(57)【要約】行の修理をセグメント化して単一ビットの修理の利点を得るアーキテクチュアを有し、これによりメモリ装置の冗長行を有効に利用するようにした当該メモリ装置を提供する。メモリ装置の行を４つのセグメントにセグメント化し、欠陥のあるメモリセルが位置している本来の行の１つのみのセグメントに対するワードラインドライバを選択的に使用不能にするとともに、冗長マッチング回路により与えられる冗長項信号により冗長ワードラインドライバを使用可能にし、これにより行の全長のうちの特定のセグメントのみを冗長行セグメントと置換するようにすることにより、セグメント化した行の修理を達成する。欠陥のあるメモリセルと関連するワードラインドライバのみを選択的に使用不能にするとともに、本来の行と冗長行とを４つのセグメントに分割することにより、局所的な又は単一ビットの修理を行うことができ、従って、メモリ装置の冗長行を有効に利用できるようになる。
2004503897.tif 000002
【特許請求の範囲】
【請求項１】
水平及び垂直ストリップに配置したメモリブロックを複数個有する第１メモリバンクであって、これらメモリブロックより成る前記水平ストリップの各々が複数のセグメントに分割され、複数個の前記メモリブロックの各々が、複数の行の本来のメモリセルと少なくとも１行の冗長メモリセルとを有している当該第１メモリバンクと、
前記メモリブロックの前記本来のメモリセル及び冗長メモリセルをアクセスする複数のワードラインであって、これら複数のワードラインの各々が複数のドライバのうちのそれぞれ１つにより駆動されるようになっている当該ワードラインと、
前記セグメントの１つに欠陥のあるメモリセルが位置している本来のメモリセルの行と関連するワードラインに対するドライバをそれぞれ選択的に使用不能にするとともに、冗長メモリセルの行と関連するワードラインに対するドライバをそれぞれ使用可能にして、前記欠陥のあるメモリセルが位置している１つの前記セグメントにおいてのみ本来のメモリセルの前記行に代えて冗長メモリセルの前記行を置換するようにする回路と
を具えるメモリ装置。
【請求項２】
請求項１に記載のメモリ装置において、前記セグメントの少なくとも１つが前記メモリブロックより成る少なくとも２つの隣接する垂直ストリップにまたがっているメモリ装置。
【請求項３】
請求項１に記載のメモリ装置において、前記回路が更に、
複数個の論理ゲートであって、各論理ゲートの出力端が関連のワードラインドライバに結合されている当該論理ゲート
を有し、
本来のメモリセルの行と関連するワードラインに対する前記ワードラインドライバを前記複数個の論理ゲートのうちの１つの論理ゲートの出力に基づいて使用不能にし、冗長メモリセルの行と関連するワードラインに対する前記ワードラインドライバを、前記複数個の論理ゲートのうちの前記１つの論理ゲートとは異なる他の論理ゲートの出力に基づいて使用可能にするようにしたメモリ装置。
【請求項４】
請求項３に記載のメモリ装置において、冗長メモリセルの前記行と関連する前記ワードラインに対する前記ワードラインドライバを使用可能にするとともに、前記欠陥のあるメモリセルが位置している本来のメモリセルの前記行と関連する前記ワードラインに対する前記ワードラインドライバを使用不能にするのを、更に前記欠陥のあるメモリセルのアドレスの一部に基づいて行うようにしたメモリ装置。
【請求項５】
請求項３に記載のメモリ装置において、前記複数個の論理ゲートの各々がＡＮＤゲートであり、その第１入力端が複数の第１制御信号のうちの１つの信号のラインに結合され、第２入力端が複数の第２制御信号のうちの１つの信号のラインに結合されているメモリ装置。
【請求項６】
請求項５に記載のメモリ装置において、前記複数の第１制御信号をそれぞれ位相信号とするメモリ装置。
【請求項７】
請求項６に記載のメモリ装置において、メモリ装置が更に、前記位相信号を生じるグローバルドライバ回路を有しているメモリ装置。
【請求項８】
請求項６に記載のメモリ装置において、前記位相信号は、アクセスされるメモリセルのアドレスに基づいて決定されるようになっているメモリ装置。
【請求項９】
請求項６に記載のメモリ装置において、前記複数の第２制御信号には、冗長マッチング信号と、この冗長マッチング信号と相補を成す信号とが含まれるようになっているメモリ装置。
【請求項１０】
請求項９に記載のメモリ装置において、メモリ装置が更に、
入力メモリセルアドレスを前記欠陥のあるメモリセルのアドレスと比較し、前記入力メモリセルアドレスが前記欠陥のあるメモリセルの前記アドレスと一致する場合に、前記冗長マッチング信号に対し高レベルの信号を出力するとともに、前記冗長マッチング信号と相補を成す前記信号に対し低レベルの信号を出力するマッチング回路を具えているメモリ装置。
【請求項１１】
請求項１０に記載のメモリ装置において、前記冗長マッチング信号に対する前記高レベル信号により、冗長メモリセルの前記行と関連する前記ワードラインに対するワードラインドライバを使用可能にするとともに、前記冗長マッチング信号と相補を成す前記信号に対する前記低レベル信号により、前記欠陥のあるメモリセルが位置している本来のメモリセルの前記行と関連する前記ワードラインに対する前記ワードラインドライバを使用不能にするようになっているメモリ装置。
【請求項１２】
請求項１１に記載のメモリ装置において、メモリ装置が更に、
前記欠陥のあるメモリセルが位置している前記セグメントにおけるワードラインドライバのみに前記高レベル信号及び前記低レベル信号を供給する論理回路
を有しているメモリ装置。
【請求項１３】
請求項１０に記載のメモリ装置において、前記マッチング回路が更に、
前記欠陥のあるメモリセルの前記アドレスを記憶する複数のプログラマブル素子
を具えるメモリ装置。
【請求項１４】
請求項１３に記載のメモリ装置において、前記プログラマブル素子がヒューズであるメモリ装置。
【請求項１５】
請求項１に記載のメモリ装置において、前記回路が更に、他の、すなわち、第２の欠陥のあるメモリセルが他の、すなわち、第２のセグメントに位置している本来のメモリセルの行と関連するワードラインに対するワードラインドライバを選択的に使用不能にするとともに、前記第２のセグメントにおける冗長メモリセルの行と関連する
ワードラインに対するワードラインドライバを使用可能にして、前記第２の欠陥のあるメモリセルが位置している前記第２のセグメントにおける本来のメモリセルの前記行に代えて前記第２のセグメントにおける冗長メモリセルの前記行の一部を置換するようにするメモリ装置。
【請求項１６】
半導体メモリ装置の複数のメモリブロックより成る行の一部を修理するメモリ装置であって、これら複数のメモリブロックの各々が、それぞれ複数の行の本来のメモリセルと少なくとも１行の冗長メモリセルとを有し、本来のメモリセルの前記複数の行の各行及び冗長メモリセルの前記少なくとも１行が複数のワードラインドライバのうちの１つによりそれぞれ駆動される関連のワードラインを有している当該メモリ装置において、このメモリ回路が、
前記半導体メモリ装置においてアクセスすべきメモリセルの入力アドレスを、この半導体メモリ装置における欠陥のあるメモリセルのアドレスと比較し、この比較に基づく１対の相補制御信号を出力する第１回路と、
アクセスすべき前記メモリセルの前記入力アドレスに基づく複数の位相信号を生じる第２回路と、
複数の論理ゲートであって、各論理ゲートが、前記複数のワードラインドライバの１つに接続された出力端と、前記複数の位相信号の１つに対するラインに接続された第１入力端と、前記１対の相補制御信号の一方のラインに接続された第２入力端とを有している当該論理ゲートと
を具え、
アクセスすべき前記メモリセルの前記入力アドレスが欠陥のあるメモリセルのアドレスと一致する場合に、前記１対の相補制御信号及び前記複数の位相信号により、前記複数の論理ゲートが、メモリブロックより成る前記行におけるメモリブロックの本来のメモリセルの行であって前記欠陥のあるメモリセルが位置する行に対するドライバを選択的に使用不能にするとともに、前記メモリブロックにおける冗長メモリセルの前記少なくとも１行に対するドライバを使用可能にして、前記メモリブロックにおける本来のメモリセルの前記行に代えて冗長メモリセルの前記少なくとも１行を置換するが、前記複数のメモリブロックのうちの少なくとも１つの他のメモリブロックにおける本来のセルの対応する行に代える置換を行わないようにしたメモリ装置。
【請求項１７】
請求項１６に記載のメモリ装置において、前記複数の論理ゲートがＡＮＤゲートであるメモリ装置。
【請求項１８】
請求項１６に記載のメモリ装置において、前記複数の位相信号が４つの位相信号を有しているメモリ装置。
【請求項１９】
少なくとも１行の本来のメモリセルを有するメモリアレイと、
これら本来のメモリセルをアクセスする少なくとも１行の本来のワードラインであって、複数のセグメントに分割され、各セグメントが前記本来のメモリセルの一部をそれぞれアクセスするようにした当該本来のワードラインと、
少なくとも１行の冗長メモリセルと、
前記冗長メモリセルをアクセスする少なくとも１行の冗長ワードラインであって、複数のセグメントに分割され、各セグメントが前記冗長メモリセルの一部をアクセスするようにした当該冗長ワードラインと、
メモリアクセス処理中に、欠陥のあるメモリセルと関連する前記本来のワードラインの少なくとも１つのセグメントを、冗長ワードラインのセグメントと置換するように選択的にプログラミングしうるプログラマブル論理回路と
を具えるメモリ装置。
【請求項２０】
請求項１９に記載のメモリ装置において、前記プログラマブル論理回路が複数のＡＮＤゲートを有し、これらＡＮＤゲートの各々が、複数の第１制御信号のうちの１つを受けるように結合された第１入力端と、複数の第２制御信号のうちの１つを受けるように結合された第２入力端と、前記少なくとも１行の本来のワードライン及び前記少なくとも１行の冗長ワードラインのそれぞれ１つと関連するドライバに結合された出力端とを有しているメモリ装置。
【請求項２１】
請求項２０に記載のメモリ装置において、前記複数の第１制御信号がそれぞれ位相信号であるメモリ装置。
【請求項２２】
請求項２０に記載のメモリ装置において、このメモリ装置が、入力メモリセルアドレスを前記欠陥のあるメモリセルのアドレスと比較し、この比較に基づいた前記複数の第２制御信号を出力するマッチング回路を有しているメモリ装置。
【請求項２３】
中央処理ユニットと、
この中央処理ユニットに接続され、この中央処理ユニットからデータを受けるとともにこの中央処理ユニットにデータを供給するメモリ装置と
を具えるプロセッサシステムであって、前記メモリ装置が、
水平及び垂直ストリップに配置された複数のメモリブロックを有する第１メモリバンクであって、これらメモリブロックの各水平ストリップが複数のセグメントに分割され、前記複数のメモリブロックの各々が複数の行の本来のメモリセルと少なくとも１行の冗長メモリセルとを有している当該第１メモリバンクと、
前記メモリブロックにおける前記本来のメモリセル及び前記冗長メモリセルをアクセスする複数のワードラインであって、これらワードラインの各々がそれぞれ複数のドライバの１つにより駆動されるようにした当該ワードラインと、
前記セグメントの１つに欠陥のあるメモリセルが位置している本来のメモリセルの行と関連するワードラインに対するドライバをそれぞれ選択的に使用不能にするとともに、冗長メモリセルの行と関連するワードラインに対するドライバをそれぞれ使用可能にして、前記欠陥のあるメモリセルが位置している１つの前記セグメントにおいてのみ本来のメモリセルの前記行に代えて冗長メモリセルの前記行を置換するようにする回路と
を具えるプロセッサシステム。
【請求項２４】
請求項２３に記載のプロセッサシステムにおいて、前記セグメントの少なくとも１つが前記メモリブロックの少なくとも２つの隣接する垂直ストリップにまたがっているプロセッサシステム。
【請求項２５】
請求項２３に記載のプロセッサシステムにおいて、前記回路が更に、
複数個の論理ゲートであって、各論理ゲートの出力端が関連のワードラインドライバに結合されている当該論理ゲート
を有し、
本来のメモリセルの行と関連するワードラインに対する前記ワードラインドライバを前記複数個の論理ゲートのうちの１つの論理ゲートの出力に基づいて使用不能にし、冗長メモリセルの行と関連するワードラインに対する前記ワードラインドライバを、前記複数個の論理ゲートのうちの前記１つの論理ゲートとは異なる他の論理ゲートの出力に基づいて使用可能にするようにしたプロセッサシステム。
【請求項２６】
請求項２５に記載のプロセッサシステムにおいて、冗長メモリセルの前記行と関連する前記ワードラインに対する前記ワードラインドライバを使用可能にするとともに、前記欠陥のあるメモリセルが位置している本来のメモリセルの前記行と関連する前記ワードラインに対する前記ワードラインドライバを使用不能にするのを、更に前記欠陥のあるメモリセルのアドレスの一部に基づいて行うようにしたプロセッサシステム。
【請求項２７】
請求項２６に記載のプロセッサシステムにおいて、前記複数個の論理ゲートの各々がＡＮＤゲートであり、その第１入力端が複数の第１制御信号のうちの１つの信号のラインに結合され、第２入力端が複数の第２制御信号のうちの１つの信号のラインに結合されているプロセッサシステム。
【請求項２８】
請求項２７に記載のプロセッサシステムにおいて、前記複数の第１制御信号をそれぞれ位相信号とするプロセッサシステム。
【請求項２９】
請求項２８に記載のプロセッサシステムにおいて、プロセッサシステムが更に、前記位相信号を生じるグローバルドライバ回路を有しているプロセッサシステム。
【請求項３０】
請求項２８に記載のプロセッサシステムにおいて、前記位相信号は、アクセスされるメモリセルのアドレスに基づいて決定されるようになっているプロセッサシステム。
【請求項３１】
請求項２８に記載のプロセッサシステムにおいて、前記複数の第２制御信号には、冗長マッチング信号と、この冗長マッチング信号と相補を成す信号とが含まれるようになっているプロセッサシステム。
【請求項３２】
請求項３１に記載のプロセッサシステムにおいて、プロセッサシステムが更に、
入力メモリセルアドレスを前記欠陥のあるメモリセルのアドレスと比較し、前記入力メモリセルアドレスが前記欠陥のあるメモリセルの前記アドレスと一致する場合に、前記冗長マッチング信号に対し高レベルの信号を出力するとともに、前記冗長マッチング信号と相補を成す前記信号に対し低レベルの信号を出力するマッチング回路を具えているプロセッサシステム。
【請求項３３】
請求項３２に記載のプロセッサシステムにおいて、前記冗長マッチング信号に対する前記高レベル信号により、冗長メモリセルの前記行と関連する前記ワードラインに対するワードラインドライバを使用可能にするとともに、前記冗長マッチング信号と相補を成す前記信号に対する前記低レベル信号により、前記欠陥のあるメモリセルが位置している本来のメモリセルの前記行と関連する前記ワードラインに対する前記ワードラインドライバを使用不能にするようになっているプロセッサシステム。
【請求項３４】
請求項３３に記載のプロセッサシステムにおいて、プロセッサシステムが更に、
前記欠陥のあるメモリセルが位置している前記セグメントにおけるワードラインドライバのみに前記高レベル信号及び前記低レベル信号を供給する論理回路
を有しているプロセッサシステム。
【請求項３５】
請求項３２に記載のプロセッサシステムにおいて、前記マッチング回路が更に、
前記欠陥のあるメモリセルの前記アドレスを記憶する複数のプログラマブル素子
を具えるプロセッサシステム。
【請求項３６】
請求項３５に記載のプロセッサシステムにおいて、前記プログラマブル素子がヒューズであるプロセッサシステム。
【請求項３７】
請求項２３に記載のプロセッサシステムにおいて、前記回路が更に、他の、すなわち、第２の欠陥のあるメモリセルが他の、すなわち、第２のセグメントに位置している本来のメモリセルの行と関連するワードラインに対するワードラインドライバを選択的に使用不能にするとともに、前記第２のセグメントにおける冗長メモリセルの行と関連するワードラインに対するワードラインドライバを使用可能にして、前記第２の欠陥のあるメモリセルが位置している前記第２のセグメントにおける本来のメモリセルの前記行に代えて前記第２のセグメントにおける冗長メモリセルの前記行の一部を置換するようにするプロセッサシステム。
【請求項３８】
請求項２３に記載のプロセッサシステムにおいて、前記中央処理ユニットと前記メモリ装置とが同じチップ上にあるプロセッサシステム。
【請求項３９】
中央処理ユニットと、
この中央処理ユニットに接続され、この中央処理ユニットからデータを受けるとともにこの中央処理ユニットにデータを供給するメモリ装置と
を具えるプロセッサシステムであって、前記メモリ装置が、
複数のメモリブロックであって、各メモリブロックが複数の行の本来のメモリセルと少なくとも１行の冗長メモリセルとを有し、前記複数の行の本来のメモリセル及び前記少なくとも１行の冗長メモリセルの各々が複数のドライバの１つによりそれぞれ駆動される関連のワードラインを有している当該複数のメモリブロックと、
前記複数のメモリブロックより成る行の一部を修理するメモリ回路と
を具え、前記メモリ回路が、
前記メモリ装置においてアクセスすべきメモリセルの入力アドレスを前記メモリ装置における欠陥のあるメモリセルのアドレスと比較し、この比較に基づいた一対の相補制御信号を出力する第１回路と、
アクセスすべき前記メモリセルの前記入力アドレスに基づいた複数の位相信号を生じる第２回路と、
各々が、前記複数のドライバの１つに接続された出力端と、前記複数の位相信号の１つに対するラインに接続された第１入力端と、前記一対の相補制御信号の一方に対するラインに接続された第２入力端とを有する複数の論理ゲートと
を具え、
アクセスすべき前記メモリセルの前記入力アドレスが欠陥のあるメモリセルのアドレスと一致する場合に、前記１対の相補制御信号及び前記複数の位相信号により、前記複数の論理ゲートが、メモリブロックより成る前記行におけるメモリブロックの本来のメモリセルの行であって前記欠陥のあるメモリセルが位置する行に対するドライバを選択的に使用不能にするとともに、前記メモリブロックにおける冗長メモリセルの前記少なくとも１行に対するドライバを使用可能にして、前記メモリブロックにおける本来のメモリセルの前記行に代えて冗長メモリセルの前記少なくとも１行を置換するが、前記複数のメモリブロックのうちの少なくとも１つの他のメモリブロックにおける本来のセルの対応する行に代える置換を行わないようにしたプロセッサシステム。
【請求項４０】
請求項３９に記載のプロセッサシステムにおいて、前記複数の論理ゲートがＡＮＤゲートであるプロセッサシステム。
【請求項４１】
請求項３９に記載のプロセッサシステムにおいて、前記複数の位相信号が４つの位相信号を有しているプロセッサシステム。
【請求項４２】
請求項３９に記載のプロセッサシステムにおいて、前記中央処理ユニットと前記メモリ装置とが同じチップ上にあるプロセッサシステム。
【請求項４３】
中央処理ユニットと、
この中央処理ユニットに接続され、この中央処理ユニットからデータを受けるとともにこの中央処理ユニットにデータを供給するメモリ装置と
を具えるプロセッサシステムであって、前記メモリ装置が、
少なくとも１行の本来のメモリセルを有するメモリアレイと、
前記本来のメモリセルをアクセスする少なくとも１行の本来のワードラインであって、複数のセグメントに分割され、各セグメントが前記本来のメモリセルの一部をそれぞれアクセスするようになっている当該少なくとも１行の本来のワードラインと、
少なくとも１行の冗長メモリセルと、
前記冗長メモリセルをアクセスする少なくとも１行の冗長ワードラインであって、複数のセグメントに分割され、各セグメントが前記冗長メモリセルの一部をアクセスするようになっている当該少なくとも１行の冗長ワードラインと、
メモリアクセス処理中に、欠陥のあるメモリセルと関連する前記本来のワードラインの少なくとも１つのセグメントを、冗長ワードラインのセグメントと置換するように選択的にプログラミングしうるプログラマブル論理回路と
を具えるプロセッサシステム。
【請求項４４】
請求項４３に記載のプロセッサシステムにおいて、前記プログラマブル論理回路が複数のＡＮＤゲートを有し、これらＡＮＤゲートの各々が、複数の第１制御信号のうちの１つを受けるように結合された第１入力端と、複数の第２制御信号のうちの１つを受けるように結合された第２入力端と、前記少なくとも１行の本来のワードライン及び前記少なくとも１行の冗長ワードラインのそれぞれ１つと関連するドライバに結合された出力端とを有しているプロセッサシステム。
【請求項４５】
請求項４４に記載のプロセッサシステムにおいて、前記複数の第１制御信号がそれぞれ位相信号であるプロセッサシステム。
【請求項４６】
請求項４４に記載のプロセッサシステムにおいて、このプロセッサシステムが、入力メモリセルアドレスを前記欠陥のあるメモリセルのアドレスと比較し、この比較に基づいた前記複数の第２制御信号を出力するマッチング回路を有しているプロセッサシステム。
【請求項４７】
メモリ装置における欠陥のある少なくとも１つのメモリセルを修理するメモリセル修理方法において、
複数の行の本来のメモリセルの行と少なくとも１行の冗長メモリセルの行との各行を複数のセグメントにセグメント化し、各セグメントが前記メモリ装置の少なくとも２つの行ブロックに対応するようにするセグメント化工程と、
前記欠陥のある少なくとも１つのメモリセルが位置しているセグメントのみにおける本来のメモリセルの行を使用不能にする使用不能化工程と、
前記セグメントにおいて前記少なくとも１行の冗長メモリセルの行を使用可能にする使用可能化工程と、
前記欠陥のある少なくとも１つのメモリセルが位置している前記セグメントにおいてのみ前記少なくとも１行の冗長メモリセルの行で前記本来のメモリセルの行を修理する工程と
を有するメモリセル修理方法。
【請求項４８】
請求項４７に記載のメモリセル修理方法において、前記セグメント化工程は、
複数の行の本来のメモリセルの行と少なくとも１行の冗長メモリセルの行との各行を複数のセグメントにセグメント化し、各セグメントが前記メモリ装置の少なくとも２つの隣接する行ブロックに対応するようにする工程
を有するメモリセル修理方法。
【請求項４９】
請求項４７に記載のメモリセル修理方法において、前記使用不能化工程は、
メモリセルの入力アドレスを前記欠陥のある少なくとも１つのメモリセルのアドレスと比較する工程と、
メモリセルの前記入力アドレスが前記欠陥のある少なくとも１つのメモリセルの前記アドレスと一致した場合に、第１制御信号を第１論理回路に供給し、この第１論理回路の出力により、前記欠陥のある少なくとも１つのメモリセルが位置している前記セグメントにおいてのみ前記本来のメモリセルの行を使用不能にする工程と
を有するメモリセル修理方法。
【請求項５０】
請求項４９に記載のメモリセル修理方法において、前記第１論理回路をＡＮＤゲートとし、このメモリセル修理方法は更に、
前記第１制御信号を前記ＡＮＤゲートの第１入力端に入力させる工程と、
部分的に前記入力アドレスに基づいた第１位相信号を前記ＡＮＤゲートの第２入力端に入力させる工程と、
前記欠陥のある少なくとも１つのメモリセルが位置している前記セグメントにおいてのみ前記本来のメモリセグメント化の行を使用不能にする前記ＡＮＤゲートの前記出力を生ぜしめる工程と
を有するメモリセル修理方法。
【請求項５１】
請求項５０に記載のメモリセル修理方法において、前記使用可能化工程が、
前記第１制御信号と相補を成す第２制御信号を第２論理回路に供給し、この第２論理回路の出力が前記セグメントにおいて前記少なくとも１行の冗長メモリセルの行を使用可能にする工程
を有するメモリセル修理方法。
【請求項５２】
請求項５１に記載のメモリセル修理方法において、前記第２論理回路を第２ＡＮＤゲートとし、このメモリセル修理方法は更に、
前記第２制御信号を前記第２ＡＮＤゲートの第１入力端に入力させる工程と、
部分的に前記入力アドレスに基づいた第２位相信号を前記第２ＡＮＤゲートの第２入力端に入力させる工程と、
前記セグメントにおいて前記少なくとも１行の冗長メモリセルの行を使用可能にする前記第２ＡＮＤゲートの前記出力を生ぜしめる工程と
を有するメモリセル修理方法。
【請求項５３】
メモリ装置における欠陥のあるメモリセルを修理するメモリセル修理方法において、
前記メモリ装置において前記欠陥のあるメモリセルを位置決めする工程と、
前記欠陥のあるメモリセルが位置しているメモリブロックより成る行のセグメントを識別する工程と、
識別された前記セグメントにおいてのみ前記欠陥のあるメモリセルが位置している本来のメモリセルの行と関連するドライバを使用不能にする工程と、
識別された前記セグメントにおいてのみ冗長メモリセルの行と関連するドライバを使用可能にする工程と、
識別された前記セグメントにおいてのみ前記冗長メモリセルで前記欠陥のあるメモリセルを修理する工程と
を有するメモリセル修理方法。
【発明の詳細な説明】
【０００１】
発明の分野
本発明は、一般的に集積回路のメモリ装置に関するものであり、特に行の修理をセグメント化したメモリ装置に関するものである。
【０００２】
関連技術の説明
ランダムアクセスメモリ（ＲＡＭ）、例えば、ＤＲＡＭ、ＳＲＡＭ等の集積回路のような半導体装置に関するメモリ検査は代表的に、製造中に製造者により行われ、半導体装置の製造処理中に生じるおそれのあるこのような装置中の欠陥及び故障を位置決めする。欠陥は、列及び行の破断又は短絡、粒子汚染又はビット欠陥のような粒子欠陥を含む種々の要因により生ぜしめられるおそれがある。検査は代表的に、しばしば半導体装置を有する半導体ダイ片を半導体チップ内に収容する前に、検査プログラムを実行するメモリ制御器又はプロセッサ（又はマルチプロセッサにおける指定プロセッサ）により実行される。
【０００３】
ランダムアクセスメモリには通常、データ保存検査及びデータマーチ（ｍａｒｃｈ ）検査の双方又はいずれか一方が行われる。データ保存検査では、メモリの各セルに書込みが行われ、予め決定した期間後に各セルを検査して、記憶された論理状態に悪影響が及ぼされる漏洩電流が生じたかどうかが決定される。マーチ検査では、アドレスの増大及び減少順序の双方又はいずれか一方で、一連の読出し及び書込み動作の双方又はいずれか一方を各セルに行う。このような検査によっては、隠れた欠陥が動作的な使用中に最初に発見されず、従って、最終製品を信頼性のないものにする。
【０００４】
多くの半導体装置特にメモリ装置は、半導体装置上に冗長回路を有しており、この冗長回路を検査中に発見された不良回路の代わりに用いることができる。メモリ装置の初期検査中、欠陥素子を、冗長素子と称される欠陥のない素子と置換することにより、これらの欠陥素子の修理が行われる。このような冗長回路を使用可能にすることにより、たとえ装置が特定の検査を満足していないとしても、この装置を廃棄する必要はない。
【０００５】
図１は、２５６ＭビットのＤＲＡＭ２０を示すブロック線図である。このＤＲＡＭ２０は、記号ＢＡＮＫ＜０＞〜ＢＡＮＫ＜７＞を付した８個のメモリバンク又はアレイ２２ａ〜２２ｈを有する。各メモリバンク２２ａ〜２２ｈは、図２に示すような３２Ｍビットのアレイマップ２４である。図２に示すこのアレイマップ２４のアーキテクチュアによれば、アレイマップ２４が複数の２５６Ｋブロック３０に分割されている（図面を明瞭にするために、１つのブロック（１つの水平ストリップと１つの垂直ストリップとの交差領域）のみに符号３０を付してある）。図示してあるように、アレイマップ２４は、２５６Ｋブロック３０より成り横方向で８つとした垂直ストリップ２６ａ〜２６ｈを有し、これらに符号ＤＱ＜０＞〜ＤＱ＜７＞を付してあり、２５６Ｋブロック３０より成り高さ方向で１６個とした水平ストリップを有している。各２５６Ｋブロック３０におけるメモリセル（図示せず）は複数の本来の行及び冗長行に配置されている。代表的には、例えば、５１２個の本来の行と４個の冗長行とが設けられている。２５６Ｋブロック３０の各行（水平ストリップ）間にはブロック内のメモリセルに記憶されたデータを検出するセンス増幅器３２が設けられている。２５６Ｋブロック３０の各垂直ストリップのそれぞれの側には、特定の行アドレスと関連する各２５６Ｋブロック３０におけるワードラインを駆動するためのワードラインドライバ３４が設けられている。従って、２５６Ｋブロック３０におけるメモリセルの各行に対し関連のワードライン及びワードラインドライバがある。従って、ワードラインドライバ３４は実際には、各ワードラインに対し１つとした複数のワードラインドライバを有することを理解すべきである。
【０００６】
各２５６Ｋブロック３０内では、行は偶数行又は奇数行として指定される。従って、各ワードラインドライバ３４は、奇数行又は偶数行の何れかと関連するワードラインを駆動する。図３は、図２の２５６Ｋブロック３０の１つの水平ストリップを示している。ワードラインドライバ３４ａ、３４ｃ、３４ｅ、３４ｇ及び３４ｉは偶数行のワードラインを駆動し、ワードラインドライバ３４ｂ、３４ｄ、３４ｆ及び３４ｈは奇数行のワードラインを駆動する。従って、ワードラインドライバ３４ａはブロック２６ａにおける偶数行４０を駆動し、ワードラインドライバ３４ｃはブロック２６ｂ及び２６ｃにおける偶数行４０を駆動し、ワードラインドライバ３４ｅはブロック２６ｄ及び２６ｅにおける偶数行４０を駆動し、ワードラインドライバ３４ｇはブロック２６ｆ及び２６ｇにおける偶数行４０を駆動し、ワードラインドライバ３４ｉはブロック２６ｈにおける偶数行４０を駆動する。これとは相違し、ワードラインドライバ３４ｂはブロック２６ａ及び２６ｂにおける奇数行４２を駆動し、ワードラインドライバ３４ｄはブロック２６ｃ及び２６ｄにおける奇数行４２を駆動し、ワードラインドライバ３４ｆはブロック２６ｅ及び２６ｆにおける奇数行４２を駆動し、ワードラインドライバ３４ｈはブロック２６ｇ及び２６ｈにおける奇数行４２を駆動する。
【０００７】
メモリセルは、特定の行アドレスをワードラインドライバ３４に与えることによりアクセスされる。ローカルワードラインドライバは、アドレスとグローバルワードラインドライバ（図示せず）から生ぜしめられる位相項とが与えられることにより駆動されて、行ラインの１つを介して選択されたセル行を駆動し、列デコーダ（図示せず）が列選択回路を駆動して、開かれた行上の特定のメモリセルをアクセスする。従って、選択された行は、８つの全ての垂直ストリップ２６ａ〜２６ｈにまたがって駆動させられる。
【０００８】
前述したように、メモリ装置は代表的に、メモリセルの冗長行及び冗長列を採用している為、本来のメモリアレイの列又は行のメモリに欠陥があると、冗長メモリセルの全列又は全行をこれに代えて用いうるようになっている。１つ以上の予備の行又は列に置換えるのは、特定の組み合わせのヒューズ（図示せず）を開放するか、ダイ上の数個のヒューズバンク（図示せず）の１つにおけるアンチヒューズを閉じることにより通常のように達成する。選択した組み合わせのヒューズをとばして、欠陥のあるセルのアドレスに等しいアドレスを与える。例えば、欠陥のあるセルが１１０１１０１１の８ビット２進アドレスを有する場合には、数個のヒューズバンクの１つにおける８つのヒューズの組の第３及び第６ヒューズをとばし、これによりこのアドレスを記憶する。比較回路（図示せず）により、到来する各アドレスを、ヒューズバンクに記憶された、とばされたヒューズによるアドレスと比較し、到来するアドレスがとばされたヒューズによるアドレスの１つと一致するかどうかを決定する。比較回路がこの一致を決定すると、この比較回路はマッチング（一致）信号（代表的には１ビット）を出力する。これに応答して、冗長行のワードラインドライバ３４が駆動され、欠陥のあるメモリセルを有する行に代わる冗長行をアクセスする。
【０００９】
しかし、上述した冗長行置換手法には欠点がある。メモリセルの冗長行は必然的にダイ上のスペースを占める。従って、単一ビット修理法を利用することにより、予備の行数を最小にして修理数を最大にしうるようにするのが望ましい。しかし、欠陥のあるメモリセルが１つしか存在していない本来の行の代わりに１つの完全な冗長行を用いる必要がある場合には、上述したことは可能でない。その理由は、欠陥のないかなりの量のメモリセルも必然的に冗長行と置換わってしまう為である。例えば、図３の垂直ストリップ２６ｄが欠陥のあるメモリセルを有している場合に、この欠陥のあるメモリセルが位置している行に代えて冗長行を用いるものとすると、他の７つのストリップ２６ａ〜２６ｃ及び２６ｅ〜２６ｈの対応する行に欠陥がなくても、冗長行の全体が全てのストリップ２６ａ〜２６ｈに亙って用いられる。
【００１０】
従って、欠陥のある本来の回路に代える冗長回路を有効に使用し、これにより冗長回路に必要とするダイのスペースを最小にする必要性がメモリ装置にある。
【００１１】
発明の概要
本発明は、従来技術に関連する問題を解決するとともに、行修理をセグメント化し、これにより局所的な修理又は単一ビットの修理の利点を得、これによりメモリ装置の冗長行を有効に利用しうるようにした当該メモリ装置を提供するものである。
【００１２】
本発明によれば、メモリバンクの行を４つのセグメントにセグメント化するとともに、欠陥のあるメモリセルが位置している１つのみのセグメントに対するワードラインドライバを選択的に使用不能（ディスエィブリング）にし且つ冗長マッチング（一致）回路により与えられる冗長項信号で冗長ワードラインドライバを使用可能（イネーブリング）にし、これにより行の全長の特定の部分のみに対する冗長行セグメントを選択することにより、セグメント化した行修理を行う。欠陥のあるメモリセルと関連するワードラインドライバのみを選択的に使用不能にするとともに、本来の行と冗長行とを４つのセグメントに分割することにより、局所的な修理又は単一ビットの修理を実行でき、従って、メモリ装置の冗長行を有効に利用できる。
【００１３】
本発明の上述した及びその他の利点や特徴は、添付図面につき行う以下の本発明の詳細な説明からより一層明らかとなるであろう。
【００１４】
好適実施例の詳細な説明
図４〜７に示す好適実施例につき本発明を説明する。しかし、本発明の精神又は範囲を逸脱することなく、他の実施例を用いたり、構造上又は理論上の変更を行ったりすることができる。同様な項目には同じ符号を付した。
【００１５】
本発明によれば、欠陥のあるメモリセルを含む行セグメントに対するワードラインドライバを選択的に使用不能にし且つ冗長マッチング回路により与えられる冗長項信号で冗長行セグメントに対し冗長ワードラインドライバを使用可能にし、これにより欠陥のあるメモリセルを含む行の全長の特定のセグメントのみに代えて冗長行セグメントを用いることにより、セグメント化した行修理を行う。
【００１６】
図４は、本発明によりセグメント化した行修理を行うメモリ装置の一部を示している。図４は、特に、ワードラインドライバ３４が位置している２５６Ｋブロック３０の２つの垂直ストリップ間の領域を示す。本発明によれば、欠陥のあるメモリセルを含む行のセグメントに対するワードラインドライバ３４を使用不能にでき、且つ冗長ワードラインドライバ３４の１つを使用可能にして以下に説明するように欠陥のあるメモリセルの代わりに用いる。
【００１７】
グローバルワードラインドライバ５２は、当業者にとって既知であるように、アドレス項と４つの位相信号とを生じることにより所望の行を駆動する。４つの位相信号を用いることにより、各２５６Ｋブロック３０に対し必要とするアドレス項の個数を減少させる。従って、例えば、２５６Ｋブロック３０に５１２個の行がある場合には、４つの位相信号を用いることによりアドレス項の個数を１２８に減少させることができる（１２８×４＝５１２）。これらの４つの位相信号はグローバル位相信号ＧＰＨ＜０＞６０、ＧＰＨ＜１＞６２、ＧＰＨ＜２＞６４及びＧＰＨ＜３＞６６である。各２５６Ｋブロック３０に含まれる冗長行を駆動するのにも同様な位相信号が与えられる。冗長行に対する信号には特に、冗長位相信号ＲＰＨ＜０＞７０、ＲＰＨ＜１＞７２、ＲＰＨ＜２＞７４及びＲＰＨ＜３＞７６が含まれる。本発明によれば、複数個のＡＮＤゲート５０ａ〜５０ｈを設ける。ＡＮＤゲート５０ａ〜５０ｄの各々の第１入力端は、グローバルワードラインドライバ５２から生ぜしめられる４つのグローバル位相（ＧＰＨ）信号６０〜６６のうちの１つのラインに接続され、ＡＮＤゲート５０ｅ〜５０ｈの各々の第１入力端は、４つの冗長位相（ＲＰＨ）信号７０〜７６のうちの１つのラインに接続されている。より明瞭に言えば、ＡＮＤゲート５０ａの第１入力端は信号ＧＰＨ＜１＞６２のラインに接続され、ＡＮＤゲート５０ｂの第１入力端は信号ＧＰＨ＜０＞６０のラインに接続され、ＡＮＤゲート５０ｃの第１入力端は信号ＧＰＨ＜３＞６６のラインに接続され、ＡＮＤゲート５０ｄの第１入力端は信号ＧＰＨ＜２＞６４のラインに接続され、ＡＮＤゲート５０ｅの第１入力端は信号ＲＰＨ＜１＞７２のラインに接続され、ＡＮＤゲート５０ｆの第１入力端は信号ＲＰＨ＜０＞７０のラインに接続され、ＡＮＤゲート５０ｇの第１入力端は信号ＲＰＨ＜３＞７６のラインに接続され、ＡＮＤゲート５０ｈの第１入力端は信号ＲＰＨ＜２＞７４のラインに接続されている。ＡＮＤゲート５０ａ〜５０ｄの各々の出力端は２５６Ｋブロック３０の本来の行に対するワードラインドライバ３４に接続されており、ＡＮＤゲート５０ｅ〜５０ｈの各々の出力端は２５６Ｋブロック３０の冗長行に対する冗長ワードラインドライバ３４に接続されている。従って、ＡＮＤゲート５０ａ〜５０ｈの出力はバスライン８０上に生じるグローバルワードラインドライバ５２からのアドレス項と相俟って、所望のワードラインドライバ３４又は冗長ワードラインドライバ３４を駆動して、２５６Ｋブロック３０中の選択された本来の行（ＷＬ＜０；２５６＞が付されている）又は冗長行（ＲＷＬ＜０；１＞及びＲＷＬ＜２；３＞が付されている）を駆動する。
【００１８】
本発明によるワードラインドライバの選択的な使用不能化及び冗長ワードラインドライバの使用可能化は以下の通りである。本発明によれば、一対の相補の冗長マッチング信号ＲＥＤ５８及びＲＥＤ＊ ５６をマッチング回路８２から生ぜしめる。信号ＲＥＤ５８は、ＡＮＤゲート５０ｅ〜５０ｈの各々の第２入力端に入力される。信号ＲＥＤ＊ ５６は、ＡＮＤゲート５０ａ〜５０ｄの各々の第２入力端に入力される。マッチング回路８２は、到来する各アドレスを、当業者にとって既知のように且つ図１及び２につき説明したように、代表的にヒューズバンク（図示せず）に記憶された、とばされたヒューズのアドレスにより指定された欠陥のあるメモリセルのアドレスと比較し、到来するアドレスがとばされたヒューズのアドレスの１つ、すなわち、欠陥のあるメモリセルのアドレスと一致するかどうかを決定する。マッチング回路８２が、一致していないこと、すなわち、所望のメモリセルに対するアドレスが欠陥のあるメモリセルのアドレスと一致していないことを決定すると、冗長ワードラインの１つと交換する必要がなく、適切な本来のワードラインを駆動しうる。マッチング回路８２から出力される冗長マッチング信号ＲＥＤ５８は低レベルであり、従って、信号ＲＥＤ＊ ５６が高レベルとなる。低レベルの信号ＲＥＤ５８がＡＮＤゲート５０ｅ〜５０ｈに入力されると、これらＡＮＤゲート５０ｅ〜５０ｈに入力されるＲＰＨ信号７０〜７６の状態にかかわらず、これらＡＮＤゲート５０ｅ〜５０ｈから低レベルの出力が生ぜしめられる。ＡＮＤゲート５０ｅ〜５０ｈからの低レベルの出力は冗長ワードラインドライバ３４を駆動しないことにより、これら冗長ワードラインドライバ３４を有効に使用不能にする。
【００１９】
これとは逆に、マッチング回路８２から出力される高レベル信号ＲＥＤ＊ ５６がＡＮＤゲート５０ａ〜５０ｄの第２入力端に入力されることにより、信号ＧＰＨ６０〜６６の状態に依存してＡＮＤゲート５０ａ〜５０ｄのうちの１つの出力を高レベルにする。グローバルワードラインドライバ５２は、アクセスのために選択されたメモリ選択のアドレスとマッチング回路８２によりライン８３を介して特定されたアドレスとにそれぞれ依存して、信号ＧＰＨ６０〜６６の１つの位相に対し高レベル信号を出力するとともに、対応する信号ＲＰＨ７０〜７６に対し高レベル信号を出力し、他の３つのグローバル位相信号及び他の３つの冗長位相信号に対し、低レベル信号を出力する。例えば、セルをアクセスするためのアドレスにとって、その位相＜１＞を高レベルにする必要がある場合には、ＧＰＨ＜１＞６２と、例えば、ＲＰＨ＜１＞７２との双方を高レベルにし、残りの位相信号を低レベルにする。しかし、プログラミングしたどのヒューズバンクが到来アドレスと一致しているかに応じて、冗長位相信号ＲＰＨ７０〜７６のいずれか１つを高レベルにしうることを銘記すべきである。ＡＮＤゲート５０ａに高レベル信号ＧＰＨ＜１＞６２及び高レベル信号ＲＥＤ＊ ５６が入力されると、このＡＮＤゲート５０ａから高レベル出力を生ぜしめ、この出力がバスライン８０上のアドレス項と相俟って、適切なワードラインドライバ３４を駆動し、このワードラインドライバ３４と関連する２５６Ｋブロック３０の本来の行の関連のワードラインを駆動する。
【００２０】
ここで、例えば、アクセスすべきセルのアドレスが欠陥アドレスと一致していることをマッチング回路８２が決定し、冗長素子との交換を必要とするものと仮定する。マッチング回路８２は高レベルのマッチング信号ＲＥＤ５８を出力し、従って、信号ＲＥＤ＊ ５６は低レベルとなる。低レベルの信号ＲＥＤ＊ ５６がＡＮＤゲート５０ａ〜５０ｄに入力されると、これらＡＮＤゲート５０ａ〜５０ｄからは、これらＡＮＤゲート５０ａ〜５０ｄに入力されるＧＰＨ信号６０〜６６の状態にかかわらず低レベルの出力が生ぜしめられる。ＡＮＤゲート５０ａ〜５０ｄからの低レベルの出力が、２５６Ｋブロック３０の本来の行に対するワードラインドライバ３４を有効に使用不能にする。
【００２１】
これとは逆に、マッチング回路８２から出力される高レベルの信号ＲＥＤ５８がＡＮＤゲート５０ｅ〜５０ｈの第２入力端に供給されると、ＲＰＨ信号７０〜７６の状態に応じてこれらＡＮＤゲート５０ｅ〜５０ｈのうちの１つのＡＮＤゲートの出力が高レベルとなる。上述したようにグローバルワードラインドライバ５２は、アクセスのために選択されたメモリ選択のアドレスとマッチング回路８２によりライン８３を介して特定されたアドレスとにそれぞれ依存して、信号ＧＰＨ６０〜６６の１つの位相に対し高レベル信号を出力するとともに、対応する信号ＲＰＨ７０〜７６に対し高レベル信号を出力し、他の３つのグローバル位相信号及び他の３つの冗長位相信号に対し、低レベル信号を出力する。例えば、セルをアクセスするためのアドレスにとって、その位相＜１＞を高レベルにする必要がある場合には、ＧＰＨ＜１＞６２と、例えば、ＲＰＨ＜１＞７２との双方を高レベルにし、残りの位相信号を低レベルにする。しかし、プログラミングしたどのヒューズバンクが到来アドレスと一致しているかに応じて、冗長位相信号ＲＰＨ７０〜７６のいずれか１つを高レベルにしうることを銘記すべきである。ＡＮＤゲート５０ｅに高レベル信号ＧＰＨ＜１＞７２及び高レベル信号ＲＥＤ５８が入力されると、このＡＮＤゲート５０ｅから高レベル出力を生ぜしめ、この出力がバスライン８０上のアドレス項と相俟って、適切な冗長ワードラインドライバ３４を駆動し、このワードラインドライバ３４と関連する２５６Ｋブロック３０の冗長行の関連の冗長ワードライン、例えば、ＲＷＬ＜０＞を駆動する。
【００２２】
従って、位相信号ＧＰＨ６０〜６６及びＲＰＨ７０〜７６並びに冗長マッチング信号ＲＥＤ５８及びＲＥＤ＊ ５６と相俟って、ＡＮＤゲート５０ａ〜５０ｈを利用することにより、２５６Ｋブロックの本来の行の一部のみにある欠陥セルと関連するワードラインドライバ３４を使用不能にするとともに、冗長行の一部と関連する冗長ワードラインドライバ３４を使用可能にして欠陥のあるセルに代えることができる。
【００２３】
図５は、本発明によっていかに本来の行の一部のみを選択的に使用不能にして冗長行の対応部分と置換えることができるかを示す。この図５は、本発明による３２Ｍビットバンク１２４をブロック線図の形態で示している。図５に示すように、マッチング回路８２には、論理回路部分８４が含まれている。この論理回路部分８４はマッチング回路８２と分離させることもできる。マッチング信号ＲＥＤ５８及びＲＥＤ＊ ５６は、バンク１２４の各垂直ストリップ２６ａ〜２６ｈ間と、垂直ストリップ２６ａ及び２６ｈの外側エッジ上とを流れる。位相信号ＧＰＨ６０〜６６及びＲＰＨ７０〜７６は、各水平ストリップ間と、水平ストリップの外側エッジ上とを流れる（図面を明瞭とするために図５に図示していない）。しかも、各垂直ストリップ２６ａ〜２６ｈ間と、垂直ストリップ２６ａ及び２６ｈの外側エッジ上とであって、ギャップセル９２、すなわち、各垂直ストリップ２６ａ〜２６ｈ間で各水平ストリップ間におけるセンス増幅器３２とワードラインドライバ３４との交差領域に、ワードライン及び冗長ワードラインドライバ３４と、ＡＮＤゲート５０ａ〜５０ｈとを含む図４の回路が設けられている。論理回路部分８４は、アクセスされるセルのアドレスに基づいて、マッチング信号ＲＥＤ５８及びＲＥＤ＊ ５６を垂直ストリップ２６ａ〜２６ｈに供給するのを選択的に制御する。
【００２４】
例えば、垂直ストリップ２６ｄ中の第１水平ストリップ内に位置する２５６Ｋブロック３０の奇数行に欠陥素子９０があるものと仮定する。到来するセルアドレスが欠陥セルのアドレスと比較され、一致（マッチング）が決定される。従って、欠陥素子を冗長素子と置換える必要がある。マッチング回路８２は、高レベルのマッチング信号ＲＥＤ５８と低レベルのマッチング信号ＲＥＤ＊ ５６とを論理回路部分８４に与える。この論理回路部分８４は、セルアドレスに基づいて、これらの信号を垂直ストリップ２６ｃ及び２６ｄ間にある信号ライン５６、５８上にのみ生ぜしめ、垂直ストリップ２６ｃ及び２６ｄにおける２５６Ｋブロック３０のみに対し図４につき説明したように、本来のワードラインドライバ３４を使用不能にするとともに、冗長ワードラインドライバ３４を使用可能にする。他の垂直ストリップは低レベルのマッチング信号ＲＥＤ５８を受け、これによりこれらの他の垂直ストリップにおける本来の行と関連するワードラインドライバ３４を使用可能にする。
【００２５】
従って、１つのセグメントのみが冗長素子と置換えられる。本発明による行のセグメント化を図６に示す。図６に示してあるように、メモリのバンクを横切る各行は、ＳＥＧＭＥＮＴ＜０＞〜ＳＥＧＭＥＮＴ＜３＞を付した４つのセグメントにセグメント化されている。奇数の行４２の場合、ＳＥＧＭＥＮＴ＜０＞が２５６Ｋブロック３０ＤＱ＜０＞及びＤＱ＜１＞を有し、ＳＥＧＭＥＮＴ＜１＞が２５６Ｋブロック３０ＤＱ＜２＞及びＤＱ＜３＞を有し、ＳＥＧＭＥＮＴ＜２＞が２５６Ｋブロック３０ＤＱ＜４＞及びＤＱ＜５＞を有し、ＳＥＧＭＥＮＴ＜３＞が２５６Ｋブロック３０ＤＱ＜６＞及びＤＱ＜７＞を有する。偶数行４０の場合、ＳＥＧＭＥＮＴ＜０＞が２５６Ｋブロック３０ＤＱ＜０＞及びＤＱ＜７＞を有し、ＳＥＧＭＥＮＴ＜１＞が２５６Ｋブロック３０ＤＱ＜１＞及びＤＱ＜２＞を有し、ＳＥＧＭＥＮＴ＜２＞が２５６Ｋブロック３０ＤＱ＜３＞及びＤＱ＜４＞を有し、ＳＥＧＭＥＮＴ＜３＞が２５６Ｋブロック３０ＤＱ＜５＞及びＤＱ＜６＞を有する。
【００２６】
従って、例えば、垂直ストリップ２６ｄ（ＤＱ＜３＞）における奇数行を有する上述した例のＳＥＧＭＥＮＴ＜１＞のような１つのセグメントのみが使用不能にされた場合、このストリップ内の他の２５６Ｋブロック３０内の追加の欠陥セルを修理するのに、依然として冗長行の残りのセグメントを用いることができる。各行内では、１つよりも多いセグメントを修理することができる、すなわち、論理回路部分８４は必要に応じ高レベルのマッチング信号ＲＥＤ５８を１つよりも多いセグメントに供給しうることを銘記すべきである。ある領域内に数個の欠陥素子が位置している集団故障の場合には、必要に応じ同じ水平ストリップにまたがる冗長行を用いて行全体を交換するか、他の水平ストリップから冗長行全体を借りて行全体を交換するか、高レベルの冗長マッチング信号ＲＥＤ５８を１つ以上のセグメントに選択的に供給することにより行全体の一部のみを交換するようにすることもできる。
【００２７】
従って、本発明によれば、メモリバンクの行が４つのセグメントにセグメント化されており、欠陥のあるメモリセルが位置している１つのみのセグメントに対するワードラインドライバを選択的に使用不能にし且つ冗長項信号で冗長ワードラインドライバを使用可能にし、これにより行の全長の特定部分のみに対する冗長行セグメントを選択することにより、セグメント化された行の修理が達成される。欠陥のあるメモリセルと関連するワードラインドライバを選択的に使用不能にし、しかも本来の行及び冗長行を４つのセグメントに分割することにより、局所的な修理又は単一ビットの修理を実行でき、これによりメモリ装置の冗長行を有効に利用できるようになる。
【００２８】
本発明によるメモリ装置を有し、プロセッサを主体とする代表的なシステムを一般的に図７に２００で示してある。メモリ装置を含むデジタル回路を有するシステムの一例はコンピュータシステムである。最も一般的なコンピュータは、多量のデータを記憶しうるメモリ装置を有している。データは、コンピュータの動作中にアクセスされる。他の種類の専用処理システム、例えば、無線システム、テレビジョンシステム、ＧＰＳ受信システム、電話システムも、本発明を利用しうるメモリ装置を有している。
【００２９】
コンピュータシステムのようなプロセッサを主体とするシステムは、例えば、一般にバス２７０を介して１つ以上の入出力（Ｉ／Ｏ）装置２４０と通信する中央処理ユニット（ＣＰＵ）２１０、例えば、マイクロプロセッサを有する。コンピュータシステム２００は、ＤＲＡＭ２６０のようなランダムアクセスメモリ（ＲＡＭ）をも有し、フロッピー（登録商標）ディスクドライブ２２０及びコンパクトディスク（ＣＤ）ＲＯＭドライブ２３０のような周辺装置を有することができ、これらもバス２７０を介してＣＰＵ２１０と通信する。ＲＡＭ２６０は、図４〜６につき前述したようにセグメント化した行の対を考慮した回路を有する集積回路として構成するのが好ましい。プロセッサ２１０及びメモリ２６０を１つのＩＣチップに集積化するのも望ましい。
【００３０】
本発明の好適実施例は、代表的な行アドレスを行いうるアーキテクチュアを有する２５６ＭビットメモリＤＲＡＭに適用するものとして説明したが、本発明はこれに限定されず、他のアーキテクチュア又は寸法を有するメモリ装置にも同様に適用しうるものである。更に、本発明は、行を４つのセグメントにセグメント化する場合につき説明したが、本発明はこれに限定されず、セグメントはいかなる個数にもすることができる。
【００３１】
本発明の好適実施例を上述したが、これらは例示であり、本発明はこれらに限定されるものではない。追加、削除、置換及びその他の変更を本発明の精神又は範囲内で実行しうる。従って、本発明は上述した説明に制限されず、特許請求の範囲にのみ制限されるものである。
【図面の簡単な説明】
【図１】従来のメモリ装置を示すブロック線図である。
【図２】図１のメモリ装置の１つのバンクを示す線図である。
【図３】図２のメモリバンクの一部を示す線図である。
【図４】本発明によるメモリ装置の一部を示すブロック線図である。
【図５】本発明によるメモリバンクを示す線図である。
【図６】本発明による行のセグメント化を示す説明図である。
【図７】本発明によるメモリ装置を用いうるプロセッサシステムを示すブロック線図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
2004503897.tif 000052
【国際調査報告】
2004503897.tif 000053
2004503897.tif 000054