(57)【要約】パワー金属酸化膜半導体電界効果トランジスタは、第１の伝導性タイプを有する基板を備える。この基板上には、同じく第１の伝導性タイプを有するエピタキシャル層が成長されている。エピタキシャル層には、第１及び第２のボディ領域が形成され、これらの第１及び第２のボディ領域の間にドリフト領域が画定されている。これらのボディ領域は、第２の伝導性タイプを有している。第１及び第２のボディ領域内には、第１の伝導性タイプを有する第１及び第２のソース領域が形成されている。ボディ領域の下方のエピタキシャル層のドリフト領域には、トレンチが形成されている。トレンチは、上記第１及び第２のボディ領域から基板方向に延びており、第２の伝導性タイプを有する不純物を含むエピタキシャル層状材料が埋め込まれている。不純物は、トレンチから、エピタキシャル層のこのトレンチに隣接する部分に拡散する。
2004509452.tif 000002
【特許請求の範囲】
【請求項１】
第１の伝導性タイプを有する基板と、
上記基板上に形成された第１の伝導性タイプを有するエピタキシャル層と、
上記エピタキシャル層内に形成され、第２の伝導性タイプを有する第１及び第２のボディ領域であって、該第１及び第２のボディ領域間にドリフト領域を画定する第１及び第２のボディ領域と、
上記第１及び第２のボディ領域内にそれぞれ形成された第１の伝導性タイプを有する第１及び第２のソース領域と、
上記ボディ領域の下方のエピタキシャル層のドリフト領域に形成され、上記第１及び第２のボディ領域から基板方向に延び、第２の伝導性タイプを有する不純物を含むエピタキシャル層状材料が埋め込まれた複数のトレンチであって、該不純物は、該トレンチから該トレンチに隣接する上記エピタキシャル層の部分に拡散するトレンチとを備えるパワー金属酸化膜半導体電界効果トランジスタ。
【請求項２】
上記トレンチに埋め込まれる材料は、シリコンであることを特徴とする請求項１記載のパワー金属酸化膜半導体電界効果トランジスタ、
【請求項３】
上記トレンチに埋め込まれる材料は、誘電体であることを特徴とする請求項１記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項４】
上記誘電体は、酸化シリコンであることを特徴とする請求項３記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項５】
上記不純物は、ホウ素であることを特徴とする請求項１記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項６】
上記シリコンは、少なくとも部分的に酸化されていることを特徴とする請求項２記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項７】
上記トレンチに埋め込まれる材料は、シリコン及び誘電体を含むことを特徴とする請求項１記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項８】
上記ボディ領域は、深いボディ領域を有することを特徴とする請求項１記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項９】
上記エピタキシャル層状材料は、少なくとも２つの層間で不純物濃度が異なる複数の層を有することを特徴とする請求項１記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項１０】
上記複数の層は、上記ボディ領域の１つに隣接する界面層を含み、該界面層は、上記エピタキシャル層状材料の内部層より低い不純物濃度を有することを特徴とする請求項９記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項１１】
上記エピタキシャル層状材料は、ボディ領域近傍の不純物濃度が基板近傍の不純物濃度に比べて低められていることを特徴とする請求項１記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項１２】
上記トレンチに隣接するエピタキシャル層の部分は、該トレンチの横方向において実質的に均一な不純物濃度を有することを特徴とする請求項１記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項１３】
上記トレンチに隣接するエピタキシャル層の部分は、該トレンチの横方向において実質的に均一な不純物濃度を有することを特徴とする請求項１１記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項１４】
第１の伝導性タイプを有する基板を準備する工程と、
上記基板に第１の伝導性タイプを有するエピタキシャル層を成長させる工程と、
上記エピタキシャル層に第２の伝導性タイプを有する第１及び第２のボディ領域を形成し、該第１及び第２のボディ領域間にドリフト領域を画定する工程と、
上記第１及び第２のボディ領域にそれぞれ第１の伝導性タイプを有する第１及び第２のソース領域を形成する工程と、
上記エピタキシャル層のドリフト領域に複数のトレンチを形成する工程と、
上記第１及び第２のボディ領域から上記基板に向けて延びる上記トレンチ内に、第２の伝導性タイプを有する不純物を含む材料をエピタキシャル成長させる工程と、
上記トレンチから該トレンチに隣接するエピタキシャル層に上記不純物の少なくとも一部を拡散させる工程とを有するパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１５】
上記エピタキシャル成長によりトレンチに埋め込まれる材料は、シリコンを含むことを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１６】
上記トレンチに埋め込まれる材料は、誘電体であることを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１７】
上記誘電体は、酸化シリコンであることを特徴とする請求項１６記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１８】
上記不純物はホウ素であることを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１９】
上記シリコンを少なくとも部分的に酸化させる工程を有することを特徴とする請求項１５記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２０】
上記トレンチに埋め込まれる材料は、シリコン及び誘電体を含むことを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２１】
上記ボディ領域は、深いボディ領域を有することを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２２】
上記トレンチは、少なくとも１つのトレンチを画定するマスク層を設け、該マスク層により画定されたトレンチをエッチングすることにより形成されることを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２３】
上記ボディ領域は、上記基板に不純物を注入及び拡散させることにより形成されることを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２４】
上記トレンチ内に不純物を含む材料をエピタキシャル成長させる工程は、少なくとも２つの層間で不純物濃度が異なる複数の層をエピタキシャル成長させるステップを有することを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２５】
上記複数の層は、上記ボディ領域の１つに隣接する界面層を含み、該界面層は、上記エピタキシャル層状材料の内部層より低い不純物濃度を有することを特徴とする請求項２４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２６】
上記エピタキシャル層状材料は、ボディ領域近傍の不純物濃度が基板近傍の不純物濃度に比べて低められていることを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２７】
上記トレンチに隣接するエピタキシャル層の部分は、該トレンチの横方向において実質的に均一な不純物濃度を有することを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２８】
上記トレンチに隣接するエピタキシャル層の部分は、該トレンチの横方向において実質的に均一な不純物濃度を有することを特徴とする請求項２６記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２９】
請求項１４に記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法により製造されたパワー金属酸化膜半導体電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【関連出願】
本出願は、２０００年６月２日に出願された米国特許出願第０９／５８６４０７号「低オン抵抗高電圧パワーＭＯＳＦＥＴ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｐｏｗｅｒ ＭＯＳＦＥＴ Ｈａｖｉｎｇ Ｌｏｗ Ｏｎ−Ｒｅｓｉｓｔａｎｃｅ）」の米国特許法に基づく一部継続出願である。
【０００２】
【発明の属する技術分野】
本発明は半導体デバイスに関し、詳しくは、パワー金属酸化膜半導体電界効果トランジスタに関する。
【０００３】
【従来の技術】
パワー金属酸化膜半導体電界効果トランジスタ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、自動車の電気系統、電源装置、電力管理用途等の様々な機器に採用されている。このようなデバイスは、オフ状態では高い耐電圧を維持し、オン状態では低い電圧と高い飽和電流密度を実現する必要がある。
【０００４】
ｎチャネルパワーＭＯＳＦＥＴの一般的構成を図１に示す。ｎ＋シリコン基板２上に形成されたｎ−エピタキシャルシリコン層（以下、単にエピタキシャル層という。）１は、デバイス内の２つのＭＯＳＦＥＴセルに対応するｐボディ領域５、６と、ｎ＋ソース領域７、８とを備える。ｐボディ領域５、６は、浅いｐボディ領域５ａ、６ａと、深いｐボディ領域５ｂ、６ｂとを含んでいてもよい。ｎ＋ソース領域７、８とｐボディ領域５、６を接触させるために、ソース−ボディ電極１２がエピタキシャル層１の表面の所定の部分に広がっている。両セル用のｎ型ドレインは、図１に示す半導体の上側の表面に延びているエピタキシャル層１の一部として形成されている。ドレイン電極（個別には示していない）は、ｎ＋シリコン基板２の底面側に設けられている。酸化層及びポリシリコン層からなる絶縁ゲート電極１８は、ボディのチャネル及びドレイン部分の上に設けられている。
【０００５】
図１に示す従来のＭＯＳＦＥＴのオン抵抗は、概ねエピタキシャル層１のドリフト領域の抵抗（ｄｒｉｆｔ ｚｏｎｅ ｒｅｓｉｓｔａｎｃｅ）によって決定される。一方、ドリフト領域の抵抗は、エピタキシャル層１のドープ濃度及び厚みによって決定される。なお、デバイスの降伏電圧を高めるためには、エピタキシャル層１のドープ濃度を低くするとともに、エピタキシャル層１の厚さを増加させる必要がある。図２に示す曲線２０は、単位面積当りのオン抵抗を従来のＭＯＳＦＥＴの降伏電圧の関数として示している。曲線２０から分かるように、降伏電圧が高くなると、そのデバイスのオン抵抗は、急激に高くなってしまう。ＭＯＳＦＥＴを高電圧、特に数百ボルト以上の電圧で動作させる場合、このオン抵抗の急激な上昇が問題となる。
【０００６】
【発明が解決しようとする課題】
図３は、高い電圧で動作するとともに、オン抵抗が低くなるように設計されたＭＯＳＦＥＴを示している。このＭＯＳＦＥＴは、１９９８年、ＩＥＤＭ会報第６８３ページ論文番号２６．２（Ｎｏ．２６．２ ｉｎ ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＤＭ， １９９８， ｐ． ６８３）に開示されている。このＭＯＳＦＥＴは、デバイスのボディ領域５、６の下方からドリフト領域に延びるｐ型ドープ領域４０、４２が設けられている点を除いて、図２に示すＭＯＳＦＥＴと同様の構成を有している。ｐ型ドープ領域４０、４２は、ドリフト領域に複数のコラム（ｃｏｌｕｍｎｓ）を画定し、ｎ型にドープされたコラム（ｎ−ｔｙｐｅ ｄｏｐｅｄ ｃｏｌｕｍｎｓ）により分離され、すなわち、コラムは、例えばエピタキシャル層１のｐ型ドープ領域４０、４２に隣接した部分により画定される。逆のドープタイプを有するコラムを交互に配置することにより、従来のＭＯＳＦＥＴのような鉛直方向の逆電圧だけではなく、水平方向の逆電圧も生じる。この結果、このデバイスでは、従来のデバイスよりエピタキシャル層１の厚さを薄くし、ドリフト領域のドープ濃度を高めながら、従来のデバイスと同等の逆電圧を実現できる。図２に示す曲線２５は、単位面積当りの固有オン抵抗を図３に示すＭＯＳＦＥＴの降伏電圧の関数として示している。曲線２５から明らかなように、このデバイスの高い動作電圧におけるオン抵抗は、図１に示すデバイスのオン抵抗より大幅に低減され、降伏電圧に対し略線形に増加するのみである。
【０００７】
図３に示すデバイスでは、トランジスタのドリフト領域における電荷補償により、動作特性が向上している。すなわち、ドリフト領域のドープ濃度は、例えば一桁以上高められ、逆のドープタイプのコラムを追加することよって、釣り合う電荷が更に増す。したがって、トランジスタの遮断電圧（ｂｌｏｃｋｉｎｇ ｖｏｌｔａｇｅ）は変化しない。電荷を補償するコラムは、デバイスがオン状態のときは、電流の流れに寄与しない。これらのトランジスタの好ましい特性は、逆のドープタイプを有する隣接するコラム間の電荷補償の度合いに強く依存する。しかしながら、コラムの形成工程における処理パラメータの制御に限界があるため、コラムの不純物勾配（ｄｏｐａｎｔ ｇｒａｄｉｅｎｔ）が不均一になってしまうことを回避することは難しい。例えば、コラムと基板との界面における拡散と、コラムとｐボディ領域との界面における拡散により、これらの界面近傍のコラムの部分の不純物濃度に違いを生じさせる。
【０００８】
図３に示す構造は、複数回のエピタキシャル蒸着工程と、各エピタキシャル蒸着工程に続く適切な不純物の注入工程とを含む処理シーケンスによって製造することができる。ここで、エピタキシャル蒸着工程は高コストであり、このため、このデバイスは製造コストが高いという問題がある。
【０００９】
そこで、蒸着工程の回数を最少限にして、図３に示すようなＭＯＳＦＥＴ構造をより安価に製造するとともに、処理パラメータを適切に制御し、デバイスのドリフト領域において隣接する逆のドープタイプのコラムにおける電荷補償の度合いを高めることができるパワー金属酸化膜半導体電界効果トランジスタの実現が望まれている。
【００１０】
【課題を解決するための手段】
本発明に係るパワー金属酸化膜半導体電界効果トランジスタは、第１の伝導性タイプを有する基板を備える。この基板上には、同じく第１の伝導性タイプを有するエピタキシャル層が成長されている。エピタキシャル層には、第１及び第２のボディ領域が形成され、これらの第１及び第２のボディ領域の間にドリフト領域が画定されている。これらのボディ領域は、第２の伝導性タイプを有している。第１及び第２のボディ領域内には、それぞれ第１の伝導性タイプを有する第１及び第２のソース領域が形成されている。第１及び第２のボディ領域の下方のエピタキシャル層のドリフト領域には、トレンチが形成されている。トレンチは、上記第１及び第２のボディ領域から基板方向に延びており、第２の伝導性タイプを有する不純物を含むエピタキシャル層状材料が埋め込まれている。この不純物はトレンチから、エピタキシャル層のトレンチに隣接する部分に拡散してｐ型ドープ領域を形成し、このｐ型ドープ領域により、鉛直方向のみではなく、水平方向にも逆電圧が生じる。
【００１１】
本発明の一具体例においては、トレンチに埋め込まれる材料は、シリコンである。
【００１２】
本発明の他の具体例においては、このトレンチに埋め込まれたシリコンの少なくとも一部は酸化処理される。
【００１３】
本発明の他の具体例においては、トレンチに埋め込まれる材料は、例えば酸化シリコン等の誘電体である。
【００１４】
本発明の他の具体例においては、トレンチに埋め込まれる材料は、シリコン及び誘電体の両方を含んでもよい。
【００１５】
また、本発明は、パワー金属酸化膜半導体電界効果トランジスタの製造方法を提供する。パワー金属酸化膜半導体電界効果トランジスタの製造方法では、まず、第１の伝導性タイプを有する基板を準備し、この基板にエピタキシャル層を成長させる。エピタキシャル層も第１の伝導性タイプを有している。更に、エピタキシャル層に第２の伝導性タイプを有する第１及び第２のボディ領域を形成し、第１及び第２のボディ領域間にドリフト領域を画定する。次に、第１及び第２のボディ領域にそれぞれ第１の伝導性タイプを有する第１及び第２のソース領域を形成する。次に、エピタキシャル層のドリフト領域に複数のトレンチを形成する。続いて、第１及び第２のボディ領域から基板に向けて延びるトレンチ内に、第２の伝導性タイプを有する不純物を含む材料をエピタキシャル成長させる。次に、トレンチからエピタキシャル層のこのトレンチに隣接する部分に不純物の少なくとも一部を拡散させる。
【００１６】
【発明の実施の形態】
本発明においては、図３に示すｐ型ドープ領域４０、４２を形成するために、まず、ｐ型ドープ領域４０、４２をそれぞれ形成すべき位置を中心とする一対のトレンチをエッチング処理により形成する。続いて、このトレンチに不純物を豊富に含む材料を埋め込む。材料内の不純物は、トレンチから、トレンチに隣接するエピタキシャル層１に拡散する。これにより、エピタキシャル層１の不純物が拡散した部分にｐ型ドープ領域４０、４２が形成される。不純物とともにトレンチに埋め込まれた材料は、トレンチから拡散せず、最終的なデバイスに残留する。このため、この材料としては、デバイスの特性に悪影響を与えないものを選択する必要がある。トレンチに埋め込む材料の具体例としては、ポリシリコンや、例えば酸化シリコン等の誘電体等がある。
【００１７】
図４〜図６は、エピタキシャル層１に形成されたトレンチ４４、４６に埋め込まれる材料の様々な組合せの具体例を示している。図面を明瞭にするために、図４〜図６では、トレンチ４４、４６と、エピタキシャル層１と、ｎ＋シリコン基板２のみを示し、ｐボディ領域５、６及びソース領域７、８を含むパワーＭＯＳＦＥＴ構造の上部は示していない。
【００１８】
図４に示す具体例では、トレンチ４４、４６は、例えばホウ素がドープされた酸化シリコン等、不純物がドープされた誘電体が埋め込まれる。この材料をトレンチ４４、４６に埋め込むと、トレンチ４４、４６に隣接するエピタキシャル層１にホウ素が拡散し、ｐ型ドープ領域４０、４２が形成される。トレンチ４４、４６に埋め込まれた、ホウ素がドープされている酸化シリコンは、最終的なＭＯＳＦＥＴデバイスに残留する。
【００１９】
図５に示す具体例では、トレンチ４４、４６の少なくとも一部に、ホウ素がドープされた多結晶シリコン、すなわちポリシリコンが埋め込まれる。トレンチ４４、４６が満たされた後、トレンチ４４、４６に隣接するエピタキシャル層１にホウ素が拡散し、ｐ型ドープ領域４０、４２が形成される。トレンチ４４、４６に埋め込まれたホウ素がドープされたポリシリコンの残りの部分は、最終的なＭＯＳＦＥＴデバイスに残留する。これに替えて、拡散工程の後にポリシリコンの全体又は一部を酸化させて、酸化シリコンを形成してもよい。これにより、最終的なＭＯＳＦＥＴデバイスのトレンチ４４、４６内には、誘電体、すなわち酸化シリコンと残りのポリシリコンが残留する。更なる変形例においては、トレンチ４４、４６内のホウ素がドープされたポリシリコンを高温処理によって再結晶化し、単結晶シリコンを形成する。この場合、最終的なＭＯＳＦＥＴデバイスのトレンチ４４、４６内には、単結晶シリコン若しくは単結晶シリコンと酸化シリコン又は他の誘電体が残留する。
【００２０】
図６に示す具体例では、トレンチ４４、４６には、まず不純物がドープされたポリシリコンが部分的に埋め込まれ、続いて誘電体が蒸着されてトレンチ４４、４６が完全に埋められる。トレンチ４４、４６が埋められると、隣接するエピタキシャル層１にホウ素が拡散し、ｐ型ドープ領域４０、４２が形成される。残りのホウ素がドープされているポリシリコン及び誘電体は、最終的なＭＯＳＦＥＴデバイス内に残留する。ここで、高温処理によって、ホウ素がドープされているポリシリコンを再結晶化し、単結晶シリコンを形成してもよい。この場合、最終的なＭＯＳＦＥＴデバイスのトレンチ４４、４６内には、単結晶シリコン及び誘電体が残留する。
【００２１】
本発明に基づいて製造されたパワーＭＯＳＦＥＴの断面を図７に示す。このＭＯＳＦＥＴは、ｎ＋シリコン基板２と、エピタキシャル層１と、ｐボディ領域５、６と、浅いｐボディ領域５ａ、６ａと、深いｐボディ領域５ｂ、６ｂと、ｎ＋ソース領域７、８と、それぞれトレンチ４４、４６が形成されたｐ型ドープ領域４０、４２とを備える。ｐ型ドープ領域４０、４２は、ｎ型にドープされたコラム（ｎ−ｔｙｐｅ ｄｏｐｅｄ ｃｏｌｕｍｎｓ）によってそれぞれ分離されたコラムを画定する。更に、ＭＯＳＦＥＴは、酸化層４８とポリシリコン層４９とを含むゲート電極と、金属層５０を含むソース−ボディ電極とを備える。
【００２２】
本発明の他の具体例においては、トレンチ４４、４６には、例えば不純物がドープされたシリコン等、エピタキシャル成長された（ｅｐｉｔａｘｉａｌｌｙ ｄｅｐｏｓｉｔｅｄ）材料を埋め込む。エピタキシャル成長により、結晶欠陥の形成を低減し、トレンチ内の不純物勾配をより正確に制御できるので、より均一な材料を実現することができる。上述のように、動作電圧が高いデバイスのオン抵抗の低減は、逆のドープタイプを有する隣接するコラム間で実現される電荷補償の度合いに強く依存するので、不純物勾配の制御は重要である。そこで、この具体例では、追加的なエピタキシャル成長工程を行うことにより、より良好な電荷補償を実現している。
【００２３】
エピタキシャル成長された材料をトレンチに埋め込むことにより、基板とｐボディ領域との界面近傍のコラム部分に生じる虞がある不純物の不均一を補償するための制御を実現できる。このような不純物の不均一は、トレンチから不純物を拡散させてコラムを形成する際、異なる層間で不可避的に生じる拡散に起因する。例えば、図７に示す具体例において、不純物がトレンチ４４、４６から拡散し、ｐ型ドープ領域４０、４２が形成される際、不純物濃度が濃いｐボディ領域５、６からもｐ型ドープ領域４０、４２に不純物が拡散する。これにより、ｐ型ドープ領域４０、４２のｐボディ領域５、６に近い部分の不純物濃度は、ｐ型ドープ領域４０、４２の他の領域の不純物濃度よりも高くなってしまう。
【００２４】
上述のような問題は、不純物濃度を徐々に下げながら、トレンチ内に材料をエピタキシャル成長させることにより解決できる。この処理には、「グレーデッドエピタキシャル（ｇｒａｄｅｄ ｅｐｉ）」法を用いることができる。すなわち、エピタキシャル成長の間、不純物濃度を段階的に高め又は低めることができる。これにより、特定の原子濃度を有する単一の不純物源を用いて、任意の範囲に亘る不純物レベルを実現することができる。あるいは、不純物濃度が異なる２つ以上の不純物源をシリコンとともに用いてもよい。すなわち、エピタキシャル成長が進むにつれて、先に使用した不純物源より不純物濃度が低い不純物源を用いることにより、トレンチ内のｐボディ領域近傍の層における不純物濃度を低減することができる。この後、コラムを画定するための拡散工程において、ｐボディ領域からｐ型コラムに更なる不純物が拡散し、エピタキシャル成長層において、不純物濃度が低くなるように成長された層の不純物濃度が補償される。勿論、当業者に理解されるように、不純物濃度が均一なコラムを実現するために、例えば異なる不純物源の数、各不純物源の不純物濃度、異なる不純物源を用いた各拡散工程の期間等、様々な処理パラメータを最適化する必要がある。
【００２５】
上述と同じ方法により、基板近傍のｐ型コラムの部分に生じる可能性がある不純物濃度の低下を補償することもできる。この場合、トレンチを埋めるためのエピタキシャル成長の最初に、不純物濃度がより高い１又は複数の不純物源を用いてエピタキシャル成長を行い、基板近傍のトレンチ内のエピタキシャル層の不純物濃度を高める。
【００２６】
図７に示す本発明に基づくパワーＭＯＳＦＥＴは、周知のいかなる処理技術を用いて製造してもよい。例えば、以下に示すような一連の工程により、図７に示すパワーＭＯＳＦＥＴを製造することができる。
【００２７】
まず、エピタキシャル層１の表面を酸化層で覆って酸化マスク層を形成し、更に、従来の方法により、この酸化マスク層をトレンチ４４、４６の位置を画定するマスク部分を残して露光し、パターンを形成する。トレンチ４４、４６は、マスクの開口部を介して、反応性イオンエッチングによって、通常１０〜４０ミクロンの範囲の深さに形成される。ここで、各トレンチ４４、４６の側壁を平滑にする処理を施してもよい。この場合、まず、反応性イオンエッチングプロセスによる損傷を防ぐために、トレンチ４４、４６の側壁から薄い酸化シリコン層（通常５００〜１０００Å）を取り除く。次に、トレンチ４４、４６及びマスク部分の表面に犠牲酸化シリコン層（ｓａｃｒｉｆｉｃｉａｌ ｓｉｌｉｃｏｎ ｄｉｏｘｉｄｅ ｌａｙｅｒ）を形成する。そして、トレンチ４４、４６の側壁を可能な限り平坦にするために、犠牲酸化シリコン層及び残留するマスクの一部を緩衝酸化エッチング（ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ ｅｔｃｈ）又はＨＦエッチングによって除去する。
【００２８】
トレンチ４４、４６には、例えばポリシリコン、酸化シリコン、シリコン、及びこれらの組合せ等、上述した何らかの材料を埋め込む。蒸着工程では、ポリシリコン又は酸化シリコンには、通常、ホウ素等の不純物をドープする。これに続く拡散工程によって、不純物はトレンチ４４、４６から周囲のエピタキシャル層１に拡散する。トレンチ４４、４６内に残留する材料がポリシリコンの場合、この材料を酸化又は再結晶化してもよい。
【００２９】
次に、フォトレジストマスキングプロセスにより、ｎ＋ソース領域７、８を画定するパターンが形成されたマスク層を製造する。ｎ＋ソース領域７、８は、注入及び拡散プロセスによって形成される。例えば、ｎ＋ソース領域７、８には、８０ＫｅＶで、通常２×１０１５〜１．２×１０１６／ｃｍ２の範囲の濃度でヒ素を注入する。注入の後、ヒ素は、約０．５〜２．０ミクロンの深さに拡散する。深いｐボディ領域５ｂ、６ｂの深さは、約２．５〜５ミクロンであり、ボディ領域５、６の深さは約１〜３ミクロンである。そして、周知の方法でマスク層を取り除き、これにより図７に示す構造が完成する。
【００３０】
ＤＭＯＳトランジスタは、周知の方法で酸化層を形成及びパターン化し、コンタクト開口部（ｃｏｎｔａｃｔ ｏｐｅｎｉｎｇ）を形成することにより完成する。更に、金属層５０を蒸着させ、マスキングして、ソース−ボディ電極１２及びゲート電極１８に接続する。更に、パッドマスクを用いて、パッドコンタクトを画定する。そして、ｎ＋シリコン基板２の底面にドレインコンタクト層（図示せず）を形成する。
【００３１】
なお、上述のプロセスにおいては、浅いｐボディ領域及び深いｐボディ領域より先にトレンチを形成しているが、本発明では、他のいかなるドープ領域又は全てのドープ領域より先にトレンチを形成してもよく、若しくはこれらのドープ領域より後にトレンチを形成してもよい。更に、パワーＭＯＳＦＥＴを製造するための一連のプロセスを開示したが、本発明の範囲を逸脱することなく、この他の一連のプロセスを用いてもよい。
【００３２】
本発明に基づいて製造されるパワーＭＯＳＦＥＴデバイスは、従来の方法によって製造されたパワーＭＯＳＦＥＴデバイスに対する様々な利点を有する。例えば、本発明では、ｐ型領域の垂直不純物勾配（ｖｅｒｔｉｃａｌ ｄｏｐａｎｔ ｇｒａｄｉｅｎｔ）は殆どゼロである。また、水平不純物勾配（ｈｏｒｉｚｏｎｔａｌ ｄｏｐａｎｔ ｇｒａｄｉｅｎｔ）は、導入される不純物の量と、拡散工程において使用される熱サイクルの回数及び期間とを変更することにより精密に制御することができる。更に、導入される不純物の量と横方向不純物勾配（ｌａｔｅｒａｌ ｄｏｐａｎｔ ｇｒａｄｉｅｎｔ）を変更することにより、デバイスの降伏電圧及びオン抵抗の両方を最適化することもできる。
【００３３】
図７に示す本発明の具体例では、ｐ型トレンチをボディ領域の下方に形成している。ここで、ｐ型トレンチは、特にダイの周縁部若しくはパッド又は相互接続部を含む領域においては、必ずしもボディ領域に対応している必要はない。
【００３４】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明に基づくパワーＭＯＳＦＥＴは、上述した様々な半導体領域の伝導性（ｃｏｎｄｕｃｔｉｖｉｔｉｅｓ）を逆にしたパワーＭＯＳＦＥＴであってもよい。
【図面の簡単な説明】
【図１】
従来のパワーＭＯＳＦＥＴの断面図である。
【図２】
従来のパワーＭＯＳＦＥＴ及び本発明に基づいて製造されたＭＯＳＦＥＴの単位面積毎のオン抵抗を降伏電圧の関数として示すグラフ図である。
【図３】
同じ電圧で図１に示す構造より低いオン抵抗を示すよう設計されたＭＯＳＦＥＴの断面図である。
【図４】
本発明に基づいて製造されたパワーＭＯＳＦＥＴの具体例の要部断面図である。
【図５】
本発明に基づいて製造されたパワーＭＯＳＦＥＴの具体例の要部断面図である。
【図６】
本発明に基づいて製造されたパワーＭＯＳＦＥＴの具体例の要部断面図である。
【図７】
本発明に基づいて製造された、完成された高電圧ＭＯＳＦＥＴの断面図である。
【図１】
2004509452.tif 000003
【図２】
2004509452.tif 000004
【図３】
2004509452.tif 000005
【図４】
2004509452.tif 000006
【図５】
2004509452.tif 000007
【図６】
2004509452.tif 000008
【図７】
2004509452.tif 000009
【国際公開パンフレット】
2004509452.tif 000010
2004509452.tif 000011
2004509452.tif 000012
2004509452.tif 000013
2004509452.tif 000014
2004509452.tif 000015
2004509452.tif 000016
2004509452.tif 000017
2004509452.tif 000018
2004509452.tif 000019
2004509452.tif 000020
2004509452.tif 000021
2004509452.tif 000022
2004509452.tif 000023
2004509452.tif 000024
2004509452.tif 000025
2004509452.tif 000026
2004509452.tif 000027
2004509452.tif 000028
2004509452.tif 000029
2004509452.tif 000030
2004509452.tif 000031
【手続補正書】
【提出日】平成14年1月2日(2002.1.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の伝導性タイプを有する基板と、
上記基板上に形成された第１の伝導性タイプを有するエピタキシャル層と、
上記エピタキシャル層内に形成され、第２の伝導性タイプを有する第１及び第２のボディ領域であって、該第１及び第２のボディ領域間にドリフト領域を画定する第１及び第２のボディ領域と、
上記第１及び第２のボディ領域内にそれぞれ形成された第１の伝導性タイプを有する第１及び第２のソース領域と、
上記第１及び第２のボディ領域の下方のエピタキシャル層のドリフト領域に形成され、上記第１及び第２のボディ領域から基板方向に延び、第２の伝導性タイプを有する不純物を含む非エピタキシャル層状材料が埋め込まれた複数のトレンチであって、該不純物は、該トレンチから上記エピタキシャル層の該トレンチに隣接する部分に拡散するトレンチとを備えるパワー金属酸化膜半導体電界効果トランジスタ。
【請求項２】
上記トレンチに埋め込まれる材料は、シリコンであることを特徴とする請求項１記載のパワー金属酸化膜半導体電界効果トランジスタ、
【請求項３】
上記トレンチに埋め込まれる材料は、誘電体であることを特徴とする請求項１記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項４】
上記誘電体は、酸化シリコンであることを特徴とする請求項３記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項５】
上記不純物は、ホウ素であることを特徴とする請求項１記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項６】
上記シリコンは、上記トレンチ内のシリコン層の表面において、少なくとも部分的に酸化されていることを特徴とする請求項２記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項７】
上記トレンチに埋め込まれる材料は、シリコン及び誘電体を含むことを特徴とする請求項１記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項８】
上記第１及び第２のボディ領域は、深いボディ領域を有することを特徴とする請求項１記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項９】
上記非エピタキシャル層状材料は、少なくとも２つの層間で不純物濃度が異なる複数の層を有することを特徴とする請求項１記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項１０】
上記複数の層は、上記第１及び第２のボディ領域の１つに隣接する界面層を含み、該界面層は、上記非エピタキシャル層状材料の内部層より低い不純物濃度を有することを特徴とする請求項９記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項１１】
上記非エピタキシャル層状材料は、上記第１及び第２のボディ領域近傍の不純物濃度が上記基板近傍の不純物濃度に比べて低められていることを特徴とする請求項１記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項１２】
上記エピタキシャル層の上記トレンチに隣接する部分は、該トレンチの横方向において実質的に均一な不純物濃度を有することを特徴とする請求項１記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項１３】
上記エピタキシャル層の上記トレンチに隣接する部分は、該トレンチの横方向において実質的に均一な不純物濃度を有することを特徴とする請求項１１記載のパワー金属酸化膜半導体電界効果トランジスタ。
【請求項１４】
第１の伝導性タイプを有する基板を準備する工程と、
上記基板に第１の伝導性タイプを有するエピタキシャル層を成長させる工程と、
上記エピタキシャル層に第２の伝導性タイプを有する第１及び第２のボディ領域を形成し、該第１及び第２のボディ領域間にドリフト領域を画定する工程と、
上記第１及び第２のボディ領域にそれぞれ第１の伝導性タイプを有する第１及び第２のソース領域を形成する工程と、
上記エピタキシャル層のドリフト領域に複数のトレンチを形成する工程と、
上記第１及び第２のボディ領域から上記基板に向けて延びる上記トレンチ内に、第２の伝導性タイプを有する不純物を含む誘電体を蒸着させる工程と、
上記トレンチからエピタキシャル層の該トレンチに隣接する部分に上記不純物の少なくとも一部を拡散させる工程とを有するパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１５】
上記誘電体は、酸化シリコンであることを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１６】
上記不純物はホウ素であることを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１７】
上記トレンチに埋め込まれる材料は、シリコン及び誘電体を含むことを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１８】
上記第１及び第２のボディ領域は、深いボディ領域を有することを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１９】
上記トレンチは、少なくとも１つのトレンチを画定するマスク層を設け、該マスク層により画定されたトレンチをエッチングすることにより形成されることを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２０】
上記第１及び第２のボディ領域は、上記基板に不純物を注入して拡散させることにより形成されることを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２１】
上記トレンチ内に不純物を含む材料を蒸着させる工程は、少なくとも２つの層間で不純物濃度が異なる複数の層を蒸着させるステップを有することを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２２】
上記複数の層は、上記第１及び第２のボディ領域の１つに隣接する界面層を含み、該界面層は、上記非エピタキシャル層状材料の内部層より低い不純物濃度を有することを特徴とする請求項２１記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２３】
上記非エピタキシャル層状材料は、上記第１及び第２のボディ領域近傍の不純物濃度が基板近傍の不純物濃度に比べて低められていることを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２４】
上記エピタキシャル層の上記トレンチに隣接する部分は、該トレンチの横方向において実質的に均一な不純物濃度を有することを特徴とする請求項１４記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２５】
上記エピタキシャル層の上記トレンチに隣接する部分は、該トレンチの横方向において実質的に均一な不純物濃度を有することを特徴とする請求項２３記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２６】
請求項１４に記載のパワー金属酸化膜半導体電界効果トランジスタの製造方法により製造されたパワー金属酸化膜半導体電界効果トランジスタ。
【国際調査報告】
2004509452.tif 000032
2004509452.tif 000033
2004509452.tif 000034