(57)【要約】論理回路クラスターと、ランダムアクセスメモリモジュールと、経路選択用資源を持った、フィールド・プログラマブル・ゲート・アレイのコアと、フィールド・プログラマブル・ゲート・アレイのコアに接続される入力と、出力を持ったフィールド・プログラマブル・ゲート・アレイの仮想部品インターフェイストランジスタと、マイクロコントローラと、前記マイクロコントローラに接続される入力と、出力を持ったマイクロコントローラ仮想部品インターフェイストランジスタと、前記フィールド・プログラマブル・ゲート・アレイの仮想部品インターフェイストランジスタの前記出力と、前記マイクロコントローラ仮想部品インターフェイストランジスタの前記出力に接続されるシステムバスと、前記マイクロコントローラと、前記フィールド・プログラマブル・ゲート・アレイのコアの前記経路選択用資源の間の直接的接続とを備えることを特徴とする集積回路。
2004523879.tif 000002
【特許請求の範囲】
【請求項１】
集積回路において、
論理回路クラスターと、スタティックランダムアクセスメモリモジュールと、経路選択用資源を持った、フィールド・プログラマブル・ゲート・アレイのコアと、
前記フィールド・プログラマブル・ゲート・アレイのコアに接続される入力と、出力とを持ったフィールド・プログラマブル・ゲート・アレイの仮想部品インターフェイストランジスタと、
マイクロコントローラと、
前記マイクロコントローラに接続される入力と、出力とを持ったマイクロコントローラ仮想部品インターフェイストランジスタと、
前記フィールド・プログラマブル・ゲート・アレイの仮想部品インターフェイストランジスタの前記出力と、前記マイクロコントローラ仮想部品インターフェイストランジスタの前記出力とに接続されるシステムバスと、
前記マイクロコントローラと、前記フィールド・プログラマブル・ゲート・アレイのコアの前記経路選択用資源との間の直接的接続と
を備えることを特徴とする集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、システム・オン・ア・チップ（ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ）のアーキテクチャに関する。さらに特化して、本発明は、システム・オン・ア・チップのアーキテクチャにおける、フィールド・プログラマブル・ゲート・アレイとマイクロコントローラとに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
集積回路は、ウェファ製造の際に、標準的なフォトリソグラフィ処理によってパターンが作られた、個々の半導体部品間の金属の内部配線によるネットワークを使用する。金属による多数のパターンが、内部配線の適応性を高めるのに使用されるだろう。
【０００３】
ユーザーによるプログラムが可能である内部配線の技術によって、ツールの費用が下がり、供給時間が速くなると考えられてきた。その最後に、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）が開発された。ＦＰＧＡは、確定していない配線チャネルを持った確定していないゲートのアレイである。特定の回路の機能を実現するために、回路は、アレイの中にマップされ、配線チャネルと適切な接続は、回路の機能を作る配線接続を実現するのにプログラムされる。
【０００４】
ゲートアレイは、実質的に、どのような組合せの機能も実現することができる。入力信号は、プログラムされた回路によって処理されて、希望する組合せの出力を作り出す。ユーザーシステムからのそのような入力は、入力バッファを通って、回路を通り、最後に出力バッファを通って流れて、ユーザーシステムへと還る。そのようなバッファは、次の入出力（Ｉ／Ｏ）機能、電圧利得、電流利得、レベル変換、遅延、信号の絶縁、ヒステリシスのいずれか或いは全てを提供する。
【０００５】
必然的に、ユーザーがプログラム可能な様々なＦＰＧＡを使うための、プログラム可能な回路要素の構成が２つある。第１の構成の例として、ＥＬ Ｇａｍａｌ他の、米国特許第４，７５８，７４５号が開示する例が、ユーザーによって永久にプログラム可能なものである。第２の構成の例として、Ｆｒｅｅｄｍａｎの、米国特許第４，８７０，３０２号が開示する例が、ユーザーによって可変的にプログラム可能なものである。
【０００６】
マイクロコントローラのような特定用途向け集積回路（ＡＳＩＣ）は、マスクプログラム可能なゲートアレイであり、低価格の設計とより高いユーザー適応性を提供するＦＰＧＡよりも、より高い機能性と性能及び空間のより効率的な使用を提供する。また、ＡＳＩＣは、様々なＩ／Ｏ機能を、しばしばＦＰＧＡよりも高速で実行することができる。他の専用の機能回路は、また、ＦＰＧＡ部品から構成される等化物よりも高い機能性と性能とを提供することができる。
【０００７】
ＦＰＧＡとＡＳＩＣの両方を備えたシステム・オン・ア・チップにおいて、両方の設計の利点の一部が提供される。ＳＯＣを設計する際に最も考えなくてはならないのは、ＦＰＧＡとＡＳＩＣの一部の間に適切なインターフェイスを提供することである。ＩＣがタスクを正しく実行するために、ＦＰＧＡとＡＳＩＣの一部は、互いに、効果的に通信することができなくてはならない。
【０００８】
【課題を解決するための手段】
本発明において、ＦＰＧＡコアタイル（ｃｏｒｅ ｔｉｌｅ）は、独立したＦＰＧＡとして使用され、コアタイルの矩形のアレイの中で同じ物が並べられ、システム・オン・ア・チップ（ＳＯＣ）内の他の素子と共に含まれることが可能である。コアタイルには、論理回路のクラスターと、ランダムアクセスメモリ（ＲＡＭ）のモジュールと、Ｉ／Ｏのクラスターとが含まれる。水平と垂直の経路選択用チャネルは、クロック源と共に、論理回路クラスターと、ＲＡＭモジュールと、Ｉ／Ｏクラスターの間の内部接続を提供する。
【０００９】
水平の経路選択用手段には、水平の経路選択用チャネルと、出力経路選択用トラックと、垂直高速経路選択用チャネルとが含まれる。垂直経路選択用手段には、垂直経路選択用チャネルと、垂直高速経路選択用チャネルとが含まれる。水平経路選択用チャネルと垂直経路選択用チャネルは、各々、様々な数のトラックを持った副チャネルを含み、様々な長さでプログラム可能な要素に分割される。水平と垂直の高速経路選択用チャネルは、各々、コアタイルの全体の長さに渡って延びる。クロック源には、それぞれコアタイルの幅と長さに渡って走る、経路選択済みで配線済みのクロックが含まれる。
【００１０】
水平の経路選択用手段と経路選択済みクロックの組合せは、Ｉ／ＯクラスターとＲＡＭモジュールの列の中に延び、垂直の経路選択用手段と配線済みクロックは、Ｉ／Ｏクラスターの行の中に延びる。Ｉ／Ｏクラスターの間とＲＡＭモジュールの列の各々には、自身の経路選択用手段と配線済みクロックがあり、Ｉ／Ｏクラスターの列の各々には、自身の水平の経路選択用手段と経路選択済みクロックがある。論理回路クラスターの行の最上端部に含まれるのは、水平の経路選択用チャネルと経路選択済みクロックの組を含んだチャネルである。プログラム可能な接続が、経路選択用手段の間に、プログラム可能な要素によって与えられる。
【００１１】
水平の経路選択用チャネルのためのセグメント長の単位は、論理回路クラスターの列の半分であり、水平の経路選択用チャネル内のトラックは、論理回路クラスターの各列内で、自身繰り返されるパターンに分割される。垂直の経路選択用チャネルのためのセグメント長の単位は、論理回路クラスターの１行であり、垂直の経路選択用チャネル内のトラックは、論理回路クラスターの１行おき後に自身繰り返すパターンで分割される。
【００１２】
論理回路クラスターには、論理回路モジュールと、フリップフロップモジュールと、バッファモジュールと、送信器モジュールと、受信器モジュールとが含まれる。論理回路モジュールは、組み合わせ論理ユニットであり、第１と第２と第３と第４のマルチプレクサを含み、各々は、第１と第２のデータ入力と、出力と、セレクト入力とを持っている。ＦＦモジュールは、順序論理ユニットであり、第１と第２セレクト入力を持った４入力マルチプレクサを含み、一つのセレクト入力を持った第１と第２と第３の２入力マルチプレクサと、Ｄフリップフロップを含んでいる。バッファと送信器と受信器のモジュールは、経路選択用手段に接続するようにプログラム可能なバッファを含んでいる。
【００１３】
ＲＡＭブロックは、同時に読み出しと書き込みの動作を行うためのデュアルポートであり、１２８個の３６ビットワード幅か、２５６個の１８ビット幅のワードか、５１２個の９ビット幅のワードか、１Ｋ個の４ビット幅のワードか、４Ｋ個の１ビット幅のワードとして作ることができる。ＲＡＭブロックは、衝突検出とパリティの生成と検査を含むように選択することができ、同期式でも非同期式でも良い。
【００１４】
Ｉ／Ｏクラスターには、Ｉ／Ｏモジュールと、バッファモジュールと、送信器モジュールと、受信器モジュールとが含まれる。Ｉ／Ｏモジュールには、ＦＩＦＯと、入力フリップフロップと、出力フリップフロップと、イネーブルフリップフロップとが含まれ、境界スキャンレジスタモジュールと入出力バッファとによって、Ｉ／Ｏパッドへ結合される。Ｉ／Ｏパッドは、Ｉ／Ｏ選択モジュールによって、異なる選択肢でプログラム可能することができる。入力フリップフロップと、出力フリップフロップと、イネーブルフリップフロップとは、４入力マルチプレクサと、第１と第２と第３の２入力マルチプレクサと、Ｄフリップフロップとを含む。
【００１５】
ＬＶＤＳコアは、Ｉ／ＯパッドとＦＩＦＯとの間で、信号を入出力するのに使用することができる。ＬＶＤＳコアには、データを受け取る回路と、データを送信する回路とが含まれる。
【００１６】
本発明の別の面では、システム・オン・ア・チップのアーキテクチャに、それぞれ、ＦＰＧＡコアタイル及び関連する仮想部品インターフェイス（ＶＣＩ）論理回路と、マイクロコントローラ及び関連するＶＣＩ論理回路と、外部インターフェイス回路ＪＴＡＧ、ＵＡＲＴ及び関連するＶＣＩ論理回路と、システム／周辺バス、ブリッジ及び関連するＶＣＩ論理回路とが含まれる。
【００１７】
様々な部品と関連するＶＣＩ論理回路は、関連する部品の各々の信号を、ＳＯＣ中の残りの部品によって理解される標準的なプロトコルを作る普遍的な信号へと変換するように設計される。第１部品から第２部品への信号の通信には、第１部品からの或る信号が、第１部品に関連するＶＣＩによって、最初に普遍的な信号へ変換されることが必要である。これらの普遍的な信号は、第２部品に関連するＶＣＩによって、その上で第２部品が正常に動作する信号へと変換される。第１部品からの信号の他のものは、直接に、第２部品へと接続されるだろう。第１部品からの変換された信号がバスを用いて第２部品へ送られるときに、システム／周辺バスが使用されるなら、そのやり取りのために、同様に、普遍的な信号をシステム／周辺バスへ、及びそこから変換する必要があるだろう。
【００１８】
【発明の実施の形態】
当業者は、本発明の以下の説明が例示をするだけであり、何ら制限を設けるものでは無いことは理解されよう。本発明の他の実施形態は、そのような当業者に容易に示唆を与えるだろう。
【００１９】
図１は、本発明によって、独立のＦＰＧＡとして使用されるか、コアタイル１０の矩形アレイの中で繰り返されるか、システム・オン・ア・チップ内に他の素子と共に含まれるであろうＦＰＧＡコアタイル１０のブロック図を示している。コアタイル１０には、論理回路クラスターの矩形アレイ１２と、ランダムアクセスメモリ（ＲＡＭ）ブロックの列１４と、左側のＩ／Ｏクラスターの列１６と、右側のＩ／Ｏクラスターの列１６（描かれていない）と、論理回路クラスターの矩形アレイの上側にあるＩ／Ｏクラスター１６の第１及び第２行１２と、論理回路クラスターの矩形アレイの下側にあるＩ／Ｏクラスター１６の第１及び第２行１２とが含まれる。水平と垂直の経路選択用チャネルが、図１に示されないが以下に説明されるクロック源と共に、ＦＰＧＡコアタイル１０の中に含まれて、これらにより、論理回路クラスター１２とＲＡＭモジュール１４とＩ／Ｏクラスター１６との間の内部接続がなされる。
【００２０】
図２は、本発明により与えられる、論理回路クラスターの各行と列とに与えられる、水平と垂直の経路選択用手段と、クロック源と、電位とを示している。
水平の経路選択用手段には、水平経路選択用チャネル（ＨＴ）２０と、出力経路選択用トラック（ＯＴ）２２と、第１から第４の水平高速経路選択用チャネル（ＬＤＨ０−ＬＤＨ３）２４−１から２４−４とが、それぞれ含まれる。垂直の経路選択用手段には、垂直経路選択用チャネル（ＶＴ）２６と、第１から第８垂直高速経路選択用チャネル（ＬＤＶ０−ＬＤＶ７）２８−１から２８−８とが、それぞれ含まれる。
【００２１】
水平経路選択用チャネル２０と垂直経路選択用チャネル２６の各々には、様々な数のトラックを持つ副チャネルが含まれる。水平経路選択用チャネル２０は、３トラック，７トラック，９トラック，１１トラック，８トラック，４トラックを持つ副チャネルを持っている。水平経路選択用チャネル２６は、３トラック，７トラック，９トラック，１１トラック，８トラック，８トラック，４トラックを持つ副チャネルを持っている。水平経路選択用チャネル２０と垂直経路選択用チャネル２６の両方の副チャネル内のトラックは、コアタイル１０の長さと幅に渡って配置され、図３Ａと図３Ｂとに描かれる方法で、様々な長さでプログラム可能な要素に分割される。出力経路選択用トラック２２は、論理回路クラスター１２の幅方向に延びる。４つの水平高速経路選択用チャネル２４−１から２４−４の各々は、コアタイル１０の幅方向で延び、４つのトラックを含む。垂直経路選択用チャネル２８−１から２８−８の各々は、コアタイル１０の全体の長さ方向で延び、４つのトラックを含む。
【００２２】
クロック源には、経路選択済みクロックの組（ＲＣＬＫ０とＲＣＬＫ１とＲＣＬＫ２とＲＣＬＫ３）３０と、第１から第４の配線済みクロック（ＨＣＬＫ０からＨＣＬＫ３）３２−１から３２−４のそれぞれが含まれる。経路選択済みクロックの組３０のＲＣＬＫ０／ＲＣＬＫ１とＲＣＬＫ２／ＲＣＬＫ３は、論理回路クラスター１２の行に交互に結合するが、論理回路クラスター１２の行の各々は、それと結合した経路選択済みクロックの組３０と、すぐ上の論理回路クラスター１２の行と結合する経路選択済みクロックの組３０の両方にアクセスする。経路選択済みクロックの組３０と配線済みクロック３２−１から３２−４は、コアタイル１０の幅と長さ方向にそれぞれ進む。
【００２３】
電位には、コアタイルの幅方向に走る、接地電位（ＮＧＮＤ）３４とＶｃｃ（ＮＶＣＣ）３６とが含まれる。
水平経路選択用手段２０，２２，２４と、経路選択用クロック源３０と、電位３４，３６は、Ｉ／ＯクラスターとＲＡＭモジュール１４の中に延びて、水平経路選択用手段２６と２８及び配線済みクロック３２のチャネルは、Ｉ／Ｏクラスター１６の行の中に延びる。Ｉ／Ｏクラスター１６とＲＡＭモジュール１４の列の各々は、自身の垂直経路選択用手段２６，２８と、配線済みクロック３２を持ち、Ｉ／Ｏクラスター１６の行の各々は、自身の垂直経路選択用手段２０，２２，２４と経路選択済みクロックの組３０と電位３４，３６を持っている。論理回路クラスターの行の再上端部に含まれるのは、水平経路選択用チャネル２０と配線済みクロックの組３０と電位３４，３６が含まれるチャネルである。
【００２４】
水平経路選択用チャネル２０と出力経路選択用トラック２２が、垂直経路選択用チャネル２６と交差する場所に配置されるのは、白抜きの円で描かれるプログラム可能な要素であり、その内の一つは、参照番号４０で示されている。プログラム可能な要素４０は、プログラム可能な要素のいくつかの種類の内のいずれかであって良く、その多くは、当業者には良く知られており、アンチヒューズ（ａｎｔｉｆｕｓｅ）、パストランジスタ（ｐａｓｓ ｔｒａｎｓｉｓｔｏｒ）、ＳＲＡＭセル、ＥＥＰＲＯＭ要素もしくはセル、フラッシュ要素もしくはセルが含まれる。好ましくは、プログラム可能な要素は、アンチヒューズであることである。アンチヒューズは、当業者には良く知られているが、それゆえ、ここでは、開示が複雑になって本発明が不明瞭になるのを避けるために説明は割愛する。この開示に一貫性を持たせるために、プログラム可能な要素は、参照番号４０で示す。
【００２５】
図３Ａと図３Ｂは、本発明による、水平及び垂直の経路選択用チャネル２０，２６の副チャネル内にあるトラックの分割を示している。水平経路選択用チャネル２０のセグメント長の単位は、論理回路クラスター１２の列の半分であり、水平経路選択用チャネル２０内にあるトラックは、論理回路クラスター１２のあらゆる列内で自身を繰り返すパターン内で分割される。垂直経路選択用チャネル２０のためのセグメント長の単位は、論理回路クラスター１２の一つの行であり、論理回路クラスター１２の１行置き後に自身を繰り返すパターン内で分割される。プログラム可能な要素４０は、水平及び垂直経路選択用チャネル２０，２６内のトラックを、それぞれ分割するのに使用される。その内の一つが、図３Ａと図３Ｂの両方において参照番号５０で示される、ダイレクトアクセス（ＤＡ）要素は、アンチヒューズを、好適なプログラム可能な要素４０としてプログラムするのに使用されるプログラム素子である。
【００２６】
図４には、本発明による、論理回路クラスター１２のブロック図である。論理回路クラスター１２の各々には、４つの論理回路（ＬＣ）モジュール６０と、２つのフリップフロップ（ＦＦ）モジュール６２と、一つのバッファ（Ｂ）モジュール６４と、４つの送信器（ＴＸ）モジュール６６と、４つの受信器（ＲＸ）モジュール６８とが含まれる。
【００２７】
図５は、本発明による論理回路モジュール６０の図である。論理回路モジュール６０は、組み合わせ論理回路ユニットであり、第１と第２と第３と第４のマルチプレクサ６２，６４，６６，６８を含み、各々は、第１と第２のデータ入力と、一つの出力と、一つのセレクト入力とを持っている。
【００２８】
マルチプレクサ６２と６４への第１データ入力は、水平経路選択用チャネル２０−１あるいは、出力経路選択用トラック２２−１あるいは、論理回路モジュール６０が配置される論理回路クラスター１２の行に結合される電位３４−１もしくは３６−２へプログラム可能に接続されるだろう。マルチプレクサ６２と６４への第２データ入力は、水平経路選択用チャネル２０−２あるいは、出力経路選択用トラック２２−２あるいは、論理回路モジュール６０が配置される論理回路クラスター１２の行のすぐ上の論理回路クラスター１２の行に結合される電位３４−２もしくは３６−２へプログラム可能に接続されるだろう。マルチプレクサ６２と６４への第１及び第２データ入力は、別のやり方で、水平経路選択用チャネル２０−１あるいは、出力経路選択用トラック２２−１あるいは、電位３４−１もしくは３６−２へ、インバータ７０を通してプログラム可能に接続される。
【００２９】
マルチプレクサ６２，６４は、それぞれ、２入力ＡＮＤゲート３８の出力に結合される共通のセレクト入力を持ち、マルチプレクサ６２，６４の出力は、マルチプレクサ６６の第１と第２データ入力を作る。マルチプレクサ６６のセレクト入力は、２入力ＯＲゲート７４の出力に接続され、マルチプレクサ６６の出力は、マルチプレクサ６８の第１データ入力を作る。マルチプレクサ３６の第２データ入力は、マルチプレクサ６６の出力に接続される第１入力と、高速キャリー入力（ＦＣＩ）信号に接続される第２入力とを持つ２入力排他的論理和（ＸＯＲ）ゲート７６の出力によって作られる。マルチプレクサ６８のセレクト入力は、電位３４−２あるいは３６−２へ、プログラム可能に接続することができる。マルチプレクサ３６の出力ＨＤＯＵＴは、論理回路モジュール２０の出力を作る。信号ＨＤＯＵＴは、バッファ７８によってバッファされ、出力経路選択用トラック２２−１の少なくとも一つに配線される。信号ＨＤＯＵＴは、また、以下に説明するＦＦモジュール６２への入力を作る。
【００３０】
ＡＮＤゲート７２への第１入力は、水平経路選択用チャネル２０−１あるいは経路選択済みクロックの組３０−１あるいは出力経路選択用トラック２２−１あるいは電位３４−１もしくは３６−１に、プログラム可能に接続することができる。ＡＮＤゲート７２への第２入力は、水平経路選択用チャネル２０−２あるいは経路選択済みクロックの組３０−２あるいは出力経路選択用トラック２２−２あるいは電位３４−２もしくは３６−２に、プログラム可能に接続することができる。さもなければ、ＡＮＤゲート７２への第２入力は、インバータ７０を通して、水平経路選択用チャネル２０−１あるいは出力経路選択用トラック２２−１あるいは電位３４−１もしくは３６−１に、プログラム可能に接続することができる。
【００３１】
ＯＲゲート７４への第１入力は、水平経路選択用チャネル２０−１あるいは経路選択済みクロックの組３０−１あるいは出力経路選択用トラック２２−１あるいは電位３４−１もしくは３６−１に、プログラム可能に接続することができる。ＯＲゲート７４への第２入力は、水平経路選択用チャネル２０−２あるいは経路選択済みクロックの組３０−２あるいは出力経路選択用トラック２２−２あるいは電位３４−２もしくは３６−２に、プログラム可能に接続することができる。さもなければ、ＡＮＤゲート７４への第２入力は、インバータ７０を通して、水平経路選択用チャネル２０−１あるいは出力経路選択用トラック２２−１あるいは電位３４−１もしくは３６−１に、プログラム可能に接続することができる。
【００３２】
ＡＮＤゲート７２とＯＲゲート７４の出力は、また、ＦＣＩ信号と共に、第１，第２，第３の２入力ＡＮＤゲート８０，８２，８４と３入力ＯＲゲート８６とによって実現される専用のキャリー伝搬論理回路に接続される。ＡＮＤゲート７２の出力は、ＡＮＤゲート８０，８２の第１入力に接続され、ＯＲゲート７４の出力は、ＡＮＤゲート８０の第２入力とＡＮＤゲート８４の第１入力へ接続され、信号ＦＣＩは、ＡＮＤゲート８２の第２入力とＡＮＤゲート８４の第２入力に接続される。ＡＮＤゲート８０，８２，８４の出力は、ＯＲゲート８６の入力を作り、ＯＲゲート８６の出力は、高速キャリー出力（ＦＣＯ）信号を作る。論理回路モジュール６０において、ＦＣＩ信号は、同じ列内のすぐ隣りと上の論理回路モジュール６０のＦＣＯ信号出力である。ＦＣＩ信号とＦＣＯ信号とは、リップルタイプの算術関数の率を増加させるのに使用される。
【００３３】
図６は、本発明によるＦＦモジュール６２の図である。ＦＦモジュール６２は、順序回路ユニットであり、４入力マルチプレクサ９０を含み、これは、第１及び第２セレクト入力と、一つのセレクト入力を持つ第１及び第２及び第３の２入力マルチプレクサ９２，９４，９６と、Ｄフリップフロップ９６を持っている。
【００３４】
４入力マルチプレクサ９０の４つの入力は、３２−１から３２−４の４本の配線済みクロック信号に接続され、第１及び第２のセレクト入力は、ＦＦモジュール６２が配置される論理回路クラスター１２の行に結合される電位３４−１あるいは３６−１にプログラム可能に接続される。
【００３５】
第１の２入力マルチプレクサ６４は、水平経路選択用チャネル２０−２、あるいは出力経路選択用トラック２２−２、あるいはＦＦモジュール６２が配置される論理回路クラスター１２の行のすぐ上の論理回路クラスター１２の行と結合する電位３４−２もしくは３６−２とプログラム可能に接続することのできる第１データ入力と、信号ＨＤＯＵＴに接続する第２データ入力と、水平経路選択用チャネル２０−２、あるいは出力経路選択用トラック２２−２、あるいは電位３４−２もしくは３６−２とプログラム可能に接続することのできるセレクト信号とを持っている。
【００３６】
第２の２入力マルチプレクサ９４は、４入力マルチプレクサ９０の出力に接続される第１データ入力と、水平経路選択用チャネル２０−１、あるいは経路選択用クロックの組３０−１、あるいは出力経路選択用トラック２２−１、あるいは電位３６−１とに対して、または、水平経路選択用チャネル２０−２、あるいは経路選択用クロックの組３０−２、あるいは出力経路選択用トラック２２−２、あるいは電位３６−２に対して、バッファ１００を通してプログラム可能に接続することのできる第２データ入力とを持っている。第２の２入力マルチプレクサ９４は、電位３４−１あるいは３６−１にプログラム可能に接続することのできるセレクト入力を持っている。
【００３７】
第３の２入力マルチプレクサ９６は、第１の２入力マルチプレクサ９２の出力に接続される第１データ入力と、Ｄフリップフロップ７０の出力に接続される第２データ入力と、水平経路選択用チャネル２０−１、あるいは経路選択用クロックの組３０−１と、あるいは出力経路選択用トラック２２−１と、あるいは電位３４−１もしくは３６−１とプログラム可能に接続することのできるセレクト入力を持っている。
【００３８】
Ｄフリップフロップ７０は、第３の２入力マルチプレクサ６８の出力に接続されるデータ入力と、第２の２入力マルチプレクサ６６の出力に接続される第１入力と電位３４−２もしくは３６−２にプログラム可能に接続することのできる第２入力とを持つ２入力排他的論理和ゲート１０２の出力に接続されるクロック入力と、水平経路選択用チャネル２０−１あるいは経路選択用クロックの組３０−１あるいは出力経路選択用トラック２２−１あるいは電位３４−１もしくは３６−１にプログラム可能に接続することのできるクリア入力およびプリセット入力と、出力経路選択用トラック２２−１の少なくとも一つに配線されるバッファによってバッファされる出力とを持っている。
【００３９】
図７は、本発明による、バッファモジュール６４の図である。バッファモジュール６４には、水平経路選択用チャネル２０−１あるいは出力経路選択用トラック２２−１あるいはこのバッファモジュール６４が配置される論理回路クラスター１２の行に結合される電位３６−１に対して、または、水平経路選択用チャネル２０−１あるいは出力経路選択用トラック２２−２あるいはバッファモジュール６４が配置される論理回路クラスター１２の行のすぐ上の論理回路クラスター１２の行に結合される電位３６−２に対してプログラム可能に接続することのできる入力をもったバッファ１２０が含まれている。バッファ１２０の出力は、出力経路選択用トラック２２−１の少なくとも一つに配線される。
【００４０】
図８は、本発明による送信器モジュール６６の図である。送信器モジュール６６には、水平経路選択用チャネル２０−１あるいは出力経路選択用トラック２２−１あるいは電位３６−１あるいは送信器モジュール６６が配置される論理回路クラスター１２の行に結合されるＶＣＣ電位のＬＤＮＶＣＣ１３２に対して、または、水平経路選択用チャネル２０−２あるいは出力経路選択用トラック２２−２あるいは送信器モジュール６６が配置される論理回路クラスター１２の行のすぐ上の論理回路クラスター１２の行に結合される電位３６−２に対してプログラム可能に接続することのできる入力をもったバッファ１３０が含まれる。バッファ１３０の出力は、水平高速経路選択用トラック２４−１−１に、あるいは垂直高速経路選択用トラック２８−１にプログラム可能に接続することができる。加えて、バッファ１３０は、水平高速経路選択用トラック２４−１−１から垂直高速経路選択用トラック２８−１へ、あるいは、垂直高速経路選択用トラック２８−１から水平経路選択用トラック２４−１−１へ、信号を転送するためにプログラム可能に接続することができる。バッファ１３０は、信号強度を上げるのに使用することができることを理解されたい。
【００４１】
図９は、本発明による、論理回路クラスター１２の隣接する行と列にそれぞれ結合される、水平及び垂直経路選択用トラック２４，２８の間における、送信器モジュール６６の配置パターンを示す図である。図に描かれる様に、交点からの、水平及び垂直の高速経路選択用トラック２４，２８である。これらの交点における、送信器モジュール６６の配置において、各水平高速経路選択用チャネル２４は、垂直高速チャネル２８−１と水平経路選択用チャネル２８−２の一つとの交点に置かれる送信器モジュール６６を持ち、各垂直高速経路選択用チャネル２８は、水平高速チャネル２４−１と水平高速経路選択用チャネル２４−２の交点に置かれる送信器モジュール６６を持っている。
【００４２】
図１０は、本発明による受信器モジュール６８を示す図である。受信モジュール２８には、第１もしくは第２の水平高速経路選択用チャネル２４−４−１，２４−１−２、あるいは第１もしくは第２の垂直高速経路選択用チャネル２８−１，２８−２、あるいは受信器モジュール６８が配置される論理回路クラスター１２の行あるいは列に結合される電位１３２にプログラム可能に接続することができる入力を持つバッファ１４０が含まれる。バッファ１４０の出力は、経路選択用トラック２２−１の少なくとも一つに配線される。
【００４３】
図１１は、本発明による、論理回路クラスター１２の隣接する行と列にそれぞれ結合される水平および垂直の高速経路選択用トラック２４と２８の間における、送信器モジュール６６の配置パターンを示す図である。図に描かれる様に、交点からの、水平及び垂直の高速経路選択用トラック２４，２８である。これらの交点における受信器モジュール６８の配置において、各水平高速経路選択用チャネル２４は、２つの受信器モジュール６８に結合され、各垂直高速経路選択用チャネル６８は、一つの受信器モジュール６８に結合される。
【００４４】
図１２は、本発明によるＲＡＭブロック１４を示した図である。ＲＡＭブロック１４において、メモリ要素は、ブロック１５０として描かれる。ブロック１５０におけるメモリ要素について、ここでは、開示が複雑になって本発明が不明瞭になるのを避けるために説明は割愛する。ＲＡＭブロック１４は、読み出しと書き込みの動作を同時に行うために、デュアルポートである。ＳＲＡＭブロック１５０のビット構成は、１２８個の３６ビット幅のワードか、２５６個の１８ビット幅のワードか、５１２個の９ビット幅のワードか、１Ｋ個の４ビット幅のワードか、４Ｋ個の１ビット幅のワードとして作ることができる。全てのワード幅が、下位ビットが下位アドレスにあるように、記憶され読み出される。
【００４５】
ＳＲＡＭブロック１５０への入力には、書き込みアドレス（Ｓ＿ＷＡ）と、読み出しアドレス（Ｓ＿ＲＡ）と、書き込みデータ（Ｓ＿ＷＤ）と、書き込みイネーブル（Ｓ＿ＷＥ）と、書き込みクロック（Ｓ＿ＷＣ）と、読み出しイネーブル（Ｓ＿ＲＥ）と、ブロックイネーブル（ＢＬＫ＿ＥＮ）と、衝突検出イネーブル（ＣＯＬ＿ＤＥＴ）とが含まれる。ＳＲＡＭブロック１５０からの出力には、読み出しデータ（Ｓ＿ＲＤ）と衝突検出（Ｓ＿ＣＯＬＬ）とが含まれる。
【００４６】
データをＲＡＭブロック１４に書き込むには、１ビットの書き込みクロック（ＷＣＫ）データバスと、５ビットの書き込みイネーブル（ＷＥＮ）データバスと、１２ビットの書き込みアドレスバス（ＷＡＤ）と、第１から第４の９ビットの書き込みデータバス（ＷＤＡ，ＷＤＢ，ＷＤＣ，ＷＤＤ）が与えられる。ＲＡＭブロック１４にデータを読み出すには、１ビットの読み出しクロック（ＲＣＫ）データバスと、５ビットの読み出しイネーブル（ＲＥＮ）データバスと、１２ビットの読み出しアドレスバス（ＲＡＤ）と、第１から第４の９ビットの書き込みデータバス（ＲＤＡ，ＲＤＢ，ＲＤＣ，ＲＤＤ）が与えられる。書き込みデータは、４つのＷＤ（ＡからＤ）バスの各々によってＲＡＭブロック１４に転送し、ＲＡＭブロック１４からの読み出しデータは、４つのＲＤ（ＡからＤ）バスの各々に転送することができる。
【００４７】
ＷＣＫバスはＳＲＡＭブロック１５０のＳ＿ＷＣ入力に接続される。ＷＣＫバス上の信号の極性は、プログラム可能なインバータ１５２によって選択されるか、プログラム可能に接地電位に接続することができる。ＷＥＮバスからの５つの信号は、その出力がＳＲＡＭブロック１５０のＳ＿ＷＥ入力に接続されるＡＮＤゲート１５４に接続される。ＷＥＮバス上の信号の各々の極性は、その内の一つは参照番号１５２によって示されるか、プログラム可能にハイに吊られるかする、プログラム可能なインバータによって選択されることができる。ＷＡバス上の１２個の信号は、ＳＲＡＭ１５０のＳ＿ＷＡ入力に接続される。これらの信号の各々は、接地電位にプログラム可能に接続することができる。
【００４８】
４つのＷＤ（ＡからＤ）バスの各々の上の９個の信号は、ＳＲＡＭブロック１５０のＳ＿ＷＡ入力に接続される。これらの信号の各々は、プログラム可能に接地電位に接続することができる。４つのＷＤ（ＡからＤ）バスの各々からの８個の低位の信号もまた、パリティ生成器を形成する論理和（ＸＯＲ）ゲート１５６の入力に接続される。ＸＯＲゲート１５６の出力は、４つのＷＤ（ＡからＤ）バスの各々からの高位の信号を形成するのにプログラム可能に接続することができる。
【００４９】
ＷＤ（ＡからＤ）バスからの９個の信号もまた、１６：８の衝突検出器マルチプレクサ１５８の入力に接続される。Ｓ＿ＲＤ出力からの９個の出力信号もまた、１８：９の衝突検出器マルチプレクサ１５８の入力に接続される。Ｓ＿ＣＯＬＬ出力信号は、衝突検出器マルチプレクサ１７４へのセレクト入力を形成して、９個のＷＤ信号或いは９個のＲＤ信号のいずれかを選択する。１８：９衝突検出器マルチプレクサ１５８の出力は、以下に説明するように、通過させるかラッチするように構成することのできるフリップフロップ１６０の入力に結合される。フリップフロップ１６０の出力は、読み出しデータＲＤ（ＡからＤ）バスに結合される。１８：９マルチプレクサ１５８からの９個の出力信号もまた、パリティチェックを作る排他的論理和（ＸＯＲ）ゲート１６２の入力に接続される。ＸＯＲゲート１６２の出力は、１８：９マルチプレクサ１５８から出力される高位の信号にプログラム可能に接続することができる。
【００５０】
ＲＣＫバスは、以下に説明するように通過させるかラッチするように構成することができるフリップフロップ１６４のクロック入力に接続され、またフリップフロップ１６０に接続される。ＲＣＫバス上の信号の極性は、プログラム可能なインバータ１５２によって選択可能である。ＲＥＮバスからの５個の信号は、その出力がフリップフロップ１６４の第１データ入力に接続されるＡＮＤゲート１６６に接続される。ＲＥＮバス上の５個の信号の各々の極性は、プログラム可能なインバータによって選択することができ、その内の一つは、参照番号１５２で示されるか、プログラム可能にハイに吊られる。ＷＡバス上の１２個の信号は、フリップフロップ１６４の第２から第１９のデータ入力に接続される。これらの信号の各々は、プログラム可能に接地電位に接続することができる。フリップフロップ１６４の第１データ入力に対応するフリップフロップ１６４の第１出力は、ＳＲＡＭ１５０のＳ＿ＲＥ入力に、またフリップフロップ１６０のイネーブル入力に接続される。フリップフロップ１６４の第２から第１９データ入力に対応するフリップフロップ１６４の第２から第１９データ出力は、ＳＲＡＭ１５０のＳ＿ＲＡ入力に接続される。
【００５１】
フリップフロップ１６０と１６４は、信号ＴＬＦＦ１とＴＬＦＦ１によって独立に構成することができ、それぞれデータを通過させるかラッチする。フリップフロップ１６４は、ＲＡとＲＥＮを同期させ、一方、１６０は、ＳＲＡＭ１５０から読み出したデータを同期させる。フリップフロップ１６０と１６４の組合せは、４つの異なるモードで使用することができる。
【００５２】
フリップフロップ１６０と１６４は、共に通過させ、読み出し動作は、非同期である。このモードは、ＲＣＫ信号を必要とせず、ＲＣＫ信号は、強制的にオフにされる。ＲＡからのデータは、全てのＲＥＮがハイの時にＲＤに現れる。
【００５３】
フリップフロップ１６０がラッチされ、フリップフロップ１６４が通過させる時、読み出し動作は、同期式の１段のパイプラインである。ＲＣＫの活性弧において、全てのＲＥＮがハイのとき、ＲＡからのデータは、ＲＤに現れる。実際のメモリアクセス時間は、ＲＡとＲＥＮのセットアップ時間に含まれ、データの読み出し時間は、ＲＣＫに関して最小である。
【００５４】
フリップフロップ１６０が通過させ、フリップフロップ１６４がラッチする時、読み出し動作は、同期式の１段のパイプラインである。ＲＣＫの活性弧において、全てのＲＥＮがハイのとき、ＲＡからのデータは、ＲＤに現れる。ＲＡとＲＥＮのセットアップ時間は、ＲＣＫに関して最小である。実際のメモリアクセス時間は、読み出し時間に含まれる。
【００５５】
フリップフロップ１６０と１６４が、共に、ラッチされる時、読み出し動作は、同期式の２段のパイプラインである。２つのアクティブＲＣＫサイクルが、データをＲＡからＲＤに伝搬させるのに必要である。第１のＲＣＫサイクルで、ＲＡとＲＥＮをセットアップし、第２のＲＣＫサイクルで、メモリにアクセスして読み出しＲＤをセットアップする。
【００５６】
図１３は、本発明によるＩ／Ｏクラスター１６のブロック図である。Ｉ／Ｏクラスター１６には、第１および第２のＩ／Ｏモジュール２００と、バッファモジュール２０２と、第１から第４の送信器モジュール２０４と、第１から第４受信器モジュール２０４が含まれる。バッファと送信器と受信器のモジュール２０２，２０４，２０６は、それぞれ、図１，８，１０で描かれたものに似ているので、ここでは、開示が複雑になって本発明が不明瞭になるのを避けるために説明は割愛する。
【００５７】
図１４は、本発明による、Ｉ／Ｏモジュール２００の詳細なブロック図である。Ｉ／Ｏモジュールには、ＦＩＦＯ２１０と、入力フリップフロップ（ＩＮＦＦ）２１２と、出力フリップフロップ２１４と、イネーブルフリップフロップ（ＥＮＦＦ）２１６とが含まれる。Ｉ／Ｏ選択モジュール２２０による異なった動作モードのいずれかに置かれ、各Ｉ／Ｏモジュール２００に関連するＩ／Ｏパッド２１８は、入力バッファ２２２と出力バッファ２２４に結合される。境界スキャンレジスタ（ＢＳＲ）モジュール２２６は、入力バッファ２２２と出力バッファ２２４に、またＦＩＦＯ２１０に結合される。ＢＳＲ２２６とＦＩＦＯ２１０を実現するのは、当業者の技術水準で可能であり、ここでは、開示が複雑になって本発明が不明瞭になるのを避けるために説明は割愛する。ＦＩＦＯは、入力データ、あるいは出力データ、あるいは出力イネーブルをバッファすることも、通過することもできる。
【００５８】
Ｉ／Ｏ選択モジュール２２０の入力は、出力バッファ２２２に対して、ホット挿入（ｈｏｔ ｉｎｓｅｒｔｉｏｎ）と３．３Ｖの許容量、およびプログラム可能なスルーレート、および微弱なプルアップもしくはプルダウン回路、および４つの異なる駆動力（ｄｒｉｖｅ ｓｔｒｅｎｆｔｈ）を提供し、また入力バッファ２２４に対して、Ｉ／Ｏ内に登録される入力信号のためにゼロ保持時間を補償する入力遅延を提供するのに置かれるために、その中にＩ／Ｏモジュール２００が置かれるＩ／Ｏクラスター１６の行に関連する電位３４−１或いは３４−２にプログラム可能に接続することができる。
【００５９】
ＦＩＦＯモジュール２１０には、入力ＤＩＲ０とＤＩＲ１とＩＥＮＢとＩＣＲＢとＯＥＮＢとＯＣＲＢとＥＥＮＢとＥＣＬＲＢとＩＣＫとＯＣＬＫとＥＣＬＫが含まれる。加えて、ＦＩＦＯモジュール２１０は、ＢＳＲモジュール２２６とＯＵＴＦＦ２１４およびＥＮＦＦ２１６と、ＢＳＲモジュール２２６に接続される第１および第２データ出力と、ＩＮＦＦ２１２のＨＤＩＮ入力に接続されるデータ出力とを持つ。
【００６０】
ＦＩＦＯ２１０は、入力ＤＩＲ０とＤＩＲ１に制御される４つのモジュールを持つ。第１モードでは、ＦＩＦＯ２１０は、オフになり、全ての信号を通過させる。第２モードでは、ＦＩＦＯ２１０は、出力イネーブルをバッファし、入力データと出力データとを通過させる。第３モードでは、ＦＩＦＯ２１０は、出力データをバッファし、入力データと出力データとを通過させる。第４モードでは、ＦＩＦＯ２１０は、入力データをバッファし、出力データと出力イネーブルを通過させる。入力ＤＩＲ０とＤＩＲ１の各々は、水平経路選択用チャネル２０−１、あるいは電位３４−１もしくは３６−１にプログラム可能に接続される。ＦＩＦＯモジュール２１０への残りの入力は、入力と出力のＩＮＦＦ２１２とＯＵＴＦＦＲ２１４とＥＮＦＦ２１６に従って説明される。
【００６１】
ＩＮＦＦ２１２は、入力ＣＫＳ１とＣＫＳ２とＲＣＬＫＡとＳＯとＣＬＲＢとＰＳＥＴＢとＲＣＬＫＢとＳ１とＣＫＳＯとＣＫＰとＨＤＩＮとＨＣＬＫ、および出力ＹとＣＯＵＴを持っている。入力ＣＫＳ１とＣＫＳ２の各々は、電位３４−１あるいは３６−１に、プログラム可能に接続することができる。ＲＣＬＫＡは、水平経路選択用チャネル２０−１、あるいは経路選択用クロックの組３０−１、あるいは電位３６−１、あるいは出力経路選択用トラック２２−１にプログラム可能に接続することができる。入力Ｓ０，ＣＬＲＢ，ＰＳＥＴＢの各々は、水平経路選択用チャネル２０−１、あるいは経路選択用クロックの組３０−１、あるいは電位３４−１もしくは３６−１、あるいは出力経路選択用トラック２２−１にプログラム可能に接続することができる。入力ＣＫＳ０とＣＫＰの各々は、その中にＩＮＦＦ２１２が置かれるＩ／Ｏクラスター１６のすぐ上のＩ／Ｏクラスター１６に関連する電位３４−２あるいは３６−２にプログラム可能に接続することができる。ＲＣＬＫＢは、水平経路選択用チャネル２０−２、あるいは経路選択用クロックの組３０−２、あるいは電位３６−２、あるいは出力経路選択用トラック２２−２にプログラム可能に接続することができる。Ｓ１は、水平経路選択用チャネル２０−２、あるいは電位３４−２もしくは３６−２、あるいは出力経路選択用トラック２２−２にプログラム可能に接続することができる。入力ＨＣＬＫは、ＨＣＬＫ０とＨＣＬＫ１とＨＣＬＫ２とＨＣＬＫ３のそれぞれ３２−１から３２−４に接続される。出力Ｙは、出力経路選択用トラック２２−１に配線される。
【００６２】
ＯＵＴＦＦ２１４は、ＣＫＳ１とＣＫＳ２とＲＣＬＫＡとＳＯとＣＬＲＢとＰＳＥＴＢとＲＣＬＫＢとＤＩＮとＳ１とＣＫＳＯとＣＫＰとＨＣＬＫ、および出力ＹとＣＯＵＴとＹＯＵＴを持っている。入力ＣＫＳ１とＣＫＳ２の各々は、電位３４−１あるいは３６−１に、プログラム可能に接続することができる。ＲＣＬＫＡは、水平経路選択用チャネル２０−１、あるいは経路選択用クロックの組３０−１、あるいは電位３６−１、あるいは出力経路選択用トラック２２−１にプログラム可能に接続することができる。入力Ｓ０，ＣＬＲＢ，ＰＳＥＴＢの各々は、水平経路選択用チャネル２０−１、あるいは経路選択用クロックの組３０−１、あるいは電位３４−１もしくは３６−１、あるいは出力経路選択用トラック２２−１にプログラム可能に接続することができる。入力ＣＫＳ０とＣＫＰの各々は、電位３４−２あるいは３６−２にプログラム可能に接続することができる。ＲＣＬＫＢは、水平経路選択用チャネル２０−２、あるいは経路選択用クロックの組３０−２、あるいは電位３６−２、あるいは出力経路選択用トラック２２−２にプログラム可能に接続することができる。入力ＤＩＮとＳ１の各々は、水平経路選択用チャネル２０−２、あるいは電位３４−２もしくは３６−２、あるいは出力経路選択用トラック２２−２にプログラム可能に接続することができる。入力ＨＣＬＫは、ＨＣＬＫ０とＨＣＬＫ１とＨＣＬＫ２とＨＣＬＫ３のそれぞれ３２−１から３２−４に接続される。出力Ｙは、出力経路選択用トラック２２−１に配線される。
【００６３】
ＥＮＦＦ２１６は、ＣＫＳ１とＣＫＳ２とＲＣＬＫＡとＳＯとＣＬＲＢとＰＳＥＴＢとＲＣＬＫＢとＤＩＮとＳ１とＣＫＳＯとＣＫＰとＨＣＬＫ、および出力ＹとＣＯＵＴとＹＯＵＴを持っている。入力ＣＫＳ１とＣＫＳ２の各々は、電位３４−１あるいは３６−１に、プログラム可能に接続することができる。ＲＣＬＫＡは、水平経路選択用チャネル２０−１、あるいは経路選択用クロックの組３０−１、あるいは電位３６−１、あるいは出力経路選択用トラック２２−１にプログラム可能に接続することができる。入力Ｓ０，ＣＬＲＢ，ＰＳＥＴＢの各々は、水平経路選択用チャネル２０−１、あるいは経路選択用クロックの組３０−１、あるいは電位３４−１もしくは３６−１、あるいは出力経路選択用トラック２２−１にプログラム可能に接続することができる。入力ＣＫＳ０とＣＫＰの各々は、電位３４−２あるいは３６−２にプログラム可能に接続することができる。ＲＣＬＫＢは、水平経路選択用チャネル２０−２、あるいは経路選択用クロックの組３０−２、あるいは電位３６−２、あるいは出力経路選択用トラック２２−２にプログラム可能に接続することができる。入力ＤＩＮとＳ１の各々は、水平経路選択用チャネル２０−２、あるいは電位３４−２もしくは３６−２、あるいは出力経路選択用トラック２２−２にプログラム可能に接続することができる。入力ＨＣＬＫは、ＨＣＬＫ０とＨＣＬＫ１とＨＣＬＫ２とＨＣＬＫ３のそれぞれ３２−１から３２−４に接続される。出力Ｙは、出力経路選択用トラック２２−１に配線される。
【００６４】
ＩＮＦＦ２１２とＯＵＴＦＦ２１４とＥＮＦＦ２１６の、ＳＯおよびＣＬＲＢ入力もまた、ＦＩＦＯ２１０のそれぞれＩＥＮＢおよびＩＣＬＲＢと、ＯＥＮＢおよびＯＣＬＲＢと、ＥＥＮＢおよびＥＣＬＲＢに接続される。ＩＮＦＦ２１２とＯＵＴＦＦ２１４とＥＮＦＦ２１６の出力ＣＯＵＴは、ＦＩＦＯ２１０のＩＣＬＫとＯＣＬＫとＥＣＬＫ入力にそれぞれ接続される。ＯＵＴＦＦ２１４とＥＮＦＦ２１６のＹＯＵＴ出力は、ＦＩＦＯ２１０へのデータ入力として接続される。
【００６５】
図１５Ａは、本発明によるＩＮＦＦ２１２の、より詳細な図である。ＩＮＦＦ２１２において、４入力マルチプレクサ２４０は、４つの入力ＨＣＬＫ０，ＨＣＬＫ１，ＨＣＬＫ２，ＨＣＬＫ３と、２つの選択入力ＣＫＳ１とＣＫＳ２を持っている。４入力マルチプレクサ２４０が選択したクロック入力は、２入力マルチプレクサ２４２の第１入力に接続される出力を作る。２入力マルチプレクサ２４２第２入力は、クロック信号ＲＣＬＫＡあるいはＲＣＬＫＢのいずれかをバッファするバッファ２４４の出力に接続される。２入力マルチプレクサ２４２は、ＣＫＳＯ信号に接続されるセレクト入力を持っている。２入力バッファ２４２の出力は、排他的論理和（ＸＯＲ）ゲート２４６の第１入力に接続される。ＸＯＲゲート２４６の第２入力は、クロック信号ＣＫＰに接続される。ＸＯＲゲート２４６の出力は、Ｄフリップフロップ２４８のクロック入力に接続される。さらに、４入力マルチプレクサ２４０とバッファ２４４と２入力マルチプレクサ２４２とＸＯＲゲート２４６とに選択されるクロック信号は、クロック出力ＣＯＵＴを作る。Ｄフリップフロップ２４８のデータ入力は、データ信号ＨＤＩＮに接続される第１入力と、Ｄフリップフロップ２４８のデータ出力に接続される第２入力とを持つ２入力マルチプレクサ２５０の出力に接続される。２入力マルチプレクサ２５０は、セレクト信号ＳＯを持っている。データ入力信号ＨＤＩＮもまた、第２入力に接続されるＤフリップフロップ２４８の出力とともに、２入力マルチプレクサ２５２の第１入力に接続される。２入力マルチプレクサ２５２は、セレクト入力Ｓ１を持ち、２入力マルチプレクサ２５２の出力は、出力Ｙを作るためにバッファ２５４によってバッファされる。
【００６６】
図１５Ｂは、本発明による、出力フリップフロップ２１４とイネーブルフリップフロップ２１６を、より詳細に示した図である。図１５Ｂは、図１４および図１５Ａと、３つの点で異なるだけであることを理解されたい。第１に、２入力マルチプレクサ２５０と２５２への、データ信号ＤＩＮが、データ信号ＨＤＩＮに置き換わる。第２に、Ｄフリップフロップ２４８の出力が、２入力マルチプレクサ２５２の出力でなく、直接にバッファされたＹ出力を作っている。第３に、２入力マルチプレクサ２５２の出力が、出力ＹＯＵＴを作っている。
【００６７】
図１６は、本発明による、使用に適した、直並列変換器（ｄｅｓｅｒｉａｌｉｚｅｒ）／並直列変換器（ｓｅｒｉａｌｉｚｅｒ）（ＬＶＤＳ）コア２６０を示した図である。ＬＶＤＳコア２６０は、Ｉ／Ｏパッド２１８とＦＩＦＯ２１０の間で、入力信号と出力信号とを使用することができる。ＬＶＤＳコア２６０には、データを受け取るための回路２６２と、データを送るための回路２６４とが含まれる。ＬＶＤＳコア２６０は、６個のＭＯＤＥ［０：５］ビット上で動作する。ＭＯＤＥ［０：５］の最初の２ビットは、ＬＶＤＳのＩ／Ｏの周波数の動作範囲を決定する。ＬＶＤＳコア２６０では、２．５Ｇｂｐｓで１つの送信と１つの受信とのチャネルの外部帯域幅が使用でき、１．２５Ｇｂｐｓで２つの送信と２つの受信とのチャネルの外部帯域幅が使用でき、６２２Ｍｂｐｓで４つの送信と４つの受信とのチャネルの外部帯域幅が使用できる。ＭＯＤＥ［０：５］の２番目の２ビットで、ＬＶＤＳのＩ／Ｏの並列化と直列化の比率が決定する。受け取ったチャネルは、１：４および１：８および１：１６の比率並列化することができる。送ったチャネルは、４：１および８：１および１６：１の比率で直列化することができる。ＭＯＤＥ［０：５］の３番目の２ビットで、リンクレイヤーの選択肢である、通過あるいは４Ｂ／５Ｂあるいは８Ｂ／１０Ｂあるいは高速Ｉ／Ｏを選択する。
【００６８】
受信器回路２６２には、入力バッファ２６６と、直並列変換器２６８と、クロック復旧回路２７０と、データ復号器２７２と、位相調整器２７４とが含まれる。各入力バッファ２６２は、４つのＩ／Ｏパッドを含むＬＶＤＳ  Ｉ／Ｏに接続され、その内の二つは、差動対（ｄｉｆｆｅｒｅｎｔｉａｌ ｐａｉｒ）用であり、その内の二つは、Ｖｃｃと接地電位用である。各入力バッファ２６６は、ＭＯＤＥ［０：５］に制御される直並列変換器２６８の入力に接続される出力を持っている。各直並列変換器２６８の出力は、クロック復旧回路２７０とデータ復号器２７２の入力に接続される。各クロック復旧回路２７０は、７８Ｍｈｚで運転する入力として、基準クロックを持ち、直並列変換器２６８とデータ復号器２７２の組に接続される出力と、位相調整器２７４を持っている。位相調整器２７４の出力は、ＦＩＦＯに接続される。各クロック復旧回路２７０は、またＡＮＤゲート２７６に接続される出力を持ち、これは、ＬＯＣＫ信号を与えるＡＮＤチェーンの一部を形成する。クロック復旧回路２７０によって、組み込みクロックは、受け取ったチャネルから復旧される。
【００６９】
送信器回路２６４には、出力バッファ２８０と、並直列変換回路（ｓｅｒｉａｌｉｚｅｒ ｃｉｒｃｕｉｔ）２８２と、クロック合成回路２８４と、データ符号化器２８６とが含まれる。各出力バッファ２８０は、４つのパッドＬＶＤＳ  Ｉ／Ｏに接続され、並直列変換回路２８２の出力に接続される入力を持っている。各並直列変換回路２８２は、データ符号化器２８６の出力に接続される入力を持っている。並直列変換回路２８２とデータ符号化器２８６は、共に、ＭＯＤＥ［０：５］に制御され、また１５５Ｍｈｚで運転するＳＹＳ＿ＣＬＫを入力として持つクロック合成回路２８４の出力に接続される。データ符号化器は、ＦＩＦＯの出力に接続される入力を持つ。
【００７０】
図１７は、本発明による、システム・オン・ア・チップ（ＳＯＣ）のアーキテクチャ３００を示した図であり、この中には、ＦＰＧＡコアタイル１０および関連する仮想部品インターフェイス（ＶＣＩ）論理回路３０２と、マイクロコントローラ３０４および関連するＶＣＩ論理回路３０６と、外部インターフェイス回路ＪＴＡＧ３０８およびＵＡＲＴ３１２およびそれぞれに関連するＶＣＩ論理回路３１０と３１４と、システム／周辺バスとブリッジ３０４および関連するＶＣＩ論理回路（図示せず）が含まれる。ＦＰＧＡコアタイル１０に関連するＩ／Ｏ構造は、含まれないことに注意したい。ＳＯＣ３００の内部の接続をより細かく説明するのに、ＦＰＧＡコアタイル１０の経路選択用資源が、バス３１８によって接続される図の端部に描かれる。これらの経路選択用資源は、ＦＰＧＡコアタイル１０の内部にあることを理解されたい。外部インターフェイス回路ＪＴＡＧ３０８とＵＡＲＴ３１２と関連するＶＣＩ論理回路３１０と３１４は、専用のＩ／Ｏモジュール３２０と３２２によって、外部のＳＯＣ３００と通信する。
【００７１】
部品１０，３０４，３０８，３１２，３１６の各々に関連するＶＣＩ論理回路３０２，３０６，３１０，３１４は、関連する部品の各々の信号を、ＳＯＣ３００内の残りの部品によって理解される標準プロトコルを作る共通の信号に変換するように設計される。第１の部品から第２の部品への信号のやり取りには、第１の部品からの信号のいくらかが、第１の部品に関連するＶＣＩによって共通の信号に最初に変換される必要がある。これらの共通の信号は、第２の部品と関連するＶＣＩによって、第２の部品が正常に動作する信号へと変換される。第１の部品からの信号の他のものは、直接に第２の部品に接続される。システム／周辺バス３１６が、第１の部品から第２の部品へ変換された信号をバス３２４を用いてやり取りするのに使用される時、このやり取りは、また共通の信号をシステム／周辺バス３１６の上へ、あるいはそこへ乗せずに変換する必要があるだろう。本発明により、使用に適したシステム／周辺バス３１６は、ｗｗｗ．ａｒｍ．ｃｏｍでＡＲＭによる、Ａｄｖａｎｃｅｄ Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｂｕｓ Ａｒｃｈｉｔｅｃｔｕｒｅ（ＡＭＢＡ）として提案されている。
【００７２】
第１の部品と第２の部品との間の典型的な通信において、起動装置として知られる第１部品と、対象として知られる第２の部品は、簡単なハンドシェーク（ｈａｎｄ−ｓｈａｋｅ）を実行し、起動装置は、対象によって応答される一つあるいは二つ以上の要求を発する。要求は、典型的には、アドレスと、書き込みデータと、いくらかのフラグとから成る。応答は、起動装置により作られた要求と同じ順番で、対象によって、起動装置による要求に対して行われる。ＶＣＩパラメータとハンドシェークと要求および応答を始める、本発明による使用に適した仮想部品インターフェイス標準は、ｈｔｔｐ：／ｗｗｗ．ｖｓｉ．ｏｒｇのＶＳＩ Ａｌｌｉａｎｃｅ（登録商標）によって提案されている。
【００７３】
仮想部品インターフェイス標準によると、起動装置からの要求を対象に回し、そして対象からの応答を起動装置へ回す前に、起動装置と対象との同期を取るために、ハンドシェークが、起動装置と対象との間で最初に実行される。一旦、ハンドシェークが起こると、要求と応答は、セルとして起動装置と対象の間で転送される。これらのセルは、パケットにまとめられて、パケットはパケットチェーンにまとめられるだろう。
【００７４】
要求の内容は、３つの信号グループに分割される。第１のグループは、操作コード（ｏｐ−ｃｏｄｅ）を備えて、作られた要求の種類を特定する。第２のグループには、パケット長とチェーン化のための制御信号が含まれる。第３のグループには、アドレスとデータの情報が含まれる。操作コードのグループには、操作が無いか、読み込み操作か、書き込み操作か、読み込み固定操作かどうかを示す命令領域が含まれる。操作コード領域は、またアドレス情報のためのフラグを含む。パケット長とチェーンのグループには、パケット長とパケットのチェーン長とチェーン固定情報が含まれる。アドレスとデータのグループには、アドレス情報と、書き込みデータと、バイトイネーブル情報とが含まれる。応答の内容には、応答を扱うことができるかどうかを示す応答誤り領域と、読み出し要求とパケット信号の終了の結果として戻ってきた読み出しデータが含まれる。
【００７５】
本発明による特定の実施形態において、Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓ， Ｗｉｌｓｏｎｖｉｌｌｅ， ＯＲからのマイクロコントローラＭ８０５１によって実現されるマイクロコントローラ３０２は、ＳＯＣ３００内のＦＰＧＡコア１０にインターフェイスする。マイクロコントローラ３０２には、８０５１ＭＣ３３０と、ランダムアクセスメモリ（ＲＡＭ）モジュール３３２と、読み出し専用メモリ（ＲＯＭ）モジュール３３４と、レジスターファイル３３６と、入出力ＦＩＦＯのそれぞれ３３８および３４０が含まれる。８０５１ＭＣ３３０と、ＲＡＭ３３２と、ＲＯＭ３３４と、レジスターファイル３３６は、ＶＣＩ３０６とやり取りする内部ＣＰＵバス３４２と結合される。バス３４４は、ＦＰＧＡ経路選択用チャネルに直接接続するマイクロコントローラ３０２によって使用される。
【００７６】
８０５１マイクロコントローラには、３つの種類の信号がある、すなわち、プロセッサ入力と、プロセッサ出力と、共通ＶＣＩ信号あるいは直接信号に変換することのできる機能的内部接続信号である。
ＦＰＧＡコアタイル１０の経路選択用チャネルに直接接続されるプロセッサ入力には、非外部アクセス信号（ＮＥＡ）と、発振器からのクロック入力（ＮＸ１）と、遊休時に停止可能な発振器からのクロック入力（ＮＸ２）と、リセット状態フラグ信号（ＲＳＴ）と、第１および第２ダウンロードモードセレクト（ＡＬＥＩとＰＳＥＩ）が含まれる。ＶＣＩ３０６によってやり取りされるプロセッサ入力と、システム／周辺バス３１６と、ＶＣＩ３０２と、ＦＰＧＡコアタイル１０の経路選択用チャネルには、共通信号ＷＤＡＴＡに変換される４つの８ビット入力ポート（Ａ［７：０］，Ｂ［７：０］，Ｃ［７：０］，Ｄ［７：０］）が含まれる。
【００７７】
ＦＰＧＡコアタイル１０の経路選択用チャネルに直接接続されるプロセッサ入力には、ポートデータポート（ＡＥ［７：０］，ＢＥ［７：０］，ＣＥ［７：０］，ＤＥ［７：０］）のための８ビット双方向制御線を４組と、アドレスラッチイネーブル（ＡＬＥ）と、外部プログラムメモリイネーブル（ＮＰＳＥＮ）と、ＡＬＥとＰＳＥＮのための双方向制御線（ＮＡＬＥＮ）と、発振器ディスエーブル制御信号（ＸＯＦＦ）と、遊休モードクロック修飾子（ＩＤＬＥ）が含まれる。ＶＣＩ３０６によってやり取りされるプロセッサ入力と、システム／周辺バス３１６と、ＶＣＩ３０２と、ＦＰＧＡコアタイル１０の経路選択用チャネルには、共通信号ＲＤＡＴＡに変換される４つの８ビット入力ポート（ＯＡ［７：０］，ＯＢ［７：０］，ＯＣ［７：０］，ＯＤ［７：０］）が含まれる。
【００７８】
機能的内部接続信号には、入力信号と出力信号とが含まれる。ＦＰＧＡコアタイル１０の経路選択用チャネルに直接接続される機能的内部接続入力信号には、非外部特別機能レジスター肯定応答（ＮＥＳＦＲ）が含まれる。ＶＣＩ３０６によってやり取りされるプロセッサ入力と、システム／周辺バス３１６と、ＶＣＩ３０２と、ＦＰＧＡコアタイル１０の経路選択用チャネルには、８ビットプログラムメモリデータバス（ＭＤ［７：０］）と、共通信号ＷＤＡＴＡに変換されるレジスターファイルデータ入力（ＦＩ［７：０］）が含まれる。ＦＰＧＡコアタイル１０の経路選択用チャネルに直接接続される機能的内部接続入力信号には、プログラムメモリ出力イネーブル（ＮＭＯＥ）と、プログラムメモリ書き込みストローブ（ＮＷＭＥ）と、プログラムメモリダウンロードモード（ＤＬＭ）と、レジスターファイル出力イネーブル（ＮＦＯＥ）と、レジスターファイル書き込みストローブ（ＮＦＷＥ）と、外部特別機能出力イネーブル（ＮＳＦＲＯＥ）と、外部特別機能書き込みストローブ（ＮＳＦＲＷＥ）が含まれる。ＶＣＩ３０６によってやり取りされる機能的内部接続出力信号と、システム／周辺バス３１６と、ＶＣＩ３０２と、ＦＰＧＡコアタイル１０の経路選択用チャネルには、共通信号ＲＤＡＴＡに変換されるレジスターファイルデータ出力（ＦＯ［７：０］）と、共通信号ＡＤＤＲＥＳＳに変換されるレジスターファイルアドレスラインとプログラムメモリアドレスライン（ＦＡ［７：０］とＭ［１５：０］）が含まれる。
【００７９】
本発明の実施形態と用途を示し説明したが、上述したよりも更に多くの変更が、ここの本発明の要旨から逸脱せずに可能であることは当業者には明らかであろう。従って、本発明は、添付した特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【図１】本発明によるＦＰＧＡコアタイルのブロック図である。
【図２】本発明によって、ＦＰＧＡコアタイル内の論理回路クラスターの各行と列とに与えられる、経路選択用手段と、クロック源と、電位とを示す図である。
【図３Ａ】本発明による、ＦＰＧＡコアタイル内の水平の経路選択用チャネルの副チャネル内におけるトラックの分割を示す図である。
【図３Ｂ】本発明による、ＦＰＧＡコアタイル内の垂直の経路選択用チャネルの副チャネル内におけるトラックの分割を示す図である。
【図４】本発明による、論理回路クラスターのブロック図である。
【図５】本発明による、論理回路モジュールの図である。
【図６】本発明による、フリップフロップモジュールの図である。
【図７】本発明による、バッファモジュールの図である。
【図８】本発明による、変換モジュールの図である。
【図９】本発明による、水平と垂直の高速経路選択用トラックの間の、送信モジュールの配置パターンの図である。
【図１０】本発明による、受信器モジュールの図である。
【図１１】本発明による、本発明による、水平と垂直の高速経路選択用トラックの間の、送信モジュールの配置パターンの図である。
【図１２】本発明による、ランダムアクセスメモリブロックの図である。
【図１３】本発明による、Ｉ／Ｏクラスターのブロック図である。
【図１４】本発明による、Ｉ／Ｏモジュールのブロック図である。
【図１５Ａ】本発明による、入力フリップフロップモジュールの図である。
【図１５Ｂ】本発明による、出力フリップフロップモジュールの図である。
【図１６】本発明による使用に適した、直並列変換器／並直列変換器（ＬＶＤＳ）コアの図である。
【図１７】本発明による、システム・オン・ア・チップのアーキテクチャの図である。
【符号の説明】
１０…コアタイル
１２…論理回路クラスター
１４…ＲＡＭモジュール
１６…Ｉ／Ｏクラスター
４０…プログラム可能な要素
６０…論理回路（ＬＣ）モジュール
６２…フリップフロップ（ＦＦ）モジュール
６４…バッファ（Ｂ）モジュール
６６，２０４…送信器（ＴＸ）モジュール
６８，２０６…受信器（ＲＸ）モジュール
１５０…ＳＲＡＭブロック
２００…Ｉ／Ｏモジュール
２１２…入力フリップフロップ
２１４…出力フリップフロップ
２１６…イネーブルフリップフロップ
【図１】
2004523879.tif 000003
【図３Ａ】
2004523879.tif 000004
【図３Ｂ】
2004523879.tif 000005
【図５】
2004523879.tif 000006
【図６】
2004523879.tif 000007
【図７】
2004523879.tif 000008
【図８】
2004523879.tif 000009
【図９】
2004523879.tif 000010
【図１１】
2004523879.tif 000011
【図１４】
2004523879.tif 000012
【図１６】
2004523879.tif 000013
【図１７】
2004523879.tif 000014
【国際公開パンフレット】
2004523879.tif 000015
2004523879.tif 000016
2004523879.tif 000017
2004523879.tif 000018
2004523879.tif 000019
2004523879.tif 000020
2004523879.tif 000021
2004523879.tif 000022
2004523879.tif 000023
2004523879.tif 000024
2004523879.tif 000025
2004523879.tif 000026
2004523879.tif 000027
2004523879.tif 000028
2004523879.tif 000029
2004523879.tif 000030
2004523879.tif 000031
2004523879.tif 000032
2004523879.tif 000033
2004523879.tif 000034
2004523879.tif 000035
2004523879.tif 000036
2004523879.tif 000037
2004523879.tif 000038
2004523879.tif 000039
2004523879.tif 000040
2004523879.tif 000041
2004523879.tif 000042
2004523879.tif 000043
2004523879.tif 000044
2004523879.tif 000045
2004523879.tif 000046
2004523879.tif 000047
2004523879.tif 000048
2004523879.tif 000049
2004523879.tif 000050
2004523879.tif 000051
2004523879.tif 000052
2004523879.tif 000053
2004523879.tif 000054
2004523879.tif 000055
2004523879.tif 000056
2004523879.tif 000057
【国際公開パンフレット（コレクトバージョン）】
2004523879.tif 000058
2004523879.tif 000059
【国際公開パンフレット（コレクトバージョン）】
2004523879.tif 000060
2004523879.tif 000061
【手続補正書】
【提出日】平成14年4月9日(2002.4.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
図４には、本発明による、論理回路クラスター１２のブロック図である。論理回路クラスター１２の各々には、４つの論理回路（ＬＣ）モジュール６０と、２つのフリップフロップ（ＦＦ）モジュール６１と、一つのバッファ（Ｂ）モジュール６４と、４つの送信器（ＴＸ）モジュール６６と、４つの受信器（ＲＸ）モジュール６８とが含まれる。


【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
マルチプレクサ６２，６４は、それぞれ、２入力ＡＮＤゲート３８の出力に結合される共通のセレクト入力を持ち、マルチプレクサ６２，６４の出力は、マルチプレクサ６６の第１と第２データ入力を作る。マルチプレクサ６６のセレクト入力は、２入力ＯＲゲート７４の出力に接続され、マルチプレクサ６６の出力は、マルチプレクサ６８の第１データ入力を作る。マルチプレクサ６８の第２データ入力は、マルチプレクサ６６の出力に接続される第１入力と、高速キャリー入力（ＦＣＩ）信号に接続される第２入力とを持つ２入力排他的論理和（ＸＯＲ）ゲート７６の出力によって作られる。マルチプレクサ６８のセレクト入力は、電位３４−２あるいは３６−２へ、プログラム可能に接続することができる。マルチプレクサ３６の出力ＨＤＯＵＴは、論理回路モジュール２０の出力を作る。信号線ＨＤＯＵＴは、バッファ７８によってバッファされ、出力経路選択用トラック２２−１の少なくとも一つに配線される。信号線ＨＤＯＵＴは、また、以下に説明するＦＦモジュール６１への入力を作る。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
図６は、本発明によるＦＦモジュール６１の図である。ＦＦモジュール６１は、順序回路ユニットであり、４入力マルチプレクサ９０を含み、これは、第１及び第２セレクト入力と、一つのセレクト入力を持つ第１及び第２及び第３の２入力マルチプレクサ９２，９４，９８と、Ｄフリップフロップ９６を持っている。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
４入力マルチプレクサ９０の４つの入力は、３２−１から３２−４の４本の配線済みクロック信号に接続され、第１及び第２のセレクト入力は、ＦＦモジュール６１が配置される論理回路クラスター１２の行に結合される電位３４−１あるいは３６−１にプログラム可能に接続される。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
第１の２入力マルチプレクサ９２は、水平経路選択用チャネル２０−２、あるいは出力経路選択用トラック２２−２、あるいはＦＦモジュール６２が配置される論理回路クラスター１２の行のすぐ上の論理回路クラスター１２の行と結合する電位３４−２もしくは３６−２とプログラム可能に接続することのできる第１データ入力と、信号線ＨＤＯＵＴに接続する第２データ入力と、水平経路選択用チャネル２０−２、あるいは出力経路選択用トラック２２−２、あるいは電位３４−２もしくは３６−２とプログラム可能に接続することのできるセレクト信号とを持っている。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
第３の２入力マルチプレクサ９６は、第１の２入力マルチプレクサ９２の出力に接続される第１データ入力と、Ｄフリップフロップ９８の出力に接続される第２データ入力と、水平経路選択用チャネル２０−１、あるいは経路選択用クロックの組３０−１と、あるいは出力経路選択用トラック２２−１と、あるいは電位３４−１もしくは３６−１とプログラム可能に接続することのできるセレクト入力を持っている。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
Ｄフリップフロップ９８は、第３の２入力マルチプレクサ９６の出力に接続されるデータ入力と、第２の２入力マルチプレクサ９４の出力に接続される第１入力と電位３４−２もしくは３６−２にプログラム可能に接続することのできる第２入力とを持つ２入力排他的論理和ゲート１０２の出力に接続されるクロック入力と、水平経路選択用チャネル２０−１あるいは経路選択用クロックの組３０−１あるいは出力経路選択用トラック２２−１あるいは電位３４−１もしくは３６−１にプログラム可能に接続することのできるクリア入力およびプリセット入力と、出力経路選択用トラック２２−１の少なくとも一つに配線されるバッファによってバッファされる出力とを持っている。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
図１１は、本発明による、論理回路クラスター１２の隣接する行と列にそれぞれ結合される水平および垂直の高速経路選択用トラック２４と２８の間における、受信器モジュール６８の配置パターンを示す図である。図に描かれる様に、交点からの、水平及び垂直の高速経路選択用トラック２４，２８である。これらの交点における受信器モジュール６８の配置において、各水平高速経路選択用チャネル２４は、２つの受信器モジュール６８に結合され、各垂直高速経路選択用チャネル６８は、一つの受信器モジュール２８に結合される。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
部品１０，３０４，３０８，３１２，３１６の各々に関連するＶＣＩ論理回路３０２，３０６，３１０，３１４は、関連する部品の各々の信号を、ＳＯＣ３００内の残りの部品によって理解される標準プロトコルを作る共通の信号に変換するように設計される。第１の部品から第２の部品への信号のやり取りには、第１の部品からの信号のいくらかが、第１の部品に関連するＶＣＩによって共通の信号に最初に変換される必要がある。これらの共通の信号は、その後、第２の部品と関連するＶＣＩによって、第２の部品が正常に動作する信号へと変換される。第１の部品からの信号の他のものは、直接に第２の部品に接続される。システム／周辺バス３１６が、第１の部品から第２の部品へ変換された信号をバス３２４を用いてやり取りするのに使用される時、このやり取りは、また共通の信号をシステム／周辺バス３１６の上へ、あるいはそこへ乗せずに変換する必要があるだろう。本発明により、使用に適したシステム／周辺バス３１６は、ｗｗｗ．ａｒｍ．ｃｏｍでＡＲＭによる、Ａｄｖａｎｃｅｄ Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｂｕｓ Ａｒｃｈｉｔｅｃｔｕｒｅ（ＡＭＢＡ）として提案されている。




【国際調査報告】
2004523879.tif 000062
2004523879.tif 000063
2004523879.tif 000064