(57)【要約】【課題】ディスプレイにおける、ランダムな行（又は列）選択を実行し、かつプリライトするデコーダを用いる新たな技術を提供すること。【解決手段】ランダムな行選択、プリライト及び双方向スクロールを実行するための行アドレス指定回路は、各々がアドレス指定バス(18)に接続されており、各々がデコーダ・イネーブル入力（E2,E4,E6）を有しており、及び各々が画素アレーの行用の行イネーブル信号を作成する複数のデコーダ（12,14,16）を含む。各々のデコーダ（12,14,16）からの各々の行用の行イネーブル情報は、複合する行駆動情報を作成するために同時に論理的に組み合わせられる。各々のデコーダ（12,14,16）は、同じアドレス指定バス(18)に接続しており、各々のデコーダ・イネーブル信号は、共通コントローラ(20)により作成されるので有益である。行イネーブル信号を用いることにより、アドレス指定バス(18)上のアドレス指定情報に同期して、プリライト又は画像情報のような適切な行駆動情報が各々の画素に供与される。同じ画像情報を受け入れるために、2つの行をイネーブルすることによって、双方向スクロールを実行することができる。【選択図】図１
2004538524.tif 000002
【特許請求の範囲】
【請求項１】
N+1行の画素を有しているマトリックス・ディスプレイ装置用の行アドレス指定回路は、
選択デコーダ・イネーブル信号及び第1のプレライト・デコーダ・イネーブル信号を選択的に活性化し、かつ、選択的に行アドレス指定を供与するためのコントローラと、
当該選択的に活性化された選択デコーダ・イネーブル信号を受けるための選択デコーダ・イネーブル入力と、当該選択的に供与された行アドレス指定を受けるための選択アドレス指定入力と、N+1行の画素の1つ及び行アドレス指定の1つに各々関係しているN+1選択行出力とを有し、前記選択デコーダ・イネーブル信号が活性化されるときに、選択行イネーブル信号によって、供与された行アドレス指定に関係している前記選択行イネーブル出力の1つが作成される選択デコーダと、
当該選択的に活性化された第1のプレライト・デコーダ・イネーブル信号を受けるための第1のデコーダ・イネーブル入力と、当該選択的に供与された行アドレス指定を受けるための第1のプレライト・アドレス指定入力と、N+1行の画素の1つ及び行アドレス指定の1つに各々関係しているN+1第1のプレライト行イネーブル出力とを有し、第1プレライト行イネーブル信号が活性化されるときに、第1のプレライト行信号によって、供与された行アドレス指定に関係している前記第1行イネーブル出力の1つが作成される第1のプレライトデコーダと、
当該選択デコーダの対応する前記選択行イネーブル出力と、当該第1のプレライトデコーダの対応する第1のプレライト行イネーブル出力の1つとに各々接続され、当該N+1行の画素内の所定の画素行を選択するための行選択信号を作成するN+1論理結合回路とを含む行アドレス指定回路。
【請求項２】
前記コントローラと前記選択デコーダと前記第1のプレライト・デコーダとの間で接続されたアドレス指定バスを更に含み、前記コントローラが、前記アドレス指定バス上へ行アドレス指定を供与する請求項1に記載の行アドレス指定回路。
【請求項３】
当該コントローラは、前記選択デコーダ・イネーブル信号と前記第1のプレライト・デコーダ・イネーブル信号とを同時に活性化する請求項1に記載の行アドレス指定回路。
【請求項４】
同時に、前記論理結合回路が、当該N+1行の画素内の所定の画素行を選択するための前記行選択信号を作成すると共に、前記論理結合回路が、当該N+1行の画素内の所定の第2の画素行を選択するための第2の行選択信号を作成する請求項1に記載の行アドレス指定回路。
【請求項５】
各々の論理結合回路は、表示装置用の列駆動装置に、行選択信号を提供する請求項1に記載の行アドレス指定回路。
【請求項６】
コントローラは、第2のプレライト・デコーダ・イネーブル信号をさらに選択的に活性化し、
前記回路は、当該選択的に活性化された第2のプレライト・デコーダ・イネーブル信号を受けるための第3のデコーダ・イネーブル入力と、当該選択的に供与された行アドレス指定を受けるための第2のプレライト・アドレス指定入力と、N+1行の画素の1つ及び行アドレス指定の1つに各々関係している第2のN+1プレライト行イネーブル出力とを有しており、前記第2のプレライト・デコーダ・イネーブル信号が活性化されるときに、第2のプレライト行イネーブル信号が、供与された行アドレス指定と関係している前記第2のプレライト行イネーブル出力の1つが作成される第2のプレライト・デコーダを更に含み、
N+1論理結合回路の各々が、当該第2のプレライト・デコーダの対応する第2のプレライト行イネーブル出力の1つにも接続されている請求項1に記載の行アドレス指定回路。
【請求項７】
当該コントローラは、前記選択デコーダ・イネーブル信号と、前記第1のプレライト・デコーダ・イネーブル信号と、前記第2のプレライト・デコーダ・イネーブル信号とを同時に活性化する請求項6に記載の行アドレス指定回路。
【請求項８】
デコーダ・イネーブル信号と、画素行の1つに対応するアドレス指定とを各々受け、それに応じて表示装置の行のための複数のイネーブル信号を提供する複数のデコーダと、
データを供給すべき前記表示装置の画素行を選択するための行選択信号を作成すべく、複数のデコーダの行イネーブル信号を論理的に組み合わせるための手段とを含んでいる表示装置のN+1行の画素のアドレス指定を行うための装置。
【請求項９】
前記複数のデコーダの行イネーブル信号を論理的に組み合わせるための前記手段は、前記複数デコーダの各々からの複数の行イネーブル信号の対応する1つを受ける複数の論理結合回路を含む請求項8に記載の装置。
【請求項１０】
デコーダの全てが、共通接続されたアドレス指定バスを介して同じアドレス指定を受ける請求項8に記載の装置。
【請求項１１】
前記デコーダに、前記デコーダ・イネーブル信号及び前記アドレス指定を供給しているコントローラを、更に含む請求項10に記載の装置。
【請求項１２】
当該コントローラが、前記複数のデコーダの活性化を交錯させる請求項11に記載の装置。
【請求項１３】
前記コントローラが、前記複数のデコーダの少なくとも2つに前記デコーダ・イネーブル信号を同時に供与する請求項11に記載の装置。
【請求項１４】
前記複数のデコーダは、対応する画素行に第1のブランキング・データを書き込むために行イネーブル信号の1つを活性化している第1のプレライト・デコーダと、
対応する画素行に画像データを書き込むために行イネーブル信号の1つを活性化している選択デコーダとを含む請求項8に記載の装置。
【請求項１５】
前記複数のデコーダは、対応する画素行に第2のプレライト・データを書き込むために行イネーブル信号の1つを活性化している第2のプレライト・デコーダを更に含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学カラー表示システムに関する。より詳しくは、双方向行走査及びプレライトを実行するデコーダを有する電気光学カラー表示システムに関する。
【背景技術】
【０００２】
カラー画像を作成するために電気光学光パネルを横断して連続的にスクロールするカラーライトバーを有するディスプレイシステムは、周知である。このようなディスプレイシステムは、例えばカラーテレビジョンで、フレームによって連続的に更新されるカラー画像を表示する場合に特に有用である。一般的に、各々のフレームは、通常、赤、緑及び青のサブフレームから成る。
【０００３】
このようなディスプレイシステムは、行列マトリックスで編成される個々の画素エレメントを含む電気光学光パネルを用いている。個々の画素エレメントは、画素画像情報に従って変調される。一般的に、画素画像情報は、各々のフレーム周期の間、行ごとに個々の画素エレメントに供与される。このような画素エレメントのマトリックス・アレーは、各々の画素エレメントが、スイッチング素子のマトリックス・アレーのアクティブ・スイッチング素子に接続される、「アクティブ」タイプであることが好ましい。
【０００４】
各々のカラーサブフレームが、各々のフレーム周期の間、アドレス指定されなければならないので、サブフレームのアドレス指定速度は、フレーム速度よりも3倍早くなる。今のところ、好適な電気光学光パネルは、シリコン基板に作成され、かつ、ねじれネマチック（TN）作用のある液晶を用いる反射型アクティブマトリックス液晶ディスプレイ（AMLCD）である。通常、アクティブ・スイッチング素子には、薄膜トランジスタ（TFT）が用いられている。このようなパネルは、複数のTFTとそれらの相互接続とをシリコン基板上へ集積化することができるので、高い画素密度を維持することができる。
【０００５】
さらに、反射型アクティブマトリックス液晶ディスプレイは、透過型アクティブマトリックス液晶ディスプレイよりも、はるかに高速でアドレス指定を行うことができる。けれども、TN反射型アクティブマトリックス液晶ディスプレイで、画素エレメントを画像化するためには、約100マイクロセカンドが必要となる。対照的に、画素行の画像情報を作成し、かつ、画素エレメントに供給するのに、約5マイクロセカンド必要となる。今日の反射型TNアクティブマトリックス液晶ディスプレイの他方の課題は、画素キャパシタンスが給与電圧に従って変化するということである。
【０００６】
画素エレメントを画像化する時間が増加するという一方の課題は、画素の画像精度が、その画素の残余状態、つまり、結局、以前画像化された情報に依存するということである。これは、特定の画素の輝度が、その画素によって表示される以前の画像の輝度に依存することを意味する。残余状態を修正するための新たな画素の画像用の修正値を提供するために、二次元のルック・アップ・テーブルを用いることができる。
【０００７】
反射型TNアクティブマトリックス液晶ディスプレイにおける、応答時間が遅く、かつ、電圧に対する画素キャパシタンスが変化するという課題は、応答時間が速く、かつ、キャパシタンスの電圧依存が削減された電気光学材料を用いることにより削減させることができる。このような材料の1つに、強誘電性LCの類がある。しかしながら、すでに作成された画像（以前の画像）は、新たな画像によって置換されなければならないので、強誘電性LC材料はメモリー効果を有している。
【０００８】
メモリー効果の課題は、新たな画素を画像化する前に画素をリセットする、補助「ブランキングパルス」によって、大きく削減させることができる。このようなブランキングパルスは、ライン選択周期の間、共通対向電極と共に行電極を介して供与させることができる。実際には、「プレライト」ブランキングパルスを2つ使用する方が、「プレライト」ブランキングパルスを1つしか使用しない場合よりも効果があることが判明した。
【０００９】
プレライト・ブランキングの構成は、通常、ブランキングパルスを生成するための特別な回路を必要とする。従来技術においては、その特別な回路を、通常ディジタルの入力画素情報を、アクティブマトリックス液晶ディスプレイを駆動するのに適したアナログ信号に変換するドライバ回路に集積化することは容易でなかった。
【００１０】
アクティブマトリックス液晶ディスプレイを駆動するための従来技術の回路には、通常、シフトレジスタが用いられていた。しかしながら、例えば、コンピュータディスプレイスクリーンを有するスクロールカラーの用途の場合、隣接していない行に対するアクセスの必要性は、頻繁には起こらない。したがって、パラレルに作動するマルチプルシフトレジスターが必要である。さらに、双方向走査が要求される場合には、尚更専用のシフトレジスタが必要となる。
【００１１】
ある用途については、シフトレジスタに対する既知の代替品に、デコーダがある。デコーダは、行選択をランダムにイネーブルすることができる。しかしながら、行情報を与えるためにデコーダを予め用いること、メモリー効果を補償するためにプリライトを作成すること、及び双方向スクロールを実行することは、実用的でないことが判明している。
【発明の開示】
【課題を解決するための手段】
【００１２】
本発明の原理によって、ディスプレイにおける、ランダムな行（又は列）選択を実行し、かつプリライトするデコーダを用いる新たな技術が、提供される。それらの原理により、更に、双方向スクロールをイネーブルすることができる。本発明は、独立クレームによって規定されている。従属クレームは、好都合な実施例を規定している。
【００１３】
本発明の原理に従う駆動回路によると、残余状態によって生じるカラーアーチファクトが、プレライト・ブランキングパルスによって削減され又は除去されるような、電気光学表示装置を作動させることができる。その駆動回路は、さらに双方向スクロールを実行することができる。このような駆動回路は、各々がアドレス指定バスに接続され、各々が行選択イネーブルを有し、さらに各々が画素アレーの行用の行選択信号を選択する、複数のデコーダを含む。
【００１４】
画素駆動装置用の画素駆動情報を共に作成する画素アレーにおいて、各種デコーダからの選択信号が、各々の画素行用に組み合わせられる。各々のデコーダが、同じアドレス指定バスに接続されており、各々の行選択イネーブル信号が、共通のコントローラによって作成されているので、有益である。アドレス指定バス上のアドレス指定情報に同期する、行選択イネーブル・ラインを用いることにより、適切なプリライト及び画像情報が、各々の画素行用の画素駆動装置に供与される。
【００１５】
本発明の原則によると、以前のアドレス指定データ信号による電気光学表示装置の画素の残余状態によって発生するカラーアーチファクトが、複数のデコーダの一方からの信号によって、かなり削減され又は除去される。それと共に、画像情報は、複数デコーダの他方によって作成される。
【００１６】
共通コントローラが、所望の画像を作成するため、次の画像に備えて画素行をプレライトするため、更に双方向走査をイネーブルするために、必要に応じて、デコーダをイネーブルすることが好ましい。
【発明を実施するための最良の形態】
【００１７】
本発明のこれらの及び他の態様は、以下に記載される実施例を参照して明らかになり、かつ、説明されるであろう。
【００１８】
唯一の図には、本発明の原理と一致する、プリライトを実行する、液晶ディスプレイ（LCD）用行アドレス指定回路10に基づくデコーダの簡略平面図が示されている。図示されているように、アドレス指定回路10は、選択デコーダ12、第1のプレライト・デコーダ14及び好ましくは第2のプレライト・デコーダ16を含む。デコーダ12、14及び16を実行するために、1又は2以上の物理的なデコーダを、用いてもよいことは、理解されなければならない。
【００１９】
コントローラ20は、個々のデコーダ・イネーブル・ラインを介して、デコーダ・イネーブル信号をデコーダに選択的に供与する。選択デコーダ・イネーブル・ライン22により、コントローラ20と選択デコーダ12のデコーダ・イネーブル入力E2が、接続されている。第1のプレライト・デコーダ・イネーブル・ライン24により、コントローラ20と第1のプレライト・デコーダ14のデコーダ・イネーブル入力E4が、接続されている。第2のプレライト・デコーダ・イネーブル・ライン26により、コントローラ20と第2のプレライト・デコーダ16のデコーダ・イネーブル入力E6が、接続されている。
【００２０】
コントローラ20は、さらに、デコーダの全てによって共有されているアドレス指定バス18を介して、デコーダにアドレス指定情報を選択的に供給する。コントローラ20によって供給される各々のアドレス指定は、各々のデコーダの複数の行イネーブル出力のうちの1つに対応する。図示されているように、0〜Nの画素のN+1本の走査線（行）を有するLCD30に対して、各々のデコーダ12、14及び16は、N+1の行イネーブル出力を有するであろう。ここで、各出力は、LCD 30がTFT-LCDである場合、薄膜トランジスタ（TFT）のゲートラインとしてもよい対応する走査線に対し、行イネーブル信号を供給する。
【００２１】
各々の行nに対して、図1において論理積素子28n（nは、行選択信号を作成するための、0〜Nの範囲の指標）によって示される組合せ論理回路が、各々のデコーダの対応する行イネーブル信号を、共同して、組み合わせる。このことは、選択デコーダ12の第n番目の選択行イネーブル信号、第1のプレライト・デコーダ14の第n番目の第1のプレライト行イネーブル信号、及び第2のプレライト・デコーダ16の第n番目の第2のプレライト行イネーブル信号の全てが、行n用の行選択信号を作成するために、論理積素子28nによって表わされる同じ組合せ論理回路に供与されることを意味する。
【００２２】
好ましい実施例では、LCD 30の各々の行が、それぞれの組合せ論理回路（例えば、論理積素子28n）を有しているということを、理解すべきである。こうして図示されるように、N+1の走査線（行）を有するLCD30に対して、N+1の論理積素子がある。例示的に、行n、行kのための論理積素子28k、28nが示されている。その上、組合せ論理の機能としては、多数の手段、例えば、否定論理積素子、論理和素子等、又は、3ビットワイドのルック・アップ・テーブル或いはメモリデバイスによってさえ、実行できるということが理解される。
【００２３】
各々の論理積素子28nによる行選択信号出力が、駆動装置32に供与され、それにより、結局、駆動装置32を介してLCD 30の対応する走査線（行）n用の行駆動信号が作成される。さらに、共通電極電位36が、LCDディスプレイ30の共通電極に供与されると理解されるべきである。このように、LCDディスプレイ30の各々の走査線（行）のアドレス指定が、論理積素子28nによる行選択信号に応答して生成される駆動装置32の行駆動信号を供与することによって実行される。各々の行駆動信号によって、対応する画素行のスイッチング素子（例えば、TFTデバイス）の全てのスイッチングを制御する。これにより、LCD30のデータ（列）ラインからスイッチング素子を通り、画素電極（図示せず）への影像又はブランキング・データの転送が可能となる。
【００２４】
動作中、LCD 30の表示されるべき各々の画素行について、その行が最初に選択され、画素行の全部がLCD 30のデータラインを介して供与される第1のブランキング信号を用いてプレライトされる。所定の期間（例えば、25秒）の後、その行が再び選択され、画素行の全部が再びLCD30のデータラインを介して供与される第2のブランキング信号を用いてプレライトされる。他の所定の期間（例えば、100秒）の後、その行が再び選択され、影像を表示するために、画像データがデータラインから画素電極まで転送される。
【００２５】
したがって、LCD 30の画素行nに、第1のブランキング信号を提供するために、第1のプレライト動作を実行すべく、コントローラ20が、アドレス指定バス18へ行n用の行アドレス指定を供与することによって、第1のプレライト・デコーダ14用の第1のプレライト・デコーダ・アドレス指定ストローブ信号を活性化させる。コントローラ20は、さらに第1のプレライト・デコーダ14に接続されている第1のプレライト・イネーブル・ライン24上の第1のプレライト・デコーダ・イネーブル信号を活性化させる。
【００２６】
第1のプレライト・デコーダ14は、第1のプレライト・デコーダ・イネーブル信号に応じて、供与された行アドレス指定をデコードすることによって、論理積素子28nの入力に接続されている、行イネーブル出力nの行n用の第1のプレライト行イネーブル信号を活性化する（例えば、アクティブ論理ロー信号にする）。この時に、選択デコーダ12の行イネーブル出力及び行n用の第2のプレライト・デコーダ16は、活性化しない（したがって、論理ハイである）。
【００２７】
その後、論理積素子28nは、駆動装置32に供給する、行n用の行選択信号を活性化する（論理ローにする）。駆動装置32が、画素行nのスイッチングデバイス（例えばTFT）をオンすると、それと共に、適正なスイッチング素子を通って共通電極電位36と情報とが供与され、選択された画素行nをプレライトする第1のプレライト「ブランキングパルス」が生じる。第1のブランキング情報は、スイッチング素子を通り、図示されない列駆動装置回路を介して、個々の画素電極に供与される。
【００２８】
行n用の第1のプレライト動作を実行した後に、コントローラ20は、第1のプレライト・イネーブル・ライン24上の第1のプレライト・デコーダ・イネーブル信号を不活性化し、さらに、それに応じて、第1のプレライト・デコーダ14が、行n用の第1のプレライト行イネーブル信号を不活性化する。これに応じて、駆動装置32は、画素行nのスイッチング素子（例えば、TFT）をオフするので、それ以上、列駆動装置回路からのデータがそこに格納されないようになる。
【００２９】
その後（例えば、行nに対する第1のプレライトの25秒後）、LCD 30の画素行nに、第2のブランキング信号を提供すべく、コントローラ20は、アドレス指定バス18にもう一度行n用の行アドレス指定を供与する。しかしながら、今度は、コントローラ20が、第2のプレライト・デコーダ14用の第1のプレライト・デコーダ・アドレス指定ストローブ信号を活性化することによって、第2のプレライト・デコーダ16に接続されている第2のプレライト・デコーダ・イネーブル・ライン26上の第2のプレライト・デコーダ・イネーブル信号を活性化する。
【００３０】
第2のプレライト・デコーダ16は、第2のプレライト・デコーダ・イネーブル信号に応じて、供与された行アドレス指定をデコードすることによって、対応する論理積素子28nの入力に接続されている、行イネーブル出力nの行n用の第2のプレライト行イネーブル信号を活性化する（例えば、アクティブ論理ローにする）。この時に、選択デコーダ12の行イネーブル出力及び行n用の第1のプレライト・デコーダ14は、活性化しない（したがって、これらは、論理ハイである）。
【００３１】
その後、論理積素子28nは、駆動装置32に供給する、行n用の行選択信号を活性化する（論理ローにする）。駆動装置32が、画素行nのスイッチング素子（例えば、TFT）をオンすると、それと共に、適正なスイッチング素子を通って共通電極電位36と情報とが供与され、選択された画素行nをプレライトする第2のプレライト「ブランキングパルス」が生じる。第2のブランキング情報は、スイッチング素子を通り、図示されない列駆動装置回路を介して、個々の画素電極に供与される。
【００３２】
行n用の第2のプレライト動作を実行した後に、コントローラ20は、第2のプレライト・イネーブル・ライン26上の第2のプレライト・デコーダ・イネーブル信号を不活性化し、さらに、それに応じて、第2のプレライト・デコーダ16が、行n用の第2のプレライト行イネーブル信号を不活性化する。これに応じて、駆動装置32は、画素行nのスイッチング素子（例えば、TFT）をオフするので、それ以上、列駆動装置回路からの更なるデータがそこに格納されないようになる。
【００３３】
最後に、その後に続く時間（例えば、第2のプレライトの100秒後）で、LCD 30の画素行nに、画像データを書き込むために、コントローラ20は、アドレス指定バス18に行n用の行アドレス指定を供与する。今度は、コントローラ20が、第1のプレライト・デコーダ・アドレス指定ストローブ信号を活性化することによって、選択デコーダ12に接続されている選択デコーダ・イネーブル・ライン22上の選択デコーダ・イネーブル信号を活性化する。
【００３４】
選択デコーダ12は、選択デコーダ・イネーブル信号に応じて、供与された行アドレス指定をデコードすることによって、対応する論理積素子28nの入力に接続されている、行イネーブル出力nの行用の選択行イネーブル信号を活性化する（例えば、能動論理ローにする）。この時に、第1のプレライト・デコーダ14の行イネーブル出力及び行n用の第2のプレライト・デコーダ16は、活性化しない（したがって、論理ハイである）。
【００３５】
その後、論理積素子28nは、駆動装置32に供給する、行n用の行選択信号を活性化する（論理ローにする）。駆動装置32が、画素行nのスイッチング素子（例えば、TFT）をオンすると、それと共に、適正なスイッチング素子を通って共通電極電位36と情報とが供与され、選択された画素行nへの画像データの移送が生じる。画像データは、スイッチング素子を通り、図示されない列駆動装置回路を介して、個々の画素電極に供給される。
【００３６】
この工程は、LCD 30の全行で、第1及び第2のデータ・プレライト動作と、画像データの書き込み動作とがイネーブルされるように、各々のフレームにおいて繰り返される。
【００３７】
好ましい実施例では、プレライトと画像データの書き込み動作を、同じ走査（ライン）周期において、LCD 30の異なる行に対して発生させても良い。例えば、各ラインのインターバル間に列ラインに提供されるデータが、走査期間の最初のブランキングのインターバル間に提供される、最初のブランキング電圧を含み、その後に、走査期間の画像データの書き込みインターバル間に提供される画像データ電圧が続く様にしても良い。この場合、走査周期の間、行nに対して第1のプレライト動作を実行し、その後、画像データの第1の部分の書き込み動作を、同じ走査周期の間に異なる行kに対して実行し、かつオプションとして、第2のプレライト動作を、最初のブランキングのインターバルの間、更に異なる行mに対して、実行させても良い。
【００３８】
この構成の一実施例において、コントローラ20は、アドレス指定バス18上に第1のプレライト行アドレス指定を書き込むことによって、第1のプレライト・デコーダ14用の第1のプレライト・デコーダ・アドレス指定ストローブ信号を活性化する。これにより、以下で詳細に説明されるように、第1のプレライト・デコーダ14は、第1のプレライト動作のためのLCD30の対応する行（例えば、行n）をイネーブルする。
【００３９】
次に、コントローラ20は、アドレス指定バス18上に第2のブランキング行アドレス指定を書き込むことによって、第2のプレライト・デコーダ16用の第2のプレライト・デコーダ・アドレス指定ストローブ信号を活性化する。その時、コントローラ20は、アドレス指定バス18上にディスプレイ行アドレス指定を書き込むことによって、選択デコーダ12用の選択デコーダ・アドレス指定ストローブ信号を活性化する。
【００４０】
各種のデコーダのためのアドレス指定を書き込む順序は、いかなる便利な順序に差し替えてもよく、アドレス指定バス18が、充分多くのラインによって十分に幅が広い場合には同時に行ってもよい。さらに、アドレス指定バス18上の単一のアドレス指定が、各々のデコーダ用の異なる行イネーブル出力を活性化するため、各々のデコーダが異なるアドレス指定をオフセットさせてもよい。
【００４１】
更に詳しくは、走査周期の最初のブランキングのインターバルの間、コントローラ20は、第1のプレライト・デコーダ・イネーブル・ライン24上の第1のプレライト・イネーブル信号を活性化して、更に選択デコーダ・イネーブル・ライン22用の選択デコーダ・イネーブル信号を活性化する。それに応じて、上述したように、第1のプレライト・デコーダ14が、論理積素子28nに接続されている行イネーブル出力nのその行n用の第1のプレライト行イネーブル信号を活性化する。
【００４２】
これにより、論理積素子28nは、駆動装置32に供給される行n用の行選択信号を活性化する。そして、駆動装置32が、画素行nのスイッチング素子をオンにする。同時に、選択デコーダ12は、論理積素子28kに接続されている行イネーブル出力kのその行k用の選択行イネーブル信号を活性化する。
【００４３】
これにより、論理積素子28kは、駆動装置32に供給される行k用の行選択信号を活性化する。そして、駆動装置32が、画素行kのスイッチング素子を更にオンにする。オプションとして、同じ最初のブランキング・インターバルの間、それによって画素行mのスイッチング素子もオンにするために、コントローラ20が、第2のプレライト・デコーダ・イネーブル・ライン26上の第2のプレライト・デコーダ・イネーブル信号を活性化させてもよい。こうして、走査周期の最初のブランキング・インターバルの間、ブランキング電圧が、画素行n及び行k（かつオプションとして行m）に提供される。
【００４４】
最初のブランキング・インターバルの完了後に、コントローラ20は、第1の（かつオプションとして第2の）プレライト・デコーダ・イネーブル信号を不活性化する。そして、駆動装置32が、画素行n（かつオプションとして、行m）のスイッチング素子（例えば、TFT）をオフし、それ以上、列駆動装置回路からの更なるデータがもうそこに格納されないようになる。一方、画素行k用のスイッチ素子は、所望の画像データをそこに格納すべく、走査周期（すなわち、画像データの書き込みインターバルの間）の残りのためにオンのままである。
【００４５】
第1及び第2のプレライト・デコーダ14及び16が、行アドレス指定回路10に含まれるとき、及び、3つのデコーダが、同様の回路で実行されるときには、一方のデコーダが故障した場合に、まだデータ書き込みと一方のプレライトとの基本的な機能をサポート可能な2つのデコーダがあるので好ましい。
【００４６】
第1及び第2のプレライト・ブランキングパルスの両方を作成することは有益であるが、本発明の原理は、さらに、双方向走査を提供する。このような形態では、コントローラ20は、アドレス指定バス18上に行アドレス指定情報を供与し、かつ、イネーブル・ライン22上にデコーダ・イネーブル信号を供与する。選択デコーダ12は、その後、アドレス指定情報をデコードし、かつ、行アドレス指定に関係している、適正な論理積素子（例えば、論理積素子28n）に、活性化された行イネーブル信号を供給する。駆動装置32は、その後、選択された画素行への画像データの書込みをイネーブルする。
【００４７】
続いて、又は同時に、コントローラ20は、例えば、デコーダ・イネーブル信号をイネーブル・ライン24に供与することによって、イネーブル信号を他のデコーダである第1のプレライト・デコーダ14に供与する。アドレス指定がされた行をオフセットすることによって（例えば、第1のプレライト・デコーダ14の選択行n+1以外の、選択デコーダ12の選択行nをアドレス指定nすることによって）、又は、コントローラ20により他の行アドレス指定（例えば、n+1）を第1のプレライト・デコーダ14に供与することによって、第1のプレライト・デコーダ14が、行アドレス指定をデコードすることにより、その選択された論理積素子28(n+1)用の行選択信号を活性化する。
【００４８】
論理積素子28(n+1)は、その後、論理ローを駆動装置32に供与する。それにより、さらに隣接した行に同じ画像データを書き込む。こうして、ディスプレイの2つのラインに、同じ情報を示すことができる。
【００４９】
その後、論理積素子28nと関係しているラインをブランキングすると、ディスプレイはスクロールするように見えるだろう。さらに、行n+1の代わりに行n-1に供与することによって、スクリーンは、スクロールダウンのように見え、又は、例えば、行n+1の代わりに行n+3に供与することによって、急速なスクロールのように見える。このような複行形態は、別にも用いられ、このような急速なスクリーンは、特殊なカラーを備えている。これにより、予め書き込まれた行（例えば、行n）にブランキングすることなく、容易に達成される。
【００５０】
上述した実施例は、本発明を制限するものではなく明示するのであり、かつ当業者が、添付の特許請求の範囲内で別の実施例を設計することが可能であることは、留意すべきである。請求項において、括弧の間に配置されているいかなる引用符号も、請求項を制限するものと解釈すべきではない。「含む」という語は、請求項に示されていない要素またはステップの存在を除外するものではない。ある要素の前の「1つの」という語は、そのような要素が複数存在することを除外するものではない。
【００５１】
本発明は、複数の別個の要素を有するハードウエアと、適切にプログラムされたコンピュータとによって、実現可能である。複数の手段を列挙しているユニットに関する請求項の場合、これらの手段の幾つかを、同一のハードウエア部材によって実施することも可能である。
【図面の簡単な説明】
【００５２】
【図１】本発明の原理と一致する、プレライトを実行する行アドレス指定回路に基づくデコーダの簡略平面図である。
【符号の説明】
【００５３】
10  行アドレス指定回路
12  選択デコーダ
14  第1のプレライト・デコーダ
16  第2のプレライト・デコーダ
18  アドレス指定バス
20  コントローラ
22  選択デコーダ・イネーブル・ライン
24  第1のプレライト・デコーダ・イネーブル・ライン
26  第2のプレライト・デコーダ・イネーブル・ライン
28  論理積素子
30  LCD
32  駆動装置
36  共通電極電位
【図１】
2004538524.tif 000003
【国際公開パンフレット】
2004538524.tif 000004
2004538524.tif 000005
2004538524.tif 000006
2004538524.tif 000007
2004538524.tif 000008
2004538524.tif 000009
2004538524.tif 000010
2004538524.tif 000011
2004538524.tif 000012
2004538524.tif 000013
2004538524.tif 000014
2004538524.tif 000015
2004538524.tif 000016
2004538524.tif 000017
【国際公開パンフレット（コレクトバージョン）】
2004538524.tif 000018
【国際調査報告】
2004538524.tif 000019
2004538524.tif 000020
2004538524.tif 000021