(57)【要約】トレンチキャパシタ、特に、集積半導体メモリ用のメモリセルおよび少なくとも１つの選択トランジスタを製作する方法が記載される。本発明により、トレンチキャパシタのトレンチが、キャパシタが構成される下部トレンチ領域（３−１０ｃ）と、キャパシタの電極（３−２０ａ）と選択トランジスタの拡散領域との間の導電性接続が配置される上部トレンチ領域（３−４４、３−２０ｂ）とを有する。本発明の方法は、メモリセルを製作するためのプロセス工程の数を低減し、かつ、超集積メモリセル（直径＜３００ｎｍ）を製作するために必要とされるものと同じ分離の質を有するメモリキャパシタに埋め込みシュラウドを製作することを可能にする。【選択図】図４
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【特許請求の範囲】
【請求項１】
集積半導体メモリのための少なくとも１つの選択トランジスタを有するメモリセルのトレンチキャパシタを製作する方法であって、トレンチキャパシタのトレンチは、該キャパシタが構成される下部トレンチ領域、および該キャパシタの電極と該選択トランジスタとの導電性接続が構成される上部トレンチ領域を有し、該方法は、
ａ）該トレンチを生成するための水平マスクが、第１の導電型の半導体基板上に生成される工程と、
ｂ）該半導体基板は、異方的にエッチングされ、これにより、該上部トレンチ領域を生成する工程と、
ｃ）該トレンチ領域の側壁が、垂直マスクで覆われる工程と、
ｄ）該半導体基板は、該水平マスクおよび該垂直マスクに関して選択的にエッチングされ、これにより、該下部トレンチ領域を生成する工程と、
ｅ）該下部トレンチ領域の表面が、第２の導電型の材料でドーピングされて、第１の電極が、各場合について、該下部トレンチ領域の該表面上に生成される、工程と、
ｆ）誘電体が、各場合について、該第１の電極に付与される工程と、
ｇ）該垂直マスクが除去される工程と、
ｈ）第２の電極が、各場合について、該誘電体に付与される工程と、
ｉ）該第２の電極と該選択トランジスタとの導電性接続が生成される工程と
を包含する、方法。
【請求項２】
前記半導体基板はシリコンであり、特に、ｐ型ドーピングシリコンであることを特徴とする、請求項１に記載の方法。
【請求項３】
前記水平マスクは、フォトリソグラフィ法により、層スタックから生成されることを特徴とする、請求項１または２に記載の方法。
【請求項４】
前記層スタックは、窒化物層および／または酸化物層を有することを特徴とする、請求項３に記載の方法。
【請求項５】
前記半導体基板の前記異方性エッチングは、ドライエッチングプロセスにより行われることを特徴とする、請求項１〜４のいずれかに記載の方法。
【請求項６】
前記上部トレンチ領域は、各場合について、約５００ｎｍ〜１５００ｎｍの深さで前記半導体基板中に突出すことを特徴とする、請求項１〜５のいずれかに記載の方法。
【請求項７】
前記垂直マスクは、被覆層の等角的堆積、次に該被覆層の異方性エッチングにより生成されることを特徴とする、請求項１〜６のいずれかに記載の方法。
【請求項８】
前記被覆層は、窒化物および／または酸化物であることを特徴とする、請求項７に記載の方法。
【請求項９】
前記下部トレンチ領域は、異方性エッチングにより生成されることを特徴とする、請求項１〜８のいずれか１つに記載の方法。
【請求項１０】
前記下部トレンチ領域の前記表面は、等方性エッチングにより拡大されることを特徴とする、請求項９に記載の方法。
【請求項１１】
前記トレンチは、約５μｍ〜１５μｍの深さを有することを特徴とする、請求項１〜１０のいずれか１つに記載の方法。
【請求項１２】
前記下部トレンチの前記表面は、該下部トレンチ領域のエッチングに続くように、間孔を生成することにより拡大されることを特徴とする、請求項１〜１１のいずれか１つに記載の方法。
【請求項１３】
前記下部トレンチ領域のドーピングは、隣接するトレンチの前記第１の電極を低インピーダンスで互いに接続することを特徴とする、請求項１〜１２のいずれか１つに記載の方法。
【請求項１４】
前記誘電体は、前記下部トレンチ領域における前記第１の電極を完全に覆うことを特徴とする、請求項１〜１３のいずれか１つに記載の方法。
【請求項１５】
前記誘電体は酸化物−窒化物−酸化物層、窒化物−酸化物層、酸化物層、Ａｌ２Ｏ３層、Ｔａ２Ｏ５層、酸化ハフニウム層、Ａｌ２Ｏ３を含む層、またはこれらの層の組み合わせであることを特徴とする、請求項１〜１４のいずれか１つに記載の方法。
【請求項１６】
前記窒化物−酸化物層は、前記上部トレンチ領域において、方法の工程ｈにより酸化物層に変換されることを特徴とする、請求項１５に記載の方法。
【請求項１７】
前記第２の電極は、前記トレンチを導電性材料で前記上部トレンチ領域まで充填することによって生成されることを特徴とする、請求項１〜１６のいずれか１つに記載の方法。
【請求項１８】
前記第２の電極の前記材料は、ドーピングされたポリシリコンであることを特徴とする、請求項１〜１７のいずれか１つに記載の方法。
【請求項１９】
前記垂直マスクは、前記第２の電極が生成された後、小さい誘電率を有する絶縁体によって置換されることを特徴とする、請求項１〜１８のいずれか１つに記載の方法。
【請求項２０】
前記絶縁体は、シリコン酸化物を含むことを特徴とする、請求項１９に記載の方法。
【請求項２１】
前記絶縁体は、所定の層厚さを有することを特徴とする、請求項１９または２０に記載の方法。
【請求項２２】
前記トレンチキャパシタの前記第２の電極は、各々、選択トランジスタの拡散位置と導通するように接続されることを特徴とする、請求項１〜２１のいずれか１つに記載の方法。
【請求項２３】
前記水平マスクは、好適には、方法の工程ｈにより除去されることを特徴とする、請求項１〜２２のいずれか１つに記載の方法。
【請求項２４】
前記垂直マスクは、前記誘電体を付与する前に除去されることを特徴とする、請求項１〜２３のいずれか１つに記載の方法。
【請求項２５】
前記誘電体は、前記上部トレンチ領域において、方法の工程ｈにより除去されることを特徴とする、請求項１〜２４のいずれか１つに記載の方法。
【請求項２６】
前記垂直マスクが除去された後、前記上部トレンチ領域における前記半導体基板上に絶縁体が生成されることを特徴とする、請求項１〜２５のいずれか１つに記載の方法。
【請求項２７】
前記半導体基板は、前記第２の電極が付与された後、前記上部トレンチ領域にエッチングされることを特徴とする、請求項１〜２６のいずれか１つに記載の方法。
【請求項２８】
前記半導体基板は、前記第２の電極が付与された後、前記第２のトレンチ領域における第２のライナーに関して、選択的にエッチングされることを特徴とする、請求項１〜２７のいずれか１つに記載の方法。
【請求項２９】
前記上部トレンチ領域におけるエッチングのために、前記半導体基板が、前記第２の電極の二重エッチングバックの支援により開けられることを特徴とする、請求項２７または２８に記載の方法。
【請求項３０】
前記誘電体が付与された後、
ａ）前記トレンチを前記第２の電極の材料で充填する工程と、
ｂ）該第２の電極の材料を、前記上部トレンチ領域内の第１のエッチングバック段までエッチングバックする工程と、
ｃ）該第１のエッチングバック段の上の前記トレンチ壁を第２のライナーで覆う工程と、
ｄ）該第２の電極の材料を該第２のエッチングバック段までエッチングバックする工程と、
ｅ）前記半導体材料を該第２のライナーに関して選択的に開ける工程と
が実行されることを特徴とする、請求項１〜２９のいずれか１つに記載の方法。
【請求項３１】
前記絶縁体は、前記上部トレンチ領域においてエッチングされた区域に生成されることを特徴とする、請求項２７〜３０のいずれか１つに記載の方法。
【請求項３２】
前記第２のライナーは、前記誘電体または前記半導体基板上に付与されることを特徴とする、請求項２８〜３１のいずれか１つに記載の方法。
【請求項３３】
前記第２のライナーは前記誘電体に付与され、かつ酸化物に変換されることを特徴とする、請求項２８〜３１のいずれか１つに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積半導体メモリのトレンチキャパシタを製作する方法に関する。
【背景技術】
【０００２】
半導体素子における回路の小型化の進歩は、体積に対するキャパシタンスの比率が可能な限り大きくなることをキャパシタに要求する。大規模集積回路メモリは、特に、電荷を蓄積する目的で、非常に小さい面積を要求すると共に、少なくとも約３０ｆＦのキャパシタンスを提供するキャパシタを必要とする。
【０００３】
２つのキャパシタ電極間の誘電体層を薄くし、かつ新しい材料を選択して誘電率を大きくすることに加えて、特に、所定の体積でキャパシタの表面積を拡大することによって、体積に対するキャパシタンスの比率がより大きくなる。
【０００４】
体積に対するキャパシタンスの比率が大きいキャパシタを製作するためのこれまで実績のある技術は、半導体基板に生成されるトレンチ内にキャパシタを生成するものである。この場合、トレンチの表面は、電極および誘電体層の大面積キャリアとして利用される。図１は、トレンチキャパシタ１−１を示す。このトレンチキャパシタは、図中に選択トランジスタ１−２と共に示され、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）半導体素子のメモリセルを形成する。選択トランジスタ１−２を介して、トレンチキャパシタ１−１が充電または放電され得るか、あるいはメモリ内容が「読み出され」得る。本実施形態において、トレンチキャパシタ１−１の第１の電極は、埋め込み層１−４であり、通常、近接した構成のトレンチ１−３の壁をドーピングすることによって生成され、隣接するトレンチキャパシタの第１の電極が、下部インピーダンスで互いに接続されることを確実にする。従って、このようなトレンチキャパシタの第１の電極は、一様な基準電位にある。誘電体層１−５はトレンチ１−３の壁に設けられ、第２の電極１−６は誘電体層上に設けられ、この第２の電極は、通常、ドーピングされたポリシリコンを有するトレンチの充填物を含む。
【０００５】
空間を節約するという理由で、選択トランジスタ１−２は、トレンチキャパシタ１−１のすぐ近傍に構成されるので、第２の電極１−６は、導電性ストラップ１−１１（「表面ストラップ」）により、短い経路を介して選択トランジスタ１−２のドレイン１−８と導通するように接続される。選択トランジスタのゲート１−１０を、ワード線とも呼ばれるゲート電極１−１６の支援によりスイッチングすることによって、ソース１−９との、従って、ビット線１−５との電気的接続がオンまたはオフにされる。本実施形態において、ビット線１−１５の配線面は、酸化物１−１７によって選択トランジスタ１−２およびトレンチキャパシタ１−１から電気的に分離される。
【０００６】
このメモリセルタイプの問題区域は、ｎ型ドーピングされた埋め込み層１−４、ｎ型ドーピングされたドレイン１−８およびゲートとしての第２の電極１−６によって形成される寄生電界効果トランジスタ１−１４である。この場合、このトランジスタのゲート酸化物は、誘電体層１−５によって与えられる。電荷が蓄積されたために、電圧が第２の電極１−６に存在する場合、ドレイン１−８と埋め込み層１−４との間の誘電体層１−５のもう一方の側の電圧が、チャネル漏れ電流、またはドレイン１−８および埋め込み層１−４を互いに短絡する反転層を生成する。しかしながら、このようにして、トレンチキャパシタ１−１が短絡され、従って、電荷を蓄積できない。
【０００７】
半導体素子の動作中の寄生トランジスタにおけるチャネル漏れ電流、または反転層の出現は、寄生トランジスタ１−１４の十分に高い閾値電圧Ｖｔｈｒを選択することによって抑制され得る。この場合、電界効果トランジスタの閾値電圧値Ｖｔｈｒは、ゲートキャパシタンスを低減すること、すなわち、誘電体層の層厚さを大きくすることによって大きくなり得る。
【０００８】
しかしながら、誘電体層の大きい層厚さは、体積に対するキャパシタンスの比率を最大にするために、キャパシタの領域において可能な限り薄い誘電体層を設計する必要と対立する。この問題を避けるために、誘電体層は、通常、２つの異なった厚さで生成される。すなわち、誘電体１−５はドレイン１−８と埋め込み層１−４との間の領域において特に厚く、および埋め込み層１−４の領域において特に薄くなるように設けられる。上部トレンチ領域における厚い誘電体層は、カラー（ｃｏｌｌａｒ）１−１２とも呼ばれる。さらに、２つの異なった層厚さを有する誘電体層の製作は、これまで技術的に複雑であった。なぜなら、この製作は、複数のさらなるプロセス工程を必要とするからである。
【０００９】
原則的に、寄生トランジスタ１−１４のゲートキャパシタンスは、キャパシタとは異なり、小さい誘電率を有する材料を選択することによってさらに低減され得る。しかしながら、異なった材料を付与することは、同様に、前述の方法による、さらなるプロセス工程を必要とする。さらに、材料を選択すると、新しいゲート材料が、格子の欠陥によるドレイン１−８と埋め込み層１−４との間の境界に沿って引き起こされる漏れ電流を最小化するために十分に良好なシリコンと層接合されることを確実にするように注意が払われなければならない。この目的で、通常、シリコンを熱酸化し、次に酸化物を堆積することによってカラーが生成される。
【００１０】
従来技術による、ＤＲＡＭ半導体メモリのカラーを有するトレンチキャパシタの製作が図２ａ〜２ｆにおいて図で示される。第１の工程（図２ａ）において、パッド酸化物の機能を有する薄い酸化物層２−２、窒化物層２−３およびホウケイ酸ガラス（ＢＳＧ層）２−４を含むハードマスク層が、ｐ型ドーピングシリコンウェハ２−１に設けられる。さらに、フォトレジストがＢＳＧ層２−４に付与され、フォトリソグラフィでパターニングされて、フォトレジストマスク２−６が形成されて、フォトレジストマスク２−６の開口がエッチングされるべきトレンチの位置および断面を複製される。この場合、マスク開口２−５は、通常、楕円形状または実質的に円形状の断面を有するので、実際、これらの開口は、上から見るとほとんどホールとして知覚される。超大規模集積回路メモリ素子において、通常、これらの開口の通常の直径は、現在、１００ｎｍ〜５００ｎｍの範囲である。図２ａは、パッド酸化物２−２、窒化物層２−３およびＢＳＧ層２−４を含む層スタックが、好適には、第１の気体混合物を含むドライエッチングガス２−７を用いてパターニングされた後の構造を示す。従って、ｐ型ドーピングシリコンウェハ２−１にトレンチをエッチングするために用いられ得るハードマスクが製作された。フォトレジスト層２−６は、このパターニングの後に再び除去される。
【００１１】
トレンチ２−１５は、異方的ドライエッチング工程において、ＢＳＧ層２−４に関して、すなわち、第２のドライエッチングガス２−８を用いるＲＩＥエッチング工程により、実質的に、選択的にエッチングされ（図２ｂ）、この場合、トレンチの深さは、５μｍ以上の深さの範囲であり得る。その後、ＢＳＧ層２−４は、再び除去される。ＢＳＧ層は、湿式化学方式で除去される。さらなる工程において、トレンチ２−１５の側壁は、アルセノシリケートガラス２−１０および酸化物層で被覆され、アルセノシリケートガラス２−１０は、トレンチキャパシタの第１の電極を生成するための、後からのｎ型ドーピングに利用可能であるヒ素を保持する。実際、トレンチは、互いに近接して構成されるので、隣接するトレンチのｎ型ドーピング領域が重なり合い、その結果、埋め込み層とも呼ばれるｎ型ドーピング層がｎ型ドーピング領域から生成される。従って、埋め込み層は、トレンチキャパシタの共通の第１の電極として利用される。
【００１２】
埋め込み層は、（これを包囲する）ｐ型シリコンウェハのｐ型ドーピングされた区域、およびそのシリコンウェハの表面上の選択トランジスタ１−２から電気的に分離されなければならないので、埋め込み層は、半導体基板２−１の面から約５００ｎｍの最小距離を有しなければならない。この理由で、上部トレンチ領域のアルセノシリケートガラス２−１０を除去することが必要である。これは、トレンチ２−１５をフォトレジスト２−１１で充填して、これがエッチングバックされることによって行われる。次に、アルセノシリケートガラス２−１０をエッチングすることによって、フォトレジストがない領域においてのみヒ素ガラスが除去される（図２ｃ）。従って、部分的に除去されたフォトレジストの高さは、生成されるべきアルセノシリケートガラス層２−１０の上縁部、従って、キャパシタ領域２−１３の上縁部を規定する。
【００１３】
フォトレジスト２−１１が除去された後、キャップ酸化物（ｃａｐ  ｏｘｉｄｅ）が堆積され、その後、熱処理工程が実行される。これによって、トレンチの下部領域のヒ素が、壁の中に拡散し、埋め込み層２−１６が生成される。その後、アルセノシリケートガラス２−１０がトレンチから除去される。埋め込み層２−１６は、トレンチキャパシタの第１の電極として、および隣接するトレンチキャパシタの第１の電極間の導電性接続として利用される。
【００１４】
その後、誘電体層２−１８、例えば、酸化物−窒化物−酸化物（ＯＮＯ）層がトレンチ壁上に堆積され、第２の電極として利用されるｎ型ドーピングされたポリシリコン２−２０ａが堆積される。化学的機械的研磨（ＣＭＰ）工程および次に続くエッチングバック工程により、誘電体層２−１８およびポリシリコン２−２０ａのみが、半導体基板の表面の下およびキャパシタ領域の上縁部の下約１μｍにまでトレンチ内に残る。トレンチ内のエッチングバックは、ここで、エッチングバック上にカラーを生成することを可能にする（図２ｄ）。
【００１５】
その後、酸化物層が形に合わせて堆積され、次に、異方的にエッチングされるので、酸化物層のみが、上部トレンチ領域の側壁上に残り、カラー２−２２が形成される（図２ｅ）。カラーの層厚さは、約２０ｎｍ〜５０ｎｍである。さらに設けられるべき選択トランジスタとの導電性接続を後から、再び製作することができるように、トレンチ２−１５がポリシリコン２−２０ｂで充填される。さらなる手順において、ドレイン２−３１、ソース２−３２およびゲート電極２−２９およびゲート酸化物２−３０を有する選択トランジスタ２−２４は、半導体基板２−１上のトレンチキャパシタの近傍に設けられ、導電性ストラップ２−３３によりトレンチキャパシタの上部ポリシリコン２−２０ｂと接続される（図２ｆ）。
【００１６】
蓄積キャパシタの製作方法は、これまで複雑だったので、製作を簡単にするために相当な開発努力がなされている。さらに、埋め込み層および薄い誘電体層が生成される下部領域（キャパシタ領域）、およびカラーが厚い誘電体層として生成される上部トレンチ領域におけるトレンチの異なった処理は、複数のさらなるプロセス工程を必要とする。例えば、上部領域において、アルセノシリケートガラス２−１０がエッチングにより除去され得、その後、フォトレジストが再び除去されるようにするために、キャパシタ領域は、フォトレジスト２−１１で充填される必要がある。同様に、トレンチは、ポリシリコン２−２０で充填される必要がある。上部領域にカラーが生成され得るようにするために、ポリシリコンは、上部領域で再び除去される必要がある。
【００１７】
さらに、従来技術による方法は、トレンチ表面領域を拡大するためのプロセス工程をキャパシタ領域２−１３に導入する簡単な可能性をもたらさない。例えば、この方法は、下部トレンチ領域におけるトレンチの直径を大きくするプロセスシーケンスに、キャパシタ領域２−１３におけるトレンチのさらなる等方的エッチング工程を挿入する可能性を提供しない。「Ｍｅｔｈｏｄ  ｆｏｒ  ｆａｂｒｉｃａｔｉｎｇ  ｔｒｅｎｃｈ  ｃａｐａｃｉｔｏｒｓ」と称される、ドイツ特許出願第１００５５７１１．２号によるキャパシタ領域における間孔（ｍｅｓｏｐｏｒｅ）の生成さえ、プロセスシーケンスに挿入され得ないか、またはどうにか挿入され得る。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
従って、本発明は、選択トランジスタを有するメモリセルのトレンチキャパシタを製作する方法の、上述の不利な点を解消するという目的に基づく。特に、その意図は、方法を簡略化することである。さらに、本発明の目的は、トレンチキャパシタの蓄積キャパシタンスを増加させるという目的で、下部トレンチ領域におけるトレンチの直径を拡大する工程、または下部トレンチ領域において間孔を生成する工程といったプロセス工程を製作方法に簡単に統合することである。
【課題を解決するための手段】
【００１９】
本目的は、独立請求項１によるメモリセルを製作する方法によって達成される。本発明のさらなる有利な実施形態、改良点および局面は、従属請求項、明細書および添付の図面から明らかになる。
【００２０】
本発明は、集積半導体メモリのための少なくとも１つの選択トランジスタ、キャパシタが構成される下部トレンチ領域を有するトレンチキャパシタのためのトレンチ、およびキャパシタの電極と選択的トランジスタとの導電性接続が構成される上部トレンチ領域を有するメモリセルのためのトレンチキャパシタを製作する方法を提供する。この方法は、
ａ）トレンチを製作するための水平マスクが、第１の導電型の半導体基板上に生成される工程と、
ｂ）半導体基板が異方的にエッチングされ、これにより、上部トレンチ領域を生成する工程と、
ｃ）上部トレンチ領域の側壁が垂直マスクで覆われる工程と、
ｄ）半導体基板が水平マスクおよび垂直マスクに関して選択的にエッチングされ、これにより、下部トレンチ領域を生成する工程と、
ｅ）下部トレンチ領域の表面が第２の導電型の材料でドーピングされて、第１の電極が、各場合について、下部トレンチ領域の表面上に生成される工程と、
ｆ）誘電体が、各場合について、第１の電極に付与される工程と、
ｇ）垂直マスクが除去される工程と、
ｈ）第２の電極が、各場合について、誘電体に付与される工程と、
ｉ）第２の電極と選択トランジスタとの導電性接続が生成される工程とを包含する。
【００２１】
下部トレンチ領域を生成する前に垂直マスクを生成することは、下部トレンチ領域が、上部トレンチ領域のタイプに依存せずに構成され得ることを意味する。このようにして、下部トレンチ領域は、例えば、トレンチキャパシタのキャパシタンスを最小化するために必要とされるような任意の所望の形態で、大して複雑でなくエッチングされ得る。例として、下部トレンチ領域は、最初に、可能な限り大きいトレンチ深さを達成するために異方的にエッチングされ得、次に、トレンチの直径を拡大するために等方的にエッチングされ得る。これらの両方は、下部トレンチ領域の表面を最大化し、従って、このようなトレンチキャパシタをの電気キャパシタンスを最大化する。
【００２２】
さらに、下部トレンチ領域におけるトレンチの壁の表面を粗くするエッチング工程を実行することが可能であり、これは、トレンチキャパシタの表面を拡大させる。最終的に、例えば、ドイツ特許出願第１００５５７１１．２号に記載されるように、下部トレンチ領域においてトレンチ表面領域を拡大するために間孔をエッチングすることもまた可能である。上部トレンチ領域は、エッチングプロセスが水平マスクおよび垂直マスクに対して選択的に進行する限り、このエッチング法に対して無傷の状態で保持される。
【００２３】
さらに、水平および垂直マスクを用いて、ドーピングにより下部トレンチ領域において第１の電極を生成することが可能であり、その際、上部トレンチ領域を覆うためのさらなる工程は必要とされない。
【００２４】
本発明による方法は、さらに、下部トレンチ領域にほとんど依存することなく、上部トレンチ領域を構成することを可能にする。例として、層厚さを有する誘電体に第２の電極が付与され得、上部トレンチ領域がパターニングされる間、これらの電極が下部トレンチ領域、特に、誘電体に十分な化学的および機械的保護をもたらすようにする。このようにして、上部トレンチ領域をパターニングするための処理クリアランスが著しく向上する。これは、既存のプロセス工程シーケンスとのより良好な適合性を可能にするので、本発明による方法は、既存の加工ラインに、簡単に、従って費用効果的に組み込まれ得る。
【００２５】
さらに、より大きい処理クリアランスは、第２の電極と選択トランジスタとの導電性接続の製作を容易にする。従って、例えば、上部トレンチ領域に絶縁体（「カラー」）を生成することが可能であり、この絶縁体は、動作中、トレンチの壁に沿って生じる寄生電流を抑制し得る。そうでない場合、寄生電流は、トレンチキャパシタの所望でない早期放電をもたらす。より大きい処理クリアランスは、メモリセル構造の大きさを低減するための新しいパラメータウィンドウをさらにもたらす。
【００２６】
本発明による方法は、さらに、垂直マスクが除去される工程ｇの方法に基づく。従って、垂直マスクが、例えば、トレンチカラー等の機能的に重要なタスクを実行しないので、上部トレンチ領域の構成は、垂直マスクのタイプおよび材料にほとんど依存しない。その結果、適切な垂直マスク４−１１の製作が容易になり、かつより大きい処理クリアランスが可能である。特に、本発明の方法は、上部トレンチ領域において、適切な絶縁体（例えば、「カラー」）、およびトレンチキャパシタと選択トランジスタとの間に電気的接続を生成し、かつこれらのプロセス工程が下部トレンチ領域に相対的に大きい影響を及ぼすことがない、新しい可能性を開く。
【００２７】
本発明による方法は、トレンチが生成された後、上部トレンチ領域の壁が露出されて、適切な絶縁体、特に「カラー」と置換され得るという観点から、特に有利である。これらの絶縁体は、これらの絶縁体は、上部トレンチ領域における第２の電極とトレンチ壁との静電結合を十分に抑制するために十分な厚さの層厚さ、および十分に小さい誘電率を有しなければならない。この場合、「十分に抑制する」とは、メモリの動作中、絶縁体と半導体基板との間の境界層において、第１の電極（「寄生トランジスタ」）を放電させ得る導電性の反転層がトレンチ壁に生成されないことを意味する。
【００２８】
さらに、垂直マスクの除去は、半導体基板と絶縁体層との間の境界層に漏れ電流を生成しないか、またはわずかな漏れ電流しか生成しない絶縁体をトレンチ壁に生成することを可能にする。このような漏れ電流は、第１の電極を放電させて、蓄積された電荷を早期に喪失させ得る。最後に、垂直マスクの除去は、絶縁体を損なう気相堆積および窒化といった予備プロセスにさらされない上部トレンチ領域に、絶縁体が後から生成されることを可能にする。
【００２９】
メモリセルが設けられる半導体基板は、好適には、シリコンを含む。なぜなら、トランジスタおよびトレンチキャパシタを非常に高い集積密度で生成する技術がこの材料のために利用可能だからである。原則的に、一方またはもう一方の導電型を有する半導体基板上にメモリセルを製作することが可能である。しかしながら、メモリセルは、好適には、ｐ型ドーピングされた半導体基板上に製作される。なぜなら、選択トランジスタは、ｎ型ドーピングされた拡散区域を有するからであり、この拡散区域は、シリコン中での電子の移動度が大きいため、（電荷キャリアとしてのホールと比較して）より高速のスイッチング速度を保証する。
【００３０】
半導体基板上の水平マスクは、トレンチキャパシタのために半導体基板内にトレンチを生成するためのマスクとして利用される。水平マスクは、好適には、フォトリソグラフ法によって層スタックから生成される。層スタックは、特に、トレンチを生成するためのエッチング工程に耐えなければならない。層スタックは、好適には、次に付与されるべき層をパターニングするためのストップ層（すなわち、ＣＭＰ研磨ストップ）として利用され得る窒化物層を有する。
【００３１】
別の好適な実施形態において、水平マスクは、好適には、１〜２μｍの厚さを有する厚い酸化物層を有する。このような水平マスク（ハードマスク）を用いて、例えば、４０を超える大きなアスペクト比を有するトレンチをエッチングすることが可能である。その結果、例えば、３００ｎｍ未満、および好適には１００ｎｍ未満のトレンチ直径を有する極めて小さい領域に電荷を蓄積するために十分なキャパシタンスのトレンチキャパシタを製作することが可能である。
【００３２】
水平マスクは、好適には、メモリセルの製作中に再び除去される。水平マスクは、好適には、本発明による方法の工程ｈの後、例えば、第２の電極が、各場合について、誘電体に付与された後に除去される。水平マスクは、好適には、ＨＦウェットエッチング工程により除去される。第２の電極が、エッチング工程の前に誘電体上にすでに設けられている場合、エッチングは、有利にも、下部トレンチ領域にわずかな影響しか及ぼさない。下部トレンチ領域へのエッチングの影響は、特に、トレンチが、第２の電極の材料でトレンチ内の上縁部まで充填された場合に小さい。
【００３３】
トレンチを生成するために利用される水平マスクの開口は、好適には、ほぼ円形状または楕円形状であり、従って、ほぼ円形状または楕円形状の断面を有するトレンチが生成される。所定の断面領域に関して、ほぼ円形状または楕円形状の断面は、技術的に、より単純に製作され得、かつ内部領域においてより容易に被覆され得る。このような断面領域の通常の直径は、好適には、２０ｎｍ〜５００ｎｍの範囲である。
【００３４】
水平マスクが完成した後、異方性エッチング工程が実施され、これによって、上部トレンチ領域が生成される。半導体基板の表面に近いトレンチが半導体基板の表面上の領域を可能な限り小さく占有し、可能な限り高いメモリセル密度を取得できるようにするために、上部トレンチ領域が異方的にエッチングされる。他方、上部トレンチ領域の深さは、可能な限り小さくなるように選択される。なぜなら、この領域は、トレンチ壁に対して厚い絶縁体（カラー酸化物の厚さ）を有するので、トレンチキャパシタのキャパシタンス全体に寄与し得ないからである。しかしながら、他方、上部トレンチ領域の深さは、半導体基板の表面上に構成されるキャパシタおよびトランジスタが、互いに電気的に適切に分離される半導体基板の表面からキャパシタを十分に遠く離して保持するために十分な大きさでなければならない。上部トレンチ領域は、通常、約１μｍの深さで半導体基板中に広がる。
【００３５】
好適には、水平マスクは、数ナノメータから数十ナノメータで、さらにアンダーカットされ、従って、水平マスクは、トレンチ壁にてこの距離だけ後方にずらされて生成される。これは、回避することが技術的に困難である、水平マスクの傾斜（漏斗形状の）エッチングの場合、半導体基板の水平面領域は、下部トレンチ領域を生成するエッチング工程によって露出されない。半導体基板の露出された水平面領域は、トレンチの外側に所望でないエッチングに対して攻撃する領域を表す。
【００３６】
上部トレンチ壁の側壁を覆う垂直マスクは、主に、下部トレンチ領域においてキャパシタが生成される間、主に上部トレンチ領域を覆うために利用され、従って、下部トレンチ領域は、所望の形態を取得するために、大方自由に選択され得る方法によりエッチングされ得る。この場合、上部トレンチ領域の側壁は、好適には、水平マスクを完全に覆うので、上部トレンチ領域における側壁のいかなる区域も、下部トレンチ領域を生成するために実行されるエッチング法にさらされない。
【００３７】
この場合、垂直マスクを生成する好適な方法は、次に異方性エッチングが続く材料を覆う形を合わせた堆積である。このようにして、被覆材料は、上部トレンチ領域の側壁を完全に覆う、ほぼ垂直な側壁に残る。被覆材料は、好適には、窒化物層または窒化物／酸化物層（「ＮＯ層」）であり、これは、エッチング法で、シリコンに対する良好な選択性、および外部から供給されたガスに対する良好な拡散障壁壁をもたらす。
【００３８】
従って、窒化物層またはＮＯ層は、好適には、下部トレンチ領域を生成する間、および第１の電極を生成するためのドーピングの間、上部トレンチ領域の側壁を保護するための垂直マスクとして利用される。ＮＯ層は、深いトレンチをエッチングする間、窒化物層よりも良好な被覆特性を有するので、ＮＯ層は、深いトレンチを生成するために好ましい。垂直マスクのＮＯ層の厚さは、好適には、１０ｎｍ〜３０ｎｍの範囲に位置し、ＮＯ層は、好適には、約１５ｎｍの厚さを有する。
【００３９】
下部トレンチ領域は、垂直マスクに関して選択的に、および垂直マスクに関して選択的にエッチングされる。下部トレンチ領域の表面は、好適には、キャパシタの支持領域として利用される。従って、下部トレンチ領域の最大の面は、トレンチキャパシタの最大のキャパシタンスを可能にする。メモリセルの集積密度はとりわけ最小キャパシタンスによって制限されるので、下部トレンチ領域のエッチングは、好適には、下部トレンチ領域の最大面が、半導体基板における下部トレンチ領域をエッチングするために存在する体積で生成されるように実行される。キャパシタンスが下部トレンチ領域の表面上に生成され得るように、後から誘電体材料および電極材料で被覆されるようにするためのアクセスが可能であることを確実にするよう注意が払われなければならない。従って、確実な被覆のために、トレンチ、および、適切ならば、さらにトレンチの分岐が最小の直径を有しなければならない。
【００４０】
従って、第１の好適な実施形態において、下部トレンチ領域は、可能な限り深く作製される。なぜなら、トレンチキャパシタの表面は、下部トレンチ領域の深さと共に直線的に拡大するからである。この場合、下部トレンチ領域の深さは、通常、数百マイクロメータの範囲である基板の厚さ、および約５０〜５００ｎｍの所定の直径を有する深さが大きいトレンチを生成する技術的実現性によってのみ制限される。好適には、深さが非常に大きいトレンチは、主に、異方性エッチングによって生成される。異方性エッチングは、３０を超える、好適には４０を超えるアスペクト比でトレンチを生成するために用いられ得る。
【００４１】
第２の好適な実施形態において、下部トレンチ領域には、可能な限り大きい直径が提供される。なぜなら、下部トレンチ領域の表面は、直径の２乗で拡大するからである。各場合について、直径は、トレンチの実際の断面形状と可能な限り整合する円の直径である代表的な直径を意味する。下部トレンチ領域の最大直径は、主に、半導体基板上に構成されたトレンチキャパシタの密度によって制限される。なぜなら、近隣のトレンチキャパシタの下部トレンチ領域は、互いに接触してはならないからである。トレンチキャパシタの密度は、同様に、半導体基板上のメモリセルの密度に依存する。可能な限り大きいメモリセル密度は、主に、上部トレンチ領域の断面、選択トランジスタの領域、近隣のトランジスタを分離するために必要とされる領域、および場合によっては、他の素子によっても制限される。半導体基板の表面上のメモリセルのために必要とされる複数の素子は、下部トレンチ領域の断面が、上部トレンチ領域の断面よりもはるかに大きくなり得ることを確実にする。好適な実施形態において、下部トレンチ領域は、必要とされるトレンチ深さを生成する異方性エッチング、および下部トレンチ領域を広くして所望の直径のトレンチ断面にする、次に続く等方性エッチングによって生成される。
【００４２】
第３の好適な実施形態において、異方性または等方性エッチングされた下部トレンチ領域の表面領域は、適切なエッチングにより、下部トレンチ領域の表面を粗くすることによって拡大される。トレンチキャパシタのキャパシタンスを大きくするために粗面を生成する方法は、例えば、米国特許第５，９８１，３５０号および米国特許第６，０２５，２２５号にて記載される。
【００４３】
第４の好適な実施形態において、異方性または等方性エッチングされた下部トレンチ領域は、下部トレンチ領域におけるトレンチ壁に間孔を生成することによって拡大される。トレンチキャパシタにおいて間孔を生成する方法は、例えば、ドイツ特許出願第１００５５７１１．２号に記載される。
【００４４】
これらは、下部トレンチ領域を生成するエッチング法のいくつかの例にすぎない。原則的に、本発明による方法が、上部トレンチ領域を垂直マスクで覆い、半導体基板の表面を水平マスクで覆うことによって可能にすることは、下部トレンチ領域を生成するための任意の形態のエッチングが、そのエッチングが水平マスクおよび垂直マスクに対して選択的である限り、プロセスシーケンスに簡単に挿入され得る。
【００４５】
下部トレンチ領域の表面は、第２の導電型の材料でドーピングされるので、第１の電極は、各場合について、表面上に生成される。ドーピングは、下部トレンチ領域において低インピーダンスで導通する表面を生成する。キャパシタが生成されるべきこの表面は、第１の電極としての機能を担う。ドーピングは、半導体基板のものと逆の導電型であるので、第１の電極が、半導体基板の表面上の回路素子から電気的に分離され得ることを確実にする。あるいは、金属を含む電極層が下部トレンチ領域の表面上に設けられる。この層は、第１の電極の機能を担う。これは、より大きいトレンチキャパシタンスを達成することを可能にする。
【００４６】
下部トレンチ領域の表面のドーピングは、好適には、近隣のトレンチのドーピング区域が、低インピーダンスで互いに電気的に接続されるまで実行される。これにより、層が低インピーダンスでドーピングされ、かつトレンチキャパシタのすべての第１の電極を互いに接合し（埋め込み層）、この第１の電極にキャパシタのための一様な基準電圧が印加される。
【００４７】
第１の電極を生成するためのドーピングは、好適には、トレンチが深い場合でもトレンチ壁の一様なドーピングを可能にする気相ドーピングプロセス工程において実行される。この場合、ドーピングは、好適には、ヒ素を用いて行われる。垂直マスクおよび水平マスクによる被覆は、各場合において、下部トレンチ領域のみがドーピングされることを確実にする。これは、埋め込み層が、下部トレンチ領域においてのみ位置し、半導体基板の表面に存在する、各場合について、蓄積キャパシタを短絡する電気回路とオームの導電性接続（ｏｈｍｉｃ  ｃｏｎｄｕｃｔｉｖｅ  ｃｏｎｎｅｃｔｉｏｎ）が存在しないことを確実にする。他のドーピング方法、従って、例えば、次の熱工程（ドライブイン（ｄｒｉｖｅ−ｉｎ））を用いるＡＳＧコーティングの支援による上述の方法もまた考えられ得る。
【００４８】
誘電体は、各場合について、第１の電極に付与される。好適には、誘電体は、各場合について、下部トレンチ領域における第１の電極の表面を完全に覆う。各トレンチキャパシタのために可能な限り大きいキャパシタンスを取得するために、可能な限り大きい誘電率を有する材料を含む非常に薄い層が、好適には、誘電体として提供される。しかしながら、最小の層厚さは、キャパシタの電極間の電圧に対して、この層によって供給されなければならない必要とされる絶縁耐力によって制限される。従って、誘電体は、好適には、酸化物−窒化物−酸化物（ＯＮＯ）層、窒化物−酸化物（ＮＯ）層または酸化物層である。これらの材料は、公知の方法により、大きいアスペクト比、例えば、トレンチの直径に対するトレンチの深さの大きい比を有するトレンチにおいてさえ、一様に導入され得る。誘電率が大きいために、好適には、Ｔａ２Ｏ５、Ａｌ２Ｏ３、または誘電体として、例えば、ハフニウム、ジルコニウムまたはルテニウム等を加えたＡｌ２Ｏ３もまた使用される。
【００４９】
第２の電極は、各場合について、誘電体に付与されるので、第１の電極、誘電体および第２の電極は、各トレンチ内にキャパシタを形成する。第２の電極は、導電性材料を含み、かつ好適には、ドーピングされたポリシリコンまたは金属を含む。第２の電極は、好適には、上部トレンチ領域にまで伸びて、可能な限り大きいキャパシタンスを生成する。第２の電極は、好適には、トレンチを導電材料で上部トレンチ領域まで充填することによって生成される。その結果、下部トレンチ領域の誘電体が完全に覆われて、可能な限り大きいキャパシタンスが形成される。さらに、通常、薄い誘電体は、下部トレンチ領域を完全に充填することによって、外側からの機械的および化学的影響に対して可能な限り保護される。あるいは、第２の電極は、例えば、アルミニウム、またはタングステン、チタンまたはタンタルといった耐火金属の１つからの金属、それらのケイ化物、ＴｉＮ、あるいはこれらの導電性材料の層スタックからもまた生成され得る。これらの材料は、ポリシリコンよりも小さい電気抵抗を有し、その結果、特に、読み込みおよび読み出しの間、非常に深いトレンチキャパシタの直列抵抗は著しく低減される。
【００５０】
可能な限り大きいキャパシタンスを形成するために、トレンチが第２の電極の材料で充填される場合、ボイドが生成されるか否かは重要でない。第２の電極の材料で充填するプロセスの間、特に重要なのは、誘電体で覆われた第１の電極が、第２の電極の材料で可能な限り広範囲に覆われることである。
【００５１】
垂直マスクは、好適には、ＨＦグリコールまたは熱リン酸を用いてウェットエッチングすることによるエッチング工程によって除去される。第１の好適な実施形態において、第２の電極が誘電体に付与されてから、垂直マスクが除去される。その結果、下部トレンチ領域、特に、誘電体は、エッチング中の損傷的な影響に対して保護される。
【００５２】
この場合、トレンチは、垂直マスクが後から簡単に除去され、各場合について、絶縁体（カラー）によって置換され得る上部トレンチ領域におけるレベルにまで充填される。絶縁体は、寄生トランジスタの閾値電圧Ｖｔｈｒを半導体メモリの動作中、チャネル漏れ電流を最小化して、トランジスタチャネルに反転が生じ得ない大きさにするためのゲートの部分として利用される。上部トレンチ領域まで導電性材料で充填する工程は、好適には、トレンチを導電性材料で等角に覆うことによって達成され、次に、トレンチの所望のレベルにまでエッチングバックされる。
【００５３】
別の好適な実施形態において、誘電体が付与された後、マスクが除去される。この場合、次に、付与されるべき誘電体は、トレンチ壁領域全体、特に、上部トレンチ領域も覆う。この方法は、上部トレンチ領域に「埋め込みカラー」を製作することが問題である場合、簡略化を可能にする。この場合、好適には、シリコンを含む第２の電極の進行エッチングバック（ｐｒｏｇｒｅｓｓｉｖｅ  ｅｔｃｈｉｎｇ−ｂａｃｋ）の保護シールドとして、上部トレンチ領域において誘電体を利用することが可能である。進行エッチングバックは、好適には「埋め込みカラー」領域を規定するために実行される。
【００５４】
最後に、第２の電極と選択トランジスタとの導電性接続が生成される。導電性接続は、好適には、選択トランジスタの拡散区域の１つに導かれる。選択トランジスタは、好適には、記憶のためのトレンチキャパシタを分離するためか、または充電、放電または読み出しのためにトレンチキャパシタのイネーブルを可能にするために利用される。充電および放電は、各場合について、導電性接続を介して行われる。空間を節約するために、導電性接続を介してトレンチキャパシタに接続される選択トランジスタの拡散区域が、好適には、半導体基板の表面上のトレンチキャパシタに近接して構成される。
【００５５】
第２の電極と拡散区域との導電性接続は、複数の方法で行われ得る。第１の好適な実施形態において、導電性接続は、トレンチを導電性材料で半導体基板の表面まで充填し、半導体基板の表面上に伸びる導電性ストラップ（「表面ストラップ」）を製作することによって生成され、トレンチキャパシタの導電性材料と選択トランジスタの拡散位置とを導通するように接続する。
【００５６】
第２の好適な実施形態において、トレンチは、半導体基板のすぐ下までのみ充填されるので、半導体基板の表面の下に拡散区域への導電性ストラップ（「埋め込みストラップ」）を生成することが可能である。この方法を用いて、より大きい実装密度さえ生成され得る。しかしながら、本発明は、これらの２つの方法に限定されず、むしろ、拡散位置と第２の電極との間の接続を生成するすべての導電性接続を含む。
【００５７】
好適な実施形態において、垂直マスクが、好適には、低誘電率を有する絶縁体と、好適には、第２の電極が生成された後に置き換えられる。低誘電率は、特に、垂直マスクの材料の誘電率の値よりも小さい値として理解され得る。このようにして、所与の層厚さについて、寄生トランジスタのゲートの単位面積ごとのキャパシタンスが小さくされ、かつトランジスタチャネル電流をターンオンするための閾値電圧は大きくなる。この場合、閾値電圧は、半導体メモリの動作中、寄生トランジスタが十分に小さい漏れ電流を有することを確実にする最小閾値電圧値に到達しなければならない。同様に、誘電率が小さい場合、絶縁体の層厚さは、より小さく選択され得、これは、トレンチキャパシタの断面を可能な限り小さくする試みに従う。
【００５８】
絶縁体の材料を選択する際に、半導体基板材料に関して、材料は、絶縁体と半導体基板との間の境界領域に沿うトランジスタチャネルにおける漏れ電流を最小化するために、可能な限り格子の欠陥がない接合を形成することが保証される。このような漏れ電流は、同様に、トレンチキャパシタを放電させ、かつ電荷の蓄積を不可能にし得る。格子の欠陥がない接合については、特に、ＳｉＯ２−Ｓｉ接合が好適に選択され、ＳｉＯ２は、好適には、熱により生成される。従って、好適な実施形態において、絶縁体は、上部トレンチ領域の側壁を熱酸化することによって生成される。
【００５９】
さらに、十分に高い閾値電圧用に予め決定された絶縁体層厚さを生成するために、酸化物層は、好適には、酸化された側壁上に堆積される。この場合、所定の層厚さは、寄生トランジスタ上で最小閾値電圧を達成するために必要とされる、単位面積ごとの最大キャパシタンスから導出される。
【００６０】
上部トレンチ領域の側壁上への絶縁体の生成は、好適には、絶縁体材料を含む層を生成し、次に、絶縁材料を、ほぼ矩形の面上、特に、矩形の上部トレンチ領域の壁上にのみ残す異方性エッチングにより行われる。
【００６１】
絶縁体は、好適には、上部トレンチ領域における半導体基板上の垂直マスクが除去された後に生成される。絶縁体（「カラー」）は、好適には、上部トレンチ領域における第２の電極を半導体基板から電気的に分離するために利用される。このようにして、第２の電極と、関連する選択トランジスタとの間の導電性接続を、上部トレンチ領域を介して行うことが可能である。絶縁体は、好適には、十分な層厚さを有しなければならない。絶縁体の十分な層厚さは、メモリの動作中に蓄積キャパシタの電荷の所望でない喪失を回避するために、寄生トランジスタの閾値電圧を大きくするために必要とされる。絶縁体は、好適には、下部トレンチ領域の表面をドーピングした後に生成される。なぜなら、このようにして、絶縁体は、例えば、気相ドーピング（ＧＰＤ）プロセスといったドーピングの不利な影響にさらされない。第２の電極を半導体基板から電気的に分離する「カラー」として機能する絶縁体は、漏れ電流が接合領域に生成されないように、半導体基板に対して可能な限り欠陥を有しない接合層を有しなければならない。従って、半導体基板に対する良好な接合層を有するために、絶縁体を、ドーピング、エッチング等のプロセス工程にさらす回数を可能な限り少なくすることが有利である。
【００６２】
半導体基板は、好適には、第２の電極が設けられた後、および絶縁体が生成される前に上部トレンチ領域においてエッチングされる。エッチングは、上部トレンチ領域の少なくとも一部分における断面を拡大する。上部トレンチ領域における断面の拡大は、好適には、上部トレンチ領域のさらなる狭窄（ｃｏｎｓｔｒｉｃｔｉｏｎ）またはクロージャ（ｃｌｏｓｕｒｅ）をもたらすことなく、上部トレンチ領域において十分な層厚さを有する絶縁体または「カラー」の空間を提供するために利用される。特に、３００ｎｍ未満、好適には、１００ｎｍ未満のトレンチの直径を有する超大規模集積トレンチキャパシタの製作において、上部トレンチ領域におけるさらなる狭窄は、トレンチを材料で、特に第２の電極の材料（例えば、ポリシリコン）で充填することを困難にする。
【００６３】
トレンチが充填された後の半導体基板の上部トレンチ領域におけるエッチングは、第２の電極の材料（例えば、プリシリコン）に関して選択的に行われ得るが、必ずしも行われる必要はない。上部トレンチ領域における半導体基板のエッチングは、数十ｎｍの深さにまでしか行われないので、通常、第２の電極の材料（この材料は数μｍの深さで半導体基板中に広がる）が同時にエッチングされるか否かは重要ではない。
【００６４】
上部トレンチ領域におけるエッチングは、好適には、窒化物層／酸化物層、または酸化物層である第２のライナー（ｌｉｎｅｒ）に関して、選択的に実行される。第２のライナーは、好適には、上部トレンチ領域の上部領域をトレンチの上縁部まで保護し、これによって、トレンチの上縁部のトレンチの断面が拡大することを防止する。このような拡大は、半導体基板の主要面上のトレンチキャパシタに必要な面積を大きくする。
【００６５】
さらに、第２のライナーは、上部トレンチ領域におけるエッチングが半導体基板の主要面に対して、良好に規定された距離で実行されることを保証する。一方で、これは、上部トレンチ領域における特定の領域をエッチングされない状態で残す。この領域は、選択トランジスタと第２の電極との導電性接続を、例えば、「表面ストラップ」または「埋め込みストラップ」の形態で生成するために必要とされる。他方、半導体基板の主要面に対して十分な距離を有する「埋め込みカラー」を生成することが可能になるので、「埋め込みカラー」は、半導体基板の主要面上の、例えば、選択トランジスタ等の電子素子の機能を損なわない。メモリセルのより高い集積密度が、このようにして可能である。
【００６６】
半導体基板は、好適には、
ａ）トレンチを第２の電極の材料で、好適には、半導体基板の上縁部まで充填する工程と、
ｂ）第２の電極の材料を、上部トレンチ領域内の第１のエッチングバック段までエッチングバックする工程と、
ｃ）第１のエッチングバック段の上のトレンチ壁を第２のライナーで被覆する工程と、
ｄ）好適には、上部トレンチ領域内に位置する材料をエッチングバックする工程と、
ｅ）半導体基板を第２のライナーに関して選択的に開ける工程と
により、上部トレンチ領域におけるエッチングのために開けられる。
【００６７】
この開口方法は、上部トレンチ領域内、すなわち、第１のエッチングバック段と第２のエッチングバック段との間の良好に規定された領域において半導体基板をエッチングすることを可能にする。
【００６８】
絶縁体（「埋め込みカラー」）は、好適には、上部トレンチ領域におけるエッチングされた区域に、好適には、第１のエッチングバック段と第２のエッチングバック段との間に生成される。この絶縁体の構成は、上部トレンチ領域の狭窄を妨害する。さらに、上部トレンチ領域におけるエッチングは、トレンチを狭窄させることなく、トレンチ領域において非常に大きい層厚さを有する絶縁体を生成することを可能にするので、上部トレンチ領域における寄生トランジスタの閾値電圧は、寄生トランジスタの電流が蓄積キャパシタを放電させ得ないように高くされる。
【００６９】
好適な実施形態において、第２のライナーが誘電体に付与される。その結果、埋め込みカラーが生成される前に、誘電体が除去される必要がない。同時に、誘電体および第２のライナーは、共に、例えば、ＮＯ層の形態で、上部トレンチ領域における半導体基板のエッチング中に、良好な被覆を形成する。
【００７０】
別の好適な実施形態において、第２のライナーが半導体基板に付与される。この場合、第２のライナーが付与される前に、少なくとも開領域において誘電体が除去されることが必要である。しかしながら、後の誘電体を除去する工程は省略される。十分な厚さがある場合、第２のライナーは、上部トレンチ領域における半導体基板を選択的にエッチングする間、単一の層であっても十分な保護をもたらす。
【００７１】
第３の好適な実施形態において、第２のライナーが誘電体に付与され、その後、好適には、インサイチュ蒸気発生器（ｉｎ  ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｏｒ）（ＩＳＳＧ）プロセス工程によって、酸化物に変換される。誘電体がＮＯ層である場合、酸化物層は、ＩＳＳＧプロセス工程によって、ライナーＮＯ層の組み合わせから生成される。したがって、生成された酸化物層は、第２のライナーのように、上部トレンチ領域における半導体基板をエッチングするためのマスキングとして置換され得、従って、次のプロセス工程は、第２のライナーに関する工程と、わずかにしか違わない。
【００７２】
本発明は、図面の図を参照して、以下においてより詳細に説明される。
【００７３】
図１および図２ａ〜図２ｆについては、本明細書の先行する説明においてすでに記載されている。
【００７４】
図３ａ〜図３ｈは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の実施形態を示す。
【００７５】
図３ａは、半導体基板３−１を示す。これは、本実施形態においてｐ型ドーピングシリコンウェハであり、設けられた層スタックは、薄いパッド酸化物３−２、窒化物層３−３、約１μｍ〜２μｍを有する酸化物３−４、および２００ｎｍ〜３００ｎｍの厚さを有するポリシリコン層３−５を含む。ＴＥＯＳ層３−４は、例えばシラン酸化物等、他の酸化物をさらに含み得る。
【００７６】
その後、ポリシリコン層３−５は、半導体基板２−１におけるトレンチキャパシタのために生成されるべきトレンチの構造、位置および断面を規定する標準的フォトリソグラフィ法の支援によりパターニングされる。その後、第１の水平マスク３−８ａが、ポリシリコン層３−５に関して、異方性エッチング工程、好適には、ドライエッチングガス３−６を用いて、ＴＥＯＳ酸化物３−４、窒化物層３−３およびパッド酸化物３−２にわたって選択的に生成される。この場合、エッチングは、開マスク（ｏｐｅｎ  ｍａｓｋ）領域において窒化物層３−３およびパッド酸化物３−２にわたってブリーチ（ｂｒｅａｃｈ）が完了することを確実にするために、好適には、シリコン中の約１０ｎｍ〜２０ｎｍに広がる（図３ｂ）。第１の水平マスク３−８ａは、ハードマスクとも呼ばれる。
【００７７】
次に、異方性エッチングが、好適には、ドライエッチング工程で、上部トレンチ領域３−１０ａを生成するために、第１の水平マスク３−８ａに関して選択的に行われる。上部トレンチ領域は、通常、約５００ｎｍ〜１５００ｎｍの深さでｐ型ドーピングシリコン中に突出する。ポリシリコン層３−５は、異方性エッチングの後、大部分または完全に除去される。
【００７８】
垂直マスクを生成するために、約１５ｎｍの厚さを有する窒化シリコン層が次に付与されて、異方的にエッチングされる。異方性エッチングの結果、ほぼ垂直に伸びる窒化シリコン層の層素子のみがトレンチに残る。この層素子は、図３ｃにおいて垂直マスク３−１１として示される。約１５ｎｍの垂直マスクの厚さは、気相ドーピング（下部トレンチ領域のドーピング）、間孔の生成、等方性エッチングによるトレンチ領域の拡大の生成といったプロセス工程に対して上部トレンチ領域を保護するために十分である。垂直マスクは、エッチング中、トレンチ領域における水平マスク３−８ａの層をさらに保護する。パッド酸化物３−２は、例えば、ＴＥＯＳ酸化物３−４が後で除去される際に用いられるウェットケミカルエッチング工程に対して特に敏感である。
【００７９】
垂直マスクを生成するための窒化シリコン層に対する代替物として、約１５ｎｍの厚さを有する酸化シリコン／窒化シリコン層を用いることも可能である。下部トレンチ領域を生成するための異方性エッチングの間、このような酸化シリコン／窒化シリコン層は、窒化物だけの場合よりも良好な耐久性を有し、好適な方法である。
【００８０】
酸化シリコン／窒化シリコン層を生成するために、最初に約１０ｎｍの厚さを有する窒化物層がＬＰＣＶＤプロセス（１７０ｍＴｏｒｒの気圧のＮＨ３／ＳｉＨ２Ｃｌ２の混合ガス中で７１５℃の温度で１４分間）で等角的に堆積されることが望ましい。従って、種々の可能性がある。
【００８１】
ａ）第１の好適な方法の工程において、窒化物の約半分が９００℃の温度のインサイチュ蒸気発生（ＩＳＳＧ）法（３３％のＨ２成分を有するＯ２雰囲気中で、気圧：１０．５Ｔｏｒｒ、最大１２０秒間）にて酸化シリコンに変換される。これにより、約５ｎｍの厚さを有する窒化物層と約９ｎｍの厚さを有する酸化シリコンとのＮＯ層が生成される。
【００８２】
ｂ）第２の好適な方法の工程において、窒化物が約１０５０℃で１００００ｓｃｃＯ２ガス流で、約１６．５分間のＬＯＣＯＳ方法の工程にて処理され、従って、モニタは、約３５ｎｍの厚さを有する酸化物４層を示す（ｏｘｉｄｅ  ｏｎ  ｍｏｎｉｔｏｒ）。このようにして、窒化物層は、約７ｎｍの厚さを有する窒化物層と、その上に位置する５ｎｍの厚さを有する窒素酸化物層とに変換される。
【００８３】
ｃ）第３の好適な方法において、アモルファスシリコンが、５００℃、２００ｍＴｏｒｒおよび１２０ｓｃｃｍのＳｉＨ４のガス流で約３９分間堆積される。その後、酸化工程が行われ得る。
【００８４】
これらの方法の１つによって、約１０〜２０ｎｍの厚さを有するシリコン／窒化シリコン層または酸化シリコン／窒化シリコン層が取得される。次に、異方性エッチングが行われ、それにより水平層素子が除去され、垂直に伸びる層素子のみが残る。残った垂直の酸化シリコン／窒化シリコン素子は、図３ｃにおいて垂直マスク３−１１として示される。
【００８５】
下部トレンチ領域３−１０ｂは、ここで、第１の水平マスク３−８ａに関して選択的に、および垂直マスク３−１１に関して選択的に従来技術による異方性エッチングされることにより生成され得る。このエッチング工程は、通常、５μｍ〜１０μｍの深さで半導体基板中に広がる。しかしながら、深さは、１つの値に固定されず、従って、著しく深いトレンチ３−１０（図３ｄ）を生成することもまた可能である。異方性エッチング工程により、ＴＥＯＳ酸化物層３−４は、下部トレンチ領域の深さに依存して著しく薄くなる。
【００８６】
技術的な理由で、第１の水平マスク３−８ａの開縁部は、多くの場合、直角に伸びず、傾斜するか、または漏斗形状に伸びる。漏斗形状の開縁部は、漏斗形状の領域における第１の水平マスク３−８ａの厚さが、下部トレンチ領域３−１０ｂの異方性エッチングの間、下に位置する半導体基板３−１を保護するために十分でない。この場合、半導体基板３−１の水平面領域が開けられ、従って、下部トレンチ領域３−１０ｂにおいて大きい面を生成することが意図されるエッチングは、さらに、半導体基板３−１の水平面領域を意図せずにエッチングする。半導体基板３−１の水平表面領域での意図しないエッチングを避けるために、上部トレンチ領域３−１０ａを拡大する等方性エッチングは、好適には、下部トレンチ領域３−１０ｂの異方性エッチングの前に実行される。拡大は、開口の傾斜に依存し、５ｎｍ〜５０ｎｍの範囲にあり得る。従って、第１の水平マスク３−８ａの開口の斜めの縁部はアンダーカットされる。従って、垂直マスク３−１１が付与された後、下部トレンチ領域３−１０ｂの異方性エッチング中、漏斗形状の開口の縁部領域がエッチングされた場合でも、半導体基板３−１の水平面領域が開けられないことを保証することが可能である。
【００８７】
ＴＥＯＳ層３−４は、ここで、湿式化学的に除去され得、従って、第１の水平マスク３−８ａが縮小されて、より薄い第２の水平マスク３−８ｂが形成される。
湿式化学エッチングは、本発明による方法により可能になる。なぜなら、垂直マスクは、特に、湿式化学的作用に対してパッド酸化物３−１を保護し、従って、半導体基板３−１からの窒化物層３−３のはく離を防止するからである。
【００８８】
ＴＥＯＳ酸化物層３−４が除去された後、下部トレンチ領域３−１０ｂの壁が、好適には、気相ドーピング（ＧＰＤ）法によって、例えば、ヒ素を用いてｎ型ドーピングされ、従って、トレンチキャパシタの第１の電極が生成される。ｎ型ドーピングは、第１の電極がｐ型ドーピングされた半導体基板から、従って、半導体基板の表面上に付与されるべき電子スイッチング素子から電気的に分離されるという効果を有する。実際、トレンチは、非常に互いに近接して配置されるので、隣接し合うトレンチのｎ型ドーピング領域が重なり合い、従って、ｎ型ドーピング埋め込み層３−１２を形成する。従って、埋め込み層３−１２を介して、隣接し合うトレンチキャパシタの第１の電極は、低インピーダンスで互いに接続され、その後、固定された基準電位に置かれる。
【００８９】
図３ｅは、下部トレンチ領域３−１０ｂがｎ型ドーピングされ、さらに誘電体３−１９で被覆され、かつ部分的にポリシリコン３−２０で充填された後のトレンチキャパシタを示す。誘電体３−１９は、好適には、酸化物層、窒化物−酸化物（ＮＯ）層または酸化物−窒化物−酸化物（ＯＮＯ）層を含む。これらの材料は、トレンチが非常に大きいアスペクト比（トレンチ深さ対トレンチの直径）を有する場合でも、確実に、すなわち、良好な絶縁特性を備えて信用して導入され得る。ポリシリコン３−２０は、標準的な方法によって付与され、その後、一方で、このポリシリコンが、下部トレンチ領域３−１０ｂにおける誘電体３−１９を完全に覆い、しかしながら、他方、上部トレンチ領域３−１０ａを大部分開いた状態になるまでエッチング工程によって除去される。開いた上部トレンチ領域３−１０ａを通じて、垂直マスク３−１１は、後から容易に除去され、かつ小さい誘電率を有する新しい誘電体と置換され得る。
【００９０】
図３ｆは、上部トレンチ領域３−１０ａおよび垂直マスク３−１１における誘電体３−１９がエッチングにより除去されて、上部トレンチ領域３−１０ａの側壁がカラーとも呼ばれる絶縁体を付与するために露出された後のトレンチキャパシタを示す。絶縁体は、層厚さおよび材料に関して、次に生成される寄生トランジスタの閾値電圧Ｖｔｈｒが、半導体素子の動作中にトランジスタチャンネル内に十分に小さい漏れ電流を有する大きさになるように設計されなければならない。
【００９１】
図３ｇは、絶縁体層が付与され、かつ上部トレンチ領域３−１０ａの縁部に絶縁体３−３０のみが残るように異方的にエッチングされた後のトレンチキャパシタを示す。シリコンと酸化シリコンとの間の接合の漏れ電流が小さいことを保証する絶縁体層が熱酸化によって生成され、次に、絶縁体層の所望の厚さを生成する酸化物の堆積が行われる。絶縁体の層厚さは、通常、約１５〜５０ｎｍであり、従って、寄生トランジスタの閾値電圧は、約４Ｖである。
【００９２】
次に、トレンチ３−１０が上部ポリシリコン３−２０ｂで充填され、かつ平坦化されて、トレンチキャパシタの第２の電極がさらに生成されるべき選択トランジスタと導電性接続され得るようにする。
【００９３】
図３ｈは、トレンチキャパシタの近傍に選択トランジスタ３−４９が生成された後、および選択トランジスタ３−４９と、下部ポリシリコン２−２０ａによって提供される第２の電極との間に導電性接続が完成された後のトレンチキャパシタを示す。本実施形態において、導電性接続は、導電性ストラップ３−４４（「埋め込みストラップ」）および上部ポリシリコン３−２０ｂを含む。しかしながら、選択トランジスタ３−４９と第２の電極２−２０ａとの間の導電性接続のタイプは、本発明による他の種々の方法で達成され得る。例えば、「埋め込みストラップ」は、「表面ストラップ」によっても置換され得る。
【００９４】
選択トランジスタは、従来技術の方法の１つにより生成される。上部ポリシリコン３−２０ｂを介して選択トランジスタ３−４９のドレイン３−４０と、トレンチキャパシタの第２の電極３−２０ａとを接続する導電性ストラップ３−４４は、さらに、従来技術の方法の１つにより製作される。
【００９５】
さらに、図３ｈは、破線によって示される、寄生トランジスタ３−４５の領域を示し、この領域を介して、導電性接続が、埋め込み層３−１２と、選択トランジスタのドレイン３−４０との間に生成され得る。しかしながら、絶縁体３−３０は、約３０ｎｍの層厚さ、および３．９の相対誘電率（ＳｉＯ２）のみを有し、閾値電圧Ｖｔｈｒは、本実施形態において３〜４Ｖより大きい。これは、トレンチキャパシタが動作中に有する１．８〜２．８Ｖの最大電圧をはるかに上回る。絶縁体３−３０から半導体基板３−１への格子遷移の質の高さは、さらに、寄生トランジスタ３−４５の漏れ電流を最小化するために提供される。
【００９６】
図４は、請求項１による方法の有利な実施形態により生成される、トレンチキャパシタのさらなる実施形態を示す。図４において、下部トレンチ領域を生成するための異方性エッチングに加えて、等方性エッチング工程が実行される。この工程は、下部トレンチ領域３−１０を拡大し、従って、トレンチキャパシタのキャパシタンスを大きくする。本実施形態は、この拡大がメモリセルの集積密度を犠牲にしないという利点を有する。これは、トレンチの拡大が下部トレンチ領域においてのみ選択的に行われるからである。この領域においては、選択的トランジスタと、絶縁体のはく離の結果、半導体の表面上のメモリセルが半導体基板におけるトレンチキャパシタよりも大きい領域を必要とするため、依然として拡大するための自由な体積が存在する。
【００９７】
本発明による方法は、拡大された下部トレンチを生成するために、さらなるエッチング工程を容易に統合し得る。なぜなら、垂直マスク３−１１は、下部トレンチ領域と上部トレンチ領域とを、何の問題も伴なわず別々に処理することを可能にするからである。
【００９８】
図５は、請求項１により生成されるトレンチキャパシタのさらなる実施形態を示す。図５において、下部トレンチ領域を生成するための異方性エッチングに加えて、電気化学的エッチング工程が実行される。この電気化学的エッチング工程により、下部トレンチ領域の壁に間孔３−５０が生成される。間孔は、キクイムシの孔のように伸びるチャネルであり、約２ｎｍ〜５０ｎｍの大きさを有し、ｎ型ドーピングシリコンにおける電気化学的エッチングの間に生成される。従って、間孔３−５０は、キャパシタ領域を拡大するために利用される下部トレンチ領域３−１０ｂの表面領域を著しく増加する（図５における拡大の詳細を参照）。ｎ型ドーピングシリコンにおける間孔の生成に関するさらなる詳細、およびとレンチキャパシタのための、これらの孔の有利な使用は、Ｍ．Ｇｏｌｄｂａｃｈによるドイツ特許出願第１００５５７１１．２号に記載される。下部トレンチ領域における間孔は、表面の拡大がメモリセルの集積密度を犠牲にしないという利点を有する。これは、間孔が、依然として間孔のために利用可能な体積が存在する下部トレンチ領域においてのみ選択的に行われるからである。
【００９９】
本発明による方法は、間孔を生成するために、さらなる電気化学的エッチング工程を用意に統合し得る。なぜなら、垂直マスク３−１１は、下部トレンチ領域と上部トレンチ領域とを、何の問題もともなわず別々に処理することを可能にするからである。
【０１００】
図６ａ〜図６ｊは、メモリセルのためのトレンチキャパシタを製作する、本発明による方法のさらなる実施形態を示す。この場合、「埋め込みカラー」は、第２の電極を半導体基板から電気的に分離するために用いられ得る。
【０１０１】
以下の方法は、特に、トレンチの直径が３００ｎｍ未満、好適には、１００ｎｍ未満である超大規模集積メモリセルのために適切である。この場合、これらのトレンチのアスペクト比は、好適には、３０よりも大きく、好適には、４０よりも大きく、さらに好適には、５０よりも大きく、従って、トレンチ深さは、通常、４μｍ〜１０μｍの範囲にある。
【０１０２】
上部トレンチ領域４−１０ａおよび下部トレンチ領域４−１０ｂを有するトレンチ４−１０を生成するための第１のプロセス工程は、図３ａ〜図３ｄにおいて示されるプロセス工程と同様である。図３ｄにおけるように、図６ａは、半導体基板４−１上でマスク開口４−９によってパターニングされた層スタックを示し、層スタックは、本実施形態において、パッド酸化物４−２、窒化物層４−３およびハードマスク層４−４を含む。本実施形態において、ハードマスク４−４の材料は、酸化物、好適には、ＴＥＯＳ酸化物またはシラン酸化物である。ハードマスク４−４は、請求項に記載される水平マスクに対応する。
【０１０３】
図６ａは、図３ｂ〜図３ｄに示されるような、異方性エッチングにより生成されたトレンチ４−１０をさらに示す。すなわち、第１の異方性エッチングにおいて、最初に、上部トレンチ領域４−１０ａが、通常、１μｍ〜１．５μｍの深さを有するシリコン基板４−１に生成される。好適には、１０ｎｍ〜１５ｎｍの厚さを有する酸化シリコン／窒化シリコンの二重層を含む垂直マスク４−１１（第１のライナー）が生成された後、下部トレンチ領域４−１０ｂが異方性エッチングによって生成され、従って、本実施形態において、トレンチ深さ全体が約７μｍになる。次に、等方性エッチングが、例えば、ＮＨ４ＯＨを用いる湿式化学プロセスにより、ハードマスク４−４に関して選択的に、および垂直マスク４−１１に関して選択的に行われ、これにより、下部トレンチ領域４−１０ｂが拡大される。
【０１０４】
図６ｂは、シリコンの等方性エッチングにより、下部トレンチ領域が縦方向および横方向に拡大された後のトレンチの１つを示す。従って、等方性エッチングは、「ボトルのような」トレンチ形プロファイル（「ウェットボトル」）を生成する。このプロファイルは、下部トレンチ領域４−１０ｂを有するボトルボディと、上部トレンチ領域４−１０ｂを有するボトルネックとを有する。下部トレンチ領域４−１０ｂの拡大は、可能な限り大きいキャパシタンスを生成するためのより大きいトレンチ壁面積を生成する可能な措置の１つにすぎない。間孔を生成する開示された方法または半球形グレイン（ＨＳＧ）の使用等、下部トレンチ領域におけるトレンチ壁の表面を拡大する他のプロセスに適合可能な方法が代替的または追加的に用いられ得る。
【０１０５】
図６ｃは、例えば、ヒ素を用いる気相ドーピング（ＧＰＤ）プロセス後のトレンチ４−１０を示す。このプロセスは、図３ｅに記載されるように、約１０１９１／ｃｍ３のドーピングにより、下部トレンチ領域４−１０ｂにおいてトレンチ壁を提供する。ドーピングは、トレンチキャパシタの第１の電極４−１２が生成されていることを示す。トレンチキャパシタは、好適には、互いに近接して構成されるので、近傍のｎ型ドーピング区域は、互いに結合する。その結果、互いに重なり合うｎ型ドーピング区域は、共に、半導体基板４−１に低インピーダンスの埋め込み層を形成する。
【０１０６】
図６ｄは、垂直マスク４−１１が、ＨＦグリコールを用いる湿式化学により除去された後のトレンチ４−１０を示す。さらに、ハードマスク４−４（水平マスク）は、例えば、ＢＨＦを用いるエッチングによって除去されている。
【０１０７】
図６ｅは、誘電体４−１９が堆積された後のトレンチキャパシタ４−１０を示す。誘電体は、通常、５ｎｍの厚さを有する窒化物／酸化物層であり、これは、図３ｅにおいてすでに記載された。例えば、酸化物−窒化物−酸化物、窒化物−酸化物、酸化物、Ａｌ２Ｏ３、Ｔａ２Ｏ５、Ａｌ２Ｏ３を含む層、または層の組み合わせを含む他の誘電体もまた用いられ得る。誘電体４−１９の堆積の後、トレンチは、さらに、導電性材料、好適には、ドーピングされたポリシリコンで充填される。従って、ポリシリコンは、トレンチキャパシタの第２の電極４−２０を示し、キャパシタは、第１の電極４−１２、誘電体４−１９、および第２の電極４−２０のポリシリコンによって形成される。さらに、好適には、次に、第２の電極４−２０のポリシリコン、および窒化物層４−３上の誘電体４−１９を除去するＣＭＰ平坦化工程が行われる。
【０１０８】
上部トレンチ領域４−１０ａが、次に処理される。下部トレンチ領域４−１０ｂは、ポリシリコン４−２０で充填されることによって、大部分が半導体基板表面から機械的および化学的に保護されるので、上部トレンチ領域４−１０ａを構成するプロセス工程が、下部トレンチ領域４−１０ｂの状態からほとんど依存せずに行われ得る。
【０１０９】
図６ｆは、第２の電極４−２０が第１のエッチングバック工程において、好適には、標準的な等方性ドライエッチングにより、エッチングバックされ、従って、電極表面４−６４がシリコン上部縁部の下方に約２００〜５００ｎｍに下げられた後の上部トレンチ領域４−１０ａの拡大された詳細を示す。次に、約１０ｎｍの厚さを有し、かつ好適には、窒化物を含む第２のライナー４−６０が、等角的に堆積され、さらなる異方性エッチング工程にて、下部水平領域において開けられる。異方性エッチングにより、第２のライナー４−６０は、第２の電極表面４−６４の上の垂直のトレンチ壁上にのみ残る。
【０１１０】
図６ｇは、第２の電極４−２０のポリシリコンが第２のエッチングバック工程においてエッチングバックされ、従って、第２の電極表面４−６４が、さらに５００ｎｍ〜１０００ｎｍ低くされた（「第２のエッチングバック工程」）後のトレンチ領域４−１０ａを示す。
【０１１１】
図６ｈは、誘電体４−１９を第２のライナー４−６０に関して選択的に除去するエッチング工程の後の上部トレンチ領域４−１０ａを示す。誘電体４−１９は、好適には、ＨＦグリコールを用いてエッチングされる。従って、半導体基板４−１が、上部トレンチ領域において半導体基板をエッチングするための、第１のエッチングバック段と第２のエッチングバック段との間の上部トレンチ領域において開けられる。
【０１１２】
次に、上部トレンチ領域４−１０ａにおけるエッチング工程が、第２のライナー４−６０に関して選択的に行われる。この工程は、シリコンを約１０〜２５ｎｍの深さにまで下方にエッチングし、従って、上部トレンチ領域４−１０ａの部分において、直径が対応して大きくなる。大きくなった直径は、次に、特に、「埋め込みカラー」のために十分に厚い絶縁体層４−６２を配置するために用いられ得る。上部トレンチ領域における第２のライナー４−６０関するシリコンの選択的エッチングは、等方性および異方性の両方でエッチングされ得る。
【０１１３】
図６ｉは、埋め込み絶縁体４−６２（「埋め込みカラー」）が、ＬＰＣＶＤまたはＰＥＣＶＤ堆積によりエッチングされたシリコン上に堆積された後の上部トレンチ領域４−１０ａを示す。埋め込み絶縁体の層の厚さは、好適には、エッチングの深さよりも厚くならず、従って、埋め込みカラー４−６２は、突出さないか、または隣接するトレンチ壁にわたってわずかにのみ突出る。このようにして、埋め込みカラーは、上部トレンチ領域を、例えば、ポリシリコンで充填することを妨げない。同時に、埋め込みカラーは、メモリの動作中、寄生トランジスタのチャンネルに対応するトレンチボトルネックに沿う電流の流れを抑制するために十分に厚くされ得る。
【０１１４】
図６ｊは、第２のライナー４−６０および誘電体４−１９が、ＨＦグリコールを用いるエッチングにより、上部トレンチ４−１０ａにおいて除去され、トレンチ４−１０がポリシリコンで完全に充填された後のトレンチキャパシタを示す。従って、平坦化工程の後、第２の電極面４−６４は、再び半導体基板４−１の表面にある。
【０１１５】
例えば、表面ストラップまたは「埋め込みストラップ」を用いる読み出しトランジスタとの導電性接続を製作するためのさらなる工程は、当業者に公知であり、本明細書中では、もはや説明されない。
【０１１６】
図６ａ〜図６ｊに示される方法の代替的方法として、第２の電極４−２０を形成するポリシリコンの第１のエッチングバックの後、誘電体４−１９は、エッチングバック領域において除去される。この場合、第２のライナー４−６０は、トレンチ壁に直接付与される（図７ａを参照）。埋め込みカラーを生成するさらなる工程は、図６ｇ〜図６ｈに示される工程と同様であり、従って、図７ｂに示されるトレンチ構造が取得される。
【０１１７】
次に、第２のライナー４−６０が、ＨＦグリコールを用いて除去され、選択トランジスタとの導電性接続が、例えば、「埋め込みストラップ」または「表面ストラップ」等の、公知の方法の１つに従って生成され、図７ｃに示されるように、トレンチは、ポリシリコンでトレンチ上部縁部４−６４まで充填される。
【０１１８】
図６ａ〜図６ｊおよび図７ａ〜図７ｃに示される実施形態の代替的実施形態として、誘電体４−１９が窒化物／酸化物層（「ＮＯ層」）である場合、酸化層に変換されるべきポリシリコンの第１のエッチングバックの後、窒化物／酸化物層領域が露出されることが可能である。これは、好適には、ＩＳＳＧ法によって行われる。ＮＯ層が酸化物層に変換されるために、次に、埋め込みカラーを製作するために第２のライナー層４−６０を付与する必要がない（図６ｆを参照）。これは、変換された酸化物層が、埋め込みカラーを製作するためのマスキングとして用いられ得るからである。さらに、次の、酸化物層の除去が、窒化物層の除去よりも簡単に行われ得ることは有利である。従って、変換された酸化物層の製作の後のプロセス工程シーケンスは、図６ｇ〜図６ｊに示されるプロセス工程シーケンスと同じである。
【０１１９】
プロセスシーケンスのさらなる有利な変形は、トレンチ４−１０を、例えば、ポリシリコンまたは別の導電性材料で充填する第１のプロセスの後にのみハードマスク４−４を除去することである。トレンチの充填は、トレンチ４−１０の壁が、ハードマスク４−４のエッチングによる損傷または攻撃を受けないことを意味する。ハードマスク４−４は、好適には、トレンチ４−１０を充填した後（例えば、ポリシリコンで）、およびポリシリコン４−２０の第１のエッチングバックの前に除去される。
【０１２０】
プロセスシーケンスのさらなる好適な変形において、ハードマスク４−４は、トレンチ４−１０を第２の電極４−２０の材料、特に、ポリシリコンで充填する第２のプロセスの後にのみ除去される。従って、ハードマスク４−４は、埋め込みカラー４−６２の生成の後、に除去される。これは、方法において「シャロウトレンチ」を後から生成するために、すなわち、隣接し合う回路を分離するシャロウトレンチのために、ハードマスクが下に位置する窒化物層を可能な限り長い間保護するという利点をもたらす。
【図面の簡単な説明】
【０１２１】
【図１】図１は、従来技術による、トレンチキャパシタおよび選択トランジスタを有するメモリセルを示す。
【図２ａ】図２ａは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する従来技術による方法を示す。
【図２ｂ】図２ｂは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する従来技術による方法を示す。
【図２ｃ】図２ｃは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する従来技術による方法を示す。
【図２ｄ】図２ｄは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する従来技術による方法を示す。
【図２ｅ】図２ｅは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する従来技術による方法を示す。
【図２ｆ】図２ｆは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する従来技術による方法を示す。
【図３ａ】図３ａは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の実施形態を示す。
【図３ｂ】図３ｂは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の実施形態を示す。
【図３ｃ】図３ｃは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の実施形態を示す。
【図３ｄ】図３ｄは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の実施形態を示す。
【図３ｅ】図３ｅは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の実施形態を示す。
【図３ｆ】図３ｆは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の実施形態を示す。
【図３ｇ】図３ｇは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の実施形態を示す。
【図３ｈ】図３ｈは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の実施形態を示す。
【図４】図４は、キャパシタ領域において拡大されたトレンチを有する、本発明によるトレンチキャパシタを示す。
【図５】図５は、キャパシタ領域において間孔を有する、本発明によるトレンチキャパシタを示す。
【図６ａ】図６ａは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の第２の実施形態を示し、トレンチキャパシタは「埋め込みカラー」を有する。
【図６ｂ】図６ｂは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の第２の実施形態を示し、トレンチキャパシタは「埋め込みカラー」を有する。
【図６ｃ】図６ｃは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の第２の実施形態を示し、トレンチキャパシタは「埋め込みカラー」を有する。
【図６ｄ】図６ｄは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の第２の実施形態を示し、トレンチキャパシタは「埋め込みカラー」を有する。
【図６ｅ】図６ｅは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の第２の実施形態を示し、トレンチキャパシタは「埋め込みカラー」を有する。
【図６ｆ】図６ｆは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の第２の実施形態を示し、トレンチキャパシタは「埋め込みカラー」を有する。
【図６ｇ】図６ｇは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の第２の実施形態を示し、トレンチキャパシタは「埋め込みカラー」を有する。
【図６ｈ】図６ｈは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の第２の実施形態を示し、トレンチキャパシタは「埋め込みカラー」を有する。
【図６ｉ】図６ｉは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の第２の実施形態を示し、トレンチキャパシタは「埋め込みカラー」を有する。
【図６ｊ】図６ｊは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の第２の実施形態を示し、トレンチキャパシタは「埋め込みカラー」を有する。
【図７ａ】図７ａは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の第３の実施形態を示し、トレンチキャパシタは「埋め込みカラー」を有する。
【図７ｂ】図７ｂは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の第３の実施形態を示し、トレンチキャパシタは「埋め込みカラー」を有する。
【図７ｃ】図７ｃは、トレンチキャパシタおよび選択トランジスタを有するメモリセルを製作する本発明による方法の第３の実施形態を示し、トレンチキャパシタは「埋め込みカラー」を有する。
【符号の説明】
【０１２２】
１−１      トレンチキャパシタ
１−２      選択トランジスタ
１−３      トレンチ
１−４      埋め込み層
１−５      誘電体層
１−６      第２の電極
１−８      ドレイン
１−９      ソース
１−１０    ゲート
１−１１    導電性ストラップ
１−１２    カラー
１−１４    寄生トランジスタ
１−１５    ビット線
１−１６    ワード線（ゲート電極）
１−１７    酸化物
２−１      シリコンウェハ
２−２      パッド酸化物
２−３      窒化物層
２−４      ＢＳＧ層
２−５      マスク開口部
２−６      フォトレジストマスク
２−７      第１のドライエッチングガス
２−８      第２のドライエッチングガス
２−１０    アルセノシリケートガラス層
２−１１    フォトレジスト
２−１２    上部トレンチ領域
２−１３    キャパシタ領域
２−１５    トレンチ
２−１６    埋め込み層
２−１８    誘電体層
２−２０ａ  下部ポリシリコン
２−２０ｂ  上部ポリシリコン
２−２２    絶縁体
２−２４    選択トランジスタ
２−２９    ゲート電極
２−３０    ゲート絶縁体
２−３１    ドレイン
２−３２    ソース
２−３３    導電性ストラップ
２−３４    寄生トランジスタ
３−１      半導体基板
３−２      パッド酸化物
３−３      窒化物層
３−４      ＴＥＯＳ酸化物
３−５      ポリシリコン層
３−６      ドライエッチングガス
３−８ａ    第１の水平マスク
３−９ｂ    第２の水平マスク
３−９      マスク開口部
３−１０    トレンチ
３−１０ａ  上部トレンチ領域
３−１０ｂ  下部トレンチ領域
３−１０ｃ  拡大された下部トレンチ領域
３−１１    垂直マスク
３−１２    埋め込み層
３−１９    誘電体
３−２０ａ  下部ポリシリコン
３−２０ｂ  上部ポリシリコン
３−３０    絶縁体
３−４０    ドレイン
３−４１    ソース
３−４２    ゲート酸化物
３−４３    ゲート電極
３−４４    導電性ストラップ
３−４５    寄生トランジスタ
３−４９    選択トランジスタ
３−５０    間孔
４−１      半導体基板
４−２      パッド酸化物
４−３      窒化物層
４−４      ハードマスク
４−９      マスク開口部
４−１０    トレンチ
４−１０ａ  上部トレンチ領域
４−１０ｂ  下部トレンチ領域
４−１１    垂直マスク
４−１２    第１の電極
４−１９    誘電体
４−２０    第２の電極
４−６０    第２のライナー
４−６２    埋め込みカラー
４−６４    第２の電極面
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【手続補正書】
【提出日】平成15年7月8日(2003.7.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積半導体メモリのための少なくとも１つの選択トランジスタを有するメモリセルのトレンチキャパシタを製作する方法であって、トレンチキャパシタのトレンチは、該キャパシタが構成される下部トレンチ領域、および該キャパシタの電極と該選択トランジスタとの導電性接続が構成される上部トレンチ領域を有し、該方法は、
ａ）該トレンチを生成するための水平マスクが、第１の導電型の半導体基板上に生成される工程と、
ｂ）異方性エッチング工程は、該水平マスクが完成した後に実行され、これにより、該上部トレンチ領域を生成する工程と、
ｃ）該トレンチ領域の側壁が垂直マスクで覆われる工程と、
ｄ）該半導体基板は、該水平マスクおよび該垂直マスクに関して選択的にエッチングされ、これにより、該下部トレンチ領域を生成する工程と、
ｅ）該下部トレンチ領域の表面が、第２の導電型の材料でドーピングされて、第１の電極が、各場合について、該下部トレンチ領域の該表面上に生成される、工程と、
ｆ）誘電体が、各場合について、該第１の電極に付与される工程と、
ｇ）該垂直マスクが除去される工程と、
ｈ）第２の電極が、各場合について、該誘電体に付与される工程と、
ｉ）該半導体基板は、該第２の電極が付与された後に、該上部トレンチ領域においてエッチングされる工程と、
ｊ）絶縁体が、該上部トレンチ領域においてエッチングされた領域上に生成される工程と、
ｋ）該第２の電極と該選択トランジスタとの導電性接続が生成される工程と
を包含する、方法。
【請求項２】
前記半導体基板はシリコンであり、特に、ｐ型ドーピングシリコンであることを特徴とする、請求項１に記載の方法。
【請求項３】
前記水平マスクは、フォトリソグラフィ法により、層スタックから生成されることを特徴とする、請求項１または２に記載の方法。
【請求項４】
前記層スタックは、窒化物層および／または酸化物層を有することを特徴とする、請求項３に記載の方法。
【請求項５】
前記半導体基板の前記異方性エッチングは、ドライエッチングプロセスにより行われることを特徴とする、請求項１〜４のいずれか１つに記載の方法。
【請求項６】
前記上部トレンチ領域は、各場合について、約５００ｎｍ〜１５００ｎｍの深さで前記半導体基板中に突出すことを特徴とする、請求項１〜５のいずれか１つに記載の方法。
【請求項７】
前記垂直マスクは、被覆層の等角的堆積、次に該被覆層の異方性エッチングにより生成されることを特徴とする、請求項１〜６のいずれか１つに記載の方法。
【請求項８】
前記被覆層は、窒化物および／または酸化物であることを特徴とする、請求項７に記載の方法。
【請求項９】
前記下部トレンチ領域は、異方性エッチングにより生成されることを特徴とする、請求項１〜８のいずれか１つに記載の方法。
【請求項１０】
前記下部トレンチ領域の前記表面は、等方性エッチングにより拡大されることを特徴とする、請求項９に記載の方法。
【請求項１１】
前記トレンチは、約５μｍ〜１５μｍの深さを有することを特徴とする、請求項１〜１０のいずれか１つに記載の方法。
【請求項１２】
前記下部トレンチの前記表面は、該下部トレンチ領域のエッチングに続くように、間孔を生成することにより拡大されることを特徴とする、請求項１〜１１のいずれか１つに記載の方法。
【請求項１３】
前記下部トレンチ領域のドーピングは、隣接するトレンチの前記第１の電極を低インピーダンスで互いに接続することを特徴とする、請求項１〜１２のいずれか１つに記載の方法。
【請求項１４】
前記誘電体は、前記下部トレンチ領域における前記第１の電極を完全に覆うことを特徴とする、請求項１〜１３のいずれか１つに記載の方法。
【請求項１５】
前記誘電体は酸化物−窒化物−酸化物層、窒化物−酸化物層、酸化物層、Ａｌ２Ｏ３層、Ｔａ２Ｏ５層、酸化ハフニウム層、Ａｌ２Ｏ３を含む層、またはこれらの層の組み合わせであることを特徴とする、請求項１〜１４のいずれか１つに記載の方法。
【請求項１６】
前記窒化物−酸化物層は、前記上部トレンチ領域において、方法の工程ｈにより酸化物層に変換されることを特徴とする、請求項１５に記載の方法。
【請求項１７】
前記第２の電極は、前記トレンチを導電性材料で前記上部トレンチ領域まで充填することによって生成されることを特徴とする、請求項１〜１６のいずれか１つに記載の方法。
【請求項１８】
前記第２の電極の前記材料は、ドーピングされたポリシリコンであることを特徴とする、請求項１〜１７のいずれか１つに記載の方法。
【請求項１９】
前記垂直マスクは、前記第２の電極が生成された後、小さい誘電率を有する絶縁体によって置換されることを特徴とする、請求項１〜１８のいずれか１つに記載の方法。
【請求項２０】
前記絶縁体は、シリコン酸化物を含むことを特徴とする、請求項１９に記載の方法。
【請求項２１】
前記絶縁体は、所定の層厚さを有することを特徴とする、請求項１９または２０に記載の方法。
【請求項２２】
前記トレンチキャパシタの前記第２の電極は、各々、選択トランジスタの拡散位置と導通するように接続されることを特徴とする、請求項１〜２１のいずれか１つに記載の方法。
【請求項２３】
前記水平マスクは、好適には、方法の工程ｈにより除去されることを特徴とする、請求項１〜２２のいずれか１つに記載の方法。
【請求項２４】
前記垂直マスクは、前記誘電体を付与する前に除去されることを特徴とする、請求項１〜２３のいずれか１つに記載の方法。
【請求項２５】
前記誘電体は、前記上部トレンチ領域において、方法の工程ｈにより除去されることを特徴とする、請求項１〜２４のいずれか１つに記載の方法。
【請求項２６】
前記垂直マスクが除去された後、前記上部トレンチ領域における前記半導体基板上に絶縁体が生成されることを特徴とする、請求項１〜２５のいずれか１つに記載の方法。
【請求項２７】
前記半導体基板は、前記第２の電極が付与された後、前記上部トレンチ領域における第２のライナーに関して、選択的にエッチングされることを特徴とする、請求項１〜２６のいずれか１つに記載の方法。
【請求項２８】
前記上部トレンチ領域におけるエッチングのために、前記半導体基板が、前記第２の電極の二重エッチングバックの支援により開けられることを特徴とする、請求項１〜２７のいずれか１つに記載の方法。
【請求項２９】
前記誘電体が付与された後、
ａ）前記トレンチを前記第２の電極の材料で充填する工程と、
ｂ）該第２の電極の材料を、前記上部トレンチ領域内の第１のエッチングバック段までエッチングバックする工程と、
ｃ）該第１のエッチングバック段の上の前記トレンチ壁を第２のライナーで覆う工程と、
ｄ）該第２の電極の材料を該第２のエッチングバック段までエッチングバックする工程と、
ｅ）前記半導体材料を該第２のライナーに関して選択的に開ける工程と
が実行されることを特徴とする、請求項１〜２８のいずれか１つに記載の方法。
【請求項３０】
前記第２のライナーは、前記誘電体または前記半導体基板上に付与されることを特徴とする、請求項２７〜２９のいずれか１つに記載の方法。
【請求項３１】
前記第２のライナーは前記誘電体に付与され、かつ酸化物に変換されることを特徴とする、請求項２７〜３０のいずれか１つに記載の方法。
【国際調査報告】
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