(57)【要約】スイッチングノイズを減少するために、集積回路のダイの電源端子は、多層セラミック基板内に埋め込まれた少なくとも１つのキャパシタのそれぞれの端子に結合可能である。１つの実施例において、このキャパシタは少なくとも１つの高誘電率層よりなる。別の実施例において、幾つかの高誘電率層が導電層と互い違いに形成されている。或いは、このキャパシタを、埋め込まれた少なくとも１つの個別キャパシタで形成してもよい。電子システム、データ処理システム及び種々の製造方法も記載されている。
2004505469.tif 000002
【特許請求の範囲】
【請求項１】
ダイを取り付けるための多層セラミック基板であって、
第１及び第２の端子を有する、基板に埋め込まれたキャパシタと、
第１の端子に結合された第１のランドと、第２の端子に結合された第２のランドとを含む、基板の第１の表面上の第１の複数のランドとよりなり、第１及び第２のランドは、ダイの対応する電源ノードに結合するように位置合せされている多層セラミック基板。
【請求項２】
第１の端子に結合された第３のランドと、第２の端子に結合された第２のランドとを含む、その第２の表面上の第２の複数のランドをさらに有する請求項１の多層セラミック基板。
【請求項３】
第３及び第４のノードは、多層セラミック基板の下の別の基板の対応する電源ノードに結合するように位置合せされている請求項２の多層セラミック基板。
【請求項４】
キャパシタは、少なくとも１つの高誘電率層よりなる請求項１の多層セラミック基板。
【請求項５】
キャパシタは、複数の高誘電率層よりなる請求項１の多層セラミック基板。
【請求項６】
キャパシタは、高誘電率層と互い違いの複数の導電層を有し、１つおきの導電層がそれぞれ第１及び第２のランドに結合されている請求項５の多層セラミック基板。
【請求項７】
キャパシタは、基板に埋め込まれた少なくとも１つの個別キャパシタよりなる請求項１の多層セラミック基板。
【請求項８】
第１及び第２の電源ノードを有するダイと、
多層セラミック基板とよりなり、
この多層セラミック基板は、
第１及び第２の電源ノードにそれぞれ結合された第３及び第４の電源ノードと、
第３の電源ノードに結合された第１の端子と、第４の電源ノードに結合された第２の端子とを有するキャパシタとよりなる電子アセンブリ。
【請求項９】
キャパシタは、少なくとも１つの高誘電率層よりなる請求項８の電子アセンブリ。
【請求項１０】
キャパシタは、複数の高誘電率層よりなる請求項８の電子アセンブリ。
【請求項１１】
キャパシタは、高誘電率層と互い違いの複数の導電層を有し、１つおきの導電層がそれぞれ第１及び第２のランドに結合されている請求項１０の電子アセンブリ。
【請求項１２】
キャパシタは、基板に埋め込まれた少なくとも１つの個別キャパシタよりなる請求項８の電子アセンブリ。
【請求項１３】
ダイが多層セラミック基板に結合された電子アセンブリを有し、基板が少なくとも１つの埋め込まれたキャパシタを有し、キャパシタがダイの第１及び第２の電源ノードに結合された第１及び第２の端子を有する電子システム。
【請求項１４】
キャパシタは、少なくとも１つの高誘電率層よりなる請求項１３の電子システム。
【請求項１５】
キャパシタは、複数の高誘電率層よりなる請求項１３の電子システム。
【請求項１６】
キャパシタは、高誘電率層と互い違いの複数の導電層を有し、１つおきの導電層がそれぞれ第１及び第２のランドに結合されている請求項１５の電子システム。
【請求項１７】
キャパシタは、基板に埋め込まれた少なくとも１つの個別キャパシタよりなる請求項１３の電子システム。
【請求項１８】
データ処理システムであって、
データ処理システムのコンポーネントを結合するバスと、
バスに結合されたディスプレイと、
バスに結合された外部メモリと、
バスに結合され、電子アセンブリを有するプロセッサとよりなり、
電子アセンブリは、
第１及び第２の電源ノードを有するダイと、
第１の端子が第１の電源ノードに結合され、第２の端子が第２の電源ノードに結合されたキャパシタを有する多層セラミック基板とよりなるデータ処理システム。
【請求項１９】
キャパシタは、少なくとも１つの高誘電率層よりなる請求項１８のデータ処理システム。
【請求項２０】
キャパシタは、複数の高誘電率層よりなる請求項１８のデータ処理システム。
【請求項２１】
キャパシタは、高誘電率層と互い違いの複数の導電層を有し、１つおきの導電層がそれぞれ第１及び第２のランドに結合されている請求項２０のデータ処理システム。
【請求項２２】
キャパシタは、基板に埋め込まれた少なくとも１つの個別キャパシタよりなる請求項１８のデータ処理システム。
【請求項２３】
ダイを実装するために多層セラミック基板を製造する方法であって、
第１及び第２の端子を有する少なくとも１つのキャパシタを基板内に形成し、　第１及び第２の電源ノードを基板内に形成し、
第１の端子及びダイの第１の電源ノードに結合される第１のランドと、第２の端子及びダイの第２の電源ノードに結合される第２のランドとを含む複数のランドを基板の表面上に形成するステップよりなり、第１及び第２のランドはダイの第１及び第２の電源ノードに結合されるように位置合せされている多層セラミック基板の製造方法。
【請求項２４】
少なくとも１つのキャパシタは、複数の高誘電率層よりなる請求項２３の方法。
【請求項２５】
少なくとも１つのキャパシタは、高誘電率層と互い違いの複数の導電層を有し、１つおきの導電層がそれぞれ第１及び第２のランドに結合されている請求項２４の方法。
【請求項２６】
少なくとも１つのキャパシタは、基板に埋め込まれた少なくとも１つの個別キャパシタよりなる請求項２３の方法。
【請求項２７】
電子アセンブリの製造方法であって、
第１及び第２の電源ノードを有するダイを用意し、
第３及び第４の電源ノードと、第１及び第２の端子を有する少なくとも１つのキャパシタと、第１の端子及び第３の電源ノードに結合された第１のランドと、第２の端子及び第４の電源ノードに結合された第２のランドとを含む、基板の表面上の複数のランドとよりなる基板を用意し、
第１及び第２のランドを第１及び第２の電源ノードに結合するステップよりなる電子アセンブリの製造方法。
【請求項２８】
少なくとも１つのキャパシタは、複数の高誘電率層よりなる請求項２７の方法。
【請求項２９】
少なくとも１つのキャパシタは、高誘電率層と互い違いの複数の導電層を有し、１つおきの導電層がそれぞれ第１及び第２のランドに結合されている請求項２８の方法。
【請求項３０】
少なくとも１つのキャパシタは、基板に埋め込まれた少なくとも１つの個別キャパシタよりなる請求項２７の方法。
【発明の詳細な説明】
【０００１】
【発明の技術分野】
本発明は、一般的に、電子装置の実装に関し、さらに詳細には、高速集積回路のスイッチングノイズを減少するために１またはそれ以上のキャパシタを埋め込んだ基板を有する電子アセンブリ及びその製造方法に関する。
【０００２】
【発明の背景】
集積回路（ＩＣ）は通常、有機またはセラミック材料の基板に物理的及び電気的に結合することにより実装する。１またはそれ以上のかかるＩＣパッケージは、印刷回路板（ＰＣＢ）またはカードに物理的及び電気的に結合して、「電子アセンブリ」を形成することができる。「電子アセンブリ」は、「電子システム」の一部となりうる。「電子システム」は本願では、「電子アセンブリ」よりなる任意の製品と広義に定義する。電子システムの例には、コンピュータ（例えば、デエスクトップ、ラップトップ、ハンドヘルド、サーバーなど）、無線通信装置（例えば、セルラー電話、コードレス電話、ページャなど）、コンピュータ関連周辺機器（例えば、プリンタ、スキャナ、モニターなど）、娯楽装置（例えば、テレビジョン、ラジオ、ステレオ、テープ及びコンパクトディスクプレーヤ、ビデオカセットレコーダ、ＭＰ３（映画エクスパートグループ、オーディオレーヤー３）プレーヤなど）などが含まれる。
【０００３】
電子システムの分野では、製造者の間に、製造コストを下げながら装置の性能を上げる競争圧力が絶えず存在する。これは、技術の世代が代わるごとに、性能が改善され、サイズが益々小型化且つコンパクト化しなければならない、基板上へのＩＣの実装技術については、特にそうである。
【０００４】
ＩＣ基板は、相互接続用金属線（本願では「トレース」と呼ぶ）を構成するようにパターン化された多数の絶縁金属層と、基板の１またはそれ以上の表面上に装着された１またはそれ以上の電子コンポーネントとより成る。電子コンポーネントは、基板のトレースを含む階層構造の導電パスにより電子システムの他の素子に機能的に接続される。基板のトレースは通常、システムのＩＣのような電子コンポーネント間を伝送される信号を運ぶ。ＩＣの中には、比較的多数の入出力（Ｉ／Ｏ）端子だけでなく、多数の電源及びグランド端子を備えるものがある。Ｉ／Ｏ、電源及びグランド端子を多数設けるには、基板に比較的多数のトレースを設けなければならない。基板の中には、システムのすべての相互接続を可能にするために複数の層のトレースを形成しなければならないものがある。
【０００５】
種々の層内のトレースは通常、ボードに形成されたビア（メッキ孔とも呼ぶ）により電気接続される。ビアは、基板の一部またはすべての層に孔を形成した後、銅またはタングステンのような導電材料で孔の内側表面をメッキするか孔内に充填することにより形成することができる。
【０００６】
基板にＩＣを取り付ける従来の方法の１つは、「コントロールド・コラプス・チップ・コネクト」（Ｃ４）と呼ばれている。Ｃ４パッケージを製造するには、ＩＣコンポーネントの導電性端子またはランド（総括的に、「電気接点」と呼ぶ）を、リフロー可能なはんだバンプまたはボールを用いて、基板の表面上の対応するランドに直接はんだ付けする。Ｃ４プロセスは、その堅牢性及び簡便性により広く用いられている。
【０００７】
プロセッサのようなＩＣの内部回路のクロック周波数が増加し、ＩＣの電力レベルが高くなるにつれて、スイッチングノイズが受入れることができないレベルに増加することがある。
【０００８】
上述の理由及び当業者が本願明細書を読めば自明である他の理由により、当該技術分野では、高いクロック周波数及び高い供給電力に付随するスイッチングノイズのような問題を最小限に軽減する、基板上へのＩＣの実装方法及び装置が求められている。
【０００９】
【好ましい実施例の詳細な説明】
本発明の以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されている。他の実施例も可能であり、本発明の範囲から逸脱することなく論理的、機械的、電気的及び他の変形又は設計変更を行うことができる。従って、以下の詳細の説明は限定的な意味でとらえるべきではなく、本発明の範囲は、頭書の特許請求の範囲と、これが享受する均等物の全範囲とによってのみ制限されるものである。
【００１０】
本発明は、多層基板に１またはそれ以上の減結合キャパシタを埋め込むことにより、高いクロック速度及び高い電力レベルで動作する集積回路の従来の実装方法に付随する電力供給の問題を解決するものである。種々の実施例を図面を参照して説明する。１つの実施例では、ＩＣダイは、キャパシタが埋め込まれた多層基板に直接取り付けられる。埋め込まれたキャパシタは、個別キャパシタまたは容量性材料の１またはそれ以上の層で形成されるものでよい。
【００１１】
図１は、本発明の一実施例による、キャパシタが埋め込まれた少なくとも１つの電子アセンブリ４を組み込んだ電子システム１のブロック図である。電子システム１は、本発明を利用できる電子システムの一例に過ぎない。この例の電子システム１は、システムの種々のコンポーネントを結合するシステムバス２を有するデータ処理システムよりなる。システムバス２は、電子システム１の種々のコンポーネント間の通信リンクを提供し、単一のバス、バスの組合せまたは他の任意の適当な態様で実現可能である。
【００１２】
電子システム４は、システムバス２に結合されている。電子アセンブリ４は、任意の回路または回路の組合せを含むことができる。１つの実施例では、この電子アセンブリ４は任意タイプのプロセッサ４を含む。ここでこの明細書の用語「プロセッサ」は、マイクロコントローラ、複雑命令セット計算（ＣＩＳＣ）マイクロプロセッサ、縮小命令セット計算（ＲＩＳＣ）マイクロプロセッサ、長大命令ワード（ＶＬＩＷ）マイクロプロセッサ、グラフィックスプロセッサ、デジタル信号プロセッサ（ＤＳＰ）または他の任意のタイプのプロセッサまたは処理回路のような任意のタイプの計算回路を意味するが、それらに限定されない。
【００１３】
電子アセンブリ４に組込むことのできる他のタイプの回路は、カストム回路、ＡＳＩＣなどであり、それらは例えば、セルラー電話、ページャ、携帯用コンピュータ、双方向無線装置及び同様な電子システムのような無線装置に使用される１またはそれ以上の回路（例えば、通信回路７）がある。ＩＣは、他の任意の種類の機能を実行可能である。
【００１４】
電子システム１はまた、外部メモリ１０を含むことが可能であり、この外部メモリは、ランダムアクセスメモリ（ＲＡＭ）、１またはそれ以上のハードドライブ１４及び／またはフロッピディスケット、コンパクトディスク（ＣＤ）、デジタルビデオディスク（ＤＶＤ）などのような着脱自在のメディア１６を取り扱う１またはそれ以上の駆動装置のような特定用途に適した１またはそれ以上の要素を含むことができる。
【００１５】
電子システム１はまた、ディスプレイ装置８、スピーカ９及びキーボード及び／またはコントローラ２０を含むことが可能であり、このコントローラには、マウス、トラックボール、ケームコントローラ、音声認識装置または、このシステムユーザーが電子システム１へ情報を入力するか情報を受けるのを可能にする他の任意の装置が含まれる。
【００１６】
図２は、本発明の一実施例による、キャパシタを埋め込んだ多層基板２１０の断面図である。基板２１０は、その１つの表面に複数のランド２１１−２１３を有し、これらのランドは、はんだボールまたはバンプ２０８によりＩＣダイ２００上のリードまたは導電領域２０１−２０３にそれぞれ結合することができる。リード２０１はＩＣダイ２００の信号線に結合され、リード２０２はＶｃｃに結合され、リード２０３はＶｓｓに結合される。
【００１７】
信号レベルを運ぶ２つの導電パス（即ち、参照番号２０１、２０８、２１１及び２２１−２２３で示す構造よりなるパスに同一の参照番号を用いたが、これらの信号は異なる場合がある。信号パス構造は、信号導体２３５−２３７のようなセラミック基板２１０内の導電層として示す種々の信号導体を含むことができる。
【００１８】
信号バンプ２０１のような信号リードまたはバンプは通常、例えば、深さが数行の構成でダイの周面に配列されている（単純化のためダイ２００の各側に１行だけを示す）。
【００１９】
基板２１０は、複数のＶｃｃ、Ｖｓｓ及び信号導体を備えることができるが、単純化のためその一部を示す。
【００２０】
基板２１０には、一対のキャパシタが埋め込まれている。各キャパシタ２３０は、一対の容量プレート２２６、２２９を有し、これら容量プレート２２６、２２９の間及びキャパシタ２３０の間に高誘電率（Ｄｋ）層２２８が設けられている。各キャパシタ２３０の一方の容量プレート２２６は、導体２１５、ランド２１３及びはんだボール２０３を介してダイ２００のＶｓｓ端子２０３に結合可能である。各キャパシタ２３０のもう１つの容量プレート２２９は、導体２２７、ランド２１２及びはんだボール２０８を介してダイ２００のＶｃｃ端子２０２に結合可能である。
【００２１】
この明細書に用いる用語「高誘電率層」は、チタン酸塩の粒子のような高誘電率セラミック層、例えばゾル−ゲルまたは金属−有機化学蒸着（ＭＯＣＶＤ）法により付着されたチタン酸塩の膜のような高誘電率の膜、他の任意のタイプの高誘電率材料の層のような高誘電率材料の層を意味する。
【００２２】
基板２１０には、１またはそれ以上のキャパシタ２３０を埋め込むことができる。
【００２３】
ダイ２００及び基板２１０は任意のタイプでよい。１つの実施例では、ダイ２００はプロセッサ、基板２１０は多層セラミック基板である。
【００２４】
図２に示す実施例において、金属化された電力ビア２１５、２２７は、キャパシタ２１０のＶｓｓ及びＶｃｃ容量プレート２２６、２２９をそれぞれダイ２００のコア領域に分布する比較的多数のＶｓｓ及びＶｃｃダイバンプ２０３、２０２よりなるダイの対応領域に接続することができる。この大型の並列接続により、非常に低いインダクタンス（例えば、１ピコ−ヘンリーより小さい）が得られ、ＩＣ実装構造全体の電流搬送能力が向上する。
【００２５】
本発明は、ダイの周面以外に信号トレースがある実施例や、Ｖｃｃ及びＶｓｓトレースがダイの他の箇所に設けられた実施例にも同様に適用できる。
【００２６】
図２に示す電力ビア２１５、２２７のピッチはダイのバンプのピッチと同じであるが、電力ビア２１５、２２７のピッチはダイのバンプのピッチと異なるものでよいことが分かるであろう。同様に、信号ビア２２３のピッチをダイのバンプのピッチより広いものとして示してあるが、別の実施例では同じものでもよいであろう。ビアのピッチを含むビアの幾何学的形状は、当業者に知られた設計パラメータに従って任意適当な態様で変更できる。
【００２７】
セラミック基板技術を用いて種々の実施例を実現することが可能である。
【００２８】
キャパシタを埋め込んだ基板の１つの重要な目的は、ＩＣが特に高いクロック速度で動作する際の誘導性リアクタンス結合の影響を減少するためにダイに比較的近い所に比較的高い容量を与えることである。
【００２９】
図３は、本発明の別の実施例による、キャパシタを埋め込んだ基板３１０の断面図である。図３の実施例において、基板３１０はさらに別の基板３２０と結合可能である。基板３２０は基板３１０とよく似ており、オプションとして、基板の反対の表面上にＩＣダイ（図示せず）を有する。あるいは、それは、印刷回路板（ＰＣＢ）または他のタイプの基板でよい。基板３２０のリードまたは導電領域３３４、３３９及び３１９は、はんだボール３３８により基板３１０の対応のランド３３１、３３２、３１７に結合可能である。
【００３０】
基板３１０の内部構造は、基板２１０（図２を参照）に関連して説明したものと同じでよい。従って、基板３１０はその一方の表面上に複数のランド３１１−３１３を有し、それらのランドは、はんだボール３０８によりＩＣダイ３００上のリードまたは導電領域３０１−３０３にそれぞれ結合することができる。リード３０１はＩＣダイ３００の信号線に結合され、リード３０２はＶｃｃに結合され、リード３０３はＶｓｓに結合される。信号レベルを運ぶ２つの導電パス、即ち、参照番号３０１、３０８、３１１及び３２１−３２３で示す構造よりなるパスに同一の参照番号を付したが、これらの信号は異なるものでよいことが分かるであろう。信号パス構造は、信号導体３３５−３３７のような基板３１０内の導電層として示す種々の信号導体を含むことができる。
【００３１】
基板３１０は、複数のＶｃｃ、Ｖｓｓ及び信号導体を含むことが可能であり、その一部だけを図示を簡略化するために示す。
【００３２】
基板３１０は、各々が一対の容量プレート３２６、３２９を有する一対の埋め込まれたキャパシタ３３０を有し、これらの容量プレート３２６と、３２９の間及びキャパシタ３３０間には、高い誘電率（Ｄｋ）の層３４０が設けられている。
【００３３】
各キャパシタ３３０の一方の容量プレート３２６は、セグメント３１５、ランド３１３及びはんだボール３０８を介してダイ３００上のＶｓｓ端子３０３に結合可能である。プレート３２６もまた、セグメント３１６、ランド３１７及びはんだボール３３８を介して基板３２０上のＶｓｓ端子３１９に結合可能である。各キャパシタ３３０の別の容量プレート３２９は、セグメント３２７、ランド３１２及びはんだボール３０８を介してダイ３００上のＶｃｃ端子３０２に結合可能である。プレート３２９はまた、セグメント３２８、ランド３３２及びはんだボール３３８を介して基板３２０上のＶｃｃ端子３３９に結合可能である。
【００３４】
基板３１０は、１またはそれ以上のキャパシタ３３０を埋め込むことが可能である。
【００３５】
ダイ３００及び基板３１０、３２０は任意のタイプでよい。１つの実施例において、ダイ３００はプロセッサであり、基板３１０は多層セラミック基板、基板３２０はＰＣＢである。別の実施例において、基板３２０はセラミック基板である。
【００３６】
図３に示す実施例において、金属化ビア３１５、３１６（図２及び３に示す、ビアセグメント３１５、３１６及び３２７、３２８のようなビアセグメントは、別個のビアもしくは１つの連続するビアでよいことを理解されたい）及び３２７、３２８は、それぞれ、キャパシタ３１０のＶｓｓ及びＶｃｃ容量プレート３２６、３２９をダイの対応領域に接続可能であり、これらのダイの対応領域はダイ３００のコア領域に分布する比較的多数のＶｓｓ及びＶｃｃダイバンプ３０３、３００によりなることができる。この大型の並列接続により、非常に低いインダクタンス（１ピコヘンリより小さい）が得られる。
【００３７】
基板３１０及び３２０の種々の実施例は、セラミック基板技術を用いて実現可能である。使用する材料の種類、層の寸法及び数、基板３１０及び３２０の信号導体のレイアウト等を含む構造は、それらが一部を形成する電子アセンブリの必要条件に応じて同じまたは異なることがある。
【００３８】
基板３１０の上部のランド／バンプのピッチはダイ３００のバンプのピッチにマッチする必要があり、基板３１０の底部のランド／バンプのピッチは基板３２０のパッドのピッチとマッチする必要があることが分かるであろう。図３の実施例において、電力ビア３１５、３２７のピッチは基板３２０の頂部及び底部のピッチと同じであり、信号ビア３２３のピッチは基板３２０の底部と、基板３２０の頂部よりも広いものであるが、これらのピッチの間の関係は設計の制約及び目的を満足するように任意適当な態様で変えることができる。
【００３９】
図４は、本発明の別の実施例による、２つのキャパシタ４３０、４４０が埋め込まれた多層基板４１０の断面図である。Ｖｃｃ，Ｖｓｓの複数の層と、信号導体を含む基板４１０は、その上にダイ４００を取り付ける目的で使用される。基板４１０のランド４０２はＶｃｃの電位にあり、はんだボール４０１のうちのある特定のものによりＩＣダイ４００の上の対応する導電領域（図示せず）に結合可能である。同様に、ランド４０３はＶｓｓの電位にあり、他のはんだボール４０１によりＩＣダイ４００上の対応領域（図示せず）に結合可能である。
【００４０】
個別キャパシタ４３０、４４０は任意適当なタイプでよい。１つの実施例において、個別の各キャパシタ４３０、４４０は、一対の上部端子４２６、４２８と、一対の株端子４２３、４２５よりなる。しかしながら、それより多いまたは少ない端子及び／または基板４１０の上部だけに結合された端子を有する個別キャパシタを用いることも可能である。例えば、上述したものに関連する発明では、１つの実施例において、インターポーザ内に埋め込まれた単一の個別キャパシタは、そのインターポーザの上部だけに結合された２つの端子を有する。同様な容量構造を、本発明の実施例において、即ち、基板４１０の上部だけに結合された端子をもつものとして使用することができる。
【００４１】
ランド４０２は、電力ビア４０４、導電層４０６及び電力ビア４１２を含むルートにより、埋め込まれキャパシタ４３０の上部端子４２６に結合されている。
【００４２】
ランド４３１は、電力ビア４１８、導電層４１６及び電力ビア４２２を含むルートにより、埋め込まれたキャパシタ４３０の下部端子４２３に結合されている。ランド４３２は、電力ビア４１９、導電層４１７及び電力ビア４２４を含むルートにより、埋め込まれたキャパシタ４３０のもう１つの下部端子４２５に結合されている。
【００４３】
図４に示すように、同じようなＶｃｃ及びＶｓｓの接続は、キャパシタ４３０に関連して説明したようにキャパシタ４４０の端子に行うことが可能である。
【００４４】
種々の信号経路の設定（図示を簡略化するために示さないが、ＩＣダイ４００の信号領域、ある特定のはんだボール４０１、ランド４０８、４３４のような基板４１０上の適当なランド、及び信号ビア４０９のような基板４１０内の信号プレーン及び信号ビアよりなる）は、当業者であれば分かるように、基板４１０内で行うことが可能である。
【００４５】
埋め込まれるキャパシタ４３０、４４０は任意適当な構造でよい。１つの実施例において、それらは、従来のセラミックチップキャパシタ技術を用いて製造されるセラミックチップキャパシタである。図示を簡略化するために、２つのキャパシタ４３０、４４０を示すが、図４に示す実施例では、ただ１個のキャパシタを含む、異なる数のキャパシタを使用することができる。
【００４６】
図２−４は、単なる代表例であり、縮尺表示してある。そのある特定の比例関係は誇張してあるが、他のものは最小限にしてある。図２−４は、本発明の種々の実施例を示すものと意図されており、それらは、当業者であれば適当に実施可能であることが分かる。
【００４７】
【製造法】
多層セラミック基板は、高温同時焼成セラミック（ＨＴＣＣ）法、高熱膨脹率（ＨＩＴＣＥ）法またはガラスセラミック法のような従来の方法で製造可能であるが、それらに限定されない。
【００４８】
セラミック技術において、金属表面間に従来のＡｌ２ Ｏ３ のようなセラミックの薄膜（例えば、厚さ２ミル）を介在させることによりセラミック基板に低誘電率のキャパシタを埋め込むことが知られているが、本発明では、１つの実施例に高誘電率（Ｄｋ）層の多層体を使用する。高Ｄｋ層は、例えば、セラミックチップキャパシタの製造用として市販されている。チタン酸塩の粒子のような適当な高Ｄｋ材料を、従来のセラミック母材に挿入することが可能である。本発明において、ＢａＴｉＯ３ のような高いＤｋの多層体は、低いＤｋの層のナノファラッド／ｃｍ２ に過ぎない範囲の容量に比べて１０ファラッド／ｃｍ２ のような容量を提供することができる。
【００４９】
本発明の別の実施例において、チタン酸塩、例えば、（ＢａｘＳｒ１−ｘ）ＴｉＯ３（ＢＳＴ）、ＰｂＺｒＴｉＯ３（ＰＺＴ）、Ｔａ２Ｏ５又はＳｒＴｉＯ３の膜のような高Ｄｋの層は、金属−有機化学的蒸着（ＭＯＣＶＤ）法またはゾル−ゲル法（液体中の固体粒子のコロイド状懸濁液であるゾルが、固体粒子の成長及び相互連結によりゲルに変換される）のような公知の方法によりセラミック基板内に形成可能である。
【００５０】
いずれの場合でも、高Ｄｋの材料は、セラミック技術とコンパチブルな温度範囲（例えば、６００−１０００°Ｃ）で埋め込むことが可能である。
【００５１】
基板４１０内に個別キャパシタ４３０、４４０が埋め込まれる図４の実施例に関して、これらのキャパシタ４３０、４４０へのアクセスは、パンチング、または融除のような従来の任意の方法により可能であり、基板４１０のＶｃｃ及びＶｓｓ導体は、そのプロセスの温度条件と矛盾しない任意適当な金属化技術によりキャパシタ４３０、４４０の端子に結合することができる。
【００５２】
【容量の予測】
図３の実施例の容量値は、式１により予測可能である。
【００５３】
式（１）：　Ｃ＝Ａ ＊＿ｒ ＊ ＿ｏ／ｄ
上式において、Ａ＝キャパシタのサイズ（平方メートル）
＿ｒ＝誘電定数８．８５４ ｘ １０−１２ファラッド／メートル
＿ｏ＝絶縁体の比誘電率
ｄ＝誘電層の厚さ（メートル）
図５は、本発明の１つの実施例によるキャパシタを埋め込んだ基板に使用可能な種々の誘電材料について、キャパシタの側部寸法（ミクロン）に対する容量（ナノファラッド）の関係を示すグラフである。図５は、以下の誘電材料の曲線を示す。即ち、曲線５０１はＰＺＴ（Ｄｋ＝２０００）、曲線５０２はＢａＴｉＯ３（Ｄｋ＝１０００）、曲線５０３はＢＳＴ（Ｄｋ＝５００）、曲線５０４はＳｒＴｉＯｘ（Ｄｋ＝２００）及び曲線５０５はＴａＯｘ（Ｄｋ＝２５）である。
【００５４】
図５は、図示の種々のチタン酸塩及び酸化物材料で得られる容量のおおよその範囲を示すものである。高誘電率のセラミック層（ＢａＴｉＯ３ を含浸したセラミックのような）を使用する場合、図示の値は、ＶｃｃとＶｓｓ層の間にかかる層を４０個含む厚さ１０ミクロンの層状体で一般的に得られる最大容量に相当する。
【００５５】
ゾル−ゲルまたはＭＯＣＶＤの実施例により形成した誘電体の場合（例えば、ＰＺＴ、ＢＳＴ、ＳｒＴｉＯ３ またはＴａ２ Ｏ５ ）、計算した値は、図示の誘電体の厚さ０．２５ミクロンの膜に対応する。
【００５６】
任意所与の実施例の容量条件を満足するために、必要に応じて多数の層のキャパシタを積み重ねることができる。
【００５７】
図６は、本発明の一実施例によるキャパシタが埋め込まれた基板を製造する方法の流れ図である。この方法は、６０１でスタートする。
【００５８】
６０３では、第１及び第２の端子を有する少なくとも１つのキャパシタを、基板構造内に形成する。一実施例において、この構造は多層セラミック構造であるが、別の実施例ではセラミック材料以外の材料で形成してもよい。キャパシタは、（１）導電層の間に介在させた少なくとも１つの高誘電率の層よりなるが、別の実施例では、キャパシタを（２）個別キャパシタにしてもよい。
【００５９】
６０５において、基板構造内に第１及び第２の電源ノードを形成する。この明細書において用語「電源ノード」は、グランドノード（例えば、Ｖｓｓ）またはグランドとは異なる電位（例えば、Ｖｃｃ）の電力ノードのことをいう。
【００６０】
図６０７において、基板構造の１つの表面上に複数のランドを形成するが、これらのランドは、キャパシタの第１の端子及び電源ノードに結合された第１のランドと、キャパシタの第２の端子と第２の電源ノードに結合される第２のランドとを含む。第１及び第２のランドは、基板構造の表面に並置され、それに物理的に付着されるダイ（例えば、図２のＩＣダイ２００）の第１及び第２の電源ノードに結合されるように位置合せされている。この方法は６０９で終了する。
【００６１】
図７は、本発明の一実施例による、キャパシタが埋め込まれた基板を有する電子アセンブリの製造方法を示す流れ図である。この方法は７０１でスタートする。
【００６２】
７０３において、第１及び第２の電源ノードを備えたダイを用意する。
【００６３】
７０５において、第３及び第４の電源ノードを備えた基板を用意する。この基板は、第１及び第２の端子を有する少なくとも１つのキャパシタよりなる。キャパシタは、（１）導電層の間に介在させた少なくとも１つの高誘電率層よりなるものか、或いは別の実施例として個別キャパシタでもよい。この基板はさらに、１つの表面上に複数のランドを有し、これらのランドは、キャパシタの第１の端子と第３の電源ノードに結合された第１のランドと、キャパシタの第２の端子と第４の電源ノードに結合された第２のランドとを含む。
【００６４】
７０７において、第１及び第２のランドは、ダイの第１及び第２の電源ノードにそれぞれ結合される。この方法は、７０９で終了する。
【００６５】
図６及び７に示す方法に関連して説明した動作は、本明細書に記載したものとは異なる順序で実施することも可能である。
【００６６】
【結論】
本発明は、高いクロック周波数及び高い供給電力に付随するスイッチングノイズのような問題を最小限に軽減する電子アセンブリ及びその製造方法を提供する。本発明は、例えば、高性能プロセッサの電力供給条件を満足できる低インダクタンスの減結合キャパシタを埋め込むことにより、増減可能な高い容量（例えば、１０ｍＦ／ｃｍ２ より大きい）を提供する。本発明を組み込んだ電子システムは、高いクロック周波数で作動可能であり、従って、商業上魅力がある。
【００６７】
本願に示すように、本発明は、基板、電子アセンブリ、電子システム、データ処理システム、基板の製造方法及び電子アセンブリの製造方法を含む多数の異なる実施例で実現可能である。当業者は、他の実施例を容易に想到できるであろう。容量素子、材料、幾何学的形状及び容量の選択も、適当な実装条件に合うように変更可能である。埋め込まれるキャパシタの特定の幾何学的形状は、それらの方向、サイズ、数、位置及びそれらの構成元素の組成の点で非常に高い柔軟性を有する。
【００６８】
信号トレースが周面上にあり、Ｖｃｃ及びＶｓｓトレースがダイのコアに設けられた実施例を示したが、本発明は、信号トレースが周面以外の所にある実施例及びＶｃｃ及びＶｓｓがダイの任意の所にある実施例に等しく適用可能である。
【００６９】
さらに、本発明は、Ｃ４パッケージへの使用に限定されないと理解すべきであり、本発明の上述した特徴が利点となる他の任意のタイプのＩＣパッケージに利用可能である。
【００７０】
特定の実施例を図示説明したが、当業者は、同一の目的を達成するように設計された任意の構成を図示説明した特定の実施例に置き換えることができることが分かるであろう。本願は、本発明の任意の変形例及び設計変更を包含するものと意図されている。従って、本発明は、頭書の特許請求の範囲及びその均等物のみによって限定されると意図されている。
【図面の簡単な説明】
【図１】
図１は、本発明の一実施例による、埋め込まれたキャパシタを有する少なくとも１つの電子アセンブリを組み込んだ電子システムのブロック図である。
【図２】
図２は、本発明の一実施例による、キャパシタが埋め込まれた多層基板の断面図である。
【図３】
図３は、本発明の別の実施例による、キャパシタが埋め込まれた多層基板の断面図である。
【図４】
図４は、本発明の別の実施例による、個別キャパシタが埋め込まれた多層基板の断面図である。
【図５】
図５は、本発明の一実施例による、キャパシタが埋め込まれた基板に使用可能な種々の誘電材料の容量対面積を示すグラフである。
【図６】
図６は、本発明の一実施例による、キャパシタが埋め込まれた基板の製造方法を示す流れ図である。
【図７】
図７は、本発明の実施例による、キャパシタが埋め込まれた基板を備えた電子アセンブリの製造方法である。
【図１】
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【図５】
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【図６】
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【図７】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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