(57)【要約】本発明は、メモリセルアレイ内にマトリックスのような態様で提供され、各場合について、メモリセルアレイの第１の方向に延びるビット線とプレート線との間に配置される複数のＭＴＪメモリセルと、プレート線と接続される選択トランジスタとを備えたＭＲＡＭ構成である。選択トランジスタのゲート端子は、ワード線と接続され、選択トランジスタのソースドレイン経路は、プレート線と基準接地電位（グラウンド）との間に配置される。本発明は、１つの選択トランジスタが、各場合について、複数のＭＴＪメモリセルに割り当てられ、拡大されたチャネル幅を有する、ＭＲＡＭ構成に関する。【選択図】図２
2004526294.tif 000002
【特許請求の範囲】
【請求項１】
ＭＲＡＭ構成であって、それぞれメモリセルアレイの第１の方向に延びるビット線（Ｂ１〜Ｂ４）とプレート線（ＰＬ）との間に位置する、１つのメモリセルアレイ内にマトリックスのように提供された複数のＭＴＪメモリセル（１）と、該ＭＴＪメモリセル（１）から一定の距離を置いて配置され、該ＭＴＪメモリセルに行ごとに割り当てられ、かつ該メモリセルアレイ内で、第２の方向に延びるディジット線（Ｄ１〜Ｄ４）であって、該第２の方向は、該第１の方向に対して実質的に垂直である、ディジット線と、該プレート線（ＰＬ）と接続される選択トランジスタ（Ｔ）とを備え、該選択トランジスタのゲート端子は、ワード線（Ｗ１〜Ｗ４）と接続され、該選択トランジスタのソースドレイン経路は、該プレート線（ＰＬ）と基準電位（グラウンド）との間に位置する、ＭＲＡＭ構成であって、
それぞれ１つのトランジスタ（Ｔ）は、該選択トランジスタのチャネル幅が、該トランジスタに割り当てられたＭＴＪメモリセル（１）の数によって決定され得るように複数のＭＴＪメモリセル（１）が割り当てられることを特徴とする、ＭＲＡＭ構成。
【請求項２】
複数のＭＴＪメモリセル（１）に１つの選択トランジスタ（Ｔ）が割り当てられることを特徴とする、請求項１に記載のＭＲＡＭ構成。
【請求項３】
１つのグラウンド拡散領域（ＧＤ）が前記各選択トランジスタ（Ｔ）に割り当てられることを特徴とする、請求項１または２に記載のＭＲＡＭ構成。
【請求項４】
前記グラウンド拡散領域（ＧＤ）は、前記プレート線（ＰＬ）の下にて指の形状で延びることを特徴とする、請求項３に記載のＭＲＡＭ構成。
【請求項５】
前記グラウンド拡散領域（Ｇ）は、実質的に矩形に形成されることを特徴とする、請求項３に記載のＭＲＡＭ構成。
【請求項６】
前記プレート線（ＰＬ）、および該プレート線（ＰＬ）と前記トランジスタ（Ｔ）との間の接続線（Ｃ）は、多結晶シリコンを含むことを特徴とする、請求項１〜５のいずれか１項に記載のＭＲＡＭ構成。
【請求項７】
前記ビット線（Ｂ１〜Ｂ４）は銅を含み、前記ディジット線（Ｄ１）は銅またはアルミニウムを含むことを特徴とする、請求項１〜６のいずれか１項に記載のＭＲＡＭ構成。
【発明の詳細な説明】
【０００１】
本発明は、ＭＲＡＭ構成（ＭＲＡＭ＝磁気抵抗ＲＡＭ）に関する。このＭＲＡＭ構成は、メモリセルアレイ内にマトリックスのような態様で提供され、各場合について、メモリセルアレイの第１の方向に延びるビット線とプレート線との間に配置される複数のＭＴＪメモリセル（ＭＴＪ＝磁気トンネル接合）と、ＭＴＪメモリセルから一定の距離を置いて配置され、このメモリセルに行ごとに割り当てられ、メモリセルアレイ内で、第１の方向に対して実質的に垂直である第２の方向に延びるディジット線と、プレート線と接続される選択、または絶縁トランジスタとを備える。これらのトランジスタのゲート端子は、ワード線と接続され、これらのトランジスタのソースドレインパスは、プレート線と基準接地電位（グラウンド）との間に配置される。
【０００２】
図３は、ＭＴＪメモリセル１を示す。このメモリセルは、ビット線ＢＬとプレート線ＰＬとの間に配置され、ソフト磁気層ＷＭＬ、トンネル障壁層ＴＢおよびハード磁気層ＨＭＬを備える。ソフト磁気層ＷＭＬの磁化の配向は調整可能であるが、ハード磁気層ＨＭＬの配向は固定される。ソフト磁気層ＷＭＬについては両頭矢印２によって、ハード磁気層ＨＭＬについては、図３の左方向を指す矢印３によって示される。
【０００３】
ＭＴＪメモリセル１の下に配置され、このＭＴＪメモリセルからおよびプレート線ＰＬから電気的に絶縁される態様で、ディジット線Ｄが存在する。磁界Ｈｈを生成するプログラミング電流Ｉｈがこのディジット線を通って送られ得る。このプログラミング電流Ｉｈは、プログラミング電流Ｉ０と相互作用し、プログラム電流は、ビット線ＢＬを通って流れ得、磁場Ｈ０を生成する。２つのプログラミング電流ＩｈおよびＩ０のうちの少なくとも１つの方向は反転可能でなければならない。
【０００４】
プレート線ＰＬは、選択または絶縁トランジスタＴと接続線Ｃを介して接続され、このトランジスタのゲート電極は、ワード線ＷＬと接続され、このトランジスタのソースドレインパスは、接続線Ｃと基準接地電位（グラウンド）との間に配置される。
【０００５】
ビット線ＢＬとプレート線ＰＬとの間、ＭＴＪメモリセル１の抵抗は、ソフト磁気層ＷＭＬおよびハード磁気層ＨＭＬにおける磁化方向が平行の配向の場合、磁化の配向が逆平行の場合よりも小さい。従って、磁化の配向が逆平行の状態が値「０」と評価される場合、磁化の配向が平行のある状態は、例えば、「１」と評価される。当然、これらの状態を逆に評価することも可能である。
【０００６】
ＭＴＪメモリセル１へ書き込むために、プログラミング電流Ｉ０およびＩｈは、ビット線ＢＬおよびディジット線Ｄを通って、電流によって生成された磁界Ｈ０およびＨｈが、ソフト磁気層ＷＭＬの磁化の配向をハード磁気層ＨＭＬの磁化の配向に対して平行または逆平行にセットするような方向に送られる。この書き込み動作の間、選択トランジスタＴは、例えば、エンハンスメントモードのｎ型チャネルＭＯＳトランジスタの場合、電位０が、そのゲート、すなわちワード線ＷＬに印加されることによってスイッチオフされる。
【０００７】
図４は、図３のＭＴＪメモリセル１がどのように読み出されるかを示す。この目的のために、選択トランジスタＴは、スイッチオンされ、センス電流Ｉｓはビット線ＢＬ、ＭＴＪセル１、プレート線ＰＬ、接続線ＣおよびトランジスタＴを通って送られる。ビット線ＢＬの入力にて確認される電流Ｉｓの大きさに依存しているので、メモリ内容は、「１」または「０」と評価される。
【０００８】
図５は、ビット線Ｂ１、Ｂ２とディジット線Ｄ１、Ｄ２およびＤ３との間にＭＴＪメモリセル１を有するメモリセルアレイを示す。各ＭＴＪメモリセル１には選択トランジスタＴが割り当てられ、選択トランジスタのゲートは、ワード線Ｗ１、Ｗ２およびＷ３によって行ごとに互いに接続される。
【０００９】
図６は、図５に示されるタイプのディジット線Ｄ１〜Ｄ４、ビット線Ｂ１〜Ｂ３およびワード線Ｗ１〜Ｗ４を有するメモリセルアレイの平面図を示す。ここで、図は、各場合について、単に、追加的ディジット線Ｄ４、追加的ビット線Ｂ３および追加的ワード線Ｗ４を示す。それぞれ用いられる技術によって達成され得る最小の機能サイズがＦ２によって示される場合、２つのビットを含むユニットセルは、１２Ｆ２の面積を必要とし、従って、各メモリセルは、６Ｆ２のセルサイズを有することが図６から見出され得る。この場合、各選択トランジスタのチャネル幅は、Ｆによって求められる。これは、グラウンド拡散領域（ｇｒｏｕｎｄ  ｄｉｆｆｕｓｉｏｎ）ＧＤに至る接続線Ｃが、それぞれのワード線Ｗ１〜Ｗ４に割り当てられることから見出され得る。ドレイン区域およびソース区域は、それぞれ、個々の接続線Ｃの下側の領域、およびそれぞれの接続線Ｃの反対側の対応するワード線の側で、このグラウンド拡散領域ＧＤに導入される。
【００１０】
ＭＲＡＭ構成は、可能な限り迅速な書き込みおよび読み出しが可能、すなわち、小さい内部抵抗を有する必要がある。
【００１１】
従って、本発明の目的は、メモリセルの可能な限り小さい必要面積と関連して、すなわち大きくても６Ｆ２の必要面積と関連して内部抵抗が低減されるＭＲＡＭ構成を提供することである。
【００１２】
冒頭で述べられたタイプのＭＲＡＭ構成の場合、この目的は、本発明により、選択トランジスタが、各場合について、複数のＭＴＪメモリセルに割り当てられて、そのチャネル幅が、選択トランジスタに割り当てられたＭＴＪメモリセルの数によって決定され得るという事実により達成される。この場合、選択トランジスタは、さらに、複数のメモリセルに割り当てられ得る。
【００１３】
本発明によるＭＲＡＭ構成において、グラウンド拡散領域は、好適には、それぞれの選択トランジスタに割り当てられる。この場合、グラウンド拡散領域は、それぞれのプレート線の下にて指の形状で延びてもよいし、または全体が実質的に矩形の設計であってもよい。
【００１４】
最後に、本発明によるＭＲＡＭ構成において、プレート線と、さらにそれぞれのプレート線と関連する選択トランジスタとの間の接続線は、好適には、多結晶シリコンを含む。しかしながら、当然、これらの線のために他の材料が選択されてもよい。ビット線は、好適には、銅を含む。ＭＴＪセルは、従来の方法で製作される。
【００１５】
本発明によるＭＲＡＭ構成において、選択トランジスタのチャネル幅は、かなり大きくされ得る。これは、内部抵抗が低減され、従って、電力損失が低減され、高速の書き込みおよび読み出しが保証されることを意味する。本発明に従ってＭＲＡＭ構成を実現しても空間を損失しない。
【００１６】
従って、本発明にとって重要なのは、複数のＭＴＪメモリセルにただ一つの選択トランジスタが割り当てられ、このことがチャネル幅の拡大、従って、内部抵抗の低減を可能にすることである。
【００１７】
本発明は、以下において、図面を参照して、より詳細に説明される。
【００１８】
図３〜図６は、冒頭にてすでに説明されている。
【００１９】
図において、互いに対応し合う構成部品に、それぞれ同じ参照符号が提供される。
【００２０】
図１は、本発明によるＭＲＡＭ構成をブロック図で示す。この構成にて、例えば、銅からなるビット線Ｂ１〜Ｂ４、例えば、銅またはアルミニウムからなるディジット線Ｄ１を含むメモリセル内で、４つのＭＴＪメモリセル１が選択トランジスタＴに割り当てられ、その選択トランジスタのゲート電極はワード線Ｗ１と接続される。この選択トランジスタＴの「共有選択（ｓｈａｒｅｄ−ｓｅｌｅｃｔ）」構成は、メモリセルの寸法を低減することなく、そのチャネル幅を拡大して、選択トランジスタが低い内部抵抗を有することを可能にする。
【００２１】
チャネル幅の拡大は、図２から見出され得る。図２は、本発明によるＭＲＡＭ構成の例示的な実施形態の平面図を示す。確かに、この場合、個々のプレート線Ｐ１は、複数の接続線Ｃを介してトランジスタＴのドレインおよびソースに再び接続され、これらの接続線は、各場合について、対応するビット線Ｂ１〜Ｂ４の下に配置される。プレート線ＰＬおよび接続線Ｃは、例えば、ドーピングされた多結晶シリコンを含み得る。しかしながら、トランジスタＴは、ビット線Ｂ１とビット線Ｂ４との間の領域の下のグラウンド拡散ＧＤの広がりによって求められる７Ｆのチャネル幅を有する。従って、（７／４）Ｆの有効チャネル幅／ビットが存在する。一般に、この例示的な実施形態において選択トランジスタの有効チャネル幅／ビットは、［（２ｎ−１）／ｎ・Ｆである。ここで、ｎは選択トランジスタに割り当てられるＭＴＪメモリセルの数を示す。
【００２２】
図２から見出され得るように、セルサイズは、８ビットの場合８Ｆ・６Ｆ＝４８Ｆ２であり、これによって、１ビットの場合、セルサイズは６Ｆ２である。換言すると、選択トランジスタのチャネル幅がかなり拡大されるので、空間要求は生じない。
【００２３】
複数のＭＴＪメモリセルに対してただ１つの選択トランジスタを用いることは、書き込みにとっての問題とはならない。なぜなら、選択トランジスタは、図３を参照して説明されたように、この場合、いずれにせよスイッチオフされるからである。
【図面の簡単な説明】
【図１】
図１は、例示的な実施形態により、本発明によるＭＲＡＭ構成の斜視図を示す。
【図２】
図２は、本発明の例示的な実施形態のＭＲＡＭ構成の平面図を示す。
【図３】
図３は、書き込み動作中の選択トランジスタを有するＭＴＪメモリセルを示す。
【図４】
図４は、読み出し動作中の図３のＭＴＪメモリセルを示す。
【図５】
図５は、ＭＴＪメモリセルを有するメモリセルアレイを斜視図で示す。
【図６】
図６は、図５に対応する既存のＭＲＡＭ構成の平面図を示す。
【符号の説明】
１                    ＭＴＪメモリセル
２                    ソフト磁気層における磁化の方向を表す両頭矢印
３                    ハード磁気層における磁気の方向を表す矢印
Ｉ０                  ビット線におけるプログラミング電流
Ｉｈ                  ディジット線におけるプログラミング電流
Ｈ０                  ビット線におけるプログラミング電流Ｉ０の磁界
Ｈｈ                  ディジット線におけるプログラミング電流Ｉｈの磁界
ＢＬ、ＢＬ１〜ＢＬ４  ビット線
ＰＬ                  プレート線
Ｃ                    接続線
Ｔ                    選択トランジスタ
Ｉｓ                  センス電流
Ｄ、Ｄ１〜Ｄ４        ディジット線
Ｗ、Ｗ１〜Ｗ４        ワード線
Ｆ                    最小機能サイズ
ＤＲ                  ドライバ
ＤＥＣ                デコーダ
ＧＤ                  グラウンド拡散領域
【国際公開パンフレット】
2004526294.tif 000003
2004526294.tif 000004
2004526294.tif 000005
2004526294.tif 000006
2004526294.tif 000007
2004526294.tif 000008
2004526294.tif 000009
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2004526294.tif 000011
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2004526294.tif 000014
2004526294.tif 000015
2004526294.tif 000016
【国際公開パンフレット（コレクトバージョン）】
2004526294.tif 000017
【国際公開パンフレット（コレクトバージョン）】
2004526294.tif 000018
2004526294.tif 000019
【手続補正書】
【提出日】平成15年1月8日(2003.1.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＭＲＡＭ構成であって、メモリセルアレイ内にマトリックスのような態様で提供され、各場合について、該メモリセルアレイの第１の方向に延びるビット線（Ｂ１〜Ｂ４）とプレート線（ＰＬ）との間に配置される複数のＭＴＪメモリセル（１）と、該プレート線（ＰＬ）と接続される選択トランジスタ（Ｔ）とを備え、該選択トランジスタ（Ｔ）のゲート端子は、ワード線（Ｗ１〜Ｗ４）と接続され、該選択トランジスタ（Ｔ）のソースドレイン経路は、該プレート線（ＰＬ）と基準接地電位（グラウンド）との間に配置され、１つの選択トランジスタ（Ｔ）が、各場合について、複数のＭＴＪメモリセル（１）に割り当てられる、ＭＲＡＭ構成であって、
該ＭＴＪメモリセル（１）から一定の距離を置いて、該ＭＴＪメモリセル（１）をプログラミングするためのディジット線（Ｄ１〜Ｄ４）が提供され、該ディジット線は、該ＭＴＪメモリセルに行ごとに割り当てられ、該メモリセルアレイ内で第２の方向に延び、該第２の方向は、該第１の方向に対して、実質的に垂直であることと、
有効チャネル幅／ビットは、［（２ｎ−１）／ｎ］・Ｆによって求められ、ここで、ｎは、各場合について、選択トランジスタ（Ｔ）に割り当てられるメモリセル（１）の数を示し、Ｆ２は、それぞれに用いられる技術によって達成され得る最小の機能サイズを示すことと、を特徴とする、ＭＲＡＭ構成。
【請求項２】
グラウンド拡散領域（ＧＤ）は、各選択トランジスタ（Ｔ）に割り当てられることを特徴とする、請求項１に記載のＭＲＡＭ構成。
【請求項３】
前記グラウンド拡散領域（ＧＤ）は、前記プレート線（ＰＬ）の下にて指の形状で延びることを特徴とする、請求項２に記載のＭＲＡＭ構成。
【請求項４】
前記グラウンド拡散領域（Ｇ）は、実質的に矩形の設計であることを特徴とする、請求項２に記載のＭＲＡＭ構成。
【請求項５】
前記該プレート線（ＰＬ）、および該プレート線（ＰＬ）と前記トランジスタ（Ｔ）との間の続線（Ｃ）は、多結晶シリコンから形成されることを特徴とする、請求項１〜４のいずれか一つに記載のＭＲＡＭ構成。
【請求項６】
前記ビット線（Ｂ１〜Ｂ４）は、銅で成り、前記ディジット線（Ｄ１）は、銅またはアルミニウムで成ることを特徴とする、請求項１〜５のいずれか一つに記載のＭＲＡＭ構成。
【国際調査報告】
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