(57)【要約】本発明はＰ型ドープされた半導体層（１２）とＮ型ドープされた半導体層（１２）とを備えており、このデバイスはＰ型ドープされた半導体層（１２）とＮ型ドープされた半導体層（１４、１０）との間に接合部を有しており、この接合部に固有の電圧が印加されるとツェナー降伏が見られるデバイスに関している。複数の接合部がＰ型ドープされた半導体層（１２）とＮ型ドープされた半導体層（１４、１０）との間に存在し、固有電圧はデバイス全体の降伏電圧へ加法的に入力される。本発明はさらに本発明のデバイスを製造する方法に関する。
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【特許請求の範囲】
【請求項１】
Ｐ型ドープされた半導体層（１２、２０、２２）とＮ型ドープされた半導体層（１４、１０）との間に接合部を有しており、該接合部に固有の電圧が印加されるとツェナー降伏が見られる、
Ｐ型ドープされた半導体層（１２、２０、２２）とＮ型ドープされた半導体層（１４、１０）とを備えたデバイスにおいて、
複数の接合部がＰ型ドープされた半導体層（１２、２０、２２）とＮ型ドープされた半導体層（１４、１０）との間に存在しており、固有電圧はデバイス全体の降伏電圧へ加法的に入力される、
ことを特徴とするＰ型ドープされた半導体層とＮ型ドープされた半導体層とを備えたデバイス。
【請求項２】
半導体層（１０、１２、１４、２０、２２）は高濃度にドープされている、請求項１記載のデバイス。
【請求項３】
半導体層（１０、１２、１４、２０）は一定のドープ状態を有する、請求項１または２記載のデバイス。
【請求項４】
Ｐ型ドープされた半導体層（１２）とＮ型ドープされた半導体層（１４）とは同じ濃度でドープされている、請求項１から３までのいずれか１項記載のデバイス。
【請求項５】
Ｐ型ドープされた半導体層（２０、２２）は少なくとも２つのグループを形成しており、該グループはそれぞれ異なる濃度でドープされている、請求項１から４までのいずれか１項記載のデバイス。
【請求項６】
Ｎ型ドープされた半導体層は少なくとも２つのグループを形成しており、該グループはそれぞれ異なる濃度でドープされている、請求項１から５までのいずれか１項記載のデバイス。
【請求項７】
半導体層（１２、１４、２０、２２）はＮ型ドープされた基板（１０）上に配置されている、請求項１から６までのいずれか１項記載のデバイス。
【請求項８】
半導体層はＰ型ドープされた基板上に配置されている、請求項１から７までのいずれか１項記載のデバイス。
【請求項９】
基板（１０）から最も離れた半導体層のドープの型は基板（１０）のドープの型に相応している、請求項１から８までのいずれか１項記載のデバイス。
【請求項１０】
基板（１０）から最も離れた半導体層のドープの型は基板のドープの型とは異なっている、請求項１から９までのいずれか１項記載のデバイス。
【請求項１１】
半導体層（１２、１４、２０、２２）は約４μｍの厚さを有する、請求項１から１０までのいずれか１項記載のデバイス。
【請求項１２】
基板（１０）は約５００μｍの厚さを有する、請求項１から１１までのいずれか１項記載のデバイス。
【請求項１３】
ドーパント濃度は２×１０１９原子／ｃｍ３の範囲にある、請求項１から１２までのいずれか１項記載のデバイス。
【請求項１４】
約１０個の接合部がＰ型ドープされた半導体層（１２）とＮ型ドープされた半導体層（１４）との間に設けられている、請求項１から１３までのいずれか１項記載のデバイス。
【請求項１５】
上面および下面にそれぞれ金属コンタクト（１６、１８）を有しており、該金属コンタクトは表面全体にわたって延在している、請求項１から１４までのいずれか１項記載のデバイス。
【請求項１６】
半導体層（１０、１２、２０、２２）はシリコン層である、請求項１から１５までのいずれか１項記載のデバイス。
【請求項１７】
Ｐ型ドープされた半導体層（１２、２０、２２）とＮ型ドープされた半導体層（１４、１０）との間に接合部を有しており、該接合部に固有の電圧が印加されるとツェナー降伏が見られ、
複数の接合部がＰ型ドープされた半導体層（１２、２０、２２）とＮ型ドープされた半導体層（１４、１０）との間に存在し、固有電圧はデバイス全体の降伏電圧へ加法的に入力される、
Ｐ型ドープされた半導体層（１２、２０、２２）とＮ型ドープされた半導体層（１４、１０）とを備えたデバイスの製造方法において、
半導体層（１２、１４、２０、２２）をエピタキシにより堆積させるプロセスを行う、
ことを特徴とするＰ型ドープされた半導体層とＮ型ドープされた半導体層とを備えたデバイスの製造方法。
【請求項１８】
エピタキシを約１１８０℃で行う、請求項１７記載の方法。
【請求項１９】
エピタキシを約４μｍ／ｍｉｎの成長速度で行う、請求項１７または１８記載の方法。
【請求項２０】
デバイスの上面および下面に金属コンタクト（１６、１８）をスパッタリングする、請求項１７から１９までのいずれか１項記載の方法。
【請求項２１】
金属コンタクト（１６、１８）のスパッタリング後にデバイスを個々のチップへ分割する、請求項１７から２０までのいずれか１項記載の方法。
【請求項２２】
チップの縁を除去する、請求項１７から２１までのいずれか１項記載の方法。
【請求項２３】
薄いシリコンウェハをウェハボンディングにより結合する、請求項１７から２２までのいずれか１項記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、Ｐ型ドープされた半導体層とＮ型ドープされた半導体層との間に接合部を有しており、この接合部に固有の電圧（ｃｈａｒａｋｔｅｒｉｓｔｉｓｃｈｅ Ｓｐａｎｎｕｎｇ）が印加されるとツェナー降伏が見られる、Ｐ型ドープされた半導体層とＮ型ドープされた半導体層とを備えたデバイスに関する。本発明はまたこのデバイスの製造方法に関する。
【０００２】
従来の技術
半導体モジュールを電圧制限に使用することが知られている。特に有利にはこのためにツェナーダイオード（Ｚダイオード）が使用される。ツェナーダイオードが阻止方向ないし逆方向で駆動されると、際立った降伏特性が比較的小さい降伏電圧で見られる。ダイオードの降伏電圧の大きさは主として半導体材料のドーパント濃度に依存している。高濃度にドープされたダイオードではきわめて狭い阻止層しか形成されず、このため小さな逆方向電圧が印加されただけであっても高い電界強度がＰＮ接合部にわたってかかってしまう。
【０００３】
電界強度が１０６Ｖ／ｃｍのオーダーの値を上回ると、ほぼ電荷担体のないＰＮ接合部の領域の価電子はその結合から引き離される。バンド理論ではこの効果は禁制帯のトンネル通過現象と称されている。したがって、ツェナー電圧と称される降伏電圧以下の小さい電圧では一般には無視できる程度の小さな阻止電流しか流れない。ツェナー電圧に達すると電流は電荷担体放出によって強く上昇する。これにより更なる電圧上昇は阻止される。４．５Ｖ以下の降伏電圧では純粋なツェナー降伏のみが問題となる。それより高い降伏電圧では別の降伏効果、すなわちいわゆるアバランシェ降伏（なだれ降伏）が競合する。このアバランシェ降伏は７Ｖ以上の電圧で顕著であり、主として半導体内のなだれ状の衝突イオン化から生じる。ツェナーダイオードは定義された可逆の降伏のために電圧制限素子として適している。２つのツェナーダイオードが反直列に接続されている場合、つまり２つのダイオードが直列かつ相互に反対極性で接続されている場合、対称の降伏特性が得られる。
【０００４】
この種の回路は図６に示されている。第１のツェナーダイオード１１０および第２のツェナーダイオード１１２が示されており、これらのダイオードは反直列に接続されている。この種のデバイスは、コンタクト１１４、１１６に印加される電圧の２つの電圧極性を制限しなければならない場合に電圧制限に使用される。
【０００５】
図７には図６に示された回路に相応する電流電圧特性曲線が示されている。図７のダイアグラムではツェナーダイオード１１０、１１２を通って流れる電流がコンタクト１１４、１１６へ印加される電圧に対して示されている。このデバイスの降伏電圧は、バルク抵抗と降伏電圧の上昇とが自己温度上昇により無視できる程度であるかぎりＵＺ１＋ＵＦの値である。ここでＵＺ１はこのケースでは同じであると見なされるツェナーダイオードの降伏電圧であり、ＵＦはダイオードの順方向での電圧降下である。ただしこの種の電圧制限回路を大きな限界電圧に対して構成する場合には、図７に示されている降伏電圧の正の温度特性が生じる。図７には実線で室温ＲＴでの特性曲線が示されており、破線できわめて高い温度ＨＴでの特性曲線が示されている。ここからわかる正の温度特性は主として比較的高い降伏電圧に対して構成されているダイオードで支配的となるアバランシェ降伏をもたらすことがわかる。
【０００６】
図７に示されている特性曲線の温度依存性は望ましくないものである。さらに図６の電圧制限回路は個別の２つのモジュールを必要とする欠点を有しており、そのことは付加的な回路コストをまねく。
【０００７】
本発明の利点
本発明は請求項１の上位概念記載のデバイスにおいて、複数の接合部がＰ型ドープされた半導体層とＮ型ドープされた半導体層との間に存在し、固有電圧はデバイス全体の降伏電圧へ加法的に入力されることを特徴とする。このためもはや別個の２つのモジュールを使用して電圧の２つの極性に対する電圧制限を行う必要はない。Ｐ型ドープされた半導体層とＮ型ドープされた半導体層との間に複数の接合部を有する唯一のデバイスを２つの極性での電圧制限に使用する。さらに、ツェナー降伏が見られる接合部の固有電圧が加法的にデバイス全体の降伏電圧へ入力されるので、個々の降伏電圧を小さく選定し、しかも個々の降伏電圧の加算によって比較的高い電圧までの制限を行うことができる。個々の接合部での小さな固有電圧、例えば４．２Ｖ付近の電圧ではツェナー効果が著しく支配的となり、アバランシェ降伏は全く生じないかまたはきわめて小さな影響しか有さないので、高い限界電圧が調製されても実際には温度に依存しない特性曲線が得られる。
【０００８】
有利には半導体層は高濃度にドープされている。高いドーパント濃度により小さな降伏電圧とデバイスの温度からの所望の独立性が得られる。
【０００９】
有利には半導体層は一定のドーパント濃度を有する。これは製造を簡単にする意味で有利である。さらに降伏電圧は層間の接合部の特性が一定のドーパント濃度のために同一であることにより、簡単に計算できる。
【００１０】
また有利には、Ｐ型ドープされた半導体層とＮ型ドープされた半導体層とは同じ濃度でドープされている。このため空乏層がＮ型ドープされた半導体層でもＰ型ドープされた半導体層でも同様に得られる。これにより層のシーケンスは同様に形成される。
【００１１】
有利にはＰ型ドープされた半導体層は少なくとも２つのグループを形成しており、これらのグループは種々の濃度でドープされている。このようにして、全てのＰ型ドープされた半導体層または全てのＮ型ドープされた半導体層を一様にドープして対称な特性曲線を得る場合とは異なり、電圧極性の非対称な特性曲線を得ることができる。これにより種々の電圧制限を電圧の極性に応じて行うことができる。
【００１２】
同じ理由から、有利には、Ｎ型ドープされた半導体層を異なる濃度の少なくとも２つのグループを形成するように構成することもできる。
【００１３】
半導体層をＮ型ドープされた基板上に配置することができる。
【００１４】
同様に、半導体層をＰ型ドープされた基板上に配置することもできる。基板のドープ状態を予め定める必要はなく、これによりデバイスを製造および適用の点でフレキシブルとすることができる。
【００１５】
基板から最も離れた半導体層のドープ状態のタイプを基板のドープ状態のタイプに相応させると有利である。
【００１６】
また基板から最も離れた半導体層のドープ状態のタイプを基板のドープ状態のタイプとは異なるように構成することもできる。この場合でも製造および適用分野の点でこのデバイスはフレキシブルであり、最も外側の半導体層のドープ状態のタイプを制限的に定める必要はない。
【００１７】
有利には半導体層は約４μｍの厚さを有する。この厚さは個々の接合部の実際的な降伏電圧とこれに関連する空乏領域の厚さとに対して充分に高く、適切である。相応の厚さにより、順方向で極性付けられた接合部を通って誘導される少数キャリアが逆方向に極性付けられた隣接の接合部の空乏層に達することが回避される。このことは必ずしも必須ではない。なぜならそうでない場合にはデバイス全体が“点弧される”からである（サイリスタ効果）。
【００１８】
基板は約５００μｍの厚さを有すると有利である。特にこの規模の基板厚さにより充分な機械的安定性が保証される。
【００１９】
有利にはドーパント濃度は２×１０１９原子／ｃｍ３の範囲の値である。このような高いドーパント濃度では各接合部でツェナー電圧および相応の温度特性を小さくすることが所望される場合でもツェナー効果が得られる。
【００２０】
特に有利な実施形態では約１０個の接合部がＰ型ドープされた半導体層とＮ型ドープされた半導体層との間に設けられる。ツェナー電圧が４．２Ｖ、順方向電圧が０．７Ｖの範囲にある場合、この実施例では降伏電圧全体は５０Ｖであり、大きな温度依存性は生じない。従来技術の構成によるこのような電圧制限が個々のツェナーダイオードによって実現される場合には、強いアバランシェ降伏傾向のために著しく強く許容不能な温度依存性が生じる。
【００２１】
有利にはこのデバイスは上面および下面にそれぞれ金属コンタクトを有しており、この金属コンタクトはこれらの表面の全体にわたって延在している。これによりこのデバイスは通常半導体モジュールで行われる更なる処理に対して準備される。
【００２２】
有利には半導体層はシリコン層である。シリコンを用いれば、高いドーパント濃度と所望の層構造とが特に有利に実現される。
【００２３】
本発明は請求項１７によりさらに、Ｐ型ドープされた半導体層とＮ型ドープされた半導体層との間に接合部を有しており、この接合部に固有の電圧が印加されるとツェナー降伏が見られ、複数の接合部がＰ型ドープされた半導体層とＮ型ドープされた半導体層との間に存在し、固有電圧はデバイス全体の降伏電圧へ加法的に入力される、Ｐ型ドープされた半導体層とＮ型ドープされた半導体層とを備えたデバイスの製造方法において、半導体層をエピタキシにより堆積させるプロセスを行う。エピタキシは本発明の層デバイスを構成するのに特に適している。
【００２４】
有利にはエピタキシは約１１８０℃で行われる。この温度は欠陥のない層形成に対して特に有利であると判明している。
【００２５】
エピタキシを約４μｍ／ｍｉｎの成長速度で行うと有利である。これにより層構造に高い品質が保証され、製造プロセスも充分な速度を得ることができる。
【００２６】
有利にはデバイスの上面および下面に金属コンタクトがスパッタリングされる。この金属コンタクトにより有利にはデバイスの上面全体および下面全体がカバーされ、デバイスがさらなる処理のために準備される。スパッタリングプロセスは薄い金属層の被着に特に信頼性が高いことが判明している。
【００２７】
有利にはこのデバイスは金属コンタクトのスパッタリング後に個々のチップへダイシングされる。例えば最初に使用されるシリコン基板は１２５ｍｍの直径を有する。プロセスから得られるチップは例えばダイシングソーを使用して製造され、例えば２０ｍｍ２の面積を有する。
【００２８】
特に有利には、チップの縁が除去される。チップが例えばソー過程により形成される場合、チップの縁で結晶欠陥が生じ、これがモジュールの電気特性にマイナスの影響を与える。こうした障害的なチップ縁の半導体領域は例えば深さ約５０μまで除去される。これは例えばＫＯＨでのエッチングによって行われる。エッチングはチップが前部および後部で銅ケーシングにはんだ付けされた後に行われることが多い。さらなるパッケージングはダイオード技術の通常の手法により行われる。
【００２９】
エピタキシによる層デバイス構造のほか、薄いシリコンウェハをウェハボンディングにより結合することもできる。これにより製造法が可変となる。
【００３０】
本発明はＰ型ドープされた半導体層とＮ型ドープされた半導体層とから成る相応の層デバイスにより、バイポーラでの電圧制限を無視できる程度の温度特性のみで使用することができるようになるという驚くべき知識を基礎としている。個々のＰＮ接合部の降伏電圧を適切なドープ状態により選定して、実際に純粋なツェナー降伏が生じるようにすることができる。個々のＰＮ接合部の降伏電圧が加法的にデバイス全体の降伏電圧内へ入力されるように層デバイスを構成することにより、高電圧に対する電圧制限を小さな温度依存性で形成することができる。
【００３１】
図面
本発明を以下に添付図を参照しながら実施例に則して説明する。図１には本発明のデバイスの断面図が示されている。図２には図１のデバイスの特性曲線が示されている。図３には図１のデバイスのドーパント濃度プロフィルが示されている。図４には本発明のデバイスの別の実施例の概略的な断面図が示されている。図５には図４のデバイスの特性曲線が示されている。図６には従来技術の回路が示されている。図７には図６のデバイスの特性曲線が示されている。
【００３２】
実施例の説明
図１には本発明のデバイスの概略的な断面図が示されている。Ｎ型ドープされたシリコン基板１０上に複数のＰ型ドープされた半導体層１２とＮ型ドープされた半導体層１４とが配置されている。Ｐ型ドープされた半導体層１２とＮ型ドープされた半導体層１４との間に複数の半導体接合部が存在する。Ｐ型ドープされた半導体層１２は厚さＴＰを有しており、Ｎ型ドープされた半導体層１４は厚さＴＮを有している。この実施例では厚さＴＰ、ＴＮはほぼ等しく、約４μｍである。基板は厚さＴＳを有しており、この実施例では約５２５μｍである。全体で１０個のＰ型ドープされた半導体層１２と１０個のＮ型ドープされた半導体層１４とが配置されているので、上述のデータからこのデバイス全体の厚さＴは６０５μｍとなる。この実施例では半導体としてシリコンが選択されている。Ｎ型ドープされた基板１０と最上部の半導体層（この実施例ではＮ型ドープされた半導体層１４）との上には、スパッタリングにより堆積された金属コンタクト１６、１８が存在している。半導体層１２、１４はそれぞれ約２×１０１９原子／ｃｍ３の一定のドーパント濃度を有している。層１２、１４はエピタキシにより下方に位置する層の上に堆積される。有利な実施例では、エピタキシは温度１１８０℃、成長速度４μｍ／ｍｉｎで行われるように選定される。図１の実施例では、層デバイスは最上部の層および最下部の層（基板）が同じドープ状態を有しており、この場合にはＮ導電型であるように選定されている。またこれら２つの最外部の半導体層がＰ導電型を有するように構成することもできる。さらに、これらの最外部の半導体層がそれぞれ異なるドープのタイプであり、Ｎ型基板ないしＰ型基板であるように構成してもよい。
【００３３】
図２には図１のデバイスの特性曲線が示されている。金属電極１８へ電極１６に対して正の電圧Ｕが印加されると、逆方向電圧ＵＺに達するまでは比較的小さな阻止電流以外に電流は流れない。電圧Ｕのさらなる増大を試みると、デバイスを通る電流は半導体層間の個々の接合部でのツェナー降伏により強く上昇する。デバイスは対称に構成されているので、印加電圧Ｕの極性を入れ替えた場合には反対の符号で同じ電気特性が得られる。ｎ個のＰ型ドープされたエピタキシ層およびｎ個のＮ型ドープされたエピタキシ層では、降伏電圧ＵＺは
ＵＺ＝ｎ×（ＵＺ１＋ＵＦ）
となる。ここでＵＺは個々の接合部の降伏電圧であり、ＵＦは個々のＰＮダイオードの順方向電圧である。図２の実線はデバイスの室温ＲＴでの電流電圧特性を示しており、破線は著しく高い温度ＨＴでの特性を示している。きわめて高い電流まで実際には特性曲線に対して温度による影響は作用しないことがわかる。ただしきわめて高い電流密度、すなわち約２００Ａ／ｃｍ２以上の領域では、無視できない正の温度係数が発生している。
【００３４】
図３には図１のデバイスのドーパント濃度プロフィルが示されており、ドーパント原子Ｎの個数の密度が場所ｘに関して示されている。実線はＮ型ドープされたシリコンを示しており、点線はＰ型ドープされたシリコンを示している。図３のダイアグラムの左側は図１のＮ型ドープされたシリコン層に相応しており、これは金属電極１８に接している。図３のダイアグラムの右側は図１の基板に相応しており、これは図１の金属電極１６に接している。図からわかるように２×１０１９原子／ｃｍ３のドーパント濃度プロフィルが発生している。
【００３５】
図４には任意の電圧極性で電圧制限できる本発明のデバイスの別の実施例の概略的な断面図が示されている。前述したように図１のデバイスは印加電圧の極性に関して対称の特性を有している。これに対して図４に示されているデバイスによれば非対称の特性を有する。このデバイスで特徴的なのは、２種類のＰ型ドープされた半導体層が存在することである。第１のＰ型ドープされた半導体層２０は第２のＰ＋型ドープされた半導体層２２よりも低いドーパント濃度を有する。Ｎ型半導体層のドーパント濃度は均一である。これにより異なる降伏電圧を有するダイオードが接合部Ｎ（Ｐ＋Ｐ）または（Ｐ＋Ｐ）Ｎに相応に得られる。このダイオードが逆方向で負荷されると、（Ｐ＋Ｐ）Ｎダイオードの降伏電圧ＵＺ１のほうがＮ（Ｐ＋Ｐ）ダイオードの降伏電圧ＵＺ２よりも大きくなる。ｎ個の接合部が存在し、金属コンタクト１８に正の電圧が印加される場合、金属コンタクト１６に関して
ＵＺ＝ｎ×（ＵＺ２＋ＵＦ）
の降伏電圧が得られる。電圧の極性を反転させると、降伏電圧は
ＵＺ＝−ｎ×（ＵＺ２＋ＵＦ）
となる。
【００３６】
図４のデバイスも最外部の半導体層およびドープタイプは基本的に可変である。Ｎ型基板に代えてＰ型基板を使用することもできる。この場合には相応にＰ型基板で高濃度ドープのＮ＋層とそれより低くドープされたＮ層とが使用される。半導体デバイスの最外部はドープタイプに関して一致してもよいし、また異なっていてもよい。
【００３７】
図５には図４のデバイスの特性曲線が示されている。適切に寸法を設計することにより、ジオメトリの観点からも濃度の観点からも図５に示されているような実際上温度に依存しない特性曲線が得られる。ただしここでは相応に非対称の特性曲線となる。
【００３８】
本発明の前述の実施例は説明に用いたのみで、本発明を限定するものではない。本発明においては本発明の範囲や本発明の等価物を離れることなく種々の変更および修正が可能である。
【図面の簡単な説明】
【図１】
本発明のデバイスの断面図である。
【図２】
図１のデバイスの特性曲線を示す図である。
【図３】
図１のデバイスのドーパント濃度プロフィルを示す図である。
【図４】
本発明のデバイスの別の実施例の断面図である。
【図５】
図４のデバイスの特性曲線を示す図である。
【図６】
従来技術の回路図である。
【図７】
図６のデバイスの特性曲線を示す図である。
【図６】
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【図７】
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【国際公開パンフレット】
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【国際調査報告】
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2004503092.tif 000031
2004503092.tif 000032
2004503092.tif 000033
2004503092.tif 000034
2004503092.tif 000035