(57)【要約】アナログ信号から仮のバイナリー信号を発生する仮検出モジュールと、仮のバイナリー信号から訂正されたバイナリー信号を発生する訂正モジュールを含む、ラン長制限されたシーケンスを表すアナログ信号からバイナリーシーケンスを回復するための検出ユニット。
2004515029.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号から仮のバイナリー信号を発生する仮検出モジュールと、仮のバイナリー信号から訂正されたバイナリー信号を発生する訂正モジュールを含む、ラン長制限されたシーケンスを表すアナログ信号からバイナリーシーケンスを回復するための検出ユニットであって、訂正モジュールは、
−　仮の検出モジュールに接続された遅延要素のチェインを有する遅延線と、
−　１つ又はそれ以上の第１のバイナリーパターンと、第１のバイナリーパターンの各々についての１つ又はそれ以上の第２のバイナリーパターンを蓄積する蓄積手段と、
−　仮のバイナリー信号内に存在するビットのシーケンスが、第１のバイナリーパターンと同一かどうかを示す検出信号を出力するための、遅延線と蓄積手段とに接続された比較器と、
−　バイナリーパターンが、アナログ信号により表されたラン長制限されたシーケンスに対応する尤度を示す評価値を計算するために、蓄積手段と入力と、に接続された評価器と
−　第１のバイナリーパターンと、最も高い尤度を有する前記第１のバイナリーパターンについての１つ又はそれ以上の第２のバイナリーパターンからの、１つのバイナリーパターンを選択する選択器と、
−　前記選択されたバイナリーパターンが第１のバイナリーパターンでない場合には、遅延線内のビットのシーケンスが選択されたバイナリーパターンに対応するように、遅延線内のビットのシーケンスを訂正する訂正器と、
−　遅延線に接続された出力とを有する、検出ユニット。
【請求項２】
第１のバイナリーパターンと、１つ又はそれ以上の第２のバイナリーパターンは１ビット異なり、そのビットは、最小の許されたラン長よりも大きい長さを有する第２のバイナリーパターン内のランのエッジに配置されていることを特徴とする請求項１に記載の検出器。
【請求項３】
仮検出モジュールは、
−　入力に接続されたスライサーと、
−　スライサーの出力に接続されたラン長プッシュバック検出器と、
−　最小のラン長に対応する長さを有する時間シフトされたランを検出するラン長プッシュバック検出器の出力に接続されたシフト検出器と、
を有することを特徴とする、請求項２に記載の検出器。
【請求項４】
特定のバイナリーシーケンスについての尤度は、アナログ信号の値と基準レベルの間の差から計算されることを特徴とする、請求項１に記載の検出器。
【請求項５】
基準レベルは、光学的インパルス応答を表す有限長チャネルモデル有する前記バイナリーシーケンスから計算されることを特徴とする、請求項４に記載の検出器。
【請求項６】
特定のバイナリーシーケンスに対応する基準レベルは、特定のバイナリーシーケンスの複数の発生中にアナログ入力信号の振幅値を測定しかつ、前記振幅値を平均することにより計算される、ことを特徴とする請求項４に記載の検出器。
【請求項７】
情報担体を再生する装置であって、情報担体のトラック内の物理的に検出可能なパターンから読み出し信号を発生する読み出しヘッドと、情報担体と読み出しヘッドの間の相対的な移動を起こす移動手段と、読み出し信号からバイナリー信号を発生する請求項１乃至６のうちの１つ又はそれ以上の請求項に従った検出器と、移動手段を制御する第１の回路モジュールと、チャネル復号及び／又はエラー訂正復号によりバイナリー信号から出力情報信号を発生する第２の回路モジュールとを有する装置。
【請求項８】
ラン長制限されたシーケンスを表すアナログ信号からバイナリーシーケンスを回復する方法であって、
−　アナログ信号から、仮のバイナリー信号を発生し、
−　仮のバイナリー信号内に存在するビットのシーケンスと、第１のバイナリーパターンを比較し、
−　比較が、第１のバイナリーパターンについての且つ１つ又はそれ以上の第２のバイナリーパターンについての、評価値を計算する第１のバイナリーパターンについて肯定的な結果を有する場合には、評価値は、バイナリーパターンがアナログ信号により表されるラン長制限されたシーケンスに対応する尤度を示し、
−　第１のバイナリーパターンと、最も高い尤度を有する前記第１のバイナリーパターンについての１つ又はそれ以上の第２のバイナリーパターンから、１つのバイナリーパターンを選択し、
−　前記選択されたバイナリーパターンが第１のバイナリーパターンではない場合には、ビットのシーケンスは選択されたバイナリーパターンに対応するように、仮のバイナリー信号内のビットのシーケンスを訂正する、方法。
【請求項９】
第１のバイナリーパターンと１つ又はそれ以上の第２のバイナリーパターンは正確に１ビット異なり、このビットは、最小の許されるラン長よりも大きな長さを有する第２のバイナリーパターン内のランのエッジに位置していることを特徴とする請求項８に記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、検出ユニットに関連する。
【０００２】
本発明は、情報担体を再生する装置にも関連する。本発明は、更に検出方法に関連する。
【０００３】
情報担体を再生する装置では、情報は、情報担体のトラックに蓄積された物理的に検出可能なパターンから再生される。物理的に検出可能なパターンは、例えば、磁気的に検出可能なパターン又は、光学的に検出可能なパターンである。後者は、例えば、複数のピットを含み又は、異なる相を有する位置のシーケンスより構成される。制限された量のシンボル間干渉を有する情報担体から情報を取り出すために、且つ、再生された信号からクロックの再生を可能とするために、情報は通常は情報担体に、ラン長制限された変調符号の形式で蓄積される。情報担体に記録される情報の密度を増加しかつ、情報担体から再生される情報の速度を増加することの両方は、一般的な傾向である。情報を再生するプロセス内の本質的なステップは、ラン長制限された符号を表すアナログ信号からバイナリーシーケンスを回復することである。アナログ信号がしきい値と比較され、そして、アナログ信号としきい値の間の差の符号に依存する値を有する、バイナリー値が割当てられる、しきい値検出のような、幾つかの方法が、このステップのために、知られている。しきい値検出により得られるバイナリー信号の精度を改善するために、得られた仮のバイナリー信号の精度はプッシュバック検出器により訂正される。再び他の方法は、最大尤度基準に基づいてバイナリー信号を計算するビタビ方法である。第１の２つの方法の精度は、しかしながら、制限されており、一方第３の方法は、計算的に強烈である。
【０００４】
本発明の目的は、ラン長制限されたシーケンスを表すアナログ信号から、バイナリーシーケンスを回復するための、比較的単純であるがしかし比較的正確な検出ユニットを提供することである。
【０００５】
本発明の更なる目的は、そのような検出ユニットを含む記録担体を再生する装置を提供することである。
【０００６】
本発明の更なる目的は、比較的単純であるがしかし比較的正確な検出方法を提供することである。
【０００７】
本発明に従って、ラン長制限されたシーケンスを表すアナログ信号からバイナリーシーケンスを回復するための検出ユニットが設けられ、これはアナログ信号から仮のバイナリー信号を発生する仮検出モジュールと、仮のバイナリー信号から訂正されたバイナリー信号を発生する訂正モジュールを含み、訂正モジュールは、
−　仮の検出モジュールに接続された遅延要素のチェインを有する遅延線と、
−　１つ又はそれ以上の第１のバイナリーパターンと、第１のバイナリーパターンの各々についての１つ又はそれ以上の第２のバイナリーパターンを蓄積する蓄積手段と、
−　仮のバイナリー信号内に存在するビットのシーケンスが、第１のバイナリーパターンと同一かどうかを示す検出信号を出力するための、遅延線と蓄積手段とに接続された比較器と、
−　バイナリーパターンが、アナログ信号により表されたラン長制限されたシーケンスに対応する尤度を示す評価値を計算するために、蓄積手段と入力と、に接続された評価器と
−　第１のバイナリーパターンと、最も高い尤度を有する前記第１のバイナリーパターンについての１つ又はそれ以上の第２のバイナリーパターンからの、１つのバイナリーパターンを選択する選択器と、
−　前記選択されたバイナリーパターンが第１のバイナリーパターンでない場合には、遅延線内のビットのシーケンスが選択されたバイナリーパターンに対応するように、遅延線内のビットのシーケンスを訂正する訂正器と、
−　遅延線に接続された出力とを有する。
【０００８】
一方では、本発明の検出器は効率が良く、訂正処理はエラーの発生しがちなビットシーケンスに制限される。他方では、検出器は正確であり、ビットの正しいシーケンスが、最大尤度基準に基づいて、検出された第１のバイナリーパターンと前記第１のバイナリーパターンについての１つ又はそれ以上の第２のバイナリーパターンから選択される。
【０００９】
ｄ＝２システムのような、最小ラン長システム内のしきい値検出器の性能を決定する、エラーイベントの分類は、本発明の動機付けとして働く。この分類は、大多数のエラーは、単一ビット又は、ニ重ビットエラーであることを示した。これらの２つのカテゴリーは、結局別々に試験される。
【００１０】
単一ビットエラーは、現在のランの単一ビットにのみ影響を与えるエラーとして定義され、これは前と後ろの両方のランはエラーがないことを暗示する。単一ビットエラーは、３つのカテゴリーに分類される。
（１ａ）最小の許されるラン長を有するランの最初又は最後のビットで発生するもの、
（１ｂ）最小の許されるラン長よりも長いランの最初又は最後のビットで発生するもの、
（１ｃ）（エッジビットの１つではない）ランの他のビットで発生するもの。
【００１１】
形式（１ｃ）のエラーは、非常に低い確率で発生しそして、従って、結果の性能を制限しないので、安全に無視できることが示される。形式（１ａ）のエラーは、最小の許されるラン長よりも短い長さを有するランを生成する。これらのランは、ＲＬＬ符号の最小のラン長制約に違反し、そして、１９９７年９月のＩＥＥＥＴｒａｎｓ．Ｍａｇｎ．ｖｏｌ．３３，ｎｏ．５，ｐｐ３２６２−３２６４のＴ．Ｎａｋａｇａｗａ，Ｈ．Ｉｎｏ及びＹ．Ｓｈｉｍｐｕｋｕによる”ＲＬＬ符号についての単純な検出方法（ラン検出器）”に記載された検出器により、簡単に位置を捜され且つ訂正されることができる。この形式の検出器は、ラン長プッシュバック検出器（ＲＰＤ）と呼ばれる。
【００１２】
形式（１ｂ）のエラーは、最小のラン長違反を生成しないので、検出するのが容易ではない。しかしながら、スライスされたビットストリーム内の合計のエラーの大きな部分を占める。２重ビットエラーは、２つのカテゴリーに分類される。
（２ａ）同じラン内で発生するもの。
（２ｂ）連続するラン内で発生する２つの単一ビットエラーを含むもの。
【００１３】
光記録チャネルの低域通過特性により、チャネルビットストリーム内の短いランは、符号間干渉（ＩＳＩ）により、最も歪みがちである。この結果、形式（２ａ）のエラーは、最小の許されたラン長を有するラン内で、ランの最初と最後のビット内で、大部分発生する。この形式の２重ビットエラーは、スライスされたビットストリーム内に、単一ビット（Ｉ１）ランを形成し、これは、最小ラン長要求に違反する。（１ａ）のように、これらのエラーは、ラン長プッシュバック検出器を通して、位置が捜され、且つ訂正される。
【００１４】
形式（２ｂ）のエラーは、最も可能性のあるのは、シフトされたランである。シフトされたランは、スライスされたビットストリーム内のランであり、これは、チャネルビットストリーム内の対応する位置に関して、１ビット位置だけ（左又は右に）シフトされている。シフトされたランは、連続するラン内で２ビットエラーを発生し、エラーは、幾つかの訂正ビットだけ離れており、この数は、最小の許されたラン長に依存する。形式２ａと２ｂの例示のエラーとして、ｄ＝２符号の場合に対して、以下のテーブルに示されている。
【００１５】
【表１】
2004515029.tif 000003
ここで、ａｋは、オリジナルシーケンスのビットであり、ａ’ｋは、誤って検出されたシーケンスのビットであり、そして、ｄｋは、差関数：ｄｋ＝ｓｉｇｎ（ａｋ−ａ’ｋ）である。
【００１６】
最小の許されるラン長を有するシフトされたランの検出は、直接的でない。しかしながら、最小の許されるラン長を有するランのみが、可能なエラーについて検査されねばならないので、検索空間は制限されている。前に出願された出願ＰＨＮＬ００２８３に記載されたシフト検出器は、そのようなアプローチをとる。シフト検出器は、最初に、最小の許されるラン長を有する分離するラン、又は、スライスされたビットストリーム内の最小の許されるラン長ｍの一連の連結されたランの位置を捜す。それは、そして、パターン内のＩ３の全ての可能な単一ビットシフトを構成する幾つかのビットパターンを構成する。最後に最も高い尤度に対応するパターンが選択される。この前に出願された出願内に記載された検出器は、一般的な記述に従うパターン即ち、ｍ＋１より大きいか又はそれと等しい長さのランの少なくとも１つの第１の隣接ビット、長さｍの１つ又はそれ以上の更なるラン及び、ｍ＋１より大きいか又はそれと等しい長さのランの少なくとも１つの第２の隣接ビットを続いて含むパターン、の発生のみを検出する、本発明に従った検出器から異なる。本発明に従った検出器は、仮の入力ストリーム内のビットのシーケンスを、第１のバイナリーパーターンの所定の組と比較する。
【００１７】
請求項２は、形式（１ｂ）のエラーを検出するのに特に適する、本発明に従った検出器を記載する。上述のように、これらのエラーは、最小ラン長違反を形成しないので、既知の方法で検出するのが難しい。しかしながら、スライスされたビットストリーム内の合計数のエラーの大きな部分を占める。
【００１８】
請求項２の検出器は、請求項３に記載された構成内で使用されるのが好ましい。前記実行では、仮検出モジュールは、スライサを含むモジュールのチェイン、ラン長プッシュバック検出器、及びシフト検出器を有する。スライサーは、高速仮検出を提供する。そのように得られた結果のラン長違反は、ラン長プッシュバック検出器により訂正される。最小のラン長を有するシフトされたランは、比較的頻繁に発生するように見えるが、しかし、ラン長プッシュバック検出器により検出されない。これらは、シフト検出器により検出される。そのようなシフト検出器は、前に出願された出願ＰＨＮＬ０００２８３に記載され、この出願は参照によりここに組み込まれる。シフト検出器により提供される出力信号内に残るこのエラーは、主に、最小の許されるラン長よりも大きいラン長を有するランのエッジのエラーにより発生される。これらのエラーは、しかしながら、本発明に従った検出器により、効果的に訂正される。
【００１９】
情報担体を再生する本発明に従った装置は、情報担体のトラック内の物理的に検出可能なパターンから読み出し信号を発生する読み出しヘッドと、情報担体と読み出しヘッドの間の相対的な移動を起こす移動手段と、読み出し信号からバイナリー信号を発生する請求項１乃至６のうちの１つ又はそれ以上の請求項に従った検出器と、移動手段を制御する第１の回路モジュールと、チャネル復号及び／又はエラー訂正復号によりバイナリー信号から出力情報信号を発生する第２の回路モジュールとを有する。
【００２０】
ラン長制限されたシーケンスを表すアナログ信号からバイナリーシーケンスを回復する本発明に従った方法は、
−　アナログ信号から、仮のバイナリー信号を発生するステップと、
−　仮のバイナリー信号内に存在するビットのシーケンスと、第１のバイナリーパターンを比較するステップと、
−　比較が、第１のバイナリーパターンについての且つ１つ又はそれ以上の第２のバイナリーパターンについての、評価値を計算する第１のバイナリーパターンについて肯定的な結果を有する場合には、評価値は、バイナリーパターンがアナログ信号により表されるラン長制限されたシーケンスに対応する尤度を示すステップと、
−　最も高い尤度を有する、第１のバイナリーパターンと前記第１のバイナリーパターンについての１つ又はそれ以上の第２のバイナリーパターンから、１つのバイナリーパターンを選択するステップと、
−　前記選択されたバイナリーパターンが第１のバイナリーパターンではない場合には、ビットのシーケンスは選択されたバイナリーパターンに対応するように、仮のバイナリー信号内のビットのシーケンスを訂正するステップとを有する。
【００２１】
本発明のこれらのそして他の特徴を、図面を参照して、更に詳しく説明する。
【００２２】
図１は、情報担体のトラックの物理的に検出可能なパターンから読み出し信号（Ｓｒｅａｄ）を再生する読み出しヘッドを含む、情報担体を再生する装置を示す。ヘッドは、情報担体に情報を書き込むのにも適する。示された実施例では、情報担体はディスク状であり、且つ情報は記録担体に光学的に検出可能なパターンの形式で蓄積されている。光学的なパターンは、例えば、ＧｅＳｂＴｅ又は、ＡｇＩｎＳｂＴｅのような相変化媒体に蓄積されている。情報は、レーザのような放射源から発生される、変調された光ビームで情報担体を走査することにより、書き込まれる。本発明に従った装置は、更に、情報担体１と読み出し／書きこみヘッド２の間の相対的な移動を起こす移動手段を含む。移動手段は、情報担体を回転させるスピンドルモーター３及び、半径方向に読み出しヘッドを移動する半径方向移動手段４を含む。半径方向移動手段は、例えば、読み出しヘッドを半径方向に移動する滑動部又はスイングアームを含んでも良い。更に加えて、読み出し／書き込みヘッド２は、読み出し／書き込みヘッドの一部を形成する光学系内のレンズ又はミラーを移動するアクチュエーターのような、精密位置決め手段を含む。
【００２３】
読み出し／書き込みヘッド２は、検出信号Ｓｄｅｔを発生する光検出器を含む。読み出し信号Ｓｒｅａｄは、信号プロセッサ５により検出信号から得られる。信号プロセッサ５は、更に、これらの信号から、ウォブル信号Ｓｗｏｂｂｌｅとサーボ信号Ｓｓｅｒｖｏを発生する。ウォブル信号Ｓｗｏｂｂｌｅは、Ａ／Ｄ変換器６を介して、ウォブルプロセッサ７に供給される。サーボ信号Ｓｓｅｒｖｏは、放射源のパワーを制御する第１のサーボモジュール８．１、読み出し／書き込みヘッドにより走査される半径位置を制御する第２のサーボモジュール８．２、軸方向制御、即ち、走査スポット９を、読み出し／書き込みヘッド２が情報担体を焦点を合わせて走査するように維持する、軸方向制御のための第３のサーボモジュール８．３、を有する、サーボユニット８に供給される。図１Ａに示されるように、ヘッド２は、スポット１０ｂで情報担体１の、バイナリーシーケンスａｋを表す、トラック１０ａを走査する。読み出し／書き込みヘッド４により走査される半径位置を制御するために、第２のサーボモジュール８．２は、半径移動手段にサーボ制御信号ＳＣｒａｄを供給する。第２のサーボモジュール８．２は、検出信号Ｓｄｅｔから得られる、サーボ信号Ｓｓｅｒｖｏに基づいて、半径位置を推定する。しかしながら、半径位置は、別な方法で又は、更に加えて、読み出し／書き込みヘッド２の半径位置を制御する、モーターの位置を測定することにより得られた、測定信号から推定される。そのような測定信号は、例えば、ホール素子から得られる。第３のサーボモジュールは、軸方向制御信号ＳＣａｘを使用して、軸方向位置を制御する。本発明に従った装置は、読み出しモード、書きこみモード又は、その両者を有する。読み出しモードでは、信号プロセッサ５は、Ａ／Ｄ変換器１１を介して、ビット検出器及び復調器１２に読み出し信号Ｓｒｅａｄを供給する。復調された信号は、エラー訂正された信号Ｓｏｕｔを、出力バス１５即ち、ＩＥＣ９５８バスに供給する、エラー訂正ユニット１３に供給される。ビット検出器及び復調器１２は、情報が情報担体１から読み出される速度を制御するために、モーターコントローラ１４に制御信号も供給する。装置の書きこみモードでは、入力信号Ｓｉｎは、バス１５から受信される。入力信号Ｓｉｎは、続いて、例えば、ＣＩＲＣ−符号化器１６によりエラー訂正符号で符号化され、そして、チャネル符号化器１０により符号化され、そして、書き込み信号Ｓｗｒｉｔｅを発生するために、書き込みストラテジー発生器１８に供給される。書き込みストラテジー発生器１８は、第１のサーボモジュール８．１により発生された、サーボ制御信号Ｐｌａｓｅｒにより制御される。示された装置は、ＣＤテキスト復号器／符号化器１９と符号化コントローラ２０も含み、それにより、ＣＤテキストは、情報担体１に書き込まれた、信号のサブコード内に含まれうる。ウォブルプロセッサ７は、クロック信号をチャネル符号化器１０に供給し、それにより、情報は、情報担体１の線速度に対応する速度で、情報担体１に書き込まれる。図１に示された装置は、更に、サーボユニット８の高レベル制御を可能とする、マイクロプロセッサ２１を有する。マイクロプロセッサ２１は、例えば、スタートアップ手順を制御する。
【００２４】
図２は、図１の装置の検出ユニット１１の概略を示す。検出ユニット１１は、アナログ信号から、それがＳｒｅａｄにディジタル化された後に、仮のバイナリー信号Ｓｂ１を発生する、仮検出モジュール３４を含む。そうでなければ、仮検出モジュール３４は、アナログ入力信号Ｓｒｅａｄから、仮のバイナリー信号Ｓｂ１を直接的に発生する。仮検出モジュール３４は、Ａ／Ｄ変換器３２を介して、入力３０に接続されたスライサー３４．１を含む。ラン長プッシュバック検出器３４．２は、スライサー３４．１に接続されている。後者は、ラン長制約に違反するエラーを訂正する。ラン長プッシュバック検出器は、例えば、ＷＯ９８／２７６８１に記載されている。最小のラン長に対応する長さを有する時間シフトされたランを検出する、シフト検出器３４．３は、ラン長プッシュバック検出器３４．２の出力に接続されている。そのようなシフト検出器は、ＰＨＮＬ０００２８３に記載されている。検出ユニット１１は、更に、仮のバイナリー信号Ｓｂ１を訂正するための訂正モジュール３５を更に有する。
【００２５】
図３は、更に詳細に、訂正モジュール３５内の実施例を示す。検出ユニットは、アナログ信号Ｓｒｅａｄを受信する入力３０を含む。入力３０は、アナログ入力信号Ｓｒｅａｄをディジタル化された入力信号Ｓｒｅａｄ’に変換するＡ／Ｄ変換器３２に接続されている。検出ユニット１１は、更に、（図示していない）遅延要素のチェインを有する遅延線３６、３８を有する訂正モジュールを更に有する。遅延線３６，３８は、仮検出モジュール３４に接続されている。検出ユニット１１は、更に、１つ又はそれ以上の第１のバイナリーパターンを蓄積する蓄積手段４０を有する。示された実施例では、バイナリーパターンは、それぞれ、蓄積位置４０．１から４０．６に蓄積されている。検出ユニット１１は、各第１のバイナリーパターンについての１つ又はそれ以上の第２のバイナリーパターンのための蓄積手段４２も有する。例えば、蓄積手段４２は、蓄積位置４０．１内の第１のバイナリーパターンに関連する第２のバイナリーパターンを蓄積するための蓄積位置４２．１を有する。蓄積位置４２．２ａと４２．２．ｂは、各々が、４０．２に蓄積された第１のバイナリーパターンに関連する第２のバイナリーパターンを有する。蓄積手段は、例えば、ダイナミック又はスタティックメモリの形式でもよく又は、コントローラ内のレジスタとして実行されてもよい。比較器４４は、仮のバイナリー信号Ｓｂ１内に存在するビットのシーケンスが、第１のバイナリーパターンと同一であるかどうかを示す検出信号Ｓｄｅｔを出力するために、遅延線３６と蓄積手段４０に接続されている。評価器４６は、蓄積手段４０及びＡ／Ｄ変換器３２を介して入力３０に、そして、更に遅延ユニット４８に接続されている。評価器４６は、バイナリーパターンがアナログ信号Ｓｒｅａｄにより表されるラン長制限されたシーケンスに対応する尤度を示す評価値Ｅｖａｌを計算する。示された実施例では、評価器は、基準レベル発生器４６．１を有し、これは、バイナリーパターンから振幅Ａｒｅｆを予測する。評価値Ｅｖａｌは、この基準値と、更なる遅延ユニット４８を介して、入力信号Ｓｒｅａｄから得られる実際の値Ａａｃｔ、から計算される。実際の値Ａａｃｔは、仮検出器３４により得られるバイナリーシーケンスの中心に対応する数の周期だけ遅延されるのが好ましい。コントローラ５０は、第１のバイナリーパターン及び最も高い尤度を有する前記第１のバイナリーパターンについての１つ又はそれ以上の第２のバイナリーパターンから、１つのバイナリーパターンを選択する選択器として機能するように機能する。検出ユニット１１は、選択されたバイナリーパターンが第１のバイナリーパターンではない場合には、遅延線内のビットのシーケンスが選択されたバイナリーパターンに対応するように、遅延線内のビットのシーケンスを訂正する訂正器を含む。この実施例では、コントローラ５０は、ライトイネーブル信号Ｗｄｅｌａｙを遅延線の第２の部分３８に供給し、それにより、その内容が蓄積手段４２内の選択された蓄積位置の内容により上書きされる、訂正器としても機能する。出力５２は、受信されたバイナリーシーケンスｂｋを供給するための遅延線に接続されている。
【００２６】
以下のテーブルは、ラン長制限信号を、ｄ＝２の最小ラン長制約で訂正するために使用されうる、第１と第２のバイナリーパターンの組合せを示す。
【００２７】
【表２】
2004515029.tif 000004
第１の列は、第１のバイナリーパターンについて予約された蓄積手段４０内の蓄積位置を示す。第２の列は、そこに蓄積された第１のバイナリーパターンを示す。第３の列は、第２のバイナリーパターンを蓄積する蓄積手段４２内の蓄積位置を示し、第２のバイナリーパターンは、表の第４の列に示されている。示された実施例では、第１のバイナリーパターンと１つ又はそれ以上の第２のバイナリーパターンは、正確に１ビット異なる。前記ビットは、最小の許されるラン長よりも大きい長さを有する第２のバイナリーパターン内のランのエッジに配置されている。例として、蓄積位置４０．１内の第１のバイナリーパターンは、正しいか又は、その構造化されたビットの誤った検出による蓄積位置４２．１内の第２のバイナリーパターンからの結果のいずれかである。この検出エラーは、ラン長制約に違反しないので、ラン長プッシュバック検出器により検出されない。同様に、４０．２内に蓄積された第１のバイナリーパターンが正しいが、しかし、それは代わりに、蓄積位置４２．２ａと４２．２ｂ内に蓄積された２つのバイナリーパターンの１つからの結果でもよい。
【００２８】
評価値Ｅｖａｌは、距離値に基づいているのが好ましい。そのような距離値は、例えば、Ｌ１−ノルムとＬ２−ノルムである。Ｌ１−に従って、Ｄは、
Ｄ＝ＡＢＳ（Ａｒｅｆ−Ａａｃｔ）
と定義される。
Ｌ２−ノルムに従った距離の定義は、
Ｄ＝（Ａｒｅｆ−Ａａｃｔ）２
である。バイナリーパターンが、アナログ信号により示される、オリジナルのラン長制限されたシーケンス（ａｋ）に対応する尤度は、距離の単調に減少する関数である。
【００２９】
基準値Ａｒｅｆは、幾つかの方法で計算されうる。例えば、基準レベルＡｒｅｆは、光学的インパルス応答を表す有限長チャネルモデルを有する前記バイナリーシーケンスから計算される。そうでない場合には、特定のバイナリーシーケンスに対応する基準レベルＡｒｅｆは、特定のバイナリーシーケンスの複数の発生中に、アナログ入力信号の振幅値を測定し、且つ、前記振幅値を平均することにより、計算されうる。そのような方法は、ＥＰ１０４６１６５に記載されている。
【００３０】
図４は、本発明に従った方法のフローチャートを示す。プログラム部分Ｓ１では、インデックスｋは、増加され、そして、入力信号ＳｒｅａｄのサンプルＳｒｅａｄ［ｋ］が得られる。プログラム部分Ｓ２では、サンプルＳｒｅａｄ［ｋ］が変化の第１のサンプルであるかどうかが検査される。これが正しくない場合には、プログラムはプログラム部分Ｓ１を続ける。このように、大部分の検出エラーは変化時に発生するので、この方法の効率は、大きく改善され、正確さは、ほとんど影響されない。サンプルが変化の最初のサンプルであることが見つかる場合には、プログラムはプログラム部分Ｓ３を続ける。このプログラム部分で、サンプルＳｒｅａｄ［ｋ］の振幅又は連続するサンプルＳｒｅａｄ［ｋ＋１］の振幅がしきい値以下であるかどうかが確認される。何れのサンプルもしきい値以下の振幅を有しない場合には、プログラムは次のサンプルでプログラム部分Ｓ１を続ける。しかしながら、１つ又は両方のサンプルの振幅がしきい値以下の場合には、これは、サンプルの符号に基づく単純な検出は、不充分であるという指示である。そのような場合には、プログラムはプログラム部分Ｓ４で継続し、サンプルｋの付近の窓内で、例えば、窓ｋ−３からｋ＋４内のサンプルで、サンプルのシーケンスの符号に基づいて、仮の検出が起こる。このように得られたビットのシーケンスは、ステップＳ５で、蓄積手段に蓄積された第１のバイナリーパターン、例えば、蓄積位置４０．１から４０．６に蓄積されたパターン、と比較される。ビットのシーケンスがこれらの第１のバイナリーパターンのいずれとも一致しない場合には、プログラムは、プログラム部分Ｓ１で継続する。しかし、一致が検出される場合には、プログラムはプログラム部分Ｓ６で継続する。ここで、プログラム部分Ｓ４のビットのシーケンスに匹敵するバイナリーパターンは、アナログ信号Ｓｒｅａｄにより表現されていた、情報担体１内のトラックに蓄積されたラン長制限されたシーケンスａｋに対応する、尤度が計算される。この計算は、１つ又はそれ以上のバイナリーパターンについて、プログラム部分Ｓ６で繰返される。第２のバイナリーパターンの一致の尤度が、第１のパターンの尤度よりも高い場合には、仮に検出されたビットのシーケンス内のサンプルに割当てられるビットは、ステップＳ７で、前記第２のバイナリーパターン内の同じ位置のビットにより置き換えられる。上述のテーブルでは、置き換えられるビットは、変化の左側でのビットｋ又は、変化の右側でのビットｋ＋１の何れかである。ビットｋは、バイナリーパターン４２．１，４２．２ｂ、４２．５ａ又は、４２．６の１つが選択されたときに置き換えられる。ビットｋ＋１は、バイナリーパターン４２．２ａ、４２．３，４２．４又は、４２．５ｂの１つが選択されたときに置き換えられる。プログラムはそして、プログラム部分Ｓ１にを継続する。
【００３１】
実際的な評価のために、本発明に従った検出器は、＋９．２％の線密度と９％の非対称を有するＤＶＤ−ＲＯＭサンプルから得られたアナログ入力ストリームを与えられる。結果は以下の表に示されている。第１の列（α）は、度でのチルと角αを示す。第２の列は（ＮＢＩＴ）は、サンプルのビットの全数を示す。第３の列（ＮＴＤ）は、しきい値検出器３４．１により誤って検出されたビットの数を示す。第４の列（ＮＲＬＰＢ）、第５の列（ＮＳＨＩＦＴ）及び第６の列（ＮＳＴＳＤ）は、それぞれ、ラン長プッシュバック検出３４．２、シフト検出器３４．３、及び訂正モジュール３５、の後の残りのエラー数を示す。比較として、第７の列（ＮＶＩＴＥＲＢＩ）は、８状態で且つパーシャルレスポンス（０．２９，０．５，０．５８，０．５，０．２９）を有する５−タップビタビ検出器により持ちこまれたエラーの数を示す。
【００３２】
【表３】
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この表から分かるように、仮検出モジュール３４により検出された信号内のエラーの数は、訂正モジュール３５によりさらに減少されている。訂正モジュール３５は、検出された信号内のエラーの数を、ビタビ検出器に近い又はそれ以下のエラーの数に減少する。
【００３３】
幾つかの検出器のビットエラーレートの比較はを更に図５に示す。測定結果は、しきい値検出器（ｏ）、ラン長プッシュバック検出器としきい値検出器の組合せ（＊）、しきい値検出器、ラン長プッシュバック検出器及びシフト検出器の組合せ（　）、しきい値検出器、ラン長プッシュバック検出器、シフト検出器及び本発明に従った訂正モジュールの組合せ
【００３４】
【外１】
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及びＰＲＭＬ検出器（＊）に対して示されている。ここに示されているように、しきい値検出器、ラン長プッシュバック検出器、シフト検出器及び本発明に従った訂正モジュールの組合せの性能は、高チルト角で再生される高密度ディスクに対してさえも、ＰＲＭＬ検出器と同様である。しかしながら、本発明に従った検出ユニットは、標準ＰＲＭＬ検出器の場合のように、再帰的動作の使用を不必要にするので、計算的に更に単純である。
【００３５】
本発明の保護の範囲は、ここで説明した実施例には制限されない。本発明の保護の範囲は請求項内の参照符号により制限されない。単語”含む”、“有する”は、請求項に記載された構成要素以外の構成要素を除外しない。構成要素の前の”ａ（ｎ）”は複数のそれらの構成要素を除外しない。本発明の一部を構成する手段は、専用のハードウェアの形式で、又は、プログラムされた汎用プロセッサの形式の両方で実行されうる。本発明は、各新たな特徴又は、特徴の組合せが存在する。
【図面の簡単な説明】
【図１】
情報担体を再生する装置を示す図である。
【図１Ａ】
情報担体の位置一部を示す図である。
【図２】
本発明に従った検出ユニットの概略を示す図である。
【図３】
検出ユニットのモジュールを詳細に示す図である。
【図４】
本発明に従った方法を詳細に示す図である。
【図５】
本発明に従った検出ユニットと本発明に従わない検出器についてのビットエラーレートの比較を示す図である。
【図３】
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【図４】
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【図５】
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【国際公開パンフレット】
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【国際調査報告】
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