(57)【要約】本発明は、第１電極、第２電極、第３電極、第３電圧源（Ｕ３）、および、第４電圧源（Ｕ４）を備えた制御回路（１）からなる磁気抵抗メモリー用読み出し回路に関するものである。第１電極は、読取り分配器（１４）を介してスイッチング素子（８ａ、８ｂ）によってビット線（４ａ、４ｂ）の第１端部に接続できる。第２電極は、電流を評価器（２）に供給する。第３電極は、基準電圧源（Ｕ５）に接続されている。また、第３電圧源（Ｕ３）の電圧は、第１読取り電圧源（Ｕ１）の電圧とほぼ同じであり、第３電圧源（Ｕ３）は、スイッチング素子８９ａ、９ｂ）を介してビット線（４ａ、４ｂ）の各第２端部に接続できる。また、第４電圧源（Ｕ４）は、スイッチング素子（７ａ、７ｂ）を介して、ワード線（５ａ、５ｂ）の各第２端部に接続できる。
2004515032.tif 000002
【特許請求の範囲】
【請求項１】
複数の行および／または複数の列に配置され、抵抗およびダイオード機能を有する磁気抵抗メモリーセル（３ａ・ｂ・ｃ・ｄ）配列と、
上記の列にあるメモリーセル（３ａ・ｂ・ｃ・ｄ）の第１電極に接続されている各列用のビット線（４ａ・ｂ）と、
上記の行にあるメモリーセル（３ａ・ｂ・ｃ・ｄ）の第２電極に接続されている各行用のワード線（５ａ・ｂ）と、
上記ワード線の各第１端部にスイッチング素子（６ａ・６ｂ・１７）を介して接続可能な第１電圧を有する第１読取り電圧源（Ｕ１）とを備えた磁気抵抗メモリーであって、
制御回路（１）は、
スイッチング素子（８ａ・８ｂ）を用いて、読取り分配器（１４）を介してビット線（４ａ・４ｂ）の各第１端部に接続可能な第１電極と、
電流を評価器（２）に供給可能な、または、供給している第２電極と、
基準電圧源（Ｕ５）に接続されている第３電極と、
上記第１読取り電圧源（Ｕ１）の電圧とほぼ同じ電圧を有しており、スイッチング素子（９ａ・９ｂ）を介してビット線（４ａ・４ｂ）の各第２端部に接続可能な第３電圧源（Ｕ３）と、
スイッチング素子（７ａ・７ｂ）を介して、ワード線（５ａ・５ｂ）の各第２端部に接続可能な第４電圧源（Ｕ４）とを備えており、
上記第４電圧源（Ｕ４）の電圧にほぼ相当する電圧を第１電極に印加し、制御回路（１）の第２電極を介して流れる電流が、制御回路（１）の第１電極を介して流れる電流とほぼ同じであり、第１電極を介して流れる上記電流は、制御回路（１）の第２電極に印加された電圧の影響を受けないように、基準電圧源（Ｕ５）の電圧および制御回路（１）が設定されていることを特徴とする、磁気抵抗メモリー。
【請求項２】
上記評価器（２）の１つの入力部は、評価器線（１０）を介して制御回路（１）の第２電極に接続しているか、あるいは、接続可能であり、この場合、第１線形または非線形終端抵抗器（Ｒ１）は、評価器線（１０）から、分岐していることを特徴とする、請求項１に記載の磁気抵抗メモリー。
【請求項３】
上記評価器（２）は電圧評価器であり、前記電圧評価器によって評価された電圧は、例えば制御回路（１）の第２電極を介して流れる電流に対して比例していることを特徴とする、請求項１または２に記載の磁気抵抗メモリー。
【請求項４】
上記制御回路（１）が、２つの入力部を有する演算増幅器を１つ備え、上記演算増幅器の非反転入力部は、第３電極として基準電圧源（Ｕ５）に接続され、上記演算増幅器の反転入力部は、第１電極としてビット線の各第１端部に接続可能であり、上記演算増幅器は出力部を１つ備えており、この出力部は、２つのソース／ドレイン領域を備えたトランジスタのゲート領域に接続されており、上記トランジスタのソース／ドレイン領域のうちの１つは、演算増幅器の反転入力部に接続され、他のソース／ドレイン領域は、第２電極として評価器（２）に電流を供給し、第１電極に印加された電圧は、第３電極に印加された電圧と同じであることを特徴とする、請求項１〜３のいずれかに記載の磁気抵抗メモリー。
【請求項５】
上記基準電圧源（Ｕ５）は、同時に、第４電圧源（Ｕ４）であることを特徴とする、請求項１〜４のいずれかに記載の磁気抵抗メモリー。
【請求項６】
上記制御回路（１）がバイポーラトランジスタを備えており、上記バイポーラトランジスタのベースは、制御回路（１）の第３電極として基準電圧源（Ｕ５）に接続されており、上記バイポーラトランジスタのエミッタは、制御回路（１）の第１電極としてビット線の第１端部に接続可能であり、上記バイポーラトランジスタのコレクタは、制御回路（１）の第２電極として評価器（２）に電流を供給することを特徴とする、請求項１〜４のいずれかに記載の磁気抵抗メモリー。
【請求項７】
上記第１電圧源（Ｕ１）が、同時に、第３電圧源（Ｕ３）であることを特徴とする、請求項１〜６のいずれかに記載の磁気抵抗メモリー。
【請求項８】
上記基準電圧は、第１電圧より低いことを特徴とする、請求項１〜７のいずれかに記載の磁気抵抗メモリー。
【請求項９】
上記電圧差は、読み出されるメモリーセル（３ａ）の所定の抵抗用、および、ダイオード機能の応答電圧用に、十分な電流を、読み出されるメモリーセル（３ａ）を介して流すのに十分な電圧差であることを特徴とする、請求項１〜８のいずれかに記載の磁気抵抗メモリー。
【請求項１０】
上記第１電圧と基準電圧とを印加した場合に、読み出されるメモリーセル（３ａ）に電流が流れるように、磁気抵抗メモリーセル（３ａ・ｂ・ｃ・ｄ）のダイオードを設定することを特徴とする、請求項１〜９のいずれかに記載の磁気抵抗メモリー。
【請求項１１】
事前充電源（Ｕ２）は、読取り分配器（１４）に接続可能であることを特徴とする、請求項１〜１０のいずれかに記載の磁気抵抗メモリー。
【請求項１２】
上記事前充電源（Ｕ２）の電圧は、制御回路の第１電極に印加された電圧とほぼ同じであることを特徴とする、請求項１１に記載の磁気抵抗メモリー。
【請求項１３】
上記事前充電源（Ｕ２）は、同時に、第４電圧源（Ｕ４）であることを特徴とする、請求項１１または１２に記載の磁気抵抗メモリー。
【請求項１４】
上記評価器線（１０）は２つの評価器パス（１１・１２）を有し、上記評価器パス（１１・１２）は、各スイッチング素子（２０・２１）を介して制御回路（１）の第２電極に接続可能であり、
上記終端抵抗器（Ｒ１・Ｒ２）は、評価器パス（１１・１２）にそれぞれ１つずつ分岐されており、
２つの上記評価器パス（１１・１２）のそれぞれは、スイッチング素子（２４・２５）を介して、電圧評価器（２）の１つの入力部、および、上記電圧評価器（２）に並列しているキャパシタ（Ｃ１・Ｃ２）に接続可能であることを特徴とする、請求項２〜１３のいずれかに記載の磁気抵抗メモリー。
【請求項１５】
上記磁気抵抗メモリーは、さらに、
各スイッチング素子（６ａ・６ｂ・１７）を介してワード線（５ａ・５ｂ）の第１端部に接続可能な第１書き込み電流源（Ｉ１）と、
各スイッチング素子（８ａ・８ｂ・１８）を介してビット線（４ａ・４ｂ）の第１端部に接続可能な第２書き込み電流源（Ｉ２）とを備えていることを特徴とする、請求項１〜１４のいずれかに記載の磁気抵抗メモリー。
【請求項１６】
上記ビット線（４ａ・４ｂ）は、同様に、読取り分配器（１４）を介して事前充電源（Ｕ２）に接続され、事前充電源（Ｕ２）および制御回路（１）は、スイッチング素子（１９・２１）を介して読取り分配器（１４）に接続可能であることを特徴とする、請求項１５に記載の磁気抵抗メモリー。
【請求項１７】
上記第３および第４電圧源（Ｕ３・Ｕ４）は、各ビット線およびワード線（４ａ・４ｂ・５ａ・５ｂ）用のスイッチング素子（７ａ・７ｂ・９ａ・９ｂ）を備えた電圧分配器（１５・１６）を介して、ビット線およびワード線（４ａ・４ｂ・５ａ・５ｂ）に接続されていることを特徴とする、請求項１〜１６のいずれかに記載の磁気抵抗メモリー。
【請求項１８】
上記第１読取り電圧源（Ｕ１）は、各ワード線（５ａ・５ｂ）用のスイッチング素子（６ａ・６ｂ）を備えた読取り電圧分配器（１３）を介して、ワード線（５ａ・５ｂ）に接続されていることを特徴とする、請求項１〜１７のいずれかに記載の磁気抵抗メモリー。
【請求項１９】
上記第１書き込み電流源（Ｉ１）は、同様に、読取り電圧分配器（１３）を介してワード線（５ａ・５ｂ）に接続され、第１書き込み電流源（Ｉ１）と第１読取り電圧源（Ｕ１）とが、スイッチング素子（１６・１７）を介して読取り電圧分配器（１３）に接続可能であることを特徴とする、請求項１８に記載の磁気抵抗メモリー。
【請求項２０】
磁気抵抗メモリーのメモリーセルの読み出し方法であって、
上記磁気抵抗メモリーは、
複数の行および／または複数の列に配置され、抵抗およびダイオード機能を有する磁気抵抗メモリーセル（３ａ・３ｂ・３ｃ・３ｄ）の構造と、
上記の列にあるメモリーセル（３ａ・ｂ、３ｃ・ｄ）の第１電極に接続されている、各列用のビット線（４ａ・４ｂ）と、
上記の行にあるメモリーセル（３ａ・ｂ、３ｃ・ｄ）の第２電極に接続されている、各行用のワード線（５ａ・５ｂ）と、
制御回路（１）の第３電極に接続されている、基準電圧を有する基準電圧源（Ｕ５）とを備え、
上記制御回路の第１電極は、読み出されるメモリーセル（３ａ）の第１電極に接続されており、制御回路は、第１電極に印加する電圧を生成し、上記電圧は、規定された機能を用いて、制御回路（１）の第３電極にて基準電圧に影響を与え、
上記方法は、
Ａ：上記基準電圧とは異なる第１電圧を有する第１読取り電圧源（Ｕ１）を、読み出されるメモリーセル（３ａ）の第２電極に接続する工程と、
Ｂ：上記第１電圧とほぼ同じ電圧を有する第３電圧源（Ｕ３）を、読み出されるメモリーセル（３ａ）に接続されていないビット線（４ｂ）に接続する工程と、
Ｃ：上記制御回路の第１電極に印加された電圧とほぼ同じ電圧を有する第４電圧源（Ｕ４）を、読み出されるメモリーセル（３ａ）に接続されていないワード線（５ｂ）に接続する工程と、
Ｄ：制御回路の第２電極と読み出されるメモリーセル（３ａ）とを介して流れる電流を評価する工程、または、上記電流から導き出された値を、制御回路（１）の第２電極から電流が供給される評価器によって評価する工程とを含んでいることを特徴とするメモリーセルの読み出し方法。
【請求項２１】
上記制御回路の第１電極に印加された電圧は、制御回路（１）の第３電極に印加された基準電圧と同じ電圧であることを特徴とする、請求項２０に記載の方法。
【請求項２２】
上記の導き出された値は、第１終端抵抗器（Ｒ１）を介して降下する電圧であり、第１終端抵抗器（Ｒ１）に対して並列な電圧評価器（２）を用いて評価され、上記電圧は、読み出されるメモリーセル（３ａ）を介して流れる電流に比例していることを特徴とする、請求項２０または２１に記載の方法。
【請求項２３】
上記工程Ａ〜Ｄを、ほぼ同時に実施することを特徴とする、請求項２０〜２２のいずれかに記載の方法。
【請求項２４】
上記方法が、工程Ｄ、Ｃ、または、Ｂの前に、
Ａ２：電圧が制御回路（１）の第１電極に印加された電圧とほぼ同じである事前充電源（Ｕ２）を、読み出されるメモリーセル（３ａ）の第１電極に接続されたビット線（４ａ）に接続する工程と、
工程Ａ２の後、工程Ｄ、Ｃ、または、Ｂの前に、
Ａ３：上記事前充電源（Ｕ２）を、読み出されるメモリーセル（３ａ）の第１電極に接続されたビット線（４ａ）から切り離す工程とを含むことを特徴とする、請求項２０〜２３のいずれかに記載の方法。
【請求項２５】
上記方法は、
Ｅ：上記第１終端抵抗器（Ｒ１）を介して降下した電圧を、電圧評価器（２）に並列接続された第１キャパシタ（Ｃ１）に格納する工程と、
Ｆ：上記第１キャパシタ（Ｃ１）を、第１終端抵抗器（Ｒ１）および制御回路（１）の第２電極から切り離す工程と、
Ｇ：上記第１読取り電圧源（Ｕ１）を、読み出されるメモリーセル（３ａ）から切り離す工程と、
Ｈ：上記制御回路（１）を、読み出されるメモリーセル（３ａ）から切り離す工程と、
Ｉ：上記第４電圧源（Ｕ４）に印加された電圧を、全ワード線（５ａ・５ｂ）に印加する工程と、
Ｊ：上記第３電圧源（Ｕ３）に印加された電圧を、全ビット線（４ａ・４ｂ）に印加する工程と、
Ｋ：上記第１電流源（Ｉ１）を、読み出されるメモリーセル（３ａ）の第２電極に接続されたワード線（５ａ）に接続する工程と、
Ｌ：上記第２電流源（Ｉ２）を、読み出されるメモリーセル（３ａ）の第２電極に接続されたビット線（４ａ）に接続する工程と、
Ｍ：上記第１電流源（Ｉ１）を、読み出されるメモリーセル（３ａ）の第２電極に接続されたワード線（５ａ）から切り離す工程と、
Ｎ：上記第２電流源（Ｉ２）を、読み出されるメモリーセル（３ａ）の第１電極に接続されたビット線（４ａ）から切り離す工程と、
Ｏ：上記第１読取り電圧源（Ｕ１）を、読み出されるメモリーセル（３ａ）の第２電極に接続する工程と、
Ｐ：上記制御回路の第１電極を、読み出されるメモリーセルに接続する工程と、
Ｑ：上記第３電圧源（Ｕ３）を、読み出されるメモリーセル（３ａ）に接続されていないビット線（４ｂ）に接続する工程と、
Ｒ：上記第４電圧源（Ｕ４）を、読み出されるメモリーセル（３ａ）に接続されていないワード線（５ｂ）に接続する工程と、
Ｓ：上記制御回路（１）の第２電極を、第２終端抵抗器（Ｒ２）、上記第２終端抵抗器に対して並列している第２キャパシタ（Ｃ２）、および、上記第２キャパシタ（Ｃ２）対して並列している電圧評価器（２）の第２入力部に接続する工程と、
Ｔ：上記第２終端抵抗器（Ｒ２）を介して降下した電圧を、第２キャパシタ（Ｃ２）に格納する工程と、
Ｕ：上記第２キャパシタ（Ｃ２）を、第２終端抵抗器（Ｒ２）および制御回路（１）の第２電極から切り離す工程と、
Ｖ：上記第１キャパシタ（Ｃ１）および第２キャパシタ（Ｃ２）に格納された電圧評価器（２）の電圧を比較する工程とをさらに含んでいることを特徴とする、請求項２１〜２４のいずれかに記載の方法。
【請求項２６】
上記基準電圧が、第１電圧よりも低いことを特徴とする、請求項２０〜２５のいずれかに記載の方法。
【請求項２７】
上記電圧差は、読み出されるメモリーセル（３ａ）の所定の抵抗用、および、ダイオード機能の応答電圧用に、十分な電流を、読み出されるメモリーセル（３ａ）を介して流すのに十分な電圧差であることを特徴とする、請求項２０〜２６のいずれかに記載の方法。
【発明の詳細な説明】
本発明は、磁気抵抗メモリー、および、この磁気抵抗メモリーのメモリーセルの読み出し方法に関する。
【０００１】
磁気抵抗メモリーは、従来のＤＲＡＭメモリーおよびＳＲＡＭメモリー、および、不揮発性メモリー（例えばフラッシュまたはＥＦＰＲＯＭ）に対する代案である。この磁気抵抗メモリーには、ビット線およびワード線が接続された（ｈｅｒａｎｇｅｆｕｅｈｒｔ）メモリーセルが配置されている。磁気抵抗メモリーの各メモリーセルは、磁気素子を２つ含んでおり、この磁気素子は、誘電体によって互いに隔てられている。磁気素子の１つは強磁性（ｈａｒｔｍａｇｎｅｔｉｓｃｈ）であるので、この磁気素子の磁場方向（Ｆｌｕｓｓｒｉｃｈｔｕｎｇ）は予め規定されている。もう１つの磁気素子は軟磁性（ｗｅｉｃｈｍａｇｎｅｔｉｓｃｈ）であり、適切なスイッチング電流をビット線およびワード線に入力することによって、この磁場の方向を反転できる。両磁気素子の間に配置された誘電体は、例えば２ｎｍの厚さを有するいわゆるトンネル誘電体である。このトンネル誘電体は、磁界に応じて変化する電気抵抗（トンネル誘電体は磁界によって取り囲まれている）を有していることを特徴としている。トンネル誘電体の両面に位置する両磁気素子が同じ方向を向いていると、誘電体の抵抗は、両磁気素子の磁力の流れの方向があたかも互いに反転しているかのように異なった値を示す。また、適切な電圧をビット線およびワード線に印加することによって、各トンネル誘電体の現在の抵抗値が決定されるので、抵抗値によって磁気素子の方向を推測できる。したがって、全体として、２値で作動する状態システム（Ｚｕｓｔａｎｄｓｓｙｓｔｅｍ）が生じるので、この状態システムはデジタル情報の格納に適している。上記機能とは固有の抵抗に加えて、特定型式の磁気抵抗メモリーセルでは、ダイオード機能を含んでいる。
【０００２】
このようなメモリーセルの構造には、例えば、実際のメモリーセルの上下に平行して延びるビット線および（ｂｅｚｉｅｈｕｎｇｓｗｅｉｓｅ）ワード線がそれぞれ備えられている。逆に、このビット線およびワード線は、互いに直角となるように配置されている。メモリーセル構造の端部では、ビット線およびワード線を、さらに、読み書き用回路に接続（ｕｅｂｅｒｆｕｅｈｒｔ）できる。
【０００３】
ＭＲＡＭ大容量メモリーのアレイは、これまでのところ、まだ製品化されておらず、通常は「面内電流（Ｃｕｒｒｅｎｔ Ｉｎ−Ｐｌａｎｅ）」の原理に基づいた、比較的小さな構造（アレイ）のみが用いられている。他方、大容量メモリー装置には、「平面に対して垂直な電流（Ｃｕｒｒｅｎｔ Ｐｅｒｐｅｎｄｉｃｕｌａｒ ｔｏ Ｐｌａｎｅ）」という原理を用いることがより好ましい。また、磁気抵抗メモリーの本質的な利点は、簡単に製造でき、不揮発性データを保存し、小型化できるという点にある。磁気抵抗メモリーが大容量メモリーに適しているかどうかは、十分に大きなメモリーセルブロックを実現できるかどうかに因る場合がほとんどである。大容量メモリーの構造（アレイ）が競争力を有するには、以下の構造を同時に満たしている必要がある。
−アレイが、（数百）×（数百）サイズのメモリーセルである。
−読取り信号が、十分確実に評価できるように、規定の最小値を有している。
例えば半導体メモリーについては、
・ＤＲＡＭには、約１００−１５０ｍＶが必要である。ＤＲＡＭは、ピッチに位置する読取り増幅器を用いることによって、アレイのエッジでの電圧評価を行う。
・（内蔵された）フラッシュメモリーには、約１０μＡが必要である。フラッシュメモリーは、周辺の読取り増幅器によって電流評価を行う。
・ＳＲＡＭは、約１５０μＡの電流を供給する（Ｏｎ−Ｓｔｒｏｅｍｅｎ）ことによって駆動し、ＯＦＦ電流を考慮しなくてよい（ｖｅｒｎａｃｈｌａｅｓｓｉｇｂａｒｅｎ）。ＳＲＡＭのアレイアクセス時間は、６００ｐｓ〜１．２ｎｓである。
ＭＲＡＭの場合、正確な値を初めから示すことはできないので、個別的に、読取り信号が、妨害に対する感度の正確な評価を十分にしているかどうかを検査する必要がある。
【０００４】
読取りの際のエネルギー消耗は、ＤＲＡＭに匹敵するか、ＤＲＡＭより少ない（１ｐＪ−１ｎＪ構造次第である）。これらの必要条件を、ＭＲＡＭの大容量メモリーを使用する際にも設ける必要がある。
【０００５】
磁気抵抗メモリーセル構造の形成については、従来技術によって、様々な提案がなされてきた。しかし、そこで提案された回路は、使用する際に、安定性に問題がある場合が多い。したがって、本発明の目的は、このようなメモリーセル（つまり、磁気抵抗メモリー）の配置に関して、磁気抵抗メモリーセルを確実に読み、書き、消去するための適切な構造を備えることにある。
【０００６】
本発明によれば、この目的は、独立請求項１の磁気抵抗メモリーを備えることによって、および、独立請求項２０のメモリーセルの読み出し方法によって、達成される。本発明の他の有効な形態、観点、および、詳細を、従属請求項、明細書本文、および、添付図面に示す。
【０００７】
本発明の原理は、セルを介する電流に影響を与えずに、読み出されるメモリーセルの両電極（Ｐｏｌｅｎ）に固定電圧（ｆｅｓｔｅｎ Ｓｐａｎｎｕｎｇｅｎ）を供給することにある。そのために、セルの電極の１つに固定電圧源を接続し、セルの他の電極に、セルの電流に影響を与えずにこの電極の電位を一定に保つ制御回路を接続する。したがって、電流は、電流またはそれに応じて変化する値を測定することによって決定できるセルの状態に応じて、変化する。
【０００８】
したがって、本発明は、初めに、複数の行および／または複数の列に配置され、抵抗およびダイオード機能を有する磁気抵抗メモリーセル配列を備えた磁気抵抗メモリーに関するものであり、これらの磁気抵抗メモリーには、上記の列にあるメモリーセルの第１電極に接続されている各列用のビット線と、上記の行にあるメモリーセルの第２電極に接続されている各行用のワード線と、上記ワード線の各第１端部（Ｅｎｄｅｎ）にスイッチング素子（６ａ・６ｂ・１７）を介して接続可能な第１電圧を有する第１読取り電圧源とが備えられている。
【０００９】
本発明のメモリーの特徴は、制御回路が、第１電極、第２電極、第３電極、第３電圧源、および、第４電圧源を備えているという点にある。第１電極は、スイッチング素子を用いて、読取り分配器（Ｌｅｓｅｖｅｒｔｅｉｌｅｒ）を介してビット線の第１端部にそれぞれ接続できる。第２電極は、電流を評価器に供給可能である、または、供給している。第３電極は、基準電圧源に接続されている。また、第３電圧源の電圧は、第１読取り電圧源の電圧とほぼ同じ電圧であり、第３電圧源は、スイッチング素子を介してビット線の各第２端部に接続可能である。また、第４電圧源は、スイッチング素子を介してワード線の各第２端部に接続可能である。さらに、本発明の特徴は、基準電圧源の電圧および制御回路が以下のように設定されている点にある。つまり、第４電圧源の電圧とほぼ同じ電圧を第１電極に印加し、制御回路の第２電極を介して流れる電流が、制御回路の第１電極を介して流れる電流とほぼ同じであり、この電流は、制御回路の第２電極に印加された電圧の影響を受けない、というように設定される。
【００１０】
本発明において「ほぼ同じ」という言葉は、両電極の電流の差が最大でも、セルの状態についての確実な情報を与えることができる（このことを、１回または複数回測定することによって達成できる）評価器による電流の測定量だけであるということを意味する。１つの構造に組み込まれた複数のメモリーセルには、行および列がある。本発明を実行するために、読み出されるメモリーセルに接続されているワード線およびビット線に電圧を印加するので、少なくとも、提示された二次元（ｂｅｉｄｅｎ Ｄｉｍｅｎｓｉｏｎｅｎ）のうちの少なくとも１つ（つまり行または列）に、複数の配線を備える必要がある。したがって、本発明を合理的に使用できるメモリーセルの最小数は、２である。もちろん、それ以上の数のメモリーセルであることが望ましく、そのようなメモリーセルは、通常一般的に有用である。
【００１１】
読み出されるセルを介して流れる電流は、基本的には以下の式を用いて表現できる。
Ｉ＝Ｕ１−Ｕ＊−ＵＤ／ＲＺ
Ｕ１は、第１読取り電圧源の電圧であり、Ｕ＊は、制御電圧の第１電極の電圧であり、ＵＤは、ダイオードの電圧降下であり、ＲＺは、磁化に応じて変化するセル抵抗である。この電流は、制御回路の第２電極から評価器または評価線に流れる電流に相当する。この電流の流れは評価器によって決定されるので、評価されるセルの状態を推論することができる。
【００１２】
この電流を、例えば、終端抵抗器（Ａｂｓｃｈｌｕｓｓｗｉｄｅｒｓｔａｎｄｅｓ）Ｒを用いて、評価される電圧に変換できる。つまり、
ＵＢ＝Ｉ＊Ｒである。
ＵＢは、評価線上の終端抵抗器Ｒの電圧である。
【００１３】
この検討に関しては、使用された導体の内部抵抗を考慮しないことにする。
【００１４】
したがって、評価器の１つの入力部は、評価器線を介して制御回路の第２電極に接続しているか、あるいは、接続可能である。この場合、第１線形終端抵抗器または非線形終端抵抗器は、評価器線から分岐している。
【００１５】
この評価器は、電圧評価器であってもよい。また、電圧評価器によって評価された電圧は、例えば制御回路の第２電極を介して流れる電流に対して比例してもよい。
【００１６】
したがって、本発明の有効な回路の評価器の一部を、この実施形態では、電流／電圧変換器と見なしてもよい。
【００１７】
制御回路を実施するために、当業者に対して、上述した本発明のこの制御回路の動作を獲得できる様々な可能性を提供できる。つまり、演算増幅器およびトランジスタを用いた制御回路を設計できる。この場合、制御回路は、２つの入力部を有する演算増幅器を１つ備えていてもよい。この演算増幅器の非反転入力部は、制御回路の第３電極として基準電圧源に接続されており、演算増幅器の反転入力部は、制御回路の第１電極としてビット線の各第１端部に接続可能となっている。この演算増幅器は、出力部を１つ備えており、この出力部は、２つのソース／ドレイン領域を備えたトランジスタのゲート領域に接続されている。また、このソース／ドレイン領域のうちの１つは、演算増幅器の反転入力部に接続されており、他のソース／ドレイン領域は、制御回路の第２電極として評価器に電流を供給している。この場合、制御回路の第１電極に印加された電圧は、第３電極に印加された電圧と同じである。
【００１８】
使用されるトランジスタのソース領域は、この場合、通常、制御回路の第１電極に接続されている。このような制御回路の演算増幅器は、その構造のゆえに、第１電極の電圧が常に第３電極の電圧に相当することを保証している。したがって、本発明の制御回路の基本条件を、演算増幅器を用いて適切に保証できる。
【００１９】
さらに、本発明のメモリー回路を簡略化するために、第１電圧源を第３電圧源と同一にする、つまり１つにする（ｚｕａｓｍｍｅｎｚｕｆａｓｓｅｎ）ことが好ましい。同様に、演算増幅器を用いて制御回路を構成する場合、基準電圧源と第４電圧源とを１つにすることが好ましい。こうして、電圧の一致を特に十分に達成できる。
【００２０】
この実施形態に代わるものとして、セルの電圧と評価器回路の電圧とを分離すること、および（ｂｚｗ．）、セルの電圧を定常にすることが、バイポーラトランジスタを備えた制御回路を介したセル電流に依存せずに達成できる。このバイポーラトランジスタのベースは、制御回路の第３電極として基準電圧源に接続されており、バイポーラトランジスタのエミッタは、制御回路の第１電極としてビット線の第１端部に接続可能である。そして、バイポーラトランジスタのコレクタは、制御回路の第２電極として評価器線に接続されている。こうすることによってもまた、セルアレイ内の電圧を、基準電圧源によって規定される所定値に維持できる。しかし、この場合、エミッタの電圧は、ベースエミッタダイオード応答電圧（Ｂａｓｉｓ−Ｅｍｉｔｔｅｒ−Ｄｉｏｄｅｎａｎｓｐｒｅｃｈｓｐａｎｎｕｎｇ）の大きさだけ基準電圧とは異なっている（ｖｅｒｓｅｔｚｔ）。つまり、制御回路が演算増幅器およびＭＯＳトランジスタを備えている場合とは違って、ここでは、第４電圧源および基準電圧源の値を、近似的に同じに選択する必要はなく、基準電圧源の値を、第４電圧源の値がエミッタの値とほぼ同じであるように、整合する必要がある。
【００２１】
また、終端抵抗器とは、評価される電流を電極の１つに供給し、もう一方の電極が他の基準電圧に接続されている抵抗器のことである。通常、この基準電圧はＧＮＤであるが、他の電位（例えば読取り電圧源よりも高い電位）を用いることも可能である。この場合、回路を、当業者に周知の方法にて（ａｌｓ Ｍａｓｓｎａｈｍｅ）適切に整合する必要がある。
【００２２】
本発明の意図において、ほぼ同じ電圧とは、電圧間（つまり、第１電圧と第３電圧との間、または、基準電圧と第４電圧との間）の偏差が、ダイオードの応答電圧よりも低くなければならないことを意味している。それは、望ましくない電流の流れを、読み出されないメモリーセルを介して防止するためである。さらに、このように電圧値を正確に一致させるという要求を、全メモリー領域に拡大する必要がある。なぜなら、全メモリー領域の個々のセルに、同様に、わずかな漏れ電流が生じて、この漏れ電流が全領域上で増加してしまうからである。ここから生じた、第１電圧と第３電圧との一致、および、第４電圧と基準電圧との一致に対する条件は、セルアレイの全サイズおよび配置によって異なるが、一般的に、上述の基準よりも厳しい。しかし、回路技術を適切に措置することによって、この基準を十分に満たすことができるのである。この措置とは、例えば、Ｕ１とＵ３と、または、Ｕ４とＵ５とを、（適切な実施形態である場合のみ意義のある、例えば演算増幅器によって）物理的に１つにする、つまり、切り離さずに実施することである。
【００２３】
この場合、基準電圧は、第１電圧より低くてもよい。しかし、第１電圧も基準電圧よりも低くてもよいが、この場合、本発明の回路の残り部分に、適切な修正を施す必要がある。したがって、例えば、ＧＮＤに接続されている電極に動作電圧を印加し、さらに、トランジスタを反転し（つまり、ｐＭＯＳトランジスタをｎＭＯＳトランジスタにする）、セルアレイのダイオードのバイアス方向を逆方向にしなければならない場合もある。
【００２４】
また、第１電圧と制御回路の第１電極に印加された電圧との間の電圧差が十分にあるように、この電圧差を設定する必要がある。その結果、読み出されるメモリーセルの所定の抵抗用、および、ダイオード機能の応答電圧用に、十分な電流を、読み出されるメモリーセルを介して流すことができる。
【００２５】
電圧を印加した場合に、読み出されるメモリーセルに電流が流れるように、磁気抵抗メモリーセルのダイオードを設定することが好ましい。つまり、電圧を選択することによって、ダイオードの設定を変えることができる場合もある。
【００２６】
さらに、回路の時間応答（ｚｅｉｔｌｉｃｈｅ Ａｎｓｐｒｅｃｈｖｅｒｈａｌｔｅｎ）を改善するために、読取り分配器がさらに事前充電源（第２電圧源、Ｕ２）に接続されているか、あるいは、接続できることが有効な場合がある。事前充電源の電圧は、制御回路の第１電極に印加された電圧、または、第４電圧源の電圧とほぼ同じであることが好ましい。この第４電圧源の電圧は、制御回路を介して、電圧Ｕ５の値に応じて設定される（つまり、ＯＰ回路ではＵ２＝Ｕ５）。この実施形態は、以下に示す本発明の実施形態と組み合わせることが有効である。この実施形態では、セルアレイ内の容量（つまり、特に選択されたビット線の寄生的容量）を充電、または、交換する必要がある。この際、事前充電源および第４電圧源をも、ただ１つの電圧源に統合できる。
【００２７】
原理的に、事前充電源Ｕ２を介した事前充電を必要としないことも考えられる。この場合、セルアレイ内部のビット線の容量の充電または交換を、セル抵抗器を介して行う必要がある。しかし、その所要時間はマイクロ秒の範囲であるので、様々な用途に用いるには時間がかかりすぎる。
【００２８】
評価器線が２つの評価器パスを有するように、磁気抵抗メモリーを設計できることが好ましい。また、この評価器パスは、各スイッチング素子を介して制御回路の第２電極に接続可能である。また、評価器パスに、終端抵抗器がそれぞれ１つずつ分岐されている（ａｂｚｗｅｉｇｔ）。そして、両評価器パスのそれぞれは、スイッチング素子を介して、電圧評価器の入力部およびそれに並列しているキャパシタに接続可能である。
【００２９】
このように有効な素子を配置することによって、上述の１つの評価器パスの代わりに２つの評価器パスが効果的に形成される。その結果、読み出されるメモリーセルに位置する抵抗器の２つの評価を、互いに影響を与えあわずに実施できる。
【００３０】
この場合、両終端抵抗器の抵抗値は同じであっても、異なっていてもよい。また、両キャパシタは、測定の間、および、測定後に発生した電圧を格納できる。したがって、２つの入力部を有するこの電圧評価器では、両電圧の比較を実施できる。２つの評価器パスを互いに影響を与えあわずに配置することによって、例えば、メモリーセルの２倍評価、および、平均値の形成（Ｍｉｔｔｅｌｗｅｒｔｂｉｌｄｕｎｇ）も行うことができる。この平均値の形成から、抵抗値の精度を比較的高く、したがってメモリーセルの内容（Ｓｉｎｎｇｅｈａｌｔ）を２値に算出できる。
【００３１】
しかし、両評価の間を切り替える試験（Ｕｍｓｃｈａｌｔｖｅｒｓｕｃｈ）を行うこともできる。これによって、読み出されるメモリーセルの抵抗値を場合によっては変更することによって、メモリーセルの２値の状態を予め推論できる。このような切り替え試験を行うことができるように、本発明の磁気抵抗メモリーは、さらに、第１書き込み電流源と第２書き込み電流源とを備えていることが好ましい。この第１書き込み電流源は、各スイッチング素子を介してワード線の第１端部に接続可能である。第２書き込み電流源は、各スイッチング素子を介してビット線の第１端部に接続可能である。第３および第４電圧源によって供給された電圧を、読み出されるメモリーセルに印加すると共に、書き込み電流源を介して、選択された各ワード線およびビット線を通って供給された電流によって、このような切り替え試験を、規定された方向に実施できる。
【００３２】
上述したように、電圧源および書き込み電流源を、用いた（ｖｅｒｗｅｎｄｅｔｅｎ）各ワード線およびビット線の端部に接続するために、流入および流出する信号および電圧を異なるワード線およびビット線に供給する分配器が、備えられている。つまり、この分配器は分岐した導体経路システムである。このシステムの端部に、ワード線とビット線とを接続するためのスイッチング素子が配置されていることが有効である。したがって、ビット線と制御回路との接続を、各ビット線用のスイッチング素子を備えた読取り分配器を用いて行うことができる。同様に、ビット線と第２書き込み電流源との接続を、読取り分配器を用いて行うことができる。この場合、第２書き込み電流源および制御回路を、スイッチング素子を介して読取り分配器に接続できる。
【００３３】
ビット線は、同様に、読取り分配器を介して事前充電源に接続される。また、事前充電源および制御回路は、スイッチング素子を介して読取り分配器に接続可能である。
【００３４】
第２書き込み電流源、制御回路、および、事前充電源と、評価器分配器とを接続するためのスイッチング素子は、選択的に接触部を形成するために用いられる。なぜなら、例えば、制御回路と書き込み電流源との間を直接電気的に接続させることは、有効ではないからである。
【００３５】
第３および第４電圧源は、各ビット線およびワード線用のスイッチング素子を備えた電圧分配器を介して、ビット線およびワード線に接続されている。
【００３６】
さらに、読取り電圧源は、同じく、各ワード線用のスイッチング素子を備えた読取り電圧分配器を介して、ワード線に接続されている。
【００３７】
最後に、第１書き込み電流源は、同様に、読取り電圧分配器を介してワード線に接続されていてもよい。また、第１書き込み電流源と第１読取り電圧源とは、第２書き込み電流源および制御回路と同様に、スイッチング素子を介して読取り電圧分配器に接続可能である。
【００３８】
上述したスイッチング素子は、少なくとも部分的に、好ましくは全て、トランジスタとして形成されていることが好ましい。
【００３９】
使用される磁気抵抗メモリーセルは、いわゆる垂直電流メモリーセル（平面に対して垂直な電流）であることが好ましい。このメモリーセルを用いて、メモリーセルの素子（つまりビット線、第１磁気素子、トンネル誘電体、第２磁気素子、および、ワード線）が、集積回路またはそのシリコン構造の表面に対して、上下方向に配置されている。したがって、評価する際、電流は上から下へ、または、下から上へ流れる。
【００４０】
さらに、本発明は、１つの方法に関するものでもある。装置について上述した全てをこの方法に対して適用し、この内容全体を参照する。
【００４１】
本発明は、複数の行および／または複数の列に配置された磁気抵抗メモリー配列（各列用のビット線、各行用のワード線、および、基準電圧を有する基準電圧源）を有する磁気抵抗メモリーのメモリーセルを読み出す方法に関するものである。このビット線は、列にあるメモリーセルの第１電極に接続されている。ワード線は、行にあるメモリーセルの第２電極に接続されている。基準電圧源は、制御回路の第３電極に接続されている。なお、この制御回路の第１電極は、読み出されるメモリーセルの第１電極に接続されている。制御回路は、第１電極に印加する電圧を生成する。この電圧は、規定された機能を用いて、制御回路（１）の第３電極にて基準電圧に影響を与える（ｓｔｅｈｔ）（この電圧は、例えば、基準電圧と同じ）。また、この方法は、次の工程を含んでいる。
Ａ：第１電圧を有する第１読取り電圧源を、読み出されるメモリーセルの第２電極に接続する工程。
Ｂ：第１電圧とほぼ同じ電圧を有する第３電圧源を、読み出されるメモリーセルに接続されていないビット線に接続する工程。
Ｃ：制御回路の第１電極に印加された電圧とほぼ同じ電圧を有する第４電圧源を、読み出されるメモリーセルに接続されていないワード線に接続する工程。
Ｄ：制御回路の第２電極と読み出されるメモリーセル（３ａ）とを介して流れる電流を評価する工程、または、この電流から導き出された値を、制御回路（１）の第２電極から電流が供給される評価器によって評価する工程。
【００４２】
導き出された値は、例えば、電圧であってもよい。したがって、導き出された値は、第１終端抵抗器を介して降下する電圧であってもよいし、第１終端抵抗器に対して並列な電圧評価器を用いて評価されてもよい。この電圧は、読み出されるメモリーセルを介して流れる電流に比例している。
【００４３】
電流の流れを用いて読み出されるメモリーセルの抵抗値を推測するために、電圧評価器が印加された電圧の測定を行っている間、アドレス指定されていないワード線およびビット線に、メモリーセルのダイオードと接続して、望ましくない電流の発生を妨げる電圧を印加する。全体として、このような構造によって、読み出し抵抗器の安定性およびその精度は明らかに上昇し、全システムの損失率は著しく低減する。
【００４４】
本発明の方法の工程の順を追った描写は、時間的連続を意味しているのではない。工程を順々に行う場合もあるが、他方、測定を正確に行う前に、初めに、工程Ａ、Ｂ、Ｃによって設定される全ての条件を確実に行うことによって、電圧評価器を用いて正確に評価する必要がある。したがって、実行可能性と速度との両方の理由から、工程Ａ〜Ｃをほぼ同時に実施することが有効である。工程Ｄも、ほぼ同時に、または、他の工程後にできるだけ早く実施できる。
【００４５】
さらに、本発明の方法は、メモリーセルに接続された配線上での事前充電の実施を含んでいてもよい。なぜなら、この事前充電は、より大きな寄生的容量を有しているからである。こうすることで、メモリーの応答行動を改善でき、従って特にアクセス時間を低減でき、次の付加的な工程を特徴とすることができる。つまり、
工程Ｄ、Ｃ、または、Ｂの前に、
Ａ２：事前充電源を、読み出されるメモリーセルの第１電極に接続されたビット線に接続する工程。この事前充電源の電圧は、制御回路の第１電極に印加された電圧とほぼ同じである。
工程Ａ２の後、工程Ｄ、Ｃ、または、Ｂの前に、
Ａ３：事前充電源を、読み出しメモリーセルの第１電極に接続されたビット線から切り離す工程。
【００４６】
上述したように、本発明の方法をさらに改善することによって、読み出されるメモリーセルの値を規定する精度を改善できる。したがって、互いに影響を与え合わない２つの読取り工程を実施できる。これらの読取り工程では、発生した各電圧を、電圧評価器の入力部に並列接続された２つのキャパシタに一時的に格納する。こうして一時的に格納された電圧値を、最後に、電圧評価器を用いて同時に評価できる。しかし、この方法を改善することによって、２つの読取り工程を順に実施し、その間に切り替え試験を行うこともできる。この利点は、電圧の測定をそれほど正確に行う必要がないという点にある。なぜなら、切り替え試験の前後に生じた電圧に起こりうる差に、適合できるからである。したがって、この方法には第１読取り工程があり、この第１読取り工程に続いて、切り替え試験を行い、もう一度、電圧値の第２読取り工程を行う。この複数の工程を有する方法の好ましい実施形態には、以下の他の工程が含まれている。
Ｅ：第１終端抵抗器を介して降下した電圧を、電圧評価器に並列接続された第１キャパシタに格納する工程。
Ｆ：第１キャパシタを、第１終端抵抗器および制御回路の第２電極から切り離す工程。
Ｇ：第１読取り電圧源を、読み出されるメモリーセルから切り離す工程。
Ｈ：制御回路を、読み出されるメモリーセルから切り離す工程。
Ｉ：第４電圧源に印加された電圧を、全ワード線に印加する工程。
Ｊ：第３電圧源に印加された電圧を、全ビット線に印加する工程。
Ｋ：第１電流源を、読み出されるメモリーセルの第２電極に接続されたワード線に接続する工程。
Ｌ：第２電流源を、読み出されるメモリーセルの第２電極に接続されたビット線に接続する工程。
Ｍ：第１電流源を、読み出されるメモリーセルの第２電極に接続されたワード線から切り離す工程。
Ｎ：第２電流源を、読み出されるメモリーセルの第１電極に接続されたビット線から切り離す工程。
Ｏ：第１読取り電圧源を、読み出されるメモリーセルの第２電極に接続する工程。
Ｐ：制御回路の第１電極を、読み出されるメモリーセルに接続する工程。
Ｑ：第３電圧源を、読み出されるメモリーセルに接続されていないビット線に印加する工程。
Ｒ：第４電圧源を、読み出されるメモリーセルに接続されていないワード線に接続する工程。
Ｓ：制御回路の第２電極を、第２終端抵抗器、第２終端抵抗器に対して並列している第２キャパシタ、および、それに対して並列している電圧評価器の第２入力部に接続する工程。
Ｔ：第２終端抵抗器を介して降下した電圧を、第２キャパシタに格納する工程。
Ｕ：第２キャパシタを、第２終端抵抗器および制御回路の第２電極から切り離す工程。
Ｖ：第１キャパシタおよび第２キャパシタに格納された電圧評価器の電圧を、比較する工程。
【００４７】
ここで、本発明の方法の上記実施形態は、電圧評価器と、電流から導き出された値である電圧の検出との使用に関して、記載されてきたということに、注意すべきである。なぜなら、ここで２つの測定に必要な一時的格納を、簡単に行うことができるからである。さらに、工程Ｕは、格納と評価との間に、セルアレイまたは全回路において他の工程を実施できる場合にのみ必要である。なお、これらの他の工程は、第２キャパシタが空になった（Ｅｎｔｌｅｅｒｕｎｇ）場合に行われる。本発明の方法の上述した工程によって、評価の質は明瞭に改善される。ここでも、様々な工程が存在する（Ａｎｅｉｎａｎｄｅｒｒｅｉｈｕｎｇ）にもかかわらず、全ての工程を順々に行う必要はないということが、有効である。むしろ、様々な工程を、同時に、またはほぼ同時に実施できるのである。したがって、工程Ａ〜ＤおよびＥを，ほぼ同時に実施することが有効であり、同様に、工程Ｆ・ＧおよびＨを、ほぼ同時に実施することが有効である。また、これを、書き込み試験（Ｓｃｈｒｅｉｂｖｅｒｓｕｃｈ）への切り替え用の工程として、第１読取り工程、したがって工程Ａ〜Ｅの後に実施すべきである（ｓｏｌｌｔｅｎ）。また、工程Ｉ〜Ｌをほぼ同時に実施することも、有効である。これらの工程を、切断工程Ｆ、ＧおよびＨの後で行う。さらに、工程Ｍ・Ｎを、ほぼ同時に実施できる。これらの工程も、再度、工程Ａ〜Ｌの後で行うべきである（ｓｏｌｌｔｅ）。最後に、工程Ｏ〜Ｔを、ほぼ同時に実施することもできる。これらの工程には、下流の接続された第２読取り工程が含まれている。
【００４８】
さらに、本発明の方法は、基準電圧が第１電圧よりも低いことを特徴とすることもできる。また、上述したように、本発明のメモリーの開示（Ｏｆｆｅｎｂａｒｕｎｇ）に関して、逆の状態をも検討できる。ここでも、読み出されるメモリーセルの所定の抵抗用、および、ダイオード機能の応答電圧用に、十分な電流を、読み出されるメモリーセルを介して流すのに十分な電圧差があることが有効であると言える（ｓｏｌｌｔｅ）。
【００４９】
次に、本発明を、以下に示す添付図面を引き合いに出しながら、実施例を用いて詳述する。図１は、本発明の実施の一形態における読取り工程の間の磁気抵抗メモリーを示す図である。図２は、本発明の磁気抵抗メモリーの他の実施形態を示す図である。この図では、複数の電圧源は統合されている。
【００５０】
上述したように、入力部を有する簡単な評価器と、簡単な評価方法とを用いることで本発明を実施できる。以下に詳述する二重の読取り方法によって、セル抵抗の変更が予期した通り部分的に大きいにもかかわらず、正確な評価が行われる。これらの工程は以下に詳述するとおりである。
１．セル状態を読み出して、情報を格納し、
２．次に、規定された方向に切り替え試験を行い、
３．さらに、セル状態を読み出し、情報を格納し、
４．その結果と評価とを比較する。
【００５１】
本発明の磁気抵抗メモリーの回路の実施形態を、図１に示す。ｍワード線５ａ、５ｂと、ｎビット線４ａ、４ｂとからなるマトリックスが備えられている。このマトリックスでは、第１読取り電圧源Ｕ１を用いて、読取り電圧分配器１３とスイッチング素子６ａとを介して、選択されたワード線５ａに、所定の電位（例えば２ボルト）を供給する。読み出されるメモリーセル３ａと接続したビット線４ａを、電圧源Ｕ２を一時的に接続することによってスイッチング素子８ａ・２１を用いて第２電圧に、例えば１ボルトで、導くことが好ましい。この実施例では演算増幅器１ａおよびトランジスタ（例えばｐＭＯＳ直列トランジスタ２２）からなる制御回路１は、セル電流の影響を受けずに、読み出されるメモリーセル３ａを、この電圧値に保つ。なぜなら、演算増幅器１ａの他の入力部に、Ｕ２とできるだけ同じ電圧を供給する電圧源Ｕ５が、印加されているからである。トランジスタ２２のソース領域がビット線電圧を、この場合は１ボルトという一定値に保つ一方で、ドレイン領域の電圧は、読み出されるメモリーセルの抵抗の影響を受けて変化する。なぜなら、このメモリーセルの電流は、磁化状態に応じて変化する、読み出されるメモリーセル３ａの抵抗によって規定されているからである。この電流は、さらにトランジスタ２２および抵抗器Ｒ１またはＲ２を介して評価器回路に供給される。したがって、この電流は、評価器回路の終端抵抗器Ｒ１・Ｒ２において、セル抵抗に応じて変化する電圧降下を引き起こす。ここで、この電圧は、トランジスタ２２のドレイン電圧と同じである。
【００５２】
この電圧は、電圧評価器２においてすぐに評価してもよく、または、図１に示したキャパシタＣ１・Ｃ２を用いて一時的に格納してもよい。この場合、数回の読取り工程では、初めに、キャパシタＣ１から導出される（ｚｕｒｕｅｃｋｇｅｇｒｉｆｆｅｎ）ことが有効である。
【００５３】
アドレス指定されていないワード線５ｂは、第４電圧源Ｕ４と電圧分配器１６とを介してスイッチング素子７ｂを用いて、第２電圧にほぼ相当する電圧（例えば１ボルト）（第２電圧源Ｕ２によって供給された電圧と同様）に保たれる。アドレス指定されていないビット線４ｂは、第３電圧源Ｕ３を用いて第２電圧分配器１５およびスイッチング素子９ｂを介して、ほぼ第１電圧の電圧レベル（たとえば２ボルト）に保たれる。つまり、上述したように、全てのビット線およびワード線のレベルは固定されている。したがって、この構想は簡単に設計されるので、機能性を提供する。
【００５４】
本発明に基づいて評価工程のみを実行する場合には、電圧を一時的に格納するための第１キャパシタＣ１は必要ではない。この場合、電流、電圧、または、その他の導き出された値を、評価器２を用いてすぐに規定できる。この評価器２は、評価器線１０に接続されているか、そうでなければ、第１キャパシタＣ１に並列して接続されている（つまり、両方の電位は同じである）。
【００５５】
書き込み工程（例えば切り替え試験の際）を、初めに電圧源Ｕ３・Ｕ４を全てのワード線およびビット線に供給することによって行う。電流源Ｉ１・Ｉ２を介した電流の供給を、スイッチング素子１８・２０を用いて電流源を接続することによって行う。他方、この時点で、スイッチング素子１９を用いた評価器複合体（Ｂｅｗｅｒｔｅｒｋｏｍｐｌｅｘ）と、スイッチング素子１７を用いた読取り電圧源Ｕ１との両方、および、スイッチング素子２１を用いた電圧源Ｕ２が、メモリーセル構造から切り離される。電流源Ｉ１・Ｉ２の電流強度は、それぞれ、例えば約１ｍＡである。これらの電流は、書き込み電流源Ｉ１・Ｉ２から、ワード線５ａおよびビット線４ａに供給され、電圧源Ｕ３・Ｕ４から導き出される。
【００５６】
図２に、本発明の他の実施形態を示す。この実施形態では、それぞれほぼ同じ電圧である電圧源Ｕ１・Ｕ３またはＵ２・Ｕ４を、１つの（ｇｅｍｅｉｎｓａｍｅｎ）電圧源Ｕ１・Ｕ２に統合する。さらに、図２に示した回路、および、その機能は、図１に示した様な上述の実施例に相当する。電圧源Ｕ５も、このように、統合できる。つまり、電圧源Ｕ５は、この実施例では、制御回路の第３電極が事前充電源Ｕ２に直列接続されている場合には不要である。
【図面の簡単な説明】
【図１】
本発明の実施の一形態における読取り工程の間磁気抵抗メモリーを示す図である。
【図２】
本発明の磁気抵抗メモリーの他の実施形態を示す図である。この図では、電圧源は統合されている。
【符号の説明】
Ｃ１　　　　　第１キャパシタ
Ｃ２　　　　　第２キャパシタ
Ｒ１　　　　　第１終端抵抗器
Ｒ２　　　　　第２終端抵抗器
Ｕ１　　　　　第１読取り電圧源
Ｕ２　　　　　第２読取り電圧源
Ｕ３　　　　　第３電圧源
Ｕ４　　　　　第４電圧源
Ｕ５　　　　　第５電圧源
Ｉ１　　　　　第１書き込み電流源
Ｉ２　　　　　第２書き込み電流源
１　　　　　　制御回路
１ａ　　　　　演算増幅器
２　　　　　　電圧評価器
３ａ、３ｂ、３ｃ、３ｄ　　　　　磁気抵抗メモリーセル
４ａ、４ｂ　　ビット線
５ａ、５ｂ　　ワード線
６ａ、６ｂ　　ワード線と読取り電圧源・書き込み電圧源とを接続するためのスイッチング素子
７ａ、７ｂ　　ワード線と第４電圧源とを接続するためのスイッチング素子
８ａ、８ｂ　　ビット線と読取り電圧源・書き込み電圧源とを接続するためのスイッチング素子
９ａ、９ｂ　　ビット線と第３電圧源とを接続するためのスイッチング素子
１０　　　　　評価器線／端子線
１１　　　　　第１評価器パス
１２　　　　　第２評価器パス
１３　　　　　読取り電圧分配器
１４　　　　　読取り分配器
１５、１６　　電圧分配器
１７　　　　　読取り電圧源と読取り分配器とを接続するためのスイッチング素子
１８　　　　　第１書き込み電流源と読取り分配器とを接続するためのスイッチング素子
１９　　　　　評価器線と読取り分配器とを接続するためのスイッチング素子
２０　　　　　第２書き込み電流源と評価器分配器とを接続するためのスイッチング素子
２１　　　　　第２書読取り電圧源と評価器分配器とを接続するためのスイッチング素子
２２　　　　　評価トランジスタ
２３　　　　　第１評価器パスと端子線とを接続するためのスイッチング素子
２４　　　　　第２評価器パスと端子線とを接続するためのスイッチング素子
２５　　　　　第２評価器パスと電圧評価器および第２キャパシタとを接続するためのスイッチング素子
２６　　　　　第１評価器パスと電圧評価器および第１キャパシタとを接続するためのスイッチング素子
【国際公開パンフレット】
2004515032.tif 000003
2004515032.tif 000004
2004515032.tif 000005
2004515032.tif 000006
2004515032.tif 000007
2004515032.tif 000008
2004515032.tif 000009
2004515032.tif 000010
2004515032.tif 000011
2004515032.tif 000012
2004515032.tif 000013
2004515032.tif 000014
2004515032.tif 000015
2004515032.tif 000016
2004515032.tif 000017
2004515032.tif 000018
2004515032.tif 000019
2004515032.tif 000020
2004515032.tif 000021
2004515032.tif 000022
2004515032.tif 000023
2004515032.tif 000024
2004515032.tif 000025
2004515032.tif 000026
2004515032.tif 000027
2004515032.tif 000028
2004515032.tif 000029
2004515032.tif 000030
2004515032.tif 000031
2004515032.tif 000032
2004515032.tif 000033
2004515032.tif 000034
2004515032.tif 000035
2004515032.tif 000036
2004515032.tif 000037
2004515032.tif 000038
2004515032.tif 000039
2004515032.tif 000040
2004515032.tif 000041
2004515032.tif 000042
2004515032.tif 000043
2004515032.tif 000044
【国際公開パンフレット（コレクトバージョン）】
2004515032.tif 000045
2004515032.tif 000046
【国際調査報告】
2004515032.tif 000047
2004515032.tif 000048
2004515032.tif 000049
2004515032.tif 000050