(57)【要約】パワーＭＯＳＦＥＴの製造方法は、半導体層にトレンチを形成する工程と、このトレンチの内側に沿ってゲート誘電体層を形成する工程と、このトレンチの下部内にゲート導電層を形成する工程と、このトレンチの上部を充填する誘電体層を形成する工程とを有する。誘電体層の側方に隣接している部分の半導体層を除去し、誘電体層がこの半導体層から外方に突出するようにする。この誘電体層の外方に突出している部分の側方に隣接するようにスペーサを形成し、このスペーサを自己整合マスクとして用いてソース／本体接点領域を規定する。
2004515907.tif 000002
【特許請求の範囲】
【請求項１】
半導体層中にトレンチを形成する工程と、
このトレンチの内側に沿ってゲート誘電体層を形成する工程と、
前記トレンチの下部内にゲート導電層を形成する工程と、
前記トレンチの上部を充填する誘電体層を形成する工程と、
この誘電体層の側方に隣接している半導体層の部分を除去し、誘電体層の上部が半導体層から外方に突出するようにする工程と、
外方に突出させた誘電体層の前記上部の側方に隣接するスペーサを形成する工程と、
前記スペーサを自己整合マスクとして用いてソース／本体接点領域を規定する工程と
を有するＭＯＳＦＥＴの製造方法。
【請求項２】
請求項１に記載のＭＯＳＦＥＴの製造方法において、前記スペーサを自己整合マスクとして用いる前記工程は、ドーパントを注入してソース／本体接点領域を規定する工程を含むＭＯＳＦＥＴの形成方法。
【請求項３】
請求項１に記載のＭＯＳＦＥＴの製造方法において、前記スペーサを自己整合マスクとして用いる前記工程は、前記スペーサにより被覆されていない半導体層をエッチングする工程を含むＭＯＳＦＥＴの製造方法。
【請求項４】
請求項３に記載のＭＯＳＦＥＴの製造方法において、前記エッチングを、前記半導体層の表面から約１ミクロン以下の深さまで行うＭＯＳＦＥＴの製造方法。
【請求項５】
請求項１に記載のＭＯＳＦＥＴの製造方法において、さらに、前記スペーサを形成する前に、外方に突出している誘電体層に隣接する半導体層中にソース領域を形成する工程を有するＭＯＳＦＥＴの製造方法。
【請求項６】
請求項５に記載のＭＯＳＦＥＴの製造方法において、さらに、前記ソース領域及び誘電体層上にソース電極を形成する工程を有するＭＯＳＦＥＴの製造方法。
【請求項７】
請求項６に記載のＭＯＳＦＥＴの形成方法において、さらに、前記ソース電極と前記ソース／本体接点領域との間に少なくとも１つの導電路を形成する工程を有するＭＯＳＦＥＴの形成方法。
【請求項８】
請求項５に記載のＭＯＳＦＥＴの製造方法において、さらに、前記ソース領域と、前記誘電体層と、前記ソース／本体接点領域との上にソース電極を形成する工程を有するＭＯＳＦＥＴの製造方法。
【請求項９】
請求項１に記載のＭＯＳＦＥＴの製造方法において、さらに、前記スペーサを除去する工程を有するＭＯＳＦＥＴの製造方法。
【請求項１０】
請求項１に記載のＭＯＳＦＥＴの製造方法において、半導体層の部分を除去する前記工程を、前記半導体層の表面から約１ミクロン以下の深さまで行うＭＯＳＦＥＴの製造方法。
【請求項１１】
請求項１に記載のＭＯＳＦＥＴの製造方法において、前記ゲート導電層を、前記トレンチ内にその開口部から約０．２〜０．８ミクロンの範囲内で引っ込ませるＭＯＳＦＥＴの製造方法。
【請求項１２】
請求項１に記載のＭＯＳＦＥＴの製造方法において、さらに、前記トレンチに隣接している半導体層中に本体領域を形成する工程を有するＭＯＳＦＥＴの製造方法。
【請求項１３】
半導体層中にトレンチを形成する工程と、
このトレンチの内側に沿ってゲート誘電体層を形成する工程と、
前記トレンチの下部内にゲート導電層を形成する工程と、
前記トレンチの上部を充填する誘電体層を形成する工程と、
この誘電体層の側方に隣接している半導体層の部分を除去し、誘電体層の上部が半導体層から外方に突出するようにする工程と、
外方に突出させた誘電体層の前記上部の側方に隣接するスペーサを形成する工程と、
前記スペーサを自己整合マスクとして用いて、当該スペーサにより被覆されていない半導体層をエッチングする工程と、
前記スペーサを自己整合マスクとして用いてドーパントを注入し、ソース／本体接点領域を規定する工程と
を有するＭＯＳＦＥＴの製造方法。
【請求項１４】
請求項１３に記載のＭＯＳＦＥＴの製造方法において、前記エッチングを、前記半導体層の表面から約１ミクロン以下の深さまで行うＭＯＳＦＥＴの製造方法。
【請求項１５】
請求項１３に記載のＭＯＳＦＥＴの製造方法において、さらに、スペーサを形成する前に、外方に突出している誘電体層に隣接している半導体層中にソース領域を形成する工程を有するＭＯＳＦＥＴの製造方法。
【請求項１６】
請求項１５に記載のＭＯＳＦＥＴの製造方法において、さらに、前記ソース領域及び誘電体層上にソース電極を形成する工程を有するＭＯＳＦＥＴの製造方法。
【請求項１７】
請求項１６に記載のＭＯＳＦＥＴの製造方法において、さらに、前記ソース電極と前記ソース／本体接点領域との間に少なくとも１つの導電路を形成するＭＯＳＦＥＴの製造方法。
【請求項１８】
請求項１５に記載のＭＯＳＦＥＴの製造方法において、さらに、前記ソース領域と、前記誘電体層と、前記ソース／本体接点領域との上にソース電極を形成する工程を有するＭＯＳＦＥＴの製造方法。
【請求項１９】
請求項１３に記載のＭＯＳＦＥＴの製造方法において、さらに、前記スペーサを除去する工程を有するＭＯＳＦＥＴの製造方法。
【請求項２０】
請求項１３に記載のＭＯＳＦＥＴの製造方法において、半導体層の部分を除去する前記工程を、前記半導体層の表面から約１ミクロン以下の深さまで行うＭＯＳＦＥＴの製造方法。
【請求項２１】
請求項１３に記載のＭＯＳＦＥＴの製造方法において、前記ゲート導電層を、前記トレンチ内にその開口部から約０．２〜０．８ミクロンの範囲内で引っ込ませるＭＯＳＦＥＴの製造方法。
【請求項２２】
請求項１３に記載のＭＯＳＦＥＴの製造方法において、さらに、前記トレンチに隣接している半導体層中に本体領域を形成する工程を有するＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【０００１】
関連出願
本出願は、２０００年７月２０日に出願した同時継続出願第６０／２１９８５８号に基づくものであり、その全ての内容をここに開示している。
【０００２】
発明の属する技術分野
本発明は、半導体装置の分野、特に、トレンチゲートパワーＭＯＳＦＥＴに関するものである。
【０００３】
従来の技術
電気業界においては、オン抵抗（ＲＤＳｏｎ）が低く、ブロッキング（遮断）電圧（ＶＤＳＢＲ）が大きく、ゲート電荷が低く、さらに充分な破壊耐量（ラッギドネス）性を有する、小型で個別のパワーＭＯＳＦＥＴの必要性が極めて大きいことが確かめられている。破壊耐量性は、装置の安全動作範囲（ＳＯＡ）及び非クランプ誘導性スイッチング（ＵＩＳ）性能を規定するものである。これらの特徴を最適に組合わせると、オン状態での電力損失及びスイッチング損失を極めて小さくすることができ、ＤＣ−ＤＣ変換器のような装置において高い電力変換効率が得られる。
【０００４】
これらの要求を満たすために、超高密度トレンチゲートパワーＭＯＳＦＥＴ技術が開発されてきた。セルピッチを縮めること、即ち、パワーＭＯＳＦＥＴの寸法を小さくしてシリコンの単位面積あたりにより多くのパワーＭＯＳＦＥＴを形成できるようにすることにより、オン抵抗をより低くすることができる。しかし、このことは、しばしば、装置の破壊耐量性の低下を伴うものである。この悪影響を解決するためには、セルピッチを小さくした装置を、突発的な故障が生じる前に（ＤＣ及びダイナミックパワー消費を含む）より多くのエネルギーを吸収するように設計する必要がある。
【０００５】
トレンチゲートパワーＭＯＳＦＥＴ技術の基本概念を図１〜３を参照して説明する。図１は従来のトレンチゲートパワーＭＯＳＦＥＴ１０を示す。ゲート１２は、Ｐ型ウエル１６内に形成されたトレンチ１４内にある。ソース／本体接点領域１８の形成に関しては、対応するエッチングマスクをトレンチ１４に整合させる必要がある。ソース電極２２とゲート酸化物層２４との間の誘電体層２０は、Ｎ＋ ソース領域２６の平坦面の一部を覆っている。Ｎ＋ ソース領域２６を覆っている誘電体層２０の寸法は、最大のゲート−ソース電圧（定格電圧）により決定される。従って、従来の構造体の最小セルピッチは、ソース／本体接点のマスキング整合ずれの誤差と、表面誘電体層２０により取られる間隔とにより制限される。
【０００６】
このような制限は、図２及び３に示すトレンチ技術を用いることにより解消される。得られた装置構造体２８においては、ゲート１２はトレンチ１４内へ入り込んでおり、誘電体層２０のための充分な大きさの凹所領域が残されている。誘電体層２０の最終的な厚さを決定するこの凹所領域の深さは、最大のゲート−ソース電圧により決定される。誘電体層２０を堆積した後、平坦なシリコン表面３２をエッチング終了点として用いて誘電体層をエッチバックする。
【０００７】
図１に示した従来のトレンチゲートパワーＭＯＳＦＥＴ１０と比べて、この装置２８は、極めて高いチャネル密度を与えるものである。図２に符号３ａ及び３ｂで示す異なる位置での装置２８の断面図を、それぞれ図３ａ及び３ｂに示す。ソース／本体接点のエッチングマスク工程の厳格な条件を必要とすることなく、極めて小さいセルピッチを有する装置２８を形成するためには、Ｐ＋ ソース／本体接点領域１８を、Ｎ＋ ソース領域のストライプに沿って中断させるとともに周期的に配置し、Ｐ＋ ソース／本体接点領域１８が配置された個所では、Ｎ＋ ソース領域２６を完全に排除する。
【０００８】
しかし不都合なことに、Ｐ＋ ソース／本体接点領域１８を周期的に配置すると、装置２８のオン抵抗が増大し、また寄生ＢＪＴ（バイポーラジャンクショントランジスタ）のベース接地電流利得及びベース抵抗も増大する。寄生ＢＪＴは、Ｎ＋ ソース領域２６と、Ｐ型ウエル１６と、Ｎ型エピタキシャル層９とにより形成される。その結果、寄生ＢＪＴは極めて低い電流でターンオンされ、ＳＯＡが狭く、またＵＩＳ能力が低くなる。
【０００９】
発明の概要
上述した従来技術の観点から、本発明の目的は、オン抵抗を減少させたトレンチゲートパワーＭＯＳＦＥＴと、このトレンチゲートパワーＭＯＳＦＥＴを形成する方法とを提供することにある。
【００１０】
本発明の他の目的は、装置の破壊耐量性を減少させることのないトレンチゲートパワーＭＯＳＦＥＴを提供することである。
【００１１】
本発明による、これらの及びその他の利点、特徴並びに目的は、半導体層中にトレンチを形成する工程と、このトレンチの内側に沿ってゲート誘電体層を形成する工程と、前記トレンチの下部内にゲート導電層を形成する工程と、前記トレンチの上部を充填する誘電体層を形成する工程とを有するパワーＭＯＳＦＥＴの製造方法により達成される。
【００１２】
この方法は、さらに、誘電体層の側方に隣接している半導体層の部分を除去し、この誘電体層の上部が半導体層から外方に突出するようにする工程を有するのが好ましい。この外方に突出している誘電体層の上部の側方に隣接するスペーサを形成するのが好ましく、これを自己整合マスクとして用いてソース／本体接点領域を規定するのが好ましい。
【００１３】
得られるトレンチゲートパワーＭＯＳＦＥＴは、有利なことに、装置の破壊耐量を低下することなくオン抵抗が低減されるように形成される。オン抵抗は、各ＭＯＳＦＥＴがソース／本体接点領域を有するために低減される。ソース／本体接点領域は、ＭＯＳＦＥＴのソース及び本体領域間を効果的に短絡する。その結果、装置の破壊耐量が増大する。
【００１４】
さらに、誘電体層が完全にトレンチの内側に形成される結果、パワーＭＯＳＦＥＴのセルピッチが減少するため、オン抵抗が低減する。換言すると、ソース領域とソース電極との間の接点領域を最小とする誘電体層がソース領域の表面上に存在しなくなる。
【００１５】
パワーＭＯＳＦＥＴのオン抵抗及びセルピッチを低減するための他の要素は、スペーサを自己整合マスクとして用いてドーパントを本体領域に注入し、ソース／本体接点領域を規定することである。スペーサは、外方に突出している誘電体層に自己整合しているため、ソース／本体接点のマスキングの整合ずれ誤差が回避される。
【００１６】
本発明の他の例では、さらに、ソース／本体接点領域を規定する前に、スペーサを自己整合マスクとして用いてこのスペーサにより被覆されていない半導体層の一部を除去する。半導体層の一部を除去することにより、ソース／本体接点領域を形成するためのドーパントの注入に必要なエネルギーが低くなる。
【００１７】
さらに、半導体層の一部を除去することにより、ソース／本体接点領域をこの半導体層中により深く形成することができ好ましい。このことにより、寄生ＢＪＴのベース接地電流利得及びベース抵抗が減少し、装置の破壊耐量性が向上する。即ち、パワーＭＯＳＦＥＴの安全動作範囲（ＳＯＡ）及び非クランプ誘導スイッチング（ＵＩＳ）性能が増大する。
【００１８】
半導体層の除去は、約１ミクロン以下の深さまで行う。ゲート導電層を、トレンチの開口部から約０．２〜０．８ミクロンの範囲内でトレンチ内に引っ込ませる。このパワーＭＯＳＦＥＴは、例えば、約０．５ミクロンのセルピッチを有するように形成することができる。このトレンチゲートパワーＭＯＳＦＥＴは、Ｎチャネル又はＰチャネルのいずれのパワーＭＯＳＦＥＴとすることもできる。
【００１９】
本発明の他の観点は、内部にトレンチを有する半導体層と、このトレンチの内側に沿ったゲート誘電体層と、前記トレンチの下部内のゲート導電層とを有するＭＯＳＦＥＴに向けられるものである。このＭＯＳＦＥＴは、さらに、前記トレンチの上部にあり且つ半導体層から外方に突出している誘電体層を有するのが好ましい。ソース領域は、この外方に突出している誘電体層に隣接しているのが好ましく、ソース／本体接点領域は、ゲート導電層から側方に離間されているのが好ましい。
【００２０】
パワーＭＯＳＦＥＴの他の例では、ソース領域に関するものであり、ソース領域の一部がソース／本体接点領域上に凹所を有するものである。更に他の例においては、ソース領域が、本体接点領域を露出している開口部を有し、ソース電極がソース／本体接点領域と接触するようにする。
【００２１】
好適な実施例の詳細な説明
以下に、本発明の好適な実施例を示した添付図面を参照して本発明をさらに詳細に説明する。しかし、本発明は、種々の形態で実施することができるものであって、以下に示す実施例に限定されるものと解釈すべきではない。むしろ、これら実施例は、本発明の開示が充分且つ完全なものとなるようにするとともに本発明の範囲を当業者に充分に伝えるようにするためのものである。図面中同一の参照番号は同様の構成素子を参照している。図中、明確化のために層及び領域の寸法を誇張して示している。
【００２２】
図４を参照して、本発明による、トレンチゲートパワーＭＯＳＦＥＴを形成する方法を説明する。ブロック４０が開始であり、ブロック４２において半導体層中にトレンチを形成し、ブロック４４においてこのトレンチの内側に沿って誘電体層を形成する。その後、ブロック４６においてトレンチの下部内にゲート導電層を形成する。ブロック４８において、トレンチの上部を充填する誘電体層を形成する。
【００２３】
さらに、この方法は、ブロック５０において、誘電体層の側方に隣接している部分の半導体層を除去することにより、この誘電体層の上部が半導体層から外方に突出するようにする工程を含む。ブロック５２において、外方に突出させた誘電体層の上部の側方に隣接するスペーサを形成し、ブロック５４において、このスペーサを自己整合マスクとして用いてソース／本体接点領域を規定する。
【００２４】
本発明による方法は、スペーサを用いる自己整合法により形成されたソース／本体接点領域を有する高密度パワーＭＯＳＦＥＴを有利に提供する。スペーサは外方に突出している誘電体層と自己整合されるため、パワーＭＯＳＦＥＴの最小セルピッチは、ソース／本体接点のマスキングの整合ずれ誤差により制限されない。
【００２５】
さらに、各ＭＯＳＦＥＴがソース／本体接点領域を有することによりオン抵抗が減少する。このことにより、寄生ＢＪＴのベース接地電流利得及びベース抵抗が減少する。寄生ＢＪＴのターンオン電流が高くなり、従ってＳＯＡを改善し、ＵＩＳ能力を高める。
【００２６】
さらに、誘電体層は完全にトレンチ内に形成される結果、パワーＭＯＳＦＥＴのセルピッチが減少するため、オン抵抗が減少する。換言すると、ソース領域とソース電極との間の接点領域を最小化する誘電体層がソース領域の表面上に存在しなくなる。
【００２７】
図５〜１３を参照して、本発明によるトレンチゲートパワーＭＯＳＦＥＴを形成する処理工程を説明する。これらの図には、ＮチャネルのパワーＭＯＳＦＥＴを図示しているが、本発明の処理工程がＰチャネルのパワーＭＯＳＦＥＴを形成するためにも適用できることは、当業者にとって容易に理解し得るものである。
【００２８】
Ｎ型のエピタキシャル層９を半導体基板８上に形成する。この半導体基板８もＮ型として、シリコンとするのが好ましい。このエピタキシャル層９は、当業者にとって容易に理解し得るようにパワーＭＯＳＦＥＴ７０のドレイン−ソース降伏電圧を維持するものである。
【００２９】
エピタキシャル層９上にパッド酸化層７２を成長させ、その後、Ｐ型のドーパントを注入してパワーＭＯＳＦＥＴ７０のＰ型ウエル即ち本体領域１６を形成する。ボロンのようなＰ型のドーパントを、例えば、約１×１０１３／ ｃｍ ２〜５×１０１４／ ｃｍ ２の範囲内のドーズ量で、例えば、４０〜２００ｋｅＶの範囲内のエネルギーレベルで注入する。
【００３０】
パッド酸化層７２の表面上にはトレンチ１４を規定するためのマスク７４を形成する。マスク７４は、例えば、低温酸化層とすることができる。本体領域１６及びエピタキシャル層９をエッチングして、図５に示すようなトレンチ１４を形成する。その後、マスク７４を除去する。
【００３１】
ゲート誘電体層２４を、トレンチ１４の側壁及び底壁上と、本体領域１６の表面上とに成長させる。このゲート誘電体層２４は、約１０ｎｍ〜１００ｎｍの範囲内の厚さを有する。ポリシリコンのような導電材料２５を、図６に示すように、トレンチ２４内とゲート誘電体層２４の表面上とに堆積する。
【００３２】
図７を参照するに、ポリシリコン層２５をＰ型ウエル１６の表面から除去するとともにトレンチ１４内にエッチバックし、パワーＭＯＳＦＥＴ７０のための引っ込んだゲート１２をトレンチ１４の下部に形成する。ゲート１２がトレンチ１４内で引っ込んでいる深さは、このトレンチの開口部から約０．２〜０．８ミクロンの範囲内である。
【００３３】
誘電体層７６を、ゲート誘電体層２４の表面とゲート１２の表面との上に堆積する。この誘電体層７６はゲート１２を絶縁分離するためのものである。図８に示すように、表面の誘電体層７６を除去し、本体領域１６の上側表面とトレンチ１４内の誘電体層２０の上側表面とを平坦化する。
【００３４】
本体領域１６の上側表面とトレンチ１４内の誘電体層２０の上側表面とを平坦化した後、Ｎ型のドーパントを、誘電体層２０に隣接している本体領域１６に注入し、パワーＭＯＳＦＥＴ７０のソース領域２６を規定する。ヒ素又はリンのようなＮ型のドーパントを、例えば、約２×１０１５／ ｃｍ ２〜２×１０１６／ ｃｍ ２の範囲内のドーズ量で、例えば、４０〜２００ｋｅＶの範囲内のエネルギーレベルで注入する。その後、約９００〜１１００℃の範囲内の温度でアニール処理する。
【００３５】
図９に示すように、誘電体層２０の側方に隣接する表面部分を除去することにより、そこから誘電体層２０の一部が外方に突出するようにする。除去する表面部分の厚さは、約０．１〜１ミクロンの範囲内である。以下に詳細に説明するように、この外方に突出させた誘電体層２０により自己整合されたスペーサを有利に形成することができる。
【００３６】
表面層をエッチングすると、ソース領域２６のドーパント濃度が減少する惧れがあるため、更なるソース注入を行いソース領域２６のドーパント濃度を高めることができる。このドーパント濃度の増大は、上述したのと同様のドーズ量及びエネルギーレベルで行うことができる。上述した処理に代えて、誘電体層２０の横方向に隣接している表面部分を除去し、外方に突出している誘電体層２０を規定した後に、Ｎ型ドーパントを注入してソース領域２６を規定することができる。このようにすると、１回のみのドーパントの注入によりソース領域２６が規定される。
【００３７】
次に、誘電体層２０及びソース領域２６上に窒化物を堆積する。この堆積窒化物をエッチングして、図１０に示すようなスペーサ８０を形成する。
【００３８】
これらスペーサ８０を自己整合マスクとして用いて、Ｐ型ドーパントを本体領域１６に注入し、図１１に示すようなソース／本体接点領域８２を規定する。ソース領域２６を貫通させるために、高いエネルギーでボロンのようなＰ型のドーパントを注入する。ボロンは、例えば、約２×１０１５／ ｃｍ ２〜２×１０ １６／ ｃｍ ２の範囲内のドーズ量で、例えば、１２０〜４００ｋｅＶの範囲内のエネルギーレベルで注入する。その後、約９００〜１１００℃の範囲内の温度でアニール処理する。
【００３９】
スペーサ８０を除去し、ソース電極８４をソース領域２６上に形成する。本発明による方法には、さらに、ソース電極８４とソース／本体接点領域８２との間に、少なくとも１つの導電路８６を形成することを含む。ドレイン電極は基板８の下面にある。
【００４０】
ソース／本体接点領域８２は、本体領域１６とソース領域２６との間で連続的に接触している。換言すると、各パワーＭＯＳＦＥＴは、ソース／本体接点領域８２を有する。このことは、パワーＭＯＳＦＥＴ７０のオン抵抗を低減するのに役立つ。このことは、寄生ＢＪＴのベース接地電流利得及びベース抵抗を減少するのにも役立つ。寄生ＢＪＴのターンオン電流は高くなり、その結果、ＳＯＡが改善され、ＵＩＳ能力が高くなる。
【００４１】
さらに、誘電体層２０が完全にトレンチ１４内に形成される結果、パワーＭＯＳＦＥＴ７０のセルピッチが小さくなるため、オン抵抗が低減する。換言すると、ソース領域とソース電極８４との間の接点領域を最小化する誘電体層２０がソース領域２６の表面上に存在しなくなる。その結果、本体領域１６と、ゲート１２と、ソース領域２６と、ソース／本体接点領域８２とが、例えば、約０．５ミクロンのセルピッチを規定する。
【００４２】
スペーサ８０を自己整合マスクとして用いて、スペーサ８０により被覆されていないソース領域２６の一部を除去すれば、ソース／本体接点領域８２を規定するのに、ドーパントを高エネルギーではなく低エネルギーで注入することもできる。図１２に最もよく示されるように、スペーサ８０により被覆されなかったソース領域２６の一部を除去することもできる。このパワーＭＯＳＦＥＴを符号７０′で示す。
【００４３】
ソース領域２６の一部を除去すると、ソース／本体接点領域８２を低エネルギーで規定できるという利点がある。この場合も、ボロンのようなＰ型のドーパントは、例えば、約２×１０１５／ ｃｍ ２〜２×１０１６／ ｃｍ ２の範囲内のドーズ量で注入し得るが、エネルギーは、例えば、４０〜１２０ｋｅＶの範囲内となる。上述したように、その後、約９００〜１１００℃の範囲内の温度でアニール処理する。このパワーＭＯＳＦＥＴを図１２に符号７０′で示す。
【００４４】
他の実施例においては、ソース領域２６の、スペーサ８０により被覆されていない部分を完全に除去する。ソース／本体接点領域８２を低エネルギーで規定した後、ソース電極８４を接点領域と直接接触させる。このパワーＭＯＳＦＥＴを図１３に符号７０″で示す。
【００４５】
ソース領域２６の、スペーサ８０により被覆されていない部分の全てと、その下にある本体領域１６の一部さえも除去することにより、ソース／本体接点領域８２を本体領域１６内により深く形成することができるという利点が得られる。このことにより、寄生ＢＪＴのベース接地電流利得が減少し、装置の破壊耐量性を改善するのに、即ち、パワーＭＯＳＦＥＴの安全動作範囲（ＳＯＡ）及び非クランプ誘導性スイッチング（ＵＩＳ）性能を向上させるのに役立つ。
【００４６】
ソース／本体接点領域８２の深さは、図１４及び１５に最もよく示されるように、なだれ降伏電流の経路にも影響を及ぼす。例えば、スペーサ８０を用いて、ソース領域２６を通り且つ、例えば、０．５ミクロンの深さまで本体領域１６中にエッチングした場合、擬似なだれ降伏電流９０は、図１４に示すようにソース／本体接点領域８２に到達する前にトレンチ１４の底部に流れる。この場合、ブロッキング電圧（ＶＤＳＢＲ）は３６．７５Ｖになる。
【００４７】
しかし、例えば、エッチングの深さを０．８ミクロンまで増やすと、擬似なだれ降伏電流９０は、図１５に示すようにトレンチ１４の底部に流れなくなるため、流れる経路がより短くなる。この場合、ブロッキング電圧（ＶＤＳＢＲ）は３９．６７Ｖとなる。従って、図１５に示すトレンチゲートパワーＭＯＳＦＥＴ装置は、図１４に示す装置よりも破壊耐量性が大きくなる。
【００４８】
本発明の他の観点は、前述した工程により形成されるパワーＭＯＳＦＥＴ７０に関するものである。このパワーＭＯＳＦＥＴ７０は、トレンチ１４が内部に形成された半導体層８、９と、このトレンチの内側に沿ったゲート誘電体層２４と、トレンチの下部内にあるゲート導電層１２とを具える。
【００４９】
誘電体層２０は、トレンチ１４の上部内にあり、半導体層８、９から外方に突出している。ソース領域２６は、この外方に突出している誘電体層２０に隣接しており、ソース／本体接点領域８２は、横方向でゲート導電層１２から離間している。
【００５０】
他の実施例のパワーＭＯＳＦＥＴ７０′は、ソース領域２６に関するものであり、図１２に最もよく示されるように、ソース領域２６は、ソース／本体接点領域上に凹所を有する。さらに他の実施例のパワーＭＯＳＦＥＴ７０″においては、図１３に最もよく示されるように、ソース領域２６が、本体領域１６を露出している開口部を有し、ソース電極８４がソース／本体接点領域８２と接触している。
【００５１】
上述した記載及び関連する図面により示される教示の利益を得る当業者は、本発明の種々の変形及び他の実施例を考えることができるだろう。従って、本発明は、開示した具体的な実施例に限定されるものではなく、また、変形及び実施例は請求項の範囲に含まれるものと理解されたい。
【図面の簡単な説明】
【図１】従来技術による通常のトレンチゲートパワーＭＯＳＦＥＴを示す線図である。
【図２】従来技術によるトレンチ技術を用いて形成したトレンチゲートパワーＭＯＳＦＥＴの平面図である。
【図３ａ】図２に示すトレンチゲートパワーＭＯＳＦＥＴを、３ａ及び３ａラインに沿って切断した断面図である。
【図３ｂ】図２に示すトレンチゲートパワーＭＯＳＦＥＴを、３ｂ及び３ｂラインに沿って切断した断面図である。
【図４】本発明によるトレンチゲートパワーＭＯＳＦＥＴを形成する方法を示すフローチャートである。
【図５】本発明による一処理工程を示すトレンチゲートパワーＭＯＳＦＥＴの一部の断面図である。
【図６】本発明による他の処理工程を示すトレンチゲートパワーＭＯＳＦＥＴの一部の断面図である。
【図７】本発明による更に他の処理工程を示すトレンチゲートパワーＭＯＳＦＥＴの一部の断面図である。
【図８】本発明による更に他の処理工程を示すトレンチゲートパワーＭＯＳＦＥＴの一部の断面図である。
【図９】本発明による更に他の処理工程を示すトレンチゲートパワーＭＯＳＦＥＴの一部の断面図である。
【図１０】本発明による更に他の処理工程を示すトレンチゲートパワーＭＯＳＦＥＴの一部の断面図である。
【図１１】本発明による変形処理工程を示すトレンチゲートパワーＭＯＳＦＥＴの一部の断面図である。
【図１２】本発明による他の変形処理工程を示すトレンチゲートパワーＭＯＳＦＥＴの一部の断面図である。
【図１３】本発明による更に他の変形処理工程を示すトレンチゲートパワーＭＯＳＦＥＴの一部の断面図である。
【図１４】本発明によるソース／本体接点領域の深さに基づくなだれ降伏電流の経路を示す、互いに隣接しているトレンチゲートパワーＭＯＳＦＥＴの一部の断面図である。
【図１５】本発明によるソース／本体接点領域の深さに基づく他のなだれ降伏電流の経路を示す、互いに隣接しているトレンチゲートパワーＭＯＳＦＥＴの一部の断面図である。
【図４】
2004515907.tif 000003
【国際公開パンフレット】
2004515907.tif 000004
2004515907.tif 000005
2004515907.tif 000006
2004515907.tif 000007
2004515907.tif 000008
2004515907.tif 000009
2004515907.tif 000010
2004515907.tif 000011
2004515907.tif 000012
2004515907.tif 000013
2004515907.tif 000014
2004515907.tif 000015
2004515907.tif 000016
2004515907.tif 000017
2004515907.tif 000018
2004515907.tif 000019
2004515907.tif 000020
2004515907.tif 000021
2004515907.tif 000022
2004515907.tif 000023
2004515907.tif 000024
2004515907.tif 000025
2004515907.tif 000026
2004515907.tif 000027
2004515907.tif 000028
2004515907.tif 000029
2004515907.tif 000030
2004515907.tif 000031
2004515907.tif 000032
2004515907.tif 000033
2004515907.tif 000034
2004515907.tif 000035
【国際公開パンフレット（コレクトバージョン）】
2004515907.tif 000036
2004515907.tif 000037
【国際調査報告】
2004515907.tif 000038
2004515907.tif 000039