(57)【要約】本発明は、遅延故障試験回路及び関連する方法を提供し、これらは、入力クロック信号に応じて試験パルスを発生させ、異なる周波数を持ち、異なるアプリケーション速度を持つ論理回路に関連する第１のクロック信号（ｃｌｋ（０））及び第２のクロック信号（ｃｌｋ（１））を分析し、前記第１及び第２のクロック信号の各々に対し２つのクロックパルス（ｃｌｋｏｕｔ（０） ｃｌｋｏｕｔ（１））の列を発生させ、これらクロックパルスの列は、前記列の各々における第２のパルスの立ち上がり縁が整列されるように構成される。
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【特許請求の範囲】
【請求項１】
入力トリガ信号に応答して、出力パルスを生成する遅延故障試験回路において、前記回路は、異なる速度で動作するように構成される論理回路に関連する異なる周波数の第１及び第２のクロック信号を分析し、前記分析に応じて、各入力されるクロック信号に対し２つのクロックパルスの列を出力するように構成される遅延故障パルス発生器を有し、前記遅延故障パルス発生器は、前記２つのクロックパルスの第２の各々の立ち上がり縁が整列されるように構成される遅延故障試験回路。
【請求項２】
請求項１に記載の回路において、標準のサイクルパルスの少なくとも１つを前記クロック信号で抑制するように構成される走査フリップフロップを含む回路。
【請求項３】
請求項１又は２に記載の回路において、最速のクロック信号の反転されたバージョンで動作するように構成される回路。
【請求項４】
請求項１、２又は３に記載の回路において、クロック遷移の発生を決め、前記クロック信号の繰り返し率の少なくとも３倍で動作するように構成されるイベントカウンタを含む回路。
【請求項５】
請求項４に記載の回路において、前記イベントカウンタからの時間基準が記憶されることを特徴とする回路。
【請求項６】
請求項５に記載の回路において、前記最速のクロック信号の負の縁でクロックパルスを切り換えるのに利用するクロックイネーブル信号を発生させる手段を有する回路。
【請求項７】
請求項１乃至６の何れか一項に記載の回路において、遅延故障モードとバックアップモードとの間を切り換える手段と共に構成され、２つのパルスは、各ブロック信号に対し製造されるが、前記第２のパルスは整列されず、前記第２のパルスの自動整列は可能であるかに無関係である回路。
【請求項８】
請求項１乃至７の何れか一項に記載の回路において、２つのクロック期間中、論理ハイである出力信号を発生させるように、それ自身の個々のクロックの前記負の縁において動作するように構成される負の縁検出器手段を含む回路。
【請求項９】
請求項８に記載の回路において、前記負の縁検出器から得られるイネーブル信号と前記クロック信号との論理組合せを介して、前記２つのクロックパルスを発生させるクロックブランキング及びゲーティング手段を含む回路。
【請求項１０】
請求項１乃至９の何れか一項に記載の回路において、マルチプレクサからクロック信号を同時に１つ入力して、デマルチプレクサに出力を送出するクロック幅バックカウンタを含む回路。
【請求項１１】
集積回路の遅延故障試験を行い、入力トリガ信号に応じて出力試験パルスを生成するステップを含む方法において、異なる周波数を持ち、異なるアプリケーション速度を持つ論理回路と関連する第１及び第２のクロック信号を分析するステップ、及び前記第１及び第２のクロック信号の各々に対し２つのクロックパルスの列を製造するステップを有し、前記クロックパルスの列は、前記列の各々における前記第２のパルスの前記立ち上がり縁が整列されるように構成される方法。
【請求項１２】
請求項１１に記載の方法において、請求項１乃至１０の何れか一項の回路に従って行われるステップを含む方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延故障試験回路及び関連する方法に関し、この回路は、集積回路を抵抗性故障及び／又は容量性故障に対して試験するために、例えば順次集積回路を介して試験データを転送するために、この回路において入力されるトリガ信号に応じて出力パルスを発生させるように構成される。
【０００２】
【従来の技術】
このような装置は、順次論理回路におけるパス遅延故障を試験する方法を開示する米国特許番号ＵＳ−Ａ−６，０６５，１４５から既知である。このような方法は、回路が試験中の間、単に短い期間だけ回路に適したアプリケーション周波数に切り換わることを可能にする点で、比較的低い速度の構造的縮退試験方式より優れた利点を提供するのに対し、上記回路は、それにもかかわらず、共通のアプリケーション速度で動作する論理ブロック間のデータ転送を試験することに使用が制限される、米国特許番号ＵＳ−Ａ−６，０６５，１４５の内容に関する欠点が存在する。
【０００３】
【発明が解決しようとする課題】
本発明は、遅延故障試験回路と関連する方法とを提供しようとすることであり、これらは、既知の上記回路及び方法より優れた利点を提供し、特に異なるアプリケーション速度で動作する論理ブロック間で呈されるパス遅延故障の試験を可能にする。
【０００４】
【課題を解決するための手段】
本発明の第１の態様によれば、上部で規定された遅延故障試験回路を提供し、この回路は、異なるアプリケーション速度を持つ論理回路に関連する異なる周波数の第１及び第２のクロック信号を分析し、この分析に応じて、各入力されるクロック信号に対し２つのクロックパルスの列を出力するように構成される遅延故障パルス発生器を有し、この遅延故障パルス発生器は、前記２つのクロックパルスの第２の各々の立ち上がり縁が整列されるように構成されることを特徴とする。
【０００５】
前記第２のパルスの立ち上がり縁の上記制御された整列によって、あるクロックドメインにおいて動作するフリップフロップのような回路は、この第２のパルスでデータを取り込むことができる。遅いクロックドメインから速いクロックドメインへの遷移は、速いクロックの第２のパルスまで静止に見えるのに対し、速いクロックドメインから遅いクロックドメインへの遷移は、遅いクロックの第２のパルスまで静止したままでいる。
【０００６】
このようにして、各々の第２のパルスの立ち上がり縁を同期化することは、異なるアプリケーション速度で実行する論理ブロックを含む回路の試験を可能にする。この回路は、デジタル論理を介してデータが移動する際に遅延の測定を可能にし、前述した前記第２のパルスの立ち上がり縁の整列は、あるクロックドメインにおいて動作する論理ブロックから送信されるデジタル論理の遅延を、異なるクロックドメインにおいて動作する論理ブロックに取り込まれる際に、正確に測定されることを可能にする。
【０００７】
本発明の第２の態様によれば、入力トリガ信号に応じて出力パルスを生成する集積回路を試験する遅延故障の方法を提供し、異なるアプリケーション周波数を持つ論理回路と関連する異なる周波数と共に第１及び第２のクロック信号を分析するステップ、及び前記第１及び第２のクロック信号の各々に対し２つのクロックパルスの列を発生し、これら各々の列のクロックパルスは、前記列の各々における第２のパルスの立ち上がり縁が整列されるように構成されるステップにより特徴付けられる。
【０００８】
請求項２に記載の特徴は、第１のアプリケーションパルスにより生じる初期ベクトルの可能性の崩壊を抑えることを利点とする。
【０００９】
請求項３に記載の特徴は、ｆａｓｔｃｌｋ信号の何れかの分割されたクロックをサンプリングするための信頼できる方式を表すことを特別な利点とする。
【００１０】
請求項４に記載の特徴は、クロック幅バックカウンタにおけるアンダーフロー又はラップアラウンド（ｗｒａｐ ａｒｏｕｎｄ）を防止する。
【００１１】
請求項５は、イベントカウンタがロールオーバーする前に全てのクロック信号が一緒に立ち上がるとき、このイベントカウンタからの最新の事例が記憶されることが重要であることを証明できるので、有利なことを証明する。
【００１２】
請求項８の内容は、出力及びラベル信号の幅がゲート制御されるように構成されるクロックよりも広いことを決めるのに利用する。
【００１３】
請求項９の内容は、前記クロックが標準のサイクルの間、独立してスイッチをオフにされることを可能にすることにより、マルチサイクルのフル走査試験を許可する利点を証明する。
【００１４】
【発明の実施の形態】
本発明は、以下の図面を参照し、説明され、単なる例として、以下に詳細に記載される。
【００１５】
最初に図１を参照して、駆動すべきデジタル論理１２と関連する遅延故障試験回路１０の概略的なブロックを説明し、この図において、本発明を具現化する遅延故障パルス発生器１４は、クロック分割器１６の出力部とデジタル回路１２との間に置かれている。説明される実施例において、クロック逓倍器１８は、水晶クロック信号を入力するために設けられ、クロック逓倍器の出力及び水晶クロック入力は、マルチプレクサ２０を介してクロック分割器１６の入力部に送出される。試験制御ブロック（ＴＣＢ）回路２２は、フラグ及びイネーブル信号を遅延故障パルス発生器１４へ送出するためにも設けられる。
【００１６】
クロック逓倍器が水晶クロックを選択し、その周波数を逓倍するのに用いられる場合、これは遅延故障試験モードでも制御されなければならない。
【００１７】
図１に説明される様々な信号は、以下の表に概説される関数の定義を割り当てられる。
【表１】
2004538466.tif 000003
【００１８】
ｄｅｆｔ＿ｅｎがハイ（ｈｉｇｈ）となるとき、クロック逓倍器は、そのアプリケーション周波数を増大するために長い間を必要とするので、イネーブルとなる。この特徴が無いと、如何なる遅延故障パターンの試験は、不利な時間の消費であること証明する。
【００１９】
逓倍される又は水晶のクロックに対するマルチプレクサの制御は、以下の表に示される。
【表２】
2004538466.tif 000004
【００２０】
以下の分析は、ｆａｓｔｃｌｋ信号に加えて他の２つのクロック信号ｃｌｋ（０）、ｃｌｋ（１）があることに基づいて展開される。本実施例において、ｆａｓｔｃｌｋは最速のクロックであり、図５に示されるように、ｃｌｋ（０）はｆａｓｔｃｌｋの２つずつの分割であり、ｃｌｋ（１）はｆａｓｔｃｌｋの４つずつの分割である。
【００２１】
アプリケーションサイクル中に必要とされるクロックパルスは、従って図４に説明されるように現れる。理解されるように、クロックドメイン内のフリップフロップからのデータが第２のパルスに関するデータを取り込むように、これら第２のパルスは全て整列され、遅いクロックドメインから速いクロックドメインは、速いクロックの第２のパルスまで静止し、速いクロックドメインから遅いクロックドメインへは、前記遅いクロックの第２のパルスまで静止している。
【００２２】
しかしながら、第１のアプリケーションパルスにより発生する初期ベクトルの破損が生じ、これがクロックの全てにおける標準のサイクルパルスの一方又は両方を抑制することを可能にするため、走査フリップフロップを含む必要条件となる。
【００２３】
これらパルスを切り換えるために、クロックイネーブル信号が必要とされ、ここではｆａｓｔｃｌｋである最速のクロックの負の縁が、ゲート制御されたクロックがグリッチ（ｇｌｉｔｃｈ）を起こすことを避けるために用いられる。
【００２４】
前記イネーブル信号を切り換えるときを確立するために、例えば図３を参照して説明されるようなイベントカウンタが用いられることが可能である。
【００２５】
図３に説明されるイベントカウンタの状態から、ｆａｓｔｃｌｋｅｎの正の縁はイベント状態３において活性化されなければならず、ｃｌｋｅｎ（０）はイベント状態２において活性化されなければならず、ｃｌｋｅｎ（１）はイベント状態０において活性化されなければならないことが分かる。これは、ｆａｓｔｃｌｋは１サイクルの幅であり、ｃｌｋ（０）は２サイクルの幅であり、ｃｌｋ（１）は４サイクルの幅であることが分かっているので、幅カウンタを用いて計算されることができる。
【００２６】
クロック全てがハイとなるために立ち上がる点を初めに見つけなければならない。これは、クロック同期（ｃｌｏｃｋｓｙｎｃ）と呼ばれ、図３に説明される実施例において、上記点はイベント４で見られる。この点は、少なくともイベントカウンタの中間まで行かなければならない。次に、ｃｌｏｃｋｓｙｎｃから逆に伝わるリバースカウントを用いて、上記から必要とされるように、ｆａｓｔｃｌｋｅｎ＝４−１＝＞３、ｃｌｋｅｎ（０）＝４−２＝＞２及びｃｌｋｅｎ（１）＝４−４＝＞０であることが決められる。
【００２７】
図２を参照して、正の縁が得られる方法の指示が設けられる。イネーブルである負の縁は、それ自身の個々のクロックによりトリガ（ｔｒｉｇｇｅｒ）される負の縁のトリガ回路により生じる。
【００２８】
述べられるように、図２は、図１の遅延故障パス発生器１４の機能ブロック図を表す。図１に説明される入力及び出力信号は図２にも示され、この図から、クロック信号ｃｌｋ（０）−ｃｌｋ（ｎ−１）は正の縁検出器２４に送出され、これら検出器の各々は、クロック信号マルチプレクサ２６及び同期検出器２８の両方に送出される出力を提供することがわかる。同期検出器２８は、イベントカウンタ３０からの入力も受信する。リセット回路３２の形式の他の正の縁検出器は、リセット信号を発生させるために設けられ、パルス発生器１４に送出されるテストモード入力信号は、テスト制御ブロック３４を介してテストモード出力信号としてこのパルス発生器から出て行く。縁検出クロック信号マルチプレクサ２６及び同期検出器２８は、出力をクロック幅バックカウンタ３６に送出し、このカウンタ３６は、順に出力をクロックイベント信号デマルチプレクサ３８へ送出する。このクロックイベント信号デマルチプレクサ３８は、直列に接続されるイベントレジスタ４０、イベント比較器４２、イネーブルレジスタ４４、イネーブルマルチプレクサ４６、負の縁検出器４８及びパルスブランカ（ｐｕｌｓｅ ｂｒａｎｋｅｒ）５０を介して個々の出力クロックイベント信号を送出するように構成される。パルス発生器１４の動作は、図２の概略ブロック図に説明されるように本発明を具現化し、更に以下に説明される。
【００２９】
述べられたように、遅延故障パルス発生器１４は、図１に示されるように供給される、クロック分割器ブロック１６の出力部と論理回路１２との間に挿入される。全体の回路は、これがｆａｓｔｃｌｋから分割される何れかクロックをサンプリングするために最も適した信頼性のある時間となることを証明するので、反転したｆａｓｔｃｌｋにおいて動作される。遅延故障モードがイネーブルではないとき、大部分の回路は、アプリケーションモードの電流を減少するように有利にシャットダウンされる。
【００３０】
テスト制御３４は、テストモード信号を制御するのに用いられ、この信号は、全てのアプリケーションクロックに関する区分を取り除くように、デジタルテスト中にハイに設定されるフラグとして利用する。これは、走査ベースのテストが異なるクロックドメインの境界を越えてデータを送受信することを可能にする。
【００３１】
以下の表は、ｔｅｓｔｍｏｄｅ＿ｏｕｔが制御される方法を示す。
【表３】
2004538466.tif 000005
【００３２】
上記表を参照して、０から１への遷移は、リセット（ｒｅｓｅｔ）を開始して、そして較正を始めることがｄｅｆｔ＿ｏｎで見られなければならないと理解すべきである。この較正が失敗する、すなわち較正が完了する前に“ｓｅ”がロー（ｌｏｗ）に設定される場合、又は同期点が見つからない場合、パルスは発生しない。述べられたように、この“ダム（ｄｕｍｂ）”モードは、幾つかの理由により較正が失敗する場合にバックアップとして加えられる。各クロック出力は、２つのクロックを生成するが、第２のパルスを整列させない。第１のパルスは、信号がクロック分割器のサイクルにおいてアサート（ａｓｓｅｒｔ）される場所に依存して整列されてもよいし、整列しなくてもよい。
【００３３】
クロックがゲート制御されるので、歪み対する耐性があり、出力パルスを細くしない場合にクロックをオン及びオフにさせるのに大いに注意しなければならない。
【００３４】
イベントカウンタ３０は、ｄｅｆｔ＿ｅｎがハイになる間は常にスイッチをオンにし、実行したままにする。これはクロック遷移の発生を決めるための時間基準として有利に用いられる。同じようにカウントされる（ｅｖｅｎｃｏｕｎｔｅｄ）信号は、イベントカウンタ３０が零に再びロールオーバするときを示す。イベントカウンタ３０の長さは、好ましくは、クロックの繰り返し率の長さの３倍となるように構成される。この繰り返し率は、クロックの全てが立ち上がり縁を一致させる時間の間に起こるｆａｓｔｃｌｋの数を有する。これは、クロック幅バックカウンタ３６がアンダーフローしない、すなわちラップアラウンドしないことを保証することである。
【００３５】
リセット回路３２は、ｄｅｆｔ＿ｅｎにおいてローからハイへの遷移、すなわち正の縁を検出し、サイクルクロックカウンタ２５、同期検出器２８及びイネーブルレジスタ４０を設定するリセットを発生させる。
【００３６】
ｃｌｋ（０）−ｃｌｋ（ｎ−１）における正の縁検出器２４は、ｆａｓｔｃｌｋから分割されるようなクロックの各々においてローからハイへの遷移を検出する。
【００３７】
同期検出器２８は、クロックの全てが一緒に立ち上がるときを決めるために正の縁検出器２４の全てを同時に検査する。イベントカウンタ３０からの時間基準が読み取られ、ｃｌｏｃｋｓｙｎｃとして記憶され、ｃａｌｓｙｎｃフラグはハイに設定される。クロック幅バックカウンタ３６は、ｃｌｏｃｋｓｙｎｃからバックトラッキングを行うので、最後の事例は、イベントカウンタ３０が同じようにカウントされた信号においてロールオーバをする前に、全てのクロックが一緒に立ち上がるときを記憶されることを有利に証明する。同期検出器２８は、クロック全てが一緒に立ち上がる点を見つけることを失敗した場合、ｃａｌｓｙｎｃはローのままであり、これは較正された信号が設定されるのを防ぎ、アプリケーションサイクルにおいて如何なる出力パルスが送出することも防ぐ。
【００３８】
サイクルクロックカウンタ２５、縁検出クロックマルチプレクサ２６及びクロックイベントデマルチプレクサ３０を有する装置は、設計時に用いられるゲートの数を最適にする適応上の問題である。それが無いと、別々のクロック幅バックカウンタ３６は、全ブロック信号に対し分析される必要がある。勿論、説明された実施例においても、クロックを繰り返すのに利用する小さなカウンタに加えられる。これによって、本発明において、各クロックは、別々に分析されることができ、最後のクロックｃｌｋ（ｎ−１）の分析が完了した後、較正されるフラグは、較正が完了したことを示すために設定される。
【００３９】
クロック幅バックカウンタ３６は、ｃａｌｓｙｎｃ信号がハイになるとき開始され、クロックの幅ずつカウントダウンを行うための開始点としてｃｌｏｃｋｓｙｎｃを行うことができる。これは、このクロックにおけるイネーブルが、第２のパルスが整列されることを可能にするために、スイッチをオンにしなければならない点である。
【００４０】
イベントレジスタ４０は、クロック幅バックカウンタ３６により計算される各値を記憶するように構成される。
【００４１】
イネーブルブロックは、アプリケーションサイクル中、すなわちテスタがｓｅ信号をローに戻すとき、イネーブルレジスタ４４を活性化するのに用いられる。較正された信号が較正が完了したことを示すとき、及びｓｅ信号がローになった後、同じようにカウントされた信号が起こるとき、アクティブ信号を単に活性化するだけである。カウンタがロールオーバするのを待つことは、予測できない結果を引き起こすイベントカウンタサイクルの真ん中においてパルスが発生しないことを有利に保証する。イベント比較器４２は、現在の時間基準をイベントレジスタ４０において必要とされる時間と比較し、これによってイネーブルレジスタ４４を活性化させるように構成される。
【００４２】
イネーブルマルチプレクサ４６は、上述されるような自動遅延故障モードとダム”ｄｕｍｂ”モードとの間を切り換えるのに用いられる。このダムモードは、自動遅延故障モードが失敗した場合にのみバックアップとして働くために含まれる。しかしながら、較正が通過する又は失敗するかに関係無く、クロックの各々において２つのパルスを発生させる。しかしながら、これらクロックはこれら２つのパルスを整列させず、ダムモードは、交差境界データ転送を試験するのに用いられないことを理解すべきである。ｓｅ信号において、それ自身が反転される個々のクロックにより駆動される、同期化されるフリップフロップが効果的に設けられることにも注意すべきである。
【００４３】
負の縁検出器４８は、その入力部の立ち下がり縁（Ｆａｌｌｉｎｇ ｅｄｇｅ）から得られ、２つのクロック期間中はハイである出力を発生させる。それ自身が反転される個々のクロックの負の縁で動作するが、ｆａｓｔｆｌｋｎ上では動作しないことに注意すべきである。これは、出力イネーブル信号の幅がゲート制御するであろうクロックの幅よりも広いことを保証する。
【００４４】
クロックブランキング及びゲーティング（ｇａｔｉｎｇ）は、負の縁検出器から得られるイネーブル信号と共に個々のクロックを加えることによって、２つのクロックパルスを発生させるのに利用するパルスブランカ５０により供給される。これら２つのパルスは、このブロックにおける個々のフリップフロップに零を走査することによって独立してブランキング又は抑えることが可能である。遅延故障パルス発生器ブロックの簡略化したモデルを作ることによって、走査パターン発生ツールは自動的に分析を行い、クロック境界間のデータ転送に対しこの特徴を利用するパターンを発生させる。更に、前記クロックブランキング及びゲーティングは、前記クロックが標準のサイクル中に独立してスイッチをオフにすることを可能にすることによって、マルチサイクルの全走査試験（ｍｕｌｔｉ−ｃｙｃｌｅ ｆｕｌｌｓｃａｎ ｔｅｓｔｉｎｇ）を可能にする。
【００４５】
動作の自動モードは、以下のシーケンスに従うように構成される。
１）リセット：
ｄｅｆｔ＿ｅｎにおけるローからハイへの遷移が検出されるとき、ブロックはリセットされ、較正が始まる。
２）較正の実行：
ｔｅｓｔｍｏｄｅ＿ｏｕｔは、このブロックを供給するブロック分割器が最大のアプリケーションクロックを供給するために無理やりローにして、同期検出器２８は、全てのクロックの立ち上がりのイベントを一緒に設置して、記憶する。クロック幅バックカウンタ３６は、各クロックが活性化する必要があり、較正されたフラグがハイに設定されるときのイベントを設置して、記憶する。最大の較正時間は、
（２＋ｎ／３）×（イベントカウンタの長さ）×（ｆａｓｔｃｌｋ期間）
である。
３）較正後：
ｔｅｓｔｍｏｄｅ＿ｏｕｔはｓｅに従う。
【００４６】
ｓｅがローになる毎に、回路は、イベントカウンタ３０がロールオーバをして、その後、現在の点における２つのパルスを初期化するまで、第２のパルスを同期化するのを待っている。パルスが分かる前の最大時間は、
２×（イベントカウンタの長さ）×（ｆａｓｔｃｌｋ期間）
である。
【００４７】
本発明の説明される実施例がｆａｓｔｃｌｋ信号の負の縁において動作するように設計されるので、ｆａｓｔｃｌｋの負の縁において変化する何れかの分割されたクロックに用いられる場合、自動較正は信頼できない。このクロックに供給されるｆａｓｔｃｌｋだけを遅延させる、例えば非同期ゲートを用いることによって、この制約は取り除かれる。しかしながら、このとき、本発明は技術依存となる。
【００４８】
説明される実施例はＶＨＳＩＣ記述言語で設計され、クロックの多重化、負の縁検出器の効果的な再利用及びカウンタサイズの最小化によって有利に小さくなることを理解すべきである。
【００４９】
これが回路の合成に依存していることを証明したとしても、速い動作速度を達成することも可能である。しかしながら、単に、相対する分割比が適切であり、回路が一度較正されたのよりも速い速度で動作するだけなので、較正は減少するｆａｓｋｃｌｋと共に達成される。このモードにおいて、主電位速度制限は、イベントカウンタの構成に依存する。
【００５０】
他の利点として、本発明は、ＶＨＤＬの一般的な機能を用いて容易に構成することができ、そのため、例示されるときに改良は必要としない。クロック数及び３倍である最大の繰り返し率が指定されるとき、合成中に、ブロックが如何なる特定の必要条件を満たすように発生する。
【００５１】
既に述べられたように、遅延故障モードではないとき、クロックは、１つのゲートの遅延を経験することを介して真っ直ぐ抜けて行くように信頼性がある。遅延故障モードのとき、前述したダムモードは、較正状態に関係無く常に２つのパルスを生じさせ、ｓｅ及びｔｅｓｔｍｏｄｅ信号は、負の縁のトリガされたフリップフロップにより守られている。
【００５２】
更に、前記装置は、グリッチを起こすこと無く又は分からずに、有利に正確にシミュレートされ、アプリケーション間において、大多数の遅延故障パルス発生器がシャットダウンされるので、低電力の必要条件を有する。
【図面の簡単な説明】
【図１】本発明の実施例により、集積回路パッケージに実装される遅延パルス発生器のブロック図である。
【図２】図１の遅延パルス発生器を説明する概略図。
【図３】図５に説明されるクロック信号と共にゲートされるとき、図４に示される結果を生じさせるイネーブル信号を示す。
【図４】本発明により開発され、図３に説明されるクロック信号から得られる関連するクロックパルスを示す。
【図５】本発明により分析されるクロック信号間の関係を示す。
【国際公開パンフレット】
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2004538466.tif 000007
2004538466.tif 000008
2004538466.tif 000009
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【国際調査報告】
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2004538466.tif 000026
2004538466.tif 000027