(57)【要約】メモリセルの行が、“浅いトレンチ絶縁”すなわち“ＳＴＩ”と一般に呼ばれる、誘電体で充填したＮ個の行間の基板内に形成したトレンチにより互いに電気的に絶縁される。セルの不連続なソース領域とドレイン領域とが、好ましくは、ドープされたポリシリコンからつくられた、基板上で列方向に延在する列配向ビットラインにより一体に接続される。この構造は、セル当たり１つのフローティングゲートか、セル当たり少なくとも２つのフローティングゲートかのいずれかのフローティングゲートを持つセルのフラッシュメモリアレイにおいて実現される。デュアルフローティングゲート・メモリセルアレイをつくるプロセスには、ワードラインの長さに沿ってワードラインのエッチングを２回行うステップが含まれるが、１回目のステップは、開口部を通してソース注入とドレイン注入とを行い、導電ビットラインを形成するための開口部を形成するステップであり、２回目のステップは、フローティングゲート間に配置された選択トランジスタゲートを備え、隣接フローティングゲートからの電荷を消去するのに使用する個々のフローティングゲートを形成するステップである。
2004510331.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成される不揮発性メモリにおいて、
前記基板の両端にわたって第１の方向に延在し、複数のセル行間のスペースにより第２の方向に分離される、複数のセル行を含む不揮発性メモリセルアレイであって、前記第１および第２の方向は互いに直交し、前記セルは、前記第１の方向の少なくとも１つの電子記憶エレメントの反対側にあり、前記同一セル行の隣接セルと共有されるソース／ドレイン領域を個々に含むように構成される不揮発性メモリセルアレイと、
前記第１の方向に長く伸ばされ、前記セル行間の前記スペース内で前記基板の中へ延在する誘電材ストリップであって、前記第２の方向の、前記メモリセルのソース／ドレイン領域の絶縁部を含む前記隣接メモリセル行の間に電気絶縁部を設けるように成す誘電材ストリップと、
前記第２の方向に長く伸ばされ、複数の隣接ソース／ドレイン拡散部と一致して前記第１の方向に隔置される第１の導電ストリップであって、前記第１の導電ストリップは、複数の隣接セル行から成るソース／ドレイン領域と、前記導電ストリップ間の前記誘電材ストリップとの両端にわたって、および、前記領域および前記誘電材ストリップと接触して個々に延在するように構成される第１の導電ストリップと、
第２の導電ストリップであって、前記基板上に配置され、前記第２の導電ストリップに沿って設けられ、隣接メモリセルのエレメントであるゲートを個々に含む第２の導電ストリップと、
を有することを特徴とする不揮発性メモリ。
【請求項２】
前記メモリセルが、前記ソース／ドレイン領域の隣接領域の間に配置された単一の電子記憶エレメントを個々に含むことを特徴とする請求項１記載のメモリ。
【請求項３】
前記第２の導電ストリップが前記第２の方向に長く伸ばされ、前記第１の導電ストリップ間で前記第１の方向に配置されることを特徴とする請求項２記載のメモリ。
【請求項４】
前記メモリセルが、前記ソース／ドレイン領域の隣接領域の間に配置された少なくとも２つの電子記憶エレメントを個々に含み、前記第２の導電ストリップが、電子記憶エレメント間に、および、前記第１の方向の、前記第１の導電ストリップの隣接ストリップ間のスペースに前記メモリの前記ゲートを配置して、前記第１の方向に長く伸ばされることを特徴とする請求項１記載のメモリ。
【請求項５】
前記誘電材ストリップが隣接メモリセル行間の前記基板内に形成されるトレンチ内に成膜されることを特徴とする請求項１、２または４のいずれか記載のメモリ。
【請求項６】
前記第２の導電ストリップのゲートが、メモリセル電子記憶エレメントと結合して、電荷除去を行うように個々に配置される消去ゲートであることを特徴とする請求項１、２または４のいずれか記載のメモリ。
【請求項７】
メモリセルが、前記電子記憶エレメントと、該エレメントのソース／ドレイン領域のうちの１つとの間に選択トランジスタを個々に含み、さらに、前記第２の導電ストリップのゲートが前記選択トランジスタのゲートを個々に形成することを特徴とする請求項１、２または４のいずれか記載のメモリ。
【請求項８】
前記第１の導電ストリップがドープされた多結晶シリコンから形成されることを特徴とする請求項１、２または４のいずれか記載のメモリ。
【請求項９】
前記電子記憶エレメントがフローティングゲートであることを特徴とする請求項１、２または４のいずれか記載のメモリ。
【請求項１０】
少なくとも２つのフローティングゲート間に選択トランジスタを備えて、行に沿って配置された少なくとも２つのフローティングゲートと、前記少なくとも２つのフローティングゲートの反対側に在るソースとドレインとを個々に含む不揮発性メモリセルの行と列とからなるアレイにおいて、前記メモリセルの前記ソースとドレインとが列に沿って１つの方向に延在するドープされた多結晶シリコンラインにより相互に接続され、前記多結晶シリコンライン上で行に沿って延在するワードラインが前記選択トランジスタのゲートと接続されることを特徴とするアレイ。
【請求項１１】
前記選択トランジスタの前記ゲートが、フローティングゲートととも結合されて、前記選択トランジスタから電子を消去するようになすことを特徴とする請求項１０記載のアレイ。
【請求項１２】
前記メモリセル行が、誘電材で充填された前記行間のトレンチにより互いに電気的に絶縁されることを特徴とする請求項１０記載のアレイ。
【請求項１３】
少なくとも２つのフローティングゲート間に選択トランジスタを備えて、行に沿って配置された少なくとも２つのフローティングゲートと、前記行に沿って隣接セルと共有される、前記少なくとも２つのフローティングゲートの反対側に在るソース領域とドレイン領域とを個々に含む不揮発性メモリセルの行と列とからなる基板上に形成されるアレイにおいて、前記行間の誘電体により、前記行は列方向に前記基板に沿って互いに電気的に絶縁され、前記ソース領域とドレイン領域とは、前記両領域と接触するように前記列方向に配向された長さと、前記両領域間の絶縁誘電体とを有する導電ライン、並びに、ワードラインに沿って設けられた選択トランジスタゲートを備えた、セル行に沿って延在するワードラインとにより相互に接続されることを特徴とするアレイ。
【請求項１４】
前記メモリセル行が、誘電材で充填された前記行間のトレンチにより互いに電気的に絶縁され、前記基板の中へ入れられることを特徴とする請求項１３記載のアレイ。
【請求項１５】
前記ワードラインが、前記ソース領域とドレイン領域の相互接続ライン上に配置されることを特徴とする請求項１３記載のアレイ。
【請求項１６】
半導体基板上の不揮発性メモリセルアレイにおいて、
第２の方向に行間にスペースを設けて前記基板の両端にわたって第１の方向に延在する行と、前記第１の方向に列間にスペースを設けて前記基板の両端にわたって前記第２の方向に延在する列とで構成される２次元配列のフローティングゲートにおいて、前記第１および第２の方向が互いに直交し、フローティングゲート列を分離する第１の組のスペースが、前記第１の方向に前記基板の両端にわたって１つおきのスペースの列を含み、前記フローティングゲート列を分離する第２の組のスペースが、前記第１の方向に、かつ、前記第１の組のスペース間で前記基板の両端にわたって１つおきのスペースの残りの列を含むように構成されるフローティングゲートと、
前記行に沿って前記基板の両端にわたって前記第１の方向に隔置され、フローティングゲート列間の前記第１の組のスペースと一致するソース拡散部およびドレイン拡散部と、
フローティングゲート列間の前記第１の組のスペース内で前記第２の方向に前記基板の両端にわたって延在する長さを有する長く伸ばされた導電ビットラインであって、隣接行の前記複数の拡散部上に個々に延在し、該拡散部と電気的に接触する前記ビットラインと、
前記第２の方向に前記基板の両端にわたって延在する長さを持ち、フローティングゲート列をオーバーレイするために前記第１の方向に隔置される、長く伸ばされたステアリングゲートであって、前記第２の組のスペースが、隣接するステアリングゲート間に配置されるように構成されるステアリングゲートと、
前記第１の方向に前記基板の両端にわたって延在する長さを持ち、フローティングゲート行をオーバーレイするために前記第２の方向に隔置される、長く伸ばされた選択ゲートとを有し、前記選択ゲートは、前記第２の組のスペースの中へ延在し、前記第２の組のスペースに隣接して、フローティングゲートと容量結合することを特徴とする不揮発性メモリセルアレイ。
【請求項１７】
前記第１の方向に長く伸ばされ、前記第２の方向に隔置された誘電体ストリップにより、前記ソース拡散部とドレイン拡散部とを前記第２の方向に互いに電気絶縁を行い、フローティングゲートの行間に前記誘電体ストリップを配置するように成すことを特徴とする請求項１６記載のメモリセルアレイ。
【請求項１８】
前記誘電体ストリップが、前記第１の方向に長く伸ばされたトレンチであって、前記フローティングゲート行間に配置されるように前記第２の方向に隔置されたトレンチを前記基板内に含み、前記トレンチ内で誘電体が成膜されることを特徴とする請求項１７記載のメモリセルアレイ。
【請求項１９】
前記第１の導電ストリップが、ドープされた多結晶シリコンから形成されることを特徴とする請求項１６〜１９のいずれか記載のメモリ。
【請求項２０】
セル行に沿って配置されたゲート材からなる複数の平行な長く伸ばされたストリップから、フローティングゲート・メモリセルアレイを基板上に形成する方法において、
セグメント間に第１の組のスペースを用いて前記ストリップを所定の長さのセグメントに分離するステップと、
前記行に沿い、かつ、前記行間で互いに絶縁するように、前記第１の組のスペースを通して前記基板の領域内へイオン注入を行うステップと、
複数の行内の前記複数の基板領域と個々に電気的に接触する導電ラインを前記第１の組のスペース内に形成するステップと、
前記ストリップセグメントを第２の組のスペースを間に有するサブセグメントに分離するステップと、
前記サブセグメントと導電ラインとの上に前記行に沿って制御ゲートを形成するステップとを有し、前記制御ゲートが、該制御ゲート間にトンネル誘電体を設けて、前記サブセグメントのエッジに隣接する前記第２の組のスペースの中へ延在することを特徴とする方法。
【請求項２１】
前記ゲート材ストリップ間の前記基板内にトレンチを形成し、前記トレンチを誘電体材料で充填するステップをさらに有することを特徴とする請求項２０記載の方法。
【請求項２２】
前記導電ラインがドープされた多結晶シリコン材料から形成されることを特徴とする請求項２０または２１のいずれか記載の方法。
【請求項２３】
基板上に不揮発性メモリセルアレイを構成する方法において、
前記基板の両端にわたって第１の方向に長く伸ばされ、前記基板の両端にわたって第２の方向に隔置される複数のトレンチであって、前記第１および第２の方向が互いに直交するように前記基板内にトレンチを形成するステップと、
前記複数のトレンチを誘電材で充填するステップと、
前記第１の方向に延在し、前記第２の方向に隔置される長さを有するストリップの形で第１のゲート材層を形成して、前記誘電体材料で充填したトレンチ間に前記ストリップが位置するように成すステップと、
前記第２の方向に延在する長さを有し、前記第１の方向に隔置されるストリップの形で前記第１のゲート材層の上に第２のゲート材層を形成するステップと、
前記第１の方向に前記基板の両端にわたって１つおきのスペースを含む前記第２のゲート材層ストリップ間の第１の組のスペースを第１のマスクでカバーし、さらに、前記第１の方向に、かつ、前記第１の組のスペース間に、前記基板の両端にわたる残りの１つおきのスペースを含む前記第２のゲート材層ストリップ間の第２の組のスペースを照射状態に放置するステップと、
照射した第２の組のスペースを通して前記第１のゲート材層ストリップのエッチングを行うステップと、
前記照射した第２の組のスペースを通して前記基板の中へイオン注入を行い、それによってソース領域とドレイン領域とを前記基板内に形成するステップと、
その後、前記第２の方向に長く伸ばされ、導電ストリップの長さに沿って複数の前記ソース領域とドレイン領域とを個々に電気的に接触する導電ストリップを前記照射した第２の組のスペース内に形成するステップと、
前記第１の組のスペースを照射するために前記第１のマスクを除去するステップと、
前記照射した第１の組のスペースを通して前記第１のゲート材層ストリップをエッチングし、それによって前記第１の層ストリップのエッジを照射するステップと、
照射した第１の層ストリップのエッジ上にトンネル誘電体層を形成するステップと、
その後、前記第１および第２のゲート材層にわたって、前記第１の方向に延在する長さを有する制御ゲートを第３のゲート材層から形成し、前記導電ストリップが、前記第１の組のスペースの中へ延在して前記トンネル誘電体と接触し、それによって前記制御ゲートを消去ゲートとして使用するステップと、
を有することを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、フラッシュＥＥＰＲＯＭ（電気的に消去可能でプログラム可能なリードオンリーメモリ）システムに関し、さらに具体的には、２つのフローティングゲートを備えたフラッシュＥＥＰＲＯＭセルのメモリアレイと、このメモリアレイを用いるシステムとに関する。
【０００２】
【従来の技術】
今日使用されている商業的に成功した多くの不揮発性メモリ製品が存在し、特に、ソース拡散部とドレイン拡散部との間に“分割チャネル”を備えたセルからなるフラッシュＥＥＰＲＯＭアレイを用いる小型の形状カードの形でこれらの不揮発性メモリ製品は利用されている。セルのフローティングゲートがチャネルの一方の部分にわたって配置され、ワードライン（制御ゲートとも呼ばれる）がチャネルの他方の部分並びにフローティングゲートにわたって配置される。この構成により、２つの直列トランジスタを持つセルが効果的に形成される。一方のトランジスタ（メモリ・トランジスタ）は、チャネルの当該トランジスタ部の中を流れることが可能な電流量の制御を行う、フローティングゲートにかかる電荷量と、ワードラインの電圧とを組み合わせたものであり、もう一方のトランジスタ（選択トランジスタ）は、該トランジスタのゲートとして使用するワードラインのみを備えたものである。ワードラインはフローティングゲートの行にわたって延在する。このようなセルの例、メモリシステムにおけるこれらのセルの使用例、および、これらのセルの製造方法については、米国特許第５，０７０，０３２号、第５，０９５，３４４号、第５，３１５，５４１号、第５，３４３，０６３号、および、第５，６６１，０５３号、並びに、同時継続中の米国特許出願第０９／２３９，０７３号（１９９９年１月２７日出願）に記載がある。これらの特許および特許出願は上記参考文献として本願明細書に取り入れられている。
【０００３】
上記分割チャネル・フラッシュＥＥＰＲＯＭセルの改変例として、フローティングゲートとワードラインとの間に配置されるステアリングゲートが追加される。アレイの各ステアリングゲートはフローティングゲートの１つの列の上にワードラインに対して垂直に延在する。その結果、選択したセルの読出しまたはプログラミング時に２つの機能を同時に実行しなければならない状態からワードラインが緩和される。上記２つの機能として、（１）選択トランジスタのゲートとして使用する機能（したがって、選択トランジスタのオンとオフのための適当な電圧が必要となる）と、（２）ワードラインとフローティングゲート間の電磁界（容量）結合を通じて所望のレベルまでフローティングゲートの電圧を駆動する機能とが挙げられる。単一の電圧を用いて上記機能の双方を最適に実行することが困難であることが多い。ステアリングゲートを追加した場合、機能（１）の実行にはワードラインだけで十分であるが、上記追加されたステアリングゲートにより機能（２）の実行が可能となる。フラッシュＥＥＰＲＯＭアレイにおけるステアリングゲートの利用については、米国特許第５，３１３，４２１号、および、同時継続中の米国特許出願第０８／９１０，９４７号（１９９７年８月７日出願）に記載がある。これらの特許と特許出願は上記参考文献として本願明細書に取り入れられている。
【０００４】
上述の２つのタイプのメモリセルアレイのいずれかでは、基板からフローティングゲートへ電子の注入を行うことによりセルのフローティングゲートのプログラミングが行われる。チャネル領域での適切なドーピングと、ソース、ドレインおよび残りのゲートへの適当な電圧の印加とにより上記注入は行われる。いわゆる“ソース側”注入が望ましいが、これについては上述の米国特許第５，３１３，４２１号に記載がある。
【０００５】
フローティングゲートから電荷を取り除いてメモリセルを消去する２つの技法が２つのタイプの上述のメモリセルアレイの双方で使用される。一方の技法は、ソース、ドレインおよび別のゲートへ適当な電圧を印加することにより基板のレベルに合わせて消去を行う技法であり、これらのゲートに起因して、フローティングゲートと基板間の誘電体層の一部を電子が貫通するトンネリングが生じる。もう一方の消去技法は、フローティングゲートと別のゲートとの間に配置したトンネル誘電体層を貫通してフローティングゲートから別のゲートへ電子を転送する技法である。当該目的のために上述の第１のタイプのセルの中に第３の消去ゲートが設けられる。上述の第２のタイプのセルでは、該タイプがステアリングゲートの使用に起因して３つのゲートをすでに備えているため、第４のゲートを追加する必要なく、ワードラインのレベルに合わせてフローティングゲートの消去が行われる。この後者の技法では、ワードラインが実行する第２の機能が再び追加されるが、上記２つの機能は異なる時点で実行されるため、２つの機能に起因する妥協を行う必要は回避される。いずれの消去技法を利用する場合にも、多数のメモリセルを“パッ”と同時に消去するためにこのメモリセルは一緒のグループに分けられる。１つのアプローチでは、このグループに十分なメモリセルが含まれ、ディスクセクタに記憶されたユーザデータ量（５１２バイト＋若干のオーバヘッドデータ）を記憶することができる。別のアプローチでは、多くのディスクデータのセクタ値に等しい数千バイトのユーザデータを保持するのに十分なセルが各グループの中に含まれる。マルチブロック消去、欠陥管理およびその他のフラッシュＥＥＰＲＯＭシステムの特徴については、米国特許第５，２９７，１４８号に記載がある。この特許は上記参考文献として本願明細書に取り入れられている。
【０００６】
ほとんどすべての集積回路アプリケーションの場合と同様、フラッシュＥＥＰＲＯＭシステムにおいても、何らかの集積回路の機能の実行に必要なシリコン基板面積の縮小に対する圧力が存在する。所定サイズのメモリカードや別のタイプのパッケージの記憶容量を増加させるために、あるいは、容量の増加とサイズの縮小の双方を行うために、シリコン基板の所定面積に記憶できるデジタルデータ量の増加が望まれることが多い。データの記憶密度を上げる１つの方法として、メモリセル当たり１ビット以上のデータを記憶する方法がある。この方法は、フローティングゲート電荷レベルの電圧範囲のウィンドウを分画して３以上の状態にすることにより達成される。セル当り２ビットのデータを用いて４つの状態の記憶が可能となり、セル当たり３ビットのデータを用いて８つの状態の記憶が可能となる、等々。複数状態のフラッシュＥＥＰＲＯＭの構造と動作については、米国特許第５，０４３，９４０号と第５，１７２，３３８号とに記載がある。これらの特許は上記参考文献として本願明細書に取り入れられている。
【０００７】
メモリセルの物理的サイズおよび／またはアレイ全体の物理的サイズの縮小により、データ記録密度の増加を達成することが可能となる。より小さいパターン寸法の実現を可能にする処理技法が時と共に向上するにつれて、集積回路のサイズの縮小は一般にすべてのタイプの回路に対して実行される。しかし、この方法でどの程度まで所定の回路レイアウトの縮小が可能であるかについては通常限界がある。なぜなら、回路レイアウトをどの程度まで縮小できるかについて限界を設け、それによってレイアウト全体の縮小可能量を制限する少なくとも１つのパターン寸法が存在する場合が多いからである。これが存在すると、回路設計者の注意は、そのパターン寸法の実現に必要なシリコン面積の削減実行のための新しいレイアウトや異なるレイアウトあるいは回路構成アーキテクチャの方へ向けられる。上述のフラッシュＥＥＰＲＯＭ集積回路システムの縮小も同様の限界に達することになるかもしれない。
【０００８】
したがって、データ記憶密度をさらに上げるために、デュアルフローティングゲート・メモリセルを用いるフラッシュＥＥＰＲＯＭシステムが、各フローティングゲート上の複数の状態の格納と共に利用されている。このタイプのセルでは、２つのフローティングゲートが、ソース拡散部とドレイン拡散部間の上記タイプのセルのチャネル上の２つのフローティングゲート間に選択トランジスタを備えて設けられる。フローティングゲートの各列に沿ってステアリングゲートが設けられ、さらに、フローティングゲートの各行に沿ってワードラインが備えられる。読出しやプログラミングを行うために所定のフローティングゲートにアクセスを行う場合、どのような電荷レベルがこのフローティングゲート上に存在しても、関心対象のフローティングゲートを含むセルの一方のフローティングゲート上にあるステアリングゲートを十分に高くして、他方のフローティングゲートの下にあるチャネルのスイッチをオンにできるようにする。この振舞いにより、同じメモリセル内の関心対象のフローティングゲートの読出し時やプログラミング時にある要因となる他方のフローティングゲートの除去が実際に可能となる。例えば、セル内を流れる電流量はセル状態の読出しに利用可能ではあるが、この電流量は、関心対象のフローティングゲートの電荷量の関数であるが、同じセル内の他方のフローティングゲートの電荷量の関数ではない。このセルアレイ・アーキテクチャおよび動作技法については、米国特許第５，７１２，１８０号、および、同時継続中の米国特許出願第０８／９１０，９４７号（１９９７年８月７日出願）に記載がある。これらの特許と特許出願は上記参考文献として本願明細書に取り入れられている。
【０００９】
（発明の開示）
本発明には、高いデータ記憶密度と、処理技術の向上を利用するためにそのサイズを将来縮小する能力とを備えた不揮発性メモリセルアレイ・アーキテクチャが含まれ、上記アーキテクチャは標準的集積回路処理技法を用いて実際に構築可能である。端的にかつ一般的に言えば、浅いトレンチ絶縁（ＳＴＩ）技法に基づいて、近接して離間配置されたメモリセル行をトレンチを用いて相互に電気的に絶縁し、誘電体で充填された基板の中へ上記メモリセル行が入れられる。その場合、高い電圧（フラッシュＥＥＰＲＯＭアレイの範囲内の１２ボルトまたはそれ以上）を、１つの行内のプログラムメモリセルに印加しても隣接行のメモリセルの動作に外乱を与えることはない。通常、従来のアレイ内の行間に延在するソースおよびドレイン基板の拡散部が上記絶縁により遮られるため、これら絶縁されたソースとドレインのメモリセル拡散部は、基板面上に形成されるビットラインにより一体に接続され、列方向に延在する。１セル当たり１以上の電荷を保持する記憶エレメント（通常フローティングゲート）を備えたメモリセルアレイを用いて上記アーキテクチャの利用が可能となる。この構成により消去ゲートをアレイに設けることが可能となる。
【００１０】
また、本発明は、アレイを非常に小さなものにし、さらに将来アレイを縮小できる能力の保持も可能にする処理の改善方法を含むものでもある。端的にかつ一般的に言えば、浅いトレンチ絶縁を行間で行った後、ゲート材の第１の層を２工程でフローティングゲートに分離することにより、ソースとドレイン間の２つのフローティングゲートおよび２つのフローティングゲート間に選択トランジスタを個々に含むセルアレイが設けられる。１回の分離工程で、ソース注入とドレイン注入とが、第１の層を覆う第２のゲート材層のストリップのエッジとの整合による、注入領域内のゲート材の除去により定義され、上記第２のゲート材層のストリップによりステアリングゲートの形成が行われる。上記ゲート材の除去後、開口部を通る注入が行われた後、細長い導電ビットラインが、複数行の両端にわたって基板上に形成され、１つの列内の複数のソース拡散部とドレイン拡散部とが相互に接続される。後続する分離工程で、ステアリングゲートのエッジとの整合による第１のゲート材層の一部除去により、両側の個々のセルの選択トランジスタのチャネル領域が照射される。第１のゲート材層はこの時アレイのフローティングゲートに分離されている。フローティングゲート間の上記開口部の中へ延在するワードラインが次にゲート材の第３の層から形成される。この結果得られる選択トランジスタゲートは、好ましくは、トンネル誘電体の中を通って隣接フローティングゲートのエッジとも結合され、当該フローティングゲート用の消去ゲートとしても機能する意図を持つことが望ましい。
【００１１】
本発明の様々な態様の追加の特徴と利点とは実施形態の好適例についての以下の説明の中に含まれる。この説明は添付図面と関連して考慮することが望ましい。
【００１２】
【発明の実施の形態】
本発明の様々な局面を組み込んだメモリシステムの一例が図１のブロック図に一般的に示されている。多数の個々にアドレス可能なメモリセル１１が、行と列からなるピッチが等しいアレイに配置されている。但し、セルからなる別の物理的構成も可能であることは確かである。本願ではビットラインがセルアレイ１１の列に沿って延在するように指定され、該ビットラインはライン１５を介してビットラインデコーダ並びにドライバ回路１３と電気的に接続されている。本願ではワードラインがセルアレイ１１の行に沿って延在するように指定され、該ワードラインはライン１７を介してワードライン復号器並びにドライバ回路１９と電気的に接続されている。ステアリングゲートが、アレイ１１でメモリセルの列に沿って延在し、ライン２３を介してステアリングゲート復号器並びにドライバ回路２１と電気的に接続されている。復号器１３、１９、２１の各々は、メモリコントローラ２７からバス２５を介してメモリセルのアドレスを受け取る。復号器とドライバ回路も、それぞれの制御ラインと状態信号ライン２９、３１、３３とを介してコントローラ２７と接続されている。ステアリングゲートとビットラインとに印加される電圧は復号器回路とドライバ回路１３と２１とを互いに接続するバス２２を介して調整される。
【００１３】
コントローラ２７はライン３５を介してホスト装置（図示せず）と接続可能である。ホストとしては、パーソナル・コンピュータ、ノート型コンピュータ、デジタル・カメラ、オーディオ・プレーヤ、その他の様々な携帯型電子機器などを挙げることができる。図１のメモリシステムは、ＰＣＭＣＩＡ、コンパクトフラッシュＴＭ協会、ＭＭＣＴＭ協会、セキュリティデジタル（ＳＤ）カード協会、その他の規格などのいくつかの現行の物理的および電気的規格のうちの１つに準拠して一般にカードの中に実装されている。カードフォーマットの場合には、ライン３５は、ホスト装置の相補形コネクタとインタフェースするカードのコネクタで終端する。多くのカードの電気的インタフェースはＡＴＡ規格に準拠し、このメモリシステムがあたかも磁気ディスク装置であるかのようにホストには思われる。別のメモリカード用インタフェース規格も存在する。カードフォーマットとは別に、図１に示すタイプのメモリシステムがホスト装置に組み込まれている。
【００１４】
バス２５を介してアドレスを指定する場合、それぞれの制御ラインおよび状態ライン２９、３１、３３の制御信号に従って、復号器とドライバ回路１３、１９、２１によりアレイ１１の上記回路のそれぞれのラインに適当な電圧が生成され、プログラミング機能、読出し機能および消去機能が実行される。同じ制御処理ラインと状態ライン２９、３１、３３とを介して、アレイ１１が電圧レベルおよびその他のアレイパラメータを含む任意の状態信号をコントローラ２７へ出力する。回路１３内の複数のセンス・アンプが、アレイ１１内のアドレス指定されたメモリセルの状態を示す電流レベルまたは電圧レベルを受け取り、読出し動作中、ライン４１を介して当該状態に関する情報をコントローラ２７へ出力する。通常多数のセンス・アンプを用いて、多数のメモリセル状態の同時読出しが図られる。読出し処理およびプログラム処理中、回路１９を介して一般に１行のセルを同時にアドレス指定して、回路１３と２１が選択したアドレス指定された行内の複数のセルへのアクセスが図られる。消去処理中、多くの行内の各行のすべてのセルは、同時消去を行うために、一般に１つのブロックとしてまとめてアドレス指定される。
【００１５】
メモリセルアレイ１１の２つの具体的な実施形態として、個々のメモリセルが２つのフローティングゲートと選択トランジスタとを含む第１の実施形態（図２〜図８）と、メモリセルが個々に単一のフローティングゲートを含み、選択トランジスタを含まない第２の実施形態（図１３）とが図に示されている。残りの図９〜図１２は図２〜図８の実施形態を製造する処理工程を示す。全体を示す図３と図１３には基板とメモリセルアレイのドープされたポリシリコン要素が示されているが、それらの間に存在する誘電体層の細部はほとんど含まれていない。これにより図は単純になるが、適当な酸化物層（成長と成膜の双方が行われた酸化物層）と、成膜したシリコン窒化物層と、共用されるその他の誘電体とが、ポリシリコン要素自体の間に、および、ポリシリコン要素と基板との間に含まれることを理解されたい。特に、図４〜図６にはこのような誘電体層が含まれ、図９〜図１２の製造プロセスの断面図にもこのような誘電体層が含まれる。
【００１６】
デュアルフローティングゲート・メモリセルアレイの実施形態
第１のアレイの実施形態が図２〜図６に示されている。これらの図にはアレイの反復構造の小さな一部分が含まれている。通常のシリコン半導体基板４５には平坦な頂面４７が含まれる。２次元パターンの行列の形でフローティングゲートが設けられ、各フローティングゲートは基板面４７により支持され、好適なゲート誘電体が上記フローティングゲート間に設けられる。１つの行にはフローティングゲート５５〜６０が含まれ、フローティングゲート６１〜６６が隣接行に在る。フローティングゲート５５、６１、６９、７０は同一列内にあり、隣接列にはフローティングゲート５６、６２、６７、６８が含まれている。本願明細書にきまりを設けるために、第１の“ｘ”方向と第２の“ｙ”方向とを持つ直角座標が設定され、上記第１および第２の方向は互いにほぼ直交している。上記フローティングゲートは、ゲート材、好ましくはドープされた多結晶シリコン（“ポリシリコン”）からなる第１の層から形成される。このゲート材は、図９〜図１２と関連して以下説明する方法で、表面全体にわたって成膜され、次いでマスクを通すエッチングにより個々のフローティングゲートの中へ分離される。
【００１７】
セル行の間で高い電気的絶縁を行うために、トレンチ７２、７３、７４のような誘電体材料で充填したトレンチが行間に配置される。以下さらに説明するように、処理の初期段階で、基板４５の表面４７内で平行なトレンチのエッチングが行われる。次いで、酸化物などの誘電体がトレンチ内に成膜される。このタイプの絶縁は“浅いトレンチ絶縁”すなわち“ＳＴＩ”として知られているものである。この絶縁により、例えば、周知の局所酸化法“ＬＯＣＯＳ”による場合のようなメモリアレイ行間に通常形成される電界酸化物ストリップが置き換えられる。アレイのデータ密度を上げるために行間に非常に近接して一緒にスペースをあけたいという要望と、メモリの動作中メモリセルエレメントに相対的に高い電圧を印加する必要性とが結合して、より良好な絶縁を提供する必要なＳＴＩが生みだされる。さらに、成長させた電界酸化物障壁のエッジで遭遇する問題は、いわゆる“鳥の嘴”（ｂｉｒｄ’ｓ ｂｅａｋ） を持つ誘電体材料で充填したトレンチの場合には存在しない。
【００１８】
ソース拡散部とドレイン拡散部とは行に沿うメモリセル間で共有されるが、列に沿う行間には延在しない。行間の絶縁トレンチに起因して、従来の形のようなメモリアレイの場合に行われるような、メモリセル列に沿って細長い拡散部が延在してビットラインが形成されるようなことはない。例えば、隣接拡散部１０１、１０２、１０３の各々は、単一行に沿って一体に機能する２つのフローティングゲートと、１つのメモリセルのゲート５６と５７および隣接メモリセルのゲート５８と５９をそれぞれ有する。図６に最もよく示されているように、メモリセルのソース拡散部とドレイン拡散部とが行間でｙ方向に延在することはない。１つの列の拡散部１０１、１０４、１０５、１０６は、それぞれの誘電体材料で充填したトレンチ７２、７３、７４により隔離される。しかし、各列内の拡散部は基板４５の表面４７上の導電ラインにより一体に接続される。例えば、１つの列の拡散部１０１、１０４、１０５、１０６は、好ましくはドープされたポリシリコンからつくられた導電ビットライン４９と各々電気的に接続される。隣接する平行な導電ビットライン５１と５３はこれらビットラインのそれぞれの列内の拡散部の各々とも同様に接触する。
【００１９】
ビットラインとして従来のアレイで使用される細長い拡散部の導電率よりもずっと高いレベルの導電率を導電ライン４９、５１、５３に持たせるようにすることができる。これを行うことにより、上記ビットラインと、上記ビットラインを結びつける金属配線（図示せず）との間の接点をビットラインとして細長い拡散部を使用する場合よりもさらに離間してビットラインの長さに沿って配置することが可能となる。さらに、個々の拡散部のイオン濃度、幅およびその他の特徴を特別につくる必要なく、これらのメモリセルの動作のためにこれらの特徴を最適化し、その結果、これらのメモリセルは導電ビットラインとしても十分に機能するようになる。以下さらに説明するように、これらの導電ビットラインは、好ましくは、表面全体にわたって成膜され、次いで、別個の離間して配置された導体が残されるように除去される、ドープされた多結晶シリコンの別の層から形成される。絶縁誘電体領域７２〜７４などの両端にわたる複数のソース／ドレイン領域１０４〜１０６などとの、列のビットライン４９のうちの１つの接続部が図７の等角投影図に示されている。メモリアレイのソース／ドレイン領域の各々は好ましくはこのようにビットラインと接続されることが望ましい。個々のビットラインはその長さに沿って区分してもよい。１つの列内の各メモリセルのソース／ドレイン領域は、好ましくは、１本の共通ビットラインまたは一連の２以上のビットラインセグメントと接続されることが望ましい。
【００２０】
ビットラインデコーダとドライバ回路１３（図１）とは、ライン１５と金属性の相互接続部（図示せず）とを介して、図２と図３のライン４９、５１、５３を含むアレイのビットライン導体のすべてと接続される。したがって、個々のメモリセル列のソースとドレインとは適当なプログラミング電圧と接続され、バス２５を介して与えられるアドレスと、ライン１９を介する制御信号とに基づいて、読出しまたはプログラミングのいずれかが行われる。
【００２１】
ステアリングゲート８１〜８６はｙ方向に長く伸ばされ、ｘ方向に隔置されてフローティングゲートの異なる列上に個々にオーバーレイされる。ゲート材からなる第２の層をエッチングすることによりステアリングゲートは形成されるが、上記ゲート材も、好ましくは、ドープされたポリシリコンである、第１のポリシリコン層上のアレイ全体の両端にわたり成膜され、上記２つの層間に適当なポリ間誘電体層が設けられることが望ましい。ステアリングゲートデコーダとドライバ回路２１（図１）とはライン２３を介してすべてのステアリングゲートと接続し、バス２５で与えられるアドレスと、ライン３３内の制御信号と、ドライバとセンス・アンプ１３からのデータとに基づいてその電圧を個々に制御することができる。
【００２２】
ワードライン９１〜９４はｘ方向に長く伸ばされ、ステアリングゲート上に延在し、フローティングゲートの行と整合して各ワードラインを配置するためにｙ方向に上記ワードライン間にスペースが設けられる。ドープされたポリシリコンの第３のゲート材層をエッチングすることにより、第２のポリシリコン層にわたって最初に形成されるポリ間誘電体上の表面全体にわたってワードラインが形成される。ワードラインの各々は、その長さに沿って周期的に離間して配置されるゲートエレメント（その行の各セルにつき１つのエレメント）を有する。一例として、ゲートエレメント９７があり、このエレメントは下方の基板面４７の方へ延在し、拡散部１０１と１０２との間に形成されるメモリセルの選択トランジスタのゲートとして機能する。これらのワードラインにより、書込みや読出しのためのその行内のすべてのメモリセルの選択が可能となる。選択ゲート復号器とドライバ回路１９（図１）とは、セルアレイの１つの行を個々に選択するために各ワードラインと接続される。次いで、選択された行内の個々のセルは、ビットラインおよびステアリングゲートのデコーダとドライバ回路１３と２１とにより読出しまたは書込みが可能になる。
【００２３】
メモリアレイのフローティングゲートは、アレイの設計方法に依拠して、基板４５または消去ゲートのいずれかのレベルに合わせて消去可能である。上述した本実施形態のワードラインゲートはこのような消去ゲートとして使用することも可能である。例えば、ゲート９７のフローティングゲート５６と５７の対向するエッジとゲート９７とが適当に電磁界結合されれば、ゲート９７はそのメモリセルの消去を行うことができる。
【００２４】
３組のゲートの各々がポリシリコン層からつくられているため、このタイプのメモリアレイを“３ポリ（ｔｒｉｐｌｙ ｐｏｌｙ）”と呼ぶことが予想されるが、このメモリアレイは“４ポリ”構造と呼ぶ方がより正確であるかもしれない。なぜなら、これらの導電ビットラインは、好ましくは、１つの追加ポリシリコン層からつくる方が望ましいからである。或いは、上述した１以上の４つのポリシリコン層の代わりに別の好適な導電材の使用も可能である。例えば、ワードラインと選択ゲートの材料である第３のゲート材層は、その導電率を上げるために、ポリシリコンの最上部にタングステンなどの導電性屈折金属シリサイドを含むポリシリコンであるポリサイド材であってもよい。
【００２５】
図２〜図４には金属導体層は示されていない。通常ポリシリコン要素は金属の導電率よりも大幅に導電率が低いため、金属導体は別個の層に含まれ、ポリシリコン要素との接続部がその長さに沿って周期的に設けられる。２つの隣接セルに振り分けるステアリングゲートの隣接ペアを単一の金属導体と一体に接続して金属導体の数を削減を図ることができる。例えば、ステアリングゲート８３と８４とが結合可能であるように、ステアリングゲート８１と８２との結合が可能となる。各対のステアリングゲートは隣接メモリセルに属するものであるため、メモリの動作システムにより各対のステアリングゲートに電圧がかけられるが、この各対のステアリングゲートは、隣接メモリセルのうちのアドレス指定されたメモリセルに対する所望の動作の実行に必要な電圧である。所望の動作の実行に必要な電圧は当該セルのその他のエレメントには印加されないので、メモリセルの隣接対のもう一方のセルが影響を受けることはない。そうでない場合、金属配線の数とポリシリコン要素の数との間に１対１の対応が存在する。
【００２６】
図２と図３のメモリアレイの追加の細部が図４〜図６の横断面図に示されている。図４に示す単一メモリセルには２つのフローティングゲート５６と５７とが含まれ、これら２つのフローティングゲート５６と５７は、それぞれのソース拡散部とドレイン拡散部１０１と１０２のわずかに上を延在するように配置され、ゲート誘電体層１１１を介して基板面４７と結合される。ワードラインゲート９７は、セルの中央、フローティングゲート間に配置され、ゲート誘電体層１１３を介して基板面４７と結合される。拡散部１０１と１０２間の基板４５内のチャネルには直列の３つのトランジスタと、２つのＬ１フローティングゲートトランジスタと、１つのＬ２選択トランジスタとが含まれる。このメモリセルの電気的に等価な回路が図８に示されている。その場合、対応するエレメントは同じ参照番号により特定されているが、プライム記号（‘）が付けられている。
【００２７】
ワードラインゲートのレベルに合わせてメモリセルのフローティングゲートを消去する場合、薄いトンネル誘電体層１１５が、図４のセル内のフローティングゲート５６と５７のエッジとゲート９７間に配置される。それが図８の等価回路の破線により示されているものである。しかし、基板のレベルに合わせてメモリセルを消去する場合、誘電体層１１５はずっと厚くつくられ、フローティングゲートとワードラインゲート間の結合部の最小化が図られる。特に、ステアリングゲート８２と８３とは相対的に厚いスペーサ１１７によってワードラインゲート９７から隔離される。同様に、ビットライン４９と５１も相対的に厚いスペーサ１１９によって隣接するフローティングゲートとステアリングゲートとから隔離され、上記ビットラインとゲート間の任意の結合部の最小化が図られる。垂直方向に、フローティングゲートとステアリングゲート間に配置されるポリ間誘電体層１２１は、所望レベルの２つのゲート間で結合できるほど薄く設けられる。相対的に厚い誘電体層１２３によりステアリングゲートとワードラインとの分離が行われるが、その場合、高い絶縁でかつ結合が存在しないことが通常望ましい。同様に、ワードライン９１からビットラインを導くことを意図して、ビットライン４９と５１とは誘電体層１２５によりワードライン９１から隔離される。
【００２８】
図２〜図８に示すアレイ構造の形成方法が図９〜図１２の連続的横断面図により示される。これらは集積回路ダイのメモリアレイ部分を示す図である。復号器、電圧供給回路などのようなアレイ周辺の別の回路部分は図示されていない。アレイ回路と周辺回路の形成のためにはできるだけ同数の処理工程の実行が望ましいものの、様々な組の処理工程で各回路が形成されている間、もう一方の回路はその回路を保護するために一時的にマスクされる。
【００２９】
最初に図９Ａと図９Ｂを参照すると、最初の番号の処理工程が行われた後のアレイ構造の状態が構造を貫通する直断面図で示されている。第１の工程は、誘電体材料で充填したトレンチ７２、７３などを基板面４７に形成する工程である。トレンチをｘ方向に延在しｙ方向に隔置して画定するために、トレンチのパターンのマスク（図示せず）が基板面４７に配置される。処理技術の限度内で可能な限り狭くなるように、最小限のライン幅でトレンチおよびトレンチ間のスペースをｙ方向に形成することが可能である。最新の技術による最小限のライン幅の一例として、例えば、０．２１ミクロン幅などがある。次いで、所望の絶縁レベルを提供できるほど十分な深さまで当該マスクを通してトレンチのエッチングが行われる。４０００オングストロームがその一例である。次いで、マスクが除去され、８０００オングストロームの厚さの酸化物などの厚い誘電体層がアレイ全体にわたって化学蒸着（ＣＶＤ）法により成膜され、エッチングが行われたトレンチの中へ入れられる。次いで、ウェーハ表面の誘電体が除去される。トレンチ内に誘電体を残すためには化学的機械的研磨（ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ−ｐｏｌｉｓｈｉｎｇ）処理（ＣＭＰ）を行うことが望ましい。この結果が図９Ａと図９Ｂとに示されている。
【００３０】
次の一連の工程では、基板面４７の両端にわたってストリップ１３１、１３３、１３５などの形で第１のドープされたポリシリコン層が形成され、このポリシリコン層の間にゲート誘電体層１１１が設けられる。これらのストリップは、その長さがｘ方向に延在し、誘電体材料で充填したトレンチ間に存在するようにｙ方向に配置されて、配向される。ゲート誘電体層１１１は、好ましくは、酸化物であることが望ましく、例えば、当初、アレイ基板面４７のすべてにわたって約１００〜３００オングストロームの範囲内の厚さまでこの酸化物の成長が行われる。次いで、例えば、ポリシリコンの第１の層（ストリップ１３１、１３３、１３５など）がアレイ表面全体にわたって約８００オングストロームの厚さまで層１１１上に成膜される。この第１のポリシリコン層はその後３つの別個のエッチング工程により個々のフローティングゲートに分離される。
【００３１】
しかし、第１のエッチング工程に先行して、ポリシリコン上に厚い誘電体層を成膜し、次いで、マスク（図示せず）を通して該誘電体層のエッチングを行って、ｘ方向に延在する長さを持ち、さらに、ｙ方向に可能な限り近接して上記誘電体層を配置するストリップ１４１を形成し、ストリップ１４１が誘電体で充填した基板トレンチ７２、７３、７４などの間で基板領域と一致するようにする。この層は、好ましくは、約２０００オングストロームの厚さを持つシリコン窒化物材料（Ｓｉ３ Ｎ４ ）であることが望ましい。ストリップ１４１は、第１のポリシリコン層の第１のエッチング工程に使用するマスクを提供するものである。しかし、ポリシリコンのエッチングを行う前に、誘電体ストリップのエッジに沿ってスペーサ１４３を形成することにより、マスクの開口部は処理用の最小限のライン幅以下に狭められる。ストリップ１４１の形成後、アレイ全体にわたって厚い誘電体層を成膜し、次いで、この層を除去する異方性エッチングを行って誘電体ストリップ１４１の最上部からこの層を取り除くという公知の処理によりスペーサ１４３が形成される。この層の例では、層の厚さが約５００オングストロームであり、その材料もやはりシリコン窒化物である。上記処理により、ストリップ１４１の厚さと関連する幅を持つスペーサ１４３が後に残され、その結果、最小の処理用ライン幅よりも狭い制御された幅を持つアパーチャが上記ストリップ間に設けられる。次いで、ストリップ１４１とスペーサ１４３とにより形成されたマスクを通して、第１のポリシリコン層とゲート酸化物層１１１とのエッチングが行われ、その結果、図９Ａと図９Ｂに示すような、第１のポリシリコン層ストリップ１３１、１３３、１３５などを持つ中間構造が得られる。次いで、次の一連の工程を続行する前に、ストリップ１４１とスペーサ１４３のこのポリシリコン・エッチング用マスクが除去される（図示せず）。
【００３２】
以下説明する第１のポリシリコン層の後続するエッチング工程は、このアレイの他のエレメントと自己整合を行う工程であるが、ポリシリコンストリップ１３１、１３３、１３５などは、基板誘電体材料で充填したトレンチ７２、７３、７４などとｙ方向には自己整合されないことを付記しておく。誘電体ストリップ１４１を形成するマスクは、リソグラフィを用いてすでに形成されている基板トレンチと整合される。しかし、この整合は決定的に重要なことではない。なぜなら、ｙ方向のポリシリコンストリップ１３１、１３３、１３５（図９Ｂを参照）などによるトレンチのオーバーラップにより、当該マスクの何らかの位置ずれが逆効果を伴わずに許容されるからである。
【００３３】
次に、図１０Ａ、１０Ｂ、１０Ｃに示されているように、一連の工程により、第２のポリシリコン層および関連する誘電体層からステアリングゲート８１〜８４などが形成される。最初に、ポリ間誘電体層１２１が、第１のポリシリコン層ストリップ１３１、１３３、１３５などの照射頂面に形成される。ある特定例では、照射されたポリシリコン表面上に約５０オングストロームの厚さまで酸化物を成長させ、次いで、上記表面の状態に従って、約１６０オングストロームの厚さまでシリコン窒化物の層の成膜を上記層上に行い、最終的には、照射されるシリコン窒化物表面の酸化が行われる。この結果、酸化物−窒化物−酸化物（ＯＮＯ）誘電体層が形成される。
【００３４】
次に、ポリシリコンの第２の層が約１０００オングストロームの厚さまでアレイ領域にわたって成膜される。次いで、誘電体層１５１が第２のポリシリコン層の両端にわたって形成される。この一例として、ＬＰＴＥＯＳ処理により形成される５００オングストロームの厚さの層がある。次いで、別の誘電体層１５３がさらに誘電体層１５１上に形成される。例えば、このさらなる層は１０００オングストロームの厚さのシリコン窒化物層となる。次いで、第２のポリシリコン層およびその３つの関連づけられた誘電体層を含む構造のエッチングがマスク（図示せず）を通して一緒に行われ、ストリップの中へ入れられる。このストリップはｙ方向に延在する長さを持ち、処理によって許容される程度の狭さにすることも可能な、上記ストリップ間の幅とスペースとがｘ方向に設けられる。上記構造のこの中間状態は、図１０Ａ、１０Ｂ、１０Ｃに示されている状態である。誘電体ストリップ１５１と１５３とは完成したアレイのほぼ所定位置にある。
【００３５】
次の一連の処理工程が図１１により示されている。フォトレジストなどの適当な材料の一時マスクが形成され、このマスクによりステアリングゲート間の１つおきのスペースがカバーされる。当該マスクの１つのエレメント１５５がｙ方向に長く伸びて図１１に示されているが、他の同様のエレメントは、ｘ方向にステアリングゲートの中心間の距離の２倍に等しい距離だけｘ方向に隔置される。次いで、ストリップ１５５を含む、マスクがカバーしていないステアリングゲート間に残っている１つおきのスペースを介して、下の基板面４７まで、第１のポリシリコンストリップ１３１、１３３、１３５（図１０Ａ、１０Ｂおよび１０Ｃ）並びに基底を成すゲート酸化物層１１１のエッチングが行われ、このゲート酸化物層は除去され、後に、第１のポリシリコンストリップのセグメント１６３が残る。これは第１のポリシリコン層の２回目のエッチングであり、第１のポリシリコン層をｘ方向に分離する１回目のエッチングである。各ステアリングゲートの１つのエッジが、開口部の配置と、形成に使用されることを付記しておく。この工程で上記開口部を通って第１のポリシリコン層のエッチングが行われ、ステアリングゲートの１つのエッジと、上記の結果生じるフローティングゲートの各々との間で自己整合が行われる。
【００３６】
次に、砒素イオンなどのイオンビーム１５９がアレイ領域に対して向けられ、基板面４７にイオン注入部１６１が形成される。イオンビームは表面４７上の構造により、また、基板トレンチ７２、７３、７４などの中の誘電体によりブロックされる。この結果、２次元パターンの離散したイオン注入領域が生じ、この領域は（図１１に示すように）ｘ方向に基板の両端にわたって周期的に反復し、誘電体で充填した基板トレンチによりｙ方向に分離される。
【００３７】
ソース／ドレインの注入後、ストリップ１５５を含むフォトレジストマスクが除去される。次いで、図１２に示すように、照射された開口部の横壁にスペーサ１１７と１１９とが形成される。例えば、異方性エッチングを行うシリコン窒化物からなる３００オングストロームの厚さの層からこれらのスペーサの形成が可能である。スペーサ１１７により、ソース／ドレイン領域の中間に位置する開口部のｘ方向の幅が狭められる。この開口部を通してストリップ１６３（図１１）のような第１のポリシリコンストリップのエッチングが後で行われ、さらに、上記後で形成された消去ゲートはこの開口部により隣接ステアリングゲートから絶縁される。
【００３８】
しかし、当該エッチング工程の前に、上述した本実施形態では、一例として、ポリシリコン層がセルアレイ上にわたって約３０００オングストロームの厚さまで成膜される。次いで、この構造上のポリシリコンがエッチングまたはＣＭＰにより除去され、その後に図１２に示すものが残される。この中には、平行なポリシリコンストリップ４９と５１を含む所望の細長いビットラインが含まれる。また、上記除去の結果として、ストリップ１５７を含む一時ストリップが得られ、スペーサ１１７によりこのストリップに境界を設けて、ｘ方向にビットライン間の中途のトレンチ内に形成される。スペーサ１１９は、隣接するフローティングゲートとステアリングゲートとからビットライン４９と５１を絶縁する。
【００３９】
好ましくは、ポリシリコンを（原位置で）成膜するとき、または、ドープされなかったポリシリコンの成膜後、注入によりポリシリコンを成膜するときのいずれかの場合、ビットラインを形成するポリシリコン層を１１５から１０１５までの砒素または蛍光体イオン濃度までドープすることが望ましい。この結果得られるビットライン４９と５１とは、１つの列内のソース領域とドレイン領域１６１のビットラインと個々に電気接触を行う。より高い導電率を持つ金属上のビットラインストリップについてはポリシリコンの方が望ましい。なぜなら、最も好適な金属でも後続する処理工程で通常使用される高温に耐えることができないからである。
【００４０】
次の工程はアレイ全体にわたって誘電体層１２５（図１３）を成膜する工程である。ＬＰＴＥＯＳ処理により成膜される約１５００オングストロームの厚さの層の方が望ましい。次いで、フォトレジスト材のうちの１つなどのマスク１５４が、ビットライン間に配置されるポリシリコンストリップ１５７上に開口部を持つアレイ上に形成される。これらの開口部はｙ方向に長く伸び、ｘ方向に隔置される。これらの開口部を通して照射された誘電体層１２５の領域が最初に除去される。その後、同じマスク開口部の中を通って行われるエッチングによりポリシリコン・プラグ１５７が除去される。このポリシリコンのエッチングに耐えられるように、エッチング液と、スペーサ１１７と誘電体層１５３の材料とが選択される。ストリップ５６のような、スペーサ１１７間で照射される第１のポリシリコン層ストリップ部分を除去するためにエッチングが継続される。これは、第１のポリシリコン層の第３および最終エッチング工程であり、この最終エッチング工程によりストリップ１６３（図１２）のようなストリップは、フローティングゲート５６と５７（図１３）のような個々のフローティングゲートに分離される。スペーサ１１７が第２のポリシリコン・ステアリングゲートのエッジに沿って形成されるため、このフローティングゲートのエッチングは当該ステアリングゲートのエッジに対して自己整合される。したがって、第１のポリシリコン層の第２と第３のエッチング工程のそれぞれの整合を行うために、ステアリングゲートの両方のエッジが使用される。
【００４１】
ｘ方向にビットラインの中間に位置するように形成される選択トランジスタのしきい値レベルの調整を行うことが望ましい場合が多い。したがって、スペーサ１１７間に選択トランジスタのゲートを形成する前に、注入１６０工程を実行することも可能である。次いで、フォトレジストマスク１５４の除去が行われる。
【００４２】
図１４を参照すると、１つの例で、酸化物の成長と成膜との組み合わせにより、約２５０オングストロームの厚さを持つ基板面４７上にゲート酸化物層１１３が形成される。この工程を行った結果、１つの層が構造全体にわたって形成されるが、関心の対象である、ゲート酸化物１１３および形成されるトンネル誘電体の結果生じる形成層１１５しか図示されていない。別個の連続的工程で層１１３と１１５とを形成することも可能であるかもしれない。
【００４３】
次いで、例えば、図１４に示すアレイ構造にわたってゲートポリシリコンの第３の層（第４および最後のポリシリコン層全体）を約１０００オングストロームの厚さまで成膜する。パターンを形成し、エッチングが行われると、上記ゲートポリシリコンの第３の層により図２〜図４に示すワードライン９１〜９４などが与えられる。ワードラインに対して、したがって、ワードラインの一部である選択トランジスタゲート（ゲート９７など）に対して印加される電圧によって、アレイの読出しおよび書込み中、電流がそれぞれのメモリセルのチャネルの中を伝導できるかどうかの制御が行われる。ワードラインに沿うメモリセルの行のフローティングゲートは、これらのゲート間に配置される関連づけられたトンネル誘電体層を通して選択トランジスタゲートのレベルに合わせて消去される。
【００４４】
上述の種々のポリシリコン層は既存の技法に従ってドープしてもよい。そのような１つの技法として、成膜を行うとき、原位置でポリシリコンのドーピングを行う方法がある。別の方法として、ドープされなかったポリシリコンを最初に成膜し、次いで、イオン注入により該ポリシリコンのドーピングを行う方法がある。
【００４５】
図２〜図１４と関連して、ソース拡散部とドレイン拡散部の個々の対の間に１メモリセルにつき２つのフローティングゲートを設ける実施形態を示し、この実施形態について説明してきた。上記とは別に、単一の選択トランジスタを持つ個々のメモリセル内に３つまたはそれ以上のフローティングゲートを設けることも可能である。
【００４６】
単一のフローティングゲート・メモリセルアレイの実施形態
図１５を参照して、個々のセルがそのソース領域とドレイン領域の間に唯一のフローティングゲートを備えるメモリセルアレイについて簡単に説明する。前述したデュアルフローティングゲートの実施形態の場合のように、半導体基板２００の表面２０１の両端にわたってｘ方向に延在する誘電体材料で充填したトレンチ２０３、２０４、２０５などによりセル行の分離が行われる。ソース領域とドレイン領域２０７〜２１０などはフローティングゲート２１３〜２１７などを含む１つの行の中にある。フローティングゲートの完全なエッチングが第１のポリシリコン層から行われた後、ｙ方向に延在するビットライン２２１〜２２４が第２のポリシリコン層から形成される。その後、ｘ方向に延在するワードライン２３１〜２３４などが第３のポリシリコン層から形成される。最後に、ｙ方向に延在する消去ライン２４１〜２４５などが第４のポリシリコン層から形成される。これらの消去ラインは、行のフローティングゲート間のスペースの中へ延在するゲート２５１のような消去ゲートを備え、フローティングゲートの消去を目的とするものである。或いは、これらの消去ラインをその長さを該ラインのｘ方向に延在し、ワードライン間でｙ方向に配置して、上記消去ラインの配向を行うことも可能である。
【００４７】
上述のメモリセルの実施形態には、記憶エレメントとしてフローティングゲートが含まれる。しかし、別のタイプの不揮発性電子エレメントやフィールド記憶エレメントの代用が可能であり、上述の構成上の特徴および処理上の特徴がこのようなメモリアレイにも適用されることを認識されたい。特に、本発明が添付の請求項の最大の範囲内の保護を受ける権利を与えられたものであることを理解されたい。
【図面の簡単な説明】
【図１】
本発明を利用するフラッシュＥＥＰＲＯＭシステムをブロック図の形で示す。
【図２】
本発明が組み込まれたセルメモリアレイ当りのデュアルフローティングゲートの例示的平面図である。
【図３】
図２のメモリセルアレイの等角投影図である。
【図４】
図２と図３のメモリセルアレイを断面Ｉ−Ｉで切り取ったメモリセルアレイの断面図である。
【図５】
図２〜図４のメモリセルアレイを断面ＩＩ−ＩＩで切り取ったメモリセルアレイの断面図である。
【図６】
図２〜図４のメモリセルアレイを断面ＩＩＩ−ＩＩＩで切り取ったメモリセルアレイの断面図である。
【図７】
図２〜図６のメモリセルアレイの或るエレメントの等角投影図であり、他のエレメントは図から省かれている。
【図８】
図２〜図６のメモリセルアレイの等価電子電気回路である。
【図９Ａ】
メモリセルアレイを断面Ｉ−Ｉで切り取った、複数の処理工程完了後の、部分的に組み立てられた図２〜図６のメモリセルの実施形態の断面図である。
【図９Ｂ】
メモリセルアレイを断面ＩＩ−ＩＩで切り取った、複数の処理工程完了後の、部分的に組み立てられた図２〜図６のメモリセルの実施形態の断面図である。
【図１０Ａ】
メモリセルアレイを断面Ｉ−Ｉで切り取った、さらに複数の処理工程完了後の、部分的に組み立てられた図２〜図６のメモリセルの実施形態の断面図である。
【図１０Ｂ】
メモリセルアレイを断面ＩＩ−ＩＩで切り取った、さらに複数の処理工程完了後の、部分的に組み立てられた図２〜図６のメモリセルの実施形態の断面図である。
【図１０Ｃ】
メモリセルアレイを断面ＩＩＩ−ＩＩＩで切り取った、さらに複数の処理工程完了後の、部分的に組み立てられた図２〜図６のメモリセルの実施形態の断面図である。
【図１１】
メモリセルアレイを断面Ｉ−Ｉで切り取った、部分的に組み立てられた図２〜図６のメモリセルの実施形態の断面図であり、構造に対するさらなる処理工程の効果を示す図である。
【図１２】
メモリセルアレイを断面Ｉ−Ｉで切り取った、部分的に組み立てられた図２〜図６のメモリセルの実施形態の断面図であり、構造に対するさらなる処理工程の効果を示す図である。
【図１３】
メモリセルアレイを断面Ｉ−Ｉで切り取った、部分的に組み立てられた図２〜図６のメモリセルの実施形態の断面図であり、構造に対するさらなる処理工程の効果を示す図である。
【図１４】
メモリセルアレイを断面Ｉ−Ｉで切り取った、部分的に組み立てられた図２〜図６のメモリセルの実施形態の断面図であり、構造に対するさらなる処理工程の効果を示す図である。
【図１５】
本発明を組み込んだセルメモリアレイ当りの単一のフローティングゲートの等角投影図である。
【図１】
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【図８】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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