(57)【要約】本発明は情報及び信号データを含むデータフレームを受信する受信機に関する。信号データはデータフレーム識別子、及び情報データをデコードするためのデコード命令を有する。受信機は現われるデータをデコードするチャネルデコード回路（３５）を一つだけ有し、チャネルデコード回路はインジケータ信号を生成し、このインジケータ信号は、現われるデータがチャネルデコード回路（３５）によりエラーを生じることなくデコードされたか否かを示す。
2004526348.tif 000002
【特許請求の範囲】
【請求項１】
情報データと信号データとを有し、同信号データはデータフレーム識別子と前記情報データをデコードするためのデコード命令とからなる、データフレームを受信するための受信機において、
（ａ）送信チャネルを経由して送信されるデータフレームを受信するための信号入力部（２）と、
（ｂ）前記信号データを前記情報データから分離するデータフレームセパレータ回路（１１）と、
（ｃ）前記スイッチ素子（２０）の第１データ入力部（２２）にある信号データ又は、前記スイッチ素子（２０）の第２データ入力部（１９）にある情報データを、制御信号に応じて前記スイッチ素子（２０）のデータ出力部（３０）へと切り替える制御可能スイッチ素子（２０）と、
（ｄ）前記スイッチ素子（２０）のデータ出力部（３２）に接続され、そこにあるデータをデコードするチャネルデコード回路（３５）と、同チャネルデコード回路（３５）は存在するデータのデコードがチャネルデコード回路（３５）によりエラーを生じることなく行われたか否かを表示するインジケータ信号を生成することと、
（ｅ）制御回路（２７，３８；５２）とを有し、
前記制御回路（２７，３８；５２）は、データフレームの信号データのデコードがエラーを生じずに行われたことを表示する第１インジケータ信号を受信すると、前記情報データと、前記情報データをデコードするための前記デコード命令と、前記データフレーム識別子とをメモリ（１６；５６）内にバッファ記憶し、前記バッファ記憶された情報データを前記チャネルデコード回路（３５）に通すために制御信号を前記スイッチ素子（２０）に出力し、
前記制御回路（２７，３８；５２）は、チャネルデコード回路（３５）により生成され、前記情報データのデコードがチャネルデコード回路（３５）によってエラーを生じずに行われたことを表示する第２インジケータ信号を受信すると、前記デコードされた情報データをさらなるデータ処理のために下流のデータ処理ユニットに出力する、受信機。
【請求項２】
前記データフレームはモバイル用無線リンクを介して受信されることを特徴とする請求項１に記載の受信機。
【請求項３】
前記信号入力部（２）は前記送信されたデータフレームを受信する受信アンテナ（３）に接続されることを特徴とする請求項１又は２に記載の受信機。
【請求項４】
前記データフレームはアナログ変調されて送信されることを特徴とする請求項１〜３のいずれか一項に記載の受信機。
【請求項５】
前記受信したデータフレームを復調するＲＦ復調器が前記受信アンテナ（３）に接続されることを特徴とする請求項１〜４のいずれか一項に記載の受信機。
【請求項６】
前記ＲＦ復調器はＰＳＫ復調器であることを特徴とする請求項１〜５のいずれか一項に記載の受信機。
【請求項７】
前記ＲＦ復調器の下流に周波数帯域選択用のアナログバンドパスフィルタバンクが接続されることを特徴とする請求項１〜６のいずれか一項に記載の受信機。
【請求項８】
前記復調されたデータフレームをデジタルデータフレームに変換するアナログ／デジタル変換器が前記アナログバンドパスフィルタバンクの下流に接続されることを特徴とする請求項１〜７のいずれか一項に記載の受信機。
【請求項９】
送信チャネルを介して送信される前記データをイコライズするイコライザが前記アナログ／デジタル変換器の下流に接続されることを特徴とする請求項１〜８のいずれか一項に記載の受信機。
【請求項１０】
前記信号データを前記情報データから分離するための前記データフレームセパレータ回路（１１）は前記イコライザの下流に接続されることを特徴とする請求項１〜９のいずれか一項に記載の受信機。
【請求項１１】
前記データフレームセパレータ回路（１１）は前記信号データを出力する第１データ出力部（１２）と、前記情報データを出力する第２データ出力部（１３）とを有することを特徴とする請求項１〜１０のいずれか一項に記載の受信機。
【請求項１２】
前記分離された情報データをバッファ記憶するバッファ（１６）が前記データフレームセパレータ回路（１１）の前記第２データ出力部（１３）に設けられることを特徴とする請求項１〜１１のいずれか一項に記載の受信機。
【請求項１３】
前記バッファ（１６）は前記制御可能スイッチ素子（２０）の前記第２データ入力部（１９）に接続されることを特徴とする請求項１〜１２のいずれか一項に記載の受信機。
【請求項１４】
前記データフレームセパレータ回路（１１）の前記第１データ出力部（１２）は、前記制御可能スイッチ素子（２２）の前記第１データ入力部（２２）に接続されることを特徴とする請求項１〜１３のいずれか一項に記載の受信機。
【請求項１５】
前記イコライザ（８）、前記データフレームセパレータ回路（１１）、前記制御可能スイッチ素子（２２）及び前記チャネルデコード回路（３５）は前記デジタルシグナルプロセッサ（４９）に統合されることを特徴とする請求項１〜１４のいずれか一項に記載の受信機。
【請求項１６】
前記バッファメモリ（１６）は前記デジタルシグナルプロセッサ（４９）に統合されることを特徴とする請求項１〜１５のいずれか一項に記載の受信機。
【請求項１７】
前記制御回路は、前記デジタルシグナルプロセッサ（４９）に統合される第１制御ユニット（２７）と、前記ベースバンド制御ユニット（３０）に統合されている第２制御ユニット（３８）とからなり、前記第１制御ユニット（２７）は前記チャネルデコード回路によって生成された前記第１インジケータ信号を受信し前記スイッチ素子（２０）及び前記バッファメモリ（１６）を同第１インジケータ信号に依存する方式にて駆動し、前記第２制御ユニット（３８）は、前記チャネルデコード回路（３５）によって生成された前記第２インジケータ信号に依存する方式で前記デコードされた情報データを前記ベースバンド制御装置（５０）に統合されたＬＬＣ回路（４５）へ出力することを特徴とする請求項１〜１６のいずれか一項に記載の受信機。
【請求項１８】
前記デジタルシグナルプロセッサ（４９）に統合されている前記第１制御ユニット（２７）は前記バッファメモリ（１６）を駆動するためのメモリコントローラ（２６）を有することを特徴とする請求項１〜１７のいずれか一項に記載の受信機。
【請求項１９】
前記制御回路（５２）は前記ベースバンド制御ユニット（５０）に統合されていることを特徴とする請求項１〜１５のいずれか一項に記載の受信機。
【請求項２０】
前記ベースバンド制御ユニット（５０）に統合された制御回路（５２）は、前記デジタル
シグナルプロセッサ（４９）に統合されている前記チャネルデコード回路（３５）によって出力され、前記信号データのデコードがエラーを生じることなく行われたことを指示する前記第１インジケータ信号に依存する方式で前記データセパレータ回路（１１）によって出力された前記情報データと、前記情報データをデコードするためのデコード命令と、前記ベースバンド制御ユニット（５０）に収容されている前記システムメモリ（５６）のメモリ領域（５５）内の前記データフレーム識別子とをバッファ記憶することを特徴とする請求項１９に記載の受信機。
【請求項２１】
前記制御回路（５２）は、前記第１インジケータ信号に依存する方式にて、前記システムメモリ（５６）の前記メモリ領域（５５）にバッファ記憶されている前記情報データを前記チャネルデコード回路（３５）に切り替えるための前記デジタルシグナルプロセッサ（４９）に統合されている前記スイッチ素子（２０）を駆動することを特徴とする請求項２０に記載の受信機。
【請求項２２】
前記ベースバンド制御ユニット（５０）に統合されている前記制御回路（５２）は、前記システムメモリ（５６）を駆動するためのメモリコントローラ（５３）を有することを特徴とする請求項１９〜２１のいずれか一項に記載の受信機。
【請求項２３】
前記ベースバンド制御ユニット（５０）に統合されている前記制御回路（５２）は前記デジタルシグナルプロセッサ（４９）に統合された前記チャネルデコード回路（３５）によって出力され、かつ前記チャネルデコード回路（３５）による前記情報データのエラーを生じないデコードを指示する前記第２インジケータ信号に依存する方式にて、前記でコードされた情報データを前記ベースバンド制御ユニット（５０）に統合されているＬＬＣ回路（６５）へ出力することを特徴とする請求項１９〜２２のいずれか一項に記載の受信機。
【請求項２４】
前記チャネルデコード回路（３５）は、前記制御回路（２７，３８；５２）から受信した制御信号に依存する方式にて、信号データをデコードするための第１デコード命令に従って、或いは情報データをデコードするための第２デコード命令に従って、存在するデータをデコードすることを特徴とする請求項１〜２３のいずれか一項に記載の受信機。
【請求項２５】
前記チャネルデコード回路（３５）は制御ラインを介して前記制御回路（２７，３８；５２）からの前記デコード命令を受信することを特徴とする請求項１〜２４に記載の受信機。
【請求項２６】
前記受信機（１）はＥＧＰＲＳ受信機であることを特徴とする請求項１〜２５のいずれか一項に記載の受信機。
【請求項２７】
前記受信機（１）は携帯電話に組み込まれることを特徴とする請求項１〜２６のいずれか一項に記載の受信機。
【請求項２８】
前記信号入力部（２）は信号ラインに接続されて送信されるデータフレームを受信することを特徴とする請求項１に記載の受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報データ及び信号データを含むデータフレームを受信する受信機に関する。より詳細には携帯電話用のＥＧＰＲＳ受信機に関する。
【背景技術】
【０００２】
図１は、アンテナＡに接続される受信機Ｅ及び送信機Ｓを備える携帯電話を模式的に示す概念図である。携帯電話は基地局からデータフレーム（フレームＦ）を受信し、このデータフレームは受信機Ｅから出力されて下流にあるデータ処理部ＤＶによりさらにデータ処理される。データフレームを送信する送信チャネルは、特に移動電話の場合には或る環境下において大きな干渉を受け、或る条件下ではデータフレームＦが携帯電話に大きく異なってしまった状態で受信される。受信したデータフレームＦをデコードした結果がエラーであると判明すると、携帯電話は基地局に対して自動リクエスト信号ＡＲＱを送信して、新規にデータフレームＦを送信するように要求する。
【０００３】
図２は、従来技術によるＥＧＰＲＳ受信機に使用されるＡＲＱ２法のフローチャートを示している。ＧＰＲＳ（＝汎用パケット無線通信システム）とは、ＧＳＭ（ＧＳＭ：グローバル・システム・フォー・モバイル・コミュニケーションズ）を用いたＸ．２５スタンダードによるデータ送信を指す。ＥＧＰＲＳ受信機は、いわゆるＥＤＧＥ変調方式と呼ばれるものを用いたＧＰＲＳ受信機である。
【０００４】
ステップＳ１において、データフレームＦは無線周波数受信機及び復調器により携帯電話に受信される。
【０００５】
次にステップＳ２において、受信したデータフレームのチャネルイコライゼーションをイコライザにより行う。
【０００６】
受信したデータフレームは信号データ及び情報データを含む。ステップＳ３において、信号データ及び情報データは受信機Ｅのセパレータ回路により互いに分離される。受信した信号データはここでは、データフレーム識別子及びそれぞれの情報データをデコードするためのデコーダ命令を含む。
【０００７】
ステップＳ４において、分離された受信信号データはチャネルデコード回路によりデコードされ、デコードされた信号データはそれぞれの情報データをデコードするためのデコード命令を含む。
【０００８】
ステップＳ５において、チャネルデコード回路は、信号データのデコードがエラーを生じることなく行われたか否かをチェックする。
【０００９】
受信信号データのデコードがチャネルデコード回路によりエラー（空白）を生じることなく行われなかった場合、シーケンスはステップＳ１に戻り、次の受信データフレームＦが処理される。
【００１０】
逆に、ステップＳ５において受信信号データのデコードがチャネルデコード回路によりエラー（空白）を生じることなく行われたと判断される場合、デコード命令はステップＳ６において、ＲＬＣ／ＭＡＣ制御回路のメモリ制御装置によりベースバンド制御部のシステムメモリに保存される。デコード命令は受信情報データ、及びデコードされた信号データに含まれ、受信情報データをデコードするための命令である。
【００１１】
ステップＳ７において、ＲＬＣ／ＭＡＣ制御回路は、同一のパケット番号又はデータフレーム識別子を有する、全てのバッファ記憶済み受信情報データをそのメモリ制御装置を使用してサーチし、システムメモリから後者を読み出す。読み出された情報データは情報データデコーダに送信され、そこでデコード命令に従った情報データのデコードが行われる。
【００１２】
ステップＳ８において、読み出された情報データは情報データデコード用のデコード命令に従って情報データデコーダによりデコードされる。これを行うために、情報データデコーダは、ＲＬＣ／ＭＡＣ制御回路に含まれるデータデコード制御装置から該当する情報データデコード命令を受信する。ＲＬＣ／ＭＡＣ制御回路はその一部に、情報データデコード用のデコード命令を信号データデコーダから受信する。
【００１３】
ステップＳ９において、情報データデコーダは情報データのデコードがエラーを生じることなく行われたか否かをチェックし、該当するインジケータ信号をＲＬＣ／ＭＡＣ制御回路に出力する。
【００１４】
情報データのデコードが情報データデコーダによりエラーを生じることなく行われた場合、ＲＬＣ／ＭＡＣ制御回路は制御信号を情報データデコーダに出力して、デコードされた情報データを下流のＬＬＣ回路（ＬＬＣ：ロジックリンクコントロール）に送信する。同時に、システムメモリにおいてバッファ記憶されたすべての情報データは、関連するデータフレーム識別子又はパケット番号とともにシステムメモリのＲＬＣメモリ領域から消去される。
【００１５】
ステップＳ９において情報データデコーダが、情報データのデコードがエラーを生じることなく行われなかったことを検出すると、誤った形でデコードされた情報データは下流のＬＬＣ回路に送信されず、受信した    は  。システムメモリにおいてバッファ記憶された情報データはシステムメモリのＲＬＣメモリ領域から消去されず、メモリ中に残る。さらに、ＲＬＣ／ＭＡＣ制御回路は制御信号を携帯電話の送信機に出力する。この送信機は、誤った形でデコードされるとともに該当するデータフレーム識別子が付されたデータフレームを、リクエスト信号（ＡＲＱ）によって再度リクエストする。リクエスト信号は基地局に向けて出力する。
【００１６】
次にプロセスはステップＳ１に戻る。
【００１７】
図３は、図２に示すＡＲＱ２法が行われる従来技術によるＥＧＰＲＳ受信機を示す。受信機は送信されるデータフレームを受信するアンテナＡと、下流の信号調整回路とを備える。信号調整回路においては、アナログフォームで送信されてきたデータフレームがＲＦ復調回路により復調され、下流のアナログバンドパスフィルタバンクに送信されてそこで周波数帯域選択が行われる。復調されたデータフレーム及びデジタルデータフレームを変換するアナログ／デジタル変換器はバンドパスフィルタバンクの下流に接続される。
【００１８】
デジタルデータフレームはデジタルイコライザに送信され、そこで送信チャネルを経由して送信されるデータをイコライズする。
【００１９】
出力端では、データフレームに含まれる信号データをこれもまたデータフレームに含まれる情報データから分離するデータセパレータ回路がイコライザの下流に接続される。信号データはセパレータ回路を経由し、信号データデコーダにデータ線を通して送信される。ここでは信号データデコーダ、データセパレータ回路及びイコライザは、デジタルシグナルプロセッサ（ＤＳＰ）に統合される。信号データデコーダは受信した信号データを、信号データをデコードするための予め定められたデコード命令に従ってデコードし、デコードされた信号データをＲＬＣ／ＭＡＣ制御回路にデータラインを通して出力する。同時に、信号データデコーダは信号データのデコードがエラーを生じることなく行われたか否かを判断する。この判断は信号データに含まれる冗長データにより行われる。制御ラインを通して、信号データデコーダは該当するインジケータ信号をＲＬＣ／ＭＡＣ制御回路に出力し、この場合インジケータ信号はデータフレームの信号データがエラーを生じることなくデコードされたか、或いは、エラーを生じてデコードされたかを示す。
【００２０】
信号データデコーダが受信するインジケータ信号が、信号データのデコードがエラーを生じずに行われたことを指示する場合、関連データフレームの、セパレータ回路によって分離された情報データと、情報データデコード用のデコード済みデコード命令とは、システムメモリのＲＬＣメモリ領域に書き込まれる。書き込みは、ＲＬＣ／ＭＡＣ制御回路のメモリ制御装置によってなされる。続いて、ＲＬＣ／ＭＡＣ制御回路のメモリ制御装置は、同一のデータフレーム識別子が付されたデータフレームに関連するとともに、システムメモリのＲＬＣメモリ領域に位置する、全てのバッファ記憶済み情報データをサーチし、システムメモリからこの情報データを読み出す。読み出された情報データは、データラインを通してベースバンド制御部の情報データデコーダに送信される。情報データデコーダは、同一のフレーム識別子を有する、供給された全ての情報データをデコードする。このプロセスにおいて、情報データデコーダは、データデコーダ／コントロール回路により供給される情報データデコード用のデータ命令に対して、情報データのデコードがエラーを生じることなく行われたか否かをチェックする。情報データデコーダは、インジケータ信号をＲＬＣ／ＭＡＣ制御回路のデータデコーダ制御装置にインジケータラインを通して出力し、このインジケータ信号は情報データのデコードが正常に行われたか否かを表示する。受信したインジケータ信号が、情報データのデコードが情報データデコーダにより正常に終了したことを示す場合、データデコード制御装置は制御信号を情報データデコーダに出力する。この制御信号によって情報データデコーダは命令を受信してデコードされた情報データを下流のＬＬＣブロックに送信する。さらに、ＲＬＣ／ＭＡＣ制御回路のメモリ制御装置が制御信号をシステムメモリに出力し、この制御信号により、ＲＬＣメモリ領域においてバッファ記憶され、情報データデコーダによりエラーを生じることなくデコードされた情報データが消去される。
【００２１】
逆に、情報データデコーダから出力されたインジケータ信号が、データフレームの情報データがエラーを生じずにデコードされなかったことを指示する場合、データデコード制御装置は制御信号を情報データデコーダに出力する。この制御信号によって、誤った形でデコードされた情報データが下流のＬＬＣブロックに送信されないようにする。ＲＬＣメモリ領域においてバッファ記憶され、情報データデコーダにより正常にデコードされなかったコード化された情報データは消去されない。さらに、ＲＬＣ／ＭＡＣ制御回路は制御信号を送信機に出力し、この送信機はリクエスト信号ＡＲＱを基地局に送信してデータフレームを新規に送信するように要求する。
【００２２】
図３に示す従来技術による受信機は、ＤＳＰプロセッサに統合された信号データデコーダと、ベースバンド制御部に統合された情報データデコーダを有する。信号データデコーダと情報データデコーダを設けて異なるデータをデコードする、すなわち、一方で信号データをデコードし、他方で情報データをデコードするが、この２つのデコーダの回路構成上の機能は同じである。しかし、信号データデコーダと情報データデコーダを設けることによる回路構成上の費用は非常に大きい。
【００２３】
図３に示す従来技術による回路構成のデメリットは、２つのデータデコーダを設ける必要があることと、これにより受信機における回路構成上の費用が全体として非常に大きくなるということである。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
従って本発明の目的は、データフレームを受信する受信機を回路構成上の費用を小さくしながら提供することにある。
【課題を解決するための手段】
【００２５】
この目的は本発明により達成されるものであり、特許請求項１に記載の特徴を有する受信機によって実現される。
【００２６】
本発明は、それぞれが情報データ及び信号データを有するデータフレームを受信するための受信機を提供する。信号データはデータフレーム識別子と、関連情報データをデコードするためのデコード命令とからなる。この受信機は、送信チャネルを経由して送信されるデータフレームを受信する信号入力部と、信号データを情報データから分離するデータフレームセパレータ回路と、制御可能スイッチ素子と、チャネルデコード回路と、制御回路とからなる。制御可能スイッチ素子は、制御信号の関数として、スイッチ素子の第１データ入力部に現われる信号データ又は、スイッチ素子の第２データ入力部に現われる情報データをスイッチ素子のデータ出力部に接続する。チャネルデコード回路は、存在するデータをデコードするためにスイッチ素子のデータ出力部に接続されるとともに、存在するデータのデコードがチャネルデコード回路によりエラーを生じることなく行われたか否かを表示するインジケータ信号を生成する。データフレームの信号データのデコードがエラーを生じずにチャネルデコード回路によって行われたことを表示する第１インジケータ信号が受信されると、制御回路は情報データ、デコード命令及びデータフレーム識別子をメモリ内にバッファ記憶し、制御信号をスイッチ素子に出力してバッファ記憶された情報データをチャネルデコード回路に接続する。情報データのデコードがチャネルデコード回路によりエラーを生じることなく行われたことを表示する第２インジケータ信号が受信されると、制御回路はデコードされた情報データを下流のデータ処理部に出力してそこでさらにデータが処理される。
【００２７】
本発明の基本概念はチャネルデコード回路をただ一つだけ提供することにあり、このチャネルデコード回路により信号データのデコード及び情報データのデコードの両方を実行する。
【００２８】
その結果、本発明による受信機を使用すると、従来の受信機と比べてデコード回路なしで済ませることができ、これにより回路構成上の費用を非常に小さくすることができる。
【００２９】
データフレームは本発明による受信機により、好適にはモバイル用無線リンクを経由して受信される。
【００３０】
ここで本発明による受信機の信号入力部は好適には、送信される情報データフレームを受信する受信アンテナに接続される。
【００３１】
データフレームは好適にはアナログフォームで変調される。
【００３２】
受信したデータフレームを復調するＲＦ復調器は好適には受信アンテナに接続される。
【００３３】
ＲＦ復調器は好適にはＰＳＫ復調器である。
【００３４】
好適には周波数帯域選択用のアナログバンドパスフィルタバンクが本発明による受信機のＲＦ復調器の下流に接続される。
【００３５】
好適には、復調されたデータフレームをデジタルデータフレームに変換するアナログ／デジタル変換器がアナログバンドパスフィルタバンクの下流に接続される。
【００３６】
好適には、送信チャネルを経由して送信されるデータをイコライズするイコライザがアナログ／デジタル変換器の下流に接続される。
【００３７】
好適には、信号データを情報データから分離するデータフレームセパレータ回路がイコライザの下流に接続される。
【００３８】
好適な実施形態において、データフレームセパレータ回路は信号データを出力する第１データ出力部及び情報データを出力する第２データ出力部を有する。
【００３９】
本発明による受信機の第１の実施形態において、データフレームセパレータ回路の第２データ出力部は分離された情報データをバッファ記憶するバッファに接続される。
【００４０】
ここで、バッファは制御可能スイッチ素子の第２データ入力部に接続されることが好ましい。
【００４１】
データフレームセパレータ回路の第１データ出力部は好適には制御可能スイッチ素子の第１データ入力部に接続される。
【００４２】
本発明による受信機の一の好適な実施形態において、イコライザ、データフレームセパレータ回路、制御可能スイッチ素子及びチャネルデコード回路はデジタルシグナルプロセッサに統合される。
【００４３】
本発明による受信機の第１の実施形態において、バッファがさらにデジタルシグナルプロセッサに統合される。
【００４４】
本発明による受信機の第１の実施形態において、制御回路はデジタルシグナルプロセッサに統合される第１制御部と、ベースバンド制御部に統合される第２制御部とからなる。この場合、第１制御部はデジタルシグナルプロセッサに統合されるチャネルデコード回路から第１インジケータ信号を受信し、第１インジケータ信号の関数として、制御可能スイッチ素子及びこれもまたデジタルシグナルプロセッサに統合されるバッファを駆動する。この場合、第２制御部は、デジタルシグナルプロセッサに統合されるチャネルデコード回路により生成される第２インジケータ信号の関数として、デコードされた情報データをベースバンド制御部に統合されるＬＬＣ回路に出力する。
【００４５】
本発明による受信機の第１の実施形態においてデジタルシグナルプロセッサに統合される第１制御部は、これもまたデジタルシグナルプロセッサに統合されるバッファを駆動するメモリ制御装置を有することが好ましい。
【００４６】
本発明による受信機の第２の好適な実施形態において、制御回路はベースバンド制御部に統合される。
【００４７】
ここで好適には、ベースバンド制御部に統合される制御回路はデータセパレータ回路から出力される情報データ、情報データをデコードするためのデコード命令、及びデータフレーム識別子を、これもまたベースバンド制御部に統合されるシステムメモリ内にバッファ記憶する。このバッファ記憶は統合された制御回路により第１インジケータ信号の関数として行われ、この第１インジケータ信号はデジタルシグナルプロセッサに統合されるチ
ャネルデコード回路から出力され、信号データのデコードがチャネルデコード回路によりエラーを生じることなく行われたことを表示する。
【００４８】
本発明による受信機の第２の好適な実施形態においてベースバンド制御部に統合される制御回路は、好適には第１インジケータ信号の関数として、−−デジタルシグナルプロセッサに統合される−−スイッチ素子を駆動して、スイッチ素子がバッファ記憶された情報データを、これもまたデジタルシグナルプロセッサに統合されるチャネルデコード回路に通すようにする。
【００４９】
本発明による受信機の第２の好適な実施形態において、統合された制御回路のベースバンド制御部は、これもまたベースバンド制御部に統合されるシステムメモリを駆動するメモリ制御装置を有する。
【００５０】
ここで、ベースバンド制御部に統合される制御回路は、デコードされ、−−ベースバンド制御部に統合された情報データを、ＬＬＣ回路に第２インジケータ信号の関数として出力する。この第２インジケータ信号はデジタルシグナルプロセッサに統合されるチャネルデコード回路から出力され、情報データのデコードがチャネルデコード回路によりエラーを生じることなく行われたことを表示する。
【００５１】
本発明による受信機のチャネルデコード回路は、信号データをデコードするための第１デコード命令又は情報データをデコードするための第２デコード命令に従って、現われるデータを制御回路が受信する制御信号の関数としてデコードする。
【００５２】
好適な実施形態において、チャネルデコード回路はデコード命令を制御回路から制御ラインを通して受信する。
【００５３】
本発明による受信機はＥＧＰＲＳ受信機であることが好ましい。
【００５４】
特に好適な実施形態において、本発明による受信機は携帯電話に組み込まれる。
【００５５】
本発明による受信機の別の好適な実施形態において、受信機の信号入力部は信号ラインに接続されて送信されるデータフレームを受信する。
【００５６】
本発明による受信機の好適な実施形態は以下に添付の図を参照しながら記載され、本発明の基本となる特徴が説明される。
【発明を実施するための最良の形態】
【００５７】
（第１実施形態）
図４は本発明による受信機の第１の実施形態を示す。受信機１は送信チャネルを経由して送信されるデータフレームを受信する信号入力部２を有する。図４に示す実施例においては、データフレームは基地局からモバイル用無線リンクを経て送信され、図４に示す受信機１を内蔵した移動電話のアンテナ３により受信される。受信機１の信号入力部２は信号ライン４を通して受信アンテナ３に接続される。受信機１の信号入力部２を通して受信されるデータフレームは、情報データと信号データとを有する。ここで、信号データはデータフレーム識別子又はデータ番号とデコード命令を含み、このデコード命令によりデータフレームに含まれる関連情報データをデコードする。
【００５８】
受信されるデータフレームはアナログフォームに変調されるデータフレームであり、本発明による受信機のアナログ信号入力部２から信号ライン５を介して信号調整回路６に送信される。信号調整回路６は受信したデータフレームを復調するＲＦ復調器を含む。ＲＦ復調器は好適にはＲＳＫ復調器である。さらに、信号調整回路６はアナログバンドパスフィルタバンクを有し、このアナログバンドパスフィルタバンクはＲＦ変調器の下流に接続され、受信信号の周波数帯域を選択する目的を有する。アナログバンドパスフィルタバンクは出力端でアナログ／デジタル変換器に接続され、アナログ／デジタル変換器は復調されたデータフレームをデジタルデータフレームに変換する。
【００５９】
復調されたデジタルデータフレームは信号調整回路６からライン７を通してイコライザ８に出力され、このイコライザは送信チャネルを経由して送信されるデータをイコライズするために設けられる。イコライズされたデジタルデータフレームは、イコライザ８からデータフレームセパレータ回路１１のデータ入力部１０にライン９を通して出力される。データフレームセパレータ回路１１はデータフレームの分離された信号データを出力する第１データ出力部１２と、供給されるデジタルデータフレームの分離された情報データを出力する第２データ出力部１３を有する。データフレームセパレータ回路１１はデータ入力部１０に現われるデータフレームを信号データと、関連情報データとに分離する。情報データは、データフレームセパレータ回路１１の第２データ出力部１３からデータライン１４を通してバッファ１６のデータ入力部１５に出力される。バッファ１６はデータ出力部１７を有し、このデータ出力部はデータライン１８を通して制御可能スイッチ素子２０のデータ入力部に接続される。
【００６０】
データフレームセパレータ回路１１の第１データ出力部１２は、制御可能スイッチ素子２０のさらに別のデータ入力部２２にデータライン２１を通して直接接続される。バッファ１６は、データフレームセパレータ回路１１から出力される情報データをバッファ記憶するために設けられる。バッファ１６は制御入力２３を有し、この制御入力は制御ライン２４を通してＲＬＣ／ＭＡＣ制御回路２７に含まれるメモリ制御装置２６の制御出力２５に接続される。ＲＬＣ／ＭＡＣ制御回路２７はデータデコード制御装置２８も含み、この制御装置は制御出力２９及び制御ライン３０を介してスイッチ素子２０の制御入力３１に接続される。ＲＬＣ／ＭＡＣ制御回路２７のメモリ制御装置２６はバッファ１６を制御し、ＲＬＣ／ＭＡＣ制御回路２７のデータデコード制御装置２８は制御可能スイッチ素子２０の２つのデータ入力部１９，２２の間のスイッチを制御する。制御可能スイッチ素子２０はデータ出力部３２を有し、このデータ出力部はデータライン３３を通してチャネルデコード回路３５のデータ入力部３４に接続される。デコード制御装置２８から出力される制御信号の関数として、スイッチ素子２０のデータ入力部１９に現われ、バッファ１６から読み出される情報データ、又は、他のデータ入力部２２に現われる情報データのいずれかがスイッチ素子２０のデータ出力部３２に通され、さらに下流のチャネルデコード回路３５のデータ入力部３４に送信される。
【００６１】
データフレームが受信されると、最初にスイッチ素子２０のデータ入力部２２がデータ出力部３２に接続され、データフレームセパレータ回路により分離された信号データがチャネルデコード回路に通される。データフレームセパレータ回路１１により分離される関連情報データは、バッファ１６内でメモリ制御装置２６に制御されながらバッファ記憶される。チャネルデコード回路３５は入力３４に現われる信号データのデコードを行い、信号データに含まれる冗長データを参照することによりデコードがエラーを生じることなく行われたか否かをチェックする。チャネルデコード回路３５は第１インジケータ信号を信号ライン３６を通してＲＬＣ／ＭＡＣ制御回路２７に出力し、この第１インジケータ信号は受信したデータフレームの信号データのデコードが、チャネルデコード回路３５によりエラーを生じることなく、或いは、正常に行われたか否かを表示する。
【００６２】
信号データがチャネルデコード回路３５により正常に、或いは、エラーを生じることなくデコードされなかった場合、次のデータフレームが受信機１により処理され、メモリ制御装置２６がバッファ１６を駆動して、次のデータフレームの情報データがバッファ１６に書き込まれる。逆に、信号ライン３６を通して送信されるインジケータ信号が、信号データのデコードが、チャネルデコード回路３５によりエラーを生じることなく行われたことを表示している場合、関連データフレームのバッファ１６にバッファ記憶された情報データは、スイッチ可能なスイッチ素子２０を駆動することによりデータライン１８，３３を通してチャネルデコード回路３５に通される。チャネルデコード回路３５は通された情報データのデコードを、供給される情報データをデコードするためのデコード命令により実行する。ここでは、信号データのデコード中に受信したデコード命令が使用される。チャネルデコード回路３５は情報データのデコードを実行し、冗長データにより、情報データのデコードがエラーを生じることなく行われたか否かをチェックする。信号ライン３７を通して、チャネルデコード回路３５は該当する第２インジケータ信号をさらに別のＲＬＣ／ＭＡＣ制御回路３８に出力し、この場合の第２インジケータ信号は情報データのデコードがエラーを生じることなく行われたことを表示する。ＲＬＣ／ＭＡＣ制御回路３８はデータ入力部３９を有し、このデータ入力部はデータライン４０を通してチャネルデコード回路３５のデータ出力部４１に接続される。さらに、ＲＬＣ／ＭＡＣ制御回路３５はデータ出力部４２及びデータライン４３を通して下流のＬＬＣ制御回路４５のデータ入力部４４に接続される。ＲＬＣ／ＭＡＣ制御回路３８はメモリ制御装置４６を含み、このメモリ制御装置はデータ兼制御ライン４７を通してシステムメモリ４８に接続される。さらに、ＲＬＣ／ＭＡＣ制御回路３８は制御ライン４９ａを通してチャネルデコード回路３５を駆動する。
【００６３】
信号ライン３７を通して送信される第２インジケータ信号が、情報データのデコードがチャネルデコード回路３５によりエラーを生じることなく行われたことを表示している場合、ＲＬＣ／ＭＡＣ制御回路３８は、データ入力部２９に現われるデコードされた情報データをデータ出力部４２及びデータライン４３を通して下流のＬＬＣ制御回路４５のデータ入力部４４に送信し、そこでさらにデータが処理される。
【００６４】
逆に、信号ライン３７に現われる第２インジケータ信号が、情報データのデコードがエラーを生じずに行われなかった、即ち、失敗したことを表示している場合、信号入力部３９に現われるデコード済み情報データは、ＲＬＣ／ＭＡＣ制御回路３８により下流のＬＬＣブロック４５に送信されず、拒否される。関連情報データはバッファ１６に残り、ＲＬＣ／ＭＡＣ制御回路３８は制御信号を受信機１に含まれる送信機に出力し、この送信機によりリクエスト信号を基地局に送信してデコードに失敗したそのデータフレームを新規に送信するように要求する。
【００６５】
図４に示す第１の実施形態においては、イコライザ８、データフレームセパレータ回路１１、バッファ１６、第１ＲＬＣ／ＭＡＣ制御回路２７、制御可能スイッチ素子２０及びチャネルデコード回路３５がデジタルシグナルプロセッサ４９（ＤＳＰ）に統合される。これに対して、メモリ制御装置４６が付属した第２ＲＬＣ／ＭＡＣ制御回路３８、システムメモリ４８及び下流のＬＬＣブロック４５はベースバンド制御部５０に統合される。
【００６６】
図３に示すような従来の受信機と図４に示す本発明による受信機１の第１の実施形態とを比較すると明らかになることであるが、本発明による受信機１はチャネルデコード回路３５が一つだけ必要であり、このチャネルデコード回路は信号データをデコードするためと、情報データをデコードするための両方に用いられる。ここでは、チャネルデコード回路３５は、信号データをデコードする第１動作モードから情報データをデコードする第２動作モードへスイッチすることができる。まず、信号データのデコードが行われるが、この信号データは、デコードされた形で関連情報データのデコード用のデコード命令も含む。次に、信号データのデコード中に受信する、関連情報データのデコード用のデコード命令は、チャネルデコード回路３５により使用されて情報データがデコードされる。このようにして、受信したデータフレームのデコードが、本発明による受信機内でたった一つのチャネルデコード回路３５により２つの連続するデコード工程で実行される。本発明による受信機１は、受信するデータフレームの信号データ及び情報データの両方をデコードするチャネルデコード回路３５を一つ含むだけであるので、回路構成という観点からの費用が図３に示すような従来の受信機と比較して小さい。
【００６７】
（第２実施形態）
図５は、本発明によるデータフレーム受信用の受信機１の第２の特に好適な実施形態を示している。図５に示す第２の実施形態による受信機１は、図４に示した第１の実施形態と同様に、信号調整回路６、イコライザ８及びデータフレームセパレータ回路１１を有する。図５に示す第２の好適な実施形態においては、信号データはデータフレームセパレータ回路１１のデータ出力部１２からデータライン２１を通して制御可能スイッチ素子２０のデータ入力部２２に送信される。本発明による受信機１の第２の実施形態においては、データフレームセパレータ回路１１の第２データ出力部１３に出力される情報データは、ベースバンド制御部５０内のＲＬＣ／ＭＡＣ制御回路５２のデータ入力部５１にデータライン１４を通して直接出力される。ＲＬＣ／ＭＡＣ制御回路５２はさらにデータ入力部３９を有し、このデータ入力部は、第１の実施形態と同様に、チャネルデコード回路３５のデータ出力部４１に接続される。ＲＬＣ／ＭＡＣ制御回路５２は、制御ライン３０を介してＤＳＰプロセッサ４９内のスイッチ可能制御部２０を制御する。さらに、ＲＬＣ／ＭＡＣ制御回路５２は信号ライン３６を通して、チャネルデコード回路３５により信号データのデコードがエラーを生じることなく行われたことを表示する第１インジケータ信号を受信し、信号ライン３７を通して、チャネルデコード回路３５により情報データのデコードがエラーを生じることなく行われたことを表示する第２インジケータ信号を受信する。ＲＬＣ／ＭＡＣ制御回路５２はメモリ制御装置５３を含み、このメモリ制御装置は制御ライン５４を通して、ベースバンド制御部５０のシステムメモリ５６のダイナミックに指定可能なメモリ領域５５への、及びからの情報データの書込み及び読み出しを制御する。ＲＬＣ／ＭＡＣ制御回路５２はデータ出力部５７も有し、このデータ出力部はデータライン５８を通してシステムメモリ５６のデータ入力部兼出力部５９に接続される。システムメモリ５６のデータ入力部兼出力部５９は、データライン６０を通してスイッチ可能制御部２０のデータ入力部１９にも接続される。
【００６８】
ＲＬＣ／ＭＡＣ制御回路５２はデータデコード制御装置５７を含み、この制御装置はチャネルデコード回路３５によるデータのデコードを制御ライン４９を通して制御する。
【００６９】
ＲＬＣ／ＭＡＣ制御回路５２はデータ出力部６２を有し、このデータ出力部を通して、データ入力部３９に現われるデコードされた情報データがデータライン６３を通して下流のＬＬＣブロック６５のデータ入力部６４に送信され、そこでさらにデータが処理される。
【００７０】
本発明による図５に示す受信機１の好適な実施形態の動作方法を以下に説明する。まず、制御可能スイッチ素子２０がＲＬＣ／ＭＡＣ制御回路５２により制御ライン３０を介して駆動され、信号入力部２２に現われる信号データがチャネルデコード回路３５に通される。ＲＬＣ／ＭＡＣ制御回路５２はチャネルデコード回路３５に、信号データ用に実行される所定のデコード命令に対応するこの信号データを制御ライン４９を通して送信する。データ入力部３４にあるチャネルデコード回路３５は、信号データのデコードをデコード命令に従って実行し、続いて、信号データのデコードがエラーを生じることなく行われたか否かを冗長信号データによりチェックする。チャネルデコード回路３５は該当するインジケータ信号をＲＬＣ／ＭＡＣ制御回路５２にインジケータライン３６を通して出力する。受信したインジケータ信号が信号データのデコードがエラーを生じることなく行われたことを表示している場合、ＲＬＣ／ＭＡＣ制御回路５２のデータ入力部５１に現われる関連情報データがダイナミックに指定される形で、メモリ制御装置５３によりデータライン５８を通してシステムメモリ５６のＲＬＣメモリ領域５５に書き込まれる。さらに、ＲＬＣ／ＭＡＣ制御回路５２は制御ライン３０を介して制御信号をスイッチ素子２０に出力し、この信号により、他のデータ入力部１９が制御回路のデータ出力部３２に接続される。メモリ制御装置５３はＲＬＣメモリ領域５５において、同じデータフレーム識別子が付されたデータフレームに関連し、バッファ記憶された情報データのすべてをサーチし、この情報データを読み出してデータライン６０を通してシステムメモリ５６のデータ入力部兼出力部５９からスイッチ素子２０のデータ入力部１９に送信する。次に、チャネルデコード回路３５は、メモリ５６から読み出され、同じデータフレーム識別子の付されたデータフレームに関連する情報データのすべてに対するデコードを実行し、冗長データを参照して情報データのデコードがエラーを生じることなく行われたか否かをチェックする。信号ライン３７を通して、チャネルデコード回路３５はインジケータ信号をＲＬＣ／ＭＡＣ制御回路５２に出力し、この場合インジケータ信号は情報データのデコードがエラーを生じることなく行われたか否かを表示する。
【００７１】
インジケータ信号が情報データのデコードがチャネルデコード回路３５によりエラーを生じることなく行われたことを表示している場合、ＲＬＣ／ＭＡＣ制御回路５２はデータ入力部３９に現われるデコードされた情報データを下流のＬＬＣ回路６５にデータ出力部６２を通して出力し、そこでさらにデータが処理される。同時に、メモリ制御装置５３は、システムメモリ５６のＲＬＣメモリ領域５５内の正常にデコードされた関連情報データを消去する。
【００７２】
逆に、信号ライン３７に現われるインジケータ信号が、情報データのデコードがチャネルデコード回路３５によりエラーを生じることなく行われなかったことを表示している場合、メモリ領域５５内の関連情報データは消去されず、データ入力部３９に現われ、誤った形でデコードされた情報データはＲＬＣ／ＭＡＣ制御回路５２により拒否されるか、又は、下流のＬＬＣブロック６５に送信されない。さらに、ＲＬＣ／ＭＡＣ制御回路５２は制御信号を本発明による受信機の送信機に出力し、この受信機はリクエスト信号を基地局に送信して誤った形でデコードされたデータフレームを新規に送信するように要求する。
【００７３】
本発明による図５に示す受信機１の第２の実施形態は、図４に示す第１の実施形態に比べて、ＤＳＰプロセッサ４９にバッファ１６を設ける必要がないという利点がある。図５に示す好適な実施形態において、ベースバンド制御部５０の、どのような場合にも設けられるシステムメモリ５６内にてバッファ記憶が行われる。追加するアセンブリがベースバンド制御部５０のシステムメモリ５６に接続できるようにすると、ＲＬＣメモリ領域５５は一層広い用途にも使用することができる。
【００７４】
図５に示す第２の実施形態のさらに別の利点は、本実施形態がベースバンド制御部５０に含まれるＲＬＣ／ＭＡＣ制御回路５２を一つ設けるだけで済む、ということである。図４に示す第１の実施形態のＤＳＰプロセッサ４９に含まれるＲＬＣ／ＭＡＣ制御回路２７は図５に示す第２の実施形態では全く必要ではなく、回路構成の観点からの費用が第２の実施形態において全体として小さくなる。
【００７５】
２つの図４，５に示す受信機はモバイル用無線リンクを通して送信されるデータフレームを受信するために用いられる。しかしながら、本発明による受信機１は、データフレームが受信機１の信号入力部２に固定信号ラインを通して送信される用途にも用いることができる。
【００７６】
１    受信機
２    信号入力部
３    アンテナ
４    信号ライン
５    ライン
６    信号調整回路
７    ライン
８    イコライザ
９    ライン
１０    データ入力部
１１    データフレームセパレータ回路
１２    データ出力部
１３    データ出力部
１４    データライン
１５    データ入力部
１６    バッファ
１７    データ出力部
１８    データライン
１９    データ入力部
２０    スイッチ素子
２１    データライン
２２    データ入力部
２３    制御入力
２４    制御ライン
２５    制御出力
２６    メモリ制御装置
２７    ＲＬＣ／ＭＡＣ制御回路
２８    データデコード制御装置
２９    制御出力
３０    制御ライン
３１    制御入力
３２    データ出力部
３３    データライン
３４    データ入力部
３５    チャネルデコード回路
３６    インジケータライン
３７    インジケータライン
３８    ＲＬＣ／ＭＡＣ制御回路
３９    データ入力部
４０    データライン
４１    データ出力部
４２    データ出力部
４３    データライン
４４    データ入力部
４５    ＬＬＣ回路
４６    メモリ制御装置
４７    データ制御ライン
４８    システムメモリ
４９    ＤＳＰプロセッサ
４９ａ    制御ライン
５０    ベースバンド制御部
５１    データ入力部
５２    ＲＬＣ／ＭＡＣ制御回路
５３    メモリ制御装置
５４    制御ライン
５５    ＲＬＣメモリ領域
５６    システムメモリ
５７    データ出力部
５８    データライン
５９    メモリデータ入力部兼出力部
６０    データライン
６１    データデコード制御装置
６２    データ出力部
６３    データライン
６４    データ入力部
６５    ＬＬＣ回路
【図面の簡単な説明】
【００７７】
【図１】従来技術による受信機を搭載した携帯電話を模式的に示す概念図。
【図２】従来技術によるＥＧＰＲＳ受信機用のＡＲＱ２法を示すフローチャート。
【図３】従来技術によるデータフレーム受信用受信機のブロック回路図。
【図４】本発明による受信機の第１の実施形態を示すフローチャート。
【図５】本発明による受信機の第２の好適な実施形態を示すフローチャート。
【図１】
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【図２】
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【図３】
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【国際公開パンフレット】
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【手続補正書】
【提出日】平成15年1月15日(2003.1.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
情報データと信号データとを有し、同信号データはデータフレーム識別子と前記情報データをデコードするためのデコード命令とからなる、データフレームを受信するための受信機において、
（ａ）送信チャネルを経由して送信されるデータフレームを受信するための信号入力部（２）と、
（ｂ）前記信号データを前記情報データから分離するデータフレームセパレータ回路（１１）と、
（ｃ）前記スイッチ素子（２０）の第１データ入力部（２２）にある信号データ又は、前記スイッチ素子（２０）の第２データ入力部（１９）にある情報データを、制御信号に応じて前記スイッチ素子（２０）のデータ出力部（３０）へと切り替える制御可能スイッチ素子（２０）と、
（ｄ）前記スイッチ素子（２０）のデータ出力部（３２）に接続され、そこにあるデータをデコードするチャネルデコード回路（３５）と、同チャネルデコード回路（３５）は存在するデータのデコードがチャネルデコード回路（３５）によりエラーを生じることなく行われたか否かを表示するインジケータ信号を生成することと、
（ｅ）制御回路（２７，３８；５２）とを有し、
前記制御回路はデジタルシグナルプロセッサ（４９）に統合された第１制御部（２７）と、ベースバンド制御部（５０）に統合された第２制御部（３８）とからなり、
前記チャネルデコード回路により生成され、データフレームの信号データのデコードがエラーを生じることなく行われたことを表示する第１表示信号が受信されると、前記第１制御部（２７）は前記情報データと、前記情報データをデコードするための前記デコード命令と、前記データフレーム識別子とをメモリ（１６）内にバッファ記憶し、制御信号を前記スイッチ素子（２０）に出力して前記バッファ処理された情報データを前記チャネルデコード回路（３５）に切り替え、
前記チャネルデコード回路（３５）により生成され、前記情報データのデコードがチャネルデコード回路（３５）によりエラーを生じることなく行われたことを表示する第２表示信号が受信されると、前記第２制御部（３８）は前記デコードされた情報データを前記ベースバンド制御部（５０）に統合されたＬＬＣ回路（４５）に出力する、
受信機。
【請求項２】
前記データフレームはモバイル用無線リンクに亙り受信されることを特徴とする請求項１に記載の受信機。
【請求項３】
前記信号入力部（２）は前記送信されたデータフレームを受信する受信アンテナ（３）に接続されることを特徴とする請求項１又は２に記載の受信機。
【請求項４】
前記データフレームはアナログ変調されて送信されることを特徴とする請求項１〜３のいずれか一項に記載の受信機。
【請求項５】
前記受信したデータフレームを復調するＲＦ復調器が前記受信アンテナ（３）に接続されることを特徴とする請求項１〜４のいずれか一項に記載の受信機。
【請求項６】
前記ＲＦ復調器はＰＳＫ復調器であることを特徴とする請求項１〜５のいずれか一項に記載の受信機。
【請求項７】
前記ＲＦ復調器の下流に周波数帯域選択用のアナログバンドパスフィルタバンクが接続されることを特徴とする請求項１〜６のいずれか一項に記載の受信機。
【請求項８】
前記復調されたデータフレームをデジタルデータフレームに変換するアナログ／デジタル変換器が前記アナログバンドパスフィルタバンクの下流に接続されることを特徴とする請求項１〜７のいずれか一項に記載の受信機。
【請求項９】
送信チャネルを介して送信される前記データをイコライズするイコライザが前記アナログ／デジタル変換器の下流に接続されることを特徴とする請求項１〜８のいずれか一項に記載の受信機。
【請求項１０】
前記信号データを前記情報データから分離するための前記データフレームセパレータ回路（１１）は前記イコライザの下流に接続されることを特徴とする請求項１〜９のいずれか一項に記載の受信機。
【請求項１１】
前記データフレームセパレータ回路（１１）は前記信号データを出力する第１データ出力部（１２）と、前記情報データを出力する第２データ出力部（１３）とを有することを特徴とする請求項１〜１０のいずれか一項に記載の受信機。
【請求項１２】
前記分離された情報データをバッファするバッファ（１６）が前記データフレームセパレータ回路（１１）の前記第２データ出力部（１３）に設けられることを特徴とする請求項１〜１１のいずれか一項に記載の受信機。
【請求項１３】
前記バッファ（１６）は前記制御可能スイッチ素子（２０）の前記第２データ入力部（１９）に接続されることを特徴とする請求項１〜１２のいずれか一項に記載の受信機。
【請求項１４】
前記データフレームセパレータ回路（１１）の前記第１データ出力部（１２）は、前記制御可能スイッチ素子（２２）の前記第１データ入力部（２２）に接続されることを特徴とする請求項１〜１３のいずれか一項に記載の受信機。
【請求項１５】
前記イコライザ（８）、前記データフレームセパレータ回路（１１）、前記制御可能スイッチ素子（２２）及び前記チャネルデコード回路（３５）は前記デジタルシグナルプロセッサ（４９）に統合されることを特徴とする請求項１〜１４のいずれか一項に記載の受信
機。
【請求項１６】
前記バッファ（１６）は前記デジタルシグナルプロセッサ（４９）に統合されることを特徴とする請求項１〜１５のいずれか一項に記載の受信機。
【請求項１７】
前記デジタルシグナルプロセッサ（４９）に統合される前記第１制御部（２７）は前記バッファ（１６）を駆動するメモリ制御装置（２６）を有することを特徴とする請求項１〜１６のいずれか一項に記載の受信機。
【請求項１８】
前記チャネルデコード回路（３５）は、信号データをデコードするための第１デコード命令に従って、または情報データをデコードするための第２デコード命令に従って、存在する前記データを前記制御回路（２７，３８）が受信する制御信号の関数としてデコードすることを特徴とする請求項１〜１７のいずれか一項に記載の受信機。
【請求項１９】
前記チャネルデコード回路（３５）は、前記デコード命令を前記制御回路（２７，３８）から制御ラインを介して受信することを特徴とする請求項１〜１８のいずれか一項に記載の受信機。
【請求項２０】
前記受信機（１）はＥＧＰＲＳ受信機であることを特徴とする請求項１〜１９のいずれか一項に記載の受信機。
【請求項２１】
前記受信機（１）は携帯電話に搭載されることを特徴とする請求項１〜２０のいずれか一項に記載の受信機。
【請求項２２】
前記信号入力部（２）は信号ラインに接続されて送信されるデータフレームを受信することを特徴とする請求項１に記載の受信機。
【国際調査報告】
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