(57)【要約】【課題】スイッチング電源の出力ダイオード整流器に代えて、二端子又は三端子素子パッケージ内に搭載された自家発電型二端子同期整流器を提供する。【解決手段】この同期整流器（ＡＳＲ）は、二整流器端子（Ａ、Ｋ）間の第一の経路（１１）にソース・ドレイン経路を有する電界効果型トランジスタ（Ｍ）と、第二の経路（１２）に通常は並列ダイオード（ＢＤ）と、トランジスタ（Ｍ）のゲート電極（ｇ）に接続され、二整流器端子（Ａ、Ｋ）間の逆極性電圧に応じて同期してオン、オフするようにトランジスタ（Ｍ）をスイッチングするゲート制御回路（ＧＣ）と、第三の経路に設けられ、整流器により整流された電圧によりゲート制御回路を駆動するチャージポンプ（Ｃ、Ｒ；Ｃ、Ｒ、Ｃ２、Ｒ２）とを備える。
2004519991.tif 000002
【特許請求の範囲】
【請求項１】
二整流器端子間の第一の経路にソース・ドレイン経路を有する電界効果型トランジスタと、該トランジスタのゲート電極に接続され、前記二整流器端子間の逆極性電圧に応じて同期して前記トランジスタをスイッチングするゲート制御回路とを備えた二端子同期整流器であって、
前記二整流器端子間の電圧差により活性化されて前記ゲート制御回路を駆動するチャージポンプが設けられるさらなる並列経路を備えたことを特徴とする二端子同期整流器。
【請求項２】
前記ゲート制御回路は前記トランジスタのドレインとゲート間に接続されたインバータであることを特徴とする請求項１記載の同期整流器。
【請求項３】
前記チャージポンプは前記二整流器端子間に接続されたキャパシタと直列整流器を備え、該キャパシタと直列整流器の直列ノードからの駆動出力が前記ゲート制御回路に与えられることを特徴とする請求項１又は２記載の同期整流器。
【請求項４】
前記二整流器端子間のさらなる経路に設けられ、同期整流器の動作開始時に整流動作を行う並列ダイオードをさらに備えたことを特徴とする請求項１乃至３いずれかに記載の同期整流器。
【請求項５】
前記並列ダイオードは前記トランジスタの基体ドレイン間ｐｎ接合により必然的に形成されるｐｎダイオードであることを特徴とする請求項４記載の同期整流器。
【請求項６】
前記並列ダイオードはショットキーダイオードであることを特徴とする請求項４記載の同期整流器。
【請求項７】
二端子半導体素子パッケージ内に前記トランジスタ、さらなる並列ダイオード、前記ゲート制御回路及び前記チャージポンプを搭載した自家発電型二端子パッケージ素子であることを特徴とする請求項１乃至６いずれかに記載の同期整流器。
【請求項８】
三端子半導体素子パッケージと外部キャパシタの接続構成を備え、前記二整流器端子が前記素子の二端子を構成し、前記チャージポンプが前記二整流器端子間に接続された前記キャパシタと直列整流器を備え、前記トランジスタ、さらなる並列ダイオード、前記ゲート制御回路及び前記直列整流器が前記三端子半導体素子パッケージ内に搭載され、第三の端子が前記直列整流器と外部キャパシタの直列ノードとなり、該直列ノードから駆動出力が前記パッケージ内の前記ゲート制御回路に供給されることを特徴とする請求項１乃至６いずれかに記載の同期整流器。
【請求項９】
電界効果型トランジスタ、並列ダイオード、ゲート制御回路及びチャージポンプが搭載された二端子パッケージを備え、前記ゲート制御回路の出力が前記素子パッケージ内で前記トランジスタのゲート電極に供給されて前記トランジスタをスイッチングし、前記チャージポンプ、前記並列ダイオードそして前記トランジスタのソース・ドレイン経路が前記素子パッケージの二端子間に並列接続され、前記チャージポンプの駆動出力が前記ゲート制御回路に与えられて前記トランジスタをスイッチングすることを特徴とする自家発電型二端子同期整流装置。
【請求項１０】
電界効果型トランジスタ、並列ダイオード、ゲート制御回路及び直列整流器が搭載された三端子パッケージを備え、前記ゲート制御回路の出力が前記素子パッケージ内で前記トランジスタのゲート電極に供給されて前記トランジスタをスイッチングし、前記並列ダイオード及び前記トランジスタのソース・ドレイン経路が前記素子パッケージの第一、第二の端子間に接続され、前記直列整流器が前記素子パッケージの前記第一の端子と第三の端子間に接続され、該第三の端子が前記直列整流器と前記第二の端子間に外部キャパシタを接続するための直列ノードとなって、前記第三の端子から前記ゲート制御回路を駆動するチャージポンプ出力が得られることを特徴とする請求項８記載の同期整流器のための三端子同期整流装置。
【請求項１１】
請求項１乃至８いずれかに記載の同期整流器及び／又は請求項１又は９記載のパッケージ素子を出力段に備え、前記出力段は変圧器により入力段より電気的に分離されていることを特徴とするスイッチング電源。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、二つの整流器端子における逆極性電圧に同期してスイッチングする電界効果型トランジスタを備えた同期整流器に関する。さらにこの発明は、そのような同期整流器のための半導体装置、並びにそのような同期整流器及び／又は半導体装置を備えたスイッチング電源（場合によってＳＭＰＳと呼ぶ）に関する。
【０００２】
【従来の技術】
ＳＭＰＳの出力ダイオード整流器（主にショットキーダイオード又はｐｎダイオード）はよく、端子電圧が反転するときにスイッチングする低オン抵抗の電界効果型トランジスタ（主にＭＯＳＦＥＴ）に置き換えられる。このようなスイッチング・トランジスタ整流回路は同期整流器として知られている。トランジスタの低オン抵抗によりダイオード整流器の順方向電圧降下時のパワーロスが低減される。
【０００３】
そのようなことから、従来の同期整流器は二つの整流器端子間にソース・ドレイン経路を有する電界効果型トランジスタと、このトランジスタのゲートに接続され、整流器端子における逆極性電圧に同期してトランジスタをオン、オフさせるゲート制御回路とを備える。
【０００４】
このような従来の同期整流器は、１９９４年１２月（１１３３０１１／１２０００／０２／；ｄｏｃｕｍｅｎｔ ｏｒｄｅｒ ｎｏ． ９３９８ ６５２ ８５０１１）に発行されたＰｈｉｌｉｐｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ社のＰｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ａｐｐｌｉｃａｔｉｏｎｓ Ｈａｎｄｂｏｏｋの２．３．３章（１７９乃至１８３頁）”Ａｎ Ｉｎｔｒｏｄｕｃｔｉｏｎ ｔｏ Ｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｔｉｆｉｅｒ Ｃｉｒｃｕｉｔｓ ｕｓｉｎｇ ＰｏｗｅｒＭＯＳ （Ｔｒａｄｅｍａｒｋ） Ｔｒａｎｓｉｓｔｏｒｓ”に記載されている。さらには、米国特許番号６、０６０、９４３並びに５，９９１、１８２に記載されている。これら三つの文献のすべて開示内容はここに引用されるものである。
【０００５】
これら三つの文献に記載されているように、電界効果型トランジスタは、トランジスタ基体ドレイン間ｐｎ接合によりイントリンシックに形成され、トランジスタのソース・ドレイン間に接続される並列ｐｎダイオードを備える。このｐｎダイオードは、寄生基体ダイオード、イントリンシックダイオード、内部ダイオードやこれら組み合わせによる名称で色々に呼ばれている。このトランジスタを同期整流器に用いる場合は、ソース・ドレイン経路に流れる電流が通常使用時と逆になり、トランジスタが遮断されると基体ダイオードが逆バイアスとなる。トランジスタのゲート制御が不能になり及び／又はトランジスタがオンになる前の初期スタート・アップ状態時には、効果は激減するが、基体ダイオードが整流器の役目を果たす。
【０００６】
【発明が解決しようとする課題】
従来の同期整流器はダイオード整流器を単に置き換えたものではなく、二つの整流器端子に加えて、ゲート制御回路に駆動電圧を供給する一つ以上のさらなる端子が必要となる。このゲート制御回路ための電圧供給手段を設けるのは、特に入力段から出力段を電気的に分離するＳＭＰＳでは困難であり、またコストもかかる。トランジスタを駆動するための変圧器の一部の巻き線を用いた簡単な分離回路が知られているが、これら分離回路を設けるにはコストがかかるのと、制御しにくいのでゲートに過電圧がかかる危険性があり、それによる損傷もありうる。現在、同期整流器の最も効果的に利用できるものは分離が不要な低電圧ｄｃ−ｄｃ変換器である。
【０００７】
この発明は、さらなる端子が不要で、駆動電圧供給に関して有効であり、簡単に二端子ダイオード整流器と置き換えられる二端子又は三端子パッケージ素子とすることができる同期整流器を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明は、外部電源不要の二端子同期整流器であって、整流器で整流された電圧からトランジスタをスイッチングするための制御電圧を引き出す同期整流器を提供する。この発明の同期整流器は二整流器端子間の電圧差により駆動されるチャージポンプとチャージポンプにより制御回路に駆動電圧が供給されることを特徴とする。
【０００９】
この発明の特徴として、並列ダイオードが二整流器端子間に設けられる。初期期スタート・アップ時に、トランジスタをスイッチングする制御回路にチャージポンプから十分に駆動電圧が供給されるまで、並列ダイオードが整流器として動作する。この並列ダイオードは、トランジスタ基体ドレイン間ｐｎ接合によりイントリンシックに形成される単純なｐｎダイオードである。この並列ダイオードではターン・オン遅れによるトランジスタのスイッチングが正確に同期しない場合には電荷蓄積効果が起きる可能性がある。しかし、トランジスタのトランジスタ基体ドレイン間ｐｎ接合間に接続されるショットキーダイオードを並列ダイオードとすることにより電荷蓄積効果を防ぐことができる。
【００１０】
さらにこの発明は、外部電源不要の二端子同期整流器であって、二端子素子パッケージ内に、トランジスタ、並列ダイオード、ゲート制御回路及び自家発電型電源を備える同期整流器を提供する。自家発電型電源、並列ダイオード、そしてトランジスタのソース・ドレイン経路が素子パッケージの二端子間に並列に接続される。
【００１１】
さらにこの発明は、三端子同期整流器であって、三端子素子パッケージ内に、トランジスタ、並列ダイオード、ゲート制御回路及び自家発電型電源を備える同期整流器を提供する。三番目の整流器端子と他の二整流器端子の一つとの間に外部キャパシタが接続され、これにより、整流器により整流される駆動電圧によりゲート制御回路に駆動電圧を供給するチャージポンプが形成される。
【００１２】
この発明のさらなる特徴並びに効果は以下に詳細に説明した実施形態と添付図面により明らかであろう。なお、各実施形態において同様な特徴部分には同じ参照符号が付されている。
【００１３】
【発明の実施の形態】
図２，４及び６に示す各実施の形態の二端子同期整流器は外部電源不要の自家発電型整流器でＡＳＲと称し、整流器の二端子Ｋ、Ａ間の第１の経路１１にソース・ドレイン経路を有する電界効果型トランジスタＭと、二整流器端子Ｋ、Ａ間の逆極性電圧に同期してトランジスタＭをオン、オフさせ、トランジスタＭのゲート電極ｇに接続されるゲート制御回路ＧＣと、二整流器端子Ｋ、Ａ間電圧差により駆動されてゲート制御回路ＧＣを駆動するチャージポンプＣ，Ｒを形成するさらなる並列経路１３とを備える。
【００１４】
トランジスタＭは通常ｎチャネル型セルラーＭＯＳＦＥＴである。そのようなＭＯＳＦＥＴ  Ｍが図２，３の回路図に示されている。トランジスタＭのドレイン電極ｄが整流器の端子Ｋに接続され、ソース電極ｓが整流器の端子Ａに接続されている。トランジスタＭの基体ドレイン間ｐｎ接合により必然的にトランジスタＭ内にｐｎダイオードが形成されている。ソース電極ｓがこのＭＯＳＦＥＴ  Ｍのｐ型基体領域に接続され、並びにｎ型ソース領域に接続される。従って、図２に示すように、整流器端子Ｋ、Ａ間の第２の経路１２上にトランジスタＭのドレイン・ソース経路に並列なイントリンシック基体ダイオードが接続されている。
【００１５】
図２，６に示された簡単な構成において、整流器端子Ｋ、Ａ間に接続されたキャパシタＣと直列抵抗ＲとによりチャージポンプＣ、Ｒが形成されている。キャパシタＣと直列抵抗Ｒの直列接ノードＮからゲート制御回路用駆動電圧が取り出される。図２では、ゲート制御回路ＧＣの特に簡単な構成として、ドレイン電極ｄ（即ち、整流器端子Ｋ）から入力が与えられるインバータＩを示している。
【００１６】
従って、トランジスタＭとゲート制御回路ＧＣへの内部供給電圧を発生する自家発電型電源（例えばＣ、Ｒ）とによりこの発明のＡＳＲが構成される。これらの二端子構成の自家発電型整流器により電源出力段のｐ−ｎ接合ダイオードＤ又はショットキーダイオードを置き換えることができる。そのような例が図１に示されている。
【００１７】
図１に示すのは、入力端子１，２と出力端子３，４を備えたフライバック・コンバータ型の簡単な構成のＳＭＰＳである。出力段は変圧器Ｔにより入力段から分離されている。入力段は公知の構成で、変圧器Ｔの一次巻き線間で高周波数入力をスイッチングする高速スイッチング・トランジスタＭＳを備える。これにより、出力段の変圧器Ｔの二次巻き線に電圧パルス列が現れる。
【００１８】
この電圧パルス列が出力段整流器により適切に整流され、出力段フィルタにより平滑化されて、出力端子３，４間に接続される図示しない負荷にｄｃ出力が与えられる。図１では出力段フィルタとしてキャパシタＣＯのみが示されている。この発明のＳＭＰＳではダイオードＤの代わりに出力段整流器としてＡＳＲを用いている。
【００１９】
多くの公知の電源ではｐｎ接合ダイオードＤやショットキーダイオードＤにより電流の最終的な整流が行われる。ｐｎ接合ダイオードよりも順方向電圧降下が低い電圧を出力し、電荷蓄積が無いという点ではショットキーダイオードが好ましい。それでもなお、ショットキーダイオードＤ間順方向電圧降下により電力損失が生じ電力変換効率が低下してしまう。
【００２０】
もし、図１に示すように、端子３の出力電流が５ボルト、２０アンペアでデューテイサイクル５０％で供給電圧がスイッチングされると、整流器には４０アンペアの電流が流れる。ここで出力段整流器が順方向電圧降下０．５ボルトのショットキーダイオードＤであると、この装置の動作温度においてこの電流レベルでは約１０ワットの電力損失となる。ショットキーダイオード整流器Ｄによる１００ワットの電力供給では約１０％の効率低下となってしまう。
【００２１】
図１に示す電源では、出力段整流器ダイオードＤをこの発明のＡＳＲで置き換えている。そのようなＡＳＲが図２に大きな矢印で示されている。このＭＯＳＦＥＴ  ＭのＲｄｓ（オン）は非常に小さく例えば４ミリオームで電力損失は約３ワットである。
【００２２】
ＳＭＰＳ出力段における、図２に示すＡＳＲの回路動作を説明する。この回路ではトランジスタＭはｎチャネルＭＯＳＦＥＴとする。また、最も簡単な例としてイントリンシックｐｎ接合ダイオードを並列ダイオードＢＤとして用いる。ＡＳＲが接続される外部回路は出力端子３，４間の負荷であるが、負荷が受動的である場合は少なくとも平滑キャパシタＣＯが外部回路となる。従って、変圧器Ｔの二次巻き線、負荷そして／又はキャパシタＣＯにより、端子Ａ、Ｋ間のＡＳＲの経路１１，１２，１３の各々に回路が形成される。図２に示すＡＳＲ各素子は以下のように動作する。
【００２３】
（ａ）初期状態で最初に電源がオンすると、キャパシタＣが放電状態となり、トランジスタのゲートｇに与えられる入力が無いのでＭＯＳＦＥＴ  Ｍはオフとなる。端子Ｋが負のとき並列ダイオードＢＤが導通してＡＳＲは通常のｐｎ接合ダイオード（ここではダイオードＢＤとしてのイントリンシックｐｎ接合ダイオード）として動作し、そしてダイオードＢＤを介して整流が行われる。従って、この短時間の動作開始時では電力損失が大きくなる。
【００２４】
（ｂ）安定状態で、キャパシタＣが（直列整流器Ｒを介して）ドレイン最大正電圧までチャージされると、ノードＮにおけるキャパシタＣの駆動出力がインバータＩに与えられてドレインｄ（端子Ｋ）の電圧を反転しＭＯＳＦＥＴのゲートｇに制御信号を送出する。これにより、ゲートｇの同期制御が行われる。ドレイン電圧が負になるとインバータＩによりＭＯＳＦＥＴがオンする。そしてドレイン電圧が正になるとインバータＩによりＭＯＳＦＥＴがオフする。
【００２５】
通常、動作開始時にＡＳＲが導通していないと、即ち、その陽極端子Ａが陰極端子Ｋに対して負であると、チャージポンプがチャージされる。この動作開始時に電圧が反転するとゲート制御回路に対するチャージポンプのパワーが不足しＭＯＳＦＥＴはオフのままとなる。ところが、ＭＯＳＦＥＴのイントリンシック基体ダイオードＢＤを介してＡＳＲが導通する。ゲート制御回路に対するチャージポンプのパワーが十分に蓄積された数サイクル後、ＭＯＳＦＥＴにより電流の遮断（陽極Ａが負）と導通（陽極Ａが正）が繰り返される。
【００２６】
なお、この発明のＡＳＲは並列ダイオードＢＤ、即ち、第二の並列経路１２無しでも動作する。その場合、動作開始時、ゲート制御回路ＧＣを駆動するのにキャパシタＣが十分にチャージされるまでの数サイクル整流動作が行われなくなる。そこで、第二の並列経路１２に並列ダイオードＢＤを設けることにより動作開始時にさらに効果的になる。なお、多くのＭＯＳＦＥＴにおいて、このような並列ダイオードＢＤは寄生ｐｎ基体ダイオードとして必然的に存在するものである。
【００２７】
ＭＯＳＦＥＴのスイッチングが正確なタイミングで行われると、初期動作開始後には基体ダイオードは導通しない。しかし、実際にはＭＯＳＦＥＴのゲート容量チャージにおける遅れ等によりこのタイミングは正確ではない。従って、例えば低コストのゲート制御回路を用いるとＭＯＳＦＥＴのスイッチング時間を短くするのが困難になる。この場合、基体ダイオードが短時間導通状態となるので効率が低下し、ＭＯＳＦＥＴや周辺回路の電荷蓄積効果が低下する。しかし、この発明のＡＳＲでは動作開始時を含め基体ダイオードが常時導通状態にはならなくなる。そのために、ショットキーダイオードを基体ダイオードに並列に設ける。このショットキーダイオードは別素子でもよいがＭＯＳＦＥＴに集積させるのが好ましい。
【００２８】
この（ＭＯＳＦＥＴのイントリンシック基体ダイオードに接続された）ショットキーダイオードがＡＳＲの並列ダイオードＢＤとして動作する。ＭＯＳＦＥＴの基体ダイオードの代わりにこの並列ショットキーダイオードＢＤがＡＳＲ動作開始時に動作する。このようなショットキーダイオードＢＤを用いることにより、ＭＯＳＦＥＴのスイッチングが正確に同期しないと起こりうる電荷蓄積効果を防止することができる。
【００２９】
従来の同期整流器とは異なり、ＭＯＳＦＥＴ制御回路に駆動電圧を供給するためのさらなる端子及び／又は電源無しに二端子整流ダイオードＤをこの発明のＡＳＲと置き換えることができる。これは自家発電型二端子パッケージ素子とすることができる。さらには、整流器端子Ｋ、Ａのいずれか一方と第三の整流器端子間に少なくとも一つの外部キャパシタＣを設けて三端子素子とすることもできる。この素子とキャパシタの組み合わせが二端子同期整流回路となる。
【００３０】
図４に自家発電型二端子同期整流回路の例を示す。この回路は、トランジスタＭ、並列ダイオードＢＤ、ゲート制御回路ＧＣ、チャージポンプＣ、Ｒを備えた二端子半導体パッケージ素子である。このパッケージ素子は公知の整流ダイオードＤに用いられるような標準の構成、アウトラインのものでもよい。ここで、図４では素子マウント用タブ１２０と整流器端子Ｋ、Ａ用リード端子１２１、１２２を有するプラスチック・パッケージ１００（点線）からリードフレム１２０，１２１，１２２が延びている。
【００３１】
パッケージ１００内に素子Ｍ、ＢＤ、Ｒ、Ｃを公知の方法で集積してもよい。
【００３２】
例えば、ＭＯＳＦＥＴ  Ｍの半導体素子本体１４０をパッケージ１００内のタブ１２０の基部に直接マウントしてもよい。これにより本体１４０の底部にドレイン電極ｄを接続することができる。図４に示すように、リード端子１２１（整流器端子Ｋ）をタブ１２０と一体化してもよい。図４には、ＭＯＳＦＥＴ  Ｍのソース電極ｓとリード端子１２２（整流器端子Ａ）間の接続線１５１が示されている。
【００３３】
図４に示す例では、ＭＯＳＦＥＴ  Ｍと共に並列ダイオードＢＤが半導体素子本体１４０に集積されている。並列ダイオードＢＤは、ＭＯＳＦＥＴ  Ｍのｎ型ドレインドリフト領域とｐ型チャネル領域（トランジスタ基体領域）間に必然的に形成されるｐｎダイオードでもよい。
【００３４】
特にこの例では、ＭＯＳＦＥＴ本体１４０以外にタブ１２０の基部にアルミニウム等のアイソレーション用基板１３０が設けられている。基板１３０上には二つの分離された金属領域１３１、１３２が形成されている。
【００３５】
この例では、金属領域１３１上のＩＣ（集積回路）本体１４１にゲート制御回路ＧＣと直列整流器Ｒが集積されている。金属領域１３１はゲート制御回路ＧＣに対してグラウンドとなり、またリード端子１２２（整流器端子Ａ）への接続線１５２を有する。金属領域１３２はチャージポンプＣ，Ｒの直列ノードＮとなり、またゲート制御回路ＧＣとチャージポンプＲの陰極の電圧供給線となる、ＩＣ本体１４１のボンディングパッドへの接続線１５３を有する。ゲート制御回路ＧＣの出力ボンディングパッドからＭＯＳＦＥＴ  Ｍのゲート電極ｇへの接続線１５１が設けられている。タブ１２０（整流器端子Ｋ）の基部から接続線１５４がＩＣ本体１４１のさらなるボンディングパッドが渡されおり、これがチャージポンプＲの陽極となりさらにゲート制御回路ＧＣの入力となる。
【００３６】
特にこの例では、金属領域１３１、１３２間に設けられたチップキャパシタ１４２がパワーキャパシタＣとなっている。
【００３７】
接続線１５１乃至１５４により直列整流器及びキャパシタＲ、Ｃ、ダイオードＢＤそしてトランジスタＭのソース・ドレイン経路が２整流器端子Ａ、Ｋに並列に接続される。
【００３８】
直列整流器Ｒのみが大電流を流す必要のない小素子であるが、これをＩＣ素子本体１４１から分離して、例えば、底部陽極金属部分と上部陰極ボンディングパッドとから成る別体のダイオードでもよい。図４の例では、この別体ダイオードをタブ１２０の基部に直接マウントして整流器端子Ｋへの陽極接続部分を形成し、一方、その陰極ボンディングパッドから金属領域１３２（ノードＮ）への接続線１５５を設けてもよい。
【００３９】
図４の例では素子パッケージ１００内にキャパシタＣが設けられているが、図５に示す例のように外部キャパシタＣを設けてもよい。この場合はユーザが、ＳＭＰＳ回路内のリード端子１２２（整流器端子Ａ）とパッケージ素子の第三のリード端子１２３の間に接続する。パッケージ１００内では、第三のリード端子１２３はボンディングワイヤ接続線１５５により直列整流器Ｒの陰極に接続されている。これにより、直列整流器Ｒがリード端子１２１、１２３間に接続され、第三のリード端子１２３が直列ノードＮとなって外部キャパシタＣから駆動電圧をゲート制御回路ＧＣに供給することができる。
【００４０】
図５に示されているのはそのような三端子素子であり、さらには一つのＩＣ本体１４５にＭＯＳＦＥＴ  Ｍ、並列ダイオードＢＤ、ゲート制御回路ＧＣそして直列整流器Ｒをモノリシックに集積した例である。各素子間の寄生効果を防止するにはシリコン・オン・インシュレータ（ＳＯＩ）技術が用いるのが効果的である。そこで、絶縁層又は絶縁基板上に酸化物（ＬＯＣＯＳ）絶縁壁で横方向に別々に分離されたアイランドに素子Ｍ＋ＢＤ、ＧＣ、Ｒを形成するのがよい。この場合、図５に示すように、ＭＯＳＦＥＴ  Ｍのソース、ドレインン電極ｓ、ｄ用にＩＣ本体１４５の上面にボンディングパッドを設け、リード端子１２２、１２１への接続線を設ける。
【００４１】
この発明の整流回路や整流素子に対して各種の変形が可能であることは明らかである。例えば、ショットキーダイオードＢＤをトランジスタＭの基体−ドレインｐｎ接合に設ける場合は、このショットキーダイオードＢＤをＭＯＳＦＥＴ  Ｍの半導体本体１４０に集積してもよいし、同じ素子パッケージ１００内に設けられた別体のダイオードとしてもよい。
【００４２】
図２に示す同期整流器は整流回路の二端子Ａ、Ｋ間に三つの並列な経路１１，１２，１３を備える。低オン抵抗を有し短い動作開始期間後にのみ機能するＭＯＳＦＥＴ  Ｍのソース・ドレインン経路が第一の経路１１に形成される。ＭＯＳＦＥＴの基板ドレイン間ｐｎ接合により必然的に形成される、又はこのＭＯＳＦＥＴの基板ダイオードに集積又は並列に接続されるさらなるショットキーダイオードによる並列ダイオードＢＤが第二の経路１２に形成される。電源がオンした時の短い動作開始期間に導通し整流動作を行うのがこのダイオード経路１２である。第三の経路１３は整流器ＲとキャパシタＣの直列回路であり、動作開始期間にキャパシタＣがチャージされインバータＩ又は他の駆動回路ＧＣに駆動電圧を供給して整流器端子Ａ、Ｋにおける電圧反転に同期してＭＯＳＦＥＴ  Ｍをスイッチングする。動作開始期間にキャパシタＣをチャージするために並列ダイオードＢＤと直列整流器Ｒは整流器端子Ｋ、Ａに対して極性が逆になっている。
【００４３】
図２に示すチャージポンプＣ，Ｒは簡単な直列接続構成で、端子Ａ、Ｋ間の最大電圧を超えない範囲で制御回路ＧＣへの駆動電圧をブーストする。従って、端子Ａ、Ｋ間の正又は負のＡＣ入力によりＲ，Ｃ直列ノードＮに正の整流出力が現れる。図３に示すさらなる回路構成はノードＮにさらに高い出力を供給するＲ２、Ｃ２、Ｒ及びＣによるチャージポンプである。端子Ａ、Ｋ間に正又は負のＡＣ入力が与えられるとＲ、Ｃの直列ノードＮに＋２Ｖの整流出力が現れる。図１，２，４，５及び６において、制御回路ＧＣに対してより高い駆動電圧出力が必要な場合はＲ、Ｃによる簡単な構成に代えて図３に示すチャージポンプをＡＳＲに用いることができる。素子Ｒ、Ｃと同様にさらなる素子Ｒ２、Ｃ２も図４に示す素子パッケージ１００内に搭載してもよい。さらには、素子Ｒ２、Ｃ２を図５に示す三端子素子に対する外部素子としてもよい。
【００４４】
この発明によりＭＯＳＦＥＴのゲートｇの同期制御が簡単になる。図２ではドレイン電極ｄから入力が与えられるインバータＩを示しているが、図６に示す電圧比較器のような高機能の回路を用いてもよい。この比較器ＣＧはソース電極ｓとドレイン電極ｄの電圧を比較してその出力電圧をゲート電極ｇに与える。図６の整流器を図４に示す装置に用いた場合、ボンディングワイヤ１５４が整流器端子Ｋと比較器の負（−）入力を繋ぐ接続線となる。また、図４の参照番号が付されていない（追加の）ボンディングワイヤが整流器端子Ａと比較器の正（＋）入力を繋ぐ接続線となる。
【００４５】
この発明の好ましい実施形態を説明したが、この発明の精神と範囲に反することなく種々の変更形態のものを行うことができる。そのような変更形態のものは以上説明したこの発明の特徴に加えて又は一部を変更して公知のものを用いてもよい。さらに、この発明の趣旨及び範囲内におけるこれらの及び他の変更形態は添付特許請求の範囲に含まれるものである。
【図面の簡単な説明】
【図１】
ダイオード整流器に代わるこの発明の自家発電型二端子同期整流器を備えたスイッチング電源の一実施形態を示す回路図である。
【図２】
この発明の自家発電型二端子同期整流器の一実施形態を示す回路図である。
【図３】
この発明の自家発電型二端子同期整流器に用いられるチャージポンプ一例を示す回路図である。
【図４】
二端子パッケージ素子内にこの発明の自家発電型二端子同期整流器を搭載した状態を示す図である。
【図５】
キャパシタと共にこの発明の自家発電型二端子同期整流器を構成するこの発明の三端子パッケージ素子を示す図である。
【図６】
図２の整流器の変形例としてのこの発明の自家発電型二端子同期整流器の一実施形態を示す回路図である。
【国際公開パンフレット】
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【国際調査報告】
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