(57)【要約】本発明は、複数の比較器（３０３）と１つの基準回路網とを有するアナログデジタル変換器（３０１）に関する。ここで、基準回路網は、複数の基準素子（３０２）を備える。アナログデジタル変換器（３０１）の基準回路網における各基準素子（３０２）間に、少なくとも１つの比較器（３０３）の少なくとも１つの入力（３０４）が接続される。アナログデジタル変換器（３０１）の比較器（３０３）の出力（３０９）において、デジタル評価回路（３１１）が結合され、この評価器を用いて、比較器（３０３）によって生成された出力信号の統計的処理が行われ得る。本発明は、さらに、アナログ信号（Ｕａ）を対応してデジタル信号（Ｄ）に変換する方法に関する。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数の比較器（３０３）と、複数の基準素子（３０２）を有する１つの基準回路網とを備えるアナログデジタル変換器（３０１）であって、
該基準回路網における該各基準素子（３０２）間にて、少なくとも１つの比較器（３０３）の少なくとも１つの入力（３０４）が接続され、
該比較器（３０３）の出力（３０９）に、デジタル評価回路（３１１）が結合され、該デジタル評価回路を用いて、該比較器（３０３）によって生成された出力信号の統計的処理が行われ得る、アナログデジタル変換器（３０１）。
【請求項２】
基準回路網として、抵抗器回路網、電源回路網または容量回路網が提供され、基準素子として、抵抗器、電源および／またはキャパシタが用いられる、請求請１に記載のアナログデジタル変換器（３０１）。
【請求項３】
前記デジタル評価回路（３１１）は、前記統計的処理の前記枠内で、統計的平均値形成が行われ得るように調整される、請求請１または２に記載のアナログデジタル変換器（３０１）
【請求項４】
前記基準回路網の各基準素子（３０２）間に、複数の比較器（３０３）が並列に接続され、
前記デジタル評価回路（３１１）は、並列の比較器（３０３）によって生成された前記出力信号が前記統計的処理の前記枠内で平均化され得、その結果、１つの共通の出力信号が形成され得るように調整される、請求請１〜３のいずれか１つに記載のアナログデジタル変換器（３０１）。
【請求項５】
前記基準回路網における各基準素子（３０２）間に、複数の出力（３０９）を有する少なくとも１つの比較器（３０３）が接続され、該比較器（３０３）は、入力差動電圧が異なる場合に活性化され得、
前記デジタル評価回路（３１１）は、該比較器（３０３）によって生成された前記出力信号が前記統計的処理の枠内で平均化され得、その結果、１つの共通の出力信号が形成され得る、請求請１〜３のいずれか１つに記載のアナログデジタル変換器（３０１）。
【請求項６】
前記複数の比較器（３０３）は、複数の群にグループ化され、
前記デジタル評価回路（３１１）は、それぞれ１つの群の該比較器（３０３）によって生成された該出力信号が前記統計的処理の枠内で平均化され得、その結果、１つの共通の出力信号が形成され得るように調整される、請求請１〜３のいずれか１つに記載のアナログデジタル変換器（３０１）。
【請求項７】
アナログ信号（Ｕａ）をデジタル信号（Ｄ）に変換する方法であって、
基準信号（Ｕｒｅｆ）が複数の基準素子（３０２）を有する基準回路網に印加され、
アナログ信号（Ｕａ）が複数の比較器（３０３）の少なくとも１つの入力（３０８）に印加され、
複数のデジタル出力信号が、少なくとも１つのさらなる入力（３０４）で該基準回路網と接続される該比較器（３０３）を用いて形成され、
該デジタル出力信号が、統計的に処理され、
１つの共通のデジタル信号（Ｄ）が形成される、方法。
【請求項８】
前記デジタル出力信号が、複数のデジタル出力信号を有する複数の信号群にグループ化され、
該デジタル出力信号の該統計的処理は、該それぞれの信号群内で実行される、請求請７に記載の方法。
【請求項９】
統計的処理として、前記デジタル出力信号の統計的平均値形成が行われる、請求請７または８に記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するアナログデジタル変換器および方法に関する。
【０００２】
アナログデジタル変換器（ＡＤＣ＝ａｎａｌｏｇ  ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ）は、従来技術によると、標準規格に従って金属−酸化物−半導体構造および／またはバイポーラ半導体構造を利用して集積回路として半導体基板上に製作される。高速の信号処理速度が要求される場合には、いわゆるフラッシュＡＤＣが用いられることが多い。
【０００３】
図１に示されるように、フラッシュＡＤＣは、従来技術によると、基準回路網として、例えば、複数の抵抗器１０２が一直線上に接続された抵抗器のカスケード、および複数の比較器１０３を備えるアナログデジタル変換器１０１であり、ここで、比較器１０３は、それぞれ２つの隣接し合う抵抗器１０２間の第１の入力１０４と接続される。基準電圧Ｕｒｅｆは、抵抗器１０２間で基準電圧Ｕｒｅｆが分圧して降下するように、カスケード入力１０５と接地端子１０６との間で抵抗器のカスケードに印加される。これらの部分電圧は、比較器１０３のうちのそれぞれ１つによって評価される。図を明瞭に示すために、図１には３つの比較器１０３だけが示されるが、フラッシュＡＤＣは、任意の数の評価器１０３を有し得る。
【０００４】
変換されるべきアナログ信号、すなわち、アナログ電圧Ｕａは、アナログ信号入力１０７を介して、すべての評価器１０３の第２の入力１０８に並列に印加される。評価器１０３は、ここで、第２の入力１０８に印加されるアナログ電圧Ｕａを、第１の入力１０４にそれぞれ存在する部分電圧と比較する。比較器１０３のうちの１つに印加されるアナログ電圧Ｕａが、存在する部分電圧よりも大きい場合、比較器１０３が活性化され、出力１０９にてビット信号を出力する。このビット信号は、第１のビット値「１」に対応し、他の場合、このビット信号は、第２のビット値「０」に対応する。
【０００５】
デジタル評価ユニット１１０は、最終的に、最大の部分電圧によって活性化された比較器１０３に対応して、デジタル出力信号Ｄを発生させ、このデジタル出力信号をデジタル信号出力１１１にて出力する。
【０００６】
図１において、比較器１０３のそれぞれにおいて、確率密度ｄＷが電圧差ΔＵに対してプロットされたグラフ１１２が示される。この場合、ｄＷは、示された入力差動電圧がΔＵの場合、それぞれの比較器１０３の出力１０９にて、第１のビット値「１」から第２のビット値「０」、またはこの逆の遷移が起こる確率密度を示す。理想的な比較器は、無限小のわずかな確率密度ｄＷを有する。すなわち、一つのビット値からもう一つのビット値への遷移は、正確に入力差動電圧がΔＵ＝０である場合に起こる。しかしながら、統計的技法であるために、実際の比較器は、幅広い確率密度ｄＷを有する。これは、例えば、存在する部分電圧よりも小さいアナログ電圧Ｕａが存在するにもかかわらず比較器１０３が活性化されるか、または、存在する部分電圧よりも大きいアナログ電圧Ｕａが存在するにもかかわらず比較器１０３が活性化されないことに至る。グラフ１１２にプロットされた電圧差ΔＵは、基準電圧Ｕｒｅｆの存在する部分電圧および印加されるアナログ電圧Ｕａから形成される。
【０００７】
図２において、グラフ２０１が示される。このグラフにおいて、印加されるアナログ電圧Ｕａ２０４に対して図１に示されるフラッシュＡＤＣの比較器１０３の応答確率密度（Ａｎｓｐｒｅｃｈｗａｈｒｓｃｈｅｉｎｌｉｃｈｋｅｉｔｓｄｉｃｈｔｅ）２０３のプロファイル２０２がプロットされる。グラフ２０１は、図１にて比較器１０３における個別グラフ１１２として示された、比較器１０３の個々の確率密度ｄＷが組み合わされた結果である。
【０００８】
各比較器１０３は、基準電圧Ｕｒｅｆの別の部分に割り当てられるので、比較器１０３の応答確率密度２０３のプロファイル２０２は、隣接し合う比較器１０３の個々の確率密度ｄＷが、印加されるアナログ電圧Ｕａ２０４上に上昇方向に直線でプロットされることにより生じる。個々の比較器１０３の確率密度ｄＷが互いにほぼ隔離された結果、比較器１０３の遷移が非常に正確に規定され、従って、フラッシュＡＤＣは、高い精度を有するようになる。従来技術によると、フラッシュＡＤＣは、通常５〜６ビットの精度で実現され、特に、ハードディスクの読み出し分岐（Ｌｅｓｅｚｗｅｉｇ）にて用いられる。
【０００９】
一般的なアナログデジタル変換器の場合、基準値を生成するために、通常、抵抗器半導体材料の半導体基板上で製作される抵抗器が用いられ、ここで、対応する各抵抗値は、それぞれの抵抗面積Ａ内の半導体材料における原子限界、分子限界および結晶限界により決定される。
【００１０】
抵抗面積Ａを縮小すると、半導体結晶内の原子の数、分子の数および結晶の数が減少し、従って、原子限界、分子限界および結晶限界の数が減少する。これによって、この抵抗面積Ａに対応する抵抗値の標準偏差は、係数
【００１１】
【数１】
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だけ増加する。従って、抵抗面積Ａが縮小すると、当該の比較器に存在する基準回路網の定格部分電圧よりも小さいアナログ電圧Ｕａが存在するにもかかわらず、比較器が活性化され、フラッシュビット信号が出力される確率Ｗが高くなる。
【００１２】
このようなアナログデジタル変換器の精度は、さらに、トランジスタパラメータの統計的ゆらぎによって決定される。例えば、ＭＯＳトランジスタの閾値電圧の変動値は、同様に、トランジスタの面積が大きくなると、係数
【００１３】
【数２】
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は減少する。比較器のトランジスタにおけるこのパラメータの変動は、いわゆる入力オフセット電圧に至るので、比較器は、入力電圧差ΔＵが正確にΔＵ＝０の場合に急変するのではなく、個別の比較器オフセットに対応する入力電圧差ΔＵの場合に急変する。
【００１４】
これらの統計的変動値は、アナログデジタル変換器システム全体の直線性を制限するので、精度の要求を満たすために、設計の際にコンポーネント用の面積を十分にとるように注意しなければならない。
【００１５】
個々の比較器が十分な精度を有する場合、上述の態様で抵抗器回路網と接続される比較器の列は、サーモメータコード（Ｔｈｅｒｍｏｍｅｔｅｒｃｏｄｅ）として公知の出力信号を有する。これは、第２の入力に印加されるアナログ電圧Ｕａよりも小さい第１の入力が基準電圧Ｕｒｅｆの部分電圧と接続されるすべての比較器がビット値「１」を出力し、これに対して、すべての他の比較器は、ビット値「０」を出力することを意味する。このような出力信号は、その後、特に容易にデジタル出力ワードに変換され得る。通常、サーモメータ二進符号化器（Ｔｈｅｒｍｏｍｅｔｅｒ−Ｂｉｎａｅｒ−Ｋｏｄｉｅｒｅｒ）と比較器の出力との間に、補正ロジックがさらに接続される。この補正ロジックは、信頼できる二進符号化を可能にするために、サーモメータコードにおける、いわゆる「バブル」（複数の「１」の間の「０」および複数の「０」の間の１）を消去する。
【００１６】
フラッシュＡＤＣとの関連ですでに説明された抵抗器回路網は、基準部分電圧を提供するために利用され、比較器内のアナログ入力電圧Ｕａがこの基準部分電圧と比較される。抵抗器回路網の代わりに、他のあらゆる基準信号回路網を用いてもよい。従って、例えば、異なった出力電流を有する電源もまた、基準信号として考えられ得る。従って、情報を搬送する次元（ｉｎｆｏｒｍａｔｉｏｎｓｔｒａｇｅｎｄｅ  Ｇｒｏｅｓｓｅ）として、電圧のみが用いられ得るのではなく、情報が電流によって表される、いわゆる「電流モード」も解決策として可能である。
【００１７】
パラメータの変動値とは逆に、コンポーネント面積が比較的大きい場合に生じ、一般に望ましくない寄生容量は、コンポーネント面積Ａが大きくなると増加する。しかしながら、その結果、信号処理速度が低下する。従って、これは、一般的なアナログデジタル変換器の場合、高精度が信号処理速度の負担になることを意味する。従来技術によると、ＣＭＯＳ技術のフラッシュ変換器は、精度が６ビットの場合、１ＧＳａ／秒（毎秒のギガサンプル＝毎秒１０９のサンプリング）までの変換レートで実現される。
【００１８】
さらに、［１］において、基準回路網、複数の比較器および補間ユニットを有するアナログデジタル変換器が記載される。補間ユニットは、複数のさらなる比較器を含み、これらの比較器に、出力信号の重み付けが成功した後、基準回路網と直接的に接続される第１の段の比較器の出力信号が印加される。従って、さらなる比較器は、第１の段の比較器によって提供された信号を補間するための補間ユニットとして利用される。
【００１９】
［１］において記載された補間回路網は、サーモメータコードからの情報をバイナリコードに符号化し直すためにのみ利用され、この場合、決定的な信号処理が一貫して行われる。
【００２０】
補間回路網を有する別のアナログデジタル変換器が［２］に記載される。
【００２１】
本明細書中に、以下の刊行物が援用される。
【００２２】
［１］米国特許第５，４２０，５８７号
［２］米国特許第５，２９１，１９８号
従って、本発明は、アナログ信号をデジタル信号に変換するアナログデジタル変換器、およびコンポーネントの大きさが小さい場合でも、変換器の高精度および直線性が達成され得る方法を提供するという課題に基づく。
【００２３】
本課題は、従属請求項に記載の特徴を有する、アナログ信号をデジタル信号に変換するアナログデジタル変換器および方法によって解決される。
【００２４】
アナログデジタル変換器は、複数の比較器および１つの基準回路網を有し、この場合、基準回路網は複数の基準素子を有する。アナログデジタル変換器の基準回路網における各基準素子間に、少なくとも１つの比較器の少なくとも１つの入力が接続される。アナログデジタル変換器の比較器の出力において、デジタル評価回路が結合され、この評価回路を用いて、比較器によって生成された出力信号の統計的処理が行われる。
【００２５】
アナログ信号をデジタル信号に変換する方法において、基準信号は、複数の基準素子を有する基準回路網に印加され、アナログ信号は、複数の比較器の少なくとも１つの入力に印加される。少なくとも１つのさらなる入力によって基準回路網と接続される比較器は、この方法の場合、次に統計的に処理される複数のデジタル出力信号を形成する。本発明による方法において、最後に、統計的に処理された出力信号からさらに１つの共通のデジタル信号が形成される。
【００２６】
本発明の１つの利点は、単純な回路を用いて、アナログ信号経路において、非常に速く（不正確な）量子化が行われ、次に、アナログデジタル変換器のデジタル部分において統計的処理が行われることによって、コンポーネントが不一致であるというような問題も考慮に入れられることに明らかに見出され得る。これに加えて、非常に小さいコンポーネント面積、従って、精度が低い多数の比較器が用いられ、そのデジタル出力は、適切なロジックでカウントされ、その結果、例えば、平均化される。
【００２７】
本発明によるアナログデジタル変換器のさらなる利点は、非常に小さい動作電圧に対して有用なことである。本発明によるアナログデジタル変換器におけるアナログコンポーネントが占める部分は非常に小さく、アナログコンポーネントは、さらに、非常に容易に省略されるので、閾値電圧に対する動作電圧の比率は（ここから、例えば、比較器における遷移が検出され得る）、非常に小さく留められ得る。これによって、本発明によるアナログデジタル変換器は、動作電圧が小さい新しい集積回路において使用するためにも適切である。
【００２８】
最後に、さらなる利点として、さらに、本発明によるアナログデジタル変換器のデジタル部分が、既存の集積回路がプログラム制御されて活性化されることによって製作が大幅に自動化され得る（ＶＨＤＬ＝ｖｅｒｙ  ｈｉｇｈ  ｓｐｅｅｄ  ＩＣ  ｈａｒｄｗａｒｅ  ｄｅｓｃｒｉｐｔｉｏｎ  ｌａｎｇｕａｇｅ）という利点が明らかである。これによって、設計の複雑性、従って、製作の労力および製作費用が明らかに低減される。さらに、新しい技術に容易に適用されることが保証される。
【００２９】
基準回路網として、抵抗器回路網、電源回路網または容量回路網を用いることが望ましい。従って、基準素子として、抵抗器、電源またはキャパシタが用いられる。
【００３０】
好適には、本発明によるアナログデジタル変換器のデジタル評価回路は、出力信号の統計的処理の枠内で統計的平均値の形成が行われ得るように調整される。
【００３１】
あるいは、統計的処理は、デジタル異常値出力信号を次第に弱めるための出力信号のフィルタリング、出力信号を出力信号クラスタの中心と関係する重み付け（Ｗｉｃｈｔｕｎｇ）、または、あらゆる他の種類の統計的信号処理を含み得る。統計的処理の利点は、アナログデジタル変換器の精度が改善されることである。
【００３２】
本発明による好適なさらなる実施形態において、基準回路網の各基準素子間に大部分の比較器が並列に接続され、デジタル評価回路が、並列する比較器によって生成された出力信号が統計的処理の枠内で平均化され得、その結果、１つの共通の出力信号が形成され得るように調整される。
【００３３】
本発明によるアナログデジタル変換器のさらなる好適な実施形態において、基準回路網の各基準素子間に、入力差動電圧が異なる場合に活性化される複数の出力を有する比較器が接続される。デジタル評価回路は、比較器によって生成された出力信号が統計的処理の枠内で平均化され得、その結果、１つの共通の出力信号が形成され得るように調整される。
【００３４】
本発明によるアナログデジタル変換器の別の好適なさらなる実施形態において、大部分の比較器が複数の群にグループ分けされ、デジタル評価回路は、それぞれ１つの群の比較器から生成された出力信号が統計的処理の枠内で平均化され得、その結果、１つの出力信号が形成され得るように調整される。
【００３５】
本発明によるアナログデジタル変換器の好適なさらなる実施形態において、全差動（ｖｏｌｌｄｉｆｆｅｒｅｎｔｉｅｌｌ）信号処理が用いられる。アナログ入力電圧Ｕａおよび基準電圧Ｕｒｅｆは、差動信号として存在し、かつ比較器内で、少なくとも２つの基準信号入力および少なくとも２つの測定信号入力を用いて評価される。
【００３６】
本発明による方法において、デジタル出力は、好適には、複数のデジタル出力信号を有する複数の信号群にグループ分けされる。従って、デジタル出力信号の統計的処理は、それぞれの信号群内で実行される。
【００３７】
好適には、本発明による方法において、統計的処理として、デジタル出力信号の統計的平均値の形成が実行される。これは、比較器のｎ個の出力が利用可能である場合、例えば、ｎ個の入力を有する１ビット加算器によって実現され得る。２５５個の加算器入力がそれぞれビット値「０」または「１」を想定し得る場合、これは、８ビット幅の出力ワードになる。
【００３８】
本発明の例示的実施形態は、図で示され、以下においてより詳細に説明される。ここで、同じ参照符号は同じコンポーネントを示す。
【００３９】
図３は、本発明の第１の例示的実施形態によるアナログデジタル変換器３０１を示す。このアナログデジタル変換器は、基準回路網として、一直線上に接続された、基準素子としての複数の抵抗器３０２、および複数の比較器３０３を有する。ここで、比較器３０３は、第１の入力３０４で２つの隣接する電気抵抗器３０２間に接続される。
【００４０】
本発明によるアナログデジタル変換器３０１において、小型であるために信号処理速度が速いが、このために、比較的不正確であるコンポーネントが用いられる。コンポーネントの寸法が小さいことにより、電気的抵抗３０２、および比較器３０３に含まれる集積されたコンポーネントは、従って、活性化するコンポーネント面積Ａが小さい。このことは、０．１３μｍのＣＭＯＳ技術において、例えば、個々のＭＯＳトランジスタが約（０．１３×０．１３）μｍ２＝０．０１７μｍ２の活性面を有することを意味する。これは、隣接し合うＭＯＳトランジスタの閾値電圧を数１０ｍＶにまで変化させ得る。速度が要求されるために、非常に単純な比較器が想定される場合、これらの比較器は、通常、６〜８個のトランジスタを含み、コンポーネント面積が小さいために、数１０ｍＶの入力オフセットを有する。このような技術において、数ＧＳａ／秒の変換レートが達成され得る。
【００４１】
基準電圧Ｕｒｅｆは、抵抗器３０２間で基準電圧Ｕｒｅｆが分圧して降下するように、カスケードの入力３０５と接地端子３０６との間の抵抗器のカスケードに印加される。しかしながら、従来技術と比較して、本発明の例示的実施形態は、同じ解決方法において、少なくとも同じ大きさか、好適には少なくとも２倍の大きさである、いくつかの抵抗器３０２および比較器３０３を用いる。これは、抵抗器１０２のうちの１つのみによって生成された、従来技術により形成された部分電圧領域が、本発明の例示的実施形態により、抵抗器３０２によって少なくとも２つの部分電圧領域に分割されることを意味する。これらの部分電圧領域は、比較器３０３の少なくとも１つによって評価される。
【００４２】
変換されるべきアナログ信号、すなわち、アナログ電圧Ｕａは、アナログ信号入力３０７を介して、すべての比較器３０３の第２の入力３０８に並列に印加される。比較器３０３は、第２の入力３０８に印加されるアナログ電圧Ｕａと第１の入力３０４に存在する部分電圧との比較に利用される。比較器３０３のうちの１つに印加されるアナログ電圧Ｕａが、存在する部分電圧よりも大きい場合、比較器３０３は活性化され、出力３０９にてビット信号を出力する。このビット信号は、第１のビット値「１」に対応し、そうでない場合、ビット信号は、第２のビット値「０」に対応する。
【００４３】
比較器３０３の精度は、同じ解決方法の場合、活性化するコンポーネント平面Ａが小さいために精度が低い。従って、比較器３０３は、確率Ｗで誤ったビット値を出力する。すなわち、出力されたビット値は、存在する部分電圧および印加されるアナログ電圧Ｕａの実際の値に対応しない。確率密度ｄＷは、比較器３０３における比較器３０３ごとのグラフ３１０にて、存在する部分電圧と印加されるアナログ電圧Ｕａとの間の電圧差ΔＵに対してプロットされる。比較器の入力オフセット電圧は、いわゆる最小コンポーネント、すなわち、その技術固有の最小寸法を有するコンポーネントを用いる場合、数１０ｍＶにまでなり得る。
【００４４】
デジタル評価ユニット３１１は、比較器３０３によって生成されたビット値の読み出し、ビット値の統計的処理が実行された後のデジタル出力信号Ｄの生成、およびデジタル出力信号Ｄをデジタル信号出力３１２に出力するために利用される。図を明瞭に示すために、図３において、３つの比較器３０３のみが示されるが、本発明の第１の例示的実施形態によるアナログデジタル変換器３０１は、任意の数の比較器３０３を有し得る。
【００４５】
デジタル評価ユニット３０４は、ビット値を統計的に処理する際に、特に、複数のビット値に関して平均化を実行する。この場合、部分領域がまとめられて、従来技術によって形成された部分電圧領域を表す、比較器３０３のビット値が平均化される。この平均器によって、エラー修正が達成される。すなわち、不正確なビット値による誤ったデジタル値Ｄが最小化される。
【００４６】
比較器３０３の出力は、コンポーネントパラメータが大幅にばらつくために、理想的なサーモメータコードではなく、多数の「バブル」を有する出力信号をもたらす。本発明による評価ユニット３０４によりデジタルデータを処理することにより、これらバブルは、システム全体の機能態様を妨害せず、上述のように平均化される。
【００４７】
図４は、本発明の第２の例示的実施形態による、アナログデジタル変換器４０１を示す。この変換器は、基準回路網として、直線上で接続された複数の抵抗器３０２を基準素子として有する抵抗器のカスケード、および複数の比較器３０３を備える。ここで、これらの比較器３０３は、第１の入力３０４で電気抵抗器３０２と結合される。
【００４８】
本発明による第２の例示的実施形態によるアナログデジタル変換器４０１において、図３のアナログデジタル変換器３０１の場合のように、比較器３０３が用いられる。これらの比較器は、活性化されるコンポーネント面積Ａが小さいために、信号処理速度が速く、従って、比較的不正確である。
【００４９】
基準電圧Ｕｒｅｆは、抵抗器３０２間で基準電圧Ｕｒｅｆが分圧して降下するように、カスケード入力３０５と接地端子３０６との間の抵抗器のカスケードに印加される。これらの部分電圧は、本発明によるこの例示的実施形態において、複数の比較器３０３によってそれぞれ並列して評価される。従って、従来技術と比較して、本発明の第２の例示的実施形態は、同じ解決方法の場合、少なくとも２倍の大きさであるいくつかの比較器を用いる。
【００５０】
図４においてもまた、変換されるべきアナログ信号、すなわち、アナログ電圧Ｕａは、アナログ信号入力３０７を介して、すべての比較器３０３の第２の入力に並列に印加される。比較器３０３は、再び、第２の入力３０８に印加されるアナログ電圧Ｕａと、第１の入力３０４に存在するそれぞれの部分電圧とを比較するように利用される。不正確さを考慮に入れて、比較器３０３は、印加されるアナログ電圧Ｕａに対応して、および存在する部分電圧に対応して、ビット信号を出力する。
【００５１】
比較器３０３が、特定の入力電圧ΔＵにおいて、その出力の論理状態を変更する確率ｄＷは、比較器３０３における比較器３０３ごとのグラフ３１０において、存在する部分電圧と印加されるアナログ電圧Ｕａとの間の電圧差ΔＵに対してプロットされる。
【００５２】
デジタル評価ユニット３１１は、比較器３０３による生成されたビット値の読み出し、ビット値の統計的処理が実行された後のデジタル出力信号Ｄの生成、およびデジタル信号出力３１２におけるデジタル出力信号Ｄの出力のために利用される。図を明瞭に示すために、図４において、５つの比較器３０３のみが示される。ここで、それぞれ２つの比較器３０３が、対応する抵抗器３０２にて同じ部分電圧を取り出すが、本発明による２つの例示的実施形態によるアナログデジタル変換器３０１は、任意の数の比較器３０３を有し得る。
【００５３】
本発明の第２の例示的実施形態の特徴は、それぞれ２つの比較器３０３の第１の入力３０４が、２つの隣接し合う抵抗器３０２間に接続され、従って、同じ電気的電位を有することである。
【００５４】
デジタル評価ユニット３１１は、ここでもまた、ビット値の統計的処理の際に、特に、複数のビット値に関して平均化を実行する。ここで、同じ部分電圧領域を取り出す比較器３０３のビット値が平均化される。この平均化によって、再び、エラー修正が達成される。すなわち、不正確なビット値による誤ったデジタル値Ｄの生成が最小化される。
【００５５】
図５において、本発明の２つの例示的実施形態において説明されるアナログデジタル変換器３０１、４０１の比較器３０３の応答確率密度５０３のプロファイル５０２が、印加されるアナログ電圧Ｕａ５０４に対してプロットされるグラフ５０１が示される。グラフ５０１は、比較器３０３の個々の確率密度ｄＷの組み合わせから作成される。この個々の確率密度ｄＷは、図３および図４にて比較器３０３において個々のグラフ３１０として示される。
【００５６】
比較器３０３の応答確率密度５０３のプロファイル５０２は、比較器３０３の重なり合う確率密度ｄＷとして生じる。この比較器３０３の確率密度ｄＷが重なり合う結果として、比較器３０３は、入力オフセット電圧の統計的分散が大きいために、必ずしも１つのサーモメータコードを出力せず、従って、デジタル出力信号専用の処理ロジックが必要とされる。アナログデジタル変換器の直線性が損なわれる電圧の間隔の周縁領域において低減される確率密度は、アナログデジタル変換器のデジタル部分においてデジタル修正を用いて考慮され得る。
【００５７】
従来技術と比較して、本発明のすべての例示的実施形態において、正確であるが信号をゆっくりと処理する、明らかに１つの大型の比較器が、不正確であるが信号をより速く処理する複数の小さい比較器と置換される。デジタル評価ユニット３１１は、ビット値の統計的処理によって、アナログ信号をデジタル信号Ｄに変換する際の高精度を保証する。従って、デジタル側での複数の小さい比較器に関する平均化は、高い信号処理速度を有するただ一つの比較器に対応する。
【００５８】
従って、本発明は、アナログデジタル変換器３０１または４０１を利用可能にする。この変換器は、同じ解決方法の場合、公知のアナログデジタル変換器１０１と比較して、特定の係数だけ大きくした信号処理速度を有する。この係数は、少なくとも１．５〜１０である。
【図面の簡単な説明】
【図１】
図１は、従来技術によるアナログデジタル変換器を示す。
【図２】
図２は、図１からのアナログデジタル変換器の比較器の相対的応答確率のグラフを示す。
【図３】
図３は、本発明の第１の例示的実施形態による、アナログデジタル変換器を示す。
【図４】
図４は、本発明の第２の例示的実施形態による、アナログデジタル変換器を示す。
【図５】
図５は、本発明の例示的実施形態による、アナログデジタル変換器の比較器の相対的応答確率のグラフを示す。
【符号の説明】
１０１    従来技術によるアナログデジタル変換器
１０２    抵抗器
１０３    比較器
１０４    第１の入力
１０５    カスケード入力
１０６    接地端子
１０７    アナログ信号入力
１０８    第２の入力
１０９    出力
１１０    デジタル評価ユニット
１１１    デジタル信号出力
１１２    エラー確率のグラフ
２０１    応答確率密度のグラフ
２０２    プロファイル
２０３    応答確率密度
２０４    アナログ電圧
３０１    第１の実施形態によるアナログデジタル変換器
３０２    抵抗器
３０３    比較器
３０４    第１の入力
３０５    カスケード入力
３０６    接地端子
３０７    アナログ信号入力
３０８    第２の入力
３０９    出力
３１０    エラー確率のグラフ
３１１    デジタル評価ユニット
３１２    デジタル信号出力
４０１    第２の実施形態によるアナログデジタル変換器
５０１    応答確率密度のグラフ
５０２    プロファイル
５０３    応答確率密度
５０４    アナログ電圧
【図２】
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【図５】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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2004515958.tif 000036
【国際調査報告】
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2004515958.tif 000038
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