(57)【要約】伝送される複数のビット列の、所定の第１ビット列の組み合わせは、第２ビット列の組み合わせに変換される。なお、第１ビット列の組み合わせと比較すると、第２ビット列の組み合わせはより低いビット誤り率を有している。それぞれ変換されている間、第２ビット列の組み合わせが、変換された第１ビット列の組み合わせを表すことを示す変換ビットが格納される。
2004503954.tif 000002
【特許請求の範囲】
【請求項１】
伝送される多数のビット列を複数の配線を介して伝送する方法であって、
上記方法の初めに、少なくとも１つの第１ビット列の組み合わせが検知され、上記第１ビット列の組み合わせは、その伝送の際のビット誤り率が上昇していることによって特徴付けられており、
上記少なくとも１つの第１ビット列の組み合わせの検知は、少なくとも上記配線と同じ伝送特性を有する伝送システムを用いて経験的に行われ、
第１ビット列の組み合わせが、伝送される多数のビット列から検知され、
検知された第１ビット列の組み合わせが、第２ビット列の組み合わせへ変換され、上記第２ビット列の組み合わせは、その伝送の際に第１ビット列の組み合わせと比較してより低いビット誤り率を有することによって特徴付けられており、
各変換の際に少なくとも１つの変換ビットが格納され、上記変換ビットは、第２ビット列の組み合わせが、変換された第１ビット列の組み合わせを意味していることを示されており、
第２ビット列の組み合わせを有する多数の伝送されるビット列と、変換ビットとが伝送される方法。
【請求項２】
各伝送時点での伝送の際に、それぞれ１つのビットが各配線に印加され、
第１ビット列の組み合わせと第２ビット列の組み合わせとが、時間的に相互に連続したビットによって構成され、該ビットは、相互に連続している伝送時点で配線に印加される請求項１に記載の方法。
【請求項３】
上記変換ビットが、更なる配線を介して伝送される、請求項１または２に記載の方法。
【請求項４】
上記変換ビットが、関連した第２ビット列に対して、配線を介して時間をずらして伝送される請求項１または２に記載の方法。
【請求項５】
第２ビット列の組み合わせを有する多数のビット列および変換ビットが、複数の配線を介して受信され、以下の、
受信された多数のビット列において、少なくとも１つの所定の第２ビット列の組み合わせが検知され、上記第２ビット列の組み合わせは、その伝送の際に第１ビット列の組み合わせと比較してより低いビット誤り率を有していることによって特徴付けられており、
第２ビット列の組み合わせのために、この第２ビット列の組み合わせに対して、関連する変換ビットが存在しているかどうかが検知され、この変換ビットによって、検知された第２ビット列の組み合わせが、変換された第１ビット列の組み合わせを意味していることが示されており、
第２ビット列の組み合わせが、第１ビット列の組み合わせへと変換される、
という工程に基づいて処理される請求項１ないし４のいずれかに記載の方法。
【請求項６】
少なくとも１つの第１ビット列の組み合わせを検知するためのビット列の組み合わせ検知ユニットを有し、上記第１ビット列の組み合わせは、その伝送の際にビット誤り率が上昇していることによって特徴づけられ、上記少なくとも１つの第１ビット列の組み合わせの検知が、少なくとも配線と同じ伝送特性を備え伝送システムを用いて経験的に行われており、
少なくとも１つの第１ビット列の組み合わせを、伝送される多数のビット列の組み合わせにおいて検知するためのビット列検知ユニットを有し、上記第１ビット列の組み合わせは、その伝送の際にビット誤り率が上昇していることによって特徴付けられており、
検知された第１ビット列の組み合わせを第２ビット列の組み合わせへと変換するためのビット列変換ユニットを有し、上記第２ビット列の組み合わせは、その伝送の際に第１ビット列の組み合わせと比較してより低いビット誤り率を有していることによって特徴付けられており、上記ユニットによって、各変換の際に、少なくとも１つの変換ビットが生成され、上記変換ビットによって、第２ビット列の組み合わせが変換された第１ビット列の組み合わせを意味していることを示しており、
第２ビット列の組み合わせと変換ビットとを有する伝送されるビット列の組み合わせを伝送するための伝送ユニットを有する、伝送される多数のビット列を複数の配線を介して伝送するためのデジタル回路構造。
【請求項７】
伝送されるビット列を伝送するための、伝送ユニットに接続されている複数のビット配線を有する、請求項６に記載のデジタル回路構造。
【請求項８】
受信された多数のビット列において、少なくとも１つの所定の第２ビット列の組み合わせを検知するためのビット列検知ユニットを有し、上記第２ビット列の組み合わせは、その伝送の際に第１ビット列の組み合わせと比較してより低いビット誤り率を有していることによって特徴づけられており、
第２ビット列の組み合わせのために、この第２ビット列の組み合わせに関連する変換ビットが存在するかどうかを検知するための変換ビット検知ユニットを備え、上記変換ビットによって、検知された第２ビット列の組み合わせが、変換された第１ビット列の組み合わせを意味することを示し、
検知された第２ビット列の組み合わせを第１ビット列の組み合わせへと変換するためのビット列変換ユニットを有する、受信された多数のビット列を、複数の配線を介して処理するためのデジタル回路構造。
【発明の詳細な説明】
本発明は、伝送される多数のビット列を複数のバス配線を介して伝送するための方法およびデジタル回路構造、ならびに、複数のバス配線を介して受信される多数のビット列を処理するための方法およびデジタル回路構造に関するのものである。
【０００１】
このような方法およびこのようなデジタル回路構造は、［１］から知られている。
【０００２】
特に、個々の電気配線が０．２５μｍより短い間隔で相互に隣り合って配置されているデジタル論理回路の場合、隣り合う導体経路、すなわち配線の間における、電気信号のいわゆるクロストーク（Ｕｅｂｅｒｓｐｒｅｃｈｅｎ）が、大きな問題となっている。
【０００３】
例えば、バス配線の長さが数ミリメートルから数センチメートルより長い場合、個々の導体経路間におけるいわゆる連結容量は、伝送される信号の周波数が約１ＧＨｚの領域およびそれ以上のときに、隣り合って配されている配線の妨害信号につながる。個々の導体経路とは、すなわち、個々の配線のことであり、この個々の配線が、様々な論理ブロック、すなわち、計算構造の内部またはコンピュータチップにある回路部品を相互に連結している。
【０００４】
妨害信号は、伝送される電気信号の伝送エラーに繋がることがある。この電気信号は、伝送されるビット列を表している。従って、受信器においてビット列が不完全に復号、すなわち、元来出力されたビット列が不完全に決定されてしまう。
【０００５】
電気信号のクロストークを減少させるために、［１］から、伝送されるビット列を表している電気信号の振幅を、いわゆる中継部品（Ｒｅｐｅａｔｅｒ−Ｂａｕｅｌｅｍｅｎｔ）を用いることにより、比較的短い配線の長さに基づいて、その振幅においてリフレッシュすることが知られている。
【０００６】
さらに、［２］から、伝送されるビット列を電気信号として伝送する個々のデータ配線（能動バス配線とも称される）の間に、更なる配線を備えることが知られている。この配線は、電気信号を、能動的な配線の間において電気的に遮蔽するものである。
【０００７】
中継部品と付加的な遮蔽配線との双方は、装備により、デジタル回路構造における所要面積が確実に上昇する。従って、このようなデジタル論理回路において必要なチップ面積が、著しく拡大される。
【０００８】
さらに、［３］から、いわゆるエラー認識コードを用い、付加的ないわゆる奇遇検査ビット（Ｐａｒｉｔｙ−Ｃｈｅｃｋ−Ｂｉｔｓ）を使用して個々の不完全な電気信号を認識し、部分的に修正さえすることが知られている。しかし、このようなやり方では、伝送されるデータの比較的高い冗長性が必要とされる。このことは、伝送されるビット列を伝送する際に得られる有効データ率の著しい低下に繋がる。
【０００９】
特に、上述のような使用の場合、隣り合うバス配線の間の信号のクロストークが観察できるデジタル論理回路では、不完全と認識された信号は、伝送されるビット列の伝送過程を繰り返すことで生じ、認識されたエラーを、修正することができない。なぜなら、電気信号のクロストークは、統計的に決定された過程ではなく、第２伝送の際に、同じように再び生じるからである。
【００１０】
さらに、［４］から、クロストークのレベルは、様々な要素に応じているということが知られている。
【００１１】
従って、［４］に記載されているように、駆動信号の強さ、個々の配線の長さ、クロック率すなわち個々の電気信号の伝送率、インピーダンス調和（Ｉｍｐｅｄａｎｚ−Ｍａｔｃｈｉｎｇ）および更なるパラメータは、２つまたは複数の電気配線の間に実際に生じるクロストークのレベルに著しく影響する。
【００１２】
さらに、ビット誤り率が上昇したビット列の組み合わせ、すなわち、妨害されやすいビット列の組み合わせを検知するための方法が、［５］から知られている。
【００１３】
［６］には、符号化の原則、および、コードの表示に関する基本が記載されている。
【００１４】
［７］には、データ語（Ｄａｔｅｎｗｏｒｔ）の変換方法が記載されている。この変換方法では、１４ビット幅のデータ語の１６３８４個の可能なデータ語の組み合わせから、
少なくとも２個の相互に連続するビットが等しく、
多くとも８個の相互に連続するビットが等しく、
データ語の最初と最後とで多くとも４個の相互に連続するビットが等しい
データ語が選択される。
【００１５】
このような規則に基づいて得られた２６６個の１４ビット幅のデータ語から、２５６個のデータ語が選択される。この２５６個のデータ語は、８ビット幅のデータ信号の２５６個の可能なデータ語に割り当てられる。この際、割り当てを任意に決定できる。
【００１６】
本発明の目的は、伝送される多数のビット列を複数のバス配線を介して伝送することであり、この際、全誤り率、すなわち大まかに言えば電気信号から配線の間に生じるクロストークが原因で生じる誤り率が、［１］で知られている方法と比べて低下していることである。
【００１７】
本目的は、独立特許請求項の特徴を有する方法とデジタル回路構造とによって達成される。
【００１８】
伝送されるビット列を、複数のバス配線を介して伝送するための方法では、第１工程において、伝送される多数のビット列における所定の第１ビット列の組み合わせが検知される。第１ビット列の組み合わせは、その伝送の際にビット誤り率が上昇することによって特徴付けられている。
【００１９】
従って、例えば、［５］から知られているように、３つの大変狭く隣り合っている、すなわち、近くに並置されている電気配線、例えば、約０．２５μｍの間隔に並行して隣り合うように配置されている電気配線では、印加される電気信号のクロストークが、各配線にそれぞれ生じる。
【００２０】
例えば、第１時点で、論理値「０１０」を有するビット列が、３つのバス配線に印加されている場合、すなわち、１つのビット列が３つの配線に印加されており、外側の配線には、それぞれ０Ｖのレベルが印加され、間にある配線には、高レベル、すなわち、例えば約２．５Ｖの電圧が印加されている場合、これに直接続く、電気配線が事前に決定される時間工程において、すなわち、伝送特性をクロックする図示しないクロックユニットを事前に決定している、続く時間工程おいて、ビット列「１０１」が配線に印加されると、クロストークの生じる確率が上昇することが観察される。
【００２１】
言い換えれば、このことはすぐ後に続く時間工程では、外側のビット配線にそれぞれ高いレベル、すなわち値≠０を有する電圧が印加され、そして、間にある配線には電圧が印加されないことを意味している。
【００２２】
しかし、クロストークが原因で、すなわち、特に配線間の連結容量が原因で、遷移状態を基礎とする真ん中の配線は、電気信号の高いレベルによって、外側の配線に生成された電気信号レベル（≠０）を備えている。
【００２３】
無視できない確率で、電気信号レベルは、論理的なビット値「１」を書き込む高いレベルと受信器側で解釈され、従って、これに応じて復号もされる。これは、真ん中の配線に印加されている電気信号の信号レベルが、受信器の所定の閾値を越えた場合である。
【００２４】
このようなビット列の組み合わせ、すなわち、２つのビット列、および直後に連続している２つの異なる時点での両方のビット列の間の関連した状態遷移は、いわゆる「ブラックボックス」と考えられる電気回路の入力部に様々なビットパターン、すなわちビット列を印加し、入力部に個々のビット列を繰り返し印加する多数の反復によって、各ビット列の伝送特性もしくはビット列の間の遷移が妨害されやすいかどうかを検知することにより、情報理論的にも経験的にも検知される。
【００２５】
ヒストグラムの形成により、すなわち、不完全な伝送、および電気的回路の入力部に印加されたビット列の間の状態遷移に対する不完全な伝送の割り当てを単純に数えることにより、妨害されやすいビット列の組み合わせ、すなわち、ビット誤り率の上昇した第１ビット列の組み合わせを検知する。
【００２６】
上昇したビット誤り率によって特徴付けられる第１ビット列の組み合わせは、例えば、符号化装置のメモリ内部にある表に格納される。
【００２７】
さらに、妨害されやすさに鑑みて、どのビット列の組み合わせが妨害されにくいか、すなわち、どのビット列の組み合わせが、より低いビット誤り率に繋がるかも上述のような方法により検知できる。
【００２８】
従って、上述のような方法で、多数の第２ビット列の組み合わせが検知される。これら組み合わせは、既に検知されている第１ビット列の組み合わせと比較して、その伝送の際により低いビット誤り率を備えている。第１ビット列の組み合わせと、例えば、任意の第１ビット列の組み合わせそれぞれから１ビットを変化させることによって提供できる、対応する第２のビット列の組み合わせとが、マッピング表（Ａｂｂｉｌｄｕｎｇｓｔａｂｅｌｌｅ）に格納される。
【００２９】
従って、表は、マッピング表として格納される、このマッピング表には、上昇したビット誤り率を有する第１ビット列の組み合わせと、より低いビット誤り率を有し、この第１ビット列の組み合わせに割り当てられている第２のビット列の組み合わせとが、それぞれ示されている。
【００３０】
上記方法に基づいて、多数の伝送されるビット列において少なくとも１つの所定の第１ビット列の組み合わせが検知された場合、第１ビット列の組み合わせは、格納された表に応じて、より低いビット誤り率を有している適切な関連した第２のビット列の組み合わせに変換されることが好ましい。
【００３１】
第１ビット列の組み合わせから第２ビット列の組み合わせへ変換される度に、１つの変換ビットが格納される。
【００３２】
他にも、各ビット列の組み合わせのために、変換ビットを生成し、格納することが考えられる。この際、第１ビット列の組み合わせが第２ビット列の組み合わせへと変換される場合には第１値を有する変換ビットが格納され、ビット列の組み合わせの変換が行われない場合には第２の２進数字（ｚｗｅｉｔｅｒ Ｂｉｎａｅｒｗｅｒｔ）が変換ビットが割り当てられる。
【００３３】
このときそれぞれマッピングされた、すなわち変換された第２ビット列の組み合わせを有する、多数の伝送されるビット列、および生成された変換ビットは、最後の方法工程において伝送される。
【００３４】
本発明の構成に基づいて、伝送の際に、例えば、クロックユニットによって特定される各伝送時点で、１つのビットが各電気配線（例えば、バス配線）に印加される。第１ビット列の組み合わせと、第２ビット列の組み合わせとは、それぞれ、時間的に相互に連続しているビットによって構成されている。これらビットは、相互に連続している伝送時点で、電気配線、すなわち、好ましくはバス配線に、印加されなければならない。
【００３５】
さらに、本発明の構成では、変換ビットが、更なるバス配線を介して伝送されることが考えられる。
【００３６】
他に、変換ビットは、配線を介して、属する第２ビット列の組み合わせへ、時間をずらして伝送されてもよい。例えば、所定の変換ビットの数は、対応する所定の伝送されたビット列の組み合わせの数に基づいて、例えば、所定のクロックサイクル（Ｔａｋｔｅｎ）の数に基づいて、配線を介して、独自の変換ビットベクトルとして伝送されても良い。３つのバス配線、一般的にはｎ本のバス配線を有する一実施例では、ｎ個の変換ビットを有する変換ビットベクトルが、ｎ個のクロックに基づいて、すなわち、ｎ個のビット列の伝送に基づいて電気配線に印加される。
【００３７】
他にも当然、受信器が、変換ビットをそれぞれのビット列に割り当てられる限り、他の順序連続の変換ビットを伝送することも同じように可能である。
【００３８】
複数のビット配線を使用した場合、ビット列は、それぞれ、ビットを表している電気信号の数としてもよい。この信号は、クロック時点のときに、すなわち、伝送時点に、電気配線に印加される。
【００３９】
上述のように、例えば、伝送システムまたは伝送システムのモデルを経験的に使用することにより、上昇したビット誤り率を有する第１ビット列の組み合わせを、方法の初めに検知できる。伝送システムは、基本的には、バス配線と同じ伝送特性を有している。
【００４０】
第１ビット列の組み合わせを検知するために、伝送システム自体を使用してもよい。この伝送システムには、トレーニング段階（Ｔｒａｉｎｉｎｇｓｐｈａｓｅ）において、相当する第１ビット列の組み合わせを検知するために使用できる。
【００４１】
受信される多数のビット列を複数のバス配線を介して処理する方法では、相当する多数のビット列を受信した後、あるいは、相当する多数のビット列を受信している間に既に、少なくとも１つの所定の第２ビット列の組み合わせが、受信される多数のビット列から検知される。第２ビット列の組み合わせは、第１ビット列の組み合わせと比較してより低いビット誤り率を有しているによって特徴付けられている。
【００４２】
第２ビット列の組み合わせのために、第２ビット列の組み合わせに関連する変換ビットが存在するかどうかがそれぞれ検知される。この変換ビットによって、検知された第２ビット列の組み合わせが、変換された第１ビット列の組み合わせを意味していることを示す。
【００４３】
他に、各伝送時点に、すなわち、受信器側の各受信時点に、それぞれ検知されたビット列の組み合わせにおいて、同じく受信された変換ビットを分析、すなわち、評価し、変換ビットに基づいて、受信されるビット列の組み合わせの変換が生じたかどうかを送信機側で検知することが考えられる。
【００４４】
変換ビットが、時間をずらして受信される場合、少なくとも、関連した第２ビット列の組み合わせを一時的に格納し、全ての対応する変換ビットと関連した第２ビット列の組み合わせとを受信した後に、初めて変換ビットを分析し、最終的には、更なる工程において、第２ビット列の組み合わせを、同じく受信器側に格納されているマッピング表に基づいて関連した第１ビット列の組み合わせへと逆に変換することが必要である。
【００４５】
伝送される多数のビット列を、複数のバス配線を介して伝送するためのデジタル回路構造は、伝送される多数のビット列の少なくとも所定の第１ビット列の組み合わせを検知するために、ビット列検知ユニットを備えている。さらに、デジタル回路構造は、検知された第１ビット列の組み合わせを、第２ビット列の組み合わせへ、好ましくは所定のマッピング表に基づいて変換するためのビット列変換ユニットを備えている。ビット列変換ユニットによって、少なくとも、各変換の際に１つの変換ビットが生成される。この変換ビットによって、第２ビット列の組み合わせが、変換された第１ビット列の組み合わせを意味していることが示される。さらに、第２ビット列の組み合わせと、変換ビットとを有している多数の伝送されるビット列を伝送するための伝送ユニットが備えられている。
【００４６】
デジタル回路構造は、複数のまたは多数のビット配線を備えていてもよい。これらビット配線は、伝送される多数のビット列を伝送するために、伝送ユニットに接続されている。
【００４７】
受信される多数のビット列を複数のビット配線を介して処理するためのデジタル回路構造は、伝送されるビット列を受信するための受信ユニットと、少なくとも１つの所定の第２ビット列の組み合わせを、受信された多数のビット列において検知するためのビット列検知ユニットとを備えている。
【００４８】
同様に備えられている変換ビット検知ユニットでは、第２ビット列の組み合わせのために、第２ビット列の組み合わせに関連する変換ビットが存在しているかどうかが検知され、この変換ビットによって、検知された第２ビット列の組み合わせが、変換された第１ビット列の組み合わせを意味していることが示される。
【００４９】
さらに、検知された第２ビット列の組み合わせを、第１ビット列の組み合わせへと変換するためのビット列変換ユニットが備えられている。
【００５０】
本発明の実施例を図に示し、さらに詳述する。
図１は、本発明の実施例にしたがった符号装置を示すブロック図である。
【００５１】
図１は、符号装置１０１と復号装置１１４とを備えたコンピュータチップ１００上のデジタル回路構造を示している。なお、符号装置１０１と復号装置１１４とは、３ビットのデータ語バス幅（Ｄａｔｅｎｗｏｒｔ−Ｂｕｓｂｒｅｉｔｅ）、つまり３つの電気線１０６、１０７、１０８を備えたコンピュータバスを介して、互いに電気的に連結している。
【００５２】
本実施例では、０．２５μｍの技術金属化平面（Ｔｅｃｈｎｏｌｏｇｉｅ−Ｍｅｔａｌｌｉｓｉｅｒｕｎｇｓｅｂｅｎｅ）Ｍ３に従った３つのデータ配線１０６、１０７、１０８を備えた、長さ１０００μｍのバス配線が備えられている。導体配線の寸法（Ｌｅｉｔｅｒｂａｈｎｇｅｏｍｅｔｒｉｅ）は、導体配線の高さ０．４５μｍ、間隔１．０μｍ、幅１．２μｍである。本実施例で用いられた誘電体は、シリコン二酸化物である。
【００５３】
この構造から生じた容量は、結合容量Ｃ（結合）＝７５ｆＦ、および、接地容量（Ｅｒｄｕｎｇｓｋａｐａｚｉｔａｅｔ）Ｃ（接地）＝４０ｆＦである。
【００５４】
さらに、以下に記載する変換ビットを伝送するために、符号装置１０１と復号装置１１４との間に接続されている他のバス配線１１２が備えられている。
【００５５】
符号装置１０１は、プロセッサ１０２を備えている。さらに、符号装置１０１は、プロセッサ１０２と連結したビット列検知ユニット１０３を備えている。なお、上記ビット列検知ユニットを用いて、バス配線１０６、１０７、１０８を介してビット列を伝送する場合、プロセッサ１０２からビット列検知ユニット１０３に入力された伝送されるビット列から、メモリ（図示せず）に格納されたマッピング表（Ａｂｂｉｌｄｕｎｇｓｔａｂｅｌｌｅ）に基づいて、そこに予め格納されたビット誤り率の高い第１ビット列を検知する。
【００５６】
時間的に連続した複数のビット列は、各伝送時点で、コンピュータバスの現在のデータ配線数に応じた、伝送されるビット数をそれぞれ有するビット列を備えており、本実施例では、３つのデータ配線１０６、１０７、１０８に応じたそれぞれ３ビットを有するビット列を備えている。各ビット列は、３ビットのデータ語幅の実施例にしたがって、クロック発振器（図示せず）によってあらかじめ特定されるクロックサイクル（Ｔａｋｔ）ごとに、伝送される。時間工程につき１ビット列が、コンピュータバス１０６、１０７、１０８のデータ配線にそれぞれ入力され、データ配線１０６、１０７、１０８に接続された駆動回路１０９、１１０、１１１を介して、このビット値を表す各電気の電圧レベルに応じて、復号装置１１４に伝送（供給）される。
【００５７】
次の表では、連続した２つの伝送時点ｔｎ−１およびｔｎでの、２つのそれぞれのビット列を備えた第１ビット列の組み合わせを、それぞれ１つ示している。なお、伝送時点ｔｎ−１およびｔｎでは、時間ｔｎ−１のときに存在している信号の状態が移行していくにつれて、時間ｔｎまでに、ビット誤り率の上昇が認められる。
【００５８】
【表１】
2004503954.tif 000003
【００５９】
左の列にそれぞれ示された２進数字「０」または２進数字「１」のビットは、第１ビット配線１０６に入力された電気信号にそれぞれ相当している。表に挙げられたビット列の中列のビット値は、第２ビット配線１０７に入力された電気信号レベルを示している。ビット列の右列に示されたビット値は、第３ビット配線１０８に入力された信号レベルに相当する。
【００６０】
第１ビット列の組み合わせが、上述の表に従ってビット列検知ユニット１０３に供給されると、第１ビット列の組み合わせは、ビット列検知ユニット１０３によって検知され、示した表に基づいて、示した表の第１ビット列の組み合わせと同じ行の、第２ビット列の組み合わせがそれぞれ形成される。なお、この場合、第１ビット列の組み合わせに対してより低いビット誤り率を有している。
【００６１】
したがって、例えば、ビット列「０１０」からビット列「１０１」に変化した第１ビット列の組み合わせの場合、第１ビット列の組み合わせの第２部分「１０１」は、論理ビット値「１００」を有する第２ビット列の組み合わせの第２部分によって置き換えられる。これによって、第２ビット列の組み合わせは、第１ビット列の組み合わせの第２部分「１０１」よりも低いビット誤り率となる。
【００６２】
なぜなら、第１ビット列の組み合わせの第２部分において論理値１を有する第３ビットが、第２ビット列の第２部分において高レベルにならないからである。その結果、現在の結合容量のゆえに真ん中のデータ配線の信号レベルは、統計的に見て復号する際に閾値を越える程度まで、十分には上昇しない。その結果、真ん中のデータ配線用の電気信号を受信する場合にも、論理値「０」は正確に復号される。
【００６３】
この方法を用いて、上述の表の他の行に示される第１ビット列の組み合わせに相当するものも、これに対応した第２ビット列の組み合わせによって置き換えられる。
【００６４】
例えば、表の下のほうで若干例示されている、問題のない全ての他のビット列の組み合わせでは、伝送されるビット列の組み合わせのマッピングは実行されない。
【００６５】
本実施例にしたがって、第１の２進数字を有する変換ビットは、ビット列変換ユニット１０４の論理値「１」を有する実施例にしたがって、それぞれ１つ生成される。なお、ビット列変換ユニット１０４では、第１ビット列の組み合わせのマッピングも第２ビット列の組み合わせに対して実現されるものである。また、変換されない各ビット列の組み合わせ用に、論理値「０」を有する変換ビットが生成される。
【００６６】
この変換ビットは、送信ユニット１０５の第２ビット列の組み合わせを備えたビット列と同様に供給され、伝送ビットは、送信ユニットから、挿入された駆動回路１１３を備えた変換ビットバス配線１１２を介して、復号装置１１４、特に受信ユニットに伝送される。
【００６７】
さらに、伝送されるビット列は、受信ユニット１１５のデータ配線１０６、１０７、１０８を介して入力される。
【００６８】
受信された変換ビットは、第２ビット列の組み合わせ用に検知するための変換ビット検知ユニット１１７に入力される。また、第２ビット列の組み合わせは、ビット列検知ユニット１１６に、受信ユニット１１５からそれぞれ入力される。さらに、この受信された各ビット列の組み合わせに、論理値「１」を有する関連した変換ビットが受信されたかどうかが、検知される。
【００６９】
このような場合、復号装置１１４にもされたマッピング表にしたがって、第２ビット列の組み合わせから、関連した第１ビット列の組み合わせへの逆のマッピングが実施される。
【００７０】
しかし、この第２ビット列に、値「０」の関連した変換ビットが検知されると、受信された第２ビット列の組み合わせのマッピングは実施されなくなる。
【００７１】
このように処理され、かつ、ビット列変換ユニット１１８において変換されたビットは、さらに処理を行うために、ビット列変換ユニットに接続されたプロセッサ１１９に供給される。
【００７２】
本明細書では、次の刊行物を引用している。
【００７３】
［１］Ａ．Ｂ．Ｋａｈｎｇ他『ヨーロッパにおける高性能ＩＣ、設計の進行状態、自動化および実験用の相互接続波長調整法（Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｕｎｉｎｇ Ｓｔｒａｔｅｇｉｅｓ ｆｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｉｃｓ， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｄｅｓｉｇｎ， Ａｕｔｏｍａｔｉｏｎ ａｎｄ Ｔｅｓｔｉｎｇ ｉｎ Ｅｕｒｏｐｅ）』パリ、１９９８年２月。
【００７４】
［２］Ｃａｄｅｎｃｅ Ｄａｔａｓｈｅｅｔ『信号と設計の完全性を有するＥｎｖｉｓｉａＴＭ ｐｌａｃｅ−ａｎｄ−ｒｏｕｔｅ（ＥｎｖｉｓｉａＴＭ ｐｌａｃｅ−ａｎｄ−ｒｏｕｔｅ ｗｉｔｈ ｓｉｇｎａｌ ａｎｄ ｄｅｓｉｇｎ ｉｎｔｅｇｒｉｔｙ）』２０００年５月２２日にインターネットを介して入手。アドレスは、
ｈｔｔｐ：／／４．１８．２４１．１５６／ｃｏｍｐａｎｙ／ｐｒ／ａｒｃｈｉｖｅ９９／ｓｉ．ｐｄｆ
［３］Ｔ． Ｇｒａｍｓ『復号方法』ＢＩ大学用ペーパーバック、６２５、１９８６年６４〜７５ページ。
【００７５】
［４］Ｍ． Ｃｕｖｉｅｌｌｏ他『システム・オン・チップ配線における漏話用の漏電モデリングおよびシミュレーション（Ｆａｕｌｔ Ｍｏｄｅｌｉｎｇ ａｎｄ Ｓｉｍｕｌａｔｉｏｎ ｆｏｒ Ｃｒｏｓｓｔａｌｋ ｉｎ Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ）』コンピュータを用いた設計に関する国際会議（ＩＣＣＡＤ）の会報、１９９９年１１月、２０００年５月８日にインターネットを介して入手。アドレスは、
ｈｔｔｐ：／／ａｓｐｉｒｅ．ｕｃｓｄ．ｅｄｕ／ｐｒｏｊｅｃｔｓ／ｄｓｍ／ｐｕｂｌｉｃａｔｉｏｎ．ｈｔｍｌ
［５］Ｘ． Ｂａｉ他『チップ配線における漏話のスピードテスト用セルフテスト方法論（Ｓｅｌｆ−Ｔｅｓｔ Ｍｅｔｈｏｄｏｌｇｙ ｆｏｒ Ａｔ−Ｓｐｅｅｄ Ｔｅｓｔ ｏｆ Ｃｒｏｓｓｔａｌｋ ｉｎ Ｃｈｉｐ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ）』設計自動化会議（ＤＡＣ）の会報、２０００年６月、２０００年５月８日にインターネットを介して入手。アドレスは、
ＨＹＰＥＲＬＩＮＫ ”ｈｔｔｐ：／／ａｓｐｉｒｅ．ｕｃｓｄ．ｅｄｕ／ｐｒｏｊｅｃｔｓ／ｄｓｍ／ｐｕｂ１ｉｃａｔｉｏｎ．ｈｔｍｌ” ｈｔｔｐ：／／ａｓｐｉｒｅ．ｕｃｓｄ．ｅｄｕ／ｐｒｏｊｅｃｔｓ／ｄｓｍ／ｐｕｂ１ｉｃａｔｉｏｎ．ｈｔｍｌ
［６］Ｋ．Ｓｔｅｉｎｂｕｃｈ『情報処理の手帳』Ｓｐｒｉｎｇｅｒ出版、６４〜９７ページ、１９６２年　［７］ＤＥ ４１ ４２ ６５２ Ａ１
【図面の簡単な説明】
【図１】
本発明の実施例にしたがった、符号装置を示すブロック図である。
【符号の説明】
１００　　　コンピュータチップ
１０１　　　符号化装置
１０２　　　プロセッサ
１０３　　　ビット列検知ユニット
１０４　　　ビット列変換ユニット
１０５　　　送信ユニット
１０６　　　第１データ配線
１０７　　　第２データ配線
１０８　　　第３データ配線
１０９　　　第１駆動回路
１１０　　　第２駆動回路
１１１　　　第３駆動回路
１１２　　　変換ビット配線
１１３　　　変換ビット駆動回路
１１４　　　復号装置
１１５　　　受信器ユニット
１１６　　　ビット列検知ユニット
１１７　　　変換ビット検知ユニット
１１８　　　ビット列変換ユニット
１１９　　　プロセッサ
【国際公開パンフレット】
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【手続補正書】
【提出日】平成14年10月31日(2002.10.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
伝送される多数のビット列を複数の配線を介して伝送する方法であって、
伝送される多数のビット列から、少なくとも１つの第１ビット列の組み合わせが検知され、上記第１ビット列の組み合わせは、第１ビット列の組み合わせを表す信号の、配線でのクロストークが原因で、その伝送の際にビット誤り率が上昇しており、
上記検知は、マッピング表を用いて行われ、該マッピング表では、ビット誤り率のより少ない第２ビット列の組み合わせが、少なくとも１つの第１ビット列の組み合わせに割り当てられており、
検知された第１ビット列の組み合わせを、マッピング表に応じて第２ビット列の組み合わせへ変換し、
少なくとも、変換の際に変換ビットを蓄積し、上記変換ビットによって、第２ビット列の組み合わせが、変換された第１ビット列の組み合わせを意味していることが示されており、
第２ビット列の組み合わせを有する多数の伝送されるビット列と、変換ビットとが伝送される方法。
【請求項２】
各伝送時点での伝送の際に、それぞれ１つのビットが各配線に印加され、
第１ビット列の組み合わせと第２ビット列の組み合わせとが、時間的に相互に連続したビットによって構成され、該ビットは、相互に連続している伝送時点で配線に印加される請求項１に記載の方法。
【請求項３】
上記変換ビットが、更なる配線を介して伝送される、請求項１または２に記載の方法。
【請求項４】
上記変換ビットが、関連した第２ビット列に対して、配線を介して時間をずらして伝送される請求項１または２に記載の方法。
【請求項５】
第２ビット列の組み合わせを有する多数のビット列および変換ビットが、複数の配線を介して受信され、以下の、
受信される多数のビット列において、少なくとも第２ビット列の組み合わせが検知され、
第２ビット列の組み合わせのために、この第２ビット列の組み合わせに対して、関連する変換ビットが存在しているかどうかが検知され、この変換ビットによって、検知された第２ビット列の組み合わせが、変換された第１ビット列の組み合わせを意味していることが示され、
第２ビット列の組み合わせが、第１ビット列の組み合わせへと変換される、
という工程に基づいて処理される請求項１ないし４のいずれかに記載の方法。
【請求項６】
少なくとも１つの第１ビット列の組み合わせを、伝送される多数のビット列において検知するためのビット列検知ユニットを有し、上記第１ビット列の組み合わせは、第１ビット列の組み合わせを表す信号の配線でのクロストークが原因で、その伝送の際にビット誤り率が上昇しており、
検知された第１ビット列の組み合わせを、第２ビット列の組み合わせへと、マッピング表を用いて変換するためのビット列変換ユニットを有し、該マッピング表では、ビット誤り率のより少ない第２ビット列の組み合わせが、少なくとも１つの第１ビット列の組み合わせに割り当てられており、該ビット列変換ユニットを用いて、各変換の際に、少なくとも１つの変換ビットが生成され、上記変換ビットによって、第２ビット列の組み合わせが変換された第１ビット列の組み合わせを意味していることを示しており、
第２ビット列の組み合わせと変換ビットとを有する伝送されるビット列の組み合わせを伝送するための伝送ユニットを有する、伝送される多数のビット列を複数の配線を介して伝送するためのデジタル回路構造。
【請求項７】
伝送されるビット列を伝送するための、伝送ユニットに接続されている複数のビット配線を有する、請求項６に記載のデジタル回路構造。
【請求項８】
受信された多数のビット列において、少なくとも１つの第２ビット列の組み合わせを、マッピング表を用いて検知するためのビット列検知ユニットを有し、該イメージ表では、第１ビット列の組み合わせを示す信号の配線でのクロストークが原因で、その伝送の際にビット誤り率が上昇している少なくとも１つの第１ビット列の組み合わせに、その伝送の際にビット誤り率がより低い、少なくとも１つの第２ビット列の組み合わせが割り当てられており、
第２ビット列の組み合わせのために、この第２ビット列の組み合わせに関連する変換ビットが存在するかどうかを検知するための変換ビット検知ユニットを備え、この変換ビットによって、検知された第２ビット列の組み合わせが、変換された第１ビット列の組み合わせを意味することを示しており、
検知された第２ビット列の組み合わせを第１ビット列の組み合わせへと変換するためのビット列変換ユニットを有する、受信された多数のビット列を、複数の配線を介して処理するためのデジタル回路構造。
【国際調査報告】
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