(57)【要約】周囲磁界を感知し、磁界に比例する電圧Ｖｓｉｇを発生する初期ステップを含む、通過磁性物品を検出するための方法。発生する閾値電圧は、Ｖｓｉｇのピークツーピーク電圧の百分率で表される。この方法はさらに、Ｖｓｉｇが上昇し、閾値電圧を超える場合には一方の２値レベル、Ｖｓｉｇがその閾値電圧を下回った場合に他方の２値レベルになる検出器出力電圧を発生するステップを含む。Ｖｏｕｔ電圧が遷移する毎に、閾値電圧は更新され、Ｖｓｉｇ電圧の正のピークおよび負のピークを追跡する。【選択図】図１３
2004528536.tif 000002
【特許請求の範囲】
【請求項１】
磁性物品近接検出器であって、
（ａ）磁界に比例するＶｓｉｇ電圧を供給する磁界センサと、
（ｂ）前記Ｖｓｉｇ電圧と閾値電圧とを比較し、前記Ｖｓｉｇ電圧が前記閾値電圧を超えたときに第１の２値レベルを取り、前記Ｖｓｉｇ電圧が前記閾値電圧よりも低くなったときに第２の２値レベルを取る検出器出力電圧を発生するコンパレータと、
（ｃ）前記閾値電圧を発生する動作をする閾値電圧発生器であって、
（ｉ）前記Ｖｓｉｇ電圧に応答して第１のカウント信号を供給する第１のカウンタと、
（ｉｉ）前記第１のカウント信号をＰＤＡＣ電圧に変換するため前記第１のカウンタに結合され、前記検出器出力電圧が前記第２の２値レベルから前記第１の２値レベルに遷移する毎に始まり、前記ＰＤＡＣ電圧が前記Ｖｓｉｇ電圧に達すると終わる第１の時間間隔の間に前記ＰＤＡＣ電圧が減少し、前記第１の時間間隔の終わりに始まり、前記Ｖｓｉｇ電圧が正のピークに達したときに終わる第２の時間間隔の間に前記ＰＤＡＣ電圧が増大する、第１のデジタルアナログコンバータと、
（ｉｉｉ）前記Ｖｓｉｇ電圧に応答して第２のカウント信号を供給する第２のカウンタと、
（ｉｖ）前記第２のカウント信号をＮＤＡＣ電圧に変換するため前記第２のカウンタに結合され、前記検出器出力電圧が前記第１の２値レベルから前記第２の２値レベルに遷移する毎に始まり、前記ＮＤＡＣ電圧が前記Ｖｓｉｇ電圧に達すると終わる第３の時間間隔の間に前記ＮＤＡＣ電圧が増大し、前記第３の時間間隔の終わりに始まり、前記Ｖｓｉｇ電圧が負のピークに達したときに終わる第４の時間間隔の間に前記ＮＤＡＣ電圧が減少する、第２のデジタルアナログコンバータと、
を備える閾値電圧発生器を備える磁性物品近接検出器。
【請求項２】
前記ＰＤＡＣ電圧が前記Ｖｓｉｇ電圧よりも低いときに前記第１のカウント信号が増分される、請求項１に記載の磁性物品近接検出器。
【請求項３】
前記ＮＤＡＣ電圧は前記Ｖｓｉｇ電圧よりも高いときに前記第２のカウント信号が増分される、請求項１に記載の磁性物品近接検出器。
【請求項４】
前記閾値電圧発生器はさらに、前記第１のデジタルアナログコンバータの出力と前記第２のデジタルアナログコンバータの出力の間に結合されている抵抗分圧器を備える、請求項１に記載の磁性物品近接検出器。
【請求項５】
前記閾値電圧発生器は、前記Ｖｓｉｇ電圧が閾値電圧よりも高いときピークツーピークＶｓｉｇ電圧の第１の百分率で前記閾値電圧を供給し、前記Ｖｓｉｇ電圧が閾値電圧よりも低いときにピークツーピークＶｓｉｇ電圧の第２の百分率で前記閾値電圧を供給するように動作する、請求項１に記載の磁性物品近接検出器。
【請求項６】
ピークツーピークＶｓｉｇ電圧の前記第１の百分率がピークツーピークＶｓｉｇ電圧の前記第２の百分率よりも低い、請求項５に記載の磁性物品近接検出器。
【請求項７】
前記第１のカウンタに結合するため第１の制御信号を発生し、前記第２のカウンタに結合するため第２の制御信号を発生するステートマシーンをさらに備える、請求項１に記載の磁性物品近接検出器。
【請求項８】
周囲磁界を感知し、磁界に比例するＶｓｉｇ電圧を発生するステップと、
前記Ｖｓｉｇ電圧の正のピーク値の関数としてＰＤＡＣ電圧を発生するステップと、
前記Ｖｓｉｇ電圧の負のピーク値の関数としてＮＤＡＣ電圧を発生するステップと、
ＰＤＡＣ電圧とＮＤＡＣ電圧との差の百分率として閾値電圧を発生するステップと、
前記Ｖｓｉｇ電圧が閾値電圧を超える場合に第１の２値レベルを取り、前記Ｖｓｉｇ電圧が閾値電圧よりも低くなった場合に第２の２値レベルを取る検出器出力電圧を発生するステップと、
前記検出器出力電圧が前記第２の２値レベルから前記第１の２値レベルに遷移する毎に、前記ＰＤＡＣ電圧を前記Ｖｓｉｇ電圧のレベルに更新し、次の正のピーク値まで前記Ｖｓｉｇ電圧に追従することを前記ＰＤＡＣ電圧に許容するステップと、
前記検出器出力電圧が前記第１の２値レベルから前記第２の２値レベルに遷移する毎に、前記ＮＤＡＣ電圧を前記Ｖｓｉｇ電圧のレベルに更新し、次の負のピーク値まで前記Ｖｓｉｇ電圧に追従することを前記ＰＤＡＣ電圧に許容するステップを含み、
前記Ｖｓｉｇ電圧が前記閾値電圧よりも低いときに前記閾値電圧がＰＤＡＣ電圧とＮＤＡＣ電圧との差の第１の百分率であり、前記Ｖｓｉｇ電圧が前記閾値電圧よりも高いときに前記閾値電圧がＰＤＡＣ電圧とＮＤＡＣ電圧との差の第２の低い方の百分率である、
通過する磁性物品を検出する方法。
【請求項９】
前記ＰＤＡＣ電圧を発生するステップは、
ａ）前記ＰＤＡＣ電圧が前記Ｖｓｉｇ電圧よりも低いときにカウンタによりカウントし、第１のカウント信号を供給するステップと、
ｂ）前記第１のカウント信号をアナログ信号に変換して前記ＰＤＡＣ電圧を供給するステップを含む、請求項８に記載の方法。
【請求項１０】
前記ＮＤＡＣ電圧を発生するステップは、
ａ）前記ＮＤＡＣ電圧が前記Ｖｓｉｇ電圧よりも高いときにカウンタでカウントし、第２のカウント信号を供給するステップと、
ｂ）前記第２のカウント信号をアナログ信号に変換して前記ＮＤＡＣ電圧を供給するステップを含む、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホール電圧ピークツーピーク率閾値検出器などの近接検出器、特に、隣接する回転する鉄製歯車の先行および後続の歯面またはその他の磁性物品を検出することができる歯車の歯が鉄製のホール変換器、またはその他の磁界電圧変換器に関するものであり、より具体的には、ホール電圧のピークツーピーク振幅に適応する検出閾値を持つようなホールセンサに関するものである。
【背景技術】
【０００２】
ここで使用している「磁性」、「磁」という用語は、磁化されている物体、鉄製物体、および周囲の磁界を変化させる傾向のある磁気リラクタンスの低いその他の物体に適用される。
【０００３】
１９９５年８月１５日に発行された米国特許第５,４４２,２８３号では、歯車の歯の立上りエッジおよび立下りエッジを検出できるホール電圧勾配活性化、またはピーク基準検出器などの近接検出器について説明されている。検出器は、後の反対方向のホール電圧勾配の開始を示すパルス信号を発生する前にホール電圧の勾配を追跡し、続くピーク電圧を一時的に保持する回路を備える。ホール電圧保持回路には、コンデンサとコンデンサとの間で漏れる電荷の出入りを制御してパルス出力信号を出すコンパレータの誤ったトリッピングを防止する回路手段を備える。コンデンサの保持電圧にはドループがあり、このドループにより、歯車の歯の通過速度が遅くなると保持精度がますます失われ、そのため、検出器では歯車の歯の速度は正確な検出が可能な最低の速度となる。
【０００４】
磁性物品が通過することで生じる周囲磁界の変化および変換器電圧の対応する変化は変動する傾向がある。従来技術のこのようなほとんどの近接検出器では、通過物が近づくとその近接を示す高い２値出力電圧を発生し、その物体が検出器から遠ざかると低い２値出力電圧を発生する。
【０００５】
検出器の出力電圧が低から高へ変わる遷移は、変換器の電圧が固定された内部基準閾値電圧まで上昇したときにそのことを決定する、または上述の勾配活性化、またはピーク基準検出器の場合は、変換器のピーク電圧が発生したばかりで、信号電圧がピーク値から所定の電圧増分だけ低下するときにそのことを決定するコンパレータによってトリガされる。
【０００６】
これらの従来技術の近接検出器は、閾値電圧が固定されており、変換器の電圧振幅に変化があったときの変換器の電圧波形のさまざまな位置に対応する低から高（または高から低）への出力電圧を発生する。
【０００７】
変換器の電圧振幅のこのような変化の発生源にはいろいろなものがある。例えば、歯車の歯面（物品）は歯ごとに強磁性特性が異なり、歯車の偏心のために歯車の歯面から変換器までの間隔（空隙）が波のように変化する性質を持つ。また、温度変化も、空隙寸法の変化および変換器と変換器電圧の増幅器の感度の変化の原因となりうる。さらに、近接検出器内の磁界電圧変換器は通常、機械的応力および温度に伴って変化するＤＣオフセット電圧が内部にかかっている。
【０００８】
したがって、変換器の電圧にこのような変化があると、物品接近、後退の実際の距離に関して近接検出のタイミングにずれが発生し、そこで、これらの変換器の電圧が固定された閾値を超えるか、または下回る。その結果、近接検出の精度が失われ、特に歯車の歯の近接を感知することにより歯車の回転位置を検出するために採用された場合にますます許容性が低くなる。
【特許文献１】
米国特許第５,４４２,２８３号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
遷移が通過磁性物品の接近の確定点と後退の確定点に正確に対応する２値出力電圧を発生する近接検出器を実現することが本発明の目的である。
さらに、磁界電圧変換器の電圧の振幅またはオフセットが著しく変化したときにそのことを定期的に決定し、本質的に変化する検出器変換器電圧振幅のピークツーピーク値の所定の一定百分率となるように必要に応じて検出器閾値を調整する磁性物品近接検出器を実現することが他の目的である。
【課題を解決するための手段】
【００１０】
本発明は、周囲磁界を感知し、磁界に比例する電圧Ｖｓｉｇを発生する初期ステップを含む、通過磁性物品を検出するための方法に関する。発生する閾値電圧は、Ｖｓｉｇのピークツーピーク電圧の百分率で表される。この方法はさらに、Ｖｓｉｇが上昇し、閾値電圧を超える場合には第１の２値レベル、Ｖｓｉｇがその閾値電圧を下回った場合に第２の２値レベルになる検出器出力電圧を発生するステップを含む。より具体的には、発生するＰＤＡＣ電圧はＶｓｉｇの正のピーク値の関数として変化し、発生するＮＤＡＣ電圧はＶｓｉｇの負のピーク値の関数として変化する。閾値電圧は、検出器出力電圧の遷移毎に所定の量だけ更新され、さらにＶｓｉｇ電圧の正および負のピークを追跡するように更新される。
【００１１】
この配列では、ＰＤＡＣおよびＮＤＡＣ電圧を更新する比較的単純で堅牢な回路および手法が提示されており、これにより閾値電圧は所定の許容範囲内で、一定百分率のピークツーピークＶｓｉｇ電圧に留まる。この方法はさらに、Ｖｓｉｇ信号の雑音に対する回路の磁化率を低減するために利用され、検出器出力電圧の遷移を定めるスイッチ点が影響を受けないときに導入されるヒステリシスを伴う。さらに、この方法は、検出器出力電圧の遷移後に所定の量だけ閾値電圧を更新することにより複雑な閾値電圧更新決定が不要になるため、応答時間が比較的短い。さらに、この閾値電圧更新手法が単純であるため、回路試験が簡素化され、製造時間が短縮し、また製造コストも低減される。
【００１２】
閾値電圧は、Ｖｓｉｇが閾値電圧を超えたときにピークツーピークＶｓｉｇ電圧の第１の百分率に対応する第１のレベルにあり、Ｖｓｉｇが閾値電圧よりも低いときにピークツーピークＶｓｉｇ電圧の第２の百分率に対応する第２のレベルにある。この配列では、閾値電圧はヒステリシスを伴う。より具体的には、閾値電圧の第１のレベルは電圧ＰＤＡＣ−ＮＤＡＣの第１の百分率であり、閾値電圧の第２のレベルは電圧ＰＤＡＣ−ＮＤＡＣの第２の百分率である。
【００１３】
閾値電圧更新ステップは、検出器出力信号が一方の２値レベルから他方の２値レベルへ遷移した後所定の量だけＰＤＡＣ電圧を減少し、検出器出力信号のそれと反対向きの遷移が生じた後所定の量だけＮＤＡＣ電圧を増加するステップを含む。閾値電圧更新ステップはさらに、ＰＤＡＣ電圧がＶｓｉｇ信号の正のピークを追跡し、ＮＤＡＣ電圧がＶｓｉｇ電圧の負のピークを追跡するステップを含む。
【００１４】
さらに、磁界に比例する電圧出力信号Ｖｓｉｇを発生する磁界センサを備える磁性物品検出器、Ｖｓｉｇのピークツーピーク電圧の一定百分率である閾値電圧を発生する動作をする閾値電圧発生器、およびＶｓｉｇと閾値電圧を比較して検出器出力電圧を発生するコンパレータについても説明している。検出器出力電圧は、Ｖｓｉｇが上昇し、閾値電圧を超える場合に第１の２値レベルになり、Ｖｓｉｇがその閾値電圧を下回った場合に他の２値レベルになる。閾値電圧は、検出器出力電圧の遷移毎に所定の量だけ更新され、さらにＶｓｉｇ電圧の正および負のピークを追跡するように更新される。ヒステリシス回路は、Ｖｓｉｇが閾値電圧を超えたときにＶｓｉｇのピークツーピーク電圧の第１の百分率である第１のレベルの閾値電圧を発生し、Ｖｓｉｇが閾値電圧よりも低いときにＶｓｉｇのピークツーピーク電圧の第２の百分率である第２のレベルの閾値電圧を発生する。
【００１５】
閾値電圧発生器は、ＰＤＡＣ電圧発生器、ＮＤＡＣ電圧発生器、およびＰＤＡＣ電圧とＮＤＡＣ電圧とを結合する回路を備え、ＰＤＡＣとＮＤＡＣの電圧の差の百分率として閾値電圧を供給する。ＰＤＡＣ電圧発生器は、第１のカウント信号が供給される出力を持つ第１のカウンタと、第１のカウンタの出力に結合されている入力とＰＤＡＣ電圧が供給される出力を備える第１のデジタルアナログコンバータを備える。第１のカウンタはカウントアップするカウンタで、Ｖｓｉｇ電圧がＰＤＡＣ電圧よりも大きいときＰＤＡＣ電圧が上昇し、それにより、ＰＤＡＣ電圧がＶｓｉｇ電圧の正のピークを追跡する。第１のカウンタは、第１の極性の検出器出力電圧の遷移後所定の持続時間だけカウントダウンし、それにより、ＰＤＡＣ電圧を所定の量だけ減少する。同様に、ＮＤＡＣ電圧発生器は、第２のカウント信号が供給される出力を持つ第２のカウンタと、第２のカウンタの出力に結合されている入力とＮＤＡＣ電圧が供給される出力を備える第２のデジタルアナログコンバータを備える。第２のカウンタはカウントダウンするカウンタであり、ＮＤＡＣ電圧がＶｓｉｇ電圧の負のピークを追跡し、第２の極性の検出器出力電圧の遷移後所定の持続時間だけカウントアップし、それにより、ＮＤＡＣ電圧を所定の量だけ増加する。
【発明を実施するための最良の形態】
【００１６】
図１のホール素子１０は電流ＩHによる電力の供給を受け、出力はホール電圧増幅器１２の入力に接続されている。ホール素子１０を磁石（図示されていない）の一方の磁極に取り付け、鉄製の物品が接近したときに、ホール電圧ＶHおよび増幅されたホール電圧Ｖｓｉｇが増加（または減少）し、この物体が後退したときに、ＶHおよびＶｓｉｇが減少（または磁極の極性に応じて増加）するようにできる。それとは別に、図１のセンサ回路を使用して、それ自体磁化されている磁性物品を検出することができるが、この場合、ホール素子を磁石の近くに装着する必要はない。
【００１７】
磁気抵抗ブリッジ（図示されていない）をホール素子の代わりに使用することもできる。さらに、出力がホール電圧増幅器（図には示されていない）の入力に差動動作するように接続されている２つのホール素子は、第２の他の磁界電圧変換器を表す。
【００１８】
増幅されたホール電圧Ｖｓｉｇは、図１の近接検出器内の残りの回路によって操作され、陰影グラフのように、通過物品のプロフィールを反映する２値方形波出力信号Ｖｏｕｔを出力する。
【００１９】
図１を参照すると、増幅されたホール電圧Ｖｓｉｇは第１のコンパレータ１４の正の入力に印加され、さらに、第２のコンパレータ１６の正の入力と他の第２のコンパレータ２６の負の入力にも印加され、それぞれＶｐｃｏｍｐおよびＶｎｃｏｍｐを発生する（図９および１０）。複合ラッチは、インバータ３２ａと３２ｂおよびクロック入力のあるフリップフロップ３３ａおよび３３ｂで構成され、中間信号Ｑ３３ｂ（図１１）および近接検出器出力電圧Ｖｏｕｔ（図１２）を発生する。コンパレータ１６および２６、インバータ３２ａおよび３２ｂ、およびフリップフロップ３３ａおよび３３ｂを含む回路は、コンパレータヒステリシス回路がバイアスをかけてコンパレータヒステリシスループの中心をピークツーピーク変換器信号の所定の百分率に対応するレベルにずらすピークツーピーク率閾値検出器を備える。
【００２０】
図２および３を参照し、さらに図６および９を参照すると、Ｖｓｉｇのそれぞれの立上り部分で、電圧Ｖｓｉｇは正のピークから下がり、時刻ｔ1に、抵抗分圧器３４のタップから出力される基準閾値電圧ＶPthよりも下がる。時刻ｔ1に、コンパレータ１６の出力Ｖpcompは図９に示されているように２値高レベルから２値低レベルに移行し、図１２に示されているようにＶｏｕｔは高レベルから低レベルに移行する。
【００２１】
Ｖｓｉｇのそれぞれの立下り部分で、電圧Ｖｓｉｇが負のピークから上昇（または下降）し、時刻ｔ2に、抵抗分圧器３４の低側タップに出力される基準閾値電圧ＶNthよりも上がる。時刻ｔ2に、コンパレータ１６の出力Ｖncompは図１０に示されているように２値低レベルから２値高レベルに移行し、図１２に示されているようにＶｏｕｔは低レベルから高レベルに移行する。
【００２２】
開始点として、カウンタ１７は０カウントに設定されているとし、第１のコンパレータ１４の出力が高レベルになると、カウンタ１７はｃｌｋ１８からクロックパルスのカウントを開始する。その結果のカウントは、デジタルアナログコンバータ（ＰＤＡＣ１）２０に送られ、そこで出力アナログ電圧ＶPnewが発生するが、これは常に０からＤＣ電源電圧＋Ｖｒｅｇまでの範囲内にある。どの瞬間にも、ＶPnewの振幅はカウンタ１７からのカウント信号の直接の一次関数となっている。最初に検出器回路の電源が投入されると、論理ブロック（図に示されていない）はＤＣ電源電圧＋Ｖｒｅｇがオンになったことを感知し、カウンタを０カウントにリセットする。
【００２３】
コンパレータ１４にはヒステリシスがあり、そのため、シュミット型コンパレータである。ＤＡＣ２０（ＰＤＡＣ１）の出力は、コンパレータ１４の負の入力に接続されているため、Ｖｓｉｇが電圧ＶPnewにコンパレータ１４の小ヒステリシス閾値電圧Ｖhys1を加えた電圧よりも大きくなると必ず、コンパレータ１４の出力は高レベルに移行する。そのときにＶｏｕｔが低レベルであると、ＡＮＤゲート１５の出力は高レベルに移行し、カウンタ１７はイネーブル状態になり、カウントを行う。Ｖｓｉｇの値が正方向に大きくなると、ＶPnewは、図４に示されているように、階段を上がるようにしてＶｓｉｇを追跡する。階段状のＶPnewの縦方向偏位増分はＶｒｅｇ／２nに等しいが、ただしｎはＤＡＣビットの個数である。水平方向時間増分Δｔ１はＶｓｉｇの勾配が減少すると増加する。
【００２４】
図４に示されているように、Ｖｓｉｇの正電圧ピークに達すると、カウンタ１７はカウントを停止し（例えば、時刻ｔpp1に）、ＶPnewは、保持されている電圧ＶPnewよりも大きい信号Ｖｓｉｇの後続の正のパルスで、ＶPnewが再びピークまで後続の正のパルスを追跡し（例えば、時刻ｔpp2で）その新しいピーク電圧を保持するのを開始するまで、このピーク電圧を保持する。
【００２５】
更新カウンタ３６は、近接検出器出力信号Ｖｏｕｔの低レベルから高レベルへの遷移、つまり正遷移をカウントする６ビットカウンタである。時刻ｔupdateで、６４回の正の２値遷移がカウントされると、カウンタ３６は最初に戻り、再び０カウントから始めて続く正の遷移をカウントする。図５、５ａ、６、７、および８を参照すると、時刻ｔupdateで、更新カウンタ３６の出力が高レベルに移行し、ラッチ４２および５２がイネーブルされ、続いてディセーブルされてから、カウンタ１７（およびカウンタ２７）が遅延回路３９を介してリセットされる。
【００２６】
そこで、６４カウントの各更新時間間隔の終わりに、ＰＤＡＣ１の出力電圧ＶPnewがその更新時間間隔で信号Ｖｓｉｇに発生した最高の正偏位の正ピーク電圧を保持する。したがって、Ｖｓｉｇの最近の最大正電圧ピークは、Ｖｓｉｇの一方の極性の所定の回数の偏位の各更新時間間隔の終わりに更新される。この例の所定の（カウント）数は、６４個の正偏位ピークに設定され、そのためカウンタ３６は６ビットカウンタであるが、この数値は重要ではない。
【００２７】
各カウント６４の終わりに、更新カウンタ３６の出力は高レベルに移行し、更新ＡＮＤゲート３８がイネーブルされる。更新信号Ｖupdtが同時に高レベルになると、更新ＡＮＤゲート３８の出力は高レベルに移行し、ラッチ４２がイネーブルされる。ラッチ４２は、続く更新時間間隔（Ｖｓｉｇの６４個のパルスの）でカウンタ１７にカウントを保持する。その更新時間間隔で、そのカウントがＰＤＡＣ２  ４４の入力に加えられる。検出器の起動後の最初の更新時間間隔の終わりに、ＰＤＡＣ２  ４４により、最初の更新時間間隔（図５に示されている一番左の更新時間間隔）が始まったときのＶｓｉｇの初期振幅に等しいアナログ信号ＶPoldが出力のところに発生する。
【００２８】
ウィンドウコンパレータ４６では、基準電圧入力がＰＤＡＣ１  ２０の出力に接続されている。ＰＤＡＣ２の出力信号ＶPoldが、単位利得バッファ段４８を介して抵抗分圧器３４の一端に印加される。そこから、信号ＶPoldが、加算および減算ＤＣバイアス電圧ΔＶを介してウィンドウコンパレータ４６のプラスとマイナスの入力に印加される。
【００２９】
図５を参照すると、更新時間間隔の終わり時刻ｔupdateに、ＶPnewがＶPold＋ΔおよびＶPold−Δの範囲を外れている場合のみウィンドウコンパレータ４６の出力が高レベルになる。更新時間間隔の終わりに、ＶPnewがこの範囲の上または下にあると、ウィンドウコンパレータの出力は高レベルに移行し、ＯＲゲート５０の出力は高レベルに移行する。その結果、ＡＮＤゲート３８の出力は高レベルに移行し、ラッチ４２はカウンタ１７の現在のカウントでラッチする。図５に示されているように、これによりＶPoldが更新される、つまり、ＰＤＡＣ２  ４４により、前の更新時間間隔で発生した保持されているＶPnewの初期振幅に等しいアナログ信号ＶPoldが出力のところに発生する。最初の更新時間間隔の後のすべての更新時間間隔は、図５の第２の時間間隔に示されているような先行する時間間隔のＶxnewの最後に保持されている値にＶxoldを更新するかどうかに関する決定から始まる。
【００３０】
Ｖnewの現在値、つまり更新時間間隔全体にわたるＶｓｉｇの最大ピーク正ピーク値がその更新時間間隔の終わりにＶPold＋ΔからＶPold−Δまでの範囲を外れておらず、その範囲内にあれば、コンパレータ４６の出力は低レベルのままであり、ラッチ４２はイネーブルされない。
【００３１】
図１の近接検出器の下側回路部分は、本質的に、説明したばかりの上側部分の構造を反映している。下側回路部分では、Ｖｓｉｇの正のパルスに関する上側部分と同様に、Ｖｓｉｇの負のパルスを操作する。ＮＤＡＣ１  ３０、ラッチ５２、およびＮＤＡＣ２によってＶｓｉｇの負のピークが保持されることを除き、Ｖｓｉｇの立上り部分で下側回路部分に実行される動作はない。
【００３２】
例えば、コンパレータ２４および２６の出力は、Ｖｓｉｇが負になったときのみ高レベルになる。したがって、Ｖｓｉｇが負に移行したときにのみ、ＡＮＤゲート２５、カウンタ２７、ＮＤＡＣ１  ３０、ラッチ５２、ＮＤＡＣ２  ５４、バッファ５８、およびウィンドウコンパレータ５６の信号に状態の変化がある。回路の上側（Ｐ）および下側（Ｎ）部分は、ｃｌｋ１８、リセット遅延回路３９、およびＯＲゲート５０を共有している。ＤＣ基準電圧＋Ｖｒｅｇとグラウンドは、ＰＤＡＣ１  ２０およびＰＤＡＣ２  ４４との接続に関して逆にＮＤＡＣ１  ３０およびＮＤＡＣ２  ５４に接続されていることに留意されたい。そのため、（カウンタ１７の）カウントがＰＤＡＣまで増えるとともに出力電圧が高くなる代わりに、（カウンタ２７の）カウントが増えるとともにＮＤＡＣの出力電圧が低くなる。それとは別に、カウンタ２７が最大カウントからカウントダウンする種類のカウンタであった場合にＰＤＡＣのようにＮＤＡＣをＤＣ基準電圧に接続しておくことも可能である。また、カウンタ１７および２７は、最大カウントを超えたときにカウントが最初に戻るのを防止するオーバーフロー防止機能を備える種類のカウンタであるが、カウンタ３６は最初に戻る単純な種類のものである。抵抗分圧器３４は、上側および下側回路部分を結ぶブリッジコンポーネントである。
【００３３】
分圧器３４の両端は、それぞれ、バッファ段４８および５８の出力に接続されている。保持されている信号ＶPoldが分圧器３４の上端に印加され、保持されている信号ＶNoldが下端に印加される。抵抗中心（そこから、両端までの抵抗が等しい）では、保持されている正のピーク電圧（Ｖｓｉｇの）ＶPoldと保持されている負のピーク電圧ＶNoldとの間の中心電圧に等しい電圧Ｖｏｓが発生する。閾値電圧ＶNthおよびＶPthは、それぞれ、分圧器３４までの約３分の１および３分の２のところに示されている。
【００３４】
これらの閾値電圧ＶNthおよびＶPthは、Ｖｓｉｇの電圧ピークが変化するときかつ／またはＶｓｉｇに含まれるオフセット電圧が変化するときであってもＶｓｉｇの一定百分率のピークツーピーク電圧に留まる更新時間間隔毎に調整されていることは理解されるであろう。
【００３５】
分圧器３４は、６個の抵抗値の等しい抵抗器から成り立っている。電圧Ｖｏｓは、電圧Ｖｒｅｇの５０％である。ＶPthおよびＶNthは、Ｖｒｅｇの約６７％および３３％に設定するのが好ましく、一般的には、Ｖｓｉｇの最も勾配の急な部分をＶｏｓに近い値に設定する。一般に、ＶPthは、分圧器の中心点に取るか、または電圧差ＶPnew−ＶNnewの５０％から１００％までの間の高い方の点に取ることができる。同様に、ＶNthは、分圧器の中心点に取る、すなわちＶPnew−ＶNnewの５０％か、または電圧差ＶPnew−ＶNnewの５０％から０％までの間の低い方の点に取ることができる。閾値ＶPthおよびＶNthは、中心電圧Ｖｏｓから等しくない大きさとする、つまり非対称的にすることができる。
【００３６】
いかなる場合も、これらの閾値電圧は時刻とともに変化し、信号（Ｖｓｉｇ）の現在の（更新された）一定百分率のピークツーピーク電圧差である。これは、上述のようにピークツーピーク率閾値モードで動作する場合に、遷移がより正確に通過磁性物品の接近確定点と後退確定点に対応する２値出力電圧を近接センサが発生するという大きな利点がある。
【００３７】
図１３を参照すると、類似の参照番号で類似の要素を指している、磁性物品近接検出器の他の実施形態が示されている。この検出器は、増幅器１２にホール電圧を加え、増幅器は上述のように図１とともに増幅されたホール電圧Ｖｓｉｇを供給するホール素子１０を備える。図１の検出器と同様に、図１３の検出器は方形波出力信号Ｖｏｕｔを、Ｖｓｉｇが上昇して閾値電圧を超えたときに第１の２値レベルで発生し、Ｖｓｉｇが閾値電圧よりも低くなったときに他の２値レベルで発生するように動作する。図１の実施形態では、閾値電圧は個々のＶPthとＶNth電圧からなり、図１３の実施形態では、単一閾値電圧ＶＴＨはヒステリシスを伴う。
【００３８】
図１および図１３の実施形態は、さらに、両方の場合において、閾値電圧がＶｓｉｇの一定百分率のピークツーピーク電圧であり、更新され所定の許容範囲内でその百分率のＶｓｉｇ電圧が保持される。したがって、そのような検出器は両方とも、ピークツーピーク率閾値検出器として特徴づけることができる。図１の実施形態では、ＶPth閾値電圧はＶｓｉｇの第１の百分率であり、ＶNthはＶｓｉｇの第２の百分率である。一方図１３の実施形態では、ＶＴＨ閾値電圧は、Ｖｓｉｇが閾値電圧を超えたときにＶｓｉｇの第１の百分率に対応する第１のレベルにあり、Ｖｓｉｇが閾値電圧よりも低いときにＶｓｉｇの第２の百分率に対応する第２のレベルにある（つまり、閾値電圧ＶＴＨはヒステリシスを伴う）。
【００３９】
当業者であれば、本発明の範囲内において、本明細書で説明されている検出器は閾値電圧がＶｓｉｇ電圧またはピーク基準電圧の固定百分率である中間信号検出器の形態を取るように、または備えるように実装できることは理解するであろう（つまり、勾配活性化検出器）。一実施例では、ピークツーピーク率閾値検出器は、検出器出力信号ＶｏｕｔがＶｓｉｇが高くなり保持されている負のピーク偏位を所定の量だけ超えたときに一方の２値レベルになり、Ｖｓｉｇが保持されている正のピーク偏位から所定の量だけ低くなったときにもう一方の２値レベルになるようなピーク基準検出器を備えることができる。
【００４０】
Ｖｓｉｇ電圧が第１のコンパレータ１００の正の入力と第２のコンパレータ１０４の負の入力に印加される。コンパレータ１００および１０４の出力信号は、それぞれのＮＯＲゲート１０８および１１２の入力に結合されている。ＮＯＲゲート１０８および１１２の第２の入力は、図１４とともに後述の更新コントローラ１２０からそれぞれの制御信号を受信する。特に、ＮＯＲゲート１０８では、図のように、ｐ＿ｃｎｔ＿ｕｐ＿ｎ信号を第２の入力に印加し、ＮＯＲゲート１１２では、ｎ＿ｃｎｔ＿ｕｐ＿ｎ信号を第２の入力に印加する。
【００４１】
ＮＯＲゲート１０８の出力は、アップ／ダウンカウンタ１１４のＨＯＬＤ入力に印加される。カウンタ出力は、ＨＯＬＤ力信号が第１の論理レベルにあるときに一定に保たれ（つまり、カウンタは不動作にされる）、ＨＯＬＤ入力信号が第２の論理レベルにあるときに解除される（つまり、カウンタはイネーブルされる）。図の実施形態では、カウンタ１１４はＨＯＬＤ入力が低レベルのときにイネーブルされる６ビットカウンタである。更新コントローラ１２０（図１４）から送られてくる制御信号ｐ＿ｃｎｔ＿ｕｐは、カウンタ１１４のＵＰＤＮ入力に印加され、カウント方向を制御する。明らかなように、ｐ＿ｃｎｔ＿ｕｐ信号は通常、カウンタ１１４のカウントアップを引き起こす。しかし、状況によっては、ｐ＿ｃｎｔ＿ｕｐ信号は単一のクロックサイクルに対して、カウンタ１１４のカウントダウンを引き起こす。カウンタ１１４は、システムクロック信号ｃｌｋと同期し、また検出器の起動時にカウンタ１１４をリセットするｐｎｄａｃ＿ｒｅｓｎ信号に応答する。
【００４２】
カウンタ１１４の出力は、正デジタルアナログコンバータ（ＰＤＡＣ）１１８の入力に結合されている。ＰＤＡＣ  １１８の出力は電圧ＰＤＡＣを供給し、後述のように、これを使用して、検出器閾値電圧ＶＴＨを発生する。動作時に、ＰＤＡＣ電圧はＶｓｉｇ電圧の正のピーク値のいくつかの変動に応じて変化する。ＰＤＡＣ電圧の変化により生じるＶＴＨ閾値電圧の変化が実質的に感知できないようにＰＤＡＣ  １１８の分解能を選択する。図の実施形態では、ＰＤＡＣ  １１８の分解能は５０ｍＶである。ＰＤＡＣ電圧は、バッファ１２４に結合され、図のようにコンパレータ１００の負入力にフィードバックされる。
【００４３】
コンパレータ１００、ＮＯＲゲート１０８、カウンタ１１４、ＰＤＡＣ  １１８、およびバッファ１２４は、検出器回路の「正部分」を含む。検出器の「負部分」も同様に配置される。特に、ＮＯＲゲート１１２の出力は、アップ／ダウンカウンタ１３０のＨＯＬＤ入力に結合される。カウンタ１３０はさらに、ｃｌｋクロック信号、ｐｎｄａｃ＿ｒｅｓｎリセット信号、およびカウント方向を制御する更新コントローラ１２０（図１４）によって供給されるｎ＿ｃｎｔ＿ｕｐ制御信号に応答する。
【００４４】
アップ／ダウンカウンタ１３０の出力は、負デジタルアナログコンバータ（ＮＤＡＣ）１３４の入力に結合され、ＶＴＨ閾値電圧を発生するためにＰＤＡＣ電圧とともに使用されるＮＤＡＣ電圧を発生する。ＮＤＡＣ電圧はＶｓｉｇ電圧の負のピーク値のいくつかの変動に応じて変化する。ＰＤＡＣ１１８のように、ＮＤＡＣ１３４の分解能は、ＮＤＡＣ電圧の変化により生じるＶＴＨ閾値電圧の変化が実質的に感知できないようにＮＤＡＣ  １３４の分解能を選択する。図の実施形態では、ＮＤＡＣ  １３４の分解能は５０ｍＶである。ＮＤＡＣ電圧は、バッファ１３６に結合され、図のようにコンパレータ１０４の負入力にさらにフィードバックされる。
【００４５】
バッファリングされているＰＤＡＣおよびＮＤＡＣ電圧は、直列抵抗器１４２、１４４、１４６、および１４８からなる抵抗分圧器１４０に結合され、コンパレータ１６０によりＶｓｉｇ電圧と比較するためＶＴＨ閾値電圧を発生する。コンパレータ１６０の出力は検出器出力信号Ｖｏｕｔを供給し、これは、Ｖｓｉｇ電圧がＶＴＨ閾値電圧を超えたときに第１の２値または論理レベルにあり、Ｖｓｉｇ電圧がＶＴＨ閾値電圧よりも低いときに第２の２値レベルにある。
【００４６】
ＶＴＨ閾値電圧は、ある百分率のピークツーピークＶｓｉｇ電圧に設定され、所定の許容範囲内でピークツーピークＶｓｉｇ電圧のその百分率に留まるようにＶｓｉｇ電圧のいくつかの変動に応じて更新されるという意味で適応型である。明らかなように、この配置は、ＰＤＡＣおよびＮＤＡＣ電圧を使用してＶＴＨ閾値電圧を発生し、それぞれＶｓｉｇの正および負のピーク値のいくつかの変動に応じてＰＤＡＣおよびＮＤＡＣ電圧を変化させることにより実現される。
【００４７】
ＶＴＨ閾値電圧は、ＶＴＨがＶｓｉｇがＶＴＨ閾値電圧を超えたときにピークツーピークＶｓｉｇ電圧の第１の百分率に対応する第１のレベルにあり、ＶｓｉｇがＶＴＨ閾値電圧よりも低いときにピークツーピークＶｓｉｇ電圧の第２の百分率に対応する第２のレベルにあるという意味でヒステリシスを伴う。つまり、Ｖｓｉｇ電圧がＶＴＨ閾値電圧の第１のレベルよりも低くなると、ＶＴＨ閾値電圧が高くなり、Ｖｓｉｇ電圧はＶｏｕｔ信号遷移の前にＶＴＨ閾値電圧の第２の高い方のレベルを超えるようでなければならない。図の実施形態では、第１および第２の百分率はピークツーピークＶｓｉｇ電圧の固定された百分率であるが、ピークツーピークＶｓｉｇ電圧の可変百分率としてこの百分率を定めることは本発明の範囲内にある。
【００４８】
より具体的には、それぞれの抵抗器１４２、１４８を選択的に「ショート」させるためのスイッチ１６６、１６８のペアが用意される。このために、スイッチ１６６および１６８は、それぞれ抵抗分圧器１４０の抵抗器１４２および１４８と並列に結合されている。コンパレータ１６０からのＶｏｕｔ信号は、インバータ１６４により反転され、図のように、スイッチ１６６および１６８の制御入力に印加されるｐｏｓ＿ｃｏｍｐｎ信号を供給する。スイッチ１６６および１６８の第２の制御入力は、Ｖｏｕｔ信号に応答する。
【００４９】
さらに図１５および１６を参照すると、Ｖｏｕｔおよびｐｏｓ＿ｃｏｍｐｎ制御信号が第１のそれぞれの論理状態にある場合、スイッチ１６６、１６８のうちの一方は開いており、他方は閉じている。図の実施形態では、Ｖｏｕｔ信号が論理高レベルにあり、ｐｏｓ＿ｃｏｍｐｎ信号が論理低レベルにある場合、スイッチ１６６は開いておりスイッチ１６８は閉じている。この条件の下で、抵抗器１４８は閉じているスイッチ１６８によって「ショート」させられ、ＶＴＨ閾値電圧はＰＤＡＣおよびＮＤＡＣ電圧に関して第１のレベルにある。図の実施形態では、第１のレベルはＰＤＡＣ電圧とＮＤＡＣ電圧との差の約４０％である。Ｖｏｕｔ信号が論理低レベルにあり、ｐｏｓ＿ｃｏｍｐｎ信号が高レベルにある場合、スイッチ１６６は閉じておりスイッチ１６８は開いている。そのため、抵抗器１４２は「ショート」する。この条件の下で、ＶＴＨ閾値電圧は第２のレベルにあり、図の実施形態では第２のレベルはＰＤＡＣ−ＮＤＡＣ電圧の約６０％である。ＰＤＡＣおよびＮＤＡＣ電圧は後述のようにＶｓｉｇ電圧のいくつかの変動に応じて更新されるため、第１のＶＴＨ閾値電圧レベルは所定の許容範囲内でピークツーピークＶｓｉｇ電圧の第１の百分率に対応し、第２のＶＴＨ閾値電圧レベルは所定の許容範囲内でピークツーピークＶｓｉｇ電圧の第２の百分率に対応する。一般に、第１の百分率と第２の百分率は両方ともピークツーピークＶｓｉｇ電圧の０％から１００％までの範囲にある。図の実施形態において、第１の百分率が０％から５０％の範囲内であり、第２の百分率が５０％から１００％までの範囲であるとさらに好ましい。
【００５０】
Ｖｓｉｇ電圧の正および負のピーク値のいくつかの変動に応じてＰＤＡＣおよびＮＤＡＣ電圧を更新するには、それぞれ、更新コントローラ１２０（図１４）で使用できるように「電圧ｏｋウィンドウ」を設定する。電圧ｏｋウィンドウにより、ＶＴＨ閾値電圧とその値が表すＶｓｉｇ電圧との間の「所定の許容範囲」が定められる。第１の電圧源１７０が、バッファリングされたＰＤＡＣ電圧に結合され、ＰＤＡＣ電圧よりも低い所定の電圧である電圧ＰＤＡＣ−ΔＶを発生する。図の実施形態では、ΔＶは２ビットまたは１００ｍＶに相当する。同様に、電圧源１７２は、バッファリングされたＮＤＡＣ電圧に結合され、図の実施形態で、ＮＤＡＣ電圧よりも高い２ビットに応答する電圧ＮＤＡＣ＋ΔＶを発生する。ＰＤＡＣ電圧を更新するために使用される「正電圧ｏｋウィンドウ」は、ＰＤＡＣとＰＤＡＣ−ΔＶ電圧の間で定義され、ＮＤＡＣ電圧を更新するために使用される「負電圧ｏｋウィンドウ」はＮＤＡＣとＮＤＡＣ＋ΔＶ電圧の間で定義される。
【００５１】
図１７、１７ａ、１８、および１９を参照すると、ＰＤＡＣおよびＮＤＡＣ電圧をＶｓｉｇ電圧の正および負のピークの変動に応じて更新する方法については、それぞれ、後で説明する。特に、図１７はＰＤＡＣ電圧がいくつかの更新された時間間隔にわたるＶｓｉｇの正のピークのいくつかの変動とともにどのように変化するかを示しており、図１８はＰＤＡＣ電圧を更新する際の検出器の動作を示す対応する流れ図である。図１７ａは、ＮＤＡＣ電圧が複数の更新時間間隔にわたるＶｓｉｇの負のピークのいくつかの変動とともに変化する仕方を示しており、図１９は対応する流れ図である。当業者であれば、図１８と１９に示されている方法は説明のため示されているにすぎず、ステップの順序を変えるなどして容易に変更できることを理解するであろう。
【００５２】
検出器の電源投入後、時刻Ｘで終わる最初の間隔が続くが、これは、起動時間間隔と呼ぶ。その後の時間間隔は更新時間間隔と呼び、その時間間隔の間および／またはその後、ＰＤＡＣおよびＮＤＡＣ電圧を更新することができる。起動時間間隔では、ＰＤＡＣ  １１８およびＮＤＡＣ  １３４は、図に示されているように、それぞれＶｓｉｇ電圧の最高および最低のピークを追跡する。初期Ｖｓｉｇ電圧は不明なので、ＰＤＡＣ電圧は負の電圧レールなどのＶｓｉｇの正の最小予想ピークよりも低い値に設定され、ＮＤＡＣ電圧は正の電圧レールなどのＶｓｉｇの負の最小予想ピークよりも高い値に設定される。更新コントローラ１２０（図１４）は、必要に応じてＰＤＡＣおよびＮＤＡＣ電圧を更新するように動作し、起動時間間隔ではディセーブルされる。
【００５３】
起動時間間隔の後、時刻Ｘに、Ｖｓｉｇの正のピークが所定の時間間隔で正の電圧ｏｋウィンドウ内にあれば、ＰＤＡＣ電圧は、図１７の時刻ＸからＸ＋１の間隔で示されているように、この時間間隔またはこの時間間隔の終わりに更新されない。しかし、Ｖｓｉｇ電圧の正のピーク値が正の電圧ｏｋウィンドウを超える（つまり、ＰＤＡＣを超える）場合、ＰＤＡＣ電圧は、図１７の時刻Ｘ＋２からＸ＋３までの時間間隔で示されているように、この正のピーク電圧の値まで上げられる。最後に、所定の時間間隔でのＶｓｉｇ電圧のすべての正のピークが正の電圧ｏｋウィンドウよりも小さい（つまり、ＰＤＡＣ−ΔＶよりも小さい）場合、ＰＤＡＣ電圧は、図１７の時刻Ｘ＋１からＸ＋２までの時間間隔で示されているように、その時間間隔の終わりに所定の量だけ減分される。一実施形態では、ＰＤＡＣ電圧は、Ｖｓｉｇ電圧の正のすべてのピークが正の電圧ｏｋウインドウよりも小さくなる時間間隔の終わりに１ビットだけ減分される。
【００５４】
図１８を参照すると、ＰＤＡＣ電圧をＶｓｉｇ電圧の正のピークの関数として更新する方法がステップ２００から開始する。ステップ２０４で、Ｖｓｉｇが正の電圧ｏｋウィンドウの上限、つまりＰＤＡＣよりも大きいか否かを決定する。Ｖｓｉｇ電圧がＰＤＡＣよりも大きい場合、後続のステップ２０８でＰＤＡＣ電圧はＶｓｉｇ電圧の値まで増分される。Ｖｓｉｇ電圧がＰＤＡＣ電圧以下の場合、現在の時間間隔が経過しているか否かをステップ２１２で次に決定する。ステップ２０４〜２１２は、時間間隔が終了するまで繰り返される。
【００５５】
更新時間間隔は、Ｖｏｕｔ電圧の所定の回数の遷移からなる。図の実施形態では、それぞれの時間間隔はＶｏｕｔ信号の１２８回の正の（またはそれとは別に、１２８回の負の）遷移からなるのが好ましい。ただし、さらに一般的には、時間間隔は通過磁性物品の１分解能よりも高いと都合がよい。例えば、磁性物品が、歯が谷を挟んで間隔を空けて並んでいる回転する歯車である場合を考えると、この配置により最も高い歯と最も深い谷がそれぞれの時間間隔で検出されるようになる。
【００５６】
ステップ２１６で、それぞれの時間間隔の終わりに、その特定の時間間隔におけるＶｓｉｇ電圧の正のピークすべてが正の電圧ｏｋウィンドウ（つまり、ＰＤＡＣ−ΔＶ）よりも小さかったかどうかが決定される。特定の間隔における正のＶｓｉｇピークすべてがＰＤＡＣ−ΔＶよりも小さかった場合、ＰＤＡＣ電圧はステップ２２０で所定の量だけ減分され、その後、このプロセスはステップ２２４で終了する。図の実施形態では、ＰＤＡＣ電圧を減分する単位となる所定の量は１ビット、つまり５０ｍＶである。ただし、その時間間隔におけるＶｓｉｇ電圧の正のピークすべてが正の電圧ｏｋウィンドウよりも小さいわけではなかった場合、このプロセスは示されているように、ステップ２２４で終了する。
【００５７】
図１７ａと１９では、Ｖｓｉｇ電圧のいくつかの負のピーク値に応じてＮＤＡＣ電圧を更新する際の検出器の動作が説明されている。一般に、ＮＤＡＣ電圧は、ＰＤＡＣ電圧がＶｓｉｇの正のピークへの応答として更新されるのとは逆に、Ｖｓｉｇの負のピークへの応答として更新される。特に、図１７ａの時刻ＸからＸ＋１までに示されているように、所定の間隔におけるＶｓｉｇ電圧の負のピーク１つが負の電圧ｏｋウィンドウ内にある限り、ＮＤＡＣ電圧は変更されない。しかし、その間隔におけるＶｓｉｇ電圧のすべての負のピークが負の電圧ｏｋウィンドウよりも大きかった（つまり、ＮＤＡＣ＋ΔＶよりも大きかった）場合、ＮＤＡＣ電圧は、図の時刻Ｘ＋２に示されているようにその間隔の終わりに１ビットなどの所定の量だけ増分される。最後に、負のＶｓｉｇピークのどれかが負の電圧ｏｋウィンドウよりも小さい（つまり、ＮＤＡＣ電圧よりも小さい）場合、ＮＤＡＣ電圧は、図１７ａの時刻Ｘ＋２からＸ＋３までの間に発生するようにその負のピーク電圧に等しくなるまで減分される。
【００５８】
ＮＤＡＣ電圧を更新する際の検出器の動作は、ステップ２３０から始まる図１９の流れ図に示されている。ステップ２３４で、Ｖｓｉｇ電圧がＮＤＡＣ電圧よりも小さいかどうかが決定される。Ｖｓｉｇ電圧がＮＤＡＣ電圧よりも小さい場合、ＮＤＡＣ電圧はＶｓｉｇ電圧の値に等しくなるように減分される。それとは別に、Ｖｓｉｇ電圧がＮＤＡＣ電圧以上の場合、次にステップ２４２を実行して、特定の時間間隔が終了したか否かを決定する。ステップ２３４〜２４２は、示されているように、時間間隔が終了するまで繰り返される。
【００５９】
ステップ２４６で、それぞれの時間間隔の終わりに、ちょうど終わる時間間隔におけるＶｓｉｇ電圧の負のピークすべてが負の電圧ｏｋウィンドウよりも大きかった（つまり、ＮＤＡＣ＋ΔＶよりも大きかった）かどうかが決定される。特定の時間間隔における負のＶｓｉｇピークすべてが負の電圧ｏｋウィンドウよりも大きかった場合、ＮＤＡＣ電圧は図１７ａの時刻Ｘ＋２で示されているようにステップ２５０で１ビットなどの所定の量だけ増分され、その後、このプロセスはステップ２５４で終了する。そうでない場合、示されているように、プロセスはステップ２４６の直後に終了する。
【００６０】
図１４を参照すると、更新コントローラ１２０は、必要に応じてＰＤＡＣおよびＮＤＡＣ電圧を検出器に更新させるように動作し、正のコントローラ部分１２２と負のコントローラ部分１２６を備える。正のコントローラ部分１２２および負のコントローラ部分１２６の配置と動作は互いに鏡のように同じなので、説明を簡単にするため、正のコントローラ部分１２２を特に取りあげて回路と動作について説明する。
【００６１】
カウンタ１２８では、それぞれの立上り遷移などの特定の極性のＶｏｕｔ電圧の遷移をカウントし、更新時間間隔クロック信号ｃｎｔ１２８を出力する。上述のように、図の実施形態では、それぞれの更新時間間隔はＶｏｕｔ出力電圧の１２８回の遷移からなる。当業者であれば、更新時間間隔を容易に変更できることを理解するであろう。
【００６２】
正のコントローラ部分１２２は、Ｖｓｉｇ電圧が印加される正の入力とＰＤＡＣ−ΔＶ電圧が印加される負の入力を持つコンパレータ１３２を備える。そこで、コンパレータ１３２はＶｓｉｇ電圧と正の電圧ｏｋウィンドウの下限とを比較する。コンパレータ１３２の出力信号ｐ＿ｏｋが相互結合ＮＯＲラッチ１５０のリセット入力に印加される。ＮＯＲラッチ１５０の出力信号ｕｐｄ＿ｐｄａｃは、ｃｎｔ１２８信号がクロック信号として入力され、出力信号ｄｃｒｐを供給するフリップフロップ１５２の入力に印加される。ｄｃｒｐ出力信号は、システムクロック信号を反転した信号であるｃｌｋｎがクロック信号として入力される他のフリップフロップ１５６の入力に印加される。フリップフロップ１５６のＱ出力は、ＮＯＲゲート１０８（図１３）とＮＯＲゲート１５４の入力にｐ＿ｃｎｔ＿ｕｐ＿ｎ信号を供給する。フリップフロップ１５６のＱｂａｒ出力は、カウンタ１１４（図１３）のＵＰＤＮ入力に印加され、カウント方向を制御するｐ＿ｃｎｔ＿ｕｐ信号を供給する。フリップフロップ１５２は、検出器の起動時にＮＯＲゲート１５４によってリセットされ、その後もカウンタ１１４がカウントダウンする毎にリセットされる。
【００６３】
負のコントローラ部分１２６は、Ｖｓｉｇ電圧と負の電圧ｏｋウィンドウの上限、つまりＮＤＡＣ＋ΔＶとを比較するコンパレータ１３８を備える。コンパレータ１３８の出力信号ｎ＿ｏｋは、ＮＯＲラッチ１７６のリセット入力に結合されており、このラッチはｃｎｔ１２８信号によりそれぞれの更新時間間隔の終わりに設定される。ラッチ１７６のＱ出力は、フリップフロップ１７８に印加される信号ｕｐｄ＿ｎｄａｃである。フリップフロップ１７８は、図に示されているように、ｃｎｔ１２８信号がクロック信号として入力され、ｃｌｋｎ信号がクロック信号として入力されている他のフリップフロップ１８２にｄｃｒｎ出力信号を供給する。フリップフロップ１８２のＱ出力は、ＮＯＲゲート１１２（図１３）とさらにＮＯＲゲート１８０の入力にｎ＿ｃｎｔ＿ｕｐ＿ｎ信号を供給する。フリップフロップ１８２は、検出器の起動時にＮＯＲゲート１８０によってリセットされ、その後もカウンタ１３０がカウントダウンするとリセットされる。フリップフロップ１８２のＱｂａｒ出力は、ｎ＿ｃｎｔ＿ｕｐ信号をカウンタ１３０（図１３）のＵＰＤＮ入力に供給し、カウント方向を制御する。
【００６４】
ラッチ１５０は、それぞれの更新時間間隔の終わりにｃｎｔ１２８信号によってセットされる。さらに、ラッチ１５０がまだリセットされていない更新時間間隔の終わりに、ｄｃｒｐ信号が高レベルに移行する（つまり、減分ビットがセットされる）。減分ビットがセットされた後の次のクロックサイクルで、単一のクロックサイクルについてｐ＿ｃｎｔ＿ｕｐ＿ｎ信号が高レベルになり、単一のクロックサイクルについてｐ＿ｃｎｔ＿ｕｐ信号が低レベルになる。１クロックサイクル持続時間のｐ＿ｃｎｔ＿ｕｐ信号の低パルスにより、カウンタ１１４が１ビットだけカウントダウンする。ただし、カウンタ１１４はＨＯＬＤ入力信号が低レベルである場合に上または下にカウントできるだけであることに留意されたい。
【００６５】
図２０〜２０ｇも参照すると、更新コントローラ１２０の動作が例により示されている。特に、図２０は、ＰＤＡＣ電圧、ＰＤＡＣ−ΔＶ電圧、ＮＤＡＣ電圧、およびＮＤＡＣ＋ΔＶ電圧が重ね合わされている、Ｖｓｉｇ電圧の２つの更新時間間隔を説明している。図２０ａはカウンタ１２８（図１４）のｃｎｔ１２８出力信号を示し、図２０ｂは検出器出力信号Ｖｏｕｔを示し、図２０ｃはコンパレータ１３２（図１４）のｐ＿ｏｋ出力信号を示しているが、時間間隔は図２０に示されているのと同じである。図２０ｄはＮＯＲラッチ１５０のｕｐｄ＿ｐｄａｃ出力信号を示し、図２０ｅはフリップフロップ１５２のｄｃｒｐ出力信号を示し、図２０ｆはフリップフロップ１５６のｐ＿ｃｎｔ＿ｕｐ出力信号を示し、図２０ｇはｃｌｋ信号を示すが、時間間隔は図２０に示されているのと同じである。
【００６６】
例えば、正のＶｓｉｇピークすべてが正の電圧ｏｋウィンドウの下限ＰＤＡＣ−ΔＶよりも小さい時刻Ｘ＋１からＸ＋２までの時間間隔について考察する。この場合、ｐ＿ｏｋ電圧は低レベルのままであり、ラッチ１５０はこの時間間隔ではリセットされない。そこで、この時間間隔の終わりに、ｐ＿ｃｎｔ＿ｕｐ信号が単一のクロックサイクルの間低レベルになり、これによりカウンタ１１４は１ビットだけカウントダウンする。さらに、カウンタ１１４は、この条件の下でイネーブルされるが、それはＮＯＲゲート１０８へのｐ＿ｃｎｔ＿ｕｐ＿ｎ入力信号が高レベルであり、したがって、カウンタ１１４へのＨＯＬＤ入力が低レベルだからである。
【００６７】
図２０〜２０ｇの時刻ＸからＸ＋１までの範囲で示されているように、ある時間間隔で少なくとも１つの正のＶｓｉｇピークが正の電圧ｏｋウィンドウ内にある場合、ＰＤＡＣ電圧は変更されない。この条件の下で、ｐ＿ｏｋ信号は高レベルに移行し、ｕｐｄ＿ｐｄａｃ電圧がリセットされ、これにより、減分ビットｄｃｒｐはセットされない。そこで、この時間間隔の終わりに、ｐ＿ｃｎｔ＿ｕｐ信号が高レベルに留まり、これによりカウンタ１１４はカウントアップする。しかし、カウンタ１１４はディセーブルされているため、ＰＤＡＣ電圧は変更されない。さらに具体的には、カウンタ１１４のＨＯＬＤ入力は、コンパレータ１００の出力とｐ＿ｃｎｔ＿ｕｐ＿ｎ信号が両方とも低レベルであるため高レベルになっている。
【００６８】
最後に、正のＶｓｉｇピークがＰＤＡＣ電圧を超えた場合、ＰＤＡＣ電圧は更新され、その時間間隔の間いつでもＶｓｉｇ正ピークを追跡する。この場合、コンパレータ１００のｐ＿ｏｋ出力信号は高レベルに移行してラッチ１５０がリセットされる。より具体的には、ラッチ１５０はＶｓｉｇがＰＤＡＣ電圧を超えるとリセットされる。この条件が成立すると、ｕｐｄ＿ｐｄａｃ信号は低レベルに移行し、減分ビットｄｃｒｐはその時間間隔の終わりにフリップフロップ１５２によりセットされない。そこで、この時間間隔の終わりに、ｐ＿ｃｎｔ＿ｕｐ信号が高レベルに留まり、これによりカウンタ１１４はカウントアップモードに留まる。この条件ではさらに、ＮＯＲゲート１０８に低レベル信号が送られ、カウンタ１１４はＨＯＬＤ信号をリリースすることによりこの時間間隔の間のいつでも必要に応じて増分することができる。
【００６９】
さらに図２１を参照すると、他の検出器の実施形態も示されている。図２１の検出器は、図１３の検出器と似た動作をし、Ｖｓｉｇ電圧が閾値電圧ＶＴＨを超えたときに一方の２値レベルを取り、Ｖｓｉｇ電圧が閾値電圧よりも小さいときにもう一方の２値レベルを取る出力電圧Ｖｏｕｔを供給する。さらに、図２１の検出器は図１３の検出器と同じようにしてヒステリシスをＶＴＨ閾値電圧に伴う。図２１の検出器は、ＰＤＡＣおよびＮＤＡＣ電圧がそれぞれＶｓｉｇ電圧の正および負のピークのいくつかの変化に応じて更新されるという点で図１３の検出器とは異なる。一般に、図２１の検出器は、ＰＤＡＣおよびＮＤＡＣ電圧の変更または更新が、特定の更新時間間隔の終わりに行われ、さらに、ＰＤＡＣおよびＮＤＡＣ電圧がそれぞれ、所定の量だけ増分または減分されるという特徴を持つ。この配置は、図１７の時刻Ｘ＋２からＸ＋３までの間に発生するＶｓｉｇの正のピークを追跡するようにＰＤＡＣ電圧を変化させること、または図１７ａの時刻Ｘ＋２からＸ＋３までの間に発生するＶｓｉｇの負のピークを追跡するようにＮＤＡＣ電圧を変化させることと対照的である。ＰＤＡＣおよびＮＤＡＣ電圧を所定の量だけ増分または減分することにより、「ハンティング」（つまり、ＰＤＡＣおよびＮＤＡＣ電圧が雑音ピークを追跡して変動すること）の発生が低減される。
【００７０】
図２１の検出器は、上述のように増幅されたホール電圧Ｖｓｉｇを供給するホール素子１０およびホール電圧増幅器１２を備える。図に示されているように、Ｖｓｉｇ電圧が第１のコンパレータ２６０の正の入力と第２のコンパレータ２６４の負の入力に結合される。示されているように、コンパレータ２６０の出力信号ｐｃｏｍｐは、マルチプレクサ２６８に結合するため、インバータ２６６によって反転される。マルチプレクサ２６８はさらに、インバータ２６６の出力とマルチプレクサ出力に結合するためのｐｈｏｌｄ信号のいずれかを選択するため、更新コントローラ２８０（図２２）によって供給されるｐｈｏｌｄ制御信号に応答する。マルチプレクサ２６８の出力信号２７０により、ＨＯＬＤ入力信号がアップカウンタ／ダウンカウンタ２７４に送られる。マルチプレクサ２６８への選択入力信号ｅｎ＿ｕｐｄａｔｅは、相互結合ＮＯＲラッチ２７８によって供給され、図に示されているように、このラッチは起動信号によってセットされ、ｃｎｔ１２８信号によりリセットされる。
【００７１】
同様に、コンパレータ２６４の出力は、インバータ３１６によって反転され、その出力により、マルチプレクサ３２０に入力が送られる。マルチプレクサ３２０の他の入力は、更新コントローラ２８０によって生成されるｎｈｏｌｄ制御信号によって供給される。マルチプレクサ３２０はさらに、インバータ３１６の出力とマルチプレクサ出力に結合するためのｎｈｏｌｄ信号のいずれかを選択するため、ｅｎ＿ｕｐｄａｔｅ信号に応答する。マルチプレクサの出力により、ＨＯＬＤ入力信号がアップカウンタ／ダウンカウンタ３２２に供給される。
【００７２】
図２１の検出器の残り部分は、図１３の検出器と実質的に同一である。特に、カウンタ１１４（図１３）のように、カウンタ２７４は、ＣＬＫ信号をクロック信号とし、ｐｎｄａｃ＿ｒｅｓｎ信号によってリセットされる。更新コントローラ２８０によって供給されるｐ＿ｃｎｔ＿ｕｐ信号で、カウンタ２７４によるカウントの方向が制御される。カウンタ２７４の出力は、ＰＤＡＣ  ２８４の入力に結合されており、その出力からＰＤＡＣ電圧が得られる。バッファ２８６によりＰＤＡＣ電圧がバッファリングされ、電圧源２９０により２ビットつまり１００ｍＶなどのＰＤＡＣ電圧よりもΔＶだけ小さい所定の電圧であるＰＤＡＣ−ΔＶ電圧が発生する。
【００７３】
検出器の「負の部分」では、カウンタ１３０（図１３）のように、カウンタ３２２は、ＣＬＫ信号をクロック信号とし、図に示されているように、ｐｎｄａｃ＿ｒｅｓｎ信号によってリセットされる。更新コントローラ２８０によって供給されるｎ＿ｃｎｔ＿ｕｐ信号で、カウンタによるカウントの方向が制御される。カウンタ３２２の出力は、ＮＤＡＣ  ３２４の入力に結合されており、図に示されているようにその出力によりＮＤＡＣ電圧が供給される。バッファリングされたＮＤＡＣ電圧を供給するバッファ３２８によりＮＤＡＣ電圧がバッファリングされ、電圧源３３０により２ビットつまり１００ｍＶなどのＮＤＡＣ電圧よりもΔＶだけ大きい所定の電圧であるＮＤＡＣ＋ΔＶ電圧が発生する。
【００７４】
抵抗分圧器２９２は、直列結合の抵抗器２９４、２９６、２９８、および３００を備え、バッファリングされたＰＤＡＣおよびＮＤＡＣ電圧間に結合され、図に示されているように閾値電圧ＶＴＨが供給される。ヒステリシススイッチ３０４および３０６が配列されており、図１３とともに上で説明したのと同じようにＶＴＨ閾値電圧はヒステリシスを伴って動作する。コンパレータ３１０によりＶＴＨ閾値電圧と増幅されたホール電圧Ｖｓｉｇとが比較され、その出力はＶｏｕｔ信号である。インバータ３１２により、Ｖｏｕｔ電圧が反転され、図に示されているように、ヒステリシススイッチ３０４および３０６に他の制御入力信号が送られる。
【００７５】
ＨＯＬＤ入力信号をカウンタ２７４および３２２に供給する論理回路は、それぞれの更新時間間隔で、また少なくとも１つのＶｓｉｇピークがそれぞれの電圧ｏｋウィンドウ内にあった更新時間間隔の終わりに、それぞれのカウンタ定数の出力を保持するように動作する（つまり、カウンタをディセーブルする）。しかし、ＰＤＡＣまたはＮＤＡＣ電圧の更新が必要になる条件が生じた更新時間間隔の終わりに、論理回路は単一のシステムクロックサイクルに対してそれぞれのカウンタをイネーブルするように動作する。このようにして、カウンタは上または下に１ビットだけカウントすることができる（それぞれのｐ＿ｃｎｔ＿ｕｐおよびｎ＿ｃｎｔ＿ｕｐ信号の状態に応じて）。
【００７６】
ＨＯＬＤ論理回路の「正の部分」を考察すると、検出器の起動に続く第１の更新時間間隔で、マルチプレクサ２６８のＡ入力を選択できるようにｅｎ＿ｕｐｄａｔｅ信号が高レベルになる。Ａ入力が選択されていると、マルチプレクサ２６８の出力信号がコンパレータ２６０の出力の反転出力に続く。別の言い方をすると、検出器の電源投入後の第１の更新時間間隔で、ＨＯＬＤ入力信号により、ＶｓｉｇがＰＤＡＣよりも大きい限り、カウンタ２７４は増分する。したがって、第１の更新時間間隔で、ＰＤＡＣ電圧が必要に応じて高くなり、Ｖｓｉｇ電圧の正の方向に最も大きなピークを追跡する。
【００７７】
第１の更新時間間隔の終わりに、ｃｎｔ１２８信号によりラッチ２７８がリセットされ、ｅｎ＿ｕｐｄａｔｅ信号が低レベルになり、マルチプレクサ２６８へのＢ入力が選択される。Ｂマルチプレクサ入力信号は、更新コントローラ２８０から送られるｐｈｏｌｄ信号である。明らかに、ｐｈｏｌｄ信号は通常高レベルであり、カウンタ２７４はディセーブルされる。しかし、ＰＤＡＣ電圧の更新が必要になる条件が生じた更新時間間隔の終わりに、単一のシステムクロックサイクルの間ｐｈｏｌｄ信号は低レベルになり、カウンタ２７４が１ビットなどの所定の量だけ（ｐ＿ｃｎｔ＿ｕｐ信号の論理レベルに応じて）カウントアップまたはカウントダウンを行う。
【００７８】
ＨＯＬＤ論理回路の「負の部分」は、インバータ３１６およびマルチプレクサ３２０を備え、インバータ２６６およびマルチプレクサ２６８と同様にしてカウンタ３２２にＨＯＬＤ入力信号を供給する動作をする。特に、第１の更新時間間隔において、マルチプレクサ３２０のｅｎ＿ｕｐｄａｔｅ選択入力が高レベルの場合、マルチプレクサ３２０はＡ入力を選択し、カウンタ３２２のＨＯＬＤ入力に結合する。そこで、第１の更新時間間隔で、ＮＤＡＣ電圧はＶｓｉｇ電圧の負方向に最も大きなピークを追跡する。第１の更新時間間隔の終わりに、ｅｎ＿ｕｐｄａｔｅ信号が低レベルになると、マルチプレクサ３２０のＢ入力（つまり、ｎｈｏｌｄ信号）が選択され、カウンタ３２２にＨＯＬＤ入力信号が供給される。ｐｈｏｌｄ信号のように、ｎｈｏｌｄ信号は通常高レベルであり、カウンタ３２２はディセーブルされる。しかし、ＮＤＡＣ電圧の更新が必要になる条件が生じる更新時間間隔の終わりに、単一のシステムクロックサイクルの間ｎｈｏｌｄ信号は低レベルになり、カウンタ３２２が１ビットなどの所定の量だけ（ｎ＿ｃｎｔ＿ｕｐ信号の論理レベルに応じて）カウントアップまたはカウントダウンを行うことができる。
【００７９】
図２２に示されている更新コントローラ２８０およびｐｈｏｌｄ、ｎｈｏｌｄ、ｐ＿ｃｎｔ＿ｕｐ、およびｎ＿ｃｎｔ＿ｕｐ信号を発生する方法について説明する前に、図２１の検出器がＶｓｉｇ電圧の正および負のピークのいくつかの変動に応じてＰＤＡＣおよびＮＤＡＣ電圧を更新する方法について、それぞれ、図２３、２３ａ、２４、２５で説明する。図２３および図２４の対応する流れ図を参照すると、図２１の検出器のＰＤＡＣ更新動作はステップ４００から始まり、その後、ステップ４０４で、現在の更新時間間隔が過ぎたか否かを決定する。時間間隔が終了するまでステップ４０４を繰り返し、終了したら、ステップ４０８で、終了したばかりの間隔でＶｓｉｇ電圧の正のピークがＰＤＡＣ電圧を超えたか否かを決定する。この時間間隔におけるＶｓｉｇの正のピークがＰＤＡＣ電圧よりも大きかった場合、図２３の時刻Ｘ＋１で示されているように、後のステップ４１２で、ＰＤＡＣ電圧は１ビットなどの所定の量だけ増分される。
【００８０】
ステップ４１６で、終了したばかりの時間間隔でＶｓｉｇ電圧の正のピークすべてがＰＤＡＣ−ΔＶ電圧よりも小さかった（つまり、Ｖｓｉｇのすべての正のピークが正の電圧ｏｋウィンドウよりも小さかった）かどうかが決定される。その時間間隔における正のＶｓｉｇピークすべてが正の電圧ｏｋウィンドウよりも小さかった場合、ＰＤＡＣ電圧は後のステップ４２０で１ビットなどの所定の量だけ減分され、その後、このプロセスはステップ４２４で終了する。この条件は図２３の時刻Ｘ＋２に示されている。それとは別に、図に示されているように、プロセスはステップ４１６の直後に終了する。
【００８１】
図２３ａおよび図２５を参照すると、ステップ４３０でＮＤＡＣ電圧を更新する際の図２１の検出器の動作はステップ４３０から始まり、その後、ステップ４３４で、特定の更新時間間隔が終了したか否かを決定する。時間間隔が終了すると、ステップ４３８で、終了したばかりの時間間隔におけるＶｓｉｇ電圧の負のピークがＮＤＡＣ電圧よりも小さかった（つまり、負の電圧ｏｋウィンドウよりも小さかった）かどうかが決定される。Ｖｓｉｇ電圧の負のピークがＮＤＡＣ電圧よりも小さかった場合、ステップ４４２でＮＤＡＣ電圧は１ビットなどの所定の量だけ減分される。この条件は図２３ａの時刻Ｘ＋１に示されている。それとは別に、ステップ４４２がバイパスされる。その後、ステップ４４６で、終了したばかりの時間間隔でＶｓｉｇ電圧の負のピークすべてがＮＤＡＣ＋ΔＶ電圧よりも大きかった（つまり、Ｖｓｉｇのすべての負のピークが負の電圧ｏｋウィンドウよりも大きかった）かどうかが決定される。その時間間隔における負のＶｓｉｇピークすべてが負の電圧ｏｋウィンドウよりも大きかった場合、ＮＤＡＣ電圧はステップ４５０で１ビットなどの所定の量だけ増分され、その後、このプロセスはステップ４５４で終了する。この条件は図２３ａの時刻Ｘ＋２に示されている。それとは別に、図に示されているように、プロセスはステップ４４６の直後に終了する。
【００８２】
図２２の更新コントローラ２８０を参照すると、図１４のコントローラ１２０のように、コントローラ２８０は正のコントローラ部分３５０と負のコントローラ部分３５２を備える。更新コントローラ２８０については、簡単のため正のコントローラ部分３５０を特に参照して説明する。図２２の概略図にも、図１４とともに上で説明した方法によりｃｎｔ１２８信号を供給するためＶｏｕｔ信号に応答するカウンタ１２８が示されている。
【００８３】
正のコントローラ部分３５０は、Ｖｓｉｇ電圧とＰＤＡＣ−ΔＶ電圧を比較するためのコンパレータ３５４を備える。コンパレータ３５４の出力信号ｐ＿ｏｋは、相互結合ＮＯＲラッチ３５６のリセット入力に結合されるが、これは、ｃｎｔ１２８信号を受け取るセットされた入力である。図に示されているように、ラッチ３５６の出力は、インバータ３５８によって反転され、ｐ＿ｌａｔｓｍ信号を供給する。ｐ＿ｌａｔｓｍ信号は、終了したばかりの更新時間間隔においてＶｓｉｇ電圧が正の電圧ｏｋウィンドウの下限ＰＤＡＣ−ΔＶを超えたか否かを示す。
【００８４】
コンパレータ２６０（図２１）は、Ｖｓｉｇ電圧とＰＤＡＣ電圧とを比較し、更新コントローラ２８０に結合されている、特に相互結合ＮＯＲラッチ３６０のセット入力に結合されているｐｃｏｍｐ信号を供給する。ＮＯＲラッチ３６０は、ｃｎｔ１２８によってリセットされ、その出力から、ｐ＿ｌａｔｂｉｇ信号を図のように供給する。ｐ＿ｌａｔｂｉｇ信号は、終了したばかりの更新時間間隔においてＶｓｉｇ電圧が正の電圧ｏｋウィンドウの上限ＰＤＡＣを超えたか否かを示す。
【００８５】
ｐ＿ｌａｔｓｍ信号およびｐ＿ｌａｔｂｉｇ信号は、ＯＲゲート３６４のそれぞれの入力に結合されており、その出力はＡＮＤゲート３６６の第１の入力に結合されている。図に示されているように、ＡＮＤゲート３６６への第２の入力は、ｅｎ＿ｕｐｄａｔｅ信号によって供給される。ＡＮＤゲート３６６の出力信号は、フリップフロップ３６８のＤ入力に結合されており、そのＱ出力からｐ＿ｕｐｄａｔｅ信号が供給される。フリップフロップ３６８は、ｃｎｔ１２８信号をクロック入力信号とし、図に示されているようにＮＯＲゲート３７０の出力によってリセットされる。ｐ＿ｕｐｄａｔｅ信号は、Ｄ入力を他のフリップフロップ３７４に供給し、そのＱ出力がＮＯＲゲート３７０の第１の入力にフィードバックされる。図に示されているように、ＮＯＲゲート３７０への第２の入力は、起動信号を受信する。フリップフロップ３７４のＱｂａｒ出力は、ｐｈｏｌｄ信号をマルチプレクサ２６８（図２１）のＢ入力に供給する。
【００８６】
ｐ＿ｌａｔｓｍ信号はさらにフリップフロップ３７６に結合されており、そのＱｂａｒ出力はｐ＿ｃｎｔ＿ｕｐ信号をカウンタ２７４（図２１）に供給し、カウンタの動作の方向を制御する。フリップフロップ３７６は、ｃｎｔ１２８信号をクロック入力信号とし、図のようにｓｔａｒｔｕｐ＿ｎ信号によってリセットされる。
【００８７】
上述のように、負のコントローラ部分３５２は、実質的に、正のコントローラ部分３５０と同じである。より具体的には、負のコントローラ部分３５２は、Ｖｓｉｇ電圧と負の電圧ｏｋウィンドウの上限ＮＤＡＣ＋ΔＶとを比較するコンパレータ３７８を備える。コンパレータ３７８のｎ＿ｏｋ出力信号はラッチ３８０に結合され、その出力はインバータ３８２によって反転される。コンパレータ２６４（図２１）は、Ｖｓｉｇ電圧とＮＤＡＣ電圧とを比較し、図に示されているように、ラッチ３８４に結合されている出力信号ｎｃｏｍｐを供給する。ラッチ３８４の出力はｎ＿ｌａｔｂｉｇ信号であり、インバータ３８２の出力はｎ＿ｌａｔｓｍ信号であり、両方ともＯＲゲート３８６の入力に結合されている。ｎ＿ｌａｔｓｍ信号はさらに、フリップフロップ３９６の入力に結合されている。フリップフロップ３９６の出力は、カウンタ３２２（図２１）の動作の方向を制御するｎ＿ｃｎｔ＿ｕｐ信号を供給する。ＯＲゲート３８６の出力は、ＡＮＤゲート３８８の第１の入力に結合されており、その第２の入力はｅ＿ｕｐｄａｔｅ信号によって供給される。ＡＮＤゲート３８８の出力は、フリップフロップ３９０に結合されており、これはｎ＿ｕｐｄａｔｅ信号を他のフリップフロップ３９４に供給する。フリップフロップ３９４のＱｂａｒ出力は、ｎｈｏｌｄ信号をマルチプレクサ３２０（図２１）に供給する。フリップフロップ３９４のＱ出力はＮＯＲゲート３９２にフィードバックされ、これはさらに、フリップフロップ３９０をリセットする起動信号に応答する。
【００８８】
正のコントローラ部分３５０の動作を考察すると、ラッチ３５６はそれぞれの更新時間間隔の終わりにセットされ、Ｖｓｉｇ電圧がＰＤＡＣ−ΔＶ電圧を超えたときにリセットされる。そこで、インバータ３５８のｐ＿ｌａｔｓｍ出力信号は少なくとも１つの正のＶｓｉｇピークがＰＤＡＣ−ΔＶを超えた更新時間間隔において論理低レベルに遷移する。
【００８９】
ラッチ３６０は、Ｖｓｉｇ電圧がＰＤＡＣ電圧を超えたときにセットされ、それぞれの更新時間間隔の終わりにリセットされる。したがって、ｐ＿ｌａｔｂｉｇ信号は、Ｖｓｉｇ電圧がＰＤＡＣ電圧を超えたときに論理高レベルに遷移し、その特定の更新時間間隔の終わりが来るまで高レベルのままである。したがって、ＯＲゲート３６４の出力は、（１）現在の時間間隔においてＶｓｉｇ電圧がＰＤＡＣ電圧を超えているか、または（２）現在の時間間隔全体を通してＶｓｉｇ電圧がＰＤＡＣ−ΔＶ電圧よりも低くなっている場合（つまり、ＰＤＡＣ電圧を更新する必要がある条件が発生した場合）に高レベルになる。
【００９０】
ＯＲゲート３６４の出力が高レベルで、検出器の起動後の第１の更新時間間隔が経過した場合、ＡＮＤゲート３６６の出力は高レベルになる。この条件の下で、現在の更新時間間隔の終わりに、フリップフロップ３６８は高入力信号でラッチし、論理高レベル信号ｐ＿ｕｐｄａｔｅをフリップフロップ３７４に供給する。さらに、現在のシステムクロックサイクルの終わりに、論理高レベル信号ｐ＿ｕｐｄａｔｅはフリップフロップ３７４にラッチされ、論理低レベル信号ｐｈｏｌｄをマルチプレクサ２６８（図２１）に供給する。ｐｈｏｌｄ信号が低レベルになっている場合、カウンタ２７４のＨＯＬＤ入力も同様に、低レベルであり、カウンタ２７４のカウントが開始する。さらに、ｐｈｏｌｄ信号は単一のシステムクロックサイクルの間のみ低レベルのままであり、カウンタ２７４は１ビットなどの所定の量だけ増分または減分する。
【００９１】
カウンタ２７４の動作の方向は、ｐ＿ｃｎｔ＿ｕｐ信号の論理レベルによって決まる。上述のように、ｐ＿ｃｎｔ＿ｕｐ信号は通常高レベルであり、カウンタ２７４はカウントアップする。ただし、更新時間間隔の終わりにｐ＿ｌａｔｓｍ信号が低レベルであれば（つまり、終了したばかりの時間間隔でＶｓｉｇ電圧の正のすべてのピークがＰＤＡＣ−ΔＶよりも小さかった場合）、フリップフロップ３７６により、ｐ＿ｃｎｔ＿ｕｐ信号は低レベルに移行し、カウンタ２７４はカウントダウンを行う。さらに、カウンタ２７４は単一のクロックサイクルの間のみカウントダウンするが、それは、ｐｈｏｌｄ信号が単一のクロックサイクルでのみ低レベルだからである。
【００９２】
正のコントローラ部分３５０の動作は、説明を簡単にするためＶｓｉｇ電圧の正のピークのみを示している図２６のＶｓｉｇ電圧の説明されている３つの更新時間間隔を参照するとよくわかる。時刻ＸからＸ＋１までの時間間隔で、Ｖｓｉｇ電圧の正のピークの１つがＰＤＡＣ電圧を超える。そこで、この時間間隔の終わりに、ＰＤＡＣ電圧が１ビットだけ増分される。このため、図２６ａに示されているように、Ｖｓｉｇ電圧がＰＤＡＣ電圧を超えた場合、ｐｃｏｍｐ信号は高レベルになり、Ｖｓｉｇ電圧がＰＤＡＣ電圧以下に減少すると低レベルに遷移する。図２６ｂに示されているように、ｐｃｏｍｐ信号の立上り遷移により、ラッチ３６０がセットされ、ｐ＿ｌａｔｂｉｇ信号は高レベルに移行する。図２６ｄに示されているように、コンパレータ３５４のｐ＿ｏｋ出力信号は、Ｖｓｉｇ電圧がＰＤＡＣ−ΔＶ電圧を超える毎に高レベルに遷移し、Ｖｓｉｇ電圧がＰＤＡＣ−ΔＶ電圧よりも低くなると論理低レベルに戻る。そこで、ｐ＿ｌａｔｓｍ信号は、図２６ｅに示されているように、この時間間隔でｐ＿ｏｋ信号の第１の立上り遷移の後に低レベルになる。
【００９３】
更新時間間隔の終わりに、時刻Ｘ＋１で、ｃｎｔ１２８信号が高レベルになり、このためフリップフロップ３６８が高入力信号でラッチし、ｐ＿ｕｐｄａｔｅ信号は高レベルになる。さらに、時刻Ｘ＋１で、フリップフロップ３７６は低入力信号でラッチし、ｐ＿ｃｎｔ＿ｕｐ信号は高レベルに移行し、カウンタ２７４はカウントアップする。時刻Ｘ＋１で終わる時間間隔で、ラッチ３６８へのＤ入力は、ＶｓｉｇがＰＤＡＣを超えたときにｐ＿ｌａｔｂｉｇ信号が高レベルになるので、高レベルになっている。また、この時間間隔では、ｐ＿ｏｋ信号でラッチ３５６がリセットされるのでフリップフロップ３７６のＤ入力が低レベルになっている。更新時間間隔の終わりの後のシステムクロック信号ＣＬＫの立下りで、フリップフロップ３７４のｐｈｏｌｄ出力信号は低レベルになり、ＣＬＫ信号の次の立下りまでそのままである。ｐ＿ｕｐｄａｔｅ信号は、フリップフロップ３６８がｐｈｏｌｄ信号が低レベルに移行してリセットされると論理低レベルに戻る。この配置では、カウンタ２７４は、ｐｈｏｌｄ信号によりイネーブルされ、単一のクロックサイクルの間カウントする。
【００９４】
時刻Ｘ＋１からＸ＋２までの時間間隔において、Ｖｓｉｇ電圧の正のピークはすべて正の電圧ｏｋウィンドウまたはＰＤＡＣ−ΔＶよりも小さい。この条件の下で、ＰＤＡＣ電圧はこの間隔の終わりに１ビットだけ減分される。Ｖｓｉｇ電圧はＰＤＡＣ−ΔＶよりも小さいままなので、ラッチ３５６はこの時間間隔ではリセットされず、ｐ＿ｌａｔｓｍ信号は高レベルのままである。ｐ＿ｌａｔｓｍが高レベルであれば、ＯＲゲート３６４の出力は高レベルになり、この時間間隔は検出器の起動後の最初ではないので、ＡＮＤゲート３６６の出力は高レベルになる。時刻Ｘ＋２で、ｐ＿ｕｐｄａｔｅ信号は高レベルになり、ＣＬＫ信号の次の立下りで、ｐｈｏｌｄが単一のクロックサイクルの間低レベルになる。したがって、この条件の下では、カウンタ２７４はイネーブルされ、１ビットをカウントアップまたはカウントダウンする。特に、図に示されているようにｐ＿ｌａｔｓｍ信号が高レベルになることでｐ＿ｃｎｔ＿ｕｐ信号が低レベルになるためカウンタ２７４はカウントダウンする。
【００９５】
最後に時刻Ｘ＋２からＸ＋３までの時間間隔で、Ｖｓｉｇ電圧の正のピークの１つがこの時間間隔の間、正の電圧ｏｋウィンドウ内にある。そこで、ＰＤＡＣ電圧はこの時間間隔の終わりに更新されない。このために、Ｖｓｉｇ電圧がＰＤＡＣ−ΔＶ電圧を超えると、コンパレータ３５４のｐ＿ｏｋ出力信号は高レベルになり、ラッチ３５６がリセットされ、ｐ＿ｌａｔｓｍ信号が低レベルに移行する。ｐ＿ｌａｔｓｍ信号はこの時間間隔の終わりに低レベルなので、ＯＲゲート３６４とＡＮＤゲート３６６の出力は低レベルである。すると、ｐ＿ｕｐｄａｔｅ信号およびｐｈｏｌｄ信号は低レベルのままであり、カウンタ２７４はディセーブルされたままであり、したがって、ＰＤＡＣ電圧は更新されない。
【００９６】
図２７を参照すると、ここには他の磁界検出器も示されている。図２７の検出器は、すでに説明されている実施形態と同様、Ｖｓｉｇ電圧がＶＴＨ閾値電圧を超えたときに一方の２値レベルを取り、Ｖｓｉｇ電圧がＶＴＨ閾値電圧よりも小さいときにもう一方の２値レベルを取る出力電圧Ｖｏｕｔを供給する。さらに、図２７の検出器では、ＶＴＨ閾値電圧がＶｓｉｇのある百分率のピークツーピーク電圧であり、Ｖｓｉｇのピークツーピーク電圧が変化したときも所定の許容範囲内でＶｓｉｇのその百分率のピークツーピーク電圧を維持するように更新されるという点で図１３および２１の検出器と似た形でＶＴＨ閾値電圧がヒステリシスを伴う。特にＶＴＨ閾値電圧は、ＶｓｉｇがＶＴＨ閾値電圧を超えたときにＶｓｉｇのピークツーピーク電圧の第１の百分率に対応する第１のレベルにあり、ＶｓｉｇがＶＴＨ閾値電圧よりも低いときにＶｓｉｇのピークツーピーク電圧の第２の百分率に対応する第２のレベルにある。
【００９７】
ただし、図２７の検出器は、ＰＤＡＣおよびＮＤＡＣ電圧が更新されるという点で前述のものと異なる。図２７の検出器はＶｏｕｔ電圧の遷移後ＰＤＡＣおよびＮＤＡＣ電圧を所定の量（例えば、所定のビット数）だけ更新し、これにより、ＰＤＡＣおよびＮＤＡＣ電圧は、妨げられることなくそれぞれＶｓｉｇ電圧の正のピークおよび負のピークを追跡できる。より具体的には、ＰＤＡＣ電圧は、第１の極性のＶｏｕｔ電圧の遷移後所定の量だけ減分され、ＮＤＡＣ電圧は、第２の反対極性のＶｏｕｔ電圧の遷移後所定の量だけ増分される。
【００９８】
この配列では、ＰＤＡＣおよびＮＤＡＣ電圧を更新する比較的単純で堅牢な回路および手法が提示されており、これにより、ＶＴＨ閾値電圧はピークツーピークＶｓｉｇ電圧が変化したときも所定の許容範囲内で一定百分率のピークツーピークＶｓｉｇ電圧に留まる。図２７の検出器の他の利点として、後述のように、追加ヒステリシスが雑音に対する回路の磁化率を低減するために利用されるが、これはＶｏｕｔ電圧の遷移を定めるスイッチ点が影響を受けないときに持ちこまれるという点があげられる。さらに、ＰＤＡＣ電圧とＮＤＡＣ電圧がＶｏｕｔ電圧の遷移毎に更新されるため、この検出器は、ピークツーピークＶｓｉｇ電圧の変化に対する応答時間が比較的短い。このようにして、図２７の検出器は、感知された磁界の変化を正確に反映するＶｏｕｔ信号を供給することで、Ｖｏｕｔ信号が著しいピークＶｓｉｇ電圧変動の後にスイッチングしない可能性が低くなる。さらに、Ｖｏｕｔ信号の遷移後ＰＤＡＣおよびＮＤＡＣ電圧を所定の量だけ更新することにより複雑なＰＤＡＣおよびＮＤＡＣ電圧更新決定が不要になるため、回路試験、したがって製造時間とコストが低減される。
【００９９】
当業者であれば、本発明の範囲内において、本明細書で説明されているＰＤＡＣおよびＮＤＡＣ電圧を更新するさまざまな手法を、閾値電圧が固定された百分率のピークツーピークＶｓｉｇ電圧（固定された百分率の電圧ＰＤＡＣ−ＮＤＡＣを計算することで求められる）である中間信号検出器またはピーク基準（つまり、勾配活性化）検出器の形で、またはそれを含むように、実装することができることを理解するであろう。一実施例では、ピークツーピーク率閾値検出器は、検出器出力信号ＶｏｕｔがＶｓｉｇが高くなり保持されている負のピーク偏位（ＮＤＡＣ電圧）を所定の量だけ超えたときに一方の２値レベルになり、Ｖｓｉｇが保持されている正のピーク偏位（ＰＤＡＣ電圧）から所定の量だけ低くなったときにもう一方の２値レベルになるようなピーク基準検出器を備えることができる。
【０１００】
図に示され、図２８と関連して説明されている、更新コントローラ１２５を除き、図２７の検出器は、類似のコンポーネントには類似の参照番号を使用して示されているように、実質的に図１３の検出器と同じである。したがって、カウンタ１１４はＨＯＬＤ入力（ＮＯＲゲート１０８の出力のところの）が低レベルのときにイネーブルされる６ビットカウンタである。さらに、カウンタ１１４の動作の方向は、ｐ＿ｃｎｔ＿ｕｐ信号によって決まる。特に、カウンタ１１４がイネーブルされ、ｐ＿ｃｎｔ＿ｕｐ信号が高レベルであれば、カウンタ１１４はカウントアップし、カウンタ１１４がイネーブルされていて、ｐ＿ｃｎｔ＿ｕｐ信号が低レベルであれば、カウンタ１１４はカウントダウンする。同様に、カウンタ１３０は、ＮＯＲゲート１１２の出力が低レベルであればイネーブルされ、ＮＯＲゲート１１２の出力が高レベルであればディセーブルされる。さらに、カウンタ１３０がイネーブルされ、ｎ＿ｃｎｔ＿ｕｐ信号が高レベルであれば、カウンタ１３０はカウントアップし、カウンタ１３０がイネーブルされていて、ｎ＿ｃｎｔ＿ｕｐ信号が低レベルであれば、カウンタ１３０はカウントダウンする。
【０１０１】
カウンタ１１４の出力は、ＰＤＡＣ  １１８の入力に結合されており、その出力から、ＶＴＨ閾値電圧を発生するために使用するＰＤＡＣ電圧が得られる。ＰＤＡＣ電圧は、バッファ１２４に結合され、図に示されているようにコンパレータ１００の負入力にフィードバックされる。  コンパレータ１００、ＮＯＲゲート１０８、カウンタ１１４、ＰＤＡＣ  １１８、およびバッファ１２４は、検出器回路の「正部分」を含む。検出器の「負部分」は同様に配置された類似の回路を備える。特に、ＮＯＲゲート１１２の出力は、ＣＬＫクロック信号、ｐｎｄａｃ＿ｒｅｓｎリセット信号、およびカウント方向を制御する更新コントローラ１２５（図２８）によって供給されるｎ＿ｃｎｔ＿ｕｐ制御信号に応答するカウンタ１３０のＨＯＬＤ入力に結合されている。カウンタ１３０の出力は、ＮＤＡＣ１３４の入力に結合されており、これは、ＶＴＨ閾値電圧を発生するためにＰＤＡＣ電圧とともに使用されるＮＤＡＣ電圧が得られる。ＮＤＡＣ電圧は、バッファ１３６に結合され、図に示されているようにコンパレータ１０４の負入力にさらにフィードバックされる。
【０１０２】
バッファリングされているＰＤＡＣおよびＮＤＡＣ電圧は、抵抗分圧器１４０に結合され、コンパレータ１６０によりＶｓｉｇ電圧と比較するためＶＴＨ閾値電圧を発生する。コンパレータ１６０の出力は検出器出力信号Ｖｏｕｔを供給し、これは、Ｖｓｉｇ電圧がＶＴＨ閾値電圧を超えたときに第１の２値または論理レベルにあり、Ｖｓｉｇ電圧がＶＴＨ閾値電圧よりも低いときに第２の２値レベルにある。さらに、ＶＴＨ閾値電圧は、ＶＴＨがＶｓｉｇがＶＴＨ閾値電圧を超えたときにピークツーピークＶｓｉｇ電圧の第１の百分率に対応する第１のレベルにあり、ＶｓｉｇがＶＴＨ閾値電圧よりも低いときにピークツーピークＶｓｉｇ電圧の第２の百分率に対応する第２のレベルにあるという意味でヒステリシスを伴う。つまり、Ｖｓｉｇ電圧がＶＴＨ閾値電圧の第１のレベルよりも低くなると、ＶＴＨ閾値電圧が高くなり、Ｖｓｉｇ電圧はＶｏｕｔ信号遷移の前にＶＴＨ閾値電圧の第２の高い方のレベルを超えるようでなければならない。
【０１０３】
図２８の更新コントローラ１２５について説明する前に、ＰＤＡＣおよびＮＤＡＣ電圧を更新する方法について、図２９、２９ａ、２９ｂ、３０、および３０ａの波形を参照しながら説明する。図２９および３０の説明されているＶｓｉｇ電圧は、それぞれ正のピークの変化および負のピークの変化とともに示されている。Ｖｓｉｇの正のピークおよび負のピークは、磁性物品と検出器との間の空隙の変化、磁性物品内の削られた歯車の歯、または歯車の歯の間に詰まっている金属片などのさまざまな要因の結果変化する場合があることが理解されるであろう。さらに、Ｖｓｉｇ電圧の正のピークおよび負のピークが両方とも所定の磁性物品分解能の範囲内で変化することも理解されるであろう。しかし、説明を簡単にするため、図２９の波形は、正のピークのみが変化するとして示されており、図３０の波形は、負のピークのみが変化するとして示されている。
【０１０４】
ＰＤＡＣおよびＮＤＡＣ電圧は、それぞれ、Ｖｓｉｇ電圧の正のピークおよび負のピークに自由を追跡することができる。さらに、Ｖｏｕｔ信号の遷移毎に、ＰＤＡＣおよびＮＤＡＣ電圧は、それぞれ所定の量だけ減分および増分される。特に、ＰＤＡＣ電圧は、第１の極性のＶｏｕｔ信号の遷移後（例えば、立上り）に所定の量だけ減分され、ＮＤＡＣ電圧は、第２の反対極性（例えば、立下り）のＶｏｕｔ電圧の遷移毎に所定の量だけ増分される。図の実施形態では、ＰＤＡＣおよびＮＤＡＣ電圧は、それぞれ、３ビットだけ減分および増分される。しかし、所定の量は容易に変更することができ、一般には、連続するＶｓｉｇピーク間の予想される最大電圧変動にほぼ等しくなるように選択されている。
【０１０５】
図２９を参照すると、時刻ｔ２で、Ｖｏｕｔ電圧が高レベルに遷移すると、ＰＤＡＣ電圧は３ビットだけ減分される。それ以降、ＰＤＡＣ電圧はＶｓｉｇ電圧を追跡し、その次の正のピークまで戻る。時刻ｔ４、ｔ６、ｔ８、およびｔ１２でも同じことが行われる。しかし、時刻ｔ１０で、ＰＤＡＣ電圧が３ビットだけ減分されると、ＰＤＡＣ電圧はＶｓｉｇ電圧の次の正のピークよりも大きくなり（時刻ｔ１０からｔ１１までの間に発生する）、ＰＤＡＣ電圧は時刻ｔ１２になるまで再びＶｓｉｇ電圧を追跡しない。
【０１０６】
図３０を参照すると、時刻ｔ２１で、Ｖｏｕｔ電圧が低レベルに遷移すると、ＮＤＡＣ電圧は３ビットだけ増分される。それ以降、ＮＤＡＣ電圧はＶｓｉｇ電圧を追跡し、その次の負のピークまで戻る。そして、時刻ｔ２３、ｔ２７、ｔ２９、およびｔ３１で同じことが起きる。しかし、時刻ｔ２５で、ＮＤＡＣ電圧が３ビットだけ増分されると、ＮＤＡＣ電圧はＶｓｉｇ電圧の次の負のピークよりも小さくなり（時刻ｔ２５からｔ２６までの間に発生する）、ＮＤＡＣ電圧は時刻ｔ２７になるまで再びＶｓｉｇ電圧を追跡しない。
【０１０７】
ＶＴＨ閾値電圧は、Ｖｏｕｔとｐｏｓ＿ｃｏｍｐｎ制御信号によって制御されるスイッチ１６６、１６８を備えるＰＤＡＣ電圧とＮＤＡＣ電圧の間に結合された抵抗分圧回路網１４０（図２７）によって発生し、ＶＴＨ閾値電圧はＶｏｕｔが第１のレベルにあるときにＰＤＡＣ−ＮＤＡＣの、例えば４０％のオーダーの第１の百分率であり、Ｖｏｕｔが第２のレベルにあるときにＰＤＡＣ−ＮＤＡＣの、例えば６０％のオーダーの第２の百分率であることに留意されたい。図２９および３０では、ＶＴＨ電圧は実線で示され、ＰＤＡＣ−ＮＤＡＣの第１および第２の百分率のうち他方が点線で示されている。
【０１０８】
ＶＴＨ閾値電圧はＰＤＡＣ電圧およびＮＤＡＣ電圧の関数として変化するため、図に示されているように、ＰＤＡＣおよびＮＤＡＣ電圧が更新されると、ＶＴＨ閾値電圧も更新される。これは、図２９ｂの展開図に最もよく示されている。時刻ｔ８で、ＰＤＡＣ電圧が減分されると、ＶＴＨ電圧も減分される。それ以降、ＰＤＡＣ電圧はＶｓｉｇ電圧を追跡してその次の正のピークまで続くと、ＶＴＨ閾値電圧はそれに付随して上昇する。
【０１０９】
図２９ｂを考察するとさらに明らかなように、図２７および２８の実施形態により実装されているＶＴＨ閾値電圧更新方式では、閾値電圧のヒステリシスが加わる。例えば、時刻ｔ８で、ＶＴＨ閾値電圧がＰＤＡＣ−ＮＤＡＣの第１の百分率からＰＤＡＣ−ＮＤＡＣの第２の低い方の百分率に変化すると、実線で示されているように、ＶＴＨ電圧はさらに低い方へ引かれ、Ｖｏｕｔ電圧がスイッチングするためにＶｓｉｇ電圧はなおいっそう低い方へ移動しなければならなくなる。しかし、著しいのは、この追加ヒステリシスがＶｏｕｔ電圧のスイッチ点に影響を及ぼさない時刻ｔで与えられることである。つまり、Ｖｓｉｇ電圧が時刻ｔ９で再びＶＴＨ閾値電圧と交差するときまで、ＰＤＡＣ電圧はＶｓｉｇ電圧の次の正のピークを追跡しており、追加ヒステリシスはもはやＶＴＨ電圧に影響を及ぼさない。これは特に、スイッチ点が互いに近くなければならないシステムで有利であるが、Ｖｓｉｇ信号の雑音のせいで、雑音の結果生じるスイッチングを回避するためスイッチ点が離れていることが望ましい。
【０１１０】
図２８をさらに参照すると、更新コントローラ１２５は正の部分４００と負の部分４０２を含む。正のコントローラ部分と負のコントローラ部分は、構造上実質的に同じであるが、異なる入力信号に応答し、異なる出力信号を供給する。特に、正の部分４００はＶｏｕｔ信号に応答し、ＮＯＲゲート１０８と図２７のカウンタ１１４に結合するためｐ＿ｃｎｔ＿ｕｐ信号を発生し、カウンタ１１４に結合するためｐ＿ｃｎｔ＿ｕｐ＿ｎ信号を発生する。負の部分４０２はＶｏｕｔ信号の反転信号Ｖｏｕｔｎに応答し、ＮＯＲゲート１１２と図２７のカウンタ１３０に結合するためｎ＿ｃｎｔ＿ｕｐ信号を発生し、カウンタ１３０に結合するためｎ＿ｃｎｔ＿ｕｐ＿ｎ信号を発生する。
【０１１１】
更新コントローラ１２５の正の部分４００はＶｏｕｔ信号をクロック入力とするフリップフロップ４０６を備える。ｄｃｒｐ信号はフリップフロップ４０６のＱ出力で供給され、フリップフロップ４０８へのＤ入力に結合される。フリップフロップ４０８は、ＣＬＫＮ信号をクロック入力信号とし、図に示されているようにＱｂａｒ出力でｐ＿ｃｎｔ＿ｕｐ信号を供給する。ｐ＿ｃｎｔ＿ｕｐ信号はさらに、ＮＯＲゲート４１０の入力に結合され、その第２の入力が起動信号を受信する。ＮＯＲゲート４１０の出力は、フリップフロップ４１６、４１８のペアのリセット入力に結合されており、これらは接続されてリングカウンタ４２０を形成する。リングカウンタ４２０の出力４２２、４２４は、ＡＮＤゲート４２８の入力に結合されている。ＡＮＤゲート４２８の出力から供給されるｐｄｏｎｅ信号は、ＮＯＲゲート４３０の入力に結合され、その出力によりフリップフロップ４０６がリセットされる。負のコントローラ部分４０２はフリップフロップ４３０、４３２、リングカウンタ４４４を形成するフリップフロップ４３４および４３６、および正の部分４００の類似の要素と同じようにして結合され配列されたゲート４３８、４４０、および４４２を備える。
【０１１２】
更新コントローラ１２５の動作は、図３１の説明されているＶｓｉｇの波形および図３１ａ〜３１ｆのＶｏｕｔ、ｄｃｒｐ、ＣＬＫ、ｐ＿ｃｎｔ＿ｕｐ、リングカウンタ出力、およびｐｄｏｎｅ信号とともに図２８を考察することにより明確になる。ＰＤＡＣおよびＮＤＡＣ電圧がそれぞれＶｓｉｇ電圧の正のピークおよび負のピークを追跡できるように、更新コントローラ１２５は、（１）カウンタ１１４にカウントアップさせるｐ＿ｃｎｔ＿ｕｐ信号が高レベルであり、ＰＤＡＣ電圧がＶｓｉｇ電圧よりも大きいときにカウンタ１１４がディセーブルされている、（２）カウンタ１３０にカウントアップさせるｎ＿ｃｎｔ＿ｕｐ信号が高レベルであり、ＮＤＡＣ電圧がＶｓｉｇ電圧よりも小さいときにカウンタ１３０がディセーブルされている、という場合を除きいつでも、カウンタ１１４および１３０をイネーブルする。このようにして、ＰＤＡＣ電圧はＶｓｉｇ電圧の正のピークに保持され、Ｖｓｉｇ電圧の正のピークを超えることはなく、ＮＤＡＣ電圧はＶｓｉｇ電圧の負のピークに保持され、Ｖｓｉｇ電圧の負のピークよりも低くなることはない。これ以外いつでも、カウンタ１１４および１３０はイネーブルされる。
【０１１３】
ＰＤＡＣ電圧は、Ｖｏｕｔ電圧の立上り遷移毎に所定の量だけ減分され、ＮＤＡＣ電圧は、Ｖｏｕｔ電圧の立下り遷移毎に所定の量だけ増分される。このために、Ｖｏｕｔが論理高レベルに遷移すると（また、起動信号が遷移し、電源投入後一定時間が経過したことを示すと）、フリップフロップ４０６がセットされ、ｄｃｒｐ出力信号が図３１ｂに示されているように高レベルになる。図３１ｄに示されているように、ＣＬＫ信号の次の立下り（またはＣＬＫＮの立上り）で、フリップフロップ４０８により、ｐ＿ｃｎｔ＿ｕｐ信号が低レベルに移行する。その低レベル状態では、ｐ＿ｃｎｔ＿ｕｐ信号により、カウンタ１１４（図２７）はカウントダウンを行う。さらに、カウンタ１１４は、ＮＯＲゲート１０８（図２７）に結合されているｐ＿ｃｎｔ＿ｕｐ＿ｎ信号が高レベルであるためイネーブル状態である。そこで、カウンタ１１４はＣＬＫＮ遷移毎に１回カウントダウンし、これをｐ＿ｃｎｔ＿ｕｐ信号が高レベルに遷移するまで続けるが、これはリングカウンタ４２０が所定の値（ＰＤＡＣ電圧が減分される所定の量に対応する）までカウントすると発生する。
【０１１４】
より具体的には、その低レベル状態において、ｐ＿ｃｎｔ＿ｕｐ信号により、リングカウンタのフリップフロップ４１６、４１８へのリセット入力がリリースされる。そこで、ＣＬＫ信号の立上り毎に、リングカウンタ４２０が増分する。リングカウンタ４２０が３までカウントすると、ＡＮＤゲート４２８のｐｄｏｎｅ出力信号が高レベルになり、これにより、フリップフロップ４０６がリセットされ、その結果、ｄｃｒｐ信号が低レベルに遷移する。ＣＬＫ信号の次の立下りで、ｐ＿ｃｎｔ＿ｕｐ信号が高レベルに遷移し、これによりカウンタ１１４はカウントアップする。ｐ＿ｃｎｔ＿ｕｐ信号の立上りでさらに、リングカウンタ４２０がリセットされ、図３１ｆに示されているように、ｐｄｏｎｅ信号がその低レベルに戻る。
【０１１５】
逆に、図３１ｇに示されているように、Ｖｏｕｔが論理低レベルに遷移すると、フリップフロップ４３０がセットされ、ｄｃｒｎ信号が高レベルに移行する。図３１ｉに示されているように、ＣＬＫＮの次の立上りで、フリップフロップ４３２によりｎ＿ｃｎｔ＿ｕｐ信号が低レベルに移行する。その低レベル状態では、ｎ＿ｃｎｔ＿ｕｐ信号により、カウンタ１３０（図２７）はカウントダウンを行う。さらに、カウンタ１３０は、ＮＯＲゲート１１２（図２７）に結合されているｐ＿ｃｎｔ＿ｕｐ＿ｎ信号が高レベルであるためイネーブル状態である。そこで、カウンタ１３０はカウントダウンし、ＮＤＡＣ電圧を増分し、これをｎ＿ｃｎｔ＿ｕｐ信号が高レベルに遷移するまで続けるが、遷移はリングカウンタ４４４が３までカウントすると発生する。
【０１１６】
より具体的には、その低レベル状態において、ｎ＿ｃｎｔ＿ｕｐ信号により、リングカウンタのフリップフロップ４３４、４３６へのリセット入力がリリースされる。そこで、ＣＬＫ信号の立上り毎に、リングカウンタ４４４が増分する。リングカウンタ４４４が３までカウントすると、ＡＮＤゲート４３８のｎｄｏｎｅ出力信号が高レベルになり、これにより、フリップフロップ４３０がリセットされ、その結果、ｄｃｒｎ信号が低レベルに遷移する。ＣＬＫ信号の次の立下りで、ｎ＿ｃｎｔ＿ｕｐ信号が高レベルに遷移し、カウンタ４３０はカウントアップする。ｎ＿ｃｎｔ＿ｕｐ信号の立上りでさらに、リングカウンタ４４４がリセットされ、図３１ｋに示されているように、ｎｄｏｎｅ信号がその低レベルに戻る。
【０１１７】
いくつかの場合に、Ｖｓｉｇ信号のジッタにより、Ｖｏｕｔの不要なしかも不正確なスイッチングの問題が生じることがある。このシナリオは、Ｖｓｉｇ信号の雑音によりＶｓｉｇ信号がＶＴＨ閾値電圧の上下に跳ねる場合のものである。このような事態を回避する方法として、ＣＬＫ信号を遅くするやり方がある。この方法で、比較的高い周波数の雑音でも、Ｖｏｕｔ電圧はスイッチングしなくなる。
【０１１８】
比較的高い周波数のＶｓｉｇ雑音の悪影響をなくす別の手段として、コンパレータ１００と１０４（図２７）に積分器を追加する方法がある。図３２を参照すると、説明されているコンパレータ１００が積分器を備え、その積分器は抵抗器１０３およびコンデンサ１０５が結合され、オペアンプ１０７とのフィードバック関係を持つことが示されている。オペアンプ１０７の出力Ｖｉｎｔは、ヒステリシスのあるバッファ１０９に結合され、コンパレータ出力信号（ＮＯＲゲート１０８（図２７）の入力に結合されている）を供給する。
【０１１９】
さらに図３３を参照すると、雑音Ｖｓｉｇがコンパレータ１００（図３２）によって処理されると、図に示されているように、雑音が積分され、Ｖｏｕｔ電圧は、Ｖｉｎｔ電圧がＶＴＨ電圧を超えるまでスイッチングしない。当業者であれば、上述のジッタ解決方法は本明細書で説明している検出器の実施形態のどれでも実装できることを理解するであろう。
【０１２０】
図３４を参照すると、他の磁性物品検出器も示されている。図３４の検出器は、一部、図２７の検出器と同じであり、類似の参照番号は類似のコンポーネントを指している。ただし、最も重要なのは、ＰＤＡＣおよびＮＤＡＣ電圧の更新は図２７の検出器の場合と異なり、したがって、図３４の更新コントローラ５１０は図２７の更新コントローラ１２５と異なる点である。
【０１２１】
図３４の検出器では、Ｖｏｕｔ信号が遷移する毎に、ＰＤＡＣおよびＮＤＡＣ電圧のうち一方が更新されるか、またはＶｓｉｇ電圧のレベルにリセットされ、その後、ＰＤＡＣおよびＮＤＡＣ電圧の一方がＶｓｉｇを追跡し、次の正のピークまたは次の負のピークまでそれぞれ続けることができる。より具体的には、Ｖｏｕｔ信号は、Ｖｓｉｇが上昇してＶＴＨ閾値電圧を超える場合には第１の２値レベル、Ｖｓｉｇがその閾値電圧を下回った場合に第２の２値レベルになる。Ｖｏｕｔ信号が第２の２値レベルから第１の２値レベルに遷移する毎に、ＰＤＡＣ電圧はＶｓｉｇ電圧のレベルに更新され、それ以降、Ｖｓｉｇ電圧を追跡し、Ｖｓｉｇの次の正のピーク値まで続けることができる。同様に、Ｖｏｕｔ信号が第１の２値レベルから第２の２値レベルに遷移する毎に、ＮＤＡＣ電圧はＶｓｉｇ電圧のレベルに更新され、それ以降、Ｖｓｉｇ電圧を追跡し、Ｖｓｉｇの次の負のピークまで続けることができる。
【０１２２】
図３４の検出器は、図２７の検出器とともに、上述と同じ利点を持つ。つまり、検出器は、ＰＤＡＣおよびＮＤＡＣ電圧を更新する比較的単純で堅牢な回路を備え、Ｖｓｉｇピークツーピーク電圧が変化してもＶＴＨ閾値電圧をある百分率のピークツーピークＶｓｉｇ電圧に保持する。さらに、ヒステリシスが加えられ、複雑な決定に対しＰＤＡＣおよびＮＤＡＣ電圧を更新するのに比べて検出器は応答時間が短くなり、回路製造は簡素化される。
【０１２３】
上述のように、他の磁性物品検出器の実施形態に関連して、図３４〜３９と関連して説明されているＰＤＡＣおよびＮＤＡＣ電圧を更新する手法と装置は、閾値電圧が固定された百分率のピークツーピークＶｓｉｇ電圧である中間信号検出器または閾値電圧がＶｓｉｇ電圧の頂点と谷から所定の電圧だけ離れているピーク基準検出器の形で、またはこのような検出器を含むように実装できる。
【０１２４】
上述のように、図２７および３４の検出器の類似の参照番号は類似の要素を指しているが、いくつかの信号名は異なっている。特に、図３４では、カウンタ１１４は論理低レベルＰ＿ＨＯＬＤ信号によりイネーブルされ、カウントの方向はＰ＿ＵＰＤＮ信号により制御される。カウンタ１１４は、Ｐ＿ＵＰＤＮ信号が高レベルのときにカウントアップする。カウンタ１３０は論理低レベルＮ＿ＨＯＬＤ信号によりイネーブルされ、低レベルＮ＿ＵＰＤＮ信号に応答してカウントアップする。カウンタは両方ともＤＡＣ＿ＲＥＳＥＴ＿Ｎ信号によりリセットされる。図に示されているように、インバータ５００は、コンパレータ１００のＣＯＭＰ＿Ｐ出力信号を反転して、ＣＯＭＰ＿Ｐ＿Ｎ信号を供給し、インバータ５０４はコンパレータ１０４のＣＯＭＰ＿Ｎ出力信号を反転して、ＣＯＭＰ＿Ｎ＿Ｎ信号を供給する。カウンタ１１４、１３０およびＤＡＣ１１８、１３４の分解能は、特定のアプリケーションに合わせて変えることができる。一実施例として、カウンタ１１４、１３０およびＤＡＣ１１８、１３４を９ビットデバイスとすることができる。
【０１２５】
更新コントローラ５１０は、Ｖｓｉｇ信号およびＣＬＫＮ信号に応答する（１ＭＨｚの発振器などの発振器によって供給されるＣＬＫ信号の立下り）。更新コントローラ５１０はさらに、図に示されているように、コンパレータ１６０からのＰＯＳＣＯＭＰ信号（つまり、Ｖｏｕｔ）、インバータ１６４からのＰＯＳＣＯＭＰ＿Ｎ信号（つまり、Ｖｏｕｔｎ）、インバータ５００からのＣＯＭＰ＿Ｐ＿Ｎ信号、インバータ５０４からのＣＯＭＰ＿Ｎ＿Ｎ信号に応答する。カウンタ１１４のＰ＿ＵＰＤＮおよびＰ＿ＨＯＬＤ信号を発生する更新コントローラ５１０の正の部分は図３５に示されており、カウンタ１３０のＮ＿ＵＰＤＮおよびＮ＿ＨＯＬＤ信号を発生する更新コントローラの負の部分は図３６に示されている。
【０１２６】
説明されている実施形態では、更新コントローラ５１０はステートマシーンとして実装されている。図３５および３６に示されている更新コントローラ５１０の実装を考察する前に、ＰＤＡＣおよびＮＤＡＣ電圧を更新する方法について、図３８、３８ａ、３９、および３９ａの波形を参照しながら説明する。図３８は、Ｖｓｉｇ信号への応答としてＰＤＡＣ、ＮＤＡＣ、およびＶＴＨ電圧が図３４の検出器によって発生するＶｓｉｇ信号を説明する図である。図３８ａは、図３４の検出器の得られるＶｏｕｔ信号を示す図である。図３９は、別の説明されているＶｓｉｇ信号とその結果得られるＰＤＡＣおよびＮＤＡＣ電圧を示しており、図３９ａは、図３４の検出器から得られたＶｏｕｔ信号を示している。
【０１２７】
Ｖｏｕｔ信号の遷移毎に、ＰＤＡＣおよびＮＤＡＣ電圧は、それぞれＶｓｉｇ電圧レベルに応じて減分および増分される。別の言い方をすると、ＰＤＡＣ  １１８とＮＤＡＣ  １３４は、Ｖｓｉｇ信号のレベルにリセットされるということである。特に、ＰＤＡＣ電圧は、第１の極性のＶｏｕｔ信号の遷移毎にＶｓｉｇ電圧の値まで減分され、ＮＤＡＣ電圧は、第２の反対極性のＶｏｕｔ信号の遷移毎にＶｓｉｇ電圧のレベル増分される。図の実施形態では、ＰＤＡＣ電圧は、５１７とラベルが付けられているＶｏｕｔの立上り遷移毎に５１２とラベルが付けられているＶｓｉｇの値まで減分され、ＮＤＡＣ電圧は、５１３とラベルが付けられているＶｏｕｔの立下り遷移毎に５１４とラベルが付けられているＶｓｉｇの値まで増分される。それ以降、ＰＤＡＣおよびＮＤＡＣ電圧は、それぞれ、Ｖｓｉｇ電圧の次の正のピークおよび負のピークを追跡することができる。つまり、ＰＤＡＣ電圧は、ラベル５１６の時刻から始めて、Ｖｓｉｇを追跡し、ラベル５１８の時刻で発生する次の正のピークまで進み、ＮＤＡＣ電圧は、ラベル５１５の時刻から始めて、Ｖｓｉｇを追跡し、ラベル５１９の時刻で発生する次の負のピークまで進む。ＶＴＨ電圧はＰＤＡＣ電圧とＮＤＡＣ電圧との差の百分率であることに留意されたい。また、特に、ＶＴＨは、Ｖｓｉｇ電圧が閾値電圧よりも低いときにＰＤＡＣ電圧とＮＤＡＣ電圧との差の、６０％（ＰＤＡＣ−ＮＤＡＣ）などの第１の百分率であり（例えば、時間１００ミリ秒前）、Ｖｓｉｇ電圧が閾値電圧よりも高いときにＰＤＡＣ電圧とＮＤＡＣ電圧との差の、４０％（ＰＤＡＣ−ＮＤＡＣ）などの第２の低い方の百分率である（例えば、約１１０〜２１０ミリ秒の間）。
【０１２８】
さらに図３８ｂ、３８ｃ、３８ｄ、および３８ｅを参照すると、カウンタ１３０は、ラベル５１３のＶｏｕｔ信号の立下りまで論理高レベルＮ＿ＨＯＬＤ信号によりディセーブルされる。これ以降、Ｎ＿ＨＯＬＤ信号は低レベルになり、Ｖｓｉｇ信号がＮＤＡＣ電圧を超えるまでカウンタ１３０がイネーブルされている。Ｎ＿ＵＰＤＮ信号は高レベルに遷移し、時刻５１５でＮＤＡＣ電圧がＶｓｉｇ電圧に達するとカウンタ１３０はカウントダウンすることに留意されたい。図に示されているように、Ｎ＿ＨＯＬＤ信号は上と下に切り替わるため、ＮＤＡＣ電圧は１段ずつ下がって時刻５１９で次の負のピークが発生するまでＶｓｉｇ信号を追跡する。
【０１２９】
同様にカウンタ１１４は、ラベル５１７のＶｏｕｔ信号の立上り遷移まで論理高レベルＰ＿ＨＯＬＤ信号によりディセーブルされる。これ以降、Ｐ＿ＨＯＬＤ信号は低レベルになり、Ｖｓｉｇ信号がＰＤＡＣ電圧を超えるまでカウンタ１１４がイネーブルされている。Ｐ＿ＵＰＤＮ信号は高レベルに遷移し、時刻５１６でＰＤＡＣ電圧がＶｓｉｇ電圧に達するとカウンタ１１４はカウントアップすることに留意されたい。図に示されているように、Ｐ＿ＨＯＬＤ信号は上と下に切り替わるため、ＰＤＡＣ電圧は１段ずつ上がって時刻５１８で次の正のピークが発生するまでＶｓｉｇ電圧を追跡する。
【０１３０】
さらに図３９および３９ａの波形を参照すると、検出器の起動動作が示されている。図の実施形態では、更新コントローラ５１０は、自動利得制御（ＡＧＣ）と閾値更新方式との衝突を回避するために検出器の起動後Ｖｏｕｔ信号の所定の遷移回数についてディセーブルされる。一般に、増幅器１２（図３４）の利得をＶｓｉｇ信号のレベルに応じて起動時に調整するＡＧＣ手法が実装される。これは、ＤＡＣ  １１８、１３４をリセットすることにより行われる。ＰＤＡＣ電圧とＮＤＡＣ電圧がＶｓｉｇ電圧を追跡する閾値更新方式でもＤＡＣ１１８、１３４のリセットが行われるので、ＡＧＣの動作の時間間隔で閾値更新方式をディセーブルすると、ＤＡＣ１１８、１３４の制御の衝突を回避できる。図の実施形態では、閾値更新方式はＶｏｕｔ信号の３回の遷移でディセーブルされている。したがって、ＰＤＡＣ電圧は、ラベル５３０の時刻になるまで更新されず、ＮＤＡＣ電圧はラベル５４０の時刻まで更新されない。
【０１３１】
これ以降、図３８および３８ａに関して上で説明しているように、Ｖｏｕｔ信号が遷移する毎に、ＰＤＡＣおよびＮＤＡＣ電圧のうち一方がＶｓｉｇ信号のレベルに更新され、その後、ＰＤＡＣおよびＮＤＡＣ電圧のうち更新された方がＶｓｉｇを追跡し、それぞれ次の正のピーク電圧または次の負のピーク電圧まで進む。この動作は、ラベル５３０、５３２、５３４、および５３６の時刻にＰＤＡＣ電圧に対し実行され、ラベル５４０、５４２、５４４、５４６、および５４８の時刻にＮＤＡＣ電圧に対して実行される。
【０１３２】
図３７を参照すると、第１の状態図５５０は更新コントローラ５１０（図３５）の正の部分の動作を示しており、第２の状態図５６０は更新コントローラ５１０（図３６）の負の部分の動作を示している。特定の状態を表す数字の先頭の桁（例えば、状態００には０、状態０１には０、状態１０には１、状態１１には１）は、それぞれのカウンタ１１４、１３０（図３４）へのＨＯＬＤ入力がアサートされているか否かを示し、２番目の桁は、それぞれのカウンタへのＵＰＤＮ入力がアサートされているか否かを示す。
【０１３３】
更新コントローラの正の部分に対する状態図５５０を考察すると、状態００で、カウンタ１１４はイネーブルされており、カウントダウンを行う（つまり、Ｐ＿ＵＰＤＮ信号は低レベルであり、Ｐ＿ＨＯＬＤ信号は低レベルである）。更新コントローラ５１０は、図３８の時間間隔５１２ではこの状態にある。Ｖｓｉｇ信号がＰＤＡＣ電圧を超えると、図３８の時刻５１６で生じているように、ステートマシーンは状態０１に遷移し、そこでカウンタ１１４はイネーブルされ、カウントアップを行う（つまり、Ｐ＿ＵＰＤＮ信号は高レベルであり、Ｐ＿ＨＯＬＤ信号は低レベルのままである）。ＰＤＡＣ電圧がＶｓｉｇ信号を超えると、ステートマシーンは状態１１に遷移し、そこでＰ＿ＨＯＬＤ信号は高レベルになり、カウンタ１１４はディセーブルされ、Ｐ＿ＵＰＤＮ信号は高レベルになる。
【０１３４】
ステートマシーンは状態１１のままであり、ＮＤＡＣ電圧はＶｓｉｇ電圧が再びＰＤＡＣ電圧を超えるか、Ｖｏｕｔ信号が低レベルに遷移するまで一定に保たれる。Ｖｓｉｇ電圧がＰＤＡＣ電圧を超えた場合、ステートマシーンは状態０１に戻り、カウンタ１１４はカウントアップを続ける。ステートマシーンはこのループ内に留まり、ＰＤＡＣ電圧がＶｓｉｇ信号のレベルから次の正のピークまで上昇するときに状態０１と１１の間（つまり、図３８の時刻５１６から５１８の間）で遷移を行う。
【０１３５】
Ｖｏｕｔ信号が低レベルに遷移すると、状態１０に入り、そこでＰ＿ＨＯＬＤ信号は高レベルのままであり、カウンタ１１４はディセーブルされ、Ｐ＿ＵＰＤＮ信号は低レベルになる。Ｖｏｕｔ信号が高レベルに遷移すると、状態００に再び入り、カウンタ１１４はカウントダウンし、これにより、ＰＤＡＣ電圧はＶｓｉｇ電圧レベルにリセットされる。当業者であれば、状態１０を省ける（点線で示されている）ことを理解するであろう。この場合、ステートマシーンは、Ｖｏｕｔ信号の立上り遷移で状態１１から直接状態００に遷移する。
【０１３６】
更新コントローラ５１０の負の部分に対する状態図５６０は、対称的であるが、状態図５５０に関して極性は反対である。特に、状態００では、カウンタ１３０はイネーブルされており、カウントアップを行う（つまり、Ｎ＿ＵＰＤＮ信号は低レベルであり、Ｎ＿ＨＯＬＤ信号は低レベルである）。更新コントローラ５１０は、図３８の時間間隔５１４ではこの状態００にある。Ｖｓｉｇ信号がＮＤＡＣ信号よりも小さいと、図３８の時刻５１５で生じているように、ステートマシーンは状態０１に遷移し、そこでカウンタ１３０はイネーブルされ、カウントダウンを行う（つまり、Ｎ＿ＵＰＤＮ信号は高レベルであり、Ｎ＿ＨＯＬＤ信号は低レベルのままである）。Ｖｓｉｇ信号がＮＤＡＣ電圧を超えると、図３８の時刻５１９で生じているように、ステートマシーンは状態１１に遷移し、そこでカウンタ１１４はディセーブルされ、Ｎ＿ＵＰＤＮ信号は高レベルである。
【０１３７】
ステートマシーンは状態１１のままであり、ＮＤＡＣ電圧はＶｓｉｇ電圧が再びＮＤＡＣ電圧よりも小さくなるか、Ｖｏｕｔ信号が高レベルに遷移するまで一定に保たれる。Ｖｓｉｇ電圧がＮＤＡＣ電圧よりも低くなった場合、ステートマシーンは状態０１に戻り、カウンタ１３０はカウントダウンを続ける。ステートマシーンはこのループ内に留まり、ＮＤＡＣ電圧がＶｓｉｇのレベルから次の負のピークまで下がるときに状態０１と１１の間（つまり、図３８の時刻５１５から５１９の間）で遷移を行う。
【０１３８】
Ｖｏｕｔ信号が高レベルに遷移すると、状態１０に入り、そこでＮ＿ＨＯＬＤ信号は低レベルのままであり、カウンタ１３０はディセーブルされ、Ｎ＿ＵＰＤＮ信号は高レベルになる。Ｖｏｕｔ信号が低レベルに遷移すると、状態００に再び入り、カウンタ１３０はカウントアップし、これにより、ＮＤＡＣ電圧はＶｓｉｇ電圧レベルにリセットされる。ここでもまた、当業者であれば、状態１０を省ける（点線で示されている）ことを理解するであろう。この場合、ステートマシーンは、Ｖｏｕｔ信号の立下り遷移で状態１１から直接状態００に遷移する。
【０１３９】
当業者であれば、状態５５０、５６０（状態図５５０、５６０において点線で変更が示されている）をさまざまな回路で実装することを理解するであろう。状態図５５０については図３５に、状態図５６０については図３６に適当な実装が示されている。特に、Ｐ＿ＨＯＬＤおよびＰ＿ＨＯＬＤ＿Ｎ信号はＮＡＮＤゲート５７０、５７２、５７４、およびフリップフロップ５７６で発生する。ゲート５７０は、Ｐ＿ＵＰＤＮ信号およびインバータ５００（図３４）の出力で供給されるＣＯＭＰ＿Ｐ＿Ｎ信号に応答する。ゲート５７２は、Ｐ＿ＨＯＬＤ、Ｐ＿ＵＰＤＮ＿Ｎ、およびＰＯＳＣＯＭＰ＿Ｎ信号に応答する。ゲート５７０および５７２の出力は、ゲート５７４の入力に結合されており、このゲートはその出力から、Ｄ入力をフリップフロップ５７６に供給する。フリップフロップ５７６は、ＣＬＫＮ信号をクロック入力信号とし、検出器の起動後ＤＡＣ＿ＲＥＳＥＴ＿Ｎ信号によりリセットされる。
【０１４０】
図に示されているように、Ｐ＿ＵＰＤＮおよびＰ＿ＵＰＤＮ＿Ｎ信号は、ＮＡＮＤゲート５８０、５８２、５８４、および５８６、ＡＮＤゲート５８８、およびフリップフロップ５９０によって生成される。特に、図に示されているように、ゲート５８０は、Ｐ＿ＨＯＬＤおよびＰ＿ＵＰＤＮ＿Ｎ信号に応答し、ゲート５８２は、Ｐ＿ＨＯＬＤ、ＣＯＭＰ＿Ｐ＿Ｎ、およびＰＯＳＣＯＭＰ＿Ｎ信号に応答し、ゲート５８４は、Ｐ＿ＵＰＤＮ＿ＮおよびＣＯＭＰ＿Ｐ＿Ｎ信号に応答する。ゲート５８０、５８２、および５８４の出力は、ゲート５８６の入力に結合されており、その出力は入力をＡＮＤゲート５８８に供給する。ゲート５８８への他の入力がＯＵＴＰＵＴ＿ＣＮＴ４＿ＬＡＴＣＨ信号により供給され、上述のように、この信号により、検出器が起動した後、Ｖｏｕｔ信号が所定の回数だけ遷移すると更新コントローラの正の部分がイネーブルされる。ゲート５８８の出力は、Ｄ入力をフリップフロップ５９０に供給する。フリップフロップ５７６は、ＣＬＫＮ信号をクロック入力信号とし、検出器の起動後ＤＡＣ＿ＲＥＳＥＴ＿Ｎ信号によりリセットされる。
【０１４１】
更新コントローラのステートマシーン５１０の負の部分は図３６に示されており、図３５の正の部分と実質的に類似している。図３６のコンポーネントは、類似の参照番号を使用しているが、図３５の類似のコンポーネントに関してはプライムがついている。
【０１４２】
これまで本発明の好ましい実施形態を説明してきたが、当業者であれば、これらの概念を組み込んだ他の実施形態を使用できることも理解するであろう。したがって、これらの実施形態は、開示されている実施形態に限るべきではなく、むしろ付属の請求項の精神と範囲によってのみ限られるべきであると考えられる。本明細書で引用した出版物および参考文献はすべて、引用により明示してその全体が本明細書に組み込まれている。
【図面の簡単な説明】
【０１４３】
【図１】第１の磁性物品近接検出器のブロック図である。
【図２】１つの鉄製歯車の歯面（またはその他の磁性物品）が通過するときに波形が周囲磁界に対応する図１の回路内のホール電圧Ｖｓｉｇの波形を示す図である。図２および図３は、同じスケールで描かれている。
【図３】図２のホール電圧波形に時間的に対応する図１の近接検出器からの出力信号Ｖｏｕｔの波形を示す図である。
【図４】周囲磁界の中で一方から他方へ一様でない振幅を発生する複数の磁性物品が通過することに起因する信号Ｖｓｉｇの波形を示す図である。Ｖｓｉｇに重ね合わせて、同時発生ＤＡＣ出力電圧ＶPnewおよびＶNnewが示されている。
【図５】図５は、Ｖｓｉｇの６４個のパルスからなる一更新間隔と、その後の更新間隔の一部でのＶｓｉｇの波形を示し、Ｖｓｉｇの正と負のピーク値が変化している図である。Ｖｓｉｇに重ね合わされているのは、一間隔内のＤＡＣ電圧ＶPnewとＶNnewおよびそれ以降の更新間隔のＶPnewとＶNnewである。  図５ａは、図５のようなスケールに合わせて描かれている更新信号Ｖｕｐｄｔの波形を示す図である。
【図６】更新間隔がｔｕｐｄａｔｅで終了し、その後のｔｕｐｄａｔｅ間隔が開始する数期間分の変換器信号Ｖｓｉｇを示す図である。
【図７】図１の近接検出器について、それぞれラッチ４２および５２への入力信号、カウンタ１７および２７へのリセット信号、Ｖｐｃｏｍｐ、Ｖｎｃｏｍｐ、Ｑ３３ｂ、および近接検出器出力信号Ｖｏｕｔの波形を示し、図６の波形に対応する時間スケールに合わせて描かれている図である。
【図８】図１の近接検出器について、それぞれラッチ４２および５２への入力信号、カウンタ１７および２７へのリセット信号、Ｖｐｃｏｍｐ、Ｖｎｃｏｍｐ、Ｑ３３ｂ、および近接検出器出力信号Ｖｏｕｔの波形を示し、図６の波形に対応する時間スケールに合わせて描かれている図である。
【図９】図１の近接検出器について、それぞれラッチ４２および５２への入力信号、カウンタ１７および２７へのリセット信号、Ｖｐｃｏｍｐ、Ｖｎｃｏｍｐ、Ｑ３３ｂ、および近接検出器出力信号Ｖｏｕｔの波形を示し、図６の波形に対応する時間スケールに合わせて描かれている図である。
【図１０】図１の近接検出器について、それぞれラッチ４２および５２への入力信号、カウンタ１７および２７へのリセット信号、Ｖｐｃｏｍｐ、Ｖｎｃｏｍｐ、Ｑ３３ｂ、および近接検出器出力信号Ｖｏｕｔの波形を示し、図６の波形に対応する時間スケールに合わせて描かれている図である。
【図１１】図１の近接検出器について、それぞれラッチ４２および５２への入力信号、カウンタ１７および２７へのリセット信号、Ｖｐｃｏｍｐ、Ｖｎｃｏｍｐ、Ｑ３３ｂ、および近接検出器出力信号Ｖｏｕｔの波形を示し、図６の波形に対応する時間スケールに合わせて描かれている図である。
【図１２】図１の近接検出器について、それぞれラッチ４２および５２への入力信号、カウンタ１７および２７へのリセット信号、Ｖｐｃｏｍｐ、Ｖｎｃｏｍｐ、Ｑ３３ｂ、および近接検出器出力信号Ｖｏｕｔの波形を示し、図６の波形に対応する時間スケールに合わせて描かれている図である。
【図１３】第２の磁性物品近接検出器の概略図である。
【図１４】図１３の近接検出器の更新コントローラの概略図である。
【図１５】図１３の検出器によって発生したＰＤＡＣ電圧およびＮＤＡＣ電圧がＶＴＨ閾値電圧を持つＶｓｉｇの波形に重ね合わされている図である。
【図１６】図１５に示されている同じ時間間隔で図１３の検出器により発生したＶｏｕｔの波形を示す図である。
【図１７】図１７は、Ｖｓｉｇの正のピーク値が変化している複数の更新時間間隔でのＶｓｉｇの波形を示す図である。Ｖｓｉｇに重ね合わされているのは、図１３の検出器により発生されるＰＤＡＣ、ＰＤＡＣ−ΔＶ、ＮＤＡＣ、およびＮＤＡＣ＋ΔＶ電圧である。
図１７ａは、Ｖｓｉｇの負のピーク値が変化している複数の更新時間間隔でのＶｓｉｇの波形を示す図である。Ｖｓｉｇに重ね合わされているのは、図１３の検出器により発生されるＰＤＡＣ、ＰＤＡＣ−ΔＶ、ＮＤＡＣ、およびＮＤＡＣ＋ΔＶ電圧である。
【図１８】Ｖｓｉｇの正のピーク値のいくつかの変化に応じてＰＤＡＣ電圧を更新する際の図１３の検出器の動作を示す流れ図である。
【図１９】Ｖｓｉｇの負のピーク値のいくつかの変化に応じてＮＤＡＣ電圧を更新する際の図１３の検出器の動作を示す流れ図である。
【図２０】図２０は、ＰＤＡＣ、ＰＤＡＣ−ΔＶ、ＮＤＡＣ、およびＮＤＡＣ＋ΔＶ電圧が重ね合わされている、２つの更新時間間隔でのＶｓｉｇの波形を示す図である。  図２０ａは、図１３の検出器に関して、図２０と同じ時間スケールで描かれている、ｃｎｔ１２８信号の波形を示す図である。  図２０ｂは、図１３の検出器に関して、図２０と同じ時間スケールで描かれている、Ｖｏｕｔ信号の波形を示す図である。  図２０ｃは、図１３の検出器に関して、図２０と同じ時間スケールで描かれている、ｐ＿ｏｋ信号の波形を示す図である。  図２０ｄは、図１３の検出器に関して、図２０と同じ時間スケールで描かれている、ｕｐｄ＿ｐｄａｃ信号の波形を示す図である。  図２０ｅは、図１３の検出器に関して、図２０と同じ時間スケールで描かれている、ｄｃｒｐ信号の波形を示す図である。  図２０ｆは、図１３の検出器に関して、図２０と同じ時間スケールで描かれている、ｐ＿ｃｎｔ＿ｕｐ信号の波形を示す図である。  図２０ｇは、図１３の検出器に関して、図２０と同じ時間スケールで描かれている、ｃｌｋ信号の波形を示す図である。
【図２１】第３の磁性物品近接検出器の概略図である。
【図２２】図２１の近接検出器の更新コントローラの概略図である。
【図２３】図２３は、Ｖｓｉｇの正のピーク値が変化している複数の更新時間間隔でのＶｓｉｇの波形を示す図である。Ｖｓｉｇに重ね合わされているのは、図２１の検出器により発生されるＰＤＡＣ、ＰＤＡＣ−ΔＶ、ＮＤＡＣ、およびＮＤＡＣ＋ΔＶ電圧である。  図２３ａは、Ｖｓｉｇの負のピーク値が変化している複数の更新時間間隔でのＶｓｉｇの波形を示す図である。Ｖｓｉｇに重ね合わされているのは、図２１の検出器により発生されるＰＤＡＣ、ＰＤＡＣ−ΔＶ、ＮＤＡＣ、およびＮＤＡＣ＋ΔＶ電圧である。
【図２４】Ｖｓｉｇの正のピーク値のいくつかの変化に応じてＰＤＡＣ電圧を更新する際の図２１の検出器の動作を示す流れ図である。
【図２５】Ｖｓｉｇの負のピーク値のいくつかの変化に応じてＮＤＡＣ電圧を更新する際の図２１の検出器の動作を示す流れ図である。
【図２６】図２６は、ＰＤＡＣおよびＰＤＡＣ−ΔＶ電圧が重ね合わされている、３つの更新時間間隔でのＶｓｉｇの波形を示す図である。  図２６ａは、図２１の検出器に関して、図２６と同じ時間スケールで描かれている、ｐｃｏｍｐ信号の波形を示す図である。  図２６ｂは、図２１の検出器に関して、図２６と同じ時間スケールで描かれている、ｐ＿ｌａｔｂｉｇ信号の波形を示す図である。  図２６ｃは、図２１の検出器に関して、図２６と同じ時間スケールで描かれている、ｐ＿ｃｎｔ＿ｕｐ信号の波形を示す図である。  図２６ｄは、図２１の検出器に関して、図２６と同じ時間スケールで描かれている、ｐ＿ｏｋ信号の波形を示す図である。  図２６ｅは、図２１の検出器に関して、図２６と同じ時間スケールで描かれている、ｐ＿ｌａｔｓｍ信号の波形を示す図である。  図２６ｆは、図２１の検出器に関して、図２６と同じ時間スケールで描かれている、ｐ＿ｕｐｄａｔｅ信号の波形を示す図である。  図２６ｇは、図２１の検出器に関して、図２６と同じ時間スケールで描かれている、ｐｈｏｌｄ信号の波形を示す図である。  図２６ｈは、図２１の検出器に関して、図２６と同じ時間スケールで描かれている、ＣＬＫ信号の波形を示す図である。  図２６ｉは、図２１の検出器に関して、図２６と同じ時間スケールで描かれている、ｃｎｔ１２８信号の波形を示す図である。
【図２７】他の磁性物品検出器の概略図である。
【図２８】図２７の検出器の更新コントローラの概略図である。
【図２９】図２９は、ＰＤＡＣ電圧およびＶＴＨ閾値電圧がＶｓｉｇ上に重ね合わされている、変化する正のピーク値を持つＶｓｉｇの波形を示す図である。  図２９ａは、図２９のＶｓｉｇ波形に対応するＶｏｕｔ波形を示す図である。  図２９ｂは、図２９のＶｓｉｇとＶＴＨ閾値電圧の一部を示す展開図である。
【図３０】図３０は、ＮＤＡＣ電圧およびＶＴＨ閾値電圧がＶｓｉｇ上に重ね合わされている、変化する負のピーク値を持つＶｓｉｇの波形を示す図である。  図３０ａは、図３０のＶｓｉｇ波形に対応するＶｏｕｔ波形を示す図である。
【図３１】図３１は、ＰＤＡＣおよびＮＤＡＣ電圧およびＶＴＨ閾値電圧が重ね合わされている、Ｖｓｉｇの波形を示す図である。  図３１ａは、図２７の検出器に関して、図３１と同じ時間スケールで描かれている、Ｖｏｕｔ信号の波形を示す図である。  図３１ｂは、図２７の検出器に関して、図３１と同じ時間スケールで描かれている、ｄｃｒｐ信号の波形を示す図である。  図３１ｃは、図２７の検出器に関して、図３１と同じ時間スケールで描かれている、ＣＬＫ信号の波形を示す図である。  図３１ｄは、図２７の検出器に関して、図３１と同じ時間スケールで描かれている、ｐ＿ｃｎｔ＿ｕｐ信号の波形を示す図である。  図３１ｅは、図２７の検出器に関して、図３１と同じ時間スケールで描かれている、正のリングカウンタのカウントの波形を示す図である。  図３１ｆは、図２７の検出器に関して、図３１と同じ時間スケールで描かれている、ｐｄｏｎｅ信号の波形を示す図である。  図３１ｇは、図２７の検出器に関して、図３１と同じ時間スケールで描かれている、ｄｃｒｎ信号の波形を示す図である。  図３１ｈは、図２７の検出器に関して、図３１と同じ時間スケールで描かれている、ＣＬＫ信号の波形を示す図である。  図３１ｉは、図２７の検出器に関して、図３１と同じ時間スケールで描かれている、ｎ＿ｃｎｔ＿ｕｐ信号の波形を示す図である。  図３１ｊは、図２７の検出器に関して、図３１と同じ時間スケールで描かれている、負のリングカウンタのカウントの波形を示す図である。  図３１ｋは、図２７の検出器に関して、図３１と同じ時間スケールで描かれている、ｎｄｏｎｅ信号の波形を示す図である。
【図３２】積分器を備える図２７のコンパレータの説明図である。
【図３３】説明されている雑音の多いＶｓｉｇ信号を処理する際の図３２のコンパレータの動作を説明する図である。
【図３４】さらに他の磁性物品検出器の概略図である。
【図３５】図３４の更新コントローラの正部分の概略図である。
【図３６】図３４の更新コントローラの負部分の概略図である。
【図３７】図３４の磁性物品検出器の状態図である。
【図３８】図３８は、ＮＤＡＣ、ＰＤＡＣ、およびＶＴＨ電圧が図３４の検出器によって発生するＶｓｉｇ信号を説明する図である。  図３８ａは、図３８の信号に関して、図３４の検出器で発生するＶｏｕｔ信号の波形を示す図である。  図３８ｂは、図３８の信号に関して、図３４の検出器で発生するＮ＿ＨＯＬＤ信号の波形を示す図である。  図３８ｃは、図３８の信号に関して、図３４の検出器で発生するＮ＿ＵＰＤＮ信号の波形を示す図である。  図３８ｄは、図３８の信号に関して、図３４の検出器で発生するＰ＿ＨＯＬＤ信号の波形を示す図である。  図３８ｅは、図３８の信号に関して、図３４の検出器で発生するＰ＿ＵＰＤＮ信号の波形を示す図である。
【図３９】図３９は、ＮＤＡＣおよびＰＤＡＣ電圧が図３４の検出器によって発生するＶｓｉｇ信号を説明する他の図である。  図３９ａは、図３９の信号について、図３４の検出器によって供給されるＶｏｕｔ信号を示す図である。
【図１】
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【図５】
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【図７】
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【図８】
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【図１２】
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【図１３】
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【図１４】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２４】
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【図２５】
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【図２７】
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【図２８】
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【図３１】
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【図３２】
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【図３４】
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【図３７】
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【図３８】
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【図３９】
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【国際公開パンフレット】
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【国際調査報告】
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