(57)【要約】底部セルプレート及び下層のトランジスタの周囲の絶縁材料を介して拡散する種による損傷を低減する拡散バリア層を有する半導体コンテナキャパシタ構造体は、高密度化メモリアレイでの使用に適している。拡散バリア層は、キャパシタ誘電体層のプレトリートメント、キャパシタ誘電体層の形成処理、キャパシタ誘電体層のポストトリートメントにおける底部セルプレート、下層のアクセストランジスタ、さらに、周囲の絶縁層の表面を保護する。拡散バリア層は、酸素含有種、水素含有種等、底部プレートや下層のトランジスタを損傷させるような所望しない種の拡散を阻止したり、妨げたりする。拡散バリア層は、キャパシタ誘電体層とは別個に形成される。これにより、誘電体層による拡散保護が不要となるため、誘電体層を薄くすることができる。誘電体層を薄くすることによって、所与のキャパシタ表面積に対する静電容量の値を高めることが可能である。
2004523115.tif 000002
【特許請求の範囲】
【請求項１】
コンテナホールの周囲の絶縁層によって画成される側壁と、前記コンテナホールの閉じた底部（closed bottom）の上に形成される底部プレートと、
頂部プレートと、
前記絶縁層の表面の少なくとも一部の上に形成され、さらに、前記底部プレートと前記頂部プレートとの間の部位に形成される誘電体層と、
前記誘電体層と前記頂部プレートとの間の部位と、前記誘電体層と前記絶縁層の前記表面との間の部位とから構成される群より選択される部位と、前記絶縁層の表面の少なくとも前記一部の上に形成される拡散バリア層とを含み、
前記底部プレートの表面積の大部分が前記拡散バリア層によって覆われていないことを特徴とする半導体コンテナキャパシタ構造体。
【請求項２】
請求項１記載の半導体コンテナキャパシタ構造体において、
前記拡散バリア層は、前記誘電体層の上に隣接して形成されることを特徴とする半導体コンテナキャパシタ構造体。
【請求項３】
請求項１記載の半導体コンテナキャパシタ構造体において、
前記誘電体層は、前記拡散バリア層の上に隣接して形成されることを特徴とする半導体コンテナキャパシタ構造体。
【請求項４】
請求項１、２、又は３記載の半導体コンテナキャパシタ構造体において、
前記拡散バリア層は、さらに、前記底部プレートの一部の上に形成されることを特徴とする半導体コンテナキャパシタ構造体。
【請求項５】
請求項４記載の半導体コンテナキャパシタ構造体において、
前記拡散バリア層は、さらに、前記底部プレートの前記一部に隣接することを特徴とする半導体コンテナキャパシタ構造体。
【請求項６】
請求項５記載の半導体コンテナキャパシタ構造体において、
前記底部プレートの前記拡散バリア層に隣接していない残余の部分は、前記底部プレートの表面積の大部分を占めることを特徴とする半導体コンテナキャパシタ構造体。
【請求項７】
請求項１、２、又は３記載の半導体コンテナキャパシタ構造体において、
前記拡散バリア層は、シリコンを基材とする材料を含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項８】
請求項７記載の半導体コンテナキャパシタ構造体において、
前記拡散バリア層は、シリコンを基材とする誘電材料を含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項９】
請求項８記載の半導体コンテナキャパシタ構造体において、
前記シリコンを基材料とする誘電材料は、シリコン窒化物及びシリコン酸窒化物から構成される群より選択されることを特徴とする半導体コンテナキャパシタ構造体。
【請求項１０】
請求項１又は２記載の半導体コンテナキャパシタ構造体において、
前記誘電体層は、前記底部プレート及び前記絶縁層の表面の一部の上に隣接して形成されることを特徴とする半導体コンテナキャパシタ構造体。
【請求項１１】
請求項１、２、又は３記載の半導体コンテナキャパシタ構造体において、
前記誘電体層は、シリコン窒化物、シリコン酸窒化物、及び誘電性金属酸化物から構成される群より選択される誘電材料を含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項１２】
請求項１、２、又は３記載の半導体コンテナキャパシタ構造体において、
前記絶縁層は、シリコン酸化物、シリコン窒化物、及びシリコン酸窒化物から構成される群より選択される誘電材料を含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項１３】
請求項１２記載の半導体コンテナキャパシタ構造体において、
前記絶縁層は、不純物がドープされたシリコン酸化物誘電材料を含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項１４】
請求項１３記載の半導体コンテナキャパシタ構造体において、
前記絶縁層は、ホウ素燐ケイ酸ガラスを含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項１５】
請求項１、２、又は３記載の半導体コンテナキャパシタ構造体において、
前記底部プレートは、導電化のためにドープされたポリシリコン、導電化のためにドープされた半球状のグレインポリシリコン、金属、金属窒化物、合金、及び導電性金属酸化物から構成される群より選択される導電材料を含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項１６】
請求項１記載の半導体コンテナキャパシタ構造体において、
前記底部プレートは、複数の導電層を含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項１７】
請求項１記載の半導体コンテナキャパシタ構造体において、
前記底部プレートは、前記コンテナホールの前記側壁及び閉じた底部の上に隣接して形成されることを特徴とする半導体コンテナキャパシタ構造体。
【請求項１８】
請求項１、２、又は３記載の半導体コンテナキャパシタ構造体において、
前記頂部プレートは、導電化のためにドープされたポリシリコン、導電化のためにドープされた半球状のグレインポリシリコン、金属、金属窒化物、合金、及び導電性金属酸化物から構成される群より選択される導電材料を含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項１９】
請求項１記載の半導体コンテナキャパシタ構造体において、
前記頂部プレートは、前記誘電体層の上に隣接して形成されることを特徴とする半導体コンテナキャパシタ構造体。
【請求項２０】
請求項１又は２記載の半導体コンテナキャパシタ構造体において、
前記頂部プレートは、さらに、前記誘電体層の一部の上に隣接して形成され、且つ、前記拡散バリア層の上に隣接して形成されることを特徴とする半導体コンテナキャパシタ構造体。
【請求項２１】
請求項１、２、又は３記載の半導体コンテナキャパシタ構造体において、
前記拡散バリア層は、前記誘電体層のプレトリートメント処理、前記誘電体層の形成処理、及び前記誘電体層のポストトリートメント処理から構成される群より選択される少なくとも１つの処理の間に、前記周囲の絶縁層を介した所望しない種の拡散を低減することを特徴とする半導体コンテナキャパシタ構造体。
【請求項２２】
請求項２１記載の半導体コンテナキャパシタ構造体において、
前記所望しない種は、酸素含有種、水素含有種、フッ素含有種、及び塩素含有種から構成される群より選択される少なくとも１つの種を含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項２３】
請求項１、２、又は３記載の半導体コンテナキャパシタ構造体において、
前記拡散バリア層は、前記半導体コンテナキャパシタ構造体のコーナーにおけるリーク電流を低減することを特徴とする半導体コンテナキャパシタ構造体。
【請求項２４】
請求項１、２、又は３記載の半導体コンテナキャパシタ構造体において、
前記拡散バリア層は、酸素含有種、水素含有種、フッ素含有種、及び塩素含有種から構成される種より選択される少なくとも１つの種の拡散速度が、前記絶縁層を介した前記少なくとも１つの種の拡散速度よりも小さい誘電材料を含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項２５】
請求項１記載の半導体コンテナキャパシタ構造体において、
前記拡散バリア層は、酸素含有種の拡散速度が、前記絶縁層を介した酸素含有種の拡散速度よりも小さい誘電材料を含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項２６】
請求項１記載の半導体コンテナキャパシタ構造体において、
前記拡散バリア層は、水素の拡散速度が、前記絶縁層を介した水素の拡散速度よりも小さい誘電材料を含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項２７】
請求項１記載の半導体コンテナキャパシタ構造体において、
前記拡散バリア層は、酸素含有種の拡散速度が、不純物がドープされていない二酸化シリコン及び不純物がドープされた二酸化シリコンから構成される群より選択されるシリコン酸化物材料を介した酸素含有種の拡散速度よりも小さい誘電材料を含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項２８】
請求項１記載の半導体コンテナキャパシタ構造体において、
前記拡散バリア層は、酸素含有種の拡散速度が、ホウ素燐ケイ酸ガラスを介した酸素含有種の拡散速度よりも小さい誘電材料を含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項２９】
請求項３記載の半導体コンテナキャパシタ構造体において、
前記誘電体層は、前記底部プレート及び前記拡散バリア層の上に隣接して形成されることを特徴とする半導体コンテナキャパシタ構造体。
【請求項３０】
請求項１、２、又は３記載の半導体コンテナキャパシタ構造体において、
前記絶縁層は、シリコン酸化物、シリコン窒化物、及びシリコン酸窒化物から構成される群より選択される誘電材料を含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項３１】
請求項３０記載の半導体コンテナキャパシタ構造体において、
前記絶縁層は、不純物がドープされたシリコン酸化物誘電材料を含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項３２】
請求項３１記載の半導体コンテナキャパシタ構造体において、
前記絶縁層は、ホウ素燐ケイ酸ガラスを含むことを特徴とする半導体コンテナキャパシタ構造体。
【請求項３３】
請求項３記載の半導体コンテナキャパシタ構造体において、
前記拡散バリア層は、前記底部プレートの第１の部分に隣接し、前記誘電体層は、前記底部プレートの残余の部分に隣接することを特徴とする半導体コンテナキャパシタ構造体。
【請求項３４】
請求項３３記載の半導体コンテナキャパシタ構造体において、
前記底部プレートの残余の部分は、前記底部プレートの表面積の大部分を占めることを特徴とする半導体コンテナキャパシタ構造体。
【請求項３５】
請求項３４記載の半導体コンテナキャパシタ構造体において、
前記底部プレートの残余の部分は、前記底部プレートの表面積の少なくとも９５％を占めることを特徴とする半導体コンテナキャパシタ構造体。
【請求項３６】
請求項３４記載の半導体コンテナキャパシタ構造体において、
前記底部プレートの残余の部分は、前記底部プレートの表面積の少なくとも９９％を占めることを特徴とする半導体コンテナキャパシタ構造体。
【請求項３７】
請求項１又は３記載の半導体コンテナキャパシタ構造体において、
前記底部プレートの前記表面積の少なくとも９５％を占める部分には、殆ど前記拡散バリア層が存在しないことを特徴とする半導体コンテナキャパシタ構造体。
【請求項３８】
請求項３７記載の半導体コンテナキャパシタ構造体において、
前記底部プレートの前記表面積の少なくとも９９％を占める部分には、殆ど前記拡散バリア層が存在しないことを特徴とする半導体コンテナキャパシタ構造体。
【請求項３９】
請求項１、２、又は３記載の半導体コンテナキャパシタ構造体において、
前記拡散バリア層及び前記誘電体層の各々は、同一の誘電材料を含有することを特徴とする半導体コンテナキャパシタ構造体。
【請求項４０】
請求項３９記載の半導体コンテナキャパシタ構造体において、
前記拡散バリア層及び前記誘電体層は、異なる成膜技術を用いて形成されることを特徴とする半導体コンテナキャパシタ構造体。
【請求項４１】
請求項３９記載の半導体コンテナキャパシタ構造体において、
前記拡散バリア層及び前記誘電体層の各々は、シリコン窒化物を含有することを特徴とする半導体コンテナキャパシタ構造体。
【請求項４２】
請求項４１記載の半導体コンテナキャパシタ構造体において、
前記絶縁層の上部表面の上にシリコン窒化物が優先的に成膜されるような処理条件下で、第１の成膜技術を用いて前記拡散バリア層の成膜が行われることを特徴とする半導体コンテナキャパシタ構造体。
【請求項４３】
請求項４２記載の半導体コンテナキャパシタ構造体において、
前記絶縁層の前記上部表面の上にシリコン窒化物を優先的に成膜し、且つ、底部プレートの表面積の大部分を占める部分に殆ど前記拡散バリア層が存在しないようにする条件下で前記第１の成膜技術を用いて前記拡散バリア層の成膜が行われることを特徴とする半導体コンテナキャパシタ構造体。
【請求項４４】
請求項４２記載の半導体コンテナキャパシタ構造体において、
前記第１の成膜技術が化学気相成長法及び物理気相成長法から構成される群より選択されることを特徴とする半導体コンテナキャパシタ構造体。
【請求項４５】
請求項４４記載の半導体コンテナキャパシタ構造体において、
前記化学気相成長法は、プラズマ化学気相成長法（ＰＥＣＶＤ）及び光化学気相成長法（photo-assisted ＣＶＤ）から構成される群より選択されることを特徴とする半導体コンテナキャパシタ構造体。
【請求項４６】
請求項４４記載の半導体コンテナキャパシタ構造体において、
前記物理気相成長法は、ＲＦマグネトロンスパッタリング、平行スパッタリング（collimated sputtering）から構成される群より選択されることを特徴とする半導体コンテナキャパシタ構造体。
【請求項４７】
請求項４２記載の半導体コンテナキャパシタ構造体において、
前記第１の成膜技術がプラズマ化学気相成長法であることを特徴とする半導体コンテナキャパシタ構造体。
【請求項４８】
コンテナホールの周囲の絶縁層によって画成される側壁と、前記コンテナホールの閉じた底部（closed bottom）の上に第１導電層を形成するステップと、
前記絶縁層の上部表面の上に拡散バリア層を形成するステップと、
前記第１導電層と前記拡散バリア層の上に誘電体層を形成するステップと、
前記誘電体層の上に第２導電層を形成するステップとを含むことを特徴とする半導体キャパシタの形成方法。
【請求項４９】
請求項４８記載の方法において、
前記第１導電層を形成するステップは、さらに、導電化のためにドープされたポリシリコン、導電化のためにドープされた半球状のグレインポリシリコン、金属、金属窒化物、合金、及び導電性金属酸化物から構成される群より選択される導電材料を含む第１導電層を形成するステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項５０】
請求項４８記載の方法において、
前記第１導電層を形成するステップは、さらに、複数の導電層を形成するステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項５１】
請求項４８記載の方法において、
前記第１導電層を形成するステップは、さらに、前記コンテナホールの前記側壁及び前記閉じた底部の上に隣接する第１導電層を形成するステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項５２】
請求項４８又は４９記載の方法において、
前記第２導電層を形成するステップは、さらに、導電化のためにドープされたポリシリコン、導電化のためにドープされた半球状のグレインポリシリコン、金属、金属窒化物、合金、及び導電性金属酸化物から構成される群より選択される導電材料を含む第２導電層を形成するステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項５３】
請求項４８又は５２記載の方法において、
前記第２導電層を形成するステップは、さらに、前記誘電体層の上に隣接する第２導電層を形成するステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項５４】
請求項４８、４９、又は５２記載の方法において、
前記拡散バリア層を形成するステップは、さらに、酸素含有種の拡散速度が、前記絶縁層を介した酸素含有種の拡散速度よりも小さい誘電材料を含む拡散バリア層を形成するステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項５５】
請求項４８、４９、又は５２記載の方法において、
前記拡散バリア層を形成するステップは、さらに、水素の拡散速度が、前記絶縁層を介した水素の拡散速度よりも小さい誘電材料を含む拡散バリア層を形成するステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項５６】
請求項４８、４９、又は５２記載の方法において、
前記拡散バリア層を形成するステップは、さらに、シリコンを基材とする誘電材料を含む拡散バリア層を形成するステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項５７】
請求項５６記載の方法において、
前記シリコンを基材とする誘電材料は、シリコン窒化物及びシリコン酸窒化物から構成される群より選択されることを特徴とする半導体キャパシタの形成方法。
【請求項５８】
請求項４８、４９、又は５２記載の方法において、
前記拡散バリア層を形成するステップは、さらに、前記絶縁層の前記上部表面の上に隣接する拡散バリア層を形成するステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項５９】
請求項４８記載の方法において、
前記拡散バリア層を形成するステップは、さらに、前記絶縁層の前記上部表面の上に隣接する拡散バリア層を形成し、且つ、前記第１導電層の第１の部分の上に隣接する拡散バリア層を形成するステップを含み、前記第１導電層の残余の部分は、前記第１導電層の表面積の大部分を占めることを特徴とする半導体キャパシタの形成方法。
【請求項６０】
請求項５９記載の方法において、
さらに、前記第１導電層の前記残余の部分から拡散バリア層を除去するステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項６１】
請求項４８記載の方法において、
前記誘電体層を形成するステップは、さらに、第１導電層及び前記拡散バリア層の上に隣接する誘電体層を形成するステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項６２】
請求項４８記載の方法において、
前記絶縁層は、ホウ素燐ケイ酸ガラスを含むことを特徴とする半導体キャパシタの形成方法。
【請求項６３】
請求項４８、４９、５２、５６、又は５７記載の方法において、
さらに、前記第２導電層を形成する前に、前記誘電体層のポストトリートメント処理を行うステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項６４】
請求項６３記載の方法において、
前記誘電体層のポストトリートメント処理は、酸化処理及び再酸化処理から構成される群より選択される少なくとも１つの処理を含むことを特徴とする半導体キャパシタの形成方法。
【請求項６５】
請求項４８、４９、５２、５６、又は５７記載の方法において、
さらに、
前記誘電体層を形成する前に、プレトリートメント処理を行うステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項６６】
請求項６５記載の方法において、
前記誘電体層のプレトリートメント処理は、アンモニア雰囲気での熱処理及びホスフィン雰囲気での熱処理から構成される群より選択される少なくとも１つの処理を含むことを特徴とする半導体キャパシタの形成方法。
【請求項６７】
請求項４８、４９、５２、５６、又は５７記載の方法において、
前記拡散バリア層を形成するステップは、さらに、第１の成膜技術を用いて拡散バリア層を成膜するステップを含み、前記誘電体層を形成するステップは、さらに、前記第１の成膜技術とは異なる第２の成膜技術を用いて誘電体層を成膜するステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項６８】
請求項６７記載の方法において、
前記絶縁層の上部表面の上に拡散バリア層が優先的に成膜されるような処理条件下で、第１の成膜技術が実施されることを特徴とする半導体キャパシタの形成方法。
【請求項６９】
請求項６７記載の方法において、
前記絶縁層の前記上部表面の上に拡散バリア層を優先的に成膜し、且つ、底部プレートの表面積の大部分を占める部分に殆ど前記拡散バリア層が存在しないようにする条件下で前記第１の成膜技術を実施することを特徴とする半導体キャパシタの形成方法。
【請求項７０】
請求項６７記載の方法において、
前記第１の成膜技術が化学気相成長法及び物理気相成長法から構成される群より選択されることを特徴とする半導体キャパシタの形成方法。
【請求項７１】
請求項７０記載の方法において、
前記化学気相成長法は、プラズマ化学気相成長法（ＰＥＣＶＤ）及び光化学気相成長法（photo-assisted ＣＶＤ）から構成される群より選択されることを特徴とする半導体キャパシタの形成方法。
【請求項７２】
請求項７０記載の方法において、
前記物理気相成長法は、ＲＦマグネトロンスパッタリング、平行スパッタリング（collimated sputtering）から構成される群より選択されることを特徴とする半導体キャパシタの形成方法。
【請求項７３】
請求項６７記載の方法において、
前記第１の成膜技術がプラズマ化学気相成長法であることを特徴とする半導体キャパシタの形成方法。
【請求項７４】
請求項４８記載の方法において、
前記拡散バリア層を形成するステップは、さらに、前記絶縁層の上部表面及び前記第１導電層の少なくとも第１の部分の上に拡散バリア層を形成することを特徴とする半導体キャパシタの形成方法。
【請求項７５】
請求項７４記載の方法において、
前記第１導電層の残余の部分は、前記第１導電層の表面積の大部分を占めることを特徴とする半導体キャパシタの形成方法。
【請求項７６】
請求項７５記載の方法において、
前記第１導電層の残余の部分は、前記第１導電層の表面積の少なくとも９５％を占めることを特徴とする半導体キャパシタの形成方法。
【請求項７７】
請求項７５記載の方法において、
前記第１導電層の残余の部分は、前記第１導電層の表面積の少なくとも９９％を占めることを特徴とする半導体キャパシタの形成方法。
【請求項７８】
請求項７４記載の方法において、
前記拡散バリア層を形成するステップは、さらに、酸素含有種の拡散速度が、前記絶縁層を介した酸素含有種の拡散速度よりも小さい誘電材料を含む拡散バリア層を形成するステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項７９】
請求項７４記載の方法において、
さらに、前記第２導電層を形成する前に、前記誘電体層のポストトリートメント処理を行うステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項８０】
請求項７９記載の方法において、
前記誘電体層のポストトリートメント処理は、酸化処理及び再酸化処理から構成される群より選択される少なくとも１つの処理を含むことを特徴とする半導体キャパシタの形成方法。
【請求項８１】
請求項４８、４９、５２、５６、又は５７記載の方法において、
前記拡散バリア層を形成するステップは、前記コンテナホールに隣接する前記絶縁層の表面の少なくとも一部の上に拡散バリア層を形成し、且つ、前記第１導電層の第１の部分に隣接して拡散バリア層を形成するステップを含み、
前記誘電体層は、前記第１導電層の残余の部分と隣接することを特徴とする半導体キャパシタの形成方法。
【請求項８２】
請求項８１記載の方法において、
前記第１導電層の前記残余の部分には、殆ど前記拡散バリア層が存在しないことを特徴とする半導体キャパシタの形成方法。
【請求項８３】
請求項８１記載の方法において、
さらに、前記コンテナホールに隣接する前記絶縁層の前記表面から前記第１導電層を部分的に除去するステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項８４】
請求項４８記載の方法において、
前記拡散バリア層を形成するステップは、前記第１導電層の表面積の大部分に殆ど前記拡散バリア層が形成されないようにするステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項８５】
請求項４８記載の方法において、
前記第１導電層を形成するステップは、さらに、前記コンテナホール内に導電化のためにドープされた半球状のグレインポリシリコンの層を形成するステップを含み、
前記拡散バリア層を形成するステップは、さらに、前記絶縁層の上部表面及び前記導電化のためにドープされた半球状のグレインポリシリコンの層の第１の部分の上にシリコン窒化物の第１層を形成するステップを含み、
前記誘電体層を形成するステップは、さらに、前記シリコン窒化物の前記第１層及び前記導電化のためにドープされた半球状のグレインポリシリコンの層の残余の部分の上にシリコン窒化物の第２層を形成するステップを含み、
前記第２導電層を形成するステップは、さらに、シリコン窒化物の前記第２層の上に導電化のためにドープされたポリシリコンの層を形成するステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項８６】
請求項８５記載の方法において、
さらに、前記導電化のためにドープされたポリシリコンの層を形成する前に、シリコン窒化物の前記第２層を酸素含有雰囲気で熱処理するステップを含むことを特徴とする半導体キャパシタの形成方法。
【請求項８７】
複数のビット線と、
複数のワード線と、
メモリセルのアレイとを含むメモリデバイスにおいて、
前記メモリセルの各々が半導体コンテナキャパシタ構造体とアクセストランジスタとを含み、前記アクセストランジスタは、ワード線に接続されたゲートスタックと、第１ソース／ドレイン領域と、ビット線に接続された第２ソース／ドレイン領域とを含み、
前記半導体コンテナキャパシタ構造体の少なくとも１つは、
コンテナホールの周囲の絶縁層によって画成される側壁と、前記コンテナホールの閉じた底部（closed bottom）の上に形成される底部プレートと、
頂部プレートと、
前記絶縁層の表面の少なくとも一部の上に形成され、さらに、前記底部プレートと前記頂部プレートとの間の部位に形成される誘電体層と、
前記誘電体層と前記頂部プレートとの間の部位と、前記誘電体層と前記絶縁層の前記表面との間の部位とから構成される群より選択される部位で、前記絶縁層の表面の少なくとも前記一部の上に形成される拡散バリア層とを含み、
前記底部プレートは、当該底部プレートに関連付けられた第１ソース／ドレイン領域に接続され、
前記底部プレートの表面積の大部分が前記拡散バリア層によって覆われていないことを特徴とするメモリデバイス。
【請求項８８】
請求項８７記載のメモリデバイスにおいて、
前記拡散バリア層は、前記誘電体層の上に隣接して形成されることを特徴とするメモリデバイス。
【請求項８９】
請求項８７記載の記載のメモリデバイスにおいて、
前記誘電体層は、前記拡散バリア層の上に隣接して形成されることを特徴とするメモリデバイス。
【請求項９０】
請求項８７、８８、又は８９記載のメモリデバイスにおいて、
前記拡散バリア層は、さらに、前記底部プレートの一部の上に形成されることを特徴とするメモリデバイス。
【請求項９１】
請求項９０記載のメモリデバイスにおいて、
前記拡散バリア層は、さらに、前記底部プレートの前記一部に隣接することを特徴とするメモリデバイス。
【請求項９２】
請求項９１記載のメモリデバイスにおいて、
前記底部プレートの前記拡散バリア層に隣接していない残余の部分は、前記底部プレートの表面積の大部分を占めることを特徴とするメモリデバイス。
【請求項９３】
請求項８７、８８、又は８９記載のメモリデバイスにおいて、
前記拡散バリア層は、シリコンを基材とする材料を含むことを特徴とするメモリデバイス。
【請求項９４】
請求項９３記載のメモリデバイスにおいて、
前記拡散バリア層は、シリコンを基材とする誘電材料を含むことを特徴とするメモリデバイス。
【請求項９５】
請求項９４記載のメモリデバイスにおいて、
前記シリコンを基材とする誘電材料は、シリコン窒化物及びシリコン酸窒化物から構成される群より選択されることを特徴とするメモリデバイス。
【請求項９６】
請求項８７、８８、又は８９記載のメモリデバイスにおいて、
前記拡散バリア層は、前記誘電体層のプレトリートメント処理、前記誘電体層の形成処理、及び前記誘電体層のポストトリートメント処理から構成される群より選択される少なくとも１つの処理の間に、前記周囲の絶縁層を介した所望しない種の拡散を低減することを特徴とするメモリデバイス。
【請求項９７】
請求項９６記載のメモリデバイスにおいて、
前記所望しない種は、酸素含有種、水素含有種、フッ素含有種、及び塩素含有種から構成される種より選択される少なくとも１つの種を含むことを特徴とするメモリデバイス。
【請求項９８】
請求項８７、８８、又は８９記載のメモリデバイスにおいて、
前記拡散バリア層は、酸素含有種、水素含有種、フッ素含有種、及び塩素含有種から構成される群より選択される少なくとも１つの種の拡散速度が、前記絶縁層を介した前記少なくとも１つの種の拡散速度よりも小さい誘電材料を含むことを特徴とするメモリデバイス。
【請求項９９】
請求項８９記載のメモリデバイスにおいて、
前記拡散バリア層は、前記底部プレートの第１の部分に隣接し、前記誘電体層は、前記底部プレートの残余の部分に隣接することを特徴とするメモリデバイス。
【請求項１００】
請求項９９記載のメモリデバイスにおいて、
前記底部プレートの残余の部分は、前記底部プレートの表面積の大部分を占めることを特徴とするメモリデバイス。
【請求項１０１】
請求項８７、８８、又は８９記載のメモリデバイスにおいて、
前記拡散バリア層及び前記誘電体層の各々は、同一の誘電材料を含有することを特徴とするメモリデバイス。
【請求項１０２】
請求項１０１記載のメモリデバイスにおいて、
前記拡散バリア層及び前記誘電体層は、異なる成膜技術を用いて形成されることを特徴とするメモリデバイス。
【請求項１０３】
請求項１０１記載のメモリデバイスにおいて、
前記拡散バリア層及び前記誘電体層の各々は、シリコン窒化物を含有することを特徴とするメモリデバイス。
【請求項１０４】
請求項１０３記載のメモリデバイスにおいて、
前記絶縁層の上部表面の上にシリコン窒化物が優先的に成膜されるような処理条件下で、第１の成膜技術を用いて前記拡散バリア層の成膜が行われることを特徴とするメモリデバイス。
【請求項１０５】
請求項１０４記載のメモリデバイスにおいて、
前記絶縁層の前記上部表面の上にシリコン窒化物を優先的に成膜し、底部プレートの表面積の大部分を占める部分に殆ど前記拡散バリア層が存在しないようにする条件下で前記第１の成膜技術を用いて前記拡散バリア層の成膜が行われることを特徴とするメモリデバイス。
【発明の詳細な説明】
【発明の技術分野】
【０００１】
本発明は、主に、半導体コンテナ構造体の開発に関する。本発明は、特に、周囲の絶縁層の上に拡散バリア層を形成した半導体コンテナキャパシタ構造体の開発と、このようなコンテナキャパシタ構造体を利用した装置に関する。
【０００２】
発明の背景
多くの電子システムには、データを格納するための動的ランダムアクセスメモリ（ＤＲＡＭ）などのメモリデバイスが組み込まれている。通常のＤＲＡＭには、メモリセルのアレイが含まれる。各メモリセルは、セルにおいてデータを格納するためのキャパシタと、データに対するアクセスを制御するトランジスタを含む。キャパシタは、２つの導電プレートを含む。各キャパシタの頂部プレートは、通常、他のキャパシタの各々と共有される、即ち共通のプレートである。キャパシタに帯電された電荷は、データビットを示し、高い電圧又は低い電圧とされ得る。
【０００３】
データは、書き込みモードの間にメモリセルに格納されたり、読み出しモードの間にメモリセルから取得されたりする。データは、ビット線と呼ばれる信号線を介して転送される。ビット線は、スイッチングデバイスとして使用されるトランジスタを介して入出力線（Ｉ／Ｏ）に接続される。通常、格納されるデータの各ビットに関し、その論理が単一の真理値で決まる場合はI／Ｏラインが使用可能とされ、ビットの論理が相補的に決まる場合は相補的なＩ／Ｏラインが使用可能とされる。
【０００４】
通常、メモリセルは、アレイ状に配列され、各セルは、アレイ内の位置に対応した固有のアドレスを持つ。アレイとして、複数の導電線が交差し、この線の交点にメモリセルが関連付けられるような構成のものが含まれる。セルからの読み出しやセルに対する書き込みを行うために、処理の対象となっている特定のセルが選択（アドレス指定）されなければならない。選択されたセルのアドレスは、アドレスデコーダに対する入力信号によって表される。デコードされたアドレスに応答して、行アクセス回路は、ワード線を駆動する。選択されたワード線は、この選択されたワード線との通信を行うメモリセルの各々に対応するアクセストランジスタを駆動する。デコードされた列アドレスに応答して、列アクセス回路は、ビット線を選択する。読み出し処理のため、選択されたワード線は、所与のワード線に対応するアクセストランジスタを駆動し、データは、選択されたビット線にラッチされる。
【０００５】
ＤＲＡＭのメモリセルの高密度化が進んでいることから、メモリセルのサイズが小さくなり、キャパシタの表面積が小さくなっている。静電容量は、表面積の関数である。このような状況下において、十分に高い静電容量を確保するための試みが続けられている。また、メモリセルのサイズを小さくしようとする試みも継続的に行われている。
【０００６】
セルの静電容量を増加させようとする主なアプローチは、セル構造の技術に依存するものである。このような技術には、トレンチキャパシタやスタックキャパシタ等の三次元セルキャパシタが含まれる。スタックキャパシタ構造で一般的なものの１つは、シリンダ状のコンテナスタックキャパシタであり、コンテナ構造体がキャパシタの底部プレートを形成している。セルの静電容量を増加させる別の方法は、半球状のグレインポリシリコン（ＨＳＧ）等の大きな表面積を有する材料を使用し、粗い表面や凸凹した表面により、所与の占有スペースでの利用可能な面積を増加させることである。セルの静電容量を増加させようとするその他のアプローチには、セルキャパシタの誘電体層の厚さを減少させようとするものが含まれる。
【０００７】
セルのサイズが小さくなれば、コンテナ構造体を隣接するコンテナ構造体の極めて近傍に形成することが必要となる。この場合、隣接する各セルキャパシタの底部プレート同士が短絡しないようにする手段が必要である。
【０００８】
キャパシタのコンテナ構造体に短絡が発生すれば、メモリセルが損傷し、セルにデータを正確に格納できなくなる。
【０００９】
上述した理由、以下に述べる他の理由により、本技術分野においては、代替的な半導体コンテナキャパシタ構造体及びその製造方法に対する要求が存在する。これらの理由については、当業者であれば、本明細書の記載に基づいて容易に理解することが可能である。
【００１０】
要旨
底部セルプレート及び下層のトランジスタの周囲の絶縁材料を介して拡散する種による損傷を低減する拡散バリア層を有する半導体コンテナキャパシタ構造体について本明細書で開示する。拡散バリア層は、キャパシタ誘電体層の形成前、形成中、形成後の処理における底部セルプレート、下層のアクセストランジスタ、さらに、周囲の絶縁層の表面を保護する。拡散バリア層は、底部プレートや下層のトランジスタを損傷させるような酸素含有種、水素含有種、及び／又は、フッ素含有種や塩素含有種等、所望しない種の拡散を阻止したり、妨げたりする。拡散バリア層は、キャパシタ誘電体層とは別個に形成される。これにより、誘電体層による拡散保護が不要となるため、誘電体層を薄くすることができる。誘電体層を薄くすることによって、所与のキャパシタ表面積に対する静電容量の値を高めることが可能である。
【００１１】
一実施の形態において、本発明は、半導体コンテナキャパシタ構造体を提供する。半導体コンテナキャパシタ構造体は、コンテナホールの周囲の絶縁層によって画成される側壁とコンテナホールの閉じた底部（closed bottom）との上に形成される底部プレートを含む。また、半導体コンテナキャパシタ構造体は、底部プレートの上に形成される誘電体層と、誘電体層の上に形成される頂部プレートを含む。さらに、構造体は、コンテナホールに隣接する絶縁層の表面の少なくとも一部の上に形成される拡散バリア層を含む。拡散バリア層は、絶縁層の上部表面と誘電体層との間に形成してもよいし、誘電体層と頂部プレートとの間に形成してもよい。別の実施の形態においては、拡散バリア層は、シリコンを基材とする材料を含有する。また、別の実施の形態においては、拡散バリア層は、酸素含有種、水素含有種、フッ素含有種、及び／又は塩素含有種のうち１つ以上の種の拡散速度が、前記絶縁層を介したこれらの種の拡散速度よりも小さい材料を含む。
【００１２】
別の実施の形態において、本発明は、半導体コンテナキャパシタ構造体を提供する。この構造体は、側壁と、開口した頂部と、閉じた底部とを有するコンテナホールを含む。コンテナホールの側壁は、周囲の絶縁体によって画成され、コンテナホールの開口した頂部は、絶縁層の上部表面によって画成される。また、この構造体は、コンテナホールの側壁と閉じた底部との上に形成される第１導電層と、絶縁層の上部表面の上に形成される拡散バリア層とを含む。さらに、この構造体は、第１導電層と拡散バリア層の上に形成される誘電体層と、誘電体層の上に形成される第２導電層とを含む。第１導電層の表面積の大部分には、殆ど拡散バリア層が存在しない。
【００１３】
また、別の実施の形態において、本発明は、半導体コンテナキャパシタ構造体を提供する。この構造体は、側壁と、開口した頂部と、閉じた底部とを有するコンテナホールを含む。コンテナホールの側壁は、周囲の絶縁体によって画成され、コンテナホールの開口した頂部は、絶縁層の上部表面によって画成される。また、この構造体は、コンテナホールの側壁と閉じた底部の上に形成される第１導電層と、第１導電層と絶縁層の上部表面の上に形成される誘電体層とを含む。さらに、この構造体は、絶縁層の上部表面の上に形成される誘電体層の第１の部分に拡散バリア層が形成されるが、誘電体層の残余の部分は殆ど拡散バリア層によって覆われていない。誘電体層の前記残余の部分は、誘電体層の表面積の大部分を占める。さらに、この構造体は、拡散バリア層と誘導体層の前記残余の部分の上に形成される第２導電層を含む。
【００１４】
また、別の実施の形態において、本発明は、半導体コンテナキャパシタ構造体を提供する。この構造体は、コンテナホール内に導電化のためにドープされた半球状のグレインポリシリコンの層を含む。コンテナホールは、側壁と、開口した頂部と、閉じた底部とを含む。コンテナホールの側壁は、周囲の絶縁体によって画成され、コンテナホールの開口した頂部は、絶縁層の上部表面によって画成される。また、この構造体は、絶縁層の上部表面と導電化のためにドープされた半球状のグレインポリシリコンの層の一部の上に形成されるシリコン窒化物の第１層を含む。さらに、この構造体は、シリコン窒化物の第１層と導電化のためにドープされた半球状のグレインポリシリコンの残余の部分の上に形成されるシリコン窒化物の第２層を含む。さらに、この構造体は、シリコン窒化物の第２層の上に形成される導電化のためにドープされたポリシリコンの層を含む。
【００１５】
また、別の実施の形態において、本発明は、半導体キャパシタを形成する方法を提供する。この方法は、コンテナホールの周囲の絶縁層によって画成される側壁と、コンテナホールの閉じた底部の上の第１導電層を形成するステップと、絶縁層の上部表面の上に拡散バリア層を形成するステップとを含む。さらに、この方法は、第１導電層と拡散バリア層の上に誘電体層を形成し、誘電体層の上に第２導電層を形成するステップを含む。別の実施の形態においては、この方法は、酸素含有種の拡散速度が、絶縁層を介した酸素含有種の拡散速度よりも小さい誘電材料を含む拡散バリア層を形成するステップを含む。別の実施の形態においては、この方法は、水素の拡散速度が、絶縁層を介した水素の拡散速度よりも小さい誘電材料を含む拡散バリア層を形成するステップを含む。別の実施の形態においては、この方法は、絶縁層の上部表面の上に隣接する拡散バリア層を形成し、第１導電層の第１の部分の上に隣接する拡散バリア層を形成するステップを含み、第１導電層の残余の部分は、第１導電層の表面積の大部分を占める。
【００１６】
また、別の実施の形態において、本発明は、半導体キャパシタを形成する方法を提供する。この方法は、コンテナホール内に導電化のためにドープされた半球状のグレインポリシリコンの層を形成するステップを含む。コンテナホールは、側壁と、開口した頂部と、閉じた底部とを有する。コンテナホールの側壁は、周囲の絶縁体によって画成され、コンテナホールの開口した頂部は、絶縁層の上部表面によって画成される。また、この方法は、絶縁層の上部表面上及び導電化のためにドープされた半球状のグレインポリシリコンの層の第１の部分の上にシリコン窒化物の第１層を形成し、シリコン窒化物の第１層上及び導電化のためにドープされた半球状のグレインポリシリコンの層の残余の部分の上にシリコン窒化物の第２層を形成するステップを含む。さらに、この方法は、シリコン窒化物の第２層の上に導電化のためにドープされたポリシリコンの層を形成するステップを含む。
【００１７】
本発明の他の実施の形態には、様々な半導体コンテナキャパシタ構造体及びその方法、さらに、この半導体コンテナキャパシタ構造体及び方法を利用した装置及びシステムが含まれる。
【図面の簡単な説明】
【００１８】
図１は、本発明の実施の形態に係るメモリアレイのレイアウトを示す平面図である。
図２Ａ〜図２Ｈは、本発明の実施の形態に係るコンテナキャパシタ構造体を形成する様々な工程における基板を示す断面図である。
図２Ｉ〜図２Ｊは、本発明の別の実施の形態に係るコンテナキャパシタ構造体を形成する様々な工程における基板を示す断面図である。
図３は、本発明の実施の形態に係る集積回路メモリデバイスの概略ブロック図である。
【００１９】
詳細な説明
以下、本発明の実施の形態について添付の図面を参照して詳細に説明する。図面は、本願の明細書を構成するものであり、本発明の特定の実施の形態を例示するものである。これらの実施の形態は、当業者が発明を実施できるように十分に詳細に記載されているが、本発明の範囲を逸脱することなく、処理的、機械的、電気的な変更を施した他の実施の形態を利用することも可能であることが理解できよう。以下の説明において使用する用語「ウエハ」や「基板」には、どのようなベース半導体構造体も含まれる。例として、シリコンオンサファイア（ＳＯＳ）技術、シリコンオンインシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、不純物がドープされた半導体、不純物がドープされていない半導体、ベース半導体構造体によって支持されるシリコンエピタキシャル層を含め、当業者によって公知な他の半導体の構造体も含まれる。また、以下の説明において「ウエハ」や「基板」として言及する場合には、ベース半導体構造体における領域／接合部を形成するための前工程が利用されているものと考えられ、「ウエハ」や「基板」には、このような領域／接合部を含む下地層が含まれる。従って、以下の詳細な説明は、限定的なものであると解釈されるべきではない。本発明の範囲は、添付した特許請求の範囲によってのみ規定される。
【００２０】
図１は、本発明の実施の形態に係るメモリアレイのレイアウトを示す平面図である。メモリアレイは、複数のアクティブ領域１０８上に形成された複数のコンテナキャパシタメモリセル１００を含む。各アクティブ領域１０８は、フィールド隔離領域１１０によって分離される。アクティブ領域１０８及びフィールド隔離領域１１０は、同一の基板上に形成される。
【００２１】
各メモリセル１００は、コンテナキャパシタ１１４とアクセストランジスタとを含む。アクセストランジスタは、ワード線１０６によって規定され、コンテナキャパシタ１１４に関連付けられた第１ソース／ドレイン領域と、ビット線コンタクト１１２に関連付けられた第２ソース／ドレイン領域とを含む。少なくとも１つのコンテナキャパシタ１１４が本明細書中で説明する拡散バリア層と共に形成される。
【００２２】
メモリセル１００は、概ね、行と列に配列される。図１では、部分的に、２つの列１０２Ａ、１０２Ｂを示す。列１０２Ａ及び列１０２Ｂ上にそれぞれビット線１０４Ａ及び１０４Ｂが形成される。ビット線１０４Ａは、ビット線コンタクト１１２を介してアクティブ領域１０８の一部に接続される。さらに、ワード線１０６Ａ、１０６Ｂがアクティブ領域１０８の一部に接続される。ワード線１０６Ａは、列１０２Ａにおけるアクティブ領域１０８に接続され、ワード線１０６Ｂは、列１０２Ｂにおけるアクティブ領域１０８に接続される。このように、ワード線１０６Ａ及び１０６Ｂは、メモリセルに交互に接続され、概ねメモリアレイの行を規定する。このフォールデッドビット線アーキテクチャ（folded bit-line architecture）は、本技術分野において公知であり、メモリセル１００の高密度化を可能にする。
【００２３】
図２Ａ〜図２Ｈは、本発明の実施の形態に係るメモリデバイスの図１に示された部分の製造工程を示している。図２Ａ〜図２Ｈは、様々な工程における図１のＡ−Ａ’線に沿った断面図である。
【００２４】
図２Ａにおいて、フィールド隔離領域１１０が基板２０５の上に形成される。基板は、概ね、ｐ型単結晶シリコン基板等のシリコン基板であってもよい。フィールド隔離領域１１０は、シリコン酸化物（ＳｉＯ／ＳｉＯ2）、シリコン窒化物（ＳｉＮ／Ｓｉ2Ｎ／Ｓｉ3Ｎ4）、シリコン酸窒化物（ＳｉＯxＮy）等の絶縁材料又は誘電材料で形成される。この実施の形態では、フィールド隔離領域１１０は、基板表面の上に酸化物の概ね平坦な領域を形成させるような従来のシリコン局所酸化（ＬＯＣＯＳ）等によって、二酸化シリコンで形成される。アクティブ領域１０８は、基板２０５上のフィールド隔離領域１１０によって覆われない領域である。フィールド隔離領域１１０の形成前、又は形成後にゲート誘電体層２１２が形成される。この実施の形態では、ゲート誘電体層２１２は、二酸化シリコンを熱によって成長させたものであるが、本明細書中で説明する他の誘電材料や、当業界で公知な他の材料を用いてもよい。
【００２５】
フィールド隔離領域１１０及びゲート誘電体層２１２を形成した後、導電化のためにドープされた第１のゲートポリシリコン層２１６、ゲートバリア層２１８、ゲート導電体層２２０、ゲートキャップ層２２２、さらに、ゲートスペーサ２１４が当業界で公知な方法を用いて形成される。ゲートバリア層２１８として、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮx）等の金属窒化物を用いてもよい。ゲート導電体層２２０としては、どのような導電材料を用いてもよく、近年普及しているタングステン（Ｗ）等の金属が用いられる。ゲートキャップ層２２２としては、シリコン窒化物が用いられることが多く、ゲートスペーサ２１４は、通常、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等の誘電材料が用いられる。上述した各層は、メモリセルのアクセストランジスタとしての電界効果トランジスタ（ＦＥＴ）のゲートを構成するワード線１０６としてパターンが形成される。ワード線１０６の構成は例示的なものに過ぎない。別の例として、ワード線１０６にポリシリコン層の上に形成される高融点金属シリサイド層を含んで構成するようにしてもよい。通常、クロム（Ｃｒ）、コバルト（Ｃｏ）、ハフミウム（Ｈｆ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）等の金属が高融点金属として知られている。当業界では、ワード線１０６の他の構成も知られており、一般に、ゲート導電体層上に１つ以上の導電体層が形成されたゲートスタックを含む。ゲートスタックの側壁及び頂部は誘電材料で絶縁されている。
【００２６】
ソース／ドレイン領域２２８及び２２９は、基板２０５に導電化のためにドープを行うこと等によって基板２０５に形成される。アクティブ領域１０８には、ソース／ドレイン領域２２８及び２２９のほか、第１ソース／ドレイン領域２２８と第２ソース／ドレイン領域２２９との間に存在するチャネル領域も含まれる。
【００２７】
ソース／ドレイン領域２２８及び２２９は、基板２０５とは反対の導電型を有する。つまり、ｐ型基板を用いる場合には、ソース／ドレイン領域２２８及び２２９は、ｎ型導電性を有する。この実施の形態では、このような導電化のためのドープは、燐、砒素、又は他のｎ型不純物をイオン注入することによって行ってもよい。また、ドープは、ガス拡散、又は、高濃度ドープ材料（heavily-doped material）の層と基板２０５との間の界面での拡散等、不純物の拡散によって行うようにしてもよい。ソース／ドレイン領域２２８及び２２９は、複数の異なるレベルの不純物濃度、又は、複数の異なる不純物を用いて形成した低濃度ドープ領域（lightly-doped region）２３０を含むようにすることが多い。低濃度ドープ領域２３０は、不純物をワード線１０６の真下に向けて、ゲート誘電体層２１２と重なる部分に合わせて、又は、ゲート誘電体層２１２の下側に不純物を斜めイオン注入することによって形成される。
【００２８】
上述したワード線１０６の形成方法は、本発明の様々な実施の形態において使用される例の１つに過ぎない。他の製造方法を用いたり、他の応用例を実施する場合も想定され、同様の効果を生み出すものもあると思われる。説明を簡略にし、キャパシタ構造体の形成に焦点を当てて説明するために、後の図面では参照符号の多くを省略する。特に、ワード線やソース／ドレイン領域の構造に係る参照符号を省略する。
【００２９】
図２Ｂでは、厚い第１絶縁層２３５が基板２０５上の例えば、ワード線１０６、フィールド隔離領域１１０、第１ソース／ドレイン領域２２８、第２ソース／ドレイン領域２２９の上に形成されている。第１絶縁層２３５は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等の誘電材料で形成される。一実施の形態においては、第１絶縁層２３５は、ホウ素と燐がドープされたシリコン酸化物材料であるホウ素燐ケイ酸ガラス（ＢＰＳＧ）等のドープされた誘電材料で形成される。第１絶縁層２３５は、高さを均一にするために、化学機械平坦化（ＣＭＰ）等によって概ね平坦化されている。次に、第１絶縁層２３５、後でセルキャパシタとなる領域を画成するためのパターンが形成される。第１絶縁層２３５におけるパターン形成によって、ワード線１０６Ｂの両側における第１ソース／ドレイン領域２２８が露出される。
【００３０】
第１絶縁層２３５にパターンを形成する方法には、標準的なフォトリソグラフィ技術も含まれる。このフォトリソグラフィ技術を用いた場合には、第１絶縁層２３５の一部をマスクし、後にセルキャパシタが形成される部分を露光する。そして、第１絶縁層２３５が露光された部分が除去される。この第１絶縁層２３５の部分除去は、エッチングや、当業界において公知な他の技術を用いて行われる。除去技術は、通常、除去しようとする層を構成する材料と、除去してはならない周りの層や、下地層を構成する材料に依存して行われる。
【００３１】
第１絶縁層２３５をパターニングした後、導電化のためにドープされたポリシリコン又は他の導電材料の層が第１ソース／ドレイン領域１１８の露出した部分の上に形成され、コンタクト又はコンタクトプラグ２４０となる。一例としては、コンタクトプラグ２４０は、露出した第１ソース／ドレイン領域のみを覆うようにポリシリコンを成膜することによって形成することができる。ポリシリコンは、第１絶縁層の表面にも成膜されることが想定される。第１絶縁層２３５の表面に成膜された材料はＣＭＰ等によって除去するようにしてもよい。代替的には、導電材料の層を全面に成膜した後、第１ソース／ドレイン領域２２８に形成された導電材料層を残すようにエッチバックしてもよい。別の実施の形態においては、コンタクトプラグ２４０をタングステン、窒化チタン、窒化タングステン、窒化タンタル、アルミニウム、又は、他の導電材料、金属、もしくは合金によって形成するようにしてもよい。
【００３２】
底部キャパシタプレート２４５、即ち第１導電層は、少なくともコンテナホール２３７の閉じた底部と側壁の上に形成される。このコンテナホール２３７の底部は、少なくとも部分的に、コンタクトプラグ２４０の表面によって画成され、コンテナホール２３７の側壁は、周囲の第１絶縁層２３５によって画成される。さらに、コンテナホール２３７の頂部は開口し、第１絶縁層２３５の上部表面によって画成される。
【００３３】
底部プレート２４５は、コンタクトプラグ２４０に結合されるか、又は、電気的に接続される。底部プレート２４５は、どのような導電材料によって形成されてもよい。一実施の形態では、底部プレート２４５は、導電化のためにドープされたポリシリコンによって形成される。別の実施の形態では、底部プレート２４５は、導電化のためにドープされた半球状のグレイン（ＨＳＧ）ポリシリコンによって形成される。さらに別の実施の形態では、底部プレート２４５の導電材料に金属、金属窒化物、合金、又は導電性金属酸化物を含有させてもよい。
【００３４】
底部プレート２４５は、平行スパッタリング（collimated sputtering）、化学気相成長法（ＣＶＤ）等の成膜技術のように、どのような方法で形成してもよい。金属窒化物で底部プレート２４５を形成する場合には、金属層として底部プレート２４５を成膜した後、窒化処理（nitridation）が行われる。底部プレート２４５がＨＳＧポリシリコンを含有する場合には、底部プレート２４５は、低圧ＣＶＤ（ＬＰＣＶＤ）やシリコン成膜後、特定の温度及び圧力条件下で真空焼なまし処理を行う等、当業界で公知な様々な方法を用いて形成される。底部プレート２４５は、ポリシリコン層の上にＨＳＧポリシリコン層を形成するようにしてもよい。
【００３５】
後に行われるメモリデバイスの熱処理において底部プレート２４５とコンタクトプラグ２４０との間に発生する反応により、界面層が形成される。例えば、底部プレート２４５にシリコンを含有する材料が使用され、コンタクトプラグ２４０に金属リッチ材料が使用されている場合、後に行われる焼きなまし処理によって、高融点金属シリサイドの接続部が底部プレート２４５とコンタクトプラグ２４０との間に形成される。このような金属シリサイド接続層は、コンタクトプラグ２４０に対する電気抵抗を低減するのに有利である場合が多い。
【００３６】
図２Ｃでは、底部プレート２４５のうち、第１絶縁層２３５の上部表面の上に形成される部分がＣＭＰ、化学エッチング、又は反応性イオンエッチング（ＲＩＥ）等によって全て除去される。表面材料の除去によって、コンテナホール２３７の間に形成された導電材料のブリッジが除去される。なお、隣接するコンテナホール２３７との分離が行わていれば、完全な除去処理を行う必要はない。結果として形成される構造体は、図２Ｃに示すように、後にセルキャパシタとなる底部プレート２４５が別個に画成されている。
【００３７】
コンテナ構造体、さらに、ＨＳＧポリシリコン材料のような粗面を有する材料を使用することによって、底部プレート２４５の表面積が増加するが、デバイスのサイズは、どんどん小さくなっているため、これだけでは、適切な静電容量のレベルを確保するには不十分である。静電容量を増加させる付加的な方法としては、キャパシタ誘電体層を薄くすることが挙げられる。シリコン窒化物、酸化アルミニウム（Ａｌ2Ｏ3）、五酸化タンタル（Ｔａ2Ｏ5）等の多くの誘電材料は、導電性の改善、即ち、リーク電流が発生し易い領域に対する修復を行うために、酸化処理、再酸化処理等の誘電体層のポストトリートメント処理を必要とする。シリコン窒化物、酸化アルミニウム（Ａｌ2Ｏ3）、五酸化タンタル（Ｔａ2Ｏ5）等の多くの誘電材料は、さらに、誘電体層のプレトリートメント処理を必要とする。例えば、所望の電気的特性を得るために、誘電体層を形成する前に、底部プレート２４５に対し、アンモニア（ＮＨ3）雰囲気での熱処理やホスフィン（ＰＨ3）雰囲気での熱処理が行われる。
【００３８】
底部プレート２４５や、下側に存在するアクセストランジスタに対し、誘電体層のポストトリートメント処理、誘電体層の形成前に行われる下側構造体に対するプレトリートメント処理、さらに、誘電体層の形成処理の間に第１絶縁層２３５を介して所望しない不純物が拡散し、損傷が発生するのを回避するような注意が必要である。これは、誘電体層の成長が底部プレート２４５の表面に対して優先的に行われる場合には、大きな問題となる。例えば、図２Ｃに示す構造体において、底部プレート２４５は、ＨＳＧポリシリコンを含有し、第１絶縁層２３５はＢＰＳＧを含有する。ＣＶＤによって行われるシリコン窒化物誘電体層の形成は、ＨＳＧポリシリコンに対して優先的に行われ、構造体のＨＳＧポリシリコン部分上に約５０Åの厚さを有する誘電体層が形成される場合、構造体のＢＰＳＧ部分では、２０Å未満の厚さとなる。これは、ＢＰＳＧに成膜するシリコン窒化物のインキュベーション時間がＨＳＧポリシリコンの場合と較べて長いためである。底部プレート２４５の上に形成された誘電体層の厚さが、底部プレート２４５がコンテナホール２３７の内側からの酸化による損傷を受けるのを阻止するのに十分である場合でも、第１絶縁層２３５の表面の上の誘電体層の厚さが薄すぎるため、酸素含有種が第１絶縁層２３５を介して拡散するのを阻止すること、並びに、コンテナホール２３７の外側から損傷するのを阻止することが十分でない場合がある。第１絶縁層２３５を介して拡散する酸素含有種は、底部プレート２４５を酸化させるおそれがある。この酸化によって底部プレート２４５の容積が増大することが多い。底部プレート２４５の容積が増大すると、隣接するセルキャパシタの間に存在する第１絶縁層２３５がさらに圧縮されるおそれがある。これにより、隣接するセルキャパシタの底部プレート２４５同士が短絡し、メモリデバイスに大きな障害が発生するおそれがある。
【００３９】
所望しない拡散によって発生する問題は、底部プレート２４５の容積の増大だけではない。酸素含有種、水素含有種等の所望しない種が下側のアクティブ領域に拡散することによって、コンタクト部分が酸化してアクセストランジスタの電気特性が変動したり、ドーパントプロファイルが変わったり、ドーパントが不活性となったりする等の問題が生じる場合がある。このような電気的特性の変動によってアクセストランジスタが正常に動作しなくなることがある。
【００４０】
本発明の様々な実施の形態は、セルキャパシタ間の第１絶縁層２３５の表面を部分的に覆う拡散バリア層を設けることによって、このような拡散による損傷を阻止しようとするものである。拡散バリア層は、キャパシタ誘電体層とは別個に存在するものであり、第１絶縁層の上に形成される誘電体層の厚さが不十分になったり、誘電体層の拡散バリア特性が悪くなるようなこととは無関係に、底部プレート２４５の上に形成される誘電体層を薄くすることを可能にする。拡散バリア層は、別個の処理によって、誘電体層とは別個に形成される。これにより、拡散バリア層は、デバイスを損傷させることなく形成することができ、しかも、誘電体層の形成前後、形成中においてデバイスが損傷しないようにこのデバイスを保護する。この別個の処理としては、異なる成膜特性が得られるように処理条件を変更しながら、成膜処理を継続させることが含まれる。例えば、コンテナホール２３７の側壁及び底部では成膜が行われないような第１の処理条件でＣＶＤを行った後、コンテナホール２３７の側壁及び底部で成膜が行われるような第２の処理条件でＣＶＤを行う。
【００４１】
図２Ｄに示すように、拡散バリア層２５０、即ち、第１誘電体層は、少なくとも、セルキャパシタ間の第１絶縁層２３５の表面の上に形成される。拡散バリア層２５０は、底部電極２４５に接続しているように図示されているが、拡散バリア層２５０と上述した第１絶縁層２３５との間に追加の層を形成するようにしてもよい。追加の層を設けることによって、隣接する各層の間の接着特性やバリア特性を高めるようにしてもよい。しかしながら、このような追加の層は、一般に、隣接する各底部プレート２４５間での短絡が発生しないように導電性ではない。
【００４２】
底部プレート２４５及び第１絶縁層２３５の表面における清浄度（cleanliness）を確保するために、適切なプリ洗浄処理やエッチング処理が拡散バリア層を形成する前、又は、拡散バリア層よりも先に何らかの層を形成する前に行われる。このような処理は、汚染物を除去して接着性を向上させたり、製造される構造体における電気特性を向上させたりする目的で行われる。例えば、希フッ化水素酸（ＨＦ）の溶液を用いて処理が行われる。また、当業界では、様々な酸性種、界面活性剤、又は、他の溶剤を含有する溶液が知られている。エッチング処理を行う場合には、第１絶縁層２３５の側壁に若干の凹みを付け、高い静電容量値が得られるようにしてもよい。このような洗浄処理やエッチング処理は、製造される構造体の接着性や性能を高めるために、どの２層の間にも行うことができる。
【００４３】
拡散バリア層２５０は、酸素含有種の拡散を阻止するか、少なくとも妨げることが可能な誘電材料で形成される。このような酸素含有種は、後に行われるキャパシタ誘電体層の酸化処理や再酸化処理にて使用されることが多い。酸素含有種の例としては、二原子酸素（Ｏ2）、オゾン（Ｏ3）、及び／又は、活性酸素（oxygen radicals）等が挙げられる。一実施の形態においては、拡散バリア層２５０は、シリコンを基材とする材料である。別の実施の形態においては、拡散バリア層２５０は、シリコン窒化物で形成される。さらに別の実施の形態においては、拡散バリア層２５０は、シリコン酸窒化物で形成される。シリコンカーバイド材料（Ｃ2Ｓｉ／ＣＳｉ／ＣＳｉ2）等、他のシリコンを基材とする誘電材料を用いてもよい。別の実施の形態においては、拡散バリア層２５０は、不純物がドープされたシリコン酸化物又は不純物がドープされていないシリコン酸化物における酸素含有種の拡散速度よりも拡散速度が低い誘電材料であればどのようなものを用いて形成してもよい。また、別の実施の形態においては、拡散バリア層２５０は、絶縁層２３５における酸素含有種の拡散速度よりも拡散速度が低い誘電材料であればどのようなものを用いて形成してもよい。拡散速度は、所与のバリアの厚み、温度、圧力、種の初期濃度の条件下でバリアを通過する種の量を測定したものである。別の実施の形態においては、拡散バリア層２５０は、絶縁層２３５における水素（Ｈ2）、アンモニア（ＰＨ3）、ホスフィン（ＰＨ3）、フッ素（Ｆ2）、塩素（Ｃｌ2）の拡散速度よりも低い水素、アンモニア、ホスフィン、フッ素、塩素の拡散速度を有する。
【００４４】
底部プレート２４５は、一部に拡散バリア層２５０が存在していたり、拡散バリア層２５０によって覆われていたりしないことが好ましい。これにより、セルキャパシタの静電容量は、拡散バリア層２５０によって大きく影響を受けることがない。図２Ｄに示すように、拡散バリア層２５０は、底部プレート２４５の頂部のみに存在する。一実施の形態においては、各底部プレート２４５の表面積の大部分には、殆ど拡散バリア層２５０が存在しない。別の実施の形態においては、各底部プレート２４５の表面積の少なくとも９５％には、殆ど拡散バリア層２５０が存在しない。さらに別の実施の形態においては、各底部プレート２４５の表面積の少なくとも９９％には、殆ど拡散バリア層２５０が存在しない。底部プレート２４５の表面のうち、拡散バリア層２５０によって覆われていない部分の面積を増大させることによって、キャパシタ構造体の静電容量に対する拡散バリア層２５０による悪影響を低減することができる。しかしながら、底部プレート２４５は、少なくとも部分的に拡散バリア層２５０によって覆われていることが望ましい。拡散バリア層２５０が第１絶縁層２３５のエッジを越えて延在し、底部プレート２４５の頂部を覆っている実施の形態においては、セルキャパシタのコーナーに発生するリーク電流を低減させる効果がある。
【００４５】
好ましい拡散バリア層２５０の形成方法においては、底部プレート２４５の側壁よりも第１絶縁層２３５の表面に対して優先的に材料層が形成される。これは、一般に、“poor step coverage（ステップカバレージの不足）”と呼ばれるものである。別の好ましい拡散バリア層２５０の形成方法においては、底部プレート２４５の底部よりも第１絶縁層２３５の表面に対して優先的に材料層が形成される。このような処理を用いることによって、第１絶縁層２３５の表面に拡散バリア層２５０が形成され、底部プレート２４５の側壁及び底部に対して殆ど拡散バリア層２５０の材料が存在しないようにすることが可能である。さらに、拡散バリア層２５０の厚さを調節することができ、セルキャパシタの静電容量に悪影響を及ぼすことなく、酸素含有種の拡散を確実に阻止することが可能である。拡散バリア層２５０を全面に成膜した後、コンテナホール２３７内の材料を除去することも考えられるが、そのような余分な処理を行わないで済ませることが望ましい。
【００４６】
適切な処理条件の下で、ＣＶＤ、プラズマＣＶＤ（ＰＥＣＶＤ）、光ＣＶＤ（photo-assisted CVD）、物理気相成長法（ＰＶＤ）等の技術を用いた様々な成膜処理を行うことによって、上部表面の上での優先的な成膜を行うことができる。一実施の形態においては、拡散バリア層２５０は、ＰＥＣＶＤによってシリコン窒化物で形成される。ＰＥＣＶＤを用いた場合、コンテナホール２３７の高いアスペクト比により、シリコン窒化物は、第１絶縁層２３５の上側面、即ち水平面上に優先的に成膜されるが、底部プレート２４５の側壁又は底部には殆ど成膜されない。プラズマは、第１絶縁層２３５の表面近傍におけるＰＥＣＶＤ前駆体の反応を促進させるが、コンテナホール２３７内での反応を殆ど促進させることはない。この現象により、第１絶縁層２３５の表面に材料が優先的に成膜される。約１５０Åの厚さを有する拡散バリア層２５０がＰＥＣＶＤを用いて成膜されるが、底部プレート２４５の側壁や底部に材料の成膜が観察されるようなことはない。
【００４７】
様々な成膜方法におけるステップカバレージの程度の違いにより、誘電材料が底部プレート２４５の側壁又は底部に成膜されることがある。しかしながら、第１絶縁層２３５の表面で優先的な成膜が行われるので、底部プレート２４５の側壁又は底部に成膜される層は、第１絶縁層２３５の表面に成膜される層よりもかなり薄い。次に、酸や他の適切なストリップ剤による浸漬（dip）、又は、噴射（spray）によってストリップ処理を行って、第１絶縁層２３５の表面に形成されている拡散バリア層２５０の厚さに大きな影響を及ぼすことなく、底部プレート２４５の側壁及び底部から所望しない誘電材料を除去することができる、一実施の形態においては、拡散バリア層２５０は、約１５０Åの厚さを有する。別の実施の形態においては、拡散バリア層２５０は、約４５Åの厚さを有する。さらに別の実施の形態においては、拡散バリア層２５０は、隣接するキャパシタ誘電体層の再酸化処理の間に酸素含有種が第１絶縁層２３５を通って拡散することによって、底部プレート２４５が酸化するようなことが概ね発生しないように、十分な厚さを有する。
【００４８】
代替的な実施の形態においては、第１絶縁層２３５の表面の上に誘電材料をスパッタリングすることによって拡散バリア層２５０が形成される。ＰＥＣＶＤ処理と同様に、高いアスペクト比によって、コンテナホール２３７内では、成膜が行われにくい。斜め方向にスパッタリングを行うことによって、拡散バリア層２５０が底部プレート２４５の底部に形成される可能性をさらに低減させることもできる。別の実施の形態においては、光ＣＶＤを用いて拡散バリア層２５０が形成される。ＰＥＣＶＤと同様に、ＣＶＤ前駆体の反応を促進するのに使用される光源からの光は、殆どコンテナホール２３７を透過しない。従って、第１絶縁層２３５の表面の上に拡散バリア層２５０が優先的に成膜される。第１絶縁層２３５の表面の上に拡散バリア層２５０を形成するのに他の方法を用いてもよい。
【００４９】
図２Ｅにおいて、誘電体層２２５、即ち、第２誘電体層が拡散バリア層２５０と底部プレート２４５の上に形成される。図示した誘電体層２５５は、拡散バリア層２５０と隣接しているが、上述した誘電体層２５５と拡散バリア層２５０との間に別の非導電性の層を設けるようにしてもよい。
【００５０】
誘電体層２５５は、誘電材料を含有する。一実施の形態においては、誘電体層２５５は、シリコン窒化物を含有する。別の実施の形態においては、誘電体層２５５は、シリコン酸窒化物を含有する。また、誘電性のある金属酸化物等、他の誘電材料を使用してもよい。例えば、ＢａzＳｒ(1-z)ＴｉＯ3[ＢＳＴ  ０＜ｚ＜１]、ＢａＴｉＯ3、ＳｒＴｉＯ3、ＰｂＴｉＯ3、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3[ＰＺＴ］、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 [ＰＬＺＴ]、（Ｐｂ、Ｌａ）ＴｉＯ3[ＰＬＴ]、Ｔａ2Ｏ5、ＫＮＯ3、Ａｌ2Ｏ3、さらに、ＬｉＮｂＯ3が挙げられる。誘電体層２５５は、ＲＦマグネトロンスパッタリング、ＣＶＤ等、適切なものであれば、どのような成膜技術を用いて形成してもよい。成膜後、誘電体層２５５は、酸素含有雰囲気、例えば、酸素（Ｏ2）やオゾン（Ｏ3）を含有する雰囲気で、約２００℃〜約１０００℃の範囲の温度で熱処理される。実際の酸素含有雰囲気、酸素種の濃度、焼きなまし温度の範囲は、成膜される特定の誘電材料に応じて変更される。このような変更は、当業者であれば理解できるであろう。
【００５１】
シリコン窒化物、シリコン酸窒化物は、一般に、良好な誘電特性を有する材料であるが、誘電材料内に空孔が存在すると、誘電体層２５５の性能に悪影響を及ぼす。誘電材料内に空孔が存在すると、酸素や窒素の含有量が化学量論的量（stoichiometric amounts）未満となるため、シリコンリッチなシリコン窒化物、シリコン酸窒化物となる。シリコンリッチな材料は、導電性を有し、漏電を発生させやすい。酸素含有雰囲気における熱処理によって、余分な酸素が誘電材料に供給され、これにより余分なシリコンを取り込んで空孔が修復され得る。底部プレート２４５に不必要な酸化が発生しないように酸化雰囲気への露出を制御する必要があるが、第１絶縁層２３５を介して酸素含有種が底部プレート２４５に拡散するのを阻止することは、酸化処理の間におけるさらなる利点を生むことになる。即ち、誘電体層２５５内の空孔に対するの修復の際、複数の面（即ち、コンテナホール２３７の内側、外側）からの底部プレート２４５の酸化の懸念が少なくなる。
【００５２】
拡散バリア層２５０は、ＣＶＤによって成膜される誘電体層２５５の核形成を促進させることがある。特に拡散バリア層２５０及び誘電体層２５５が同一の材料、例えば、シリコン窒化物を含有している場合には、誘電体層２５５の核形成が促進される。結果として、第１絶縁層２３５上に成膜される誘電体層２５５は、拡散バリア層２５０を設けることなく第１絶縁層２３５の上に直接成膜したような場合よりも大きな厚みを有する。拡散バリア層２５０及び誘電体層２５５の合計の厚さによって、拡散バリア特性が決定される。従って、拡散バリア層２５０は、当該拡散バリア層２５０自体で所望の拡散バリア特性を得るのには不十分であるとみなされる厚さまで低減しても、誘電体層２５５と組み合わせることで所望の拡散バリア特性を得ることができる。
【００５３】
図２Ｆにおいて、頂部セルプレート２６０、即ち、第２導電体層が誘電体層２５５の上に形成される。図示した頂部プレート２６０は、誘電体層２５５と隣接しているが、上述した頂部プレート２６０と誘電体層２５５との間に別の層を設けるようにしてもよい。頂部プレート２６０は、導電材料であればどのような材料で形成してもよいが、概ね底部プレート２４５と同様に形成される。一実施の形態においては、頂部プレート２６０は、導電化のためにドープされたポリシリコンを含有する。通常、頂部プレート２６０は、メモリアレイの全てのセルキャパシタに対して共通である。
【００５４】
図２Ｇにおいて、第２絶縁層２６５が頂部プレート２６０の上に形成される。第２絶縁層２６５は、誘電材料を含有し、概ね第１絶縁層２３５と同様に形成される。図２Ｈにおいて、第２絶縁層２６５、頂部プレート２６０、誘電体層２５５、拡散バリア層２５０、さらに、第１絶縁層２３５は、パターニングされ、ワード線１０６Ｂ間の第２ソース／ドレイン領域２２９が露出される。その後、ビット線コンタクト１１２が形成され、第２ソース／ドレイン領域２２９とビット線１０４とが電気的に接続される。ビット線コンタクト１１２及びビット線１０４は、導電材料で形成され、ワード線１０６に使用されるものと同じタイプの導電材料を含むようにしてもよい。ビット線１０４は、メモリアレイ内で該当するメモリセルに対するアクセス及びセンシングのための列アクセス回路を介して、選択的にセンスアンプ等の検出デバイスに接続される。
【００５５】
別の実施の形態においては、誘電体層２５５は、拡散バリア層２５０よりも前に形成される。図２Ｉ〜図２Ｊは、この代替的な実施の形態における様々な処理段階における図１のＡ−Ａ’線に沿った断面図である。図２Ｉに示す構造体が形成される前には、図２Ａ〜図２Ｃを参照して説明した処理等が行われ、アクセストランジスタ、コンテナホール２３７、コンタクトプラグ２４０、さらに、底部プレート２４５が形成される。
【００５６】
底部プレート２４５及び第１絶縁層２３５の表面における清浄度（cleanliness）を確保するために、適切なプリ洗浄処理やエッチング処理が誘電体層２５５を形成する前、又は、誘電体層２５５よりも先に何らかの層を形成する前に行われる。上述したように、このような処理は、汚染物を除去して接着性を向上させたり、製造される構造体における電気特性を向上させたりする目的で行われる。
【００５７】
図２Ｉにおいて、誘電体層２５５は、底部プレート２４５及び第１絶縁層２３５の上側面の上に形成される。図示した誘電体層２５５は、底部プレート２４５及び第１絶縁層２３５の表面と隣接しているが、誘電体層２５５と底部プレート２４５又は第１絶縁層２３５との間に追加の非導電性の層を設けるようにしてもよい。誘電体層２５５の選定及び形成は、図２Ｅを参照して説明したものと概ね同様に行われる。しかしながら、誘電体層２５５の形成後に行われるポストトリートメント処理は、どのようなものであれ、拡散バリア層２５０を形成した後に行われるべきである。
【００５８】
図２Ｊにおいて、拡散バリア層２５０は、第１絶縁層２３５上に形成される誘電体層２５５の上に形成され、底部プレート２４５の上の部分に形成するようにしてもよい。図示した拡散バリア層２５０は、誘電体層２５５と隣接しているが、上述した拡散バリア層２５０と誘電体層２５５との間に追加の層を形成するようにしてもよい。このような追加の層は、隣接する各層の間の接着特性又はバリア特性を高めるために使用される。拡散バリア層２５０の選定及び形成は、図２Ｄを参照して説明したものと概ね同様に行われる。
【００５９】
誘電体層２５５は、殆ど拡散バリア層２５０が存在せず、拡散バリア層２５０によって覆われていないことが望ましい。このようにすれば、セルキャパシタの静電容量が、拡散バリア層２５０によって大きく影響を受けるということがない。図２Ｊに示すように、拡散バリア層２５０は、誘電体層２５５の側壁の頂部のみに存在する。一実施の形態においては、各誘電体層２５５の表面積の大部分には、殆ど拡散バリア層２５０が存在しない。別の実施の形態においては、各誘電体層２５５の表面積の少なくとも９５％には、殆ど拡散バリア層２５０が存在しない。さらに別の実施の形態においては、各誘電体層２５５の表面積の少なくとも９９％には、殆ど拡散バリア層２５０が存在しない。拡散バリア層２５０が第１絶縁層２３５のエッジを越えて延在し、誘電体層２５５の頂部を覆っている実施の形態においては、セルキャパシタのコーナーに発生するリーク電流を低減させる効果が生み出される。
【００６０】
好ましくは、拡散バリア層２５０は、コンテナホール２３７内の誘電体層２５５の側壁に優先して絶縁層２３５の表面の上の誘電体層２５５の部分に材料層を形成する方法によって形成される。このような処理は、図２Ｄを参照して説明した。コンテナキャパシタ構造体を完成させるその後の処理については、図２Ｆ〜図２Ｈを参照して説明した。
【００６１】
図面は、明細書の理解を助けるためのものであり、実際の寸法に一致したものではない。図面における個々の要素や層の相対的な寸法は、必ずしも、実際に使用される個々の要素や層の相対的な寸法を示しているものではない。つまり、図面は、寸法的な特徴を示すために使用されているものではない。
【００６２】
上述した実施の形態におけるキャパシタ構造体は、様々な集積回路デバイスに使用することが可能であるが、特に、動的メモリデバイスにおけるメモリセルのストレージキャパシタとしての使用に適している。
【００６３】
図３は、本発明の実施の形態に係る集積回路メモリデバイスの概略ブロック図である。メモリデバイス３００は、メモリセル３０２のアレイと、アドレスデコーダ３０４と、行アクセス回路３０６と、列アクセス回路３０８と、制御回路３１０と、入出力（Ｉ／Ｏ）回路３１２とを含む。このメモリデバイス３００は、外部マイクロプロセッサ３１４、又は、メモリアクセス用のメモリコントローラに接続される。メモリデバイス３００は、プロセッサ３１４からＷＥ*信号、ＲＡＳ*信号、ＣＡＳ*信号等の制御信号を受け取る。メモリセルは、Ｉ／Ｏ線を介してアクセスされるデータを格納するために使用される。メモリセルは、制御信号及びアドレス信号に応じてアクセスされる。当業者であれば、回路や制御信号を追加することも可能であることが理解できよう。図３に示すメモリデバイスは、本発明の理解を助けるために簡略化したものである。メモリセル３０２のアレイのうち、少なくとも１つのメモリセルは、本発明のコンテナキャパシタを備える。
【００６４】
上述したＤＲＡＭ（動的ランダムアクセスメモリ）の説明は、メモリについての一般的な理解を提供することを意図したものであり、ＤＲＡＭの全ての要素や特徴を完全に説明したものではない。さらに、本発明は、様々な寸法、様々なタイプのメモリ回路にも同様に適用可能であり、上述したＤＲＡＭにおける使用に限定されるものではない。
【００６５】
当業者であれば、本明細書中で説明したメモリデバイスは、概ね、様々な半導体デバイスを含む集積回路として製造されることが理解できよう。集積回路は、基板によって支持される。通常、各基板の上には、複数の集積回路が存在する。当業界においてよく知られているように、基板に対してさらなる処理が行われ、各集積回路が複数のダイに分割される。
【００６６】
結論
底部セルプレート及び下層のトランジスタの周囲の絶縁材料を介して拡散する種による損傷を低減する拡散バリア層を有する半導体コンテナキャパシタ構造体について説明した。拡散バリア層は、キャパシタ誘電体層のプレトリートメント、キャパシタ誘電体層の形成処理、キャパシタ誘電体層のポストトリートメントにおける底部セルプレート、下層のアクセストランジスタ、さらに、周囲の絶縁層の表面を保護する。拡散バリア層は、酸素含有種、水素含有種等、底部プレートや下層のトランジスタを損傷させるような所望しない種の拡散を阻止したり、妨げたりする。拡散バリア層は、キャパシタ誘電体層とは別個に形成される。これにより、誘電体層による拡散保護が不要となるため、誘電体層を薄くすることができる。誘電体層を薄くすることによって、所与のキャパシタ表面積に対する静電容量の値を高めることが可能である。
【００６７】
本発明のメモリセルのためのコンテナキャパシタを形成する方法を例示的に説明したが、この同じ処理技術を、他の用途及び集積回路デバイスのためのコンテナキャパシタを形成するのにも使用することができることが理解されよう。
【００６８】
本発明の具体的な実施の形態について例示的に説明したが、当業者であれば、図示した特定の実施の形態に代替して、同一の目的を達成するものであればどのような構成を用いてもよいことが理解できよう。当業者であれば、本発明を様々に改変できることは明らかである。例えば、本発明において、材料、形状、成膜処理、除去処理を変更することが可能である。従って、本明細書は、本発明の改変、変形を全て包含するように意図されたものである。本明細書に添付された特許請求の範囲とその均等物によってのみ限定されることは明らかである。
【図３】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
2004523115.tif 000046
2004523115.tif 000047
【国際調査報告】
2004523115.tif 000048
2004523115.tif 000049
2004523115.tif 000050