(57)【要約】マルチレベル符号化ディジタル信号をバイナリ等価信号に変換する信号変換器が提供される。前記信号変換器は、基準電圧発生器、複数の４入力差動コンパレータ、タイミング回復回路及び信号変換回路を備えている。基準電圧発生器は、複数の漸進的拡大差動基準電圧を発生するように動作する。複数の差動コンパレータは、それぞれ差動入力電圧の振幅を、漸進的拡大差動基準電圧の各々専用の一つの振幅と比較し、差動入力電圧の振幅が差動基準電圧の振幅より大きい場合に第１の論理的意味を持つ差動出力電圧を発生し、差動入力電圧の振幅が差動基準電圧の振幅より小さい場合に第２の論理的意味を持つ差動出力電圧を発生するように動作する。各コンパレータはオフセット入力電圧を有する。タイミング回復回路は、差動出力電圧を差動コンパレータの各々から受信するように構成され、エッジ検出を介してクロックを取り出し、回復クロック信号を発生するように動作する。信号変換回路は、タイミング回復回路及び差動コンパレータと連結され、差動出力電圧をバイナリ等価信号に変換するように動作する。また、方法も提供される。
2004505486.tif 000002
【特許請求の範囲】
【請求項１】
マルチレベル符号化ディジタル信号をバイナリ等価信号に変換する信号変換器であって、
複数の漸進的拡大差動入力電圧を発生するように動作する基準電圧発生器と、
複数の４入力差動コンパレータであって、各コンパレータがそれぞれ差動入力電圧の大きさを漸進的拡大差動基準電圧の各々専用の一つの大きさと比較し、前記差動入力電圧の大きさが前記差動基準電圧の大きさより大きい場合に第一の論理的意味を持つ差動出力電圧を発生し、前記差動入力電圧の大きさが前記差動基準電圧の大きさより小さい場合に第二の論理的意味を持つ差動出力電圧を発生し、かつ、各コンパレータがオフセット入力電圧を有している複数の４入力差動コンパレータと、
前記各差動コンパレータから前記差動出力電圧を受信するように構成され、エッジ検出を介してクロックを取り出し、回復クロック信号を発生するように動作するタイミング回復回路と、
前記タイミング回復回路及び前記差動コンパレータと連結され、前記差動出力電圧をバイナリ等価信号に変換するように動作する信号変換回路と、
を備えていることを特徴とする信号変換器。
【請求項２】
前記基準電圧発生器は、分圧回路を備えていることを特徴とする請求項１に記載の信号変換器。
【請求項３】
前記基準電圧発生器は、複数の差動出力電圧を発生するように動作する一連の抵抗回路網を備えていることを特徴とする請求項１に記載の信号変換器。
【請求項４】
各差動コンパレータは、同相モードの不感差動オフセットコンパレータを備えていることを特徴とする請求項１に記載の信号変換器。
【請求項５】
各差動コンパレータにおいて、前記差動入力信号が前記差動基準電圧よりも大きいときに、前記各差動コンパレータの極性が正になることを特徴とする請求項１に記載の信号変換器。
【請求項６】
前記タイミング回復回路は、エッジ検出を介してクロック信号を回復するように構成されていることを特徴とする請求項１に記載の信号変換器。
【請求項７】
前記タイミング回復回路は、少なくとも一つのコンパレータと、遅延回路と、論理回路とを備えていることを特徴とする請求項１に記載の信号変換器。
【請求項８】
前記論理回路はＸＯＲゲートを含み、前記少なくとも一つのコンパレータは、前記差動コンパレータの一つからの前記差動出力電圧を受信して増幅し、増幅差動出力電圧を発生するように構成された複数の増幅コンパレータを含み、前記遅延回路は前記増幅差動出力電圧を遅延させるように構成され、前記ＸＯＲゲートは、前記遅延された増幅差動出力電圧を前記差動出力電圧と論理的に比較するように構成されていることを特徴とする請求項７に記載の信号変換器。
【請求項９】
前記論理回路は、一対の前記コンパレータに連結され、かつ、クロック回復を実行するように動作する少なくとも一つのＯＲゲート信号をさらに備えていることを特徴とする請求項８に記載の信号変換器。
【請求項１０】
前記信号変換回路は複数のラッチを含み、各ラッチは、前記差動コンパレータの一つからの前記差動出力電圧と、前記回復クロック信号とを受信し、出力信号を発生するように構成されていることを特徴とする請求項１に記載の信号変換器。
【請求項１１】
前記複数の差動コンパレータは四つの４入力コンパレータを含み、前記複数のラッチは四つのラッチを含み、前記信号変換回路は、一対のバッファと、一つの排他的論理和（ＸＯＲ）ゲートとをさらに備え、前記バッファの一方は、前記ラッチの第一のものから出力信号を受信するよう構成され、前記バッファのもう一方は、前記ラッチの第二のものから出力信号を受信するよう構成され、かつ、前記ＸＯＲゲートは、前記ラッチの第三及び第四のものの各々から出力信号を受信するよう構成されていることを特徴とする請求項１０に記載の信号変換器。
【請求項１２】
ディジタル−バイナリ信号変換回路であって、
複数の漸進的拡大差動基準信号を発生するように動作する基準信号発生器と、
複数の４入力式差動コンパレータであって、各差動コンパレータが、前記差動基準信号の専用の一つを受信するように構成され、差動入力信号と前記差動基準信号の専用の一つとの差を比較して、前記差動入力信号が前記差動基準信号より大きい場合に第一の論理値を持ち、前記差動入力信号が前記差動基準信号より小さい場合に第二の論理値を持つ差動出力信号を発生するように動作する複数の４入力式差動コンパレータと、
前記差動出力信号を前記差動コンパレータから受信するように構成され、かつ、回復クロック信号を提供するクロックをエッジ検出を介して発生するように動作するタイミング回復回路と、
前記タイミング回復回路及び前記差動コンパレータと連結され、前記差動出力信号をバイナリ等価信号に変換するように動作する信号変換回路と、
を備えていることを特徴とするディジタル−バイナリ信号変換回路。
【請求項１３】
前記複数の４入力差動コンパレータは四つの４入力差動コンパレータを含み、各コンパレータは、一連の拡大差動基準信号の専用の一つを受信し、前記差動コンパレータは、５レベル符号化ディジタル信号の状態を前記差動入力信号から検出するように動作することを特徴とする請求項１２に記載の変換回路。
【請求項１４】
前記信号変換回路は、前記差動コンパレータの各々から差動出力電圧を受信し、前記差動出力電圧をバイナリ等価信号に変換することを特徴とする請求項１２に記載の変換回路。
【請求項１５】
前記タイミング回復回路は、前記差動コンパレータの各々からの前記差動出力信号のエッジ検出を介してクロック回復を実行するように動作する誤り回復回路を備えていることを特徴とする請求項１２に記載の変換回路。
【請求項１６】
前記基準電圧発生器は、複数の差動出力電圧を発生するように動作する回路を備えていることを特徴とする請求項１２に記載の変換回路。
【請求項１７】
前記４入力差動コンパレータの各々が、同相モードの不感差動オフセットコンパレータを含むことを特徴とする請求項１２に記載の変換回路。
【請求項１８】
前記タイミング回復回路は、複数のコンパレータ及び論理回路を備えていることを特徴とする請求項１２に記載の変換回路。
【請求項１９】
前記論理回路はＸＯＲゲートを含むことを特徴とする請求項１８に記載の変換回路。
【請求項２０】
（Ｎ＋１）レベル符号化ディジタル入力信号をバイナリ等価信号に変換する信号変換器であって、
Ｎ個の漸進的拡大差動基準信号を発生するように動作する基準信号発生器と、
（Ｎ＋１）レベル差動入力信号をＮ個の個別の差動基準信号の一つと比較して、前記入力信号が前記基準信号より大きい場合に第一の論理的意味を持つ差動出力信号を発生し、前記入力信号が前記基準信号より小さい場合に第二の論理的意味を持つ差動出力信号を発生するようにそれぞれ動作するＮ個の同相モード不感差動オフセットコンパレータと、
前記差動コンパレータから前記Ｎ個の差動出力信号を受信するよう構成され、エッジ検出を介してクロックを回復し、回復クロック信号を発生するように動作するエッジ検出回路と、
前記エッジ検出回路及び前記差動コンパレータと連結され、前記差動出力信号をバイナリ等価信号に変換するように動作する信号変換回路と、
を備えていることを特徴とする信号変換器。
【請求項２１】
前記誤り回復回路は、複数の差動オフセットコンパレータを備えていることを特徴とする請求項２０に記載の信号変換器。
【請求項２２】
前記基準信号発生器は、Ｎ個の漸進的拡大差動基準信号を発生する基準電圧発生器であり、前記入力信号は差動入力電圧を含むことを特徴とする請求項２０に記載の信号変換器。
【請求項２３】
（Ｎ＋１）レベル符号化ディジタル信号をバイナリ等価信号に変換する方法であって、
Ｎ個の漸進的拡大差動基準信号を発生し、
（Ｎ＋１）レベル差動入力信号を前記Ｎ個の基準信号のそれぞれと比較し、
Ｎ個の比較済み基準信号のそれぞれに対して、前記入力信号が前記基準信号より大きい場合に第一の論理的意味を持つ差動出力信号を発生し、前記入力信号が前記基準信号より小さい場合に第二の論理的意味を持つ差動出力信号を発生し、
クロック信号を回復するために、前記Ｎ個の差動出力信号をエッジ検出することによって、クロックを発生し、
前記Ｎ個の差動出力信号をバイナリ等価信号に変換することを特徴とする方法。
【請求項２４】
前記誤り回復回路は、複数の差動オフセットコンパレータを備えていることを特徴とする請求項２３に記載の方法。
【請求項２５】
前記基準信号発生器は、Ｎ個の漸進的拡大差動基準信号を発生する基準電圧発生器であり、前記入力信号は差動入力電圧を含むことを特徴とする請求項２３に記載の方法。
【請求項２６】
タイミング回復回路は、差動出力電圧を複数の４入力差動コンパレータの各々から受信することを特徴とする請求項２３に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号及びデータの送信技術に関し、より詳しくは、マルチレベルの符号化、及び、符号化されたディジタル信号をバイナリ等価信号に変換する技術に関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】
例示的な毎秒４×１０９ビットといった高周波数の信号送信は、問題を発生させることがある。まず、このような高周波数送信では、線路損が大きくなる。第２に、電磁障害（ＥＭＩ）が一般的に大きくなる。線路損及びＥＭＩが大きいと、高周波数のデータ送信に望ましくない結果をもたらす傾向がある。逆に、クロックの出力レベルを比較的低下させると、ジッタが悪化する傾向がある。しかしながら、クロックの出力レベルを上げると、比較的高い周波数のデータ送信に対応できる。それゆえに、比較的に線路損を低減して、ＥＭＩを低下させることに加えて、ジッタも低く抑えるよう試みることは、従来型の伝送技術が採用されているところに矛盾を与えるように見える。
【０００３】
したがって、線路損を比較的低く抑え、ＥＭＩを低減させながら、同時に、ジッタの減少を実現するための折衷案が必要となる。一つの技法には、マルチレベルの信号方式を用いることが必要とされる。
【０００４】
マルチレベルで符号化されたディジタル信号をバイナリ等価信号に変換するシステムが提供されている。差動コンパレータのシステムを用いて差動入力信号を比較すると、マルチレベルの符号化を抽出することができる。
【０００５】
【課題を解決するための手段】
本発明の一つの側面によれば、マルチレベルで符号化された信号をバイナリ等価信号に変換するための信号変換器が提供されている。信号変換器は、基準電圧発生器、複数の差動コンパレータ、誤り回復回路及び信号変換回路を備える。基準電圧発生器は、複数の漸進的に拡大する差動基準電圧を発生するように動作する。複数の差動コンパレータは、それぞれ、差動入力電圧を基準電圧と比較し、入力電圧が基準電圧より大きい場合に第１の論理的意味を持つ差動出力電圧を発生し、入力電圧が基準電圧よりも小さい場合に第２の論理的意味を持つ差動出力電圧を発生するように動作する。さらに、各コンパレータには、それぞれ、オフセット入力電圧がある。誤り回復回路は、差動コンパレータから差動出力電圧を受信するよう構成され、エッジ検出を介してクロックを回復して、回復クロック信号を発生させるように動作する。信号変換回路は、誤り回復回路及び差動コンパレータと連結され、差動出力電圧を同等の３ビットのバイナリ信号に変換するように動作する。
【０００６】
本発明の一つの側面によれば、マルチレベルで符号化されたディジタル信号をバイナリ等価信号に変換するために、信号変換器が提供されている。信号変換器は、基準電圧発生器、複数の４入力式差動コンパレータ、タイミング回復回路及び信号変換回路を備える。基準電圧発生器は、複数の漸進的に拡大する差動基準電圧を発生するように動作する。複数の差動コンパレータは、それぞれ、差動入力電圧の振幅を、漸進的拡大基準電圧の各々専用の一つと比較し、差動入力電圧の振幅が差動基準電圧の振幅よりも大きい場合には第１の論理的意味を持つ差動出力電圧を発生し、差動入力電圧の振幅が差動基準電圧の振幅よりも小さい場合には第２の論理的意味を持つ差動出力電圧を発生する。各コンパレータには、オフセット入力電圧がある。タイミング回復回路は、差動出力電圧を差動コンパレータのそれぞれから受信するよう構成され、エッジ検出を介してクロックを取り出し、回復クロック信号を発生するように動作する。信号変換回路は、タイミング回復回路及び差動コンパレータと連結され、差動出力電圧をバイナリ等価信号に変換するように動作する。
【０００７】
本発明のもう一つの側面によれば、（Ｎ＋１）レベルで符号化されたディジタル信号をバイナリ等価信号に変換するための方法が提供されている。この方法は、Ｎ個の漸進的に拡大する差動基準信号を発生し、（Ｎ＋１）レベルの差動入力信号とＮ個の基準信号のそれぞれとを比較し、Ｎ個の比較済み基準信号のそれぞれのために、入力信号が基準信号より大きい場合に第１の論理的意味を持つ差動出力信号を、入力信号が基準信号より小さい場合に第２の論理的意味を持つ差動出力信号を発生させ、クロック信号を回復するためにＮ個の差動出力信号をエッジ検出することでクロックを発生させ、Ｎ個の差動出力信号をバイナリ等価信号に変換することを含むものである。
【０００８】
【発明の実施の形態】
本発明の好ましい実施形態は、添付図面に従って以下に説明する。
本発明の開示は、米国特許法の「科学及び実用技術の進歩を奨励するために（ｔｏ ｐｒｏｍｏｔｅ ｔｈｅ ｐｒｏｇｒｅｓｓ ｏｆ ｓｃｉｅｎｃｅ ａｎｄ ｕｓｅｆｕｌ ａｒｔｓ）」（第１条第８項）という本質的な目標を奨励すべく提示される。
【０００９】
本発明では、５レベルで符号化されたディジタル信号をバイナリ等価信号に変換する方法及び装置が開示される。以下に、本発明を完全に理解するために、多くの具体的な細部を説明する。しかしながら、当業者にとっては、本発明の実施において、そうした具体的な細部を採用するには及ばないことが明らかになるであろう。他の場合においては、本発明が曖昧になるのを避けるために、周知の材料や方法については詳細に説明されていない。
【００１０】
図１は、５レベル差動入力信号を本発明の教示に従って個別の四つの差動基準電圧と比較するために用いる電圧比較回路と部分ブロックの図を、参照番号１０により示している。１２と１４という一対の入力リードは、四つの差動比較回路１６、１８、２０及び２２のぞれぞれに、差動入力電圧を配送する。差動比較回路１６、１８、２０及び２２は、それぞれ、同相モードの不感差動オフセットコンパレータ２４、第１の比較増幅器２６及び第２の比較増幅器２８を備えている。差動比較回路の１６、１８、２０及び２２は、同相モードの不感差動オフセットコンパレータ２４を介して、入力リードの１２及び１４を経由して配送される５レベル差動入力信号を、基準電圧発生器３０で発生した個別の四つの差動基準電圧と比較する。四つの差動基準電圧は、漸進的に拡大する差動基準電圧として発生し、比較回路１６、１８、２０及び２２にそれぞれ配送される。これらの漸進的拡大差動基準電圧は、可能な五つの差動入力電圧に対して中程度の振幅になるよう設定される。図４は、階段状の例示的な差動入力信号に重ね合わせた各差動基準電圧を示し、５レベル差動入力信号の各レベルを図示している。
【００１１】
比較回路１６、１８、２０及び２２は、各回路からの出力信号を段階的に増幅する比較増幅器２６及び２８を備える。そうした出力信号は、それぞれ、信号変換回路３３の各ラッチ４６、４８、５０及び５２に入力される。ラッチ４６及び５０は、「排他的論理和」（ＸＯＲ）ゲート５６に供給するよう構成されているが、ラッチ４８及び５２はそれぞれ、専用バッファ５４及び５８に供給する。バッファ５４及び５８並びにＸＯＲゲート５６は、協働して、コンパレータからの四つの１ビット出力を３ビットバイナリ等価信号に変換する。後述するように、図１２は、そのような変換を図示している。
【００１２】
図１に示してあるように、差動入力電圧は、入力リード１２及び１４を経由して比較回路１６乃至２０のそれぞれのコンパレータ２４に配送される。さらに、差動基準電圧は、基準電圧発生器３０から各比較回路１６乃至２０のコンパレータ２４に配送される。コンパレータ２４は、コンパレータ２４の入力信号差動ＮＭＯＳＦＥＴペア及び基準入力差動ＮＭＯＳＦＥＴペアに提供される均等のバイアス電流により差動出力電圧を発生する。入力差動電圧の振幅ΔＩ＝Ｖ（Ｉ）−Ｖ（ＩＮ）は、基準差動電圧の振幅ΔＲ＝Ｖ（Ｒ）−Ｖ（ＲＮ）と比較されるが、ここでは、ΔＩは、入力リード１２及び１４から提供される入力差動電圧の振幅であり、ΔＲは、基準電圧発生器３０から各コンパレータ２４に入力される基準差動電圧の振幅である。差動入力電圧の振幅が基準差動電圧の振幅より大きいとき、即ち、ΔＩ＞ΔＲの場合には、差動入力電圧の振幅は正であり、ΔＺ＝Ｖ（Ｚ）−Ｖ（ＺＮ）となる。
【００１３】
コンパレータ２４は、低利得のＮＭＯＳ差動ペアにより実現されるが、これは、ＮＭＯＳＦＥＴの入力差動ペアと基準差動ペアがどちらも飽和しない、即ち、四つの差動ＮＭＯＳＦＥＴトランジスタのすべてがＭＯＳＦＥＴ飽和状態で動作中であるように、実行される。さらに、入力信号の同相モード電圧は、同相モードの基準電圧と必ずしも一致する必要はない。
【００１４】
正バイアス差動コンパレータ（ＰＢＩＡＳｄｃ）の入力信号は、入力リード６０を経由して誤り回復回路３２及びラッチ４６乃至５２に入力される。負バイアスオフセットコンパレータ（ＮＢＩＡＳｏｃ）の入力信号は、入力リード６２を経由して比較回路１６乃至２２のコンパレータ２４、２６及び２８に入力される。負バイアス差動コンパレータ（ＮＢＩＡＳｄｃ）の入力信号は、入力リード６４を経由してラッチ４６乃至５２に入力される。
【００１５】
電圧比較回路１０の動作に応答して、リード１２及び１４から入力される５レベル差動入力信号に対応する出力リードのペア３４／３６、３８／４０及び４２／４４において、３ビットのバイナリ出力信号が発生する。
【００１６】
図２は、（図１の）基準電圧発生回路３０の回路図を示している。より詳しくは、回路３０は、分圧回路を構成する抵抗器梯子を備える。入力信号は、誤り回復回路３２（図１を参照）から入力リード６６経由で受信される。直列配列の抵抗器Ｒ１乃至Ｒ５は、それぞれ、出力リード６８乃至７１で四つの差動基準電圧を発生するよう構成されている。こうした差動基準電圧は、本技術で既に周知の回路実装に準拠して、漸進的拡大差動基準電圧によって発生する。
【００１７】
図３は、誤り回復回路３２（図１を参照）を構成するエッジ検出回路の回路図である。誤り回復回路は、同相モード雑音を排除する差動論理回路である。誤り回復回路３２は、エッジ検出を介してクロックを回復するクロック回復を実行するように構成される。誤り回復回路３２は、バッファ７２乃至７５、「排他的論理和」（ＸＯＲ）ゲート７６乃至７９及び４入力ＮＡＮＤゲート８０、８２及び８４を備える。ＮＡＮＤゲート８０及び８２からの出力信号は、ＮＡＮＤゲート８４に入力される。ＮＡＮＤゲート８４は、出力リード８６及び８８において、論理ポジティブ（ＬＰ）及び論理ネガティブ（ＬＮ）からなる一対の出力信号を発生する。
【００１８】
誤り回復回路３２は、（図１の）差動比較回路１６、１８、２２及び２２から、それぞれ入力リードペア９２／９４、９４／９６、９８／１００、１０２／１０４及び１０６／１０８を介して、入力信号を受信する。対応する出力信号は、出力リード８６及び８８から、（図１の）ラッチ４６、４８、５０及び５２のそれぞれに配送される。
【００１９】
図１で示したように、誤り回復回路３２は、エッジ検出を介してクロック回復を実行する。より詳しくは、四つの増幅比較回路１６乃至２２はそれぞれ、オリジナルの増幅コンパレータの値で、遅延され、排他的論理和が取られる。したがって、「１ショット」は一つのイベント、即ち、電圧変化のような入力の変更に対応し、１回限りの出力パルスを発生させる。結果となる四つの「１ショット」は、クロック回復を実行するために、（図３の）ＮＡＮＤゲート８０、８２及び８４を介して論理和が取られる。
【００２０】
図４は、可能な五つの差動入力電圧と、（図２の）基準電圧発生回路３０で発生される四つの差動基準電圧を図示した第１のシミュレーションシートのプロット図である。より詳しくは、（図１の）入力リード１２及び１４経由で配送中の入力信号にとって可能な五つの差動入力電圧の値を示すために、階段状の（上がったり下がったりの）例示的な差動入力電圧信号１１８が図示されている。四つの差動基準電圧信号１１０、１１２、１１４及び１１６は、（図２の）基準電圧発生器３０の出力リード６８乃至７１からそれぞれ発生し、例示的な入力電圧信号１１８に重ね合わせて図示されている。信号１１０、１１２、１１４及び１１６の四つの差動基準電圧は、例示的信号１１８の可能な五つの差動入力電圧に対して中程度の振幅で示される。
【００２１】
図５は、（図１の）差動比較回路１６、１８、２０及び２２のそれぞれからの出力信号１２０、１２２、１２４及び１２６を示した第１のシミュレーションシートのプロット図である。入力リード１２及び１４からの（図４の）差動入力信号１１８の値が差動基準電圧の値よりも大きい場合、差動入力電圧及び差動基準電圧の双方の極性に注目すると、対応するコンパレータの極性は正になる。
【００２２】
図６は、連続的な２段階にわたる増幅の、差動比較増幅器２６における第１段階を示している第１のシミュレーションシートのプロット図である。こういった第１段階の増幅は、比較増幅器、即ち、バッファ回路２６を介して実行され、このバッファ回路が、比較回路２８で提供される第２段階の増幅に対する出力を発生させる。
【００２３】
図７は、連続的な２段階にわたる増幅の、差動比較増幅器、即ち、バッファ回路２８における第２段階を示している第１のシミュレーションシートのプロット図である。したがって、比較増幅器２６及び２８は、比較回路１６、１８、２０及び２２中において、連続的な２段階にわたる増幅を提供する。
【００２４】
図８は、図７の第２段階の差動比較増幅器の増幅済み信号を繰り返し示したものであり、信号を別々に分けて縦座標軸に沿って異なる尺度でプロットしている第２のシミュレーションシートのプロット図である。
【００２５】
図９は、排他的論理和（ＸＯＲ）ゲート７６乃至７９のそれぞれからの１ショットのＸＯＲ出力１５２、１５４、１５６及び１５８を示している第２のシミュレーションシートのプロット図である。
【００２６】
図１０は、（図３の）誤り回復回路３２によって実行された回復済みクロック信号１６４の結果を示している第２のシミュレーションシートのプロット図である。出力信号１６０は、（図３の）ＮＡＮＤゲート８４からの差動出力信号に対応する。出力信号１６２は、（図３の）ＮＡＮＤゲート８２からの差動出力信号に対応する。出力信号１６４は、出力信号１６０及び１６２の論理和を取った結果から構成される。
【００２７】
図１１は、上記の図１０に示された回復クロック信号１６４のプロット図で、さらに、回復クロック信号で駆動された四つのラッチ出力１６８、１７０、１７２及び１７４を示している。より詳しくは、ラッチ出力１６８、１７０、１７２及び１７４はそれぞれ、ラッチ４６、４８、５０及び５２によって発生する。
【００２８】
図１２は、（図１の）二つのバッファ５４及び５８並びに排他的論理和（ＸＯＲ）ゲート５６に供給するのに用いられる、（図１１の）四つの駆動ラッチ出力１６８、１７０、１７２及び１７４を含む、コンパレータからの四つのビット出力を変換することにより発生する、３ビットバイナリ等価信号１７６、１７８及び１８０を図示したプロット図である。
【００２９】
本発明については、法規に従って、体系的で秩序ある機能に関する多少とも詳細な説明を進めてきた。しかしながら、本書で開示した手段が、本発明の好ましい実施形態を構成するものである以上、本発明は、教示及び説明した特定の機能に限定されないことを理解すべきである。したがって、本発明は、同等の見解に準拠して適切に解釈された添付の請求書の妥当な範囲内にある限り、いかなる形式で請求しても、いかなる変更を加えて請求してもよい。
【図面の簡単な説明】
【図１】
本発明の教示に従って５レベル差動入力信号を四つの個別の差動基準電圧と比較するために用いる電圧比較回路及び部分ブロック図を示したものである。
【図２】
図１のブロックの一つに対応し、四つの差動基準電圧を発生させるよう構成されている基準電圧発生回路の回路図である。
【図３】
図１のブロックの一つに対応し、クロック回復を実行するよう構成されているエッジ検出回路の回路図である。
【図４】
可能性のある五つの差動入力電圧と、図２の基準電圧発生回路で発生した四つの差動基準電圧とを示している第１のシミュレーションシートのプロット図である。
【図５】
図１の差動コンパレータの四つの出力を示している第１のシミュレーションシートのプロット図である。
【図６】
差動比較増幅器における連続的な２段階にわたる増幅の第１段階を示している第１のシミュレーションシートのプロット図である。
【図７】
差動比較増幅器における連続的な２段階にわたる増幅の第２段階を示している第１のシミュレーションシートのプロット図である。
【図８】
図７の第２段階の差動比較増幅器の増幅済み信号を繰り返している第２のシミュレーションシートのプロット図である。
【図９】
差動遅延からの１ショットの排他的論理和（ＸＯＲ）出力を示している第２のシミュレーションシートのプロット図である。
【図１０】
図３の回路で結果的に実行された回復クロックを示している第２のシミュレーションシートのプロット図である。
【図１１】
図１０の回復クロック信号のプロット図において、さらに、回復クロック信号により駆動された四つのラッチ出力を図示している。
【図１２】
二つのバッファと一つの排他的論理和（ＸＯＲ）ゲートとに供給するのに用いる、図１１の四つの駆動ラッチから構成されるコンパレータからの四つのビット出力を変換することにより発生した３ビットバイナリ等価信号のプロット図である。
【図４】
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【図５】
2004505486.tif 000004
【図６】
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【図７】
2004505486.tif 000006
【図８】
2004505486.tif 000007
【図９】
2004505486.tif 000008
【図１０】
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【図１１】
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【図１２】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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