(57)【要約】ソース（９）と、本体（７）と、ドリフト領域と、ドレイン（１１）とを有する本体半導体層（５）を備える電界効果トランジスタ構造体が形成される。上部半導体層（２１）は、酸化物層（１７）によって前記本体から分離される。上部半導体層（２１）は、本体（７）の上に設けられるゲート領域（２３）、ドリフト領域（１３）の上に設けられるフィールドプレート領域（２５）、及びフィールドプレート領域（２５）とゲート領域（２３）との間に少なくとも一つのダイオードを形成する少なくとも一つのｐｎ接合部（２６）を備えるようにドーピングされる。ソースコンタクト（３９）がソース（９）とフィールドプレート領域（２５）との両方に接続される。
2004519862.tif 000002
【特許請求の範囲】
【請求項１】
本体半導体層において横方向に間隔をおいて配置されるソース及びドレインと、
前記ソースと前記ドレインとの間の前記本体半導体層におけるチャネル及びドリフト領域と、
前記チャネル及び前記ドリフト領域上の酸化物層と、
前記チャネル上に設けられるゲート領域、前記ドリフト領域上に設けられるフィールドプレート領域、及び前記フィールドプレート領域と前記ゲート電極領域との間に少なくとも一つのダイオードを形成する少なくとも一つのｐｎ接合部を備えるようにドーピングされる、前記酸化物層上に設けられる上部半導体層と、
前記ソース領域及び前記フィールドプレートを電気的に接続する、前記ソース領域と前記フィールドプレートとの間の電気的相互接続部と
を有する電界効果トランジスタ。
【請求項２】
基板と、前記基板の上及び前記本体半導体層の下に埋め込み酸化物層とを更に有する請求項１に記載のトランジスタ。
【請求項３】
前記上部半導体層が、複数の背中合わせのダイオードを形成する交互のｐ及びｎ形領域を備えるようにドーピングされる請求項１又は２に記載のトランジスタ。
【請求項４】
前記酸化物層が、前記ドリフト領域上のＬＯＣＯＳ層と、前記ゲート酸化物としての役割を果たす前記チャネル上のより薄い酸化物層とを含む請求項１乃至３の何れか一項に記載のトランジスタ。
【請求項５】
前記ドリフト領域は、前記ドレイン領域に隣接するより高いドーパント濃度と前記チャネルに隣接するより低いドーパント濃度とを備える、横方向に変化するドーパント濃度を有する請求項１乃至４の何れか一項に記載のトランジスタ。
【請求項６】
前記ドリフト領域の厚さとドーピング濃度とは、前記トランジスタがターンオフされるとき前記ドリフト領域が前記ドリフト領域の厚さに渡って空乏化されると共に前記ドリフト領域の長さに沿って空乏化されるようにもたらされる請求項１乃至５の何れか一項に記載の絶縁ゲート型電界効果トランジスタ。
【請求項７】
半導体本体層上に酸化物層を形成するステップと、
前記酸化物層上に上部半導体層を堆積するステップと、
ゲート領域、フィールドプレート領域、及び前記フィールドプレート領域と前記ゲート領域との間に少なくとも一つのダイオードを形成する少なくとも一つのｐｎ接合部を形成するために、前記上部半導体層において交互のｐ及びｎ形領域を拡散するステップと、
前記半導体本体層においてソース及びドレインを形成するためにソース及びドレイン拡散部を拡散するステップと、
前記ソース領域及び前記フィールドプレート領域に接続されるソースコンタクト、前記ゲート領域に接続されるゲートコンタクト、並びに前記ドレイン領域に接続されるドレインコンタクトを規定するメタライゼイション層を堆積するステップと
を何れかの順序で含む電界効果トランジスタを製造する方法。
【請求項８】
前記フィールドプレート領域と前記ゲート領域との間に少なくとも一対の背中合わせのダイオードを形成するステップを含む請求項７に記載の方法。
【請求項９】
前記半導体本体層においてドリフト領域を形成し、前記フィールドプレート領域が前記ドリフト領域上に形成されるステップを更に含む請求項７又は８に記載の方法。
【請求項１０】
シリコンの局所酸化によって前記ドリフト領域上に前記酸化物層を形成するステップを更に含む請求項９に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型電界効果トランジスタ構造体（ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ  ｓｔｒｕｃｔｕｒｅ）に関し、更には当該構造体を製造する方法にも関する。
【０００２】
【従来の技術】
絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）構造体において、ソース・ドレイン間の半導体チャネル領域は前記チャネルから絶縁されているゲートによって制御される。ＩＧＦＥＴ構造体は概して金属酸化膜半導体（ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ））構造体として実現される。
【０００３】
二重拡散ＭＯＳ（ＤＭＯＳ（ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ＭＯＳ））構造体が使用されてもよい。当該構造体において、ドリフト領域として知られている長い横方向の経路がドレイン拡散部とソース拡散部との間に延在する。前記ドリフト領域は、前記ゲートによって制御されるチャネル領域において、ドレイン・ソース間に印加されるいかなる高電圧も約２０Ｖまで減衰させる。
【０００４】
トランジスタの電圧容量を最大限にするために、前記ドリフト領域は理想的には長くなり得るし、又は低くドーピングされ得る。都合の悪いことに当該特性は、トランジスタがオンのとき、前記ドリフト領域により、比較的高い抵抗がデバイス全体にもたらされ得るということを意味し得る。これに対処するために、前記デバイスがターンオフされるとき、前記ＭＯＳＦＥＴチャネルとソースとの間、及び前記チャネルと前記基板との間の逆バイアス接合部は電荷キャリアのドリフト領域全体を空乏化するように当該領域の厚さを選択すると共に、前記ドリフト領域を適切なドーピングプロファイルでドーピングすることが知られている。これにより、スイッチングオフされる際に高電圧が前記トランジスタの両端に印加されるとき、前記ドリフト領域において均一な電界が生成される。早期のアバランシュ降伏を開始させる、電界のピークがないため、前記降伏電圧は最大限化される。完全に空乏化されたドリフト領域（ｆｕｌｌｙ  ｄｅｐｌｅｔｅｄ  ｄｒｉｆｔ  ｒｅｇｉｏｎ）は、ＲＥＳＵＲＦ（ｒｅｄｕｃｅｄ  ｓｕｒｆａｃｅ  ｆｉｅｌｄ）（低表面電界）状態にあると称される。ＲＥＳＵＲＦ構造において、前記デバイスがターンオフされるとき、前記ドリフト領域の全部の厚さは空乏化される。
【０００５】
当該技術を使用するラテラルＭＯＳデバイスは、フィリップスエレクトロニクスノースアメリカ社（Ｐｈｉｌｉｐｓ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｎｏｒｔｈ  Ａｍｅｒｉｃａ  Ｃｏｒｐ．）が有する米国特許第５４１２２４１号に記載されている。前記デバイスは図１に記載されている。
【０００６】
前記デバイスは、半導体基板１０５上の埋め込み酸化物層１０３上に形成される一つのシリコン層１０１を有するシリコンオンインシュレータ（ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ））デバイスである。ソース１０７及びドレイン１０９は前記シリコンに形成されると共にソース１０８及びドレイン１１０のコンタクトに各々接続される。
【０００７】
ゲート層１１１は、チャネルを形成するシリコン層１０１の一部の上に設けられる。当該ゲート層はゲート酸化物１１２によって前記チャネルから分離されている。前記ゲート層はゲートコンタクト１１３に接続されている。よく知られているように、前記ゲートはソース１０７とドレイン１０９との間の導電率（ｃｏｎｄｕｃｔｉｏｎ）を制御する。
【０００８】
前記チャネルと前記ドレインとの間において、ドリフト領域１１９はシリコン層１０１に設けられる。これにより、高電圧（例えば１００Ｖ又はそれより高い電圧）がソース・ドレイン間に印加されることが可能となる。ソース・ドレイン間に印加される高電圧は前記ドリフト領域において少なくとも部分的に降下させられてもよく、その結果前記チャネル内の電圧降下は低減されている。
【０００９】
フィールドプレート１１５はＬＯＣＯＳ酸化物層１１４上にゲート層１１１と一体で形成され、シリコン層１０１におけるドリフト領域１１９上に横方向に延在する。前記デバイスがターンオフされると、前記フィールドプレートは前記ドリフト領域を空乏化して、その結果ＲＥＳＵＲＦ効果がもたらされる。
【００１０】
ドリフト領域１１９は、例えばウエハ表面上の他の帯電した汚染物質（ｃｈａｒｇｅｄ  ｃｏｎｔａｍｉｎａｎｔ）又は水分によってもたらされ得る、衝突電界（ｉｍｐｉｎｇｉｎｇ  ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）の影響からフィールドプレート１１５によって保護されている。電界はフィールドプレート１１５上で消滅するであろう。
【００１１】
更に、前記フィールドプレートは前記ゲートに接続されているため、ドリフト領域１１９はトップから空乏化されていてもよい。このことは、前記デバイスが前記ドリフト領域においてむしろ可能なレベルよりも高いドーピングレベルで設計され得ることを意味している。このことは、米国特許第５４１２２４１号のデバイスが低いオン抵抗（ｏｎ−ｒｅｓｉｓｔａｎｃｅ）で構成され得ることを意味している。
【００１２】
当該シリコンオンインシュレータデバイス構造体は、その構造により、ゲート・ドレイン間容量（Ｃｇｄ）の低い値と、前記デバイスをスイッチングするためにゲート及びドレインを介して供給されることが必要とされる電荷（Ｑｇｄ）とを示す。Ｃｇｄ及びＱｇｄの当該低い値により、高速スイッチング、すなわちゲート電圧変化に対する高速応答がもたらされる。
【００１３】
【発明が解決しようとする課題】
しかしながら、ＳＯＩデバイスと他のＩＧＦＥＴ型デバイスとの両方において、高速スイッチングに対する必要性が残されたままである。
【００１４】
ＩＧＦＥＴデバイスは、過電圧に対して非常に感度が高い。高すぎる電圧が前記ゲートと前記チャネルとの間にもたらされる場合、前記ゲート絶縁部は前記デバイスを降伏（ブレークダウン）させると共に破壊し得る。当該高電圧は、単にＩＧＦＥＴデバイスが搭載される回路内にもたらされてもよく、又は代わりに前記電圧が静電気（ｅｌｅｃｔｒｏｓｔａｔｉｃ）であってもよい。従って非常に有利なことに、前記ゲートに対して好適な保護がもたらされる。これは静電破壊保護（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ  ｐｒｏｔｅｃｔｉｏｎ）として知られている。
【００１５】
【課題を解決するための手段】
本発明によれば、本体半導体層において横方向に間隔をおいて配置されるソース及びドレインと、前記ソースと前記ドレインとの間の前記本体半導体層におけるチャネル及びドリフト領域と、前記チャネル及び前記ドリフト領域上の酸化物層と、前記チャネル上に設けられるゲート領域、前記ドリフト領域上に設けられるフィールドプレート領域、及び前記フィールドプレート領域と前記ゲート電極領域との間に少なくとも一つのダイオードを形成する少なくとも一つのｐｎ接合部を備えるようにドーピングされる、前記酸化物層上に設けられる上部半導体層と、前記ソース領域及び前記フィールドプレートを電気的に接続する、前記ソース領域と前記フィールドプレートとの間の電気的相互接続部とを有する電界効果トランジスタ構造体がもたらされる。
【００１６】
従って前記トランジスタ構造体により、製造するのに都合のよい単純な構造で少なくとも一つの静電保護ダイオードがもたらされる。本発明による構造においてもたらされる前記一つのダイオード又は複数のダイオードは、ツェナー動作によって静電破壊から前記ゲートを保護する。高すぎる電圧がゲート・ソース間にもたらされる場合、前記一つのダイオード又は複数のダイオードは逆降伏（リバースブレークダウン）（ｒｅｖｅｒｓｅ  ｂｒｅａｋｄｏｗｎ）となり、電流はゲート・ソース間に流れることが可能となる。
【００１７】
更に前記ソース接続フィールドプレート（ｓｏｕｒｃｅ  ｃｏｎｎｅｃｔｅｄ  ｆｉｅｌｄ  ｐｌａｔｅ）は、ゲート・ドレイン間のファラデースクリーン（Ｆａｒａｄａｙ  ｓｃｒｅｅｎ）としての役割を果たすので、Ｃｇｄと、それ故にゲート及びドレインを介して印加されることが必要とされる電荷とは低減される。これにより前記スイッチング期間は短縮される。
【００１８】
対照的に、米国特許第５４１２２４１号のゲート接続フィールドプレート（ｇａｔｅ−ｃｏｎｎｅｃｔｅｄ  ｆｉｅｌｄ  ｐｌａｔｅ）により、前記ドリフト領域は、前記ゲート、従って前記フィールドプレートにかかる好適な電圧によって空乏化され得る。当該従来技術の構成体は通常、Ｃｇｄを本発明のように低減させるのではなく、増大させる。従って当該従来技術の構成体はスイッチング期間を増大させる可能性が高くなるであろう。
【００１９】
前記フィールドプレート、ゲート電極、及びダイオードを形成する層の領域を規定するのはドーパントマスクであるため、前記上部半導体層自体を微細にパターニングする必要はない。ゲート電極に接続されていないフィールドプレートが必要とされる場合、一見必要と思われ得る分離フィールドプレート（ｓｅｐａｒａｔｅ  ｆｉｅｌｄ  ｐｌａｔｅ）及びゲート電極層が形成される必要もない。当該特徴により製造が簡略化される。
【００２０】
前記トランジスタ構造体は、好ましくは第一の導電形のソース及びドレインを有するように形成される。前記ドリフト領域は同じ導電形であってもよいが低くドーピングされ、前記チャネルは逆の導電形の本体領域において形成されてもよい。第一の導電形はｎ形であってもよい。
【００２１】
前記上部半導体層のｐ及びｎ形領域は交互に配置され、好ましくは少なくとも一つのダイオードを形成する。
【００２２】
少なくとも一対の背中合わせのダイオード（ｂａｃｋ−ｔｏ−ｂａｃｋ  ｄｉｏｄｅ）は、前記ゲートと前記フィールドプレートとの間の前記上部半導体層に設けられてもよい。
【００２３】
複数の背中合わせのダイオードは、降伏が発生する前にソース・ゲート間の最大電圧を増大させるために設けられてもよい。
【００２４】
一見すると、ゲート・ソース間容量Ｃｇｄの増大は、低減されたＣｇｄのいかなる利点も打ち消してしまう態様となり得る。しかしながら通常このようにはならない。従来の回路構成において、ミラー効果（Ｍｉｌｌｅｒ  ｅｆｆｅｃｔ）が効き始める。全入力容量Ｃｉｎｐｕｔは、Ｃｇｓとミラー容量（ＣＭ＝（１＋ｇＭＲＬ）Ｃｇｄ）との和によってもたらされる。ここでＲＬは負荷抵抗であり、ｇＭはトランスコンダクタンスである。このことは、スイッチング速度がＣｇｄによって律速され得るので本発明によるデバイスは概して改善されたスイッチング速度を有していることを意味している。
【００２５】
前記ゲート電極及び前記フィールドプレートを含む前記上部半導体層は多結晶シリコンのような何れの従来の半導体物質からもたらされてもよい。前記フィールドプレートはｎ＋形又はｐ＋形でドーピングされてもよい。
【００２６】
前記ドリフト領域は直線的に緩やかな勾配で変化されてもよい。すなわち前記ドリフト領域は、直線的に変化しドレインから離れる向きに減少するドーパント濃度を有していてもよい。これにより、一定の濃度のドリフト領域と比べて改善された降伏特性がもたらされ得る。
【００２７】
本発明は、基板、前記基板上の埋め込み酸化物層、及び前記埋め込み酸化物層上に堆積される本体半導体層を備えるＳＯＩ構造体で実現されてもよい。ソース、ドレイン、チャネル、及びドリフト領域は、前記堆積された本体半導体層における注入部から形成されてもよい。当該ＳＯＩ構造体は、本来的により低い容量という利点をもたらす。
【００２８】
前記酸化物層は、前記ドリフト領域上のＬＯＣＯＳ層と、前記チャネル上のゲート酸化物層とを含んでいてもよい。
【００２９】
前記ドーピング濃度は好ましくは、前記トランジスタがターンオフされるとき前記空乏領域が前記ドリフト領域を介して広がるようにもたらされる。すなわち前記トランジスタは低表面電界（ＲＥＳＵＲＦ）トランジスタである。前記空乏領域は前記本体及びドレインに延在していてもよい。
【００３０】
本発明は、半導体本体層上に酸化物層を形成するステップと、前記酸化物層上に上部半導体層を堆積するステップと、ゲート領域、フィールドプレート領域、及び前記フィールドプレート領域と前記ゲート領域との間に少なくとも一つのダイオードを形成する少なくとも一つのｐｎ接合部を形成するために、前記上部半導体層において交互のｐ及びｎ形領域を拡散するステップと、前記半導体本体層においてソース及びドレインを形成するためにソース及びドレイン拡散部を拡散するステップと、前記ソース領域及び前記フィールドプレート領域に接続されるソースコンタクト、前記ゲート領域に接続されるゲートコンタクト、並びに前記ドレイン領域に接続されるドレインコンタクトを規定するメタライゼイション層を堆積するステップとを何れかの順序で含む電界効果トランジスタを製造する方法にも関する。
【００３１】
従って前記方法は、一体型静電破壊保護部及びソース接続フィールドプレートを備える半導体トランジスタ構造体を製造する簡単な方法をもたらす。
【００３２】
前記ドリフト領域上の前記酸化物層は、シリコンの局所酸化によって形成されてもよい。
【００３３】
本発明の実施例はこの場合添付図面を参照して純粋に例によって記載されるであろう。
【００３４】
全ての図は概略的であり、寸法が異なることは注意されるべきである。同じ参照番号は概して異なる実施例又は変形された実施例において対応する特徴又は類似の特徴を参照するために使用されている。
【００３５】
【発明の実施の形態】
図２を参照すると、ソース９及びドレイン１１が、半導体基板１上の半導体層５内に形成されている。前記ソースとドレインとの間に本体７及びドリフト領域１３がもたらされている。酸化物層１７は、前記トランジスタの前記チャネルを形成する、本体７の一部をカバーしている。酸化物層１７はドリフト領域１３もカバーしている。多結晶シリコン層２１はドーピングされ、本体７の前記チャネル部分の上に第一の導電形で高度にドーピングされているゲート領域２３を有している。多結晶シリコン層はドーピングされ、前記ドリフト領域上に同じ導電形で高度にドーピングされているフィールドプレート領域２５を有している。また前記多結晶シリコン層はパターニングされ、前記フィールドプレート領域と前記ゲート領域との間に少なくとも一つのｐｎ接合部２６を形成する交互のｐ及びｎ形の領域２７及び２９を有している。図に示されている例において、二対の背中合わせのｐｎ接合部（ｂａｃｋ−ｔｏ−ｂａｃｋ  ｐ−ｎ  ｊｕｎｃｔｉｏｎ）２６、すなわち背中合わせのダイオードが設けられている。
【００３６】
酸化物層３３は前記構造体をカバーし、酸化物層３３におけるビア３３を介してソース９、ドレイン１１、ゲート２３、及びフィールドプレート２５にコンタクトが施される。ソースコンタクト３９はソース９とフィールドプレート２５との両方に接続され、ドレインコンタクト４３はドレイン１１に接続され、ゲートコンタクト４１はゲート２３に接続される。
【００３７】
使用において、ソース接続フィールドプレート２５は、ゲート電極２３とドレイン１１との間のシールドとしての役割を果たす。当該シールドは、ゲート電極２３とドレイン１１との間の容量Ｃｇｄを低減している。従って、ゲート電極２３とドレイン１１との間に所与の電圧を発生させるためにもたらされることが必要な電荷Ｑｇｄも低減される。これにより、前記デバイスのスイッチング速度が大幅に高速化され、前記デバイスの周波数特性が向上させられる。
【００３８】
従来の回路構成において、ゲート電極２３における入力容量は、ゲート・ソース間容量Ｃｇｓとミラー容量ＣＭ＝（１＋ｇＭＲＬ）Ｃｇｄとの和となる。ここでＲＬは負荷抵抗であり、ｇＭはトランスコンダクタンスである。このことは、スイッチング速度がＣｇｄによって律速されるので、本発明によるデバイスが、フィールドプレート２１とゲート電極２３との間の容量によってもたらされるゲート・ソース間容量Ｃｇｓのいかなる増加にもかかわらず、改善されたスイッチング速度をもたらすことを意味している。
【００３９】
更に前記構造体は、ゲート電極２３とソース接続フィールドプレート２５との間の半導体層２１における交互のｐ及びｎ形の領域２９及び２７から形成される背中合わせのダイオード２６、又はより正確には当該領域間のｐｎ接合部から形成される複数対の背中合わせのダイオード２６を有している。前記ダイオードは保護ダイオードとしての役割を果たす。示されている実施例において、前記ダイオードは各々、７Ｖのツェナー降伏電圧（Ｚｅｎｅｒ  ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）を有している。従って前記二対は各々の方向に１４Ｖまでサポートし得る。よって前記ゲートは１４Ｖより高い電圧から保護される。
【００４０】
前記デバイスがスイッチオフされるとき、前記ソース接続フィールドプレート２５はドリフト領域１３の空乏化をもたらしてもよい。ドリフト領域１３の完全空乏化は、前記デバイスが低表面電界（ＲＥＳＵＲＦ）を有しているので、ドリフト領域１３のある部分においてアバランシュ降伏（ａｖａｌａｎｃｈｅ  ｂｒｅａｋｄｏｗｎ）をもたらし得るほどの非常に高い電界がもたらされることなく、より高い電圧がソース９とドレイン１１との間に印加されてもよいことを意味している。
【００４１】
本発明の更なる特徴は、前記デバイスのスイッチオフを補助するために基板１のバックサイド（裏面）（ｂａｃｋｓｉｄｅ）がソース電位でバイアスされていてもよいことにある。ドリフト領域１３は空乏化され、当該空乏領域はｎ＋形ドレイン１１に延在するであろう。ソース電位でバイアスする電圧を供給するための、基板３３に対するコネクションをもたらすためにバックサイドコンタクト（図示略）が前記基板の背面に設けられてもよい。
【００４２】
開示されている構造体は、上記の高速スイッチング及び高い降伏電圧に加えて、低いオン抵抗（ｏｎ−ｓｔａｔｅ  ｒｅｓｉｓｔａｎｃｅ）をもたらしてもよい。
【００４３】
更に既存の構造体に比べてプロセスがほとんど複雑化されずに、記載の構造体は製造され得る。実際フィールドプレート１７がゲート電極１５と同じ物質から形成される実施例において更なるマスキングステップは必要とされない。フィールドプレート１７がゲート電極１５と異なる物質から形成される実施例に対してたった一つの更なるマスキングステップが必要とされるのみである。
【００４４】
当業者は評価するであろうが、本発明の変形例においてｎ形ドーピングされたチャネル領域７とｐ形のソース３及びドレイン５とを設けることによってｐ形チャネルデバイスをもたらすことも可能である。
【００４５】
シリコンオンインシュレータ（ＳＯＩ）構造体を使用する、本発明によるデバイスの第二の実施例の製造は、この場合図３を参照して記載されるであろう。
図３ａを参照すると、本発明の第二の実施例によるデバイスの製造における第一のステップは、半導体基板１上にシリコン層５と埋め込み酸化物層（ｂｕｒｉｅｄ  ｏｘｉｄｅ  ｌａｙｅｒ）３とを形成することである。これはシリコン基板１上にシリコンウエハを接着させると共に前記ウエハを薄くしてシリコン層５を形成することによってなされる。シリコン基板１及びシリコン層５の面上に面同士対向して位置される酸化物層は埋め込み酸化物層３を形成する。
【００４６】
代わりに、前記埋め込み層構造体を形成するための他の技術が使用されてもよい。例えばシリコン層５により後続される酸化物層３を堆積（ｄｅｐｏｓｉｔｅ）又は成長（ｇｒｏｗ）させることによって形成されてもよい。
【００４７】
次に薄いスクリーン酸化物層（ｔｈｉｎ  ｓｃｒｅｅｎ  ｏｘｉｄｅ  ｌａｙｅｒ）１２が目標の厚さ５５０Åまで成長させられる。それから初期注入（ｉｎｉｔｉａｌ  ｉｍｐｌａｎｔ）が行われ、前記シリコン層の上部１４にバックグラウンド燐ドーピング（ｂａｃｋｇｒｏｕｎｄ  ｐｈｏｓｐｈｏｒｏｕｓ  ｄｏｐｉｎｇ）がもたらされる。前記ドーピングは１．４×１０１２ｃｍ−２のドーズ量まで行われ、前記注入は１６０ｋｅＶで行われる。
【００４８】
それから１４００Å厚のＬＰＣＶＤ窒化物層（ｎｉｔｒｉｄｅ  ｌａｙｅｒ）１５が、スクリーン酸化物層１２上に直接堆積される。当該窒化物層は二つの機能を有している。すなわち当該窒化物層は後続するＬＯＣＯＳ酸化のためのマスクをもたらすと共に、後続するｎウェル（ｎ−ｗｅｌｌ）注入のための更なるスクリーンももたらす。
【００４９】
後続する堆積において、ＬＰＣＶＤ層はフォトリソグラフィ及びドライエッチングを使用してパターニングされる。前記ドライエッチングステップにおいて、下部のスクリーン酸化物層の、ある程度の浸食（ｅｒｏｓｉｏｎ）が発生する。その結果、図３ａに示されている構造体がもたらされる。それ故に元のスクリーン酸化物層は７：１のＨＦでディップエッチ（ｄｉｐ  ｅｔｃｈ）によって除去され、新たなスクリーン酸化物層１２が以前と同じ厚さまで成長させられる。
【００５０】
勾配の緩やかなドリフト領域（ｇｒａｄｅｄ  ｄｒｉｆｔ  ｒｅｇｉｏｎ）１３がそれからシリコン層５に形成される（図３ｂ参照）。当該勾配の緩やかなドリフト領域１３の形成は、１９９４年４月５日発行の米国特許第５３００４４８号に記載のように行われる。当該プロセスにおいて、マスク１６がパターニングされ、異なる大きさの複数の開口部（ｏｐｅｎｉｎｇ）１８がもたらされる。それから前記シリコンを横方向に変化するドーパント濃度でドーピングするように燐が注入される。勾配の緩やかなドリフト領域１３においてほぼ均一な勾配のドーピングレベルを得るためにアニーリング（ａｎｎｅａｌｉｎｇ）ステップが施される。
【００５１】
勾配の緩やかなドリフト領域１３を薄くすると共に、前記ドリフト領域上にＬＯＣＯＳ酸化物層１７を成長させるためにシリコン上の局所酸化（ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｎ  ｓｉｌｉｃｏｎ））プロセスが施される。まず酸プレ洗浄（ａｃｉｄ  ｐｒｅｃｌｅａｎ）が行われ、それから露出されているシリコン層５の酸化によってＬＯＣＯＳ層１７が成長させられる。これにより１μｍのシリコンが消費され、２．２μｍの酸化物が生成させられる。窒化物層１５はＬＯＣＯＳマスクとして機能する。
【００５２】
窒化物層１５はそれから、あらゆる表面の酸窒化物（ｏｘｙｎｉｔｒｉｄｅ）を除去するために、ドライエッチ（ｄｒｙ  ｅｔｃｈ）に後続されるウェットエッチ（ｗｅｔ  ｅｔｃｈ）によって除去される。そのときスクリーン酸化物層１２は３０秒（３０ｓ）のディップエッチによって除去され、その結果、図３ｃの構造体がもたらされる。
【００５３】
ＬＯＣＯＳシリコン端部における“バーズビーク（ｂｉｒｄｓ  ｂｅａｋ）”効果のため、前記表面は、ゲート酸化に適しているこの段階ではもたらされない。従ってシリコン層５の表面は、４５秒の７：１のＨＦのディップエッチによって後続される犠牲酸化（ｓａｃｒｉｆｉｃｉａｌ  ｏｘｉｄａｔｉｏｎ）によって除去される。
【００５４】
目標の厚さ８００Åの薄いゲート酸化物層１９はそれからｐ形本体７及び前記ドリフト領域の端部の上に成長させられる。多結晶シリコン層２１はそれからゲート酸化物層１９及びＬＯＣＯＳ層１７の上に１１２５０Åの厚さまで形成される（図３ｄ参照）。
【００５５】
多結晶シリコン層２１はそれから注入によってｎ及びｐ形の交互の帯部でドーピングされる。ｎ形ゲート電極２３はゲート酸化物層上に形成され、ｎ−ｐ形フィールドプレート２５は勾配の緩やかなドリフト領域１３上に形成される。ゲート電極２３とフィールドプレート２５との間に複数の交互のｎ形ストリップ２７及びｐ形ストリップ２９が複数の背中合わせのダイオード３１を形成している（図３ｅ参照）。
【００５６】
次に２μｍ厚のレジスト層３２が形成され、残りの構造体は保護される一方、前記ソース領域がレジストから明らかとなるようにパターニングされる。二段階のエッチングプロセスにより、前記ソース領域上の物質は除去される。まず前記ゲート酸化物のトップまでエッチングするために垂直方向のドライエッチが施される。当該ドライエッチは、２μｍのアンダカットを備えるマスクの端部の下からレジストを除去するオーバエッチ（ｏｖｅｒ  ｅｔｃｈ）によって後続される。
【００５７】
高ドーピング密度の本体領域３６をもたらすためにＡＤＰ注入（ＡＤＰ  ｉｍｐｌａｎｔ）がそれから施される（図３ｆ参照）。前記レジストがそれから除去され、低ドーピング密度の本体注入部３４がもたらされる。前記低ドーピング密度注入により、前記ゲート多結晶シリコンの端部に対して自己整合（ｓｅｌｆ  ａｌｉｇｎ）される低ドーピングｐ形本体注入部（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｐ  ｂｏｄｙ  ｉｍｐｌａｎｔ）が形成される。次にゲート酸化物層１９が前記ソース領域から除去される。
【００５８】
ｐ形本体アニールは、チャネル７を形成するために、前記ドーパント原子を前記低ドーピング本体から多結晶シリコンゲートの下部に拡散させる。当該ステップにおいて、スクリーン酸化物層１２も前記ソース領域上に成長させられる。
【００５９】
フォトリソグラフィ規定マスクを使用するドライエッチプロセスにより、不要な多結晶シリコン層２１が除去される。前記マスクにより特に前記ドレイン領域から多結晶シリコンが除去される。しかしながら、前記ソース領域は既にパターニングされているため、当該ステップの間に前記マスクは前記ソース領域をカバーする。スクリーン酸化物層１２はそれから前記露出されたドレイン領域上に成長させられる。
【００６０】
図３ｈを参照すると、更なるｎ＋形拡散がそれから施され、前記ソース及びドレイン領域が規定される。
【００６１】
知られているように、それから前記表面上に更なる酸化物層３３がテトラエチルオロシリケート（ＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌｏｒｔｈｏ−ｓｉｌｉｃａｔｅ））（テトラエトキシシラン（ｔｅｔｒａ−ｅｔｈｏｘｙ  ｓｉｌａｎｅ）としても知られている）から形成される。複数のコンタクトビア（ｃｏｎｔａｃｔ  ｖｉａ）３５がＴＥＯＳ酸化物層３３内に形成される。ソース３９、ゲート４１、及びドレイン４３のコネクションを形成するために、メタライゼイション層（ｍａｔａｌｌｉｓａｔｉｏｎ  ｌａｙｅｒ）３７が前記ＴＥＯＳ層上に堆積される。図４に示されているように、ソースコネクション３９はソース拡散部９とフィールドプレート２５との両方に接続されるように延在する。理解され得るように、前記ソース拡散部の領域における前記コネクションは、高ドーピング密度本体領域３６にも接続されている。基板がバイアスされるように基板１のバックサイド上に背面コンタクト４５が設けられている。
【００６２】
前記ダイオードは、特に静電破壊（静電放電）（ＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ））に対する保護に適している保護ダイオードとしての役割を果たす。
【００６３】
図２の実施例の構造体によれば、ソース接続フィールドプレートはゲート・ドレイン間容量Ｃｇｄを低減する。当該低減効果は、シリコンオンインシュレータ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）構造体によってもたらされる本来的に低い容量よりも大きい。従って前記デバイスのスイッチング期間が短縮される。
【００６４】
更に半導体層２１におけるｐｎ接合部２６によりゲート電極２３とフィールドプレート２５との間に形成されている前記保護ダイオードによって、前記ゲートは過電圧及び静電破壊から保護される。
【００６５】
このように前記構造は都合のよいことに、製造の複雑化を著しくもたらすことなく、良好なスイッチング期間と静電破壊保護との両方をもたらす。
【００６６】
前記デバイスは、前記デバイスがターンオフされるときドリフト領域１３は完全に空乏化されるＲＥＳＵＲＦ構造体としての役割を果たし得る。ドリフト領域１３における前記空乏領域はドレイン領域１１及び低ドーピング本体領域３４に延在し得る。電圧は、空乏化されたドリフト領域の間で均一に降下してもよい。当該空乏化されたドリフト領域によって、降伏が発生する前にソース・ドレイン間により高い電圧がもたらされ得る。ドリフト領域１３が、単にフィールドプレート２５又は基板１からではなく両側から空乏化されることを可能にすることによって、前記ドリフト領域のドーピング量は、むしろ前記デバイスがターンオフされるときの前記ドリフト領域の完全空乏化に適合し得るドーピング量よりも高くなってもよい。これにより今度は前記オン抵抗が低減され得る。
【００６７】
前記構造体は、ＬＯＣＯＳ酸化物層及びゲート酸化物層上に一つの多結晶シリコン層しか必要としていない。これにより製造が容易化される。フィールドプレートとゲート電極との間の分離は、ｐ及びｎ形ストリップ、すなわち前記拡散部によって単純に規定される。
【００６８】
ｐｎ接合部における前記空乏領域によってもたらされるＣｇｓのいかなる増大も最小限にするために、ｐ形ストリップは前記接合部において、又は前記接合部の近くにおいて低くドーピングされてもよい。代わりに又は更に、ｎ形ストリップが代わりに低くドーピングされてもよい。
【００６９】
前記ソースの近くのｐ＋形領域３６は前記構造体の耐久性を向上し得る。更に当該領域はオーミックコンタクト（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）としての役割を果たし得る。
【００７０】
本発明は記載の実施例に限定されるものではなく、当業者は代案に容易に想到するであろう。当該代案のうちのいくつかは純粋に例示によって以下に記載されるであろう。
【００７１】
ｐ及びｎ形ドーピングされた前記領域は互いに置き換えられてもよい。
【００７２】
本発明の代わりの実施例において、フィールドプレート２１はゲート電極２３に対して逆極性を有していてもよいし、各極性のダイオードの数が異なっていてもよい。
【００７３】
前記ゲート絶縁部及びフィールドプレート絶縁部は酸化物から構成される必要はなく、窒化物のような他の好適な物質から構成されていてもよい。
【００７４】
使用されている半導体はシリコンに限定されるものではなく、ガリウム砒素（Ｇａｌｌｉｕｍ  Ａｒｓｅｎｉｄｅ）、又は他の何れかの好適な半導体であってもよい。
【００７５】
前記例において、前記フィールドプレートと前記ゲート電極との間に多くの交互のｐ及びｎ形領域、２７及び２９が示されているが、更に多くの領域がもたらされてもよい。代わりに、より少ない領域しかもたらされていなくてもよい。例えばｎ形ゲート電極とｎ形フィールドプレートとの間に形成されている単一のｐ形領域は一対の背中合わせのｐｎ接合部をもたらすであろう。
【００７６】
いかなる好適な絶縁層もＴＥＯＳ層の代わりに使用されてもよい。
【図面の簡単な説明】
【図１】従来技術のＲＥＳＵＲＦデバイスを示している。
【図２】本発明の第一の実施例の概略図である。
【図３ａ】本発明によるトランジスタ構造体の第二の実施例及びその製造態様を示している。
【図３ｂ】本発明によるトランジスタ構造体の第二の実施例及びその製造態様を示している。
【図３ｃ】本発明によるトランジスタ構造体の第二の実施例及びその製造態様を示している。
【図３ｄ】本発明によるトランジスタ構造体の第二の実施例及びその製造態様を示している。
【図３ｅ】本発明によるトランジスタ構造体の第二の実施例及びその製造態様を示している。
【図３ｆ】本発明によるトランジスタ構造体の第二の実施例及びその製造態様を示している。
【図３ｇ】本発明によるトランジスタ構造体の第二の実施例及びその製造態様を示している。
【図３ｈ】本発明によるトランジスタ構造体の第二の実施例及びその製造態様を示している。
【図４】図３のトランジスタ構造体のトップビューである。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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