(57)【要約】ＣＡＭセルの設計手順並びにプリチャージ及び比較タイミング方法が開示される。ＣＡＭセル（３００）は、ミラー効果を利用して、マッチ線（３１４）に比較結果を伝えるＰチャネルトランジスタ（３５２）を含む。ある実施の形態において、ＣＡＭセル（３００）は、さらに、正の比較ビット線（３４２）、負の比較ビット線（３４４）、データを記憶する第１のデュアルエンドＣＡＭメモリセル（３２０）、マスクデータを記憶する第２のデュアルエンドＣＡＭメモリコアセル（３３０）、第１のＮチャネルトランジスタ（３４６）及び第２のＮチャネルトランジスタ（３４８）を備えた比較回路、及びマッチ線（３１４）にマスク状態を伝える第２のＰチャネルトランジスタ（３６２）を含む。
2004515869.tif 000002
【特許請求の範囲】
【請求項１】
比較ビット線と、
データを記憶する第１の連想メモリ（ＣＡＭ）メモリコアセルと、
前記比較ビット線及び前記第１のＣＡＭメモリコアセルに結合される比較回路と、
前記比較回路に結合され、ミラー効果を利用してマッチ線に比較結果を伝える第１のＰチャネルトランジスタと
を備えるＣＡＭセル。
【請求項２】
さらに、
マスクデータを記憶する第２のＣＡＭメモリコアセルと、
前記第２のＣＡＭメモリコアセルに結合され、マスク状態を前記マッチ線に伝える第２のＰチャネルトランジスタと
を備える請求項１に記載のＣＡＭセル。
【請求項３】
前記比較ビット線が、正の比較ビット線であり、前記第１のＣＡＭメモリコアセルがデュアルエンドであり、
さらに、前記比較回路に結合された負の比較ビット線を備える請求項２に記載のＣＡＭセル。
【請求項４】
前記第２のＣＡＭメモリコアセルが、デュアルエンドである請求項３に記載のＣＡＭセル。
【請求項５】
前記第１のＣＡＭメモリコアセルが、第１のデータ出力と第２のデータ出力とを有し、前記第１のＰチャネルトランジスタが、マッチ制御線によってゲート制御され、
前記比較ロジックが、
前記正の比較ビット線と前記マッチ制御線とを接続し、前記第２のデータ出力によってゲート制御される第１のＮチャネルトランジスタと、
前記負の比較ビット線と前記マッチ制御線とを接続し、前記第１のデータ出力によってゲート制御される第２のＮチャネルトランジスタと
を備える請求項４に記載のＣＡＭセル。
【請求項６】
前記第１のＣＡＭメモリコアセルが、第１の制御入力、第１のデータ線及び第２のデータ線を有し、
前記第２のＣＡＭメモリコアセルが、第２の制御入力、第３のデータ線、第４のデータ線、第３のデータ出力及び第４のデータ出力を有し、
前記第２のＰチャネルトランジスタが、前記第４のデータ出力によってゲート制御される請求項５に記載のＣＡＭセル。
【請求項７】
前記第１のＣＡＭメモリコアセルが、ランダムアクセスメモリコアセルを備え、
前記第２のＣＡＭメモリコアセルが、ランダムアクセスメモリコアセルを備える請求項２に記載のＣＡＭセル。
【請求項８】
前記第１のＣＡＭメモリコアセルが、
データビットを記憶する第１のメモリ素子と、
前記第１のメモリ素子に結合され、前記第１の制御入力によってゲート制御される第３のＮチャネルトランジスタと、
前記第１のメモリ素子に結合され、前記第１の制御入力によってゲート制御される第４のＮチャネルトランジスタと
を備える請求項６に記載のＣＡＭセル。
【請求項９】
前記第２のＣＡＭメモリコアセルが、
マスクビットを記憶する第２のメモリ素子と、
前記第２のメモリ素子に結合され、前記第２の制御入力によってゲート制御される第５のＮチャネルトランジスタと、
前記第２のメモリ素子に結合され、前記第２の制御入力によってゲート制御される第６のＮチャネルトランジスタと
を備える請求項８に記載のＣＡＭセル。
【請求項１０】
前記第１のデータ出力が、正の記憶ビットであり、前記第２のデータ出力が負の記憶ビットであり、
前記第１の制御入力が、ワード線入力であり、前記第２の制御入力が、前記ワード線入力であり、
前記第３のデータ出力が、正のマスクビットであり、前記第４のデータ出力が負のマスクビットである請求項９に記載のＣＡＭセル。
【請求項１１】
前記第１のメモリ素子が、スタティックメモリ素子を備え、前記第２のメモリ素子が、スタティックメモリ素子を備える請求項９に記載のＣＡＭセル。
【請求項１２】
前記第１のメモリ素子が、ダイナミックメモリ素子を備え、前記第２のメモリ素子が、ダイナミックメモリ素子を備える請求項９に記載のＣＡＭセル。
【請求項１３】
前記第１のメモリ素子が、不揮発性メモリ素子を備え、前記第２のメモリ素子が、不揮発性メモリ素子を備える請求項９に記載のＣＡＭセル。
【請求項１４】
前記ミラー効果の利用が、ミラー効果を用いて、前記マッチ制御線の電圧レベルを、前記第１のＰチャネルトランジスタを効果的に遮断するのに十分なレベルまで上げることを含む請求項５に記載のＣＡＭセル。
【請求項１５】
比較結果をマッチ線に伝えるＰチャネルトランジスタを採用した複数のＣＡＭセルを有するＣＡＭの操作方法であって、
マッチ線入力をＶＳＳまで放電する放電ステップと、
前記ＣＡＭセルに比較入力を運ぶ運搬ステップと、
前記マッチ線入力を、比較動作中、ＶＤＤまで充電する充電ステップと、
前記ＣＡＭセルの１つが、前記比較動作に対して不適合を識別するとき、信号フローが前記ＣＡＭセルの１つを通過することを、ミラー効果を利用して防ぐ利用ステップと
を備え、
前記放電ステップにより、マッチ線に直列に接続された第１のＰチャネルトランジスタを有する複数のＣＡＭセルの間に位置された前記マッチ線の中間ノードを、通常の動作中、ＶＳＳより上の電圧レベルまで放電させ、
前記運搬ステップは、前記比較動作の開始のためにあり、前記運搬は、各々の前記比較入力と実質的に同時に起こる方法。
【請求項１６】
さらに、前記中間ノードのＶＳＳより上の電圧レベルを利用して、前記ＣＡＭセルの１つが前記比較動作に対して適合を識別するとき、そのＣＡＭセルの１つを通過する信号フローの伝搬時間を改善するステップを備える請求項１５に記載のＣＡＭの操作方法。
【請求項１７】
ＶＤＤが１．８ボルトであり、ＶＳＳが０．０ボルトであり、前記比較動作の前の前記中間ノードの電圧レベルが、約０．７ボルトである請求項１６に記載のＣＡＭの操作方法。
【請求項１８】
さらに、前記放電ステップが、マッチ線出力ノードをＶＳＳまで放電するステップを備え、２回の前記比較動作が実行された後、通常の動作が始まる請求項１６に記載のＣＡＭの操作方法。
【請求項１９】
前記充電ステップが、プレチャージ線と２つのトランジスタとを用いて実行される請求項１６に記載のＣＡＭの操作方法。
【請求項２０】
前記ＣＡＭセルが、前記マッチ線において直列に接続された複数の第１のＰチャネルトランジスタと並列に結合される第２のＰチャネルトランジスタも有する請求項１６に記載のＣＡＭの操作方法。
【請求項２１】
前記ＣＡＭセルが、さらに、データを記憶する第１のＣＡＭメモリコアセルと、マスクデータを記憶する第２のＣＡＭメモリコアセルとを備え、前記第２のＣＡＭメモリコアセルは、前記第２のＰチャネルトランジスタに結合され、
前記ＣＡＭセルが、さらに、前記第１のＰチャネルトランジスタと、前記第１のＣＡＭメモリコアセルとに結合された比較回路を備える請求項２０に記載のＣＡＭの操作方法。
【請求項２２】
前記第１のＣＡＭメモリコアセルが、デュアルエンドである請求項２１に記載のＣＡＭの操作方法。
【請求項２３】
前記第２のＣＡＭメモリコアセルが、デュアルエンドである請求項２１に記載のＣＡＭの操作方法。
【請求項２４】
前記利用ステップが、マッチ制御線の電圧レベルを、Ｐチャネルトランジスタを効果的に切断するのに十分高いレベルまで上げるステップを含む請求項１５に記載のＣＡＭの操作方法。
【請求項２５】
連想メモリ（ＣＡＭ）の設計方法であって、
通常の動作中、マッチ線鎖における複数のＣＡＭセル間の中間ノードが、比較動作の前に途中ずっとＶＳＳまで降下しないように、マッチ線に比較結果を伝える第１のＰチャネルトランジスタを採用した、複数のＣＡＭセルを接続する接続ステップと、
前記比較動作中、マッチ線入力が、ＶＳＳとの接続部からＶＤＤとの接続部まで電気的に切り換えられるように、前記マッチ線入力を、プレチャージ線及び前記マッチ線鎖における複数のＣＡＭセルに対するマッチ線に結合する結合ステップと、
前記マッチ線鎖における複数の前記ＣＡＭセルに対する比較入力の運搬が、ほどんど同時に実行されることを可能にする駆動回路を設計する設計ステップと
備え、
前記駆動回路は、前記比較動作中に、前記マッチ線鎖における前記ＣＡＭセルの１つが、不適合を識別するとき、信号フローが前記ＣＡＭセルの１つを通過することを防ぐために、ミラー効果が利用できるように、前記プレチャージ線と結合される設計方法。
【請求項２６】
ＶＤＤが１．８ボルトであり、ＶＳＳが０．０ボルトであり、前記比較動作の前の前記中間ノードの電圧レベルが、約０．７ボルトである請求項２５に記載のＣＡＭの設計方法。
【請求項２７】
さらに、マッチ線出力ノードが、前記比較動作の前に、ＶＳＳに電気的に接続されるように、前記マッチ線と前記プレチャージ線に結合されるステップを含む請求項２５に記載のＣＡＭの設計方法。
【請求項２８】
さらに、２回の前記比較動作が実行された後、通常の動作が始まる請求項２５に記載のＣＡＭの設計方法。
【請求項２９】
前記ＶＳＳとの接続部が，前記プレチャージ線と結合されたＮチャネルトランジスタであり、前記ＶＤＤとの接続部が、前記プレチャージ線と結合された第２のＰチャネルトランジスタである請求項２５に記載のＣＡＭの設計方法。
【請求項３０】
前記設計ステップが、さらに、最悪の事態における前記ＣＡＭによる電力消費を最小にするように、前記駆動回路を設計するステップを含む請求項２５に記載のＣＡＭの設計方法。
【請求項３１】
前記ＣＡＭセルが、マスク結果を前記マッチ線に伝える第２のＰチャネルトランジスタも採用する請求項２５に記載のＣＡＭの設計方法。
【請求項３２】
前記ＣＡＭセルが、さらに、データを記憶する第１のＣＡＭメモリコアセルと、マスクデータを記憶する第２のＣＡＭメモリコアセルとを備え、前記第２のＣＡＭメモリコアセルは、前記第２のＰチャネルトランジスタに結合され、前記ＣＡＭセルが、さらに、前記第１のＰチャネルトランジスタと、前記第１のＣＡＭメモリコアセルとに結合された比較回路を備える請求項３１に記載のＣＡＭの設計方法。
【請求項３３】
前記第１のＣＡＭメモリコアセルが、デュアルエンドである請求項３２に記載のＣＡＭの設計方法。
【請求項３４】
前記第２のＣＡＭメモリコアセルが、デュアルエンドである請求項３２に記載のＣＡＭの設計方法。
【請求項３５】
さらに、
前記マッチ線鎖における複数のＣＡＭセルを、同じ長さの第２のマッチ線鎖における第２組のＣＡＭセルと結合し、単一のマッチ出力を有するメモリのワードの一部を形成するステップと、
複数の前記メモリのワードの一部からの複数のマッチ出力を階層ロジックと接続し、単一のマッチ出力を有する連想メモリのワードを形成するステップと、
前記連想メモリの複数のワードを出力ブロックと結合するステップと
を備える請求項２５に記載のＣＡＭの設計方法。
【請求項３６】
前記出力ブロックが、ランダムアクセスメモリである請求項３５に記載のＣＡＭの設計方法。
【請求項３７】
前記出力ブロックが、エンコーダである請求項３５に記載のＣＡＭの設計方法。
【請求項３８】
前記エンコーダが、優先度付きエンコーダである請求項３７に記載のＣＡＭの設計方法。
【請求項３９】
前記ミラー効果の利用が、ミラー効果を用いて、マッチ制御線の電圧レベルを、Ｐチャネルトランジスタを効果的に切断するのに十分なレベルまで上げることを含む請求項２５に記載のＣＡＭの設計方法。
【請求項４０】
データビットを記憶する第１の記憶手段と、
前記第１の記憶手段に結合され、比較入力と前記記憶ビットとを比較する比較手段と、
前記比較手段に結合され、マッチ線入力を、マッチ線出力に接続する第１のＰチャネルトランジスタ手段と、
マスクビットを記憶する第２の記憶手段と、
前記第２の記憶手段に結合され、前記マッチ線入力を、前記マッチ線出力に接続する第２のＰチャネルトランジスタ手段と
を備える連想メモリ。
【請求項４１】
複数のセルを備える連想メモリ（ＣＡＭ）であって、
各々の前記セルは、
比較ビット線と、
データを記憶する第１のＣＡＭメモリコアセルと、
前記比較ビット線及び前記第１のＣＡＭメモリコアセルに結合される比較回路と、
前記比較回路に結合され、比較結果を、ミラー効果を用いてマッチ線に伝える第１のＰチャネルトランジスタと
を備えるメモリ。
【請求項４２】
さらに、
マスクデータを記憶する第２のＣＡＭメモリコアセルと、
前記第２のＣＡＭメモリコアセルに結合され、マスク状態を、前記マッチ線に伝える第２のＰチャネルトランジスタと
を備える請求項４１に記載のＣＡＭ。
【請求項４３】
前記比較ビット線が、正の比較ビット線であり、前記第１のＣＡＭメモリコアセルが、デュアルエンドであり、
各々のセルが、さらに、前記比較回路に結合された負の比較ビット線を備える請求項４２に記載のＣＡＭ。
【請求項４４】
前記第２のＣＡＭメモリコアセルが、デュアルエンドである請求項４３に記載のＣＡＭ。
【請求項４５】
前記ミラー効果の利用が、ミラー効果を用いて、マッチ制御線の電圧レベルを、前記第１のＰチャネルトランジスタを効果的に遮断するのに十分なレベルまで上げることを含む請求項４１に記載のＣＡＭ。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明の分野は、一般に、連想メモリ（ＣＡＭ）に関し、より詳細には、ビット単位及びワード単位のマスク性能を有する高速、大容量のＣＡＭアレイを構成するＣＡＭセルに関する。
【０００２】
（背景技術）
連想メモリ（ＣＡＭ）は、記憶要素が、その物理的な位置よりもその内容によって識別（すなわち、アドレス指定）される。ＣＡＭは、一般的に、横列及び縦列に配列されたＣＡＭセルの行列を含む。この行列における各々のＣＡＭセルは、大抵、スタティックメモリ素子及び比較回路を含む。
【０００３】
ＣＡＭの典型的な用途は、光学特性評価のためのパターンマッチングメモリ、仮想記憶装置を採用するデジタルコンピュータのための変換索引バッファを含む。伝統的なＣＡＭにおいて、各々のＣＡＭセルは、スタティックメモリ素子におけるデジタル情報の１ビットを記憶する。いくつかのＣＡＭにおいて、各々のＣＡＭセルは、セルが、記憶ビット及びその逆の両方を利用できるように、「デュアルエンド」論理を採用する。スタティックメモリ素子は、差動ビット線とワード線に結合され、故に、データの読み書き処理を可能にする。典型的に、各々のＣＡＭセルにおける比較回路は、別個の差動比較ビット線に接続され、従って、読み書き及び検索処理のタイミングにおいて柔軟性が増大する。
【０００４】
通常、一列に配列されたＣＡＭセルのアレイは、１語のデータを含む。検索処理の間、ＣＡＭは、検索語（コンパランド）をＣＡＭ内に記憶された一組の語と比較する。通常マッチ線と呼ばれる、各々のワードのデータに関連した１以上のインジケータは、比較結果を生成する。これは、そのコンパランドに適合するＣＡＭ内の１以上のワードを識別する。従って、ＣＡＭは、大抵、標準的なランダムアクセスメモリ（ＲＡＭ）よりも、多くのトランジスタ及び／又は他の回路素子を要するが、標準的なＲＡＭには見られない「平行処理」特性を追加する。
【０００５】
ＣＡＭの一般的用途の１つは、ネットワークアドレスフィルタ処理の検索ツールとしてである。ネットワークアドレスフィルタ処理は、ソースアドレス及び宛先アドレスのルータ局リストを検索し、１以上の校正ポートまでパケットの経路を定める処理である。現代の遠隔通信ネットワークは、典型的に、ネットワークを介して動的にデータの経路を定める手段として、デジタルパケット又はブロック型データフォーマットを使用する。そのような動的に経路が定められた、パケット化されたデータの効果は、周知である。しかし、データ伝送速度は増し続け、ネットワークルータで利用可能な有限処理電力は、通信障害を引き起こす場合がある。その障害では、ルータが着信パケットの経路を定めるより速くデーパケットが到着する。そのような障害は、ネットワークの全体的な性能を容易に低下させる場合がある。
【０００６】
ＣＡＭは、経路決定が達成される速度を増すことによって、処理障害を減じることができる。典型的なパケットベースの通信ネットワークは、ルーチング処理において、各々のパケットの先頭部分にあるデジタル式の「ヘッダ」情報を使用する。このヘッダ情報は、ソース及び宛先情報を定めるアドレスフィールドを備える。長いアドレスは、現代の通信ネットワークに一般的な多数の潜在的アドレスに対応する必要がある。これらの長いアドレスは、経路決定をするために必要な時間を実質的に増加させ、従って、ネットワークアドレスフィルタ処理中の高速な検索技術を必要とする。ＣＡＭは、一般的に、ＣＡＭ内に記憶された全ての入力を同時に「コンパランド」と比較することによって、この検索性能を達成する。
【０００７】
図１は、デュアルエンド論理を利用する従来の連想メモリ（ＣＡＭ）の単純な例を示すブロック図であり、ＣＡＭセルとＣＡＭメモリコアセルの詳細を示す拡大図を示す。図１において、ＣＡＭ１００は、４つの横列と４つの縦列を有し、全体で１６個のＣＡＭセル１１０を有する。一方、最も実用的な用途において、ＣＡＭは、より多くのＣＡＭセルを有する。各々の横列は、１語の、又は１語の一部のデータに対応する。各々の縦列は、各々の横列からの１ビットのデータまたは１語に対応する。縦列における各々のＣＡＭセル１１０は、ビット線１１２の局所対（ｂ及びｂｎ）及び比較線１１４の局所対（ｋ及びｋｎ）と結合される。この例におけるＣＡＭ１００は、デュアルエンド論理を使用するため、ビット線の局所対１１２は、単一のデータ対を表現する差動データを運び、比較線の局所対１１４は、単一ビットの比較データを示す差動データを運ぶ。
【０００８】
横列の各々のＣＡＭセル１１０は、ワード線１１６とマッチ線１１８に接続される。ワード線１１６は、ＣＡＭセル１１０への読み書きを可能にする。マッチ線１１８は、比較結果に対する出力を提供する。複数のマッチ線１１８は、エンコーダ１２０に送り込まれる。典型的に、エンコーダ１２０は、３つの出力信号を生成する。ＨＴと指定された線は、ＣＡＭに記憶されるワードの１つがコンパランドと適合するとき、高レベルにアサートされる。ＡＤと指定された線は、適合したワードのアドレスを表現する一組の信号を出力する。ＭＬＴと指定された線は、記憶された複数のワードがコンパランドと適合するとき、高レベルにアサートされる。
【０００９】
従来の設計の中には、エンコーダ１２０の代わりに優先度付きエンコーダが使用されるものもある。優先度付きエンコーダは、記憶された複数のワードがコンパランドと適合するとき、ＭＬＴ線を高レベルにアサートすることに加えて、ＣＡＭの最も低い位置における上記の適合したワードのアドレスを表現する一組の信号をＡＤ線に出力することを除いて、エンコーダ１２０と同様に機能する。さらに、従来の設計の中には、エンコーダ１２０の代わりにダイナミックランダムアクセスメモリ（ＤＲＡＭ）又はスタティックランダムアクセスメモリ（ＳＲＡＭ）が採用され、故に、結果として、当業界で既知のように、ＣＡＭ−ＤＲＡＭ又はＣＡＭ−ＳＲＡＭの構造になるものもある。
【００１０】
図１におけるＣＡＭセル１１０は、典型的なＣＡＭに見られる単一のＣＡＭセル１１０の拡大図である。ＣＡＭセル１１０ａは、ＣＡＭメモリコアセル１３０、２つのＮチャネル電界効果トランジスタ（ＦＥＴ）１３２，１３４を備える「比較器ブロック」及びマッチ線ＮチャネルＦＥＴ１３６を含む。ＣＡＭメモリセル１３０は、ＣＡＭメモリコアセル１３０に記憶された単一ビットのデータを表示する差動出力の、Ｃ及びＣＮと指定された２つの出力を有する。第１のＮチャネルＦＥＴ１３２は、正の比較線Ｋに接続され、出力Ｃによってゲート制御される。第２のＮチャネルＦＥＴ１３４は、負の比較線ＫＮに接続され、出力ＣＮによってゲート制御される。比較器ブロックの出力は、マッチ線ＮチャネルＦＥＴ１３６のゲートを制御し、故に、比較動作の間、ＣＡＭセル１１０ａの比較結果をマッチ線１１８に伝送する。
【００１１】
別の従来の設計は、配線されたＮＯＲ構造において、マッチ線に対する比較結果の伝送を必要とする。これらの設計において、第１のＮチャネルＦＥＴ１３２は、ＣＮによってゲート制御され、第２のＮチャネルＦＥＴ１３４は、Ｃによってゲート制御される。マッチ線ＮチャネルＦＥＴ１３６は、比較器ブロックの出力によってゲート制御され、マッチ線入力をマッチ線出力と接続する代わりに、マッチ線１１８を接地する。このようなやり方で、記憶されたワードとコンパランドとの間の不適合が起こるときはいつでも、マッチ線１１８は低レベルになる。この構成は、結果として第１の比較をもたらすが、不適合が存在する度に、マッチ線は放電され、その後、再び充電される。大きなＣＡＭにとって、この構成は、結果として過度の電力消費をもたらす。
【００１２】
図１は、さらに、ＣＡＭメモリコアセル１３０ａの一例を示す拡大図である。典型的な構成において、ＣＡＭメモリコアセル１３０ａは、スタティックメモリ素子１４０及び２つのアクセスＮチャネルＦＥＴ１４２，１４４を含む。スタティックメモリ素子１４０は、典型的に、２つのクロス結合インバータから成る。
【００１３】
ＣＡＭ１００によって示されるＣＡＭ設計は、比較的高速かつ大容量のＣＡＭを構成するために使用できるが、ある用途においては、それは、限界に直面する。例えば、ＣＡＭ１００が非常に大きくなるとき、比較動作中に複数のビットが生じる機会が増す。これが発生するとき、ＣＡＭ１００に記憶されるワードデータが、検査かつ更新される必要があり、それが、時間のかかる処理になる場合がある。ワード単位のマスク性能がないとき、適合したＣＡＭワードにおけるデータは、物理的に上書きされる必要がある。ワード単位のマスク性能にも関わらず、比較動作中に２回を超えるヒットが生じるなら、正しいデータを見つける複数のサイクルを行ってもよい。
【００１４】
いくつかのＣＡＭ用途においては、ＣＡＭに記憶されるワードデータの特別なフィールドのみ検査する必要がある。例えば、もし、ＣＡＭが複数の装置から読み取り要求を得るが、これらの読み取り要求の小さな部分集合のみを検査する必要があるなら、ＣＡＭは、いくつかの読み取り要求をマスクし、関心のある特定のデータを見つける能力を必要とする。これらのＣＡＭの用途においては、ＣＡＭにおける複数のヒットの機会が著しく増大する。
【００１５】
マスキングを提供しようとする１つの技術は、各々のＣＡＭセルに対して「有効ビット」を追加することである。各々のＣＡＭセルに有効ビット記憶容量を追加することによって、選択的なビット単位及びワード単位の比較が可能になる。有効ビット記憶容量は、ＣＡＭセルに対して第２のＣＡＭメモリコアセルの追加を要求する。そのような設計の複数の例は、「Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ Ｓｔｏｒａｇｅ Ｄｅｖｉｃｅ」と題する米国特許第６０４４００５号に示される。しかし、一旦、第２のＣＡＭメモリコアセルが、ＣＡＭセルに追加されると、ＣＡＭセルが、非常に大きくなり、相当の電力を消費する。用途が、非常に深いＣＡＭを必要とするとき、現代の通信用途において一般的であるように、その結果は、大きくかつ電力消費の大きいＣＡＭとなる。
【００１６】
加えて、マッチ線鎖を実行する従来の設計は、より低い電圧で動作する必要があるＣＡＭに効果がない。マッチ線が、各々のＣＡＭセル内部のＮチャネルＦＥＴ１３６を経るたびに、ＮチャネルＦＥＴ１３６の閾値及びボディ効果が再生される必要がある。従って、マッチ線は、適合する毎に、電圧源レベルＶＤＤに到達するが、より低い電圧、ＶＤＤ−閾値及びＶＤＤ―ボディ効果電圧に達するだけである。現代の遠隔通信装置等の深いＣＡＭを必要とする装置は、より厳格な電力消費制約を用いて常に設計され、従って、より低い電圧で動作する必要がある。ＣＡＭを動作させるために使用する電圧が低下するにつれて、そのような従来のＣＡＭ設計は性能が低下する。
【００１７】
それ故、従来のＣＡＭ設計の問題を解決するＣＡＭセル設計並びにプリチャージ及び比較タイミング方法を提供することは、非常に効果的である。
【００１８】
（発明の開示）
（発明の概要）
本発明は、連想メモリ（ＣＡＭ）に使用される連想メモリセルの１つの側面に対するものである。
【００１９】
ある実施の形態において、ＣＡＭセルは、比較ビット線と、データを記憶する第１のＣＡＭメモリコアセルとを備える。そのＣＡＭセルは、さらに、比較回路と、ミラー効果を用いて比較結果をマッチ線に伝える第１のＰチャネルトランジスタとを含む。比較回路は、比較ビット線と、第１のＣＡＭメモリコアセルに結合され、第１のＰチャネルトランジスタは、比較回路と結合される。
【００２０】
別の実施の形態において、十分なビット単位及びワード単位のマスク性能を有するＣＡＭに使用されるＣＡＭセルは、正の比較ビット線と、負の比較ビット線と、データを記憶する第１のデュアルエンドＣＡＭメモリコアセルと、マスクデータを記憶する第２のデュアルエンドＣＡＭメモリコアセルとを含む。そのＣＡＭセルは、さらに、比較回路と、比較結果を、ミラー効果を用いてマッチ線に伝える第１のＰチャネルトランジスタと、マスク状態をマスク線に伝える第２のＰチャネルトランジスタとを含む。比較回路は、正の比較ビット線、負の比較ビット線及び第１のＣＡＭメモリコアセルに結合される。第１のＰチャネルトランジスタは、比較回路に結合され、第２のＰチャネルトランジスタは、第２のＣＡＭメモリコアセルに結合される。
【００２１】
また、比較結果をマッチ線に伝えるＰチャネルトランジスタを採用したＣＡＭセルを有するＣＡＭの操作方法が提供される。この方法でＣＡＭを操作することにより、より低い電圧で高速にＣＡＭを操作することができる。この方法は、好ましくは、通常の動作中に、マッチ線入力をＶＳＳまで放電し、マッチ線における中間ノードを、ＶＳＳより上の電圧レベルまで放電する放電ステップを含む。中間ノードは、マッチ線において直列接続されるＰチャネルトランジスタを有するＣＡＭセル間に位置する。その方法は、好ましくは、さらに、比較入力を、ＣＡＭセルに運んで、比較動作を開始することを含む。その運搬は、比較入力の各々に対し、実質的に同時に起こる。その方法は、好ましくは、さらに、比較動作中、マッチ線入力を、ＶＤＤまで充電する充電ステップと、ＣＡＭセルの１つが、比較動作に対して不適合を識別するとき、ミラー効果を利用して、信号フローがそのＣＡＭセルを通過することを防ぐ利用ステップを含む。
【００２２】
ＣＡＭセルを、より低い電圧で高速に操作することを可能にする方法も提供される。その方法は、好ましくは、通常の動作中、マッチ線鎖におけるＣＡＭセル間の中間ノードが、比較動作の前に途中ずっと、ＶＳＳまで降下しないように、比較結果をマッチ線に伝えるＰチャネルトランジスタを採用するＣＡＭセルを接続する接続ステップを含む。この方法は、好ましくは、さらに、比較動作中に、マッチ線入力が、ＶＳＳとの接続部からＶＤＤとの接続部まで電気的に切り換えられるように、マッチ線入力を、プレチャージ線と、マッチ線鎖におけるＣＡＭセルに対するマッチ線とに結合するステップを含む。その方法は、好ましくは、さらに、マッチ線鎖におけるＣＡＭセルへの比較入力の運搬が、ほとんど同時に実行されることを可能にする駆動回路の設計ステップを含む。その駆動回路は、比較動作中、マッチ線鎖におけるＣＡＭの１つが不適合を識別するとき、信号フローがそのＣＡＭを通過することを防止するためにミラー効果を使用できるように、プレチャージ線に結合される。
【００２３】
本発明の更なる特徴及び効果は、種々の実施の形態の構成及び動作とともに、添付の図面を参照して、以下に詳細に述べられる。
【００２４】
（好ましい実施の形態の詳細な説明）
以下で述べられる種々の実施の形態は、ＣＡＭの設計に対するものであり、より詳細には、全ビット単位及びワード単位のマスキングが可能なＣＡＭにおいて使用される、より小さい、かつ、より高効率のＣＡＭセルを構成することを目的としてなされるものである。全ビット単位及びワード単位のマスキングを可能にするＣＡＭについて、実施の形態が開示され、かつ、説明される。しかし、この説明を読んだ後、本発明は、種々の代替の実施の形態及び用途で実行できることが当業者に明らかになるであろう。例えば、ある実施の形態は、複数のＣＡＭメモリコアセルを有するＣＡＭセルと同様に、ＣＡＭメモリコアセルを１つしか含まないＣＡＭセルに適用できる。加えて、ある実施の形態は、ＶＤＤと接地との間で接続される全ての回路に関して、開示され、かつ、説明される。しかし、別の方法として、０以外のオフセット電圧ＶＳＳが接地の代わりに用いられてもよい。好ましい実施の形態の説明は、本発明の範囲と広がりを制限するものと解釈されるべきではない。
【００２５】
図２は、好ましい実施の形態による相補型金属酸化物半導体（ＣＭＯＳ）ウェハ上の連想メモリセルの種々の構成要素の配置を示す上から見たブロック図である。図２は、ＣＭＯＳウェハ２００の一部のみを示す。ＣＭＯＳウェハ２００は、正型金属酸化膜半導体基板２１５と（Ｐ型基板）と、負型金属酸化膜半導体ウェル２１０（Ｎ型ウェル）とを備える。現在のほぼ全てのＣＭＯＳ設計は、当業者に周知の理由でＰ型基板を使用し、従って、以下の記載は、これらの観点で示される。しかし、当業者は、発明の概念が、Ｎ型基板とＰ型ウェルを用いるＣＭＯＳ設計にも適用できることを理解するであろう。
【００２６】
ＣＭＯＳウェハ２００内には、ビット単位及びワード単位の全体的なマスキングが可能なＣＡＭセルの種々の構成要素が存在する。第１の構成要素ブロック２２０は、データビットを記憶し、かつ、データビットにアクセスするデータＣＡＭメモリコアセル含む。第２の構成要素ブロック２２４は、マスクビットを記憶し、かつ、マスクビットにアクセスするマスクＣＡＭメモリコアセルを含む。第１の構成要素ブロック２２０と第２の構成要素ブロック２２４を並んで配置することによって、データビットとマスクビットが、一対の差動データビット線２２２と一対の差動マスクビット線２２６とを介して、平行にアクセスできる。
【００２７】
ある実施の形態において、第１及び第２の構成要素ブロック２２０，２２４内の２つのＣＡＭメモリコアセルは、一対のクロス結合インバータと、２つのＮチャネルトランジスタを備える。このＣＡＭメモリコアセルの伝統的な設計は、図１に、ＣＡＭメモリコアセル１３０ａとして示される。従って、ある実施の形態において、第１及び第２の構成要素ブロック２２０，２２４内の２つのＣＡＭメモリコアセルは、それぞれが２つのＰチャネルトランジスタと４つのＮチャネルトランジスタとから成る。
【００２８】
この第１及び第２の構成要素ブロック２２０及び２２４の配置は、そのＣＡＭセルのための比較ロジック及びマッチ線トランジスタを含む第３の構成要素ブロック２３０を配置する空間を生成する。第３の構成要素ブロック２３０内の比較ロジックは、一対の差動比較ビット線２３２を経由してアクセスされる。
【００２９】
従来のＣＭＯＳ ＣＡＭセル設計において、第３の構成要素ブロック２３０は、全てＮチャネルトランジスタを用いて、結果として、Ｎ型ウェル２１０の相当部分を未使用のままにすることにより、ビット単位及びワード単位の十分なマスキングＣＡＭにおいて空間を無駄使いするか、または、多数のＰチャネル及びＮチャネルトランジスタを用いて、プリチャージ及びリセット機能を実行するかのどちらかである。両方の場合において、結果として得られるＣＡＭセルは、大きく、電力を浪費する。さらに、伝統的なＣＡＭセルにおいて、第３の構成要素ブロック２３０の幅が、すでに、３μｍよりも小さいので、伝統的な全てのＮチャネルトランジスタの設計は、Ｐ型基板の「ドッグボーン」をＮ型ウェルに導入することによって、この利用可能な空間を利用することができない。ＮチャネルトランジスタからＮ型ウェルへ遷移するために必要な空間は、約１μｍであり、従って、ドッグボーンの導入は、どんな非常に有効な空間も作り出すことができない。
【００３０】
その一方で、本明細書で述べられる種々の実施の形態は、少なくとも２つの方法で、第３の構成要素ブロック２３０によって消費される領域を最小化することを助ける。第１に、比較ロジックが、好ましくは、リセット又はプリチャージ用の余分なトランジスタを含まないＰ型基板２１５内全体に位置される。第２に、マッチ線トランジスタが、好ましくは、Ｎ型ウェル２１０内全体に位置される。この設計は、ＣＡＭセルの高さ及び幅の十分な減少を可能にし、それ故、ビット線２２２，２２６及び２３２の長さの減少、及び、ＣＡＭセルを通りぬけるワード線（図示されない）及びマッチ線（図示されない）の長さの減少を可能にする。この方法で、ＣＡＭセルの大きさが減じられ、寄生容量も減じられる。この設計は、電力消費を減じ、かつ、処理速度を増大させる。
【００３１】
図３は、実施の形態の１つによる連想メモリセルを示す。図３において、ＣＡＭセル３００は、複数のビット線（例えば、６）、１本のビット線及び１本のワード線を含む。データビット線（ＤＢＬ）及びデータビット線バー（ＤＢＬＢ）に結合された、差動データ線３２２，３２４の対は、ＣＡＭセル３００のデータビットの読み書きアクセスを提供する。マスクビット線（ＭＢＬ）及びマスクビット線バー（ＭＢＬＢ）に結合された差動マスク線３３２，３３４の対は、ＣＡＭセル３００のマスキングビットの読み書きアドレスを提供する。比較ビット線（ＣＢＬ）及び比較ビット線バー（ＣＢＬＢ）に結合された差動比較線３４２，３４４の対は、ＣＡＭセル３００内の比較ロジックにデュアルアクセスを提供する。
【００３２】
図３において、ＣＡＭセル３００は、差動データ線３２２，３２４，３３２，３３４，３４２及び３４４に一方的なアクセスを有するものとして示されるけれども、ほとんどの実施の形態において、差動データ線は、ＣＡＭセル３００を素通りする。これは、当業者に周知のように、寄生容量を最小化するためになされる。
【００３３】
ワード線（ＷＬ）入力３１０ａは、ＣＡＭセル３００内のＣＡＭメモリコアセルに制御入力を提供する。ＷＬ出力３１０ｂは、この同じ制御入力を、追加のＣＡＭセルに伝える。別の実施の形態において、ＷＬ出力３１０ｂは、提供されない。
【００３４】
マッチ線（ＭＬ）入力３１４ａは、ＣＡＭセル３００へ信号を提供する。その信号は、ＭＬ出力３１４ｂに伝えられることが中止されるか又は許される。好ましい実施の形態において、ＭＬ入力３１４ａとＭＬ出力３１４ｂとの接続が、２つの異なる状況で設けられる。その２つの異なる状況とは、（１）比較動作中に、記憶されたデータビットが比較ビットに適合する場合、または、（２）記憶されたマスクビットが、論理「１」である場合である。
【００３５】
ＣＡＭセル３００は、入力マッチ線と出力マッチ線を有するという観点で示されているが、当業者は、別の信号構成がＣＡＭセル３００で使用できることを理解するであろう。従って、別の実施の形態は、ＭＬ出力３１４ｂが入力であり、ＭＬ入力３１４ａが出力であるものを含む。一般的に、ＭＬ入力３１４ａとＭＬ出力３１４ｂは、単純にマッチ線３１４として、集合的に考えられる。
【００３６】
ＣＡＭセル３００は、好ましくは、データビットを記憶するように構成された第１のＣＡＭメモリコアセル３２０を含む。第１のＣＡＭメモリコアセル３２０は、正ビット線３２２に結合された第１のデータ線ＢＬと、負のビット線３２４に結合された第２のデータ線ＢＬＢを含む。また、第１のＣＡＭメモリコアセル３２０は、ＷＬ入力３１０ａに結合された第１の制御入力ＷＬと、第１のデータ出力Ｑと、第２のデータ出力ＱＢを含む。第１のＣＡＭメモリコアセル３２０は、任意の数の設計を用いて実行できるが、好ましくは、最小限のトランジスタを用いた、例えば、図１に示される比較的単純な設計を用いて実行できる。第１のＣＡＭメモリコアセル３２０内のメモリ素子は、ダイナミックメモリ素子又は揮発性メモリ素子等の任意の数の装置を用いて実行できるが、好ましくは、例えば、図１に示される最小限の数のトランジスタを用いたスタティックメモリを用いて実行できる。
【００３７】
また、ＣＡＭセル３００は、第１のＮチャネルトランジスタ３４６と第２のＮチャネルトランジスタ３４８とを備える比較ロジックを含む。第１のＮチャネルトランジスタ３４６は、正の比較ビット線３４２を、マッチ制御線３５０と結合し、第２のデータ出力ＱＢによってゲート制御される。第２のＮチャネルトランジスタ３４８は、負の比較ビット線３４４をマッチ制御線３５０と結合し、第１のデータ出力Ｑによってゲート制御される。従って、比較処理の間、もし第１のＣＡＭメモリコアセル３２０が、論理「１」を含むなら、第２のＮチャネルトランジスタ３４８は、負の比較ビット線３４４上の信号が、マッチ制御線３５０に移動することを可能にし、もし第１のＣＡＭメモリコアセル３２０が論理「０」を含むなら、第１のＮチャネルトランジスタ３４６は、正の比較ビット線３４２上の信号が、マッチ制御線３５０に移動することを可能にする。
【００３８】
比較処理中、マッチ制御線３５０は、記憶されたデータビットと比較ビットとの間に適合があるとき、論理「０」に切り替わり、記憶されたデータビットと比較ビットの間に適合がないとき、論理「１」のままである。マッチ制御線３５０は、ＭＬ入力３１４ａをＭＬ出力３１４ｂと結合する第１のＰチャネルトランジスタ３５２をゲート制御する。従って、記憶されたデータビットと比較ビットとの間に適合があるとき、第１のＰチャネルトランジスタ３５２は、ＭＬ入力３１４ａ上の入力信号が、ＭＬ出力３１４ｂに移動することを可能にする。
【００３９】
好ましくは、第１のＮチャネルトランジスタ３４６と第２のＮチャネルトランジスタ３４８の両方は、ゼロ閾値トランジスタである。
【００４０】
ＣＡＭセル３００は、マスキングビットを記憶するよう構成された第２のＣＡＭメモリコアセル３３０を含む。第２のメモリコアセル３３０は、正のマスク線３３２と結合された第３のデータ線ＢＬと、負のマスク線３３４に結合された第４のデータ線を含む。また、第２のＣＡＭメモリコアセル３３０は、ＷＬ入力３１０ａ、第３のデータ出力Ｑ及び第４のデータ出力ＱＢに結合された第２の制御入力ＷＬを含む。第２のＣＡＭメモリコアセル３３０は、任意の数の設計を用いて実行できるが、好ましくは、例えば、図１に示される最小限の数のトランジスタを用いた単純な設計を用いて実行できる。第２のＣＡＭメモリコアセル３３０内のメモリ素子は、ダイナミックメモリ素子又は揮発性メモリ素子等の任意の数の装置を用いて実行できるが、好ましくは、例えば、図１に示される最小限の数のトランジスタを用いたスタティックメモリを用いて実行できる。
【００４１】
第４のデータ出力ＱＢは、第２のＰチャネルトランジスタ３６２をゲート制御する。第２のＰチャネルトランジスタ３６２は、ＭＬ入力３１４ａをＭＬ出力３１４ｂと接続する。従って、第２のＣＡＭメモリコアセル３３０内に記憶されるマスクビットが、論理「１」であるとき、第２のＰチャネルトランジスタ３６２は、ＭＬ入力３１４ａ上の入力信号が、ＭＬ出力３１４ｂに移動することを可能にする。
【００４２】
ＣＡＭセル３００が、デュアルエンドロジックの観点で開示及び説明されるけれども、当業者は、シングルエンドロジックを用いても実行できることを理解するであろう。
【００４３】
図４は、実施の形態の１つによる連想メモリセルのレイアウト設計である。図４において、第１の構成要素ブロック４２０は、データビットを記憶し、かつ、データビットにアクセスする第１のＣＡＭメモリコアセルを含む。第２の構成要素ブロック４２４は、マスキングビットを記憶し、かつ、マスキングビットにアクセスする第２のＣＡＭメモリコアセルを含む。最後に、第３の構成要素ブロック４３０は、ＣＡＭセル、第１のＰチャネルトランジスタ及び第２のＰチャネルトランジスタの比較ロジックを含む。
【００４４】
図３に示される図の設計レイアウトを生成する過程において、寄生容量が導入される。実際に、回路は、寄生容量が最小になるようにレイアウトされる。当業者は、標準の設計ツールを用いてこれを行う工程を理解する。図４は、本発明の実施の形態の１つによる適切に最小化されたＣＡＭセルのレイアウトの一例を示すように提示される。
【００４５】
図５は、実施の形態の１つによる連想メモリ内の、メモリのワードの一部を構成する連想メモリセルのマッチ線鎖を示す。図５において、ＣＡＭセル５３０ｘは、図３におけるＣＡＭセル３００、又はその他の適当なＣＡＭセルとして具体化できる。ＣＡＭセル５３０ｘは、データ線ＤＢＬ，ＤＢＬＢ、マスク線ＭＢＬ，ＭＢＬＢ、及び比較線ＣＢＬ，ＣＢＬＢを含む。また、ＣＡＭセル５３０ｘは、ワード線ＷＬ及びマッチ線５５０ｘを含む。
【００４６】
ＣＡＭセル５３０ｘは、ＣＡＭ内のメモリのワードの一部を構成するＣＡＭセルを代表する。メモリのワードの一部は、半分に分割される。第１の半分は、５３０ｉから５３０ｎまでのＣＡＭセルとして示される。第２の半分は、５３５ｉから５３５ｎまでのＣＡＭセルとして示される。ワードの一部の各々の半分におけるＣＡＭセルの特定の数は、特別な用途に対する性能の必要性に応じて選択される。ある実施の形態において、第１の半分（５３０ｉから５３０ｎ）は、６つのＣＡＭセルから成り、また、第２の半分（５３５ｉから５３５ｎ）は、６つのＣＡＭセルから成る。
【００４７】
メモリのワードの一部の第１の半分は、直列に配列された、ソースマッチ線入力５５０ａを有する複数のＣＡＭセル５３０を含む。ソースマッチ線入力５５０ａは、低レベルにプリチャージされる（本明細書で使用される「プリチャージ」は、構成要素を充電すること及び構成要素を放電することの両方を示し、充電を引き起こすラインだけでなく、放電を引き起こすラインも示す。）。加えて、ソースマッチ線入力５５０ａは、比較処理の最初に高レベルに充電される。これは、第１の左側プリチャージ回路５４０ａを用いて達成される。第１の左側プリチャージ回路５４０ａは、好ましくは、ソースマッチ線入力５５０ａを接地と接続するＮチャネルトランジスタと、ソースマッチ線入力５５０ａをＶＤＤと接続するＰチャネルトランジスタとを備える。ＮチャネルトランジスタとＰチャネルトランジスタは、プリチャージＡ入力５０６によってゲート制御される。
【００４８】
プリチャージＡ入力５０６を高レベルにすると、プリチャージ処理が開始する。左側マッチ線は、実質的に、その第１の左側プリチャージ回路５４０ａを通して、および、第２の左側プリチャージ回路５４０ｃを通して放電される。第２の左側プリチャージ回路５４０ｃは、好ましくは、左側出力５６０を接地と接続するＮチャネルトランジスタを備え、プリチャージＡ入力５０６によってゲート制御される。
【００４９】
左側マッチ線は、片側から放電されることしか必要とされないが、好ましくは、プリチャージ処理の早さ及び効率を増すために両側放電設計が使用される。特に、第２の左側プリチャージ回路５４０ｃの使用は、特定の適合／不適合経歴によって生じうる電荷共用問題を回避する。例えば、もし２番目から最後の比較の結果が、全てのＣＡＭセル５３０における不適合となり、最後の比較の結果が、ＣＡＭセル５３０のうち１つにおける適合となるなら、プリチャージが開始するとき、ＣＡＭセル５３０は、電荷の記憶を始める。第２の左側プリチャージ回路５４０ｃを使用することは、この問題を回避する。
【００５０】
第１及び第２の左側プリチャージ回路５４０ａ，５４０ｃは、特定のトランジスタに関して説明されるけれども、当業者によって、特定のＣＡＭレイアウトに応じて、別のＰチャネル構造及びＮチャネル構造が使用できることが理解される。
【００５１】
また、比較動作において論理「１」に充電される左側マッチ線の部分は、一般的に、放電する必要があるマッチ線の部分だけである。マッチ線のこれらの部分は、従来の比較動作において適合又はマスクされるＣＡＭセル５３０によって定められる。これらのＣＡＭセルは、比較の終わりにはオンのままであるので、これらの部分の実質的な放電は、慎重なタイミングによってのみ達成できる。このタイミングは、ＣＡＭ速度の改善を可能にし、これは、以下でさらに詳細に説明される。
【００５２】
比較動作中、ソースマッチ線入力５５０ａは、高レベルになる。従って、もし、各々のＣＡＭセル５３０内で、適合又はマスクが発生するなら、左側出力５６０は、高レベル状態に切り替わる。別の実施の形態において、その構成は、左側出力５６０が、比較動作中に高レベルになるように反対にできる。各々のＣＡＭセル５３０において、その結果が適合又はマスクとなるとき、ソースマッチ線入力５５０ａは、高レベル状態に切り替わる。
【００５３】
メモリのワードの一部の第２の半分は、直列に配列された複数のＣＡＭセル５３５を備える。第２の半分に対するプリチャージ及び比較動作は、好ましくは、第１の半分に対するそれらと類似した方法で機能する。第１の右側プリチャージ回路５４０ｂは、第１の左側プリチャージ回路５４０ａと同じ方法で機能する。第２の右側プリチャージ回路５４０ｄは、第２の右側プリチャージ回路５４０ｃと同じ方法で機能する。右側ソースマッチ線入力５５０ｂは、ソースマッチ線入力５５０ａと同じ方法で機能する。第１の右側プリチャージ回路５４０ｂと第２の右側プリチャージ回路５４０ｄの両方は、プリチャージＢ入力５０８に応答する。別の実施の形態において、プリチャージＢ入力５０８と、プリチャージＡ入力５０６は、全く同一である。
【００５４】
比較動作中、もし、各々のセル５３５内で適合又はマスクが発生するなら、右側出力５６２は、高レベル状態に切り替わる。もし、比較動作中、左側出力５６０と右側出力５６２の両方が高レベルなら、ワードの一部は、コンパランドと適合する。この比較の結果は、変形されたＮＡＮＤゲート５７０に供給される（おそらく、いくつかのビットは、比較から適切にマスクされている）。変形ＮＡＮＳゲート５７０は、入力として左側出力５６０と右側出力５６２とを有し、その出力として、マッチ出力（ＭＯＵＴ）５２６を有する。
【００５５】
好ましい実施の形態において、変形ＮＡＮＤゲート５７０は、直列に結合された２つのＮチャネルトランジスタとＰチャネルトランジスタを備える。第１のＮチャネルトランジスタは、接地を、第２のＮチャネルトランジスタと接続し、左側出力５６０によってゲート制御される。第２のＮチャネルトランジスタは、第１のＮチャネルトランジスタを、ＭＯＵＴ５２６と接続し、右側出力５６２によってゲート制御される。Ｐチャネルトランジスタは、ＭＯＵＴ５２６をＶＤＤと接続し、プリチャージネガティブ（ＰＲＥ＿Ｎ）入力５０４によってゲート制御される。
【００５６】
別の実施の形態において、変形ＮＡＮＤゲート５７０は、ＮＡＮＤゲートである。別の実施の形態において、ＰＲＥ＿Ｎ入力５０４は存在しない。
【００５７】
プリチャージ動作中、ＰＲＥ＿Ｎ入力５０４、左側出力５６０及び右側出力５６２は、全て低レベルなる。従って、ＭＯＵＴ５２６は、高レベルにプリチャージされ、ワードの一部に対して全く適合を示さない。比較動作中、左側出力５６０と右側出力５６２が共に高レベルになるなら、ＭＯＵＴ５２６から接地までの接続が構成される。従って、ＭＯＵＴ５２６が放電され、その部分的ワードに対して適合が発生した（おそらく、いくつかのビットは、比較から適切にマスクされている）ことを示す。
【００５８】
上述の素子に加えて、図５に示されるＣＡＭのワードの一部も、適当な入力を含む。ワード線入力５０２は、ＣＡＭセル５３０ｉの入力として提供される。別の実施の形態は、ＣＡＭセル５３０ｉとＣＡＭセル５３５ｉに別個に提供されるワード線入力５０２等の他のワード線構造を含む。ＣＡＭセル５３０ｎとＣＡＭセル５３５ｎとの間の接続が除去される。マスク線５１２，５１４は、ＣＡＭセル５３０，５３５に対するＭＢＬ及びＭＢＬＢ接続を提供する。比較ビット線５１６，５１８は、ＣＡＭセル５３０，５３５に対するＣＢＬＢ及びＣＢＬ接続を提供する。データ線５２０，５２２は、ＣＡＭセル５３０，５３５に対するＤＢＬＢ及びＤＶＬ接続を提供する。全ての入力線５１２，５１４，５１６，５１８，５２０及び５２２は、ＣＡＭセル５３０，５３５の各々に適当な単一ビット入力を分割して提供するマルチラインバスである。
【００５９】
上述されたように、ＣＡＭセル５３０，５３５は、マッチ線鎖においてＰチャネルトランジスタを採用する。従来の設計において、このＰチャネルトランジスタの使用は、Ｐチャネルトランジスタが、一般的に、一旦オンすると、オフすることが難しいので、マッチ線鎖における問題を引き起こす。これらの問題は、ここで述べられるＣＡＭセル設計方法により効果に変わる。
【００６０】
再び図３を参照すると、第２のＰチャネルトランジスタ３６２は、それが、ＶＤＤまでふれるラッチによってゲート制御されるので、問題を引き起こさない。従って、第２のＣＡＭメモリコアセル３３０に記憶されるマスクビットが０に設定されるとき、ＱＢ出力は、ＶＤＤまで上昇し、第２のＰチャネルトランジスタ３６２が十分にオフされる。しかし、第１のＰチャネルトランジスタ３５２は、マッチ制御線３５０によってゲート制御される。プリチャージ動作の終わりに、マッチ制御線３５０は、第１のＮチャネルトランジスタ３４６又は第２のＮチャネルトランジスタ３４８のどちらかを介して、ＶＤＤに接続される。どちらの場合にも、マッチ制御線３５０はＶＤＤまで上がらず、ＶＤＤ−（Ｎ型トランジスタの閾値及びボディ効果電圧）までしか上がらない。従って、プリチャージ動作の終わりに、第１のＰチャネルトランジスタ３５２は、実質的にオフされるだけで、マッチ線全体に渡って漏れを許す。
【００６１】
さらに、プリチャージ動作中、マッチ線鎖における中間ノードは、十分に放電されない。図５を参照すると、中間ノード５６６は、プリチャージ動作中、Ｐチャネルトランジスタを介して放電される。従って、中間ノード５６６は接地されず、Ｐチャネルトランジスタの閾値＋ボディ効果に等しい電圧になる。これは、マッチ線鎖における全ての中間ノード５６４に当てはまる。ある実施の形態において、プリチャージ動作の終わりに（数回の比較動作が実行された後）、中間ノード５６４は、結局、約７００ｍＶになる。
【００６２】
中間ノード５６４に対するこの特定の電圧レベル値は、ＶＤＤが１．８Ｖ、ＶＳＳが０．０Ｖで動作するＣＡＭセルの設計処理に基づく。しかし、他の中間ノード電圧は、ＶＤＤ、ＶＳＳ及び他の要因の組み合せに応じて到達されうる。一般的に、中間ノード５６４の電圧レベルは、大まかに、ＶＤＤとＶＳＳとの間の電圧差の３０乃至６０％にＶＳＳを加えたものである。
【００６３】
本来、前述の方法で使用されるＰチャネルトランジスタは、左側出力５６０と右側出力５６２の電流の漏れを可能にし、それ故、上記の変形ＮＡＮＤゲート５７０における中間状態という危険を引き起こす。加えて、比較動作中、マッチ線鎖におけるＰチャネルトランジスタは、そのビットが、実際に適合されず、マスクされないとき、信号が実質的に通過することを可能にする。これは、ワードの一部の適合がないとき、ＭＯＵＴ５２６上に適合信号を生成する場合がある。これらの潜在的な問題は、慎重なタイミングを用いれば、効果に変わる。
【００６４】
図６は、実施の形態の１つによる連想メモリにおけるメモリのワードの一部を構成する連想メモリセルのマッチ線鎖上のプリチャージ及び比較動作のタイミングシーケンスを示す。図５及び図６を参照すると、ｐｒｅ＿ｎ信号６０４は、ＰＲＥ＿Ｎ入力５０４についての信号を示し、ｐｒｅ＿ｂ信号６０８は、プレチャージＢ入力５０８についての信号を示し、マッチ信号６２６は、ＭＯＵＴ５２６についての信号を示す。ｃｏｍｐａｒｅ＿ｂａｒ信号６１６は、比較ビット線バー５１６からＣＡＭセル５３５ｉｉへの単一ビット入力を示し、比較信号６１８は、比較ビット線５１８からＣＡＭセル５３５ｉｉへの単一ビット入力を示す。
【００６５】
０に等しいときには、ＣＡＭにおけるメモリのワードの一部は、比較動作の準備ができている。時点６５０では、ｐｒｅ＿ｎ信号６０４を高レベルにし、ｃｏｍｐａｒｅ＿ｂａｒ信号６１６を低レベルにすることにより、比較動作が始まる。ｐｒｅ＿ｎ信号６０４を高レベルにすると、変形ＮＡＮＤゲート５７０において、ＶＤＤとＭＯＵＴ５２６との間の結合が切断される。ｃｏｍｐａｒｅ＿ｂａｒ信号６１６を低レベルにすると、コンパランドが、ＣＡＭセル５３５ｉｉに対応する位置において「１」を有することを示す。
【００６６】
比較動作のために、ｐｒｅ＿ｎ信号６０４は、好ましくは、ｐｒｅ＿ｂ信号６０８が低レベルになると同時に、または、低レベルになる前に、高レベルまで上げられる。これは、ＣＡＭメモリのワードの一部における適合の可能性がある前に、変形ＮＡＮＤゲート５７０におけるＶＤＤへの結合がオフになり、故に、短絡を防止することを保証する。比較動作の最初にＣＡＭセル５３０，５３５において全てのビットがマスクされる可能性があるので、上述の典型的なビット単位でマスクする実施の形態において、ｐｒｅ＿ｎ信号６０４の最初のアサートが重要な場合がある。この典型的な実施の形態において、高レベルになるｐｒｅ＿ｎ信号６０４と低レベルになるｐｒｅ＿ｂ信号６０８との間に、約１ナノ秒の遅延がある。従って、ｐｒｅ＿ｎ信号６０４は、ｐｒｅ＿ｂ信号６０８に関して若干バイアスがかけられる。
【００６７】
ｐｒｅ＿ｂ信号６０８が低レベルなるとき、右側ソースマッチ線入力５５０ｂは、接地から切断され、ＶＤＤに接続される。右側ソースマッチ線入力５５０ｂは、比較的早くＶＤＤまで上昇する。これは、ＣＡＭセル５３５ｉ及び５３５ｉｉ等の部分的ワードの最初のＣＡＭセルの数が、比較動作の最初にオンであっても当てはまる。ＣＡＭセル５３０，５３５内部のＰチャネルトランジスタは、比較的小さく、従って、マッチ線は即座に充電される。
【００６８】
この例の比較動作において、ＣＡＭセル５３５ｉｉはマスクされず、その低レベルになるＣＢＬＢ入力を有する。それ故、コンパランドが、ＣＡＭセル５３５ｉｉに相当する位置において、「１」を有する。ＣＡＭセル５３５ｉｉは、「０」を含み、従って、その比較回路は、そのマッチ制御線を論理「１」のままにさせる（それは、ＶＤＤ−閾値−ボディ効果電圧）。この論理「１」は、ＣＡＭセル５３５ｉｉ内部の第１のＰチャネルトランジスタを、実質的にオフし続ける。しかし、この第１のＰチャネルトランジスタは、完全にオフされない。
【００６９】
右側ソースマッチ線入力５５０ｂが上昇するとき、比較入力と適合するデータビットを含むＣＡＭセル５３５ｉｉは、この上昇する信号が、（標準的な例に応じた）約７００ｍＶからＶＤＤまで中間ノード５６６を充電することを可能にする。中間ノード５６６におけるこの電圧上昇は、ミラー効果のために、ＣＡＭセル５３５ｉｉ内のマッチ制御線上に結合する。ミラー効果は、逆バイアスのダイオードとして動作するトランジスタの結合部における実効容量の存在によって生じる。この容量は、ある条件下でミラー電荷の収集を引き起こす。ＣＡＭセル５３５ｉｉ内のマッチ制御線が、それに接続される小さなＮチャネルトランジスタを２つしか持たないので、ミラー電荷は、オンされるＮチャネルトランジスタを介して戻らない。従って、ミラー効果は、マッチ制御線の電圧を（ＶＤＤとまではいかないが）ずっと高くし、従って、第１のＰチャネルトランジスタを事実上遮断し、そうでなければ何も生成されない場所に適合の信号を伝えていたであろう電流が流れるのを止める。中間ノード５６４からの電流のなかには、これでも、右側出力５６２まで漏れるものがあるが、この漏れは、右側出力５６２が、比較動作を完了するのに十分長い間低レベルのままであるほど十分に低い。
【００７０】
ミラー効果は、マッチ線における適当なＰチャネルトランジスタを遮断するために使用されるので、マッチ線における全てのＣＡＭセルが、同時にオンすることが重要である。この要件は、比較ビット線５１６，５１８が、比較動作の最初に、右側マッチ線鎖における全てのＣＡＭセル５３５に、本質的に同時にその単一ビット入力を配信するべきであることを意味する。しかし、この同時の配信は、マッチ線に沿って内在する抵抗及び容量によって生じるＲＣ遅延の影響を受けやすい。同様に、比較ビット線５１６，５１８は、単一ビット入力を、左側マッチ線鎖における全てのＣＡＭセル５３０に、本質的に同時に配信すべきである。この同時のタイミングに関して、ミラー効果は、マッチ線鎖における第１のＣＡＭセル内部のマッチ制御線の電圧の「ブートストラッピング」を生成して、不適合条件を識別し、それ故、マッチ信号の望まれない伝搬を回避する。
【００７１】
ＣＡＭセル５３５ｉｉにおける不適合は、ワードの一部がコンパランドに適合しないことを意味する。ＭＯＵＴ５２６上のマッチ信号６２６は、時間６５０と時間６５４との間で高レベルのままであり、ワードの一部に対する不適合を示す。
【００７２】
時間６５４において、ｐｒｅ＿ｂ信号６０８を高くすることによって、プリチャージ動作が始まる。この動作は、右側ソースマッチ線入力５５０ｎをＶＤＤから切断し、代わりに、それを接地に接続する。加えて、この動作は、右側出力５６２を接地に接続する。右側出力５６２は、右側ソースマッチ入力５５０ｂと同様に、０Ｖまで放電される。中間ノード５６６は、ＶＤＤから（標準的な例に従って）約７００ｍＶまで放電される。これは、ＣＡＭセル５３５ｉ内部の第１のＰチャネルトランジスタが時間６５４の後すぐにオフされ始めるという事実にかかわらず当てはまる。最後の比較動作においてオンであったＣＡＭセル５３５ｉｉ内部の第１のＰチャネルトランジスタは、比較的小さく、ＣＡＭセル５３５ｉ内部のマッチ制御線は、ＣＡＭセル５３５ｉｉ内部の第１のＰチャネルトランジスタを完全にオフするために十分に高くできない。従って、中間ノード５６６は、比較的早く、約７００ｍＶまで低下する。同様に、中間ノード５６４は、ちょうど終了した比較動作においてそれらのノードがＶＤＤまで充電されるとき、電圧が約７００ｍＶまで瞬時に低下する。
【００７３】
ある実施の形態において、比較ビット線５１６，５１８から全てのＣＡＭセル５３０、５３５への単一のビット入力は、時間６５４後の部分遅延後に始めて、高レベルになる。しかし、この遅延は、一般的に必要とされない。比較ビット線５１６，５１８は、非常に負荷が大きくなる。従って、それらは、完全にオンするのにある程度の時間がかかる。比較ビット線５１６，５１８のこの緩やかなタイミング特性は、プリチャージ動作に必要な時間を短縮することを助ける。
【００７４】
ｐｒｅ＿ｎ信号６０４は、好ましくは、時間６５４においてｐｒｅ＿ｂ信号６０８が高レベルにされた直後に、低レベルになる。ｐｒｅ＿ｎ信号６０４を低レベルにすると、ＭＯＵＴ２６がＶＤＤに再結合させられる。ある実施の形態において、ｐｒｅ＿ｎ信号６０４は、時間６５４の後の部分遅延後に始めて低レベルにされる。もし、先の比較動作中に適合が生じるなら、この遅延は、ＭＯＵＴ５２６が、少し長く有効な適合信号６２６を含むことを可能にする。これは、２つの主要な長所を提供する。第１に、それは、ＭＯＵＴ５２６を下流で検知する回路のために余分な時間を提供する。第２に、それは、変形ＮＡＮＤゲート５７０に短絡が生じないことを確実にする。
【００７５】
時間６５８において、ｐｒｅ＿ｎ信号６０４を高レベルにし、比較信号６１８を低レベルにすることにより、第２の比較動作が始まる。ｐｒｅ＿ｎ信号６０４を高レベルにすることは、変形ＮＡＮＤゲート５７０において、ＶＤＤとＭＯＵＴ５２６の間の接続を切る。比較信号６１８を低レベルにすることは、ＣＡＭセル５３５ｉｉに対応する位置において、コンパランドが「０」を有することを示す。
【００７６】
上述したように、比較動作のために、ｐｒｅ＿ｎ信号６０４は、好ましくは、ｐｒｅ＿ｂ信号６０８が低レベル状態に切り替わると同時に又はその前に高レベルにされる。このタイミングは、変形ＮＡＮＤゲート５７０において、ＣＡＭメモリのワードの一部における適合の可能性ですら存在する前に、ＶＤＤへの接続がオフされ、よって、短絡を防ぐことを確実にする。時間６５８の直後、ｐｒｅ＿ｂ信号６０８が低レベルになるとき、右側ソースマッチ線入力５５０ｂは、接地から切断され、ＶＤＤに接続される。上述のように、右側ソースマッチ線入力５５０ｂは、比較的早くＶＤＤまで上昇する。
【００７７】
この例の比較動作において、ＣＡＭセル５３５ｉｉはマスクされず、その低レベルになるＣＢＬ入力を有し、故に、コンパランドは、ＣＡＭセル５３５ｉｉに相当する位置に「０」を有することを示す。ＣＡＭセル５３５ｉｉは「０」を含み、従って、その比較回路が、そのマッチ制御線を、論理「０」に低下させる。この論理「０」は、ＣＡＭセル５３５ｉｉ内の第１のＰチャネルトランジスタをオンする。
【００７８】
右側ソースマッチ線入力５５０ｂが上昇するとき、比較入力と適合するデータビットを含むＣＡＭセル５３５ｉｉは、この上昇する信号が、約７００ｍＶからＶＤＤまで中間ノード５６６を充電することを可能にする。中間ノード５６６における電圧の上昇は、ミラー効果のために、ＣＡＭセル５３５ｉｉ内のマッチ制御線上に結合する。この結合は、マッチ制御線における電圧降下を遅くし、従って、ＣＡＭセル５３５ｉｉのオンを遅くする。従って、この場合に、ミラー効果は、ＣＡＭの性能を低下させる。
【００７９】
しかし、この性能の低下は、２つの理由のために問題にならない。第１に、Ｐチャネルトランジスタをオンすることは、一般的に容易であり、マッチ線鎖におけるＰチャネルトランジスタは、実質的にオフされるだけである（それらがほとんどオンしていることを意味する）。従って、低下した性能の効果は、最小である。第２に、中間ノード５６６と中間ノード５６４は、完全に接地されない。それらは、約７００ｍＶの電圧レベルで部分的に充電される。従って、これらの中間ノードは、ＶＤＤまで充電するのに長くかからない。
【００８０】
全てのＣＡＭセル５３５がオンするとき、右側出力５６２は、高レベルにされる。この例の動作において、全てのＣＡＭセル５３０，５３５がオンする。従って、左側出力５６０と右側出力５６２の両方が高レベルになる。この動作は、ＭＯＵＴ５２６に、変形ＮＡＮＤゲート５７０を介して放電させる。従って、マッチ信号６２６は、０に降下し、それ故、ワードの一部に対する適合を示す。
【００８１】
時点６６２において、ｐｒｅ＿ｂ信号６０８を高レベルにすることによって、第２のプリチャージ動作が始まる。この動作は、ＶＤＤから右側ソースマッチ線入力５５０ｂを切断して、それを接地に接続する。加えて、この動作は、右側出力５６２を、接地に接続する。右側出力５６２は、右側ソースマッチ線入力５５０ｂと同様に、０Ｖまで放電される。中間ノード５６６は、ＶＤＤから（標準的な例において）約７００ｍＶまで放電される。これは、ＣＡＭセル５３５ｉ内の第１のＰチャネルトランジスタが、時間６６２の直後にオフされるという事実にもかかわらず当てはまる。最後の比較動作においてオンであったＣＡＭセル５３５ｉ内の第１のＰチャネルトランジスタと、ＣＡＭセル５３５ｉ内のマッチ制御線は、ＣＡＭセル５３５ｉ内の第１のＰチャネルトランジスタを完全にオフするほど十分に高くすることができない。従って、中間オード５６６は、比較的早く、約７００ｍＶまで降下する。また、これは、中間ノード５６４の場合も同様である。
【００８２】
ある実施の形態において、比較ビット線５１６，５１８から、全てのＣＡＭセル５３０，５３５への単一ビット入力は、時間６６２の後の部分遅延後に始めて高レベルにされる。しかし、この遅延は、一般的に必要でない。比較ビット線５１６，５１８は、非常に負荷が大きい。従って、それらは、上述したように、完全にオンするまでにある程度時間がかかる。
【００８３】
ｐｒｅ＿ｎ信号６０４は、好ましくは、時間６６２において、ｐｒｅ＿ｂ信号６０８が高レベルにされる直後に低レベルにされる。ｐｒｅ＿ｎ信号６０４を低レベルにすることは、ＭＯＵＴ５２６をＶＤＤと再結合させる。ある実施の形態において、ｐｒｅ＿ｎ信号６０４は、時間６６２後の部分遅延後に始めて、低レベルにされる。この遅延は、ＭＯＵＴ５２６が、少し長く有効なマッチ信号６２６を含むことを可能にする。一旦、ｐｒｅ＿ｎ信号６０４が低レベルにされると、マッチ信号６２６は、ＶＤＤに再充電される。
【００８４】
図６は、典型的な実施の形態による２回の比較動作及び２回のプリチャージ動作のタイミングを示すけれども、本発明は、示される特定のタイミングに限られない。より速くＣＡＭを設計するためのＰチャネルトランジスタとミラー効果を用いた一般的な設計方法は、多くのＣＡＭセル及びＣＡＭ設計に適用できる。改良された速さ及び電力の性能を得るための、これらのＣＡＭセル及びＣＡＭ設計に対するプリチャージ及び比較の適切なタイミングは、本明細書で開示された、当業界で既知の標準的な回路モデリング技術を用いて、特定のＣＡＭ構造に対して容易に決定できる。
【００８５】
加えて、図６は、ＶＤＤを１．８Ｖ、ＶＳＳを０．０Ｖとして動作する実施の形態のタイミングを示しているけれども、本発明は、特定のＶＤＤ及びＶＳＳの組み合せに限られない。ＶＤＤとＶＳＳとの間の電圧差は、使用される方法によって決定される。現在の好ましい方法技術の結果は、ＶＤＤを１．８Ｖ、ＶＳＳを０．０Ｖとして設計されるＣＡＭコアである。しかし、例えば、１．９Ｖ及び１．５Ｖにおいても、同じＣＡＭコアを動作させることができる。
【００８６】
図７は、本明細書で説明される実施の形態の１つによる連想メモリ内のメモリのワードを示す。図７において、メモリのワードは、一組のワードの一部構成要素ブロック、ＣＡＭメモリコアセル及び階層出力ロジックを備える。一組の部分的ワード構成要素ブロックは、７４０ｎを介した左側ブロック７４０ｉと、７４５ｎを介した右側ブロック７４５ｉを備える。好ましい実施の形態において、７４０ｎを介した左側ブロック７４０ｉの数は３つであり、７４５ｎを介した右側ブロック７４５ｉの数も３つである。一組の構成要素ブロックからの各々の構成要素ブロックは、図５に示されるように、メモリのワードの一部を構成するＣＡＭセルのマッチ線鎖である。
【００８７】
メモリのワードに対する入力は、各々の構成要素ブロックに対する適当な入力を含む。ワード線入力７０２は、構成要素ブロック７４０ｉに対するＷＬ入力として提供される。その後、各々の構成要素ブロックのＷＬ出力は、次の構成要素ブロックに対するＷＬ入力として提供される。別の実施の形態は、他のワード線構成を含む。マスク線７１２，７１４は、構成要素ブロック７４０，７４５に対するマスク線接続を提供する。比較線７１６，７１８は、構成要素ブロック７４０，７４５に対する比較線接続を提供する。データ線７２０，７２２は、構成要素ブロック７４０，７４５に対するデータ線接続を提供する。
【００８８】
随意的に、追加のイネーブルＣＡＭメモリコアセル７７０が、差動イネーブル線７３０，７３２である２つの追加の入力に結合される。差動イネーブル線７３０，７３２は、イネーブルビットを記憶するイネーブルＣＡＭメモリコアセル７７０への読み書きアクセスを可能にする。また、イネーブルＣＡＭメモリコアセル７７０は、構成要素ブロック７４５ｉのＷＬ出力と結合されるＷＬ制御入力を含む。別の実施の形態において、イネーブルＣＡＭメモリコアセル７７０に対するＷＬ制御入力は、別個の制御入力に結合され、従って、イネーブルＣＡＭメモリコアセル７７０が、メモリのワードとは別個に制御されることを可能にする。イネーブルＣＡＭメモリコアセル７７０内に記憶されるイネーブルビットは、比較動作中に１から０に変化し、メモリのワードに対して適合を示すように、マッチ線出力（ＭＯＵＴ）７２６に対して１つに設定されなければならない。従って、イネーブルビットは、ＣＡＭが、１以上の比較動作に対してメモリのワード全体を無視することを可能にする。
【００８９】
また、ＣＡＭメモリのワードは、階層ロジックを備える。右側と左側の両側に３つの構成要素ブロックを有する実施の形態において、そのような階層ロジックは、３つの第１のレベルＮＯＲゲートを含む。第１のＮＯＲゲート７５０は、２つの入力を有する。２つの入力のうち第１の入力は、構成要素ブロック７４０ｉからＭＯＵＴ５２６に結合され、第２の入力は、構成要素ブロック７４０ｉｉからＭＯＵＴ５２６に結合される。第１のＮＯＲゲート７５０は、その入力の両方が０になるとき、論理「１」を出力し、従って、両方の構成要素ブロック７４０ｉ，７４０ｉｉにおいて適合が発生した（おそらく、いくつかのビットは、比較から適切にマスクされている）ことを示す。
【００９０】
第２のＮＯＲゲート７５２は、２つの入力を有する。２つの入力のうち第１の入力は、構成要素ブロック７４０ｎからＭＯＵＴ５２６に結合され、２つの入力のうち第２の入力は、構成要素ブロック７４５ｎからＭＯＵＴ５２６に結合される。第２のＮＯＲゲート７５２は、その入力の両方が０になるとき、論理「１」を出力し、従って、両方の構成要素ブロック７４０ｎ，７４５ｎに適合が発生した（おそらく、いくつかのビットは、比較から適切にマスクされている）ことを示す。
【００９１】
第３のＮＯＲゲート７５４は、２つの入力を有する。２つの入力のうち第１の入力は、構成要素ブロック７４５ｉｉからＭＯＵＴ５２６に結合され、２つの入力のうち第２の入力は、構成要素ブロック７４５ｉからＭＯＵＴ５２６に結合される。第３のＮＯＲゲート７５４は、その入力の両方が０になるとき、論理「１」を出力し、従って、両方の構成要素ブロック７４０ｉ，７４５ｉに適合が発生した（おそらく、いくつかのビットは、比較から適切にマスクされている）ことを示す。
【００９２】
第１のレベルＮＯＲゲートに続いて、階層ロジックは、さらに、２つのＮＡＮＤゲートと１つのインバータ７５８を備える。第１のＮＡＮＤゲート７５６は、３つの入力を有し、その第１の入力は、第１のＮＯＲゲート７５０からの出力と結合され、その第２の入力は、第２のＮＯＲゲート７５２からの出力と結合され、その第３の入力は、第３のＮＯＲゲート７５４からの出力と結合される。従って、メモリのワード内の全てのデータビットがコンパランドと適合するとき（又は適切にマスクから外れるとき）、第１のＮＡＮＤゲート７５６の出力は、論理「０」になる。第１のＮＡＮＤゲート７５６の出力は、メモリのワードがコンパランドと適合したとき、インバータ７５８の出力が論理「１」になるように、インバータ７５８に結合される。従って、最後の階層的制御線は、完全な適合があるとき、切り替えられるだけであり、そのため電力を節約する。
【００９３】
より多くの構成要素ブロックが使用される別の実施の形態において、階層論理は、追加のＮＡＮＤ及びＮＯＲゲートを含む。これらのＮＡＮＤ及びＮＯＲゲートは、積層パターン内に配置され、多すぎる入力をもつＮＯＲゲートを有することを回避する。それは、当業界で周知である。
【００９４】
好ましくは、階層ロジックは、大抵ＣＡＭセルによって定められるワード線のピッチ内に適合する。従って、好ましい実施の形態において、階層ロジック（複数のＮＡＮＤ、複数のＮＯＲ及び１以上のインバータ）の高さは、典型的に３μｍの高さであるＣＡＭメモリコアセルと同じか、又は低い。現代の方法は、典型的に、５又は６レベルの金属を採用し、従って、この階層的ラインの経路指定の実行は、当業者にとって容易である。
【００９５】
加えて、構成要素ブロックの数は、好ましくは、偶数である。偶数は、階層ロジックが、中央に向かって駆動することを可能にし、それ故、余分なバッファの必要性を回避する。さらに、階層ロジックを介した全てのルーティングが比較的短いために、追加のトランジスタの必要性も排除できる。この階層構造は、非常に負荷が大きいマッチ線上のトランジスタの数を減じることによって、電力を節約する。
【００９６】
第２のＮＡＮＤゲート７６０は、２つの入力を有する。その２つの入力のうち第１の入力は、インバータ７５８からの出力と結合され、第２の入力は、イネーブルＣＡＭメモリコアセル７７０のＱノードと結合される。従って、ＣＡＭメモリのワード全体のＭＯＵＴ７２６は、そのワード全体が、（マスキングビットを考慮に入れて）コンパランドに適合し、かつ、イネーブルビットが１に設定されるとき、論理「０」に切り替わる。加えて、ＭＯＵＴ７２６は、メモリのワードがコンパランドに適合しないとき、又はイネーブルビットが０に設定されるとき、論理「１」のままである。
【００９７】
図７に示されるメモリのワードは、非常に深く作成され、十分なビット単位及びワード単位のマスキングが可能なＣＡＭにおけるメモリのワードである。非常に深いＣＡＭは、しばしば、非常に芳しくない最悪な電力消費特性を有する（ＣＡＭにとっての最悪ケースは、あらゆる場合での適合である）。この最悪な電力消費は、ＣＡＭ内のメモリの各々のワードに対する入力の電圧の振れを減じることによって低減できる。この入力電圧の振れにおける低減は、ＣＡＭワード入力に対する駆動回路を変形することによって容易に達成できる。当業者は、Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ（ＳＰＩＣＥ）等の標準的な設計ツールを用いて、これらの変形をどのように実行するか理解する。
【００９８】
本発明の種々の実施の形態が述べられたが、それらが、ほんの一例として提示され、それらに限られないことが理解されるべきである。従って、本発明の広がりと範囲は、上述の典型的な実施の形態に限られず、特許請求の範囲及びそれと同等なものによってのみ定められるべきである。
【図面の簡単な説明】
【図１】従来のデュアルエンドロジックを用いた連想メモリ（ＣＡＭ）の簡単な例を示すブロック図であり、拡大図は、さらに、ＣＡＭセル及びＣＡＭメモリコアセルの細部を示す。
【図２】好ましい実施の形態による相補型金属酸化物半導体（ＣＭＯＳ）ウェハ上の連想メモリセルの種々の構成要素の配置を示す上面図。
【図３】実施の形態の１つによる連想メモリセルを示す図。
【図４】実施の形態の１つによる連想メモリセルのレイアウト設計を示す図。
【図５】実施の形態の１つによる連想メモリ内のメモリのワードの一部を構成する連想メモリセルのマッチ線鎖を示す図。
【図６】実施の形態の１つによる連想メモリ内のメモリのワードの一部を構成する連想メモリセルのマッチ線鎖におけるプリチャージ及び比較動作のタイミングシーケンスを示す図。
【図７】実施の形態の１つによる連想メモリ内のメモリのワードを示す図。
【符号の説明】
３００  ＣＡＭセル
３１０  ワード線
３１４  マッチ線
３２０，３３０  ＣＡＭメモリコアセル
３２２，３２４  差動データ線
３３２，３３４  差動マスク線
３４２，３４４  差動比較線
３４６，３４８  Ｎチャネルトランジスタ
３５０  マッチ制御線
３５２，３６２  Ｐチャネルトランジスタ
【図１】
2004515869.tif 000003
【図５】
2004515869.tif 000004
【図６】
2004515869.tif 000005
【図７】
2004515869.tif 000006
【国際公開パンフレット】
2004515869.tif 000007
2004515869.tif 000008
2004515869.tif 000009
2004515869.tif 000010
2004515869.tif 000011
2004515869.tif 000012
2004515869.tif 000013
2004515869.tif 000014
2004515869.tif 000015
2004515869.tif 000016
2004515869.tif 000017
2004515869.tif 000018
2004515869.tif 000019
2004515869.tif 000020
2004515869.tif 000021
2004515869.tif 000022
2004515869.tif 000023
2004515869.tif 000024
2004515869.tif 000025
2004515869.tif 000026
2004515869.tif 000027
2004515869.tif 000028
2004515869.tif 000029
2004515869.tif 000030
2004515869.tif 000031
2004515869.tif 000032
2004515869.tif 000033
2004515869.tif 000034
2004515869.tif 000035
2004515869.tif 000036
2004515869.tif 000037
2004515869.tif 000038
2004515869.tif 000039
2004515869.tif 000040
2004515869.tif 000041
2004515869.tif 000042
2004515869.tif 000043
2004515869.tif 000044
2004515869.tif 000045
2004515869.tif 000046
2004515869.tif 000047
【国際調査報告】
2004515869.tif 000048
2004515869.tif 000049