(57)【要約】本発明は、電流をスイッチングする回路に対する回路構造に関し、ここでこれは少なくともスイッチ素子（Ｔ１…Ｔｎ，Ｔ１′…Ｔｎ′）と、このスイッチ素子（Ｔ１…Ｔｎ，Ｔ１′…Ｔｎ′）、電流源の極（Ｖ＋，ＧＮＤ）およびエネルギー蓄積器（Ｃ）を互いに接続する１つずつの主導体（Ｄ，Ｓ，Ａ）とを有する。オーム抵抗と誘導性の抵抗とを低減するため、上記の主導体（Ｄ，Ｓ，Ａ）のうちの少なくとも１つに、これらの主導体よりも電流容量の小さい副導体（Ｄ１，Ｓ１，Ａ１）が並列接続される。
2004526395.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのスイッチ素子（Ｔ１…Ｔｎ，Ｔ１′…Ｔｎ′）と、
該スイッチ素子（Ｔ１…Ｔｎ，Ｔ１′…Ｔｎ′）、電流源の極（Ｖ＋，ＧＮＤ）、エネルギー蓄積器（Ｃ）および負荷（Ｌ）を互いに接続する１つずつの主導体（Ｄ，Ｓ，Ａ）とを有する、電流をスイッチングする回路に対する回路構造において、
少なくとも前記スイッチ素子（Ｔ１…Ｔｎ，Ｔ１′…Ｔｎ′）間、または前記電流源の極（Ｖ＋，ＧＮＤ）と、スイッチ素子（Ｔ１…Ｔｎ，Ｔ１′…Ｔｎ′）または前記エネルギー蓄積器（Ｃ）との間に配置される電流容量の大きい各主導体（Ｄ，Ｓ，Ａ）に、当該主導体（Ｄ，Ｓ，Ａ）よりも電流容量の小さい１つずつの別の副導体（Ｄ１，Ｓ１，Ａ１）が並列接続されていることを特徴とする、
電流をスイッチングする回路に対する回路構造。
【請求項２】
例えば直流から交流を得る変換器に対する回路構造であって、
該回路構造は、直流電源の極（Ｖ＋，ＧＮＤ）に配置されるハーフブリッジ回路を有し、
前記ハーフブリッジ回路は、１つずつのハイ側スイッチ（Ｔ１…Ｔｎ）と１つずつのロー側スイッチ（Ｔ１′…Ｔｎ′）とからなる少なくとも１つの直列回路または互いに並列な所定の数の直列回路から構成され、
前記ハイ側スイッチおよびロー側スイッチの互いに接続される接続点（ｓ１−ｄ１′…ｓｎ−ｄｎ′）は、交流を導く出力側（Ａ）を形成し、
すべてのハイ側スイッチ（Ｔ１…Ｔｎ）のドレイン端子（ｄ１…ｄｎ）は、第１主導体（Ｄ）よりも電流容量の小さな第１副導体（Ｄ１）が並列接続された該第１主導体（Ｄ）を介して互いに接続されており、かつ少なくとも１つの中間回路コンデンサ（Ｃ）の一方の端子に接続されており、
すべてのロー側スイッチ（Ｔ１′〜Ｔｎ′）のソース端子（ｓ１′〜ｓｎ′）は、第２主導体（Ｓ）よりも電流容量の小さな第２副導体（Ｓ１）が並列接続された該第２主導体（Ｓ）を介して互いに接続されており、少なくとも１つの中間回路コンデンサ（Ｃ）の他方の端子に接続されており、かつ負荷（Ｌ）の一方の端子に接続されており、
前記の互いに接続されたすべてのハイ側スイッチ（Ｔ１〜Ｔｎ）のソース端子（ｓ１〜ｓｎ）およびすべてのロー側スイッチ（Ｔ１′〜Ｔｎ′）のドレイン端子（ｄ１′〜ｄｎ′）は、第３主導体（Ａ）よりも電流容量の小さい第３副導体（Ａ１）が接続された該第３主導体（Ａ）を介して互いに接続されており、かつ負荷（Ｌ）の他方の端子に接続されており、
すべてのハイ側スイッチ（Ｔ１〜Ｔｎ）のゲート端子（ｇ１〜ｇｎ）は、第１制御導体（Ｇ１）を介して互いに接続されており、
すべてのロー側スイッチ（Ｔ１′〜Ｔｎ′）のゲート端子（ｇ１′〜ｇｎ′）は第２制御導体（Ｇ２）を介して互いに接続されている、
請求項１に記載の回路構造。
【請求項３】
前記の主導体（Ｄ，Ｓ，Ａ）、副導体（Ｄ１，Ｓ１，Ａ１）および制御導体（Ｇ１，Ｇ２）は、互いに電気的に絶縁された層に重なって配置されており、
第１の厚い層に１つの主導体（Ｄ，Ｓ，Ａ）が配置されており、
第２の薄い層に、前記主導体に対応付けられた副導体（Ｄ１，Ｓ１，Ａ１）と、前記制御導体（Ｇ１，Ｇ２）とが配置されており、
第４の厚い層に別の２つの主導体（Ｄ，Ｓ，Ａ）が配置されており、
第３の薄い層に、前記第４の層にある主導体に対応付けられた副導体（Ｓ１，Ａ１）が配置されている、
請求項２に記載の回路構造。
【請求項４】
前記のハイ側スイッチ（Ｔ１…Ｔｎ）およびロー側スイッチ（Ｔ１′…Ｔｎ′）はそれぞれ列をなし、
当該２つの列は互いに向き合わされて、前記スイッチの互いに接続される２つの列の端子（ｓ１−ｄ１′…ｓｎ−ｄｎ′）が互いにかみ合うように配置されており、
前記スイッチ（Ｔ１…Ｔｎ，Ｔ１′…Ｔｎ′）の端子は曲げられて、外側の端子（ｓ１…ｓｎ，ｇ１…ｇｎ，ｓ１′…ｓｎ′，ｇ１′…ｇｎ′）が半導体ケーシングから小さな間隔でそれぞれ折れ曲がり、また中央の端子（ｄ１…ｄｎ，ｄ１′…ｄｎ′）が半導体ケーシングからより大きな間隔で折れ曲がるようにした、
請求項２に記載の回路構造。
【請求項５】
前記のハイ側スイッチ（Ｔ１…Ｔｎ）およびロー側スイッチ（Ｔ１′…Ｔｎ′）それぞれ列をなし、
当該２つの列は互いに向き合わされて、前記スイッチの互いに接続される端子（ｓ１−ｄ１′…ｓｎ−ｄｎ′）が互いに向き合うようにされており、
前記のスイッチの端子は、半導体ケーシングからすべて同じ小さな間隔で折り曲げられている、
請求項２に記載の回路構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流をスイッチングする回路に対する回路構造に関し、殊にＤＣ／ＤＣ変換器としての変換器または交流または三相交流に対するインバータに関する。
【０００２】
コストがかからず、大量生産可能であり、極めて狭いスペースで大電流をスイッチングするための回路構造（例えば変換器の場合）は殊に問題が多い。このためには、電流容量の大きい電流線路と、例えば水冷式冷却器を用いたパワー半導体の冷却部とを有するディスクリートのパワー半導体（スイッチトランジスタ）の装置が必要である。
【０００３】
パワー半導体を高速にスイッチングする際には、素子の低抵抗および低インダクタンスの接続が重要である。しかしながらこれは、中間回路コンデンサ（Zwischenkreiskondensator）およびパワー半導体の簡単な装置においてのみ可能である。付加的な素子、例えばゲート抵抗が必要な場合、パワー半導体と変換器との低インダクタンスの接続は必ずしも保証されなくなってしまう。それは抵抗によって電流を通す銅面が「切られて」しまい、ひいてはその抵抗およびインダクタンスが増大してしまうからである。
【０００４】
漂遊インダクタンスが大きくなると、パワー半導体において発生する過電圧が増大する。同時に漂遊インダクタンスに蓄えられるエネルギーは熱に変わる。この熱は、スイッチングすべき電流が大きくなればなるほど多くなる。それはこのエネルギーは電流の２乗で増大するからである。したがって大電流の際には漂遊インダクタンスは最小化しなければならない。それはそうでなければパワー半導体が破壊されてしまう可能性があるからである。しかしながらこのことは、レベルは異なるが、わずかな電流が流れる回路にも当てはまるのである。
【０００５】
本発明の課題は、電流をスイッチングする回路構造を提供して、これを極めて狭いスペースに低いコストで大量生産可能であるようにし、また低インダクタンスであると同時に低抵抗な、パワー半導体と中間回路との接続を可能にし、かつ１つまたは複数の中間回路コンデンサとの低抵抗の接続を可能にすることである。
【０００６】
上記の課題は、請求項１の特徴部分に記載された特徴的構成を有する回路構造によって解決される。本発明の有利な実施形態は従属請求項に記載されている。
【０００７】
電流容量（負荷電流の電流強度に対して設計される）が大きく、低抵抗ではあるが高いインダンクタンスを有する主導体と称される「厚い」複数の導体を使用する際、本発明では、これらの主導体のうちの少なくとも１つに、副導体と称される「より薄い」別の導体が並列接続される。ここでこの副導体は、主導体よりも電流容量が小さく、低インダクタンスであるが、高抵抗である。
【０００８】
２つの目標、すなわち「低抵抗」と「低インダクタンス」とは別個に達成される。ここではスイッチングの瞬間、最初に高抵抗であるが低インダクタンスの接続が行われ、つぎに遅延を伴って低抵抗、高インダクタンスの接続が行われる。
【０００９】
この手段によって、この導体の装置（並列接続された主導体および副導体）のインダクタンスおよびオーム抵抗が低減され、パワー半導体の過渡的なターンオフ過程の短縮が達成され、またこのターンオフ過程中にパワー半導体で変換されるエネルギーも低減され（損失電力が低減され）、スイッチサイクルにわたってより熱が良好に分散される。
【００１０】
以下で本発明の２つの実施例を概略図面に基づいて詳しく説明する。ここで
図１は、スイッチ素子を用いて負荷を制御する公知の回路を示しており、
図２は、そのための公知の回路構造を示しており、
図３は、変換器の公知の回路を示しており、
図４ａは、図３の変換器に対する回路構造の第１実施例を示しており、
図４ｂは、対応するプリント基板の断面を示しており、
図５ａは、図３の変換器に対する回路構造の第２実施例を示しており、
図５ｂは、対応するプリント基板の断面を示している。
【００１１】
以下で導体という場合、これは導線、プリント基板、リードフレーム、バスバーまたは類似のものとすることができる。以下の実施例において導体とは、簡単のため、例えば、それ自体公知のプリント基板（すなわち電気的に絶縁性を有するベース材料にデポジットされた導体層）として実施されているとする。
【００１２】
図１は、負荷Ｌを駆動する公知の回路を示しており、ここでこの負荷は、通例バイポーラトランジスタまたはＭＯＳＦＥＴとして構成されるパワー半導体のスイッチ素子Ｔと共に、エネルギー源の極Ｖ+およびＧＮＤに直列に配置されている。このスイッチ素子が、高速にスイッチングされる場合、中間回路コンデンサＣが、スイッチ素子Ｔと負荷Ｌとからなる直列回路に並列に必要である。
【００１３】
素子Ｔ，ＬおよびＣを互いに接続しまたこれらをエネルギー源に接続する導体は、参照符号Ｄ，Ａ，ＳおよびＧで示されている。導体Ｇを介してゲート端子ｇは、その制御信号を受け取ってスイッチ素子Ｔをスイッチオンおよびスイッチオフする。
【００１４】
図２には、図１に記載された回路の公知の回路構造が、断面で示した多層プリント基板上で示されている。このプリント基板は、厚い２つの外側層、すなわち上の外側層Ｄと下の外側層とからなり、ここでこの下の外側層には、電気的に互いに絶縁された２つの主導体ＳおよびＡが配置されている。これらの間には薄い内側層Ｇがあり、これは非導電性の絶縁プレートＩ１とＩ２により、上記の外側層から電気的に分離されている。
【００１５】
関連する導電性の領域は斜線で特徴付けられており、また太く縁取りされている。これらの領域は、場合によっては貫通して端子配線を案内するために、斜線が付されていないホールによって中断される。比較的大きな非導電性の領域も同様に斜線が付されていない。この多層プリント基板は、縮尺されて図示されてはいない。層厚は、例えば、Ｄ，Ｓ，Ａ ＝ ４００μｍ，Ｇ ＝ ３５μｍおよびＩ１，Ｉ２ ＝ １ｍｍである。薄い内側層Ｇはここではもっぱらスイッチ素子Ｔのゲート端子Ｇに制御信号を供給するために使用される。
【００１６】
図３には、例えば自動車の統合型スタータ／ジェネレータ（ＩＳＧ）における公知の変換器の部分回路図が示されており、すなわち直流から三相交流を形成するインバータの１つの相が示されている。この回路は例えばＤＣ／ＤＣ変換器として動作可能である。
【００１７】
この回路は、パワースイッチからなるハーフブリッジから構成されており、すなわちハイ側のスイッチＴ１とロー側のスイッチＴ１′との直列回路からなり、これは極Ｖ+およびＧＮＤとを有するエネルギー源に配置されている。このハーフブリッジには、高い電流強度をスイッチングするため、同様の別の直列回路Ｔ２−Ｔ２′…Ｔｎ−Ｔｎ′が並列接続されている。
【００１８】
すべてのハイ側スイッチＴ１〜Ｔｎのドレイン端子ｄ１〜ｄｎは、第１主導体Ｄを介して互いに接続されており、またエネルギー源の正極Ｖ+に接続されている；
すべてのロー側スイッチＴ１′〜Ｔｎ′のソース端子ｓ１′〜ｓｎ′は、第２主導体Ｓを介して互いに接続されており、またエネルギー源の負極ＧＮＤに接続されている；
すべてのハイ側スイッチＴ１〜Ｔｎの互いに接続されるソース端子ｓ１〜ｓｎと、すべてのロー側スイッチＴ１′〜Ｔｎ′のドレイン端子ｄ１′〜ｄｎ′とは、第３主導体Ａを介して互いに接続されている；
すべてのハイ側スイッチＴ１〜Ｔｎのゲート端子ｇ１〜ｇｎは、制御導体と称される別の第１導体Ｇ１を介して互いに接続されている；
すべてのロー側スイッチＴ１′〜Ｔｎ′のゲート端子ｇ１′〜ｇｎ′は、第２導体Ｇ２を介して互いに接続されている；
主導体ＤとＳとの間には少なくとも１つの中間回路コンデンサＣが配置されており、また負荷は主導体ＡとＳとの間に配置されている。
【００１９】
ハイ側スイッチＴ１〜Ｔｎとロー側スイッチＴ１′〜Ｔｎ′とが交互に制御されて導通すると、第１主導体Ｄと第２主導体Ｓとの間に加わっている直流から交流電圧が得られ、ここでこれは第２主導体Ａと第３主導体Ｓとの間で取り出すことが可能である。
【００２０】
このような相の回路を３つ使用して相応に駆動制御すると、それらの３つの出力側において三相電流／電圧を取り出すことができる。
【００２１】
図３の回路は、第１実施例により、多層プリント基板に構成される。これは図４ｂにおいて断面図で、また図４ａにおいてそれに配置される素子と共に平面図で概略的に示されている。
【００２２】
図４ｂの多層プリント基板は、互いに絶縁された４つの導電性の層、例えば銅製の層からなり、ここで第１主導体Ｄのベースである第１（最上部）の層と、第２主導体Ｓおよび第３主導体Ａがある第４（最下部）の層とにそれぞれ負荷電流が流れるため、これらは十分な層厚、例えば４００μｍを有する。第２および第３の層は、例えば３５μｍの層厚を有する。このことについては後でさらに触れる。
【００２３】
図４ａには平面図で、第１および第４層に配置される３つの主導体Ａ，ＤおよびＳが、それらに配置される素子（すなわちハイ側スイッチＴ１〜Ｔｎおよびロー側スイッチＴ１′〜Ｔｎ′，中間回路コンデンサＣおよび負荷Ｌ）と共に示されている。ここで第２および第３層またその間の絶縁層は示されていない。
【００２４】
ハイ側スイッチＴ１〜Ｔｎおよびロー側スイッチＴ１′〜Ｔｎ′はそれぞれ列をなし、ここでこれらの２つの列は互いに向き合わせられて、パワースイッチの２つの列の端子が互いにかみ合うように配置されており、またそれらの互いに接続される端子ｓ１−ｄ１′…ｓｎ−ｄｎ′が並び合うようにされている。
【００２５】
さらにハイ側スイッチおよびロー側スイッチの端子は曲げられて、外側の端子（ソース端子ｓおよびゲート端子ｇ）が半導体ケーシングから小さな間隔でそれぞれ折れ曲がり、また中央の端子（ドレイン端子ｄ）が半導体ケーシングからより大きな間隔で折れ曲がり、これによってこのケーシングが多層プリント基板に載置されて配置できるようにする。
【００２６】
第２層（３５μｍ）には、第１層（４００μｍ）の第１主導体Ｄと同じ寸法でかつ精確にその下に第１副導体Ｄ１が配置されており、第１主導体Ｄに接続される素子の端子を第１副導体Ｄ１に貫通接続することによって、２つの導体ＤとＤ１とが互いに並列接続される。
【００２７】
同様に第３層（３５μｍ）では、第４層（４００μｍ）に配置される２つの主導体ＳおよびＡの上方かつ精確にこれらの上に第２副導体Ｓ１および第３副導体Ａ１が配置されており、第２主導体Ｓないしは第３主導体Ａに接続される素子の端子を貫通接続することによって導体ＳとＳ１とが、またＡとＡ１とが互いに並列接続される。
【００２８】
１つずつの「厚い」主導体と「薄い」副導体とのこれらの並列接続Ｄ−Ｄ１，Ｓ−Ｓ１およびＡ−Ａ１は、図３では導体を表す太い線と細い線との平行線によって示されており、これは図４ｂからもわかる。
【００２９】
この第１実施例では、並列の導体Ｄ−Ｄ１は並列の導体Ｓ−Ｓ１の上方に配置されている。
【００３０】
この手段により、この実施例においてプリント基板として構成された導体装置Ｄ−Ｄ１，Ｓ−Ｓ１およびＡ−Ａ１のインダクタンスおよびオーム抵抗は、１つまたは複数の中間回路コンデンサＣとの間でも、また負荷Ｌとの間で低減されており、これはすでに上で述べた通りである。
【００３１】
ハイ側スイッチおよびロー側スイッチのゲート端子と、図示しない制御回路とを接続し、また図４ａには図示されていない第１制御導体Ｇ１および第２制御導体Ｇ２は、第２の薄い層の、第１副導体Ｄ１によって占められていない部分に配置されている。これらの制御信号に対しては薄い導体だけが必要であり、これらは（大電流を導く主導体Ｄ，ＳおよびＡとは異なり）パワースイッチの端子間を通して導くことができる。
【００３２】
しかしながら制御導体Ｇ１およびＧ２は、第１の厚い層が主導体Ｄによって占められていない場合にはこの第１の厚い層に配置することも可能であり、またはこの層と、その下にある第２の薄い層とに分配することも可能である。
【００３３】
第２実施例でも同様に多層プリント基板を使用する。ここでこれは構造においては図４ｂのプリント基板に相応するが別の配分を有する。ハイ側スイッチおよびロー側スイッチはここでも向き合っているが、それらの端子は互いにかみ合うように配置されてはいない。この配置構成によって中間回路コンデンサへの接続はより低インダクタンスになり、ひいてはさらに改善される。
【００３４】
この多層プリント基板は、図５ｂでは断面図で、また図５ａではそれに配置される素子と共に平面図で概略的に示されている。
【００３５】
図５ｂの多層プリント基板はここでも互いに絶縁された４つの導電性の層、例えば銅製の層からなり、ここで第１主導体Ｄを表す第１（最上部）の層と、第２主導体Ｓおよび第３主導体Ａがある第４（最下部）層とにはそれぞれ負荷電流が流れるため、これらは十分な層厚、例えば４００μｍを有する。第２および第３層は例えば３５μｍの層厚を有する。
【００３６】
この第２実施例では、並列接続された導体Ｄ−Ｄ１は、並列接続された導体Ａ−Ａ１の上に配置されている。
【００３７】
図５ａには平面図で、第１および第４層に配置される主導体Ａ，ＤおよびＳが、それらに配置される素子（すなわちハイ側スイッチＴ１…Ｔｎ，ロー側スイッチＴ１′…Ｔｎ′，中間回路コンデンサＣおよび負荷Ｌ）と共に示されている。ここで第２および第３層なしにまたその間にある絶縁層は示されていない。
【００３８】
ハイ側スイッチＴ１…Ｔｎおよびロー側スイッチＴ１′…Ｔｎ′はそれぞれ列をなし、ここでこれらの２つの列は、図４ａの実施例とは異なり、互いにかみ合わずに、互いに向き合わされて、パワースイッチの互いに接続される端子ｓ１−ｄ１′…ｓｎ−ｄｎ′が互いに向き合って配置されるようにする。さらにハイ側およびロー側スイッチのすべての端子は、半導体ケーシングから小さな同じ間隔で折り曲げられており、これにより、これらのケーシングを多層プリント基板に載置して配置することができる。
【００３９】
第２層（３５μｍ）には、第１層（４００μｍ）の第１主導体Ｄと同じ寸法でかつ精確にその下に第１副導体Ｄ１が配置されており、第１主導体Ｄに接続される素子の端子を第１副導体Ｄ１に貫通接続することによって、２つの導体ＤとＤ１とが互いに並列接続される。
【００４０】
同様に第３層（３５μｍ）では、第４層（４００μｍ）に配置される２つの主導体ＳおよびＡの上方かつ精確にこれらの上に第２副導体Ｓ１および第３副導体Ａ１が配置されており、第２主導体Ｓないしは第３主導体Ａに接続される素子の端子を貫通接続することによって導体ＳとＳ１とが、またＡとＡ１とが互いに並列接続される。
【００４１】
第１制御導体Ｇ１および第２制御導体Ｇ２に対してここでも、第１実施例においてすでに述べたことが当てはまる。
【図面の簡単な説明】
【００４２】
【図１】スイッチ素子を用いて負荷を制御する公知の回路である
【図２】図１の回路のための公知の回路構造である
【図３】変換器の公知の回路である
【図４】図３の変換器に対する回路構造の第１実施例である
【図５】図３の変換器に対する回路構造の第２実施例である
【国際公開パンフレット】
2004526395.tif 000003
2004526395.tif 000004
2004526395.tif 000005
2004526395.tif 000006
2004526395.tif 000007
2004526395.tif 000008
2004526395.tif 000009
2004526395.tif 000010
2004526395.tif 000011
2004526395.tif 000012
2004526395.tif 000013
2004526395.tif 000014
2004526395.tif 000015
2004526395.tif 000016
2004526395.tif 000017
2004526395.tif 000018
【国際調査報告】
2004526395.tif 000019
2004526395.tif 000020
2004526395.tif 000021