(57)【要約】一様な特性インピーダンスを有する伝送線にインピーダンス整合して相互接続するための、自己終端型ＦＥＴデジタル論理レシーバー。第一および第二非ゼロ電流レベルデジタル論理信号が伝送線を介して入力端子で受信される。入力端子に接続された第一カレントミラーＦＥＴ（ＲＭ１）が伝送線の特性インピーダンスの近似値を得る、第一電流レベル・第二電流レベル間での非線形の電流／電圧特性をもたらすよう構成されている。ゆえに、デジタル論理信号の電流が、伝送線において信号反射を最小限にするように第一ＦＥＴにより吸収される。第二ＦＥＴ（ＲＭ２）が、デジタル論理信号の電流レベルに比例する電流レベルを有するミラー電流をもたらすよう、第一ＦＥＴに接続されている。負荷（ＲＭ３、ＲＭ４）が、デジタル論理信号を表す電圧レベル信号を発生するよう、第二ＦＥＴに接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
特性インピーダンスを有する伝送線に相互接続するための論理レシーバーにして、上記伝送線を介して第一および第二の非ゼロ電流レベルデジタル論理信号を受信するための入力端子と、第一トランジスタおよび第二トランジスタを有するカレントミラーと、該カレントミラーの第二トランジスタに接続された負荷とを備えて成る論理レシーバーであって、
上記第一トランジスタは、上記入力端子に接続され、上記伝送線の特性インピーダンスの近似値を得る、第一電流レベル・第二電流レベル間での非線形の電流／電圧特性をもたらすよう構成され、それで上記デジタル論理信号の電流を実質的に全て吸収し、
上記第二トランジスタは、上記デジタル論理信号の電流レベルに比例する電流レベルを有するミラー電流をもたらすために上記第一トランジスタに接続され、
上記負荷は、上記ミラー電流を受信し且つ上記デジタル論理信号を表す電圧レベル信号を発生するためのものである
ような論理レシーバー。
【請求項２】
上記第一トランシーバーが、ゲートとソースとドレインとチャネルを有するＦＥＴであり、上記ゲートがドレインとソースの一つに接続され、上記第一電流レベルと第二電流レベルの範囲にわたって伝送線の特性インピーダンスの近似値を得るようにチャネルがサイズ決めされている、請求項１に記載の論理レシーバー。
【請求項３】
上記負荷が一つ以上のＦＥＴを有する、請求項１に記載の論理レシーバー。
【請求項４】
請求項１に記載の論理レシーバにおいてさらに、エネイブル信号を受信するためのエネイブル端子と、上記エネイブル信号に応答して上記論理レシーバーの操作を可能／不能にするために、上記エネイブル端子および上記カレントミラーに接続された一つ以上のトランジスタとを有する、論理レシーバー。
【請求項５】
上記第二トランジスタが、上記デジタル論理信号の電流レベルより小さい電流レベルを有するミラー電流をもたらす、請求項１に記載の論理レシーバー。
【請求項６】
上記第二トランジスタが、上記デジタル論理信号の電流レベルより約十分の一より小さい電流レベルを有するミラー電流をもたらす、請求項５に記載の論理レシーバー。
【請求項７】
請求項１に記載の論理レシーバにおいてさらに、上記伝送線に相互接続するためのトランジスタ論理トランスミッターを有し、該論理トランスミッターは、出力端子、入力端子、上記出力端子に接続された第一トランジスタ、および上記入力端子と上記出力端子の間に接続された第二トランジスタを備え、
上記出力端子は、上記第一および第二の非ゼロ電流レベルデジタル論理信号を上記伝送線にもたらすためのものであり、
上記入力端子は、上記出力端子でもたらされるデジタル論理信号の論理状態を表す論理選択信号を受信するためのものであり、
上記第一トランジスタは、上記論理選択信号が第一論理状態を表す時、上記出力端子で上記第一電流レベルデジタル論理信号をもたらすためのものであり、
上記第二トランジスタは、上記論理選択信号が第二論理状態を表す時、上記出力端子で上記第二電流レベルデジタル論理信号をもたらすためのものである
ような論理レシーバー。
【請求項８】
上記論理トランスミッターの上記第一トランジスタが、上記第一電流レベル信号を上記出力端子にもたらし、上記論理トランスミッターの上記第二トランジスタが、上記第二電流レベル信号に等しくなるように、上記第一電流レベル信号に合計される電流レベル信号を上記出力端子にもたらす、請求項７に記載の論理レシーバー。
【請求項９】
上記第一トランジスタと上記第二トランジスタがＦＥＴである、請求項1に記載の論理レシーバー。
【請求項１０】
上記第一トランジスタと上記第二トランジスタがバイポーラトランジスタである、請求項1に記載の論理レシーバー。
【請求項１１】
特性インピーダンスを有する伝送線に相互接続するためのＦＥＴ論理レシーバーにして、上記伝送線を介して第一および第二の非ゼロ電流レベルデジタル論理信号を受信するための入力端子と、第一ＦＥＴ回路手段と第二ＦＥＴ回路手段を有するカレントミラーと、負荷とを備えて成るＦＥＴ論理レシーバーであって、
上記第一ＦＥＴ回路手段は、上記入力端子に接続され、上記伝送線の上記特性インピーダンスの近似値を得る、第一電流レベル・第二電流レベル間での非線形の電流／電圧特性をもたらすように構成され、それで上記デジタル論理信号の電流を実質的に全て吸収し、
上記第二ＦＥＴ回路手段は、上記デジタル論理信号の電流レベルに比例する電流レベルを有するミラー電流をもたらすために上記第一ＦＥＴ回路手段に接続され、
上記負荷は、上記ミラー電流を受信し且つ上記デジタル論理信号を表す電圧レベル信号を発生するために、上記カレントミラーの上記第二ＦＥＴ回路手段に接続されている
ようなＦＥＴ論理レシーバー。
【請求項１２】
上記第一回路手段が、ゲートとソースとドレインとチャネルを有する単一のＦＥＴを備え、上記ゲートがドレインとソースの一つに接続され、上記チャネルが伝送線の特性インピーダンスの近似値を得るようにサイズ決めされており、上記第二回路手段が、上記第一ＦＥＴのゲートに接続されたゲートを有する単一のＦＥＴを備えている、請求項１１に記載の論理レシーバー。
【請求項１３】
特性インピーダンスを有する伝送線に相互接続するためのＦＥＴ論理トランシーバーにして、伝送線端子と、入力端子と、出力端子と、エネイブル信号を受信するためのエネイブル端子と、第一カレントミラーＦＥＴおよび第二カレントミラーＦＥＴおよび負荷および一つ以上のエネイブルＦＥＴを有するレシーバーと、第一ＦＥＴおよび第二ＦＥＴを有するトランスミッターとを備えて成るＦＥＴ論理トランシーバーであって、
上記伝送線端子は、第一および第二の非ゼロ電流レベルデジタル論理信号を伝送線へ繋ぎ、また伝送線から繋ぐためのものであり、
上記入力端子は、上記伝送線端子でもたらされる上記論理信号の所望の状態を表す論理選択信号を受信するためのものであり、
上記出力端子は、上記伝送線端子で受信された上記論理信号の状態を表す論理制御信号をもたらすためのものであり、
上記第一カレントミラーＦＥＴは、上記伝送線端子に接続され、上記伝送線の特性インピーダンスの近似値を得る、第一・第二電流レベル間での非線形の電流／電圧特性をもたらすように構成され、それで上記デジタル論理信号の電流を実質的に全て吸収し、
上記第二カレントミラーＦＥＴは、上記デジタル論理信号の電流レベルに比例する電流レベルを有するミラー電流をもたらすために、上記第一カレントミラーＦＥＴに接続されており、
上記負荷は、上記ミラー電流を受信するために、且つ上記電圧レベル論理制御信号を上記出力端子でもたらすために、上記第二カレントミラーＦＥＴに接続されており、
上記一つ以上のエネイブルＦＥＴは、上記エネイブル端子に応答して上記レシーバーの操作を可能／不能にするために、上記エネイブル端子と、上記第一カレントミラーＦＥＴおよび／または第二カレントミラーＦＥＴとに接続されており、
上記第一ＦＥＴは、上記論理選択信号が第一論理状態を表す時、上記伝送線端子で上記第一電流レベルデジタル論理信号をもたらすために、上記伝送線端子に接続されており、
上記第二ＦＥＴは、上記論理選択信号が第二論理状態を表す時、上記伝送線端子で上記第二電流レベルデジタル論理信号をもたらすために、上記入力端子および上記伝送線端子に接続されている
ようなＦＥＴ論理トランシーバー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にデジタル論理レシーバーとデジタル論理トランスミッターに関する。
【背景技術】
【０００２】
伝送線を介して伝送されるデジタル論理信号を発生し、受信するためのトランスミッターとレシーバー（またはペアの時はトランシーバー）が、よく知られ、広範囲で用いられている。これら装置の一般的な回路構成は、低電圧ディフェレンシャルシグナル（ＬＶＤＳ）、エミッター結合型論理回路（ＥＣＬ）とシュードエミッター結合型論理回路（ＰＥＣＬ）、電流モード論理回路（ＣＭＬ）、ガニングトランシーバー論理回路（ＧＴＬ）およびフルソーイングＣＭＯＳを有する。多数の異なるトランスミッター、レシーバーおよび関連する回路が、例えば、以下のアメリカの特許で公開されている。
【０００３】
電流モード論理トランシーバーが、例えば、特許文献７や特許文献１３に公開されており、上記トランシーバーにおいてデジタル論理状態が、二つ以上の異なる所定のレベルまたは大きさを有する電流信号によって表されている。特許文献７は、容量性負荷を有する回線にわたる通信のためのトランシーバーについて述べており、カレントミラーを有するレシーバーを備えている。カレントミラーは一対の似たトランジスタを備えており、一つは「ダイオードコネクト」回路として知られる構成にある。ダイオードコネクト構成は、高速通信を可能にするために、容量性回線で発達した電圧振幅（voltage swing）を最小限にするとされている。
【０００４】
特許文献１３は、二方向性伝送線ドライバー／レシーバーについて述べている。レシーバーは、ドライバーにより提供された電流を吸い込むための終端ＦＥＴを有する、アクティブターミネーターを備えている。終端ＦＥＴのインピーダンスは、伝送線のインピーダンスに整合するように終端ＦＥＴのインピーダンスを調整するバイアス電圧信号に応答して、別のＦＥＴで制御できるとされている。バイアス電圧信号は、分離基準回線（separate reference line）を帰還通路として双方向的に且つ連続的に用いてインピーダンスファミリーと電流の大きさを設定するために、基準ジェネレータ（reference generator）によりもたらされる。
【０００５】
【特許文献１】
米国特許第３９３０１７２号明細書（発明者：Dobkin）
【特許文献２】
米国特許第４００４１６４号明細書（発明者：Cranford等）
【特許文献３】
米国特許第４４７３７９４号明細書（発明者：Early等）
【特許文献４】
米国特許第４８８３９８８号明細書（発明者：Ide等）
【特許文献５】
米国特許第４９６５４６９号明細書（発明者：Kondoh等）
【特許文献６】
米国特許第４９８８８９８号明細書（発明者：Jannsson）
【特許文献７】
米国特許第５０３０８５５号明細書（発明者：Leung）
【特許文献８】
米国特許第５２７６３５９号明細書（発明者：Chiang）
【特許文献９】
米国特許第５３６７２１０号明細書（発明者：Lipp）
【特許文献１０】
米国特許第５４６９０８０号明細書（発明者：Son）
【特許文献１１】
米国特許第５５６８０６４号明細書（発明者：Beers等）
【特許文献１２】
米国特許第５５７６６３８号明細書（発明者：Yada）
【特許文献１３】
米国特許第５５７８９３９号明細書（発明者：Beers等）
【特許文献１４】
米国特許第５６０８３３９号明細書（発明者：Fujiwara）
【特許文献１５】
米国特許第５６１４８６７号明細書（発明者：Cotreau）
【特許文献１６】
米国特許第５６６６０７８号明細書（発明者：Lamphier等）
【特許文献１７】
米国特許第５７０３４７８号明細書（発明者：Main）
【特許文献１８】
米国特許第５７２９１５６号明細書（発明者：Lim）
【特許文献１９】
米国特許第５７６０６０１号明細書（発明者：Frankeny）
【特許文献２０】
米国特許第５７６１２４４号明細書（発明者：Hedberg）
【特許文献２１】
米国特許第５７７４０１４号明細書（発明者：Stecker等）
【特許文献２２】
米国特許第５８１５１０７号明細書（発明者：Frankeny等）
【特許文献２３】
米国特許第５８９２３８８号明細書（発明者：Chiu）
【特許文献２４】
米国特許第５８９８２９７号明細書（発明者：Bosnyak等）
【特許文献２５】
米国特許第５９２３２７６号明細書（発明者：Frankney等）
【特許文献２６】
米国特許第５９３３０２４号明細書（発明者：Lim）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、電流モード論理トランシーバーと関連した構成要素とを改良することが引き続き求められている。比較的低いインピーダンス（例えば３０〜５０Ω）の伝送線を介して、１ギガビット／秒の範囲のデータ転送速度に匹敵し上回るデータ転送速度で、信頼でき且つ高品質なデータ通信が可能なトランシーバーならば、望ましいだろう。比較的低電流レベル（例えば、約５ｍＡ以下）で操作できるこのタイプのトランシーバーならば、とりわけ望ましいだろう。比較的効率的に実現できるトランシーバー（例えば、トランジスタのほとんどないＣＭＯＳ）である一方、同時に強い製造特性をもたらすものが好ましい。もし、パッケージにおける金属相互接続（パッケージ内に収められている）が電気的スタブのように振舞わないようにトランシーバーが自己終端型ならば、さらに有利であろう。
【課題を解決するための手段】
【０００７】
本発明は、一様な特性インピーダンスを有する伝送線に相互接続するために改良された論理レシーバーである。レシーバーは、従来のＣＭＯＳと他のトランジスタ技術を用いて効率的に実現することができ、製造変化に強い。シュミレーションにより、電流レベル１〜３ｍＡの間で、３０Ωの伝送線を介して、２．５ギガビット／秒を上回るデータ転移速度を確かに達成するというレシーバーの可能性が示されている。
【０００８】
レシーバーの一つの実施形態は、第一および第二の非ゼロ電流レベルデジタル論理信号（すなわち、所定の論理レベル電流）を受信するための伝送線入力端子と、カレントミラーと負荷とを有する。カレントミラーは第一ＦＥＴと第二ＦＥＴを有する。第一ＦＥＴは伝送線入力端子に接続され、伝送線の特性インピーダンスの近似値を得る、第一電流レベル・第二電流レベル間での非線形の電流／電圧特性をもたらすよう構成されており、そのため第一ＦＥＴはデジタル論理信号の電流を吸収する。第二ＦＥＴは第一ＦＥＴに接続され、デジタル論理信号の電流レベルに比例する電流レベルを有するミラー電流をもたらす。負荷は、カレントミラーの第二ＦＥＴに接続されており、ミラー電流を受信し、デジタル論理信号を表す電圧レベル信号を発生する。好ましい実施形態において、第一ＦＥＴがドレインに接続されたゲートを有し、チャネルがサイズ決めされており、そのためＦＥＴが所定の論理レベル電流にわたって伝送線の特性インピーダンスに近似する。
【発明を実施するための最良の形態】
【０００９】
本発明におけるトランスミッター１２とカレントミラーレシーバー１４の概略が、図１に示される。簡潔に言ってトランスミッター１２は、論理選択入力端子１６と伝送線出力端子１８を有している。トランスミッター１２により発生させられるデータ信号の所望の論理状態を表す電圧レベル制御信号（例えば、デジタルの「０」と「１」）が、入力端子１６に加えられる。端子１６に加えられた信号に応答して、トランスミッター１２が、所望の論理状態を表す電流レベルデータ信号（たとえば、デジタルの「０」に対するＩ０つまり第二電流レベルデジタル論理信号と、デジタルの「１」に対するＩ１つまり第一電流レベルデジタル信号）を発生させる。出力端子１８が、データ信号をレシーバー１４に伝えるために伝送線２０に接続されている。レシーバー１４は、伝送線入力端子２２と論理制御出力端子２４を有している。端子２２は、伝送線２０から電流レベルデータ信号を受信するために接続されている。端子２２で受信された信号に応答して、レシーバー１４が、データ信号の論理状態を表す電圧レベル論理制御信号を発生させる。以下にさらに詳しく論じるように、レシーバー１４は、入力端子２２で受信されたデジタルデータ信号の全電流を吸い込み、または吸収するように構成されている。ゆえにレシーバーは自己終端型であり、とりわけ非常に高速なデータ通信を受信することができるという利点がある。
【００１０】
トランスミッター１２が、出力バッファとして機能し、一対のＰ形電界効果トランジスタ（ＦＥＴ）のＴＭ１とＴＭ２によって形成され、それらのソースは第一トランスミッター電源電位ＶＤＤ１に接続され、それらのドレインは伝送線出力端子１８に接続されている。トランジスタＴＭ１のゲートは、グラウンド２６によって表される第二トランスミッター電源電位に接続されている。トランジスタＴＭ２のゲートは、論理選択入力端子１６に接続されている。
【００１１】
図に示すトランジスタＴＭ１の構成により、この装置は連続してオン状態になり、大きさＴＩ１の電流を発生させることができる。この装置は、トランジスタＴＭ２に加えられた論理選択信号により、トランスミッター１２で発生させられるデジタル論理信号の所望状態の機能として、オン状態とオフ状態のスイッチ切り替えができる。トランジスタＴＭ２がオン状態のときは、大きさＴＩ２の電流を発生させる。トランジスタＴＭ２がオフ状態のときは、ゼロの大きさの電流を発生させる。
【００１２】
トランスミッター１２は電流モード操作のために構成されており、端子１８に出力された電流ＴＩ１とＴＩ２の和の大きさが、デジタルデータ信号の状態を表している。一つの実施形態において、論理選択信号によりトランジスタＴＭ２がスイッチを切られる時、論理１つまりハイ状態（high state）が電流ＴＩ１の大きさよって表されている（すなわち、第一電流レベルデジタル論理信号であるＩ１がＴＩ１に等しい）。論理選択信号によりトランジスタＴＭ１がスイッチを入れられる時、論理０つまりロー状態（low state）が、電流ＴＩ１とＴＩ２の和の大きさで表されている（すなわち、第二電流レベルデジタル論理信号であるＩ０は、ＴＩ１＋ＴＩ２に等しい）。
【００１３】
レシーバー１４は、入力バッファとして機能し、Ｎ形ＦＥＴのＲＭ１とＲＭ２と、Ｐ形ＦＥＴのＲＭ３とＲＭ４とによって形成されている。トランジスタＲＭ１とＲＭ２は、カレントミラーとして機能するよう構成されており、それらのゲートと、トランジスタＲＭ１のドレインが入力端子２２に接続されている。トランジスタＲＭ２のドレインが出力端子２４に接続されている。トランジスタＲＭ３のゲートがグラウンド２６に接続されている。トランジスタＲＭ１とＲＭ２のソースがグラウンド２６（すなわち、第一レシーバ電源電位）に接続されている。トランジスタＲＭ３とＲＭ４が負荷として構成されており、それらのドレインと、トランジスタＲＭ４のゲートは出力端子２４に接続されている。トランジスタＲＭ３とＲＭ４のソースが、第二レシーバー電源電位ＶＤＤ２に接続されている。
【００１４】
入力端子２２で受信されたデジタル論理信号が、トランジスタＲＭ１を介して電流ＲＩ１を発生させる。電流ＲＩ１の大きさは、デジタル論理信号の電流の大きさに比例する。レシーバー１４のカレントミラー構成によって、その大きさが電流ＲＩ１の大きさに比例するミラー電流ＲＩ２が、トランジスタＲＭ２を介して発生させられる。電流ＲＩ２は、トランジスタＲＭ３とＲＭ４によって形成される負荷を通して引かれ、端子２４における電圧レベル論理制御信号を発生するように負荷を通って、電圧降下を起こす。電圧レベル論理制御信号は、入力端子２２で受信されたデジタル信号の論理状態を表している。電力消費を削減するために、トランジスタＲＭ２は典型的には、ＲＩ１の大きさよりも小さな電流ＲＩ１（例えば１０分の１）を発生させるようなサイズに構成されている。
【００１５】
レシーバー１４の重要な特徴は、端子２２で受信されたデジタル論理信号の第一電流レベルと第二電流レベルの両方で、非線形の電流／電圧特性をもたらすカレントミラー構成である（すなわち、レシーバーの有効電流操作範囲にわたって）。そのためレシーバー１４の入力インピーダンスが、伝送線２０の特性インピーダンスＺ０に近似し、カレントミラーが両論理状態における論理信号の電流を実質的に全て吸収し、または吸い込んでいる。この構成は本発明の好ましい実施形態において、所望の電気特性をもたらすサイズを有するトランジスタＲＭ１のチャネル（単独で示されてはいない）を製造することによって達成される。この機能は、ミラー電流制御信号もミラー電流調節可能出力もないという点で、「受動」構成で効率的に作動しているカレントミラーによって達成される。
【００１６】
トランジスタＲＭ１が、順バイアスダイオードとして効率的に機能するように構成されており、端子２２で受信されたデジタル論理信号に非線形Ｉ／Ｖ特性を与えている。これら非線形Ｉ／Ｖ特性（Ｉ＝（Ｖ−Ｖｔ）２）が図２に図示されている。上述の所望のインピーダンス整合特性は、すぐ下で述べる基準に合うようにトランジスタＲＭ１のチャネルをサイズ決めすることにより達成され得る。これら特性がこの基準に近づけば近づくほど、レシーバー１４の性能が益々良くなる。基本的には、インピーダンス制御信号が必要とされないので、レシーバーは受動インピーダンス整合をもたらす。
【００１７】
【数１】
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【００１８】
図３は、本発明の第二の実施形態であるレシーバー１１４の概略図である。レシーバー１１４は上述のレシーバ１４のように、入力端子１２２で受信された電流モードデジタルデータ信号の全電流を吸い込みまたは吸収するように構成された、自己終端型入力バッファである。さらにレシーバー１１４は、端子１３０でエネイブル信号（enable signals）の適用を通して、ユニットを制御可能に且つ電子的に使用可能（enabled）としたり使用不能（disabled）とする回路素子を有している。
【００１９】
レシーバー１１４のトランジスタＲＭ１０１が、レシーバー１４のトランジスタＲＭ１と同様に機能し、そのドレインは端子１２２に接続され、そのソースはグラウンド端子１２６に接続されている。トランジスタＲＭ１０２が、レシーバー１４のトランジスタＲＭ２と同様に機能し、そのドレインは出力端子１２４に接続され、そのソースはグラウンド端子１２６に接続されている。使用可能／使用不能機能は、インバーター１３２、トランジスタＲＭ１４０、ＲＭ１４１、ＲＭ１４２およびＲＭ１４３によって提供される。トランジスタＲＭ１４０とＲＭ１４２は、それらのドレインが端子１２２とトランジスタＲＭ１０１のドレインとに接続されている。トランジスタＲＭ１４０のソースとトランジスタＲＭ１４１のドレインが、トランジスタＲＭ１０１のゲートに接続されている。トランジスタＲＭ１４０とＲＭ１４２のゲートが、インバーター１３２の出力端子に接続されている。トランジスタＲＭ１４１とＲＭ１４３のゲートが、エネイブル端子１３０とインバーター１３２の入力端子に接続されている。トランジスタＲＭ１４２のソースとトランジスタＲＭ１４３のドレインが、トランジスタＲＭ１０２のゲートに接続されている。トランジスタＲＭ１４１、ＲＭ１４３、ＲＭ１０２のソースが、回路を完全にするためにグラウンド端子１２６に接続されている。トランジスタＲＭ１０１のチャネルが、上述したレシーバ１４のトランジスタＲＭ１のＩ／Ｖ特性（と関連した操作上の利点）をもたらすようなサイズに構成されている。トランジスタＲＭ１０２のチャネルが、トランジスタＲＭ１０１を通る電流の一部を反映（mirror）するために、トランジスタＲＭ１０１のチャネルに比例するサイズに構成されている。
【００２０】
エネイブル端子１３０に対する論理０信号の適用によって使用可能の時、トランジスタＲＭ１４０とＲＭ１４２は電気的にオン（すなわち、導通）状態になっており、トランジスタＲＭ１４１とＲＭ１４３は電気的にオフ（すなわち、開いた）状態になっている。図示されていないが、負荷（例えば、図１に示される実施形態のトランジスタＲＭ３とＲＭ４によって形成される負荷に構造が似ている）が、ノード１２４に接続されることになる。そしてレシーバー１１４が、上述のレシーバー１４と同様に論理レシーバーとして機能することになる。エネイブル端子１３０に対する論理１信号の適用によって使用不能の時、トランジスタＲＭ１４０とＲＭ１４２が電気的にオフ状態になっており、トランジスタＲＭ１４１とＲＭ１４３が電気的にオン状態になっている。そのため、トランジスタＲＭ１４１が、トランジスタＲＭ１０１のゲートをグラウンド端子１２６の電圧まで引っ張り、それによってトランジスタＲＭ１０１が電気的オフ状態に切り替わる。同様にしてトランジスタＲＭ１４３が、トランジスタＲＭ１０２のゲートをグラウンド端子１２６の電圧まで引っ張り、それによってトランジスタＲＭ１０２が電気的オフ状態に切り替わる。ゆえにレシーバー１１４の操作は使用不能になる。
【００２１】
図４は、伝送線２２０を介したデータ通信のために互いに接続された二つの集積回路ＩＣ１とＩＣ２の図である。ＩＣ１とＩＣ２はそれぞれ、トランスミッター１２のようなトランスミッター（図４には単独で示されていない）とレシーバー１１４のようなレシーバー（やはり示されていない）の両方を有するトランシーバーを備えている。したがって、ＩＣ１とＩＣ２はそれぞれ、トランスミッター論理選択入力端子２１６、レシーバー論理出力端子２２４、レシーバーとトランスミッターの両方に接続された伝送線入力端子２１８と伝送線出力端子２２２、およびエネイブル端子２３０を備えている。ＩＣ１とＩＣ２のエネイブル端子２３０はそれぞれ、端子２４０に加えられるトランスミット／レシーブ選択信号を受信するよう接続されている。端子２４０はＩＣ１の端子２３０に直接接続され、またインバータ２４２を介してＩＣ２の端子２３０に接続されている。第一状態トランスミット／レシーブ選択信号（例えば論理１信号）が端子２４０に加えられると、ＩＣ１ではトランスミッターが使用可能になりレシーバーが使用不能になる（例えば上述のレシーバー１１４のように）一方で、ＩＣ２ではレシーバーが使用可能になりトランスミッターが使用不能になる。ゆえに第一状態トランスミット／レシーブ選択信号が端子２４０に加えられると、ＩＣ１のトランスミッターからＩＣ２のレシーバーへのデータ通信が可能になる。言い換えると、ＩＣ１の入力端子２１６に加えられた論理信号が、伝送線２２０を介してＩＣ２へ伝送されるデジタルデータ信号に変換され、ＩＣ２の出力端子２２４において論理信号に変換される。同様にして、端子２４０に対して第二状態トランスミット／レシーブ選択信号（例えば論理０信号）を適用することにより、ＩＣ２の入力端子２１６からＩＣ１の出力端子２２４へのデジタルデータ通信が可能になる（すなわち、データの流れる方向が逆になる）。
【００２２】
二つ以上のレシーバー１１４もまた、それらの入力端子１２２と出力端子１２４を一緒に接続し、また個々の選択信号を受信するためにエネイブル端子１３０を接続して、平行の配置（図示されていない）で互いに接続することができる。このタイプの多段構成において、使用可能なレシーバーユニットの段数が、吸収されまたは吸い込まれるべき受信デジタルデータ信号での電流量に合うように選択されるようになっている。ゆえにレシーバユニットのインピーダンスは、レシーバーを異なるインピーダンスの伝送線に接続できるように、または製造工程変化を調節するように、デジタル論理信号によって選択することができる。データ通信が不要なときは、回路は電力保護のために電源を切ることができる。
【００２３】
図５は、本発明によるトランスミッター１２とレシーバー１４のシミュレートモデル性能を示すアイダイアグラム（eye diagram）である。モデルは３０Ωの特性インピーダンスＺ０を有する伝送線と、１ｍＡのデータ信号電流レベルＩ１と、３ｍＡのＩ０の使用を伴った。トランジスタＲＭ１とＲＭ２が０．７μｍのチャネルの長さを有する装置として構成され、トランジスタＲＭ１は４００μｍの幅を有し、トランジスタＲＭ２は５０μｍの幅を有していた。負荷は１．７ＫΩの抵抗として構成された。電源電位は３．３Ｖであった。このアイダイアグラムは、デジタルデータ率２．５ギガビット／秒で良好な性能を示す。
【００２４】
図６は本発明の第三の実施形態であるレシーバー３１４の概略図である。レシーバー３１４はバイポーラトランジスタから形成され、上述のレシーバー１４のように、入力端子３２２で受信された電流モードデジタルデータ信号の電流を実質的に全て吸い込み、または吸収するように構成された自己終端型入力バッファである。レシーバー３１４のトランジスタＱ１がレシーバー１４のトランジスタＲＭ１と同様に機能し、そのコレクターは抵抗Ｒ１を介して端子３２２に接続され、そのエミッターはグラウンド端子３２６に接続されている。トランジスタＱ１のベースがトランジスタのコレクターに接続されている。トランジスタＱ２がレシーバー１４のトランジスタＲＭ２と同様に機能し、そのコレクターは出力端子３２４に接続され、そのエミッタ−は抵抗Ｒ２を介してグラウンド端子３２６に接続されている。トランジスタＱ２のベースが端子３２２に接続されている。出力端子３２４が負荷抵抗ＲＬを介して電源電位ＶＣＣに接続されている。
【００２５】
トランスミッター３１２が、所望のデジタル論理状態を表す二つの非ゼロレベルを有する電流レベルデータ信号ＩＳＷを発生させる電源３１３として図６に図示されている。伝送線３２０が、トランスミッター３１２の出力端子３１８からのデータ信号をレシーバー３１４の入力端子３２２に繋ぐ。トランジスタＱ１の装置領域（device area）とバイアス動作点が、上述したレシーバー１４のトランジスタＲＭ１のＩ／Ｖ特性をもたらすように構成されている。トランジスタＱ２の装置領域とバイアス動作点が、トランジスタＱ１を介して導かれる電流の一部を反映するように構成されている。
【００２６】
本発明のレシーバーとトランスミッターは多くの重要な利点をもたらす。上述したように、非常に高いデータ伝送速度が達成され得る。これらの性能が達成され得る一方、同時に、異なる電源電位で操作されるレシーバーとトランスミッター間の互換性が提供される。その時、デジタル信号は電圧よりもむしろ電流によって表される。レシーバーが自己終端型なので、回路パッケージにおける金属相互接続は、電気的スタブ（electrical stub）としては振舞わず、ゆえに信号反射を最小限にするようになっている。回路は低い電力を利用する際に用いることができる。二方向性で、電源を切ることができ、インピーダンス制御可能性を有する多数の異なるトランシーバープロトコルが実現し得る。同時スイッチングノイズ（ＳＳＮ）に対する感受性は比較的低い。回路はまた、しばしば比較的作り易い低インピーダンス伝送線と高い互換性があり、頻繁に詳述される５０Ωの特性インピーダンスを有する回路よりもクロストーク（crosstalk）を生じる頻度がかなり少ない。所望のインピーダンス整合特性を可能にする回路の非線形Ｉ／Ｖ特性は、製造工程変化を起こし易い。シミュレーションにより、±３０％の工程変化さえ、レシーバーと３０Ω伝送線の間におけるインピーダンス不整合の許容水準になることが示されることになる。
【００２７】
本発明は好ましい実施形態に従って記述されてきたが、当業者は本発明の精神や範囲から外れることなく、形態や詳細において変更できることを認識しよう。例えば、トランスミッターの電源論理信号発生機能とレシーバーのカレントミラーが、他のトランジスタ構成によって実現され得る。さらに、他のトランジスタ構成および／または回路素子を、レシーバーの負荷機能を実現するために用いることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明に係るレシーバーとトランスミッターの回路図である。
【図２】図１に示されるレシーバーの伝送線入力端子における、Ｉ／Ｖ特性のグラフである。
【図３】本発明に係る使用可能と使用不能を制御できるレシーバーの第二の実施形態の回路図である。
【図４】本発明に係るレシーバーとトランスミッターを備えたトランシーバーを有する、一対の集積回路のブロック図である。
【図５】図１に示されるレシーバーとトランスミッターの模擬実施の電気特性を示す、アイダイアグラムである。
【図６】本発明に係るレシーバーの第三の実施形態の回路図である。
【国際公開パンフレット】
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【国際調査報告】
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