(57)【要約】過電圧保護機構を有するトレンチＤＭＯＳトランジスタは、第１の伝導性タイプを有する基板と、基板上に形成され、第２の伝導性タイプを有するボディ領域１１６とを備える。少なくとも１つのトレンチ１２４は、ボディ領域及び基板に亘って延びる。絶縁層は、トレンチの内壁及びボディ領域上に形成される。導電性電極は、トレンチ内に蒸着され、トレンチ内の絶縁層に重なる。第１の伝導性タイプを有するソース領域は、トレンチに隣接するボディ領域に形成される。ドーピングされていないポリシリコン層は、絶縁層の一部に重なるよう形成される。第１の伝導性タイプを有する複数のカソード領域１４５は、ドーピングされていないポリシリコン層１６０内に形成される。少なくとも１つのアノード領域１４８は、複数のカソード領域のうち隣接するカソード領域に接する。【特許請求の範囲】
【請求項１】
過電圧保護機構を有する二重拡散金属酸化膜半導体トランジスタにおいて、
第１の伝導性タイプを有する基板と、
上記基板上に形成され、第２の伝導性タイプを有するボディ領域と、
上記ボディ領域及び基板に亘って延びる少なくとも１つのトレンチと、
上記トレンチの内壁及び上記ボディ領域上に形成された絶縁層と、
上記トレンチ内の絶縁層上に形成された導電性電極と、
上記トレンチに隣接するボディ領域に形成された第１の伝導性タイプを有するソース領域と、
上記絶縁層の一部に重なるドーピングされていないポリシリコン層と、
上記ドーピングされていないポリシリコン層内に形成され、第１の伝導性タイプを有する複数のカソード領域と、
上記複数のカソード領域のうち隣接するカソード領域に接する少なくとも１つのアノード領域とを備える二重拡散金属酸化膜半導体トランジスタ。
【請求項２】
上記絶縁層は、酸化層であることを特徴とする請求項１記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項３】
上記導電性電極は、ポリシリコンであることを特徴とする請求項１記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項４】
上記基板の背面に蒸着されたドレイン電極を更に備える請求項１記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項５】
上記ソース領域に接続されたソース電極を更に備える請求項４記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項６】
上記酸化層は、５００乃至８００Åの厚みを有することを特徴とする請求項２記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項７】
上記導電性電極は、第２のドーピングされていないポリシリコン層と、該第２のドーピングされていないポリシリコン層上に蒸着されたドーピングされたポリシリコン層とを備えることを特徴とする請求項１記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項８】
上記ドーピングされていないポリシリコン層は、約５０００乃至１００００Åの厚みを有することを特徴とする請求項１記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項９】
上記ドーピングされていないポリシリコン層は、上記少なくとも１つのトレンチから垂直方向に位置する絶縁層の一部に重なることを特徴とする請求項１記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項１０】
上記ドーピングされていないポリシリコン層は、上記ボディ領域から垂直方向に位置する絶縁層の一部に重なることを特徴とする請求項９記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項１１】
上記複数のカソード領域及び少なくとも１つのアノード領域は、上記少なくとも１つのトレンチから垂直方向に位置する絶縁層の一部に設けられることを特徴とする請求項９記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項１２】
上記複数のカソード領域には、ホウ素が打込まれていることを特徴とする請求項１記載の二重拡散金属酸化膜半導体トランジスタ。
【請求項１３】
過電圧保護機構を有する二重拡散金属酸化膜半導体トランジスタの製造方法において、
第１の伝導性タイプを有する基板を準備する工程と、
上記基板上に、第２の伝導性タイプを有するボディ領域を蒸着させる工程と、
上記ボディ領域及び基板に亘って延びる少なくとも１つのトレンチを形成する工程と、
上記トレンチの内壁及び上記ボディ領域上に絶縁層を蒸着させる工程と、
上記トレンチ内の絶縁層上に導電性電極を蒸着させる工程と、
上記トレンチに隣接するボディ領域に第１の伝導性タイプを有するドーパントを打込み、ソース領域を形成する工程と、
上記絶縁層の一部に重なるドーピングされていないポリシリコン層を蒸着させる工程と、
上記ドーピングされていないポリシリコン層に第１の伝導性タイプを有するドーパントを打込み、該ドーピングされていないポリシリコン層内に、少なくとも１つのアノード領域から独立した複数のカソード領域を形成する工程とを有する二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項１４】
上記ソース領域を形成する工程と、上記複数のカソード領域を形成する工程とは同時に行われることを特徴とする請求項１３記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項１５】
上記ボディ領域及びドーピングされていないポリシリコン層上にフォトリソグラフマスクを画定する工程を更に有する請求項１３記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項１６】
上記ドーピングされていないポリシリコン層を蒸着させる工程は、ドーパントを打込む工程の前に行われることを特徴とする請求項１２記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項１７】
上記導電性電極をエッチングし、上記ボディ領域に重なる絶縁層の一部を露出させる工程を更に有する請求項１２記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項１８】
上記ボディ領域及び上記少なくとも１つのトレンチに重なるドーピングされていないポリシリコン層の部分をエッチング除去する工程を更に有する請求項１２記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項１９】
上記絶縁層は、酸化層であることを特徴とする請求項１２記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項２０】
上記導電性電極は、ポリシリコンであることを特徴とする請求項１２記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項２１】
上記基板の背面に、ドレイン電極を蒸着させる工程を更に有する請求項１２記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項２２】
上記ソース領域に接続されたソース電極を形成する工程を更に有する請求項２１記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項２３】
上記酸化層は、５００乃至８００Åの厚みを有することを特徴とする請求項１９記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項２４】
上記導電性電極は、第２のドーピングされていないポリシリコン層と、該第２のドーピングされていないポリシリコン層上に蒸着されたドーピングされたポリシリコン層とを備えることを特徴とする請求項２３記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【請求項２５】
所定のダイオード降伏電圧が実現されるよう上記複数のカソード領域及びアノード領域にホウ素を打込む工程を更に有する請求項１３記載の二重拡散金属酸化膜半導体トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には金属酸化膜半導体電界効果トランジスタに関し、特に、トレンチ構造を有する二重拡散金属酸化膜半導体トランジスタに関する。
【背景技術】
【０００２】
二重拡散金属酸化膜半導体（Doubled diffused metal-oxide-semiconductor transistor：以下、ＤＭＯＳという。）トランジスタは、拡散プロセスによってトランジスタ領域を形成した金属酸化膜半導体電界効果トランジスタ（Metal On Semiconductor Field Effect Transistor：以下、ＭＯＳＦＥＴという。）の一種である。ＤＭＯＳトランジスタは、通常、電源集積回路用途（power integrated circuit applications）における高電圧回路を実現するためのパワートランジスタとして採用されている。ＤＭＯＳトランジスタは、低い順電圧降下が要求される場合に、単位面積当たりの電流値をより大きする必要がある。
【０００３】
一般的なディスクリートＤＭＯＳ回路は、並列に配設された２つ以上の個々のＤＭＯＳトランジスタセルを備える。各ＤＭＯＳトランジスタセルは、同じドレイン接続（基板）を共有し、各ＤＭＯＳトランジスタセルの全てのソースは、互いに金属により短絡され、各ＤＭＯＳトランジスタセルのゲートは、互いにポリシリコンにより短絡されている。これにより、複数の小さなトランジスタのマトリクスから構成されたディスクリートＤＭＯＳ回路であっても、単一の大きなトランジスタとして動作する。ディスクリートＤＭＯＳ回路においては、トランジスタマトリクスがゲートによってオンになったとき、単位面積当たりの伝導率を最大にすることが好ましい。
【０００４】
代表的なＤＭＯＳトランジスタとしては、所謂トレンチＤＭＯＳトランジスタがあり、トレンチＤＭＯＳトランジスタでは、チャネルが垂直に形成され、ゲートは、ソースとドレイン間に延びるトレンチ内に形成されている。トレンチは、内壁が薄膜酸化層で覆われ、ポリシリコンで埋められており、これにより電流が妨害されず、固有のオン抵抗値をより小さくすることができる。ＤＭＯＳトランジスタの具体例は、米国特許第５，０７２，２６６号、第５，５４１，４２５号、第５，８６６，９３１号にも開示されている。
【０００５】
静電気放電（Electrostatic Discharge：以下、ＥＳＤという。）は、半導体素子、特にＤＭＯＳ構造体にとって重要な問題である。静電気放電からの高電圧過渡信号（high voltage transient signal）は、対象物に一万ボルト以上の電圧をかけることもある。ＤＭＯＳ素子に固有の問題として、標準的動作のＭＯＳ素子において使用されている比較的薄いゲート誘電体に強い電界が生じることがある。ゲート誘電体は、多くの場合酸化物であり、強い電界が生じると、ゲートに蓄積された電荷が、正常時には絶縁体として動作するゲート酸化層を通り抜け、ゲート誘電体が破壊（rupture）されてしまうことがある。この破壊によって生じる恒久的な損傷の影響は、直ちには現れない。したがって、ゲート酸化層の破壊の可能性は、現実的な信頼度に関わる問題となる。ＥＳＤが発生する条件は、多くの作業環境において生じるものであり、市販されているＤＭＯＳは、自らＥＳＤ保護回路（ESD protection systems）を備えているものも多い。このＥＳＤ保護回路は、主機能回路（main functional circuitry）から独立している場合もあり、主機能回路に組み込まれている場合もある。
【０００６】
酸化層を破壊する電圧以上の電圧から素子のゲートを保護するために、ＤＭＯＳ素子のゲートとソース間にツェナーダイオードを接続する手法がある。このような手法及び素子は、例えば、米国特許第５，６０２，０４６号に開示されている。この手法は、ＭＯＳＦＥＴゲートのＥＳＤ定格（ESD rating）を向上させ、過電圧損傷を回避することに貢献する。
【０００７】
この特許文献に開示されている素子の問題は、この素子の製造のためにマスキングプロセスを追加する必要があり、その構造が複雑になり、素子の製造コストが高くなるという点である。
【０００８】
したがって、ＥＳＤに起因する過電圧保護機構を有するとともに、構造が比較的単純で、安価に製造できるトレンチＤＭＯＳトランジスタの実現が望まれている。
【発明の開示】
【課題を解決するための手段】
【０００９】
本発明は、過電圧保護機構を有する二重拡散金属酸化膜半導体トランジスタを提供する。二重拡散金属酸化膜半導体トランジスタは、第１の伝導性タイプを有する基板と、基板上に形成され、第２の伝導性タイプを有するボディ領域とを備える。少なくとも１つのトレンチは、ボディ領域及び基板に亘って延びる。絶縁層は、トレンチの内壁及びボディ領域上に形成される。導電性電極は、トレンチ内に蒸着され、トレンチ内の絶縁層に重なる。第１の伝導性タイプを有するソース領域は、トレンチに隣接するボディ領域に形成される。ドーピングされていないポリシリコン層は、絶縁層の一部に重なるよう形成される。第１の伝導性タイプを有する複数のカソード領域は、ドーピングされていないポリシリコン層内に形成される。少なくとも１つのアノード領域は、複数のカソード領域のうち隣接するカソード領域に接する。
【００１０】
本発明の一実施例においては、ドーピングされていないポリシリコン層は、ボディ領域から垂直方向に位置する絶縁層の一部に重なる。
【００１１】
本発明の他の実施例においては、複数のカソード領域及びアノード領域は、トレンチから垂直方向に位置する絶縁層の一部に設けられる。
【００１２】
本発明の他の実施例においては、複数のカソード領域には、ホウ素が打込まれている。
【００１３】
本発明の他の実施例においては、ソース領域と、複数のカソード領域とは、同じ蒸着工程で同時に形成される。
【発明を実施するための最良の形態】
【００１４】
図１は、ＤＭＯＳ素子のソースとゲート間にツェナーダイオードが設けられた典型的なＮチャンネルＤＭＯＳ素子の等価回路である。ツェナーダイオードは、ゲート−ソース間の電圧が規定の電圧値を超えたとき、降伏する。
【００１５】
図２は、従来のトレンチＤＭＯＳ構造体の具体例を示している。この構造体は、ｎ＋基板１００を備え、ｎ＋基板１００上には、ｎ−ドープエピタキシャル層１０４が成長されている。ｎ−ドープエピタキシャル層１０４内には、逆の伝導性を有するボディ領域１１６が形成されている。ボディ領域１１６の大部分に重なるｎ−ドープエピタキシャル層１０４は、ソースとして機能する。エピタキシャル層１０４内には、長方形状のトレンチ１２４が形成されており、トレンチ１２４は、構造体の上面において開口しており、トランジスタセルの外周を画定している。トレンチ１２４の内壁には、ゲート酸化層１３０が設けられている。トレンチ１２４には、ポリシリコン、すなわち多結晶シリコンが埋め込まれている。半導体基板１００の背面には、ドレイン電極が接続されており、２つのソース領域１４０及びボディ領域１１６には、ソース電極が接続されており、トレンチ１２４に埋め込まれたポリシリコンには、ゲート電極が接続されている。
【００１６】
本発明では、新たなマスキングプロセスを追加することを必要とせずに、図２に示すようなトレンチＤＭＯＳ構造体にツェナーダイオードを組み込む。図１１は、本発明に基づいて製造された素子の断面を示している。図１１に示す実施例では、ツェナーダイオードは、カソード領域１４５とアノード領域１４８から構成されている。後述するように、図１１に示す構造は、ＤＭＯＳトランジスタのソース領域１４０及びツェナーダイオードの
ｎ＋カソード領域１４５を同じマスキングプロセス及び打込みプロセスで形成できるという利点がある。
【００１７】
図３〜図１２は、本発明に基づくＤＭＯＳ素子を製造するためのプロセスを説明する図である。図３に示すように、まず、従来と同様のｎ＋ドープ基板１００上にｎ−ドープエピタキシャル層１０４を成長させる。エピタキシャル層１０４は、例えば３０ボルト素子の場合、５．５ミクロンの厚みに形成するとよい。次に、打込み及び拡散プロセスによって、ｐ−ボディ領域１１６を形成する。ｐ−ボディ領域１１６を形成するための打込みプロセスは、基板全体に亘って均一に行うため、マスキングプロセスは不要である。ｐ−ボディ領域１１６には、４０〜６０ＫｅＶで、ドーズ量を約５．５×１０１３／ｃｍ３として、ホウ素を打ち込む。
【００１８】
次に、図４に示すように、エピタキシャル層１０４の表面を酸化層で覆いマスク層を形成し、このマスク層を従来と同様の手法で露光してパターン化し、マスク部１２０のみを残す。マスク部１２０は、トレンチの位置を画定するために用いられる。また、パターン化されたマスク部１２０は、トレンチ１２４の側壁を画定する。トレンチ１２４を、マスク部１２０の開口部を介して反応性イオンエッチングによって通常１．５〜２．５μの深さにドライエッチングする。
【００１９】
トレンチ１２４をエッチングした後、トレンチ１２４の側壁を平坦化する。最初に、ケミカルドライエッチング（dry chemical etch）により、トレンチ１２４の側壁から酸化物の薄膜（通常約５００〜１，０００Å）を取り除き、これにより、反応性イオンエッチングプロセスによって生じる損傷（damage）を除去する。次に、犠牲二酸化シリコン層（sacrificial silicon dioxide layer）（図示せず）をトレンチ１２４及びマスク部１２０上に成長させる。緩衝酸化層エッチング（buffer oxide etch）又はＨＦエッチング（HF etch）によって、犠牲二酸化シリコン層及びマスク部１２０を除去し、得られるトレンチ１２４の側壁をできる限り平坦にする。
【００２０】
次に、図５に示すように、構造体全体にゲート酸化層１３０を蒸着させ、このゲート酸化層１３０がトレンチ１２０の側壁及びｐ−ボディ領域１１６の表面を覆う。ゲート酸化層１３０は、通常５００〜８００Åの厚みに形成される。次に、トレンチ１２４内にポリシリコン１５２、すなわち多結晶シリコンを埋め込む。この蒸着の前に、ポリシリコン１５２は、通常、亜リン酸クロライド（phosphorous chloride）でドーピングされるか、又はヒ素又はリンを打ち込み、これにより、ポリシリコン１５２の抵抗率を通常２０Ω／ｍ以下の範囲に低減する。幾つかの実施例においては、ポリシリコンを２工程のプロセスによって蒸着させてもよい。すなわち、第１の工程において、ドーピングされていないポリシリコンをトレンチの側壁に蒸着させ、続く第２の工程において、ドープされたポリシリコンを蒸着させる。多くの場合、ドーピングされたポリシリコン層の厚みは、ドーピングされていないポリシリコン層の厚みより厚く形成される。例えば、合計の厚みを約８０００Åとして、ドーピングされたポリシリコン層の厚みと、ドーピングされていないポリシリコン層の厚みの比を７：１としてもよい。ドーピングされていないポリシリコン層は、緩衝層として設けられ、ドーパント材料がゲート酸化層を通り抜けて、ｐ−ボディ領域に侵入することを防止し、パンチスルー現象を更に低減する効果を有している。
【００２１】
次に、図７に示すように、ポリシリコン層１５２をエッチングしてこの厚みを最適化し、ｐボディ領域１１６の表面に亘って形成されているゲート酸化層１３０の一部を露出させる。次に、図８に示すように、ゲート酸化層１３０及びドーピングされたポリシリコン層１５２の露出された表面の上に、ドーピングされていないポリシリコン層１６０を蒸着させる。ドーピングされていないポリシリコン層１６０は、ツェナーダイオードが形成される領域を画定し、多くの場合、５０００〜１００００Åの範囲の厚みに形成される。
【００２２】
次に、図９に示すように、ドーピングされていないポリシリコン層１６０をエッチバックし、ＤＭＯＳトランジスタが画定されている領域から完全に取り除く。すなわち、ドーピングされていないポリシリコン層１６０は、ＤＭＯＳのトレンチ及びボディ領域に重ならないように取り除かれる。したがって、ドーピングされていないポリシリコン層１６０は、ツェナーダイオードが形成される領域のみに残る。
【００２３】
次に、図１０に示すように、フォトレジストマスキングプロセスを用いて、パターンを有するマスク層１７０を形成する。パターンを有するマスク層１７０は、ＤＭＯＳトランジスタのソース領域１４０と、ツェナーダイオードのｎ＋カソード領域１４５とを画定する。次に、打込み及び拡散プロセスによって、ソース領域１４０及びカソード領域１４５を形成する。例えば、このソース領域１４０には、８０ＫｅＶで、ドーズ量を通常８×１０１５／ｃｍ２〜１．２×１０１６／ｃｍ２として、ヒ素を打ち込む。打込みが行われた後、ヒ素が約０．５μの深さに拡散する。次に、図１１に示すように、従来と同様の方法でマスク層１７０を取り除き、ツェナーダイオードにおける所望の降伏電圧が実現されるように、カソード領域１４５とアノード領域１４８に中性ホウ素（neutral boron）を打ち込む。
【００２４】
そして、図１２に示すように、トレンチＤＭＯＳトランジスタは、この構造上に、通常の方法によってＢＰＳＧ層を形成し、パターン化してソース及びゲート電極が接続されるＢＰＳＧ領域を画定することにより、完成する。また、基板の底面には、ドレインコンタクト層を形成する。最後に、パッドマスクを用いて、パッドコンタクトを画定する。
【００２５】
以上、様々な実施例を詳細に図示し、説明したが、上述の説明から、本発明に基づくこれらの実施例を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の主旨及び範囲から逸脱するものではない。例えば、本発明の製造方法に基づいて、ここで述べた実施例とはそれぞれの半導体領域の伝導性が逆のトレンチＤＭＯＳトランジスタ及びツェナーダイオードを製造することもできる。
【図面の簡単な説明】
【００２６】
【図１】ＤＭＯＳのソースとゲートの間に配設されたツェナーダイオードを備える一般的なＮチャンネルＤＭＯＳの等価回路を示す回路図である。
【図２】従来のトレンチＤＭＯＳトランジスタ構造体の断面図である。
【図３】本発明に基づく、過電圧保護機構を有するＤＭＯＳトランジスタを製造する製造工程を説明する断面図である。
【図４】本発明に基づく、過電圧保護機構を有するＤＭＯＳトランジスタを製造する製造工程を説明する断面図である。
【図５】本発明に基づく、過電圧保護機構を有するＤＭＯＳトランジスタを製造する製造工程を説明する断面図である。
【図６】本発明に基づく、過電圧保護機構を有するＤＭＯＳトランジスタを製造する製造工程を説明する断面図である。
【図７】本発明に基づく、過電圧保護機構を有するＤＭＯＳトランジスタを製造する製造工程を説明する断面図である。
【図８】本発明に基づく、過電圧保護機構を有するＤＭＯＳトランジスタを製造する製造工程を説明する断面図である。
【図９】本発明に基づく、過電圧保護機構を有するＤＭＯＳトランジスタを製造する製造工程を説明する断面図である。
【図１０】本発明に基づく、過電圧保護機構を有するＤＭＯＳトランジスタを製造する製造工程を説明する断面図である。
【図１１】本発明に基づく、過電圧保護機構を有するＤＭＯＳトランジスタを製造する製造工程を説明する断面図である。
【図１２】本発明に基づく、過電圧保護機構を有するＤＭＯＳトランジスタを製造する製造工程を説明する断面図である。
【国際公開パンフレット】
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【国際調査報告】
2004528719.tif 000023