(57)【要約】本発明は、ロウサイドコンポーネントおよび同期式電圧変換回路に関する。同期ＦＥＴ８は、高電圧電源接続部１３４と低電圧電源接続部１３８との間で給電されるドライバ３２によって制御される。タイミング回路１５０は制御入力の信号に従ってドライバ回路を制御する。ドライバ回路３２はタイミング回路１５０から、例えば、レベルシフト回路１３６によって分離され、このドライバ回路の低電圧電源接続部１３８は同期ＦＥＴ８のソースに直接接続されている。これは、一時的に電圧効果を低減させ得る。
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【特許請求の範囲】
【請求項１】
ソース、ドレインおよびゲートを有する同期ＦＥＴと、
高電圧電源接続部と低電圧電源接続部との間に電力供給し、前記同期ＦＥＴを駆動させるための該同期ＦＥＴのゲートに接続された出力を有するドライバ回路と、
制御回路の信号に従って前記ドライバ回路を制御するタイミング回路とを備え、
前記ドライバ回路が前記タイミング回路から分離され、前記ドライバ回路の低電圧電源接続が前記同期ＦＥＴのソースへ直接接続されていることを特徴とするロウサイドコンポーネント。
【請求項２】
前記タイミング回路と前記ドライバ回路との間にレベルシフト回路をさらに備えたことを特徴とする請求項１に記載のロウサイドコンポーネント。
【請求項３】
前記タイミング回路に電力を供給する一対の電圧入力端子をさらに備え、
ソースおよびドレイン端子が前記同期ＦＥＴのソースおよびドレインに接続されていることを特徴とする請求項１または請求項２に記載のロウサイドコンポーネント。
【請求項４】
前記タイミング回路は、前記同期ＦＥＴのドレインにおける電圧に基づいて前記ドライバ回路を制御し、前記タイミング回路のみが、該タイミング回路が前記同期ＦＥＴのドレインにおける負のエッジを検出した後に、制御入力の信号に応答して前記ドライバ回路をオン状態に切り替えることを特徴とする請求項１から請求項３のいずれかに記載のロウサイドコンポーネント。
【請求項５】
前記同期ＦＥＴおよび前記ドライバは、分離した半導体素子ボディに形成され、前記同期ＦＥＴのソースと前記ドライバとの間に直接ボンディングワイヤが直接接続を形成することを特徴とする請求項１から請求項４のいずれかに記載のロウサイドコンポーネント。
【請求項６】
前記同期ＦＥＴおよびドライバは、共通の半導体ボディに集積され、金属経路が前記直接接続を形成することを特徴とする請求項１から請求項４のいずれかに記載のロウサイドコンポーネント。
【請求項７】
制御ＦＥＴを駆動するハイサイドドライバと、
同期ＦＥＴを駆動するロウサイドドライバと、
制御入力の信号を受信し、前記制御入力の信号に従って交互に前記制御ＦＥＴおよび同期ＦＥＴを駆動させるために前記ハイサイドドライバおよびロウサイドドライバを制御する少なくとも１つのタイミング回路とを備え、
前記ハイサイドドライバは、前記タイミング回路から分離されており、レベルシフタを通して前記タイミング回路によって駆動され、
前記ロウサイドドライバは、前記タイミング回路および前記ハイサイドドライバから分離されており、レベルシフタを通して駆動されることを特徴とする同期式ＤＣ−ＤＣ変換回路。
【請求項８】
ソース、ドレインおよびゲートを有し、該ゲートが前記ハイサイドドライバに接続された制御ＦＥＴと、
ソース、ドレインおよびゲートを有し、該ゲートが前記ロウサイドドライバに接続された同期ＦＥＴとをさらに備え、
前記制御回路のソースおよび前記同期ＦＥＴのドレインは出力のためのスイッチングノードにおいて互いに接続され、
前記ロウサイドドライバの低電圧帰還が前記同期ＦＥＴのソースに接続されていることを特徴とする請求項７に記載の同期式ＤＣ−ＤＣ変換回路。
【請求項９】
前記スイッチングノードと出力との間に接続されたインダクタと、
該出力とグランドとの間に接続されたキャパシタとをさらに備えたことを特徴とする請求項８に記載の同期式ＤＣ−ＤＣ変換回路。
【請求項１０】
前記タイミング回路は、前記スイッチングノードにおける電圧に基づいて前記ドライバ回路を制御し、
前記タイミング回路のみが、該タイミング回路が前記スイッチングノードにおいて負のエッジを検出した後に、前記前記制御入力の信号に応じて前記ドライバ回路のうちの１つをオン状態にするであることを特徴とする請求項８または請求項９に記載の同期式ＤＣ−ＤＣ変換回路。
【発明の詳細な説明】
【０００１】
本発明は、集積型電界効果トランジスタおよびドライバに関し、特に（排他的ではないが）、同期化ＤＣ−ＤＣ変換回路に用いられるものに関する。
【０００２】
直流（ＤＣ）−ＤＣ変換器が従来から知られており、一般に、あるＤＣ電圧レベルを異なる電圧レベルに変換するために、例えば、１２Ｖ電圧源から１．５Ｖ電圧線（ｖｏｌｔａｇｅ ｒａｉｌ）を得るために用いられる。
【０００３】
ある種の変換器（同期式（ｓｙｎｃｈｒｏｎｏｕｓ）ＤＣ−ＤＣ変換器）が図１に模式的に図示されている。入力電圧Ｖｉｎが入力端子２と入力端子４との間に印加されている。一対のトランジスタ（ここでは、電界効果トランジスタ６および８）が入力端子２と入力端子４との間に接続されている。入力端子２に隣接するトランジスタ６は、制御ＦＥＴまたはハイサイドトランジスタ（ｈｉｇｈ ｓｉｄｅ ｔｒａｎｓｉｓｔｏｒ）として知られ、グランドに隣接するトランジスタ８は同期ＦＥＴ（ｓｙｎｃｈｒｏｎｏｕｓ（ｓｙｎｃ） ＦＥＴ）またはロウサイドトランジスタ（ｌｏｗ ｓｉｄｅ ｔｒａｎｓｉｓｔｏｒ）として知られている。ハイサイドまたはロウサイドのいずれもグランドとは特に関係を有する必要がないが、ハイサイドはロウサイドに比較してより正極側（ｐｏｓｉｔｉｖｅ）である。
【０００４】
トランジスタ６とトランジスタ８との間のノードは、スイッチングノード１０として知られている。このスイッチングノードは、インダクタンス１２を通過してキャパシタ１４を介して出力１６へ供給する。
【０００５】
制御ＦＥＴおよび同期ＦＥＴは、それぞれドライバ３０および３２によって駆動される。
【０００６】
制御回路１８は、入力制御端子２０からの一の入力およびフィードバック経路２２を介して出力１６から供給を受ける他の入力を有する。制御回路１８は、ＦＥＴ６および８を制御するために制御信号を供給し、それにより、トランジスタ６および８をオフおよびオンに交互に切り替えることによって出力における電圧を一定に維持する。制御信号は、制御ＦＥＴおよび同期ＦＥＴを交互に動作させる互い違いの信号である。マーク−スペース比（ｍａｒｋ−ｓｐａｃｅ ｒａｔｉｏ）、即ち、制御ＦＥＴが動作する時間と同期ＦＥＴが動作する時間との比は、出力１６で所望の電圧を得るために変更される。
【０００７】
このようなＤＣ−ＤＣ変換器の例としては、インテル・コーポレーションによるＷＯ９８／４９６０７およびＬｅｅによる米国特許４７９，０８９に記載されているものを含む。
【０００８】
同期式ＤＣ−ＤＣ変換器の特徴としては、一般に、ハイサイドおよびロウサイドのトランジスタ６および８の両方を同時にスイッチオンすることは望ましくないということである。もし、両トランジスタがオンである場合には、入力電圧は、制御ＦＥＴおよび同期ＦＥＴを介して２つの入力端子２と入力端子４との間に直接電流が通過することによって短絡してしまう。この現象は“シュートスルー（ｓｈｏｏｔ−ｔｈｒｏｕｇｈ）”として知られている。従って、一般に、制御回路１８は、２つのトランジスタ６および８のうち一方のみが一時にオン状態となることを確実にするように構成されている。
【０００９】
従来、これは、２つの電圧を監視することによって実行されていた。スイッチングノード１０における電圧は、ハイサイドトランジスタ６がオフ状態に切り替えられるまで、ロウサイドトランジスタ８をオン状態に切り替えることを防止するために監視される。ロウサイドトランジスタ８のゲート２４における電圧は、ロウサイドトランジスタ８がオフ状態に切り替えられるまで、ハイサイドトランジスタをオン状態に切り替えることを防止するために監視される。ＷＯ９８／４９６０７はこのタイプの回路を記載し、Ｌｅｅによる米国特許５，４７９，０８９も同様にこのタイプの回路を記載している。
【００１０】
いずれのＦＥＴも動作していない不感時間（ｄｅａｄ ｔｉｍｅ）は、同期ＦＥＴの容量およびトランジスタしきい値電圧に依存し、同期ＦＥＴの容量およびトランジスタしきい値電圧は、ＦＥＴの個々の選択に従うのと同様に、選択されたＦＥＴのパラメータの製造によるばらつきのために大きく変化する。このことは、シュートスルーを回避する不感時間を生成するために、制御ＩＣはこれらのパラメータについて控えめな評価を用いなければならないということを意味する。これは、一般的に、制御回路が使用されている特定のＦＥＴに最適化されている場合に可能であろう不感時間よりも長い不感時間である。
【００１１】
現在の趨勢では、スイッチングおよびクロック速度を増加させることにより、ハイサイドトランジスタ６またはロウサイドトランジスタ８がいずれもオン状態でない間の不感時間の意義（ｓｉｇｎｉｆｉｃａｎｃｅ）を増大させる。これは、該時間を低減させることにのみ有利である。
【００１２】
単一のハイサイドトランジスタおよびロウサイドトランジスタの位置に並列に接続された複数のＦＥＴが用いられる場合にさらなる不利益が生じる。並列のＦＥＴは、ＦＥＴが設けられた回路内の可変性や製造ばらつきによって生じるゲート抵抗や他のパラメータの相違によって、正確に同時にスイッチングすることはない。従って、ハイサイドＦＥＴまたはロウサイドＦＥＴの総てがオフに切り替えられる時期、また、他のＦＥＴがオンに切り替えられる時期を正確に決定することは困難になる。一般に適用される解決策は、回路内のゲート抵抗を含む。しかし、これはＭＯＳＦＥＴのスイッチングを遅延させ、特に高周波でのスイッチングロスを増大させる。従って、並列のＦＥＴをより簡単に用いることができる回路構成を提供することは有利である。
【００１３】
図２には、このような同期回路の形態が示されている。ドライバＩＣ１２０は、単一パッケージ１３０内に、タイミング回路１５０、外部の制御ＦＥＴ６に用いられるドライバ３０および外部の同期ＦＥＴ８に用いられるドライバ３２を集積している。図２には示されていはいないが、外部の制御回路１８はタイミング回路１５０へＰＷＭ制御信号を与える。タイミング回路１５０へ電力を供給するために、電圧がパッケージ１３０の入力端子８０と入力端子８２との間に与えられる。入力端子８２の１つは、グランド線１４０へ接続されたグランド端子であり、同期ＦＥＴ８もそれに接続されている。制御ＦＥＴドライバ３０は、制御ＦＥＴ６と同期ＦＥＴ８との間にあるスイッチングノード１０とセパレート電圧入力１３４との間の電圧によって駆動される。制御ＦＥＴドライバ３０は、同期ＦＥＴドライバ３２とは異なるＤＣ電圧で動作し、よって、同期ＦＥＴドライバ３２および制御回路１５０から分離されている。さらに、レベルシフト回路３２によって、制御ＦＥＴドライバ３０が分離されている間に、タイミング回路１５０から制御ＦＥＴドライバ３０へ信号を通過させることを可能とする。従って、制御ＦＥＴドライバ３０を、回路のグランドに対して“浮遊状態（ｆｌｏａｔ）”にすることができる。
【００１４】
この回路の問題点は、使用される正確な接続構成に依存したゲート電圧またはグランド電圧に障害を引き起こし得る様々なリード配線における寄生インダクタンスの影響を少なくとも一部の原因として、スイッチング周波数の限定をうけるということである。
【００１５】
本発明によれば、ソース、ドレインおよびゲートを有する同期ＦＥＴを備えたロウサイドコンポーネントと、高電圧電源接続部と低電圧電源接続部との間に電力供給し、同期ＦＥＴを駆動させるために同期ＦＥＴのゲートに接続された出力を有するドライバ回路と、制御入力の信号に従ってドライバ回路を制御するタイミング回路とを設け、このドライバ回路は、タイミング回路から分離され、このドライバ回路の低電圧電源接続部が同期ＦＥＴのソースに直接接続されている。
【００１６】
このように、本発明は、ＦＥＴのソース電極とそれに関連するゲートドライバ回路のロウサイドとの間に内部的な直接接続を有するロウサイドＦＥＴスイッチング素子を提供する。
この局所的な接続は、特に、低インダクタンス接続になり得る。
ロウサイドドライバを接続する代替的な方法は、様々な不利益をうける。
【００１７】
１つの選択としては、単に、ロウサイドドライバのグランドを回路のグランドに接続することでもよい。この解決策は、現在においては、基本的にディスクリート品を用いた回路構成に用いられる（例えば、図２）。しかしながら、このアプローチは、２つの問題点を有する結果となる。第１の問題点としては、一方においてＭＯＳＦＥＴゲートへ、他方においてグランドを介してＭＯＳＦＥＴのソースへドライバを接続する回路ループによって囲まれた領域が比較的大きいことである。このことは、ゲート−ソース間電圧の応答時間を限定するゲート駆動回路内の高インダクタンスを招き、それによって、スイッチング速度を限定してしまう結果となる。第２の問題点としては、ＦＥＴがスイッチングしたときに、高速で変化する電流が、ソース接続における寄生インダクタンスを介して電圧を発生させることである。ＦＥＴがオン状態に切り替えられたときには、これは、ＦＥＴチップを越えてゲート−ソース間の電圧を低減させ、ＦＥＴのスイッチングを低速にしてしまう。ＦＥＴがオフ状態に切り替えられたときには、これは、ＦＥＴをオン状態へ戻してしまうゲート−ソース間電圧の正のスパイク（ｐｏｓｉｔｉｖｅ ｓｐｉｋｅ）を生じさせ、この現象は、通常、“ゲート反射（ｇａｔｅ ｂｏｕｎｃｅ）”として知られている。
【００１８】
代替的な選択としては、単に、ドライバに隣接するＦＥＴのソースにドライバのグランドを接続することでもよい。これは、前述した２つの問題点のうち第１の問題点、即ち、回路の大きな領域がドライバおよびＦＥＴを含むことに対して対処する。しかし、この代替的な選択には問題点がある。それは、寄生インダクタンスを通過したソース接続における電圧が、今度は、タイミング回路またはドライバ回路のグランド電圧に、通常“グランド反射（ｇｒｏｕｎｄ ｂｏｕｎｃｅ）“として知られている障害を生じ、それは、ドライバ回路またはタイミング回路の誤動作を招いてしまう。
【００１９】
一方、発明者等は、ドライバＩＣをタイミング回路から分離し、かつ、ドライバの低電圧帰還（ｔｈｅ ｌｏｗ ｖｏｌｔａｇｅ ｒｅｔｕｒｎ）をＦＥＴのソースに直接接続することによって、利点を得ることができることを実現した。この直接的、局所的接続は、ゲート−ソース間のループ・インダクタンス（ｌｏｏｐ ｉｎｄｕｃｔａｎｃｅ）を最小化させ、ゲート−ソース間電圧の立ち上り時間および立ち下り時間をより高速にすることに役立つ。さらに、ソース接続における寄生インダクタンスは、ＦＥＴのオン状態への切換え時におけるスイッチングをより遅延させる結果を伴うゲート−ソース間電圧の低下を生じさせない。
【００２０】
さらに、ドライバ回路はタイミング回路から分離されているので、タイミング回路は、接地されたドライバの低電圧側へのＦＥＴのソースの直接接続が別に引き起こすグランド障害に影響を受け難くなる。
【００２１】
レベルシフト回路またはデカップリング回路は、タイミング回路とドライバ回路との間に組み込まれ得る。
【００２２】
ＦＥＴおよびドライバは、別個の半導体ボディに形成され得る。直接接続は、ＦＥＴのソースとドライバとの間に接続されたボンディングワイヤであってよい。
【００２３】
代替的な実施の形態としては、ＦＥＴおよびドライバは、共通の半導体ボディに集積される。
【００２４】
ドライバ回路は、タイミング回路と同じ半導体チップ上に集積され得る。ドライバ回路は、ジャンクション分離によって、若しくは、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）プロセスを用いることによって、ロウサイド部の残部から分離され得る。
ロウサイド部は、単一パッケージに含まれる。
【００２５】
本発明は、制御ＦＥＴおよび同期ＦＥＴの両方を含む完全な電圧レギュレータに適用することもできる。従って、本発明は、制御ＦＥＴを駆動するハイサイドドライバと、同期ＦＥＴを駆動するロウサイドドライバと、制御入力上の信号を受け、この制御入力の信号に従って交互に制御ＦＥＴと同期ＦＥＴとを駆動させるように、ハイサイドドライバとロウサイドドライバを制御するタイミング回路とを備え、ハイサイドドライバはタイミング回路から分離されかつレベルシフタを介してタイミング回路によって駆動され、ロウサイドドライバはタイミング回路およびハイサイドドライバから分離されかつレベルシフタを介して駆動される同期式ＤＣ−ＤＣ変換回路を提供することができる。
【００２６】
回路の様々な要素は、様々な方法でパッケージされ得る。例えば、単一ハイブリッド回路パッケージ（ｓｉｎｇｌｅ ｈｙｂｒｉｄ ｃｉｒｃｕｉｔ ｐａｃｋａｇｅ）は、インダクタおよびキャパシタを除き得るが、全回路を含むことができる。
【００２７】
代替的に、ハイサイドドライバは、制御ＦＥＴと一緒にパッケージされてもよい。１つのセパレートパッケージ（Ａ ｓｅｐａｒａｔｅ ｐａｃｋａｇｅ）がロウサイドドライバおよび同期ＦＥＴを含んでいてもよい。各パッケージは個別のタイミング回路を含んでいてもよい。
【００２８】
本発明をよりよく理解するために、次に、詳細な実施の形態が、あくまでも例として、添付図面を参照しつつ記載される。
同一または類似の構成要素には、同一の参照番号が付されている。
【００２９】
図３を参照して、本発明に従った回路が記述される。この回路は、図２に示された同期式バック変換回路（ｓｙｎｃｈｒｏｎｏｕｓ ｂｕｃｋ ｃｏｎｖｅｒｔｅｒ ｃｉｒｃｕｉｔ）の変形を示している。図２に示したとおり、タイミング回路１５０は、制御ＦＥＴ６を駆動させるために制御ＦＥＴドライバ３０を制御し、同期ＦＥＴ８を駆動させるために同期ＦＥＴドライバ３２を制御する。制御ＦＥＴドライバ３０は、同期ＦＥＴドライバ３２とは異なるＤＣ電圧で動作し、よって、制御ＦＥＴドライバ３０は、同期ＦＥＴ３２およびタイミング回路１５０から基板上で分離されている。さらに、レベルシフト回路１３２は、制御ＦＥＴドライバ３０が分離されている間に、信号がタイミング回路１８から制御ＦＥＴドライバ３０へ通過することを可能とする。制御ＦＥＴドライバ３０は、回路のグランドに対して“浮遊状態”になることができる。
【００３０】
レベルシフト回路１３６は、同期ＦＥＴドライバ３２を分離する。当業者は、任意の適当な方法でレベルシフト回路１３６を実施することができるであろう。同期ＦＥＴドライバ３２は、制御ＦＥＴドライバ３０からも分離されている。
【００３１】
本実施の形態において、制御ＦＥＴ６は、ソース１０２、ゲート１０４およびドレイン１００のパッドを有する個別の半導体ダイである。同様に、同期ＦＥＴ８は、ソース１０８、ドレイン１０６およびゲート１１０を有する個別の半導体ダイである。これらのＦＥＴはともにｎチャネルエンハンスメント型ＭＯＳＦＥＴである。他の形態のＦＥＴが、駆動するのに必要とされる負荷に依存して用いられ得る。
【００３２】
同期ＦＥＴ３２の低電圧側は、直接接続１３８によって同期ＦＥＴのソース１０８へ直接に接続されている。
【００３３】
直接接続１３８は、ゲートを駆動するために用いられる電流にとって、低インダクタンスの帰還経路を提供する。図２に示された構成では、ゲート電流の帰還経路は、インダクタ１２８および共通のグランド線１４０を介して、さらに入力端子８２を介する。図２の先行技術の構成におけるこのループは、必然的に大きな領域を囲まなければならず、従って、大きなインダクタンスを有するが、直接接続１３８を有する本発明の構成においては激減している。
【００３４】
さらに、同期ＦＥＴドライバ３２の分離は、直接接続１３８は、半導体ダイのボディの電圧が大きく振れる（ｓｗｉｎｇ）という逆効果（これは、特に、タイミング回路１５０に影響し得る）を有しない。これらの振れ（ｓｗｉｎｇ）は、寄生インダクタ１２２、１２４、１２６、１２８における、特に、図２の構成における同期ＦＥＴ８のソース１０８とグランド線１４０との間のインダクタ１２８における振れ電流（ｓｗｉｎｇ ｃｕｒｒｅｎｔ）の効果によって生じる、同期ＦＥＴ８のソース１０８での大きな電圧の振れ（ｖｏｌｔａｇｅ ｓｗｉｎｇ）によって引き起こされる。特に（Ｉｎ ｅｘｔｒｅｍｉｓ）、このような電圧の振れ（グランド反射）は、タイミング回路１５０の制御ロジックにエラーを生じさせたり、不正確な遷移を生じさせ得る。一方、本発明は、これらの影響を最小限にするために、同期ＦＥＴドライバ３２から総ての敏感なタイミング回路１５０を分離する。
【００３５】
同期ＦＥＴ３２の分離は、多くの方法で達成することができる。例えば、同期ＦＥＴ３２および制御ＦＥＴ３０のドライバは、ＳＯＩプロセスを用いて、または、ジャンクション分離などの素子分離技術を用いて、単一の半導体ダイ内にタイミング回路とともに集積され得る。このアプローチの例は、ＵＳ Ｐｈｉｌｉｐｓ Ｃｏｒｐ．に譲渡された、Ｂｉｒｄらによる米国特許４，９２９，８８４に記載されている。
【００３６】
しかしながら、図４に示されている、本発明の好適な実施の形態によれば、制御ＦＥＴ６および同期ＦＥＴ８は個別のダイとして実施され、ドライバ回路およびタイミング回路は単一のダイ１４２として実施される。
【００３７】
ＭＯＳＦＥＴ６および８は、それらの下側にドレインの接続部を有する。制御ＦＥＴ６は、ドレインパッド１４６上に搭載され、同期ＦＥＴ８は、スイッチングノード１０の上に搭載されている。厚いボンディングワイヤ１７２は、制御ＦＥＴ６をスイッチングノード１０に接続し、さらに、ドレインパッド１４６をドレインピン１７４に接続し、同期ＦＥＴ８のソース１０８をソースピン１５１に接続している。制御ピン１７６は、ボンディングワイヤ１７８を通してドライブダイ１４２上の制御入力９０に接続されている。
【００３８】
パッケージは任意の公知の方法で達成され得る。ピン１７４、１７６、１８０は、リードフレーム１７０から構成されていてもよい。
【００３９】
直接接続１３８は、ドライバＩＣ１４２上のパッド１４４と同期ＦＥＴ６上のソースパッド１０８との間にある。パッド１４４は、同期ＦＥＴドライバ回路３２の低電圧帰還（ｌｏｗ ｖｏｌｔａｇｅ ｒｅｔｕｒｎ）である。
【００４０】
ドライバのグランド帰還とトランジスタのソースとの間の接続は可能な限り直接的であることがより好ましい。図５は、図４に基づく２つの構成におけるグランド反射を図示するため、同期ＦＥＴ６を介したゲート−ソース間電圧を図示している。図５ａの構成では、図４に示すように、ドライバ上のパッド１４４がボンディングワイヤ１３８によってソースパッド１４８に直接接続されている。図５ｂの構成では、直接接続は、高電流ボンディングワイヤ１５２を用いてソースパッド１４８が接続されているソースピン１５０とドライバパッド１４４との間に代替している。この小さな改変（総て同一パッケージ内であるが）は、ゲート反射に非常に著しい変化を与え、それは、図５ｂの構成における著しさ（ｓｉｇｎｉｆｉｃａｎｔ）が図５ａの構成におけるもののほぼ２倍となる。
【００４１】
図６に模式的に示された、本発明の第２の実施の形態によれば、第１の実施の形態のように両方のＦＥＴを含む単一パッケージの代わりに、それぞれドライバ回路およびＦＥＴの１つを含む一対の相補型パッケージ５２および５６が提供される。
【００４２】
前述のとおり、同期ＦＥＴドライバ３２は、同期ＦＥＴ８のソース１０８へ直接的にロウサイド接続１３８を有する。これは、図１の構成と同様の利点を有する。
【００４３】
制御ＦＥＴ６は、対応するハイサイドドライバ回路３２と共にパッケージ５２内にパッケージングされている。同期ＦＥＴ８は、対応するロウサイドドライバ回路３０と共に他のパッケージ５６内にパッケージングされている。
【００４４】
好適な実施の形態において、パッケージ５２および５６の両方は、スイッチングノード１０の電圧が所定の値未満に低下したときに、対応するＦＥＴを単にスイッチオンする論理回路１５０を含む。このことは、パッケージ５２および５６は、ともに入力３４の同一の制御パルスによって共通に制御されるほか、パッケージ５２と５６との間を通信させる必要がないことを意味する。
【００４５】
従って、分離したパッケージ５２および５６は、それらの組合せによってシュートスルーを防止する。同一のパッケージ内において、シュートスルーを防止するための他の回路要素からの追加の信号を必要とすることなく、対応するＦＥＴを有するドライバを集積することは、図６の構成が高速スイッチングを可能とすることを意味する。
【００４６】
ドライバ３０および３２を駆動するためのドライバ電圧は、パッケージ５２および５４の両方の入力８０に与えられる。そのパッケージは、また、グランド入力８２、信号入力９０、ドレイン入力８４およびソース入力８６をも有する。従って、ＦＥＴへハイサイドドレイン電圧を与えるためのドレイン入力８４は、ドライバ５０および５４を駆動する入力から分離している。
【００４７】
昇圧キャパシタ１６２は、昇圧出力９４とスイッチングノード１０との間に接続されている。昇圧キャパシタ１６２は、別のケースよりも、高い電圧を出力することができる。
【００４８】
図７に示されているように、ロウサイド装置５６がパッケージされ得る。ハイサイドパッケージも同様である。類似の要素には、図４における要素と同様の参照番号が付されている。スイッチングノード出力が、同期ＦＥＴを搭載したパッケージングパッド上に接続されたピン１８２を介している点が１つの相違点である。制御１８４、高電圧１８６および低電圧１８８のピンは同様に設けられている。直接ボンディングワイヤ１３８は、ドライバ／論理回路ダイ１４３上のドライバ回路３２の低電圧帰還を、同期ＦＥＴ８のソース１０８へ直接的に接続する。
【００４９】
図８は、同期ＦＥＴ８、ドライバ３２およびタイミング回路１５０が共通の半導体ボディ１９０上の分離した領域として実施された代替的な構成を図示している。メタライゼーション経路１９２が、直接接続を形成する。メタライゼーション経路１９２は、任意の適切な材料、例えば、アルミニウム、ポリシリコン、アモルファス・シリコン、シリサイドあるいはポリサイドなどの金属から形成され得る。
【００５０】
本発明は、記載された実施の形態に限定されない。また、当業者は、他の可能性を容易に想到できるであろう。
【００５１】
パッケージ間で構成要素を分割した方法は、要求に応じて変更可能である。同期式ＤＣ−ＤＣ変換器の全ては、単一ハイブリッド回路であってもよい。代替的に、２つのＦＥＴは、それぞれ独自のタイミング回路およびドライバ回路とともに集積されたセパレート型パッケージであってもよい。レベルシフト回路に任意の適切な形態を用いてもよい。いくつかのアプローチでは、簡単なデカップリングキャパシタが充分に用いられ得る。その代わりに、半導体ダイ上で実施することができ、この機能を実行する電子回路が、知られておりかつ使用し得る。
【００５２】
本発明は、同期式ＤＣ−ＤＣ変換回路での使用に適しているだけでなく、より一般的な用途にも適している。例えば、数百キロヘルツでスイッチングする傾向のあるオーディオ用のクラスＤ増幅器と共に用いてもよい。
【図面の簡単な説明】
【図１】
従来の同期式ＤＣ−ＤＣ変換器の模式図。
【図２】
関連した構成の模式図。
【図３】
本発明による第１の実施の形態の模式図。
【図４】
第１の実施の形態の模式図。
【図５】
第１の実施の形態の構成がゲート反射をどれほど低減させたかを示す図。
【図６】
本発明による第２の実施の形態の回路図。
【図７】
第２の実施の形態に用いられるパッケージの１つを示した図。
【図８】
本発明の第３の実施の形態を示す図。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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