(57)【要約】第１および第２の複数の試験配列、例えばスキャン・チェーンを有する試験可能な電子デバイスを試験する方法が開示される。第１シフト・レジスタ（１１０）を第２シフト・レジスタ（１３０）と並列に使用することにより、第１試験ベクトル（１０２）および第２試験ベクトル（１０４）を複数の試験ベクトル（１０２ａ−ｃ、１０４ａ−ｃ）に時分割多重化し、第１および第２の複数の試験配列に対応する。第１シフト・レジスタ（１１０）および第２シフト・レジスタ（１３０）のサイズを変更することにより、電子デバイスの接触ピンの数と必要な試験時間とのトレード・オフを調整できる。好ましくは、第１シフト・レジスタ（１１０）を第１バッファ・レジスタ（１２０）に接続し、第２シフト・レジスタ（１３０）を第２バッファ・レジスタ（１４０）に接続して、試験・データの安定性を向上させる。第１シフト・レジスタ（１１０）および第２シフト・レジスタ（１３０）は、大きいシフト・レジスタ、例えば境界スキャン・チェーンのパーティションであってもよい。またこの方法を、逆方向に使用して、試験結果ベクトルを試験可能な電子デバイスの出力側で単一ベクトルに時分割多重化できる。
2004519675.tif 000002
【特許請求の範囲】
【請求項１】
第１の複数の試験配列および第２の複数の試験配列を有する試験可能な電子デバイスを試験する方法であって、
第１シフト・レジスタと第１試験データ・チャネルとの間で第１試験データを直列に伝達し、それと少なくとも部分的に同時に、第２シフト・レジスタと第２試験データ・チャネルとの間で第２試験データを直列に伝達するステップと、
前記第１の複数の試験配列と前記第１シフト・レジスタとの間で前記第１試験データを並列に伝達し、それと少なくとも部分的に同時に、前記第２の複数の試験配列と前記第２シフト・レジスタとの間で前記第２試験データを並列に伝達するステップとを備える方法。
【請求項２】
前記第１シフト・レジスタから第１バッファ・レジスタに前記第１試験データを複写するステップと、前記第２シフト・レジスタから第２バッファ・レジスタに前記第２試験データを複写するステップとをさらに備える、請求項１に記載の方法。
【請求項３】
前記第１試験データを直列に伝達するステップが、前記第１試験データ・チャネルから前記第１シフト・レジスタに向かう方向であり、
前記第２試験データを直列に伝達するステップが、前記第２試験データ・チャネルから前記第２シフト・レジスタに向かう方向であり、
前記第１試験データを並列に伝達するステップが、前記第１シフト・レジスタから前記第１の複数の試験配列に向かう方向であり、
前記第２試験データを並列に伝達するステップが、前記第２シフト・レジスタから前記第２の複数の試験配列に向かう方向である、請求項１または２に記載の方法。
【請求項４】
前記第１の複数の試験配列からの第１試験結果データを第３シフト・レジスタに並列に受け入れ、それと少なくとも部分的に同時に、前記第２の複数の試験配列からの第２試験結果データを第４シフト・レジスタに並列に受け入れるステップと、
前記第１試験結果データを前記第３シフト・レジスタから第３試験データ・チャネルに直列に送り出し、それと少なくとも部分的に同時に、前記第２試験結果データを前記第４シフト・レジスタから前記第４試験データ・チャネルに直列に送り出すステップとをさらに備える、請求項３に記載の方法。
【請求項５】
第１の複数の試験配列および第２の複数の試験配列と、
第１接点および第２接点と、
前記第１接点と前記第１の複数の試験配列との間に接続され、前記第１試験データを前記第１接点に直列に伝達し、かつ前記第１試験データを前記第１の複数の試験配列に並列に伝達する、第１シフト・レジスタと、
前記第２接点と前記第２の複数の試験配列との間に接続され、前記第１試験データを直列に伝達するのと少なくとも部分的に同時に、前記第２試験データを前記第２接点に直列に伝達し、かつ前記第１試験データを並列に伝達するのと少なくとも部分的に同時に、前記第２試験データを前記第２の複数の試験配列に並列に伝達する、第２シフト・レジスタとを備えている、試験可能な電子デバイス。
【請求項６】
前記第１シフト・レジスタが前記第２シフト・レジスタに接続されている、請求項５に記載の試験可能な電子デバイス。
【請求項７】
前記第１シフト・レジスタおよび前記第２シフト・レジスタが、境界スキャン・レジスタの一部である、請求項６に記載の試験可能な電子デバイス。
【請求項８】
前記第１シフト・レジスタが、前記第１試験データを前記第１接点から前記第１の複数の試験配列に伝達するように配置され、かつ前記第２シフト・レジスタが、前記第２試験データを前記第２接点から前記第２の複数の試験配列に伝達するように配置された試験可能な電子デバイスであって、さらに
第３接点および第４接点と、
前記第３接点と前記第１の複数の試験配列との間に接続され、前記第１試験データを前記第３接点に直列に送り出し、かつ前記第１試験データを前記第１の複数の試験配列から並列に受け入れる、前記第３シフト・レジスタと、
第４接点と前記第２の複数の試験配列との間に接続され、前記第１試験結果データを直列に送り出すのと少なくとも部分的に同時に、第２試験結果データを前記第４接点に直列に送り出し、かつ、前記第１試験結果データを並列に受け取るのと少なくとも部分的に同時に、前記第２試験データを前記第２の複数の試験配列から並列に受け入れる、前記第４シフト・レジスタとを備えている、請求項５に記載の試験可能な電子デバイス。
【請求項９】
前記第３シフト・レジスタが前記第４シフト・レジスタ接続されている、請求項８に記載の試験可能な電子デバイス。
【請求項１０】
前記第３シフト・レジスタおよび前記第４シフト・レジスタが境界スキャン・レジスタの一部である、請求項９に記載の試験可能な電子デバイス。
【請求項１１】
第１の複数の試験配列と第２の複数の試験配列とを有する試験可能な電子デバイスを試験する試験装置であって、
第１試験データ・チャネルおよび第２試験データ・チャネルと、
前記第１試験データ・チャネルに接続され、第１試験データを前記第１試験データ・チャネルに直列に伝達し、かつ前記第１試験データを前記第１の複数の試験配列に並列に伝達する、第１シフト・レジスタと、
前記第２試験データ・チャネルに接続され、前記第１試験データを直列に伝達するのと少なくとも部分的に同時に、前記第２試験データを第２試験データ・チャネルに直列に伝達し、かつ前記第１試験データを並列に伝達するのと少なくとも部分的に同時に、前記第２試験データを前記第２の複数の試験配列に並列に伝達する、前記第２シフト・レジスタとを備えている試験装置。
【請求項１２】
前記第１シフト・レジスタが第１バッファ・レジスタに接続され、前記第２シフト・レジスタが第２バッファ・レジスタに接続されている、請求項１１に記載の試験装置。
【請求項１３】
前記第１シフト・レジスタと前記第２シフト・レジスタとが第１クロックに応答し、前記第１バッファ・レジスタと前記第２バッファ・レジスタとが第２クロックに応答する、請求項１２に記載の試験装置。
【請求項１４】
前記第１シフト・レジスタが、前記第１試験データを第１試験チャネルから前記第１の複数の試験配列に伝達するように配置され、かつ前記第２シフト・レジスタが、前記第２試験データを第２試験チャネルから前記第２の複数の試験配列に伝達するように配置された試験装置であって、さらに、前記試験装置は、
第３試験チャネルおよび第４試験チャネルと、
第３試験データ・チャネルに接続され、前記第１試験結果データを前記第３試験データ・チャネルに直列に送り出し、かつ前記第１試験結果データを前記第１の複数の試験配列から並列に受け入れる、前記第３シフト・レジスタと、
前記第４試験データ・チャネルに接続され、前記第１試験結果データを直列に送り出すのと少なくとも部分的に同時に、第２試験結果データを前記第４試験データ・チャネルに直列に送り出し、かつ、前記第１試験結果データを並列に受け取るのと少なくとも部分的に同時に、前記第２試験結果データを前記第２の複数の試験配列から並列に受け入れる、前記第４シフト・レジスタとを備えている、請求項１２に記載の試験装置。
【請求項１５】
第１の複数のトライステート・バッファからの各トライステート・バッファが前記第１シフト・レジスタの出力を前記第３シフト・レジスタに接続する、前記第１の複数のトライステート・バッファと、
前記第２の複数のトライステート・バッファからの各トライステート・バッファが前記第２シフト・レジスタの出力を前記第４シフト・レジスタに接続する、第２の複数のトライステート・バッファとをさらに備えている、請求項１４に記載の試験装置。
【発明の詳細な説明】
【０００１】
本発明は、第１の複数の試験配列および第２の複数の試験配列を有する試験可能な電子デバイスを試験する方法に関する。
【０００２】
本発明はまた、第１の複数の試験配列および第２の複数の試験配列を有する試験可能な電子デバイスに関する。
【０００３】
本発明はさらに、そのような電子デバイスを試験する試験装置に関する。
【０００４】
１９９６年の、ＩＢＭ  Ｊｏｕｒｎａｌ  ｏｎ  Ｒｅｓｅａｒｃｈ  ａｎｄ  Ｄｅｖｅｌｏｐｍｅｎｔ、第４０巻、４６１から４７４頁、Ｎｏ．４は、第１の複数の試験配列および第２の複数の試験配列を有する電子デバイスを試験する試験方法を記載している。集積回路（ＩＣ）試験のコストおよび特に自動化試験装置（ＡＴＥ）は、半導体産業にとっての重要な問題である。高速化、精度の向上、タイムセットの増加、ベクトル・メモリの増加、ピン数の増加に対するさらに進んだ要求が、ＡＴＥコストの低減の全利益を相殺すると予測される。ＩＣ設計により進んだ試験性を考慮した設計（ＤＦＴ）を取り入れることが、ＡＴＥコストの上昇傾向を抑え、ローコストのＡＴＥを可能にする唯一の方法であると思われる。
【０００５】
前述の従来技術では、ローコストの試験に対しＤＦＴ技術を実現する少ないピン数の試験方法（ＲＰＣＴ）を開示している。このＤＦＴ技術は、試験器で接触する必要があるＩＣのピン数を減少させる方法である。ＲＰＣＴの基本原理は、スキャン・データ・ピンだけ、すなわちスキャン・チェーンの入力および出力ピン、例えば第１の複数の試験配列、境界スキャン・チェーンの試験データ入力（ＴＤＩ）ピンおよび試験データ出力（ＴＤＯ）ピン、試験制御ピン、およびクロック・ピンが、全機能試験器チャネルに接続される。第２の複数の試験配列に接続する、残りの機能ピンすべてにアクセスするには、ピンを介する直接アクセスの代わりに、境界スキャン・チェーンを介して行う。
【０００６】
ＲＰＣＴ方法は、スキャン・チェーンの数が制限される場合だけにしか有効に使用できない欠点がある。ピン数と同じだけの多数のスキャン・チェーンが可能な場合には、ＩＣ設計に集積化され、ＲＰＣＴ方法は利点を持たない。なぜなら、すべてのピンがスキャン・データ・ピンとして使用され、したがってすべてのピンが接触する必要があるからである。
【０００７】
本発明の第１目的は、例えば試験接続またはデジタル試験器チャネルのような試験資源の節減が可能な最初のパラグラフに従う試験方法を提供して、多数の試験配列、例えばスキャン・チェーンを有する電子デバイスを試験することである。
【０００８】
本発明の第２目的は、多数の試験配列を有する最初のパラグラフに従う試験可能な電子デバイスを提供し、それにより多数の試験配列を、試験装置を用いて少数の試験接続により試験できるようにすることである。
【０００９】
本発明の第３目的は、少数の試験接続により最初のパラグラフに従う試験装置を提供して、多数の試験配列を有する電子デバイスを試験することである。この目的のため、本発明は、独立請求項に記載される試験方法、試験可能デバイス、および試験装置を提供することである。有利な実施形態は、従属請求項に記載されている。
【００１０】
次に、本発明の第１目的は、請求項１に記載される、電子デバイスを試験する試験方法により実現される。並列配置された複数シフト・レジスタを使用することにより、試験データを電子デバイスとの間でシフトし、少数の試験データ・チャネル、例えば電子デバイスの入力／出力ピンまたは試験装置の試験・チャネルを接続するだけで、電子デバイス上の全試験配列との試験データ伝達を確立できる。したがって、シフト・レジスタの深さを選択することにより、例えば試験配列の数量サイズを選択することにより、試験速度と必要な資源との間のトレード・オフを調整できる。またこれにより、試験中のデバイス当りの必要な接続数を減少させることができる理由から、複数電子デバイスを並列に試験できる。明らかに、これにより、試験コストの点で大きい利益がもたらされる。
【００１１】
この方法が、第１シフト・レジスタから第１バッファ・レジスタに第１試験データを複写するステップと、第２シフト・レジスタから第２バッファ・レジスタに第２試験データを複写するステップとをさらに備える場合には、利点がある。バッファ・レジスタを備えることにより、シフト・レジスタのシフト・モードの間の、試験中のデバイスに供給される試験データ信号の安定性が向上する。
【００１２】
本発明による方法の実施形態では、第１試験データを直列に伝達するステップは、第１試験データ・チャネルから第１シフト・レジスタにデータを送る。また、第２試験データを直列に伝達するステップは、第２試験データ・チャネルから第２シフト・レジスタにデータを送る。さらに、第１試験データを並列に伝達するステップは、第１シフト・レジスタから第１の複数の試験配列にデータを送る。第２試験データを並列に伝達するステップは、第２シフト・レジスタから第２の複数の試験配列にデータを送る。
【００１３】
好ましくは、前述の実施形態の方法は、第１の複数の試験配列からの第１試験結果データを第３シフト・レジスタに並列に受け入れ、それと少なくとも部分的に同時に、第２の複数の試験配列からの第２試験結果データを第４シフト・レジスタに並列に受け入れるステップと、第３シフト・レジスタから第３試験データ・チャネルに第１試験結果データを直列に送り出し、それと少なくとも部分的に同時に、第２試験結果データを第４シフト・レジスタから第４試験データ・チャネルに直列に送り出すステップとを更に備える。試験配列のパーティション、例えば複数の試験配列の入力および出力両側の、複数の少なくとも部分的に並列動作しているシフト・レジスタを使用して、試験データ入力を時分割多重化し、試験データ出力を時分割多重化することにより、必要な試験データ・チャネルの数、例えば試験装置の接続されるピンまたは試験・チャネルを、複数の試験配列両側で減少させることができる。
【００１４】
次に、本発明の第２目的は、請求項５に記載される試験可能電子デバイスにより実現される。ＩＣのような電子デバイスにそれぞれが試験データ・チャネル、例えば入力ピンまたは出力ピンに接続された状態複数のシフト・レジスタを追加することにより、試験データを、其の際にターゲットの試験配列すべてを試験装置に接続する必要無しに、電子デバイス上のターゲットの試験配列に少なくとも部分的に並列伝達できる。
【００１５】
第１シフト・レジスタが第２シフト・レジスタに接続されている場合には、利点がある。複数のシフト・レジスタを相互にチェーン状に接続することにより、いくつかの段階の階層的動作が可能になる。複数のシフト・レジスタは、単一レジスタまたは独立の複数シフト・レジスタとして動作できる。
【００１６】
第１シフト・レジスタおよび第２シフト・レジスタが境界スキャン・レジスタの一部である場合には、別の利点がある。このような配列では、例えば複数の独立シフト・レジスタとして、または単一シフト・レジスタとしてシフト・レジスタの動作モードを境界スキャン状態マシンにより制御できる。例えばこれは、複数のシフト・レジスタ・モード内で境界スキャン・レジスタの所望のシフトおよび取込み動作を定義している複数の追加状態を用いて、状態マシンを拡張することにより達成される。
【００１７】
本発明による電子デバイスの実施形態では、第１シフト・レジスタは、第１接点から第１の複数の試験配列に第１試験データを伝達するように配置され、また第２シフト・レジスタは、第２接点から第２の複数の試験配列に第２試験データを伝達するように配置され、さらに電子デバイスは第３接点および第４接点を備える。第３接点と第１の複数の試験配列と間に接続された第３シフト・レジスタは、第１試験結果データを第３接点に直列に送り出し、かつ第１の複数の試験配列から第１試験結果データを並列に受け取る。第４接点と第２の複数の試験配列間に接続された第４シフト・レジスタは、第１試験結果データの直列送出しと少なくとも部分的に同時に、第２試験結果データを第４接点に直列に送り出し、かつ第１試験結果データの並列受取りと少なく部分的に同時に、第２の複数の試験配列から第２試験結果データを並列に受け取る。試験データ出力を時分割多重化する複数のシフト・レジスタを備えることにより、出力側の必要な試験データ・チャネルを減少させることができる。これはさらに、試験装置との必要な相互接続数を減少させる。好ましくは、第３および第４レジスタを単一レジスタとして動作するように接続し、それらを境界スキャン・レジスタの一部にできる。試験配列の入力および出力両側のシフト・レジスタすべては、この境界スキャン・レジスタの一部にでき、その場合には、境界スキャン・レジスタを、境界スキャン状態マシンの制御により効率的にさらに小さい小部分に分割して、所望の複数シフト・レジスタ構成に適合させる。
【００１８】
次に、本発明の第３目的は、請求項１２に記載する試験装置により実現される。複数シフト・レジスタを並列に使用することは、試験装置にとっても有益であるが、試験中の試験装置とデバイスとの間の相互接続数は必ずしも減少しない。試験装置、特にディジタル試験装置の重要なコスト要因は、適正な試験データ・パターン、例えば試験・ベクトルを試験中のデバイスに伝達するために使用する必要がある、試験・チャネルの数である。この場合、試験・パターンは、試験中のデバイスから並列形式で送り出すかまたは受け取り、シフト・レジスタにより直列に変換できる。試験・チャネルと試験中のデバイスとの間のシフト・レジスタの統合により、必要な試験・チャネルを減少させることができ、コスト面で大きい利益が得られる。
【００１９】
第１シフト・レジスタが第１バッファ・レジスタに接続され、かつ第２シフト・レジスタが第２バッファ・レジスタに接続されている場合には、利点がある。バッファ・レジスタを使用することにより、シフト・レジスタがシフト・モードで動作するとき、信号保全性の点で望ましい安定した出力信号を発生する。
【００２０】
第１シフト・レジスタと第２シフト・レジスタとが第１クロックに応答し、かつ第１バッファ・レジスタと第２バッファ・レジスタとが第２クロックに応答する場合には、別の利点がある。これにより、シフト・レジスタの動作を介する制御が容易になる。試験データを完全に同期した第１および第２シフト・レジスタを介してシフトするだけでなく、第２クロックにより制御される取込みサイクルが、第１クロックからの信号を監視および解読する専用ハードウェアの必要を無くする。
【００２１】
本発明による試験装置の実施形態では、第１シフト・レジスタは、第１試験データを第１試験チャネルから第１の複数の試験配列に伝達するように配置され、第２シフト・レジスタは、第２試験データを第２試験チャネルから第２の複数の試験配列に伝達するように配置され、さらに試験装置は第３試験シャネルと第４試験チャネルとを備える。第３試験データ・チャネルに接続された第３シフト・レジスタは、第１試験結果データを第３試験データ・チャネルに直列に送り出し、かつ第１の複数の試験配列から第１試験結果データを並列に受け取る。第４データ・チャネルに接続された第４シフト・レジスタは、第１試験結果データの直列送出しと少なくとも部分的に同時に、第２試験結果データを第４試験データ・チャネルに直列に送り出し、かつ第１試験結果データの並列受取りと少なく部分的に同時に、第２の複数の試験配列から第２試験結果データを並列に受け取る。シフト・レジスタを、試験中のデバイスへの試験データの送り出しおよびそのデバイスからの試験結果データの受け入れの両方に使用することにより、試験器の入力および出力の両方に必要な試験チャネルを減少させることができる。有利な点として、このことは試験装置の資源コストをさらに低減させる。
【００２２】
試験装置がさらに、第１の複数のトライステート・バッファであって、その第１の複数のトライステート・バッファからの各トライステート・バッファが、第１シフト・レジスタの出力を第３シフト・レジスタの入力に接続している第１の複数のトライステート・バッファと、第２の複数のトライステート・バッファであって、その第２の複数のトライステート・バッファからの各トライステート・バッファが、第２シフト・レジスタの出力を第４シフト・レジスタの入力に接続している第２の複数のトライステート・バッファとを備える場合には、別の利点がある。入力および出力シフト・レジスタが試験中のデバイスと接続、例えば双方向ピンを共有している場合、出力シフト・レジスタ・セルと試験中のデバイスとは、試験装置と試験中のデバイスとの間の接続上の衝突する試験データ値を同時に送出する可能性があり、これは信号の保全性の面で望ましくない。これは、例えば、試験中のデバイス入力／出力境界スキャン・チェーンを組み込んでいる場合に発生する。この望ましくない作用は、シフト・レジスタ出力とそのような接続との間にトライステート・バッファを挿入することにより防止できる。明らかに、トライステート・バッファはシフト・レジスタ・セルの出力に直接、またはバッファ・レジスタ・セルを介してシフト・レジスタに接続できる。
【００２３】
本発明を、非限定的事例により、添付の図面を参照して詳細に説明する。
【００２４】
図１ａおよび１ｂは、本発明による試験方法を示す。図１ａに示すこの方法によれば、シフト・レジスタ・セル１１２、１１４、１１６を備えるシフト・レジスタ１１０を使用して、例えば図示されていない試験中のデバイス（ＤＵＴ）のような試験可能電子デバイスの複数の試験配列に対し、試験ベクトル１０２を、例えば、図示されていない入力ピンまたは図示されていない試験器チャネルのような試験データ・チャネルから小さい試験ベクトル（例えば試験データ１０２ａ、１０２ｂ、１０２ｃ）に変換する。シフト・レジスタ・セル１３２、１３４、１３６を含むシフト・レジスタ１３０を使用して、図示されていない試験可能電子デバイスの別の複数の試験配列に対し、シフト・レジスタ１１０の動作と少なくとも部分的に同時に、試験データ・ベクトル１０４を別の図示されていない試験データ・チャネルから試験データ１０４ａ、１０４ｂ、１０４ｃに変換する。好ましくは、シフト・レジスタ１１０およびシフト・レジスタ１３０の動作は、例えば両方のシフト・レジスタ１１０と１３０を同一制御信号ＣＬＫ１に応答させることにより、完全に同期化される。なぜなら、この同期化により、多様な複数の試験配列ヘの試験パターン供給時間が最小になるからである。
【００２５】
第１ステップでは、試験ベクトル１０２と１０４の第１ビットは、シフト・レジスタ１１０および１３０が完全に一杯になるまで、シフト・レジスタ１１０および１３０それぞれに直列にシフトして取り込まれる。次に第２ステップでは、試験データは、シフト・レジスタ１１０および１３０から、図示されていない第１の複数の試験配列および図示されていない第２の複数の試験配列それぞれに、並列に転送される。これらステップは、試験ベクトル１０２ａ、１０２ｂ、１０２ｃおよび１０４ａ、１０４ｂ、１０４ｃが図示されていないＤＵＴに完全に転送され終わるまで繰り返される。
【００２６】
シフト・レジスタ１１０および１３０は別個のシフト・レジスタとして示されているが、これらは、境界スキャン・チェーンまたは別のシフト・レジスタ構成と同様な単一シフト・レジスタのをパーティションであってもよい。パーティションの最適サイズは、Ｆｔｅｓｔｅｒ／ＦＤＵＴで決定される、ここでＦｔｅｓｔｅｒは試験データがシフト・レジスタを通して直列シフトされる周波数であり、ＦＤＵＴは試験データが、シフト・レジスタに並列にシフトして、スキャン・チェーンから出る、または中へ入る周波数である。一般にＦｔｅｓｔｅｒは試験装置が動作する周波数であり、ＦＤＵＴはＤＵＴの内部試験周波数である。したがって、試験装置は試験速度の点で柔軟性に富む。パーティションのサイズを小さくすることにより、多数の試験ピンを接触させる必要があるが高速の試験速度が得られる。またパーティションのサイズを大きくすることにより、試験速度は低下するが、接触させるピンは少なくてよい。
【００２７】
好ましい実施形態では、シフト・レジスタ１１２、１１４、１１６はバッファ・セル１２２、１２４、１２６、例えばバッファ・レジスタ１２０にそれぞれ接続され、またシフト・レジスタ１３２、１３４、１３６はバッファ・セル１４２、１４４、１４６、例えばバッファ・レジスタ１４０にそれぞれ接続される。制御信号ＣＬＫ２で制御されるバッファ・レジスタ１２０および１４０を備えることにより、バッファ・レジスタ１１０および１３０のシフト・モードの間、安定したシフト・レジスタ出力が得られる。バッファ・セル１２２、１２４、１２６、および１４２、１４４、１４６は、独立クロックＣＬＫ２に応答するフリップ・フロップにより形成される。当業者には明らかなことであるが、シフト・レジスタ１１０および１３０に分割された境界スキャン・レジスタの場合、バッファ・レジスタ１２０および１４０が常に存在する。なぜなら境界スキャン・セルはシフト・フリップ・フロップ、例えばシフト・レジスタ・セルと、更新フリップ・フロップ、例えばバッファ・レジスタ・セルとを含むからである。
【００２８】
上の説明した図１ａに示す方法はまた、図１ｂに示すように、ＤＵＴの出力側に適用できる。シフト・レジスタ・セル１５２、１５４、１５６を備えるシフト・レジスタ１５０は、試験結果データ１０６ａ、１０６ｂ、１０６ｃを並列に受取り、その受け取った試験データを直列にシフトして出力して試験結果ベクトル１０６に変換するよう配置されている。同様に、シフト・レジスタ・セル１７２、１７４、１７６でを備えるシフト・レジスタ１７０は、試験結果データ１０８ａ、１０８ｂ、１０８ｃを並列に受取り、その受け取った試験データを、シフト・レジスタ１５０の動作と少なくとも部分的に同時に直列にシフトして出力し、試験結果ベクトル１０８に変換するよう配置されている。
【００２９】
詳細には、第１ステップでは、試験結果データ１０６ａ、１０６ｂ、１０６ｃの第１ビットはシフトしてシフト・レジスタ１５０に並列に取り込まれるが、この取込み動作は、試験結果データ１０８ａ、１０８ｂ、１０８ｃの第１ビットをシフトしてシフト・レジスタ１７０に取り込むのと少なくとも部分的に同時になされる。次に、シフト・レジスタ１５０と１７０は、図示されていないそれぞれの試験データ・チャネルに試験データをシフトして直列に出力することにより空になり、その後、試験結果データ１０６ａ、１０６ｂ、１０６ｃおよび試験結果データ１０８ａ、１０８ｂ、１０８ｃの次のビットを受け取る。試験結果ベクトル１０６および１０８が完全に形成されるまで、このプロセスが繰り返される。
【００３０】
図１ｂにはバッファ・レジスタを図示していないが、これは単に図を明瞭にする理由からであり、それらバッファ・レジスタが存在しても、本発明の範囲から逸脱するものではない。さらに、シフト・レジスタ１１０、１３０、１５０、１７０、並びに対応するバッファ・レジスタ１２０および１４０は、その各々が３つのシフト・レジスタ・セルを有しているが、これは非限定的例として単に示すだけである。同様に、本発明の範囲から逸脱することなく、シフトおよびバッファ・レジスタの別のサイズを選択することもできる。さらに、本発明の範囲から逸脱することなく、図１ａおよび１ｂの詳細な記述の各内容を組み合わせることも可能なことは、当業者には明らかであろう。
【００３１】
図２は、第１の複数の試験配列２２０と第２の複数の試験配列２４０とを有する試験可能な電子デバイス２００の好ましい実施形態を示す。第１の複数の試験配列はスキャン・チェーン２２２、２２４、２２６を含み、そのスキャン・チェーンはそれぞれ、スキャン・チェーン入力側のシフト・レジスタ２２０のシフト・レジスタ・セル２１２、２１４、２１６と、スキャン・チェーン出力側のシフト・レジスタ２５０のシフト・レジスタ・セル２５２、２５４、２５６との間に接続されている。同様に、第２の複数の試験配列はスキャン・チェーン２４２、２４４、２４６を含み、そのスキャン・チェーンはそれぞれ、スキャン・チェーン入力側のシフト・レジスタ２３０のシフト・レジスタ・セル２３２、２３４、２３６と、スキャン・チェーン出力側のシフト・レジスタ２７０のシフト・レジスタ・セル２７２、２７４、２７６との間に接続されている。シフト・レジスタ・セル２１２は電子デバイス２００の入力ピン２０２に接続され、またシフト・レジスタ・セル２３２は電子デバイス２００の入力ピン２０４に接続される。出力側では、シフト・レジスタ・セル２５２は電子デバイス２００の出力ピン２０６に接続され、またシフト・レジスタ・セル２７２は電子デバイス２００の出力ピン２０８に接続される。
【００３２】
好ましくは、その他のスキャン・レジスタ・セル２１４、２１６、２３４、２３６、２５４、２５６、２７４、２７６もまた、それらのそれぞれの入力および出力ピンに接続されている。ただし、図を明瞭にするために、それらの接続は省略している。図２では、シフト・レジスタ２１０、２３０、２５０、２７０は相互接続され、境界スキャン・レジスタ２９０を形成している。当業者には理解されることであるが、シフト・レジスタ２１０、２３０、２５０、２７０は独立のシフト・レジスタであってもよく、また、本発明の範囲から逸脱することなく、シフト・レジスタ２１０および２３０、またはシフト・レジスタ２５０および２７０を電子デバイス２００から削除できる。さらに、図１ａおよび１ｂとその詳細な説明に戻ると、これも当業者には明らかなことであるが、シフト・レジスタ２１０および２３０を使用して、ピン２０２および２０４のそれぞれのデータを通して試験ベクトル１０２および１０４を直列にシフトして取り込み、試験データ１０２ａ、１０２ｂ、１０２ｃ、１０４ａ、１０４ｂ、１０４ｃを、スキャン・チェーン２２２、２２４、２２６、２４２、２４４、２４６に同時に並列に出力できる。同様に、シフト・レジスタ２５０および２７０を使用して、スキャン・チェーン２２２、２２４、２２６、２４２、２４４、２４６から試験結果データ１０６ａ、１０６ｂ、１０６ｃ、１０８ａ、１０８ｂ、１０８ｃを同時に並列に受け取り、試験ベクトル１０６および１０８をそれぞれの出力ピン２０６および２０８を通して同時に直列にシフトして出力できる。前述のように、制御信号、例えば試験クロックＣＬＫ１は試験器周波数で動作し、データを、スキャン・レジスタ２１０、２３０、２５０、２７０にシフトして取り込み、または取り出しの制御を実行する。一方、内部制御信号、例えばＤＵＴ試験クロックＣＬＫ２はＤＵＴの試験周波数で動作し、スキャン・レジスタ２１０、２３０、２５０、２７０から取り出し、または取り込む試験データの並列更新を制御する。明らかに、ＣＬＫ１およびＣＬＫ２は同期化されている必要がある。当業者には明らかなことであるが、スキャン・レジスタ２１０、２３０、２５０、２７０の多様なスキャン・セル内部の図示されていないマルチプレクサを専用制御信号で制御して、所望の性能を得ることができる。
【００３３】
シフト・レジスタ２１０、２３０、２５０、２７０は、その各々が３つのシフト・レジスタ・セルを有しているが、これは非限定的例として単に示すだけである。本発明の範囲から逸脱することなく、別のシフト・レジスタ・サイズ、例えば境界スキャン・パーティションを選択することもできる。さらに電子デバイス２００は複数コアから構成される集積回路に形成できるが、このコアは、試験データをコアとの間で交換する、電子デバイス２００の周辺スキャン・チェーン、例えば境界スキャン・チェーン２９０を備える。
【００３４】
分割されたシフト・レジスタ動作を実現するための境界スキャン・チェーン２９０の利用方法は、図３ａおよび３ｂを用いて説明する。図３ａでは、公知の境界スキャン入力セル３００を示す。境界スキャン入力セル３００は、境界スキャン試験クロックｔｃｋの反対側エッジでトリガされるシフト・フリップ・フロップ３０２および更新フリップ・フロップ３０４と、制御ビットｃ０およびｃ１で制御されるマルチプレクサ（ＭＵＸ）３０６と、制御ビットｃ２で制御されるマルチプレクサ３０８制御ビットｃ３で制御されるマルチプレクサ３１０とを含む。図３ｂでは、公知の境界スキャン出力セル３５０は、境界スキャン試験クロックｔｃｋの反対側エッジでトリガされるシフト・フリップ・フロップ３５２および更新フリップ・フロップ３５４と、制御ビットｃ０およびｃ１で制御されるマルチプレクサ（ＭＵＸ）３５６と、制御ビットｃ２で制御されるマルチプレクサ３５８と、制御ビットｃ３で制御されるマルチプレクサ３６０とを含む。任意に、境界スキャン出力３５０は、制御ビットｃ４で制御される、その機能が後で説明される（下記参照）追加のＭＵＸ３６２を備える。
【００３５】
境界スキャン入力セル３００および境界スキャン出力３５０の両方は、ＩＥＥＥ１１４９．１標準に準じて、スキャン入力ｓｉを介してすぐ前の境界スキャン素子に接続され、またスキャン出力ｓｏを介して後続の境界スキャン素子に接続される。境界スキャン入力セル３００のＭＵＸ３０６は、入力パッド３２０からデータを受け取るように配置され、またＭＵＸ３１０は試験可能な電子デバイス２００にＤＵＴｉｎで示すデータを供給するように配置される。境界スキャン出力セル３５０のＭＵＸ３６０は、データを出力パッド３７０に供給し、かつ試験可能な電子デバイス２００からＤＵＴｏｕｔで示すデータを受け取るように配置される。一般に、入力バッファ３２２は入力パッド３２０とＭＵＸ３０６との間に接続され、出力バッファ３７４は出力パッド３７０とＭＵＸ３５６との間に接続される。
【００３６】
境界スキャン入力セル３００は、更新フリップ・フロップ３０４とシフト・フリップ・フロップ３０２の間にループバック・パスを備えて任意に拡張でき、それにより、入力ピン３２０を試験データのシフト用に使用していないときに、境界スキャン入力セル３００のＩ／Ｏ折返し試験が可能になる。同様に、境界スキャン出力セル３５０は、更新フリップ・フロップ３５４からシフト・フリップ・フロップ３５２の間にロープバック・パスを備えて、同じ理由により拡張できる。境界スキャン出力セル３５０の場合、境界スキャン出力セル３５０の所望の制御性を保証するために、追加のＭＵＸ３６０が必要になる。ループバック・パスは、図３ａおよび３ｂでは太線で示されている。したがって、これらループバック・パスが存在する場合、入力ピン３２０および出力ピン３７０は双方向ピンで実現される。イネーブル信号ｅｎで制御されるトライステート・バッファ３２４および３７４は、ピン３２０および３７０方向に、または逆方向に、ドライブされるデータの衝突を避けるために備えられる。イネーブル信号は、試験データの直列／並列または並列／直列変換の間、固定値に設定される。
【００３７】
境界スキャン・セル３００および３５０は、それぞれのマルチプレクサ３０６、３０８、３１０、および３５６、３５８、３６０、および任意に３６２と、それらに対応する制御信号ｃ０からｃ４とによって、種々の動作モードに構成できる。機能モードでは、ｃ３＝０であり、境界スキャン・セル３００および３５０を透過にする。シフト・モードでは、ｃ０−ｃ１＝１１であり、データはスキャン・データ入力ｓｉおよびスキャン・データ出力ｓｏを介してシフト・フリップ・フロップ３０２、３５２にシフトして入るか、またはそこから出る。更新モードでは、ｃ２＝１であり、データはシフト・フリップ・フロップ３０２、３５２から更新シフト・フリップ・フロップ３０４、３５４に複写される。取込みモードでは、Ｃ０−ｃ１＝００であり、データは、ｃ４に依存して、入力バッファ３２２、３７２、またはＤＵＴｏｕｔからシフト・フリップ・フロップ３０２、３５２に複写される。ｃ０−ｃ１＝０１およびｃ２＝０のとき、シフト・フリップ・フロップ３０２、３５２および更新シフト・フリップ・フロップ３０４、３５４は両方共、ホールド・モードで動作できる。ホールド・モードでは、シフト・フリップ・フロップ３０２、３５２および更新シフト・フリップ・フロップ３０４、３５４は、それら自体の出力を取り込んで、それらのデータ値を保持する。
【００３８】
ピン数削減モード（Ｅ−ＲＰＣＴ）モード、例えば本発明による方法では、制御方法は標準的境界スキャン制御方法と異なる。表１は、Ｅ−ＲＰＣＴモードの間の、接触入力ピン３２０および接触出力ピン３７０における境界スキャン・セル３００および３５０に対する制御信号を示しており、例えば、境界スキャン入力セル３００および境界スキャン出力セル３５０がシフト・レジスタ・パーティション内の第１セルであり、入力ピン３２０および出力ピン３７０からの、またはそこからの、直列データの受信／送出に使用されている場合を示す。さらに、表１はまた、Ｅ−ＲＰＣＴモードの間の、非接触入力ピン３２０および非接触出力ピン３７０における境界スキャン・セル３００および３５０に対する制御信号を示しており、例えば、境界スキャン入力セル３００および境界スキャン出力セル３５０がシフト・レジスタ・パーティションの別のセルである場合を示す。
【００３９】
【表１】
2004519675.tif 000003
入力ピン３２０におけるｃ２の値ｕｐｄは、バッファ・レジスタ・セルとして機能する更新フリップ・フロップ３０４が、ホールド・モードで動作するか、またはシフト・フリップ・フロップ３０２からデータを取り込むのかを制御する。一般にこのデータ取込みが実行されるのは、シフト・レジスタ・パーティションが試験可能な電子デバイス２００に供給される試験データで一杯になったときである。
【００４０】
出力ピン３７０におけるＣ０−ｃ１の値ｃａｐは、シフト・フリップ・フロップ３５２がシフト・モードで動作するか、または試験可能な電子デバイス２００からデータを取り込むのかを制御する。一般にこのデータ取込みが実行されるのは、シフト・レジスタ・パーティションが、試験可能な電子デバイス２００から試験結果をシフトして出力しているときである。
【００４１】
一般にシフト・フリップ・フロップ３０２および３５２は、境界スキャン試験クロックのポジティブ・エッジでデータを取り込み、更新フリップ・フロップ３０４と３５４が境界スキャン試験クロックのネガティブ・エッジでデータを取り込む。しかし、試験可能電子デバイス２００は一般に、内部試験クロックでクロックされる。したがって、境界スキャン・チェーンから試験可能電子デバイス２００へのデータ転送は、２つの異なるクロック領域間の通信を意味し、境界スキャン試験クロックと内部試験クロックは同期化される必要がある。ｃ２およびＣ０−ｃ１の信号値ｕｐｄおよびｃａｐを変更して、スキュー・マージンを最大化できる。前述のように、試験器クロックと内部クロックの比は、境界スキャン・チェーン２９０のパーティションのサイズを決定する。
【００４２】
当業者には明らかなことであるが、境界スキャン・チェーン２９０前述の動作モードを利用して、Ｅ−ＲＰＣＴモードに対する個別のシフト・レジスタを構成することもできる。
【００４３】
本発明の内容を利用して、図４に示すように、試験装置の高価なハードウェアの量を低減できる。試験装置４００は第１試験データ・チャネル４０２に接続された第１シフト・レジスタ４１０と、第２試験データ・チャネル４０４に接続された第２シフト・レジスタ４３０とを備える。第１シフト・レジスタ４１０および第２シフト・レジスタ４３０の動作は、制御信号ＣＬＫ１により制御される。好ましい実施形態では、第１シフト・レジスタ４１０は第１バッファ・レジスタ４２０に接続され、第２シフト・レジスタ４３０は第２バッファ・レジスタ４４０に接続され、シフト・レジスタ４１０および４３０のシフト・モードの間、安定した入力／出力信号を得るようになっている。好ましくは、第１バッファ・レジスタ４２０およびは第２バッファ・レジスタ４４０は、制御信号ＣＬＫ２により制御される。明らかに、ＣＬＫ１およびＣＬＫ２を同期化して、正しいシフト／更新動作を達成する必要がある。
【００４４】
複数のシフト・レジスタ４１０および４３０を使用することによる利点は、ＤＵＴのＩ／Ｏピンに供給するか、またはそこから受け取る試験データ・パターの必ずしもすべてが、専用ハードウェア、例えば試験データ・チャネル４０２および４０４により発生または評価される必要性を持たないことである。その代わり、ＤＵＴに出力される複数の試験データ・パターン、すなわち図１ａからの試験データ１０２ａ、１０２、１０２ｃを、単一試験ベクトル、すなわち図１ａからの試験ベクトル１０２の形式で発生でき、その後、第１試験データ・チャネル４０２または第２試験データ・チャネル４０４から試験ベクトルを受け取った後に、第１シフト・レジスタ４１０または第２シフト・レジスタ４３０により解明できる。同様に、第１シフト・レジスタ４１０および第２シフト・レジスタ４３０のようなシフト・レジスタを使用して、ＤＵＴから試験結果データを受け取り、その試験結果データを単一試験結果ベクトルに変換し、その後、そのベクトルを試験データ・チャネル４０２および４０４に出力して評価できる。両方の方法は、デジタル試験データ・チャネルが高価であるため、ディジタル試験領域では特に有利である。
【００４５】
分割されていない単一シフト・レジスタは、ＤＵＴの試験時間の望ましくない延長の原因になるが、原則として、使用可能である。しかし当業者には明らかなことであるが、複数のシフト・レジスタ・パーティション、例えば第１シフト・レジスタ・パーティション４１０および第２シフト・レジスタ・パーティション４３０に分割された単一シフト・レジスタは、個別の第１シフト・レジスタ４１０および第２シフト・レジスタ４３０を有するレジスタと同じく利用可能である。シフト・レジスタまたはシフト・レジスタ・パーティションの深さｎは、以下の試験装置４００要件により決定される。
【００４６】
Ｆｍａｘ≧ｎ＊Ｆｓ  および
Ｍｅｍｗｉｄｔｈ≧ｎ＊Ｌ
ここで、Ｆｍａｘは試験データ・チャネルの最高周波数、Ｆｓは標準シフト周波数、Ｍｅｍｗｉｄｔｈは試験データ・チャネル当りの有効メモリ、およびＬは試験ベクトルの長さ、すなわち必要な試験データ・パターンの長さの総和である。ここで、ｎは次式で求められる。
【数１】
2004519675.tif 000004
ここで、Ｉｎｔは整数への丸めを示し、ｍｉｎは括弧内の２項の最小値を示す。
【００４７】
図５は、前の図４を参照して説明される。一致する参照符号は、特に明記しない限り、同一の意味を有する。図５は、双方向ピンを有するＤＵＴに接続する試験装置４００を示す。試験装置４００はさらに、第３試験データ・チャネル４０６に接続された第３シフト・レジスタ４５０と、第４試験データ・チャネル４０８に接続された第４シフト・レジスタ４７０とを備える。第１シフト・レジスタ４１０は、第１試験データ・チャネル４０２からＤＵＴ上の第１の複数の試験配列に試験データを送るように配置されている。また、第２シフト・レジスタ４３０は、第２試験データ・チャネル４０４からＤＵＴ上の第２の複数の試験配列に試験データを送るように配置されている。第３シフト・レジスタ４５０は、ＤＵＴ上の第１の複数の試験配列から試験結果データを受け取り、そのデータを第３試験データ・チャネル４０６に転送するように配置されている。第４シフト・レジスタ４７０は、ＤＵＴ上の第２の複数の試験配列から試験結果データを受け取り、そのデータを第４  試験データ・チャネル４０８に転送するように配置されている。
【００４８】
バッファ・レジスタ４２０および４４０は図示していないが、これは単に図を明瞭にする理由からであり、それらバッファ・レジスタが存在しても、本発明の範囲から逸脱するものではない。さらに、バッファ・レジスタは任意に、シフト・レジスタ４５０および４７０に同様に接続できる。
【００４９】
図で明らかなように、第１シフト・レジスタ４１０のシフト・レジスタ・セルと第３シフト・レジスタ４５０のシフト・レジスタ・セルとは、ＤＵＴ上の第１の複数の試験配列へのＩ／Ｏ接続を共有している。同様に、第２シフト・レジスタ４３０のシフト・レジスタ・セルと第４シフト・レジスタ４７０のシフト・レジスタ・セルとは、ＤＵＴ上の第２の複数の試験配列へのＩ／Ｏ接続を共有している。これら相互接続上に送出される値の衝突を避けるために、第１シフト・レジスタ４１０のシフト・レジスタ・セルは、イネーブル信号ｅｎの制御により、トライステート・バッファを介して試験装置４００Ｉ／Ｏ接続に接続される。言いかえると、第１シフト・レジスタ４１０の出力は、第１の複数のトライステート・バッファ４８０を介して第３シフト・レジスタ４５０の入力に接続される。同様に、第２シフト・レジスタ４２０の出力は、第２の複数のトライステート・バッファ４９０を介して第４シフト・レジスタ４７０の入力に接続される。
【００５０】
前述の実施形態は本発明を限定するものではなく、当業者には、添付の特許請求の範囲の範囲から逸脱することなく、多くの代替実施形態を設計可能であろう。特許請求の範囲では、括弧内のすべての参照符号は、特許請求の範囲を限定するものと解釈すべきではない。用語の「備える」は、請求項に記載した以外の要素またはステップの存在を排除しないことを意味する。要素の前の「１つの」は、複数のそのような要素の存在を排除しないことを意味する。いくつかの手段を列挙するデバイスの特許請求項では、これら手段のいくつかは、ハードウェアの１つまたは同一品により具体化できる。特定の手段が相互に異なる独立請求項で列挙されている単なる事実は、それら手段の組合わせを使用して利益を得ることができないことを示すものではない。
【図面の簡単な説明】
【図１ａ】
本発明による、試験可能な電子デバイスにデータを供給する方法を示す。
【図１ｂ】
本発明による、試験可能な電子デバイスから試験結果データを取り出す方法を示す。
【図２】
本発明による、試験可能な電子デバイスを示す。
【図３ａ】
境界スキャン入力セルを示す。
【図３ｂ】
境界スキャン出力セルを示す。
【図４】
本発明の実施形態による試験装置を示す。
【図５】
本発明の別の実施形態による試験装置を示す。
【符号の説明】
１０２  試験ベクトル
１０２ａ、１０２ｂ、１０２ｃ、１０４ａ、１０４ｂ、１０４ｃ  試験データ
１０４  試験データ・ベクトル
１０６、１０８  試験結果ベクトル
１０６ａ、１０６ｂ、１０６ｃ、１０８ａ、１０８ｂ、１０８ｃ  試験結果データ
１１０、１３０、１５０、１７０、２３０、２５０、２７０  シフト・レジスタ
１１２、１１４、１１６、１３２、１３４  １３６、１５２、１５４、１５６、１７２、１７４、１７６、２１２、２１４、２１６、２３２、２３４、２３６、２５２、２５４、２５６、２７２、２７４、２７６  シフト・レジスタ・セル
１２０、１４０  バッファ・レジスタ
１２２、１２４、１２６、１４２、１４４、１４６  バッファ・セル
２００  電子デバイス
２０４  入力ピン
２０６、２０８  出力ピン
２１４、２１６、２３４、２３６、２５４、２５６、２７４、２７６  スキャン・レジスタ・セル
２２２、２２４、２２６、２４２、２４４、２４６  スキャン・チェーン
２９０  境界スキャン・レジスタ
３００  境界スキャン入力セル
３０２、３５２  シフト・フリップフロップ
３０４  境界フリップフロップ
３０６、３０８、３１０、３５６、３５８、３６０  マルチプレクサ
３５０  境界スキャン出力セル
３５４  更新フリップフロップ
３７４  出力バッファ
４００  試験装置
４０２  第１試験データチャネル
４０４  第２試験データ・チャネル
４０６  第３試験データ・チャネル
４０８  第４試験データ・チャネル
４１０  第１シフト・レジスタ
４２０  第１バッファ・レジスタ
４３０  第２シフト・レジスタ
４４０  第２バッファ・レジスタ
４５０  第３シフト・レジスタ
４７０  第４シフト・レジスタ
【国際公開パンフレット】
2004519675.tif 000005
2004519675.tif 000006
2004519675.tif 000007
2004519675.tif 000008
2004519675.tif 000009
2004519675.tif 000010
2004519675.tif 000011
2004519675.tif 000012
2004519675.tif 000013
2004519675.tif 000014
2004519675.tif 000015
2004519675.tif 000016
2004519675.tif 000017
2004519675.tif 000018
2004519675.tif 000019
2004519675.tif 000020
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2004519675.tif 000022
2004519675.tif 000023
2004519675.tif 000024
2004519675.tif 000025
2004519675.tif 000026
2004519675.tif 000027
2004519675.tif 000028
【国際公開パンフレット（コレクトバージョン）】
2004519675.tif 000029
【国際調査報告】
2004519675.tif 000030
2004519675.tif 000031