(57)【要約】本発明は、内臓セルフテスト機能を持つチャネル・デコーダを作成および試験する方法と装置を提供する。この方法および装置は任意の指定されたチャネル・デコーダ・アーキテクチャおよび動作をシミュレーションすることからなる。その後、シミュレーションされたチャネル・デコーダは内臓セルフテスト（ＢＩＳＴ）用に変更される。製品試験信号は変更されたチャネル・デコーダ・シミュレーションの生成物として作成される。チャネル・デコーダ・シミュレーションを変更後に、パターン化されたチャネル・デコーダが作成される。次に作成されたチャネル・デコーダは、製品試験信号およびＢＩＳＴを使用して試験される。【特許請求の範囲】
【請求項１】
内臓セルフテスト機能を持つチャネル・デコーダを作成および試験する方法であって、
チャネル・デコーダのアーキテクチャおよび動作をシミュレーションし、
シミュレーションされたチャネル・デコーダを内臓セルフテスト用に変更し、
変更されたチャネル・デコーダ・シミュレーションの生成物として製品試験信号を作成し、
変更されたチャネル・デコーダ・シミュレーション後、パターン化されたチャネル・デコーダを試作し、
製品試験信号を使用して、製作されたチャネル・デコーダを試験する、ステップを含むチャネル・デコーダを作成および試験する方法。
【請求項２】
前記製品試験信号が前記チャネル・デコーダのアナログおよびデジタル回路の組合せを試験するステップを含む、請求項１に記載のチャネル・デコーダを作成および試験する方法。
【請求項３】
前記製品試験信号が前記チャネル・デコーダのデジタル回路を試験するステップを含む、請求項１に記載のチャネル・デコーダを作成および試験する方法。
【請求項４】
下位機種装置を使用して試験中の製作されたチャネル・デコーダの結果を収集するステップをさらに含む、請求項１に記載のチャネル・デコーダを作成および試験する方法。
【請求項５】
前記結果がエラー補正ユニットにより収集される、請求項４に記載のチャネル・デコーダを作成および試験する方法。
【請求項６】
内臓セルフテスト用にチャネル・デコーダを変更する方法であって、
前記チャネル・デコーダのメモリ資源を識別し、
提供される試験メッセージから周期的試験信号を作成し、
前記メモリ資源および周期的試験信号に応じてチャネル・デコーダを変更する、ステップを含むチャネル・デコーダを変更する方法。
【請求項７】
前記チャネル・デコーダの通信標準を変更するステップをさらに含む、請求項６に記載のチャネル・デコーダを変更する方法。
【請求項８】
前記試験メッセージがランダム記号から構成されている、請求項６に記載のチャネル・デコーダを変更する方法。
【請求項９】
内臓セルフテスト機能を持つチャネル・デコーダ用の製品試験信号を作成する方法であって、
試験メッセージを作成し、
前記試験メッセージを変調し、
前記変調された試験メッセージを符号化し、
前記符号化され、変調された試験メッセージのサブセットを選択し、
前記選択されたシーケンスを基に前記製品試験信号を作成し、前記製品試験信号を格納デバイスに格納する、ステップを含む製品試験信号を作成する方法。
【請求項１０】
前記変調されたディジタル試験信号に対するチャネル欠陥を収集するステップをさらに含む、請求項９に記載の製品試験信号を作成する方法。
【請求項１１】
ｓで示され、記号で表示される試験メッセージのサイズを十分小さくし、ｂで示されるサンプル数が２つの値の間の関係ｂ＝ｓ×ｆｃ／ｆｓを使用して、利用可能メモリ容量に比べ小さくなるようになっており、ここでｆｃはサンプリング（クロック）周波数、ｆｓは記号周波数である、請求項９に記載の製品試験信号を作成する方法。
【請求項１２】
内臓セルフテスト機能を持つチャネル・デコーダを試験する方法であって、
前記チャネル・デコーダの内部メモリを初期化し、
前記内部メモリに製品試験信号をダウンロードし、
周期的試験信号を前記製品試験信号の一定時間の繰り返しとして作成し、
前記周期的試験信号を試験中の回路に供給する、ステップを含む試験方法。
【請求項１３】
前記周期的試験信号をディジタルからアナログに変換するステップをさらに含む、請求項１２に記載の試験方法。
【請求項１４】
前記周期的試験信号に対する信号欠陥を収集するステップをさらに含む、請求項１２に記載の試験方法。
【請求項１５】
少なくとも１つの刺激注入スイッチを、試験される前記チャネル・デコーダ回路に依存する状態に設定するステップをさらに含む、請求項１２に記載の試験方法。
【請求項１６】
１次ＲＣローパス・フィルタを使用して周期的アナログ試験信号の高周波成分を減少させるステップをさらに含む、請求項１２に記載の試験方法。
【請求項１７】
高周波回路と、
前記高周波回路と通信する中間周波回路と、
前記中間周波回路と通信するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータと通信するディジタル復調器であり、前記ディジタル復調器には前記チャネル・デコーダ通信標準の変更を予め見込んである、ディジタル復調器と、
前記ディジタル復調器および別の回路と通信するスイッチと、
前記ディジタル復調器と通信する信号発生回路と、を備えているチャネル・デコーダ。
【請求項１８】
前記別の回路が前記中間周波回路である、請求項２９に記載のチャネル・デコーダ。
【請求項１９】
前記別の回路がＡ／Ｄコンバータである、請求項１７に記載のチャネル・デコーダ。
【発明の詳細な説明】
【０００１】
（発明の分野）
一般に、本発明はチャネル・デコーダに関する。詳細には、本発明はチャネル・デコーダのアナログおよびディジタル部分の試験、特に試験で使用されるシミュレーション信号の作成に関する。
【０００２】
（発明の背景）
チャネル・デコーダはチャネルから信号を受け取り、その信号に組込まれた情報を抽出する電子システムである。チャネルはワイヤ、同軸ケーブル、光ファイバ・ケーブルなどののような伝播媒体でもよく、または高周波（ＲＦ）リンクの場合には、導波管、大気、または空間であってもよい。チャネルはまた、磁気テープまたは光ディスクのような記憶媒体であってもよい。チャネル・デコーダはアナログおよびディジタル部分から構成される。一般に、これら２つの部分は２つの別個の集積回路（ＩＣ）に実装されている。アナログＩＣはＲＦ（高周波）信号をＩＦ（中間周波）またはベースバンド信号に変換し、ディジタルＩＣはこの信号を復調する。Ａ／Ｄコンバータ（アナログ／ディジタル変換器）はチャネル・デコーダの必須コンポーネントであり、アナログＩＣまたはディジタルＩＣのどちらかに置かれる。半導体製作プロセスの許容差および欠陥から、一般にＩＣは、製作後に品質および精度を試験される。
【０００３】
当分野で公知の試験手順は、アナログＩＣをそれの機能仕様に対して試験される。アナログＩＣ仕様はチャネル・デコード・システム仕様から導き出されるが、導き出された仕様は実際のアナログＩＣ性能の近似に過ぎない。一般のディジタルＩＣ試験はＩＣ機能を無視し、それに代わりスキャン可能フリップ−フロップ・チェーンを利用してその構造を検査する。一般のディジタル試験は特定タイプの回路故障を仮定し、したがって全範囲の物理的欠陥を正確にモデル化できない。
【０００４】
現在の試験方法の主な限界は、システムの機能性が保証されないことである。これら試験は試験中という結果をもたらし、この場合欠陥部品によっては識別されないか、または過剰試験となり、正当な部品を不合格にする結果を招く。実際の寿命条件に対して試験信号と試験測定基準との間の相関性が低い場合、両方の影響が同時に発生することがある。システムを構成する２つの部品を組立後、ボード・レベルの実際信号のチャネルから供給することによってのみ、全欠陥を見出すことができる。しかしこの試験に使用する信号発生器、インタフェース、およびハンドラには大きい費用が必要になる。
【０００５】
さらに、試験されるデバイスの周波数およびピン数が常に増加するため、ＩＣ試験用の自動試験装置（ＡＴＥ）のコストは急激に上昇している。結果的に、製法技術の進展によりＩＣの生産コストは低減しているが、試験コストは上昇している。
【０００６】
当分野で公知の内臓のセルフテスト方式（ＢＩＳＴ）は、ディジタルＩＣの試験コストを低減させる。試験コストは、高性能試験装置の必要性を無くすか、または少なくとも高性能試験装置の利用を少なくすることで低減する。低コストの試験プラットフォームを効果的に利用してもよい。通常の動作周波数（速度）を使用してＢＩＳＴを実行するため、改良された試験性能が可能である。さらに、フィールドにシステムを配布後、ＢＩＳＴ試験を実行し、それにより問題解決および修理能力を改良できる。しかし、当分野で公知のディジタルＢＩＳＴ方法で使用される信号は疑似ランダム信号であり、正常動作で生じる信号とは大きく異なるものである。さらに、疑似ランダム信号は同時に１つに供給され。これは、当分野で公知のスキャン・チェーンを各ベクトルの前に負荷し、その後取り除く必要があるため、試験速度を低下させる。
【０００７】
アナログ回路のＢＩＳＴ方法も当分野では公知である。しかしそれら方法の正確さは、一般にプロセス変動に敏感なために低下する。それらはまた、大きいオーバへッドを持つ可能性があり、一般にシステムの代わりコンポーネントに焦点を合わせている。
【０００８】
したがって、低コスト試験装置を使用して、実際の変調された信号を組み込んでいる試験のＢＩＳＴ方式をＩＣに適用する方法およびデバイスに対する必要性が存在する。実際、試験はパワーおよび低周波数制御信号だけを試験中のデバイスに供給し、試験結果を収集する。
【０００９】
（発明の概要）
本発明は、内臓セルフテスト機能を持つチャネル・デコーダを作成および試験する方法と装置とを提供する。この方法および装置は指定されたチャネル・デコーダ・アーキテクチャおよび動作をシミュレーションする。その後、シミュレーションされたチャネル・デコーダは内臓セルフテスト（ＢＩＳＴ）用に変更される。製品試験信号は変更されたチャネル・デコーダ・シミュレーションの生成物として作成される。チャネル・デコーダ・シミュレーションを変更後に、パターン化されたチャネル・デコーダが製作される。次に製作されたチャネル・デコーダは、製品試験信号およびＢＩＳＴを使用して試験される。
【００１０】
本発明の１つの実施形態では、内臓セルフテスト用にチャネル・デコーダを変更する方法と装置とを提供する。この方法および装置はチャネル・デコーダのメモリ資源を識別することを含む。さらにディジタル試験信号は提供される試験メッセージから作成される。チャネル・ドコーダはメモリ資源およびディジタル試験信号に依存して変更される。
【００１１】
別の実施形態では、内臓セルフテスト機能を持つチャネル・デコーダの製品試験信号を作成する方法と装置とを提供する。ディジタル試験信号は提供される試験メッセージから作成される。ディジタル試験信号を変調し、変調したディジタル試験信号のサブセットを選択して、周期的ディジタル試験信号の作成に利用する。製品試験信号は選択したシーケンスを基に作成され、符号化されて格納デバイス上に格納される。
【００１２】
さらに１つの実施形態では、内臓セルフテスト機能を持つチャネル・デコーダのを試験する方法と装置とを提供する。この実施形態では、チャネル・デコーダの内部メモリが初期化される。製品試験信号は内部メモリにダウンロードされ、周期的試験信号がその製品試験信号を一定時間に繰返し作動するように作成される。その後、周期的試験信号を試験される回路に供給する。
【００１３】
さらに別の実施形態では、ＢＩＳＴ用に変更されたチャネル・デコーダを提供し、それには高周波回路、中間周波回路、Ａ／Ｄコンバータ、ディジタル復調器を含む。ディジタル復調器は通信標準によるチャネル・デコーダの変更を予め見込んでおく。ディジタル復調器とＡ／Ｄコンバータを接続するスイッチは、ディジタル復調器と中間周波回路とを接続するスイッチと同様である。チャネル・デコーダはまた、ディジタル復調器との通信に信号発生回路を使用する。
【００１４】
本発明はの前述および他の特徴ならびに利点は、本発明の好ましい実施形態の以下の詳細な説明、添付の図面の理解により明らかになるであろう。詳細な説明および図面は本発明を単に例証するものであり、発明を限定するものではない。本発明の範囲は添付の特許請求の範囲およびそれの均等物により限定される。
【００１５】
（好ましい実施形態の詳細な説明）
図１によれば、機能的な内臓セルフテスト（ＢＩＳＴ）用に変更された回路の１つの実施形態は、一般にチャネル・デコーダ１００で示されている。高周波（ＲＦ）回路１１０はディジタル・データを含む高周波信号を中間周波（ＩＦ）信号に変換する。ＲＦ回路はバンドパス・フィルタ１２０およびミクサ１３０を含むことができる。ＩＦ回路１１５は、バンドパス・フィルタ１４０およびミクサ１５０を使用してＩＦ信号をベースバンド信号に変換する。ベースバンド信号はＡ／Ｄコンバータ（ＡＤＣ）１６０によりディジタル化できる。１つの実施形態では、ＩＦ機能は、一般に表面音響波（ＳＡＷ）ディスクリート・フィルタにより実現されるバンドパス・フィルタ１４０を除いては単一集積回路（ＩＣ）により実現できる。ディジタル復調器１７０はベースバンド信号を復調して、オリジナルのディジタル・データを復元する。１つの実施形態では、ＡＤＣ１６０はＩＦ回路１１５上に配置できるが、ディジタル復調器１７０上に配置することも可能である。図１のチャネル・デコーダを、２つのスイッチ１３５、１６５の１つを追加してＢＩＳＴを変更し、ディジタル復調器１７０により発生される試験信号をＩＦ回路１１５の入力に注入するか、またはＡＤＣ１６０の出力１６５に、またはその両方に、注入することを可能にする。
【００１６】
ＢＩＳＴ方式の１つの実施形態に対する信号発生器は、１ビットまたは複数ビットで符号化されるアナログ（浮動小数点）通信信号の周期的再生を必要とする。これを達成するために、最初に、一定時間の試験メッセージを組み込んだ長い有限長シーケンスのサンプルで構成されるオフラインの周期的試験信号を作成する。ディジタル復調器１７０がこのタイプの信号作成をサポートする前に、ディジタル復調器１７０回路にいくつかの変更が必要である。図２はディジタル復調器を追加した信号発生回路２００の１つの実施形態を示す。したがって、ディジタル復調器１７０内で周期的試験信号２５０を作成できる。
【００１７】
試験時間において、組み込まれた試験メッセージを用いる上記プロセスにより作成された周期的試験信号は、ディジタル復調器１７０上のメモリ・バンク２２０に低速度でダウンロードされる。１つの実施形態では、ディジタル復調器１７０上にすでに存在するＲＡＭメモリ・ブロックがメモリ２２０として再利用されて、許可され、メモリを含むブロックのオリジナル機能を試験期間中は無効にできる。代替方法では、試験用途に自由に使用できるものがない場合、ＲＡＭのブロックにチャネル・デコーダを追加できる。別の実施形態では、試験数が少ない場合、ＲＯＭを集積チップ上に配置できる。
【００１８】
アドレス発生器２１０は、ダウンロードされた周期的試験信号を含むメモリ２２０から読み出される記憶の一部または「ワード」を選択する。一般にメモリのワード・サイズが信号の精度と異なる場合、およびサンプル周波数がメモリに対し長すぎる場合には、シリアライザ２３０が必要となる。チャネル・デコーダのディジタル部分だけの試験に対しては、シリアライザ２３０の出力が周期的試験信号２５０として利用される。アナログおよびディジタル部分の組合せの試験に対しては、１ビットＤＡＣ２４０を使用して周期的試験信号のアナログ・バージョンを作成する。１ビットＤＡＣは、マルチビットＤＡＣに関連する劣化した直線性性能を向上させると共に、回路設計の全体コストを低減させる。
【００１９】
信号発生回路２００は周期的試験信号を繰り返し、これにより製品試験信号を作成する。メモリ・ブロック２２０に対する可能性を除き、信号発生回路２２０は追加のハードウェア資源をほとんど必要としない。計算パワーの大部分は周期的試験信号２５０のオフライン作成３００において必要とされる。
【００２０】
図３は、ＢＩＳＴ試験をチャネル・デコーダ回路１００に適用できる前に、実行の必要な動作を示す。以下のプロセス３００を実行した後に、当分野で公知のコンピュータ・ソフトウェアを使用してチップを製作し、必要なチャネル・デコーダ動作をシミュレーションする。最初のステップ３１０では、ディジタル変調器１７０で利用可能なメモリ資源を識別する。理想的には、１つの実施形態に対し２２０で示されるメモリは、復調期間中は空いているブロックからのものであるべきである。利用可能なメモリがない場合、簡単な機能を有する復調チェーン内のＲＡＭ内臓のブロックを選択できる。代替実施形態では、試験の特定目的にＲＡＭモジュールを追加できる。さらに、試験信号の数およびサイズが小さい場合、ＲＯＭモジュールをＩＣ上に挿入できる。メモリ・ブロックを使用してもしなくても、個別に試験を行い、その後回路の残りに関してＢＩＳＴを実行すべきである。
【００２１】
メモリ資源を識別後、組み込まれた試験メッセージを持つ試験信号をステップ３２０で作成する。１つの実施形態では、組み込まれた試験メッセージは外部コンピュータで作成されたランダル符号として供給される。試験メッセージは、当分野で公知のアルゴリズムを使用するシミュレーション・ソフトウェアにより変調され、サンプリングできる連続時間信号を作成する。信号サンプルはメモリに容易に格納できる周期的試験信号を形成する。以下の式でｓで示され、記号で表示される試験メッセージのサイズは十分小さくし、ｂで示されるサンプル数が利用可能メモリ容量に比べ小さくなるようにすべきである。２つの値の間の関係はｂ＝ｓ×ｆｃ／ｆｓで定義され、ここでｆｃはサンプリング（クロック）周波数、ｆｓは記号周波数である。さらに、試験信号が繰返されるため、組み込まれた試験メーッセージが周期性であることが重要である。試験メッセージの組込みは、試験される特定のチャネル・デコーダに提供された所定の通信標準により管理される。
【００２２】
１つの標準では、フレームは最小の周期的メッセージ構成である。この場合、試験メッセージは少なくともそのフレームと同じ大きさでなけれがならない。通信標準が非常に精細である場合、ＢＩＳＴ動作の期間中の通信標準のパラメータのいくつかを変更して、試験信号サイズを減少させる必要があることもある。別の実施形態では、フレーム中のセグメント数を３１３から３に減少し、試験メッセージ・サイズを１００分の１に縮小し、また試験信号を縮小する。一般にサンプリング周波数はシステムにより固定されており、試験メッセージ・サイズおよびサンプル数の両方が整数であるため、サンプリング周波数は標準値からわずかにずれる。しかし、復調器がこのような欠陥を処理する容易に設計されているため、この点は問題にならない。
【００２３】
次に、試験メセージを好ましい通信標準に準拠して変調でき、第１ステップでは周期的試験信号を作成する。一般に、変調はベースバンド内で実行され、したがって変調後、変調された試験メッセージはベースバンドからＩＦ周波数にアップコンバートされ、アナログ試験を可能にする。この点で、追加のチャネル欠陥が、アップコンバートされ、変調された試験メッセージに加わることがある。搬送波周波数オフセット、サンプリング周波数変動、付加ノイズ、共通チャネルまたは近接チャネル干渉、インパルス・ノイズ、静的マルチパス・フェージングが、モデル化可能なチャネル効果の例である。これらの効果により、変動する信号状態の試験が可能になる。得られる周期的試験信号は次のステップ３５０で利用される。
【００２４】
ＢＩＳＴ（ステップ３３０）をサポートするには、前述のように、チャネル・デコーダを少し変更する必要がある。１つの実施形態では、変更は第１に信号発生回路２００を追加することによりなされる。信号発生回路２００を追加する１つの可能な方法は、既存のブロックを変更して２つの機能を持つようにすることであるが、代替方法は使用できない。信号を注入する場所にスイッチを追加することも必要である。１つの実施形態では、スイッチはＩＦ回路１３５の入力とＡＤＣ１６５の出力とに置かれる。最後に、ディジタル復調器１７０は、メッセージが作成された時点で定義されている、変更された通信標準の変化したパラメータを見込んでおく必要がある（ステップ３２０）。標準に対する変更は、利用可能なメモリ２２０内に試験メッセージを組み込んでいる周期的試験信号に適合する必要がある。１つの実施形態では、チャネル・デコーダは３つのセグメントだけを持つフレーム、および３１３セグメントを持つ通常のフレームを扱い、周期的試験信号を処理する必要がある。
【００２５】
次のステップ３４０はデルタ−シグマ（ΔΣ）変調器を設計することである。ΔΣ変調器の信号伝達関数は信号帯域内で単位利得を有する。ノイズ伝達関数はチャネル内の量子化ノイズが最小になるものである。ΔΣ変調器の設計は当業者には公知の技術である。アップコンバートされた変調された試験メッセージ（周期的試験信号）は、外部コンピュータ・プログラムにより実行されるΔΣ変調器のシミュレーションによって、数ビットまたは１ビットで符号化される。ΔΣ変調器の特性より、出力は周期的でない。符号化された周期的試験信号のサブセットを取り出し、それに周期性を持たせることは、ひずみを発生させ、帯域内ノイズを増加させる。したがって、当分野で公知の探索プロセスでは、符号化された周期的試験信号から、これらの効果３５０を最小化するシーケンスを選択する必要がある。探索結果は製品試験信号を作成し、次にその作成された信号を格納デバイスに置いて（ステップ３６０）、試験手順（ステップ４００）で利用する。格納デバイスは当分野で公知の任意のタイプのデバイスでよい。ステップ３３０でのシミュレーションにおいて実行されたチャネル・デコーダのすべての変更は、このＢＩＳＴ手順を利用するように、実際のチップ設計に取り込まれる必要がある。すべての変更（ステップ３３０）を実施されたチャネル・デコーダ１００は、結果として得られた試験準備できた製品である。
【００２６】
図４は、試験時間においてＢＩＳＴ回路の好ましい実施形態により実行される動作をまとめたものである。最初に、信号発生３１０用に以前に指定されたメモリ資源２２０を初期化する（ステップ４１０）。メモリを提供するすべてのブロックは試験期間中はバイパスされる必要がある。さらに、ＩＦステージ１３５の入力およびディジタル復調器１６５の入力における刺激注入スイッチが試験選択（ステップ４２０）に従って設定される。
【００２７】
次に、製品試験信号が３６０の格納デバイスからメモリ２２０に低速度でダウンロードされる（ステップ４３０）。周期的試験信号を作成するために、メモリ２２０の内容は、図１の回路を使用して周期的に高速度で複写されが、代替実施形態では別の回路を使用できる。ＩＦ回路１１５の入力が試験注入用に選択されている場合（ステップ４４０）、周期的試験信号は（ステップ４５０）を通過して、１ビットのＤ／Ａコンバータ２４０に達し、アナログの周期的試験信号を作成する。１つの実施形態では、当分野で公知の簡単な１次のＲＣローパス・フィルタを利用して、アナログ周期的試験信号の高周波分を減少させ、ＩＦフィルタでの処理を容易にする。
【００２８】
次に、ディジタル周期的試験信号またはアナログ周期的試験信号のどちらかを、試験中のチャネル・デコーダに適用できる（ステップ４６０）。ＢＩＳＴ動作の間、エラーが収集されない過渡的時間期間が、周波数およびタイミング・エラーを減少し、またチャネル不完全性を補正するために、復調器１７０に対して必要となる（ステップ４７０）。その後、試験結果を得ることができる。チャネル・デコーダの１つの実施形態では、信号処理チェーンの最後のモジュールがエラー補正ユニットである。このようなユニットが存在し、エラー収集機能を有する場合、そのようなユニットを使用して試験結果を得ることができる（ステップ４８０）。この方法はチャネル・デコーダ自体のディジタル部分の試験、またアナログおよびディジタル部分の組合せの試験の両方に有効である。代替の実施形態では、ディジタル部分の試験結果を、複数入力シフト・レジスタ（ＭＩＳＲ）により収集できる。ＭＩＳＲは、当分野で公知の符号定数を作成する（ステップ４８０）。試験期間の最後に、この符号定数を既知の良好な回路から得られた符号定数と比較する（ステップ４８５）。エラーの得られた数または符号定数差をしきい値と比較し、試験されたチャネル・デコーダが品質要求基準に一致するかどうかを検査する（ステップ４８５）。次に試験プロセスを、搬送波周波数変動、信号対ノイズ比の低下、共通チャネル干渉またはフェージングなどのような欠陥を含む信号を用いて（ステップ４９０）繰り返すことができる（ステップ４８７）。最後に合格／不合格の判定がされる（ステップ４９５）。１つの実施形態では、この判定は製品コスト、要求される品質レベル、合格または不合格にされる特定試験により左右されるが、代替実施形態では別の合格／不合格基準を含むことができる。
【００２９】
本発明の特定の実施形態を図示し、説明してきたが、当業者には、開示された本発明は各種の方法で変更可能であり、また前述の詳細な記述および説明以外の多数の実施形態を想定できることは理解されるであろう。したがって、本発明の範囲は添付の特許請求の範囲に示されており、均等物の意味および範囲内にあるすべての変更は本発明に包含されるものとする。
【図面の簡単な説明】
【図１】
本発明による、内臓セルフテスト（ＢＩＳＴ）用に変更されたチャネル・デコーダ１つの実施形態のブロック図である。
【図２】
本発明による、信号発生回路の１つの実施形態のブロック図である。
【図３】
チャネル・デコーダを変更し、周期的試験信号を作成するためのオフラインのＢＩＳＴ実行ステップのフローチャートである。
【図４】
ＢＩＳＴを適用して試験を実行するステップのフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【国際公開パンフレット】
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