(57)【要約】ディジタル／アナログ変換器は、抵抗Ｒの複数の直列抵抗器および抵抗２Ｒ’の複数の分路抵抗器と、ディジタル／アナログ変換器における抵抗器性分圧ネットワークの分路抵抗器を第１および第２基準電圧のいずれかに切り換える回路（１１）とを含む。切り換え回路は、低基準抵抗器を分路抵抗器に結合する第１スイッチＭＯＳＦＥＴ（４４ｉ）と、分路抵抗器を高基準電圧に結合する第２スイッチＭＯＳＦＥＴ（４２ｉ）とを含む。第１および第２切り換え制御回路は、第１および第２スイッチＭＯＳＦＥＴのオン抵抗を、第１および第２基準抵抗器の抵抗に比例するように調節する。第１および第２基準抵抗器は、分路ネットワークを構成する抵抗器と同じ温度係数を有する。第１および第２スイッチＭＯＳＦＥＴの各々のオン抵抗は、ＲＯＮｉに等しく、抵抗２Ｒ’は２Ｒ−ＲＯＮｉに等しい。オン抵抗器は、二進スケーリングする必要はない。
2004515931.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル／アナログ変換器における抵抗器性分圧ネットワークの分路抵抗器を、低基準電圧および高基準電圧のいずれかに切り換える回路であって、
（ａ）前記低基準電圧を前記分路抵抗器に結合する第１スイッチＭＯＳＦＥＴと、前記分路抵抗器を前記高基準電圧に結合する第２スイッチＭＯＳＦＥＴと、
（ｂ）第１スイッチ制御回路であって、
ｉ．前記第１ＭＯＳＦＥＴのゲートに結合された出力を有する第１ＭＯＳＦＥＴ論理回路と、
ｉｉ．前記低基準電圧に結合された第１基準抵抗器および第１制御ＭＯＳＦＥＴと、前記第１制御ＭＯＳＦＥＴのゲートに接続され更に前記第１スイッチＭＯＳＦＥＴのゲートに前記第１ＣＭＯＳ論理回路を介して結合されている出力を有する第１演算増幅器とを含み、前記第１制御ＭＯＳＦＥＴおよび前記第１基準抵抗器の抵抗を等化し、前記第１スイッチＭＯＳＦＥＴのオン抵抗を前記第１基準トランジスタの抵抗に比例する値に調節するように動作する、第１ブリッジ回路と、
を含む第１スイッチ制御回路と、
（ｃ）第２スイッチ制御回路であって、
ｉ．前記第２スイッチＭＯＳＦＥＴのゲートに結合された出力を有する第２ＭＯＳＦＥＴ論理回路と、
ｉｉ．第２基準抵抗器および第２制御ＭＯＳＦＥＴと、前記第２制御ＭＯＳＦＥＴのゲートに接続され、更に前記第２ＣＭＯＳ論理回路を介して前記第２スイッチＭＯＳＦＥＴのゲートに結合されている出力を有する第２演算増幅器とを含み、前記第２制御ＭＯＳＦＥＴおよび前記第２基準抵抗器の抵抗を等化し、更に前記第２スイッチＭＯＳＦＥＴのオン抵抗を前記第２基準抵抗器の抵抗に比例する値に調節するように動作する、第２ブリッジ回路と、
を含む第２スイッチ制御回路と、
を備える回路。
【請求項２】
請求項１記載の回路において、前記第１基準抵抗器の抵抗は、前記第２基準抵抗器の抵抗とは実質的に異なる、回路。
【請求項３】
請求項１記載の回路において、前記第１および第２ＣＭＯＳ論理回路はＣＭＯＳ反転器である、回路。
【請求項４】
請求項１記載の回路において、前記第１ブリッジ回路は、前記第１ブリッジを付勢するように結合されている第１ブリッジ入力導体を含み、前記第２ブリッジ回路は、前記第２ブリッジ回路を付勢するように結合されている第２ブリッジ入力導体を含む、回路。
【請求項５】
請求項４記載の回路において、前記第１ブリッジ入力導体は、第１電流源エレメントを介して前記第１基準抵抗器および前記第１演算増幅器の（−）入力に結合され、更に第２電流源エレメントを介して前記第１制御ＭＯＳＦＥＴおよび前記第１演算増幅器の（＋）入力にも結合されており、前記第２ブリッジ入力導体は、第３電流源エレメントを介して前記第２基準抵抗器および前記第２演算増幅器の（−）入力に結合され、更に第４電流源エレメントを介して前記第２制御ＭＯＳＦＥＴおよび前記第２演算増幅器の（＋）入力にも結合されている、回路。
【請求項６】
請求項１記載の回路であって、前記第１基準抵抗器および前記第１演算増幅器の（−）入力に結合されている第１電流源エレメントと、前記第１制御ＭＯＳＦＥＴおよび前記第１演算増幅器の（＋）入力に結合されている第２電流源エレメントと、前記第２基準抵抗器および前記第２演算増幅器の（−）入力に結合されている第３電流源と、前記第２制御ＭＯＳＦＥＴおよび前記第２演算増幅器の（＋）入力に結合されている第４電流源とを含む、回路。
【請求項７】
請求項５記載の回路において、前記第１、第２、第３および第４電流源エレメントは、それぞれ、第１、第２、第３、および第４抵抗器であり、前記第１ブリッジ入力導体は、一定量だけブートストラップした電圧を前記低基準電圧から導通させ、前記第２ブリッジ入力導体は、別の一定量だけブートストラップした電圧を前記高基準電圧から導通させる、回路。
【請求項８】
請求項５記載の回路において、前記第１演算増幅器の（＋）入力は、第１レベル・シフト抵抗器を介して前記第１制御ＭＯＳＦＥＴのドレインに結合されており、前記第１基準抵抗器は第１複合抵抗器の一体部分であり、該第１複合抵抗器は、前記第１基準抵抗器の抵抗と直列の前記第１レベル・シフト抵抗器の抵抗に等しい第１レベル・シフト抵抗も含み、前記第２演算増幅器の（＋）入力は、第２レベル・シフト抵抗器を介して前記第２制御ＭＯＳＦＥＴに結合されており、前記第２基準抵抗器は第２複合抵抗器の一体部分であり、該第２複合抵抗器は、前記第２レベル・シフト抵抗器の抵抗と直列の第２レベル・シフト抵抗も含む、回路。
【請求項９】
請求項５記載の回路において、前記第１基準抵抗器の抵抗は、前記第２基準抵抗器の抵抗よりも実質的に大きな値であり、前記第１ブリッジ回路を通過するバイアス電流を、前記第２ブリッジ回路を流れる対応のバイアス電流に対して、実質的に減少させる、回路。
【請求項１０】
請求項１記載の回路であって、前記第１ブリッジ制御回路において、前記低基準電圧とは独立した値に前記第１ブリッジ回路を付勢する第１バイアス電流を維持する第１手段と、前記第２ブリッジ制御回路において、前記高基準電圧とは独立した値に前記第２ブリッジ回路を付勢する第２バイアス電流を維持する第２手段とを含む、回路。
【請求項１１】
ディジタル／アナログ変換器において、当該ディジタル／アナログ変換器のディジタル入力に印加される二進入力の１ビットに対応する論理情報に応答して、Ｒ／２Ｒ’抵抗器性分圧ネットワークのレッグを、高基準電圧または低基準電圧に切り換える回路であって、
（ａ）前記低基準電圧を導通させる第１導体に結合されているソースと、前記レッグの導体に結合されているドレインとを有する第１ＭＯＳＦＥＴと、前記レッグの導体に結合されているソースと、前記高基準電圧を導通させる第２基準電圧導体に結合されているドレインとを有する第２ＭＯＳＦＥＴとを含むスイッチ回路と、
（ｂ）第１スイッチ制御回路であって、
ｉ．第１給電導体および第２給電導体の間に結合され、前記論理情報を受けるように結合されている入力と、前記第１ＭＯＳＦＥＴのゲートに結合されている出力とを有する第１ＣＭＯＳ反転器と、
ｉｉ．第１ブートストラップ基準電圧源と、
ｉｉｉ．第１および第２入力端子と、第１および第２出力端子とを含む第１ブリッジ回路であって、前記第１ブートストラップ基準電圧源を前記第１および第２入力端子間に結合した、第１ブリッジ回路と、
ｉｖ．前記第２入力端子および前記第１出力端子の間に結合されている第１抵抗器と、前記第１出力端子および前記第１入力端子の間に結合されている第２抵抗器と、前記第１入力端子および前記第２出力端子の間に結合されている第３抵抗器と、前記第２出力端子および前記第２入力端子の間に結合されている第４抵抗器と、前記第４抵抗器を前記第２入力端子に結合する第３ＭＯＳＦＥＴと、
ｖ．前記第１出力端子に結合されている第１入力と、前記第２出力端子に結合されている第２入力と、第２導体によって前記第３ＭＯＳＦＥＴのゲート電極に接続されている出力とを有する第１演算増幅器と、
を含む第１スイッチ制御回路と、
（ｃ）第２スイッチ制御回路であって、
ｉ．第３給電導体および前記第２給電導体の間に結合されており、前記二進ビット信号の相補値を受けるように接続されている入力と、前記第２ＭＯＳＦＥＴのゲートに結合されている出力とを有する第２ＣＭＯＳ反転器と、
ｉｉ．第２ブートストラップ基準電圧源と、
ｉｉｉ．第３および第４入力端子ならびに第３および第４出力端子を含む第２ブリッジ回路であって、前記第２ブートストラップ基準電圧源を前記第３および第４入力端子間に結合した、第２ブリッジ回路と、
ｉｖ．前記第４入力端子および前記第３出力端子間に結合されている第５抵抗器と、前記第３出力端子および前記第４入力端子間に結合されている第６抵抗器と、前記第３入力端子および前記第４出力端子間に結合されている第７抵抗器と、前記第４出力端子および前記第４入力端子間に結合されている第８抵抗器と、前記第８抵抗器を前記第４入力端子に結合する第４ＭＯＳＦＥＴと、
ｖ．前記第３出力端子に結合されている第１入力と、前記第４出力端子に結合されている第２入力と、第３導体によって前記第４ＭＯＳＦＥＴのゲート電極に接続されている出力とを有する第２演算増幅器であって、前記第１および第２スイッチＭＯＳＦＥＴの各々のオン抵抗がＲＯＮｉに等しく、前記抵抗２Ｒ’が２Ｒ−２ＲＯＮｉに等しい、第２演算増幅器と、
を含む第２スイッチ制御回路と、
を備える回路。
【請求項１２】
ディジタル／アナログ変換器であって、
（ａ）各々抵抗Ｒを有する複数の直列抵抗器と、各々抵抗２Ｒ’を有する複数の分路抵抗器とを含む抵抗器性分圧ネットワークと、
（ｂ）ディジタル／アナログ変換器における抵抗器性分圧ネットワークの分路抵抗器を、低基準電圧および高基準電圧のいずれかに切り換える回路であって、
（１）前記低基準電圧を前記分路抵抗器に結合する第２スイッチＭＯＳＦＥＴと、前記分路抵抗器を前記高基準電圧に結合する第２スイッチＭＯＳＦＥＴと、
（２）第１スイッチ制御回路であって、
ｉ．前記第１スイッチＭＯＳＦＥＴのゲートに結合されている出力を有する第１ＣＭＯＳ論理回路と、
ｉｉ．前記低基準電圧に結合されている第１基準抵抗器および第２制御ＭＯＳＦＥＴと、前記第１制御ＭＯＳＦＥＴのゲートに接続され、更に前記第１ＣＭＯＳ論理回路を介して前記第１スイッチＭＯＳＦＥＴのゲートにも結合されている出力を有し、前記第１制御ＭＯＳＦＥＴおよび前記第１基準抵抗器の抵抗を等化し、前記第１スイッチＭＯＳＦＥＴのオン抵抗を前記第１基準抵抗器の抵抗に比例する値に調節するように動作する第１演算増幅器とを含む第１ブリッジ回路と、
を含む第１スイッチ制御回路と、
（３）第２スイッチ制御回路であって、
ｉ．前記第２スイッチＭＯＳＦＥＴのゲートに結合されている出力を有する第２ＭＯＳＦＥＴ論理回路と、
ｉｉ．第２基準抵抗器および第２制御ＭＯＳＦＥＴと、前記第２制御ＭＯＳＦＥＴのゲートに接続され、更に前記第２ＣＭＯＳ論理回路を介して前記第２スイッチＭＯＳＦＥＴのゲートにも結合されている出力を有し、前記第２制御ＭＯＳＦＥＴおよび前記第２基準抵抗器の抵抗を等化し、前記第２スイッチＭＯＳＦＥＴのオン抵抗を前記第２基準抵抗器の抵抗に比例する値に調節するように動作する第２演算増幅器とを含む第２ブリッジ回路と、
を含む第２スイッチ制御回路と、
を備え、
（ｃ）前記第１および第２スイッチＭＯＳＦＥＴの各々のオン抵抗がＲＯＮｉに等しく、前記抵抗２Ｒ’が２Ｒ−ＲＯＮｉに等しい、
ディジタル／アナログ変換器。
【請求項１３】
請求項１２記載の回路において、前記第１基準抵抗器の抵抗が、前記第１基準抵抗器の抵抗とは実質的に異なる、回路。
【請求項１４】
請求項１２記載の回路において、前記第１および第２ＣＭＯＳ論理回路はＣＭＯＳ反転器である、回路。
【請求項１５】
請求項１２記載の回路において、前記第１ブリッジ回路は当該第１ブリッジ回路を付勢するように結合されている第１ブリッジ入力導体を含み、前記第２ブリッジ回路は当該第２ブリッジ回路を付勢するように結合されている第２ブリッジ入力導体を含む、回路。
【請求項１６】
請求項１５記載の回路において、前記第１ブリッジ入力を、第１電流源エレメントを介して前記第１基準抵抗器および前記第１演算増幅器の（−）入力に結合し、更に第２電流源エレメントを介して前記第１制御ＭＯＳＦＥＴおよび前記第１演算増幅器の（＋）入力にも結合し、前記第２ブリッジ入力導体を、第３電流源エレメントを介して前記第２基準抵抗器および前記第２演算増幅器の（−）入力に結合し、更に第４電流源エレメントを介して前記第２制御ＭＯＳＦＥＴおよび前記第２演算増幅器の（＋）入力にも結合した、回路。
【請求項１７】
請求項１６記載の回路において、前記第１、第２、第３および第４電流源エレメントは、それぞれ、第１、第２、第３、および第４抵抗器であり、前記第１ブリッジ入力導体は、一定量だけブートストラップされた電圧を前記低基準電圧から導通させ、前記第２ブリッジ入力導体は、別の一定量だけブートストラップされた電圧を前記高基準電圧から導通させる、回路。
【請求項１８】
請求項１６記載の回路において、前記第１演算増幅器の（＋）入力は、第１レベル・シフト抵抗器を介して前記第１制御ＭＯＳＦＥＴのドレインに結合されており、前記第１基準抵抗器はは第１複合抵抗器の一体部分であり、該第１複合抵抗器は、前記第１基準抵抗器の抵抗と直列に前記第１レベル・シフト抵抗器の抵抗に等しい第１レベル・シフト抵抗も含み、前記第２演算増幅器の（＋）入力は、第２レベル・シフト抵抗器を介して前記第２制御ＭＯＳＦＥＴに結合されており、前記第２基準抵抗器は第２複合抵抗器の一体部分であり、該第２複合抵抗器は、前記第２レベル・シフト抵抗器の抵抗と直列に第２レベル・シフト抵抗も含む、回路。
【請求項１９】
請求項１６記載の回路において、前記第１基準抵抗器の抵抗を、前記第２基準抵抗器の抵抗よりも実質的に大きい値にスケーリングし、前記第１ブリッジ回路を通過するバイアス電流を、前記第２ブリッジ回路を通過する対応のバイアス電流に対して実質的に減少させる、回路。
【請求項２０】
請求項１２記載の回路であって、前記第１ブリッジ制御回路において、前記低基準電圧とは独立した値に前記第１ブリッジ回路を付勢する第１バイアス電流を維持する第１手段と、前記第２ブリッジ制御回路において、前記高基準電圧とは独立した値に前記第２ブリッジ回路を付勢する第２バイアス電流を維持する第２手段とを含む、回路。
【請求項２１】
請求項１２記載のディジタル／アナログ変換器において、前記第１および第２基準抵抗器が、前記第１および第２制御ＭＯＳＦＥＴおよび前記第１および第２スイッチＭＯＳＦＥＴのオン抵抗と同じ温度係数を有する、ディジタル／アナログ変換器。
【請求項２２】
請求項２１記載のディジタル／アナログ変換器において、前記抵抗Ｒは単一の値であり、前記抵抗値２Ｒ’の一部が他の抵抗と異なり、オン抵抗値ＲＯＮｉの一部が他の抵抗と異なる、ディジタル／アナログ変換器。
【請求項２３】
請求項２２記載のディジタル／アナログ変換器であって、複数の第１スイッチＭＯＳＦＥＴおよび第２スイッチＭＯＳＦＥＴを含み、全てが同じチャネル長を有し、前記ディジタル／アナログ変換器の精度におけるコードに依存したばらつきを低減する、ディジタル／アナログ変換器。
【請求項２４】
ディジタル／アナログ変換器において用いる抵抗器性分圧ネットワークであって、
（ａ）各々抵抗Ｒを有する複数の直列抵抗器と各々抵抗２Ｒ’を有する複数の分路抵抗器とを備え、前記ディジタル／アナログ変換器が、前記抵抗器性分路ネットワークの分路抵抗器を、第１および第２基準電圧のいずれかに切り換える回路を含み、該切り換え回路が、前記低基準電圧を前記レッグに結合する第１スイッチＭＯＳＦＥＴと、前記レッグを前記高基準電圧に結合する第２スイッチＭＯＳＦＥＴとを含み、
（ｂ）前記第１および第２スイッチＭＯＳＦＥＴの各々のオン抵抗がＲＯＮｉに等しく、前記抵抗２Ｒ’が２Ｒ−ＲＯＮｉに等しい、
抵抗器性分圧ネットワーク。
【請求項２５】
請求項２４記載の抵抗器性分圧ネットワークであって、
前記低基準電圧に結合されている第１基準抵抗器および第１制御ＭＯＳＦＥＴと、前記第１スイッチＭＯＳＦＥＴのゲートに結合されている出力を有し、前記第１基準抵抗器の抵抗に比例するように前記第１スイッチＭＯＳＦＥＴのオン抵抗を調節するように動作する第１演算増幅器とを含む第１回路と、第２基準抵抗器および第２制御ＭＯＳＦＥＴと、前記第２スイッチＭＯＳＦＥＴのゲートに結合されている出力を有し、前記第２基準抵抗器の抵抗に比例するように前記第２スイッチＭＯＳＦＥＴのオン抵抗器を調節するように動作する第２演算増幅器とを含む第２回路とを含む切り換え回路を含む、抵抗器性分圧ネットワーク。
【請求項２６】
ビット・スイッチの二進スケーリングを行うことなく、抵抗器性ラダー・ネットワークの分路抵抗器を低基準電圧または高基準電圧のいずれかに接続し、ディジタル／アナログ変換器において高い精度を得る方法であって、
（ａ）各分路抵抗器毎に、前記分路抵抗器の端子および前記低基準電圧の間に結合した第１スイッチＭＯＳＦＥＴを設け、前記分路抵抗器の端子および前記高基準電圧の間に結合した第２スイッチＭＯＳＦＥＴを設けるステップと、
（ｂ）前記ディジタル／アナログ変換器に印加するディジタル入力ワードのビット状態に応じて、前記第１および第２スイッチＭＯＳＦＥＴのゲート電極に制御電圧を印加し、それぞれ、各分路抵抗器の端子に結合されている前記第１および第２スイッチＭＯＳＦＥＴの一方または他方をオンに切り換え、オンに切り換えた各第１または第２スイッチＭＯＳＦＥＴのオン抵抗を２Ｒ−２Ｒ’に等しくするステップであって、Ｒが前記抵抗器性ラダー・ネットワークの複数の直列抵抗器の各々の抵抗であり、２Ｒ’が前記オンに切り換えた第１または第２スイッチが結合されている分路抵抗器の抵抗である、ステップと、
から成る方法。
【請求項２７】
請求項２６記載の方法において、前記第１スイッチＭＯＳＦＥＴおよび前記第２スイッチＭＯＳＦＥＴの抵抗を二進スケーリングしない、方法。
【請求項２８】
請求項２６記載の方法において、ステップ（ｂ）は、前記制御電圧の大きさを制御し、前記オンに切り換えた第１および第２スイッチＭＯＳＦＥＴのオン抵抗器の温度係数を、前記抵抗器性ラダー・ネットワークを構成する抵抗器の温度係数に等しくするステップを含む、方法。
【発明の詳細な説明】
【０００１】
（発明の背景）
本発明は、ディジタル／アナログ変換器（ＤＡＣ）に用いられるＲ／２Ｒラダー電圧分割ネットワークと連動するビット・スイッチ回路に関する。
【０００２】
最も近い従来技術は、米国特許第５，７６４，１７４号（Ｄｅｍｐｓｅｙ ｅｔ ａ．）の図５および図９であると考えられる。図９のＶｇｐおよびＶｇｎは、制御された「供給」電圧として図５のＣＭＯＳバッファ１１６ｉおよび１１８ｉに供給される。米国特許第５，０７５，６７７号（Ｍｅａｎｅｙ ｅｔ ａｌ．）および第４，５５８，２４２（Ｔｕｔｈｉｌｌ ｅｔ ａｌ．）も高および低基準電圧にＲ／２Ｒラダーの２Ｒ分路抵抗器を切り換える従来技術の回路を開示する。
【０００３】
Ｄｅｍｐｓｅｙ ｅｔ ａｌ．特許の図９の制御回路は、２つの制御電圧ＶｇｐおよびＶｇｎを発生し、供給電圧として１対のＣＭＯＳ反転器またはバッファ４６ｉおよび４８ｉにそれぞれ印加する。二進入力ｂｉによってＣＭＯＳバッファ４６ｉおよび４８ｉを制御し、ＭＯＳＥＦＥＴ４２ｉおよび４４ｉをオンおよびオフに切り換える。ＭＯＳＦＥＴ４２ｉおよび４４ｉのドレイン電極は、Ｒ／２Ｒラダー・ネットワークの対応するレッグに接続されている。ＭＯＳＦＥＴ４２ｉは、Ｐ−チャネルまたはＮ−チャネルのいずれとすることもでき（Ｄｅｍｐｓｅｙ ｅｔ ａｌ．特許の図６を参照）、バッファ４６ｉは対応して反転または非反転となる。
【０００４】
演算増幅器５８および５９は、各々、それらの（＋）および（−）入力のバランスを取るように動作する。Ｄｅｍｐｓｅｙ ｅｔ ａｌ．特許の図９における抵抗器５４および５７は、同じバイアス電流を確定し、結合したＭＯＳＦＥＴ５５のオン抵抗を結合抵抗器５２の抵抗に一致させ、更に結合ＭＯＳＦＥＴ５６のオン抵抗を結合抵抗器５３の抵抗に一致させる。共通バイアス電流を生成する回路構造は、抵抗器５４および５７を含み、ＶＲＥＦ＋がＶＲＥＦ−よりも約２ボルト以上高くない場合、Ｄｅｍｐｓｅｙ ｅｔ ａｌ．の図９の回路は正確な動作が妨げられる。ＶＲＥＦ＋およびＶＲＥＦ−間の差が減少するに連れて、図９の回路を通過する電流も減少し、抵抗器間の電圧低下における２つの演算増幅器のオフセット・エラーの割合が増々大きくなる。このために、動作の精度が著しく低下する。
【０００５】
Ｄｅｍｐｓｅｙ ｅｔ ａｌ． 特許の図１１は、代替実施形態を開示しており、その中でＭＯＳＦＥＴスイッチ４２ｉおよび４４ｉのドレインならびにＲ／２Ｒラダーの対応するレッグ間に、単位抵抗器７２および７４を直列に接続している。この実施形態は、ＭＯＳＦＥＴスイッチ４２ｉおよび４４ｉのオン抵抗を、単位抵抗器７２および７４の抵抗に対して制御する。
【０００６】
Ｄｅｍｐｓｅｙ ｅｔ ａｌ．特許、および関連する従来技術の全ての制御および切り換え回路は、従来のＲ／２Ｒ抵抗器性分圧ネットワークと共に用いるように設計されており、直列抵抗器は全て抵抗Ｒを有し、分路抵抗器は全て抵抗２Ｒを有する。
【０００７】
あらゆるＲ／２Ｒ抵抗器性分圧ネットワークでは、２Ｒ分路抵抗器を高基準電圧または低基準電圧に選択的に結合するスイッチのチャネル幅対チャネル長比（Ｗ／Ｌ比）を二進でスケーリングする必要がある。これは、例えば、１２ないし１６ビットの分解能というような、分解能のビット数が大きいディジタル／アナログ変換器にとっては非常に問題である。例えば、１６ビット・ディジタル／アナログ変換器では、ＭＳＢスイッチのオン抵抗が４０オームであるとすると、ＬＳＢスイッチのオン抵抗は３２０キロオームないし１．２０メグオームとなる。４０オームのオン抵抗を得るには、非常に大きなＭＯＳＦＥＴが必要となる。何故なら、チャネル幅Ｗを非常に大きくしなければないからである。また、３２０キロオームないし１．２０メグオームのオン抵抗を得るためにも非常に大きなＭＯＳＦＥＴが必要となる。何故なら、チャネル長Ｌを非常に大きくしなければからである。したがって、Ｒ／２Ｒ分圧ネットワークを用いて高精度のディジタル／アナログ変換器を実施するには、大量のチップ面積が必要となる。大量のチップ面積を回避するために、当業者は種々の「ショート・カット」を開発し、ＬＳＢビットのための非常に大きなＭＯＳＦＥＴスイッチの使用を回避したが、これらの技法は精度低下を招き、約１２ビットの分解能を超える分解能を有するディジタル／アナログ変換器では、この精度低下は容認することができない。
【０００８】
例えば、場合によっては、当業者はＲ／２Ｒラダーの最下位ビットに対するスイッチのサイズを二進スケーリングせず、生じたエラーを単に受け入れる場合もある。別の手法では、高抵抗薄膜抵抗器をスイッチに直列に挿入し、薄膜抵抗器の温度係数がスイッチのオン抵抗のそれとは異なるという事実を受け入れていた。Ｄｅｍｐｓｅｙ ｅｔ ａｌ．特許の図１３に示すように単位抵抗器を用いることは、更に別のショートカットであり、Ｒ／２Ｒラダー・ネットワークの最下位レッグに対するスイッチのオン抵抗を二進スケーリングするのを回避するために用いられている。
【０００９】
チャネル長Ｌを非常に長くすることによってＭＯＳＦＥＴスイッチをスケーリングし大きなオン抵抗を有することが難しいのは、オン抵抗ＲＯＮを生成する有効ゲート・ソース電圧の大きさが、流れる電流に起因してチャネル領域に沿って生ずる電圧降下のために、チャネル領域の長さに沿って徐々に減少するからである。その結果、Ｗ／Ｌ比を二進スケーリングしても、チャネル電流の全ての値に対して二進スケーリングしたＲＯＮが得られない。このため、特に最下位ビット・スイッチでは、コード依存エラーが生ずる。何故なら、チャネル電流は、Ｒ／２Ｒラダーに接続されているＭＯＳＦＥＴスイッチでは、非常にコード依存性が高いからである。これは、高精度の高分解能ディジタル／アナログ変換器を得る際の重要な問題点である。
【００１０】
（１）従来技術よりも精度が高く、（２）外部から供給する上位および下位基準電圧間の差を小さくすることができる、ディジタル／アナログ変換器を提供することができれば非常に望ましいであろう。
（発明の摘要）
したがって、本発明の目的は、抵抗器性分圧ネットワークの分路抵抗器を高基準電圧または低基準電圧のいずれかに結合する種々のビット・スイッチ・トランジスタのオン抵抗を二進スケーリングする必要性を回避した回路および技法を提供することである。
【００１１】
本発明の別の目的は、最も近い従来技術よりも精度が高く安価なディジタル／アナログ変換器を提供することである。
本発明の別の目的は、抵抗器性分圧ネットワークの分路抵抗器を高基準電圧または低基準電圧のいずれかに結合するように動作するビット・スイッチを制御するブリッジ制御回路を提供し、ブリッジ制御回路によってユーザが供給する基準電圧のばらつきに伴う精度低下を回避することである。
【００１２】
本発明の別の目的は、ユーザが供給する基準電圧間の差を実質的に最も近い従来技術のそれ未満とすることができるディジタル／アナログ変換器を提供することである。
【００１３】
本発明の別の目的は、従来技術のＲ／２Ｒを有する高分解能ディジタル／アナログ変換器において発生するコード依存精度低下を回避することである。
本発明の別の目的は、抵抗器性ラダー・ネットワークを有するディジタル／アナログ変換器において、直列接続したビット・スイッチＭＯＳＦＥＴの使用を回避し、長い有効チャネル長（Ｌ）を達成し、更にビット・スイッチＭＯＳＦＥＴに要求されるチップ面積量を縮小することである。
【００１４】
本発明の別の目的は、米国特許第５，７６４，１７４号の図１１および図１３におけるように、「単位」抵抗器と直列に接続したスケーリングしたビット・スイッチの使用を回避し、二進スケーリングしたスイッチの要求オン抵抗を得るようにすることである。
【００１５】
端的に説明すると、本発明の一実施形態によれば、本発明は、ディジタル／アナログ変換器（１）を提供し、これは、各々抵抗Ｒを有する複数の直列抵抗器（２７ｉ）および各々抵抗２Ｒ’を有する複数の分路抵抗器（３０ｉ）と、ディジタル／アナログ変換器（１）内の抵抗器性分圧ネットワーク（１０）の分路抵抗器（３０ｉ）を、第１および第２基準電圧のいずれかに切り換える回路とを含む。ディジタル／アナログ変換器は、低基準電圧（ＶＲＥＦＬ）を分路抵抗器（３０ｉ）に結合する第２スイッチＭＯＳＦＥＴ（４４ｉ）と、分路抵抗器（３０ｉ）を高基準電圧（ＶＲＥＦＨ）に結合する第２スイッチＭＯＳＦＥＴ（４２ｉ）とを含む。第１スイッチ制御回路（１１）は、第１スイッチＭＯＳＦＥＴ（４４ｉ）のゲートに結合されている出力を有する第１ＣＭＯＳ反転器（３９）と、低基準電圧（ＶＲＥＦＬ）に結合されている第１基準抵抗器（２６）および第１制御ＭＯＳＦＥＴ（２４）と、第１制御ＭＯＳＦＥＴ（２４）のゲートに接続され、更に第１スイッチＭＯＳＦＥＴ（４４ｉ）のゲートに結合されている出力を有し、第１制御ＭＯＳＦＥＴ（２４）および第１基準抵抗器（２６）の抵抗を等化し、第１基準抵抗器（２６）の抵抗に比例するように第１スイッチＭＯＳＦＥＴ（４４ｉ）のオン抵抗を調節するように動作する第１ブリッジ回路（１１Ａ）とを含む。第２スイッチ制御回路（１２）は、第２スイッチＭＯＳＦＥＴ（４２ｉ）のゲートに結合されている出力を有する第２ＣＭＯＳ反転器（２１）と、第２基準抵抗器（２５）および第２制御ＭＯＳＦＥＴ（２３）と、第２制御ＭＯＳＦＥＴ（２３）のゲートに接続され更に第２スイッチＭＯＳＦＥＴ（４２ｉ）のゲートに結合されている出力を有し、第２制御ＭＯＳＦＥＴ（２３）および第２基準抵抗器（２５）の抵抗を等化し、第２基準抵抗器（２５）の抵抗に比例するように第２スイッチＭＯＳＦＥＴ（４２ｉ）のオン抵抗を調節するように動作する第２ブリッジ回路（１２Ａ）とを含む。第１（４４ｉ）および第２（４２ｉ）スイッチＭＯＳＦＥＴの各々のオン抵抗はＲＯＮｉに等しく、抵抗２Ｒ’は２Ｒ−ＲＯＮｉに等しい。
【００１６】
一実施形態では、本発明は、ディジタル／アナログ変換器において、ビット・スイッチの二進スケーリングを行うことなく、抵抗器性ラダー・ネットワークの分路抵抗器を低基準電圧（ＶＲＥＦＬ）または高基準電圧（ＶＲＥＦＨ）のいずれかに接続し、高精度を達成する技法を提供する。各分路抵抗器毎に、第１スイッチＭＯＳＦＥＴ（４４ｉ）を当該分路抵抗器と低基準電圧（ＶＲＥＦＬ）との間に結合し、第２スイッチＭＯＳＦＥＴ（４２ｉ）を分路抵抗器の端子と高基準電圧（ＶＲＥＦＨ）との間に結合する。ディジタル／アナログ変換器に印加するディジタル入力ワードのビット状態に応じて、第１（４４ｉ）および第２（４２ｉ）スイッチＭＯＳＦＥＴのゲート電極に制御電圧を印加し、それぞれ各分路抵抗器に結合されている第１（４４ｉ）および第２（４２ｉ）スイッチＭＯＳＦＥＴの一方または他方をオンに切り換え、オンに切り換えられた第１または第２スイッチＭＯＳＦＥＴのオン抵抗を２Ｒ−２Ｒ’に等しくする。ここで、Ｒは抵抗器性ラダー・ネットワークの複数の直列抵抗器の各々の抵抗であり、２Ｒ’は、オンに切り換えられた第１または第２スイッチを結合している分路抵抗器の抵抗である。制御電圧の大きさを制御して、オンに切り換えた第１および第２スイッチＭＯＳＦＥＴのオン抵抗の温度係数が、抵抗器性ラダー・ネットワークを構成する抵抗器の温度係数に等しくなるようにする。第１スイッチＭＯＳＦＥＴ（４４ｉ）および第２スイッチＭＯＳＦＥＴ（４２ｉ）のオン抵抗器に対する二進スケーリングは行わない。
（好適な実施形態の詳細な説明）
図１および図２を参照すると、１６ビット・ディジタル／アナログ変換器１は、抵抗Ｒの複数の直列抵抗器２７ｉおよび各々抵抗２Ｒ’を有する複数の分路抵抗器３０ｉを有する抵抗器性分圧ネットワーク１０、２０個のスイッチおよびドライバ回路３４ｉ、ならびに第１および第２ブリッジ制御回路１１および１２を含み、ｉは１から２０までの値である（尚、以下で説明するように、分圧ネットワーク１０のいずれの分路レッグに対する２Ｒ’の値も、対応するスイッチのＲＯＮに依存することを注記しておく。）下位ブリッジ制御回路１１は、外部供給基準電圧ＶＲＥＦを１６個のＮ−チャネルＶＲＥＦＬスイッチＭＯＳＦＥＴ４４ｉの各々に印加し、上位ブリッジ制御回路１２は、外部供給基準電圧ＶＲＥＦＨをｉ個のＮ−チャネル「ＶＲＥＦＨスイッチ」ＭＯＳＦＥＴ４２ｉの各々に供給する。最初の上位３ビットを除いて、各スイッチおよびドライバ回路３４ｉにおけるスイッチＭＯＳＦＥＴ４２ｉおよび４４ｉは、１６ビット・ディジタル入力ワードの対応する第ｉビットＤＩＮｉに応答して、オンおよびオフとなる。（ディジタル入力コードの最初の３ビット１〜３は、温度計型デコーダでは「セグメント化」即ちデコードされ、３つの入力および７つの出力が抵抗器性ネットワーク・ラダー回路の最初の７セグメントの各々に向かう。これについては、以下で図２を参照しながら説明する。これによって、ディジタル入力ワードの最初の上位３ビットの８つの組み合わせ全てに対する出力が得られる。その各々は、ＶＲＥＦＬおよびＶＲＥＦＨ間の差によって決められる電圧範囲の１／８だけ、他から分離されている。
【００１７】
即ち、スイッチＭＯＳＦＥＴ４２ｉのドレインは、導体３３に接続されており、導体３３上は、電圧ＶＲＥＦＨ（通例では＋１０ボルトであるが、ＶＲＥＦＬが−１０ボルトの場合、約−９．９ボルト程度でも可能である）に維持されている。スイッチＭＯＳＦＥＴ４２ｉのソースは、導体３１によって、「修正Ｒ／２Ｒラダー・ネットワーク」１０の分路抵抗器３０ｉに接続されている。スイッチＭＯＳＦＥＴ４４ｉは、そのドレインが導体３１によって分路抵抗器３０ｉに接続されており、そのソースが導体４０に接続されている。導体４０上には、ディジタル／アナログ変換器１のユーザがＶＲＥＦＬを供給している。ＶＲＥＦＬは、通例では−１０ボルトの電圧を有するが、ＶＲＥＦＨが＋１０ボルトの場合、＋９．９ボルトでも可能である。図１の回路では、ＶＲＥＦＨおよびＶＲＥＦＬが変化しても、そしてこれら２つの値が非常に接近していても（例えば、１００ミリボルト以内）、スイッチＭＯＳＦＥＴ４２ｉおよび４４ｉのＲＯＮの値が非常に高い精度で得られる。
【００１８】
Ｒ／２Ｒ’ラダー・ネットワーク１０は、分路抵抗器３０ｉの抵抗が従来のＲ／２Ｒラダーにおけるように２Ｒではなく、代わりに２Ｒ’に等しいという点で、従来の（例えば、Ｄｅｍｐｓｅｙ ｅｔ ａｌ．特許の図１３に示すような）Ｒ／２Ｒラダー・ネットワークとは異なる。２Ｒ’は２Ｒ−ＲＯＮｉに等しく、ＲＯＮｉは、オンになっているスイッチＭＯＳＦＥＴ４２ｉおよび４４ｉの一方のチャネル抵抗である。別の言い方をすれば、本発明の抵抗器性分圧ネットワークの各分路抵抗器の全抵抗「２Ｒ」は、抵抗器性ネットワーク１０の各分路レッグが正確に２Ｒの値を有する従来技術のディジタル／アナログ変換器とは異なり、対応するビット・スイッチ４２ｉまたは４４ｉのオン抵抗ＲＯＮｉを含む。
【００１９】
従来技術とは異なり、種々のビットのスイッチＭＯＳＦＥＴ４４ｉおよび４２ｉのＷ／Ｌ比（即ち、チャネル幅対チャネル長比）は、二進スケーリングしたオン抵抗が得られるように調節されていない。代わりに、これらは、適当な小さなサイズとなり、適当なオン抵抗を有するように選択されている。Ｒ／２Ｒ’ラダー・ネットワーク１０の種々の２Ｒ’抵抗の値は、種々のビットに対して別個とすることができる。この特徴は、抵抗器性分圧ネットワークの全分路抵抗器の２Ｒ抵抗が必然的に２Ｒの値に正確に等しい、従来のＲ／２Ｒラダー・ネットワークとは異なる。
【００２０】
スイッチＭＯＳＦＥＴ４２ｉおよび４４ｉのオン抵抗は、ブリッジ制御回路１１および１２によって制御し、抵抗器性分圧ネットワーク１０の直列および分路抵抗器の抵抗Ｒおよび２Ｒ’と同じ温度係数を有するようにしている。二進スケーリングしていないスイッチＭＯＳＦＥＴ４２ｉおよび４４ｉのオン抵抗を、抵抗器性分圧ネットワーク１０の分路抵抗器レッグの全抵抗２Ｒ＝２Ｒ’＋ＲＯＮｉに含ませることができるのは、この特性のためである。
【００２１】
ブリッジ制御回路１１および１２、ならびにＲ／２Ｒ’分圧ネットワーク１０の抵抗器は全て、ケイ化クロムまたはシクロムと呼ばれるシリコン・クロム材で形成された薄膜抵抗器であるので、ＭＯＳＦＥＴ２４のオン抵抗の温度係数は、基準抵抗器２６の抵抗の温度係数に追従し、ＭＯＳＦＥＴ２３のオン抵抗は第２基準抵抗器２５の抵抗に追従する。その結果、スイッチＭＯＳＦＥＴ４４ｉのオン抵抗の温度係数も、シクロム抵抗器２６の抵抗ならびに分圧ネットワーク１０のシクロム抵抗器Ｒおよび２Ｒ’の温度係数に追従する。
【００２２】
下位ブリッジ制御回路１１は、ブリッジ回路１１Ａを含む。ブリッジ回路１１Ａは、抵抗ＲＲＥＦ１の第１基準抵抗器２６を含み、その下位端子は導体４０に結合され、その上位端子は抵抗器４６’の一方の端子に結合されている。抵抗器４６’の他方の端子は、導体１３によって、演算増幅器３７の（−）入力、および抵抗器３５の下位端子に接続されている。抵抗器３５の上位端子は、導体１５によって、約２ボルトの値を有する定電圧源回路５１の（＋）端子、および抵抗器３６の上位端子に接続されている。導体１５上の電圧は、ＶＲＥＦＬよりも２ボルト高いレベルに「ブートストラップ」されている。何故なら、定電圧源５１の（−）端子がＶＲＥＦＬ導体４０に接続されているからである。定電圧回路５１は、定電圧源５０に含まれており、定電圧源５０は、通例では、＋１５ボルト電源＋ＶおよびＶＲＥＦＬの間に接続されている。抵抗器３６の下位端子は、導体１４によって演算増幅器３７の（＋）入力に接続され、更に抵抗器４６を介してＮ−チャネル基準トランジスタ２４に結合されている。基準トランジスタ２４のゲートは、導体３８によって演算増幅器３７の出力に接続されている。Ｎ−チャネル基準ＭＯＳＦＥＴ２４のソースは、導体４０に接続されており、導体４０上には外部基準電圧ＶＲＥＦＬが供給されている。
【００２３】
導体３８上に演算増幅器３７によって電圧ＶＲＥＧＬが生成され、演算増幅器３７はサーボ増幅器として動作し、必要に応じて制御ＭＯＳＦＥＴ２４のゲート電圧を確立し、そのオン抵抗をＲＲＥＦ１に等しくし、同じゲート電圧をスイッチＭＯＳＦＥＴ４４ｉに供給し、そのＷ／Ｌ比に応じて、そのオン抵抗ＲＯＮｉをＲＲＥＦ１に等しくするか、またはこれに対してスケーリングする。ＶＲＥＧＬはＣＭＯＳ反転器３９の高電源端子に接続されており、その低供給電圧端子は、負供給電圧（通例では−１５ボルト）に接続されている。したがって、ＣＭＯＳ反転器３９の高出力電圧はＶＲＥＧＬに等しくなる。ＣＭＯＳ反転器３９の出力は、スイッチＭＯＳＦＥＴ４４ｉのゲートに接続されている。抵抗器４６および４６’は、演算増幅器３７のためにより多くの「ヘッド・ルーム」（ｈｅａｄ ｒｏｏｍ）を設ける機能を果たす。即ち、抵抗器４６および４６’を通過する電流は、これらの間に等しい電圧降下を発生させ、導体１３および１４上の電圧を、導体４０上の電圧に対して、より高いレベルにシフトさせる。これによって、演算増幅器３７の入力段に、より多い「動作余裕」即ち「ヘッド・ルーム」が得られる。
【００２４】
抵抗器４６’は、実際には、単一の２７．０キロオーム抵抗器２６、４６’の中に基準抵抗器２６と共に一体化されているが、抵抗器４６’は、発明の説明に供するために、別個の抵抗器として図示されている。
【００２５】
同様に、上位ブリッジ制御回路１２は、抵抗ＲＲＥＦ２を有する同様の第２基準抵抗器２５を備えたブリッジ回路１２Ａを含む。基準抵抗器２５は、その下位端子が導体３３に接続されており、導体３３上には、通例では＋１０ボルトの第２外部基準電圧ＶＲＥＦＨが、ディジタル／アナログ変換器１のユーザによって供給されている。基準抵抗器２５の上位端子は、抵抗器５４’を介して、演算増幅器４３の（−）入力に結合され、更に抵抗器４１の下位端子に結合されている。抵抗器４１の上位端子は、抵抗器５５の上位端子に接続され、更に、ＶＲＥＦＨよりも２ボルトだけ高い値にブートストラップされた定電圧源回路５２の（＋）端子に接続されている。これによって、上位ブリッジ回路１２Ａ間に約２ボルトの電圧が生成する。定電源回路５２の（−）端子は、導体３３に接続されている。抵抗器５５の下位端子は、導体４９を介して、演算増幅器４３の（＋）入力に接続され、第２基準Ｎ−チャネルＭＯＳＦＥＴ２３のドレインに結合されている。ＭＯＳＦＥＴ２３のゲートは、導体５６によって、演算増幅器４３の出力に接続されている。（ブートストラップ電圧源５１および５２は、各々、従来の定電流源を含み、抵抗器性素子および／またはダイオード素子を介して定電流を供給する。その間には２ボルトの電圧降下が生ずる。）
演算増幅器４３は、導体５６上に基準電圧ＶＲＥＧＨを生成する。演算増幅器４３は、サーボ増幅器として動作し、必要に応じて制御ＭＯＳＦＥＴ２３のゲート電圧を確立し、そのオン抵抗をＲＲＥＦ２に等しくし、更に同じゲート電圧をスイッチＭＯＳＦＥＴ４２ｉに供給して、そのＷ／Ｌ比に応じて、そのオン抵抗ＲＯＮｉをＲＲＥＦ２に等しくするか、またはこれに対してスケーリングする。ＶＲＥＧＨは、ＣＭＯＳ反転器２１の高供給電圧端子に接続されている。その結果、ＣＭＯＳ反転器２１の高出力電圧はＶＲＥＧＨに等しくなる。ＣＭＯＳ反転器４５の低供給電圧端子は−１５ボルトに接続されている。基準ＭＯＳＦＥＴ２３のソースは導体３３に接続されている。抵抗器５４および５４’は、演算増幅器４３により多くのヘッド・ルームを設ける機能を果たす。即ち、抵抗器５４’および４６’を通過する電流は、これらの間に電圧降下を発生させ、導体４８および４９上の電圧を、導体３３上の電圧に対して、より高いレベルにシフトさせる。これによって、演算増幅器４３の入力段により多くの「動作余裕」即ち「ヘッド・ルーム」が得られる。尚、抵抗器５４’は、実際には、単一の１３．５キロオーム抵抗器２５、５４’の中に基準抵抗器２５と共に一体化されているが、抵抗器５４’は、発明の説明に供するために、別個の抵抗器として図示されている。
【００２６】
本発明によれば、下位ブリッジ回路１１Ａの基準抵抗器２６の抵抗ＲＲＥＦ１を、ブリッジ回路１２Ａ内の基準抵抗器２５に対してスケーリングし、下位ブリッジ回路１１Ａにおける電力消散を低減する。例えば、ＲＲＥＦ１は、２．４キロオームとすることができ、これは、上位ブリッジ回路１２Ａにおける基準抵抗器２５の抵抗ＲＲＥＦ２である１．２キロオームの２倍とすることができる。この例では、下位ブリッジ制御回路１１の抵抗器３５および３６の公称値は、それぞれ、２３キロオームおよび１１．５キロオームであり、上位ブリッジ制御回路１２の抵抗器４１および５５の抵抗は、双方とも１１．５キロオームである。
【００２７】
したがって、下位ブリッジ制御回路１１では、抵抗器４６’および４６の抵抗の比は２に等しく、抵抗器３５および３６の抵抗の比も２に等しい。ブリッジ１１Ａの抵抗器３５、抵抗器４６’、および基準抵抗器２６は、分圧器を形成し、導体１３を通じて演算増幅器３７の（−）入力に電圧を印加する。抵抗器３６、抵抗器４６、および基準ＭＯＳＦＥＴ２４は、分圧器を形成し、導体１４を通じて演算増幅器３７の（＋）入力に電圧を印加する。演算増幅器３７は、導体３８を通じて電圧を印加し、ＭＯＳＦＥＴ２４のチャネル抵抗ＲＯＮを調節し、導体１４上の電圧が導体１３上の電圧と等しくなるようにする。この導体１３および１４上の電圧の等化は、ＭＯＳＦＥＴ２４のＲＯＮ抵抗に対するＲＲＥＦ１（２．４キロオーム）の比率も２に等しく調節したとき、即ち、ＲＯＮ（２４）が１．２キロオームに等しいときに得られる。また、ＭＯＳＦＥＴ２４のＲＯＮを１．２キロオームに等しくするために必要な同じ電圧ＶＲＥＧＬは、導体３８およびＣＭＯＳ反転器３９を介してＭＯＳＦＥＴ４４ｉのゲートにも印加され、ＭＯＳＦＥＴ４４ｉのチャネル抵抗をＲＲＥＦ１に等しくしている（またはＲＲＥＦ１に対して適当にスケーリングする）。
【００２８】
上位ブリッジ制御回路１２では、抵抗器５４および５４’の抵抗は等しく、スケーリングしない。また、抵抗器４１および５５の抵抗も等しい。ブリッジ制御回路１２Ａの抵抗器４１、抵抗器５４’、および基準抵抗器２５は分圧器を形成し、導体４８を通じて演算増幅器４３の（＋）入力に電圧を印加する。抵抗器５５、抵抗器５４、および基準ＭＯＳＦＥＴ２３は分圧器を形成し、導体４９を介して演算増幅器４３の（−）入力に電圧を印加する。
【００２９】
演算増幅器４３は、導体５６を通じて電圧を印加し、基準ＭＯＳＦＥＴ２３のチャネル抵抗ＲＯＮを調節して、導体４９上の電圧を導体４８上の電圧に等しくする。これは、ＭＯＳＦＥＴ２３のＲＯＮ抵抗がＲＲＥＦ２に等しくなるときに生ずる。ＭＯＳＦＥＴ２３のＲＯＮ抵抗をＲＲＥＦ２に等しくするために必要な同じ電圧ＶＲＥＧＨを、導体５６およびＣＭＯＳ反転器２１を介してＭＯＳＦＥＴ４２ｉのゲートに印加し、ＭＯＳＦＥＴ４２ｉのチャネル抵抗をＲＲＥＦ２に等しくするか、またはＲＲＥＦ２に対して適当にスケーリングする。
【００３０】
このように、スイッチＭＯＳＦＥＴ４４ｉおよび４２ｉのオン抵抗は、異なる抵抗値に等しくなる（またはスケーリングする）。
尚、図１におけるブリッジ回路１１Ａおよび１２Ａの種々のノード電圧は、抵抗器性分圧によって決定されるので、抵抗器器のいずれでも「基準抵抗器」として見なすことができ、これに対して対応するＭＯＳＦＥＴ４４ｉおよび４２ｉのオン抵抗を制御することは理解されよう。これは、ブリッジ回路１１Ａおよび１２Ａにおける種々のノード電圧およびブランチ電流についても言えることである。したがって、ブリッジ回路１１Ａおよび１２Ａにおけるノード電圧のいずれでも、またはブランチ電圧のいずれでも、「基準値」と見なすことができ、これに対して対応するスイッチＭＯＳＦＥＴ４４ｉまたは４２ｉのオン抵抗を制御する。
【００３１】
前述のように下位ブリッジ制御回路１１のブリッジ回路１１Ａの左側および右側における対応する抵抗の比率を決定することにより、内部のバイアス電流が低下する。このため、こうしなければ更に高い電圧消散が、下位ブリッジ制御回路１１において低減する。下位ブリッジ制御回路１１における電力消散は、定電圧源回路５０に印加する＋１５ボルト供給電圧と、通例では−１０ボルトであるＶＲＥＦＬとの間の大きな電圧差を、内部のバイアス電流に乗算した値に等しい。
【００３２】
更に、前述の構造では、下位ブリッジ制御回路１１および上位ブリッジ制御回路１２に別個で独立したバイアス回路を用いており、ＶＲＥＦＨおよびＶＲＥＦＬを互いの電圧のわずか１／１０以内にすることができる。これは、前述のＤｅｍｐｓｅｙ ｅｔ ａｌ．特許の図９の回路について先に述べた約２．０ボルトより遥かに低い。
【００３３】
ディジタル／アナログ変換器における（Ｒ／２Ｒラダー・ネットワークではなく）前述のＲ／２Ｒ’ラダー・ネットワークの使用による重要な結果は、ＲＯＮｉスイッチの抵抗が、Ｒ／２Ｒ’ラダー・ネットワークの２Ｒ’抵抗と同じ温度係数を正確に有することである。これは、基準抵抗器２６、４６’および２５、５４’を、ラダー・ネットワーク抵抗器を構成するのと同じ材料（例えば、シクロム）で構成しているはずであるからである。尚、これは、前述のＤｅｍｐｓｅｙ ｅｔ ａｌ．特許に開示されている回路を含む、従来技術のＲ／２Ｒラダー・ネットワークおよびＭＯＳＦＥＴスイッチ制御回路には当てはまらないことを注記しておく。
【００３４】
前述の構造は、Ｄｅｍｐｓｅｙ ｅｔ ａｌ．特許の図７および図９の組み合わせにおいて開示されるものとは、完全に別個で独立した上位および下位ブリッジ回路を設けることに相違がある。即ち、図１において、上位ブリッジ回路１２は、下位ブリッジ回路１１から切断されており、これと独立している。これは、抵抗器５２およびトランジスタ５５を含む上位ブリッジ回路が、抵抗器５３およびトランジスタ５６を含む下位ブリッジ回路と共通のソース抵抗器５４および５７を共有する図９のＤｅｍｐｓｅｙ ｅｔ ａｌ．回路とは対照的である。
【００３５】
また、図１では、トランジスタ２３および２４をそれぞれ演算増幅器４３および３７によって制御し、それぞれ、ＲＲＥＦ２およびＲＲＥＦ１に正確に一致するようにしている。これらは、それぞれ、抵抗器５４’および４６’を含む、より大きな抵抗器の「隠れた」部分である。対照的に、Ｄｅｍｐｓｅｙ ｅｔ ａｌ． 特許の図９では、演算増幅器５８は、トランジスタ５５の複合抵抗を複合抵抗５２と正確に一致させるように動作する。図１の下位ブリッジ回路１１では、左側レッグ３５および４６’、２６の抵抗を右側レッグ３６、２４の抵抗に対してスケーリングし、電流の削減、したがって電力消散の削減を図っている。更に、図１の回路は、Ｒ／２Ｒ’型のラダー・ネットワークとのみ動作し、２Ｒ’は２Ｒ−ＲＯＮに等しく、ＲＯＮはスイッチ・トランジスタ４２ｉおよび４４ｉのオン抵抗であるが、一方Ｄｅｍｐｓｅｙ ｅｔ ａｌ．特許では、回路は従来のＲ／２Ｒラダー・ネットワークに対する高精度の変換を行うに過ぎない。
【００３６】
最後に、図１は、２つの追加のスイッチおよびドライバ回路３４ｉ−１および３４ｉ＋１を、前述のスイッチおよびドライバ回路３４ｉの両側に示す。ドライバ・ネットワーク１０の残りの部分を図２に示す。
【００３７】
図２を参照すると、抵抗器性分圧ネットワーク１０は、７つの等しいセグメントＳ１，２，．．．７を有する第１セクション１０Ａを含む。ここで、ディジタル入力ワードの上位３ビットが温度計コードを構成し、これをデコードして８つの等しい電圧セグメントを得て、ディジタル／アナログ変換器１の上位３ビット（ビット１〜３）とする。７セグメント・セクション１０Ａの２Ｒ’分路抵抗器３０の各々の右端に接続されている導体５８は、ディジタル／アナログ変換器１の出力電圧ＶＯＵＴを導通させる。図２における各分路レッグは、１００キロオームの抵抗を有し、抵抗器２Ｒ’および連動するスイッチのＲＯＮを含む。また、抵抗器性分圧器１０は、ビット４〜１６に対するＲ／２Ｒ’ラダー・ネットワークを含む第２セクション１０Ｂも含み、各直列抵抗器２７４、５、．．．１５は値Ｒを有する。各分路抵抗器３０４、５、．．．１６は、２Ｒ−ＲＯＮｉに等しい値２Ｒ’を有し、ＲＯＮｉは、対応するスイッチ４２ｉおよび４４ｉのオン抵抗である。セクションＳ１〜Ｓ７の７つのセグメント抵抗器２Ｒ’は、（例えば）１００キロオームに等しく、ＭＯＳＦＥＴスイッチ４２Ｓ１−７および４４Ｓ１−７のオン抵抗を含む。これは７５オームとすることができる。ビットＢ４に対するオン抵抗スイッチの抵抗は、１５０オームとすることができる。ビットＢ５〜９に対するスイッチのオン抵抗は、３００オームとすることができる。ビットＢ１０〜１６に対するオン抵抗は６００オームとすることができる。尚、これらのオン抵抗は任意であることを注記しておく。オン抵抗の値が低いと、ＭＯＳＦＥＴスイッチの全てを、同じ短いチャネル長で用いることが可能となり、前述のＲＯＮにおけるコードに依存したばらつきは比較的少ない。
【００３８】
前述のディジタル／アナログ変換器１の主な利点は、スイッチＭＯＳＦＥＴ４２ｉおよび４４ｉのオン抵抗を二進スケーリングする必要がなく、したがって従来技術のＭＳＢスイッチＭＯＳＦＥＴおよびＬＳＢスイッチＭＯＳＦＥＴよりもサイズを遥かに小さくできることにある。この利点は、前述の回路において、制御ＭＯＳＦＥＴ２３および２４のオン抵抗が、分圧ネットワーク１０の抵抗器と同じ材料で構成した基準抵抗器に追従することによるものである。１６ビット以上の分解能およびそれに対応する精度は、以前に用いられていた前述の「ショート・カット」技法のいずれに頼ることもなく達成することができ、ディジタル／アナログ変換器の最下位ビットを精度高く実現するためには必要であった、非常に大型のスイッチ・トランジスタの使用を回避することができる。
【００３９】
更に、ブリッジ制御回路１１および１２の独立性により、そのバイアス電流の比率を変えることができるので、下位ブリッジ制御回路１１を通過する電流を、上位ブリッジ制御回路１２を通過する電流よりも遥かに少なくすることができる。
【００４０】
また、ディジタル／アナログ変換器１の最上位および最下位ビット・グループに対するスイッチＭＯＳＦＥＴ４２ｉおよび４４ｉのサイズを大幅に小型化することによって、チップ・サイズの縮小およびコスト削減がもたらされる。上位および下位ブリッジ制御回路１１および１２の独立性によって、外部供給基準電圧間の差を小さくすることができる。
【００４１】
以上いくつかの特定実施形態を参照しながら本発明について説明したが、本発明の真の精神および範囲から逸脱することなく、前述の発明の実施形態に対して当業者は種々の変更を行うことができよう。あまり相違がない、即ち、ほぼ同じ機能をほぼ同じように実行して、特許請求の範囲におけると同じ成果を得るエレメントまたはステップは、その全てが本発明の範囲に該当することとする。例えば、図１の抵抗器３５、３６、４１および５５は、適当な定電流源と交換すれば、ブートストラップ電圧源回路５０および５３を省略することができる。上位スイッチ４２ｉをＰ−チャネルＭＯＳＦＥＴとすることもでき、その場合バッファ２１は非反転バッファとなる。反転器４２ｉおよび４４ｉを含むバッファ回路は、論理相補信号を不要とするように構成することも可能である。別の例として、図１のブリッジ回路１２Ａは、ブリッジ回路１２Ａの鏡像であるブリッジ回路と置換することも可能である。これは導体３３の下に示してあり、電圧源５２の極性を逆にし、Ｎ−チャネルＭＯＳＦＥＴ２３を同等のＰ−チャネルＭＯＳＦＥＴと置換している。あるいは、Ｎ−チャネルＭＯＳＦＥＴ２３を用いることも可能であり、その際そのソースおよびドレイン電極を逆にして、演算増幅器４３の（＋）および（−）入力も逆にする。同様に、下位ブリッジ回路１１Ａを、その鏡像で置換することも可能である。
【図面の簡単な説明】
【図１】
図１は、本発明のビット・スイッチ制御回路およびＲ／２Ｒ’抵抗器性分圧ネットワークを含むディジタル／アナログ変換器の概略図である。
【図２】
図２は、図１に含まれるＲ／２Ｒ’抵抗器性分圧ネットワーク１０の更に詳細な構成図である。
【国際公開パンフレット】
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【国際調査報告】
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