(57)【要約】プログラム可能な分数周波数分周器が、出力周波数に対して、従来の整数周波数分周器より、より細かな分周能を可能にする。本発明のプログラム可能な分数周波数分周器は、整数因子も分数成分と同様に、ともにプログラム可能にしている。出力信号の分数分周器からの平均周波数は、ともに、整数因子と分数成分に依存し、それによって、出力信号の平均周波数に対して、より細かい分周能を提供している。この整数と分数の周波数分周の組み合わせは、実質的なジッター不感性なシステムのための信号の発生に、特によく適している。
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【特許請求の範囲】
【請求項１】
プログラム可能な周波数分周器であって、
入力クロック信号を第一の周波数で受信し、出力パルスを生成するようになっているが、それは、入力クロック信号の特定のサイクル数の後である第一のカウンタと、
整数因子を有する、第一のレジスタと、
分数成分を有する、第二のレジスタと、
特定のサイクル数を前記第一のカウンタに供給するもので、それは整数因子と分数成分に基づくものである制御装置と、
を備えることを特徴とするプログラム可能な周波数分周器。
【請求項２】
請求項１に記載のプログラム可能な周波数分周器において、
前記制御装置が、
選択的に前記整数因子を増加させて、特定のサイクル数をキャーリ入力信号に基づいて供給するものである加算器と、
前記キャーリ入力信号を、分数成分と一連のその前の出力パルスに基づいて、供給する論理装置と、
を有することを特徴とするプログラム可能な周波数分周器。
【請求項３】
請求項２に記載のプログラム可能な周波数分周器において、
前記ロジック装置が、
出力パルスのカウントを維持する第二のカウンタと、
前記キャーリ入力信号を、分数成分に基づいて、出力パルスの特定のカウントで供給する論理ゲートと、
を有することを特徴とするプログラム可能な周波数分周器。
【請求項４】
請求項２に記載のプログラム可能な周波数分周器において、
前記論理装置が、
分数成分の合計を、個々の先行出力パルスとともに累算し、
キャーリ入力信号を、合計がアキュムレータの論理的な大きさを超える都度、生成するアキュムレータ、
を有することを特徴とするプログラム可能な周波数分周器。
【請求項５】
請求項１に記載のプログラム可能な周波数分周器において、
前記制御装置が、
第一の分周器に対して、選択的に入力クロック信号サイクルの１サイクルを繰り返させ、それは、分数成分に基づいており、これにより、第一因子と関連して特定のサイクル数を、選択的に増加させる遅延装置、
を有することを特徴とするプログラム可能な周波数分周器。
【請求項６】
請求項５に記載のプログラム可能な周波数分周器において、
前記論理装置が、
出力パルスのカウントを維持する第二のカウンタと、
特定の入力値を遅延装置に、出力パルスの選定したカウントで、前記分数成分に基づいて、アサートする論理ゲートと、
を有することを特徴とするプログラム可能な周波数分周器。
【請求項７】
請求項５に記載のプログラム可能な周波数分周器において、
前記論理装置が、
分数成分の合計を個々の先行出力パルスとともに累算し、
特定の入力値を遅延装置に、合計がアキュムレータの論理的な大きさを超える都度、アサートするアキュムレータ
を有することを特徴とするプログラム可能な周波数分周器。
【請求項８】
マイクロプロセッサシステムであって、
入力クロック信号を第一の周波数で受信するプロセッサと、
出力クロック信号を第二の周波数で提供するプログラム可能な周波数分周器と
を備えることを特徴とするマイクロプロセッサシステムであって、
前記プログラム可能な周波数分周器は、
入力クロック信号を第一の周波数で受信し、出力クロック信号の変換を、入力クロック信号サイクルの特定のサイクル数の後に起こさせる第一のカウンタと、
整数因子を有する、第一のレジスタと、
分数成分を有する、第二のレジスタと、
特定のサイクル数を第一のカウンタに供給するもので、それは整数因子と分数成分に基づくものである制御装置と、
を有することを特徴とするマイクロプロセッサシステム。
【請求項９】
請求項８に記載のマイクロプロセッサシステムであって、
前記制御装置が、
選択的に前記整数因子を増加させて、特定のサイクル数をキャーリ入力信号に基づいて供給するものである加算器と、
前記キャーリ入力信号を、分数成分と一連のその前の出力変換に基づいて、供給する論理装置と、
を有することを特徴とするマイクロプロセッサシステム。
【請求項１０】
請求項９に記載のマイクロプロセッサシステムであって、
前記論理装置が、
先行出力変換のカウントを維持する第二のカウンタと、
前記キャーリ入力信号を、分数成分に基づいて、先行出力変換の特定のカウントで供給する論理ゲートと、
を有することを特徴とするマイクロプロセッサシステム。
【請求項１１】
請求項９に記載のマイクロプロセッサシステムであって、
前記論理装置が、
分数成分の合計を、先行出力変換に対応して累算し、
キャーリ入力信号を、合計がアキュムレータの論理的な大きさを超える都度、生成するアキュムレータ、
を有することを特徴とするマイクロプロセッサシステム。
【請求項１２】
請求項８に記載のマイクロプロセッサシステムであって、
前記制御装置が、
第一の分周器に対して、選択的に入力クロック信号サイクルの１サイクルを繰り返させ、それは、分数成分に基づいており、これにより、第一因子と関連して特定のサイクル数を、選択的に増加させる遅延装置、
を有することを特徴とするマイクロプロセッサシステム。
【請求項１３】
請求項１２に記載のマイクロプロセッサシステムであって、
前記論理装置が、
第二のカウンタであって、その構成が、先行出力変換に相当するカウントを維持する第二のカウントと、
論理ゲートであって、その構成が、特定の入力値を遅延装置に、前記出力変換の特定のカウントで、前記分数成分に基づいて、アサートする論理ゲートと、
を有することを特徴とする
【請求項１４】
請求項１２に記載のマイクロプロセッサシステムであって、
前記論理装置が、
先行出力変換に相当する分数成分の合計を累算し、
特定の入力値を遅延装置に、合計がアキュムレータの論理的な大きさを超える都度、アサートするアキュムレータ
を有することを特徴とするマイクロプロセッサシステム
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子回路の分野に関し、特に、より低速のボーレートを生成する回路に関する。そのような低速ボーレートは、シリアル通信に用いられるもので、より高速なオシレータ、例えば、マイクロプロセッサクロックからのシリアル通信に用いられるのである。
【０００２】
【従来の技術】
デジタルシステムは、代表的には、クロック信号を有し、このクロック信号は、周期信号と既知の連続信号を提供するものである。即ち、このクロック信号は、基準時間を提供するもので、その基準時間に他の時限行動が依存しているのである。同じシステム内では、多重基準時間が必要となることが多い。例えば、マイクロプロセッサシステムにおいて、マイクロプロセッサは概して高速クロックを必要としているが、その高速クロックは中央演算装置（ＣＰＵ）の速度を規制しているものであり、またメモリーアクセスやその他の高速事象の速度とタイミングを規制している。更に、外部装置との通信、例えばモデムやプリンタとの通信には、マイクロプロセッサは、比較的低速なクロックを必要としている。
【０００３】
全サイクル周波数分周器は、周波数発生器に較べると比較的単純な装置なので、多重時間基準を有するシステムは、普通は、高速クロックを分周することで多重時間基準を提供している。図１は、マイクロプロセッサシステムを示しているが、このマイクロプロセッサシステムは、従来の周波数分周器１００を有している。この分周器１００はプログラム可能なもので、提供するのは、低速クロック信号「ボーレートクロック」で、これは、より高速なクロック信号「エックスタルオスククロック」（クリスタルオシレータクロック）から提供されるものである。その高速クロック信号は、出来れば一つのプロセスシステム内で最速のクロックであることが好ましく、それは、一般に、コアプロセッサ、即ちＣＰＵ１５０で用いられるものと同じクロック信号である。例示の分周器１００は、書換可能カウントダウンカウンタ１１０と、レジスタ１２０を有し、レジスタ１２０が、書換値をそのカウンタ１１０に提供する。作動時、レジスタ１２０には、ひとつの数値がロードされるが、この数値は、高速クロック周波数と必要な低速クロック周波数の比に相当する値である。これについては、更に、下記に述べる。そしてその後、低速クロックが、自動的に必要な周波数で発生され、それ以上のコアプロセッサ１５０による介入はないようになっている。
【０００４】
カウントダウンカウンタ１１０は、高速クロック信号によって刻時され、カウントダウンカウンタがゼロになる都度、出力信号を発生する。出力信号は、またカウンタ１１０の書換入力とも結ばれ、カウンタ１１０を、レジスタ１２０のコンテンツで書換るようにするのであるが、これはその高速クロック信号の次のクロックサイクルの時に行われる。このように、仮にレジスタ１２０が、Ｎの値を含むときは、ゼロ信号は、高速クロックのＮ＋１番目のサイクルごとにアサートされ（１サイクルでＮの値をロードし、プラスＮのサイクルでカウントをゼロに戻す）、それによって、「Ｎ＋１分周」周波数分周器を提供する。この分周器は、プログラム可能で、特定の分周のためには、適当なＮの値を、レジスタ１２０にロードすることでプログラムすることが出来る。図１に示されているのは、１２ビットのレジスタ１２０と１２ビットカウンタ１１０である。このレジスタとカウンタで周波数分周器１００が、２から８１９２の間のいずれかの整数倍数によって、高速クロックを分周するようになっている。
【０００５】
なお、高速クロックが、低速クロックの凡そ整数倍数でない限りは、周波数分周器１００は、正確な低速クロック周波数を提供できない。尚また、高速クロック周波数と低速クロック周波数の比が高ければ高いほど、より細かい分周能が得られる。仮に、例えば、１００ＭＨｚの高速クロックと周波数１８ＫＨｚの望ましい低速クロックを考える。比が、５５５５であれば、１８，００１．８Ｈｚの低速クロックを与え、比が５５５６であれば、１７，９９８．５Ｈｚの低速クロックを与える。この例では、５５５６が特定されたとすれば、低速クロックは、希望する１８ＫＨｚに対して１．５ヘルツ以内（０．０１％の誤差未満）となろう。併し、１００ＫＨｚの高速クロックと、この同じ希望する低速クロック周波数のクロックがあるとする。比が５の時、２０，０００．０Ｈｚの低速クロックを与え、比が６であれば、１６，６６６．７Ｈｚの低速クロックを与える。この例では、最善の選択（比が６）でも１，３３３Ｈｚを超える誤差（誤差７％以上）となり、多分受け入れられないであろう。一般に、受け入れ可能な周波数精度のためには、５０：１の最小比が必要で、それによって、他に依存しない高速クロック周波数と低速クロック周波数をサポートできる。即ち、高速クロック周波数を選定するのは、概して、コアプロセッサ１５０やマイクロプロセッサシステム内の他のコンポーネントの設計者である。また、低速クロック周波数の決定は、概して、現存する通信規格に基づくか、装置の特性、即ち、マイクロプロセッサシステムの外部にある装置の特性に基づく。このように、高速クロック周波数と低速クロック周波数は、一般に、相互に実質的に独立しており、高速クロックと低速クロック間の整数因数関係を前提とすることはできない。任意の低速クロック周波数のプログラムを考慮に入れると、比率５０：１が、高速クロック周波数と低速クロック周波数の間の比率として許される一般に最低の必要条件と考えられる。
【０００６】
この最小比５０：１は、プログラム可能な周波数分周器の一般的な用途に適応されるものであるが、この最小比は代表的なマイクロプロセッサの設計において、大きな制約とはならない。何故なら、マスタＣＰＵクロックは、従来、シリアル通信に必要なクロックや他の誘導クロック適用物よりも実質的に早かったからである。低パワープロセッサ（低いプロセッサクロック速度）に対する高まる必要性と、より速い通信（より速いインターフェーシングクロック速度）に対する高まる必要性は、しかしながら、ＣＰＵクロックの速度と誘導クロックの速度の間のギャップを実質的に狭めてきている。
【０００７】
【発明の要約】
本発明の目的は、周波数分周器を提供することで、その周波数分周器は、正確な低速クロック周波数を、低速クロック周波数と入力を周波数分周器に供給するクロック周波数との差を極小にして提供する周波数分周器である、提供するものである。また、さらに本発明の目的は、プログラム可能な周波数分周器を提供することで、この周波数分周器の持っている分周能の、クロック周波数の高低差への依存度を、従来の周波数分周器より実質的に低めた周波数分周器を提供することである。
【０００８】
これらの目的その他は、プログラム可能な分数周波数分周器を提供することで達成されるが、その構成は、従来の周波数分周器よりも出力周波数の分周能を、より細かく出来るものである。本発明のプログラム可能な分数周波数分周器は、整数因子を分数成分と同様に、ともにプログラム可能とするものである。分数分周器からの出力信号の平均周波数は、整数因子と分数成分の両者に依存するもので、それによって、より細かい分周能を、出力信号の平均周波数に提供するものである。この整数と分数の周波数分周の組み合わせが、特によく適しているのが、実質上、ジッタ不感性システムのための信号生成である。
【０００９】
【発明の実施の形態】
本発明は、次の観察に基づくもので、その観察とは、数多くの誘導クロックシステム、特に、従来のマイクロコントローラとマイクロプロセッサのシリアルポートクロックは、ジッタ不感性応用品に用いられるために設計されていることである。上記のように、従来の非同期シリアル通信システム、例えばユニバーサル非同期受信機送信機（ＵＡＲＴ）システムが、雑音のある通信経路を考慮して設計されている。この雑音のある通信経路は実質的に中間の周波数変化または異常をもたらすものである。例えば、通信経路における減衰は、送信された信号の変換した端を「まるめ」、それによって、送信された信号の個々の端のひとつ又はそれ以上の検出の遅れをもたらす。受信システムにおいて、この端をまるめる事は、短縮または延長したパルスを生成するが、それは、丸めた端が、受信機の中のしきい値検出器を始動させるか、始動させそこなう。この受信機の構成は、入力信号の個々の状態変換を特定するようになっている。個々の特定を受けた変換は、受信機で解釈されたものとして、受信された信号の周期またはパルス幅の有効な変化に相当する。いかなるときでも、減衰の度合いに応じて、受信した信号の種々のパルスは、種々の受信パルス幅を表し、従来の受信システムはこれら種々のパルス幅に対応できるようになっている。他方、非同期通信システムは、定義によれば、送信機と受信機に共通な、基準クロックを有していないので、そのようなシステムでは、ほぼ同じパルス周波数を持つ送信機と受信器に頼ることになる。即ち、従来の非同期通信システムは、共通のパルスレートを想定しているが、実質的に種々のパルス幅を見込んでいるものである。見方を換えれば、従来の非同期通信システムは、共通の平均周波数を前提としているとはいえ、この共通の平均についての事実上の微小変動は、見込んでいるのである。本発明は、正確な平均周波数を必要とするが、この平均についての微小変動は見込んでいるシステムに対して、特によく適合するものである。
【００１０】
図２は、マイクロプロセッサを示すもので、本発明によるプログラム可能な分数周波数分周器２００の一例を有するものである。プログラム可能な分数周波数分周器２００はカウンタ１１０とレジスタ１２０を有するが、このカウンタ１１０とレジスタ１２０は、図１の従来技術の分周器１００のものと同じである。しかしまた、分数周波数分周器２００は、加算器２４０も有しており、それは、カウンタ１１０にロードされた値を、加算器２４０に入力されたキャーリ信号の状態に応じて、選択的に変えるように構成されている。キャーリ入力信号がアサートされると、カウントダウンカウンタ１１０に提供された値は、現在レジスタ１２０にある値より、ひとつ多くなる。即ち、レジスタ１２０の値がＮであると、カウンタ１１０からのボーレートクロックの出力信号は、加算器２４０へのキャーリ入力信号がゼロのとき、エックスタルオスククロック入力信号のＮ＋１サイクル後に発生する（図１に関連して上記に述べたように）。そしてボーレートクロック出力信号は、加算器２４０へのキャーリ入力信号が１のとき、エックスタルオスククロックのＮ＋２サイクル後に、発生する。このように、カウンタ１１０からの出力信号は、入力クロック信号の「Ｎ＋１分周」であるか、「Ｎ＋２分周」かのいずれかである。
【００１１】
例えば、出力ボーレートクロックが、アサートされるときの一回おきに、キャーリ入力信号の加算器２４０へのアサートの場合を考えてみる。キャーリ入力がゼロのとき、クロック入力はＮ＋１で分周され、キャーリ入力が１のとき、クロックはＮ＋２で分周される。このことは、クロック入力信号の、ファクタＮ＋１＋０．５による平均分周に相当する。もし、キャーリ入力信号が、出力クロックの４番目のサイクルごとにアサートされると、平均分周は、Ｎ＋１＋０．２５のファクタによることになる。またもしキャーリ入力信号が、８番目のサイクルごとにアサートされると、平均分周はＮ＋１＋０．１２５のファクタによることになる。以下同様である。なお、キャーリ入力信号のアサートは、パルス幅を伸ばすが、その幅は、キャーリ入力信号がアサートされていないときの幅に比例している。平均パルス周波数に比例して、キャーリ入力信号をアサートすると、遅い中間パルス周波数となり、キャーリ入力信号のアサートがないと早い中間パルス周波数となる。即ち、キャーリ入力信号は、平均パルス周波数を中心としたプラスまたはマイナスの微小の振れを導く。
【００１２】
レジスタ１２０、２２０とカウンタ１１０、２１０の大きさ（整数分周には１２ビット、分数分周には４ビット）が、代表的な大きさのものとして示されている。尤も、当業者にとっては、本発明の原理は、レジスタやカウンタの特定の大きさに関係なく適用可能であることは、明らかなことである。
【００１３】
何時キャーリ入力信号をアサートして、平均出力周波数を提供するかについては、種々の技術のいずれかを使うことが出来る。この平均出力周波数は、入力クロック周波数の整数分周とは異なるものである。図２に示されているものは、カウンタ２１０、分数レジスタ２２０、および「＋１」ロジックブロック２３０であるが、このロジックブロック２３０は、キャーリ入力を加算器２４０にアサートするかどうかを決めるものである。ここに例示した実施形態において、レジスタ２２０は４ビットレジスタで、これは０から１５までの数値Ｆを有するものである。＋１ロジックブロック２３０は、キャーリ入力信号を、出力ボーレートクロックの１６分のＦサイクルごとにアサートするよう構成されている。このように、分周器２００の平均出力周波数で達成出来る分周能は、図１の従来技術の分周器によって達成可能な分周能の１／１６の細かさである。このように、高いクロック周波数と低いクロック周波数の最小比５０：１が、プログラム可能な分周器１００の一般用に適用されるなら、本発明によるプログラム可能な分周器２００は、単に３：１（５０／１６：１）の比で、平均出力周波数における同一分周能を達成することが出来る。
【００１４】
図１の例では、高周波クロックは１００ＫＨｚで、低周波数クロックは１８ＫＨｚ、レジスタ１２０は、４の値がロードされ、分数レジスタ２２０は、９の値がロードされている。それによって、４＋１＋９／１６の効果的分周を、１７，９７７．５Ｈｚ（１００ＫＨｚ／５．５６２５）の平均出力周波数に対して提供し、これは、望ましい低周波数クロック出力周波数の２３Ｈｚ（０．１３％）内にあり、それが、１３３３Ｈｚ（７．４％）の誤差と比較した値である。作動時、カウンタ１１０は、出力を提供するが、これは、出力サイクル１６のうち９に対して入力クロックの６サイクルごとに一つの出力を提供することである。そして、出力サイクル１６のうち、残りの７に対して、入力クロックの５サイクルごとに一つの入力を提供するのである。好ましくは、＋１のロジック２３０の構成は、６サイクルと５サイクル周期が、１６出力サイクルごと以内に、出来るだけ均一に起こるようになっていて、一つの周波数（１００ＫＨｚ／５）での長い周期が別の周期（１００ＫＨｚ／６）での長い周期に続くのを防ぐように構成されていることが好ましい。
【００１５】
図３は、ロジック構造の一例で、本発明による分数周波数分周器２００の出力周期を調整するもので、異なった周波数周期を出来るだけ均一に分配する。Ｆ３−Ｆ０は、分数レジスタ２２０の内容を表し、Ｃ３−ＣＯは、カウンタ２１０の内容を示しているが、この内容は、最上位ビットから最小桁のビットまで及ぶものである。
接尾辞「ｂ」（「ｂａｒ」）は、示された信号の補足を示している。
【００１６】
「１０００」（Ｆ３＝１，Ｆ２−Ｆ０＝０）の分数値を考えてみる。このことは、１６の出力サイクルのうち８が「Ｎ＋１分周」で、残りの８が、「Ｎ＋２」分周で、平均分周レートＮ＋１．５に対するものであることを示している。ゲート３１０は、Ｆ３（ロジック−１）のＡＮＤで、カウンタ２１０の最小桁のビットである（ひとつおきのサイクルにおいてのロジック−１）。他のＡＮＤゲート３２０、３３０、３４０の各々は、ロジック−０の出力を有する。これは、Ｆ２−Ｆ０がロジック−０のときであるからである。ゲート３５０の「＋１出力」は、それ故、カウンタ２１０の一つおきのサイクル時に、ロジック−１でアサートされる。それによって、交互にＮ＋１分周とＮ＋２分周のサイクルを提供し、一連のＮ＋１サイクルとそれに続く一連のＮ＋２サイクルという形を提供するのではない。同様に、ビットＦ２が、ロジック−１にセットされると、ゲート３５０の「＋１出力」は、カウンタ２１０の最小桁のビットＣ１−Ｃ０が「１０」になる都度、ゲート３２０を介して、アサートされる。それにより、カウンタ２１０の１６カウントのうち、４カウントごとにロジック−１の出力を提供する。もし、両ビットＦ２とＦ３がセットされ、Ｆ１とＦ０がクリアー（「１１００」）であると、Ｎ＋１分周が奇数サイクルごとに起こり、そして１６サイクルのうち、合計１２サイクル（８＋４）に対して４番目のサイクルごとに起こる。同様に、ゲート３３０と３４０は、「＋１出力」を夫々８番目のサイクルごとと、１６番目サイクルごとに、アサートすることが出来る。
【００１７】
他のロジック構造が、選択的に、より長い持続周期で、出力パルス間でおこることは、当業者にとって、この開示の観点から明らかであろう。
【００１８】
図４に示すものは、それに代わるプログラム可能な分数周波数分周器４００の例で、これも本発明によるものである。この変更例の構成は、論理ゲート４１０，４２０、および４３０で、これらは図２の加算器２４０の機能に代わるものである。同じ「＋１ロジック」ブロック２３０が、出力信号を、何時でも、より長い持続周期が、出力パルス間で必要なときはアサートし、それにより、必要な平均出力周波数が、得られるようになっている。この代わりの実施例では、しかし、「＋１出力」がアサートされたとき、ロジック−１が遅延フリップフロップ４２０にＡＮＤゲート４１０を介して、供給される。このアサートされた「＋１出力」に相当する遅延フリップフロップ４２０の出力が、１サイクル遅れてＯＲゲート４３０に供給される。このことによって、カウンタ１１０は続けて２回書き換えられる。１回は出力ボーレートクロックがアサートされたときで、直ぐその後また、フリップフロップ４２０からの遅延した出力が、アサートされたときである。それぞれの書き換えは、ひとつのクロックサイクルを使ってしまうので、続く書き換えには、追加のクロックサイクルがカウンタ１１０のダウンカウントサイクルに導入される。それによって供給されるのは、出力パルス間の選択的な、より長い持続周期である。
【００１９】
図５に示すのは、代わりのロジック構造５００の例で、分数周波数分周器の出力周期を調整するもので、本発明によるものである。周期的フィードバック付きアキュムレータ５３０が、図２と４のカウンタ２１０と「＋１ロジック」２３０を置き換える。本実施例では、分数レジスタ２２０の値は、出力ボーレートクロックのサイクルごとに、繰り返し蓄積される。アキュムレータ５３０がオーバーフローするたびに、また、キャーリ出力を発生するたびに、出力パルス間のより長い持続周期が、提供されるが、これは上で詳述した「＋１出力」信号の機能に相当する。このアキュムレータ５３０は、分数レジスタ２２０と同じ幅を有し、これにより、オーバーフローが、レジスタ２２０の最高値を超える蓄積がある都度おこる。もし、例えば、分数レジスタ２２０が、「１０００」の値を持つならば、オーバーフローは、半サイクルごとにおこる。もし、他方、分数レジスタ２２０が「０００１」の値を持つなら、オーバーフローは、１６回目のサイクルごとにのみ起こることになる。もし分数レジスタ２２０が、「１０１０」の値を持つなら、オーバーフローは、１６サイクルのうち、１０サイクルごとに起こる。「（Ｃ）サム」（“（Ｃ）Ｓｕｍ”）の規定を用いると、これは、アキュムレータ５３０の出力が、レジスタ２２０からの入力１０１０を持つことを意味するので、出力シーケンスは｛（０）１０１０、（１）０１００、（０）１１１０、（１）１０００、（１）００１０、（０）１１００、（１）０１１０、（１）００００、（０）１０１０、（１）０１００（０）１１１０、（１）１０００、（１）００１０、（０）１１００、（１）０１１０、（１）００００｝で、これは、１０キャーリ（１）アサーションと、６キャーリ（０）アサーションの合計に対してであり、これらは、かなり均一に分配している。
【００２０】
以上、単に本発明の原理を、説明するものである。このように、当業者にとっては、種々の編成を考案することが出来ることは、考えられることで、それらは、ここに、明確に記述または示してしないが、本発明の原理を具現化するものであり、従って、つぎに続くクレームの精神と範囲のなかにあるものである。
【図面の簡単な説明】
本発明は、更に詳細に説明されるが、例示とそれに伴う図面を参照にして説明されるものである。
【図１】
図１は、マイクロプロセッサシステムの一例で、従来のプログラム可能な周波数分周器を有するものである。
【図２】
図２は、マイクロプロセッサシステムを示すもので、本発明によるプログラム可能な分数周波数分周器の一例を有するものである。
【図３】
図３は、ロジック構造の一例で、本発明による分数周波数分周器の出力周期を調整するものである。
【図４】
図４は、かわりとなる、本発明によるプログラム可能な分数周波数分周器の例を示すものである。
【図５】
図５は、かわりとなる、ロジック構造の一例で、本発明による分数周波数分周器の出力周期を調整するものである。
図面全般に亘って、同じ参照番号が、類似か、または相当する特性、または機能を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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2004519958.tif 000025
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