(57)【要約】ソリッドステートESD保護デバイス(8)のトリガ回路用のESD保護トリガ回路を開示する。この構成では、デバイス(8)をトリガする保護デバイスに制御された電流を供給して、デバイスをスナップ・バックさせ、さらに、トリガデバイスにより、寄生トランジスタ(30)がESD電流を流すことに関与できるようになる。トリガ回路は、また、ESD電圧が降下し始めると、保護デバイスへの電流の供給を停止する。任意のコンピュータ制御電子システムにトリガ回路を使用することができる。
2004538745.tif 000002
【特許請求の範囲】
【請求項１】
電源レールとグランドの間に接続されたESD保護トリガ回路において、トリガ回路出力ノードが、ESD電圧を制限するESD保護デバイスを駆動し、ESD電圧は、電源レールとグランドレールの間に現れ、前記トリガ回路が、
制御ノード、前記Vccレールに結合された第１のノード、及び、前記トリガ回路出力ノードを有する能動性デバイスと、
前記能動性デバイスに印加される、前記制御ノードとVccとの間の電圧を制御し、第１の電流を制御するための回路手段であって、かかる制御により、前記ESD電圧が正になると、前記能動性デバイスがオンになって、前記トリガ回路出力ノードに前記第１の電流を送り、前記ESD電圧が降下し始めると、前記第１の電流が停止されることからなる、回路手段
を備えることからなる、ESD保護トリガ回路。
【請求項２】
前記電圧及び前記第１の電流を制御するための前記回路手段が、
前記制御ノードとVcc間に配置された電圧降下デバイスと、
前記制御ノードとグランド間に接続されたコンデンサ
を備え、
前記制御ノードの電圧は、ESD電圧が増加しているときには、前記能動性デバイスをオンにする量だけVccより高いかまたは低く、及び、前記ESD電圧が降下しているときには、前記能動性デバイスをオフにする量だけ、Vccより低いかまたは高く、
前記第１の電流は、前記ESD保護デバイスをスナップ・バック状態に駆動し、前記ESD保護デバイスに並列な寄生バイポーラトランジスタをオンにすることからなる、請求項１のESD保護トリガ回路。
【請求項３】
制御するための前記回路手段が、ダイオード接続されたソリッドステートデバイスからなり、当該ソリッドステートデバイスのアノードはVccに結合され、カソードは前記制御ノードに結合されることからなる、請求項１のESD保護トリガ回路。
【請求項４】
制御するための前記回路手段が、ダイオード接続されたPMOSトランジスタから構成される、請求項１のESD保護トリガ回路。
【請求項５】
前記能動性デバイスがPMOSトランジスタから構成される、請求項１のESD保護トリガ回路。
【請求項６】
通信、ネットワーキング、ルーティング、表示装置、記憶装置、または、コンピュータ処理電子装置、キーボード及び表示装置または他のユーザインターフェース、メモリ、入力／出力コントローラ及びデバイスを有するサーバ／クライアントシステムからなるグループから選択される電子コンピュータ制御システムにおいて、
Vccレール及びグランドレールに電力を供給する電源であって、ESD電圧が、前記電源レールと前記グランドレール間に現れることからなる、電源と、
前記Vccレールとグランドレールから電力を供給される電子回路と、
前記ESD電圧を制限し、及び、第１の制御ノードを画定する第１の能動性ESD保護デバイスと、
第２の制御ノード、前記Vccレールに結合された第１のノード、及び、前記第１の制御ノードに結合されたトリガ回路出力ノードを備える、第２の能動性デバイスと、
前記能動性デバイスに印加される、前記制御ノードとVcc間の電圧、及び第１の電流を制御するための回路手段であって、かかる制御により、前記ESD電圧が正になると、前記第２の能動性デバイスがオンになって、前記トリガ回路出力ノードに前記第１の電流を送り、前記ESD電圧が降下し始めると、前記第１の電流が停止されることからなる、回路手段
を備える、電子コンピュータ制御システム。
【請求項７】
制御するための前記回路手段が、
ダイオード接続されたソリッドステートデバイスであって、当該ソリッドステートデバイスのアノードがVccに結合され、カソードが前記第２の制御ノードに結合される、ダイオード接続されたソリッドステートデバイスと、
前記第２の制御ノードとグランド間に接続されたコンデンサ
から構成され、
前記第２の制御ノードの電圧が、前記ESD電圧が上昇しているときは、前記第１の能動性デバイスをオンにする量だけVccより高いかまたは低く、前記ESD電圧が降下しているときには、前記第１の能動性デバイスをオフにする量だけVccより低いかまたは高いことからなる、請求項６の電子コンピュータ制御システム。
【請求項８】
請求項１のESD保護トリガ回路において、前記ダイオード接続されたソリッドステートデバイスと前記第２の能動性デバイスがいずれもPMOSトランジスタであることからなる、請求項７の電子コンピュータ制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路のための静電気放電(ESD)保護回路に関し、より詳しくは、ソリッドステート（固体状態または半導体）ESD MOS保護装置（または保護デバイス）のためのトリガ回路に関する。
【背景技術】
【０００２】
集積回路（IC）、特にCMOS回路は、酸化物層をより薄くし、接合部をより浅くし、被ドーピング構造をより軽くし、ケイ素化合物を拡散することにより、サブミクロンの範囲までそのサイズが小さくなってきたので、その構造は、ESDによって引き起こされる故障をより受けやすくなっている。人間が操作することにより、または、機械式の操作により、そのようなICに破壊的な故障を生じさせる可能性がある（また実際に生じさせる）静電荷が生成される。そのような故障について最も危険を被るのは、部品を担持するプリント回路基板に結合するための端子又はパッドに電気的に接続される部品である。能動性のデバイス（または装置。以下同じ）は、通常、ESD故障をより生じやすい。したがって、電源レール及びグランド（アース）レールに電気的に接続されるそのようなデバイス（または装置）のドレイン、ソース及びゲート、CMOS（シリコン上の相補型金属）バッファのゲート、ドレイン、ソース（及びベース、コレクタ及びエミッタ）は、最も故障を被りやすい。
【０００３】
一般に、ESD事象により、薄い酸化物絶縁層を永久的に損傷させる電圧、及び／または、小さな領域における接合プロファイル及び／または拡散プロファイルを損傷する不均一な電流密度が生じる。これらのメカニズムは、当該技術分野において十分に明らかにされて記録されている。例えば、C Duvvury、C.Diaz,及びT.Haddockによる「Achieving Uniform NMOS Device Power Distribution for Sub-micron ESD Reliability」（IEDM Technical Digest, 1992）を参照されたい。
【０００４】
従来技術によるESD保護回路には、ESD事象の影響を制限するために端子に用いられる、直列抵抗器、フィルターコンデンサ、及びツェナーまたは他のそのような降伏（ブレークダウン）デバイスが含まれている。これらの保護技法は、製品それ自体の典型的な動作電圧よりも高いESD電圧で作動し、これにより、ESD保護が製品の通常の機能的動作に干渉しないように（とりわけ、限界付近でうまくいくように）構成される。
【０００５】
機能回路をESD故障から保護する回路特性を提供するために、NMOSデバイス（ここでは、ESD NMOSと呼ぶ）を利用することは当該技術分野において周知のことである。この保護メカニズムは周知なので、その概要だけを以下に示す。
【０００６】
ESD NMOSデバイスは、このデバイスの電流対電圧曲線の負性抵抗特性に起因して、ラッチングタイプのブレークダウン（「スナップ・バック」と呼ばれることもある）起こす。ドレイン基体にある空乏領域にかかる強い電界により、これが電子なだれを引き起こすことになる。これにより、ソース接合が順方向にバイアスされ、NMOSが、低インピーダンスのドレイン−ソースに対してスナップ・バックして、ESD電流が流れてESD電圧が制限される。ESDデバイスと並列に接続された側方のバイポーラトランジスタ（図１の３０として示すが、寄生トランジスタとして存在する場合がある）は、ESD保護に役立つ場合がある。これらのデバイスを使用する回路は、ESDデバイスをトリガする（作動させる）ために使用される抵抗器／コンデンサ（RC）回路をしばしば有する。例えば、発明者がShi-Tron Linである米国特許第5,959,488号を参照されたい。
【０００７】
特に、電源（Vcc）及び／またはグランド（gnd）におけるESD事象は、依然として存在する問題である。具体的には、多くの様々な回路群及び用途に起因して、電源レールには、広範囲の静電容量が接続される場合があるので、ESD信号のエッジは、条件が異なると全く違う場合があり、これらの違いにより、固定されたRCトリガ回路の効果が制限されることになる。様々な環境に適合するように１つのRCを設計するならば、非常に大きなチップスペースが必要となるであろうが、これは、効率がよくない。ツェナーや他のそのようなアバランシェブレークダウンデバイスは、プロセス変動の影響を受け、漏れや不適切なブレークダウンを生じたり、製品の典型的な動作に干渉する可能性がある。
【特許文献１】
米国特許第5,959,488号明細書
【非特許文献１】
「Achieving Uniform NMOS Device Power Distribution for Sub-micron ESD Reliability」（IEDM Technical Digest, 1992）C Duvvury、C.Diaz,及びT.Haddock著
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の目的は、チップスペースの点で効率がよく、様々な容量及びその他のそのような環境条件に対して有効であり、ESD NMOSまたはNPNトランジスタに適用可能であり、かつ、製品の回路を保護する低くかつプログラム可能（調節可能）なトリガ電圧を有するように構成することが可能であり、さらに、製品用に指定された環境条件におけるその製品の通常の（または正常な）機能に干渉しないように構成することが可能なトリガ回路を提供することである。
【課題を解決するための手段】
【０００９】
上記の目的及び利点、及びその他の利点は、電源（Vcc）レールに現れる、グランドレールに対するESD高電圧から保護する保護用能動デバイス用のトリガ回路によって達成される。保護用能動デバイスは、制御ノードを画定し、好適な例では、保護用能動デバイスは、NMOS FETであり、制御ノードはそれのゲートである。第２の制御ノードを画定する第２の能動デバイスは、Vccと制御ノードの間に結合されて、ESD電圧が発生すると、この第２の能動デバイスがオンになって、制御ノードに制御された電流が供給されるようにバイアスされる。トリガされる（すなわち、作動する）と、保護用デバイスは、ESD電圧のエクスカーション（急激な増大または偏位）を許容可能なレベルに制限する負性インピーダンスまたはスナップ・バックを示す。
【００１０】
第２の能動デバイスをバイアスすることにより、保護用デバイスをトリガするのに十分な制御された電流（被制御電流）が制御ノードに供給され、さらに、寄生デバイスがESD電圧を制限するのを助けることができるようにするために、保護用デバイスに並列な寄生トランジスタへのバイアスもまた供給される。当該技術分野において既知のように、FETのゲート充電及び寄生トランジスタのベース駆動に影響を与えるESD埋め込み層を使用することができる。当業者であれば、具体的な要件のパラメータを知ることにより、保護用デバイスのスナップ・バックと寄生トランジスタの両方を利用して回路を保護するトリガ回路を設計することが可能である。好適な実施形態では、保護用デバイスがNMOS FETの場合は、寄生トランジスタはNPN型である。
【００１１】
第２の制御ノードに接続されたコンデンサがあり、ESD電圧が小さくなると、第２の能動デバイスは、オフになって、保護用デバイスの制御ノードへの電流の印加を終了する。
【００１２】
保護用デバイスへの被制御電流及び第２の能動デバイスのバイアスは、回路の通常の（または正常な）動作が、回路の全周波数範囲にわたって影響されないように、かつ、期待される動作電力及び信号電圧に影響されないように構成される。
【００１３】
ESD保護は、電子システムに関連する事実上全てのコンピュータにおいて必要とされるので、本発明は、表示装置、メモリ、通信系（通信装置）、クライアント／サーバ、及び任意の他のコンピューティングシステムまたは電子システムへの適用において有利である。
【００１４】
以下、添付図面を参照して本発明を説明する。
【実施例】
【００１５】
図１Ａには、ESD NMOS（NESD）デバイス８が示されており、そのドレインはVccに、ソースはグランド（gnd：アース）に接続されている。もちろん、NESDデバイスを、異なる電圧を有する任意の２つの電力レール間に配置することもできる。図１Ａの回路は、Vccとgnd間の差に上昇するESD電圧が現れたときに、保護を行う。典型的にはNESDデバイスに並列に現れる寄生NPNバイポーラトランジスタ３０があるが、これは、保護に関与することができる。実際には、電源及びgnd信号の接続用のエッチングされたラン（connecting etched run）を、具体的な設計の範囲内で、短くかつ幅広にして、金属のラン（金属パターン）の両端間における誘導性の降下及び抵抗性の効果を最小にしなければならない。ラン両端間に過度の降下があると、保護される回路のいくつかにその電圧降下が印加され、これにより、保護用MOSデバイスの効果が小さくなる。
【００１６】
図１Ａの回路には、PMOS ４のドレインとグランドの間にある１０Ｋオームの抵抗と、PMOS接続されたダイオード６に並列に接続された２２０Ｋオームの抵抗が含まれている。また、VccとPMOS ４のゲートの間には参照番号７で示されるダイオードがある。図１Ａに示した能動性部品（能動性コンポーネント）及び受動性部品（受動性コンポーネント）、並びに、（不図示の）他の能動性部品及び受動性部品のサイズを、実質的に同じ動作特性を示すように設計することができるということは、当該技術分野において周知のことである。例えば、PMOS ６は小さなデバイスであり、このデバイス両端間の等価なダイオード電圧降下により、有意な抵抗性コンポーネントが生じるように、チャンネル抵抗を比較的大きくすることができる。抵抗性コンポーネントを、小さなデバイスではなく、実際の抵抗器とすることができる。このような設計上のトレードオフは、当該技術分野において周知である。本明細書では「結合された」という用語は、直接接続された、または、他のコンポーネントを介して接続された、を意味するが、この場合、その追加のコンポーネントは、回路機能をサポートするものである。
【００１７】
ESD NMOSゲート２は、PMOS ４のドレインに接続されており、そのドレインとgndとの間には１０Ｋの抵抗が接続されている。PMOSドライバ４のソースは、Vccレールに接続されており、そのゲートは、Vccに接続された２２０Ｋオームの抵抗と、gndに接続された１００ピコファラッドのコンデンサC1とに接続されている。この２２０Ｋオーム抵抗の両端に、別のPMOS ６が、VccからPMOSドライバ４のゲートへのダイオードとして接続されている。
【００１８】
gndを基準として、VccレールにESD電圧が現れると、PMOSドライバ４のゲートは、PMOS ６に接続されたダイオードによってVccより低い電圧付近に維持されるが、この電圧は、コンデンサC1の作用によって変更される。コンデンサC1及びPMOS ６の設計により、PMOS ４をオンにして、ESD電流がNESD ８のゲートを充電し、これにより、NESDをトリガするようにすることができる。NESDがスナップ・バックして、VccレールにおけるESD電圧のエクスカーションを指定されたレベルに制限する。ダイオード接続されたPMOS ６は、PMOS ４のゲート電圧を制限し、これにより、NESDのゲート電圧を制御する。当該技術分野において既知のように、NESDのゲート電圧のこの制御は、NESDをスナップ・バックさせるよう駆動するために、さらにまた、寄生NPNトランジスタ３０がESD電圧の制限に有効である状態を維持するように、設計される。当該技術分野において周知のように、NESD ８のトリガレベルを、ゲート充電及びNPNトランジスタに対するベース駆動に影響するESD埋め込み物（埋め込み層）によって制御して、NPNがESD電圧を制限するのに有効であるようにすることもできる。
【００１９】
ESD事象からのエネルギーが小さくなると、コンデンサC1が充電され、このため、ESD電圧が、弱く、すなわち、小さくなったときは、PMOSドライバ４のゲートがVccよりも高くなり、これによって、PMOSドライバ４が遮断し、したがって、ESD NMOSが遮断される。
【００２０】
現在アクティブなトリガ（トリガ手段）が物理的にPMOSドライバ４の外部に配置され、PMOSダイオード６が、NESDの各々の側に半分ずつ配置される（これにより、NESDの動作のバランスをとり、かつ、均一にする）場合には、複数のNESDを１つのチップ上で使用して、ESD保護に対する、バス抵抗や電流共用経路（current sharing path。または電流分路）の問題となる影響を低減することができる。図４は、PMOSトリガ回路の半分を示す。NESDの他方の側に、もう一方の半分が配置された、これと同様のレイアウト（不図示）がある。
【００２１】
図１Ｂは、電子システムアセンブリ及び任意のコンピューティングシステムの回路に適用した場合の本発明による回路を示す。実際に、本発明によって提供されるESD保護は、電源、コンピューティング及び処理電子システム、及び、各アセンブリのI/Oに関連した全ての電子システムに存在する各電子システムアセンブリに適用することができる。したがって、プリンタ、表示装置、メモリ、モータドライバ、電源等の全てが、本発明による利益を享受する。
【００２２】
図２は、図１Ａの回路上のいくつかのポイントにおける電圧／時間プロファイルを示す。gnd（すなわち、Vss）レールを基準にしてVccレール１０には７ボルトの電圧上昇がある。電圧は、約２０nsec（ナノ秒）間上昇する。ダイオード接続されたPMOS ６（図１Ａ）を介するPMOS ４のプルアップゲート電圧は、ほぼダイオード電圧降下１２（実際には約１ボルト）だけVcc上昇より低く、このため、NESDゲートに対する駆動が制限または緩和される。NESDゲート電圧１４が上昇し、スナップ・バックしてESD電流を吸収し、ESD電圧の振れを制限する。ESD事象が緩和されている間に、プルアップPMOSゲート電圧１２は、コンデンサC1への充電のために、約１ボルトだけVcc降下電圧１６より上の電圧に留まる。これにより、PMOS ４がオフになり、したがって、ESD事象の後は、NESDが遮断する、ということが保証される。図３は、NESD NMOSゲート電圧１８が、機能回路のプルアップPMOSゲート電圧２０によって示されているFmax動作の間（したがって、また、任意の他の「正常な」動作の間）ESD NMOSをオフにし、干渉しない状態を保持することを示している。Fmaxは、標準的なトランジスタのパラメータであり、固有コンデンサ（intrinsic capacitor：本来的に付随して存在するコンデンサ）を介してNESDゲートに伝送される最大信号は、通常の（または正常な）動作ではFmaxで生じるであろう。図３は、Fmaxにおいて、NESDゲートはロー（低）に留まり、このため、正常な回路動作が可能であるということを示している。
【００２３】
PMOSデバイス４及び６の能動的な特性により、Vccレール上に存在しうる別の静電容量の効果が低減される。能動的なPMOSデバイスは、Vccレールに接続される様々な静電容量の変動に対して、ほとんど同じタイミングと保護レベルを提供する。図４に、NESD ２４の各々の側に配置されたPMOSトリガ（トリガ手段）２２の半分（片方）示す。
【００２４】
本発明によるトリガ手段は、寄生NPNトランジスタを用いて動作し、したがって、デザイン・イン式の保護用NPNトランジスタを用いて動作する。もちろん、ESD NMOS（または、一般的にｎタイプ）ではなく、PMOS保護デバイス（または、一般的にｐタイプ）を用いて動作するよう、本発明によるトリガ手段を変更することが可能である。
【図面の簡単な説明】
【００２５】
【図１Ａ】本発明によるトリガ回路を組み込んだ回路図である。
【図１Ｂ】コンピュータシステムにおける本発明の回路を示す。
【図２】トリガ回路の過渡応答図である。
【図３】ESD事象が発生しない場合のトリガ手段の良好な特性を示す。
【図４】NESDの１方の側に配置されたPMOSトリガ手段の半分のレイアウトである。
【図１Ｂ】
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【図２】
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【国際公開パンフレット】
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【国際調査報告】
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