(57)【要約】高速信号経路（図３、２２、２４、２６）は、ある論理レベルに対してスキューされた第１の複数のインバータ（図３、９６）を含み、このインバータは、別の論理レベルに対してスキューされた第２の複数のインバータ（図３、９４）と交互である。結果として、第１の複数のインバータは、デジタル信号のある遷移を加速し、第２の複数のインバータは、デジタル信号の逆遷移を加速する。インバータにデジタル信号を印加する前に、インバータは、インバータが加速される態様で遷移するある論理レベルにプリセットされる。結果として、デジタル信号の遷移は、インバータを通じて加速される態様で結合される。高速データ経路（図３、４０）の第１は、クロック出力端子にクロック信号を結合するように用いられる。【選択図】図３
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【特許請求の範囲】
【請求項１】
高速信号経路であって、
インバータの第１のセットであって、該第１のセット内の該インバータの各々は、信号遷移の第１の極性に向かってスキューして、該第１のセット内の該インバータの各々は、第１の論理レベルから第２の論理レベルへの遷移を加速する、インバータの第１のセットと、
インバータの第２のセットであって、該第２のセット内の該インバータの各々は、第２の極性の信号遷移に向かってスキューし、該第２極性は該第１の極性と異なり、従って、該第２のセット内の該インバータの各々は、該第２の論理レベルから該第１の論理レベルへの遷移を加速し、該第１のセットおよび該第２のセット内の該インバータは、入力ノードと出力ノードとの間で互いに直列に結合され、該第１のセット内の該インバータは、該第２のセット内の該インバータと交互である、インバータの第２のセットと、
入力端子を該入力ノードに結合する論理回路であって、第１の値を有する第１の制御信号に応答して、該入力端子を該入力ノードに結合するように動作し、かつ第１の値を有する第２の制御信号に応答して、該インバータの１つの入力を基準電圧に結合するように動作可能であり、該第２の制御信号の該第１の値は、該第１の制御信号が第１の値以外の値を有する場合に存在し、該基準電圧は、該インバータが遷移を加速する該論理レベルに対応する電圧である、論理回路と
を備える、高速信号経路。
【請求項２】
前記第１の制御信号および前記第２の制御信号は、通過ゲートによって該前記入力端子を前記入力ノードに結合されるようにする第１の論理レベルを有し、かつスイッチによって前記インバータの１つの該入力を前記基準電圧に結合されるようにする第２の論理レベルを有する共通の制御信号を含み、該第１の論理レベルは該第２の論理レベルと異なる、請求項１に記載の高速信号経路。
【請求項３】
前記第１の制御信号を生成するように構成されるパルス生成器であって、クロック信号の所定のエッジに応答して、該第１の制御信号の前記第１の値を生成するように動作し、該第１の制御信号の該第１の値は、該クロック信号の周期よりも実質的に短い持続時間の間に生成される、パルス生成器をさらに備える、請求項１に記載の高速信号経路。
【請求項４】
前記第２の制御信号を生成するように構成されるパルス生成器であって、該パルス生成器が該第２の制御信号の第２の値を生成しない場合はいつも該第２の制御信号の前記第１の値を生成するように動作し、クロック信号の所定のエッジに応答して、該第２の制御信号の該第２の値が生成され、該第２の制御信号の該第２の値は、該クロック信号の周期の半分よりも実質的に短い持続時間の間に生成される、パルス生成器をさらに含む、請求項１に記載の高速信号経路。
【請求項５】
前記論理回路は、
入力端子を前記入力ノードに結合する通過ゲートであって、該通過ゲートは、第１の値を有する第１の制御信号に応答して、該入力端子を該入力ノードに結合するように動作する、通過ゲートと、
第１の値を有する第２の制御信号に応答して、前記インバータの１つの入力を基準電圧に結合するスイッチであって、該第２の制御信号の該第１の値は、該第１の制御信号が該第１の値以外の値を有する場合に存在し、該基準電圧は、該インバータが遷移を加速する前記論理レベルに対応する電圧である、スイッチと
を備える、請求項１に記載の高速信号経路。
【請求項６】
前記スイッチは、前記入力ノードに結合される、請求項５に記載の高速信号経路。
【請求項７】
前記第１の制御信号および前記第２の制御信号は互いに相補的であり、前記論理回路は、前記入力端子に結合される第１の入力端子と、該第１または該第２の制御信号を受け取るように結合される第２の入力と、該入力ノードに結合される出力端子とを有する論理ゲートを備える、請求項１に記載の高速信号経路。
【請求項８】
高速伝播回路であって、
制御信号の第１の値および第２の値を交互に生成するように構成される制御回路と、
入力ノードと出力ノードとの間で互いに直列に結合される複数のインバータを有する第１の高速データ経路であって、該複数のインバータは、第１の極性に向かってスキューし、該第１の極性と異なる第２の極性に向かってスキューする複数の該インバータと交互であり、該第１の高速データ経路は、該制御信号の該第１の値に応答して、入力信号端子を該入力ノードに結合するように動作する論理回路をさらに備え、該第１の高速データ経路は、該インバータの１つへの入力を、該インバータが遷移を加速するようにスキューされる電圧に対応する論理レベルにプリセットするように動作する第１のプリセット回路をさらに備え、該制御信号の該第２の値に応答して、該入力がプリセットされる、第１の高速データ経路と、
入力ノードと出力ノードとの間で互いに直列に結合される複数のインバータを有する第２の高速データ経路であって、複数の該インバータは、該第１の極性に向かってスキューし、かつ該第２の極性に向かってスキューする複数の該インバータと交互であり、該第２の高速データ経路は、該制御信号の該第１の値に応答して、パルス生成器の出力を該入力ノードに結合するように動作する第２の論理回路をさらに備え、該第２の高速データ経路は、該インバータの１つへの入力を、該インバータが遷移を加速するようにスキューされる電圧に対応する論理レベルにプリセットするように動作する第２のプリセット回路をさらに備え、該制御信号の該第２の値に応答して、該入力がプリセットされ、該第２の高速データ経路内の該インバータは集合的にスキューされ、従って、該第１の高速データ経路の該入力信号端子に印加される信号は、該第２の高速データ経路の該入力信号端子に印加される信号が該第２の高速データ経路の該出力ノードに結合される周期を含む周期の間、該第１の高速データ経路の該出力ノードに結合される、第２の高速データ経路と
を備える、高速伝播回路。
【請求項９】
前記第１のプリセット回路および前記第２のプリセット回路は、各々、前記制御信号の前記第２の値に応答して、該インバータの１つの入力を基準電圧に結合するそれぞれのスイッチを備え、該基準電圧は、該インバータが遷移を加速する前記論理レベルに対応する電圧である、請求項８に記載の高速伝播回路。
【請求項１０】
前記スイッチの各々は、前記それぞれの高速データ経路の前記入力ノードに結合される、請求項９に記載の高速伝播回路。
【請求項１１】
前記論理回路は通過ゲートを備える、請求項８に記載の高速伝播回路。
【請求項１２】
前記論理回路および前記プリセット回路は論理ゲートを備える、請求項８に記載の高速伝播回路。
【請求項１３】
前記制御回路は、クロック信号の所定のエッジに応答して、該クロック信号の該周期よりも実質的に短い持続時間の間に前記制御信号の前記第１の値を生成するように構成されるパルス生成器を備え、該パルス生成器は、該制御信号の該第１の値が生成されていないときはいつも該制御信号の該第２の値を生成する、請求項８に記載の高速伝播回路。
【請求項１４】
信号入力ノードと信号出力端子との間に結合される、交互にスキューされたインバータの第１の連続と、
クロック入力ノードとクロック出力端子との間に結合される、交互にスキューされたインバータの第２の連続であって、該第２の連続内の該インバータは、該第２の連続の該インバータに結合されるクロック信号が該クロック出力端子に存在する前および後に該第１の連続の該インバータに結合された信号が該信号出力端子にて存在するような態様でスキューする、交互にスキューされたインバータの第２の連続と、
該第１の連続および該第２の連続内の該インバータを、遷移が加速される論理レベルにプリセットするように動作するプリセット回路と
を備える、高速伝播回路。
【請求項１５】
信号入力端子を前記信号入力ノードに結合する第１の通過ゲートであって、該通過ゲートは、第１の値を有する制御信号に応答して、該信号入力端子を該信号入力ノードに結合するように動作する、第１の通過ゲートと、
クロック入力端子を前記クロック入力ノードに結合する第２の通過ゲートであって、該通過ゲートは、該制御信号の該第１の値に応答して、該クロック入力端子を該クロック入力ノードに結合するように動作する、第２の通過ゲートと
をさらに備える、請求項１４に記載の高速伝播回路。
【請求項１６】
前記プリセット回路は、
前記制御信号の第２の値に応答して、前記第１の連続内の前記インバータの１つの入力を基準電圧に結合する第１のスイッチであって、該第２の値は該制御信号の該第１の値と異なり、該基準電圧は、該インバータが遷移を加速する前記論理レベルに対応する電圧である、第１のスイッチと、
該制御信号の該第２の値に応答して、前記第２の連続内の前記インバータの１つの入力を基準電圧に結合する第２のスイッチであって、該基準電圧は、該インバータが遷移を加速する該論理レベルに対応する電圧である、第２のスイッチと
を備える、請求項１４に記載の高速伝播回路。
【請求項１７】
前記第１のスイッチは前記信号入力ノードに結合され、前記第２のスイッチは前記クロック入力ノードに結合される、請求項１６に記載の高速伝播回路。
【請求項１８】
前記プリセット回路は論理ゲートを備える、請求項１４に記載の高速伝播回路。
【請求項１９】
前記プリセット回路の動作を制御する制御回路であって、制御信号を生成して、該プリセット回路に前記第１の連続および前記第２の連続内の前記インバータをプリセットさせる、制御回路をさらに備える、請求項１４に記載の高速伝播回路。
【請求項２０】
前記制御回路は、クロック信号の周期の半分よりも実質的に短い持続時間の間に該クロック信号の所定のエッジに応答して、前記制御信号を生成するように構成されるパルス生成器を備える、請求項１９に記載の高速伝播回路。
【請求項２１】
同期メモリデバイスであって、
アドレス信号を受信するように適合されたアドレスバスと、
クロック信号を含む、制御信号を受信するように適合される制御バスと、
データ信号を受信および出力するように適合されたデータバスと、
少なくとも１つのメモリセルアレイと、
該アドレスバスと該メモリセルアレイとの間に結合されるアドレスデコーダと、
該メモリセルアレイと該データバスとの間に結合されるデータ経路と、
該制御バス、該メモリセルアレイ、該アドレスデコーダおよび該データバスに結合される制御回路であって、制御信号を生成して、該クロック信号と同期するメモリデバイスの動作を制御するように動作可能である、制御回路と、
該メモリデバイス内に含まれる高速信号経路とを備え、該高速信号経路は、
インバータの第１のセットであって、該第１のセット内の該インバータの各々は、信号遷移の第１の極性に向かってスキューし、従って、該第１のセット内の該インバータの各々は、第１の論理レベルから第２の論理レベルへの遷移を加速する、インバータの第１のセットと、
インバータの第２のセットであって、該第２のセット内の該インバータの各々は、信号遷移の第２の極性に向かってスキューし、該第２の極性は該第１の極性と異なり、従って、該第２のセット内の該インバータの各々は、第２の論理レベルから第１の論理レベルへの遷移を加速し、該第１のセットおよび該第２のセットは、入力ノードと出力ノードとの間で互いに直列に結合され、該第１のセット内のインバータは、該第２のセット内のインバータと交互である、インバータの第２のセットと、
入力端子を該入力ノードに結合する論理回路であって、第１の値を有する第１の制御信号に応答して、該入力端子を該入力ノードに結合するように動作し、かつ第１の値を有する第２の制御信号に応答して、該インバータの１つの入力を基準電圧に結合するように動作可能であり、該第２の制御信号の該第１の値は、該第１の制御信号が該第１の値以外の値を有する場合に存在し、該基準電圧が該インバータが遷移を加速する論理レベルに対応する電圧である、論理回路と
を備える、同期メモリデバイス。
【請求項２２】
前記論理回路は、
入力端子を前記入力ノードに結合する通過ゲートであって、制御信号の第１の値に応答して、該入力端子を該入力ノードに結合するように動作する、通過ゲートと、前記インバータの１つへの入力を該インバータが遷移を加速するようにスキューされる電圧に対応する論理レベルにプリセットするように動作するプリセット回路であって、該制御信号の第２の値に応答して、該入力をプリセットする、プリセット回路とを備える、請求項２１に記載の同期メモリデバイス。
【請求項２３】
前記プリセット回路は、前記制御信号の第２の値に応答して、前記インバータの１つの入力を基準電圧に結合するスイッチであって、該基準電圧は、該インバータが遷移を加速する前記論理レベルに対応する電圧である、スイッチを備える、請求項２２に記載の同期メモリデバイス。
【請求項２４】
前記スイッチは前記入力ノードに結合される、請求項２３に記載の同期メモリデバイス。
【請求項２５】
前記第１の制御信号および前記第２の制御信号は互いに相補的であり、前記論理回路は、前記入力端子に結合される第１の入力端子と、該第１または該第２の制御信号を受信するように結合される第２の入力と、前記入力ノードに結合される出力端子とを有する論理ゲートを備える、請求項２１に記載の同期メモリデバイス。
【請求項２６】
前記制御信号を生成するように構成されるパルス生成器であって、該パルス生成器は、クロック信号の所定のエッジに応答して、該制御信号の前記第１の値を生成するように動作し、該制御信号の該第１の値は、該クロック信号の周期の半分よりも実質的に短い持続時間の間に生成される、請求項２１に記載の同期メモリデバイス。
【請求項２７】
同期メモリデバイスであって、
アドレス信号を受信するように適合されるアドレスバスと、
外部クロック信号を含む、制御信号を受信するように適合される制御バスと、
データ信号を受信および出力するように適合されるデータバスと、
少なくとも１つのメモリセルアレイと、
該アドレスバスと該メモリセルアレイとの間に結合されるアドレスデコーダと、
該メモリセルアレイと該データバスとの間に結合されるデータ経路と、
該制御バス、該メモリセルアレイ、該アドレスデコーダおよび該データ経路が結合される制御回路であって、該制御回路は、制御信号を生成して該クロック信号と同期する該メモリデバイスの動作を制御するように動作可能である、制御回路と、
該メモリデバイス内に含まれる高速信号経路とを備え、該高速信号経路は、
信号入力ノードと信号出力端子との間に結合される、交互にスキューされたインバータの第１の連続と、
クロック入力ノードとクロック出力端子との間に結合される、交互にスキューされたインバータの第２の連続であって、該第２の連続内の該インバータは、該外部クロック信号から派生し、かつインバータの該第２の連続に結合される内部クロック信号が該クロック出力端子にて存在する前および後に、インバータの該第１の連続に結合される信号が該信号出力端子にて存在するような態様でスキューする、交互にスキューされたインバータの第２の連続と、
該第１の連続および該第２の連続内の該インバータを遷移が加速される論理レベルにプリセットするように動作するプリセット回路と
を備える、同期メモリデバイス。
【請求項２８】
信号入力端子を前記信号入力ノードに結合する第１の通過ゲートであって、該通過ゲートは、第１の値を有する制御信号に応答して、該信号入力端子を該入力ノードに結合するように動作する、第１の通過ゲートと、
クロック入力端子を該クロック入力ノードに結合する第２の通過ゲートであって、該制御信号の該第１の値に応答して、該クロック入力端子を該クロック入力ノードに結合するように動作する、第２の通過ゲートと
をさらに備える、請求項２７に記載の同期メモリデバイス。
【請求項２９】
前記プリセット回路は、
前記制御信号の第２の値に応答して、前記第１の連続内の前記インバータの１つの入力を基準電圧に結合する第１のスイッチであって、該第２の値は該制御信号の該第１の値と異なり、該基準電圧は、該インバータが遷移を加速する前記論理レベルに対応する電圧である、第１のスイッチと、
該制御信号の該第２の値に応答して、前記第２の連続内の前記インバータの１つの入力を基準電圧に結合する第２のスイッチであって、該基準電圧は、該インバータが遷移を加速する該論理レベルに対応する電圧である、第２のスイッチと
を備える、請求項２８に記載の同期メモリデバイス。
【請求項３０】
前記第１のスイッチは前記信号入力ノードに結合され、前記第２のスイッチは前記クロック入力ノードに結合される、請求項２９に記載の同期メモリデバイス。
【請求項３１】
前記プリセット回路の動作を制御する制御回路であって、制御信号を生成して、該プリセット回路に前記第１の連続および前記第２の連続内の前記インバータをプリセットさせる、制御回路をさらに備える、請求項２７に記載の同期メモリデバイス。
【請求項３２】
前記制御回路は、前記内部クロック信号の周期の半分よりも実質的に短い持続時間の間に該内部クロック信号の所定のエッジに応答して、前記制御信号を生成するように構成されるパルス生成器を備える、請求項３１に記載の同期メモリデバイス。
【請求項３３】
前記プリセット回路は論理ゲートを含む、請求項２７に記載の同期メモリデバイス。
【請求項３４】
コンピュータシステムであって、
データ入力デバイスと、
データ出力デバイスと、
該データ入力デバイスおよび該データ出力デバイスに結合されるプロセッサと、
同期メモリデバイスとを備え、該同期メモリデバイスは、
アドレス信号を受信するように適合されたアドレスバスと、
クロック信号を含む、制御信号を受信するように適合される制御バスと、
データ信号を受信および出力するように適合されたデータバスと、
少なくとも１つのメモリセルアレイと、
該アドレスバスと該メモリセルアレイとの間に結合されるアドレスデコーダと、
該メモリセルアレイと該データバスとの間に結合されるデータ経路と、
該制御バス、該メモリセルアレイ、該アドレスデコーダおよび該データ経路に結合される制御回路であって、制御信号を生成して該クロック信号と同期する該メモリデバイスの動作を制御するように動作可能である、制御回路と、
該メモリデバイス内に含まれる高速信号経路とを備え、該高速信号は、
インバータの第１のセットであって、該第１のセット内の該インバータの各々は、信号遷移の第１の極性に向かってスキューし、従って、該第１のセット内の該インバータの各々は、第１の論理レベルから第２の論理レベルへの遷移を加速する、インバータの第１のセットと、
インバータの第２のセットであって、第２のセット内の該インバータの各々は、信号遷移の第２の極性に向かってスキューし、該第２の極性は該第１の極性と異なり、従って、該第２のセット内の該インバータの各々は、該第２の論理レベルから該第１の論理レベルへの遷移を加速し、該第１のセットおよび該第２のセット内の該インバータは、入力ノードと出力ノードとの間で互いに直列に結合され、該第１のセット内の該インバータは、該第２のセット内の該インバータと交互である、インバータの第２のセットと、
入力端子を該入力ノードに結合する論理回路であって、第１の値を有する第１の制御信号に応答して、該入力端子を該入力ノードに結合するように動作し、かつ第１の値を有する第２の制御信号に応答して、該インバータの１つの入力を基準電圧に結合するように動作可能であり、該第１の制御信号が該第１の値以外の値を有する場合、該第２の制御信号の該第１の値が存在し、該基準電圧は、該インバータが遷移を加速する該論理レベルに対応する電圧である、論理回路と
を備える、コンピュータシステム。
【請求項３５】
前記論理回路は、
入力端子を前記入力ノードに結合する通過ゲートであって、制御信号の第１の値に応答して、該入力端子を該入力ノードに結合するように動作する、通過ゲートと、
該インバータの１つへの入力を、該インバータが遷移を加速するようにスキューされる電圧に対応する論理レベルにプリセットするように動作するプリセット回路であって、該制御信号の第２の値に応答して、該入力をプリセットする、プリセット回路とを備える、請求項３４に記載のコンピュータシステム。
【請求項３６】
前記プリセット回路は、前記制御信号の第２の値に応答して、前記インバータの１つの入力を基準電圧に結合するスイッチであって、該基準電圧は、該インバータが遷移を加速する前記論理レベルに対応する電圧である、スイッチを備える、請求項３５に記載のコンピュータシステム。
【請求項３７】
前記スイッチは、前記入力ノードに結合される、請求項３６に記載のコンピュータシステム。
【請求項３８】
前記第１の制御信号および前記第２の制御信号は互いに相補的であり、前記論理回路は、前記入力端子に結合される第１の入力端子と、該第１の制御信号または該第２の制御信号を受信するように結合される第２の入力と、該入力ノードに結合される出力端子とを有する論理ゲートを備える、請求項３４に記載のコンピュータシステム。
【請求項３９】
前記制御信号を生成するように構成されるパルス生成器であって、クロック信号の所定のエッジに応答して、該制御信号の前記第１の値を生成するように動作し、該制御信号の該第１の値は、前記クロック信号の周期の半分よりも実質的に短い持続時間の間に生成される、パルス生成器をさらに備える、請求項３４に記載のコンピュータシステム。
【請求項４０】
コンピュータシステムであって、
データ入力デバイスと、
データ出力デバイスと、
該データ入力デバイスおよび該データ出力デバイスに結合されるプロセッサと、
同期メモリデバイスとを備え、該メモリデバイスは、
アドレス信号を受信するように適合されたアドレスバスと、
外部クロック信号を含む、制御信号を受信するように適合される制御バスと、
データ信号を受信および出力するように適合されたデータバスと、
少なくとも１つのメモリセルアレイと、
該アドレスバスと該メモリセルアレイとの間に結合されるアドレスデコーダと、
該メモリセルと該データバスとの間に結合されるデータ経路と、
該制御バス、メモリセルアレイ、アドレスデコーダおよび該データ経路に結合される制御回路であって、制御信号を生成して、該クロック信号と同期するメモリデバイスの動作を制御する制御回路と、
該メモリデバイス内に含まれる高速信号経路とを備え、該高速信号経路は、
信号入力ノードと信号出力端子との間に結合される、交互にスキューされたインバータの第１の連続と、
クロック入力ノードとクロック出力端子との間に結合される、交互にスキューされたインバータの第２の連続であって、該第２の連続内の該インバータは、該外部クロック信号から派生し、かつインバータの該第２の連続に結合される内部クロック信号が、該クロック出力端子にて存在する前および後に、インバータの該第１の連続に結合される信号が該信号出力端子にて存在するような態様でスキューする、交互にスキューされたインバータの第２の連続と、
該第１の連続および該第２の連続内の該インバータを遷移が加速される論理レベルにプリセットするように動作するプリセット回路と
を備える、コンピュータシステム。
【請求項４１】
信号入力端子を前記信号入力ノードに結合する第１の通過ゲートであって、第１の値を有する制御信号に応答して、該信号入力端子を該信号入力ノードに結合するように動作する、第１の通過ゲートと、
クロック入力端子を前記クロック入力ノードに結合する第２の通過ゲートであって、該制御信号の該第１の値に応答して、該クロック入力端子を該クロック入力ノードに結合するように動作する、第２の通過ゲートと
をさらに備える、請求項４０に記載のコンピュータシステム。
【請求項４２】
前記プリセット回路は、
前記制御信号の第２の値に応答して、前記第１の連続内の前記インバータの１つの入力を基準電圧に結合する第１のスイッチであって、該第２の値は該制御信号の第１の値と異なり、該基準電圧は、該インバータが遷移を加速する前記論理レベルに対応する電圧である、第１のスイッチと、
該制御信号の該第２の値に応答して、前記第２の連続内の該インバータの１つの入力を基準電圧に結合する第２のスイッチであって、該基準電圧は、該インバータが遷移を加速する該論理レベルに対応する電圧である、第２のスイッチと
を備える、請求項４１に記載のコンピュータシステム。
【請求項４３】
前記第１のスイッチは、前記信号入力ノードに結合され、前記第２のスイッチは、前記クロック入力ノードに結合される、請求項４２に記載のコンピュータシステム。
【請求項４４】
前記プリセット回路の動作を制御する制御回路であって、制御信号を生成して、該プリセット回路に前記第１の連続および前記第２の連続内の前記インバータをプリセットさせる、制御回路をさらに備える、請求項４０に記載のコンピュータシステム。
【請求項４５】
前記制御回路は、前記内部クロック信号の周期の半分よりも実質的に短い持続時間の間に前記内部クロック信号の所定のエッジに応答して、前記制御信号を生成するように構成されるパルス生成器を備える、請求項４４に記載のコンピュータシステム。
【請求項４６】
前記プリセット回路は論理ゲートを備える、請求項２７に記載のコンピュータシステム。
【請求項４７】
デジタル信号を信号経路に沿って結合する方法であって、
間隔を置いた位置の該経路内に回路素子の第１の連続を配置する工程であって、第１の複数の該回路素子は、該デジタル信号の第１のエッジを加速し、かつ該デジタル信号の第２のエッジを遅延させるように構成される、工程と、
間隔を置いた位置の該経路内の回路素子の第２の連続を該第１の連続内の該回路素子の中間に配置する工程であって、該第２の連続内の該回路素子は、該デジタル信号の該第２のエッジを加速し、かつ該デジタル信号の該第１のエッジを遅延させるように構成される、工程と、
該第１の連続の該回路素子をプリセットして、該回路素子が遷移する場合は、該回路素子が該デジタル信号の該第１のエッジを介して遷移するようにする、工程と、
該第２の連続の該回路素子をプリセットして、該回路素子が遷移する場合は、該回路素子が該デジタル信号の該第２のエッジを介して遷移するようにする、工程と、
該デジタル信号を該回路素子を介して該第１の連続および該第２の連続内に結合する工程と
を包含する、方法。
【請求項４８】
前記回路素子がプリセットされる場合は、該回路素子の前記第１の連続および前記第２の連続を入力端子から絶縁する工程をさらに包含する、請求項４７に記載の方法。
【請求項４９】
デジタル信号の有効性を示す方法であって、
インバータの第１の連続を介して、該デジタル信号の第１の遷移を加速し、かつ該デジタル信号の第２の遷移を加速させるように該デジタル信号を結合する、工程と、
インバータの第２の連続を介して、クロック信号の第１の遷移を加速し、かつ該クロック信号の第２の遷移を遅延させるようにクロック信号を結合する工程であって、該クロック信号の該遷移は、該デジタル信号の該遷移が遅延および加速されるよりも少ない程度にそれぞれ加速および遅延される、工程と、
該クロック信号がインバータの該第２の連続から出力された場合、インバータの該第１の連続の該出力における該デジタル信号を有効として示す工程と
を備える、方法。
【請求項５０】
前記第１の連続および前記第２の連続内の前記インバータを、該インバータが前記デジタル信号および前記クロック信号を、インバータの該第１の連続および該第２の連続それぞれを介して結合する前に、加速される態様で遷移する論理レベルにプリセットする工程をさらに包含する、請求項４９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイス、さらに詳細には、メモリデバイスでの信号伝播を加速する回路および方法に関する。
【背景技術】
【０００２】
デジタル信号が、メモリデバイスなどの集積回路に通じて伝播できる速度は、集積回路が動作できる速度で、その速度を制限する主な要因である場合が多い。メモリデバイスおよび他の集積回路の速度要求が増加し続けるので、信号が、集積回路の導線を通じて伝播できる速度を増加させることは、段々と重要になってきた。デジタル信号が信号ラインを通じて伝播できる速度は、上記ラインのキャパシタンスおよび／またはレジスタンスが増加するにつれて、低減される。一般に、信号ラインのキャパシンタンスおよびレジスタンスの両方が信号ラインの長さに直接的に比例する。信号ラインの遅延はキャパシタンスとレジスタンスとの積に比例するので、信号ラインの遅延は信号ラインの長さの二乗に比例する。
【０００３】
集積回路の別の要求は、増加された密度の半導体機能のである。半導体機能の密度が増加すると、結果的に、信号ラインの厚さおよび信号ライン間の空間の両方についての減少が避けられない。しかし、信号ラインの厚さを減少させることは、信号ラインのレジスタンスを増加させ、信号ライン間の空間を減少させることは、信号ラインのキャパシタンスを増加させる。上述されたように、キャパシタンスを増加させることおよびレジスタンスを増加させることは、信号ラインを通じる信号の伝播速度を減少させる。この問題は、信号ラインの厚さが減少する時に、信号ラインの断面積を一定に保つ必要性によってたびたび悪化され、したがって上記ラインがより高くさせられることを要求する。しかし、より高いラインは、隣接するラインに、より大きな表面積を提示し、従って、さらに、上記ラインのキャパシタンスを増加させる。従って、より大きな機能密度およびより速く動作する速度は、ある程度まで、相互に排他的である。
【０００４】
デジタル信号の伝播が特に問題となる一つのエリアは、メモリアレイ内での、データ、アドレスおよび制御信号のカップリングである。メモリアレイは、受容可能なメモリ容量を提供する為に非常に密度が高く、従って、複数の信号ラインを非常に薄くさせ、共に近接させる。従って、メモリアレイの高密度は、データ、アドレスおよび制御信号がメモリアレイを通じて伝播できる速度を制限する。さらに、伝播遅延はまた、隣接するラインが逆方向に遷移する信号によって増加される。ロウからハイへの一つのライン遷移の信号と、ハイからロウへの一つのライン遷移の信号、例えば、ライン間の遷移の容量結合（ｃａｐａｃｉｔｉｖｅ  ｃｏｕｐｌｉｎｇ）は、それぞれのラインを通じる両方の信号の伝播を遅くさせる。最後に、メモリアレイの信号ラインの長さは、比較的長く、メモリ動作は、データ、アドレスおよび制御信号が上記アレイにて最も遠い距離に伝播するまで、終了され得ない。
【０００５】
デジタル信号の一つのエッジの伝播速度は、「スキューされた（ｓｋｅｗｅｄ）」スイッチ特性を有するインバータを通じて信号を接続させることにより、加速され得ることが認められている。スキューインバータは、このインバータが、他方の論理レベルより一方の論理レベルにより近い電圧レベルでスイッチングするように、設計される。図１を参照すると、インバータ１０は、通常ほぼ３ボルトである供給電圧Ｖｃｃと接地電位との間で直列に接続された、ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１４により、形成される。トランジスタ１２、１４のゲートに印加された入力信号ＩＮがロウすなわち接地電位である場合、ＰＭＯＳトランジスタ１２はＯＮとなり、ＮＭＯＳトランジスタ１４がＯＦＦになり、これにより、ハイすなわちＶｃｃレベル、出力信号ＯＵＴを生成する。入力信号がハイすなわちＶｃｃレベルである場合、ＰＭＯＳトランジスタ１２がＯＦＦになり、ＮＭＯＳトランジスタ１４がＯＮになり、これにより、ロウすなわち接地電位、出力を生成する。
【０００６】
スキューインバータにおいて、トランジスタ１２、１４の一方は、トランジスタ１２、１４の他方と異なるように製造される。例えば、トランジスタ１２、１４の一方のチャネルはトランジスタ１２、１４の他方のチャネルより幅広く長いチャネルで製造され得、トランジスタ１２、１４のドーピング濃度は、異なり得るか、または、トランジスタ１２、１４の遷移電圧ＶＴは異なり得る。図１のインバータ１０の場合には、ＮＭＯＳトランジスタ１４は、ＰＭＯＳトランジスタ１４より広いチャネルを有する。結果として、ＮＭＯＳトランジスタ１４は、同一のゲート・ソース電圧ＶＧＳを備えたＰＭＯＳトランジスタ１２より小さなレジスタンスを有する。インバータ１０のスイッチング特性は、３ボルトに等しいＶｃｃの電圧レベルを用いて、図２に示されるが、Ｖｃｃの他のレベルが用いられ得る。入力信号ＩＮが接地から３ボルトまでに遷移する時に、入力信号ＩＮが１．５ボルトである場合、ＮＭＯＳトランジスタ１４は、その増加されたチャネル幅のために、ＰＭＯＳトランジスタ１２より低いレジスタンスを有する。結果的に、出力信号ＯＵＴが既に接地電位に遷移する。従って、出力信号ＯＵＴは、入力信号ＩＮがロウからハイにスイッチングする前に、ハイからロウにスイッチングされる。インバータ１０は、入力信号ＩＮの立上がりエッジの前に出力信号ＯＵＴの立下りエッジが生成させるので、入力信号ＩＮを加速させる。この現象はＩＮ信号の立上がりエッジおよび立下りエッジの両方に当てはまった場合、デジタル信号は、多数のスキューインバータを直列接続することにより、容易に加速される。不幸なことに、このようなことはない。さらに図２を参照すると、入力信号ＩＮが３ボルトから接地に遷移する時に入力信号ＩＮが１．５ボルトである場合、ＮＭＯＳトランジスタ１４は、ＰＭＯＳトランジスタ１２より低いレジスタンスを有し続ける。結果として、出力電圧ＯＵＴは、接地電位のままである。従って、出力信号ＯＵＴは、入力信号ＩＮがハイからロウにスイッチングする後に、ロウからハイに確実にスイッチングする。インバータは、ＰＭＯＳトランジスタ１２のチャネル幅をＮＭＯＳトランジスタ１４のチャネル幅より大きくすることにより、入力信号ＩＮの立下りエッジを加速するように設計され得る。しかし、そうすることは、次いで、入力信号ＩＮの立上がりエッジを遅延させる。従って、スキューインバータは、本来、デジタル信号の他方のエッジを遅延させる危険を冒してのみ、デジタル信号の一方のエッジを加速する。それゆえ、スキューインバータのみでは、メモリデバイスなどの集積回路にて、デジタル信号を加速するように、用いられ得ないことは明らかである。
【発明の開示】
【課題を解決するための手段】
【０００７】
（本発明の要旨）
高速信号経路は、信号遷移の第１の極性に対してスキューされた第１の複数のインバータと、この第１の複数のインバータと交互である、信号遷移の第２の極性に対してスキューされた第２の複数のインバータとを含む。結果として、第１のセットのインバータのそれぞれは、第１の論理レベルから第２の論理レベルへの遷移を加速し、第２のセットのインバータのそれぞれは、第２の論理レベルから第１の論理レベルへの遷移を加速する。通過ゲートは、好適には、入力端子を、第１の値を有する制御信号に応答して、直列の第１のインバータに結合する。プリセット回路は、インバータにある論理レベルをプリセットし、これにより、インバータを介してデジタル信号を結合することになるインバータの任意の引き続き起こる遷移が加速されることになる。高速信号経路のペアは、デジタル信号およびクロック信号を応答が出力端子に結合するように用いられ得る。クロック信号用の高速信号経路より大きなスキューを有する、デジタル信号用の高速信号経路を設計することにより、デジタル信号は、クロック信号がその出力端子に存在する期間を含む期間の間、その出力端子に存在する。結果として、クロック信号は、デジタル信号に対するデータ有効期間を指定するように用いられ得る。高速信号経路は、メモリデバイスまたは他の集積回路にて用いられ得、１以上の高速信号経路を用いるメモリデバイスは、コンピュータシステムにて用いられ得る。
【０００８】
（本発明の詳細な説明）
メモリデバイスでのデジタル信号の伝播を加速する高速信号伝播回路２０の１実施形態は、図３に示される。回路２０は、複数のアドレス／制御信号経路２２、２４、２６と、クロック信号経路４０とを含む。アドレス／制御信号パス２２、２４、２６のそれぞれは、それぞれの通過ゲート４６を通じてそれぞれのバッファ４４によって駆動される。通過ゲート４６およびクロック信号経路４０は、直接またはインバータ５４を通じて、パルス生成器回路５０によって駆動される。パルス生成器回路５０は、内部クロック信号ＣＬＫ＿ＩＮＴのそれぞれの立上がりエッジ上にクロックパルスＣＬＫＰを生成させる。ＣＬＫＰ信号はまた、バッファ４４のクロック入力に接続され、バッファ４４からのそれぞれのアドレスまたは制御信号の同期をとる。
【０００９】
パルス生成器５０の１実施形態は、図４に示される。パルス生成器回路５０は、内部クロック信号ＣＬＫ＿ＩＮＴを受信し、対応するＣＫＬＩＮ信号を出力するバッファを含む。ＣＬＫＩＮ信号は、通過ゲート６０、従来の時間遅延回路６４を通じてＣＬＫＩＮを受信するインバータ６２、およびＮＡＮＤゲート７０に印加される。ＮＡＮＤゲート７０はまた、インバータ６６を通じて、インバータ６２の出力を受信する。ＣＬＫＩＮ信号がロウである場合、ＮＡＮＤゲート７０の出力は、ハイである。ＮＡＮＤゲート７０の出力でのハイ、および、ＮＡＮＤゲート７０の出力に結合されるインバータ７２の出力でのロウは、通過ゲート６０をイネーブルにする。結果として、ロウのＣＬＫＩＮ信号は、パルス生成器５０の出力に結合され、ロウのＣＬＫＰ信号を生成する。
【００１０】
ＣＬＫＩＮ信号がハイに遷移する場合、ＣＬＫＰ信号は、ＣＬＫＩＮ信号の立ち上がりエッジに一致するハイに遷移するように、その立上がりエッジは、すぐに、イネーブルされている通過ゲート６０を通じて結合される。ハイＣＬＫＩＮレベルはまた、ＮＡＮＤゲート７０の入力に接続される。しかし、インバータ６６の出力は、時間遅延回路６４の遅延に対応する期間の間、ロウのままであり、その結果、ＮＡＮＤゲート７０の出力は、通過ゲート６０をイネーブルに保持するためにハイのままである。この遅延期間が経過後に、ＮＡＮＤゲート７０の両方の入力は、ハイであり、これにより、ＮＡＮＤゲート７０にロウを出力させる。このロウにより、通過ゲート６０をディセーブルにする。さらに、ＮＡＮＤゲート７０の出力でのロウは、インバータ７２にハイを出力させ、これにより、ＮＭＯＳトランジスタ７８をＯＮにする。従って、ＮＭＯＳトランジスタ７８はＣＬＫＰ信号をグラウンドに接続する。従って、図５に示されるように、ハイＣＬＫＰパルスは、時間遅延回路６６の遅延によって決定される持続時間の間、ＣＬＫＩＮ信号のそれぞれの立上がりエッジ上で生成される。
【００１１】
ＣＬＫＩＮ信号の立ち下がりエッジによって、ＮＡＮＤゲート７０は、ハイ（ｈｉｇｈ）を出力し、再び、パスゲート６０をイネーブルし、ＮＭＯＳトランジスタ７８をＯＦＦにする。従って、ＣＬＫＩＮ信号は、パスゲート６０を介して結合される。しかし、ＣＬＫＩＮ信号は、ＮＡＮＤゲート７０がハイを出力するよりも十分前にロー（ｌｏｗ）を遷移させるので、ＣＬＫＩＮ信号のハイからローへの遷移は、パルス生成器５０の出力に対して効果を有しない。従って、上記されたように、パルス生成器５０からのＣＬＫＰ信号は、さらなるＣＬＫＰパルスが生成される、次のＣＬＫＩＮ信号の次の立ち上がりエッジまでローのままである。
【００１２】
図３に戻って、信号経路２２〜２６および４０の全ては、実質的に互いに同一であるので、簡潔のために、信号経路２２のみの構造および動作が説明される。信号経路２２は、信号線の分布寄生レジスタンスおよびキャパシタンスを示す一連の抵抗器９０を含む。第２連のインバータ９６と交互である第１連のインバータ９４は、レジスタンス９０によって示される信号線で間隔を開けられた位置に配置される。インバータ９４、９６の全ては、図１で示されたインバータ１０と同じ構成でＰＭＯＳトランジスタ（図示せず）、および、ＮＭＯＳトランジスタ（図示せず）を含む。しかし、第１連のインバータ９４のＮＭＯＳトランジスタは、インバータ９４のＰＭＯＳトランジスタのチャネル幅より広いチャネル幅を有する。結果として、インバータ９４は、各信号入力に印加されるデジタル信号の立ち上がりエッジを加速し、立ち下がりエッジを遅らせる。第２連のインバータ９６のＰＭＯＳトランジスタは、インバータ９６のＮＭＯＳトランジスタのチャネル幅よりも広いチャネル幅を有する。結果として、インバータ９６は、各信号入力に印加される立ち下がりエッジを加速し、デジタル信号の立ち上がりエッジを遅らせる。
【００１３】
信号経路２２の前にインバータ９４を置き、その後、インバータ９４、９６を交互にすることによって、従って、信号経路２２は、パルス入力信号の立ち上がりエッジを大きく加速し、かつ、パルス入力信号の立ち下がり信号を大きく遅らせる。パルス生成器５０からのＣＬＫＰ信号の立ち上がりエッジは、伝送ゲート４６に接続された入力バッファ４４からの入力信号をラッチするために用いられる。また、ハイレベルのＣＬＫＰによって、伝送ゲート４６は、ラッチされた入力信号が信号経路２２の第１のインバータ９４の入力へと通過可能とさせる。ＣＬＫＰ信号がローに遷移するとき、伝送ゲート４６は、ディセイブルされ、信号経路リセットデバイス９８はオンにされる。従って、ＣＬＫＰがハイに遷移するとき、バッファ４４への入力がハイである場合、ハイパルスは、信号経路２２の入力において生成される。ＣＬＫＰ信号がハイに遷移するとき、バッファ４４への入力がローである場合、信号経路２２の第１のインバータ９４への入力は、そのクロック周期の間ローのままである。従って、ハイパルス入力信号は、ハイ入力に対してのみ生成され、デフォルト信号レベルは、ＣＬＫＰ信号のハイ遷移の前にリセットデバイス９８によってプリアサートされるローリセットレベルである。
【００１４】
バッファ４４からの有効な入力レベルが発生する前に、伝送経路を介して所定のデフォルトロジックレベルを駆動することによって、伝送経路を介してデフォルト信号レベルが伝搬するためにより多くの時間が許容される。次に、ＣＬＫＰがハイを遷移するときに、非デフォルト（この場合、ハイレベル）のみが、伝送経路を介して高速伝搬時間を有することを必要とされる。バッファ４４の入力がロジックハイレベルではない場合、伝送経路２２の出力が次のＣＬＫＰ周期に対してローであるように、次のＣＬＫＰが伝送経路４０を介して伝搬する前に、リセットローレベルは、伝送経路２２を介して伝搬する必要があるということのみが必要とされる。伝送経路２２を介してハイレベル入力を通過させるようにＣＬＫＰ信号の短いパルスを用い、次いで、ＣＬＫＩＮハイ時間の残り部分およびＣＬＫＩＮロー時間の間に経路をリセットすることによって、デフォルトロー状態は、伝送ライン２２を介して伝搬するために十分な時間を有するように保証される。
【００１５】
動作の際に、ＣＬＫＰ信号が通過ゲート４６をイネイブルするためにハイであるとき、インバータ５４の出力におけるローは、ＮＭＯＳトランジスタ９８をＯＦＦにし、これにより、バッファ４４の出力は、信号経路２２の第１のインバータ９４に印加され得る。しかし、ＣＬＫＰ信号が通過ゲート４６をディセイブルするためにローである場合、インバータ５４の出力のハイは、トランジスタ９８をＯＮにし、これにより、トランジスタ９８は、入力を信号経路２２における第１のインバータ９４を接地する。結果として、全てのインバータ９４への入力は、ローロジックレベルにプリセットされ、全てのインバータ９６への入力は、ハイロジックレベルに対するプリセットされる。これらのロジックレベルへのインバータ９４、９６のプリセッティングは、いくつかの効果を有する。第１に、全てのインバータ９４、９６への入力は、インバータ９４、９６のそれぞれのロジックレベルによって、加速される極性で信号を遷移させるロジックレベルにセットされる。より詳細には、各インバータ９４への入力は、プリセットされたローであり、これにより、バッファ４４からの信号のロジックレベルがインバータ９４、９６にロジックレベルを切り替えさせる場合、インバータ９４の入力がローからハイに切り替わる。これがインバータ９４によって加速される遷移である。同様に、各インバータ９６への入力がプリセットされたハイであり、これにより、バッファ４４からの信号のロジックレベルがインバータ９４、９６にロジックレベルを切り替えさせる場合、インバータ９６の入力がハイからローに切り替わる。これがインバータ９６によって加速される遷移である。このように、ＮＭＯＳトランジスタ９８は、全てのインバータ９４、９６をロジックレベルにプリセットし、このロジックレベルから引き続く遷移が加速される。
【００１６】
上記されたようなインバータ９４、９６のプリセットに対する別の利点は、信号経路２２〜２６を介して伝搬するどの信号も反対方向のロジックレベルを変化させる隣接したセクションを有しないということである。上記されたように、信号の伝搬遅れは、隣接する信号が反対方向に伝送される場合に増加される。インバータ９４、９６への入力をプリセットする結果として、信号経路２２〜２６のうちのいくつかのみがスイッチされる。例えば、バッファ４４によって経路２４に印加された信号がハイである場合、信号経路２４のインバータ９４、９６の全てが切り替わる。各バッファ４４によって信号経路２２、２６に印加された各信号がローである場合、信号経路２２、２６のインバータ９４、９６のどれもスイッチされない。結果として、ある経路の信号遷移と隣接した反対の信号遷移との間のキャパシタンスカプリングはない。より詳細には、ローからハイへのある信号経路遷移のセグメントは、ハイからローへの別の信号経路遷移のセグメントに隣接しない。ハイからローへのある信号経路遷移のセグメントは、ローからハイへの別の信号経路遷移のセグメントに隣接しない。最も悪い場合、ある信号経路セグメントの遷移は、遷移していない別の信号経路のセグメントに隣接している。隣接するセグメントの任意の反対の遷移が欠けていることによって、さらに、信号経路２２〜２６を介するカプリング信号の遅れを最小化する。
【００１７】
インバータ９４、９６によって提供された加速度の大きさは、信号経路２２で用いられるインバータ９４、９６の数の関数である。上記されたように、信号経路２２の伝搬遅れは、信号経路２２のキャパシタンスとレジスタンスとの積に比例し、キャパシタンスとレジスタンスとの両方は、その長さに直接比例する。信号経路２２をいくつかのセクションに分断し、インバータ９４、９６を各セクション内に挿入することによって、伝搬遅れは、信号経路長の二乗から信号経路の様々なセグメントの長さの和まで減少される。その結果が、信号経路２２〜２６の最初から最後までの減少した伝搬遅れである。パルス信号の立ち上がりエッジを加速することによって、かつ、同じパルス信号の立ち下がりエッジを遅らせることによって、信号が効果的に引き伸ばされる。従って、遷移経路２２の出力はロー入力に対してローかハイ入力に対してハイかのいずれかであるが、ハイパルス出力は、ハイパルス入力よりも広い。インバータ９４および９６のスキューがより大きい程、出力パルスがより引き伸ばされ、かつ、アクティブエッジ（この例においてハイ）がより加速される。クロックラインよりも大きくアドレス、コマンド、およびデータラインをスキューすることによって、ハイ状態とロー状態との両方に対してアクティブであるアドレス、コマンド、および、データ信号は、クロック信号よりも加速され、かつ、引き伸ばされる有効なパルス幅を有するように設計され得る。
【００１８】
以下で示され、かつ、説明される一実施形態において、信号パルス２２〜２６は、クロック信号を用いるメモリデバイスで用いられ、アドレス、データまたは制御信号のデータ有効ウィンドウを定義する。このような場合、有効データが信号経路２２〜２６の出力に存在している時間内に、クロック信号経路４０の出力におけるＣｌｏｃｋ  Ｌｏａｄ信号があることを確実にすることは重要である。Ｃｌｏｃｋ  Ｌｏａｄ信号が、有効なデータが信号経路２２〜２６の出力に存在する時間をまたがる場合、偽のデータが信号経路２２〜２６の出力に接続されたメモリ回路（図３でが示さず）によって記録され得る。
【００１９】
クロック信号経路４０におけるインバータ９４、９６が図６に示されるように設計されているので、クロック信号経路４０におけるインバータ９４、９６は、他の信号経路２２〜２６におけるインバータ９４、９６よりも少ないスキューを有する。結果として、他の信号経路２２〜２６がこれらの経路２２〜２５を介して接続される各デジタル信号の先端エッジを遅らせるよりも、クロック信号経路４０がＣＬＫＰ信号の先端エッジを遅らせる方が程度が大きい。しかし、スキューがより小さいために、他の信号経路２２〜２６がこれらの経路２２〜２５を介して接続された各デジタル信号の後端エッジを遅らせるよりも、クロック信号経路４０がＣＬＫＰ信号の後端エッジを遅らせる方が程度が小さい。この様態でクロック信号経路４０におけるインバータ９４、９６のスキューを適切に選択することによって、信号経路２２〜２６からのデジタル信号の有効期間がＣｌｏｃｋ  Ｌｏａｄ信号をまたぐという確信が提供され得る。
【００２０】
本発明の別の実施形態に従う高速伝搬回路１５０の代替的な実施形態が図７に示される。回路１５０は、同じ構成における図３の高速信号伝搬回路２０に用いられるものと同じコンポーネントの大部分を含む。回路１５０は、ＮＡＮＤゲート１５２を通過ゲート４６、および、図３の高速伝搬回路２０で用いられるＮＭＯＳトランジスタ９８と取り替えることだけが、回路２０とは異なる。パルス生成回路５０のＣＬＫＰがローであるとき、ＮＡＮＤゲート１５２は、インバータ９８への入力をローに保ち、回路２０におけるトランジスタ９８によって同じ機能を実行する。パルス生成回路５０のＣＬＫＰがハイであるとき、ＮＡＮＤゲート１５２は、インバータとして機能するようにイネーブルされ、回路２０における第１のインバータ９６によって実行される同じ機能を実行する。結果として、回路２０において用いられる一連の第１のインバータ９６は、必要とされない。高速伝搬回路１５０がＮＡＮＤゲート１５２を伴ってインプリメントされるが、ゲートに印加された信号の極性が適切に調節される限り、ＮＯＲゲート（図示せず）等の他の回路は、用いられ得ることが理解される。
【００２１】
一つ以上の高速信号伝達回路２０を含むメモリデバイス１００の一実施形態は、図８に示される。メモリデバイス１００は、その中央メモリ素子をメモリアレイ１１１Ａおよび１１１Ｂの左側および右側バンクとして含む、同期性のダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスである。メモリアレイ１１１Ａおよび１１１Ｂの各々は、行および列に配列された複数のメモリセル（図示せず）を含む。制御論理回路１１２は、アレイ１１１Ａおよび１１１Ｂ内のメモリセルに対する読み取りまたは書き込み処理と関連するデータ転送ステップを制御する。一実施形態において、１１１Ａおよび１１１Ｂの各々は、３２ビットの５１２行×２５６列に配列されるメモリセルを有する。メモリデバイス１１０は、３２ビットの幅（（バンク、行および列が組み合わされた）各メモリアドレスは、アレイ１１１Ａおよび１１１Ｂの一つのそれぞれの３２ビットメモリセルに対応することを意味する）を有し、プロセッサ（図８に図示せず）は、３２ビットそれぞれのデータ素子上で動作する。しかしながら、メモリデバイス１００は、広範囲の種類の他の構成を有し得ることが理解される。
【００２２】
システムクロック（図示せず）は、メモリデバイス１００の制御回路１１２にＣＬＫ信号を供給する。コマンド信号は、制御回路１１２に供給され、コマンドデコード回路網１１４によってデコードされる。これらの信号は、当業者に周知であり、ＣＫＥ（クロックイネーブル）、
【００２３】
【数１】
2004526351.tif 000003
（チップセレクト）、
【００２４】
【数２】
2004526351.tif 000004
（ライトイネーブル）、
【００２５】
【数３】
2004526351.tif 000005
（行アドレスストローブ）および、
【００２６】
【数４】
2004526351.tif 000006
（列アドレスストローブ）などの信号を含む。種々のコマンド信号の明確な組み合わせは、明確なプロセッサコマンドを構成する。例えば、
【００２７】
【数５】
2004526351.tif 000007
の組み合わせは、ＡＣＴＩＶＥコマンドを表し得る。他の周知のコマンドの例は、ＲＥＡＤ、ＷＲＩＴＥ、ＮＯＰおよびＰＲＥＣＨＡＲＧＥを含む。プロセッサは、メモリデバイス１１０によって組み合わせにおいてコマンドとして登録されデコードされる、実際に明確なコマンド信号を生成するが、プロセッサによって発生されるこれらの信号を参照することは、便利である。
【００２８】
制御論理回路１１２は、プロセッサから発生したコマンドに対応して、メモリデバイス１００の他の部分への制御ライン１１３上の種々の制御信号と同様なインターナルクロックＣＬＫ＿ＩＮＴ信号を伝送する。これらの制御信号は、アレイ１１１Ａおよび１１１Ｂのメモリセルにアクセスするだけでなく、メモリデバイス１００へのデータの入力およびメモリデバイスからのデータの出力を含む種々の他の機能も含む。制御信号がルート制御ライン１１３の長さはかなり長くなり得、そしてそれらは、互いに近接した空間で置かれ得る。その結果として、高速信号伝達回路２０ａは、図８に示されたように、種々のメモリコンポーネントに対する制御信号の結合性（ｃｏｕｐｌｉｎｇ）を加速するために使用され得る。
【００２９】
メモリデバイス１００はまた、１０ビットの広幅のアドレスバス１１５でアクセスされるようなメモリ位置のアドレスが提供され、そしてそのバスは、アドレスビットＢＡによって指定されたバンクアドレスおよびアドレスビットＡ０〜Ａ８によって指定された行または列アドレスを含む。アドレスは、制御回路１１２、行アドレスマルチプレクサ１１７および列アドレスラッチならびにデコード回路１２０にアドレス情報を供給するアドレスレジスタ１１６に対して入力される。
【００３０】
制御回路１１２によって供給される一つ以上の制御信号に応答して、行アドレスマルチプレクサ１１７は、行アドレス情報を多重送信し、それを、アクセスされるそれぞれのメモリバンク１１１ａおよび１１１ｂに対応する二つの、行アドレスラッチおよびデコード回路１１８ａおよび１１８ｂのうち一つに供給する。制御回路１１２によって供給された一つ以上の制御信号に応答して、行ラッチの各々およびデコート回路１１８ａおよび１１８ｂは、行アドレスマルチプレクサ１１７によって供給される行アドレスを受けいくつかの行アクセスライン１２２ａおよび１２２ｂの一つをそれぞれに選択することによって、メモリアレイ１１１ａおよび１１１ｂ内のメモリセル（図示せず）の選択された行を駆動する。また、行アドレスマルチプレクサ１１７を行ラッチおよびデコード回路１１８ａ，ｂに結合するラインは、かなり長くかつ互いに近接し得、従って、ラインを介して結合されるアドレス信号の伝達速度を遅くする。高速信号伝達回路２０ｂ、ｃは、行アドレスマルチプレクサ１１７から行ラッチおよびデコード回路１１８ａ、ｂにこれらのアドレス信号の結合性を加速するために使用される。
【００３１】
制御回路１１２によって供給される一つ以上の制御信号に応答して、列ラッチおよびデコード回路１２０は、アドレスレジスタ１１６によって供給される列アドレスを受け、いくつかの列アクセス線１２４ａおよび１２４ｂの一つを選択する。各々のアクセス線は、二つのＩ／Ｏインターフェース回路１２６および１２６ｂのそれぞれによって、メモリアレイ１１１ａおよび１１１ｂのそれぞれに結合される。制御回路１１２によって供給される一つ以上の制御信号に応答して、各々のＩ／Ｏインターフェース回路１２６ａおよび１２６ｂは、駆動させられた行での列位置に対応する３２メモリセルを選択する。行アドレスマルチプレクサ１１７から列ラッチ＆デコード回路へのラインのように、アドレスレジスタ１１６から列ラッチ＆デコード回路１２０へのラインは、長くなりおよび／またはお互いに近接し得る。この理由のために、列アドレス信号は、アドレスレジスタ１１６から図３に示したタイプの高速信号伝達回路２０ｄを介して列ラッチ＆デコード回路１２０にルートされ得る。
【００３２】
Ｉ／Ｏインターフェース回路１２６ａおよび１２６ｂは、相補的なディジットライン（図示せず）のペアのそれぞれを介してセンサ増幅器に結合される、選択されたメモリセルの論理状態を決定および増幅するセンサ増幅器を含む。Ｉ／Ｏインターフェース回路１２６ａおよび１２６ｂは、制御回路１１２によって供給される一つ以上の制御信号に応答して３２個のデータ出力レジスタ１２８およびデータ入力レジスタ１３０に対してデータをゲートするＩ／Ｏ回路もまた含む。Ｉ／Ｏインターフェース回路１２６ａ、ｂには、ＤＣセンサ増幅器（図示せず）が通常含まれ、ディジットラインセンス増幅器からデータを受け取りかつこのデータをデータアウトレジスタ１２８に結合する。また、ＤＣセンス増幅器からの信号経路は、長くなり得、かつ互いに近接し得、従って、信号経路がもう一つの高速信号伝達回路２０ｅを介して、このデータ信号を結合することが所望される。データレジスタ１２８および１３０は、ＤＱパッドＤＱ０〜ＤＱ３１で３２ビットで広幅のデータバス３１と接続され、制御回路１１２によって供給される一つ以上の制御信号に応答して、プロセッサへの出力データＱ０〜Ｑ３１およびプロセッサからの入力データＤ０〜Ｄ３１を転送する。しかしながら、より多いまたはより少ないビットの数を有するデータは、メモリデバイス１００に、またはメモリデバイス１００から選択的に結合され得ることは理解される。
【００３３】
メモリデバイス１１０は、当業者に周知のように、データリフレッシュの目的のために、制御回路１１２によって供給される一つ以上の制御信号に応答して、１１１ａおよび１１１ｂ内のメモリセルの各々の行の規則的なおよび周期的な駆動を開始するリフレッシュ制御回路１３２を含む。制御回路１１２によって供給される一つ以上の制御信号に応答して、Ｉ／Ｏインターフェース回路ＡおよびＢのそれぞれ一つは、リフレッシュ動作された行のメモリセルに格納されたデータを検出し、各メモリセルに格納されたデータに対応する値を再び書き込む。
【００３４】
いくつかの高速信号伝達回路２０ａ〜２０ｅは特定の位置において、メモリデバイス１００の中で示されたが、より少ないまたはより多い数の高速信号伝達回路２０は、使用され得ることが理解される。またこのような高速信号伝達回路２０は、異なる位置で、またはメモリデバイスまたは他のデジタル回路の異なるタイプで使用され得る。
【００３５】
図９は、図８のメモリデバイス１００を使用するコンピュータシステム１７０の一実施形態のブロック図である。コンピュータシステム１７０は、所望の演算およびタスクを行うための処理ソフトウェアの実行などのコンピュータ機能を実行するためのコンピュータ回路網１７２を含む。回路網１７２は一般的に、プロセッサ（図示せず）および図示したようなメモリデバイス１００を含む。キーボードまたはポインティングデバイスのような一つ以上の入力デバイス１７４は、バス１７５を介してコンピュータ回路網７２に結合され、オペレータ（図示せず）がデータを手動で入力することを可能にする。一つ以上の出力デバイス１７６は、回路網によって生成されるオペレータデータと供給するためにバス１７５を介してコンピュータ回路網１７２に結合される。出力デバイス１７６の例は、プリンタおよびビデオディスプレイユニットを含む。一つ以上のデータストレージデバイス１７８は、外部ストレージメディア上でデータを格納するためまたは、外部ストレージメディアからデータを取り出すためにバス１７５を介してコンピュータ回路網１７２に結合される。ストレージデバイス１７８および付属されるストレージメディアは、ハードおよびフロッピー（登録商標）ディスク、磁気テープレコーダ、およびコンパクトディスクリードオンリーメモリ（ＣＤ−ＲＯＭ）リーダを受容するドライブを含む。
【００３６】
本発明の実施形態は、図解のために上述されたが、種々の変形は、本発明の意図および範囲から逸脱することなしになされ得ることが理解される。従って、本発明は、添付の請求項による場合を除き、限定されない。
【図面の簡単な説明】
【００３７】
【図１】図１は、従来のインバータ回路の模式図である。
【図２】図２は、図１の従来技術のインバータ回路のスイッチング応答を示すタイミング図である。
【図３】図３は、本発明の１実施形態に従って高速信号伝播回路の論理回路図である。
【図４】図４は、図３の高速信号伝播回路に用いられるパルス生成器の１実施形態の論理回路図である。
【図５】図５は、パルス生成器に印加されたクロック信号に応答して、図４のパルス生成器によって生成されたパルスクロック信号を示すタイミング図である。
【図６】図６は、図３の高速信号伝播回路にて、クロック信号経路の終端部でのパルスクロック信号と、異なる信号経路の終端部でのアドレス／制御信号との間のタイミングの関係を示すタイミング図である。
【図７】図７は、本発明の別の実施形態に従って高速信号伝播回路の論理回路図である。
【図８】図８は、図３の数個の高速伝播回路を用いるメモリデバイスの１実施形態のブロック図である。
【図９】図９は、図８のメモリデバイスを用いるコンピュータシステムのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図７】
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【図８】
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【図９】
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【国際公開パンフレット】
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【国際調査報告】
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