(57)【要約】第１導電構造体（１４０）を形成する処理と、前記第１導電構造体（１４０）の上に第1絶縁層（１３０）を形成する処理とを含む方法を提供する。この方法は、さらに前記第１導電構造体の少なくとも一部の上の前記第1絶縁層に側壁部（４４０）を有する第1開口部（２２０）を形成する処理、およびこの側壁部の密度を高める処理を含む。
2004523132.tif 000002
【特許請求の範囲】
【請求項１】
以下の処理を含む方法。
第１導電構造体（１４０）を形成する処理、
前記第１導電構造体（１４０）の上に第１絶縁層（１３０）を形成する処理、
前記第１絶縁層（１３０）において、前記第１導電構造体（１４０）の少なくとも一部の上に、側壁部（４４０）を持つ第１開口部（２２０）を形成する処理、
前記側壁部（４４０）を高密度化する処理。
【請求項２】
前記開口部（２２０）に、前記第１導電構造体（１４０）の少なくとも一部に接触する金属構造体を形成する処理、
前記第１導電構造体（１４０）に対して前記金属構造体をアニーリングして、相互接続を形成する処理、をさらに含む請求項１記載の方法。
【請求項３】
前記第１絶縁層を形成する処理は、誘電率が最大でおおよそ４である低誘電率（Low-K）の誘電体材料を用いて前記絶縁層を形成する処理、化学気相成長（ＣＶＤ）プロセス、低圧ＣＶＤ（ＬＰＣＶＤ）プロセス、プラズマ・エンハンスドＣＶＤ（ＰＥＣＶＤ）プロセス、スパッタリングプロセス、物理気相成長（ＰＶＤ）プロセスおよびスピン・オン・コーティングプロセスのうちのいずれか１つを用いて第２絶縁層を形成する処理、を含む請求項２記載の方法。
【請求項４】
前記側壁部を高密度化する処理は、シリコン、二酸化シリコンおよびゲルマニウムのうちの少なくとも１つを前記側壁部に打ち込む処理を含む、請求項１記載の方法。
【請求項５】
以下の処理を含む方法。
構造体層の上に第１絶縁層（１３０）を形成する処理、
前記第１絶縁層（１３０）に第１開口部（２２０）を形成する処理、
前記第１絶縁層（１３０）の上および前記第１開口部（２２０）のなかに第１銅層（６４０）を形成する処理、
前記第１絶縁層（１３０）上の第１銅層（６４０）の一部を除去し、前記第１開口部（２２０）のなかに銅の構造体を残すことによって、銅の構造体を形成する処理、
前記第１絶縁層（１３０）の上、および前記銅の構造体の上に、第２絶縁層（９２５）を形成する処理、
前記第２絶縁層（９２５）において、前記銅の構造体の少なくとも一部の上に、側壁部を持つ第２開口部を形成する処理、
前記第２開口部の前記側壁部を高密度化する処理。
【請求項６】
前記第２絶縁層（９２５）の上および前記第２開口部のなかに、前記銅の構造体の少なくとも一部の上に配置される第２銅層を形成する処理、
前記第２絶縁層（９２５）上の第２銅層の一部を除去し、前記第２開口部のなかに銅の相互接続を残すことによって、銅の相互接続を形成する処理、
前記銅の相互接続をアニーリングする処理をさらに含む、請求項５記載の方法。
【請求項７】
前記第２絶縁層（９２５）を平坦化する処理をさらに含み、前記第２絶縁層（９２５）を形成する処理は、誘電率が最大でおおよそ４である低誘電率（Low-K）の誘電体材料を用いて前記第２絶縁層を形成する処理を含む、請求項６記載の方法。
【請求項８】
前記第１絶縁層（１３０）を形成する処理は、誘電率が最大でおおよそ４である低誘電率（Low-K）の誘電体材料を用いて前記第１絶縁層（１３０）を形成する処理、化学気相成長（ＣＶＤ）プロセス、低圧ＣＶＤ（ＬＰＣＶＤ）プロセス、プラズマ・エンハンスドＣＶＤ（ＰＥＣＶＤ）プロセス、スパッタリングプロセス、物理気相成長（ＰＶＤ）プロセスおよびスピン・オン・コーティングプロセスのうちのいずれか１つを用いて前記第１絶縁層を形成する処理、を含む請求項５記載の方法。
【請求項９】
前記第２開口部の前記側壁部を高密度化する処理は、シリコン、二酸化シリコンおよびゲルマニウムのうちの少なくとも１つを前記第２開口部の前記側壁部に打ち込む処理を含む、請求項５記載の方法。
【請求項１０】
以下の処理を含む方法。
構造体層の上に第１絶縁層（１３０）を形成する処理、
前記第１絶縁層（１３０）に第１開口部（２２０）を形成する処理、
前記第１開口部のなかに銅のビアを形成する処理、
前記第１絶縁層（１３０）上、および前記銅のビアの上に、第２絶縁層（９２５）を形成する処理、
前記第２絶縁層（９２５）において、前記銅のビアの少なくとも一部の上に、側壁部を持つ第２開口部を形成する処理、
前記第２開口部の前記側壁部を高密度化する処理。
【請求項１１】
前記第２開口部のなかに、前記銅のビアの少なくとも一部の上に配置される銅のラインを形成する処理、
前記銅のラインを前記銅のビアに対してアニーリングして銅の相互接続を形成する処理をさらに含む、請求項１０記載の方法。
【請求項１２】
前記第１絶縁層（１３０）を形成する処理は、誘電率が最大でおおよそ４である低誘電率（Low-K）の誘電体材料を用いて前記第１絶縁層（１３０）を形成する処理、化学気相成長（ＣＶＤ）プロセス、低圧ＣＶＤ（ＬＰＣＶＤ）プロセス、プラズマ・エンハンスドＣＶＤ（ＰＥＣＶＤ）プロセス、スパッタリングプロセス、物理気相成長（ＰＶＤ）プロセスおよびスピン・オン・コーティングプロセスのうちのいずれか１つを用いて前記第１絶縁層を形成する処理、を含む請求項１０記載の方法。
【請求項１３】
前記第２開口部の前記側壁部を高密度化する処理は、シリコン、二酸化シリコンおよびゲルマニウムのうちの少なくとも１つを前記第２開口部の前記側壁部に打ち込む処理を含む、請求項１０記載の方法。
【請求項１４】
以下の処理を含む銅の相互接続を形成する方法。
構造体層の上に第１絶縁層（１３０）を形成する処理、
前記第１絶縁層に第１開口部（２２０）を形成する処理、
前記第１絶縁層（１３０）の上および前記第１開口部（２２０）のなかに第１銅層（６４０）を形成する処理、
前記第１絶縁層（１３０）上の第１銅層（６４０）の一部を除去し、前記第１開口部（２２０）のなかに銅のビアを残すことによって、銅のビアを形成する処理、
前記第１絶縁層（１３０）上、および前記銅のビアの上に、第２絶縁層（９２５）を形成する処理、
前記第２絶縁層（９２５）において、前記銅のビアの少なくとも一部の上に、側壁部を持つ第２開口部を形成する処理、
前記第２開口部の前記側壁部を高密度化する処理。
【請求項１５】
前記第２絶縁層の上および前記第２開口部のなかに、前記銅のビアの少なくとも一部の上に配置される第２銅層を形成する処理、
前記第２絶縁層上の前記第２銅層の一部を除去し、前記第２開口部のなかに銅の相互接続を残すことによって、銅の相互接続を形成する処理、
前記銅の相互接続をアニーリングする処理をさらに含む、請求項１４記載の方法。
【請求項１６】
前記第２絶縁層（９２５）を平坦化する処理をさらに含み、前記第２絶縁層（９２５）を形成する処理は、誘電率が最大でおおよそ４である低誘電率（Low-K）の誘電体材料を用いて前記第２絶縁層を形成する処理を含む、請求項１５記載の方法。
【請求項１７】
前記第１絶縁層（１３０）を形成する処理は、誘電率が最大でおおよそ４である低誘電率（Low-K）の誘電体材料を用いて前記第１絶縁層（１３０）を形成する処理、化学気相成長（ＣＶＤ）プロセス、低圧ＣＶＤ（ＬＰＣＶＤ）プロセス、プラズマ・エンハンスドＣＶＤ（ＰＥＣＶＤ）プロセス、スパッタリングプロセス、物理気相成長（ＰＶＤ）プロセスおよびスピン・オン・コーティングプロセスのうちのいずれか１つを用いて前記第１絶縁層（１３０）を形成する処理、を含む請求項１４記載の方法。
【請求項１８】
前記第２開口部の前記側壁部を高密度化する処理は、シリコン、二酸化シリコンおよびゲルマニウムのうちの少なくとも１つを前記第２開口部の前記側壁部に打ち込む処理を含む、請求項１４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体の製造技術に関し、さらに詳細にはコンタクト用開口部またはビア（via）を銅で充填し、銅の相互接続または配線を形成する技術に関する。
【背景技術】
【０００２】
半導体業界には、マイクロプロセッサ、メモリ装置、または同様の半導体集積回路の動作スピードを上昇させるようとする要求が常に存在する。この要求は、ますます高い速度で動作するコンピュータおよび電子機器を求める消費者の要求によって煽られている。もっと高い速度を求めるこの要求により、トランジスタなどの半導体デバイスの寸法は段々と小さくなってきている。つまり、典型的な電界効果トランジスタ（FET)などの構成要素、例えばチャネル長、接合深さ、ゲート絶縁膜の厚みなどが縮小されている。例えば、その他のすべての要素が同じであるとして、FETのチャネル長を小さくすればするほど、トランジスタはより速く動作する。従って、典型的なトランジスタの構成要素である大きさまたは寸法を縮小してトランジスタの全体としての速度を上げ、それと同時にそのようなトランジスタを含む集積回路装置の速度をより速くしようとする要求が常に存在する。
さらに、典型的なトランジスタの構成要素である大きさまたは寸法を縮小することにより、与えられたウェハ面積上に製造できるトランジスタの密度を高くし、トランジスタの数を増やすことができ、トランジスタ当たりの全体コストを引き下げるとともに、そのようなトランジスタを含む集積回路装置のコストを引き下げることになる。
【０００３】
しかしながら、典型的なトランジスタの構成要素である大きさまたは寸法を縮小すると、N＋（P＋）ソース・ドレイン領域およびドープされた多結晶シリコン（ドープされたポリシリコンまたはドープされたポリ）のゲート電極などの能動領域に接続される電気的相互接続の寸法および断面積をも縮小する必要がある。電気的相互接続の寸法および断面積が小さくなるにつれ、抵抗値が大きくなり、エレクトロマイグレーションも増える。抵抗値およびエレクトロマイグレーションの増加は多くの理由から望ましいことではない。例えば、抵抗値が増えるとデバイスの駆動電流、およびデバイスを流れるソース・ドレイン電流を減少させる。また、トランジスタの動作および全体のスピードにも悪い影響を与える可能性がある。さらに、アルミニウム（Ａｌ）相互接続におけるエレクトロマイグレーション効果、すなわち電流がアルミニウム原子をその流れといっしょに実際に運搬して電気流動を生じさせる現象、によってアルミニウムの相互接続に劣化が生じ、さらに抵抗値を増大させ、ついにはアルミニウムの相互接続を切断および／または剥離を生じさせる可能性がある。
【０００４】
半導体回路のための理想的な相互接続導体は、安価で、パターン化が容易であり、抵抗値が低く、腐食、エレクトロマイグレーションおよび応力（ストレス）マイグレーションに対して高い耐性を持つものである。アルミニウムは、現代の半導体製造プロセスにおいて相互接続として最もよく使われている。その理由は、第1にアルミニウムが安価であり、銅（Cu）などよりも容易にエッチングできるからである。しかしながら、アルミニウムはエレクトロマイグレーション耐性が悪く、応力マイグレーションに対してもとても敏感であるので、一般に他の金属とアルミニウムとを合金化して使用する。
上述のように、半導体装置の寸法が縮小し、クロック速度が上昇するにつれ、金属配線の抵抗値を小さくすることがますます望ましくなってきている。アルミニウムを相互接続として使用することにおいてもっとも大きく妥協しなくてはならないところは、その伝導度である。それは、より低い抵抗値を有する三つの金属、すなわち銀（Ag、摂氏２０度における抵抗値1.59x10-6 ohm-cm）、銅（Cu、摂氏２０度における抵抗値1.73x10-6 ohm-cm）および金（Au、摂氏２０度における抵抗値2.44x10-6 ohm-cm）は、アルミニウム（摂氏２０度における抵抗値2.824x10-6 ohm-cm）と比べてその他の重要な基準を満たしていないからである。例えば、銀は、比較的高価であり、容易に腐食する。金は非常に高価で、かつエッチングが困難である。銅は、銀とおおよそ同等の抵抗値を持ち、エレクトロマイグレーションとは無縁であり、高い延性（半導体チップの中における非類似の材料間の膨張率の違いによって生じる機械応力に対する高い耐性をもたらす）を持ち、さらに高融点（銅は摂氏１０８３度なのに対し、アルミニウムは摂氏６５９度）である。これらの特性は、ほとんどの基準を見事に満たしている。ただし、銅（Cu）は半導体の環境においてはエッチングするのが困難であるという問題がある。銅をエッチングするのは困難であるので、ビアや金属配線を形成するためには異なる手法を用いる必要がある。配線およびビアのためのトレンチのような開口部を絶縁体中にエッチングして、埋め込み金属パターンを形成するダマシン技術（シングル、デュアル）が、0.25ミクロン以下（サブ0.25μ）の設計ルールの銅配線回路を製造するための技術としてはトップランナーである。
【０００５】
しかしながら、高い集積度のデバイスに低抵抗、高伝導度の銅配線をもちいた場合、銅配線同士の距離が小さくなって、銅配線間のキャパシタンスの増大につながる可能性がある。銅配線間のキャパシタンスが大きくなると、RC時間遅延が増え、半導体デバイス回路の過渡減衰時間が長くなって、半導体デバイス全体の動作速度を減少させることになる。
銅配線間のキャパシタンスが大きくなるという問題点に対する従来の解決方法のひとつは、K（誘電率）がおおよそ４よりも小さい「低誘電率」または「Low-K」誘電体材料を層間絶縁膜（ＩＬＤ）として用いることであり、層間絶縁膜中に銅配線がダマシン技術によって形成される。しかしながら、Low-K誘電材料はダマシン技術との組み合わせで使用するのが困難な材料である。例えば、Low-K誘電体材料はダマシン技術において用いられるエッチングおよびそれに続く処理工程において、損傷を受け、脆くなりやすい。特に、Low-K誘電体材料に形成されるトレンチおよび／ビアまたは開口部の側壁部（サイドウォール）は特に弱く、これは少なくとも部分的にはLow-K誘電体材料の低い密度に起因するものである。
本発明は上述の問題点の一つ以上を解決する、またはそのような問題点の効果を低減することを目的とする。
【発明の開示】
【発明の概要】
【０００６】
本発明の一態様において、第１導電構造体を形成する処理と、前記第１導電構造体の上に第1絶縁層を形成する処理とを含む方法を提供する。この方法は、さらに前記第１導電構造体の少なくとも一部の上の前記第1絶縁層に側壁部（サイドウォール）を有する第1開口部を形成する処理、この側壁部の密度を高める処理を含む。
本発明のその他の態様において、第１導電構造体と、前記第１導電構造体の上の第1絶縁層を有する装置が提供される。この装置は、さらに前記第１導電構造体の少なくとも一部の上の前記第1絶縁層に密度を高めた、つまり高密度化された側壁部（サイドウォール）を有する第1開口部を含む。
【発明を実施するための最良の形態】
【０００７】
本発明は、添付の図面を参照して、以下の説明を参照することにより理解することができる。各参照符号の一番左の数字はその参照符号が最初に現れる図面の番号を示している。
本発明は、様々な変更を加えたり、または代替の形態を取ることが容易なものであるが、特定の実施形態を一例として図面に示し、詳細に説明する。もっとも、この特定の実施形態についての説明は本発明はここに開示された特定の形態に限定しようとするものではなく、むしろその反対に本発明は、添付の特許請求の範囲に定義された発明の精神および範囲に入る、すべての変形例、均等物、代替物を含むものであることは理解されるべきである。
【０００８】
本発明のいくつかの実施形態について以下説明する。説明を分かり易くするために、本明細書では、実施物の具体的な特徴のすべてを説明することはしない。そのような実施物の開発においては、開発における特定の目標（それはシステムに関連する制約やビジネスに関係する制約に従って、実施物に応じて異なる）を達成するために、実施過程において様々な決定が必要であるであることが容易にわかるであろう。さらに、そのような開発に関する努力は複雑で、時間がかかるものであるが、それにもかかわらず、そのような努力は本開示による利益を得た当業者にとっては決まりきった作業であることが理解されるであろう。
【０００９】
本発明の半導体装置の製造方法の実施形態が図１乃至２０に示される。図面において、半導体装置の様々な領域、構造が非常に緻密な、はっきりした輪郭および外形を持つものとして示されているが、当業者であれば、これらの領域および構造は実際には図面に示されているほどには正確でないことが理解されるだろう。それにもかかわらず、添付の図面は本発明の実施例を説明するものとして提供されている。
【００１０】
一般的には、本発明は半導体装置を製造する技術に関するものである。本明細書を読破した当業者にとっては、本発明の方法はＮＭＯＳ，ＰＭＯＳ，ＣＭＯＳなどの様々な技術に適用可能であり、またロジックデバイス、メモリデバイスなど（もっともこれらに限定されるものではない）を含む様々な装置に容易に適用可能であることが理解できる。
【００１１】
図１に示されているように、第１絶縁層１２０および第１導電構造体１４０（例えば、銅の金属間（層間）ビア接続）を、半導体基板のような構造体１００の上に形成することができる。しかしながら、本発明は例えばシリコンウェハのような半導体基板の表面上に銅ベースの相互接続を形成することに限定されるものではない。むしろ、本明細書を読破した当業者であれば、例えばトランジスタや、他の同様の構造である、前もって形成された半導体装置および／またはプロセス層の上に本発明に従った銅ベースの相互接続が形成可能であることが明白に理解できるであろう。実際上、本発明は、すでに形成されたプロセス層の上部にプロセス層を形成するのに用いることができる。構造体１００は例えばシリコン基板またはウェハのような半導体材料の下部層であってもよく、または半導体装置の下部層（例えば、図１０を参照）、例えば酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの層、および／または１または２以上の金属相互接続層（例えば、図９参照）および／または１または２以上の層間絶縁膜（ＩＬＤ）などであってもよい。
【００１２】
シングル・ダマシンの銅プロセスフローにおいて、本発明の様々な実施形態に従い、図１乃至８に示されるように、第１導電構造体１４０に近接して、構造体１００の上に第１絶縁層１２０が形成される。エッチストップ層１１０（典型的には、窒化シリコン、Si3N4またはSiN）が、構造体１００の上に形成された第１絶縁層１２０の上に、第１導電構造体１４０に近接して形成される。第２絶縁層１３０がエッチストップ層１１０の上に形成される。パターン化されたフォトマスク１５０が第２絶縁層１３０の上に形成される。必要に応じて、第２絶縁層１３０を化学機械平坦化（ＣＭＰ）プロセスを用いて平坦化することができる。第２絶縁層１３０は、その上に形成され、パターン化されるハードマスク層１６０（典型的には、SiN）を、第２絶縁層１３０とパターン化されたフォトマスク１５０の間に有している。ハードマスク層１６０は、例えばパターン化されたフォトマスク１５０を用いてパターン化することができる。
【００１３】
第１絶縁層１２０および第２絶縁層１３０は、様々な「低誘電率」または「Low-K」（Ｋがおおよそ４以下）誘電体材料によって形成可能である。Low-Kの第１絶縁膜１２０および第２絶縁層１３０は、そのような層を形成するための様々な既知の技術、例えば化学気相成長（ＣＶＤ）法、低圧ＣＶＤ（ＬＰＣＶＤ）法、プラズマエンハンスドＣＶＤ（ＰＥＣＶＤ）法、スパッタリング法、物理気相成長（ＰＶＤ）法、スピン・オン・コーティング法（例えば、スピン・オン・グラス法）などによって形成可能であり、それぞれ例えば、おおよそ１００から５００ｎｍ（１０００から５０００オングストローム）の厚みを有する。
【００１４】
Low-Kの第１絶縁層１２０および第２絶縁層１３０は、Ｋがおおよそ４以下であるような、様々なLow-K誘電体材料から形成可能である。そのような材料の例としては、Applied Materials社のBlack Diamond（商標）、Novellus社のCoral（商標）、Allied Signal社のNanograss（商標）、JSR社のLKD5104等が挙げられる。一実施形態としては、Low-Kの第１絶縁層１２０および第２絶縁膜１３０は、それぞれApplied Materials社のBlack Diamond（商標）を含み、それぞれおおよそ５０００オングストロームの厚みを有し、それぞれＰＥＣＶＤ法によるブランケット蒸着によって形成される。
【００１５】
図２に示されるように、続いてメタライゼーションのパターンがパターン化されたフォトマスク１５０、エッチストップ層１１０、ハードマスク層１６０（図１、２）およびフォトリソグラフィー技術を用いて形成される。例えば、導電金属配線、コンタクト・ホール、ビア・ホールなどのための開口部（例えば、第１導電構造体１４０の少なくとも一部の上に形成される開口部またはトレンチ２２０）が第２絶縁層１３０内までエッチングされる（図２）。開口部２２０は様々な既知の異方性エッチング技術を用いて形成される。異方性エッチング技術の例としては、臭化水素（HBr）およびアルゴン（Ar）をエッチングガスとして用いる反応性イオンエッチング（ＲＩＥ）プロセスがある。また、CHF3とArをエッチングガスとしたRIEプロセスを用いることも可能である。様々な実施形態において、プラズマエッチングを用いることも可能である。エッチングはエッチストップ層１１０で停止する。
【００１６】
図３に示されるように、パターン化されたフォトマスク１５０は、例えば制御されたフォトレジストトリミング技術を用いてトリミングされ、トリミングされたフォトマスク３５０を形成する。パターン化されたフォトマスク１５０は、例えば酸素分子（O2）アッシング（灰化）技術を用いてアッシングによりトリミング（刈り込まれる）される。アッシングによって、パターン化されたフォトマスク１５０のおおよそ１０乃至５０ｎｍ（１００乃至５００オングストローム）がトリミングされる。
【００１７】
図４に示されるように、高密度化のためのインプラント４００（矢印で示される）がLow-Kの第1絶縁層１２０およびLow-Kの第２絶縁層１３０に打ち込まれて、Low-Kの第1絶縁層１２０およびLow-Kの第２絶縁層１３０の中、開口部２２０の近傍に、それぞれ密度が高くなった領域４２０と４３０を形成する。Low-Kの第１絶縁層１２０中の密度が高くなった領域４２０は、もし第1導電構造体１４０が開口部２２０の真中に位置しているのであれば、もちろん対称となる。高密度化のためのインプラント４００は開口部２２０の側壁部４４０および底部４５０の密度をおおよそ５乃至５０％高くする。これによって、開口部２２０の側壁部４４０および底部４５０を補強する。様々な実施形態において、密度が高くなった領域４２０および４３０は、シリコン（Si）、二酸化シリコン（SiO2）、ゲルマニウム（Ge）などの高密度化ドーズ（densification dose）を打ち込むことによって形成することができる。高密度化インプラント４００の高密度化ドーズはおおよそ5.0×1013 から 2.0×1015 イオン／cm2の範囲であって、打ち込みエネルギーはおおよそ５から５０KeVの範囲である。高密度化領域４２０および４３０はラピッドサーマルアニール（ＲＴＡ）プロセスの対象とすることができ、その処理条件はおおよそ摂氏４００から１０００度の温度範囲であって、処理時間はおおよそ５から６０秒の範囲である。ＲＴＡプロセスは、高密度化インプラント４００を活性化し、高密度化の処理を補強することができる。
【００１８】
図５に示されるように、続いてトリミングされたフォトマスク３５０およびハードマスク層１６０が取り除かれ、エッチストップ層１１０が第1導電構造体１４０の上で取り除かれ、薄いバリア金属層５２５Ａおよび銅シード層５２５Ｂが表面全体に気相成長（vapor phase deposition）技術を用いて加えられる（図５）。バリア金属層５２５Ａおよび銅シード層５２５Ｂは、図５に示されるように、第2絶縁層１３０の上表面全体５３０と、開口部２２０の側壁部４４０および底部４５０、および第1導電構造体１４０を一様に覆い（ブランケットデポジション）、導電表面５３５を形成する。
【００１９】
バリア金属層５２５Ａは、例えばタンタル（Tantalum）、窒化タンタル（Tantalum Nitride）などのバリア金属材料の少なくとも一層から形成される。例えば、バリア金属層５２５Ａはチタン窒化物（Titanium nitride）、チタン・タングステン（Titanium-tungsten）、窒化チタン・タングステン（nitrided titanium-tungsten）またはその他の適切なバリア材料によっても形成することができる。銅シード層５２５Ｂは、１以上のバリア金属層５２５Ａの上に物理蒸着（ＰＶＤ）法または化学蒸着（ＣＶＤ）法によって形成することができる。
【００２０】
銅のトレンチ充填物のかたまりは、しばしば電解めっきによって形成される。この際、導電性表面５３５は機械的に電極（図示せず）に繋がれて電気接点を形成し、そして構造体１００が銅イオンを含む電解質溶液に漬けられる。電流がウェハ−電解質システムを通じて流れ、導電表面５３５に銅（Cu）を還元、析出させる。さらに、ウェハ−電解質システムの電流バイアスを交互に切替えることによって、析出した銅の膜を自己平坦化する方法も考えられる。これは、高密度プラズマ（ＨＤＰ）テトラエチル・オルトケイ酸塩（ＴＥＯＳ）絶縁膜デポジションにおいて用いられるデポジット・エッチングサイクルに類似した方法である。
【００２１】
図６に示されるように、このプロセスは典型的には、導電表面５３５の全体にわたって実質的に一定の厚みの共形（conformal）の銅の被覆６４０を形成する。図７に示されるように、一度十分な厚さの銅の層６４０が析出すると、銅の層６４０は化学機械研磨（ＣＭＰ）技術を用いて平坦化される。ＣＭＰを用いた平坦化は、第２絶縁層１３０の上表面の全体５３０からすべての銅およびバリア金属を取り除いて、銅の層６４０を銅充填のトレンチのような金属構造にのみ残して、図７に示されるように、１以上のバリア金属層５２５Ａおよび銅シード層５２５Ｂ（図５および図６）のそれぞれの残った部分７２５Ａおよび７２５Ｂに隣接して、銅の相互接続７４５を形成する。
【００２２】
図７に示されるように、銅の相互接続７４５は、１以上のバリア金属層５２５Ａおよび銅シード層５２５Ｂ（図５および図６）のそれぞれの残った部分７２５Ａおよび７２５Ｂに隣接した、銅の層６４０を第１導電構造体１４０に対してアニーリングすることによって形成することができる。このアニーリング処理は、従来のチューブ型の炉で、おおよそ摂氏１００から５００度の温度範囲、おおよそ１０から１８０分の時間、少なくともＮ２，Ｈ２，Ａｒ，ＮＨ３などのうちの1つを含むことがある窒素含有雰囲気において実行することができる。または、アニーリング処理は、ラピッド・サーマル・アニール（ＲＴＡ）プロセスであってもよく、このプロセスはおおよそ摂氏１００から５００度の温度範囲、おおよそ１０から１８０秒の時間、少なくともＮ２，Ｈ２，Ａｒなどのうちの1つを含むことがある窒素含有雰囲気において実行することができる。
【００２３】
図８に示されるように、必要に応じて、化学機械研磨（ＣＭＰ）技術を用いて、Low-Kの第２絶縁層１３０は平坦化される。平坦化処理によって、銅の相互接続７４５の近傍、エッチストップ層１１０の上に平坦化されたLow-Kの第２絶縁層１３０が残り、銅の相互接続層８００を形成する。この銅の相互接続層８００は、第２絶縁層１３０の高密度化された領域４３０に隣接した銅の相互接続７４５を含むことができる。銅の相互接続層８００は、またエッチストップ層１１０をも含むことができる。図８に示されるように、銅の相互接続層８００は、第２絶縁層１３０の上、および銅の相互接続７４５の少なくとも一部の上で形成され、パターン化されるエッチストップ層８２０（「ハードマスク」とも呼ばれ、典型的には窒化シリコン、Si3N4またはSiNから形成される）を含む。
【００２４】
図９に示されるように、銅の相互接続層８００は、銅の相互接続層９００の下地構造層（構造体１００と同様に）となることができる。銅の相互接続層９００は、平坦化されたLow-Kの絶縁層９３５および９２５のそれぞれの高密度化された領域９４５および９３０にそれぞれ隣接した銅充填のトレンチ９４０と金属間（層間）ビア接続９１０を含むことができる。金属間ビア接続９１０は、第１銅構造体１４０と同様の銅の構造体であって、金属間ビア接続９１０は銅充填のトレンチ９４０に対してアニーリングすることができる。このアニーリングは、銅の相互接続７４５の形成（図７）に関して上述したアニーリングと同様の方法で行うことができる。銅の相互接続層９００は、またエッチストップ層８２０、および／またはエッチストップ層９１５および／またはエッチストップ層９２０（「ハードマスク」とも呼ばれ、典型的には窒化シリコン、Si3N4またはSiNから形成される）を含むことができる。エッチストップ層９１５およびエッチストップ層９２０は、それぞれ平坦化されたLow-Kの絶縁層９２５および９３５の上で形成され、パターン化される。エッチストップ層９２０は、銅充填トレンチ９４０の少なくとも一部の上にも形成することができる。
【００２５】
図１０に示されるように、ＭＯＳトランジスタ１０１０は、銅の相互接続層１０００のための下地構造層（構造体１００と同様に）となりうる。銅の相互接続層１０００は、銅充填トレンチ１０２０と、平坦化されたLow-Kの絶縁層１０４０の高密度化された領域１０５０に隣接する銅の金属間（層間）ビア接続１０３０とを含むことができる。銅の金属間ビア接続１０３０は、第１銅構造体１４０と同様の銅の構造体であって、銅の金属間ビア接続１０３０は、銅の相互接続７４５の形成（図７）に関して上述したアニーリングと同様の方法で、第２銅構造体１０２０に対してアニーリングすることができる。
【００２６】
図１１に示されるように、第１絶縁層１１０５および第１導電構造体１１２５（例えば、銅の金属間（層間）ビア接続）を、半導体基板などの構造体１１００の上に形成することができる。しかしながら、本発明は例えばシリコンウェハのような半導体基板の表面上に銅ベースの相互接続を形成することに限定されるものではない。むしろ、本明細書を読破した当業者であれば、例えばトランジスタや、他の同様の構造である、前もって形成された半導体装置および／またはプロセス層の上に本発明に従った銅ベースの相互接続が形成可能であることが明白に理解できるであろう。実際上、本発明は、すでに形成されたプロセス層の上部にプロセス層を形成するのに用いることができる。構造体１１００は例えばシリコン基板またはウェハのような半導体材料の下部層であってもよく、または半導体装置の下部層（例えば、図２０を参照）、例えば酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの層、および／または１または２以上の金属相互接続層（例えば、図１９参照）および／または１または２以上の層間絶縁膜（ＩＬＤ）などであってもよい。
【００２７】
デュアル・ダマシンの銅プロセスフローにおいて、本発明の様々な実施形態に従い、図１１乃至１８に示されるように、第１絶縁層１１０５および第１導電構造体１１２５の上に第２絶縁層１１２０が形成される。第３絶縁層１１３０が第２絶縁層１１２０の上に形成される。パターン化されたフォトマスク１１５０が第３絶縁層１１３０の上に形成される。第１絶縁層１１０５は、その上に形成され、パターン化されるエッチストップ層（ＥＳＬ）１１１０（「ハードマスク」とも呼ばれ、典型的には窒化シリコン、Si3N4またはSiNから形成される）を、第１絶縁層１１０５と第２絶縁層１１２０との間に有している。同様に、第２絶縁層１１２０は、その上に形成され、パターン化されるエッチストップ層１１１５（同様に典型的にはSiNから形成される）を、第２絶縁層１１２０と第３絶縁層１１３０との間に有している。
【００２８】
以下で、図１２との関係でさらに詳しく説明するように、第１エッチストップ層１１１０と第２エッチストップ層１１１５とは、デュアル・ダマシンプロセスフローにおいて形成される銅の相互接続の（ビアの）下部を定義するものである。必要に応じて、第３絶縁層１１３０が化学機械平坦化（ＣＭＰ）技術で平坦化される。第３絶縁層１１３０はその上に形成され、パターン化されるハードマスク層１１６０（典型的にはSiN）を、第３絶縁層１１３０とパターン化されたフォトマスク１１５０との間に有している。
【００２９】
第１絶縁層１１０５、第２絶縁層１１２０および第３絶縁層１１３０は、様々な「低誘電率」または「Low-K」（Ｋがおおよそ４以下）誘電体材料によって形成可能である。Low-Kの第１絶縁層１１０５、第２絶縁層１１２０および第３絶縁層１１３０は、そのような層を形成するための様々な既知の技術、例えば化学気相成長（ＣＶＤ）法、低圧ＣＶＤ（ＬＰＣＶＤ）法、プラズマエンハンスドＣＶＤ（ＰＥＣＶＤ）法、スパッタリング法、物理気相成長（ＰＶＤ）法、スピン・オン・コーテティング法（例えば、スピン・オン・グラス法）などによって形成可能であり、それぞれ例えば、おおよそ１００から５００ｎｍ（１０００から５０００オングストローム）の厚みを有する。
【００３０】
Low-Kの第１絶縁層１１０５、第２絶縁層１１２０および第３絶縁層１１３０は、Ｋがおおよそ４以下であるような、様々なLow-K誘電体材料から形成可能である。そのような材料の例としては、Applied Materials社のBlack Diamond（商標）、Novellus社のCoral（商標）、Allied Signal社のNanograss（商標）、JSR社のLKD5104等が挙げられる。一実施形態としては、Low-Kの第１絶縁層１１０５、第２絶縁層１１２０および第３絶縁層１１３０は、それぞれApplied Materials社のBlack Diamond（商標）を含み、それぞれおおよそ５０００オングストロームの厚みを有し、それぞれＰＥＣＶＤ法によるブランケット蒸着によって形成される。
【００３１】
図１２に示されるように、続いてメタライゼーションのパターンがパターン化されたフォトマスク１１５０、エッチストップ層１１１０、ハードマスク層１１１５および１１６０（図１１、１２）およびフォトリソグラフィー技術を用いて形成される。例えば、導電金属配線、コンタクト・ホール、ビア・ホールなどのための第１、第２開口部（例えば、ビア１２２０およびトレンチ１２３０）が、それぞれ第２、第３絶縁層１１２０および１１３０内までエッチングされる（図１２）。第１、第２開口部１２２０、１２３０は様々な既知の異方性エッチング技術を用いて形成される。異方性エッチング技術の例としては、臭化水素（HBr）およびアルゴン（Ar）をエッチングガス（etchant gas）として用いる反応性イオンエッチング（ＲＩＥ）プロセスがある。また、CHF3とArをエッチングガスとしたRIEプロセスを用いることも可能である。様々な実施形態において、プラズマエッチングを用いることも可能である。エッチングはエッチストップ層１１１０で停止させることができる。
【００３２】
図１３に示されるように、パターン化されたフォトマスク１１５０は、例えば制御されたフォトレジストトリミング技術を用いてトリミングされ、トリミングされたフォトマスク１３５０を形成する。パターン化されたフォトマスク１１５０は、例えば酸素分子（O2）アッシング（ashing）技術を用いてアッシングによりトリミング（刈り込まれる）される。アッシングによって、パターン化されたフォトマスク１１５０のおおよそ１００乃至５００オングストロームがトリミングされる。
【００３３】
図１４に示されるように、高密度化のためのインプラント１４００（矢印で示される）がLow-Kの第２、第３絶縁層１１２０、１１３０に打ち込まれて、Low-Kの第２絶縁層１１２０および低Ｋの第３絶縁層１１３０の中、開口部１２２０および１２３０のそれぞれ近傍に、それぞれ密度が高くなった領域１４２０と１４３０を形成する。Low-Kの第２絶縁層１１２０中の密度が高くなった領域１４２０は、もし開口部１２２０が開口部１２３０の真中に位置しているのであれば、もちろん対称となる。高密度化のためのインプラント１４００は開口部１２２０および１２３０の側壁部１４４０および底部１４５０の密度をおおよそ５乃至５０％高くする。これによって、開口部１２２０および１２３０の側壁部１４４０および底部１４５０を補強する。様々な実施形態において、密度が高くなった領域１４２０および１４３０は、シリコン（Si）、二酸化シリコン（SiO2）、ゲルマニウム（Ge）などの高密度化ドーズ（densification dose）を打ち込むことによって形成することができる。高密度化インプラント１４００の高密度化ドーズはおおよそ5.0×1013 から 2.0×1015 イオン／cm2の範囲であって、打ち込みエネルギーはおおよそ５から５０KeVの範囲である。高密度化領域１４２０および１４３０はラピッドサーマルアニール（ＲＴＡ）プロセスの対象とすることができ、その処理条件はおおよそ摂氏４００から１０００度の温度範囲であって、処理時間はおおよそ５から６０秒からの範囲である。ＲＴＡプロセスは、高密度化インプラント１４００を活性化し、高密度化の処理を補強することができる。
【００３４】
図１５に示されるように、続いてトリミングされたフォトマスク１３５０およびハードマスク層１１６０が取り除かれ、エッチストップ層１１１０が第1導電構造体１１２５の上で取り除かれ、薄いバリア金属層１５２５Ａおよび銅シード層１５２５Ｂが表面全体に気相成長（vapor phase deposition）技術を用いて加えられる（図１５）。バリア金属層１５２５Ａおよび銅シード層１５２５Ｂは、図１５に示されるように、第３絶縁層１１３０の上表面全体１５３０と、第１、第２開口部１２２０および１２３０の側壁部１４４０および底部１４５０、および第1導電構造体１１２５を一様に覆い（ブランケットデポジション）、導電表面１５３５を形成する。
【００３５】
バリア金属層１５２５Ａは、例えばタンタル、窒化タンタルなどのバリア金属材料の少なくとも一層から形成される。例えば、バリア金属層１５２５Ａはチタン窒化物、チタン・タングステン、窒化チタン・タングステンまたはその他の適切なバリア材料によっても形成することができる。銅シード層１５２５Ｂは、１以上のバリア金属層１５２５Ａの上に物理気相成長（ＰＶＤ）法または化学気相成長（ＣＶＤ）法によって形成することができる。
【００３６】
銅のトレンチ充填物のかたまりは、しばしば電解めっきによって形成される。この際、導電性表面１５３５は機械的に電極（図示せず）に繋がれて電気接点を形成し、そして構造体１１００が銅イオンを含む電解質溶液に漬けられる。電流がウェハ−電解質システムを通じて流れ、導電表面１５３５に銅（Cu）を還元、析出させる。さらに、ウェハ−電解質システムの電流バイアスを交互に切替えることによって、析出した銅の膜を自己平坦化する方法も考えられる。これは、高密度プラズマ（ＨＤＰ）テトラエチル・オルトケイ酸塩（ＴＥＯＳ）絶縁膜デポジションにおいて用いられるデポジット・エッチングサイクルに類似した方法である。
【００３７】
図１６に示されるように、このプロセスは典型的には、導電表面１５３５の全体にわたって実質的に一定の厚みの共形（conformal）の銅の被覆１６４０を形成する。図１７に示されるように、一度十分な厚さの銅の層１６４０が析出すると、銅の層１６４０は化学機械研磨（ＣＭＰ）技術を用いて平坦化される。ＣＭＰを用いた平坦化は、第３絶縁層１１３０の上表面の全体１５３０からすべての銅およびバリア金属を取り除いて、銅の層１６４０を銅充填のトレンチおよびビアのような金属構造にのみ残して、図１７に示されるように、１以上のバリア金属層１５２５Ａおよび銅シード層１５２５Ｂ（図１５および図１６）のそれぞれの残った部分１７２５Ａおよび１７２５Ｂに隣接して、銅の相互接続１７４５を形成する。
【００３８】
図１７に示されるように、銅の相互接続１７４５は、１以上のバリア金属層１５２５Ａおよび銅シード層１５２５Ｂ（図１５および図１６）のそれぞれの残った部分１７２５Ａおよび１７２５Ｂに隣接した、銅の層１６４０を第１導電構造体１１２５に対してアニーリングすることによって形成することができる。このアニーリング処理は、従来のチューブ型の炉で、おおよそ摂氏１００から５００度の温度範囲、おおよそ１０から１８０分の時間、少なくともＮ２，Ｈ２，Ａｒ，ＮＨ３などのうちの1つを含むことがある窒素含有雰囲気において実行することができる。または、アニーリング処理は、ラピッド・サーマル・アニール（ＲＴＡ）プロセスであってもよく、このプロセスはおおよそ摂氏１００から５００度の温度範囲、おおよそ１０から１８０秒の時間、少なくともＮ２，Ｈ２，Ａｒなどのうちの1つを含むことがある窒素含有雰囲気において実行することができる。
【００３９】
図１８に示されるように、必要に応じて、化学機械研磨（ＣＭＰ）技術を用いて、Low-Kの第３絶縁層１１３０は平坦化される。平坦化処理によって、銅の相互接続１７４５の近傍、エッチストップ層１１１５の上に平坦化されたLow-Kの第３絶縁層１１３０が残り、銅の相互接続層１８００の一部を形成する。この銅の相互接続層１８００は、第２、第３絶縁層１１２０および１１３０のそれぞれ高密度化された領域１４２０および１４３０に隣接した銅の相互接続１７４５を含むことができる。銅の相互接続層１８００は、また第１エッチストップ層１１１０をも含むことができる。図１８に示されるように、銅の相互接続層１８００は、第３絶縁層１１３０の上、および銅の相互接続１７４５の少なくとも一部の上で形成され、パターン化されるエッチストップ層１８２０（「ハードマスク」とも呼ばれ、典型的には窒化シリコン、Si3N4またはSiNから形成される）を含む。
【００４０】
図１９に示されるように、銅の相互接続層１８００は、銅の相互接続層１９００の下地構造層（構造体１１００と同様に）となることができる。様々な実施形態において、銅の相互接続層１９００は、平坦化されたLow-Kの絶縁層１９３５の高密度化された領域１９４５に隣接した銅充填のトレンチ１９４０と、平坦化されたLow-Kの絶縁層１９２５の高密度化された領域１９３０に隣接した金属間（層間）ビア接続１９１０と、Low-Kの絶縁層１９３５と１９２５の間のエッチストップ層１９１５とを含むことができる。金属間ビア接続１９１０は、第１銅構造体１１２５と同様の銅の構造体であって、金属間ビア接続１９１０は銅充填のトレンチ１９４０に対してアニーリングすることができる。このアニーリングは、銅の相互接続７４５の形成（図７）に関して上述したアニーリングと同様の方法で行うことができる。銅の相互接続層１９００は、またエッチストップ層１８２０および／またはエッチストップ層１９２０を含むことができる。エッチストップ層１９２０は、平坦化されたLow-Kの絶縁層１９３５の上で形成され、パターン化される。エッチストップ層１９２０は、銅充填トレンチ１９４０の少なくとも一部の上にも形成することができる。
【００４１】
代替の様々な実施形態において、銅の相互接続層１９００は、例えば銅の相互接続１７４５（図１７、１８）に類似した銅の相互接続をその中に持っているという点において、銅の相互接続層１８００に類似している。銅の相互接続層１９００に配置された銅の相互接続は、銅の相互接続層１８００内の銅の相互接続１７４５に対してアニーリングをすることができる。このアニーリングは、銅の相互接続１７４５の形成（図１７）に関して上述したアニーリングと同様の方法で行うことができる。
【００４２】
図２０に示されるように、ＭＯＳトランジスタ２０１０は、銅の相互接続層２０００のための下地構造層（構造体１１００と同様に）となりうる。銅の相互接続層２０００は、平坦化されたLow-Kの絶縁層２０４０の高密度化された領域２０５０に隣接する銅充填トレンチおよびビア２０２０を含むことができる。銅充填トレンチおよびビア２０２０は、MOSトランジスタ２０１０のソース・ドレイン領域２０１５のような下部の導電構造に、銅の相互接続１７４５の形成（図１７）に関して上述したアニーリングと同様の方法で、アニーリングすることができる。
【００４３】
図１１乃至１８に示されるように、本発明の様々な実施形態に従った、デュアル・ダマシンの銅プロセスフローは、バリア金属層および銅シード層の形成と、銅のトレンチへの充填の前に、より複雑なパターンをエッチングをすることにより、金属間（層間）ビア接続の形成を銅充填のトレンチ形成と組み合わせて行う。トレンチのエッチングは、ビア・ホール（例えば、図１２の第１開口部１２２０）がエッチングにより除去されるまで続けられる。図１３乃至１８に示されるように、本発明の様々な実施形態に従った、残りのデュアル・ダマシンの銅プロセスフローは、図３乃至８に示される本発明の様々な実施形態に従った、対応するシングル・ダマシン銅プロセスフローに本質的に同等である。しかしながら、全体的には、本発明の様々な実施形態に従った、デュアル・ダマシン銅プロセスフローは、多くの処理工程を実質的に削減し、銅メタライゼーション（metallization）を実現するための好適な方法である。
【００４４】
銅による相互接続形成方法についての上述の実施形態のいずれもが、従来のダマシン技術を用いて、高密度化されたLow-K誘電体材料によって銅の相互接続の形成を可能にする。この高密度化されたLow-K誘電体材料は、従来のダマシン技術で一般に用いられる従来のLow-K材料よりもずっと強い。この高密度化されたLow-K誘電体材料は、従来のダマシン技術のエッチングおよび後続の処理工程の際に、従来のLow-K材料よりもずっとダメージを受けにくい。銅の相互接続に隣接する高密度化されたLow-K絶縁層を形成することによって、隣接する銅の相互接続間のキャパシタンスおよびRC遅延を減少させるLow-K絶縁層を用いるすべての特長が保たれる。従来のダマシン処理の際に、従来の高密度化されていないLow-K誘電体を用いて銅の相互接続を形成する場合に起きた問題はもはや生じない。
【００４５】
上述の特定の実施形態は説明のためのものであり、この開示による利益を受ける当業者に明らかなように、本発明を変形することができ、同一ではないが均等なやり方で実施することができる。さらに、添付の特許請求の範囲に記載されているものを除き、ここに示された構造または設計の詳細に本発明を限定しようとするものではない。従って、上述の特定の実施形態は変形可能であり、または修正可能である。そのようなすべての変形例は、本発明の精神および範囲に入るものであると考えられる。特に、上述の、すべての値の範囲（「おおよそａからおおよそｂ」という表現形式、またはそれと等価に、「おおよそａからｂ」、またはそれと等価に、「おおよそa-bから」）は、対応する値の範囲のベキ集合（与えられた集合の部分集合全体からなる集合）を指しているものと考えられる。これは、つまりゲオルグ・カントール（Georg Cantor）的な意味合いであることが理解される。従って、本発明の保護範囲は添付の特許請求の範囲によって定められる。
【図面の簡単な説明】
【００４６】
【図１】本発明の様々な実施形態に従った、シングル・ダマシン銅相互接続プロセスフローを説明する図。
【図２】本発明の様々な実施形態に従った、シングル・ダマシン銅相互接続プロセスフローを説明する図。
【図３】本発明の様々な実施形態に従った、シングル・ダマシン銅相互接続プロセスフローを説明する図。
【図４】本発明の様々な実施形態に従った、シングル・ダマシン銅相互接続プロセスフローを説明する図。
【図５】本発明の様々な実施形態に従った、シングル・ダマシン銅相互接続プロセスフローを説明する図。
【図６】本発明の様々な実施形態に従った、シングル・ダマシン銅相互接続プロセスフローを説明する図。
【図７】本発明の様々な実施形態に従った、シングル・ダマシン銅相互接続プロセスフローを説明する図。
【図８】本発明の様々な実施形態に従った、シングル・ダマシン銅相互接続プロセスフローを説明する図。
【図９】本発明の様々な実施形態に従った、銅相互接続の複数の層を示す図。
【図１０】本発明の様々な実施形態に従った、半導体装置のソース・ドレイン領域を接続する銅相互接続を示す図。
【図１１】本発明の様々な実施形態に従った、デュアル・ダマシン銅相互接続プロセスフローを説明する図。
【図１２】本発明の様々な実施形態に従った、デュアル・ダマシン銅相互接続プロセスフローを説明する図。
【図１３】本発明の様々な実施形態に従った、デュアル・ダマシン銅相互接続プロセスフローを説明する図。
【図１４】本発明の様々な実施形態に従った、デュアル・ダマシン銅相互接続プロセスフローを説明する図。
【図１５】本発明の様々な実施形態に従った、デュアル・ダマシン銅相互接続プロセスフローを説明する図。
【図１６】本発明の様々な実施形態に従った、デュアル・ダマシン銅相互接続プロセスフローを説明する図。
【図１７】本発明の様々な実施形態に従った、デュアル・ダマシン銅相互接続プロセスフローを説明する図。
【図１８】本発明の様々な実施形態に従った、デュアル・ダマシン銅相互接続プロセスフローを説明する図。
【図１９】本発明の様々な実施形態に従った、銅相互接続の複数の層を示す図。
【図２０】本発明の様々な実施形態に従った、半導体装置のソース・ドレイン領域を接続する銅相互接続を示す図。
【図４】
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【図１４】
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【国際公開パンフレット】
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【手続補正書】
【提出日】平成16年3月9日(2004.3.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電構造体（１４０）を形成する処理と、
前記第１導電構造体（１４０）の上に第１絶縁層（１３０）を形成する処理と、
前記第１絶縁層（１３０）において、前記第１導電構造体（１４０）の少なくとも一部の上に、側壁部（４４０）を持つ第１開口部（２２０）を形成する処理と、
前記側壁部（４４０）を高密度化する処理とを含む方法であって、
前記側壁部を高密度化する処理は、シリコン、二酸化シリコンおよびゲルマニウムのうちの少なくとも１つを前記側壁部に打ち込む処理を含む方法。
【請求項２】
前記開口部（２２０）に、前記第１導電構造体（１４０）の少なくとも一部に接触する金属構造体を形成する処理と、
前記第１導電構造体（１４０）および前記金属構造体をアニーリングして相互接続を形成する処理と、をさらに含む請求項１記載の方法。
【請求項３】
前記第１絶縁層を形成する処理は、誘電率が最大でおおよそ４である低誘電率（Low-K）の誘電体材料を用いて前記絶縁層を形成する処理と、化学気相成長（ＣＶＤ）プロセス、低圧ＣＶＤ（ＬＰＣＶＤ）プロセス、プラズマ・エンハンスドＣＶＤ（ＰＥＣＶＤ）プロセス、スパッタリングプロセス、物理気相成長（ＰＶＤ）プロセスおよびスピン・オン・コーティングプロセスのうちのいずれか１つを用いて第１絶縁層を形成する処理、を含む請求項２記載の方法。
【請求項４】
前記第１絶縁層（１３０）の上および前記第１開口部（２２０）のなかに第１銅層（６４０）を形成する処理と、
前記第１絶縁層（１３０）上の第１銅層（６４０）の一部を除去し、前記第１開口部（２２０）のなかに銅の構造体を残すことによって、銅の構造体を形成する処理と、
前記第１絶縁層（１３０）の上、および前記銅の構造体の上に、第２絶縁層（９２５）を形成する処理と、
前記第２絶縁層（９２５）において、前記銅の構造体の少なくとも一部の上に、側壁部を持つ第２開口部を形成する処理と、
前記第２開口部の前記側壁部を高密度化する処理とをさらに含む、請求項１記載の方法。
【請求項５】
前記第２絶縁層（９２５）の上および前記第２開口部のなかに、前記銅の構造体の少なくとも一部の上に配置される第２銅層を形成する処理と、
前記第２絶縁層（９２５）上の第２銅層の一部を除去し、前記第２開口部のなかに銅の相互接続を残すことによって、銅の相互接続を形成する処理と、
前記銅の相互接続をアニーリングする処理をさらに含む、請求項４記載の方法。
【請求項６】
前記第２絶縁層（９２５）を平坦化する処理をさらに含み、前記第２絶縁層（９２５）を形成する処理は、誘電率が最大でおおよそ４である低誘電率（Low-K）の誘電体材料を用いて前記第２絶縁層を形成する処理を含む、請求項５記載の方法。
【請求項７】
前記第２開口部の前記側壁部を高密度化する処理は、シリコン、二酸化シリコンおよびゲルマニウムのうちの少なくとも１つを前記第２開口部の前記側壁部に打ち込む処理を含む、請求項４記載の方法。
【請求項８】
前記銅の構造体は銅のビアである、請求項７記載の方法。
【請求項９】
前記第２開口部のなかに、前記銅のビアの少なくとも一部の上に配置される銅のラインを形成する処理と、
前記銅のラインおよび前記銅のビアをアニーリングして銅の相互接続を形成する処理とをさらに含む、請求項８記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明の一態様において、第１導電構造体を形成する処理と、前記第１導電構造体の上に第1絶縁層を形成する処理とを含む方法を提供する。この方法は、さらに前記第１導電構造体の少なくとも一部の上の前記第1絶縁層に側壁部（サイドウォール）を有する第1開口部を形成する処理、この側壁部の密度を高める処理を含む。側壁部の密度は、シリコン、二酸化シリコンまたはゲルマニウムのいずれかを側壁部に打ち込むことによって高められる。
本発明のその他の態様において、第１導電構造体と、前記第１導電構造体の上の第1絶縁層を有する装置が提供される。この装置は、さらに前記第１導電構造体の少なくとも一部の上の前記第1絶縁層に密度を高めた、つまり高密度化された側壁部（サイドウォール）を有する第1開口部を含む。




【国際調査報告】
2004523132.tif 000041
2004523132.tif 000042
2004523132.tif 000043