(57)【要約】直交送信機を較正する方法において、第一の較正信号が、直交送信機の同相送信ブランチに注入され、第二の較正信号が直交送信機の直交送信ブランチに注入される。第一と第二の較正信号は、送信機内での上位変換前に、注入され、第一と第二のデジタル信号によって生成される。検出器が、上位変換した信号を検出する。検出され上位変換された信号は、デジタル化される。同相および直交送信ブランチが、第一と第二の較正信号を交互に確定することで較正されるが、その較正は、前記第一と第二の信号の夫々の最上位ビットを、少なくとも変更しつつ行われ、較正を行うのは、前記デジタル化して検出された上位変換した信号の最低値に相当する較正ビット値を維持する、前記少なくとも最上位ビットを、変更するときに行う。
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【特許請求の範囲】
【請求項１】
直交送信機の較正方法であって、
第一の較正信号を、前記直交送信機の同相送信ブランチに注入し、
第二の較正信号を、前記直交送信機の直交送信ブランチに注入し、
前記第一および第二の較正信号が、上位変換を行う前に前記送信機に注入され、夫々第一と第二のデジタル信号によって生成され、
上位変換された信号を検出し、
前記検出された上位変換した信号をデジタル化し、
前記同相および直交送信ブランチを、前記第一と第二の較正信号を交互に確定することで較正し、その較正は、前記第一と第二のデジタル信号の夫々の最上位ビットを、少なくとも変更しつつ行われ，較正を行うのは、前記デジタル化して検出された上位変換した信号の最低値に相当する較正ビット値を維持する少なくとも最上位ビットを変更するときである、
ことを特徴とする直交送信機の較正方法。
【請求項２】
請求項１に記載の方法であって、
前記第一と第二のデジタル信号の下位ビットの設定のために、前記第一と第二の較正信号の前記交互確定を繰り返すことによって、前記同相と直交の送信ブランチを更に較正し、
それによって、前記下位ビット設定を上位から順に、連続的に変更し、
前記デジタル化した検出された上位変換した信号の最小値に相当する較正ビット値を連続的に維持する
ことを特徴とする方法。
【請求項３】
請求項１に記載の方法であって、
前記第一と第二のデジタル信号の夫々の符号の最初の確定を、
前記第一と第二のデジタル信号を、それぞれスタート値と、相応する第一と第二の符号値に、設定することによって行い、
そのために前記デジタル化した検出された上位変換信号が、最小となる符号値を維持することによって行う、
ことを特徴とする直交送信機の較正方法。
【請求項４】
請求項１に記載の方法であって、
前記第一と第二のデジタル信号の隣り合う値を、当初に見出した最適の較正よりも、よいものがないかについて、チェックを行うことにより、前記同相と直交の送信ブランチを更に較正し、
それによって、前記第一と第二のデジタル信号の当初確定した第一と第二のデジタル値をさけ、また前記第一と第二のデジタル値の隣合うデジタル値をさけて、
デジタル値であって、そのデジタル値のために前記デジタル化した検出された上位変換信号を最小とする、そのデジタル値を維持する、
ことを特徴とする方法。
【請求項５】
送信機であって、
第一のミキサ手段と第一の注入手段を有し、第一の注入手段は、前記第一のミキサ手段の入力側で第一較正信号を注入するためのものである同相信号ブランチと、
第二のミキサ手段と第二の注入手段を有する直交送信ブランチであって、
第二の注入手段は、第二較正信号を前記第二のミキサ手段の入力側で注入し、
前記第一と第二のミキサ手段は、ベースバンド送信信号を上位変換して上位変換した信号に換え、
前記第一と第二の較正信号が、それぞれ第一と第二のデジタル信号によって生成されるものである、
直交送信ブランチと、
上位変換した信号を検出する検出器手段と、
前記検出した上位変換した信号をデジタル化する、デジタル化手段と、
前記同相および直交送信ブランチを、前記第一と第二較正信号を交互に確定することによって較正するためのステートマシン手段であって、その較正は、前記第一と第二の信号の夫々の最上位ビットを、少なくとも変更しつつ行われ、較正を行うのは、前記デジタル化して検出された上位変換信号の最低値に相当する較正ビット値を維持する少なくとも最上位ビットを変更するときに行う、ステートマシン手段と、
を備えることを特徴とする送信機。
【請求項６】
請求項５に記載の送信機であって、更に、
第一のデジタルからアナログへの変換手段と、
第二のデジタルからアナログへの変換手段と、
を備えており、
前記第一と第二のデジタルからアナログへの変換手段は、前記ステートマシン手段と前記第一と第二の注入手段の間に結合され、
前記第一と第二のデジタルからアナログへの変換手段の構成は、前記第一と第二の較正信号を生成するものである、
ことを特徴とする送信機。
【請求項７】
請求項５に記載の送信機であって、
前記検出器手段は、無線周波数検出器であり、その無線周波数検出器は前記同相および直交送信ブランチと交流結合されており、また、平滑化した全波整流検出器出力信号を生成するものである、
ことを特徴とする送信機。
【請求項８】
請求項５に記載の送信機であって、
前記送信機は、ゼロＩＦ送信機であり、
前記較正が、前記ベースバンド送信信号のない状態で実行される、
ことを特徴とする送信機。
【請求項９】
請求項５に記載の送信機であって、
前記送信機は、低ＩＦ送信機であり、その低ＩＦ送信機は、更にフィルタを含んで構成され、
そのフィルタは、前記上位変換した信号を受信し、ろ波した信号を前記検出手段に提供するフィルタであり、
前記較正は、前記ベースバンド信号によって実行され、そのベースバンド信号は単一周波数トーン信号であり、
前記フィルタは、前記トーン信号の上位変換したレプリカを通過させ、前記第一と第二のミキサ手段に提供した局部オシレータ信号を抑えるように構成されている、
ことを特徴とする送信機。
【請求項１０】
送信機付きトランシーバであって、前記送信機は、
第一ミキサ手段と第一注入手段を有し、その第一注入手段は、第一較正信号を前記第一ミキサ手段の入力側で注入する同相送信ブランチと、
第二ミキサ手段と第二注入手段を有する直交ブランチであって、
その第二注入手段は、第二較正信号を、前記第二ミキサ手段の入力側で注入し、
前記第一と第二のミキサ手段は、ベースバンド送信信号を上位変換して、上位変換した信号に換え、
前記第一と第二の較正信号が、それぞれ第一と第二のデジタル信号によって生成されるものである、
直交送信ブランチと、
上位変換した信号を検出する検出器手段と、
前記検出した上位変換した信号をデジタル化する、デジタル化手段と、
前記同相および直交送信ブランチを、前記第一と第二較正信号を交互に確定することによって行う較正のためのステートマシン手段であって、その較正は、前記第一と第二の信号の夫々の最上位ビットを、少なくとも変更しつつ行われ、較正を行うのは前記デジタル化して検出された上位変換信号の最低値に相当する較正ビット値を維持する少なくとも最上位ビットを、変更するときに行う、ステートマシン手段と、
を備えることを特徴とする送信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、直交送信機またはトランシーバの同相および直交ブランチの較正に関するもので、かかる送信機またはトランシーバは、ゼロＩＦまたは低ＩＦアーキテクチャに基づくものである。そのような送信機またはトランシーバは、いわゆるＩＥＥＥ８０２．１１ａまたはＩＥＥＥ８０２．１１ｂ標準に準拠した装置でもよく、携帯電話でもよく、他の適切な無線周波数装置でもよい。
【０００２】
【従来の技術】
ゼロＩＦ（中間周波数）または、低ＩＦアーキテクチャに基づく送信機またはトランシーバは、当該技術分野において公知である。そのような送信機は、同相および直交送信ブランチと、上位変換機であって、ベースバンド信号を無線周波数信号に、概して、一対の直交ミキサによって、上位変換する上位変換機とを有する。そのようなゼロＩＦまたは低ＩＦ送信機は、通常、集積回路としてチップ上に実現されている。送信機の種々なコンポネントのチップ上の非対称レイアウト、例えば、送信フィルタや他のコンポネントのセンターからの位置ずれ配置のような比対称レイアウトのために、ミスマッチが発生する。そのようなミスマッチは、ＤＣオフセットを、送信ブランチ内に、上位変換前に、生成する、即ち、それに伴う、望ましくない局部オシレータ（ＬＯ）コンポネントを、上位変換した信号内に生ずるのである。そのような望まないＬＯコンポネントはまた、ＬＯフィードスルーとして知られているが、コンポネントやＩＣプロセスの広がりによって、性質がつよい場合があり、顧客の要件が、最早満たされないことがある。
【０００３】
【本発明の要約】
本発明の目的は、直交送信機を較正する、効果的且つ最適な方法を提供することである。
【０００４】
本発明に従って、直交送信機を較正する方法が提供され、その方法は、
第一の較正信号を、前記直交送信機の同相送信ブランチに注入し、
第二の較正信号を、前記直交送信機の直交送信ブランチに注入し、
前記第一および第二の較正信号が、上位変換を行う前に前記送信機に注入され、夫々第一と第二のデジタル信号によって生成され、
上位変換した信号を検出し、
前記検出した上位信号をデジタル化し、
前記同相および直交送信ブランチを、前記第一と第二の較正信号を交互に確定することで較正し、その較正は、前記第一と第二のデジタル信号の夫々の最上位ビットを、少なくとも変更しつつ行い，較正を行うのは、前記デジタル化した検出後の上位変換した信号の最低値に相当する較正ビット値を維持する、前記少なくとも最上位ビットを変更するときであることを特徴とする直交送信機の較正方法である。
【０００５】
本発明は、同相および直交送信ブランチ内の、例えば、ＤＣオフセット誤差の主要部分のような大きな誤差を、最初に且つ素早く除き、それによって、さもなければ不必要な較正サイクルの繰り返しを回避するという識見に基づいている。
【０００６】
好ましくは、そして、非常によいことには、交互に送信ブランチを較正しようとする機構、それは、較正信号を生成するデジタル信号の最上位ビットに適用されるものとしてのものであるが、その機構は、デジタル信号のより下位のビットにも連続的に適用されるのである。
【０００７】
もっとよい較正結果が得られるかどうかをチェックするために、確定した較正信号の隣り合う値が、調べられ、そのようなチェックの最善の結果が、最終較正信号として用いられる。
【０００８】
低ＩＦ送信機アーキテクチャの場合には、シングルトーン較正信号が、送信機に入力され、フィルタが検出器の前に配置され、上位変換したトーン信号をろ波して極部オシレータ信号を抑える。
【０００９】
【発明の実施の形態】
図１は、本発明による直交送信機のブロック図である。送信機１は、ベースバンド回路即ちチップ２によって構成され、これはデジタルからアナログへのコンバータ（ＤＡＣ）３と４を介して、夫々のベースバンドは信号Ｔｘ１とＴｘＱを、同相送信ブランチ５と直交送信ブランチ６へと送信している。同相送信ブランチ５は、低パス送信フィルタ７、増幅器８、注入器即ち加算器９とミキサ１０から構成されている。直交送信ブランチ６は、低パス送信フィルタ１１、増幅器１２、注入器即ち加算器１３とミキサ１４から構成されている。ミキサ１０と１４の出力信号は組み合わされて、送信パワー増幅器１５に提供される。局部オシレータ回路即ちシンセサイザー１６は、直交送信ブランチ６用の９０度移相器を含んでいるものであるが、局部オシレータ信号を提供して、ベースバンド送信信号を上位変換している。ゼロＩＦ送信機アーキテクチャの場合には、送信機較正は、送信ベースバンド信号なしで行われる。低ＩＦ送信機アーキテクチャの場合では、送信機較正は、シングルトーンベースバンド信号を用いて行われる。送信機は、トランシーバ内に含まれ、そのトランシーバは、更に受信機を有している。示された例では、２つの直交ミキサ１０と１４は、ベースバンド信号の上位変換のために提供される。その他の適切な直交送信機アーキテクチャのいずれかを、適用することが出来るが、そのなかには、多重上位変換ステージを示す送信機アーキテクチャを含んでいる。注入器９と１３は、好ましくはデジタルからアナログへの変換器 ３と４に直接連結しているのが好ましい。代わりに、注入器３と４は、同相および直交送信ブランチの上流、ミキサー１０と１４の前に配置してもよい。
【００１０】
較正目的のために、送信機１は、更に、ＲＦ検出器１７であって、ミキサ１０と１４の出力の所でＲＦ信号を検出するＲＦ検出器１７と、アナログからデジタルへの変換器１８であって、検出した上位変換した信号をデジタル化するアナログからデジタルへの変換器１８と、ステートマシン１９であって、較正アルゴリズムを行うステートマシン１９と、デジタルからアナログへの変換器２０、２１であって、夫々の較正信号を注入器９と１３に提供するデジタルからアナログへの変換器２０と２１を、備えている。ステートマシン１９は、合成ロジックとして実行される。そのような合成ロジックは合成ツールによって発生した、ゲートレベル ネットリストによって生成されるが、その合成ツールは、ハードウエア記述言語コードとともに供給される。ハードウエア記述言語コードは、構成アルゴリズムから構成している。代わりに、ステートマシン１９は、少なくとも部分的にプロッセッサ上で実行され、または、プログラム可能なロジックとして、或いは、較正アルゴリズムを実行する何か他の適切な手段として実行されることが出来る。デジタルからアナログへの変換器２０と２１は、較正信号を、ステートマシン１９によって提供される夫々のデジタル信号ＤＳ１とＤＳ２から生成する。合成ロジックを用いるステートマシン１９の実施例は、非常に高い周波数、例えば２．４ＧＨｚ或いは５．０ＧＨｚまたはそれ以上であるような非常に高い周波数での実行に非常に有用である。プロセッサを用いるステートマシンの実施例は、実質上、低めの周波数送信機に用いる事ができる。ＲＦ検出器１７は、例えば、０から２ボルトの出力電圧範囲を有している。デジタルからアナログへの変換器２０と２１、例えば５ビットの変換器は、出力電流を例えば−２０μＡから＋２０μＡの範囲、即ち、正または負の出力を提供する。代わりに、デジタルからアナログへの変換器が、出力電流を０μＡから＋４０μＡの範囲、即ち、正の出力電流のみを提供してもよい。他の語長または出力電流が適用できる。較正信号は、全般的に、ＤＣオフセット補償信号であるが、較正のフィードバックループ特性のために他のミスマッチも補償する。
【００１１】
図２はＲＦピーク検出器３０の回路図で、上位変換した信号を検出する。ＲＦピーク検出器は、局部オシレータ１６のタンク回路に連結され、そのタンク回路は、インダクタ３１と３２とコンデンサ３３から構成されている。ＲＦピーク検出器３０は、一対のバランスの取れたトランジスタ３４と３５の第一ステージから構成され、この一対のトランジスタは、ＡＣ連結で、コンデンサ３６と３７を介してタンク回路に通じている。このバランスが取れたペアーは、ＡＣ連結され、他のバランスの取れた一対のトランジスタ３８と３９に通じており、その最後に、トランジスタ４０が、二重に整流した信号をコンデンサ４１に提供し、それが、ＲＦ検出器３０の平滑化した二重整流出力信号を提供している。関係式ＣＶ＝Ｉ／ｆ、ここで、Ｃは容量、Ｖは電圧、Ｉは電流、ｆは例えば２．４ＧＨｚのような高周波であるが、この関係を考慮に入れると、コンデンサ値は、Ｉが非常に低い電流になるように、選定される。
【００１２】
図３は、送信機の部分ブロック図で、フィルタ４０とＲＦピーク検出器１７を用いた検出を示している。フィルタ４０は、検出されるべき信号を通過させ、局部オシレータ信号を抑える。この実施形態では、送信機は低ＩＦアーキテクチャである。
【００１３】
ゼロＩＦと低ＩＦ送信機アーキテクチャともに、較正は、結局は最低の検出器出力信号を達成する。較正手順において、３つの主要機能が、際立ってくる。それは、オフセットの符号の確定、オフセット補償信号の大きさの確定、より良い結果を求めての隣り合うオフセット値のチェックである。
【００１４】
図４は、本発明を示す第一フローチャートで、オフセットの符号の確定を示している。ブロック５０で、オフセット信号即ちデジタル信号ＤＳ１とＤＳ２のいずれか１つの符号は、同相送信ブランチ（オフセット−Ｉ（Ｏｆｆｓｅｔ−Ｉ））の例では、負の符号値に設定される。オフセット＿Ｉ（Ｏｆｆｓｅｔ＿Ｉ）は、較正スタート値も与えられる。代わりに、符号設定は、最初に直交送信ブランチに対して行われても良い。更に、検出器出力が、デジタル化後、読み取られ、ゲートロジックのメモリ素子に記憶される。そのようなメモリ素子は、概して、２つのフリップフロップから構成されている。そして、ブロック５１では、オフセット−Ｉは、正の符号値と較正スタート値に設定され、検出器出力が、再び読み取られる。ブロック５２では、最後に読み取ったピーク検出器出力が、以前に記憶されたピーク検出出力よりも、大きいかどうかをテストする。もし大きければ、ブロック５３で、オフセット−Ｉの符号は、負の符号値に再設定される。上記手順は、オフセット−Ｑ（Ｏｆｆｓｅｔ−Ｑ）用に繰り返され、或いは、始めに、オフセット−Ｑから始めたのであれば、オフセット−Ｉ用に繰り返される。
【００１５】
図５は、本発明を示す第二フローチャートで、オフセット補償信号の大きさの確定を示している。ブロック６０に、最新に読み取られた検出器出力が記憶される。そこで、ブロック６１では、オフセット−Ｉの最上位ビット（ＭＳＢ）が、反転され、ブロック６２では、検出器出力が、再び読み取られる。ブロック６３では、最後に読み取ったピーク検出器出力が、以前に記憶されたピーク検出出力よりも、大きいかどうかをテストする。もし大きければ、ブロック６４で、オフセット−Ｉの最上位ビットが、その元の値、即ち、反転前の値に再設定される。上記手順は、オフセット−Ｑ用に繰り返される。この手順は、その代わりに、オフセット−Ｑで始めることが出来、その場合は、それからオフセット−Ｉへといく。好ましくは、上記手順は、オフセット−Ｉとオフセット−Ｑの、より低位なビットのために、ＭＳＢ−１からＬＳＢ（最下位のビット）まで連続的に繰り返される事が好ましく、それによって、個々のビットのために、送信機のＩブランチとＱブランチの間を、交互に交替していく。
【００１６】
上記の観点において、本発明の全般的な特徴は、このように、個々の較正ステップの都度、送信機のＩチャンネルとＱチャンネルの間で交替されることである。このようなアプローチは、非常に時間効率のよいものである。それは、本発明の方法が、不必要な繰り返しの較正ステップを避けるものであるからである。更に別の特徴は、検索して比較する機構を備え、その機構は、ビットトグリングを利用して最適なものを見出すものである。このような方法が、コンパクトであり、尚且つ全検索範囲が、オフセット補償のために必要な領域をカバーしていることを保証する方法である。
【００１７】
次善の体系を、デジタル信号ＤＳ１とＤＳ２の設定に適用することが出来るが、これは、少なくとも上記ビットトグル機構がＭＳＢに適用され、大きなオフセット誤差を取り除く限り、適用できるものである。そのような次善体系としては、下記のものがある。
【００１８】
ａ．  始めにＩチャンネルの全ビット、次にＱチャンネルの全ビット。
ｂ．  ＩチャンネルとＱチャンネルのＭＳＢのための変更、次いで、Ｉチャンネルの更にその他のビット全部、次に、Ｑチャンネルの更にその他のビット全部。
ｃ．  ＩチャンネルとＱチャンネルのためのＭＳＢとＭＳＢ−１のための変更、次いで、Ｉチャンネルの更に他のビット全部、次にＱチャンネルの更にその他のビット全部。
変更が適用されないところでも、なお、較正繰り返しサイクルは、必要である。
【００１９】
図６は、本発明を示す第三フローチャートで、より良い較正結果のための、隣り合うオフセット値のチェックを示している。ブロック７０で、電流検出出力が記憶される。ブロック７１では、オフセット−Ｉがオフセット−Ｉマイナス１に設定される。ブロック７２では、検出出力が、再び読み取られる。ブロック７３では、最新に読み取られた検出器出力は、以前記憶された検出器出力よりも大きいかをテストする。もし大きければ、ブロック７４で、オフセット−Ｉは、オフセット−Ｉマイナス２にセットされる。次いで、ブロック７６で、最新に読み取られたピーク検出器出力は、以前記憶された検出器出力よりも大きいかをテストする。もし大きければ、ブロック７７で、オフセット−Ｉは、その元の値、即ち、隣のチェック前に持っていた値に設定される。このような手順がオフセット−Ｑ用に繰り返される。
【００２０】
上記の観点に於いて、当業者にとっては、種々の修正変更が、本発明の要旨と範囲内でなしうることは明らかであろう。その要旨と範囲は、下記に添付クレームで規定されたものである。また、本発明が、このように提供された例に限定されるものではないことも、当業者にとっては明らかであろう。用語「備える」（ｃｏｍｐｒｉｓｉｎｇ）はクレームに挙げられたもの以外の要素やステップの存在を除外するものではない。
【図面の簡単な説明】
【図１】
図１は、本発明による直交送信機のブロック図である。
【図２】
図２は、ＲＦピーク検出器の回路図である。
【図３】
図３は、送信機の部分ブロック図で、フィルタとＲＦピーク検出器を用いた検出を示している。
【図４】
図４は、本発明を示す第一フローチャートである。
【図５】
図５は、本発明を示す第二フローチャートである。
【図６】
図６は、本発明を示す第三フローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際公開パンフレット】
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2004519888.tif 000010
2004519888.tif 000011
2004519888.tif 000012
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2004519888.tif 000014
2004519888.tif 000015
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2004519888.tif 000017
2004519888.tif 000018
2004519888.tif 000019
2004519888.tif 000020
2004519888.tif 000021
2004519888.tif 000022
【国際公開パンフレット（コレクトバージョン）】
2004519888.tif 000023
【国際調査報告】
2004519888.tif 000024
2004519888.tif 000025
2004519888.tif 000026