(57)【要約】ドライバの消費電力を増やすことなく向上した応答時間を達成する、容量性負荷（１２０）を駆動するドライバ（１００）および方法を提供する。ドライバ（１００）は、入力電圧（ＶＩＮ）を受ける入力（１１０）と、出力電圧（ＶＯＵＴ）を負荷（１２０）と結合する出力（１１５）とを備えた負荷バッファ（１０５）を有する。第１の電圧レベル（Ｖ１）と第２の電圧レベル（Ｖ２）間のＶＩＮの変化に応じてＶＯＵＴが駆動される。また、ドライバ（１００）は、コンデンサ（１３０）を備えた予備バッファ（１３５）と、該コンデンサを容量性負荷（１２０）と結合するスイッチ（１４０）と、該スイッチを作動するコントローラ（１４５）を備えた予備回路（１２５）とを有する。予備バッファ（１３５）は、入力電圧（ＶＲＥＳ＿ＩＮ）を受ける入力（１５０）と、出力電圧（ＶＲＥＳ＿ＯＵＴ）をコンデンサ（１３０）と結合して上記コンデンサを充電する出力（１５５）とを有する。コントローラ（１４５）は、ＶＯＵＴがＶ１とＶ２との間で駆動されているとき、スイッチ（１４０）を作動してコンデンサ（１３０）を容量性負荷（１２０）と結合するように構成される。
2004519812.tif 000002
【特許請求の範囲】
【請求項１】
容量性負荷を駆動するドライバにおいて、
入力電圧（ＶＩＮ）を受けるのに適合した入力と、出力電圧（ＶＯＵＴ）を前記容量性負荷と結合するのに適合した出力とを備えた負荷バッファであって、ＶＩＮの変化に応じて第１の電圧レベル（Ｖ１）と第２のさらに高い電圧レベル（Ｖ２）との間でＶＯＵＴを駆動するように構成される負荷バッファと、
Ｖ１とＶ２との間でＶＯＵＴの推移時間を短縮するように構成される予備回路であって、
予備コンデンサと、
入力電圧（ＶＲＥＳ＿ＩＮ）を受けるのに適合した入力と、出力電圧（ＶＲＥＳ＿ＯＵＴ）を前記予備コンデンサと結合して、前記予備コンデンサを充電するのに適合した出力とを備えた予備バッファと、
前記予備コンデンサを前記容量性負荷と結合する能力を持つ第１のスイッチと、
前記第１のスイッチを開閉する能力を持つコントローラであって、ＶＯＵＴがＶ１とＶ２との間で駆動されているとき、前記第１のスイッチを作動して前記予備コンデンサを前記容量性負荷と結合するコントローラと、を有する予備回路と、を有することを特徴とするドライバ。
【請求項２】
請求項１記載のドライバにおいて、前記コントローラを前記負荷バッファの入力と結合して、ＶＩＮの変化を検出することを特徴とするドライバ。
【請求項３】
請求項１記載のドライバにおいて、前記予備バッファが、１にほぼ等しい利得を与える負帰還を有することを特徴とするドライバ。
【請求項４】
請求項３記載のドライバにおいて、ＶＲＥＳ＿ＩＮがＶ１に等しいとき、ＶＲＥＳ＿ＯＵＴがＶ１−ａの定常状態値を持ち、ＶＲＥＳ＿ＩＮがＶ２に等しいとき、ＶＲＥＳ＿ＯＵＴがＶ２＋ａの定常状態値を持つように前記予備バッファを構成し、その場合、ａは（Ｖ２−Ｖ１）ＣＬＯＡＤ／ＣＲＥＳに等しく、ＣＬＯＡＤは前記容量性負荷のキャパシタンスであり、さらに、ＣＲＥＳは前記予備コンデンサのキャパシタンスであることを特徴とするドライバ。
【請求項５】
請求項１記載のドライバにおいて、前記負荷バッファの出力から前記容量性負荷を電気的に絶縁する能力を持つ第２のスイッチをさらに備えることを特徴とするドライバ。
【請求項６】
請求項５記載のドライバにおいて、前記コントローラにより前記第２のスイッチが作動され、さらに、ＶＯＵＴがＶ１とＶ２との間で駆動されているとき、前記第２のスイッチを開くように前記コントローラが構成されることを特徴とするドライバ。
【請求項７】
請求項６記載のドライバにおいて、前記第２のスイッチが前記コントローラにより作動され、前記第１のスイッチが閉じると前記第２のスイッチが開き、前記第１のスイッチが開くと前記第２のスイッチが閉じることを特徴とするドライバ。
【請求項８】
請求項１記載のドライバを有する不揮発性メモリシステムにおいて、前記ドライバと結合されたゲートを備えた複数の電界効果トランジスタ（ＦＥＴ）を持つ複数の記憶素子をさらに有し、前記ドライバを構成して、プログラミング電圧と検証電圧との間で前記ゲートを周期的に駆動することを特徴とする不揮発性メモリシステム。
【請求項９】
容量性負荷を駆動するドライバであって、入力と前記容量性負荷と結合された出力とを備えた負荷バッファと、予備コンデンサと前記予備コンデンサを前記容量性負荷と結合する能力を持つ第１のスイッチとを備えた予備回路と、を持つドライバにおける、前記ドライバの作動方法であって、
前記負荷バッファの入力に印加される入力電圧（ＶＩＮ）を変化させるステップと、
前記負荷バッファを作動して、前記ＶＩＮの変化に応じて、第１の電圧レベル（Ｖ１）と第２の電圧レベル（Ｖ２）との間で、前記容量性負荷に印加された出力電圧（ＶＯＵＴ）を駆動するステップと、
前記第１のスイッチを閉じて、前記予備コンデンサを前記容量性負荷と結合するステップと、を有し、
これにより、前記容量性負荷がＶ１とＶ２との間で推移する時間を短縮することを特徴とする方法。
【請求項１０】
請求項９記載の方法において、前記第１のスイッチを閉じる前記ステップが、ＶＯＵＴがＶ１またはＶ２に達するまで前記第１のスイッチを短い間閉じるステップを有することを特徴とする方法。
【請求項１１】
請求項１０記載の方法において、前記第１のスイッチを閉じる前記ステップが、ＶＯＵＴがＶ１またはＶ２の±５％の範囲内になるまで前記第１のスイッチを短い間閉じるステップを有することを特徴とする方法。
【請求項１２】
請求項９記載の方法であって、前記予備回路が前記コンデンサと結合された予備バッファをさらに有するように構成される方法において、前記予備バッファを用いて、前記コンデンサをある電圧レベル（ＶＲＥＳ＿ＯＵＴ）まで充電する最初のステップをさらに有することを特徴とする方法。
【請求項１３】
請求項１２記載の方法において、Ｖ２がＶ１よりも高く、さらに、前記予備コンデンサを放電して前記容量性負荷の中へ入れ、前記容量性負荷に印加された電圧をＶ１からＶ２へ上げるステップをさらに有することを特徴とする方法。
【請求項１４】
請求項９記載の方法において、Ｖ２がＶ１よりも高く、さらに、前記容量性負荷を放電して前記予備コンデンサの中へ入れ、前記容量性負荷に印加された電圧をＶ２からＶ１へ下げるステップをさらに有することを特徴とする方法。
【請求項１５】
請求項９記載の方法において、前記ドライバが、前記負荷バッファの出力から前記容量性負荷を電気的に絶縁する能力を持つ第２のスイッチをさらに有し、前記第２のスイッチを開いて、前記負荷バッファの出力から前記容量性負荷を電気的に絶縁するステップをさらに有することを特徴とする方法。
【請求項１６】
中に情報を格納する不揮発性メモリシステムにおいて、
前記ＦＥＴのソースとドレインから電気的に絶縁されたゲートを備えた複数の電界効果トランジスタ（ＦＥＴ）を持つ複数の記憶素子と、
検証電圧（Ｖ１）とプログラミング電圧（Ｖ２）との間で、前記複数のＦＥＴの前記ゲートを順次駆動するために前記ゲートと結合されたドライバであって、
入力電圧（ＶＩＮ）を受けるのに適合した入力と、出力電圧（ＶＯＵＴ）を前記ゲートと結合するのに適合した出力とを備えた負荷バッファであって、ＶＩＮの変化に応じてＶ１とＶ２との間でＶＯＵＴを駆動するように構成される負荷バッファと、
ＶＯＵＴがＶ１とＶ２との間で推移する時間を短縮する手段と、を有するドライバと、
を有することを特徴とする不揮発性メモリシステム。
【請求項１７】
請求項１６記載の不揮発性メモリシステムであって、ＶＯＵＴがＶ１とＶ２との間で推移する時間を短縮する前記手段が予備回路を有するように構成される不揮発性メモリシステムにおいて、前記予備回路が、
予備コンデンサと、
入力電圧（ＶＲＥＳ＿ＩＮ）を受けるのに適合した入力と、出力電圧（ＶＲＥＳ＿ＯＵＴ）を前記予備コンデンサと結合して、前記予備コンデンサを充電するのに適合した出力と、を備えた予備バッファと、
前記予備コンデンサを前記ゲートと結合する能力を持つ第１のスイッチと、
前記第１のスイッチを開閉する能力を持つコントローラであって、ＶＯＵＴがＶ１とＶ２との間で駆動されているとき、前記第１のスイッチを作動して前記予備コンデンサを前記ゲートと結合するコントローラと、を有することを特徴とする不揮発性メモリシステム。
【請求項１８】
第１の電圧レベル（Ｖ１）から第２の電圧レベル（Ｖ２）へ容量性負荷を駆動する方法において、
予備コンデンサを設けるステップと、
前記予備コンデンサを所定の電圧まで充電するステップと、
Ｖ１からＶ２へ前記容量性負荷を駆動するために前記予備コンデンサを前記容量性負荷と結合するステップと、を有し、
これにより、前記容量性負荷がＶ１とＶ２との間で推移する時間を短縮することを特徴とする方法。
【請求項１９】
請求項１８記載の方法において、前記予備コンデンサのサイズと前記所定の電圧とを選択して、前記容量性負荷のＶ１とＶ２間の前記推移を所定時間内に達成することを特徴とする方法。
【請求項２０】
容量性負荷を駆動するドライバにおいて、
入力電圧（ＶＩＮ）を受けるのに適合した入力と、出力電圧（ＶＯＵＴ）を前記容量性負荷と結合するのに適合した出力とを備えた負荷バッファであって、ＶＩＮの変化に応じて第１の電圧レベル（Ｖ１）と第２のさらに高い電圧レベル（Ｖ２）との間でＶＯＵＴを駆動するように構成される負荷バッファと、
ＶＯＵＴがＶ１とＶ２との間で推移する時間を短縮するように構成される予備回路であって、
第１の予備コンデンサ（ＣＲＥＳ＿Ａ）と、
第１の入力電圧（ＶＲＥＳ＿ＩＮ＿Ａ）を受けるのに適合した入力と、ＣＲＥＳ＿Ａを充電するために、第１の出力電圧（ＶＲＥＳ＿ＯＵＴ＿Ａ）をＣＲＥＳ＿Ａと結合するのに適合した出力とを備えた第１の予備バッファと、
第２の予備コンデンサ（ＣＲＥＳ＿Ｂ）と、
第２の入力電圧（ＶＲＥＳ＿ＩＮ＿Ｂ）を受けるのに適合した入力と、ＣＲＥＳ＿Ｂを充電するために、第２の出力電圧（ＶＲＥＳ＿ＯＵＴ＿Ｂ）をＣＲＥＳ＿Ｂと結合するのに適合した出力とを備えた第２の予備バッファと、
前記ＣＲＥＳ＿ＡとＣＲＥＳ＿Ｂ とを交互に前記容量性負荷と結合する能力を持つスイッチと、
前記スイッチを作動する能力を持つコントローラであって、ＶＯＵＴがＶ１とＶ２との間で駆動されているとき、前記スイッチを作動して、ＣＲＥＳ＿ＡとＣＲＥＳ＿Ｂとを交互に前記容量性負荷と結合するように構成されるコントローラとを有する予備回路と、
を有することを特徴とするドライバ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に容量性負荷用ドライバ回路に関し、さらに詳細には、大容量性負荷に印加されるアナログ電圧の高速スイッチングを行うシステムおよび方法に関する。
【０００２】
【従来の技術】
容量性負荷を駆動する従来のドライバ回路すなわちドライバは、一般に、信号入力と、信号出力と、２以上の電圧間の負荷を駆動する増幅器すなわちアナログ電圧バッファとから構成される。バッファの２つの重要な特性として消費電力特性と応答時間特性とがあり、応答時間とは、バッファが指定の作動条件の下で指定の入力を印加後に指定の出力レベルに達するのに要する時間である。一般に、上記２つの特性を同時に最適化することは不可能である。その理由として、応答時間の向上は、単一利得周波数とスルーレートの増加、すなわち、出力における入力信号の変化を迅速に反映する増幅器の能力を意味するということが挙げられる。単一利得周波数とスルーレートの双方の増加はバッファのバイアス電流の増加を必要とする。従って、応答時間の短縮は消費電力の増加を必要とし、また、消費電力の減少は結果として応答時間の延長をもたらすことになる。
【０００３】
バイアス電流を動的に増加させて、必要な場合にのみスルーレートの向上を図り、消費電力の増加を制限しながら応答時間の向上を図るようにする従来技術によるバッファ設計が存在する。しかし、このようなバッファ設計は複雑であり、不安定性などのいくつかの望ましくない特性を示す。必要な電荷が急速に取られると、電圧の推移中、上記動的バッファが給電ラインに著しいノイズを引き起こすため、複雑なそしてしばしば高価なフィルタの追加が必要となる。
【０００４】
従来のドライバ回路の上記欠点は、例えば、電気的に消去可能なプログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）やフラッシュ・メモリなどの不揮発性メモリシステムの記憶素子（セル）のような半導体素子の中で使用されるＦＥＴ（電界効果トランジスタ）のフローティング・ゲートの駆動に使用するドライバ回路にとって特に問題となる。ＦＥＴのフローティング・ゲートは、上記素子の残り部分と直接結合されないため、ドライバ回路には純粋な容量性負荷のように見える。この容量性負荷はきわめて大きくなる可能性がある。なぜなら、不揮発性メモリシステム内の多数の記憶素子（メモリサイズにもよるが、一般に１万６０００個から１０００万個までの記憶素子）をプログラミング電圧と検証電圧との間で同時に切り替える必要があるからである。プログラミング電圧とは、フローティング・ゲートの電荷として記憶素子の中に情報を格納するために印加される電圧である。検証電圧は、記憶素子が適切な量の電荷にしたがって情報を蓄えたかどうかの判定を行うために使用される。良好な書き込み性能を達成するために、プログラミング電圧と検証電圧間の推移およびその逆の推移も高速である必要がある。しかし、上記のようなドライバ回路は携帯用のバッテリ作動装置で使用される場合が多く、有効電力が限られているため電力の節減を行う必要がある。さらに、ドライバ回路用電力は通常オンチップ高電圧ポンプにより給電される。電力の発生と消費の双方により熱が生じ、この熱を放散してチップ上の素子の適切な機能を図る必要があるため、電力の節減が再び必要となる。したがって、バッファでの応答時間の向上のためにバイアス電流の増加を図ることは一般に望ましいことではない。
【０００５】
（発明の開示）
したがって、ドライバ回路でバッファの消費電力を増やさずに２以上の電圧間で負荷を駆動するための向上した応答時間を提供する容量性負荷を駆動するドライバ回路に対する要望が存在する。
【０００６】
１つの局面では、本発明は容量性負荷を駆動するドライバを提供し、該ドライバは、入力電圧（ＶＩＮ）を受ける入力と、出力電圧（ＶＯＵＴ）を容量性負荷と結合する出力とを備えた負荷バッファを有する。負荷バッファは、ＶＩＮの変化に応じて、第１の電圧レベル（Ｖ１）と第２のさらに高い電圧レベル（Ｖ２）との間でＶＯＵＴを駆動するように構成される。上記ドライバには、ＶＯＵＴがＶ１とＶ２との間で推移する時間を短縮するように構成される予備回路がさらに含まれる。上記予備回路は、予備コンデンサまたはコンデンサと、予備バッファと、予備コンデンサを容量性負荷と結合するスイッチと、スイッチの開閉を行うコントローラとを備えている。上記予備バッファは、入力電圧（ＶＲＥＳ＿ＩＮ）を受ける入力と、出力電圧（ＶＲＥＳ＿ＯＵＴ）を予備コンデンサと結合してコンデンサを充電する出力とを有する。ＶＯＵＴがＶ１とＶ２との間で駆動されているとき、コントローラはスイッチを作動して予備コンデンサを容量性負荷と結合するように構成される。一般に、コントローラは負荷バッファの入力と結合され、ＶＩＮの変化が必要なときスイッチを作動するように構成される。
【０００７】
１つの実施態様では、予備バッファには、ほぼ１に等しい利得を与える負帰還ループが含まれる。この予備バッファは、ＶＩＮがＶ１に等しいとき、ＶＲＥＳ＿ＩＮがＶ２＋ａという定常状態値を持ち、ＶＩＮがＶ２に等しいとき、ＶＲＥＳ＿ＩＮがＶ１−ａという定常状態値を持つように構成される。但し、ａは（Ｖ２−Ｖ１）ＣＬＯＡＤ／ＣＲＥＳに等しく、ＣＬＯＡＤは容量性負荷のキャパシタンスであり、ＣＲＥＳは予備コンデンサのキャパシタンスである。
【０００８】
別の実施態様では、ドライバは、負荷バッファの出力から容量性負荷を電気的に絶縁する第２のスイッチを含む。コントローラは、ＶＯＵＴがＶ１とＶ２との間で駆動されているとき、第２のスイッチを作動して上記スイッチを開く。コントローラは第２のスイッチを作動して、第１のスイッチが閉じるのと同時に第２のスイッチが開き、第１のスイッチが開くと第２のスイッチが閉じるようにすることが望ましい。
【０００９】
さらに別の実施態様では、予備回路には、第１と第２の予備コンデンサ（ＣＲＥＳ＿ＡとＣＲＥＳ＿Ｂ）と、第１と第２の入力電圧（ＶＲＥＳ＿ＩＮ＿ＡとＶＲＥＳ＿ＩＮ＿Ｂ）をそれぞれ受けるのに適合した入力を備えた第１と第２の予備バッファと、第１と第２の出力電圧（ＶＲＥＳ＿ＯＵＴ＿ＡとＶＲＥＳ＿ＯＵＴ＿Ｂ）を電荷ＣＲＥＳ＿ＡとＣＲＥＳ＿Ｂとそれぞれ結合するのに適合した出力とが含まれる。ＶＯＵＴがＶ１とＶ２との間で駆動されているとき、コントローラは、ＣＲＥＳ＿ＡとＣＲＥＳ＿Ｂとを交互に容量性負荷と結合する能力を持つ単極双投スイッチを作動して、ＣＲＥＳ＿ＡとＣＲＥＳ＿Ｂとを交互に容量性負荷と結合する。
【００１０】
本発明のドライバは、複数の電界効果トランジスタ（ＦＥＴ）を備えた複数の記憶素子を持つフラッシュ・メモリ（セル）などの不揮発性メモリシステムにおいて特に有用である。ＦＥＴの各々はドライバと結合されたゲートを持ち、該ドライバは、プログラミング電圧と検証電圧との間でゲートを周期的に駆動するように構成される。一般に、不揮発性メモリシステムには、負荷バッファと予備バッファの双方に電圧を供給する高電圧ポンプがさらに含まれる。本実施態様の１つのバージョンでは、記憶素子と、ドライバと、高電圧ポンプとは単一の半導体基板上に組み立てられる。
【００１１】
別の局面では、本発明のドライバの作動方法が提供される。該方法では、ＶＩＮがＶ１からＶ２へ変わるか、Ｖ２からＶ１へ変わると、ＶＩＮの変化に応じて、負荷バッファが作動して、Ｖ１からＶ２へまたはＶ２からＶ１へＶＯＵＴを駆動する。それと同時にまたはその直後に、スイッチが閉じられて予備コンデンサが容量性負荷と結合し、それによってＶ１とＶ２間の容量性負荷の推移に必要な時間が短縮される。一般に、スイッチを閉じるステップには、ＶＯＵＴがＶ１またはＶ２に達するまでのほんの短い間スイッチを閉じるステップが含まれる。
【００１２】
１つの実施態様では、上述したように、予備回路は、予備バッファと結合された予備コンデンサをさらに含み、また、その方法は、予備バッファを用いて或る電圧レベル（ＶＲＥＳ＿ＯＵＴ）まで予備コンデンサを充電し、次いで、予備コンデンサを放電して容量性負荷の中へ入れ、容量性負荷に印加された電圧をＶ１からＶ２へ上げるステップをさらに含む。その後、容量性負荷に印加された電圧がＶ２からＶ１へ下がると再びスイッチが閉じられ、容量性負荷が予備コンデンサの中へ放電を行うことが可能となり、容量性負荷に印加された電圧が急速に低下する。
【００１３】
別の実施態様では、上述したように、ドライバは、負荷バッファの出力から容量性負荷を電気的に絶縁する第２のスイッチをさらに含み、また、その方法は、第２のスイッチを開いて負荷バッファの出力から容量性負荷を電気的に絶縁するステップを含む。第１のスイッチが閉じられて、予備コンデンサが容量性負荷と結合されるのと同時にまたはその直前に、第２のスイッチが開かれることが望ましい。
【００１４】
さらに別の局面では、本発明は、中に情報を格納する不揮発性メモリシステムを目的とする。上記メモリシステムには、電界効果トランジスタ（ＦＥＴ）のソースとドレインから電気的に絶縁されたゲートを備えた複数のＦＥＴを持つ複数の記憶素子（セル）と、検証電圧（Ｖ１）とプログラミング電圧（Ｖ２）との間でＦＥＴの数のゲートを同時に駆動する、ゲートと結合されたドライバとが含まれる。上記ドライバは、入力電圧（ＶＩＮ）を受けるのに適合した入力を備える負荷バッファと、出力電圧（ＶＯＵＴ）をゲートと結合するのに適合した出力と、ＶＯＵＴがＶ１とＶ２との間で推移する時間を短縮する手段とを有する。負荷バッファは、ＶＩＮの変化に応じてＶ１とＶ２との間でＶＯＵＴを駆動するように構成される。一般に、ＶＯＵＴがＶ１とＶ２との間で推移する時間を短縮する手段には予備回路が含まれ、該予備回路は、予備コンデンサと、入力電圧（ＶＲＥＳ＿ＩＮ）を受けるのに適合した入力と、出力電圧（ＶＲＥＳ＿ＯＵＴ）を予備コンデンサと結合して上記予備コンデンサを充電するのに適合した出力とを備えた予備バッファと、上記予備コンデンサをゲートと結合するためのスイッチと、上記スイッチを開閉するコントローラとを備え、上記コントローラは、ＶＯＵＴがＶ１とＶ２との間で駆動されているとき、スイッチを作動して予備コンデンサを上記ゲートと結合するように構成される。
【００１５】
１つの実施態様では、上記メモリシステムには、負荷バッファと予備バッファとへ電圧を供給する高電圧ポンプがさらに含まれる。記憶素子、ドライバおよび高電圧ポンプは単一の基板上に組み立てることが望ましい。
【００１６】
本発明の利点には、（ｉ）さらに高速の応答時間、（ｉｉ）既存の高電圧ポンプが必要とするピーク電圧の上昇をほとんど伴わない有効電力の効率的利用、（ｉｉｉ）単一基板上に予備回路を備えるドライバの完全な統合化、および、（ｉｖ）従来技術によるアプローチで生じる急激な上昇や低下のいずれをも伴わない、一定した、バランスのとれた電流消費に起因する高電圧ポンプでのノイズの減少が含まれる。
【００１７】
本発明の上記特徴および様々な他の特徴並びに利点は、添付図面と関連して以下の詳細な説明を読むとき明らかとなる。
【００１８】
【発明の実施の形態】
本発明は、ドライバ回路の消費電力を増やすことなく２以上の電圧間の負荷を駆動するための向上した応答時間を提供する容量性負荷を駆動するドライバ回路を目的とする。
【００１９】
図１は、本発明に基づくドライバ回路すなわちドライバ１００の実施態様の好適例のブロック図を示す。図１を参照すると、ドライバ１００は、信号すなわち入力電圧（ＶＩＮ）用入力１１０と、出力電圧（ＶＯＵＴ）を容量性負荷１２０に印加するための容量性負荷１２０と結合された出力１１５とを備えた負荷増幅器すなわちバッファ１０５を含む。本発明によれば、ドライバ１００は、予備槽（ｒｅｓｅｒｖｏｉｒ）すなわち予備コンデンサ１３０と、予備増幅器すなわち予備コンデンサを充電するバッファ１３５と、上記予備コンデンサを容量性負荷１２０と結合する能力を持つスイッチ１４０と、スイッチ開閉用コントローラ１４５とを持つ予備回路１２５をさらに備える。予備バッファ１３５は、信号すなわち入力電圧（ＶＲＥＳ＿ＩＮ）を受ける入力１５０と、出力電圧（ＶＲＥＳ＿ＯＵＴ）を予備コンデンサに印加して予備コンデンサを充電するために予備コンデンサ１３０と結合された出力１５５とを備える。スイッチ１４０は、電圧の推移中、予備コンデンサ１３０から容量性負荷１２０へ予備の電荷を転送する。一般に、負荷バッファ１０５と予備バッファ１３５の双方は、負帰還ループ１６０と１６５とから供給される負帰還を有し、所定の周波数（単位利得周波数）になるまで、１単位（単位利得）にほぼ等しい利得が双方の増幅器にそれぞれ与えられる。
【００２０】
オプションとして、ドライバ１００は、負荷バッファ１０５の出力１１５と容量性負荷１２０との間で結合される第２のスイッチ１７０を備え、このスイッチにより、容量性負荷と予備コンデンサ１３０との間で電荷を転送中、容量性負荷から負荷バッファ１０５を電気的に絶縁する。バッファの設計にも左右されるが、スイッチ１７０を設けていなければ生じる可能性のある、負荷バッファ１０５と予備バッファ１３５との間で生じる過電流の発生がスイッチ１７０により防止される。スイッチ１７０もコントローラ１４５により作動され、一般に、第１のスイッチ１４０が閉じられるのと同時にまたはその直前に開かれる。
【００２１】
本発明のドライバ１００の作動をより良く説明するために、図２Ａから２Ｄを参照し、また、図３Ａと３Ｂに示すスイッチ位置を参照しながら、負荷バッファ１０５と予備バッファ１３５への様々な入力電圧、および、その結果として得られる出力電圧や波形について以下に説明する。
【００２２】
図２Ａを参照すると、時刻ｔ０にＶＩＮが第１の電圧レベル（Ｖ１）とほぼ等しいこと、そして、負荷バッファ１０５が単位利得を有し、さらに、スイッチ１４０が開き（図３Ａ）かつスイッチ１７０が閉じられる（図３Ｂ）ため、図２Ｂに見られるように、ＶＯＵＴもＶ１にほぼ等しい電圧レベルにあることがわかる。第２のさらに高い電圧レベル（Ｖ２）＋量ａに等しい電圧レベルが予備バッファ１３５に印加され（図２Ｃ）、Ｖ２＋ａにほぼ等しい電圧レベルまで予備コンデンサ１３０が充電される（図２Ｄ）。この場合、ａおよびＣＲＥＳの値は下式のように選択される。
ａ＝（Ｖ２−Ｖ１）ＣＬＯＡＤ／ＣＲＥＳ
但し、ＣＬＯＡＤは容量性負荷１２０のキャパシタンスであり、ＣＲＥＳは予備コンデンサ１３０のキャパシタンスである。実際には、図２Ｃに示すようなＶＲＥＳ＿ＩＮの理想的レベルの発生は、容量性負荷１２０のキャパシタンスの不確実性に起因して可能ではない場合もある。したがって、ＶＯＵＴは、電荷移動後その所望レベルに正確に言えば到達できないかもしれないが、ＶＯＵＴが所望値に近い値である限り、所望レベルに到達できないという上記事実は問題ではない。なぜなら、負荷バッファ１０５は、ＶＯＵＴを所望の電圧にするのに必要などのような小さな調整でも迅速に行うことができるからである。それでも、電荷転送によりＶＯＵＴを選択して予備コンデンサ１３０の値が所望レベルの約２〜約６パーセントの精度の範囲内に入るようにすることが望ましい。さらに、ＶＲＥＳ＿ＩＮの発生回路（図示せず）を微調整可能（ｔｒｉｍａｂｌｅ）または調整可能にして、予備コンデンサ１３０から容量性負荷１２０へ転送する電荷の調整を行う必要があるとき、ＶＲＥＳ＿ＯＵＴ値の調整を行うことは可能である。
【００２３】
時刻ｔ１に、Ｖ１からＶ２へＶＩＮを上げる推移または推移サイクルが行われる。図３Ａに示すようにスイッチ１４０が閉じられ、図２ＣのＶＲＥＳ＿ＯＵＴの低下が示すように、予備コンデンサ１３０が容量性負荷１２０の中へ放電を行うことが可能となり、図２Ｂに示すように、容量性負荷ＶＯＵＴに印加された電圧がＶ２へ急速に上昇する。それと同時に、ＶＲＥＳ＿ＩＮがＶ１−ａに等しいレベルに設定されて、予備回路１２５が、容量性負荷１２０に印加された電圧（ＶＯＵＴ）をＶ１へ切り替える準備が行われる。オプションとして、負荷バッファ１０５から容量性負荷１２０を電気的に絶縁するスイッチ１７０が開かれ、バッファ間での過電流が防止される。
【００２４】
その後短時間で、図３Ａに示すように時刻ｔ２にスイッチ１４０が開かれる。ＶＩＮは、Ｖ２にほぼ等しい電圧レベルでのＶＯＵＴの維持をＶ２の電圧レベルで継続する。ＶＲＥＳ＿ＩＮはＶ１−ａにほぼ等しい電圧レベルに維持され、予備コンデンサ１３０の放電が行われる。
【００２５】
時刻ｔ３に、ＶＩＮは、図２Ａに示すようにＶ１に等しい電圧レベルまで低下する。ＶＩＮの変化を認知したコントローラ１４５はスイッチ１４０を閉じ、図３Ａと３Ｂにそれぞれ示すように、オプションとしてスイッチ１７０を開き、それによって、容量性負荷１２０が予備コンデンサ１３０へ放電を行うことが可能となり、ＶＲＥＳ＿ＯＵＴとＶＯＵＴの双方はＶ１にほぼ等しい電圧レベルになる。
【００２６】
図３Ａに示すように時刻ｔ４にスイッチ１４０が開かれる。ＶＩＮは、Ｖ１にほぼ等しい電圧レベルでのＶＯＵＴの維持をＶ１の電圧レベルで継続する。ＶＲＥＳ＿ＩＮはＶ２＋ａにほぼ等しい電圧レベルで維持され、次の推移サイクルを行う準備として予備コンデンサ１３０の充電が行われる。
【００２７】
推移サイクルの間必要な電荷が、推移サイクル間の時間中予備コンデンサ１３０に累積され、推移サイクルの間容量性負荷１２０へ迅速に転送されるため、２以上の公知のまたは所定の個別の電圧レベル間での推移が従来の容量性負荷を駆動するドライバと比較して高速となることが理解できる。また、必要な電荷が推移サイクル間の時間中予備コンデンサ１３０に累積されるために、さらに、負荷バッファ１０５が、推移サイクル間での所望の電圧レベルでの容量性負荷１２０の維持にほとんど電力を使わないために、負荷バッファと、予備バッファ１３５とに給電する電源（図示せず）から得られる電流は、従来のドライバを用いた場合推移サイクル中に生じる可能性のある電流の急激な増減もなく滞りなく消費される。従って、この滞りのない電流消費に起因して、逆の場合にドライバ１００や容量性負荷１２０のパフォーマンスに影響を与える場合がある給電時のノイズが減少するため、給電要件および濾波要件が少なくなる。さらに、従来のドライバの場合のような、推移中に必要なさらに高いピーク値ではなく、低い定常状態の電力需要を満たすように電源設計を行うことが可能となるため、ドライバ１００の効率が上昇する。さらに、主として予備コンデンサ１３０により応答時間が決定されるため、ドライバ１００の効率のさらなる向上が可能となり、また、一定の小さなバイアス電流を持つシンプルな設計のバッファ１０５、１３５を設けて電力の節減を行うことにより、コストの削減を図ることが可能となる。
【００２８】
本発明のドライバ１００は、データを中に格納する複数の記憶素子（セル）を持つ電気消去可能なプログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）やフラッシュ・メモリのような不揮発性メモリシステムにおいて特に有用である。メモリシステムの記憶素子の一例が図４に示されている。明瞭さを旨として、本発明に関係のない、周知の記憶素子の細部の多くが省略されている。記憶素子については、例えば、米国特許第５，８６２，０８０号にさらに詳細な記載があり、本明細書に参考文献として取り入れられている。図４を参照すると、メモリシステムには、一般に、１以上の電界効果トランジスタ（ＦＥＴ１８０）を各々が備えた複数の記憶素子１７５が含まれ、該電界効果トランジスタの各々も制御ゲートやゲート１８５および絶縁ゲートすなわちフローティング・ゲート１９０を備えている。該フローティング・ゲートはＦＥＴのソース１９５とドレイン２００から電気的に絶縁されている。ゲート１８５はフローティング・ゲート１９０と容量結合してＦＥＴ１８０を制御するので、ゲート１８５はドライバ１００には容量性負荷のように見える。不揮発性メモリシステム（図示せず）の多数の記憶素子が一般に同時にプログラムされることに起因して、また、記憶素子１７５内の多数のゲート１８５をプログラミング電圧と検証電圧との間で同時に切り替えて記憶素子をプログラムする必要があることに起因して、これらのゲートはドライバ１００には単一の大容量性負荷のように見える。さらに、良好な書き込み性能を達成するために、プログラミング電圧から検証電圧までの推移（応答時間）を非常に高速に行う必要がある。さらに、通常の場合、ドライバ１００の電力すなわちバイアス電流はワンチップ高電圧ポンプ（図示せず）から供給されるため、ドライバが使用する電力を制限または節減して、ワンチップ高電圧ポンプに過度の負担がかかるのを避け、エネルギの節減を図る必要がある。
【００２９】
２つの所定の個別の電圧レベル間で容量性負荷１２０を駆動するドライバ１００の作動方法すなわち処理について図５を参照しながら以下に説明する。図５は、本発明の実施態様に従う容量性負荷の駆動処理を示すフローチャートである。図５を参照すると、この処理には、一般に、予備バッファ１３５を用いて、Ｖ１−ａまたはＶ２＋ａまで予備コンデンサ１３０を充電する最初のステップが含まれる（ステップ２０５）。コントローラ１４５は負荷バッファの入力１１０に印加されたＶＩＮを変化させる（ステップ２１０）。負荷バッファ１０５が作動され、ＶＩＮの変化に応じてＶ１とＶ２との間で容量性負荷１２０に印加されたＶＯＵＴが駆動される（ステップ２１５）。それと同時にまたはその直後に、コントローラ１４５はスイッチ１４０を閉じて、予備コンデンサ１３０を容量性負荷１２０と結合し、ＶＯＵＴがＶ１またはＶ２に達するまで、予備コンデンサを放電して容量性負荷の中へ入れる。この逆の場合（容量性負荷を放電して予備コンデンサの中へ入れる）も同様である（ステップ２２０）。オプションとして、上記方法は、スイッチ１７０を開いて、負荷バッファ１０５の出力１１５から容量性負荷１２０を電気的に絶縁するステップをさらに有する（ステップ２２５）。
【００３０】
本発明に基づく別の実施態様は、ドライバが複数の予備バッファと複数の予備コンデンサとを備え、大容量性負荷に印加されたＶＯＵＴの高速スイッチングを行うことを目的とするものである。この実施態様について図６と図７Ａ〜７Ｆを参照しながら以下に説明する。図６はドライバのブロック図を示すものであり、この場合、予備回路には、第２のスイッチ２４５により容量性負荷１２０から絶縁された第２の予備バッファ２３５と第２の予備コンデンサ（ＣＲＥＳ＿Ｂ２４０）とがさらに含まれる。第１の予備バッファ１３５は、第１の入力電圧（ＶＲＥＳ＿ＩＮ＿Ａ）を受け取り、次いで、第１の出力電圧（ＶＲＥＳ＿ＯＵＴ＿Ａ）を第１の予備コンデンサ（ＣＲＥＳ＿Ａ１３０）と結合するように適合される。第２の予備バッファ２３５は、第２の入力電圧（ＶＲＥＳ＿ＩＮ＿Ｂ）を受け取り、次いで、第２の出力電圧（ＶＲＥＳ＿ＯＵＴ＿Ｂ）をＣＲＥＳ＿Ｂ２４０と結合するように適合される。コントローラ１４５は、ＶＯＵＴがＶ１とＶ２との間で駆動されているとき、スイッチ１４０と２４５とを作動してＣＲＥＳ＿ＡとＣＲＥＳ＿Ｂとを交互に容量性負荷と結合する。本実施態様は、図１の実施態様の場合よりも電力消費がずっと少ないという利点を持っている。２つの別個の予備コンデンサを使用することにより、図１の場合のようにＶ２とＶ１間で予備コンデンサでの電荷の交番を行う必要性が回避されるため、図６の実施態様では電力消費量は図１の実施態様の消費量よりも少ない。
【００３１】
さらに別の実施態様（図示せず）では、スイッチ１４０と２４５とは、容量性負荷１２０と結合される共通端子であって、ＣＲＥＳ＿Ａ１３０またはＣＲＥＳ＿Ｂ２４０のいずれかと容量性負荷を結合する能力を持つ共通端子を備えた単極双投スイッチと置き換えられる。
【００３２】
図７Ａ〜７Ｆは、負荷バッファ１０５と、第１の予備バッファ１３５と、第２の予備バッファ２３５への種々の入力電圧と、その結果として得られる出力電圧すなわち波形と、スイッチ１４０と２４５の位置とを示す。図６は、予備回路１２５から負荷バッファ１０５を電気的に絶縁するオプションのスイッチ１７０を含むものとして図示されているが、スイッチ１７０の位置を示すグラフは与えられていない。スイッチ１４０と２４５とに対する上記オプションのスイッチ１７０の相対的位置は、図３Ｂについて上述した位置と同様であることを付記しておく。したがって、スイッチ１７０は、存在する場合、スイッチ１４０またはスイッチ２４５のいずれかが閉じられれば、一般に開かれ、スイッチ１４０と２４５の双方が開かれれば、閉じられる。
【００３３】
図７Ａを参照すると、時刻ｔ０において、ＶＩＮが第１の電圧レベル（Ｖ１）にほぼ等しいこと、および、負荷バッファ１０５が単位利得を持ち、スイッチ１４０が開かれること（図７Ｄ）とに起因して、図７Ｂに見られるようにＶＯＵＴもＶ１にほぼ等しい電圧レベルにあることがわかる。第２の電圧レベル（Ｖ２）＋量ａに等しいほぼ一定の電圧レベル（図示せず）が第１の予備バッファ１３５に印加されて、第１の予備コンデンサ１３０がＶ２＋ａにほぼ等しい電圧レベル（ＶＲＥＳ＿ＯＵＴ＿Ａ）まで充電される（図７Ｃ）。
【００３４】
時刻ｔ１において、推移または推移サイクルが行われ、その際ＶＩＮはＶ１からＶ２へ上昇する。図７Ｄに示すように、スイッチ１４０は閉じられ、これにより、図７ＣのＶＲＥＳ＿ＯＵＴ＿Ａの低下が示すように、第１の予備コンデンサ１３０が容量性負荷１２０の中へ放電を行うことが可能となり、図７Ｂに示すように、容量性負荷に印加された電圧（ＶＯＵＴ）がＶ２へ急速に上昇する。その後短時間で、時刻ｔ２において、図７Ｄに示すようにスイッチ１４０が開かれ、ＶＲＥＳ＿ＯＵＴ＿Ａは、Ｖ１からＶ２へのＶＩＮの次の推移を行う準備として、Ｖ２＋ａにほぼ等しい電圧レベルまで第１の予備コンデンサ１３０を充電しながらｔ２からｔ５までの間上昇する。
【００３５】
上記と同時に、第２の電圧レベル（Ｖ１）−量ａに等しいほぼ一定の電圧レベル（図示せず）が第２の予備バッファ２３５に印加され、第２の予備コンデンサ２４０が、Ｖ１−ａにほぼ等しい電圧レベル（ＶＲＥＳ＿ＯＵＴ＿Ｂ）まで充電される（図７Ｅ）。時刻ｔ２からｔ３まで、ＶＲＥＳ＿ＯＵＴ＿Ｂは上昇を続け、Ｖ２からＶ１へのＶＩＮの推移を行う準備として、Ｖ１−ａにほぼ等しい電圧レベルまで第２の予備コンデンサ２４０の充電を行う。図７Ｆに示すように、時刻ｔ３に、スイッチ２４５が閉じられ、これにより、図７ＥのＶＲＥＳ＿ＯＵＴ＿Ｂの上昇が示すように、第２の予備コンデンサ２４０が容量性負荷１２０を充電して、図７Ｂに示すように、容量性負荷１２０に印加された電圧（ＶＯＵＴ）をＶ１まで急速に下げることが可能となる。その後短時間で、時刻ｔ４に、図７Ｆに示すようにスイッチ２４５が開かれ、次いで、ＶＲＥＳ＿ＯＵＴ＿Ｂは、Ｖ２からＶ１への次の推移を行う準備として、Ｖ１−ａにほぼ等しい電圧レベルまで第２の予備コンデンサ２４０の充電を行う。
【００３６】
時刻ｔ５からｔ６までの間、スイッチ１４０が再び閉じられ、上記一連のイベントが繰り返されて、Ｖ１からＶ２までＶＯＵＴが高速に駆動される。
【００３７】
オンチップ高電圧ポンプと、複数の記憶素子１７５とを有する不揮発性メモリシステムであって、約７ボルトおよび約７００マイクロアンペア（μＡ）で複数のＦＥＴが駆動されるとき、上記記憶素子の各々が、約１ナノファラド（ｎｆ）の容量性負荷を出力できる十分な数の複数のＦＥＴ１８０を備えた不揮発性メモリシステムの場合、本発明に基づくドライバは約２００ナノセカンド（ｎＳ）からの応答時間を与えるが、これは一般に、上記のような容量性負荷の駆動用として少なくとも２マイクロセカンド（μＳ）の応答時間を持つ従来のドライバに比べて約９０％の応答時間の向上すなわち短縮となることが知られている。さらに、ドライバ１００は実質的な消費電力の増加を伴うことなく上記パフォーマンスの上昇を達成する。或る状況では、バッファ１０５、１３５の設計を単純化し、バイアス電流の低減を図ることが可能であるため、従来のドライバに比べて約３０％から約７０％の消費電力の低減が可能となる。
【００３８】
たとえ、本発明の或る実施態様の多数の特徴と利点が、本発明の様々な実施態様の構造と機能の詳細と共に上述の説明に記載されていたとしても、上記開示は例示的なものにすぎず、詳細について、特に、部分の構造と構成の問題について変更を行うことも可能であることを理解されたい。例えば、別の実施態様では、（低電荷から高電荷へあるいは高電荷から低電荷への）推移の一方のみについて電荷共有を利用することも可能である。唯一のタイプの推移が迅速に発生する必要がある場合、あるいは、容量性負荷を駆動するバッファが他の推移よりもずっと高速な１つのタイプの推移を引き起こす可能性がある場合、この電荷共有を利用する方が望ましい場合もある。すなわち、負荷バッファ自身が低い電圧から高い電圧へ負荷を迅速に切り替えることができる場合、高い推移から低い推移の場合にのみ上述の方法を利用してもよい。さらに別の実施態様では、３以上の電圧レベル間での変化が求められる場合、応用として３以上の予備コンデンサおよび／または予備バッファの利用も可能である。したがって、添付の特許請求の範囲は、本明細書に記載の好ましい実施態様に限定すべきではなく、請求項を表現する文言の広い一般的意味により示される最大範囲に限定すべきである。
【図面の簡単な説明】
【図１】
本発明の実施態様に従う予備回路を含む容量性負荷を駆動するドライバのブロック図である。
【図２Ａ】
本発明の実施態様に従うドライバの入力に印加される入力電圧（ＶＩＮ）を示すグラフである。
【図２Ｂ】
本発明の実施態様に従うドライバにより容量性負荷に印加される出力電圧（ＶＯＵＴ）を示すグラフである。
【図２Ｃ】
本発明の実施態様に従うドライバ内の予備バッファの入力に印加される入力電圧（ＶＲＥＳ＿ＩＮ）を示すグラフである。
【図２Ｄ】
本発明の実施態様に従うドライバ内の予備バッファの出力電圧（ＶＲＥＳ＿ＯＵＴ）を示すグラフである。
【図３Ａ】
本発明の実施態様に従うドライバ内の第１のスイッチ位置を示すグラフである。
【図３Ｂ】
容量性負荷と予備コンデンサ間での電荷転送中に容量性負荷から負荷バッファを電気的に絶縁するための本発明の実施態様に従うドライバ内の第２のスイッチ位置を示すグラフである。
【図４】
本発明の実施態様に従うドライバが特に有用となる不揮発性メモリシステムにおける記憶素子のブロック図である。
【図５】
本発明の実施態様に従うドライバの作動方法を示すフローチャートである。
【図６】
予備回路を含む容量性負荷を駆動するための本発明の別の実施態様に従うドライバのブロック図である。
【図７Ａ】
本発明の実施態様に従う図６のドライバの入力に印加される入力電圧（ＶＩＮ）を示すグラフである。
【図７Ｂ】
本発明の実施態様に従う図６のドライバにより容量性負荷に印加される出力電圧を示すグラフである。
【図７Ｃ】
本発明の実施態様に従う図６のドライバ内の第１の予備バッファの出力電圧（ＶＲＥＳ＿ＯＵＴ＿Ａ）を示すグラフである。
【図７Ｄ】
容量性負荷から第１の予備バッファを絶縁するための本発明の実施態様に従う図６のドライバ内の第１のスイッチ位置を示すグラフである。
【図７Ｅ】
本発明の実施態様に従う図６のドライバ内の第２の予備バッファの出力電圧（ＶＲＥＳ＿ＯＵＴ＿Ｂ）を示すグラフである。
【図７Ｆ】
容量性負荷から第２の予備バッファを絶縁するための本発明の実施態様に従う図６のドライバ内の第２のスイッチ位置を示すグラフである。
【図１】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７Ｄ】
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【図７Ｆ】
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【国際公開パンフレット】
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2004519812.tif 000012
2004519812.tif 000013
2004519812.tif 000014
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2004519812.tif 000032
【国際公開パンフレット（コレクトバージョン）】
2004519812.tif 000033
【国際調査報告】
2004519812.tif 000034
2004519812.tif 000035