(57)【要約】最小のジッタでクロック信号を合成するためのカウンタ。本発明のカウンタは、第１のカウンタ段、前記第１のカウンタ段に接続されたルックアヘッド回路入力、前記カウンタの出力として、前記第１のカウンタ段の出力か、または前記ルックアヘッド回路の出力かを選ぶための選択回路とが構成されている。特定の実施形態では、第１のカウンタ段は、毎秒Ｎサイクルの周波数を有する第１のクロック信号を受信し、毎秒Ｍサイクルの周波数を有する第２のクロック信号を出力するようにされている。第１のカウンタ段にはアキュムレータが構成されていて、アキュムレータは、瞬間計数がＮ−Ｍの値を越えるときにロールオーバー点を有する。ルックアヘッド回路は、現在のクロックサイクルの間に、前のクロックサイクルのロールオーバ点を判断する。ルックアヘッド回路は第２のカウンタ段であり、第２のクロック信号のライジングエッジまたはトレーリングエッジの何れがロールオーバ点により近いかを確認して、それに関する表示を出力するようにされている。【選択図】図１
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【特許請求の範囲】
【請求項１】
カウンタであって、
毎秒Ｎサイクルの周波数を有する第１のクロック信号を受信して、毎秒Ｍサイクルの周波数を有する第２のクロック信号を出力するための第１の手段であって、各サイクルにはライジングエッジとトレーリングエッジとが含まれていて、瞬間計数がＮ−Ｍの値を越えるときにロールオーバー点を有するアキュムレータが構成されている第１の手段と、
前記第２のクロック信号の前記ライジングエッジまたは前記トレーリングエッジの何れが、前記ロールオーバー点により近いかを確認して、それに関する表示を出力するための第２の手段と、
前記表示を使用して、出力信号を供給するための第３の手段とが構成されているカウンタ。
【請求項２】
前記第１の手段が、第１のＭ／Ｎカウンタである請求項１記載のカウンタ。
【請求項３】
前記第１のＭ／Ｎカウンタが、Ｄをデューティーサイクルとして、Ｍ／Ｎ：Ｄカウンタである請求項２記載のカウンタ。
【請求項４】
前記第２の手段が、ルックアヘッド回路である請求項２記載のカウンタ。
【請求項５】
前記ルックアヘッド回路が、現在のクロックサイクルの間に、前のクロックサイクルのロールオーバー点を判断する請求項４記載のカウンタ。
【請求項６】
前記第２の手段が、第２のＭ／Ｎカウンタである請求項２記載のカウンタ。
【請求項７】
前記第２のＭ／Ｎカウンタが、Ｍの値でプレロードされる請求項６記載のカウンタ。
【請求項８】
前記第２のＭ／Ｎカウンタには、第１の加算器、第２の加算器、マルチプレクサ、およびアキュムレータが構成されている請求項７記載のカウンタ。
【請求項９】
前記第１の加算器が、Ｍのプレロード値と前記アキュムレータの瞬間出力とを加算するようにされていて、前記第２の加算器が、−（Ｎ−Ｍ）のプレロード値と前記アキュムレータの瞬間出力とを加算するようにされている請求項８記載のカウンタ。
【請求項１０】
前記第１および第２の加算器の出力が、前記マルチプレクサに第１および第２の入力を供給する請求項９記載のカウンタ。
【請求項１１】
前記Ｍのプレロード値が、前記マルチプレクサに第３の入力を供給する請求項１０記載のカウンタ。
【請求項１２】
前記第２の加算器の出力の最上位ビットが、前記マルチプレクサに制御入力を供給する請求項１１記載のカウンタ。
【請求項１３】
前記マルチプレクサの出力が、前記アキュムレータへ入力される請求項１２記載のカウンタ。
【請求項１４】
前記アキュムレータの出力が、比較器へ供給される請求項１３記載のカウンタ。
【請求項１５】
前記比較器が、前記アキュムレータの出力がＭ／２とＭとの間であるかどうかを示す信号を出力する請求項１４記載のカウンタ。
【請求項１６】
前記第２のＭ／Ｎカウンタが、Ｍ／Ｎ：Ｄカウンタである請求項６記載のカウンタ。
【請求項１７】
前記第１の手段および前記第２の手段の出力をデグリッチするための手段がさらに構成されている請求項１記載のカウンタ。
【請求項１８】
前記カウンタを従来のカウンタと互換性をもたせるための手段がさらに構成されている請求項１記載のカウンタ。
【請求項１９】
カウンタであって、
第１のカウンタ段と、
前記第１のカウンタ段に接続されているルックアヘッド回路入力と、
前記カウンタの出力として、前記第１のカウンタ段の出力と前記ルックアヘッド回路の出力との間で選ぶための選択回路とが構成されているカウンタ。
【請求項２０】
前記第１のカウンタ段が、毎秒Ｎサイクルの周波数を有する第１のクロック信号を受信して、かつ毎秒Ｍサイクルの周波数を有する第２のクロック信号を出力するようにされていて、各サイクルにはライジングエッジとトレーリングエッジとが含まれていて、前記第１のカウンタ段にはアキュムレータが構成されていて、アキュムレータは、瞬間計数がＮ−Ｍの値を越えるときにロールオーバー点を有する請求項１９記載のカウンタ。
【請求項２１】
前記ルックアヘッド回路は、第２のカウンタ段であり、
第２のカウンタ段は、前記第２のクロック信号の前記ライジングエッジまたは前記トレーリングエッジの何れが、前記ロールオーバー点により近いかを確認し、かつそれに関する表示を出力するようにされている請求項１９記載のカウンタ。
【請求項２２】
前記第１のカウンタ段には、第１のＭ／Ｎカウンタが構成されている請求項２１記載のカウンタ。
【請求項２３】
前記第１のＭ／Ｎカウンタが、Ｍ／Ｎ：Ｄカウンタである請求項２２記載のカウンタ。
【請求項２４】
前記ルックアヘッド回路が、現在のクロックサイクルの間に、前のクロックサイクルのロールオーバー点を判断する請求項２１記載のカウンタ。
【請求項２５】
前記第２のカウンタ段が、第２のＭ／Ｎカウンタである請求項２１記載のカウンタ。
【請求項２６】
前記第２のＭ／Ｎカウンタが、Ｍの値でプレロードされる請求項２５記載のカウンタ。
【請求項２７】
前記第２のＭ／Ｎカウンタには、第１の加算器、第２の加算器、マルチプレクサ、およびアキュムレータが構成されている請求項２６記載のカウンタ。
【請求項２８】
前記第１の加算器が、Ｍのプレロード値と前記アキュムレータの瞬間出力とを加算するようにされていて、前記第２の加算器が、−（Ｎ−Ｍ）のプレロード値と前記アキュムレータの瞬間出力とを加算するようにされている請求項２７記載のカウンタ。
【請求項２９】
前記第１および第２の加算器の出力が、前記マルチプレクサに第１および第２の入力を供給する請求項２８記載のカウンタ。
【請求項３０】
前記Ｍのプレロード値が、前記マルチプレクサに第３の入力を供給する請求項２９記載のカウンタ。
【請求項３１】
前記第２の加算器の出力の最上位ビットが、前記マルチプレクサに制御入力を供給する請求項３０記載のカウンタ。
【請求項３２】
前記マルチプレクサの出力が、前記アキュムレータへ入力される請求項３１記載のカウンタ。
【請求項３３】
前記アキュムレータの出力が、比較器へ供給される請求項３２記載のカウンタ。
【請求項３４】
前記比較器が、前記アキュムレータの出力がＭ／２とＭとの間であるかどうかを示す信号を出力する請求項３３記載のカウンタ。
【請求項３５】
クロック信号を合成するための方法であって、
毎秒Ｎサイクルの周波数を有する第１のクロック信号を受信し、かつ毎秒Ｍサイクルの周波数を有する第２のクロック信号を出力し、各サイクルにはライジングエッジとトレーリングエッジとが含まれていて、瞬間計数がＮ−Ｍの値を越えるときにロールオーバー点を有するアキュムレータを使用するステップと、
前記第２のクロック信号の前記ライジングエッジまたは前記トレーリングエッジの何れが、前記ロールオーバー点により近いかを確認して、それに関する表示を出力するステップと、
前記表示を使用して、出力信号を供給するステップとが含まれている方法。
【発明の詳細な説明】
【０００１】
発明の背景
発明の分野
本発明は、ディジタル電子回路およびシステムに関する。とくに、本発明はカウンタに関する。
【０００２】
本発明は、個々の応用の例示的な実施形態に関連して本明細書に記載されているが、本明細書は、これらの実施形態に制限されないことを理解すべきである。本明細書に記載されている教示を理解できる当業者には、本発明の技術的範囲内における追加の変更、応用、および実施形態、並びに本発明が相当に利用される追加の分野が分かるであろう。
【０００３】
関連技術の説明
種々のディジタル回路では、イベントを追跡するのに、カウンタを使用している。さらに加えて、クロック信号と他の波形とを合成するのにも、カウンタを使用している。通常は、カウンタを使用して、第１の（より高い）クロック周波数から、第２の（より低い）クロック周波数を合成する。一般的に使用されているのは、簡単なＭ／Ｎ Ｄ形のカウンタである（なお、ＭおよびＮは整数であり、Ｄはデューティーサイクルを表わし、Ｍは合成クロック信号の所望の周波数を表わし、Ｎは源または基準のクロックの周波数を表わす）。
【０００４】
カウンタは、通常はライジングエッジカウンタであって、ライジングエッジカウンタでは、第１のクロック周波数からパルスを計数して、第２のクロック周波数においてパルスを定期的に出力する。したがって、Ｍ／Ｎカウンタは、基準クロックのＮのライジングエッジパルスを計数した後で、Ｍパルスを出力する。
【０００５】
これは、第１のクロック周波数が第２のクロック周波数の整数倍であるときは、比較的に簡単である。しかしながら、第１のクロックが第２のクロックの整数倍でないときは、クロック合成のタスクは、多少より困難になる。例えば、基準クロックが５メガヘルツ（ｍｅｇａｈｅｒｔｚ， ＭＨｚ）のクロックであり、１．５メガヘルツのクロックを合成することが必要であるときは、従来の教示にしたがうと、Ｍ／Ｎカウンタは、Ｍ＝３およびＮ＝１０にプログラムされ、基準クロックを３／１０によって効果的に乗算するか、または基準クロックの１０クロックパルスごとに３クロックパルスを出力する。通常は、カウンタの分解能は、全１クロック期間である。この誤差、すなわち実例において、２００ナノ秒、すなわち５メガヘルツの基準クロックの１クロック期間は、当業者にはジッタとして知られている。従来のＭ／Ｎ：Ｄカウンタで合成されるクロック信号が、クロックジッタを必要以上に受けるのは、従来のＭ／Ｎ：Ｄカウンタは、カウンタ列（ｃｏｕｎｔｅｒ ｓｅｑｕｅｎｃｅ）において、同じ点、すなわちロールオーバー点（ｒｏｌｌｏｖｅｒ ｐｏｉｎｔ）から出力クロックエッジを生成するからである。したがって、理想的な出力クロックエッジは、カウンタ期間の最後のクロックエッジと、ロールオーバのクロックエッジとの間の任意の場所に常に存在するので、出力クロックジッタは、ゼロから入力基準クロック期間において変化する。
【０００６】
都合が悪いことには、一定の高精度の応用では、このようなジッタを許容できない。１つのこのような応用には、ユニバーサルシリアルバス（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ， ＵＳＢ）の応用がある。この応用では、ジッタは、クロック回復処理を妨害するので、許容できない。別の例示的な応用には、アナログ対ディジタル変換の応用がある。これらの応用および他の応用では、Ｍ／Ｎ：Ｄカウンタが高周波数を処理することが重要である。しかしながら、この技術においてよく知られているように、Ｍ／Ｎ：Ｄカウンタの入力クロック周波数の範囲は、出力クロックにおけるジッタ量に直接的に相関する。
【０００７】
したがって、この技術において、ジッタの影響が改善されている、改良形のＭ／Ｎカウンタが必要とされている。
【０００８】
発明の概要
本発明のカウンタは、この技術における必要に対応している。例示的な実施形態では、本発明のカウンタには、第１のカウンタ段、前記第１のカウンタ段に接続されたルックアヘッド回路入力、前記カウンタの出力として、前記第１のカウンタ段の出力か、または前記ルックアヘッド回路の出力かを選ぶ選択回路とが構成されている。
【０００９】
特定の実施形態では、第１のカウンタ段は、毎秒Ｘサイクルの周波数を有する第１のクロック信号を受信し、毎秒（（Ｍ／Ｎ）＊Ｘ）の周波数を有する第２のクロック信号を出力するようにされている。第１のカウンタ段にはアキュムレータが構成されていて、アキュムレータは、瞬間計数がＮ−Ｍの値を越えるときにロールオーバー点を有する。
【００１０】
ルックアヘッド回路は、現在のクロックサイクルの間に、前のクロックサイクルのロールオーバ点を予測する。特定の例示的な実施形態では、ルックアヘッド回路は第２のカウンタ段であり、第２のクロック信号のライジングエッジまたはトレーリングエッジの何れが、ロールオーバ点により近いかを確認して、それに関する表示を出力するようにされている。
【００１１】
第１のカウンタ段は、第１のＭ／Ｎカウンタであることが好ましい。第１の好ましい実施形態では、第２のカウンタ段は、Ｍの値でプレロードされた第２のＭ／Ｎカウンタである。例示的な構成では、第２のＭ／Ｎカウンタには、第１の加算器、第２の加算器、マルチプレクサ、およびアキュムレータが構成されている。第１の加算器は、Ｍのプレロード値とアキュムレータの瞬間出力とを加算するようにされており、第２の加算器は、−（Ｎ−Ｍ）のプレロード値とアキュムレータの瞬間出力とを加算するようにされている。第１および第２の加算器の出力は、マルチプレクサに第１および第２の入力として供給される。Ｍのプレロード値は、マルチプレクサに第３の入力として供給される。第２の加算器の出力の最上位のビットは、マルチプレクサに制御入力として供給される。マルチプレクサの出力はアキュムレータへ入力され、アキュムレータの出力は比較器へ供給される。最後に、比較器は、アキュムレータの出力がＭ／２とＭとの間にあるかどうかを示す信号を出力する。
【００１２】
第１および第２のカウンタ段の出力をデグリッチするための回路は、従来のクロック合成器との後方互換性を与えるための構成と共に開示する。
【００１３】
発明の説明
ここで、説明の実施形態および応用例を添付の図面に関連して記載し、本発明の特長的な教示を開示する。
【００１４】
図１は、本発明のデュアルエッジＭ／Ｎカウンタの例示的な構成のブロック図である。本発明のカウンタ１０には、第１のカウンタ段１２、第２のカウンタ段１４、およびデグリッチング回路１６が構成されている。第１のカウンタ段１２では、第１のシフトレジスタ１５から、所望の合成クロック周波数を生成するのに必要な第１の計数（Ｍ）を受信し、第２のシフトレジスタ１７から、源または基準のクロック周波数（Ｎ）と所望のクロック周波数（Ｍ）との差の反数に相当する値（−（Ｎ−Ｍ））を受信する。（入力（Ｍ）および（−（Ｎ−Ｍ））は、ハードコード化されるか、またはこの技術において普通の技能をもつ者には分かる他の手段によって供給される。）第１のシフトレジスタ１５および第２のシフトレジスタ１７への入力は、インターフェイス１３によって供給される。
【００１５】
第１のカウンタ段１２は、実質的に、従来の教示にしたがって構成されたＭ／Ｎカウンタである。第１のカウンタ段１２には、第１の加算器１８、第２の加算器１９、マルチプレクサ２０、Ｄ−Ｑフリップフロップ２２、および比較器２４が構成されている。第１の加算器１８は第１のシフトレジスタ１５から、第２の加算器１９は第２のシフトレジスタ１７から、第１の入力をそれぞれ受信する。第１および第２の加算器１８、１９はフリップフロップ２２から、第２の入力を供給される。第１および第２の加算器１８、１９の出力は、マルチプレクサ２０に第１および第２の入力として、それぞれ供給される。さらに加えて、第２の加算器１９の出力の最上位ビット（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ， ＭＳＢ）は、マルチプレクサ２０に制御入力として供給される。より十分に別途記載するように、ＭＳＢの増大から、マルチプレクサ２０が、第１の加算器１８の出力ではなく、第２の加算器１９の出力を選択することが分かる。
【００１６】
マルチプレクサ２０の出力は、フリップフロップ２２のＤ入力へ接続されている。フリップフロップ２２の出力は、既に記載したように第１および第２の加算器１８、１９へフィードバックされ、比較器回路２４へ供給される。比較器回路２４は、フリップフロップ２２の出力を、記憶されているデューティーサイクルの閾値Ｄと比較し、それに応答して、正のエッジパルスの検出を示す信号を出力する。したがって、比較器２４は、フリップフロップ２２の出力がデューティーサイクルＤよりも小さいときには必ず、正のエッジパルスを出力する。フリップフロップ２２の値がＤ以上であるときは、出力はロー状態（ｌｏｗ ｓｔａｔｅ）へ遷移する。別の正のエッジを生成するには、出力をローへ遷移しなければならないことに注意すべきである。
【００１７】
第２のカウンタ段１４は、第１のカウンタ段１２と実質的に同じであるが、相違点が２つあり、すなわち、１）第２のカウンタ段１４内のマルチプレクサ３０は、２つの入力からではなく、３つの入力から選択するようにされていることと、２）第２のカウンタ段１４の比較器３４が、第２のフリップフロップ３２の出力がＭ／２よりも大きく、かつＭよりも小さいかどうかを確認するために検査することとが異なる。第２のカウンタ段１４には、第３の加算器２６、第４の加算器２８、マルチプレクサ３０、第２のフリップフロップ３２、および比較器３４が構成されている。第３の加算器２６は第１のシフトレジスタ１５から、第４の加算器２８は第２のシフトレジスタ１７から入力を受信する。第３および第４の各加算器の第２の入力は、第２のフリップフロップ３２の出力によって供給される。第１のカウンタ段１２内の各加算器のように、第４および第３の加算器２８、２６の各出力は、マルチプレクサ３０に第１および第２の入力として、それぞれ供給される。
【００１８】
マルチプレクサ３０への第３の入力は、第１のシフトレジスタ１５の出力によって供給される。したがって、マルチプレクサ３０は、合成クロック信号の所望の計数（Ｍ）でプレロードされる。リセット信号は、第１のカウンタ段１２の第１のフリップフロップ２２と第２のカウンタ手段１４のマルチプレクサ３０とへ供給されることに注意すべきである。マルチプレクサ３０は、リセット信号により、第３の入力（すなわち、第１のシフトレジスタ１５の出力）を選択する。したがって、第１のカウンタ段１２のマルチプレクサ２０にＭの値が知らされる１クロックサイクル先に、第２のカウンタ段１４のマルチプレクサ３０にはＭの値が知らされている。
【００１９】
２つのカウンタ段１２および１４の入力および設計は等しいが、当業者には、マルチプレクサ３０をプレロードすることにより、第２のカウンタ段１４がルックアヘッドカウンタとして働くことができることが分かるであろう。第２のカウンタ段１４は、Ｍにリセットして、ロールオーバー点を１サイクル先に判断する。
【００２０】
マルチプレクサ３０の出力は、第２のフリップフロップ３２へ供給される。当業者には、第１のフリップフロップ２２および第２のフリップフロップ３２は、実際には、Ｎの値を量子化することによって判断されるビット幅のフリップフロップ（または１ビットシフトレジスタ）のバンクであることが分かるであろう。第２のフリップフロップ３２の出力は、第２の比較器回路３４によって２つの閾値と比較される。第１の閾値はＭ／２の計数であり、第２の閾値はＭの計数である。第２のフリップフロップ３２の出力が、Ｍ／２よりも大きく、かつＭよりも小さいときは、第２の比較器３４は、負のエッジの検出を知らせるパルスを出力する。より十分に別途記載するように、比較器３４は、合成パルスの負のエッジが、リーディングエッジよりも、ロールオーバー点により近いかどうかを示す。ロールオーバー点は、カウンタが、前の計数を終了して、新しい計数を開始する点である。
【００２１】
より十分に別途記載するように、本発明の教示にしたがって、カウンタ１４のロールオーバ点は、入力基準のクロックエッジの何れが理想的な出力のクロックエッジにより近いかを確認するのに使用される。ロールオーバー値がＭ／２よりも小さいときは、ロールオーバのクロックエッジが、理想的な出力のクロックエッジに、より近い。ロールオーバー値がＭ／２よりも大きいときは、ロールオーバーの正のエッジの前の負のクロックエッジがより近いエッジである。もちろん、値がＭ／２に正確に等しいときは、理想的な出力のクロックエッジは任意に選ばれる。第１のカウンタ段１２の出力は、デグリッチング回路１６内の第３のフリップフロップ３６へ入力され、第１のカウンタ段１４の出力は、第４のフリップフロップ３８へ入力される。第４のフリップフロップ３８の出力は、ラッチ４０へ供給される。本発明の教示にしたがって、第１および第２のカウンタ段１２、１４のフリップフロップ、加算器、および比較器、並びに第１および第２のシフトレジスタは、基準クロック４８のリーディングエッジまたは正のエッジでクロックされ、ラッチ４０は基準クロックのトレーリングエッジまたは負のエッジでクロックされる。したがって、当業者には分かるように、ラッチ４０は、負のエッジ信号から１／２クロックサイクルずれて供給する。ＯＲゲート４２は、ラッチ４０の出力と第３のフリップフロップ３６の出力とを結合する。ＯＲゲートの出力は、所望の合成クロック信号である。
【００２２】
ＯＲゲート４２の出力は、後方互換性により、第３のマルチプレクサ４４の第１の入力として供給される。第３のマルチプレクサ４４への第２の入力は、第３のフリップフロップ３６の出力によって供給される。当業者には、ＯＲゲート４２および第３のマルチプレクサ４４とが協働することにより得られる後方互換性は、第２の（ルックアヘッドの）カウンタ段１４およびラッチ４０によって行われる負のエッジの検出が、タイミングおよび制御回路５０から“正のエッジ専用モード（Ｐｏｓｉｔｉｖｅ Ｅｄｇｅ Ｏｎｌｙ Ｍｏｄｅ）”信号を受信したときに、選択解除されるといったものであることが分かるであろう。
【００２３】
タイミングおよび制御回路５０は、組み合わせ論理か、または当業者には分かるであろう他の適切な手段によって実行される。
【００２４】
図２は、本発明のＭ／Ｎカウンタの動作を示すタイミング図である。既に記載したように、初期計数（Ｍ）は第１の加算器１８、第３の加算器２６、および第２のマルチプレクサ３０へ供給され、ロールオーバー値（−（Ｎ−Ｍ））は第２の加算器１９および第４の加算器２８へ供給される。この時点では、第１のフリップフロップ２２の出力（ｑ２）および第２のフリップフロップ３２の出力（ｑ１）は、ローである。したがって、第２および第４の加算器１９、２８の出力はローである。このために、第１および第２のマルチプレクサ２０、３０は、基準クロック４８の第１のリーディングエッジにおいて、デフォルトの入力を選択する。第１のマルチプレクサ２０は第１の加算器１８の出力を選択し、第２のマルチプレクサ３０はシフトレジスタ１５の出力を選択する。しかしながら、第１の加算器１８があるために、第１のマルチプレクサ２０はＭの初期計数を、１クロックサイクル遅れて受信する。したがって、既に記載したように、第２のカウンタ段１４は、第１のカウンタ段１２よりも１クロックサイクル先行して、ルックアヘッド回路として働く。
【００２５】
基準クロックの連続パルスでは、初期値Ｍは、第１のフリップフロップ２２によって、ついに出力される。マルチプレクサ２０は、信号の加算（ｓｉｇｎｅｄ ａｄｄｉｔｉｏｎ）を行う。第１の加算器１８は初期値Ｍを、連続する各クロックパルスにおいて、Ｍずつインクリメントする。フリップフロップ２２の出力が（Ｎ−Ｍ）、すなわちカウンタのロールオーバ点を越えるまで、第１のマルチプレクサ２０は、この新しい値をフリップフロップ２２へ送る。フリップフロップ２２の出力が（Ｎ−Ｍ）を越えると、マルチプレクサ２０は、フリップフロップ２２のＤ入力へゼロを出力し、第１のフリップフロップ２２の出力はゼロに戻り、カウンタ１２は再び計数を開始する。第１のフリップフロップ２２によって出力されたパルスは、システムのデューティーサイクル（ｄｕｔｙ ｃｙｃｌｅ， Ｄ）に達するまで、比較器２４へ送られる。
【００２６】
第２のカウンタ段１４の動作は第１のカウンタ段１２の動作と同じであるが、第２のカウンタ段１４は、第１のカウンタ段１２よりも１クロックサイクル先行して動作していて、第２のカウンタ段１４の第２のフリップフロップ３２の出力を検査して、ロールオーバー点が理想的な合成クロックパルスのリーディングエッジに近いかを比較器３４によって判断することが異なる。ロールオーバー点がＭ／２とＭとの間であるときは、比較器３４は、基準クロックの負のエッジが、合成クロックの正のエッジよりも、理想的なエッジに、より近いことを知らせるパルスを出力する。
【００２７】
ようやく、デグリッチ回路１６内のＯＲゲート４２は、負のエッジ信号と正のエッジ信号とを有する合成クロック信号を出力する。既に記載したように、従来のＭ／Ｎ：Ｄカウンタによって合成されるクロック信号は、回路がカウンタ列において生成する出力クロックエッジが同じ点、すなわちロールオーバー点から常にずれているために、理想的なクロック周波数に対するクロックジッタを必要以上に受ける。その結果、理想的な出力のクロックエッジは、カウンタ期間の最後のクロックエッジと、ロールオーバーのクロックエッジとの間の任意の場所に常に存在するので、出力クロックジッタは、ゼロから入力基準クロックの期間において変化する。
【００２８】
しかしながら、本発明の教示にしたがって、本発明のデュアルエッジＭ／Ｎ：Ｄカウンタ１０は、理想的な出力クロックエッジが、クロック期間の前半に含まれているか、または後半に含まれているかに依存して、ロールオーバーの正のクロックエッジか、または前の負のクロックエッジかの何れかを知能的に選択する。このために、入力クロックが５０％のデューティーサイクルのクロックであると仮定すると、最大の出力クロックのジッタが、入力基準クロックの２分の１のクロック期間に低減するといった効果がある。
【００２９】
通常は、最大のクロックジッタは、クロック期間の最長パルスの継続期間に低減する。例えば、１００メガヘルツの入力クロックからは、４０％のデューティーサイクルにおいて、６ナノ秒の最大サイクル−対−サイクルジッタが得られる。カウンタのロールオーバー値から、何れの入力基準クロックエッジが理想的な出力クロックエッジにより近いことが分かる。ロールオーバー値がＭ／２よりも小さいときは、ロールオーバーのクロックエッジは、理想的な出力クロックエッジにより近い。ロールオーバー値がＭ／２よりも大きいときは、ロールオーバーの正のクロックエッジの前の負のクロックエッジが、より近いエッジである。もちろん、値がＭ／２に正確に等しいときは、理想的な出力のクロックエッジは任意に選択される。デュアルエッジＭ／Ｎ：Ｄカウンタは、ルックアヘッド回路を使用して、カウンタ期間の最後のクロックサイクルの間に、ロールオーバー値を判断する。ロールオーバー値がその時点で分かると、出力論理は、負のクロックが使用されているかどうかを判断することができる。これは、別途記載する図２のタイミング図に関連して示される。
【００３０】
図３は、本発明のデュアルエッジカウンタが、従来の教示にしたがって構成されているカウンタよりも、向上した性能をもつことを、５メガヘルツ・１．５メガヘルツの例を使用して、例示的に示している。従来のＭ／Ｎカウンタは、点１において１３４ナノ秒のジッタを有するが、理想的なエッジは、ロールオーバー点（５メガヘルツの基準クロックの８００ナノ秒のエッジ）の前の正のエッジにより近いので、本発明のデュアルエッジＭ／Ｎカウンタは、点２において３４ナノ秒のみのジッタを有する。理想的なエッジは、従来のＭ／Ｎのロールオーバー（１４００ナノ秒）により近いので、両方のカウンタは、点３および４において６７ナノ秒の等量のジッタを有する。
【００３１】
以上では、本発明が特定の応用の特定の実施形態を参照して記載されている。本発明の教示を理解できる当業者には、本発明の技術的範囲内の追加の変更、応用、および実施形態が分かるであろう。
【００３２】
したがって、本発明の技術的範囲内のこのような応用、変更、および実施形態の一部または全てを、本発明の特許請求項においてカバーすることが意図されている。
【図面の簡単な説明】
【図１】本発明のデュアルエッジＭ／Ｎカウンタの例示的な構成のブロック図。
【図２】本発明のデュアルエッジＭ／Ｎカウンタの動作を、５メガヘルツ・１．５メガヘルツの例において例示的に示すタイミング図。
【図３】従来のＭ／Ｎカウンタと、本発明のデュアルエッジＭ／Ｎカウンタとにおける性能の比較を示すタイミング図。
【図１】
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【図２】
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【図３】
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【国際公開パンフレット】
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【国際調査報告】
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