(57)【要約】メモリの集積密度を著しく減少させることなく、書込みマージン及び書込み選択性の増大をもたらすＭＲＡＭアーキテクチャが開示される。磁気抵抗ビット（１００ａ、１００ｂ、１００ｃ等）の長軸（１２２）に沿っているディジタル線電流（１３２ａ、１３２ｂ等）から磁界成分（１２４）を生成するように、磁気抵抗ビット（１００ａ、１００ｂ、１００ｃ等）の長軸（１２２）が、ディジタル線（１１０ａ、１００ｂ等）の軸に対して傾いている。
2004504715.tif 000002
【特許請求の範囲】
【請求項１】
長さに沿った軸を有する細長い磁気抵抗ビットと、
該磁気抵抗ビットに近接して配置され、長さに沿った軸を有する細長いワード線と、
前記磁気抵抗ビットに近接して配置され、長さに沿った軸を有する細長いディジタル線とを備え、
前記細長いディジタル線の軸が、前記細長いワード線の軸に対して実質的に垂直であり、
前記磁気抵抗ビットの軸が、前記細長いディジタル線の軸と平行でなく、且つ前記細長いワード線の軸に対して垂直でないように、前記細長い磁気抵抗ビットの軸が、前記細長いディジタル線の軸及び前記細長いワード線の軸に対して傾いている磁気抵抗記憶要素。
【請求項２】
前記磁気抵抗ビットの軸に沿って感知電流を選択的に供給するための感知電流生成手段と、
前記ワード線の軸に沿ってワード線電流を選択的に供給するためのワード線電流生成手段と、
前記ディジタル線の軸に沿ってディジタル線電流を選択的に供給するためのディジタル線生成手段と、
前記感知電流生成手段、前記ワード線電流生成手段、及び前記ディジタル線生成手段を制御するための制御部とをさらに備える請求項１に記載の磁気抵抗記憶要素。
【請求項３】
前記感知電流生成手段が、前記磁気抵抗ビットの少なくとも１つの端部に電気的に接続されている請求項２に記載の磁気抵抗記憶要素。
【請求項４】
各々の細長い磁気抵抗ビットが、長さに沿った軸を有し、行列に配列された前記細長い磁気抵抗ビットのアレイと、
各々の細長いワード線が、長さに沿った軸を有し、且つ対応する列の前記磁気抵抗ビットに近接して配置され、相互に実質的に平行に配置されているいくつかの前記細長いワード線と、
各々の細長いディジタル線が、長さに沿った軸を有し、且つ対応する行の前記磁気抵抗ビットに近接して配置され、相互に実質的に平行に配置されているいくつかの前記細長いディジタル線とを備え、
前記磁気抵抗ビットの各々の軸が、前記細長いディジタル線の軸と平行でなく、且つ前記細長いワード線の軸に対して垂直でないように、前記細長い磁気抵抗ビットの各々の軸が、前記細長いディジタル線の軸及び前記細長いワード線の軸に対して傾いている磁気抵抗メモリ。
【請求項５】
前記磁気抵抗ビットの軸が、相互に実質的に平行である請求項４に記載の磁気抵抗メモリ。
【請求項６】
各行の前記磁気抵抗ビットが、対応する感知線を形成するように、一列に電気的に接続されている請求項５に記載の磁気抵抗メモリ。
【請求項７】
前記感知線の選択された１つに感知電流を選択的に供給するための感知電流生成手段と、
前記ワード線の選択された１つにワード線電流を選択的に供給するためのワード線電流生成手段と、
前記ディジタル線の選択された１つにディジタル線電流を選択的に供給するためのディジタル線生成手段と、
前記感知電流生成手段、前記ワード線電流生成手段、及び前記ディジタル線生成手段を制御するための制御部とをさらに備える請求項６に記載の磁気抵抗メモリ。
【請求項８】
前記制御部が、
前記磁気抵抗ビットのアレイ中の選択された磁気抵抗ビットに書込みを開始するための手段であって、
前記感知電流生成手段に、前記選択された磁気抵抗ビットを含む感知線に前記感知電流を供給させるための手段と、
前記ディジタル線電流生成手段に、前記選択された磁気抵抗ビットを含む前記行に近接して配置されたディジタル線に、前記ディジタル線電流を供給させるための手段と、
前記ワード線電流生成手段に、前記選択された磁気抵抗ビットを含む前記列に近接して配置されたワード線に、前記ワード線電流を供給させるための手段とを含む書込みを開始するための手段を有する請求項７に記載の磁気抵抗メモリ。
【請求項９】
各々が長さに沿った軸を有する２以上の細長い磁気抵抗ビットと、
各々が長さに沿った軸を有し、且つ前記磁気抵抗ビットの対応する１つに近接して配置され、相互に実質的に平行な２以上の細長いワード線と、
前記磁気抵抗ビットの各々に近接して配置され、且つ軸に沿って配置されている細長いディジタル線とを備え、
該細長いディジタル線の軸が、前記細長いワード線の軸に対して垂直でないように、前記細長いワード線の軸に対して傾いており、
各々の前記細長い磁気抵抗ビットの軸が対応する前記細長いワード線の軸に対して実質的に垂直である磁気抵抗メモリ。
【請求項１０】
前記磁気抵抗ビットが、感知線を形成するように、一列に電気的に接続されている請求項９に記載の磁気抵抗メモリ。
【請求項１１】
前記感知線を介して前記磁気抵抗ビットに感知電流を選択的に供給するための感知電流生成手段と、
選択されたワード線にワード線電流を選択的に供給するためのワード線電流生成手段と、
前記ディジタル線にディジタル線電流を選択的に供給するためのディジタル線生成手段と、
前記感知電流生成手段、前記ワード線電流生成手段、及び前記ディジタル線生成手段を制御するための制御部とをさらに備える請求項１０に記載の磁気抵抗メモリ。
【請求項１２】
前記制御部が、
選択された磁気抵抗ビットに対して書込みを開始するための手段であって、
前記感知電流生成手段に、前記感知線に前記感知電流を供給させるための手段と、
前記ディジタル線電流生成手段に、前記ディジタル線に前記ディジタル線電流を供給させるための手段と、
前記ワード線電流生成手段に、前記選択された磁気抵抗ビットに近接して配置されている前記ワード線に、前記ワード線電流を供給させるための手段とを備えた書込みを開始するための手段を有する請求項１１に記載の磁気抵抗メモリ。
【請求項１３】
各々が長さに沿った軸を有する２以上の細長い磁気抵抗ビットと、
各々が長さに沿った軸を有し、且つ各々が前記磁気抵抗ビットの対応する１つに近接して配置されている２以上の細長いワード線と、
前記２以上の磁気抵抗ビットの各々に近接して配置されている細長いディジタル線とを備え、
前記細長い磁気抵抗ビットの各々の軸が、対応する前記細長いワード線の軸に対して実質的に垂直であり、
前記細長いディジタル線が、少なくとも各々の前記磁気抵抗ビットの領域において、各々の前記細長いワード線の軸に対して実質的に平行に配置されている磁気抵抗メモリ。
【請求項１４】
前記細長いディジタル線が、各々の前記磁気抵抗ビットの間の領域において、各々の前記細長いワード線の軸に対して実質的に垂直である請求項１３に記載の磁気抵抗メモリ。
【請求項１５】
前記細長いディジタル線が、第１の方向から第１の磁気抵抗ビットに近づき、且つ第２の方向から第２の磁気低抵抗ビットに接近する請求項１３に記載の磁気抵抗メモリ。
【請求項１６】
前記第１の磁気抵抗ビット及び前記第２の磁気抵抗ビットが物理的に相互に隣り合っている請求項１５に記載の磁気抵抗メモリ。
【請求項１７】
前記細長いディジタル線がジグザグ形パターンである請求項１６に記載の磁気抵抗メモリ。
【請求項１８】
前記磁気抵抗ビットが、感知線を形成するように、一列に電気的に接続されている請求項１３に記載の磁気抵抗メモリ。
【請求項１９】
前記感知線を介して前記磁気抵抗ビットに感知電流を選択的に供給するための感知電流生成手段と、
選択されたワード線にワード線電流を選択的に供給するためのワード線電流生成手段と、
前記ディジタル線にディジタル線電流を選択的に供給するためのディジタル線生成手段と、
前記感知電流生成手段、前記ワード線電流生成手段、及び前記ディジタル線生成手段を制御するための制御部とをさらに備える請求項１８に記載の磁気抵抗メモリ。
【請求項２０】
前記制御部が、
選択された磁気抵抗ビットに対して書込みを開始するための手段であって、
前記感知電流生成手段に、前記感知線に前記感知電流を供給させるための手段と、
前記ディジタル線電流生成手段に、前記ディジタル線にディジタル線電流を供給させるための手段と、
前記ワード線電流生成手段に、前記選択された磁気抵抗ビットに近接して配置される前記ワード線に、前記ワード線電流を供給させる手段とを備えた書込みを開始するための手段を有する請求項１９に記載の磁気抵抗メモリ。
【発明の詳細な説明】
【０００１】
【発明の背景】
本発明は不揮発メモリに関し、特に、１つ又は複数のワード線（ｗｏｒｄ ｌｉｎｅ）と１つ又は複数のディジタル線（ｄｉｇｉｔａｌ ｌｉｎｅ）とを使用して、個々のメモリビットを選択し、書き込む巨大磁気抵抗（ＧＭＲ）メモリに関する。
【０００２】
様々な種類のディジタルメモリが、コンピュータ及びコンピュータシステム部品、ディジタル処理システムなどで、広く使用されている。そのようなメモリは、一般的には薄膜材料である各メモリセル中の磁気材料の磁化の択一的状態としてのディジタルビットの記憶に基づいて、非常に効果的に形成することができる。これらの膜は、その膜に生じる磁化の方向に基づいて情報が記憶される薄い磁気抵抗膜である。この情報は、一般に、磁化状態を求める誘導性感知、又は各状態の磁気抵抗感知のいずれかによって得られる。
【０００３】
そのような薄膜磁気抵抗メモリは、好都合なことに、モノリシック集積回路の表面に設けることができ、それによって、モノリシック集積回路上でメモリセルとメモリ動作回路との電気的接続が容易になっている。そのように設けられるとき、薄膜磁気抵抗メモリセルの大きさを小さくし、集積密度を高めて、記憶ディジタルビットの大きな密度を達成することが望ましい。
【０００４】
多くの薄膜磁気抵抗メモリは、いくつかの平行なディジタル線と交わるいくつかの平行なワード線を含んでいる。薄い磁気抵抗膜は、各ワード線とディジタル線の交点に設けられる。そのように、薄膜磁気抵抗セルは、一般に、いくつかの行及びいくつかの列を有するアレイ状に構成される。
【０００５】
図１は、従来の薄膜磁気ランダムアクセスメモリ（ＭＲＡＭ）のアーキテクチャを示す模式図である。平行なワード線１２、１４、１６、１８及び２０は縦方向に設けられ、また、平行なディジタル線２２及び２４は横方向に設けられる。図では、ＭＲＡＭアレイの一部だけを示している。薄膜磁気抵抗メモリセルは、各ワード線とディジタル線の交点に設けられる。具体的に図１を参照すれば、薄膜磁気抵抗メモリセル２８ａ、２８ｂ、２８ｃ、２８ｄ及び２８ｅは、それぞれ、ディジタル線２２とワード線１２、１４、１６、１８及び２０との交点に設けられている。同様に、薄膜磁気抵抗メモリセル３０ａ、３０ｂ、３０ｃ、３０ｄ及び３０ｅは、それぞれ、ディジタル線２４とワード線１２、１４、１６、１８及び２０との交点に設けられている。
【０００６】
各行の薄膜磁気抵抗メモリセルは、一般に、対応する感知線（ｓｅｎｓｅ ｌｉｎｅ）を形成するように、一列に接続される。例えば、行３２に対応する薄膜磁気抵抗メモリセル２８ａ、２８ｂ、２８ｃ、２８ｄ及び２８ｅは、感知線３４を形成するように、一列に接続されている。感知線３４は、一般に、薄膜磁気抵抗メモリセルの各端部を隣り合う薄膜磁気抵抗メモリセルの端部に接続するために、いくつかの非磁性コネクタ３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ及び３４ｆを含んでいる。非磁性接続子３４ａ、３４ｂ、３４ｃ、３４ｅ、及び３４ｆは、一般に、従来の金属相互接続層を使用して形成される。感知線は、薄膜磁気抵抗メモリセルの特定の行に電流を供給し、最終的に、そのセルのうちの選択されたセルの抵抗を感知する。
【０００７】
選択されたメモリセルに値（即ち、０又は１）を書き込むために、選択されたメモリセルに近接して配置されたワード線に、ワード線電流が供給される。同様に、ディジタル線電流は、選択されたメモリセルに近接して配置されたディジタル線に供給される。ある場合には、感知線電流は、選択されたメモリセルを含む感知線にも供給される。
【０００８】
ワード線電流の極性によって、一般に、選択されたメモリセルに書き込まれる値が決定される。このことをさらに説明するために、ディジタル線４６及びワード線１２がメモリセル４０の上側に配置されているものと仮定して、ワード線電流４０、ディジタル線電流４２、及び感知電流４４によってメモリセル３０ａに生成される磁界を図１に示す。対応するワード線又はディジタル線がメモリセルの下側に配置されている場合には、これらの電流の極性は変わる。
【０００９】
ワード線電流４０によって生成される磁界Ｈｗｌ４８は、図示したように、メモリセル３０ａの長軸に沿って右向きである。ディジタル線電流４２によって生成される磁界Ｈｄｌ５０は、メモリセル３０ａの短軸に沿って上向きである。最後に、感知線電流４４によって生成される磁界Ｈｓｌは、メモリセル３０ａの短軸に沿って上向きである。
【００１０】
ワード線電流４０によって生成される磁界Ｈｗｌ４８は、長軸方向の力を与えて、選択されたメモリセルの磁化ベクトルを右向きに切り換える。これは、図示した例では、書き込むべき所望の値に対応する。ディジタル線電流４２及び感知線電流４４によって、それぞれ、生成される磁界Ｈｄｌ５０及びＨｓｌは、選択されたメモリセルの磁気ベクトルの切り換えを引き起こすのに必要な横方向のトルクを与える。
【００１１】
図２は、ＭＲＡＭメモリセルの一般的な書込みマージン曲線を示すグラフである。グラフのｘ軸は、一般にワード線電流によって与えられる、メモリセル３０ａの長軸に沿った磁界成分Ｈｗｌ４８を表す。ｙ軸は、一般にディジタル線電流（及び、そのように供給されているときの感知線電流）によって与えられる、メモリセル３０ａの短軸と交わる磁界成分Ｈｄｌ５０を表す。メモリセル３０ａに書き込むために要求されるＨｗｌ４８とＨｄｌ５０の様々な組合せは、曲線５６で表される。
【００１２】
書込みマージンを与えるために、Ｈｗｌ４８とＨｄｌ５０の和（これにより、ベクトル５８が生成される）は、曲線５６の右方向でなければならない。Ｈｗｌ４８とＨｄｌ５０の和が曲線５６に近いほど、書込みマージンは少なくなる。書込みマージンが減少するにつれて、選択されたメモリセルに確実に書き込むことが、ますます困難になる。また、別の選択されないメモリセルが偶然に書き込まれるのを防ぐことも、ますます困難になる。この制限を克服するために、多くの場合、メモリセルのビット寸法、縁の凹凸、及びビット端部の汚染レベルの制御について非常に厳しいプロセス上の要求があることが多い。メモリセルの大きさが小さくなって集積密度が高くなるにつれて、これらのプロセス上の要求は特に負担になる。
【００１３】
多くの場合、磁気抵抗メモリセルはＧＭＲ型メモリセルである。ＧＭＲ型セルは、一般に、いくつかの非磁性保磁層（ｎｏｎ−ｍａｇｎｅｔｉｃ ｃｏｅｒｃｉｖｅ ｌａｙｅｒ）で分離されたいくつかの磁性層を含む。非常に好都合なことに、磁界がある閾値を超えて加えられるとき、ＧＭＲ型セルの１つ又は全ての層で、磁気ベクトルは一方向から反対方向に非常に急速に切り換わることができる場合が多い。磁気ベクトルの一方又は両方が切り換わるときに、感知線を介してメモリセルを通して感知電流を流し、抵抗間の差（ＧＭＲ比）を感知することによって、一般に、ＧＭＲ型セルに記憶されている状態を読み取ることができる。
【００１４】
多くのＧＭＲ型セルの制限は、磁気ベクトルを切り換えるために必要な磁界が比較的高いことであり、このことは、比較的大きな切換え電流が必要なことを意味する。この電流即ち磁界の増大は、特に大きなメモリアレイにおいて、大きな動作電力の原因になり得る。ＧＭＲセルの大きさが小さくなり、より高密度の用途に対応するとき、必要な切換え磁界もまた大きくなる。そのような環境では、ワード線及び／又はディジタル線の電流密度は、Ｃｕメタライゼーションに関しても大きくなり過ぎると考えられる。
【００１５】
そのようなデバイスの書込みマージンを大きくし、且つ電流密度条件を緩和する１つの方法が、論文「０．２ミクロン幅の多層ＧＭＲメモリ素子の実験的及び解析的特性（Ｅｘｐｅｒｉｍｅｎｔａｌ ａｎｄ Ａｎａｌｙｔｉｃａｌ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ ０．２ Ｍｉｃｒｏｎ Ｗｉｄｅ， Ｍｕｌｔｉ−ｌａｙｅｒ， ＧＭＲ， Ｍｅｍｏｒｙ Ｅｌｅｍｅｎｔｓ）」， Ｐｏｈｍ他， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｍａｇｎｅｔｉｃｓ， Ｖｏｌｕｍｅ ３２， Ｎｏ．５， Ｓｅｐｔｅｍｂｅｒ １９９６ の図５に示されている。Ｐｏｈｍ他の図５は、メモリセルの長軸に対してある角度でメモリセルを横切るディジタル線を、三角形状パターンで示している。図２を参照すれば、そのような配列で、メモリセルの短軸に沿った成分とメモリセルの長軸に沿った成分の２つの成分を持った磁界Ｈｄｌ７０が生成される可能性がある。この磁界がワード線の磁界Ｈｗｌ４８と組み合わされるとき、結果として得られる磁気ベクトル７２は、図示したように曲線５６を越えてより遠くへ延びて、図１で例示したＭＲＡＭアーキテクチャに比べて、書込みマージンの増大７４及び書込み選択性の増大をもたらすことができる。
【００１６】
Ｐｏｈｍ他の限界は、ディジタル線の三角形状パターンのために、少なくとも、実質的に直線の平行なディジタル線及びワード線を使用するメモリに比べて、メモリの集積密度が非常に低くなると考えられることである。Ｐｏｈｍ他の図５から分かるように、ディジタル線間の最小間隔は０．２５μｍと示されており、この間隔は、使用されたプロセスの特定の設計ルールによっておそらく決まるであろう。ディジタル線がメモリセルと３０度の角度で交差すると想定すると、ｙ方向のディジタル線間の実効間隔は０．２９μｍであり（０．２５μｍ／ｃｏｓ（３０度））、これは集積密度の１６％の減少を意味する。
【００１７】
Ｐｏｈｍ他の別の限界は、図５に示されるディジタル線の構成では、メモリセルの長軸に沿って限られた磁界成分が生成されるに過ぎないということである。いくつかのＭＲＡＭの用途では、メモリセルの長軸に沿った磁界成分を最大にすることが望ましいことがある。したがって、メモリの集積密度を著しく減少させることなく、書込みマージン及び書込み選択性の増大をもたらすＭＲＡＭアーキテクチャが望まれる。また、メモリセルの長軸に沿った磁界成分を最大にするＭＲＡＭアーキテクチャが望まれる。
【００１８】
【発明の概要】
本発明は、メモリの集積密度を著しく減少させることなく、書込みマージン及び書込み選択性の増大をもたらすＭＲＡＭアーキテクチャを提供することによって、従来技術に関連した欠点の多くを克服する。また、本発明は、メモリセルの長軸に沿った磁界成分を最大にするＭＲＡＭアーキテクチャを提供する。
【００１９】
本発明の第１の例示的な実施の形態では、細長いワード線と細長いディジタル線の交点に細長い磁気抵抗ビットを備えた磁気抵抗記憶要素が提供される。細長いディジタル線は、実質的に直線であり、且つ細長いワード線に対して実質的に垂直方向である。しかし、従来技術とは異なり、細長い磁気抵抗ビットの軸は、細長いディジタル線の軸と平行でなく、且つ細長いワード線の軸に対して垂直でないように、細長いディジタル線の軸と細長いワード線の軸に対して傾いている。
【００２０】
上記した細長い磁気抵抗記憶要素は、磁気抵抗（ＭＲＡＭ）メモリを形成するように、同じ形の細長い磁気抵抗ビットのアレイで実現されるのが好ましい。磁気抵抗ビットのアレイは、いくつかの行と列を備えるように配列されるのが好ましい。いくつかの細長いワード線は、互いに実質的に平行に、且つ対応する列の磁気抵抗ビットだけに近接するように設けられている。また、いくつかのディジタル線は、互いに実質的に平行に、且つ対応する行の磁気抵抗ビットだけに近接するように設けられている。磁気抵抗ビットの各行中の磁気抵抗ビットは、対応する感知線を形成するように、一列に電気的に接続されているのが好ましい。
【００２１】
各々の細長い磁気抵抗ビットの長軸は、細長いディジタル線の軸と平行でなく、且つ細長いワード線の軸に対して垂直でないように、細長いディジタル線の軸と細長いワード線の軸に対して傾いているのが好ましい。磁気抵抗ビットの長軸はディジタル線の軸に対して傾いているので、ディジタル線電流によって磁気抵抗ビットに生成される磁界Ｈｄｌは、磁気抵抗ビットの長軸に沿った成分を含む。上記したように、このことは、メモリの書込みマージン及び書込み選択性を増大させるのに役立ち得る。
【００２２】
本発明の別の例示的な実施の形態では、磁気抵抗ビットのディジタル線に対する相対的な向きは、上記と同様である。しかし、この実施の形態では、ワード線の軸は、ディジタルワード線の軸に対して垂直ではない。むしろ、ワード線の軸は、磁気抵抗ビットの長軸に対して実質的に垂直である。前述の実施の形態と同様に、また、磁気抵抗ビットの長軸がディジタル線の軸に対して傾いているために、ディジタル線電流によって磁気抵抗ビットに生成される磁界Ｈｄｌは、磁気抵抗ビットの長軸に沿った成分を含む。上記したように、このことは、メモリの書込みマージン及び書込み選択性を増大させるのに役立ち得る。
【００２３】
しかし、前述の実施の形態と異なり、ワード線の軸は、磁気抵抗ビットの長軸に対して実質的に垂直である。このことは、ワード線電流によって生成される全磁界Ｈｗｌを、磁気抵抗ビットの長軸の方向に揃えるのに役立ち、このことは、メモリの書込みマージン及び書込み選択性を増大させるのにさらに役立ち得る。
【００２４】
本発明の別の例示的な実施の形態では、メモリセルの長軸に沿った磁界成分を最大にするＭＲＡＭメモリが提供される。これによって、書込み線電流及び／又はディジタル線電流の条件を緩和しながら、メモリの全体的な書込みマージン及び書込み選択性を改善することができる。この実施の形態において、各々が、近傍に細長いワード線及び細長いディジタル線を有する２以上の細長い磁気抵抗ビットが提供される。
【００２５】
細長い磁気抵抗ビットの各々の軸は、対応する細長いワード線の軸に対して実質的に垂直であるのが好ましい。このことは、ワード線電流によって生成される全磁界Ｈｗｌを磁気抵抗ビットの長軸の方向に揃えるのに役立つ。しかし、さらに、細長いディジタル線の各々の軸は、少なくとも各磁気抵抗ビットの領域で、細長いワード線の軸に対して実質的に平行である。このことは、例えば、ジグザグ形のディジタル線を設けることで達成することができる。
【００２６】
この構成において、また、細長いディジタル線が細長いワード線の軸に対して実質的に平行（且つ、細長い磁気抵抗ビットの軸に対して垂直）であるために、ディジタル線電流によって生成される全磁界Ｈｄｌを、磁気抵抗ビットの長軸の方向に実質的に揃えることができる。いくつかの用途では、これによって、書込み線電流及び／又はディジタル線電流の条件を緩和しながら、全体的な書込みマージン及び書込み選択性を著しく改善することができる。必要な場合には、感知線電流によって生成される磁界Ｈｓｌを使用して、磁気抵抗ビットの磁界ベクトルを最初に回転させる横方向トルクを与えることができる。
【００２７】
本発明の他の目的及び本発明の付随的な有利な点の多くは、添付図面と共に以下の詳細な説明を参照することによって、適切に理解され得るので、容易に正当に評価されるであろう。添付図面において、同様の参照数字は、全図を通して同様の部分を示す。
【００２８】
【好ましい実施の形態の詳細な説明】
図３は、本発明に係る第１の例示的なＭＲＡＭアーキテクチャの模式図である。この実施の形態において、細長い磁気抵抗ビット１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、及び１０２ｅのアレイが提供される。磁気抵抗ビットのアレイは、いくつかの列１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ及び１０４ｅ、並びにいくつかの行１０６ａ及び１０６ｂを含んでいる。理解を容易にするために、一般的なＭＲＡＭアレイの一部だけを示す。
【００２９】
いくつかの平行なワード線１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ、及び１０８ｅが、磁気抵抗ビットのアレイのそれぞれの列に近接して設けられている。例えば、ワード線１０８ａは磁気抵抗ビット１００ａ及び１０２ａに近接して位置し、ワード線１０８ｂは磁気抵抗ビット１００ｂ及び１０２ｂに近接して位置し、ワード線１０８ｃは磁気抵抗ビット１００ｃ及び１０２ｃに近接して位置し、ワード線１０８ｄは磁気抵抗ビット１００ｄ及び１０２ｅに近接して位置し、さらに、ワード線１０８ｅは磁気抵抗ビット１００ｅ及び１０２ｅに近接して位置している。ワード線１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ、及び１０８ｅは、対応する磁気抵抗ビットの上側又は下側に配置され得る。
【００３０】
いくつかの平行なディジタル線１１０ａ及び１１０ｂが、磁気抵抗ビットのアレイの対応する行に近接して設けられる。ディジタル線の各々は、磁気抵抗ビットの対応する行に対応し、また、対応する行にある磁気抵抗ビットだけに近接して配置されている。例えば、ディジタル線１１０ａは、磁気抵抗ビット１００ａ、１００ｂ、１００ｃ、１００ｄ及び１００ｅに近接して位置し、また、ディジタル線１００ｂは、磁気抵抗ビット１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ及び１０２ｅに近接して位置する。ディジタル線１１０ａ及び１１０ｂが、磁気抵抗ビットの上側又は下側に位置することが考えられる。この構成において、各磁気抵抗ビットは、１つのワード線と１つのディジタル線の交点に設けられる。
【００３１】
ディジタル線１１０ａ及び１１０ｂの各々は、実質的に、直線で、且つ他の全てのディジタル線に平行であるのが好ましい。同様に、ワード線１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ及び１０８ｅの各々は、実質的に、直線で、且つ他の全てのワード線に対して平行であるのが好ましい。これによって、メモリの最適な集積密度が可能になる。
【００３２】
磁気抵抗ビットの各行の磁気抵抗ビットは、対応する感知線を形成するように、一列に接続されるのが好ましい。例えば、磁気抵抗ビット１００ａ、１００ｂ、１００ｃ、１００ｄ及び１００ｅは、感知線１２０ａを形成するように、一列に電気的に接続されていることが図示されている。同様に、磁気抵抗ビット１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ及び１０２ｅは、感知線１２０ｂを形成するように、一列に電気的に接続されていることが図示されている。好ましい実施の形態では、非磁性部分１２７のような非磁性部分を使用して、各々の磁気抵抗ビットを隣り合う磁気抵抗ビットに電気的に接続することで、感知線が形成される。
【００３３】
また、メモリは、いくつかの電流発生部及び１つの制御ブロックを含んでいてもよい。各々の感知線１２０ａ及び１２０ｂは、それぞれ対応する感知電流発生回路１３０ａ及び１３０ｂを備えている。同様に、各ディジタル線１１０ａ及び１１０ｂは、対応するディジタル線電流発生回路１３２ａ及び１３２ｂを備えている。最後に、各々のワード線１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ、及び１０８ｅは、対応する書き込み線電流発生回路１３４ａ、１３４ｂ、１３４ｃ、１３４ｄ及び１３４ｅを備えている。
【００３４】
感知電流発生回路１３０ａ及び１３０ｂの各々は、対応する感知線に感知電流を選択的に供給する。各々のワード線電流発生回路１３４ａ、１３４ｂ、１３４ｃ、１３４ｄ及び１３４ｅは、対応するワード線にワード線電流を選択的に供給する。各ディジタル線発生回路１３２ａ及び１３２ｂは、対応するディジタル線にディジタル線電流を選択的に供給する。
【００３５】
ワード線電流発生回路１３４ａ、１３４ｂ、１３４ｃ、１３４ｄ及び１３４ｅ、並びに、ある場合には、ディジタル線発生回路１３２ａ及び１３２ｂによって供給される電流の極性で、選択された磁気抵抗ビットに書き込まれる状態が決定される。例えば、磁気抵抗ビット１０２ａに第１の状態を書き込むために、ワード線電流発生回路１３４ａは上向きに電流を供給することができ、また、ディジタル線発生回路１３２ｂは右向き方向に電流を供給することができる。逆に、磁気抵抗ビット１０２ａに第２の反対の状態を書き込むために、ワード線電流発生回路１３４ａは下向きに電流を供給することができ、また、ディジタル線発生回路１３２ｂは左向きに電流を供給することができる。
【００３６】
制御部１４０は、感知電流発生回路１３０ａ及び１３０ｂ、ディジタル線電流発生回路１３２ａ及び１３２ｂ、及びワード線電流発生回路１３４ａ、１３４ｂ、１３４ｃ、１３４ｄ及び１３４ｅを制御する。１つの例示的な実施の形態では、制御部１４０は、対応するディジタル線電流発生回路１３２ａ又は１３２ｂに、選択された磁気抵抗ビットを含む行に近接するディジタル線に、ディジタル線電流を供給させることによって、選択された磁気抵抗ビットに書込みを開始する。また、制御部１４０は、対応するワード線電流発生回路１３４ａ、１３４ｂ、１３４ｃ、１３４ｄ、又は１３４ｃに、選択された磁気抵抗ビットを含む列に近接するワード線に、ワード線電流を供給させる。いくつかの実施の形態では、制御部１４０は、また、対応する感知電流発生回路１３０ａ又は１３０ｂに、選択された磁気抵抗ビットを含む感知線に、感知電流を供給させることもできる。制御部１４０は、選択された磁気抵抗ビットに対応する特定のディジタル線、ワード線及び感知線を一意に識別するアドレスを受け入れ、且つ復号するのが好ましい。
【００３７】
磁気抵抗ビットの各々は、その長さ方向に沿った長軸と幅方向に沿った短軸を持つのが好ましい。細長い磁気抵抗ビットの各々の長軸は、他の細長い磁気抵抗ビット全ての長軸に平行であるのが好ましい。図３に示す例示的な実施の形態では、各々の細長い磁気抵抗ビットの長軸は、細長いディジタル線の軸と平行でなく、且つ細長いワード線の軸に対して垂直でないように、細長いディジタル線の軸及び細長いワード線の軸に対して傾いている。例えば、磁気抵抗ビット１００ａの長軸１２２は、細長いディジタル線１１０ａの軸と平行でなく、且つ、細長いワード線１０８ａの軸に垂直でない。磁気抵抗ビットの長軸はディジタル線の軸に対して傾いているので、ディジタル線電流で磁気抵抗ビットに生成される磁界Ｈｄｌは、磁気抵抗ビットの長軸に沿った成分を含む。例えば、磁気抵抗ビット１０２ａに関して、ディジタル線電流１２６によって生成される磁界Ｈｄｌ１２４は、磁気抵抗ビット１０２ａの長軸に沿った成分を含んでいる。図２に関連して上記したように、このことは、メモリの書込みマージン及び書込み選択性を増大させるのに役立ち得る。
【００３８】
図４は、本発明に係る別の例示的なＭＲＡＭアーキテクチャの模式図である。この例示的な実施の形態において、磁気抵抗ビットのディジタル線に対する相対的な方向は、図３に関して上記したのと同様である。しかし、この実施の形態では、ワード線１５０ａ、１５０ｂ、１５０ｃ、１５０ｄ及び１５０ｅの軸は、ディジタルワード線１５４の軸に対して垂直でない。むしろ、ワード線１５０ａ、１５０ｂ、１５０ｃ、１５０ｄ及び１５０ｅの軸は、磁気抵抗ビット１５２ａ、１５２ｂ、１５２ｃ、１５２ｄ及び１５２ｅの長軸に対して実質的に垂直である。前述の実施の形態と同様に、また、磁気抵抗ビットの長軸がディジタル線１５４の軸に対して傾いているために、ディジタル線電流によって磁気抵抗ビットに生成される磁界Ｈｄｌ１５６は、磁気抵抗ビットの長軸に沿った成分を含む。上記したように、このことは、メモリの書込みマージン及び書込み選択性を増大させるのに役立ち得る。
【００３９】
しかし、前述の実施の形態とは異なり、ワード線１５０ａ、１５０ｂ、１５０ｃ、１５０ｄ及び１５０ｅの軸は、磁気抵抗ビット１５２ａ、１５２ｂ、１５２ｃ、１５２ｄ及び１５２ｅの長軸に対して実質的に垂直である。このことは、ワード線電流によって生成される全磁界Ｈｗｌ１５８を磁気抵抗ビットの長軸の方向に揃えるのに役立ち、このことで、さらに、メモリの書込みマージン及び書込み選択性を増大させ得る。
【００４０】
図５は、本発明に係るさらに別の例示的なＭＲＡＭアーキテクチャの模式図である。この実施の形態は、メモリセルの長軸に沿った磁界成分を最大にする。このことは、書込み線電流及び／又はディジタル線電流の条件を緩和し、全体的な書込みマージン及び書込み選択性を改善するのに役立ち得る。
【００４１】
図３に示した実施の形態と同様に、細長い磁気抵抗ビット１６０ａ、１６０ｂ、１６０ｃ、１６０ｄ及び１６０ｅの各々の軸は、対応する細長いワード線１６２ａ、１６２ｂ、１６２ｃ、１６２ｄ、１６２ｅのそれぞれの軸に対して実質的に垂直であるのが好ましい。上記したように、このことは、ワード線電流によって生成される全磁界Ｈｗｌ１６４を磁気抵抗ビットの長軸の方向に揃えるのに役立つ。しかし、さらに、細長いディジタル線１６６の各々の軸は、少なくとも、磁気抵抗ビット１６０ａ、１６０ｂ、１６０ｃ、１６０ｄ及び１６０ｅの領域で、細長いワード線の軸に対して実質的に平行である。これは、例えば、ジグザグ形のディジタル線１６６を設けることで達成できる。
【００４２】
例示のジグザグ形ディジタル線では、ディジタル線１６６は、磁気抵抗ビット１６０ａ、１６０ｂ、１６０ｃ、１６０ｄ及び１６０ｅのそれぞれに近接するいくつかの縦方向部分１７２ａ、１７２ｂ、１７２ｃ、１７２ｄ及び１７２ｅを有する。ディジタル線１６６は、さらに、磁気抵抗ビット１６０ａ、１６０ｂ、１６０ｃ、及び１６０ｄの間に、縦方向部分を相互接続するいくつかの水平方向部分１７０ａ、１７０ｂ、１７０ｃ及び１７０ｄを有する。この構成において、また、細長いディジタル線１６６が、実質的に、細長いワード線１６２ａ、１６２ｂ、１６２ｃ、１６２ｄ、１６２ｅの軸に対して平行であり、且つ細長い磁気抵抗ビット１６０ａ、１６０ｂ、１６０ｃ、１６０ｄ及び１６０ｅの長軸に対して垂直であるために、ディジタル線電流で生成される全磁界Ｈｄｌ１８０は、磁気抵抗ビット１６０ａ、１６０ｂ、１６０ｃ、１６０ｄ及び１６０ｅの長軸の方向に実質的に揃えることができる。いくつかの用途では、このことで、書込み線電流及び／又はディジタル線電流の条件を緩和し、メモリの全体的な書込みマージン及び書込み選択性を著しく改善することができる。必要な場合、感知線電流１８４によって生成される磁界Ｈｓｌ１８２を使用して、磁気抵抗ビット１６０ａ、１６０ｂ、１６０ｃ、１６０ｄ及び１６０ｅの磁界ベクトルを最初に回転させる横方向トルクを与えることができる。
【００４３】
ディジタル線電流によって生成される磁界Ｈｄｌ１８０とワード線電流によって生成される磁界Ｈｗｌ１６４の方向を揃えるために、ワード線電流の極性は、ディジタル線電流と同じ方向に与えられなければならないことが分かる。したがって、図５を参照すれば、近接したワード線に供給されるワード線電流は、反対の極性でなければならない。したがって、ワード線電流１９０は、ディジタル線電流１９２と同じ方向で、ワード線１６２ａを通って下向きである。隣接するワード線１６２ｂに関しては、ワード線電流１９４は、ディジタル線電流１９６と同じ方向で、ワード線１６２ｂを通って上向き方向である。残りのワード線電流２００、２０２、及び２０４は、同様に供給される。これによって、少なくとも磁気抵抗ビットの領域で、同じ方向であるワード線磁界（例えば、Ｈｗｌ１６４）とディジタル線磁界（例えば、Ｈｄｌ１８０）が生成される。
【００４４】
このように、本発明の好ましい実施の形態を説明したので、当業者は、本明細書で得られる教示は、添付される特許請求の範囲の範囲内でさらに別の実施の形態に適用することができることを、容易に理解できるであろう。
【図面の簡単な説明】
【図１】従来技術のＭＲＡＭアーキテクチャを示す模式図である。
【図２】ＭＲＡＭメモリデバイスの一般的な書込みマージン曲線を示すグラフである。
【図３】本発明に係る第１の例示のＭＲＡＭアーキテクチャの模式図である。
【図４】本発明に係る別の例示のＭＲＡＭアーキテクチャの模式図である。
【図５】本発明に係るさらに別の例示のＭＲＡＭアーキテクチャの模式図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【手続補正書】
【提出日】平成14年5月2日(2002.5.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
各々の細長い磁気抵抗ビットが、長さに沿った軸を有し、行列に配列され、各々の前記細長い磁気抵抗ビットの長さに沿った軸が、アレイ中の他の細長い磁気抵抗ビットの長さに沿った軸と実質的に平行であり、各々の磁気抵抗ビットの行の中の前記磁気抵抗ビットが、対応する感知線を形成するように電気的に一列に接続されている前記細長い磁気抵抗ビットの前記アレイと、
各々の細長いワード線が、長さに沿った軸を有し、且つ対応する列の前記磁気抵抗ビットに近接して配置され、相互に実質的に平行に配置されているいくつかの前記細長いワード線と、
各々の細長いディジタル線が、長さに沿った軸を有し、且つ対応する行の前記磁気抵抗ビットに近接して配置され、相互に実質的に平行に配置されているいくつかの前記細長いディジタル線とを備え、
前記磁気抵抗ビットの各々の軸が、前記細長いディジタル線の軸と平行でなく、且つ前記細長いワード線の軸に対して垂直でないように、前記細長い磁気抵抗ビットの各々の軸が、前記細長いディジタル線の軸及び前記細長いワード線の軸に対して傾いている磁気抵抗メモリ。
【請求項２】
前記磁気抵抗ビットの軸が、相互に実質的に平行である請求項１に記載の磁気抵抗メモリ。
【請求項３】
各々が長さに沿った軸を有する２以上の細長い磁気抵抗ビットと、
各々が長さに沿った軸を有し、且つ前記磁気抵抗ビットの対応する１つに近接して配置され、相互に実質的に平行な２以上の細長いワード線と、
前記磁気抵抗ビットの各々に近接して配置され、且つ磁気抵抗メモリの２点を通る軸に概ね沿って配置されている細長いディジタル線とを備え、
該細長いディジタル線の軸が、前記細長いワード線の軸に対して垂直でないように、前記細長いワード線の軸に対して傾いており、
各々の前記細長い磁気抵抗ビットの軸が対応する前記細長いワード線の軸に対して実質的に垂直である磁気抵抗メモリ。
【請求項４】
各々が長さに沿った軸を有する２以上の細長い磁気抵抗ビットと、
各々が長さに沿った軸を有し、且つ各々が前記磁気抵抗ビットの対応する１つに近接して配置されている２以上の細長いワード線と、
前記２以上の磁気抵抗ビットの各々に近接して配置され、第１の方向から第１の磁気抵抗ビットに近づき、且つ第２の方向から第２の磁気抵抗ビットに接近する細長いディジタル線とを備え、
前記細長い磁気抵抗ビットの各々の軸が、対応する前記細長いワード線の軸に対して実質的に垂直であり、
前記細長いディジタル線が、少なくとも各々の前記磁気抵抗ビットの領域において、各々の前記細長いワード線の軸に対して実質的に平行に配置されている磁気抵抗メモリ。
【請求項５】
前記細長いディジタル線が、各々の前記磁気抵抗ビットの間の領域において、各々の前記細長いワード線の軸に対して実質的に垂直である請求項４に記載の磁気抵抗メモリ。
【請求項６】
前記第１の磁気抵抗ビット及び前記第２の磁気抵抗ビットが物理的に相互に隣り合っている請求項４に記載の磁気抵抗メモリ。
【請求項７】
前記細長いディジタル線がジグザグ形パターンである請求項６に記載の磁気抵抗メモリ。
【国際調査報告】
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