(57)【要約】多層にするためにシード層として薄い酸化金属膜（２２０）を使用して、集積回路を製造する方法は、集積回路における構造を相互接続する。薄い酸化金属膜層（２２０）は、ウエハ（２１０）上に堆積され、標準的な光学リソグラフィは金属線パターン（２１５）に対応するパターンにおいて酸化金属膜（２２０）を露光するために使用される。酸化金属膜（２２０）は、単一金属（２４０）の層に変換され、そして単一金属の層（２５０）は次いで、選択的なＣＶＤまたは、無電解プレイティングのどちらかによって変換された酸素膜の上に堆積される。ビアホール（２８０）は次いで、ビアホールリソグラフィを使用した同様のプロセスにおいて製造される。プロセスは、所望の多層構造が製造されるまで続けられる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体チップの製造において、多層の相互接続を製作する方法であって、
半導体ウェハ上に金属酸化物層を堆積させる工程と、
該金属酸化物層の１つ以上の部分を１つ以上の金属の部分に変換し、一方で、該酸化物の少なくとも他の部分が残る工程と、
該金属酸化物層の該１つ以上の変換された部分および該１つ以上の変換されていない部分の上に金属層を堆積させる工程と
を包含する、方法。
【請求項２】
前記金属酸化物層と、金属に変換される該金属酸化物層との間に絶縁層を提供する工程をさらに包含する、請求項１に記載の多層の相互接続を製作する方法。
【請求項３】
前記金属は銅であり、前記金属酸化物は酸化銅である、請求項１に記載の多層の相互接続を製作する方法。
【請求項４】
前記金属はプラチナであり、前記金属酸化物は酸化プラチナである、請求項１に記載の多層の相互接続を製作する方法。
【請求項５】
前記金属はパラジウムであり、前記金属酸化物は酸化パラジウムである、請求項１に記載の多層の相互接続を製作する方法。
【請求項６】
半導体チップの製造において、多層の相互接続を製作する方法であって、
半導体ウェハ上に第１の金属酸化物層を堆積させる工程と、
該第１の金属酸化物層の１つ以上の部分を１つ以上の金属の部分に変換し、一方で、該第１の酸化物層の少なくとも他の部分が残る工程と、
該第１の金属酸化物層の該１つ以上の変換された部分および該１つ以上の変換されていない部分の上に第１の金属層を堆積させる工程と、
該第１の金属層上に第２の金属酸化物層を堆積させる工程と、
該第２の金属酸化物層の１つ以上の部分を１つ以上の金属の部分に変換し、一方で、該第２の金属酸化物層の少なくとも他の部分が残る工程と、
該第２の金属酸化物層の該１つ以上の変換された部分および該１つ以上の変換されていない部分の上に第２の金属層を堆積させる工程と
を包含する、方法。
【請求項７】
前記金属は銅であり、前記金属酸化物は酸化銅である、請求項６に記載の多層の相互接続を製作する方法。
【請求項８】
前記金属はプラチナであり、前記金属酸化物は酸化プラチナである、請求項６に記載の多層の相互接続を製作する方法。
【請求項９】
前記金属はパラジウムであり、前記金属酸化物は酸化パラジウムである、請求項６に記載の多層の相互接続を製作する方法。
【請求項１０】
前記第１の金属酸化物層と、金属に変換される該金属酸化物層との間に絶縁層を提供する工程をさらに包含する、請求項６に記載の多層の相互接続を製作する方法。
【請求項１１】
半導体チップの製造において、多層の相互接続を製作する方法であって、
半導体ウェハ上に第１の金属酸化物を堆積させる工程と、
該第１の金属酸化物層の１つ以上の部分を１つ以上の金属の部分に変換し、一方で、該第１の金属酸化物層の少なくとも他の部分が残る工程と、
該第１の金属酸化物層の該１つ以上の変換された部分および該変換されていない部分の上に第１の金属層を堆積させる工程と
該第１の金属層上に第２の金属酸化物層を堆積させる工程と、
該第２の金属酸化物層の１つ以上の部分を１つ以上の金属の部分に変換し、一方で、該第２の金属の少なくとも他の部分が残る工程と、
該第２の金属酸化物層の該１つ以上の変換された部分および該１つ以上の変換されていない部分の上に第２の金属層を堆積させる工程と、
該第２の金属層上に第３の金属酸化物層を堆積させる工程と、
該第３の金属酸化物層の１つ以上の部分を１つ以上の金属の部分に変換し、一方で、該第３の金属酸化物層の少なくとも他の部分が残る、工程と、
該第３の金属酸化物層の該１つ以上の変換された部分および該１つ以上の変換されていない部分に第３の金属層を堆積させる工程と
を包含する、方法。
【請求項１２】
前記金属は銅であり、前記金属酸化物は酸化銅である、請求項１１に記載の多層の相互接続を製作する方法。
【請求項１３】
前記金属はプラチナであり、前記金属酸化物は酸化プラチナである、請求項１１に記載の多層の相互接続を製作する方法。
【請求項１４】
前記金属はパラジウムであり、前記金属酸化物は酸化パラジウムである、請求項１１に記載の多層の相互接続を製作する方法。
【請求項１５】
前記第１の金属酸化物層と、金属に変換される該第１の金属酸化物層との間に絶縁層を提供する工程をさらに包含する、請求項１１に記載の多層の相互接続を製作する方法。
【請求項１６】
多層集積回路であって、
少なくとも１つ以上の集積デバイスと、
該それぞれの１つ以上の集積デバイスと接触し、かつ該デバイス上に金属酸化物層を堆積させることによって形成される、金属酸化物の第１の絶縁層と、
該金属酸化物層の１つ以上の部分を１つ以上の金属の部分に変換し、一方で、該金属酸化物層の少なくとも他の部分が残ることと、該デバイス上に金属の層を堆積させることとによって形成される金属層と
を備える、多層集積回路。
【請求項１７】
前記金属は銅であり、前記金属酸化物は酸化銅である、請求項１６に記載の多層集積回路。
【請求項１８】
前記金属はプラチナであり、前記金属酸化物は酸化プラチナである、請求項１６に記載の多層集積回路。
【請求項１９】
前記金属はパラジウムであり、前記金属酸化物は酸化パラジウムである、請求項１６に記載の多層集積回路。
【請求項２０】
多層集積回路であって、
少なくとも１つ以上の集積デバイスと、
該デバイス上に金属酸化物層を堆積させることによって形成される、該それぞれの１つ以上の集積デバイスと接触する金属酸化物の第１の絶縁層と、
該金属酸化物層の１つ以上の部分を１つ以上の金属の部分に変換し、一方で、該金属酸化物の少なくとも他の部分が残ることと、該他の部分の上に金属の層を堆積させることとによって形成される第１の金属層と、
該それぞれの第１の金属層と接触し、かつ該第１の金属層上に第２の金属酸化物層を堆積させることによって形成される、金属酸化物の第２の絶縁層と、
該第２の金属酸化物層の１つ以上の部分を１つ以上の金属の部分に変換し、一方で、該金属酸化物層の少なくとも他の部分が残ることと、該部分の上に金属の層を堆積させることとによって形成される第２の金属層と
を備える、多層集積回路。
【請求項２１】
前記金属は銅であり、前記金属酸化物は酸化銅である、請求項２０に記載の多層集積回路。
【請求項２２】
前記金属はプラチナであり、前記金属酸化物は酸化プラチナである、請求項２０に記載の多層集積回路。
【請求項２３】
前記金属はパラジウムであり、前記金属酸化物は酸化パラジウムである、請求項２０に記載の多層集積回路。
【請求項２４】
多層集積回路であって、
少なくとも１つ以上の集積デバイスと、
該それぞれの１つ以上の集積デバイスと接触し、かつ該デバイス上に金属酸化物層を堆積させることによって形成される、金属酸化物の第１の絶縁層と、
該金属酸化物層の１つ以上の部分を１つ以上の金属の部分に変換し、一方で、該金属酸化物の少なくとも他の部分が残ることと、該部分の上に金属の層を堆積させることとによって形成される第１の金属層と、
該それぞれの第１の金属層と接触し、かつ該第１の金属層上に第２の金属酸化物層を堆積させることによって形成される、金属酸化物の第２の絶縁層と、
該第２の金属酸化物層の１つ以上の部分を１つ以上の金属の部分に変換し、一方で、該金属酸化物層の少なくとも他の部分が残ることと、該部分の上に金属の層を堆積させることとによって形成される第２の金属層と、
該それぞれの第２の金属層と接触し、かつ該第２の金属層上に第３の金属酸化物層を堆積させることによって形成される、金属酸化物の第３の絶縁層と、
該第３の金属酸化物層の１つ以上の部分を一つ以上の金属の変換された部分に変換し、一方で、該金属酸化物の少なくとも他の部分が残ることと、該金属酸化物の上に金属の層を堆積させることとによって形成される、第３の金属層と
を備える、多層集積回路。
【請求項２５】
前記金属は銅であり、前記金属酸化物は酸化銅である、請求項２４に記載の多層集積回路。
【請求項２６】
前記金属はプラチナであり、前記金属酸化物は酸化プラチナである、請求項２４に記載の多層集積回路。
【請求項２７】
前記金属はパラジウムであり、前記金属酸化物は酸化パラジウムである、請求項２４に記載の多層集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の製造に関する。特に本発明は、多層に積層するシード層が集積回路で構造体に相互接続し積層するように、薄い酸化銅膜を使用することに関する。
【背景技術】
【０００２】
集積回路（ＩＣ）の小型化の急速な進歩は、より緻密で、今までの増加しているパフォーマンスでのより微細なピッチされたチップに通じている。進歩したＩＣのパフォーマンスを高めるために、相互接続するシステムは、徐々にアルミニウム薄膜から離れ、銅薄膜に移っていっている。伝統的に使用される材料であるアルミニウムと比較して、銅は、集積回路のパフォーマンスを改善するために重要な、より多くの利点がある。第一に銅にはアルミニウムよりずっと低いシート抵抗を有する。従って、同じ量の電流を運ぶために、銅線は、アルミニウム線より狭くかつより薄く作られ得る。それゆえ、銅線を使用することは、より高い集積密度を可能にする。また、より狭くかつより薄い導線を使用することは、層間および線間の静電容量の両方を引き下げ、このことは、回路に対して、より高速でより少ないブリード（ｂｌｅｅｄ）を導く。最後に銅はアルミニウムより良いエレクトロマイグレーション抵抗を有する。従って金属線がより薄くされ、回路がより濃密に詰められるようになるので、銅は、ＩＣで使用される際に、より高い信頼性を提供する。
【０００３】
銅連結を製造するために提案されたいくつかの方法の内、最も有望な方法はＤａｍａｓｃｅｎｅプロセスであると思われる。この方法の使用において、トレンチおよびバイアスは、ブランケット（ｂｌａｎｋｅｔ）誘電体において形成され、次いで、金属は、不必要な表面金属を取り除くための、化学的機械プラナリゼイション（ＣＭＰ）に従う一つの工程において、トレンチおよびホールに堆積させられる。これはトレンチおよびホール内の所望される金属およびその後のプロセスのために平坦化された表面をそのままにする。
【０００４】
しかしながら、特にバイアスのための前述のＣＭＰプロセスの間、堆積された銅の９９パーセント超が取り除かれる。銅単独の点で、これは非常に浪費的で高価である。さらに、例えばパッドおよびスラリー（ｓｌｕｒｒｉｅｓ）がＣＭＰプロセスの間、過剰に
消費されるように、製造は消費し得る。これらの副産物製造の処理は、より実行可能な方法を補償するために重要な環境的な心配である。それゆえ、ＣＭＰなしに銅金属化を達成することが、とても望まれる。無電解平坦化または化学的バポリゼイション（ＣＶＤ）による選択的銅堆積は、「ＣＭＰレス」金属化テクノロジーを提供する。例えば、無電解選択的に堆積された銅を使用する多層連結構造を二次加工する方法の一つは、既に同時係属中の出願、Ｍｉｃｒｏｎ  ＤｏｃｋｅｔのＮｏ．９９−０７１５「Ａ  ＳＥＬＥＣＴＩＶＥ  ＥＬＥＣＴＲＯＬＥＳＳ−ＰＬＡＴＥＤ  ＭＵＬＴＩＬＡＹＥＲ  ＣＯＰＰＥＲ  ＭＥＴＡＬＬＩＺＡＴＩＯＮ  ＦＯＲ  ＵＬＳＩ」で示されており、本明細書中で参照として援用される。この方法において、ＰｄまたはＣｕのとても薄い膜は３〜１０ｎｍの厚さ範囲における「アイランド構造」または、ほとんど連続でない薄膜を形成する。
【発明の開示】
【課題を解決するための手段】
【０００５】
（発明の要旨）
本発明の１局面において、多層の銅相互接続は、金属線およびビアホールを含み、上は上に堆積される。はじめに、酸化銅の薄いシード層が、ウエハ上に堆積される。標準的な光学的リソグラフィーによって金属線パターンを規定した後、露光された酸化銅は、紫外線還元法を使用して銅に変換される。その後、銅膜は、無電解プレーティングまたは化学的気相堆積（ＣＶＤ）を使用して堆積され、そして平面表面はそれによって提供される。次の工程において、ビアホールは、ビアホールリソグラフィーなどの従来の方法を使用して加工される。酸化銅の第二の層は、第一のと同様の方法で堆積される。第一の銅層のように、平面表面は、次の層のために提供される。
【０００６】
結果として、所望される複数の金属層と同等のものを有する多層相互接続構造は、ＣＭＰを必要とすることなしに、プロセスを繰り返すことによって製造され得る。シード層としての銅の代わりに、酸化銅を使用する一つのキーとなる利益は、ＩＣにおける潜在的に高い製造収量（ｙｉｅｌｄ）である。純銅シード層が使用される場合、天然酸化銅は、どのくらいウエハが空気に露出されたかに依存して、ウエハの表面に形成され得る。このことは、酸化銅を取り除く付加的な工程が実行されない場合、再現性を問題にする。
（発明の詳細な説明）
本発明の模範的な方法に従って、大規模集積回路（ＵＬＳＩ）に対して連結する多層の銅を製造する方法が示される。所望される多層の連結構造を製造するためにシード層としての薄い酸化銅層を使用することが提案される。以前に、シード層として酸化銅を使用して無電解で堆積された銅線の製造は、譲渡された（ｃｏ−ａｓｓｉｇｎ）特許出願  Ｍｉｃｒｏｎ  ＤｏｃｋｅｔのＮｏ９９−０６７１「ＣＯＮＤＵＣＴＩＶＥ  ＭＡＴＥＲＩＡＬ  ＰＡＴＴＥＲＮＩＮＧ  ＭＥＴＨＯＤＳ」および米国特許出願番号０９／４８４，６８３「ＲＥＭＯＶＡＬ  ＯＦ  ＣＯＰＰＥＲ  ＯＸＩＤＥＳ  ＦＲＯＭ  ＩＮＴＧＲＡＴＥＤ  ＩＮＴＥＲＣＯＮＮＥＣＴＳ」で記載され、本明細書中で参照として援用される。
【０００７】
本発明のコンセプトを実証することおよび教示することのみに限定されないが提示された実施形態は、当業者が本発明をインプリメントまたは実行するのを可能にするためにかなりの詳細を示しかつ説明される。従って、本発明が不明瞭になることを避けるための記載は、当業者に周知の確かな情報を省略し得る。
【０００８】
図１〜５は、多層に連結されたＵＬＳＩを作成する例示的な方法の図を集合的にかつ連続してとった複数の断面図を示す。図１で示されるように、その方法は、半導体ウエハ２１０で始まる。半導体ウエハ２１０が製造の任意のステージになり得ることが理解され得る。１０〜３０ｎｍの範囲の厚さである酸化銅２２０の薄い層は、半導体ウエハ２１０の表面に堆積される。銅および酸化銅が多層連結を製造するために本明細書で開示されるが、例えばプラチナおよびパラジウムのような他の金属およびその酸化物はまた、開示された方法で使用されるのによく適していることが理解され得る。
【０００９】
例示的な実施形態において、種々の技術は、限定されないが、ＣＶＤ、イオン化されたマグネトロンスパッタリング技術、ＤＣマグネトロンセルフスパッタリング技術、プラズマ蒸発、プラズマエンハンス（ｅｎｈａｎｃｅ）、ＣＶＤ、メタルオーガニックマイクロ波プラズマＣＶＤ、銅ｄｉｐｉｖａｌｏｙｍｅｔｈａｎａｔｅからのＣＶＤ、およびパルスレーザ蒸着を含む酸化銅層２２０を堆積するために使用され得る。
【００１０】
例えば、Ｖ．Ｆ．ＤｒｏｂｎｙらがＴｈｉｎ  Ｓｏｌｉｄ  Ｆｉｌｍｓ，Ｖｏｌ．６１，Ｎｏ．１，８９（１９７９）で、放出における酸素の分圧の変化によって制御される性質の範囲で酸化銅薄膜を生成する酸素‐アルゴン混合物における反応性スパッタリングを報告しており、本明細書で参照として援用される。より最近、参照として援用される、Ｐｈｙｓｉｃａ  Ｓｔａｔｕｓ  Ｓｏｌｉｄｉ  Ａ、Ｖｏｌ．１５５、Ｎｏ２、３９９−４０４（１９９６）において、Ｐａｒｒｅｔｔａらは、反応的なＲＦマグネトロンスパッタリングによって合成され調整されかつ単相であるＣｕ２ＯおよびＣｕＯが酸素分圧を制御することによって得られ得る事を決定される、酸化銅層の電気的、光学的なプロパティを研究した。Ｐａｒｒｅｔｔａは、Ｃｕ２Ｏ膜の一般的な抵抗率が純粋な銅より少なくとも６桁の大きさ高い、４３ｏｈｍ−ｃｍであることを発見した。
【００１１】
別の技術において、本明細書で参照として援用されるＴｈｉｎ  Ｓｏｌｉｄ  Ｆｉｌｍｓ，  Ｖｏｌ．  ２１３，  Ｎｏ．  ２，  ２２６−９  （１９９２）において、Ｋ．Ｓａｎｔｒａらによって報告されたような、酸化銅膜は、一定の酸素圧力の存在におけるプラズマ放出を介する金属銅を蒸発させることによって基板に堆積させる。「アズデポジットされた」第一酸化銅は、第二酸化銅にアニーリングした後に変化する。また、本明細書で参照として援用されているＡｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ａ，Ｖｏｌ．Ａ５１，Ｎｏ．６，４８６−９０（１９９０）においてＨ．Ｈｏｌｚｓｕｃｈによって報告されたように、酸化銅膜は、前駆体としての銅アセチルアセトンを使用して高められたＣＶＤによって堆積された。Ｈｏｌｚｓｕｃｈは基板温度の増加がＣｕ２Ｏ＋ＣｕＯからＣｕへの堆積のフェーズを変化させることを見つけた。５００度より大きい温度で、堆積レートは、高いが、膜は主に金属銅である。また、本明細書で参照として援用されている、Ｊｏｕｒｎａｌ  ｄｅ  Ｐｈｙｓｉｑｕｅ，Ｖｏｌ．１，Ｎｏ．Ｃ２，３８９−９５（１９９１）においてＢ．Ｗｉｓｎｉｅｓｋｙらは、銅アセチルアセトンの揮発性有機金属前駆体を使用して銅の異なるバランス状態の低い温度での直接調整を可能にするための革新的技術であるマイクロ波ｅｎｈａｎｃｅｄＣＶＤを紹介した。しかしながら、例えば、マイクロ波パワー、基板温度、および、Ｃｕ２ＯまたはＣｕＯなどの金属銅の構成を可能にするＮ２ＯまたはＯなどの酸化ガスの混合物のようなプロセスパラメータの思慮深い選択に注意されたい。
【００１２】
本明細書で参照として援用されているＳｏｌａｒ  Ｅｎｅｒｇｙ  Ｍａｔｅｒｉａｌｓ  ａｎｄ  Ｓｏｌａｒ  Ｃｅｌｌｓ，Ｖｏｌ．５６，Ｎｏ．１，８５−９２（１９９８），においてＴ．Ｍｒａｙａｍａによって最近報告された他の方法において、多結晶ライン酸化銅薄膜は、大気圧ＣＶＤ法によって、銅ｄｉｐｉｖａｌｏｙｍｅｔｈａｎａｔｅおよび酸素から調整される。さらに最近でさえ、本明細書に参照として援用されるＡｐｐｌｉｅｄ  Ｏｐｔｉｃｓ，Ｖｏｌ．３８，Ｎｏ．９，１７００−３（１９９９）においてＹ．Ｍａｔｓｕｕｒａらは、酸化銅の誘電体膜は、ＣＶＤプロセスにおける前駆体としてのメタルアセチルアセトネートの使用によって銀コートされたガラスキャピラリーの内部に堆積される事を報告した。
【００１３】
最後に、酸化銅を堆積するための二つの他の方法がまた、本明細書で参照として援用されているＴｈｉｎ  Ｓｏｌｉｄ  Ｆｉｌｍｓ，  Ｖｏｌ．３４２，Ｎｏ．１−２，２６６−９（１９９９）においてＭ．Ｓｈｕｒｒらが最近報告した、ＣｕＯの超薄膜は有機前駆体を使用したＬａｎｇｉｍｕｉｒ−Ｂｌｏｄｇｅｔｔ（Ｌ−Ｂ）多層膜から準備されており、ここでＬ−Ｂ多層膜はＣｕ−ａｒａｃｈｉｄａｔｅからなり、有機コンポーネントは、熱脱離またはＵＶ脱離のどちらかによって取り除かれる。酸化銅膜を成長させるための他の技術は、  Ｅｐｉｔａｘｉａｌ  Ｏｘｉｄｅ  Ｔｈｉｎ  Ｆｉｌｍｓ  ＩＩ，  Ｍａｔｅｒｉａｌｓ  Ｒｅｓｅａｒｃｈ  １５  Ｓｏｃｉｅｔｙ  Ｓｙｍｐｏｓｉｕｍ  Ｐｒｏｃｅｅｄｉｎｇｓ，Ｖｏｌ．４０１，５５１−５６（１９９５）．においてＲ．Ｌｅｕｃｈｔｎｅｒらによって報告された。ここで、酸化銅膜は銅金属または酸化銅ターゲットのどちらかを用いたパルスレーザ蒸着（ＰＬＤ法）を使用して成長される。特定のコンディション下で、エピタキシャルなＣｕＯ膜は、４５０度で得られる。
【００１４】
図２を参照して、上記で概要を述べたように、ウエハ２１０じょうに酸化銅２２０の薄い層を堆積した後、金属線パターン２１５は、第一のフォトレジスト層２３０を使用して、標準的な光学的リソグラフィーによって規定される。フォトレジスト層２３０の厚さは、金属線２１５と合うように注意深く選択される。図３を参照して露光された酸化銅２２０は次いで、従来のまたは以下の、例えば、本明細書で参照として援用されており、同時係属中でアサイン中の特許出願、Ｍｉｃｒｏｎ  ＤｏｃｋｅｔのＮｏ．９９−０６７１「ＣＯＮＤＵＣＴＩＶＥ  ＭＡＴＥＲＩＡＬ  ＰＡＴＴＥＲＮＩＮＧ  ＭＥＴＨＯＤＳ」に示された方法を含む、成長プロセスに従ったＵＶ光還元によって、その場で銅層２４０に変換される。銅膜２５０は、選択的ＣＶＤまたは無電解プレーティングのどちらかによって所望の厚さに選択的に堆積される。これらの工程の後、平面表面２５５は、ＣＭＰなしにその後の工程のために提供される。
【００１５】
図４に示されたように、ビアホール２８０はまた、製造され得る。第二の酸化銅２６０の第二のシード層は、上述したように、酸化銅２２０の第一の層を堆積するのと同様の方法で第一のフォトレジスト層２３０および銅層２５０の上に堆積される。次に、ビアホールリソグラフィーは、ビアホール２８０の長さに対応した厚さを有するフォトレジスト層２７０を使用して実行される。次に図５を参照して、露光された酸化銅２９０は、上述のようにＵＶ光還元によってその場で銅に変換される。銅層２９５は、選択的なＣＶＤまたは無電解のプレーティングのどちらかによって所望された厚さに選択的に堆積される。再び、第二のフォトレジスト層２７０の厚さは、ビアホール２８０に合うように注意深く選択される。既に述べたように、これらの工程の後に、平面表面２７０は、ＣＭＰなしにその後の工程に対して提供される。
【００１６】
任意のオーダにおける前述のプロセスを繰り返すことによって、所望されるのと同じ複数の層は、多層相互接続構造を成長させるために製造される。
【００１７】
図６に示されたような代替の実施形態に従って、前述のプロセスは、酸化銅層２２０および第一のフォトレジスト層２３０との間で絶縁層３００と組み合わされ得る。絶縁層３００はＳｉＯ２または上記で概要を述べられた第一の光還元工程の間に、ＵＶ光を伝えない等価の材料からなり得る。
【００１８】
高パフォーマンスパッケージングにおけるアプリケーションのために、先の工程の後、フォトレジストの使用された層２３０および２７０は、残され得、低誘電不変絶縁層として使用され得る。また、高抵抗率を有しそれ自体がほとんど絶縁体である酸化銅のシード層２２０および２６０は、１０ミクロンより大きい線の間隔と仮定して線間の電流漏れは、信号に比べて極めて低いのでその場に残り得る。
【００１９】
ＵＬＳＩチップにおけるアプリケーションのために、使用されたフォトレジストの層は、酸素プラズマアッシングによって取り除かれ、使用されるような酸化銅シード層２２０および２５０は、上述のＷｉｓｉｎｉｅｗｓｋｙらの説明でエッチングによって取り除かれる。この方法を使用することは、材料で不動態化され得る終了されたエアブリッジ構造を残し、方法は、本明細書で参照として援用される、同時係属中でコアサインされた特許出願、米国特許出願番号０９／４８４，３０３「ＭＥＴＨＯＤＳ  ＡＮＤ  ＡＰＰＡＲＡＴＵＳ  ＦＯＲ  ＭＡＫＩＮＧ  Ａ  ＣＯＰＰＥＲ  ＷＩＲＩＮＧ  ＩＮ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ」で示される。所望の場合、空間は、適切な無電解層での一つのオペレーションで埋められ得る。
【００２０】
上述の例示的な方法において、ＩＣチップは設計されると仮定され、これにより、指示されない長い線はなくなる。それらの重さのせいでプロセスの間沈下し得るより長い線のために、米国特許番号５，８９１，７９７で示され、本明細書で参照として援用される手段が、考慮されるべきである。広幅の線は、近接の最小の幅および間隔のいくつかの線へ分解されるので、ワイヤリングの上位のレベル上の銅ワイヤリング線の幅には限界があり、このことは、より低いレベルおよび開いたエアブリッジ構造上のフォトレジストの除去可能な構造において十分な空間を確保する。
【００２１】
要約において、開示されたことは、酸化銅シード層を有する銅の選択的堆積を使用して、多層銅相互接続を製造する新規の方法である。複数のＣＭＰの浪費的な工程が確立され簡略化され、そして、丈夫な製造工程は、ハイパフォーマンスパッケージングおよびＵＳＬＩチップのために紹介される。
【００２２】
本発明の種々の実施形態が、本明細書に詳細に示されたが、変化および付加は、本発明の意図から逸脱することなしにそこに、ここに、なされ得、本発明の意図、添付の請求項の範囲内に包含されることが明らかである。
【図面の簡単な説明】
【００２３】
【図１】図１は、超大規模集積回路のための多層金属相互接続を製造するための例示的な方法を示す断面図である。
【図２】図２は、超大規模集積回路のための多層金属相互接続を製造するための例示的な方法を示す断面図である。
【図３】図３は、超大規模集積回路のための多層金属相互接続を製造するための例示的な方法を示す断面図である。
【図４】図４は、超大規模集積回路のための多層金属相互接続を製造するための例示的な方法を示す断面図である。
【図５】図５は、超大規模集積回路のための多層金属相互接続を製造するための例示的な方法を示す断面図である。
【図６】図６は、本発明の代替の実施形態の断面図である。
【国際公開パンフレット】
2004524684.tif 000003
2004524684.tif 000004
2004524684.tif 000005
2004524684.tif 000006
2004524684.tif 000007
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2004524684.tif 000018
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【国際調査報告】
2004524684.tif 000020