(57)【要約】ゲート電極の幅のばらつきを減らすための方法が提供される。この方法は、上にゲート電極（２３０）が形成され、ゲート電極（２３０）の少なくとも一部分上に反射防止膜層（２４０）が形成されている、ウェハを提供することを含む。ゲート電極（２３０）は、ある幅を有する。ゲート電極（２３０）の幅が測定される。反射防止膜（２４０）を除去するように適合されるストリップツール（１３０）のストリップ率が決定される。測定されたゲート電極（２３０）の幅を目標のゲート電極の臨界寸法と比較して、ストリップ率に基づいてオーバーエッチング時間を決定する。ストリップツール（１３０）の動作処方は、オーバーエッチング時間に基づいて修正される。処理ライン（１００）は、第１の計測ツール（１２０）、ストリップツール（１３０）、およびプロセス制御器（１５０）を含む。第１の計測ツール（１２０）は、ウェハ上に形成されたゲート電極（２３０）の幅を測定するように適合される。ゲート電極（２３０）は、ゲート電極（２３０）の少なくとも一部分上に形成された反射防止膜層（２４０）を有する。ストリップツール（１３０）は、反射防止膜（２４０）を除去するように適合される。プロセス制御器（１５０）は、ストリップツール（１３０）のストリップ率を決定し、ゲート電極（２３０）の幅を目標のゲート電極の臨界寸法と比較して、ストリップ時間に基づいてオーバーエッチング時間を決定し、オーバーエッチング時間に基づいて、ストリップツール（１３０）の動作処方を修正するように適合される。
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【特許請求の範囲】
【請求項１】
ゲート電極の幅のばらつきを減らすための方法であって、
上にゲート電極（２３０）が形成され、ゲート電極（２３０）の少なくとも一部分上に反射防止膜層（２４０）が形成されている、ウェハ（１１０）を提供するステップを含み、ゲート電極（２３０）は、ある幅を有し、この方法はさらに、
ゲート電極（２３０）の幅を測定するステップと、
反射防止膜（２４０）を除去するように適合されるストリップツール（１３０）のストリップ率を決定するステップと、
測定されたゲート電極（２３０）の幅を目標のゲート電極の臨界寸法と比較して、ストリップ率に基づいてオーバーエッチング時間を決定するステップと、
オーバーエッチング時間に基づいて、ストリップツール（１３０）の動作処方を修正するステップとを含む、方法。
【請求項２】
ストリップツール（１３０）のストリップ率を決定するステップは、
ストリップツール（１３０）の性能をモデリングするステップと、
ストリップツール（１３０）の特徴と性能モデルとに基づいて、ストリップ率を予測するステップとを含む、請求項１に記載の方法。
【請求項３】
ストリップツール（１３０）のストリップ率を決定するステップは、
以前に処理されたウェハの、ストリップ前の厚みおよびストリップ後の厚みに基づいて、ストリップ率を決定するステップを含む、請求項１に記載の方法。
【請求項４】
反射防止膜層（２４０）の厚みを測定するステップと、
反射防止膜層（２４０）の厚みに基づいて、最低限のストリップ時間を決定するステップと、
オーバーエッチング時間と最低限のストリップ時間との大きいほうに基づいて、ストリップツール（１３０）の動作処方を修正するステップとをさらに含む、請求項１に記載の方法。
【請求項５】
ストリップツール（１３０）内でウェハを処理するステップと、
ウェハの処理後にゲート電極の幅を測定するステップと、
ウェハの処理後に測定されたゲート電極の幅に基づいて、性能モデルを更新するステップとをさらに含む、請求項２に記載の方法。
【請求項６】
処理ライン（１００）であって、
ウェハ上に形成されたゲート電極（２３０）の幅を測定するように適合される第１の計測ツール（１２０）を含み、ゲート電極（２３０）は、ゲート電極（２３０）の少なくとも一部分上に形成された反射防止膜層（２４０）を有し、この処理ラインは、
反射防止膜（２４０）を除去するように適合されるストリップツール（１３０）と、
ストリップツール（１３０）のストリップ率を決定し、ゲート電極（２３０）の幅を目標のゲート電極の臨界寸法と比較して、ストリップ率に基づいてオーバーエッチング時間を決定し、オーバーエッチング時間に基づいて、ストリップツール（１３０）の動作処方を修正するように適合される、プロセス制御器（１５０）とを含む、処理ライン。
【請求項７】
プロセス制御器（１５０）は、ストリップツール（１３０）の性能モデルを記憶し、かつストリップツール（１３０）の特徴と性能モデルとに基づいて、ストリップ率を予測するように適合される、請求項６に記載の処理ライン（１００）。
【請求項８】
プロセス制御器（１５０）は、以前に処理されたウェハの、ストリップ前の厚みおよびストリップ後の厚みに基づいて、ストリップツール（１３０）のストリップ率を決定するように適合される、請求項６に記載の処理ライン（１００）。
【請求項９】
反射防止膜層（２４０）の厚みを測定するように適合される第２の計測ツール（１２０）をさらに含み、プロセス制御器（１５０）は、反射防止膜層（２４０）の厚みに基づいて、最低限のストリップ時間を決定し、オーバーエッチング時間と最低限のストリップ時間との大きいほうに基づいて、ストリップツール（１３０）の動作処方を修正するように適合される、請求項６に記載の処理ライン（１００）。
【請求項１０】
ストリップツール（１３０）内でのウェハの処理後にゲート電極（２３０）の幅を測定するように適合される第２の計測ツール（１４０）をさらに含み、プロセス制御器（１５０）は、ウェハの処理後に測定されたゲート電極（２３０）の幅に基づいて、性能モデルを更新するように適合される、請求項７に記載の処理ライン（１００）。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明は、一般に半導体装置製造の分野に関し、特にストリップ時間のフィードバック制御を使用して、トランジスタのゲート電極におけるストリップ後の臨界寸法（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）のばらつきを減少させるための装置および方法に関する。
【０００２】
【背景技術】
半導体技術においては、より多くのおよび／またはより速い半導体装置を用いて集積回路を構築しようという傾向が続いている。この超大規模集積化（ＵＬＳＩ）への衝動は、結果として、装置および回路の寸法ならびに特徴の継続的な小型化につながっている。電界効果トランジスタを有する集積回路では、たとえば、非常に重要なプロセスのステップのひとつがトランジスタの各々のゲート電極の形成であり、ゲート電極の寸法に特別に重きが置かれる。多くの用途において、トランジスタの性能特徴（たとえばスイッチングの速さ）およびサイズは、素子のチャネル長の関数であり、これはトランジスタのゲート電極の幅にほぼ対応する。よって、たとえば、より小さなチャネル長を備えるより狭い素子は、本質的にサイズが小さい、より高い性能のトランジスタ（たとえばより速い）を生み出す傾向がある。
【０００３】
典型的には、ゲート電極は、伝統的なフォトリソグラフィ技術を使用して、ゲート電極材料（たとえば多結晶シリコン）を含むプロセス層をパターニングすることにより形成される。従来の実務に従うと、時に反射防止膜（ＡＲＣ）を使用して、フォトリソグラフィ技術中に反射によって引き起こされるノッチを最小限にする。典型的には、ＡＲＣ層は、多結晶シリコン層上に形成される。フォトレジスト層が、ＡＲＣ層上に形成される。ＡＲＣ層は、反射を減少させ、フォトレジスト層のより効果的なパターニングを可能にし、最終的に多結晶シリコン層からゲート電極をより効果的に形成することにつながる。例示的なＡＲＣ層材料は、酸化窒化シリコンおよびシリコンに富む窒化物である。
【０００４】
ゲート電極の形成に続き、ＡＲＣ層は、熱フッ酸（ＨＦ）ストリップ、これに続く熱リン酸（Ｈ３ＰＯ４）ストリップなどの、エッチングプロセスを使用して除去される。第１のフッ酸ストリップは、比較的短く、大気中の酸素への露出によりＡＲＣ層の表面上に生成する二酸化シリコンの薄い層を除去する働きをする。そのような二酸化シリコンは、多結晶シリコンのゲート電極の露出された表面上にも形成されるが、その除去のためにフッ酸ストリップが促進されるわけではない。リン酸ストリップは、二酸化シリコンの除去に特に好適ではなく、ゲート電極の上面を覆うＡＲＣ層を除去する。
【０００５】
また、リン酸ストリップは、ゆっくりと多結晶シリコンのゲート電極をエッチングし、その臨界寸法を減少させる。ＡＲＣ層を除去するために使用されるリン酸槽のストリップ率は、その使用期間とともに変化する。したがって、ストリップツールの動作処方において使用されるストリップ時間は、ある量のオーバーエッチング時間を含んで、槽がその最劣化したレベルにあるときでも、すべてのＡＲＣ層が除去されることを確実にする。槽のストリップ率は、反応生成物の集積のため、エッチングされたウェハの数に基づいて劣化する。槽はまた、槽内のリン酸の酸化状態の相対的な濃度における変化のため、時とともに劣化する。よって、槽の使用期間の始めのより近くに処理されるウェハは、より高い率でストリップされ、結果として、ゲート電極の臨界寸法が大きく減少する。槽のストリップ率のばらつきは、ゲート電極の臨界寸法にあわわれるばらつきにつながる。ゲート電極の臨界寸法のばらつきは、素子の速さ、漏れ電流、および他のトランジスタ性能パラメータのばらつきにつながる。一般的に、ばらつきが増えると、スループット、歩留まりおよび収益性が減少する。
【０００６】
この発明は、上述の問題の１つまたはそれ以上を克服するか、もしくは少なくともその影響を減少させることに向けられる。
【０００７】
【発明の開示】
この発明の一局面は、ゲート電極幅のばらつきを減らすための方法に見られ、提供される。この方法は、上にゲート電極が形成され、ゲート電極の少なくとも一部分上に反射防止膜が形成されている、ウェハを提供することを含む。ゲート電極は、ある幅を有する。ゲート電極の幅が測定される。反射防止膜を除去するように適合されるストリップツールのストリップ率が決定される。測定されたゲート電極の幅を目標のゲート電極の臨界寸法と比較して、ストリップ率に基づいてオーバーエッチング時間を決定する。ストリップツールの動作処方は、オーバーエッチング時間に基づいて修正される。
【０００８】
この発明の別の局面は、第１の計測ツール、ストリップツールおよびプロセス制御器を含む、処理ラインに見られる。第１の計測ツールは、ウェハ上に形成されたゲート電極の幅を測定するように適合される。ゲート電極は、ゲート電極の少なくとも一部分上に形成された反射防止膜を有する。ストリップツールは、反射防止膜を除去するように適合される。プロセス制御器は、ストリップツールのストリップ率を決定し、ゲート電極の幅を目標のゲート電極の臨界寸法と比較して、ストリップ率に基づいてオーバーエッチング時間を決定し、オーバーエッチング時間に基づいてストリップツールの動作処方を修正するように適合される。
【０００９】
この発明は、同じ参照番号が同じ要素を表す添付の図面とともに、以下の説明を参照することにより理解されるであろう。
【００１０】
この発明は、さまざまな修正および変更の形があり得るが、その具体的な実施例が例として図面で示され、詳細に説明される。しかしながら、具体的な実施例の説明は、この発明を開示された特定の形に制限することを意図しているのではなく、反対に、前掲の特許請求の範囲に規定されたこの発明の精神と範囲内に入る、すべての修正、均等物および代替物を含むことを意図している。
【００１１】
【発明を実施するための態様】
この発明の例示的な実施例を以下に示す。明白にするため、この明細書では実際の実現のすべての特徴を説明しているわけではない。そのような実際の実施例を発展させる上で、実現例ごとに変化する、システム関連およびビジネス関連の制約の遵守といった、開発者の具体的な目標を達成するためには、実現に特有の決定を数多く行なわなければならないことがもちろん理解されるであろう。さらに、そのような発展の努力は、複雑かつ時間を要するものであるかもしれないが、それにもかかわらず、この開示の恩恵を有する当業者にとっては日常的な仕事であることも理解されるであろう。
【００１２】
図１を参照すると、この発明に従った、ウェハ１１０を処理するための、例示的な処理ライン１００の一部分の簡略化した図が提供される。処理ライン１００は、ストリップ前計測ツール１２０、ストリップツール１３０、ストリップ後計測ツール１４０およびプロセス制御器１５０を含む。ストリップツール１３０は、パターニング後、トランジスタのゲート電極上に存在する酸化窒化シリコンなどのＡＲＣ層を除去するように適合される。ストリップツール１３０は、単一のツールとして例示されているが、実際の実現例では、ストリップツール１３０は、フッ酸ストリップおよびリン酸ストリップなどの複数のストリップ動作を実行するように適合される複数のストリップツールであってもよい。
【００１３】
プロセス制御器１５０は、計測ツール１２０、１４０からデータを受取り、ストリップツール１３０の動作処方を調整して、出てくるトランジスタのゲート電極の臨界寸法のばらつきを減少させる。例示的な実施例では、計測ツール１２０、１４０は、走査電子顕微鏡である。別々の計測ツール１２０、１４０が例示されるが、ストリップ前測定およびストリップ後測定のために単一のツールを使用してもよい。計測ツール１２０、１４０の各々は、２つ以上の計測ツールを含んでもよい。たとえば、ストリップ前計測ツール１２０は（たとえば走査電子顕微鏡を使用して）ゲート電極の幅を測定し、かつ（たとえばオプティプローブ（Ｏｐｔｉｐｒｏｂｅ）厚み測定ツールを使用して）ＡＲＣ層の厚みを測定してもよい。
【００１４】
例示の実施例では、プロセス制御器１５０は、説明した機能を実現するためのソフトウェアをプログラムされたコンピュータである。しかしながら、当業者により理解されるであろうように、特定の機能を実現するように設計されたハードウェア制御器を使用してもよい。さらに、ここに説明される、プロセス制御器１５０により実行される機能は、システムに亘って分散された複数の制御装置により実行されてもよい。さらに、プロセス制御器１５０は、スタンドアローンの制御器であってもよく、これはストリップツール１３０上に常駐してもよく、または、これは集積回路製造施設内の動作を制御するシステムの一部であってもよい。この発明の一部分および対応する詳細な説明は、ソフトウェアまたはアルゴリズムおよびコンピュータメモリ内のデータビット上での動作を記号で表示することにより提示される。これらの説明および提示は、それによって当業者が自分の仕事の内容を他の当業者に効果的に伝えられるものである。ここで使用される、アルゴリズムという用語は、一般的に使用されるとおり、所望の結果につながる自己一貫性のステップのシーケンスと考えられる。ステップは、物理的な量の物理的な操作を必要とするものである。必須ではないが、通常、これらの量は、記憶、転送、組合せ、比較またはその他の操作が可能な、光学的、電気的または磁気的な信号の形をとる。主に慣用であるという理由から、これらの信号をビット、値、要素、記号、文字、用語、数字などとして言及することが便利であることがわかっている。
【００１５】
しかしながら、これらおよび類似の用語は、すべて適切な物理的な量と関連しており、これらの量に適用された単なる便利なラベルであるということを心に留めておくべきである。別段の記載がある場合を除いて、または議論から明らかであるように、「プロセシング」、「コンピューティング」、「計算する」、「決定する」、「表示する」などの用語は、コンピュータシステムのレジスタおよびメモリ内で物理的、電気的な量として提示されたデータを、コンピュータシステムのメモリまたはレジスタないしは他のそのような情報記憶装置、転送装置または表示装置内で物理的な量として提示される類似の他のデータに操作し変形するコンピュータシステム、または同様の電子計算装置の作用およびプロセスを指すものである。
【００１６】
説明されたプロセス制御器１５０の機能を実行するように適合することができる例示的なソフトウェアシステムは、ケイエルエイ−テンコア・インコーポレイテッド（ＫＬＡ−Ｔｅｎｃｏｒ， Ｉｎｃ．）により提供される触媒システム（Ｃａｔａｌｙｓｔ ｓｙｓｔｅｍ）である。この触媒システムは、国際半導体製造装置材料協会（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｅｑｕｉｐｍｅｎｔ ａｎｄ Ｍａｔｅｒｉａｌｓ Ｉｎｔｅｒｎａｔｉｏｎａｌ；ＳＥＭＩ）コンピュータによる統合生産（Ｃｏｍｐｕｔｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｍａｎｕｆａｃｔｕｒｉｎｇ；ＣＩＭ）フレームワークに準拠のシステム技術を使用し、高度プロセス制御（Ａｄｖａｎｃｅｄ Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ；ＡＰＣ）フレームワークに基づく。ＣＩＭ（ＳＥＭＩ Ｅ８１−０６９９ ＣＩＭフレームワークドメインアーキテクチャの暫定的仕様）およびＡＰＣ（ＳＥＭＩ Ｅ９３−０９９９　ＣＩＭフレームワーク高度プロセス制御コンポーネントの暫定的仕様）の仕様は、ＳＥＭＩから公に入手することができる。
【００１７】
図２Ａから２Ｂおよび３Ａから３Ｂは、トランジスタの形成のさまざまな手順のステップの概略的な断面図を示す。図２Ａにおいて、基板２００が、その上にシャロートレンチアイソレーション（ＳＴＩ）構造２１０を有して示される。ゲート絶縁層２２０が、基板２００上に形成される。ゲート電極２３０が、ゲート絶縁層２２０上に形成される。ゲート絶縁層２２０は、ゲート電極２３０を基板２００から分離する。ゲート電極２３０のパターニング中、反射防止膜（ＡＲＣ）層２４０を適用して、フォトリソグラフィ技術中の反射により引き起こされるノッチを最小限に抑える。ゲート電極の目標の臨界寸法２５０は、破線で示される。破線２５２により示されるように、目標の臨界寸法２５０は、ゲート電極２３０の実際の幅（Ｗ）より小さいことが注目される。
【００１８】
図１のストリップ前計測ツール１２０は、ゲート電極２３０の幅を測定し、測定値をプロセス制御器１５０に提供する。図２Ｂに見られるように、プロセス制御器１５０は、ストリップツール１３０の処方を適合させ、ＡＲＣ層２４０を除去し、かつゲート電極の幅が目標の臨界寸法２５０に一致するまでゲート電極２３０のエッチングを続ける。ストリップツール１３０の処方を調整するための制御器の機能は、以下にさらに詳しく説明する。
【００１９】
図３Ａに示される例では、目標の臨界寸法２５０は、破線２５２により示されるように、ゲート電極２３０の実際の幅（Ｗ）より大きい。ストリップ前計測ツール１２０の測定値に基づいて、プロセス制御器１５０は、ストリップツール１３０の処方を適合させてＡＲＣ層２４０を除去するが、ゲート電極２３０のオーバーエッチングの量を最小限にするため、最低限のストリップ時間に達するとすぐにエッチングを停止する（図３Ｂを参照）。ゲート電極２３０の幅は、それでも僅かに減少するかもしれないが、オーバーエッチング時間は最低限に抑えられ、ゲート電極２３０の幅があまりにも大きく減少するのを防止する。
【００２０】
つまり、プロセス制御器１５０は、ＡＲＣ層２４０を除去するための最低限のストリップ時間、およびゲート電極２３０の幅を減少させるためのオーバーエッチング時間を決定して、目標の臨界寸法２５０を達成する。ストリップの前に、ゲート電極２３０の幅が既に目標の臨界寸法２５０より狭い場合、オーバーエッチング時間はゼロにセットされる。プロセス制御器１５０は、最低限のストリップ時間とオーバーエッチング時間との大きいほうを選択して、ストリップツール１３０の処方を調整する。
【００２１】
プロセス制御器１５０は、１つまたはそれ以上のモデルを使用して最低限のストリップ時間およびオーバーエッチング時間を決定してもよい。これらのモデルは、比較的単純な、等式に基づいたモデル（たとえば線形、指数、加重平均など）、または神経回路網モデル、主成分分析（ＰＣＡ）モデル、もしくは潜在構造への射影（ＰＬＳ）モデルなどの、より複雑なモデルを含んでもよい。モデルの具体的な実現は、選択されるモデリング技術に依存して変化し、そのような具体的な実現は、当業者に周知である。よって例示を明瞭かつ容易にするため、そのような具体的な詳細は、ここでは詳しく説明しない。
【００２２】
プロセス制御器１５０は、フィードバック制御モードまたはフィードフォワード制御モードで動作してもよい。フィードバックモードでは、プロセス制御器は、ゲート電極２３０の、ストリップ前およびストリップ後の幅の測定値を受取り、ストリップ率を決定する。後に処理されるウェハ１１０のため、ゲート電極２３０の幅に関して入ってくるデータおよび目標のゲート電極の臨界寸法とともにストリップ率を使用して、後続のウェハ１１０のためのオーバーエッチング時間を決定する。指数加重平均を使用して、ストリップツール１３０において明らかである、槽の劣化による一般的なストリップ率の低下の傾向を考慮してもよい。プロセス制御器１５０は、ストリップ前計測ツール１２０から入ってくるＡＲＣ層２４０の厚みも受取ってもよい。ＡＲＣ層の厚み２４０を使用して、最低限のストリップ時間を決定してもよい。これに代えて、固定された最低限のストリップ時間を使用してもよく、その場合、オーバーエッチング時間は、最低限のストリップ時間よりも大きい場合のみ、プロセス制御器１５０によりストリップツール１３０の処方に組み入れられるであろう。
【００２３】
プロセス制御器１５０は、ストリップツール１３０の動作処方を調整して、フッ酸槽およびリン酸槽の一方、またはその両方のストリップ時間を変化させてもよい。典型的には、フッ酸槽のストリップ時間は、リン酸槽のストリップ時間よりもかなり短いため、プロセス制御器１５０は、リン酸槽のストリップ時間を修正するようにのみに適合されてもよい。
【００２４】
プロセス制御器１５０は、ロット内のウェハのサンプルからの測定値に基づいて、ロットごとにストリップツール１３０の動作処方を調整してもよい。これに代えて、プロセス制御器１５０は、各ウェハの測定値を受取り、ウェハごとにストリップツール１３０の動作処方を調整してもよい。選択される具体的な頻度は、入ってくるゲート電極の幅に存在するばらつきの量、および所望の精度の程度に依存する。
【００２５】
フィードフォワードモードで動作されると、プロセス制御器１５０は、予測モデリング技術を実現して、ストリップツール１３０のストリップ率を予測する。予測されたストリップ率を、入ってくるゲート電極２３０の幅および目標のゲート電極の臨界寸法とともに使用して、オーバーエッチング時間を決定する。ここでも、ＡＲＣ層２４０の入ってくる厚みを組み入れて、最低限のストリップ時間を決定してもよい。ストリップ後計測ツール１４０からのフィードバックを使用して、周期的にモデルを更新してもよい。フィードバックの測定は、入ってくるウェハ１１０の測定よりも低い頻度で行なってもよい。予測モデルへの入力は、ストリップツール１３０で使用された槽の年代順の年齢（すなわち時間に基づく劣化を考慮するため）、およびストリップツール１３０で処理されたウェハの数（すなわち反応生成物の集積により引き起こされる劣化を考慮するため）を含んでもよい。
【００２６】
図４を参照すると、この発明のある例示的な実施例に従った、ゲート電極の幅のばらつきを減らすための方法の簡略化したフロー図が提供される。ブロック４００で、上にゲート電極が形成され、ゲート電極の少なくとも一部分上に反射防止膜が形成されたウェハが提供される。ブロック４１０で、ゲート電極の幅が測定される。反射防止膜を除去するように適合されるストリップツールのストリップ率が、ブロック４２０で決定される。ストリップ率は、予測性能モデルを使用して決定してもよく、またはこれに代えて、ストリップ率は、以前に処理されたウェハの、ストリップ前およびストリップ後のゲート電極の幅の測定値に基づいてもよい。ブロック４３０において、ゲート電極の幅を、目標のゲート電極の臨界寸法と比較して、ストリップ率に基づいてオーバーエッチング時間を決定する。ブロック４４０において、オーバーエッチング時間に基づいてストリップツールの動作処方が修正される。
【００２７】
上で説明した、ストリップツール１３０の動作の制御は、ストリップ後のゲート電極２３０の臨界寸法のばらつきを減少させ、同時に、ＡＲＣ層２４０を除去するために必要な最低限のストリップ時間を提供する。リアルタイム制御モデルを使用してばらつきの減少を実現することにより、処理ライン１００のスループットおよび最終製品の品質が向上するであろう。スループットの向上およびばらつきの減少は、直接的に収益性の向上につながる。
【００２８】
上に開示される特定の実施例は例示的なものにすぎない、なぜならこの発明は、この教示の恩恵を有する当業者にとって明白である、異なるが均等な方法によって、変更および実践され得るからである。さらに、特許請求の範囲に記載される以外には、ここに示される構成または設計の詳細に対する制限は一切意図されない。よって、上に開示される特定の実施例は、変更または修正される可能性があり、そのような変形は、すべてこの発明の範囲および精神内にあるものと考えられることは明白である。よって、ここで求める保護は、特許請求の範囲に述べるとおりである。
【図面の簡単な説明】
【図１】図１は、この発明のある例示的な実施例に従った、処理ラインの簡略化したブロック図である。
【図２Ａ】図２Ａは、図１のプロセス制御器の動作を例示するための、トランジスタの形成のさまざまな手順のステップの概略的断面図である。
【図２Ｂ】図２Ｂは、図１のプロセス制御器の動作を例示するための、トランジスタの形成のさまざまな手順のステップの概略的断面図である。
【図３Ａ】図３Ａは、図１のプロセス制御器の動作を例示するための、トランジスタの形成のさまざまな手順のステップの概略的断面図である。
【図３Ｂ】図３Ｂは、図１のプロセス制御器の動作を例示するための、トランジスタの形成のさまざまな手順のステップの概略的断面図である。
【図４】図４は、この発明のある例示的な実施例に従った、ゲート電極の幅のばらつきを減らすための方法の簡略化したフロー図である。
【図１】
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【図４】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
2004503104.tif 000018
【国際調査報告】
2004503104.tif 000019
2004503104.tif 000020
2004503104.tif 000021