(57)【要約】【課題】トランジスタのボディに発生する及び保持される過度の電荷をデータを表すために使用できる半導体素子を提供する。【解決手段】メモリ素子又は放射線検知器のような半導体素子が開示される。その際、データ記憶セルが基板１３上に形成される。各データ記憶セルはソース１８、ドレイン２２、ゲート２８及びソースとドレイン間に配置されるボディを有し、ボディに発生する電荷を保存する電界効果トランジスタを含む。ボディ２２の正味電荷の大きさはトランジスタに加えられる入力信号により調節でき、入力信号による正味電荷の調節は、電気電圧信号をゲート２８とドレイン２２の間に及びソース１８とドレイン２２の間に加えることにより少なくとも部分的に消去することができる。【選択図】図１
2004535669.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の１つの面上に提供される少なくとも１つのデータ記憶セルを有し、該データ記憶セルは、（i）ソース、（ii）ドレイン、（iii）前記ソースと前記ドレインの間に配置される及びボディに発生する正味電荷を少なくとも一時的に保持するように適合され、それにより前記正味電荷の大きさがトランジスタに加えられる入力信号により調節できるボディ、及び（iv）前記ボディと隣接する少なくとも１つのゲートを有し、
第１の所定の電気電圧信号を少なくとも１つの対応する前記ゲートと対応する前記ドレインの間に及び対応する前記ソースと前記ドレインの間に加えることにより、前記入力信号による前記正味電荷の調節を少なくとも部分的に消去する電荷調節手段を含むことを特徴とする半導体素子。
【請求項２】
前記入力信号が、少なくとも１つの対応する前記ゲートと対応する前記ドレインの間に及び対応する前記ソースと前記ドレインの間に加えられる第２の所定の電気電圧信号を含むことを特徴とする請求項１に記載の素子。
【請求項３】
前記素子がメモリ素子であることを特徴とする請求項２に記載の素子。
【請求項４】
前記素子がセンサであり、使用される少なくとも１つの前記ボディに保存される電荷が物理的パラメータを表すことを特徴とする、請求項１−３のいずれか１つに記載の素子。
【請求項５】
前記入力信号が電磁放射線を含むことを特徴とする、請求項１−４のいずれか１つに記載の素子。
【請求項６】
前記素子が電磁放射線センサであることを特徴とする、請求項５に記載の素子。
【請求項７】
前記基板を少なくとも部分的に覆う第１の絶縁層をさらに含み、前記データ記憶セルは前記基板から離れた前記第１の絶縁層の面に提供されることを特徴とする、請求項１−６のいずれか１つに記載の素子。
【請求項８】
前記第１の絶縁層が、前記データ記憶セルの前記ボディとは反対のドーピング型の半導体材料である層を含むことを特徴とする、請求項７に記載の素子。
【請求項９】
少なくとも１つの前記ボディと対応する前記ゲート間に提供されるそれぞれの第２の絶縁層をさらに含むことを特徴とする、請求項１−８のいずれか１つに記載の素子。
【請求項１０】
少なくとも１つの前記トランジスタが、少なくとも１つの対応する前記ボディと対応する前記第２の絶縁層の間のインターフェース付近に複数の欠陥を含み、ボディに保存される電荷キャリアとは反対極性の電荷キャリアを捕捉することを特徴とする、請求項９に記載の素子。
【請求項１１】
前記インターフェース付近の欠陥密度が１cm2につき１０９と１０１２の間であることを特徴とする、請求項１０に記載の素子。
【請求項１２】
少なくとも１つの対応する前記ゲートと前記ドレインの間に及び前記ソースと前記ドレインの間に第３の所定の電気電圧信号を加えることにより、少なくとも１つの前記データ記憶セルの前記ソースと前記ドレインの間に電流を流すデータ読み取り手段をさらに含むことを特徴とする、請求項１−１１のいずれか１つに記載の素子。
【請求項１３】
前記第１の絶縁層が複数の絶縁層を含むことを特徴とする、請求項１−１２のいずれか１つに記載の素子。
【請求項１４】
少なくとも１つの前記データ記憶セルが、少なくとも２つの区別できるレベルの前記電荷を保存するように適合されることを特徴とする、請求項１−１３のいずれか１つに記載の素子。
【請求項１５】
少なくとも１つの前記データ記憶セルが、少なくとも３つの区別できるレベルの前記電荷を保存するように適合されることを特徴とする、請求項１４に記載の素子。
【請求項１６】
少なくとも１つの前記トランジスタが、対応するソース／ボディ静電容量より大きいドレイン／ボディ静電容量を有することを特徴とする、請求項１−１５のいずれか１つに記載の素子。
【請求項１７】
少なくとも１つの前記トランジスタのボディが、前記ソース付近よりも高密度のドーパントを前記ドレイン付近に有することを特徴とする、請求項１６に記載の素子。
【請求項１８】
少なくとも１つの前記トランジスタのドレインとボディの間のインターフェース領域が、前記ソースと前記ボディの間のインターフェース領域より大きいことを特徴とする、請求項１６又は請求項１７に記載の素子。
【請求項１９】
共通のソース及び／又はドレイン領域が前記素子の隣接するトランジスタ間で共有されることを特徴とする、請求項１−１８のいずれか１つに記載の素子。
【請求項２０】
基板と、前記基板の１つの面上に提供され、（i）ソース、（ii）ドレイン、（iii）前記ソースと前記ドレインの間に配置されるボディを有し、該ボディは当該ボディに発生する正味の電荷を少なくとも一時的に保持するように適合され、それにより前記正味電荷の大きさがトランジスタに加えられる入力信号により調節でき、及び（iv）前記ボディと隣接する少なくとも１つのゲートを含む電界効果トランジスタを含む少なくとも１つのデータ記憶セルを含む半導体素子にデータを記憶する方法において、
少なくとも１つの対応する前記ゲートと対応する前記ドレインの間に及び対応する前記ソースと前記ドレインの間に第１の所定の電気電圧信号を加えて、前記入力信号による前記正味電荷の調節を少なくとも部分的に消去するという工程を含むことを特徴とする方法。
【請求項２１】
第２の所定の電気電圧信号を、前記データ記憶セルの少なくとも１つの前記ゲートと対応する前記ドレインの間に及び対応する前記ソースと前記ドレインの間に加える工程をさらに含むことを特徴とする、請求項２０に記載の方法。
【請求項２２】
第２の所定の前記電気信号を加える工程が、対応する前記ボディに保持される電荷をトンネル効果により調節することを特徴とする、請求項２１に記載の方法。
【請求項２３】
前記電荷が、少なくとも１つの前記ゲートと対応するドレインの間に電圧信号を加えることにより調節され、それにより前記対応するボディと前記ドレイン間のインターフェースで、前記ボディと前記ドレインの価電子帯及び伝導帯が変形して前記価電子帯から前記伝導帯へトンネル効果により電子が投入され、前記ボディに多数キャリアの形成を引き起こすことを特徴とする請求項２２に記載の方法。
【請求項２４】
前記電荷が、前記価電子帯から前記電界効果トランジスタの少なくとも１つのゲートへ電子をトンネリングすることにより調節されることを特徴とする、請求項２２又は請求項２３に記載の方法。
【請求項２５】
第１の所定の前記電圧信号を加えるという工程が、少なくとも１つの前記ゲートと対応する前記ドレイン間に電気電圧信号を加えることを含み、それにより対応するボディに保存された少なくともいくつかの電荷キャリアが前記ボディの反対極性の電荷キャリアと再結合することを特徴とする、請求項２０から請求項２４のいずれか１つに記載の方法。
【請求項２６】
前記ボディに保存される電荷キャリアと反対極性の電荷キャリアを含む導電チャネルを前記ソースと前記ドレインの間に形成させる第１の部分と、前記チャネルの形成を妨げ、及び少なくともいくつかの前記保存電荷キャリアを前記チャネルにすでに占められる位置に向かって移動させる及び前記チャネルとすでに反対極性である電荷キャリアと再結合させる第２の部分を含む少なくとも１つの前記電圧信号を加える工程をさらに含むことを特徴とする、請求項２５に記載の方法。
【請求項２７】
単一の電荷調節動作で少なくとも１つの前記電圧信号を十分にかつ素早く加えて、前記ボディに保存された少なくともいくつかの前記電荷キャリアを、反対極性の電荷キャリアが前記ソース又は前記ドレインに完全に移動できる前に、前記反対極性の電荷キャリアと再結合させるという工程を繰り返す工程をさらに含むことを特徴とする、請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関し、及び特に、しかし排他的ではなく、SOI（シリコン・オン・インシュレータ）技術を使用するDRAMメモリ素子に関する。
【背景技術】
【０００２】
DRAM素子は既知であり、各メモリセルが単一のトランジスタと単一のコンデンサから成る。DRAMに記憶される２進法の１と０のデータは充電状態又は放電状態である各セルのコンデンサにより表される。コンデンサの充電及び放電は対応するトランジスタの切換えにより制御され、トランジスタはまた、セルに記憶されたデータの読み取りも制御する。こうした装置は米国特許3387286で開示され、当業者にはなじみが深い。
【０００３】
MOSFET（金属酸化膜半導体電界効果トランジスタ）型素子を組み込む半導体素子はよく知られており、SOI（シリコン・オン・インシュレータ）を採用する装置はますます利用が増えている。SOI技術はシリコン層で皮膜された絶縁二酸化ケイ素層を保持するシリコン基板を伴う。その際個々の電界効果トランジスタは、１つの極性のドープされたシリコンのソース領域及びドレイン領域により形成され、該領域は反対極性のドープされたシリコンのボディにより分離される。
【０００４】
SOI技術は、各個別のトランジスタのボディ領域が下にあるシリコン基板から電気的に絶縁されているためにボディの電気的充電が一定の状況下で発生するという不利益を受ける。これはトランジスタの電気性能に影響を及ぼし、一般に望ましくない影響と見なされる。この影響の発生を避けるために通常幅広い対策がとられ、１９９８年５月に発行されたIEEE Transaction on Electron Devices ４５巻５号のオオノテラカズ氏らによるa suppression of parasitic bipolar action in ultra thin film fully depleted CMOS/simox devices by Ar-ion implantation into source/drain regions@で詳細に述べられている。
【０００５】
既知のDRAM素子はまた、米国特許4298962にも記載されており、その際DRAMは複数のセルから形成され、セルのそれぞれはシリコン基板上に直接形成されるIGFET（絶縁ゲート電界効果トランジスタ）トランジスタから成る。このDRAMにより、ソース及びドレイン領域とは反対の極性であり、及びソース又はドレインに配置される半導体不純物領域から電荷キャリアを注入ができる、又はシリコン基板から電荷キャリアを注入できる。
【０００６】
この既知の素子は、素子の複雑性を増大させる（ドレイン、ゲート、ソース及び反対極性の不純物領域と結合する又は基板と結合する）動作のために少なくとも４つの端末結合を必要とするという不利益を受ける。さらに、各セルのメモリ機能はトランジスタソース及びドレインに印加される間だけ確実であり、素子の信頼性に影響を及ぼす。また記憶された情報の書き込み、読み取り及びリフレッシュはいわゆるApunch through@ modeで行われなければならず、それが素子による大量電力消費という結果となる。
【０００７】
SOI技術を使用するDRAMメモリを製造する試みは米国特許5448513で開示されている。その既知の素子では、各メモリセルは２つのトランジスタから形成され、その１つはデータをメモリセルに書き込むために使用され、もう１つは素子に記憶されたデータを読み取るために使用される。各セルが２つの独立したトランジスタから成るという結果として、各セルはその素子の複雑性を増大させる、及び２つのトランジスタの結果として各メモセルに必要な表面領域を増大させる動作のために４つの端末結合を必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の好ましい実施形態は従来技術の上記不利益を克服しようと努めている。
【課題を解決するための手段】
【０００９】
本発明の１つの側面によると、
基板と、
前記基板の１つの面上に提供される、少なくとも１つのデータ記憶セルを有し、該データ記憶セルは、（i）ソース；（ii）ドレイン；（iii）前記ソースと前記ドレインの間に配置される及びボディに発生する正味の電荷を少なくとも一時的に保持するように適合され、それにより前記正味の電荷の大きさがトランジスタに加えられる入力信号により調節できるボディ及び（iv）前記ボディに隣接する少なくとも１つのゲートを有し、
第１の所定の電気電圧信号を少なくとも１つの対応する前記ゲートと対応する前記ドレインの間に及び対応する前記ソースと前記ドレインの間に加えることにより、前記入力信号による前記正味電荷の調節を少なくとも部分的に消去する電荷調節手段を含む半導体素子が提供される。
【００１０】
本発明は、トランジスタのボディに発生する及び保持される過度の電荷という従来の望ましくない特徴がデータを表すために使用できるという驚くべき発見に基づいている。データが電荷として電界効果トランジスタのボディに保存される半導体素子を提供することにより、従来技術よりますます高いレベルの回路集積が可能になるという利点が提供される、というのは、例えば半導体素子がDRAMメモリであるとき、各データセルがもはやコンデンサを必要とせず、単一のトランジスタで構成できるからである。さらに、前記電荷を（基板又はソース又はドレインに提供される不純物領域ではなく）電界効果トランジスタのボディに発生させることにより、基板又は不純物領域への特別な結合を作る必要がなく、従って素子を動作するのに必要な端末結合の数が減るというさらなる利点が提供される。
【００１１】
好ましい実施形態では、前記入力信号は第２の所定の電気電圧信号を含み、それは少なくとも１つの対応する前記ゲートと対応する前記ドレインの間に及び対応する前記ソースと前記ドレインの間に加えられる。
【００１２】
本素子はメモリ素子である。
【００１３】
本素子はセンサであり、使用される少なくとも１つの前記ボディに保存される電荷は物理的パラメータを表す。
【００１４】
入力信号は電磁放射線を含む。
【００１５】
本素子は電磁放射線センサである。
【００１６】
本素子は少なくとも部分的に前記基板を覆う前記第１の絶縁層をさらに含み、前記データ記憶セルが前記基板から離れた第１の絶縁層の面上に提供される。
【００１７】
第１の絶縁層は、前記データ記憶セルのボディとは反対のドーピング型の半導体材料の層を含む。
【００１８】
トランジスタボディとは反対のドーピング型の材料の層（例えば、ｐ型トランジスタボディの場合にはｎ型材料の層）を提供することで、ボディ／絶縁層接合部が逆にバイアスされるように絶縁層を適切にバイアスすることにより、隣接するトランジスタがお互いに電気的に絶縁され、二酸化ケイ素のような誘電体の層がシリコン基板上に形成されるシリコン・オン・インシュレータ（SOI）技術を使用する必要がないという利点が提供される。言い換えると、本発明による素子は従来の製造技術を使用して製造できるという利点が提供される。
【００１９】
本素子はさらに、少なくとも１つの前記ボディと対応する前記ゲートの間に提供されるそれぞれの第２の絶縁層を含む。
【００２０】
好ましい実施形態では、少なくとも１つの前記トランジスタが、少なくとも１つの対応する前記ボディと対応する前記第２の絶縁層の間のインターフェース付近に複数の欠陥を含み、ボディに保存される電荷キャリアとは反対極性の電荷キャリアを捕捉する。
【００２１】
これにより、トランジスタのボディに保存される電荷を、保存された電荷キャリアとインターフェース付近で捕捉される反対極性の電荷キャリアを再結合することにより低減できるという利点が提供される。
【００２２】
前記インターフェース付近の欠陥密度は１cm2につき109と1012の間である。
【００２３】
本素子はさらに、第３の所定の電気電圧信号を少なくとも１つの対応する前記ゲートと前記ドレインの間に及び前記ソースと前記ゲートの間に加えることにより、少なくとも１つの前記データ記憶セルの前記ソースと前記ドレインの間に電流を流すデータ読み取り手段を含む。
【００２４】
第１の絶縁層は複数の絶縁層を含む。
【００２５】
少なくとも１つの前記データ記憶セルは、少なくとも２つの区別できるレベルの前記電荷を保存するように適合される。
【００２６】
好ましい実施形態では、少なくとも１つの前記データ記憶セルは少なくとも３つの区別できるレベルの前記電荷を保存するように適合される。
【００２７】
これにより、データ記憶セル内のデータを表すために使用できる区別できる電荷レベルが多く存在すればするほど、さらに多くのビット数のデータが各セルに記憶できるという利点が提供される。例えば、ｎビットのデータを表すためには、２ｎの区別できる電荷レベルが必要であり、その結果高密度のデータ記憶素子が作られる。
【００２８】
少なくとも１つの前記トランジスタは対応するソース／ボディ静電容量より大きいドレイン／ボディ静電容量を有する。
【００２９】
これにより、トランジスタのボディに保存される電荷を調節するためにトランジスタに印加することが必要な電圧を減らす、言い換えると本素子の動作の信頼性を高めるという利点が提供される。
【００３０】
少なくとも１つの前記トランジスタのボディは前記ソースの付近よりも前記ドレインの付近に高いドーパント密度を有する。
【００３１】
少なくとも１つの前記トランジスタのドレインとボディの間のインターフェース領域は、ソースとボディの間のインターフェース領域より大きい。
【００３２】
共通のソース及び／又はドレイン領域は、本素子の隣接するトランジスタ間で共有される。
【００３３】
これにより、本素子が小型化できる限度が高くなるという利点が提供される。
【００３４】
本発明の別の側面によると、基板と、前記基板の面上に提供され、（i）ソース；（ii）ドレイン；（iii）前記ソースと前記ドレインの間に配置されるボディを有し、該ボディは当該ボディに発生する正味の電荷を少なくとも一時的に保持するように適合され、それにより前記正味の電荷の大きさがトランジスタに加えられる入力信号により調節でき、及び（iv）前記ボディに隣接する少なくとも１つのゲートを含むそれぞれの電界効果トランジスタを含む少なくとも１つのデータ記憶セルを含む半導体素子にデータを記憶する方法が提供され、その方法は、
第１の所定の電気電圧信号を少なくとも１つの対応する前記ゲートと対応する前記ドレインの間に及び対応する前記ソースと前記ドレインの間に加えて、前記入力信号による前記正味電荷の調節を少なくとも部分的に消去するという工程を含む。
【００３５】
本方法は、第２の所定の電気電圧信号を前記データ記憶セルの少なくとも１つの前記ゲートと対応する前記ドレインの間に及び対応する前記ソースと前記ドレインの間に加えるという工程をさらに含む。
【００３６】
第２の所定の前記電気信号を加える工程は、トンネル効果により対応する前記ボディに保持される電荷を調節する。
【００３７】
これにより、電荷調節がトランジスタの非導電状態で実行することができ、その際電流だけがトランジスタのボディから少数電荷キャリアを移動させるという利点が提供される。言い換えると、これにより非常に少ない電力消費を伴う電荷調節動作が実行できる。これによりまた、かなり多くの電荷がトランジスタのボディに保存できるという利点が提供される、というのは、電荷は第１の絶縁層の付近にあるトランジスタの単なる一部ではなく、実質上トランジスタのボディ全体を通じて保存されると考えられるからである。その結果、数ビットのデータを表すいくつかのレベルの電荷を保存できる。
【００３８】
電荷は、少なくとも１つの前記ゲートと対応するドレインの間に電圧信号を加えることにより調節され、それにより対応するボディとドレイン間のインターフェースで、ボディ及びドレインの価電子帯及び伝導帯が変形されて価電子帯から伝導帯へトンネル効果により電子を注入し、多数キャリアをボディに形成させる。
【００３９】
前記電荷は価電子帯から前記電界効果トランジスタの少なくとも１つのゲートへ電子をトンネリングすることにより調節される。
【００４０】
第１の所定の前記電圧信号を加える工程は、電気電圧信号を少なくとも１つの前記ゲートと対応する前記ドレイン間に加えることを含み、それにより対応するボディに保存された少なくともいくつかの電荷キャリアが前記ボディの反対極性を持つ電荷キャリアと再結合する。
【００４１】
これにより、特定のトランジスタのボディに保存された電荷が、導電状態に切換えられたトランジスタなしで調節でき、その結果、電荷調節が非常に低い消費電力で実行できるという利点が提供される。この特徴は、個々の画素がトランジスタにより提供される光学検波器のような、多数のトランジスタを組み込む半導体素子の場合に特に有利である。
【００４２】
電荷ポンピングとして知られる原理下で動作する、及び１９８４年にIEEE Transaction on Electron Devicesの３１巻４２頁から５３頁に掲載されたG Groeseneken等によるAA reliable approach to charge pumping measurements in MOS transistors@という論文で詳細に記載された工程は、それが非常に低い電力レベルで動作し、本工程により動作する素子の消費電力を最小限にできるという利点を提供する。
【００４３】
本方法は、前記ボディに保存される電荷キャリアとは反対極性の電荷キャリアを含む導電チャネルがソースとドレインの間に形成される原因となる第１の部分と、チャネルの形成を妨げ、及び少なくともいくつかの前記保存された電荷キャリアを前記チャネルによりすでに占められた位置に向かって移動させる及び前記チャネルの以前の反対極性の電荷キャリアと再結合させる第２の部分を含む少なくとも１つの前記電圧信号を加える工程をさらに含む。
【００４４】
本方法は、単一の電荷調節動作で少なくとも１つの前記電圧信号を十分かつ素早く加え、ボディに保存された少なくともいくつかの前記電荷キャリアを、反対極性の電荷キャリアが完全に前記ソース又は前記ドレインに移動できる前に、前記反対極性の電荷キャリアと再結合させるという工程を繰り返す工程をさらに含む。
【００４５】
本発明の好ましい実施形態は、添付の図面に関連し、例示としてのみ及びいかなる限定的な意味を持たずに記述される。
【発明を実施するための最良の形態】
【００４６】
最初に図１を参照すると、NMOS SOI（シリコン・オン・インシュレータ） MOSFET（金属酸化膜半導体電界効果トランジスタ）は二酸化ケイ素の層１２で覆われたシリコンウエハ１０を含み、ウエハ１０及び層１２は基板１３を構成する。基板１３上に形成された層１４は不純物でドープされたシリコンの島１６から成り、ｎ型材料のソース１８、ｐ型材料のボディ及びｎ型材料のドレイン２２を、二酸化ケイ素のハニカム絶縁構造２４とともに形成する。ハニカム構造は複数の島１６で満たされる。ソース１８及びドレイン２２はシリコン層１４の厚さ全体に広がる。絶縁フィルム２６はボディ２０の上に形成される、及びドープされた半導体材料のゲート２８は誘電フィルム２６上に提供される。図１のトランジスタを製造するのに使用される製造処理工程、化学組成及びドーピング状況は当業者にはなじみが深く、１９９６年のIEDMでのA J Auberton-HerveによるASOI: Materials to Systems@にもさらに詳細に記載されている。この刊行物はまた、この型のトランジスタが、ボディ２０が電気的に浮遊しているという事実の結果として電気的な不安定さを有し、従ってトランジスタに印加される一連の電圧パルスに左右されて電荷を得ることができるということを開示している。
【００４７】
図１に示されるトランジスタは、当業者に空乏領域（すなわち、反対極性の半導体型間の接合部を形成し、自由電荷キャリアが奪われる領域）がシリコン層１４の厚さ全体を占めているわけではない「部分的空乏（PD）」として知られている型のトランジスタである。
【００４８】
図２を参照すると、図１のNMOSトランジスタのボディに正電荷を発生させるために、ゲート電圧Vgとドレイン電圧Vd、及びソース電圧は最初ゼロである。時間t0で、ゲート電圧が-1.5Vとなり、時間t0+Δt0（ここでΔt0はゼロより大きい、小さい又は等しい）では、ドレイン電圧が-2Vとなり、一方でソース電圧はゼロのままである。負の電圧パルスをゲートに加え、及びさらなる負の電圧パルスをドレインに加えることにより、負電荷の濃縮がゲート２８付近のボディ２０に形成され、一方で正電荷濃縮は絶縁層１２付近のボディに形成される。同時に、ソース１８及びドレイン２２と結びつく導電チャネルはボディ２０内に形作り、ソース１８とドレイン２２間の電子伝導を可能にする。これにより、電子がソース１８及び／又はドレイン２２からチャネルに引き込まれることが可能となる。
【００４９】
図２に示されるように負電荷をソースと相対的なドレイン２２に印加することにより、ソース付近の衝撃イオン化による電子正孔の対が発生する。浮遊ボディに積もった正孔が正電荷を作り出す。
【００５０】
その後ドレイン電圧Vdは時間t1でゼロに戻る及びゲート電圧Vgは時間t1+Δt1でゼロに戻ってソース１８とドレイン２２間の導電チャネルは除去される。時間間隔t1-t0は通常数ナノ秒と数十ナノ秒の間であり、一方でΔt1は１ナノ秒の桁である。互いに相対的であるソース電圧、ドレイン電圧及びゲート電圧に左右されて、正ドレイン電圧パルスを印加することによりボディ２０内に正電荷を作り出すことも可能である。ボディ内に正電荷を作り出すために、ドレイン電圧がゲート電圧前にゼロに切換え復帰されねばならないことが実際面で分かっている。
【００５１】
図３を参照すると、ゲート電圧Vgがt0で+1Vに増大し、一方でソース電圧とドレイン電圧がゼロのままであることにより、その後ドレイン電圧Vdが時間t0+Δt0で-2Vに減少し、一方でソース電圧がゼロのままであることにより負電荷がボディ２０に発生する。ゲート電圧Vgとドレイン電圧Vdはその後時間t1及びt１+Δt１でそれぞれ実質上ゼロになる。ここでΔt１は正又は負（又はゼロ）である。ソース１８及びドレイン２２に印加される電圧に対して、ゲート２８へ正電圧を印加することにより、図２に関して上述された過度の正電荷の形成の場合のように、ソース１８及びドレイン２２間に再び導電チャネルが形成される。ゲート２８に加えられる正電圧はまた、ゲート２８付近のボディ２０に負電荷の濃縮を作り出す及びゲート２８から離れた、すなわち絶縁層１２に隣接するボディの部分に正電荷の濃縮を作り出す。
【００５２】
負の電荷をドレイン２２に印加した結果、ボディ−ドレイン接合部は順方向にバイアスされ、その結果正孔がボディ２０からドレイン２２へ伝導される。この影響はボディ２０に過度の負電荷を作り出すことである。こうしたバイアス状況下では、衝撃イオン化による正孔の発生がかなり弱いということに注目すべきである。代替案として、正の電圧パルスがドレインとゲートに印加され、その結果ボディ−ソース接合部が順方向にバイアスされる及び正孔がボディからソースへ取り除かれる。同様にして、負電荷をボディ２０に発生させる代わりに、ボディに保存された正電荷が取り除かれる。
【００５３】
図４を参照すると、ドレイン電流Idは印加されたゲート電圧Vgに左右される。図面は0.3Vのドレイン電圧Vdに対するこの関係を示し、曲線３４、３６及び３８は過度の正電荷又は過度の負電荷、又はゼロ超過電荷をそれぞれ有するボディ２０を表す。従って、較正された電圧をゲート２８及びドレイン２２に加えることにより及びドレイン電流Idを測定することにより、ボディ２０が正に電荷されている又は負に電荷されているかどうか、又は電荷されていないかどうかを決定することが可能であることがわかる。この現象により、図１のトランジスタはデータ記憶セルとして使用でき、異なる電荷レベルはデータのAhigh@状態及びAlow@状態を表す、又は以下で詳述されるように測定されるいくつかの物理的パラメータを表す。
【００５４】
図１の実施形態に共通する部分が、同等の参照番号だが１００を加えて表示される図５ａを参照すると、SOIトランジスタのさらなる実施形態が示され、その際トランジスタはトンネル効果によりボディ１２０に正電荷を保存する。図５ａのトランジスタは当業者にはなじみの深い一続きのフォトリソグラフィック、ドーピング及びエッチング動作により製造される。トランジスタはボディ１２０内に1018原子／cm3のｐ型ドーパント密度とドレイン１２２内に1021原子／cm3のｎ型ドーパント密度を伴う0.13μm技術で作られる。絶縁層１２６は2nmの桁の厚さを有する。
【００５５】
図５ａのトランジスタを動作するために、ソースは0V、ゲート電圧Vgは-1.5V及びドレイン電圧Vdは+1Vで保持される。これがボディ１２０とドレイン１２２のインターフェースにトンネル効果を引き起こす。図５bに概略的に表される価電子帯Bv及び伝導帯Bcが変形するという事実の結果である。これらの帯の折重なりは1MV/cmの桁の電界により達成され、それにより電子がドレイン１２２によって抽出され、一方では関連する正孔がボディ１２０にとどまる。この物理的現象はAGIDL@（ゲート誘導ドレイン漏損）として知られ、例えば１９８７年のIEDM Technical Digest の７１４頁のChi Chang等によるACorner Field Induced Drain Leakage in Thin Oxide MOSFETS@という論文に詳述されている。
【００５６】
図５ａの充電動作は、充電処理の間の電流の流れだけしかトンネル効果によりボディ１２０から電子を抽出しないという図１から図３に関して記述された利点以上の利点を有する。その結果、充電は非常に低い電力消費で起こる。さらに、ボディ１２０に保存できる電荷は従来方法により得られる電荷よりもかなり多い（ほぼ２倍の多さ）ことがわかる。これは電荷はボディ１２０の容積全体にわたり保存され、絶縁層１１２に隣接するボディ１２０の一部にだけ保存されるわけではないという事実の結果であるということが考えられる。
【００５７】
NMOSトランジスタに関して記述された図５ａの工程はまた、PMOSトランジスタにも適用できると当業者には認識されている。PMOSトランジスタの場合、ゲート電圧は正でドレイン電圧は負であり、正孔は電子が捕捉される間にドレインにより抽出される。
【００５８】
図６ａから図６ｃを参照すると、図１の実施形態と共通する部分は同等の参照番号だが２００を加えて示されており、トランジスタのボディ２２０に保存された電荷を除去する処理が記載されている。トランジスタのボディ２２０と絶縁フィルム２２６がインターフェース２３０により、電子が付着できる場所を形成する欠陥を提供する２〜３の原子層密集部分に分離されることが重要である。
【００５９】
ボディ２２０に保存された電荷を取り除くために、図６ａの上部に示される循環信号がゲートに加えられ、図６ａに示される瞬間が挿入図に矢印で示されている。最初に、0Vの電位がソース２１８及びドレイン２２２に加えられ、その後0.8Vの電位がゲート２２８に加えられる。これはインターフェース２３０に導電チャネル２３２を作り出すという効果を有し、電子がソース２１８及び／又はドレイン２２２からチャネル２３２に引きつけられる。正電圧がゲート２２８に加えられる結果として、チャネル２３２は高密度の電子２３４を有し、電子２３４のいくつかがインターフェース２３０でゲートの欠陥に結合する。
【００６０】
-2.0Vの電圧がその後ゲート２２８に加えられるとき、図６ｂに示されるように、チャネル２３２はなくなるが、束縛電子２３４はインターフェース２３０にとどまる。さらに、ゲート２２８に加えられた電圧は、正孔２３６をインターフェース２３０に向かって移動させる傾向にある。インターフェース２３０では、正孔２３６が束縛電子２３４と再結合する。図６ｃを見れば分かるように、0.8Vの電圧をゲート２２８に加えることを発端にさらなる循環信号が加えられるとき、チャネル２３２が再び形成される。しかし、図６ａに示される状況と比較して、正孔２３６の数は減少している。
【００６１】
インターフェース２３０は好ましくは1cm2につき109と1012の間の欠陥密度を有し、この密度及び素子性能により受け入れ可能な妥協を表す保存電荷を形成する粒子を取り除くのに必要な振動数は、欠陥の数により限定され、捕捉された電子の数により援助される。パルス幅は通常約10nsであり、上昇時間及び下降時間は1nsの桁である。ある型のトランジスタでは、絶縁層２１２付近のソース２１８及びドレイン２２２間にチャネルを形成することも可能であることにも注目すべきである。このような場合、電荷キャリアの再結合の状況は若干異なるが、動作原理はおおむね同じである。
【００６２】
図７ａは、構造上図６ａから図６ｃのそれと同一であるが、インターフェース２３０での電荷の再結合を使用する図６ａから図６ｃの場合よりもさらに素早く保存電荷を減らすことができ、しかし電子を欠陥に結びつかせないトランジスタを示している。図７ａは電荷低減処理が始まる前のトランジスタの状態を示し、ボディ２２０は過度の正孔２３６を有する。図７ｂに示されるように、例えば0.8Vの正電圧をゲート２２８に加え、一方でソース及びドレインが0Vで維持されることにより、インターフェース２３０でチャネル２３２が作り出される。チャネル２３２はゲート２２８に加えられる正電圧に左右される過度の電子２３４を含み、自由電子２３４の量はボディ２２０に存在する正孔２３６のそれを著しく超える。電子がソース２１８及び／又はドレイン２２２からチャネル２３２に引きつけられるからである。
【００６３】
ピコ秒の桁の時間で、例えば0.8Vから-2.0Vへゲート２２８に加えられる信号の極性を素早く逆にすることにより、図７ｃに示されるように、ボディ２２０に含まれる正孔２３６がチャネル２３２によってすでに占められた空間に到着する前には、チャネル２３２に配置される電子２３４が移動する時間を有しないということが分かる。正孔２３６及び電子２３４はボディ２２０の内部で再結合し、ソース及びドレイン間に電流は流れない。一方で過度の電子２３４はソース２１８及びドレイン２２２に向かって移動する。このようにして、非常に短い時間のあと、保存電荷のすべての正孔２３６が図７ｄに示されるように再結合される。
【００６４】
半導体素子で利用される上記処理に必要な切換え速度を達成するために、回路及び制御ラインの抵抗及び寄生容量をできるだけ減らす必要がある。メモリの場合、これにより列ごと及び段ごとのトランジスタの数が限定される。しかしこの限定は、保存電荷が取り除かれる速度の著しい増大によりかなり補償される。
【００６５】
図６及び図７に関して記述された電荷除去処理は、非対称のソース／ドレイン接合を提供し、ドレイン側により大きい接合静電容量を与えることにより向上できる。図１から図３に関して記述された装置では、電荷レベルにより表されるデータ状態の速い書き込みを確保する（すなわち２〜３ナノ秒）ために、かなり高い電圧が使用される必要があるが、これら電圧は信頼性の問題のために素子最適化により低減する必要があることがわかる。
【００６６】
図８はトランジスタのボディに保存された電荷を除去するのに必要な電圧が低減されるトランジスタのさらなる実施形態を示している。充電されたボディを放電する間、パルスがトランジスタのドレイン及びゲートに加えられ、それによりボディ／ソース接合部又はボディ／ドレイン接合部が順方向にバイアスされる。その結果、多数キャリアが充電された浮遊ボディから取り除かれ、トランジスタが導電状態（図４参照）に切り替わるときのチャネル電流の減少が提供される。
【００６７】
浮遊ボディの電位はトランジスタ端子に加えられる電圧を調節することにより、又はボディ／ソース及び／又はボディ／ドレイン及び／又はボディ／ゲート静電容量を変更することにより変更できる。例えば、トランジスタドレインの電位がソースの電位と比較して正である場合、浮遊ボディ電位はドレインと浮遊ボディ間の静電容量を増大させることによりますます正にできる。図８に示される装置では、MOSFETはドレイン及びソースに対して異なるドーピング特徴を有する。特に、P+にドープされた領域がドレイン付近に形成され、それはドレインと浮遊ボディ間に増大した静電容量をもたらす。これはドレイン側だけにインプラントを加えることにより、及びこのインプラントをソース及びドレイン注入領域を形成する前に拡散することにより製造される。代替案は、ドレインと浮遊ボディ間の静電結合を、図９に示されるようにドレインとソースに対して異なる形状を使用することにより増大させることである。
【００６８】
図５から図９に関して記述された改良型の充電及び放電技術により、トランジスタの非充電状態と最高充電状態の間に著しく大きい電流差を達成できる。例えば、図１から図３に関して開示された装置では、最大充電状態と最小充電状態間の電流差は、通常素子幅の5μA/μm から20μA/μmである。0.2μmから0.3μmの幅の通常のトランジスタが使用される0.13μmの技術にとって、これは約1μAから6μAの電流差が利用できることを意味する。少なくとも1μAの電流は充電状態により表わされるデータを知覚できるために必要である。
【００６９】
図５から図９に関して開示された充電及び放電装置は、110μA/μmと同じ高さの電流差を提供する。0.2μmから0.3μm幅の素子に対する110μA/μmの信号の利用性とは、１素子につき22μAから 33μAの電流差が達成できることを意味する。検知には1μAで十分なので、いくつかのレベルの電荷が単一のトランジスタボディに保存できる。
【００７０】
従って、例えば、図１０に示されるように複数ビットのデータを記憶することが可能である。図１０ａは２つのレベルが利用でき、１ビットのデータが記憶できる単純な装置を示している。図１０ｂ及び図１０ｃでは、複数ビットのデータが最大充電レベル及び最小充電レベルの間の状態で記憶できる。例えば、２ビットのデータを記憶するためには、合計3μAの電流ウィンドウが必要とされ、一方で7μAが１素子につき３ビットを記憶するために必要である。33μAの総ウィンドウでは、３２レベルに対応する５ビットが同一のトランジスタに記憶できる。数データビットから成るデータワードを記憶することにより、単一のデータビットとは対照的に、この技術を使用する半導体メモリの記憶容量を著しく増大できることがわかる。
【００７１】
図１１はパルス充電動作の時間依存性を示している。異なるレベル間の充電は、最初の状態「０」を、及びその後繰り返し書き込み「１」パルスを作り出すことにより、又は最も高い状態から、及び繰り返し書き込み「０」パルスから始めることにより達成できる。１つの別の可能性は、異なる書き込みパルスを使用して、例えば、書き込みパルス振幅及び継続時間を変化させて特定のレベルを得ることにより、異なる状態を得ることである。
【００７２】
さらなる可能性が図１２に示され、それは図６及び図７に関して述べられた電荷ポンピング原理を使用して達成できるレベルを示している。各パルスがΔIsの電流減少を引き起こしたあとに取り除かれる電荷量及びさまざまなレベルは電荷ポンピングパルスの数を変更することにより得ることができる。
【００７３】
上記で指摘したように、トランジスタのボディの電荷状態は半導体メモリ素子を作るために使用でき、データの「高い」状態はボディ２０上の正電荷により表され、データの「低い」状態は負又はゼロ電荷で表される。トランジスタに記憶されたデータは、トランジスタのソース−ドレイン電流と充電されていない参照トランジスタのそれとを比較することによりメモリ素子から読み取ることができる。
【００７４】
この原理に基づいて動作するDRAM（ダイナミック・ランダム・アクセス・メモリ）素子が図１３に示されている。DRAM素子はデータ記憶セルの縦横配列から形成され、各セルは図１、図５、図６、図７、図８又は図９に示される型の電界効果トランジスタから成り、各段のトランジスタのソースは互いに結合し、各列のトランジスタのゲート及びドレインが互いに結合し、トランジスタ３２ijが列I及び段j上に配置されたトランジスタに対応し、トランジスタ３２22が図１３で強調表示されている。トランジスタ３２ijのゲート２８，ソース１８及びドレイン２２は導電トラック４０i、４２i及び４４jとそれぞれ結合する。導電トラック４０、４２及び４４は制御装置４６及び読み取り装置４８と結合し、その構造及び動作は当業者にはなじみが深い。ソースは読み取り装置４８を介してアースされる、又は所定の固定電位と結合する。
【００７５】
図１３に示されるメモリ素子の動作をこれから記述する。
【００７６】
最初に、すべてのゲート（トラック４０）が-2Vに、及びすべてのドレイン（トラック４４）とソース（トラック４２）が0Vに保持される。状態「１」のデータビットをトランジスタ３２ijに書き込むために、iとは異なる列のすべてのトラック４０はまだ-2Vで保持され、一方でトラック４０iの電位は-1.5Vになる。トラック４０iの電位が-1.5Vである間、jとは異なるすべての段のトラック４４はまだ0Vで保持され、一方でトラック４４jの電位は-2Vとなる。この処理により図２に関して上述されたように、トランジスタ３２ijのボディに正電荷が発生し、正電荷は状態「１」の単一のデータビットを表す。トラック４４jの電位は0Vに戻り、トラック４０iの電位は実質上-2Vに戻る。
【００７７】
状態「ゼロ」のデータビットを、すべてのゲートが最初に-2Vに保持され、及びすべてのソースとドレインが0Vに保持されている状態からトランジスタ３２ijに書き込むために、トラック４０iは+1Vの電圧となり、他のトラック４０は-2Vで保持される。トラック４０iの電位が+1Vである間、j以外の段のすべてのトラック４４は0Vで保持され、一方でトラック４４jの電位は-2Vとなる。これにより、トランジスタのボディに正味の負電荷が発生し、その後トラック４４jの電位は0Vに戻る。トラック４０iの電位はその後実質上-2Vに戻る。
【００７８】
トランジスタ３２ijから情報を読み取るために、iとは異なる列のトラック４０の電圧が0Vとなり、一方でトラック４０iが１Vで保持される及びjとは異なる段のトラック４４の電圧が０Vとなり、一方でトラック４４jは+0.3Vに保持される。図１３に示されるように、その後このことによりトランジスタ３２ijのボディの電荷を表すトラック４４j上の電流を決定することができる。しかし、0.3Vのドレイン電圧を加えることにより、従来とは異なるDRAM素子、つまりトランジスタ３２ijからのデータの読み取りがトランジスタ３２ijを放電しないという利点も提供される。言い換えると、データ記憶セルからデータを読み取る工程がセルに記憶されたデータを破壊しないため、データが従来技術のように頻繁にリフレッシュされる（すなわち、トランジスタ３２ijに再書き込みされる）必要がない。
【００７９】
しかし、トランジスタ３２ijのボディに保存された電荷が、移動する及び反対の符号の電荷と再結合する電荷移動の結果として時間とともに減衰し、その時間依存性は、素子の温度、又はトランジスタを打撃する光子のような放射線又は粒子の存在を含むいくつかの要因に左右されるということは当業者には認識されている。これのさらなるアプリケーションは以下で詳しく記載される。
【００８０】
図１３に関して記述されたメモリ装置では、各データ記憶セルは絶縁ハニカム構造２４に配置されたトランジスタ３２により形成される。隣接するトランジスタのソース及びドレインは同じ段の２つの隣接するトランジスタのドレイン及びソースとそれぞれ隣接して配置される。第２の実施形態のDRAM素子が図１４に示され、図１３の実施形態と共通する部分は同等の参照番号で示される。図１４の実施形態では、端部に配置された以外のトランジスタの各段に対し、各トランジスタはそのドレイン領域及びソース領域を隣同士で共有する。これによりトラック４２の数及びトラック４４上の結合がほとんど２つの要因により減少する。
【００８１】
図１４及び図１５のDRAM素子の断面図が図１６に示され、その図は図１５の線A-Aに沿ったものである。本素子は図１のようにウエハ１０と絶縁層１２を含む基板１３と、絶縁層１２上に形成されるソース１８、ボディ２０及びドレイン２２を含む。誘電フィルム２６がボディ２０上に提供され、ゲート２８の側面の上方に向かって延びる。ゲートはトラック４０により相互結合し、ソース１８はそれぞれのピラー５０を経由してトラック４２により相互結合する。トラック４０、４２は図１６の紙面の垂直方向に互いに平行に延びる。ドレイン２２はそれぞれのピラー５２を経由してトラック４４により相互結合する。トラック４４はトラック４０、４２の垂直方向に延び、その１つだけが図１６に示されている。
【００８２】
当業者にはなじみ深いことであるが、メモリ素子のセルに含まれるデータを定期的にリフレッシュするために、読み取りが当該トランジスタで補完されている間に検知された電荷の部分で、交互に読み取り及び書き込み動作が実行できる。リフレッシュの頻度は通常１msから１秒の範囲であり、そのさらに詳細な記述はISBNO-78036014-1のADRAM circuit designに提供されている。
【００８３】
上述したようなトランジスタのボディの充電を使用してDRAMメモリ素子を構築するのと同様に、充電処理はSRAM（静的ランダムアクセスメモリ）のような他の型のメモリにも適用できる。１つの特定のアプリケーションはSRAMアプリケーションをキャッシュに格納することである。現代のマイクロプロセッサ（MPU）では、図１７に示されるDRAM/MPU性能格差のためにMPU製造者はいくつかのメモリをMPUに加えることを強いられる。このメモリはキャッシュメモリと呼ばれる。例えば、インテルの４８６プロセッサは８キロバイトのキャッシュメモリを使用した。このメモリはMPUによりしばしば必要とされる情報を記憶するために使用される。現代のペンティアムプロセッサでは、２５６キロバイトまでの第２レベルのキャッシュメモリが性能を落ち込ませないように加えられてきた。産業の流行によると、次世代プロセッサ（例えば１０ギガヘルツのペンティアムプロセッサ）は８メガバイトから３２メガバイトのキャッシュ密度を有する第３レベルのキャッシュメモリを必要とする。
【００８４】
このメモリはすでに６トランジスタSRAMセル（6T）で提供されている。このセルは通常１００F2から１５０F2の領域を占める。ここでFは最小限の特徴寸法であるが、かなり大きい。上記に示した電荷保存概念を適用することで、１T（１トランジスタ）セルは６Tトランジスタセルに取って代わることができる。論理技術に組み入れると、それは１０分の１程度である１０F2から１５F2領域を占めることができる。これは非常に重要である。なぜなら数十メガバイトの６T SRAMセルを集積することにより、実際の製造には大きすぎるダイ寸法が必要とされるからである。
【００８５】
上記で指摘したように、トランジスタのボディに保存される電荷はまた、測定されるいくつかの物理的パラメータ、例えば光学的放射線の入射も表すことができる。図１８は本発明を実施するCMOS画像センサの概略図である。
【００８６】
画像センサはこれまで光電性装置の縦横配列で作られており、そのそれぞれにはスイッチとして動作するMOSトランジスタが提供される。各画素に含まれる情報を増大させるために、画素自体にも内蔵の増幅器が提供される。こうした画素は活性画素センサ（APS）と呼ばれ、通常いくつかの素子を含む。フォトゲートAPSは通常１つの光電性コンデンサと４つのトランジスタを有する。光ダイオードAPSは通常１つの光電性ダイオード及び３つ又は４つのトランジスタを有する。これらAPS素子では、入ってくる光は回路上（ときどきレンズを通じて）に入射し、素子の知覚要素に当たる。その後集積サイクルにより、入ってくる光学放射線により発生する電荷が蓄積される及び２〜３ms又は２０〜３０msで電気信号を発生させることが可能となる。この信号はその後増幅される及び読み取られる。縦横配列組織はメモリの縦横配列組織と似ており、通常の画素寸法は約４００F2である。ここでFは最小特徴寸法の技術である。
【００８７】
図１８に示される装置では、光知覚要素及び増幅器として同時に動作する単一のトランジスタですべての画素を作り出すことが可能である。これを達成するために、SOIトランジスタが上記でDRAMアプリケーションに対して記述されたものに似た縦横配列装置に配置される。入射光は上部から又は底部から来ることができる（この第２の場合、SOI技術の有利な特徴は、埋め込み酸化物の下のシリコン基板をセンサマトリックス内で局部的に取り除いて、簡単な裏側面の照明オプションを提供できることである）。
【００８８】
センサを動作させるために、初期化動作が必要である。初期化動作は浮遊ボディ（NMOS トランジスタの場合の正孔）から多数キャリアを取り除くことから成る。NMOS素子に対して、これはすべての素子をDRAMアプリケーションにおけるいわゆるA0@状態に置くことを意味する。この初期化動作は図１から図３に関して記述された正孔を取り除くことにより、又はさらに好ましくは図６及び図７に関して述べられた充電ポンピング技術により達成できる。初期化が（通常１μsで）実行されると、その後光が素子のボディに正孔の対を作り出す。少数キャリアは接合部を通じて除去され、多数キャリアはボディ内で積み重なり、電荷集積を可能にする。情報は、上記で説明したようにDRAMメモリ内のように読み取られる。こうした素子で達成できる画素領域は４F2ほどの小ささである、又は従来技術の素子に比べて１００分の１程度小さい。これらのイメージは様々なアプリケーション、例えばポータブルビデオレコーダ、デジタルカメラ、ウェブカメラ、PCカメラ、携帯電話、指紋による本人確認などに使用できる。
【００８９】
上記実施形態は単なる例示として記述され、いかなる限定的な意味でも記述されておらず、及び様々な代替案及び変更が付記された請求項により定義される本発明の範囲から逸脱しないで可能であることは当業者には認識されている。例えば、NMOSトランジスタに関して記述された処理は、PMOSトランジスタにも適用でき、その場合保存電荷は負、すなわち電子により形成される、及びチャネルの自由粒子は正孔である。その場合、チャネルは負の電位をゲートに加えることにより作られる。また、ある型のSOIトランジスタでは、基板がゲートとしても作動する。その場合、絶縁層は誘電フィルムの機能を遂行し、及びチャネルはボディと絶縁層のインターフェースに形成される。さらに、本発明は上述したMOSFET技術と同様にJFET（接合型電界効果トランジスタ）技術に適用できる。さらに、シリコン基板上に絶縁材料の層を提供する代わりに、隣接するトランジスタがシリコン基板上のｎ型のシリコン層により互いに電気的に絶縁できる、及びｎ型シリコン層をバイアスし、それによりｐ型トランジスタボディ及びｎ型シリコンにより形成される接合部が逆にバイアスされる。こうした場合、各トランジスタのボディ領域は対応するソース領域及びドレイン領域の下に広がり、ｎ型シリコン層からソース領域及びドレイン領域を分離する、及び隣接するトランジスタはできる限りｎ型シリコン層の下方に広がる二酸化ケイ素層により互いに絶縁する。
【図面の簡単な説明】
【００９０】
【図１】本発明を実施する半導体素子に使用するMOSFET型SOIトランジスタの第１の実施形態の概略図である。
【図２】第１の方法によりトランジスタのボディに正電荷を発生させるために図１のトランジスタに印加される一連の電気パルスを示している。
【図３】第１の方法によりトランジスタのボディに負電荷を発生させるために図１のトランジスタに印加される一連の電気パルスを示している。
【図４】正電荷された、電荷されていない及び負電荷されたトランジスタのボディを伴う、図１のトランジスタのソース−ドレイン電流の変化をゲート電圧の関数として示している。
【図５】本発明を実施する半導体素子で使用する第２の実施形態のSOI MOSFETトランジスタ及びゲート電圧をトランジスタへ印加した際にトランジスタの価電子帯及び伝導帯に及ぼされる影響図である。
【図６ａ】図１のトランジスタのボディに保存された正電荷を取り除く本発明を実施する第１の方法を示している。
【図６ｂ】図１のトランジスタのボディに保存された正電荷を取り除く本発明を実施する第１の方法を示している。
【図６ｃ】図１のトランジスタのボディに保存された正電荷を取り除く本発明を実施する第１の方法を示している。
【図７ａ】図１のトランジスタのボディに保存された正電荷を取り除く本発明を実施する第２の方法を示している。
【図７ｂ】図１のトランジスタのボディに保存された正電荷を取り除く本発明を実施する第２の方法を示している。
【図７ｃ】図１のトランジスタのボディに保存された正電荷を取り除く本発明を実施する第２の方法を示している。
【図７ｄ】図１のトランジスタのボディに保存された正電荷を取り除く本発明を実施する第２の方法を示している。
【図８】本発明を実施する半導体素子に使用される第３の実施形態のSOI MOSFETトランジスタの概略図である。
【図９】本発明を実施する半導体素子に使用される第４の実施形態のトランジスタのゲート、ソース及びドレイン領域の概略図である。
【図１０】図１のトランジスタの多重電荷レベルを示している。
【図１１】図１のトランジスタの多重電荷レベルを示している。
【図１２】図６及び図７の方法により達成される図１のトランジスタの多重電荷レベルを示している。
【図１３】本発明を実施する及び図１、図５、図６、図７、図８又は図９のトランジスタを組み込むDRAMメモリ素子の一部の概略図である。
【図１４】本発明のさらなる実施形態の及び図１、図５、図６、図７、図８又は図９のトランジスタを組み込むDRAMメモリ素子の一部の概略図である。
【図１５】図１４のDRAMメモリ素子の一部の平面図である。
【図１６】図１５の線A−Aに沿った断面図である。
【図１７】DRAM性能と比較した集積回路プロセッサ性能の展開を示している。
【図１８】本発明を実施する及び図１、図５、図６、図７、図８又は図９のトランジスタを組み込む光学センサの概略図である。
【符号の説明】
【００９１】
１０  シリコンウエハ
１２  二酸化ケイ素層
１３  基板
１４  シリコン層
１６  島
１８  ソース
２０  ボディ
２２  ドレイン
２４  ハニカム絶縁構造
２６  絶縁フィルム
２８  ゲート
３２  トランジスタ
３４  曲線
３６  曲線
３８  曲線
４０  導電トラック
４２  導電トラック
４４  導電トラック
４６  制御装置
４８  読み取り装置
５０  ピラー
１２０  ボディ
１２２  ドレイン
１２６  絶縁層
２１８  ソース
２２０  ボディ
２２２  ドレイン
２２６  絶縁フィルム
２２８  ゲート
２３０  インターフェース
２３２  チャネル
２３４  電子
２３６  正孔
【図１】
2004535669.tif 000003
【図２】
2004535669.tif 000004
【図３】
2004535669.tif 000005
【図４】
2004535669.tif 000006
【図５】
2004535669.tif 000007
【図６ａ】
2004535669.tif 000008
【図６ｂ】
2004535669.tif 000009
【図６ｃ】
2004535669.tif 000010
【図７ａ】
2004535669.tif 000011
【図７ｂ】
2004535669.tif 000012
【図７ｃ】
2004535669.tif 000013
【図７ｄ】
2004535669.tif 000014
【図８】
2004535669.tif 000015
【図９】
2004535669.tif 000016
【図１０】
2004535669.tif 000017
【図１１】
2004535669.tif 000018
【図１２】
2004535669.tif 000019
【図１３】
2004535669.tif 000020
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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