(57)【要約】メモリーセルのための方法は、トレンチ容量と、上記容量に隣接する縦型トランジスタとがある。縦型トランジスタは、トレンチ容量の上に、ゲート導体を備えている。ゲート導体の上部は、ゲート導体の下部よりも狭い。メモリーセルは、ゲート導体の上部に隣接するスペーサ、および、ゲート導体に隣接するビット線接触部をさらに備えている。スペーサは、ビット線接触部とゲート導体との間の短絡を減少させる。ゲート導体の上のゲート接触部には、ゲート接触部をビット線から分離する絶縁体を備えている。ゲート導体の上部および下部の幅の差が、ビット線接触部とゲート導体との間の短絡を減少させる。【特許請求の範囲】
【請求項１】
トレンチ容量と、
上記容量に隣接する縦型トランジスタとを備えており、
上記縦型トランジスタは、上記トレンチ容量の上にゲート導体を備えたメモリーセルであって、
上記ゲート導体の上部の幅が、上記ゲート導体の下部の幅よりも小さくなっているメモリーセル。
【請求項２】
上記ゲート導体の上部に隣接するスペーサをさらに備える、請求項１に記載のメモリーセル。
【請求項３】
上記ゲート導体に隣接するビット線接触部をさらに備え、上記スペーサが、上記ビット線接触部と上記ゲート導体との間の短絡を減少させるようになっている、請求項２に記載のメモリーセル。
【請求項４】
上記ゲート導体の上部にゲート接触部を備え、上記ゲート接触部を上記ビット線から分離する絶縁体をさらに備える、請求項３に記載のメモリーセル。
【請求項５】
上記ゲート導体の上部の幅と、上記ゲート導体の下部の幅とが異なることにより、上記ビット線接触部と上記ゲート導体との間の短絡を減少させるようになっている、請求項３に記載のメモリーセル。
【請求項６】
上記ゲート導体の上部の幅と、上記ゲート導体の下部の幅との差により、上記トレンチ容量の直径は、上記の差が無い場合よりも大きくなる、請求項３に記載のメモリーセル。
【請求項７】
上記スペーサは、上記ビット線接触部と境界を共有している、請求項３に記載のメモリーセル。
【請求項８】
トレンチ容量と、
上記容量に隣接する縦型トランジスタであって、上記トレンチ容量の上にゲート導体が設けられた縦型トランジスタと、
上記ゲート導体の上部に隣接するスペーサとを備えている、メモリーセル。
【請求項９】
上記ゲート導体の上部の幅が、上記ゲート導体の下部の幅よりも小さくなっている、請求項８に記載のメモリーセル。
【請求項１０】
上記ゲート導体に隣接するビット線接触部をさらに備え、上記スペーサが、上記ビット線接触部と上記ゲート導体との間の短絡を減少させるようになっている、請求項８に記載のメモリーセル。
【請求項１１】
上記ゲート導体の上部にゲート接触部を備え、上記ゲート接触部を上記ビット線から分離する絶縁体をさらに備える、請求項１０に記載のメモリーセル。
【請求項１２】
上記ゲート導体の上部の幅と、上記ゲート導体の下部の幅とが異なることにより、上記ビット線接触部と上記ゲート導体との間の短絡を減少させるようになっている、請求項１０に記載のメモリーセル。
【請求項１３】
上記ゲート導体の上部の幅と、上記ゲート導体の下部の幅との差により、上記トレンチ容量の直径は、上記の差が無い場合よりも大きくなっている、請求項８に記載のメモリーセル。
【請求項１４】
上記スペーサは、上記ビット線接触部と境界を共有している、請求項１０に記載のメモリーセル。
【請求項１５】
トレンチ容量を形成し、
上記容量に隣接する縦型トランジスタであって、上記トレンチ容量の上にゲート導体を備えた縦型トランジスタを形成することを含むメモリーセルの製造方法であって、
上記ゲート導体は、その上部の幅が、上記ゲート導体の下部の幅よりも小さくなるように形成されるメモリーセルの製造方法。
【請求項１６】
上記ゲート導体の上部に隣接するスペーサを形成することをさらに含む、請求項１５に記載のメモリーセル。
【請求項１７】
上記ゲート導体に隣接するビット線接触部を形成することをさらに含み、上記スペーサが、上記ビット線接触部と上記ゲート導体との間の短絡を減少させる、請求項１６に記載のメモリーセル。
【請求項１８】
上記ゲート導体上にゲート接触部を形成し、
上記ゲート接触部を上記ビット線から分離する絶縁体を形成することをさらに含む、請求項１７に記載のメモリーセル。
【請求項１９】
上記ゲート導体の上部の幅と、上記ゲート導体の下部の幅とが異なることにより、上記ビット線接触部と上記ゲート導体との間の短絡を減少させる、請求項１７に記載のメモリーセル。
【請求項２０】
上記スペーサが、上記ビット線接触部と境界を共有するように形成されている、請求項１７に記載のメモリーセル。
【発明の詳細な説明】
【０００１】
（発明の背景）
（発明の属する技術分野）
本発明は、概して集積回路記憶装置に関するものであり、より具体的には、ゲート電極とビット線接触部（bitline contacts）との間の意図しない短絡を防止する、改良された製造方法および構造に関するものである。
（従来技術の説明）
集積回路記憶構造体（integrated circuit storage structure）を取り巻く技術の進歩に伴い、集積回路チップの所定領域毎の密度を上昇させるために、記憶構造体の大きさをより小さくする必要がある。いくつかの従来の記憶構造体は、深いトレンチ容量（trench capacitor）や、この深いトレンチ容量へのアクセスを制御する隣接トランジスタといった記憶装置を備えていた。しかし、記憶構造体の大きさをより小さくするため、最近のトレンチ容量は、深いトレンチ容量の横に隣接する縦型トランジスタを備えている。このような記憶装置は、深いトレンチの上部にゲート導体／接触部を備えている。多数の異なる配線構造や、ビット線接触部といった、記憶装置に隣接する導電接続部分がある。
【０００２】
しかし、このような従来の装置には、不都合がある。この不都合とは、ゲート接触部または周囲の全ての導電構造が、適切に配列されていない場合、この誤配列が、ゲート接触部と、これに隣接する構造との間に意図しない電気的接続を引き起こしてしまうことである。例えば、ゲート接触部が誤配列されると、接触ビット線（contact bitline）とゲート接触部との間に、意図しない短絡を生じることがある。
【０００３】
従って、たとえわずかな誤配列を生じた場合であっても、ゲート接触部とビット線接触部との間にて短絡する可能性を減少または排除するために、製造方法、および、構造を改良する必要がある。以下に説明する本発明は、この問題に対処するものであって、ゲート接触部と隣接する構造との間で短絡する可能性を排除または減少するような新しい構造、および、製造方法を提供するものである。
（発明の概要）
従来の記憶構造体における上記の問題点や他の問題点、不都合、および、欠点を鑑みて本発明が考案された。また、本発明の目的は、記憶構造体を改良するための構造および方法を提供することである。
【０００４】
上記に提案した目的を達成するために、本発明の１つの特徴（aspect）に基づき、トレンチ容量、および、容量に隣り合う縦型トランジスタを有するメモリーセルを提供する。この容量は、トレンチ容量の上の縦型ゲート導体（vertical gate conductor）も含み、また、このトレンチ容量の上部の幅は、ゲート導体の下部の幅よりも小さくなっている。メモリーセルは、ゲート導体の上部に隣接したスペーサ（spacers）をさらに備えている。なお、このゲート導体は、ゲート導体に隣接したビット線接触部を有している。スペーサは、ビット線接触部とゲート導体との間の短絡を減少させる。ゲート導体の上側にあるゲート接触部は、ゲート接触部をビット線から分離する絶縁体を有している。ゲート導体の上部の幅と下部の幅とが異なるため、ビット線接触部とゲート導体との間の短絡が減少する。スペーサは、窒化シリコンからなっており、ビット線接触部との境界を共有している。
（図面の簡単な説明）
上記目的や他の目的、観点、および、長所は、図面を参照した、本発明の好ましい１つ以上の実施形態の詳細な説明によってよりよく理解できる。図１は、本発明の構造の概略を示す図である。図２は、本発明の、一部が完成した記憶構造体の概略を示す図である。図３は、本発明の、一部が完成した記憶構造体の概略を示す図である。図４は、本発明の、一部が完成した記憶構造体の概略を示す図である。図５は、本発明の、一部が完成した記憶構造体の概略を示す図である。図６は、本発明の、一部が完成した記憶構造体の概略を示す図である。図７は、本発明の、一部が完成した記憶構造体の概略を示す図である。図８は、本発明の、一部が完成した記憶構造体の概略を示す図である。図９は、本発明の、一部が完成した記憶構造体の概略を示す図である。図１０は、本発明の、一部が完成した記憶構造体の概略を示す図である。図１１は、本発明の、一部が完成した記憶構造体の概略を示す図である。図１２は、本発明の、一部が完成した記憶構造体の概略を示す図である。図１３は、本発明の、一部が完成した記憶構造体の概略を示す図である。図１４は、本発明の、一部が完成した記憶構造体の概略を示す図である。図１５は、本発明の、一部が完成した記憶構造体の概略を示す図である。図１６は、本発明の、一部が完成した記憶構造体の概略を示す図である。図１７は、本発明の記憶構造体の概略を示す図である。
（本発明の好ましい実施例の詳細な説明）
上述のように、たとえわずかな誤配列が生じた場合であっても、ゲート接触部と、ビット線接触部との間にて短絡する可能性を減少または排除するために、製造方法および構造を改良する必要がある。本発明は、この問題に対処するものであって、ゲート接触部と隣接する構造との間にて短絡する可能性を排除または減少させる新規な構造および製造方法を提供するものである。
【０００５】
より具体的に、図１を参照すると、本発明に基づき完成された、動的随時読み取り書込み記憶装置（ダイナミックランダムアクセスメモリー）（ＤＲＡＭ）トレンチ窪み縦型ゲート金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の構造が概略的に記載されている。図１に示すように、深いトレンチ１５が、シリコン基板１０に形成されている。この構造は、ノード誘電体（node dielectric）３０、ノード導体（node conductor）２０、カラー酸化物（collar oxide）４０、埋設ストラップ出力拡散物（buried strap out-diffusion）５０、トレンチ上酸化物（trench top oxide（ＴＴＯ））６０、縦型ゲート導体（縦型ＧＣ）７０、ゲート酸化物８０、配列接合部９０、上部酸化物(top oxide)１４０、ゲート導体線（ＧＣ線）１５０、ＧＣ線キャップ窒化物（GC line cap nitride）１６０、ＧＣ線スペーサ（GC line spacers）１７０、および、ボーダレスビット線接触部（borderless bitline contact）（ＣＢ）１８０をも備えている。さらに、本発明は、深いトレンチスペーサ（deep trench spacer）１３０を備えており、このトレンチスペーサ１３０は、ビット線接触部１８０が、ゲート接触部１５０と偶発的に短絡することを防止するものである。
【０００６】
図１に示す記憶装置の詳細な作用は、当業者には公知であり、本発明の顕著な特徴を分かりにくくしないためにここでは詳しく説明しない。しかしながら、作動中には、ゲート接触部１５０に沿って信号が移動することにより、ゲート７０に電圧が供給される。このゲート７０は、ビット線接触部１８０と記憶容量２０との間に電気的なストラップ接続（strap connection）を形成するものである。電気的なストラップ（electrical strap）は、出力拡散領域５０の周辺部分で起こる。このように、本発明では、深いトレンチ容量２０に電荷を蓄積したり、深いトレンチ容量２０から電荷を読み出したりできる。
【０００７】
図１に示す縦型ＧＣ７０は、後に平らになる(with subsequent level)縦型トレンチＭＯＳＦＥＴと容易に一体化し、ＣＢ１８０と電気的に短絡する危険性を最小限にすることを意図した形状を有している。縦型ＧＣ７０の上部の直径は、下部の直径よりも小さい。このように直径を小さくすることにより、縦型ゲート導体７０をＣＢ１８０と潜在的に短絡させることなく、ＧＣ線１５０の配列の誤差の限度をより大きくする。
【０００８】
縦型ゲート導体７０の上部の横には窒化シリコンスペーサ１３０が取り付けられており、この窒化シリコンスペーサ１３０が、ＣＢ１８０との短絡をさらに防止する。これは、ＣＢエッチングが、ボーダレスＣＢ１８０に広く使用されている窒化シリコンに対して高選択性を有するように設定されているからである。このエッチング選択性により、ＧＣ線キャップ窒化物１６０は、ＣＢエッチングの間にＧＣ線１５０が露出することを防止する障壁として確実に機能する。
【０００９】
図２〜８は、図１に示す縦型ゲート構造を製造するための第１の処理手順を示し、図９〜１７は、図１に示す縦型ゲート構造を製造するための第２の処理手順を示す。いずれの場合にも、深いトレンチ容量、および、縦型装置は、公知の技術により形成される。同じく、この明細書では、本発明の顕著な特徴を分かりにくくしないために、この技術については詳しく説明しない。この技術は、深いトレンチ１５をパターン化しエッチングする工程、カラー酸化物４０および埋設拡散板（buried plate diffusion）を形成する工程、ノード誘電体３０およびノード導体２０を形成する工程、縦型装置のためのノード導体を窪ませる工程、埋設ストラップ５０およびトレンチ上酸化物６０を形成する工程、並びに、ゲート酸化物８０および縦型ゲート導体７０を形成する工程を含んでいる。縦型ゲート導体７０は、一般的にポリシリコンを含んでおり、他の全ての部分を形成した後に、トレンチの窪みに充填することにより形成される。ゲートポリシリコン７０は、化学機械的処理（ＣＭＰ）によって、パッド窒化物１００に至るまで平坦化される。
【００１０】
図２は、ゲートポリシリコン７０が、パッド窒化物１００に至るまで平坦化された後における、処理過程の一時点を表している。次に、図３では、ゲートポリシリコン７０の頂上が、何らかの従来の酸化処理方法を用いて、パッド窒化物１００に対して選択的に酸化されている１１０。この酸化物は、パッド窒化物よりも薄い（一般的に、約１００Åの厚さである）。
【００１１】
図４では、パッド窒化物１００が、露出したポリシリコン７０、キャップ酸化物１１０、シリコン表面を被覆しているパッド酸化物、および、絶縁酸化物（図示せず）に対して選択的に剥離されている。より具体的には、パッド窒化物１００を除去するために、窒化物だけを侵食し、ポリシリコン７０、酸化物１１０またはシリコン基板を侵食しないエッチング剤（例えば、高温の燐酸）を、十分に長い間塗布する。図４に示すように、シリコン基板に配列接合部９０を形成するために、不純物を埋設する。
【００１２】
図５において、ゲートポリシリコン７０の上部を横側からエッチングするために、選択性のエッチング剤（例えば、水酸化アンモニウム）をこの構造に塗布する。エッチング剤は、ポリシリコンを選択的に侵食するが、酸化物キャップ１１０、シリコン表面（明示せず）を被覆するパッド酸化物、または、絶縁酸化物８０には実質的に影響を与えない。ゲートの上部の直径の１／４〜１／３を、このエッチングにより除去できる（一般的に、２００Å〜５００Å）。この減少に伴い、設計を融通させることができるゲート抵抗が上昇する。
【００１３】
さて、図６を参照すると、スペーサ１３０が、ゲートポリシリコン７０の上部に形成されている。このスペーサ１３０のための好ましい物質は、窒化シリコンであるが、所定の用途に応じて、適切な絶縁物質を使用できる。スペーサ１３０は、まず、窒化シリコンのコーティングを均一に堆積させ、次に、水平面から窒化物を等方性エッチングすることにより形成される。水平面に対する等方性エッチングの侵食率は、垂直面に対する侵食率よりもいっそう高い。エッチングの化学組成物（例えば、ＣＨ２Ｆ２）は、主として窒化シリコンを侵食し、シリコン基板、または、酸化物１１０を著しく侵食することはない。
【００１４】
図７に示すように、高度に平坦化した表面を形成するために、上部酸化物１４０が、ゲートポリシリコン７０の上部に堆積され、平坦化されている。この平坦化された表面上には、他の構造／層を、簡単に形成することができる。同じく、特定の用途に応じて、この平坦化にてゲートポリシリコンの上部を露出させてもよい。
【００１５】
図８は、ＧＣ線１５０と、これに関連するキャップ窒化物１６０およびスペーサ１７０と、ＣＢ１８１とが従来の周知の技術により形成された後の、最終的な構造を示す。図１および図８は、ビット線接触部が２つの代替的な形状である場合を示している。図１は、より一般的なボーダレスビット線接触部１８０を示す。一方、図８は、ゲート堆積物１５０，１６０，１７０と境界を共有していない（例えば、ゲート堆積物１５０，１６０，１７０とは別の境界を有している）ビット線接触部１８１を示す。どちらの構造（境目のある１８１、または、境目の無い１８０）の場合でも、本発明は、ビット線１８０，１８１と、ゲート７０またはゲート接触部１５０との間に短絡が起こることを効果的に防止する。
【００１６】
本発明の場合、（図５において説明したエッチング処理によって）ゲートポリシリコン７０の上部の直径が小さくなり、窒化物スペーサ１３０を使用することによって、ＧＣ線１５０の誤配列の限度が大きくなるので、ビット線接触部１８０が、ゲート導体７０と電気的に短絡する危険性がより少なくなる。
【００１７】
さて、図９〜図１７を参照すると、ゲート上部構造を形成するための他の処理手順が示されている。図９は、同じく、ゲートポリシリコン７０が、パッド窒化物１００に至るまでＣＭＰ平坦化されている初期段階を示している。この処理手順では、より厚いパッド窒化物が必要なため、パッド窒化物１００は、図２に示すパッド窒化物よりも厚く示されている。このパッド窒化物は、第１の手順におけるパッド窒化物の１.５倍の厚さである。第１の手順では、１２００Åが一般的であるが、この手順では、１８００Åが一般的である。
【００１８】
図３に関して上記で説明したように、同じく図１０では、ゲートポリシリコン７０が、パッド窒化物表面よりも下側の位置まで窪んでいる２００。図１１では、ポリシリコン２１０の均一な層が、パッド窒化物１００およびゲート窪み（gate recess）２００を被覆するように上部表面に堆積されている。このポリシリコン堆積物２１０の厚さ、および、均一性は、窪みの形状を確実に保つように選択されている。ポリシリコン２１０は、下部のゲートポリシリコン７０における全ての開口した裂け目を充填する補助をも行う。裂け目が充填されない場合には、処理が困難になる。窪み形状を確実に保つため、このポリシリコン層は、窪みの深さの約１／３未満でなければならない。一般的な厚さは、約２００Åである。
【００１９】
図１２に示すように、窪み２００に、窒化シリコン、二酸化シリコン、または、フォトレジスト２２０からなる詰め物（plug）を充填する。この詰め物は、まず、窪みが完全に充填されるように、全ての表面全体に材料を堆積させ、次に、余剰の材料を、ディボット充填処理（divot fill process）にてエッチバックする。あるいは、材料を堆積させ、パッド窒化物に至るまでＣＭＰ平坦化させる。
【００２０】
図１３は、ゲート７０の上部を形成する処理工程を示す。図５の処理に類似した方法により、図１３では、ポリシリコン２１０・７０が、パッド窒化物１００に対して選択的に異方性エッチングされ、窒化物、酸化物、または、フォトレジストからなる詰め物が形成される２２０。このポリシリコンの窪みの深さは、柔軟に調整でき、技術の特定の必要性に応じて注意深く制御することができる。深さの調節は、主に、窪みをエッチングする時間を調節することにより行う。
【００２１】
図１４において、パッド窒化物１００は、上記図４における処理と類似した処理により剥離されている。酸化物を、詰め物材料２２０として使用する場合、詰め物は、パッド窒化物が剥離された後に残る。しかし、窒化物の詰め物２２０を使用すると、詰め物は、パッド窒化物１００と共に剥離される。フォトレジスト２２０を使用する場合、等方性ポリシリコンエッチングの後であって、パッド窒化物剥離の前に、他の工程にて詰め物を剥離する必要がある。配列埋設物（array implants）９０は、パッド窒化物を上記のように剥離した後に形成される。
【００２２】
図１５に示すように、スペーサ２４０は、等方性エッチング工程の後にスペーサ１３０の形成と同様の、均一堆積工程（conformal deposition step）により設けられる。従来と同じく、これらスペーサ２４０として好ましい物質は窒化物である。図１６では、上部酸化物１４０が，上述のように堆積され平坦化されている。最後に、図１７は、ＧＣ線１５０、および、ビット線接触部１８０が、上記のようにして形成された後の最終的な構造を示す。
【００２３】
図８および図１７に示すように、縦型ＧＣおよび窒化物スペーサの高さは、基本的に、最初のパッド窒化物の厚みに応じて調節することができる。第２の手順の長所は、縦型ゲートポリシリコンを除去する部分の幅、および、深さを別々に制御できるということである。また、短所は、処理が、より複雑なことである。
【００２４】
縦型ＧＣの上部の直径を小さくし、スペーサ保護物を設けることによって、この発明は、深いトレンチそのものを、より大きな直径にすることができる。その結果、深いトレンチの形成、および、様々な構造を深いトレンチに形成するための処理が簡単になる。
【００２５】
本発明を、好ましい実施形態に関して説明したが、当業者には、本発明を、従属請求項の精神および範囲内において、変更して実施できるということが認識される。
【図面の簡単な説明】
【００２６】
【図１】本発明の構造の概略を示す図である。
【図２】本発明の一部が完成した記憶構造体の概略を示す図である。
【図３】本発明の一部が完成した記憶構造体の概略を示す図である。
【図４】本発明の一部が完成した記憶構造体の概略を示す図である。
【図５】本発明の一部が完成した記憶構造体の概略を示す図である。
【図６】本発明の一部が完成した記憶構造体の概略を示す図である。
【図７】本発明の一部が完成した記憶構造体の概略を示す図である。
【図８】本発明の一部が完成した記憶構造体の概略を示す図である。
【図９】本発明の一部が完成した記憶構造体の概略を示す図である。
【図１０】本発明の一部が完成した記憶構造体の概略を示す図である。
【図１１】本発明の一部が完成した記憶構造体の概略を示す図である。
【図１２】本発明の一部が完成した記憶構造体の概略を示す図である。
【図１３】本発明の一部が完成した記憶構造体の概略を示す図である。
【図１４】本発明の一部が完成した記憶構造体の概略を示す図である。
【図１５】本発明の一部が完成した記憶構造体の概略を示す図である。
【図１６】本発明の一部が完成した記憶構造体の概略を示す図である。
【図１７】本発明の記憶構造体の概略を示す図である。
【国際公開パンフレット】
2004526325.tif 000002
2004526325.tif 000003
2004526325.tif 000004
2004526325.tif 000005
2004526325.tif 000006
2004526325.tif 000007
2004526325.tif 000008
2004526325.tif 000009
2004526325.tif 000010
2004526325.tif 000011
2004526325.tif 000012
2004526325.tif 000013
2004526325.tif 000014
【国際公開パンフレット（コレクトバージョン）】
2004526325.tif 000015
【手続補正書】
【提出日】平成15年6月23日(2003.6.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トレンチ容量（２０，３０，４０，６０）と、
上記容量に隣接する縦型トランジスタ（５０，７０，８０，９０）と、
スペーサ（１３０）と、
ゲート接触部（１５０）と、
ビット線接触部（１８０）と、
絶縁体（１７０）とを備え、上記縦型トランジスタは、上記トレンチ容量の上にゲート導体（７０）を備えているとともに、
上記ゲート導体（７０）の上部の幅は、上記ゲート導体の下部の幅より小さくなっており、
上記スペーサは、上記ゲート導体（７０）の上部の横に取り付けられており、
上記ゲート接触部は、上記ゲート導体（７０）の上に配置されており、
上記絶縁体は、上記ゲート接触部（１５０）を、上記ビット線接触部（１８０，１８１）から分離しているメモリーセルであって、
上記ゲート導体（７０）の上部に取り付けられた上記スペーサ（１３０，２４０）は、窒化シリコンからなっており、上記ビット線接触部（８０）と上記ゲート接触部（１５０）との間の短絡を減少させるようになっていることを特徴とする、メモリーセル。
【請求項２】
上記スペーサ（１３０）は、上記ビット線接触部（１８０）と境界を共有していることを特徴とする、請求項１に記載のメモリーセル。
【請求項３】
キャップ窒化物（１６０）が、上記ゲート導体（１５０）上に配置されていることを特徴とする、請求項１または２に記載のメモリーセル。
【請求項４】
トレンチ容量（２０，３０，４０，６０）を形成し、
上記容量に隣接する縦型トランジスタ（５０，７０，８０，９０）であって、上記トレンチ容量の上にゲート導体（７０）を備え、上記ゲート導体（７０）の上部の幅が上記ゲート導体の下部の幅よりも小さくなっている縦型トランジスタを形成し、
上記ゲート導体（７０）の上部の横に取り付けられたスペーサ（１３０，２４０）を形成し、
上記ゲート導体（７０）の上部に配置されたゲート接触部（１５０）を形成し、
絶縁体にて上記ゲート接触部（１５０）と分離するようにビット線接触部（１８０，１８１）を形成するメモリーセルの製造方法であって、
上記ゲート導体（７０）の上記上部の横側に取り付けられている上記スペーサ（１３０）は、窒化シリコンであることを特徴とする方法。
【請求項５】
上記スペーサ（１３０）を、上記ビット線接触部（１８０）と境界を共有するように形成することを特徴とする、請求項４に記載の方法。
【請求項６】
キャップ窒化物（１６０）を、上記ゲート接触部（１５０）の上に形成することを特徴とする、請求項４または５に記載の方法。
【請求項７】
深いトレンチ（１５）をエッチングする工程と、
カラー酸化物（４０）および埋設拡散板を形成する工程と、
ノード誘電体（３０）およびノード導体（２０）を形成する工程と、
縦型トランジスタのノード接触部（２０）を窪ませる工程と、
埋設ストラップ（５０）およびトレンチ上酸化物（６０）を形成する工程と、
ゲート酸化物（８０）を形成する工程と、一般的にポリシリコンを含み、上記ポリシリコンをトレンチ窪みに充填し、化学機械的処理によってパッド窒化物（１００）に至るまで平坦化することによってゲート導体（７０）を形成する工程と、
上記ゲート導体（７０）の上部にパッド窒化物（１００）に対して選択的に酸化物（１１０）を形成する工程と、
上記ゲート導体（７０）およびパッド酸化物（１１０）に対して選択的にパッド窒化物（１００）を剥離する工程と、
アレイ接合部（９０）を形成するためにシリコン基板を埋設する工程と、
上記ゲート導体（７０）の上部を、横側からエッチングするために選択性を有するエッチング剤を塗布する工程と、
上記ゲート導体（７０）の上部に窒化シリコンからなるスペーサ（１３０）を形成する工程と、
キャップ窒化物（１６０）および絶縁体（１７０）に対応するゲート接触部（１５０）を形成する工程と、
ビット線接触部（１８１）を形成する工程とからなることを特徴とする、請求項４から６のいずれかに記載の方法。
【請求項８】
深いトレンチ（５０）をエッチングする工程と、
カラー酸化物（４０）および埋設拡散板を形成する工程と、
ノード誘電体（３０）およびノード導体（２０）を形成する工程と、
縦型トランジスタのノード導体（２４）を窪ませる工程と、
埋設ストラップ（５０）およびトレンチ上酸化物（６０）を形成する工程と、
ゲート酸化物（８０）を形成する工程と、一般的にポリシリコンを含み、化学機械的処理によってポリシリコンをパッド窒化物（１００）に至るまで平坦化してトレンチを充填することによってゲート導体（７０）を形成する工程と、
パッド窒化物表面よりも下の高さまでゲート導体（７０）を窪ませる工程と、
パッド窒化物（１００）およびゲート窪み（２００）を覆う上部表面上にポリシリコン層（２１０）を堆積する工程と、
窪み（２００）を詰め物で充填する工程と、
パッド窒化物（１００）および詰め物（２２０）に対して、選択的にシリコン層（２１０）およびゲート導体（７０）を異方性エッチングする工程と、
パッド窒化物（１００）を剥離する工程と、
ゲート導体（７０）の上部の横側に取り付けられた窒化シリコンスペーサ（２４０）を形成する工程と、
ゲート接触部（１５０）と、これに対応するキャップ窒化物（１６０）および絶縁体（１７０）を形成する工程と、
ビット線接触部（１８０）を形成する工程とからなることを特徴とする、請求項４〜６のいずれかに記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
従って、たとえわずかな誤配列を生じた場合であっても、ゲート接触部とビット線接触部との間にて短絡する可能性を減少または排除するために、製造方法、および、構造を改良する必要がある。以下に説明する本発明は、この問題に対処するものであって、ゲート接触部と隣接する構造との間で短絡する可能性を排除または減少するような新しい構造、および、製造方法を提供するものである。
米国特許公報第６，１４４，０５４号（ＵＳ６，１４４，０５４）に、請求項１に記載のメモリー、および、請求項３に記載のようなメモリーセルの製造方法が記載されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
本発明の基本的な目的は、メモリーセル構造と、記憶構造体を改良するための方法を提供することである。この目的は、請求項１に記載のメモリーセル、および、請求項４に記載の方法によって達成される。好ましい実施形態は、従属請求項に含まれる。
本発明の特徴（aspect）によれば、メモリーセルは、トレンチ容量（trench capacitor）と、この容量に隣接する縦型トランジスタ（vertical transistor）とを備えている。この容量は、トレンチ容量の上にある縦型ゲート導体（vertical gate conductor）を含み、トレンチ容量の上部の幅は、ゲート導体の下部の幅よりも小さい。メモリーセルは、ゲート導体の上部に隣接するスペーサ（spacers）と、ゲート導体に隣接するビット線接触部（bitline contact）とを備えている。スペーサは、ビット線接触部とゲート導体との間の短絡を減少させる。ゲート導体の上にあるゲート接触部（gate contact）は、ゲート接触部をビット線から分離する絶縁体を有している。ゲート導体の上部の幅と下部の幅とが異なることにより、ビット線接触部とゲート導体との間の短絡を減少させる。スペーサは、窒化シリコンからなっており、ビット線接触部と境界を共有している。
（図面の簡単な説明）
上記目的や他の目的、観点、および、長所は、図面を参照した、本発明の好ましい１つ以上の実施形態の詳細な説明によってよりよく理解できる。図１は、本発明の構造の概略を示す図である。図２は、本発明の、一部が完成した記憶構造体の概略を示す図である。図３は、本発明の、一部が完成した記憶構造体の概略を示す図である。図４は、本発明の、一部が完成した記憶構造体の概略を示す図である。図５は、本発明の、一部が完成した記憶構造体の概略を示す図である。図６は、本発明の、一部が完成した記憶構造体の概略を示す図である。図７は、本発明の、一部が完成した記憶構造体の概略を示す図である。図８は、本発明の、一部が完成した記憶構造体の概略を示す図である。図９は、本発明の、一部が完成した記憶構造体の概略を示す図である。図１０は、本発明の、一部が完成した記憶構造体の概略を示す図である。図１１は、本発明の、一部が完成した記憶構造体の概略を示す図である。図１２は、本発明の、一部が完成した記憶構造体の概略を示す図である。図１３は、本発明の、一部が完成した記憶構造体の概略を示す図である。図１４は、本発明の、一部が完成した記憶構造体の概略を示す図である。図１５は、本発明の、一部が完成した記憶構造体の概略を示す図である。図１６は、本発明の、一部が完成した記憶構造体の概略を示す図である。図１７は、本発明の記憶構造体の概略を示す図である。
（本発明の好ましい実施例の詳細な説明）
上述のように、たとえわずかな誤配列が生じた場合であっても、ゲート接触部と、ビット線接触部との間にて短絡する可能性を減少または排除するために、製造方法および構造を改良する必要がある。本発明は、この問題に対処するものであって、ゲート接触部と隣接する構造との間にて短絡する可能性を排除または減少させる新規な構造および製造方法を提供するものである。




【国際調査報告】
2004526325.tif 000016
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