(57)【要約】【課題】高速デジタル信号処理装置を使用する必要なく、光ディスクからの高速データ読み取り等を行うデコーダの提供を可能にすること。【解決手段】サンプリング時に有効な入力信号値の推定値を生成する装置であって、所定のスライスレベルで入力信号をスライスする第一のデータスライサ（３）と、入力信号内で所定のデータシーケンスを検出するデータシーケンス検出器（２０５， ２０７）と、所定のデータシーケンスの所定のデータビットに関して推定された信号値で入力信号をスライスする第二（３０１）及び第三（３０２）のデータスライサと、所定のデータビットをスライスする時に第二（３０１）及び第三（３０２）のデータスライサの出力を格納するメモリ要素（３０３， ３０４， ３０５， ３０６， ３０７， ３０８）と、第二（３０１）及び第三（３０２）のデータスライサによって所定のデータビットがスライスされる時に、入力信号が推定値を上回ること、或いは下回ることを格納結果が示したか否かに応じて、推定値を増加又は減少させる増分手段（３０９， ３１１， ３１０， ３１２）とを有する。【選択図】図４
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【特許請求の範囲】
【請求項１】
サンプリング時に有効な入力信号値の推定値を生成する方法であって、
ａ） 入力信号を受信するステップと、
ｂ） 連続サンプリング時に前記入力信号を所定のスライスレベルでスライスするステップと、
ｃ） 前記スライスされた信号において所定のデータシーケンスを検出するステップと、
ｄ） 連続サンプリング時に前記入力信号を前記所定のデータシーケンスの１データビットに適合化させた推定信号値でスライスするステップと、
ｅ） ステップｃ）が完了したときに利用できるように、ステップｄ）の前記結果を格納するステップと、
ｆ） 前記所定のシーケンスの１データビットが発生した時に、前記入力信号が前記推定値を上回るまたは下回ることを前記格納結果が示すことに応じて、前記推定値を増加または減少させるステップと、
を有する方法。
【請求項２】
ステップｃ）において、２つの逆データシーケンスが検出され、ステップｄ）において、前記逆シーケンスの対応するビットに適合化された第二推定レベルで、前記入力信号が更にスライスされ、ステップｅ）において、両方の結果が格納され、そしてステップｆ）において、前記所定のまたは逆シーケンスが検出された時、前記それぞれの推定値を増加または減少させる請求項１記載の方法。
【請求項３】
前記所定のデータシーケンスが、５ビットのシーケンスである請求項１または請求項２に記載の方法。
【請求項４】
前記入力信号が、光ディスク読み取りヘッドから得られる前記請求項の何れかに記載の方法。
【請求項５】
前記所定のデータシーケンスが、０１１１０である請求項３または４に記載の方法。
【請求項６】
前記推定値に関する値が抵抗器チェーンの相対する端部に与えられ、そのタップポイントから、前記所定のシーケンスと同じ長さを有する有効なビットシーケンスすべてに対し推定値が生成される請求項２に記載の方法。
【請求項７】
サンプリング時に有効な入力信号値の推定値を生成する装置であって、入力信号を受信する入力部と、所定のスライスレベルで前記入力信号をスライスする第一データスライサと、前記スライスされた信号において所定のデータシーケンスを検出する検出器と、前記所定のデータシーケンスの所定のデータビットに対して推定された信号値で前記入力信号をスライスする第二データスライサと、前記所定のデータビットをスライスする時に前記第二データスライサの前記出力を格納するメモリ要素と、前記所定のデータビットがスライスされる時に入力信号値が推定値を上回ることを前記第二データスライサの前記格納出力が示す時に前記推定値を増加させ、前記所定のデータビットがスライスされる時に前記入力信号値が前記推定値を下回ることを前記第二データスライサの前記格納出力が示す時に前記推定値を減少させる増分手段とを有する装置。
【請求項８】
前記所定のデータシーケンスの逆を検出する第二検出器と、前記所定のデータシーケンスの前記逆の前記所定のデータビットに対して推定された信号値で前記入力信号をスライスする第三データスライサと、前記所定のデータシーケンスの前記逆の前記所定のデータビットをスライスする時に前記第三データスライサの前記出力を格納する第二メモリ要素と、前記所定のデータシーケンスの前記逆の前記所定のデータビットがスライスされる時に前記入力信号値が前記推定値を上回ったことを第三のデータスライサの格納出力が示す時に、前記推定値を増加させ、前記所定のデータシーケンスの逆の所定のデータビットがスライスされる時に前記入力信号値が推定値を下回ったことを前記第三データスライサの前記格納出力が示す時に、前記推定値を減少させる第二増分手段とを有する請求項７に記載の装置。
【請求項９】
前記検出器が、前記第一データスライサの前記出力が接続されているシリアル入力を有するシフトレジスタと、このシフトレジスタのパラレル出力に接続されている入力を有するロジックデコーダとを有し、前記ロジックデコーダが、前記シフトレジスタ内に前記所定のデータシーケンスが存在することを示す出力を与える請求項７に記載の装置。
【請求項１０】
前記メモリ要素が、前記第二データスライサの前記出力が接続されているシリアル入力と、前記増分手段に接続されているシリアル出力とを有する別のシフトレジスタを有し、前記増分手段が前記ロジックデコーダの前記出力によって使用可能となる請求項９に記載の装置。
【請求項１１】
前記第一および第二検出器が、それぞれ、前記第一データスライサの前記出力が接続されているシリアル入力を有するシフトレジスタと、前記シフトレジスタの前記パラレル出力に接続されている前記入力を有するロジックデコーダとを有し、前記ロジックデコーダが、前記シフトレジスタ内に前記所定のまたは逆のデータシーケンスが存在することを示す出力を与える請求項８に記載の装置。
【請求項１２】
前記第一および第二メモリ要素が、それぞれ、前記第二および第三データスライサの前記出力がそれぞれ接続されているシリアル入力とそれぞれの増分手段に接続されているシリアル出力とを有する別のシフトレジスタを有し、前記増分手段が、それぞれの前記ロジックデコーダの前記出力によって使用可能となる請求項１１に記載の装置。
【請求項１３】
前記第一増分手段または前記第一および第二増分手段のそれぞれが、前記それぞれの検出器の前記出力によってクロックされるアップ／ダウンカウンタを有し、前記カウンタのカウント方向が、前記それぞれのメモリ要素の前記状態と、その出力が前記推定信号値を決定するデジタルアナログ変換器（ＤＡＣ）とによって決定される請求項７〜１２の何れかに記載の装置。
【請求項１４】
タップ付き抵抗器チェーンを有する請求項７に従属し、前記ＤＡＣの前記出力が前記抵抗器チェーンの何れかの端部に印加され、前記第一および第二推定値が前記抵抗器チェーンのタップポイントから得られる、請求項１３に記載の装置。
【請求項１５】
前記抵抗器チェーンが、さらに、前記所定のシーケンスと同じ長さである他のシーケンスに対する有効入力値の推定値が得られる別のタップポイントを有する請求項１４に記載の装置。
【請求項１６】
前記所定のシーケンスが、５ビットシーケンス０１１１０である請求項７〜１５の何れかに記載の装置。
【請求項１７】
請求項７〜１６の何れかに記載のサンプリング時に、有効な入力信号値の推定値を生成する装置を含むデータデコーダ。
【請求項１８】
請求項１〜７の何れかに記載のサンプリング時に、有効な入力信号値の推定値を生成する方法を利用したデータデコーダ。
【請求項１９】
請求項１７または１８に記載のデータデコーダを有するビタビデコーダ。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、サンプリング時に有効な入力信号値の推定値を生成する方法に関する。本発明は、更に、サンプリング時に有効な入力信号値の推定値を生成する装置にも関する。本発明は、また更に、かかる方法を利用した、またはかかる装置を含む、ビタビ（Ｖｉｔｅｒｂｉ）デコーダに関する。
【０００２】
【従来の技術】
光ディスクにおけるより大きなデータ容量に対する要望が継続、増大している。更に、ディスクからデータを読み出す際、更に高い速度が望まれている。これらが要求される理由としては、映像及び高速データアプリケーションでの光格納メディアの使用が増えたことと、これら二つのアプリケーションに、共に、元来のオーディオ用コンパクトディスクのアプリケーションで達成されていた性能よりもはるかに高い性能が要求されていることがあげられる。その結果、メディアの物理的性質や、機械的、光学的、電子工学的な面を考慮した上で、達成し得る限界またはそれに近い速度でデータの修復が可能な方法が望まれている。
【０００３】
これらの結果の一つとして、ディスクからデータを読み出す際にデータチャンネル内で符号間干渉レベルが高くなってしまう。光ディスクからデータを読み出す際にビタビデコーダを使用することは米国特許第５，６６１，７０９号及び第５，４５０，３８９号に開示されている。これらの特許には、入力信号をＡ／Ｄ変換器でデジタル化し、全ての操作をデジタル領域で行う装置が開示されている。現在設計されているＤＶＤシステムは、４００Ｍｂ／ｓ以上のチャンネルビットレートを示す１６倍の公称速度でのデータ復号が可能である。この結果、非常に高速のデジタル信号処理が必要となり、これがコストの増大をもたらしている。
【０００４】
【課題を解決するための手段】
本発明の目的は、特に高速デジタル信号処理装置を使用する必要なく光ディスクからの高速データ読み取りその他を行うデコーダの提供を可能にすることである。
【０００５】
本発明は、サンプリング時に有効な入力信号値の推定値を生成する方法において、
ａ） 入力信号を受信するステップと、
ｂ） 連続サンプリング時に入力信号を所定のスライスレベルでスライスするステップと、
ｃ） スライス信号において所定のデータシーケンスを検出するステップと、
ｄ） 連続サンプリング時に入力信号を所定のデータシーケンスの１データビットに対応した推定信号値でスライスするステップと、
ｅ） ステップｃ）が完了したときに利用できるように、ステップｃ）の結果を格納するステップと、
ｆ） 所定のシーケンスの１データビットが発生した時に、入力信号が推定値を上回ること、または下回ることを格納結果が示したか否かに応じて、推定値を増加又は減少させるステップと、
を有する方法を提供する。
【０００６】
ビタビデコーダの必須部分は、サンプリング時に信号が有する可能性のある有効値の推定値を導く手段である。前のパラグラフで説明した方法は、所定のシーケンスが受信及び検出されるまでに、対象ビット値が連続するビットにより置換されていたとしても、ビットの所定のシーケンスが検出されると、推定値を生成することを可能にする。チャネル帯域幅がアナログ値となることから、これは実際の受信値の格納を必要としない利点を有する。対象ビットが受信された時の受信サンプル値を格納する代わりに、その値が推定値を上回ること又は下回ることの表示が格納される。所定のシーケンスが検出された時、この格納された表示は、事前に定められた増分だけ増分又は減少させることにより推定値を更新するのに使用される。この推定値は、結果として、多数の受信データシーケンスによって正しい値に収束することになる。
【０００７】
ＤＶＤ再生器等の光ディスク再生器の場合、光学システムの物理的アパーチャは、１ビット周期が光ダイオードシステムの完全レスポンスよりはるかに短くなるようになっているため、符号間干渉が発生してしまう。現在のレーザ光記録方法では、データコーディングで許容される、「１」または「０」が連続する数には最低限度数がある（ｄ−ＣＯＮＳＴＲＡＩＮＴ）。この数は、現在三つである。即ち、いかなるデータシーケンスにおいても、最低三つの連続した「１」または最低三つの連続した「０」を含んでいなければならない。これにより、帯域制限があるようだが、ピーク及びトラフレベルが同じ値のビット数の関数である信号波形が得られる。「１」が三つしか連続しない場合に達するピークは、「１」が多数（ＤＶＤ規格においては１７まで許容される）連続する場合に比べ低くなる。三つの連続するビットしか同じ値を有しないシーケンス、即ち、０１１１０及び１０００１は、１３状態として知られている。
【０００８】
この方法は、ｃ） ２つの逆データシーケンスを検出するステップと、ｄ） 逆シーケンスの対応するビットに適用される第二推定レベルで入力信号を更にスライスするステップと、ｅ） 両方の結果を格納するステップと、ｆ） 所定のシーケンス又は逆シーケンスが検出された時、それぞれの推定値を増加又は減少させるステップとを含んでもよい。
【０００９】
この入力信号は、光学読み取りヘッドから得ることが可能であり、所定のシーケンスは０１１１０にすることができる。
【００１０】
この方法を使用することにより、「Ｉ３状態」即ちシーケンス０１１１０及び１０００１を検出し、かつ光ディスクからデコーディングデータを読み取る際に推定有効値を更新するために、使用することができる。
【００１１】
本発明は更に、サンプリング時に有効な入力信号値の推定値を生成する装置において、入力信号を受信する入力部と、所定のスライスレベルで入力信号をスライスする第一データスライサと、スライスされた信号において所定のデータシーケンスを検出する検出器と、所定のデータシーケンスの所定のデータビットに関して推定された信号値で入力信号をスライスする第二データスライサと、所定のデータビットをスライスする時に第二データスライサの出力を格納するメモリ要素と、所定のデータビットがスライスされる時に入力信号値が推定値を上回ることを第二データスライサの格納出力が示す時に推定値を増加させ、所定のデータビットがスライスされる時に入力信号値が推定値を下回ることを第二データスライサの格納出力が示す時に推定値を減少させる増分手段とを備える装置を提供する。
【００１２】
この装置は、更に、所定のデータシーケンスの逆を検出する第二検出器と、所定のデータシーケンスの逆の所定のデータビットに関して推定された信号値で入力信号をスライスする第三のデータスライサと、所定のデータシーケンスの逆の所定のデータビットをスライスする時に第三のデータスライサの出力を格納する第二メモリ要素と、所定のデータシーケンスの逆の所定のデータビットがスライスされる時に入力信号値が推定値を上回ることを第三のデータスライサの格納出力が示す時に推定値を増加させ、所定のデータシーケンスの逆の所定のデータビットがスライスされる時に入力信号値が推定値を下回ることを第三のデータスライサの格納出力が示す時に推定値を減少させる第二増分手段とを有する。
【００１３】
この検出器は、第一データスライサの出力が接続されるシリアル入力部を有するシフトレジスタと、このシフトレジスタのパラレル出力部に接続される入力を有するロジックデコーダとを備えてもよく、前記ロジックデコーダはシフトレジスタ内に所定のデータシーケンスが存在することを示す出力を提供する。
【００１４】
これにより所定のシーケンスはシフトレジスタのステージの数と等しい長さを有することが可能になり、ロジックデコーダの入力の数が検出される。検出される特定のシーケンスは、ロジックデコーダの構造と、ロジックデコーダの入力に適用されるシフトレジスタの出力の選択とに応じて変化する。
【００１５】
このメモリ要素は、第二データスライサの出力が接続されるシリアル入力部と、増加又は減少を決定するために前記増分手段に接続されるシリアル出力部とを有する別のシフトレジスタを備えることが可能であり、前記増分手段はロジックデコーダの出力によってステージ的に増減される。
【００１６】
これにより、所定のシーケンスを検出した後で、所定のシーケンスの中央ビットにおいて入力信号をスライスした結果にアクセスできる。明白であるように、シーケンスが完了する前に更なるビットを受信する必要があるため、シーケンスの中央ビット受信後、ある程度の時間が経過するまでは、このシーケンスを検出することはできない。
【００１７】
この第一及び第二検出器はそれぞれ、第一データスライサの出力が接続されるシリアル入力部を有するシフトレジスタと、このシフトレジスタのパラレル出力部に接続される入力を有するロジックデコーダとを備えることが可能であり、前記ロジックデコーダは、このシフトレジスタ内に一定又は逆のデータシーケンスが存在することを示す出力を提供する。
【００１８】
これにより、所定のシーケンス及び所定のシーケンスの逆を両方とも検出することが可能となる。
【００１９】
この第一及び第二メモリ要素は、それぞれ、第二及び第三のデータスライサの出力がそれぞれ接続されるシリアル入力部と、それぞれの増分手段に接続されるシリアル出力部とを有する別のシフトレジスタを有することが可能であり、前記増分手段はそれぞれのロジックデコーダの出力によって使用可能となる。
【００２０】
第一増分手段又は第一及び第二増分手段のそれぞれは、それぞれの検出器の出力によってクロックするアップ／ダウンカウンタを備えることが可能であり、このカウント方向は、それぞれのメモリ要素の状態と、出力が推定信号値を決定するデジタルアナログ変換器（ＤＡＣ）とによって決定される。
【００２１】
これにより、ＤＡＣの最小有効ビットに等しいステージごとにアナログ値を増加又は減少させることが可能になる。この方法により、推定値を正しい値に向けて収束させることができる。
【００２２】
ＤＡＣの出力は、タップ付き抵抗器チェーンの一方の端部に与えることが可能であり、第一及び第二推定値は抵抗器チェーンのタップポイントから得られる。
【００２３】
この抵抗器チェーンは更に、所定のシーケンスと同じ長さを有する他のデータシーケンスに関する推定有効値を得ることが可能なタップポイントを提供することができる。
【００２４】
本発明は、更に、サンプリング時に有効な入力信号値の推定値を生成するためのかかる構成を含む、またはサンプリング時に有効な入力信号値の推定値を生成するためのかかる方法を使用した、ビタビデコーダを提供する。
【００２５】
本発明の上述した利点及び他の利点は、添付図面を参照し、本発明の実施例を例を用いて説明した以下の説明から明らかとなろう。
【００２６】
【発明を実施するための形態】
図１に示すビタビデコーダは、入力データを受信する入力１に復号する信号を受ける。この特定例においては、入力データは、例えば、ＣＤまたはＤＶＤのような光ディスク再生器の読み取りヘッドから受信されるが、これは、如何なるソースからも得ることが出来る。その後、入力信号は、適合化させたイコライザ２を通過するようにさせてもよい。選択的に等化された信号は、第一データスライサ３によってスライスされ、そのスライスされた信号はデータパターン検出器４に供給される。位相同期ループ（ＰＬＬ）５も、データスライサ３の出力に接続されていて、受信した入力信号からシンボルレートクロックを生成する。ＰＬＬ５の出力は、入力信号とデコーダの様々な素子とを同期させるために必要なクロック信号を生成するタイミング生成器６に供給される。データパターン検出器４の出力は、信号のサンプリング瞬時に入力信号の有効値に対する予測を生成する基準レベル生成器７に供給される。
【００２７】
入力信号は、又、複数の枝路測定プロセッサ８−１〜８−ｎにも与えられる。ここでは、入力信号が予測有効信号値と比較され、かつ入力信号が予測有効値の各々と一致する確率を示すために、確率関数が生成される。ここで説明する特定例においては、１２の枝路測定プロセッサ、即ちｎ＝１２が存在する。これは、有効な１２個の可能な信号シーケンスがあるためである。しかしながら、１１１１０のようなシーケンスの中間ビットは、０１１１１のシーケンスの中間ビットと同じアナログ値となると考えられるため、生成される測定値は８つのみである。結果として、同じ予測値が、同じ値の入力信号を予期する両方の枝路測定プロセッサに入力される。つまり、本実施例は、チャンネル応答は対称的であるという仮定に基づいている。上昇及び下降信号に対して個別の予測を生成することで、１２の予測値を生成することが可能となるが、そのためにはより多くのハードウェアが必要となるであろう。
【００２８】
枝路測定プロセッサ８−１〜８−ｎの出力は、経路測定処理及び格納装置９−１〜９−ｎのそれぞれに供給される。装置９−１〜９−ｎは、図２のブロック図に示されていて、かつその入力の一方にそれぞれの枝路測定プロセッサからの出力が接続されている加算回路９０を有する。この装置は、又、選択された前経路測定値が接続されているトレリスネットワーク１０の出力に接続された第一及び第二入力を有する比較器９１を有する。この比較器は、スイッチ９４及び９５を制御する二つの相補型出力９２及び９３を有する。スイッチ９４及び９５は、二つの前経路測定値の内の大きい方が加算回路９０に接続されるように、トレリスネットワークの出力を加算回路９０の第二入力に接続させる。加算回路９０の出力は、Ｋ＜１である係数Ｋによって測るようにしてもよい。これは、新たな経路測定値を提供し、格納９６に格納され、次期記号周期でのトレリス１０の適切な入力に与えられ、新たな更新経路測定値を算出することを可能とする。比較器９１の出力９４は、シンボルレートでクロックされたトレースバックバッファ１１の入力に供給される。トレースバックバッファの出力は、デコーダの出力１２に接続され、復号出力が生成される。
【００２９】
トレースバックバッファ１１は、一連の決定、即ち、比較器９１のうちの一つの出力９４を格納する。任意の状態、またはもっとも高い確率を持つとして選択された状態で開始し、トレースバックバッファ１１は、その瞬間に格納されている先例の決定と各々の瞬間（ビット周期）の状態数とを組み合わせることにより、その状態の可能性のある先例を追跡し、前瞬間（ビット周期）でのもっともあり得る状態に到達する。これは各ビット周期の間連続的に行われ、過去のある瞬間での最もあり得る状態を決定する。過去の瞬間までの時間の長さは、ビット周期によって決定され、トレースバックバッファの長さは、ステージ１の数で決定される。トレースバックバッファが十分なステージを有する場合には、十分な数のステージの後にはどの比較器から出力を受けたのかということに関係なく出力は同じになるため、どの比較器がその入力を供給するかということは重要ではない。
【００３０】
図３及び図４は、データパターン検出器４及び基準レベル生成器７の説明的実施例をより詳細に示している。図３に示されるように、入力信号１４は、イコライザ２を通過した後、データスライサ３の第一入力に選択的に供給される。データスライサ３の出力信号１６は、五つのＤタイプフリップフロップ２００〜２０４のクロック入力に与えられるシンボルレートクロックを生成するＰＬＬ５に供給される。フリップフロップ２００〜２０４は、シリアルインパラレルアウトシフトレジスタとして接続されている。各々のフリップフロップのＱ出力は、ＡＮＤゲート２０５〜２０７のそれぞれの入力に接続されている。図示されているように、ＡＮＤゲートの入力のうちの選択されたものが無効にされ、０１１１０のシーケンスが起こった時にはＡＮＤゲート２０５が出力を生成し、１０００１のシーケンスが起こった時にはＡＮＤゲート２０７が出力を生成する。このようにして、図３に示す装置は、０１１１０のシーケンスが起こった時には出力２０６で論理信号を生成し、１０００１のシーケンスが起こった時には出力２０７で生成する。当然、図３の装置を変形させて、要求される機能を実現させることも可能である。例えば、選択されたＡＮＤゲートの入力を無効とせずに、適切なシフトレジスタステージの
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出力をＡＮＤゲート入力に接続させるようにしてもよい。
【００３１】
図４に示されるように、入力信号は、更に、第二及び第三データスライサ３０１及び３０２に与えられる。第二データスライサ３０１は、入力信号をシーケンス０１１１０の中間ビットに対する予測値でスライスする。同様に、データスライサ３０２は、入力信号をシーケンス１０００１の中間ビットに対する予測値でスライスする。第二データスライサ３０１の出力は、三つのＤタイプフリップフロップ３０３〜３０５によって形成されるシフトレジスタの直列入力に供給される。これらのフリップフロップは、ＰＬＬ５より生成され、ライン３５０に供給されるシンボルレートクロックによってクロックされる。第三データスライサ３０２の出力は、ＰＬＬ５から得られるライン３５２のシンボルレートクロックによってクロックされる三つのＤタイプフリップフロップ３０６〜３０８によって形成されるシフトレジスタの直列入力に供給される。フリップフロップ３０５のＱ出力は、アップ／ダウンカウンタ３０９のアップ／ダウン入力に供給される一方、データパターン検出器の出力２０６はアップ／ダウンカウンタ３０９のカウント入力に接続されている。同様に、フリップフロップ３０８のＱ出力は、アップ／ダウンカウンタ３１０のアップ／ダウン入力に供給される一方、データパターン検出器の出力２０７はアップ／ダウンカウンタ３１０のカウント入力に接続されている。アップ／ダウンカウンタ３０９の並列出力は、デジタル入力として第一デジタルアナログ変換器（ＤＡＣ）３１１に接続され、一方、アップ／ダウンカウンタ３１０の並列出力は、デジタル入力として第二デジタルアナログ変換器（ＤＡＣ）３１２に接続されている。ＤＡＣ３１１及び３１２の出力は、抵抗器Ｒ１〜Ｒ７によって形成される抵抗器チェーンの両端に接続される。これにより、タップポイント３２１〜３２８で、入力信号内における５ビットの可能なシーケンスに対する有効入力信号値の八つの予測が得られる。この特定の実施例は、ＤＶＤディスクからデータを復号することを意図している。この場合、符号化制限については、信号における連続した「１」の最低数は三つであり、信号における連続した「０」の最低数も又三つとされる。このことと、００００１が１００００と同じ入力信号値を生成し、かつ他の逆のシーケンスの場合も同様になるという仮定から、可能な有効入力信号値は、八つに減少する。
【００３２】
作業時、入力信号は、エラーを含む可能性が有るデータの予測を得るために、データスライサ３によってそのままスライスされる。スライスレベルは、データの平均ＤＣレベルがゼロであるという認識に基づき、単純な平均化処理により設定される。スライスされたデータは、ＰＬＬ５を用いて入力データより得られたシンボルレートクロックを用いてシフトレジスタ２００〜２０４に送られる。シフトレジスタの５ビットは、ＡＮＤゲート２０５及び２０７によって監視され、シフトレジスタにおいて０１１１０または１０００１のシーケンスが存在する場合は、ＡＮＤゲート２０５及び２０７がそのようなシーケンスが発生したことを出力する。例えば、ディスク上の指紋等が原因で、入力信号の振幅と共に変化する有効信号状態の最新の予測を維持するためには、５ビットシーケンスのうち３番目のビットが到着した際に、信号値を用いて予測を更新する必要がある。明らかに、三信号周期の後までは、これらのシーケンスのうちの一つが来たことは認識し得ないので、三信号周期前にその信号値に関する情報指示を得ることが必要である。無論、これは、入力信号の複製が入力されるアナログ信号メモリを供給することにより達成することができる。予測値を更新する必要がある場合に適切な入力値が得られるよう、このメモリは少なくとも三つの連続アナログサンプルを格納できる必要がある。
【００３３】
本実施例において用いられる別の方法は、これ以降、＋ｖｅ ｌ３及び−ｖｅ ｌ３データと称するシーケンス０１１１０及び１０００１の中間ビットに対する予測値で、入力信号をスライスする別のデータスライサ３０１及び３０２を設けることである。データスライサ３０１及び３０２の出力は、Ｄタイプフリップフロップ３０３〜３０５および３０６〜３０８により各々形成される三ステージシフトレジスタのそれぞれに供給される。この結果、各シフトレジスタの出力に、３信号周期後に入力信号が１３データの中間ビットの予測値以上か以下かを示す信号が、生成される。シフトレジスタの出力は、＋ｖｅ ｌ３データが検出された場合には、カウンタ３０９が増加または減少し、−ｖｅ ｌ３データが検出された場合には、カウンタ３１０が増加または減少するように、アップ／ダウンカウンタ３０９及び３１０のカウント方向を決定する。カウンタ３０９及び３１０のカウント出力は、ＤＡＣ３１１及び３１２のそれぞれに供給され、抵抗器チェーンの両端に与えられるアナログ電圧に変換される。＋ｖｅ ｌ３データパターンに対する予測値は、抵抗器Ｒ２及びＲ３の接続点から得られ、そしてデータスライサ３０１のスライスレベルを定義するために使用される。同様に、−ｖｅ ｌ３データパターンに対する予測値は、抵抗器Ｒ５及びＲ６の接続点から得られ、そしてデータスライサ３０２のスライスレベルを定義するために使用される。これらの値は、又、図４〜図６を参照した次の説明で明らかになるように、デコーダの別の部分においても使用される。明らかに、予測値は、＋ｖｅｒまたは−ｖｅｒｌ３データパターンが検出される度に少しずつ減少または増大するが、カウンタとＤＡＣが十分な分解能を有する場合には、予測値は正確な値の付近にあり、一定入力レベルにより予測値が正確な値について振動するであろう。
【００３４】
図３及び図４は、所定のシーケンスが５ビットの長さである場合の実施例を説明しているが、この手順は、シフトレジスタにおけるステージ数及びＡＮＤゲートの入力数を変化させることにより、異なる長さのデータシーケンスに応用することもできる。更に、コンテクストの増分のために検出されるシーケンスは、Ｉ３シーケンスである必要はなく、検出器２０５及び２０７に与えられる入力と、検出器の特定の実施とに依存するであろう。従って、図３及び図４に示す装置は、サンプリング瞬時に有効入力信号値の予測を生成する装置の一実施例に過ぎない。この装置は、入力信号を受信する入力１と、所定のスライスレベルで入力信号をスライスする第一データスライサ３と、スライスした信号の所定のデータシーケンスを検出する検出器２０５とを有する。第二データスライサ３０１は、所定のデータシーケンスの所定のデータビットに対して予測された信号値で入力信号をスライスし、かつメモリ素子３０３〜３０５は、所定のデータビットをスライスする際に第二データスライサの出力を格納する。又、増分手段３０９も設けられている。増分手段は、第二データスライサの格納された出力が、所定のデータビットがスライスされた際に入力信号値が予測値を越えていたことを示す時には、予測値を増加させ、かつ第二データスライサの格納された出力が、所定のデータビットがスライスされた際に入力信号値が予測値を下回っていたことを示す時には、予測値を減少させる。
【００３５】
図３及び図４に示す装置は、又、所定のデータシーケンスの逆を検出する第二検出器２０７と、所定のデータシーケンスの逆の所定のデータビットに対して予測した信号値で入力信号をスライスする第三データスライサ３０２とを有する。第二メモリ素子３０６〜３０８は、所定のデータシーケンスの逆の所定のデータビットをスライスする際に第三データスライサの出力を格納する。又、第二増分手段３１０も設けられている。第二増分手段は、第三データスライサの格納された出力が、所定のデータシーケンスの逆の所定のデータビットがスライスされた際に、入力信号値が予測値を越えていたことを示す時には、予測値を増加させ、第三データスライサの格納された出力が、所定のデータシーケンスの逆の所定のデータビットがスライスされた際に入力信号値が予測値を下回っていたことを示す時には予測値を減少させる。
【００３６】
図３に示す実施例において、検出器は、第一データスライサの出力が接続される直列入力を有するシフトレジスタ２００〜２０４と、シフトレジスタの並列出力に接続される入力を有する論理デコーダ２０５とを有する。この論理デコーダは、シフトレジスタ内における所定のデータシーケンスの存在を示す出力２０６を与える。
【００３７】
図４に示す実施例において、メモリ素子は、第二データスライサの出力が接続されている直列入力と、論理デコーダ２０５の出力によって活性化される増分手段３０９に接続されている直列出力とを、有するシフトレジスタ３０３〜３０５を有する。
【００３８】
図３に示されるように、第一及び第二検出器は、第一データスライサの出力が接続されている直列入力を有する共有シフトレジスタ２００〜２０４と、シフトレジスタの並列出力に接続されている入力を有する論理デコーダ２０５及び２０７とを有する。これらの論理デコーダは、シフトレジスタ内での所定のまたは逆のデータシーケンスの存在を示す出力２０６及び２０７を生成する。
【００３９】
図４に示されるように、第一増分手段３０９または第一及び第二増分手段３０９， ３１０の各々が、それぞれの検出器２０５， ２０７の出力２０６， ２０８によってクロックされ、かつそのカウント方向がそれぞれのメモリ素子３０３〜３０５、３０６〜３０８の状態によって決定される、アップ／ダウンカウンタと、その出力が予測信号値を決定するデジタルアナログ変換器（ＤＡＣ）３１１， ３１２とを有する。
【００４０】
図４に示される実施例において、予測値は、抵抗器チェーンＲ１〜Ｒ７上のタップポイント３２１〜３２８から得られ、ＤＡＣ３１１， ３１２の出力は、抵抗器チェーンの両端に与えられる。
【００４１】
代替案として、許容される暗号シーケンスの各々に対して個々のアップ／ダウンカウンタを増分する、許容される５ビット暗号の全てに対する論理デコーダを提供することも可能である。許容される暗号シーケンスの各々に対する予測値で入力信号をスライスする個別のデータスライサ及び個別の三ステージシフトレジスタが、提供されるであろう。シフトレジスタの各々の出力は、それぞれのアップ／ダウンカウンタのカウント方向を制御し、各論理デコーダが該当するカウンタをカウントさせる。ＤＡＣは、各々の許容される暗号シーケンスに対してカウンタ出力を受け、ＤＡＣの出力は直接それぞれのシーケンスの予測値を供給する。
許容可能なシーケンスがそれぞれ検出され、かつそれぞれのシーケンスにＤＡＣが提供される場合、これにより、チャネルの任意の非対称性を補正することが可能になるが、更に複雑な回路が必要となる。
【００４２】
図５は、差動入力信号を処理するよう適合化させた図３に示す実施例の変形を示すブロック略図である。図５の各素子は図３の素子と対応しており、同じ符号が付されている。図５に示されるように、二つの別のデータスライサ３３１及び３３２が、Ｄタイプフリップフロップ３３３〜３３５及び３３６〜３３８によってそれぞれ形成されるそれらに関連するシフトレジスタと共に、設けられている。カウンタ３０９及び３１０のアップ／ダウン入力に与えられる適切なシフトレジスタの出力を選択する二つの選択回路３４０及び３４１が、設けられている。これらの選択回路は、各々、パターン検出器２０５及び２０７の出力２０６及び２０８とシンボルレートクロック３５０及び３５２を受信する。図５に見られるように、正の差動信号はデータスライサ３０１及び３０２に与えられ、負の差動信号はデータスライサ３３１及び３３２に与えられる。
【００４３】
作業時、正の１３データパターンが検出されると、選択器３４０及び３４１は、検出器出力２０６より信号を受信する（図３）。これによりフリップフロップ３０５のＱ出力は、カウンタ３０９のアップ／ダウン入力に接続され、フリップフロップ３０８のＱ出力は、カウンタ３１０のアップ／ダウン入力に接続される。同時に、検出器出力は、カウンタ３０９及び３１０をそれぞれのＱ出力によって決定された方向に１カウント増分させる。選択器が検出器出力２０８（図３）より信号を受信する時に負の１３データパターンを検出する場合にも、同様の処理が行われる。しかしこの場合、フリップフロップ３３５のＱ出力は、カウンタ３０９のアップ／ダウン入力に接続され、フリップフロップ３３８のＱ出力は、カウンタ３１０のアップ／ダウン入力に接続される。抵抗器チェーン上のタップが対称的な構造を有しているので、枝路測定プロセッサ８−１〜８−ｎによる処理のために差動予測を得ることができることは、理解されるであろう。図４に示される装置を二つ設け、そして二つの抵抗器はしごから差動予測値を得るという別の方法もある。この場合、送信チャンネルが非対称となる動作上の利点も得られるであろう。
【００４４】
上述した予測生成のための装置は、全て、中間値を補間する抵抗器はしごを用いているが、ＣＤ、ＤＶＤ、記録用ＣＤ等の異なったディスク特性を考慮して、複数の抵抗器はしごを設けてもよい。使用される特定の抵抗器はしごは、読み出すディスクの特定の種類を検知及び選択した結果に応じた回路に切り替えられるであろう。
【００４５】
図６は、枝路測定プロセッサ８の第一実施例を示す。枝路測定値の決定における第一ステージは、許容される信号の予測値と入力信号値を比較することである。３及び図４または図５を参照して説明したように、予測値を得るようにしてもよい。ビタビアルゴリズムの正統的な定義においては、信号と各々の基準信号の二乗誤差が計算される。しかし、最も実際的な実施方法においては、二乗化は、アルゴリズム全体にはほとんど影響を与えずに、係数減算によって置きかえられる。本実施例においては、係数減算は用いられるが、エラー項を計算する代わりに、入力信号がある有効状態にあると解釈される確率に関連した信号が生成される。従って、入力信号が基準値の一つと比較される際その値であるかそれに非常に近い場合は、出力は最大となり、一方入力信号が基準値と著しく異なる場合は、出力は低くなる。この確率関数は（１−｜ｅｒｒ｜）と定義される。
【００４６】
図示の実施例は、差動入力信号を使用して、この演算を実行する。上で述べたように、基準値は対称構造を有しているため、差動基準値は対称タップポイントを使用して、つまりＩ３シーケンスに関してはタップポイント３２３及び３２６を使用して、導くことができる。しかしながら、シングルエンド装置を使用することもできる。
【００４７】
図６に示されるように、枝路測定プロセッサは、二つのｐチャンネル電界効果トランジスタのゲート電極に接続された第一作動入力４０１及び４０２を有する。トランジスタＴ１及びＴ２のソース電極は、電流源４０３を介して供給レールＶＤＤに接続されている。トランジスタＴ１のドレイン電極は、ｎチャンネル電界効果トランジスタＴ３のドレインソース経路を介して供給レールＶＳＳに接続されていて、トランジスタＴ２のドレイン電極は、ｎチャンネルトランジスタＴ４のドレインソース経路を介して供給レールＶＳＳに接続されている。トランジスタＴ３のゲート及びソース電極は、共有されていて、トランジスタＴ４のゲート及びソース電極も同様である。第二差動入力４０４及び４０５は、別の二つのｐチャンネル電界効果トランジスタＴ５及びＴ６のゲート電極に接続されている。トランジスタＴ５及びＴ６のソース電極は、電流源４０６を介して供給レールＶＤＤに接続されている。トランジスタＴ５のドレイン電極は、ｎチャンネル電界効果トランジスタＴ７のドレインソース経路を介して供給レールＶＳＳに接続されていて、トランジスタＴ６のドレイン電極はｎチャンネルトランジスタＴ８のドレインソース経路を介して供給レールＶＳＳに接続されている。トランジスタＴ３のゲート電極は、トランジスタＴ７のゲート電極に接続されていて、トランジスタＴ４のゲート電極は、トランジスタＴ８のゲート電極に接続されている。
【００４８】
トランジスタＴ５及びＴ７の接続点は、ｎチャンネル電界効果トランジスタＴ９のソース電極に接続され、トランジスタＴ６及びＴ８の接続点はｎチャンネル電界効果トランジスタＴ１０のソース電極に接続されている。トランジスタＴ９及びＴ１０のドレイン電極は出力４０７に接続され、電流源４０８を介して供給レールＶＤＤに接続されている。トランジスタＴ９及びＴ１０のゲート電極は、バイアス電位Ｖｂｉａｓに接続されている。それぞれのクランプダイオードＤ１及びＤ２は、トランジスタＴ９及びＴ１０のソース電極と供給レールＶＳＳの間で接続されている。
【００４９】
図６に示される装置が、それらの出力を減算して係数減算が行われる二つの相互コンダクタを有することは容易に理解されるであろう。
【００５０】
得られる結果は、
ＢＭｋ＝｜（ｘｐｋ−ｘｎｋ）−（ｒｐ−ｒｎ）｜　　　　　　　　　　（１）
であり、ここで、ｘｐｋ及びｘｎｋは、時間瞬時ｋにおける正及び負の入力信号値で、ｒｐ及びｒｎは対称基準値である。
【００５１】
式（１）が直接的に実施される場合、つまり、入力４０１及び４０２が正及び負の入力信号ｘｐｋ及びｘｎｋを受信し、かつ入力４０４および４０５が対称基準値ｒｐ及びｒｎを受信する場合、２つのトランスコンダクタは信号範囲全体で十分な直線性を有していなければならない。その理由は、括弧内の信号がどちらも大きく、その大きさが同じである場合、これが、最低限の誤差又は最大の確率を現すからである。
【００５２】
しかしながら、等式（１）は、以下のように書き換えることができる。
ＢＭｋ＝｜（ｘｐｋ−ｒｐ）−（ｘｎｋ−ｒｎ）｜　　　　　　　　　　（２）
【００５３】
式（２）を実施するには、図６に示される回路は、ｘｐｋを有し、かつｒｐが入力４０１及び４０２にそれぞれ適用され、かつｘｐｋ及びｒｎが入力４０４及び４０５にそれぞれ与えられる。
【００５４】
これにより、最大確率条件が、相互コンダクタがゼロ（または最小）の差動入力を有する地点で起こり、結果としてオフセットのみが重要となり、直線性の重要度は低下する。
【００５５】
一義的には、この書き換えは、差分信号が相互コンダクタの作動入力に与えられていないため、作動入力に対する共有モードの拒絶を意味していない。しかし、帯域と電流減算の正確さが良好であれば、減算の結果として多少の共有モード拒絶が起こる。
【００５６】
等式（１）及び等式（２）の結果がエラー信号であり、これがトランジスタＴ７及びＴ８のドレイン電極で生成されるものであることは、明白であろう。確率に関連した信号を得るためには、エラー信号は、（１−エラー信号）に等しい出力信号を生成するために、電流源４０８によって生成された電流から減算される。
【００５７】
図６に示される（及び図７に示される）枝路測定回路の変形例が、振幅範囲の各端で使用される枝路測定回路に必要とされる。これは、ノイズスパイクにより入力信号値が極端な予測レベルを超過した場合、どの枝路測定回路も入力信号レベルに対して高い確率を出さない。つまり、「１」または「０」の長い連続のレベルを超過した場合、枝路測定回路は、入力信号レベルがその「１」または「０」の連続の一つを示している確率が高いということを示さない。これらの枝路測定回路、例えば、回路８−１及び８−ｎがこの状況下で高い確率を示すことができるようにするには、トランジスタＴ９またはＴ１０の一方が、振幅のどちらの端を処理しているかによって、直接供給レールＶＤＤに接続され、もう一方が出力４０７及び電流源４０８に接続される。
【００５８】
図６に示される回路によると、結果は、相互コンダクタの直線性によって変形されるにしろ、本質的に、真エラーに直線的に等しいエラー項である。この回路は、低コンダクタンスの単純な差動対を用いているので、感度は、最小誤差状態に近いところで、最大限となる。これは理想的な状況とは反対である。最小誤差状態で低い値となるように相互コンダクタンス特性を変更することにより、改善を得ることができる。そして図５はこのようにしてトランスコンダクタンス特性を変更した装置の回路図である。
【００５９】
図７において、各素子は、図６の素子に対応しており、同じ符号が付されている。図７に示される回路は、そのソース電極が、電流源４１０を介して供給レールＶＤＤに接続されている二つの追加されたｐチャンネル電界効果トランジスタＴ１１及びＴ１２を含む。トランジスタＴ１１のドレイン電極は、トランジスタＴ２のドレイン電極に接続されていて、トランジスタＴ１２のドレイン電極は、トランジスタＴ１のドレイン電極に接続されている。トランジスタＴ１１のゲート電極は、入力４０１に接続されていて、トランジスタＴ１２のゲート電極は入力４０２に接続されている。加えて、この回路は、そのソース電極が電流源４１１を介して供給レールＶＤＤに接続されている更に追加された二つのｐチャンネル電界効果トランジスタＴ１３及びＴ１４を含む。トランジスタＴ１３のドレイン電極は、トランジスタＴ６のドレイン電極に接続されていて、トランジスタＴ１４のドレイン電極は、トランジスタＴ５のドレイン電極に接続されている。トランジスタＴ１４のゲート電極は、入力４０５に接続されていて、トランジスタＴ１３のゲート電極は、入力４０４に接続されている。電流源４０３及び４０６によって生成された電流はｌ１に等しく、電流源４１０及び４１１によって生成された電流はｌ２に等しい。トランジスタＴ１、Ｔ２、Ｔ５及びＴ６のチャンネル幅は、Ｗ１に等しく、トランジスタＴ１１、Ｔ１２、Ｔ１３及びＴ１４のチャンネル幅は、Ｗ２に等しい。ｌ１＞ｌ２及びＷ２＞Ｗ１とすると、相互コンダクタンスは、特性の中央領域では低下し、かつ端に向かって上昇する。このようにして、二乗誤差関数の近似値が得られる。
【００６０】
図８は、図１のデコーダ及び図２の略図に対応するデコーダで使用するのに適した経路測定処理及び格納回路の回路図である。この回路は、二つの入力９０１及び９０２を有し、トレリスネットワーク１０の適切な出力に接続されている。入力９０１は、比較器９０３の第一入力と、ｎチャンネル電界効果トランジスタＴ９００のドレイン電極と、更にｎチャンネル電界効果トランジスタＴ９０１のゲート電極とに接続されている。入力９０２は、比較器９０３の第二入力と、ｎチャンネル電界効果トランジスタＴ９０２のドレイン電極と、更にｎチャンネル電界効果トランジスタＴ９０３のゲート電極とに接続されている。トランジスタＴ９０１及びＴ９０３のドレイン電極は、供給レールＶＤＤに接続されていて、そのソース電極は、電流源９０４を介して供給レールＶＳＳに接続されている。トランジスタＴ９００及び９０２のゲート電極は、電流源９０４を介して供給レールＶＳＳと、別のｎチャンネル電界効果トランジスタＴ９０４のゲート電極とに接続されている。ｐチャンネル電界効果トランジスタＴ９０５は、そのソース電極が供給レールＶＳＳに接続されていて、そのゲート及びドレイン電極は、トランジスタＴ９０４のドレイン電極に接続されている。別の入力９０５は、ｎチャンネル電界効果トランジスタＴ９０６のゲート及びドレイン電極と、ｎチャンネル電界効果トランジスタＴ９０７のゲート電極とに接続されている。トランジスタＴ９０４、Ｔ９０６及びＴ９０７のソース電極は、供給レールＶＳＳに接続されている。トランジスタＴ９０４のドレイン電極は、トランジスタＴ９０７のドレイン電極に接続されている。トランジスタＴ９０５のゲート電極は、第一スイッチＳ９００を介して第一コンデンサＣ９００に、又第二スイッチＳ９０１を介して第二コンデンサＣ９０１とに接続されている。コンデンサＣ９００及びＣ９０１の反対側は供給レールＶＤＤに接続されている。二つのｐチャンネル電界効果トランジスタＴ９０８及び９０９はのソース電極は、供給レールＶＤＤと接続されている。トランジスタＴ９０８及びＴ９０９のゲート電極は、スイッチＳ９０２を介して第一コンデンサＣ９００に、又スイッチＳ９０３を介して第二コンデンサＣ９０１とに接続されている。トランジスタＴ９０８のドレイン電極は、出力９０６に、トランジスタＴ９０９のドレイン電極は出力９０７に接続されている。
【００６１】
図８に示される経路測定処理ステージは、図６または図５の出力４０７で生成された出力電流である枝路測定ｌｂｍｋ２を取得し、そしてそれを、前の状態から格納され、かつトレリスネットワーク１０を介して入力９０１及び９０２に与えられる経路測定ｐｍａ（ｋ−１）及びｐｍｂ（ｋ−１）の大きな方に加算する。即ち、図７に示される回路は、二つの前状態経路測定に比較及び選択処理を行い、そして選択された前状態経路測定を現在の枝路測定に加算して、更新したステージ経路測定を形成する。この比較及び選択処理は、単純な４トランジスタソースフォロアとトランジスタＴ９００〜Ｔ９０３によって形成されるミラー構成によって行われる。入力９０１及び９０２に電流を強制するに従って、ミラードレイン電圧即ちトランジスタＴ９００及びＴ９０２のドレイン電圧は増加する。しかしながら、ソースフォロア、トランジスタＴ９０１及びＴ９０３は、トランジスタＴ９００及びＴ９０２のゲートを最大の電流を流しているトランジスタによって必要とされる値まで上げる。こうして出力トランジスタＴ９０４は、供給される最も高い電圧、即ち、最も高い確率を有する前経路からの電圧を繰り返す。この回路は、二つよりも多く入力を設けるように拡張することが可能であり、かつそれらの入力のうち最も大きいものを選択することは留意すべきである。
【００６２】
加算処理は、トランジスタＴ９０４及びＴ９０７によって流される電流を加算することによって行われる。上述したように、トランジスタＴ９０４は、前サンプリング周期で生成された二つの経路測定電流経路の大きな方を繰り返し、入力９０５には、現在のサンプリング周期の枝路測定電流が供給される。この電流は、トランジスタＴ９０６及びＴ９０７が電流ミラーを形成するので、トランジスタＴ９０７において複製される。合計された電流は、ダイオード接続トランジスタＴ９０５によって感知され、そしてその出力が出力９０６及び９０７で得られる電流メモリに格納される。現ステージの処理が行われている間、確実に前状態経路測定が接続トレリスに出力できるように、二相サンプリングが、電流メモリにおいて使用される。即ち、スイッチＳ９０１及び９０３が閉じている時、コンデンサＣ９００の電化によって決定された出力電流を得ることが可能となり、かつコンデンサ９０１は、トランジスタＴ９０４及びＴ９０７の電圧の合計に依存するトランジスタＴ９０５のゲート電位に充電されるであろう。現在のサンプリング周期の最後に、スイッチＳ９０１及び９０３が開き、一方スイッチＳ９００及び９０２が閉じて、次のサンプリング周期における処理に向けて接続トレリスへの接続のために、電流状態経路測定が格納されそして出力９０６及び９０７に供給される。単純な幅スケーリングを出力トランジスタＴ９０８及びＴ９０９に適用して、確実に蓄積された結果が固有の減衰を持つことによって、信号レベルが範囲を越えないようにさせてもよい。
【００６３】
トランジスタＴ９００及びＴ９０２のドレイン電圧は、比較器９０３の入力に与えられ、その出力より仮定ビット値が求められ、そして図１に示されるように、トレースバックバッファの入力に与えられ、その出力よりシリアルデータストリームが取り出される。トレースバックバッファの長さが十分になっていれば、経路測定プロセッサ出力のうちのどれをレジスタ入力に与えるかは問題ではない。
【００６４】
図１１は、図８に示される経路測定処理及び格納回路の変形例を示す回路図であり、その各対応した素子には、同じ符号が付されている。図８に示される回路については既に完全に説明をしているため、図１１については、これらの図の異なる部分のみを説明する。
【００６５】
図１１に示す回路には、供給レールＶＤＤとＶＳＳの間でｎチャンネル電界効果トランジスタＴ９１０のドレインゲート経路に直列して接続されている電流源９１０が追加されている。トランジスタＴ９１０のゲート電極は、トランジスタＴ９００及びＴ９０２のゲート電極に接続されている。電流源９１０及びトランジスタＴ９１０の接続点は、その出力がインバータ９１２の入力に接続されている反転増幅器９１１の入力に接続されている。ｎチャンネル電界効果トランジスタＴ９１１は、ドレイン電極が供給レールＶＤＤ２に、ソース電極が増幅器９１１の入力に、ゲート電極が増幅器９１１の出力に接続されている。ｐチャンネル電界効果トランジスタＴ９１２はドレイン電極が供給レールＶＳＳ１に、ソース電極が増幅器９１１の入力に、ゲート電極が増幅器９１１の出力に接続されている。インバータ９１２の出力は、その出力が二つのスイッチＳ９０４及びＳ９０５の動作を制御するＮＯＲｇａｔｅ９１３の入力に接続されている。スイッチＳ９０４は、トランジスタＴ９０８のドレイン電極と電流シンク９１４間で接続されていて、そのもう一方の側が供給レールＶＳＳに接続されている。同様に、スイッチＳ９０５は、トランジスタＴ９０９のドレイン電極と電流シンク９１５の間に接続されていて、もう一方の側が供給レールＶＳＳに接続されている。
【００６６】
以下に明らかとなるように、図１１を参照して説明された回路と図８を参照して説明された回路とのもっとも大きな差異は、信号が範囲を越えるのを回避するために使われる方法である。図８を参照して説明したように、これはトランジスタの規模を適切にすることにより振幅利得を１以下にすることにより達成され、そしてこの場合、全ての経路測定処理回路によって生成された出力電流が所定値を超過する時は常に、一定値を出力電流から減ずることによって達成される。これは、以下のように図１１に示される回路を用いて達成される。
【００６７】
トランジスタＴ９１１及びＴ９１２及び増幅器９１１を有する構成は、トランジスタＴ９１２を通る電流が電流源９１０によって生成される電流であるＩｄｅｃよりも大きい場合は、その出力が大きくなる電流比較器を形成する。このようにして、インバータ９１２の出力は低くなり、そしてこの出力はＮＯＲｇａｔｅ９１３の一方の入力に供給される。各経路測定処理及び格納装置はこのような装置を含み、ＮＯＲｇａｔｅ９１３の入力のそれぞれ一つを供給する。
【００６８】
経路測定処理及び格納装置の出力は、トランジスタＴ９０８及びＴ９０９のドレイン電極を、電流Ｉｄｅｃをシンクさせるそれぞれの電流シンク９１４及び９１５を介して供給レールＶＳＳに接続させるスイッチＳ９０４及びＳ９０５を設けることによって変更することが出来る。スイッチＳ９０４及びＳ９０５は、ＮＯＲｇａｔｅ９１３の出力によって制御され、その出力が高くなる場合は閉じる。これは、装置の全てにおいて経路測定電流がＩｄｅｃよりも大きい場合に起こる。即ち、最小経路測定電流がＩｄｅｃよりも大きいということである。この状況下において、Ｉｄｅｃは経路測定処理装置のすべての出力から減算され、電流が増大して範囲を越えることが回避される。
【００６９】
本実施例は、光ディスクより受信したデータを復号するように設計されているが、ＤＶＤディスクの場合、そのデータのコーディング及びディスクへの格納の形式に制限がある。特に、最低ランレングスは３ビット、即ち、連続する「１」の最低数は三つとなり、連続する「０または１」の最低数も同様である。これにより、５ビットの異なった許容シーケンスの数が３２ではなく１２まで削減される。シーケンス数はコーディングの条件によって変化し、本実施例は一つの特定の条件を例証しているのであり、経路数を適切に変形させることにより異なるコーディング条件を使用して復号を行うことができるということは、当業者には明白である。
【００７０】
図９に示されるトレリス接続図は、サンプル毎の可能な有効状態推移を示している。図９には、１２の許容シーケンスが中央欄に列挙されており、対応する５ビットシーケンスが左欄に示されている。この図において、入力ビットは、状態表示の左側に示されている。時間ステップは左から右へと進行し、節点の縦列は各サンプル（またはビット）周期での可能な状態を示している。許容される状態は、左欄に示されるように五つの連続ビットのシーケンスによって定義される。ある状態では、次のビット周期における二つの異なる状態の一つに進むことが可能であり、別の状態では、一つの状態にしか進むことが出来ないことは明白である。同様に、ある状態は一つの前の状態にしか続くことができないが、別の状態は二つの前の状態の一つからしか到達することができない。
【００７１】
図１０は、図９に示される接続トレリスを実施するための１２の経路測定処理及び格納装置の相互接続を示している。図１０に見られるように、経路測定処理及び格納装置９−１〜９−１２の各々は、対応する枝路測定プロセッサ８−１〜８−１２から入力信号ｂｍ１〜ｂｍ１２を受信する。装置９−１は、装置９−１の第一出力から第一経路測定入力を受信し、装置９−２の第一出力から第二経路測定入力を受ける。経路測定入力は、前ビット周期において処理及び格納されているもので、現在のビット周期の枝路測定値は、経路測定信号の最も大きなものに加えられ、次のビット周期での使用のために格納される。図１０から明らかになるように、経路測定処理及び格納装置の中には、一つの入力及び／または一つの出力しか接続されないものがある。これは、許容される前の及び／または後に続く状態が一つしか存在しないときに起こる。明らかに、現在のビット周期の経路測定を算出するためには、現在のビット周期に対する適切な枝路測定を前期ビット周期における経路測定のもっとも大きなものに加える必要がある。このようにして、算出された経路測定は、次のビット周期の初めに装置９−１〜９−１２の入力に与えるため出力できるように装置９−１〜９−１２に格納される。
【００７２】
符号間干渉に影響を与えるような異なるコーディング制限及び異なるシーケンス長を持つ異なるエンコードデータを考慮に入れる場合、トレリス経路及び経路測定プロセッサの数はそれに応じて変更されることは明らかであろう。
【００７３】
この開示を読むことにより、当業者には他の変形例も明らかとなろう。かかる変形例は、特に、有効な入力信号値の推定値を生成する方法及び装置並びにビタビデコーダ、及びその構成部分を含め、データ信号をデコードする装置の設計及び使用において公知であるその他の特徴と、本明細書ですでに説明した機能の代わりにまたはこうした機能に追加して使用することが可能なその他の特徴を含むことができる。本願において、特許請求の範囲は、特定の特徴の組み合わせに対して既定されているが、本願の開示の範囲は、本明細書で明示的又は暗示的に開示された任意の新しい特徴又は特徴の任意の新規な組み合わせ、または当業者にとって明白な一つ以上の機能の任意の一般化を、任意の請求項において現在請求している同一の発明に関連するかどうかに関係なく、且つ本発明と同じ技術的課題の一部又は全部を解決するか否かに関係なく、更に含むことは理解されたい。本出願人は、本出願または本出願から派生する如何なる別出願の審査過程において、かかる特徴及び／又はかかる特徴の組み合わせに対して、新しい請求項が作成され得ることをここに記しておく。
【図面の簡単な説明】
【図１】本発明によるビタビデコーダを示すブロック略図である。
【図２】図１のデコーダで使用される経路測定処理及び格納装置を示すブロック略図である。
【図３】入力信号の特定パターンを検知する回路装置を示すブロック略図である。
【図４】有効入力信号値の予測値を生成する回路装置の第一実施例を示すブロック略図である。
【図５】有効入力信号値の予測値を差動入力信号より生成する回路装置の第二実施例を示すブロック略図である。
【図６】経路確率信号を生成する枝路測定プロセッサの第一実施例を示す回路図である。
【図７】経路確率信号を生成する枝路測定プロセッサの第二実施例を示す回路図である。
【図８】本発明による枝路測定プロセッサ及び格納装置を示す回路図である。
【図９】全ての正当なデータシーケンスに必要とされる接続を示すトレリス接続図である。
【図１０】本実施例で指定する制約を有するデータの経路測定処理及び格納装置の対応する相互接続を示す図である。
【符号の説明】
１　入力
２　イコライザ
３　第一データスライサ
４　データパターン検出器
５　位相同期ループ（ＰＬＬ）
６　タイミング生成器
７　基準レベル生成器
８−１〜８−ｎ　枝路測定プロセッサ
９−１〜９−ｎ　経路測定処理及び格納装置
１０　トレリスネットワーク
１１　トレースバックバッファ
９０　加算回路
９１　比較器
９４　スイッチ
９５　スイッチ
９２　相補型出力
９３　相補型出力
２００〜２０４　Ｄタイプフリップフロップ
２０５〜２０７　ＡＮＤゲート
３０１　データスライサ
３０２　データスライサ
３０３〜３０５　Ｄタイプフリップフロップ
３５０　ライン
３５２　ライン
３０６〜３０８　Ｄタイプフリップフロップ
３０９　アップ／ダウンカウンタ
３１０　アップ／ダウンカウンタ
４０１　第一作動入力
４０２　第一作動入力
４０３　電流源
４０４　第二差動入力
４０５　第二差動入力
４０６　電流源
４０７　出力
４０８　電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際公開パンフレット】
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【国際調査報告】
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