(57)【要約】回路（１０）は半導体基板（１４）上に形成された２重層ゲート絶縁体（２９）を有する。ゲート絶縁体はアモルファス層（４０）とモノクリスタル層（４２）とを有する。モノクリスタル層は、一般に、アモルファス層よりも高い誘電率を有する。
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された誘電体層とを備え、該誘電体層は、アモルファス物質で形成された第１の部分と、モノクリスタル物質から形成された第２の部分とを有し、前記誘電体層中の電界が半導体基板の導電率を制御する半導体デバイス。
【請求項２】
誘電体層上に重ねて配置された制御電極をさらに備え、該制御電極は同制御電極と半導体基板との間に電界を確立するためのものである請求項１に記載の半導体デバイス。
【請求項３】
ドレインと、
ソースとを更に備え、電界が基板中に伝導チャネルを生成して、ドレインをソースに接続する請求項２に記載の半導体デバイス。
【請求項４】
前記誘電体層の第１の部分は前記半導体基板に隣接して形成され、前記誘電体層の第２の部分は第１の部分と前記制御電極との間に形成される請求項１に記載の半導体デバイス。
【請求項５】
前記アモルファス物質は二酸化ケイ素を含む請求項１に記載の半導体デバイス。
【請求項６】
前記モノクリスタル物質は、バリウム、ストロンチウム、チタン、ランタン、ジルコニウム、アルミニウムおよび酸素のうちから選択される物質を含む請求項１に記載の半導体デバイス。
【請求項７】
前記誘電体層の第１の部分における比誘電率は１０未満であり、前記誘電体層の第２の部分における比誘電率は３０より大きい請求項１に記載の半導体デバイス。
【請求項８】
誘電体層は３０オングストロームを越える厚さを有して形成される請求項７に記載の半導体デバイス。
【請求項９】
基板と、
制御信号に応じて前記基板中に伝導チャネルを生成するために、前記基板上に配置されたゲート電極と、
伝導チャネル上に形成された絶縁体とを備え、該絶縁体はアモルファス物質で形成された第１の層と、該第１の層と前記ゲート電極との間に配置され、かつモノクリスタルで形成された第２の層とを含むトランジスタ。
【請求項１０】
前記モノクリスタル物質は前記アモルファス物質より高い誘電率を有する請求項９に記載のトランジスタ。
【発明の詳細な説明】
【０００１】
（発明の技術分野）
本発明は概して半導体デバイスに関し、特に、高密度集積回路上に形成されるトランジスタに関する。
【０００２】
（発明の背景）
現在、高密度であり、かつ多機能性を強化された集積回路が必要とされている。この要望に応えるためには、集積回路のトランジスタの寸法を縮小することが必要である。例えば、将来、１００ナノメーター以下の有効チャネル長を有する集積回路トランジスタが形成されるであろうことが期待される。
【０００３】
そのような小さなトランジスタは、しばしば、性能を劣化させ、トランジスタの動作に対する制御を低下させる電界の乱れ（ｆｒｉｎｇｉｎｇ　ｆｉｅｌｄｓ）および他の短チャネル効果を受ける。短チャネル効果を低減するために、多くの場合、より薄いゲート誘電体が使用される。しかしながら、薄いゲート絶縁体は、しばしば過度なゲート漏れ電流を生じて、出力を増大し、集積回路の性能を低下させる。
【０００４】
従って、物理的な寸法は小さいが、短チャネル効果を受けたり、あるいは過度のゲート漏れ電流を生じないトランジスタが必要とされている。
本発明の特定の目的および利点は、以下の本発明の詳細な説明および図面により、当業者に容易に明白になるであろう。
【０００５】
（図面の詳細な説明）
図面において、同一の照合番号を有する要素は同様の機能を有する。
図１は、集積回路１０の平面図であり、半導体基板１４上に形成されたトランジスタ１２を示している。図１の実施形態において、トランジスタ１２はＮ型金属酸化膜半導体トランジスタである。トランジスタ１２はドレイン１６、ソース１８およびゲート２０を備える。ドレイン１６、ソース１８およびゲート２０は、相互接続線２２，２４，２６によって、集積回路１０の他のデバイス（図示せず）にそれぞれ接続されている。
【０００６】
基板１４は、通常はシリコンから形成される。これに代わって、砒化ガリウム、ゲルマニウムなどの別の半導体材料を使用してもよい。
図２は、トランジスタ１２のチャネル領域３０上において２層ゲート絶縁体２９を形成する工程中における集積回路１０の横断面図である。基板１４の部分はリンまたはヒ素のようなＮ型不純物でドープされて、図示したように、ドレイン１６及びソース１８を形成する。ドレイン１６からソース１８までの距離は、通常１００ナノメーター以下である。
【０００７】
ゲート絶縁体２９は、通常は二酸化ケイ素を含むアモルファス層４０を備える。ゲート絶縁体２９は、通常はチタン酸ストロンチウム（ＳｒＴｉＯ３）を含む結晶層４２をさらに備える。ここで、結晶層４２は、一般に単結晶（モノクリスタル）構造として成長するが、アモルファス層４０は、一般に短範囲でも長範囲でも配列を有さない層と呼ばれることに留意すべきである。
【０００８】
集積回路１０は、分子線エピタキシャル（ＭＢＥ）リアクターまたは同様の装置のチャンバ内に置かれて示されている。ＭＢＥリアクター内には、摂氏４００〜６００度の温度および１０−９〜１０−５ミリバールの圧力で、ガス状のチタン（Ｔｉ）原子３２、ストロンチウム（Ｓｒ）原子３４および酸素（Ｏ２）分子３６の雰囲気が形成される。チタンセル（図示せず）を摂氏約１，７５０度の温度で局所的に加熱して、チタンを気化させ、チタン原子３２を生成する。ストロンチウムセル（図示せず）を摂氏約４５０度の温度に加熱して、ストロンチウム原子３４を生成する。ストロンチウム原子３４およびチタン原子３２は、結晶状のチタン酸ストロンチウムを形成するために、ほぼ化学量論的比率に生成される。酸素分子３６は、およそ１０−６ミリバールの過剰圧力で酸素供給源（図示せず）を作用させることにより、化学量論的比率より過剰に供給される。
【０００９】
チタン原子３２、ストロンチウム原子３４および酸素分子３６は反応して、チタン酸ストロンチウム分子４６を形成する。記載した条件下では、チタン酸ストロンチウム分子は、結晶状に成長して、結晶層４２を形成する。図２において、結晶化したチタン酸ストロンチウム分子４６およびそれらの分子間の結合力を表わすために、結晶層４２の第１の分子層は、線で連結された円で示される。さらなる反応により、第１の分子層上に結晶化したチタン酸ストロンチウムの付加的な分子層が生じる。
【００１０】
酸素分子３６が、化学量論的比率より過剰に存在するので、その過剰酸素が結晶層４２を通って拡散して、基板１４のシリコン原子と反応することが可能である。その反応は、図２において基板１４の表面上に重ねて配置された四角で表されている二酸化ケイ素分子４４を生成する。二酸化ケイ素分子４４は、非晶質状に成長してアモルファス層４０を形成する。
【００１１】
本発明の特徴として、結晶層４２が成長する間に、アモルファス層４０が成長する。従って、アモルファス層４０および結晶層４２の双方を形成するために必要となるのは１つの熱処理工程のみであり、そのため集積回路１０の製作コストは低くなる。さらに、基板１４と結晶層４２との間にアモルファス層４０を形成し、アモルファス層４０が遷移物質として基板１４と結晶層４２との間の格子ストレスを吸収するのに作用することにより、ゲート絶縁体２９の品質を高める。
【００１２】
図３は、図２に示した工程より後の処理工程における集積回路１０の横断面図を示す。トランジスタ１２はドレイン１６、および基板１４に形成されたソース１８を備える。ゲート絶縁体２９はアモルファス層４０および結晶層４２を備える。ゲート電極２６をゲート絶縁体２９上に配置して、ゲート電極２６と基板１４との間のゲート容量を生成する。該ゲート容量は、ゲート電極２６に付与される制御信号ＶＩＮによって荷電される。
【００１３】
アモルファス層４０は、通常は１０オングストロームの厚さに成長した二酸化ケイ素からなる。用途によって、アモルファス層４０の厚さは、通常、８〜３０オングストロームの範囲に及ぶ。アモルファス層４０は、通常、約３．９の比誘電率（つまり誘電率）を有する。これに代わって、アモルファス層４０は、窒化シリコン、ケイ酸ストロンチウムなどの別の材料からなってもよい。アモルファス層４０は、好ましくは約１０未満の比誘電率を有する。
【００１４】
結晶層４２は、通常、約５０オングストロームの厚さに成長したチタン酸ストロンチウムから形成される。用途によって、結晶層４２の厚さは、通常、３０〜１００オングストロームまで変動する。図３の実施形態において、結晶層４２の比誘電率は約２００であり、３０〜３００の範囲を有する。結晶層４２の比誘電率は、アモルファス層４０の比誘電率より大きいことが好ましい。
【００１５】
結晶層４２はチタン酸ストロンチウム以外の材料から形成されてもよいことに留意されたい。例えば、ランタン、バリウム、ストロンチウム、またはマグネシウムなどのアルカリ土類金属を、例えばチタン、アルミニウム、またはジルコニウムなどの遷移金属と組み合わせることにより形成されたペロブスカイト材料を使用して、結晶層４２を形成することが可能である。
【００１６】
作動の際には、ゲート２６に制御信号ＶＩＮが印加され、トランジスタ１２のゲート容量を荷電する。ゲート絶縁体２９にわたって電界６０が発生されて、基板１４の導電率を変更し、基板１４内のソース１８とドレイン１６と間に伝導チャネル５２を生成する。電界６０に応じて、結晶層４２内には分極場（ｐｏｌａｒｉｚｉｎｇ　ｆｉｅｌｄ）６２が生成され、アモルファス層４０内には分極場６４が生成される。結晶層４２の比誘電率がアモルファス層４０の比誘電率より大きいので、分極場６４は分極場６２より大きい。
【００１７】
トランジスタ１２のゲート容量は、ゲート絶縁体２９の厚さおよび有効誘電率に依存する。本発明の結果として、ゲート絶縁体２９は、低誘電率ゲート絶縁体を有するトランジスタより厚く成長することが可能である。厚さを増大させることにより、トランジスタ１２の過度のゲート漏れが事実上排除され、集積回路１０の性能が改善される。さらに、アモルファス層４０の比誘電率が低いことにより、制御信号ＶＩＮによるトランジスタ１２の電界の乱れが低減され、それにより短チャネル効果を回避し、トランジスタ１２の閾値電圧に対する制御を改善する。
【００１８】
従って、本発明は高性能な動作および低製作コストの維持するとともに、１００ナノメーター未満の寸法に縮小され得るトランジスタを提供することを認識すべきである。半導体基板上に２層ゲート絶縁体を形成して、アモルファス物質によって形成される第１の層および結晶物質から形成される第２の層を備える。アモルファス物質は、基板とモノクリスタル物質との間の格子ミスマッチに対する遷移を提供し、かつ低い誘電率を有して電界の乱れを低減する。モノクリスタル物質は、ひとつにはその結晶の性質により、高い比誘電率を有しており、過度のゲート漏れを除去するのに適切な厚さに形成される。
【００１９】
本発明の特定の実施形態について示し説明してきたが、当業者には更なる変更および改良が想起されるであろう。本発明は、示した特定の形態に限定されるものではなく、添付の特許請求の範囲は、本発明の精神および範囲から逸脱しない別例のすべてに及ぶものとすることを理解されたい。
【図面の簡単な説明】
【図１】集積回路の一部を示す平面図。
【図２】トランジスタゲート絶縁体を形成している処理工程における集積回路の横断面図。
【図３】組立ての後の段階にある集積回路の横断面図。
【国際公開パンフレット】
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【国際調査報告】
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