(57)【要約】１つ以上のトレンチＤＭＯＳトランジスタを製造する方法を提供する。この方法では、１つ以上のトレンチに隣接する１つ以上のボディ領域を設ける。１つ以上のトレンチの側壁には、第１の絶縁層が形成される。第１の絶縁層の一部は、トレンチの少なくとも上部の側壁にそって除去され、ボディ領域が露出される。少なくともボディ領域の露出した部分に酸化層が形成され、この結果、ボディ領域の酸化層に隣接する部分における多数キャリア濃度が低下する。このように、ボディ領域の多数キャリア濃度を変更することにより、酸化層を薄くする（これにより、歩留り及びスイッチング速度が低下する）ことなく、及びパンチスルーが発生する可能性を実質的に高めることなく、閾値電圧を低くすることができる。
2004523095.tif 000002
【特許請求の範囲】
【請求項１】
１つ以上のトレンチ二重拡散金属酸化膜半導体トランジスタを製造するトレンチ二重拡散金属酸化膜半導体の製造方法において、
第１の伝導性を有する基板を準備する工程と、
上記基板上に、該基板の多数キャリア濃度より低い多数キャリア濃度を有するエピタキシャル層を形成する工程と、
上記エピタキシャル層の上部内に第２の伝導性を有する領域を形成する工程と、
上記第２の伝導性を有する領域内において１つ以上のボディ領域を画定する複数のトレンチを上記エピタキシャル層内に形成する工程と、
上記トレンチの側壁を覆う第１の絶縁層を形成する工程と、
上記トレンチ内において、上記トレンチの側壁を覆う第１の絶縁層に隣接する導電領域を形成する工程と、
上記トレンチの少なくとも上部の側壁に沿って、上記第１の絶縁層を除去し、上記ボディ領域を該トレンチの上部の側壁に沿って露出させる工程と、
少なくとも上記ボディ領域の露出された側壁の一部を酸化させて酸化層を形成して、上記ボディ領域の該酸化層に隣接する部分における多数キャリア濃度を低下させる工程と、
上記トレンチに隣接する上記ボディ領域の上部内に、上記ボディ領域内で多数キャリア濃度が低下された領域に隣接する、上記第１の伝導性を有する複数のソース領域を形成する工程とを有するトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２】
上記基板は、シリコン基板であり、上記エピタキシャル層は、シリコン層であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項３】
上記第２の伝導性を有する領域を形成する工程は、上記エピタキシャル層に不純物を注入及び拡散させる工程を含むことを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項４】
上記トレンチを形成する工程は、上記エピタキシャル層上にパターンを有するマスク層を形成し、該マスク層を介したエッチングにより該トレンチを形成する工程を含むことを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項５】
上記第１の絶縁層は、酸化層であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項６】
上記第１の絶縁層を形成する工程は、ドライ酸化により酸化層を形成する工程を含むことを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項７】
上記第１の絶縁層を上記トレンチの上部の側壁に沿って上記第１の絶縁層の一部を除去する工程は、ウェットエッチングにより行われることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項８】
上記導電領域は、多結晶シリコン領域であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項９】
上記トレンチ内に導電領域を形成する工程は、多結晶シリコン層を蒸着させ、該多結晶シリコン層をエッチングする工程を含むことを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１０】
少なくとも上記ボディ領域の露出された側壁の一部を酸化させる工程は、９００℃〜１１００℃の温度範囲におけるドライ酸化を行う工程を含むことを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１１】
上記温度範囲は、９００℃〜９５０℃であることを特徴とする請求項１０記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１２】
少なくとも上記ボディ領域の上部の露出された側壁の一部を酸化させる工程は、９００℃〜１１００℃の温度範囲における水蒸気酸化を行う工程を含むことを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１３】
上記温度範囲は、９００℃〜９５０℃であることを特徴とする請求項１２記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１４】
上記ソース領域を形成する工程は、パターンを有するマスク層を形成し、ボディ領域に不純物を注入及び拡散させる工程を含むことを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１５】
上記第１の伝導性は、Ｎ型伝導性であり、上記第２の伝導性は、Ｐ型伝導性であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１６】
上記ボディ領域は、ホウ素がドープされていることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１７】
１つ以上のトレンチ二重拡散金属酸化膜半導体トランジスタを製造するトレンチ二重拡散金属酸化膜半導体の製造方法において、
Ｎ型シリコン基板上に、該Ｎ型シリコン基板の不純物濃度より低い不純物濃度を有するエピタキシャル層を形成する工程と、
上記エピタキシャル層の上部内にＰ型領域を形成する工程と、
上記Ｐ型領域内において１つ以上のＰ型ボディ領域を画定する複数のトレンチを上記エピタキシャル層内に形成する工程と、
上記トレンチの側壁を覆う第１の酸化層を形成する工程と、
上記トレンチ内において、上記トレンチの側壁を覆う第１の酸化層に隣接する導電領域を形成する工程と、
上記トレンチの少なくとも上部の側壁に沿って、上記第１の酸化層を除去し、上記Ｐ型ボディ領域を該トレンチの上部の側壁に沿って露出させる工程と、
上記ボディ領域を該トレンチの上部の側壁に沿って露出させる工程と、
少なくとも上記Ｐ型ボディ領域の露出された側壁の一部を酸化させて第２の酸化層を形成して、上記Ｐ型ボディ領域の該酸化層に隣接する部分におけるＰ型不純物濃度を低下させる工程と、
上記トレンチに隣接する上記Ｐ型ボディ領域の上部内に上記Ｐ型ボディ領域内でＰ型不純物濃度が低下された領域に隣接する複数のＮ型ソース領域を形成する工程とを有するトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１８】
上記導電領域は、多結晶シリコン領域であることを特徴とする請求項１７記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１９】
少なくとも上記Ｐ型ボディ領域の上部の露出された側壁の一部を酸化させる工程は、９００℃〜１１００℃の温度範囲におけるドライ酸化を行う工程を含むことを特徴とする請求項１７記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２０】
上記温度範囲は、９００℃〜９５０℃であることを特徴とする請求項１９記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２１】
少なくとも上記Ｐ型ボディ領域の上部の露出された側壁の一部を酸化させる工程は、９００℃〜１１００℃の温度範囲における水蒸気酸化を行う工程を含むことを特徴とする請求項１７記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２２】
上記温度範囲は、９００℃〜９５０℃であることを特徴とする請求項２１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２３】
上記Ｐ型ボディ領域は、ホウ素がドープされていることを特徴とする請求項１７記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２４】
トレンチ二重拡散金属酸化膜半導体のボディ領域における多数キャリア濃度を変更するキャリア濃度変更方法において、
側壁に第１の絶縁層が形成された１つ以上のトレンチに隣接する１つ以上のボディ領域を形成する工程と、
上記トレンチの上部の側壁に沿って上記第１の絶縁層を除去し、該ボディ領域を該側壁に沿って露出させる工程と、
少なくとも上記ボディ領域の露出された側壁の一部を酸化させて酸化層を形成して、上記ボディ領域の該酸化層に隣接する部分における多数キャリア濃度を低下させる工程とを有するキャリア濃度変更方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、超小型電子回路に関し、詳しくは、トレンチ二重拡散金属酸化膜半導体素子を形成するための処理に関する。
【０００２】
【従来の技術】
二重拡散金属酸化膜半導体（Ｄｏｕｂｌｅｄ ｄｉｆｆｕｓｅｄ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｒａｎｓｉｓｔｏｒ：以下、ＤＭＯＳという。）は、低いオン抵抗を有し、通常、低電力用途に使用される。トレンチ金属酸化膜半導体電界効果トランジスタ（ｔｒｅｎｃｈｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、トレンチＭＯＳＦＥＴという。）素子においては、チャネルは、多くのプレーナ構成のように水平ではなく、垂直に形成されている。図１は、従来のトレンチゲートＭＯＳＦＥＴ素子の単位セルであるＤＭＯＳセル２の断面図である。ＤＭＯＳセル２は、トレンチ４を備え、トレンチ４には、導電性材料６が埋め込まれており、導電性材料６は、絶縁材料の薄膜層１０によってシリコン領域８から分離されている。ボディ領域１２は、エピタキシャル層１８に拡散形成されており、ソース領域１４は、ボディ領域１２に拡散形成されている。このように、この種のトランジスタは、２回の拡散処理により形成されているため、トレンチゲートを有する二重拡散金属酸化膜半導体、又は省略して「トレンチＤＭＯＳ」と呼ばれる。
【０００３】
上述のような構成により、トレンチ４内の導電性材料６と絶縁材料の薄膜層１０は、それぞれトレンチＤＭＯＳのゲート１５とゲート酸化層１６を形成している。さらに、ソース領域１４からエピタキシャル層１８までの距離は、トレンチＤＭＯＳセル２のチャネル長を構成する。エピタキシャル層１８は、トレンチＤＭＯＳセル２のドレイン領域２０の一部でもある。
【０００４】
ボディ領域１２とゲート１５との間に電圧を印加すると、ゲート酸化層１６近傍のボディ領域１２に電荷が容量的に誘導され（ｃａｐａｃｉｔｉｖｅｌｙ ｉｎｄｕｃｅｄ）、この結果、トレンチＤＭＯＳセル２のチャネル２１が形成される。ソース領域１４とドレイン領域２０との間に更に電圧が印加されると、ソース領域１４からチャネル２１を介してドレイン領域２０に電流が流れ、トレンチＤＭＯＳセル２は、いわゆるオン状態（ｐｏｗｅｒ−ｏｎ ｓｔａｔｅ）となる。
【０００５】
上述のような従来のトレンチＤＭＯＳ素子は、性質上、閾値電圧が高い。図１に示すように、閾値電圧は、チャネル２１を形成するために必要な、ゲート１５とボディ領域１２間の最小電位差として定義される。閾値電圧は、ゲート酸化層１６の厚さやボディ領域１２の不純物濃度を含む様々な要因により決定される。
【０００６】
閾値電圧を低くするためには、ゲート酸化層１６の厚さを薄くすることが多い。しかしながら、この手法では、トレンチＤＭＯＳの信頼性が低下するとともに、製品の歩留りも悪くなる。例えば、図１からもわかるように、ゲート酸化層１６を薄くすると、ゲート酸化層１６の欠陥箇所を介して導電性材料６が半導体領域８に短絡する可能性が高くなる。さらに、ゲート酸化層１６の厚さを薄くすると、ゲート電荷が増え、スイッチング速度が低下する。
【０００７】
また、閾値電圧を低くするために、ボディ領域１２の不純物濃度を下げる手法もある。トレンチＤＭＯＳセルの拡散プロファイル（ｄｉｆｆｕｓｉｏｎ ｐｒｏｆｉｌｅ）を図２に示す。図２のｘ軸は、図１に示す平らな表面（ｐｌａｎａｒ ｓｕｒｆａｃｅ）２２から測定したソース領域１４、ボディ領域１２及びドレイン領域２０までの距離を表している。例えば、ソース領域１４は、ｘ＝０からｘ＝ｘｊｓまでの範囲に設けられている。また、ボディ領域１２は、ｘ＝ｘｊｓからｘ＝ｘｊｂまでの範囲に設けられている。さらに、ドレイン領域２０は、ｘ＝ｘｊｂから図２に示すグラフの右端までの範囲に設けられている。図２のｙ軸は、各領域の不純物濃度（絶対値）に対応している。
【０００８】
通常の動作では、ドレイン領域２０とボディ領域１２には逆バイアスが印加される。これにより、図１に示すように、空乏幅Ｗを有する空乏層２４が形成される。当業者に周知のように、領域の不純物濃度が低い程、その領域に広がる空乏幅Ｗが大きくなる。図１に示すような構成において、ボディ領域１２の不純物濃度が低いと、素子の動作中に空乏層２４がソース領域１４に達し、「パンチスルー」と呼ばれる好ましくない現象が生じる。パンチスルーが生じると、電流は、チャネル２１を介さずソース領域１４からドレイン領域２０に直接流れ、この結果、降伏現象が生じる。
【０００９】
図２において、ｘ＝ｘｊｓからｘ＝ｘｊｂまでの範囲における不純物曲線３０の下側のハッチングで示す領域は、ボディ領域１２に蓄電される電荷の総量に対応する。ボディ領域１２の不純物濃度を、不純物曲線３０の下方に破線で示す曲線２６のように低くすることにより、トレンチＤＭＯＳセル２の閾値電圧を下げることができる。しかしながら、ボディ領域１２の不純物濃度を下げると、上述のように、空乏層２４が広くなり、トレンチＤＭＯＳセル２においてパンチスルーが発生する可能性が高くなる。
【００１０】
さらに、ソース領域１４を、ボディ領域１２の不純物曲線３０に交差するもう１つの破線で示す曲線２８のように、より深く形成して、新たなソース接合を形成する手法もある。この場合も、ボディ領域１２の不純物濃度を下げる手法と同様に、ボディ領域１２に蓄電される電荷の総量が低減されて、閾値電圧を下げることができる。しかしながら、この手法では、空乏層２４がソース領域１４に到達するまでの距離が短くなるため、パンチスルーが発生する可能性がより高くなる。
【００１１】
米国特許第５９０７７７６号には、更なる手法が開示されている。ここでは、図３に破線３０で示す従来のボディ領域に対する不純物の濃度が変更されている。図３のｙ軸は、図２のｙ軸と同様、トレンチＤＭＯＳセル２の様々な領域の絶対不純物濃度に対応している。図３においては、ソース領域１４、ボディ領域１２及びドレイン領域２０の不純物濃度をそれぞれ曲線６４、６６、６８で示している。ここでもソース領域１４は、表面（ｘ＝０）からｘ＝ｘｊｓまでの範囲に設けられており、ボディ領域１２は、ｘ＝ｘｊｓからｘ＝ｘｊｂまでの範囲に設けられており、ドレイン領域２０は、ｘ＝ｘｊｂから図３に示すグラフの右端までの範囲に設けられている。なお、図３に示すように、この手法では、ソース境界ｘ＝ｘｊｓの近傍の破線３０で示す従来のボディ領域の過剰な不純物濃度は、ボディ領域１２の不純物濃度の曲線６６で示すように低められている。ソース／ボディ境界であるｘ＝ｘｊｓ近傍の不純物濃度プロファイルの曲線６６を平坦化することにより、次のような効果が得られる。まず、ボディ領域１２における不純物濃度の低下（及び、したがって電荷の総量の減少）のために、閾値電圧が実質的に下がる。さらに、電荷が減少する領域は、空乏層２４が生じ、拡張するボディ／ドレイン境界であるｘ＝ｘｊｂから離れている。この結果、空乏層２４に関する限り、ボディ領域１２の不純物濃度の影響は変化せず、すなわち不純物濃度を下げてもパンチスルーには殆ど影響がない。
【００１２】
【発明が解決しようとする課題】
米国特許第５９０７７７６号に開示される手法では、好ましくは後続するイオン注入処理を含むボディ領域の補償により、ボディ領域１２の不純物濃度の曲線６６の突出した部分が切って平坦にされている。この点については、米国特許第５９０７７７６号公報第５欄第４８行から第６欄第１３行及び第７欄第３９行〜第５６行に説明されている。この場合、ホウ素等のＰ型材料を注入するのに必要なエネルギは、他のＮ型材料より小さいため、ホウ素等のＰ型材料を用いることが望ましい。Ｐ型不純物を補償する場合、ボディ領域はＮ型である必要があり、したがって、トランジスタはＰＮＰ型である必要がある。しかしながら、ＮＰＮ型構造（すなわち、Ｎチャネル素子）の方が電子の移動速度が高く、電流容量が大きいため、ＮＰＮ型構造がＰＮＰ型構造（すなわち、Ｐチャネル素子）より望ましい場合が多い。ここで、Ｐ型領域にＮ型不純物を補償するためには、１回以上のより高いエネルギの注入処理が必要となる。例えば、米国特許第５９０７７７６号の図６によれば、Ｐ型ホウ素を注入イオンとして用いた場合、この文献の実施例として示されている０．３ミクロンの深さまでの注入を実現するためには８３ｅＶの打込みエネルギが必要となる。同じ深さの注入を燐及びヒ素等のＮ型不純物で実現するためには、２００ｅＶ以上の打込みエネルギが必要となる。ここで、このようなエネルギは、多くの製造設備の限界を超えている。
【００１３】
【課題を解決するための手段】
従来の技術における上述の及び他の問題は、本発明に基づく処理により解決される。
【００１４】
本発明は、一実施例において、１つ以上のトレンチ二重拡散金属酸化膜半導体トランジスタを製造するトレンチ二重拡散金属酸化膜半導体の製造方法を提供する。この実施例では、第１の伝導性を有する基板が準備され、この基板上に、基板の多数キャリア濃度より低い多数キャリア濃度を有するエピタキシャル層が形成される。基板及びエピタキシャル層は、好ましくはＮ型の伝導性を有し、シリコンにより形成される。
【００１５】
次に、エピタキシャル層の上部内に第２の伝導性を有する領域が形成され、さらに、第２の伝導性を有する領域内において１つ以上のボディ領域を画定する複数のトレンチがエピタキシャル層内に形成される。第２の伝導性を有する領域を形成する工程は、好ましくは、エピタキシャル層に不純物を注入し、及び拡散させる工程を含み、トレンチを形成する工程は、好ましくは、エピタキシャル層上にパターンを有するマスク層を形成し、マスク層を介したエッチングによりトレンチを形成する工程を含む。第２の伝導性は、好ましくはＰ型伝導性であり、より好ましくは、ホウ素不純物により実現される。
【００１６】
次に、トレンチの側壁を覆う第１の絶縁層が形成され、トレンチ内において、トレンチの側壁を覆う第１の絶縁層に隣接する導電領域が形成される。第１の絶縁層は、好ましくは酸化層であり、この酸化層は、好ましくはドライ酸化により形成される。導電領域は、好ましくは多結晶シリコン領域であり、この多結晶シリコン領域は、多結晶シリコン層を蒸着させ、続いて多結晶シリコン層をエッチングすることにより形成される。１つ以上のボディ領域内の多数キャリア濃度は、好ましくはウェットエッチングにより、トレンチの少なくとも上部の側壁に沿って、第１の絶縁層を除去し、ボディ領域をトレンチの上部の側壁に沿って露出させることにより変更される。次に、少なくともボディ領域の露出された側壁の一部を酸化させて酸化層を形成して、ボディ領域の酸化層に隣接する部分における多数キャリア濃度を低下させる。この酸化層を形成する工程は、例えば、９００℃〜１１００℃、より好ましくは９００℃〜９５０℃の温度範囲におけるドライ酸化であってもよい。これに代えて、酸化層は、９００℃〜１１００℃、より好ましくは９００℃〜９５０℃の温度範囲における水蒸気酸化により形成してもよい。
【００１７】
トレンチに隣接する上記ボディ領域の上部内には、ボディ領域内で多数キャリア濃度が低下された領域に隣接する、第１の伝導性を有する複数のソース領域が形成される。ソース領域は、好ましくは、パターンを有するマスク層を形成し、ボディ領域に不純物を注入及び拡散させることにより形成される。
【００１８】
本発明により、酸化層を薄くする（これにより、歩留り及びスイッチング速度が低下する）ことなく、及びパンチスルーが発生する可能性を実質的に高めることなく、閾値電圧を低くすることができる。
【００１９】
さらに、本発明により、適切な低い閾値電圧を維持しながら、酸化層の厚さを最大化でき、したがって、スイッチング速度及び歩留りを向上させることができる。
【００２０】
また、本発明によれば、高い打込みエネルギを用いることなく、又はＰＮＰ構造を用いることなく、望ましい不純物濃度プロファイルを実現することができる。
【００２１】
これらの及び他の実施例及び利点は、発明の詳細な説明及び請求の範囲から、当業者にとって明らかである。
【００２２】
【発明の実施の形態】
以下、本発明の好まし実施例を示す添付の図面を参照して、本発明を詳細に説明する。なお、本発明は、他の形態で実現することもでき、ここで説明する実施例によって制限されるものではない。
【００２３】
図４Ａに示すように、Ｎ＋型の基板２００上には、Ｎ型のエピタキシャル層２０２が成長されている。例えば３０ＶトレンチＤＭＯＳ素子におけるエピタキシャル層２０２の厚さは、例えば５．５ミクロンであり、不純物濃度は、３．４×１０１６ｃｍ−３である。エピタキシャル層２０２には、Ｐ型ボディ領域２０４が注入、拡散及びトレンチ形成処理により形成されている。エピタキシャル層２０２には、ホウ素を５０ｋｅＶにおいて６×１０１３ｃｍ−３の濃度で注入し、続いて１１００℃の温度で拡散を行う。次に、パターンが形成されたマスク層（図示せず）を設け、このマスク層のアパーチャを介してトレンチ２０７が形成される。トレンチ２０７は、好ましくは、反応性イオンエッチング法により、マスク層のアパーチャを介して、１．０〜２．０ミクロンの深さまでドライエッチングを行うことにより形成される。続いて、パターンが形成されたマスク層が除去され、例えばドライ酸化によって、構造体の表面全体に酸化層２０６が形成される。酸化層２０６の厚さは、通常、３００〜７００Åとする。このような処理により、図４Ａに示す構造体が完成する。
【００２４】
次に、この構造体の表面は、例えば化学気相成長法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：以下、ＣＶＤという。）等の周知の手法を用いて、ポリシリコン（すなわち、多結晶シリコン）によって被覆される（トレンチには、ポリシリコンが埋め込まれる）。ポリシリコンは、抵抗を通常２０Ω／ｓｑ程度に低減するために、Ｎ型不純物がドープされている。Ｎ型不純物のドープは、例えば、塩化燐を用いたＣＶＤ、若しくはヒ素又は燐の注入によって行われる。続いて、ポリシリコン層は、例えば反応性イオンエッチング法によりエッチングされ、その厚みは、図４Ｂに示すように、トレンチの深さ以下で、酸化層２０６の一部を露出させる程度の厚みに最適化される。エッチングは、均一に行われないため、ポリシリコン層は幾分オーバエッチングされ、この結果形成されたポリシリコンゲート領域２１０の表面は、隣接するＰ型ボディ領域２０４の表面から０．１〜０．２ミクロン程度低い（図４Ｂでは、この差を距離「ｄ」で示している）。
【００２５】
通常、トレンチＤＭＯＳの製造工程のこの時点において、酸化層２０６は、注入酸化層（ｉｍｐｌａｎｔ ｏｘｉｄｅ）を形成するために、目標の厚までウェットエッチングされる。注入酸化層は、後続するソース領域の形成工程（後述する）における、注入チャネリング現象、注入損傷（ｉｍｐｌａｎｔ ｄａｍａｇｅ）及び重金属汚染（ｈｅａｖｙ ｍｅｔａｌ ｃｏｎｔａｍｉｎａｔｉｏｎ）を回避するために設けられる。
【００２６】
一方、本発明の実施例においては、酸化層２０６に対し、例えばウェットエッチングの処理時間を引き延ばす等、より強力にエッチングを行う。これにより、図４Ｃに示すように、酸化層２０６は、ポリシリコンゲート領域２１０の上部の表面より下方の位置までエッチングされ、これにより、分離されたゲート酸化領域２０６ｇが形成される。この処理の結果、酸化層２０６の一部が、トレンチ２０７の上部の側壁に沿って除去され、これにより、Ｐ型ボディ領域２０４の表面２０４ｂとともに、上部側壁部分２０４ａが露出する。
【００２７】
次に、図４Ｃに示す露出された面２０４ａ、２０４ｂ上に、図４Ｄに示すように、パッド酸化層２０９が成長される。この処理により、次のような効果が得られる。例えば、従来の処理と同様、パッド酸化層２０９は、注入酸化層と同様に機能し、後続するソース領域の形成工程における、注入チャネリング現象、注入損傷及び重金属汚染が回避される。
【００２８】
さらに、パッド酸化層２０９を形成する処理により、この実施例ではホウ素である不純物がＰ型ボディ領域２０４と形成されるパッド酸化層２０９との間で再分布（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ）する。
【００２９】
ホウ素の再分布の程度は、酸化層形成の条件によって影響される。例えば、酸化層成長温度と酸化層形成条件（例えば、ドライ酸化又は水蒸気酸化等）は、いずれもホウ素濃度プロファイルに影響を及ぼす。
【００３０】
ホウ素原子は、酸化工程において再分布することが知られている。経験的な実験により、この再分布は、次のような共存する３つの因子によって影響されることが観察された。
（１）以下の式で表される不純物の偏析係数（ｓｅｇｒｅｇａｔｉｏｎ ｃｏｅｆｆｉｃｉｅｎｔ）ｍ
【００３１】
【数１】
2004523095.tif 000003
【００３２】
（２）以下の式で表されるシリコン内と酸化層内の不純物の拡散係数との比
【００３３】
【数２】
2004523095.tif 000004
【００３４】
（３）以下の式で表される放物線状の酸化速度定数Ｂとシリコン内の不純物の拡散係数の平方根との比
【００３５】
【数３】
2004523095.tif 000005
【００３６】
図５は、ホウ素をドープしたシリコン材料の表面に９００℃のドライ酸化によって酸化層を形成した後の不純物濃度のプロファイルを概略的に示している。図５に示すように、酸化領域は、グラフの左側であるｘ＝０（酸化表面）からｘｉ（酸化層／シリコン界面）までの範囲に対応する。シリコン領域は、図５においてｘｉより右側の範囲に対応する。酸化以前では、シリコンは、均一のバルク濃度Ｃｂを有している。酸化の後も、図５の右側に対応するバルクシリコン領域の濃度は、このレベルのままである。一方、界面近傍では、界面に近づくにつれて不純物濃度が低下している。この実施例では、シリコン界面におけるホウ素の濃度は、バルクにおけるホウ素の濃度Ｃｂの約２０％程度に低下している。（補償処理により、酸化層の界面におけるホウ素の濃度は、Ｃｂの約６０％程度とされている。）
【００３７】
以下に示す表は、初期濃度Ｃｂのシリコン層に酸化処理を施した後の界面におけるホウ素の濃度（Ｃｉ）とシリコンバルクにおけるホウ素の濃度（Ｃｂ）との比を示している。図５を用いて上述したように、シリコンを９００℃でドライ酸化させた場合、この比は約０．２（２０％）となる。以下の表には、この比に加えて他のドライ酸化温度に対応する比も示している。この表からわかるように、より低い温度で、及び水蒸気酸化によって、再分布の程度が大きくなることがわかる。
【００３８】
【表１】
2004523095.tif 000006
【００３９】
この処理に関する更なる情報は、１９８５年テクノロジアソシエーツ（Ｔｅｃｈｎｏｌｏｇｙ Ａｓｓｏｃｉａｔｅｓ）から発行された半導体技術ハンドブック（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｅｃｈｎｏｌｏｇｙ Ｈａｎｄｂｏｏｋ）４．１頁以降に開示されており、この開示内容は参照により本願に援用される。
【００４０】
以上の説明からわかるように、Ｐ型ボディ領域２０４の上部の露出する表面２０４ａ、２０４ｂにパッド酸化層２０９を形成することにより（図４Ｃ及び図４Ｄ参照）、Ｐ型ボディ領域２０４のパッド酸化層２０９との界面におけるホウ素濃度が低下する。
【００４１】
続いて、図４Ｄに示すように、ソース領域２１２を画定するパターンが形成されたマスク層２１１が設けられる。ソース領域２１２は、通常、注入及び拡散処理によって、Ｐ型ボディ領域２０４の上部に形成される。ソース領域２１２は、例えばヒ素を１２０ｋｅＶにおいて５×１０１５〜１×１０１６ｃｍ−３の濃度で注入することにより形成される。図４Ｄは、この処理により形成された構成体を示している。図４Ｄに示すように、ソース領域２１２を形成する注入の後、Ｐ型ボディ領域２０４の一部は、先に形成されたパッド酸化層２０９に隣接して残る（したがって、酸化層界面におけるホウ素の濃度の空間電荷領域となる（ｄｅｐｌｅｔｅｄ））。
【００４２】
図４Ｅは、図４Ｄに示す構造体において、ソース不純物が例えば約０．３５ミクロンの深さまで拡散し、ソース領域２１２の深さが増加した状態を示している。この処理により、パッド酸化層２０９の厚さが増加し、ポリシリコンゲート領域２１０上には酸化層２１５が形成される。図４Ｅでは、ゲート酸化層２０６ｇがより厚く形成されたパッド酸化層２０９に当接する面を破線で示している。この拡散処理の後も、その形成時にパッド酸化層２０９に隣接していたＰ型ボディ領域２０４の一部が残る（したがって、パッド酸化層形成処理によりホウ素不純物が再分布する）。これにより、酸化層界面がＰ型ボディ領域２０４のこの部分に近づくと、酸化層成長以前のホウ素濃度に比べて、ホウ素濃度が低下する。これは、ソース領域２１２に隣接するチャネル領域におけるホウ素濃度の低下に対応する。
【００４３】
この不純物の再分布は、図４Ｅに示す破線ｘ’−ｘ’に沿った不純物濃度プロファイルを調べることにより知ることができ、この不純物濃度プロファイルは、高い打込みエネルギを用いることなく、又はＰＮＰ構造を用いることなく、図３に示すプロファイルに近似している。詳しくは、Ｎ＋ソース領域２１２の不純物濃度プロファイルは、図３のｘ＝０とｘ＝ｘｊｓとの間の不純物濃度プロファイルと同様であり、Ｐ型ボディ領域２０４の不純物濃度プロファイルは、図３のｘ＝ｘｊｓとｘ＝ｘｊｂとの間の不純物濃度プロファイルと同様であり、Ｎ型のエピタキシャル層２０２の不純物濃度プロファイルは、図３のｘ＝ｘｊｂより右側の不純物濃度プロファイルと同様である。すなわち、Ｎ＋ソース領域２１２の不純物濃度プロファイルは、図３に示す曲線６４に近似し、Ｐ型ボディ領域２０４の不純物濃度プロファイルは、図３に示す曲線６６に近似し、Ｎ型のエピタキシャル層２０２の不純物濃度プロファイルは、図３の曲線６８に近似する。上述のように、Ｐ型ボディ領域２０４の上部に隣接するパッド酸化層２０９を形成することにより、Ｐ型ボディ領域２０４の酸化層界面におけるホウ素の濃度が低下する。このホウ素濃度が低下した領域は、図３における曲線６６の左側の部分に対応する。破線で示す曲線３０は、ゲート酸化層２０６ｇのエッチバック処理を行わず、及びパッド酸化層２０９を形成しない場合の不純物濃度プロファイルの近似値を表している。
【００４４】
このように、本発明によれば、高い打込みエネルギを用いることなく、又はＰＮＰ構造を用いることなく、米国特許第５９０７７７６号に開示されているような好ましい不純物濃度プロファイルと同様の不純物濃度プロファイルを実現することができる。上述のように、このような不純物濃度プロファイルは、酸化層を薄くする（これにより、歩留り及びスイッチング速度が低下する）ことなく、及びパンチスルーが発生する可能性を実質的に高めることなく、閾値電圧を低くすることができる。特に、本願発明者らは、９００℃のドライ酸化により２００Åのパッド酸化層２０９を成長させることにより、３０Ｖ素子において、スイッチング速度又はパンチスルー抵抗を実質的に劣化させることなく、閾値電圧を０．４Ｖ低下させることができることを見出した。
【００４５】
ソース拡散の後、従来の処理を行って図４Ｅに示す構造体が完成する。例えば、プラズマＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＣＶＤ：ＰＥＣＶＤ）法により、ホウ素と燐が入ったシリカガラス（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：以下、ＢＰＳＧという）層を構造体の表面全体に形成し、さらにパターンが形成されたフォトレジスト層を設けてもよい。この構造体を例えば反応性イオンエッチングによりエッチングし、各ソース領域２１２の少なくとも一部を覆うＢＰＳＧ及び酸化層を除去し、ポリシリコンゲート領域２１０上のＢＰＳＧ領域２１４、パッド酸化層２０９及び酸化層２１５を残してもよい（これにより、ゲート領域が確実に絶縁される）。続いて、フォトレジスト層を除去し、この構造体において、ソース領域２１２に接続される金属コンタクト層２１６が設けられる。さらに、基板２００に接続された金属コンタクト２１８を設ける。このようにして、図４Ｆに示す構造体が完成する。
【００４６】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明は、上述の実施例とは伝導性（ｃｏｎｄｕｃｔｉｖｉｔｉｅｓ）が逆のトレンチＤＭＯＳにも同様に適用することができる。
【図面の簡単な説明】
【図１】
従来のトレンチＤＭＯＳ素子の断面図である。
【図２】
図１に示すＤＭＯＳ素子の様々な領域の不純物濃度の拡散プロファイルを示す図である。
【図３】
図１に示すＤＭＯＳ素子の様々な領域の不純物濃度の更なる拡散プロファイルを示す図である。
【図４Ａ】
本発明に基づくトレンチＤＭＯＳの製造方法を説明するための断面図である。
【図４Ｂ】
本発明に基づくトレンチＤＭＯＳの製造方法を説明するための断面図である。
【図４Ｃ】
本発明に基づくトレンチＤＭＯＳの製造方法を説明するための断面図である。
【図４Ｄ】
本発明に基づくトレンチＤＭＯＳの製造方法を説明するための断面図である。
【図４Ｅ】
本発明に基づくトレンチＤＭＯＳの製造方法を説明するための断面図である。
【図４Ｆ】
本発明に基づくトレンチＤＭＯＳの製造方法を説明するための断面図である。
【図５】
９００℃のドライ酸化により表面に酸化層を形成した後のボロン不純物を含むシリコンにおける不純物濃度のプロファイルを示す図である。
【国際公開パンフレット】
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2004523095.tif 000008
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【国際公開パンフレット（コレクトバージョン）】
2004523095.tif 000033
2004523095.tif 000034
【国際調査報告】
2004523095.tif 000035
2004523095.tif 000036