(57)【要約】電界効果トランジスタは、表面を有する第１の導電型の半導体基板を含む。第２の導電型のタブ領域はこの半導体基板内の表面にあり、第１の表面から第１の深さまで半導体基板の中に延びる。第２の導電型の間隔を空けたソース及びドレイン領域は、第２の導電型のタブ領域の表面に含まれて、第２の導電型のタブ領域とともに第２の導電型の単一の導電接合を形成する。これらの間隔を空けたソース及びドレイン領域は、第１の深さよりも浅い第２の深さまでタブ領域内に延びる。トレンチは間隔を空けたソース領域とドレイン領域との間にあるタブ領域に含まれ、第２の深さよりも深いが第１の深さよりも浅い第３の深さまで表面からタブ領域の中に延びる。絶縁されたゲート電極が、トレンチの中に含まれる。ソース及びドレイン領域にそれぞれ電気的に接触するソース及びドレインの電極が表面に設けられる。これらの電界効果トランジスタは、第１の導電型の半導体基板の中に、ある表面において、半導体基板内に表面から第１の深さまで延びる第２の導電型のタブ領域を形成することによって製造される。第２の導電型のソース／ドレイン領域は、第２の導電型のタブ領域の表面に形成され、第２の導電型のタブ領域との第２の導電型の単一の導電接合を形成する。ソース／ドレイン領域は、第１の深さよりも浅い第２の深さまでタブ領域の中に延びる。トレンチがソース／ドレイン領域の中に形成されて、そこから間隔を空けたソース及びドレイン領域を形成する。このトレンチは、第２の深さよりも深いが第１の深さよりも浅い第３の深さまで表面からタブ領域の中に延びる。絶縁されたゲート電極がトレンチの中に形成される。ソース及びドレイン領域にそれぞれ電気的に接触するソース及びドレインの電極が表面上に形成される。
2004526295.tif 000002
【特許請求の範囲】
【請求項１】
ある表面を有する第１の導電型の半導体基板と、
前記半導体基板の中に前記表面から第１の深さまで延びており、前記表面において前記半導体基板の中にある第２の導電型のタブ領域と、
前記表面において前記第２の導電型のタブ領域の中にあり第２の導電型の間隔を空けたソース及びドレイン領域であって、前記第２の導電型のタブ領域との第２の導電型の単一の導電接合を形成し、前記第１の深さよりも浅い第２の深さまで前記タブ領域の中に延びる、ソース及びドレイン領域と、
前記間隔を空けたソース及びドレイン領域の間の前記タブ領域の中にあり、前記表面から前記タブ領域の中に前記第２の深さよりも深いが前記第１の深さよりも浅い第３の深さまで延びるトレンチと、
前記トレンチの中の絶縁されたゲート電極と、
それぞれ前記ソース及びドレイン領域と電気的に接触するソース及びドレインの電極と
を含んでなる電界効果トランジスタ。
【請求項２】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な静電界がゼロになるように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記第１、第２及び第３の深さの少なくともいずれかが、前記絶縁されたゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記第３の深さにおいて前記表面に垂直な静電界がゼロになるように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項４】
前記第１、第２及び第３の深さの少なくともいずれかが、前記半導体基板のフェルミ電位の２倍のしきい値電圧を、前記電界効果トランジスタに対して発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項５】
前記第１、第２及び第３の深さの少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記タブ領域内において、前記第３の深さの前記トレンチの下側を第２の導電型のキャリアが流れることができるように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項６】
前記第１、第２及び第３の深さの少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を超える電圧を印加すると、前記トレンチの下側にあり、前記第３の深さから前記第１の深さに向かって延びる前記タブ領域の中に、前記第２の導電型のキャリアが流れることができるように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項７】
前記第１、第２及び第３の深さの少なくともいずれかが、前記トレンチの下側にある前記第３の深さの前記タブ領域の中にチャネルを形成するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項８】
前記トレンチがトレンチ幅を形成し、前記第１、第２及び第３の深さの少なくともいずれかが、前記タブ領域内であって前記トレンチの下に、チャネル幅が前記トレンチ幅に比例すると共に、前記第１の深さと前記第２の深さとの間の相違に無関係であるチャネルを形成するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項９】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さから前記第１の深さまでの前記トレンチの下側にある前記タブ領域を空乏化するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項１０】
前記トレンチがトレンチ床面を含み、前記絶縁されたゲートが前記トレンチ床面上に厚さを有する絶縁層及び前記トレンチ床面と反対側の前記絶縁層上にゲート電極を含み、前記第１、第２及び第３の深さの少なくともいずれかが、前記トレンチ床面上の前記絶縁層の厚さとは無関係のしきい値電圧を前記電界効果トランジスタに対して発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項１１】
前記トレンチがトレンチ幅を形成し、前記第１、第２及び第３の深さの少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記トレンチの下側に限定され、前記トレンチ幅にわたって延び、前記トレンチの下側にある前記トレンチ幅にわたって均一な厚さを有するチャネルを前記タブ領域内に形成するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項１２】
前記第３の深さが次の式、すなわち、
【数１】
2004526295.tif 000009
に等しい量だけ前記第１の深さよりも浅く、
ここで、Ｎdは前記タブ領域のドーピング濃度、Ｎaは前記半導体基板のドーピング濃度、Ｎiは温度Ｔケルビンにおける前記基板の固有のキャリア濃度、εsは前記基板の誘電率、ｑは１．６ｘ１０-19クーロン、及びｋは１．８３ｘ１０-23ジュール／ケルビンである、請求項１に記載の電界効果トランジスタ。
【請求項１３】
前記第１の導電型の半導体基板は、前記表面において前記第２の導電型の基板の中のある第１の導電型の井戸領域であり、前記第２の導電型のタブ領域は、前記表面における前記井戸領域の中にあり前記井戸領域の中に前記表面から前記第１の深さまで延びるものである、請求項１に記載の電界効果トランジスタ。
【請求項１４】
前記絶縁されたゲート電極は、前記トレンチ内にあり、前記表面から凹ませたものである、請求項１に記載の電界効果トランジスタ。
【請求項１５】
前記絶縁されたゲート電極は、前記トレンチ内にあって、前記電界効果トランジスタ内のドレイン電流を減少させずに、前記絶縁されたゲート電極と前記間隔を空けたソース及びドレイン領域との間の容量を最小にする量だけ、前記表面から凹ませたものである、請求項１４に記載の電界効果トランジスタ。
【請求項１６】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直なセンチメータ当たり７００ボルト未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項１７】
前記第１、第２及び第３の深さの少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直なセンチメータ当たり７００ボルト未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項１８】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界よりも少なくとも１桁小さい静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項１９】
前記第１、第２及び第３の深さの少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界よりも少なくとも１桁小さい静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２０】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／２未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２１】
前記第１、第２及び第３の深さの少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／２未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２２】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／５未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２３】
前記第１、第２及び第３の深さの少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／５未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２４】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記第３の深さにおいて前記表面に垂直なゼロの静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２５】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直なゼロの静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２６】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記半導体基板のフェルミ電位の２倍のしきい値電圧を前記電界効果トランジスタに対して発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２７】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記タブ領域内において、前記第３の深さの前記トレンチの下側に第２の導電型のキャリアが流れることができるように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２８】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記第３の深さにおいて前記表面に垂直なセンチメータ当たり７００ボルト未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項２９】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直なセンチメータ当たり７００ボルト未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３０】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界よりも少なくとも１桁小さい静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３１】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界よりも少なくとも１桁小さい静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３２】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を超える電圧を印加すると、前記トレンチの下側にあり、前記第３の深さから前記第１の深さに向かって延びる前記タブ領域の中に、第２の導電型のキャリアが流れることができるように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３３】
前記半導体基板は第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域は第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記トレンチの下側にある前記第３の深さのタブ領域の中にチャネルを形成するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３４】
前記トレンチがトレンチ幅を定義し、前記半導体基板が第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域が第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記トレンチの下側にある前記タブ領域の中に、前記トレンチ幅に比例するチャネル幅を有すると共に、前記第１の深さと前記第２の深さとの間の相違に無関係であるようなチャネルを形成するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３５】
前記半導体基板が第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域が第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記トレンチの下側にある前記第３の深さから前記第１の深さまでの前記タブ領域を空乏化するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３６】
前記トレンチがトレンチ床面を含み、前記絶縁されたゲートが前記トレンチ床面上に厚さを有する絶縁層及び前記トレンチ床面と反対側の前記絶縁層上にゲート電極を含み、前記半導体基板が第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域が第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記トレンチ床面上の前記絶縁層の厚さとは無関係のしきい値電圧を前記電界効果トランジスタに対して発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３７】
前記トレンチがトレンチ幅を定義し、前記半導体基板が第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域が第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記トレンチの下側に限定され、前記トレンチ幅にわたって延び、前記トレンチの下側にある前記トレンチ幅にわたって均一な厚さを有するチャネルを前記タブ領域内に形成するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３８】
前記半導体基板が第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域が第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／２未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項３９】
前記半導体基板が第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域が第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／２未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項４０】
前記半導体基板が第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域が第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／５未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項４１】
前記半導体基板が第１のドーピング濃度の第１の導電型にドープされ、前記タブ領域が第２のドーピング濃度の第２の導電型にドープされ、前記第１、第２及び第３の深さ並びに前記第１及び第２のドーピング濃度の少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／５未満の静電界を発生するように選択されたものである、請求項１に記載の電界効果トランジスタ。
【請求項４２】
ある表面において、第１の導電型の半導体基板の中に、前記半導体基板の中に前記表面から第１の深さまで延びる第２の導電型のタブ領域を形成するステップと、
前記第２の導電型のタブ領域との第２の導電型の単一の導電接合を形成し、前記第１の深さよりも浅い第２の深さまで前記タブ領域の中に延びる、第２の導電型のソースまたはドレイン領域を、前記表面において、前記第２の導電型のタブ領域の中に形成するステップと、
間隔を空けたソース及びドレインの領域を形成するために、前記ソースまたはドレイン領域の中に、前記表面から前記タブ領域の中に前記第２の深さよりも深いが前記第１の深さよりも浅い第３の深さまで延びるトレンチを形成するステップと、
前記トレンチの中に絶縁されたゲート電極を形成するステップと、
それぞれ前記ソース及びドレイン領域と電気的に接触するソース及びドレインの電極を形成するステップと
からなる、電界効果トランジスタを形成する方法。
【請求項４３】
前記ソースまたはドレイン領域を形成するステップが前記タブ領域を形成するステップに先行するものである、請求項４２に記載の方法。
【請求項４４】
前記トレンチを形成するステップが前記ソースまたはドレイン領域を形成するステップ及び前記タブ領域を形成するステップの後に続くものである、請求項４２に記載の方法。
【請求項４５】
前記絶縁されたゲート電極を形成するステップが前記ソースまたはドレイン領域を形成するステップに先行するものである、請求項４２に記載の方法。
【請求項４６】
前記ソースまたはドレイン領域を形成するステップが第２の導電型のイオンを前記半導体基板の中に大きな傾斜角で注入するステップを含むものである、請求項４２に記載の方法。
【請求項４７】
前記絶縁されたゲート電極を形成するステップが、
絶縁層で前記トレンチを被覆するステップと、
ゲート電極を前記絶縁層で被覆した前記トレンチ内に形成するステップと
を含むものである、請求項４２に記載の方法。
【請求項４８】
前記ゲート電極を形成する方法が、
前記第１の表面上の前記トレンチの中にゲート電極層を形成するステップと、
前記第１の表面から前記ゲート電極層を取り除くために前記ゲート電極層を平坦化するステップと
を含むものである、請求項４７に記載の方法。
【請求項４９】
前記平坦化するステップに続いて前記ゲート電極を前記表面から凹ませるステップが行われるものである、請求項４８に記載の方法。
【請求項５０】
前記ゲート電極を形成するステップが、ゲート電極を、前記絶縁層で被覆され、前記表面から凹まされた前記トレンチの中に形成するステップを含むものである、請求項４７に記載の方法。
【請求項５１】
前記トレンチを形成するステップが、タブ領域と、一連のサイトの中に様々な量だけエッチングされるソースまたはドレイン領域とを有する前記一連のサイト上において一連の容量対電圧測定を実行することによって、第３の深さを実験的に決定するステップの後に行なわれるものである、請求項４２に記載の方法。
【請求項５２】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な静電界がゼロになるように選択されたものである、請求項４２に記載の方法。
【請求項５３】
前記第１、第２及び第３の深さの少なくともいずれかが、前記絶縁されたゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記第３の深さにおいて前記表面に垂直な静電界がゼロになるように選択されたものである、請求項４２に記載の方法。
【請求項５４】
前記第１、第２及び第３の深さの少なくともいずれかが、前記半導体基板のフェルミ電位の２倍のしきい値電圧を、前記電界効果トランジスタに対して発生するように選択されたものである、請求項４２に記載の方法。
【請求項５５】
前記第１、第２及び第３の深さの少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記第３の深さの前記トレンチの下側にある前記タブ領域内に、第２の導電型のキャリアが流れることができるように選択されたものである、請求項４２に記載の方法。
【請求項５６】
前記第１、第２及び第３の深さの少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を超える電圧を印加すると、前記トレンチの下側にあり、前記第３の深さから前記第１の深さに向かって延びる前記タブ領域の中に、前記第２の導電型のキャリアが流れることができるように選択されたものである、請求項４２に記載の方法。
【請求項５７】
前記第１、第２及び第３の深さの少なくともいずれかが、前記トレンチの下側にある前記第３の深さの前記タブ領域の中にチャネルを形成するように選択されたものである、請求項４２に記載の方法。
【請求項５８】
前記トレンチがトレンチ幅を形成し、前記第１、第２及び第３の深さの少なくともいずれかが、前記トレンチの下側にある前記タブ領域内に、チャネル幅が前記トレンチ幅に比例すると共に、前記第１の深さと前記第２の深さとの間の相違に無関係であるようなチャネルを形成するように選択されたものである、請求項４２に記載の方法。
【請求項５９】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さから前記第１の深さまでの前記トレンチの下側にある前記タブ領域を空乏化するように選択されたものである、請求項４２に記載の方法。
【請求項６０】
前記トレンチがトレンチ床面を含み、前記絶縁されたゲートが前記トレンチ床面上に厚さを有する絶縁層及び前記トレンチ床面と反対側の前記絶縁層上にゲート電極を含み、前記第１、第２及び第３の深さの少なくともいずれかが、前記トレンチ床面上の前記絶縁層の厚さとは無関係のしきい値電圧を前記電界効果トランジスタに対して発生するように選択されたものである、請求項４２に記載の方法。
【請求項６１】
前記トレンチがトレンチ幅を形成し、前記第１、第２及び第３の深さの少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記トレンチの下側に限定され、前記トレンチ幅にわたって延び、前記トレンチの下側にある前記トレンチ幅にわたって均一な厚さを有するチャネルを前記タブ領域内に形成するように選択されたものである、請求項４２に記載の方法。
【請求項６２】
前記第３の深さが次の式、すなわち、
【数２】
2004526295.tif 000010
に等しい量だけ前記第１の深さよりも浅く、
ここで、Ｎdは前記タブ領域のドーピング濃度、Ｎaは前記半導体基板のドーピング濃度、Ｎiは温度Ｔケルビンにおける前記基板の固有のキャリア濃度、εsは前記基板の誘電率、ｑは１．６ｘ１０-19クーロン、及びｋは１．８３ｘ１０-23ジュール／ケルビンである、請求項４２に記載の方法。
【請求項６３】
前記第１の導電型の半導体基板は、前記表面において前記第２の導電型の基板の中にある第１の導電型の井戸領域であり、前記第２の導電型のタブ領域は、前記表面において前記井戸領域の中にあり、前記井戸領域の中に前記表面から前記第１の深さまで延びるものである、請求項４２に記載の方法。
【請求項６４】
前記表面から凹まされた前記ゲート電極を形成する方法が、前記電界効果トランジスタ内のドレイン電流を減少させずに、前記絶縁されたゲート電極と前記間隔を空けたソース及びドレイン領域との間の容量を最小にする量だけ前記表面から凹まされたゲート電極を形成するステップを含むものである、請求項５０に記載の方法。
【請求項６５】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直なセンチメータ当たり７００ボルト未満の静電界を発生するように選択されたものである、請求項４２に記載の方法。
【請求項６６】
前記第１、第２及び第３の深さの少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直なセンチメータ当たり７００ボルト未満の静電界を発生するように選択されたものである、請求項４２に記載の方法。
【請求項６７】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界よりも少なくとも１桁小さい静電界を発生するように選択されたものである、請求項４２に記載の方法。
【請求項６８】
前記第１、第２及び第３の深さの少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界よりも少なくとも１桁小さい静電界を発生するように選択されたものである、請求項４２に記載の方法。
【請求項６９】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／２未満の静電界を発生するように選択されたものである、請求項４２に記載の方法。
【請求項７０】
前記第１、第２及び第３の深さの少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／２未満の静電界を発生するように選択されたものである、請求項４２に記載の方法。
【請求項７１】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／５未満の静電界を発生するように選択されたものである、請求項４２に記載の方法。
【請求項７２】
前記第１、第２及び第３の深さの少なくともいずれかが、前記電界効果トランジスタのしきい値電圧を前記絶縁されたゲート電極に印加すると、前記第３の深さにおいて前記表面に垂直な、前記タブ領域を含まない電界効果トランジスタが発生する静電界の１／５未満の静電界を発生するように選択されたものである、請求項４２に記載の方法。
【請求項７３】
表面を有する第１の導電型の半導体基板と、
前記表面において、前記半導体基板の中にある、前記半導体基板の中に前記表面から第１の深さまで延びる第２の導電型のタブ領域と、
前記表面において、前記第２の導電型のタブ領域の中にあり、前記第２の導電型のタブ領域との第２の導電型の単一の導電接合を形成し、前記第１の深さよりも浅い第２の深さまで前記タブ領域の中に延びる、第２の導電型の間隔を空けた、ソース及びドレイン領域と、
前記間隔を空けたソース及びドレインの領域の間の前記タブ領域の中の、前記表面から前記タブ領域の中に前記第２の深さよりも深いが前記第１の深さよりも浅い第３の深さまで延びるトレンチと、
前記トレンチの中の絶縁されたゲート電極と、
それぞれ前記ソース及びドレイン領域と電気的に接触するソース及びドレインの電極と
を含む電界効果トランジスタのトレンチに対する第３の深さを決定する方法であって、前記方法が、
前記表面において、前記第１の導電型の半導体基板の中に、前記表面から前記第１の深さまで前記半導体基板の中に延びる第２の導電型のタブ領域を形成するステップと、
前記第２の導電型のタブ領域とともに第２の導電型の単一の導電接合を形成し、前記第１の深さよりも浅い第２の深さまで前記タブ領域の中に延びる、第２の導電型のソースまたはドレイン領域を、前記表面において、前記第２の導電型のタブ領域の中に形成するステップと、
前記ソースまたはドレイン領域の複数の間隔を空けた部分を対応する複数の異なる量だけエッチングするステップと、
複数のコンデンサを形成するために、絶縁されたゲート電極を前記対応する複数の異なる量だけ前記複数の間隔を空けた部分上に形成するステップと、
前記複数のコンデンサに対する容量−電圧の測定値を得るステップと、
前記第３の深さを前記複数の容量−電圧の測定値から決定するステップと
を含むことを特徴とする方法。
【請求項７４】
前記ソースまたはドレイン領域を形成するステップが前記タブ領域を形成するステップに先行するものである、請求項７３に記載の方法。
【請求項７５】
前記複数の間隔を空けた部分は単一の半導体基板上の複数の間隔を空けた部分である、請求項７３に記載の方法。
【請求項７６】
前記決定するステップが最大容量を負電圧で得ることができる最大厚さを決定するステップを含むものである、請求項７３に記載の方法。
【請求項７７】
ある表面において、前記第１の導電型の半導体基板の中に、前記表面から前記第１の深さまで前記半導体基板の中に延びる第２の導電型のタブ領域を形成するステップと、
前記第２の導電型のタブ領域とともに第２の導電型の単一の導電接合を形成し、前記第１の深さよりも浅い第２の深さまで前記タブ領域の中に延びる、第２の導電型の間隔を空けたソース及びドレイン領域と、前記間隔を空けたソース及びドレインの領域の間に延び、前記表面から前記タブ領域の中に第２の深さより深いが第１の深さよりも浅い第３の深さまで延びるトレンチとを、前記表面において、前記第２の導電型のタブ領域の中に形成するステップと、
前記トレンチの中に絶縁されたゲート電極を形成するステップと、
それぞれ前記ソースまたはドレインの領域と電気的に接触するソース及びドレイン電極を前記表面上に形成するステップと
を含んでなる、電界効果トランジスタを製造する方法。
【請求項７８】
前記絶縁されたゲート電極を形成するステップが、
前記トレンチを絶縁層で被覆するステップと、
ゲート電極を、前記絶縁層で被覆された前記トレンチ内に形成するステップと
を含むものである、請求項７７に記載の方法。
【請求項７９】
前記ゲート電極を形成する方法が、
前記第１の表面上の前記トレンチの中にゲート電極層を形成するステップと、
前記第１の表面から前記ゲート電極層を取り除くために前記ゲート電極層を平坦化するステップと
を含むものである、請求項７８に記載の方法。
【請求項８０】
前記平坦化するステップに続いて前記ゲート電極を前記表面から凹ませるステップが行われる、請求項７９に記載の方法。
【請求項８１】
前記ゲート電極を形成するステップが、ゲート電極を、前記絶縁層で被覆され、前記表面から凹まされた前記トレンチの中に形成するステップを含むものである、請求項７８に記載の方法。
【請求項８２】
前記間隔を空けたソース及びドレイン領域並びにトレンチを形成するステップが、タブ領域と一連のサイトの中に様々な量だけエッチングされるソースまたはドレイン領域とを有する前記一連のサイト上において一連の容量対電圧測定を実行することによって、第３の深さを実験的に決定するステップの後に行なわれるものである、請求項７７に記載の方法。
【請求項８３】
前記第１、第２及び第３の深さの少なくともいずれかが、前記第３の深さにおいて前記表面に垂直な静電界がゼロになるように選択されたものである、請求項７７に記載の方法。
【請求項８４】
前記第１、第２及び第３の深さの少なくともいずれかが、前記絶縁されたゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記第３の深さにおいて前記表面に垂直な静電界がゼロになるように選択されたものである、請求項７７に記載の方法。
【請求項８５】
前記第１、第２及び第３の深さの少なくともいずれかが、前記半導体基板のフェルミ電位の２倍のしきい値電圧を、前記電界効果トランジスタに対して発生するように選択されたものである、請求項７７に記載の方法。
【請求項８６】
前記第１、第２及び第３の深さの少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を印加すると、前記第３の深さの前記トレンチの下側にある前記タブ領域内に、第２の導電型のキャリアが流れることができるように選択されたものである、請求項７７に記載の方法。
【請求項８７】
前記第１、第２及び第３の深さの少なくともいずれかが、前記ゲート電極に前記電界効果トランジスタのしきい値電圧を超える電圧を印加すると、前記トレンチの下側にあり、前記第３の深さから前記第１の深さに向かって延びる前記タブ領域の中に、前記第２の導電型のキャリアが流れることができるように選択されたものである、請求項７７に記載の方法。
【請求項８８】
前記第１、第２及び第３の深さの少なくともいずれかが、前記トレンチの下側にある前記第３の深さの前記タブ領域の中にチャネルを形成するように選択されたものである、請求項７７に記載の方法。
【請求項８９】
前記第３の深さが次の式、すなわち、
【数３】
2004526295.tif 000011
に等しい量だけ前記第１の深さよりも浅く、
ここで、Ｎdは前記タブ領域のドーピング濃度、Ｎaは前記半導体基板のドーピング濃度、Ｎiは温度Ｔケルビンにおける前記基板の固有のキャリア濃度、εsは前記基板の誘電率、ｑは１．６ｘ１０-19クーロン、及びｋは１．８３ｘ１０-23ジュール／ケルビンである、請求項７７に記載の方法。
【請求項９０】
前記第１の導電型の半導体基板は、前記表面において、前記第２の導電型の基板の中にある第１の導電型の井戸領域であり、前記第２の導電型のタブ領域は、前記表面において、前記井戸領域の中にあり前記井戸領域の中に前記表面から前記第１の深さまで延びるものである、請求項７７に記載の方法。
【請求項９１】
前記表面から凹まされた前記ゲート電極を形成する方法が、前記電界効果トランジスタ内のドレイン電流を減少させずに、前記絶縁されたゲート電極と前記間隔を空けたソース及びドレイン領域との間の容量を最小にする量だけ前記表面から凹まされたゲート電極を形成するステップを含む、請求項８１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［発明の分野］
本発明はトランジスタ装置及びその製造方法に関し、より詳細には、電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
［発明の背景］
集積回路のＦＥＴは本質的に高インピーダンス、高密度、及び低消費電力の装置であるため、電界効果トランジスタ（ＦＥＴ）は論理装置、メモリ装置、及びマイクロプロセッサなどの超大規模集積回路（ＶＳＬＩ）及び超大規模集積回路（ＵＬＳＩ）の用途に対する有力な能動素子になってきた。より多くの研究及び開発活動が、ＦＥＴの速度及び集積密度の改良並びにその電力消費の低下に集中されてきた。ＦＥＴは、電力増幅器のような電力装置としても広く使用される。より多くの研究及び開発活動が、有線及び無線用途の、特に高周波数での電力装置として使用されるＦＥＴの速度及び効率を改良することに集中されている。
【０００３】
高速で高性能な電界効果トランジスタは、両方ともAlbert W. Vinalによる米国特許第４，９８４，０４３号及び４，９９０，９７４号の中で説明されている。これらの特許は、両方とも題名が「Fermi Threshold Field Effect Transistor」であり、両方とも本願の譲受人に譲渡されている。これらの特許は、装置のしきい値電圧を半導体材料のフェルミ準位の２倍に設定することによって、反転する必要なくエンハンスメントモード内で動作する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を説明している。当業者には周知のように、フェルミ準位は、半導体材料のエネルギー状態の１／２が電子によって占められている確率の準位であるとして定義されている。上述したVinalの特許の中で説明したように、しきい値電圧がフェルミ準位の２倍に設定される場合、酸化物の厚さ、チャネル長、ドレイン電圧及び基板ドープ量に対するしきい値電圧の依存性はほぼ取り除かれる。さらに、しきい値電圧がフェルミ準位の２倍に設定される場合、酸化物とチャネルとの間の基板面における縦方向の電界は最小にされ、事実上ほぼゼロになる。これにより、チャネル内のキャリア移動度が最大にされて、ホットエレクトロン効果が大いに減少された高速装置がもたらされる。
【０００４】
周知のＦＥＴ装置と比較する場合、フェルミしきい値形ＦＥＴは非常に改良されているにもかかわらず、フェルミＦＥＴ装置の容量を低下させる必要性があった。このため、両方ともAlbert W. Vinalによる共に「Fermi Threshold Field Effect Transistor With Reduced Gate and Diffusion Capacitance」という名称の米国特許第５，１９４，９２３号及び５，３６９，２９５号では、キャリアの伝導を支援するために反転層を半導体の表面に作る必要なく、ゲートの下の基板内の所定の深さのチャネルの中に伝導キャリアが流れることができるフェルミＦＥＴ装置が説明されている。それ故に、チャネル電荷の平均深さには、ゲート容量の一部として基板の誘電率が含まれる必要がある。これにより、ゲート容量は著しく減少される。
【０００５】
前述した米国特許第５，１９４，２９５号及び５，３６９，９２３号で説明したように、低容量のフェルミＦＥＴは、所定の深さで導電型が基板とは反対であるがドレイン及びソースとは同じのフェルミタブ（Fermi-tub）領域を使用して実現することが好ましい。このフェルミタブは基板表面から所定の深さまで下側に延長し、ドレイン及びソースの拡散部はフェルミタブのタブ境界内に形成される。フェルミタブは単接合トランジスタを形成し、このトランジスタでは、ソース、ドレイン、チャネル及びフェルミタブは全て導電型は同じであるがドーピング濃度は異なるようにドープされる。このように、低容量のフェルミＦＥＴが提供される。このフェルミタブを含む低容量のフェルミＦＥＴを、本願では「低容量形フェルミＦＥＴ」又は「タブＦＥＴ」と呼ぶ。
【０００６】
周知のＦＥＴ装置と比較する場合、フェルミＦＥＴ及び低容量形フェルミＦＥＴは非常に改良されているにもかかわらず、フェルミＦＥＴが作る単位チャネル幅当たりの電流を増加させるという継続的な要求があった。当業者には周知のように、より大きな電流が流れるフェルミＦＥＴ装置により、より大きな集積密度及び／又は論理装置、メモリ装置、マイクロプロセッサ及び他の集積回路装置に対するより早い速度が可能になる。それ故に、Albert W. Vinal及び本願の発明者のMichael W. Dennenによる「High Current Fermi-Threshold Field Effect Transistor」という題名の米国特許第５，３７４，８３６号は、フェルミタブ領域及びソース領域と同じ導電型の、ソース領域に隣接しドレイン領域と向き合う注入領域を含むフェルミＦＥＴを説明している。この注入領域は、フェルミタブの比較的低いドーピング濃度とソースの比較的高いドーピング濃度との中間のドーピングレベルにドープされることが好ましい。注入領域は、ゲートの下の所定の深さにおいて、チャネル内に注入されたキャリアの深さを制御し、チャネル内のキャリアの注入を増大する。米国特許第５，３７４，８３６号によるトランジスタを、本願では「大電流形フェルミＦＥＴ」と呼ぶ。
【０００７】
ソースの注入領域は、ソース領域を取り巻くソースの注入タブ領域であることが好ましい。ドレインの注入タブ領域も設ける。フェルミＦＥＴのピンチオフ電圧を低下させ飽和電流を増加させるために、フェルミＦＥＴのソースの注入領域の隣接部からゲート電極の隣接部まで延びるゲート側壁のスペーサも設ける。基板と同じ導電型の底部漏洩制御領域も設ける。
【０００８】
周知のＦＥＴ装置と比較する場合、フェルミＦＥＴ、低容量フェルミＦＥＴ及び大電流フェルミＦＥＴは非常に改良されているにもかかわらず、低電圧でフェルミＦＥＴの動作を向上させるという継続的な要求があった。当業者には周知のように、一般に５ボルト、３ボルト、１ボルト又はそれ以下の電源電圧で動作する低電力の携帯用装置及び／又は電池式装置に現在はより多くの重点が置かれている。
【０００９】
所定のチャネル長に対して、動作電圧を低くすることにより、横方向の電界は直線的に低下する。極めて低い動作電圧では、横方向の電界は非常に低いので、チャネル内のキャリアは飽和速度に到達することができない。これは結果として、利用可能なドレイン電流に急激な低下をもたらす。ドレイン電流が減少することにより、所定のチャネル長に対して利用できる電流速度を得るために、動作電圧の低下は事実上制限される。
【００１０】
電圧が低い場合のタブＦＥＴの動作を向上するために、本願の発明者のMichael W. Dennenによる「Contoured-Tub Fermi-Threshold Field Effect Transistor and Method of Forming Same」という題名の米国特許第５，５４３，６５４号は、タブ深さが不均一な、形状付けられたフェルミタブ領域（contoured Fermi-tub region）を含むフェルミＦＥＴを説明している。特に、フェルミタブは、チャネル領域の下側よりもソース及び／又はドレイン領域の下側の深い位置にある。このため、タブ基板の接合部は、チャネル領域の下側よりもソース及び／又はドレイン領域の下側の深い位置にある。これにより、タブ深さが均一なフェルミタブと比較する場合、拡散容量は減少されるため、大きな飽和電流が低い電圧で生成される。
【００１１】
特に、’６５４号特許による形状付けられたタブ（contoured-tub）を有するフェルミしきい値形電界効果トランジスタは、第１の導電型の半導体基板及びこの半導体基板の表面に第２の導電型の間隔を空けたソース及びドレイン領域を含む。第２の導電型のチャネル領域も、半導体基板内の間隔を空けたソース領域とドレイン領域との間の基板表面に形成される。半導体基板内の基板表面には、第２の導電型のタブ領域も含まれる。このタブ領域は、基板表面から間隔を空けたソース及びドレイン領域の少なくともいずれかの下側に第１の所定の深さまで延長し、基板表面からチャネル領域の下側に第２の所定の深さまで延びる。第２の所定の深さは、第１の所定の深さよりも浅い。ゲートの絶縁層並びにソース、ドレイン及びゲート接点も含まれる。基板接点も含まれる。
【００１２】
第２の所定の深さ、すなわちチャネルに隣接する形状付けられたタブの深さは、前述した米国特許第５，１９４，９２３号及び５，３６９，２９５号の中で定義されたフェルミＦＥＴの基準を満足するように選択することが好ましい。特に、第２の所定の深さは、ゲート電極がグラウンド電位のチャネルの底部において基板面に垂直なゼロの静電界を発生するように選択される。第２の所定の深さは、さらに、半導体基板のフェルミ電位の２倍のしきい値電圧を電界効果トランジスタに対して発生するように選択される。第１の所定の深さ、すなわちソース及び／又はドレインに隣接する形状付けられたタブ領域の深さは、ソース及び／又はドレイン接点にゼロのバイアスを加えたとき、ソース及び／又はドレイン領域の下側のタブ領域を空乏化するように選択することが好ましい。
【００１３】
マイクロエレクトロニクスの製造技術の状態が進歩するにつれて、線幅の製造はほぼ１ミクロン以下にまで減少された。これらの線幅の減少は、チャネル長がほぼ１ミクロン以下、また一般に現在の処理技術では１／２ミクロン以下である「短チャネル」ＦＥＴに達した。
【００１４】
米国特許第５，１９４，９２３号及び５，３６９，２９５号の低容量のフェルミＦＥＴ、米国特許第５，３７４，８３６号の大電流フェルミＦＥＴ及び米国特許第５，５４３，６５４号の形状付けられたタブ形フェルミＦＥＴを用いて、低電圧において高性能な能力を発揮する短チャネルＦＥＴを提供する。しかしながら、線幅が減少するにつれて、処理の制限により、ＦＥＴの製造で達成可能な寸法及び導電率が限定される可能性があることは、当業者は認識されよう。このため、線幅の減少に対して、これらの処理上の制限に対応するために、処理条件はフェルミＦＥＴトランジスタの再最適化を必要とする。
【００１５】
処理上の制限に対応するフェルミＦＥＴトランジスタの再最適化は、本発明の譲受人に譲渡された、「Short Channel Fermi-Threshold Field Effect Transistors」という題名の、本願の発明者Michael W. Dennenによる米国特許第５，８１４，８６９号の中で提供された。この特許の開示内容は、参照することによって本願に組み込まれる。米国特許第５，８１４，８６９号の短チャネル形フェルミＦＥＴは、本願では「短チャネル形フェルミＦＥＴ」と呼ばれ、深さ方向でフェルミタブを超えて延びると共に、横方向においてもフェルミタブを超えて延びる間隔を空けたソース及びドレイン領域を含む。ソース及びドレイン領域がタブを超えて延びるため、電荷共有状態をもたらすことができる基板との接合が形成される。この状態を補償するために、基板のドーピングが増加される。ソース領域とドレイン領域との間の分離が極めて小さいことは、タブ深さを減少するために望ましい。このことは、ゲート電極がしきい値電位のときに、酸化物：基板の界面において基板に垂直な静電界に変化をもたらす。典型的な長チャネル形フェルミＦＥＴトランジスタでは、この電界は本質的にゼロである。短チャネル装置では、電界はＭＯＳＦＥＴトランジスタよりも著しく低いが、長チャネル形フェルミＦＥＴよりもいくらか高い。
【００１６】
特に、短チャネル形フェルミＦＥＴは、第１の導電型の半導体基板及びこの基板の表面内に基板の表面から第１の深さに延びる第２の導電型のタブ領域を含む。この短チャネル形フェルミＦＥＴは、タブ領域内に第２の導電型の間隔を空けたソース及びドレイン領域も含む。間隔を空けたソース及びドレイン領域は、基板の表面から第１の深さを超えて延び、それら自体からタブ領域を超えて横方向にも延びる。
【００１７】
第２の導電型のチャネル領域は、間隔を空けたソース領域とドレイン領域との間の、第２の深さが第１の深さよりも浅くなるように基板表面から第２の深さに延びるタブ領域の中に含まれる。第１及び第２の深さの少なくともいずれかは、ゲート電極がしきい値電位のときに、基板表面から第２の深さへの基板表面に垂直な静電界を最小にするように選択される。例えば、従来のＭＯＳＦＥＴにおける１０5Ｖ／ｃｍ以上の静電界と比較すると、短チャネル形フェルミＦＥＴでは１０4Ｖ／ｃｍの静電界が生成される。その一方で、米国特許第５，１９４，９２３号及び５，３６９，２９５号のタブＦＥＴは、従来のＭＯＳＦＥＴと比較する場合ほぼゼロである１０3Ｖ／ｃｍ以下の（多くはそれより相当小さい）静電界を発生する。第１及び第２の深さは、電界効果トランジスタに対して半導体基板のフェルミ電位の２倍のしきい値電圧を発生するように選択され、また第２の導電型のキャリアが、しきい値電圧をゲート電極に印加すると、チャネル領域内の第２の深さでソース領域からドレイン領域に流れることができ、電界効果トランジスタのしきい値電圧を超える電圧をゲート電極に印加すると、チャネル内に反転層を作ることなく、第２の深さから基板表面に向かって延びることができるように選択される。このトランジスタは、さらに、ゲート絶縁層並びにソース、ドレイン及びゲート接点を含む。基板接点も含まれる。
【００１８】
集積回路の電界効果トランジスタを小型化する継続的な改良により、チャネル長は１ミクロンをはるかに下回るまで縮小された。このトランジスタを継続的に小型化することについては、基板のドーピングレベルを極めて高くする必要があることが多い。装置をより小さくするために必要とされる高いドーピングレベル及び動作電圧の低下により、フェルミＦＥＴ及び従来のＭＯＳＦＥＴ装置の両方のソース及びドレイン領域に関係する容量が増大される。
【００１９】
特に、フェルミＦＥＴが１ミクロン以下に縮小される場合、ソースにおいて増大するドレイン誘導の障壁低下（Drain Induced Barrier Lowering）（ＤＩＢＬ）のために、タブ深さを著しく浅くすることが一般に必要である。都合が悪いことに、短チャネル形フェルミＦＥＴに関して前述した変化があるにもかかわらず、短チャネル形フェルミＦＥＴは、ドレイン誘導の障壁低下及びトランジスタの漏洩を制御するために望ましい深さ及びドーピングレベルを製造することが困難になるような寸法に達する可能性がある。さらに、チャネル内のドーピングレベルが高いためにキャリアの移動度が減少され、このため、フェルミＦＥＴ技術の電流が大きいという利点が低減される。ドレイン電圧が低下することと共に基板のドーピングレベルが高いことにより、接合容量が増加される。
【００２０】
これらの電位の問題を克服することができる短チャネル形フェルミＦＥＴは、本発明の譲受人に譲渡された、「Short Channel Fermi-Threshold Field Effect Transistors Including Drain Field Termination Region and Methods of Fabricating Same」という題名の、本願の発明者Michael W. Dennenによる米国特許出願第５，６９８，８８４号の中で提供された。この特許出願の開示内容は、参照することによって本願に組み込まれる。このフェルミＦＥＴは、ドレインバイアスの結果としてソース領域からチャネルへのキャリアの注入を減少、好ましくは防止するための、ソース領域とドレイン領域との間のドレインフィールド終端手段（drain field terminating means）を含む。ドレインフィールド終端手段を含む短チャネルフェルミＦＥＴは、本願では今や少なくなったフェルミＦＥＴの発明者の記憶の中では「バイナルＦＥＴ（Vinal-FET）」と呼ばれ、フェルミＦＥＴと同様にチャネル内の垂直電界の低下を可能にしながら、過剰なドレイン誘導の障壁低下を防止する。さらに、このバイナルＦＥＴはキャリアの移動度を極めて高くすることができ、同時にソース及びドレインの接合容量を大幅に低下することができる。
【００２１】
このドレインフィールド終端手段は、ソース領域とドレイン領域との間の、ソース領域からドレイン領域に向かって基板表面の下側に延びる埋め込まれたコントラドープ層（contra-doped layer）によって具体化することが好ましい。特に、バイナルＦＥＴは、第１の導電型の半導体基板及びこの基板内の表面に第２の導電型のタブ領域を含む。第２の導電型の間隔を空けたソース及びドレイン領域は、基板表面におけるタブ領域内に含まれる。第１の導電型の埋め込まれたドレインフィールド終端領域も、このタブ領域に含まれる。埋め込まれたドレインフィールド終端領域は、ソース領域からドレイン領域に向かって基板表面の下側に延びる。ゲート絶縁層並びにソース、ドレイン及びゲートの電極も含まれる。このため、バイナルＦＥＴは、ドレインバイアスによりキャリアがソース領域からタブ領域に注入されることを防止するコントラドープされ埋め込まれたドレインフィールド終端領域が付いたフェルミＦＥＴと見なされる。
【００２２】
集積回路の電界効果トランジスタのチャネル長及び集積密度が継続的に増加するにつれて、トランジスタの動作電圧も継続的に低下する。この電圧低下は、ラップトップコンピュータ、携帯電話、携帯情報端末などの携帯形電子装置における集積回路の使用が増大することによって、さらに刺激される。電界効果トランジスタの動作電圧が低下するため、しきい値電圧を低下させることは一般に望ましい。
【００２３】
このため、低電圧で動作する短チャネルフェルミＦＥＴを提供するために、しきい値電圧を例えば約１／２ボルト以下に低下させることが望ましい。しかしながら、このしきい値電圧の低下により、フェルミＦＥＴの他の領域の性能劣化が発生しないことが必要である。例えば、しきい値電圧の低下により、フェルミＦＥＴの漏洩電流が過度に増加したり、フェルミＦＥＴの飽和電流が必要以上に減少してはならない。
【００２４】
低電圧動作を行うことができるフェルミＦＥＴは、本発明の譲受人に譲渡された、「Metal Gate Fermi-Threshold Field Effect Transistors」という題名の、本願の発明者のDennen及びWilliam R. Richardsによる公開されたＰＣＴ出願第ＷＯ９９／１７３７１号の中で説明されている。この出願の開示内容は、参照することによって本願に組み込まれる。その中で説明されているように、フェルミしきい値形電界効果トランジスタは金属ゲートを含む。コントラドープされたポリシリコンのゲートは、ゲートの絶縁層には直接使用されない。金属ゲートは、フェルミＦＥＴの他の望ましい特性を劣化させずに、フェルミＦＥＴのしきい値電圧を低下させることができる。金属ゲートは、Ｐ型ポリシリコンとＮ型ポリシリコンとの間の仕事関数を有する金属から構成することが好ましい。金属ゲートは、約４．８５ボルト、すなわちＰ型ポリシリコン及びＮ型ポリシリコンの仕事関数間の中間の仕事関数を有する金属から構成することがより好ましい。
【００２５】
電界効果トランジスタのチャネル長が、例えば、１ミクロン未満及び１／１０ミクロン未満の寸法にまで継続的に減少するにつれて、望ましくない短チャネル効果が増加し続ける。短チャネル効果を減少させる試みの中で、極めて浅いソース及びドレイン領域を作ることは望ましい。しかしながら、浅いソース／ドレイン領域を作ることがますます困難になるため、短チャネル効果はフェルミしきい値形電界効果トランジスタの性能を低下させる増大する役割を演じることになる
【発明の開示】
【００２６】
［発明の要約］
本発明の実施形態は、タブ領域内にトレンチを、またこのトレンチ内に絶縁されたゲート電極を含むフェルミしきい値形電界効果トランジスタ（フェルミＦＥＴ）を含む。これらのトランジスタは本願ではトレンチゲート形フェルミＦＥＴと呼ばれ、ソース及びドレインのプロフィールを極めて浅くする必要なしに、短チャネル効果を減少することができる。高いブレイクダウン電圧及び／又は低いソース及びドレインの寄生容量も提供される。
【００２７】
本発明の実施形態による電界効果トランジスタは、表面を有する第１の導電型の半導体基板を含む。第２の導電型のタブ領域はこの半導体基板内の表面にあり、第１の表面から第１の深さまで半導体基板の中に延びる。第２の導電型の間隔を空けたソース及びドレイン領域は、第２の導電型のタブ領域の表面に含まれて、第２の導電型のタブ領域との第２の導電型の単一の導電接合を形成する。これらの間隔を空けたソース及びドレイン領域は、第１の深さよりも浅い第２の深さまでタブ領域内に延びる。トレンチは間隔を空けたソース領域とドレイン領域との間にあるタブ領域に含まれ、第２の深さよりも深いが第１の深さよりも浅い第３の深さまで表面からタブ領域の中に延びる。絶縁されたゲート電極が、トレンチの中に含まれる。ソース及びドレイン領域にそれぞれ電気的に接触するソース及びドレインの電極が表面に設けられる。
【００２８】
いくつかの実施形態では、第１、第２及び第３の深さの少なくともいずれかが、第３の深さにおいて表面に垂直な静電界がゼロになるように選択される。他の実施形態では、第１、第２及び第３の深さの少なくともいずれかが、絶縁されたゲート電極に電界効果トランジスタのしきい値電圧を印加すると、第３の深さにおいて表面に垂直な静電界がゼロになるように選択される。
【００２９】
さらに別の実施形態では、第１、第２及び第３の深さの少なくともいずれかが、第３の深さにおいて表面に垂直なセンチメータ当たり７００Ｖ未満の静電界を発生するように選択される。他の実施形態では、第１、第２及び第３の深さの少なくともいずれかが、第３の深さにおいて表面に垂直な、タブ領域を含まない電界効果トランジスタが発生する静電界よりも大きさが少なくとも１桁小さい静電界を発生するように選択される。さらに別の実施形態では、第１、第２及び第３の深さの少なくともいずれかが、第３の深さにおいて表面に垂直な、タブ領域を含まない電界効果トランジスタが発生する静電界の１／２よりも小さい静電界を発生するように選択される。さらに別の実施形態では、第１、第２及び第３の深さの少なくともいずれかが、第３の深さにおいて表面に垂直な、タブ領域を含まない電界効果トランジスタが発生する静電界の１／５よりも小さい静電界を発生するように選択される。他の実施形態では、これらの静電界が、絶縁されたゲート電極に電界効果トランジスタのしきい値電圧を印加すると、第３の深さにおいて表面に垂直に生成される。
【００３０】
さらに別の実施形態では、第１、第２及び第３の深さの少なくともいずれかが、半導体基板のフェルミ電位の２倍の、電界効果トランジスタに対するしきい値電圧を発生するように選択される。
【００３１】
さらに別の実施形態では、第１、第２及び第３の深さの少なくともいずれかが、ゲート電極に電界効果トランジスタのしきい値電圧を印加すると、第３の深さのトレンチの下側にあるタブ領域内に、第２の導電型のキャリアが流れることができるように選択される。さらに別の実施形態では、第１、第２及び第３の深さの少なくともいずれかが、ゲート電極に電界効果トランジスタのしきい値電圧を超える電圧を印加すると、トレンチの下側にあり、第３の深さから第１の深さに向かって延びるタブ領域内に、第２の導電型のキャリアが流れることができるように選択される。
【００３２】
さらに別の実施形態では、トレンチがトレンチ幅を形成し、第１、第２及び第３の深さの少なくともいずれかは、トレンチの下側にあるタブ領域内に、チャネル幅がトレンチ幅に比例すると共に、第１の深さと第２の深さとの間の相違に無関係であるようなチャネルを形成するように選択される。さらに別の実施形態では、第１、第２及び第３の深さの少なくともいずれかは、トレンチの下側にあり、第３の深さから第１の深さまでのタブ領域を空乏化するように選択される。
【００３３】
さらに別の実施形態では、トレンチはトレンチ床面（trench floor）を含み、絶縁されたゲートはトレンチ床面上に厚さを有する絶縁層及びトレンチ床面と反対側の絶縁層上にゲート電極を含む。第１、第２及び第３の深さの少なくともいずれかは、トレンチ床面上の絶縁層の厚さとは無関係のしきい値電圧を電界効果トランジスタに対して発生するように選択される。さらに別の実施形態では、トレンチがトレンチ幅を形成し、第１、第２及び第３の深さの少なくともいずれかは、ゲート電極に電界効果トランジスタのしきい値電圧を印加すると、タブ領域内にチャネルを形成するように選択される。この場合、チャネルはトレンチの下側に限定され、トレンチ幅にわたって延び、またトレンチの下側にあるトレンチ幅にわたって均一な厚さを有する。
【００３４】
さらに別の実施形態では、第３の深さは、以下の式に等しい量だけ第１の深さよりも浅い。
【数４】
2004526295.tif 000003
ここで、Ｎdはタブ領域のドーピング濃度、Ｎaは半導体基板のドーピング濃度、Ｎiは温度Ｔケルビンにおける基板の固有のキャリア濃度、εsは基板の誘電率、ｑは１．６ｘ１０-19クーロン、及びｋは１．８３ｘ１０-23ジュール／ケルビンである。
【００３５】
前述した全ての実施形態における半導体基板は、実質的には、前記表面において、それ自体が第２の導電型の半導体基板の中にあり、第２の導電型のタブ領域が、その表面において、第１の導電型の井戸領域の中にあり、表面から第１の深さまで井戸領域内に延びるような、第１の導電型の井戸領域とすることができる。
【００３６】
さらに、前述した全ての半導体基板では、絶縁されたゲート電極はトレンチ内の、表面から凹ませることができる。いくつかの実施形態では、絶縁されたゲート電極は、電界効果トランジスタ内のドレイン電流を減少させずに、絶縁されたゲート電極と間隔を空けたソース及びドレイン領域との間の容量を最小にする量だけ、表面から凹まされる。
【００３７】
さらに別の実施形態では、半導体基板は第１のドーピング濃度の第１の導電型にドープされ、タブ領域は第２のドーピング濃度の第２の導電型にドープされる。第１、第２及び第３の深さ並びに第１及び第２のドーピング濃度の少なくともいずれかは、前述した実施形態のいずれかに基づいて選択される。
【００３８】
電界効果トランジスタは、第１の導電型の半導体基板の中に、ある表面おいて、半導体基板内に表面から第１の深さまで延びる第２の導電型のタブ領域を形成することによって、本発明の実施形態に基づいて製造される。第２の導電型のソースまたはドレイン領域は、第２の導電型のタブ領域の表面に形成され、第２の導電型のタブ領域との第２の導電型の単一の導電接合を形成する。ソースまたはドレイン領域は、第１の深さよりも浅い第２の深さまでタブ領域の中に延びる。トレンチがソースまたはドレイン領域の中に形成されて、そこから間隔を空けたソース及びドレイン領域を形成する。このトレンチは、第２の深さよりも深いが第１の深さよりも浅い第３の深さまで表面からタブ領域の中に延びる。絶縁されたゲート電極がトレンチの中に形成される。ソース及びドレイン領域にそれぞれ電気的に接触するソース及びドレインの電極が表面上に形成される。
【００３９】
別の実施形態では、ソースまたはドレイン領域は、タブ領域を形成する前に形成される。さらに別の実施形態では、トレンチは、ソースまたはドレイン領域及びタブ領域を形成した後で形成される。さらに別の実施形態では、絶縁されたゲート電極は、ソース及びドレインの電極を形成する前に形成される。前述した全ての方法の実施形態では、第１、第２及び第３の深さ及び／又は第１及び第２のドーピング濃度は、前述した構造上の実施形態のいずれかの中で説明されたように選択される。さらに、前述したように、第１の導電型の井戸領域は第２の導電型の半導体基板に中に形成され、第２の導電型のタブ領域は第１の導電型の井戸領域の中に形成される。最後に、前述したように、絶縁されたゲート電極は表面から凹まされる。
【００４０】
これらの方法の実施形態では、ソースまたはドレイン領域は、第２の導電型のイオンを大きな傾斜角で半導体基板内に注入することによって形成される。これにより、浅いソースまたはドレイン領域を作ることができるが、ゲート電極はソースまたはドレイン領域を作った後で形成されるため、位置合わせ不良の原因にはならない。このため、ゲート電極は、ソースまたはドレインの注入を遮るように作用することはない。さらに、絶縁されたゲート電極は、トレンチを絶縁層で被覆し、ゲート電極を絶縁層で被覆したトレンチの中に形成することによって形成される。ゲート電極は、ゲート電極層を基板上及びトレンチ内に形成し、ゲート電極層を平坦化してゲート電極層を表面から取り除くことによって形成される。平坦化に続いて、ゲート電極が表面から凹まされる。
【００４１】
トレンチの（第３の）深さは、トレンチゲート形フェルミＦＥＴの電界効果トランジスタを形成し、そのパラメータを測定することによって決定される。さらに、トレンチの深さはシミュレーションによって決定することができる。実験的な方法を使用して、タブ領域及びその中にソースまたはドレイン領域を有する一連のサイト上の一連の容量対電圧の測定値を求めることによって、本発明の実施形態によるトレンチの深さを決定することもできる。この場合、ソースまたはドレイン領域の異なる量が、一連のサイトにおいてエッチングされる。これらのサイトは、単一のウエハ又は複数のウエハ上に置くことができる。トレンチの深さは、最大の容量を負電圧で得ることができる最大深さを求めることによって決定することができる。
【発明を実施するための最良の形態】
【００４２】
［好ましい実施形態の詳細な説明］
本発明の好ましい実施形態が示されている添付の図面を参照しながら、本発明を以下のようにより完全に説明する。しかしながら、本発明は多くの異なった形態で具体化することができるが、本願に記載された実施形態に限定されると解釈してはならない。むしろ、この開示が詳細で完全であり、また発明の範囲を当業者に十分に伝えるように、これらの実施形態が提供される。図面では、層及び領域の厚さは明快にするため誇張されている。全体を通して、同じ番号は同様の素子を指している。層、領域又は基板などのある要素が別の要素の「上に」あると言われる場合、その要素は別の要素の直接上にあるか、又は介在する要素が存在することもあることは理解されよう。その一方で、ある要素が別の要素の「直接上に」あると言われる場合は、介在する要素は存在しない。
【００４３】
本発明のトレンチゲート形フェルミしきい値電界効果トランジスタを説明する前に、米国特許第５，１９４，９２３号及び５，３６９，２９５号のゲート容量及び拡散容量を減少させたフェルミしきい値電界効果トランジスタ（「低容量フェルミＦＥＴ」又は「タブＦＥＴ」と呼ぶことがある）を、米国特許第５，３７４，８３６号の大電流フェルミしきい値電界効果トランジスタとして説明する。米国特許第５，５４３，６５４号による形状付けられたタブ形フェルミＦＥＴも説明する。米国特許第５，８１４，８６９号の短チャネル形フェルミＦＥＴも説明する。米国特許第５，６９８，８８４号のバイナルＦＥＴも説明する。公開されたＰＣＴ出願第ＷＯ９９／１７３７１号の金属ゲート形フェルミＦＥＴも説明する。一層完全な説明がこれらの特許及び特許出願の中で見出される。これらの開示内容は、引用することにより本願の一部をなすものとする。本発明の実施形態によるトレンチゲート形フェルミＦＥＴを、次ぎに説明する。
【００４４】
［ゲート容量及び拡散容量を減少させたフェルミＦＥＴ］
以下に、フェルミタブを含む低容量形フェルミＦＥＴを要約する。これ以上の詳細は、米国特許第５，１９４，９２３号及び５，３６９，２９５号の中で見つけることができる。
【００４５】
従来のＭＯＳＦＥＴ装置は、キャリアの伝導を支援するために、反転層を半導体の表面に作る必要がある。反転層の深さは、一般に、１００Å未満である。これらの状況のもとでは、ゲート容量は本質的に、その厚さで除算されたゲート絶縁体層の誘電率である。言い換えると、チャネルの電荷は表面に非常に近いので、基板の誘電特性の影響はゲート容量を決定する上で重要ではない。
【００４６】
伝導キャリアがゲートの下のチャネル領域内に閉じ込められる場合は、ゲート容量を低下させることができる。この場合、チャネル電荷の平均深さは、ゲート容量を計算するためには基板の誘電率を算入する必要がある。一般に、低容量形フェルミＦＥＴのゲート容量は、次の式によって表される。
【数５】
2004526295.tif 000004
ここで、Ｙfはフェルミチャネルと呼ばれる伝導チャネルの深さ、εsは基板の誘電率、またβは基板の下のフェルミチャネルの中を流れる電荷の平均深さを決定する係数である。βは、ソースからチャネルに注入されるキャリアの深さに依存するプロフィールに左右される。低容量形フェルミＦＥＴについては、βはほぼ２である。Ｔoxはゲートの酸化被膜の厚さであり、εiは誘電率である。
【００４７】
低容量形フェルミＦＥＴは、導電型が基板の導電型と反対でドレイン及びソース領域の導電型と同じの、所定の深さのフェルミタブ領域を含む。このフェルミタブは、基板表面から所定の深さだけ下向きに延び、ドレイン及びソースの拡散部はフェルミタブ領域の中のフェルミタブ境界内に形成される。好ましいフェルミタブの深さは、フェルミチャネルの深さＹfと空乏深さＹ0との合計である。所定の深さＹf及び幅Ｚのフェルミチャネル領域は、ソース及びドレインの拡散部の間を延びる。フェルミチャネルの導電率は、ゲート電極に印加される電圧によって制御される。
【００４８】
ゲート容量は、フェルミチャネルの深さ及びフェルミチャネル内のキャリア分布によって決定され、ゲートの酸化被膜の厚さには比較的無関係である。拡散容量は、逆に、フェルミタブの深さ及び基板内の空乏深さＹ0の合計の深さと拡散部Ｘdの深さとの間の差に依存する。拡散深さは、フェルミタブの深さＹTよりも浅いことが好ましい。フェルミタブ領域に対するドーパント濃度は、フェルミチャネルの深さをＭＯＳＦＥＴ内の反転層の深さの３倍よりも大きくできるように選択することが好ましい。
【００４９】
従って、低容量形フェルミＦＥＴは、第１の表面を有する第１の導電型の半導体基板、この基板内の第１の表面に第２の導電型のフェルミタブ領域、フェルミタブ領域内の第１の表面に第２の導電型の間隔を空けたソース及びドレイン領域、及びフェルミタブ領域内の間隔を空けたソース及びドレインの領域の間に第２の導電型のチャネルを含む。このチャネルは、第１の表面から第１の所定の深さ（Ｙf）まで延び、タブはチャネルから第２の所定の深さ（Ｙ0）まで延びる。基板上の間隔を空けたソース及びドレインの領域間の第１の表面に、ゲート絶縁層を設ける。それぞれ、ソース領域、ドレイン領域及びゲート絶縁層と電気的に接触するソース、ドレイン及びゲートの電極を設ける。
【００５０】
少なくとも第１及び第２の所定の深さは、電界効果トランジスタのしきい値電圧をゲート電極に加える場合、第１の深さにおいて第１の表面に垂直な静電界がゼロになるように選択される。第１及び第２の所定の深さは、また、電界効果トランジスタのしきい値電圧を超える電圧をゲート電極に加える場合、第２の導電型のキャリアが第１の所定の深さから第１の表面に向かって延びるチャネル内を、ソースからドレインに流れることができるように選択される。キャリアは、フェルミタブ領域の中に反転層を作らずに、第１の表面の下側をソース領域からドレイン領域に流れる。第１及び第２の所定の深さは、また、基板接点と基板との間及びポリシリコンのゲート電極とゲート電極との間の電圧の合計に等しく極性が逆の電圧を、ゲートの絶縁層に隣接する基板表面に発生するように選択される。
【００５１】
基板がドーピング濃度Ｎsでドープされ、温度Ｔケルビンで固有のキャリア濃度ｎiを有し、また誘電率εsを有し、電界効果トランジスタが基板と電気的に接触するための基板接点を含み、チャネルが基板の表面から第１の所定の深さＹfまで延び、フェルミタブ領域がチャネルから第２の所定の深さＹ0まで延び、フェルミタブ領域が係数α掛けるＮsのドーピング濃度でドープされ、またゲート電極が第１の導電型のポリシリコンの層を含むと共にドーピング濃度Ｎpでドープされる場合、第１の所定の深さ（Ｙf）は、次の式で示される。
【数６】
2004526295.tif 000005
ここで、ｑは１．６ｘ１０-19クーロンであり、Ｋは１．３８ｘ１０-23ジュール／ケルビンである。第２の所定の深さは、次の式に等しい。
【数７】
2004526295.tif 000006
ここで、φsは２φf＋ｋＴ／ｑＬｎ（α）であり、φfは半導体基板のフェルミ電位である。
【００５２】
［大電流形フェルミＦＥＴの構造］
ここで図１を参照すると、米国特許第５，３７４，８３６号によるＮチャネルの大電流形フェルミＦＥＴが図示されている。当業者は、Ｎ及びＰの領域の伝導性を逆にすることによって、ＰチャネルのフェルミＦＥＴを得ることができることは理解されよう。
【００５３】
図１に示すように、大電流形フェルミＦＥＴ２０は、この図ではＰ型の第１の導電型であり、基板表面２１ａを含む半導体基板２１の中に製造される。この図ではＮ型の第２の導電型のフェルミタブ領域２２が、基板２１内の表面２１ａに形成される。この図ではＮ型で第２の導電型の、それぞれ間隔を空けたソース及びドレイン領域２３及び２４が、フェルミタブ領域２２の中の表面２１ａに形成される。当業者は、ソース及びドレイン領域は表面２１ａ内のトレンチにも形成できることは理解されよう。
【００５４】
ゲート絶縁層２６が、基板２１上の、それぞれ間隔を空けたソース及びドレインの領域２３及び２４の間の表面２１ａに形成される。当業者は周知のように、このゲート絶縁層は一般に、二酸化ケイ素である。しかしながら、窒化ケイ素や他の絶縁体も使用することができる。
【００５５】
ゲート電極が、基板２１の反対側のゲート絶縁層２６の上に形成される。このゲート電極は、ここではＰ型の第１の導電型の多結晶シリコン（ポリシリコン）のゲート電極層２８を含むことが好ましい。導電体のゲート電極層、一般に、金属のゲート電極層２９が、ゲート絶縁層２６の反対側のポリシリコンのゲート電極２８の上に形成される。一般に金属のソース電極３１及びドレイン電極３２も、それぞれソース領域２３及びドレイン領域２４上に形成される。
【００５６】
ここではＰ型の第１の導電型の基板接点３３も、基板２１内の、図示のようにフェルミタブ２２の内部又はタブ２２の外部のいずれかに形成される。図示のように、基板接点３３は、ここではＰ型の第１の導電型にドープされ、比較的高度にドープされた領域３３ａ及び比較的軽度にドープされた領域３３ｂを含む。基板電極３４は、基板との電気的な接触を確立する。
【００５７】
これまで図１を参照して説明した構造体は、米国特許第５，１９４，９２３号及び５，３６９，２９５号の低容量形フェルミＦＥＴの構造体に対応する。これらの応用例の中ですでに説明したように、チャネル３６がソース領域２３とドレイン領域２４との間に作られる。図１ではＹfで示した、表面２１ａからのチャネル深さ、及び図１ではＹ0で示したチャネルの底部からフェルミタブ２２の底部までの深さ、並びに基板２１、タブ領域２２、及びポリシリコンのゲート電極２８のドーピングレベルは、前記の式（１）及び式（２）の関係を用いる高性能で低容量の電界効果トランジスタを提供するように選択される。
【００５８】
さらに図１を参照すると、ここではＮ型の第２の導電型のソース注入領域３７ａが、ソース領域２３に隣接しドレイン領域に向けて設けられる。このソース注入領域は、キャリアをチャネル３６に注入する深さを制御することによって、大電流のフェルミＦＥＴを提供する。ソース注入領域３７ａは、ソース領域２３とドレイン領域２４との間のみに延びる。ソース注入領域は、図１に示すように、ソース領域２３を囲んで、ソース注入タブ領域３７を形成することが好ましい。ソース領域２３の側面及び底面は、ソース注入タブ領域３７によって完全に囲まれる。別の方法では、ソース領域２３は側面がソース注入タブ領域３７によって囲まれるが、底部はソース注入タブ領域３７から突き出ている。さらに別の方法では、ソース注入領域３７ａは、基板２１内の、フェルミタブ２２と基板２１との間の接合部まで延びる。ドレイン注入領域３８ａ、好ましくはドレイン領域２４を囲むドレイン注入タブ領域３８も設ける。
【００５９】
ソース注入領域３７ａ及びドレイン注入領域３８ａ又はソース注入タブ領域３７及びドレイン注入タブ領域３８は、フェルミタブ２２の比較的低いドーピングレベルとソース２３及びドレイン２４の比較的高いドーピングレベルとの中間のドーピングレベルで、ここではＮ型の第２の導電型にドープされることが好ましい。このため、図１に示すように、フェルミタブ２２はＮとして示され、ソース及びドレインの注入タブ領域３７，３８はＮ+と示され、またソース及びドレイン領域２３，２４はＮ++と示される。これにより、ユニジャンクショントランジスタが形成される。
【００６０】
大電流形フェルミＦＥＴは、従来のＦＥＴの約４倍の駆動電流を提供する。ゲート容量は、従来のＦＥＴ装置の約半分である。ソース注入タブ領域３７のドーピング濃度は、チャネル領域３６の中に注入されるキャリアの深さを一般に約１０００オングストローム（１００ｎｍ）に制御する。ソース注入タブ領域３７のドーピング濃度は一般に２Ｅ１８（２×１０18）であり、注入された多数キャリアの望ましい最大幅と少なくとも同じ幅を有することが好ましい。別の方法では、後で説明するが、それはフェルミタブ領域２２と同じ深さまで延びて、しきい値以下の漏洩電流を最小にする。チャネル３６に注入されたキャリア濃度は、ドレインに面するソース注入領域３７ａのドーピング濃度を超えることはできないことが示されるであろう。ソース注入領域３７ａのドレインに面する部分の幅は、一般に、０．０５〜０．１５μmの範囲である。ソース及びドレイン領域２３及び２４のドーピング濃度は、それぞれ、一般に１Ｅ１９（１×１０19）以上である。フェルミタブ２２の深さＹT＝（Ｔf＋Ｙ0）は、約２２００Åであり、ドーピング濃度は約１．８Ｅ１６（１．８×１０16）である。
【００６１】
図１に示すように、大電流形フェルミＦＥＴ２０は、基板表面２１ａ上に隣接するソース注入領域３７ａから隣接するポリシリコンのゲート電極２８まで延びるゲート側壁スペーサ４１も含む。このゲート側壁スペーサ４１は、好ましいことに、隣接するドレイン注入領域３８ａから隣接するポリシリコンのゲート電極２８にも延びる。特に、図１に示すように、ゲート側壁スペーサ４１は、ポリシリコンのゲート電極の側壁２８ａから延びて、それぞれソース及びドレインの注入領域３７ａ及び３８ａの上に重なる。ゲート側壁スペーサ４１が、ポリシリコンのゲート電極２８を取り巻くことが好ましい。また好ましくは、後で詳細に説明するように、ゲート絶縁層２６は、基板表面２１ａのソース注入領域３７ａ及びドレイン注入領域３８ａ上に延び、ゲート側壁スペーサ４１もソース注入領域３７及びドレイン注入領域３８上に延びる。
【００６２】
ゲート側壁スペーサ４１は、後で詳細に説明するような方法で、フェルミＦＥＴ２０のピンチオフ電圧を低下させ、その飽和電流を増加させる。ゲート側壁スペーサは、ゲート絶縁層２６の誘電率よりも大きい誘電率を有する絶縁体であることが好ましい。このため、例えば、ゲート絶縁層２６が二酸化ケイ素である場合は、ゲート側壁スペーサは窒化ケイ素であることが好ましい。ゲート側壁スペーサ２６が窒化ケイ素である場合は、ゲート側壁スペーサは誘電率が窒化ケイ素よりも大きい絶縁体であることが好ましい。
【００６３】
図１に示すように、ゲート側壁スペーサ４１はそれぞれソース及びドレインの領域２３及び２４の上にも延び、それぞれソース及びドレインの電極３１及び３２はゲート側壁スペーサ領域の延長部の中に形成される。従来のフィールド酸化膜又は他の絶縁体４２の領域は、ソース、ドレイン及び基板接点を分離する。当業者は、ゲート側壁スペーサ４１の外面４１ａが断面では曲線で図示されているが、三角形の断面を生じる直線の外面又は長方形の断面を生ずる直交する外面などの他の形状も使用できることも理解されよう。
【００６４】
［低漏洩電流形フェルミ電界効果トランジスタ］
ここで図２Ａ及び図２Ｂを参照する。米国特許第５，３７４，８３６号による短チャネルであるが漏洩電流が少ないフェルミＦＥＴをここで説明する。これらの装置を以後「低漏洩電流形フェルミＦＥＴ」と呼ぶ。図２Ａの低漏洩電流形フェルミＦＥＴ５０は、この図ではＰ型で基板２１に対して高い濃度でドープされた、第１の導電型の底部漏洩電流制御領域５１を含む。このため、それは図２ＡではＰ+と図示される。図２Ｂの低漏洩電流形フェルミＦＥＴ６０は、延びたソース及びドレインの注入領域３７ａ，３８ａを含む。これらの注入領域は、フェルミタブ２２の深さまで延びることが好ましい。
【００６５】
ここで図２Ａを参照すると、底部漏洩電流制御領域５１は、ソース及びドレイン領域２３及び２４の対面する端部の延長部の間から基板２１を横切って延び、またフェルミタブ２２の深さの上からフェルミタブの深さの下まで基板の中に延びる。それは、フェルミチャネル３６の下側でフェルミチャネル３６と整列して配置されることが好ましい。前に記載した式との一貫性を保つために、フェルミチャネル３６から底部漏洩電流制御領域５１の上部までの深さは、Ｙ0と記されている。図２ＡのフェルミＦＥＴトランジスタの残りは、チャネルが短く示されていることを除いて、図１に記載したものと同じである。図２Ａの装置の大電流特性を有しない、漏洩電流が少なく容量が小さい短チャネル形フェルミＦＥＴを提供するには、注入領域３７ａ及び３８ａ及び／又は注入タブ３７及び３８並びにゲート側壁スペーサ領域４１を省略できることは、当業者は理解されよう。
【００６６】
底部漏洩電流制御領域５１は、拡散空乏容量を低く維持しながら、短チャネル形フェルミ電界効果トランジスタ、すなわちチャネル長が約０．５μm未満の電界効果トランジスタの中のドレイン誘導による注入を最小にする。例えば、５ボルトで、３Ｅ−１３Ａ（３×１０-13Ａ）以下の漏洩電流が維持される。
【００６７】
底部漏洩電流制御領域は、式（２）及び式（３）を用いて設計される。ここで、Ｙ0は、図２Ａ及び図２Ｂに示すように、チャネルから底部漏洩電流領域の上部までの深さである。係数αは、底部漏洩電流制御領域５１のＰ+ドーピングとフェルミタブ２２のＮドーピングとの間の比率である。底部漏洩制御領域の中、すなわちゲート２８の下側で、αを約０．１５に設定することが好ましい。ソース及びドレインの領域２３及び２４の下では、αは約１．０に設定されて、拡散空乏容量を最小にする。換言すると、基板２１及びフェルミタブ２２のドーピング濃度は、ソース及びドレインの下の領域にほぼ等しい。このため、前述した設計パラメータに対して、また０．５ミクロンのチャネル幅に対して、底部漏洩制御領域５１内のドーピング濃度は約５Ｅ１７（５×１０17）であり、ドレイン又はソースの拡散電位が５ボルトの場合、タブ接合領域における部分的な空乏に対応するように十分に深い。
【００６８】
ここで図２Ｂを参照する。底部漏洩制御に対する別の設計では、ソース注入領域３７ａ及びドレイン注入領域３８ａの深さが、好ましくはフェルミタブの深さ（Ｙf＋Ｙ0）まで延びる。図２Ｂに示すように、ソース注入タブ３７及びドレイン注入タブ３８の全体の深さは、フェルミタブの深さまで延びることが好ましい。注入タブ３７及び３８の底部とフェルミタブ２２の底部との間の分離距離は、好ましくはチャネル長の半分未満、さらに好ましくはほぼゼロである。これらの状態のもとでは、注入タブ３７及び３８のドーピング濃度は、約１．５Ｅ１８／ｃｍ3（１．５×１０18／ｃｍ3）である。基板接点領域３３ｂの深さも、フェルミタブの深さに達するまで延長されることが好ましい。図２ＢのフェルミＦＥＴトランジスタ６０の残りは、チャネルが短く示されていることを除いて、図１に記載したものと同一である。
【００６９】
［形状付けられたタブ形フェルミしきい値電界効果トランジスタ］
ここで図３を参照すると、米国特許第５，５４３，６５４号によるＮチャネルの形状付けられたタブ形フェルミＦＥＴが図示されている。当業者は、Ｎ及びＰの領域の伝導性を逆にすることによって、ＰチャネルのフェルミＦＥＴを得ることができることは理解されよう。図３に示すように、形状付けられたタブ形フェルミＦＥＴ２０’は、タブ深さが均一な図１のタブ２２ではなく形状付けられたタブ２２’が存在することを除いて、図１の大電流形フェルミＦＥＴ２０と同様である。注入タブ及び注入領域は存在するが、図示されていない。
【００７０】
さらに図３を参照する。形状付けられたタブ２２’は、基板面２１ａからそれぞれ間隔を空けたソース及びドレインの領域２３，２４の少なくともいずれかの下までの第１の所定の深さＹ1を有する。この形状付けられたタブ２２’は、基板面２１ａからチャネル領域３６の下までの第２の所定の深さＴ２を有する。本発明によれば、形状付けられたタブ２２’を作るように、Ｙ2はＹ1とは異なり、好ましくはＹ1よりも小さい。別の方法で説明すると、タブ２２’と基板２１との間の接合部は、チャネルの下のタブＦＥＴ基準によって指示された位置に対応して、ソース及びドレインの領域２３及び２４から離れるように押し下げられて、ソースまたはドレインの拡散容量を減少させ、これにより、形状付けられたタブ形フェルミＦＥＴが低電圧で動作できるようにされる。タブ２２’はソース領域２３又はドレイン領域２４の下でのみ形状付けられて、非対称の装置を作ることは、当業者は理解されよう。しかしながら、タブがソース２３及びドレイン２４の下で形状付けられる対称的な装置も、好ましいことに形成される。
【００７１】
第２の所定の深さＹ2は、米国特許第５，１９４，９２３号及び５，３６９，２９５号の低容量形フェルミＦＥＴ（タブＦＥＴ）の基準に基づいて選択される。深さＹf及びＹ0を決定し共に第２の所定の深さＹ2を形成するこれらの基準は、前に説明した。
【００７２】
第１の所定の深さ（Ｙ1）は、第２の所定の深さＹ2よりも大きくなるように選択される。第１の所定の深さは、ゼロの電圧がソース接点３１及びドレイン接点３２にそれぞれ印加される場合、第１の所定の深さＹ1とソース領域及び／又はドレイン領域との間のタブ領域２２’を空乏化するように選択されることも好ましい。従って、Ｙnと記された領域全体が、好ましいことに、それぞれゼロのソースバイアス又はドレインバイアスのもとで全面的に空乏化される。この基準に基づいて、Ｙ1は次の式によって決定される。
【数８】
2004526295.tif 000007
ここで、Ｎsubは基板２１のドーピング濃度であり、Ｎtubは形状付けられたタブ２２’のドーピング濃度である。
【００７３】
［短チャネル形フェルミＦＥＴ］
ここで図４を参照すると、米国特許第５，８１４，８６９号による短チャネルでＮチャネルのフェルミＦＥＴ２０”が示されている。当業者は、Ｎ及びＰの領域の伝導性を逆にすることによって、ＰチャネルのフェルミＦＥＴを得ることができることは理解されよう。図４に示すように、フェルミタブ２２”は、基板表面２１ａから第１の深さ（Ｙf＋Ｙ0）に延びる。それぞれ間隔を空けたソース及びドレインの領域２３及び２４が、領域２３ａ及び２４ａで示すように、タブ領域の中に配置される。しかしながら、それぞれソースまたはドレインの領域２３及び２４は、さらに、基板表面２１ａからタブ深さを超えて延びる。ソースまたはドレインの領域２３及び２４は、基板表面２１ａに沿った方向にタブ領域を超えて横方向にも延びる。
【００７４】
チャネル深さＹf及びチャネルからのタブ深さＹ0は、ゲート電極がしきい値電位のときに、基板表面から深さＹfへのチャネル３６内で基板表面に垂直な静電界を最小にするように選択される。すでに説明したように、これらの深さは、電界効果トランジスタに対して半導体基板２１のフェルミ電位の２倍のしきい値電圧を発生するように選択されることが好ましい。これらの深さは、電界効果トランジスタのしきい値電圧を超える電圧をゲート電極に印加すると、深さＹfから基板表面２１ａに向かって延びるチャネル領域内を第２の導電型のキャリアがソース領域からドレイン領域に流れることができるように選択される。キャリアはチャネル内に反転層を作ることなく、基板表面の下側をソース領域からドレイン領域のチャネル領域の中を流れる。従って、最適ではないが、図４の装置は、従来のＭＯＳＦＥＴトランジスタよりもはるかに大きい飽和電流を発生することができ、オフ状態のゲート容量を著しく減少させる。ドレイン容量は、標準的なＭＯＳＦＥＴ装置と同様になる。
【００７５】
図４では、ソースまたはドレイン領域が基板面２１ａに直交する深さ方向及び基板面２１ａに平行な横方向にタブ領域を超えて延びることは理解されよう。しかしながら、側壁の寄生容量を減少させるために、タブ２２”はソース及びドレイン領域を超えて横方向に延びて、ソース及びドレイン領域が深さ方向にタブを通って突き出るようにすることが好ましい。
【００７６】
ここで図５を参照すると、米国特許第５，８１４，８６９号による短チャネル形フェルミＦＥＴの第２の実施形態が示されている。トランジスタ２０”’は、ソース及びドレインの延長領域２３ｂ及び２４ｂがそれぞれ基板２１内の基板面２１ａにおいてそれぞれチャネル３６の中に延びるソース及びドレイン領域２３’及び２４’に隣接して設けられていることを除いて、図４のトランジスタ２０”と同様である。
【００７７】
図５に示すように、ソース及びドレインの延長領域２３ｂ及び２４ｂはそれぞれ、ソース及びドレイン領域２３’及び２４’とほぼ同じドーピング濃度に高度にドープ（Ｎ++）される。延長部２３ｂ及び２４ｂが、従来のＭＯＳＦＥＴ装置の軽度にドープされたドレイン構造体のように軽度にドープされているのではないことは理解されよう。むしろ、それらをソース及びドレイン領域と同じドーピング濃度でドープし、漏洩を減少し飽和電流を増加するために、実用上できるだけ高度にドープすることが好ましい。
【００７８】
ソース及びドレインの延長領域２３ｂ及び２４ｂは、前述した電荷共有によりドレインの電圧感度を減少する。残念なことに、図５の装置は、通常、図１及び図２の完全に囲まれたソース及びドレイン領域のような低い容量を示さない。ソースまたはドレインの延長領域２３ｂ及び２４ｂの寸法を保つために、ソース及びドレイン自体に一般的に使用される軽く移動が早い素子ではなく、ヒ素又はインジウムのような重く移動が遅いドーパントをソース及びドレインの延長領域に用いることが好ましいことは、当業者は理解されよう。
【００７９】
［ドレインフィールドの終端を含む短チャネル形フェルミＦＥＴ］
本願ではバイナルＦＥＴとも呼ばれる、米国特許第５，６９８，８８４号による、ドレインフィールドの終端領域を含む短チャネルフェルミしきい値形電界効果トランジスタのアーキテクチャをここで説明する。Ｎ及びＰ領域の導電性を逆にすることによって、ＰチャネルのバイナルＦＥＴを得ることができることは、当業者は理解されよう。
【００８０】
図６及び図７は、それぞれバイナルＦＥＴの第１及び第２の実施形態を示す。図６に示すように、バイナルＦＥＴ６０は、この図ではＰ型の第１の導電型の半導体基板２１を含む。半導体基板２１はバルク半導体材料上に形成された１つ以上のエピタキシャル層をも含むため、基板表面２１ａは実際にバルク半導体材料の外面ではなくエピタキシャル層の外面であることは、当業者は理解されよう。
【００８１】
さらに図６を参照すると、第２の導電型（ここではＮ型）の第１のタブ領域６２が、基板２１上の表面２１ａに形成され、基板表面２１ａから第１の深さＹ3に延びている。ここではＰ型の第１の導電型の第２のタブ領域６４が、第１のタブ領域６２の中に含まれる。この第２のタブ領域６４は、基板表面２１ａから第２の深さＹ2まで基板の中に延びる。第２の深さＹ2は、第１の深さＹ3よりも浅い。第１のタブ領域６２の中の第２のタブ領域６４は、第１のタブ領域６２を超えて横方向にも延びる。第２のタブ領域６４は、後で説明するが、ドレインフィールド終端（ＤＦＴ）領域を形成する。ここではＮ型の第２の導電型の第３のタブ領域６６は、第２のタブ領域６４の中に含まれる。この第３のタブ６６は、基板表面から第３の深さＹ1だけ基板２１の中に延びる。ここで、第３の深さＹ1は第２の深さよりも浅い。第３のタブ６６は、後で説明するように、エピタキシャル層の中に形成されることが好ましい。
【００８２】
さらに図６を参照すると、第２の導電型（ここではＮ+）の、それぞれ間隔を空けたソース及びドレインの領域２３及び２４が、第１のタブ領域６２の中に形成され、基板表面２１ａから基板の中に第４の深さＹ4まで延びている。図６に示すように、この第４の深さＹ4は第３の深さＹ1よりも深い。図６に示すように、第４の深さＹ4は、第２の深さＹ2よりも深いが、第１の深さよりも浅い。このため、それぞれソース及びドレインの拡散部２３及び２４は、それぞれ第３および第２のタブ６６及び６４を通り第１のタブ６２の中に延びる。図７に示すようなバイナルＦＥＴ６０’の第２の実施形態では、第４の深さＹ4は第３の深さＹ1よりも深いが第２の深さＹ2よりも浅いため、ソース及びドレイン領域は第３のタブ６６を通って第２のタブ６４の中に延びるが、第１のタブ６２の中には入らない。
【００８３】
図６及び図７の、それぞれバイナルＦＥＴトランジスタ６０及び６０’は、ゲート絶縁層２６及びここではＰ型の第１の導電型の多結晶のシリコン層２８を含むゲート電極も含んでいる。ソース、ゲート及びドレインの接点３１，２９及び３２も、すでに説明したように含まれる。基板接点３４も含まれる。この基板接点は、表面２１ａの反対側に示されているが、前の実施形態のように、表面２１ａに隣接して設けることもできる。
【００８４】
図６及び図７のバイナルＦＥＴ６０及び６０’は、ソース領域２３とドレイン領域２４との間に延びる、基板２１内の層の観点から説明することもできる。この点で考察すると、第３のタブ６６は、基板の中の基板表面に、ソース領域２３からドレイン領域２４に延びると共に、基板表面から第１の深さＹ1まで基板の中に延びる第２の導電型の第１の層６６ａを作る。第２のタブ６４は、ソース領域２３からドレイン領域２４に延び、また基板表面からの第１の深さＹ1から第２の深さＹ2まで基板の中に延びる第１の導電型の第２の層６４ａを基板内に作る。第２の層６４ａは、後で説明するように、ドレインフィールド終端手段として動作する。第１のタブ６２は、ソース領域からドレイン領域に延びまた基板表面からの第２の深さＹ2から第３の深さＹ3まで基板の中に延びる第２の導電型の第３の層６２ａを基板の中に作る。
【００８５】
このように観察すると、図６の実施形態では、第３の層６２ａは、領域６２ｂで示すように、ソース底部２３ａからドレイン底部２４ａまで延びる。図７の実施形態では、それぞれ第２及び第３の層６４ａ及び６２ａは、領域６４ｂ及び６２ｂで示すように、両方ともソース底部２３ａからドレイン底部２４ａまで延びる。
【００８６】
図６及び図７のバイナルＦＥＴは、もとのタブの中にコントラドープされ埋め込まれたタブ６４を含むタブＦＥＴとみなすこともできる。さらに別の方法では、バイナルＦＥＴは、チャネル領域６６ａの下側に第１の導電型の埋込層６４ａを含むタブＦＥＴとみなすことができる。後で詳細に説明するように、第２の層６４ａを含む第２のタブ６４はドレインフィールド終端（ＤＦＴ）手段として動作し、印加されたドレインバイアスがキャリアをソース領域からチャネル領域の中又はチャネル領域の下に注入されないようにすることによって、ソース領域をシールドする。従って、第２のタブ６４及び第２の層６４ａも、ドレインフィールド終端（ＤＦＴ）領域と呼ぶことができる。
【００８７】
図６及び図７のバイナルＦＥＴ６０及び６０’の動作は、米国特許第５，６９８，８８４号の中で詳細に説明されているため、本願では再度説明しない。
【００８８】
［金属ゲート形フェルミＦＥＴトランジスタ］
公開されたＰＣＴ出願第ＷＯ９９／１７３７１号によれば、フェルミＦＥＴにコントラドープされたポリゲート（contra-doped polygate）ではなく金属ゲートを用いることによって、過度に漏洩電流を増加させること及び／又は必要以上に飽和電流を減少させることなく、フェルミＦＥＴトランジスタのしきい値電圧を低下させることができる。
【００８９】
図８は、金属ゲート形フェルミＦＥＴの実施形態を示す。この実施形態は、本願の図４に示す米国特許第５，５４３，６５４号のＮチャネルの短チャネル形フェルミＦＥＴの後にパターン化される。しかしながら、金属ゲート形フェルミＦＥＴ技術はそのしきい値電圧を低下させるために全てのフェルミＦＥＴに適用することができることは、当業者は認識されよう。
【００９０】
図８に示すように、金属ゲート形フェルミＦＥＴ１１０は、図４のＰ型ポリシリコンのゲート２８及び金属ゲートの電極層２９ではなく金属ゲート２８’を含む。説明を容易にするために、トランジスタ１１０の他の全ての素子は図４から変更しない。従って、図１１に示すように、金属ゲート２８’はゲート絶縁層２６上に直接含まれる。別の言い方をすると、フェルミＦＥＴ１１０の金属ゲート２８’は、ゲート絶縁層上に直接配置されるドープされたポリシリコンを含まない。このため、接点電位は、ポリシリコンのフェルミ電位によって制御されない。金属ゲートは複数の層を含み、ゲート絶縁層上に直接配置された層はドープされたポリシリコンを含まないことは理解されよう。
【００９１】
具体的に言うと、仕事関数がシリコンのバンドギャップのほぼ中心にある金属、ケイ素化合物、又は他の金属合金は、有害な二次元効果を過度に増やすことなくフェルミＦＥＴのしきい値を著しく減らすことができる。
【００９２】
仕事関数が約４．８５Ｖの材料は、対称的なＮチャネル及びＰチャネルのドーピングを結果として生じることができるため、フェルミＦＥＴの構造体には特に好ましい。他の材料を使用して、希望する性能にもよるが、比較的低いしきい値をＮ又はＰチャネルの装置に与えることもできる。Ｐ型シリコンとｎ型シリコンとの間の仕事関数を有する金属又は金属合金を使用することが好ましい。
【００９３】
［トレンチゲート形フェルミＦＥＴトランジスタ］
ここで図９を参照すると、本発明の実施形態によるＮチャネルのトレンチゲート形フェルミＦＥＴ９０の断面図が示されている。当業者は、Ｎ及びＰの領域の伝導性を逆にすることによって、Ｐチャネルのトレンチゲート形フェルミＦＥＴを得ることができることは理解されよう。図９に示すように、これらの実施形態は、表面１２１ａを有する、ここではＰ型の第１の導電型の半導体基板１２１を含む。基板１２１は、実際は、ここではＮ型の第２の導電型の基板１３３の中の第１の導電型の井戸領域であることは理解されよう。特に、Ｎチャネルのトレンチゲート形フェルミＦＥＴは、一般に、Ｎ型基板１３３の中のＰ型井戸１２１の中に形成されるが、Ｐチャネルのトレンチゲート形フェルミＦＥＴは、井戸領域を必要とすることなく、Ｎ型基板の中に形成される。Ｎ型及びＰ型の両方のトレンチゲート形フェルミＦＥＴは、よくＣＭＯＳ基板と呼ばれる単一の半導体基板の中に集積することができることも理解されよう。最後に、基板１３３及び／又は井戸領域１２１は、バルクの半導体材料の上に形成された１つ以上のエピタキシャル層も含むため、基板表面１２１ａは実際にはバルクの半導体材料の外面ではなく、エピタキシャル層の外面であることは、当業者は理解されよう。
【００９４】
さらに図９を参照すると、フェルミタブとも呼ばれる、ここではＮ型の第２の導電型のタブ領域１２２が、半導体基板１２１の中の表面１２１ａに設けられて、表面１２１ａから第１の深さＸiまで半導体基板の中に延びている。ここではＮ型の第２の導電型の、それぞれ間隔を空けたソース及びドレインの領域１２３及び１２４も、タブ領域１２２の中の表面１２１に設けられる。図９に示すように、ソース及びドレインの領域１２３及び１２４は、タブ領域１２２と、ここではＮ型の第２の導電型の単一の導電接合すなわちユニジャンクションを形成する。これらの間隔を空けたソース及びドレイン領域は、Ｎ++で示すように高度にドープされて、第１の深さＸiより浅い第２の深さＸjまでタブ領域１２２の中に延びる。
【００９５】
トレンチ１３４が間隔を空けたソース及びドレインの領域１２３と１２４との間のタブ領域１２２の中に設けられ、表面１２１ａからタブ領域１２２の中に第３の深さＸ3まで延びている。この第３の深さＸ3は第２の深さＸjよりも深いが、第１の深さＸiよりも浅い。トレンチ１３４は図９では断面が長方形で示されているが、Ｕ，Ｖ又は角が丸い長方形の断面など、他の多くの形状の断面も使用できる。ゲート電極１２８及びゲート絶縁層１２６から構成する絶縁されたゲート電極が、トレンチ１３４の中に設けられる。ゲート電極１２８は幅Ｌdを有し、ソースまたはドレイン領域１２３／１２４の下方に分量Ｘdまで延び、ソース及びドレイン領域の上方に分量Ｘoまで延びる。
【００９６】
ソース及びドレインの電極１３１及び１３２は、例えば、それぞれソース及びドレインの領域１２３及び１２４と電気的に接触する表面１２１ａ上に設けられる。絶縁領域１４２を設けて、ソース及びドレインの電極１３１及び１３２を分離する。基板接点も、表面１２１ａ上及び／又は基板の反対側の表面上に設ける。最後に、図９に示すように、基板（又は井戸）１２１がドーピング濃度Ｎaでドープされ、タブ１２２がドーピング濃度Ｎdでドープされる。
【００９７】
さらに図９を参照する。本発明の実施形態によれば、タブとトレンチの床面との間の距離Ｙ0は、第１の深さＸiから第３の深さＸ3を引いた値に等しく、次のように式（５）に基づいて設定される。
【数９】
2004526295.tif 000008
ここで、Ｎdはタブ１２２のドーピング濃度であり、このドーピング濃度は変化するが、トレンチの床面と基板１２１との間のタブ１２２の平均のドーピング濃度であることが好ましい。Ｎaは基板すなわち井戸のドーピング濃度であり、Ｎaは変化するが、ゲート１２８の下側でタブ１２２に隣接する位置のドーピング濃度であることが好ましい。ｎiは温度Ｔケルビンにおける材料の固有のキャリア濃度である。εsは材料の誘電率（シリコンの場合、ｋは１．３８ｘ１０-23ジュール／ケルビン）である。そして、ｑは１．６ｘ１０-19クーロンである。
【００９８】
式（５）は、トレンチ１３４の下側のタブ１２２の中の空乏領域の長さを定義することができる。この空乏領域が、第３の深さＸ3から第１の深さＸjまでのトレンチ１３４の下側のタブ領域１２２を完全に空乏化するように延びることが好ましい。
【００９９】
本発明の実施形態では、Ｙ0が式（５）で定義された距離に完全に等しい場合、トレンチゲート形フェルミＦＥＴのしきい値電圧は、シリコン基板とゲート材料との間の仕事関数の差に等しくなる。言い方を変えると、トランジスタのしきい値は基板のフェルミ電位の２倍になる。これにより、装置のしきい値電圧ではゼロとなる、チャネル領域の中で可能な縦方向の電界が最も低くなる装置を結果として生ずる。このため、電界効果トランジスタのしきい値電圧を絶縁されたゲート電極に印加すると、第３の深さＸ3において基板の表面に垂直なゼロの静電界が生じる。適当なゲート材料を正しく選択すると、「理想的な」トレンチゲート形フェルミＦＥＴトランジスタを作ることができる式（５）の基準をなお満足させながら、数ミリボルト以下から１ボルト以上のしきい値を結果として生ずることができる。
【０１００】
トランジスタのしきい値を「理想的な」値の上又は下のいずれかに調整することは、縦方向の電界を少し増やすだけで可能である。このため、縦方向の電界は、タブ領域１２２を含まない電界効果トランジスタが発生する電界の大きさよりも、少なくとも１桁小さく維持される。他の実施形態では、電界は、タブ領域１２２を含まない電界効果トランジスタが発生する電界の１／２未満である。さらに他の実施形態では、縦方向の電界は、タブ領域１２２を含まない電界効果トランジスタが発生する電界の１／５未満である。さらに別の実施形態では、静電界は７００Ｖ／ｃｍ未満であり、これは縦方向の電界が約１０，０００Ｖ／ｃｍと約１００，０００Ｖ／ｃｍとの間の従来の電界効果トランジスタと比較することができる。Ｙ0の実際の値を式（５）の中で定義された値から変えることによって、縦方向の電界を増加させることができる。Ｙ0を増加することにより、装置のしきい値をゼロに低下することができる。
【０１０１】
従来の表面チャネルトランジスタ及び従来の埋込みチャネル電界効果トランジスタは、一般に、ゲート絶縁体の厚さに対して強いしきい値感度を有する。極めて対照的なことに、フェルミＦＥＴトランジスタの実施形態では、ゲート絶縁体の厚さに対する感度がほとんど又は全くないため、しきい値電圧はトレンチ床面上の絶縁層１２６の厚さには無関係のままである。このことは、しきい値電圧においては、絶縁体の電界は、しきい値電圧の極めて近くでゼロを通り、負方向から正方向に切り替わるという事実による。
【０１０２】
図１０Ａ及び図１０Ｂは、それぞれトレンチゲート形フェルミＦＥＴトランジスタ及び従来の表面チャネルトランジスタに対して印加されたゲートバイアス対ゲート絶縁体（例えば、酸化物）の電界を図表で示す。図１０Ａ及び図１０Ｂでは、また後に続く全てのシミュレーション結果では、シミュレーションは次の特性を有するトランジスタに対して行われた。
ドレインのチャネル長、             Ｌd＝０．１８μm；
ゲート酸化物（絶縁体）の厚さ、     Ｔox＝３５Å；
動作ドレイン電圧、          Ｖd＝２．５ボルト；
漏洩電流（１．８Ｖにおける）、     Ｉdss＝２０ｐＡ／μm
図１０Ａに示すように、ゲート絶縁体の厚さには無関係に、トレンチゲート形フェルミＦＥＴの電界は低く、しきい値は１つである。これとは対照的に、図１０Ｂに示すように、従来の表面チャネルトランジスタは電界が高く、しきい値はゲート酸化物の厚さに大きく依存する。
【０１０３】
さらに、例えば、Panousisへの米国特許第４，８３５，５８５号、Solomonへの米国特許第５，１０８，９３８号及びIwamatsuへの米国特許第５，１４２，６４０号の中で説明したような、従来のトレンチゲート形電界効果トランジスタは、ゲート絶縁体の厚さに対してしきい値電圧の強い依存性を示す。換言すると、フェルミＦＥＴでない装置では、トレンチの角又は頂点などの誘電体が厚い領域ではしきい値電圧が高くなるため、トレンチにおけるチャネルの形成は均一でなくなる。これとは極めて対照的に、本発明の実施形態によるトレンチゲート形フェルミＦＥＴは、頂点でのゲート絶縁体の厚さにかかわらず、装置全体にわたってしきい値を均一にすることができる。
【０１０４】
図１０Ａ及び図１０Ｂに示すように、本発明の実施形態によるトレンチゲート形フェルミＦＥＴは、ゲート誘電体の厚さに対するしきい値電圧の感度を極めて低くすることができる。これにより、チャネル全体を一体として動作させることができ、このことは高いＧm及び極めて急速な動作を提供することができる。全く対照的に、表面チャネル装置及び従来の埋込みチャネルトランジスタの酸化物の厚さに対するしきい値感度は著しく高い。トレンチの頂点に隣接した場所で生ずるより厚い誘電体は、トレンチが長方形、丸みが付いた長方形、Ｖ字形又はＵ字形の場合でも、トランジスタを薄い領域で最初に動作させ、次ぎに遅れて厚い領域で動作させるため、オン抵抗を増加させ、またしきい値以下でのスイング（subthreshold swing）及びＧmを減少させる。
【０１０５】
図１１Ａ及び図１１Ｂは、それぞれトレンチゲート形フェルミＦＥＴトランジスタ及び従来のトレンチゲート形ＭＯＳＦＥＴトランジスタの実施形態の断面図であり、その中のチャネルの形成を図示すると共に対照させている。図１１Ａ及び図１１Ｂでは、全てのソース、ドレイン及びゲート電極は０Ｖのため、装置はオフである。図１１Ａに示すように、タブ１２２と井戸（すなわち基板）１２１との間に形成されたＰ／Ｎ接合により、タブ１２２及び井戸１２１の両方の中に空乏層が発生する。このため、空乏領域１２２ｂ及び空乏でない領域１２２ａがタブ１２２内に作られ、また空乏領域１２１ｂ及び空乏でない領域１２１ａが基板すなわちタブ１２１の中に作られる。
【０１０６】
図１１Ａに示すように、タブ領域１２２は、トレンチの床面から空乏化された領域１２２ｂ及び１２１ｂの界面における、タブ１２２と井戸１２１との間のＰ／Ｎ接合部までのトレンチ１３４の下側が完全に空乏化される。これにより、トレンチ１３４の下側に制限され、トレンチの幅Ｌdにわたって延び、厚さがトレンチの下側及びトレンチの幅Ｌdにわたって均一なチャネル１４０が作られる。このため、第２の導電型のキャリアが、電界効果トランジスタのしきい値電圧がゲート電極１２８に印加されると、タブ領域１２２の中のトレンチ１３４の下側の第３の深さＸ3を流れる。さらに、第２の導電型のキャリアが、電界効果トランジスタのしきい値電圧を超える電圧がゲート電極１２８に印加されると、トレンチ１３４の下側のタブ領域１２２の中を流れ、第３の深さＸ3から第１の深さＸiに向かって延びる。また、チャネル１４０の長さはトレンチの幅Ｌdに比例し、第１の深さＸiと第２の深さＸjとの間の差には無関係である。
【０１０７】
極めて対照的に、図１１Ｂの従来のトレンチＭＯＳＦＥＴでは、チャネル長は、一般に、次の式：Ｌeff≒Ｗ＋２Ｄに基づく、トレンチの深さに強く影響される関数である。ここで、Ｌeffは有効チャネル長、Ｗはトレンチの幅、そしてＤはトレンチがソース及びドレインの深さを超える深さである。このため、トレンチの深さの小さな変化は、従来のＭＯＳＦＥＴ内の有効チャネル長に対しては比較的大きな変化をもたらすが、トレンチゲート形フェルミＦＥＴのしきい値電圧にはわずかな変動しか与えない。このことは、従来のＭＯＳＦＥＴが得ることができるものよりも極めて大きな処理の安定性を提供することができる。
【０１０８】
前述したように、Ｎチャネル及びＰチャネルのトレンチゲート形フェルミＦＥＴは集積基板の中に集積化され、論理メモリ、マイクロプロセッサ及び／又は他の用途に対する高性能なＣＭＯＳの用途を提供することができる。その上、トレンチゲート形フェルミＦＥＴは、高周波数で高電力の動作に特に良く適合することができる電力増幅器を含むラテラル電力装置（lateral power device）にも良く適合する。これらのラテラルトランジスタでは、ドレイン領域１２４の下側のタブ１２２の空乏化されない部分１２２ａの幅及びドーピングレベルを、電流経路に沿って傾斜濃度を有する垂直ドリフト領域として機能するように「調整」することができる。このため、単一の導電率の階段接合を、ソース１２３とタブ１２２との間及びドレイン１２４とタブ１２２との間に設ける必要はない。フェルミＦＥＴのチャネルの大きな有効移動性と組み合わされたドレイン領域は、高いブレイクダウン電圧、低いオン抵抗及び通常ヒ化ガリウムのようなよりエキゾティック半導体（more exotic semiconductor）に関連した動作周波数を有するＲＦ電力増幅器を作るように組み合わせることができる。
【０１０９】
［トレンチゲート形フェルミＦＥＴの製造工程］
トレンチゲート形フェルミＦＥＴトランジスタを形成する製造工程をここで説明する。以下に示すように、トレンチゲート形フェルミＦＥＴを作る製造工程は、従来のＭＯＳＦＥＴ及び／又はフェルミＦＥＴを形成するために使用するものよりも著しく短く及び／又は簡単にすることができる。工程を短く及び／又は簡単にできる１つの理由は、ゲートの構造体を他のドーピングが行われた後に作ることができるためである。これにより、ゲート、ソース、ドレイン及びチャネルを自己整列させることができる。
【０１１０】
図１２Ａ〜図１２Ｆは、本発明の実施形態による中間の製造段階の間の、本発明の実施形態によるトレンチゲート形フェルミＦＥＴの断面図である。Ｎチャネルのトレンチゲート形フェルミＦＥＴの製造が図示される。しかしながら、導電型を逆にすることによって、Ｐチャネルのトレンチゲート形フェルミＦＥＴも形成することができる。
【０１１１】
ここで図１２Ａを参照すると、単結晶のシリコン基板又はシリコン・オン・インシュレータ基板などのＰ型基板１３３が設けられている。最初の酸化被膜２０２又は他の絶縁層を、従来の技術を用いて形成する。フォトレジスト層のようなマスク２０４をパターン化して、トランジスタの位置を規定する。従来のフィールド酸化物及び／又はトレンチ絶縁部も設ける。マスク２０４は、後で説明するように、各種のイオン２１０を注入する埋込みウィンドウを規定する。
【０１１２】
さらに図１２Ａを参照する。Ｐイオンを注入してＰ井戸１２１を形成する。Ｎイオンを注入してＮ-タブ１２２’を形成し、Ｎ+イオンを注入してソースまたはドレイン領域１２５を形成する。領域１２１，１２２’及び１２５を形成する注入の順序は任意であるため、例えば、ソースまたはドレイン領域１２５をタブ領域１２２’の前に注入することができ、これらの領域のいずれか又は両方は井戸領域１２１を形成する前に注入することができることは理解されよう。Ｐ型の基板を使用してＮチャネルのトレンチゲート形フェルミＦＥＴを製造する場合は、井戸領域１２１を形成する必要がないことも理解されよう。注入技術は当業者には周知であるため、本願ではこれ以上説明する必要はない。また図１２Ａに示すように、ソースまたはドレイン領域１２５の注入は、後で詳細に説明するが、垂直面から傾斜角θで行われる。
【０１１３】
ここで図１２Ｂを参照する。マスク２０４を取り除き、任意の窒化ケイ素の層２０６を従来の技術を用いて形成する。次に、第２のフォトレジスト層のような第２のパターン化されたマスク２０８を形成して、トレンチを定義する。次に、図１２Ｃに示すように、マスク２０８を使用して窒化物の層２０６をエッチングする。次に、この窒化物の層２０６をマスクとして使用して、トレンチ１３４を形成する。このトレンチ１３４はソースまたはドレイン領域１２５を通ってエッチングされて、間隔を空けたソース及びドレインの領域１２３及び１２４を形成し、部分的にタブ領域１２２の中にエッチングされて、前述した深さＹ0を形成する。
【０１１４】
このように、トレンチ及びゲートが、ソースまたはドレイン、タブ及び井戸に対する注入を行った後で形成される。従って、ゲート構造体を作る前に注入２１０を完了することができるため、高濃度のＮ+注入を行って、約１５°を超える大きな傾斜角θを用いて、ソースまたはドレイン領域１２５を形成することができる。このため、ゲート電極を製造し、次ぎにこのゲート電極を用いて自己整列したソース及びドレインの領域をその後で形成するような工程と比較すると、浅く急峻なソースまたはドレイン領域１２３及び１２４を形成することができる。従来の工程では、浅く急峻なソースまたはドレイン領域を設けるために望ましい大きな傾斜角θは、ソース及びドレインの領域とゲートとの間の位置合わせ不良をもたらすことがある。これとは極めて対照的に、トレンチ１３４及びゲートをソースまたはドレイン領域の形成に続いて形成するため、図１２Ａでは、垂直面から１５°以上の大きな傾斜角θを使用して、ソースまたはドレイン領域１２５を形成することができる。タブ領域１２２’及び／又は井戸１２１を形成するには、小さい傾斜角を用いる又は傾斜角を使用しないこともある。
【０１１５】
式（５）に基づいてフェルミＦＥＴの性能を最適にできるように、トレンチ深さＸ3をソース１２３、ドレイン１２４及びタブ１２２の埋込みプロフィールに適合させる必要があることも理解されよう。実際の注入プロフィールを理論的に予測することは若干難しいため、埋込み物及び熱工程を含む試験ウエハを作り、次に周知の量だけウエハの表面の中をエッチングすることによって、トレンチの深さＸ3を実際の埋込みプロフィールに適合させることができる。次に、これらのサンプルを、後で説明するように、容量−電圧（ＣＶ）技術を用いて測定し判断することができる。
【０１１６】
ここで図１２Ｄを参照すると、ゲートの絶縁層１２６が形成されている。このゲート絶縁層１２６は、従来の熱酸化技術及び／又は従来の化学気相蒸着技術を用いて形成され、二酸化ケイ素の層を形成する。多層の酸化物の材料も使用することができる。窒化ケイ素などの他のゲート絶縁層も使用することができる。さらに、高温のアニールは図１２Ａ〜図１２Ｃとの関連においてすでに行われたので、ＰＺＴのような強誘電体材料を含む誘電率が高い材料などのエキゾティック誘電体材料（exotic dielectric material）も使用できるが、これらの材料に限定されることはない。当業者は周知であるが、これらの材料の特性は、高温に極めて敏感である。高温のアニールはすでに行われているので、それらをトレンチゲート形フェルミＦＥＴトランジスタに使用することができる。
【０１１７】
ここで図１２Ｅを参照する。ゲート電極の材料１２８’をブランケット蒸着（blanket-deposite）し、次ぎにエッチバックするか又は平坦化して、図１２Ｆのゲート電極１２８を形成する。いくつかの実施形態では、タングステンをゲート電極に使用し、従来の蒸着技術を用いて蒸着し、次ぎに化学機械研磨法（ＣＭＰ）を用いて、例えば窒化物の層２０６をストップとして用いて平坦化する。
【０１１８】
図１２Ｆに示すように、ゲート電極１２８をオーバエッチング及び／又は分離エッチング工程を行って、ゲート電極１２８を基板１３３の表面１２１ａより凹ませる。後で説明するように、ゲート電極１２８を、電界効果トランジスタ内のドレイン電流を減少させずに、絶縁されたゲート電極と間隔を空けたソース及びドレインの領域１２３及び１２４との間の容量を最小にする深さだけ、表面より凹ませることが好ましい。最後に、窒化物の層及び／又は酸化物の層２０６及び２０２を取り除き、絶縁層１４２及びソース及びドレイン接点１３１及び１３２（図９）を従来の技術を用いて形成する。さらに、上側及び／又は下側の基板接点も、従来の技術を用いてこの工程の中に組み込む。装置の分離工程も、前述した処理の前又は後に組み込む。
【０１１９】
このように、図１２Ａの注入工程に続くアニール動作の後で、高温の工程を減らす、また好ましくは削除することができる。従って、従来のトランジスタでは容易に使用することができない多くの他のゲート誘電体材料を使用することができる。
【０１２０】
［電気的シミュレーション］
前述のプロセスシミュレーションからの構造ファイルを、Ｎチャネルトランジスタをシミュレートするために、Atlasシミュレーションプログラムの入力として使用した。このシミュレーションは、デフォルトの移動度パラメータを使用し、４．６３ｅＶの仕事関数値をゲート材料に割り当てる。この実施例では、タングステンを使用した。他の全ての電極をニュートラルとして定義した。
【０１２１】
図１３は、同じアーキテクチャを用いて作られ、全ての電極のバイアスをゼロに設定したトレンチゲート形フェルミＦＥＴ（左側）の実施形態及び従来のトレンチＭＯＳＦＥＴ（右側）の中に存在する自由キャリア濃度を示すシミュレーション結果を示す。２つの装置を比較することによって、チャネル長の相違が明らかに認識できる。電気的シミュレーションの比較では、従来のＭＯＳＦＥＴは、フェルミＦＥＴの中に含まれるドリフト領域を含まないことに理解されたい。しかしながら、このことは、ＭＯＳＦＥＴ側に明らかに駆動電流を増加するように働く。
【０１２２】
図１４Ａ及び図１４Ｂは、それぞれ対数形式及び線形形式の同一のモデルパラメータを使用する、シミュレートされたトレンチゲート形フェルミＦＥＴ対シミュレートされたＭＯＳＦＥＴのドレイン電流対ゲート電圧特性を図表で示す。図１４Ａ及び図１４Ｂは、トレンチゲート形フェルミＦＥＴのアーキテクチャを使用する電位上の利点を明らかに示している。フェルミＦＥＴの中にドリフト領域が存在するにもかかわらず、しきい値電圧が一致する場合、ＭＯＳＦＥＴの駆動電流は僅か約６５％であり、漏洩電流は約３０倍大きい。
【０１２３】
さらに、トレンチは、埋込みチャネル形の装置の中でよく見られる短チャネル効果を劇的に高めることができる。これにより、容量を著しく低下させると共に低いしきい値電圧を使用することができ、これにより例えば、高性能な無線周波数の装置を作ることができる。
【０１２４】
図１５Ａ及び図１５Ｂは、トレンチゲート形フェルミＦＥＴのシミュレートされた実施形態に対して、対数形式及び線形形式によるトランジスタの性能を示す。この場合、ドレイン電圧は０．１Ｖと２．５Ｖとの間を変化する。短チャネルの効果が相対的にないことが、はっきりと示されている。
【０１２５】
図１６Ａ及び図１６Ｂは、ゲート絶縁層の厚さの変化の関数として、トレンチゲート形フェルミＦＥＴトランジスタについてのシミュレーション結果を図表で示す。特に、図１５Ａ及び図１５Ｂは厚さが４．０ｎｍのゲート絶縁体の厚さを示し、一方、図１６Ａ及び図１６Ｂは５．０ｎｍのゲート絶縁体の厚さを示す。ゲート絶縁体の厚さに対してしきい値が無関係であることが、明確に示されている。ドーピングがないこと又は深さの変化が、図１５Ａ及び図１５Ｂ並びに図１６Ａ及び図１６Ｂの構造体の間に発生している。誘電体が厚いと、線幅又はドーピングを変化させる必要なしに、動作電圧をそれだけ高くすることができる。繰り返すと、短チャネルの効果がないことが理解できる。
【０１２６】
２．５Ｖ及び３．３Ｖの両方のトレンチゲート形フェルミＦＥＴは、トランジスタのアーキテクチャにより、極めて高いブレイクダウン電圧（ＢＶdss）を有することができる。適当なゲート誘電体を用いることにより、ＢＶdssをトランジスタのアーキテクチャではなくＰ／Ｎ接合の関数とすることができる。このため、Ｐ／Ｎ接合を適当に構成することにより、低いしきい値電圧を維持しながら、極めて高いブレイクダウン性能を可能にできる。このことは、トレンチゲート形フェルミＦＥＴを電力用途に対して望ましい技術にすることもできる。
【０１２７】
図１７Ａは、ドレインバイアスをブレイクダウン点に設定した場合の、短チャネルのトレンチゲート形フェルミＦＥＴトランジスタのシミュレーションを示す。輪郭は自由ホール及び自由電子を示し、また図１５Ａ及び図１５Ｂの２．５Ｖトランジスタに対するブレイクダウンが始まるときの自由キャリアの濃度（１０11ｃｍ-3以上）を示す。ドレインから基板へのブレイクダウン経路が明確に示される。ブレイクダウンは、図１７Ｂに示すように、７．９８Ｖのドレイン電極の電位で発生する。ブレイクダウン時の端子電流は、ドレインから井戸への動作のみを示すが、電界が最大になる領域は空乏化されない井戸の近くのため、ゲートトレンチの直ぐ下である。
【０１２８】
本発明の実施形態によるトレンチゲート形フェルミＦＥＴトランジスタのブレイクダウン電圧は、少なくとも２つの技術を用いて、高くする好ましくは最大にすることができる。第１は、低濃度のＮシリコンの領域がタブ１２２と井戸１２１との間の接合部の上に存在できるように、ソース及びドレインの領域１２３及び１２４（図９）を十分に浅くすることができることである。このことは、必要なら、ソースまたはドレイン領域１２５（図１２Ａ）に対して大きな傾斜角θで低エネルギーの拡散注入を行うことによって実現できる。ゲートの構造体が拡散の後で作られるために大きな傾斜角が可能であるため、シャドーイングを考慮する必要がない。
【０１２９】
ブレイクダウン電圧を増加させる第２の方法は、ゲートの誘電体を一層厚くすることである。一層厚い誘電体のフィルムは、ピークの電界をウェアアウトレベル（wear-out level）の下に維持することができる。しきい値が誘電体の厚さに比較的影響を受けないため、他の装置パラメータを変更する必要なしに、より厚い誘電体を使用することができる。
【０１３０】
［トレンチの深さ及びゲートの凹部についての実験的な最適化］
前述したシミュレーションを使用して、注入ドーズ及びエネルギー並びに第１から第３の深さを調整することによって、本発明の実施形態によるトレンチゲート形フェルミＦＥＴの性能を向上及び好ましくは最適化することができる。しかしながら、実際の装置を作る場合、実際の注入プロフィールは、シミュレーションの中で使用した実際のプロフィールに正確に一致しないため、この最適化を作ることは困難であることは理解されよう。このことは、２つの反対ドーピングの注入プロフィール間のバランスのために、性能を式（５）から逸脱させることになる。
【０１３１】
この潜在的な困難を考慮して、工程開発の努力における複雑さを減らすことができるように、注入パラメータと実際のシリコン内のトレンチ深さとをバランスさせる実験的な技術をここで説明する。実際に、注入及び深さの値は、前述したように、シミュレーションの中の値に達することができる。次に、ここで説明する技術を用いて、補正を実際のシリコンに対して行うことができる。
【０１３２】
特に、図１２Ａ〜図１２Ｆで説明した工程に基づいて、図１２Ｃのエッチング段階を行わずに、試験ウエハを製造することができる。次に、図１２Ｃのトレンチのエッチングをウエハ全体にわたって行い、ウエハ全体の各種の位置の様々な深さで停止する。この工程に続いて、ゲートの誘電体を成長又は蒸着させ、次にゲート電極を加えてパターン化し、これによりコンデンサのアレイを作る。パターンニングは従来の技術を用いて行われる。図１８Ａ〜図１８Ｅは、単一のウエハ及び／又は一連のウエハの中で行われるエッチングの各種の段階を示す。ウエハ表面のエッチングされる深さが増えるにつれて、図１１ＡのＰ／Ｎ接合の深さは浅くなり、ソースまたはドレインの層１２５のドーピングは高濃度の拡散部がエッチングで除去されるにつれて小さくなる。
【０１３３】
エッチング量の関数としての容量対電圧（ＣＶ）プロットの動作は、電極のエッジ対面積の比率に依存する。図１９Ａ及び図１９Ｂは、それぞれ、大きな面積のコンデンサ及び小さな面積のコンデンサのシミュレーションを示す。所望のエッチング量は、図１９Ａ及び図１９Ｂから求めることができる。
【０１３４】
特に、図１９Ａ及び図１９Ｂの曲線を考察すると、実際に使用される特定の注入及び熱サイクルの組に対するトレンチのエッチング深さが適当であると認めることができる。例えば、図１９Ａの大きな面積対周辺曲線を調べると、グラフの右側では、エッチング深さの増加に伴って容量の初期低下があることが分かる。しかしながら、グラフの左側（負電圧側）の容量は、Ｃoxで止まったままである。エッチング深さを増加すると、正電圧側の容量は最低になり、増加し始める。さらにエッチングしても正電圧側の容量は増加しないが、負電圧側の容量をＣoxより下に急速に低下させる。最適なトランジスタは、負側の容量が低下し始める直前でエッチングを停止することによって得ることができる。図１９Ａでは、最適化されたフェルミＦＥＴのトレンチ深さは１５０ｎｍであることが分かる。この装置のしきい値における酸化物の電界のシミュレーションは、７００Ｖ／ｃｍ未満の垂直な成分を示す。
【０１３５】
小さい面積対周辺コンデンサの分析（図１９Ｂ）は、動作がやや異なっていることを示す。しかしながら、トレンチ深さの最適化をさらに行うことはできる。図１９Ａのように、初期のエッチング効果は、グラフの右側の、エッチング深さが増加する場合の容量の低下である。さらにエッチングを続けると、右側で容量が最低になる。エッチングを続けると、この正側の容量は急速に最大に達し、そして一定になる。さらにエッチングしても正側の容量は増加しないが、負側では容量が急速にＣoxよりも低下する。最適なトランジスタは、正側の容量が最大に達すると同時に、負側の容量が下降し始める前にエッチングを停止することによって得ることができる。繰り返すが、最適なトレンチ深さは１５０ｎｍである。これは、最小反転容量曲線（minimum inversion capacitance curve）と一致する。
【０１３６】
要約すると、トレンチ深さは、実際のトランジスタに中で使用される同じ誘電体及びゲート電極の材料を有する試験コンデンサ上で測定された容量／電圧プロットの負側で、容量を最大にできる最大深さを求めることによって決定する。
【０１３７】
前述したように、ゲート電極１２８（図９）は、表面１２１ａより凹ませることが好ましい。ゲートは、電界効果トランジスタ内のドレイン電流を減少させずに、絶縁されたゲート電極と間隔を空けたソース及びドレインの領域との間の容量を最小にする深さまで、表面から凹ませることが好ましい。ゲート電極を凹ませるための潜在的に最適な量を求める方法を、ここで説明する。
【０１３８】
特に、高速動作に対しては、好ましいことは全ての容量を減少させることであり、さらに好ましくは、最小にすることである。拡散領域の容量は、接合部がＮ+：ＰではなくＮ：Ｐであるため、拡散領域を深さ方向に急峻に保つことによって最小にすることができる。このことは、ブレイクダウン電圧の最適化の一部として行われる。ゲート−井戸間の容量は、フェルミＦＥＴトランジスタが動作する電荷重心が深いために、すでに小さくなっている。このため、最適化する残りの項目は、ゲート電極１２８とソース及びドレインの領域１２３，１２４との間の重複した容量である。
【０１３９】
公称３．３Ｖバージョンの装置を用いて、平坦化の後の様々な量のゲートのエッチバック（gate etchback）を用いて一連のシミュレーションを実行した。ゲート凹部の深さは、図９でＸj−Ｘ0として定義する。定性的に、凹部の深さは、ゲート材料を基板の上面と一致するように機械的に平坦化した後の、トレンチの上面から測定される。
【０１４０】
図２０Ａは、種々の深さのゲート凹部を用いた、シミュレートされたトランジスタのシミュレートされた容量対電圧のプロットである。これらのトランジスタのそれぞれのドレイン電流対ゲート電圧の性能を、図２０Ｂに示す。図２０Ａを参照すると、オン抵抗が増加するために図２０Ｂの駆動電流が低下し始める前に、最も深い凹部を有する装置を選択することによって、寄生容量を最適にすることができる。図２０Ａ及び図２０Ｂでは、これは６０ｎｍのエッチバックに相当する。エッチバックの前の電極全体の高さは１５０ｎｍであることに注意すること。最適な性能を提供できる小さなエッチバック量では、ゲートの接触高さと拡散領域との接触高さとの間の差は大抵の工程では重要ではないため、接触エッチングに対しては特別な設備を作る必要はない。
【０１４１】
図２１Ａ及び図２１Ｂは、それぞれ、上述した方法に基づいて最適化された装置の最終的な正味ドーピング及び実際のＰ型及びＮ型のドーピングプロフィールを示す。
【０１４２】
［結論］
本発明の実施形態によるトレンチゲート形フェルミＦＥＴは、例えば、１／１０ミクロン以下の線幅を用いる短チャネルのＣＭＯＳ装置に特に良く適合する。本発明の実施形態によるトレンチゲート形フェルミＦＥＴは、ＲＦ増幅器の中で使用されるような高電力及び／又は高速の線形用途にも特に良く適合する。
【０１４３】
本発明の実施形態によるトレンチゲート形フェルミＦＥＴは、極めて簡単にした工程を用いて製造することができる。ハロー、拡張及び広範なチャネル工学を使用する必要はない。短チャネルの影響を大いに減少させることができる。極めて浅いソース及びドレインのプロフィールは大きな傾斜角を用いて作ることができるが、それらを必要としない。ソース及びドレインの寄生容量を減らすと共に、高いブレイクダウン電圧を提供することができる。さらに、ブレイクダウンの経路はゲートの誘電体ではなくバルクシリコンの中に入るため、信頼性を高めることができる。
【０１４４】
図面及び明細書の中で、本発明の典型的な好ましい実施形態を開示してきた。特定の用語が使用されるが、それらの用語は一般的で説明のためのみで使用されたものであり、限定する目的で使用したのではない。本発明の範囲は、以下の特許請求の範囲において述べる。
【図面の簡単な説明】
【０１４５】
【図１】米国特許第５，３７４，８３６号によるＮチャネル大電流形フェルミＦＥＴの断面図である。
【図２Ａ】米国特許第５，３７４，８３６号による短チャネル低漏洩電流形フェルミＦＥＴの第１の実施形態の断面図である。
【図２Ｂ】米国特許第５，３７４，８３６号による短チャネル低漏洩電流形フェルミＦＥＴの第２の実施形態の断面図である。
【図３】米国特許第５，５４３，６５４号によるＮチャネルの形状付けられたタブ形フェルミＦＥＴの断面図である。
【図４】米国特許第５，５４３，６５４号によるＮチャネルの短チャネル形フェルミＦＥＴの断面図である。
【図５】米国特許第５，８１４，８６９号によるＮチャネルの短チャネル形フェルミＦＥＴの第２の実施形態の断面図である。
【図６】米国特許第５，６９８，８８４号によるバイナルＦＥＴの第１の実施形態の断面図である。
【図７】米国特許第５，６９８，８８４号によるバイナルＦＥＴの第２の実施形態の断面図である。
【図８】公開されたＰＣＴ出願第ＷＯ９９／１７３７１号による金属ゲート形フェルミＦＥＴの実施形態の断面図である。
【図９】本発明の実施形態によるトレンチゲート形フェルミＦＥＴの断面図である。
【図１０】図１０Ａ及び図１０Ｂは、それぞれ本発明の実施形態及び従来の表面チャネルトランジスタの実施形態によるトレンチゲート形フェルミＦＥＴに対する印加されたゲートバイアス対ゲート絶縁体の電界を図表で示す図である。
【図１１】図１１Ａ及び図１１Ｂは、それぞれ本発明の実施形態及び従来のＦＥＴの実施形態によるトレンチゲート形フェルミＦＥＴトランジスタの断面図であり、中のチャネル形成を図示及び対照する。
【図１２】図１２Ａ〜図１２Ｆは、本発明の実施形態による中間の製造ステップ間の、本発明の実施形態によるトレンチゲート形フェルミＦＥＴの断面図である。
【図１３】本発明の実施形態及び従来のＦＥＴによるトレンチゲート形フェルミＦＥＴの実施形態の中に存在する自由キャリア濃度のシミュレーション結果を示す図である。
【図１４】図１４Ａ及び図１４Ｂは、それぞれ、本発明の実施形態によるシミュレートされたトレンチゲート形フェルミＦＥＴ対シミュレートされた従来のＦＥＴの、対数形式及び線形形式によるドレイン電流対ゲート電圧特性を図表で示す図である。
【図１５】図１５Ａ〜図１５Ｂは、それぞれ、本発明の実施形態によるシミュレートされたトレンチゲート形フェルミＦＥＴについての、対数形式及び線形形式によるトランジスタの特性を示す図である。
【図１６】図１６Ａ〜図１６Ｂは、ゲート絶縁層の厚さの変化の関数として、本発明の実施形態によるトレンチゲート形フェルミＦＥＴトランジスタに対するシミュレーション結果を図表で示す図である。
【図１７】図１７Ａは、ドレインバイアスをブレイクダウン点に設定した場合の、本発明の実施形態による短チャネルのトレンチゲート形フェルミＦＥＴトランジスタのシミュレーションを示す図である。図１７Ｂは、図１７Ａのシミュレートされたトランジスタに対するドレイン漏洩電流対ドレインバイアス電圧特性を示す図である。
【図１８】図１８Ａ〜図１８Ｅは、本発明の実施形態に基づいて、トレンチ深さの値を実験的に決定するために、単一のウエハ及び／又は一連のウエハの中で発生するエッチングの各種の段階の断面図である。
【図１９】図１９Ａ及び図１９Ｂは、本発明の実施形態による、それぞれ、大きな面積のコンデンサ及び小さな面積のコンデンサに対する図１８Ａ〜図１８Ｅのエッチング量の関数として、容量対電圧プロットを図表で示す図である。
【図２０】図２０Ａは、ゲート凹みが異なる、本発明の実施形態によるトレンチゲート形フェルミＦＥＴのシミュレートされた容量対電圧プロットを示す図である。図２０Ｂは、図２０Ａでシミュレートされたトランジスタに対するシミュレートされたドレイン電流対ゲートバイアスのプロットを示す図である。
【図２１】図２１Ａは、本発明の実施形態によるトレンチゲート形フェルミＦＥＴの、それぞれ、最終的な正味ドーピング及び実際のＰ型及びＮ型のドーピングプロフィールを示す図である。図２１Ｂは、本発明の実施形態によるトレンチゲート形フェルミＦＥＴの、それぞれ、最終的な正味ドーピング及び実際のＰ型及びＮ型のドーピングプロフィールを示す図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
2004526295.tif 000124
2004526295.tif 000125
【国際調査報告】
2004526295.tif 000126
2004526295.tif 000127
2004526295.tif 000128