(57)【要約】本発明は、ほぼ平行したビット線（３８、３９）が互いに容量性結合されている、半導体メモリに関するものである。このビット線の外側部分（１３、１４、３６、３７）は、それぞれのスイッチ（２７、２８、２９、３０）を介して、挿入されたセンスアンプ（１０）に接続されている。本発明の目的は、センスアンプ（１０）が増幅を始める前にメモリセル（１５）を読み出す際、読み出されるメモリセル（１５）に接続されていないビット線（３９）に対して、他のビット線に印加している電気容量を最小限に保つことにある。このために、このビット線（３９）のスイッチ（２８、２９）は、これらのスイッチが導通するように配置されている。増幅段階の間では、このビット線（３９）の離れた外側部分（３７）は、そのスイッチ（２９）を介してＯＦＦ状態になっている。本発明の実施形態では、読み出されるメモリセル（１５）に接続されているビット線（３９）の電気容量は、事前充電回路（３１）を付加的に活性化することによってさらに増大する。
2004528664.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリのメモリセルの読み出し方法であって、
上記半導体メモリは、
第１部分（１３）および第２部分（３６）を有する第１ビット線（３８）、ならびに第１部分（１４）および第２部分（３７）を有する第２ビット線（３９）と、
相補的な信号を相互に伝送する２つの端子（４１、４２）を備えているセンスアンプ（１０）と、
第１スイッチ（２７）、第２スイッチ（２８）、第３スイッチ（３０）、および第４スイッチ（２９）と、
上記ビット線（３８、３９）の第１部分（１３、１４）に接続されている第１事前充電回路（２１）、およびビット線（３８、３９）の第２部分（３６、３７）に接続されている第２事前充電回路（３１）とを備え、
上記第１スイッチ（２７）は、メモリセル（１５）が接続されている第１ビット線（３８）の第１部分（１３）と、センスアンプ（１０）の第１端子（４１）とを接続し、
上記第２スイッチ（２８）は、第１ビット線（３８）の第１部分（１３）と向かい合って延びている第２ビット線（３９）の第１部分（１４）と、センスアンプ（１０）の第２端子（４２）とを接続し、
上記第３スイッチ（３０）は、第１ビット線（３８）の第２部分（３６）と、センスアンプ（１０）の第１端子（４１）とを接続し、
上記第４スイッチ（２９）は、第２ビット線（３９）の第２部分（３７）と、センスアンプ（１０）の第２端子（４２）とを接続しており、
第１段階（Ｐ１）において、全てのスイッチ（２７、２８、２９、３０）をＯＮ状態にする工程と、
続く第２段階（Ｐ２）において、３番目のスイッチ（３０）のみをＯＦＦ状態にする工程と、
続く第３段階（Ｐ３）において、３番目および４番目のスイッチ（３０、２９）のみをＯＦＦ状態にし、センスアンプ（１０）を増幅できるようにする工程と、
続く第４段階（Ｐ４）において、第３および第４スイッチ（３０、２９）を再びＯＮ状態にする工程とを含む方法。
【請求項２】
上記第１事前充電回路（２１）が、第１段階（Ｐ１）の間では、ＯＮ状態にあり、第２および第３段階（Ｐ２、Ｐ３）の間では、ＯＦＦ状態にあることを特徴とする請求項１に記載の方法。
【請求項３】
上記第２事前充電回路（３１）が、第１、第２、および第３段階（Ｐ１、Ｐ２、Ｐ３）の間、ＯＮ状態にあることを特徴とする請求項１または２に記載の方法。
【請求項４】
上記第２事前充電回路（３１）が、第１段階（Ｐ１）の間では、ＯＮ状態にあり、第２および第３段階（Ｐ２、Ｐ３）の間では、ＯＦＦ状態にあることを特徴とする請求項１または２に記載の方法。
【請求項５】
少なくとも１つのメモリセル（１５）を備えている半導体メモリであって、
第１部分（１３）および第２部分（３６）を有する第１ビット線（３８）、ならびに第１部分（１４）および第２部分（３７）を有する第２ビット線（３９）と、
相補的な信号を互いに伝送する２つの端子（４１、４２）を備えているセンスアンプ（１０）と、
第１スイッチ、第２スイッチ、第３スイッチ、および第４スイッチと、
上記ビット線（３８、３９）の第１部分（１３、１４）に接続されている第１事前充電回路（２１）、およびビット線（３８、３９）の第２部分（３６、３７）に接続されている第２事前充電回路（３１）と、
出力側でスイッチ（２７、２８、２９、３０）の制御端子および事前充電回路（２１、３１）に接続されており、各スイッチング信号を発生させる制御回路（６０）とを備え、
上記第１スイッチは、メモリセル（１５）が接続されている第１ビット線（３８）の第１部分（１３）と、センスアンプ（１０）の第１端子（４１）とを接続し、
上記第２スイッチは、第１ビット線（３８）の第１部分（１３）と向かい合って延びている第２ビット線（３９）の第１部分（１４）と、センスアンプ（１０）の第２端子（４２）とを接続し、
上記第３スイッチは、第１ビット線（３８）の第２部分（３６）と、センスアンプ（１０）の第１端子（４１）とを接続し、
上記第４スイッチは、第２ビット線（３９）の第２部分（３７）と、センスアンプ（１０）の第２端子（４２）とを接続しており、
第１段階（Ｐ１）においてスイッチ（２７、２８、２９、３０）をＯＮ状態にする工程と、
続く第２段階（Ｐ２）では、３番目のスイッチ（３０）のみをＯＦＦ状態にする工程と、
続く第３段階（Ｐ３）では、３番目および４番目のスイッチ（３０、２９）のみをＯＦＦ状態にし、センスアンプ（１０）を増幅できるようにする工程と、
続く第４段階（Ｐ４）では、第３および第４スイッチ（３０、２９）を再びＯＮ状態にする工程とを含んでいる半導体メモリ。
【請求項６】
上記スイッチ（２７、２８、２９、３０）が、ｎチャネルＭＯＳトランジスタとして形成されており、このトランジスタの制御端子がゲート電極であることを特徴とする請求項５に記載の半導体メモリ。
【請求項７】
上記第１事前充電回路（２１）が、第１段階（Ｐ１）の間では、ＯＮ状態であり、第２および第３段階（Ｐ２、Ｐ３）の間では、ＯＦＦ状態であるように第１事前充電回路（２１）を制御するように、制御回路（６０）が形成されていることを特徴とする請求項５または６に記載の半導体メモリ。
【請求項８】
上記第２事前充電回路が、第１、第２、第３段階（Ｐ１、Ｐ２、Ｐ３）の間、ＯＮ状態にあるように第２事前充電回路を制御するように、制御回路（６０）が形成されていることを特徴とする請求項５〜７のいずれか１項に記載の半導体メモリ。
【請求項９】
上記第２事前充電回路（３１）が、第１段階（Ｐ１）の間、ＯＮ状態にあり、第２および第３段階（Ｐ２、Ｐ３）の間、ＯＦＦ状態にあるように第２事前充電回路を制御できる、制御回路（６０）が形成されていることを特徴とする請求項５〜７のいずれか１項に記載の半導体メモリ。
【請求項１０】
各事前充電回路（２１、３１）は、事前充電電位（ＶＢＬＥＱ）用の端子と、トランジスタ（２４）とを備えており、
上記端子は、各トランジスタ（２２、２３）の制御区間（２２、２３）を介して、それぞれのビット線（３８、３９）に接続され、
上記トランジスタは、このトランジスタの制御区間が、ビット線（３８、３９）間に接続されており、トランジスタ（２２、２３、２４）の制御電極が、互いに接続され、制御回路（６０）の出力部に接続されていることを特徴とする請求項５または６に記載の半導体メモリ。
【発明の詳細な説明】
半導体メモリ、特にＤＲＡＭ（ダイナミックランダムアクセスメモリ）では、メモリセル配列体（Ｓｐｅｉｃｈｅｒｚｅｌｌｅｎｆｅｌｄ）中のメモリセルをビット線に接続して、読み出し、または書き込みにかかるデータを伝送するようになっている。このメモリセル配列体は規則的な構造をしており、ビット線が、少なくとも部分的に、互いに並列に延びている。また、ワード線を活性化することによって、メモリセルの呼出トランジスタ（Ｚｕｇｒｉｆｆｓｔｒａｎｓｉｓｔｏｒ）をＯＮ状態にし、記憶キャパシタに蓄積された電荷状態をビット線に入力する。そして、弱い信号が、センスアンプによって増幅される。このセンスアンプ（Ｌｅｓｅｖｅｒｓｔａｅｒｋｅｒ）は、初めに、状態を調整（ａｕｓｇｅｇｌｉｃｈｅｎｅｎ）し、次に、ビット線に入力された、非対称信号（Ｕｎｓｙｍｍｅｔｒｉｅ）を増幅させて、充分なレベル（Ｖｏｌｌｐｅｇｅｌｉｇｅｎ）の信号を得る。また、センスアンプは、相補的な信号入力部を備えている。また、これらの信号入力部に接続されている複数のビット線は、非反転ビット線、および反転ビット線または相補的なビット線である。非反転ビット線に接続されているメモリセルは、記憶されるデータ値を反転しないで記憶する。また、相補的なビット線に接続されているメモリセルは、記憶されるデータ値を反転して記憶する。
【０００１】
ここで、互いに隣り合うビット線が問題となる。つまり、これら全てのビット線は、互いが並列して延びており、そして、相互に容量性結合（ｋａｐａｚｉｔｉｖｅ Ｋｏｐｐｌｕｎｇ）している。また、センスアンプに接続されているビット線と、隣接するセンスアンプに接続され、これらのビット線に対して直接的に、または間接的に隣接しているビット線との両方が、互いに並列に配されている。したがって、重要な要素としては、読み出されるメモリセルに接続されていないセンスアンプに対して、ともに接続されている一対のビット線のうちの１つのビット線における干渉（Ｅｉｎｋｏｐｐｌｕｎｇ）が挙げられる。つまり、隣接する一対のビット線においても読み出し処理が行われているので、それぞれの電圧の変化が、前文で言及した１つのビット線にも及ぶ（ｅｉｎｋｏｐｐｅｌｎ）こととなる。また、構造が小さくなるにつれ、容量性結合が大きくなる。特に、ワード線の活性化によって蓄積キャパシタ（Ｓｐｅｉｃｈｅｒｋｏｎｄｅｎｓａｔｏｒ）がビット線に接続されている場合、容量性結合は、現在、活性化しているビット線での読み出し処理に影響を与える。したがって、このことにより、集積密度が増すにつれ、信号対雑音比（Ｓｔｏｅｒａｂｓｔａｎｄ）が小さくなる。そのため、ほんの些細な干渉の影響であっても、２つの相補的なビット線の間のわずかなひずみを十分乱すこととなる。なお、センスアンプは、反対の信号を正確に形成できる。
【０００２】
上記弊害を改善するために、いくつかのＤＲＡＭでは、相補的なビット線の一部が、互いに入れ替えられる。その場合、容量性結合は、たいてい１部分においてのみ効果的であり、場合によっては補償される。それにもかかわらず、読み出されるビットの配置において、無視できない接続（ｖｅｒｎａｃｈｌａｅｓｓｉｇｅｎｄｅ）が相補的ビット線の間で現れるということが起こり得る。なぜならば、概して、入れ替えられている部分を含むビット線の間での接続のうち、約半分は、全くビット線が入れ替えられていない、並列なビット線同士の接続であるからである。
【０００３】
また、構造幅が縮小されて集積密度が増すにつれて、相補的なビット線どうしの結合因子（Ｋｏｐｐｌｕｎｇｓｆａｋｔｏｒ）は、電気容量に蓄積されている電荷量の減少量よりも少ない範囲で、かなり減少され得る。そして、容量性結合の影響が、比較的大きくなる。したがって、記録密度のますます高まるメモリに対して、従来の設計を転用するには、変更が必要である。
【０００４】
本発明の目的は、干渉に対してほとんど影響を受けない半導体メモリのメモリセルの読み出し方法を提供することにある。
【０００５】
また、本発明の他の目的は、干渉に対してほとんど影響を受けずに読み出し処理を行うことのできる、半導体メモリを提供することにある。
【０００６】
本発明では、上記方法に関する目的は、半導体メモリのメモリセルを読み出すための方法によって達成される。なお、この半導体メモリは、以下の部材を備えている。つまり、第１部分および第２部分を有する第１ビット線、ならびに第１部分および第２部分を有する第２ビット線と、相補的な信号を伝送する２つの端子を備えているセンスアンプと、自身を介して、メモリセルが接続されている第１ビット線の第１部分と、センスアンプの第１端子とを接続している第１スイッチと、自身を介して、第１ビット線の第１部分に対向して延びる第２ビット線の第１部分と、センスアンプの第２端子とを接続している第２スイッチと、自身を介して、第１ビット線の第２部分と、センスアンプの第１端子とを接続している第３スイッチと、第２ビット線の第２部分と、センスアンプの第２端子とを接続している第４スイッチと、ビット線の第１部分に接続されている第１事前充電回路（ｅｒｓｔｅ Ｖｏｒｌａｄｅｓｃｈａｌｔｕｎｇ）と、ビット線の第２部分に接続されている第２事前充電回路とを備えている。また、この方法は、以下の工程を含んでいる。つまり、第１段階において、スイッチをＯＮ状態にする工程と、続く第２段階において、第３スイッチのみをＯＦＦ状態にする工程と、続く第３段階において、第３および第４スイッチのみをＯＦＦ状態にし、センスアンプを増幅できるようにする工程と、続く第４段階において、第３および第４スイッチを再びＯＮ状態にする工程とを含んでいる。
【０００７】
また、半導体メモリに関する本目的は、少なくとも１つのメモリセルを備えている半導体メモリによって達成する。なお、この半導体メモリは、以下の部材を備えている。つまり、第１部分と第２部分とを有する第１ビット線、および第１部分と第２部分とを有する第２ビット線と、相補的な信号を相互に伝送する２つの端子を備えているセンスアンプと、自身を介して、メモリセルが接続されている第１ビット線の第１部分が、センスアンプの第１端子に接続されている第１スイッチと、第１ビット線の第１部分に対向して延びている第２ビット線の第１部分を、センスアンプの第２端子に接続している第２スイッチと、第１ビット線の第２部分を、センスアンプの第１端子に接続している第３スイッチと、第２ビット線の第２部分を、センスアンプの第２端子に接続している第４スイッチと、ビット線の第１部分に接続されている第１事前充電回路、およびビット線の第２部分に接続されている第２事前充電回路と、出力側でスイッチの制御端子および事前充電回路に接続されており、各スイッチング信号を発生させる制御回路とを備えている。また、これらを用いて、以下の工程を行う。第１段階においてスイッチをＯＮ状態にする工程と、続く第２段階では、第３スイッチのみをＯＦＦ状態にする工程と、続く第３段階では、第３および第４スイッチのみをＯＦＦ状態にし、センスアンプを増幅できるようにする工程と、続く第４段階では、第３および第４スイッチを再びＯＮ状態にする工程とが含まれる。
【０００８】
上記方法および半導体メモリは、外側のビット線部分（これらの間には、センスアンプ用の接続節点（Ａｎｓｃｈｌｕｓｓｋｎｏｔｅｎ）が位置している。）をそれぞれ備えている相補的なビット線を対象とするものである。そして、これらの各外側のビット線部分は、スイッチングトランジスタを介して、センスアンプに接続できる。
【０００９】
センスアンプの一側面に位置するビット線の１つ（例えば非反転ビット線）において、１つのメモリセルを読み出す必要がある場合、センスアンプの反対の側面に位置するビット線の部分は、スイッチを遮断することによって分離される。その際、読み出されるメモリセルの蓄積キャパシタの電荷容量（Ｌａｄｕｎｇｓｉｎｈａｌｔ）が、呼出トランジスタを活性化することによって、対応するワード線を介してビット線に供給される。なお、ビット線のこの部分をセンスアンプに接続するスイッチは、ＯＮ状態にある。この非反転ビット線と並列して延びている反転ビット線は、同様にビット線と繋がっているスイッチを介してセンスアンプに接続される。さらに、センスアンプのもう一方の側面に配されているこのビット線の他の部分が、同様に、繋げられているスイッチを介してセンスアンプに接続されていることが重要である。このビット線に対して同様に並列に延びている、非反転ビット線のビット線部分は、上述したように、適切なスイッチを介してセンスアンプから分離される。
【００１０】
したがって、反転ビット線は、このビット線の全長分に相当する寄生容量を備える。これは、メモリセルが接続されている非反転ビット線の部分と対向する部分、および、センスアンプのもう一方の側の部分を有している。また、読み出されるメモリセルに接続された、非反転ビット線に供給されているわずかな電荷量は、ここでは非常に大きな電気容量となる。これによって、相補的なビット線への寄生的な容量性結合によって生じうる（ｅｉｎｋｏｐｐｅｌｂａｒｅｒ）電圧変動が、小さくなる。次いで、センスアンプの増幅段階が開始されたら、読み出されるメモリセルから離れている、相補的なビット線部分が再び遮断される。こうすることで、両方のビット線のセンスアンプを均等に負荷する。結果として、センスアンプの電流の消費は、必要最小限に（ａｕｆ ｄａｓ ｎｕｒ ｎｏｔｗｅｎｄｉｇｅ Ｍａｓｓ）節減される。なお、増幅速度はそのままである。
【００１１】
センスアンプの増幅段階が始まる前に、読み出されるメモリセルに接続されていないビット線に、補助的な容量（ｚｕｓａｅｔｚｌｉｃｈｅ Ｋａｐａｚｉｔａｅｔ）が接続される（ａｕｆｇｅｓｃｈａｌｔｅｔ）。しかし、この容量は、増幅工程の際には再び接続が断たれる。また、読み出されるメモリセルに接続されている活性化されたビット線とは反対の、非活性であるビット線の２つの電気容量によって、直接的および、間接的に隣接するように配置さている他の対のビット線の寄生的な容量性結合の影響は、半減する。
【００１２】
知られているように、これらのビット線は、読み出し工程の前に事前充電回路に接続される。この事前充電回路は相補的な論理状態のレベル値の間のほぼ真ん中の電圧（Ｍｉｔｔｅｎｓｐａｎｎｕｎｇ）に、ビット線電位を設定する。この場合、反転ビット線と非反転ビット線とは、互いに短絡されている。したがって、両方のビット線の電位は、同じであり、論理状態のレベル値の真ん中に位置している。読み出されるメモリセルが接続されているセンスアンプ側では、ワード線が活性化する前に、事前充電回路の接続が断たれる。また、隣接する両方のビット線は、ワード線の活性化と、読み出されるメモリセルに含まれる多量の電荷の出力とによって偏向した、不安定な状態にある。
【００１３】
有効なことには、読みだされるメモリセルと対向するセンスアンプ側に位置する事前充電回路が活性化したままである。このことによって、まず、読み出されるメモリセルに接続されていない相補的なビット線に、事前充電電位が印加される（ｇｅｋｌｅｍｍｔ）。さらに、組み込まれたスイッチによってセンスアンプから分離されている、非反転ビット線のビット線部分も、事前充電回路を介して増補的にビット線と接続される。この手段は、まず、読み出されるメモリセルに接続されていない、全てのビット線の部分を事前充電電位で維持し、次に、従来よりも多い寄生的容量に統一する。こうすることによって、反転ビット線に対するもう一方のビット線からの干渉は、ほとんどなくなる。また、センスアンプに関して言えば、センスアンプの増幅段階の間、読み出されるメモリセルと対向する相補的なビット線の部分は、対応するスイッチを介して遮断される。したがって、組み込まれた事前充電回路は、センスアンプから分離される。この事前充電回路は、常に活性化させておくことができる。なぜならば、その回路に接続されている、非反転の相補的なビット線部分が、その都度ＯＦＦ状態になるスイッチによって、センスアンプから分離されるからである。
【００１４】
本発明に関して、センスアンプの読み出し工程は、目的に応じて、４段階に分けられる。第１段階の間では、全ての４つのビット線部分は、ＯＮ状態のスイッチを介してセンスアンプに接続されている。続く第２段階の間では、読み出されるメモリセルに接続されたビット線であり、かつ読み出されるメモリセルから離れているビット線部分が、分離されている。続く第３段階の間では、向かい合うビット線に組み込まれた部分が、センスアンプから分離されており、そして、増幅工程が始まる。この増幅工程の終わりに、全スイッチは、再びＯＮ状態になり、非反転相補的なビット線の全ての４つのビット線部分が、センスアンプに接続される。
【００１５】
また、スイッチとして、ｎチャネルＭＯＳトランジスタを用いることが好ましい。なお、このトランジスタを制御している経路は、ドレイン‐ソース電流経路によって形成されており、このトランジスタの制御端子は、ゲート電極からなる。
【００１６】
また、事前充電回路は、相補的な論理状態レベルの真ん中に位置する事前充電電位用の端子を備えている。そして、事前充電トランジスタのドレイン‐ソース区間を介して、事前充電電位を、対向して並列に延びている、非反転の相補的なビット線部分に印加できる。さらに、事前充電回路は、隣り合うビット線の間で接続されているトランジスタを１つ備えている。なお、事前充電回路にあるこれら全てのトランジスタは、同じ制御信号によって駆動されている。
【００１７】
次に、本発明は、実施例を示した以下の図を用いてより詳細に説明されており、
図１は、本発明に関する、ＤＲＡＭの細部を示す図であり、
図２は、第１実施形態についての信号図であり、
図３は、第２実施形態についての信号図である。
【００１８】
図１に示したＤＲＡＭの詳細図では、相補的な入力部４１、４２を備えたセンスアンプ１０を示している。この入力部のうちの１つである入力部４１には、第１ビット線３８が接続されており、もう一方の入力部４２には、第２ビット線３９が接続されている。これらのビット線は、メモリセル配列体を介して互いが並列に延びている。また、これらの各ビット線には、複数のメモリセルが接続されている。メモリセル１５は、全てのメモリセルがそうであるように、呼出トランジスタ１７を備えており、この呼出トランジスタ１７の制御区間は、一方では、ビット線３９の部分１３に、他方では、蓄積容量１８を介して地電位（Ｂｅｚｕｇｓｐｏｔｅｎｔｉａｌ）に接続されている。ビット線３９に接続されているメモリセルとして、例えば、メモリセル１６が示されている。また、メモリセル１５に蓄積されたデータ値は、反転せずに蓄積される。つまり、ビット線３８は、反転しない（「真の（ｔｒｕｅ）」）ビット線である。一方、メモリセル１６に蓄積されたデータ値は、反転されて蓄積される。つまり、ビット線３９は、相補的な、または、反転ビット線である。また、メモリセル１５、１６内の選択トランジスタのゲート端子は、ワード線１９、２０それぞれに接続されている。また、例えばメモリセル１５の選択については、トランジスタ１７を導通させるために、ワード線４３の電位を上げる。これによって、蓄積容量１８は、ビット線３８に接続される。さらに、一対のビット線が、図１に示した一対のビット線１３、１４と並列して、規則的に配置されて延びている。これらの対のビット線は、同様に、センスアンプに接続されている。つまり、図示した対のビット線１３、１４の上下に、他のビット線（図示せず）が延びていると想定できる。
【００１９】
ビット線３８は、センスアンプ１０の端子４１に直接、接続されている中間部分４４を備えている。外側部分１３、３６は、センスアンプ１０の左右に位置している。この左側部分１３は、スイッチ２７を介して中間部分４４に接続されており、この右側部分３６は、スイッチ３０を介して中間部分４４に接続されている。なお、これらのスイッチは、ｎチャネルＭＯＳトランジスタ型である。同様に、相補的なビット線３９は中間部分４５を備えている。この中間部分は、スイッチ２８を介して左側部分１４に接続されており、またスイッチ２９を介して右側部分３７に接続されている。このスイッチ２８、２９もまた、ｎチャネルＭＯＳトランジスタである。また、事前充電回路２１が、一対のビット線の左側部分１３と１４との間に接続されている。また、端子２５を介して、等化電位（Ａｕｓｇｌｅｉｃｈｓｐｏｔｅｎｔｉａｌ）ＶＢＬＥＱが印加されている。この電位は、ｎチャネルＭＯＳトランジスタ２２、２３の制御区間を介して、それぞれのビット線部分１３または１４に供給される。さらに、ｎチャネルＭＯＳトランジスタ２４の制御区間は、ビット線部分１３と１４との間で接続されている。また、事前充電回路２１の全てのトランジスタが、ゲート側で端子２６を介してともに制御されている。さらにまた、対応する事前充電回路３１は、適切な形状であるセンスアンプの左側に位置している。
【００２０】
センスアンプ１０は、端子４０を介してスイッチをＯＮ、ＯＦＦ切替られ、入力側と出力側とが、互いに接続されている２つのインバータ１１、１２を備えている。このセンスアンプ１０が停止段階にある間、インバータ１１、１２には、供給電位の側から、等化電圧ＶＢＬＥＱが印加される。また、センスアンプ１０が活性化している増幅段階の間、インバータ１１、１２には、端子４０によって作動可能なスイッチを介して、供給電圧が供給される。
【００２１】
読み込みサイクルの間、図１で発生している信号の信号経過曲線（Ｓｉｇｎａｌｖｅｒｌａｅｕｆｅ）を、図２に示す。読み込み工程では、所定の読み込み命令によって半導体メモリに信号が送られる。それに対応する列復号器および行復号器は、例えばワード線１９およびビット線３８を活性化することによって、それらの交点に配置されたメモリセル１５のデータ値を読み出す。これによって、まず初めに、そのゲート端子に供給された制御信号Ｃのレベルを下げることによって、トランジスタ３０をＯＦＦ状態にする。これによって、右側部分３６が、ビット線３８の中間部分４４および左側部分１３から分離される。また、そのゲート端子に入力された制御信号Ａのレベルを上げることによって、トランジスタ２７をＯＮ状態のままにする。第１段階Ｐ１では、読取り命令がメモリに送信される前に、全てのトランジスタ２７〜３０をＯＮ状態にする。続く第２段階Ｐ２では、ワード線信号Ｌのレベルが上がることによって、トランジスタ３０をＯＦＦ状態にし、ワード線１３を活性化する。また、これによって、トランジスタ１７をＯＮ状態にする。この段階の間、トランジスタ３０だけがＯＦＦ状態である。他のスイッチングトランジスタ２７、２８、２９は、ＯＮ状態である。
【００２２】
段階Ｐ２の間、蓄積容量１８は、導通している選択トランジスタ１７を介して、ビット線の左側部分１３に接続されている。例えば、メモリセル１８では、高レベル（Ｈｉｇｈ−Ｐｅｇｅｌ）が蓄積され、その結果、非反転ビット線３８のビット線部分１３、４４の電位Ｇは、簡単に高まる。この電位の上昇を図２の５１で示す。
【００２３】
ほぼ平行に延びるビット線部分１３、１４と、特に他のビット線（図示せず）とは、互いに寄生的に容量性結合されている。全ての対のビット線において、比較可能な増幅操作が同時に完了する。次に、アドレス指定されたメモリセルにから読み出されるデータ値を選択する。したがって、隣接するビット線の電位を変えると、ビット線３９に影響を与える。読み出されるメモリセル１５では、センスアンプ１０が左右対称からほんの少し逸れているので、非反転ビット線３９での寄生的な結合によって、メモリセル１５によって読み出される信号が干渉される危険がある。また、これら平行した増幅によって、結合をできる限り小さく保つために、トランジスタ２８、２９はＯＮ状態にある。これによって、発生した全電気容量は、左側部分１４、中間部分４５、および、右側部分３７を含むビット線３９の全長を介して発生する。なお、この電気容量は、ビット線３８の部分１３、４４を介して発生した電気容量よりも大きい。したがって、ビット線３８と３９との間で寄生的な容量性結合を行うにもかかわらず、ビット線３９の電位Ｈはまったく変わらない。図２に、この信号経過曲線を５２で示す。
【００２４】
さらに、次の第３段階Ｐ３では、読み出された信号は、センスアンプ１０によって増幅される。第１部分Ｐ３１では、その制御信号Ｄのレベルを下げることによって、トランジスタ２９をＯＦＦ状態にする。ビット線１３の電位５１がすでに上昇しているので、ビット線３９の電位Ｈは引き続き一定である。また、センスアンプのインバータ１１、１２が供給電圧に接続されているので、信号Ｋを活性化することによって、センスアンプをＯＮ状態にする。本来の増幅段階Ｐ３２の間では、ビット線３８と３９との間のほんのわずかな電位差が増幅される。なお、これらのビット線の中間部分４４、４５は、センスアンプ１０の入力部４１、４２に接続される。したがって、ビット線３８、３９の電位Ｇ、Ｈは、相補的な信号レベルに増幅される。また、全増幅段階Ｐ３の間では、トランジスタ２９は遮断されており、このため、センスアンプ１０を、ビット線３８、３９の中間部分４４、４５および左側部分１３、１４のみに導通させる必要がある。また、この増幅工程は、比較的速く行われ、センスアンプ１０のインバータ１１、１２による電力消費量はわずかである。
【００２５】
メモリセル１５から読み出されるデータ値は、信号レベルが十分に増幅されているセンスアンプ１０に与えられる。これによって、このデータ値を、配線（図示せず）を介して出力し（ａｂｇｅｇｒｉｆｆｅｎ）、半導体メモリのデータ出力部に送信できる。
【００２６】
読み出し操作の開始時において、段階Ｐ１の間では、ビット線３８、３９は、事前充電電位に事前充電される。このために必要な事前充電回路２１、３１は、一対のビット線の左右のビット線部分に割り当てられている。左の事前充電回路２１は、制御信号Ｅによって制御され、右の事前充電回路３１は、制御信号Ｆによって制御される。なお、段階Ｐ１の間では、事前充電回路２１は活性化されている。また、事前充電電位ＶＢＬＥＱは、高レベルと低レベルとの間の中間に位置する中間レベルを有している。導通するように接続されたトランジスタ２２、２３を介して、段階Ｐ１の間、レベルＶＢＬＥＱはビット線部分１３、１４に供給される。さらに、導通しているトランジスタ２４を介して、相補的なビット線部分１３と１４との間のレベル調整を行う。また、右の事前充電回路３１は、それに対応する機能を有している。段階Ｐ１の終わりに、事前充電回路２１は非活性化される。この結果、事前充電回路の全てのトランジスタ２２、２３、２４が遮断される。その後、メモリセル１５を読み出しできる。
【００２７】
図２に示した有効な実施例では、事前充電回路３１は、全ての読み出し操作の間、活性化し続ける。そして、段階Ｐ１、Ｐ２の間に相補的なビット線３９に加えられた電気容量は、通電しているトランジスタ２８、２９のゆえに、ビット線部分１４、４５、３７の電気容量成分（Ｋａｐａｚｉｔａｅｔｓａｎｔｅｉｌｅ）を有しており、活性化された事前充電回路３１のゆえに、ビット線部分３６も含んでいる。上述したように、非反転ビット線３８のビット線部分３６は、ＯＦＦ状態のスイッチ３０によって、読み出されるメモリセル１５に割り当てられたビット線部分１３、４４から分離されている。したがって、段階Ｐ２の間、補足的なビット線の側において効果的な電気容量は、比較的高い。
【００２８】
また、図３の信号経過曲線は、段階Ｐ２の間に事前充電回路２１とともに事前充電回路３１が遮断されるという点において、図２の実施形態とは異なっている。ここで、制御信号Ｅ、Ｆの信号経過曲線は同じである。この場合、段階Ｐ２の間では、両方の事前充電回路２１、３１は非活性化されており、これによって、相補的なビット線３９の電気容量は、その構成部分１４、４５、および３７から発生するが、非反転ビット線の右のビット線部分３６から発生することはない。
【００２９】
図１に示した全てのトランジスタは、ｎチャネルＭＯＳ電界効果トランジスタである。それらの制御区間は、ドレイン‐ソース電流経路である。トランジスタの伝導状態は、トランジスタのゲート端子の信号の影響（Ｅｉｎｐｒａｅｇｕｎｇ）から生じる。
【００３０】
図１〜図３に示した制御信号は、その制御装置６０（例えば状態算術演算装置（Ｚｕｓｔａｎｄｓｒｅｃｈｅｎｗｅｒｋ））によって与えられる。この制御回路６０の入力側では、命令ＣＭＤ（例えば読み出し、書き込み等）と、特定のメモリセルを選択するためのアドレスＡＤＲとが与えられる。この状態算術演算装置の出力側では、図２および図３に示した時間関係（Ｚｅｉｔｒｅｌａｔｉｏｎ）において、制御信号Ａ〜Ｋを発生させる。
【図面の簡単な説明】
【図１】
本発明に関する、ＤＲＡＭの細部を示す図である。
【図２】
第１実施形態についての信号図である。
【図３】
第２実施形態についての信号図である。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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