(57)【要約】本発明は、高基板とともにショットキーコンタクトまたはショットキー状領域を形成する誘電率ゲート絶縁層およびソースおよび／またはドレインの電流の流れをレギュレーションするデバイスおよびその製造方法に関する。１つの局面として、ゲート絶縁層は、シリコンの誘電率より大きい誘電率を有する。他の局面として、電流レギュレーションデバイスは、ＭＯＳＦＥＴデバイスになり、随意的に２次元Ｐ型またはＮ型ＭＯＳＦＥＴになり、いくつかの方向性を有し得る。他の局面として、ソースおよび／またはドレインは部分的または全体的にケイ素化合物から成り得る。【選択図】図４ａ
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【特許請求の範囲】
【請求項１】
半導体基板を供給するステップと、
半導体基板と接触する電気的絶縁層であって、４．０より大きい誘電率を有する絶縁層を供給するステップと、
少なくとも該絶縁層の一部と接触するゲート電極を供給するステップと、
該半導体基板と接触し、該ゲート電極に隣接するソース電極およびドレイン電極を供給するステップであって、該ソース電極および該ドレイン電極の少なくとも１つが該半導体経路基板とのショットキーコンタクトまたはショットキー状領域を形成する、ステップと
を含む、電流をレギュレーションするデバイスの製造方法。
【請求項２】
前記ソースおよびドレイン電極が、プラチナシリサイド、パラジウムシリサイドおよびイリジウムシリサイドで構成されるグループの１つから形成される、請求項１に記載の方法。
【請求項３】
前記ソースおよびドレイン電極が、希土類シリサイドで構成されるグループの１つから形成される、請求項１に記載の方法。
【請求項４】
前記絶縁層が、金属酸化物で構成されるグループの一部から形成される、請求項１に記載の方法。
【請求項５】
前記絶縁層が、オキシニトリドスタックから形成される、請求項１に記載の方法。
【請求項６】
前記ショットキーコンタクトまたはショットキー状領域が、少なくとも前記チャネルに接したエリアで形成される、請求項１に記載の方法。
【請求項７】
前記ソース電極および前記ドレイン電極の少なくとも１つと前記半導体基板との間の界面全体が、該半導体基板とのショットキーコンタクトまたはショットキー状領域を形成する、請求項１に記載の方法。
【請求項８】
前記チャネル領域にドーパントを導入する、請求項１に記載の方法。
【請求項９】
前記絶縁層が、１層より多い層を含む、請求項１に記載の方法。
【請求項１０】
前記絶縁層が、酸化金属から構成される前記グループの１つから形成される、請求項２または３に記載の方法。
【請求項１１】
前記絶縁層が、オキシニトリドスタックから形成される、請求項２または３に記載の方法。
【請求項１２】
前記ショットキーコンタクトまたはショットキー状領域が、少なくとも前記チャネルに接するエリアで形成され、ドーパントが、前記チャネル領域に導入される、請求項１０に記載の方法。
【請求項１３】
前記ショットキーコンタクトまたはショットキー状領域が、少なくとも前記チャネルに接するエリアで形成され、ドーパントが、前記チャネル領域に導入される、請求項１１に記載の方法。
【請求項１４】
前記半導体基板に接触しているソース電極またはドレイン電極の供給が、約８００℃より低い処理温度で実施される、請求項２または３に記載の方法。
【請求項１５】
半導体基板を供給するステップと、
該半導体基板に接触している電気的絶縁層を供給するステップであって、該絶縁層が７．６より大きい誘電率を有するステップと、
少なくとも該絶縁層の一部と接触しているゲート電極を供給するステップと、
該半導体基板と接触し、該ゲート電極に近接するソース電極およびドレイン電極を供給するステップであって、該ソース電極および該ドレイン電極の少なくとも１つが該半導体経路基板とのショットキーコンタクトまたはショットキー状領域を形成する、ステップと
を含む、電流をレギュレーションするデバイスの製造方法。
【請求項１６】
前記ソースおよびドレイン電極が、プラチナシリサイド、パラジウムシリサイドおよびイリジウムシリサイドで構成されるグループの１つから形成される、請求項１５に記載の方法。
【請求項１７】
前記ソースおよびドレイン電極が、希土類シリサイドで構成されるグループの１つから形成される、請求項１５に記載の方法。
【請求項１８】
前記絶縁層が、金属酸化物で構成されるグループの１つから形成される、請求項１５に記載の方法。
【請求項１９】
前記絶縁層が、オキシニトリドスタックから形成される、請求項１５に記載の方法。
【請求項２０】
前記ショットキーコンタクトまたはショットキー状領域が、少なくとも前記チャネルに接したエリアから形成される、請求項１５に記載の方法。
【請求項２１】
前記ソース電極および前記ドレイン電極の少なくとも１つと前記半導体基板との間の界面全体が、該半導体基板との、ショットキーコンタクトまたはショットキー状領域を形成する、請求項１５に記載の方法。
【請求項２２】
前記絶縁層が、１層より多い層を含む、請求項１５に記載の方法。
【請求項２３】
前記チャネル領域にドーパントを導入する、請求項１５に記載の方法。
【請求項２４】
半導体基板を供給するステップと、
該半導体基板に接触している電気的絶縁層であって、１５より大きい誘電率を有する絶縁層を供給するステップと、
少なくとも絶縁層の一部と接触しているゲート電極を供給するステップと、
該半導体基板と接触し、該ゲート電極と隣接するソース電極およびドレイン電極を供給するステップであって、該ソース電極および該ドレイン電極の少なくとも１つが該半導体経路基板とのショットキーコンタクトまたはショットキー状領域を形成する、ステップと
を含む、電流をレギュレーションするデバイスの製造方法。
【請求項２５】
前記ソースおよびドレイン電極が、プラチナシリサイド、パラジウムシリサイドおよびイリジウムシリサイドで構成されるグループの１つから形成される、請求項２４に記載の方法。
【請求項２６】
前記ソースおよびドレイン電極が、希土類シリサイドで構成されるグループの１つから形成される、請求項２４に記載の方法。
【請求項２７】
前記絶縁層が、金属酸化物で構成されるグループの１つから形成される、請求項２４に記載の方法。
【請求項２８】
前記絶縁層が、オキシニトリドスタックから形成される、請求項２４に記載の方法。
【請求項２９】
前記ショットキーコンタクトまたはショットキー状領域が、少なくとも前記チャネルに接したエリアから形成される、請求項２４に記載の方法。
【請求項３０】
前記ソース電極および前記ドレイン電極の少なくとも１つを前記半導体基板との間の界面全体が、該半導体基板とのショットキーコンタクトまたはショットキー状領域を形成する、請求項２４に記載の方法。
【請求項３１】
前記チャネル領域にドーパントを導入する、請求項２４に記載の方法。
【請求項３２】
前記絶縁層が、１層より多い層を含む、請求項２４に記載の方法。
【請求項３３】
半導体基板を供給するステップと、
該半導体基板に接触している電気的絶縁層であって、４．０より大きい誘電率を有する絶縁層を供給するステップと、
少なくとも該絶縁層の一部と接触するように配置されたゲート電極を供給するステップと、
該ゲート電極に接する１つ以上のエリアで該半導体基板を露呈するステップと、
該露呈された半導体基板の少なくとも一部で金属性薄膜を供給するステップと、
該半導体基板でショットキーまたはショットキー状ソース電極およびドレイン電極が形成されるように、該露呈された半導体基板と金属とを反応させるステップと
を含む、電流をレギュレーションするデバイスの製造方法。
【請求項３４】
前記ゲート電極が、
前記絶縁層に薄い導電膜の配置するステップと、
ゲート電極を形成するために、該導電膜のパターンニングおよびエッチングするステップと、
該ゲート電極の１つ以上の側壁に１つ以上の薄い絶縁層を形成するステップ
によって供給される
請求項３３に記載の方法。
【請求項３５】
前記反応プロセス中に反応していない金属を除去するステップをさらに包含する、請求項３３に記載の方法。
【請求項３６】
前記反応させるステップは、熱アニーリングを包含する、反応の請求項３３に記載の方法。
【請求項３７】
前記ソースおよびドレイン電極が、プラチナシリサイド、パラジウムシリサイドおよびイリジウムシリサイドで構成されるグループの１つから形成される、請求項３３に記載の方法。
【請求項３８】
前記ソースおよびドレイン電極が、希土類シリサイドで構成されるグループの１つから形成される、請求項３３に記載の方法。
【請求項３９】
前記絶縁層が、金属酸化物で構成されるグループの１つから形成される、請求項３３に記載の方法。
【請求項４０】
前記絶縁層が、オキシニトリドスタックから形成される、請求項３３に記載の方法。
【請求項４１】
前記ショットキーコンタクトまたはショットキー状領域が、少なくとも前記チャネルに接したエリアから形成される、請求項３３に記載の方法。
【請求項４２】
前記ソース電極および前記ドレイン電極の少なくとも１つと前記半導体基板との間の界面全体が、該半導体基板とのショットキーコンタクトまたはショットキー状領域を形成する、請求項３３に記載の方法。
【請求項４３】
前記チャネル領域にドーパントを導入する、請求項３３に記載の方法。
【請求項４４】
半導体基板を供給するステップと、
該半導体基板に接触している電気的絶縁層であって、７．６より大きい誘電率を有する絶縁層を供給するステップと、
少なくとも該絶縁層の一部と接触するように配置されたゲート電極を供給するステップと、
該ゲート電極に接する１つ以上のエリアで該半導体基板を露呈するステップと、
該露呈された半導体基板の少なくとも一部で金属性薄膜を供給するステップと、
該半導体基板でショットキーまたはショットキー状ソース電極およびドレイン電極が形成されるように、該露呈された半導体基板と該金属とを反応させるステップと
を含む、電流をレギュレーションするデバイスの製造方法。
【請求項４５】
前記ゲート電極が、
前記絶縁層に薄い導電膜を配置するステップと、
ゲート電極を形成するために、該導電膜をパターンニングおよびエッチングするステップと、
該ゲート電極の１つ以上の側壁に１つ以上の薄い絶縁層を形成するステップ
によって供給される、
請求項４４に記載の方法。
【請求項４６】
前記反応プロセス中の反応していない金属の除去をさらに包含する、請求項４４に記載の方法。
【請求項４７】
前記反応させるステップは、熱アニーリングを包含する、反応の請求項４４に記載の方法。
【請求項４８】
前記ソースおよびドレイン電極が、プラチナシリサイド、パラジウムシリサイドおよびイリジウムシリサイドで構成されるグループの１つから形成される、請求項４４に記載の方法。
【請求項４９】
前記ソースおよびドレイン電極が、希土類シリサイドで構成されるグループの１つから形成される、請求項４４に記載の方法。
【請求項５０】
前記絶縁層が、金属酸化物で構成されるグループの１つから形成される、請求項４４に記載の方法。
【請求項５１】
前記絶縁層が、オキシニトリドスタックから形成される、請求項４４に記載の方法。
【請求項５２】
前記ショットキーコンタクトまたはショットキー状領域が、少なくとも前記チャネルに接したエリアで形成される、請求項４４に記載の方法。
【請求項５３】
前記ソース電極および前記電極の少なくとも１つと前記半導体基板との間の界面全体が、該半導体基板とのショットキーコンタクトまたはショットキー状領域を形成する、請求項４４に記載の方法。
【請求項５４】
前記チャネル領域にドーパントを導入する、請求項４４に記載の方法。
【請求項５５】
半導体基板を供給するステップと、
該半導体基板に接触している電気的絶縁層であって、１５より大きい誘電率を有する絶縁層を供給するステップと、
少なくとも該絶縁層の一部と接触するように配置されたゲート電極を供給するステップと、
該ゲート電極に接する１つ以上のエリアで該半導体基板を露呈するステップと、
該露呈された半導体基板の少なくとも一部で金属性の薄膜を供給するステップと、
該半導体基板でショットキーまたはショットキー状ソース電極およびドレイン電極が形成されるように、該露呈された半導体基板と金属とを反応させるステップと
を含む、電流をレギュレーションするデバイスの製造方法。
【請求項５６】
前記ゲート電極が
前記絶縁層に薄い導電膜を配置するステップと、
ゲート電極を形成するために、該導電膜をパターンニングおよびエッチングするステップと、
前記ゲート電極の１つ以上の側壁に１つ以上の薄い絶縁層を形成するステップ
によって供給される、
請求項５５に記載の方法。
【請求項５７】
前記反応プロセス中の反応していない金属を除去するステップをさらに包含する、請求項５５に記載の方法。
【請求項５８】
前記反応させるステップは、熱アニーリングを包含する、反応の請求項５５に記載の方法。
【請求項５９】
前記ソースおよびドレイン電極が、プラチナシリサイド、パラジウムシリサイドおよびイリジウムシリサイドで構成されるグループの１つから形成される、請求項５５に記載の方法。
【請求項６０】
前記ソースおよびドレイン電極が、希土類シリサイドで構成されるグループの１つから形成される、請求項５５に記載の方法。
【請求項６１】
前記絶縁層が、金属酸化物で構成されるグループの１つから形成される、請求項５５に記載の方法。
【請求項６２】
前記絶縁層が、オキシニトリドスタックから形成される、請求項５５に記載の方法。
【請求項６３】
前記ショットキーコンタクトまたはショットキー状領域が、少なくとも前記チャネルに接したエリアで形成される、請求項５５に記載の方法。
【請求項６４】
前記ソース電極および前記ドレイン電極の少なくとも１つと前記半導体基板との間の界面全体が、該半導体基板とのショットキーコンタクトまたはショットキー状領域を形成する、請求項５５に記載の方法。
【請求項６５】
前記チャネル領域にドーパントを導入する、請求項５５に記載の方法。
【請求項６６】
半導体基板と、
ゲート電極と、
該ゲート電極と該半導体基板の間で配置される電気的絶縁層であって、４．０より大きい誘電率を有する絶縁層と、
半導体基板と接触し、該ゲート電極に接するソース電極およびドレイン電極であって、該ソース電極および該ドレイン電極の１つが、該半導体基板とのショットキーコンタクトまたはショットキー状領域を形成する、ソース電極およびドレイン電極と
を含む、電流をレギュレーションするデバイス。
【請求項６７】
前記ソースおよびドレイン電極が、プラチナシリサイド、パラジウムシリサイドおよびイリジウムシリサイドで構成されるグループの１つから形成される、請求項６６に記載のデバイス。
【請求項６８】
前記ソースおよびドレイン電極が、希土類シリサイドで構成されるグループの１つから形成される、請求項６６に記載のデバイス。
【請求項６９】
前記絶縁層が、金属酸化物で構成されるグループの１つから形成される、請求項６６に記載のデバイス。
【請求項７０】
前記絶縁層が、オキシニトリドスタックから形成される、請求項６６に記載のデバイス。
【請求項７１】
前記ショットキーコンタクトまたはショットキー状領域が、少なくとも前記チャネルに接したエリアにある、請求項６６に記載のデバイス。
【請求項７２】
前記ソース電極および前記ドレイン電極の１つと前記半導体基板との間の界面全体が、該半導体基板とのショットキーコンタクトまたはショットキー状領域を形成する、請求項６６に記載のデバイス。
【請求項７３】
前記チャネル領域が、ドーピングされている、請求項６６に記載のデバイス。
【請求項７４】
前記絶縁層が１つ以上の層を含む、請求項６６に記載のデバイス。
【請求項７５】
前記絶縁層が、金属酸化物から構成されるグループの１つから形成される、請求項６７または６８に記載のデバイス。
【請求項７６】
前記絶縁層が、オキシニトリドスタックから形成される、請求項６７または６８に記載のデバイス。
【請求項７７】
前記ショットキーコンタクトまたはショットキー状領域が、少なくとも前記チャネルに接したエリアで形成され、前記チャネル領域が、ドーピングされている、請求項７５に記載のデバイス。
【請求項７８】
前記ショットキーコンタクトまたはショットキー状領域が、少なくともチャネルに接したエリアで形成され、前記チャネル領域が、ドーピングされている、請求項７６に記載のデバイス。
【請求項７９】
半導体基板と、
ゲート電極と、
該ゲート電極と該半導体基板との間に配置される電気的絶縁層であって、７．６より大きい誘電率を有する絶縁層と
該半導体基板と接触し、該ゲート電極に隣接しているソース電極およびドレイン電極であって、該ソース電極および該ドレイン電極の少なくとも１つが該半導体基板とのショットキーコンタクトまたはショットキー状領域を形成する、ソース電極およびドレイン電極と
を含む、電流をレギュレーションするデバイス。
【請求項８０】
前記ソースおよびドレイン電極が、プラチナシリサイド、パラジウムシリサイドおよびイリジウムシリサイドで構成されるグループの１つから形成される、請求項７９に記載のデバイス。
【請求項８１】
前記ソースおよびドレイン電極が、希土類シリサイドで構成されるグループの１つから形成される、請求項７９に記載のデバイス。
【請求項８２】
前記絶縁層が、金属酸化物で構成されるグループの１つから形成される、請求項７９に記載のデバイス。
【請求項８３】
前記絶縁層が、オキシニトリドスタックから形成される、請求項７９に記載のデバイス。
【請求項８４】
前記ショットキーコンタクトまたはショットキー状領域が、少なくとも前記チャネルに接したエリアにある、請求項７９に記載のデバイス。
【請求項８５】
前記ソース電極および前記ドレイン電極の少なくとも１つと前記半導体基板との間の界面全体が、該半導体基板とのショットキーコンタクトまたはショットキー状領域を形成する、請求項７９に記載のデバイス。
【請求項８６】
前記チャネル領域が、ドーピングされている、請求項７９に記載のデバイス。
【請求項８７】
前記絶縁層が１つ以上の層を含む、請求項７９に記載のデバイス。
【請求項８８】
半導体基板と、
ゲート電極と、
該ゲート電極と該半導体基板との間に配置される電気的絶縁層であって、１５より大きい誘電率を有する該絶縁層と、
該半導体基板と接触し、該ゲート電極に隣接するソース電極およびドレイン電極であって、該ソース電極および該ドレイン電極の少なくとも１つが、該半導体基板とのショットキーコンタクトまたはショットキー状領域を形成する、ソース電極およびドレイン電極と
を包む、電流をレギュレーションするデバイス
【請求項８９】
前記ソースおよびドレイン電極が、プラチナシリサイド、パラジウムシリサイドおよびイリジウムシリサイドで構成されるグループの１つから形成される、請求項８８に記載のデバイス。
【請求項９０】
前記ソースおよびドレイン電極が、希土類シリサイドで構成されるグループの１つから形成される、請求項８８に記載のデバイス。
【請求項９１】
前記絶縁層が、金属酸化物で構成されるグループの１つから形成される、請求項８８に記載のデバイス。
【請求項９２】
前記絶縁層が、オキシニトリドスタックから形成される、請求項８８に記載のデバイス。
【請求項９３】
前記ショットキーコンタクトまたはショットキー状領域が、少なくとも前記チャネルに接したエリアにある、請求項８８に記載のデバイス。
【請求項９４】
前記ソース電極および前記ドレイン電極の少なくとも１つと前記半導体基板との間の界面全体が、該半導体基板とのショットキーコンタクトまたはショットキー状領域を形成する、請求項８８に記載のデバイス。
【請求項９５】
前記チャネル領域が、ドーピングされている、請求項８８に記載のデバイス。
【請求項９６】
前記絶縁層が１つ以上の層を含む、請求項８８に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、２００１年８月１０日出願の米国特許出願番号第０９／９２８，１２４号、および２００１年８月１０日出願の米国特許出願番号第０９／９２８，１６３号の一部継続出願である。本出願は、２００２年５月１６日に出願の米国仮特許出願番号第６０／３８１，３２０号の優先権をさらに主張し、全体において参照として採用される。
【０００２】
本発明は、電流量をレギュレーションするデバイスとこれらの製造方法とに関する。より具体的にいうと、本発明は、ショットキーバリアソースおよび／またはドレイントランジスタに関する。
【背景技術】
【０００３】
従来技術の図１で見られる、半導体デバイス１００（例えばトランジスタ）のような電流量レギュレーションデバイスは、不純物ドープソース１２０および不純物ドープドレイン１３０を有するシリコン基板１１０を含み得る。ソース１２０およびドレイン１３０は、チャネル領域１４０によって分離されている。チャネル領域１４０の上に絶縁層１５０がある。絶縁層１５０は、典型的に３．９の誘電率を有する二酸化シリコンからなる。導電性材料で作られたゲート電極１６０は、絶縁層１５０の上に配置される。
【０００４】
電圧ＶＧがゲート電極１６０に印加されたとき、チャネル領域１４０を介してソース１２０とドレイン１３０との間に電流が流れる。この電流は、駆動電流、またはＩＤと呼ばれる。デジタル用途で、半導体デバイス１００を「ｏｎ」にするために電圧ＶＧがゲート電極１６０に印加され得る。この状態において、半導体デバイスは、比較的大きな駆動電流を有し、この電流は、理想的にチャネル領域１４０の抵抗値によってのみ限定される。半導体デバイス１００を「ｏｆｆ」にするために、異なる電圧ＶＧが、ゲート電極１６０に印加され得る。この状態において、理想的な漏れ電流はゼロである。しかしながら、実際の利用では、半導体デバイス１００の他の部分に関連する寄生インピーダンスのため、「ｏｎ」の状態の駆動電流は理想的でない。例えば、ソースおよびドレイン領域は、有限インピーダンスを有し、結果として、チャネル領域の抵抗値に寄生インピーダンスダンスが加えられる。また、実際の利用では、半導体デバイスが「ｏｆｆ」のとき、ある程度の有限な量の漏れ電流がある。
【０００５】
従来技術の電流レギュレーションデバイスにおいて、駆動電流は、絶縁層１５０の誘電率Ｋと線形的に比例し、絶縁層１５０の厚さＴｉｎｓに線形的に反比例する。駆動電流ＩＤは、以下の関係式によって近似される。
【０００６】
ＩＤ〜Ｋ／Ｔｉｎｓ
ここでＫは、絶縁層の誘電率であり、Ｔｉｎｓは、絶縁層の厚さである。
【０００７】
電流レギュレーションデバイスの設計においての検討事項は、所望の駆動電流を達成するために要求される電力量を低減することである。電力消費を低減する１つの方法は、本明細書中で参照として採用される「ＭＥＴＨＯＤ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＩＮＧ  Ａ  ＳＨＯＲＴ−ＣＨＡＮＮＥＬ  ＦＥＴ  ＷＩＴＨ  ＳＣＨＯＴＴＫＹ  ＢＡＲＲＩＥＲ  ＳＯＵＲＣＥ  ＡＮＤ  ＤＲＡＩＮ  ＣＯＮＴＡＣＴＳ」と題された１９９９年１２月１６日に出願された同時係属米国特許出願の第０９／４６５，３５７号および「ＭＯＳＦＥＴ  ＤＥＶＩＣＥ  ＡＮＤ  ＭＡＮＦＡＣＴＵＲＩＮＧ  ＭＥＴＨＯＤ」と題された２００１年２月６日に出願された同時係属米国特許出願の第０９／７７７，５３６号で記載されるような金属ソースおよびドレインと単純かつ均一に移植されたチャネルドーパントプロファイルの使用することである。
【０００８】
電流レギュレーションデバイスの設計における他の検討事項は、生産性である。電流レギュレーションデバイスの生産性の改善の方法の１つは、本明細書中で参照として採用される「ＬＯＷ  ＴＥＭＰＥＲＡＴＵＲＥ  ＳＯＵＲＣＥ  ＡＮＤ  ＤＲＡＩＮ  ＦＯＲＭＡＴＩＯＮ  ＰＲＯＣＥＳＳ  ＳＴＥＰＳ  ＦＯＲ  ＴＨＥ  ＭＡＮＵＦＡＣＴＵＲＥ  ＯＦ  ＭＯＳＦＥＴ  ＤＥＶＩＣＥＳ」と題された２００２年５月１６日に出願された米国仮特許出願の第６０／３８１，３２０号に記載されているような、ショットキーまたはショットキー状ソースおよびドレイン電極の形成に利用されるような低温度処置を利用したソースおよびドレイン電極を形成することである。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
当該分野において、「ｏｎ」状態における改善された駆動電流を示す電流量レギュレーション用のデバイスが必要である。当該分野において、低下した温度でそのようなデバイスを製造する方法がさらに必要である。
【課題を解決するための手段】
【００１０】
本明細書中で開示された発明の利用によって、駆動電流特性は、改善され得、その結果として駆動電流ＩＤと絶縁層の誘電率（Ｋ）および絶縁層の厚さＴｉｎｓの両方との間に非線形関係が生じる。その結果の関係は、電流レギュレーションデバイスが、従来技術と比較してＫおよびＴｉｎｓの変動に対してより影響を受けやすいという結果になる。さらに、本明細書中に開示される発明の利用によって、新しいゲート絶縁体材料の生産性は、実質的に改善される。
【００１１】
ある局面として、本発明は、電流量レギュレーション用のデバイスの製造方法を提供する。その方法は、半導体基板を提供するステップ、半導体基板に接触している電気的絶縁層であって、４．０より大きい誘電率を有する電気的絶縁層を提供するステップ、少なくとも絶縁層の一部に接触しているゲート電極を提供するステップ、および半導体基板に接触し、かつゲート電極に近接しているソース電極およびドレイン電極を提供するステップを包含し、ソース電極およびドレイン電極の少なくとも１つが、半導体基板とのショットキーコンタクトまたはショットキー状領域を形成する。ある局面としては、電流量をレギュレーションするデバイスは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスであり得る。他の局面として、誘電率は、７．６より大きく、または１５より大きくあり得る。
【００１２】
他の局面として、ソースおよびドレイン電極が、プラチナシリサイド、パラジウムシリサイドおよびイリジウムシリサイドで構成されるグループの１つから形成され得る。他の局面として、ソースおよびドレイン電極が、希土類シリサイドで構成されるグループの１つから形成され得る。他の局面として、絶縁層が、酸化金属で構成されるグループの１つから形成され得る。他の局面として、ショットキーコンタクトまたはショットキー状領域が、少なくともチャネルに接したエリアにあり得る。他の局面として、ソース電極およびドレイン電極の少なくとも一方と半導体基板との間の界面全体が、半導体基板とのショットキーコンタクトまたはショットキー状領域を形成し得る。他の局面として、チャネル領域は、ドーピングされ得る。
【００１３】
他の局面として、本発明は、電流をレギュレーションするデバイスの製造方法を提供する。その方法は、半導体基板を提供するステップ、半導体基板に接触している電気的絶縁層であって、４．０より大きい誘電率を有する絶縁層を提供するステップ、少なくとも絶縁層の一部と接触するように配置されたゲート電極を提供するステップ、１つ以上のゲート電極に近接したエリアで半導体基板を露呈するステップ、露呈された半導体基板の少なくとも一部に金属性薄膜を提供するステップ、ならびにショットキーまたはショットキー状ソース電極およびドレイン電極が半導体基板上で形成されるような露呈された半導体基板と金属を反応させるステップを含む。ある局面として、電流量レギュレーションデバイスは、ＭＯＳＦＥＴデバイスであり得る。他の局面として、誘電率は、７．６より大きくまたは１５より大きくなり得る。
【００１４】
他の局面として、ゲート電極は、絶縁層上に薄い導電膜を配置するステップ、ゲート電極を形成するために導電膜をパターンニングおよびエッチングするステップ、およびゲート電極の１つ以上の側壁上に１つ以上の薄い絶縁層を形成するステップによって提供され得る。他の局面として、その方法は、反応プロセス中に反応しなかった金属を除去するステップを含み得る。他の局面として、反応するステップは、熱アーニングを含み得る。他の局面として、ソースおよびドレイン電極は、プラチナシリサイド、パラジウムシリサイドおよびイリジウムシリサイドで構成されるグループの１つから形成され得る。他の局面として、ソースおよびドレイン電極が、希土類シリサイドで構成されるグループの１つから形成され得る。他の局面として、絶縁層が、金属酸化物で構成されるグループの１つから形成され得る。他の局面として、ショットキーコンタクトまたはショットキー状領域が、少なくともチャネルに接したエリアで形成され得る。他の局面として、ソース電極およびドレイン電極の少なくとも一方と半導体基板との間の界面全体が、半導体基板とのショットキーコンタクトまたはショットキー状領域を形成し得る。他の局面として、ドーパントは、チャネル領域に導入され得る。
【００１５】
他の局面として、本発明は、電流をレギュレーションするデバイスを提供する。このデバイスは、半導体基板、ゲート電極、ゲート電極と半導体基板との間で配置される電気的絶縁層であって、４．０以上の誘電率を有する絶縁層、ならびに半導体基板と接触し、かつゲート電極と隣接するソース電極およびドレイン電極を含み、ソース電極およびドレイン電極の少なくとも一方は、半導体基板とのショットキーコンタクタまたはショットキー状領域を形成する。ある局面としては、電流量をレギュレーションするデバイスは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスであり得る。他の局面として、誘電率は、７．６より大きく、または１５より大きくあり得る。
【００１６】
他の局面として、ソースおよびドレイン電極は、プラチナシリサイド、パラジウムシリサイドおよびイリジウムシリサイドで構成されるグループの１つから形成され得る。他の局面として、ソースおよびドレイン電極が、希土類シリサイドで構成されるグループの１つから形成され得る。他の局面として、絶縁層が、金属酸化物の１つから形成され得る。他の局面として、ショットキーコンタクトまたはショットキー状領域が、少なくともチャネルに接したエリアで形成され得る。他の局面として、ソース電極およびドレイン電極の少なくとも一方と半導体基板との間の界面全体が、該半導体基板とのショットキーコンタクトまたはショットキー状領域を形成し得る。他の局面として、チャネル領域は、ドープされ得る。
【００１７】
本発明の局面は、１つ以上の下記の利点を含み得る。従来の電界効果トランジスタ（ＦＥＴ）および他の電流レギュレーションデバイスは、ソースからドレインへ同様の駆動電流を生成するために本発明により製造されたものより高電圧を必要とする。従来のＦＥＴまたは電流レギュレーションデバイスの最大限の利用において、絶縁層の誘電率のその厚さに対する比と駆動電流は、一般的に線形的に変化する。本発明の利点の１つは、Ｔｉｎｓより誘電率Ｋに対して駆動電流が影響を受け、より大きいＫとＫ／Ｔｉｎｓとの比に対してより大きい駆動電流ＩＤを導くという予期せぬ結果である。この結果は、ショットキーまたはショットキー状ソースおよび／またはドレインを高誘電率材料でできた絶縁層と結合することで達成される。より低電圧は、この構造を利用した超小型電子技術にとってより
低電力消費をもたらすソースからドレインへの高電流生成のために必要とされる。
【００１８】
さらに、より大きいＫと定数Ｋ／Ｔｉｎｓ比の利用により、より少ないゲートの漏れ電流が達成されるという周知の利点は、本発明においても観察される。従来の構造のデバイスにとって、この特定の利点は、３．９の誘電率を有する二酸化シリコンの誘電率より大きい誘電率Ｋを有するゲート絶縁体の材料使用が唯一の理由である。これらの材料は、材料「ハイＫ」として示される。他に予想されるまたは観察される重要な利点はない。より大きいＫとの組合わせるショットキーまたはショットキー状ソース／ドレインデバイスの使用によって、駆動電流Ｉｄにおける予想されない、および劇的な改善が、ゲート漏れ電流の縮減に加えて達成される。
【００１９】
ゲート漏れ電流の問題のために新しいハイＫゲート絶縁体材料を使用することは、産業に大きな刺激を与えるにもかかわらず、ハイＫゲート絶縁体の製造を困難にする技術的障害がある。最も重要な問題の１つは、不純物ドープソースおよびドレイン領域の形成のために必要とされる高温処理の間のハイＫゲート絶縁体材料の劣化である。この劣化は、チャネル領域またはゲート電極におけるシリコンのような隣接する材料との反応によって引き起こされる。ショットキーまたはショットキー状ソース／ドレイン領域の形成のための処理工程は、不純物をソースおよびドレインにドーピングするために必要な１０００℃と比較して４００℃のようなかなり低い温度で生じる。ショットキーまたはショットキー状ソース／ドレイン領域の形成のための著しく低い温度の処理工程の結果として、ハイＫ材料は、実質的に隣接する材料と反応しない。このため、ハイＫゲート絶縁材料と組み合わされたショットキーまたはショットキー状ソース／ドレインデバイスの使用の他の利点は、ハイＫゲート絶縁体の生産性の改善である。
【００２０】
多様な実施形態が、開示されるが、本発明のさらに他の実施形態は、本発明の実施形態の例を示し、かつ説明する下記の詳細な記載から当業者に明白になる。理解されるように、本発明の意図および範囲から逸脱することなく、本発明は、様々な明らかな局面において改変が可能である。したがって、図面や詳細な記載は、本質的に例であり、かつ制限されないものとして評価されるべきである。
【００２１】
様々な図面において、同様の参照記号は、同様の要素を指し示す。
【発明を実施するための最良の形態】
【００２２】
図２を参照すると、半導体デバイス２００は、ソース２２０、およびドレイン２３０が形成される基板２１０を含む。基板２１０は、シリコンで構成されてもよいし、シリコンオンインシュレター（ＳＯＩ）基板であってもよい。ソース２２０、および／またはドレイン２３０は、希土類シリサイドで部分的、または全体的に構成され得る。ソース２２０および／またはドレイン２３０はまた、プラチナシリサイド、パラジュウムシリサイドまたはイリジュームシリサイドで部分的または、全体的に構成され得る。ソースおよびドレインは一部、金属で構成されているため、これらは、基板２１０とともにショットキーコンタクトまたはショットキー状領域２７０、２７５を形態とる。ここで、「ショットキーコンタクト」は、金属と半導体の間の接触によって規定され、「ショットキー状領域」は、半導体と金属とが密接することによって形成される領域である。ショットキーコンタクトまたはショットキー状領域２７０、２７５は、ソースおよび／またはドレインを金属シリサイドから形成することによって形成され得る。ショットキーコンタクトまたはショットキー状領域２７０、２７５は、ソース２２０およびドレイン２３０の間で形成されるチャネル領域２４０に隣接するエリアにある。ソース２２０およびドレイン２３０のどちらか一方または両方の全境界は、基板２１０とともにショットキーコンタクトまたはショットキー状領域２７０、２７５を形成し得る。チャネル領域２４０は、不純物のドーピングをされ得る。このドーピングは、従来の非均一性ドーピングであってもよく、同時係属の米国特許出願第０９／４６５，３５７号と米国特許出願第０９／７７７，５３６号で記載されている均一性ドーピングであってもよい。
【００２３】
絶縁層２５０は、チャネル領域２４０の上に形成され、ソース２２０およびドレイン２３０の一部または全体の上に形成されてもよい。絶縁層２５０は、二酸化シリコンの誘電率より誘電率が大きい材料で構成される（例えば、３．９より大きい誘電率）。例えば、絶縁層２５０は、誘電率が約２５のＴａＯ２、誘電率が約５０〜６０のＴｉＯ２、誘電率が約１５〜２０のＨｆＯ２、または誘電率が約１５〜２０のＺｒＯ２のような金属酸化物によって構成されてもよい。絶縁層２５０は、ニトリド／オキシドまたはオキシナイトライドスタックのような低（ｍｏｄｅｓｔ）Ｋ値（例えば５〜１０）、単一酸化剤Ｔａ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３または、珪酸塩ＺｒＳｉＯ４、ＨｆＳｉＯ４、ＬａＳｉＯ４、またはＴｉＳｉＯ４のような中間のＫ値（例えば１０〜２０）あるいは、アモルファスＬａＡｌＯ３、ＺｒＴｉＯ４、ＳｎＴｉＯ４、ＳｒＺｒＯ４、または単結晶ＬａＡｌ３Ｏ４、ＢａＺｒＯ３、Ｙ２Ｏ３、Ｌａ２Ｏ３のようなハイＫ値（例えば２０より大きい）を有する誘導体から構成され得る。随意的に、遷移金属に関する生産性の問題を改善するために、絶縁層２５０は、１つより多い層から構成されてもよい。絶縁層２５０は、「２重層」アプローチで形成されてもよく、１種類より多い誘電体（例えば、Ｓｉ３Ｎ４上のＴｉＯ２）で形成されてもよい。ゲート電極２６０は、絶縁層２５０の上に配置される。薄い絶縁層２２５は、ゲート電極２６０を取り囲んでいる。
【００２４】
（１）ショットキーコンタクトまたはショットキー状領域２７０、２７５を基板１１０と共に形成するソース２２０またはドレイン２３０および（２）比較的高い誘電率の絶縁層２５０を伴う半導体デバイスの形成によって、Ｋ／Ｔｉｎｓは、一定であるが、より大きなＫに対してより大きい駆動電流ＩＤを達成することが可能である。
【００２５】
図３ａ〜ｃを参照すると、完全な２次元静電シミュレーションは、様々な絶縁層３０９の厚さＴｉｎｓ３０７、および絶縁体誘電率Ｋに対して図３ａのＭＯＳＦＥＴデバイス３０５構造上で実施された。シミュレーションは、以下のことを仮定する。
【００２６】
１）３００Ｋの金属ソース３０１／ドレイン３０３を有するＰ型ＭＯＳ半導体デバイス３０５。
【００２７】
２）１０ｎｍの曲率半径Ｒ３１１を有する金属ソース３０１／ドレイン３０３。
【００２８】
３）２５ｎｍのチャネル長Ｌ３１３、１．２Ｖのドレイン電圧ＶＤ。
【００２９】
４）シリコン基板３１５において、固定か移動性かにかかわらず大きく帯電していない。
【００３０】
５）ドレイン電流ＩＤは、半導体デバイス３０５のソース３０１の端部で放出プロセスによって単に制限される。
【００３１】
６）ソース３０１での放出プロセスに対する電流密度対電界（Ｊ対Ｅ）特性は、プラチナシリサイドとシリコンとのショットキーコンタクト後に作られる。ショットキーバリアの高さは０．１８７ｅＶ、シリコン内の空孔の有効質量は０．６６ｍｏ、フェルミ準位は５．４ｅＶ、そして温度は３００Ｋと仮定されている。ソース３０１上の特定の位置における所与の電界強度に対して、電流密度は、１次元のシャープな三角形バリアを仮定したシュレーディンガー方程式の厳密解（近似解ではない）によって計算される。量子トンネル効果および反射は完全にして含まれている。総電流密度が、状態の密度でまとめられているので、電界放出、熱放出、および熱支援（ｔｈｅｒｍａｌｌｙ  ａｓｓｉｓｔｅｄ）電界放出による電流が考慮されている。Ｊ対Ｅの関係は、純粋な熱放出の場合（Ｅ＝０）の実験データに対して較正されている。
【００３２】
これらの仮定は、ショートチャネル（２５ｎｍ未満）およびアンドープ（ライトドープ）基板の実際のケースにおいて妥当である。計算されたソース３０１放出電流の絶対値は、Ｅ＞０に対して計算されていないが、これらは、いくつかの実験結果、および第１原理の計算に基づいている。提案された発明の目的に対して、計算されたＪ対Ｅデータは十分である。なぜなら、ソース３０１の放出電流に対する絶縁層３０９の厚さ（Ｔｉｎｓ）３０７、および誘電率（Ｋ）の効果に関するからである。ＴｉｎｓおよびＫによるソース３０１の放出電流における相対的変化は、この場合、電流の絶対値のより適当である。にもかかわらず、漏れ電流、および駆動電流ＩＤの両方の計算値は、実際のトランジスタ計測データと一致する。
【００３３】
シミュレーションは、０．１５６の一定のＫ／Ｔｉｎｓ比で実行された。結果は、図３ｂ〜ｃに示される。図３ｃから始めて、上方へと説明する。曲線３５０は、３．９（Ｔｉｎｓ＝２５Å）の誘電率の絶縁層を有する半導体デバイスにおけるゲート電圧ＶＧと駆動電流ＩＤとの関係を示している。曲線３６０、３７０、および３８０は、基板とともにショットキーコンタクト、またはショットキー状領域２７０、２７５を形成するソース２２０およびドレイン２３０を有する半導体デバイス（それぞれ、１０（Ｔｉｎｓ＝６４．１Å）、２５（Ｔｉｎｓ＝１６０．３Å）および５０（Ｔｉｎｓ＝３２０．５Å）の絶縁誘電率を有する）におけるＶＧとＩＤの比を示している。図３ｂを参照すると、曲線３５５は、３．９（Ｔｉｎｓ＝２５Å）の誘電率の絶縁層を有する半導体デバイスにおけるゲート電圧ＶＧと駆動電流ＩＤとの対数関係を示している。曲線３６５、３７５、および３８５は、基板とともにショットキーコンタクト、またはショットキー状領域２７０、２７５を形成するソース２２０およびドレイン２３０を有する半導体デバイス（それぞれ、１０（Ｔｉｎｓ＝６４．１Å）、および２５（Ｔｉｎｓ＝１６０．３Å）、５０（Ｔｉｎｓ＝３２０．５Å）の絶縁誘電率を有する）におけるＶＧとＩＤの対数比を示している。曲率半径Ｒ３１１、チャネル長３１３およびドレイン電圧ＶＤに関わらず同様の結果が得られると予想される。駆動電流対漏れ電流の比は、曲線３５０／３５５、３６０／３６５、３７０／３７５および３８０／３８５に対してそれぞれ３５、３８、５３および８６である。漏れ電流は、駆動電流を犠牲にすることなく、（バルクパンチスルー電流を制御するための）基板の適切なドーパントを追加することによって、または動作温度を低下させることによって少なくとも１０分の１まで減少され得る。このように、基板とともにショットキーコンタクトまたはショットキー状領域を形成するソース３０１またはドレイン３０３を用いることによって、および一定のＫ／Ｔｉｎｓ比を維持しながら、Ｋを増加することによって、駆動電流ＩＤは、著しく増加する（ＶＧが１．２Ｖのときの３００μＡ／μｍより若干上から約１３００μＡ／μｍまで）。このように、所望の駆動電流に対して、デバイスは、動作のために従来技術で必要とされていた電圧より著しく低い電圧を必要とする。電力消費は、電圧の２乗で変化するため、本発明は、電力使用の著しい低下を提供する。
【００３４】
曲率半径Ｒ３１１の変更が、ＩＤにおいて確認されるめざましい改良を変化しないことを証明するために、完全２次元静電シミュレーションは、わずかに異なるデバイスの形状で繰り返された。図４ａ〜ｃを参照すると、図４ａの半導体デバイス４０５構造は、Ｋ／Ｔｉｎｓ比が一定であるように２つの絶縁層４０９の厚さＴｉｎｓ４０７、および絶縁誘電率Ｋに対してシミュレートされた。シミュレーションの仮定は、デバイスの形状を除けば上部に記載されたものと同じである。
【００３５】
１）チャネル長Ｌ４１３は２７ｎｍ。
【００３６】
２）ソースおよびドレインの幅４０２および高さ４０４は、それぞれ１００ｎｍおよび３０ｎｍ。
【００３７】
３）ゲートの幅４１２および高さ４１３は、それぞれ６７ｎｍおよび１０８ｎｍ。
【００３８】
４）ゲートの曲率半径Ｒｇ４１４は、全てのシミュレーションで１０ｎｍ。
【００３９】
５）ソースおよびドレイン電極の曲率半径Ｒ４１１は、１ｎｍまたは１０ｎｍ。
【００４０】
シミュレーションは、Ｋ／Ｔｉｎｓ比０．２０５の一定で実行された。結果は、図４ｂ〜ｃに示される。図４ｃを始めとして、曲線４５１および４６１は、それぞれ３．９（Ｔｉｎｓ＝２５Å）および５０（Ｔｉｎｓ＝２４４Å）の絶縁層の誘電率で１０ｎｍの曲率半径Ｒ４１１を有する半導体デバイスにおけるゲート電圧Ｖｇと駆動電流ＩＤとの間の関係を示している。図４ｃを続けると、曲線４７１および４８１は、それぞれ３．９（Ｔｉｎｓ＝２５Å）および５０（Ｔｉｎｓ＝２４４Å）の絶縁層の誘電率で１ｎｍの曲率半径Ｒ４１１を有する半導体デバイスにおけるゲート電圧Ｖｇと駆動電流ＩＤとの間の対数関係を示している。図４ｂを参照すると、曲線４５５および４６５は、それぞれ３．９（Ｔｉｎｓ＝２５Å）および５０（Ｔｉｎｓ＝２４４Å）の絶縁層の誘電率で１０ｎｍの曲率半径Ｒ４１１を有する半導体デバイスにおけるゲート電圧Ｖｇと駆動電流ＩＤとの間の関係を示している。図４ｂを続けると、曲線４７５および４８５は、それぞれ３．９（Ｔｉｎｓ＝２５Å）および５０（Ｔｉｎｓ＝２４４Å）の絶縁層の誘電率で１ｎｍの曲率半径Ｒ４１１を有する半導体デバイスにおけるゲート電圧Ｖｇと駆動電流ＩＤとの間の関係を示している。図４ｂ〜ｃは、基板とともにショットキーコンタクトまたはショットキー状領域を形成するソース４０１およびドレイン４０３を用いることによって、ならびにＫ／Ｔｉｎｓ比を一定に維持しながら、Ｋを増加することによって、１０ｎｍの曲率半径Ｒ４１１を有するデバイスに対して駆動電流ＩＤは、著しく増加する（Ｖｇが１．２Ｖのときの約６５０ｍＡ／ｍｍから約１７００ｍＡ／ｍｍまで）。Ｋ＝５０とＫ＝３．９の場合において、駆動電流の比は、１７００／６５０＝２．６である。同様に、１ｎｍの曲率半径Ｒ４１１を有するデバイスに対して駆動電流ＩＤは著しく増加する（Ｖｇが１．２Ｖのときの約５７０ｍＡ／ｍｍから約２３４０ｍＡ／ｍｍまで）。この場合において、Ｋ＝５０とＫ＝３．９の場合において、駆動電流の比は、２３４０／５７０＝４．１である。これらの結果は、より小さな曲率半径Ｒ４１１に対して駆動電流ＩＤの相対的な改良が、より大きくなることを示している。さらに、これらの結果は、Ｋ／Ｔｉｎｓ一定の場合と比較して、Ｋ／Ｔｉｎｓ比の増加が、駆動電流Ｉｄにおける大きな改良を導くことを示している。従来の不純物ドーピングされたソースおよびドレインデバイスは、一定のＫ／Ｔｉｎｓを有するＫ＝３．９とＫ＝５０の両方の場合に対してほぼ同じ駆動電流ＩＤを有する。
【００４１】
ソースとドレインのコーナー領域の電子顕微鏡写真の横断スキャニングは、チャネル領域に隣接するソース４２１電極の上部コーナー、およびドレイン４２２電極の上部コーナーの曲率半径Ｒ４１１は、１０ｎｍより１ｎｍに近いことを示している。図４ａ〜ｃのシミュレーション予想は、基板とともにショットキーコンタクトまたはショットキー状領域を形成するソース４０１またはドレイン４０３を用いることによって、およびハイＫ誘導性ゲート絶縁材料を用いることによって、デバイスは、所望の駆動電流に対して、従来技術が要求する動作電圧より著しく低い動作電圧を必要とすることを示している。電力消費は、電圧の２乗で変化するため、本発明は、著しく低い電力使用を供給する。
【００４２】
上述された電流量レギュレーションデバイス（例えば、平面のＰ型、またはＮ型ＭＯＳＦＥＴ）は、図５〜９に示され、図１０で説明されたプロセスを用いることによって形成され得る。（平面Ｐ型、またはＮ型ＭＯＳＦＥＴは、水平方向に平面である必要はないが、いくつかの平面方向を仮定し得ることに留意されない）。図５および１０を参照すると、薄いスクリーン酸化物３２３は、シリコン基板３１０上で成長し、基板３１０は、トランジスタを互いに電気的に絶縁する手段を有する（９０５）。選択的に厚さ２００Åの薄いスクリーン酸化物は、チャネル領域３４０のドーピングのためのインプラントマスクとして機能する。適切なチャネルドーパントの種類（例えば、Ｐ型およびＮ型デバイスに対するそれぞれヒ素およびインジウム）は、スクリーン酸化物３２３を通過してシリコンの所定の深さ、例えば、（１０００Å）にイオン注入される（９１０）。
【００４３】
図６および１０を参照すると、図５のスクリーン酸化物層３２３は、フッ化水素酸で取除かれ（９１５）、薄い絶縁層４５０が、少なくともチャネル領域３４０の一部の上に成長するか、堆積する（９２０）。この絶縁層は、ＴｉＯ２、ＴａＯ２または、上述された高誘電率を有する他の適当な化合物で構成されてもよい。絶縁層の成長、または堆積の直後に、イン−サイチュ（ｉｎ−ｓｉｔｕ）多量ドープシリコンフイルムが堆積される（９３０）。このシリコンフイルムは、結局ゲート電極を作り上げる。シリコンフイルムは、Ｎ型デバイス用にリンをドーピングされ、またはＰ型デバイス用にボロンをドーピングされ得る。ゲート電極は、その後、リソグラフィック手法、および絶縁層４５０を厳選するシリコンエッチングを用いてパターニングされる（９３５）。
【００４４】
図７および１０を参照すると、薄さが選択的に約１００Åの薄い酸化物は、ゲート電極の上部面および側壁上に形成される（９４０）。その後、鉛直面の酸化物を保存する一方、酸化物層のいくつかは、異方性エッチングによって除去され、水平面５１０のシリコンを露呈する（９４５）。この工程は、ゲート側壁酸化物５２５を生成し、デバイスのゲート電極とチャネル領域３４０において、かつドーパントを電気的に活性化する。
【００４５】
図８および１０を参照すると、金属は、全ての表面上に選択的な約４００Åの厚さの全面フイルムとして堆積される（９５０）。堆積された特定の金属は、デバイスがＮ型またはＰ型のどちらかによって決まる。エルビウムは、Ｎ型デバイス用に使用され得る一方、プラチナは、Ｐ型デバイス用に使用され得る。半導体デバイス６００は、それから例えば４００℃で４５分の想定温度、想定時間でアニールされる（９５５）。この温度は、不純物のドーピングされたソースおよびドレインの形成に要する通常の温度に比べてそれほど大きくない。この温度は、８００℃より大きい。金属がシリコンと直接的接触する場合、アニール処理は、金属を金属シリサイド６０６に変換する化学反応を引き起こす。シリコンに接触しない金属６１６は、反応しない。
【００４６】
図９および１０を参照すると、無反応金属６１６は、ウェットケミカルエッチングによって除去される（９６０）。例えば、堆積された金属がプラチナまたはエラジウムである場合、王水またはＨＮＯ３がその金属を除去するためにそれぞれ使用される。残ったシリサイドがソース６２０およびドレイン６３０である。高誘電率絶縁層を有する、電流をレギュレーションするショットキーデバイスは、ここで完成し、ゲート電極４６０、ソース６２０およびドレイン６３０の電気的接触の準備が整っている（９６５）。この処理でショットキーやショットキー状ソースおよびドレイン電極を形成するために必要な温度がソース６２０、およびドレイン６３０領域に不純物をドーピングするために必要な温度よりかなり低いため、ゲート絶縁体４５０に用いられるハイＫ金属は、近傍の材料と反応することはそれほど多くなく、この処理は、従来技術より生産性が高い。
【００４７】
本発明の複数の実施形態が述べられてきた。それにもかかわらず、本発明の意図、および範囲を逸脱することなく様々な修正がなされることが理解される。例えば、特許請求の範囲に記載された半導体デバイスは、例示のためのみである。この発明のコンセプトは、様々な断面を有する半導体デバイスに適用されることが理解されるべきである。発明が、平面シリコンＭＯＳトランジスタに関して図示されているにもかかわらず、電流をレギュレーションする他のデバイスにも同様に適用される。例えば、デバイスは、ガリウムヒ素ＧａＡｓ、リン化インジウムＩｎＰ、シリコンカーバイドＳｉＣ、シリコンゲルマニウムＳｉＧｅなどのような他の半導体基板上に構築される。さらに、デバイスは、ソースまたはドレインの電極コーナーに対して特定の曲率半径を有する必要がない。そして、本発明は、Ｋ／Ｔｉｎｓの特定の比（単数または複数）を限定されない。従って、他の実施形態は、添付の特許請求の範囲内である。
【００４８】
本発明は、好ましい実施形態を参照して記載されているが、当業者は、本発明の意図、および範囲を逸脱することなく形式的に、かつ詳細に変更がなされることを理解している。
【図面の簡単な説明】
【００４９】
【図１】図１は、従来技術の半導体トランジスタの断面図である。
【図２】図２は、ショットキーコンタクトソースおよびドレインが、ゲートとチャネル領域との間で非二酸化シリコン絶縁層と結合される、半導体基板の断面図である。
【図３ａ】図３ａは、ショットキーコンタクトソースおよびドレインが、ゲートとチャネル領域との間で非二酸化シリコン絶縁層と結合される、半導体デバイスの断面図であり、これは、数値シミュレーションに利用されるデバイス構造である。
【図３ｂ】図３ｂは、Ｋ／Ｔｉｎｓの比が一定である、様々なＫの値に対する駆動電流ＩＤとゲート電圧ＶＧとの間のシミュレートされた関係を示す対数プロット図である。
【図３ｃ】図３ｃは、図３ｂと同じデータの線形プロット図である。
【図４ａ】図４ａは、ショットキーコンタクトソースおよびドレインが、ゲートとチャネル領域との間で非二酸化シリコン絶縁層と結合される、半導体基板の断面図であり、これは、数値シミュレーションの第２のセットに利用したデバイス構造である。
【図４ｂ】図４ｂは、Ｋ／Ｔｉｎｓの比が一定である、様々なＫの値に対する駆動電流ＩＤとゲート電圧ＶＧとの間のシミュレートされた関係を示す対数プロット図である。
【図４ｃ】図４ｃは、図４ｂと同じデータの線形プロット図である。
【図５】図５は、イオン注入後の半導体基板の断面図である。
【図６】図６は、絶縁層の成長およびゲートのパターニング後の半導体基板の断面図である。
【図７】図７は、側壁の酸化物層の成長後の半導体基板の断面図である。
【図８】図８は、金属シリサイドソースおよびドレインの生成後の半導体基板の断面図である。
【図９】図９は、図１０に概要が示される処理工程の結果の半導体デバイスの断面図である。
【図１０】図１０は、発明にしたがって電流量をレギュレーションするデバイスの製造の処理フローの概略のフローチャートである。
【図１】
2004538650.tif 000003
【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図１０】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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