(57)【要約】本発明は、Ｎ−ＮＡＲＹ信号（Ａ０−Ａ３，Ｂ０−Ｂ３）を用いるＮ−ＮＡＲＹ論理回路のための方法および装置（１０６）である。本発明は、１以上のＮ−ＮＡＲＹ入力信号を評価し、Ｎ−ＮＡＲＹ出力信号（Ｖ０−Ｖ３）を生成する共有論理トリー（論理木）回路（１０７）を含む。さらに、本発明は、共有論理トリー回路に接続された第１のＮ−ＮＡＲＹ入力信号（Ａ０−Ａ３）と、共有論理トリー回路に接続された第２のＮ−ＮＡＲＹ入力信号（Ｂ０−Ｂ３）を含む。共有論理回路は、第１および第２のＮ−ＮＡＲＹ入力信号を評価し、接続されたＮ−ＮＡＲＹ出力信号（Ｖ０−Ｖ３）を生成する。それは、さらに共有論理トリー回路に接続する。本発明は、２つのＮ−ＮＡＲＹ信号の１つ、３つのＮ−ＮＡＲＹ信号の１つ、４つのＮ−ＮＡＲＹ信号（Ａ０−Ａ３，Ｂ０−Ｂ３）の１つ、８つのＮ−ＮＡＲＹ信号の１つ、およびＮ個のＮ−ＮＡＲＹ信号の一般的な１つを含む信号を用いる。本発明は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲあるいはＸＯＲ／同等機能を含むあらゆる所定の機能を評価する。【選択図】図６
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【特許請求の範囲】
【請求項１】
Ｎ−ＮＡＲＹ信号を用いるＮ−ＮＡＲＹ論理回路であって、
１以上のＮ−ＮＡＲＹ入力信号を評価し、Ｎ−ＮＡＲＹ出力信号を作り出す共有論理トリー回路と、
前記共有論理トリー回路に接続される第１のＮ−ＮＡＲＹ入力信号と、
前記共有論理トリー回路に接続される第２のＮ−ＮＡＲＹ入力信号と、
前記共有論理トリー回路に接続されるＮ−ＮＡＲＹ出力信号と、
を備えることを特徴とするＮ−ＮＡＲＹ論理回路。
【請求項２】
前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物を含む機能から選択された機能を評価する請求項１に記載のＮ−ＮＡＲＹ論理回路。
【請求項３】
前記共有論理トリー回路に接続される信号評価装置をさらに備える請求項１に記載のＮ−ＮＡＲＹ論理回路。
【請求項４】
Ｎ−ＮＡＲＹ信号は、有効でない値をさらに含み、前記Ｎ−ＮＡＲＹ信号のＮ個の配線の束の配線は真値ではない請求項１に記載のＮ−ＮＡＲＹ論理回路。
【請求項５】
前記第１のＮ−ＮＡＲＹ入力信号、前記第２のＮ−ＮＡＲＹ入力信号、または前記Ｎ−ＮＡＲＹ出力信号は、４つのＮ−ＮＡＲＹ信号の１つを構成する請求項１に記載のＮ−ＮＡＲＹ論理回路。
【請求項６】
前記第１のＮ−ＮＡＲＹ入力信号、前記第２のＮ−ＮＡＲＹ入力信号、または前記Ｎ−ＮＡＲＹ出力信号は、３つのＮ−ＮＡＲＹ信号の１つを構成する請求項１に記載のＮ−ＮＡＲＹ論理回路。
【請求項７】
Ｎ−ＮＡＲＹ信号を用いるＮ−ＮＡＲＹ論理回路を評価するシステムであって、
１以上のＮ−ＮＡＲＹ入力信号を評価し、Ｎ−ＮＡＲＹ出力信号を作り出す共有論理トリー回路と、
前記共有論理トリー回路に接続される第１のＮ−ＮＡＲＹ入力信号と、
前記共有論理トリー回路に接続される第２のＮ−ＮＡＲＹ入力信号と、
前記共有論理トリー回路に接続されるＮ−ＮＡＲＹ出力信号と、
を備えることを特徴とするシステム。
【請求項８】
前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物を含む機能から選択された機能を評価する請求項７に記載のシステム。
【請求項９】
前記共有論理トリー回路に接続される信号評価装置をさらに備える請求項１に記載のシステム。
【請求項１０】
Ｎ−ＮＡＲＹ信号は、有効でない値を含み、前記Ｎ−ＮＡＲＹ信号のＮ個の配線の束の配線は真値ではない請求項１に記載のシステム。
【請求項１１】
前記第１のＮ−ＮＡＲＹ入力信号、前記第２のＮ−ＮＡＲＹ入力信号、または前記Ｎ−ＮＡＲＹ出力信号は、４つのＮ−ＮＡＲＹ信号の１つを構成する請求項１に記載のシステム。
【請求項１２】
前記第１のＮ−ＮＡＲＹ入力信号、前記第２のＮ−ＮＡＲＹ入力信号、または前記Ｎ−ＮＡＲＹ出力信号は、３つのＮ−ＮＡＲＹ信号の１つを構成する請求項１に記載のシステム。
【請求項１３】
Ｎ−ＮＡＲＹ信号を用いるＮ−ＮＡＲＹ論理回路を評価する方法であって、
共有論理トリー回路に接続される第１のＮ−ＮＡＲＹ入力信号を受けるステップと、
共有論理トリー回路に接続される第２のＮ−ＮＡＲＹ入力信号を受けるステップと、
前記共有論理トリー回路で前記第１のＮ−ＮＡＲＹ入力信号と前記第２のＮ−ＮＡＲＹ入力信号を評価するステップと、
前記共有論理トリー回路の評価からＮ−ＮＡＲＹ出力信号を作り出すステップであって、Ｎ個の信号の出力１は、前記共有論理トリー回路に接続しているステップと、
を有することを特徴とする方法。
【請求項１４】
前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物を含む機能から選択された機能を評価する請求項１３に記載の方法。
【請求項１５】
前記共有論理トリー回路に接続される信号評価装置をさらに有する請求項１３に記載の方法。
【請求項１６】
Ｎ−ＮＡＲＹ信号は、有効でない値を含み、前記Ｎ−ＮＡＲＹ信号のＮ個の配線の束の配線は真値ではない請求項１３に記載の方法。
【請求項１７】
前記第１のＮ−ＮＡＲＹ入力信号、前記第２のＮ−ＮＡＲＹ入力信号、または前記Ｎ−ＮＡＲＹ出力信号は、４つのＮ−ＮＡＲＹ信号の１つを構成する請求項１３に記載の方法。
【請求項１８】
前記第１のＮ−ＮＡＲＹ入力信号、前記第２のＮ−ＮＡＲＹ入力信号、または前記Ｎ−ＮＡＲＹ出力信号は、３つのＮ−ＮＡＲＹ信号の１つを構成する請求項１３に記載の方法。
【請求項１９】
Ｎ−ＮＡＲＹ論理回路にＮ−ＮＡＲＹ信号を供給する方法であって、
１以上のＮ−ＮＡＲＹ入力信号を評価し、Ｎ−ＮＡＲＹ出力信号を作り出す共有論理トリー回路を供給するステップと、
前記共有論理トリー回路に第１のＮ−ＮＡＲＹ入力信号を接続するステップと、
前記共有論理トリー回路に第２のＮ−ＮＡＲＹ入力信号を接続するステップと、
前記共有論理トリー回路にＮ−ＮＡＲＹ出力信号を接続するステップと、
を有することを特徴とする方法。
【請求項２０】
前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物を含む機能から選択された機能を評価する請求項１９に記載の方法。
【請求項２１】
前記共有論理トリー回路に接続される信号評価装置をさらに有する請求項１９に記載の方法。
【請求項２２】
Ｎ−ＮＡＲＹ信号は、有効でない値を含み、前記Ｎ−ＮＡＲＹ信号のＮ個の配線の束の配線は真値ではない請求項１９に記載の方法。
【請求項２３】
前記第１のＮ−ＮＡＲＹ入力信号、前記第２のＮ−ＮＡＲＹ入力信号、または前記Ｎ−ＮＡＲＹ出力信号は、４つのＮ−ＮＡＲＹ信号の１つを構成する請求項１９に記載の方法。
【請求項２４】
前記第１のＮ−ＮＡＲＹ入力信号、前記第２のＮ−ＮＡＲＹ入力信号、または前記Ｎ−ＮＡＲＹ出力信号は、３つのＮ−ＮＡＲＹ信号の１つを構成する請求項１９に記載の方法。
【請求項２５】
Ｎ個の符号化の１つを持つＮ個の信号の１つを用いるＮ−ＮＡＲＹ論理回路であって、
１以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路と、
前記共有論理トリー回路に接続されるＮ個の信号の第１の入力１であって、該Ｎ個の信号の第１の入力１は、異なるセル間でともに経路を決められるＮ個の配線の第１の束を含み、Ｎ個の配線の該第１の束によって伝達される多数の情報価値を示すためにＮ個の符号化の１つを用いるとともに、Ｎ個の配線の第１の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、Ｎ個の信号の第１の入力１と、
前記共有論理トリー回路に接続されるＮ個の信号の第２の入力１であって、該Ｎ個の信号の第２の入力１は、異なるセル間でともに経路を決められるＮ個の配線の第２の束を含み、Ｎ個の配線の該第２の束によって伝達される多数の情報価値を示すためにＮ個の符号化の１つを用いるとともに、Ｎ個の配線の第２の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、Ｎ個の信号の第２の入力１と、
前記共有論理トリー回路に接続されるＮ個の信号の出力１であって、該Ｎ個の信号の出力１は、異なるセル間でともに経路を決められるＮ個の配線の第３の束を含み、Ｎ個の配線の該第３の束によって伝達される多数の情報価値を示すためにＮ個の符号化の１つを用いるとともに、Ｎ個の配線の第３の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、Ｎ個の信号の出力１と、
を備えることを特徴とするＮ−ＮＡＲＹ論理回路。
【請求項２６】
前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物を含む機能から選択された機能を評価する請求項２５に記載のＮ−ＮＡＲＹ論理回路。
【請求項２７】
前記共有論理トリー回路に接続される信号評価装置をさらに備える請求項２５に記載のＮ−ＮＡＲＹ論理回路。
【請求項２８】
前記Ｎ個の符号化の１つは、有効でない値をさらに含み、Ｎ個の配線の前記第１の束、Ｎ個の配線の前記第２の束、またはＮ個の配線の前記第３の束の配線は真値ではない請求項２５に記載のＮ−ＮＡＲＹ論理回路。
【請求項２９】
Ｎ個の信号の前記第１の入力１、Ｎ個の信号の前記第２の入力１、またはＮ個の信号の前記出力１の、前記Ｎ個の信号の１つは、ともに経路を決められた４つの配線の束を含む４つの信号の１つを構成する請求項２５に記載のＮ−ＮＡＲＹ論理回路。
【請求項３０】
Ｎ個の信号の前記第１の入力１、Ｎ個の信号の前記第２の入力１、またはＮ個の信号の前記出力１の、前記Ｎ個の信号の１つは、ともに経路を決められた４つの配線の束を含む３つの信号の１つを構成する請求項２５に記載のＮ−ＮＡＲＹ論理回路。
【請求項３１】
Ｎ個の符号化の１つを持つＮ個の信号の１つを用いるＮ−ＮＡＲＹ論理回路であって、
１以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路と、
前記共有論理トリー回路に接続されるＮ個の信号の第１の入力１であって、該Ｎ個の信号の第１の入力１は、異なるセル間でともに経路を決められるＮ個の配線の第１の束を含み、Ｎ個の配線の該第１の束によって伝達される多数の情報価値を示すためにＮ個の符号化の１つを用いるとともに、Ｎ個の配線の第１の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、Ｎ個の信号の第１の入力１と、
前記共有論理トリー回路に接続されるＮ個の信号の第２の入力１であって、該Ｎ個の信号の第２の入力１は、異なるセル間でともに経路を決められるＮ個の配線の第２の束を含み、Ｎ個の配線の該第２の束によって伝達される多数の情報価値を示すためにＮ個の符号化の１つを用いるとともに、Ｎ個の配線の第２の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、Ｎ個の信号の第２の入力１と、
前記共有論理トリー回路に接続されるＮ個の信号の出力１であって、該Ｎ個の信号の出力１は、異なるセル間でともに経路を決められるＮ個の配線の第３の束を含み、Ｎ個の配線の該第３の束によって伝達される多数の情報価値を示すためにＮ個の符号化の１つを用いるとともに、Ｎ個の配線の第３の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、Ｎ個の信号の出力１と、
を備えることを特徴とするシステム。
【請求項３２】
論理評価は、前記共有論理トリー回路が、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物を含む機能から選択された機能を評価することを意味する請求項３１に記載のシステム。
【請求項３３】
前記共有論理トリー回路に接続される信号評価装置をさらに備える請求項３１に記載のシステム。
【請求項３４】
前記Ｎ個の符号化の１つは、有効でない値をさらに含み、Ｎ個の配線の前記第１の束、Ｎ個の配線の前記第２の束、またはＮ個の配線の前記第３の束の配線は真値ではない請求項３１に記載のシステム。
【請求項３５】
Ｎ個の信号の前記第１の入力１、Ｎ個の信号の前記第２の入力１、またはＮ個の信号の前記出力１の、前記Ｎ個の信号の１つは、ともに経路を決められた４つの配線の束を含む４つの信号の１つを構成する請求項３１に記載のシステム。
【請求項３６】
Ｎ個の信号の前記第１の入力１、Ｎ個の信号の前記第２の入力１、またはＮ個の信号の前記出力１の、前記Ｎ個の信号の１つは、ともに経路を決められた４つの配線の束を含む３つの信号の１つを構成する請求項３１に記載のシステム。
【請求項３７】
Ｎ個の符号化の１つを持つＮ個の信号の１つを用いるＮ−ＮＡＲＹ論理回路を評価する方法であって、
共有論理トリー回路に接続されるＮ個の信号の第１の入力１を受けるステップであって、該Ｎ個の信号の第１の入力１は、異なるセル間でともに経路を決められるＮ個の配線の第１の束を含み、Ｎ個の配線の該第１の束によって伝達される多数の情報価値を示すためにＮ個の符号化の１つを用いるとともに、Ｎ個の配線の第１の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、ステップと、
前記共有論理トリー回路に接続されるＮ個の信号の第２の入力１を受けるであって、該Ｎ個の信号の第２の入力１は、異なるセル間でともに経路を決められるＮ個の配線の第２の束を含み、Ｎ個の配線の該第２の束によって伝達される多数の情報価値を示すためにＮ個の符号化の１つを用いるとともに、Ｎ個の配線の第２の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、ステップと、
前記共有論理トリー回路で、Ｎ個の信号の前記第１の入力１とＮ個の信号の前記第２の入力１とを評価するステップと、
前記共有論理トリー回路に接続されるＮ個の信号の出力１を作り出すステップであって、該Ｎ個の信号の出力１は、異なるセル間でともに経路を決められるＮ個の配線の第３の束を含み、Ｎ個の配線の該第３の束によって伝達される多数の情報価値を示すためにＮ個の符号化の１つを用いるとともに、Ｎ個の配線の第３の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、ステップと、
を有することを特徴とする方法。
【請求項３８】
前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物を含む機能から選択された機能を評価する請求項３７に記載の方法。
【請求項３９】
前記共有論理トリー回路に接続される信号評価装置をさらに有する請求項３７に記載の方法。
【請求項４０】
前記Ｎ個の符号化の１つは、有効でない値をさらに含み、Ｎ個の配線の前記第１の束、Ｎ個の配線の前記第２の束、またはＮ個の配線の前記第３の束の配線は真値ではない請求項３７に記載の方法。
【請求項４１】
Ｎ個の信号の前記第１の入力１、Ｎ個の信号の前記第２の入力１、またはＮ個の信号の前記出力１の、前記Ｎ個の信号の１つは、ともに経路を決められた４つの配線の束を含む４つの信号の１つを構成する請求項３７に記載の方法。
【請求項４２】
Ｎ個の信号の前記第１の入力１、Ｎ個の信号の前記第２の入力１、またはＮ個の信号の前記出力１の、前記Ｎ個の信号の１つは、ともに経路を決められた４つの配線の束を含む３つの信号の１つを構成する請求項３７に記載の方法。
【請求項４３】
Ｎ個の符号化の１つを用いるＮ個の信号の１つをＮ−ＮＡＲＹ論理回路に供給する方法であって、
１以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路を供給するステップと、
前記共有論理トリー回路にＮ個の信号の第１の入力１を接続するステップであって、該Ｎ個の信号の第１の入力１は、異なるセル間でともに経路を決められるＮ個の配線の第１の束を含み、Ｎ個の配線の該第１の束によって伝達される多数の情報価値を示すためにＮ個の符号化の１つを用いるとともに、Ｎ個の配線の第１の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、ステップと、
前記共有論理トリー回路にＮ個の信号の第２の入力１を接続するステップであって、該Ｎ個の信号の第２の入力１は、異なるセル間でともに経路を決められるＮ個の配線の第２の束を含み、Ｎ個の配線の該第２の束によって伝達される多数の情報価値を示すためにＮ個の符号化の１つを用いるとともに、Ｎ個の配線の第２の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、ステップと、
前記共有論理トリー回路にＮ個の信号の出力１を接続するステップであって、該Ｎ個の信号の出力１は、異なるセル間でともに経路を決められるＮ個の配線の第３の束を含み、Ｎ個の配線の該第３の束によって伝達される多数の情報価値を示すためにＮ個の符号化の１つを用いるとともに、Ｎ個の配線の第３の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、ステップと、
を有することを特徴とする方法。
【請求項４４】
前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物を含む機能から選択された機能を評価する請求項４３に記載の方法。
【請求項４５】
前記共有論理トリー回路に接続される信号評価装置をさらに有する請求項４３に記載の方法。
【請求項４６】
前記Ｎ個の符号化の１つは、有効でない値をさらに含み、Ｎ個の配線の前記第１の束、Ｎ個の配線の前記第２の束、またはＮ個の配線の前記第３の束の配線は真値ではない請求項４３に記載の方法。
【請求項４７】
Ｎ個の信号の前記第１の入力１、Ｎ個の信号の前記第２の入力１、またはＮ個の信号の前記出力１の、前記Ｎ個の信号の１つは、ともに経路を決められた４つの配線の束を含む４つの信号の１つを構成する請求項４３に記載の方法。
【請求項４８】
Ｎ個の信号の前記第１の入力１、Ｎ個の信号の前記第２の入力１、またはＮ個の信号の前記出力１の、前記Ｎ個の信号の１つは、ともに経路を決められた４つの配線の束を含む３つの信号の１つを構成する請求項４３に記載の方法。
【請求項４９】
４つの信号の１つを用いる論理回路であって、
１以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路と、
前記共有論理トリー回路に接続される４つの信号の第１の入力１であって、該４つの信号の第１の入力１は、異なるセル間でともに経路を決められる４つの配線の第１の束を含み、４つの配線の該第１の束によって伝達される多数の情報価値を示すために４つの符号化の１つを用いるとともに、４つの配線の第１の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、４つの信号の第１の入力１と、
前記共有論理トリー回路に接続される４つの信号の第２の入力１であって、該４つの信号の第２の入力１は、異なるセル間でともに経路を決められる４つの配線の第２の束を含み、４つの配線の該第２の束によって伝達される多数の情報価値を示すために４つの符号化の１つを用いるとともに、４つの配線の第２の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、４つの信号の第２の入力１と、
前記共有論理トリー回路に接続される４つの信号の出力１であって、該４つの信号の出力１は、異なるセル間でともに経路を決められる４つの配線の第３の束を含み、４つの配線の該第３の束によって伝達される多数の情報価値を示すために４つの符号化の１つを用いるとともに、４つの配線の第３の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、４つの信号の出力１と、
を備えることを特徴とする論理回路。
【請求項５０】
前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物を含む機能から選択された機能を評価する請求項４９に記載の論理回路。
【請求項５１】
前記共有論理トリー回路に接続される信号評価装置をさらに備える請求項４９に記載の論理回路。
【請求項５２】
前記４つの符号化の１つは、有効でない値をさらに含み、４つの配線の前記第１の束、４つの配線の前記第２の束、または４つの配線の前記第３の束の配線は真値ではない請求項４９に記載の論理回路。
【請求項５３】
４つの信号の１つを用いる論理回路を評価するシステムであって、
１以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路と、
前記共有論理トリー回路に接続される４つの信号の第１の入力１であって、該４つの信号の第１の入力１は、異なるセル間でともに経路を決められる４つの配線の第１の束を含み、４つの配線の該第１の束によって伝達される多数の情報価値を示すために４つの符号化の１つを用いるとともに、４つの配線の第１の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、４つの信号の第１の入力１と、
前記共有論理トリー回路に接続される４つの信号の第２の入力１であって、該４つの信号の第２の入力１は、異なるセル間でともに経路を決められる４つの配線の第２の束を含み、４つの配線の該第２の束によって伝達される多数の情報価値を示すために４つの符号化の１つを用いるとともに、４つの配線の第２の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、４つの信号の第２の入力１と、
前記共有論理トリー回路に接続される４つの信号の出力１であって、該４つの信号の出力１は、異なるセル間でともに経路を決められる４つの配線の第３の束を含み、４つの配線の該第３の束によって伝達される多数の情報価値を示すために４つの符号化の１つを用いるとともに、４つの配線の第３の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、４つの信号の出力１と、
を備えることを特徴とするシステム。
【請求項５４】
前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物を含む機能から選択された機能を評価する請求項５３に記載のシステム。
【請求項５５】
前記共有論理トリー回路に接続される信号評価装置をさらに備える請求項５３に記載のシステム。
【請求項５６】
前記４つの符号化の１つは、有効でない値をさらに含み、４つの配線の前記第１の束、４つの配線の前記第２の束、または４つの配線の前記第３の束の配線は真値ではない請求項５３に記載のシステム。
【請求項５７】
４つの信号の１つを用いる論理回路を評価する方法であって、
共有論理トリー回路に接続される４つの信号の第１の入力１を受けるステップであって、該４つの信号の第１の入力１は、異なるセル間でともに経路を決められる４つの配線の第１の束を含み、４Ｎ個の配線の該第１の束によって伝達される多数の情報価値を示すために４つの符号化の１つを用いるとともに、４つの配線の第１の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、ステップと、
前記共有論理トリー回路に接続される４つの信号の第２の入力１を受けるであって、該４つの信号の第２の入力１は、異なるセル間でともに経路を決められる４つの配線の第２の束を含み、４つの配線の該第２の束によって伝達される多数の情報価値を示すために４つの符号化の１つを用いるとともに、４つの配線の第２の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、ステップと、
前記共有論理トリー回路で、４つの信号の前記第１の入力１と４つの信号の前記第２の入力１とを評価するステップと、
前記共有論理トリー回路に接続される４つの信号の出力１を作り出すステップであって、該４つの信号の出力１は、異なるセル間でともに経路を決められる４つの配線の第３の束を含み、４つの配線の該第３の束によって伝達される多数の情報価値を示すためにＮ個の符号化の１つを用いるとともに、４つの配線の第３の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、ステップと、
を有することを特徴とする方法。
【請求項５８】
前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物を含む機能から選択された機能を評価する請求項５７に記載の方法。
【請求項５９】
前記共有論理トリー回路に接続される信号評価装置をさらに有する請求項５７に記載の方法。
【請求項６０】
前記４つの符号化の１つは、有効でない値をさらに含み、４つの配線の前記第１の束、４つの配線の前記第２の束、または４つの配線の前記第３の束の配線は真値ではない請求項５７に記載の方法。
【請求項６１】
４つの信号の１つを論理回路に供給する方法であって、
１以上の入力信号を評価し、出力信号を作り出す共有論理トリー回路を供給するステップと、
前記共有論理トリー回路に４つの信号の第１の入力１を接続するステップであって、該４つの信号の第１の入力１は、異なるセル間でともに経路を決められる４つの配線の第１の束を含み、４つの配線の該第１の束によって伝達される多数の情報価値を示すために４つの符号化の１つを用いるとともに、４つの配線の第１の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、ステップと、
前記共有論理トリー回路に４つの信号の第２の入力１を接続するステップであって、該４つの信号の第２の入力１は、異なるセル間でともに経路を決められる４つの配線の第２の束を含み、４つの配線の該第２の束によって伝達される多数の情報価値を示すために４つの符号化の１つを用いるとともに、４つの配線の第２の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、ステップと、
前記共有論理トリー回路に４つの信号の出力１を接続するステップであって、該４つの信号の出力１は、異なるセル間でともに経路を決められる４つの配線の第３の束を含み、４つの配線の該第３の束によって伝達される多数の情報価値を示すために４つの符号化の１つを用いるとともに、４つの配線の第３の束の多くとも１つまたは１つのみの配線が評価サイクル中真値である、ステップと、
を有することを特徴とする方法。
【請求項６２】
前記共有論理トリー回路は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物を含む機能から選択された機能を評価する請求項６１に記載の方法。
【請求項６３】
前記共有論理トリー回路に接続される信号評価装置をさらに有する請求項６１に記載の方法。
【請求項６４】
前記４つの符号化の１つは、有効でない値をさらに含み、４つの配線の前記第１の束、４つの配線の前記第２の束、または４つの配線の前記第３の束の配線は真値ではない請求項６１に記載の方法。
【発明の詳細な説明】
【０００１】
発明の技術分野
本発明は、半導体デバイスに関する。より詳細には、本発明は、機能上完全な一群の論理に関する。
【０００２】
発明の背景技術
大多数のプロセッサ設計は、ＣＭＯＳ（相補型金属酸化物半導体）として知られる論理回路族（ｌｏｇｉｃ ｃｉｒｃｕｉｔ ｆａｍｉｌｙ）を用いる。従来のＣＭＯＳ論理ゲートは、相補型トランジスタ対から成り、そこでは、１つのトランジスタは、Ｐチャネル電解効果トランジスタ（ＰＦＥＴまたはＰチャネル装置）であり、他方のトランジスタは、Ｎチャネル電解効果トランジスタ（ＮＦＥＴまたはＮチャネル装置）である。ＣＭＯＳの前の、以前の論理回路族は、バイポーラトランジスタか２種類のＦＥＴのただ１つのいずれかから成っていた。ＣＭＯＳの大きい利点は、ＣＭＯＳの電消費力がＦＥＴの切り換え中だけ発生するので、低電力消費の論理族を構成できるということであった。ＣＭＯＳ技術を用いて最初に構成されるほとんどの半導体デバイスが今日のスタンダード（標準）より遅かったので、ＣＭＯＳ装置の電力消費は驚くほど小さかった。ＣＭＯＳは、そのノイズ許容度と同様に、構成容易およびシンプルな設計ルールのために、急速に取り入れられた。広い流行のために、ここ数年のほとんどの製造許容量と設計研究投資がＣＭＯＳに当てられた。結局、ＣＭＯＳは、ほとんどあらゆるカテゴリの他のタイプの論理回路族に追いついた。今日、ほとんどの人は、明らかな勝者として、そして事実上どの半導体論理設計事業でも優先して選択されるものとしてＣＭＯＳをみなしている。
【０００３】
ＣＭＯＳの利点、すなわち、ＦＥＴが切り替わるときだけ電力を消費することは、主要な欠点でもある。より速いクロック速度での駆動は、従来ほとんど電力を使用しなかった同様のＣＭＯＳ回路が今では絶えず電力増加を必要とすることを意味する。典型的なＣＭＯＳプロセッサ設計は、今日、約５０ワット以上の電力を消費する。そのような電力需要（および関連する放熱問題）は、コンピュータシステムの設計を非常に困難なものとする。
【０００４】
現在のＣＭＯＳ設計の大電力消費は、多くの設計者に他のタイプの論理族を考慮することを強いている。非常に高クロック速度に向いている一つの論理族は、非反転ダイナミックロジック（マウストラップロジック、ドミノロジック、あるいは非対称ＣＭＯＳとも呼ばれる）である。非反転ダイナミックロジックは、ダイナミックロジックが通常反転信号を許さないので、すべての情報が、真値と相補形式の両方で利用可能であることを必要とする。残念ながら、反転信号を許さないことは、類似の従来のＣＭＯＳ設計に比べ、２倍の配線またはデータパス（データ経路）を我々に要求する。１つの配線（またはデータパス）は、信号の真値用であり、１つの配線（またはデータパス）は、信号の虚値用である。二重レール非反転ダイナミック論理では、真値データパスのｈｉｇｈは、従来のＣＭＯＳのｈｉｇｈ（ハイ）と同じであり、虚値データパスのｈｉｇｈは、従来のＣＭＯＳのｌｏｗ（ロー）と同じである。例えば、従来のＣＭＯＳの２入力ＡＮＤゲートは、各ビットが真または虚（ハイまたはロー）のいずれかであり得るので、ちょうど２つの入力を有する。しかしながら、非反転ダイナミック論理では、２ビットＡＮＤゲートは、データ要求の冗長表現のために、４つの入力を必要とする。残念ながら、二重レール非反転ダイナミック論理用のデータの冗長表現と増やされた切り換え要因の両方は、評価のための多くの評価パス（経路）と切り換えるトランジスタ（全体（ｏｖｅｒａｌｌ））があるので、この設計方式を用いて論理回路の電力消費を増大する。Ｙｅｔｔｅｒ他の米国特許第５２０８４９０号やＭｉｌｌｅｒの米国特許第５６４０１０８号のようなダイナミック論理の先行技術は、ダイナミック論理回路のスピードおよび／または正確さ（誤作動のない（ｄｅ−ｇｌｉｔｃｈｉｎｇ））を改善する方法に集中する傾向にあった。しかしながら、ダイナミック論理の先行技術には、論理族の電力消費を改善する方法あるいは技術に集中するものはなかった。
【０００５】
電源ピンからグランドピンに直接に、あるいは（当該回路内の）コンデンサを充電しまたは放電するときのいずれかで電流を流すときに、論理回路は電力を消費する。しかしながら、回路内で消費されるほとんどの電力は、コンデンサの充／放電に由来する。論理回路内のコンデンサは、回路自身の内部にある（すなわち、トランジスタの内部にある）金属配線とトランジスタの中間の配線を含む回路の、内在しあるいは固有の物理的特性のために現れる。金属配線は、その寸法断面と隣接する配線との近接の作用であるキャパシタンスを有し、他方、トランジスタのキャパシタンスは、それらの大きさの作用である。換言すれば、論理回路がより大きなトランジスタを含み、および／またはより多くの配線またはより大きい配線の長さを含むならば、その回路は、より多くの電力を消費するだろう。そのため、二重レール非反転ダイナミック論理を実行するのに必要な配線およびトランジスタの増加で、この論理族は、その速度の利益（ｓｐｅｅｄ ａｄｖａｎｔａｇｅ）を補うために、多くの電力を消費する。
【０００６】
本発明は、論理族を使用することに通常関連する電力消費を増加することなく、ダイナミック論理の速度の利益を持つ論理族を作ることによって、二重レールダイナミック論理の上述の電力制限を克服する。
【０００７】
発明を実行するベストモードとその概要
本発明は、４つの信号の１つを用いる２ビット論理回路のための方法および装置である。そこでは、１つまたは４つの論理パスの１つまたはただ１つが評価サイクル中アクティブである。本発明は、入力論理パスの第１セットに接続する論理トリー（論理木）回路と、入力論理パスの第２セットと、出力論理パスのセットとを備える。これらはすべて４つの信号の１つを用いる。論理トリー回路は、例えば、ＡＮＤ／ＮＡＮＤ機能、ＯＲ／ＮＯＲ機能、またはＸＯＲ／同等機能を含む所定の機能を評価する。論理トリー回路は、論理回路の機能を評価する多数の評価パスを持つ、１つの共有論理トリーを用いる。本発明の装置は、論理トリー回路内のトランジスタを予め充電するプレチャージ回路と、論理トリー回路の評価を制御する評価回路とをさらに備える。これらはともに論理トリー回路に接続する。最後に、クロック信号は、プレチャージ回路と評価回路に接続する。
【０００８】
本発明は、Ｎ個の信号の１つを用いるＮ−ＮＡＲＹ論理回路のための方法および装置をさらに含み、複数のＮ個の論理パスの１つの論理パスは、評価サイクル中予め決められた論理状態を有する。本発明は、第１の複数の入力論理パスと、第２の複数の入力論理パスと、複数の出力論理パスとに接続される論理トリー回路を備え、各複数の論理パスは、Ｎ個の信号の１つ以上を用いる。論理トリー回路は、例えば、ＡＮＤ／ＮＡＮＤ機能、ＯＲ／ＮＯＲ機能、またはＸＯＲ／同等機能を含む所定の機能を評価する。論理トリー回路は、論理回路の機能を評価する多数の評価パスを持つ、１つの共有論理トリーを用いる。本発明の装置は、論理トリー回路内のトランジスタを予め充電するプレチャージ回路と、論理トリー回路の評価を制御する評価回路とをさらに備える。これらはともに論理トリー回路に接続する。最後に、クロック信号は、プレチャージ回路と評価回路に接続する。
【０００９】
また、本発明は、回路の電力消費と回路の線間有効キャパシタンスとを減らすために、Ｎ個の信号の１つを用いる集積回路（ＩＣ）のための方法および装置を含む。本発明は、Ｎ個の入力信号の第１の１つと、Ｎ個の入力信号の第２の１つと、Ｎ個の出力信号の１つとに接続される論理トリー回路を備え、Ｎ個の信号の１つは、装置の電力消費および線間キャパシタンスを減らす。本発明の他の実施形態は、２つの信号の１つ、３つの信号の１つ、４つの信号の１つ、および８つの信号の１つの使用を含む。ここで、信号の配線の１つのまたはただ１つがアクティブである。
【００１０】
さらに、本発明は、４つの信号の１つを用いる半導体デバイス内のデータパスで、１ビットの情報の経路を決めるための方法および装置を含む。本発明は、半導体デバイス内の４つの信号の１つの経路を決めるための、第１、第２、第３、および第４の配線を備える。本発明の他の実施形態は、２つの信号の１つ、３つの信号の１つ、８つの信号の１つ、およびＮ個の信号の１つの経路を決めることを含む。第１、第２、第３、または第４の配線の１つまたはただ１つは、評価サイクル中アクティブであり、各アクティブな配線は、２ビットに値する情報を表す。さらに、第１、第２、第３、または第４の配線の１つまたはただ１つは、プレチャージサイクル中アクティブである。データパスは、論理装置に接続してもよい。そして、本発明の他の実施形態は、非反転信号の経路を決める能力を含む。
【００１１】
好ましい実施の形態の詳細な記述
本発明は、Ｎ個の信号の１つを用いるＮ−ＮＡＲＹ論理回路のための方法および装置である。この開示は、本発明の完全な理解を提供するために、特定の符号化（ｅｎｃｏｄｉｎｇｓ）、構造、回路、および論理機能を含む多くの特定の詳細を記述する。例えば、本発明は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、およびＸＯＲ／同等論理機能を持つ回路を記述する。しかしながら、本発明の実施は、加算器、移動器（ｓｈｉｆｔｅｒｓ）、あるいはマルチプレクサのような前述のもの以外の論理機能を含む。当業者は、これらの特定の詳細なしに本発明を実施できることを認識するであろう。さらに、この開示は、本発明を不明確にしないために、トランジスタ、ＦＥＴ、ドミノ回路、およびダイナミック回路のような周知の構造を詳細に記述しない。
【００１２】
本発明は、新しい論理族、すなわち、「Ｎ−ＮＡＲＹ」論理族（ｌｏｇｉｃ ｆａｍｉｌｙ）の基本的な構成要素を記述する。この論理族を用いる設計方式は、非常に多くの新しい概念を導入する。その一つは、厳密に二値回路の放棄を含む。二値信号がこの設計方式にも存在するが、それらはまれである。その代わりに、３値およびそれ以上の信号は、加算器、移動器、ブールのユニット、および同等の全体データパスを支配する。実際には、本発明の最も普通の信号タイプは、４要素から成り、あるいは４値である。そのために、我々は、４値信号によって表される情報に値する２ビット（または二重ビット）を示すために、用語「ディット（ｄｉｔ）」を導入する。論理族が４値以外の多くの異なる信号タイプをサポートするので、我々はその設計方式を「Ｎ−ＮＡＲＹ」と称する。
【００１３】
Ｎ−ＮＡＲＹ論理族は、Ｎ個の形式の１つである種々の信号の符号化をサポートする。ここで、Ｎは、２以上のあらゆる整数である。本発明の好適実施形態は、４つの可能値の一つを示すために４つの配線を用いる４つの符号化の１つを用いる。Ｎ−ＮＡＲＹ設計では、４つの信号の１つ（またはＮ個の信号の１つ）が内部セルルート（ｉｎｔｅｒ−ｃｅｌｌ ｒｏｕｔｅ）を通してともに保持される配線の一束である。それは、プレチャージ中か評価中のいずれかでわずか１つの配線の断定を要求する。それとの比較で、従来の設計は、１つあるいは両方の配線のいずれの存在も明らかに示されないので、４値を示すためにただ２つの配線を用いる。追加の配線数は、Ｎ−ＮＡＲＹ論理方式の一つの相違を表し、表面上、マイクロプロセッサ設計での使用を許容できないように思わせる。Ｎ個の信号が少なくとも２倍の配線数を要求するので、Ｎ個の信号の１つは、従来の信号よりも有効でない情報であるが、Ｎ−ＮＡＲＹ信号は、信号確認情報を含むという利点を有する。それは従来の信号では不可能である。それは、Ｐチャネル論理と従来の設計で要求される連続同期発生要素のすべてを我々が排除するのを間接的に可能にする、この追加情報（存在を明らかに示す配線がないとき、その結果が未だ知られないという事実）である。
【００１４】
Ｎ−ＮＡＲＹ論理族のもう一つの利点は、Ｎ−ＮＡＲＹ信号が真値情報と虚値情報を含むことである。それは、インバータが必要ないことを意味する。これは、２つの点で重要である。第１に、Ｎ−ＮＡＲＹ論理ができるのと同様に、静的設計は、論理反転を避けることができる。２つの符号化の１つ以外のあらゆる信号符号化で明らかではないけれども、Ｎ−ＮＡＲＹ論理は、いつでも各ゲートで論理反転を作り出す。静的設計は、しばしば信号の判定を要求し、信号の用途に近いインバータを配置する。
【００１５】
Ｎ−ＮＡＲＹ論理族のもう一つの利点は、それが、設計者が一つのタイプのトランジスタ、例えば、Ｎチャネルだけの論理またはＰチャネルだけの論理を用いて論理評価を実行することを可能にすることである。本発明の好適実施形態は、Ｎチャネルだけの装置を用いるが、他の実施形態は、Ｐチャネルだけの装置を提供してもよい。好適実施形態で、従来の静的（スタティック）ゲートと比較してＮチャネルだけの評価ゲートにいくつかの利益がある。第１は、入力信号におけるＰチャネル装置の評価であり、第２は、Ｐチャネル装置内の相補的機能を構築する必要性の評価であり、第３は、多出力間のＮチャネル評価「スタック」を共有する能力である。各出力機能を得、ＰチャネルスタックとＮチャネルスタックの両方で共有装置から補完することができないので、多出力間の評価「スタック」の部分を共有することは、静的（スタティック）ＣＭＯＳゲートでは不可能である。ＭＯＤＬまたは多出力ダイナミック論理のような他のダイナミック論理族は、サブ機能がダイナミック評価スタック内で自然に利用できる事実を利用することによって、多数の出力を作り出すことができる。Ｎ−ＮＡＲＹ設計方式は、多数の出力を作り出すために、評価スタック内のサブ機能を用いない。その代わりに、Ｎ−ＮＡＲＹ設計方式は、多数の出力を直接作り出すために、別の評価スタックを用いる。Ｎ−ＮＡＲＹ設計方式は、トランジスタを減らすという能力においてＭＯＤＬに類似するが、速い電力有効回路を作る能力においてそれより優れている。スタティックＣＭＯＳゲートに比較して、節減は劇的である。
【００１６】
Ｎ−ＮＡＲＹ論理方式のもう一つの特徴は、ゲートの切換スピードである。Ｎ−ＮＡＲＹ設計方式のいくつかの実施形態は、設計者が評価パスにおける「スタック高さ」やトランジスタ数を制限するのを可能にする。例えば、本発明の一実施形態は、（プレチャージ回路と評価回路の間の）１つの評価パスにおいてわずか２つのトランジスタを用いるが、本発明のもう一つの実施形態は、１つの評価パスにおいてわずか３つのトランジスタを用いる。本発明の他の実施形態は、当該評価パスのより大きいスタック高さを考慮する。
【００１７】
Ｎ−ＮＡＲＹ論理族を理解するのを助けるために、まずより速い論理族および設計方式を考察しなければならない。図１は、１ビット入力のための典型的な先行技術の二重レールダイナミック論理回路（ｄｕａｌ ｒａｉｌ ｄｙｎａｍｉｃ ｌｏｇｉｃ ｃｉｒｃｕｉｔ）を示す。この論理回路が非反転ダイナミック論理であるので、回路内に導入する入力配線は、入力データ信号の真値形式とその相補形式の両方を有する情報を含む。信号Ａは、ハイのとき信号の真値形式を含み、信号ＡＮは、ハイのとき信号の虚値形式を含む。信号ＡおよびＡＮのための入力配線または論理パスは、出力配線上に出力信号Ｏを作り出すために、選択された論理機能を実行する論理トリー回路１４に接続する。出力信号Ｏのための出力配線または論理パスは、信号を反転し、および／または追加の論理回路を駆動するのを助けるバッファ１８を有してもよい。クロック信号ＣＫは、論理トリー回路１４の評価を制御し、一方、（ＣＫの反転あるいは別の信号でもよい）反転クロック信号ＣＫＮは、論理トリー回路１４内のダイナミック論理のプレチャージを制御する。いくつかの設計では、ＣＫは、プレチャージ装置１２と評価装置１６の両方のために用いられる。プレチャージ装置がＰチャネル装置であり、評価装置がＮチャネル装置であるという事実は、別個の段階を作り出す。図１において、論理トリー回路１４の機能が反転を実行したならば、機能の真理値表は、次のようになるだろう：
【表１】
2004524713.tif 000003
上記表において、ａは、ブールの入力信号を表し、ｏは、ブールの出力信号を表す。表１にリストされない追加の状態は、同時に両方ともハイであるＡとＡＮである。二重レール非反転ダイナミック論理のための定義によってａがＡまたはＡＮのいずれかでなければならないので、それ（それが無効状態であること）は不可能である。
【００１８】
図２は、入力信号ＡおよびＢとそれらの相補入力信号ＡＮおよびＢＮを持つ２ビット入力（ａおよびｂ）のための典型的な先行技術の二重レールダイナミック論理回路２０を示す。入力信号のための入力配線は、出力信号Ｏのための１ビット出力（ｏ）を作るために選択された論理機能を実行する論理トリー回路１９に接続する。出力信号Ｏのための出力配線は、信号を反転し、および／または追加の論理回路を駆動するのを助ける、その配線に接続されたバッファ１８を有してもよい。Ｙｅｔｔｅｒ他の米国特許第５２０８４９０号やＭｉｌｌｅｒの米国特許第５６４０１０８号のような先行技術のダイナミック回路あるいは同等のＭＯＤＬ装置は、出力Ｏの相補形式のための追加の出力信号を含んでいた。しかしながら、Ｙｅｔｔｅｒのようなこれらの先行技術回路は、出力のサブ機能または出力信号の相補形式を生成するために、典型的に、別の論理トリー回路、および／または別の評価装置を用いていた。図２において、クロック信号ＣＫは、論理トリー回路１９の評価を制御し、一方、反転クロック信号ＣＫＮは、論理トリー回路１９内のダイナミック論理のプレチャージを制御する。論理トリー回路１９の機能がＯＲ機能を実行したならば、機能のための真理値表は、次のようになるだろう：
【表２】
2004524713.tif 000004
Ｙｅｔｔｅｒのような先行技術のダイナミック論理回路は、論理回路へのある入力を無効であると定義し、真理値表の状態をかまわない。上記表は、これらの無効状態（または入力）を表し、あるいは記号ｚを持つ状態（あるいは入力）を気にかけない。表２にリストされない追加の状態は、すべての信号Ａ、ＡＮ、Ｂ、およびＢＮが同時にハイ（あるいは明らかに示されない）ところである。二重レール非反転ダイナミック論理の定義は、ａがＡまたはＡＮのいずれかであり、ｂがＢまたはＢＮのいずれかであることを要求するので、この状態（それは無効の状態である）は不可能である。
【００１９】
先行技術のダイナミック論理回路の不利益の１つは、それらの電力消費である。前述のように、伝導性経路が電力ピンとグランドピンの間で開放しているか、あるいは回路のコンデンサを充／放電しているときに、電力消費がその回路内のＦＥＴの切り換え中に発生する。
【００２０】
電力は、移動した電荷量と反対へ移動した電位に比例する。コンデンサが放電するとき、電荷量は次式で与えられる：
Ｑ＝ＣＶ                                                    （１）
ここで、Ｑは電荷量、Ｃはキャパシタンス（静電容量）、Ｖは電圧である。
【００２１】
したがって、コンデンサの充電または放電で含まれるエネルギーは、次式で与えられる：
Ｅ＝ＣＶ２                                                  （２）
【００２２】
我々がプロセッサを持つ回路を有するならば、その回路が消費する電力は、毎秒そのキャパシタンスを充電または放電で含まれるエネルギーによって、次式で与えられる：
Ｐ＝ｆｓＣＶ２                                              （３）
ここで、ｆは要素の頻度、ｓは当該回路の切換因子（ｓｗｉｔｃｈ ｆａｃｔｏｒ）である。
【００２３】
信号の切換因子は、周期（サイクル）毎に信号がどのくらい切り替わるかを示し、単純な比である。典型的なスタティックＣＭＯＳ信号は、およそ０．２０の平均切換因子を有してもよい。二重レールダイナミック信号は２つの配線を有し、その一つは、評価しおよびプレチャージするために保証される。これは、各サイクルにおいて、２つの配線の１つが１．０の切換因子で２回切り替わることを意味する。対照的に、４つの信号の１つを持つＮ−ＮＡＲＹ論理機能は、４つの配線を含み、正確にその１つは、０．５０の切換因子で評価し、プレチャージする。頻度、キャパシタンス、および電圧がこれら３つの論理属で一定に保持されるならば、４つの論理のＮ−ＮＡＲＹ１は、二重レールダイナミック論理が使用する電力の半分を使用するであろう。
【００２４】
キャパシタンスのあらゆる増加が、ダイナミック論理装置が評価するときのその電力消費を増加するであろう。回路内のキャパシタンスの増加の一例は、隣接した論理パスまたは配線が同時に信号を導通するとき、隣接する配線からの線間キャパシタンスから発生する。入力論理パスの少なくとも２つがあらゆる所定の入力結合のための信号を導通するので、図２および表２の先行技術のダイナミック論理回路は、隣接する配線が内在する線間キャパシタンスの問題を例証する。
【００２５】
本発明は、論理トリーが所定の評価サイクルで評価する、導通（またはアクティブな）配線あるいは（信号を伝える）論理パスの数を減らすために、Ｎ個の符号化の１つを用いるＮ−ＮＡＲＹ論理族を作ることによって、上記問題を克服する。例えば、Ｎビット二値数が２Ｎ個の可能な値を表すことができる二値符号化を含む情報を符号化する種々の技術がある。しかしながら、我々の要求の１つは、信号または信号群が有効でないときを示す値あるいは数表現があることである（換言すれば、我々は、各信号にその有効性を示すことを期待する）。また、我々は、Ｎ個の符号化の１つにおいて１つまたはただ１つの論理パスが、データ信号が利用可能であるときの信号評価サイクル中にパス上でアクティブなハイ信号（またはアクティブなハイ論理状態）を有することを加えるに至る、同時発生のハイ信号を有する隣接する配線を有することを避けることを望む。Ｎビットのための２Ｎ個の値の都合の良い配置がもはや不可能なので、これらの追加の条件のすべては、我々が符号の形式を変更するように促す。その結果、我々は、二値情報の各１つのビットのために（ほとんどの場合）少なくとも２つの配線で終わる。ここで、各信号は、ハイ状態に移行することによってそれが論理パス上で有効であるときを示すとともに、１つの信号は、それがハイのとき論理０（ゼロ）を示し、もう一つの信号は、それがハイのとき論理１を示す。それは、次の定義表を結果として生じる：
【表３】
2004524713.tif 000005
我々は、上記表の符号化を２つの符号化の１つと称する。ここで、符号化効率（ｅｎｃｏｄｉｎｇ ｅｆｆｉｃｉｅｎｃｙ）はＮ個の配線毎のＮ個の可能な値である。本発明では、信号（Ａ）の真値と信号（ＡＮ）の虚値または補完値（補数）が（０，０）である状態の定義は、本発明の装置がプレチャージ状態であるか、データ信号が届かなかったことを意味する。データ信号自身に埋め込まれたデータ信号のタイミングで、ＡまたはＡＮのいずれかのハイへの以降は、当該信号の到達とその値、すなわち、それが（Ａにおいて）真値であるか（ＡＮにおいて）虚値であるかの両方を示す。
【００２６】
我々は、追加のまたは多数のビットに上記符号化ルールを拡張することができる。例えば、（４つの符号化の１つをして４つの配線を用い得る）２ビットで、我々は、２つの二値ビットが持ち得るものの４つの可能な組み合わせ、すなわち、０、１、２および３を有することができる。（８つの符号化の１つとして８つの配線を用い得る）３ビットのために、我々は、８つの組み合わせ、すなわち、０、１、２、３、４、５、６および７を有する。次の表は、Ｎ個の符号化の１つで可能ないくつかの符号化を示す：
【表４】
2004524713.tif 000006
４つの符号化の１つが情報に値する４つの可能な値または２つの二値ビットを提供することに注意されたい。８つの符号化の１つは、情報に値する８つの可能な値または３つの二値ビットを提供する。そして、１６個の符号化の１つは、情報に値する１６個の可能な値または４つの二値ビットを提供する。
【００２７】
符号化効率がＮ個の配線毎の情報のＮ個の可能な値であるので、配線毎の符号化効率は、（Ｎが増加するにつれて）Ｎ個の符号化のより高い１つで減少する。配線の増加数は、Ｎ個の符号化のより高い１つのために配線損失を引き起こす：
【表５】
2004524713.tif 000007
【００２８】
符号化の程度は、符号化配線効率を決定する。例えば、２つの信号の１つは、１ビットの情報を符号化するために２つの配線を必要とする。３つの信号の１つは、２ビットの情報を符号化するために、３つの配線を必要とする。それは、１ビットの情報毎に１．５配線であり、非常に効率がよい。４つの信号の１つは、４つの値、あるいは２ビットの情報の同等物を符号化するために４つの配線を必要とする。２つの符号化の１つおよび４つの符号化の一つの場合、配線効率は、１ビットの情報毎に２配線である。８つの信号の１つは、３ビットの情報を符号化するために、８つの配線を必要とする。それは、１ビットの情報毎に２．７配線であり、前の符号化よりも効率が悪い。同様に、１６の１、３２の１および６４の１は、それぞれ、４、６．４および１０．７の配線効率を有する。表５が示すように、２つの符号化の１つおよび４つの符号化の１つは、等しく効率がよく、３つの符号化の１つは、さらに一層効率的である。（ｅの１つは最も効率がよいが、オン／オフ信号を用いて達成できない。）例えば、６つの配線は、２つの信号の１つを３個、あるいは３つの信号の１つを２個符号化することができる。２つの信号の１つの３個は、８つの可能な値を提供し、一方、３つの信号の１つの２個は、９つ、あるいは２つの信号の１つの３個以上の値を提供する。図３の線２４は、Ｎ個の符号化の１つのための１ビット情報毎の配線コストを示す。Ｎ個の符号化の１つのより高い程度は、配線効率に関して速く高価になる。重要な機能的、位相的、または電力要求がないならば、８の１を越える符号化を使用することは通常有利ではない。しかしながら、ＲＡＭ内で、ワード線は一例であり、そこでは、トポロジー（ｔｏｐｏｌｏｇｙ）のために、１２８個の符号化の１つが完全な意味をなし得る。
【００２９】
回路の切換因子が電力消費を直接的に決定し、回路速度を間接的に決定するので、回路の切換因子が重要である。論理回路の電力消費は、符号化情報のビット当たりいくつの配線が評価するかに従って変化する。その回路が高い電力消費を有するならば、我々は、ゲートを電源とグランドに接続するために、より多くのルートリソースを提供しなければならず、同じく、いくつかの装置（特に、Ｎ−ＮＡＲＹセルの評価装置）がより大きいことを必要とする。Ｎ個の符号化の１つを用いることは、所定の論理回路で電力消費を減らす。所定のサイクルでは、Ｎ個の符号化の上記１つのいずれかの１つのデータ信号は、２つの符号化の１つがその配線評価の５０％を有し、３つの符号化の１つがその配線評価の３３％を有し、４つの符号化の１つがその配線評価の２５％を有し、８つの符号化の１つがその配線評価の１２．５％を有するなどように、評価するであろう。それゆえ、より多くの配線は、より高いＮ個の符号化の１つのための電力消費利益を提供する：
【表６】
2004524713.tif 000008
【００３０】
Ｎ個の符号化の１つにおいて装置を実行することは、電力効率の見地から有利でも不利でもあり得、当該装置（例えば、ＡＤＤ、ブールのＡＮＤ、ＯＲなど）の機能に依存する。加算器のような、予め符号化された隣接するビット情報を望む機能は、Ｎ個の符号化のより高い１つを用いるための減らされた電力消費（電力効率）の利益を経験する。ＯＲゲートのような、隣接する符号化ビット情報を欲しない機能は、Ｎ個の符号化のより高い１つのための、減らされた電力消費のための、減らされた電力消費（電力効率）の不利益を経験する。マルチプレクサや蓄電素子のような、値を変更しない機能は、Ｎ個の符号化のより高い１つのための、減らされた電力消費利益も不利益も経験しない。減らされた電力消費（電力効率）利益または不利益に対する追加の考察は、ビット毎の追加の配線のコストであり、それは、トランジスタのゲートを構成することにおいて重要な考察である。
【００３１】
表７および８は、異なる機能のためのＮ個の符号化の１つの減らされた電力消費を示す。表７は、Ｎ個の符号化の種々の１つにおける一例のＯＲゲートの複雑さ（トランジスタ数）を次のように示す：
【表７】
2004524713.tif 000009
同様に、マルチプレクサのために、ゲート複雑さは次のようになる：
【表８】
2004524713.tif 000010
【００３２】
表７のＯＲゲートの例は、我々が各ビット位置に符号化された隣接する情報を望まないとき、Ｎ個の符号化のより高い１つに電力効率の不利益があることを示す。マルチプレクサの例は、４つの符号化の１つに実際に利益があることを示す。なぜならば、マルチプレクサは、（この利益に含まれるのは、評価トリーと評価装置の一部の共有があることである）その符号化に関連しないデータを扱うからである。マイクロプロセッサ内のほとんどの構造がマルチプレクサであることに注意されたい。
【００３３】
Ｎが増加するにつれてＮ個の符号化の１つの電力消費を要約するために、我々は次の表を有する：
【表９】
2004524713.tif 000011
【００３４】
図３は、Ｎ個の符号化の１つのために、Ｎが増加するにつれて、本発明の配線毎の電力効率を示す表９の図解である。線２２は、Ｎ個の符号化のより高い１つの電力消費の減少を示す。線２４は、Ｎ個の符号化の１つのビット毎の配線を示す。線２６は、（表８から）マルチプレクサの例のビット毎のトランジスタを示し、線２８は、（表７から）ＯＲの例のビット毎のトランジスタを示す。
【００３５】
上記から、我々は、４つの符号化の１つが配線、トランジスタ効率および低電力消費の非常に良い組み合わせを有することが明白であるのが分かる。４つの符号化の１つに表９を正規化することで、我々は次の得る：
【表１０】
2004524713.tif 000012
【００３６】
本発明のＮ個の符号化の１つの上記議論は、我々がＮ個の信号の１つを複数の配線（物理金属トレース）として定義することを可能にする。複数の配線の１つまたはただ１つは、真値を評価することができ、それは、信号の値（または予め定められた論理状態）を示す。例えば、４つの信号の１つは、４つの配線から構成された信号であり、４つの符号化の１つ、あるいは２ビットの情報を用いて４つの異なる値を伝達することができる。もう一つの例は、２つの配線から構成された信号である２つの信号の１つである。それは、２つの符号化の１つ、あるいは１ビットの情報を用いて２つの値を伝達することができる。そして、もう一つの例は、８つの配線から構成された信号である８つの信号の１つである。それは、８つの符号化の１つ、あるいは３ビットの情報を用いて８つの値を伝達することができる。
【００３７】
図４は、入力信号のための４つの信号の１つと出力信号のための４つの信号の１つの２セットを用いる、本発明の一実施形態を示す。本発明のこの実施形態は、２ビット論理ゲート（ディット（ｄｉｔ））を記述し、そこでは、ａが２ビット入力であり、ｂが２ビット入力であり、ｏが２ビット出力である。換言すれば、ディット装置は、４つの入力ビットと２つの出力ビットとを含む。本発明は、信号のＮ個の符号化の１つを用いて、Ｎ−ＮＡＲＹ論理における２ビットの全体族またはディットブールの論理ゲートを記述する。
【００３８】
図４において、装置６０は、論理トリー回路６１と、プレチャージ回路３１と、評価回路３６とを備える。２ビット入力信号ａは、論理トリー回路に接続され、それは、複数の入力値Ａ０、Ａ１、Ａ２およびＡ３と、４つの符号化の１つを用いる関連した配線または論理パスとを備える、４つの信号のもう一つである。さらに、２ビット入力ｂは、論理トリー回路に接続され、それは、複数の入力値Ｂ０、Ｂ１、Ｂ２およびＢ３と、４つの符号化の１つを用いる関連した配線または論理パスとを備える、４つの信号のもう一つである。そして、２ビットの出力ｏは、論理トリー回路に接続され、それは、複数の出力値Ｏ０、Ｏ１、Ｏ２およびＯ３と、４つの符号化の１つを用いる関連した配線または論理パスとを備える、４つの信号の１つである。論理トリー回路６１は、種々の機能、例えば、ブールの論理関数ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物を含み得る複数の入力信号における論理機能を実行する。論理トリー回路６１は、ＮチャネルＦＥＴを備える論理トリー回路の好適実施形態で１以上のＦＥＴを備える。
【００３９】
出力信号に接続する追加の回路の駆動を助ける出力バッファ３４は、複数の出力信号の配線に接続される。本発明の好適実施形態は、出力バッファ３４として反転機能を持つ出力バッファを用いる。本発明のもう一つの実施形態は、出力バッファとして非反転バッファを備える。また、本発明の他の実施形態は、出力バッファを用いず、その代わりに、複数の出力信号は、他の回路に直接連結する。
【００４０】
プレチャージ回路３１は、論理トリー回路６１に連結し、論理トリー回路のダイナミック論理をプレチャージする。プレチャージ回路３１は、ＰチャネルＦＥＴを含む回路の好適実施形態で１以上のＦＥＴを備える。論理トリー回路の各評価パスは、それ自身プレチャージＰ−ＦＥＴを有する。クロック信号ＣＫは、プレチャージ回路３１に接続される。ＣＫの低クロック信号は、論理トリー回路６１のＦＥＴにプレチャージトリー回路のＰチャネルＦＥＴを用いるときに充電させるであろう。
【００４１】
評価回路３６は、論理トリー回路に連結し、論理トリー回路の評価を制御する。評価回路３６は、１つのＮチャネルＦＥＴを含む回路の好適実施形態で１以上のＦＥＴを備える。クロック信号ＣＫは、評価回路３６に接続される。ＣＫの高クロック信号は、論理トリー回路６１のＦＥＴに評価回路内のＮチャネルＦＥＴを用いるとき評価させる。
【００４２】
論理トリー回路６１の論理機能が図６の回路に提供されるようなＯＲ／ＮＯＲ機能を実行したならば、結果として生じる真値表は図１１になるだろう。出力のための４つの符号化の１つのマッピングは、上記例以外に、種々の真理値表を含み、回路設計に依存する。しかしながら、表１１は、Ｎ個の符号化の１つの１つまたはただ１つの論理パスが、データ信号が利用可能であるとき１つの評価サイクル中その上にアクティブなハイ値（またはアクティブな論理状態）を有する。図４では、入力信号のための４つの信号の１つと出力信号のための４つの信号の１つの２セットがある。本発明は、入力または出力信号がＮ個の符号化の１を用いるＮ個の信号の１つの多数のセットを有してもよいことを提供する。例えば、入力配線またはＡ３を通る論理パスＡ０のための表１１における各状態では、その上でアクティブハイ値を有する１つまたはただ１つの入力論理パスあるいは配線がある。Ｂ３を通って入力論理パスＢ０のための表１１における各状態では、その上でアクティブなハイ値を有する１つまたはただ１つの入力論理パスあるいは配線がある。また、０３を通って出力論理パスＯ０のための表１１における各状態では、その上でアクティブなハイ値を有する１つまたはただ１つの出力論理あるいは配線がある。
【００４３】
図５Ａおよび５Ｂは、出力バッファの他の回路配置を示す。図５Ａは、出力論理パス上の信号を反転するＣＭＯＳインバータを示す。図５Ｂは、信号を反転するＣＭＯＳインバータと、信号を評価する前にダイナミックノードのレベルを維持するフィードバックキーパトランジスタとを示す出力バッファの好適実施形態を示す。このトランジスタは、このバッファを用いて論理ゲートを静的能力に与える。さらに、このタイプの出力バッファは、渦流リークを補償し、低速の機能性を考慮する。
【００４４】
図６は、４つの符号化の１つを用いるＯＲ／ＮＯＲ機能のための本発明の一実施形態の回路図である。当業者は、一機能が他の機能の反転であることを認識するであろう。装置１０６は、２つの２ビット入力と２ビット出力を有するディット（２ビット）装置であり、プレチャージ回路３１と、評価回路３６と、論理トリー回路１０７とを備える。２ビット入力信号の１つは、複数の入力値Ａ０、Ａ１、Ａ２およびＡ３を持つ４つの信号の１つと、本発明の４つの符号化の１つを用いる論理トリー回路１０７に連結する関連した配線とを含む。他方の２ビット入力は、複数の入力値Ｂ０、Ｂ１、Ｂ２およびＢ３を持つ４つの信号の１つと、本発明の４つの符号化の１つを用いる論理トリー回路１０７に連結する関連した配線とを含む。複数の出力値Ｖ０、Ｖ１、Ｖ２およびＶ３を持つ４つの信号の１つと、２ビット出力のための関連した配線は、本発明の４つの符号化の１つを用いる論理トリー回路１０７に連結する。各出力信号は、信号の関連した配線上に反転出力バッファ３４を含んでもよい。当該装置に追加のキャパシタンスが増えるのを減らすために、本発明の好適実施形態は、論理回路の機能を評価し、該論理回路に接続される複数の出力信号を生成する、多数の評価パスを持つ、１つの共有論理トリーを用いる。
【００４５】
プレチャージ回路３１は、それ自身のプレチャージＰ−ＦＥＴを有する論理トリー回路の各評価パスでクロックサイクルのプレチャージ段階中、論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のＰ−ＦＥＴを有する。クロック信号ＣＫは、プレチャージ回路３１に接続される。クロック信号がローのとき、プレチャージトリー回路３１は、論理トリー回路１０７のＮ−ＦＥＴをプレチャージする。
【００４６】
評価回路３６は、１つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレースを避けるのを助ける。本発明の他の実施形態は、多数の評価装置を用いてもよい。クロック信号ＣＫは、評価回路３６に接続される。クロック信号がハイのとき、評価回路３６は、論理トリー回路１０７を評価する。
【００４７】
本発明のこの実施形態の最大スタック高さは、２つのトランジスタである。例えば、トランジスタＢ２およびＡ２は、１つの評価パス上に存在する。評価パス上のトランジスタＡ３は、１のスタック高さの一例である。
【００４８】
本発明のこの実施形態の論理トリー回路１０７は、ＯＲ機能のための次の出力表でＯＲ／ＮＯＲ論理機能を実行する：
【表１１】
2004524713.tif 000013
【００４９】
図７は、４つの符号化の１つを持つ４つの信号の１つを用いるＡＮＤ／ＮＡＮＤ機能のための本発明の一実施形態の回路図である。当業者は、一機能が他の機能の反転であることを認識するだろう。装置１０８は、２つの２ビット入力および２ビット出力を有するディット（２ビット）装置であり、プレチャージトリー回路３１と、評価回路３６と、論理トリー回路１０９とを備える。複数の入力値Ａ０、Ａ１、Ａ２およびＡ３を持つ４つの信号の１つと、第１の２ビット入力のための関連した配線は、本発明の４つの符号化の１つを用いる論理トリー回路１０９に連結する。複数の入力値Ｂ０、Ｂ１、Ｂ２およびＢ３を持つ４つの信号の１つと、第２の２ビット入力のための関連した配線は、本発明の４つの符号化の１つを用いる論理トリー回路１０９に連結する。複数の出力値Ｗ０、Ｗ１、Ｗ２およびＷ３を持つ４つの信号の１つと、２ビット出力のための関連した配線は、本発明の４つの符号化の１つを用いる論理トリー回路１０９に連結する。各出力信号は、信号の関連した配線上に反転出力バッファ３４を含んでもよい。その装置１０８は、指定機能のためのすべての出力を生成するために、共有論理トリーと、別の評価パスを持つ共有入力信号を用いる。また、本発明のこの実施形態の最大スタック高さは、２つのトランジスタである。
【００５０】
プレチャージ回路３１は、それ自身のプレチャージＰ−ＦＥＴを有する論理トリー回路の各評価パスでクロックサイクルのプレチャージ段階中、論理トリー回路内のすべてのダイナミック論理のすべてを素早く完全にプレチャージするために、複数のＰ−ＦＥＴを有する。クロック信号ＣＫは、プレチャージ回路３１に接続される。クロック信号がローのとき、プレチャージ回路３１は、論理トリー回路１０９のＮ−ＦＥＴをプレチャージする。
【００５１】
評価回路３６は、１つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレースを避けるのを助ける。クロック信号ＣＫは、評価回路３６に接続される。クロック信号がハイのとき、評価回路３６は、論理トリー回路１０９を評価する。
【００５２】
本発明のこの実施形態の論理トリー回路１０９は、ＡＮＤ機能のための次の出力表でＡＮＤ／ＮＡＮＤ論理機能を実行する：
【表１２】
2004524713.tif 000014
【００５３】
図８は、４つの符号化の１つを用いるＸＯＲ／同等物機能のための本発明の一実施形態の回路図である。当業者は、一機能が他の機能の反転であることを認識するであろう。装置１１０は、２つの２ビット入力および２ビット出力を有するディット（２ビット）装置であり、プレチャージ回路３１と、評価回路３６と、論理トリー回路１１１とを備える。複数の入力値Ａ０、Ａ１、Ａ２およびＡ３を持つ４つの信号の１つと、第１の２ビット入力のための関連した配線は、本発明の４つの符号化の１つを用いる論理トリー回路１１１に連結する。複数の入力値Ｂ０、Ｂ１、Ｂ２およびＢ３を持つ４つの信号の１つと、第２の２ビット入力のための関連した配線は、本発明の４つの符号化の１つを用いる論理トリー回路１１１に連結する。複数の出力値Ｙ０、Ｙ１、Ｙ２およびＹ３を持つ４つの信号の１つと、２ビット出力のための関連した配線は、本発明の４つの符号化の１つを用いる論理トリー回路１１１に連結する。各出力信号は、信号の関連した配線上に反転出力バッファ３４を含んでもよい。その装置１１０は、指定機能のためのすべての出力を生成するために、共有論理トリーと、別の評価パスを持つ共有入力信号を用いる。また、本発明のこの実施形態の最大スタック高さは、２つのトランジスタである。
【００５４】
プレチャージ回路３１は、それ自身のプレチャージＰ−ＦＥＴを有する論理トリー回路の各評価パスでクロックサイクルのプレチャージ段階中、論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のＰ−ＦＥＴを有する。クロック信号ＣＫは、プレチャージ回路３１に接続される。クロック信号がローのとき、プレチャージ回路３１は、論理トリー回路１１１のＮ−ＦＥＴをプレチャージする。
【００５５】
評価回路３６は、１つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレースを避けるのを助ける。クロック信号ＣＫは、評価回路３６に接続される。クロック信号がハイのとき、評価回路３６は、論理トリー回路１１１を評価する。
【００５６】
本発明のこの実施形態の論理トリー回路１１１は、ＸＯＲ機能のための次の出力表でＸＯＲ／同等物論理機能を実行する：
【表１３】
2004524713.tif 000015
【００５７】
図９は、３つの符号化の１つを用いる３つの信号の１つのすべてで、入力信号のための３つの信号の１つと出力信号のための３つの信号の１つの２セットを用いる本発明の一実施形態を示す。本発明のこの実施形態は、２ビット論理ゲートを記述し、ａは２ビット入力、ｂは２ビット入力、ｏは２ビット出力である。我々は、この論理ゲートの設計から、出力機能が４つの符号化の１つで利用可能である真理値表のすべての可能な値を必要としないことを知っている。また、可能な値の減少は、我々が回路内のわずかな配線だけを用いることを可能にする。図９において、装置３０は、論理トリー回路３２と、プレチャージ回路３１と、評価回路３６とを備える。２ビット入力ａは、論理トリー回路に接続され、複数の入力値Ａ０、Ａ１、およびＡ２を持つ３つの信号の１つと、３つの符号化の１つを用いる関連した配線とを備える。さらに、２ビット入力ｂは、論理トリー回路に接続され、複数の入力値Ｂ０、Ｂ１、およびＢ２を持つ３つの信号の１つと、３つの符号化の１つを用いる関連した配線とを備える。また、２ビット出力ｏは、論理トリー回路に接続され、３つの符号化の１つを用いる複数の出力値Ｏ０、Ｏ１、およびＯ２を持つ３つの信号の１つを備える。論理トリー回路３２は、種々の機能、例えば、ブールの論理機能である、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物を持つ３つの信号の１つを備え得る、複数の入力信号で論理機能を実行する。論理トリー回路３２は、ＮチャネルＦＥＴを備える論理トリー回路の好適実施形態で、１以上のＦＥＴを備える。
【００５８】
出力信号に連結する追加の回路の駆動を助ける、出力バッファ３４は、３つの出力信号の１つの配線に接続される。本発明の好適実施形態は、出力バッファ３４として反転機能を持つ出力バッファを用いる。本発明のもう一つの実施形態は、出力バッファとして非反転バッファを備える。また、本発明の他の実施形態は、出力バッファを用いず、その代わりに、複数の出力信号は、他の回路に直接接続する。
【００５９】
プレチャージ回路３１は、論理トリー回路３２に接続し、論理トリー回路のダイナミック論理をプレチャージする。プレチャージ回路３１は、それ自身のプレチャージＰ−ＦＥＴを有する論理トリー回路の各評価パスでクロックサイクルのプレチャージ段階中、論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のＰ−ＦＥＴを有する。クロック信号ＣＫは、プレチャージ回路３１に接続される。ＣＫにおける低い（ローの）クロック信号は、論理トリー回路３２内のＦＥＴにプレチャージ回路のＰチャネルＦＥＴを用いるとき充電させる。
【００６０】
評価回路３６は、論理トリー回路に接続し、当該論理トリー回路の評価を制御する。評価回路３６は、１つのＮチャネルＦＥＴを備える回路の好適実施形態で、１以上のＦＥＴを備える。クロック信号ＣＫは、評価回路３６に接続される。ＣＫにおける高い（ハイの）クロック信号は、論理トリー回路３２内のＦＥＴに評価回路内のＮチャネルＦＥＴを用いるとき評価させる。
【００６１】
図１０は、２つの符号化の１つを用いるすべてで、入力信号のための２つの信号の１つと出力信号のための２つの信号の１つの２セットを用いる本発明の一実施形態を示す。装置４２は、プレチャージ回路３１と、評価回路３６と、論理トリー回路４３とを備える。論理トリー回路４３は、入力信号における論理機能を実行する。論理機能は、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物のようなブールの論理機能を含む種々の機能を備え得る。装置４２は、１ビットの出力（ｏ）を持つ２ビット入力（ａおよびｂ）装置である。２ビット入力は、２つの符号化の１つを用いる複数の入力値Ａ０およびＡ１とＢ０およびＢ１をそれぞれ持つ２つの信号の１つの２セットを含む。複数の入力信号は、論理トリー回路４３に接続する。また、複数の出力値Ｏ０およびＯ１を持つ２つの信号の１つは、論理トリー回路に接続される。２つの信号の出力１の各配線は、配線上に反転出力バッファ３４を備えてもよい。
【００６２】
論理トリー回路４３の機能がブールのＯＲ機能であるならば、装置４２の論理表は次のようになる：
【表１４】
2004524713.tif 000016
【００６３】
図１１は、２つの符号化の１つを用いるＸＯＲ／同等物機能のための本発明の一実施形態の回路図である。当業者は、一機能が他の機能の反転であることを認識するであろう。装置１００は、２ビット入力および１ビット出力の装置であり、プレチャージ回路３１と、評価回路３６と、論理トリー回路１０１とを備える。装置１００は、２つの符号化の１つを用いる２つの信号の１つを用いる多数の信号を含む。（１ビットに相当する）２つの信号の１つは、論理トリー回路１０１に連結する関連した配線で、複数の入力値Ａ０およびＡ１を含む。（他方の１ビット入力に相当する）２つの信号の１つは、複数の入力値Ｂ０およびＢ１と、同じく論理トリー回路１０１に接続する関連した配線とを含む。さらに、複数の出力値Ｏ０およびＯ１を持つ２つの出力信号の１つと、その関連した配線は、本発明の２つの符号化の１つを用いる論理トリー回路１０１に連結する。出力信号の各配線は、関連した配線上に反転出力バッファ３４を含んでもよい。本発明の好適実施形態は、論理回路の機能を評価し、その論理回路に接続された複数の出力信号を生成するための、多数の評価パスを持つ１つの共有論理トリーを用いる。
【００６４】
プレチャージ回路３１は、それ自身のプレチャージＰ−ＦＥＴを有する論理トリー回路の各評価パスでクロックサイクルのプレチャージ段階中、論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のＰ−ＦＥＴを有する。クロック信号ＣＫは、プレチャージ回路３１に接続される。クロック信号がローのとき、プレチャージ回路３１は、論理トリー回路１０１のＮ−ＦＥＴをプレチャージする。
【００６５】
評価回路３６は、１つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレースを避けるのを助ける。本発明の他の実施形態は、多数の評価装置を用いてもよい。クロック信号ＣＫは、評価回路３６に接続される。クロック信号がハイのとき、評価回路３６は、論理トリー回路１０１を評価する。
【００６６】
本発明のこの実施形態の論理トリー回路１０１は、ＸＯＲ機能のための次の出力表でＸＯＲ／同等物論理機能を実行する：
【表１５】
2004524713.tif 000017
【００６７】
図１２は、２つの符号化の１つを用いる２つの信号の１つを用いるＯＲ／ＮＯＲ機能のための本発明の一実施形態の回路図である。当業者は、一機能が他の機能の反転であることを認識するであろう。装置１０２は、２ビット入力および１ビット出力の装置であり、プレチャージ回路３１と、評価回路３６と、論理トリー回路１０３とを備える。複数の入力値Ａ０およびＡ１を持つ２つの信号の１つと、複数の入力値Ｂ０およびＢ１を持つ２つの信号の１つは、本発明の２つの符号化の１つを用いる論理トリー回路１０３に連結する。複数の出力値Ｏ０およびＯ１を持つ２つの信号の１つは、本発明の２つの符号化の１つを用いる論理トリー回路１０３に連結する。出力信号の各配線は、関連した配線上に反転出力バッファ３４を含んでもよい。装置１０２は、指定機能のためのすべての出力を生成するために、１つの共有論理トリーと、別の評価パスを持つ共有入力信号とを用いる。
【００６８】
プレチャージ回路３１は、それ自身のプレチャージＰ−ＦＥＴを有する論理トリー回路の各評価パスでクロックサイクルのプレチャージ段階中、論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のＰ−ＦＥＴを有する。クロック信号ＣＫは、プレチャージ回路３１に接続される。クロック信号がローのとき、プレチャージ回路３１は、論理トリー回路１０３のＮ−ＦＥＴをプレチャージする。
【００６９】
評価回路３６は、１つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレースを避けるのを助ける。本発明の他の実施形態は、多数の評価装置を用いてもよい。クロック信号ＣＫは、評価回路３６に接続される。クロック信号がハイのとき、評価回路３６は、論理トリー回路１０３を評価する。
【００７０】
本発明のこの実施形態の論理トリー回路１０３は、ＯＲ機能のための次の出力表でＯＲ／ＮＯＲ論理機能を実行する：
【表１６】
2004524713.tif 000018
【００７１】
図１３は、２つの符号化の１つを持つ２つの信号の１つを用いるＡＮＤ／ＮＡＮＤ機能のための本発明の一実施形態の回路図である。当業者は、一機能が他の機能の反転であることを認識するであろう。装置１０４は、２ビット入力および１ビット出力の装置であり、プレチャージ回路３１と、評価回路３６と、論理トリー回路１０５とを備える。複数の入力値Ａ０およびＡ１を持つ２つの信号の１つと、複数の入力値Ｂ０およびＢ１を持つ２つの信号の１つは、本発明の２つの符号化の１つを用いる論理トリー回路１０５に連結する。複数の出力値Ｏ０およびＯ１を持つ２つの信号の１つは、本発明の２つの符号化の１つを用いる論理トリー回路１０３に連結する。出力信号の各配線は、関連した配線上に反転出力バッファ３４を含んでもよい。装置１０４は、指定機能のためのすべての出力を生成するために、１つの共有論理トリーと、別の評価パスを持つ共有入力信号とを用いる。
【００７２】
プレチャージ回路３１は、それ自身のプレチャージＰ−ＦＥＴを有する論理トリー回路の各評価パスでクロックサイクルのプレチャージ段階中、論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のＰ−ＦＥＴを有する。クロック信号ＣＫは、プレチャージ回路３１に接続される。クロック信号がローのとき、プレチャージ回路３１は、論理トリー回路１０５のＮ−ＦＥＴをプレチャージする。
【００７３】
評価回路３６は、１つの評価トランジスタを有し、それは、当該装置のクロッキング速度を助けるとともに、他の装置間のレースを避けるのを助ける。クロック信号ＣＫは、評価回路３６に接続される。クロック信号がハイのとき、評価回路３６は、論理トリー回路１０５を評価する。
【００７４】
本発明のこの実施形態の論理トリー回路１０５は、ＡＮＤ機能のための次の出力表でＡＮＤ／ＮＡＮＤ論理機能を実行する：
【表１７】
2004524713.tif 000019
【００７５】
図１４は、８つの符号化の１つを用いるすべての信号で、入力信号のための８つの信号の１つと出力信号のための８つの信号の１つの２セットを用いる本発明の一実施形態を示す。本発明のこの実施形態は、８配線論理ゲートを記述し、ａは８つの入力信号の１つ、ｂは８つの入力信号の１つ、ｏは８つの出力信号の１つである。図１４において、装置２００は、論理トリー回路２０１と、プレチャージ回路３１と、評価回路３６とを備える。８つの信号の１つａは、論理トリー回路に接続され、複数の入力値Ａ０、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、およびＡ７と、８つの符号化の１つを用いる関連した配線とを備える。さらに、８つの信号の１つｂは、論理トリー回路に接続され、複数の入力値Ｂ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、およびＢ７と、８つの符号化の１つを用いる関連した配線とを備える。また、８つの出力信号の１つｏは、論理トリー回路に接続され、８つの符号化の１つを用いる複数の出力値Ｏ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、およびＯ７を備える。論理トリー回路２０１は、種々の機能、例えば、ブールの論理機能である、ＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物を備え得る、複数の入力信号で論理機能を実行する。論理トリー回路２０１は、ＮチャネルＦＥＴを備える論理トリー回路の好適実施形態で、１以上のＦＥＴを備える。
【００７６】
出力信号の個々の配線に連結する追加の回路の駆動を助ける、出力バッファ３４は、複数の出力信号の配線に接続される。本発明の好適実施形態は、出力バッファ３４として反転機能を持つ出力バッファを用いる。本発明のもう一つの実施形態は、出力バッファとして非反転バッファを備える。また、本発明の他の実施形態は、出力バッファを用いず、その代わりに、出力信号は、他の回路に直接接続する。
【００７７】
プレチャージ回路３１は、論理トリー回路２０１に接続し、論理トリー回路のダイナミック論理をプレチャージする。プレチャージ回路３１は、それ自身のプレチャージＰ−ＦＥＴを有する論理トリー回路の各評価パスでクロックサイクルのプレチャージ段階中、論理トリー回路内のすべてのダイナミック論理を素早く完全にプレチャージするために、複数のＰ−ＦＥＴを有する。クロック信号ＣＫは、プレチャージ回路３１に接続される。ＣＫにおける低い（ローの）クロック信号は、論理トリー回路２０１内のＦＥＴにプレチャージ回路のＰチャネルＦＥＴを用いるとき充電させる。
【００７８】
評価回路３６は、論理トリー回路に接続し、当該論理トリー回路の評価を制御する。評価回路３６は、１つのＮチャネルＦＥＴを備える回路の好適実施形態で、１以上のＦＥＴを備える。クロック信号ＣＫは、評価回路３６に接続される。ＣＫにおける高い（ハイの）クロック信号は、論理トリー回路２０１内のＦＥＴに評価回路内のＮチャネルＦＥＴを用いるとき評価させる。
【００７９】
図１５は、Ｎ個の符号化の１つを用いるＮ−ＮＡＲＹ論理回路のための方法および装置を構成する本発明を示す。本発明の一実施形態は、一般に、論理トリー回路２１１と、プレチャージ回路３１と、評価回路３６とをさらに備える装置２１０を構成する。Ｎ個の入力信号の１つａは、論理トリー回路に接続され、複数の入力値Ａ０〜ＡＮ−１と、Ｎ個の符号化の１つを用いる関連した配線とを備える。さらに、Ｎ個の入力信号の１つｂは、論理トリー回路に接続され、複数の入力値Ｂ０〜ＢＮ−１と、Ｎ個の符号化の１つを用いる関連した配線とを備える。また、Ｎ個の出力信号の１つｏは、論理トリー回路に接続され、Ｎ個の符号化の１つを用いる複数の出力値Ｏ０〜ＯＮ−１を備える。本発明のいくつかの実施形態は、すべての信号がＮ個の信号の１つと同じタイプであることを規定し、一方、他の実施形態は、Ｎ個の信号の１つの異なるタイプを混合することを規定する。論理トリー回路２１１は、種々の論理機能、例えば、ブール論理機能であるＡＮＤ／ＮＡＮＤ、ＯＲ／ＮＯＲ、またはＸＯＲ／同等物を備え得る複数の入力信号における論理機能を実行する。
【００８０】
図１６は、ＭＵＸで選択された多数の機能、例えば、Ｎ−ＮＡＲＹ論理を用いる３：１のディットＭＵＸのための、本発明の一実施形態の回路図である。本発明は同様に他の機能を用いてもよいが、本発明のこの実施形態は、その機能としてＡＮＤ、ＯＲ、およびＸＯＲを用いる。装置２２０は、プレチャージ回路３１と、論理トリー回路２２１と、評価回路３６とを備える。プレチャージ回路と評価回路は、前述のように動作する。この装置は、別々に各機能を計算するために、別個のゲートを用い、望ましい機能を選択するために、ＭＵＸを用いる。装置２２０の第１レベルの各ゲートは、入力信号ａおよびｂに対応する４つの信号の２つを入力として取り、それらの入力の特定の機能を表す４つの出力信号の１つを作り出す。図１６において、複数の値Ｖ０、Ｖ１、Ｖ２およびＶ３を持つ４つの信号の１つを作り出す第１レベルのゲートは、図６のＯＲゲートであり得、複数の値Ｗ０、Ｗ１、Ｗ２およびＷ３を持つ４つの信号の１つを作り出す第１レベルのゲートは、図７のＡＮＤゲートであり得、複数の値Ｙ０、Ｙ１、Ｙ２およびＹ３を持つ４つの信号の１つを作り出す第１レベルのゲートは、図８のＸＯＲゲートであり得る。ＭＵＸ装置２２０の第２レベルは、第１レベルで計算された４つの機能結果の上記３つを用いる。特定の機能を選択するために、論理トリー回路２２１は、それぞれ指定された機能ＡＮＤ、ＯＲ、およびＸＯＲを選択する複数の値ＡＮＤ、ＯＲ、およびＸＯＲを持つ３つの入力信号の１つを用いる。装置２２０の出力は、複数の値Ｚ０、Ｚ１、Ｚ２およびＺ３を持つ４つの出力信号の１つである。
【００８１】
図１７は、機能のための信号ゲートを用いるＭＵＸで選択された多数の機能のための、本発明の一実施形態の回路図である。本発明は同様に他の機能を用いてもよいが、本発明のこの実施形態は、その機能としてＡＮＤ、ＯＲ、およびＸＯＲを用いる。装置２３０は、プレチャージ回路３１と、論理トリー回路２３１と、評価回路３６とを備える。プレチャージ回路と評価回路は、前述のように動作する。この装置は、図１６の装置と同一の機能を実行するが、この装置は、図１６の装置よりも有効である。なぜならば、入力と出力のある組み合わせがいくつかの機能（例えば、３を持つＡＮＤ、０を持つＯＲ、および０を持つＸＯＲ）で同じ結果を作り出すという事実を利用するからである。このことは、我々が全体のトランジスタ数を減らす評価トリーでノードを共有することを可能にする。もう一つの効率は、実行する機能のＭＵＸの選択が図１６のような別々の装置の代わりに、実際のゲートの一部であることである。これは、別のレベルにおいてＭＵＸの必要性を排除する。また、中間出力が作り出されないので、それは、出力ドライバ要求を減らす。この設計は、前の例の３：２のスタック高さを必要とする。それは、このゲートが前の例の個々のゲートよりも短い時間で評価することを示唆する。
【００８２】
本発明は、４つの符号化の１つを持つ４つの信号の１つを用いる２ビット論理回路のための方法および装置であり、４つの論理パスの１つまたはただ１つは、評価サイクル中アクティブである。本発明は、論理パスのセットを持つ４つの入力信号の第１の１つに接続する論理トリー回路と、論理パスのセットを持つ４つの入力信号の第２の１つと、論理パスのセットを持つ４つの出力信号の１つとを備え、それらはすべて４つの符号化の１つを用いる。本発明の好適実施形態は、４つの符号化の１つを用いる。本発明の他の実施形態は、２つの符号化の１つを持つ２つの信号の１つ、３つの符号化の１つを持つ３つの信号の１つ、８つの符号化の１つを持つ８つの信号の１つ、Ｎ個の符号化の１つを持つＮ個の信号の１つの一般的実施形態の使用を含む。論理トリー回路は、例えば、ＡＮＤ／ＮＡＮＤ機能、ＯＲ／ＮＯＲ機能、またはＸＯＲ／同等物機能を含む所定の機能を評価する。論理トリー回路は、論理回路の機能を評価する多数の評価パスを持つ１つの共有論理トリーを用いる。本発明の装置は、論理トリー回路内のトランジスタをプレチャージするプレチャージ回路と、論理トリー回路の評価を制御する評価回路とをさらに備え、両回路は論理トリー回路に接続する。最後に、クロック信号は、プレチャージ回路と評価回路に接続する。
【００８３】
さらに、本発明は、回路の電力消費と回路の線間キャパシタンスの両方を減らすために、Ｎ個の信号の１つを用いる集積回路（ＩＣ）のための方法および装置を含む。本発明は、Ｎ個の入力信号の第１の１つに接続された論理トリー回路と、Ｎ個の入力信号の第２の１つと、Ｎ個の出力信号の１つとを備え、Ｎ個の信号の１つは、信号の電力消費と線間キャパシタンスを減らす。本発明の他の実施形態は、２つの信号の１つ、３つの信号の１つ、４つの信号の１つ、および８つの信号の１つの使用を含み、信号の配線の１つまたはただ１つはアクティブである。
【００８４】
さらに、本発明は、４つの信号の１つを用いる半導体デバイス内のデータパスで、２ビットの情報の経路を決めるための方法および装置を含む。本発明は、半導体デバイス内の４つの符号化の１つを持つ４つの信号の１つの経路を決めるために、第１、第２、第３、および第４の配線を含む。第１、第２、第３、および第４の配線の１つまたはただ１つの配線は、評価サイクル中アクティブであり、各アクティブな配線は、２ビットに値する情報を表す。また、第１、第２、第３、または第４の配線の１つまたはただ１つの配線は、プレチャージサイクル中アクティブである。そのデータパスは、論理装置に接続してもよい。そして、本発明の他の実施形態は、非反転信号の経路を決定する能力を含む。
【００８５】
本発明の他の実施形態は、この仕様を考慮し、あるいは開示の発明を実施する当業者にとって明白であろう。上述の仕様および例は、単なる例示であり、本発明の真の範囲は、添付の特許請求の範囲によって示される。
【図面の簡単な説明】
本発明の理解をさらに促進するために、添付図面の助けは、本発明の特定の特徴を例示する。以下は、添付図面の簡単な説明である。
【図１】
１ビット入力のための先行技術の二重レールドミノ論理回路のブロック図である。
【図２】
２ビット入力のための先行技術の二重レールドミノ論理回路のブロック図である。
【図３】
本発明の効率を示す。
【図４】
４つの信号の１つを用いる本発明のＮ−ＮＡＲＹ論理回路の一実施形態のブロック図である。
【図５】
出力バッファの他の回路配置を示す。
【図６】
４つの信号の１つを用いるディット（ｄｉｔ）（２ビット）装置を持つＮ−ＮＡＲＹ論理回路のＯＲ／ＮＯＲ機能のための、本発明の一実施形態の回路図である。
【図７】
ディット装置を持つＮ−ＮＡＲＹ論理回路のＡＮＤ／ＮＡＮＤ機能のための、本発明の一実施形態の回路図である。
【図８】
ディット装置を持つＮ−ＮＡＲＹ論理回路のＸＯＲ／同等機能のための、本発明の一実施形態の回路図である。
【図９】
３つの信号の１つを用いる本発明のＮ−ＮＡＲＹ論理回路の一実施形態のブロック図である。
【図１０】
２つの信号の１つを用いる２ビット入力のための、本発明の一実施形態のブロック図である。
【図１１】
２つの信号の１つを用いるある装置のＸＯＲ／同等機能のための、本発明の一実施形態の回路図である。
【図１２】
２つの信号の１つを用いるある装置のＯＲ／ＮＯＲ機能のための、本発明の一実施形態の回路図である。
【図１３】
２つの信号の１つを用いるある装置のＡＮＤ／ＮＡＮＤ機能のための、本発明の一実施形態の回路図である。
【図１４】
８つの信号の１つを用いる本発明のＮ−ＮＡＲＹ論理回路の一実施形態のブロック図である。
【図１５】
Ｎ個の信号の１つを用いる本発明のＮ−ＮＡＲＹ論理回路の一実施形態のブロック図である。
【図１６】
ＭＵＸで選択された多数の機能のための、本発明の一実施形態の回路図である。
【図１７】
複数の機能のための１つのゲートを用いるＭＵＸで選択された機能のための、本発明の一実施形態の回路図である。
【図３】
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【図４】
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【図９】
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【図１０】
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【国際公開パンフレット】
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【国際調査報告】
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