(57)【要約】集積回路装置は、複数の行（１２）および複数の列（２３）に配置される複数のメモリセルを有するメモリアレイ（１０）を含む。メモリセルの第１および第２の冗長行（１７）およびメモリセルの第１の冗長列（１８）が設けられる。試験回路（２０１）は、メモリアレイ（１０）に結合され、複数の行の各々に結合される複数のメモリセルを試験するように適合される。制御回路（２０３）は、試験回路（２０１）に結合され、試験回路（２０１）から試験結果を受取るように適合され、制御回路（２０３）は、不良メモリセルの検出に応答して第１および第２の冗長行（１７）および第１の冗長列（１８）のうちの少なくとも１つの割当を決定するように適合される。第１のレジスタ（２２０）は、制御回路（２０３）に結合され、制御回路（２０３）による決定に応答して第１の冗長行（１７）の割当を受取るように適合され、第２のレジスタ（２４０）は、制御回路（２０３）に結合され、制御回路（２０３）による決定に応答して第１の冗長列（１８）の割当を受取るように適合され、第３のレジスタ（２３０）は、制御回路（２０３）に結合され、制御回路（２０３）による決定に応答して第２の冗長行（１７）の割当を受取るように適合される。
2004515031.tif 000002
【特許請求の範囲】
【請求項１】
集積回路装置であって、
複数の行（２１）および複数の列（２３）に配置される複数のメモリセルを有するメモリアレイ（１０）を含み、各行（２１）および各列（２３）には、複数のメモリセルが結合され、前記集積回路装置はさらに、
メモリセルの第１の冗長行（１７）と、
メモリセルの第１の冗長列（１８）と、
前記メモリアレイ（１０）に結合され、かつ前記複数の行（２１）の各々に結合される前記複数のメモリセルを試験するように適合される、試験回路（２０１）と、
前記試験回路（２０１）に結合され、かつ前記試験回路（２０１）から試験結果を受取るように適合される、制御回路（２０３）とを含み、前記制御回路（２０３）は、不良メモリセルの検出に応答して前記第１の冗長行（１７）および第１の冗長列（１８）のうちの少なくとも１つの割当を決定するように適合され、前記集積回路装置はさらに、
前記制御回路（２０３）に結合され、かつ前記制御回路（２０３）による決定に応答して前記第１の冗長行（１７）の割当を受取るように適合される、第１のレジスタ（２２０）と、
前記制御回路（２０３）に結合され、かつ前記制御回路（２０３）による決定に応答して前記第１の冗長列（１８）の割当を受取るように適合される、第２のレジスタ（２３０）とを含む、集積回路装置。
【請求項２】
メモリセルの第２の冗長行（１７）と、
前記制御回路（２０３）に結合される第３のレジスタ（２４０）とをさらに含み、
前記制御回路（２０３）は、不良メモリセルの検出に応答して前記第１および第２の冗長行（１７）ならびに前記第１の冗長列（１８）のうちの少なくとも１つの割当を決定するように適合され、前記第３のレジスタ（２４０）は、前記制御回路（２０３）による決定に応答して前記第２の冗長行（１７）の割当を受取るように適合される、請求項１に記載の集積回路装置。
【請求項３】
前記第１のレジスタ（２２０）に結合され、かつ前記試験ユニット（２０１）から行アドレスを受取るように結合される、第１のコンパレータ（２５０）をさらに含み、前記第１のコンパレータ（２５０）は、前記行アドレスを前記第１のレジスタ（２２０）内の割当と比較し、かつ前記制御回路（２０３）に信号を与えるように適合される、請求項２に記載の集積回路装置。
【請求項４】
前記第１のレジスタ（２２０）に結合され、かつ前記試験ユニット（２０１）から列アドレスを受取るように結合される、第２のコンパレータ（２５２）をさらに含み、前記第２のコンパレータ（２５２）は、前記列アドレスを前記第１のレジスタ（２２０）内の割当と比較し、かつ出力信号を与えるように適合される、請求項４に記載の集積回路装置。
【請求項５】
第１および第２の入力端子ならびに出力端子を有する第１の論理回路（２６０）をさらに含み、前記第１の入力端子は前記第１のレジスタ（２２０）に結合され、前記第２の入力端子は前記第２のコンパレータ（２５２）から前記出力信号を受取るように結合され、前記出力端子は前記制御回路（２０３）に結合される、請求項７に記載の集積回路装置。
【請求項６】
メモリアレイ内の不良メモリセルを置換えるための方法であって、
前記メモリアレイ（１０）内のメモリセルの第１の行（２１）を試験するステップと、
前記第１の行（２１）に結合される第１の不良メモリセルを検出するステップと、
前記第１の不良メモリセルに関連づけられる行情報および列情報を制御回路（２０３）に与えるステップと、
冗長行（１７）および冗長列（１８）のうちの１つの割当を決定して前記第１の行（２１）を置換えるステップと、
前記割当をレジスタ（２２０）に記憶するステップとを含む、方法。
【請求項７】
前記第１の行（２１）に結合される第１の不良メモリセルを検出するステップは、前記第１の行（２１）に結合される第１および第２の不良メモリセルを検出するステップをさらに含み、
前記第１の不良メモリセルに関連づけられる行情報および列情報を制御回路（２０３）に与えるステップは、前記第１の不良メモリセルに関連づけられる行情報および列情報を制御回路（２０３）に与えるステップと、前記第２の不良メモリセルに関連づけられる行情報および列情報を前記制御回路（２０３）に与えるステップとをさらに含む、請求項６に記載の方法。
【請求項８】
前記割当をレジスタ（２２０）に記憶するステップは、第１の冗長行レジスタ（２２０）に前記第１および第２の不良メモリセルに関連づけられる前記行情報を記憶するステップを含む、請求項７に記載の方法。
【請求項９】
前記メモリアレイ（１０）内のメモリセルの第２の行（２１）を試験するステップと、
前記第２の行（２１）に結合される第１の不良メモリセルを検出するステップと、
前記第２の行（２１）に結合される前記第１の不良メモリセルに関連づけられる行情報および列情報を前記制御回路（２０３）に与えるステップとをさらに含む、請求項８に記載の方法。
【請求項１０】
前記第２の行（２１）に結合される前記第１の不良メモリセルに関連づけられる前記行情報および列情報を第２の冗長行レジスタ（２３０）に記憶するステップをさらに含む、請求項９に記載の方法。
【請求項１１】
前記メモリアレイ（１０）内のメモリセルの第３の行（２１）を試験するステップと、
前記第３の行（２１）に結合される第１の不良メモリセルを検出するステップと、
前記第３の行（２１）に結合される前記第１の不良メモリセルに関連づけられる行情報および列情報を前記制御回路（２０３）に与えるステップと、
前記第３の行（２１）に結合される前記第１の不良メモリセルに関連づけられる前記列情報を前記第２の冗長行レジスタ（２３０）に記憶される前記列情報と比較するステップとをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記第３の行（２１）に結合される前記第１の不良メモリセルに関連づけられる前記列情報と前記第２の冗長行レジスタ（２３０）に記憶される前記列情報との整合に応答して、前記第３の行（２１）に結合される前記第１の不良メモリセルに関連づけられる前記列情報を冗長列レジスタ（２４０）に記憶するステップと、付加的な行情報を受取るために前記第２の冗長行レジスタ（２３０）を解放するステップとをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記メモリアレイ（１０）内のメモリセルの第４の行（２１）を試験するステップと、
前記第４の行（２１）に結合される第１の不良メモリセルを検出するステップと、
前記第４の行（２１）に結合される前記第１の不良メモリセルに関連づけられる行情報および列情報を前記制御回路（２０３）に与えるステップと、
前記第４の行（２１）に結合される前記第１の不良メモリセルに関連づけられる前記列情報を前記冗長列レジスタ（２４０）に記憶される前記列情報と比較するステップと、
前記第４の行（２１）に結合される前記第１の不良メモリセルに関連づけられる前記列情報と前記冗長列レジスタ（２４０）に記憶される前記列情報との不整合に応答して、前記第４の行（２１）に結合される前記第１の不良メモリセルに関連づけられる前記行情報および列情報を前記第２の冗長行レジスタ（２３０）に記憶するステップとをさらに含む、請求項１２に記載の方法。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明は、一般に、半導体メモリ内の不良メモリセルの置換えに関し、特に、組込自己試験を使用する不良メモリセルの置換えに関する。
【０００２】
【背景技術】
通常、半導体記憶装置はメモリセルのアレイを含み、アレイは普通、いくつかのサブアレイに区分される。アレイ内のメモリセルは、半導体記憶装置に入力される行アドレス信号および列アドレス信号によって選択され、読出および書込が行なわれる。行アドレス信号および列アドレス信号は、アドレスデコード回路によって処理されてアレイ内の行線および列線が選択され、所望のメモリセルまたは所望の複数のメモリセルにアクセスが行なわれる。半導体記憶装置では、デコードを２つ以上のレベルで行なうのが一般的である。たとえば、第１のレベルのデコードでは、アレイ内の複数のメモリセルからデータが与えられ、第２のレベルのデコードでは、複数のものから１つのメモリセル、またはメモリセルのサブセットが選択される。したがって、アドレスが半導体記憶装置に入力されると、一般に、少なくとも第１のレベルのデコードにおいて、記憶装置のアレイまたはサブアレイ内の複数のメモリセルの選択につながる。つまり、複数のメモリセルは、通常、特定のアドレスによって選択され、または特定のアドレスに応答する。
【０００３】
半導体装置の製造時、メモリアレイまたはサブアレイに不良メモリセルが発生し得る。これらの不良メモリセルにかかわらず、半導体記憶装置を救済し、製造過程における全体的な歩留まりを向上するために、一般に、冗長性が実施されている。冗長メモリ素子はメモリアレイ全体に配置され、メモリアレイ内の各サブアレイには、通常、複数の冗長メモリ素子が関連づけられている。サブアレイで不良メモリセルが検出された場合、そのサブアレイのための冗長メモリ素子に関連づけられる冗長デコード回路を不良メモリセルのアドレスに応答するようにプログラムすることができる。不良メモリセルのアドレスがサブアレイに入力されると、冗長メモリ素子が不良メモリセルの代わりに応答する。冗長性およびそれを実施するためのさまざまな方法が当業者に知られている。
【０００４】
一般に、冗長メモリ素子は、冗長行および／または冗長列を含む。不良メモリセルの場所が見つかると、それが位置する行（または列）は、行および列デコード回路をプログラムすることによって、またはそうでなければ行および列デコード回路を変更することによって、冗長行（または列）で置換えることができる。メモリアレイ内またはサブアレイ内の行が２つ以上の不良メモリセル（各々が異なる列にある）を含む場合、その複数の「悪いビット」を「修復する」には１つの冗長行で十分である。メモリアレイ内の或る行が１つの不良メモリセルを含む場合、冗長行または冗長列のどちらかを使用してその不良メモリセルを含む行または列を置換えることができる。メモリアレイの試験中、多数の不良メモリセルが見つかることがあり、限られた数の冗長行および冗長列を使用して不良セルを置換えることは複雑になる。不良セルを置換えることができなければ、そのメモリアレイは不適切なものになる。さらに、状況によっては、メモリセルが或るときは不良と評価され、後続の作業中、そのメモリセルは不良ではないと評価されることがあり得る。したがって、不良メモリセルを検出し、置換えるプロセスは、特にメモリアレイ内のメモリセルの数が増える一方であることを考慮すると、極めて複雑になっている。
【０００５】
この発明は、上述の問題のうちの１つまたは複数を克服するか、または少なくともその影響を低減することに向けられる。
【０００６】
【発明の開示】
この発明の一局面では、集積回路装置は、複数の行および複数の列に配置される複数のメモリセルを有するメモリアレイを含み、各行および各列には、複数のメモリセルが結合される。集積回路装置は、メモリセルの第１の冗長行と、メモリセルの第１の冗長列と、メモリアレイに結合され、かつ複数の行の各々に結合される複数のメモリセルを試験するように適合される、試験回路とをさらに含む。集積回路装置は、試験回路に結合され、かつ試験回路から試験結果を受取るように適合される、制御回路をさらに含み、制御回路は、不良メモリセルの検出に応答して、第１の冗長行および第１の冗長列のうちの少なくとも１つの割当を決定するように適合される。第１のレジスタは、制御回路に結合され、かつ制御回路による決定に応答して第１の冗長行の割当を受取るように適合され、第２のレジスタは、制御回路に結合され、かつ制御回路による決定に応答して第１の冗長列の割当を受取るように結合される。さらに、メモリの第２の冗長行および第３のレジスタを設けても良い。制御回路は、第２の冗長行の割当を決定するように適合され、第３のレジスタは、第２の冗長行の割当を受取るように適合される。
【０００７】
この発明の別の局面では、メモリアレイ内の不良メモリセルを置換えるための方法が提供される。この方法は、メモリアレイ内のメモリセルの第１の行を試験するステップと、第１の行に結合される第１の不良メモリセルを検出するステップと、第１の不良メモリセルに関連づけられる行情報および列情報を制御回路に与えるステップと、冗長行および冗長列の１つの割当を決定して第１の行を置換えるステップと、制御回路に結合されるレジスタにその割当を記憶するステップとを含む。
【０００８】
この発明は、添付の図面とともに以下の説明を参照することによって、最もよく理解することができるであろう。添付の図面中、同じ参照番号は同じ要素を示す。
【０００９】
この発明には、さまざまな変形および代替の形があり得るが、その具体的な実施例を図面での例として示し、詳細に説明する。しかしながら、ここにおける具体的な実施例の説明は、この発明を開示される特定の形に限定する意図はなく、反対に、この発明は、上掲の特許請求の範囲に規定されるこの発明の精神および範囲内にあるすべての変形、均等物および代替物を含むことを理解されたい。
【００１０】
【発明を実施するための態様】
この発明の例示的な実施例を以下に説明する。明確にするため、この明細書では、実際の実現例の特徴のすべてを説明するわけではない。そのような実際の実施例を開発する中で、実現例ごとに変わり得る、たとえばシステム関連およびビジネス関連の制約の遵守など、開発者の具体的な目標を達成するためにさまざまな実現例に特有の決定を行なわなければならないことが理解されるであろう。さらに、そのような開発努力は複雑かつ時間のかかるものであるが、この開示の恩恵を受ける当業者にとっては日常的な仕事であることも理解されるであろう。
【００１１】
この出願を完全に読めば当業者に容易に理解されるように、この発明は、たとえば、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳ、ＢｉＣＭＯＳ等のさまざまな技術を使用して実現可能であり、かつ記憶装置、メモリアレイ、論理回路のメモリアレイ等を含むがこれに限らない、さまざまな装置に容易に応用可能である。さらに、この発明は、シリコン、ゲルマニウム、ＧａＡｓ、またはその他の半導体材料などのどのような種類の半導体基板材料を使用する装置にも応用可能である。
【００１２】
図１は、半導体記憶装置に含まれ得る６４Ｋバイトのサブアレイ１０を示す。たとえば、３２メガバイト（２２５バイト）の記憶容量の半導体メモリアレイは、各々が６４Ｋバイトの５１２のサブアレイに区分され得る。この開示を完全に読めば当業者に理解されるように、サブアレイ１０は、半導体記憶装置（たとえば、ＤＲＡＭ、ＳＲＡＭ等）内のさらに大きなアレイの一部であってもよく、もしくは、マイクロプロセッサまたはその他論理回路を備える半導体ダイに含まれるオンチップアレイまたはオンチップアレイの一部を含んでもよい。サブアレイ１０は、別個の論理またはマイクロプロセッサダイに結合され、かつともにパッケージングされるメモリダイを含んでもよい。したがって、サブアレイ１０が一部をなす特定の回路は、上掲の特許請求の範囲に別段の記載がない限り、この発明の限定とみなされるべきではない。
【００１３】
２つの冗長行１７および１つの冗長列１８を有する冗長セクション１５がサブアレイ１０内の６４Ｋバイトの記憶場所に隣接する。多くの装置では、冗長セクション１５は、多くのこれらの冗長行および列を含み得る。しかしながら、説明のため、２つの冗長行１７および１つの冗長列１８のみを示す。列デコード回路（図示せず）によって、サブアレイ１０内のメモリセルから入出力線２０によってデータを結合することができる。冗長セクション１５内の１つまたは複数の冗長行１７、または冗長列１８が使用される場合、冗長セクション１５内のメモリセルからは冗長入出力線２５によってデータを結合することができる。当業者には理解されるように、冗長セクション１５内の冗長行１７および冗長列１８を使用して、不良メモリセルを有し得るサブアレイ１０内の行２１または列２３を置換えることができる。したがって、サブアレイ１０内の不良メモリセルを有する行２１または列２３のアドレスに応答するように冗長行または列デコード回路（図示せず）をプログラムすることによって、サブアレイ１０内の不良メモリセルを冗長セクション１５内の使用可能なメモリセルによって置換えることができ、さもなくば使用不能な半導体記憶装置を救済することができる。
【００１４】
サブアレイ１０内の不良メモリセルを冗長セクション１５内の使用可能なメモリセルによってどのように置換えることができるかの例として、図１に示される不良メモリセル３１、３２、３３、３４を考える。不良メモリセル３１、３２は行２１ａ上にあり、不良メモリセル３１は列２３ｃ上に、不良メモリセル３２は列２３ａ上にある。不良メモリセル３１、３２を置換えるため、冗長行１７ａに行２１ａを置換えさせることができる。したがって、１つの冗長行１７ａを使用して、２つの不良メモリセル３１、３２を「修復」することができる。不良メモリセル３３は行２１ｂ上にあり、不良メモリセル３４は行２１ｃ上にある。しかしながら、不良メモリセル３３、３４は両方とも列２３ｂ上にある。したがって不良メモリセル３３、３４は両方とも列２３ｂを冗長列１８で置換えることによって「修復する」ことができる。このような態様で、不良メモリセルは３つの異なる行２１ａ、２１ｂ、２１ｃ上にあるが、１つの冗長行１７ａおよび１つの冗長列１８があれば、サブアレイ１０を完全に修復するのに十分である。
【００１５】
一般に、複数行故障の検出は、その行について複数列のグループでビットを見ることによって行なうことができる。或る「偶数の」列にビット故障があり、或る「奇数の」列にビット故障がある場合、複数行故障がある。４つの隣接するビットの各グループの第１または第２のビットにビット故障があり、４つの隣接するビットの各グループの第３または第４のビットにビット故障がある場合、複数ビット故障がある。８ビットの各隣接するグループの第１、第２、第３、または第４のビットにビット故障があり、８つの隣接するビットの各グループの第５、第６、第７または第８のビットにビット故障がある場合、複数ビット故障がある。このように、隣接するビットの前半に故障があり、隣接するビットの後半に故障がある場合、複数ビット故障がある。各演算は、列ビットの前半で論理「ＯＲ」演算を行ない、次に列ビットの後半で行ない、さらに２つの「ＯＲ」演算の結果に論理「ＡＮＤ」演算を行なうことによって、組立てることができる。
【００１６】
この発明の具体的な一実施例では、ＣＰＵコアを有する処理ユニット、記憶アレイのセット（キャッシュ、タグ）、およびプログラム可能な試験ユニットをハードウェアに実装し得る。記憶アレイの組込自己試験（ＢＩＳＴ）は、処理ユニットのリセットを追跡するように設計された整合試験を含む。当業者には、記憶アレイのためのＢＩＳＴコントローラをどのように構築するかが理解されるであろう。この発明の一実施例では、記憶アレイが試験される際に、行故障レジスタおよび列故障レジスタのセットをステートマシンと組合わせて使用して、修復すべき行および列を効率よく割当てることができ、記憶アレイの組込自己修復（ＢＩＳＲ）が提供される。この具体的な実施例では、修復された行および列が割当てられた後、修復を検証するために第２のＢＩＳＴ試験が行なわれる。
【００１７】
図２を参照すると、２つの冗長行および１つの冗長列を含む記憶アレイを修復するために、試験ユニット２０１、エラー検出ユニット２０２および制御ブロック２０３がハードウェアに実装される。試験ユニット２０１は、冗長行および冗長列を使用する修復を可能にするパスを含む。修復パス中、エラー検出ユニット２０２は、エラー指示を線２１０に、故障したビットの符号化された列番号を線２１２に、２つ以上の列（ビット）が故障したとのインジケータを線２１４に与える。制御ブロック２０３は、エラーを追跡し、冗長行または冗長列の１つで故障を修復すべきかどうかを決定する。ここに記載される具体的な実施例は２つの冗長行および１つの冗長列を使用する。この開示を完全に読めば当業者には理解されるように、より多くの冗長行および冗長列を用いる集積回路装置も、この発明を使用して利益を得ることができる。
【００１８】
試験ユニット２０１は、その機能がアレイ内のメモリセルの行を次々に試験するのに必要な信号を生成することである論理回路を含む。つまり、試験ユニット２０１は、アレイ内の行のメモリセルに信号を適用して、メモリセルのいずれかに不良がないかを決定し、もし不良があれば、それらが結合されている列を決定するための方法を提供し得る。試験ユニット２０１は、アレイ全体で進行して各行を次々にチェックし、すべての不良のあるメモリセルの場所（行および列）を決定する。この開示の恩恵があれば、当業者には、試験ユニット２０１の動作が理解され、さらにそのような試験ユニットのさまざまな実現例が理解されるであろう。
【００１９】
エラー検出ユニット２０２は、試験ユニット２０１に結合される論理回路を含み、アレイの行での試験の結果を線２１６上で受取る。試験ユニット２０１は、アレイ内の行の試験を行ない、その試験の結果をエラー検出ユニット２０２に渡す。次に、試験ユニット２０１は、アレイ内の次の行に進み、その行の試験を行ない、その試験の結果をエラー検出ユニット２０２に渡す。試験ユニット２０１は、アレイ内のすべての行が試験されるまでこのプロセスを繰返す。エラー検出ユニット２０２は、エラー指示（線２１０上）、故障メモリセルの列番号（線２１２上）、および複数エラー指示（線２１４上）の３つの信号を生成する。この開示の恩恵があれば、当業者には、エラー検出ユニット２０２の動作が理解され、さらにそのようなエラー検出ユニットのさまざまな実現例が理解されるであろう。
【００２０】
制御ブロック２０３は、エラー検出ユニット２０２から入力信号を受取り、かつどのように不良メモリセルを置換えるべきか、すなわち、どのように冗長行および冗長列をメモリアレイ内に割当てるべきかを決定する、３ビットステートマシンを含む。図３は、図２に示される具体的な実施例で使用される制御ブロック２０３の状態図である。この開示の恩恵があれば、当業者には、さまざまな適切な技術および方法のいずれかを使用して、制御ブロック２０３のステートマシンを実現可能であることが理解されるであろう。
【００２１】
図２に戻ると、さまざまなレジスタ、コンパレータおよび論理回路がエラー検出ユニット２０２ならびに制御ブロック２０３に結合される。レジスタ２２０は、記憶場所２２２、２２４、２２６、２２８の集まりを含む。レジスタ２３０は、記憶場所２３２、２３４、２３６、２３８の集まりを含む。レジスタ２４０は、記憶場所２４４、２４８の集まりを含む。コンパレータ２５０、２５２、２５４、２５６、２５８および論理ゲート２６０、２６２は、レジスタ２２０、２３０、２４０ならびに制御ブロック２０３に結合され、メモリアレイ内の不良メモリセルを置換えるための冗長行および冗長列の割当の決定を支援する。
【００２２】
図２および図３を参照して、図２の装置の動作を説明する。不良メモリセルがないかどうかの試験の始めに、制御ブロック２０３は、状態０（Ｓ０）に初期化される。この状態では、エラーはプログラムされていない。修復パス中、試験ユニット２０１は、制御ブロック２０３を可能化する。エラー検出ユニット２０２がエラーを報告した場合、制御ブロック２０３は、報告されたエラーに応じて、２つのあり得る状態のうちの１つに動く。単一ビットエラーが検出された場合（経路Ｅ０）、制御ブロック２０３は状態Ｓ１に入り、この場合、エラーが発生した行のアドレスは、レジスタ２２０の記憶場所２２２（行アドレス０（Ｒ０））に記憶される。記憶場所２２８の有効ビット（有効０）がセットされ、故障したメモリセルを含んでいた列のアドレスは、記憶場所２２４（列番号０）に保存される。
【００２３】
エラー検出ユニット２０２が或る所与の行で２つ以上のビット故障を報告した場合（経路Ｅ１）、制御ブロック２０３は状態Ｓ２に入る。この状態では、記憶場所２２２（列アドレス０）は、エラーを含んでいた行のアドレスを記憶する。有効ビット（有効０）がセットされ、記憶場所２２６の「修復必須０」状態ビットがセットされ、冗長行を使用してのみ故障を修復可能であることが示される。記憶場所２２４の「列番号０」情報は、２つ以上のビットが故障したため有効にならない。線２６４、２６６上の「整合１０１」信号および「整合２０１」信号は、記憶場所２２６、２３６のそれぞれの「修復必須」ビットで修飾されるが、これは、「修復必須」ビットがセットされている場合にそれらが列整合に参加するのを防ぐためである。
【００２４】
制御ブロック２０３が状態Ｓ１である場合、ここでも次の状態としてあり得る点は、Ｓ３およびＳ４の２つある。Ｓ３状態には、経路Ｅ４経由で到達する。Ｅ４経路をとるために必要な条件は、（１）故障列が「列番号０」に整合すること、かつ（２）行アドレスが「行アドレス０」に整合しないことである。言い換えれば、Ｓ１からＳ３への遷移のための第１の条件を決定するため、コンパレータ２５２は、次の故障列番号を記憶場所２２４に記憶される「列番号０」と比較して、それらが整合するかを決定する。もしそれらが整合すれば、記憶場所の「修復必須０」ビットはセットされず、論理ゲート２６０は、線２６４に信号「整合１０１」を生成する。論理ゲート２６０はＡＮＤゲートを含み、記憶場所２２６からのその入力は反転されている。第２の条件を決定するために、コンパレータ２５０は、故障行番号を記憶場所２２２に記憶される「行アドレス０」と比較する。もし２つが整合しなければ、状態Ｓ１から状態Ｓ３への変化のための第２の条件は満たされる。コンパレータ２５０は、その出力信号「整合１００」を線２６８によって制御ブロック２０３に与える。状態Ｓ３では、記憶場所２２２の以前に割当てられた「行アドレス０」は、記憶場所２２８の「有効０」ビットをクリアすることによって解放される。記憶場所２４４の「列番号２」は故障列に割当てられ、記憶場所２４８の「有効２」がセットされる。
【００２５】
Ｓ４状態には、Ｓ１状態から経路Ｅ３経由で到達する。Ｅ３経路をとるために必要な条件は、故障行が記憶場所２２２の「行アドレス０」に整合しないことである。つまり、コンパレータ２５０からの線２６８上の「整合１００」信号は、２つが整合しなかったことを示す。新たな故障は、単一ビット故障または複数ビット故障のどちらでもあり得る。単一ビット故障の場合、故障行アドレスは記憶場所２３２（「行アドレス１」）に位置づけられ、故障列は記憶場所２３４（「列番号１」）に記憶され、記憶場所２３８の「有効１」がセットされる。複数ビット故障の場合、記憶場所２２２、２２４の既存のデータは、記憶場所２３２、２３４にそれぞれ転送される。新たな故障行は記憶場所２２２に記憶され、記憶場所２２６の「修復必須０」ビットがセットされる。コンパレータ２５０によって決定されるように、故障行が「行アドレス０」に整合しない場合、Ｅ２経路をとって状態Ｓ２から状態Ｓ４に至ることもある。この場合、故障行は記憶場所２３２（「行アドレス１」）に記憶され、記憶場所２３８の「有効１」がセットされるため、単一ビット故障があるか、または複数ビット故障があるかは問題ではない。複数ビットの故障の場合、記憶場所２３６の「修復必須１」ビットもセットされる。
【００２６】
制御ブロック２０３が状態Ｓ３または状態Ｓ４である場合、制御ブロック２０３は、経路Ｅ５およびＥ６によって状態Ｓ５となる。単一ビットエラーまたは複数ビットエラーのどちらの結果としてＥ５経路がとられることがあるが、この場合、エラーはコンパレータ２５８によって決定されるように、「列番号２」に整合してはならない。故障行は記憶場所２２２の「行アドレス０」に割当てられ、記憶場所２２８の「有効０」がセットされる。複数ビット故障がある場合、記憶場所２２６の「修復必須０」もセットされる。Ｅ６経路は、コンパレータ２５６によって決定されるように、「列番号１」に整合する単一ビットエラーがあることを必要とする。この場合、記憶場所２３２の「行アドレス１」は、記憶場所２３８の「有効１」をクリアすることによって解放される。故障列は記憶場所２４４（「列番号２」）に記憶され、記憶場所２４８の「有効２」がセットされる。
【００２７】
制御ブロック２０３が、状態Ｓ５または状態Ｓ４である場合、制御ブロック２０３は、経路Ｅ７およびＥ８によって状態Ｓ６となる。状態Ｓ６では、すべての冗長行および冗長列が割当て済みである。コンパレータ２５０によって決定されるように、「列番号０」に整合しない単一または複数ビットエラーのどちらかがあり、かつコンパレータ２５８によって決定されるように、その故障ビットが「列番号２」に整合しない場合に、Ｅ７経路がとられる。単一ビットエラーの場合、記憶場所２３２（「行アドレス１」）は故障行番号を割当てられ、記憶場所２３４（「列番号１」）は故障ビット番号を与えられ、記憶場所２３８の「有効１」がセットされる。複数ビットエラーの場合、記憶場所２２６の「修復必須０」がクリアされると、記憶場所２２２の「行アドレス０」は記憶場所２３２の「行アドレス１」に転送され、記憶場所２２４の「列番号０」は記憶場所２３４の「列番号１」に転送され、新たな故障行は記憶場所２２２（「行アドレス０」）に記憶される。記憶場所２２６の「修復必須０」ビットもセットされる。複数ビットエラーがあり、かつ「修復必須０」が既にセットされている場合、記憶場所２３２の「行アドレス１」は故障行番号を割当てられ、記憶場所２３４の「列番号１」は故障ビット番号を与えられ、記憶場所２３８の「有効１」がセットされ、記憶場所２３６の「修復必須１」がセットされる。
【００２８】
新たなエラーがあり、かつそれが「行アドレス０」または「行アドレス１」に整合しない場合、Ｅ８経路がとられる。新たなエラーは、単一ビットエラーまたは複数ビットエラーのどちらでもあり得るが、「修復必須０」および「修復必須１」が既にセットされている場合、複数ビットエラーは修復不能である。単一ビットエラーの場合、故障ビットの列アドレスは「列番号２」に記憶され、「有効２」がセットされる。複数ビットエラーの場合、もし「修復必須０」がセットされていなければ、「列番号０」は「列番号２」に記憶され、「有効２」がセットされる。新たな故障は「行アドレス０」に記憶され、「修復必須０」がセットされる。「修復必須０」がセットされ、「修復必須１」がセットされていない場合、「列番号１」は「列番号２」に記憶され、「有効２」がセットされる。新たな故障は「行アドレス１」に記憶され、「修復必須１」がセットされる。
【００２９】
制御ブロック２０３が状態Ｓ６であり、新たなエラーが受取られ、その新たなエラーが「行アドレス０」（「！整合１００」）または「行アドレス１」（「！整合２００」）に整合しない場合、または故障ビットが「列番号２」（「！整合３０１」）に整合しない場合、新たな故障は修復不能であり、Ｅ９経路がとられて状態Ｓ７に至る。Ｅ１０経路がとられてＳ６からＳ７へ至ることもある。Ｅ１０経路は「修復必須０」および「修復必須１」が既にセットされ、かつ付加的な複数ビット故障が見つかった場合に発生する。
【００３０】
第１の自己試験パスが完了し、置換えるべき行および列を組込自己修復装置が割当てた後、制御ブロック２０３のステートマシンはロックされ、第２の自己試験パスが行なわれる。第２のパスで故障が見つかると、どの状態でも状態Ｓ７に遷移し、致命的なエラーであることが示される。第２のパスで故障が見つからない場合、制御ブロック２０３のステートマシンは、第１のパスから生じた修復された状態を保持する。
【００３１】
上に開示された具体的な実施例は例示的なものにすぎない。これは、この発明は、この教示の恩恵を受ける当業者にとって明らかな、異なるが均等の態様で、変形および実行することが可能であるためである。たとえば、上述のプロセスのステップは、異なる順序で行なうこともできる。さらに、上掲の特許請求の範囲に記載される以外には、ここに示される構造または設計の詳細に対する限定は一切意図されない。したがって、上述の具体的な実施例は、変更または変形可能であり、そのような変形はすべてこの発明の精神および範囲内にあると見なされることは明白である。したがって、ここに求める保護は特許請求の範囲に記載するとおりである。
【図面の簡単な説明】
【図１】冗長行および冗長列を有するメモリアレイを示す。
【図２】この発明の複数の局面を利用する装置の具体的な一実施例を示す。
【図３】図２の装置のステートマシン構成要素の状態図である。
【図３】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【手続補正書】
【提出日】平成15年4月30日(2003.4.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路装置であって、
複数の行（２１）および複数の列（２３）に配置される複数のメモリセルを有するメモリアレイ（１０）を含み、各行（２１）および各列（２３）には複数のメモリセルが結合され、前記集積回路装置はさらに、
メモリセルの第１の冗長行（１７）と、
メモリセルの第１の冗長列（１８）と、
前記メモリアレイ（１０）に結合され、かつ前記複数の行（２１）の各々に結合される前記複数のメモリセルを試験するように適合される、試験回路（２０１）と、
前記試験回路（２０１）に結合され、かつ前記試験回路（２０１）から不良メモリセルに対応する行情報および列情報を受取るように結合される、制御回路（２０３）とを含み、前記制御回路（２０３）は、前記第１の冗長行（１７）および前記第１の冗長列（１８）のうちの少なくとも１つの割当を決定するように適合され、前記第１の冗長行と前記第１の冗長列とは前記列情報に基づいて任意で選択し、前記集積回路装置はさらに、
前記制御回路（２０３）に結合され、かつ前記制御回路（２０３）による前記第１の冗長行を選択する決定に応答して前記第１の冗長行（１７）の割当を受取るように適合される、第１のレジスタ（２２０）と、
前記制御回路（２０３）に結合され、かつ前記制御回路（２０３）による前記第１の冗長列を選択する決定に応答して前記第１の冗長列（１８）の割当を受取るように適合される、第２のレジスタ（２３０）とを含む、集積回路装置。
【請求項２】
メモリセルの第２の冗長行（１７）と、
前記制御回路（２０３）に結合される第３のレジスタ（２４０）とをさらに含み、前記制御回路（２０３）は、不良メモリセルの検出に応答して前記第１および第２の冗長行（１７）ならびに前記第１の冗長列（１８）のうちの少なくとも１つの割当を決定するように適合され、前記第３のレジスタ（２４０）は、前記制御回路（２０３）による決定に応答して前記第２の冗長行（１７）の割当を受取るように適合される、請求項１に記載の集積回路装置。
【請求項３】
前記第１のレジスタ（２２０）に結合され、かつ前記試験回路（２０１）から行アドレスを受取るように結合される、第１のコンパレータ（２５０）をさらに含み、前記第１のコンパレータ（２５０）は、前記行アドレスを前記第１のレジスタ（２２０）内の割当と比較し、かつ前記制御回路（２０３）に信号を与えるように適合される、請求項２に記載の集積回路装置。
【請求項４】
前記第１のレジスタ（２２０）に結合され、かつ前記試験回路（２０１）から列アドレスを受取るように結合される、第１のコンパレータ（２５２）をさらに含み、前記第２のコンパレータ（２５２）は、前記列アドレスを前記第１のレジスタ（２２０）内の割当と比較し、かつ出力信号を与えるように適合される、請求項３に記載の集積回路装置。
【請求項５】
第１および第２の入力端子ならびに出力端子を有する第１の論理回路（２６０）をさらに含み、前記第１の入力端子は前記第１のレジスタ（２２０）に結合され、前記第２の入力端子は前記第２のコンパレータ（２５２）から前記出力信号を受取るように結合され、前記出力端子は前記制御回路（２０３）に結合される、請求項４に記載の集積回路装置。
【請求項６】
メモリアレイ内の不良メモリセルを置換えるための方法であって、
前記メモリアレイ内のメモリセルの行を試験するステップと、
前記行に結合される不良メモリセルを検出するステップと、
前記不良メモリセルに関連づけられる行情報および列情報を制御ユニットに与えるステップと、
冗長行および冗長列のうちの少なくとも１つの割当を決定して前記第１の行を置換えるステップとを含み、前記冗長列から前記列情報に基づいて任意で選択し、前記方法はさらに
前記冗長行が選択されるとの決定に応答して前記冗長行に関連づけられるレジスタに前記行情報を記憶するステップと、
前記冗長列が選択されるとの決定に応答して前記冗長列に関連づけられるレジスタに前記列情報を記憶するステップとを含む、方法。
【請求項７】
前記冗長行および前記冗長列のうちの少なくとも１つの前記割当を決定するステップは、前記列情報を以前に検出された不良メモリセルに関連づけられる列情報と比較するステップを含む、請求項６に記載の方法。
【請求項８】
前記列情報を比較するステップは、前記不良メモリセルと前記以前に検出された不良メモリセルとが列を共有するかを決定するステップを含む、請求項７に記載の方法。
【請求項９】
前記冗長列の前記割当を決定するステップは、前記不良メモリセルと前記以前に検出された不良メモリセルとが列を共有するとの決定に応答して、前記冗長列の前記割当を決定するステップを含む、請求項８に記載の方法。
【請求項１０】
前記不良メモリセルと前記以前に検出された不良メモリセルとが列を共有するとの決定に応答して、前記以前に検出された不良メモリセルに関連づけられる冗長行の以前の割当を解放するステップをさらに含む、請求項８に記載の方法。
【請求項１１】
前記冗長行の前記割当を決定するステップは、前記行情報に基づいて前記冗長行の前記割当を決定し、任意で前記行情報に基づいて前記冗長行および冗長列から選択するステップを含む、請求項７に記載の方法。
【請求項１２】
前記冗長行の前記割当を決定するステップは、前記行情報を使用して、前記不良メモリセルと前記以前に検出された不良メモリセルとが行を共有するとの決定に応答して、前記冗長行を選択するステップを含む、請求項１１に記載の方法。
【請求項１３】
メモリアレイ内の不良メモリセルを置換えるための方法であって、
前記メモリアレイ内の第１の不良メモリセルを検出するステップと、
前記第１の不良メモリセルに関連づけられる行情報および列情報を制御回路に与えるステップと、
前記第１の不良メモリセルに関連づけられる前記与えられた行情報を使用して第１の冗長行を割当てるステップと、
前記メモリアレイ内の第２の不良メモリセルを検出するステップと、
前記第２の不良メモリセルに関連づけられる行情報および列情報を前記制御回路に与えるステップと、
前記第１および前記第２の不良メモリセルに関連づけられる前記与えられた列情報に基づいて、前記第１および第２の不良メモリセルが列を共有するかを決定するステップと、
前記第１および第２の不良メモリセルが列を共有するとの決定に応答して、第１の冗長列を割当てるステップと、
前記第１および第２の不良メモリセルが列を共有するとの決定に応答して、前記第１の冗長行を解放するステップとを含む方法。
【請求項１４】
前記第１および第２のメモリセルが列を共有しないとの決定に応答して、第２の冗長行を割当てるステップをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記メモリアレイ内の第３の不良メモリセルを検出するステップと、
前記第３の不良メモリセルに関連づけられる行情報および列情報を前記制御回路に与えるステップと、
前記与えられた行情報に基づいて、前記第３の不良メモリセルが前記第１の不良メモリセルまたは前記第２の不良メモリセルのどちらかと列を共有するかを決定するステップと、
（ａ）前記第３の不良メモリセルが前記第１の不良メモリセルまたは前記第２の不良メモリセルのどちらかと列を共有しない、かつ（ｂ）前記第１および第２の不良メモリセルが列を共有するとの決定に応答して、前記第１の冗長行を再び割当てるステップとをさらに含む、請求項１４に記載の方法。
【請求項１６】
（ａ）前記第３の不良メモリセルが前記第１の不良メモリセルまたは前記第２の不良メモリセルのどちらかと列を共有する、かつ（ｂ）前記第１および第２の不良メモリセルが列を共有しないとの決定に応答して、前記第１の冗長列を割当てるステップと、前記第３の不良メモリセルが前記第１または第２の不良メモリセルのいずれかと列を共有するとの決定に応答してそれぞれ前記第１の不良メモリセルまたは前記第２の不良メモリセルのいずれかに関連づけられる前記冗長行を解放するステップとをさらに含む、請求項１５に記載の方法。
【請求項１７】
（ａ）前記第３の不良メモリセルが前記第１または第２の不良メモリセルと列を共有しない、（ｂ）前記第３の不良メモリセルが前記第１または第２の不良メモリセルと行を共有しない、かつ（ｃ）前記第１および第２の不良メモリセルが列を共有しないとの決定に応答して、前記第１の冗長列を割当てるステップをさらに含む、請求項１４に記載の方法。
【請求項１８】
第４の不良メモリセルを検出するステップと、
前記第４の不良メモリセルに関連づけられる行および列情報を前記制御回路に与えるステップと、
前記与えられた行および列情報を使用して、前記第４の不良メモリセルが前記第１、前記第２、または前記第３の不良メモリセルのいずれかと行または列を共有するかを決定するステップと、
前記第１および第２の冗長行が割当てられ、前記第１の冗長列が割当てられ、かつ前記第４の不良メモリセルが前記第１、前記第２または前記第３の不良メモリセルと行または列を共有しないとの決定に応答して、致命的なエラーの指示を与えるステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
（ａ）前記第１、第２および第３の不良メモリセルのうちの２つが列を共有し、かつ（ｂ）前記第４の不良メモリセルが前記第１、第２および第３の不良メモリセルのどれとも列を共有しないとの決定に応答して、前記第２の冗長行を再び割当てるステップをさらに含む、請求項１８に記載の方法。
【請求項２０】
前記割当てられた冗長行および列をレジスタに記憶するステップをさらに含む、請求項１３に記載の方法。
【国際調査報告】
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