(57)【要約】【課題】高周波環境で使用するのに適した高ＱインダクタをＩＣ構造中に実現する。【解決手段】エッチングによって半導体基板を当該半導体基板を被覆している絶縁層に至るまで掘り下げてウェルを形成し、当該ウェルの底面に引き延ばしセグメント化した形状のファラデー型接地シールド２を形成することにより、ＩＣ構造における半導体基板に起因するインダクタ５損失をなくす。ウェルはインダクタ５の直下に存在し、任意事項として硬化した低誘電率の有機誘電体または空気で充填してある。【選択図】図１１【特許請求の範囲】
【請求項１】
ａ．半導体基板と、
ｂ．前記基板中に形成され床を有するウェルと、
ｃ．前記ウェルの床上に平面状に配置された導電性の接地シールドと、
ｄ．前記ウェルの上であって前記接地シールドと平行に配置されたインダクタと
を備えた、
集積回路用のデバイス。
【請求項２】
前記基板がＦＥＯＬ基板、ＣＭＯＳ基板、またはＢｉＣＭＯＳ基板から成る、
請求項１に記載のデバイス。
【請求項３】
前記基板がシリコン、ＧａＡｓ、ＨＲＳ、石英、サファイア、またはＳｉＧｅから成る、
請求項１に記載のデバイス。
【請求項４】
前記ウェルの深さが約２０ミクロンである、
請求項１に記載のデバイス。
【請求項５】
前記ウェルの壁が傾斜している、
請求項１に記載のデバイス。
【請求項６】
前記壁が傾斜したウェルは低誘電率の誘電体材料で充填されている、
請求項５に記載のデバイス。
【請求項７】
前記低誘電率の誘電体材料がポリイミド、ＳｉＬＫ、または空気から成る、
請求項６に記載のデバイス。
【請求項８】
前記導電性の接地シールドが分離され引き延ばされ同一平面上にあるセグメント群であって一端が共通に接地されたセグメント群から成る、
請求項１に記載のデバイス。
【請求項９】
前記導電性の接地シールドが金属、ドープト・シリコン、ドープト・ポリシリコン、またはシリサイドから成る、
請求項８に記載のデバイス。
【請求項１０】
前記導電性の接地シールドが保護／絶縁材料によって前記基板から分離されている、
請求項１に記載のデバイス。
【請求項１１】
前記保護／絶縁材料がＳｉＯ2、Ｓｉ3Ｎ4、またはＢＰＳＧである、
請求項１０に記載のデバイス。
【請求項１２】
前記インダクタが螺旋状の平面インダクタである、
請求項１に記載のデバイス。
【請求項１３】
前記インダクタが保護／絶縁材料によって前記導電性の接地シールドから分離されている、
請求項１に記載のデバイス。
【請求項１４】
前記保護／絶縁材料がＳｉＯ2、Ｓｉ3Ｎ4、またはＢＰＳＧである、
請求項１３に記載のデバイス。
【請求項１５】
集積回路においてインダクタと共に使用する導電性の接地シールドを形成する方法であって、
ａ．第１の保護／絶縁層で被覆された半導体基板を準備する工程と、
ｂ．前記第１の保護／絶縁層をパターニングし前記基板上の領域を貫通して壁および床を有するウェルをエッチング形成する工程であって、前記ウェルは予め、当該ウェルの直上に形成すべきインダクタよりもへりの分だけ大きく選定してある、工程と、
ｃ．前記ウェルの前記壁と床を第２の保護／絶縁層、導体、およびマスクで被覆する工程と、
ｄ．前記ウェルの外部への接続を有する接地シールドを前記マスクを貫通してエッチング形成する工程と、
ｅ．前記ウェルの前記壁および前記エッチング後の接地シールドに対して下地形状に忠実に第３の保護／絶縁層を塗布する工程と、
ｆ．前記ウェルを低誘電率の誘電体材料で充填する工程と
を備えた
方法。
【請求項１６】
半導体基板を準備する前記工程が、
Ｓｉ、ＧａＡｓ、ＨＲＳ、石英、サファイア、またはＳｉＧｅから成る基板を準備する工程
を備えている、
請求項１５に記載の方法。
【請求項１７】
半導体基板を準備する前記工程が、
基板としてＦＥＯＬを準備する工程
を備えている、
請求項１５に記載の方法。
【請求項１８】
前記保護／絶縁層がＳｉＯ2、Ｓｉ3Ｎ4、またはＢＰＳＧから成る、
請求項１５に記載の方法。
【請求項１９】
壁および床を有するウェルをエッチング形成する前記工程が、
前記基板材料に対して選択性を有するエッチャントを用いたウエット・エッチングを用いて傾斜した壁と床を有するウェルをエッチング形成する工程
を備えている、
請求項１５に記載の方法。
【請求項２０】
ウエット・エッチングを用いてウェルをエッチング形成する前記工程が、
シリコン基板と共にＴＭＡＨを用いる工程
を備えている、
請求項１９に記載の方法。
【請求項２１】
前記ウェルの前記壁および床を導体で被覆する前記工程が、
前記ウェルの前記壁および床を金属、ドープト・シリコン、ドープト・ポリシリコン、またはシリサイドで被覆する工程
を備えている、
請求項１５に記載の方法。
【請求項２２】
前記ウェルの前記壁および床をマスクで被覆する工程が、
前記ウェルの前記壁および床を前記ウェルの外部と連続した硬化済みフォトレジストで被覆する工程
を備えている、
請求項１５に記載の方法。
【請求項２３】
前記ウェルを低誘電率の誘電体材料で充填する工程が、
前記ウェルを低誘電率の硬化済みポリイミドで充填する工程
を備えている、
請求項１５に記載の方法。
【請求項２４】
請求項１５に記載の工程群を実行する工程と、
前記ウェルの直上にインダクタを形成する工程を含む工程群を継続してＩＣを完成させる工程と
を備えた、
低損失ＩＣ用の集積化インダクタを形成する方法。
【請求項２５】
前記ウェルを有機誘電体で充填し、
プロセス工程群を継続しインダクタを形成して前記ＩＣを完成させる工程群が、
前記インダクタの捲線の間をエッチングして前記ウェルに至るまで掘り下げた開口を形成する工程と、
ＲＩＥによって前記有機誘電体を除去する工程と
を備えている、
請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高周波集積回路中への高Ｑインダクタの設計と製造に関する。
【背景技術】
【０００２】
無線通信と無線製品、たとえば高周波で動作する集積回路（ＩＣ）を備えたモデム、ページャ（ポケットベル）、双方向無線機、発振器、携帯電話機などが急速に普及している、とういうのが現状である。これらの製品をますます効率的に、ますます小型に、ますます軽量に、そして無線周波数やマイクロ波周波数においてますます信頼しうるようにする強い要求が存在する。インダクタを含む必要なデバイスや素子の最大個数を単一のＩＣ中に製造するとともに、製造工程の数と種類をＩＣ製造に現在使用されているのと同じものに限定することは効率的であるとともに経済的にも望ましい。既存の集積回路の性能を高周波範囲のものにしようとすると、所望の目標を達成するために克服すべき限界が明らかになる。このために最適化が試みられてきた分野にインダクタがある。
【０００３】
ＩＣ中に形成されたインダクタの性能指標としては一般に、クォリティ・ファクタＱが用いられている。Ｑは図１の式に示すように、インダクタにおけるパワー損失と蓄積エネルギーとの関係の指標である。Ｑ値が大きいということは、インダクタ−基板損失が小さく、直列抵抗が小さく、インダクタンスが大きいことを示している。ところで、高周波とは約５００ＭＨｚよりも高い場合であると考えられている。この周波数範囲では、約１０よりも大きいＱを実現するのが望ましい。ところで、シリコン基板上にＩＣを形成する技術は十分に確立されている。しかしながらあいにく、シリコン基板を備えたＩＣ中に形成され平坦で螺旋状のインダクタは通常、ＲＦにおける損失が大きく、したがってＱ値が小さい。これらの損失はいくつかの要因の結果である。インダクタが発生させる電磁界は半導体シリコン基板、ならびにＩＣを構成しているデバイスおよび導電線に悪影響を与える。この悪影響の結果、結合、誘導雑音、抵抗値、寄生容量、インダクタンスの低下、およびＱ値の低下に起因して損失が発生する。シリコン基板上に形成された特定の螺旋状インダクタに対するＱの構成要素につくいて、米国特許第５７６０４５６号第１欄第５５行〜末行に記載されている。
【０００４】
Ｑ値を改善する手法の１つに、ＩＣを構成している材料を変更するものがある。シリコン基板の代わりにＧａＡｓやサファイアから成る基板を用いることができる。しかし、プロセスを変更し非シリコン基板材料の使用に付随する問題を処理するよりも、十分に確立した既存のシリコン技術にできるかぎり適合した製造プロセスを使い続けるのが望ましい。
【０００５】
リアオ（Liao）らの米国特許第６０４６１０９号には、悪影響を及ぼす可能性のある他の領域またはデバイスからインダクタを分離する分離領域を形成することにより、シリコン基板上に形成したＩＣのＱを改善する手法が記載されている。分離領域は放射によって形成する。これには、たとえばＸ線やガンマ線の放射、プロトンや重陽子などの粒子の放射などがある。放射の結果、放射した領域の抵抗値が増大する。放射の侵入深さは雑音損失と線損失を低減し、デバイス分離を保証するのに必要な深さにすればよい。
【０００６】
Ｑ値を改善する別の手法はインダクタ自体の形状と寸法を変更して平坦で螺旋状のインダクタに内在する限界を克服することである。アルフォード（Alford）らの米国特許第６００８１０２号には、２つの形状（環状と渦巻き状）のインダクタが記載されている。これら２つの形状のインダクタは、当該形状のインダクタ内でＲＦ電流によって生成される磁界を揃（そろ）えるように形成されている。これにより、誘電損失と誘導雑音を最小にしてＱを増大させている。
【０００７】
バーグハーツ（Burghartz)らの米国特許第６１１４９３７号、米国特許第５８８４９９０号、米国特許第５７９３２７２号、および米国特許第６０５４３２９号には、高周波で使用するシリコン基板を備えた高Ｑの環状インダクタおよび螺旋状インダクタが記載されている。これらの特許には、インダクタンスを増大させることによりＱを増大させることに焦点を当てた実施形態がいくつか記載されている。これらの実施形態中のデバイス（インダクタ）はＩＣ中に埋め込まれており、Ｑを増大させるために、強磁性材料で封止されるとともに裏打ちされ螺旋状インダクタを内蔵する螺旋状トレンチを備えビア（バイア）によってアンダーパス・コンタクトに接続され誘電体層で被覆された基板、および／または、第１の螺旋状インダクタの上部に、またはそれに隣接して設けられた第２の螺旋状インダクタを備えている。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）これら２つのコイル（インダクタ）は強磁性のブリッジによって互いに接続されている。さらに、積層されている場合にはオーバーパスによって外部で接続されている。環状インダクタは強磁性材料で裏打ちされたトレンチ内に同様に形成されている。コイルは渦電流を低減させるためにセグメント化されており、セグメント群は誘電体によって互いに分離されている。これによりＱが増大する。反対側の端はスタッドで接続されている。強磁性のブリッジとダミーの中央構造体すなわち空心とによって、基板への磁束の侵入を低減させることによりＱを増大させインダクタンスを増大させている、と述べられている。厚い相互接続に銅（低抵抗材料）を用いると、寄生抵抗が低減するからＱがさらに増大する。（一般にアルミニウムが用いられていた。）上記特許群に記載された結果によると、１．４ｎＨのインダクタの場合には５．８ＧＨｚでＱ＝４０であり、８０ｎＨのインダクタの場合には６００ＭＨｚでＱ＝１３である。これらの値は既存のシリコン・ベースの集積化インダクタのＱの２倍ないし３倍である。
【０００８】
リオウ（Liou）の米国特許第６０３７６４９号には、任意事項としてシールド・リングを含み、３層にわたるＮ回巻きのコイル線を備え、分離層によって互いおよび基板から分離され、ビアを通じて接続された３次元コイル・インダクタ構造体が記載されている。また、上記発明に係る構造体は磁界が基板と垂直であり、平坦構造よりも直列抵抗が小さく、ＩＣの他の構成要素に及ぼす影響が小さく、寄生容量が小さく、ＲＦ周波数およびマイクロ波周波数におけるＱが大きいとも記載されている。
【０００９】
チウ（Chiu）らの米国特許第５５５９３６０号には、平行な導電性構成要素間の距離を一定に保つことにより各構成要素の抵抗値を等価した多層多構成要素構造体が記載されている。この解決策は特に１５ミクロンを超える導体幅における電流の混雑を最小にして、Ｓｉ基板上のＡｌ導体のＱを１５に高めうるようにしたものである。
【００１０】
エウェン（Ewen）らの米国特許第５４４６３１１号には、シリコン基板上に絶縁酸化膜で積層して構築した多層インダクタが記載されている。このインダクタは直列抵抗を避けるために並列に接続されており、金属層はビアで分路されている。２．４ＧＨｚでＱ＝７が報告されている。
【００１１】
ルースマレン(Roosmalen) らの米国特許第６１２４６２４号には、クロスオーバーおよび／またはクロスアンダーのブリッジを避け引き延ばした矩形のストリップを平行に接続し近接して積層した多層インダクタが記載されている。各層はシリコン酸化膜で分離されている。ビアによる様々な直列接続と並列接続を用いて直列抵抗を低減させるとともに、積層したストリップの相互インダクタンスを増大させることにより、この構造で２ＧＨｚで２５超のＱが可能であると述べられている。また、スタガー積層にすると、寄生容量が低減するので高Ｑを実現できるとも述べられている。
【００１２】
ツァオ（Zhao）らの米国特許第６１４６９５８号には、下層にある螺旋状インダクタと上層にある螺旋状インダクタとを連続ビアで接続することにより、直列抵抗を低減させてＱを増大させることが記載されている。
【００１３】
Ｑ値を改善する別の手法は電磁線がＩＣに侵入する程度を制御すなわち制限する材料または空間を含むシールドまたはゾーンをＩＣ中に形成して基板損失を低減させるものである。ウエン（Wen)らの米国特許第６１６９００８Ｂ１号には、誘電体基板中に深さ３〜５ミクロンのトレンチを形成し、当該トレンチを基板よりも数桁ドーパント濃度が低く誘電体として機能する高抵抗エピタキシ層で充填するものが記載されている。このエピタキシ層はエッチバックし全面に誘電体層を堆積したのち、当該誘電体層上にインダクタ捲線を形成する。この結果、基板とインダクタ捲線との間の抵抗値が増大するから、Ｑが増大する。
【００１４】
チャン(Chan)らの「シリコン上に形成した大規模サスペンデッド型インダクタおよび２ミクロンＣＭＯＳ  ＲＦ増幅器におけるその使用方法」（アイ・トリプル・イー・エレクトロン・デバイス・レターズ第１４巻第５号）（A publication "Large Suspended Inductors on Silicon and Their Use in a 2 micron CMOS RF Amplifier" in IEEE Electron Device Letters, Vol. 14, No. 5 by Chan et al.)なる刊行物には、螺旋状インダクタの直下に深さ２００〜５００ミクロンの空洞を選択エッチングによって形成することにより基板損失を最小にしてＱを増大させた高Ｑ螺旋インダクタを形成方法が記載されている。
【００１５】
アンドリューズ（Andrews)の米国特許第５９５９５２２号には、螺旋状誘導コイルの両側に透磁率の大きい（すなわち１．１超の）シールド層を設け、任意事項として環状リングを設けた構造体が記載されている。直列抵抗を低減させるように設計された中空の中央領域によって、渦電流と抵抗消費性電流とが互いに結合し電流誘導磁束を収束させている。磁束を収束させると、小さな領域におけるインダクタンスを増大させることができる。シールド層は半径方向に突出した形状をしているので、実効コンダクタンスが増大する。下のシールド層が非導電性の場合、それは基板に対して電気的遮蔽物として機能するから、Ｑが増大する。
【００１６】
グルゼゴレク（Grzegorek)らの米国特許第５７６０４５６号には、基板レベルと螺旋インダクタ・レベルとの間の静電シールドとして機能する、上表面と下表面の双方を被覆する酸化物絶縁層を備えパターニングによってセグメント化した導電性平面を介在させたものが記載されている。この導電性平面は一定の低インピーダンス基準電圧に電気的に接続された周辺領域を備え、金属、ポリシリコン、または基板の高濃度にドープされた領域から成る。インダクタからの距離を十分にとると、この導電性平面の構成と位置によって寄生容量と渦電流が最小になり電界電流が基板に流入できなくなる結果、Ｑが増大する。また、インダクタの表面積を最小にすることによっても直列抵抗が最小になるから、Ｑが増大する。上記発明によれば、約２ＧＨｚの周波数で最大約６のＱを実現できると述べられている。
【００１７】
ウエン（Wen)らの米国特許第５９１８１２１号では、シリコン基板に形成する平坦な螺旋状インダクタのコンセプトを維持し、インダクタと基板との間の損失を、ヒ素やリンなどの材料を軽くドープしたシリコンなど比抵抗が数千オームｃｍのエピタキシャル領域を形成することにより最小にすることに焦点を当てている。エピタキシャル領域は上部および側面が酸化物絶縁体で囲まれ基板上に存在し、その比抵抗は約１０〜約２０オームｃｍである。上記平坦インダクタは上部および側面が金属間誘電体で封止されており、エピタキシャル領域の表面に直接に存在する酸化層の部分上に直接に設けられている。記載されている結果によれば、基板への誘導電流の損失が低減するので、Ｑが向上する。
【００１８】
パーク（Park）らの米国特許第６１５３４８９号には、シリコン基板中にトレンチを形成し、それを高比抵抗材料である絶縁性の多孔質シリコンで充填したのち誘電体層で被覆し、この誘電体層上に下層金属線、第２の誘電体層、およびビアによって下層金属線に接続された螺旋状のインダクタ・パターンを形成するものが記載されている。あるいは、螺旋状のインダクタ・パターンは多孔質シリコン層中に形成してもよい。あるいは、トレンチを多孔質シリコンで充填する前に、基板の導電型と反対導電型のドーパントを高濃度にトレンチにイオン打ち込みして多孔質シリコンに近接した地点で接続するポリシリコンのトレンチ電極を形成してもよい。トレンチ電極を形成するのに、イオン打ち込みして導電性ドープト層を形成する代わりに、高濃度にドープしたポリシリコンを用いてもよい。基板とドープト層との間に逆バイアスを印加すると、基板にＰＮ接合空乏層が形成される。結果として得られる構造体では寄生容量がさらに低減するとともに金属レベルから基板に至る損失が最小化するので、Ｑが増大すると述べられている。
【００１９】
Ｑ値を改善する別の手法はＩＣの構造を再設計することである。コーネット（Cornett)らの米国特許第５９５９５１５号には、螺旋状インダクタの捲線をその回りだけ疎にして中心を空けることにより、当該インダクタのクロスアンダー長すなわち螺旋状インダクタの内部捲線と外部接続との間の導体線の長さを効果的に短くするものが記載されている。上記特許には、デバイスをＬＣタンク回路から離して配置しクロスアンダーと共振器の寄生相互接続抵抗をなくすことにより、Ｑを向上させることが記載されている。
【００２０】
本発明に係る構造体と方法は関連技術中には記載されていない。本発明におけるウェルは基板中に深く形成する。絶縁層を備えた基板中に設けたシールドと、その上に形成した深いウェルを充填している低誘電率の誘電体とによって、基板とデバイス（インダクタ）との間の寄生容量性結合を最小にしている。寄生容量が低減すると螺旋状インダクタの自己共振周波数が高くなるから、Ｑが増大する。本発明における誘電体層は全面的に厚くする必要はないが、基板との容量性結合を低減するために接続ビアのアスペクト比は大きくする必要がある。本発明では、誘電体の厚さをインダクタの直下のみ厚くし、インダクタの各ターンからの距離を均一にすることにより、インダクタと基板との間の容量性結合を低減している。本発明では、誘電体を充填したウェルの底部にシールドを設けているから、インダクタとシールドとの間の寄生容量が低減する。これにより、螺旋状インダクタの自己共振周波数が高くなる。シールドは引き延ばされセグメント化した形状をしているから、渦電流が低減する。本発明に係る方法は新旧の技術に滑らかに統合することができる。純正の有機誘電体を用いてインダクタ・コイルと基板との間隔を大きくしているから、寄生容量が低減する。また、ウェルの底部の基板上にパターニングした導電性シールド（接地平面）を設けているから、残存する寄生電界が基板に到達する前にそれらをすべて終端させることができる。上記２つの方策を施すことにより、Ｑが増大する。本発明の他の利点は当業者にとって明らかである。
【特許文献１】
米国特許第５７６０４５６号
【特許文献２】
米国特許第６０４６１０９号
【特許文献３】
米国特許第６００８１０２号
【特許文献４】
米国特許第６１１４９３７号
【特許文献５】
米国特許第５８８４９９０号
【特許文献６】
米国特許第５７９３２７２号
【特許文献７】
米国特許第６０５４３２９号
【特許文献８】
米国特許第６０３７６４９号
【特許文献９】
米国特許第５５５９３６０号
【特許文献１０】
米国特許第５４４６３１１号
【特許文献１１】
米国特許第６１２４６２４号
【特許文献１２】
米国特許第６１４６９５８号
【特許文献１３】
米国特許第６１６９００８Ｂ１号
【特許文献１４】
米国特許第５９５９５２２号
【特許文献１５】
米国特許第５７６０４５６号
【特許文献１６】
米国特許第５９１８１２１号
【特許文献１７】
米国特許第６１５３４８９号
【特許文献１８】
米国特許第５９５９５１５号
【非特許文献１】
「シリコン上に形成した大規模サスペンデッド型インダクタおよび２ミクロンＣＭＯＳ  ＲＦ増幅器におけるその使用方法」（アイ・トリプル・イー・エレクトロン・デバイス・レターズ第１４巻第５号）（A publication "Large Suspended Inductors on Silicon and Their Use in a 2 micron CMOS RF Amplifier" in IEEE Electron Device Letters, Vol. 14, No. 5 by Chan et al.)
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明の目的は高周波環境で使用するのに適した高ＱインダクタをＩＣ構造中に実現することである。
【００２２】
本発明の別の目的はインダクタから生じる寄生電界が基板に侵入することにより生じる損失をなくすことにより、集積化したインダクタのＱ値を最大化することである。
【００２３】
本発明のさらに別の目的はＩＣ製造で従来用いられているものに適合したプロセスと材料を用いて上記目的を達成することである。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、本発明は次のように構成する。インダクタの直下に低誘電率（低ｋ）の有機誘電体で充填したウェルを設けるとともに、この低誘電率のウェルの底部にファラデー型にパターニングした接地シールドを設けることにより、インダクタ−基板間の結合容量をなくす。本発明はベア（裸の）シリコン基板、ＦＥＯＬ、ＳｉＧｅ、ＨＲＳ（高抵抗シリコン）、ＣＭＯＳやＢｉＣＭＯＳなどのデバイス・ウェーハなどの上に形成することができる。また、ウェルをエッチング形成する方法を変更すれば、ＧａＡｓ、石英その他の基板材料を用いることができる。
【発明を実施するための最良の形態】
【００２５】
ＦＥＯＬ（front-end-of-line)処理、すなわち図２に示すようにシリコン基板への能動素子の形成をまず完了させると、ＢＥＯＬ（back-end-of-line) 用の構造体に形成したウェルを充填する材料の選択の幅が広くなる。また、引き続いて行う４００℃以上のプロセスにウェル構造体をさらす危険もなくなる。まず、ＳｉＯ2、Ｓｉ3Ｎ4、ＢＰＳＧ（ボロンとリンをドープしたシリケート・ガラス）などの保護／絶縁層で被覆されているＦＥＯＬシリコン基板をパターニングして、インダクタを形成すべき領域およびその直下の領域よりもへりの部分だけ大きいウェルを形成する。このウェル用のパターンはマスクに形成した開口を通じ、ＲＩＥ（reactive ion etching）またはウエット・エッチングなどの手段を用いてエッチングすることにより形成する。マスクはシリコン基板に侵入するエッチャントに耐えうるものである。ウエット・エッチングには、たとえばＴＭＡＨ（水酸化テトラメチルアンモニウム:tetramethylammonium hydroxide）、ＫＯＨ（水酸化カリウム）、ＥＤＰ（エチレンジアミンピロカテコル:ethylenediaminepyrochatechol)などの溶液をエッチャントとして用いる。ウェルは図３に示すように約２０ミクロンの深さに形成する。ウェルの側壁には図４に示すように絶縁体８、導体９、およびフォトレジスト７による被覆を容易にするため、および図５、図６に示す接地シールド２の形成を容易にするために十分な傾斜を設ける。
【００２６】
次いで、ウェルの底面と側面をＳｉＯ2、Ｓｉ3Ｎ4、ＢＰＳＧなどから成る第２の保護／絶縁層８で被覆する。次いで、ドープト・アモルファス・シリコン、ドープト・ポリシリコン、シリサイドなどから成る導電材料９を形成する。次いで、導電材料の全面にフォトレジスト７（たとえばＡＺ−４６１１）を塗布したのち、ファラデー型接地シールド２用の引き延ばしセグメント化したパターンを絶縁体８を貫通して開口する。このパターンにより、接地シールド２中に渦電流が生成されるのが防止される。次いで、図４に示すように接地への接続部３をウェルの側面の上に露出させ、現像したのちエッチングして形成する。あるいは、接地シールド２はウェル底部のシリコンをマスク・パターンを通じてドープし基板よりも抵抗値の大きいドープト領域を形成することにより形成してもよい。次いで、誘電率ｋの小さな材料（たとえばポリイミド２５６０またはＳｉＬＫ）を塗布してウェルを完全に充填する。このウェルの充填の様子を図７に示す。しかしながら、図７では図を見やすくするために２つの壁と接地シールドを空白ままにしてある。充填後のウェルを回転させ断面図として図８に示す。ウェルの深さが２０ミクロンの場合、ポリイミドを２５ミクロンの厚さにするのが適当である。これにより、ウェルを過充填してウェル外部のウェーハの表面をも被覆する。次いで、誘電体を硬化させる。ポリイミドの場合には４００℃に加熱する。次いで、ウェーハ表面と充填後のウェルの表面とが共通平面をなしていない場合、ＣＭＰ（たとえばアルミナ・スラリーを用いた研磨）を行って平坦化する。このＣＭＰは図８に示すように、ウェルの外部表面上にある保護／絶縁層で停止させる。プロセス中のこの工程は充填後のウェルの表面とそれ取り巻く保護／絶縁層の表面とが共通平面をなすように繰り返す必要がある。次いで、図９に示すように充填後ウェルの上に平坦なインダクタ・コイル５を形成する。以後、さらにプロセス工程を施して所望の完成ＩＣ構造を形成する。
【００２７】
以上のように、高価な誘電体層を厚く形成することなく螺旋と基板との間の寄生容量を低減するとともに、ファラデー型シールド接地平面を設けその形状によって渦電流問題を解消するのに加え残存する寄生容量を除去することにより、ＲＦ周波数およびマイクロ波周波数におけるＱが大きく低損失の螺旋インダクタを備えた頑強なＩＣ構造が得られる。
【００２８】
本発明の別の実施形態では、インダクタ・コイルを形成したのち、インダクタのコイルの間のパターンをエッチングしてインダクタの下のウェルに空（から）の空間を形成する。ＲＩＥを用いてインダクタ下のウェル内の誘電体を空のビアを通じて除去すると、図１０、図１１に示すようにウェル内に空気誘電体が残る。
【００２９】
以上、特定の実施形態に基づいて本発明を示しかつ説明したが、プロセス工程、材料、および構造上の変形は当業者にとって明らかである。
【産業上の利用可能性】
【００３０】
高価な誘電体層を厚く形成することなく螺旋と基板との間の寄生容量を低減するとともに、ファラデー型シールド接地平面を設けその形状によって渦電流問題を解消するのに加え残存する寄生容量を除去することにより、ＲＦ周波数およびマイクロ波周波数におけるＱが大きく低損失の螺旋インダクタを備えた頑強なＩＣ構造が得られる。
【図面の簡単な説明】
【００３１】
【図１】Ｑを定義する式を示す図である。
【図２】ウェル形成用の場所を示す断面図である。
【図３】ウェル１を示す斜視図である。
【図４】図３のウェルに絶縁体８、導体９、およびフォトレジスト７を設けたのち、接地面（ファラデー・シールド）を堆積する前に導体９とマスク７をパターニングした状態を示す断面図である。
【図５】図４のウェルに接地面２を堆積したのち、フォトレジスト７を除去した状態を示す図である。
【図６】図５の状態を９０度回転させた断面図である。
【図７】図４のウェル全体を低誘電率（low-k)の有機誘電体で充填した後の状態を示す図である。
【図８】図７の状態を平坦化した後の状態を９０度回転させた断面図である。
【図９】図７の充填後のウェルと標準のＢＥＯＬで集積化した螺旋状インダクタ５との関係を示す図である。
【図１０】図９の構造体に図１１に示す別の実施形態用に空のビア６を付加した状態を示す図である。
【図１１】図１０の構造体において空のビア６を通じてウェルから有機誘電体４を除去して空気誘電体を残した状態を示す図である。
【符号の説明】
【００３２】
１  ウェル
２  接地シールド
３  接続部
４  誘電体材料
５  インダクタ・コイル
６  空のビア
７  フォトレジスト
８  絶縁体
９  導体
【図１】
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【図２】
2004526311.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際公開パンフレット】
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【手続補正書】
【提出日】平成15年2月11日(2003.2.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路用のデバイスであって、
ａ．半導体基板と、
ｂ．前記基板中に形成され床を有するウェルと、
ｃ．前記ウェルの床上に平面状に配置された導電性の接地シールドと、
ｄ．前記ウェルの上であって前記接地シールドと平行に配置されたインダクタと
を備え、
前記ウェルが低誘電率の誘電体材料で充填されている
デバイス。
【請求項２】
前記基板がＦＥＯＬ基板、ＣＭＯＳ基板、またはＢｉＣＭＯＳ基板から成る、
請求項１に記載のデバイス。
【請求項３】
前記基板がシリコン、ＧａＡｓ、ＨＲＳ、石英、サファイア、またはＳｉＧｅから成る、
請求項１に記載のデバイス。
【請求項４】
前記ウェルの深さが約２０ミクロンである、
請求項１に記載のデバイス。
【請求項５】
前記ウェルの壁が傾斜している、
請求項１に記載のデバイス。
【請求項６】
前記低誘電率の誘電体材料がポリイミド、ＳｉＬＫ、または空気から成る、
請求項１に記載のデバイス。
【請求項７】
前記導電性の接地シールドが分離され引き延ばされ同一平面上にあるセグメント群であって一端が共通に接地されたセグメント群から成る、
請求項１に記載のデバイス
【請求項８】
前記導電性の接地シールドが金属、ドープト・シリコン、ドープト・ポリシリコン、またはシリサイドから成る、
請求項８に記載のデバイス。
【請求項９】
前記導電性の接地シールドが保護／絶縁材料によって前記基板から分離されている、
請求項１に記載のデバイス。
【請求項１０】
前記保護／絶縁材料がＳｉＯ2、Ｓｉ3Ｎ4、またはＢＰＳＧである、
請求項９に記載のデバイス。
【請求項１１】
前記インダクタが螺旋状の平面インダクタである、
請求項１に記載のデバイス。
【請求項１２】
前記インダクタが保護／絶縁材料によって前記導電性の接地シールドから分離されている、
請求項１に記載のデバイス。
【請求項１３】
前記保護／絶縁材料がＳｉＯ2、Ｓｉ3Ｎ4、またはＢＰＳＧである、
請求項１３に記載のデバイス。
【請求項１４】
集積回路においてインダクタと共に使用する導電性の接地シールドを形成する方法であって、
ａ．第１の保護／絶縁層で被覆された半導体基板を準備する工程と、
ｂ．前記第１の保護／絶縁層をパターニングし前記基板上の領域を貫通して壁および床を有するウェルをエッチング形成する工程であって、前記ウェルは予め、当該ウェルの直上に形成すべきインダクタよりもへりの分だけ大きく選定してある、工程と、
ｃ．前記ウェルの前記壁と床を第２の保護／絶縁層、導体、およびマスクで被覆する工程と、
ｄ．前記ウェルの外部への接続を有する接地シールドを前記マスクを貫通してエッチング形成する工程と、
ｅ．前記ウェルの前記壁および前記エッチング後の接地シールドに対して下地形状に忠実に第３の保護／絶縁層を塗布する工程と、
ｆ．前記ウェルを低誘電率の誘電体材料で充填する工程と
を備えた
方法。
【請求項１５】
半導体基板を準備する前記工程が、
Ｓｉ、ＧａＡｓ、ＨＲＳ、石英、サファイア、またはＳｉＧｅから成る基板を準備する工程
を備えている、
請求項１４に記載の方法。
【請求項１６】
半導体基板を準備する前記工程が、
基板としてＦＥＯＬを準備する工程
を備えている、
請求項１４に記載の方法。
【請求項１７】
前記保護／絶縁層がＳｉＯ2、Ｓｉ3Ｎ4、またはＢＰＳＧから成る、
請求項１４に記載の方法。
【請求項１８】
壁および床を有するウェルをエッチング形成する前記工程が、
前記基板材料に対して選択性を有するエッチャントを用いたウエット・エッチングを用いて傾斜した壁と床を有するウェルをエッチング形成する工程
を備えている、
請求項１４に記載の方法。
【請求項１９】
ウエット・エッチングを用いてウェルをエッチング形成する前記工程が、
シリコン基板と共にＴＭＡＨを用いる工程
を備えている、
請求項１４に記載の方法。
【請求項２０】
前記ウェルの前記壁および床を導体で被覆する前記工程が、
前記ウェルの前記壁および床を金属、ドープト・シリコン、ドープト・ポリシリコン、またはシリサイドで被覆する工程
を備えている、
請求項１４に記載の方法。
【請求項２１】
前記ウェルの前記壁および床をマスクで被覆する工程が、
前記ウェルの前記壁および床を前記ウェルの外部と連続した硬化済みフォトレジストで被覆する工程
を備えている、
請求項１４に記載の方法。
【請求項２２】
前記ウェルを低誘電率の誘電体材料で充填する工程が、
前記ウェルを低誘電率の硬化済みポリイミドで充填する工程
を備えている、
請求項１４に記載の方法。
【請求項２３】
請求項１４に記載の工程群を実行する工程と、
前記ウェルの直上にインダクタを形成する工程を含む工程群を継続してＩＣを完成させる工程と
を備えた、
低損失ＩＣ用の集積化インダクタを形成する方法。
【請求項２４】
前記ウェルを有機誘電体で充填し、
プロセス工程群を継続しインダクタを形成して前記ＩＣを完成させる工程群が、
前記インダクタの捲線の間をエッチングして前記ウェルに至るまで掘り下げた開口を形成する工程と、
ＲＩＥによって前記有機誘電体を除去する工程と
を備えている、
請求項２４に記載の方法。
【国際調査報告】
2004526311.tif 000035
2004526311.tif 000036