(57)【要約】入力信号電圧レベル（ｘｐｋ、ｘｎｋ）と、該入力信号電圧レベルに対する推定値（ｒｐ、ｒｎ）との間の差を表すようなエラー信号を発生する装置が、第１及び第２の相互コンダクタ（Ｔ１、Ｔ２及びＴ５、Ｔ６）と、これら相互コンダクタの出力の間の差の絶対値を形成する差分回路（Ｔ３、Ｔ４、Ｔ７、Ｔ８）とを有している。上記エラー信号は、該エラー信号を一定信号（４０８）から減算して出力端（４０７）に信号を生成することにより確率信号に変換され、該確率信号は前記入力信号電圧レベルと前記推定電圧レベルとが等しい場合に最大となる。
2004505535.tif 000002
【特許請求の範囲】
【請求項１】
サンプリング時点における入力信号電圧レベルと該入力信号電圧レベルに対する推定値との間の差を表すようなエラー信号を発生する装置であって、該装置が、第１及び第２の相互コンダクタと、前記入力信号を前記第１相互コンダクタの入力端に供給する手段と、前記推定値を前記第２相互コンダクタの入力端に供給する手段と、前記第１及び第２相互コンダクタの出力の間の差の絶対値を形成する差分回路とを有し、前記差分回路の出力端が前記エラー信号を出力することを特徴とする装置。
【請求項２】
請求項１に記載の装置において、確率信号を形成する電流減算器を有し、該確率信号は前記入力信号が前記推定値の信号である蓋然性を表し、前記減算器の第１入力端に基準電流源が結合され、前記エラー信号は前記減算器の第２入力端に供給され、前記減算器の出力端が前記確率信号を出力することを特徴とする装置。
【請求項３】
請求項１又は請求項２に記載の装置において、前記入力信号及び前記推定値が共に差動信号であり、前記第１及び第２相互コンダクタが共に差動形態であることを特徴とする装置。
【請求項４】
請求項３に記載の装置において、前記第１相互コンダクタの第１及び第２入力端に正の前記入力信号及び正の前記推定値が供給され、前記第２相互コンダクタの第１及び第２入力端に負の前記入力信号及び負の前記推定値が供給されることを特徴とする装置。
【請求項５】
請求項１ないし４の何れか一項に記載の装置において、前記相互コンダクタの各々の相互コンダクタンスが、二乗法特性の近似を生成するように当該特性の中央領域において低く、端部に向かって上昇することを特徴とする装置。
【請求項６】
請求項５に記載の装置において、前記各相互コンダクタは、チャンネル幅Ｗ１を持つ２つの電界効果トランジスタにより形成されると共にテイル電流がＩ１に等しいような第１ロングテイル対と、チャンネル幅Ｗ２を持つ２つの他の電界効果トランジスタにより形成されると共にテイル電流がＩ２に等しいような第２ロングテイル対とを有し、前記２つのロングテイル対におけるドレイン電極が交差接続され、Ｉ１＞Ｉ２であり、且つ、Ｗ２＞Ｗ１であることを特徴とする装置。
【請求項７】
請求項１ないし６の何れか一項に記載の装置を複数含むことを特徴とするビタビデコーダ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、エラー信号を発生する装置、確率信号を発生する装置、及び斯様な装置を含むビタビデコーダに関する。
【０００２】
【従来の技術】
光ディスク上での一層大きな記憶容量に対する常に増加する要望が存在する。更に、斯かるディスクからデータを読み取る一層高い速度に対する要望も存在する。これら２つの要望は光記憶媒体のビデオ及び高速度データアプリケーションにおける益々増加する使用から生じ、これら両アプリケーションは元来のオーディオコンパクトディスクアプリケーションにおいて達成されたものよりも遙かに高い性能を必要とする。結果として、媒体、機構、光学系及び電子回路の物理的特性が与えられたとして、達成可能な限界における又は斯かる限界に近いレートでのデータの再生を可能にするような方法に対する要望がある。
【０００３】
１つの帰結は、ディスクからデータを読み取る際におけるデータチャンネルでのシンボル間干渉のレベルが増加することである。光ディスクからデータを読み取る際のビタビデコーダの使用は、米国特許第５，６６１，７０９号及び第５，４５０，３８９号に開示されている。これら文献は、入力信号がＡ／Ｄコンバータにおいてデジタル化され、全ての処理がデジタルドメインで実行されるような装置を開示している。現在設計されているＤＶＤシステムは、公称速度の１６倍でデータを復号する能力を有し、これは４００Ｍｂ／ｓを越えるチャンネルビットレートを示す。結果として、価格の上昇に繋がるような非常に高速なデジタル信号処理を必要とする。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、専らではないが、特には高速デジタル信号プロセッサを使用することを要せずに光ディスクから高速度でデータを読み取るためのデコーダを提供することを可能にすることにある。
【０００５】
【課題を解決するための手段】
本発明は、サンプリング時点における入力信号電圧レベルと該入力信号電圧レベルの推定値との間の差を表すエラー信号を発生する装置であって、該装置が、第１及び第２相互コンダクタと、前記入力信号を該第１相互コンダクタの入力端に供給する手段と、前記推定値を第２相互コンダクタの入力端に供給する手段と、これら第１及び第２相互コンダクタの出力の間の差の絶対値を形成する差分回路とを有し、該差分回路の出力端が前記エラー信号を出力するような装置を提供する。
【０００６】
ビタビデコーダの必要な構成部分は、入力信号と、該信号がサンプリング時点で有することができる有効値の推定値との間の差を導出する手段である。前の段落で述べた装置は、これら２つの値の間の差の絶対値を表すようなエラー信号が決定されるのを可能にする。
【０００７】
光ディスクプレーヤ、特にＤＶＤプレーヤにおいては、光学系の物理的開口は、シンボル間干渉が生じる程、１ビット期間がフォトダイオード系の全応答よりも大幅に短いといったものである。現在のレーザ光学記録においては、データ符号化において許容される最小数の連続した“１”又は“０”の数が存在する（ｄ制限）。この数は現在３である。即ち、如何なるデータ系列にも、最小で３つの連続した“１”又は３つの連続した“０”を含まねばならない。これは、帯域が制限されたような、しかし山及び谷のレベルが同一値のビット数の関数となるような信号波形となる。３つのみの連続した“１”により達成される山は、多くの連続した“１”が存在する場合（ＤＶＤ規格においては、１７までが許容される）よりも低くなるであろう。３つの連続したビットのみが同一値を持つ系列、即ち“０１１１０”及び“１０００１”は、Ｉ３状態として知られている。結果として、受信されるビットの系列に応じて入力信号が有し得るような多数の（この場合は１２の、又は対称なチャンネル特性が呈される場合は９つの）有効なレベルが存在する。記載される装置は、入力信号電圧と有効値の推定値との間のエラーが得られ、且つ、最もありそうなデータ系列を決定するために後に使用されるのを可能にする。
【０００８】
上記装置は、更に、確率信号を形成するための電流減算器であって、該確率信号は上記入力信号が上記推定値の信号である蓋然性を表し、基準電流源が上記減算器の第１入力端に結合され、前記エラー信号が該減算器の第２入力端に供給され、該減算器の出力端が上記確率信号を出力するような電流減算器を有することができる。
【０００９】
入力信号が多数の推定値又は基準レベルと比較されるこの場合には、入力信号レベルが推定値に近いほど大きさが増加するような出力が生成される。
【００１０】
上記入力信号及び推定値を、共に、差動信号とし、上記第１及び第２相互コンダクタを共に異なる形態のものとすることができる。
【００１１】
上記装置は、正の入力信号及び正の推定値が第１相互コンダクタの第１及び第２入力端に供給され、負の入力信号及び負の推定値が第２相互コンダクタの第１及び第２入力端に供給されるようなものとすることができる。
【００１２】
この構成は、上記相互コンダクタが零差動入力を有する場合に最大の蓋然性条件が発生することになるので、上記２つの相互コンダクタが各全範囲にわたり良好な線形成を有する必要性を低減する。結果として、オフセットのみが重要となり、線形成は余り重要ではない。
【００１３】
各相互コンダクタは、各々がチャンネル幅Ｗ１を有するような２つの電界効果トランジスタにより形成されると共にテイル電流がＩ１に等しいような第１ロングテイル対と、各々がチャンネル幅Ｗ２を有するような２つの他の電界効果トランジスタにより形成されると共にテイル電流がＩ２に等しいような第２ロングテイル対とを有し、これら２つのロングテイル対のドレイン電極が交差接続され、Ｉ１＞Ｉ２及びＷ２＞Ｗ１とすることができる。
【００１４】
この結果、当該特性の中央領域で低くなり、端部に向かって増加し、かくして二乗法特性の近似を与えるような相互コンダクタンスが得られる。
【００１５】
本発明は、更に、複数の斯様な装置を含むようなビタビデコーダも提供する。
【００１６】
ビタビ復号アルゴリズムは、入力信号レベルと予測される有効レベルとの間のエラーの大きさの決定、及び許容される状態の系列を通じての可能性のあるレベルの変遷の追跡を必要とする。この処理は、或るメトリック値を得るために入力データの各サンプルに対して信号の幾つかの操作を必要とする。これらのメトリック値は、以前のサンプル期間において導出された記憶値と組み合わされる。上記操作は、絶対値減算、複数入力の最大値の決定及び定数による乗算を含む。更に、複数の信号経路が並列に必要となる。このことは、デジタル構成におけるデータの流れにおいては重大な障害となる。本発明は、上記の絶対値減算が、並列の信号処理経路を形成するために容易に複製することができるような比較的単純な回路を用いてアナログドメインで実行されるのを可能にする。
【００１７】
本発明の上記及び他の特徴及び作用効果は、例示としての本発明の実施例の添付図面を参照した下記説明から明らかとなり、また明らかとされるであろう。
【００１８】
【発明の実施の形態】
図１に示すビタビデコーダは、復号されるべき入力データを入力するための入力端１を有している。この特別な例においては、上記入力データは、例えばＣＤ又はＤＶＤプレーヤ等の光ディスクプレーヤの読取ヘッドから入力される。次いで、該入力信号は、適応型とすることができる等化器２を介して通過される。任意選択的に等化された該信号は次いで第１データスライサ３によりスライスされ、該スライスされた信号はデータパターン検出器４に供給される。データスライサ３の出力端にはフェーズロックループ（ＰＬＬ）５も接続され、入力される入力信号からシンボルレートクロックを導出する。ＰＬＬ５はタイミング発生器６に供給を行い、当該デコーダの種々の要素を上記入力信号と同期させるために要するクロック信号を発生する。上記データパターン検出器の出力は基準レベル発生器７に供給され、該発生器は上記入力信号のサンプリング時点における該信号の有効値の推定値を発生する。
【００１９】
上記入力信号は複数のブランチメトリックプロセッサ８−１ないし８−ｎにも供給され、これらプロセッサにおいては、上記入力信号が上記の推定有効値と比較されると共に、該入力信号が上記推定有効値の各々と一致する蓋然性を示すための確率関数が導出される。記載されている特別な例においては、１２個のブランチメトリックプロセッサが存在する。即ち、ｎ＝１２である。これは、有効となるような１２個の可能性のある信号系列が存在するからである。しかしながら、発生される推定値は８つしか存在しない。というのは、“１１１１０”のような系列の中間のビットは、系列“０１１１１”の中間ビットと同一のアナログ値を有すると仮定されるからである。結果として、同一値の入力信号を期待する両ブランチメトリックプロセッサには同一の推定値が入力される。言い換えると、この実施例はチャンネル応答が対称であるとの仮定に基づいている。上昇及び下降する信号に対して別の推定値を生成し、かくして１２個の推定値を生成することも可能であるが、これは、２つのレジスタ鎖と４つのＤＡＣとを必要とする。
【００２０】
ブランチメトリックプロセッサ８−１ないし８−ｎの出力は、パスメトリック処理及び記憶装置９−１ないし９−ｎに各々供給される。装置９−１ないし９−ｎは図２にブロック図として示され、各ブランチメトリックプロセッサの出力端が１つの入力端に接続されるような加算回路９０を有している。該装置はトレリスネットワーク１０の出力端に接続された第１及び第２入力端を有する様な比較器９１も備え、上記ネットワークからは選択された前のパスメトリック値が供給される。上記比較器は２つのスイッチ９４及び９５を制御する相補出力端９２及び９３を有している。スイッチ９４及び９５は上記トレリスネットワークの出力端を加算回路９０の第２入力端に対して、２つの先行するパスメトリック値のうちの大きい方が加算回路９０に供給されるように、接続する。加算回路９０の出力は係数Ｋによりスケールすることができ、ここでＫ＜１である。これにより新たなパスメトリック値が得られて記憶部９６に記憶され、次いで、次のシンボル期間においてトレリス１０の適切な入力端に供給されて、新たな更新されたメトリック値が算出されるのを可能にする。比較器９１の出力は、シンボルレートでクロックされるトレースバックバッファ１１の入力端に供給される。該トレースバックバッファの出力端は当該デコーダの出力端に接続され、復号された出力を生成する。
【００２１】
トレースバックバッファ１１は、一連の判定、即ち比較器９１の１つの出力を記憶する。任意の状態、又は最高の蓋然性を有するとして選択された状態で開始して、トレースバックバッファ１１は当該状態の可能性のある先祖を、各時点（ビット期間）における状態数を該時点に関して記憶された先祖判定と組み合わせて前の時点（ビット期間）における最もありそうな状態に到達するようにすることにより追跡する。これが、各ビット期間に対して連続的に実行され、結果として、過去の時点に対する最もありそうな状態が決定される。該過去の時点までの長さは、ビット期間と上記トレースバックバッファの段数での長さとにより決定される。上記トレースバックバッファが充分な段を有していれば、どの比較器がその入力を供給するかは重要ではない。何故なら、充分な数の段の後では、どの比較器から当該出力が取り出されるかに関係なく出力が同一となるからである。
【００２２】
図３及び図４は、データパターン検出器４及び基準レベル発生器７の実施例を詳細に示している。図３に示すように、入力信号１４は等化器２を任意選択的に通過された後、データスライサ３の第１入力端に供給される。該データスライサ３の出力信号１６はＰＬＬ５に供給され、該ＰＬＬは５つのＤ型フリップフロップ２００ないし２０４のクロック入力端に供給されるシンボルレートクロックを発生する。フリップフロップ２００ないし２０４は直列入力並列出力型シフトレジスタとして接続されている。これらフリップフロップの各々のＱ出力端は、ＡＮＤゲート２０５及び２０７の各入力端に接続されている。図示のように、上記ＡＮＤゲートの入力端のうちの選択されたものは反転されており、ＡＮＤゲート２０５は系列“０１１１０”が発生した場合に出力を生成し、ＡＮＤゲート２０７は系列“１０００１”が発生した場合に出力を生成する。このように、図３に示す装置は、系列“０１１１０”が発生した場合に出力端２０６に論理信号を発生し、系列“１０００１”が発生した場合に出力端２０８に論理信号を発生する。勿論、図３の装置を変形し、しかも所要の機能を果たすことも可能である。例えば、上記ＡＮＤゲートの選択された入力端を反転する代わりに、適切なシフトレジスタ段のＱ（バー）出力端を上記ＡＮＤゲートの入力端に接続することもできる。
【００２３】
図４に示すように、前記入力信号は更に第２及び第３データスライサ３０１及び３０２にも供給される。第２データスライサ３０１は上記入力信号を系列“０１１１０”の中間ビットに対する推定値においてスライスする。同様に、第３データスライサ３０２は上記入力信号を系列“１００００１”の中間ビットに対する推定値においてスライスする。第２データスライサ３０１の出力は３つのＤ型フリップフロップ３０３ないし３０５により形成されるシフトレジスタの直列入力端に供給され、これらフリップフロップは前記ＰＬＬ５から導出されライン３５０上を供給されるシンボルレートクロックによりクロックされる。第３データスライサ３０２の出力は３つのＤ型フリップフロップ３０６ないし３０８により形成されるシフトレジスタの直列入力端に供給され、これらフリップフロップも前記ＰＬＬ５から導出されたライン３５２上のシンボルレートクロックによりクロックされる。フリップフロップ３０５のＱ出力はアップダウンカウンタ３０９のアップダウン入力端に供給される一方、前記データパターン検出器の出力端２０６が該アップダウンカウンタ３０９のカウント入力端に接続されている。同様に、フリップフロップ３０８のＱ出力はアップダウンカウンタ３１０のアップダウン入力端に供給される一方、前記データパターン検出器の出力端２０８が該アップダウンカウンタ３１０のカウント入力端に接続されている。アップダウンカウンタ３０９の並列出力はデジタル入力として第１デジタルアナログ変換器（ＤＡＣ）３１１に供給される一方、アップダウンカウンタ３１０の並列出力はデジタル入力として第２デジタルアナログ変換器（ＤＡＣ）３１２に供給される。これらＤＡＣ３１１及び３１２の出力端は、抵抗Ｒ１ないしＲ７により形成されるレジスタ鎖の両端に接続されている。これにより、上記入力信号における５ビットの可能性のある系列に関する有効な入力信号値の８つの推定値が引き出し点３２１ないし３２８に得られる。この特別な構成は、符号化制限が当該信号における連続する“１”の最小数は３であり、当該信号における連続した“０”の最小数も３であることを意味するようなＤＶＤディスクからのデータを復号することを意図している。この構成は、“００００１”が“１００００”と同一の入力信号値を発生すると仮定し、他の相対する系列も同様とした場合、可能性のある有効な入力信号値の数を８に減少させる。
【００２４】
動作時において、入力信号はデータスライサ３により大雑把にスライスされ、エラーを含み得るようなデータの推定値を得る。当該スライスレベルは、データの平均直流レベルが零であるという知識に基づいて簡単な平均化動作により設定される。次いで、スライスされた上記データは、当該入力データからＰＬＬ５を用いて導出されたシンボルレートクロックによりシフトレジスタ２００ないし２０４に受け渡される。該シフトレジスタ内の５つのビットはＡＮＤゲート２０５及び２０７により監視され、かくして、当該シフトレジスタ内に系列“０１１１０”又は“１０００１”が存在する場合にＡＮＤゲート２０５又は２０７は斯様な系列が発生したことを示す出力信号を出力する。例えば当該ディスク上の指紋に起因して入力信号の振幅に伴い変化するような、有効信号状態の最新の推定値を維持するために、当該５ビット系列の第３ビットが到来した場合の信号値を用いて上記推定値を更新する必要がある。明らかに、これらの系列の１つが到来したことは３シンボル期間後までは分からず、当該信号値の指示子を３シンボル期間前に取り出すことができることが必要である。これは、入力信号の複製が入力されるようなアナログ信号メモリを設けることにより明らかに達成することができる。このメモリは、当該推定値を更新することを要する場合に適切な入力値が利用可能であったように、少なくとも３つの連続したアナログサンプルを記憶することができる必要がある。
【００２５】
この実施例に使用された代替方法は更なるデータスライサ３０１及び３０２を設けるもので、これらスライサは上記入力信号を、以下＋ｖｅＩ３データ及び−ｖｅＩ３データと呼ぶような、系列“０１１１０”及び“１０００１”の中間ビットに関する推定値においてスライスする。これらデータスライサ３０１及び３０２の出力は３段シフトレジスタに各々供給され、従って、各シフトレジスタの出力端には３シンボル期間後に、当該入力信号が上記Ｉ３データの中間ビットの推定値より高かったか又は低かったかを示すような信号が生成される。これらシフトレジスタの出力はアップダウンカウンタ３０９及び３１０のカウント方向を決定し、カウンタ３０９は＋ｖｅＩ３データが検出されると、それに応じて増加又は減少され、一方、カウンタ３１０は−ｖｅＩ３データが検出されると増加又は減少される。カウンタ３０９及び３１０のカウント値はＤＡＣ３１１及び３１２に各々供給されて、アナログ電圧に変換され、該電圧は前記レジスタ鎖の両端に供給される。上記＋ｖｅＩ３データパターンの推定値は抵抗Ｒ２とＲ３との接続点から導出され、データスライサ３０１のスライスレベルを規定するために使用される。同様に、上記−ｖｅＩ３データパターンの推定値は抵抗Ｒ５とＲ６との接続点から導出され、データスライサ３０２のスライスレベルを規定するために使用される。これらの値は、図４ないし図６を参照しての説明から明らかとなるように、当該デコーダの他の場所でも使用される。明らかに、上記推定値はＩ３データパターンが検出される毎に小さなステップで増加又は減少するが、これら推定値は上記カウンタ及びＤＡＣが充分な分解能を有する限り正しい値の近くに留まり、一定の入力レベルは該推定値を該正しい値の周辺で振動させる。
【００２６】
図３及び図４は、所定の系列が５ビット長であるような実施例を説明したが、本手順は前記シフトレジスタの段数及びＡＮＤゲートの入力端数を変更することにより異なる長さのデータ系列にも適用することができる。このように、図３及び４に示す装置は、サンプリング時点での有効入力信号値の推定値を発生する装置の１つの実施例の一例である。該装置は、入力信号を入力するための入力端１と、該入力信号を所与のスライスレベルでスライスする第１データスライサ３と、該スライスされた信号における所与のデータ系列を検出する検出器２０５とを有している。第２データスライサ３０１は、上記入力信号を前記所与のデータ系列の所与のデータビットに対して推定された信号値においてスライスし、メモリ要素３０３ないし３０５は上記所与のデータビットをスライスする場合の第２データスライサの出力を記憶する。また、インクリメント手段３０９も設けられている。該インクリメント手段は、上記の推定された値を、上記の記憶された第２データスライサの出力が上記所与のデータビットがスライスされた際に当該入力信号値が上記推定値よりも高かったことを示す場合には増加させ、上記の推定された値を、上記の記憶された第２データスライサの出力が上記所与のデータビットがスライスされた際に当該入力信号値が上記推定値よりも低かったことを示す場合には減少させる。
【００２７】
図３及び４に示す装置は、更に、前記所与のデータ系列の反転値を検出する検出器２０７と、上記入力信号を上記所与のデータ系列の反転値の所与のデータビットに対して推定された信号値においてスライスする第３データスライサ３０２とを有している。第２メモリ要素３０６ないし３０８は上記所与のデータ系列の反転値における上記所与のデータビットをスライスする場合の第３データスライサの出力を記憶する。また、第２インクリメント手段３１０も設けられている。該第２インクリメント手段は、上記の推定された値を、上記の記憶された第３データスライサの出力が上記所与のデータ系列の反転値の上記所与のデータビットがスライスされた際に当該入力信号値が上記推定値よりも高かったことを示す場合には増加させ、上記の推定された値を、上記の記憶された第３データスライサの出力が上記所与のデータ系列の反転値における上記所与のデータビットがスライスされた際に当該入力信号値が上記推定値よりも低かったことを示す場合には減少させる。
【００２８】
図３に示す実施例において、上記検出器は、第１データスライサの出力が供給される直列入力端を有するようなシフトレジスタ２００ないし２０４と、該シフトレジスタの並列出力端に接続された入力端を有するような論理デコーダ２０５とを有し、該論理デコーダは上記シフトレジスタ内の上記所与のデータ系列の存在を示すような出力２０６を出力する。
【００２９】
図４に示す実施例において、上記メモリ要素は、第２データスライサの出力端が接続された直列入力端と前記インクリメント手段に接続された直列出力端とを有するような他のシフトレジスタ３０３〜３０５を有し、上記インクリメント手段３０９は前記論理デコーダ２０５の出力により可能化される。
【００３０】
図３に示すように、第１及び第２検出器は、第１データスライサの出力端が接続された直列入力端を有するような共通のシフトレジスタ２００〜２０４と、該シフトレジスタの並列出力端に接続された入力端を有するような論理デコーダ２０５、２０７とを有し、これら論理デコーダは上記シフトレジスタにおける前記所与の又は反転したデータ系列の存在を示すような出力２０６、２０８を生成する。
【００３１】
図４に示すように、第１インクリメント手段３０９、又は第１及び第２インクリメント手段３０９及び３１０の各々は、各デコーダ２０５、２０７の出力２０６、２０８によりクロックされると共に各メモリ要素３０３〜３０５、３０６〜３０８の状態によりカウント方向が決定されるようなアップダウンカウンタと、その出力が前記推定信号値を決定するようなデジタルアナログ変換器（ＤＡＣ）３１１、３１２とを有している。
【００３２】
図４に示す実施例において、上記推定値はレジスタ鎖Ｒ１〜Ｒ７の引き出し点から導出され、上記ＤＡＣ３１１、３１２の出力は該レジスタ鎖の両端に供給される。
【００３３】
他の例として、全ての許容可能な５ビットコードに対して論理デコーダを設け、これら許容可能なコード系列の各々に対して別個のアップダウンカウンタをインクリメントするようにすることも可能である。この場合、前記入力信号を上記許容可能なコード系列の各々に対する推定値においてスライスする別々のデータスライサと、別個の３段シフトレジスタとが設けられる。これらシフトレジスタの各々の出力は各アップダウンカウンタのカウント方向を制御し、各論理デコーダが対応するカウンタをカウントさせる。各々の許容可能なコード系列に関するカウント出力をＤＡＣが入力し、これらＤＡＣの出力が上記系列の各々に対する推定値を直接供給する。この構成は当該チャンネルの如何なる非対称性も補償することを可能にするが、一層複雑な回路を必要とする。
【００３４】
図５は、図３に示した実施例の変形例をブロック図として示すもので、該変形例は差動入力信号を処理するようになっている。図５において、図３の構成要素に対応するものには同一の符号が付されている。図５に示すように、２つの更なるデータスライサ３３１及び３３２が、Ｄ型フリップフロップ３３３、３３４及び３３５並びに３３６、３３７及び３３８から各々形成された対応するシフトレジスタと共に設けられている。２つの選択回路３４０及び３４１が設けられ、これら回路はアップダウンカウンタ３０９及び３１０に供給するための適切なシフトレジスタの出力を選択する。これら選択回路は、パターン検出器２０５及び２０７の出力２０６及び２０８、並びにシンボルレートクロック３５０及び３５２も各々入力する。図５から分かるように、正の差動信号はデータスライサ３０１及び３０２に供給される一方、負の差動信号はデータスライサ３３１及び３３２に供給される。
【００３５】
動作時において、正のＩ３データパターンが検出される場合、選択器３４０及び３４１は検出器出力２０６（図３）の信号を入力する。これにより、フリップフロップ３０５のＱ出力端がカウンタ３０９のアップダウン入力端に接続され、フリップフロップ３０８のＱ出力端がカウンタ３１０のアップダウン入力端に接続される。同時に、上記検出器出力はカウンタ３０９及び３１０を、対応するＱ出力により決定される方向に１カウントだけインクリメントさせる。負のＩ３パターンが検出された場合は上記選択器が検出器出力端２０８（図３）からの信号を入力すると、同様の処理が実行されるが、この場合は、フリップフロップ３３５のＱ出力端がカウンタ３０９のアップダウン入力端に接続される一方、フリップフロップ３３８のＱ出力端がカウンタ３１０のアップダウン入力端に接続される。当該レジスタ鎖の引き出し点は対称な構造を有し、従ってブランチメトリックプロセッサ８−１ないし８−ｎにより処理するための差動推定値を導出することができることが分かる。他の方法としては、図４に示すような装置を２つ設け、差動推定値を２つのレジスタラダーから導出することもできる。この構成は、伝送チャンネルが非対称である場合に幾らかの性能的利点を有するであろう。
【００３６】
中間値を補間するためにレジスタラダーを使用するとして説明した推定値を発生する全ての装置には、異なるディスク特性、即ちＣＤ、ＤＶＤ、ＣＤレコーダブル等を考慮に入れて設計することができるような複数のレジスタラダーを設けることができる。使用されるべき特定のレジスタラダーは、読み取られるべきディスクの特定の型式の検出又は選択に応じて、回路に切り換え接続される。
【００３７】
図６は、ブランチメトリックプロセッサ８の第１実施例を示している。ブランチメトリック値の決定における第１段階は、入力信号値を許容可能な信号の推定値と比較することである。上記推定値は図２及び図３を参照して説明したようにして得ることができる。ビタビアルゴリズムの古典的定義においては、当該信号と各基準値との間の二乗されたエラーが算出される。しかしながら、最も実用的な構成においては、全体のアルゴリズムに対する影響を殆ど伴うことなく、上記二乗を絶対値減算（ｍｏｄｕｌｕｓｓｕｂｔｒａｃｔｉｏｎ）演算により置換することができる。この実施例においては絶対値減算が適用されるが、エラー項を計算する代わりに、入力信号が或る有効な状態にあると解釈されるべき蓋然性に関係するような信号が発生される。従って、入力信号が上記基準値の１つと比較される際に該信号が当該値である又は該値に非常に近い場合は、当該出力は最大となる一方、該出力は、入力信号が上記基準値とは大きく相違する場合は、低くなる。
【００３８】
図示の実施例は、この演算を、差動入力信号を用いて実行する。尚、上記基準値が対称な構造を有していることに気付くであろう。しかしながら、シングルエンド構成を使用することもできる。
【００３９】
図６に示すように、該ブランチメトリックプロセッサは、２つのｐチャンネル電界効果トランジスタＴ１及びＴ２のゲート電極に接続された第１差動入力端４０１及び４０２を有している。トランジスＴ１及びＴ２のソース電極は電流源４０３を介して電源線ＶＤＤに接続されている。トランジスタＴ１のドレイン電極はｎチャンネル電界効果トランジスタＴ３のドレイン−ソース経路を介して電源線ＶＳＳに接続されており、トランジスタＴ２のドレイン電極はｎチャンネル電界効果トランジスタＴ４のドレイン−ソース経路を介して電源線ＶＳＳに接続されている。トランジスタＴ３のゲート及びソース電極は、トランジスタＴ４のゲート及びソース電極がそうであるように、共通接続されている。第２差動入力端４０４及び４０５が、２つの更なるｐチャンネル電界効果トランジスタＴ５及びＴ６のゲート電極に接続されている。トランジスＴ５及びＴ６のソース電極は電流源４０６を介して電源線ＶＤＤに接続されている。トランジスタＴ５のドレイン電極はｎチャンネル電界効果トランジスタＴ７のドレイン−ソース経路を介して電源線ＶＳＳに接続されており、トランジスタＴ６のドレイン電極はｎチャンネル電界効果トランジスタＴ８のドレイン−ソース経路を介して接続されている。トランジスタＴ３のゲート電極はトランジスタＴ７のゲート電極に接続され、トランジスタＴ４のゲート電極はトランジスタＴ８のゲート電極に接続されている。
【００４０】
トランジスタＴ５及びＴ７の接続点はｎチャンネル電界効果トランジスタＴ９のソース電極に接続され、トランジスタＴ６及びＴ８の接続点はｎチャンネル電界効果トランジスタＴ１０のソース電極に接続されている。トランジスタＴ９及びＴ１０のドレイン電極は、出力端４０７に接続されると共に、電流源４０８を介して電源線ＶＤＤに接続されている。トランジスタＴ９及びＴ１０のゲート電極はバイアス電位Ｖｂｉａｓに接続されている。トランジスタＴ９及びＴ１０のソース電極と、電源線ＶＳＳとの間には、クランプダイオードＤ１及びＤ２が各々接続されている。図６に示す装置は出力が減算されて絶対値減算を実行するような２つの相互コンダクタを有していることが分かるであろう。
【００４１】
導出されるべき結果は：
ＢＭｋ＝｜（ｘｐｋ−ｘｎｋ）−（ｒｐ−ｒｎ）｜　　　　　　（１）
であり、ここで、ｘｐｋ及びｘｎｋは時点ｋにおける正及び負の入力信号値であり、ｒｐ及びｒｎは対称な基準値である。
【００４２】
式（１）が直接達成される場合は、上記２つの相互コンダクタは全信号範囲にわたり良好な線形性を有さなければならない。何故なら、両方の括弧内の信号は大きいが、同一の大きさである場合には、最小のエラー、即ち最大の蓋然性を表すからである。
【００４３】
しかしながら、上記式（１）は下記のように変形される：
ＢＭｋ＝｜（ｘｐｋ−ｘｐ）−（ｘｎｋ−ｒｎ）｜　　　　　　（２）
【００４４】
この構成は、最大の蓋然性条件を、上記相互コンダクタが零の（又は最小の）差動入力を有する点において発生するようにさせ、従って、オフセットのみが重要となり、線形性は余り重要とならない。
【００４５】
一見したところ、この変形例は差動入力に対してコモンモード阻止性を有していないことを暗示している。というのは、差動信号が上記相互コンダクタの差動入力端に供給されていないからである。しかしながら、電流減算の帯域及び精度が良好であれば、該減算の結果として或る程度のコモンモード阻止性は生じる。
【００４６】
式（１）及び（２）の結果はエラー信号であり、これがトランジスタＴ７及びＴ８のドレイン電極に生じるものであることが分かるであろう。蓋然性に関する信号を得るために、上記エラー信号は電流源４０８により発生される電流から減算されて、（１−エラー信号）に等しい出力信号を生じさせる。
【００４７】
図６に示すブランチメトリック回路（及び図７に示すもの）の変形例が、振幅範囲の各端部で使用されるブランチメトリック回路として必要となる。これは、ノイズスパイクが入力信号に極限の推定レベルを越えさせた場合に、ブランチメトリック回路が該入力レベルに対して高い蓋然性を出力しないからである。即ち、“１”又は“０”の長い系列に対するレベルが超過された場合、上記ブランチメトリック回路は、入力信号レベルが“１”又は“０”のそれらの系列の１つを表す高い蓋然性を示さないであろう。この様な状況下でも、これらブランチメトリック回路、即ち回路８−１及び８−ｎが高い蓋然性を示すのを可能にするために、当該振幅範囲のどちらの端部を処理しているかに応じて、トランジスタＴ９又はＴ１０の一方が電源線ＶＤＤに直接接続される一方、他方は出力端４０７及び電流源４０８に接続される。
【００４８】
図６に示す回路によれば、結果は本質的に、相互コンダクタの線形性により修正はされるが真のエラーに線形に比例したエラー項である。該回路は、低相互コンダクタンスの簡単な差動対を使用しており、結果として感度は最小エラー条件の近くで最大となる。これは理想的状況の逆である。幾らかの改善が、相互コンダクタンスを最小エラー条件において低い値を有するように修正することにより得ることができ、図７は、相互コンダクタンス特性が斯様な態様で修正された装置の回路図である。
【００４９】
図７において、図６に示した構成要素に対応する各構成要素には対応する符号が付してある。図７に示す回路は２つの追加のｐチャンネル電界効果トランジスタＴ１１及びＴ１２を含み、これらトランジスタのソース電極は電流源４１０を介して電源線ＶＤＤに接続されている。トランジスタＴ１１のドレイン電極はトランジスタＴ２のドレイン電極に接続され、トランジスタＴ１２のドレイン電極はトランジスタＴ１のドレイン電極に接続されている。トランジスタＴ１１のゲート電極は入力端４０１に接続され、トランジスタＴ１２のゲート電極は入力端４０２に接続されている。加えて、当該回路は更なる２つの追加のｐチャンネル電界効果トランジスタＴ１３及びＴ１４を含み、これらトランジスタのソース電極は電流源４１１を介して電源線ＶＤＤに接続されている。トランジスタＴ１３のドレイン電極はトランジスタＴ６のドレイン電極に接続され、トランジスタＴ１４のドレイン電極はトランジスタＴ５のドレイン電極に接続されている。トランジスタＴ１４のゲート電極は入力端４０５に接続され、トランジスタＴ１３のゲート電極は入力端４０４に接続されている。電流源４０３及び４０６により生成される電流はＩ１に等しく、電流源４１０及び４１１により生成される電流はＩ２に等しい。トランジスタＴ１、Ｔ２、Ｔ５及びＴ６のチャンネル幅はＷ１に等しく、トランジスタＴ１１、Ｔ１２、Ｔ１３及びＴ１４のチャンネル幅はＷ２に等しい。Ｉ１＞Ｉ２及びＷ２＞Ｗ１にすることにより、当該コンダクタンスは特性の中央領域においては低くされ、端部に向かって上昇する。このようにして、二乗エラー関数の近似を得ることができる。
【００５０】
図８は、図１のデコーダに使用するのに適したパスメトリック処理及び記憶回路の回路図であり、図２の概念図に対応している。該回路は２つの入力端９０１及び９０２を有し、これら入力端はトレリスネットワーク１０の適切な出力端に接続される。入力端９０１は、比較器９０３の第１入力端と、ｎチャンネル電界効果トランジスタＴ９００のドレイン電極と、他のｎチャンネル電界効果トランジスタＴ９０１のゲート電極とに接続されている。入力端９０２は、比較器９０３の第２入力端と、ｎチャンネル電界効果トランジスタＴ９０２のドレイン電極と、他のｎチャンネル電界効果トランジスタＴ９０３のゲート電極とに接続されている。トランジスタＴ９０１及びＴ９０３のドレイン電極は電源線ＶＤＤに接続され、これらトランジスタのソース電極は電流源９０４を介して電源線ＶＳＳに接続されている。トランジスタＴ９００及びＴ９０２のゲート電極は、電流源９０４を介して電源線ＶＳＳに接続されると共に、他のｎチャンネル電界効果トランジスタＴ９０４のゲート電極に接続されている。ｐチャンネル電界効果トランジスタＴ９０５は、ソース電極が電源線ＶＤＤに接続され、ゲート及びドレイン電極がトランジスタＴ９０４のドレイン電極に接続されている。他の入力端９０５がｎチャンネル電界効果トランジスタＴ９０６のゲート及びドレイン電極に接続されると共に、ｎチャンネル電界効果トランジスタＴ９０７のゲート電極に接続されている。トランジスタＴ９０４、Ｔ９０６及びＴ９０７のソース電極は電源線ＶＳＳに接続されている。トランジスタＴ９０４のドレイン電極は、トランジスタＴ９０７のドレイン電極に接続されている。トランジスタＴ９０５のゲート電極は第１スイッチＳ９００を介して第１コンデンサＣ９００に接続されると共に、第２スイッチＳ９０１を介して第２コンデンサＣ９０１に接続されている。これらコンデンサＣ９００及びＣ９０１の他端は電源線ＶＤＤに接続されている。２つのｐチャンネル電界効果トランジスタＴ９０８及びＴ９０９のソース電極が電源線ＶＤＤに接続されている。これらトランジスタＴ９０８及びＴ９０９のゲート電極はスイッチＳ９０３を介して第１コンデンサＣ９００に接続されると共に、スイッチＳ９０２を介して第２コンデンサＣ９０１に接続されている。トランジスタＴ９０８のドレイン電極は出力端９０６に接続され、トランジスタＴ９０９のドレイン電極は出力端９０７に接続されている。
【００５１】
図８に示すパスメトリック処理段は、図６又は図５の出力端４０７において生成された出力電流であるブランチメトリックＩｂｍｋを取り込み、該メトリックを、前の状態から記憶されトレリスネットワーク１０を介して入力端９０１及び９０２に供給されるパスメトリックｐｍａ（ｋ−１）及びｐｍｂ（ｋ−１）のうちの最大のものに加算する。即ち、図８に示す回路は、２つの前の状態のパスメトリックに対して比較及び選択機能を果たし、この選択された前の状態のパスメトリックを現ブランチメトリックに加算して更新された状態のパスメトリックを形成する。上記の比較及び選択機能は、トランジスタＴ９００ないしＴ９０３により形成される簡単な４つのトランジスタのソースフォロア及びミラー接続により果たされる。電流が入力端９０１及び９０２に強制入力されるので、ミラードレイン電圧、即ちトランジスタＴ９００及びＴ９０２のドレイン電圧は増加するが、ソースフォロア、即ちトランジスタＴ９１及びＴ９０３がトランジスタＴ９００及びＴ９０２のゲートを上記最大の電流を通過させるトランジスタにより必要とされる値にする。従って、出力トランジスタＴ９０４は、供給された電流のうちの最大のもの、即ち前のパスからの最高の蓋然性を有するものを複製する。尚、この回路は３以上の入力端を設け、これら入力端におけるものの最大のものを選択するように拡張することができることに注意すべきである。
【００５２】
前記加算機能は、トランジスタＴ９０４及びＴ９０７により通過される電流を加算することにより果たされる。前述したように、トランジスタＴ９０４は前のサンプリング期間で生成された２つのパスメトリック電流のうちの最大のものを複製する一方、入力端９０５には現サンプリング期間に関するブランチメトリック電流が供給される。この電流はトランジスタＴ９０７で複製される。加算された電流はダイオード接続されたトランジスタＴ９０５により検知されて電流メモリに記憶され、該メモリの出力は出力端９０６及び９０７において利用可能となる。該電流メモリにおいては２つの位相サンプリングが使用され、これにより、現在の状態処理が行われている間に、前の状態のパスメトリックが上記接続トレリスに対する出力として利用可能であることを保証している。即ち、スイッチＳ９０１及びＳ９０３が閉じている場合、コンデンサＣ９００上の電荷により決まる出力電流が利用可能となる一方、コンデンサＣ９０１は、トランジスタＴ９０４及びＴ９０７における電流の和に依存するようなトランジスタＴ９０５のゲート電位まで充電されるようになる。現サンプリング期間の終了時点で、スイッチＳ９０１及びＳ９０３は開く一方、スイッチＳ９００及びＳ９０２が閉じ、これにより、現在の状態のパスメトリックが記憶されると共に、次のサンプリング期間における処理のために上記接続トレリスに供給すべく出力端９０６及び９０７に供給される。出力トランジスタＴ９０８及びＴ９０９に対して単純な幅のスケーリングを適用して、信号レベルが範囲外に広がることを防止するために当該累算された結果が固有の減衰を有するのを保証することができる。
【００５３】
トランジスタＴ９００及びＴ９０２のドレイン電圧は比較器９０３の入力端に供給され、推定されたビット値が該比較器の出力端から導出されて、図１に示したようにトレースバックバッファに供給される。そして、該トレースバックバッファの出力端から直列データストリームが取り出される。このトレースバックバッファの長さが充分に長いものとされた場合、上記パスメトリックプロセッサ出力の何れがレジスタ入力端に供給されるかは重要ではない。
【００５４】
本実施例は光ディスクから入力されたデータを復号するように設計されており、ＤＶＤディスクの場合、データが符号化されディスク上に記憶される形態に或る制限が存在する。特に、最小ランレングスは３ビットである、即ち連続する“１”の最小数は３であり、従って連続する“０”又は“−１”の最小数もそうである、と規定されている。これは、５ビットの異なる許容される系列の数を、３２ではなくて１２に減少させる。当業者にとって、系列の数は符号化条件に依存し、本実施例は或る特定の条件を示すものであり、且つ、異なる符号化条件を使用してデータを復号するために経路の数に対する変更が可能であることは明らかであろう。
【００５５】
図９に示すトレリス接続図は、サンプルからサンプルへの可能性のある有効な状態の移行を示している。図９において、１２の許容される系列が中央の欄に掲載され、対応する５つのビットの系列が左欄に示されている。この図において、入ってくるビットは当該状態記述の左側に表されている。時間ステップは左から右へと進み、垂直な配列のノードは各サンプル（又はビット）期間におけるあり得る状態を表している。許容可能な状態は、左欄に示された５つの連続するビットの系列により規定される。幾つかの状態においては次のビット期間において２つの異なる状態のうちの１つに移動することが可能である一方、他の状態においては１つの状態にしか移動可能でないことが明らかである。同様に、幾つかの状態は１つの前の状態にのみ後続し、他の状態は２つの前の状態の１つから到達し得る。
【００５６】
図１０は、図９に示す接続トレリスを実施化するための、１２個のパスメトリック処理及び記憶装置の相互接続を示している。図１０から分かるであろう様に、パスメトリック処理及び記憶装置９−１ないし９−１２の各々は、対応するブランチメトリックプロセッサ８−１ないし８−１２から入力信号ｂｍ１ないしｂｍ１２を入力する。装置９−１は該装置９−１の第１出力端から第１パスメトリック入力を入力すると共に、装置９−２の第１出力端から第２パスメトリック入力を入力する。これらパスメトリック入力は、前のビット期間において処理及び記憶されたもので、次のビット期間における使用のために、現ビット期間に関するブランチメトリック値が、これらパスメトリック信号のうちの最大のものに加算される。図１０から明らかなように、これらパスメトリック処理及び記憶装置の幾つかは１つのみの接続された入力端及び／又は出力端しか有していない。これは、１つのみの許容可能な先祖状態及び／又は子孫状態しか存在しない場合に生じる。明らかなように、現ビット期間用のパスメトリックを計算するためには、現ビット期間に対する適切なブランチメトリックを、前のビット期間におけるパスメトリックのうちの最大のものに加算する必要がある。このように、計算されたパスメトリックは装置９−１ないし９−１２に記憶され、従って、これらメトリックは装置９−１ないし９−１２の入力端に対し次のビット期間の開始時点で供給するように、上記出力端において利用可能となる。
【００５７】
明らかに、シンボル間干渉に影響する異なる符号化制限及び異なる系列長を持つような異なる態様で符号化されたデータが考慮される場合は、トレリスパス及びパスメトリックプロセッサの数がそれに応じて変更される。
【００５８】
本開示を精読すれば、当業者にとっては他の変形例が明らかとなるであろう。斯様な変形例は、エラー信号を発生する装置並びに斯様な装置及びそれらの部分を使用するデータデコーダの設計及び使用において既知であり、且つ、ここで既述した特徴の代わり又は斯かる特徴に追加して使用することができるような他の特徴を含むことができる。本出願において、請求項は特定の組み合わせの特徴に対して記載されているが、本出願の開示の範囲は、何れかの請求項に現在記載されているものと同一の発明に関係するか否か、及び本発明が解決するのと同一の技術的課題の何れか又は全てを解決するか否かに拘わらず、ここに明示的に又は暗示的に開示された如何なる新規な特徴若しくは特徴の新規な組み合わせ、又はこれら特徴の１以上の当業者にとり自明な如何なる一般化をも含むものと理解されるべきである。出願人は、斯様な特徴及び／又は斯様な特徴の組み合わせに対して本出願の又は本出願から派生する何れかの他の出願の審査段階において新たな請求項が記載され得ることを付言しておく。
【図面の簡単な説明】
【図１】図１は、本発明によるビタビデコーダをブロック図として示す。
【図２】図２は、図１のデコーダに使用するパスメトリック処理及び記憶装置をブロック図として示す。
【図３】図３は、入力データにおける或るパターンを検出するための回路装置をブロック図として示す。
【図４】図４は、有効な入力信号値の推定値を生成する回路装置の第１実施例をブロック図として示す。
【図５】図５は、差動入力信号から有効な入力信号値の推定値を生成する回路装置の第２実施例をブロック図として示す。
【図６】図６は、パス確率信号を生成するブランチメトリックプロセッサの第１実施例の回路図である。
【図７】図７は、パス確率信号を生成するブランチメトリックプロセッサの第２実施例の回路図である。
【図８】図８は、パスメトリック処理及び記憶装置の回路図である。
【図９】図９は、全ての適正なデータ系列に対して必要とされる接続を示す格子接続図である。
【図１０】図１０は、本実施例で指定された制限を持つデータに対するパスメトリック処理及び記憶装置の対応する相互接続を示す。
【国際公開パンフレット】
2004505535.tif 000003
2004505535.tif 000004
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2004505535.tif 000039
【国際調査報告】
2004505535.tif 000040
2004505535.tif 000041
2004505535.tif 000042
2004505535.tif 000043