(57)【要約】本発明は、消費電力が非常に少なく、且つ無線チップの感度の良い帯域において発生する干渉ノイズが非常に少ないインタフェース回路を提供するものである。インタフェースに、例えばＤＥＣＴやＧＭＳ電話のような通信デバイスにおけるベースバンド・無線・プロセッサを備えるマイクロプロセッサを使用することは利点がある。本発明のインタフェースは電流駆動である。転送されるデータに応じて、伝送線に電流を伝送するための電流ドライバを備えている。またそれは、電流レシーバをも備えている。電流レシーバは、電流ミラー回路を介して相互接続される入力ノードと出力ノードを有するので、前記入力ノードにおける電圧は接地電圧に近くなり、出力ノードにおける電圧は転送データに応じて変化する。
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【特許請求の範囲】
【請求項１】
伝送線に接続された電流ドライバと電流レシーバを備えるディジタル入力／出力インタフェースにおいて、前記電流ドライバはディジタル信号を受信し、該ディジタル信号に応じて前記伝送線に電流を発生するように構成され、前記電流レシーバは入力ノードと出力ノードを備え、該入力ノードは、電流ミラー回路を介して前記出力ノードに接続され、前記入力ノードにおける電圧を低く且つほぼ一定に保ち、且つ出力ノードにおける電圧は前記伝送線に発生した電流に依存することを特徴とするディジタル入力／出力インタフェース。
【請求項２】
前記入力ノードにおける電圧は、トランジスタのしきい電圧に接近していることを特徴とする請求項１に記載のディジタル入力／出力インタフェース。
【請求項３】
前記電流ミラー回路は、一つのトランジスタの伝送線に発生した電流をコピーし、且つ前記電流を前記ディジタル信号の電圧を示す値に変換するため少なくとも１ちの電流ミラーを具備することを特徴とする請求項１に記載のディジタル入力／出力インタフェース。
【請求項４】
前記電流ドライバと前記電流レシーバは差動回路であり、且つ前記伝送線は２本の線を備え、前記電流ドライバは前記線の一つのみに一時に電流が発生するように構成されていることを特徴とする請求項１に記載のディジタル入力／出力インタフェース。
【請求項５】
前記電流レシーバは、電流源と、前記電流ミラー回路をバイアスするために配置された電流付加素子を具備することを特徴とする請求項１に記載のディジタル入力／出力インタフェース。
【請求項６】
前記請求項１乃至５のいずれか一つの請求項に記載のディジタル入力／出力インタフェースを具備することを特徴とする通信デバイス。
【発明の詳細な説明】
【０００１】
本発明は、ディジタル入力／出力インタフェースに係り、特にかかるインタフェースを用いた通信デバイスに関する。
【０００２】
本発明は、ディジタルデータ転送に使用されると有利である。例えば、ベースバンドプロセッサからアナログ・無線・トランシーバにディジタルデータを転送するため、ディジタル移動通信デバイスに使用される。
【０００３】
かかるディジタル入力／出力インタフェースは、米国特許第５，８１１，９８４号に開示されている。この文献に記載されたディジタル入力／出力インタフェースは、伝送線に接続された電流ドライバと、電流レシーバを備えている。電流ドライバは、ディジタル信号が電流ドライバに印加されたとき、電流レシーバから電流を取り出すように構成されている。電流レシーバは、入力インピーダンスＺｉｎを介して入力ノードにおいて伝送線に接続される電流変換素子と、伝送線の特性インピーダンスに整合するため該入力インピーダンスＺｉｎを調整できるように構成された能動終端素子を備えている。
【０００４】
かかるディジタルインタフェースの欠点は、電力を消費することである。このため無線周波数チップの感度の良い帯域に大きな干渉ノイズを発生することがある。
【０００５】
本発明の目的は、消費電力が非常に少なくて、それにより無線周波数チップの感度の良い帯域に干渉ノイズの発生が少ないディジタル入力／出力インタフェースを提供することにある。
【０００６】
本発明の他の目的は、ディジタル移動無線デバイスに使用する効果的な入力／出力インタフェースを提供することにある。
【０００７】
このことは、請求項１に記載の入力／出力インタフェースにより達成できる。
【０００８】
本発明によれば、電流レシーバの入力ノードにおける電圧は僅かで且つほぼ一定に保たれている。それ故にインタフェースが低電流で動作したら消費電力は非常に僅かである。本発明のインタフェースにおいては、線のインピーダンスは最早補償されない。しかしながらこれは検討中の意図する出願に使用されるデータ速度［毎秒数百万のサンプリング（ａ　ｆｅｗ　Ｍｅｇａ−ｓａｍｐｌｅｓ　ｐｅｒ　ｓｅｃｏｎｄ）］において重大なことではない。
【０００９】
有益な実施の形態においては、提案されたインタフェースは、差動構成からなる。かかる差動構成においては、同じ電流が、転送されるデータに応じて２個のブランチの一つに発生する。これにより低いインピーダンスノイズを導き出せる。
【００１０】
他の有益な実施の形態においては、電流レシーバは、電流源と前記電流ミラー回路をバイアスするために配置された電流付加素子を具備する。これによりインタフェースの速度を増加させることになる。このことはインタフェースが差動構成のとき、スイッチオフされる電流レシーバのブランチがそのバイアスを取り除かれるので特に有効である。
【００１１】
本発明を、以下図面に符号が付けられた図示する実施の形態でより詳細に説明する。
【００１２】
【発明の実施の形態】
図１には、本発明のインタフェースの原理を表す概略結線図が示されている。インタフェースは、伝送線３に接続された電流ドライバ１と電流レシーバ２を備えている。電流ドライバ１は、データ入力Ｄ−ＩＮと、定電流Ｉ１を供給する電流源Ｓ１と、定電流Ｉ１上に入力データＤ−ＩＮを変調し且つ伝送線３に変調電流ＩＭを発生するデータ変調器ＭＯＤとを具備している。電流レシーバ２は、ほぼ電流Ｉ１に等しい定電流源Ｓ１’により発生した基準電流Ｉ１’と、入力電流ＩＭを比較する電流対電圧比較器ＣＯＭＰ−Ｓを具備している。
【００１３】
図２には、このインタフェースが対称構造であるときの、本発明のインタフェースの原理を表す他の概略結線図が示されている。この場合電流ドライバ１は、２個のブランチＢ１とＢ２を有している。ブランチＢ１は、直接データ入力Ｄ−ＩＮに接続され、且つデータ変調器ＭＯＤ１を有している。ブランチＢ２は、インバータＩＮＶを介してデータ入力に接続されている。ブランチＢ２は、第二のデータ変調器ＭＯＤ２を具備している。データ変調器ＭＯＤ１の入力におけるデータＤ１は、電流変調器ＭＯＤ２の入力におけるデータＤ２と比較するため反転される。データＤ１とＤ２は、電流源Ｓ２とＳ３から供給される定電流Ｉ２で変調される。伝送線３は２本の線３−１と３−２を備えている。データ変調器ＭＯＤ１の出力は線３−２に接続される。データ変調器ＭＯＤ２の出力は線３−１に接続される。レシーバ側においては、入力電流の両方は、電流対電圧変換器ＣＯＭＰ−Ｄに伝送される。比較された結果は受信データとなる。
【００１４】
図３を参照すると、インタフェースが差動構造であるときの、本発明の好ましい実施の形態の例が示されている。この実施の形態においては、電流源Ｓ２は、一つの電流源ＩＲＥＦＴと電流ミラーＭ１を備えている。電流ミラーＭ１は２個のＰ−ＭＯＳトランジスタＭＰ１とＭＰ２を備えている。データ変調器ＭＯＤ１ＭＯＤ２は、それぞれ各一つのＰ−ＭＯＳトランジスタＭＰ３とＭＰ４を有している。これらのトランジスタのドレインは、トランジスタＭＰ２のソースに接続されている。トランジスタＭＰ３のソースは、抵抗Ｒ３を介して線３−１に接続され、且つトランジスタＭＰ４のソースは抵抗Ｒ４を介して線３−２に接続されている。データ入力Ｄ−ＩＮは、３個のデータインバータＩＮＶ１，ＩＮＶ２及びＩＮＶ３と抵抗Ｒ５を介して、トランジスタＭＰ３のゲートに接続されている。データ入力Ｄ−ＩＮは、また２個のインバータＩＮＶ１とＩＮＶ４、且つ抵抗Ｒ６を介してトランジスタＭＰ４のゲートに接続されている。インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３及びＩＮＶ４はまた、増幅機能を備えている。トランジスタＭＰ３とＭＰ４のゲートはまた、コンデンサＣ１を介して互いに相互接続されている。抵抗Ｒ５，Ｒ６及びコンデンサＣ１はフィルタ機能を有している。抵抗Ｒ３とＲ４は、線の寄生容量と共にローパスフィルタの機能がある。このローパスフィルタのカットオフ周波数は、集積回路の外部で抵抗Ｒ３とＲ４間に追加のコンデンサを設けることで減少できる。
【００１５】
電流レシーバは、２個の入力ノードＩＮ１とＩＮ２と、１個の出力ノードＯＵＴを有する。入力ノードＩＮ１は線３−１に接続されている。入力ノードＩＮ２は線３−２に接続されている。入力ノードＩＮ１，ＩＮ２は、電流ミラー回路ＭＩＲを介して出力ノードＯＵＴに接続されている。
【００１６】
電流ミラー回路ＭＩＲは、３個の電流ミラーＭ２，Ｍ３及びＭ４を備えている。電流ミラーＭ２は、２個のＮ−ＭＯＳトランジスタＭＮ１とＭＮ２を備えている。電流ミラーＭ３は、２個のＮ−ＭＯＳトランジスタＭＮ３とＭＮ４を備えている。電流ミラーＭ３は、２個のＰ−ＭＯＳトランジスタＭＰ５とＭＰ６を有する。
【００１７】
トランジスタＭＮ１とＭＮ２のゲートは、入力ノードＩＮ１に接続されている。トランジスタＭＮ３とＭＮ４のゲートは、入力ノードＩＮ２に接続されている。トランジスタＭＮ４とＭＰ６のドレインは、出力ノードＯＵＴに接続されている。トランジスタＭＮ３のドレインは、入力ノードＩＮ２に接続されている。トランジスタＭＮ２のドレインは、入力ノードＩＮ１に接続されている。トランジスタＭＮ１のドレインは、トランジスタＭＰ５のドレインに接続されている。トランジスタＭＮ１，ＭＮ２，ＭＮ３及びＭＮ４のソースは、接地ＧＲＤに接続されている。トランジスタＭＰ５とＭＰ６のソースは、共通電圧ＶＣＣに接続されている。トランジスタＭＰ５とＭＰ６のゲートは、トランジスタＭＰ５のドレインに接続されている。
【００１８】
電流レシーバはまた、電流源ＩＲＥＦＲと、電流ミラー回路ＭＩＲをバイアスするように配置された電流付加素子ＡＤＤを備えている。電流付加素子は３個のトランジスタＭＰ７，ＭＰ８及びＭＰ９を備える電流ミラーである。トランジスタＭＰ７は、そのソースが共通電圧ＶＣＣに接続され、そのドレインが入力ノードＩＮ１に接続されている。トランジスタＭＰ８は、そのソースが共通電圧ＶＣＣに接続され、そのドレインが入力ノードＩＮ２に接続されている。トランジスタＭＰ９は、トランジスタＭＰ７とＭＰ８のコピー電流ＩＲＥＦＲである。この電流付加素子の機能は、電流レシーバの両ブランチを連続的にバイアスすることである。スイッチオフされる電流レシーバのブランチは、なおバイアスされ続けており、従って動作点に迅速にターンできる。結果としてインタフェースの速度は増加される。
【００１９】
トランジスタＭＰ６とＭＮ４は電流対電圧比較器の機能を果たす。電流ミラーＭ３はトランジスタＭＮ４の線３−２に流れる電流をコピーするために使用される。電流ミラーＭ２とＭ４は、トランジスタＭＰ６の線３−１に流れる電流をコピーするために使用される。トランジスタＭＰ６が導通しているとき、トランジスタＭＮ４は阻止されており、その逆も同じである。
【００２０】
結局、データ入力Ｄ−ＩＮにあるデータが高いときには、トランジスタＭＰ４は導通し、電流は線３−２を介して流れる。レシーバ側においては、電流ミラーＭ３はこの電流をトランジスタＭＮ４内にコピーする。出力ノードＯＵＴの電圧は高くなる。データ入力Ｄ−ＩＮにあるデータが低いときは、トランジスタＭＰ３は導通し、電流が線３−１を介して流れる。レシーバ側においては、電流ミラーＭ２とＭ４はこの電流をトランジスタＭＰ６にコピーする。このようにして出力ノードＯＵＴの電圧は低くなる。
【００２１】
この実施の形態においては、入力ノードＩＮ１とＩＮ２は，Ｎ型金属酸化物半導体のゲート・ソース接合を介して大地に接続されている。このようにして両入力ノードの電圧は、ほぼ一定で非常に低く保たれている。その結果電力消費及び干渉ノイズは共に非常に低くくなる。
【００２２】
本発明は前述した好ましい実施の形態に限定されるものではない。特に本発明のインタフェースは、差動構成からなるというより単一の構造で済む。
【００２３】
前述の記載においては、金属酸化物半導体が使用された。これは限定されるものではない。例えばバイポーラ半導体を使用することもできる。
【図面の簡単な説明】
【図１】
インタフェースが単一構造である、本発明のインタフェースの動作原理を示す回路結線図である。
【図２】
インタフェースが対称構造である、本発明のインタフェースの動作原理を示す回路結線図である。
【図３】
インタフェースが差動構成である、本発明の好ましい実施の形態を示す回路結線図である。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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