(57)【要約】例えば、同期式ＤＣ／ＤＣ変換器に使用される所定の極性の入力ＤＣ電圧を切り替える切替え回路が提供される。切替え回路は高電位側パッケージ５２と低電位側パッケージ５６の間で分割され、各パッケージは、論理入力端子９０と切替え出力端子８４，８６の間に接続されたスイッチ６，８を備えている。高電位および低電位パッケージの切替え出力端子８４，８６は入力電圧端子４，２の間に直列接続されている。パルス幅変調器１８は各パッケージの論理入力端子９０に接続され、交流制御信号を供給して高電位および低電位スイッチ６，８を交互に切り替える。高電位および低電位パッケージそれぞれは、各論理入力端子と各切替え出力端子の電圧のみに基づいて各スイッチを制御して、高電位および低電位側パッケージが同時に導通状態にならないようにする。論理回路１５０は所定の遅延を使用したり、出力端子の電圧に基づいて切り替えるセンス回路構成を統合可能である。このようにして、高電位および低電位パッケージ間の相互接続を制御する必要性が回避される。
2004519188.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧端子に加圧される所定の極性の入力ＤＣ電圧を切り替える切替え回路であって、
論理入力端子と、切替え出力端子の間に接続されたスイッチとをそれぞれ備えた高電位側パッケージおよび低電位側パッケージであって、前記高電位側パッケージと低電位側パッケージの切替え出力端子は前記入力電圧端子間に直接接続されている高電位側パッケージおよび低電位側パッケージと、
前記両パッケージの論理入力端子に接続され、交流制御信号を前記論理入力端子に供給して、前記高電位側および低電位側スイッチを交互に切り替えるパルス幅変調器と、を備え、
前記高電位および低電位側パッケージはそれぞれ、前記高電位および低電位側パッケージのスイッチが同時に導通状態にならないように対応する前記論理入力端子と切替え出力端子の電圧のみに基づいて対応するスイッチを制御する論理回路を備えていることを特徴とする切替え回路。
【請求項２】
前記高電位および低電位側パッケージのスイッチはＦＥＴである請求項１記載の切替え回路。
【請求項３】
前記高電位および低電位パッケージの出力端子は切替えノードで接続され、前記高電位および低電位側パッケージの論理回路はそれぞれ、前記切替えノードおよび前記論理入力端子の電圧に基づいて対応するスイッチの切替えを制御するセンス回路を含んでいる請求項１または２記載の切替え回路。
【請求項４】
各センス回路は、前記切替えノードに接続された出力端子の、所定の極性とは反対の極性の電圧エッジを検出して、前記電圧エッジが検出された後でのみＦＥＴのオンへの切替えをトリガーする請求項３記載の切替え回路。
【請求項５】
前記論理回路は、前記交流制御信号が所定の極性に切り替わるときに前記各ＦＥＴをオフに切り替え、かつ前記交互制御信号が前記と反対の極性に切り替わってから所定の遅延が経過した後に前記各ＦＥＴをオンに切り替える請求項１または２記載の切替え回路。
【請求項６】
複数の高電位側構成部と複数の低電位側構成部が並列である請求項１乃至５のいずれかに記載の切替え回路。
【請求項７】
前記低電位側構成部において、前記スイッチは、レベルシフタにより前記論理回路から分離されているドライバにより駆動され、前記ドライバは前記スイッチの低電圧側に直接準拠する前述の請求項１乃至６のいずれかに記載の切替え回路。
【請求項８】
所定の極性の入力ＤＣ電圧を切り替える切替え回路で使用され、
ソース、ドレイン、およびゲートを含むＦＥＴと、
前記ゲートを制御するドライバと、
前記入力ＤＣ電圧の高電圧側を入力する、前記ドレインに接続された電圧入力端子と、
前記ソースに接続された入力端子と、
交流御信号を受け取る論理入力端子と、
前記ＦＥＴのソースの電圧を検出して前記ＦＥＴが同時に導通状態にならないように前記ＦＥＴの切替えを制御するセンス回路を、前記出力端子と前記入力ＤＣ電圧の接地側との間に接続された低電位側ＦＥＴとして含み、前記論理入力端子に基づいて前記ＦＥＴを切り替えるよう前記ドライバを制御する論理回路と、を含むパッケージを備えたことを特徴とする高電位側構成部。
【請求項９】
前記センス回路は、前記出力端子における前記所定の極性と反対の極性の電圧エッジを検出し、電圧エッジが検出された後でのみ前記ＦＥＴのオンへの切替えをトリガーする請求項８記載の高電位側構成部。
【請求項１０】
前記ドライバと前記ＦＥＴは前記パッケージの別々の半導体ダイ上に設けられ、ボンディングワイヤは前記ドライバ上の低電圧接続線を前記ＦＥＴのソースに直接接続する請求項８または９記載の高電位側構成部。
【請求項１１】
所定の極性の入力ＤＣ電圧を切り替える切替え回路で使用され、
ソース、ドレイン、ゲートを含むＦＥＴと、
前記ゲートを制御するドライバと、
前記入力ＤＣ電圧の低電圧側を入力する、前記ソースに接続された電圧入力端子と、
前記ドレインに接続された出力端子と、
交流制御信号を受け取る論理入力端子と、
前記ＦＥＴのドレインの電圧を検出し前記ＦＥＴの切替えを制御して、前記ＦＥＴが同時に導通状態にならないようにするセンス回路を、前記入力ＤＣ電圧の高電圧側と前記出力端の間に接続された高電位側ＦＥＴとして備え、前記論理入力端子のスイッチに基づいて前記ＦＥＴを切り替えるよう前記ドライバを制御する論理回路と、を含み、
前記ドライバは、前記論理回路から分離され、前記ソースに直接準拠されているパッケージを備えたことを特徴とする低電位側構成部。
【請求項１２】
前記ドライバとＦＥＴは前記パッケージの個別の半導体ダイ上に設けられ、接着ワイヤが、前記ドライバ上の低電圧接続線を前記ＦＥＴのソースに直接接続する請求項１１記載の低電位側構成部。
【請求項１３】
前記センス回路は、前記出力端の所定の極性と反対の極性の電圧エッジを検出して、前記電圧エッジが検出された後でのみ前記ＦＥＴのオンへの切替えをトリガーする請求項１１または１２記載の低電位側構成部。
【請求項１４】
入力ＤＣ端子と切替えノードの間に接続された制御式ＦＥＴを含む高電位側パッケージと、前記切替えノードと接地端子の間に接続された同期式ＦＥＴを含む低電位側パッケージとを備えた同期式ＤＣ／ＤＣ変換器回路を可動する方法であって、
パルス幅変調交流信号により交互に高電位側および低電位側パッケージを駆動する工程と、
前記同期式と制御式ＦＥＴが同時にオンに切り替えられることを防ぐ工程と、
前記高電位側パッケージにおいて、第１極性から第２極性への交流信号の極性の変化に応じて前記制御式ＦＥＴをオフに切り替えて、遅延時間をおき、前記第２極性から第１極性への前記交流信号の極性の変化に応じて前記同期式ＦＥＴをオンに切り替える工程と、から成ることを特徴とする前記方法。
【請求項１５】
前記遅延工程には、所定の時間の遅延が含まれる請求項１４記載の方法。
【請求項１６】
前記遅延工程には、前記切替えノードの電圧の負エッジを待ち、前記各ＦＥＴのオンへの切替えをトリガーする工程が含まれる請求項１４記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は切替え型ＦＥＴ（電界効果トランジスタ）回路に関し、さらに、たとえば同期式ＤＣ／ＤＣ電圧変換器で使用されるような回路の動作方法に関する。
【０００２】
【従来技術】
切替え型ＦＥＴを備えている回路は周知である。例として、たとえば１２Ｖの電源から１．５Ｖの電圧線を供給するような、ある電圧レベルから他の電圧レベルに電圧を変換するのによく使用されるＤＣ（直流）／ＤＣ変換器が挙げられる。
【０００３】
変換器の１形態である同期式ＤＣ／ＤＣ変換器を概略的に図１に示す。入力電圧Ｖｉｎが入力端子２と４の間に加圧されている。１対のトランジスタ−−本例では電界効果トランジスタ−−６と８が入力端子２と４の間に接続されている。入力端子２に接続されたトランジスタ６は制御式ＦＥＴまたは高電位側トランジスタと呼ばれ、接地側に接続されたトランジスタ８は同期式ＦＥＴまたは低電位側トランジスタと呼ばれる。高電位側が低電位側より比較的、より正であるが、ただし、高電位側または低電位側が特に接地される必要は必ずしもない。
【０００４】
トランジスタ６と８の間のノードは切替えノード１０と呼ばれる。切替えノードはインダクタ１２を介してコンデンサ１４を渡って出力端子１６に給電する。
【０００５】
制御式および同期式ＦＥＴはそれぞれの対応するドライバ３０と３２により駆動される。
【０００６】
制御回路１８には、入力制御端子２０に至る入力端子と、帰還経路２２を介して出力端子１６から給電される他の入力端子とが備えられている。制御回路１８は制御信号を供給して、ＦＥＴ６と８を制御して、切替え型トランジスタ６と８のオンとオフを繰り返すことで出力端子で電圧を保持する。制御信号は、制御式および同期式ＦＥＴを交互に導通させる交流信号である。マークスペース比は可変であり、すなわち、制御式ＦＥＴが導通している時間対同期式ＦＥＴが導通する時間の比率が調整されて、出力端子１６での目標電圧が達成される。
【０００７】
こうしたＤＣ／ＤＣ変換器の例としては、インテル株式会社に譲渡されたＷＯ９８／４９６０７やＬｅｅに譲渡された米国特許第５４７９０８９号が挙げられる。
【０００８】
同期式ＤＣ／ＤＣ変換器の特色としては、高電位側トランジスタ６と低電位側トランジスタ８を同時にオンにすることが通常望ましいとは限らないことである。どちらのトランジスタもオンになると、制御式ＦＥＴと同期式ＦＥＴを介して２つの入力端子２と４の間を直接通る電流により入力電圧が短絡される。この現象は「シュートスルー（ｓｈｏｏｔ−ｔｈｒｏｕｇｈ）」とよばれる。したがって、制御回路１８は通常、確実に２つのトランジスタ６と８の１方だけしかオンにならないように構成されている。
【０００９】
上記のことは従来、２つの電圧をモニタすることによって実施される。切替えノード１０の電圧は、高電位側トランジスタ６がオフになるまで低電位側トランジスタ８がオンに切り替わらないようにモニタされる。低電位側トランジスタ８のゲート２４の電圧は、低電位側トランジスタ８がオフになるまで高電位側トランジスタがオンに切り替わらないようにモニタされる。例えば、特許文献１にはこの型の回路が記載されている。また例えば特許文献２にも同様の回路が記載されている。
【００１０】
どちらのＦＥＴも非導通状態にあるデッドタイムは、トランジスタのしきい電圧と同期式ＦＥＴの容量に応じて決まる。これらのしきい電圧とＦＥＴの容量はおおまかには、選択されたＦＥＴのパラメータの製造スプレッドならびに、個々の選択されたＦＥＴに応じて変化するものである。このことは、シュートスルーを回避するデッドタイムを生成するようにこうしたパラメータを控えめに見積もらなければならないことを意味している。こうすれば通常、使用された特定のＦＥＴに対して制御回路が最適化された場合に可能となるデッドタイムより長くなる。
【００１１】
【特許文献１】
ＷＯ９８／４９６０７号
【特許文献２】
米国特許第５４７９０８９号明細書
【００１２】
【発明が解決しようとする課題】
現行では、切替えとクロックの速度を増加させる方に向けられている。このことは、高電位側トランジスタ６と低電位側トランジスタ８のどちらもオンになっていないデッドタイムの重要性が増すことを意味する。このデッドタイムを短くすることが有益となる。
【００１３】
並列に接続された複数のＦＥＴが単一の高電位側および低電位側トランジスタの代わりに使用されている場合には他の欠点が発生することになる。ゲート抵抗のバラツキや、ＦＥＴが備えられた回路における製造上のバラツキにより再び引き起こされた他のパラメータに応じて並列接続ＦＥＴは正確に同じ時間には決して切り替わることはなくなる。したがって、高電位側または低電位側ＦＥＴがすべてオフに切り替わるとき、すなわち、他のＦＥＴがオンに切り替わるときを正確に判定するのが困難になる。通常は解決法として回路にゲート抵抗器を備えることが採用される。しかし、こうするとＦＥＴの切替えの速度が下がり、切替えに伴う損失が、特に高周波数において、増大することになる。したがって、並列接続ＦＥＴの使用が一層容易になる回路構成を提供することが有益になるであろう。
【００１４】
【課題を解決するための手段】
本発明によると、入力電圧に加圧された所定の電極の入力ＤＣ電圧を切り替える切替え回路が提供され、前記切替え回路は、それぞれが論理入力端子と、切替え出力端子間に接続されたスイッチとを備えた高電位側パッケージおよび低電位側パッケージとを備え、高電位側および低電位側パッケージの切替え出力端子は、入力電圧端子間に直列に接続されており、さらに、前記パッケージの論理入力端子に接続され、高電位および低電位側スイッチを交互に切り替えるように交流制御信号を論理入力端子に供給するパルス幅変調器とを備え、高電位側および低電位側パッケージはそれぞれ、高電位側および低電位側パッケージのスイッチが同時に導通しなくなるように各論理入力端子および切替え出力端子上の電圧のみに基づいて各スイッチを制御する論理回路構成を含んでいる。
【００１５】
したがって、高電位側および低電位側回路間で制御信号を通過させるために複雑な回路構成を備えなくてもシュートスルーが防げる。必要な唯一つの制御信号は、論理レベルにある交流パルス幅変調（ＰＷＭ：Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｅｄ）制御信号である。高電位側および低電位側構成部中のドライバ回路が前記構成部中の他方からの信号には依存していないので、切替えの速度が速くなり、どちらのスイッチも非導通状態にあるデッドタイムが短くなる。
【００１６】
前記のスイッチはＦＥＴでもかまわない。
【００１７】
高電位側および低電位側パッケージを接続するノードは切替えノードと呼ばれる。各パッケージにおける論理回路構成には、切替えノードと電圧入力端子における電圧に基づいて対応するスイッチの切替えを制御するセンス回路を備えられている場合がある。
【００１８】
好適実施例では、センス回路には、所定の電極に相対する極の電圧エッジを検出して電圧エッジが検出された後でのみ対応するＦＥＴをオンに切り替えるエッジ検出器が備えられている。
【００１９】
代わりに、論理回路は、対応するＦＥＴがオンに切り替わる前と制御信号が切り替わった後の間に、遅延を引き起こす。
【００２０】
ドライバ回路は制御回路から分離可能であり、ドライバ回路の低電圧側は対応するＦＥＴのソースに直接接続可能である。この方法で、ゲートを駆動する回路の領域を縮小できる。これにより、ゲート−ソースループインダクタンスを縮小して、ゲート−ソース電圧の上昇および下降をより迅速にする。さらに、ソース接続点における寄生インダクタンスにより、ゲート−ソース電圧の低下、その結果としてＦＥＴの切替えの低速化を引き起こすことがなくなる。
【００２１】
ドライバは、ドライバとゲート間に抵抗器を備えなくても、対応するＦＥＴのゲートに直接接続可能である。こうした抵抗器は、同期式ＦＥＴのゲート電圧をモニタすることで制御式ＦＥＴがオンに切り替わる従来の設計では必要であった。
【００２２】
高電位側および低電位側構成部は容易に並列構成可能である。というのは各構成部ともシュートスルーを回避するための回路構成を備えているからである。
【００２３】
対応するパッケージに各ＦＥＴとドライバを統合することで、広いスペースがうき、設計も広範囲に単純化できる。各ＦＥＴは現在では、シュートスルーを防いでデッドタイムを縮小するように、適切な時間、確実に導通するようにデジタル入力をとり、自動的のそのゲートドライブを制御する装置とみなすことができる。
【００２４】
高電位側構成部には、内部にブートストラップダイオードを備え、制御回路から分離可能である。これにより、ＦＥＴで使用されている電圧は制御およびドライバ回路を駆動するのに使用されている電圧とは一致しなくなる。
【００２５】
内部調整器は、ゲート駆動用の安定した動作電圧を確保して、備えてあるレベルシフタに給電するように構成されている。
【００２６】
外部からのモニタしなくても、障害が発生すると、ＦＥＴが直接遮断されるように熱保護が備えられている。
【００２７】
容易に電力は増大可能である。たとえば、面実装パッケージに敷設された多層ＦＲ４  ＰＣＢ上では、各デバイスの損失は約３Ｗに制限される。電力を増加させるためには、より多くの位相が必要である。すなわち、移相ＰＷＭ信号を使用して様々な位相で追加ＦＥＴを駆動することが必要である。というのは、シュートスルーや相互導通の恐れがあるためデバイスを並列化してパッケージを追加することは危険なためである。各構成部の切替えノードでの感知動作により、並列化が可能になり、本発明の解法が容易に解決できる。
【００２８】
本発明はさらに高電位および低電位側構成部自体にも関する。したがって、他の態様では、本発明は、所定の極性の入力ＤＣ電圧を切り替える切替え回路で使用できる高電位側構成部に関し、高電位側構成部にはパッケージが備えられ、前記パッケージは、ソース、ドレインおよびゲートを含むＦＥＴと、ゲートを制御するドライバと、入力ＤＣ電圧の高電圧側を入力するドレインに接続された電圧入力端子と、ソースに接続された出力端子と、交互制御信号を受け取る論理入力端子と、論理入力に基づいて高電位側ＦＥＴを切り替えるようにドライバを制御する論理回路と、を含み、前記論理回路には、入力ＤＣ電圧の出力端子と接地側の間に接続された低電位側ＦＥＴとして前記ＦＥＴが同時に導通することがないようにＦＥＴのソースの電圧を検出し論理入力に基づいてＦＥＴの切替えを制御してセンス回路が備えられている。
【００２９】
さらに他の態様では、本発明は、所定の極性の入力ＤＣ電圧を切り替える切替え回路で使用される低電位側構成部に関し、低電位側構成部にはパッケージが備えられ、前記パッケージは、ソース、ドレインおよびゲートをもつＦＥＴと、ゲートを制御するドライバと、入力ＤＣ電圧の低電圧側を入力するソースに接続された電圧入力端子と、ドレインに接続された出力端子と、交流制御信号を受け取る論理入力端子と、論理入力端子上の切替えに基づいてＦＥＴを切り替えるようにドライバを制御する論理回路とを、含み、前記論理回路には、入力ＤＣ電圧の高電圧側と出力端子の間に接続された高電位側ＦＥＴとして、同時にＦＥＴが導通しなくなるようにＦＥＴのドレインの電圧を検出し論理入力に基づいてＦＥＴの切替えを制御するセンス回路が備えられ、前記ドライバは論理回路から分離され、ソースに直接準拠されている。
【００３０】
本発明は、入力ＤＣ端子と切替えノードの間に接続された制御式ＦＥＴを備えた高電位側構成部と、切替えノードと接地端子に接続された同期式ＦＥＴを備えた低電位側構成部とを含む同期式ＤＣ／ＤＣ変換器回路を可動する方法に関し、交流制御信号により高電位側パッケージと低電位側パッケージを交互に駆動する工程と、同期式および制御式ＦＥＴが同時にオンに切り替わらないようにする工程と、から成る。上記の方法は、高電位側パッケージにおいて第１極性から第２極性への交流制御信号の極性の変化に応じて、制御式ＦＥＴをオフに切り替え、第２極性から第１極性への交流信号の極性の変化に応じて、遅延時間をおいて、制御式ＦＥＴをオンに切り替えて、低電位側パッケージにおいて第２極性から第１極性への交流信号の極性変化に応じて、同期式ＦＥＴをオフに切り替えて、第１極性から第２極性に交流信号の極性の変化に応じて、遅延時間をおいて、同期式ＦＥＴをオンに切り替えることにより達成される。
【００３１】
遅延工程には所定の時間の遅延が含まれる。
【００３２】
代わりに、遅延工程には、切替えノードの電圧の負エッジを待ち、各ＦＥＴのオンへの切替えをトリガーする工程が含まれている。
【００３３】
本発明をより良く理解するために、特定の実施例を、添付図面を参照しながら、実質的に例を介しながら以下に説明する。
【００３４】
【発明の実施の形態】
図２を参照すると、本発明の特定の実施形態は低電位側構成部５６に関する。低電位側構成部には，  ドレイン１０６、ソース１０８およびゲート１１０を含む同期式ＦＥＴ８が備えられている。ドレイン１０６とソース１０８はそれぞれドレイン端子８４とソース端子８６に接続されている。ドライバ３２はゲート１１０に接続されて、ゲート１１０を駆動する。論理回路１５０は、論理レベル入力端子９０で受け取った信号に応じてドライバ３２を駆動する。
【００３５】
論理回路には、同期式ＦＥＴ８のドレイン１０６で所定の電圧状態が発生するとドライバ３２をトリガーするセンス回路１５３が備えられている。センス回路１５３は、電圧が所定レベル、たとえば、−０．５Ｖ以下に低下するときにトリガーするように構成されている。代わりに、センス回路は、同期式ＦＥＴのドレイン１０６の負方向エッジでトリガーすることも可能である。論理回路構成１５０は、論理レベル入力端子９０の信号が第１極性から第２極性に替わるときにドライバ３２をオフにするように構成されている。交流信号が第２極性から第１極性に逆反転すると、ドライバ３２は、センス回路１５３がトリガーした後でのみオンに切り替わる。この様にして、論理レベル入力端子９０に供給された論理信号以外の外部論理接続部は不必要になる。
【００３６】
論理回路１５０は接続線により給電されて、Ｖｃｃおよび接地にそれぞれ接続された入力端子８０、８２に給電する。ドライバ回路への接地帰還は接地端子８２ではなく、直接ドライバ帰還線１３８に沿ってＦＥＴのソース１０８に至る。したがって、論理回路１５０には、ドレインの電圧を感知してドライバ３２をトリガーする、ドレイン１０６に接続されたセンス入力端子１５２が備えられている。
【００３７】
低電位側構成部におけるドライバ３２とソース１０８の間の直接接続線１３８は、ゲート１１０を駆動するのに使用される電流用の低インダクタンス帰還経路である。すなわち、ドライバ３２、ゲート１１０および帰還経路１３８の面積は縮小される。これにより、寄生インダクタンスを通過する切替え電流により引き起こされる一過性の影響が抑えられる。しかし、直接接続線は必須ではない。
【００３８】
レベルシフト回路１３６は、論理回路とドライバ３２の間に示されている。同様にこれも必須ではない、ただし同期ＦＥＴドライバ３２を分離することで、直接接続線１３８が半導体ダイの本体、したがって、論理回路１５０における電圧を大幅に振幅させるといった悪影響を及ぼすことは確実に無くなる。
【００３９】
対応する高電位側構成部５２が図３に示されている。制御式ＦＥＴ６はドレイン１００と、ソース１０２とゲート１０４を備えている。ドレイン１００とソース１０２はそれぞれドレイン端子８４とソース端子８６に接続されている。ドライバ３０はゲート１１０に接続されて、ゲート１１０を駆動する。論理回路１５０は、論理レベル入力端子９０で受け取られた信号に応じてレベルシフト回路１３６を介してドライバ３０を駆動する。
【００４０】
論理回路１５０には、低電位側構成部５６の場合のように、ドライバ３２をトリガーするセンス回路１５３が備えてある。しかし、この場合には、電圧は制御式ＦＥＴ６のソース１０２で検出される。センス回路１５３は、電圧が所定レベル、たとえば、−０．５Ｖ以下に下がるときにトリガーするように構成可能である。代わりに、センス回路は負方向エッジでトリガー可能である。論理回路１５０は、論理レベル入力端子９０の信号が第２極性から第１極性に替わるときにドライバ３２をオフにする（同じ極性は低電位側構成部５６において上記に使用されているように意図されている）。交流信号が第１極性から第２極性に逆に反転すると、ドライバ３２はセンス回路１５３がトリガーした後でのみオンになる。この様にして、論理レベル入力端子９０に送られる論理信号とは別の外部論理接続部は制御式ＦＥＴを制御するのには不必要である。
【００４１】
制御式ＦＥＴ６および同期式ＦＥＴ８が交互にオンに切り替えられるのが望ましい。高電位側構成部５２と低電位側構成部５６についての上記の記載では、高電位側構成部５２および低電位側構成部５６の１方の論理入力端子９０に加えられた信号が他方の論理入力端子に加えられた信号と同じであると仮定されているので、交流信号が１方の極性のときには、制御式ＦＥＴ６同期式ＦＥＴ８の１方がオンになり、他方の極性の時には、制御式ＦＥＴ６および同期式ＦＥＴ８の他方がオンになる。
【００４２】
当然のことながら、たとえば入力端子９０の１つに接続されたインバータを用いて本発明が外部で実行されるように制御式ＦＥＴ６および同期式ＦＥＴ８における論理回路１５０を構成することも可能である。この場合には、制御式ＦＥＴ６がオンに切り替わるのは、低電位側パッケージ５６の論理入力端子９０に加えられるとき同期式ＦＥＴ８をオンにする信号の極性と、高電位側パッケージ５２の論理入力端子９０に加えられた同じ極性の信号によってである。
【００４３】
論理回路１５０は、Ｖｃｃと接地にそれぞれ接続された入力端子８０と８２に給電するように接続線により給電される。ドライバ回路の接地帰還は接地端子８２ではなく直接ドライバ帰還１３８を介してＦＥＴのソース１０２に至る。
【００４４】
ブートストラップダイオード１６０は高電圧入力端子８０とブースト端子９４の間に接続され、ドライバ３０に給電する。ブートストラップダイオードは必須ではない。たとえば、十分な入力ＤＣ電圧が利用可能なときには省略可能である。代わりに、ドライバは、Ｖｃｃ入力端子８０から直接に給電可能である。
【００４５】
スイッチや代替方式はｐチャンネルＦＥＴやバイポーラトランジスタさえ使用可能なので、例示のように、ｎチャンネルＦＥＴの使用は必須ではない。低電位側構成部のｎチャンネルＦＥＴと共に高電位側構成部のｐチャンネルＦＥＴを使用すると特に有益である。こうした場合には、ブートストラップダイオード１６０を省略可能である。
【００４６】
高電位側構成部５２と低電位側構成部５６は接続されて、図４に示すような回路を構成する。図示の実施例の高電位側構成部５２と低電位側構成部５６それぞれには、１つのダイとして実施されたＦＥＴ６、８と、対応する論理回路構成１５０と、ドライバ３０、３２と、各単一分離ダイ５０、５４として実施されたレベルシフタ１３２、１３６とが含まれている。
【００４７】
高電位側制御式ＦＥＴ６と低電位側同期式ＦＥＴ８は、供給入力端子４と接地２の間に直列接続されている。所定の極性のＤＣ入力電圧はこうした入力端子の間に接続されている。
【００４８】
制御式ＦＥＴ６のドレイン１００は電源入力端子４とソース１０２に接続されて、ノード１０を切り替える。同期式ＦＥＴ８のドレイン１０６は切替えノード１０とソース１０８に接続されて接地２に至る。
【００４９】
切替えノード１０はインダクタ１２とコンデンサ１４を介して接地されている。回路の出力端子１６がインダクタ１２とコンデンサ１４の間で取られている。
【００５０】
制御回路１８は、論理入力端子９０を介して論理レベル交流パルス幅変調（ＰＷＭ）切替え信号を供給する。制御回路は論理回路１５０を駆動する。帰還経路２２は出力端子１６から制御回路１８への帰還を提供する。交流ＰＷＭ切替え信号のマークスペース比率、すなわち、切替え信号が高レベルの時間対低レベルの時間の比率、が、出力端子１６での出力電圧を制御するよう変化する。制御回路１８としては、様々な適切な回路が知られているので、これ以上は説明しない。適切なＰＷＭ出力信号を供給する広範な制御回路と共に使用可能なのが本発明の特色である。
【００５１】
個別電圧入力端子３６は、ドライバ３０，３２、論理回路１５０、および制御回路１８に給電する。
【００５２】
制御回路１８は、出力端子１６の電圧を必要な値に維持するように帰還経路２２を使用して制御される一連の制御信号切替えパルスを供給する。
【００５３】
制御信号が低下すると、制御式ＦＥＴ６がスイッチオフになる。このため、電流がインダクタ１２により引きだされ続けているので、制御式ＦＥＴ６を通過するよりも切替えノード１０の電圧が低下し始めて、電流が同期式ＦＥＴ８の本体ダイオード１６４を通過する。このプロセスは、同期式ＦＥＴ８の本体ダイオード１６４上の電圧低下により判定される切替えノード１０の電圧で終了する。この電圧は約−０．８Ｖである。
【００５４】
切替えノードの電圧が所定の基準値、たとえば、−０．５Ｖよりも低下すると、低電位側構成部の論理回路１５０がトリガーされて、低電位側ドライバ３２、ひいては、同期式ＦＥＴ８をオンにする。切替えノード１０の電圧は制御式ＦＥＴ６がスイッチオフされるまで負になることはないので、シュートスルーの発生の危険性は回避される。
【００５５】
同期式ＦＥＴ８がオンに切り替わり、飽和状態になると、切替えノード１０の電圧は約−０．１Ｖに上昇する。
【００５６】
制御信号が上昇すると、最初に、同期式ＦＥＴ８がオフに切り替わる。再び、電流が同期式ＦＥＴの本体ダイオード１６４に送られて、切替えノード１０の電圧は負方向に進む。電圧が所定の電圧よりも下降すると、高電位側構成部の論理回路１５０がトリガーされ、この場合には、ドライバ３０がオンになり、制御ＦＥＴ６がオンに切り替えられる。
【００５７】
次いで、このサイクルが繰り返される。
【００５８】
したがって、制御ＦＥＴ８は、切替えノード１０を介して、同期式ＦＥＴ８の本体ダイオード１６４が導通状態にあることを検出するときのみ、オンになる。この方式は、同期式ＦＥＴ８のゲート１１０の電圧を用いる従来の方式よりもより正確な方法で同期式ＦＥＴ８がオフに切り替わると信じられている。こうした精度がより高まった結果、デバイスを迅速に切り替える上での本質的な問題である、どちらのＦＥＴも非導通状態にあるときのデッドタイムが短くなる。
【００５９】
高電位側構成部５２および低電位側構成部５６のそれぞれの内部の単純なドライバ３０またはドライバ３２を、対応するＦＥＴのソースゲートとドレインの一方の電圧に反応するセンス回路１５０に組み合わせることで、高電位側および低電位側回路間に流れる制御信号がなくても同期式ＤＣ／ＤＣ動作が確保可能になる。必要とされる唯一つの制御信号は交流パルス幅変調（ＰＷＭ）制御信号であり、この信号は論理レベルにある。高電位構成部５２および低電位側構成部５６のドライバ回路３０，３２が上記両構成部５２，５６の他方からの信号に依存していないので、切替えはより迅速になり、ＦＥＴのどちらも非導通状態にあるデッドタイムを短縮できる。
【００６０】
ドライバ３０とドライバ３２は、ドライバ３０とドライバ３２およびゲート１０４とゲート１１０の間に抵抗器を配置する必要なく、対応するＦＥＴ６とＦＥＴ８のゲート１０４とゲート１１０に直接接続されている。こうした抵抗器は、同期式ＦＥＴ８のゲート１１０の電圧をモニタすることでトリガーされて制御式ＦＥＴ６がオンに切り替わる従来の設計では必要になる場合がある。
【００６１】
ＦＥＴ６とＦＥＴ８およびドライバ３０とドライバ３２を含む高電位側構成部５２と低電位側構成部５６は、それぞれシュートスルーを回避する独自の回路構成を備えているので、容易に並列構成可能である。
【００６２】
ＦＥＴ６またはＦＥＴ８と共にドライバ３０またはドライバ３２を備えることで、ボード上の面積を縮小できるし、ボードの設計を単純化できる。各構成部５２または５６は、デジタル入力を取ってそのゲートドライブを自動的に制御して、確実に適切な時点で導通状態になりシュートスルーを防ぎデッドタイムを短くすることができるデバイスと考えられる。
【００６３】
オプションのブートストラップコンデンサ１６２は高電位側構成部のドライバ３０上に電圧を保持する。コンデンサの電荷は、切替えノードの電圧が低いとき、すなわち、同期式ＦＥＴがオンの期間の最後の方で、サイクルの各時点において、ダイオード１６０に充電される。適切な代替電圧源が利用可能な場合にはコンデンサ１６２は省略できる。
【００６４】
外部からモニタすることなく、障害が発生した場合には直接ＦＥＴを遮断できるように熱保護が備えられている。
【００６５】
電力の増加がより一層容易になる。表面装備パッケージが敷設されたマザーボード上で、各デバイスの最高電力損失が、あるレベルに制限される。電力を増大させるためには、より多くの位相が必要である、すなわち、移相式ＰＷＭ信号を用いて様々な位相で追加ＦＥＴを駆動する必要がある。とういのはシュートスルーまたは相互導通の恐れがあるのでデバイスの並列化は危険なためである。各構成部の切替えノードでの感知により、並列化が可能になり、本発明の解法は容易に解決できる。
【００６６】
本発明は、パワー変換器、自動システム、パワーインターフェースの論理変換器、電源、モータドライブに適用できる。
【００６７】
本発明は、図示の構成に制限されるものではない。たとえば、ゲートドライブの確実な動作電圧を確保して、任意のレベルシフタに給電するように内部調整器を備えることも可能である。
【００６８】
高電位および低電位側構成部５２と５６はそれぞれ、図示の実施例の単一パッケージに集積されている。しかし、単一パッケージに回路全体を集積することも可能である。
【図面の簡単な説明】
【図１】
従来の同期式ＤＣ／ＤＣ変換器の概略構成図である。
【図２】
本発明の第１実施形態の概略構成図である。
【図３】
本発明の第２実施形態の概略構成図である。
【図４】
図２および図３に示す構成を用いた同期式ＤＣ／ＤＣ電圧変換器の一実施形態の構成を示す図。
【符号の説明】
５６  低電位側構成部
８  同期式ＦＥＴ
１０６  ドレイン
１０８  ソース
１１０  ゲート
１５０  論理回路
１５３  センス回路
１３６  レベル移相回路
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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2004519188.tif 000024
【国際調査報告】
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2004519188.tif 000026
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