(57)【要約】同期整流を行う変換器は、逆電流が発生して回路を破損しまたは回路の効率を制限することのない方法で駆動される。負の電流が負荷電流に比べて非常に小さくなるように自己調整するので、他のモジュールを並列に用いても変換器は問題を生じない。補助巻線を用いることにより出力インダクタで２次側の整流器を駆動し、逆電流が増加するに従ってその導通時間を制限する。１次側の導通時間はそのアンチ・ダイオードの動作により延長されるので、専用の負荷検出回路と停止回路とを用いることなく、逆電流は自然に制限される。
2004524788.tif 000002
【特許請求の範囲】
【請求項１】
ＤＣ／ＤＣ変換器であって、
誘導的に結合する１次巻線と２次巻線とを有する変圧器と、
前記１次巻線に結合する１次側の同期整流機構と、
前記２次側に結合する２次側の同期整流機構と、
前記２次側の同期整流機構に結合する出力段と、
前記出力段から前記２次側の同期整流機構に流れる逆電流の大きさを制御する逆電流自己制限機構と、
を備えるＤＣ／ＤＣ変換器。
【請求項２】
前記１次側の同期整流機構は全ブリッジ変換器として構成される、請求項１記載のＤＣ／ＤＣ変換器。
【請求項３】
前記１次側の同期整流機構はフォワード変換器として構成される、請求項１記載のＤＣ／ＤＣ変換器。
【請求項４】
前記１次側の同期整流機構はバック型変換器として構成される、請求項１記載のＤＣ／ＤＣ変換器。
【請求項５】
前記出力段は負荷抵抗を駆動する出力インダクタ巻線を備える、請求項１記載のＤＣ／ＤＣ変換器。
【請求項６】
前記逆電流自己制限機構は前記出力インダクタに誘導的に結合する補助巻線を備える、請求項５記載のＤＣ／ＤＣ変換器。
【請求項７】
前記補助巻線は前記２次側の同期整流機構を直接駆動する、請求項６記載のＤＣ／ＤＣ変換器。
【請求項８】
前記２次側の同期整流機構と前記逆電流自己制限機構とを共に駆動するパルス波変調発生器回路を更に備える、請求項１記載のＤＣ／ＤＣ変換器。
【請求項９】
前記１次側の同期整流機構は全ブリッジ整流を行う４個のＭＯＳＦＥＴ同期整流器を備える、請求項１記載のＤＣ／ＤＣ変換器。
【請求項１０】
前記２次側の同期整流機構は前記出力段を駆動する２個のＭＯＳＦＥＴ同期整流器を備える、請求項１記載のＤＣ／ＤＣ変換器。
【請求項１１】
全ブリッジ同期整流器であって、
１次巻線と２次巻線とを持つ変圧器と、
前記１次巻線に結合する１次側の同期整流器と、
前記２次巻線に結合する２次側の同期整流器と、
前記２次巻線からの信号で駆動される出力インダクタと、
前記２次巻線に対向する前記出力インダクタに結合する出力段と、
前記出力インダクタに誘導的に結合して前記出力インダクタを通る逆電流の大きさを制限する補助巻線と、
を備える全ブリッジ同期整流器。
【請求項１２】
前記２次側の同期整流器を駆動するパルス波変調回路を更に備える、請求項１１記載の同期整流器。
【請求項１３】
前記パルス波変調回路は更に前記補助巻線を駆動する、請求項１２記載の同期整流器。
【請求項１４】
動作中は、逆電流がゼロに戻るまで前記出力インダクタは前記２次巻線と同じ電圧を保持する、請求項１１記載の同期整流器。
【請求項１５】
動作中は、前記出力インダクタを通る電流が次第に負になるに従って前記２次側の整流器の出力の導通時間は短くなる、請求項１１記載の同期整流器。
【請求項１６】
前記１次側の同期整流器は４個のＭＯＳＦＥＴを備える、請求項１１記載の同期整流器。
【請求項１７】
前記２次側の同期整流器は２個のＭＯＳＦＥＴを備える、請求項１１記載の同期整流器。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は一般に分散電力システムとその応用に関するもので、より特定すると、逆電流の発生を自己調整して負荷電流に比べて非常に小さくなるように制限して、他のモジュールと並列にしたときに問題を生じないようにする同期整流変換器に関する。
【０００２】
（発明の背景）
論理集積回路の動作周波数を高めるために動作電圧を低くするに従って、またシステム全体のサイズを小さくするに従って、小型で効率の高い電力モジュールによる電源の設計が必要になる。効率を改善し電力密度を高めるために、この種の応用では同期整流が必要になった。過去１０年間に同期整流が広く用いられるようになった理由は、低電圧半導体デバイスの発達によりこれが可能な技術になったからである。
【０００３】
同時に、分散電力システムが電気通信網にもインターネット網にも多く用いられるようになり、不可欠になった。ＤＣ／ＤＣ変換器は分散電力システムの主要な部分である。なぜなら、ＤＣ／ＤＣ変換器は振幅の大きなＤＣバス電圧を、論理レベル集積回路（ＩＣ）に電力を供給して駆動するのに適した非常に低いＤＣ電圧に変えるからである。新しい論理ＩＣでは、供給電圧は５．０ｖから例えば３．３ｖ，２．５ｖ，１．８ｖ，１．０ｖなどの低電圧に変り、チップの動作速度と密度が高くなる。また、回路板設計が非常に高密度になると、電源用の空間が制限される。
【０００４】
他方で、ＩＣ  チップは非常に大きな供給電流を必要とし、高電流を従来のダイオード整流器に流すと電力損が非常に大きいので、電源の熱管理が非常に困難になる。電源に関するかかる大きな問題に対処するには、電力損と発熱を大幅に削減する必要がある。同期整流器は電流損を大幅に削減し、また電力密度を非常に効果的に高める。なぜなら、ＭＯＳＦＥＴの電力損はダイオードよりはるかに小さいからである。しかし同期整流器にはＭＯＳＦＥＴの適当な駆動回路が必要なので、同期整流回路は複雑になる。
【０００５】
したがって、出力電流の高い応用の要求に応えることのできる並列の標準モジュールがしばしば必要である。主な利点は、並列の同期整流器を用いると双方向の電流が得られることであって、ダイオード整流器では電流は一方向に流れるだけである。同期整流動作に双方向ＭＯＳＦＥＴを用いる利点は、負荷が軽くても変換器が常に連続モードで動作することである。しかし各モジュールが他のモジュールに並列の場合は変換器が正しく動作しないことがある。
【０００６】
分散電力システムに同期整流器を用いる際の主な限界は同期整流器への逆電流であって、これにより効率が非常に悪くなり、または整流器を完全に破損することがある。詳しく述べると、逆電流が流れる状態ではモジュールの間に大きな循環電流が発生してＭＯＳＦＥＴに高い電圧ストレスを与え、変換器を破損することがある。したがって、同期整流器を並列に用いる場合は逆電流を防がなければならない。
【０００７】
従来の方法では、同期整流装置における逆電流の影響を押さえるために検出回路を用い、逆電流を検出するとＭＯＳＦＥＴをオフにする。この方法を図１に示す。図１は同期整流を行う全ブリッジＤＣ／ＤＣ変換器を示す。負荷電流を検出して２次駆動機構を制御するのに用いる。負の電流を検出すると同期ＭＯＳＦＥＴをオフにする。しかしこの方法は負荷電流検出回路を用いる必要があるので、システムが複雑でコストが高くなり、また一時的に同期整流回路を停止する必要がある。軽い負荷レベルでは変換器の動作モードが不連続になるので、変換器は連続モードと不連続モードとの間を往復する。
したがって、逆電流の影響を押さえ、しかも部品数が少なくて複雑でない同期整流回路があれば有利である。
【０００８】
（発明の概要）
本発明は、同期整流装置内の逆電流の影響を防ぐための特有の新規な方法を提供する。本発明では、同期整流回路の部品数と複雑さが極小である。更に、本発明の同期整流器はアイソレートと非アイソレート（ｉｓｏｌａｔｅｄ  ａｎｄ  ｎｏｎ−ｉｓｏｌａｔｅｄ）の両方の電力変換器に適用することができる。
【０００９】
ここに開示する１つの実施の形態では、逆電流が発生して回路を破損しまたは効率を低下させることのない方法で、同期整流回路を駆動する。本質的に、負の電流が負荷電流に比べて非常に小さくなるように自己調整するので、他のモジュールを並列に用いても変換器は問題を生じない。
本発明の技術的利点は、逆電流を自然の方法で阻止し、負の負荷電流の検出回路と停止回路とを必要としないことである。
【００１０】
（好ましい実施の形態の詳細な説明）
本発明の詳細な説明を以下に示す。最初に従来の回路を説明し、その後で本発明の複数の好ましい実施の形態を説明し、またその利点を議論する。
【００１１】
図１は、従来の外部駆動全ブリッジ同期整流変換器回路（一般に１０で示す）を示す。詳しく述べると、同期整流回路１０は、変圧器１２の１次巻線１４に結合する４個の同期整流器Ｑ１，Ｑ２，Ｑ３，Ｑ４で構成する１次側の同期整流機構を含む。変圧器１２の１次巻線１４は２次巻線１６と誘導的に結合し、公知のＤＣ／ＤＣ変換機能を行う。動作を説明すると、変圧器１２の１次巻線１４からの信号は２次巻線１６に誘導される。２次巻線１６は図に示すように中間タップ方式で、出力インダクタ２０を駆動する。出力コンデンサ２４と負荷抵抗器２２は変換器１０の出力段を形成して出力電圧（Ｖｏｕｔ）を受ける。
【００１２】
一般に、図２に示す型の外部駆動回路を用いて、同期整流器Ｑ１，Ｑ２，Ｑ３，Ｑ４を駆動し、また同期整流器Ｑ１，Ｑ２，Ｑ３，Ｑ４をオン・オフするのに必要なタイミング信号を与える。図に示すように、パルス波変調（ＰＷＭ）回路５０は駆動機構５２，５４に結合し、駆動機構５２，５４は同期整流器Ｑ１，Ｑ２，Ｑ３，Ｑ４を駆動する。タイミング信号５６，５８は変圧器１２の１次巻線１４にも結合して、２次側の駆動回路６０を駆動する。このようにして、駆動回路６０は同期整流器ＭＯＳＦＥＴ  Ｑ５、Ｑ６で構成する２次側の同期整流機構を駆動し、後で説明するようにＭＯＳＦＥＴ  Ｑ５、Ｑ６を用いて逆電流ＩＲ が回路１０を破損するのを防ぐ。
【００１３】
図１において、検出抵抗器３０と３２は負荷検出回路を形成し、回路１０の２次側に流れる負の負荷電流すなわち逆電流ＩＲを検出して、Ｑ５とＱ６とをオフにして回路１０の破損を防ぐ。このように、負の電流を検出するとＱ５とＱ６とをオフにするので回路１０は破損しない。停止制御（ｓｈｕｔ−ｄｏｗｎ  ｃｏｎｔｒｏｌ）回路４０はＱ５とＱ６とをオフにするのに必要なタイミング信号を作る機構である。
【００１４】
同期整流器Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６を最近の多くの分散電力応用に用いることは有用であるが、回路１０の破損を防ぐための負荷抵抗器３０，３２などの負荷検出回路や、停止制御回路４０などの停止回路が存在するのは好ましくない。図１の構成はいくつかの理由から望ましくない。第１に、負荷が軽いと変換器回路１０の動作が不連続になるので、連続モードと不連続モードとの間を往復する原因になる。第２に、負荷検出回路と停止回路を用いるので、変換器回路１０全体の複雑さとコストが増加する。本発明はかかる不利のない、負荷検出回路と停止回路とを用いない同期整流回路を提供する。
【００１５】
図３は、本発明に係る、同期整流を行う全ブリッジ変換器（１００で示す）の回路図を示す。本質的に、変換器１００は出力インダクタ２０に付加された補助巻線１０２を有し、変圧器１２の２次側の同期整流器（ＭＯＳＦＥＴ  Ｑ５とＱ６）は出力インダクタ２０で駆動する。出力インダクタ２０が整流器  ＭＯＳＦＥＴ  Ｑ５とＱ６）を駆動するので、負荷検出回路と停止回路を別個に設ける必要がない。
【００１６】
同期整流器１００の動作は、回路の動作波形の信号タイミング図（１２５で示す）である図４を参照すると理解しやすい。信号１２７と１２９から分かるように、１次側のＭＯＳＦＥＴ  Ｑ１，Ｑ２，Ｑ３，Ｑ４のアンチ・ダイオード（ａｎｔｉ−ｄｉｏｄｅ）が導通して逆電流ＩＲを流すので、ゲート駆動電圧（Ｑ１−Ｑ４）が存在しないときでも変圧器１２の電圧（信号１３５）は消えない。逆電流ＩＲ（信号１４１）がインダクタ２０を通って徐々にゼロに戻るまで（これを逆電流信号１４１の点１４３で示す）、出力インダクタ２０の電圧（信号１３７）は変圧器１２の振幅（信号１３５）を保つ。
【００１７】
図３と４において、負荷電流ＩＲが負になると２次側のＭＯＳＦＥＴ  Ｑ５，Ｑ６の導通時間は短くなる。１次側の同期整流器Ｑ１，Ｑ２，Ｑ３，Ｑ４の導通時間が自己延長すると共に２次側の整流器Ｑ５，Ｑ６の導通時間が短くなることにより、変換器１００は逆電流ＩＲ（信号１４１）がゼロのピークに到達する（点１４３）のに十分な時間が与えられる。
【００１８】
逆電流ＩＲ（信号１４１）が比較的小さな負の値になり、そしてゼロでピークになるので、逆電流ＩＲ（信号１４１）は発生せず、インダクタのリップル電流の平均値に制限される。更に、逆電流ＩＲ（信号１４１）は非常に小さいので、回路１００内には高電圧スパイクや高いクロス伝導損（ｃｒｏｓｓ−ｃｏｎｄｕｃｔｉｏｎ  ｌｏｓｓ）などの異常な動作は見られない。同期整流器Ｑ１，Ｑ２，Ｑ３，Ｑ４の動作は常に連続モードなので、負荷が軽いときでも回路１００は安定である。このように、補助巻線１０２を用いて２次側のＭＯＳＦＥＴ  Ｑ５，Ｑ６を駆動することにより逆電流ＩＲは制御され、回路１００が破損することはない。また負荷検出回路も停止回路もないので、逆電流ＩＲの振幅は自然の方法で制御される。
【００１９】
図５は、同期整流を行うフォワード変換器（一般に１５０で示す）の回路図である。全ブリッジ同期ＤＣ／ＤＣ整流器１００の場合と同様に、フォワード変換器１５０は１次巻線１５４と２次巻線１５６を持つ変圧器１５２を含むが、半サイクルの間導通する１個の１次側整流器Ｑ１だけを有する。補助巻線１５８が２次側のＭＯＳＦＥＴ  Ｑ２に付加され、逆電流ＩＲをインダクタ１６０のリップル電流内の最大値に制限する。
【００２０】
図６はフォワード変換器１５０の動作波形を示すタイミング図である（一般に１８０で示す）。ＭＯＳＦＥＴ  Ｑ２，Ｑ３は、信号１８４と１８６で示すようにＰＷＭパルス発生器回路１６２により駆動される。フリーホイールＭＯＳＦＥＴ  Ｑ２のゲートはＭＯＳＦＥＴ  Ｑ４によりシャントされ（ｓｈｕｎｔｅｄ）、Ｑ４はインダクタ巻線１６０により直接駆動される。負荷電流が負のとき（逆電流ＩＲがゼロより低い或る値のとき）信号１８２で示すように１次のＭＯＳＦＥＴ  Ｑ１のアンティ・ダイオードは導通し、ＰＷＭパルスが消えても変圧器１５２の電圧（信号１８８）は導通を延長する（領域１９０）。ゲート駆動信号によりＱ２の導通時間を延ばす。したがって、インダクタ１５２を通る逆電流ＩＲはゼロに戻り（信号１９４と点１９６）、逆電流ＩＲは負荷電流に比べて非常に小さい値に自己制限される。
【００２１】
同期整流を行う非アイソレートバック変換器（ｎｏｎ−ｉｓｏｌａｔｅｄ  ｂｕｃｋ  ｃｏｎｖｅｒｔｅｒ）を図７に一般に２００で示す（図７は変換器の２次側だけを示す）。図８のタイミング図（２５０で示す）に示すように、補助巻線２０２はＭＯＳＦＥＴ  Ｑ２を駆動する。負荷電流が負のとき、Ｑ１のアンティ・ダイオードは導通する。アンティ・ダイオード電流がゼロになるまで電圧（信号２５６）は正を保持する。Ｑ２ゲート電圧（信号２５８）はインダクタ電圧（信号２５６）と同相である。インダクタ電流（信号２６０）は負のピークからゼロ（点２６２）まで上昇する。なぜなら、Ｑ２とインダクタ２０４の電圧「オン」の時間を延ばすからである。逆電流（信号２６０）は発生せず、インダクタのリップル電流の平均値に制限される。
【００２２】
図９は、異なる駆動機構３１０を持つ同期バック変換器３００を示す。図１０は変換器３００のタイミング図を示す。高電圧側（ｈｉｇｈ  ｓｉｄｅ）のＭＯＳＦＥＴ  Ｑ１はＰＷＭパルス発生器回路３０２により直接駆動され、フリーホイールＭＯＳＦＥＴ  Ｑ２は巻線３０４とＱ３とＱ４により駆動される。ＭＯＳＦＥＴ  Ｑ２はインダクタ３０４の電圧（信号３５６）によりオンになり、ＰＷＭパルス（信号３５２）によりオフになる。
【００２３】
要約すると、モジュールが並列で、１つのモジュールの電圧が他のモジュールの電圧より高いとき、最高出力電圧を持つモジュールは他のモジュールに電流を流し込もうとする。通常、変換器１００，１５０，２００，３００の同期整流器は不連続モードで動作する。各変換器の逆電流ＩＲはインダクタのリップル電流の平均値に制限される。本発明は、ブリッジ型変換器、プッシュ・プル変換器、フォワード変換器、バック変換器を含むあらゆる種類の構成に容易に適用することができる。
【００２４】
本発明について例示の実施の形態を参照して説明したが、この説明は制限的な意味に解釈してはならない。例示の実施の形態を結合した種々の変更や本発明の他の実施の形態は、この説明を参照すれば当業者に明らかである。例えば、同期整流器Ｑ１，Ｑ２，Ｑ３，Ｑ４をＭＯＳＦＥＴとして示しまた説明したが、他の種類のＦＥＴまたはスイッチング・デバイスも本発明に用いるのに適していると考えられる。したがって、特許請求の範囲は任意のかかる変更や実施の形態を含むものである。
【図面の簡単な説明】
本発明の機能は以下の図面と共に説明を読めばよりよく理解される。
【図１】
外部駆動で同期整流を行う従来の全ブリッジ変換器を示す回路図である。
【図２】
図１の変換器などの変換器で用いる制御回路を示す回路図である。
【図３】
本発明の１つの実施の形態に係る、同期整流を行う全ブリッジＤＣ／ＤＣ変換器の回路図である。
【図４】
図３の変換器の動作波形を示すタイミング図である。
【図５】
本発明の別の実施の形態に係る、同期整流を行うフォワード変換器（ｆｏｒｗａｒｄ  ｃｏｎｖｅｒｔｅｒ）の回路図である。
【図６】
図５の変換器の動作波形を示すタイミング図である。
【図７】
本発明の更に別の実施の形態に係る、同期整流を行うバック型（ｂｕｃｋ−ｔｙｐｅ）変換器の回路図である。
【図８】
図７の変換器の動作波形を示すタイミング図である。
【図９】
本発明の更に別の実施の形態に係る、別の駆動機構で同期整流を行うバック型変換器の回路図である。
【図１０】
図９の変換器の動作波形を示すタイミング図である。
別に指示のない限り、異なる図面の対応する数字と記号は対応する部品を指す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際公開パンフレット】
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2004524788.tif 000034
【国際公開パンフレット（コレクトバージョン）】
2004524788.tif 000035
2004524788.tif 000036
【国際調査報告】
2004524788.tif 000037
2004524788.tif 000038
2004524788.tif 000039