(57)【要約】増幅器の出力端子間のＤＣオフセットを検出及び訂正するシステムを有する無変圧器平衡増幅器。出力信号は好ましくはシグマ−デルタ変調器においてデジタル化され、前記デジタル化された信号は所定の期間の間カウントされ、前記カウントの結果は前記増幅器の入力部にフィードバックされるＤＣ訂正信号を得るために利用される。
2004519957.tif 000002
【特許請求の範囲】
【請求項１】
負荷へのＤＣ接続を確立するための出力端子を持ち、前記出力端子間の差分ＤＣオフセットを検出するオフセット検出システムを有する無変圧器平衡増幅器であって、前記オフセット検出システムは前記出力端子間の信号電圧をデジタル信号に変換するアナログ−デジタル変換器と、所定の時間の間前記デジタル信号を積算するカウンタと、前記カウンタの結果を評価する評価器と、前記出力端子間のＤＣオフセットを抑制するために、前記増幅器の入力部に供給されるアナログ訂正信号を前記評価器の出力に応じて生成するデジタル−アナログ変換器とを有することを特徴とする無変圧器平衡増幅器。
【請求項２】
前記アナログ−デジタル変換器は、前記増幅器の出力端子間の前記信号電圧の１ビットのデジタル表現を生成するシグマ−デルタ変調器であることを特徴とする、請求項１に記載の無変圧器平衡増幅器。
【請求項３】
前記評価手段は、前記カウンタの結果が第１の所定のレベルを超えている場合には第１の信号を生成し、前記カウンタの結果が前記第１のレベルよりも低い第２の所定のレベルを下回っている場合には第２の信号を生成するように構成され、前記評価手段が前記第１の信号を生成した場合には所定の数だけ減少され、前記評価手段が前記第２の信号を生成した場合には所定の数だけ増加される訂正カウンタが設けられ、前記訂正カウンタの出力は前記デジタル−アナログ変換器へ供給されることを特徴とする、請求項１に記載の無変圧器平衡増幅器。
【請求項４】
前記評価手段は更に、前記カウンタの結果が前記第１のレベルよりも高い第３の所定のレベルを超えている場合には第３の信号を生成し、前記カウンタの結果が前記第２のレベルよりも低い第４の所定のレベルを下回っている場合には第４の信号を生成するように構成され、前記評価手段が前記第３又は第４の信号を生成した場合に作動させられるアラーム手段が設けられることを特徴とする、請求項３に記載の無変圧器平衡増幅器。
【請求項５】
前記出力端子は極性反転アナログスイッチを通して前記アナログ−デジタル変換器に接続され、前記アナログ−デジタル変換器の出力部は極性反転デジタルスイッチを通して前記積算カウンタに接続され、前記極性反転デジタルスイッチは、前記カウンタの結果が生成される速度の整数倍の速度で前記極性反転アナログスイッチと同期して動作することを特徴とする、請求項１に記載の無変圧器平衡増幅器。
【請求項６】
請求項１乃至５のいずれか一項に記載のオフセット検出システムを持つ複数の無変圧器平衡増幅器であって、前記オフセット検出システムの１以上の部分が、前記増幅器の夫々のオフセット検出及び訂正のために連続的に動作するように多重化されていることを特徴とする複数の無変圧器平衡増幅器。
【請求項７】
請求項１乃至６のいずれか一項に記載の無変圧器平衡増幅器における利用のためのオフセット検出及び訂正システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、負荷への直流（ＤＣ）接続を確立するための出力端子を持ち、前記出力端子間の差分ＤＣオフセットを検出するオフセット検出システムを有する、無変圧器平衡（ｂａｌａｎｃｅｄ ｔｒａｎｓｆｏｒｍｅｒ−ｌｅｓｓ、ＢＴＬ）増幅器に関する。上述の種類の増幅器は、欧州特許出願番号第１００６６５０号より知られている。
【０００２】
【従来の技術】
現在、無変圧器平衡増幅器は例えばラウドスピーカを駆動するためにオーディオシステム中でしばしば用いられている。他の応用はアクチュエータを駆動するシステムにおけるものである。これらの増幅器は低電圧の電源を用いて大きな交流（ＡＣ）パワーを生成することができ、また出力変圧器又は大きなＤＣ分離（ＤＣ−ｓｅｐａｒａｔｉｎｇ）キャパシタの不在のため集積回路の形態に容易に実装されることができるという利点を持つ。これらの利点は前記増幅器を、該増幅器が１以上のラウドスピーカを駆動するカーオーディオシステムにおける利用のためのパワー増幅器としてとりわけ有用なものとしている。
【０００３】
【発明が解決しようとする課題】
しかしながら、特に負荷が低いＤＣインピーダンスを持つとき、前記増幅器の出力端子と前記負荷との間のＤＣ接続の結果、もし何らかの理由により前記増幅器の出力端子間にＤＣオフセット電圧が存在する場合には大きなＤＣ電流が前記負荷を流れる。かようなＤＣオフセット電圧は例えば、前記増幅器の入力部におけるＤＣ分離キャパシタの漏れによって、又は前記増幅器自体の不均衡によって引き起こされ得る。前記負荷を流れ得る望ましくないＤＣ電流は、前記増幅器又は前記負荷（例えばラウドスピーカ）が損傷を受けるか又は重大な火災の危険さえ起こるほど大きいものとなり得る。上述の欧州特許出願に開示された無変圧器平衡増幅器においては、ＤＣオフセット電圧が所定のレベルを超過した場合にアラームシステムを起動する前記オフセット検出システムによってこれらの問題が解決される。この先行技術のシステムは前記増幅器の入力信号を周期的に抑え、次いで前記出力端子間のＤＣオフセットを測定し、該ＤＣオフセットが前記所定のレベルを超過した場合にはアラームシステムを作動させ又は更に前記増幅器を停止するか若しくは前記増幅器を前記負荷から切断する。
【０００４】
【課題を解決するための手段】
本発明は、改善された機能を持つ、以上に参照された種類の増幅器を提供しようとするものである。本発明の増幅器はそれ故、前記オフセット検出システムは前記出力端子間の信号電圧をデジタル信号に変換するアナログ−デジタル変換器と、所定の時間の間前記デジタル信号を積算するカウンタと、前記カウンタの結果を評価する評価器と、前記出力端子間のＤＣオフセットを抑制するために、前記増幅器の入力部に供給されるアナログ訂正信号を前記評価器の出力に応じて生成するデジタル−アナログ変換器とを有することを特徴とする。本発明の増幅器においては、前記出力端子間の全体の信号、即ちＤＣオフセットとＡＣ信号との両方が測定される。該全体の信号はデジタル化され十分に長い所定の期間の間カウントされ、そのため該十分に長い期間の後の前記カウントの結果は本質において前記ＤＣオフセットにのみ依存し、望ましくない測定のため前記ＡＣ信号には依存しない。前記カウントの結果は、デジタル−アナログ変換の後、前記オフセットを減少させるためＤＣフィードバックとして前記増幅器に供給される。本発明の増幅器は動的に前記ＤＣオフセットを減少し、そのため前記負荷における及び前記増幅器の出力段における損失はかなり減少される。このことはバッテリー式の増幅器においてはとりわけ重要である。本発明の増幅器の他の利点は、前記ＤＣオフセットの測定が前記増幅器の通常の動作を中断することなく実行される点である。更に、デジタルの方法は、利用可能な時間定数を適度なチップ領域において取得できるように非常に小さく弱い電流で動作する必要があるアナログ集積システムよりも非常に堅固である。
【０００５】
本発明による好適な無変圧器平衡増幅器は、前記アナログ−デジタル変換器は、前記増幅器の出力端子間の前記信号電圧の１ビットのデジタル表現を生成するシグマ−デルタ変調器であることを特徴とする。前記シグマ−デルタ変調器は、カウンタに直接供給されることができるアナログ信号の１ビットのデジタル表現が得られるという付加的な利点を持つ、単純で直接的なアナログ−デジタル変換器である。前記カウンタは例えば、前記シグマ−デルタ変調器の１のビットによってカウントアップされ、０のビットによってカウントダウンされても良い。しかしながら、前記カウントの周期及びビットレートは所定のものであるため、１のビットがカウントアップさせ一方で０のビットは何も影響を与えないような、より単純なカウンタが利用されても良い。
【０００６】
前記カウンタの出力は、前記増幅器の入力部への供給のためのＤＣフィードバック信号を生成するデジタル−アナログ変換器へ供給されても良い。しかしながら、前記カウント結果は依然、前記増幅器の出力端子間のＡＣ成分の不完全なキャンセレーションによって引き起こされる測定エラーを有する。明らかに、前記ＡＣ信号が低いときに前記所定の周期が終わる場合よりも、ＡＣ信号が高いときに前記所定の周期が終わる場合のほうが前記カウントが大きくなる。この歪みを除去するため、及びオフセット制御システムを瞬時に応答させないために、本発明の無変圧器平衡増幅器は有利にも、前記評価手段は、前記カウンタの結果が第１の所定のレベルを超えている場合には第１の信号を生成し、前記カウンタの結果が前記第１のレベルよりも低い第２の所定のレベルを下回っている場合には第２の信号を生成するように構成され、前記評価手段が前記第１の信号を生成した場合には所定の数だけ減少され、前記評価手段が前記第２の信号を生成した場合には所定の数だけ増加される訂正カウンタが設けられ、前記訂正カウンタの出力は前記デジタル−アナログ変換器へ供給されることを特徴とする。
【０００７】
本発明の無変圧器平衡増幅器は、前記評価手段は更に、前記カウンタの結果が前記第１のレベルよりも高い第３の所定のレベルを超えている場合には第３の信号を生成し、前記カウンタの結果が前記第２のレベルよりも低い第４の所定のレベルを下回っている場合には第４の信号を生成するように構成され、前記評価手段が前記第３又は第４の信号を生成した場合に作動させられるアラーム手段が設けられることを特徴とする。この手段によって、ＤＣオフセットが正方向又は負方向に大きく、前記増幅器若しくは前記負荷のいずれかに又は周囲にさえ危険な状況が心配される場合は、可聴の若しくは可視のいずれか又はその両方であるアラームが起動されることが保証される。
【０００８】
本発明の構成においては、ＤＣオフセットが前記オフセット検出システム自体に、特にアナログ−デジタル変換器中に存在するということが起こり得る。この結果は前記増幅器の出力端子間のＤＣオフセットが減少されるかわりに生成されてしまうことになるため、このことは勿論望ましくない。この状況を回避するため、本発明の無変圧器平衡増幅器は更に、前記出力端子は極性反転アナログスイッチを通して前記アナログ−デジタル変換器に接続され、前記アナログ−デジタル変換器の出力部は極性反転デジタルスイッチを通して前記積算カウンタに接続され、前記極性反転デジタルスイッチは、前記カウンタの結果が生成される速度の整数倍の速度で前記極性反転アナログスイッチと同期して動作することを特徴とする。このようにして、前記アナログ−デジタル変換器のＤＣオフセットに由来するカウントにおける誤りが、前記所定のカウント周期が終了する前の前記カウントにおける等しい量だが逆である誤りによって補償される。
【０００９】
しばしばオーディオシステムは左及び右のオーディオ信号のための２つの増幅器、又は左及び右並びに前及び後ろの信号のための４つの増幅器を持つ。かような場合においては、前記増幅器の夫々は自身のオフセット検出手段を持つべきである。前記増幅器が単一の一枚のチップに集積される場合に多すぎる回路、従って大きすぎるチップ領域を回避するために、本発明の他の目的は、前記オフセット検出システムの１以上の部分が、前記増幅器の夫々のオフセット検出及び訂正のために連続的に動作するように多重化されていることを特徴とする、複数の無変圧器平衡増幅器を提供することにある。
【００１０】
本発明はまた、本発明による無変圧器平衡増幅器における利用のためのオフセット検出及び訂正システムにも関する。前記オフセット検出及び訂正システム並びに前記無変圧器平衡増幅器は、これらが別個の集積回路に実装される場合には、容易に相互接続され得ることがわかるであろう。なぜなら、前記オフセット検出及び訂正システムが接続される必要がある前記増幅器の端子、即ち２つの出力端子及び入力端子は、通常アクセス可能であるからである。
【００１１】
本発明は添付された図を参照しながら以下に更に説明される。
【００１２】
【発明の実施の形態】
図１は、入力信号が入力端子Ｉｎ及びＤＣ分離キャパシタＣを通って供給される、無変圧器平衡増幅器Ａを示す。前記増幅器の出力端子Ｏは、例えばラウドスピーカによって構成される負荷Ｌに直接接続される。キャパシタＣの漏れのため、又は完全に平衡していない増幅器Ａのため、望ましくないＤＣオフセットが２つの出力端子の間に存在し得、該ＤＣオフセットは通常直流電流に対して低いインピーダンスを持つ負荷Ｌを流れる比較的大きなＤＣ電流を引き起こす。該電流は負荷Ｌ及び増幅器Ａにおいて余分な損失を引き起こし、大きな信号レベルにおいて信号歪みが容易に起きるほど前記増幅器の直線範囲を減少させ、前記増幅器及び／又は前記負荷の損傷さえも引き起こし得る。
【００１３】
前記ＤＣオフセットを訂正するため、前記増幅器はＤＣオフセット検出及び訂正手段Ｄを有する。これらの手段は２つの出力端子間の全体の電圧（ＡＣ及びＤＣ）を測定し、これらに含まれるオフセットを検出し、最後に前記ＤＣオフセットを訂正するために又は少なくともかなり減少させるために、この検出の結果を前記増幅器の入力部に供給する。手段Ｄは、前記増幅器の出力信号が供給される減衰器Ａｔを有し、減衰された信号は次いでアナログ−デジタル変換器Ａｄに供給される。減衰器Ａｔは前記出力信号のレベルをアナログ−デジタル変換器Ａｄの動作範囲に適合させる。前記変換器のデジタル出力は次いで、積算カウンタＣｉにおいて所定のカウント期間Ｔｃの間カウントされる。前記アナログ−デジタル変換器は１ビットのビットストリームを生成する同期型シグマ−デルタ変調器の形をとる。ビットストリームのビットが直接カウンタＣｉに供給されることができるため、この種類のアナログ−デジタル変換器は好ましい。前記ビットストリームにおいて、１のビットの密度は前記入力信号に比例する。そのため、前記入力信号が最大限に負である場合、前記シグマ−デルタ変調器は専ら０のビットを生成し、前記入力信号が最大限に正である場合、前記シグマ−デルタ変調器は専ら１のビットを生成する。前記入力信号がゼロである場合、前記変調器は同じ数の１のビット及び０のビットを生成する。前記シグマ−デルタ変調器は都合よく例えば毎秒６２５ｋｂｉｔを生成し、カウント周期ＴｃはＴｃ＝２１７／６２５０００ｓ＝２０９，７１５２ｍｓと等しく選択されても良い。この場合、前記カウンタの出力は０から２１７までのデジタルの数であり、全体のカウント周期の間前記入力信号がゼロであった場合に起こる中間値は２１６＝６５５３６である。
【００１４】
前記ＤＣオフセット検出及び訂正手段Ｄは更に評価手段Ｅを有し、該評価手段において、カウンタＣｉによって出力された数が評価され、次いで８ビット訂正カウンタＣｃを制御する。該カウンタの出力数は、デジタル−アナログ変換器における変換の後、増幅器Ａの前記ＤＣオフセットを訂正するために接続Ｖを通って増幅器Ａの入力部に供給される。
【００１５】
動作中、積算カウンタＣｉの出力数が前記中間値６５５３６より幾分上にある第１の閾値を超えた場合、前記評価手段は訂正カウンタＣｃにダウン命令を送信する。該ダウン命令は前記訂正カウンタの値を例えば１だけ減少させ、それによってＤＡ変換の後増幅器Ａの入力部におけるＤＣレベル、従って該増幅器の出力端末におけるＤＣオフセットは、１ステップだけ減少される。次のカウント周期Ｔｃの間カウンタＣｉの出力が依然前記第１の閾値を超えている場合、更なるダウン命令が前記評価手段によって前記訂正カウンタに送信され、前記ＤＣオフセットが再び１ステップだけ減少される。このように前記カウンタの出力が前記第１の閾値を下回るまで続けられる。
【００１６】
一方、カウンタＣｉの出力数が前記中間値６５５３６よりも幾分下にある第２の閾値を下回った場合、前記評価手段は訂正カウンタＣｃに向けてアップ命令を生成し、前記増幅器の入力部におけるＤＣレベルは１ステップだけ増加される。前記カウンタの出力数が前記第１及び第２の閾値の間にある場合、前記カウンタの出力数はその中間値に近く、前記ＤＣオフセットはゼロであるか又は訂正が必要ないほど小さいことは理解されよう。
【００１７】
加えて、積算カウンタＣｉの出力数が前記第１の閾値よりも十分に高い第３の閾値を超えた場合、又は前記出力数が前記第２の閾値よりも十分に低い第４の閾値を下回った場合、このことは前記増幅器の出力部において、危険な状況が起こり得るほど大きな正又は負のＤＣオフセットが存在することを意味する。これらの場合においては、評価手段Ｅはアラーム信号をアラーム手段Ａｌに送信し、次いで該アラーム手段Ａｌは可視の又は可聴のアラームを発生し、及び／又は前記増幅器を該増幅器の電源からオフに切り換え、これによって前記増幅器又は前記負荷のいずれの損傷も回避される。
【００１８】
図１の構成の変形は図２に示される。ここでは対応する要素は同じ参照記号を持つ。図１の構成の問題は、前記オフセット検出及び訂正システムのアナログ部分、即ち減衰器Ａｔ及びデジタル−アナログ変換器Ａｄがそれ自体ＤＣオフセット（ここではシステムオフセットと呼ぶ）がないものではないという点である。前記オフセット検出及び訂正システムは全体のＤＣオフセットを解消しようとし、この結果前記システムオフセットを抑制する前記出力端子Ｏにおけるオフセットを生成する。この影響を除去するため図２の構成は、減衰器Ａｔの前に極性反転アナログスイッチＳａと、アナログ−デジタル変換器Ａｄの後に極性反転デジタルスイッチＳｄとを有する。スイッチＳａ及びＳｄは５０％のデューティサイクル、及び前記カウントの結果が生成される速度の整数倍である速度で同期して動作する。言い換えると、整数回のスイッチ周期（例えば４）が前記所定のカウント周期Ｔｃに合致し、前記スイッチは一方の位置においても他方の位置におけるときと等しく長い。その結果、前記システムオフセットのため前記アナログ−デジタル変換器によって生成されたいずれの余分の数の１のビットは、同じカウント周期の間の該オフセットによる等しい余分の数の０のビットに後続される。それ故カウンタＣｉの出力数はもはや前記システムオフセットによって影響を受けない。シグマ−デルタ変調器における場合のように、前記アナログ−デジタル変換器が１のビットのビットストリームを生成した場合、極性反転デジタルスイッチＳｄは単純なＥＸＯＲゲートによって形成されても良いことに留意されたい。
【００１９】
図３の構成は４つのＢＴＬ増幅器Ａ１乃至Ａ４を有し、夫々は入力キャパシタンスＣ１乃至Ｃ４及び負荷Ｌ１及びＬ４を伴う。ＤＣオフセットを検出及び訂正するために、各増幅器に自身のＤＣオフセット検出及び訂正システムを与えることも可能である。しかしながら、チップ領域を節約するため、前記４つの増幅器は連続して同一の減衰器Ａｔ、アナログ−デジタル変換器Ａｄ、積算カウンタＣｉ及び評価手段Ｅを利用する。この目的のため、増幅器Ａ１乃至Ａ４の出力端子Ｏ１乃至Ｏ４はアナログ多重スイッチＭ１によって減衰器Ａｔに接続され、評価手段Ｅの出力部はデジタル多重スイッチＭ２を通して訂正カウンタＣｃ１乃至Ｃｃ４に接続される。多重スイッチＭ１及びＭ２は、最初に出力端子Ｏ１とＣｃ１の入力部との間に、次いで出力端子Ｏ２とＣｃ２の入力部との間に、等のようにユニットＡｔ、Ａｄ、Ｃｉ及びＥを接続するため、同期して動作する。それ故、ユニットＡｔ、Ａｄ、Ｃｉ及びＥはそれぞれの訂正カウンタを増加及び減少させるため前記増幅器の夫々について連続して動作する。好ましくは多重速度は、ユニットＡｔ、Ａｄ、Ｃｉ及びＥが１つの単一のカウント周期Ｔｃの間に１つの増幅器について動作するように選択される。
【００２０】
加えてＤＡ変換器が、訂正カウンタＣＣ１乃至ＣＣ４と前記ＤＡ変換器の入力部との間のデジタル多重スイッチＭ３を用いて、及び前記ＤＡ変換器の出力部と４つの電流メモリＭｅ１乃至Ｍｅ４との間の同期して動作するアナログ多重スイッチＭ４を用いて、前記４つの増幅器の夫々のオフセット訂正のために一般に利用される。これらの電流メモリは、導線Ｖ１乃至Ｖ４を通して、算出された量子化されたＤＣ電流を、該増幅器の夫々のオフセットを訂正するために、増幅器Ａ１乃至Ａ４の入力部の夫々へ供給する。前記電流メモリは、前記ＤＡ変換器が他の増幅器の１つについて動作可能である場合には、前記ＤＣレベルを保持するために必要である。前記電流メモリの実装は、Ｒ．ｖａｎ ｄｅ ｐｌａｓｓｃｈｅによる書籍「Ｉｎｔｅｇｒａｔｅｄ Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ ａｎｄ Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒｓ」（ＩＳＢＮ ０−７９２３−９４３６−４）のセクション６．８において見出される。
【００２１】
ユニットＡｔ、Ａｄ、Ｃｉ及びＥは多重化されたデジタル−アナログ変換器なしに多重化されても良く、前記デジタル−アナログ変換器は多重化されたユニットＡｔ、Ａｄ、Ｃｉ及びＥなしに多重化されても良いことに留意されたい。また多重スイッチＭ３及びＭ４は、必ずしも多重スイッチＭ１及びＭ２と同期して動作する必要はないことにも留意されたい。図３を参照しながら説明されたような多重化機能、及び図２に示された前記オフセットのゼロ化は、組み合わせて利用されても良いことは明らかであろう。この場合には、図２の極性スイッチＳａ及び図３の多重スイッチＭ１の機能が都合良く組み合わされても良い。
【図面の簡単な説明】
【図１】本発明によるオフセット検出システムを持つ無変圧器平衡増幅器の第１の実施例である。
【図２】本発明によるオフセット検出システムを持つ無変圧器平衡増幅器の第２の実施例である。
【図３】本発明によるオフセット検出システムを持つ複数の無変圧器平衡増幅器である。
【国際公開パンフレット】
2004519957.tif 000003
2004519957.tif 000004
2004519957.tif 000005
2004519957.tif 000006
2004519957.tif 000007
2004519957.tif 000008
2004519957.tif 000009
2004519957.tif 000010
2004519957.tif 000011
2004519957.tif 000012
2004519957.tif 000013
2004519957.tif 000014
2004519957.tif 000015
【国際調査報告】
2004519957.tif 000016
2004519957.tif 000017