(57)【要約】マイクロ電子デバイスの製造が、リセス化パターンを有する基板を使用することによって達成される。１つの手法においては、ピットパターンを有する基板を複製するためにマスター型が使用される。別の手法においては、基板はエッチングにより加工される。所望の電気特性を有する一連の積層された層が基板に適用され、電子デバイスとそれらの間の接続を生成するような仕方で平坦化される。マイクロ電子デバイスは一連の行と列を含むことができ、それらの交点でデータを記憶するために使用される。【選択図】図１
2004523881.tif 000002
【特許請求の範囲】
【請求項１】
電子デバイスの製造方法であって、
ａ．ピット及びチャネルの所望のパターンに対して相補的に隆起したトポロジーを有する型を製造するステップと、
ｂ．成形可能な基板に前記型を適用して前記パターンを付与するステップと、及び
ｃ．前記パターンに所望の電気特性を有する一連の層を適用して電子デバイスを生成するステップからなる方法。
【請求項２】
前記型が、
ａ．エッチング可能なマスター基板を準備するステップと、
ｂ．前記マスター基板に前記パターンをエッチングするステップと、及び
ｃ．前記パターンに対して相補的なトポロジーを形成して前記型として機能させるステップによって製造される、請求項１に記載の方法。
【請求項３】
前記パターンが、射出成形によって前記基板に付与される、請求項１に記載の方法。
【請求項４】
前記ピットがピラミッド型のピットであり、前記チャネルがＶ字型溝である、請求項１に記載の方法。
【請求項５】
前記層が、非線形素子のマトリックスを形成する、請求項１に記載の方法。
【請求項６】
前記チャネルが、第１の方向に延びる第１の一連のチャネルと、前記第１の方向と実質的に垂直な第２の方向に延びる第２の一連のチャネルを含み、
ａ．前記第１の一連のチャネルと前記第２の一連のチャネルが交点で交差し、
ｂ．前記ピットが前記交点に配置され、
ｃ．前記層が前記ピットの少なくとも幾つかにおいて非線形素子を形成し、これらの非線形素子の各々が前記第１の一連のチャネルの一つと前記第２の一連のチャネルの一つを接続する、請求項１に記載の方法。
【請求項７】
前記電子デバイスがデータ内容を有するメモリ回路であり、前記非線形素子が前記データ内容を定義する仕方で前記ピットに分配されている、請求項６に記載の方法。
【請求項８】
前記電子デバイスがデータ内容を有するメモリ回路であり、前記非線形素子が前記データ内容を定義する仕方で選択的にイネーブルされている、請求項６に記載の方法。
【請求項９】
前記非線形素子がダイオードである、請求項７に記載の方法。
【請求項１０】
前記ピットが寸法を有し、ピットの寸法によって前記ピットの交点に非線形素子が形成されるか否かが定まる、請求項７に記載の方法。
【請求項１１】
前記基板が絶縁性である、請求項１に記載の方法。
【請求項１２】
データ内容を有するメモリデバイスの製造方法であって、
ａ．基板上にピットとチャネルのパターンを画定し、前記チャネルが第１の方向に延びる第１の一連のチャネルと、前記第１の方向と実質的に垂直な第２の方向に延びる第２の一連のチャネルを含み、（ｉ）前記第１の一連のチャネルと前記第２の一連のチャネルが交点で交差し、（ｉｉ）前記ピットが前記交点に配置されることからなるステップと、及び
ｂ．前記ピットの少なくとも幾つかにおいて非線形素子を形成するステップからなる方法。
【請求項１３】
前記非線形素子の各々が前記第１の一連のチャネルの一つと前記第２の一連のチャネルの一つを接続し、前記データ内容を定義する仕方で前記ピットに分配されている、請求項１２に記載の方法。
【請求項１４】
前記非線形素子の各々が前記第１の一連のチャネルの一つと前記第２の一連のチャネルの一つを接続し、前記データ内容を定義する仕方で選択的にイネーブルされている、請求項１２に記載の方法。
【請求項１５】
前記非線形素子がダイオードである、請求項１２に記載の方法。
【請求項１６】
前記ピットが寸法を有し、ピットの寸法によって前記ピットの交点に非線形素子が形成されるか否かが定まる、請求項１２に記載の方法。
【請求項１７】
前記基板が絶縁性である、請求項１２に記載の方法。
【請求項１８】
マイクロ電子デバイスの製造方法であって、
ａ．基板上にリセス化パターンを画定するステップと、
ｂ．前記パターンに、各々が所定の電気特性を有する一連の層を適用するステップと、及び
ｃ．前記層の少なくとも幾つかについて、その各々の適用後に平坦化を行って、前記基板上に堆積されているが前記リセス化パターン内にはない少なくとも幾つかの層を除去するステップからなり、前記層が共働して電子回路を形成する方法。
【請求項１９】
前記平坦化ステップの少なくとも幾つかが研磨によって達成される、請求項１８に記載の方法。
【請求項２０】
前記パターンが一連のピット及びチャネルを含み、前記チャネルが第１の方向に延びる第１の一連のチャネルと、前記第１の方向と実質的に垂直な第２の方向に延びる第２の一連のチャネルを含み、（ｉ）前記第１の一連のチャネルと前記第２の一連のチャネルが交点で交差し、（ｉｉ）前記ピットが前記交点に配置され、前記ピットが前記交点で接続が確立されるか否かを定める深さを有する、請求項１８に記載の方法。
【請求項２１】
リセス化された輪郭形状パターンを有する基板と、及び
各々が所定の電気特性を有する複数の積層された層からなり、前記積層された層の全てが前記輪郭形状パターン内に配置され、層の幾つかが前記基板上にも存在し、これらの層が共働して電子デバイスを形成する、マイクロ電子デバイス。
【請求項２２】
前記輪郭形状パターンが、一連のピット及びチャネルをさらに含み、前記チャネルが第１の方向に延びる第１の一連のチャネルと、前記第１の方向と実質的に垂直な第２の方向に延びる第２の一連のチャネルを含み、（ｉ）前記第１の一連のチャネルと前記第２の一連のチャネルが交点で交差し、（ｉｉ）前記ピットが前記交点に配置される、請求項２１に記載のマイクロ電子デバイス。
【請求項２３】
前記ピットが、前記交点において前記複数の積層された層から非線形素子が形成されるか否かを定める深さを有する、請求項２２に記載のマイクロ電子デバイス。
【請求項２４】
前記非線形素子がダイオードである、請求項２３に記載のマイクロ電子デバイス。
【請求項２５】
前記複数の積層された層が、所定の高さまで平坦化されている、請求項２１に記載のマイクロ電子デバイス。
【請求項２６】
請求項１によって製造された製品。
【請求項２７】
請求項１２によって製造された製品。
【請求項２８】
請求項１８によって製造された製品。
【発明の詳細な説明】
この出願は、２０００年９月２７日に出願された米国仮出願第６０／２３５８５３号の利益を主張しており、その開示の全内容は、ここでの参照によって本明細書に取り込まれる。
【０００１】
【発明の属する技術分野】
本発明はマイクロ電子デバイス及びその製造に関する。
【０００２】
【従来の技術】
マイクロ電子デバイスの製造コストの実質的な部分は、リソグラフィ設備の資本コストによるところが大きい。そのような設備では、一般的に公知の方法、例えばフォトリソグラフィ、電子ビームリソグラフィ、及びその他多くの方法を用いて基板上にパターンを描くことにより、集積回路を製造する。フォトリソグラフィには、高価なパターン形成マスクの使用が必要とされる。マスクパターンを介して基板を紫外線に露光し、続いてエッチングすることにより、基板上に回路トレースが形成される。極めて微小な電子デバイスは、この精密なプロセスを繰り返して、隣接して積み重ねられた一連の回路の層を生成することによって形成される。デバイスの幾何的配置がより複雑化し、形状寸法が小さくなるにつれて、製造コストは増大する。１μｍより小さな形状では、マスクの形成に電子ビームリソグラフィが必要であり、また基板にリソグラフィを実行するのに強力な紫外線（エックス線）露光システムが必要になる。電子ビームリソグラフィの場合、マスクの基板表面上に形状を描くために、電子ビームが使用される。形状は通常、一本の電子ビームで連続的に描かれるため、このプロセスは非常に時間がかかる。さらにまた、得られるデバイスが動作可能であるためには、多数のリソグラフィステップが相互に整合されねばならない。
【０００３】
マイクロ電子デバイス製造のための別の方法は、「デュアル・ダマシン」プロセスである。基本的にこの技術は、基板にトレンチをエッチングし、トレンチにより深いチャネル（即ちバイア）をエッチングし、トレンチ及びバイア内部に活性層を電気化学的にメッキし、及び化学機械研磨（ＣＭＰ）によって余分なメッキを除去することを含む。現状では、エッチングされたトレンチとバイア内には、単一の材料層（即ち、銅、場合によってはバリア層及び／又は粘着層）のみがメッキされる。その結果このプロセスは、それを用いて製造可能な回路という点で限界がある。さらにまた、トレンチとバイアはフォトリソグラフィによりパターニングされる。
【０００４】
【発明が解決しようとする課題】
従って、マスクやリソグラフィを使用せず、また単一の材料層に限定されないマイクロ電子デバイス製造プロセスに対するニーズが存在している。
【０００５】
【課題を解決するための手段】
本発明は、マイクロ電子デバイスの製造プロセスに関し、この製造プロセスはいくつかの実施態様において、マスクやリソグラフィの使用を必要としない。これは、基板上にリセス化パターンを形成することによって達成される。基板表面及びリセス化表面に一連の層を適用し、次いで基板表面を所望のレベルに平坦化（例えば、研磨により）することができる。平坦化によって、１つ又はより多くの堆積層、あるいは層の一部が基板表面から除去されるが、リセス化パターンからは除去されない。結果として、リセス化された形状の深さが、製造プロセスの最後に残る層の数を決定する。
【０００６】
しかして、１つの側面において本発明は、リセス化された輪郭パターンを有する基板上にマイクロ電子デバイスを製造することに関する。パターンを画定（例えば、以下に述べるような成形、又はエッチングその他の在来のプロセスにより）した後、それぞれが所定の電気特性を有する一連の層が適用される。デバイスは平坦化（例えば、研磨により）されて、それまでに適用された１つ又はより多くの層が除去される。平坦化は、リセス化パターン内に堆積された材料には影響しない。デバイスはさらに、典型的にはエッチングによって処理されて、それまでに適用され平坦化により露出された、１つ又はより多くの層から材料がさらに除去される。最終的に、積み重ねられた層が輪郭形成されたパターン内に配置され、層のいくつかは基板上にも存在する。これらの層は共働して、マイクロ電子デバイスを形成する。
【０００７】
別の側面において、本発明は、成形された基板を用いて電子デバイスを製造することに関する。この手法は、基板中に極微小なパターンをエッチングする必要性を回避する。本発明のこの側面によれば、所望の極微小な形状のパターンに対して相補的に隆起したトポロジーを有する型が形成される。この型は成形可能な基板に対して適用されて、そこにパターンが付与される。即ち、隆起したトポロジーに対して相補的なリセス化パターンが生成される。所望の電気特性を有する一連の層がリセス化パターンに適用され、それによって電子デバイスが製造される。１つの実施態様において、型は、マスター基板にパターンをエッチングし、パターン化されたマスター基板をメッキし、金属メッキ上にエッチングされたパターンに相補的なトポロジーを電鋳形成して型として作用するようにすることで製造される。この型は、例えば射出成形により、成形可能な基板上に原型パターンを付与するために使用できる。このパターンは、例えば、ピラミッド型、正方形及び／又は円形のピットと、正方形、円形及び／又はＶ字型溝のチャネルを含むことができる。
【０００８】
１つの例示的な実施態様において、本発明は、米国特許第３２４５０５１号、第５６７３２１８号及び第５８８９６９４号のいずれかに記載のメモリデバイスを製造するために使用される。この場合、リセス化パターンは、第１の方向で延びる第１の一連のチャネルと、実質的に第１の方向と直行する第２の方向で延びる第２の一連のチャネルを含む。これらは、非導電性基板に適用される（例えば、上述のような成形により）。第１の一連のチャネルと第２の一連のチャネルは交点で交差し、交点にはピットが設けられる。適用された層は、ピットの幾つかにおいて、それらの深さに応じて非線形素子（例えば、ダイオード）を形成する。非線形素子の各々は、第１の一連のチャネルと第２の一連のチャネルを接続する。これらの非線形素子は、メモリのデータ内容を決定する仕方で、ピットに分配されている。交差しているチャネル同士の接続は、２進ビット状態の一方（例えば、０）を意味し、接続の欠如は２進ビット状態の他方（例えば、１）を意味する。
【０００９】
【発明の実施の形態】
本発明は、特許請求の範囲において特徴的に示されている。以下の詳細な説明を添付図面の関連で参照することによって、本発明の利点がより良好に理解される。
【００１０】
本発明によるデバイスは、成形プロセスを用いて製造することができ、この場合、各基板にリセス化パターンをエッチングする必要性が回避される。そのようなプロセスを図１に示す。図１を参照すると、「マスター」基板がリセス化パターンでエッチングされる（ステップ１１０）。このマスター基板は次いで、在来のＣＤやＤＶＤの製造と同様の仕方でメッキされる（例えば、ニッケルでスパッタリングする）（ステップ１２０）。金属メッキしたマスターは、基板のリセス化パターンに相補的に隆起したトポロジーを有する型を作るために電鋳する（ステップ１３０）。電鋳とは、直接その上にメッキすることにより、マスターの表面を複製するプロセスである。メッキ材料は、所望の厚みが得られるまで適用される。残りのキャビティブロックは強度のために埋め戻され、次いでフレームに実装される。換言すれば、リセスは隆起した形状となる。マスターの複製を電鋳することにおける様々なバリエーションには、型の表面に現れることが意図される材料をマスターの複製に堆積させ、それに続いて堆積後、型を化学的又は物理的にマスターから分離することが含まれる。
【００１１】
そのようにして製造された型を、成形可能な材料から新たな基板を作るのに使用する（ステップ１４０）。１つの実施態様において、マスターと同じリセス化パターンを有する新たな基板を製造するために、射出成形が使用される。この新たな基板は通常、プラスチック又はガラスから形成されるが、他の成形可能な材料（必ずしもというわけではないが典型的には、電気的に非導電性の）も適している。最後に、一連の層をこの新たな基板に適用する（ステップ１５０）。これらの層は、マイクロ電子デバイスに所望の電気特性を提供する。
【００１２】
図２Ａは、本発明によって構成された極微小なリセス化パターンを有する基板２００の一部の平面図である。典型的に、形状寸法は数百ナノメートルから数マイクロメートルの範囲となるが、本発明によればより大きな、或いはより小さな形状も可能である。基板２００は、マスターから射出成形により形成することが可能であり、又はそれ自体が型を製造するのに使用するマスターであってもよい。或いはまた、エッチングした基板それ自体を、マイクロ電子デバイスのベースとして使用することもできる。以下に、マイクロ電子デバイスの代表的な部分の形成について詳述する。この部分では、導電性の経路が、非線形デバイス（ダイオード、トランジスタなど）を介して隣接する経路との接続を確立し、あるいは接続を確立しない。一連の行２１０と列２２０が、基板２００にエッチングされている。一般的に、行２１０と列２２０は実質的に互いに垂直であり、様々な深さを有するピット２３０のマトリックスで交差する。ピット２３０の深さは、基板表面でピット２３０の最上部を画定する正方形の大きさ（即ち、面積）によって決定される。異なる大きさの正方形を選択することによって、得られるピラミッド型のピットについて、同じ数の複数の深さを選択することができる。そのような構造の形成は、半導体及びＭＥＭＳ製造の分野の当業者にとって周知である。
【００１３】
１つの実施態様において、行２１０と列２２０は、ＫＯＨ中でのシリコンエッチングを用いて形成される。エッチングプロセスの結果、複数の大型ピット２３０ａと小型ピット２３０ｂが生成されるが、これらを一般にピット２３０と称する。１つの実施態様において、ピット２３０はピラミッド型の形状であり、行２１０と列２２０はＶ字型の溝であるが、その他の形状も可能である。１つの具体的な実施態様においては、ＫＯＨのエッチング速度は、１００ｍｌのＨ２Ｏ中に４４ｇの濃度で温度８５℃の場合、＜１００＞結晶方向では１．４μｍ／分だが、＜１１１＞結晶方向では僅かに約０．００３５μｍ／分である。その結果側壁が形成され、これらは水平から約５４．７４°をなし、ピラミッド型のピット２３０が形成される際の有効なエッチストップを有することになる。行２１０と列２２０に所望とされる深さは、それらの幅を選択することによって制御される。図に示されるように、導電性の増大をもたらすために、２つの並置した列２２０を使用することが可能であり、それぞれは行２１０の半分の幅である。その結果、行２１０とほぼ同じ合計面積を有する一対の列２２０が生成される。この実施態様において、行２１０は列２２０のおおよそ２倍の深さである。ピット２３０の深さは、行と列が交差する個所でそれらの間に接続が形成されるかされないかを決定する。
【００１４】
結果を図２Ｂと図２Ｃの断面図に示す。列２２０と行２１０がＶ字型の溝であるため、図２Ｂに見える行２１０の部分と図２Ｃに見える列２２０の部分は後退していく。即ち、図の面内へと角度をなしている。同様に、図２Ｂと図２Ｃに見えるピット２３０の後面もまた後退し、相対的に浅い列２２０又は相対的に深い行２１０が、ピット２３０中に進入していることが示されている。行２１０は小型ピット２３０ｂに近い深さである。
【００１５】
実際の製造では、このようなアレイに用いられるエッチマスクは、図２Ａの平面図に示された如き最終的なエッチパターンのようには見えない。これは、ＫＯＨのエッチストップが、影響を受けない＜１１１＞面上にあることによる。別のエッチングされた表面がこの面に割り込んでいる場合には、影響を受けない＜１１１＞面に到達するか、あるいはシリコン領域全体が除去されるまで、エッチングが継続される。円形のＫＯＨエッチングは、四角いピラミッド型のピットが形成されるまで、マスクをアンダーカットすることになる。このエッチング特性を以下でより詳細に述べる。
【００１６】
図２Ａに示されるエッチパターンを実際に形成することは、いくつかの仕方で達成することができる。１つの手法は、行２１０及び列２２０の形状を第１のＫＯＨエッチングでエッチングすることである。次いで、ピット２３０を形成する正方形区画だけが露出されるように表面をマスクする。正方形のマスク開口は、表面より既知の距離だけ下側においてピット２３０が有することが望ましい大きさとされる。表面は次いでその深さまで、垂直な側壁を生成するエッチング（例えばＲＩＥエッチング）により、異方性エッチングされる。次に、ピット２３０の残りの深さをエッチングするために、時間調節したＫＯＨエッチングを実行する。残りの深さがエッチングされるに際して、正方形のピラミッド型ピットの上端領域（ＲＩＥエッチングの底部より上の部分）は、＜１１１＞面を求めることになり、当初にＲＩＥエッチングされた正方形よりも大きくエッチングされる。エッチングされたことにより、行２１０と列２２０を相互接続している矩形を、正方形のピットに僅かに重なるようにエッチングしていれば、ピットの上部領域のこのエッチバックによって、ピット２３０はその矩形の端部内へとエッチングされ、それによって所望の表面トポロジーが形成される。この後者のエッチングは、相互接続が正方形と完全に融合するように時間調節される。即ち、相互接続と正方形との接続は、接続個所においてどのような浅い継ぎ目（アンダーエッチングで生じうる）も持たず、またそれ程オーバーエッチングされてもいないので、深さの中間において相互接続と突き当たる。一回の時間調節されたＫＯＨエッチングで正方形のピットと相互接続の両方が形成される、他のマスクパターンも可能である。ＫＯＨエッチングの場合、行２１０及び列２２０に所望の深さは、行及び列の幅を選択することによって制御できる。
【００１７】
図２Ａから図２Ｃに示され、上記で説明した基板２００は、在来の結晶性シリコンウェーハ上に形成することが可能である。このウェーハは、本来の結晶性シリコン又は軽くドーピングしたものでよく、そこに構成される回路は、基板に関して逆バイアスされることによって、相互に電気的に分離される。あるいはまた、酸化物の成長や材料の堆積によって絶縁層を形成するために、基板２００を処理してもよい。
【００１８】
シリコン基板の場合、上述のようなＫＯＨエッチングを使用することにより、水平から約５４．７４°をなす側壁が形成され、またピラミッド型のピットが形成される場合の有効なエッチストップを有することになる。表面の形状が矩形であるなら、より狭い寸法がピットの深さを決定する。表面の寸法が１μｍならば、ピラミッド型の形状は約７０７２Åの深さにエッチングされる。厚さ１０００Åの酸化物を成長させる場合（これは、シリコン表面の約４５０Åを消費し、当初のシリコン表面の上方に約５５０Åの酸化物表面を生ずる）、得られるピットの深さは、当初のシリコン表面のレベルから測定して大体６１２０Åであり、新しい酸化物表面から測定して大体６６７０Åとなる。このピットは、当初のシリコン表面のレベルでおおよそ８６５２Åの幅であり、新しい酸化物表面において１０２８６Å（１．０２８６μｍ）の幅である。異なる寸法の表面形状が所望とされる場合には、これらの全ての寸法を比例的にスケーリングする。
【００１９】
この幾何形状の付加的な効果は、スパッタリングなどのより形状順応性のある堆積プロセスとは異なり、電子ビーム蒸着などの線形堆積プロセスで材料を堆積させた場合に、ウェーハ上に堆積される材料の層が、ピラミッド型のピットの壁に対して垂直に測定した場合に、厚みが表面堆積のわずか０．５７７３倍のコーティングを生じさせることである（即ち、この壁はウェーハ表面から５４．７４°）。
【００２０】
この基板は直接使用してもよいが、図１に概説した手順に従い、エッチングした基板をマスターとして使用することが好ましい。極微小なリセス化パターンを複製するために、射出成形、スタンピング、エンボス加工、スピン・オン・ガラス（ＳＯＧ）技術その他を使用することができる。それにより複製された基板２００’が作られ、これはマイクロ電子デバイスを作るために複数の材料層で被覆される。ＳＯＧ技術を用いて複製基板を製造するには、まず電鋳したマスターをＳＯＧで被覆し、次いでこれを離層する（剥離剤、又はＳＯＧの接着性を低減させる単層材料を、ＳＯＧに先立って電鋳したマスター上にスピンコートしてもよい）。あるいはまた、ポリイミド材料を電鋳したマスターの表面上に堆積し、次いでＳＯＧ法と同様の方法で離層することもできる。ある種のポリイミドは、ポリイミド被覆した電鋳マスターを脱イオン水（ＤＩ水）中に浸漬することによって、或いは電鋳マスターが二酸化ケイ素の薄層で被覆されている場合にはポリイミド被覆した電鋳マスターをフッ化水素酸（ＨＦ）中に浸漬することによって、表面から剥離することができる。これらの手法のいずれの場合も、電鋳したマスターが、ＤＩまたはＨＦと反応しない材料からなることが必要であるが、そのような材料は当業者に周知である。
【００２１】
概観的に図３を参照すると、図示された一連のステップは、交差する行とチャネルの間の接続（非線形デバイスによる）が２進状態の一方を示し、接続の欠如が他方の状態を示すメモリデバイスを形成するのに使用される。まず、一連の層を複製した基板に適用する（ステップ３００）。続いて、これらの層を複製した基板２００’の表面に向かって平坦化する（ステップ３１０）。次に、時間調節した金属エッチングを実行し（ステップ３２０）、その後時間調節したシリコンエッチングを行う（ステップ３３０）。絶縁層を適用して（ステップ３４０）、平坦化する（ステップ３５０）。層の最初の適用とその後の平坦化（ステップ３００とステップ３１０）により残存する何らかのバリア材料をエッチングにより除去する（ステップ３６０）。最後に、金属層を堆積して（ステップ３７０）平坦化し（ステップ３８０）、メモリデバイスを製造する。
【００２２】
集合的に５００で示される一連の層の堆積（ステップ３００）が、図４、図５Ａ及び図５Ｂでより詳細に示されている。（これに続く各対の図面は、図２Ｂ及び図２Ｃに示された部分と同じ部分を表していることに注意。）これらの図を参照すると、複製された基板２００’が絶縁性でない場合、絶縁層が適用される（ステップ４００。図５Ａと図５Ｂには図示せず）。例示的な実施態様において、１０００Åの底部金属層５１０が堆積され（ステップ４１０）、これに続いて２５０ÅのＮ＋アモルファスシリコン（Ｎ＋αＳｉ：Ｈ）層５２０（ステップ４２０）、１０００ÅのαＳｉ：Ｈの層５３０（ステップ４３０）、１０００Åの上部金属層５４０（ステップ４４０）、及びバリア層５５０（ステップ４５０）がそれぞれ堆積される。底部金属層５１０と上部金属層５４０は、タングステン、クロム又はモリブデンであってよく、バリア層５５０は窒化ケイ素であってよい。底部金属層５１０と上部金属層５４０に用いる金属、及びそれぞれの厚みの選択は、デバイスに要求される機能が保持される限り、本発明において決定的なものではない。
【００２３】
例えば、底部金属層５１０は、その上に直接ある層５２０とオーム接触を形成するどのような材料で製造してもよい。さらには、底部金属層５１０は、どのような回路静電容量に対しても、所望の動作速度をもたらすのに適切な電流を担持するのに十分な厚みを有するべきである。層５２０は、底部金属層５１０と、層５２０の上に直接ある層５３０との間にオーム接触接続を形成するのに適当な、どのような半導体であってもよい。層５２０は、底部金属層５１０と層５３０とが非線形的な仕方で相互作用（即ち、非整流接触）するのを妨げるのに十分な厚みを有するべきである。層５３０は、上部金属層５４０と整流接触を形成するどのような材料であってもよい（例えば、アモルファスシリコン、ルーセント社製のα−Ｔ６材料、あるいは有機発光ダイオード（ｏＬＥＤ）を製造するのに使用されるものを含む有機半導体材料など）。層５３０は、整流接触動作に適した適切な接合深さを作るのに十分な厚みを有するべきである。上部金属層５４０は、その下に直接ある層５３０と整流接触を形成するどのような材料であってもよい。１つの実施態様において、層５００は化学蒸着（ＣＶＤ）を用いて適用されるが、他の在来の堆積法も可能である。
【００２４】
ピラミッド型のピットに代えて、正方形に仕切られたピットを使用する場合、全ての厚みを十分に薄くして、設計形状寸法が与えられた場合に、これらの層がエッチングされるに際して、許容不可能なアスペクト比（即ち、幅の割に高すぎる、行間又は列間の非常に高くて細い領域）を生じないようにしなければならない。また、薄膜トランジスタ（ＴＦＴ）製造の分野の当業者であれば理解しうるように、ある種の材料は避けるべきである。例えば、アモルファスシリコンの堆積は、２００℃〜４００℃あるいはより高い温度で生ずる。これを上側に堆積させる金属は、堆積されるシリコンと望ましくない反応を起こさないよう、堆積の間、安定でなければならない。ある種の金属、例えばアルミニウムは、アモルファスシリコンの結晶粒界と連続的に反応するため、付加的なバリア金属を追加しない限り、上部金属層としてさえ適していない。
【００２５】
再度図３を参照すると、層５００は、一旦適用されてから平坦化される（ステップ３１０）。図６Ａ及び図６Ｂには、全ての材料を基板２００’の高さに一致させるために同時に平坦化した結果が示されている。代替の実施態様において、この平坦化はＣＭＰとエッチングの組み合わせで達成される。図６Ａと図６Ｂを参照すると、ＣＭＰによる研磨ステップにより、バリア層５５０と上部金属層５４０とが、アモルファスシリコン層５３０の最も高い個所まで除去される。続いて、時間調節したエッチングを実行し、高さを基板２００’の高さと一致するようにアモルファスシリコン層５３０の高さを低減する。最後に、基板２００’の表面上に残存する上部金属層５４０又は底部金属層５１０を除去するように、ＣＭＰによる研磨ステップを繰り返す。あるいはまた、酸化物平坦化などの他の平坦化法を使用してもよい。その場合例えば、酸化物材料（あるいは、平坦化される表面材料とほぼ同じ速度でエッチングされる材料）が、表面が平らになるよう非形状整合的な仕方で表面上に堆積される。この材料がエッチングされる際、酸化物と表面材料の厚みは、所望の平坦な深さに達するまで低減される。この技術並びに他の技術は当業者に既知である。
【００２６】
図７Ａ及び図７Ｂに示されるように、時間調節された金属エッチング（ステップ３２０）により、残存するバリア層５５０やシリコン層５２０及び５３０によって保護されない、露出した金属層５４０及び５１０はいずれも除去される。その結果、リセス５６０がピット２３０ａ’及び２３０ｂ’内に形成される。さらに、列２２０内に露出された金属層５４０と５１０が除去され、それによって導電性の行２１０を絶縁することができる。
【００２７】
次に、時間調節したシリコンエッチング（ステップ３３０）により、シリコン層５３０と５２０の露出したシリコンがいずれも除去される。図８Ａ及び図８Ｂに示すように、残存するシリコンは、大型ピット２３０ａ’に存在するものだけである。上述したように、大型ピット２３０ａ’は、非線形素子を形成するのにどこで行２１０と列２２０が交差するかを決定する。大型ピット２３０ａ’のそれぞれは、Ｎ＋アモルファスシリコンの層５２０とアモルファスシリコンの層５３０を有し、これらは共働してダイオード（例えば、ショットキーダイオード）を形成する。Ｎ＋ドープした層５２０は、行２１０内で下側の金属層５１０とオーム接触を形成し、ドープしていないアモルファスシリコン層５３０は、上部金属層５４０とショットキー障壁を形成し、この層５４０は、以下に記述するように列２２０と接続される。
【００２８】
プラズマ化学気相成長法（ＰＥＣＶＤ）やスパッタリングなどの在来のプロセスによる絶縁層の堆積（ステップ３４０）（例えば、二酸化ケイ素）により、図９Ａ及び図９Ｂに示すような構造が得られる。ピット２３０’のピラミッド型形状により、バリア層５５０は全体的には被覆されない結果となる（絶縁体材料は、バリア層５５０の下側には簡単に到達しないため）。ピット２３０’が、傾斜した壁ではなく、真っ直ぐな（垂直の）壁を有する場合、あるいは堆積をある程度より形状整合的に行った場合、バリア材料の側部は、絶縁材料の非常に薄い層で被覆されることになる。これは次いで、堆積された層のかさを著しく低減することなしに側壁被覆を除去するように時間調節した急速浸漬エッチングで側壁被覆を除去することによって修正される。基板２００’上に延在する絶縁層５７０は、基板２００’のレベルまで平坦化して後退させる。図１０Ａと図１０Ｂは、大型ピット２３０ａ’内に露出された非絶縁バリア層５５０を示している。露出されたバリア層５５０をエッチング除去することにより（ステップ３６０）、図１１Ａ及び図１１Ｂに示すように、深いピット２３０ａ’中の上部金属層５４０が露出される。あるいはまた、この研磨ステップを省いてバリアを単に除去してもよいが、これはリフトオフプロセスで在来から行われているように、バリア材料の上部から絶縁層も除去する。バリア材料の除去に続いて、より深いピット２３０ａ’（即ち、そこに非線形素子を形成することが所望とされるもの）にあるシリコン材料の上部にある金属が露出される。
【００２９】
最後の金属層５８０を、絶縁層５７０の上に堆積する（ステップ３７０）。最後の金属層５８０の部分は、図１２Ａと図１２Ｂに示すように基板２００’の上に延在する。この部分は、基板２００’のレベルにまで平坦化されて後退する。ここで、得られた導電性の金属の行２１０と列２２０が認識可能となり、マイクロ電子回路が図１３Ａ及び図１３Ｂに示されている。溶断可能リンク、溶断不能リンク、可変抵抗材料（例えば相変化材料）などのプログラム可能な導電性経路を形成するのに適した材料層の追加により、本発明、及び参照によりその内容の全てをここに組み入れる米国特許第５６７３２１８号に従って構成されるダイオードアレイを、一回限り、あるいは多数回プログラム可能なメモリとして製造することができる。この例の場合、記憶場所の全ては、上部金属層から底部金属層までの電気経路を用いて、全く同一に形成される（即ち、全てが最も深いピットを用いて形成される）。
【００３０】
基板の形状はここでは、上述のＫＯＨエッチングで形成されたものとして示すが、エッチングの深さを制御するように時間調節した、一連のＲＩＥエッチング（この場合、形状はより正方形に仕切られた形状を有する）又は化学エッチング（この場合、形状は、逆さにしたキノコ椀の形状を有する）を用いて形成することも可能である。本発明によりデバイスを構成するについての重要な要因は、ピットの深さと表面における幅（底部における幅ではない）であるため、正方形に仕切られた形状又はキノコ椀の形状も、もちろん同様に使用することができる。エッチングにより垂直な側壁が生成された個所での、ある深さの形状から隣接する別の深さの形状へのトレースの連続性のためには、一方の形状の底部と、側壁を登って隣接する形状の底部までの間に接続が作られるのを確実にするために、形状整合的な堆積を用いるべきである。
【００３１】
基板の形状を形成するための別の技術を図１４に示す。この手法では、エッチングマスク６００が作られており、これはピット２３０をエッチングするための形状６１０ａ又は形状６１０ｂ（一般に６１０として参照する）を含むが、ピット２３０を接続するチャネルは含んでいない。これらのマスク形状６１０は、２種の異なるピット深さに対応させて、２種の寸法のうちの１つで形成することができる。図１４は、円の形を有する形状６１０を示している。しかしながら、形状６１０が、エッチングで得られるピットに対して４５°の角度で配向された正方形状を有する（即ち、ダイアモンド状に配向されるピット内に開口する正方形に配向したマスク）ようなマスクを作ることもできる。マスクの行と列の配向は、＜１１１＞シリコン結晶方向に対して４５°に回転される。図１４に示すように、ＫＯＨエッチングによってマスク形状がアンダーカットされて、ピラミッド型のエッチストップが得られるが、このアンダーカットは隣接する形状の角と融合して、ピット間にチャネルを形成する。大型の形状６１０ｂはより深いピットとなり、一方、小型の形状の６１０ａはより浅いピットとなる。より近接した形状６１０（即ち、行を形成している円）はより深いチャネルを有するようになるが、より間隔を置いた形状（即ち、列を形成している円）はより浅いチャネルを有するようになる。円の寸法と間隔は、いずれかの隣接する２つの円が、それらが両方とも大きいか小さいか又は別々の寸法であるかに拘わらず、その２つの円の間にあるチャネルに、適切な残存材料層だけが保持されるようなチャネル深さが得られるように選択される。この手法により、ピットの深さは自然のエッチストップによって制御され、一方でチャネルの深さはエッチングの時間調節によって制御される。チャネルが形成されるまでにピットの深さが完全に達成されるのを確実にするのを助けるために、上述のように最初のＲＩＥエッチングを実行してもよい。基板を電子ビームリソグラフィで生成する場合には、２種のマスク形状の寸法を、電子ビームのパワーを変化させることによって選択でき、それによれば、大型の円形状は、小型の円形状の場合よりも強い電子ビームパワーで描かれる。集束露光テストによる特徴付けにより、２種の形状寸法について適切なパワーレベルが決定される。
【００３２】
本発明は、後に残された材料が回路を形成し、その回路では形状がセルフアラインするように、輪郭形成された基板上に堆積した層を平坦化及びエッチングによって処理できるという手法に基づいている。材料を堆積する前の表面の高さが異なることによって、平坦化後の表面において、所与の個所でどの材料が露出されるかが決定される。露出された表面はエッチングにより、さらに選択的に処理される。いくつかの異なる幅及び深さを有するピットを想定することができ、その場合にこのプロセスを繰り返して、より複雑なデバイスの形成を可能にする、多数の材料層からなるピットを生成することができる。例えば、薄い誘電層を追加することにより、ＴＦＴのようなトランジスタを組み込むことができる。
【００３３】
本発明は他のプロセスステップを包含することが可能である。例えば、形状の底部に金属領域が形成されてボンディングパッドとなるような場合、底部金属層及び上部金属層と直列に絶縁材料５７０及び半導体材料５２０と５３０を設けることなく、表面上に上部金属層を堆積することが望ましいであろう。これを達成するために、シャドーマスクを使用して、ボンディングパッドの領域に絶縁材料及び半導体材料が堆積するのを阻止することができる。この場合、上部金属層はこの領域で、底部金属層と直接接続されるようになる。ボンディングパッド形状は、５０μｍから２００μｍ又はより大きな面積を有することができるため、こうしたシャドーマスキングを達成することが可能であり、それにより最新のリソグラフィやアライメントツールを用いることなく、基板へのマスクのアライメントが可能となる。他のシャドーマスキングステップも、基板のある領域内に一緒に配置される電界効果トランジスタ（ＦＥＴ）のアレイの製造に用いることができ、それによって薄い酸化物その他の何らかの誘電体を、その材料を基板の他の領域に堆積させることなしに、ゲート領域に堆積させることができる。あるいはまた、低分解能のフォトリソグラフィを（シャドーマスクの代わりに）使用し、その後リフトオフすることができる。
【００３４】
好ましい実施態様を示してきたが、特許請求した発明の範囲及び思想の範囲内において多くの変更が可能であることが、当業者に理解されるであろう。従って本発明は、特許請求の範囲のみによって限定されることが意図されている。
【図面の簡単な説明】
【図１】
本発明の方法の実施態様のフローチャートである。
【図２Ａ】
本発明に従って構成され輪郭形成された基板表面の平面図である。
【図２Ｂ】
２Ｂ−２Ｂ線に沿って取った図２Ａに示す基板の断面図である。
【図２Ｃ】
２Ｃ−２Ｃ線に沿って取った図２Ａに示す基板の別の断面図である。
【図３】
図１に示したような層を適用するステップの実施態様のフローチャートである。
【図４】
図３に示したような層を適用するステップの実施態様のフローチャートである。
【図５Ａ】
層を堆積した後の、２Ｂ−２Ｂ線に沿って取った図２Ａに示す基板の断面図である。
【図５Ｂ】
層を堆積した後の、２Ｃ−２Ｃ線に沿って取った図２Ａに示す基板の断面図である。
【図６Ａ】
平坦化後の、２Ｂ−２Ｂ線に沿って取った図２Ａに示す基板の断面図である。
【図６Ｂ】
平坦化後の、２Ｃ−２Ｃ線に沿って取った図２Ａに示す基板の断面図である。
【図７Ａ】
金属エッチング後の、２Ｂ−２Ｂ線に沿って取った図２Ａに示す基板の断面図である。
【図７Ｂ】
金属エッチング後の、２Ｃ−２Ｃ線に沿って取った図２Ａに示す基板の断面図である。
【図８Ａ】
シリコンエッチング後の、２Ｂ−２Ｂ線に沿って取った図２Ａに示す基板の断面図である。
【図８Ｂ】
シリコンエッチング後の、２Ｃ−２Ｃ線に沿って取った図２Ａに示す基板の断面図である。
【図９Ａ】
絶縁層適用後の、２Ｂ−２Ｂ線に沿って取った図２Ａに示す基板の断面図である。
【図９Ｂ】
絶縁層適用後の、２Ｃ−２Ｃ線に沿って取った図２Ａに示す基板の断面図である。
【図１０Ａ】
平坦化後の、２Ｂ−２Ｂ線に沿って取った図２Ａに示す基板の断面図である。
【図１０Ｂ】
平坦化後の、２Ｃ−２Ｃ線に沿って取った図２Ａに示す基板の断面図である。
【図１１Ａ】
バリア層をエッチングによって除去した後の、２Ｂ−２Ｂ線に沿って取った図２Ａに示す基板の断面図である。
【図１１Ｂ】
バリア層をエッチングによって除去した後の、２Ｃ−２Ｃ線に沿って取った図２Ａに示す基板の断面図である。
【図１２Ａ】
金属堆積後の、２Ｂ−２Ｂ線に沿って取った図２Ａに示す基板の断面図である。
【図１２Ｂ】
金属堆積後の、２Ｃ−２Ｃ線に沿って取った図２Ａに示す基板の断面図である。
【図１３Ａ】
平坦化後の、２Ｂ−２Ｂ線に沿って取った図２Ａに示す基板の断面図である。
【図１３Ｂ】
平坦化後の、２Ｃ−２Ｃ線に沿って取った図２Ａに示す基板の断面図である。
【図１４】
マスクの代表的な実施態様を例示する。
【図１】
2004523881.tif 000003
【図３】
2004523881.tif 000004
【図４】
2004523881.tif 000005
【国際公開パンフレット】
2004523881.tif 000006
2004523881.tif 000007
2004523881.tif 000008
2004523881.tif 000009
2004523881.tif 000010
2004523881.tif 000011
2004523881.tif 000012
2004523881.tif 000013
2004523881.tif 000014
2004523881.tif 000015
2004523881.tif 000016
2004523881.tif 000017
2004523881.tif 000018
2004523881.tif 000019
2004523881.tif 000020
2004523881.tif 000021
2004523881.tif 000022
2004523881.tif 000023
2004523881.tif 000024
2004523881.tif 000025
2004523881.tif 000026
2004523881.tif 000027
2004523881.tif 000028
2004523881.tif 000029
2004523881.tif 000030
2004523881.tif 000031
2004523881.tif 000032
2004523881.tif 000033
2004523881.tif 000034
2004523881.tif 000035
【国際公開パンフレット（コレクトバージョン）】
2004523881.tif 000036
2004523881.tif 000037
【国際調査報告】
2004523881.tif 000038
2004523881.tif 000039
2004523881.tif 000040