(57)【要約】第１電源電圧（ＵＬ）に対応する最大電圧範囲を有するようなデジタル信号（ＤＳ）を第２電源電圧（ＵＨ）に対応する最大電圧範囲を有するようなアナログ信号（ＵＯＵＴ）に変換するデジタル・アナログ変換器（ＤＡＣ）である。第１電源電圧（ＵＬ）は、第１電源端子（ＶＳＳ）と第２電源端子（ＶＤＤＬ）との間に供給される。第２電源電圧（ＵＨ）は、第１電源端子（ＶＳＳ）と第３電源端子（ＶＤＤＨ）との間に供給される。該デジタル・アナログ変換器（ＤＡＣ）は、変換抵抗（ＲＣＮＶ０〜ＲＣＯＮＶｎ）と、これら変換抵抗の或る数（ＲＣＮＶ２〜ＲＣＯＮＶｎ）を第１電源端子（ＶＳＳ）と出力端子（ＯＵＴ）との間に結合すると共に上記変換抵抗の残り（ＲＣＮＶ０〜ＲＣＯＮＶ１）を第３電源端子（ＶＤＤＨ）と出力端子（ＯＵＴ）との間に結合する結合手段とを有している。上記数の値はデジタル信号（ＤＳ）のデータ内容に依存する。デジタル・アナログ変換器は、通常、ＩＣとして構成される。最近のＩＣに関しては、電源電圧が益々減少する傾向がある。しばしば、新しいＩＣ製造方法で実施化された回路が、通常一層高い電源電圧で動作される余り新しくない製造方法で製造されたＩＣとインターフェースすることができなければならない場合がある。従って、新しい製造方法においては、新しいＩＣで設計された回路は、これらＩＣのトランジスタ又は他の部品に対する最大仕様より高い電圧に対処しなければならない。上記ＤＡ変換器（ＤＡＣ）は、多結晶シリコンのような比較的高い電圧に対処可能な材料が上記変換抵抗（ＲＣＮＶ２〜ＲＣＯＮＶｎ）用に使用されるという事実、及び上記結合手段（ＣＰＬ）のみしか比較的高い電圧に対処するように設計する必要がないという事実により、斯かる要件を満たしている。
2004510382.tif 000002
【特許請求の範囲】
【請求項１】
第１電源接続端子と第２電源接続端子との間で第１電源電圧を入力する一方、前記第１電源接続端子と第３電源接続端子との間で第２電源電圧を入力するように設計されると共に、最大でも前記第１電源電圧に等しい電圧範囲のデジタル信号を最大でも前記第２電源電圧に等しい電圧範囲のアナログ信号に変換するＤＡ変換器を有するような電子回路において、
前記ＤＡ変換器が、変換抵抗と、前記変換抵抗のうちの或る数のものを前記第１電源接続端子と当該ＤＡ変換器の出力端子との間に結合すると共に前記変換抵抗の残りのものを前記第３電源接続端子と前記出力端子との間に結合する結合手段とを有し、前記数が前記デジタル信号のデータ内容に依存することを特徴とする電子回路。
【請求項２】
請求項１に記載の電子回路において、前記結合手段は前記第１電源接続端子と前記第３電源接続端子との間に結合されたドライバを有し、前記変換抵抗の各々は、第１接続点により前記出力端子に結合される一方、第２接続点により別個に前記ドライバのうちの対応する別個のものの出力端に結合されることを特徴とする電子回路。
【請求項３】
請求項２に記載の電子回路において、前記ドライバの各々は、少なくとも１つの縦続トランジスタと、少なくとも１つの縦続トランジスタの制御電極と主電極との間に制御電圧を供給する電圧供給手段とを備える縦続接続された増幅器段を有し、前記制御電圧が当該別個のドライバの前記出力端における電圧の値に依存することを特徴とする電子回路。
【請求項４】
請求項３に記載の電子回路において、前記増幅器段は増幅器トランジスタと、第１縦続トランジスタと、第２縦続トランジスタとを有し、前記増幅器トランジスタの第１主電極は前記第１電源接続端子又は前記第３電源接続端子に結合され、前記第１縦続トランジスタの主電流経路は前記増幅器トランジスタの第２主電極と前記第２縦続トランジスタの第１主電極との間に結合され、前記第１縦続トランジスタの制御電極は基準電圧を入力するように接続され、前記第２縦続トランジスタの第２主電極は当該別個のドライバの前記出力端に結合され、前記電圧供給手段は前記制御電圧を前記第２縦続トランジスタの制御電極と該第２縦続トランジスタの前記第１主電極との間に供給することを特徴とする電子回路。
【請求項５】
請求項４に記載の電子回路において、前記電圧供給手段は前記第２縦続トランジスタの主電流経路に並列に結合された、ダイオードとして接続されたトランジスタを有していることを特徴とする電子回路。
【請求項６】
請求項４に記載の電子回路において、前記第２縦続トランジスタは第１導電型の電界効果トランジスタにより構成され、前記電圧供給手段は第２導電型の電界効果トランジスタにより構成された第１電圧調整トランジスタと、第２導電型の電界効果トランジスタにより構成された第２電圧調整トランジスタとを有し、前記第１電圧調整トランジスタの第１主電極は前記第２縦続トランジスタの制御電極に結合され、前記第１電圧調整トランジスタの制御電極は第２電圧調整トランジスタの制御電極に結合され、第１電圧調整トランジスタの第２主電極は前記第１縦続トランジスタの制御電極に結合され、前記第２電圧調整トランジスタの第１主電極は前記第２縦続トランジスタの制御電極に結合され、前記第２電圧調整トランジスタの第２主電極は前記第２縦続トランジスタの第２主電極に結合され、前記第２電圧調整トランジスタの制御電極は第１縦続トランジスタの制御電極に結合されていることを特徴とする電子回路。
【請求項７】
請求項６に記載の電子回路において、前記増幅器段が、更に、前記第２電圧調整トランジスタの第２主電極に直列に接続された電圧レベルシフタを有していることを特徴とする電子回路。
【請求項８】
請求項６に記載の電子回路において、前記増幅器段が、更に、前記第１電圧調整トランジスタの制御電極と前記第２電圧調整トランジスタの第２主電極との共通接続点と、前記第２電圧調整トランジスタの第２主電極との間に直列に接続された電圧レベルシフタを有していることを特徴とする電子回路。
【請求項９】
請求項３、４、５、６、７又は８に記載の電子回路において、前記ドライバの各々は更に他の増幅器段を有し、前記他の増幅器段は該他の増幅器段のトランジスタが前記増幅器段の対応するトランジスタのものとは反対の導電型のものであることにより前記増幅器段とは相補的となるように設計され、前記増幅器段は前記第１電源接続端子と前記出力端子との間に結合され、前記他の増幅器段が前記第３電源接続端子と前記出力端子との間に結合されることを特徴とする電子回路。
【請求項１０】
請求項９に記載の電子回路において、前記ドライバの各々が、
前記第１電源接続端子に結合された第１電源接続点と、前記第２電源接続端子に結合された第２電源接続点と、前記増幅器段における前記増幅器トランジスタの制御電極に結合された出力端と、入力端とを備える第１バッファと、
前記第２電源接続端子に結合された第１電源接続点と、前記第３電源接続端子に結合された第２電源接続点と、前記他の増幅器段における前記増幅器トランジスタの制御電極に結合された出力端と、入力端とを備える第２バッファと、
を更に有していることを特徴とする電子回路。
【請求項１１】
請求項１０に記載の電子回路において、前記ＤＡ変換器は前記ドライバの各々に対して別個のデジタル電圧レベルシフタを有し、該デジタル電圧レベルシフタは前記第１電源接続端子に結合された第１電源接続点と、前記第２電源接続端子に結合された第２電源接続点と、第３電源接続端子に結合された第３電源接続点と、前記第１バッファの入力端に結合された第１出力端と、前記第２バッファの入力端に結合された第２出力端と、入力端とを備え、前記ＤＡ変換器は更に前記デジタル信号のデータビットを同期させるための同期手段を有し、該同期手段の別個の入力端は前記別個のビットを入力するように結合され、該同期手段はクロック信号を入力するためのクロック入力端を有し、該同期手段は前記デジタル電圧レベルシフタの別個の前記入力端に結合された別個の出力端を有していることを特徴とする電子回路。
【請求項１２】
請求項１０に記載の電子回路において、前記ＤＡ変換器は前記ドライバの各々に対して別個のデジタル電圧レベルシフタを有し、該デジタル電圧レベルシフタは前記第１電源接続端子に結合された第１電源接続点と、前記第２電源接続端子に結合された第２電源接続点と、第３電源接続端子に結合された第３電源接続点と、第１出力端と、第２出力端と、入力端とを備え、該デジタル電圧レベルシフタの別個の入力端は前記デジタル信号の別個のデータビットを入力するように結合され、前記ＤＡ変換器は更に前記データビットを同期させるための同期手段を有し、該同期手段の別個の入力端は前記デジタル電圧レベルシフタの別個の前記第１出力端及び別個の前記第２出力端に結合され、該同期手段はクロック信号を入力するためのクロック入力端を有し、該同期手段は前記第１バッファの別個の第１入力端及び前記第２バッファの別個の第２入力端に結合された別個の出力端を有していることを特徴とする電子回路。
【請求項１３】
請求項１１又は１２に記載の電子回路において、前記電圧レベルシフタは、
前記第１電源接続端子に結合された第１電源接続点と、前記第２電源接続端子に結合された第２電源接続点と、該電圧レベルシフタの前記入力端を形成する入力端と、出力端とを備える入力バッファと、
前記第１電源接続端子に結合された第１電源接続点と、前記第２電源接続端子に結合された第２電源接続点と、前記入力バッファの出力端に結合された入力端と、当該電圧レベルシフタの前記出力端を形成する出力端とを備えるインバータと、
前記第３電源接続端子に結合された電源接続点と、第１トリガ接続点と、当該電圧レベルシフタの前記第２出力端を形成する第２トリガ接続点とを備える双安定トリガ回路と、
前記第１トリガ接続点と前記入力バッファの出力端との間に結合される第１容量性素子と、
前記第２トリガ接続点と前記インバータの出力端との間に結合される第２容量性素子と、
を有していることを特徴とする電子回路。
【請求項１４】
請求項１３に記載の電子回路において、前記電圧レベルシフタは、更に、前記第３電源接続端子と前記第１トリガ接続点との間の電位差を制限すると共に、前記第３電源接続端子と前記第２トリガ接続点との間の電位差を制限する制限手段を有していることを特徴とする電子回路。
【請求項１５】
請求項１４に記載の電子回路において、前記制限手段は、前記第１トリガ接続点と前記第２電源接続端子との間に結合されたダイオード機能を持つ第１素子と、前記第２トリガ接続点と前記第２電源接続端子との間に結合されたダイオード機能を持つ第２素子とを有していることを特徴とする電子回路。
【請求項１６】
請求項１５に記載の電子回路において、前記第１素子はダイオードとして接続された電界効果トランジスタにより構成され、前記第２素子もダイオードとして接続された電界効果トランジスタにより構成されていることを特徴とする電子回路。
【請求項１７】
請求項１ないし１６の何れか一項に記載の電子回路において、前記変換抵抗は、主成分が多結晶シリコンである材料から製造されることを特徴とする電子回路。
【請求項１８】
請求項１ないし１７の何れか一項に記載の電子回路において、該電子回路は、前記第２電源電圧を入力するように前記第１電源接続端子と前記第３電源接続端子との間に接続された電流補償回路を有し、動作状態における前記電流補償回路は前記デジタル信号に基づいて前記ＤＡ変換器の電流消費と該電流補償回路の電流消費との和が前記デジタル信号のデータ内容とは略無関係となるように制御されることを特徴とする電子回路。
【請求項１９】
請求項１８に記載の電子回路において、前記電流補償回路は補償電流源を有し、これら補償電流源は、動作状態において前記補償電流源のうちの或る数のものがオンされるように前記第１電源接続端子と前記第３電源接続端子との間に結合され、前記数が前記デジタル信号のデータ内容に依存することを特徴とする電子回路。
【請求項２０】
請求項１８に記載の電子回路において、前記電流補償回路は補償抵抗を有し、これら補償抵抗のうちの或る数のものが動作状態において前記第１電源接続端子と前記第３電源接続端子との間に結合され、前記数が前記デジタル信号のデータ内容に依存することを特徴とする電子回路。
【請求項２１】
請求項１８に記載の電子回路において、前記電流補償回路は補償電流源を有し、これら補償電流源は、動作状態において前記補償電流源のうちの１つがオンされるように前記第１電源接続端子と前記第３電源接続端子との間に結合され、該１つのオンされた補償電流源により供給される電流の値が前記デジタル信号のデータ内容に依存することを特徴とする電子回路。
【請求項２２】
請求項１８に記載の電子回路において、前記電流補償回路は補償抵抗を有し、これら補償抵抗のうちの１つが動作状態において前記第１電源接続端子と前記第３電源接続端子との間に結合され、前記１つの補償抵抗の抵抗値が前記デジタル信号のデータ内容に依存することを特徴とする電子回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、広くは、第１電源接続端子と第２電源接続端子との間で第１電源電圧を入力すると共に第１電源接続端子と第３電源接続端子との間で第２電源電圧を入力するように設計された電子回路であって、最大でも上記第１電源電圧に等しいような電圧範囲のデジタル信号を最大でも上記第２電源電圧に等しいような電圧範囲のアナログ信号に変換するＤＡ変換器を有するような電子回路に関し、更に詳細には集積回路即ちＩＣにおけるＤＡ変換器に関する。
【０００２】
【従来の技術】
上記のような電子回路は通常の従来技術から既知である。一般の傾向は、益々低い電源電圧で動作するようなＩＣを設計する方向に向いている。この結果、とりわけ、ＤＡ変換器により出力されるアナログ信号は益々小さな振幅を有するようになっている。これは、斯かるアナログ信号のピークツーピークが、電源電圧の値より大きくはなり得ないからである。アナログ信号の斯様な低い最大値は、当該アナログ信号の信号対雑音比にも悪影響を与える。他の問題は、これら最近のＩＣが、一層高い電源電圧において動作する古いタイプのＩＣと通信をすることができなければならないために斯様な最近のＩＣに許容される動作電圧よりも高い電圧を扱わなければならないであろうという点にある。後者の問題は、従来技術においては、最近のＩＣにおけるＤＡ変換器のコア部分が比較的低い第１電源電圧から給電されるようにする一方、該ＤＡ変換器の後方に比較的高い第２電源電圧に接続された増幅器が結合されるようにすることにより解決されている。この場合、上記増幅器の出力端は、上記ＤＡ変換器の直の出力端子におけるアナログ信号よりも高い振幅を持つアナログ信号を送出する。上記増幅器は上記の高い第２電源電圧に対処することができるように設計されねばならない。上述した信号対雑音比は、しかしながら、この構成によっては改善されることはない。何故なら、上記ＤＡ変換器の直の出力端における、即ち上記増幅器の入力端におけるアナログ信号レベルは上記の低い第１電源電圧により依然として制限されるからである。
【０００３】
【発明が解決しようとする課題】
従って、本発明の目的は、ＤＡ変換器を備える電子回路であって、該ＤＡ変換器が一層高い電源電圧を供給される他の電子回路と通信することが可能であると共に、該ＤＡ変換器が改善された信号対雑音比のアナログ出力信号を送出するような電子回路を提供することにある。
【０００４】
【課題を解決するための手段】
本発明によれば、この目的のため冒頭の段落で述べた電子回路は、上記ＤＡ変換器が、変換抵抗と、前記変換抵抗のうちの或る数のものを前記第１電源接続端子と当該ＤＡ変換器の出力端子との間に結合すると共に前記変換抵抗の残りのものを前記第３電源接続端子と前記出力端子との間に結合する結合手段とを有し、前記数が前記デジタル信号のデータ内容に依存することを特徴とする。従来技術とは対照的に、上記変換抵抗は第２の比較的高い電源電圧を入力するために上記第３電源接続端子に結合されるので、当該ＤＡ変換器の出力端におけるアナログ信号は前記の比較的低い第１電源電圧によっては最早制限されることはない。結果として、向上された振幅レベルを有するアナログ信号を、ＤＡ変換器の直の出力端から送出することができる。このように、該アナログ信号の信号対雑音比を高くすることができる。
【０００５】
本発明による電子回路の他の利点は、上記結合手段しか比較的高い第２電源電圧に耐えるように構成する必要がない点にある。何故なら、比較的高い電圧に対処することができる抵抗を上記変換抵抗として使用することができるからである。これら抵抗は、例えば多結晶シリコンから製造することができる。
【０００６】
本発明による電子回路の一実施例は、前記結合手段が、前記第１電源接続端子と前記第３電源接続端子との間に結合されたドライバを有し、前記変換抵抗の各々が、第１接続点により前記出力端子に結合される一方、第２接続点により別個に前記ドライバのうちの対応する別個のものの出力端に結合されることを特徴とする。
【０００７】
各々の別個のドライバは、各別個のドライバには該ドライバが実施化されるＩＣ処理（ＩＣ ｐｒｏｃｅｓｓ）の処理電源電圧（ｐｒｏｃｅｓｓ ｓｕｐｐｌｙ ｖｏｌｔａｇｅ）よりも高い比較的高電源電圧から給電されるという事実にも拘わらず、掛かる電位差が最大許容ＩＣ処理電圧よりも高く上昇し得るような部品を有することがないように構成される。
【０００８】
上記ドライバの有利な実施例が請求項３ないし１０に記載されている。
【０００９】
電子回路の一実施例は、前記ＤＡ変換器が前記ドライバの各々に対して別個のデジタル電圧レベルシフタを有し、該デジタル電圧レベルシフタが、前記第１電源接続端子に結合された第１電源接続点と、前記第２電源接続端子に結合された第２電源接続点と、前記第３電源接続端子に結合された第３電源接続点と、前記第１バッファの入力端に結合された第１出力端と、前記第２バッファの入力端に結合された第２出力端と、入力端とを備え、該ＤＡ変換器が、更に、前記デジタル信号のデータビットを同期させるための同期手段を有し、該同期手段の別個の入力端が前記別個のビットを入力するように結合され、該同期手段がクロック信号を入力するためのクロック入力端を有し、該同期手段が、前記デジタル電圧レベルシフタの別個の前記入力端に結合された別個の出力端を有していることを特徴とする。
【００１０】
この実施例における上記の別個の電圧レベルシフタは、前記第１バッファ及び第２バッファが所望の電圧レベルを持つ信号により制御されることを保証する。上記同期手段は、上記データビットがクロック信号の制御の下で略同時に読み込まれることを保証する。
【００１１】
本発明による電子回路の一実施例は、前記ＤＡ変換器が前記ドライバの各々に対して別個のデジタル電圧レベルシフタを有し、該デジタル電圧レベルシフタが、前記第１電源接続端子に結合された第１電源接続点と、前記第２電源接続端子に結合された第２電源接続点と、第３電源接続端子に結合された第３電源接続点と、第１出力端と、第２出力端と、入力端とを備え、該デジタル電圧レベルシフタの別個の入力端が前記デジタル信号の別個のデータビットを入力するように結合され、前記ＤＡ変換器が、更に、前記データビットを同期させるための同期手段を有し、該同期手段の別個の入力端が前記デジタル電圧レベルシフタの別個の前記第１出力端及び別個の前記第２出力端に結合され、該同期手段がクロック信号を入力するためのクロック入力端を有し、該同期手段が前記第１バッファの別個の第１入力端及び前記第２バッファの別個の第２入力端に結合された別個の出力端を有していることを特徴とする。これは、先の実施例の代替版である。この場合、上記同期手段は上記レベルシフタの上流にではなく、上記レベルシフタと上記バッファとの間に配置される。
【００１２】
上述した電圧レベルシフタの有利な実施例が、請求項１３ないし１６に記載されている。
【００１３】
本発明による電子回路の一実施例は、該電子回路が、前記第２電源電圧を入力するように前記第１電源接続端子と前記第３電源接続端子との間に接続された電流補償回路を有し、動作状態における前記電流補償回路は前記デジタル信号に基づいて前記ＤＡ変換器の電流消費と該電流補償回路の電流消費との和が前記デジタル信号のデータ内容とは略無関係となるように制御されることを特徴とする。上記ＤＡ変換器により流される電流は、上記デジタル信号のデータ内容に依存する。そして、或る配線インピーダンスが、常に該ＤＡ変換器の電源ラインと直列に存在する（オーム抵抗及び自己インダクタンス）。この配線インピーダンスの存在により、且つ、上記ＤＡ変換器により消費される電力がデジタル信号のデータ内容に依存するという事実により、該ＤＡ変換器にはデータに依存する成分を含むような電圧が供給される。ＤＡ変換器の所謂電源除去比（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）は比較的低いので、ＤＡ変換器においては該電源除去比の値に依存して信号の歪が発生する。また、当該電子回路の他の部品に対する不所望な信号クロストークも生じる。
【００１４】
上記ＤＡ変換器及び電流補償回路の両者がデータ依存性電流消費を有している。上記電流補償回路における電流消費のデータ依存性成分は、上記ＤＡ変換器における電流消費のデータ依存性成分と同じ値を有する。しかしながら、これら２つの電流成分は相互に逆相である。上記ＤＡ変換器及び電流補償回路の電源接続点は非常に短い配線部分により相互に接続されるので、前記配線インピーダンスを介しては、データ依存性電流は実質的に流れることはない。これは、上記ＤＡ変換器のデータ依存性成分と上記電流補償回路のデータ依存性成分とが互いに相殺するからである。この結果、上記ＤＡ変換器には、デジタル信号のデータ内容とは略独立した電源電圧が供給されることになる。このように、低い電源除去比においてさえ、信号歪及び信号クロストークが防止される。
【００１５】
本発明による上記電流補償回路の有利な実施例が請求項１９ないし２２に記載されている。
【００１６】
【発明の実施の形態】
以下、本発明を添付図面を参照して詳細に説明する。尚、添付図面の各図において、同一の構成部品及び要素には同一の符号が付してある。
【００１７】
図１は、ＤＡ変換器ＤＡＣを備える電子回路の一実施例の回路図である。該ＤＡ変換器ＤＡＣは、結合手段ＣＰＬと、変換抵抗ＲＣＯＶ０ないしＲＣＮＶｎとを有している。結合手段ＣＰＬは、符号ａ０ないしａｎが付されたデジタル信号ＤＳにより制御されるスイッチを有している。該ＤＡ変換器ＤＡＣは、出力端子ＯＵＴと第１電源接続端子ＶＳＳとの間でアナログ出力信号ＵＯＵＴを送出するようになっている。ＤＡ変換器ＤＡＣは、第１電源接続端子ＶＳＳと第２電源接続端子ＶＤＤＬとの間に存在する第１電源電圧ＵＬで動作するＩＣ内で実施化される。図１は、第１電源接続端子ＶＳＳと第３電源接続端子ＶＤＤＨとの間に存在する第２電源電圧ＵＨを入力するための第３電源接続端子ＶＤＤＨも図示している。信号ａ０ないしａｎの論理値に依存して、前記変換抵抗は第１電源接続端子ＶＳＳと出力端子ＯＵＴとの間、又は第３電源接続端子ＶＤＤＨと出力端子ＯＵＴとの間の何れかに接続される。図１は、例示的に、変換抵抗ＲＣＮＶ０及びＲＣＮＶ１が第３電源接続端子ＶＤＤＨと出力端子ＯＵＴとの間に接続されている状況を示している。残りの変換抵抗は、第１電源接続端子ＶＳＳと出力端子ＯＵＴとの間に接続されている。上記変換抵抗は、例えば多結晶シリコン等から製造することができる。第２電源電圧ＵＨは、当該ＩＣの最大許容ＩＣ処理電圧よりも高くてもよい。しかしながら、結合手段ＣＰＬは、掛かる電位差が上記最大許容ＩＣ処理電圧を超えて上昇するような如何なる部品も有さないように設計される。アナログ信号ＵＯＵＴは、第２電源電圧ＵＨと略等しい電圧範囲を有する。結果として、該アナログ信号ＵＯＵＴの信号対雑音比は、該アナログ信号ＵＯＵＴの電圧範囲が第１電源電圧ＵＬに等しくなるような従来技術による同様の回路におけるよりも大きくなる。
【００１８】
図２は、ＤＡ変換器ＤＡＣの他の実施例の回路図である。結合手段は、ドライバＤＲＶ０ないしＤＲＶｎにより構成されている。各ドライバＤＲＶｊは、第１電源接続端子ＶＳＳに結合された第１電源接続点と、第２電源接続端子ＶＤＤＬに結合された第２電源接続点と、第３電源接続端子ＶＤＤＨに結合された第３電源接続点とを有している。各ドライバＤＲＶｊは、対応する変換抵抗ＲＣＮＶｊに結合された出力端ＤＲｊを有している。各ドライバＤＲＶｊは、入力端ＩＢＦ１を備える第１バッファＢＦ１と、第２入力端ＩＢＦ２を備える第２バッファＢＦ２とを有している。前記デジタル信号ＤＳのデータビットａ０ないしａｎ（図１参照）によりレベルが規定される入力端ＩＢＦ１及びＩＢＦ２の論理レベルに依存して、出力端ＤＲｊにおける電位は、第１電源接続端子ＶＳＳにおける電位に略等しくなるか、又は第３電源接続端子ＶＤＤＨにおける電位に略等しくなるかの何れかである。
【００１９】
図３は、図２の電子回路に使用するドライバＤＲＶｊの回路図である。ドライバＤＲＶｊは、増幅器段ＡＭＰと、他の増幅器段ＡＭＰＦと、第１バッファＢＦ１と、第２バッファＢＦ２とを有している。増幅器段ＡＭＰ及びＡＭＰＦの出力端は相互接続されて、出力端ＤＲｊを形成している。増幅器段ＡＭＰの第１電源接続点は第１電源接続端子ＶＳＳに接続されている。他の増幅器段ＡＭＰＦの電源接続点は、第３電源接続端子ＶＤＤＨに接続されている。第１バッファＢＦ１の電源接続点は、第１電源接続端子ＶＳＳと第２電源接続端子ＶＤＤＬとの間に接続されている。第２バッファＢＦ２の電源接続点は、第２電源接続端子ＶＤＤＬと第３電源接続端子ＶＤＤＨとの間に接続されている。バッファＢＦ１及びＢＦ２の出力端は、増幅器段ＡＭＰ及びＡＭＰＦの入力端に各々接続されている。増幅器段ＡＭＰは、基準電圧を入力するための基準端子ＲＦ１を有している。他の増幅器段ＡＭＰＦは、他の基準電圧を入力するための基準端子ＲＦ１Ｃを有している。バッファＢＦ１及びＢＦ２は、例示的に、インバータとして構成されている。ここで、例えば、第１電源接続端子における電位が０ボルトに等しく、第１電源電圧ＵＬが２．５ボルトに等しく、第２電源電圧ＵＨが５ボルトに等しいと仮定しよう。この場合、増幅器段ＡＭＰの入力端における論理ロー及び論理ハイの値は、各々、０ボルト及び２．５ボルトとなる。また、他の増幅器段ＡＭＰＦの入力端における論理ロー及び論理ハイの値は、各々、２．５ボルト及び５ボルトとなる。増幅器段ＡＭＰ及びＡＭＰＦの構成は、第３電源接続端子には５ボルトなる電位が存在するにも拘わらずドライバＤＲＶｊの何処にも２．５ボルトより大きな電位差が存在しないようなものとなっている。結果として、該ドライバは２．５ボルトなる最大ＩＣ処理電圧のＩＣに組み込むことができ、それにも拘わらず出力端ＤＲｊにおける電圧範囲は５ボルトとなる。
【００２０】
図４は、増幅器段ＡＭＰの一実施例の回路図である。該増幅器段ＡＭＰは、増幅器トランジスタＴＡと、第１縦続トランジスタＴＣ１と、第２縦続トランジスタＴＣ２と、ダイオードとして接続されたトランジスタＤとを有している。増幅器トランジスタＴＡは、ゲートが第１バッファＢＦ１の出力端に接続され、ソースが第１電源接続端子ＶＳＳに接続されている。第１縦続トランジスタＴＣ１は、ゲートが基準電圧源ＶＲＦ１に接続され、ソースが増幅器トランジスタＴＡのドレインに接続されている。第２縦続トランジスタＴＣ２は、ゲートが第１縦続トランジスタＴＣ１のゲートに接続され、ソースが第１縦続トランジスタＴＣ１のドレインに接続され、ドレインが出力端ＤＲｊに接続されている。ダイオードＤは第２縦続トランジスタＴＣ２の主電流経路に並列に接続されている。第２縦続トランジスタＴＣ２のゲートとソースとの間の制御電圧ＵＣは、増幅器トランジスタＴＡのゲートにおける電位及び出力端ＤＲｊにおける電位に依存して、部分的にはダイオードとして接続されたトランジスタＤにより調整される。結果として、該増幅器段ＡＭＰにおけるトランジスタに掛かる電圧は２．５ボルトより大きくはならず、それにも拘わらず出力端ＤＲｊにおける電圧振幅は５ボルトの高さとなり得る。このことの全ては、基準電圧源ＶＲＦ１により送出される電圧に関して適切な値、例えば第２電源接続端子ＶＤＤＬにおける電位の値に等しい、即ち本例では２．５ボルトなる値に選定されるという条件次第である。
【００２１】
このことは、もし望むなら基準電圧源ＶＲＦ１は削除することができることを意味し、その場合、縦続トランジスタＴＣ１及びＴＣ２のゲートは第２電源接続端子ＶＤＤＬに接続される。
【００２２】
図５、６及び７は、図４に示したドライバの他の例を形成するドライバの回路図であり、ダイオードとして接続されたトランジスタＤの機能が第１電圧調整トランジスタＴＲＧ１及び第２電圧調整トランジスタＴＲＧ２により置換されている。第１電圧調整トランジスタＴＲＧ１は、出力端ＤＲｊに接続されたゲートと、第２縦続トランジスタＴＣ２のゲートに接続されたソースと、第１縦続トランジスタＴＣ１のゲートに接続されたドレインとを有している。第２電圧調整トランジスタＴＲＧ２は、第１縦続トランジスタＴＣ１のゲートに接続されたゲートと、第２縦続トランジスタＴＣ２のゲートに接続されたソースと、出力端ＤＲｊに接続されたドレインとを有している。増幅器トランジスタＴＡのゲート及び出力端ＤＲｊにおける電位に依存して、第１電圧調整トランジスタＴＲＧ１が導通すると共に第２電圧調整トランジスタＴＲＧ２が非導通となるか、又は第１電圧調整トランジスタＴＲＧ１が非導通となると共に第２電圧調整トランジスタＴＲＧ２が導通するか、又は第１電圧調整トランジスタＴＲＧ１及び第２電圧調整トランジスタＴＲＧ２の両者が導通するかの何れかとなる。このようにして、制御電圧ＵＣは、当該増幅器段ＡＭＰが２．５ボルトより高い電位差が掛かるような如何なるトランジスタも含まないように、それでいて出力端ＤＲｊにおける電位が５ボルトとなり得るように調整される。
【００２３】
出力端ＤＲｊにおける電位が最大許容ＩＣ処理電圧の２倍よりも高くなり得る場合は、増幅器段ＡＭＰは図８に例示的に示すように追加の縦続トランジスタ及び追加の電圧調整トランジスタを用いて増強される。出力端ＤＲｊにおける電位が最大許容ＩＣ処理電圧の２倍よりも僅かだけ高い場合は、縦続トランジスタ及び電圧調整トランジスタの数を増加させる代わりに電圧レベルシフタを代替的に使用することができる。これは、例えば、図６に示すような態様で第２電圧調整トランジスタＴＲＧ２のドレインに直列な電圧源Ｖ１により、又は図７に示すように第１電圧調整トランジスタＴＲＧ１のゲートと第２電圧調整トランジスタＴＲＧ２のドレインとの共通接続点と直列な電圧源Ｖ２により実施することができる。
【００２４】
図８の回路は、図５の回路の拡張版を形成している。第３縦続トランジスタＴＣ３が、第２縦続トランジスタＴＣ２のドレインと出力端ＤＲｊとの間に直列に接続されている。該回路は、第３電圧調整トランジスタＴＲＧ３と第４電圧調整トランジスタＴＲＧ４とを更に有している。第３電圧調整トランジスタＴＲＧ３と、第４電圧調整トランジスタＴＲＧ４と、第３縦続トランジスタＴＣ３との間の相互接続は、第１電圧調整トランジスタＴＲＧ１と、第２電圧調整トランジスタＴＲＧ２と、第２縦続トランジスタＴＣ２との間の相互接続に対応しているが、第４電圧調整トランジスタＴＲＧ４のゲート及び第３電圧調整トランジスタＴＲＧ３のドレインが第１縦続トランジスタＴＣ１のゲートの代わりに第２縦続トランジスタＴＣ２のゲートに接続されることが前提となる。該増幅器段ＡＭＰは、要求に応じて、追加の縦続トランジスタ及び追加の電圧調整トランジスタの何れかの数により出力端ＤＲｊにおける電位に同様にして対処するよう構成することができる。
【００２５】
図９は、図３の回路に対応する回路図であって、図５による増幅器段ＡＭＰの実施例を示すと共に他の増幅器段ＡＭＰＦの実施例を示し、該他の増幅器段ＡＭＰＦは図５の回路に対して相補的に構成されている。ＴＡＣ、ＴＣ１Ｃ、ＴＣ２Ｃ、ＴＲＧ１Ｃ、ＴＲＧ２Ｃ及びＶＲＦ１Ｃの符号を付す要素は、ＴＡ、ＴＣ１、ＴＣ２Ｃ、ＴＲＧ１、ＴＲＧ２及びＶＲＦ１の符号を付す要素に各々対応している。これら増幅器段ＡＭＰ及び他の増幅器段ＡＭＰＦにとって、相補構成のものであることは厳格には必要ではない。このように、例えば、増幅器段ＡＭＰが図５の回路図に従って構成される一方、他の増幅器段ＡＭＰＦが図４の回路図の相補版として構成されることも可能である。
【００２６】
図１０は、本発明による電子回路の他の実施例の回路図である。図１０の回路は、同期手段ＳＮＣ及びレベルシフタＬＶＳＨＦＴ０ないしＬＶＳＨＦＴｎにより強化された図２の回路を有している。上記同期手段はｎ個のフリップフロップＦＦにより形成されている。各フリップフロップＦＦは、クロック信号を入力するための端子ＣＬＫに接続されたクロック入力端を有している。各フリップフロップＦＦは、対応するデータビットａｊを入力するように結合された別個のデータ入力端を有している。各フリップフロップＦＦは別個の出力端を有し、該出力端は対応する電圧レベルシフタＬＶＳＨＦＴｊの対応する入力端ＩＬＶに結合されている。個別の各電圧レベルシフタＬＶＳＨＦＴｊは、対応するドライバＤＲＶｊの第１バッファＢＦ１の対応する入力端に結合する第１出力端ＯＦＶＬと、対応するドライバＤＲＶｊの第２バッファＢＦ２の対応する入力端に結合する第２出力端ＯＳＶＬとを有している。該同期手段ＳＮＣは、データビットａ０ないしａｎが略同時にクロックされ、これにより不所望な中間レベルが発生し得ないことを保証する。該同期手段は第１電源電圧ＵＬから給電される。
【００２７】
電圧レベルシフタＬＶＳＨＦＴ０ないしＬＶＳＨＦＴｎには、第１電源電圧ＵＬと第２電源電圧ＵＨの両者が供給される。第１電源電圧ＵＬが２．５ボルトに等しく、第２電源電圧ＵＨが５ボルトに等しいような例を再び挙げると、第１出力端ＯＦＬＶにおける電圧は０ボルトと２．５ボルトとの間で変化し、第２出力端ＯＳＬＶにおける電圧は２．５ボルトと５ボルトとの間で変化する。このようにして、図１０の電子回路においては２．５ボルトより高い電位差が掛かるような部品は存在しない。
【００２８】
図１１は、本発明による電子回路の実施例の回路図であり、図１０の電子回路の代替例を形成している。図１０との相違点は、主に、データビットａ０ないしａｎの電圧レベルが先ず適応化され、次いで該データビットが同期手段ＳＮＣにより同期をとられる点にある。これを達成するため、該同期手段には第１電源電圧ＵＬからではなく、第２電源電圧ＵＨから給電される。この場合、所要のフリップフロップの数は倍となる。
【００２９】
図１２は、本発明による電圧レベルシフタＬＶＳＨＦＴｊの一実施例の回路図である。該電圧レベルシフタＬＶＳＨＦＴｊは、入力バッファＩＢＦと、インバータＩＶと、トランジスタＴＲ１及びＴＲ２により形成された双安定トリガ回路ＬＴＣＨと、第１コンデンサＣ１と、第２コンデンサＣ２と、第１ダイオードＤ１と、第２ダイオードＤ２とを有している。入力バッファＩＢＦ及びインバータＩＶは第１電源電圧ＵＬから給電される。入力バッファＩＢＦは、例示的に非反転増幅器として示され、当該電圧レベルシフタＬＶＳＨＦＴｊの入力端ＩＬＶを形成する入力端と、インバータＩＶの入力端に接続された出力端とを有している。インバータＩＶの出力端は、当該電圧レベルシフタＬＶＳＨＦＴｊの第１出力端ＯＦＬＶに接続されている。トランジスタＴＲ１及びＴＲ２のソースは、第２電源電圧ＵＨを入力するための第３電源接続端子ＶＤＤＨに接続されている。トランジスタＴＲ１のドレインとトランジスタＴＲ２のゲートとは相互接続されて、第１トリガ接続点を形成している。トランジスタＴＲ２のドレインとトランジスタＴＲ１のゲートとは相互接続されて、第２トリガ接続点を形成し、該接続点は当該電圧レベルシフタＬＶＳＨＦＴｊの第２出力端ＯＳＬＶにも結合されている。第１コンデンサＣ１は、上記第１トリガ点と入力バッファＩＢＦの出力端との間に接続されている。第２コンデンサＣ２は、第２出力端ＯＳＬＶと当該電圧レベルシフタＬＶＳＨＦＴｊの第１出力端ＯＦＬＶとの間に接続されている。第１ダイオードＤ１は、第２電源接続端子ＶＤＤＬと前記第１トリガ点との間に接続されている。第２ダイオードＤ２は、第２電源接続端子ＶＤＤＬと当該電圧レベルシフタＬＶＳＨＦＴｊの第１出力端ＯＦＬＶとの間に接続されている。動作の間において、非安定の場合、コンデンサＣ１及びＣ２の間に直流電圧が得られ、これが実際の電圧レベルシフトを実行する。ダイオードＤ１及びＤ２は、第１及び第２電圧ＵＬ及びＵＨの開始の間においてトランジスタＴＲ１及びＴＲ２の間に第１電源電圧ＵＬから送出される電圧を超えるような電圧が決して発生し得ないことを保証する。
【００３０】
図１３は、本発明によるＤＡ変換器ＤＡＣを備える電子回路を示している。ＤＡ変換器ＤＡＣの第１電源接続点１は該電子回路の第１電源接続端子ＶＳＳに接続されている。ＤＡ変換器ＤＡＣの第２電源接続点２は、該電子回路の第３電源接続端子ＶＤＤＨに接続されている。第２電源電圧ＵＨが、第１電源接続端子ＶＳＳと第３電源接続端子ＶＤＤＨとの間に供給される。上記接続点１と第１電源接続端子ＶＳＳとの間、及び第２接続点２と第３電源接続端子ＶＤＤＨとの間の寄生配線インピーダンスは、Ｚｌ１及びＺｌ２として各々示される。当該ＤＡ変換器ＤＡＣの電流消費ＩＤＡＣは、デジタル入力信号ＤＳに依存する成分を含んでいる。存在する上記配線インピーダンスＺｌ１及びＺｌ２により、ここでは、実効電源電圧Ｕはデジタル入力信号ＤＳに依存する成分を伴って生じる。該ＤＡ変換器ＤＡＣが充分に高い電源除去比（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）を有さないと、上記実効電源電圧におけるデータ依存成分により、信号歪が生じると共に、多分、当該電子回路の他の部分に対するクロストークが生じるであろう。
【００３１】
図１４は、図１３に示すようなＤＡ変換器ＤＡＣを備える本発明による電子回路であって、電流補償回路ＣＭＰが付加されたような電子回路を示す。デジタル信号ＤＳは、上記ＤＡ変換器のみならず電流補償回路ＣＭＰにも供給される。該電流補償回路ＣＭＰの電源ラインは、第１電源接続端子ＶＳＳ及び第３電源接続端子ＶＤＤＨには接続されず、その代わりに、第１接続点１及び第２接続点２に各々接続されている。電流補償回路ＣＭＰの電流消費は、ＩＣＭＰで示されている。ＩＣＭＰの値は好ましくはＩＤＡＣの値よりも大幅に低くされるので、当該回路の全電流消費はさほど増加しない。しかしながら、電流補償回路ＣＭＰは、電流消費ＩＣＭＰがＤＡ変換器ＤＡＣの電流消費ＩＤＡＣのデータ依存成分と同じ大きさではあるが反対の位相のデータ依存成分を含むように設計されている。結果として、実効電源電圧Ｕは実質的にデータ依存成分を含まなくなる。
【００３２】
図１４の電子回路を、図１５、１６及び１７を参照して更に詳細に説明する。図１７において、図１とは対照的に、ＤＡ変換器ＤＡＣは第１電源接続点１及び第２電源接続点２に接続されているように図示されている。ＤＡ変換器ＤＡＣはスイッチング手段ＣＰＬと変換抵抗ＲＣＮＶ０ないしＲＣＮＶｎとを有している。スイッチング手段ＣＰＬは、ａ０ないしａｎで示されるデジタル信号ＤＳにより制御されるスイッチを有している。信号ａ０ないしａｎの論理値に応じて、上記変換抵抗は第１接続点１と出力端子ＯＵＴとの間に接続されるか、又は第２電源接続端子２と出力端子ＯＵＴとの間に接続される。図１７は、例示的に、変換抵抗ＲＣＮＶ０及びＲＣＮＶ１が第２電源接続点２と出力端子ＯＵＴとの間に接続された状態を示している。ＤＡ変換器ＤＡＣの電流消費ＩＤＡＣは、全ての変換抵抗ＲＣＮＶ０ないしＲＣＮＶｎが第１電源接続点１と出力端子ＯＵＴとの間に接続されるか、又は第２電源接続点２と出力端子ＯＵＴとの間に接続される場合に最小となる。電流消費ＩＤＡＣは、全ての他の状況では大きくなる。電流消費ＩＤＡＣは、等しい数の変換抵抗が第１接続点１と出力端子ＯＵＴとの間、及び第２電源接続点２と出力端子ＯＵＴとの間に接続される場合に最大となる。これに関しては、全ての変換抵抗が略同一の抵抗値を有すると仮定する。このように、電流消費ＩＤＡＣはデジタル信号ＤＳの値に依存する。図１６は、電流補償回路の一例を示し、該回路は本例ではＲＣＭＰ１ないしＲＣＭＰ３で示す３つの補償抵抗を有している。該電流補償回路は、更に、デジタル信号ＤＳにより制御されるスイッチ手段ＳＣＭＰを有している。デジタル信号ＤＳに応じて、或る数の補償抵抗が第１電源接続点１と第２電源接続点２との間に接続されたり、接続されなかったりする。電流消費ＩＣＭＰがデジタル信号ＤＳに依存することは明らかである。結果として、ＤＡ変換器ＤＡＣと電流補償回路ＣＭＰとが正しく相対的に寸法決めされれば、電流消費値ＩＤＡＣとＩＣＭＰとの和は一定となる。
【００３３】
寸法決めの方法を明瞭にするために、下記の仮定をする。出力端子ＯＵＴは無負荷であり、図１７に示す変換抵抗の数は４であり、図１６に示す補償抵抗の数は４であり、電源電圧は３ボルトであり、各変換抵抗の値は３０ｋΩであるとする。また、補償抵抗の値は１２０ｋΩとする。２つの状況を以下に考察する。
【００３４】
状況１においては、第１電源接続点１と出力端子ＯＵＴとの間に２つの変換抵抗が接続されると共に、第２電源接続点２と出力端子ＯＵＴとの間にも２つの変換抵抗が接続される。出力電圧ＵＯＵＴは１．５ボルトとなる。第１電源接続点１と第２電源接続点２との間に接続される全抵抗値は３０ｋΩとなる。電流消費ＩＤＡＣは１００μＡとなる。同時に、電流補償回路ＣＭＰには１２０ｋΩなる値を有し、第１電源接続点１と第２電源接続点２との間に接続される補償抵抗が３つ存在する。これにより、電流消費ＩＣＭＰは７５μＡに等しくなる。このように、電流消費値ＩＤＡＣとＩＣＭＰとの和は１７５μＡに等しくなる。
【００３５】
状況２においては、第２電源接続点２と出力端子ＯＵＴとの間に１つの変換抵抗が接続されると共に、第１電源接続点１と出力端子ＯＵＴとの間には３つの変換抵抗が接続される。出力電圧ＵＯＵＴは０．７５ボルトとなる。ＤＡ変換器ＤＡＣの第１電源接続点１と第２電源接続点２との間に接続される全抵抗値は４０ｋΩとなる。従って、電流消費ＩＤＡＣは７５μＡとなる。同時に、電流補償回路ＣＭＰには１２０ｋΩなる値を有し、第１電源接続点１と第２電源接続点２との間に接続される補償抵抗が４つ存在する。これにより、電流消費ＩＣＭＰは１００μＡに等しくなる。このように、電流消費値ＩＤＡＣとＩＣＭＰとの和は１７５μＡに等しくなる。
【００３６】
上記から、電流消費値ＩＤＡＣとＩＣＭＰとの和が一定であって、本例では１７５μＡに等しくなることが明らかである。
【００３７】
図１６に示すような抵抗を備える電流補償回路ＣＭＰに代えて、図１５に示すような電流源を備える電流補償回路ＣＭＰを使用することもできる。図１５は、例示的に、第１電源接続点１と第２電源接続点２との間に接続される３つの補償電流源ＩＣＭＰ１ないしＩＣＭＰ３を示している。デジタル信号ＤＳのデータ内容に依存して、これら補償電流源が或る基準電流を送出するか、又は、これら補償電流源の１若しくは幾つかがオフされる。
【００３８】
図１５に示す電流補償回路ＣＭＰの代替例として、補償電流源ＩＣＭＰ１ないしＩＣＭＰ３のうちの１つのみが一度にオンされるものとし、オンされる補償電流源ＩＣＭＰ１−ＩＣＭＰ３の数をデジタル信号ＤＳのデータ内容に依存させる代わりに、オンされた１つの補償電流源ＩＣＭＰ１−ＩＣＭＰ３により出力される電流の値がデジタル信号ＤＳのデータ内容に依存するようにすることもできる。
【００３９】
図１６に示す電流補償回路ＣＭＰの代替例として、補償抵抗ＲＣＭＰ１ないしＲＣＭＰ３のうちの１つのみが一度に第１電流接続点１と第２電源接続点２との間に接続されるものとし、第１電流接続点１と第２電源接続点２との間に接続される補償抵抗ＲＣＭＰ１−ＲＣＭＰ３の数をデジタル信号ＤＳのデータ内容に依存させる代わりに、接続された１つの補償抵抗ＲＣＭＰ１−ＲＣＭＰ３の値がデジタル信号ＤＳのデータ内容に依存するようにすることもできる。
【００４０】
上記電子回路は、個別部品を用いても、集積回路としても実施化することができる。例えばバイポーラトランジスタ又は電界効果トランジスタ等のトランジスタを上記電流源に使用することができる。
【図面の簡単な説明】
【図１】
図１は、本発明による電子回路の一実施例の回路図である。
【図２】
図２は、本発明による電子回路の他の実施例の回路図である。
【図３】
図３は、本発明による電子回路に使用するドライバの回路図である。
【図４】
図４は、本発明による電子回路の上記ドライバに使用する増幅器の回路図である。
【図５】
図５は、本発明による電子回路の上記ドライバに使用する増幅器の回路図である。
【図６】
図６は、本発明による電子回路の上記ドライバに使用する増幅器の回路図である。
【図７】
図７は、本発明による電子回路の上記ドライバに使用する増幅器の回路図である。
【図８】
図８は、本発明による電子回路の上記ドライバに使用する増幅器の回路図である。
【図９】
図９は、本発明による電子回路の上記ドライバに使用する増幅器の回路図である。
【図１０】
図１０は、本発明による電子回路の他の実施例の回路図である。
【図１１】
図１１は、本発明による電子回路の他の実施例の回路図である。
【図１２】
図１２は、本発明による電子回路の他の実施例の回路図である。
【図１３】
図１３は、本発明によるＤＡ変換器の電源接続点に対する寄生配線インピーダンスが記号的に示された簡略化された回路図である。
【図１４】
図１４は、本発明による電流補償手段が設けられているような、本発明によるＤＡ変換器を備える電子回路の他の実施例の回路図である。
【図１５】
図１５は、本発明による電流補償手段が設けられているような、本発明によるＤＡ変換器を備える電子回路の他の実施例の回路図である。
【図１６】
図１６は、本発明による電流補償手段が設けられているような、本発明によるＤＡ変換器を備える電子回路の他の実施例の回路図である。
【図１７】
図１７は、本発明による電流補償手段が設けられているような、本発明によるＤＡ変換器を備える電子回路の他の実施例の回路図である。
【国際公開パンフレット】
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