(57)【要約】本発明は、半導体基板上の絶縁層と、絶縁層中の少なくとも２つの金属配線（７・８）とを含んだ小型半導体構造に関するものである。半導体構造の隣り合う金属導体間の容量結合を低減することによって、小型半導体構造の製造を可能にするために、本発明の半導体デバイスは、絶縁層が、第１絶縁材料からなる所定の厚さの第１絶縁層（１）と、第１絶縁層（１）の上に配置された第２絶縁材料からなる所定の厚さの第２絶縁層（１０）とを含み、少なくとも２つの金属配線（７・８）が、第１絶縁層（１）から第２絶縁層（１０）に延び、第２絶縁材料の比誘電率が、第１絶縁材料のそれよりも低いことを特徴としている。
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【特許請求の範囲】
【請求項１】
半導体基板上の絶縁層と、絶縁層中の少なくとも２つの金属配線（７・８）とを含んだ半導体構造において、
上記絶縁層が、第１絶縁層材料からなる所定の厚さの第１絶縁層（１）と、第１絶縁層（１）の上に配置された第２絶縁材料からなる所定の厚さの第２絶縁層（１０）とを含み、少なくとも２つの金属配線（７・８）が、第１絶縁層（１）から第２絶縁層（１０）内に延び、第２絶縁材料の比誘電率が、第１絶縁材料の比誘電率よりも低いことを特徴とする半導体構造。
【請求項２】
上記第１絶縁層（１）がＳｉＯ２であることを特徴とする、請求項１に記載の半導体構造。
【請求項３】
上記第２絶縁層（１０）の比誘電率が３．９よりも低いことを特徴とする、請求項１に記載の半導体構造。
【請求項４】
半導体基板上の第１絶縁材料からなる第１絶縁層（１）と、絶縁層中の少なくとも２つの第２金属配線（７・８）とを備えた半導体構造の製造方法であって、
（ａ）半導体基板に、第１絶縁材料から第１絶縁層（１）を形成するステップと、
（ｂ）上記第１絶縁層（１）に、トレンチ（５）を形成する領域を規定するステップと、
（ｃ）上記トレンチ（５）を、第１絶縁層（１）にエッチングするステップと、
（ｄ）上記半導体構造を金属被膜することによって、トレンチ（５）に、少なくとも２つの金属配線（７・８）を形成し、これにより、第１絶縁層（１）のトレンチ（５）に金属（６）が充填されるステップと、
（ｅ）上記半導体構造を研磨することによって、第１絶縁層（１）の表面の金属被膜を除去し、金属（６）を主としてトレンチ（５）のみに残すステップとを有する方法において、
続いて、
（ｆ）上記少なくとも２つの金属配線（７・８）間の第１絶縁層（１）をエッチバックすることによって、少なくとも２つの金属配線（７・８）を、第１絶縁層（１）に隣接する領域上に突き出させるステップと、
（ｇ）上記半導体構造に、第１絶縁材料の比誘電率よりも低い比誘電率を有する第２絶縁材料からなる第２絶縁層（１０）を形成することによって、少なくとも２つの金属配線（７・８）を、第１絶縁層（１）から第２絶縁層（１０）内に延ばす、ステップとを特徴とする方法。
【請求項５】
上記絶縁層（１）を、適切なＣＶＤ法による酸化物の蒸着によって形成することを特徴とする、請求項４に記載の方法。
【請求項６】
上記上部絶縁層（１０）の比誘電率が、３．９よりも低いことを特徴とする、請求項４または５に記載の方法。
【発明の詳細な説明】
本発明は、小型半導体構造、および、この半導体構造の製造方法に関するものである。特に、本発明は、半導体基板上の絶縁層と、この絶縁層内に配置された少なくとも２つの金属配線とを備えた、半導体構造に関するものである。
このような半導体構造を「ダマシン技術（Ｄａｍａｓｃｅｎｅ−Ｔｅｃｈｎｉｋ）」によって製造する方法は、半導体基板に第１絶縁材料から絶縁層を形成するステップと、この第１絶縁材料からなる絶縁層にトレンチ形成領域を規定するステップと、第１絶縁材料からなる絶縁層にトレンチをエッチングするステップと、第１絶縁材料からなる絶縁層を金属被膜することによって少なくとも２つの金属配線を形成し、これにより、トレンチに金属が充填されるステップと、半導体構造を研磨することによって、第１絶縁材料からなる絶縁層の表面の金属被膜を除去するステップとを含んでいる。
【０００１】
このような半導体構造を「縮小」、つまり、構造幅を縮小し、さらに、配線間の間隔を最短にすることには、物理的な限界がある。構造幅を縮小すると、並列に延びる２つのトラック（Ｂａｈｎｅｎ）の電気結合が著しく増える。そして、この望ましくない寄生的影響を受けて、機能を破損させてしまう性能損失が生じる。特に、ワード線とビット線との間または隣り合う２つのワード線間に、容量結合、つまり信号損失が生じる。これら両方の影響を受けて、ＤＲＡＭ世代においても、回路速度の損失または機能性障害（例えば、ＢＬＣ：ビット線結合）が生じる。
【０００２】
従来、上記のような結合の影響に対して、半導体構造の設計を適合させることによる補償（例えば、ワード線およびビット線をより短く設計することによる補償）が行われてきた。しかし、結局、この補償は、所要面積を拡大させてしまうことになる。
【０００３】
本発明の目的は、半導体構造の隣り合う金属配線間の容量結合を弱め、かつ、小型の半導体構造（ｄｉｃｈｔｅｒ ｇｅｐａｃｋｔｅｎ Ｈａｌｂｌｅｉｔｅｒｓｔｒｕｋｔｕｒ）の製造を可能にすることにある。
【０００４】
この目的を、本発明の請求項１に記載の半導体構造、および、請求項４に記載のこのような半導体構造の製造方法によって達成する。本発明の有効な実施形態を、従属請求項に示す。
【０００５】
従来、誘電体（合金誘電体、ＩＭＤ）に用いられるＳｉＯ２の比誘電率は、ε＝３．９である。この結果、隣り合う配線間が一定の間隔より狭いとき、容量結合の影響が現れる。この容量結合は、比誘電率がε＜３．９であるＩＭＤのような新たな材料（いわゆる低誘電率層間絶縁材料）を用いることによって縮小できる。しかし、通常、既知の低誘電率層間絶縁材料は、温度４５０℃以下でしか安定でないので、誘電体（ＭＯ領域）を、最初からこの材料によって形成することはできない。なぜなら、誘電体の形成後、１回または複数回の熱処理工程（アニール）を、全プロセスを通じて規定されている方法で、比較的高温で行う必要があるからである。例えば注入後の熱処理（注入アニール）は、９６０℃で行われる。また、例えば、金属被膜後の熱処理は、８００℃で行われる。
【０００６】
続いて、ＳｉＯ２をエッチバックすることによって、ようやく、ＭＯ領域に対し、低誘電率層間絶縁材料を用いて金属配線間の誘電体を製造できるようになる。なお、ここでは、低誘電率層間絶縁材料の充填特性を利用する。
【０００７】
本発明の半導体構造の特徴は、絶縁層が、第１絶縁材料からなる所定の厚さの絶縁層と、第１絶縁層上に配置された第２絶縁材料からなる所定の厚さの第２絶縁層とを含み、少なくとも２つの金属配線が、第１絶縁層から第２絶縁層内に延び、第２絶縁材料の比誘電率が、第１絶縁材料のそれよりも低いという点にある。
【０００８】
したがって、このような半導体構造の製造方法では、配線間の第１絶縁層をエッチバックすることによって、少なくとも２つの金属配線を第１絶縁層に隣接する領域上に突き出させる。そして、半導体構造に第２絶縁材料からなる第２絶縁層を形成することによって、少なくとも２つの金属配線を、第１絶縁層から第２絶縁層に延ばす。ここで、第２絶縁材料の比誘電率は、第１絶縁材料のそれよりも低い。
【０００９】
本発明の有効な実施形態では、下部絶縁層は、ＳｉＯ２からなり、その比誘電率は３．９である。また、上部絶縁層の比誘電率は、特に、３．９よりも低い。
【００１０】
本発明の利点は、簡単に制御可能な工程（エッチング工程）のみを付加的に実施する必要があるものの、その他の点は、従来の方法と同程度のコストで行えるという点にある。
【００１１】
本発明の他の特徴および利点を、添付図面を参照しながら、有効な実施形態に関する以下の記載によって明らかにする。
【００１２】
図１Ａ〜図１Ｆは、それぞれ、各接触工程の間、または、「ダマシン技術」による配線の製造過程にある半導体構造を示す概略的断面図である。
図２Ａおよび図２Ｂは、それぞれ、従来技術にしたがった、２つの金属配線を備えた半導体構造を示す概略的断面図である。
図３Ａ〜図３Ｃは、それぞれ、２つの金属配線を備えた本発明の半導体構造を示す概略的断面図である。
【００１３】
集積回路の金属配線の製造には、ダマシン法を用いることが好ましい。ダマシン法では、初めに、合金誘電体（ＩＭＤ）を形成し、次に、ＩＭＤにトレンチをエッチングする。なお、このＩＭＤについては、Ｓｉ半導体基板を用いる場合には、適切なＣＶＤ蒸着によって形成することが好ましい。さらに、金属を半導体基板上の全域に蒸着することによって、トレンチに金属を充填する。次に、ＣＭＰまたはエッチバックによって、ＩＭＤの隆起した領域（ｅｒｈａｂｅｎｅｎ Ｂｅｒｅｉｃｈｅｎ）から金属を再び除去する。
【００１４】
図１Ａ〜図１Ｆに、典型的なデュアルダマシン法の各工程を概略的に示す。まず、図１Ａに、絶縁層１（灰色の面）を示す。この絶縁層１には、その下に位置する半導体（図示せず）に接続するための、開口部（接触開口部）２が備えられている。この開口部をエッチングによって形成した後、半導体構造を加熱３によって熱処理する（図１Ｂ）。この「アニール工程」については、温度８００℃〜９６０℃で行う。次に、リソグラフィーによって半導体構造上にマスクを形成する。このマスクによって、トレンチまたは他の開口部をエッチングする（図１ＣのＭＯリソグラフィー工程）領域を規定する。エッチング後、図１Ｄに示したマスク窓４内に、トレンチ５または拡張した開口部２を形成する。続いて、マスク４を除去し、半導体構造を金属被膜する。つまり、金属（タングステン）で完全に覆う。ただし、金属を必要とする部位は、トレンチ５または接触窓２のみである。このため、余分な金属を、化学的機械研磨（ＣＭＰ）によって再び除去する。これにより、最終的に、図１Ｆのような、２つの金属配線７・８を備えた半導体構造が形成される。
【００１５】
図２Ａに示した半導体構造の形成では、図１を用いて示したように、２つの配線を絶縁層に形成する。さらに、第１絶縁材料からなる第１絶縁層１を半導体基板（図示せず）上に形成し、この第１絶縁層１に、トレンチ５を形成するための窓を規定する。また、第１絶縁層１にトレンチ５をエッチングし、半導体構造を金属被膜することによって、トレンチ５に２つの金属配線７・８を形成する。この結果、第１絶縁層１のトレンチ５が、金属６の充填された状態となる。次に、半導体構造を研磨して、第１絶縁層１の表面の金属被膜６を除去し、金属６を主としてトレンチ５のみに残す。
【００１６】
こうして形成された半導体構造は、半導体基板（図示せず）上の絶縁層１と、その中の少なくとも２つの金属配線７・８とを含んでいる。
【００１７】
図２Ｂに、第１絶縁体材料９を覆っている第２層を蒸着した後の半導体構造を示す。なお、明確さのために、第１絶縁体材料の第１層および第２層を、点線によって区別しているが、下部絶縁層１および上部絶縁層９は、通常、ほぼ均質である。また、両配線７・８の上部エッジ間に示した矢印（両方向を指す矢印）は、相互の容量結合を示している。この結合によって、配線７・８の実装密度を高められなくなる。なぜなら、両配線間の間隔を所定値より狭くすると、上記の結合によって、一方または両方の配線上の信号が妨害されるからである。
【００１８】
それにも関わらず、実装密度を従来技術のそれよりも高くするために、本発明では、図３Ａ〜３Ｃに示すような方法をとる。
【００１９】
図３Ａに示した構造（この構造は図２Ａの半導体構造と同じである）を完成させた後、半導体構造を覆うための第２絶縁層を蒸着（Ａｕｆｂｒｉｎｇｅｎ）する前に、第１絶縁層１を選択的にエッチバックする。つまり、絶縁層１を、トレンチ５間のみで除去する。なお、金属配線７・８は、このエッチングの影響を基本的には受けない。そして、第１絶縁層１が所定の厚さしかなく、少なくとも２つの金属配線７・８がそれらに隣接する第１絶縁層１の領域よりも突き出た（図３Ｂ）直後に、半導体構造上に、第２絶縁体材料からなる第２絶縁層１０を形成する。これによって、少なくとも２つの金属配線７・８の上部は、第２絶縁体材料からなる第２絶縁層１０内に埋設される。言い換えれば、第１絶縁層１の配線は、第１絶縁層１から第２絶縁層１０内へと延びることになる。この第２絶縁層１０を、図３Ｃにハッチングで示している。
【００２０】
ここで、第２絶縁体材料として、両配線７・８間の容量結合を低減するために、第１絶縁体材料よりも比誘電率の低い材料を選択する。特に、ＳｉＯ２の比誘電率が３．９であるのに対して、３．９よりも低い比誘電率を有する材料を選択する。
【００２１】
こうして形成された図３ｃに示す半導体構造は、図２ｂに示す半導体構造に類似しており、半導体基板（図示せず）上の第１絶縁層と、その中の少なくとも２つの金属配線７・８とを含んでいる。また、所定の厚さの第２絶縁層１０（ハッチングした領域）を、第１絶縁層１上に配置している。しかし、従来技術との差異については、本発明の半導体構造の場合、所定の厚さの第１絶縁層１（灰色の領域）のみが第１絶縁体材料からなる一方、第２絶縁層１０は、第１絶縁体材料の比誘電率よりも低い（好ましくは３未満の比誘電率を有する）、第２絶縁体材料からなるという点にある。さらに、第２金属配線７・８は、従来技術と異なって、第１絶縁層１から第２絶縁層１０内に延びている。
【００２２】
なお、第２絶縁体材料における、比誘電率が低いという特性以外の特性として、第２絶縁層１０を形成する場合、例えば突き出た金属１側面（Ｍｅｔａｌｌ−１−Ｆｌａｎｋｅｎ）によって生じてしまう合金誘電層中のホール部分または隙間を防止できることを挙げられる。このために、現在開発されており、非常に小さな空洞も非常によく充填できる充填（隙間充填）材料を使用する（特に内臓ＤＲＡＭ素子の場合）。
【００２３】
なお、半導体構造の表面は、最終的には研磨される。従って、この表面は、ほぼ平面である。
【図面の簡単な説明】
【図１Ａ】
各接触工程の間、または、「ダマシン技術」による配線の製造過程にある半導体構造を示す概略的断面図である。
【図１Ｂ】
各接触工程の間、または、「ダマシン技術」による配線の製造過程にある半導体構造を示す概略的断面図である。
【図１Ｃ】
各接触工程の間、または、「ダマシン技術」による配線の製造過程にある半導体構造を示す概略的断面図である。
【図１Ｄ】
各接触工程の間、または、「ダマシン技術」による配線の製造過程にある半導体構造を示す概略的断面図である。
【図１Ｅ】
各接触工程の間、または、「ダマシン技術」による配線の製造過程にある半導体構造を示す概略的断面図である。
【図１Ｆ】
各接触工程の間、または、「ダマシン技術」による配線の製造過程にある半導体構造を示す概略的断面図である。
【図２Ａ】
従来技術にしたがった、２つの金属配線を備えた半導体構造を示す概略的断面図である。
【図２Ｂ】
従来技術にしたがった、２つの金属配線を備えた半導体構造を示す概略的断面図である。
【図３Ａ】
２つの金属配線を備えた本発明の半導体構造を示す概略的断面図である。
【図３Ｂ】
２つの金属配線を備えた本発明の半導体構造を示す概略的断面図である。
【図３Ｃ】
２つの金属配線を備えた本発明の半導体構造を示す概略的断面図である。
【符号の説明】
１　　　　　第１（ＳｉＯ２）絶縁体材料の第１層
２　　　　　絶縁層を貫通する開口部
３　　　　　加熱
４　　　　　絶縁層上の露光マスク
５　　　　　拡張され貫通した開口部／トレンチ
６　　　　　金属
７　　　　　第１金属配線
８　　　　　第２金属配線
９　　　　　第１（ＳｉＯ２）絶縁体材料の第２層
１０　　　　第２（低ｋ）絶縁体材料の層
【国際公開パンフレット】
2004515079.tif 000003
2004515079.tif 000004
2004515079.tif 000005
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【国際公開パンフレット（コレクトバージョン）】
2004515079.tif 000016
2004515079.tif 000017
【手続補正書】
【提出日】平成14年9月12日(2002.9.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【書類名】明細書
【発明の名称】半導体構造の製造方法
【特許請求の範囲】
【請求項１】
半導体基板上の第１絶縁材料からなる第１絶縁層（１）と、絶縁層中の少なくとも２つの第２金属配線（７・８）とを備えた半導体構造の製造方法であって、
（ａ）半導体基板に、第１絶縁材料から第１絶縁層（１）を形成するステップと、
（ｂ）上記第１絶縁層（１）に、トレンチ（５）を形成する領域を規定するステップと、
（ｃ）上記トレンチ（５）を、第１絶縁層（１）にエッチングするステップと、
（ｄ）上記半導体構造を金属被膜することによって、トレンチ（５）に、少なくとも２つの金属配線（７・８）を形成し、これにより、第１絶縁層（１）のトレンチ（５）に金属（６）が充填されるステップと、
（ｅ）上記半導体構造を研磨することによって、第１絶縁層（１）の表面の金属被膜を除去し、金属（６）を主としてトレンチ（５）のみに残すステップと、
（ｆ）上記少なくとも２つの金属配線（７・８）間の第１絶縁層（１）をエッチバックすることによって、少なくとも２つの金属配線（７・８）を、第１絶縁層（１）に隣接する領域上に突き出させるステップと、
（ｇ）上記半導体構造に、第１絶縁材料の比誘電率よりも低い比誘電率を有する第２絶縁材料からなる第２絶縁層（１０）を形成することによって、少なくとも２つの金属配線（７・８）を、第１絶縁層（１）から第２絶縁層（１０）内に延ばすステップとを有する方法。
【請求項２】
上記絶縁層（１）を、適切なＣＶＤ法による酸化物の蒸着によって形成することを特徴とする、請求項１に記載の方法。
【請求項３】
上記上部絶縁層（１０）の比誘電率が、３．９よりも低いことを特徴とする、請求項１または２に記載の方法。
【発明の詳細な説明】
本発明は、半導体基板上の絶縁層と、この絶縁層内に配置された少なくとも２つの金属配線とを備えた、半導体構造に関するものである。また、本発明では、「ダマシン技術（Ｄａｍａｓｃｅｎｅ−Ｔｅｃｈｎｉｋ）」が用いられる。
【０００１】
このような半導体構造を「縮小」、つまり、構造幅を縮小し、さらに、配線間の間隔を最短にすることには、物理的な限界がある。構造幅を縮小すると、並列に延びる２つのトラック（Ｂａｈｎｅｎ）の電気結合が著しく増える。そして、この望ましくない寄生的影響を受けて、機能を破損させてしまう性能損失が生じる。特に、ワード線とビット線との間または隣り合う２つのワード線間に、容量結合、つまり信号損失が生じる。これら両方の影響を受けて、ＤＲＡＭ世代においても、回路速度の損失または機能性障害（例えば、ＢＬＣ：ビット線結合）が生じる。
【０００２】
従来、上記のような結合の影響に対して、半導体構造の設計を適合させることによる補償（例えば、ワード線およびビット線をより短く設計することによる補償）が行われてきた。しかし、結局、この補償は、所要面積を拡大させてしまうことになる。
【０００３】
本発明の目的は、半導体構造の隣り合う金属配線間の容量結合を弱め、かつ、小型の半導体構造（ｄｉｃｈｔｅｒ ｇｅｐａｃｋｔｅｎ Ｈａｌｂｌｅｉｔｅｒｓｔｒｕｋｔｕｒ）の製造を可能にすることにある。
【０００４】
この目的を、本発明の請求項１に記載の半導体構造の製造方法によって達成する。本発明の有効な実施形態を、従属請求項に示す。
【０００５】
従来、誘電体（合金誘電体、ＩＭＤ）に用いられるＳｉＯ２の比誘電率は、ε＝３．９である。この結果、隣り合う配線間が一定の間隔より狭いとき、容量結合の影響が現れる。この容量結合は、比誘電率がε＜３．９であるＩＭＤのような新たな材料（いわゆる低誘電率層間絶縁材料）を用いることによって縮小できる。しかし、通常、既知の低誘電率層間絶縁材料は、温度４５０℃以下でしか安定でないので、誘電体（ＭＯ領域）を、最初からこの材料によって形成することはできない。なぜなら、誘電体の形成後、１回または複数回の熱処理工程（アニール）を、全プロセスを通じて規定されている方法で、比較的高温で行う必要があるからである。例えば注入後の熱処理（注入アニール）は、９６０℃で行われる。また、例えば、金属被膜後の熱処理は、８００℃で行われる。
【０００６】
続いて、ＳｉＯ２をエッチバックすることによって、ようやく、ＭＯ領域に対し、低誘電率層間絶縁材料を用いて金属配線間の誘電体を製造できるようになる。なお、ここでは、低誘電率層間絶縁材料の充填特性を利用する。
【０００７】
したがって、半導体構造の製造方法では、配線間の第１絶縁層をエッチバックすることによって、少なくとも２つの金属配線を第１絶縁層に隣接する領域上に突き出させる。そして、半導体構造に第２絶縁材料からなる第２絶縁層を形成することによって、少なくとも２つの金属配線を、第１絶縁層から第２絶縁層に延ばす。ここで、第２絶縁材料の比誘電率は、第１絶縁材料のそれよりも低い。
【０００８】
本発明の有効な実施形態では、下部絶縁層は、ＳｉＯ２からなり、その比誘電率は３．９である。また、上部絶縁層の比誘電率は、特に、３．９よりも低い。
【０００９】
本発明の利点は、簡単に制御可能な工程（エッチング工程）のみを付加的に実施する必要があるものの、その他の点は、従来の方法と同程度のコストで行えるという点にある。
【００１０】
本発明の他の特徴および利点を、添付図面を参照しながら、有効な実施形態に関する以下の記載によって明らかにする。
【００１１】
図１Ａ〜図１Ｆは、それぞれ、各接触工程の間、または、「ダマシン技術」による配線の製造過程にある半導体構造を示す概略的断面図である。
図２Ａおよび図２Ｂは、それぞれ、従来技術にしたがった、２つの金属配線を備えた半導体構造を示す概略的断面図である。
図３Ａ〜図３Ｃは、それぞれ、２つの金属配線を備えた本発明の半導体構造を示す概略的断面図である。
【００１２】
集積回路の金属配線の製造には、ダマシン法を用いることが好ましい。ダマシン法では、初めに、合金誘電体（ＩＭＤ）を形成し、次に、ＩＭＤにトレンチをエッチングする。なお、このＩＭＤについては、Ｓｉ半導体基板を用いる場合には、適切なＣＶＤ蒸着によって形成することが好ましい。さらに、金属を半導体基板上の全域に蒸着することによって、トレンチに金属を充填する。次に、ＣＭＰまたはエッチバックによって、ＩＭＤの隆起した領域（ｅｒｈａｂｅｎｅｎ Ｂｅｒｅｉｃｈｅｎ）から金属を再び除去する。
【００１３】
図１Ａ〜図１Ｆに、典型的なデュアルダマシン法の各工程を概略的に示す。まず、図１Ａに、絶縁層１（灰色の面）を示す。この絶縁層１には、その下に位置する半導体（図示せず）に接続するための、開口部（接触開口部）２が備えられている。この開口部をエッチングによって形成した後、半導体構造を加熱３によって熱処理する（図１Ｂ）。この「アニール工程」については、温度８００℃〜９６０℃で行う。次に、リソグラフィーによって半導体構造上にマスクを形成する。このマスクによって、トレンチまたは他の開口部をエッチングする（図１ＣのＭＯリソグラフィー工程）領域を規定する。エッチング後、図１Ｄに示したマスク窓４内に、トレンチ５または拡張した開口部２を形成する。続いて、マスク４を除去し、半導体構造を金属被膜する。つまり、金属（タングステン）で完全に覆う。ただし、金属を必要とする部位は、トレンチ５または接触窓２のみである。このため、余分な金属を、化学的機械研磨（ＣＭＰ）によって再び除去する。これにより、最終的に、図１Ｆのような、２つの金属配線７・８を備えた半導体構造が形成される。
【００１４】
図２Ａに示した半導体構造の形成では、図１を用いて示したように、２つの配線を絶縁層に形成する。さらに、第１絶縁材料からなる第１絶縁層１を半導体基板（図示せず）上に形成し、この第１絶縁層１に、トレンチ５を形成するための窓を規定する。また、第１絶縁層１にトレンチ５をエッチングし、半導体構造を金属被膜することによって、トレンチ５に２つの金属配線７・８を形成する。この結果、第１絶縁層１のトレンチ５が、金属６の充填された状態となる。次に、半導体構造を研磨して、第１絶縁層１の表面の金属被膜６を除去し、金属６を主としてトレンチ５のみに残す。
【００１５】
こうして形成された半導体構造は、半導体基板（図示せず）上の絶縁層１と、その中の少なくとも２つの金属配線７・８とを含んでいる。
【００１６】
図２Ｂに、第１絶縁体材料９を覆っている第２層を蒸着した後の半導体構造を示す。なお、明確さのために、第１絶縁体材料の第１層および第２層を、点線によって区別しているが、下部絶縁層１および上部絶縁層９は、通常、ほぼ均質である。また、両配線７・８の上部エッジ間に示した矢印（両方向を指す矢印）は、相互の容量結合を示している。この結合によって、配線７・８の実装密度を高められなくなる。なぜなら、両配線間の間隔を所定値より狭くすると、上記の結合によって、一方または両方の配線上の信号が妨害されるからである。
【００１７】
それにも関わらず、実装密度を従来技術のそれよりも高くするために、本発明では、図３Ａ〜３Ｃに示すような方法をとる。
【００１８】
図３Ａに示した構造（この構造は図２Ａの半導体構造と同じである）を完成させた後、半導体構造を覆うための第２絶縁層を蒸着（Ａｕｆｂｒｉｎｇｅｎ）する前に、第１絶縁層１を選択的にエッチバックする。つまり、絶縁層１を、トレンチ５間のみで除去する。なお、金属配線７・８は、このエッチングの影響を基本的には受けない。そして、第１絶縁層１が所定の厚さしかなく、少なくとも２つの金属配線７・８がそれらに隣接する第１絶縁層１の領域よりも突き出た（図３Ｂ）直後に、半導体構造上に、第２絶縁体材料からなる第２絶縁層１０を形成する。これによって、少なくとも２つの金属配線７・８の上部は、第２絶縁体材料からなる第２絶縁層１０内に埋設される。言い換えれば、第１絶縁層１の配線は、第１絶縁層１から第２絶縁層１０内へと延びることになる。この第２絶縁層１０を、図３Ｃにハッチングで示している。
【００１９】
ここで、第２絶縁体材料として、両配線７・８間の容量結合を低減するために、第１絶縁体材料よりも比誘電率の低い材料を選択する。特に、ＳｉＯ２の比誘電率が３．９であるのに対して、３．９よりも低い比誘電率を有する材料を選択する。
【００２０】
こうして形成された図３ｃに示す半導体構造は、図２ｂに示す半導体構造に類似しており、半導体基板（図示せず）上の第１絶縁層と、その中の少なくとも２つの金属配線７・８とを含んでいる。また、所定の厚さの第２絶縁層１０（ハッチングした領域）を、第１絶縁層１上に配置している。しかし、従来技術との差異については、本発明の半導体構造の場合、所定の厚さの第１絶縁層１（灰色の領域）のみが第１絶縁体材料からなる一方、第２絶縁層１０は、第１絶縁体材料の比誘電率よりも低い（好ましくは３未満の比誘電率を有する）、第２絶縁体材料からなるという点にある。さらに、第２金属配線７・８は、従来技術と異なって、第１絶縁層１から第２絶縁層１０内に延びている。
【００２１】
なお、第２絶縁体材料における、比誘電率が低いという特性以外の特性として、第２絶縁層１０を形成する場合、例えば突き出た金属１側面（Ｍｅｔａｌｌ−１−Ｆｌａｎｋｅｎ）によって生じてしまう合金誘電層中のホール部分または隙間を防止できることを挙げられる。このために、現在開発されており、非常に小さな空洞も非常によく充填できる充填（隙間充填）材料を使用する（特に内臓ＤＲＡＭ素子の場合）。
【００２２】
なお、半導体構造の表面は、最終的には研磨される。従って、この表面は、ほぼ平面である。
【図面の簡単な説明】
【図１Ａ】
各接触工程の間、または、「ダマシン技術」による配線の製造過程にある半導体構造を示す概略的断面図である。
【図１Ｂ】
各接触工程の間、または、「ダマシン技術」による配線の製造過程にある半導体構造を示す概略的断面図である。
【図１Ｃ】
各接触工程の間、または、「ダマシン技術」による配線の製造過程にある半導体構造を示す概略的断面図である。
【図１Ｄ】
各接触工程の間、または、「ダマシン技術」による配線の製造過程にある半導体構造を示す概略的断面図である。
【図１Ｅ】
各接触工程の間、または、「ダマシン技術」による配線の製造過程にある半導体構造を示す概略的断面図である。
【図１Ｆ】
各接触工程の間、または、「ダマシン技術」による配線の製造過程にある半導体構造を示す概略的断面図である。
【図２Ａ】
従来技術にしたがった、２つの金属配線を備えた半導体構造を示す概略的断面図である。
【図２Ｂ】
従来技術にしたがった、２つの金属配線を備えた半導体構造を示す概略的断面図である。
【図３Ａ】
２つの金属配線を備えた本発明の半導体構造を示す概略的断面図である。
【図３Ｂ】
２つの金属配線を備えた本発明の半導体構造を示す概略的断面図である。
【図３Ｃ】
２つの金属配線を備えた本発明の半導体構造を示す概略的断面図である。
【符号の説明】
１　　　　　第１（ＳｉＯ２）絶縁体材料の第１層
２　　　　　絶縁層を貫通する開口部
３　　　　　加熱
４　　　　　絶縁層上の露光マスク
５　　　　　拡張され貫通した開口部／トレンチ
６　　　　　金属
７　　　　　第１金属配線
８　　　　　第２金属配線
９　　　　　第１（ＳｉＯ２）絶縁体材料の第２層
１０　　　　第２（低ｋ）絶縁体材料の層
【国際調査報告】
2004515079.tif 000018
2004515079.tif 000019
2004515079.tif 000020
2004515079.tif 000021
2004515079.tif 000022
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