(57)【要約】半導体（１０）上のメモリシステム（２６）は、その半導体上に形成されたテスト部品（１２，１４，１６）によってテストされる。プログラム可能クロック信号発生器（１２）は、外部クロック信号を受信し、受信外部クロック信号の所定倍数の周波数を有する出力クロック信号を発生する。カウンタ（１４）は、前記クロック信号発生器からの出力クロック信号を受信し、前記受信外部クロック信号の所定倍数までの周期性２進カウントを有する出力信号を発生する。プログラム可能ルックアップメモリ（１６）内のメモリ場所は、前記メモリシステムをテストするための別々のコマンドを格納する。このプログラム可能ルックアップメモリは、選択的な遠隔で発生された２進符号化アドレス信号（２１ａ乃至２１ｎ）のそれぞれを受信して、それぞれ別の所定のルックアップメモリ部（３０乃至３７）をアクセスすると共に、前記カウンタからの２進出力信号を受信して、前記それぞれ別の所定のルックアップメモリ部内の別々のメモリ場所を順次アクセスする。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリシステムを有する第１部分と、プログラム可能クロックおよびテストコマンド信号発生器を有する第２部分とからなる半導体であって、
クロック入力端子と出力端子とを備え、前記出力端子において、前記クロック入力端子に加えられた外部クロック信号の選択所定倍数である周波数を有するクロック出力信号を発生するようになっているプログラム可能クロック信号発生器と、
前記プログラム可能クロック信号発生器の出力端子に接続された入力と、少なくとも一つの出力端子とを有し、前記少なくとも一つの出力端子において、前記プログラム可能クロック信号発生器によって発生された外部クロック出力信号の周波数の倍数に相当するカウント数を有する周期性２進カウントを発生するカウンタと、
プログラム可能ルックアップメモリであって、前記メモリシステムの所定部分をテストするための別々のコマンドを格納するためのメモリ場所を備えると共に、（ａ）前記カウンタからの周期性２進カウントを受信するために接続された少なくとも一つの第１入力端子と、（ｂ）前記カウンタからの２進カウントと組み合わされて前記ルックアップメモリ内の所定メモリ場所をアクセスする遠隔で発生された符号化された２進アドレス入力信号を受信するために接続された複数の第２入力端子と、（ｃ）前記メモリシステムのテストが前記プログラム可能クロック信号発生器からの出力クロック信号の速度で達成されるように前記メモリシステムの所定入力に接続された少なくとも一つの出力端子と、を備えたプログラム可能ルックアップメモリと、
を備えたことを特徴とする半導体。
【請求項２】
前記プログラム可能ルックアップメモリの複数の第２入力端子において受信される遠隔で発生された符号化された２進アドレス入力信号が、前記プログラム可能クロック信号発生器からの出力クロック信号の周波数よりも小さい周波数を有することを特徴とする請求項１の半導体。
【請求項３】
前記プログラム可能ルックアップメモリの複数の第２入力端子において受信される遠隔で発生された符号化された２進アドレス入力信号が、所定のメモリ場所セットをアドレス指定し、前記プログラム可能ルックアップメモリの前記少なくとも一つの第１入力端子において受信される周期性２進カウントが、前記プログラム可能ルックアップメモリの複数の第２入力端子において受信されるアドレスに関する前記所定のメモリ場所セットのメモリ場所をアドレス指定することを特徴とする請求項１の半導体。
【請求項４】
前記プログラム可能クロック信号発生器が、前記受信外部クロック信号の選択所定倍数の周波数を有する出力クロック信号を選択的に発生するようになっている遅延ロックループ（ＤＬＬ）であることを特徴とする請求項１の半導体。
【請求項５】
前記プログラム可能クロック信号発生器によって選択的に発生された受信外部クロック信号の周波数の選択倍数が２ｎの２進値であり、ｎ・１であることを特徴とする請求項１の半導体。
【請求項６】
前記カウンタが、その入力において受信した前記プログラム可能クロック信号発生器からの出力クロック信号に応答して、前記プログラム可能クロック信号発生器によって発生された受信外部クロック信号の所定の２ｎの２進倍数を表す連続２進カウントを、前記プログラム可能ルックアップメモリへｎ個のリード線を通じて発生し、ｎ・１であることを特徴とする請求項１の半導体。
【請求項７】
前記プログラム可能クロック信号発生器が、その出力端子における出力クロック信号を、そのクロック入力端子において受信した外部クロック信号の周波数変化に応じて、自動的に変更することを特徴とする請求項１の半導体。
【請求項８】
メモリシステムを有する第１部分と、プログラム可能クロックおよびテストコマンド信号発生器を有する第２部分とからなるメモリチップであって、
クロック入力端子と出力端子とを備え、前記出力端子において、前記クロック入力端子に加えられた外部クロック信号の選択所定倍数である周波数を有するクロック出力信号を発生するようになっているプログラム可能遅延ロックループ（ＤＬＬ）と、
前記ＤＬＬの出力端子に接続された入力と、少なくとも一つの出力端子とを有し、前記少なくとも一つの出力端子において、前記ＤＬＬによって発生された外部クロック出力信号の周波数の倍数に相当するカウント数を有する周期性２進カウントを発生するカウンタと、
プログラム可能ルックアップメモリであって、前記メモリシステムの所定部分をテストするための別々のコマンドを格納するための複数のメモリ場所を備えると共に、（ａ）前記カウンタからの周期性２進カウントを受信するために接続された少なくとも一つの第１入力端子と、（ｂ）前記カウンタからの２進カウントと組み合わされて前記ルックアップメモリ内の所定メモリ場所をアクセスする遠隔で発生された符号化された２進アドレス入力信号を受信するために接続された複数の第２入力端子と、（ｃ）前記メモリシステムのテストが前記ＤＬＬからの出力クロック信号の速度で達成されるように前記メモリシステムの所定入力に接続された少なくとも一つの出力端子と、を備えたプログラム可能ルックアップメモリと、
を備えたことを特徴とするメモリチップ。
【請求項９】
前記ＤＬＬによって選択的に発生された受信外部クロック信号の倍数が２ｎの２進値であり、ｎ・１であることを特徴とする請求項８のメモリチップ。
【請求項１０】
前記カウンタが、前記ＤＬＬからの出力クロック信号に応答して、前記ＤＬＬによって発生された受信外部クロック信号の所定の２ｎの２進倍数を表す連続２進カウントを、前記プログラム可能ルックアップメモリへｎ個のリード線を通じて発生し、ｎ・１であることを特徴とする請求項８のメモリチップ。
【請求項１１】
前記プログラム可能クロック信号発生器が、その出力端子における出力クロック信号を、そのクロック入力端子において受信した外部クロック信号の周波数変化に応じて、自動的に変更することを特徴とする請求項８のメモリチップ。
【請求項１２】
第１部分にメモリシステム、第２部分にプログラム可能クロックおよびテストコマンド信号発生器を有する半導体をテストする方法であって、
（ａ）前記プログラム可能クロックおよびテストコマンド信号発生器の中のプログラム可能クロック信号発生器の出力に、プログラム可能クロック信号発生器の入力における受信外部クロック信号の所定倍数である周波数を有する出力クロック信号を選択的に発生し、
（ｂ）カウンタの入力において受信された前記プログラム可能クロック信号発生器からの出力クロック信号に応じて、前記ステップ（ａ）における前記プログラム可能クロック信号発生器によって選択的に発生された、受信外部クロック信号の所定倍数に相当するカウント数を有する周期性２進カウントを有する出力信号を、前記カウンタの出力に発生し、
（ｃ）メモリシステムをテストするための別コマンドを、複数のメモリ場所を有するプログラム可能ルックアップメモリ内に格納し、
（ｄ）前記プログラム可能ルックアップ内の複数のメモリ場所を、（１）前記プログラム可能ルックアップの複数の第１入力端子において受信された選択的外部２進符号化アドレス信号であって、それぞれ別の２進符号化外部アドレス信号が別の所定メモリ場所部をアクセスするために用いられる信号と、（２）アドレス指定された別々の所定メモリ場所部内の別々のメモリ場所を前記プログラム可能クロック信号発生器からの出力クロック信号の速度で順次アクセスするための少なくとも一つの第２入力端子におけるカウンタ受信器からの出力信号の、それぞれを用いてアドレス指定する、
ことを特徴とする方法。
【請求項１３】
前記ステップ（ａ）のプログラム可能クロック信号発生器が、その入力において受信した外部クロック信号の所定倍数である出力クロック信号をその出力において選択的に発生するようになっている遅延クロックループ（ＤＬＬ）であることを特徴とする請求項１２の方法。
【請求項１４】
前記プログラム可能クロック信号発生器によって選択的に発生された受信外部クロック信号の倍数が２ｎの２進値を有し、ｎ・１であることを特徴とする請求項１２の方法。
【請求項１５】
前記ステップ（ｂ）のカウンタが、前記プログラム可能クロック信号発生器からの出力クロック信号に応答して、前記プログラム可能クロック信号発生器によって発生された受信外部クロック信号の所定の２ｎの２進倍数を表す連続２進カウントを、前記プログラム可能ルックアップメモリの前記一つの第２入力へｎ個のリード線を通じて発生し、ｎ・１であることを特徴とする請求項１２の方法。
【請求項１６】
前記ステップ（ａ）のプログラム可能クロック信号発生装置が、前記出力クロック信号を、前記受信外部クロック信号の周波数変化に応じて、自動的に変更することを特徴とする請求項１２の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）やランバス・ダイナミック・メモリなどのメモリの高速テストを、ＳＤＲＡＭの高動作速度よりも遅い速度で動作する現在入手可能な外部メモリテスタを用いて可能にするオンチップ回路に関する。
【背景技術】
【０００２】
新規ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）チップの製造においては、ＤＲＡＭチップは一般に、後日使用されるときに適正な動作を保証するために、種々のテストが行われることになっている。従来、ＤＲＡＭチップは、種々のベンダーから簡単に入手可能な、この分野でよく知られているメモリテスタとバーンイン（ＢＩ）オーブンまたはそのいずれかを用いてテストされる。バーンインテストにおいては、ＤＲＡＭチップはオーブンの中で加熱されるので、チップとその部品が応力を受けることになり、通常の動作状態の間に発生する可能性のある故障を検出することができる。バーンインテストの間、印加される外部電圧の上昇に追随するように内部電圧を変化させることができることは明らかである。例えば同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）やランバス・ダイナミック・メモリなどのそのような新規ＤＲＡＭチップは、１００ＭＨｚから１ＧＨＺの速度を有する高速インターフェースを有している。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のテスト装置の問題点は、現在のメモリテスタとバーンインオーブンが、単に、新規ＤＲＡＭによって使用される低速度の狭い範囲をカバーするだけの５ＭＨｚから２００ＭＨｚのテスト速度を与えることができるだけであるという点にある。
【０００４】
ＤＲＡＭをその最大速度でテストできるように、新規ＤＲＡＭに与えられる速度と現在入手可能なテスト装置の間のギャップを少なくともカバーするテスト装置を提供することが望ましい。
【課題を解決するための手段】
【０００５】
本発明は、例えば同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）チップやランバス・ダイナミック・メモリ・チップの上のメモリの高速テストを、ＳＤＲＡＭの高動作速度よりも遅い速度で動作する現在入手可能な外部メモリテスタを用いて可能にするオンチップ回路に向けられている。
【０００６】
第１の装置面から見ると、本発明は、メモリシステムを有する第１部分と、プログラム可能クロックおよびテストコマンド信号発生器を有する第２部分とからなる半導体である。プログラム可能クロックおよびテストコマンド信号発生器は、プログラム可能クロック信号発生器と、カウンタと、プログラム可能ルックアップメモリとを備えている。プログラム可能クロック信号発生器は、クロック入力端子と出力端子を備え、その出力端子において、前記クロック入力端子に加えられた外部クロック信号の選択所定倍数である周波数を有するクロック出力信号を発生するようになっている。カウンタは、プログラム可能クロック信号発生器の出力端子に接続された入力と、少なくとも一つの出力端子を有している。カウンタは、その少なくとも一つの出力端子において、プログラム可能クロック信号発生器によって発生された外部クロック出力信号の周波数の倍数に相当するカウント数を有する周期性２進カウントを発生するようになっている。プログラム可能ルックアップメモリは、メモリシステムの所定部分をテストするための別々のコマンドを格納するためのメモリ場所を備えている。プログラム可能ルックアップメモリは更に、（ａ）カウンタからの周期性２進カウントを受信するために接続された少なくとも一つの第１入力端子と、（ｂ）カウンタからの２進カウントと組み合わされてそのルックアップメモリ内の所定メモリ場所をアクセスする遠隔で発生された符号化された２進アドレス入力信号を受信するために接続された複数の第２入力端子と、（ｃ）メモリシステムのテストがプログラム可能クロック信号発生器からの出力クロック信号の速度で達成されるようにメモリシステムの所定入力に接続された少なくとも一つの出力端子とを備えている。
【０００７】
第２の装置面から見ると、本発明は、メモリシステムを有する第１部分と、プログラム可能クロックおよびテストコマンド信号発生器を有する第２部分とからなるメモリチップである。プログラム可能クロックおよびテストコマンド信号発生器は、プログラム可能遅延ロックループ（ＤＬＬ）と、カウンタと、プログラム可能ルックアップメモリとを備えている。プログラム可能遅延ロックループ（ＤＬＬ）は、クロック入力端子と出力端子を備えている。ＤＬＬは、その出力端子において、クロック入力端子に加えられた外部クロック信号の選択所定倍数である周波数を有するクロック出力信号を発生するようになっている。カウンタは、ＤＬＬの出力端子に接続された入力と、少なくとも一つの出力端子を有している。カウンタは、その少なくとも一つの出力端子において、ＤＬＬによって発生された外部クロック出力信号の周波数の倍数に相当するカウント数を有する周期性２進カウントを発生するようになっている。プログラム可能ルックアップメモリは、メモリシステムの所定部分をテストするための別々のコマンドを格納するための複数のメモリ場所を備えている。プログラム可能ルックアップメモリは、（ａ）カウンタからの周期性２進カウントを受信するために接続された少なくとも一つの第１入力端子と、（ｂ）カウンタからの２進カウントと組み合わされてそのルックアップメモリ内の所定メモリ場所をアクセスする遠隔で発生された符号化された２進アドレス入力信号を受信するために接続された複数の第２入力端子と、（ｃ）メモリシステムのテストがＤＬＬからの出力クロック信号の速度で達成されるようにメモリシステムの所定入力に接続された少なくとも一つの出力端子とを備えている。
【０００８】
方法面からみると、本発明は、第１部分にメモリシステム、第２部分にプログラム可能クロックおよびテストコマンド信号発生器を有する半導体をテストする方法である。この方法にあっては、プログラム可能クロックおよびテストコマンド信号発生器の中のプログラム可能クロック信号発生器の出力に、プログラム可能クロック信号発生器の入力における受信外部クロック信号の所定倍数である周波数を有する出力クロック信号が選択的に発生される。カウンタの入力において受信されたプログラム可能クロック信号発生器からの出力クロック信号に応じて、プログラム可能クロック信号発生器によって選択的に発生された、受信外部クロック信号の所定倍数に相当するカウント数を有する周期性２進カウントを有する出力信号が、カウンタの出力に発生される。メモリシステムをテストするための別々のコマンドが、複数のメモリ場所を有するプログラム可能ルックアップメモリ内に格納される。このプログラム可能ルックアップ内の複数のメモリ場所は、（１）プログラム可能ルックアップメモリの複数の第１入力端子において受信された選択的外部２進符号化アドレス信号であって、それぞれの別の２進符号化外部アドレス信号が別の所定メモリ場所部をアクセスするために用いられる信号と、（２）アドレス指定された別々の所定メモリ場所部内の別々のメモリ場所をプログラム可能クロック信号発生器からの出力クロック信号の速度で順次アクセスするための少なくとも一つの第２入力端子におけるカウンタ受信器からの出力信号のそれぞれを用いてアドレス指定される。
【発明を実施するための最良の形態】
【０００９】
本発明は、添付図面を用いてなされる以下の詳細な記述と、特許請求の範囲とから、更によく理解される。
図１は、本発明に従って、プログラム可能クロックおよびテストコマンド信号発生器１１（点線の矩形で示す）と、メモリシステム２６（点線の矩形で示す）とを備えたメモリチップ１０（点線の矩形で示す）のブロック図である。メモリチップ１０は、例えば、同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、または、その適正な動作を保証するためのテストを必要とするような他の形式のメモリチップの形態をとることができる。メモリチップ１０は、例えば、シリコン、ガリウム砒素、または他の適当な化合物などの既知の化合物からなる半導体上に典型的に形成されたその部品を有している。この半導体は、その中と上またはそのいずれかに形成された必要な部品を有するｐ型またはｎ型の基板を備えることができる。メモリチップ１０はシリコン・オン・サファイアまたはシリコン・オン・インシュレータ上に形成することもできる。
【００１０】
メモリシステム２６は、以下に、ＳＤＲＡＭ、ＤＲＡＭ、またはＳＲＡＭ上に通常見られる全てのメモリセルと周辺制御回路を備えるように規定される。メモリチップ１０上に形成される一般的な周辺回路は、例えば、従来良く知られたような、複数のメモリモジュール（図示せず）とその関連伝送線とコネクタ（図示せず）、および、メモリチップ１０のテストと通常動作との間メモリチップ１０上の種々の回路に必要な電圧を発生するための発生システム（図示せず）である。
【００１１】
本発明に従って、プログラム可能クロックおよびテストコマンド信号発生器１１は、プログラム可能遅延ロックループ１２（ＤＬＬ４，８，１６）と、４と８と１６またはそのいずれかの２進値をカウントするためのステップカウンタ１４（カウンタ４，８，１６）と、プログラム可能ルックアップテーブル（またはメモリ）１６とを備える。ＤＬＬ１２とカウンタ１４に対して示された値４，８，および１６は典型的な数字に過ぎず、３２および６４などの他の値も、もし要求されるなら、使用することができることは明らかである。ＤＬＬ１２は、受信外部クロック信号の倍数（例えば、４、８、または１６）のいずれか所定の一つを有する出力クロック信号を、一つまたはそれ以上のリード線１５を介して与えられる所定の入力制御信号に基づいて、選択的に発生するようになっているプログラム可能ＤＬＬである。
【００１２】
プログラム可能クロックおよびテストコマンド信号発生器１１の動作において、ＤＬＬ１２は、リード線１７を介して外部クロック信号を受信し、リード線１５を介して与えられる制御信号に基づいて、受信外部クロック信号の要求倍数（例えば、４、８、または１６）である出力クロック信号をリード線１８上に発生する。例えば、リード線１７上の外部クロック信号は、例えば１ＭＨｚと２００ＭＨｚの間の周波数を有することができ、受信外部クロック信号の４倍（４Ｘ）の要求出力クロック信号に対して、ＤＬＬ１２は、４ＭＨｚと８００ＭＨｚの間の所定の出力クロック周波数をリード線１８上に発生するようになっている。同様にして、受信外部クロック信号の８倍（８Ｘ）の要求出力クロック信号に対して、ＤＬＬ１２は、８ＭＨｚと１６００ＭＨｚの間の所定周波数をリード線１８上に発生するようになっており、受信外部クロック信号の１６倍（１６Ｘ）の要求出力クロック信号に対しては、ＤＬＬ１２は、１６ＭＨｚと３２００ＭＨｚの間の所定周波数をリード線１８上に発生するようになっている。ＤＬＬ１２からの対応合成出力クロック信号もまた、リード線１９を介して、内部クロック信号として、そのようなクロック信号を必要とするメモリシステム２６内の周辺回路に与えられる。ＤＬＬ１２は、この分野において良く知られている回路であり、この分野において知られている何らかの適切なプログラム可能クロック信号発生装置を備えることができる。入力クロック基準信号の種々の倍数周波数を発生するための遅延ロックループの一般的な従来例は、例えば、１９９５年１０月３１日に発行された（レオノウィッヒ（Ｌｅｏｎｏｗｉｃｈ）による）米国特許番号５，４６３，３３７「動的に調整可能な数の遅延要素を用いた、遅延ロックループをベースにしたクロックシンセサイザ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  Ｂａｓｅｄ  Ｃｌｏｃｋ  Ｓｙｎｔｈｅｓｉｚｅｒ  Ｕｓｉｎｇ  Ａ  Ｄｙｎａｍｉｃａｌｌｙ  Ａｄｊｕｓｔａｂｌｅ  Ｎｕｍｂｅｒ  Ｏｆ  Ｄｅｌａｙ  Ｅｌｅｍｅｎｔｓ  Ｔｈｅｒｅｉｎ）」の中に開示されている。
【００１３】
カウンタ１４は、リード線１８を介してＤＬＬ１２から出力クロック信号を受信し、周期性出力２進カウントをリード線またはバス２０（太線で示す）上に、ＤＬＬ１２によって発生された出力クロック信号のパルス繰返数に相当する繰返数で発生する。リード線１７を介して得られた受信外部クロック信号の４倍（４Ｘ）の、ＤＬＬ１２によって発生された出力クロック信号に対しては、４Ｘカウントを与えるのに２ビットカウンタひとつあればそれだけで十分である。より詳しくは、４Ｘカウントに対しては、２ビットカウンタ１４は、リード線１８を介して受信したクロック信号のパルス繰返数で０から３（００，０１，１０，１１）まで２進法で周期的にカウントする。同時に、カウンタ１４は、現在の２進カウント（例えば、００）を、対応する制御２進アドレス出力信号として、一対のリード線またはバス２０（太線で示す）を介してプログラム可能ルックアップテーブル１６に送信する。同様に、リード線１７を介して得られた受信外部クロック信号の８倍（８Ｘ）の、ＤＬＬ１２によって発生された出力クロック信号に対しては、８Ｘカウントを与えるのに３ビットカウンタ１４ひとつあればそれだけで十分である。８Ｘカウントに対しては、３ビットカウンタ１４は、リード線１８を介して受信したクロック信号のパルス繰返数で０から７（０００，００１，０１０，０１１，１００，１０１，１１０，１１１）まで２進法で周期的にカウントする。同時に、カウンタ１４は、現在の２進カウント（例えば、０００）を、対応する制御２進アドレス出力信号として、３本のリード線またはバス２０（太線で示す）を介してプログラム可能ルックアップテーブル１６に送信する。同様に、１６Ｘカウントに対しては、１６Ｘカウントを与えるのに４ビットカウンタ１４ひとつあればそれだけで十分であり、カウンタ１４は、現在の２進カウント（例えば、００００）を、対応する制御２進アドレス出力信号として、４本のリード線２０（太線で示す）を介してプログラム可能ルックアップテーブル１６に送信する。リード線またはバス２０上の制御２進アドレス出力信号は、プログラム可能ルックアップテーブル１６内のメモリ場所のアドレスの一部を形成する。そのアドレスの残りの部分は、例えば外部テスタ（図示せず）から、バスまたはケーブル２１およびリード線２１ａ乃至２１ｎを介して、プログラム可能ルックアップテーブル１６に与えられる、種々のリード信号（ＲＡＳ，ＣＡＳ，ＣＤ，ＤＱＭ，ＷＥ，ＡＤＤＲ）から得られる。
【００１４】
プログラム可能ルックアップテーブル１６は、メモリシステム２６内の所定回路（図示せず）をテストするためのコマンドを格納する。そして、メモリ場所をアクセスするときは、そこに格納されたコマンドがバス２２を介してメモリシステム２６内の所望の周辺回路（図示せず）に送信される。メモリシステム２６をテストするための特定のコマンド列は、プログラム可能ルックアップテーブル１６内の連続アドレス内に格納されている。ケーブ２１を介してＲＡＳ，ＣＡＳ，ＣＳ，ＤＱＭ，ＷＥ，およびＡＤＤＲリード線２１ａ乃至２１ｎのそれぞれから得られる２進アドレス制御出力信号（０，１）は、所定のテストコマンドセットまたはグループに対するアドレスの一部に対する最上位ビットを形成する。アドレスの最下位ビットは、リード線またはバス２０を介して得られるカウンタ１４からの２進アドレス出力信号によって与えられる。例えば、カウンタ１４による４Ｘカウントに対しては、アドレスの最下位ビットは、ケーブル２１を介して得られるアドレス指定された所定のコマンドセットまたはグループの内の４個のコマンド（０乃至３）を通して、連続する２個の２進ビットである。このことは図２との関係で以下に詳しく述べられている。同様に、カウンタ１４による８Ｘカウントに対しては、アドレスの最下位ビットは、ケーブル２１を介して得られるアドレス指定された所定のコマンドセットの内の４個の可能なコマンド（０乃至７）を通して、連続する３個の２進ビットである。同様に、カウンタ１４による１６Ｘカウントに対しては、アドレスの最下位ビットは、ケーブル２１を介して得られるアドレス指定された所定のコマンドセットまたはグループの内の１６個の可能なコマンド（０乃至１５）を通して、連続する４個の２進ビットである。
【００１５】
図２は、カウンタ１４が２ビットの２進アドレス（０乃至３）をリード線またはバス２０に出力する場合における、ＳＤＲＡＭ１０上のメモリシステム２６をテストするための典型的な一連の特別テストモードコマンドを示す。図２に示されたコマンドは、既知のＳＤＲＡＭコマンドであり、その意味と用途を示す入手可能なＳＤＲＡＭデータシートに記載されているものである。図１のＳＤＲＡＭ１０の動作において、本発明に従って、ケーブル２１を介して得られる、ＲＡＳ，ＣＡＳ，ＣＳ，ＤＱＭ，ＷＥ，およびＡＤＤＲアドレス制御信号によって生成されるアドレスの最上位ビットが、プログラム可能ルックアップテーブル１６内のメモリ場所グループ３０から３７までの所定の一つをアクセスするために使用される。例えば、ＲＡＳリード線２１ａは列アドレス選択を示す２進信号（０または１）を与え、ＣＡＳは行アドレス選択を示す２進信号（０または１）を与える、等である。同時に、リード線またはバス２０を介して得られる２ビットカウンタ１４によって生成されたアドレス部の最下位ビットとしてそこへ追加されるのは現在の２ビット２進数（００，  ０１，  １０，  １１）である。例えば、ＡＣＴ（アクティブ）コマンドグループ３０が、ケーブル２１を介して得られるアドレス制御信号によってアクセスされる場合、カウンタ１４からの第１カウントは２進数００であり、この２進数００により、ＡＣＴＡコマンドが読み込まれ、テストされるべきメモリシステム２６内の適当な周辺回路（図示せず）にバス２２を通って送信される。カウンタ１４からの第２カウントは２進数０１であり、この２進数０１により、ＡＣＴＢコマンドが読み込まれ、テストされるべきメモリシステム２６内の適当な周辺回路（図示せず）にバス２２を通って送信される。カウンタ１４からの第３カウントは２進数１０であり、この２進数１０により、ＡＣＴＣコマンドが読み込まれ、テストされるべきメモリシステム２６内の適当な周辺回路（図示せず）にバス２２を通って送信される。カウンタ１４からの第４カウントは２進数１１であり、この２進数１１により、ＡＣＴＤコマンドが読み込まれ、テストされるべきメモリシステム２６内の適当な周辺回路（図示せず）にバス２２を通って送信される。
【００１６】
同様に、ＮＯＰ（ノーオペレーション）コマンドグループ３１、ＤＥＳＬコマンドグループ３２、ＰＲＥ（プレビュー）コマンドグループ３３、ＲＤ（リード）コマンドグループ３４、ＷＲ（ライト）コマンドグループ３５、ＲＥＦＲ（リファレンス）コマンドグループ３６、およびＭＲＳコマンドグループ３７が選択的にアクセスされて、それに関する種々のコマンドが、その関連コマンドがコマンドグループの一部である場合に、メモリシステム２６内の関連周辺回路（図示せず）内で実行される。
【００１７】
本発明の利点は、ＤＬＬ１２、カウンタ１４、およびプログラム可能ルックアップテーブル１６が、ＳＤＲＡＭチップ１０の外のテスト装置内に置かれる代わりに、メモリチップ１０の半導体上に形成されることである。それらをメモリチップ１０上に設けることにより、外部クロック信号の周波数が選択的に増加または減少された場合に、クロック信号を要求するメモリチップ１０上のメモリシステム内の周辺回路への送信のための、新規に受信された周波数の設定倍数を有する新規出力クロック信号を与えるために、リード線１９上のＤＬＬ１２からの内部クロック速度が自動的に変更される。これにより、遠隔テスタなどの他の手段によって与えられるクロックよりも高精度で高速な内部クロックが与えられる。テストモードを起動した後、ケーブル２１を介して得られる一つの外部コマンドが、例えば４個の一連の内部コマンド（例えばＡＣＴコマンドグループ）を起動する。リード線１９上の内部クロックは外部クロックよりも４倍、８倍、または１６倍速い設定速度で作動しているので、テスト速度がそれぞれ４倍、８倍、または１６倍増加する。本発明は、例えば、２００ナノ秒のサイクルタイムパターンを有するバーンインオーブンにおいて特に有用である。というのは、その実行時間を、ＤＬＬ１２によって選択的に使用される増倍係数に基づいて、４、８、または１６倍減少させることができるためである。この結果、例えばＳＤＲＡＭチップ１０の最大処理速度の何分の１かの速度を有する低速で安価なテスタを、メモリシステム２６の高速テストのためのアドレスをケーブル２１を通じて与えるために使用することができる。
上述された本発明の具体的な実施態様は単に本発明の一般的な原理を示したものであることは明らかである。この記載された原理と矛盾しない種々の変更を行うことは当業者によって可能である。例えば、図２に示された以外の適切なテストコマンド列を、プログラム可能ルックアップテーブル１６内に格納し、メモリチップ１０上の周辺回路をテストするための上述の方法でアクセスすることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）の関連部分のブロック図である。
【図２】カウンタが２ビットの２進アドレスを出力する場合に対する、図１のＳＤＲＡＭのための典型的な一連の特別テストモードコマンドである。
【図１】
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【図２】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【手続補正書】
【提出日】平成15年7月30日(2003.7.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリシステムを有する第１部分（２６）と、プログラム可能クロックおよびテストコマンド信号発生器（１１）を有する第２部分とを有する半導体であって、
（ａ）クロック入力端子（１７）と出力端子（１８）とを有し、前記出力端子（１８）において、前記クロック入力端子（１７）に加えられた外部クロック信号の選択所定倍数である周波数を持ったクロック出力信号を発生するようになっているプログラム可能クロック信号発生器と、
（ｂ）前記プログラム可能クロック信号発生器（１２）の出力端子（１８）に接続された入力と、少なくとも一つの出力端子（２０）とを有し、前記少なくとも一つの出力端子（２０）において、前記プログラム可能クロック信号発生器（１２）によって発生された外部クロック出力信号の周波数の倍数に相当するカウント数を有する周期性２進カウントを発生するようになっているカウンタと、
（ｃ）プログラム可能ルックアップメモリ（１６）であって、
（ｃ１）別々のコマンドグループ（３０乃至３７）を格納するためのメモリ場所であって、各コマンドグループ（３０乃至３７）が前記メモリシステム（２６）の所定部分をテストするための一連のアドレス指定可能なテストモードコマンドを有するメモリ場所と、
（ｃ２）前記カウンタ（１４）からの周期性２進カウントを受信するための、前記カウンタ（１４）の出力端子（２０）に接続された少なくとも一つの第１入力端子と、
（ｃ３）遠隔で発生された符号化された２進アドレス入力信号（ＲＡＳ，ＣＡＳ，ＣＳ，ＤＱＭ，ＷＥ）を受信するための複数の第２入力端子（２１）と、を有し、
（ｃ４）前記メモリシステム（２６）のテストが前記プログラム可能クロック信号発生器（１２）からの出力クロック信号の速度で達成されるように、前記メモリシステム（２６）の対応周辺回路へバス（２２）を通じて読み込まれる、前記ルックアップメモリ（１６）に格納されたコマンドグループ（３０乃至３７）のテストモードコマンドを、順にアドレス指定するために、最上位ビット（ＭＳＢ）を形成する前記遠隔で発生された符号化された２進アドレス入力信号（ＲＡＳ，ＣＡＳ，ＣＳ，ＤＱＭ，ＷＥ）が、最下位ビット（ＬＳＢ）を形成する前記周期性２進カウントと組み合わされる、
プログラム可能ルックアップメモリと、
を備えたことを特徴とする半導体。
【請求項２】
前記プログラム可能ルックアップメモリ（１６）の複数の第２入力端子（２１）において受信される遠隔で発生された符号化された２進アドレス入力信号（ＲＡＳ，ＣＡＳ，ＣＳ，ＤＱＭ，ＷＥ）が、前記プログラム可能クロック信号発生器（１２）からの出力クロック信号の周波数よりも小さい周波数を有することを特徴とする請求項１の半導体。
【請求項３】
前記プログラム可能ルックアップメモリ（１６）の複数の第２入力端子（２１）において受信される遠隔で発生された符号化された２進アドレス入力信号（ＲＡＳ，ＣＡＳ，ＣＳ，ＤＱＭ，ＷＥ）が、所定のメモリ場所セットをアドレス指定し、前記プログラム可能ルックアップメモリ（１６）の前記少なくとも一つの第１入力端子において受信される周期性２進カウントが、前記プログラム可能ルックアップメモリ（１６）の複数の第２入力端子において受信されるアドレスに関する前記所定のメモリ場所セットのメモリ場所をアドレス指定することを特徴とする請求項２の半導体。
【請求項４】
前記プログラム可能クロック信号発生器（１２）が、前記受信外部クロック信号の選択所定倍数の周波数を有する出力クロック信号を選択的に発生するようになっている遅延ロックループ（ＤＬＬ）であることを特徴とする請求項２の半導体。
【請求項５】
前記プログラム可能クロック信号発生器によって選択的に発生された受信外部クロック信号の周波数の選択倍数が２ｎの２進値を有し、ｎ≧１であることを特徴とする請求項２の半導体。
【請求項６】
前記カウンタが、その入力において受信した前記プログラム可能クロック信号発生器（１２）からの出力クロック信号に応答して、前記プログラム可能クロック信号発生器（１２）によって発生された受信外部クロック信号の所定の２ｎの２進倍数を表す連続２進カウントを、前記プログラム可能ルックアップメモリ（１６）へｎ個のリード線を通じて発生し、ｎ≧１であることを特徴とする請求項２の半導体。
【請求項７】
前記プログラム可能クロック信号発生器（１２）が、その出力端子における出力クロック信号を、そのクロック入力端子において受信した外部クロック信号の周波数変化に応じて自動的に変更することを特徴とする請求項１の半導体。
【請求項８】
第１部分にメモリシステム（２６）、第２部分にプログラム可能クロックおよびテストコマンド信号発生器（１１）を有する半導体をテストする方法であって、
（ａ）前記プログラム可能クロックおよびテストコマンド信号発生器（１１）の中のプログラム可能クロック信号発生器（１２）の出力に、前記プログラム可能クロック信号発生器（１２）の入力（１７）における受信外部クロック信号の所定倍数である周波数を有する出力クロック信号を選択的に発生するステップと、
（ｂ）カウンタの入力において受信された前記プログラム可能クロック信号発生器（１２）からの出力クロック信号に応じて、前記ステップ（ａ）における前記プログラム可能クロック信号発生器（１２）によって選択的に発生された、受信外部クロック信号の所定倍数に相当するカウント数を有する周期性２進カウントを有する出力信号を、カウンタ（１４）の出力（２０）に発生するステップと、
（ｃ）メモリシステム（２６）をテストするための別々のコマンドグループ（３０乃至３７）をプログラム可能ルックアップメモリ（１６）内に格納するステップであって、各コマンドグループ（３０乃至３７）が前記メモリシステム（２６）の所定部分をテストするための一連のアドレス指定可能なテストモードコマンドを有するステップと、
（ｄ）前記プログラム可能ルックアップメモリ（１６）の少なくとも一つの入力端子に、前記カウンタ（１４）によって発生された周期性２進カウントを加えると共に、前記プログラム可能ルックアップメモリ（１６）の複数の第２入力端子（２１）に、遠隔で発生された符号化された２進アドレス入力信号（ＲＡＳ，ＣＡＳ，ＣＳ，ＤＱＭ，ＭＥ）を加えるステップと、
（ｅ）最上位ビット（ＭＳＢ）を形成する上記遠隔で発生された符号化された２進アドレス入力信号（ＲＡＳ，ＣＡＳ，ＣＳ，ＤＱＭ，ＭＥ）を、最下位ビット（ＬＳＢ）を形成する上記発生された周期性２進カウントと組み合わせて、前記ルックアップメモリ（１６）の中に格納されたコマンドグループ（３０乃至３７）のテストモードコマンドを順にアドレス指定するステップと、
（ｆ）前記アドレス指定されたテストモードコマンドを、前記メモリシステム（２６）のテストが前記プログラム可能クロック信号発生器（１２）からの出力クロック信号の速度で達成されるように、前記メモリシステム（２６）内の対応する周辺回路へバス（２２）を介して読み込むステップと、
を備えたことを特徴とする方法。
【請求項９】
前記ステップ（ａ）のプログラム可能クロック信号発生器（１２）が、その入力において受信した外部クロック信号の所定倍数である出力クロック信号をその出力において選択的に発生するようになっている遅延クロックループ（ＤＬＬ）であることを特徴とする請求項８の方法。
【請求項１０】
前記プログラム可能クロック信号発生器（１２）によって選択的に発生された受信外部クロック信号の倍数が２ｎの２進値を有し、ｎ≧１であることを特徴とする請求項８の方法。
【請求項１１】
前記ステップ（ｂ）のカウンタ（１４）が、前記プログラム可能クロック信号発生器（１２）からの出力クロック信号に応答して、前記プログラム可能クロック信号発生器によって発生された受信外部クロック信号の所定の２ｎの２進倍数を表す連続２進カウントを、前記プログラム可能ルックアップメモリ（１６）の一つの第２入力へｎ個のリード線（２０）を通じて発生し、ｎ≧１であることを特徴とする請求項８の方法。
【請求項１２】
前記ステップ（ａ）のプログラム可能クロック信号発生装置（１２）が、前記出力クロック信号を、前記受信外部クロック信号の周波数変化に応じて自動的に変更することを特徴とする請求項８の方法。
【国際調査報告】
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