(57)【要約】本発明は、電圧波形を印加される、容量性電気的負荷（１１）の少なくとも１つの端部（Ｘ）に接続されるドライバ部分（１２）を含む、容量性負荷のための高効率ドライバ回路に関連する。その回路はさらに、負荷（１１）によって要求される全電流の一部を供給するために、容量性負荷（１１）の１つの端部（Ｘ）に接続される出力を有するスイッチング回路部分（１３）をさらに備えることが有利である。簡単に述べると、本発明は、容量性負荷の両端間に生成される波形の品質を低下させることなく、線形／スイッチング構成を組み合わせることにより、容量性負荷が高い効率で駆動されるようにすることを目的とする回路構成である。
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【特許請求の範囲】
【請求項１】
電圧波形を印加される、容量性電気的負荷（１１）の少なくとも１つの端部（Ｘ）に接続されるドライバ部分（１２）を含む、容量性負荷のための高効率ドライバ回路であって、前記負荷（１１）によって要求される全電流の一部を供給するために、前記容量性負荷（１１）の前記１つの端部（Ｘ）に接続される出力を有するスイッチング回路部分（１３）をさらに備えることを特徴とする回路。
【請求項２】
前記回路は、前記スイッチング回路部分（１３）を駆動するための制御ブロック（１４）を備えることを特徴とする請求項１に記載の回路。
【請求項３】
前記スイッチング回路部分（１３）は、第１または供給電圧基準と第２またはグランド基準との間で駆動されるトランジスタブリッジ（１５）を備えることを特徴とする請求項１に記載の回路。
【請求項４】
前記ブリッジ回路（１５）の２つの相対するノード間にインダクタ（１６）が接続されることを特徴とする請求項１に記載の回路。
【請求項５】
前記ブリッジ回路（１５）は、二路スイッチ（Ｍ５）を通して前記負荷（１１）に接続されることを特徴とする請求項３に記載の回路。
【請求項６】
前記ブリッジ回路（１５）内のトランジスタの制御端子は、全て前記制御ブロック（１４）の出力に接続され、前記制御ブロックは、前記スイッチ（Ｍ５）に接続される出力も有することを特徴とする請求項５に記載の回路。
【請求項７】
前記回路は、前記線形部分（１２）の下流に接続され、かつ前記制御ブロック（１４）に接続される電流センサ（１７）を備えることを特徴とする請求項２に記載の回路。
【請求項８】
前記ブリッジ回路（１５）は、ダイオードおよびトランジスタを備えることを特徴とする請求項３に記載の回路。
【請求項９】
前記回路は、前記波形の降下ランプ中に、前記負荷（１１）からの電流を引き込むために有効な付加的なブリッジ回路（Ｂ２）を備える請求項３に記載の回路。
【発明の詳細な説明】
【０００１】
技術分野
本発明は、容量性負荷のための高効率ドライバ回路に関し、その回路は、電圧波形を印加される、容量性電気的負荷の少なくとも１つの端部に接続されるドライバ部分を備える。
【０００２】
本発明は、特に、限定はしないが、圧電タイプのプリンタヘッドのためのドライバ回路に関し、本明細書では、単に説明の都合上、この分野の応用形態が参照される。
【０００３】
【従来の技術】
背景技術
この技術分野においてよく知られているように、米国特許第５，８９５，９９８号に記載されるような、広範な種類のトランスデューサの電気的特性は、容量性負荷にたとえることができる。プリンタの圧電ヘッドも容量性負荷とみなすことができる。
【０００４】
これらのプリンタヘッドは、その端子間に電圧波形を印加することにより駆動される。その波形は典型的には、一連の線形なエッジからなる。
【０００５】
この一例は、Ｎｉｐｐｏｎｄｅｎｓｏ．Ｃｏに付与された米国特許第４，７６７，９５９号に見出されるものである。
【０００６】
駆動信号の高い周波数とともに、電圧波形を容量性負荷に印加する際に必要とされる高い精度によって、負荷自体が非散逸（非電力損失）性の負荷の場合であっても、大きな電力散逸を伴う線形モードドライバ回路が利用されるようになっている。
【０００７】
容量性素子に電圧波形を印加するために用いられる構造の代表的なものが、図１に例として示される線形駆動である。
【０００８】
実際には、図１のドライバ回路は、Ｂ級あるいはＡＢ級出力段３に接続される演算増幅器２を含む。
【０００９】
容量性負荷を駆動するＡＢ級およびＢ級出力段３は、一次近似として、以下の関係による電力散逸を生じる。
【００１０】
ＰＤＩＳＳ＝ＣＬＯＡＤ＊ＶＡＬＩＭ＊ΔＶ＊ｆ
【００１１】
ただし、ＣＬＯＡＤは容量性負荷の値であり、ＶＡＬＩＭは出力段３への供給電圧であり、ΔＶは負荷にかかる電圧変動であり、ｆは波形の反復の速度である。
【００１２】
容量性負荷は非散逸タイプであり、全ての電力が、線形駆動段を含むトランジスタを通して散逸されることが強調されるべきである。
【００１３】
【発明が解決しようとする課題】
それゆえ、この従来のアプローチの効率は、大量の電力が散逸されることにより低くなる。
【００１４】
本発明の根底にある技術的な課題は、負荷が高い効率で駆動されるための適当な構造的および機能的な機構を有し、容量性負荷の両端間に生成される波形の品質を低下させることのない、特に容量性負荷のためのドライバ回路を提供することである。
【００１５】
【課題を解決するための手段】
発明の開示
本発明の一実施の形態は、容量性負荷のための高効率ドライバ回路に関し、それによれば、一連の線形なエッジによって形成される電圧波形を、スイッチングおよび線形駆動技術を組み合わせて用いて、容量性負荷に印加することができる。
【００１６】
言い換えると、本発明の回路は、スイッチング部分と線形部分とを組み込み、これらは並列に動作するように構成される個別の回路部分である。
【００１７】
したがって、その技術的な課題は、先に記載され、付記の請求項１において規定されるドライバ回路によって解決される。
【００１８】
本発明による回路の特徴および利点は、添付の図面を参照して、限定するものではない例を用いて与えられる、その実施の形態の以下の説明によって明らかにされる。
【００１９】
【発明の実施の形態】
発明を実施するための形態
図面、特に図２の例を参照すると、容量性電気的負荷１１を駆動するための本発明によるドライバ回路が、概略的な形で全体として１０で示される。
【００２０】
本発明の回路１０は、その反転入力にフィードバックされ、さらに、電流ＩＡＭＰを供給するために負荷１１の１つの端部（ノードＸ）にも接続される出力を有する演算増幅器１２を備える。増幅器１２の非反転入力は、回路１０の入力端子ＩＮから制御信号を受信する。この増幅器１２は、回路１０の線形部分の不可欠な構成要素とみなすことができる。
【００２１】
本発明の回路１０はさらに、電流ＩＳＷを供給するために、容量性負荷１１に接続される出力を有するスイッチング回路部分１３を備えることが有利である。
【００２２】
制御ブロック１４が、スイッチング回路部分１３を駆動するために設けられる。
【００２３】
簡単に述べると、本発明は、容量性負荷１１間に生成される波形の品質を低下させることなく、線形／スイッチング構成を組み合わせることにより、容量性負荷が高い効率で駆動されるようにすることを目的とする回路構成である。
【００２４】
スイッチング回路部分１３は、高い効率で、負荷１１によって引き込まれる全電流の大部分を供給するように機能し、一方、線形回路部分１２は、電圧波形のための精度を確保し、かつ電流の差のみを供給し、それにより大部分の電力を節約することが有利である。
【００２５】
線形回路部分１２は、負荷において再生されることになる信号の帯域およびスルーレート要件を満足することになる。図３は、一例として、負荷に印加される電圧波形（曲線５）に対する、容量性負荷によって引き込まれる電流の波形（曲線６）を示す。
【００２６】
負荷による電流のための要求を満足するために、回路１０のスイッチング部分には、トランジスタＭ１、Ｍ２、Ｍ３およびＭ４からなるブリッジ回路１５が設けられ、そのトランジスタは高効率のフルブリッジ構成に相互に接続される。
【００２７】
ブリッジ１５は、第１あるいは供給電圧基準ＶＡＬＩＭと、第２あるいはグランド基準ＧＮＤとの間で駆動される。インダクタ１６は、ブリッジ１５の２つの相対するノード間に接続される。
【００２８】
限定するものではない例として、本明細書に記載される本発明の好ましい実施の形態では、ブリッジ１５はＭＯＳパワートランジスタを含むが、代わりに、バイポーラトランジスタブリッジを用いることもできるであろう。
【００２９】
ブリッジ回路１５は、二路（ｔｗｏ−ｗａｙ）スイッチＭ５を介して負荷１１に接続される。
【００３０】
ブリッジ回路１５内のトランジスタＭ１、Ｍ２、Ｍ３およびＭ４の制御端子は全て制御ブロック１４に接続され、スイッチＭ５に接続される出力も有する。
【００３１】
制御ブロック１４は、ブリッジ１５のトランジスタに作用し、求められるプロファイルにできる限り近い電流プロファイルを生成する。この理由により、制御ブロック１４は、持続時間、ランプのスルーレート、および負荷ＣＬＯＡＤの値についての情報を必要とする。
【００３２】
電圧ＶＬＯＡＤの上昇ランプ中の制御ブロック１４の動作を示す一連のステップが、図５の流れ図において概略的に示される。
【００３３】
図６の流れ図は同様に、電圧ＶＬＯＡＤの降下ランプ中の制御ブロック１４の動作を示す一連のステップを概略的に示す。
【００３４】
制御ブロック１４は基本的に、電流センサ１７に接続されるロジックインターフェースと、ブリッジ回路トランジスタおよびスイッチＭ５の制御端子に接続されるアナログ出力段を有するデジタル技術ロジック回路網とを含む。
【００３５】
ここで、図７、図８、図９の回路図を参照して、負荷１１における上昇ランプの状況において、本発明による回路１０の動作をさらに詳細に見ることにする。
【００３６】
そのプロセスステップは、以下に規定されるように３つの個別の段階に分割され得る。
【００３７】
１．予備充電段階Ｔ１：そのランプの開始時に必要とされる電流値は０以外であるため、インダクタ１６は、ランプ開始前の時間Ｔ１において、ブリッジ１５の２つのトランジスタＭ１およびＭ２を閉じることにより、必要とされる値まで予備充電されなければならない。この段階中、他のトランジスタＭ３、Ｍ４、Ｍ５は開いている。
【００３８】
その電流の流れは点線の曲線１８によって表される。
【００３９】
２．ランプ段階Ｔ２：ランプの下部（ｆｏｏｔ）において、トランジスタＭ１およびＭ２が開かれ、スイッチＭ５が閉じられる。したがって、電流は、図７に示され、トランジスタＭ４に関連付けられる内在ダイオードＤ４を通り、さらにスイッチＭ５を通って負荷に放出される。
【００４０】
この段階中、インダクタ１６はその内部電流を部分的に、あるいはおそらく完全に使い果たし、増幅器１２は、負荷によって要求される電流ＩＬＯＡＤとブリッジ１５から供給されるＩＳＷとの間の差に等しい電流ＩＡＭＰを用いて、出力電圧波形を供給するように動作する。
【００４１】
その電流の流れは点線の曲線１９によって表される。
【００４２】
３．ループバック段階Ｔ３：スイッチＭ５はランプの端部において開かれ、インダクタ１６内に残される任意の電流が、トランジスタＭ３およびＭ４に関連する各内在ダイオードＤ３およびＤ４を通ってループバックするようになされ、それによりインダクタ１６内に蓄積された残留エネルギーの大部分が電源に戻される。
【００４３】
その電流の流れは破線の曲線２０によって表される。
【００４４】
図１０は、上記の３段階Ｔ１、Ｔ２およびＴ３に関する、インダクタ１６内の電流Ｌと、スイッチング回路部分１３からの出力電流ＩＳＷと、増幅器からの出力電流ＩＡＭＰとを比較するグラフを示す。
【００４５】
これらのグラフから明らかにすることができるように、負荷電流の一部のみが線形部分１２から到来し、その電流の残りの部分は、理論的に非散逸形態のスイッチング部分１３から放出される。
【００４６】
スイッチング回路部分１３のトランジスタを適当な大きさにすることにより、導通段階中の散逸をわずかにすることができることに留意されたい。
【００４７】
システムの効率を高め、それにより上記の段階Ｔ２中に、負荷によって要求される電流プロファイルに近づく際のスイッチング回路部分１３の精度を改善するために、矯正動作が適用され、インダクタ１６を通って放出される電流が減衰するのを防ぐことができる。これは、図１１にＴ＊で示される、適切に選択された時間の間、トランジスタＭ１を閉じた状態にしておくことにより達成される。このようにして、インダクタ１６を通って負荷に放出される電流の値は維持されることができ、それにより、より散逸性の高い線形部分１２によって維持されることになる電流の量を低減することができる。
【００４８】
時間Ｔ＊は、時間とともにインダクタ１６内の電流の放出を計算するか、あるいはさらに簡単には、フィードバック変数を用いるかのいずれかにより制御されることができる。
【００４９】
概略的な例として、図１２の線図は回路１０の変更形態を表しており、線形部分１２からの出力電流ＩＡＭＰがフィードバック変数として用いられる。
【００５０】
センサ１７は、電流ＩＡＭＰの値を評価するために、線形部分１２の下流で、かつノードＸの上流に設けられ、制御ブロック１４に接続される。
【００５１】
電流ＩＡＭＰの値に基づいて、ブリッジ１５、具体的には電圧上昇ランプ中のトランジスタＭ１、あるいは電圧降下ランプ中のトランジスタＭ４がスイッチングされる。
【００５２】
フィードバック変数は、任意のいくつかの態様で制御される場合がある。
【００５３】
たとえば、トランジスタＭ１は所定の時点で閉じられ、電流ＩＡＭＰが所定の閾値を横切る際に再び開かれる。
【００５４】
異なる形態の制御がヒステリシスの使用を提供する。たとえば、線形部分１２からの出力電流が適当な閾値ＩＨＩＧＨより大きくなっても、その電流が、トランジスタＭ１（あるいはＭ４）が開かれる下側の閾値ＩＬＯＷに達するまでは、トランジスタＭ１（あるいは別法では、降下ランプ中のトランジスタＭ４）は閉じた状態に保持される。
【００５５】
このようにして、ヒステリシスタイプの制御は以下のようになるであろう。
【００５６】
ＩＨＹＳＴ＝ＩＨＩＧＨ−ＩＬＯＷ
【００５７】
Ｔ２によって示される所定の時間の場合の、制御のタイプおよび対応する波形が図１３に示される。
【００５８】
電流ＩＨＹＳＴの値は妥協による選択であり、小さな値はハーフブリッジ回路レッグの高速スイッチングを伴うのに対して、大きい値は線形部分１２による散逸を増加させることになる場合がある。
【００５９】
図１４および図１５には、それぞれ上昇ランプおよび降下ランプに関連するような、ヒステリシスタイプの制御を概略的に示す流れ図を示す。
【００６０】
先に記載され、図に示されるように、１つのドライバ回路１０を用いることは、任意の２つの隣接するランプ間の時間インターバルが、第１のランプの終了時にダイオードを通ってループバックする電流を生成し、次のランプが開始される前に、インダクタ１６を必要とされる電流値まで予備充電することができる場合にのみ妥当であることに留意されたい。
【００６１】
上記の条件が生じない場合には、スイッチング回路１３は、図１６に概略的に示されるように、上昇ランプ中に電流を注入するために有効なブリッジ回路Ｂ１を設けるために二重にされなければならない。
【００６２】
また、図１６には変更された実施の形態が示されており、ブリッジＢ１内のダイオードＤ１１、Ｄ１２およびブリッジＢ２内のダイオードＤ１３、Ｄ１４が、ブリッジ回路Ｂ１およびＢ２それぞれの２つのトランジスタの代わりに用いられる。
【００６３】
最後に述べた実施の形態は、電流ループバック段階のより初期の制御のために役立たせることができる。
【００６４】
したがって、本発明の回路は、その実施の形態のいずれかにおいて技術的な課題を解決し、多数の利点を提示するが、何よりもまず、容量性負荷１１が、高い効率で、かつ負荷間に生成される波形の品質を低下させることなく駆動されるようになることが重要である。
【図面の簡単な説明】
【図１】従来技術による容量性負荷−駆動回路の概略図である。
【図２】本発明による容量性負荷−駆動回路の概略図である。
【図３】負荷に引き込まれる電流の波形と、負荷への電圧の波形とを比較するグラフである。
【図４】図２の回路の一部の一実施の形態の概略図である。
【図５】本発明の回路の一部を動作させる１つのモードの流れを示す流れ図である。
【図６】本発明の回路の一部を動作させる別のモードの流れを示す別の流れ図である。
【図７】図３に示されるその動作の異なる段階にある回路の回路図である。
【図８】図３に示されるその動作の異なる段階にある回路の回路図である。
【図９】図３に示されるその動作の異なる段階にある回路の回路図である。
【図１０】本発明の回路において見られる電圧および電流信号を比較するグラフである。
【図１１】本発明の回路がいくつかの特別な態様で動作する際の期間に関連する電流対時間のグラフである。
【図１２】図４の回路の変形形態を示す概略図である。
【図１３】図１２の回路において見られる信号のための電流対時間のグラフである。
【図１４】本発明の回路のためのヒステリシスタイプの制御を概略的に示す流れ図である。
【図１５】本発明の回路のためのヒステリシスタイプの制御を概略的に示す流れ図である。
【図１６】本発明の回路の典型的な応用形態を示す概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際公開パンフレット】
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【国際調査報告】
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