(57)【要約】光ファイバと共に用いる、光ファイバによって出力された変調された形式の信号を電気信号に変換するためのセンサを備える受信デバイスが開示される。このセンサは、二つ或いはそれ以上の互いに別個のセンサ要素を備える。各センサ要素の出力は増幅要素に接続され、増幅要素はその増幅要素と関連するアナログデジタル変換器に接続される。これらセンサ要素及びこれらに接続された増幅要素は単一の半導体チップ上に設けられる。この半導体チップ上にはアナログデジタル変換器も設けられる。この半導体チップ上のこれら集積回路は、クロックにて制御され、これら集積回路に対するクロック速度は、変調された光線のビット伝送速度に対応するクロック速度より低くい。光線内の信号をこれらセンサ要素から供給される信号から、これら集積回路に対するクロック速度にて再生するための手段も設けられる。
2004524698.tif 000002
【特許請求の範囲】
【請求項１】
光ファイバと共に用いる、光ファイバから出力される光線形式の信号を電気信号に変換するための受信デバイス用のセンサであって、このセンサが二つ以上の互いに別個のセンサ要素から成り、各センサ要素の出力が増幅要素の入力に接続され、各増幅要素の出力がその増幅要素と関連するアナログデジタル変換器の入力に接続され、これらセンサ要素及びこれらに接続された前記増幅要素が単一の半導体チップ上に設けられることを特徴とするセンサ。
【請求項２】
前記アナログデジタル変換器が前記半導体チップ上に設けられることを特徴とする請求項１記載のセンサ。
【請求項３】
各アナログデジタル変換器の出力がシフトレジスタに接続されることを特徴とする請求項１または２記載のセンサ。
【請求項４】
各アナログデジタル変換器の出力が遅延要素の入力に接続され、これら遅延要素の出力が再生フィルタに接続されることを特徴とする請求項１または２記載のセンサ。
【請求項５】
前記遅延要素が前記半導体チップ上に一体化されることを特徴とする請求項４記載のセンサ。
【請求項６】
前記再生フィルタが前記半導体チップ上に一体化されることを特徴とする請求項４または５記載のセンサ。
【請求項７】
前記センサ要素が前記半導体チップ上の所定のエリア内に配置され、これら所定のエリア内のセンサ要素の空間密度が実質的に一定であることを特徴とする請求項１乃至６のいずれかに記載のセンサ。
【請求項８】
前記センサ要素が規則的なパターンにて配列されることを特徴とする請求項７記載のセンサ。
【請求項９】
全てのセンサ要素の感光面積が実質的に互いに等しいことを特徴とする請求項１乃至８のいずれかに記載のセンサ。
【請求項１０】
請求項１乃至９のいずれかに記載のセンサを含む、光ファイバと共に用いるための受信デバイス。
【請求項１１】
前記半導体チップ上の集積回路がクロックにて制御され、前記集積回路に対するクロック速度が、前記変調された光線のビット伝送速度に対応するクロック速度より低く、このデバイスが、前記光線内の信号を、前記センサ要素から供給される信号から、前記集積回路に対するクロック速度にて再生するための手段を備えることを特徴とする請求項１０記載のデバイス。
【請求項１２】
前記センサ要素がグループに編成され、前記再生手段が前記センサ要素をグループとして読み出すように構成された制御手段を備え、これらグループの数が前記変調された光線のビット伝送速度に対応するクロック速度と前記回路回路に対するクロック速度との間の比と実質的に等しくされることを特徴とする請求項１１記載のデバイス。
【請求項１３】
前記制御手段が前記各グループを異なる時点において読み出すように構成されることを特徴とする請求項１２記載のデバイス。
【請求項１４】
各グループが一つのセンサ要素を有することを特徴とする請求項１２または１３記載のデバイス。
【請求項１５】
前記制御手段が前記半導体チップ上に設けられることを特徴とする請求項１２、１３或いは１４記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光ファイバと共に用いる、光ファイバから出力される光線形式の信号を電気信号に変換するための受信デバイス用のセンサであって、二つ或いはそれ以上の互いに別個のセンサ要素から成るセンサに係る。
【０００２】
本発明は、更に、光ファイバと共に用いる受信デバイスであって、光ファイバから出る変調された光線の形式の信号を電気信号に変換するための上述のセンサを備える受信デバイスにも係る。
【０００３】
このようなセンサが特開平11-351818号公報において開示されている。この特許文献は二次元センサを開示する。このタイプのセンサにおいては、センサ要素は温度センサから成り、光ファイバから出る光線を照射されると温度変化を受け、この温度変化が設けられた処理デバイスにて検出される。各センサ要素は、第一と第二の温度センサを含む。これらセンサは行と列に配列される。行内の全ての第一の温度センサは相互接続され、列内の全ての第二の温度センサも相互接続される。これら相互接続されたセンサは電圧検出器に接続される。どの行とどの列が他の行と列によって供給される信号とは異なる信号を供給するかを検出することで、光線がどのセンサ位置でセンサに当ったか決定される。
【０００４】
このタイプのセンサは、光線内に存在する情報を異なるタイプの信号に変換するためには全く役に立たない。
【０００５】
光ファイバ通信システム（fiber-optical communication systems）は、それぞれ、比較的高い帯域幅と高いビット速度を有する信号、例えば、SONET用途に対する2.5GHzから4GHzの信号をサポートする能力を有する。現存の光ファイバ通信システムにおいては、電気的要素はビットシリアルであり；光ファイバを通じて伝送される光信号を生成するための単一のレーザダイオード或いはLED、光ファイバから出る光線を検出するための単一のPINダイオード、レーザダイオード或いはLEDを制御する或いはPIN光ダイオードから出る信号を処理するための複数の高速バイポーラ或いはGaAs回路から構成される。このタイプの電気的要素はコストが高く、加えて、説明の信号チェーンは、それらが生産される処理技術を用いてこれ以上集積化することはできない。
【０００６】
現存の光ファイバ受信機チェーンにおいても、上述のさらなる処理エレクトロニクスをマルチパス構造に実現することは知られており、このマルチパス構造においては、光線がPIN光ダイオードにて検出され、初期バイポーラ或いはGaAs検出器チップを介してこのさらなる処理エレクトロニクスに接続された後に、信号のパラレル処理が行なわれる。
【０００７】
このようにさらなるパス内ではパラレル処理が行なわれるが、ただし、従来の受信機チェーンは、依然として、光ファイバによって出力された単一の光線を検出するため、及びこれを電気信号に変換するために、たった一つのPIN光ダイオードしか存在しないことに伴う制約を有する。加えて、上述のような（SONET用途に対する）信号に対応することができる高速にて動作するデバイスは高価なものとなる。
【０００８】
従って、本発明の一つの目的は、上述のような信号を処理することができるセンサをより安価な技術を用いて提供することにある。
【０００９】
本発明によると、この目的を達成するために、各センサ要素の出力は増幅要素の入力に接続され、各増幅要素の出力はその増幅要素と関連するアナログデジタル変換器の入力に接続され、これらセンサ要素及びこれらに接続された増幅要素は単一の半導体チップ上に設けられる。
【００１０】
この効果として、従来のセンサでは十分に強い信号を生成するために一つの大きなPIN光ダイオードが用いられ、このため、本質的に、大きな容量が存在し、高周波におけて性能が悪くなるという問題が存在したが、センサに対して、同一の受信面積が細分され、複数の小さなセンサ要素が得られることとなる。これらより小さなセンサ要素の各々は、自身の増幅要素を有し、各センサ要素に対しては小さな容量しか存在せず、感光表面積全体のサイズは従来のPIN光ダイオードの感光表面積のサイズと変わらないが、このために高周波数においても満足できる性能を得ることが可能となる。
【００１１】
本発明によるセンサの一つの実施形態においては、アナログデジタル変換器はこの半導体チップ上に設けられる。
【００１２】
この効果として、ファイバから出る光線からの信号の検出を、電気信号のデジタル化を含めて、比較的高速かつ高周波数にて、単一のチップ上でパラレルに実現することが可能となる。
【００１３】
本発明によるセンサのもう一つの実施形態によると、これらセンサ要素は半導体チップの所定のエリア内に配列され、この所定のエリア内のセンサ要素の空間密度は実質的に一定とされる。
【００１４】
この効果として、様々なセンサ要素からの出力信号は高度の一様性を示すこととなる。
【００１５】
もう一つの効果として、光ファイバによって出力される光線の光処理に課せられる要件も緩和される。
【００１６】
もう一つの実施形態において、光ファイバと共に用いるように設計され、光ファイバから出力される変調された光線の形式の信号を（電気信号に）変換するためのセンサを備える受信機デバイスが開示される。このデバイスは、上述のようなセンサを備え、半導体チップ上のこれら回路は、クロックにて制御され、これら回路に対するクロック速度は、変調された光線のビット伝送速度に対応するクロック速度よりも低くい。このデバイスは、更に、光線内の信号をこれらセンサ要素から供給される信号から、これら回路に対するクロック速度にて再生するための手段を備える。
【００１７】
この効果として、単一の半導体チップ上のセンサのこれら回路に対する技術に課される周波数要件は、ファイバから出る変調された光線の変調を検出するために分割されない単一のセンサ要素に課される要件より緩和される。
【００１８】
もう一つの実施形態においては、これらセンサ要素はグループに編成され、再生手段は、これらセンサ要素をグループとして読み出すように構成された制御手段を備え、これらグループの数は、変調された光線のビット伝送速度に対応するクロック速度と集積回路に対するクロック速度の間の比と実質的に等しくされる。
【００１９】
この効果として、出力光線内に存在する信号を、第一の最大周波数に適する技術を用いて、第一の最大周波数よりかなり高い周波数にて検出することが可能となる。
【００２０】
以下に本発明を添付の図面を参照しながらより詳細に説明する。
【発明を実施するための最良の形態】
【００２１】
図1において、参照符号1は光ファイバを示す。光ファイバ1から光線2が出力されるが、この光線は横方向に分散を受け、これが矢印2a、2b、2c及び2dにて示される。センサ3は、光線2内の放射に敏感な複数のセンサ要素から成り、これらが参照符号4a、4b、4c及び4dにて示される。以降、これらセンサ要素は、センサ要素4とも呼ばれる。光線2にてカバーされるセンサ3の表面エリアは、個別のセンサ要素4にて完全にカバーされる。好ましくは、これらセンサ要素4は、光線2がセンサ3に当たる所定のエリア内に規則的なパターンにて配列される。この結果、この所定のエリア内のこれらセンサ要素の空間密度は実質的に一定となり、感光エリアの寸法は、これらセンサ要素4の各々について実質的に同一となる。センサ3は半導体チップの基板5を含み、この内部にセンサ要素4は設けられる。これらセンサ要素4に加えて、この半導体チップ上には、センサ要素に接続された増幅要素と、下流チェーン（連鎖）の要素も設けられる。
【００２２】
図2にはこれらの全てが簡略的に示される。センサ要素4は「PD」として示され、センサ要素PD上の電荷の量を電圧に変換するための増幅要素は「A」にて示される。増幅要素Aの出力はアナログデジタル変換器Bの入力に接続される。図2に示される要素PD、A、及びBは、センサ3内に一体化され、これらは以降、当分野において通常やられるように、半導体チップ3と呼ばれる。センサ要素4（これも以降センサ要素PDと呼ばれるが）は、光線2によって半導体チップ2上に投影（照射）されるスポットと比較してより小さなサイズを有する。
【００２３】
図3は、半導体チップ3内に集積される、センサ要素及びこれと関連する下流回路の基本構造を示す。図3は様々な要素の空間配置の原理を示す。回路なる語にて言及されるこれら様々な要素のこの空間配置の長所は、少なくとも、要素A、B、D及びEに関する限りは、センサ要素PDのより大きな隣接する「タイラブル（tileable）」エリアを図示されるような構成にてカバーできることにある。図3に示す構成は、半導体チップ3上への集積回路の最も遠くに延びた（most far-reaching form）形態を示す。つまり、センサ要素PD、増幅要素A、デジタルアナログ変換器B、時間遅延要素D、再生フィルタE、及び制御手段SMが全て半導体チップ3上へ集積化される。図2との関連で前述したように、各センサ要素PDは増幅要素の入力に接続され、増幅要素の出力はデジタルアナログ変換器Bの入力に接続され、デジタルアナログ変換器の出力は時間遅延要素Dの入力に接続され、時間遅延要素の出力は再生フィルタEの入力に接続される。図3に示すように、４つのセンサ要素PDは４つのチェーンPD-A-B-Dを形成され、これら４つのチェーンが再生フィルタEの４つの入力に接続される。制御手段SMはこれらの各チェーンに接続されると共に、再生フィルタEにも接続される。単に一例としてチェーンA2、B2、D2への接続が明示的に示される。当然、これと同等の他のチェーンへの接続も存在するが、ただし、これらは明快さのために示されていない。
【００２４】
４つのセンサ及びチェーン、並びにこれに接続された再生フィルタの動作は以下の通りである。４つのセンサ要素PDは、光ファイバ1から出力される光線2を照射される。一例として、光線2にて生成される半導体チップ上のスポットは、概ね円形であり、図3のセンサ要素PDにて定義される面積と概ね同一の寸法を有するものと想定される。この場合、センサ要素PDの各々は、その位置における光線の強度に依存する電気信号を、格納された電荷の形式にて供給する。センサ要素PDの感光エリアのサイズが同一であり、しかも、光線2が複数のセンサ要素PD上に一様に分布するものと想定すると、これらセンサ要素PDから出力される信号は実質的に同一となる。光線2の変調には、電気信号として完全な再生（full reconstruction）を達成するためには、Nサンプル/秒なるサンプリング速度が要求される。以下により詳細に説明するように、制御手段SMによって増幅要素A、デジタルアナログ要素B、時間遅延要素D、及び再生フィルタEに供給される制御信号に対するクロック速度は、N/4サンプル/秒なるサンプリング速度に対応する。これは以下のやり方にて達成される。制御手段SMは増幅要素Aを、順に、サイクル的に、周波数N/4にて制御する。この結果として、センサ要素PDの各々は、光線2の電荷への変換を、容量全体に渡って、全ての４つの1/N期間において、4つのサンプリング期間1/Nを用いて遂行することとなる。各サンプリング期間1/Nの後に、次のセンサ要素PDが、それと関連する増幅要素Aにて読み出される。４つのサンプリング期間1/Nの後に、最初に読み出されたセンサ要素PDが再び読み出され、この手続が連続的に繰返される。増幅要素Aの出力からデジタルアナログ変換器Bへの電圧の転送も同一の速度N/4にて行なわれる。この結果として、関連するセンサ要素PDが時間の４つの異なる点において読み出されるために、４つの異なる信号がデジタルアナログ変換器Bの出力の所に現れることとなる。デジタルアナログ変換器Bからのこれら４つの出力信号は、各々、光線2内の４つのサンプルに対応する情報を含む。ただし、第一のデジタルアナログ変換器の出力の所のデジタル信号を形成する全ての４つの異なるサンプルが、次のデジタルアナログ変換器の出力の所のデジタル信号内に存在する４つのサンプルと同一であるわけではなく、ある程度の重複が発生する。このことは、第一のデジタルアナログ変換器の出力の所のデジタル信号内に存在する光線2内の信号のサンプルが、一部、３つの他のデジタルアナログ変換器の各々の出力の所のデジタル信号内にも存在することを意味する。ただし、これら他のデジタルアナログ変換器については、それが読み出されるのが後になるほど、このらの存在も少なくなる。
【００２５】
時間遅延回路Dは、デジタル信号の組合せが、全ての時間においてこれら時間遅延回路Dの出力の所に存在するように調節する。これら信号は、同時刻においてデジタルアナログ変換器Bの出力の所に存在するデジタル信号とは異なる。ただし、これら信号を用いて、再生フィルタEは、周知のやり方にて、変調された光線2内に存在した信号を正しく再生することができる。
【００２６】
図3に示される幾つかの回路とセンサ要素を半導体チップ上に適当に配置することで、より大きな表面積をカバーする8個、12個、16個等のセンサ要素PDを含むデバイスを得たり、或いは同一の表面積内により多数のセンサ要素を含み、このためセンサ要素当たりより小さな容量と、それに対応するより大きなバンド幅を有するデバイスを得ることもできる。
【００２７】
図4は本発明によるセンサの第二の実施態を示す。ここでも、符号PDは感光センサ要素を表し、Aは増幅要素を表し、Bはアナログデジタル変換器を表す。各アナログデジタル変換器の出力は、この実施例においては、シフトレジスタCに接続される。図4に示す実施例においては、12個のセンサ要素PDが、1列の2個のセンサ要素、2列の4個のセンサ要素、もう1列の2個のセンサ要素、なる配列に構成される。これらセンサ要素にて定義されるエリアは概ね円形となる。センサ要素の数を増加させることで、図4に示す12個のセンサ要素の場合より、円をより厳密に近似することもできる。
【００２８】
図4に示す回路の動作は以下の通りである。12個のセンサ要素PDが存在する。このため示される制御手段SMのクロック速度は、光線2内の信号のサンプリング周波数に対応するクロック速度の1/12となる。センサ要素PDは関連する増幅要素Aによって一つずつ読み出される。各センサ要素PDは読み出された後、直ちに、その開始状態にリセットされる。センサ要素は、サンプリング周波数に対応するクロック速度の各12個の期間に一度のみ読み出される。この結果、各センサ要素は、光線2からの放射の全量を12個のこれら期間をかけて総和（integrate）する。つまり、この期間を通じて、光線2内の信号の12個の異なるサンプリング点がこの一つのセンサ要素内結合（combained）される。増幅器Aは、この電荷を電圧に変換し、その後、この電荷が関連するアナログデジタル変換器Bにて、この電圧のデジタル表現に変換される。アナログデジタル変換の結果は、シフトレジスタC内に格納される。これらシフトレジスタの内容はセンサ要素PDの一つが読み出される度に１位置だけシフトされる。12個の読出しから成る１サイクルの後に、これらシフトレジスタは、そのサイクルの際に読み出され、変換された12個の値を含む。次のサイクルにおいて、前の値が新たな値にて書換えられるため、これら前の値は次の信号処理チェーン内に読込むことが必要となる。これらセンサ要素PDを読み出す具体的な順番は、シフトレジスタによって課される制約に従う。このチェーンの信号処理部分、つまり、センサ要素PDからアナログデジタル変換器B（これも含む）までの部分は、光線内の信号のサンプリング周波数に対応するクロック速度より12なる係数（factor）だけ低いクロック速度にて制御される。
【００２９】
上では、各センサ要素PDは、自身の増幅要素と自身のデジタルアナログ変換器、及びこれに続く自身の遅延要素或いはシフトレジスタを有するものとして説明された。状況が許す場合、或いは状況から必要とされる場合、例えば、センサが、本発明によるセンサが扱うことができる最大より小さなビット伝送速度を有する環境内で用いられる場合は、２つ或いはそれ以上のセンサ要素PDを相互接続することで一つのより大きなセンサを形成することもできる。そして、これらセンサ要素PDをグループとして読出し、これらセンサ要素PDのグループからの信号を、各グループがたった一つのセンサ要素を含む状況に対して上で説明されたのと同様なやり方にてさらに処理することもできる。このグループでの読出しは、チェーンの更に下流に位置する点、例えば、増幅要素の後ろ、或いはデジタルアナログ変換の後ろで行うこともできる。
【００３０】
当業者においては、上の説明から様々な修正及び形態が可能であると考えられ、これら全ての形態及び修正が本発明の範囲内に入るものと解されるべきである。
【図面の簡単な説明】
【００３１】
【図１】本発明によるセンサを断面図にて示す略図である。
【図２】処理エレクトロニクスを備えるセンサ要素を示す略図である。
【図３】センサの第一の実施形態の幾何構成を示す図である。
【図４】センサの第二の実施形態の幾何構成を示す図である。
【符号の説明】
【００３２】
１  光ファイバ
２  光線
３  センサ
４  センサ要素
５  半導体チップの基板
ＰＤ  センサ要素
Ａ  増幅要素
Ｂ  デジタルアナログ変換器
Ｃ  シフトレジスタ
Ｄ  時間遅延要素
Ｅ  再生フィルタ
ＳＭ  制御手段
【国際公開パンフレット】
2004524698.tif 000003
2004524698.tif 000004
2004524698.tif 000005
2004524698.tif 000006
2004524698.tif 000007
2004524698.tif 000008
2004524698.tif 000009
2004524698.tif 000010
2004524698.tif 000011
2004524698.tif 000012
2004524698.tif 000013
2004524698.tif 000014
【国際公開パンフレット（コレクトバージョン）】
2004524698.tif 000015
【国際調査報告】
2004524698.tif 000016
2004524698.tif 000017
2004524698.tif 000018