(57)【要約】１トランジスタのセルのタイプのメモリデバイスを形成する。このようなデバイスは、基板と、希土類亜マンガン酸塩の膜である強誘電体層と、基板と強誘電体層との間に置かれる界面酸化物層とを有する。この発明は、このようなデバイスと、それを形成する方法とを含む。【特許請求の範囲】
【請求項１】
メモリデバイスを形成する方法であって、
基板を設けるステップと、
希土類亜マンガン酸塩の膜を含む強誘電体層を設けるステップと、
前記基板と前記強誘電体層との間に構成要素として希土類酸化物を有する界面酸化物層を設けるステップと、
前記強誘電体層上にゲート電極を設けるステップとを含み、
前記希土類亜マンガン酸塩膜は、一般式Ａ３＋ＭｎＯｘを有し、式中、Ａ＝Ｙ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕであり、ｘは両端を含んで１と３との間である、方法。
【請求項２】
前記ゲート電極はＰｔで形成される、請求項１に記載の方法。
【請求項３】
前記ゲート電極は、Ｉｒ、ＩｒＯ２、ＲｕＯｘ、Ｒｏ、ＲｏＯｘ、またはインジウムスズ酸化物（ＩＴＯ）で形成される、請求項１に記載の方法。
【請求項４】
前記ゲート電極は、ドーピングのステップにおいてドープされた多結晶シリコンで形成される、請求項１に記載の方法。
【請求項５】
前記ドーピングのステップは、ポリシリコン堆積ステップ中に行なわれる、請求項４に記載の方法。
【請求項６】
前記ドーピングのステップは、堆積ステップの後に行なわれる、請求項５に記載の方法。
【請求項７】
前記ゲート電極はポリサイドで形成される、請求項１に記載の方法。
【請求項８】
ソース領域およびドレイン領域を形成するステップをさらに含み、前記ソースおよびドレイン領域を形成するステップは、前記強誘電体層を設けるステップの前に行われる、請求項１に記載の方法。
【請求項９】
ソース領域およびドレイン領域を形成するステップをさらに含み、このステップは、前記強誘電体層を設けるステップの後に行われる、請求項１に記載の方法。
【請求項１０】
ソースおよびドレインを活性化させるステップと、前記強誘電体層をアニールするステップとをさらに含み、これらのステップは同時に行なわれる、請求項１に記載の方法。
【請求項１１】
前記希土類亜マンガン酸塩膜は、有機金属気相成長法を介して堆積される、請求項１に記載の方法。
【請求項１２】
前記希土類亜マンガン酸塩膜は、前記強誘電体層の堆積のステップの後に、約８００＜Ｔ＜９５０℃の温度で酸素によってアニールされる、請求項１に記載の方法。
【請求項１３】
前記界面酸化物層は、前記希土類亜マンガン酸塩膜を設けるステップ中に自動的に、または酸素での後のアニールサイクルのステップ中に、成長させる、請求項１に記載の方法。
【請求項１４】
前記界面酸化物層は、前記希土類亜マンガン酸塩膜を設けるステップの前に計画的に成長させる、請求項１に記載の方法。
【請求項１５】
前記界面層は、式ＳｉｘＯｙＡｚにおいて、シリコンと、酸素と、希土類亜マンガン酸塩膜の要素のうちの少なくとも１つとを含み、式中、Ａは群Ａ＝Ｙ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕから選択され、ｘは０と２との間であり、ｙは１と３との間であり、ｚは０と３との間であり、すべて両端を含む、請求項１に記載の方法。
【請求項１６】
ゲート電極、希土類亜マンガン酸塩膜、および界面層は、標準フォトリソグラフィおよびエッチングの技術を用いて、かつ、ゲート電極、希土類亜マンガン酸塩膜、および界面層のスタックを注入マスクとして用いて、パターニングされる、請求項１に記載の方法。
【請求項１７】
前記希土類亜マンガン酸塩膜の相対誘電率は３０未満である、請求項１に記載の方法。
【請求項１８】
前記希土類元素およびマンガンが外へ拡散することを防ぐために、前記強誘電体層および前記界面酸化物層を保護層内に包むステップをさらに含み、前記基板に関連して標準の非強誘電体ＣＭＯＳトランジスタを形成するステップをさらに含む、請求項１に記載の方法。
【請求項１９】
前記基板に関連して標準の非強誘電体ＣＭＯＳトランジスタを形成するステップをさらに含み、前記標準の非強誘電体ＣＭＯＳトランジスタは、前記強誘電体層および前記界面酸化物層から来る前記希土類元素および前記マンガンからの汚染を防ぐために保護層で包まれる、請求項１に記載の方法。
【請求項２０】
基板と、
強誘電体層とを含み、前記層は希土類亜マンガン酸塩の膜であり、さらに、
前記基板と前記強誘電体層との間に置かれた界面酸化物層を含む、メモリデバイス。
【請求項２１】
前記強誘電体層は、一般式Ａ３＋ＭｎＯｘ（式中、Ａ＝Ｙ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕ）を有し、ｘは両端を含んで１と３との間である、請求項２０に記載のデバイス。
【請求項２２】
ＡはＣｅである、請求項２１に記載のデバイス。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、メモリセル内の唯一の構成要素として１つのトランジスタを用いた不揮発性メモリデバイスと、ゲート誘電体として希土類亜マンガン酸塩薄膜強誘電体材料を有するこのトランジスタの構成との分野に関する。
【０００２】
【発明の背景】
不揮発性強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）デバイスは、何十億ドルもの新興市場に相当する。最も進歩したＦｅＲＡＭは、１トランジスタ／１キャパシタ（１Ｔ１Ｃ）セル技術および破壊読出（ＤＲＯ）法を用いる。これらのデバイスは、ＥＥＰＲＯＭ、バッテリバックアップされたスタティックＲＡＭ（ＢＢＳＲＡＭ）、およびフラッシュ不揮発性メモリデバイスと競合する。
【０００３】
ＦｅＲＡＭは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）と同様に構成された半導体メモリの一種であるが、これは、電力を必要とせずにデータのビットを記憶する（不揮発性の特性）。ＦｅＲＡＭは最近になって関心を集めるようになった。なぜなら、大量生産される標準のＤＲＡＭにとって代わる、将来の理想的なメモリとなり得る可能性があるためである。強誘電体の基本的な原理は１９２０年代に発見されたが、薄い強誘電体膜の使用に関する過去１５年間の開発により、理想的な不揮発性メモリ性能特性を有する高密度のメモリの開発が今や現実的なものとなり得ている。強誘電体材料は、キュリー温度として公知の臨界温度よりも低い温度で強誘電性の振舞いを呈する。多くの強誘電体材料のキュリー温度は２００℃より上の温度であり、それらが不揮発性半導体メモリ用の記憶素子として用いられることを可能にする。
【０００４】
先行技術のＦｅＲＡＭは、２枚の導電性材料（電極）層間に挟まれた特別な誘電体材料（強誘電体）で構築されたキャパシタを含む、メモリセルのアレイを用いて動作する。特別な強誘電体材料は、イオンの格子から成っており、図１ａに示されるように、各単位セル内のイオンのうちの１つが、単位セルの中心の両側に長手方向軸に沿って２つの安定した状態を有する。強誘電体キャパシタの上下の電極間に電圧を印加すると、これらの荷電した中心イオンの動きが、誘電体内で電荷の変位を生じる。この電荷の変位は、強誘電体キャパシタの電極間に流れる電流として検知され得る。強誘電体キャパシタ内の電荷の変位はしばしば、ヒステリシス曲線として示され、図１ｂに示されるように、強誘電体層の分極が、印加された電界に対してプロットされる。
【０００５】
図１ｃは、１Ｔ１Ｃメモリセルの概略を示す。負に分極された強誘電体キャパシタに正電界が印加されると、単位セルの中心イオンは正に分極された状態に切換わる。このイオンの動きは、強誘電体キャパシタの電極間の電流として検知され得る。この電界が除去されると、分極は、「＋Ｑ０」と示される状態に落ち着く（図１ｂ参照）。次に、負の外部電界が強誘電体キャパシタに印加されると、単位セルの中心イオンは負に分極された状態に切換わる。この電界が除去されると、分極は、「−Ｑ０」と示される状態に落ち着く。ＦｅＲＡＭはＤＲＡＭを超える利点を有する。なぜなら、強誘電体分極が、連続した電力の印加なしに、極めて長時間わたって＋Ｑ０または−Ｑ０のいずれかの状態に保持（保存）され得るからである（不揮発性）。他の不揮発性メモリ素子とは異なり、強誘電体キャパシタは、摩耗（疲れ）なしに何度も（＞１０１０サイクル）状態から状態へと切換わることが可能である。また、強誘電体キャパシタは低電圧で動作するため、メモリにプログラムする（書込む）ために、いくつかの不揮発性メモリ（ＥＥＰＲＯＭおよびフラッシュ等）に必要とされる、チャージポンプによって与えられる高電圧を必要としない。低プログラミング電圧により、最終的に、強誘電体メモリセルは、フラッシュメモリよりも小さな寸法で形成され得る。
【０００６】
ＦｅＲＡＭを処理するための先行技術は、メタライゼーションの直前に、下にあるＣＭＯＳ回路のすべてが製造された後に、強誘電体キャパシタを製造することを必要とする。１Ｔ１Ｃセルの典型的な断面は、フィールド酸化物上に置かれた強誘電体キャパシタを有し、ローカル配線でトランジスタに接続される。このため、処理に懸念が生じる。なぜなら、強誘電体材料は、高温で堆積された後に活性化されなければならないからである。下にあるＣＭＯＳ回路が高温まで加熱されると水素が放出され、それによって強誘電体膜を損傷する。メタライゼーション相互接続層を堆積することもまた、水素を生じ得る。したがって、強誘電体キャパシタを保護するために、水素障壁を加えなければならない。また、強誘電体材料の中には、水素が放出される際に生じ得る湿気に極めて敏感なものがある。最後に、高密度のメモリが製造される際に、一般には平坦化技術が用いられる。処理のほとんどは、強誘電体材料が堆積されて活性化される前に、相互接続メタライゼーションを加えることを必要とする。この相互接続メタライゼーションは、強誘電体膜が活性化する高温に耐えることができない。これらの問題のすべてが高密度ＦｅＲＡＭの開発を遅らせ、理想的なメモリの将来を曇らせてきた。
【０００７】
先行技術の１Ｔ１Ｃセルメモリの圧倒的な不利益とは、最良の環境下においても、フラッシュメモリに十分匹敵するだけのサイズ変更が積極的に行なわれ得ないことである。なぜなら、セル１つにつき、フラッシュでは１つの構成要素であるのに対し、それらは２つの構成要素を必要とするからである。同等の設計ルールにより、先行技術のＦｅＲＡＭは、フラッシュのセルサイズの少なくとも２倍のセルサイズを有する。
【０００８】
この発明の主題である、提案される１Ｔセルの断面および図が図２に示される。このセルは、先行技術の１Ｔ１Ｃセルとは極めて異なった態様で動作する。２つの論理状態を区別するために、（１Ｔ１Ｃ  ＤＲＯセルにおけるように）信号として、切換えられたか、または切換えられていない電荷を用いる代わりに、強誘電体トランジスタのドレイン電流Ｉｄの大きさが用いられる。
【０００９】
図２ａおよび図２ｂに示される１Ｔセルにおいて、強誘電体層の分極が下がると、デバイスのしきい値電圧が上昇し（１．５ボルトまで等）、ドレイン電流は低くなり（ドレイン電圧Ｖｄ〜０．３ボルトとなり、しきい値電圧よりも低い）、たとえば論理「０」を示す。分極が上がると、デバイスのしきい値電圧は減少し（−２．５ボルトまで等）、ドレイン電流は高くなり、たとえば論理「１」を示す。セルに書込むためには、セルが選択されて、選択されたトランジスタのゲートに正または負の電圧が印加されて論理「１」（分極上昇）または論理「０」（分極下降）のいずれかを書込む。セルを読出すためには、セルが選択されて、選択されたセルに小さなドレイン電圧が印加される。センスアンプは、ドレイン電流がハイであるかローであるか、すなわち、論理「１」または「０」のいずれを示しているかを判定する。図２ｃを参照されたい。
【００１０】
読出動作はデバイスの分極状態を変化させないために、情報を破壊しない（「非破壊読出」またはＮＤＲＯ）。したがって、デバイスは、読出動作下では疲労せず（それは書込動作下でのみ疲労し）、このことがＤＲＯメモリを超える主な利点である。疲労のない読出動作に加え、ＮＤＲＯ法はより高速である。なぜなら、復元動作を必要とせず、書込サイクルを短縮するためである。ＮＤＲＯはまた、軍事または宇宙での適用時に遭遇する、劣悪な環境（放射線等）において特に、電位的に一層信頼することができる。なぜなら、混乱した事象（シングルイベントアップセット、すなわちＳＥＵ等）が不本意にもメモリの状態を変化させ得る場合も、メモリ状態の確認されないときが片時もないためである。
【００１１】
図２ａに示されるセルは、どのような公知の強誘電体記憶セルよりもフットプリントが一層小さい。これは、潜在的に、可能な最小の強誘電体メモリセルであり、フラッシュメモリセルと同様に高密度であり、競合するどのような不揮発性半導体メモリ技術の中でも最も高密度である。
【００１２】
このような１Ｔ強誘電体メモリセルを構築する課題には、先行技術のデバイスにおけるような金属底部電極の代わりに、シリコン上に強誘電体材料を直接堆積しなければならないことである。このことは、強誘電体材料に対する要件が極めて異なることを意味する。切換えられた分極（Ｐｒ）は、０．１〜１μＣ／ｃｍ２の範囲であるべきであり、できるだけ先行技術のデバイスほど高くなってはならない。誘電率はできるだけ低く、理想的には２０未満であるべきであり、動作電圧範囲（±５ボルト等）を超える漏れ電流は、できるだけ低減しなければならない。このことは、強誘電体材料の電子およびイオンの電荷運動の両方に当てはまるが、最も重要には、ゆっくりと移動するイオンの電荷に対してである。１Ｔセルに記憶された情報を保存するために、分極電荷は補償され得ない。膜を通じてゆっくりとドリフトして強誘電体の電極との界面に堆積するイオン電荷のいずれもが、時を経て分極電荷を補償して、情報を破壊するおそれがある。
【００１３】
【発明の概要】
この発明は、シングルトランジスタを含むメモリセルを有するメモリデバイスである。このトランジスタは、強誘電体トランジスタのゲート誘電体を形成する薄膜強誘電体材料として、希土類亜マンガン酸塩で形成される。この強誘電体ゲート材料は、先行技術の強誘電体デバイスにおけるような金属または導電性酸化物の底部電極の代わりに、シリコン上に直接堆積される。その特性により、強誘電体材料は、ＣＭＯＳ処理の早期に挿入されなければならない。したがって、それは、より高い温度、最も大きな可能性としては最大９５０℃（たとえば、注入されたソースおよびドレインの接合部に対する活性化温度）に耐えることができなくてはならない。
【００１４】
強誘電体ゲート材料に対する要件は、１Ｔ１Ｃセルにおけるものとは極めて異なる。高温の要件および移動性の低いイオン電荷に加えて、それは、好ましくは３０未満の低誘電率を有さなければならない。この理由は、シリコン上に堆積されたどのような強誘電体材料も、ＳｉＯ２に対する値として、最も高い可能性としては約３．９というかなり低い誘電率を有する界面層を形成するからである。したがって、トランジスタのゲートに印加された電圧は、強誘電体材料と界面層との間で分割される。界面層のキャパシタンスが強誘電体層のキャパシタンスよりもはるかに小さい場合、電圧のほとんどが界面層上で降下し、強誘電体材料の切換えに利用することができない。したがって、デバイスを低電圧で動作させることができない。この発明の強誘電体材料は、約１０の低い相対誘電率を有し、ＳｉＯ２のものよりも大きな相対誘電率を有する界面層を形成するために、１Ｔセルに理想的なものとなる。
【００１５】
この発明の強誘電体材料は、先行技術のデバイスで好まれる材料である、ジルコン酸チタン酸鉛（ＰＺＴ）およびストロンチウムビスマスタンタル酸塩（ＳＢＴ）等とは極めて異なる。この発明の好ましい実施例におけるデバイスは、シリコン等の基板と、この基板上に直接堆積された、強誘電体材料としての希土類亜マンガン酸塩の薄膜と、強誘電体材料上に形成された電極とを含む。ソースおよびドレインは、強誘電体層の堆積の前または後のいずれかに形成される。デバイスには、ソースおよびドレイン領域ならびにゲート電極に至るコンタクトが設けられる。これらのコンタクトをＣＭＯＳ回路等の集積回路の他の構成要素および外界に接触させるために、標準的なメタライゼーション（アルミニウム等）を用いる。
【００１６】
この発明の強誘電体材料は、シリコン上に直接堆積され、式Ａ３＋ＭｎＯｘ（式中、Ａ＝Ｙ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕ）を有する任意の希土類亜マンガン酸塩で組成され、ｘは両端を含んで１と３との間である。
【００１７】
この発明で用いられる希土類亜マンガン酸塩は、１Ｔメモリセルの良好な動作に対して所望の特性を有する。それらは、２０未満の誘電率を有し、〜３０の比較的高い誘電率を有する安定した界面層を形成し、＞６００℃の高い転移温度（キュリー温度）を有し、本質的に移動性の低い電荷（酸素空格子点等）を有する。強誘電体分極は、０．１〜２μＣ／ｃｍ２の理想的な範囲内にある。
【００１８】
この発明の強誘電体材料は、好ましくは有機金属化学気相成長法技術（ＭＯＣＶＤ）によって堆積されるが、ＰＥＣＶＤまたはＭＯＤ等の他の方法を用いることもできる。ＭＯＣＶＤプロセスは、好ましくは、液体ソースの送出およびフラッシュ蒸着法を用いる。なぜなら、好ましい態様で用いられる前駆体は、典型的に低い蒸気圧を有し、バブラーによる蒸気の送出等の他の方法を困難にするからである。この発明の特別な一実施例であるＣｅＭｎＯ３に用いられる前駆体の例は、セリウム（Ｃｅ）に対してはセリウム（ＩＶ）トリステトラメチルヘプタン二酸塩（ｔｈｄ）であり、マンガン（Ｍｎ）に対してはマンガン（ＩＩＩ）トリステトラメチルヘプタン二酸塩である。これらの材料は、固体粉末である。それらは、溶媒としてテトラヒドロフロン（ｔｅｔｒａｈｙｄｒｏｆｕｒｏｎ）（ＴＨＦ）を含む溶液内に入れることができ、テトラグリムを加えて早期蒸発のあらゆる問題を防ぐ。
【００１９】
ＭＯＣＶＤ処理は、完全な均一性および組成上の制御を伴ないかつステップカバレッジが良好な希土類亜マンガン酸塩の薄膜を生成する。最も重要には、それが、後のＯ２によるアニールのステップによって強化される、良く制御されたＡｘＯｙの界面層を生成することである。
【００２０】
［詳細な説明］
この発明による、１トランジスタ（１Ｔ）メモリセル１０の図が図２ａに示される。１Ｔメモリセル１０は、シリコン等の好適な材料からなる基板２０を含む。基板２０は、複雑な集積回路の開始材料であり得る。図２ａには、メモリセル自体のみが示されている。セルは、メモリアレイの構築ブロックであってよく、メモリアレイは次いで、デコーダ、センスアンプ、および入力／出力回路（図示せず）等の周辺回路に相互接続される。基板２０上に強誘電体薄膜層３０が直接堆積される。基板２０と強誘電体層３０との間に、強誘電体層３０の堆積中に自動的に、または強誘電体層３０の堆積の前に別個の処理のステップとして計画的に、界面層３１が形成される。強誘電体層３０は、以下に述べるように堆積され、界面層は、酸化シリコンおよび希土類の混合物である。
【００２１】
強誘電体層３０は、標準のフォトリソグラフィおよびエッチング技術を用いてパターニングされ得る。半導体処理で用いられる標準技術を用いて、パターニングされた強誘電体層に隣接してソース領域４０およびドレイン領域４１が形成される。これらの領域４０および４１は、強誘電体層３０の堆積の前または後のいずれかに形成され得る。ソースおよびドレインを形成するための最も一般的な方法は、ｐ＋領域にはたとえばホウ素（ｐチャネルトランジスタ）、またはｎ＋領域にはリンまたはヒ素（ｎチャネルトランジスタ）、のイオン注入による。いずれのタイプも、この発明の一部である。強誘電体層の上に、標準技術（ＣＶＤ、スパッタリング等）を用いて導電性ゲート材料５０が堆積され、基本的な強誘電体トランジスタを完成させる。導電性ゲート材料は、白金、金、または他の任意の貴金属、イリジウム、ロジウム、ルテニウム、またはそれらの酸化物、ドープされた多結晶シリコン、または白金シリサイド等の金属シリサイドを含んでよい。多結晶シリコンのドーピングは、多結晶シリコン層の堆積中に（その場で）行なうことができ、または、多結晶シリコンが堆積された後に別個の処理のステップとして行なうことができる。
【００２２】
これまでの集積回路（ＣＭＯＳ等）として商業的に有用なトランジスタに対しては、さらなる処理のステップが必要とされる。絶縁層６０（ＳｉＯ２等）がゲート材料上に堆積され、コンタクトウィンドウ７０および７１がそれぞれソースおよびドレインに、ならびにゲート電極にまでエッチングされ、接続８０が標準メタライゼーション（アルミニウム等）によって設けられる。最後に、デバイスは、ポリイミド、酸化プラズマ、または窒化プラズマ等の好適なパシベーション９０によって適切にパシベーションされる。
【００２３】
強誘電体薄膜３０は、一般式Ａ３＋ＭｎＯｘ（式中、Ａ＝Ｙ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕ）を有する希土類亜マンガン酸塩であり、ｘは両端を含んで１と３との間である。
【００２４】
希土類マンガン酸塩のほとんどが六方晶系の組成である単軸の強誘電体であり、いくつかは立方晶系格子である。これらの希土類亜マンガン酸塩は、この発明の主題である、１Ｔセルタイプのメモリセルに理想的な特性を有する。たとえば、それらの転移温度（キュリー温度）は、回路の最大動作温度に比べて高く、５００〜７００℃の範囲である。この特性により、たとえばソース／ドレインの形成の前に、プロセスフローの早期に、強誘電体膜を製造プロセスに挿入することができる。この材料は、たとえば接合部を活性化させるために必要とされる＞８５０℃の処理温度に耐えることができる。
【００２５】
希土類亜マンガン酸塩は、六方構造に密に詰まった晶系格子のために、１０〜５０の範囲の低誘電率を有する。その反対に、界面層３１は、１０〜３０の範囲の比較的高い誘電率を有する。なぜなら、それは、希土類酸化物ＡｘＯｚおよび酸化シリコンＳｉｖＯｗのｘ、ｙ、ｖ、およびｗが１〜３の範囲にある、混合物であるためである。たとえば、Ｃｅ２Ｏ３、Ｙ２Ｏ３、およびＰｒ２Ｏ３は、この発明の好ましい実施例であり、それぞれ約２５、２０、および３０の相対誘電率を有する。界面層３１は、後のＯ２によるアニールによって強化される、希土類亜マンガン酸塩のＣＶＤ堆積中に自動的に形成されるか、または、計画的に、好ましくは同じ処理チャンバ内においてＭＯＣＶＤにより、強誘電体の堆積の前に堆積されるかのいずれかである。前駆体の液体送出法を用いることにより、この界面酸化物を容易に堆積することができる。それを、たとえばスパッタリング、電子ビーム蒸着等によって他の手段で堆積することもできる。
【００２６】
強誘電体層は、好ましくは、ＭＯＣＶＤによって堆積されるが、ＭＯＤ、ゾル−ゲル、ＰＥＣＶＤ等の他の技術を用いることもでき、それらはこの発明の主題である。ＭＯＣＶＤによって強誘電体層を堆積する好ましい実施例は、その内容が引用によって援用される米国特許第５，８８７，１１７号の「フラッシュ蒸着器」に記載される、液体ソース送出方法を用いることによる。この方法の重要な要素とは、好適な前駆体の化学において用いることである。好ましい実施例は、セリウム（Ｃｅ）に対してはセリウム（ＩＶ）トリステトラメチルヘプタン二酸塩（ｔｈｄ）、マンガン（Ｍｎ）に対してはマンガン（ＩＩＩ）トリステトラメチルヘプタン二酸塩、および溶媒としてテトロヒドロフロン（ＴＨＦ）を用いることである。
【００２７】
表１は、ＣｅＭｎＯ３を堆積するための、好ましい堆積条件を示す。
【００２８】
【表１】
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【００２９】
堆積後、強誘電体膜は、適切な強誘電相を形成するために、約８００〜９００℃の温度でＯ２によってアニールされなければならない。また、このアニールは、さらなる利点として、界面層の厚さをわずかに増す。なぜなら、それは、この重要な酸化物層の品質および信用性を高めるからである。比較的高いアニール温度は、先行技術の強誘電体メモリデバイスでは不利益であったが、たとえばソースおよびドレインの形成前に、強誘電体膜がプロセスフローに早期に挿入されるために、問題にはならない。
【００３０】
高い相対誘電率の酸化物界面層の上に低い相対誘電率の強誘電体材料を組合せることが、この発明の重要な要素であり、図３ａおよび図３ｂを参照してより詳細に説明される。図３ａは、強誘電体トランジスタのゲート領域を通る断面を示し、図３ｂは、強誘電体層および界面層によってそれぞれ形成され、直列接続された、２つのキャパシタを概略的に示す。ゲート５０と基板２０との間に印加されたゲート電圧Ｖｇは、以下の式により、強誘電体層３０（Ｖｆ）と界面層３１（Ｖｏ）との間で分割される。
【００３１】
Ｖｇ＝Ｖｆ＋Ｖｏ
電圧Ｖｆは以下の等式によって求められる。
【００３２】
εｆＶｆｔｏ＝εｏＶｏｔｆ
Ｖｆ＝（εｏ／εｆ）（ｔｆ／ｔｏ）Ｖｏ＝［１／（１＋（εｆ／εｏ）（ｔｏ／ｔｆ））］Ｖｇ
式中、ｔｆは強誘電体層の厚さであり、ｔｏは酸化物層の厚さである。強誘電体膜に印加される効果的な電圧Ｖｇは、界面層と強誘電体膜との誘電率の比だけ減じられる。強誘電体膜に印加される利用可能な電圧、すなわち切換えに利用することのできる電圧を最大にするために、比（εｆ／εｏ）および（ｔｏ／ｔｆ）はできるだけ小さくなければならない。この発明の主題である、希土類亜マンガン酸塩は、この要件を満たす。
【００３３】
ゲート電極５０は、ＣＭＯＳ処理と両立する導電性材料で形成される。先行技術のＦｅＲＡＭにおいて、Ｐｔ等の貴金属は、典型的に、所望しない酸化物が界面に形成されることを防ぐために用いられる。この発明では、希土類亜マンガン酸塩の低誘電率により、酸化物界面層は重要ではない。より一層広範囲のゲート電極材料を用いることができ、貴金属、導電性酸化物、および最も重要なものとして、ドープされた多結晶シリコンまたは金属シリサイドが含まれる。これらの後者の材料は、特に魅力的である。なぜなら、それらが安価であり、現行のＣＭＯＳ処理と両立できるためである。
【００３４】
この発明の強誘電体トランジスタは、図４に示されるように、標準ＣＭＯＳ製造プロセス内に組込まれ得る。強誘電体トランジスタ１０は、標準ＣＭＯＳトランジスタ９５の形成の前または後に形成され得る。強誘電体トランジスタ１０が標準ＣＭＯＳトランジスタ９５の前に形成される場合、それは、好ましくは、希土類亜マンガン酸塩膜を含む材料が外へ拡散するあらゆる可能性を防いでＣＭＯＳ構造の残りの部分を汚染する可能性を防ぐ、バリア材料９６の薄い層によって包まれる。このバリア材料は、窒化シリコン、酸化アルミニウム等であり得る。強誘電体トランジスタ１０が標準ＣＭＯＳトランジスタ９５の後に形成される場合、標準ＣＭＯＳトランジスタは、希土類亜マンガン酸塩膜を含む材料が外に拡散するあらゆる可能性から生じるあらゆる汚染を防ぐように、バリア材料９６によって包まれる。
【００３５】
この発明の多くの局面を開示してきたが、それらのいずれもが全体としての教示から離れて独立した価値および重要性を有し得ることが明らかであろう。さらに、この発明が、このようなデバイスを形成して使用する方法およびデバイスに関することが明らかであろう。
【図面の簡単な説明】
【図１ａ】（先行技術）強誘電体材料の結晶格子を示す図である。
【図１ｂ】（先行技術）ヒステリシスのループを示す図である。
【図１ｃ】（先行技術）先行技術の１Ｔ１Ｃメモリセルの概略図である。
【図２ａ】この発明の一実施例の断面を示す図である。
【図２ｂ】この発明の一実施例の概略図である。
【図２ｃ】この発明の一実施例に対するヒステリシスのループを示す図である。
【図３ａ】シリコン基板上に堆積された希土類亜マンガン酸塩の強誘電体薄膜に対するＲＢＳスペクトルの図である。
【図３ｂ】電圧が強誘電体薄膜および界面層上で降下することを概略的に示す図である。
【図４】標準ＣＭＯＳ製造プロセスに組込まれる、この発明の強誘電体トランジスタを示す図である。
【図１ｂ】
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【図１ｃ】
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【図２ｄ】
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【図４】
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【国際公開パンフレット】
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【手続補正書】
【提出日】平成15年1月24日(2003.1.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリデバイスを形成する方法であって、
基板を設けるステップと、
希土類亜マンガン酸塩の膜を含む強誘電体層を設けるステップと、
前記基板と前記強誘電体層との間に構成要素として希土類酸化物を有する界面酸化物層を設けるステップと、
前記強誘電体層上に、Ｉｒ、ＩｒＯ２、ＲｕＯｘ、Ｒｏ、ＲｏＯｘ、またはインジウムスズ酸化物（ＩＴＯ）でゲート電極を形成するステップとを含み、
前記希土類亜マンガン酸塩膜は、一般式Ａ３＋ＭｎＯｘを有し、式中、Ａ＝Ｙ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｈ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕであり、ｘは両端を含んで１と３との間である、方法。
【請求項２】
前記ゲート電極は、ドーピングのステップにおいてドープされた多結晶シリコンで形成される、請求項１に記載の方法。
【請求項３】
前記ドーピングのステップは、ポリシリコン堆積ステップ中に行なわれる、請求項２に記載の方法。
【請求項４】
前記ドーピングのステップは、堆積ステップの後に行なわれる、請求項３に記載の方法。
【請求項５】
メモリデバイスを形成する方法であって、
基板を設けるステップと、
希土類亜マンガン酸塩の膜を含む強誘電体層を設けるステップと、
前記基板と前記強誘電体層との間に構成要素として希土類酸化物を有する界面酸化物層を設けるステップと、
前記強誘電体層上にポリサイドゲート電極を形成するステップとを含み、
前記希土類亜マンガン酸塩膜は、一般式Ａ３＋ＭｎＯｘを有し、式中、Ａ＝Ｙ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｈ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕであり、ｘは両端を含んで１と３との間である、方法。
【請求項６】
前記強誘電体層を設けるステップの前に行われる、ソース領域およびドレイン領域を形成するステップをさらに含む、請求項１に記載の方法。
【請求項７】
前記強誘電体層を設けるステップの後に、ソース領域およびドレイン領域を形成するステップをさらに含む、請求項１に記載の方法。
【請求項８】
ソースおよびドレインを活性化させるステップと、
前記強誘電体層をアニールするステップとをさらに含み、
前記活性化させるステップおよび前記アニールするステップは同時に行なわれる、請求項１に記載の方法。
【請求項９】
メモリデバイスを形成する方法であって、
基板を設けるステップと、
希土類亜マンガン酸塩の膜を含む強誘電体層を有機金属気相成長法を介して堆積するステップと、
前記基板と前記強誘電体層との間に構成要素として希土類酸化物を有する界面酸化物層を設けるステップと、
前記強誘電体層上にゲート電極を設けるステップとを含み、
前記希土類亜マンガン酸塩膜は、一般式Ａ３＋ＭｎＯｘを有し、式中、Ａ＝Ｙ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｈ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕであり、ｘは両端を含んで１と３との間である、方法。
【請求項１０】
前記希土類亜マンガン酸塩膜は、前記強誘電体層の堆積のステップの後に、約８００℃＜Ｔ＜９５０℃の温度で酸素によってアニールされる、請求項１に記載の方法。
【請求項１１】
前記界面酸化物層は、前記希土類亜マンガン酸塩膜を設けるステップ中に自動的に、または酸素での後のアニールサイクルのステップ中に、成長させる、請求項１に記載の方法。
【請求項１２】
前記界面酸化物層は、前記希土類亜マンガン酸塩膜を設けるステップの前に計画的に成長させる、請求項１に記載の方法。
【請求項１３】
前記界面層は、式ＳｉｘＯｙＡｚにおいて、シリコンと、酸素と、前記希土類亜マンガン酸塩膜の要素のうちの少なくとも１つとを含み、式中、Ａ＝Ｙ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｈ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕであり、ｘは両端を含んで０と２との間であり、ｙは両端を含んで１と３との間であり、ｚは両端を含んで０と３との間である、請求項１に記載の方法。
【請求項１４】
前記ゲート電極、希土類亜マンガン酸塩膜、および界面層は、標準フォトリソグラフィおよびエッチングの技術を用いて、かつ、ゲート電極、希土類亜マンガン酸塩膜、および界面層のスタックを注入マスクとして用いて、パターニングされる、請求項１に記載の方法。
【請求項１５】
メモリデバイスを形成する方法であって、
基板を設けるステップと、
３０未満の相対誘電率を有する希土類亜マンガン酸塩の膜を含む強誘電体層を設けるステップと、
前記基板と前記強誘電体層との間に構成要素として希土類酸化物を有する界面酸化物層を設けるステップと、
前記強誘電体層上にゲート電極を設けるステップとを含み、
前記希土類亜マンガン酸塩膜は、一般式Ａ３＋ＭｎＯｘを有し、式中、Ａ＝Ｙ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｈ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕであり、ｘは両端を含んで１と３との間である、方法。
【請求項１６】
前記希土類元素および前記マンガンが外へ拡散することを防ぐために、前記強誘電体層および前記界面酸化物層を保護層内に包むステップと、
前記基板に関連して標準の非強誘電体ＣＭＯＳトランジスタを形成するステップとをさらに含む、請求項１に記載の方法。
【請求項１７】
メモリデバイスを形成する方法であって、
基板を設けるステップと、
希土類亜マンガン酸塩の膜を含む強誘電体層を設けるステップと、
前記基板と前記強誘電体層との間に構成要素として希土類酸化物を有する界面酸化物層を設けるステップと、
前記強誘電体層上にゲート電極を設けるステップと、
前記基板に関連して標準の非強誘電体ＣＭＯＳトランジスタを形成するステップとを含み、前記標準の非強誘電体ＣＭＯＳトランジスタは、前記強誘電体層および前記界面酸化物層から来る前記希土類元素および前記マンガンからの汚染を防ぐために保護層で包まれ、
前記希土類亜マンガン酸塩膜は、一般式Ａ３＋ＭｎＯｘを有し、式中、Ａ＝Ｙ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｈ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕであり、ｘは両端を含んで１と３との間である、方法。
【請求項１８】
基板と、
強誘電体層とを含み、前記層は希土類亜マンガン酸塩の膜であり、さらに、
前記基板と前記強誘電体層との間に置かれた界面酸化物層を含み、
前記強誘電体層は、一般式Ａ３＋ＭｎＯｘを有し、式中、Ａ＝Ｙ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕであり、ｘは両端を含んで１と３との間である、メモリデバイス。
【請求項１９】
Ｐｔゲート電極をさらに含む、請求項１８に記載のメモリデバイス。
【請求項２０】
Ｉｒ、ＩｒＯ２、ＲｕＯｘ、Ｒｏ、ＲｏＯｘ、またはインジウムスズ酸化物（ＩＴＯ）ゲート電極をさらに含む、請求項１８に記載のメモリデバイス。
【請求項２１】
ドープされた多結晶シリコンゲート電極をさらに含む、請求項１８に記載のメモリデバイス。
【請求項２２】
ポリサイドゲート電極をさらに含む、請求項１８に記載のメモリデバイス。
【請求項２３】
ソース領域およびドレイン領域をさらに含む、請求項１８に記載のメモリデバイス。
【請求項２４】
前記界面層は、式ＳｉｘＯｙ，Ａｚにおいて、シリコンと、酸素と、前記希土類亜マンガン酸塩膜の要素のうちの少なくとも１つとを含み、Ａは群Ａ＝Ｙ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｈ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕから選択され、ｘは０と２との間であり、ｙは１と３との間であり、ｚは０と３との間であり、すべて両端を含む、請求項１８に記載のメモリデバイス。
【請求項２５】
前記希土類亜マンガン酸塩膜は、３０未満の相対誘電率を有する希土類亜マンガン酸塩膜を含む、請求項１８に記載のメモリデバイス。
【請求項２６】
前記強誘電体層および前記界面酸化物層から来る前記希土類元素および前記マンガンからの汚染を防ぐために保護層で包まれる、前記基板に関連した標準の非強誘電体ＣＭＯＳトランジスタをさらに含む、請求項１８に記載のメモリデバイス。
【国際調査報告】
2004519864.tif 000025