(57)【要約】１つまたは複数の多状態磁気抵抗メモリ素子（ＭＲＭＥ）（１１３）が、対応するアナログ機能モジュールで実装されているさまざまなアナログ機能コンポーネントの主構成要素として使用される。プログラム可能抵抗素子（５００）、プログラム可能電圧源（９００）、プログラム可能電流源（７００）、アナログ／デジタル・コンバータ（ＡＤＣ）（１９００）、デジタル／アナログ・コンバータ（ＤＡＣ）（１２００）、位相ロック・ループ（ＰＬＬ）（２２００）、およびさまざまなその他のアナログ機能モジュールを作成するため、ＭＲＭＥ（１１３）をメモリ・アレイに構成する。磁気抵抗アナログ機能モジュール（１１３）を少なくとも１つの他の論理モジュール（１０７）と結合して１つのシステム（１０１）にまとめ、プロセスを実行するようにする。ＩＣ上に実装した場合、各モジュール（１１３）は同じかまたは異なる製造プロセスで実装することが可能である。他の論理モジュール（１０７）は、磁気抵抗メモリ技術また全体的なシステム設計の柔軟性を提供するその他の種類の技術などにより、所望の方法で実装することが可能である。システム（１０１）は、１つまたは複数の集積回路（ＩＣ）、チップ、マルチチップ・モジュール、プリント回路基板（ＰＣＢ）などの上に実装可能である
2004526269.tif 000002
【特許請求の範囲】
【請求項１】
磁気抵抗メモリ技術を使用するシステムであって、
少なくとも１つの論理モジュールと、
それぞれのアナログ機能を実行するため一緒に結合されている複数の多状態磁気抵抗メモリ素子を備える少なくとも１つのアナログ機能モジュールと、からなり、
前記少なくとも１つの論理モジュールと前記少なくとも１つのアナログ機能モジュールが、プロセスを実行するために一緒に結合されている、システム。
【請求項２】
磁気抵抗メモリ技術を使用するプログラム可能電流源であって、
複数の多状態磁気抵抗メモリ素子と、
各々のプログラム可能セグメントが、前記複数の多状態磁気抵抗メモリ素子のうち少なくとも１つを備えると共に、その状態を選択するための少なくとも１つの制御入力を備える、第１および第２のターミナルを有する抵抗回路を形成するため結合してまとめられる複数のプログラム可能セグメントと、
前記第１および第２のターミナルの間に基準電圧を印加するため結合された電圧源と、
前記複数のプログラム可能セグメントに結合され、前記第１および第２のターミナルの間にプログラム可能な電流を流すために前記抵抗回路の各セグメントの前記少なくとも１つの制御入力に結合され、前記プログラム可能な電流は前記抵抗回路内の前記複数の多状態磁気抵抗メモリ素子のそれぞれにより発生させられる電流信号の組み合わせからなる、選択論理回路と、
からなるプログラム可能電流源。
【請求項３】
磁気抵抗メモリ技術を使用するプログラム可能電圧源であって、
複数の多状態磁気抵抗メモリ素子と、
各々のプログラム可能セグメントが、前記複数の多状態磁気抵抗メモリ素子のうち少なくとも１つを備えると共に、その状態を選択するための少なくとも１つの制御入力を備える、第１のターミナルと電圧接合ターミナルとの間に第１の抵抗回路を形成するために結合してまとめられる第１の複数のプログラム可能セグメントと、
各々のプログラム可能セグメントが、前記複数の多状態磁気抵抗メモリ素子のうち少なくとも１つを備えると共に、その状態を選択するための少なくとも１つの制御入力を備える、前記電圧接合ターミナルと第２のターミナルとの間に第２の抵抗回路を形成するために結合してまとめられる第２の複数のプログラム可能セグメントと、
前記第１と第２の抵抗回路間の前記第１および第２のターミナルの間で基準電圧をアサートする電圧源と、
前記第１と第２の抵抗回路のそれぞれの前記複数のプログラム可能セグメントの前記少なくとも１つの制御入力に結合され、前記電圧接合点にプログラム可能な電圧が発生するように前記抵抗回路の各セグメントをプログラムする選択論理回路と、
からなるプログラム可能電圧源。
【請求項４】
磁気抵抗メモリ技術を使用するプログラム可能発振器であって、
複数の多状態磁気抵抗メモリ素子からなり、周波数選択値に基づいて複数の状態のうちいずれか１つの状態にプログラムされ、前記周波数選択値に対応する出力信号を供給するメモリ・アレイと、
前記メモリ・アレイに結合され、前記出力信号に対応する周波数信号を供給する可変発振器と、
からなるプログラム可能発振器。
【請求項５】
磁気抵抗メモリ技術を使用するデジタル／アナログ・コンバータであって、
複数の多状態磁気抵抗メモリ素子からなるメモリ・アレイと、
前記メモリ・アレイに結合され、デジタル入力値を受け取り、前記メモリ・アレイ内の前記複数の多状態磁気抵抗メモリ素子の個数をプログラムする制御論理回路と前記個数は前記デジタル入力値に比例することと、
基準信号を前記メモリ・アレイ内の前記複数の多状態磁気抵抗メモリ素子に選択的に印加するソースと、
前記基準信号を印加してアナログ出力信号を発生させた結果、前記複数の多状態磁気抵抗メモリ素子のそれぞれにより発生する信号を組み合わせる出力ターミナルと、
からなるデジタル／アナログ・コンバータ。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は、磁気抵抗メモリ技術に関するものであり、より詳細には、システムまたは集積回路に組み込まれている磁気抵抗メモリ素子を他の論理モジュールとともに使用するアナログ機能モジュールに関するものである。
【０００２】
（関連技術）
磁気抵抗メモリ技術は、現在、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスなどのメモリ・デバイス用に開発が進められている。ＭＲＡＭ技術への相補形金属酸化膜半導体（ＣＭＯＳ）の組み込みも現在開発されている。すべて本願明細書に援用する「Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ａｎｄ  Ｆａｂｒｉｃａｔｉｎｇ  Ｍｅｔｈｏｄ  Ｔｈｅｒｅｏｆ」という表題の米国特許第５９４０３１９号、「Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｓｔｒｕｃｔｕｒｅ  ｉｎ  ａ  Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ａｎｄ  ａ  Ｍｅｔｈｏｄ  Ｆｏｒ  Ｆａｂｒｉｃａｔｉｎｇ  Ｔｈｅｒｅｏｆ」という表題の米国特許第５７３２０１６号や「Ｍｅｔｈｏｄ  Ｆｏｒ  Ｄｅｔｅｃｔｉｎｇ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｓｔｏｒｅｄ  ｉｎ  ａ  ＭＲＡＭ  Ｃｅｌｌ  Ｈａｖｉｎｇ  Ｔｗｏ  Ｍａｇｎｅｔｉｃ  Ｌａｙｅｒｓ  ｉｎ  Ｄｉｆｆｅｒｅｎｔ  Ｔｈｉｃｋｎｅｓｓｅｓ」という表題の米国特許第５７０３８０５号を含むさまざまな発行された出願中に、各種のＭＲＡＭ技術、製作方法、および関連機能が説明されている。
【０００３】
一般に、磁気メモリ素子は、非磁気層により分離された強磁性体層を含む構造を有する。情報は、磁気層内に磁化ベクトルの方向として格納される。例えば、一方の磁気層内の磁気ベクトルは磁気的に固定つまりピン止めされるが、他方の磁気層の磁化方向は情報と同じ方向と反対方向との間で自由にスイッチング可能であり、これは「平行」状態および「反平行」状態とそれぞれ呼ばれる。平行状態および反平行状態に対して、磁気メモリ素子は２つの異なる抵抗値を示す。抵抗は２つの磁気層の磁化ベクトルがそれぞれ実質的に同じ方向および反対方向を指すときに最小値および最大値を示す。したがって、抵抗の変化を検出することにより、ＭＲＡＭデバイスは、磁気メモリ素子に格納されている情報を供給することが可能である。
【０００４】
ＭＲＡＭ技術は非常に用途が広く、また費用効果も高く、ＦＬＡＳＨ型メモリ、ダイナミックＲＡＭ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）などの種類の他のメモリの代替となる。メモリ・デバイスは、通常、処理デバイス、コントローラ、およびその他のさまざまなアナログ機能モジュールおよびデバイスを備えるシステム全体の一部にすぎない。課題は、ＭＲＡＭ技術を最も効率よくかつ最もコスト有効な方法で組み込むことである。
【０００５】
本発明を、類似の参照は類似の要素を示す添付の図面にて、限定ではなく例示として説明する。
当業者であれば、図中の要素は簡単にかつ明瞭さを目的として示されており、必ずしも正しい縮尺に描かれていないことを理解するであろう。例えば、本発明の実施形態をより理解しやすくするために、図中の要素のいくつかは寸法が他の要素に対して誇張されて描かれている。
【０００６】
（詳細な説明）
本発明で使用されているように「アサート」および「ネゲート」という用語は、信号、ステータス・ビット、または類似の装置をそれぞれ論理真状態または論理偽状態にすることを意味する場合に使用される。論理真状態が論理レベル１であれば、論理偽状態は論理レベル０である。また、論理真状態が論理レベル０であれば、論理偽状態は論理レベル１である。文字「ｂ」が数値のすぐ後に記述されている場合、その数値は２進数つまり２を基本とする形式で表されているということである。
【０００７】
磁気抵抗メモリ技術の基本的な構成要素は、プログラム可能抵抗特性を示す多状態磁気抵抗メモリ素子（ＭＲＭＥ）またはメモリ・セルである。特に、ＭＲＭＥは、少なくとも２つの抵抗値をスイッチングできるという点でメモリ特性を持ち、したがって、ＭＲＡＭで使用することが可能である。後述のように、ＭＲＭＥは機能モジュールで実装されているさまざまなアナログ機能コンポーネントの主構成要素としても使用できることが認識されている。さらに後述のように、複数のＭＲＭＥをスタック・アレイに構成し、プログラム可能抵抗素子、プログラム可能電圧源、プログラム可能電流源、アナログ／デジタル・コンバータ（ＡＤＣ）、デジタル／アナログ・コンバータ（ＤＡＣ）、位相ロック・ループ（ＰＬＬ）、およびさまざまなその他のアナログ機能を作成することが可能である。このようにして、ＭＲＭＥを使用すれば、磁気抵抗メモリ技術を含む何らかの種類の技術により実装した他のモジュールを用いて、磁気抵抗メモリ技術を使用して実装したアナログ機能モジュールをシステムにまとめることが可能である。このような機能があるため、設計者は機能、デバイスまたはシステムを集積回路（ＩＣ）、チップ、マルチチップ・モジュール、プリント回路基板（ＰＣＢ）などに実装して自在に利用できる。
【０００８】
図１は、単一集積回路（ＩＣ）またはチップなどに所望の方法で実装したシステム１０１、システム・ボード、マルチチップ・ボード、プラグイン・アップグレード・モジュール・ボード、またはコンピュータ・システムで一般に使用される入出力（Ｉ／Ｏ）ボードなどのその他の増設型または周辺機器ボードなどのマルチチップ・モジュール構成またはＰＣＢレベルの構成のブロック図である。図に示されているシステム１０１は、中央処理装置（ＣＰＵ）１０３、１つまたは複数のメモリ・モジュール１０５、および共通プロセッサ・バス１０９を介して結合されている制御論理回路１０７などの複数の論理モジュールを備える。制御論理回路１０７は、さらに、システム・バス１１１に結合され、これはさらに、それぞれがそれぞれのアナログ機能を実行するため磁気抵抗メモリ技術を使用して実装されている１つまたは複数のＭＲＭＥアナログ機能モジュール１１３に結合されている。所望の機能またはプロセスを実行するようにシステム・コンポーネント１０３〜１１３は一緒に結合されている。図にはＭＲＭＥアナログ機能モジュール１１３を２つだけ示し、個々にモジュール１およびモジュール２とラベルが付けられているが、システム１０１で使用するモジュールを２つよりも少なくすることも、多くすることも可能であることは理解されるであろう。１つまたは複数のＣＰＵ１０３、メモリ・モジュール１０５、または制御論理回路１０７も、磁気抵抗メモリ技術を使用して実装することが可能である。例えば、メモリ・モジュール１０５は１つまたは複数のＭＲＡＭメモリ・チップなどの磁気抵抗メモリを備えることが可能である。
【０００９】
システム１０１は磁気抵抗メモリ技術を使用して単一集積回路上に実装することが可能であり、ＣＰＵ１０３、メモリ・モジュール１０５、制御論理回路１０７、およびＭＲＭＥアナログ機能モジュール１１３のそれぞれは磁気抵抗メモリ技術を使用してすべて実装されることは理解されるであろう。別の実施形態では、ＣＰＵ１０３、メモリ・モジュール１０５、および制御論理回路１０７の任意のものを、同じかまたは異なる製造プロセスによる磁気抵抗メモリ技術を使用して実装することが可能である。さらに、１つまたは複数のＣＰＵ１０３、メモリ・モジュール１０５、および制御論理回路１０７は、磁気抵抗メモリ技術以外の知られているまたは開発されている製造技術を使用して同じ集積回路上に実装することが可能である。
【００１０】
他の代替実施形態では、システム１０１は１つまたは複数のマルチチップ・ボードまたはモジュールを備え、ＣＰＵ１０３、メモリ・モジュール１０５、制御論理回路１０７、およびＭＲＭＥアナログ機能モジュール１１３のそれぞれは単一基板上に集積されている別のモジュールを使用して実装される。これもまた、論理およびモジュール・コンポーネントはそれぞれ、同じ磁気抵抗メモリ技術または異なる技術を使用して実装してもよく、同じかまたは異なる製造プロセスを使用して実装することが可能である。さらに、ＣＰＵ１０３、メモリ・モジュール１０５、制御論理回路１０７、およびＭＲＭＥアナログ機能モジュール１１３はそれぞれ、別の集積回路またはチップ上に実装し、システムまたは増設ボードまたは前述のような装置上に搭載することが可能である。
【００１１】
図２は、１つまたは複数のＭＲＡＭメモリ・モジュール２０３および１つまたは複数のＭＲＭＥアナログ機能モジュール２０５をさらに組み込んだ集積回路２０１のブロック図である。モジュール２０３、２０５は、所望に応じた機能またはプロセスのタイプを実行するため共に結合される。ＭＲＡＭメモリ・モジュール２０３には個々に、モジュール１、２、３などとラベルが付けられ、集積回路２０１にＭＲＡＭメモリ・モジュールをいくつでも、３つよりも多くても少なくても、組み込むことが可能であることは理解されるであろう。さらに、ＭＲＭＥアナログ機能モジュール２０５には個々に、モジュール１、２、３などとラベルが付けられ、集積回路２０１ではアナログ機能モジュールをいくつでも、３つよりも多くても少なくても、使用できる。ＭＲＡＭメモリ・モジュール２０３とＭＲＭＥアナログ機能モジュール２０５はすべて、同じ集積回路２０１上の磁気抵抗メモリ技術を使用して実装される。ＭＲＡＭメモリ・モジュール２０３はＭＲＭＥアナログ機能モジュール２０５と同じかまたは異なる製造プロセスを使用して実装することが可能であることが理解されるであろう。同じ製造プロセスを使用した場合、メモリ・モジュール２０３およびアナログ機能モジュール２０５を含む集積回路全体２０１がすべて同じ製造プロセスを使用して同時に実装できるという点で費用効果が高いという利点がある。
【００１２】
図３Ａは、単一の多状態ＭＲＭＥ３０１の構造例の略断面側面図である。ＭＲＭＥ３０１には、ビット・ライン（ＢＬ）ターミナル３０３と呼ばれる導線が磁気ビット素子３０５の所定の距離または範囲内に配置されている。所定の範囲は、ＭＲＭＥ３０１の物理特性および電気的特性に左右されるが、一般に、磁気ビット素子３０５とビット・ライン・ターミナル３０３とのスイッチング可能な距離を表し、ビット・ライン・ターミナル３０３に沿った電流により定められる磁界は十分に、磁気ビット素子３０５を２つの論理状態のいずれかにスイッチングするか、または他の手段でスイッチングを補助することが可能である。磁気ビット素子３０５は、磁気素子３０７を形成する固定またはピン止め強磁性体層または薄い非磁気基板３１１で隔てられた磁気素子３０９を形成する自由強磁性体層を含む。磁気ビット素子３０５は非磁気基板３１３に装着され、これはさらに導電性パッド３１５に装着される。導電性パッド３１５は実際に、導電性選択（ＳＥＬ）ノードまたはターミナル３１７を定める。
【００１３】
選択ターミナル３１７は、さらに、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタ、ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタなどや、バイポーラ技術などその他の適当な技術などのトランジスタ３１９に結合することが可能である。トランジスタ３１９はグラウンドを基準とし、ベースまたはゲート端子が導電性ワード・ライン（ＷＬ）３２１に結合されている。導電性ディジット・ライン（ＤＬ）ターミナル３２３は、磁気ビット素子３０５のまた別の所定の範囲内または距離内に示されており、ビット・ライン・ターミナル３０３と類似した導電性ラインである。ビット・ライン・ターミナル３０３およびディジット・ライン・ターミナル３２３は、導電性ラインであり、磁気ビット素子３０５のスイッチングを実行してＭＲＭＥ３０１をプログラムするか、またはＭＲＭＥ３０１の２つの異なる抵抗状態をスイッチングするために使用される。ビット・ライン・ターミナル３０３およびディジット・ライン・ターミナル３２３は、互いに実質的に直交するように配置され、磁気ビット素子３０５をスイッチングするために使用する磁界を発生するそれぞれの電流を受け取る、導電性ラインである。ディジット・ライン・ターミナル３２３と磁気ビット素子３０５の間の所定の範囲もまたスイッチング可能な距離を表し、ディジット・ライン・ターミナル３２３に沿った電流により定められる磁界が十分に磁気ビット素子３０５を２つの抵抗状態のいずれかにスイッチングすることが可能であるか、またはその他の手段でスイッチングを補助できる。
【００１４】
ビット・ライン・ターミナル３０３またはディジット・ライン・ターミナル３２３のいずれかを磁化困難軸ターミナルとして、または磁化容易軸ターミナルとして構成し、磁気ビット素子３０５の特定の構成に応じてＭＲＭＥ３０１をスイッチングするようにし得る。図に示されているように、磁気ビット素子３０５のピン止めされた磁気素子３０７には、「Ｓ」というラベルが付けられ、磁気素子３０７の「南」端を表す。自由磁気素子３０９は、ピン止めされている磁気素子３０７に関して「Ｎ／Ｓ」で表される「北」（反平行）位置と「南」（平行）位置をスイッチングできる。ＭＲＭＥ３０１のこの構成では、ディジット・ライン・ターミナル３２３が磁化困難軸ターミナルであり、ビット・ライン・ターミナル３０３が磁化容易軸ターミナルである。代替構成では、ビット・ライン・ターミナル３０３が磁化困難軸ターミナルとして構成され、ディジット・ライン・ターミナル３２３が磁化容易磁化ターミナルとして構成され、ピン止めされた磁気素子３０７が直交位置で実装される。代替構成は、その帯磁方向に応じて左から右または右から左を指す矢印で示される。自由磁気素子３０９は、したがって、２つの別々のプログラム可能な位置を表す左および右の両方を指している二重矢印で表される左位置と右位置をスイッチングできる。
【００１５】
後述のように、ディジット・クライン・ターミナル３２３とビット・ライン・ターミナル３０３を組み合わせて使用し、磁気ビット素子３０５をスイッチングすることが可能である、つまり自由磁気素子３０９を北位置または南位置に実際にスイッチングできるということである。ＭＲＡＭデバイスでは、５０％の電流レベルを磁化容易軸ターミナルを通り容易軸の磁界または「容易軸」に沿って印加し、少なくとも対応する閾値電流を磁化困難軸ターミナル上の困難軸の磁界または「困難軸」に沿って印加して、磁気ビット素子３０５をスイッチングすることが可能である。５０％の電流レベルはそれだけでは磁気ビット素子３０５をスイッチングするには十分でない対応する磁界を発生する相対的電流の大きさを表す。しかし、閾値電流レベルを困難軸に沿って印加した場合には、容易軸に沿う５０％の電流レベルで磁気ビット素子３０５をスイッチングできる。１００％の電流レベルは、困難軸に沿った電流に関係なく、磁気ビット素子３０５を独立に十分スイッチングできる対応する磁界を発生する相対的電流の大きさを表す。容易軸に沿う電流の方向により、プログラムされた抵抗状態が２つの抵抗状態のうちの１つとして決定され、これを使用して２つの論理状態のうちの１つを表すことが可能である。困難軸に沿う閾値電流は、いずれかの方向で印加することが可能であるが、磁気ビット素子３０５の状態を決定しない。
【００１６】
ＭＲＭＥ３０１に関してより具体的には、５０％電流レベルがビット・ライン・ターミナル３０３に印加され、閾値電流レベルがディジット・ライン・ターミナル３２３に印加される。ディジット・ライン・ターミナル３２３の電流方向はいずれの方向でもよい（図３Ａに示されている構造内で図面ページに入る方向または出る方向など）。ビット・ライン・ターミナル３０３を通じてアサートされた電流の方向により、磁気ビット素子３０５の状態が決定される。ビット・ライン・ターミナル３０３上で右から左への１００％電流またはディジット・ライン・ターミナル３２３上の少なくとも閾値電流の印加を伴う５０％電流により、自由磁気素子３０９が右手の法則に従って帯磁方向北にスイッチングされる。ビット・ライン・ターミナル３０３を通る左から右への反対向きの電流により、自由磁気素子３０９は帯磁方向を南に、または反対の帯磁方向にスイッチングする。帯磁方向北は、論理１または論理０などの特定の論理状態として定義できる１つの抵抗状態であるが、帯磁方向南は、その反対の論理状態として定義される。
【００１７】
磁気素子３０７、３０９の間の相対的帯磁方向により、ビット・ライン・ターミナル３０３および選択ターミナル３１７の間で感知された通りに磁気ビット素子３０５を通る抵抗特性が決定される。特に、自由磁気素子３０９およびピン止め磁気素子３０７が両方とも同じ帯磁方向（平行状態）の場合、ビット・ライン・ターミナル３０３と選択ターミナル３１７の間の抵抗は自由およびピン止め磁気素子３０９、３０７を反対の帯磁方向（反平行状態）にスイッチングしたときにビット・ライン・ターミナル３０３と選択ターミナル３１７の間の高い抵抗と比べて低い抵抗になる。したがって、磁気ビット素子３０５のＳ−Ｓ帯磁方向では低い抵抗を示すが、Ｎ−Ｓ相対的帯磁方向は高い抵抗を示す。このようにして、磁気ビット素子３０５、したがってＭＲＭＥ３０１の状態は、ビット・ライン・ターミナル３０３と選択ターミナル３１７のとの間の実効抵抗を測定することにより判別される。ＭＲＭＥ３０１の状態の判別は、ビット・ライン・ターミナル３０３と選択ターミナル３１７の間に電圧をかけ（または電流を通し）、その磁気ビット素子３０５を通るその結果の電流（またはその間の電圧）を測定することにより行うことが可能である。
【００１８】
特定のＭＲＭＥ構成では、Ｒ０で表される低い抵抗は約１０キロオーム（ＫΩ）であり、Ｒ１で表される高い抵抗は約１４ＫΩである。しかし、ＭＲＭＥ３０１は非線形デバイスであり、その抵抗は印加された電圧に応じて変化することに留意されたい。本開示では特定の抵抗値を参照しているが、これは例にすぎず、説明のためのみ掲示している。抵抗は、特定の実施形態および構成における印加された電圧に応じて変化する。さらに、本発明は特定の磁気抵抗メモリ素子構造に限定してはおらず、他の抵抗値および抵抗比も使用できることは、当業者であれば容易に理解できるであろう。
【００１９】
図３Ｂは、記号３３１を使用するＭＲＭＥ３０１の記号の表示であり、これはトランジスタの記号と幾分類似している。ＭＲＭＥ３０１の抵抗特性は、円記号３４１内の抵抗記号３３３により表されている。選択ターミナル３１７を表す選択ターミナル（ＳＥＬ）は、抵抗器記号３３３の一方の側に結合されているように示されており、「Ｔ字」接続記号３３７は抵抗器記号３３３の他方の側に結合されているように示されている。Ｔ記号３３７は、ビット・ライン・ターミナル３０３を表している。ＣＭＯＳトランジスタのゲート記号と類似している別のＴ記号３３９が円記号３４１内に示され、抵抗器記号３３３に隣接しており、ディジット・ライン・ターミナル３２３を表す。
【００２０】
ＭＲＭＥ３０１の回路構成に応じて任意選択で記号３３１内のトランジスタ３１９が省略されることに留意されたい。ＭＲＡＭなどのメモリ構成では、トランジスタ３１９が含まれ、ＷＬ３２１により制御され、ＭＲＭＥ３０１の状態が読み込まれる。このメモリ構成は、後述のように、アナログ機能モジュールの一部で使用される。別の回路構成では、Ｔ記号３３７を抑制し、図５に示されているＭＲＭＥ５０１で表されているように回路内で結合されているレジスタ・シンボル３３３を示すことによりＭＲＭＥ３０１の抵抗特性を使用することが可能である。抵抗構成では、ＭＲＭＥ３０１はディジット・ライン・ターミナル３２３を容易軸ターミナルとして、ビット・ライン・ターミナル３０３を困難軸ターミナルとして構成され、ディジット・ライン・ターミナル３２３は主にメモリ・セルのスイッチングに使用される。抵抗構成では、ビット・ライン・ターミナル３０３と選択ターミナルとの電気的結合は交換可能であるが、それは、閾値電流レベルに達する限りいずれの方向の困難軸電流も使用できるからである。
【００２１】
図４Ａは、ＭＲＭＥ３０１のスイッチング特性を示すグラフ図である。容易軸の磁界は「Ｙ」軸または垂直軸に沿ってプロットされ、困難軸の磁界は水平軸または「Ｘ」軸に沿ってプロットされる。前述のように、ディジット・ライン・ターミナル３２３およびビット・ライン・ターミナル３０３を、容易軸または困難軸ターミナルのいずれかとしてそれぞれ使用できる。容易軸の磁界は、ＭＲＭＥ３０１を決定された抵抗状態、磁性状態、または論理状態にスイッチングするために使用される主磁界である。矢印４０１で示されている容易軸の正の方向は、抵抗状態「ａ」を表し、矢印４０３で示されている負の方向は、それと別の抵抗状態「ｂ」を表す。ａおよびｂ状態は、論理状態ローまたはハイつまり論理０または論理１を表すことが可能であり、低い抵抗Ｒ０または高い抵抗Ｒ１として表すことが可能である。例えば、状態ａは論理１を表し、状態ｂは論理０を表し、またその逆を表すことが可能である。状態ａは、Ｒ１抵抗で表すことが可能であり、状態ｂは、Ｒ０抵抗で表すことが可能であり、またはその逆で表すこともできる。任意の組み合わせが可能であり、企図される。
【００２２】
図４Ａに示されているように、容易軸の磁界に沿って、３つのａ状態領域４０５、４０７、および４０９が正のＹ方向に、３つのｂ状態領域４１１、４１３、および４１５が負のＹ方向に、示されている。３角形領域４０５は、Ｘ正、Ｙ正の象限に位置し、３角形領域４０７は、Ｙ正、Ｘ負の象限に位置する。同様に、３角形領域４１１は、Ｙ負，Ｘ正の象限に位置し、３角形領域４１３は、Ｙ負、Ｘ負の象限に位置する。矩形領域４０９、４１５は、Ｙ軸に関して実質的に対称的であり、Ｘの正および負の両方向に伸びている。対応する大きさを持ち、領域４０５〜４１５のいずれかに十分入る強さのある容易軸および／または困難軸に沿って通される電流により、ＭＲＭＥ３０１がその領域の指定された状態にスイッチングされる。３角形領域４０５、４０７、４１１、および４１３はそれぞれ、斜辺閾値ライン４１７、４１９、４２１、および４２３をそれぞれ有し、これらは閾値をそれぞれの領域にスイッチングすることを表す。このようにして、３角形領域４０５、４０７、４１１、および４１３については、困難軸に沿って印加された閾値電流レベルが大きいほど、ＭＲＭＥが指定された状態にスイッチングし、またその逆にスイッチングするために容易軸に沿って必要な電流レベルは小さくなる。
【００２３】
正および負の５０％レベルが、Ｙの正方向とＹの負方向の両方に関して容易軸に沿って示されている。５０％レベルは、５０％電流レベルに対する容易軸に沿った結果得られる磁界を表す。領域４０５および４０７は、正の５０％レベルのいずれかの側、かつおおよその中心に位置する。同様に、領域４１１および４１３は、負の５０％レベルのいずれかの側、かつおおよその中心に位置する。正（＋Ｔｈ）および負（−Ｔｈ）の閾値レベルは、正および負の５０％レベルにそれぞれ対応し、Ｘの正方向とＸの負方向の両方に関して困難軸に沿って示されている。閾値レベルは、容易軸に沿った対応する５０％電流レベルと組み合わせてＭＲＭＥ３０１を対応する状態にスイッチングするのに十分なだけの閾値電流レベルに対する困難軸に沿う結果の磁界を表す。特に、正の５０％レベルおよび正の閾値レベルは領域４０５の斜辺ライン４１７に沿ったところにあるスイッチ点４２５で交差し、正の５０％レベルおよび負の閾値レベルは領域４０７の斜辺ライン４１９に沿ったところにあるスイッチ点４２７で交差し、負の５０％レベルおよび正の閾値レベルは領域４１１の斜辺ライン４２１に沿ったところにあるスイッチ点４２９で交差し、負の５０％レベルおよび負の閾値レベルは領域４１３の斜辺ライン４２３に沿ったところにあるスイッチ点４３０で交差する。
【００２４】
このようにして、容易軸に沿った少なくとも５０％レベルの電流と困難軸に沿った少なくとも閾値レベルの電流により、ＭＲＭＥ３０１は対応する状態にスイッチングする。特に、容易軸に沿った正の５０％電流レベル以上および困難軸に沿った正の閾値電流レベル以上で、ＭＲＭＥ３０１は状態ａにスイッチングする（領域４０５）。同様に、容易軸に沿った正の５０％電流レベル以上および困難軸に沿った負の閾値電流レベル以下では、ＭＲＭＥ３１０は状態ａ（領域４０７）にスイッチングし、容易軸に沿った負の５０％電流レベル以下および困難軸に沿った正の閾値電流レベル以上では、ＭＲＭＥ３０１は状態ｂ（領域４１１）にスイッチングし、容易軸に沿った負の５０％電流レベル以下および困難軸に沿った負の閾値電流レベル以下では、ＭＲＭＥ３０１は状態ｂ（領域４１３）にスイッチングする。さらに、斜辺閾値ライン４１７〜４２３により示されているように、困難軸に沿った閾値電流レベルは高ければ、容易軸に沿った電流は低い必要があり、逆に低ければ高い必要がある。作業実施形態では、ＭＲＭＥ３０１が適切な状態にスイッチングするように、指示されている閾値レベルよりも大きい電流レベルが５０％電流レベルと組み合わせて使用されていることに留意されたい。
【００２５】
正および負の１００％レベルが、Ｙの正方向とＹの負方向の両方に関して容易軸に沿って示されている。１００％レベルは、１００％電流レベルに対する容易軸に沿った結果得られる磁界を表す。領域４０９および４１５は、それぞれ正１００％レベルおよび負１００％レベルのところにほぼ位置しており、両方の領域４０９および４１５は困難軸に沿ってＸの正方向およびＸの負方向の両方に延びている。原点は容易軸と困難軸に沿ったおおよそ０の磁界の強さを表す。
【００２６】
容易軸に沿って正の１００％電流レベルであれば、ＭＲＭＥ３０１は困難軸に沿った電流レベルに関係なく、状態ａにスイッチングするか、または他の何らかの形で状態ａに留まる。同様に、容易軸に沿って負の１００％電流レベルであれば、ＭＲＭＥ３０１は困難軸に沿った電流レベルに関係なく、状態ｂにスイッチングするか、または他の何らかの形で状態ｂに留まる。１００％レベルよりもわずかに小さい、または大きい電流レベルで、ＭＲＭＥ３０１は十分に目的の状態にスイッチングできることに留意されたい。
【００２７】
領域４０９および４１５で示されているようにＭＲＭＥ３０１をスイッチングするのに容易軸の磁界だけを使用できることは理解されるであろう。このようにして、困難軸に沿う磁界の強さに関係なく容易軸に沿ういずれかの方向の強い磁界により、ＭＲＭＥ３０１は所定の状態にスイッチングする。ＭＲＭＥ３０１の状態をスイッチングまたは制御するのと類似した方法では、困難軸の磁界は使用されない。容易軸の磁界がほぼ０である限り、非常に強い正または負の困難軸の磁界であっても、ＭＲＭＥ３０１の状態は変化しないままか、または不確定のいずれかである。わずかに正の容易軸の磁界では、ＭＲＭＥ３０１は状態ａにスイッチングするが、わずかに負の容易軸の磁界では、ＭＲＭＥ３０１は状態ｂにスイッチングする。しかし、困難軸の磁界は、結果生じる状態が不確定であるため、ＭＲＭＥ３０１の状態をスイッチングするのに単独では使用されない。その代わりに、困難軸の磁界を容易軸に沿う１００％未満の電流レベルと組み合わせてスイッチングを実行する。
【００２８】
図４Ｂは、容易軸に沿う対応する磁界強度に関するＭＲＭＥ３０１の抵抗を示すグラフ図である。磁界の強度は、Ｘ軸に沿ってプロットされ、ＭＲＭＥ抵抗はＹ軸に沿ってプロットされている。磁界は、一般に、文字「Ｆ」で表され対応する磁界の強さは、対応する添え字、低い場合は「Ｌ」、中程度の場合は「Ｍ」、高い場合は「Ｈ」をつけて表される。正には「＋」、負には「−」の添え字を付けて磁界の相対的方向を表す。ＭＲＭＥ抵抗は、相対的に低い抵抗Ｒ０と相対的に高い抵抗Ｒ１についてスイッチングを行う。
【００２９】
ＦＨで表される正の方向の強い磁界により、ＭＲＭＥ  ３０１は点４３１のところに示されているように抵抗Ｒ０にスイッチングする。磁界を緩和して０に戻すと、ＭＲＭＥ３０１は点４３３に示されているようにまた方向矢印４３５で示されているように抵抗Ｒ０にとどまる。−ＦＨで表される負の方向の強い磁界により、ＭＲＭＥ  ３０１は点４３７のところに示されているように、また方向矢印４３９で示されているように、抵抗Ｒ１にスイッチングする。磁界を緩和して０に戻すと、ＭＲＭＥ３０１は点４４３に示されているようにまた方向矢印４４５で示されているように抵抗Ｒ１にとどまる。
【００３０】
ＦＬまたは−ＦＬで表されている正また負のいずれかの方向で弱い磁界を加えても、困難軸の磁界の強さに関係なくＭＲＭＥ３０１は状態をスイッチングすることはできない。正または負のいずれかの方向で困難軸に沿って閾値磁界を加えた場合、ＭＲＭＥ３０１のスイッチング特性は波線４４７および４４９で示されているように変化する。閾値困難軸の磁界が印加されている間、ＦＭで表される正の方向の強さ中程度の磁界により、ＭＲＭＥ  ３０１は波線４４７に従い、点４５１のところに示されているように抵抗Ｒ０にスイッチングする。磁界を緩和して０に戻すと、ＭＲＭＥ３０１は点４３３に示されているようにまた方向矢印４３５で示されているように抵抗Ｒ０にとどまる。−ＦＭで表される負の方向の強さ中程度の磁界により、ＭＲＭＥ  ３０１は波線４４９に従い、点４５３のところに示されているように抵抗Ｒ１にスイッチングする。磁界を緩和して０に戻すと、ＭＲＭＥ３０１は点４４３に示されているようにまた方向矢印４４５で示されているように抵抗Ｒ１にとどまる。
【００３１】
図５は、多状態磁気抵抗メモリ素子を使用して実装されたプログラム可能抵抗回路５００の概略図である。５個のＭＲＭＥ５０１、５０３、５０５，５０７、および５０９（５０１〜５０９）は、ラベルＡおよびＤが付けられているノード間のアレイ内で結合されている。ＭＲＭＥデバイス５０１〜５０９はそれぞれ、抵抗特性を利用するために抵抗構成で結合されている。特に、ビット・ライン・ターミナルと選択ターミナルの間の抵抗値を使用して、抵抗特性にアクセスし、プログラム可能抵抗値を作成する。それぞれのディジット・ライン・ターミナルは、制御入力として使用され、これを使ってＭＲＭＥ５０１〜５０９のうちのそれぞれの１つの状態をそれぞれの低抵抗Ｒ０と高抵抗Ｒ１との間でスイッチングし、プログラム可能抵抗全体を作成する。したがって、ディジット・ライン・ターミナルは容易軸ターミナルとして構成され、ビット・ライン・ターミナルはプログラム可能抵抗回路５００の困難軸ターミナルとして構成される。抵抗構成では、選択ターミナルとビット・ライン・ターミナルの結合を逆転し、これらを「交換可能」なものとして取り扱うようにし得るが、ビット・ライン・ターミナルでそのまま閾値電流を使用してＭＲＭＥのスイッチングを実行できることは理解されるであろう。こうして、各ＭＲＭＥの抵抗のそれぞれの終端をピット・ライン・ターミナルまたは選択ターミナルではなく抵抗性の終端と呼ぶ。
【００３２】
ノードＡは、ＭＲＭＥ５０９の一方の抵抗性終端に結合され、他方の抵抗性終端はＭＲＭＥ５０７の一方の抵抗性終端に結合されている。ノードＢと呼ばれるＭＲＭＥ５０７の他方の抵抗性終端は、ＭＲＭＥ５０５の抵抗性終端に結合され、他方の抵抗性終端はノードＣに結合されている。ノードＣは、ＭＲＭＥデバイス５０１、５０３のそれぞれの抵抗に結合され、他方の抵抗性終端は両方ともノードＤに結合されている。ＭＲＭＥ５０１〜５０９のディジット・ライン・ターミナルは、それぞれ、値選択論理回路５１１から信号Ｄ１、Ｄ２、Ｄ３、およびＤ４を受信するように結合され、その論理回路５１１は制御論理回路５１３にさらに結合され、制御論理回路５１３によって制御される。
【００３３】
値選択論理回路５１１は、Ｄ１〜Ｄ４信号をアサートし、ＭＲＭＥ５０１〜５０９の状態を制御する。特に、Ｄ１信号はＭＲＭＥ５０１の状態を制御し、Ｄ２信号はＭＲＭＥ５０３の状態を制御し、Ｄ３信号はＭＲＭＥ５０５の状態を制御し、Ｄ４信号はＭＲＭＥ５０７、５０９の状態を制御する。一実施形態では、値選択論理回路５１１は、Ｄ１およびＤ２信号を介してＭＲＭＥデバイス５０１、５０３を独立に制御する。それとは別に、Ｄ１およびＤ２信号は、一方の信号Ｄ１で置き換えるか、または波線５２１で示されているように、一緒にアサートし、同時にＭＲＭＥデバイス５０１、５０３の両方を制御することが可能である。
【００３４】
動作中、制御論理回路５１３は値選択論理回路５１１に値制御信号（ＶＡＬ）をアサートし、それに対する応答として、この値選択論理回路５１１はＤ１〜Ｄ４信号を制御して、ノードＡとＤの間の抵抗値をプログラムする。ＶＡＬ信号はアナログ信号でもデジタル信号でもよい。値選択論理回路５１１は、適切な論理回路およびＶＡＬ信号を解釈しそれに応じてＤ１〜Ｄ４信号を介して適切な電流をアサートしＭＲＭＥ５０１〜５０９をプログラムする回路を備える。一実施形態では、ＶＡＬ信号は、３ビット・デジタル値であり、値選択論理回路５１１はさらに、ＶＡＬ信号を格納するためのレジスタなどのメモリ・デバイスを備えることが可能である。Ｄ１およびＤ２信号は、単一信号Ｄ１として制御される。別の実施形態では、ＶＡＬ信号は４ビット値で、Ｄ２信号を含むＤ１〜Ｄ４信号を制御する。
【００３５】
ＭＲＭＥ５０１〜５０９は連続的な構成で結合されること、より具体的には、２進連続構成で結合され順次抵抗値のプログラミングが可能であることは明白である。特に、ＭＲＭＥ５０１、５０３は、平行に結合され、ノードＣとＤの間にプログラム可能抵抗性回路５００の第１段またはセグメント５１５を形成する。単一のＭＲＭＥ５０５は、ノードＢとＣの間に結合され、プログラム可能抵抗性回路５００の第２段またはセグメント５１７を形成する。ＭＲＭＥ５０７および５０９は、ノードＡとＢの間に直列に結合され、プログラム可能抵抗性回路５００の第３段またはセグメント５１９を形成する。このようにして、値選択論理回路５１１では２進数列値を使用してノードＡとＤの間の抵抗値の一次数列をプログラムできる。ＭＲＭＥ５０１〜５０９のそれぞれを抵抗Ｒ０またはＲ１を有する２つの抵抗状態にプログラムする。第１のセグメント５１５では、ＭＲＭＥ５０１、５０３をまとめてプログラムし、「／／」は抵抗器が電気的に並列結合されていることを表すとして抵抗Ｒ０／／Ｒ０＝Ｒ０／２、またはＲ１／／Ｒ１＝Ｒ１／２を有するようにする。もちろん、抵抗Ｒ０／／Ｒ１は、Ｄ１およびＤ２信号を別々に制御することでも得られる。セグメント５１７は、抵抗Ｒ０またはＲ１を有するようにプログラムされる。セグメント５１９は、抵抗２Ｒ０または２Ｒ１を有するようにプログラムされる。
【００３６】
プログラム可能抵抗回路５００のノードＡとＤの間の抵抗全体つまりＲＡＤは、セグメント５１５のＭＲＭＥ５０１、５０３をまとめて制御する場合に抵抗値３．５Ｒ０から３．５Ｒ１まで（Ｒ１−Ｒ０）／２の増分単位でプログラム可能である。値選択論理回路５１１により３つのＶＡＬビットのそれぞれを使用して、対応するセグメント５１５〜５１９をプログラムまたは他の何らかの手段で制御するが、その際に、最下位ビット（ＬＳＢ）によりセグメント５１５でのＲ０／２とＲ１／２のスイッチングを制御し、次のビットによりセグメント５１７でのＲ０とＲ１のスイッチングを制御し、最上位ビット（ＭＳＢ）によりセグメント５１９での２Ｒ０と２Ｒ１のスイッチングを制御する。例えば、Ｒ０＝１０ＫΩ、Ｒ１＝１４ＫΩ（近似値）では、プログラム可能抵抗回路５００は、抵抗値３５ＫΩから４９ＫΩまで２ＫΩ単位でプログラム可能である。ＶＡＬを３ビット値として使用し、プログラム可能な抵抗回路５００の抵抗をプログラムし、ＶＡＬ＝０００ｂ、００１ｂ、０１０ｂ、．．．、１１１ｂに対してそれぞれ抵抗値を３５ＫΩ、３７ＫΩ、３９ＫΩ、．．．、４９ＫΩとすることが可能である（ただし、接尾語「ｂ」は２進値であることを表す）。
【００３７】
別の実施形態では、値選択論理回路５１１はＤ１およびＤ２信号を別々に制御し、セグメント５１５の３つの異なる抵抗Ｒ０／２、Ｒ１／２、およびＲ１／／Ｒ０（またはＲ０／／Ｒ１）を設定できる。しかし、２つの信号またはビットは３つの状態のうちから選択するために使用されるので、２進数一次数列は必ずしも得られないことに留意されたい。２つのＭＲＭＥの抵抗は等しくない場合があるため、４つの状態（Ｒ０／／Ｒ１とＲ１／／Ｒ０）が得られるが、多くの実用的な構成については、その状態のうち２つは実質的に等価であり、その結果実質的に３つの状態が得られることになる。また、セグメント５１５の他の２つの抵抗値に関する第３の抵抗値は抵抗値Ｒ１およびＲ０に依存する、より具体的には、比Ｒ１／Ｒ０に依存する。例えば、Ｒ０＝１０ＫΩおよびＲ１＝１４ＫΩでは、３つの抵抗値は５ＫΩ、５．８３ＫΩ、７ＫΩで、５．８３ＫΩが６ＫΩに近い。したがって、それぞれＶＡＬ＝００［００］ｂ、００［０１，１０］ｂ、００［ｌ１］ｂ、０１［００］、０１［０１，１０］、．．．、１１［１１］ｂ、ＲＡＤ＝３５ＫΩ、〜３６ＫΩ、３７ＫΩ、３９ＫΩ、〜４０ＫΩ、．．．、４９ＫΩである。追加プログラム可能レベルは、非線形性が連続することになったとしても、ある種の回路構成では望ましい場合がある。
【００３８】
どのような実施形態または構成でも、ノードＡとＤ間、またはノードＡとＤを通してソース信号をアサートするソースを用意し、ＭＲＭＥ５０１〜５０９のそれぞれにより生成される信号の組み合わせである目的の出力結果を得ることが可能である。特に、電圧源で、ノードＡとＤの間に電圧を印加し、プログラム可能抵抗回路５００に電流を流すことが可能である。または、電流源でノードＡとＤに電流を流し、ノードＡとＤ間に電圧を加えることが可能である。ソース信号の大きさにより、スケールが定義される。追加段またはセグメントを加えて、抵抗値の分解能および範囲を増やすことが可能である。例えば、追加並列セグメントＲｘ／３、Ｒｘ／４、Ｒｘ／５、Ｒｘ／８など（ただし、「Ｘ」は０または１などの各ＭＲＭＥのプログラムされた状態を表す）を単独で、または組み合わせて追加し、プログラム可能な状態の数を増やしたり、それぞれの状態の抵抗の変化を減らすことにより、抵抗の分解能を大きくすることが可能である。さらに、３Ｒｘ、４Ｒｘ、５Ｒｘ、８Ｒｘ、１６Ｒｘなど直列セグメントを追加して、抵抗値の範囲全体を広げることが可能である。さらに、直列結合および並列結合メモリ素子の組み合わせを１つまたは複数の追加または他のセグメントで使用することも考えられる。当業者であればわかることだが、個々のＭＲＭＥまたはＭＲＭＥ集合体を制御する値選択論理回路５１１を実装して、特定の入力値に対する望ましい抵抗値を得ることが可能である。
【００３９】
図６は、別の実施形態による実装された他のプログラム可能抵抗回路６００の概略図である。プログラム可能抵抗回路６００は、５つのプログラム可能段またはセグメント６０８、６１２、６１４、６１８、および６２６を備える。第１のセグメント６０８は、４つのＭＲＭＥ６０１、６０３、６０５、および６０７を備え、抵抗性ターミナルが第１のターミナルまたはノードＡと２入力マルチプレクサ（ＭＵＸ）６２９の論理１入力の間に直列に結合されている。第２のセグメント６１２は、２つのＭＲＭＥ６０９および６１１を備え、これらの抵抗性ターミナルはＭＵＸ６２９の出力と他の２入力ＭＵＸ６３１の論理１入力の間に直列に結合されている。第３のセグメント６１４は、単一のＭＲＭＥ６１３を備え、抵抗性ターミナルがＭＵＸ６３１の出力と他の２入力ＭＵＸ６３３の論理１入力の間に結合されている。次のセグメント６１８は、２つのＭＲＭＥ６１５、６１７を備え、それらの抵抗性ターミナルはＭＵＸ６３３の出力と他の２入力ＭＵＸ６３５の論理１入力の間に並列に結合されている。第５のセグメント６２６は、４つのＭＲＭＥ６１９、６２１、６２３、および６２５を備え、それらの抵抗性ターミナルはＭＵＸ６３５の出力と他の２入力ＭＵＸ６３７の論理１入力の間に並列に結合されている。ＭＵＸ６３７の出力は、プログラム可能抵抗回路６００の出力ターミナルまたはノードＢに結合されている。
【００４０】
ＭＲＭＥデバイス６０１〜６２５のそれぞれの状態をセグメント６０８、６１２、６１４、６１８、または６２６内で結合されている通り個別にまたはまとめて制御する値選択論理回路６２７が備えられている。特に、値選択論理回路６２７は、セグメント６０８のＭＲＭＥ６０１〜６０７の制御入力またはディジット・ライン・ターミナルに対し信号Ｄ１をアサートし、セグメント６１２のＭＲＭＥ６０９、６１１の制御入力またはディジット・ライン・ターミナルに対し信号Ｄ２をアサートし、セグメント６１４のＭＲＭＥ６１３の制御入力またはディジット・ライン・ターミナルに対し信号Ｄ３をアサートし、セグメント６１８のＭＲＭＥ６１５、６１７の制御入力またはディジット・ライン・ターミナルに対し信号Ｄ４をアサートし、セグメント６２６のＭＲＭＥ６１９〜６２５の制御入力またはディジット・ライン・ターミナルに対し信号Ｄ５をアサートする。Ｄ１〜Ｄ５信号はそれぞれ、ディジット・ライン・ターミナル集合体に結合された１つの信号、またはそれぞれＭＲＭＥを個別に制御する複数の信号を含むことが可能である。例えば、Ｄ１信号はＭＲＭＥ６０１〜６０７のディジット・ライン・ターミナルのすべてに結合された１つの信号でもよく、またはそれとは別に、ＭＲＭＥ６０１〜６０７を個別に制御する４つの別々の信号でもよい。
【００４１】
Ａノードは、第１のＭＵＸ６２９の論理０入力に結合され、ＭＵＸ６２９の出力は次のＭＵＸ６３１の論理０入力に送られ、ＭＵＸ６３１の出力は次のＭＵＸ６３３の論理０入力に送られ、ＭＵＸ６３３の出力は次のＭＵＸ６３５の論理０入力に送られ、ＭＵＸ６３５の出力は最後のＭＵＸ６３７の論理０入力に送られる。必要に応じてセグメント６０８〜６２６のうち１つまたは複数をバイパスするためバイパス・メモリ・デバイスおよび多重論理回路を含むバイパス論理回路が用意されている。特に、ＭＵＸ６２９〜６３７を制御するために５ビット・バイパス・レジスタ６３９を備える。バイパス・レジスタ６３９のビット０は、ＭＵＸ６３７の選択（Ｓ）入力に送られ、ビット１はＭＵＸ６３５の選択入力に送られ、ビット２はＭＵＸ６３３の選択入力に送られ、ビット３はＭＵＸ６３１の選択入力に送られ、ビット４はＭＵＸ６２９の選択入力に送られる。
【００４２】
動作時に、バイパス・レジスタ６３９が、プログラム可能セグメント６０８、６１２、６１４、６１８、および６２６をバイパスするために使用される。値選択論理回路６２７を使用して、セグメントのそれぞれの抵抗状態を選択する。例えば、バイパス・レジスタ６３９がすべてゼロであることによりＡノードおよびＢノードが効果的に１つに結合され、セグメント６０８、６１２、６１４、６１８、および６２６のすべてが実際にバイパスされる。バイパス・レジスタ６３９にプログラムされたすべて論理１は、回路内のＡおよびＢノード間のすべてのセグメントを置き換える。ノードＡおよびＢの間またはノードＡおよびＢを通してソースを印加すると、ハイパスされなかったセグメントのそれぞれのメモリ素子のそれぞれにより発生する信号の組み合わせである出力信号が発生する。例えば、セグメントのプログラムされた状態に基づき、ソース電圧をノードＡとＢの間に印加すると対応する出力電流が発生し、ソース電流をノードＡおよびＢを通して印加すると対応する出力電圧がノードＡとＢの間に発生する。値０１１１０ｂがハイパス・レジスタ６３９にプログラムされると、セグメント６０８および６２６がバイパスされ、セグメント６１２、６１４、および６１８が残され類似の構成がプログラム可能抵抗回路５００として得られる。
【００４３】
単純な構成では、バイパス・レジスタ６３９は、セグメントのすべてを選択するすべて論理１でプログラムされる。ＭＲＭＥ６０１〜６２５のそれぞれを、前述のようにプログラムし、低い抵抗Ｒ０または高い抵抗Ｒ１を設定する。前のように、Ｒ０は論理０を表し、Ｒ１は論理０を表し、またその逆を表すことが可能である。さらに、値選択論理回路６２７によりアサートされたＤ１〜Ｄ５信号は５ビットのプログラムされた選択を形成する単一ビット値でもよい。このようにして、ＡノードとＢノードの間の可変抵抗が、７．７５Ｒ０から７．７５Ｒ１まで（Ｒ１−Ｒ０）／４刻みで得られる。Ｒ０＝１０ＫΩ、Ｒ１＝１４ＫΩ（近似的）では、プログラム可能抵抗範囲は１ＫΩ単位で７７．５ＫΩから１０８．５ＫΩまでである。
【００４４】
別の実施形態では、値選択論理回路６２７によりＭＲＭＥ６０１〜６２５のすべてがＲ０にプログラムされ、その場合バイパス・レジスタ６３９を使用してＡノードとＢノードの間の抵抗を変化させる。この場合、Ｒ０／４単位で１／４Ｒ０から７．７５Ｒ０までプログラム可能な抵抗が得られる。Ｒ０＝１０ＫΩでは、２．５ＫΩ単位で２．５ＫΩから７７．５ＫΩまでプログラム可能な抵抗が得られる。さらに別の実施形態では、値選択論理回路６２７により、Ｒ１／４単位でＲ１／４から７．７５Ｒ１までの可変抵抗についてＭＲＭＥ６０１〜６２５のすべてをＲ１抵抗にプログラムすることが可能である。この後者の構成では、Ｒ１＝１４Ｋについて、３．５ＫΩ単位で３．５ＫΩから１０８．５ＫΩまでの抵抗が得られる。
【００４５】
より一般的な実施形態では、バイパス・レジスタ６３９および値選択論理回路６２７を組み合わせて使用し、Ｒ０／４から７．７５Ｒ１までの複数の異なるプログラム可能な値を得る（それぞれ、１０ＫΩと１４ＫΩの抵抗値について２．５ＫΩから１０８．５ＫΩまで）。可能なすべての組み合わせに対する線形性は、Ｒ１／Ｒ０の比によって異なる。特に、値の数列はＤ１〜Ｄ５の信号の使用とＲ０およびＲ１の抵抗比により線形である場合も線形でない場合もある。
【００４６】
前述のと類似した方法でセグメント６１８、６２６内の個々のＭＲＭＥを制御することによりバリエーションを加えることが可能である。また、Ｒｘ／３、Ｒｘ／５、Ｒｘ／６、Ｒｘ／８、Ｒｘ／１６など並列セグメントを加えて分解能を高めることもできる。さらに、３Ｒｘ、５Ｒｘ、６Ｒｘ、８Ｒｘ、１６Ｒｘなど直列セグメントを追加して、範囲を広げることが可能である。さらに、直列結合および並列結合メモリ・デバイスの組み合わせを１つまたは複数の追加または他のセグメント内のプログラム可能抵抗回路６００で使用することも考えられる。この方法では、本明細書で説明している磁気抵抗メモリ技術を使用すれば、適切な増分値を使用する可変抵抗のほとんどどのような範囲でも実現できることが考えられる。当業者であればわかることだが、個々のＭＲＭＥまたはＭＲＭＥ集合体を制御する制御論理回路を実装して、特定の入力値に対する望ましい抵抗値を得ることが可能である。
【００４７】
図７は、磁気抵抗メモリ技術を使用するプログラム可能電流源７００の概略図である。プログラム可能電流源７００は、一緒に結合されて第１のターミナルまたはノードＡと第２のターミナルまたはノードＢの間に抵抗回路を形成する第１のセグメント７０１、第２のセグメント７０３、および第３のセグメント７０５を含む複数のプログラム可能セグメントを備える。第１のセグメント７０１は、抵抗ターミナルが並列に結合されている２つのＭＲＭＥ７０７、７０９を備える。セグメント７０３は単一のＭＲＭＥ７１１を備える。セグメント７０５は、直列に結合された２つのＭＲＭＥ７１３、７１５を備え、ＭＲＭＥ７１５の一方の抵抗ターミナルはノードＢに結合され、他方の抵抗ターミナルはＭＲＭＥ７１３の一方の抵抗ターミナルに結合される。ＭＲＭＥ７０７から７１１のそれぞれの一方の抵抗ターミナルはノードＢに結合される。
【００４８】
ＭＲＭＥ７０７、７０９の他方のターミナルは、トランジスタ７１７の一方の電流ターミナルに結合される。ＭＲＭＥ７１１の他方の抵抗ターミナルは、他のトランジスタ７１９の電流ターミナルに結合される。ＭＲＭＥ７１３の他方の抵抗ターミナルは、他のトランジスタ７２１の一方の電流ターミナルに結合される。トランジスタ７１７〜７２１の他方の電流ターミナルはノードＡに結合されている。トランジスタ７１７、７１９、および７２１の制御ターミナルは、選択信号Ｓ１、Ｓ２、およびＳ３によりそれぞれ制御され、セグメント７０１、７０３、および７０５がそれぞれ個別に選択される。特に、Ｓ１信号がアサートされると、トランジスタ７１７がアクティブになりセグメント７０１が含まれる。同様に、Ｓ２信号がアサートされるとセグメント７０３が選択され、Ｓ３信号がアサートされると、セグメント７０５が選択される。
【００４９】
選択トランジスタ７１７〜７２１は任意選択であり、プログラム可能な抵抗回路６００のバイパス論理回路と類似の方法で使用され、対応するセグメント７０１から７０５のどれかを選択的にバイパスまたは他の何らかの方法で取り除く。ハイパス・メモリ素子は他の支援駆動回路（図に示されていない）とともに、トランジスタ７１７〜７２１を制御するために備えることが可能である。トランジスタ７１７〜７２１は、ＭＯＳ型トランジスタとすることが可能であり、このトランジスタは電流ターミナルとして機能するドレインおよびソース・ターミナルと制御ターミナルとして機能するゲート・ターミナルを有する。それとは別に、トランジスタ７１７〜７２１は、バイポーラ型トランジスタとすることが可能であり、このトランジスタは電流ターミナルとして機能するコレクタおよびエミッタ・ターミナルと制御ターミナルとして機能するペース・ターミナルを有する。もちろん、適当な他の選択デバイスまたは選択回路を使用することもできる。実際、バイパス・レジスタおよび多重論理回路を備えるプログラム可能抵抗回路６００のバイパス論理回路を代わりに使用することもできる。トランジスタおよび対応するバイパス・メモリおよび回路を使用して、プログラム可能抵抗回路６００について示されているバイパス論理回路を置き換えることが可能である。
【００５０】
値選択論理回路７２３は、セグメント７０１から７０５のそれぞれの中の各ＭＲＭＥの状態を制御する。特に、値選択論理回路７２３はＭＲＭＥ７０７、７０９の制御入力またはディジット・ライン・ターミナルに信号Ｄ１をアサートする。値選択論理回路７２３はＭＲＭＥ７１１の制御入力またはディジット・ライン・ターミナルに信号Ｄ２をアサートする。値選択論理回路７２３はそれぞれＭＲＭＥ７１３、７１５の制御入力またはディジット・ライン・ターミナルに制御信号Ｄ３およびＤ４をアサートする。前述のように、値選択論理回路７２３は、Ｄ３およびＤ４信号を個別にまたはまとめてアサートし、セグメント７０５の最大３つまでの異なる抵抗状態をプログラムすることが可能である。もちろん、ＭＲＭＥ７１３、７１５の抵抗は等しくない場合があるため、４つの状態が得られるが、多くの実用的な構成については、その状態のうち２つは実質的に等価である。基準電圧源７２５はＡノードおよびＢノードの間のＶＲＥＦ基準電圧をアサートするように結合され、出力電流ＩＯＵＴは、ノードＡ、Ｂを通る電流として測定される。出力電流ＩＯＵＴはプログラム可能であり、除去されたりバイパスされたりしないそれぞれのセグメントのメモリ素子のそれぞれにより発生する電流信号の組み合わせを含む。
【００５１】
値選択論理回路７２３を使用することで、前述の方法と類似した方法で段７０１〜７０５のそれぞれの状態をプログラムする。特に、値選択論理回路７２３は、Ｄ１〜Ｄ４信号をアサートし、ＭＲＭＥ７０７〜７１５それぞれの状態を前述のようにＲ０またはＲ１のいずれかに選択する。ＭＲＭＥ７０７〜７１５のすべてが抵抗Ｒ０にプログラムされている場合、選択信号Ｓ１〜Ｓ３を使用して、ＩＯＵＴの電流の一次数列をプログラムすることが可能である。ＶＲＥＦ／Ｒ０＝Ｉ０の場合、プログラム可能電流源７００を使用して、Ｉ０／２単位で電流値１／２  Ｉ０／２を３．５Ｉ０にプログラムすることが可能である。例えば、Ｓ１、Ｓ２、Ｓ３が００１ｂに等しい場合、電流ＩＯＵＴ＝Ｉ０／２がセグメント７０５を流れる。実際には、セグメント７０１および７０３は、バイパスされているため電流は流れない。また、Ｓ１、Ｓ２、Ｓ３＝０１０の場合、電流ＩＯＵＴ＝Ｉ０がセグメント７０３を流れる。同様に、Ｓ１、Ｓ２、Ｓ３＝１００の場合、電流ＩＯＵＴ＝２Ｉ０がセグメント７０１を流れる。値選択論理回路７２３によりＭＲＭＥ７０７〜７１５をＲ１にプログラムしている場合、類似の構成を得られる。ＶＲＥＦ／Ｒ１＝Ｉ１の場合、Ｉ１／２単位でＩ１／２から３．５Ｉ１までのプログラム可能な抵抗が得られる。
【００５２】
別の動作可能な構成では、選択信号Ｓ１、Ｓ２、およびＳ３をアクティブにすることで、セグメント７０１〜７０５のすべてを選択し、値選択論理回路７２３を使用して、出力電流ＩＯＵＴをプログラムすることが可能である。Ｄ３およびＤ４信号は別々にアサートすることが可能であるが、第１の構成では、同じ信号、つまりＤ３としてアサートされ、ＭＲＭＥ７１３、７１５の両方の状態が同じ状態にプログラムされる。Ｄ１、Ｄ２、Ｄ３がまとめて論理０００ｂとして動作し、低い抵抗Ｒ０に対し最高電流Ｉ０を発生し、Ｄ１、Ｄ２、Ｄ３が論理１１１ｂとして動作し、高い抵抗Ｒ１に対し最低電流Ｉ１を発生すると仮定する。したがって、（Ｉ０−Ｉ１）／２単位の３．５Ｉ１〜３．５Ｉ０までの電流範囲が得られる。値選択論理回路７２３およびＳ１〜Ｓ３信号を組み合わせて使用し、電流値の数を増やすことが可能であるが、線形性はＤ３およびＤ４信号の使用とＲ０対Ｒ１の抵抗比によって異なる。
【００５３】
一般に、プログラム可能セグメントは線形または非線形連続電流値のプログラミングを可能にする連続構成を形成する。２進数連続構成は、デジタル・システムでは特に有用である。ＶＲＥＦ信号の大きさを変更して、出力電流のスケールを変更できる。さらに、範囲および分解能を高めるためにセグメントを追加することが可能である。例えば、並列セグメント３Ｉｘ、４Ｉｘ、５Ｉｘ、８Ｉｘ、１６Ｉｘなど（ただし、「Ｘ」は０または１などの異なる電流状態を表す）を追加して範囲を広げることが可能である。さらに、直列セグメントＩｘ／３、Ｉｘ／４、Ｉｘ／５、Ｉｘ／８、Ｉｘ／１６などを追加して電流分解能を高めることが可能である。さらに、直列結合および並列結合メモリ素子の組み合わせを含む追加または他のセグメントを使用することもできる。
【００５４】
図８は、別の実施形態による実装された他のプログラム可能電流源８００の概略図である。複数のＭＲＭＥ８０１、８０３、８０５などをノードＡとＢの間に並列で結合する。特に、ＭＲＭＥ８０１〜８０５のそれぞれの抵抗性ターミナルがノードＡとＢの間に一緒に結合される。電圧基準信号ＶＲＥＦをアサートする基準電圧源８０７がノードＡとＢの間に印加される。値選択論理回路８０９が、ＭＲＭＥ８０１〜８０５のそれぞれの状態を個別に選択するために用意される。特に、値選択論理回路８０９は信号Ｄ１をＭＲＭＥ８０１のディジット・ライン・ターミナルにアサートし、信号Ｄ２をＭＲＭＥ８０３のディジット・ライン・ターミナルにアサートし、信号Ｄ３をＭＲＭＥ８０５のディジット・ライン・ターミナルにアサートする。出力電流ＩＯＵＴは、ノードＡおよびＢを通じて得られる。Ｉ０＝ＶＲＥＦ／Ｒ０およびＩ１＝ＶＲＥＦ／Ｒ１と仮定し、Ｉ０はＩ１よりも大きく、「ｎ」個のセルが並列に接続されている場合、プログラム可能電流源８００はＩ０−Ｉ１単位でｎＩ１〜ｎＩ０の範囲を設定する。もちろん、それぞれのＭＲＭＥの抵抗状態は他のＭＲＭＥとほぼ同じであり、ｎ個のＭＲＭＥが並列結合されても、ｎ＋１個の異なる状態しか得られないことに留意されたい。
【００５５】
図９は、磁気抵抗メモリ技術を使用するプログラム可能分圧器回路９００の概略図である。基準電圧源９０１は、基準電圧信号ＶＲＥＦをアサートする。複数のＭＲＭＥ９０３、９０５、９０７、９０９、９１１、９１３、９１５（９０３〜９１５）では、その抵抗ターミナルが直列に結合され、ＶＲＥＦ信号と分圧器接合点９１６との間に第１の抵抗回路を形成し、その電圧接合点９１６は電圧出力信号ＶＯＵＴをアサートする。他の複数のＭＲＭＥ９１７、９１９、９２１、９２３、９２５、９２７、９２９（９１７〜９２９）は直列に結合され、ＶＯＵＴ信号とグラウンドとの間に第２の抵抗回路を形成する。このようにして、ＶＯＵＴ信号はプログラム可能であり、ＭＲＭＥ９０３〜９２９とＶＲＥＦ信号のプログラムされた抵抗値により決定される。ＭＲＭＥ９０３〜９２９は、複数のプログラム可能な段に分割され、これは、ＭＲＭＥ９０３〜９０９および９２３〜９２９を備える第１段９３１、ＭＲＭＥ９１１、９１３、９１９、および９２１を備える第２段９３３、およびＭＲＭＥ９１５および９１７を備える第３段９３５を含む。ＭＲＭＥ９０３〜９２９はそれぞれ、そのディジット・ライン・ターミナルを容易軸ターミナルとして構成される。段９３１〜９３５のそれぞれは、２つのプログラム可能なセグメントを含み、これらは、ＶＲＥＦ信号とＶＯＵＴ信号の間の第１の抵抗回路内の第１のプログラム可能セグメントと、ＶＯＵＴ信号とグラウンドの間の第２の抵抗回路内の第２のプログラム可能セグメントを含む。
【００５６】
段９３１は、４入力（００、０１、１０、１１）を含み、双方向ＭＵＸ９３７ではその出力がＭＲＭＥ９０３〜９０９および９２３〜９２９のそれぞれのディジット・ライン・ターミナルを備える第１段９３１の制御入力に結合されている。ＭＵＸ９３７の００入力は、電流源９４３の入力に結合され、その出力は段９３１のＭＲＭＥのそれぞれのディジット・ライン・ターミナルに結合されている。電流源９４５は、入力が電流源９４３の出力に結合され、出力はＭＵＸ９３７の０１入力に結合されている。段９３３は、００入力が電流源９４７の入力に結合され、０１入力が電流源９４９の出力に結合されている他の４入力双方向ＭＵＸ９３９を備える。電流源９４７の出力および電流源９４９の入力はそれぞれ、ＭＵＸ９３９の出力に結合され、さらにＭＲＭＥ  ９１１、９１３、９１９、および９２１のディジット・ライン・ターミナルを含む段９３３の制御入力にも結合される。段９３５は、００入力が電流源９５１の入力に結合され、０１入力が電流源９５３の出力に結合されている他の４入力双方向ＭＵＸ９４１を備える。電流源９５１の出力は、電流源９５３の入力、ＭＵＸ  ９４１の出力、段９３５の制御入力に結合され、ＭＲＭＥ  ９１５、９１７のディジット・ライン・ターミナルを含む。ＭＵＸ  ９４１、９３９、および９３７の１０および１１入力（１Ｘで表される）はそれぞれグラウンドに結合される。
【００５７】
レジスタ９５５は、３つのフィールドＳ１、Ｓ２、およびＳ３を含む。図に示されている実施形態では、フィールドＳ１〜Ｓ３はそれぞれ、ＭＵＸ  ９３７〜９４１のそれぞれの制御または選択（Ｓ）入力に結合された２ビット・フィールドである。特に、レジスタ９５５のフィールドＳ１はＭＵＸ  ９４１の選択入力に結合され、フィールドＳ２はＭＵＸ  ９３９の選択入力に結合され、フィールドＳ３はＭＵＸ  ９３７の選択入力に結合される。
【００５８】
レジスタ９５５のＳ１〜Ｓ３は、バイパスには使用されないがその代わりに、これを使用してプログラム可能分圧回路９００の段９３１〜９３５のそれぞれのＭＲＭＥのプログラミングをできるようにする。電流源９４３、９４７、および９５１は２つの抵抗状態のうちの対応する１つに各段の各セグメントをプログラミングするために用意された第１のプログラム可能デバイスであり、電流源９４５、９４９、および９５３は２つの抵抗状態の他方の状態または「反対の」状態に各段の各セグメンタをプログラミングするために用意された第２のプログラム可能デバイスである。レジスタ９５５およびＭＵＸ  ９３７〜９４１は、第１および第２のプログラム可能デバイスと各段のグラウンドとの間で選択する選択論理回路を備える。
【００５９】
レジスタ９５５のＳ１〜Ｓ３にプログラムされた１０または１１の値（１ｘで表す）により、それぞれの対応するセグメントのＭＲＭＥのそれぞれのディジット・ライン・ターミナルをグラウンドに結合し、それぞれの対応するセグメントのＭＲＭＥはそれぞれの抵抗状態を維持する。２進値００がレジスタ９５５のＳ１〜Ｓ３フィールドにプログラムされると、対応するセグメントのＭＲＭＥのそれぞれのディジット・ライン・ターミナルが電流源に結合され、これにより電流が一方向にアサートされるが、値０１は反対方向に電流をアサートする電流源を結合する。このようにして、値００がレジスタ９５５のＳ１〜Ｓ３フィールドに入ると、ＭＲＭＥがある抵抗状態にプログラムされるが、値０１ではＭＲＭＥが反対の抵抗状態にプログラムされる。
【００６０】
ＭＲＭＥ９０３〜９１５のディジット・ライン・ターミナルが、プログラミングのためＭＲＭＥ９１７〜９２９のディジット・ライン・ターミナルと反対の電流方向で結合される。特に、ＭＲＭＥ９０３〜９０９のディジット・ライン・ターミナルは、電流源９４３、９４５に関してＭＲＭＥ９２３〜９２９のディジット・ライン・ターミナルと反対の電流方向で結合される。同様にして、ＭＲＭＥ９１１〜９１３のディジット・ライン・ターミナルは、電流源９４７、９４９に関してＭＲＭＥ９１９〜９２１のディジット・ライン・ターミナルと反対の電流方向で結合される。さらに、ＭＲＭＥ９１５のディジット・ライン・ターミナルは、電流源９５１、９５３に関してＭＲＭＥ９１７のディジット・ライン・ターミナルと反対の電流方向で結合される。このようにして、ＭＲＭＥ９０３〜９０９が電流源９４３〜９４５のいずれかによりある抵抗状態にプログラムされると、ＭＲＭＥ９２３〜９２９は反対の抵抗状態にプログラムされ、またこれは逆にすることもできる。同様に、ＭＲＭＥ９１３〜９１１が電流源９４７〜９４９のいずれかによりある抵抗状態にプログラムされると、ＭＲＭＥ９１９〜９２１はそれと反対の抵抗状態にプログラムされ、またこれは逆にすることも可能である、ＭＲＭＥ９１５が電流源９５１、９５３のいずれかによりある抵抗状態にプログラムされると、ＭＲＭＥ９１７はそれと反対の抵抗状態にプログラムされ、またこれは逆にすることもできる。
【００６１】
例えば、値００ｂがレジスタ９５５のＳ３フィールドにプログラムされると、電流源９４３はＭＲＭＥ９０３〜９０９を抵抗がＲ０とする論理状態０にプログラムされ、ＭＲＭＥ９２３〜９２９は抵抗をＲ１とする論理状態１にプログラムされる。値０１ｂがレジスタ９５５のＳ３フィールドにプログラムされると、電流源９４５はＭＲＭＥ９０３〜９０９を抵抗をＲ１とする論理状態１にプログラムされ、ＭＲＭＥ９２３〜９２９は抵抗をＲ０とする論理状態０にプログラムされる。同様にして、００ｂがＳ２フィールドにプログラムされると、ＭＲＭＥ９１１、９１３は抵抗をＲ０とする論理状態０にプログラムされ、ＭＲＭＥ９２１、９１９は抵抗をＲ１とする論理状態１にプログラムされる。さらに０１ｂがＳ２フィールドにプログラムされると、ＭＲＭＥ９１１、９１３は抵抗をＲ１とする論理状態１にプログラムされ、ＭＲＭＥ９２１、９１９は抵抗をＲ０とする論理状態０にプログラムされる。また、００ｂがＳ１フィールドにプログラムされると、ＭＲＭＥ９１５は抵抗をＲ０とする論理状態０にプログラムされ、ＭＲＭＥ９１７は抵抗をＲ１とする論理状態１にプログラムされ、０１ｂがＳ１フィールドにプログラムされると、ＭＲＭＥ９１５は抵抗をＲ１とする論理状態１にプログラムされ、ＭＲＭＥ９１７は抵抗をＲ０とする論理状態０にプログラムされる。
【００６２】
段９３１〜９３５のそれぞれは、ＶＲＥＦ信号とグラウンドの間の電圧接合点９１６のいずれかの側で等しい数のＭＲＭＥを含む。さらに、電圧接合点９１６のいずれかの側の等しい数のＭＲＭＥが反対の抵抗状態にプログラムされる。この方法で、ＭＲＭＥ９０３〜９２９を通るＶＲＥＦ信号とグラウンドとの間の抵抗全体は段９３１〜９３５のそれぞれのプログラムされた状態について同じままである。
【００６３】
「ｎ」および「ｍ」をｎ＋ｍ＝７、７≧ｎ≧０、７≧ｍ≧０となるような整数とすると、プログラム可能分圧回路９００の出力はＶＯＵＴ＝（ｎＲ０＋ｍＲ１）／（ｍＲ０＋ｎＲ１）ＶＲＥＦである。したがって、プログラム可能分圧回路９００はＶＯＵＴ＝（７Ｒ０／７（Ｒ１＋Ｒ０））ＶＲＥＦから（７Ｒ１／７（Ｒ１＋Ｒ０））ＶＲＥＦの範囲の８つの状態を持ち、１つ、２つ、または４つのＲ０およびＲ１抵抗がＳ１〜Ｓ３プログラミング工程毎に電圧接合点９１６の反対側に入れ替えられる。プログラム可能分圧回路９００は簡略形式であり、段またはセグメントを追加して範囲および分解能を高めることが可能であることは理解されるであろう。さらに、直列結合および並列結合メモリ・デバイスの組み合わせとともに追加または他の段またはセグメントを含めることもできる。さらに、任意の個数のＭＲＭＥを不均等な構成を含む電圧接合点９１６のいずれかの側に用意することもできる。さらに、ＭＲＭＥを所望の形で配列し、平衡構成または不平衡構成にすることもできることは理解されるであろう。ＶＲＥＦ信号とグラウンドの間の全抵抗は、一定である必要はなく、Ｚが配列内のＭＲＭＥの総数を表すとすると、ＺＲ０からＺＲ１の範囲とすることが可能である。ＶＲＥＦとグラウンドとの間の各状態に対して全抵抗が一定であると、いくつかの回路および構成では特に都合がよい。
【００６４】
図１０は、磁気抵抗メモリ・アレイをプログラムする方法を示すチャート図である。説明のため、カラム・メモリ・ラインに８つとロー・メモリ・ライン８つを含む８Ｘ８メモリ・アレイが図に示されている。磁気抵抗メモリ・アレイは、６４個の多状態磁気抵抗メモリ素子を備え、これらはそれぞれのカラムおよびロー・メモリ・ラインの所定の距離内で結合され、それぞれのメモリ素子はメモリ・アレイのそれぞれのカラム・メモリ・ラインに沿う容易軸ターミナルと、メモリ・アレイのそれぞれのロー・メモリ・ラインに沿う困難軸ターミナルを含む。図１０のチャートには、各カラム・メモリ・ラインのカラム・アドレス（ＣＣＣ）が０００ｂから１１１ｂの範囲で垂直側に沿って示され、各ロー・メモリ・ラインのロー・アドレス（ＲＲＲ）が０００ｂから１１１ｂの範囲の上水平側に沿って示されている。各ビットは、ＣＣＣＲＲＲｂとして扱われ、カラム・アドレスが最初に指定され、次にロー・アドレスが続く。さらに、後述のように、カラム・メモリ・ラインに対するアサートされた電流レベルが右の垂直側に示されており、アサートされたローの電流が下側に沿って示されている。
【００６５】
メモリ・アレイの各メモリ素子はプログラミングの前に論理０に初期化されると仮定する。カラム・メモリ・ライン０００ｂ〜０１０ｂに沿ったすべてのメモリ素子に対して論理値１をプログラムし、ロー・メモリ・ライン０００ｂ、００１ｂ、および０１０ｂで論理値１を有する部分的カラム・メモリ・ライン０１１ｂをプログラムするのが望ましい。さらに、単一書き込み操作でメモリ・アレイ全体をプログラムするのが望ましい。
【００６６】
メモリ・アレイは、ロー・メモリ・ラインのそれぞれに沿って低電流レベル（ＩＲＬ）または中電流レベル（ＩＲＭ）を印加し、カラム・メモリ・ラインのそれぞれに沿って低電流レベル（ＩＣＬ）、中電流レベル（ＩＣＭ）、または高電流レベル（ＩＣＨ）を印加するように構成される。低電流レベルは一般に、電流が非常に小さいか、または全くないことを示す。図４Ｂに戻ると、容易軸に沿うカラム・メモリ・ラインについて、低電流レベルは弱い磁界の強さＦＬを示し、中電流レベルは中の磁界の強さＦＭを示し、高電流レベルは高い磁界の強さＦＨを示す。このようにして、中電流レベルは約５０％の電流レベルを表すが、高電流レベルは１００％の電流レベルを表す。困難軸に沿ったロー・メモリ・ラインの中電流レベルは、少なくとも電流の閾値レベルを表す。ロー・メモリ・ラインおよびカラム・メモリ・ラインに印加される中電流は、対応するＭＲＭＥまたはメモリ素子を十分プログラムできるものである。容易軸または困難軸に沿うなど１つのメモリ・ラインにだけ印加される中電流は、メモリ素子をプログラムするのには十分でない。容易軸に沿ってカラム・メモリ・ラインに印加された高電流はロー電流に関係なくカラム・メモリ・ラインに沿って結合されたすべてのメモリ素子をプログラムするのに十分である。
【００６７】
高電流レベルＩＣＨはカラム・メモリ・ライン０００ｂ、００１ｂ、および０１０ｂに印加され、ロー・メモリ・ラインに沿って印加された電流レベルに関係なく、これらのカラム内のすべてのメモリ素子をプログラムする。したがって、カラム・メモリ・ラインに沿って印加された高電流は、カラム・メモリ・ラインの所定の範囲内で結合された多状態磁気抵抗メモリ素子のすべてをプログラムするのに他と関係なく十分である。中電流レベルＩＣＭは、カラム・メモリ・ライン０１１ｂに沿って印加される。中電流レベルは、それ自体では０１１ｂカラム・メモリ・ライン全体をプログラムするのには不十分である。中電流レベルＩＲＭは、ロー・メモリ・ライン０００ｂ、００１ｂ、および０１０ｂに沿って印加される。カラム・メモリ・ライン０１１ｂに沿って印加されるＩＣＭとロー・メモリ・ライン０００ｂ〜０１０ｂに沿って印加されるＩＲＭの組み合わせは、メモリ・アレイの３つのビット０１１０００ｂ、０１１００１ｂ、０１１０１０ｂを十分プログラムできる。ロー・メモリ・ライン０１１ｂ〜１１１ｂに沿うカラム・メモリ・ライン０１１ｂの残りのメモリ素子は、低レベルの電流ＩＲＬを受け取り、したがって、論理０にはプログラムされず、また論理０のままではない。残りのカラム・メモリ・ライン１００ｂ〜１１１ｂは低電流レベルＩＣＬを受け取る。
【００６８】
単一書き込み操作でメモリ・アレイが望み通りにプログラムされるのが理解される。第１のメモリ・ラインでアサートされた高電流レベルにより、そのメモリ・ラインに沿って所定の範囲内で結合されているすべてのメモリ素子を含むメモリ・アレイ素子のサブセットがプログラムされる。メモリ・ラインに沿ってアサートされた中電流レベルにより、直交メモリ・ラインに沿って中電流レベルをアサートしてそのメモリ・ラインに沿ってメモリ素子を個別にプログラミングすることが可能である。メモリ・ラインに沿う低電流レベルでは、高電流レベルが容易軸方向に直交メモリ・ラインに沿って印加されない限りそのメモリ素子はプログラムされない。磁気抵抗メモリ・アレイをプログラムするこの方法の利点の１つは、アレイ内の所定の個数のメモリ素子またはビットをプログラムできるという点である。また、ビットはすべて、一回のプリセットまたはリセット操作で同じ状態にプログラムできる。
【００６９】
図１１は単一書き込み操作でカラム・メモリ・ライン全体のすべてのＭＲＭＥをプログラムすることが可能であるカラム駆動回路１１０２を備えるメモリ・アレイ１１００の一部の概略図である。メモリ・アレイ１１００は、複数のカラム・メモリ・ラインＣ１、Ｃ２などおよび複数のロー・メモリ・ラインＲ１、Ｒ２などを含む。カラム・メモリ・ラインＣ１は、ＭＲＭＥ１１０１、１１０３などのビット・ライン・ターミナルに結合されている。右側の省略記号で示されているように、追加素子をカラム・メモリ・ラインＣ１に結合することが可能であることの留意されたい。カラム・メモリ・ラインＣ２は、ＭＲＭＥ１１０５、１１０７などのビット・ライン・ターミナルに結合されている。前述のように、右の省略記号により示されているように、追加ＭＲＭＥをメモリ・ラインＣ２に沿って含めることが可能である。ロー・メモリ・ラインＲ１は、ＭＲＭＥ１１０１および１１０５などのディジット・ライン・ターミナルに結合されている。下の省略記号により示されているように、追加ＭＲＭＥをロー・メモリ・ラインＲ１に結合することが可能である。ロー・メモリ・ラインＲ２は、ＭＲＭＥ１１０３および１１０７などのディジット・ライン・ターミナルに結合されている。さらに、下の省略記号により示されているように、追加ＭＲＭＥをロー・メモリ・ラインＲ２に結合することが可能である。
【００７０】
ＭＯＳ型トランジスタなどのトランジスタ１１０９では、その電流経路がＭＲＭＥ１１０１の選択ターミナルとグラウンドの間に結合されている。他のトランジスタ１１１１では、その電流経路がＭＲＭＥ１１０３の選択ターミナルとグラウンドの間に結合されている。さらに、トランジスタ１１１３および１１１５では、その電流経路がＭＲＭＥ１１０５および１１０７のそれぞれの選択ターミナルとグラウンドの間に結合されている。メモリ・アレイ１１００に用意されたそれぞれの追加ＭＲＭＥのように、追加トランジスタを結合する。ＷＬ１と表される第１のワード・ライン導線は、トランジスタ１１０９および１１１３の制御ターミナルに結合される。同様に、ＷＬ２と表される第２のワード・ライン導線は、トランジスタ１１１１および１１１５の制御ターミナルに結合される。メモリ・アレイ１１００の各ロー・メモリ・ラインについてワード・ライン導線が１つしかいない場合に、必要に応じて、さらにワード・ライン導線を追加する。
【００７１】
バッファ１１１９には、Ｒ１メモリ・ラインに結合された出力と、電流源１１１７の出力を受け取る入力がある。他のバッファ１１２３の出力は、メモリ・ラインＲ２に結合され、その入力は他の電流源１１２１の出力に結合されている。電流源１１１７〜１１２１の入力はグラウンドに結合されている。バッファ１１１９の制御入力は信号Ｒ１Ｍを受け取り、バッファ１１２３の制御入力は信号Ｒ２Ｍ受け取る。２つのバッファ１１２５および１１２７は、その出力がＣ１メモリ・ラインに結合されている。２つのバッファ１１２９および１１３１は、その入力がＣ１メモリ・ラインに結合されている。２つのバッファ１１３３および１１３５の出力は、Ｃ２メモリ・ラインに結合されている。Ｃ２メモリ・ラインは、２つのバッファ１１３７および１１３９の入力に結合されている。電流源１１４１、１１４３、１１４９、および１１５１は、その出力がバッファ１１２５、１１２７、１１３３、および１１３５のそれぞれの入力に結合されている。電流源１１４５、１１４７、１１５３、および１１５５は、その入力がバッファ１１２９、１１３１、１１３７、および１１３９の出力にそれぞれ結合されている。バッファ１１４１、１１４３、１１４９、および１１５１の入力は、グラウンドに結合されている。電流源１１４５、１１４７、１１５３、および１１５５の出力はグラウンドに結合されている。
【００７２】
バッファ１１２５〜１１３９はそれぞれの制御入力で対応するカラム・メモリ・ラインに沿って電流源１１４１〜１１５５の対応する１つを適用するためにバッファをアクティブにする制御信号を受け取る。各制御信号は、形式ＣＮＬＤに従うが、「Ｎ」はカラム・メモリ・ライン番号を表し、「Ｌ」は電流レベル（Ｌ＝低、Ｍ＝中、Ｈ＝高）を表し、「Ｄ」は電流の方向（＋＝正、−＝負）を表し、電流の方向によりプログラムされた論理状態が論理０または論理１として制御される。バッファ１１２５は、制御信号Ｃ１Ｈ＋を受け取り、バッファ１１２７は制御信号Ｃ１Ｍ＋を受け取り、バッファ１１２９は制御信号Ｃ１Ｈ−を受け取り、バッファ１１３１は制御信号Ｃ１Ｍ−を受け取る。バッファ１１３３は、制御信号Ｃ２Ｈ＋を受け取り、バッファ１１３５は制御信号Ｃ２Ｍ＋を受け取り、バッファ１１３７は制御信号Ｃ２Ｈ−を受け取り、バッファ１１３９は制御信号Ｃ２Ｍ−を受け取る。
【００７３】
電流源１１４１〜１１５５はそれぞれ、ほぼ中程度の電流レベルをアサートすることに留意されたい。低電流レベルをアサートするために、所定のカラム・メモリ・ラインに結合されている４つすべての電流バッファはオフにされ、４つの対応する電流源が切断される。例えば、低電流レベルをＣ１メモリ・ラインに適用するには、制御信号Ｃ１Ｈ＋、Ｃ１Ｈ−、Ｃ１Ｍ＋、およびＣ１Ｍ−をすべてネゲートするか、または他の何らかの形でアサートしない。与えられた方向＋または−について中電流レベルをアサートするために、対応する中制御信号をアサートする。例えば、正の中電流レベルをＣ２メモリ・ラインに適用するには、制御信号Ｃ２Ｍ＋をアサートし、制御信号Ｃ２Ｈ＋、Ｃ２Ｈ−、およびＣ２Ｍ−をアサートしない。負の中電流レベルをＣ２メモリ・ラインに適用するには、制御信号Ｃ２Ｍ−を代わりにアサートする。与えられた方向＋または−について高電流レベルをアサートするために、対応する中および高制御信号を両方ともアサートする。例えば、正の高電流レベルをＣ１メモリ・ラインに適用するには、制御信号Ｃ１Ｍ＋およびＣ１Ｈ＋を両方ともアサートし、制御信号Ｃ１Ｈ−およびＣ１Ｍ−をアサートしない。負の中電流レベルをＣ１メモリ・ラインに適用するには、制御信号Ｃ１Ｍ−およびＣ１Ｈ−をアサートし、制御信号Ｃ１Ｍ＋およびＣ１Ｈ＋を両方ともアサートしない。
【００７４】
バッファ１１１９、１１２３はそれぞれの制御入力で対応するロー・メモリ・ラインに沿って電流源１１１７、１１２１の対応する１つを適用するためにバッファをアクティブにする制御信号を受け取る。各制御信号は、形式ＲＮＬに従うが、「Ｎ」はロー・メモリ・ライン番号を表し、「Ｌ」は電流レベル（Ｌ＝低、Ｍ＝中または閾値）を表す。ロー・メモリ・ラインは電流の方向が関連がないように困難軸に沿っている。バッファ１１１９は、アサートされるとバッファ１１１９をオンにし、電流源１１１７をＲ１メモリ・ラインに適用する制御信号Ｒ１Ｍを受け取る。バッファ１１２３は、アサートされるとバッファ１１２３をオンにし、電流源１１２１をＲ２メモリ・ラインに適用する制御信号Ｒ２Ｍを受け取る。
【００７５】
動作時、Ｃ１Ｍ＋およびＣ１Ｈ＋（またはＣ１Ｍ−およびＣ１Ｈ−）信号がアサートされ、ＭＲＭＥ１１０１、１１０３などを含む、Ｃ１メモリ・ラインに沿ってメモリ素子すべてが論理１（または論理０）にプログラムされるが、その際に電流源１１４１および１１４３（または１１４５および１１４７）が適用される。Ｃ２Ｍ＋およびＣ２Ｈ＋（またはＣ２Ｍ−およびＣ２Ｈ−）信号がアサートされ、ＭＲＭＥ１１０５、１１０７などを含む、Ｃ２メモリ・ラインに沿ってメモリ素子すべてが論理１（または論理０）にプログラムされるが、その際に電流源１１４９および１１５１（または１１５３および１１５５）が適用される。このようにして、メモリ・アレイのすべてのメモリ素子が一度にプログラムできることは理解されるであろう。ＣＸＭ＋（またはＣＸＭ−）およびＲＹＭ信号がまとめてアサートされ、カラムＸとローＹのところのメモリ素子が論理１（または論理０）にプログラムされるが、そのために対応する電流源が適用される。例えば、ＭＲＭＥ１１０３は、電流源１１４３（または１１４７）および１１２１を適用することでＣ１Ｍ＋（またはＣ１Ｍ−）およびＲ２Ｍ信号がアサートされると論理１（または論理０）にプログラムされる。
【００７６】
カラム駆動回路１１０２は、複数の代替実施形態のうちの１つで実装でき、示されている特定の実施形態は説明を目的としている。例えば、一実施形態では、電流源１１４１および１１４３は単一の電流源として組み合わせることにより、中または高レベルの電流を正の方向にアサートする。バッファ１１２５および１１２７は電流源に組み込むことが可能であり、これは適切な中央論理回路から制御信号を受け取り別の実施形態で適切な電流レベルをアサートする。さらに、別の実施形態では、電流源１１４５および１１４７を単一の電流源に組み込むか、または電流源１１４１および１１４３と組み合わせて単一のプログラム可能電流源にすることが可能である。カラム駆動回路１１０２の他の電流源およびバッファについても同じことがいえる。また、類似の原理がロー・メモリ・ラインの電流源回路に適用される。
【００７７】
一般に、容易軸に沿うメモリ素子の対応する第１のサブセットの所定の範囲内でそれぞれ結合された対応する第１のメモリ・ラインに結合された１つまたは複数の第１の電流源は、メモリ素子のそれぞれの第１のサブセット内のメモリ素子のそれぞれの論理状態をプログラムするのに単独で十分な磁界を発生する第１の電流レベルを印加することが可能である第１の状態をそれぞれ含む。それぞれの第１の電流源はさらに、それぞれの第１のサブセット内の多状態磁気抵抗メモリ素子のどれかの論理状態をプログラムするのに単独では不十分な磁界を発生する第２の電流レベルを印加することが可能である第２の状態を含むことが可能である。メモリ・アレイは困難軸に沿ってメモリ素子のそれぞれの第２のサブセットの所定の範囲内で結合される１つまたは複数の第２のメモリ・ラインを含み、それぞれの第２のメモリ・ラインは第１のサブセットのそれぞれの１つのメモリ素子の少なくとも１つを含む。１つまたは複数の第２の電流源は、それぞれ各第２のメモリ・ラインに結合されており、それぞれの第２のメモリ・ラインに沿って第３のまたは閾値電流レベルを印加する。このようにして、第１の電流源の第２の電流レベルおよび第２の電流源の第３の電流レベルは第１と第２の両方の対応するサブセット内のメモリ素子の論理状態を十分プログラムすることが可能である。
【００７８】
第１および第２の電流源およびメモリ・ラインは、それぞれ、カラムおよびローの電流源およびメモリ・ラインに対応する。一回の書き込み動作で磁気抵抗メモリ・アレイをプログラムする電流源を制御するための制御論理回路を実現することが可能である。制御論理回路は、第１の状態に入る少なくとも１つのカラム電流源を制御し、対応するカラム・メモリ・ライン内のメモリ素子をプログラムする。制御論理回路は、第２の状態に入る少なくとも１つのカラム電流源を制御し、少なくとも１つの部分カラム・メモリ・ライン内のメモリ素子をプログラムする。制御論理回路は、さらに、第３の状態に入る少なくとも１つのロー電流源を制御し、部分カラム・メモリ・ライン内の共通メモリ素子をプログラムする。
【００７９】
図１２は、磁気抵抗メモリ技術を使用するデジタル／アナログ・コンバータ（ＤＡＣ）１２００のブロック図である。デジタル入力が任意選択のレジスタ１２０１に印加され、そのデジタル入力が格納される。レジスタ１２０１は制御論理回路１２０３によって読み取られ、複数（ｉ）のロー（Ｒ）信号と複数（ｊ）のカラム（Ｃ）信号を後述のＭＲＭＥを含むメモリ・アレイ１２０５にアサートする。制御論理回路１２０３は、読み取り／書き込み（Ｒ／Ｗ）信号をメモリ・アレイ１２０５に印加し、任意選択により、信号処理ブロック１２０９にアサートする。基準電圧源１２０７は、基準電圧信号ＶＲＥＦをメモリ・アレイ１２０５にアサートする。メモリ・アレイ１２０５の出力が信号処理ブロック１２０９に送られ、そこで、アナログ信号をバッファまたは増幅器１２１１に対してアサートし、さらにアナログ出力信号ＶＯＵＴを供給する。
【００８０】
制御論理回路１２０３は、複数のローおよびカラム信号を適切な方法でメモリ・アレイ１２０５にアサートし、デジタル入力値に比例するメモリ・アレイ１２０５内のメモリ・セルの数をプログラムするように構成されている。例えば、メモリ・アレイ１２０５は、最初に、すべて論理０にリセットすることが可能であり、制御論理回路１２０３はデジタル入力値に比例する個数の論理１をメモリ・アレイ１２０５にプログラムする。一実施形態では、制御論理回路１２０３は、メモリ・アレイ１２０５のカラムおよびロー・メモリ・ラインに沿って必要なカラムおよびロー電流信号をアサートするように構成されている。それとは別に、メモリ・アレイ１２０５は制御可能な電流源および任意選択のバッファまたは電流駆動回路を備え、制御論理回路１２０３はメモリ・アレイ１１００について上述したのと類似した方法などで適切な制御信号をアサートする。
【００８１】
後述のように、メモリ・アレイ１２０５は、ＭＲＡＭと類似の方法で構成することが可能であり、カラムおよびロー信号が連続書き込み動作で印加され、メモリ・アレイが１２０５がプログラムされる。それとは別に、メモリ・アレイ１２０５は、単一書き込み動作でのプログラミングを使用可能にする大電流源を備えるカラム駆動回路１１０２を有するメモリ・アレイ１１００と類似した方法で構成することが可能である。さらに制御論理回路１２０３は、１つまたは複数の連続動作でＲ／Ｗ信号を低レベルにアサートし、メモリ・アレイ１２０５をプログラムし、その後、Ｒ／Ｗ信号を高レベルにアサートして、信号処理ブロック１２０９によってメモリ・アレイ１２０５を読み取ることが可能であるようにする。任意選択で、Ｒ／Ｗ信号が信号処理ブロック１２０９に送られ、読み込み動作をいつ実行するかを指示する。後述のように、電圧源１２０７などの電圧源で選択的に、基準信号をメモリ・アレイ１２０５内のメモリ素子に印加する。メモリ・アレイ１２０５の出力ターミナルは、基準信号を印加してアナログ出力信号を発生することで生じるメモリ素子のそれぞれにより発生する信号を組み合わせる。
【００８２】
信号処理ブロック１２０９は、いくつかの機能のうち１つまたは複数を実行するように構成できる。機能の１つに、メモリ・アレイ１２０５を読み込みアナログ電流または電圧信号を受け取る機能がある。信号処理ブロック１２０９はさらに、増幅（または減衰）機能を実行して、出力でのＶＯＵＴ信号のスケールを適切に設定することが可能である。信号処理ブロック１２０９は、さらに、特定の用途に応じて、フィルタ処理機能を実行することが可能である。例えば、信号処理ブロック１２０９は、複数のデジタル入力に基づきアナログ曲線を平滑化して食い違いまたは範囲外れ値を除去することが可能である。さらに、信号処理ブロック１２０９は、メモリ・アレイ１２０５内のメモリ素子の状態の変化に基づいて機能を実行することが可能である。さらに、または他の方法で、信号処理ブロック１２０９はメモリ・アレイ１２０５の順次または二分探索法を実行して、閾値条件を識別することが可能である。
【００８３】
図１３Ａは、ＤＡＣ１２００のメモリ・アレイ１２０５として使用できるメモリ・アレイ１３００の一部の概略図である。双方向電流源１３０１は、グラウンドとアレイ１３００のカラム・メモリ・ラインＣ１の間に結合されている。双方向電流源１３０１は、信号Ｃ１＋／−により制御され、これは論理１に対応するＣ１＋、論理０に対応するＣ１−、およびＣ１をメモリ・ライン内のメモリ素子の現在の状態を維持するようにアサートされないという３つの状態を有する。他の双方向電流源１３０３が、グラウンドとメモリ・ラインＣ２の間に結合され、制御信号Ｃ２＋／−を受け取るが、これも３つの状態を持ち、Ｃ１＋／−信号と類似した動作をする。電流源１３０５は、グラウンドとメモリ・ラインＲ１の間に結合され、制御信号Ｒ１のアサート後に中または閾値電流レベルを選択的に印加し、電流源１３０７は、グラウンドとメモリ・ラインＲ２の間に結合され、制御信号Ｒ２のアサート後、中または閾値電流レベルをＲ２メモリ・ラインに沿って選択的に印加する。上述のように、省略記号で示されているように、カラムおよびロー・メモリ・ラインを追加することが可能である。
【００８４】
基準電圧源１２０７は、トランジスタ１３０９、１３１１の一方の電流ターミナルに結合されている。トランジスタ１３０９の他方の電流ターミナルは、Ｃ１メモリ・ラインに結合され、トランジスタ１３１１の他方の電流ターミナルはＣ２メモリ・ラインに結合されている。トランジスタ１３０９、１３１１の制御ターミナルは、Ｒ／Ｗ信号を受け取る。トランジスタ１３０９、１３１１は、ＶＲＥＦ信号を選択的に印加するためにソース・スイッチ・デバイスとして使用される。ＭＲＭＥ１３１３および１３１５では、そのビット・ライン・ターミナルがＣ１メモリ・ラインに結合され、そのディジット・ライン・ターミナルがＲ１およびＲ２メモリ・ラインにそれぞれ結合されている。ＭＲＭＥ１３１７および１３１９では、そのビット・ライン・ターミナルがＣ２メモリ・ラインに結合され、そのディジット・ライン・ターミナルがＲ１およびＲ２メモリ・ラインにそれぞれ結合されている。ＭＲＭＥ１３１３の選択ターミナルは、トランジスタ１３２１の一方の電流ターミナルに結合される。ＭＲＭＥ１３１５の選択ターミナルは、トランジスタ１３２３の一方の電流ターミナルに結合される。ＭＲＭＥ１３１７の選択ターミナルは、トランジスタ１３２５の一方の電流ターミナルに結合される。ＭＲＭＥ１３１９の選択ターミナルは、トランジスタ１３２７の一方の電流ターミナルに結合される。トランジスタ１３２１〜１３２７の他方の電流ターミナルは総和接合点１３２９に結合されている。トランジスタ１３２１〜１３２７は、読み取りスイッチ・デバイスであり、これらはメモリ・アレイ１３００の読み取り動作を実行するため選択的にアクティブにされる。Ｒ／Ｗ信号がトランジスタ１３２１〜１３２７のそれぞれの制御ターミナルに供給される。出力バッファ１３３１ではその入力が総和接合点１３２９に結合され、その出力は出力電流信号ＩＯＵＴを供給する。バッファ１３３１は、その制御入力のところでＲ／Ｗ信号を受け取る。
【００８５】
動作中、書き込み動作のためＲ／Ｗ信号は低レベルにアサートされ、基準電圧源１２０７を切断し、総和接合点１３２９を切断する。書き込み動作時にＣＸ＋／−およびＲＹ制御信号を組み合わせてアサートすると、前述のようにして、Ｘカラム・メモリ・ラインおよびＹロー・メモリ・ラインに沿って対応するメモリ素子をプログラムすることが可能である。読み取り動作のためＲ／Ｗ信号が高レベルにアサートされると、ＶＲＥＦ信号がＣ１、Ｃ２などのメモリ・ラインに印加される。トランジスタ１３２１〜１３２７は、読み取り動作時にアクティブになり、メモリ・アレイ１３００のメモリ素子を通じて総和接合点１３２９経由で電流を電圧源１２０７からアクティブにされているバッファ１３３１に流し、ＩＯＵＴ信号を発生させることが可能である。
【００８６】
図１３Ｂは、別の実施形態によるメモリ・アレイ１３５０の概略図である。メモリ・アレイ１３５０は、基準電圧源１２０７が、入力がグラウンドに結合され、出力がトランジスタ１３０９および１３１１のそれぞれの電流ターミナルに結合されている基準電流源１３５１で置き換えられることを除きメモリ・アレイ１３００と実質的と類似している。また、電圧源１２０７は、電流源１３５１で置き換えられる。類似のコンポーネントには同じ参照番号を使用する。さらに、トランジスタ１３２１〜１３２７が、それぞれのＭＲＭＥとグラウンドの間に結合されている。カラム・メモリ・ラインは、総和接合点１３５３のところで結合され、この接合点はバッファ１３５５の入力に結合されている。バッファ１３５５の出力により、電圧出力信号ＶＯＵＴがアサートされる。メモリ・アレイ１３５０の書き込み動作時にプログラム動作を行うことはメモリ・アレイ１３００と実質的に類似している。しかし、Ｒ／Ｗ信号がアサートされ読み取り動作であることが示されると、電流源１３５１は基準電流ＩＲＥＦをメモリ・アレイ１３５０のメモリ素子にアサートし、バッファ１３５５の入力の総和接合点１３５３のところに電圧を発生させる。バッファ１３５５で、ＶＯＵＴ信号が発生する。
【００８７】
ＤＡＣ１２００は、メモリ・アレイ１３００、１３５０のいずれかを使用することが可能であるが、ただし、信号処理ブロック１２０９がそれに応じて、バッファ１２１１の出力のところにアナログ出力電圧信号ＶＯＵＴを発生させるためＩＯＵＴ電流出力またはＶＯＵＴ電圧出力のいずれかを受け取るように実装されることを除く。メモリ・アレイ１３００および１３５０は、読み取り動作を開始する前に書き込み動作で書き込み信号を何回かアサートして連続工程によりプログラムされる。したがって、別々の読み取りおよび書き込み信号は、示されているような単一のＲ／Ｗ信号の代わりに、対応する回路で使用することが可能である。しかしながら、Ｒ／Ｗ信号は、本発明の実施形態の発明概念を説明する。
【００８８】
図１４は、メモリ・アレイ１３００または１３５０もしくは磁気抵抗メモリ技術用いたその他の適当なメモリ・アレイのいずれかを使用してメモリ・アレイ１２０５をプログラムするＤＡＣ１２００の複数工程にわたる書き込み動作を説明するチャート図である。図１５Ａおよび１５Ｂは、制御論理回路１２０３によるメモリ・アレイ１２０５のプログラミングを説明する図１０のチャート図に類似したチャート図である。説明のため、６４個のメモリ素子からなる８Ｘ８メモリ・アレイを図に示している。また、カラム・アドレス０００ｂ〜１１１ｂは８つのカラム・メモリ・ラインのチャートの縦の辺に沿って示されており、ロー・アドレス０００ｂ〜１１１ｂは８つのロー・メモリ・ラインの上辺に沿って示されている。カラム・メモリ・ラインに対するアサートされた電流レベルは、右の垂直側に示されており、アサートされたローの電流は下側に沿って示されている。対応するカラム・メモリ・ラインに沿って、電流ＩＣＭは中電流レベルを表し、電流ＩＣＬは低電流または電流が存在していないことを表す。対応するロー・メモリ・ラインに沿って、電流ＩＲＭは中または閾値電流レベルを表し、電流ＩＲＬは低電流または電流が存在していないことを表す。図１５Ａおよび１５Ｂは、図１４とともに参照する必要がある。
【００８９】
第１のブロック１４０１では、デジタル値が、直接にまたはレジスタ１２０１から制御論理回路１２０３に届く。次のブロック１４０３で、カラムの電流信号ＩＣＭが、すべて論理１を必要とするそれぞれのカラム・メモリ・ラインについてアサートされる。さらに、ローの電流信号ＩＲＭがすべてのロー・メモリ・ラインについてアサートされ、すべて論理１でＩＣＭを受け取る各カラム・メモリ・ラインをプログラムする。制御論理回路１２０３は、適切なカラムおよびローの制御信号をアサートしてこの目的を実行する。図１５Ａに示されているように、電流レベルＩＣＭは、カラム・メモリ・ライン０００ｂ、００１ｂ、および０１０ｂに沿ってアサートされる。カラム電流ＩＣＬは、残りのカラム・メモリ・ライン０１１ｂ〜１１１ｂに沿ってアサートされる。ロー電流ＩＲＭは、すべてのロー・メモリ・ライン０００ｂ〜１１１ｂに沿ってアサートされる。メモリ・アレイ１３００または１３５０が８Ｘ８構成に拡大された場合、制御論理回路１２０３はカラム制御信号Ｃ１＋、Ｃ２＋、およびＣ３＋およびすべてのロー制御信号Ｒ１〜Ｒ８をアサートする。次の工程１４０５で、書き込み信号（Ｒ／Ｗ）がアサートされ、メモリ・アレイ１２０５がプログラムされる。このようにして、カラム・メモリ・ライン０００ｂ〜０１０ｂはすべて論理１でプログラムされる。
【００９０】
次の工程１４０７で、さらに論理１をメモリ・アレイ１２０５内でプログラムするかどうかが決定される。そうする場合、作業は次のブロック１４０９に続き、カラム電流ＩＣＭが次のカラムに対してアサートされ、論理１がプログラムされる。図１５Ｂを参照すると、カラム・メモリ・ライン０１１ｂは１つまたは複数の論理１をプログラムする電流ＩＣＭを受け取る。さらに、ブロック１４０９で、ロー電流信号ＩＲＭがロー・メモリ・ライン毎にアサートされ、論理１がカラム・メモリ・ライン０１１ｂに沿ってプログラムされる。ロー・メモリ・ライン０００ｂ〜０１０ｂは、論理１でプログラムされ、したがって、ロー電流ＩＲＭはこれらのロー上でアサートされる。残りのカラム・メモリ・ライン１００ｂ〜１１１ｂは低電流またはＩＣＬを受け取り、残りのロー・メモリ・ライン０１１ｂ〜１１１ｂは低電流またはＩＲＬを受け取る。制御論理回路１２０３は、必要な制御信号をアサートしてこの目的を実行する。次のブロック１４１１で、書き込み信号がアサートされ、この書き込み動作が完了する。このようにして、論理１がアドレス０１１０００ｂ、０１１００１ｂ、および０１１０１０ｂにプログラムされる。
【００９１】
カラム・メモリ・ライン０００ｂ〜０１０ｂはすでにプログラムされ、これらのカラムに沿って流される電流は０である場合も、ＩＣＸで示されるように正の中間レベルである場合もあることに留意されたい。しかし、これらのカラム・メモリ・ラインに沿って論理０をＭＲＭＥにプログラムするのを防ぐために、これらのカラムはＩＣ−の電流を受け取るべきでないことに留意されたい。ブロック１４１１から動作はブロック１４０７に戻り、さらに論理１がプログラムされるかどうかを判別される。プログラムするのであれば、動作は工程１４０７と１４１１の間の反復ループに入り、これをメモリ・アレイ１２０５内の論理１がすべてプログラムされるとこのループを抜ける。プログラムしない場合、動作は完了し、メモリ・アレイ１２０５がプログラムされる。動作は、反対の電流方向が使用されることを除き論理０をプログラムすることと実質的と類似していることに留意されたい。
【００９２】
図１５Ｃは、構成の柔軟性を示す別の実施形態を説明する図１５Ａおよび１５Ｂに示されているチャートに類似したチャート図である。この場合、３つの論理１をカラム・メモリ・ライン０１１ｂにプログラムするのではなく、前の反復で２つの論理１をロー・メモリ・ライン０００ｂおよび００１ｂにプログラムする。図１５Ｃに示されているように次の反復で、カラム・メモリ・ライン１００ｂに沿ってカラム電流ＩＣＭを流し、ロー・メモリ・ライン０００ｂに沿ってロー電流ＩＲＭを流すことによりアドレス１０００００ｂに追加論理１をプログラムする。残りのロー・メモリ・ライン００１ｂ〜１１１ｂは低電流ＩＲＬを受け取り、カラム・メモリ・ライン０１１ｂおよび１０１ｂ〜１１１ｂは低電流またはＩＣＬを受け取る。再び、カラム・アドレス０００ｂ〜０１０ｂのカラム電流はＩＣＸである。
【００９３】
図１６は、図１３Ａのメモリ・アレイ１３００の入力および出力を示すグラフ図である。出力電流ＩＯＵＴは縦軸またはＹ軸に沿ってプロットされ、デジタル入力値は水平軸またはＸ軸に沿ってプロットされる。最小のデジタル入力（ＤＭＩＮ）については、対応するＭＲＭＥの抵抗がＲ０となるようにメモリ・アレイ１３００がすべて０、または多数の０でプログラムされる。ＶＲＥＦ信号が印加されると、１６０１に示されているように最大電流（ＩＭＡＸ）が最小デジタル入力ＤＭＩＮのＩＯＵＴに入る。さらに、１６０３に示されているように、最大デジタル入力（ＤＭＡＸ）については、さらに多くの論理１がメモリ・アレイ１３００にプログラムされ、抵抗Ｒ１でプログラムされるメモリ・アレイ１３００のＭＲＭＥの個数が増える。したがって、最小電流（ＩＭＩＮ）は、１６０３に示されているように、最大デジタル入力ＤＭＡＸに対してＩＯＵＴとして供給される。さらに、直線１６０５に沿って示されているように、メモリ・アレイ出力電流ＩＯＵＴがデジタル入力値に比例し、リニアＤＡＣ１２００が得られることも理解されるであろう。
【００９４】
信号処理ブロック１２０９は、ＩＯＵＴ信号を受け取り、必要に応じて信号の調整を行うように構成されている。例えば、図１６に示されているＯＦＦＳＥＴ電流を除去して、入力と出力との比例関係を得ることが可能である。さらに、信号処理ブロック１２０９は特定のシステムの実装または構成に応じて好きなようにＩＯＵＴ信号の必要な増幅、減衰、および／またはフィルタ処理を実行できる。
【００９５】
図１７は、メモリ・アレイ１１００のカラム駆動回路１１０２を使用することを除き、メモリ・アレイ１３００、１３５０と類似しているメモリ・アレイにより実装されているＤＡＣ１２００の動作を示すチャート図である。したがって、ロー電流に関係なく高カラム電流を使用してカラム・メモリ・ライン全体をプログラムすることが可能である。第１のブロック１７０１で、前述のように制御論理回路１２０３は直接にまたはレジスタ１２０１からデジタル値を受け取る。次のブロック１７０３で、高カラム電流信号が、すべて論理１をプログラムする必要があるそれぞれのカラム・メモリ・ラインにアサートされる。次のブロック１７０５で、中カラム電流信号が、すべて論理１ではなくいくつかの論理１を必要とするそれぞれのカラム・メモリ・ラインにアサートされる。次のブロック１７０７で、中または閾値ロー電流信号が、少なくとも１つの論理１をを必要とするそれぞれのロー・メモリ・ラインにアサートされる。次のブロック１７０９で、書き込み信号がアサートされ、メモリ・アレイ１２０５がプログラムされる。
【００９６】
すでに述べたように、制御論理回路１２０３は、適切なローおよびカラム制御信号をアサートし、カラムおよびロー電流の適切なアサートを制御して適切なプログラミングを行うように構成されている。図１７のチャート図に示されている、カラム駆動回路１１０２を使用する実施形態の利点は、メモリ・アレイ１２０５全体を、図１４のチャート図で説明されているように何回も工程を繰り返すのではなく、１回の書き込み動作でプログラムできるという点である。例えば、書き込み信号を１回アサートして、メモリ・アレイをプログラムし、その後、読み取り動作のため読み取り信号をアサートすることが可能である。信号Ｒ／Ｗ信号をこのようにして使用することが可能である。
【００９７】
図１８は、メモリ・アレイ１２０５をＤＡＣ機能用ではなく記憶メモリとして使用する追加論理または回路を備えることを除きＤＡＣ１２００と類似しているＤＡＣ／メモリ１８００のブロック図である。類似のコンポーネントには同じ参照番号を使用する。ＤＡＣ／メモリ１８００は、メモリ・アレイ１２０５をメモリ・デバイスとして使用できるようにするイネーブル信号を受け取るメモリ制御論理回路１８０１を備える。さらに、アレイ読み込み論理回路１８０３はメモリ・アレイ１２０５のＤＡＴＡ出力に結合され、デジタル出力信号ＤＯＵＴを供給する。このようにして、レジスタ１２０１に供給されるデジタル入力は、メモリ論理回路１８０１に送られ、そこでデジタル入力値がＭＲＡＭＳの標準的な方法でメモリ・アレイ１２０５にプログラムされる。アレイ読み込み論理回路１８０３は、メモリ・アレイ１２０５からデータを読み込み、デジタル入力に対応するデジタル出力ＤＯＵＴをアサートする。このようにして、メモリ・アレイ１２０５は二重機能で使用される。
【００９８】
図１９は、磁気抵抗メモリ技術を使用するアナログ／デジタル・コンバータ（ＡＤＣ）１９００のブロック図である。アナログ入力信号は信号処理ブロック１９０１に送られるが、この信号処理ブロックはフィルタ処理回路などを備えることが可能であり、また対応するアナログ信号ＡＩＮをアナログ・スプリッタ回路１９０３の入力に供給する。アナログ・スプリッタ回路１９０３は、書き込み動作を示す制御論理回路１９０７からのＲ／Ｗ信号に対する応答として、複数（ｉ）のロー（Ｒ）電流信号と複数（ｊ）のカラム（Ｃ）電流信号をメモリ・アレイ１９０５にアサートする。メモリ・アレイ１９０５は、前述のようにＭＲＭＥメモリ素子を備える。後述のように、アナログ・スプリッタ回路１９０３はＡＩＮ電流をメモリ・アレイ１９０５のロー・メモリ・ラインとカラム・メモリ・ラインに分割し、アナログ入力信号に対応するメモリ・アレイ１９０５内の比例する個数の論理ビットをプログラムする。メモリ・アレイ１９０５は最初、すべて論理０にリセットされると仮定すると、アナログ・スプリッタ回路１９０３により、メモリ・アレイ１９０５内の比例する個数の論理１がプログラムされる。
【００９９】
制御論理回路１９０７で示されている読み込み動作に対する応答として、読み込み論理回路１９０９は複数（ｉ）のワード・ライン（ＷＬ）信号をメモリ・アレイ１９０５にアサートし、メモリ・アレイ１９０５の各カラム・メモリ・ラインに沿ってその個数のビットを読み込む。読み込み論理回路１９０９は、「ｍ」ビットでデジタル出力信号ＤＯＵＴを発生し、ＤＯＵＴ信号はデジタル処理ブロック１９１１に供給される。デジタル処理ブロック１９１１は、単に、アナログ入力信号に対応するデジタル出力信号を供給するだけである。しかし、別の実施形態では、デジタル処理ブロック１９１１は、フィルタ処理機能などの他の動作を実行し、メモリ・アレイ１９０５の状態の変化を判別したり、メモリ・アレイ１９０５内の閾値を判別したりすることが可能である。デジタル処理ブロック１９１１はメモリ・アレイ１９０５の順次または二分探索法を実行して、ＤＯＵＴ信号を判別したり、閾値条件を他の手段で識別することが可能である。このようにして、デジタル処理ブロック９１１は閾値、メモリ変化などを示す他の信号をアサートすることが可能である。
【０１００】
図２０はアナログ・スプリッタ回路１９０３、メモリ・アレイ１９０５、および読み取り論理回路１９０９の実施例を示す概略図である。特に、アナログ・スプリッタ回路２００３はアナログ・スプリッタ回路１９０３に対応し、メモリ・アレイ２００５はメモリ・アレイ１９０５に対応し、読み取り論理回路２００９は読み取り論理回路１９０９に対応する。アナログ・スプリッタ回路２００３は、ＡＩＮ信号比例分割するＭＯＳ型トランジスタなどの複数のトランジスタを備え、メモリ・アレイ２００５内で比例する個数のメモリ素子をプログラムする。
【０１０１】
Ｒ／Ｗ信号はインバータ２０１０の入力に供給され、その出力はアナログ・スプリッタ回路２００３の複数のトランジスタ２０１１、２０１３、２０１５、２０１７、２０１９、２０２１、２０２３、２０２５、２０２７、２０２９、２０３１、２０３３、２０３５、２０３７、および２０３９のそれぞれの制御ターミナルに結合されている。トランジスタ２０１１〜２０３９のすべての一方の電流ターミナルは、ＡＩＮ信号を受け取るように結合される。トランジスタ２０１１の他方の電流ターミナルは、メモリ・アレイ２００５のメモリ・ラインＣ１に結合されている。次の２つのトランジスタ２０１３、２０１５の他の電流ターミナルは、次のメモリ・ラインＣ２に結合される。次の３つのトランジスタ２０１７〜２０２１の他の電流ターミナルは、第３のカラム・メモリ・ラインＣ３に結合される。この構造は、それぞれの連続するカラム・メモリ・ラインＣ４、Ｃ５、Ｃ６などに対して結合されているトランジスタの４、５、６などのグループで類似の方法で構成できる。メモリ・アレイ２００５は、簡単のため、３つのカラムと２つのローのみを示しており、省略記号はアレイが追加素子を含むことが可能であることを示す。
【０１０２】
第１のロー・メモリ・ラインＲ１に使用されるトランジスタの個数は、「ｎ」をカラム・メモリ・ラインの個数として最後のカラム・メモリ・ラインＣｎに使用されるトランジスタの個数と同じである。簡単にしたメモリ・アレイ２００５でｎ＝３とした場合、次の３つのトランジスタ２０２３〜２０２７では、他の電流ターミナルがメモリ・アレイ２００５の第１のロー・メモリ・ラインＲ１に結合される。隣接する、順次ロー・メモリ・ライン毎に、トランジスタの個数がｎずつ増える。したがって、次の６つのトランジスタ２０２９〜２０３９の他の電流ターミナルは、メモリ・アレイ２００５の第２のロー・メモリ・ラインＲ２に結合される。追加ロー・メモリ・ラインＲ３、Ｒ４、Ｒ５などで、トランジスタの個数は９、１２、１５などまで増え続ける。ここでもやはり、簡単のため、３つのカラムと２つのローのみを示している。
【０１０３】
メモリ・アレイ２００５内で、２つのＭＲＭＥ２０４１および２０４３のビット・ライン・ターミナルがＣ１カラム・メモリ・ラインに結合され、ディジット・ライン・ターミナルがそれぞれのロー・メモリ・ラインＲ１およびＲ２に結合されている。ＭＲＭＥ２０４５および２０４７のビット・ライン・ターミナルは、Ｃ２カラム・メモリ・ラインに結合され、ＭＲＭＥ２０４５、２０４７のディジット・ライン・ターミナルはそれぞれのロー・メモリ・ラインＲ１およびＲ２に結合されている。ＭＲＭＥ２０４９および２０５１のビット・ライン・ターミナルは、Ｃ３カラム・メモリ・ラインに結合され、ＭＲＭＥ２０４９、２０５１のディジット・ライン・ターミナルはそれぞれのロー・メモリ・ラインＲ１およびＲ２に結合されている。ローおよびカラム・メモリ・ライン毎にさらにＭＲＭＥを追加することが可能であり、同様にして結合される。
【０１０４】
複数のトランジスタ２０５３、２０５５、２０５７、２０５９、２０６１、および２０６３では、それぞれ一方の電流ターミナルがグラウンドに結合され、他方の電流ターミナルがＭＲＭＥ２０４１〜２０５１の対応する１つの選択ターミナルに結合されている。特に、トランジスタ２０５３はＭＲＭＥ２０４１に結合され、トランジスタ２０５５はＭＲＭＥ２０４３に結合され、トランジスタ２０５７はＭＲＭＥ２０４５に結合され、トランジスタ２０５９はＭＲＭＥ２０４７に結合され、トランジスタ２０６１はＭＲＭＥ２０４９に結合され、トランジスタ２０６３はＭＲＭＥ２０５１に結合されている。もちろん、メモリ・アレイ２００５内の追加ＭＲＭＥ毎にさらにトランジスタが用意される。各ロー内のそれぞれのトランジスタの制御ターミナルが、対応するワード・ライン信号に結合される。特に、Ｒ１メモリ・ライン内のトランジスタ２０５３、２０５７、２０６１は、第１のワード・ライン信号ＷＬ１に結合される。トランジスタ２０５５、２０５９、および２０６３の制御ターミナルは、次のワード・ライン信号ＷＬ２に結合される。ロー・メモリ・ラインが追加されるごとにワード・ライン信号が追加される。
【０１０５】
読み取り論理回路２００９内に別のＭＲＡＭ読み取り回路を、メモリ・アレイ２００５のカラム・メモリ・ライン毎に用意する。特に、第１のＭＲＡＭ読み取り回路２０６５はＣ１メモリ・ラインを読み取るように結合され、第２のＭＲＡＭ読み取り回路２０６７はＣ２メモリ・ラインを読み取るように結合され、第３のＭＲＡＭ読み取り回路２０６９はＣ３メモリ・ラインを読み取るように結合される。もちろん、メモリ・アレイ２００５内の追加カラム・メモリ・ライン毎にさらにＭＲＡＭ読み取り回路が用意される。各ＭＲＡＭ読み取り回路２０６５〜２０６９は、Ｒ／Ｗ信号を受け取り、ＤＯＵＴ信号の対応するビットをアサートする。ＭＲＡＭ読み取り回路２０６５はＬＳＢ  ＤＯＵＴ１をアサートし、ＭＲＡＭ読み取り回路２０６７は次のビットＤＯＵＴ２をアサートし、ＭＲＡＭ読み取り回路２０６９は第３のデジタル出力ビットＤＯＵＴ３をアサートし、というように続けるが、ただし、メモリ・アレイ２００５のＭＳＢは最高のローおよびカラム・メモリ・ラインに結合されたメモリ素子である。読み取り論理回路２００９は、それぞれのカラム・メモリ・ラインに沿ってメモリ素子のプログラムされた論理状態をデジタルで組み合わせ、ＤＯＵＴ信号のそれぞれのビットを得る。
【０１０６】
アナログ・スプリッタ回路２００３のトランジスタ２０１１〜２０３９は、それぞれ、実質的には同等の方法で、実質的に同じ領域で実装され、ＡＩＮ信号の実質的に同じ量の電流を扱う。３Ｘ２構成のメモリ・アレイ２００５では、Ｃ１メモリ・ラインに沿ってアサートされた電流は「ｉ」であり、Ｃ２メモリ・ラインに沿ってアサートされた電流は２ｉであり、Ｃ３メモリ・ラインに沿ってアサートされた電流は３ｉなどとなる。Ｒ１メモリ・ラインに沿ってアサートされた電流は３ｉ（簡略化されたメモリ・アレイの場合）であり、Ｒ２メモリ・ラインに沿ってアサートされた電流は６ｉである。したがって、アナログ・スプリッタ回路２００３によりＡＩＮ信号はカラムおよびロー・メモリ・ラインに沿って次第に離散する信号レベルに分割される。トランジスタ２０１１〜２０３９は、それぞれのグループに分割され、それぞれのグループは連続するカラムおよびロー・メモリ・ラインの間で比例して次第に増える電流レベルを伝達する対応するカラムまたはロー・メモリ・ラインに結合された電流デバイスを形成する。このようにして、ＡＩＮ信号は１５ｉまたはＡＩＮ＝１５ｉまたはｉ＝ＡＩＮ／１５としてメモリ・アレイ２００５内に分散される。したがって、メモリ素子６個構成のメモリ・アレイ２００５では、入力電流ＡＩＮはメモリ・ラインＣ１、Ｃ２、Ｃ３、Ｒ１、Ｒ２間にそれぞれｉ、２ｉ、３ｉ、３ｉ、６ｉとして比例分割される。ＭＲＭＥ２０４１は全電流４ｉを受け取り、ＭＲＭＥ２０４５は電流は５ｉを受け取り、ＭＲＭＥ２０４９は電流６ｉを受け取り、ＭＲＭＥ２０４３は全電流７ｉを受け取り、ＭＲＭＥ２０４７は全電流８ｉを受け取り、ＭＲＭＥ２０５１は全電流９ｉを受け取る。このようにして、ＭＲＭＥ２０４１〜２０５１は一方のロー・メモリ・ラインから次のロー・メモリ・ラインへ、一方のカラム・メモリ・ラインから次のカラム・メモリ・ラインへ比例して増大する量の電流を受け取る。
【０１０７】
信号処理ブロック１９０１は、ビットの比例する個数をプログラムするためにアナログ・スプリッタ回路１９０３により複数のメモリ・アレイ１９０５に分割する適切な範囲にアナログ入力信号を増幅または減衰するように構成される。アナログ・スプリッタ回路２００３、メモリ・アレイ２００５、および読み取り論理回路２００９の構成は、主要な概念を説明するために簡略化されている。しかし、最下位カラム・メモリ・ラインＣ１はトランジスタ数が隣接するカラム・メモリ・ラインＣ２、Ｃ３などについて１つずつ増加する場合に、電流を分割するトランジスタを１つではなく複数用意することが可能であることに留意されたい。ロー・メモリ・ラインＲ１、Ｒ２などに対する駆動回路を適切に分散させ、メモリ・アレイ２００５間に比較的直線的な構成を適切に実現する。信号処理ブロック１９０１は、したがって、ＡＩＮ信号の適切な範囲を規定し、書き込み動作時にメモリ・アレイ２００５間に比例する個数のビットをプログラムするように構成される。
【０１０８】
トランジスタ２０１１〜２０３９のそれぞれは他のそれぞれのトランジスタと実施的に同じ量の電流を流すことに関して実質的に同等であることに留意されたい。別の実施形態では、単一または電流トランジスタをカラム・メモリ・ラインおよびロー・メモリ・ラインごとに用意することが可能であり、トランジスタの物理的面積はメモリ・アレイ２００５を線形的にプログラムするように比例した量の電流を引き込むように比例したスケールが設定される。
【０１０９】
制御論理回路１９０７がＲ／Ｗ信号をハイ・レベルにアサートし、読み込み動作であることを示した場合、駆動回路のトランジスタ２０１１〜２０３９は遮断され、読み取り論理回路２００９はワード・ライン信号ＷＬ１、ＷＬ２などをアサートして、メモリ・アレイ２００５内のトランジスタ２０５３〜２０６３をアクティブにする。読み取り論理回路２００９によりさらに、前述の方法のようにメモリ・アレイ２００５に対し電流または電圧源（図には示されていない）がアサートされる。その後、読みとり論理回路２００９は、各カラム・メモリ・ラインＣ１、Ｃ２、Ｃ３などに存在する電流または電圧を感知する。特に、ＭＲＡＭ読み取り回路２０６５はＣ１メモリ・ラインを読み込み、ＭＲＡＭ読み取り回路２０６７はＣ２メモリ・ラインを読み込み、ＭＲＡＭ読み取り回路２０６９はＣ３メモリ・ラインを読み込み、というような動作が続く。したがって、各ＭＲＡＭ読み取り回路２０６５〜２０６９は、それぞれのカラム・メモリ・ラインに沿ってメモリ素子のプログラムされた論理状態をデジタルで組み合わせ、ＤＯＵＴ信号のそれぞれのビットを得る。一実施形態では、それぞれのＭＲＡＭ読み取り回路は論理１などの所定の論理状態を取るメモリ素子を計数する。それとは別に、読み取り論理回路２００９は二分探索または順次探索を実行して論理状態を数える。
【０１１０】
図２１は、ＡＤＣ１９００の動作を説明するチャート図である。第１のブロック２１０１では、アナログ入力信号が信号処理ブロック１９０１に届く。次のブロック２１０３で、前述のように信号処理ブロック１９０１により信号処理が実行され、信号処理ブロック１９０１がＡＩＮ信号をアサートする。次のブロック２１０５で、アナログ・スプリッタ回路１９０３がＡＩＮ信号を複数のローおよびカラム・メモリ・ライン電流に分割し、これらの電流がメモリ・アレイ１９０５に送られる。次のブロック２１０７で、書き込み信号がアサートされ、メモリ・アレイ１９０５のメモリ素子がプログラムされる。次のブロック２１０９で、Ｒ／Ｗ信号がアサートされ、読み取り動作が開始し、メモリ・アレイ１９０５が読み取り論理回路１９０９により読み込まれ、ＤＯＵＴ信号が発生する。次のブロック２１１１で、デジタル処理ブロック１９１１が、ＤＯＵＴ信号上でさらに必要に応じてデジタル出力信号またはその他の信号を発生するために必要なデジタル処理を実行する。
【０１１１】
図２２は、磁気抵抗メモリ技術を使用して実装された位相ロックド・ループ（ＰＬＬ）回路２２００の概略ブロック図である。基準電圧信号ＶＲＥＦをアサートする基準電圧源２２０１は、複数のプログラム可能抵抗器２２０３、２２０５、２２０７、２２０９、２２１１、２２１３、および２２１５を備えるメモリ・アレイの一端に結合される。プログラム可能抵抗器２２０３〜２２１５は、ＶＲＥＦ信号とグラウンドとの間に結合され、分圧接合点２２１６を形成する。プログラム可能抵抗器２２０３〜２２１５のそれぞれは、プログラム可能抵抗回路５００、６００などの１つまたは複数のＭＲＭＥを使用して前述のプログラム可能抵抗回路と同様にして実装することが可能である。ＰＬＬ回路２２００では、プログラム可能抵抗器２２０５〜２２１５の１つまたは複数のペアはそれぞれ分圧回路を形成し、プログラム可能分圧回路９００と同様にして実装することが可能である。
【０１１２】
特に、プログラム可能抵抗器２２０９および２２１１は電圧接合点２２１６のいずれかの側に第１の分圧器を形成し、抵抗器２２０９は上側分圧器、抵抗器２２１１は下側分圧器である。周波数選択レジスタ２２１７は、プログラム可能抵抗器２２０９および２２１１をプログラムするために使用される周波数選択値を格納する。プログラム可能抵抗器２２０７および２２１３は電圧接合点２２１６のいずれかの側に第２の分圧器を形成し、抵抗器２２０７は上側ティザリングプログラム可能抵抗器、抵抗器２２１３は下側ティザリングプログラム可能抵抗器である。ＥＲＲＯＲ信号は、プログラム可能抵抗器２２０７および２２１３をプログラムするために使用される誤差値として使用される。別の実施形態では、周波数選択レジスタ２２１７および抵抗器２２０７と２２１３が不要な場合に、プログラム可能抵抗器２２０９、２２１１をプログラムする周波数選択値として誤差値を代わりに使用することもできる。プログラム可能抵抗器２２０５および２２１５は電圧接合点２２１６のいずれかの側に第３の分圧器を形成し、抵抗器２２０５は上側トリム・プログラム可能抵抗器、抵抗器２２１５は下側トリム・プログラム可能抵抗器である。トリム選択レジスタ２２１９は、プログラム可能抵抗器２２０５および２２１５をプログラムするために使用されるトリム値を格納する。トリム値は、較正用にトリム選択レジスタ２２１９に再プログラムすることが可能である。
【０１１３】
ＶＲＥＦ信号は、アナログ／デジタル・コンバータ（ＡＤＣ）２２２１の入力に印加され、その出力によりプログラム可能抵抗器２２０３を制御する。このようにして、ＡＤＣ２２２１およびプログラム可能抵抗器２２０３は、ＶＲＥＦ信号の変動を補正する電圧補償回路として使用される。例えば、ＶＲＥＦ信号が大きくなる（または小さくなる）と、プログラム可能抵抗器２２０３の抵抗はＡＤＣ２２２１により大きくされ（または小さくされ）るため、直列のプログラム可能抵抗器２２０５〜２２１５の残り部分で電圧が一定に保たれる。ＡＤＣ２２２１もＡＤＣ１９００と類似した方法で実装できる。
【０１１４】
電圧接合部２２１６では、ＣＯＮＴＲＯＬという名の制御電圧信号が発生するが、これは、電圧制御発振器（ＶＣＯ）２２２３の入力に送られる。ＶＣＯ２２２３は、制御信号に応じて出力クロック信号ＣＬＫ  ＯＵＴをアサートする。ＣＬＫ  ＯＵＴ信号は、制御論理回路２２２５に送られ、この回路は基準クロック信号ＲＥＦ  ＣＬＫを受け取り、制御論理回路２２２５内のディザ選択レジスタ２２２７をプログラムする。ディザ選択レジスタ２２２７は、誤差値でプログラムされ、ＣＬＫ  ＯＵＴ信号とＲＥＦ  ＣＬＫ信号との位相差を測定する。ディザ選択レジスタ２２２７内の誤差値を使用して、プログラム可能抵抗器２２０７および２２１３をプログラムするために用意されているＥＲＲＯＲ信号を発生する。ＣＬＫ  ＯＵＴ信号の周波数は、通常、制御論理回路２２２７に送られるＲＥＦ  ＣＬＫ信号の数倍の周波数である。
【０１１５】
動作時に、周波数選択レジスタ２２１７をＣＬＫ  ＯＵＴ信号の目的の周波数を表す値でプログラムする。ＣＯＮＴＲＯＬ信号は、ＶＣＯ２２２３に対してほぼ適切な電圧レベルで発生し、目的の出力周波数を近似する周波数のＣＬＫ  ＯＵＴ信号を発生する。ＲＥＦ  ＣＬＫ信号は、ＣＬＫ  ＯＵＴ信号の周波数を維持し、制御するための低いほうの周波数基準を規定する。制御論理回路２２２７は、位相差を測定し、ＣＬＫ  ＯＵＴ信号の誤差を示すＥＲＲＯＲ信号を発生する。ＥＲＲＯＲ信号により、プログラム可能抵抗器２２０７および２２１３が調整され、さらにＣＯＮＴＲＯＬ信号が調整され、さらにＣＬＫ  ＯＵＴ信号がＶＣＯ２２２３を介して調整される。
【０１１６】
トリム選択レジスタ２２１９は、プログラム可能抵抗器２２０５および２２１５をプログラムするトリム値を格納しておき、ＰＬＬ回路２２００の動作点を調整する。一実施形態では、製造変動を補正または動作点を較正するためにトリム選択レジスタ２２１９は工場で事前プログラムされている。それとは別に、トリム選択レジスタ２２１９は、システム全体で回路を目的の値にトリムするためにＰＬＬ回路２２００の購入者側で事前プログラムすることが可能である。それとは別に、トリム選択レジスタ２２１９は、必要な場合に較正作業中にＰＬＬ回路２２００の動作点をシフトするためにシステム内でプログラムすることも可能である。
【０１１７】
図２３は、ＰＬＬ回路２２００を参照して説明した分圧器として使用できる分圧器２３００の概略図である。特に、複数のＭＲＭＥ２３０１、２３０３、２３０５、２３０７、２３０９、２３１１、２３１３、および２３１５は、その抵抗値がノードＡとＣの間に直列に結合され、中間電圧接合点がＭＲＭＥ２３０７と２３０９の間のノードＢにある。特に、ＭＲＭＥ２３０１、２３０３、２３０５、および２３０７はノードＡとＢの間で結合され、ノードＢの電圧接合点のいずれかの側に可変抵抗回路を形成し、ＭＲＭＥ２３０９、２３１１、２３１３、および２３１５はノードＢとＣの間に結合され、ノードＢの他方の側にもう１つの可変抵抗回路を形成する。８つのＭＲＭＥ２３０１〜２３１５が示されているが、ノードＢのいずれかの側の４つのＭＲＭＥの数は等しく、分圧器を作成するのにＭＲＭＥをいくつでも使用することが可能であり、また電圧接合Ｂのいずれかの側に等しい数のＭＲＭＥまたは等しくない数のＭＲＭＥを配置することが可能であることが理解されることに留意されたい。
【０１１８】
分圧器２３００の複数の状態はそれぞれ、ＭＲＭＥ２３０１〜２３１５のそれぞれの抵抗状態を示す論理値のカラムによりそれぞれ表される。第１の状態２３１７は、ＭＲＭＥ２３０１〜２３１５が論理０にすべてプログラムされ抵抗がＲ０である論理０のカラムとして表される。次の状態２３１９は、ＭＲＭＥ２３０１が論理１にプログラムされ抵抗値がＲ１であることを除き同様である。次の状態２３２１は、ＭＲＭＥ２３０１〜２３１３がすべて論理０にプログラムされ、ＭＲＭＥ２３１５は論理１にプログラムされるという点で類似している。連続状態について、ＭＲＭＥ２３０１〜２３１５のすべてが論理１にプログラムされ抵抗がＲ１である状態２３２３になるまで、プログラミングのパターンは同様に続く。この動作モードでは、状態２３１７〜２３２３はそれぞれ、ノードＡとＣの間の全抵抗が異なり、状態２３１７の８Ｒ０から状態２３２３の８Ｒ１までの範囲である。状態２３１９や２３２１など状態の一部は、ノードＡとＢの間の抵抗、およびノードＢとＣの間の抵抗が変化してノードＢの電圧が変化したとしても同じ総抵抗を有することがある。
【０１１９】
図２４は、一方の抵抗状態から次の抵抗状態へノードＡとＣの間の一定の抵抗を維持するように異なるモードで動作する分圧器２３００の概略図である。複数の状態は、２４０１、２４０３、２４０５、．．．２４０７と示され、一部を示し、この特定のモードに対する状態のすべてを表す。再び、各状態は、ＭＲＭＥ２３０１〜２３１５のそれぞれの抵抗状態を示す論理値のカラムにより表される。状態２４０１では、上側プログラム可能抵抗器のＭＲＭＥ２３０１〜２３０７のすべてが抵抗値Ｒ０でプログラムされるが、ＭＲＭＥ２３０９〜２３１５を含む下側プログラム可能抵抗器は抵抗値Ｒ１でプログラムされる。このようにして、ノードＡとＣの間の抵抗全体は４Ｒ０＋４Ｒ１となる。次の状態２４０３で、ＭＲＭＥ２３０１は抵抗Ｒ１に変わるが、ＭＲＭＥ２３０９は抵抗Ｒ０に変わり、残りのＭＲＭＥは変わらない。状態２４０３に対するノードＡとＣの間の抵抗全体は状態２４０１または４Ｒ０＋４Ｒ１と同じである。しかしながら、上側抵抗の抵抗は増えているが、下側抵抗は減っており、したがってノードＢの電圧は低下する。次の状態２４０５で、ＭＲＭＥ２３０３は抵抗Ｒ１に変わるが、ＭＲＭＥは抵抗Ｒ０に変わる。再び、ノードＡとＣの間の抵抗全体は４Ｒ０＋４Ｒ１となり、ノードＢの電圧はさらに低下する。最終状態２４０７では、上側部分のＭＲＭＥ２３０１〜２３０７のすべてが抵抗値Ｒ１にプログラムされるが、下側部分のＭＲＭＥ２３０９〜２３１５は抵抗値Ｒ０にプログラムされる。再び、ノードＡとＣの間の抵抗全体は４Ｒ０＋４Ｒ１に留まり、他のすべての状態２４０１〜２４０５と同じである。ノードＢの電圧は状態２４０７で最小になり、ノードＡとＣの間でアサートされた与えられた基準電圧に対して状態２４０１で最大になる。
【０１２０】
図２４に示されているように全抵抗一定モードで動作する分圧器２３００には精度向上という利点があるが、そのためにはプログラム可能な電圧を供給している間直列抵抗アレイと基準電圧とのインピーダンス・マッチングを一定に維持することが理解されるであろう。
【０１２１】
図２５は、ＶＣＯ２２２３と置き換わる電流制御発振器（ＩＣＯ）２５１７を使用する他のＰＬＬ回路２５００のブロック図である。ＰＬＬ回路２５００は、電圧基準信号ＶＲＥＦをアナログ／デジタル・コンバータ（ＡＤＣ）２５０３と改変電流源２５１５に供給する基準電圧源２５０１を備える。ＡＤＣ２５０３は、磁気抵抗メモリ素子またはＭＲＭＥを使用して前述のＡＤＣ１９００と同じようにして実装することが可能である。可変電流源２５１５は、磁気抵抗メモリ素子またはＭＲＭＥを使用して前述のプログラム可能電流源７００または８００と同じようにして実装することが可能である。
【０１２２】
ＡＤＣ２５０３の出力は、プログラム可能回路２５０５の電圧補償部分２５１３に供給される。プログラム可能回路２５０５は、複数の制御回路、論理回路、およびレジスタなどのメモリを備え、可変電流源２５１５をプログラムするために使用される静的およびプログラム可能デジタル値を格納する。プログラム可能回路２５０５は、さらに、磁気抵抗メモリ素子またはＭＲＭＥも備えることが可能である。可変電流源２５１５は、対応する電流出力ＩＯＵＴをＩＣＯ２５１５にアサートし、これは対応する出力クロック信号ＣＬＫ  ＯＵＴを発生する。ＣＬＫ  ＯＵＴ信号は、周波数制御論理回路２５１９により検出され、さらに、基準クロック信号ＲＥＦ  ＣＬＫを受け取る。周波数制御論理回路２５１９は、ＥＲＲＯＲと呼ばれる誤差値をプログラム可能回路２５０５のディザ部分２５０７にアサートする。周波数選択部分２５０９およびプログラム可能回路２５０５のトリム部分２５１１は、システム・バス２５２１を介してプログラム可能である。
【０１２３】
ＰＬＬ回路２５００の動作は、ＰＬＬ回路２２００と類似している。ディザ、周波数選択、トリム、および電圧補償部分２５０７、２５０９、２５１１、２５１３はそれぞれ、定期的にまたは連続的に可変電流源２５１５をプログラムするために集合的な値として供給されるそれぞれの値を含む。トリム部分２５１１は、メーカー、ＰＬＬ回路２５００の購入者側で製造業者により事前プログラムすることが可能であるが、トリム選択レジスタ２２１９についてすでに述べたのと類似した方法で動作中にプログラムすることも可能である。トリム部分２５１１は、したがって、ＰＬＬ回路２５００の動作点を調整する静的または動的値とすることもできる。電圧源２５０１は、ＩＯＵＴ信号の大きさを決定する可変電流源２５１５用の主基準電圧ＶＲＥＦをＩＣＯ２５１７に供給する。ＡＤＣ２５０３およびプログラム可能回路２５０５の電圧補償部分２５１３は、ＡＤＣ２２２１およびＰＬＬ回路２２００のプログラム可能抵抗器２２０３についてすでに述べているのと同様の方法でＶＲＥＦ信号の変動を補正する。電圧補償部分２５１３は、所定の静的な値を含むことが可能であり、ＶＲＥＦ信号の変化を追跡する動的部分をさらに含む。
【０１２４】
周波数選択部分２５０９は、ＣＬＫ  ＯＵＴ信号の目的の周波数を決定できるようにデジタル周波数選択値でプログラムされる。プログラム可能回路２５０５からの集合的な値により、定期的にまたは連続的に可変電流源２５１５をプログラムする。可変電流源２５１５は、集合的な値に応じてＩＯＵＴ信号をアサートする。周波数制御論理回路２５１９は、ＲＥＦ  ＣＬＫ信号とＣＬＫ  ＯＵＴ信号の位相差を検出し、ＥＲＲＯＲ信号をアサートしてディザ部分２５０７を調整する。このようにして、ＣＬＫ  ＯＵＴ信号は目的の周波数に維持され、ＲＥＦ  ＣＬＫ信号と位相が揃えられる。
【０１２５】
上述の明細において、本発明を特定の実施形態を参照しながら説明した。しかし、当業者であれば、請求項に記載されている本発明の範囲を逸脱することなくさまざまな修正および変更を加えられることを理解するであろう。したがって、明細書および図は、限定ではなく例示の意味で与えられていると見なすべきであり、このようなすべての修正は本発明の範囲内に含まれることを意図する。本発明は特定の種類の伝導性または電位の極性に関して説明したが、当業者であれば、伝導性の種類や電位の極性を反対にできることを理解するであろう。
【０１２６】
利点、その他の長所、および問題の解決策を特定の実施形態に関して上で説明した。しかし、そのような利点、長所、問題の解決策、ならびにそのような利点、長所、解決策を得るかまたは顕著化する任意の要素は、任意のまたはすべての請求項の重要な、必要な、または本質的な特徴または要素として解釈すべきではない。ここで使用しているように、「ｃｏｍｐｒｉｓｅｓ（からなる、含む、備える等）」、「ｃｏｍｐｒｉｓｉｎｇ（からなる、含む、備える等）」または他のその変化形は、非排他的な包含を示すことを意図し、複数の要素のリストから成るプロセス、方法、物品、または装置は、それらの要素を含むだけでなく、リストに明記していないその他の要素、またはそのようなプロセス、方法、物品、または装置に内在していないその他の要素も含んでよい。
【図面の簡単な説明】
【図１】
１つまたは複数のアナログ機能モジュールとして構成されている磁気抵抗メモリ素子（ＭＲＭＥ）を含み、さらに磁気抵抗メモリ技術またはその他の製造技術を使用して実装された１つまたは複数の他の論理モジュールを含む、磁気抵抗メモリ技術を使用するシステムのブロック図。
【図２】
１つまたは複数のＭＲＡＭメモリ・モジュールおよび１つまたは複数のＭＲＭＥアナログ機能モジュールをさらに組み込んだ磁気抵抗メモリ技術を使用する集積回路のブロック図。
【図３Ａ】
単一の多状態ＭＲＭＥの構造例の略断面側面図。
【図３Ｂ】
図３ＡのＭＲＭＥの記号の表示。
【図４Ａ】
図３ＡのＭＲＭＥのスイッチング特性を示すグラフ図。
【図４Ｂ】
磁化容易軸に沿う対応する磁界強度に関する図３ＡのＭＲＭＥの抵抗を示すグラフ図。
【図５】
磁気抵抗メモリ技術を使用して実装されたプログラム可能抵抗回路の概略図。
【図６】
別の実施形態による磁気抵抗メモリ技術を使用して実装された他のプログラム可能抵抗回路の概略図。
【図７】
磁気抵抗メモリ技術を使用するプログラム可能電流源の概略図。
【図８】
別の実施形態による磁気抵抗メモリ技術を使用して実装された他のプログラム可能電流源の概略図。
【図９】
磁気抵抗メモリ技術を使用するプログラム可能分圧器回路の概略図。
【図１０】
単一書き込み動作で磁気抵抗メモリ・アレイをプログラムする方法を示すチャート図。
【図１１】
単一書き込み動作で１つまたは複数のカラム・メモリ・ライン内のすべてのメモリ素子をプログラムすることが可能であるカラム駆動回路を備えるメモリ・アレイの一部の概略図。
【図１２】
磁気抵抗メモリ技術を使用するデジタル／アナログ・コンバータ（ＤＡＣ）のブロック図。
【図１３Ａ】
図１２のＤＡＣのメモリ・アレイとして使用できるメモリ・アレイの一部の概略図。
【図１３Ｂ】
図１２のＤＡＣのメモリ・アレイとしても使用できる別の実施形態によるメモリ・アレイの一部の概略図。
【図１４】
メモリ・アレイをプログラムする図１２のＤＡＣの複数工程書き込み動作を説明するチャート図。
【図１５Ａ】
図１４のチャート図による図１２のＤＡＣのメモリ・アレイのプログラミングを示すチャート図。
【図１５Ｂ】
図１４のチャート図による図１２のＤＡＣのメモリ・アレイのプログラミングを示すチャート図。
【図１５Ｃ】
図１４のチャート図による図１２のＤＡＣのメモリ・アレイのプログラミングの別の実施形態を示すチャート図。
【図１６】
図１３Ａのメモリ・アレイの入力および出力を示すグラフ図。
【図１７】
図１１のメモリ・アレイのカラム駆動回路を使用することを除き図１３Ａまたは１３Ｂのメモリ・アレイと類似しているメモリ・アレイにより実装されている図１２のＤＡＣの動作を示すチャート図。
【図１８】
ＤＡＣメモリ・アレイを記憶メモリとして使用する追加論理または回路を備えることを除き図１２のＤＡＣと類似しているＤＡＣ／メモリのブロック図。
【図１９】
磁気抵抗メモリ技術を使用するアナログ／デジタル・コンバータ（ＡＤＣ）のブロック図。
【図２０】
図１９のアナログ・スプリッタ回路、メモリ・アレイ、および読み取り論理回路の実施例を示す概略図。
【図２１】
図１９のＡＤＣの動作を説明するチャート図。
【図２２】
磁気抵抗メモリ技術を使用して実装された位相ロック・ループ（ＰＬＬ）回路の概略ブロック図。
【図２３】
図２２のＤＡＣのＰＬＬ回路の分圧器として使用できる分圧器例の概略図。
【図２４】
一方のプログラム可能な電圧から次のプログラム可能な電圧への一定の抵抗を維持するように異なるモードで動作する図２３の分圧器の概略図。
【図２５】
磁気抵抗メモリ技術および電流制御発振器を使用する別の実施形態によるＰＬＬ回路のブロック図。
【図１】
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【図２】
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【図３Ａ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２５】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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