(57)【要約】半導体デバイス（１０）は、絶縁層（１４）を覆っており、かつ第１導電部（２０）、第２導電部（３０）及び第３導電部（４０）からなる導体を有する。第２導電部（３０）は、第１導電部（２０）と第３導電部（４０）との間に存在する。第１導電部（２０）は第１元素を含有し、第３導電部（４０）は第１元素を有意な量で含有することなく金属とシリコンとを含有する。導電部はゲート電極又はキャパシタ電極であり得る。
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【特許請求の範囲】
【請求項１】
基板を覆っている絶縁層と、
前記絶縁層を覆っている導電部とからなる半導体デバイスであって、
前記導電部は第１導電部、第２導電部及び第３導電部からなり、
前記第２導電部は前記第１導電部と前記第３導電部との間に設けられ、
前記第１導電部は第１元素を含有し、
前記第３導電部は前記第１元素を有意な量で含有することなく金属とシリコンとを含有する半導体デバイス。
【請求項２】
前記第２導電部はバリア層を有する、請求項１に記載の半導体デバイス。
【請求項３】
前記導電部は、前記第２導電部と前記第３導電部との間にシリコンを含有する層をさらに有する、請求項１に記載の半導体デバイス。
【請求項４】
基板を覆っている絶縁層と、
前記絶縁層を覆っている導電部とからなり、
前記導電部はゲート電極及びキャパシタ電極のうちから選択され、
前記導電部は第１導電部、第２導電部、第３導電部及び第４導電部からなり、
前記第２導電部は、前記第１導電部と前記第３導電部との間に設けられ、かつ前記第１導電部、前記第３導電部、及び前記第４導電部と異なる組成を有し、
前記第３導電部は、前記第２導電部と第４導電部との間に設けられ、かつ前記第１導電部及び第４導電部と異なる組成を有する半導体デバイス。
【請求項５】
前記第２導電部はバリア層を有する、請求項４に記載の半導体デバイス。
【請求項６】
前記第３導電部はシリコンからなる、請求項４に記載の半導体デバイス。
【請求項７】
基板を覆っている絶縁層を形成する工程と、前記絶縁層を覆っている導電部を形成する工程からなり、
前記導電部は第１導電部、第２導電部及び第３導電部からなり、
前記第２導電部は前記第１導電部と前記第３導電部との間に設けられ、
前記第１導電部は第１元素を含有し、
前記第３導電部は前記第１元素を有意な量で含有することなく金属とシリコンとを含有する、半導体デバイスを形成するためのプロセス。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は一般に半導体デバイス並びにプロセスに関する。より詳細には、本発明は、半導体デバイス並びに異なる組成の導電部を有する半導体デバイスを形成するためのプロセスに関する。
【０００２】
（関連技術）
多結晶シリコンゲルマニウム合金（ＳｉＧｅ）ゲート電極は、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴにおけるポリ空乏化（ｄｅｐｌｅｔｉｏｎ ｅｆｆｅｃｔ）を低減させる。しかし、シリコンゲルマニウム合金は通常、ある種のシリサイドとの集積化には適さない。より詳細には、ＳｉＧｅは、コバルトシリサイドとの集積化又はチタンシリサイドとの集積化など金属シリサイドとの集積化に適していない。これらのシリサイドとの集積化では、コバルトと下層のゲルマニウム又はチタンとが反応し、コバルトゲルマニド（ＣｏＧｅ）、コバルトジゲルマニド（ＣｏＧｅ２）、チタンゲルマニド（ＴｉＧｅ）、又はチタンジゲルマニド（ＴｉＧｅ２）等の高電気抵抗の相が形成される。
【０００３】
ゲルマニウムはまた、シリサイド／ポリ界面で偏析しやすい。ゲルマニウムの偏析により、ゲート絶縁部との界面からゲルマニウムが奪われ、不都合が生ずることがある。これが、デバイスの仕事関数に悪影響を及ぼし得る。具体的には、仕事関数が増大することがある。
【０００４】
このような問題を解決すべく、シリコンゲルマニウム合金上にシリコン層を形成して、シリサイド化のためのシリコン層を設けることができる。このシリコン層の一部が、シリサイド化プロセス中に消費され得る。この方法は、少なくともある程度は有用であるが、問題は依然として残る。特に、デバイスの形成時に行なわれる温度サイクルの度に、ゲルマニウムがシリコン層に拡散する傾向がある。このため、絶縁部近傍のシリコンゲルマニウム層が欠乏し、シリコンゲルマニウムゲート電極の利点（ポリ空乏化の低減）が若干損なわれることがある。付加的なシリコン層が存在する場合でも、このシリコン層に拡散したゲルマニウムが、ＣｏＧｅ２、ＣｏＧｅ、ＴｉＧｅ及びＴｉＧｅ２の少なくとも１つを形成し、ゲートシリサイドのシート抵抗に悪影響を及ぼす。具体的には、これらゲルマニウム化合物がシート抵抗の増加を招くことがある。
【０００５】
ある文献において、窒化シリコンの薄膜をシリコン層の上に設けることがある。この窒化シリコン膜によって、ゲート層からの上方拡散の量が低減され得る。しかし、窒化シリコン膜は絶縁層であるため、シート抵抗の増加のため、この層がデバイス性能の低下を招くことがある。
【０００６】
上記した問題はほんの一部であって、公知のデバイスや技術の有用性を損なう問題が他に数多く存在する。重大な問題は他にもあるが、当業界に存在する方法が完全に満足のいくものではないことを示すには、上記の問題で十分である。とりわけ公知の技術は、デバイス性能を低下させるある種の元素の上方拡散に対し、適切な対処や適切な防止を講じておらず、また性能を低下させる化合物（ＣｏＧｅ、ＣｏＧｅ２、ＴｉＧｅ、ＴｉＧｅ２等）の生成を防止しない。
【０００７】
添付の図面において、本発明は例示のみを目的として記載されており、限定的なものではない。図面において、同一の部材番号は同一の要素を表している。
図面中の要素は、簡潔を期して理解しやすいように描かれており、必ずしも実寸どおりではないことを当業者は理解する。例えば、本発明の諸実施形態の理解を助けるべく、図面中の一部要素が、他の要素と比べて大きく記載されていることがある。
【０００８】
（詳細な説明）
一実施形態において、本発明は、絶縁層と導電部とを有する半導体デバイス並びにその形成方法を開示している。絶縁層は半導体基板上に形成され、導電部は絶縁層上に形成される。導電部は、第１導電部、第２導電部及び第３導電部からなる。第２導電部は、第１導電部と第３導電部との間に設けられる。第１導電部は第１元素を含有し、第３導電部は第１元素を有意な量で含有することなく金属とシリコンとを含有する。
【０００９】
別の実施形態において、本発明は、絶縁層と導電部とを有する半導体デバイスを開示している。絶縁層は半導体基板を覆い、導電部は絶縁層を覆っている。導電部はゲート電極又はキャパシタ電極である。導電部は第１導電部、第２導電部、第３導電部及び第４導電部からなる。第２導電部は、第１導電部と第３導電部との間に設けられ、第１、第３、及び第４導電部と異なる組成を有する。第３導電部は、第２導電部と第４導電部との間に設けられ、第１導電部及び第４導電部と異なる組成を有する。本発明は、添付の特許請求の範囲によって定義され、本明細書に記載した実施形態と照らし合わせて読めば理解がより深まる。
【００１０】
図１に、本開示の一実施形態による半導体デバイス１０を示す。この半導体デバイスは、半導体デバイス基板１２、アイソレーション部１３及びゲート絶縁部１４を備える。半導体デバイス基板１２は、シリコンウェハー、シリコンゲルマニウムウェハー、シリコン−オン−インシュレータウェハー、又は半導体デバイスの形成に使用される他の任意の基板であり得る。アイソレーション部１３は、熱二酸化シリコン、堆積した二酸化シリコン、酸窒化シリコンなど、当業界で公知の任意の絶縁材料を含有することがある。アイソレーション部１３は、熱成長、化学気相成長法（ＣＶＤ）、又は当業界で公知の他の任意のプロセスによって形成され得る。ゲート絶縁部１４は絶縁層であり、二酸化シリコン、酸化ジルコニウム、又は他の任意の絶縁膜であり得る。ゲート絶縁膜１４の膜厚は様々な値となり得るが、一実施形態においては、この膜厚は約０．２〜１２．０ナノメートルの範囲内であり得る。
【００１１】
次に図２において、第１導電膜２０がゲート絶縁層１４の上方に形成される。一実施形態においては、この第１導電膜２０は、ゲート電極又はキャパシタ電極であり得る。一般に、第１導電膜２０は、ＩＶＡ属元素（Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂ等）を少なくとも１種類含有することがある。特に、第１導電膜２０は、シリコンゲルマニウムを含有することがある。一実施形態においては、第１導電膜２０は、約５〜７５原子パーセントのゲルマニウムを含有することがある。第１導電膜２０はまた、シリコン−ゲルマニウム−炭素合金を含有することがある。通常の知識を有する当業者は、第１導電膜２０の膜厚が実質的に様々な値となり得ることを理解しているが、一実施形態においては、約２０〜１５ナノメートルの範囲の膜厚が用いられることがある。ある特定の実施形態においては、この膜厚は約１２０ナノメートルであり得る。当業界で公知のように、第１導電膜２０は、ＣＶＤなどの任意の方法によって堆積され得るが、これに限定されない。当業界で公知のように、第１導電膜２０は、少なくとも１種類の元素でドープされることがある。一実施形態においては、図３〜８に示す膜の堆積が実施される前に、第１導電膜２０に対するドーピング工程が少なくとも１回実施されることがある。この種の注入方法は、プレドーピングシーケンスと呼ばれる。
【００１２】
次に図３において、第１導電膜２０（第１導電部とも呼ぶ）上に第２導電部３０が形成される。一実施形態においては、同第２導電部３０は、バリア膜（すなわちバリア層）であり得る。より詳細には、このバリア膜は、金属、或いは金属及び窒素、酸素、炭素等の元素（窒化金属、炭化金属、及び／又は酸窒化金属、及び／又は酸窒化−炭化金属など）を含有することがある。一実施形態においては、第１導電部２０から少なくとも１種類の元素が上方拡散するのを低減又は防止するために、この第２導電部が利用されることがある。特に、第１導電膜２０がシリコンゲルマニウムを含有する実施形態においては、第２導電部３０は、ゲルマニウムの上方拡散を防止するバリア膜であり得る。上記したように、上方拡散を防止することは、コバルトゲルマニドなどの有害な化合物の形成を低減させるか、或いは完全に防止するという点で有用であり得る。これによって、例えばシート抵抗が低下し、デバイス性能が向上することがある。
【００１３】
当業者によって理解されるように、第２導電部３０の膜厚は様々な値となり得るが、一実施形態においては、この膜厚は約３〜５０ナノメートルの範囲内であり得る。別の実施形態においては、この範囲は約１０〜３０ナノメートルであり得、さらに別の特定の実施形態では、この膜厚は約１５ナノメートルとなり得る。この膜は当業界で公知となっている任意の方法によって堆積され得る。例えば、ＣＶＤ又はＰＶＤが使用されることがある。一実施形態では、プレドーピングシーケンスにおいて、第２導電部３０を介して第１導電部２０に注入が行なわれることもある。
【００１４】
次に図４において、第２導電部３０の上に第３導電部４０が形成される。一実施形態においては、第３導電部４０はポリシリコンであり得る。具体的には、この導電膜はシリサイド化プロセスを支援するキャップ膜であり得る。この膜厚は実質的に様々な値となり得るが、一実施形態においては、この膜厚は約２０〜２００ナノメートルの範囲内であり得る。別の実施形態においては、この膜厚は約３０〜１００ナノメートルの範囲内であり得る。さらに別の特定の実施形態においては、この膜厚は約５０ナノメートルとなり得る。この膜は、ＣＶＤなどの当業界で公知となっている任意の方法によって堆積され得るが、これに限定されない。当業界で公知のように、この膜に、導電性を向上させるためのドーパントが少なくとも１種類注入されることがある。
【００１５】
図４には、随意的に設けられる反射防止コーティング（ＡＲＣ）４２も記載されている。一実施形態においては、ＡＲＣ  ４２は窒化シリコン膜であり得る。この窒化シリコン膜の膜厚は、約１０〜５０ナノメートルの範囲内であり得る。この膜は、リソグラフィーの解像度を向上させるべく設けられることが理解される。ＡＲＣ  ４２は当業界で公知となっている任意の方法によって堆積され得る。
【００１６】
次に図５において、側壁スペーサ５０、ライナー絶縁部５２、低ドープのソース５５及びドレイン５４、並びに高ドープのソース５７及びドレイン５６が形成される。当業界で公知のように、図５に示すデバイスを形成するために、図４のデバイスがパターン化されることがある。側壁スペーサ５０は、当業界で一般的に使用されている任意のスペーサであり得る。一実施形態においては、側壁スペーサ５０は、ＣＶＤにより堆積された窒化シリコンであり得る。ライナー絶縁部５２は、ＴＥＯＳで堆積され得る。この層の膜厚は実質的に様々な値となり得る。一実施形態においては、この膜厚は約５〜２５ナノメートルの範囲内であり得る。当業界で公知のように、部分５４，５５はイオン注入によって形成されたドープ部であり得る。当業界で公知のように、部分５６，５７はイオン注入によって同様に形成されることがある。部分５４，５５のドーズ量は、約２×１０１４〜約１×１０１５イオン／平方センチメートルであり得る。部分５６，５７のドーズ量は、約２×１０１５〜約６×１０１５イオン／平方センチメートルであり得る。当業者は、この種のドーピングにおいてドーズ量及びイオン種が多様であり得ることを理解する。
【００１７】
次に図６において、膜６０が堆積される。当業界で公知のように、この膜に任意の金属を使用することができるが、一実施形態においては、金属膜６０は、コバルト、チタン、ニッケルの少なくともいずれかを含有することがある。この膜厚は様々な値となり得るが、一実施形態においては、この膜厚は約５〜２５ナノメートルの範囲内であり得る。別の実施形態においては、この膜厚は約１０〜２０ナノメートルの範囲内であり得る。さらに別の特定の実施形態においては、この膜厚は約１０ナノメートルであり得る。この膜は、ＣＶＤ又はＰＶＤなどの当業界で公知となっている任意の手段によって堆積され得るが、これらに限定されない。
【００１８】
次に図７において、堆積した金属膜６０を露出シリコンと反応させることにより、シリサイド膜７０，７２が形成される。図７を詳細に観察すればわかるとおり、シリサイド膜７０，７２の形成時に、シリコンの少なくとも一部が消費されている。消費されるシリコンの量は実質的に様々な値となり得るが、一実施形態では約３０ナノメートルが消費されると考えられる。
【００１９】
最後に図８において、絶縁膜８０、導電性プラグ８３、相互接続導電膜８２、及びパッシベーション膜８４が形成される。絶縁膜８０は、ＴＥＯＳ又はＢＰＳＧなどの種々の物質を含有することがあるが、これらに限定されない。当業界で公知のように、相互伝導性（ｉｎｔｅｒｃｏｎｄｕｃｔｉｎｇ ）プラグ８３は、タングステンやその他の導電性金属を含有することがある。相互接続導電膜８２は、アルミニウム、銅、又は当業界で公知のその他の任意の導電材料を含有することがある。パッシベーション膜８４は、酸窒化シリコン、窒化シリコンにより被覆されたＰＳＧ等を含有することがある。当業界で公知のように、膜８０，８３，８２，８４の構成におけるこれらの膜厚は様々な値となり得る。
【００２０】
図１〜８を参照すると本開示の利点が理解され得る。具体的には、図５において、第２導電膜３０は優れた利点を提供し得る。詳細には、半導体デバイス１０は、側壁スペーサ５０の形成時に約７００℃を超える温度に曝されることがある。このような範囲の温度では、第１導電部２０に含まれる少なくとも１種類の元素が、第３導電部４０に上方拡散することがある。第１導電部２０と第３導電部４０とを隔離している第２の上方拡散部３０が存在しなければ、上方拡散が進み、少なくとも１種類の元素が第３導電部４０に移動して、デバイス全体に悪影響を与えかねない。特に、上方拡散によりシート抵抗が増大することがある。さらに、特に第１導電部２０がシリコンゲルマニウムを含有する場合には、ゲルマニウムが第３導電部４０に上方拡散し、図６，７の反応工程の間に、コバルトゲルマニド、コバルトジゲルマニド、チタンゲルマニド及びチタンジゲルマニドの少なくともいずれかが形成されることがある。
【００２１】
さらに、第１導電層からゲルマニウムが失われることで、この層の仕事関数が増大する。しかし、第２導電膜３０の存在により、上方拡散が低減されるか、或いは完全に防止される。さらに、第２導電膜３０が導電膜であるため、膜２０，３０，４０による積層構造における垂直方向の電気抵抗が悪影響を受けることはない。
【００２２】
図５において、半導体デバイス１０は、ソース及びドレインのドーパントを活性化させるためのアニール工程中に高温に曝されることがある。この種の工程においては、デバイスの温度は最大約１０５０℃に達することがある。上記したように、高温下では、第１導電膜２０に含まれる特定の元素が上方拡散を起こすことがある。このような上方拡散により、シート抵抗が上昇し、仕事関数が変化するため、デバイスの性能が低下し得る。第２導電膜３０は、スタックの垂直方向の電気抵抗に悪影響を与えることなく、上方拡散の発生を防止する。
【００２３】
同様に、図７において、デバイス１０は、シリサイド反応工程中に高温に曝されることがある。この工程の温度は８００℃以上に達することがある。上記したように、第２導電膜３０によって、このような高温下で発生する上方拡散が低減或いは防止され得る。
【００２４】
図２〜３を参照すると本開示の別の利点が認識され得る。第１導電膜２０の堆積後、少なくとも１種類の元素の濃度勾配が生ずるように、膜２０に注入が行なわれる。特に、第１導電膜２０がゲルマニウムを有する実施形態においては、ゲート酸化物１４の近傍に比べ、第１導電膜２０の上部表面近傍でゲルマニウム濃度が著しく低くなるように注入が行なわれる。当業界で公知のように、ゲルマニウムの濃度差は大幅に変わることがある。一実施形態においては、ゲルマニウムの濃度は、第１導電膜２０の上部表面と、ゲート絶縁部１４の上部表面とで１桁以上異なることがある。上記の濃度勾配によって、少なくとも１種類の元素の上方拡散が有利に低減又は防止され、ＣｏＧｅ、ＣｏＧｅ２、ＴｉＧｅ及び／又はＴｉＧｅ２などの望ましくない高抵抗化合物が形成されることによる性能低下が防止できる。
【００２５】
上記した実施形態の一部を総括すると、導電性のバリア膜を２つの導電部の間に（直接両者の間、或いは１つ以上の仲介層つまり仲介膜によって隔離して）使用し、これら導電部間で生ずる、少なくとも１種類の元素の拡散を低減させるか、或いは場合によっては防止できるようになる。一実施形態において、この種の導電性バリア薄膜は、金属、窒化金属、炭化金属、酸化金属、及び／又は酸窒化金属、及び／又は酸窒化−炭化金属（ＴｉＣＮＯなど）を含有することがある。この種の膜は、ゲルマニウムなどの特定の元素が、隣接する膜（シリコンキャップ膜など）に上方拡散するのを防止する作用を有し得る。一実施形態においては、バリア膜の形成前に、シリコンゲルマニウム膜に注入を行って、絶縁部／シリコンゲルマニウム界面近傍において、シリコンゲルマニウム膜にドーパントが高濃度で含まれるようにすることがある。バリア膜の形成後に、最上層のシリコン膜に注入を行って、シリサイド（コバルトシリサイドなど）とのコンタクト抵抗を低減させることがある。シリコンゲルマニウム膜中のゲルマニウム濃度を、バリア膜／シリコンゲルマニウム界面で低くして、ゲルマニウムの上方拡散が起こりにくくすることがある。当業界で公知のように、最適な構造を達成するために、上記した各工程の膜の膜厚は様々な値となり得る。
【００２６】
上記の明細書において、特定の実施形態に関して本発明を記述した。しかし、通常の知識を有する当業者は、添付の特許請求の範囲に記載されている本発明の範囲を逸脱することなく、本発明の様々な修正及び変更が可能であることを理解している。したがって、本明細書並びに図面は、限定的ではなく例示的なものと考えられ、この種の変更は全て本発明の範囲に含まれることが意図される。
【００２７】
利点、その他の長所並びに問題に対する解決策を、特定の実施形態に関して上に記載した。しかし、想到される、或いはより明白となる利点、長所、問題に対する解決策及び利点、並びにいかなる利点、長所又は問題に対する解決策を生じ得る任意の要素は、特許請求の範囲の少なくとも一部にとって、重要、必須又は不可欠な特徴或いは要素であると解釈されない。本明細書に使用されているように、「からなる」、「を含む」との用語、或いはこれらのいかなる変形例は、非排他的な包含関係を意味することを意図する。このため、列記した要素を構成するプロセス、方法、物品又は装置は、これらの要素を含むだけではなく、明記されていない他の要素や、この種のプロセス、方法、物品又は装置に固有の他の要素も含み得る。
【図面の簡単な説明】
【図１】アイソレーション部とゲート絶縁部とを備えた半導体デバイスの一部を示す断面図。
【図２】図１の後に第１導電部を形成した状態を示す断面図。
【図３】図２の後に第２導電部を形成した状態を示す断面図。
【図４】図３の後に第３導電部を形成した状態を示す断面図。
【図５】図４の後に側壁スペーサ、延長部及びソース／ドレイン注入部を形成した状態を示す断面図。
【図６】図５の後に金属膜を堆積した状態を示す断面図。
【図７】図６の後に金属膜と反応させ、シリサイドを形成した状態を示す断面図。
【図８】図７の後に半導体デバイスをほぼ完成させた状態を示す断面図。
【国際公開パンフレット】
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2004515908.tif 000029
【国際公開パンフレット（コレクトバージョン）】
2004515908.tif 000030
【国際調査報告】
2004515908.tif 000031
2004515908.tif 000032
2004515908.tif 000033