(57)【要約】シングルループまたはＭＡＳＨアーキテクチャを使用するバンドパスΣΔ　ＡＤＣであって、前記共振器は遅延セル共振器、遅延セルを主とした共振器、フォワードオイラ共振器あるいは２パスインタリーブ共振器あるいは４パスインタリーブ共振器として実現される。共振器はアクティブ−ＲＣ、ｇｍ−Ｃ、ＭＯＳＦＥＴ−Ｃ、スイッチトキャパシタあるいはスイッチトカレントなどのアナログ回路技術によって合成される。スイッチトキャパシタまたはスイッチトカレント回路はシングルサンプリング、ダブルサンプリングあるいはマルチサンプリング回路を使用して設計される。スイッチトキャパシタ回路を使用するΣΔ　ＡＤＣでは厳格さが要求されないためにコストを最小化して電力消費を低減するためにＡＤＣをＣＭＯＳプロセスにおいて実現することを可能にする。ダブルサンプリング回路は改善された整合及びサンプリングクロックジッタに対する改善された許容度を提供する。特に、バンドパスＭＡＳＨ４−４　ΣΔ　ＡＤＣはＣＤＭＡアプリケーションに対して３２のオーバサンプリング比で８５ｄＢのシミュレートされた信号対ノイズ比を提供する。周波数ダウンコンバージョンを提供するためにバンドパスΣΔ　ＡＤＣがアンダサンプリングに関連して提供される。
2004509500.tif 000002
【特許請求の範囲】
【請求項１】
シグマデルタアナログ／デジタル変換器であって、
各ループがループ入力信号を受信してループ出力信号を提供するように構成された少なくとも１つのループを具備し、各ループは、
各ループ部が複数のＮ信号パスを含み、特定のループ部における各信号パスは前記特定のループ部における残りの信号パスの位相と異なる位相を持つ一組のクロック信号によってクロック動作される少なくとも１つのループ部と、
少なくとも１つのループ部の各々に接続され、前記ループ出力信号を提供するために最後のループ部からの信号を受信して量子化するように構成された量子化器と、
を具備することを特徴とするシグマデルタアナログ／デジタル変換器。
【請求項２】
Ｎは２またはそれよりも大きい請求項１記載の変換器。
【請求項３】
Ｎは４である請求項１記載の変換器。
【請求項４】
各ループ部はローパスフィルタを具備する請求項１記載の変換器。
【請求項５】
各ループ部は共振器回路を具備する請求項１記載の変換器。
【請求項６】
前記共振器回路における各信号パスは、
第１のスイッチと、
前記第１のスイッチに接続された加算器と、
前記加算器に接続された遅延素子と、
前記遅延素子に接続された第２のスイッチと、
を含む請求項５記載の変換器。
【請求項７】
前記共振器回路における各信号パスは
第１のスイッチと、
前記第１のスイッチに接続された第１のキャパシタと、
前記第１のキャパシタ及びＡＣグラウンドに接続された第２のスイッチと、
前記第１のキャパシタと増幅器の反転入力に接続された第３のスイッチと
前記第３のスイッチに接続された第２のキャパシタと、
前記第２のキャパシタと前記増幅器の出力とに接続された第４のスイッチと、
前記第２のキャパシタと前記増幅器の反転された出力とに接続された第５のスイッチと、
を具備する請求項５記載の変換器。
【請求項８】
前記第１、第２及び第５のスイッチは第１の位相をもつクロック信号によってクロック動作され、第３及び第４のスイッチは第２の位相をもつクロック信号によってクロック動作される請求項７記載の変換器。
【請求項９】
前記共振器回路は前記第１のキャパシタの値と前記第２のキャパシタの値との比によって決定される信号ゲインを提供するように構成されている請求項７記載の変換器。
【請求項１０】
前記共振器回路内の前記増幅器はテレスコープ型増幅器、折り返しカスケード増幅器、あるいは２ステージ極スプリッティング増幅器として実現される請求項７記載の変換器。
【請求項１１】
各ループ部はダブルサンプリングスイッチトキャパシタ回路により実現される請求項１記載の変換器。
【請求項１２】
各ループ部はクワドループルサンプリングキャパシタ回路によって実現される請求項１記載の変換器。
【請求項１３】
各ループ部はアクティブ−ＲＣ、ｇｍ−Ｃ、ＭＯＳＦＥＴ−Ｃ、スイッチトチャパシタあるいはスイッチトカレントアナログ回路技術によって実現される請求項１記載の変換器。
【請求項１４】
各ループ部は差動回路によって実現される請求項１記載の変換器。
【請求項１５】
連続的ループの各対の間に接続されたフィードフォワードゲイン素子をさらに具備する請求項１記載の変換器。
【請求項１６】
各フィードフォワードゲイン素子は複数のＮ信号パスを含み、各信号パスは、
第１のスイッチと、
前記第１のスイッチに接続された第１のキャパシタと、
前記第１のキャパシタとＡＣグラウンドに接続された第２のスイッチと、
前記第１のキャパシタとＡＣグラウンドに接続された第３のスイッチと、
を含む請求項１５記載の変換器。
【請求項１７】
前記フィードフォワードゲイン回路は信号ゲインを提供するように構成され、前記信号ゲインは、前記フィードフォワードゲイン回路内の前記第１のキャパシタの値と、前記フィードフォワードゲイン回路が接続される前記共振器回路内のキャパシタの値との比によって決定される請求項１６記載の変換器。
【請求項１８】
各量子化器はＮコンパレータによって実現され、前記Ｎコンパレータの各々は残りのコンパレータに対するクロック信号の位相と異なる位相をもつクロック信号によってクロック動作される請求項１記載の変換器。
【請求項１９】
各ループは４つの信号パスを含み、第１の信号パスは第１及び第３の位相をもつクロック信号によってクロック動作され、第２の信号パスは第２及び第４の位相をもつクロック信号によってクロック動作され、第３の信号パスは第３及び第１の位相をもつクロック信号によってクロック動作され、第４の信号パスは第４及び第２の位相をもつクロック信号によってクロック動作される請求項１記載の変換器。
【請求項２０】
前記第１の位相をもつ前記クロック信号は前記３の位相をもつ前記クロック信号に対して相補的であり、前記第２の位相をもつ前記クロック信号は前記第４の位相をもつ前記クロック信号に対して相補的である請求項１記載の変換器。
【請求項２１】
前記変換器は２つのループを具備する請求項１記載の変換器。
【請求項２２】
各ループは２つのループ部を具備する請求項１記載の変換器。
【請求項２３】
前記少なくとも１つのループの１つまたはそれ以上は選択的にデセーブル状態に設定される請求項２２記載の変換器。
【請求項２４】
特定のループは要求されたダイナミックレンジに基づいて選択的にデセーブル状態に設定される請求項２３記載の変換器。
【請求項２５】
１つまたはそれ以上のループ部の回路のバイアス電流は調整可能である請求項１記載の変換器。
【請求項２６】
特定のループ部のバイアス電流は要求されたダイナミックレンジに基づいて調整される請求項２５記載の変換器。
【請求項２７】
シグマデルタアナログ／デジタル変換器であって、
縦列接続され、Ｎサンプリング回路により実現される複数のループであって、各ループがフィルタ機能を実現するように構成され、各ループに対するＮサンプリング回路は、クロック信号のＮ位相で各ループ入力信号をサンプリングするように構成されている複数のループと、
１つのフィードフォワードゲイン素子が連続的ループの各対の間に接続される少なくとも１つのフィードフォワードゲイン素子と、
前記複数のループに接続されたノイズキャンセレーションロジックと、
を具備するシグマデルタアナログ／デジタル変換器。
【請求項２８】
各ループは、
縦列接続された少なくとも１つのループ部と、
少なくとも１つのループ部の各々に接続された量子化器と、
を具備する請求項２７記載の変換器。
【請求項２９】
各ループ部はバンドパスフィルタによって実現される請求項２８記載の変換器。
【請求項３０】
各ループ部はローパスフィルタによって実現される請求項２８記載の変換器。
【請求項３１】
Ｎは４である請求項２７記載の変換器。
【請求項３２】
バンドパスＭＡＳＨ　シグマデルタアナログ／デジタル変換器であって、
縦列接続されＮサンプリング回路によって実現される２つのループであって、各ループに対する前記Ｎサンプリング回路は、クロック信号のＮ位相で各ループ入力信号をサンプリングするように構成される２つのループと、
前記２つのループの間に接続されたフィードフォワードゲイン素子と、
前記２つのループに接続されたノイズキャンセレーションロジックと、
を具備するバンドパスＭＡＳＨシグマデルタアナログ／デジタル変換器。
【請求項３３】
各ループは、
縦列接続された少なくとも１つの共振器部と、
前記少なくとも１つの共振器部の各々に接続された量子化器と、
を具備する請求項３２記載の変換器。
【請求項３４】
Ｎは４である請求項３２記載の変換器。
【発明の詳細な説明】
【０００１】
発明の背景
１． 発明の分野
本発明は電子回路に関する。より詳細には、本発明は新規かつ改善されたシグマデルタアナログ／デジタル変換器（ΣΔ　ＡＤＣ）に関する。
【０００２】
２．関連技術の説明
アナログ／デジタル変換器（ＡＤＣ）は多くの電子回路において重要な素子であり、特に、デジタル通信システムにおいて重要である。ＡＤＣは連続するアナログ波形を等間隔の時間間隔で離散的なサンプルに変換するとともに、信号の振幅をデジタル化する。サンプルは、強調、圧縮及び／またはサンプルされたデータのエラー検出／訂正を提供するために、他のデジタル信号処理ブロックによって処理される。ＡＤＣが必要となる例示的なアプリケーションは、符号分割多元接続（ＣＤＭＡ）通信システム及び高解像度ＴＶ（ＨＤＴＶ）である。
【０００３】
ＡＤＣのいつかの重要なパフォーマンスパラメータは、線形性、ＤＣオフセット、信号対ノイズ比（ＳＮＲ）を含む。これらのパラメータに対する次善の値は通信システムのパフォーマンスにおいて劣化を引き起こす。線形性は実際の伝達曲線（デジタル出力対アナログ入力）と理想的な伝達曲線との間の相異に関連する。フラッシュＡＤＣの場合には、ＡＤＣ内のビット数が増大するので良好な線形性を獲得するのがより困難である。ＤＣオフセットはフェーズロックドループの獲得及び追跡パフォーマンスとビタビ復号器などの復号器の誤り検出／訂正機能を低下させる。ＳＮＲは、ＡＤＣからの回路雑音がサンプルされたデータの劣化につながるので通信システムのビット誤り率（ＢＮＲ）に関するパフォーマンスに影響する。
【０００４】
多くの通信システムにおいて、受信されたＲＦ信号は量子化される前にベースバンドにダウンコンバートされる。概して、受信信号は第１のダウンコンバージョンステージでＲＦ周波数から中間周波数（ＩＦ）にダウンコンバートされる。第１のダウンコンバージョンは、受信器が信号を種々のＲＦ周波数で、信号処理が実行される固定のＩＦ周波数にダウンコンバートすることを可能にする。例えば、固定されたＩＦ周波数は、表面音響波（ＳＡＷ）フィルタなどの固定バンドパスフィルタが、第２のダウンコンバージョンステージに先立ってＩＦ信号から不要なイメージやスプリアスな（偽の）応答を除去することを可能にする。次にＩＦ信号はバンドパスにダウンコンバートされてデジタル化されたベースバンドサンプルを提供するためにサンプリングが実行される。
【０００５】
多くの通信アプリケーションにおいて、ＡＤＣは受信器側で必要とされる。いくつかのアプリケーションにおいて、受信器は製造されるユニット数の立場からコスト及び信頼性が重要な設計基準となる商用ユニットである。さらに、いつかのアプリケーションにおいては、ＣＤＭＡ移動体通信システムなどのアプリケーションにおいては、電力消費が受信器の遠隔／携帯性の観点から重要である。
【０００６】
従来技術において、フラッシュＡＤＣまたは連続的近似ＡＤＣが受信信号をサンプルするのに使用された。フラッシュＡＤＣにおいて、入力信号はＬ−１基準電圧と比較され、Ｌ−１コンパレータにおける抵抗ラダーによって生成される。フラッシュＡＤＣはＬ−１コンパレータとＬ抵抗器が必要となるので大型化しかつ電力消費が大きい。さらにフラッシュＡＤＣは、抵抗ラダ−におけるＬ抵抗が整合していないならば質の悪い線形性とＤＣオフセット特性が得られてしまう。しかしながら、フラッシュＡＤＣは高速なので人気がある。
【０００７】
連続近似ＡＤＣは通信システムにおいても使用される。これらのＡＤＣは２またはそれ以上のステージにわたって入力信号の近似を実行することによって複雑さを最小限にする。しかしながら、これらのＡＤＣではフラッシュＡＤＣによって提示されるのと同様の質の悪い線形性とＤＣオフセット特性が得られてしまう。したがって、連続近似ＡＤＣとフラッシュＡＤＣとは多くの通信システムでのアプリケーションにおいて使用するのに理想的な候補ではない。
【０００８】
本発明の要約
本発明は新規かつ改善されたシグマデルタアナログ／デジタル変換器（ΣΔ　ＡＤＣ）である。ΣΔ　ＡＤＣの設計は、高パフォーマンス、高速、低コストを可能にする。ΣΔ　ＡＤＣにより提示される高パフォーマンスは高い信号対雑音比（ＳＮＲ）、良好な線形性、そして低いＤＣオフセットを含む。バンドパスΔΣ変調器においては、ＤＣオフセットは問題にはならない。ΣΔ　ＡＤＣはシングルループアーキテクチャまたはＭＡＳＨ（マルチステージノイズシェーピング）アーキテクチャを使用して設計可能である。ΣΔ　ＡＤＣはフィードバックループ内で使用されるフィルタの選択によってバンドパスまたはベースバンドＡＤＣとして実現される。フィルタはΣΔ　ＡＤＣの雑音伝達関数を決定し、ΣΔ　ＡＤＣは代わりに量子化ノイズの周波数応答を決定する。ΣΔ　ＡＤＣは、アクティブ−ＲＣ、ｇｍ−Ｃ、ＭＯＳＦＥＴ−Ｃ、スイッチトキャパシタ、スイッチトカレントなどの多数のアナログ回路技術によって合成可能である。さらに、スイッチトキャパシタ及びスイッチトカレント回路はシングルサンプリング、ダブルサンプリング、クワドループル（ｑｕａｄｒｕｐｌｅ）サンプリングあるいはマルチサンプリング回路によって実現される。
【０００９】
本発明の実施形態は、少なくとも１つのループを提供するシグマデルタアナログ／デジタル変換器を提供する。各ループはループ出力信号を提供するループ入力信号を受信する。各ループは量子化器に接続された少なくとも１つのループ部を含む。各ループ部はＮ信号パスを含み、特定のループ部における各信号パスは、前記特定のループ部における残りの信号パスのそれらとは異なる位相をもつ一組のクロック信号によってクロック動作される。量子化器は前記ループ出力信号を提供するために最後のループ部からの信号を受信して量子化する。特定の設計においては、前記変換器は２つのループを含み、各ループは２つのループ部を含み、各ループ部は共振器（ｒｅｓｏｎａｔｏｒ）によって実現される。
【００１０】
Ｎは２、４、または他の整数である。Ｎ＝４ならば、第１の信号パスは第１及び第３の位相をもつクロック信号によってクロック動作され、第２の信号パスは第２及び第４の位相をもつクロック信号によってクロック動作され、第３の信号パスは第３及び第１の位相をもつクロック信号によってクロック動作され、第４の信号パスは第４及び第２の位相をもつクロック信号によってクロック動作される。
【００１１】
各ループ部はローパスフィルタまたは共振器回路を具備する。前記回路はダブルサンプリング、クワドループルサンプリング、またはマルチサンプリングスイッチドキャパシタ回路技術によって実現可能である。例えば必要なダイナミックレンジに基づいて、１つまたはそれ以上のループが選択的にデセーブル状態にされ、１つまたはそれ以上の回路のバイアス電流は電力を節約するために調整される。
【００１２】
本発明の他の実施形態は多数のループと少なくとも１つのフィードフォワードゲイン素子とノイズキャンセレーションロジックを含むシグマデルタアナログ／デジタル変換器を提供する。ループは縦列接続されてＮサンプリング回路によって実現される。各ループはフィルタ機能を実現する。各ループに対するＮサンプリング回路はクロック信号のＮ位相で各ループ入力信号をサンプルする。１つのフィードフォワードゲイン素子は連続するループの各対間で接続する。ノイズキャンセレーションロジックは前記ループに接続される。各ループは縦列接続された少なくとも１つのループ部と、ループ部（複数）に接続された量子化器とを含む。各ループ部はバンドパスまたはローパスフィルタによって実現される。
【００１３】
特定された実施形態の詳細な説明
以前のサンプルは入力信号の帯域よりも何倍も高いサンプリングレートですでに近似されているので、高速シグマデルタアナログデジタル変換器（ΣΔ　ＡＤＣ）は、入力信号の振幅変化の１ビット近似を連続して行うことにより、入力信号のアナログデジタル変換を実行する。出力サンプルは入力信号と量子化ノイズを含む。ΣΔ　ＡＤＣは量子化ノイズが帯域外周波数に押し出される（すなわちノイズ整形される）ように設計され、これによってフィルタリングがより容易に実行される
ΣΔ　ＡＤＣは、ΣΔ　ＡＤＣの固有の構造により高い信号対ノイズ比（ＳＮＲ）、良好な線形性、そして低いＤＣオフセットを提供することが可能である。例えば、高いＳＮＲは十分なオーバサンプリング比（ＯＳＲ）と適切なノイズ整形フィルタを選択することによって獲得される。さらに、良好な線形性と低いＤＣオフセットは単純な１ビット量子化器をΣΔ　ＡＤＣ内に配置することにより獲得される。
【００１４】
高速バンドパスΣΔ　ＡＤＣは中間周波数（ＩＦ）で狭帯域信号の要求されたアナログデジタル変換を実行するのに使用される。例示的なアプリケーションはＣＤＭＡ通信システム及びＨＤＴＶを含む。バンドパスΣΔ　ＡＤＣでは、入力信号はベースバンドではなくＩＦ周波数が使用される。ＩＦでのサンプリングは通信システム内でのダウンコンバージョンステージを省くことを可能にし、これにより回路の複雑さを低減し、コストを低減し、信頼性を改善する。さらに、バンドパスΣΔ　ＡＤＣ内のノイズ整形フィルタは、対象の帯域の周辺の量子化ノイズをフィルタリングがより容易に実行される帯域外周波数に押し出されるように設計される。
【００１５】
ΣΔ　ＡＤＣは、連続時間におけるアナログ波形をサンプリングして等しい時間間隔での離散的なサンプルを提供する。ΣΔ　ＡＤＣは次の伝達関数を有する。
【００１６】
Ｙ（ｚ）＝Ｇ（ｚ）・Ｘ（ｚ）＋Ｈ（ｚ）・Ｅ（ｚ）　　　　（１）
ここでＹ（ｚ）はｚ伝達領域におけるΣΔ　ＡＤＣからの出力であり、Ｘ（ｚ）はΣΔ　ＡＤＣへの入力であり、Ｅ（ｚ）は量子化ノイズであり、Ｇ（ｚ）は入力から出力への伝達関数であり、Ｈ（ｚ）は量子化器から出力へのノイズ伝達関数である。すなわち、ＡＤＣ出力Ｙ（ｚ）は伝達関数Ｇ（ｚ）によって整形される入力信号Ｘ（ｚ）と、ノイズ伝達関数Ｈ（ｚ）により整形される量子化ノイズＥ（ｚ）とを備える。入力信号Ｘ（ｚ）の歪みを避けるために、伝達関数Ｇ（ｚ）は概して、それが周波数に依存しないように設計される。例えば、Ｇ（ｚ）はＡ１・Ｚ−ｍ などの、固定ゲイン（Ａ１ ）と遅延要素（Ｚ−１）とを具備するオールパス関数である。量子化ノイズＥ（ｚ）は、対象の帯域（例えば入力信号が存在する帯域）の量子化ノイズがフィルタリングがより容易に実行される帯域外に押し出されるように、ノイズ伝達関数Ｈ（ｚ）によって整形される。ノイズ伝達関数Ｈ（ｚ）の特性は、ΣΔ　ＡＤＣが使用され、要求されたパフォーマンスを提供するように設計されるアプリケーションに基づいて選択される。
【００１７】
１．ΣΔ　ＡＤＣアーキテクチャ
ΣΔ　ＡＤＣは、多くのアーキテクチャの１つを使用して設計される。例示的なシングルループΣΔ　ＡＤＣ１０のブロック図が図１に示されている。シングルループΣΔ　ＡＤＣ１０は、ＡＤＣ入力から量子化されたＡＤＣ出力を減算する入力加算器２２を具備する。加算器２２からのエラー信号は第１のフィルタ２４に供給され、エラー信号が第１のフィルタ２４の伝達関数に従ってフィルタリングされる。第１のフィルタ２４の出力は加算器２６に供給され、第１のフィルタ２４の出力から量子化されたＡＤＣ出力が減算される。加算器２６からのエラー信号は第２のフィルタ２８に供給され、エラー信号が第２のフィルタ２８の伝達関数に従ってフィルタリングされる。第２のフィルタ２８の出力は概して１ビットに量子化され（これよりも大きいビットが使用可能）、量子化されたＡＤＣ出力として提供される。
【００１８】
図１は２つのフィルタ部をもつシングルループΣΔ　ＡＤＣを示している。フィルタ部はΣΔ　ＡＤＣのノイズ整形特性を決定してΣΔ　ＡＤＣが使用されるアプリケーションに基づいて設計される。これよりも多くのフィルタ部を第２のフィルタ２８と量子化器３０の間に挿入できる。しかしながら、シングルループΣΔ　ＡＤＣは概して、高次シングルループΣΔ　ＡＤＣの不安定性に対する配慮から２つまたはそれよりも少ないフィルタ部を使用して設計される。
【００１９】
図２は例示的なＭＡＳＨ　ΣΔ　ＡＤＣアーキテクチャのブロック図である。ＭＡＳＨ　ＡＤＣは所望のノイズ伝達関数Ｈ（ｚ）によって２つまたはそれ以上のループにより設計される。しかしながら、３以上のさらなるループに対しては小さい改善しか達成できないので、概して３ループ以上のループをもつＭＡＳＨ　ＡＤＣは使用されない。ＭＡＳＨアーキテクチャは本来安定しているのでＭＡＳＨアーキテクチャはより高次のΣΔ　ＡＤＣに対して好まれる。
【００２０】
図２に示すように、ＭＡＳＨ　ＡＤＣ１２は３つのループ４０ａ、４０ｂ、４０ｃを具備する。ループ４０ａはＡＤＣ入力を量子化し、出力Ｙ１をノイズキャンセレーションロジック９０に供給する。ノイズキャンセレーションロジック９０の動作を以下に説明する。ＡＤＣ入力の一部（ｆｒａｃｔｉｏｎ）とループ４０ａからの量子化ノイズ（Ｘ２）はループ４０ｂに供給され、さらなるノイズ整形が実行される。最後に、ＡＤＣ入力の一部とループ４０ｂからの量子化ノイズ（Ｘ３）はループ４０ｃに供給され、さらなるノイズ整形が実行される。ループ４０ｂからの出力Ｙ２及びループ４０ｃからのＹ３とはノイズキャンセレーションロジック９０に供給され、それらはループ４０ａからの出力Ｙ１と合成されてＡＤＣ出力が生成される。例示的な実施形態において、ＡＤＣ出力は各ループに対して１ビットを備えている。ノイズキャンセレーションの後、ダイナミックレンジすなわちＭＡＳＨ　ＡＤＣ１２の出力は３ビットあるいはそれ以上となる。
【００２１】
各ループ４０内で加算器４２は入力信号と量子化器４６からの量子化出力を受信する。加算器４２は入力信号から量子化出力を減算してエラー信号をループフィルタ４４に供給する。ループフィルタ４４はエラー信号をフィルタリングし、フィルタリングされた出力を量子化器４６に供給し、１ビット値に量子化される。ループフィルタ４４は、ΣΔ　ＡＤＣが使用されるアプリケーションに基づく所望のノイズ伝達関数Ｈ（ｚ）を生成するように設計される。最後のループ４０ｃを除く全てのループフィルタ４４からのフィルタリング出力はゲイン素子５２に供給され、第１のゲインでスケーリングされる。最後のループ４０ｃを除く全ての量子化器４６からの出力はゲイン素子５４に供給され、第２のゲインでスケーリングされる。ゲイン素子５４からのスケーリングされた信号は加算器５６によってゲイン素子５２からのスケーリングされた信号から減算され、エラー信号がゲイン素子５６に供給される。ゲイン素子５６は第３のゲインでエラー信号をスケーリングし、スケーリングされたエラー信号を次のループ４０に供給する。ゲイン素子５２、５４そして５８のゲインはＭＡＳＨ　ＡＤＣ１２のノイズ伝達関数Ｈ（ｚ）に影響を与える。
【００２２】
各ループフィルタ４４は所望のノイズ伝達関数によって１つまたはそれ以上のフィルタ部を具備する。より多くのフィルタ部はより高次のΣΔ　ＡＤＣの実装を可能にし、高いＳＮＲなどの所望のパフォーマンスを生成する。ループフィルタの設計について以下に詳細に説明する。
【００２３】
この明細書において、ＭＡＳＨ　ΣΔ　ＡＤＣは以下の取り決めに従って決められる。ＭＡＳＨ　Ａ−Ｂ−ＣはＡ，Ｂ，Ｃの値によって指定される次数の３つのループ（Ａ，Ｂ，Ｃ）を示す。例えば、ＭＡＳＨ４−２−２は第１のループが第４次フィルタを有し、第２のループが第２次のフィルタを有し、第３のループが第２次のフィルタを有する３ループアーキテクチャを示す。全体としてＭＡＳＨ４−２−２は第８次のΣΔ　ＡＤＣである。本発明はＭＡＳＨ２−２、ＭＡＳＨ４−２、ＭＡＳＨ４−４、ＭＡＳＨ４−２−２、ＭＡＳＨ　ＡＤＣ４−４−２、ＭＡＳＨ４−４−４及び他の次数のＭＡＳＨ　ΣΔ　ＡＤＣを意図している。
【００２４】
所望のΣΔ　ＡＤＣアーキテクチャ、シングルループまたはＭＡＳＨの選択は、因子の数に依存する。１つの重要な因子は、要求された信号対ノイズ比（ＳＮＲ）である。ＳＮＲは最大の入力信号のパワーと量子化ノイズのパワーとの比率で定義される。フルスケール正弦波入力であるならば、ΣΔ　ＡＤＣに対するＳＮＲは以下の式により計算される。
【００２５】
【数１】
2004509500.tif 000003
ここでＬはノイズ整形に使用されるループフィルタの次数であり、ＯＳＲはオーバサンプリング比である。ＯＳＲは両側をもつ（ｔｗｏ−ｓｉｄｅｄ）信号帯域に対するサンプリングレートの比率として定義される。ＯＳＲ＝ｆｓ ／２ｆＢＷ。式（２）はホワイト量子化ノイズと１のゲインの量子化器のみを使用する単純な理論に基づいている。
【００２６】
ＳＮＲは式（２）を使用して例示的なＣＤＭＡアプリケーション（両側をもつ帯域２ｆＢＷ＝２．４５７６ＭＨｚであり、サンプリングレートが約７８．６４ＭＨｚ）に対して計算される。これらの周波数は３２のＯＳＲを生成する。種々のループフィルタ次数Ｌに対してＳＮＲが計算され、その結果が表１に示されている。ループフィルタ次数はΣΔ　ＡＤＣ内のすべてのフィルタの次数を加算したものである。帯域ΣΔ　ＡＤＣの場合、ループフィルタ次数Ｌは帯域フィルタの全次数の１／２である。第ｎ次の帯域フィルタはＬ＝ｎ／２の実効次数を有しているが、これは帯域伝達関数の極がｚ平面の上半分とｚ平面の下半分間で等しく分割されるためである。表１における計算されたＳＮＲ値は、達成可能な上限を示している。非理想的な回路素子とフルスケール値以下に制限される入力信号により、実際のＳＮＲは計算値よりも１０ｄＢから１５ｄＢ少ないものとなる。
【００２７】
上記したＣＤＭＡアプリケーションにおいて、ＳＮＲはバンドパスＭＡＳＨ４−２ＡＤＣに対して７０ｄＢ、ＭＡＳＨ４−４に対して８５ｄＢ、第６次シングルループバンドパスΣΔ　ＡＤＣに対して６０ｄＢ、第８次シングルループＡＤＣに対して６２ｄＢにシミュレートされる。シミュレートされた結果は表１に示されている。シミュレートされた結果は、フルスケールよりも−１０ｄＢ低い入力信号を想定しており、ノイズ伝達関数Ｈ（ｚ）におけるゼロ（例えばすべてのゼロはｚ＝±ｊに配置される）に一致する。第６次シングルループΣΔ　ＡＤＣに対してシミュレートされたＳＮＲは、ゼロが信号帯域を横断して拡散されたならば７０ｄＢにまで改善される。同様にして、第８次シングルループΣΔ　ＡＤＣに対してシミュレートされたＳＮＲ値は、ゼルの拡散により８０ｄＢにまで改善される。しかしながら、ゼロの拡散は非理想的な回路素子により達成することが困難である。ＭＡＳＨアーキテクチャのシミュレートされたＳＮＲはシングルループアーキテクチャのそれよりも良好である。
【００２８】
表１−種々の次数のΣΔ　ＡＤＣに対して計算されかつシミュレートされたＳＮＲ
【表１】
2004509500.tif 000004
実際の実装において、ＭＡＳＨアーキテクチャは固有の安定性とループフィルタ設計の容易さというさらなる利点を備えている。しかしながら、複数ループ間の量子化ノイズをキャンセルする必要性のために、ＭＡＳＨアーキテクチャでは回路整合がより重要である。シングルループアーキテクチャは第２次あるいはより低い次数のループに対して安定するが、より高い次数のループに対しては不安定になる。注意深い回路設計と完全なシミュレーションによってより高い次数のシングルループ設計が可能になる。しかしながら、シングルループアーキテクチャは回路不整合に対して許容度が高い。シングルループあるいはＭＡＳＨアーキテクチャの選択はアプリケーションの要求に依存する。多くのアプリケーションでは、ＭＡＳＨアーキテクチャのほうがシングルループアーキテクチャよりも好まれている。
【００２９】
ＭＡＳＨ　ＡＤＣ１２のノイズ伝達関数Ｈ（ｚ）はループフィルタ４４の設計によって決定される。例えば、バンドパスＭＡＳＨ　ΣΔ　ＡＤＣは、ローパスフィルタをもつループフィルタ４４を実装することにより設計される。同様にして、帯域ΣΔ　ＡＤＣは、帯域フィルタをもつループフィルタ４４を実装することにより設計される。ループフィルタは当該ループ内に存在するので量子化ノイズのノイズ伝達関数Ｈ（ｚ）はフィルタ特性の逆数となる。
【００３０】
例示的なバンドパスＭＡＳＨ　ΣΔ　ＡＤＣは、ローパス伝達関数Ｚ−１／（１−Ｚ−１）をもつ１つまたはそれ以上の積分器をそなえたループフィルタ４４を実装することによって設計される。ループフィルタ４４内の積分器の数は所望のノイズ伝達関数Ｈ（ｚ）に依存する。図３Ａに示すように、ローパス伝達関数はｚ＝＋１で極を有し、原点ｚ＝０でゼロを有する。ローパス伝達関数の周波数応答は、図３Ｂに実線により示されている。ローパスフィルタは、ｚ＝＋１において極、ｆｓ／６で１．０のゲイン、ｆｓ／２（ｆｓはサンプリング周波数）で０．５のゲインをもつために、ＤＣで最高のゲインを有している。図３Ｂにはノイズ伝達関数の周波数応答が点線で示されている。ＤＣ周辺の量子化ノイズはより高い周波数へと押し上げられる。
【００３１】
例示的なバンドパスＭＡＳＨ　ΣΔ　ＡＤＣはバンドパス伝達関数（−ｚ−２）／（１＋Ｚ−２）をもつ１つまたはそれ以上の共振器をもつループフィルタ４４を実装することによって設計される。ループフィルタ４４内の共振器の数は所望のノイズ伝達関数Ｈ（ｚ）に依存する。例えば、第４次のループは各々が上記したようなバンドパス伝達関数を有する２つの共振器部を必要とする。バンドパス伝達関数はローパス伝達関数におけるｚ−１を−ｚ−２により置き換えることによってローパス伝達関数から獲得される。図３Ｃに示すように、バンドパス伝達関数はｚ＝±ｊで一対の極と原点ｚ＝０で２つのゼロを有する。図３Ｄにはバンドパス伝達関数の周波数応答が実線によって示されている。バンドパスフィルタは、ｚ＝±ｊで極、ＤＣ及びｆｓ／２で０．５のゲインをもつために、ｆｓ／４で最高のゲインを有する。図３Ｄにはノイズ伝達関数の周波数応答が点線により示されている。ｆｓ／４周辺の量子化ノイズは、対象の周波数帯域であるｆｓ／４からＤＣ及びｆｓ／２に向けて押し出されている。
【００３２】
２．バンドパスＭＡＳＨ　ΣΔ　ＡＤＣアーキテクチャ
図４は例示的な２つのループバンドパスＭＡＳＨ　ΣΔ　ＡＤＣである。ＭＡＳＨ　ＡＤＣ１００は２つのループ１１０ａ及び１１０ｂ、フィードフォワード素子１５０、ノイズキャンセレーションロジック１６０を具備する。例示的な実施形態において、ＭＡＳＨ　ＡＤＣ１００はアナログＡＤＣ入力を受信して少なくとも２つのビット（各ループ１１０に対して少なくとも１ビット）をもつデジタルＡＤＣ出力を生成する。
【００３３】
ＡＤＣ入力はループ１１０ａに供給されてそれに対する応答において１ビット出力Ｙ１を生成する。ＡＤＣ入力の一部及びループ１１０ａからの量子化ノイズ（Ｘ２）はループ１１０ｂに供給されて、さらなるノイズ整形が実行される。ループ１１０ａ及び１１０ｂからの出力Ｙ１及びＹ２はそれぞれノイズキャンセレーションロジック１６０に供給される。ノイズキャンセレーションロジック１６０は出力Ｙ１及びＹ２を合成してＡＤＣ出力を生成する。
【００３４】
ループ１１０ａ内部で加算器１２８ａはＡＤＣ入力と量子化器１４０ａからの出力Ｙ１とを受信する。加算器１２８ａはＡＤＣ入力からＹ１を減算してエラー信号を共振器１３０ａに供給する。共振器１３０ａはエラー信号をフィルタリングしてフィルタリングされた出力（Ｖ１）を加算器１２８ｂに供給する。加算器１２８ｂは量子化器１４０ａからのＹ１を受信してＹ１をＶ１から減算する。加算器１２８ｂからのエラー信号は共振器１３０ｂに供給されてエラー信号をさらにフィルタリングする。共振器１３０ｂからのフィルタリングされた出力（Ｖ２）は量子化器１４０ａに供給されてそれに応答して１ビット出力Ｙ１を生成する。ループ１１０ｂはループ１１０ａと同様の方法により接続される。
【００３５】
共振器１３０ｂからのフィルタリングされた出力Ｖ２はゲイン素子１４２に供給されてスケーリングファクタ１／ｋ１ ｋ２ によってＶ２をスケーリングする。量子化器１４０ａからの出力Ｙ１はゲイン素子１４４に供給されてスケーリングファクタｈによってＹ１がスケーリングされる。ゲイン素子１４４及び１４４からの出力は加算器１４６に供給されてゲイン素子１４４からの出力がゲイン素子１４２からの出力から減算される。加算器１４６からのエラー信号はゲイン素子１４８に供給されてスケーリングファクタ１／Ｇによりエラー信号がスケールされる。ゲイン素子１４８からの出力はＸ２を備え、これはループ１１０ｂに供給される。
【００３６】
ノイズキャンセレーションロジック１６０内部で、出力Ｙ１は遅延素子１７２に供給されてループ１１０ｂの処理遅延と等しい時間間隔だけＹ１を遅延させる。遅延素子１７２からの遅延されたＹ１はＹ２と時間上整列される。出力Ｙ２はゲイン素子１６２に供給されてスケーリングファクタＧだけＹ２をスケールする。遅延された出力Ｙ１はゲイン素子１６６に供給されてスケーリングファクタｈ−１だけＹ１を遅延させる。ゲイン素子１６２及び１６６からの出力は加算器１６４に供給されて２つのスケーリングされた出力を加算する。加算器１６４からの合成信号は素子１６８に供給されて合成された信号を伝達関数Ｎ（ｚ）によりフィルタリングする。素子１６８からの出力と遅延されたＹ１とは加算器１７０に供給されて２つの信号を加算し、ＡＤＣ出力を生成する。
【００３７】
バンドパスΣΔ　ＡＤＣにおいては、ＭＡＳＨ　ＡＤＣ１００における各共振器１３０はバンドパス伝達関数（ｋｎ ・ｚ−ｍ）／（１＋ｚ−２）により実装される。ここで、ｋｎ はループ１１０内の第ｎ次の共振器１３０のゲインでありｍ＝１または２である。各共振器１３０は一対の極を具備し、第２次である。各ループ１１０は２つの共振器１３０を含むので各ループの次数は４である。全体としてＭＡＳＨ　ＡＤＣ１００は第８次のＭＡＳＨ４−４ＡＤＣである。素子１６８内の伝達関数Ｎ（ｚ）はΣΔ　ＡＤＣの特性に基づいて選択される。バンドパスΣΔ　ＡＤＣの場合、Ｎ（ｚ）＝（１＋ｚ−２）２ である。遅延素子１７２は、ｚ−２ｍ の伝達関数を有する。
【００３８】
ゲイン素子１４２，１４４，１４８，１６２及び１６６のスケーリングファクタにおいて反映されたゲインｋ１ 、ｋ２ 、ｈ及びＧはノイズ伝達関数Ｈ（ｚ）のゼロの位置を決定する。共振器１３０における極は、共振器がフィードバックループ内に存在するのでノイズ伝達関数Ｈ（ｚ）におけるゼロに変換される。最初に、Ｈ（ｚ）におけるゼロはバンドパスΣΔ　ＡＤＣに対してｚ＝±ｊと選択される。
【００３９】
図４に示されるようなＭＡＳＨ　ＡＤＣ１００はバンドパスΣΔ　ＡＤＣである。同じ構成がベースバンドΣΔ　ＡＤＣを実装するのに使用される。これは、各共振器１３０をローパス伝達関数ｚ−１／（１−ｚ−１　）をもつ積分器によって置き換え、素子１６８を伝達関数Ｎ（ｚ）＝（１−ｚ−１）２ によって実装し、伝達関数ｚ−２をもつ遅延素子１７２を提供することによって容易に達成される。これらの置き換えにより、ＭＡＳＨ　ＡＤＣ１００は第４次のベースバンドＭＡＳＨ２−２　ＡＤＣに変換される。
【００４０】
３．バンドパス共振器の設計
バンドパスＭＡＳＨ４−４　ＡＤＣはＭＡＳＨ　ＡＤＣ１００における共振器１３０を上記したバンドパス伝達関数ｚ−２／（１＋ｚ−２　）により実装することによって設計される。すなわち、共振器１３０ａ、１３０ｂ、１３０ｃ及ぶ１３０ｄは同じ構造を持つ。しかしながら、共振器１３０ａ及び１３０ｃのゲインはｋ１ であり、共振器１３０ｂ及び１３０ｄのゲインはｋ２ である。共振器１３０は図５Ａに示されている。共振器１３０は多くの共振器構造により実装されるが、そのうちの４つが図５Ｂ−５Ｅに示されている。共振器１３１、１３２、１３３及び１３４は入力信号Ｒｉｎを受信して出力信号Ｒｏｕｔ を生成する。
【００４１】
図５Ｂは例示的な遅延セル共振器１３１のブロック図である。入力信号Ｒｉｎはゲイン素子１９２に供給されて入力信号がゲインｋｎ でスケーリングされる。スケーリングされたＲｉｎは加算器１９４に供給される。加算器１９４は出力信号Ｒｏｕｔ をも受信して、スケーリングされたＲｉｎからＲｏｕｔ を減算する。加算器１９４からのエラー信号は遅延素子２００ａに供給されてサンプリングクロックの１クロックサイクルだけエラー信号を遅延させる。遅延素子２００ａからの遅延されたエラー信号は遅延素子２００ｂに供給されて当該エラー信号を１サンプリングクロックサイクルだけさらに遅延させる。遅延素子２００ｂからの信号は出力信号Ｒｏｕｔ を具備する。
【００４２】
図５Ｃは例示的なロス無し離散積分器（ＬＤＩ）共振器１３２のブロック図である。入力信号Ｒｉｎはゲイン素子２６０に供給されてゲインｋｎ で入力信号をスケーリングする。スケーリングされたＲｉｎは加算器２６２に供給される。加算器２６２はスケーリングされた出力信号Ｒｏｕｔ をも受信して、Ｒｏｕｔ をスケーリングされたＲｉｎから減算する。加算器２６２からのエラー信号はフィルタ２６４に供給されて伝達関数ｚ−１／（１−ｚ−１　）でエラー信号をフィルタリングする。フィルタ２６４からのフィルタリングされたエラー信号はフィルタ２６６に供給されて当該エラー信号が伝達関数１／（１−ｚ−１）によってさらにフィルタリングされる。フィルタ２６６からの信号は出力信号Ｒｏｕｔ を具備する。Ｒｏｕｔ はゲイン素子２６８に供給されてゲインβによりＲｏｕｔ がスケーリングされる。例示的な実施形態において、β＝２であり、共振器１３２の全体の伝達関数は（ｋｎ ・ｚ−１）／（１＋ｚ−２）である。ベータを適切に選択することによって、ノイズ伝達関数のゼロは信号帯域内で拡散される。
【００４３】
図５Ｄは例示的なフォワードオイラ（ＦＥ）共振器１３３のブロック図を示す。入力信号Ｒｉｎはゲイン素子２７０に供給されてゲインｋｎ により入力信号がスケーリングされる。スケーリングされたＲｉｎは加算器２７２ａに供給される。加算器２７２ａはスケーリングされた出力信号Ｒｏｕｔ をも受信してスケーリングされた出力信号Ｒｏｕｔ を前記スケーリングされたＲｉｎから減算する。加算器２７２ａからのエラー信号はフィルタ２７４ａに供給されてエラー信号が伝達関数（ｋｎ ・ｚ−２）／（１＋ｚ−２）によってフィルタリングされる。フィルタ２７４ａからのフィルタリングされたエラー信号は加算器２７２ｂに供給される。加算器２７２ｂはスケーリングされたＲｏｕｔ をも受信してスケーリングされたＲｏｕｔ をフィルタリングされたエラー信号から減算する。加算器２７２ｂからのエラー信号はフィルタ２７４ｂに供給されて当該エラー信号は伝達関数（ｋｎ ・ｚ−２）／（１＋ｚ−２）によってフィルタリングされる。フィルタ２７４ｂからの信号は出力信号Ｒｏｕｔ を具備する。Ｒｏｕｔ はゲイン素子２７６に供給されて当該出力信号Ｒｏｕｔ はゲインβによりスケーリングされる。例示的な実施形態において、ベータは２であり、共振器１３３の全体の伝達関数は（ｋｎ ・ｚ−２）／（１＋ｚ−２）である。
【００４４】
図５Ｅは例示的な２パスインタリーブ共振器１３４のブロック図である。入力信号Ｒｉｎはゲイン素子２８０に供給されて当該入力信号はゲインｋｎ によりスケーリングされる。スケーリングされたＲｉｎはスイッチ２８２ａ及び２８２ｂに供給されてスケーリングされたＲｉｎをそれぞれ加算器２８４ａ及び２８４ｂに接続する。加算器２８４は遅延されたエラー信号を遅延素子２８６から受信してスケーリングされたＲｉｎから当該遅延されたエラー信号を減算する。加算器２８４からのエラー信号は遅延素子２８６に供給されて当該エラー信号を１サンプリングクロックサイクルだけ遅延させる。遅延素子２８６ａ及び２８６ｂからの遅延されたエラー信号はそれぞれスイッチ２８８ａ及び２８８ｂに供給される。スイッチ２８８ａ及び２８８ｂは共に接続され、共振器１３４の出力を具備する。スイッチ２８２ａ及び２８８ａはスイッチングクロックの１位相だけクロック動作され、スイッチ２８２ｂ及び２８８ｂはスイッチングクロックの第２位相だけクロック動作される。クロック信号については以下に詳細に説明される。共振器１３４の全体の伝達関数は、（ｋｎ ・ｚ−２）／（１＋ｚ−２）である。
【００４５】
図５Ｆは２パスインタリーブ共振器１３４の簡略化された数学的ブロック図である。入力信号Ｒｉｎは２つの並行な信号パスに供給される。各パスはｚ−１／（１＋ｚ−１）の伝達関数をもつ素子２９２を含む。素子２９２はスイッチ２９４及び２９６と直列に接続される。各スイッチは素子２９２の各端部に接続される。スイッチ２９４ａ及び２９４ｂはともに接続され、入力信号Ｒｉｎを受信する。スイッチ２９６ａ及び２９６ｂは共に接続され、出力信号Ｒｏｕｔ を提供する。スイッチ２９４ａ及び２９６ａをもつ第１の信号パスはスイッチングクロックの１位相だけクロック動作され、スイッチ２９４ｂ及び２９６ｂをもつ第２の信号パスはスイッチングクロックの第２の位相によってクロック動作される。ゲイン素子は説明を簡単にするために図５Ｆには図示していない。
【００４６】
図５Ｇは４パスインタリーブ共振器１３５の実施形態のブロック図である。入力信号Ｒｉｎはゲイン素子２８１に供給されて当該入力信号はゲインｋｎ によりスケーリングされる。スケーリングされたＲｉｎはスイッチ２８３ａ〜２８３ｄに供給され、スケーリングされたＲｉｎはそれぞれ加算器２８５ａ〜２８５ｄに接続される。各加算器２８５は遅延素子２８７から各遅延されたエラー信号を受信して遅延されたエラー信号をスケーリングされたＲｉｎから減算する。加算器２８５からのエラー信号は遅延素子２８７に供給されて当該エラー信号はサンプリングクロックの半サイクルだけ遅延される。遅延素子２８７ａ〜２８７ｄからの遅延されたエラー信号はそれぞれスイッチ２８９ａ〜２８９ｄに供給される。スイッチ２８９ａ〜２８９ｄはともに接続され、共振器１３５の出力を具備する。図５Ｇに示すように、スイッチ２８３ａ及び２８９ｃはスイッチングクロックの第２の位相だけクロック動作され、スイッチ２８３ｃ及び２８９ａはスイッチングクロックの第３の位相だけクロック動作され、スイッチ２８３ｄ及び２８９ｂはスイッチングクロックの第４の位相だけクロック動作される。以下にクロック信号について詳細に説明する。共振器１３５の全体の伝達関数（ｋｎ ・ｚ−２）／（１＋ｚ−２）である。
【００４７】
図５Ｈは第４パスインタリーブ共振器１３５の簡略化された数学的ブロック図である。入力信号Ｒｉｎは４つの並行な信号パスに供給される。各パスはｚ−１／／２／（１＋ｚ−１／２）の伝達関数をもつ素子２９３を含む。素子２９３はスイッチ２９５及び２９７に直列に接続される。各スイッチは素子２９３の各端部に接続される。スイッチ２９５ａ〜２９５ｄはともに接続され入力信号Ｒｉｎを受信し、スイッチ２９７ａ〜２９７ｄはともに接続され、出力信号Ｒｏｕｔ を提供する。スイッチは上記の位相をもつクロック信号によりクロック動作され、スイッチの隣に配置された丸で囲まれた数字１，２，３あるいは４により識別される。説明を簡単にするために図５Ｈにはゲイン素子は図示されていない。
【００４８】
共振器１３１，１３２，１３３及び１３４は多数のアナログ回路技術によって実装される。例えば、共振器１３１，１３２，１３３及び１３４はアクティブ−ＲＣ、ｇｍ−ＲＣ、そしてＭＯＳＦＥＴ−Ｃなどの連続時間アナログ回路技術によって実現される。共振器１３１，１３２，１３３及び１３４はスイッチトキャパシタやスイッチトカレントなどのサンプルデータアナログ回路によって実現される。アナログ回路技術の選択はΣΔ　ＡＤＣが使用されるアプリケーションの要求に依存する。例示的なＣＤＭＡアプリケーション（１２ビットΣΔ　ＡＤＣが８０ＭＨｚのサンプリングレートで動作する）について、種々の回路技術のパフォーマンスが表２に示されている。
【００４９】
表２−種々のアナログ回路技術のパフォーマンス
【表２】
2004509500.tif 000005
表２に示される回路技術あるいはその均等物の１つを使用してここに記載された機能の実現は本発明の権利範囲に属する。好ましい実施形態において、共振器１３１，１３２，１３３及び１３４は、ＳＮＲ、正確さ、速度そしてコストにおける優れたパフォーマンスを考慮してスイッチトキャパシタ回路技術により実現される。スイッチトキャパシタ回路技術を使用する共振器１３１の設計について以下に詳細に説明する。共振器１３１内で、各遅延素子２００は多くのアナログ回路技術の１つによって実現される。好ましい実施形態において、遅延素子２００は図６Ａに示すようなダブルサンプリングスイッチトキャパシタ遅延回路２１０によって実現される。最適な線形性とノイズパフォーマンスのために、遅延回路２１０は、入力がＲｉｎ＋ とＲｉｎ− を具備し、出力がＲｏｕｔ＋とＲｏｕｔ− を具備する完全な差動回路として実現される。
【００５０】
遅延回路２１０内で、入力信号Ｒｉｎ＋ はスイッチ２２０ａ及び２２４ａを介して２つの信号パスに供給される。スイッチ２２０ａはキャパシタ２２８ａの一端とスイッチ２３６ａに接続される。キャパシタ２２８ａの他の一端はスイッチ２２２ａ及び２３２ａに接続される。スイッチ２２２ａはさらにＡＣグラウンド２０２に接続される。スイッチ２３２ａはさらに増幅器２５０の反転入力に接続され、スイッチ２３６ａはさらに増幅器２５０の非反転入力に接続される。同様にして、スイッチ２２４ａはキャパシタ２３０ａの一端とスイッチ２３８ａに接続される。キャパシタ２３０ａの他の一端はスイッチ２２６ａ及び２３４ａに接続される。スイッチ２２６ａはさらにＡＣグラウンド２０２に接続される。スイッチ２３４ａはさらに増幅器２５０の反転入力に接続され、スイッチ２３８ａはさらに増幅器２５０の非反転入力に接続される。遅延回路２１０は完全な差動回路である。遅延回路２１０の下半分は上半分と同一構成（ミラーイメージ）である。
【００５１】
ＡＣグラウンド２０２はキャパシタをグラウンドにバイパスさせたＤＣバイアス電圧として実現される。ＤＣバイアス電圧はそのノードでの差動信号の中間スケール電圧を決定する。線形性を最良にするために、信号Ｒｉｎ＋ 及びＲｉｎ− は概して増幅器２５０の動作中点の近くにバイアスされる。ある種の回路設計では、差動出力Ｒｏｕｔ＋及びＲｏｕｔ−は入力Ｒｉｎのそれとは異なる最適なＤＣバイアス電圧をもつ。
【００５２】
遅延回路２１０はスイッチングクロックの２つの位相に関して入力信号Ｒｉｎをサンプリングする。図６Ｂにおいて、サンプリングクロックｆｓはスイッチングクロックを獲得するために２で割り算される。例示的な実施形態において、第１のクロック位相φ１をもつクロック信号ＣＬＫ１はバブル（例えばスイッチ２２４ａ）なしに示されているスイッチに供給される。第２のクロック位相φ２をもつクロック信号ＣＬＫ２はバブル（例えばスイッチ２２０ａ）で示されるスイッチに供給される。各クロック信号は５０パーセント未満のデューティサイクルをもつ。クロック信号の最小幅はキャパシタの充電時間によって決定される。ここでキャパシタの充電時間はキャパシタのサイズとスイッチのＯＮ抵抗によって決定される。
【００５３】
図６Ａにおいて、第１のクロック位相φ１の間に、スイッチ２２４ａ及び２２６ａはＯＮに切り替えられ、キャパシタ２３０ａは入力信号Ｒｉｎ＋ により充電される。第２のクロック位相φ２の間に、スイッチ２２４ａ及び２２６ａはＯＦＦに切り替えられ、スイッチ２３４ａ及び２３８ａはＯＮに切り替えられて、キャパシタ２３０ａの両端の電圧は出力Ｒｏｕｔ＋に供給される。キャパシタ２３０ａは第１のクロック位相φ１の間に充電され、第２のクロック位相φ２の間に出力Ｒｏｕｔ＋に供給される。従って、遅延回路２１０によって供給された遅延は、１／２スイッチングクロックサイクルすなわち１サンプリングクロックサイクルである。同様にして、キャパシタ２２８ａは第２のクロック位相φ２の間に充電されて第１のクロック位相φ１の間に出力Ｒｏｕｔ＋に供給される。２つの信号パス（第１はキャパシタ２３０ａを介し、第２はキャパシタ２２８ａを介する）は異なるクロック位相により動作し、増幅器２５０のみを共有する。
【００５４】
ダブルサンプリングスイッチトキャパシタ回路を使用することにより、入力信号Ｒｉｎは２つの信号パスを介して、スイッチングクロックの両方の位相について出力Ｒｏｕｔ に供給され、スイッチがサンプリングクロックの半分（ｆｓ／２）でＯＮ及びＯＦＦされるとしても、サンプリングクロック周波数ｆｓでＲｉｎがサンプリングされることになる。ダブルサンプリングスイッチトキャパシタ回路はスイッチがサンプリング周波数の１／２でクロック動作することを可能にし、これによって、キャパシタ及び増幅器が最終値に安定化するまでにより多くの時間をもつことを可能にする。スイッチトキャパシタ回路の動作速度は回路において使用される増幅器の安定化時間（ｓｅｔｔｌｉｎｇ ｔｉｍｅ）によって決定されるので、スイッチングクロックの両位相の間に同じ増幅器を使用することはより高速に安定化する増幅器を必要とせずにサンプリングレートを２だけ増大させる。
【００５５】
しかしながら、ダブルサンプリングスイッチトキャパシタ回路はパスの不整合に反応しやすい。ΣΔ　ＡＤＣの第１のサンプリングステージにおける不整合は出力サンプルの劣化を引き起こす。次のステージの不整合はノイズ整形されるので劣化が目立つことはない。キャパシタにおける不整合あるいは不均一なクロック位相による不整合などの、２つの信号パス間の不整合は第１のステージにおいて入力信号のイメージを生成し、これは出力サンプルに現れる。良好な回路設計規則を使用することによって、キャパシタ不整合は１パーセントあるいはそれ以下に減らすことができ、イメージの振幅を−４０ｄＢあるいは入力信号の振幅以下にまで最小化する。スイッチングクロックは不均一なクロック位相を最小化するように設計される。一方、第１のサンプリングステージはスイッチングクロックを獲得するための２による割り算に先だって、マスタクロックによってクロック動作される。きれいな外部クロック源を使用することによってクロックジッタを低減することができる。この構成は増幅器の負荷が小さいのでシングルサンプリング構成よりも高速な安定化時間をもつ。
【００５６】
４．バンドパスＭＡＳＨ４−４　ＡＤＣの設計
図４において、各ループ１１０は２つの共振器部１２０を具備する。各共振器部１２０は加算器１２８と共振器１３０とを具備する。共振器１３０は図５Ｂに示されるような遅延セル共振器１３１として実現される。各遅延セル共振器１３１は２つの遅延素子２００を具備する。各遅延素子２００は図６Ａに示すようなダブルサンプリングスイッチトキャパシタ遅延回路２１０によって実現される。
【００５７】
図７Ａは共振器部１２０を実現するダブルサンプリングスイッチトキャパシタ遅延回路２１０を示す図である。共振器回路１２１は遅延素子と加算器回路１９２と遅延回路３１０を具備する。回路３００は加算器１２８、ゲイン素子１９２、加算器１９４、そして遅延素子２００ａ（図４及び図５Ｂを参照）を組み込んでいる。遅延回路３１０は遅延素子２００ｂを実現する。
【００５８】
図７Ａにおいて、回路３００内では、入力信号Ｖｉｐは２つの信号パスに供給される。第１の信号パスはスイッチ３２４ａを通る。スイッチ３２４ａはキャパシタ３３０ａの一端とスイッチ３１４ａとに接続される。キャパシタ３３０ａの他の一端はスイッチ３２６ａ及び３３４ａに接続される。スイッチ３２６ａはさらにＡＣグラウンド２０２に接続され、スイッチ３３４ａはさらに増幅器３５０ａの反転入力に接続される。スイッチ３１４ａは以下に説明する量子化器出力Ｙｐφ１に接続される。スイッチ３２６ａ及び３３４ａはキャパシタ３３８ａの一端に接続される。スイッチ３３８ａはさらに増幅器３５０ａの非反転出力に接続される。スイッチ３４４ａはさらに遅延回路３１０内で増幅器３５０ｂの反転出力に接続される。
【００５９】
回路３００における第１の信号パスの動作について以下に説明する。第１のクロック位相φ１の間に、スイッチ３２４ａ及び３２６ａはＯＮに切り替えられ、キャパシタ３３０ａは入力信号Ｖｉｐによって充電される。第２のクロック位相φ２の間に、スイッチ３２４ａ及び３２６ａはＯＦＦに切り替えられ、スイッチ３１４ａ、３３４ａ、３３８ａはＯＮに切り替えられる。入力信号Ｙｘｐφ１及びキャパシタ３３０ａの両端の電圧はキャパシタ３３０ａ及び３１８ａ（Ｃｓ／Ｃｆ）によってスケーリングされて増幅器３５０ａの非反転出力に供給される。さらに第１のクロック位相φ１の間に、スイッチ３４４ａはＯＮに切り替えられ、増幅器３５０ｂの反転出力からの信号はフィードバックされてキャパシタ３１８ａを充電する。キャパシタ３１８ａ両端の電圧は第２のクロック位相φ２の間に増幅器３５０ａの非反転出力で反映される。
【００６０】
上記の議論は回路接続と回路３００内の第１の信号パスの動作を説明するものである。第２の信号パスに対しても同一の回路が提供され、第２の信号パスはスイッチがスイッチングクロックの交代する位相でクロック動作する点を除いて第１の信号パスと同じ方法で動作する。すなわち、入力信号Ｖｉｐはスイッチングクロックの両方の位相について増幅器３５０ａの出力に供給され、これによって入力信号はサンプリングレートでサンプリングされることになる。
【００６１】
回路３００は完全な差同回路である。反転入力信号Ｖｉｎに対して同一の回路が提供される。回路３００の下半分は上半分のミラーイメージである。
【００６２】
回路３００は加算器１２８、ゲイン素子１９２そして加算器１９４（図４及び図５Ｂを参照）の機能を含む。加算器１９４の機能はスイッチ３４２及び３４４によって提供され、第２の遅延素子の出力をそれぞれキャパシタ３１６及び３１８に接続する。電圧Ｖｏｎは第１のクロック位相φ１の間にキャパシタ３１８ａに記憶され、第２のクロック位相φ２の間にＶｂの電圧から減算される。加算器１２８の機能はスイッチ３１２及び３１４によって提供され、量子化出力をそれぞれキャパシタ３２８及び３３０に接続する。量子化器出力電圧Ｙｐφ１は第２のクロック位相φ２の間にキャパシタ３３０ａに供給され、Ｖｂでの電圧に加算される。
【００６３】
遅延回路３１０は図６Ａに示される遅延回路２１０と同一であり、遅延回路２１０に対して上記したのと同じ方法により動作する。遅延回路３１０は回路３００からの出力を１／２スイッチングクロックサイクルすなわち１サンプリングクロックサイクルだけ遅延させる。増幅器３５０ｂからの出力は共振器回路１２１の出力を具備する。
【００６４】
共振器回路１２１はＶｉｐからＶｏｐまでの以下の伝達関数を有する。
【００６５】
【数２】
2004509500.tif 000006
Ｙｘｐφ１からＶｏｐへの伝達関数は−ＨＲ （ｚ）である。この取り決めにおいて、Ｙｘは第１（ｘ＝１）または第２（ｘ＝２）ループからの量子化出力を表わし、ｐまたはｎは（＋）または（−）信号を表し、φ１またはφ２は量子化出力のクロック位相を表わす。Ｙｘｐφ１からＶｏｐへの電圧ゲインは−Ｃｓ／Ｃｆ（キャパシタ３３０ａとキャパシタ３１８ａとの比）である。すなわち、ゲイン素子１９２のゲインはｋｎ ＝Ｃｓ／Ｃｆとして設定される。
【００６６】
共振器回路１２１によって各共振器部１２０を実現したので、図４に示すＭＡＳＨ　ＡＤＣ１００は、図８に示すような第８次バンドパスＭＡＳＨ４−４　ＡＤＣ１０１として実現される。図４における各共振器部１２０は図８に示すようなダブルサンプリングスイッチトキャパシタ共振器回路１２１によって置き換えられる。共振器回路１２１内で、遅延回路３１０から回路３００へのフィードバックは説明を簡単にするために省略している。また、図４に示されているノイズキャンセレーションロジック１６０は説明を簡単にするために図８には示していない。
【００６７】
図４に示す量子化器１４０ａは２つの同時コンパレータ３９０ａ及び３９０ｂを具備する量子化器１４１ａによって実現される。コンパレータ３９０ａは第１の位相φ１をもつＣＬＫ１によってクロック動作され、コンパレータ３９０ｂは第２の位相φ２（図６Ｂを参照）をもつＣＬＫ２によってクロック動作される。コンパレータ３９０ａ及び３９０ｂへの差動入力は回路３００ｂの出力によって提供される。これは量子化器１４１ａは１／２スイッチングクロックサイクルの遅延を有しているからである。量子化器１４１ａへの入力は１／２スイッチングクロックサイクルの遅延を提供する遅延回路３１０ｂの前段でとられる。このような方法により接続すると、量子化器１４１ａは時間軸上で適切に整列する。各コンパレータ３９０は差動出力を提供する。コンパレータ３９０ｂは差動出力信号Ｙ１ｐφ１及びＹ１Ｎφ２を提供し、コンパレータ３９０ｂは差動出力信号Ｙ１ｐφ２及びＹ１ｎφ２を提供する。Ｙ１として略称される４つの量子化器出力は図４及び図８に示すように回路３００ａ、３００ｂ、及び１５１に供給される。
【００６８】
図４及び図８において、フィードフォワードゲイン素子１５０は回路設計を簡単にするために回路３００ｃ内に組み込まれる。図４において、共振器１３０ｂの出力（Ｖ２）からＸ２へのゲインは１／ｋ１ ｋ２ Ｇであり、量子化器１４０ａの出力（Ｙ１）からＸ２へのゲインは−ｈ／Ｇである。フィードフォワードゲイン素子１５０の全体の伝達関数は、Ｘ２＝Ａｖ１・Ｖ２−Ａｖ２・Ｙ１として計算される。ここでＡｖ１＝１／ｋ１ ｋ２ Ｇ及びＡｖ２＝ｈ／Ｇである。
【００６９】
バンドパスＭＡＳＨ４−４　ＡＤＣ１０１のゲインｋ１ 、ｋ２ 、ｈ、Ｇは最適なＳＮＲ及び回路実装の容易さを考慮して選択される。混合されたアナログ及びデジタル設計シミュレーションツールを使用することにより、次の例示的な値がゲインに対して選択される。
【００７０】
ｋ１ ＝０．５、ｋ２ ＝０．５、ｈ＝２、Ｇ＝４　　　　　　　　（４）
ゲインｋ１ 、ｋ２ 、ｈ、Ｇに対する他の値もまた使用されるが、これらも本発明の権利範囲に属する。式（４）に示されるゲイン値、３２のオーバサンプリング比、を使用することにより、ＳＮＲ対入力信号レベルが図９にプロットされる。ピークＳＮＲは９０ｄＢを超える。
【００７１】
図７Ｂは例示的なフィードフォワードゲイン回路１５１を示す図である。回路３００ｃに関連してフィードフォワードゲイン素子１５０を実装している。量子化器１４１ａ（図８参照）からの量子化器出力Ｙ１ｐφ２、Ｙ１ｐφ１、Ｙ１ｎφ１及びＹ１ｎφ２はそれぞれスイッチ３７２ａ、３７６ａ、３７６ｂ及び３７２ｂに供給される。スイッチ３７２ａ、３７６ａ、３７６ｂ及び３７２ｂは図７Ａにおける共振器回路１２１内でそれぞれノードＶａ、Ｖｂ及びＶｃ、Ｖｄに接続されているキャパシタ３８０ａ、３８２ａ、３８２ｂ及び３８０ｂの一端に接続されている。キャパシタ３８０ａ、３８２ａ、３８２ｂ及び３８０ｂの他の一端はスイッチ３７４ａ及び３８４ａ、３７８ａ及び３８６ａ、３７８ｂ及び３８６ｂそして３７４ｂ及び３８４ｂにそれぞれ接続されている。スイッチ３７４ａ、３７８ａ、３７８ｂ、３７４ｂ、３８４ａ、３８６ａ、３８６ｂ及び３８４ｂはさらにＡＣグラウンド２０２に接続される。
【００７２】
ゲイン値Ａｖ１及びＡｖ２はフィードフォワードゲイン回路１５１に組み込まれる。式（４）からのｋ１ ＝０．５、ｋ２ ＝０．５、ｈ＝２及びＧ＝４の値を使用することによって、ゲイン値はＡｖ１＝１．０及びＡｖ２＝０．５になる。図７Ａ及び７Ｂにおいて、量子化器１４１ａの出力Ｙ１ｐφ１から増幅器３５０ａの非反転出力へのゲインは、キャパシタ３８２ａ及び３１８ａの比率（すなわち、Ａｖ２＝Ｃｑ／Ｃｆ＝０．５）によって決定される。したがって、キャパシタ３８２ａのキャパシタンスはキャパシタ３１８ａの値の１／２に合成される。図８において、共振器回路１２１ｂの出力Ｖ２ｐ（図７ＡにおけるＶｐに対応する）から増幅器３５０ａの非反転出力へのゲインは、キャパシタ３３０ａ及び３１８ａの比率（すなわち、Ａｖ１＝Ｃｓ／Ｃｆ＝１．０）によって決定される。すなわち、キャパシタ３３０ａの値はキャパシタ３１８ａと同じキャパシタンスに合成される。しかしながら、キャパシタ３３０ａ及び３１８ａはゲイン素子１９２（図５Ｂを参照）をもまた実現する。例示的な実施形態において、ゲインは式（４）に示されるようにｋｎ ＝ｋ１ ＝ｋ２ ＝０．５となる。したがって、キャパシタ３３０ａはキャパシタ３１８ａのキャパシタンスの１／２に選択される。
【００７３】
例示的な実施形態において、図４におけるノイズキャンセレーション回路１６０はデジタルロジックにおいて実現される。第８次のバンドパスＭＡＳＨ　ΣΔ　ＡＤＣの場合、遅延素子１７２はｚ−４ の伝達関数を有し、縦列接続された４つのＤフリップフロップと、設計と、当業界でよく知られた実装によって実現される。素子１６８の伝達関数は、Ｎ（ｚ）＝（１＋ｚ−２）２ であり、２つの加算器と４組のＤフリップフロップで実現され、それの実現方法は当業界でよく知られている。
【００７４】
上記したように、ダブルサンプリングスイッチトキャパシタ回路はパスの不整合に感応する。しかしながら、第１のサンプリングステージに続くステージにおけるパスの不整合はノイズ整形されるので目立ったイメージを引き起こさない。図８において、図７Ａで示されている遅延素子及び加算器回路３００ａ内で、入力サンプリングキャパシタ３２８及び３３０のみがキャパシタ値の不整合に感応し、かつ、入力サンプリングスイッチ３２０、３２２、３２４及び３２６のみがスイッチングクロックの不均一なクロック位相に感応する。パスの不整合は回路設計技術及び以下に述べる方法によって最小に抑えることができる。
【００７５】
図３Ｄにおいて、バンドパスＭＡＳＨ４−４　ＡＤＣ１０１は、ｆｓ／４の周囲のスペクトル成分がＤＣ及びｆｓ／２のほうへ押し出されるように量子化ノイズのノイズ整形を提供する。最適なパフォーマンスのために、サンプリングされる入力信号はｆｓ／４の近くに配置される。アンダサンプリングへのアプリケーションでは、入力信号がサンプリング周波数よりも高いＩＦに集中するとともに、入力信号をＩＦから低い周波数にダウンコンバートするのにサンプリングのエイリアシング特性が使用されるので、入力信号は、ＩＦ＝（２ｎ＋１）・ｆｓ／４の近くに配置される。ここで、ｎはゼロよりも大きいかあるいはゼロに等しい。
【００７６】
５．　他のバンドパス共振器設計
バンドパス共振器は種々の他の構造によって合成され、そのうちの３つは図５Ｃ−５Ｅに示されている。例示的な実施形態において、図５Ｃにおける損失なし離散積分器（ＬＤＩ）共振器１３２は、図１０ＡにおけるシングルサンプリングスイッチトキャパシタＬＤＩ共振器回路４０２によって実現され、図５Ｄにおけるフォワードオイラ（ＦＥ）共振器１３３は図１０ＢにおけるシングルサンプリングスイッチトキャパシタＦＥ共振器回路４０３によって実現され、図５Ｅにおける２パスインタリーブ共振器１３４は図１０Ｃにおける疑似２パススイッチトキャパシタ共振器回路５０２と、図１０Ｅ−１０Ｆにおける２つの独立したパスの共振器回路５０３によって実現される。これらは共振器１３２、１３３、１３４の例示的な実装である。表２に示された回路技術を使用する他の実装は本発明の権利範囲に属する。
【００７７】
シングルサンプリングスイッチトキャパシタ回路は図１０Ａに示される。ＬＤＩ共振器回路４０２の第１の部分内で、入力信号Ｖｉｐはスイッチ４１４ａに供給される。スイッチ４１４ａはキャパシタ４２２ａの一端とスイッチ４１８ａに接続される。キャパシタ４２２ａの他の一端はスイッチ４２４ａ及び４２６ａに接続される。スイッチ４１８ａ及び４２４ａはＡＣグラウンド２０２に接続される。スイッチ４２６ａ、４３０ａ及びキャパシタ４３６ａの一端は増幅器４５０ａの反転入力に接続される。スイッチ４４０ａはＡＣグラウンド２０２に接続され、スイッチ４４４ａは増幅器４５０ａの非反転出力に接続される。スイッチ４３０ａはスイッチ４３２ａ及びキャパシタ４３４ａの一端に接続される。キャパシタ４３４ａの他の一端はスイッチ４３８ａ及び４４２ａに接続される。スイッチ４３２ａ及び４３８ａはさらにＡＣグラウンド２０２に接続され、スイッチ４４２ａは増幅器４５０ａの非反転出力に接続される。
【００７８】
第１の部分と同じ第２の部分は、第１の部分と縦列接続されている。第２の部分の出力は第１の部分にフィードバックされる。増幅器４５０ｂの反転出力はスイッチ４１２ａに接続される。スイッチ４１６ａはさらにＡＣグラウンド２０２に接続される。キャパシタ４２０ａの他の一端はスイッチ４２４ａ及び４２６ａに接続される。ＬＤＩ共振器回路４０２は完全な差動回路である。ＬＤＩ共振器回路４０２の下半分は上半分のミラーイメージである。増幅器４５０ｂの出力は共振器回路４０２の出力を具備する。
【００７９】
ＬＤＩ共振器回路４０２はサンプリング周波数でクロック動作する。ＬＤＩ共振器回路４０２はサンプリング周波数とキャパシタ比の関数である共振器周波数を有する。ＬＤＩ共振器回路４０２の伝達関数は
【数３】
2004509500.tif 000007
ここでＣｓ＝Ｃｈ＝Ｃｉ及びβ＝Ｃｆ／Ｃｓである。ベータを変更することによって、ＬＤＩ共振器を使用するΣΔ　ＡＤＣに対するノイズ伝達関数Ｈ（ｚ）のゼロは、ｆｓ／４の周囲に拡散される。ＬＤＩ共振器回路４０２は、キャパシタ不整合に対する感応のために１６よりも大きいオーバサンプリング比に対しては効果的でない。
【００８０】
シングルサンプリングスイッチトキャパシタ回路を使用するＦＥ共振器１３３の実装は、図１０Ｂに示される。ＦＥ共振器回路４０３の第１の部分内で、入力信号Ｖｉｐはスイッチ４７２ａに供給される。スイッチ４７２ａはキャパシタ４７６ａの一端及びスイッチ４７４ａに接続される。キャパシタ４７６ａの他の一端はスイッチ４７８ａ、４８２ａ及びキャパシタ４８０ａの一端に接続される。スイッチ４７４ａ及び４７８ａはさらにＡＣグラウンド２０２に接続される。スイッチ４８２ａはさらに増幅器４９０ａの反転入力に接続される。キャパシタ４８４ａは増幅器４９０ａの反転入力及び非反転出力に接続される。
【００８１】
第１の部分と同じ第２の部分は、第１の部分と縦列接続されている。増幅器４９０ｂの反転出力はスイッチ４８８ｃに接続される。スイッチ４８８ｃはスイッチ４８６ｃ及びキャパシタ４８０ａ及び４８０ｃの他の一端に接続される。スイッチ４８６ｃはさらに、ＡＣグラウンド２０２に接続される。ＦＥ共振器回路４０３は完全な差動回路である。ＦＥ共振器回路４０３の下半分は上半分のミラーイメージである。増幅器４９０ｂの出力は共振器回路４０３の出力を具備する。
【００８２】
ＦＥ共振器回路４０３はサンプリング周波数でクロック動作する。ＦＥ共振器回路４０３はサンプリング周波数及びキャパシタ比の関数である。ＦＥ共振器回路４０３の伝達関数は
【数４】
2004509500.tif 000008
ここで、Ｃｆ１＝Ｃｆ２＝Ｃｆ、Ｃｓ１＝Ｃｓ２＝Ｃｉ１＝Ｃｉ２＝Ｃｉそして、β＝Ｃｆ／Ｃｉである。βを変更することによってＦＥ共振器を使用するΣΔ　ＡＤＣに対するノイズ伝達関数Ｈ（ｚ）のゼロは、ｆｓ／４の周りに拡散される。ＦＥ共振器回路４０３はＬＤＩ共振器回路４０２よりも高速な安定化時間を有する。
【００８３】
疑似２パスシングルサンプリングスイッチトキャパシタ回路を使用する２パスインタリーブ共振器１３４の実装は図１０Ｃに示される。共振器回路５０２内で、入力信号Ｖｉｐはスイッチ５１２ａに供給される。スイッチ５１２ａはキャパシタ５１６ａの一端及びスイッチ５１４ａに接続される。キャパシタ５１６ａの他の一端はスイッチ５１８ａ及び５２０ａに接続される。スイッチ５１４ａ及び５１８ａはさらにＡＣグラウンド２０２に接続される。スイッチ５２０ａ及び５２４ａ及びキャパシタ５３４ａの他の一端はスイッチ５４０ａ及び５４６ａに接続される。スイッチ５４０ａはさらにＡＣグラウンド２０２に接続され、スイッチ５４６ａはさらに増幅器５５０の非反転出力に接続される。スイッチ５２４ａはさらにスイッチ５２２ａ、５２６ａ、５２８ａに接続される。スイッチ５２２ａはさらに増幅器５５０の非反転入力に接続される。スイッチ５２６ａ及び５２８ａはさらにそれぞれキャパシタ５３０ａ及び５３２ａの一端に接続される。キャパシタ５３０ａの他の一端はスイッチ５３６ａ及び５４２ａに接続される。キャパシタ５３２ａの他の一端はスイッチ５３８ａ及び５４４ａに接続される。スイッチ５３６ａ及び５３８ａはさらにＡＣグラウンド２０２に接続され、スイッチ５４２ａ及び５４４ａはさらに増幅器５５０の非反転出力に接続される。共振器回路５０２は完全な差動回路である。共振器回路５０２の下半分は上半分のミラーイメージである。増幅器５５０の出力は共振器回路５０２の出力を具備する。
【００８４】
共振器回路５０２はサンプリング周波数でクロック動作する。共振器回路５０２はサンプリング周波数及びキャパシタ比の関数である共振器周波数を有する。共振器回路５０２の利点は、２つの遅延に対して１つの増幅器５５０のみが必要となることである。欠点は、８つのクロック位相が必要であり、共振器回路５０２をサンプリング周波数で動作させる必要があることである。共振器回路５０２に対して要求されるクロック信号が図１０Ｄに示される。共振器回路５０２の伝達関数は
【数５】
2004509500.tif 000009
２パスインタリーブ共振器１３４はさらに図１０Ｅ−１０Ｆに示される２つの独立したパスのシングルサンプリングスイッチトキャパシタ回路を使用して実装される。共振器回路５０３ａ内で、入力信号Ｖｉｐはスイッチ５６２ａに供給される。スイッチ５６２ａはキャパシタ５６６ａの一端及びスイッチ５６４ａに接続される。キャパシタ５６６ａの他の一端はスイッチ５６８ａ及び５７０ａに接続される。スイッチ５６４ａ及び５６８ａはさらにＡＣグラウンド２０２に接続される。スイッチ５７９ａ及びキャパシタ５７８ａの一端は増幅器５９０ａの反転入力に接続される。キャパシタ５７８ａの他の一端は増幅器５９０ａの非反転出力に接続される。スイッチ５７４ａは増幅器５９０ａの非反転入力に接続される。スイッチ５７４ａはさらにスイッチ５７２及びキャパシタ５７６ａの一端に接続される。キャパシタ５７６ａの他の一端はスイッチ５８０ａ及び５８２ａである。スイッチ５７２ａ及び５８０ａはさらにＡＣグラウンド２０２に接続される。スイッチ５８２ａはさらに増幅器５９０ａの非反転出力に接続される。増幅器５９０ａの非反転出力はスイッチ５８４ａに接続される。スイッチ５８４ａの他の一端は出力信号Ｖｏｐを具備する。
【００８５】
共振器回路５０３ａは完全な差動回路である。共振器回路５０３ａの下半分は上半分のミラーイメージである。共振器回路５０３ａは入力信号の１つの信号パスを具備する。同じ共振器回路５０３ｂは第２の信号パスを具備する。共振器回路５０３ｂは共振器回路５０３ａと同じ方法に接続されるがスイッチは交替するクロック位相に関して動作する。
【００８６】
共振器回路５０３はサンプリング周波数の１／２でクロック動作する。共振器回路５０３はサンプリング周波数及びキャパシタ比の関数である共振周波数を有する。共振器回路５０３は高速な安定化時間を有する。しかしながら、２つの独立したパスのためにパス整合を維持することは困難である。共振器回路５０３の伝達関数は、
【数６】
2004509500.tif 000010
６．マルチサンプリングバンドパス共振器の設計
本発明のダブルサンプリングスイッチトキャパシタバンドパス共振器回路はさらにマルチサンプリング回路にまで拡張可能である。例示的なクワドループルサンプリングスイッチトキャパシタ共振器回路８０２を示す図は図１０Ｇに示されている。図１０Ｇは共振器回路８０２の上半分のみを示す。差動入力のＶｉｎが適用される下半分は上半分と同じ構成であり、説明を簡単にするために図示していない。
【００８７】
共振器回路８０２内で、入力信号Ｖｉｐは第１の信号パスからスイッチ８２０ａの、４つの信号パスに供給される。スイッチ８２０ａはキャパシタ８２４ａの一端とスイッチ８２６ａに接続される。スイッチ８２６ａは量子化器出力Ｙｘｐφ１に接続される。キャパシタ８２４ａの他の一端はスイッチ８２２ａ及び８３０ａ及びキャパシタ８２８ａの一端に接続される。スイッチ８２２ａはさらにＡＣグラウンド２０２に接続され、スイッチ８３０ａはさらに増幅器８５０ａの反転入力に接続される。キャパシタ８２８ａの他の一端はスイッチ８３２ａ及び８３４ａに接続される。スイッチ８３２ａはさらに増幅器８５０ａの非反転出力に接続され、スイッチ８３４ａはさらに増幅器８５０ａの反転出力に接続される。
【００８８】
共振器回路８０２の第１の信号パスの動作を以下に説明する。クロック位相φ１の間に、スイッチ８２０ａ及び８２２ａはＯＮ状態に切り替えられ、キャパシタ８２４ａは入力信号Ｖｉｐにより充電される。第３のクロック位相φ３の間に、スイッチ８２０ａ及び８２２ａはＯＦＦ状態に切り替えられ、スイッチ８２６ａ、８３０ａ及び８３４ａはＯＮ状態に切り替えられる。信号Ｙｘｐφ１及びキャパシタ８２４ａの両端の電圧はキャパシタ８２４ａ及び８２８ａの比（Ｃｓ／Ｃｆ）によってスケーリングされ、増幅器８５０ａの非反転出力に供給される。また第１のクロック位相φ１の間に、スイッチ８３２ａはＯＮ状態に切り替えられ、増幅器８５０ａの反転出力からの信号はフィードバックされてキャパシタ８２８ａを充電する。キャパシタ８２８ａの両端の電圧は第３のクロック位相φ３の間に増幅器８５０ａの非反転出力で反映される。増幅器８５０ａ及び８５０ｂからの非反転出力はそれぞれ、出力Ｖｏｐ１３及びＶｏｐ２３を具備し、次の共振器部へと供給される。
【００８９】
他の３つの信号パスは図１０Ｇに示すのと同じ方法により接続される。他の３つの信号パスもまた第１の信号パスと同じ手順で動作する。しかしながら、他の３つの信号パスにおけるスイッチは、図１０Ｈに示されるのと異なる位相をもつスイッチングクロックにより切り替えられる。すなわち、共振器回路８０２における各スイッチは４サンプリングクロックサイクル毎にＯＮ及びＯＦＦ状態に切り替えられる。このことは増幅器８５０が最終値に安定化するまでにより多くの時間をもつことを可能にする。一方では、特定されたパフォーマンスを持つ増幅器がスイッチング周波数の４倍で効果的にサンプリングされるΣΔ　ＡＤＣを実装するのに使用される。しかしながら、キャパシタ値の不整合、スイッチングクロックの不均一なクロック位相、増幅器の不整合によるパスの不整合はＡＤＣ出力にイメージを引き起こす可能性がある。
【００９０】
７．マルチサンプリングΣΔ　ＡＤＣの設計
図１１はＮサンプリングをサポートするマルチサンプリングΣΔ　ＡＤＣ１０２の特定された実施形態のブロック図である。ここでＮは２、４、８、あるいは任意の整数である。ΣΔ　ＡＤＣ１０２は、ループフィルタの設計に応じて、第８次バンドパスＭＡＳＨ４−４　ＡＤＣ、第４次ローパスＭＡＳＨ２−２　ＡＤＣあるいは他のタイプ及び次数のΣΔ　ＡＤＣを実装する。低次数のΣΔ　ＡＤＣはループ部１２２ａ、１２２ｂ及び量子化器１４２ａからなる第１のループあるいはループ部１２２ｃ、１２２ｄ及び量子化器１４２ｂからなる第２のループのみを使用して設計される。より高次のΣΔ　ＡＤＣはさらなるループ及び／またはループ部（図１１に図示せず）を使用して設計される。
【００９１】
図１１に示すように、差動入力信号Ｖａｄｃはループ部１２２ａに供給される。ループ部１２２ａの出力はループ部１２２ｂの入力に接続され、ループ部１２２ｂの出力は量子化器１４２ａの入力に接続される。量子化器１４２ａの出力は第１のループの出力を具備し、ループ部１２２ａ及び１２２ｂ及びフィードフォワードゲイン回路１５２に供給される。第２のループは第１のループと同様に構成される。ループ部１２２ｂの出力及びフィードフォワードゲイン回路１５２の出力はループ部１２２ｃの入力に供給される。ループ部１２２ｃの出力はループ部１２２ｄの入力に接続され、ループ部１２２ｂの出力は量子化器１４２ｂの入力に接続される。量子化器１４２ｂの出力は第２のループの出力を具備し、ループ部１２２ｃ及び１２２ｄに供給される。
【００９２】
マルチプルループが動作されるとき、各ループの出力は、ΣΔ　ＡＤＣ出力を提供するために当該ループ出力を合成するノイズキャンセレーションロジック（図１１に図示せず）に供給される。ノイズキャンセレーションロジックは図４に示すノイズキャンセレーションロジック１６０と同様に実現される。
【００９３】
各ループ部１２２は遅延回路３１１に接続された加算器３０１を含む。各加算器３０１は、量子化器出力ＹｘＮ（ここでｘはループ番号を示し、図１１では１または２である）をループ部入力（ＶａｄｃまたはＶｙ、ｙはループ番号を示し、図１１では１、２、または３である）から減算する。第２ループにおける第１のループ部の加算器３０１ｃはフィードフォワードゲイン回路１５２からの出力を受信して合成する。遅延回路３１１は所望の伝達関数（例えばローパスフィルタ、共振器、あるいは他の関数）を実装する。遅延回路３１１はＮサンプリング回路によって実装されるが、ある種の実施形態によれば、スイッチトキャパシタアナログ回路を使用して実装される。各加算器３０１は以下に説明するように、関連する遅延回路３１１内に集積される。
【００９４】
図１２Ａは、バンドパスΣΔ　ＡＤＣを実装するのに使用されるクワドループルサンプリング共振器回路９００の特定の実施形態を示す図である。共振器回路９００は４つのパスを含み、しばしば４パス共振器と呼ばれる。共振器回路９００は図１１における１ループ部１２２の加算器３０１及び遅延回路３１１を実行するのに使用される。わかりやすさのために、共振器回路９００はシングルエンド回路として示されている。しかしながら、共振器は概して線形性とノイズパフォーマンスを改善するために差動回路として実現される。差動回路の実装の場合、同様の組のスイッチ及びキャパシタが、図７Ａにおける共振器回路１２１に対して示されるのと同じ手順によって増幅器の非反転入力に接続される、相補的信号パスに対して供給される。
【００９５】
図１２Ａに示すように、入力信号Ｖｉｐは４つの信号パスに供給される。第１及び第２の信号パスは増幅器９５０ａを介して供給され、第３及び第４の信号パスは増幅器９５０ｂを介して供給される。信号パスの出力はともに接続され、出力信号Ｖｏｐを提供する。
【００９６】
第１の信号パスにおいて、スイッチ９２０ａの一端は入力信号Ｖｉｐを受信し、スイッチ９２０ａの他の一端はスイッチ９１２ａ及びキャパシタ９２８ａの一端に接続される。スイッチ９１２ａの他の一端は量子化器（Ｙｘφ１）からの出力を受信し、キャパシタ９２８ａの他の一端はノードＶａに接続される。スイッチ９２２ａはノードＶａ及びＡＣグラウンド２０２間に接続され、スイッチ９３２ａはノードＶａと増幅器９５０ａの反転入力間に接続される。キャパシタ９１６ａの一端はノードＶａに接続され、キャパシタ９１６ａの他の一端はスイッチ９３６ａ及び９４２ａの一端に接続される。増幅器９５０ａの出力はスイッチ９３６ａの他の一端とインバータ９４４ａの入力とに接続される。インバータ９４４ａの出力はスイッチ９４２ａの他の一端に接続される。第２、第３及び第４の信号パスはそれぞれ図１２Ａに示すような第１の信号パスと同じ手順により構成される。
【００９７】
共振器回路９００におけるスイッチの各々はサンプリングクロックの４つの位相の１つによってクロック動作される。各スイッチに対するクロック位相はスイッチの隣に配置された丸で囲まれた数字１、２、３、あるいは４によって識別される。
【００９８】
共振器回路９００もまた図１１に示す加算器３０１の加算機能を実装する。サンプリングクロックの４つの位相に対する量子化器出力Ｙｘφ１、Ｙｘφ２、Ｙｘφ３及びＹｘφ４（ｘはループ番号を示し、すなわち１または２である）はそれぞれ、スイッチ９１２ａ、９１２ｂ、９１２ｃ及ぶ９１２ｄに供給される。ループ部１２２ｃにおいて、フィードフォワードゲイン回路１５２からの４つの出力はノードＶａ、Ｖｂ、Ｖｃ及びＶｄに供給される。この相互接続は共振器回路１２１について上記したのと同様である。
【００９９】
図１２Ｂは量子化器９６０の実施形態を示す図である。量子化器９６０は図１１における量子化器１４２ａ及び１４２ｂを実装するのに使用される。量子化器９６０はクワドループルサンプリング共振器回路に関連した使用のために設計され、４つのシンクロナスコンパレータ９６２ａ〜９６２ｄを含む。コンパレータ９６２ａ〜９６２ｄの非反転入力は共に接続され、ループ部出力Ｖｏｐである量子化器入力信号を受信する。コンパレータ９６２ａ〜９６２ｄの反転入力はともに接続されるとともにＡＣグラウンド２０２に接続される。各コンパレータ９６２はサンプリングクロックの４つの位相の１つによってクロック動作され、それぞれの出力を提供する。特に、コンパレータ９６２ａは第１のクロック位相を持つクロック信号ＣＬＫ１によってクロック動作され、量子化器出力Ｙφ１を提供し、コンパレータ９６２ｂは第１のクロック位相をもつクロック信号ＣＬＫ２によってクロック動作され、量子化器出力Ｙφ２を提供し、コンパレータ９６２ｃは第３のクロック位相をもつクロック信号ＣＬＫ３によってクロック動作され、量子化器出力Ｙφ３を提供し、コンパレータ９６２ｄは第４のクロック位相をもつクロック信号ＣＬＫ４によってクロック動作され、量子化器出力Ｙφ４を提供する。４つの量子化器出力Ｙφ１、Ｙφ２、Ｙφ３及びＹφ４は図１１では量子化器が第１あるいは第２のループに配置されているかによりＹ１ＮまたはＹ２Ｎと略称される。
【０１００】
図１１に示す実施形態において、量子化器１４２ａ及び１４２ｂに対するクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３及びＣＬＫ４は遅延素子３１１ａ〜３１１ｄに供給されるクロック信号とはわずかに遅延される。このわずかな遅延は量子化器１４２を実装するのに使用されるコンパレータのセットアップ時間を表す。また、アーキテクチャにより、量子化器タイミングに対してフル遅延あるいはハーフ遅延が割り当てられる。シングルの特定のクロックサイクル内で、各量子化器は入力信号について決定を行い、入力信号を示すデータ値を提供し、このデータ値をループ内の遅延素子（複数）にフードバックされる。
【０１０１】
わかりやすさのために、量子化器９６０はシングルエンド回路として示されており、コンパレータ９６２ａ〜９６２ｄの反転入力はＡＣグラウンド２０２に接続されている。差動量子化器は正の入力信号Ｖｏｐをコンパレータの非反転入力に供給し、負の入力信号Ｖｏｎをコンパレータの反転入力に供給する。各コンパレータは差動出力信号を提供するように設計される。
【０１０２】
図１２Ｃは、クワドループルサンプリングΣΔ　ＡＤＣに使用されるクロック信号の実施形態を示す図である。マスタクロックＣＬＫが４つの位相のサンプリングあるいはスイッチングクロックを生成するのに使用され、４つの位相はクロックエッジ上方の、丸で囲まれた数字１、２、３及び４により識別される。クロック信号ＣＬＫ１は第１のクロック位相を有し、クロック信号ＣＬＫ２は第２のクロック位相を有し、クロック信号ＣＬ３は第３のクロック位相を有し、クロック信号ＣＬＫ４は第４のクロック位相を有する。図１２Ｃに示すように、クロック信号ＣＬＫ１及びＣＬＫ３は相補的であり、クロック信号ＣＬＫ２及びＣＬＫ４は相補的である。ある種の実施形態において、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３及びＣＬＫ４は図１０Ｈに示されるのと同様のパルスにより生成される。
【０１０３】
フィードフォワードゲイン回路１５２は多少の変更点を除いて図７Ｂに示されるフィードフォワードゲイン回路１５１と同様にして実装される。特に、信号Ｙ１ｐφ２、Ｙ１ｐφ１、Ｙ１ｎφ１及びＹ１ｐφ２は量子化器１４２ａからの信号Ｙ１φ１、Ｙ１φ２、Ｙ１φ３及びＹ１φ４によってそれぞれ置き換えられる。さらに、スイッチ３７６ａ、３７８ａ及び３８４ａはサンプリングクロックの第３の位相によりクロック動作され、スイッチ３７６ｂ、３７８ｂ及び３８４ｂはサンプリングクロックの第２の位相によってクロック動作され、スイッチ３７２ｂ、３７４ｂ及び３８６ｂはサンプリングクロックの第４の位相によってクロック動作される。
【０１０４】
図１１において、フィードフォワードゲイン素子１５２は回路設計を簡略化するためにループ部１２２ｃ内に組み込むことが可能である。図４において、ループ部１２０ｂの出力Ｖ２からＸ２へのゲインは１／ｋ１ ｋ２ Ｇであり、量子化器１４０ａの出力Ｙ１からＸ２へのゲインは−ｈ／Ｇである。フィードフォワードゲイン素子１５２の全体の伝達関数は、Ｘ２＝Ａｖ１・Ｖ２−Ａｖ２・Ｙ１として計算され、Ａｖ１＝１／ｋ１ ｋ２ Ｇ及びＡｖ２＝ｈ／Ｇである。
【０１０５】
バンドパスＭＡＳＨ４−４ＡＤＣのゲインｋ１ 、ｋ２ 、ｈ及びＧは、高いＳＮＲ及び回路実装の容易さを考慮して選択される。アナログ及びデジタル設計シミュレーションツールを使用して、次の値が以下のゲインに対して選択される。
【０１０６】
ｋ１ ＝０．５、ｋ２ ＝０．５、ｈ＝２、Ｇ＝４　　　　　（９）
ゲインｋ１ 、ｋ２ 、ｈ及びＧに対する他の値も使用可能であり、本発明の権利範囲内に入る。
【０１０７】
図１３は、第８次バンドパスΣΔ　ＡＤＣのスペクトラム応答のプロットを示す。このプロットは、式（９）に示されるゲイン値と、４０のオーバサンプリング比（すなわち、ＯＳＲ＝１００ＭＨｚ／（２×１．２５ＭＨｚ）とを使用して獲得される。
【０１０８】
８．電力消費の最小化
多くのアプリケーションにおいて、ＣＤＭＡ通信システムにおいて、電力消費は、本発明のΣΔ　ＡＤＣが搭載される電話の携帯機能の点で重要な設計事項である。ΣΔ　ＡＤＣは、高いダイナミックレンジが要求されないときにはΣΔ　ＡＤＣの選択的部分を不動作にすることを可能にすることによって電力消費を最小化するように設計される。加えて、ΣΔ　ＡＤＣは、ＡＤＣ入力の信号レベルと要求されたパフォーマンスに基づいてバイアス電流の調整可能に設計される。
【０１０９】
例示的な実施形態において、ΣΔ　ＡＤＣは１２ビットの解像度を提供する。ＣＤＭＡアプリケーションの場合、約４ビットの解像度が所望の信号（例えばＣＤＭＡ信号）に対して必要であり、解像度の残りの８ビットは大きな振幅（またはジャマ−（ｊａｍｍｅｒ））のスプリアス信号とＡＧＣ制御のために予約されている。例示的実施形態において、１２ビットの解像度は２ループＭＡＳＨ４−４アーキテクチャによって提供される。図４において、ループ１１０ａは高いダイナミックレンジ及び低いノイズフロア（ｎｏｉｓｅ ｆｌｏｏｒ）を提供する。ループ１１０ｂは付加的なダイナミックレンジを提供するが、ループ１１０ａよりもわずかに高いノイズフロアを有する。ループ１１０ａの低いノイズフロアは大きなキャパシタをもち、高いバイアス電流で増幅器をループ１１０ａ内にバイアスすることの結果である。
【０１１０】
本発明において、各ループは電力消費を最小化するためにＡＤＣ入力の信号レベルと要求されたパフォーマンスに基づいて選択的にデセーブル状態にされる。さらに、各共振器１３０内の増幅器はＡＤＣの信号レベルと要求されたパフォーマンスに基づいて調整される。高いダイナミックレンジが要求されたとき、ＡＤＣ入力はループ１２０ａに供給され、全ての増幅器のバイアス電流はハイに設定され、ＭＡＳＨ　ＡＤＣ１００は上記した方法に従って動作する。このような状況はＣＤＭＡ信号と＋５８ｄＢｃでの２つの大きなジャマ−を具備するＡＤＣ入力、あるいは、ＣＤＭＡ信号と＋７２ｄＢｃでの１つの大きなジャマ−を具備するＡＤＣ入力によるものである。これらの要求は“ＴＩＡ／ＥＩＡ／ＩＳ−９８−Ａインターモジュレーションスプリアスレスポンスアテニュエーション“（以下ではＩＳ−９８−Ａ標準と呼ぶ）によって規定されている。実際、このような状況は不定期に発生する。特定された例として、２０ｄＢのＳＮＲを提供するためと＋５８ｄＢｃまでのシングルトーンジャマ−あるいは＋５２ｄＢｃまでの２トーンジャマ−を処理するために使用される。
【０１１１】
ジャマ−振幅が増大するときには高いダイナミックレンジは要求されない。このことが発生するとき、ループ１１０ｂはデセーブル状態にされ、ループ１１ａからの出力Ｙ１はΣΔ　ＡＤＣ出力を具備する。一方では、ループ１１０ａがデセーブル状態にされ、ＡＤＣ出力はループ１１０ｂに供給され、ループ１１０ｂからの出力Ｙ２はΣΔ　ＡＤＣ出力を具備する。すなわち、要求されたダイナミックレンジを提供するために１つまたは２つのループがイネーブル状態にされる。
【０１１２】
各共振器１３０における増幅器のバイアス電流は要求されたパフォーマンスを提供しながら、電力消費が最小になるように調整することができる。例示的な実施形態において、ループ１１０ａは最大１０ｍＡのバイアス電流を消費するように設計され、第２のループ１１０ｂは最大８ｍＡのバイアス電流を消費するように設計される。例示的な実施形態において、ループ１１０ａ内では、共振器１３０ａ内の増幅器は６ｍＡを消費するように設計され、共振器１３０ｂ内の増幅器は４ｍＡを消費するように設計される。高いダイナミックレンジが要求されるならば、各増幅器に対するバイアス電流は高く設定される。高いダイナミックレンジが要求されない場合には、バイアス電流は減少しない。例えば、共振器１３０ａ内の増幅器のバイアス電流は６ｍＡから２ｍＡまで減少し、共振器１３０ｂ内の増幅器のバイアス電流は４ｍＡから２ｍＡへと減少する。同様にして、ループ１１０ｂ内の増幅器に対するバイアス電流は高いダイナミックレンジが要求されないときに同様にして減少される。
【０１１３】
増幅器バイアス電流の調整はループのデセーブル状態とは無関係に実行されるか、あるいはループのデセーブル状態と関連して実行される。実際、ΣΔ　ＡＤＣの種々の構成のダイナミックレンジを確実にするために解析と測定が実行された。次に、要求されたダイナミックレンジに基づいて、ΣΔ　ＡＤＣが同様に構成される。電力消費を最小化するためにΣΔ　ＡＤＣを構成するのに使用される種々の方法は、本発明の権利範囲に属する。
【０１１４】
例示的な実施形態において、所望の信号（例えばＣＤＭＡ信号）のパワーレベル及びＡＤＣ入力のパワーレベルを測定することによって要求されたダイナミックレンジが推定される。ＡＤＣ入力のパワーレベルは電力検出器によって測定される。電力検出器は当業界で知られた方法と同じようにして実現される。所望の信号のパワーレベルは不要なイメージとスプリアス信号を除去するために、デジタル信号処理の後で所望の信号のＲＳＳＩを計算することによって測定される。ＲＳＳＩ測定については米国特許第５１０７２２５号（名称：高ダイナミックレンジクローズドループ自動利得制御回路、発行日：１９９２年４月２１日、本発明の譲受人に譲渡され、内容はここに参照として組み込まれている）に詳細に記載されている。一方、要求されたダイナミックレンジはΣΔ　ＡＤＣが配置される受信器の動作モードの基づいて決定される。
【０１１５】
９．他の事項
本発明のΣΔ　ＡＤＣに対するダブルサンプリングスイッチトキャパシタ回路は、キャパシタ値及び／またはスイッチングクロックの不均一な位相の不整合に起因するパスの不整合に感応する。キャパシタ不整合は、コモンセントロイドレイアウト技術などの当業界でよく知られた回路設計技術を使用することによって１パーセント以下に低減することができる。
【０１１６】
ダブルサンプリングスイッチトキャパシタ回路はスイッチングクロックの２つの位相について信号をサンプリングする。スイッチングクロックはサンプリングクロック（図６Ｂを参照）を２で割り算したものである。２による割り算が非対称性を引き起こすならば、位相の不整合は入力信号のイメージが出力に現われてしまうことにつながる。第１のサンプリングステージ（図７Ａにおけるスイッチ３２０、３２２、３２４及び３２６）をクロック動作するためにマスタクロック、例えばサンプリングクロックを使用することはこの問題を解決するであろう。
【０１１７】
第１のサンプリングステージにおけるクロックジッタも重要な課題である。クロックジッタは量子化ノイズに変換される。クロックジッタは第１のサンプリングステージをきれいな外部クロック源によりクロック動作させることにより減らすことができる。ＩＦの信号を低い周波数にまでダウンコンバートするのにＡＤＣが使用されるアンダサンプリングアプリケーションにおいて、ジッタスペクトル密度はアンダサンプリング比の二乗によって増加される。例えば、２２０ＭＨｚのＩＦ及び８０ＭＨｚのサンプリングレートでは、位相ノイズは８．８ｄＢ［２０ｌｏｇ（２２０ＭＨｚ／８０ＭＨｚ）］だけ増加される。アンダサンプリングアプリケーションの場合にはクロックジッタに対する要求がよりきびしくなる。
【０１１８】
本発明のΣΔ　ＡＤＣについてダブルサンプリングスイッチトキャパシタ回路で実現されるバンドパスＭＡＳＨ４−４　ΣΔ　ＡＤＣに例にして詳細に説明した。上記した回路設計技術は図１に示されるシングルループΣΔ　ＡＤＣアーキテクチャに適用可能である。すなわちシングルループΣΔ　ＡＤＣは本発明の権利範囲内である。
【０１１９】
ベースバンドΣΔ　ＡＤＣはローパスフィルタによって図１−２に示すフィルタを実装することによって設計される。例えば、ベースバンドＭＡＳＨ２−２　ＡＤＣは図４に示す共振器１３０をローパス伝達関数ｚ−１／（１−ｚ−１）をもつ積分器で置き換えられることにより設計される。すなわち、ベースバンドシングルループ及びＭＡＳＨ　ΣΔ　ＡＤＣは本発明の権利範囲に属する。
【０１２０】
本発明のΣΔ　ＡＤＣにおけるフィルタは、アクティブＲＣ、ｇｍ−Ｃ、ＭＯＳＦＥＴ−Ｃ、スイッチトチャパシタ及びスイッチトカレントによって実現される。さらに、スイッチトキャパシタ及びスイッチトカレント回路はシングルサンプリング、ダブルサンプリングあるいはマルチサンプリング設計で実現可能である。
【０１２１】
したがって、シングルサンプリング、ダブルサンプリングあるいはマルチサンプリング設計を使用するアクティブＲＣ、ｇｍ−Ｃ、ＭＯＳＦＥＴ−Ｃ、スイッチトチャパシタ及びスイッチトカレントにより合成されるシングルループ及びＭＡＳＨアーキテクチャと、バンドパス及びベースバンドΣΔ　ＡＤＣとの種々の組み合わせ及び置き換えは本発明の権利範囲に属する。
【０１２２】
好ましい実施形態に関する以上の説明は、当業者が本発明を製造あるいは使用することを可能にするために提供された。当業者ならばこれらの実施形態に対する種々の変更を容易に行うことができ、ここに開示された一般的な原理は発明能力を使用することなしに他の実施形態にも適用される。すなわち、本発明はここに開示された実施形態に限定されるものではなく、ここに開示された原理と新規な特徴に合致した最も広い権利範囲が与えられるべきである。
【図面の簡単な説明】
本発明の特徴、性質及び利点は図面を参照した以下の詳細な説明によってより明らかになる。ここで同じ参照符号は明細書全体にわたって同じものを表すものとする。
【図１】
例示的なシングルループのシグマデルタアナログ／デジタル変換器（ΣΔ　ＡＤＣ）アーキテクチャのブロック図である。
【図２】
例示的なＭＡＳＨ　ΣΔ　ＡＤＣアーキテクチャのブロック図である。
【図３Ａ】
極が０であることを示す図である。
【図３Ｂ】
積分器の周波数応答プロットである。
【図３Ｃ】
極が０であることを示す図である。
【図３Ｄ】
バンドパス共振器の周波数応答プロットである。
【図４】
本発明の例示的な２つのループバンドパス　ＭＡＳＨΣΔ　ＡＤＣのブロック図である。
【図５Ａ】
バンドパスＭＡＳＨ　ΣΔ　ＡＤＣ内の共振器のブロック図である。
【図５Ｂ】
遅延セル共振器を示す図である。
【図５Ｃ】
損失なし離散的積分共振器を示す図である。
【図５Ｄ】
フォワードオイラ共振器を示す図である。
【図５Ｅ】
２パスインタリーブ共振器を示す共振器の実装である。
【図５Ｆ】
図５Ｅの２パスインタリーブ共振器の簡略化された数学的ブロック図である。
【図５Ｇ】
４パスインタリーブ共振器の実施形態のブロック図である。
【図５Ｈ】
図５Ｆの４パスインタリーブ共振器の簡略化された数学的ブロック図である。
【図６Ａ】
ダブルサンプリングスイッチトキャパシタアナログ回路技術を使用する遅延セルを示す図である。
【図６Ｂ】
遅延セルに対して要求されたクロック信号のタイミング図である。
【図７Ａ】
バンドパスＭＡＳＨ　ΣΔ　ＡＤＣ内の共振器回路を示す図である。
【図７Ｂ】
フィードフォワードゲイン回路を示す図である。図７Ａ及び図７Ｂの両方の回路ともダブルサンプリングスイッチトキャパシタアナログ回路技術を使用して実装される。
【図８】
本発明の例示的な第８次バンドパスＭＡＳＨ４−４ΣΔ　ＡＤＣのブロック図である。
【図９】
本発明のバンドパスＭＡＳＨ４−４ΣΔ　ＡＤＣのシミュレートされた信号対ノイズ比（ＳＮＲ）のプロットである。
【図１０Ａ】
遅延セルを主とした共振器を示す図である。
【図１０Ｂ】
フォワードオイラ共振器の例示的な図である。図１０Ａ及び図１０Ｂの両方ともシングルサンプリングスイッチトキャパシタアナログ回路技術を使用して実装される。
【図１０Ｃ】
疑似２パスシングルサンプリングスイッチトキャパシタアナログ回路を使用して実装した２パスインタリーブ共振器を示す図である。
【図１０Ｄ】
疑似２パス回路に対して要求されるクロック信号のタイミング図である。
【図１０Ｅ】
２つの独立したパスのダブルサンプリングスイッチトキャパシタアナログ回路を使用して実装した２パスインタリーブ共振器の例示的な図（その１）である。
【図１０Ｆ】
２つの独立したパスのダブルサンプリングスイッチトキャパシタアナログ回路を使用して実装した２パスインタリーブ共振器の例示的な図（その２）である。
【図１０Ｇ】
ダブルサンプル遅延セルを主とした共振器回路の例示的な図である。
【図１０Ｈ】
共振器回路に対して要求されるクロック信号のタイミング図である。
【図１１】
図１１はＮ−サンプリング（Ｎは２、４、８、あるいは任意の整数）をサポートするマルチサンプリングΣΔ　ＡＤＣの特定された実施形態のブロック図である。
【図１２Ａ】
バンドパスΣΔ　ＡＤＣを実装するのに使用可能なクワドループルサンプリング共振器回路の特定された実施形態を示す図である。
【図１２Ｂ】
量子化器の実施形態を示す図である。
【図１２Ｃ】
クワドループルサンプリングΣΔ　ＡＤＣに使用されるクロック信号の実施形態を示す図である。
【図１３】
第８次バンドパスΣΔ　ＡＤＣのスペクトル応答のプロットを示す図である。
【図１】
2004509500.tif 000011
【図２】
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【図３Ａ】
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【図３Ｂ】
2004509500.tif 000014
【図３Ｃ】
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【図３Ｄ】
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【図４】
2004509500.tif 000017
【図５Ａ】
2004509500.tif 000018
【図５Ｂ】
2004509500.tif 000019
【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１０Ｈ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【国際公開パンフレット】
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2004509500.tif 000107
【国際公開パンフレット（コレクトバージョン）】
2004509500.tif 000108
【国際調査報告】
2004509500.tif 000109
2004509500.tif 000110
2004509500.tif 000111