(57)【要約】共通導電領域の大部分を覆って配置された深い注入接合及び厚い酸化物スペーサを含むＭＯＳゲート半導体素子が示されると同時に述べられている。
2004538626.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板と；
前記基板の表面に形成された第１導電型のエピタキシャル層と；
前記エピタキシャル層に第１所定深さまで形成された、第２導電型を有する互いに隔離された複数の僅かにドープされたベース領域と；
前記ベース領域間に配置された共通導電領域と；
前記僅かにドープされたベース領域内に形成された、第１導電型を有する複数の高濃度にドープされたソース領域と；
前記ソース領域と前記共通導電領域との間に配置された反転チャネル領域と；
前記第１所定深さと第２所定深さとの間に延在する前記ベース領域の下の前記エピタキシャル層内に形成された第２導電型の深い注入接合と；
絶縁層によって前記反転チャネルから絶縁された、前記反転チャネルの上方に形成されたゲート電極と；
を備えることを特徴とする出力半導体素子。
【請求項２】
請求項１記載の出力半導体素子において、
前記共通導電領域の少なくとも一部の上方に配置された厚い絶縁スペーサをさらに備えることを特徴とする出力半導体素子。
【請求項３】
請求項２記載の出力半導体素子において、
前記ゲート電極は、前記厚い絶縁スペーサの側に配置されていることを特徴とする出力半導体素子。
【請求項４】
請求項１記載の出力半導体素子において、
前記ソース領域に電気的に接続されたコンタクト層をさらに備えることを特徴とする出力半導体素子。
【請求項５】
請求項４記載の出力半導体素子において、
前記コンタクト層は、前記ソース領域及び前記ベース領域に電気的に接続されていることを特徴とする出力半導体素子。
【請求項６】
請求項１記載の出力半導体素子において、
前記ゲート電極は、ポリシリコンから構成されていることを特徴とする出力半導体素子。
【請求項７】
請求項１記載の出力半導体素子において、
絶縁構造が、前記ゲート電極の上方に形成されていることを特徴とする出力半導体素子。
【請求項８】
請求項１記載の出力半導体素子において、
前記ゲート電極の側に形成された絶縁スペーサをさらに備えることを特徴とする出力半導体素子。
【請求項９】
請求項８記載の出力半導体素子において、
前記絶縁スペーサと前記ゲート電極との間に配置されたポリシリサイド層をさらに備えることを特徴とする出力半導体素子。
【請求項１０】
請求項１記載の出力半導体素子において、
前記ゲート電極の上方に形成された絶縁層をさらに備えることを特徴とする出力半導体素子。
【請求項１１】
請求項１記載の出力半導体素子において、
前記第２所定深さは、前記第１所定深さの少なくとも２倍の深さであることを特徴とする出力半導体素子。
【請求項１２】
請求項１記載の出力半導体素子において、
前記第２所定深さは、ほぼ前記エピタキシャル層の厚さであることを特徴とする出力半導体素子。
【請求項１３】
上部表面に第１導電型のエピタキシャル層が形成された第１導電型の基板を提供する段階と；
前記エピタキシャル層内に第２導電型のベース領域を形成する段階と；
前記ベース領域内に前記第１導電型のソース領域を形成する段階と；
前記第２導電型のドーパントを複数注入することによって、前記ベース領域の下に前記第２導電型の深い接合を形成する段階と；
を備えることを特徴とするＭＯＳＦＥＴ素子の製造方法。
【請求項１４】
請求項１３記載の方法において、
前記深い接合は、前記エピタキシャル層と同一の厚さ、及び、前記ベース領域の少なくとも２倍の厚さ、のうちの一つであることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、出力ＭＯＳＦＥＴ及びその製造方法に関し、より詳細には、増加した降伏電圧を有するとともに、ドリフト領域により高いドーパント濃度を有し、以って所定の定格に対するオン抵抗の低減及びダイス領域の減少を生み出す新しいＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
出力ＭＯＳＦＥＴは良く知られた半導体デバイスである。出力ＭＯＳＦＥＴの２つの競合する演算特性は、降伏電圧及びＲｄｓｏｎ（抵抗上の）である。出力ＭＯＳＦＥＴの他の重要な演算特性は、スイッチング周波数である。高降伏電圧、低Ｒｄｓｏｎ、及び高スイッチング周波数能力を備えた出力ＭＯＳＦＥＴを有することが一般的に望まれている。前述の特性を有し、移動電話装置においては装置のサイズを減少させるために高電池密度（high cell density）を有する出力ＭＯＳＦＥＴを有することもまた望まれている。
【０００３】
図１は、良く知られた垂直型導電性出力ＭＯＳＦＥＴ（vertical conduction power MOSFET）の構成を示す。図１に示された良く知られた装置は、上面に成長した接合受取エピタキシャル層（junction-receiving epitaxial layer）３１を有するシリコン基板３０を用いている。エピタキシャル層３１及び基板３０と同一の導電性の複数のソース領域３３が、反対の導電型のベース領域３２内に設けられている。反転チャネル（invertible channel）３２′は、ソース領域３３と共通導電領域３５との間に配置されている。
【０００４】
薄いゲート酸化膜３４は、反転チャネル３２′と共通導電領域３５の頂部との上にある。導電性ポリシリコン層３６は、ゲート酸化膜３４の上にあり、かつ低温酸化膜３７によって絶縁されている。ポリシリコン層３６は、ソース領域３３を共通導電領域３５へ電気的に連結するために反転チャネル３２′を反転させるのに要求される電場を生成するための、ゲート電極構造として働く。酸化物スペーサ３８はまた、ポリシリコン層３６の側壁に形成されている。酸化物スペーサ３８及び低温酸化膜３７は、ソース領域３３に電気的に接続されかつソース領域３３に対する接点として働くコンタクト層３９からポリシリコン層３６を電気的に絶縁する。アルミニウム又はいくつかの他の適切な金属を、コンタクト層３９を形成するために用いることができる。図１に示された装置では、コンタクト層３９が窪みを通してソース領域３３に延伸されてベース領域３２と接触しており、かくしてソース領域３３とベース領域３２とを短絡させ、これにより装置本体における寄生バイポーラトランジスタの作動が妨げられる。図１に示されたような垂直型導電性ＭＯＳＦＥＴでは、基板３０の底部自由表面はまた、装置に対してドレインコンタクトとして働くように金属被膜されている。
【０００５】
図１に示された装置は、ＮチャネルＭＯＳＦＥＴである。この装置では、ソース領域３３が３価のリンを含むようなＮ型ドーパントで高濃度にドープされている一方で、ベース領域３２はホウ素のようなＰ型ドーパントで僅かにドープされており；エピタキシャル層３１（すなわちドリフト領域）は、３価のリンを含むようなＮ型ドーパントで僅かにドープされ、基板３０は３価のリンを含むようなＮ型ドーパントで高濃度にドープされている。ＰチャネルＭＯＳＦＥＴは、図１に示されたのと同一の構造を用いるが、あらゆる領域で図１に示されたものと反対の導電性を用いて創造することができる。
【０００６】
十分な強度の正電圧をポリシリコン層３６に印加すると、反転チャネルを激減させ始める電場が生成される。チャネルが十分に使い果たされたとき、反転チャネルが反転し、Ｎチャネルがソース領域３３と共通導電領域３５との間に形成される。装置の底部におけるソース領域３３とドレインとの間の電圧は、２つの間に電流を流すことになる。
【０００７】
エピタキシャル層３１における僅かにドープされた領域はしばしば、ドラフト領域と称される。図１に示された従来のＭＯＳＦＥＴでは、この領域は、装置の降伏電圧を増加させるために僅かにドープされている。この領域が僅かにドープされているので、ドリフト領域は装置のＲｄｓｏｎにかなり寄与する。したがって、従来のＭＯＳＦＥＴでは、ドリフト領域におけるドーパントの濃度を変化させることによって得られたものにおける改良が他のものに反対に影響を及ぼすという点で、所望の降伏電圧とＲｄｓｏｎとの間にバランスが与えられねばならない。
【０００８】
スーパージャンクション（superjunction）素子が知られている。これらの素子は、通常ベース領域の下に形成された、高濃度にドープされたカラム又はパイロンを含む。スーパージャンクション素子におけるドリフト領域はまた高濃度にドープされており、高濃度にドープされたパイロン又はカラムと等しい電荷を有する。ドリフト領域におけるドーパント濃度の増加のために、スーパージャンクション素子のＲｄｓｏｎは他の素子よりも小さい。しかしながら、高濃度にドープされたカラム又はパイロンが逆電圧条件下でドリフト領域の横方向の空乏を引き起こし、これにより素子における降伏能力が改善されるという点で、スーパージャンクション素子の降伏電圧は、ドリフト領域におけるドーパント濃度の増加によっては弱められない。
【０００９】
しばしばスーパージャンクション構造と称されるそのような構造の概略は、図２に示されている。図２を参照すると、高濃度にドープされたパイロン又はカラム３２″が本体領域３２の下に形成されている。スーパージャンクションの特性を利用するために、パイロン３２″と高濃度にドープされたパイロン３２″を取り囲む領域との間にチャージバランスが与えられねばならない。このように、ドリフト領域におけるドーパント濃度は、パイロン３２″の濃度と釣り合うように増加する。ドリフト領域におけるドーパント濃度の増加は、素子のＲｄｓｏｎを減少させる。しかしながら、図２に示されたように、ドーパント濃度の増加は、パイロン３２″がパイロンの長さに対するパイロン間のドリフト領域を使い果たすよう作用し、これにより素子の降伏電圧が改善されるという点で、降伏電圧を減少させない。結果として、低Ｒｄｓｏｎ及び高降伏電圧を有する素子が得られる。
【００１０】
上で説明したように、降伏電圧を高く保ちつつＲＤＳＯＮを減少させると、導電型の一つの深いパイロン又はカラム３２″が素子のドリフト領域に形成される。パイロン又はカラム３２″の形成は、多くのエピタキシャル堆積を必要とし、さらにこれらエピタキシャル堆積のそれぞれをその後拡散させる必要がある。そのような処理は、スーパージャンクション素子の製造をさらに複雑にする多くのマスキング工程を必要とすることもある。かくして従来から知られているスーパージャンクション素子の製造は多くの時間を必要とし、したがって処理が高くつく可能性がある。
【００１１】
ＭＯＳＦＥＴの周波数応答は、入力キャパシタンスの充電及び放電によって制限される。ＭＯＳＦＥＴの入力キャパシタンスは、ゲートからドレインへのキャパシタンス（Ｃｇｄ）とゲートからソースへのキャパシタンス（Ｃｇｓ）との和である。Ｃｇｄ及びＣｇｓが小さくなるにつれ、ＭＯＳＦＥＴはより高い周波数レンジで作動することができる。かくして、ＭＯＳＦＥＴの周波数応答を改善するためにより低い入力キャパシタンスを有することが望まれる。
【発明の開示】
【課題を解決するための手段】
【００１２】
この発明によれば、ドリフト領域内のベース領域の下に深い注入接合（deep implanted junction）が提供され、ドリフト領域は、それ自身が高濃度にドープ可能で、かつ深い注入接合と実質的に等しい電荷を有することができる。高濃度にドープされたドリフト領域に深い注入接合を与えることによって、ドリフト領域の抵抗を、素子の降伏電圧を犠牲にすることなく減少させることができる。
【００１３】
この発明の一側面によれば、ＭＯＳゲートチャネル領域を形成する前に、深い注入接合が、５Ｅ１１〜１Ｅ１４ ａｔｏｍｓ／ｃｍ２（例えばＰチャネル素子に対してホウ素）における一つ又は複数の初期注入によって形成される。この方法は、従来技術の素子で要求されるような複数のパイロン又はカラムを形成するために複数のエピタキシャル堆積を行う必要を未然に回避する。さらに重要なことには、注入が同一のマスキング工程の間に実施され、かくして必要とされるマスクの数を減少させることができるということである。
【００１４】
この発明の他の側面によれば、この発明に係る装置は、ドリフト領域（すなわち「共通導電領域」）の上に配置された劇的に厚くされた酸化物を含み、該酸化物は、ポリシリコンゲートと、反対領域の大部分の上方のドレイン表面との間の間隔を減少させ、かくしてゲートからドレインまでの間のキャパシタンスが実質的に減少する。また、ＱＧＤ／ＱＧＳの比が実質的に減少し、これにより優れたＣｄｖ／ｄｔ免疫（Ｃｄｖ／ｄｔ  immunity）が得られる。
【発明を実施するための最良の形態】
【００１５】
この発明に係るＭＯＳＦＥＴの断面図が図３に示されている。同じ数字が上述と同様の構成要素を表す図３を参照すると、この発明に係るＭＯＳＦＥＴは、単結晶シリコン基板又はいくつかの他の半導体材料とすることができる高濃度にドープされた半導体基板３０と、僅かにドープされたエピタキシャル層３１と、反対の導電型を有する僅かにドープされた本体領域３２にそれぞれ形成されたエピタキシャル層３１と同一の導電性を有する高濃度にドープされたソース領域３３と、から構成されている。図３に示されたＭＯＳＦＥＴはまた、反転チャネル３２′の上方に形成されたゲート絶縁膜３４を含む。しかしながら、図１に示された従来技術の装置とは異なり、ゲート絶縁膜３４は、本体領域３２間に配置された共通導電領域３５の領域全体にわたって延伸されない。むしろ、ゲート絶縁膜は、共通導電領域３５の一部にわたって延伸されるのみである。ゲート絶縁膜３４によって覆われていない共通導電領域３５の残部は、絶縁スペーサ５０によって覆われている。
【００１６】
図３に示すように、通常ポリシリコンから形成されるゲート電極５１は、ゲート絶縁層３４の上方に形成される。本発明の一側面によれば、絶縁スペーサ５０は、ゲート電極５１間に配置される。絶縁スペーサ５０は、エピタキシャル層３１の上面と接触し、かつ各共通導電領域３５の大部分を覆う。アルミニウムから形成することのできるソースコンタクト３９は、ソース領域３３及び本体領域３２と接触するよう提供される。絶縁側壁３８及び絶縁上部層３７は、互いから２つを絶縁するために、ゲート電極５１とソースコンタクト３９との間に介在されている。任意に、ケイ化物壁８０が、側壁３８とゲート電極５１との間に介在される。
【００１７】
絶縁スペーサ５０は劇的に厚くされ、好ましくは共通導電領域３５の幅の大部分を覆って拡大される。例えば、絶縁スペーサ５０は、ゲート酸化膜３４の厚さ（１０００Åより小さい）よりも劇的に大きい約０．５μの高さを有することができる。また、絶縁スペーサ５０の幅は、少なくとも共通導電領域３５の幅の半分よりも大きくすることができる。
【００１８】
絶縁スペーサ５０が共通導電領域３５の表面の上にあるゲート電極５１の領域を減少させることは、図３から理解することができる。これにより、ゲートからドレインへのキャパシタンスが大いに減少する。結果として、装置の入力キャパシタンスは大いに改善され、これにより入力キャパシタンスの周波数応答が改善される。
【００１９】
図３を再び参照すると、この発明に係るＭＯＳＦＥＴは、エピタキシャル層３１の本体に形成された深い注入接合９２を含む。本発明の一側面によれば、深い注入接合９２は、本体領域３２の深さの少なくとも２倍とすることができ、好ましくはエピタキシャル層３１の深さ全体とほぼ同一の深さである。深い注入接合９２におけるドーパント濃度を増加させることができる。深い注入接合９２のドーパント濃度の増加は、共通導電領域３５のドーパント濃度が増加することを可能にし、これにより降伏電圧を犠牲にすることなくＲｄｓｏｎが改善される。この発明に係る装置における領域当たりの抵抗（シート抵抗）は、従来の装置の半分よりも大きく減少し、かくして装置のサイズの減少が可能となることがわかった。
【００２０】
図３に示された装置はＮチャネル装置であり、したがって高濃度にドープされたＮ型ソース領域３３と、僅かにドープされたＰ型本体領域３２と、Ｎ型エピタキシャル層と、Ｎ型基板と、を含む。図３に示された装置の深い注入接合９２は、高濃度にドープされたＰ型領域とすることができる。本発明に係るＰチャネルＭＯＳＦＥＴはまた、ここで述べられたＮチャネル装置の領域のそれぞれの極性を反転させることによって可能となる。
【００２１】
この発明に係るＭＯＳＦＥＴは、以下に述べられる手順に従って製造することができる。
【００２２】
まず、高濃度にドープされたＮ型単結晶シリコンウエハとすることができ、上面に配置されたドープされたエピタキシャルシリコン層を有するドープされた基板３０が与えられる。ここで図４を参照すると、絶縁酸化物とすることができる厚い絶縁層が、エピタキシャル層３１の上面に堆積又は成長される。例えば、厚い絶縁層は０．５ミクロンの厚さとすることができる。次いで厚い絶縁層はパターニング及びエッチングされ、絶縁スペーサ５０を残す。次いで薄いゲート酸化膜３４が、絶縁スペーサ５０間に露出されたエピタキシャル層３１の表面に成長される。
【００２３】
以下、図５に示すように、ポリシリコンのようなゲート材料３６が、図４に示された構造の上面に堆積される。次いで導電性にするために、ゲート材料がドープされる。例えば、ポリシリコンがゲート材料として用いられる場合には、ゲート材料はＮ型ドーパントを用いてドープされる。次いでドーパントを活性化させるために拡散駆動を用いてドーピング工程が続けられてもよい。
【００２４】
拡散駆動（diffusion drive）の後、上面がデグラス（deglass）され、図６に示すように、ポリシリコンがパターニング及びエッチングされて絶縁スペーサ５０の側面に分離されたゲート電極５１が形成される。
【００２５】
次いで本体領域３２及びソース領域３３が、従来から知られている２重拡散技術を用いて注入され、マスクとしてゲート電極５１を用いて浅いベース領域３２及び自己整列ソース領域３３が備えられる。次いで、本体領域３２及びソース領域３３が拡散される。拡散の間、薄い酸化物層６０（ソース酸化物）がポリシリコンスペーサ５１の上部に成長する。したがって、この発明の他の側面によれば、Ｐ型ドーパントがエピタキシャル層に注入されて深い注入接合９２が形成される。深い注入接合９２を形成するために、ホウ素のような一つ又は複数のＰ型ドーパントの注入が必要とされることもある。各注入は１５０ｋｅＶから４ＭｅＶの間のエネルギーで、約５Ｅ１１から１Ｅ１４までのドーズで実施することができる。結果として、深い注入接合９２が本体領域３２の下に形成される。再びマスキングすることなく注入することができるという点で複数のマスキングは必要なく、かくして工程がより効率良くなるということは、注目に値することである。
【００２６】
次に図７を参照すると、窒化物とすることもできる薄い酸化障壁７０が、酸化物層６０の頂上かつ上方に堆積される。次いでソース領域３３の中央部分の上方のギャップは、フォトレジスト７５（図８）のような食刻防止剤で満たされ、上部表面は過剰なフォトレジストを除去するために短時間エッチングを受ける。
【００２７】
その後、図９に示すように、露出された上部窒化物層７０がエッチングされ、フォトレジスト７５が剥離される。次いで酸化物とすることができる絶縁層３７がゲート電極５１の頂上に成長される。次いで残りの窒化膜７０（又は同様のもの）が図１０に示すように剥離される。
【００２８】
ゲート電極の抵抗ＲＧを減少させるためのオプションとして、ポリシリサイド壁８０を、図１１に示すようにゲート電極５１の側面に形成することができる。この工程では、隣接するゲート電極５１間のギャップは、食刻防止剤例えばフォトレジストで部分的に満たされて水平の酸化物表面を覆うが、ゲート電極５１の垂直側壁のほとんどは保護されない状態とする。次いで短時間のエッチングが行われてゲート電極５１の側壁上の酸化物６０が除去され、フォトレジストが剥離される。次いで例えばＷＳｉ又は同様のものからなる層８０が、ゲート電極５１の露出した側壁に形成される。
【００２９】
その後、自己整列コンタクト工程が実施される。該工程ではコンフォーマルな酸化物層がダイス表面の頂上に堆積され、平面酸化物エッチバック段階によてパターニング及びエッチングされて図１２に示すような箇所に絶縁側壁３８が残る。次いでシリコントレンチエッチングが実施されて複数のトレンチ４０が形成される。
【００３０】
次いで素子の頂部表面がパターニング及びエッチングされてポリゲートコンタクトが形成され、フォトレジストが再び除去される。次いで短時間の酸化物エッチングが実施され、次いでアルミニウム層のような金属コンタクト層３９が図１３に示すようにウエハの頂上に堆積される。次いでこのコンタクトは既に述べたように適切にパターニングされる。
【００３１】
図１４Ａから図１４Ｃは、ＳｉＮ３のような酸化阻止膜を用いてポリシリコン「バレイ（valley）」８２を保護することによってゲート電極５１が形成され（図１４Ｂ）、次いでポリシリコンをエッチング及び酸化して、これによりエッチングされたポリシリコンが使い果たされる、修正された工程フローを示す。図１４Ａは、エピタキシャル層３１形成後のシリコン基板３０、絶縁スペーサ５０、及びポリシリコン層３６を示す（図５参照）。図１４Ｂを参照すると、次いで窒化物層９０又は同様のものが形成される。ギャップはフォトレジストのような防止剤で満たされ、露出された窒化物はエッチングされ、レジストは剥離される。次いで露出されたポリシリコンメサ（polysilicon mesa）が、絶縁スペーサ５０の高さまでエッチングされ、ポリ酸化物層３７がポリシリコン層５１のエッチングされた表面の頂上に成長される。次いで窒化物９０が剥離され、ポリシリコンがエッチングされ、工程は図６〜図１３に示すように完成される。図１４Ａ〜図１４Ｃに示された修正された工程に従って製造された第２実施例に係る素子は、図１６に示されている。
【００３２】
図１５Ａから図１５Ｄは、デュアルポリシリコンゲート５１及びセルを形成するために、図１５Ａに示されたように開始厚酸化物層（starting thick oxide layer）５０が最初にパターニングされた、なおさらなる修正された工程フローを示す。次いでゲート酸化膜３４は成長され、ポリシリコン層３６は、図１５Ｂに示すように酸化物スペーサ５０間のギャップを充填するように形成される。次いで平面エッチバック又はＣＭＰ（化学機械的研磨：chamical mechanical polishing）段階が実施されて図１６Ｃに示すように上部表面が平坦化される。
【００３３】
次いで非重要整列工程（non-critical alignment step）が実施されて共通導電領域３５上の厚い酸化物５０が保護され、酸化物層５０の広範囲の部分が図１６Ｄに示すようにエッチングされる。次いで図６から図１３に示すように処理を続ける。
【００３４】
この発明の他の実施例がまた可能である。例えば、図１７は、酸化物スペーサ５０の上方に広がるポリシリコンゲート電極３６を含む第３実施例に係る素子を示す。また、図１８は第４実施例を示し、第４実施例では、第３実施例が酸化物スペーサ５１のそれぞれの垂直側面に配置された側壁スペーサ５１を含むように修正されている。
【００３５】
この発明は特定の実施例に関連して述べられたが、多くの他の変形及び修正、及び他の使用は、当業者に明らかとなろう。したがって、この発明はここで開示された特定のものによっては限定されないことが好ましい。
【００３６】
本出願は、優先権の主張が行われた、Power MOSFET With Ultra-Deep Base and Reduced On Resistanceというタイトルの、２００１年７月５日に出願された米国特許仮出願第６０／３０３，０５９号明細書の利益に基づき、該利益をクレームしたものである。
【図面の簡単な説明】
【００３７】
【図１】従来技術に係る垂直型導電性ＭＯＳＦＥＴの小さな部分を示す断面図である。
【図２】従来技術に係るＭＯＳＦＥＴ装置を示す図である。
【図３】この発明に係るＭＯＳＦＥＴを示す図である。
【図４】この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。
【図５】この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。
【図６】この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。
【図７】この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。
【図８】この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。
【図９】この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。
【図１０】この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。
【図１１】この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。
【図１２】この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。
【図１３】この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。
【図１４Ａ】この発明の第２実施例に係る他の装置を製造するための段階を示す図である。
【図１４Ｂ】この発明の第２実施例に係る他の装置を製造するための段階を示す図である。
【図１４Ｃ】この発明の第２実施例に係る他の装置を製造するための段階を示す図である。
【図１５Ａ】この発明に係る装置を製造するための他の段階を示す図である。
【図１５Ｂ】この発明に係る装置を製造するための他の段階を示す図である。
【図１５Ｃ】この発明に係る装置を製造するための他の段階を示す図である。
【図１５Ｄ】この発明に係る装置を製造するための他の段階を示す図である。
【図１６】この発明の第２実施例に係る装置を示す断面図である。
【図１７】この発明の第３実施例に係る装置を示す断面図である。
【図１８】この発明の第４実施例に係る装置を示す断面図である。
【符号の説明】
【００３８】
３０  基板
３１  エピタキシャル層
３２  ベース領域
３２′  反転チャネル領域
３３  ソース領域
３５  共通導電領域
３９  コンタクト層
５０  絶縁スペーサ
５１  ゲート電極
９２  深い注入接合
【図４】
2004538626.tif 000003
【図５】
2004538626.tif 000004
【図１４Ａ】
2004538626.tif 000005
【図１４Ｂ】
2004538626.tif 000006
【図１４Ｃ】
2004538626.tif 000007
【図１６】
2004538626.tif 000008
【国際公開パンフレット】
2004538626.tif 000009
2004538626.tif 000010
2004538626.tif 000011
2004538626.tif 000012
2004538626.tif 000013
2004538626.tif 000014
2004538626.tif 000015
2004538626.tif 000016
2004538626.tif 000017
2004538626.tif 000018
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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