(57)【要約】周波数シンセサイザ（２００）は、合成された周波数の半サイクル分周を許容する。従来のΣ−ΔＮ分周周波数シンセサイザにおいて、制御可能な分周器は、整数因子ＮまたはＮ＋１により、合成された周波数の分周を許容する。Σ−Δ演算器（１６０）は、半サイクル分周器（２５０）を制御し、合成周波数を整数因子Ｎまたは（Ｎ＋１／２）により選択的に分周する。より高次のΣ−Δ演算器（１６０）がＳ出力シンボルを供給するならば、半サイクル分周器（２５０）は、（Ｎ＋ｓ／２）の分周因子を選択する制御される。ただし、ｓはＳシンボルの組合せにより選択可能である。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の信号を第２の信号と比較して差分信号を供給する比較器と、
前記比較器に接続され、前記差分信号に基づいて、第３の信号を供給する信号発生器と、
前記信号発生器及び前記比較器に接続され、前記第３の信号を周波数分周して前記第２の信号を生成する分周器と、を備える周波数シンセサイザであって、
前記分周器は、前記第３の信号の分数分割値に基づいて前記第２の信号を供給することを特徴とする周波数シンセサイザ。
【請求項２】
前記分数分割値は、半サイクルの分割に相当することを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項３】
前記分周器は、複数の中間信号からの選択により前記分数分割値を行い、前記複数の中間信号のそれぞれは前記第３の信号に関連する位相差をもつことを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項４】
前記分周器は、
除数を選択するための制御信号を供給するΣ−Δ演算器と、
除数とともに前記第３の信号の周波数分周に対応する前記制御信号に基づいて、前記複数の中間信号からの選択により、前記分数分割値を行う分数分周器と、を有することを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項５】
除数の選択は、０．５の分数部分をもつ少なくとも一つの除数を含む複数の除数の中から行うことを特徴とする請求項４に記載の周波数シンセサイザ。
【請求項６】
前記分数分周器は、
前記第３の信号の第１位相に基づいて前記第３の信号を分周して第１の出力を生成する第１の２分周装置と、
前記第３の信号の第２位相に基づいて前記第３の信号を分周して第２の出力を生成する第２の２分周装置と、
少なくとも前記第１及び第２の出力の中から選択出力を選択するセレクタと、
前記セレクタに接続され、前記選択出力の整数分割値により、分数分割値を実効化する整数分周器と、を有することを特徴とする請求項４に記載の周波数シンセサイザ。
【請求項７】
前記第１及び第２の２分周装置は、第１及び第２の補完出力をそれぞれ供給し、
前記セレクタは、少なくとも前記第１及び第２の補完出力から前記選択出力を選択することを特徴とする請求項６に記載の周波数シンセサイザ。
【請求項８】
前記Σ−Δ演算器は、２次のΣ−Δ演算器と３次のΣ−Δ演算器との少なくとも一方に対応することを特徴とする請求項７に記載の周波数シンセサイザ。
【請求項９】
前記比較器と前記信号発生器との間に接続され、前記差分信号をフィルタリングして、フィルタリングされた出力を前記信号発生器に供給するループフィルタを備えることを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項１０】
それぞれが前記入力信号に対して異なる位相に基づいている複数の出力を供給する複数の分周装置と、
前記複数の分周装置に接続され、前記入力信号の選択分数分割値を実効化するために前記複数の出力の選択出力を供給するセレクタと、を備えることを特徴とする周波数分周器。
【請求項１１】
前記複数の出力のうち少なくとも一つの出力は、整数である第１の分周器に相当し、
前記複数の出力のうち少なくとも一つの他の出力は、０．５の分数部分をもつ第２の除数に相当することを特徴とする請求項１０に記載の周波数分周器。
【請求項１２】
前記セレクタに接続され、前記選択出力の整数分割値により前記入力信号の選択された分数分割値を実効化する整数分周器をさらに備えることを特徴とする請求項１０に記載の周波数分周器。
【請求項１３】
入力信号を周波数分周する方法であって、
前記入力信号に関連する異なる位相をもつ複数の中間信号を生成し、
除数の分数部分に基づいて、前記複数の中間信号から選択信号を選択し、
除数の整数部分に基づいて、整数部分により前記選択信号を分割し、前記入力信号の周波数分周に対応する出力信号を前記除数により生成することを特徴とする方法。
【請求項１４】
前記複数の中間信号の少なくとも一つは、０．５である除数の分数部分に対応することを特徴とする請求項１３に記載の方法。
【請求項１５】
入力信号の入力周波数の分数の倍数である出力周波数をもつ出力信号を合成する方法であって、
一組の除数から第１の除数を決定し、
前記一組の除数から第２の除数を決定し、
前記分数の倍数に基づいて、前記第１または第２の除数に対応する選択除数により、前記出力信号を選択的に周波数分周して、周波数分周信号を生成し、
前記周波数分周信号を前記入力信号と比較して、差分信号を生成し、
前記差分信号に基づいて前記出力信号を生成し、
前記除数の組合せは、少なくとも一つの非整数除数であることを特徴とする方法。
【請求項１６】
前記非整数除数の少なくとも一つは、０．５の分数部分であることを特徴とする請求項１５に記載の方法。
【請求項１７】
出力信号を周波数分周し、
出力信号に関連のある位相差をもつ前記複数の中間信号を生成し、
前記選択された除数の分数部分に基づいて、前記複数の中間信号の中から選択信号を選択し、
前記選択された除数の整数部分に基づいて、選択信号を整数部分により分割し、前記周波数分周信号を生成することを特徴とする請求項１５に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号処理の分野に関し、特に、半クロック周期のステップサイズの分解能をもつΣ−ΔＮ分周器に関する。
【０００２】
【従来の技術】
Σ−ΔＮ分周周波数シンセサイザにおいて、分数分割値は、Σ−Δシーケンスと名づけられた期間を平均化することにより実現され、その分周比はΣ−Δ変調器により生成される。所望の分周値が整数Ｎ，Ｎ＋１の間であるならば、入力信号は、ある期間でＮにより分周され、他の期間でＮ＋１により分周される。クロックがＮ＋１で分周される期間に対する、クロックがＮで分周される相対期間により、出力信号の平均周波数が決定される。例えば、入力信号がＮ、次にＮ＋１、次にＮで交互に分周されるならば、平均分周出力周波数は、入力信号を（Ｎ＋０．５）で分周した周波数になる。もし入力信号がＮ＋１より頻繁にＮで分周されるならば、分周比は（Ｎ＋０．５）以下になる。もし入力信号が（Ｎ＋１）でより頻繁に分周されるならば、分周比は（Ｎ＋０．５）より大きくなる。
【０００３】
高次のΣ−ΔＮ分周周波数シンセサイザが公知であるが、整数分割値の選択はＮとＮ＋１の間の選択に限定されない。高次のΣ−ΔＮ分周周波数シンセサイザにおいて、整数分割値は、ｓを整数として、整数Ｎ＋ｓの組合せから選択されうる。例えば、２次（２２個の選択）のΣ−Δ装置の場合、−１から＋２の範囲であり、３次（２３個の選択）の場合、−３から＋４の範囲である。２次のΣ−Δ演算器の一例が図３に示されている。１次（２１選択）のΣ−ΔＮ分周周波数シンセサイザは、本発明の理解を容易にするためのパラダイムとして示される。
【０００４】
図１は位相ロックドループ構成の従来のＮ分周周波数シンセサイザ１００のブロック図の一例を示している。位相比較器１１０は、基準入力信号とＮ分周器からの帰還信号との差分を検出する。この差分はループフィルタ１００によりフィルタされ、フィルタされた差分は、電圧制御発振器１３０の出力周波数を制御する。発振器１３０の出力信号は、上述したように、整数分周器１５０を介してＮ分周器１４０に帰還され、ＮまたはＮ＋１により分周される。整数分周器１５０がＮとＮ＋１のどちらで分周するかの制御は、後述するように、Σ−Δ演算器１６０で与えられる。シンセサイザ１００の位相ロックトループは、入力基準信号とＮ分周器１４０の周波数分周出力信号との間の位相差を最小化するために設計される。分周比が正確にＮであるならば、電圧制御型発振器１３０からの出力周波数は入力基準周波数のＮ倍になる。もし分周比Ｎが３期間で、次にＮ＋１が１期間、次にＮが３期間のように交互に繰り返されるならば、出力周波数は入力基準周波数の（Ｎ＋０．２５）倍になり、（Ｎ＋０．２５）の期間は、４つの繰返し期間（３＊Ｎ＋１＊（Ｎ＋１））／４の平均になる。
【０００５】
Σ−Δ演算器１６０は、整数分周器１５０がＮ分周演算を行うか、（Ｎ＋１）分周演算を行うかを制御する。周波数分周出力の各周期で、分周比に対応する定数値Ｋは中間の和に加えられ、桁上がり（キャリー）項がこの加算から生成されるときにいつでも出力パルスが生成される。この出力パルスは、（Ｎ＋１）による分周を実効化する。もし出力パルスがアサートされないならば、分周器１５０はＮで分周する。０．１のように、分数部分が小さいならば、桁上がりはめったに起きない。この実施形態では、１０サイクルに１回だけである。分周器は、（Ｎ＋１）で１回分周するたびに、Ｎで９回分周する。これにより、（Ｎ＋０．１）の分周比を生成できる。一方、０．９のように分数部分が大きいならば、桁上がりが頻繁に生成される。この例では、１０クロックサイクルのうち、９回ごとに（Ｎ＋１）で分周され、１回ごとにＮで分周される。これにより、（Ｎ＋０．９）の平均分周比が生成される。
【０００６】
異なる分周比をもつ一連の整数分割値を介して、分数分割値を与える過程で、系統的な位相シフトは、分数分割値を実効化するために用いられる一連の整数分割値により導入される。分周比Ｎが９回で、次に１回の分周比（Ｎ＋１）が続く場合には、分周比Ｎに対して、周波数分周出力信号は、基準信号に次第に近づく。また、分周比（Ｎ＋１）に対して、周波数分周出力信号は、余分のクロックサイクルだけ遅延する。これにより、基準信号はキャッチアップされる。選択的に、Σ−Δ演算器１６０は、２つの間の点線で示すように、ループフィルタ１２０を介して、この系統的な位相シフトを補償する。上述した中間の和は、従来共通の技術を使用してこの分数分割値を補償するために、周波数分周出力信号の進み量または遅れ量を通知するものであり、ループフィルタ１２０または位相検出器１１０に供給される。
【０００７】
系統的な位相シフトの校正は、基準信号入力と周波数分周器の出力との差分に相当する帰還信号の精度のよい生成と同様に、位相差と位相差の校正に対応する校正電圧との間のマッピングを与えるのに用いられる部品の線形性に高く依存する。回路が非線形であると、非線形効果は一般に、比較的短い期間の値をもつ入力信号よりも、長い期間の値をもつ入力信号に対してより明白になる。なぜなら、非線形効果は、短い期間では、区分的にほとんど線形であるためである。このように、広範囲の期間での位相差は、いくらか非線形特性を示す従来の装置に対して処理されるとき、倍数的に悪い効果を示す可能性がある。
【０００８】
公知のように、同じ出力周波数では、基準クロック周波数が高いほど、応答時間がより高速になるだけでなく、ノイズやスパー性能がよりよくなる。周波数領域において、上述した周期的なキャッチアップは、意図した出力周波数の各側におけるスパーに対応し、出力周波数からのスパー距離は、周期的なキャッチアップの周波数により決定される。基準クロック周波数が高いほど、周波数分周出力信号の周波数がより高くなる。周波数分周出力信号の周波数が高くなるほど、上述した中間カウンタのインクリメントがより頻繁に行われ、これにより、累積の位相シフトが実効的により小さくなる。例えば、もし基準クロック周波数が２倍になるならば、総期間のうち１０：９の割合でＮ分周期間があるときは、２０：１８の期間になる。ところが、２０：１８シーケンスの間、１番目の（ｎ＋１）分周の期間は、９回のＮ分周の期間の後に起こる。すなわち、Σ−Δ演算器１６０は、同一の全体期間中で（Ｎ＋１）分周のコマンドの２倍だけアサートし、蓄積された系統的な位相エラーにキャッチアップする周波数は２倍になる。事実上、蓄積された系統的な位相エラーは半分に減らされる。位相ロックドループ１００の構成によるが、系統的な位相エラーが半分になると、ノイズとスパー性能を累積的に削減できる。系統的な位相エラーの大きさを削減し、これにより、シンセサイザは従来の部品の上述した非線形効果にあまり敏感でなくなり、より高いキャッチアップ周波数がスパーと所望の出力周波数成分との間により大きな乖離を与える。これにより、所望の出力周波数成分からスパーをフィルタリングする処理を容易にする。より高周波の基準クロックを与えることで、分数分周器の達成可能な分解能を上げることもできる。１サイクル当たり１０〜２０の基準サイクルの上述した増加により、例えば、固有の分解能は０．１（１／１０）から０．０５（１／２０）に改善する。
【０００９】
ところが、基準クロックの基準周波数をより高くすると、しばしば実現性がなくなる。同じ応用分野では、ＥＭＩ（電磁妨害）やＲＦ（無線周波数）分離制限は、高周波を除外する。他の応用分野では、高周波クロックシステムのより高い電力消費は、実装可能な周波数への実用的な上限を与える。
【００１０】
【課題を解決するための手段】
本発明の目的は、改良されたノイズとスパー特性をもつΣ−ΔＮ分周周波数シンセサイザを提供することにある。また、本発明の目的は、基準クロック信号の周波数を上げることなく、ノイズとスパー特性を改善するΣ−ΔＮ分周周波数シンセサイザを提供することにある。さらに、本発明の目的は、改良されたノイズ及びスパー特性と、削減された電力消費とをもつΣ−ΔＮ分周周波数シンセサイザを提供することにある。また、本発明の目的は、改良された分解能をもつΣ−ΔＮ分周周波数シンセサイザを提供することにある。
【００１１】
これらの目的は、周波数シンセサイザを提供することにより達成され、合成周波数の直接的な分数分割値を許容する。特に、周波数シンセサイザは、合成周波数の半サイクル分割を許容する。従来のΣ−ΔＮ分周周波数シンセサイザにおいて、制御可能な分周器は、Ｎの整数因子またはＮ＋１の整数因子による合成周波数の分割を許容する。本発明のΣ−Δ演算器は、Ｎの整数因子または（Ｎ＋１／２）の分数因子による合成周波数を選択的に分割するように半サイクル分周器を制御する。より高次のΣ−Δ演算器がＳ出力シンボルを与えるように実装されるとき、半サイクル分周器は、（Ｎ＋ｓ／２）の分周因子を選択するようい制御される。ただし、ｓはＳシンボルの組合せから選択可能である。
【００１２】
【発明の実施の形態】
本発明の一実施形態が、添付図面を参照して、より詳細に説明される。図面では、同様の参照番号は同様のまたは対応する特徴や機能を示している。
【００１３】
図２は本発明によるΣ−ΔＮ分周周波数シンセサイザ２００のブロック図の一例を示す図である。１次のΣ−Δ演算器の一例を利用して、本発明のＮ分周器２４０は、０．５未満の分数部分用のＮまたはＮ＋１、あるいは０．５より大きい分数部分のＮ＋１／２またはＮ＋１で、電圧制御型発振器１３０の出力を選択的に分周する。すなわち、従来のＮ分周器１４０では、除数は、付加的な（＋１）クロックサイクルを含むか含まない。本発明のＮ分周器２４０では、除数は、付加的な半分の（＋１／２）クロックサイクルを含むか、含まない。除数間で選択する従来のステップサイズの半分を利用することにより、系統的な位相エラーの大きさは半分に減らされる。周期的なキャッチアップサイクルの周波数やスパーは２倍になる。この周波数を２倍にする効果は、Σ−Δ演算器１６０に供給された分数定数Ｋを２倍にし、これにより、演算器１６０において、中間の和からのキャリー信号の上述した発生率を２倍にする（従来は、奇数の分数定数は、偶数の分数定数と比較して、繰返しを減らすことにより、よりよいスパー性能を一般に提供する）。好適な実施形態において、２＊Ｋ＋／−１の分数定数は、奇数の分数定数を与えるために、２＊Ｋの代わりに用いられる。２＊Ｋの定数は、理解を容易にするために図示されている）。
【００１４】
半サイクルの分周器２５０を実現するために、分周器２５０の周波数分周出力の生成は、電圧制御型発振器１３０からの入力信号の正のエッジまたは負のエッジにより選択的に制御される。高次のΣ−Δ演算器を利用するのに特によく適した半サイクルの分周器の好適な実施形態は、下記に示すように、図４に示される。
【００１５】
９回のＮ分周期間に引き続き、（Ｎ＋１）分周期間が与えられる、上述した（Ｎ＋０．１）分周の例では、本発明の周波数シンセサイザ２００は、４つのＮ分周の後に、１つの（Ｎ＋１／２）分周が続く。必要に応じて、平均周波数は、（４＊Ｎ＋１＊（Ｎ＋０．５））／５またはＮ＋１である。ところが、本例における系統的な位相エラーは、シンセサイザ１００では１０期間ごとにゼロに戻るが、シンセサイザ２００では５期間ごとにゼロに戻る（上述したようにキャッチアップ期間）。
【００１６】
同様に、例えば、３回の（Ｎ＋１）分周期間と１回のＮ分周期間で従来与えられる、（Ｎ＋０．７５）分周は、必要に応じて、（１＊（Ｎ＋１）＋１＊（Ｎ＋１／２））／２またはＮ＋０．７５の平均周波数に対して、１回の（Ｎ＋１）期間と、それに続く１回の（Ｎ＋１／２）期間とで与えられる。ところが、本例における系統的な位相エラーは、シンセサイザ１００の４期間ごとと比較して、シンセサイザ２００の各２期間ごとにゼロに戻る。
【００１７】
同様に、（Ｎ＋０．５）分周は、本発明のシンセサイザ２００の半サイクル分周器２５０により直接実効化される。これにより、従来のシンセサイザ１００と比較して、系統的な位相エラーを導入しない。従来のシンセサイザ１００は、２期間ごとにゼロに戻る系統的な位相エラーを持っており、Ｎ分周とＮ＋１分周を選択的に行うことにより、（Ｎ＋０．５）分周を実効化する。選択的に述べられたが、本発明のシンセサイザ２００は従来のシンセサイザ１００の固有の分解能の２倍をもち、分数平均化による高精細分解能を評価することによるエラーが実質的に削減され、ある場合には除去される。
【００１８】
同一の出力周波数と基準クロックとに対して、本発明の周波数シンセサイザ２００の系統的位相エラーをゼロにすることによる周期的な削減量は、従来の周波数シンセサイザ１００の系統的位相エラーの周期的な削減量の２倍になる。すなわち、シンセサイザ２００のスパー周波数は、従来の周波数シンセサイザ１００のスパー周波数の２倍であり、シンセサイザ２００の系統的位相エラーの大きさは、従来の周波数シンセサイザ１００のエラーの半分である。上述したように、系統的な位相エラーの大きさの削減は、実際の回路部品の特性上の非線形性の存在のために、累積的な効果を提供する。上述したように、ますます増大するスパー周波数は、所望の出力周波数からスパーを引き離し、これにより、所望の出力からスパーをフィルタリングする困難性を削減する。これらの利点は、本明細書の当業者に明らかである。
【００１９】
上述したように、高次のΣ−Δ演算器は、従来のシンセサイザで一般に用いられる。図３は従来の２次のΣ−Δ演算器を図示し、図４は本発明によるＮ分周器での使用に特に適した半サイクル分周器の好適な実施形態を示す図である。わかりやすくするために、２次のΣ−Δ演算器は参照符号１６０でラベルされ、図２のΣ−Δ演算器１６０として用いられることを示している。ただし、従来共通の多くの異なる構成のいずれかが選択的に配置可能である。例えば、Σ−Δ演算器１６０は１次、３次、４次または高次などの演算器でありうる。同様に、半サイクルの分周器は、参照符号２５０でラベルされ、図２の半サイクル分周器２５０として用いられる。ただし、多くの異なる構成のいずれかが直接的な分周比を実効化するために選択的に配置されうる。これは、本明細書が対象としている当業者に対して明らかである。
【００２０】
図３の従来の２次のΣ−Δ演算器は、２つの蓄積器３１０，３２０を有する。これら蓄積器はそれぞれ、出力シンボルＳを生成するのに用いられる桁上がり信号を供給する。出力シンボルＳは、図１の分周器１５０のようなＮ＋Ｓ分周器で一般に用いられる。遅延ブロック３３０，３４０で示されるように、各サイクルで、蓄積器３１０，３２０の以前の出力は、次のサイクルの入力を形成するためにそれぞれ帰還される。このように、蓄積器３１０，３２０は、第１の蓄積器３１０への入力である分数部分Ｋに基づいて、中間和を蓄積し続ける。Ｋの値と累積和のサイズは、周波数分周出力と意図された分数出力との間の蓄積された３６０度の位相シフトに対応する。これにより、上述したキャッチアップ期間を与えるために、異なる分割値の生成を可能にする。加算装置３５０は、４つの値（−１，０，＋１，＋２）の１つでありうる出力を供給する。従来の周波数シンセサイザにおいて、この出力はＮ＋Ｓ分周器に供給される。この結果、電圧制御型発振器からの入力信号は、それぞれ選択的にＮ−１，Ｎ，Ｎ＋１，Ｎ＋２により分周される。より高次のΣ−Δ演算器のそれぞれは、カスケード接続された付加的な蓄積器の遅延段を有する。
【００２１】
図４の半サイクル分周器２５０は、互いに位相がずれて動作される２分周の一対の部品４１０，４２０を有する。２分周の部品４２０の一つの反転出力は、２分周の他の部品４１０に入力として供給される。その結果、図５のタイミング図でＡ，Ｂと補数Ａ−，Ｂ−として同定される線で示されるように、各部品４１０，４２０からの周期的なクロック信号を生成する。半サイクルのインクリメントで、直接的な分数分割値を実効化するために、マルチプレクサ４５０は、一般的なＮ分周カウンタへの入力として、部品４１０，４２０の出力（Ａ，Ａ−，Ｂ，Ｂ−）の一つを選択する。信号Ａの正の立ち上りエッジ５０１を基準として用いて、信号Ａの次の立ち上がりエッジ５０２への期間はＶＣＯ出力信号のＮサイクルとして図示されている。図示されるように、信号Ｂの次の立ち上りエッジ５０３は、信号Ａの立ち上りエッジから半サイクルだけ遅れる。半サイクル期間が要求されることを演算器１６０が示すとき、マルチプレクサ４５０は、信号Ａから半サイクル分のオフセットである信号Ｂ，Ｂ−を選択する。期間の整数部分の決定は、適切な期間を決定するために、選択された信号Ｂ，Ｂ−と組み合わせて使用される。すなわち、例えば、Ｎ＋０．５の期間は、Ｎの整数期間と０．５の半サイクル遅延を用いて、あるいはＮ＋１の整数期間と０．５（Ｎ＋１−０．５）の半サイクルの進みを用いて実施されうる。図５は連続的なＮ＋０．５サイクルのシーケンスを示している。図５において、マルチプレクサ４５０による出力の選択は、Ａ，Ｂ，Ａ−，Ｂ−の順番である。整数期間が要求されるならば、マルチプレクサ４５０は以前の出力信号の選択を保持する。
【００２２】
図６はマルチプレクサ４５０による信号Ａ，Ａ−，Ｂ，Ｂ−の選択を制御するのに用いられる状態図の一例である。どの時点でも、システムは、信号Ａ，Ｂ，Ａ−，Ｂ−のいずれかの現在の選択に対応して、状態００，０１，１１または１０のいずれかである。演算器がフルの整数期間を示すとき、システムは現在の状態に留まる。整数値は適切な整数にセットされる。演算器１６０が期間内の半サイクル分数部分を示すとき、システムは次の状態に変わり、これにより、要求された期間を与えるために、フルサイクルの期間の適切な整数と組み合わされる半サイクル期間を与える。演算器１６０が半サイクル部分の期間を要求するたびに、システムは次の状態に進み、演算器が半サイクル部分を持たない期間を要求するたびに、システムは現在の状態に留まる。
【００２３】
以上は単に本発明の原理を示している。明確には記述されておらず、図示されていなくても、本発明の原理を備え、本発明の精神と範囲内で、当業者が種々の変形例を考案できることは評価されうる。例えば、本発明は周波数シンセサイザに関するが、間接的な分数分周を実現するために、異なる除数をもつ整数分周の組合せを一般に利用する他の装置も、１未満の選択的な除数間のインクリメントされるステップサイズと、分周されるべき信号の半サイクルに対応するインクリメントされるステップサイズとを提供する。この種の応用及び／または選択的な構成は、以下のクレームの精神と範囲内にある。
【図面の簡単な説明】
【図１】
従来のΣ−ΔＮ分周周波数シンセサイザのブロック図の一例を示す図。
【図２】
本発明によるΣ−Δ分周周波数シンセサイザのブロック図の一例を示す図。
【図３】
従来の２次のΣ−Δ演算器のブロック図の一例を示す図。
【図４】
本発明による２次のΣ−Δ演算器で利用される半サイクル分周器のブロック図の一例を示す図。
【図５】
本発明による半サイクル分周器のタイミング図の一例を示す図。
【図６】
本発明による半サイクル分解能を実現する中間クロック信号を選択する状態図の一例を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【国際公開パンフレット】
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【国際調査報告】
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