(57)【要約】【課題】集積回路チップにふくまれるネットワーク型パラメータの識別方法及び回路（１）を提供する。【解決手段】識別をトリガーする信号（Ｅ）を印加する単一の入力端子（２）と、２進識別符号（Ｂ１，Ｂ２，Ｂｉ−１，Ｂｉ，…，Ｂｎ−１，Ｂｎ）を送り出す出力端子（３１，３２，３ｉ−１，３ｉ，…，３ｎ−１，３ｎ）と、前記入力端子を各出力端子に個別に接続する第１電気パス（Ｐ１，Ｐ２，Ｐｉ，…，Ｐｎ）と、該電気パスの出力の２進状態を同時に統合する手段（４，５１，５２，５ｉ，…，５ｎ）とを有し、各パスは技術的バラツキ及び／又は集積回路の製造方法に敏感に感応する遅延を入力する。【選択図】図１
2004526970.tif 000002
【特許請求の範囲】
【請求項１】
集積回路にふくまれる物理パラメータネットワーク型の識別回路（１）において、
識別をトリガーさせる信号（Ｅ）を印加する信号入力端子（２）と、
２進識別符号（Ｂ１，Ｂ２，…，Ｂｉ−１，Ｂｉ，…，Ｂｎ−１，Ｂｎ）を提供する出力端子（３１，３２，…，３ｉ−１，３ｉ，…，３ｎ−１，３ｎ）と、
前記入力端子を各出力端子に個別に接続して、各々前記集積回路の技術的及び／又は製造プロセスのバラツキに感応する遅延を導入する第１電気パス（Ｐ１，Ｐ２，…，Ｐｉ，…，Ｐｎ）と、
前記電気パスの出力の２進状態を同時に考慮する考慮手段（４，５１，５２，…，５ｉ，…，５ｎ）と
を有することを特徴とする識別回路。
【請求項２】
前記電気パスの各々（Ｐ１，Ｐ２，…，Ｐｉ，…，Ｐｎ）は、遅延素子（６１，６２，…，６ｉ，…，６ｎ）と、フリップフロップ（５１，５２，…，５ｉ，…，５ｎ）とから形成され、フリップフロップの入力端子（Ｄ）は対応する前記遅延素子の出力に接続され、該フリップフロップの出力端子（Ｑ）は当該識別回路の出力端子（３１，３２，…，３ｉ−１，３ｉ，…，３ｎ−１，３ｎ）のひとつを規定する、請求項１記載の識別回路。
【請求項３】
前記考慮手段は前記第１電気パス（Ｐ１，Ｐ２，…，Ｐｉ，…，Ｐｎ）により導入される遅延の平均遅延にほぼ対応する遅延（Ｃ０）を導入する第２電気パス（４）を有し、該第２電気パスは前記入力端子（２）と前記考慮手段をトリガーするトリガー端子との間に挿入される、請求項１又は２のひとつに記載の識別回路。
【請求項４】
異なるフリップフロップ（５１，５２，…，５ｉ，…，５ｎ）のクロック入力（Ｃｋ）は全て前記トリガー端子に接続される、請求項２又は３のひとつに記載の識別回路。
【請求項５】
前記第１電気パス（Ｐ１，Ｐ２，…，Ｐｉ，…，Ｐｎ）は、技術的バラツキにかかわらず、同じオーダーの大きさの遅延を導入するように選択される、請求項１−４のひとつに記載の識別回路。
【請求項６】
技術的バラツキに感応する物理パラメータにもとづいて集積回路チップを識別する識別方法において、
ディジタル信号の平均伝播時間を、同じディジタル信号の少なくとも２つの他の電気パスに関して比較することを特徴とする識別方法。
【請求項７】
前記比較の結果の考慮がディジタル入力信号（Ｅ）にもとづいて同期される、請求項６記載の識別方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路チップにふくまれる識別回路の製造に関連するパラメータにもとづく電子素子又は集合体の識別に関する。このような識別は一般に集積回路チップの製造に関する物理パラメータのネットワークを使用する。この識別は現在「集積回路指紋」識別と呼ばれる。
【０００２】
従来の識別方法の第１のグループは集積回路パラメータの電気パラメータを測定する。それは例えばトランジスタのスレッシュホールド電圧の測定、抵抗測定又は浮遊容量測定である。これらの特徴は技術的及び製造プロセスのバラツキに敏感であるので考慮される電気パラメータは製造に特有で、集積回路の署名を形成すると考えられる。電気パラメータの測定を使用する方法の例は米国特許第６１６２１３に記述されている。
【０００３】
電気パラメータ測定を使用することの欠点はこれらの値が時間に従って（回路の寿命の間に）変化することにある。従って得られる署名は安定ではない。
【０００４】
別の欠点は、測定された署名（例えばキャパシタの両端の電圧）とあらかじめ定められる署名の差を計算する必要があることである。従って、識別を可能とする差を計算する前に、アナログ・ディジタル変換器により測定された信号を変換する必要がある。
【０００５】
安定性の問題に加えて、小さな変化を測定しなければならないので変換器は非常に正確である必要がある。実際、ふくまれる技術的バラツキは本質的に非常に小さい（例えば、ＭＯＳトランジスタのスレッシュホールド電圧に対し、バラツキは一般に±４ｍＶである）。電圧測定に対して、約２００ｍＶの値の範囲にわたって１ｍＶより小さな差を検出しなければならない。このような例に対しては、１２ビット変換器が必要である。
【０００６】
別の欠点は、信頼性の理由から、回路の複数の点の検査が必要なことにある。これはアナログ多重化器を必要とし、又は使用する変換器の数が増大する。
【０００７】
従来の技術の第２のグループは時間測定を使用する。例えば、ＥＥＰＲＯＭ−型メモリーのリード／ライト時間を測定する。動作実行時間の測定を使用する識別方法の例は米国特許第５８１８７３８に記述される。
【０００８】
このグループの解決は前述のものと同じ欠点を有する。差は変換器がカウンタに置換されるだけである。
【０００９】
第１及び第２のグループの解決において、測定を使用し、得られた署名を、集積回路、又は遠方の素子の認証の場合には外部装置に保存される基準値と比較する。
【００１０】
従って、これらの全ての解決は大形であり不確かな結果に対して実施が困難であるという欠点を有する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は集積回路チップの物理パラメータにもとづいて電子集合体又は素子の識別を実行する新規な方法を提供することにある。特に、本発明は従来の方法と回路の少なくともひとつの欠点を解決する物理パラメータネットワーク型の新規な識別回路と新規な識別方法を提供する。
【００１２】
本発明は又アナログ・ディジタル変換器又はカウンタを使用しない解決を提供することを目的とする。
【００１３】
本発明は又集積回路の表面積をわずかしか使用しない解決を提供することを目的とする。
【００１４】
本発明は又時間に対して安定で、技術的及び製造プロセスのバラツキに特に敏感な解決を提供することを目的とする。
【００１５】
本発明は更に得られた識別コードの内部又は外部処理と互換性のある解決を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するための本発明の特徴は、集積回路にふくまれる物理パラメータネットワーク型の識別回路において、識別をトリガーさせる信号を印加する信号入力端子と、２進識別符号を提供する出力端子と、前記入力端子を各出力端子に個別に接続して、各々前記集積回路の技術的及び／又は製造プロセスのバラツキに感応する遅延を導入する第１電気パスと、前記電気パスの出力の２進状態を同時に考慮する考慮手段とを有する識別回路にある。
【００１７】
本発明の実施例によると、前記電気パスの各々は、遅延素子と、フリップフロップとから形成され、フリップフロップの入力端子は対応する前記遅延素子の出力に接続され、該フリップフロップの出力端子は当該識別回路の出力端子のひとつを規定する。
【００１８】
本発明の実施例によると、前記考慮手段は前記第１電気パスにより導入される遅延の平均遅延にほぼ対応する遅延を導入する第２電気パスを有し、該第２電気パスは前記入力端子と前記考慮手段をトリガーするトリガー端子との間に挿入される。
【００１９】
本発明の実施例によると、異なるフリップフロップのクロック入力は全て前記トリガー端子に接続される。
【００２０】
本発明の実施例によると、前記第１電気パスは、技術的バラツキにかかわらず、同じオーダーの大きさの遅延を導入するように選択される。
【００２１】
本発明は又技術的バラツキに感応する物理パラメータにもとづいて集積回路チップを識別する識別方法において、ディジタル信号の平均伝播時間を、同じディジタル信号の少なくとも２つの他の電気パスに関して比較する識別方法を提供する。
【００２２】
本発明の実施例によると、前記比較の結果の考慮がディジタル入力信号にもとづいて同期される。
【発明を実施するための最良の形態】
【００２３】
明瞭化のために、本発明の理解に必要な素子のみを図示し記述する。特に、本発明の実施で得られる識別コードの使用と指定は詳述せず、本発明の目的ではない。さらに、本発明により集積回路による識別ルーチンのトリガーは、従来の技術と同様に行うことができ、詳述しない。
【００２４】
本発明の特徴は、同じ入力信号（少なくともひとつのエッジをふくむ論理信号）を電気パスによる複数の異なる遅延に与えることにある。各電気パスは、技術的及び／又は製造プロセスのバラツキに敏感な遅延を導入する。
【００２５】
本発明の別の特徴は、異なるパスにより平均遅延に関して導入される遅延の直接比較を提供することにより、時間差として技術的バラツキの効果を測定しないことにある。
【００２６】
図１は本発明による集積識別回路の実施例のブロック図である。
【００２７】
この例で、回路１は識別をトリガーするディジタル信号Ｅをうけとる単一の入力端子２を有する。本発明を実施するために、信号Ｅは、図２Ａと図２Ｂでみられるように、識別のために少なくともひとつのエッジをふくまなければならない。
【００２８】
識別回路１の機能は所定数のビットにより２進コードＢ１，Ｂ２，…，Ｂｉ−１，Ｂｉ，…，Ｂｎ−１，Ｂｎを提供することにあり、このコードは技術的及び回路の製造プロセスのバラツキに敏感である。各ビットＢｉは回路１の対応する端子３１，３２，…，３ｉ−１，３ｉ，…，３ｎ−１，３ｎに提供される。従って回路１は識別コードを並列形態で提供する。
【００２９】
本発明によると、電気パスＰ１，Ｐ２，…，Ｐｉ，…，Ｐｎが共通の入力端子２を同じランクの端子３ｉに接続し、各識別ビットＢｉと関連している。
【００３０】
好ましくは、異なる電気パスＰｉにより導入される遅延は相互にわずかに異なるように選択され、製造プロセスの技術的バラツキに対する感度を保証する。
【００３１】
従って、電気パスにより導入される異なる遅延により、エッジトリガー信号Ｅは異なる出力で異なる時刻に再生される。
【００３２】
本発明によると、回路１の出力の情報を、同期して、異なる電気パスの間の理論的平均遅延に対応する時刻に読み出す。
【００３３】
より特定すると、図１に示される本発明の実施例によると、平均電気パス４（Ｃ０）がもうけられて、エッジトリガー入力信号Ｅの発生からの読取り時刻を設定する。
【００３４】
例えば、パス４は回路１の入力２を、対応する電気パスＰ１，Ｐ２，…，Ｐｉ，…，Ｐｎに属するフリップフロップ５１，５２，…，５ｉ，…，５ｎの端子Ｃｋに接続し、フリップフロップの対応する出力Ｑは回路１の出力端子３１，３２，…，３ｉ，…，３ｎを形成する。この実施例によると、各電気パスＰｉは遅延素子６１（Ｃ１），６２（Ｃ２），…，６ｉ（Ｃｉ），…，６ｎ（Ｃｎ）を、回路の入力２とパスの対応するフリップフロップのＤ入力の間に有する。遅延素子６ｉは、本発明によると、相互に異なる遅延をもつ素子である。実際、フリップフロップ５ｉは好ましくは全て同じ構造である。しかし、素子４により導入される平均遅延Ｃ０に関して入力信号が回路１の出力端子に到達するまでの遅延にかかわる。
【００３５】
入力信号Ｅの上にエッジが印加されると、このエッジは異なる時刻にフリップフロップの対応するＤ入力に到着する。異なるフリップフロップの入力状態の読取りは、このとき、素子４により遅延された信号Ｅのエッジにより同期される。この理由のために、特に、遅延Ｃ０は異なる遅延素子６ｉの平均遅延にほぼ対応するように選択される。
【００３６】
図１の実施例で、回路１の異なる出力３ｉは独立にレジスタ７の入力に接続されて、得られたバイナリコードを保存する。各ビットＢｉはひとつの回路出力に対応する。レジスタ７の接続と構造の詳細は図示せず本発明の目的ではない。２進コードがこのレジスタに入力されたとき、その利用は応用に依り、その実行は当業者の能力の範囲内である。
【００３７】
図２Ａと図２Ｂは、大きさを考慮しないタイムダイヤグラムで、本発明による識別回路の動作を示す。図２Ａと図２Ｂは信号Ｅと異なる遅延素子の出力信号の形の例を示す。図２Ａと図２Ｂの例で、４ビットを越える２進ビットの場合を考える。タイムダイヤグラムは記号Ｃ０，Ｃ１，Ｃ２，Ｃ３及びＣ４で示される。
【００３８】
図２Ａと図２Ｂの相違は、異なる製造プロセスからくる、チップの上に集積された２つの回路１の相違をあらわす。
【００３９】
図２Ａで、時刻ｔ５で、信号Ｅの上昇エッジがトリガーされたとする。このエッジはＤフリップフロップの異なる入力に（遅延素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の出力に対応）、異なる時刻ｔ１，ｔ２，ｔ３，ｔ４に現れる。さらに、素子４（Ｃ０）は時刻ｔ０でフリップフロップの入力でデータ読取りを開始する遅延を導入する。遅延Ｃ０より大きな遅延を発生する全てのパスは、信号Ｅのエッジが未だ到着していないので、状態０のビットを提供する。遅延Ｃ０より短い遅延を発生する全てのパスは、信号Ｅのエッジは遅延Ｃ０が終了する前に対応するフリップフロップの入力に到達するので、状態１のビットを発生する。図２Ａの例で、時刻ｔ０で、コード１０１０が識別コードとして提供される。
【００４０】
図２Ｂは異なる製造プロセスによる同じ回路を示し、従って異なるチップを提供する。ここで得られるコードは異なっている。例えばコード００１０である。図２Ｂで、図２Ａの場合と同じ時刻ｔ５は任意に示される。しかし、信号Ｅのエッジが対応するＣ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４を介してパスの終端に到達する時刻ｔ’０，ｔ’１，ｔ’２，ｔ’３，ｔ’４は図２Ａの場合と異なっている。
【００４１】
遅延素子Ｃ０自身が技術的及び製造プロセスのバラツキに敏感である。しかし、この遅延は平均遅延をあらわし検索される識別コードは任意であるので、上記のことは本発明の実施に影響しない。
【００４２】
実際、物理パラメータネットワーク識別のために本発明を実施する際、重要なことは同じ製造プロセスの集積回路は同じコードを発生するということである。遅延素子は製造プロセスのバラツキに敏感であるので本発明の実施により上述のようになる。
【００４３】
本発明の利点は識別が特に正確で信頼できることにある。特に、測定（電圧又は時間の）をしないので、変換器又はカウンタの正確さの問題は克服される。
【００４４】
この実施例の利点は識別回路が特に高感度なことにある。実際に、異なるパスにより導入される遅延の検出可能な差は１ピコ秒の桁である。一方、製造プロセス又は技術的バラツキは少なくとも１０ピコ秒のオーダの遅延を導入する。
【００４５】
別の利点は、素子により導入される遅延のひとつに時間的ドリフトがあっても、これは回路の結果に影響しない。実際、全ての遅延素子は同様の構造であるので、バラツキは全ての素子（パス）に対して同じ方向である。
【００４６】
本発明による電気パスの遅延素子を形成するために、技術的バラツキ又は製造プロセスによる影響に敏感な任意の集積化素子を使用することができる。例えば、一連の抵抗器及び／又はキャパシタであることができる。抵抗器に対しては集積回路の厚さの両端の抵抗を使用することができる。しかし、ポリシリコン抵抗は、抵抗値が寸法に関連し温度依存性が小さいので好ましい。
【００４７】
本発明によると、識別フェーズは入力信号Ｅのエッジによりトリガーされる。フェーズの数は応用と識別回路の目的に依る。スマートカードの場合には、このカードと外部装置との間の交換毎に、同じトランザクションの間においても、識別が行われる。
【００４８】
もちろん、本発明は当業者に容易な種々の変更、修飾、改良が可能である。特に、本発明による遅延素子の実現は、技術的及び／又は製造プロセスのバラツキに敏感である限り異なる形態をとることができる。
【００４９】
更に、異なる素子により導入される遅延の変化範囲は応用と所望の感度に依る。この選択は上述の機能的記述にもとづいて当業者に容易である。
【００５０】
さらに、本発明による回路により提供される符号のビット数は所望の感度に依る。ビット数が多ければ、回路はコードの変化に対して敏感になる。
【００５１】
最後に、異なる２進符号利用素子を提供してもよい。該コードはレジスタに保存するか又は直接使用して、例えば、この回路の電源に集積化される、回路の機能の確認又は非確認をすることができる。
【図面の簡単な説明】
【００５２】
【図１】本発明による集積化識別回路の実施例である。
【図２Ａ】図１の識別回路の動作の時間ダイヤグラムを示す。
【図２Ｂ】図１の識別回路の動作の時間ダイヤグラムを示す。
【符号の説明】
【００５３】
１  識別回路
２  入力端子
３１，３２，…，３ｎ  出力端子
４  平均電気パス
５１，５２，…，５ｎ  フリップフロップ
６１，６２，…，６ｎ  遅延素子
７  レジスタ
【国際公開パンフレット】
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【国際調査報告】
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