(57)【要約】一体デュアル周波数バイパスおよび過渡抑制デバイス（１０）は、少なくとも２つのセラミック半導体層（１１および３１）を有し、それらの上面には概ねＵ字形の電極（１２および１３）が形成されている。電極のベース部分（１４および１４ａ）は半導体層の対向する面で露出しており、このＵ字形電極のレグ部分（１５および１６）は反対極性の電極のベース部分に向かって延びる。一方のレグ対（１５および１５ａ）のオーバラップまたは位置合わせエリア（１９）は、他方のレグ対（１６および１６ａ）のオーバラップエリア（２０）とは異なり、その結果として、値の異なる２つのキャパシタが形成される。これらのキャパシタは並列になっており、したがって、２つの別個の周波数で低インピーダンスパスを画定する。電極の長さおよび／またはＵ字のベースの長さの関数として導電路を変化させることにより、所望の内部インピーダンスが得られる。誘電体の代わりに半導体材料を使用することで、半導体の降伏電圧以上のレベルでデバイスに導入された信号がグランドに分流されるので、過渡エネルギーが抑制される。
2004505577.tif 000002
【特許請求の範囲】
【請求項１】
第１の側面および第２の側面を有する、バリスタ特性をもつ複数周波数ノイズ減衰デバイスであって、複数の３層ＬＣ回路スタックと、それらとの間でインターディジテイティッド構造を有する同数の２次半導体層とを含むことを特徴とするデバイス。
【請求項２】
請求項１に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、前記３層ＬＣ回路スタックは、
前記デバイスの第１の側面に沿った第１のベース部分、および可変長かつ可変幅の第１の複数のレグ部分を有する第１のＵ字形セラミック電極板と、
１次半導体層と、
前記デバイスの第２の側面に沿った第２のベース部分、および可変長かつ可変幅の第２の複数のレグ部分を有する第２のＵ字形セラミック電極板とをさらに含み、
前記第１の側面と前記第２の側面とが互いに対向していることを特徴とするデバイス。
【請求項３】
請求項２に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、
前記第１のＵ字形セラミック電極板の前記第１のベース部分に電気的に接続された第１の端子と、
前記第２のＵ字形セラミック電極板の前記第２のベース部分に電気的に接続された第２の端子とをさらに含むことを特徴とするデバイス。
【請求項４】
請求項２に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、各３層ＬＣ回路スタック内の前記第１の複数のレグ部分と前記第２の複数のレグ部分とが、所定の長さだけ長さ方向に重なり合うことを特徴とするデバイス。
【請求項５】
請求項４に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、各３層ＬＣ回路スタック内の前記第１の複数のレグ部分および前記第２の複数のレグ部分のオーバラップエリアは、その結果生じる対になったキャパシタンス値を精密に規定するように予め決定されていることを特徴とするデバイス。
【請求項６】
請求項２に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、前記１次半導体層および前記２次半導体層は酸化亜鉛材料を有することを特徴とするデバイス。
【請求項７】
第１の側面および第２の側面を有する、バリスタ特性をもつ複数周波数ノイズ減衰デバイスであって、複数の４層ＬＣ回路スタックを含むことを特徴とするデバイス。
【請求項８】
請求項７に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、前記４層ＬＣ回路スタックは、
前記デバイスの第１の側面に沿った第１のベース部分、および可変長かつ可変幅の第１の複数のレグ部分を有する第１のＵ字形セラミック電極板と、
第１の半導体層と、
前記デバイスの第２の側面に沿った第２のベース部分、および可変長かつ可変幅の第２の複数のレグ部分を有する第２のＵ字形セラミック電極板と、
第２の半導体層とをさらに含み、
前記第１の側面と前記第２の側面とが互いに対向していることを特徴とするデバイス。
【請求項９】
請求項８に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、
前記第１のＵ字形セラミック電極板の前記第１のベース部分に電気的に接続された第１の端子と、
前記第２のＵ字形セラミック電極板の前記第２のベース部分に電気的に接続された第２の端子とを含むことを特徴とするデバイス。
【請求項１０】
請求項２に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、各３層ＬＣ回路スタック内の前記第１の複数のレグ部分と前記第２の複数のレグ部分とが、所定の長さだけ長さ方向に重なり合うことを特徴とするデバイス。
【請求項１１】
請求項１０に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、各３層ＬＣ回路スタック内の前記第１の複数のレグ部分および前記第２の複数のレグ部分のオーバラップエリアが、その結果生じる対になったキャパシタンス値を精密に規定するように予め決定されていることを特徴とするデバイス。
【請求項１２】
請求項８に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、前記１次半導体層および前記２次半導体層は酸化亜鉛材料を有することを特徴とするデバイス。
【請求項１３】
第１の側面および第２の側面を有する、バリスタ特性をもつ複数周波数ノイズ減衰デバイスであって、
第１のＵ字形電極板と、
第２のＵ字形セラミック電極板と、
複数の半導体層とを含むことを特徴とするデバイス。
【請求項１４】
請求項１３に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、前記複数の半導体層は、前記第１のＵ字形電極板および前記第２のＵ字形電極板とインターディジタル構造になっていることを特徴とするデバイス。
【請求項１５】
請求項１４に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、前記第１のＵ字形電極板は、
前記デバイスの第１の側面に沿った第１のベース部分と、
第１のレグ部分と、
第２のレグ部分とをさらに含み、
前記第１および第２のレグ部分が、長さおよび幅が互いに対して相対的に可変であるという予め規定された特性を有することを特徴とするデバイス。
【請求項１６】
請求項１５に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、前記第２のＵ字形電極板は、
前記デバイスの第２の側面に沿った第２のベース部分と、
第３のレグ部分と、
第４のレグ部分とをさらに含み、
前記第３および第４のレグ部分が、長さおよび幅が互いに対して相対的に可変であるという予め規定された特性を有することを特徴とするデバイス。
【請求項１７】
請求項１６に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、前記第１のレグ部分および前記第３のレグ部分は第１のオーバラップエリアを画定し、前記第２のレグ部分および前記第４のレグ部分が第２のオーバラップエリアを画定することを特徴とするデバイス。
【請求項１８】
請求項１９に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、前記第１および第２のオーバラップエリアの面積は異なる値であることを特徴とするデバイス。
【請求項１９】
請求項１６に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、
前記第１のＵ字形セラミック電極板の前記第１のベース部分に電気的に接続された第１の端子と、
前記第２のＵ字形セラミック電極板の前記第２のベース部分に電気的に接続された第２の端子とをさらに含み、
前記第１の側面と前記第２の側面とが互いに対向していることを特徴とするデバイス。
【請求項２０】
請求項１３に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、前記複数の半導体層は酸化亜鉛材料を有することを特徴とするデバイス。
【請求項２１】
請求項１３に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスにおいて、前記第１のＵ字形電極板および前記第２のＵ字形電極板はセラミックであることを特徴とするデバイス。
【請求項２２】
バリスタ特性をもつ複数周波数ノイズ減衰デバイスを製造する方法であって、
（ａ）複数の１次半導体層を形成するステップと、
（ｂ）複数の２次半導体層を形成するステップと、
（ｃ）前記複数の１次半導体層のそれぞれに、第１のセラミックＵ字形電極板をスクリーン印刷するステップと、
（ｄ）前記複数の２次半導体層のそれぞれに、第２のセラミックＵ字形電極板をスクリーン印刷するステップと、
（ｅ）前記第１のＵ字形電極板を有する前記１次半導体層と、前記第２のＵ字形電極板を有する前記２次半導体層とをインターディジタル構造とするステップと、
（ｆ）第１の端子が前記第１のセラミックＵ字形電極板に電気的に接続され、これに対向する第２の端子が前記第２のセラミックＵ字形電極板に電気的に接続されるように、極性が反対の端子を前記デバイスに設けるステップと
を含むことを特徴とする方法。
【請求項２３】
請求項２２に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスを製造する方法において、前記デバイスは、互いに対向した第１の側面および第２の側面を有し、前記第１のＵ字形電極板は、前記第１の端子と電気連絡して前記第１の側面に沿って延びるベース部分を有し、前記第２のＵ字形電極板は、前記第２の端子と電気連絡して前記第２の側面に沿って延びるベース部分を有することを特徴とする方法。
【請求項２４】
請求項２３に記載のバリスタ特性をもつ複数周波数ノイズ減衰デバイスを製造する方法において、前記第１のＵ字形電極板は２本のレグ部分を有し、前記第２のＵ字形電極板は２本のレグ部分を有し、前記第１の電極板の２本のレグ部分は前記第２の電極の２本のレグ部分と重なり合って、ＬＣ回路におけるキャパシタ素子を形成することを特徴とする方法。
【発明の詳細な説明】
【０００１】
（発明の背景）
１．発明の分野
本発明は、バリスタ特性をもつバイパスまたは減衰器デバイス（ｂｙ−ｐａｓｓ ｏｒ ａｔｔｅｎｕａｔｏｒ ｄｅｖｉｃｅ）に関し、より詳細には、複数（少なくとも２つ）の別々の周波数（ｄｉｓｃｒｅｔｅ ｆｒｅｑｕｅｎｃｙ）におけるノイズを減衰させ、電圧および電流スパイクの過渡抑制（ｔｒａｎｓｉｅｎｔ ｓｕｐｐｒｅｓｓｉｏｎ）を行うための小型セラミックデバイス（ｍｉｎｉａｔｕｒｉｚｅｄ ｃｅｒａｍｉｃ ｄｅｖｉｃｅ）に関する。このデバイスは、ディジタル出力とアナログ出力の両方を備えたいわゆるデュアルモードのセルラ電話におけるノイズ減衰器およびバリスタとして特に有用であるが、これに限定されるわけではない。この種のデバイスでは、２つの別々の周波数で同時に伝送が行われるので、静電放電などの外的要因またはバッテリスパイクなどの内的要因により発生する電圧および電流のスパイクから回路を保護しながら、２つの周波数のそれぞれで発生する「ノイズ」を最小限に抑えることが望ましい。
【０００２】
２．従来技術
最近開発されたデュアルモードのセルラ電話では、一般に、ディジタル伝送回線とアナログ伝送回線のそれぞれで発生したノイズを減衰させる（アースに分流する）ように調整された別個のＬＣ回路網を設けている。現在の小型化の風潮においては、このようにマザーボードに接続される別個のコンポーネントを利用する必要があるというのは、複数のコンポーネントが貴重な「面積」を占めてしまうので望ましくない。
【０００３】
さらに重要なことは、おそらく、セルラテクノロジで用いられる超高周波数（例えばアナログ伝送では９００ＭＨｚ、ディジタル伝送では１．９ＧＨｚ）では、それぞれの個別コンポーネントにつながるリードパスを挿入すると、これらのリードパス自体がインダクタの働きをするため、インダクタンスが大きく変化することになることである。
【０００４】
従来技術でも様々なタイプの回路が既知であり、以下に示す例が、既に発行されたいくつかの米国特許に示されている。
【０００５】
米国特許第５４３０６０１号は、抵抗接続を含む多層キャパシタを開示するものである。
【０００６】
米国特許第５１７０３１７号は、主電極の他に「補正」電極を含むＭＬＣを開示するものであり、この「補正（ｃｏｒｒｅｃｔｉｏｎ）」電極は、正確な値をもつキャパシタを実現できるように主電極よりも幅が狭くなっている。
【０００７】
米国特許第４７５８９２２号は、グランドプレーン層およびその間に介在する誘電体層を有する共振素子（キャパシタ）として働くＵ字形「ストリップライン（ｓｔｒｉｐ ｌｉｎｅ）」を開示するものである。
【０００８】
米国特許第４４７９１００号は、断面積の異なる複数の電極を含むインピーダンス整合回路網に関する。これらの電極は、選択した所望のキャパシタンスが得られるように主電極と並列に接続することができる。
【０００９】
米国特許第４０７４３４０号は、モノリス（ｍｏｎｏｌｉｔｈ）の側面（ｓｉｄｅ ｓｕｒｆａｃｅ）まで延びる調整電極を含むＭＬＣを開示するものである。キャパシタンスの調整は、調整電極（ａｄｊｕｓｔｉｎｇ ｅｌｅｃｔｒｏｄｅ）を外部から主電極に接続する、または主電極から切り離すことによって行われる。
【００１０】
米国特許第４０４８５９３号および２７５８２５６号は、多数の個別キャパシタを単一の基板上に形成するという考え方を開示するものである。
【００１１】
本願と同じ所有者の米国特許第５８９８５６２号は、Ｕ字形電極を用いて重なり合った２つの異なる領域を設けることにより、値の異なる２つの個別キャパシタを１つのデバイス内に形成するという考え方を開示するものである。
【００１２】
上記の米国特許の全ての開示は、参照により完全に本明細書に組み込まれるものとする。
【００１３】
（発明の概要）
本発明は、過渡エネルギーからの保護を実現するセラミック集積デュアル周波数ノイズ減衰デバイスに関する。さらに具体的には、本発明は、グランドへの低インピーダンスパスが複数の別々の周波数で得られるようにすると同時に、そのデバイス自体に到達する可能性のある電圧および電流のスパイクからの保護を実現するようになされた減衰デバイスに関する。
【００１４】
さらに具体的には、本発明は、バリスタ特性をもつデュアル周波数バイパスデバイスであって、製造が非常に簡単であり、正確で精密に制御されたデュアルＬＣ回路を備えたことを特徴とするデバイスに関する。
【００１５】
さらに具体的には、本発明は、特にノイズのフィルタ除去および過渡エネルギーからの保護に適したバリスタ特性をもつ単層または多層のバイパスデバイスに関し、例えばこのようなデバイスはセラミック半導体構造中に一対のＵ字形電極を含む。これらの電極はそれぞれ、ベースと、そのベースから延びる一対のレグ部分とを含む。セラミック構造では、各ベースはそれぞれの層のマージンに配置され、各Ｕ字のレグは対向するＵ字のベースに向けられ、電極はセラミック半導体の個々の層の上面に配置される。
【００１６】
本発明のその他の目的および利点は、本明細書の詳細な説明に記載されており、そこから当業者には明らかになるであろう。さらに、この参照により、具体的に図示し、言及し、説明した本発明の特徴およびステップには、本発明の趣旨および範囲を逸脱することなく、本発明の様々な実施形態および用途において様々な修正および変更を加えることができることを当業者なら理解されたい。こうした変更には、図示し、言及し、説明した手段、特徴、材料、またはステップをそれらの均等物で代用すること、および様々な部品、特徴、ステップなどの機能、動作または位置を入れ替えることも含まれるが、これらに限定されない。
【００１７】
さらに、本発明の様々な実施形態ならびに様々な現在好ましい実施形態には、本明細書に開示の特徴、ステップまたは要素の様々な組合せまたは構成、あるいはそれらの均等物（図面に明示していない、または詳細な説明に記載されていない、特徴またはステップの組合せまたはそれらの構成も含む）も含まれることも理解されたい。
【００１８】
このような例示的なデバイスを特徴づける特徴は、１つのレグ対が画定するオーバラップエリアと第２のレグ対が画定するオーバラップエリアとが異なり、２つの別個のキャパシタンスが形成されることである。この差分オーバラップは、一方のレグ対を他方のレグ対より長くする、または一方の重なり合ったレグ対の幅を他方の対より広くする、あるいはその両方を組み合わせて行うことによって実現される。
【００１９】
本発明の例示的な実施形態を特徴づけるさらに別の特徴は、Ｕ字のブランチの複合体をＵ字のベースと結合してインダクタの機能を持たせたことにある。したがって、Ｕ字形電極が上記のように組み合わされているので、デバイスは、並列接続された値の異なる２つのキャパシタと、これと直列に接続された、電極によって規定される一対のインダクタとから構成された回路を本来的に備えることになる。電極は、Ｕ字形のベース部分とともにキャパシタンスも形成する。Ｕ字の一方の側で重なり合うレグをＵ字の反対側のレグよりも長くすることによって差分キャパシタンスを実現した場合には、長い方のレグの方が導電路が長くなるので、それに比例して大きなインダクタンスが固有的に得られることになる。
【００２０】
本発明のさらに別の特徴は、電極がＵ字形になっているので、Ｕ字のベースを延長することによってインダクタンスを大きくすることができ、それによりキャパシタンスを著しく大きくしなくても、大きなインダクタンスを独立して得ることができることである。
【００２１】
このデバイスの例示的な実施形態を特徴づけるさらに別の特徴は、キャパシタを構成するために従来使用されてきた誘電体の代わりに、半導体材料の降伏電圧未満の電圧レベルではデバイスをキャパシタとして機能させる誘電性を有し、半導体の降伏電圧以上の電圧レベルではデバイスをバリスタとして機能させる導電性を有する半導体材料を使用したことである。
【００２２】
本発明のデバイスは、マザーボードに接続されるリード（表面実装またはワイヤ：ｓｕｒｆａｃｅ−ｍｏｕｎｔ ｏｒ ｗｉｒｅ）が２本しかない単一のチップで最適なバイパスおよびノイズ低減ならびにバリスタ特性を実現する、小型で製造の容易なコンポーネントとなる。外部導電路（ｅｘｔｅｒｎａｌ ｃｏｎｄｕｃｔｉｖｅ ｐａｔｈ）を最小限に留めることにより、高程度のバイパスデバイスの特性制御が達成される。これは、個別キャパシタおよび個別インダクタを利用するバイパス技術において本来的にＰＣボード上で長い導電路が必要となり、したがってインダクタンスが大きくかつ制御しにくくなるのとは対照的である。
【００２３】
本発明の目的は、特に、複数の別々の周波数でバイパスまたはノイズ低減デバイスとして機能すると同時に、電圧および電流のスパイクから回路を保護するバリスタとしても機能するようになされた、製造の容易な集積チップデバイスを提供することである。
【００２４】
本発明の別の目的は、上述したクラスのデバイスであって、キャパシタンス値およびインダクタンス値を精密に決定することができ、かつ連動するマザーボードの配列を高効率に利用するという要求も満たすデバイスを提供することである。
【００２５】
本発明の別の態様は、バリスタとしての過渡エネルギーからの保護特性をもつデュアル周波数ノイズ減衰デバイスの集積に関する。バリスタの保護特性は、キャパシタの構成に通常使用される誘電体の代わりに酸化亜鉛（ＺｎＯ）などの半導体を使用することによって達成される。
【００２６】
本発明のさらに別の実施形態は、必ずしもこの発明の概要で述べたものに限らず、発明の概要で言及した特徴および／または本願のその他の箇所で論じたその他の特徴の諸態様の様々な混合ならびに組合せを含み、またそれらを組み込むものである。
【００２７】
当業者であるならば、本明細書の以下の記述を読むことにより、方法も含めた上記その他の実施形態の様々な特徴および態様がよりよく理解されるであろう。
【００２８】
当業者を対象とした、その最良の形態を含む本発明の完全かつ実施可能な開示を、添付の図面を参照を含む本明細書に記載する。
【００２９】
繰り返し使用される各参照符は、本発明の同じまたは類似の特徴または要素を表している。添付の図面は、必ずしも正確な縮尺で描かれているわけではなく、場合により、見やすくするために、また本発明がより良く理解されるように、関連箇所を拡大して細部まで図示してある。
【００３０】
（好ましい実施形態の詳細な説明）
図面を参照すると、図１は、本発明によるデバイスの代表的な分解斜視図である。構造を見やすくかつ分かりやすくするために、様々な要素の寸法および厚さはかなり拡大してある。
【００３１】
バイパスバリスタデバイス（ｂｙ−ｐａｓｓ ｖａｒｉｓｔｏｒ ｄｅｖｉｃｅ）１０は、少なくとも２つの半導体層１１および３１から構成され、これらの上面には、Ｕ字形の上側電極１２および下側電極１３が形成されている。電極１２は、レグ（ｌｅｇ）１５および１６がその両端から突出するベース部分（ｂａｓｅ ｐｏｒｔｉｏｎ）１４を含む。電極１３は、レグ１５ａおよび１６ａがその両端から突出するベース部分１４ａを含む。
【００３２】
図１を見ると最もよく分かるように、電極１２および１３は、それぞれのベース部分１４、１４ａが半導体層の対向する縁部で露出するように、それぞれ半導体層１１および３１の上に配置される。上部（ｔｏｐ）電極および下部（ｂｏｔｔｏｍ）電極と、それらの間に介在する半導体層とから構成されるシングルユニットを実線で示す図１を見れば分かるように、この多層デバイスでは任意数の層を形成し、所望の値のキャパシタンスおよびインダクタンスを得ることができる。
【００３３】
端子（ｔｅｒｍｉｎａｔｉｏｎ）１７，１８は、半導体層の端部マージン（ｅｎｄ ｍａｒｇｉｎ）に形成されるが、端子１７は電極１３のベース部分１４ａに電気的に結合され、端子１８は電極１２の１つまたは複数のベース部分に電気的に結合される。
【００３４】
図１ないし図３を見れば明らかなように、レグ１５および１５ａの方が幅が狭く、長さＬ２が短くなっているので、レグ１５，１５ａによって画定される位置合わせまたはオーバラップエリア１９は、これらより長くかつ幅の広いレグ１６，１６ａによって画定されるオーバラップエリア２０より小さくなる。なお、レグ１６，１６ａの長さは符号Ｌ１で表す。
【００３５】
キャパシタンスは重なり合う面積に正比例するので、エリア１９で規定されるキャパシタンスはエリア２０で規定されるキャパシタンスより小さくなる。このことから理解されるように、重なり合うそれぞれのレグコンポーネントの幅を変える、または重なり合うコンポーネントの長さを変える、あるいはその両方を行うことによって、オーバラップエリア１９で規定されるキャパシタＣ１と、オーバラップエリア２０で規定されるより大きなキャパシタンスＣ２の間で、所望のキャパシタンス差をもたせることができる。
【００３６】
特に望ましいのは、重なり合うレグの長さによってキャパシタンスを調整することである。これは、得られるインダクタンスが導電路の全長の関数であり、したがって様々な長さのレグを利用することにより、レグ長が長い場合にはインダクタンスが固有的に大きくなり、それによりインダクタンス値が自動的に大きくなり、より大きなキャパシタンスと相互作用するからである。
【００３７】
上部電極１２と下部電極１３の間に挟まれた半導体１１は、集積して前述のデュアル周波数ノイズ減衰器を形成したときに、キャパシタンスを生み出すのに必要な誘電体の電気絶縁特性を全て有する。しかし、通常使用される誘電体の代わりに半導体を使用することにより、この集積デバイスにとって有用なその他の特質がもたらされる。
【００３８】
誘電体の代わりに半導体を使用することにより、このデバイスをさらにバリスタとして機能させることができる。理解されるであろうが、半導体はある特定の降伏電圧で導通を開始する。半導体の降伏電圧レベル以上の電圧レベルをデュアル共振キャパシタデバイスに導入すると、半導体は導通を開始し、望ましくない信号を効果的にグランドに分流する。したがって、このデバイスは、一般に静電放電（ＥＳＤ）やバッテリスパイクなどの事象の結果として発生する可能性のある電圧および電流のスパイクから回路を保護するようになる。エレクトロニクス産業においては小型化の傾向が続いているので、これらの機能を１つのデバイスに集積することは非常に望ましい。
【００３９】
方法（ＭＥＴＨＯＤＯＬＯＧＹ）
バリスタ特性をもつバイパスデバイスを製造する方法は、従来のセラミックキャパシタを製造する方法とほぼ同じである。この方法は当業者には周知であるので、以下では簡単に説明するに留める。また、これが一般に知られている多くのセラミックキャパシタを製造する方法の一例にしか過ぎないことは、当業者には明らかであろう。
【００４０】
半導体コンポーネントは、バインダを含む液体基質（ｌｉｑｕｉｄ ｍａｔｒｉｘ）中に懸濁させた、酸化亜鉛等の微粉砕半導体形成物質のスラリの薄層をキャスト（ｃａｓｔ）することによって形成する。「グリーン（ｇｒｅｅｎ）」セラミックは、電極形成インクを用いて、所望のＵ字形パターンにスクリーン印刷する。通常は、このインクは白金などの金属を含む。パターン化したグリーンセラミックを重ね合わせて所望数の層を形成する。隣接する層のパターンは、所望のオーバラップ状態が得られるように調整する。個々のユニットは、事前焼成したチップの両端でベース部分１４，１４ａが露出するように、この重ね合わせた層からダイス状に切り出す。その後、ダイス状に切り出したユニットに第１の温度でバインダバーンオフ（ｂｉｎｄｅｒ ｂｕｒｎ−ｏｆｆ）処理を施し、次いで、さらに高い温度で焼結して構造を画定する。
【００４１】
端子１７，１８は、一方の端で露出したベース部分１４および他方の端で露出したベース部分１４ａにそれぞれ当てられる。端子は、蒸着法など、いくつかある任意の既知の方法で形成することができ、これにより半導体層の対向する端部において露出した電極のベースへの電気的および機械的ボンドが得られ、その後、このスパッタ層に１つまたは複数の金属層を貼付するとマザーボードへのはんだ付けが可能となる。これらの端子は、表面実装（ｓｕｒｆａｃｅ ｍｏｕｎｔｉｎｇ）が望ましい場合には、端部マージンから突出させることもできる。代替の成端方法としては、カーボンを貼付し、続いて外側銀層（ｏｕｔｅｒ ｓｉｌｖｅｒ ｌａｙｅｒ）を、カーボンと銀の間に金属層を介在させて、または介在させずに、貼付する方法がある。
【００４２】
実施例
以下、米国特許法の「最良の形態」という要件に従い、図５から図１０を参照して本発明によるアセンブリの特定の例を与えるが、本発明はこれに限定されるものではない。本発明の他の例示的な実施形態では、他のコンポーネントの値および寸法にすることができることを、当業者なら理解するであろう。
【００４３】
厚さ約０．００２２６８インチ（０．００５７６０７ｃｍ）の酸化亜鉛セラミックの活性層（ａｃｔｉｖｅ ｌａｙｅｒ）を８個使用して、多層デバイスを形成する。この例では、８個の活性電極を使用する。ここに示す例では、レグ１１５の幅Ｚ１とレグ１１６の幅Ｚ３は同じであり、０．００４８６０インチ（０．０１２３４４ｃｍ）である。レグ１１５ａの幅Ｚ５とレグ１１６ａの幅Ｚ７も同じであり、０．００７２９０インチ（０．０１８５１７ｃｍ）である。ベース部分１１４の長さＺ２は０．０１６２０インチ（０．０４１１４８ｃｍ）である。ベース部分１１４ａの長さＺ４は０．０１９４４０インチ（０．０４９３７８ｃｍ）である。レグ１１５の長さＹ１は０．０２９９７０インチ（０．０７６１２４ｃｍ）である。レグ１１６の長さＹ２は０．０１７０１インチ（０．０４３２０５ｃｍ）である。レグ１１５ａおよび１１６ａの長さＹ３およびＹ４は同じであり、０．０５０２２０インチ（０．１２７５５９ｃｍ）である。ブランチ１１４および１１４ａの幅Ｘ１およびＸ２は同じであり、０．００６４８０インチ（０．０１６４５９ｃｍ）である。レグ１１５と１１６の間の距離Ｒ１は０．００６４８０インチ（０．０１６４５９ｃｍ）である。レグ１１５ａと１１６ａの間の距離Ｒ２は０．００４８６０インチ（０．０１２３４４ｃｍ）である。各層の全長Ｓ１は０．０５９９４０インチ（０．１５２２４８ｃｍ）である。各層の全幅Ｔ１は０．０３２４０インチ（０．０８２２９６ｃｍ）である。レグ１１５ａおよび１１６ａの端から層の外側縁部までの距離Ｑ１は、０．００９７２０インチ（０．０２４６８９ｃｍ）である。図９を見ると最もよく分かるように、これらの電極は、レグ１１５と１１５ａのオーバラップまたは位置合わせエリア１１９がレグ１１６と１１６ａのオーバラップエリア２００の約３倍になるように積層する。
【００４４】
キャパシタンス値をテストしたところ、オーバラップエリア２００で規定されるキャパシタンスＣ１１が約１６ピコファラド、エリア１１９で規定されるキャパシタンスＣ２１が約４６ピコファラドであった。インダクタンスＬａ１およびＬｂ１を計算したところ、約０．６ナノヘンリーであった。
【００４５】
オーバラップエリアを調整することにより、非常に幅広いキャパシタ値を得ることができることは明らかである。同様に、電極のレグおよびベースの長さおよび幅を変更することによって、特定の状況に適合するように所望のインダクタンスを調整することができる。これらのデバイスに関連した代表的な抵抗値Ｒ１１およびＲ２１は公称値であり、本質的にデバイスの物理的構造によって決まるものであるが、その例を具体的に挙げることは、本明細書の例示的な実施形態の議論では重要でない。図示の例の各値は、９００ＭＨｚのアナログ周波数および１．９ＧＨｚのディジタル周波数で動作するデュアルモードのセルラ電話のバイパスデバイスとして非常に効率的であることが分かっている。別個のキャパシタを利用すると、それに付随してキャパシタ間のリード線の長さが変化し、その結果としてインダクタンスが大きく変化するのとは対照的に、このようにインダクタンスを予測することができることは特に有利である。
【００４６】
本開示に精通している当業者なら、本発明の趣旨を逸脱することなく構造の細部の多くの改変形態を導き出すことができることを理解するであろう。したがって、本発明は広義に解釈されるものである。
【図面の簡単な説明】
【図１】
本発明の例示的なデバイスの代表的な分解斜視図である。
【図２】
本発明による例示的なデバイスの上部電極を示す平面図である。
【図３】
本発明による例示的なデバイスの下部電極を示す平面図である。
【図４】
図１に示す本発明の例示的なデバイスによって定義される回路を示す図である。
【図５】
以下で詳細に論じる本発明の例示的なデバイスの上部電極を示す平面図である。
【図６】
以下で詳細に論じる本発明の例示的なデバイスの下部電極を示す平面図である。
【図７】
例示的なデバイスに対して配置した上部電極および下部電極を、図５および図６に関連して論じた本発明によるこの例示的なデバイスのある特定寸法に対する特定位置で示す平面図である。
【図８】
例示的なデバイスに対して配置した上部電極および下部電極を、図５および図６に関連して論じた本発明によるこの例示的なデバイスのある特定寸法に対する特定位置で示す平面図である。
【図９】
図５ないし図８に関連して論じた本発明の例示的なデバイスの概略的な分解斜視図である。
【図１０】
図５ないし図９に関連して論じた本発明の例示的なデバイスによって定義される回路を示す図である。
【図１１】
図５ないし図１０に関連して論じた本発明の例示的なデバイスにおける周波数に対する減衰を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際公開パンフレット】
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【国際調査報告】
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