(57)【要約】自動検査システムにおいて、ドライバ回路のデスキュー技法により、差動信号がその５０％点またはその近傍で交差することを可能にする。測定回路の第１および第２入力にそれぞれ結合された第１および第２ドライバ回路は、各々、エッジを発生し、このエッジはＤＵＴに向かって伝搬し、ＤＵＴにおける不整合負荷に到達すると反射して戻ってくる。検査システムは、このエッジおよびその反射間の時間間隔を、測定回路の入力毎に測定する。ドライバ回路の各々に直列に、可変遅延回路が設けられている。測定した時間間隔に応答して、検査システムは、確実に第１および第２ドライバ回路からの信号がほぼ同時にＤＵＴに到達するように、可変遅延回路を調節する。
2004515788.tif 000002
【特許請求の範囲】
【請求項１】
構成成分間に比較的小さなタイミング・スキューがある差動信号を発生する第１および第２ドライバ回路のデスキューを行う方法であって、
（Ａ）前記第１および第２ドライバ回路の各々から、それぞれの不整合負荷に伝搬するエッジを発生するステップと、
（Ｂ）測定回路の第１入力において前記第１ドライバ回路からの前記エッジを受信し、前記測定回路の第２入力において前記第２ドライバ回路からの前記エッジを受信するステップであって、各エッジがステップＡに応答する第１電圧段差と、前記それぞれの不整合負荷からの前記エッジの反射に応答する第２電圧段差とを含む、ステップと、
（Ｃ）前記測定回路の第１および第２入力の各々について、前記第１および第２電圧段差間の時間差を測定するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、更に、
（Ｄ）ステップＣにおいて測定した時間差に応答して、前記第１および第２ドライバ回路の少なくとも１つが発生したエッジの遅延を調節し、前記第１および第２ドライバ回路からのエッジが実質上同時に被検査デバイスに到達するようにするステップを含む方法。
【請求項３】
請求項２記載の方法において、更に、前記第１および第２ドライバ回路から、実質上デスキューされた差動信号を発生するステップを含む方法。
【請求項４】
請求項３記載の方法において、更に、
前記実質上デスキューされた差動信号を前記被検査デバイスの差動入力に印加するステップと、
前記実質上デスキューされた差動信号を用いて、前記被検査デバイスを検査するステップと、
を含む方法。
【請求項５】
請求項１記載の方法において、前記測定回路が前記第１および第２ドライバ回路と共に集積回路内に形成される方法。
【請求項６】
請求項２記載の方法において、
前記第１および第２ドライバ回路は、各々前記測定回路のそれぞれの入力に対して伝搬遅延を有し、
前記調節するステップは、前記測定回路のそれぞれの入力に対する前記第１および第２ドライバ回路の伝搬遅延を考慮する、方法。
【請求項７】
請求項２記載の方法において、
前記第１および第２ドライバ回路は、各々前記測定回路のそれぞれの入力に対して伝搬遅延を有し、
ドライバと前記測定回路のそれぞれの入力との間の伝搬遅延が一致する、方法。
【請求項８】
請求項２記載の方法であって、更に、
前記測定回路が、前記第１および第２ドライバ回路からの信号の和と、前記第１および第２ドライバ回路からの信号間の差の一方に関して変動する出力信号を発生するステップと、
前記測定回路の出力信号を少なくとも１つの所定のスレッショルドと比較するステップと、
を含む方法。
【請求項９】
請求項８記載の方法において、前記第１ドライバ回路が当該第１ドライバ回路からエッジを発生している間、前記第２ドライバ回路は定常出力信号を生成し、前記第２ドライバ回路が当該第２ドライバ回路からエッジを発生している間前記第１ドライバ回路は定常出力信号を生成する、方法。
【請求項１０】
請求項９記載の方法において、前記第１および第２電圧段差間の時間差を測定する前記ステップＣは、前記第１電圧段差の５０％点と前記第２電圧段差の５０％点との間の時間差を測定することを含む、方法。
【請求項１１】
請求項１記載の方法において、前記時間差を測定する前記ステップＣの前に、
前記第１および第２エッジのスルー・レートを測定するステップと、
前記第１および第２エッジの内少なくとも１つのスルー・レートを調節し、前記第１および第２エッジのスルー・レートを実質上等しくするステップと、
を含む方法。
【請求項１２】
請求項２記載の方法において、前記第１エッジは、立ち上がりエッジおよび立ち下がりエッジの一方であり、前記方法は、更に、
前記立ち上がりエッジおよび前記立ち下がりエッジの他方について、前記測定するステップ（Ｃ）および調節するステップ（Ｄ）を繰り返すステップを含む、方法。
【請求項１３】
請求項１２記載の方法において、前記第２エッジは、立ち上がりエッジおよび立ち下がりエッジの一方であり、前記方法は、更に、
前記立ち上がりエッジおよび前記立ち下がりエッジの他方について、前記測定するステップ（Ｃ）および調節するステップ（Ｄ）を繰り返すステップを含む方法。
【請求項１４】
請求項１記載の方法において、前記測定回路は差動増幅器を含み、前記第１入力は反転入力であり、前記第２入力は非反転入力である、方法。
【請求項１５】
請求項１記載の方法において、前記測定回路はコモンモード増幅器を含み、前記第１および第２入力は、前記第１および第２ドライバ回路からの信号のコモンモード電圧を監視するために与えられる、方法。
【請求項１６】
自動検査機器を用いて差動デバイスを検査する方法であって、
（Ａ）複数対のシングル・エンド・ドライバ回路をデスキューするステップと、
（Ｂ）前記複数対のシングル・エンド・ドライバ回路からの出力信号を被検査デバイスに印加するステップであって、シングル・エンド・ドライバ回路の各対からの出力信号が差動信号を構成する、ステップと、
（Ｃ）前記被検査デバイスからの応答を監視し、該被検査デバイスが不良か否か判定するステップと、
を含み、前記デスキューするステップ（Ａ）は、シングル・エンド・ドライバ回路の各対に対して、
（ｉ）前記第１および第２ドライバ回路の各々から、それぞれの不整合負荷に伝搬するエッジを発生するステップと、
（ｉｉ）測定回路の第１入力において前記第１ドライバ回路からのエッジを受信し、前記測定回路の第２入力において前記第２ドライバ回路からのエッジを受信するステップであって、各エッジが、前記ステップＡに応答する第１電圧段差と、前記それぞれの不整合負荷からの当該エッジの反射に応答する第２電圧段差とを含む、ステップと、
（ｉｉｉ）前記測定回路の第１および第２入力毎に、前記第１および第２電圧段差間の時間差を測定するステップと、
（ｉｖ）ステップｉｉｉにおいて測定した前記時間差に応答して、前記第１および第２ドライバ回路の内少なくとも１つが発生したエッジの遅延を調節し、前記第１および第２ドライバ回路からのエッジが実質上同時に前記被検査デバイスの第１および第２位置に到達するようにするステップと、
を含む方法。
【請求項１７】
自動検査システムにおいて、差動入力を有する被検査デバイスを検査するドライバ回路のデスキューを行う装置であって、
被検査デバイスに第１シングル・エンド信号を供給するのに適した出力を有する第１ドライバ回路と、
前記被検査デバイスに第２シングル・エンド信号を供給するのに適した出力を有する第２ドライバ回路と、
前記第１ドライバ回路と実質上直列に結合され、前記被検査デバイスへの前記第１ドライバ回路のエッジの伝搬を遅延させる可変遅延回路と、
前記第１ドライバ回路の出力に結合されている第１入力と、前記第２ドライバ回路の出力に結合されている第２入力とを有する測定回路と、
を備え、前記可変遅延回路が、前記測定回路からの出力信号に応答して、前記被検査デバイスへの前記第１および第２シングル・エンド信号の到達時点を実質上等しくするように調節可能である、装置。
【請求項１８】
請求項１７記載の装置において、前記第１および第２ドライバ回路が、前記測定回路の第１および第２入力に、実質上等しい伝搬遅延を有する導通経路を介して結合されている、装置。
【請求項１９】
請求項１７記載の装置において、前記可変遅延回路が第１可変遅延回路であって、更に、
前記第２ドライバ回路に実質上直列に結合され、前記被検査デバイスへの前記第２ドライバ回路のエッジの伝搬を遅延させる第２可変遅延回路を備え、
前記第２可変遅延回路が、前記測定回路からの出力信号に応答して、前記被検査デバイスへの前記第１および第２シングル・エンド信号の到達時点を実質上等しくするように調節可能である、装置。
【請求項２０】
請求項１７記載の装置であって、更に、前記第１および第２ドライバ回路の少なくとも１つの出力に結合された少なくとも１つのスルー・レート調節回路を備え、
前記少なくとも１つの調節可能なスルー・レート回路が、データ捕捉メモリ内に格納されている値に応答して、前記第１および第２シングル・エンド信号のスルー・レートを実質上等しくするように調節可能である、装置。
【請求項２１】
請求項１７記載の装置において、前記測定回路が、差動比較器およびコモンモード比較器の内一方を含む、装置。
【請求項２２】
請求項２１記載の装置において、前記測定回路は、前記測定回路の第１および第２入力における信号レベルの和および当該信号レベル間の差の一方を、少なくとも１つの所定のスレッショルドと比較する比較器を備えている、装置。
【請求項２３】
請求項２２記載の装置であって、更に、前記比較器に結合され、所定の時点において前記比較器の出力状態を捕捉するように動作可能なデータ捕捉回路を備えている、装置。
【発明の詳細な説明】
【０００１】
本発明は、一般的には、電子回路の自動検査機器に関する。更に特定すれば、本発明は、差動素子を検査するための差動信号としての使用を可能にするシングル・エンド信号対のデスキューに関する。
発明の背景
自動検査機器（ＡＴＥ：ａｕｔｏｍａｔｉｃ ｔｅｓｔ ｅｑｕｉｐｍｅｎｔ）は、半導体デバイスの製造において重要な役割を果たしている。製造業者は、一般に、自動検査機器、即ち、「テスタ」を用いて、製造プロセスのウエハ段階およびパッケージ済みデバイス段階において、半導体デバイスの動作を検証する。また、製造業者はＡＴＥを用いて、例えば、速度のような種々の仕様についてデバイスに等級付けを行っている。次いで、その検査された性能レベルに応じて、部品を分類、販売することができる。
【０００２】
図１は、非常に簡略化したＡＴＥシステムを示す。図１に示すように、ホスト・コンピュータ１１８は検査プログラムを実行し、全体的にチャネル１１０ａ〜１１０ｅとして示す、複数のピン・エレクトロニクス・チャネルを介して、ＤＵＴ（被検査デバイス）１２２を検査する。ピン・エレクトロニクス・チャネル（ｐｉｎ ｅｌｅｃｔｒｏｎｉｃｓ ｃｈａｎｎｅｌ）は、各々、それぞれのチャネルをＤＵＴ１２２に接続するＩ／Ｏ端子（１２０ａ〜１２０ｅ）を有する。各ピン・エレクトロニクス・チャネルは、ドライバ回路１１２、検出回路１１４、およびチャネル・オーバーヘッド回路１１６を含むのが通例である。
【０００３】
チャネル・オーバーヘッド回路１１６は、多数の機能を実行する。これは、一般に、ドライバ回路１１２の駆動レベルを確定するＤＡＣ（ディジタル‐アナログ変換器）、および検出回路１１４のスレッショルド・レベルを確定するＤＡＣを含む。また、これは、ドライバ回路１１２を制御して、正確に時間を制御して信号エッジを印加し、検出回路１１４を制御して、正確に制御した時点で入力信号をサンプリングする。チャネル・オーバーヘッド回路１１６は、ドライバ回路１１２がＤＵＴに印加するディジタル・ベクトルを格納し、検出回路１１４がサンプリングしたディジタル状態を格納するメモリを含む。
【０００４】
ＡＴＥシステムは、慣例的に、シングル・エンド信号を高精度に発生することを目的としてきた。しかしながら、差動信号を高精度に発生する要望もあることがわかった。シングル・エンド信号が接地を基準とする１つの信号を与えることによってディジタル・ロジックを伝達するのとは対照的に、差動信号は、２つの相補信号間の差としてディジタル・ロジックを伝達するのであり、相補信号のいずれも接地ではない。
【０００５】
ＡＴＥシステムは、慣例的に、差動信号を発生するシングル・エンド・ハードウエアを用いている。この技法によれば、検査システムは、１対のドライバを用いて、互いに相補として変動するシングル・エンド信号を生成する。十分な精度のタイミング信号を得るためには、シングル・エンド信号は、それらの各５０％点またはその近傍において互いに交差するように形成しなければならず、この位置でこれらの信号をＤＵＴに印加する。これらの要件を満たすために、テスタはタイミングのスキューを厳しく制御しなければならない。
【０００６】
従来の検査システムは、シングル・エンド・チャネル間のタイミング・スキューを低減するプロセスを用いている。これらのプロセスは、一般に、可変遅延線を調節して、異なるドライバ信号がほぼ同時点にＤＵＴのノードに到達するようにしていた。これらのプロセスの一例が、「Ｃｉｒｃｕｉｔｒｙ ｆｏｒ ｓｙｎｃｈｒｏｎｉｚｉｎｇ ａ ｍｕｌｔｉｐｌｅ ｃｈａｎｎｅｌ ｃｉｒｃｕｉｔ ｔｅｓｔｅｒ」（多重チャネル回路テスタの同期回路）と題し、ＭＡ、ＢｏｓｔｏｎのＴｅｒａｄｙｎｅ，Ｉｎｃ．に譲渡された米国特許第４，６６０，１９７号に開示されている。
【０００７】
従来のスキューを低減するプロセス（即ち、デスキュー（ｄｅｓｋｅｗｉｎｇ））は、小さいが重大な誤差を生ずるという問題があることがわかった。例えば、従来のデスキュー（スキュー消去）プロセスは、チャネルの検出器を用いて、チャネルの対応するドライバの遅延を測定する。ここで見いだされたことは、異なる検出器間のスレッショルド・レベルの差のためにタイミング誤差が生じ、デスキュー精度に影響を及ぼすということである。ドライバ・エッジのスルー・レートは有限であるので、スレッショルド・レベルの誤差は、タイミング誤差に換算され、検出器は、ドライバ・エッジが発生する時点を誤って報告することになる。
【０００８】
加えて、検出回路自体もスキューを有する。殆どの検査システムは検出器をデスキューするプロセスを備えているが、検出器間で残留するスキューがドライバのスキューに加わり、このためドライバの精度が低下する。これらの誤差が合わさると、ドライバが発生する差動信号がそれらの５０％点またはその近傍で交差することの確証が得られなくなる程大きくなる場合もある。
発明の概要
前述の背景を念頭に置いて、本発明の目的は、従来技術を用いて可能なよりも更に精度高く、差動信号を発生するために用いられるシングル・エンド信号間のタイミング・スキューを低減することである。
【０００９】
前述の目的ならびにその他の目的および利点を達成するために、測定回路を第１および第２ドライバ回路の出力に結合する。測定回路の第１入力は第１ドライバ回路の出力に結合され、第２入力は第２ドライバ回路の出力に結合されている。第１および第２ドライバ回路の各々は、エッジを発生するように構成されている。ドライバからのエッジは、ＤＵＴの非終端負荷および測定回路に向けて伝搬し、測定回路の第１および第２入力の各々に第１電圧段差（ステップ）を発生させる。エッジがＤＵＴにおいてそれぞれの非終端負荷に達すると、反射して測定回路に戻り、第１および第２入力の各々に第２電圧段差を発生させる。次に、第１および第２電圧段差間の時間差を、測定回路の両入力について測定する。時間差に応答して、第１および第２ドライバ回路の内少なくとも１つの遅延を調節し、第１および第２ドライバ回路からのエッジのＤＵＴへの到達時点が実質的に等しくなるようにする。１つの回路（即ち、測定回路）が両ドライバからの遅延を測定するので、２つの検出回路を使用する際に伴う誤差が生ずることがなく、一層精度の高い結果が得られる。
【００１０】
本発明のその他の目的、利点、および新規な特徴は、以下の説明および図面の検討から明らかになるであろう。
好適な実施形態の説明
トポロジ
図２は、本発明にしたがって構成した自動検査機器用ディジタル・チャネル２００のトポロジ（ｔｏｐｏｌｏｇｙ）を示す。図２に示すように、第１および第２ドライバ２１０および２１２が、シングル・エンド出力信号を、それぞれの伝送路を通じて、ＤＵＴ  ＨＩおよびＤＵＴ  ＬＯで示す、ＤＵＴの第１および第２ノードに供給する。図２のＤＵＴは、図１のＤＵＴ１２２に類似しており、図２の伝送路は図１の信号経路１２０ａ〜１２０ｅに類似している。
【００１１】
種々の遅延回路２２４および２２６が、第１および第２ドライバ２１０および２１２からＤＵＴへの信号の通過を遅らせる。加えて、可変スルー・レート回路２２８および２３０が、ドライバ回路によって生成される駆動信号のスルー・レートを変化させる。ドライバ２１０および２１２からの信号のデスキューを高精度に行うために、これら双方のスルー・レートおよびこれらのＤＵＴまでの遅延を一致させることが好ましい。
【００１２】
図２に示すように、ディジタル・チャネル２００は、第１および第２シングル・エンド比較器２１４および２１６を含む。これらの比較器の入力は、それぞれ、ドライバ２１０および２１２の出力に結合されている。好ましくは、比較器２１４および２１６は、各々、２つのプログラム可能なスレッショルドを備え、したがって従来のウィンドウ比較器と同様に作用する。
【００１３】
また、図２は差動比較器２１８も示している。差動比較器２１８は、２つの入力信号（「Ａ」および「Ｂ」で示す）間の差を、２つの所定のスレッショルドと比較し、出力信号を発生する。出力信号は、信号ＡおよびＢ間の差の、スレッショルドに対する相対値を示す。したがって、差動比較器２１８は、後段に従来のウィンドウ比較器がある従来のアナログ差動増幅器と同様に機能する。差動比較器は、その入力におけるコモンモード電圧とはほぼ独立して動作する。
【００１４】
好ましくは、差動比較器２１８は、プログラム可能なタイミング信号の送出時に、その出力状態を一定に保持するラッチを含む。タイミング信号の位置を変化させると、異なる時点における差動信号を調べることが可能となる。検査システムは、差動比較器２１８からのラッチした出力をデータ捕捉メモリ２２２に格納し、検査プログラムによって出力を読み出すことができるようにしている。
【００１５】
また、図２は、コモンモード比較器２２０も示す。この比較器は、「Ｄｅｔｅｃｔｏｒ Ｗｉｔｈ Ｃｏｍｍｏｎ Ｍｏｄｅ Ｃｏｍｐａｒａｔｏｒ Ｆｏｒ Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ」（自動検査機器用コモンモード比較器を有する検出器）と題する米国特許出願第０９／５２５，５５７号に開示されているものと同様である。その内容は、この言及により本願にも援用さることとする。
【００１６】
差動比較器２１８と同様に、コモンモード比較器もドライバ２１０および２１２から入力信号ＡおよびＢを受け取る。それらの差を監視（モニタ）する代わりに、コモンモード比較器２２０は、これらのコモンモード即ち平均値を監視する。コモンモード比較器２２０は、信号ＡおよびＢの平均値を、プログラム可能なスレッショルドと比較して、出力信号を発生する。このように、コモンモード比較器２２０は、従来のウィンドウ比較器に結合された従来の平均化回路と同様に機能する。
【００１７】
図２に示す回路は、単一の特定用途集積回路（ＡＳＩＣ）内に形成することが好ましい。別の実施態様を用いることも可能であり、多数のＡＳＩＣやディスクリートな構成要素が含まれる。実施した回路内において、ドライバ２１０および２１２ならびに差動比較器２１８の入力（ＡおよびＢ）間の伝搬遅延を一致させることが好ましい。同様に、ドライバとコモンモード比較器２２０の入力との間の伝搬遅延も一致させることが好ましい。
動作
図３は、図２におけるドライバのような、２つのドライバ間のタイミング・スキューを低減する、本発明によるプロセスを示す。このプロセスによれば、検査システムは、差動比較器２１８のような測定回路を用いて、ドライバの各々とＤＵＴとの間の伝搬遅延の差を判定する。測定した遅延の差に応答して、この差を補償するように可変遅延線２２４および２２６の少なくとも１つを調節することにより、ドライバ信号がほぼ同時にＤＵＴに到達するようにする。
【００１８】
ステップ３１０から開始し、第１ドライバ、例えば、ドライバ２１０はエッジを生成し、一方第２ドライバ、例えば、ドライバ２１２は、０ボルトのような一定レベルを生成する。第１ドライバ２１０からのエッジはＤＵＴに向かって伝搬する。これは、差動比較器２１８の第１入力（Ａ）にも伝搬する。図４の波形４１０は、差動比較器の第１入力における信号を示す。図４に示すように、エッジが差動比較器の第１入力に到達すると、入力に第１電圧段差（ステップ）４１２が発生する。
【００１９】
エッジがＤＵＴに到達すると、エッジは反射し伝送路を逆に通過して発生源に向かう。即ち、第１ドライバ２１０に向かって戻って来る。伝送路の正しく制御されたインピーダンスから開放（オープン）回路負荷へのエッジの遷移によって、エッジの振幅はほぼ２倍となる。反射したエッジは、次に、ドライバ２１０に向かって戻り、差動比較器２１８の入力に達する。この時点において、差動比較器２１８の第１入力における信号に第２電圧段差４１４が発生し、信号の振幅がほぼ２倍となる。
【００２０】
本プロセスのこの部分において、ＤＵＴを検査ボードまたはソケットから取り除き、ＤＵＴの位置における負荷が本質的に開放回路となるようにすることが好ましい。伝送路は、適切な均一特性インピーダンス、例えば、５０オームを有することが好ましい。
【００２１】
差動比較器の第１入力において第１および第２電圧段差４１２および４１４を分離する時間間隔（ＴＤＨＩ）は、ドライバ２１０およびＤＵＴ端子間の往復遅延にほぼ等しいことが分かった。検査システムは、近似往復遅延を次のようにして測定することができる。
【００２２】
検査システムは、差動比較器２１８のスレッショルドを、第１電圧段差の予測５０％点４１６に設定する。例えば、ドライバが発生する信号が１Ｖおよび０Ｖ間で変動する場合（２倍する前）、差動比較器のスレッショルドは、この振幅の中点、即ち、０．５Ｖに設定することが好ましい。従来からの技法を用い、検査システムは次にエッジが比較器のスレッショルドと交差する時点を測定する。これは、例えば、比較器の出力を監視しながら、差動比較器２１８がラッチされる時点を変化させ、比較器が状態を変化させた時点でゼロにすることによって行うことができる。
【００２３】
一旦システムが、第１電圧段差が発生する時点を確認したなら、システムはスレッショルドを第２電圧ステップ４１４の５０％点４１８に調節する。例えば、反射信号が０Ｖから−１Ｖに変化する場合、スレッショルドを−０．５Ｖに設定することが好ましい。この場合も、従来からの技法を用いて、検査システムは、反射波形がこのスレッショルドと交差する時点を判定する。次に、ステップ３１６において、ドライバ信号の近似往復遅延を計算する。往復遅延は、第２段差がその５０％点と交差した時点から、第１段差がその５０％点と交差した時点を減算した結果と等しい。
【００２４】
次に、第２ドライバ回路について、前述のプロセスを繰り返す（ステップ３１８）。第２ドライバ２１２の近似往復遅延を測定するために、第１ドライバ２１０を一定レベル、好ましくは、０Ｖに保持し、第２ドライバ２１２を駆動しエッジを発生させる。測定は、第１および第２電圧段差４２２および４２４が差動比較器２１８の第２入力（Ｂ）に現れることを除いて、ほぼ前述のように進展する。第１信号（Ｂ）は差動比較器の反転入力であるので、スレッショルド４２６および４２８を調節して比較器内部における反転を考慮しなければならない。例えば、第２ドライバ２１２が発生する信号が０Ｖおよび１Ｖの間で変化すると仮定すると（反射を除く）、差動比較器２１８のスレッショルドを−０．５Ｖおよび−１．５Ｖに設定し、第１および第２電圧段差をそれぞれ捕捉する。
【００２５】
重要なこととして、これら２つの往復遅延間の差は、ドライバおよびＤＵＴのそれぞれの端子間のスキューの２倍に正確に等しいことを見出した。しかし、この関係の有効性は、第１ドライバ２１０から第１入力（Ａ）までの遅延と、第２ドライバ２１２から第２入力（Ｂ）までの遅延の正確な一致に左右される。設計上、回路２００がこの要件を満たすように構成することが好ましい。
【００２６】
ドライバ信号が既知のＤＵＴに到達した際にこれらの間にスキューがある場合、このスキューは、可変遅延回路２２４および２２６を調節することによって補償することができる（ステップ３２０）。例えば、前述の測定において、第１ドライバ信号が第２ドライバ信号よりも速くＤＵＴに到達することが示された場合、遅延回路２２４の遅延を増大させるようにプログラムすることができる。代わりに、第２遅延回路２２６がその遅延を短縮するように調節することもでき、あるいは両遅延回路が遅延の差を分け合うように調節することもできる。
【００２７】
前述の技法から最良の結果を得るために、第１および第２ドライバ２１０および２１２が発生する信号のスルー・レートも一致させることが好ましく、スルー・レートは、前述のプロセスを実行する前に一致させて、遅延を一致させるとよい。ドライバからの信号のスルー・レートを測定するには、検査システムは前述と同じ差動比較器および基本的技法を用いて遅延を測定することが好ましい。差動比較器２１８のスレッショルドは、最初に、予測電圧振幅の２０％点（例えば、波形４３０のスレッショルド４３２）に設定する。次に、従来の技法を用いて、ドライバ信号がこの２０％スレッショルド４３２と交差する時点を判定する。次に、スレッショルドを予測電圧振幅の８０％点４３４に移動させ、８０％交差時点を判定する。２０％交差時点と８０％交差時点との間の間隔は、駆動信号のスルー・レートに比例する。次に、同じ技法を用いて、第２ドライバ２１２のスルー・レートを測定する。一旦スルー・レートを測定したなら、スルー・レート調節回路２２８および２３０の少なくとも１つを調節し、２つの信号のスルー・レートを等しくする（ステップ３１４）。
利点
前述の技法は、従来のスキュー消去技法では得られなかった効果をもたらす。従来の技法では別個の検出回路を用いてそれらの対応するドライバの遅延を測定するが、本発明による技法は単一の測定回路を用いる。したがって、本技法では、差動検出回路間でスレッショルド・レベルの誤差が生じない。加えて、ドライバおよび測定回路間の遅延を好ましくは一致させるので、高精度にドライバのデスキューを行うために、検出器のデスキューを行う必要がない。検出器のデスキューにおける誤差によって、ドライバの精度が損なわれることはない。これら種々の誤差は排除されるので、ドライバ２１０および２１２が発生する差動信号を、それらの５０％点またはその近傍で交差させることができ、したがってこれらのデータを一層信頼性高く伝達することができる。更に、ドライバ回路２１０および２１２は本来シングル・エンドであるので、これらは、個々の被検査デバイスの検査の必要性に応じて、シングル・エンドであれ差動であれ、デスキューされた信号を生成することができる。
代替案
以上一実施形態について説明したが、多数の代替実施形態または変形も可能である。例えば、前述の実施形態は、差動比較器２１８を用いて第１および第２ドライバ２１０および２１２の遅延およびスルー・レートを判定した。代わりに、コモンモード比較器２２０を用いることもできる。第１および第２ドライバからの信号間の差に対して動作するのではなく、コモンモード比較器２２０はそれらの平均に対して動作する。更に別の代替案として、少なくとも２つの入力を有し、出力信号をドライバから受信する適当な測定回路であれば、いずれでも使用可能である。
【００２８】
好適な実施形態では、ドライバ毎に別個の可変遅延回路およびスルー・レート調節回路を設けた。代替案として、１つの可変遅延回路および１つのスルー・レート調節回路のみを用いる。可変遅延回路を１つだけ用いる場合、この可変遅延回路を第１ドライバと直列に配置し、固定遅延回路を第２ドライバと直列に付加する。可変遅延回路の遅延中点値（ｍｉｄ−ｓｃａｌｅ ｄｅｌａｙ）は固定遅延回路の遅延にほぼ等しいので、可変遅延回路はその遅延を固定遅延に対して正方向および負方向の双方に調節することができる。同様に、スルー・レート調節回路を１つだけ用いる場合、スルー・レート調節回路のないドライバのスルー・レートは、他方のドライバの最大スルー・レートよりも低い。したがって、他方のドライバのスルー・レート調節回路を変化させることによって、２つのドライバのスルー・レートを等しくする。
【００２９】
前述の実施形態は、特定の順序で進行する。即ち、第１ドライバ２１０の遅延を測定し、次いで第２ドライバ２１２の遅延を測定する。当業者には容易にわかるであろうが、この順序は任意であり、逆にすることも可能である。
【００３０】
同様に、第１ドライバ２１０は、その往復遅延を測定する目的で、立ち下がりエッジを発生するものとして先に示し、第２ドライバ２１２は立ち上がりエッジを発生するものとして示した。これも逆にすることができる。あるいは、両ドライバについて、立ち上がりおよび立ち下がりエッジ双方を発生し、測定することも可能である。
【００３１】
前述の実施形態において、スキューを補正する技法は、立ち上がりエッジおよび立ち下がりエッジ間で区別していない。場合によっては、立ち上がりエッジおよび立ち下がりエッジを別個に補正することが望ましいこともある。したがって、別の代替案によれば、ドライバ毎に、立ち上がりエッジおよび立ち下がりエッジ双方について往復遅延を測定する。次に、立ち上がりエッジまたは立ち下がりエッジのどちらを生成するのかに応じて、可変遅延回路２２４および２２６において、異なる遅延を決定する。
【００３２】
同様に、先に開示した技法では、スルー・レートを補正する際に、立ち上がりエッジおよび立ち下がりエッジ間で区別していない。代わりに、立ち上がりエッジおよび立ち下がりエッジ双方についてスルー・レートを測定することもでき、別個に補正して、立ち上がりエッジおよび立ち下がりエッジを発生することもできる。
【００３３】
前述のように、スルー・レートを測定する際、差動比較器２１８を用いた。これを選択したのは、簡略化および精度向上のためであり、必須ではない。スルー・レートは個々の信号の特性であり、信号間の特性ではない。したがって、これはシングル・エンド比較器２１４および２１６で測定することができ、あるいは、それに関する限りでは、コモンモード比較器２２０で測定することもできる。加えて、前述では、スルー・レートを判定する際に、その２０％点および８０％点における電圧段差を測定した。これらの測定を行う点は、状況の変化に応じて、変更し個々の状況の下で最良の結果を得るようにすることができる。
【００３４】
前述の技法では、単一のスレッショルド回路を用いて、各ドライバの往復遅延を測定している。まず、スレッショルド回路は、第１電圧段差の中点にスレッショルドを置き、次にスレッショルドを第２電圧段差の中点に移動させる。単一のスレッショルド回路を用いる場合の方が、２つの異なるスレッショルド回路を用いる場合よりも高い精度が得られると考えられる。しかしながら、本発明を単一のスレッショルド回路の使用に限定するように解釈してはならない。
【００３５】
エッジの中点は、エッジのタイミングを判定するため、したがってドライバ信号の往復時間を測定するために便利な点である。他の点または点群も使用可能であるが、当該点または点群の使用を一貫し、測定結果に歪みが生じないようにすることが条件となる。
【００３６】
前述のように、一般に、ドライバの往復遅延を測定する前にＤＵＴを取り外す。ＤＵＴを取り外すと、ＤＵＴが通常実装されている場所にドライバ信号が到達したときに、そこは開放回路となる。しかしながら、ＤＵＴの入力インピーダンスが十分高い場合、これらの測定の間ＤＵＴを接続したままにしておいても、同じ結果を得ることができる。
【００３７】
開放回路負荷を与える代わりに、いずれかの不整合負荷（ｕｎｍａｔｃｈｅｄ ｌｏａｄ）を用いることができる。即ち、その特性インピーダンスにおいて伝送路を終端させないいずれかの負荷である。例えば、接地に短絡させた負荷を用いることができる。ドライバ信号の振幅を２倍にする代わりに、短絡負荷では、それを０に戻す。次いで、前述の技法を適用して、この構成から得られる２つの電圧段差間の時間間隔を測定する。
【００３８】
加えて、好適な実施形態では、ドライバと測定回路への入力との間の電気的遅延を一致させた。好ましいことではあるが、これは必ずしも必須ではない。前述の技法は、一致しない遅延でも、これらが既知であれば、使用することができる。この変形によれば、プログラム可能な遅延において決定した遅延をずらして、ドライバと測定回路の入力間のスキューを補償することができ、遅延を厳密に一致させる必要はない。
【００３９】
これらの代替案および変形の各々、ならびにその他のものも、本発明者によって想起されたのであり、本発明の範囲に該当するものである。したがって、以上の説明は一例に過ぎず、本発明は特許請求の範囲の精神およびその範囲によってのみ限定されることは理解されるであろう。
【図面の簡単な説明】
【図１】
図１は、従来のＡＴＥシステムの簡略化した部分的ブロック図である。
【図２】
図２は、本発明を実施することができるディジタル・チャネルの簡略化した部分的ブロック図である。
【図３】
図３は、本発明による、差動に適用するドライバ回路のデスキューを行うプロセスを示すフロー・チャートである。
【図４】
図４は、図２のディジタル・チャネルを用いたドライバ回路のデスキューに関係する種々の波形を示すタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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