(57)【要約】本発明は、ＥＳＤ事象中に導電に駆動されるｎチャネルＭＯＳＦＥＴに電流を分岐させることによって差動対のバイポーラトランジスタを保護する方法を提供し、逆並列ダイオード対よりも入力電圧のより大きい振幅を可能にする。特別の処理ステップは全く必要なく、ＭＯＳＦＥＴは、ＣＭＯＳ集積回路のＥＳＤ保護のために一般に使用されるアースされたゲートのｎＭＯＳトランジスタにおけるようなスナップバックにトリガする寄生バイポーラｎｐｎトランジスタによるよりも、むしろオンに駆動される。本発明によれば、ＥＳＤ保護回路は、２つの入力端子を有する差動対のトランジスタを保護するために提供される。この回路は、第１及び第２の端子並びに制御端子を有するスイッチング素子（例えばＮＭＯＳトランジスタ）と、スイッチング素子の第１の端子と制御端子との間に結合された第１の抵抗性素子と、スイッチング素子の第２の端子と制御端子との間に結合された第２の抵抗性素子とを備え、スイッチング素子の第１及び第２の端子は異なる対の入力端子に接続するためのものである。【特許請求の範囲】
【請求項１】
２つの入力端子を有する差動対のトランジスタを保護するＥＳＤ保護回路であって、
第１及び第２の端子並びに制御端子を有するスイッチング素子と、
前記スイッチング素子の前記第１の端子と前記制御端子との間に結合された第１の抵抗性素子と、
前記スイッチング素子の前記第２の端子と前記制御端子との間に結合された第２の抵抗性素子とを備え、
前記スイッチング素子の前記第１及び第２の端子が、それぞれ、異なる対の入力端子に接続するためのものであることを特徴とするＥＳＤ保護回路。
【請求項２】
前記スイッチング素子はＮＭＯＳトランジスタであり、前記制御端子はそのゲート端子であることを特徴とする請求項１に記載の回路。
【請求項３】
前記第１及び第２の抵抗性素子は、２つの抵抗器であることを特徴とする請求項１に記載の回路。
【請求項４】
前記２つの抵抗器の抵抗値は等しいことを特徴とする請求項３に記載の回路。
【請求項５】
前記第１及び第２の抵抗性素子の各々は、並列回路（図５）を含むことを特徴とする請求項１に記載の回路。
【請求項６】
前記各並列回路は、一対の逆並列ダイオード（図５）を含むことを特徴とする請求項５に記載の回路。
【請求項７】
前記各並列回路は、各々が前記並列回路のダイオードの１つと直列に接続された２つの抵抗器をさらに含むことを特徴とする請求項６に記載の回路。
【請求項８】
前記各並列回路の前記２つの抵抗器の抵抗値は等しいことを特徴とする請求項７に記載の回路。
【請求項９】
２つの入力端子を有する差動対のトランジスタと、
前記差動対の２つの入力端子間に結合されたＥＤＳ保護回路とを備え、前記ＥＤＳ保護回路は、
第１及び第２の端子並びに制御端子を有するスイッチング素子と、
前記スイッチング素子の前記第１の端子と前記制御端子との間に結合された第１の抵抗性素子と、
前記スイッチング素子の前記第２の端子と前記制御端子との間に結合された第２の抵抗性素子とを含むことを特徴とする回路。
【請求項１０】
前記スイッチング素子はＮＭＯＳトランジスタであり、前記制御端子はそのゲート端子であることを特徴とする請求項９に記載の回路。
【請求項１１】
前記第１及び第２の抵抗性素子は、２つの抵抗器であることを特徴とする請求項９に記載の回路。
【請求項１２】
前記２つの抵抗器の抵抗値は等しいことを特徴とする請求項１１に記載の回路。
【請求項１３】
前記第１及び第２の抵抗性素子の各々は、並列回路を含むことを特徴とする請求項９に記載の回路。
【請求項１４】
前記各並列回路は、一対の逆並列ダイオードを含むことを特徴とする請求項１３に記載の回路。
【請求項１５】
前記各並列回路は、各々が前記並列回路のダイオードの１つと直列に接続された２つの抵抗器をさらに含むことを特徴とする請求項１４に記載の回路。
【請求項１６】
前記各並列回路の前記２つの抵抗器の抵抗値は等しいことを特徴とする請求項１５に記載の回路。
【発明の詳細な説明】
【０００１】
【従来の技術、及び、発明が解決しようとする課題】
本発明は、一般に電子保護回路、より詳細には静電放電（ＥＳＤ）保護装置に関するものである。
【０００２】
集積回路はいろいろな信頼性問題に影響されやすい。これらの問題の１つは、ＥＳＤ事象に対する脆弱性の可能性があるということである。荷電物体、例えば、集積回路をプリント回路基板に設置するために使用される１台の装置が、荷電物体に比べて異なる電位にある集積回路のピンに非常に近接させられると、ＥＳＤが起こる。放電は、一般的には２００ナノ秒よりも小さい時間の期間中の１アンペアを超える電流レベルからなる。ピーク電流の大きさ及び放電の波形は、システムの有効抵抗、キャパシタンス及びインダクタンス並びに放電前にある充電量によって決まる。未保護回路のＥＳＤの影響は、しばしば回路の一部の溶融及び／又は爆発によって特徴付けられる破壊である。通常の回路機能のために使用される構成要素をバイパスし、ＥＳＤ事象によって破壊されない、ＥＳＤ事象のための経路を与えることによってＥＳＤ損傷に対する保護を行うことを目的としている集積回路に特別の部品を含めることは設計者にとって一般的な仕事である。
【０００３】
ＢｉＣＭＯＳ集積回路においてしばしば使用される回路構成は、図１に示されるような差動対１０のバイポーラトランジスタである。この構成が外部ボンディングパッドに接続されたトランジスタのベースとともに入力として使用される場合、これらのトランジスタをＥＳＤ事象から保護することは非常に困難である。
【０００４】
典型的なＥＳＤ保護方式は図２に示される。パッドＢに対して正の圧力がパッドＡに加えられる場合、ＥＳＤ電流に対する可能性のある経路の１つは、抵抗器Ｒ１、順バイアスのベース−エミッタ接合ＢＥ−１、逆バイアスのベース−エミッタ接合ＢＥ−２及び抵抗器Ｒ２を通る。高周波集積回路では、トランジスタＱ１及びＱ２は面積が小さく、内部電力消費が損傷を生じるのに十分でないうちに順方向に電流を流すようにベース−エミッタ接合の能力を著しく制限する。ベース−エミッタ接合は、４Ｖあるいはそれよりも小さい典型的な降伏電圧の場合、逆方向に非常に弱い。抵抗器Ｒ１及びＲ２は、性能を改善するためにしばしば低値抵抗器である。この構成の結果は、差動対をＥＳＤ事象の影響から保護することは非常に困難である。
【０００５】
図２に示されたＥＳＤ保護方式は、放電電流が２Ａを超え得る場合、典型的なＥＳＤ事象中に点Ｃと点Ｄとの間の電圧を安全値に制限するために必要である。高順方向電流の場合、ダイオードの内部直列抵抗は、典型的な低電流ダイオード降下（０．７Ｖ）よりも大きい順方向降下（典型的には２乃至３Ｖ）を生じる。好ましい電流経路は、ダイオードＤ１、給電クランプ１２及びダイオードＤ２を通る。給電クランプ１２の両端間の電圧降下が５Ｖであり、ＥＳＤ事象の下での順バイアスの２つのダイオードの各々の両端間の電圧が３Ｖであると仮定される場合、１１ＶがパッドＡからパッドＢに生ずる。さらに、４Ｖの電圧降下で逆バイアスＢＥ−２を通る電流が１０ｍＡに制限され、かつ、順バイアスＢＥ−１の両端間の電圧降下が１０ｍＡで０．６Ｖであると仮定される場合、抵抗器Ｒ１プラス抵抗器Ｒ２の両端間の電圧降下は、１０ｍＡで６．４Ｖでなければならない。この結果、等しいＲ１及びＲ２が装置を保護するために少なくとも３２０ｋΩでなければならない。高性能のためには、Ｒ１及びＲ２を各々１００Ωよりも小さく制限することが必要であり得る。非常に小さい装置の場合、逆バイアスのベース−エミッタ接合を通る電流を１ｍＡあるいはそれよりも小さく制限することは必要であり得ることに留意されたい。代案は、性能の低下につながるが、トランジスタの物理的サイズを増加させ、ＥＳＤ保護を改善することである。
【０００６】
代替の提案は、この電流を入力パッドＡ及びＢからそらすことにある。１つのこのような方式は、逆並列ダイオードＤ５及びＤ６がパッドＡとパッドＢとの間に接続される図３に示されている。上述の図２に対するのと同じ仮定が用いられる場合、この方式は、差動対の両端間の電圧を１つの高電流ダイオード降下（約３Ｖ）に制限する。他のダイオードがパッドから電源及びアースへのＥＳＤ圧力に対する保護を行うことも必要であることに留意されたい。この方式における主な困難性は、入力信号がダイオード対Ｄ５及びＤ６によってもそらされ、入力振幅をどちらかの極性の約０．６Ｖに制限するということである。入力振幅がこの電圧よりも大きい場合、逆並列ダイオードＤ５及びＤ６は、もはやＥＳＤ保護に対する有効な解決策ではない。
【０００７】
従って、入力電圧のより大きい振幅を許容する有効なＥＳＤ保護方式に対する要求がある。
【０００８】
【課題を解決するための手段】
本発明は、ＥＳＤ事象中に導電に駆動されるｎチャネルＭＯＳＦＥＴに電流を分岐させることによって差動対のバイポーラトランジスタを保護する方法を提供し、逆並列ダイオード対よりも大きい入力電圧の振動を可能にする。余分の処理ステップは全く必要なく、ＭＯＳＦＥＴは、ＣＭＯＳ集積回路のＥＳＤ保護のために一般に使用されるアースされたゲートのｎＭＯＳトランジスタにおけるようなスナップバックにトリガする寄生バイポーラｎｐｎトランジスタによるよりも、むしろオンに駆動される。
【０００９】
本発明によれば、ＥＳＤ保護回路は、２つの入力端子を有する差動対のトランジスタを保護するために提供される。この回路は、第１及び第２の端子並びに制御端子を有するスイッチング素子（例えばＮＭＯＳトランジスタ）と、スイッチング素子の第１の端子と制御端子との間に結合された第１の抵抗性素子と、スイッチング素子の第２の端子と制御端子との間に結合された第２の抵抗性素子とを備え、スイッチング素子の第１及び第２の端子は、異なる対の入力端子に接続するためのものである。
【００１０】
本発明の一実施形態によれば、保護回路の第１及び第２の抵抗性素子は、２つの抵抗器である。２つの抵抗器の抵抗値は好ましくは等しい。
【００１１】
本発明の他の実施形態によれば、保護回路の第１及び第２の抵抗性素子の各々は並列回路を含む。各並列回路は１対の逆並列ダイオードを含む。
【００１２】
本発明の他の実施形態によれば、保護回路の各並列回路は、各々が並列回路のダイオードの１つと直列に接続される２つの抵抗器をさらに含む。各並列回路の２つの抵抗器の抵抗値は好ましくは等しい。
【００１３】
本発明のより十分な理解とともに他の目的及び達成は、下記の説明及び添付図面とともに行われる請求項を参照することによって明らかになり、理解される。
【００１４】
【発明の実施の形態】
本発明は、添付図面を参照してより詳細に、例として説明される。
【００１５】
図面中、同じ参照番号は、同じ若しくは対応する特徴又は機能を示している。
【００１６】
図４は、ＭＯＳトランジスタＱ３並びに抵抗器ＲＣ及びＲＤを有するＥＳＤ保護回路２０を示す。トランジスタＱ３は、そのソース及びドレインとともに点Ｃと点Ｄとの間で差動対Ｑ１及びＱ２と直接並列に配置される。本発明の好ましい実施形態では、トランジスタＱ３は、ＥＳＤ規則を使用して設計される対称ＮＭＯＳＦＥＴである（例えば、シリサイドは、ＥＳＤ圧力の下でトランジスタの信頼性を改善するようにゲートの両側でブロックされる）。対称的な保護の場合、抵抗器ＲＣ及びＲＤは、大きさが等しく、値が大きい（一般的には、通常の動作中にこれらの抵抗器を流れる電流を制限する５０ｋΩ乃至１００ｋΩである）。ＲＣ及びＲＤの並列組み合わせ及びＱ３のゲート−ソースキャパシタンスの時定数は、一般的には、Ｑ３がバイポーラトランジスタを保護するのに十分速くターンオンすることを保証するために１ナノ秒よりも小さいべきである。Ｑ３の幅は、ＥＳＤ事象のどの程度が後述されるようにこの構造で吸収されるべきであるかによって決定される。Ｑ３の長さはこの工程で許される最少値である。Ｑ３を使用する保護方式のトリガ電圧は、Ｑ３の閾値電圧ＶＴ（一般的には０．６Ｖ）によって決定される。ＣからＤまでの電圧がいずれかの極性でＶＴの大きさの約２倍に達すると、Ｑ３はターンオンし、電流を取り出す。抵抗器Ｒ１及びＲ２の両端間の電圧降下は、電流のために生じる。この結果、ＡからＢまでのパッド電圧は、ダイオードクランプの組合せ（Ｄ１、クランプ１２及びＤ４）が主要な電流経路になるまで上昇し続け、Ｃ−Ｄの両端間の電圧がＶＴの約２倍にクランプされたままになる。抵抗器Ｒ１及びＲ２のサイズは、Ｑ３がＥＳＤ事象中に吸収できなければならない電流レベルを決定する。一般に、Ｒ１及びＲ２が大きくなればなるほどＱ３に対して要求される幅は小さくなり、逆もまた同様である。例えば、Ｒ１及びＲ２が１Ωであり、クランプ１２がトリガするのに５Ｖを必要とする場合、Ｒ１及びＲ２（及びＱ３）を流れる電流は、電流のいくらかがＱ３から分岐される前に約３Ａでなければならない。Ｒ１及びＲ２が１００Ωである場合、３０ｍＡを上回る電流がＱ３から分岐される。Ｑ３の幅は、それに応じて調整できる。Ｒ１及びＲ２がゼロである場合、全ＥＳＤ事象はＱ３を通過する。通常の動作中に入力電圧振動はＲ１及びＲ２のより大きい値を受け入れるようにより大きくなければならないが、点Ｃと点Ｄとの間の電圧振幅は、同じままである（前述される状況に対しては１．２Ｖよりも小さい）。
【００１７】
図５は、抵抗器ＲＣ及びＲＤが２対の逆並列ダイオードと交換されたＥＳＤ保護回路２０を示す。これは、約１．４Ｖの電圧振幅限界の場合、図４の性能と同様な性能を与える。
【００１８】
入力電圧振幅がＶＴの２倍を超えなければならない場合、図６の他の代替のＥＳＤ保護回路３０に示されたダイオードと直列に追加の抵抗器を付加することによってトリガ電圧をゆがめることができる。この場合、ＲＧ／ＲＨ＝ＲＪ／ＲＫであるが、ＲＧはＲＨに等しくない。対称の場合、ＲＧ＝ＲＪ及びＲＨ＝ＲＫであるが、比率が適切にセットされるべきであることが必要なだけである。
【００１９】
本発明は、パッドＡと電源との間のダイオードＤ１、及び、パッドＡとアースとの間のダイオードＤ２、及び、同様にパッドＢに接続されたダイオードＤ３及びＤ４の代わりに使用されてもよい。この場合、全ＥＳＤ事象はＭＯＳＦＥＴを通過しなければならないので、装置の幅は、多数のＣＭＯＳ集積回路の主要な保護として現在使用されるアースされたゲートＭＯＳＦＥＴの幅と同様である。
【００２０】
本発明は特定の実施形態とともに説明されているが、多数の代替例、修正及び変更が前述の説明を考慮に入れて当業者に明らかである。従って、添付された特許請求の範囲の精神及び範囲内にあるような総てのこのような代替例、修正例及び変更例を含むことを意図している。
【図面の簡単な説明】
【図１】
従来の差動対のバイポーラトランジスタを示している。
【図２】
典型的な従来のＥＳＤ保護方式を示している。
【図３】
他の従来のＥＳＤ保護方式を示している。
【図４】
本発明の一実施形態によるＥＳＤ保護回路を示している。
【図５】
図４のＥＳＤ保護回路の変形を示している。
【図６】
図５のＥＳＤ保護回路の変形を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【国際公開パンフレット】
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【国際調査報告】
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