(57)【要約】電気的に結合され、かつ、主フローティングゲート領域（２１２）に隣接して配置された、小さな側壁スペーサ（２３９）を含む、セルフアライメントされた不揮発性メモリセル（２００）を開示する。小さな側壁スペーサ（２３９）および主フローティングゲート領域（２１２）の両方は、基板（２０４）上に形成され、両者は、不揮発性メモリセルのフローティングゲートを形成する。両者は、小さな側壁スペーサ（２３９）と基板（２０４）との間では薄く（２６０）、かつ、主フローティングゲート領域（２１２）と基板（２０４）との間では厚い（２６３）、酸化物層（２３２）によって、基板から電気的に絶縁される。小さな側壁スペーサ（２３９）を小さく形成することができる。したがって、薄い酸化物層領域もまた小さく形成して、電子がフローティングゲート内にトンネリングするための小さな経路を形成することができる。
2004519094.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を含み、前記基板内にドレインおよびソースを有し、さらに、
前記基板上に形成されたフローティングゲートを含み、前記フローティングゲートは、電気的に互いに結合された、主フローティングゲート領域と小さな側壁スペーサとを含み、さらに、
前記フローティングゲートを前記基板から分離する第１の絶縁層を含み、前記第１の絶縁層は、第１の絶縁部分と第２の絶縁部分とを含み、前記第１の絶縁部分は、前記小さな側壁スペーサを前記基板から分離し、前記第２の絶縁部分は、前記主フローティングゲート領域を前記基板から分離し、前記第１の絶縁部分は、前記第２の絶縁部分よりも薄く、さらに、
前記フローティングゲート上に形成されたコントロールゲートと、
前記コントロールゲートおよび前記フローティングゲートを分離する第２の絶縁層とを含む、不揮発性メモリセル。
【請求項２】
前記フローティングゲートは、前記小さな側壁スペーサと前記主フローティングゲート領域とを電気的に接続するための接続層をさらに含み、前記接続層は、前記小さな側壁スペーサおよび前記主フローティングゲート領域の両方の上に、かつ、それらに接触して形成される、請求項１に記載の不揮発性メモリセル。
【請求項３】
前記小さな側壁スペーサは、前記主フローティングゲート領域の側面に沿って、かつ、その上に存在する、請求項２に記載の不揮発性メモリセル。
【請求項４】
前記第１の絶縁部分は、前記ドレイン上にある、請求項３に記載の不揮発性メモリセル。
【請求項５】
前記ドレインおよびソースは、前記主フローティングゲート領域の対向する側面とセルフアライメントされる、請求項４に記載の不揮発性メモリセル。
【請求項６】
前記小さな側壁スペーサは、前記主フローティングゲート領域の側面に沿って、かつ、その上に存在する、請求項１に記載の不揮発性メモリセル。
【請求項７】
前記第１の絶縁部分は、前記ドレインの上にある、請求項１に記載の不揮発性メモリセル。
【請求項８】
前記ドレインおよびソースは、前記主フローティングゲート領域の対向する側面とセルフアライメントされる、請求項１に記載の不揮発性メモリセル。
【請求項９】
半導体基板上に不揮発性メモリセルを製造する方法であって、
前記基板上に第１の絶縁層を形成するステップと、
前記第１の絶縁層上に主フローティングゲート領域を形成するステップと、
薄い絶縁領域を形成するために、前記主フローティングゲート領域の側面に隣接する前記第１の絶縁層の第１の部分を変形するステップとを含み、前記薄い絶縁領域は、前記主フローティングゲート領域下の前記第１の絶縁層の第２の部分よりも薄く、前記方法はさらに、
前記薄い絶縁領域上に小さな側壁スペーサを形成して、前記小さな側壁スペーサを前記主フローティングゲート領域に電気的に接続するステップを含み、前記主フローティングゲート領域および前記小さな側壁スペーサは、前記不揮発性メモリセルのフローティングゲートを形成し、前記方法はさらに、
少なくとも前記フローティングゲート上に第２の絶縁層を形成するステップと、
前記第２の絶縁層上に、かつ、前記フローティングゲートの少なくとも上方に、コントロールゲートを形成するステップとを含む、方法。
【請求項１０】
前記第１の絶縁層の第１の部分を変形する前記ステップは、
前記第１の絶縁層の前記第１の部分を除去するステップと、
前記第１の絶縁層の前記第１の部分がかつてあった場所に前記薄い絶縁領域を形成するステップとを含む、請求項９に記載の方法。
【請求項１１】
（ａ）  前記薄い絶縁領域を形成する前記ステップは、少なくとも、前記第１の絶縁層の前記第１の部分がかつてあった場所の上に、かつ、前記主フローティングゲート領域上に、薄い絶縁層を形成するステップを含み、
（ｂ）  前記小さな側壁スペーサを前記主フローティングゲート領域に電気的に接続する前記ステップは、
前記主フローティングゲート領域上の表面を露出させるために、前記主フローティングゲート領域上の前記薄い絶縁層の第３の部分を除去するステップと、
前記小さな側壁スペーサおよび前記主フローティングゲート領域の両方の上に、かつ、それらと物理的に接触して、薄い接続層を形成するステップとを含み、前記薄い接触層は、前記表面を介して前記主フローティングゲート領域と接触し、
前記主フローティングゲート領域と、前記小さな側壁スペーサと、前記薄い接続層とは、前記不揮発性メモリセルの前記フローティングゲートを形成する、請求項１０に記載の方法。
【請求項１２】
前記主フローティングゲート領域上の前記薄い絶縁層の第３の部分を除去する前記ステップは、前記薄い絶縁層の前記第３の部分を除去することを助けるために、フォトレジストマスクおよびウェットエッチングを用いるステップを含む、請求項１１に記載の方法。
【請求項１３】
前記主フローティングゲート領域上の前記薄い絶縁層の第３の部分を除去する前記ステップは、前記薄い絶縁層の前記第３の部分を除去するために、化学的機械的研磨プロセスを用いるステップを含む、請求項１１に記載の方法。
【請求項１４】
小さな側壁スペーサを形成する前記ステップは、
少なくとも前記薄い絶縁領域上に導電層を形成するステップと、
前記小さな側壁スペーサを形成するために、前記導電層をエッチングするステップとを含む、請求項１１に記載の方法。
【請求項１５】
導電層をエッチングする前記ステップは、異方性エッチングを行なうステップを含む、請求項１４に記載の方法。
【請求項１６】
第２の絶縁層を形成する前記ステップは、酸化物／窒化物／酸化物（ＯＮＯ）層を形成するステップを含む、請求項１５に記載の方法。
【請求項１７】
小さな側壁スペーサを形成する前記ステップは、
少なくとも前記薄い絶縁領域上に導電層を形成するステップと、
前記小さな側壁スペーサを形成するために、前記導電層をエッチングするステップとを含む、請求項１０に記載の方法。
【請求項１８】
導電層をエッチングする前記ステップは、異方性エッチングを行なうステップを含む、請求項１７に記載の方法。
【請求項１９】
小さな側壁スペーサを形成する前記ステップは、
少なくとも前記薄い絶縁領域上に導電層を形成するステップと、
前記小さな側壁スペーサを形成するために、前記導電層をエッチングするステップとを含む、請求項９に記載の方法。
【請求項２０】
導電層をエッチングする前記ステップは、異方性エッチングを行なうステップを含む、請求項１９に記載の方法。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明は、セルフアライメントされた不揮発性メモリセルに関し、より特定的に、容量結合比の高い、かつ、薄く小さなトンネル酸化物領域を有する、セルフアライメントされた不揮発性メモリセルに関する。
【０００２】
【背景技術】
図１は、この発明と同じ譲受人に譲渡された米国特許番号４，８３３，０９６の図１８に示される、ＥＥＰＲＯＭ１００（電気的に消去可能なプログラマブル読出専用メモリ）の断面図を示す。本願の図１を参照すると、ｐ型基板４０内に深いｎウェル２３が形成され、Ｎチャネルおよびメモリセルデバイスが規定される。デバイス領域周辺に、Ｎチャネル段およびフィールド酸化物が形成される。チャネルストップおよびフィールド酸化物の形成は、薄い酸化物層を熱成長させて、厚さが１０００〜２５００Åの窒化物層を堆積し、その窒化物を非デバイス領域から除去し、ＮウェルおよびＮチャネルデバイス領域周辺にホウ素イオンを注入した後、ホウ素をドライブ・インして、窒化物によって被覆されていない非デバイス領域内に酸化物を熱成長させることによって行なわれる。
【０００３】
このプロセスは、メモリセルデバイス領域の一部内に第１の種のＮ型不純物を注入し、第１の酸化物層５９を熱成長させ、その不純物注入部上にウィンドウを規定し、ウィンドウ孔内に第２の種のＮ型不純物を注入し、ウィンドウ内に厚い酸化物層を再成長させることによって続く。次に、厚さが２５００〜３４００Åの多結晶シリコン（「ポリシリコン」）層を堆積し、それを第１の酸化物層とともに除去してフローティングゲート７１を形成する。第２の酸化物層を１０００〜１０５０℃の温度で熱成長させることより、この第２の酸化物層は確実に、ポリシリコンフローティングゲートおよび基板の上の両方で、実質的に均一な厚さを有する。任意のエンハンスメント型デバイスのしきい値を調整した後に、ポリシリコンまたはポリシリコン／シリサイドの重なりのいずれかから成る第２のゲート層が堆積され、第２の酸化物層とともに選択的に除去されて、周辺デバイスに対するゲート９５および９７を規定するだけでなく、フローティングゲート７１と共にメモリセル３０を形成する第２のポリシリコンゲート９９も規定する。次に、セルフアライメントされたマスクとして特定のデバイスのポリシリコンゲートを用いることにより、ソース１０５およびドレイン１０７が形成される。
【０００４】
このプロセスは、以下の態様で導電線の二重層を規定することによって完了する。まず、ホウ素／リンにドープされたシリカグラス１２１の被覆が施され、コンタクトホール１２３がエッチングされ、このガラスがその流動温度まで加熱されて、コンタクトホールの角部を取巻く。次に、導電線の第１の層１３１が規定される。絶縁金属間層１３３が堆積され、エッチバックされて再堆積され、実質的に平面の表面を形成する。ビアホール１３５がウエット／ドライエッチングされた後に、導電線の第２の層１３７が規定される。第２の金属層１３７上に、または、１枚の金属層のデバイスに関しては第１の金属層１３１上に、パシベーション層１３９を堆積することができる。
【０００５】
ＥＥＰＲＯＭ１００は、その結合比をより高くすることができると、プログラム／消去をより高速で行なうことができる。メモリセル３０（またＥＥＰＲＯＭ１００）の結合比とは、セル３０のフローティングゲート７１とコントロールゲート９９との間に形成される第１のキャパシタンス（図示せず）と、セル３０のｐ基板４０とフローティングゲート７１との間に形成される第２のキャパシタンス（図示せず）との比である。第１および第２のキャパシタンスは直列である。したがって、メモリセル３０の結合比が高くなると、他の要素が同じであれば、セル３０のｐ基板４０とフローティングゲート７１との間の電圧降下もまた上昇する。その結果、電子はより容易に薄いトンネル酸化物層５９を通ってフローティングゲート７１内にトンネリングする。すなわち、セル３０のプログラミングがより速くなる。
【０００６】
メモリセル３０の結合比を高めるために、少なくとも２つの方法がある。第１の方法は、セル３０のフローティングゲート７１とコントロールゲート９９との間に形成される第１のキャパシタンスを増大させることである。このことを行なう１つの方法は、セル３０のフローティングゲート７１とコントロールゲート９９との間の重なり合う面積を大きくすることである。
【０００７】
第２の方法は、セル３０のｐ基板４０とフローティングゲート７１との間に形成される第２のキャパシタンスを減少させることである。このことは、セル３０のｐ基板４０とフローティングゲート７１との間の重なり合う面積を小さくすることによって行なうことができる。セル３０のｐ基板４０とフローティングゲート７１との間の専用トンネル酸化物領域５９の厚さを増すと、第２のキャパシタンスを減少させ、したがって結合比を高めるが、そのことがまた、電子がトンネル酸化物領域５９を通ってトンネリングすることをより一層難しくすることにも注目されたい。したがって、折衷案として、電子がｐ基板４０からフローティングゲート７１内にトンネリングするための経路として働くように、専用トンネル酸化物層５９をトンネル酸化物領域１３０の小さな部分においてのみ、より薄くし、トンネル酸化物領域５９の残りの部分でより厚くすべきである。
【０００８】
しかしながら、上述の第２の方法を用いるにあたっては、まだ改良の余地がある。この発明の目的は、トンネル酸化物領域が小さな部分においてより薄くされて、電子がフローティングゲート内にトンネリングするための経路を形成し、トンネル酸化物領域の他の部分はより厚いままにされた、メモリセルを形成する方法を提供することによって、フローティングゲートとｐウェルまたはｐ基板との間に形成される第２のキャパシタンスを減少させる先行技術の方法に、改良を加えることである。
【０００９】
【発明の概要】
この発明の不揮発性メモリセルは、電気的に結合され、かつ、主フローティングゲート領域に隣接して配置される、小さな側壁スペーサを有する。小さな側壁スペーサおよび主フローティングゲート領域は両方とも、基板上に形成され、両者は不揮発性メモリセルのフローティングゲートを形成する。小さな側壁スペーサと基板との間ではより薄く、かつ、主フローティングゲート領域と基板との間ではより厚い酸化物層によって、両者は基板から電気的に絶縁される。小さな側壁スペーサを狭く形成することができるために、酸化物層の薄い部分を小さく形成して、電子がフローティングゲート内にトンネリングするための小さな経路を形成することも可能である。
【００１０】
【発明を実施するための最良のモード】
図２Ｈに示される、この発明の不揮発性メモリセル２００の最終的な構造および動作は、これを製造するためのステップをたどることによって良く理解することができる。図２Ａを参照すると、この発明の不揮発性メモリセルの製造プロセスが、例示のために、ｐ型半導体基板２０４で始まる。基板２０４上に、厚さが約３００オングストローム（１Å＝１０−１０ｍ）の酸化シリコン（ＳｉＯ２）層２０８が形成される。次のステップにおいて、酸化シリコン層２０８上に、第１のポリシリコン（ポリ１）層２１２が堆積される。次に、ポリ１層２１２の過剰な部分がエッチング除去されて、図２Ａに示されるポリ１領域２１２のみを残し、これは後に、図２Ｈのメモリセル２００のフローティングゲート２１２、２３９、および２５１の一部として働く。次のステップにおいて、ポリ１領域２１２をマスクとして用いるイオンボンバードメントにより、ｎ＋領域２１６および２２０に注入される。すなわち、ｎ＋領域２１６および２２０は、ポリ１領域２１２の２つの対向する側面とセルフアライメントされる。
【００１１】
図２Ｂを参照すると、シリコン酸化物層２０８の一部をウェットエッチングで除去する際にフォトレジストマスク２２４を用い、ｎ＋領域２１６の表面２２８を露出させる。次に、マスク２２４が除去される。
【００１２】
図２Ｃを参照すると、厚さが約７０Åの薄い酸化シリコン層２３２が構造上に形成され、表面２２８を含む構造を完全に被覆する。
【００１３】
図２Ｄを参照すると、薄い酸化シリコン層２３２を覆うために、第２のポリシリコン（ポリ２）層２３６が堆積される。次に、ポリ２層２３６はドライエッチングで除去されて、図２Ｅに示されるように、ポリ１領域２１２の左右それぞれに、ポリ２側壁スペーサ２３９および２４２のみを残す。エッチング動作は、異方性エッチング法を用いて行なうことができる。ポリ１領域２１２の右側のポリ２側壁スペーサ２４２は、この発明には重要でないために、以下の説明では極めて詳細には論じない。この時点で、ポリ２側壁スペーサ２３９およびポリ１領域２１２は、薄い酸化シリコン層２３２によって電気的に分離されている。
【００１４】
図２Ｆを参照すると、薄い酸化シリコン層２３２の一部をウェットエッチングで除去する際にフォトレジストマスク２４５を用い、ポリ１領域２１２上の表面２４８を露出させる。次に、マスク２４５が除去される。
【００１５】
図２Ｇを参照すると、構造全体を覆うために、第３のポリシリコン（ポリ３）層２５１が堆積される。この薄いポリ３層２５１は、表面２４８を介してポリ１領域２１２と電気的に接触する。ポリ３層２５１はまた、ポリ２側壁スペーサ２３９と直接接触する。次に、ポリ３層２５１の過剰な部分がドライエッチングで除去されて、図２Ｇに示される必要な部分２５１のみを残す。
【００１６】
図２Ｈを参照すると、構造を覆うために、絶縁ＯＮＯ（酸化物／窒化物／酸化物）層２５４が堆積される。次に、マスクを用いて絶縁ＯＮＯ層２５４の左側の過剰な部分を除去する。次のステップにおいて、構造全体を覆うために、第４のポリシリコン（ポリ４）層２５７が堆積される。次に、図２Ｈに示されるように、マスクを用いてポリ４層２５７の両側の過剰な部分を除去する。絶縁ＯＮＯ層２５４およびポリ４層２５７の構造、ならびにそれらを形成する方法は、当該技術において周知であるため、ここでは詳細に説明しない。
【００１７】
最終的な構造が、不揮発性メモリセル２００である。ポリ１領域２１２、ポリ２側壁スペーサ２３９、およびポリ３層２５１がメモリセル２００のフローティングゲート２１２、２３９、および２５１を形成する。ポリ４層２５７はメモリセル２００のコントロールゲート２５７を形成する。フローティングゲート２１２、２３９、および２５１、ならびにコントロールゲート２５７は、絶縁ＯＮＯ層２５４によって互いに分離され、第１の平行平板型キャパシタ（図示せず）を形成する。フローティングゲート２１２、２３９、および２５１、ならびに基板２０４は、第２の平行平板型キャパシタ（図示せず）を形成する。第１および第２の平行平板型キャパシタは、直列である。第２の平行平板型キャパシタの２枚の平行なプレート間の絶縁層は、２つの絶縁部分を有する。第１の絶縁部分２６０は薄く、薄い酸化シリコン層２３２の一部である。第１の絶縁部分２６０は、ポリ３層２５１の最も左の縁からポリ２側壁スペーサ２３９の最も右の縁まで延びる。第２の絶縁部分２６３はより厚く、ポリ１領域２１２の下にある酸化シリコン層２０８の一部である。
【００１８】
一見したところ、第２の平行平板型キャパシタのキャパシタンスを低く保ってセル２００の結合比を高く保つためには、絶縁部分２６０および２６３の両方を厚くすべきである。しかしながら、このような高い結合比が、セルのプログラミングをより容易にすることはない。なぜなら、コントロールゲート２５７とドレイン２１６との間の電圧差のほとんどが、高い結合比によってフローティングゲート２１２、２３９、および２５１とドレイン２１６との間に生じるものの、電子が厚い絶縁部分２６０および２６３を通ってトンネリングすることが依然として難しいためである。この発明のメモリセル２００は、絶縁部分２６０を薄くかつ小さく形成することによって、この問題を解決する。その結果、絶縁部分２６０は、電子がドレイン２１６からフローティングゲート２１２、２３９、および２５１の一部であるポリ２側壁スペーサ２３９内にトンネリングして、メモリセル２００をプログラムするための経路（またはトンネル酸化物領域）となる。絶縁部分２６０を薄くすることにより、第２の平行平板型キャパシタのキャパシタンスが増大する。しかしながら、絶縁部分２６０の面積が、絶縁部分２６３に比べて小さいために、第２の平行平板型キャパシタのキャパシタンスの増大は、電子をフローティングゲート２１２、２３９、および２５１内にトンネリングさせるために絶縁部分２６０および２６３の両方を薄く形成した場合よりも、はるかに小さい。その結果、このことは、電子がドレイン２１６から薄い絶縁部分２６０を通ってフローティングゲート２１２、２３９、および２５１の一部であるポリ２側壁スペーサ２３９内にトンネリングして、メモリセル２００をプログラムすることを、より容易にする。
【００１９】
メモリセル２００のプログラミングは、高電圧（１２Ｖ〜１５Ｖ等）をコントロールゲート２５７に印加して、接地電位をドレイン２１６およびソース２２０に与えることによって行なうことができる。電子は、ファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング効果の下に、薄い絶縁部分２６０を通ってフローティングゲート２１２、２３９、および２５１の一部であるポリ２側壁スペーサ２３９内にトンネリングする。フローティングゲート２１２、２３９、および２５１内にトラップされた電子は、読出モードにおいてドレイン２１６とソース２２０との間に導通するチャネルが生じないように、メモリセル２００のしきい値電圧を上昇させる。すなわち、プログラムされたセル２００は、論理０を示す。
【００２０】
そのフローティングゲート２１２、２３９、および２５１内にトラップされた電子を有さない、プログラムされていないセル２００は、通常のしきい値電圧を有する。プログラムされていないセル２００については、読出モードの際に、ドレイン２１６とソース２２０との間の絶縁部分２６３の下に、導通するチャネルが生じる。すなわち、プログラムされていないセル２００は、論理１を示す。読出モード中に、ソース２２０に対してメモリセル２００のコントロールゲート２５７に印加される電圧は、プログラムされていないセルの通常のしきい値電圧よりも高くなければならないが、プログラムされたセルの上昇したしきい値電圧よりも低くなければならない。その結果、読出モード中に、選択されてプログラムされたセル２００は導通せず、選択されてプログラムされていないセル２００は導通する。
【００２１】
プログラムされたメモリセル２００の消去は、高電圧（１２Ｖ等）をドレイン２１６に印加して、接地電位をコントロールゲート２５７およびソース２２０の両方に与えることによって行なうことができる。フローティングゲート２１２、２３９、および２５１内にトラップされた電子は、薄い絶縁部分２６０を通ってドレイン２１６にトンネリングする。それにより、セルはプログラムされていない状態となる。
【００２２】
図３を参照すると、図２Ｈのメモリセル２００と同一のメモリセル３００であるが、例外として、化学的機械的研磨（ＣＭＰ）プロセスを用いることによって薄い酸化シリコン層２３２をポリ１領域２１２の上から完全に除去し、ポリ１領域２１２の表面２４８を露出させている、別の実施例が示される。その後、ポリ３層２５１、絶縁ＯＮＯ層２５４、およびポリ４層２５７が、次いで、図２Ｈのメモリセル２００の場合と同様に、構造上に形成される。
【００２３】
この発明の不揮発性メモリセルは、当該技術において周知であるためにここでは論じられない選択トランジスタも含む。
【図面の簡単な説明】
【図１】先行技術の典型的なＥＥＰＲＯＭ（電気的に消去可能なプログラマブル読出専用メモリ）の断面図である。
【図２Ａ】この発明の、セルフアライメントされた不揮発性メモリセルを製造するステップを示す図である。
【図２Ｂ】この発明の、セルフアライメントされた不揮発性メモリセルを製造するステップを示す図である。
【図２Ｃ】この発明の、セルフアライメントされた不揮発性メモリセルを製造するステップを示す図である。
【図２Ｄ】この発明の、セルフアライメントされた不揮発性メモリセルを製造するステップを示す図である。
【図２Ｅ】この発明の、セルフアライメントされた不揮発性メモリセルを製造するステップを示す図である。
【図２Ｆ】この発明の、セルフアライメントされた不揮発性メモリセルを製造するステップを示す図である。
【図２Ｇ】この発明の、セルフアライメントされた不揮発性メモリセルを製造するステップを示す図である。
【図２Ｈ】この発明の、セルフアライメントされた不揮発性メモリセルを製造するステップを示す図である。
【図３】この発明の不揮発性メモリセルの別の好ましい実施例を示す図である。
【図２Ａ】
2004519094.tif 000003
【図２Ｂ】
2004519094.tif 000004
【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図３】
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【国際公開パンフレット】
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2004519094.tif 000013
2004519094.tif 000014
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2004519094.tif 000030
2004519094.tif 000031
【国際公開パンフレット（コレクトバージョン）】
2004519094.tif 000032
2004519094.tif 000033
【国際調査報告】
2004519094.tif 000034
2004519094.tif 000035
2004519094.tif 000036