(57)【要約】本発明は、高速の垂直形ｎｐｎバイポーラトランジスタと、相補形ＭＯＳトランジスタとを単一のチップに作製する方法に関する。高速の垂直形ｎｐｎバイポーラトランジスタと、相補形ＭＯＳトランジスタとを単一のチップに作製するために、ｎｐｎトランジスタのアクティブ領域におけるコレクタ、ベースおよびエミッタの垂直構造の作製、ならびにコレクタ領域、ベース領域およびエミッタ領域の横方向の構造化の技術的な全ステップを、前記ＭＯＳトランジスタに対するウェルおよびゲート絶縁層の作製の前に実行する。
2004515922.tif 000002
【特許請求の範囲】
【請求項１】
高速の垂直形ｎｐｎバイポーラトランジスタと、相補形ＭＯＳトランジスタとを単一のチップに作製する方法において、
前記ｎｐｎトランジスタのアクティブ領域におけるコレクタ、ベースおよびエミッタの垂直構造の作製と、コレクタ領域、ベース領域およびエミッタ領域の横方向の構造化との技術的な全ステップを、前記ＭＯＳトランジスタに対するウェルおよびゲート絶縁層の作製の前に実行することを特徴とする、
高速の垂直形ｎｐｎバイポーラトランジスタと、相補形ＭＯＳトランジスタとを単一のチップに作製する方法。
【請求項２】
前記ｎｐｎトランジスタのアクティブ領域におけるコレクタ、ベースおよびエミッタの垂直構造の作製と、コレクタ領域、ベース領域およびエミッタ領域の横方向の構造化との前記の技術的なステップを、前記ＭＯＳトランジスタに対するウェルの作製の前に実行する、
請求項１に記載の方法。
【請求項３】
前記ｎｐｎトランジスタのアクティブ領域におけるコレクタ、ベースおよびエミッタの垂直構造の作製と、コレクタ領域、ベース領域およびエミッタ領域の横方向の構造化との前記の技術的なステップを、前記ＭＯＳトランジスタに対するゲート絶縁層の作製の前に行う、
請求項１に記載の方法。
【請求項４】
少なくとも１５０ＶＧｚである、コレクタ−エミッタ−破壊電圧（ＢＶＣＥＯ）とトランジット周波数（ｆＴ）との積を有するｎｐｎバイポーラトランジスタを作製する、
請求項１から３までのいずれか１項に記載の方法。
【請求項５】
前記のｎｐｎバイポーラトランジスタの完成した構造は、ＭＯＳトランジスタに対するゲート絶縁層の作製の前に、保護層を有しており、
ＭＯＳトランジスタを作製する技術的な前記ステップの実行中、該保護層によって、当該ｎｐｎバイポーラトランジスタの完成した構造内でシリコンから酸化シリコンへの変化が阻止される、
請求項１から４までのいずれか１項に記載の方法。
【請求項６】
前記ｎｐｎバイポーラトランジスタの構造化されたエミッタ領域とベース領域との間のレリーフを、前記ＭＯＳトランジスタに対するゲート絶縁層の作製の前に丸めて、ＭＯＳトランジスタのゲートの構造化中に前記レリーフにスペーサが形成されないようにする、
請求項１から５までのいずれか１項に記載の方法。
【請求項７】
前記ｎｐｎバイポーラトランジスタのアクティブ領域におけるコレクタ、ベースおよびエミッタの垂直構造の形成、ならびにコレクタ領域、ベース領域およびエミッタ領域の横方向の構造化に対して、４つ以上のリソグラフステップを適用しない、
請求項１から６までのいずれか１項に記載の方法。
【請求項８】
バイポーラ構造のベースに対するドーピングプロファイルを垂直方向にＣアトムプロファイルによって包囲し、
該Ｃアトムプロフィルは、１×１０１９〜１×１０２０ｃｍ−３の濃度を有する、
請求項１から７までのいずれか１項に記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、高速な垂直形ｎｐｎバイポーラトランジスタと、相補形ＭＯＳトランジスタとを単一のチップに作製する方法に関する。
【０００２】
ＢｉＣＭＯＳ技術は、ｐおよびｎチャネルを有するＭＯＳトランジスタも、バイポーラトランジスタも共に含む集積回路または回路ブロックを作製するために使用される。今日のＢｉＣＭＯＳ技術が特に目指しているのは、極めて高速のバイポーラトランジスタを有する回路ブロックと、最高度に集積されたＣＭＯＳロジックとを単一のチップに統合することであり、これによって無線および光ファイバーベースの通信に対して高性能の技術的プラットホームを得ることである。最高度に集積されたＣＭＯＳ技術の開発および適格性判定に対しては莫大なコストがかかるため、適格であることが示されたＣＭＯＳ技術にバイポーラトランジスタをモジュールとして組み込むことは、今日の上記のようなＢｉＣＭＯＳ技術を実現するために最もコスト的に有利なアプローチである。ここでモジュールとして組み込みとは、バイポーラトランジスタの作製に必要な付加的な方法ステップがＣＭＯＳトランジスタのパラメタおよび歩留まりに及ぼす影響を低く維持して、ＣＭＯＳ技術の回路ライブラリを、ここから導出されるＢｉＣＭＯＳ技術に対しても利用できるようにすることである。
【０００３】
Ｓｉベースバイポーラトランジスタの最良の高周波特性は、今日、ＳｉＧｅヘテロバイポーラトランジスタ（ＳｉＧｅ−ＨＢＴ）によって達成される。したがってこのＳｉＧｅ−ＨＢＴは高性能ＢｉＣＭＯＳ技術にも使用され、これは例えばＧ． Ｆｒｅｅｍａｎおよび共著者による”Ａ ０．１８μｍ ９０ＧＨｚ ｆＴ ＳｉＧｅ ＨＢＴ ＢｉＣＭＯＳ， ＡＳＩＣ−Ｃｏｍｐａｔｉｂｌｅ， Ｃｏｐｐｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＲＦ ａｎｄ Ｍｉｃｒｏｗａｖｅ Ａｐｐｉｃａｔｉｏｎｓ”， Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ｔｈｅ １９９９ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇｓ、第５６９〜５７２頁と、Ｒ． Ｔａｎｇおよび共著者による”Ａ Ｌｏｗ−Ｃｏｓｔ Ｍｏｄｕｌａｒ ＳｉＧｅ ＢｉＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ａｎａｌｏｇ Ｐａｓｓｉｖｅｓ ｆｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ＲＦ ａｎｄ Ｗｉｄｅ−Ｂａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ”， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ２０００ Ｂｉｐｏｌａｒ／ＢｉＣＭＯＳ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｍｅｅｔｉｎｇｓ， 第１０２〜１０５頁とに記載されている。これらの技術に特徴的であるのは、ＨＢＴを元々のＣＭＯＳプロセスに組み込むため、およびＨＢＴ自体を作製するための実質的な方法ステップ、例えば種々の保護層、ＳｉＧｅベース層およびエミッタ層のデポジットが、ｎチャネルを有するＭＯＳトランジスタのＣＭＯＳウェルの作製、ゲートの酸化、ゲートの構造化および（最初の参考文献においては）ドーピングおよびアニーリングの後に行われることである。ＢｉＣＭＯＳ技術内でバイポーラトランジスタを作製するこの独特の方法は、つぎのような欠点を有する。すなわちＨＢＴ方法ステップによる、ＣＭＯＳトランジスタの垂直および横方向のドーピングプロファイルの影響、殊にそれらに加えられるサーマルバジェットによる影響を完全には取り除くことができないという欠点を有するのである。この結果、元々のＣＭＯＳトランジスタパラメタをＢｉＣＭＯＳプロセスにおいて精確には再現できないことになり得る。
【０００４】
この欠点は、バイポーラトランジスタの組み込みおよび作製に適用されるすべての技術的方法ステップを、ＭＯＳトランジスタに対するウェルおよびゲート絶縁層の作製に前に実行すれば、理論的には回避することも可能であろう。しかしながらこの場合、この手法ではＣＭＯＳの方法ステップによってバイポーラ構造は影響を受けてしまい、極めて良好な高周波特性に必要なドーピングプロファイル、殊にバイポーラトランジスタのベースにおけるドーピングプロファイルを実現することが極めて困難になる。これは殊にＳｉＧｅ−ＨＢＴに当てはまり、ここではベース−ドーピングプロファイル（ホウ素）がＳｉＧｅ層の周縁部を越えて広がることによって、寄生の伝導帯バリア（Ｌｅｉｔｕｎｇｓｂａｎｄｂａｒｒｉｅｒ）が形成されてしまい、この伝導帯バリアによって、極めて良好な高周波特性を達成できなくなる。バイポーラトランジスタのドーピングプロファイルに対する影響の点から殊に問題となるＣＭＯＳの方法ステップは、ゲート酸化と、ポリシリコンゲートの再酸化（これが適用される場合）とであり、この両者は、この際にふつうに適用されるサーマルバジェットにだけに起因する。このステップが、保護されていない単結晶のバイポーラ構造領域に作用する際には、付加的にいわゆるＯＥＤ効果（ＯＥＤ−Ｏｘｙｄａｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ）によって影響が及ぼされる。問題となる別のＣＭＯＳ方法ステップは、インプランテーション材料のアニーリングであり、このインプランテーション材料は、ｎチャネルを有するＭＯＳトランジスタのゲートおよびソース−ドレイン領域のドーピングに適用される。例えばヒ素をドーピング元素として使用して、ゲートのデプレッション（Ｖｅｒａｒｍｕｎｇ）を回避する際には、通例、サーマルバジェットを適用しなければならず、ここでこれはバイポーラトランジスタのベース−ドーピングプロファイルを大きく拡げ、ＳｉＧｅ−ＨＢＴの場合にはこれがＳｉＧｅ層の周縁部を越えて移動してしまうことがある。
【０００５】
したがって本発明の課題は、従来技術の上記の欠点を除去し、高速の垂直形ｎｐｎバイポーラトランジスタと、相補形ＭＯＳトランジスタとを単一のチップに作製する方法を提案することであり、さらにバイポーラトランジスタの作製に適用される方法ステップによる、ＣＭＯＳトランジスタの垂直および横方向のドーピングプロフィルに及ぼされるあらゆる影響を回避することである。
【０００６】
この課題は、本発明により、ｎｐｎバイポーラトランジスタのアクティブ領域におけるコレクタ、ベースおよびエミッタの垂直構造の作製と、コレクタ領域、ベース領域およびエミッタ領域の横方向の構造化との技術的な全ステップを、ＭＯＳトランジスタに対するウェルおよびゲート絶縁層を作製する前に実行することによって解決される。ｎｐｎバイポーラトランジスタのアクティブ領域におけるコレクタ、ベースおよびエミッタの垂直構造の作製と、コレクタ、ベースおよびエミッタ領域の横方向の構造化との技術的なステップは、ＭＯＳトランジスタに対するウェルまたはゲート絶縁層の作製の前に実行される。ｎｐｎトランジスタの完成した構造は、ＭＯＳトランジスタに対するゲート絶縁層の作製の前に、保護層を有しており、ＭＯＳトランジスタを作製する技術的なステップの実行中、この保護層によって、ｎｐｎトランジスタの完成した構造内でのシリコンから酸化シリコンへの変化を阻止する。レリーフを、ｎｐｎバイポーラトランジスタの構造化されたエミッタとベース領域との間で、ＭＯＳトランジスタに対するゲート絶縁層の作製の前に丸めて、ＭＯＳトランジスタのゲートの構造化中に、このレリーフにスペーサが形成されないようにする。ｎｐｎトランジスタのアクティブ領域においてコレクタ、ベースおよびエミッタの垂直構造を構成するため、およびコレクタ領域、ベース領域およびエミッタ領域を横方向に構造化するために４つ以上のリソグラフステップを適用しない。バイポーラ構造のベースに対する垂直方向のドーピングプロファイルは、Ｃアトムプロファイルによって包囲され、これは１×１０１９〜１×１０２０ｃｍ−３の範囲の濃度を有する。ＣＭＯＳ方法ステップが、ＢｉＣＭＯＳ技術で作製されるバイポーラトランジスタにおいて垂直方向のドーピングプロファイルを有するバイポーラ構造に影響を及ぼすのにもかかわらず、本発明の方法により、少なくとも１５０ＶＧＨｚの、コレクタ−エミッタ−破壊電圧（ＢＶＣＥＯ）とトランジット周波数（ｆＴ）との積を達成することができる。以下では、図１（ａ）〜１（ｐ）によって示した実施例に基づき、ＢｉＣＭＯＳ技術において個別ポリシリコンｎｐｎＳｉＧｅ−ＨＢＴを本発明よりどのように作製するかを説明する。
【０００７】
ここで示した手法は、ダブル−ポリシリコンｎｐｎＳｉＧｅ−ＨＢＴにも、ベースがインプランテーションまたはエピタキシーによって作製されるｎｐｎＳｉ−ホモ−バイポーラトランジスタにも同様に良好に転用することが可能である。
【０００８】
図１（ａ）には出発構造が示されている。ＳｉＯ２からなる絶縁領域１は、半導体技術において通例の手法によって、Ｓｉ板０に入れられている。この板は、別のＳｉＯ２層２およびＳｉ３Ｎ４からなる層３によって全面が覆われている。フォトレジスト４からなる第１のマスクは、半導体技術において慣用の手法によって作製されている。フォトレジストによって覆われていない領域では窒化物の層が有利にはドライケミカルにエッチング除去され、引き続きイオンによるインプランテーションによってｎ導電形領域５が形成されている。このインプランテーションによって形成されるダメージは、レジストマスクの除去および適切な洗浄の後、有利にはＲＴＡステップ（ＲＴＡ−Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）によってアニーリングされる。引き続き下にあるＳｉＯ２層が適切なフッ化水素酸を含有する溶液によって除去され、この際に前に構造化された窒化物層がマスクとして使用される。
【０００９】
適切な清浄プロシージャを適用した後、つぎに単結晶の層のスタックが作製され、ここでこれはＳｉ−銅層６ａと、ホウ素原子がドーピングされたＳｉＧｅベース層６と、Ｓｉカバー層６ｂとからなる（図１（ｂ））。デポジットプロセスを適切に構成することによって達成されるのは、層６ａ，６および６ｂのエピタキシャル成長中に同時に多結晶Ｓｉ／ＳｉＧｅ／Ｓｉ層７を、ＳｉＯ２またはＳｉＮ４によって覆われた領域に発生させることである。本発明によるＳｉＧｅ−ＨＢＴの作製に重要なのは、ＳｉＧｅ層のデポジットプロセス時に、バイポーラ構造のベースに対するドーピングプロファイルを垂直方向にＣ−アトムプロファイルによって包囲することであり、ここでこれは１×１０１９〜１×１０２０ｃｍ−３の範囲の濃度を有する。この手段によって阻止されるのは、後にＣＭＯＳ構造を形成するのに適用されるサーマルバジェットによって、ＳｉＧｅ層の周縁部を越えてベースドーピングプロファイルが広がってしまい、ひいては目標である高周波特性の達成を不可能にしてしまいかねない寄生の伝導帯バリアが形成されてしまうことである。
【００１０】
図１（ｃ）にはフォトレジストマスク１０によるＨＢＴのエミッタ窓の作製が示されている。このマスクが利用されるのは、有利にはドライケミカルエッチングによってレジストのない領域において、アモルフォスまたは多結晶のＳｉからなる層９およびＳｉＯ２層８の一部とを除去し、イオンインプランテーションによって局所的にｎ導電形領域１１を形成するためである。レジストマスクを除去した後、エッチングされた窓において、フッ化水素酸を含有する溶液を用いてＳｉＯ２層８の残りが除去され、Ｓｉ層１２がデポジットされる。この層はデポジット中に有利にはＡｓによってドーピングされ、ここでＡｓ濃度は、少なくとも１０２０ｃｍ−３に調整される。
【００１１】
図１（ｄ）には、層９および１２ならびにＳｉＯ２からなる補助層１３および有利にはＳｉ濃度の高い窒化シリコンからなる層１４の構造化が示されており、この構造化は、フォトレジストマスク１５と、ドライケミカルエッチングとによってエミッタ窓から所定の距離で行われる。エッチングの後、マスク１２はさらに、ＢまたはＢＦ２−インプランテーション材料の局所的な注入に使用され、これによってＨＢＴの外側のベース領域がドーピングされる。
【００１２】
このレジストマスクを除去した後、Ｓｉ３Ｎ４層がデポジットされ、これはレジストマスクを使用することなく、強く異方性に作用するエッチングステップによって再度除去される。この際に層のスタック９，１２，１３，１４の前もって形成されたエッジにはＳｉ３Ｎ４スペーサ１６（図１（ｅ））が形成され、このスペーサによってこれらのエッジは丸められる。ＣＭＯＳゲートを後に構造化する際に、この丸めによりこれらのエッジにスペーサが形成されることを阻止する。Ｓｉ３Ｎ４スペーサ１６を形成した後、層８はフッ化水素酸を含有する溶液によって除去され、選択的には再度ＢまたはＢＦ２イオンによるインプランテーションが続く。これはＨＢＴの外側のベース領域のドーピングレベルをさらに高めるのに使用される。
【００１３】
生じた構造につぎにＳｉ３Ｎ４層１７とＳｉＯ２層１８とがデポジットされる（図１（ｆ））。
【００１４】
これに続くレジストマスク１９によって、ＨＢＴの外側のベース領域の外側部が定まる。このレジストマスクにより、層１８，１７および７は、有利にはドライケミカルエッチングを用いて、後にＣＭＯＳトランジスタが作製されるすべての領域から除去される（図１（ｇ））。
【００１５】
レジストマスク１９を除去した後、つぎにＳｉ３Ｎ４層３が有利にはリン酸によって除去され、この際にエッチングレートの既知の高い選択性に起因して、下にあるＳｉＯ２層２にエッチングが行われてしまうことはない（図１（ｈ））。ＢｉＣＭＯＳプロセスのこの段階でＣＭＯＳトランジスタの作製が開始される。種々のレジストマスク、インプランテーションステップおよびアニーリングステップを適用することによって最初に、ｐないしはｎチャネルを有するＭＯＳトランジスタに対するｎウェルおよびｐウェルが作製される。
【００１６】
図１（ｈ）には例として、ｐチャネルを有するＭＯＳトランジスタの実現されたｎウェル２０が示されている。また図１（ｈ）において同様に示されているのは、適切にレジストマスクを構成することによって、ｎ導電形の領域５に重なった、ｎウェルを領域に入れられることであり、ここでこの領域において後にＨＢＴコレクタのコンタクトが行われる。これによって達成され得るのは、ＨＢＴ構造を形成するために、４つ以上のリソグラフステップ（レジストマスク４，１０，１５および１９）が必要でないことである。
【００１７】
引き続いてＣＭＯＳトランジスタのウェル領域上のＳｉＯ２層２と、ＨＢＴ構造上のＳｉＯ２層１８とが同時にフッ化水素酸を含有する溶液によって除去される（図１（ｉ））。
【００１８】
通例の清浄化プロシージャの１つを適用した後、つぎにゲートの酸化が行われ、ここではＣＭＯＳトランジスタのウェル領域にわたって薄いＳｉＯ２層２１が形成され、また多結晶ＳｉＧｅ／Ｓｉ層７の露出したエッジに酸化層２２が形成される（図１（ｊ））。本発明によるＳｉＧｅ−ＨＢＴの作製に重要であるのは、Ｓｉ３Ｎ４層１７によってＨＢＴ構造を覆うことにより、この構造内でシリコンから酸化シリコンへの変化が阻止されることである。
【００１９】
図１（ｋ）には、有利にはアモルフォスＳｉ層２３からなるＣＭＯＳトランジスタのゲートの作製が示されており、ここではＳｉ濃度の高い窒化物層２４と、レジストマスク２５とが利用される。層２４および２３をドライエッチングする際にＨＢＴ構造の外側のエッジにスペーサ２３ａが形成される。これはＨＢＴの機能またはパラメタに悪い影響を与えることはない。
【００２０】
ＨＢＴ構造の内側のレリーフにおける不所望のスペーサ形成は、図１（ｅ）に関連して示したようにこのレリーフを丸めることによって阻止される。レジストマスク２５を除去した後、ゲートの再酸化が行われ、ここではその側壁に酸化層２６が形成される（図１（ｌ））。
【００２１】
ゲート酸化の場合と同様にＳｉ３Ｎ４層１７によってここでもＨＢＴ構造内におけるシリコンから酸化シリコンへの変化が阻止される。ここで示されていないのは、いわゆるＬＤＤ領域の作製またはいわゆるポケットインプランテーション（Ｐｏｃｋｅｔ−Ｉｍｐｌａｎｔａｔｉｏｎ）の適用であり、これらは今日のＣＭＯＳテクノロジーではふつうに利用される。このために必要な技術的ステップは、問題なくここに説明したＢｉＣＭＯＳプロセスに導入することができる。
【００２２】
引き続いて行われるリン酸のエッチングステップにより、ＣＭＯＳゲート上で窒化物層２４が、またＨＢＴ構造上で窒化物層１７が除去される（図１（ｍ））。
【００２３】
図１（ｎ）には、続いて行われるベース酸化物２７におけるゲート−窒化物−スペーサ２８の作製と、（ｐチャネルを有するＭＯＳトランジスタの例で示した）ＣＭＯＳトランジスタの高濃度にドーピングされるソース領域およびドレイン領域２９の作製とが示されている。ｎチャネルを有するＭＯＳトランジスタのソース領域およびドレイン領域のインプランテーションに対するレジストマスクを適切に構成することによって、このインプランテーションを、ＨＢＴコレクタのコンタクト領域における高濃度のｎ導電形領域３０の作製にも利用可能である。ソース／ドレイン−インプランテーションに対する（図示しない）レジストマスクを除去し、通例ＲＴＡを用いて実施されるアニーリングが行われた後、つぎに酸化物層２７の除去がフッ化水素酸を含有する溶液によって行われる。これに続いて半導体技術において慣例の手法により、絶縁層によって覆われていないすべてのＳｉ層において、コンタクトケイ化物３１（図１（ｏ））が形成され、これはこのトランジスタのコンタクト、配線およびパッシベーションに使用される。
【００２４】
図１（ｐ）ではさらに、ＨＢＴエミッタ３３ａ，ＨＢＴベース３３ｂおよびＨＢＴコレクタ３３ｃに対する、ならびにＣＭＯＳトランジスタのソース３４ａおよびドレイン３４ｂに対する、絶縁層３２におけるコンタクトホールの作製が示されている。
【００２５】
上の説明では具体的な実施例に基づいて、高速の垂直形ｎｐｎバイポーラトランジスタと、相補形ＭＯＳトランジスタとを単一のチップに作製する本発明の方法を示した。しかしながら、請求項において変更および変形についても請求がなされているため、本発明は上記の実施例の説明の個々の詳細には制限されないことに注意されたい。
【図面の簡単な説明】
【図１】
高速の垂直形ｎｐｎバイポーラトランジスタと、相補形ＭＯＳトランジスタとを単一のチップに作製する本発明の方法ステップを説明する図である。
【国際公開パンフレット】
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2004515922.tif 000004
2004515922.tif 000005
2004515922.tif 000006
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2004515922.tif 000019
2004515922.tif 000020
2004515922.tif 000021
【国際公開パンフレット（コレクトバージョン）】
2004515922.tif 000022
2004515922.tif 000023
【国際公開パンフレット（コレクトバージョン）】
2004515922.tif 000024
2004515922.tif 000025
【国際調査報告】
2004515922.tif 000026
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