(57)【要約】位相エラー訂正を有する直交発振器２２７は、シングルエンドクロック信号を生成するローカル発振器２２９と、このクロック信号を差動クロック信号に変換するシングルエンド／差動コンバータ３０１、３０３と、差動クロック信号をＩキャリア信号およびＱキャリア信号に変換する直交発生器３０５、３０７と、Ｉキャリア信号とＱキャリア信号との間の位相エラーを測定する位相エラー検出器３１３と、測定された位相エラーに基づいて差動クロック信号を改変するフィードバック増幅器３１７、３１９とを含む。フィードバック増幅器は、ＤＣオフセットとして、測定された位相エラーをＡＣ差動クロック信号に付与する。トランスコンダクタＡ１−Ｑ４、４０５は、差動クロック電圧信号を２つの対の差動電流クロック信号Ｃａ、Ｃｂに変換する。直交発生器は２つの対の差動電流クロック信号からのＩ電流信号出力およびＱ電流信号出力を生成させる。【選択図】図３
2004519897.tif 000002
【特許請求の範囲】
【請求項１】
位相エラー訂正を有する直交発振器であって、
シングルエンドクロック信号を生成するローカル発振器と、
該シングルエンドクロック信号を差動クロック信号に変換する、該ローカル発振器に接続されたシングルエンド／差動コンバータと、
該差動クロック信号を同相（Ｉ）キャリア信号および直交（Ｑ）キャリア信号に変換する、該コンバータに接続された直交発生器と、
該Ｉキャリア信号とＱキャリア信号との間の位相エラーを測定し、位相エラー信号を供給する、該直交発生器に接続された位相エラー検出器と、
測定された位相エラーに基づいて該差動クロック信号を改変する、該位相エラー検出器および該直交発生器に接続されたフィードバック増幅器と
を含む、位相エラー訂正を有する直交発振器。
【請求項２】
前記シングルエンド／差動コンバータは、一対の差動クロック信号を生成する第２の段を含む、請求項１に記載の位相エラー訂正を有する直交発振器。
【請求項３】
前記直交発生器は、周波数を２つに分割する、請求項１に記載の位相エラー訂正を有する直交発振器。
【請求項４】
前記フィードバック増幅器は、前記測定された位相エラーをＤＣオフセットとしてＡＣ差動クロック信号に付与する、請求項１に記載の位相エラー訂正を有する直交発振器。
【請求項５】
前記シングルエンドクロック信号を電圧信号としてアサートするローカル発振器と、
前記差動クロック信号を差動電圧信号としてアサートする前記シングルエンド／差動コンバータと、
該差動クロック電圧信号を２つの対の差動電流クロック信号に変換する、該シングルエンド／差動コンバータおよび前記直交発生器に接続されたトランスコンダクタと、
マスタースレーブラッチ構成を含み、該トランスコンダクタに接続され、該２つの対の差動電流クロック信号からＩ電流信号出力およびＱ電流信号出力を生成する直交発生器と
をさらに含む、請求項１に記載の位相エラー訂正を有する直交発振器。
【請求項６】
前記トランスコンダクタは、
各対が前記差動クロック信号の成分を受信するベース入力を有し、各対が前記２つの対の差動電流クロック信号の内の対応する１つを生成する一対のコレクタを有する二重の対の共通エミッタが接続されたトランジスタと、
該二重の対のトランジスタのそれぞれのエミッタとグラウンドとの間で接続された電流源と
を含む、請求項５に記載の位相エラー訂正を有する直交発振器。
【請求項７】
前記Ｉ電流信号出力を増幅して前記Ｉキャリア信号を供給する第１のバッファのチェーンと、
前記Ｑ電流信号出力を増幅して前記Ｑキャリア信号を供給する第２のバッファのチェーンと
をさらに含む、請求項５に記載の位相エラー訂正を有する直交発振器。
【請求項８】
前記位相エラー検出器は、前記Ｉキャリア信号と前記Ｑキャリア信号との間の位相エラーを示す位相エラー電圧を生成する、請求項７に記載の位相エラー訂正を有する直交発振器。
【請求項９】
前記フィードバック増幅器は、
位相エラー電圧を訂正電流に変換し、そして前記２つの対の差動電流クロック信号のそれぞれに該訂正電流を加算する、前記位相エラー検出器および前記直交発生器に接続されたトランスコンダクタンスの段を含む、請求項８に記載の位相エラー訂正を有する直交発振器。
【請求項１０】
前記トランスコンダクタンスの段は、ＭＯＳＦＥＴ電流源を含む、請求項９に記載の位相エラー訂正を有する直交発振器。
【請求項１１】
前記フィードバック増幅器は、
前記位相エラー検出器に接続されたＲＣフィルタと、
前記位相エラー電圧を増幅する、該ＲＣフィルタおよび前記トランスコンダクタの段に接続された増幅器の段と
をさらに含む、請求項９に記載の位相エラー訂正を有する直交発振器。
【請求項１２】
第１のモードＩキャリア信号および第１のモードＱキャリア信号を生成する、前記直交発生器に接続された第１のモードバッファと、
第２のモードＩキャリア信号および第２のモードＱキャリア信号を生成する、該直交発生器に接続された第２のモードバッファと、
該第１のモードＩキャリア信号と該第１のモードＱキャリア信号との間の位相エラーを測定し、そして第１のモード位相エラー信号を生成する第１の位相エラー検出器と、
該第２のモードＩキャリア信号と該第２のモードＱキャリア信号との間の位相エラーを測定し、そして第２のモード位相エラー信号を生成する第２の位相エラー検出器と、
第１のモードで該第１の位相エラー検出器を前記フィードバック増幅器に接続させ、第２のモードで該第２の位相エラー検出器を該フィードバック増幅器に接続させる、該第１および該第２の位相エラー検出器および該フィードバック増幅器に接続されたモードスイッチと
を含む、請求項１に記載の位相エラー訂正を有する直交発振器。
【請求項１３】
位相エラー訂正を有する直交ローカル発振器であって、
シングルエンドクロック信号を差動クロック信号に変換するシングルエンド／差動コンバータと、
該差動クロック信号を一対の差動クロック信号に変換する、該シングルエンド／差動コンバータに接続されたトランスコンダクタと、
該一対の差動クロック信号を同相（Ｉ）クロック信号および直交（Ｑ）クロック信号に変換する、該トランスコンダクタに接続された直交発生器と、
該直交発生器に接続され、該Ｉクロック信号の訂正されたバージョンとしてＩキャリア信号を発生させ、そして中間フィードバック接合部を有するバッファの第１のチェーンと、
該直交発生器に接続され、該Ｑクロック信号の訂正されたバージョンとしてＱキャリア信号を発生させ、そして中間フィードバック接合部を有するバッファの第２のチェーンと、
該Ｉキャリア信号と該Ｑキャリア信号との間の位相エラーを測定し、位相エラー信号を供給する、該第１および該第２のバッファのチェーンに接続された位相エラー検出器と、
該位相エラー信号を受信し、差動フィードバック信号を生成する、該位相エラー検出器に接続されたフィードバック増幅器と、
それぞれが該フィードバック増幅器および該第１および該第２のバッファのチェーンの中間フィードバック接合部の対応する１つに接続された一対の調整素子と
を含む、位相エラー訂正を有する直交ローカル発振器。
【請求項１４】
前記一対の調整素子のそれぞれは、調整可能なＲＣ回路を含む、請求項１３に記載の位相エラー訂正を有する直交ローカル発振器。
【請求項１５】
前記一対の調整素子のそれぞれは、
前記バッファのチェーンの連続的なバッファ間に接続された直列抵抗と、
該抵抗および前記フィードバック増幅器に接続された調整可能なバラクターとを含む、請求項１３に記載の位相エラー訂正を有する直交ローカル発振器。
【請求項１６】
位相エラー訂正を有する直交発振器であって、
クロック信号を供給するクロック発生器と、
該クロック信号を第１および第２のクロック信号に分割する、該クロック発生器に接続されたクロックスプリッタと、
該第１のクロック信号に基づいて第１のキャリア信号を発生させる該クロックスプリッタに接続された第１の位相シフト回路網と、
該第２のクロック信号に基づいて第２のキャリア信号を発生させる該クロックスプリッタに接続され、該第２のクロック信号は、該第１のキャリア信号に対して１／４位相シフトされることが意図された、第２の位相シフト回路網と、
該位相シフト回路網を制御するために使用された位相エラー信号をアサートする、該第１および該第２の位相シフト回路網に接続された位相検出器と
を含む、位相エラー訂正を有する直交発振器。
【請求項１７】
前記位相エラー信号に基づいた前記第１および前記第２のクロック信号を調整する、前記位相検出器および前記クロックスプリッタに接続されたコンバイナをさらに含む、請求項１６に記載の位相エラー訂正を有する直交発振器。
【請求項１８】
それぞれが第１および第２の中間キャリア信号のそれぞれ１つを発生させる第１および第２の位相シフト回路網と、
前記位相エラー信号に基づいて該第１および該第２の中間キャリア信号を調整する、該第１および該第２の位相シフト回路網に接続されたコンバイナと
をさらに含む、請求項１６に記載の位相エラー訂正を有する直交発振器。
【請求項１９】
位相エラー訂正を用いて直交信号を生成するための方法であって、
クロック信号を生成するステップと、
該クロック信号を差動クロック信号に変換するステップと、
該クロック信号を該第１および該第２のクロック信号に分割するステップと、
該第１および該第２のクロック信号に基づいて同相（Ｉ）差動キャリア信号および直交位相（Ｑ）差動キャリア信号を発生させるステップと、
該Ｉ差動キャリア信号と該Ｑ差動キャリア信号との間の位相差を検出するステップおよび位相エラーフィードバック信号を生成するステップと、
該位相エラーフィードバック信号に基づいて該Ｉ差動キャリア信号と該Ｑ差動キャリア信号との間の位相差を調整するステップと
を含む、位相エラー訂正を用いて直交信号を生成するための方法。
【請求項２０】
前記位相差を調整するステップは、前記位相エラーフィードバック信号と前記第１および前記第２のクロック信号とを結合するステップを含む、請求項１９に記載の位相エラー訂正を用いて直交信号を生成するための方法。
【請求項２１】
バッファのチェーン内で中間のＩ差動キャリア信号および中間のＱ差動キャリア信号を生成するステップと、
前記位相差を調整するステップは、前記位相エラーフィードバック信号と該中間Ｉの差動キャリア信号および中間のＱ差動キャリア信号とを結合するステップと
をさらに含む、請求項１９に記載の位相エラー訂正を用いて直交信号を生成するための方法。
【発明の詳細な説明】
【０００１】
（関連出願への相互参照）
本出願は、「Ａ  Ｃａｌｉｂｒａｔｅｄ  ＤＣ  Ｃｏｍｐｅｎｓａｔｉｏｎ  Ｓｙｓｔｅｍ  Ｆｏｒ  Ａ  Ｗｉｒｅｌｅｓｓ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｄｅｖｉｃｅ  Ｃｏｎｆｉｇｕｒｅｄ  Ｉｎ  Ａ  Ｚｅｒｏ  Ｉｎｔｅｒｍｅｄｉａｔｅ  Ｆｒｅｑｕｅｎｃｙ  Ａｒｃｈｉｔｅｃｔｕｒｅ」と題された、２０００年１０月２日に出願されたシリアル番号０９／６７７，９７５号の米国特許出願の部分継続出願（ＣＩＰ）であり、この出願を本明細書中で参考として援用する。本出願は、シリアル番号０９／７４７，１３８の「Ｓｙｓｔｅｍ  Ａｎｄ  Ｍｅｔｈｏｄ  Ｆｏｒ  Ｄｅｔｅｃｔｉｎｇ  Ａｎｄ  Ｃｏｒｒｅｃｔｉｎｇ  Ｐｈａｓｅ  Ｅｒｒｏｒ  Ｂｅｔｗｅｅｎ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｎｇｎａｌｓ」と題された米国特許出願に関連し、この特許出願を本明細書中で参考として援用する。
【０００２】
（発明の分野）
本発明は変調技術に関し、より詳細には同位相（Ｉ）キャリア信号および直交位相（Ｑ）キャリア信号を供給する位相エラー訂正を有する直交発振器に関する。
【０００３】
（従来技術の説明）
多くの小型回路網は、一般的にワイヤのセットを介して接続される。有線回路網は、所定のレベルの利便性を提供するが、種々のケーブル管理および利便性の問題等の多くの制限を有する。種々の理由のために、無線ＬＡＮ（ＷＬＡＮ）技術がより好まれるようになっている。無線周波数（ＲＦ）は、実現可能なＷＬＡＮを確立するための技術の選択であるように見える。しかし、無線通信の典型的な環境はノイズが多く、通信のために最適化されない。例えば、ほとんどの家庭および職場は、多くの電子デバイス（例えばマイクロ波オーブン、車庫扉開閉器、ラジオ、テレビセット）を含み、このことがＷＬＡＮ通信を妨害し得る電子的なノイズが多い環境を生じさせる。さらに、無線デバイス間の通信メディアは、動的であり絶えず変化する。例えば、ほとんどの環境または室内は、複数の反射設備（ｒｅｆｌｅｃｔｉｖｅ  ｓｅｒｖｉｃｅ）を含み、多重通路雑音を生成する。手、体、宝石、マウスポインタ等のアイテムまたはデバイスの運動、あるいは冷却ファン等の電子デバイスの起動は、全体の無線通信経路に影響を与え、潜在的に無線通信性能を低下させる。要約すると、無線通信は動的および予測不可能なメディアを介して行われなければならない。
【０００４】
このような無線メディアの制限にもかかわらず、消費者は高速無線アプリケーションおよび比較的高品質のサービス（ＱＯＳ）アプリケーションを要求している。このようなアプリケーションはメディアストリームを含む。このメディアストリームは、ビデオ情報およびオーディオ情報、ならびに他のデータの任意の組み合わせをさらに含む。無線通信が行われなければならない動的かつ予測できない環境のために、無線通信は概して、対応する有線通信よりもロバスト性が小さく、信頼性が少ない。あるいは著しい量のオーバーヘッドが無線通信を成功させるために必要とされる。例えば、無線メディアを介して提示された情報のフレームまたはパケットは、典型的には受信デバイスが無線メディアのノイズおよび歪みの影響を測定することを可能にする公知のプリアンブルを含む。イーサネット（登録商標）有線環境で一般的に使用されるような衝突検出技術は、無線通信では特に有用ではない。なぜなら、トランジーバが送信しつつ、信号の受信を不可能にするためである。従って、多くの規則およびタイミング制約は、半二重モードで互いに通信するワイヤレスデバイスに従わなければならない。
【０００５】
無線トランシーバが、データスループットを最大にし、帯域幅要求を満たすことを可能にする最も効率的な態様で無線メディアを利用することが重要である。１つの技術では、情報は振幅および位相角を変調することによってＲＦキャリアに符号化される。位相変調／復調は直交ローカル発振器（ＬＯ）信号によって駆動されたミキサの対を使用することによって達成される。Ｉ（同位相）およびＱ（直交位相）として示されたローカル発振器の２つの位相は、同じ周波数であるが、Ｑ位相は、Ｉ位相キャリア信号に対して１／４サイクルまたは周期（９０°）遅れることが意図される。所与のキャリア周波数で送信され得るデータ量は、Ｉ／Ｑ位相の関係の精度に比例する。
【０００６】
例示的実施形態では、２つのローカル発振器の位相が単一の電圧制御発振器（ＶＣＯ）から発生され、コヒーレンスを確保している。しかし、直交発生および／または分配回路の不完全性が、典型的には直交位相エラーを引き起こす。高いデータ伝送速度を得るためには、Ｉ／Ｑ位相の関係は、２、３度より大きい角度だけ９０°からずれてはいけない。これは、典型的な無線トランシーバ構成において達成されることが困難であることが証明されてきた。例えば、２．５ギガヘルツ（ＧＨｚ）のローカル発振周波数を用いると、１．１ピコ秒（ｐｓ）のタイミングエラーが１°の位相エラーと等価である。トランシーバ回路内部では、１００オームの抵抗器間の１１フェムトファラッド（ｆＦ）の寄生容量の不整合は、１°の位相エラーを生成し得る。バイポーラ接合トランジスタ（ＢＪＴ）の１０％のｆτ不整合は、ＲＦにおいて１°の位相エラーを生成し得る。
【０００７】
ＲＦ直交変調技術に従って送信され得るデータ量を増大させるために、直交発振器のＩ／Ｑキャリア信号間の位相エラーを検出および低減、あるいは他の場合ではこれを除去することが望ましい。
【０００８】
（発明の要旨）
本発明の実施形態による位相エラー訂正を有する直交発振器は、シングルエンドクロック信号を生成するローカル発振器と、シングルエンドクロック信号を差動クロック信号に変換するシングルエンド／差動コンバータと、差動クロック信号を同相（Ｉ）キャリア信号および直交（Ｑ）キャリア信号に変換する直交発生器と、Ｉキャリア信号とＱキャリア信号との間の位相エラーを測定し、位相エラー信号を供給する位相エラー検出器と、測定された位相エラーに基づいて差動クロック信号を改変するフィードバック増幅器とを含む。特定の実施形態では、シングルエンド／差動コンバータは、一対の差動クロック信号を生成する第２の段を含む。この直交発生器は周波数を２つの周波数に分割する。このフィードバック増幅器は、ＤＣオフセットとして測定された位相エラーをＡＣ差動クロック信号に印加する。
【０００９】
別の実施形態では、ローカル発振器は、電圧信号としてシングルエンドクロック信号をアサートし、シングルエンド／差動コンバータは、差動電圧信号として差動クロック信号をアサートする。差動クロック電圧信号を２つの対の差動電流クロック信号に変換するトランスコンダクタが提供される。この場合、直交発生器は、２つの対の差動電流クロック信号からＩおよびＱ電流信号出力を生成するマスタースレーブラッチ（すなわちフリップフロップ）構成である。トランスコンダクタは、共通のエミッタが接続されたトランジスタの２重の対およびトランジスタの２重の対のそれぞれのエミッタとグラウンドとの間の接続された電流源としてインプリメントされ得る。各トランジスタの対は、差動クロック信号の成分を受信するベース入力および２つの対の差動電流クロック信号の対応する電流を生成するコレクタの対を有する。位相エラー検出器は、Ｉキャリア信号とＱキャリア信号との間の位相エラーを示す位相エラー電圧を生成する。フィードバック増幅器は、位相エラー電圧を訂正電流に変換し、この訂正電流を２つの対の差動電流クロック信号のそれぞれに加算するトランスコンダクタンス段を含む。
【００１０】
直交発振器は、Ｉ電流信号出力およびＱ電流信号出力を増幅して、Ｉキャリア信号およびＱキャリア信号を供給する第１および第２のバッファのチェーンをさらに含み得る。トランスコンダクタンス段は、位相エラー電圧をＤＣ電流オフセットに変換するＭＯＳＦＥＴ電流源を含み得る。さらに、フィードバック増幅器はＲＣフィルタおよび増幅段を含み得、増幅器段は位相エラー電圧を増幅する。
【００１１】
別の代替的な実施形態では、位相エラー検出器は、第１および第２のモードバッファ、第１および第２の位相エラー検出器、ならびにモードスイッチを含む。第１のモードバッファは、第１のモードのＩキャリア信号およびＱキャリア信号を生成し、第２のモードバッファは第２のモードのＩキャリア信号およびＱキャリア信号を生成する。第１の位相エラー検出器は、第１のモードのＩキャリア信号とＱキャリア信号との間の位相エラーを測定し、第１のモードの位相エラー信号を供給する。第２の位相エラー検出器は、第２のモードのＩキャリア信号とＱキャリア信号との間の位相エラーを測定し、第２のモードの位相エラー信号を供給する。モードスイッチは、第１のモードで第１の位相エラー検出器をフィードバック増幅器に結合させ、第２のモードで第２の位相エラー検出器をフィードバック増幅器に結合させる。本実施形態は、例えば、マルチモード集積回路（ＩＣ）（半二重ＲＦ通信デバイス等）に対して有利である。
【００１２】
本発明の別の実施形態による位相エラー訂正を有する直交発振器は、シングルエンドクロック信号を差動クロック信号に変換するシングルエンド／差動コンバータと、差動クロック信号を一対の差動クロック信号に変換するトランスコンダクタと、一対の差動クロック信号をＩクロック信号およびＱクロック信号に変換する直交発生器と、Ｉクロック信号の訂正されたバージョンとしてＩキャリア信号を発生させる第１のバッファのチェーンと、Ｑクロック信号の訂正されたバージョンとしてＱキャリア信号を発生させる第２のバッファのチェーンと、Ｉキャリア信号とＱキャリア信号との間の位相エラーを測定し、位相エラー信号を供給する位相エラー検出器と、位相エラー信号を受信し、差動フィードバック信号を生成するフィードバック増幅器と、一対の調整素子とを含む。各調整素子はフィードバック増幅器および第１および第２のバッファのチェーンの中間フィードバック結合の内のそれぞれの１つに接続される。調整素子の各対は、調整可能なＲＣ回路を含み得る。より特定の実施形態では、各調整素子は、バッファのチェーンの連続的なバッファ間に接続された直列抵抗および抵抗およびフィードバック増幅器に接続された調整可能なバラクターを含む。
【００１３】
位相エラー訂正を有する直交発振器は、クロック発生器と、クロックスプリッタと、第１および第２の位相シフト回路網と、位相検出器とを含む。クロック発生器はクロック信号を供給し、クロックスプリッタはクロック信号を第１および第２のクロック信号に分割する。第１の位相シフト回路網は、第１のクロック信号に基づく第１のキャリア信号を発生させ、第２の位相シフト回路網は、第２のクロック信号に基づく第２のキャリア信号を発生させる。ここで、第２のクロック信号は、第１のキャリア信号に対して１／４位相シフトされる。位相検出器は、位相シフト回路網を制御するように使用される位相エラー信号をアサートする。一実施形態では、直交発振器は、位相検出器に接続されたコンバイナおよび位相制御エラー信号に基づく第１および第２のクロック信号を調整するクロックスプリッタを含む。別の実施形態では、第１および第２の位相シフト回路網のそれぞれは、第１および第２の中間キャリア信号の内のそれぞれ１つを発生させ、コンバイナは、位相エラー信号に基づいて第１および第２の中間キャリア信号を調整するように加算される。
【００１４】
本発明の実施形態による位相エラー訂正を用いる直交信号を生成するための方法は、クロック信号を生成すること、クロック信号を差動クロック信号に変換すること、クロック信号を第１および第２のクロック信号に分割することと、第１および第２のクロック信号に基づいて、同相（Ｉ）差動キャリア信号および直交位相（Ｑ）差動キャリア信号を発生させること、Ｉ差動キャリア信号とＱ差動キャリア信号との間の位相エラーを検出すること、位相エラーフィードバック信号を生成すること、および位相エラーフィードバック信号に基づいてＩ差動キャリア信号とＱ差動キャリア信号との間の位相差を調整することを含む。位相差を調整することは、位相エラーフィードバック信号と第１および第２のクロック信号を結合することを含み得る。あるいは、本方法は、バッファのチェーン内で中間Ｉ差動キャリア信号および中間Ｑ差動キャリア信号を生成すること、および位相エラーフィードバック信号と中間Ｉ差動キャリア信号および中間Ｑ差動キャリア信号とを結合することを含む。
【００１５】
本発明の十分な理解は、以下の本発明の実施形態の詳細な説明が以下の図面と共に考慮される場合に獲得され得る。
【００１６】
（発明の実施形態の詳細な説明）
図１は、本発明の実施形態によってインプリメントされた位相エラー訂正を有する直交発振器回路１０９を含む例示的な無線トランシーバ１００の簡略化されたブロック図である。この無線トランシーバ１００は、任意の所望されたキャリア周波数および変調技術を使用して、任意のいくつかの対応するデータスループットを達成し得る。例えば、ワイヤレストランシーバ１００は、電気電子技術者協会（ＩＥＥＥ）８０２．１１ｂに従って、約２．４ギガヘルツ（ＧＨｚ）のキャリア周波数および１秒当たり１、２、５．５、または１１メガビット（Ｍｂｐｓ）のデータスループットを用いて動作するように構成され得る。あるいは、無線トランシーバ１００は、ＩＥＥＥ８０２．１１ａに従って、１秒当たり６、１２、２４、３６、または５４メガビットのデータスループットを達成するために、約５ギガヘルツのキャリア周波数を用いて構成され得る。多くの通信および変調技術および規格が企図されるが、ダイレクトシーケンス拡散スペクトル（ＤＳＳＳ）変調技術が使用され得る。本発明は、本明細書に記載された特定の実施形態に限定されず、直交位相変調技術を利用する無線トランシーバの任意のタイプに適用され得ることが理解される。
【００１７】
インターフェース１２９を介して、無線トランシーバ１００から送信されたかまたは無線トランシーバ１００によって受信されたデジタルデータは、メディアアクセス制御（ＭＡＣ）デバイス１０１を介して処理される。送信するために、ＭＡＣデバイス１０１は、送信器システム１０３にデジタルデータ信号をアサートする。送信器システム１０３は、送信のためにデータをパケットに方式化するエンコーダ（図示せず）、および各ＩチャンネルおよびＱチャンネル上に同相（Ｉ）位相信号および直交（Ｑ）位相信号を供給する直交生成技術を使用する拡散エンコーダ（図示せず）を含む。拡散デコーダは種々の公知の任意の１つの拡張アルゴリズムに従って構成される。Ｉチャンネル信号およびＱチャンネル信号は、各Ｉチャンネルアナログ信号およびＱチャンネルアナログ信号をアサートする各デジタルアナログコンバータ（ＤＡＣ）（図示せず）に供給される。Ｉチャンネルアナログ信号およびＱチャンネルアナログ信号は、送信器システム１０３によってフィルタリングされる。送信器システム１０３は、Ｉチャンネルミキサ１０５およびＱチャンネルミキサ１０７の入力のそれぞれに対応するＴＸＩ信号およびＴＸＱ信号を供給する。
【００１８】
直交発振器回路１０９は、同相キャリア信号ＩＣおよび直交位相キャリア信号ＱＣを含む２つの個々のＲＦキャリア信号を生成する。ＩＣおよびＱＣキャリア信号は、互いに対して９０°位相がずれることが意図される（すなわち、１／４サイクルまたは周期の差）。ＩＣ信号は、Ｉチャンネルミキサ１０５の別の入力に供給され、ＱＣ信号は、Ｑチャンネルミキサ１０７の別の入力に供給される。Ｉチャンネルミキサ１０５は、ＩＣ信号とＴＸＩ信号とを結合し、送信のためにＩチャンネル送信信号を所望のＲＦ範囲にアップコンバートする。Ｑチャンネルミキサ１０７は、ＱＣ信号とＴＸＯ信号とを結合し、送信のためにＱチャンネル送信信号を所望のＲＦ範囲にアップコンバートする。Ｉ／Ｑチャンネルミキサ１０５、１０７の出力は、増幅器１１１の入力において結合される。増幅器１１１は、結合され増幅された送信信号をＲＦ送信回路１１３の入力にアサートし、ＲＦ送信回路１１３は、送信モードである場合、送信／受信（Ｔ／Ｒ）スイッチ１１５を介してアンテナ１１７に増幅されたＲＦ信号をアサートする。
【００１９】
Ｔ／Ｒスイッチ１１５は、受信モードである場合にアンテナ１１７から信号を受信し、受信された信号をＲＦ受信回路１１９の入力に供給するように選択される。ＲＦ受信回路１１９は、受信された信号を増幅器１２１に供給し、増幅器１２１は、増幅されたＲＦ受信信号をＩチャンネルミキサ１２３およびＱチャンネルミキサ１２５の各入力にアサートする。直交発振器回路１０９は、ＩＣ信号をＩチャンネルミキサ１２３の別の入力にアサートし、ＱＣ信号をＱチャンネルミキサ１２５の別の入力にアサートする。Ｉチャンネルミキサ１２３は、受信された信号の内のＩチャンネル受信信号ＲＸＩからＩＣ信号を分割し、ＲＸＩ信号を受信器システム１２７に供給する。同様に、Ｑチャンネルミキサ１２５は、受信された信号の内のＱチャンネル受信信号ＲＸＱからＱＣ信号を分割し、ＲＸＱ信号を受信器システム１２７の別の入力に供給する。
【００２０】
受信器システム１２７は、一般的には送信器システム１０３の逆の機能を実行する。特に、受信器システム１２７は、アナログＲＸＩおよびＲＸＱ信号をデジタル形式に変換するアナログデジタルコンバータ（ＡＤＣ）（図示せず）を含む。受信器システム１２７は、符号化されたパケットを取り出す拡散デコーダ（図示せず）およびパケットからのパケットペイロードを取り出し、受信されたデータ信号のストリームを生成するパケットデコーダ（図示せず）をさらに含む。受信器システム１２７から受信されたデータ信号は、ＭＡＣデバイス１０１の受信入力に供給される。ＭＡＣデバイス１０１は、インターフェース１２９を介して受信されたデータ信号を対応するデバイスに供給する。ＭＡＣインターフェース１２９は、ＰＣカード等としてデバイス内部に組み込まれてもよいし、ＵＳＢ等による適切な外部コネクタを用いて外部に設けられてもよい。
【００２１】
図２は、本発明の実施形態に従ってインプリメントされた位相エラー訂正を有する直交発振器を含む無線トランシーバ２００の概略的ブロック図である。図２は、無線トランシーバ１００のより詳細なバージョンを表す。無線トランシーバ２００がＷＬＡＮ構成、あるいは他のタイプの用途のための無線または有線通信の任意の他のタイプの構成に対して適用可能であることが理解される。無線トランシーバ２００は、ＺＩＦトランシーバ２０１およびベースバンドプロセッサ２０３を含むゼロ中間周波数（ｚｅｒｏ  ｉｎｔｅｒｍｅｄｉａｔｅ  ｆｒｅｑｕｅｎｃｙ）アーキテクチャとしてインプリメントされる。ＺＩＦアーキテクチャは、中間周波数（ＩＦ）論理およびこれに関連する回路を全体的に除去することによって簡略化された構成を可能にする。このように、２つのみの主なモジュール、チップ、またはＩＣ（トランシーバおよびプロセッサ）が無線通信を可能にするようにＺＩＦアーキテクチャにおいて使用される。ＺＩＦトランシーバ２０１は、以下にさらに説明されるように位相エラー訂正を有する直交発振器２２７を含む。ベースバンドプロセッサ２０３は、受信器システム１２７、送信器システム１０３、およびＭＡＣデバイス１０１の多くの機能を実行するが、詳細には説明されない。
【００２２】
無線トランシーバ２００は、任意の所望のキャリア周波数および変調技術を利用して、任意のいくつかの対応するデータスループットを達成し得る。例えば、無線トランシーバ２００は、電気電子技術者協会（ＩＥＥＥ）８０２．１１ｂに従って、約２．４ギガヘルツ（ＧＨｚ）のキャリア周波数および１秒当たり１、２、５．５、または１１メガビット（Ｍｂｐｓ）のデータスループットを用いて動作するように構成され得る。あるいは、無線トランシーバ２００は、ＩＥＥＥ８０２．１１ａに従って、６、１２、１８、２４、３６、または５４Ｍｂｐｓのデータスループットのために、約５ギガヘルツのキャリア周波数を用いて構成され得る。示された一実施形態では、無線トランシーバ２００は、ＩＥＥＥ８０２．１１ｂに従って、２．４ＧＨｚのキャリア周波数、１、２、５．５、または１１Ｍｂｐｓのデータスループットレートを用いて動作する。ダイレクトシーケンス拡散スペクトル（ＤＳＳＳ）変調技術が使用され得るが、本発明は、任意の特定の通信または変調技術または規格に限定されないことが理解される。
【００２３】
無線トランシーバ２００から送信されたかまたは無線トランシーバ２００によって受信されたデジタルデータは、ベースバンドプロセッサ２０３によって処理される。送信するために、ベースバンドプロセッサ２０３は、送信器システム１０３について上述した機能を実行し、上述したように受信されたデータをＩチャンネルアナログ信号およびＱチャンネルアナログ信号のそれぞれに変換する。Ｉチャンネルアナログ出力信号は、アンチエイリアシングローパスフィルタ（ＡＡ  ＬＰＦ）２１５に供給され、アンチエイリアシングローパスフィルタ（ＡＡ  ＬＰＦ）２１５は、Ｉチャンネル送信信号ＴＸ１をＺＩＦトランシーバ２０１内のＬＰＦ２１９に供給する。ベースバンドプロセッサ２０３は、Ｑチャンネルアナログ出力信号を別のＡＡ  ＬＰＦ２１７にアサートし、ＡＡ  ＬＰＦ２１７は、Ｑチャンネル送信信号ＴＸＱをＺＩＦトランシーバ２０１内の別のＬＰＦ２２１の入力に供給する。
【００２４】
外部電圧制御発振器（ＶＣＯ）２２９は、約４．８〜５ＧＨｚで出力ローカル発振器（ＬＯ）信号を直交発振器２２７の入力に供給する。一実施形態では、基準水晶（ｒｅｆｅｒｅｎｃｅ  ｃｒｙｓｔａｌ）は、４．８〜５ＧＨｚのＬＯ信号を生成するように、電圧制御によってＶＣＯ２２９を調整するように使用される。直交発振器１０９は、直交発振器２２７およびＶＣＯ２２９の簡略化されたバージョンを集合的に表すことに留意されたい。直交発振器２２７は、ＬＯ信号を２つに分割し、４つの別々の２．４ＧＨｚキャリア信号を生成する。この４つの信号は、それぞれが差動信号を含む２つの同相（Ｉ）キャリア信号および２つの受信直交（Ｑ）キャリア信号を含む。特に、Ｉキャリア信号は、差動Ｉ送信キャリア信号（ＩＴ＋，ＩＴ−）および差動Ｉ受信キャリア信号（ＩＲ＋，ＩＲ−）、ならびにＱキャリア信号は、差動Ｑ送信キャリア信号（ＱＴ＋，ＱＴ−）および差動Ｑ受信キャリア信号（ＱＲ＋，ＱＲ−）を含む。ＩおよびＱキャリア信号は、互いに対して９０°位相がずれることが意図される。Ｉ送信キャリア信号は、ドライバ２３２を介してＩチャンネルミキサ２２３（ミキサ１０５に対応する）の１つの入力に供給され、Ｑ送信キャリア信号は、別のドライバ２３４を介してＱチャンネルミキサ２２５（ミキサ１０７に対応する）の１つの入力に供給される。Ｉチャンネルミキサ２２３の他の入力はＬＰＦ２１９の出力を受信し、Ｑチャンネルミキサ２２５の他の入力はＬＰＦ２２１の出力を受信する。Ｉチャンネルミキサ２２３は、Ｉキャリア信号とＩチャンネル送信信号を結合して、ベースバンドから２．４ＧＨｚの無線周波数（ＲＦ）にＩチャンネルをアップコンバートする。Ｑチャンネルミキサ２２５は、Ｑキャリア信号とＱチャンネル送信信号を結合して、ベースバンドから２．４ＧＨｚのＲＦにＱチャンネルをアップコンバートする。Ｉ／Ｑチャンネルミキサ２２３、２２５の出力は、可変利得増幅器（ＶＧＡ）２３３の入力において結合される。ＶＧＡ２３３は、増幅された送信信号を固定利得増幅器２３５の入力にアサートする。固定利得増幅器２３５は、以前に説明されたＲＦ送信回路１１３等の送信のために外部回路に出力送信信号を供給する。
【００２５】
送信検出（ＴＸ  ＤＥＴ）フィードバック信号は、ＲＦ送信回路１１３等の外部送信回路からベースバンドプロセッサ２０３にアサートされる。ベースバンドプロセッサ２０３は、ＴＸ  ＤＥＴ信号を介して送信された出力信号を検出するパワー制御アルゴリズムを実行し、フィードフォワード送信自動利得制御（ＴＸ  ＡＧＣ）信号をＺＩＦトランシーバ２０１に供給して、ＶＧＡ２３３の利得を制御する。さらに、ＺＩＦトランシーバ２０１は、ＺＩＦトランシーバ２０１およびベースバンドプロセッサ２０３のための電圧基準（ＶＲＥＦ）信号を供給する電圧基準源２５５を含む。ＶＲＥＦ信号は、１．２ボルト等の任意の都合のよい電圧であり得る。あるいは、クロックソース２５７は、クロック基準（ＣＲＥＦ）信号をＺＩＦトランシーバ２０１およびベースバンドプロセッサ２０３に供給する。
【００２６】
ＲＦ入力信号ＲＲＦは、ＺＩＦトランシーバ２０１内部の可変ＬＮＡ２６１の入力において、ＲＦ受信回路１１９等の外部回路から受信される。ＬＮＡ２６１は、その出力を固定された利得ＬＮＡ２６３の入力にアサートする。ＬＮＡ２６３は、増幅されたＲＦ受信信号をＩチャンネルミキサ２６５（ミキサ１２３に対応する）およびのＱチャンネルミキサ２６７（ミキサ１２５に対応する）の各入力にアサートする。直交発振器２２７は、Ｉ受信キャリア信号（ＩＲ＋，ＩＲ−）をドライバ２３６を介してＩチャンネルミキサ２６５の別の入力にアサートし、Ｑ受信キャリア信号（ＱＲ＋，ＱＲ−）を別のドライバ２３８を介してＱチャンネルミキサ２６７の別の入力にアサートする。Ｉチャンネルミキサ２６５は、ＲＦ受信信号のＩチャンネル出力信号からＩキャリア周波数を分割し、Ｉチャンネル出力信号をＬＰＦ２６９に供給する。同様に、Ｑチャンネルミキサ２６７は、ＲＦ受信信号のＱチャンネル出力信号からＱキャリア周波数を分割し、Ｑチャンネル出力信号をＬＰＦ２７１に供給する。
【００２７】
ＬＰＦ２６９の出力は、可変ベースバンド自動利得制御（ＢＢ  ＡＧＣ）増幅器２７３の入力に供給される。同様に、ＬＰＦ２７１は、その出力を別のＢＢ  ＡＧＣ増幅器２７５の入力にアサートする。ＢＢ  ＡＧＣ増幅器２７３は、増幅されたＩチャンネルアナログ受信信号（ＲＸＩ）をＩチャンネルレシーバＡＡ  ＬＰＦ２７７の入力にアサートする。ＡＡ  ＬＰＦ２７７は、その出力をベースバンドプロセッサ２０３のＩチャンネル入力にアサートする。ＢＢ  ＡＧＣ増幅器２７５は、増幅されたＱチャンネルアナログ受信信号（ＲＸＱ）をＱチャンネルＡＡ  ＬＰＦ２７９の入力にアサートする。ＡＡ  ＬＰＦ２７９は、その出力をベースバンドプロセッサ２０３のＱチャンネル入力に供給する。ベースバンドプロセッサ２０３は、上述したように、受信器システム１２７の機能を実行し、そして受信されたデータ信号のストリームを生成する。
【００２８】
ＺＩＦトランシーバ２０１内部の過負荷検出器（ＯＤ）２８９は、受信された入力信号における過負荷を検出するように、ＬＰＦ２６９およびＬＰＦ２７１の各出力に接続された第１および第２の入力を有する。過負荷検出器２８９は、ベースバンド過負荷（ＢＢ  ＯＶＬＤ）信号をベースバンドプロセッサ２０３内部の補償システムにアサートする。このように、補償システムは受信された信号の過負荷を検出し、ＺＩＦトランシーバ２０１の可変ＬＮＡ２６１を制御するようにＨＩ／ＬＯ信号をアサートする。示された一実施形態では、可変ＬＮＡ２６１はハイゲイン（ＨＩ）とロウゲイン（ＬＯ）との間で約３３デシベル（ｄＢ）の段差（ｓｔｅｐ  ｄｉｆｆｅｒｅｎｔｉａｌ）を有する。この利得は、弱い信号を検出するため最初にハイに設定され、受信された信号が過負荷検出器２８９によって検出されたような過負荷状態を引き起こす場合、所定の条件に応じて低利得にスイッチングされる。
【００２９】
補償システムはまた、アナログフィードバック利得制御信号（ＧＡＩＮ  ＡＤＪＵＳＴ）をアサートしてＢＢ  ＡＧＣ増幅器２７３および２７５の両方の利得を制御することによって、受信された信号の利得を目標のパワーレベルに制御する。単一の利得制御信号は、ＢＢ  ＡＧＣ増幅器２７３、２７５の両方に供給され、それにより受信信号のＩチャンネルおよびＱチャンネルの利得が互いに適切にトラッキングされる。補償システムは、各デジタルＩチャンネルＤＣオフセット信号およびデジタルＱチャンネルＤＣオフセット信号（それぞれＩ  ＯＦＦＳＥＴおよびＱ  ＯＦＦＳＥＴ）をＬＰＦ２６９およびＬＰＦ２７１それぞれにさらにアサートする。このように、補償システムは、ＺＩＦトランシーバ２０１内部の受信信号のＩチャンネルおよびＱチャンネルの両方におけるＤＣオフセットを測定または低減し、あるいは他の場合では、除去することを試みる。
【００３０】
示された実施形態では、位相（φ）エラー検出器２２８は、差動Ｑ受信キャリア信号（ＱＲ＋，ＱＲ−）および差動Ｉ受信キャリア信号（ＩＲ＋，ＩＲ−）を受信し、差動受信位相エラー信号ＥＲ（正および負の成分（ＥＲ＋，ＥＲ−）を有する）を生成する。同様に、別の位相エラー検出器２３０は、差動Ｑ受信キャリア信号（ＱＴ＋，ＱＴ−）および差動Ｉ送信キャリア信号（ＩＴ＋，ＩＴ−）を受信し、差動送信位相エラー信号ＥＴ（正および負の成分（ＥＴ＋，ＥＴ−）を有する）を生成する。各位相エラー検出器２２８、２３０は、対応する差動ＩおよびＱキャリア信号間において求積法（ｑｕａｄｒａｔｕｒｅ）によって相対位相を測定し、測定されたエラーを、位相エラー検出器２２８、２３０の出力信号のＤＣ成分である位相エラー電圧に変換する。位相エラー信号ＥＲおよびＥＴは、以下にさらに説明されるように、Ｉキャリア信号およびＱキャリア信号をそれに従って調整する直交発振器２２７に供給される。
【００３１】
示された実施形態では、位相エラー検出器２２８は、受信回路におけるより正確な位相エラー決定のために受信ミキサ２６５、２６７の近くに配置される。同様に、位相エラー検出器２３０は、送信回路におけるより正確な位相エラー決定のために送信ミキサ２２３、２２５の近くに配置される。このミキサの近くに配置された別々の検出器の使用は、位相エラー検出および訂正に対して最も高い精度のレベルを提供する。しかし、位相エラー検出機能の種々の実施形態および構成が以下にされない説明されるように企図されることに留意されたい。一つの改変では、位相エラー検出器２２８、２３０の内の１つのみが送信ミキサおよび受信ミキサの両方に１つのフィードバック位相エラー信号を供給するように使用される。あるいは、位相エラー検出器２２８、２３０は、単一位相エラー検出器によって置換される。単一の位相エラー検出器は、ＺＩＦトランシーバ２０１上のいたるところ（直交発振器２２７の入力またはその内部等）に配置され得る。半二重動作に対して、単一のスイッチング位相エラー検出器が以下にさらに説明されるように企図される。
【００３２】
図３は、本発明の実施形態による位相エラー訂正ループを含む直交発振器２２７の例示的な実施形態のアーキテクチャのブロック図である。ＶＣＯ２２９は、シングルエンド正弦波ＬＯ信号をインピーダンス整合抵抗Ｒ１の一方の側にアサートする。インピーダンス整合抵抗Ｒ１は、ＺＩＦトランシーバ２０１内部のシングルエンド／差動コンバータ３０１の入力／出力（Ｉ／Ｏ）ピンの一つに接続された他方の側を有する。ＶＣＯ２２９および抵抗器Ｒ１は、ＲＦ源を含む。示された実施形態では、抵抗器Ｒ１は５０オームの抵抗器である。シングルエンド／差動コンバータ３０１は、ＲＦ源によって駆動される第１のピンＰＩＮ１、ＲＦコモンモードリターンを供給するためにグラウンドに接続された第２のＰＩＮ２、およびダミー負荷抵抗器Ｒ２の一方の側に接続され、グラウンドに接続された他方の側を有する第３のピンＰＩＮ３を含む３つのＩ／Ｏピンを使用する。負荷抵抗器Ｒ２は、ＲＦの差動に対する基準として機能し、示された実施形態では、別の５０オーム抵抗器である。示されたようなシングルエンド／差動コンバータ３０１および抵抗器Ｒ１、Ｒ２は、ＰＩＮ１とＰＩＮ３との間で定義され、すなわちＰＩＮ２を介して差動信号のコモンモード部分を分流することによって、ＬＯ信号をシングルエンドから差動ＬＯ信号ＤＬＯ＋、ＤＬＯ−に変換する十分な共役整合を提供し、このコモンモード部分、ＲＦ源へのＲＦリターンバック（ｒｅｔｕｒｎ  ｂａｃｋ）として機能する。一対のデカップリングキャパシタＣ１およびＣ２が提供され、差動ＬＯ出力信号のＤＬＯ＋成分とＤＬＯ−成分との間で直列に接続され得る。
【００３３】
シングルエンド／差動コンバータ３０１の差動出力信号のＤＬＯ＋とＤＬＯ−成分は、それぞれ非線形ＲＦトランスコンダクタ段３０３の正の入力および負の入力に供給される。ＲＦトランスコンダクタ段３０３は、第１の差動電流クロック信号ＣａをＤ型ラッチ３０５のクロック入力にアサートし、第２の差動電流クロック信号Ｃｂを別のＤ型ラッチのクロック入力にアサートする。ラッチ３０５、３０７は、代替的にはフリップフロップ等であり得る。ラッチ３０５、３０７は、ラッチ３０５の非反転出力がラッチ３０７のＤ入力に供給され、ラッチ３０７の反転出力がラッチ３０５のＤ入力に接続されるマスタースレーブ構成に接続される。このように、マスタースレーブラッチ３０５、３０７は、ＲＦトランスコンダクタ段３０３のクロック周波数出力を２つに分割し、直交Ｉ出力およびＱ出力を生成する直交発生器である。特に、ラッチ３０５の非反転出力は、差動Ｉ出力を生成し、ラッチ３０７の非反転出力は差動Ｑ出力を生成する。これらの出力のそれぞれは、第１および第２の差動電流クロック信号Ｃａ、Ｃｂの周波数の約半分を有する。
【００３４】
差動Ｉ出力およびＱ出力は、利得段および／またはバッファのチェーン３０９、３１１それぞれを介して供給される。説明を簡単にするために、用語「バッファ」は、一般的には１以上のバッファ、利得段、増幅器、ドライバ等を指す。バッファ３０９、３１１のそれぞれのチェーンは、各ミキサ２２３、２２５、２６５、および２６７を駆動するための所望の出力レベルおよび駆動能力を提供するのに必要なバッファまたは利得段を含む。バッファ３０９、３１１のそれぞれのチェーンは、任意の形態またはトポロジーを想定し得る。バッファのチェーン３０９、３１１のそれぞれを介する特定の利得は、主要な問題または関係がない。なぜなら、信号は、一般的にはタイミングの性質（すなわち、位相および位相差）であるためである。従って、バッファのチェーン３０９、３１１のそれぞれにわたる全体の位相遅延が関係する。なぜなら、他の方法では、短いループ取得時間が望まれている場合、安定化することが困難なためである。バッファ３０９のチェーンは、ミキサ１０７および２６５のための差動Ｉキャリア信号を供給し、バッファ３０７のチェーンは、ミキサ１０５、２６７のための差動Ｑキャリアを供給する。
【００３５】
特定の構成に依存して、バッファのチェーン３０９、３１１のそれぞれは、直交発振器２２７内の１つ以上のバッファおよび直交発振器２２７の外部にある１つ以上のバッファを含むことに留意されたい。一実施形態では、例えば、バッファ３０９のチェーン３０９は直交発振器２２７内の１つ以上のバッファ、直交発振器２２７とミキサ２２３との間の１つ以上の送信バッファ、および直交発振器２２７とミキサ２６５との間の１つ以上の受信バッファを含む。送信バッファは、ミキサ２２３を駆動するために使用されたドライバ２３２を含み、受信バッファはミキサ２６５を駆動するために使用されたドライバ２３６を含む。同様な態様で、バッファのチェーン３１１は、直交発振器２２７内の１つ以上のバッファ、直交発振器２２７とミキサドライバ２３４を含む２２５との間の１つ以上の送信バッファ、および直交発振器２２７とドライバ２３８を含むミキサ２６７との間の１つ以上の受信バッファを含む。送信チェーンおよび受信バッファのチェーンの数は、同じである必要はなく、チップ上の送信および受信回路の特定の位置に依存し得る。半二重通信構成において、外部受信バッファは受信動作モードの間パワーダウンされ得るが、外部送信バッファはパワーを節約し、エネルギーを保存するように受信動作モードの間パワーダウンされることにさらに留意されたい。
【００３６】
差動Ｉキャリア信号および差動Ｑキャリア信号はまた、直交位相エラー検出器３１３に供給され、直交位相エラー検出器３１３は、差動Ｉキャリア信号と差動Ｑキャリア信号との間の直交位相から相対位相エラーを測定し、このエラーを位相エラー信号Ｅ１に変換する。この位相エラー検出器３１３は、位相エラー検出器２２８、２３０または代替的な実施形態で直交発振器２２７内に配置された単一位相エラー検出器のいずれかまたは両方を表す。Ｅ１信号は、位相エラー検出器３１３の出力信号のＤＣ成分である。Ｅ１信号がシングルエンド信号として図示されるが、いずれかの実施形態が企図される場合、シングルエンドまたは差動であり得る。Ｅ１信号はＲＣフィルタ３１５を介して供給される。ＲＣフィルタ３１５は、制限された帯域幅位相エラー信号Ｅ２を供給するためにＬＯ基本周波数およびその高調波を除去する。Ｅ１信号と同様に、Ｅ２信号は、シングルエンド信号として図示されるが、いずれかの実施形態が企図される場合、シングルエンドまたは差動であり得る。示された実施形態では、ＲＣフィルタ３１５は、Ｅ１と得２信号との間に接続された直列抵抗Ｒ３およびＥ２とグラウンドとの間に接続されたキャパシタＣ３を含む。ＲＣフィルタ３１５は、Ｅ１およびＥ２信号に依存するシングルエンドまたは差動であり得る。ＲＣフィルタ３１５は、ループ内に線形フィードバックを供給するために小さい位相エラー信号から任意の外部の大きいＬＯ信号を除去するように使用される。ＲＣフィルタ３１５は、周波数「ｆｐ」付近で極を与える。この極は、ループの主要な極ではない。一実施形態では、ｆｐは約１００メガヘルツ（ＭＨｚ）である。ループからｆｐ極を除去することにより高速な取得時間を可能にするＩキャリア信号およびＱキャリア信号の異なる本質性を利用することによって、このアーキテクチャの改変は、ＬＯおよびその高調波の広帯域除去を行う位相検出器を含み得る。
【００３７】
次いで制限された帯域幅位相エラー信号Ｅ２は、高利得段の増幅器またはオペアンプ（ｏｐａｍｐ）３１７の入力に供給される。オペアンプ３１７の出力は線形トランスコンダクタンス段の増幅器３１９の入力に供給される。トランスコンダクタンス段の増幅器３１９の電流出力は、ループを完成するためにＣａ信号およびＣｂ信号に加算される。
【００３８】
図４は、シングルエンド／差動コンバータ３０１およびＲＦトランスコンダクタ段３０３を含むＺＩＦトランシーバ２０１のチップまたは集積回路（ＩＣ）パッケージ４０１のより詳細な概略図である。ＩＣパッケージ４０１のピンのそれぞれ（ＰＩＮ１、ＰＩＮ２、およびＰＩＮ３）はそれぞれ、対応するインダクタンスＬａ、Ｌｂ、およびＬｃを含む。ＰＩＮ１のインダクタンスＬａは、ＤＬＯ＋信号を発生させ、コモンモード分路４０３の内のインダクタＬ１の一端部および共通エミッタのトランジスタＱ１およびＱ２のベースに供給される。ＰＩＮ３のインダクタンスＬｃはＤＬＯ−信号を発生させ、ＤＬＯ−信号は、コモンモード分路４０３の別のインダクタＬ２の一端および別の２つの共通エミッタトランジスタＱ３およびＱ４のベースに供給される。インダクタＬ１およびＬ２の他端は、互いに接続され、そしてコモンモード分路４０３のキャパシタＣの一端に接続される。キャパシタＣの他端は、そのインダクタンスＬｂを介してＰＩＮ２に接続される。トランジスタＱ１〜Ｑ４は、示された実施形態においてバイポーラ型トランジスタである。トランジスタＱ１〜Ｑ４のエミッタは互いに接続され、電流源４０５の一端子に接続される。電流源４０５の他端子はグラウンドに接続される。トランジスタＱ１およびＱ３のコレクタは、成分Ｃａ＋およびＣａ−をそれぞれ含むＣａ差動電流クロック信号を発生させる。トランジスタＱ２およびＱ４のコレクタは、成分Ｃｂ＋およびＣｂ−をそれぞれ含むＣｂ差動電流クロック信号を発生させる。このように、差動ＬＯ信号ＤＬＯ＋、ＤＬＯ−は、２つの対の差動電流Ｃａ＋、Ｃａ−およびＣｂ＋、Ｃｂ−に変換される。
【００３９】
図５は、マスタースレーブラッチ３０５、３０７をインプリメントするためのバイポーラトランジスタ（Ｔ）および抵抗器（Ｒ）を含む例示的なエミッタ接続されたロジック（ＥＣＬ）のマスタースレーブクロック回路５００の概略図である。クロック回路５００は、２つの対の差動電流Ｃａ＋、Ｃａ−およびＣｂ＋、Ｃｂ−を受信し、各成分Ｉ＋、Ｉ−およびＱ＋、Ｑ−を有する差動Ｉクロック出力および差動Ｑクロック出力を生成する。一般的には、この回路は当業者に公知であり、さらに説明されない。任意の適切な二分割クロック回路で十分である。
【００４０】
図６は、Ｅ２信号を受信するオペアンプ３１７と差動電流Ｃａ＋、Ｃａ−およびＣｂ＋、Ｃｂ−の加算との間のフィードバック段のより詳細な概略図である。オペアンプ３１７は、ミラー補償（Ｍｉｌｌｅｒ−ｃｏｍｐｅｎｓａｔｅｄ）第２の段の増幅器６０１の入力に供給された出力に開ループを接続させる。ミラー補償は、増幅器６０１の入力と出力との間の直列ＲＣフィードバック回路として図示される。これらの増幅器は、全体のフィードバックループの支配的な極および取得時間を設定する。これらの増幅器はまた、位相エラーが訂正された定常状態を設定する。より大きい利得は、位相エラーが訂正されたより小さな定常状態を与える。利得が十分に大きい場合、閉ループの訂正された位相エラーは、位相検出器の精度によってのみ設定される。これは、バッファのチェーン３０９、３１１および位相オフセットについての二分割機能等の他のブロックの全ての精度の緩和を可能にする。あるいは、この利得が大きくなればなるほど、高利得の負のフィードバック増幅器の非線形ひずみゼロ効果（ｎｏｎ−ｌｉｎｅａｒ  ｄｉｓｔｏｒｔｉｏｎ  ｎｕｌｌｉｎｇ  ｅｆｆｅｃｔ）によって閉ループ動作の線形性がより大きくなる。
【００４１】
増幅器６０１は、増幅された位相エラー信号Ｅ２を電流に変換し、この電流は、マスタースレーブラッチ３０５、３０７への入力の加算接合部６０３、６０５において差動電流Ｃａ＋、Ｃａ−およびＣｂ＋、Ｃｂ−のそれぞれに加算される。一実施形態では、増幅器６０１は、それぞれ電圧を電流に変換する金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）電流源を含むトランスコンダクタである。加算接合部６０３、６０５は、ＤＣフィードバック成分を結合してＡＣ発振器信号を生成するためのワイヤード接合部を含み得る。フィードバック段のＥ２信号、オペアンプ３１７、および増幅器６０１がシングルエンドとして示されるが、これらはシングルエンドであってもよいし、差動であってもよい。
【００４２】
図９は、クロック信号５００のクロック入力Ｃａ＋、Ｃａ−および生成した直交出力Ｉ＋、Ｉ−、Ｑ＋およびＱ−対時間をプロットするグラフである。示されるように、フィードバックループからの位相エラー電流は、ＡＣ入力差動クロック信号Ｃａ＋、Ｃａ−（およびＣｂ＋、Ｃｂ−）に対してＤＣオフセットを生成する。ＤＣオフセットは、この点で電流の形態であり、直交位相から位相オフセットを生成する。この位相オフセットは、クロック信号の立ち上がり時間および／または立ち下がり時間、ならびにＤＣオフセットの量の関数である。電流オフセットから位相オフセットへのこの伝達関数は複雑であるが、この伝達関数は、クロック信号電流のスルーレートを測定し、および純粋な線形集中素子システムの場合のように、立ち上がりエッジが指数関数的なスルーレートとは対照的に一定のスルーレートを有する線形化仮定を行うことによって評価され得る。バイポーラ接合トランジスタ（ＢＪＴ）のスイッチング特性は、デバイスのスイッチングの間に進行する著しい非線形アクティビティ（ａｃｔｉｖｉｔｙ）のために一定のスルーレートを有する。従って、これは良好な仮定であり、実験は、この伝達ブロックの十分大きな線形ダイナミックレンジを示す。
【００４３】
要するに、位相エラー検出器３１３は、受信／送信ミキサＬＯ入力における直角位相から位相エラーを測定する。フィードバック増幅器は、この信号の反転（負のフィードバック）および増幅されたバージョンを二分割回路に印加する。これは、位相を直角位相に引き戻し、これによりシングルエンド／差動変換の任意の不完全性、Ｉ  ＬＯドライバ／バッファチェーンとＱ  ＬＯドライバ／バッファチェーンとの間の遅延における二分割および固有の不整合によって生じた全体の位相エラーを低減する。これは適切なミキサ性能のために必要である。全体のループ利得が十分大きい場合、定常状態の訂正された位相エラーが無視できず、もしあれば、残っている位相エラー成分のみが位相エラー検出器自体から生じるものだけである。従って、直交位相からの位相エラーが、位相エラー検出器によって生成された位相エラーオフセットと同じ大きさであるに過ぎない。なぜなら、このループは、他の位相オフセット寄与物（ｃｏｎｔｒｉｂｕｔｏｒ）を無効にするためである。
【００４４】
図７は、ループが他の場所（バッファのチェーン３０９、３１１内等）で閉じている代替の実施形態のブロック図である。特に、ＤＣ電流オフセットを用いて、マスタースレーブラッチ３０５、３０７のクロック入力におけるループを閉じる代わりに、このループは、調整可能な遅延段を用いバッファのチェーンのいずれかの場所で閉じている。示された実施形態では、抵抗器Ｒ１は、バッファのチェーン３０９の２つの段の間の接点において直列に配置され、調整可能なバラクターＶＩのカソードが抵抗器ＲＩと次の段のバッファのチェーン３０９との間の接点に接続される。同様に、別の抵抗器ＲＱがバッファのチェーン３１１の２つの段間の接点において直列に配置され、別の調整可能なバラクターＶＱのカソードが抵抗器ＲＱと次の段のバッファのチェーン３１１との間の接点に接続される。位相エラー検出器３１３の出力は、増幅器７０１（オペアンプ等）の入力に供給される。増幅器７０１は、バラクターＶＩのアノードに接続された非反転出力およびバラクターＶＱのアノードに接続された反転出力を有する。
【００４５】
動作中、バラクターＶＩおよびＶＱは、各Ｉキャリア信号およびＱキャリア信号に対する調整可能なＲＣ遅延応答を与える容量性調整素子として動作する。増幅器７０１の電圧出力は、バラクターの調整電圧を駆動するために使用される。一実施形態では、例えば、ＲＣ構成の中心の時定数（ｃｅｎｔｅｒ  ｔｉｍｅ  ｃｏｎｓｔａｎｔ）は、基本ＬＯ周波数において３ｄＢのロールオフを達成するように設定される場合、伝達ブロックから最大利得を提供する。１つの潜在的欠点は、ＬＯ信号の上側レベルの高調波をフィルタリングおよび位相シフトする傾向がある。しかしこの傾向は、通常問題にはならない。なぜなら、以後のバッファ段は通常、リミッタ増幅器（ｌｉｍｉｔｉｎｇ  ａｍｐｌｉｆｅｒ）のセットであり、この段は、フィルタリングの影響を補償するためにＬＯ信号のエッジを整形する（ｓｑｕａｒｅ  ｕｐ）傾向があるためである。
【００４６】
図８は、半二重無線システムにおける２つのスイッチング可能な位相エラー検出器の使用を示す別の代替的な実施形態のブロック図である。ほとんどの半二重無線システムでは、無線信号が特定の時間で送信または受信されるかどうかに依存して、送信または受信部が供給電流の保存のためにパワーアップまたはパワーダウンされる。このように、送信ミキサおよび受信ミキサは、バッファチェーンの専用セットおよび相互接続ルーティングを必要とし得る。示されたように、２つの直交発振器８０１による分割は、Ｉキャリア信号をＩチャンネル送信バッファチェーン８０３およびＩチャンネル受信バッファチェーン８０７に供給することが示される。同様に、直交発振器８０１は、Ｑキャリア信号をＱチャンネル送信バッファチェーン８０５およびＱチャンネル受信バッファチェーン８０９に供給する。示されたように、バッファチェーン８０３〜８０９はそれぞれ、各送信ミキサおよび受信ミキサ２２３〜２２７を駆動する。
【００４７】
第１の位相エラー検出器８１１は、Ｉ送信キャリア信号およびＱ送信キャリア信号の位相エラーを検出し、第２の位相エラー検出器８１３は、Ｉ受信キャリア信号およびＱ受信キャリア信号の位相エラーを検出する。モードスイッチ８１５は、位相エラー検出器８１１を送信モードでオペアンプ８１７の入力に接続し、位相エラー検出器８１３を受信モードでオペアンプ８１７の入力に接続する。これら２つの位相検出器８１１、８１３が、送信チェーンまたは受信チェーンのそれぞれを用いてパワーアップおよびパワーダウンされ、オペアンプ８１７への入力においてより低い周波数でアナログ加算され得る。これは送信モードと受信モードとの間のいくつかの取得時間を必要とし得る。このようなスイッチングが通常実行されつつ、受信チェーンまたは送信チェーンが取得される。
【００４８】
本発明によるシステムおよび方法が１つ以上の実施形態と連携して説明されてきたが、本明細書において説明された特定の形態に限定されることが意図されない。これに対して、上掲の特許請求の範囲によって規定されたような本発明の趣旨および範囲内に十分に含まれ得るものとしてこのような代替、変更、および均等物を網羅することが意図される。
【図面の簡単な説明】
【図１】
図１は、本発明の実施形態に従ってインプリメントされた位相エラー検出器を含む例示的な無線トランシーバの簡略化されたブロック図である。
【図２】
図２は、ゼロ中間周波数（ＺＩＦ）アーキテクチャにおいておよび本発明の実施形態に従ってインプリメントされた無線トランシーバのより詳細な概略的ブロック図である。
【図３】
図３は、本発明の実施形態による位相エラー訂正ループを含む図２の直交発振器の例示的実施形態のアーキテクチャのブロック図である。
【図４】
図４は、シングルエンド／差動コンバータおよびＲＦトランスコンダクタ段を含む図２のトランシーバのチップまたは集積回路（ＩＣ）パッケージのより詳細な概略図である。
【図５】
図５は、図３のマスタースレーブラッチをインプリメントするためのバイポーラトランジスタおよび抵抗器を含む、例示的なエミッタ結合の論理（ＥＣＬ）マスタースレーブクロック回路のより詳細な概略図である。
【図６】
図６は、フィードバックエラー信号を受信する図３のオペアンプと差動クロック入力電流の加算との間のフィードバック段のより詳細な概略図である。
【図７】
図７は、ループが他の場所（図３のバッファのチェーン内等）で閉じた代替的な実施形態のブロック図である。
【図８】
図８は、半二重無線システムの２つのスイッチング可能な位相エラー検出の使用を示す別の代替的な実施形態のブロック図である。
【図９】
図９は、時間対クロック入力電流信号および図５のクロック回路の直交出力をプロットしたグラフである。
【図１】
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【図２】
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【図３】
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【図７】
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【図８】
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【図９】
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【国際公開パンフレット】
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【国際調査報告】
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