(57)【要約】ソース（３）、チャネル（７）、ドリフト領域（９）、及びドレイン（５）を有する本体半導体層（１）を備える電界効果トランジスタ構造体が形成される。上部メタライゼイション層（１５及び１７）は、酸化物層（１１）によって前記本体から分離される。上部メタライゼイション層（１５及び１７）は、前記本体上に設けられるゲート領域（１５）と、ドリフト領域（９）上に設けられるフィールドプレート領域（１７）とを有する。ソースコンタクト（３９）がソース（９）とフィールドプレート領域（２５）との両方に接続される。
2004519861.tif 000002
【特許請求の範囲】
【請求項１】
半導体層において横方向に間隔をおいて配置されるソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体層における、前記ドレイン領域に隣接するドリフト領域と、
前記ソース領域と前記ドリフト領域との間の前記半導体層において設けられるチャネルと、
前記チャネル上に設けられる絶縁ゲート電極と、
容量酸化物層によって前記ドリフト領域から分離される、前記ドリフト領域上に設けられるフィールドプレートと、
前記ソース領域及び前記フィールドプレートを電気的に接続する、前記ソース領域と前記フィールドプレートとの間の電気的相互接続部と
を有する絶縁ゲート型電界効果トランジスタ。
【請求項２】
ドリフト領域が、ドレイン領域に隣接するより高いドーパント濃度とチャネルに隣接するより低いドーパント濃度とを備える、横方向に変化するドーパント濃度勾配を有する絶縁ゲート型電界効果トランジスタ。
【請求項３】
前記ドリフト領域における前記ドーパント濃度が、前記ドリフト領域の間で直線的に変化する請求項２に記載の絶縁ゲート型電界効果トランジスタ。
【請求項４】
前記ドリフト領域の厚さとドーピング濃度とは、前記トランジスタがターンオフされるとき前記ドリフト領域が前記ドリフト領域の厚さに渡って空乏化されると共に前記ドリフト領域の長さに沿って空乏化されるようにもたらされる請求項１乃至３の何れか一項に記載の絶縁ゲート型電界効果トランジスタ。
【請求項５】
前記ソース、前記チャネル、前記ドリフト領域、及び前記ドレインが半導体基板のドーピング領域である請求項１乃至４の何れか一項に記載の絶縁ゲート型電界効果トランジスタ。
【請求項６】
ｐ−形基板、ｐ形チャネル、ｎ＋形ソース領域、ｎ＋形ドレイン領域、及びｎ＋形ドリフト領域を備える請求項５に記載の絶縁ゲート型電界効果トランジスタ。
【請求項７】
基板と、前記基板上の障壁酸化物層と、前記障壁酸化物層上の半導体層とを備え、前記半導体層が、前記ソース領域、前記ドレイン領域、前記チャネル、及び前記ドリフト領域を形成する請求項１乃至４の何れか一項に記載の絶縁ゲート型電界効果トランジスタ。
【請求項８】
半導体本体層にドリフト領域及びチャネル領域を形成するステップと、
前記半導体本体層上に酸化物層を形成するステップと、
前記酸化物層上に上部導電層を形成し、前記上部導電層がゲート電極及びフィールドプレートを規定するステップと、
前記半導体本体層においてソース及びドレインを形成するためにソース及びドレイン拡散部を拡散するステップと、
前記ソース領域及び前記フィールドプレート領域に接続されるソースコンタクト、前記ゲート領域に接続されるゲートコンタクト、並びに前記ドレイン領域に接続されるドレインコンタクトを規定するメタライゼイション層を堆積するステップと
を必ずしもこの順序に関係なく含むトランジスタ構造体を製造する方法。
【請求項９】
シリコンの局所酸化によって前記ドリフト領域上に前記酸化物層を形成するステップを更に含む請求項８に記載の方法。
【請求項１０】
前記半導体本体層がシリコンオンインシュレータ層である請求項８又は９に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタ構造体（ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ  ｓｔｒｕｃｔｕｒｅ）と当該構造体の製造方法とに関し、特にドリフト領域及び前記ドリフト領域上のフィールドプレートを有する電界絶縁ゲート型電界効果トランジスタ構造体（ｆｉｅｌｄ  ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ  ｓｔｒｕｃｔｕｒｅ）とその製造方法とに関する。
【０００２】
【従来の技術】
絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）構造体において、ソース・ドレイン間の半導体チャネル領域は前記チャネルから絶縁されているゲートによって制御される。ＩＧＦＥＴ構造体は概して金属酸化膜半導体（ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ））構造体として実現される。
【０００３】
二重拡散ＭＯＳ（ＤＭＯＳ（ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ＭＯＳ））構造体が使用されてもよい。当該構造体において、ドリフト領域として知られている長い横方向の経路がドレイン拡散部とソース拡散部との間に延在する。前記ドリフト領域は、前記ゲートによって制御されるチャネル領域において、ドレイン・ソース間に印加されるいかなる高電圧も約２０Ｖまで減衰させる。
【０００４】
トランジスタの電圧容量を最大限にするために、前記ドリフト領域は理想的には長くなり得るし、又は低くドーピングされ得る。都合の悪いことに当該特性は、トランジスタがオンのとき、前記ドリフト領域により、比較的高い抵抗がデバイス全体にもたらされ得るということを意味し得る。これに対処するために、前記デバイスがターンオフされるとき、前記ＭＯＳＦＥＴチャネルとソースとの間、及び前記チャネルと前記基板との間の逆バイアス接合部は電荷キャリアのドリフト領域全体を空乏化するように当該領域の厚さを選択すると共に、前記ドリフト領域を適切なドーピングプロファイルでドーピングすることが知られている。これにより、スイッチングオフされる際に高電圧が前記トランジスタの両端に印加されるとき、前記ドリフト領域において均一な電界が生成される。早期のアバランシュ降伏を開始させる、電界のピークがないため、前記降伏電圧は最大限化される。完全に空乏化されたドリフト領域（ｆｕｌｌｙ  ｄｅｐｌｅｔｅｄ  ｄｒｉｆｔ  ｒｅｇｉｏｎ）は、ＲＥＳＵＲＦ（ｒｅｄｕｃｅｄ  ｓｕｒｆａｃｅ  ｆｉｅｌｄ）（低表面電界）状態にあると称される。ＲＥＳＵＲＦ構造において、前記デバイスがターンオフされるとき、前記ドリフト領域の全厚さは空乏化される。
【０００５】
当該技術を使用するラテラルＭＯＳデバイスは、フィリップスエレクトロニクスノースアメリカ社（Ｐｈｉｌｉｐｓ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｎｏｒｔｈ  Ａｍｅｒｉｃａ  Ｃｏｒｐ．）が有する米国特許第５４１２２４１号に記載されている。前記デバイスは図１に記載されている。
【０００６】
前記デバイスは、半導体基板１０５上の埋め込み酸化物層１０３上に形成される一つのシリコン層１０１を有するシリコンオンインシュレータ（ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ））デバイスである。ソース１０７及びドレイン１０９は前記シリコンに形成されると共にソース１０８及びドレイン１１０のコンタクトに各々接続される。
【０００７】
ゲート層１１１は、チャネルを形成するシリコン層１０１の一部の上に設けられる。当該ゲート層はゲート酸化物１１２によって前記チャネルから分離されている。前記ゲート層はゲートコンタクト１１３に接続されている。よく知られているように、前記ゲートはソース１０７とドレイン１０９との間の導電率（ｃｏｎｄｕｃｔｉｏｎ）を制御する。
【０００８】
前記チャネルと前記ドレインとの間において、ドリフト領域１１９はシリコン層１０１に設けられる。これにより、高電圧（例えば１００Ｖ又はそれより高い電圧）がソース・ドレイン間に印加されることが可能となる。ソース・ドレイン間に印加される高電圧は前記ドリフト領域において少なくとも部分的に降下させられてもよく、その結果前記チャネル内の電圧降下は低減されている。
【０００９】
フィールドプレート１１５はＬＯＣＯＳ酸化物層１１４上にゲート層１１１と一体で形成され、シリコン層１０１におけるドリフト領域１１９上に横方向に延在する。前記デバイスがターンオフされると、前記フィールドプレートは前記ドリフト領域を空乏化して、その結果ＲＥＳＵＲＦ効果がもたらされる。
【００１０】
ドリフト領域１１９は、例えばウエハ表面上の他の帯電した汚染物質（ｃｈａｒｇｅｄ  ｃｏｎｔａｍｉｎａｎｔ）又は水分によってもたらされ得る、衝突電界（ｉｍｐｉｎｇｉｎｇ  ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）の影響からフィールドプレート１１５によって保護されている。電界はフィールドプレート１１５上で消滅するであろう。
【００１１】
更に、前記フィールドプレートは前記ゲートに接続されているため、ドリフト領域１１９はトップとボトムとの両方から空乏化されていてもよい。このことは、前記ドリフト領域がより容易に空乏化され得るため前記デバイスは前記ドリフト領域においてむしろ可能なレベルよりも高いドーピングレベルで設計され得ることを意味している。このことは、米国特許第５４１２２４１号のデバイスが低いオン抵抗（ｏｎ−ｒｅｓｉｓｔａｎｃｅ）で構成され得ることを意味している。
【００１２】
当該シリコンオンインシュレータデバイス構造体は、その構造により、ゲート・ドレイン間容量（Ｃｇｄ）の低い値と、前記デバイスをスイッチングするためにゲート及びドレインを介して供給されることが必要とされる電荷（Ｑｇｄ）とを示す。Ｃｇｄ及びＱｇｄの当該低い値により、ゲート電圧変化に対する高速応答がもたらされる。
【００１３】
【発明が解決しようとする課題】
しかしながらスイッチング速度を更に改善することは依然として有利となるであろう。
【００１４】
上記例はシリコンオンインシュレータデバイスに関する。しかしながらＩＧＦＥＴデバイスの他の形態にも類似の検討がなされる。スイッチング速度を改善する必要性は依然として残されている。特に、好ましくは低いオン抵抗を備え、改善されたスイッチング速度とソース・ドレイン間の高い電圧に対処する性能とを兼ね備えるデバイスが必要とされる。
【００１５】
【課題を解決するための手段】
本発明によれば、半導体層において横方向に間隔をおいて配置されるソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層における、前記ドレイン領域に隣接するドリフト領域と、前記ソース領域と前記ドリフト領域との間の前記半導体層において設けられるチャネルと、前記チャネル上に設けられる絶縁ゲート電極と、容量酸化物層によって前記ドリフト領域から分離される、前記ドリフト領域上に設けられるフィールドプレートと、前記ソース領域及び前記フィールドプレートを電気的に接続する、前記ソース領域と前記フィールドプレートとの間の電気的相互接続部とを有する絶縁ゲート型電界効果トランジスタ構造体がもたらされる。
【００１６】
更に前記ソース接続フィールドプレートは、ゲート・ドレイン間のファラデースクリーン（Ｆａｒａｄａｙ  ｓｃｒｅｅｎ）としての役割を果たすので、Ｃｇｄと、それ故にゲート及びドレインを介して印加されることが必要とされる電荷とは低減される。その結果前記スイッチング期間が短縮される。
【００１７】
対照的に、従来技術のゲート接続フィールドプレート（ｇａｔｅ−ｃｏｎｎｅｃｔｅｄ  ｆｉｅｌｄ  ｐｌａｔｅ）は、前記ドリフト領域を保護すると共に前記ドリフト領域が前記ゲート、従って前記フィールドプレートにかかる好適な電圧によって空乏化されることを可能にする、異なる機能を有している。当該従来技術の構成により、通常Ｃｇｄは増大させられ、従ってスイッチング期間は増大させられるであろう。対照的に、ソース接続フィールドプレートはスイッチング期間を短縮させる。
【００１８】
一見すると、ゲート・ソース間容量Ｃｇｄの増大は、低減されたＣｇｄのいかなる利点も打ち消してしまう態様となり得る。しかしながら通常このようにはならない。従来の回路構成において、ミラー効果（Ｍｉｌｌｅｒ  ｅｆｆｅｃｔ）が効き始める。全入力容量Ｃｉｎｐｕｔは、Ｃｇｓとミラー容量（ＣＭ＝（１＋ｇＭＲＬ）Ｃｇｄ）との和によってもたらされる。ここでＲＬは負荷抵抗であり、ｇＭはトランスコンダクタンスである。このことは、前記スイッチング速度がＣｇｄによって律速され得るので本発明によるデバイスは概して改善されたスイッチング速度を備えていることを意味している。
【００１９】
前記トランジスタ構造体は、好ましくは第一の導電形のドレイン及びソースを備えるように形成される。前記ドリフト領域は同じ導電形であってもよいが低くドーピングされ、前記チャネルは逆の導電形の本体領域において形成されてもよい。前記第一の導電形はｎ形であってもよい。
【００２０】
前記フィールドプレートは、多結晶シリコン、ポリサイド（ｐｏｌｙｃｉｄｅ）、又はシリサイド（ｓｉｌｉｃｉｄｅ）のような何れかの都合のよい導電性物質から構成されてもよい。前記フィールドプレートはｎ＋形又はｐ＋形でドーピングされてもよい。前記フィールドプレートは、都合のよいことに前記ゲート電極と同じ層から構成されてもよい。
【００２１】
前記ドリフト領域は直線的に緩やかな勾配で変化されてもよい。すなわち前記ドリフト領域は、直線的に変化しドレインから離れる向きに減少するドーパント濃度を有していてもよい。これにより、一定の濃度のドリフト領域と比べて改善された降伏特性がもたらされ得る。
【００２２】
前記ドーピング濃度は好ましくは、前記トランジスタがターンオフされるとき前記空乏領域が前記ドリフト領域を介して広がるようにもたらされる。すなわち前記トランジスタは低表面電界（ＲＥＳＵＲＦ）トランジスタである。前記空乏領域は前記本体及びドレインに延在していてもよい。
【００２３】
実施例において、本発明によるデバイスは、ソース及びドレイン拡散部を有する基板と、当該基板に埋め込まれる、第一の導電形の、勾配の緩やかな（徐々に変化される）ドリフト領域（ｇｒａｄｅｄ  ｄｒｉｆｔ  ｒｅｇｉｏｎ）とから形成されてもよい。当該デバイスにおいて、前記特性を最適化する目的で前記基板が前記ソース電圧にバイアスされてもよいようにするために、前記基板上にバックサイドコンタクト（ｂａｃｋｓｉｄｅ  ｃｏｎｔａｃｔ）が形成されてもよい。
【００２４】
代わりに、本発明の実施例が、基板と、前記基板上の埋め込み酸化物層と、前記埋め込み酸化物層上に堆積されるシリコン層とを備えるＳＯＩ構造体で実現されてもよい。ソース、ドレイン、チャネル、及びドリフト領域が、前記堆積されたシリコン層における注入部（ｉｍｐｌａｎｔａｔｉｏｎ）から形成されてもよい。当該ＳＯＩ構造体は、本来的により低い容量という利点をもたらす。
【００２５】
本発明は、半導体本体層にドリフト領域及びチャネル領域を形成するステップと、前記半導体本体層上に酸化物層を形成するステップと、前記酸化物層上に上部導電層を形成し、前記上部導電層がゲート電極及びフィールドプレートを規定するステップと、前記半導体本体層においてソース及びドレインを形成するためにソース及びドレイン拡散部を拡散するステップと、前記ソース領域及び前記フィールドプレート領域に接続されるソースコンタクト、前記ゲート領域に接続されるゲートコンタクト、並びに前記ドレイン領域に接続されるドレインコンタクトを規定するメタライゼイション層を堆積するステップとを何れかの順序で含むトランジスタ構造体を製造する方法にも関する。
【００２６】
本発明の実施例はこの場合添付図面を参照して純粋に例によって記載されるであろう。
【００２７】
全ての図は概略的であり、寸法が異なることは注意されるべきである。同じ参照番号は概して異なる実施例又は変形された実施例において対応する特徴又は類似の特徴を参照するために使用されている。
【００２８】
【発明の実施の形態】
図２を参照すると、本発明によるラテラル二重拡散ＭＯＳＦＥＴ（ｌａｔｅｒａｌ  ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）の実施例が半導体基板１上に製造されている。図２ａを参照すると、半導体基板１は、ソース領域３、チャネル領域７、ドリフト領域９、及びドレイン領域５を備えるようにドーピングされる。本体領域７はソース領域３に隣接しており、ドリフト領域９はチャネル領域７とドレイン領域５との間に構成されている。ＭＯＳＦＥＴの前記チャネルはソース領域３とドリフト領域９との間の本体領域７から形成される。
【００２９】
当該実施例において、ソース領域３、ドレイン領域５、ドリフト領域９、及びチャネル７は、前記基板におけるドーパントの拡散によって形成される。第一のｐ形拡散は、本体領域７を形成するための第一のマスクを使用して行われ、ｐ＋形拡散部６は、ｐ形拡散部７の一方の側に形成される。前記ｐ＋形拡散部はソースから本体への良好なオーミックコンタクトとしての役割を果たし、当該ｐ＋形拡散部の使用により前記構造体のロバスト性が向上され得る。それからｎ＋形拡散部は、ソース領域３及びドレイン領域５を形成するための第二のマスクを使用してもたらされ、チャネル７は、当該チャネル７に対してソース領域３の他方の側のｐ＋形拡散部６と共に、ソース領域３とドレイン領域５との間に構成される。前記拡散は当業者に知られている態様で施される。
【００３０】
当業者は評価するであろうが、ｎ形チャネルＦＥＴの代わりにｐ形チャネルＦＥＴを得るために、ｎ形拡散部にｐ形拡散部を使用すること及びその逆が記載されることを特徴とすることも可能である。
【００３１】
ドリフト領域９は、勾配の緩やかなｎ＋形拡散部から形成される。当該ｎ＋形拡散部において、前記濃度は、前記ドレインに隣接するより高い濃度から直線的に緩やかな勾配で変化させられる。ドリフト領域９は、１９９４年４月５日に発行された米国特許第５３００４４８号に記載のように形成される。記載のプロセスにおいて、燐イオン（ｐｈｏｓｐｈｏｒｏｕｓ  ｉｏｎ）は、直線的に変化するドーパント濃度でシリコンをドーピングするために異なるサイズの複数の開口部を有するマスクを介して注入される。それからドーピングレベルの均一な勾配（ｇｒａｄｉｅｎｔ）を得るためにアニーリングステップが施される。
【００３２】
勾配の緩やかなドリフト領域の形成の間に残りのシリコン層をマスキングするため、前記勾配の緩やかなドリフト領域を形成するための拡散が施される前に一時的なシリコン窒化物層１０が前記デバイス上に形成される。一時的なシリコン窒化物層１０はエッチング除去される。
【００３３】
ドリフト領域９における直線的に緩やかな勾配（ｌｉｎｅａｒ  ｇｒａｄｉｎｇ）により、前記構造体は降伏することなく、上記完成されたデバイスによって、一定のドーピングのドリフト領域を使用する場合よりも高い電圧が扱われ得る。しかしながら前記直線的に緩やかな勾配は不可欠な特性ではなく、本発明の変形例においてドリフト領域９が異なるドーピングプロファイル、例えば一定のドーピング濃度を有していてもよい。
【００３４】
実際勾配の緩やかなドリフト領域９がまず形成されて、前記チャネルと、前記ソース及びドレイン拡散部とに後続されてもよい。当該態様においては、前記ドリフト領域に注入される前記燐を拡散するアニーリングステップにより、他のドーパント注入部の過度の拡散がもたらされない。
【００３５】
図２ｂを参照すると、容量酸化物層１１及びゲート酸化物層１３が前記基板の表面上に形成されている。酸化物層１１及び１３が概して互いに同じ厚さであることは必要とされない。
【００３６】
多結晶シリコン層１４は容量酸化物層１１及びゲート酸化物層１３上に堆積され、それからチャネル７上のゲート電極１５及びドリフト領域９上のフィールドプレート１７を規定するようにパターニングされる。前記ゲート電極はゲート酸化物層１３によって前記チャネルから分離され、フィールドプレート１７は容量酸化物層１１によって前記ドリフト領域から分離される。
【００３７】
多結晶シリコン１４はそれからドーピングされ、導電性を示すようになる。示されている実施例において、前記ゲート電極はｎ＋形ドーピングされた多結晶シリコンであるが、代わりに前記ゲート電極が何れかの好適な導電物質から形成されてもよい。前記フィールドプレートはｎ＋形ドーピングされた多結晶シリコンであるため、前記フィールドプレートは前記ゲートドーピングステップでドーピングされ得る。代わりにｐ＋形ドーピングされた多結晶シリコンがフィールドプレート１７に対して使用されてもよい。しかしながらこのことは、フィールドプレート１７がそのときゲート電極１５のｎ＋形多結晶シリコンと同じステップでドーピングされ得ないため、更なるドーピングステップが必要となることを意味している。
【００３８】
容量酸化物層１１の厚さは、必要とされる低表面電界（ＲＥＳＵＲＦ）のレベルに依存して選択される。
【００３９】
図２ｃを参照すると、保護酸化物層１９が、ゲート電極１５、フィールドプレート１７、及び基板１の表面の一部をカバーするために形成されている。ビアホール（ｖｉａ  ｈｏｌｅ）２１は、保護酸化物層１９に形成されている。
【００４０】
図２ｄを参照すると、前記保護酸化物層１９上及びビアホール２１内にメタライゼイション層２３が堆積されている。前記メタライゼイション層は、ソース領域３及び高度にドーピングされた領域６にコンタクトしているソースコンタクト２５と、ドレイン領域５にコンタクトしているドレインコンタクト２７と、ビアホール２１を介してゲート電極１５にコンタクトしているゲートコンタクト２９とを設けるようにパターニングされる。メタライゼイション層２３は、図３に示されているように、ソースコンタクト２５から延在してフィールドプレート１７に接続されるコネクション３１を有しているので、フィールドプレート１７は低抵抗コネクションを介してソース３に接続される。
【００４１】
使用に際し、前記トランジスタは、半導体デバイスの分野においてよく知られている態様でゲート電極１５に印加される電圧によって制御される。示されている本実施例によるデバイスは、ソース３とドレイン５との間のかなり大きな電圧を扱い得る。前記電圧のほとんどは、チャネル領域７において降下させられるずっと低い電圧オーダをもたらすドリフト領域９を介して降下させられるためである。例示によって、ソース・ドレイン間の２００Ｖは、ソース３と、ドリフト領域９に隣接するチャネル７の他方の端部との間に２０Ｖしかもたらし得ない。
【００４２】
薄い容量性の酸化物層１１によってドリフト領域９から分離されているソース接続フィールドプレート１７は、ゲート電極１５とドレイン５との間に効果的な電気的シールドをもたらす。当該シールドにより、ゲート電極１５とドレイン５との間の容量Ｃｇｄが低減される。従って、ゲート電極１５とドレイン５との間に所与の電圧を発生させるためにもたらされることが必要な電荷Ｑｇｄも低減される。これにより、前記デバイスのスイッチング速度が大幅に高速化され、従って前記デバイスの周波数特性が向上させられる。
【００４３】
従来の回路構成において、ゲート電極１５における入力容量は、ゲート・ソース間容量Ｃｇｓとミラー容量ＣＭ＝（１＋ｇＭＲＬ）Ｃｇｄとの和となる。ここでＲＬは負荷抵抗であり、ｇＭはトランスコンダクタンスである。このことは、スイッチング速度がＣｇｄによって律速されるので、本発明によるデバイスが、フィールドプレート１７とゲート電極１５との間の容量によってもたらされるゲート・ソース間容量Ｃｇｓのいかなる増加にもかかわらず、改善されたスイッチング速度をもたらすことを意味している。
【００４４】
前記デバイスがスイッチオフされるとき、前記ソース接続フィールドプレート１７はドリフト領域９の空乏化をもたらしてもよい。ドリフト領域９の完全空乏化部は、前記デバイスが低表面電界（ＲＥＳＵＲＦ）を有しているので、ドリフト領域９のある部分において非常に高い電界がもたらされず、従ってアバランシュ降伏（ａｖａｌａｎｃｈｅ  ｂｒｅａｋｄｏｗｎ）がもたらされることなく、より高い電圧がソース３とドレイン５との間に印加されてもよいことを意味している。
【００４５】
本発明の更なる特徴は、前記デバイスのスイッチオフを補助するために基板１のバックサイド（裏面）（ｂａｃｋｓｉｄｅ）がソース電位でバイアスされてもよいことにある。ドリフト領域９は空乏化され、当該空乏領域はｎ＋形ドレインに延在するであろう。バックサイドコンタクト（図示略）は、基板１に対するコネクションをもたらすために基板１の背面に設けられてもよい。
【００４６】
開示されている構造体は、上記の高速スイッチング及び高い降伏電圧に加えて、低いオン抵抗（ｏｎ−ｓｔａｔｅ  ｒｅｓｉｓｔａｎｃｅ）をもたらしてもよい。
【００４７】
更に既存の構造体に比べてプロセスがほとんど複雑化されずに、記載の構造体は製造され得る。実際フィールドプレート１７がゲート電極１５と同じ物質から形成される実施例において更なるマスキングステップは必要とされない。フィールドプレート１７がゲート電極１５と異なる物質から形成される実施例に対してたった一つの更なるマスクステップが必要とされるのみである。
【００４８】
当業者は評価するであろうが、本発明の変形例においてｎ形ドーピングされたチャネル領域７とｐ形のソース３及びドレイン５とを設けることによってｐ形チャネルデバイスをもたらすことも可能である。
【００４９】
図４に示されている、本発明の第二の実施例において、シリコンオンインシュレータ構造体が使用されている。類似のコンポーネントは類似の参照番号で与えられている。
【００５０】
図４ａを参照すると、本発明によるデバイスの製造における第一のステップは、半導体基板４３上にシリコン本体層１と埋め込み酸化物層（ｂｕｒｉｅｄ  ｏｘｉｄｅ  ｌａｙｅｒ）４とを形成することである。これはシリコン基板４３上にシリコンウエハを接着させると共に前記ウエハを薄くしてシリコン層１を形成することによってなされる。シリコン基板４３及びシリコン層１の面上に面同士対向して位置される酸化物層は埋め込み酸化物層４１を形成する。
【００５１】
代わりに、前記埋め込み層構造体を形成するための他の技術が使用されてもよい。例えばシリコン層１により後続される酸化物層４１を基板上に堆積（ｄｅｐｏｓｉｔｅ）又は成長（ｇｒｏｗ）させることによって形成されてもよい。
【００５２】
次に薄いスクリーン酸化物層（ｔｈｉｎ  ｓｃｒｅｅｎ  ｏｘｉｄｅ  ｌａｙｅｒ）４５が目標の厚さ５５０Åまで成長させられる。それから初期注入（ｉｎｉｔｉａｌ  ｉｍｐｌａｎｔ）が行われ、これにより前記シリコン層の上部４９にバックグラウンド燐ドーピング（ｂａｃｋｇｒｏｕｎｄ  ｐｈｏｓｐｈｏｒｏｕｓ  ｄｏｐｉｎｇ）がもたらされる。前記ドーピングは１．４×１０１２ｃｍ−２のドーズ量まで行われ、前記注入は１６０ｋｅＶで行われる。
【００５３】
それから１４００Å厚のＬＰＣＶＤ窒化物層（ｎｉｔｒｉｄｅ  ｌａｙｅｒ）４７が、スクリーン酸化物層４５上に直接堆積される。当該窒化物層は二つの機能を有している。すなわち当該窒化物層は後続するＬＯＣＯＳ酸化物のためのマスクをもたらすと共に、後続するｎウェル（ｎ−ｗｅｌｌ）注入のための更なるスクリーンももたらす。
【００５４】
後続する堆積において、窒化物層４７はフォトリソグラフィ及びドライエッチングを使用してパターニングされる。前記ドライエッチングステップにおいて、下部のスクリーン酸化物層４５の、ある程度の浸食（ｅｒｏｓｉｏｎ）が発生する。その結果、図４ａに示されている構造体がもたらされる。それ故に前記スクリーン酸化物は７：１のＨＦでディップエッチ（ｄｉｐ  ｅｔｃｈ）によって除去され、新たなスクリーン酸化物層４５が以前と同じ厚さまで成長させられる。
【００５５】
勾配の緩やかなドリフト領域９がそれからシリコン層１に形成される（図４ｂ参照）。当該勾配の緩やかなドリフト領域９の形成は、１９９４年４月５日発行の米国特許第５３００４４８号に記載のように行われる。当該プロセスにおいて、マスク５１がパターニングされ、異なる大きさの複数の開口部（ｏｐｅｎｉｎｇ）５３がもたらされる。それからシリコンを横方向に変化するドーパント濃度でドーピングするように燐が注入される。勾配の緩やかなドリフト領域９においてほぼ均一な勾配のドーピングレベルを得るためにアニーリング（ａｎｎｅａｌｉｎｇ）ステップが施される。
【００５６】
勾配の緩やかなドリフト領域９を薄くすると共に、前記ドリフト領域上にＬＯＣＯＳ酸化物層１１を成長させるためにシリコン上の局所酸化（ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｎ  ｓｉｌｉｃｏｎ））プロセスが施される。まず酸プレ洗浄（ａｃｉｄ  ｐｒｅｃｌｅａｎ）が行われ、それからＬＯＣＯＳ層１１が成長させられる。これにより１μｍのシリコンが消費され、２．２μｍの酸化物が生成される。窒化物層４７はＬＯＣＯＳマスクとして機能する。
【００５７】
窒化物層４７はそれから、あらゆる表面の酸窒化物（ｏｘｙｎｉｔｒｉｄｅ）を除去するために、ドライエッチ（ｄｒｙ  ｅｔｃｈ）に後続されるウェットエッチ（ｗｅｔ  ｅｔｃｈ）によって除去される。そのときスクリーン酸化物層４５は３０秒（３０ｓ）のディップエッチによって除去され、その結果、図４ｃの構造体がもたらされる。
【００５８】
ＬＯＣＯＳ層１７の端部における“バーズビーク（ｂｉｒｄｓ  ｂｅａｋ）”効果のため、前記表面は、ゲート酸化に適しているこの段階ではもたらされない。従って前記表面層は、４５秒の７：１のＨＦのディップエッチによって後続される犠牲酸化（ｓａｃｒｉｆｉｃｉａｌ  ｏｘｉｄａｔｉｏｎ）によって除去される。
【００５９】
目標の厚さ８００Åの薄いゲート酸化物層１３はそれからｐ形本体７及び前記ドリフト領域の端部の上に成長させられる。多結晶シリコン層５５はそれからゲート酸化物層１３及びＬＯＣＯＳ層１１の上に１１２５０Åの厚さまで形成される（図４ｄ参照）。
【００６０】
多結晶シリコン層５５はそれからオキシ塩化リン（ＰＯＣｌ３）で飽和されている炉内でドーピングされる。これにより、前記多結晶シリコン層の抵抗は約１０Ω／□（Ω／ｓｑｕａｒｅ）まで低減される。
【００６１】
次に２μｍ厚のレジスト層５７が形成され、残りの構造体は保護される一方、前記ソース領域がレジストから明らかとなるようにパターニングされる（図４ｅ参照）。二段階のエッチングプロセスにより、前記ソース領域上の物質は除去される。まず前記ゲート酸化物のトップまでエッチングするために垂直方向のドライエッチが施される。当該ドライエッチは、２μｍのアンダカットを備えるマスクの端部の下からレジストを除去するオーバエッチ（ｏｖｅｒ  ｅｔｃｈ）によって後続される。
【００６２】
高ドーピング密度のｐ形本体領域５９をもたらすためにＡＤＰ注入（ＡＤＰ  ｉｍｐｌａｎｔ）がそれから施される（図４ｆ参照）。前記レジストがそれから除去され、低ドーピング密度の注入部６１がもたらされる。前記低ドーピング密度注入により、前記ゲート多結晶シリコンの端部に対して自己整合（ｓｅｌｆ  ａｌｉｇｎ）される低ドーピングｐ形本体注入部（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｐ  ｂｏｄｙ  ｉｍｐｌａｎｔ）が形成される。次にゲート酸化物層１３が前記ソース領域から除去される。
【００６３】
ｐ形本体アニールは、チャネル７を形成するために、前記ドーパント原子を前記低ドーピングｐ形本体から多結晶シリコンゲートの下部に拡散させる。当該ステップにおいて、スクリーン酸化物層４５も前記ソース領域上に成長させられる。
【００６４】
フォトリソグラフィ規定マスクを使用するドライエッチプロセスにより、不要な多結晶シリコン層５５が除去され、その結果ゲート電極１５から分離されるフィールドプレート１７が規定される。また多結晶シリコンが前記ドレイン領域から除去される。しかしながら、前記ソース領域は既にパターニングされているため、当該ステップの間に前記マスクは前記ソース領域をカバーする。スクリーン酸化物層４５はそれから前記露出されたドレイン領域上に成長させられる。
【００６５】
図４ｈを参照すると、更なるｎ＋形拡散がそれから施され、ソース３及びドレイン５の領域が規定される。
【００６６】
知られているように、それから前記表面上に更なる酸化物層１９がテトラエチルオルソシリケート（ＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌｏｒｔｈｏ−ｓｉｌｉｃａｔｅ））（テトラエトキシシラン（ｔｅｔｒａ−ｅｔｈｏｘｙ  ｓｉｌａｎｅ）としても知られている）から形成される。複数のコンタクトビア（ｃｏｎｔａｃｔ  ｖｉａ）２１がＴＥＯＳ酸化物層３３内に形成される。ソース２５、ゲート２９、及びドレイン２７のコネクションを形成するために、メタライゼイション層（ｍａｔａｌｌｉｓａｔｉｏｎ  ｌａｙｅｒ）６３が前記ＴＥＯＳ層上に堆積される。ソースコネクション２５は、フィールドプレートコンタクト２１を介してフィールドプレート２５とソース拡散部９との両方に接続されるように延在する。
【００６７】
前記基板に電気的コネクションがなされるように前記基板の背面にバックサイドコンタクト６５が設けられる。
【００６８】
図２ｃ及び４ｈの構成でプロセスが中断されることはなく、必要ならば更なるステップが施されてもよいことを当業者は評価するであろう。例えば前記構造体はパッシベーションにより保護されてもよいし、前記デバイスをもたらすウエハは個々のダイ（ｄｉｅ）を形成するためにスクライブされてもよいし、必要ならば他のステップが施されてもよい。
【００６９】
前記構造体は、ＬＯＣＯＳ酸化物及びゲート酸化物上に一つの多結晶シリコン層しか必要としていない。これにより製造が容易化される。
【００７０】
当該ＳＯＩ構造体は、低いＣｇｄ、従ってＱｇｄ、及び高速なスイッチング期間を本来的に有しており、当該特性はソース接続フィールドプレート１７により第一の実施例と同様の態様で改善される。
【００７１】
前記デバイスはＲＥＳＵＲＦ構造体でもある。前記ソース電圧はフィールドプレート１７だけでなくバックサイドコンタクト６５に印加されてもよいので、前記デバイスがスイッチオフされるとドリフト領域９は完全に空乏化される。これにより、ここでも降伏がもたらされることなく高電圧はソース・ドレイン間に印加され得る。前記ドリフト領域をより高いドーピング密度でドーピングすることが可能になると共に、片側のみからではなく両側から前記ドリフト領域を空乏化することによって、前記デバイスがターンオフされるとき依然として前記ドリフト領域を完全に空乏化していることが可能になってもよい。これにより今度は前記デバイスのオン抵抗が低減され得る。
【００７２】
前記ソース近くのｐ＋形領域５９は、前記構造体の耐久性を改善し得る。更に当該領域は本体６１に対するオーミックコンタクトとしての役割を果たす。
【００７３】
本発明の変形例において、前記フィールドプレート及びゲート電極は、ドーピングされた多結晶シリコンから形成されないが、他の導電物質、例えばアルミニウム、シリサイド（ｓｉｌｉｃｉｄｅ）、又はポリサイド（ｐｏｌｙｃｉｄｅ）のような組み合わせ層から形成される。当業者は更なる代替品に想到するであろう。
【００７４】
前記ゲート絶縁部及びフィールドプレート絶縁部は酸化物から構成される必要はなく、窒化物のような他の好適な物質から構成されていてもよい。
【００７５】
使用されている半導体はシリコンに限定されるものではなく、ガリウム砒素（Ｇａｌｌｉｕｍ  Ａｒｓｅｎｉｄｅ）、又は他の何れかの好適な半導体であってもよい。
【図面の簡単な説明】
【図１】ゲート接続フィールド電極を備える、従来技術のＭＯＳＦＥＴを示している。
【図２ａ】本発明の第一の実施例のデバイスの側面図を示している。
【図２ｂ】本発明の第一の実施例のデバイスの側面図を示している。
【図２ｃ】本発明の第一の実施例のデバイスの側面図を示している。
【図２ｄ】本発明の第一の実施例のデバイスの側面図を示している。
【図３】図２に示されているデバイスのトップビューを示している。
【図４ａ】本発明の第二の実施例によるデバイスの側面図を示している。
【図４ｂ】本発明の第二の実施例によるデバイスの側面図を示している。
【図４ｃ】本発明の第二の実施例によるデバイスの側面図を示している。
【図４ｄ】本発明の第二の実施例によるデバイスの側面図を示している。
【図４ｅ】本発明の第二の実施例によるデバイスの側面図を示している。
【図４ｆ】本発明の第二の実施例によるデバイスの側面図を示している。
【図４ｇ】本発明の第二の実施例によるデバイスの側面図を示している。
【図４ｈ】本発明の第二の実施例によるデバイスの側面図を示している。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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