(57)【要約】本発明は、アクティブマトリクス液晶ディスプレイやその他の大形電子デバイス用の、ガラスや絶縁ポリマ基板等の基板上に薄膜トランジスタ（ＴＦＴ）を具えた電子デバイスノード製造に関する。本発明のＴＦＴ製造方法では、半導体薄膜（２）の上にマスク層（８）を堆積し、マスク層（８）を部分的に除去してマスク層（８）に所定のサイズ及び分布の複数の通孔を形成する。マスク層（８）の有孔部分（２６，２８）を用いて、ドーパント注入工程中、半導体薄膜（２）を部分的にマスクして、ソース及びドレイン領域（１６，１８）の形成と同時に電界軽減領域（２０，２１）を形成する。
2004528710.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタを含む電子デバイスを製造する方法であって、
（ａ）絶縁基板の上に半導体薄膜を形成する工程と、
（ｂ）前記半導体薄膜の上に第１マスク層を堆積し、該マスク層を部分的に除去してその上面から下面までほぼ垂直に延在する複数の通孔を形成する工程と、
（ｃ）前記第１マスク層を第１パターンにパターン化する工程と、
（ｄ）第２マスク層を前記第１マスク層の上に堆積する工程と、
（ｅ）前記第２マスク層をパターン化して前記第１パターンの区域内に位置する第２パターンを形成する工程と、
（ｆ）少なくとも前記第１マスク層を注入マスクとして用いて前記半導体薄膜を注入し、前記第１マスクの少なくともいくつかの通孔を有する部分が前記注入をマスクして、前記半導体薄膜内に、ソース及びドレイン領域と、ソース及びドレイン領域間のアンドープチャネル領域と、導通チャネル領域とドレイン領域との間の、ドレイン領域より低いドーピング濃度を有する電界軽減領域を形成する工程と、
を具えることを特徴とする電子デバイスの製造方法。
【請求項２】
工程（ｂ）は、前記半導体薄膜の上に複数の互いに離間した突部のアレイを設ける工程と、該アレイの上に第１マスク層を堆積し、これらの突部をそれらの上に位置する第１マスク層材料の部分と一緒に除去する工程とを具えることを特徴とする請求項１記載の方法。
【請求項３】
工程（ｂ）は、前記半導体薄膜の上に第１マスク層を堆積する工程と、該第１マスク層の上にエッチャントマスクを形成する工程と、前記第１マスク層の材料に複数の通孔をエッチングする工程とを具えることを特徴とする請求項１記載の方法。
【請求項４】
工程（ｃ）は、前記第１マスク層に通孔をエッチングする工程の前に実行することを特徴とする請求項３記載の方法。
【請求項５】
前記第１マウス層に通孔をエッチングする工程は工程（ｅ）の後に実行して、前記第１マスク層の露出区域に通孔を形成することを特徴とする請求項３又は４記載の方法。
【請求項６】
工程（ｄ）を工程（ｃ）の前に実行し、当該方法は、工程（ｄ）の後で且つ工程（ｃ）の前に第２マスク層をパターン化して、工程（ｃ）において第１マスク層を第１パターンにパターン化するためのマスクを形成する追加の工程（ｈ）を含むことを特徴とする請求項１〜５の何れかに記載の方法。
【請求項７】
工程（ｈ）は第２マスク層に第２のパターンを形成し、次いで第２マスク層に隣接して側壁スペーサを形成して第１パターンを限定することを特徴とする請求項６記載の方法。
【請求項８】
工程（ｅ）は、第２マスク層を覆う第３マスク層に第２パターンを形成し、第２マスク層の露出部分を酸化し、次に第２マスク層の酸化部分を除去して、第２マスク層に第２パターンを形成することを特徴とする請求項１〜７の何れかに記載の方法。
【請求項９】
第１マスク層はゲート絶縁層を構成し、第２マスク層はゲート電極層を構成することを特徴とする請求項１〜８の何れかに記載の方法。
【請求項１０】
第１マスク層はゲート電極層を構成し、当該方法は工程（ａ）の後で且つ工程（ｂ）の前にゲート絶縁層を堆積する工程を含むことを特徴とする請求項１〜８の何れかに記載の方法。
【請求項１１】
請求項１〜１０の何れかに記載の方法で製造された薄膜トランジスタを含む電子デバイス。
【請求項１２】
薄膜トランジスタを含む電子デバイスであって、前記薄膜トランジスタは、絶縁基板を覆うパターン化された半導体薄膜と、該半導体薄膜を覆うゲート絶縁層と、該ゲート絶縁層を覆うゲート電極層とを具え、前記半導体薄膜がソース及びドレイン領域と、ソース及びドレイン領域間のアンドープ導通チャネル領域と、導通チャネル領域とドレイン領域との間の、ドレイン領域より低ドーピング濃度の電界軽減領域とを具え、前記ゲート電極の一部分が前記電界軽減領域とオーバラップするとともに、その上面から下面までほぼ垂直に延在する複数の通孔を有し、且つ前記ゲート電極が前記導通チャネル領域とセルアライン構造であることを特徴とする電子デバイス。
【請求項１３】
薄膜トランジスタを含む電子デバイスであって、前記薄膜トランジスタは、絶縁基板を覆うパターン化された半導体薄膜と、該半導体薄膜を覆うゲート絶縁層と、該ゲート絶縁層を覆うゲート電極層とを具え、前記半導体薄膜がソース及びドレイン領域と、ソース及びドレイン領域間のアンドープ導通チャネル領域と、導通チャネル領域とドレイン領域との間の、ドレイン領域より低ドーピング濃度の電界軽減領域とを具え、前記ゲート絶縁層の一部分が前記電界軽減領域とオーバラップするとともに、その上面から下面までほぼ垂直に延在する複数の通孔を有し、且つ前記ゲート電極が前記導通チャネル領域とセルアライン構造であることを特徴とする電子デバイス。
【請求項１４】
前記電界軽減領域の長さは１μｍ以下であることを特徴とする請求項１１〜１３の何れかに記載の電子デバイス。
【請求項１５】
前記第１マスク層の通孔はその下層の約１〜１０％を露出させることを特徴とする請求項１１〜１４の何れかに記載の電子デバイス。
【請求項１６】
平均孔直径は１００ｎｍ以下であることを特徴とする請求項１１〜１５の何れかに記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ガラスや絶縁ポリマ基板等の基板上に薄膜トランジスタ（以後ＴＦＴという）を具えた電子デバイスに関する。この電子デバイスは、例えばアクティブマトリクス液晶ディスプレイやその他のフラットパネルディスプレイ、あるいはマトリクスや駆動回路内のＴＦＴを具える任意の他のタイプの大面積電子デバイス、例えば薄膜データストアやイメージセンサとすることができる。本発明はこのような電子デバイスを製造する方法にも関するものである。
【０００２】
長年の間、大面積エレクトロニクスアプリケーション用の、ガラスや他の安価な絶縁基板上にＴＦＴを具えた薄膜回路を開発することに多大の関心がはらわれていた。非晶質又は多結晶質半導体薄膜を用いて製造されるこのようなＴＦＴは、例えば本出願人に係る米国特許ＵＳ−Ａ−５，１３０，８２９に記載されているように、フラットパネルディスプレイ内のセルマトリクスのスイッチング素子とすることができる。最近の開発の関心は、（多くの場合多結晶シリコンを用いる）ＴＦＴからなる回路を例えばこのようなセルマトリクスのための集積駆動回路として製造及び集積することにある。例えば、本出願人に係る公開欧州特許出願ＥＰ−Ａ−０６２９００３は、１つの基板上に、薄膜スイッチングトランジスタのスイッチングマトリクスと、該マトリクスの外部に設けられ且つマトリクスのスイッチングＴＦＴに結合された薄膜回路トランジスタを具える周辺駆動回路とを具えた電子デバイスを開示している。ＵＳ−Ａ−５，１３０，８２９及びＥＰ−Ａ−０６２９００３の全内容が参考資料としてここに含まれているものとする。
【０００３】
しかしながら、あいにく、このようなＴＦＴ、特に低温プロセスを用いて形成された多結晶シリコンを用いて製造されたＴＦＴのトランジスタ特性には不所望な電界誘導効果を生ずる。例えばオン電流損失、多結晶シリコン内におけるバイアス誘導状態の生成、及びホットキャリア誘導状態の生成及びキャリアトラップ等のいくつかの不安定メカニズムが生ずる。発生する他の効果はリーク電流のドレイン電界増大である。トランジスタ特性の劣化（例えば、オフ状態リーク電流、しきい値電圧及びオン状態電流）はこれらの回路におけるこのようなＴＦＴの使用を厳しく制限する。
【０００４】
ＴＦＴのこのような効果を低減する１つの方法は、ドレイン領域より低いドーピング濃度を有する電界軽減領域(field-relief region)を用いるものである。ＴＦＴはソース及びドレイン領域間の結晶質半導体薄膜内における導通チャネルを制御するために該半導体薄膜に隣接する絶縁ゲートを具えている。電界軽減領域はＴＦＴの導通チャネルとドレイン領域との間に位置する。この領域はゲートの側部に位置させることができ、またゲートと完全に又は部分的にオーバラップさせることができる。
【０００５】
慣例の電界軽減構造の問題は、追加の低ドーズ注入工程を必要とする点にある。ソース及びドレインの形成に高ドーズ注入が必要とされるのに加えて、電界軽減領域の形成のために低ドーズ注入が必要とされる。電界軽減領域の導入はＴＦＴ性能を大きく改善するが、追加の注入工程がＴＦＴの製造プロセスを複雑にする。ＴＦＴの製造プロセスを簡単にして製造コストを低減するとともにスループット及び歩留まりを向上させるためには、ソース、ドレイン及び電界軽減領域を単一の注入工程で製造するのが望ましい。この問題は日本国特許第９１４８２６６号において解決努力がされており、これには、ゲート電極のエッジを酸化して多孔質膜を形成するＴＦＴ製造方法が開示されている。多孔質膜をマスクとして用いて活性層内に注入される不純物イオンの量を減少させることにより、ソース及びドレインに隣接する電界軽減領域を形成する。
【０００６】
本発明の目的は、電界軽減領域を単一の注入工程で形成する改良方法を提供することにある。
【０００７】
本発明による薄膜トランジスタを含む電子デバイスの製造方法は、
（ａ）絶縁基板の上に半導体薄膜を形成する工程と、
（ｂ）前記半導体薄膜の上に第１マスク層を堆積し、該マスク層を部分的に除去してその上面から下面までほぼ垂直に延在する複数の通孔を形成する工程と、
（ｃ）前記第１のマスク層を第１パターンにパターン化する工程と、
（ｄ）第２マスク層を前記第１マスク層の上に堆積する工程と、
（ｅ）前記第２マスク層をパターン化して前記第１パターンの区域内に位置する第２パターンを形成する工程と、
（ｆ）少なくとも前記第１マスク層を注入マスクとして用いて前記半導体薄膜を注入し、前記第１マスクの少なくともいくつかの通孔を有する部分で前記注入をマスクして、前記半導体薄膜内に、ソース及びドレイン領域と、ソース及びドレイン領域間のアンドープチャネル領域と、導通チャネル領域とドレイン領域との間の、ドレイン領域より低いドーピング濃度を有する電界軽減領域を形成する工程と、
を具えることを特徴とする。
【０００８】
この方法によれば、電界軽減領域を限定するマスク層又はテンプレートを用いて注入ドーズをテンプレートが存在しないソース及びドレイン領域に対して制御された方法で低減することにより、ソース領域、ドレイン領域及び電界軽減領域の合同注入を達成することができる。
【０００９】
第１のマスク層はその下層まで達する多数の垂直の通孔を有し、これらの通孔を経てドーパントが注入される。テンプレート面積の孔が占める割合がテンプレートにより形成される領域の実効ドーパント濃度を決定する。孔の数を増大するとともに孔のサイズを減少させることにより電界軽減領域の準均一ドーピングプロファイルを生成することができ、更にそのドーピング均一性を、レーザを用いる次の合同ドーパント活性化及び拡散プロセスにおいてドーパントを溶融シリコン内に横方向に拡散させることにより向上させることができる。適切な孔の密度及びサイズを選択することにより、ドーピングドーズ及び分布を制御可能な方法で容易に決定することができる。これを実施する技術について以下に検討する。
【００１０】
前記日本国特許第９１４８２６６号明細書に開示された方法では、酸化層の厚さを変化させることによって電界軽減領域のドーパント濃度をソース及びドレイン領域のドーパント濃度に対して調整することができるのみである。
【００１１】
テンプレートの通孔は、それらの数及びサイズに依存して、例えばリソグラフィ又は“ナノテクノロジー”、即ちマイクロメートルより小さいナノメートルのオーダの寸法を有する微細構造を形成する技術を用いて作成することができる。
【００１２】
工程（ｂ）、即ち半導体薄膜の上に複数の通孔を有する第１マスク層を形成する工程においては、半導体薄膜の上に互いに離間した突部のアレイを形成し、その上に第１のマスク層を堆積し、これらの突部をそれらの上に位置する第１マスク層材料の部分と一緒に除去することができる。或は又、工程（ｂ）においては、第１マスク層を半導体薄膜の上に堆積し、第１マスク層の上にエッチャントマスクを形成し、第１マスク層の材料に複数の通孔をエッチングすることもできる。
【００１３】
第１マスク層に第１パターンをパターン化する工程（ｃ）は、第１マスク層に通孔をエッチングする工程の前に実行することができる。
本発明方法の好適実施例では、第１マスク層に通孔を形成する工程を工程（ｅ）の後に実行して、第１マスク層の露出区域に通孔を形成する。
【００１４】
第１及び第２マスク層のパターン化はいくつかの方法で達成することができる。好適方法では、工程（ｄ）を工程（ｃ）の前に実行し、追加の工程（ｈ）を工程（ｄ）の後で且つ工程（ｃ）の前に実行して、第２マスク層をパターン化し、工程（ｃ）において第１マスク層を第１パターンにパターン化するためのマスクを形成する。特に、工程（ｈ）は第２マスク層に第２パターンを形成し、次いで第２マスク層に隣接する側壁スペーサを形成して第１パターンを形成する。
【００１５】
第２マスク層をパターン化する工程（ｅ）は、第２マスク層を覆う第３マスク層に第２パターンを形成し、第２マスク層の露出部分を酸化し、次に第２マスク層の酸化部分を除去して、第２マスク層に第２パターンを形成する。
【００１６】
この酸化技術又はスペーサの使用により、比較的狭い電界軽減領域の形成が可能となり、関連する寄生容量及び直列抵抗が減少する。
【００１７】
第１マスク層はゲート電極層とするのが好ましく、この方法は工程（ａ）の後で且つ工程（ｂ）の前にゲート絶縁層を堆積する工程を含む。この方法は、完全セルアライン・ゲートオーバラップ・高ドープドレイン（ＦＳＡ  ＧＯＬＤＤ）デバイス構造の形成を可能とする。
【００１８】
或は又、第１マスク層をゲート絶縁層とし、第２マスク層をゲート電極層とすることができる。
【００１９】
本発明の他の特徴は薄膜トランジスタを含む電子デバイスを提供することにあり、本発明の電子デバイスにおいては、薄膜トランジスタが、絶縁基板を覆うパターン化された半導体薄膜と、該半導体薄膜を覆うゲート絶縁層と、該ゲート絶縁層を覆うゲート電極層とを具え、前記半導体薄膜がソース及びドレイン領域と、ソース及びドレイン領域間のアンドープ導通チャネル領域と、導通チャネル領域とドレイン領域との間の、ドレイン領域より低ドーピング濃度の電界軽減領域とを具え、前記ゲート電極の一部分が電界軽減領域とオーバラップするとともにその上面から下面までほぼ垂直に延在する複数の通孔を有し、前記ゲート電極が前記導通チャネル領域とセルアライン構造であることを特徴とする。
【００２０】
本発明の更に他の特徴は薄膜トランジスタを含む電子デバイスを提供することにあり、本発明の電子デバイスにおいては、薄膜トランジスタが、絶縁基板を覆うパターン化された半導体薄膜と、該半導体薄膜を覆うゲート絶縁層と、該ゲート絶縁層を覆うゲート電極層とを具え、前記半導体薄膜がソース及びドレイン領域と、ソース及びドレイン領域間のアンドープ導通チャネル領域と、導通チャネル領域とドレイン領域との間の、ドレイン領域より低ドーピング濃度の電界軽減領域とを具え、前記ゲート絶縁層の一部分が電界軽減領域とオーバラップするとともにその上面から下面までほぼ垂直に延在する複数の通孔を有し、前記ゲート電極が前記導通チャネル領域とセルアライン構造であることを特徴とする。
【００２１】
電界軽減領域の長さは１μｍ以下とするのが好ましい。例えば、スペーサ技術、パターンマスク層の酸化又はパターン化したマスク層のオーバエッチングの使用により比較的狭い電界軽減領域の形成が可能となり、この領域の長さを１μｍよりかなり小さくすることができる。
【００２２】
第１マスク層の通孔は、ＴＦＴの安定性を最適にするために、その下層の約１〜１０％を露出させるものとすることができる。平均孔径は１００ｎｍ以下にするのが好ましい。
【００２３】
ＴＦＴの製造に使用する層形成方法及び注入方法は当業者に明らかな基地の技術及びプロセス工程を採用することができる。ソース及びドレイン領域及び電界軽減領域は半導体薄膜内に存在する一導電型のドープ領域及び/又は前記半導体薄膜に隣接する１以上の追加の半導体薄膜のドープ領域とすることができる。寄生効果の低減のためにゲートアラインプロセスを使用することもできる。例えば、回路ＴＦＴの少なくともいくつかをゲートとほぼ完全にオーバラップする電界軽減領域を有するものとし、これらのＴＦＴのゲート及び/又は他の回路ＴＦＴのゲートをドレイン領域のエッジとほぼ整合したエッジを有するもとすることもできる。
【００２４】
一例として本発明のいくつかの実施例を図面を参照して以下に説明する。
図面は概略図であって、正しい寸法比で描いてない点に注意されたい。これらの図の各部の相対寸法及び寸法比は図面を明瞭とするため及び図示の都合上適宜拡大、縮小してある。
【００２５】
図１は、電界軽減領域を有するセルフアライン（ＳＡ）ＴＦＴ構造の製造に好適なプロセスを示す。本例では電界軽減領域を注入するためのマスク層をゲートの形成前に形成する。
【００２６】
図１Ａに示す構造は次のように形成することができる。最初に、半導体薄膜２を基板４の上に堆積する。例えば、アモルファスシリコンを堆積し、次いで代表的にはレーザのようなエネルギービームの照射により結晶化させることができる。この層は約４０ｎｍの厚さを有するものとすることができる。次に、（例えば二酸化シリコンの）ゲート絶縁層６を堆積し、次いで第１マスク層を構成する絶縁層８を堆積する。このマスク層は複数の通孔を有し、その形成方法については後で検討する。次に、代表的にはアルミニウム−チタン合金からなるゲート電極層１０を堆積し、パターン化して第２マスク層を形成し、その各エッジに沿って例えば酸化シリコン又は窒化シリコンからなるスペーサ１２、１４を形成する。
【００２７】
次に、図１Ｂに示すように、パターン化されたゲート電極層１０とスペーサ１２、１４の組合せをマスクとして用いて絶縁層８をエッチングする。
次に、スペーサを除去し、半導体薄膜２の注入を実行する。このとき、有孔絶縁層８の露出部分が第１の部分マスクを構成し、ゲート電極層１０が第２マスクとして作用する。この結果として、半導体薄膜２内にソース領域１６及びドレイン領域１８、電界軽減領域２０、２２及び導通チャネル領域２４が限定される。
【００２８】
図２は電界軽減領域を有するＳＡ  ＴＦＴを製造するアプローチを示す。本例では、ゲートの形成後に絶縁層８に通孔を設ける。図２Ｂに示すように、これらの通孔は層８の露出部分２６及び２８内に制限する。図２に示すプロセスフローの代わりに、これらの通孔はゲート層１０の形成直後に絶縁層８に設け、次いでスペーサ１２、１４の形成、絶縁層８のエッチング、及びイオン注入を実行することができる。
【００２９】
図１及び図２について上述したプロセスは完全セルフアライン・低ドープドレイン（ＦＳＡ  ＬＤＤ）デバイスを提供する。層６及び８は相俟ってゲート絶縁層を形成する。場合により、層６を省略し、層８だけでゲート絶縁層を形成することもできる。或は又、図１及び図２において、（第１マスク層を表す）層８を導電材料で形成しゲートとし、（第２マスク層を形成する）層１０を絶縁材料または他の適当なマスク材料で形成することもできる。この製造プロセスは完全セルフアライン・ゲートオーバラップ・高ドープドレイン（ＦＳＡ  ＧＯＬＤＤ）デバイスを提供する。このようなプロセスでは、層８だけで注入マスクを形成することができる。この場合には、ドーパント注入工程前に層１０を除去することができる。何れにせよ、層８がゲート層を形成する場合には、層１０は完成装置から除去することができる。
【００３０】
ソース及びドレイン領域１６及び１８のドーピングレベルは代表的には、例えば１０１５ｃｍ−２以上とすることができる。電界軽減領域２０及び２２のドーピングレベルは１０１３ｃｍ−２程度とすることができる。
【００３１】
ゲートオフセットＴＦＴ及びゲートオーバラップＴＦＴの両ＴＦＴに対する電界軽減領域２０及び２２の最適長さは、特に、チャネル領域２４、ゲートの長さ及び最大ドレイン動作電圧及びＴＦＴを流れる電流レベルにより決まる。代表的な例では、電界軽減領域２０及び２２の長さは、５μｍ〜１０μｍの範囲内のチャネル領域２４を有するＴＦＴでは約１μｍ〜３μｍの範囲内にすることができる。本発明による完全セルフアラインプロセスの実施例を使用すると、比較的狭いＬＤＤ領域が実現され、その長さを１μｍよりかなり小さくすることができる。
【００３２】
上述のプロセスは、電界軽減領域を有するＦＳＡデバイスの形成を維持したまま、種々に変更することができる。例えば、スペーサを用いてＬＤＤ又はＧＯＬＤＤ領域を形成する代わりに、これらの領域は、層１０の陽極酸化又はオーバエッチングに続いて、層８への通孔の形成、及びドーパントの注入工程を実行することにより形成することができる。ＳＡ  ＬＤＤ及びＳＡ  ＧＯＬＤＤデバイスは、層８及び１０をパターン化するために２つの別々のマスクを用いるプロセスでも形成することができる。
【００３３】
半導体薄膜２内のドーパントの均一性は層８内の通孔のサイズと数に依存する。通孔の数を増大するとともに孔のサイズを小さくすることにより電界軽減領域に対し準均一ドーピングプロファイルが得られる。ドーパント均一性は、必要に応じ、レーザのようなエネルギービームを用いてドーパントを半導体材料内に横方向に拡散させるドーパント活性化拡散プロセスにより向上させることができる。
【００３４】
ＧＯＬＤＤデバイスが良好な安定性を示すようにするためには、ＧＯＬＤＤ領域内の注入ドーズはソース及びドレイン領域に対する注入ドーズより１桁以上小さくするのが好ましい。従って、層８の孔が占める面積比を１０％以下にする必要がある。ＧＯＬＤＤデバイスの実施例では、層８はゲート電極を構成する。ゲート電極における孔の存在は、孔が存在しない場合に比べて、ゲート電界の減少を生ずる。しかし、孔が占める面積が１０％以下であれば、この減少は無視できる。
【００３５】
ここで、通孔の形成に好適な技術について説明する。このプロセスは、半導体薄膜の上に互いに離間した微小突部のアレイを設け、その上に第１マスク層を堆積し、これらの微小突部をそれらの上に位置する第１マスク層材料の部分と一緒に除去する。１つのこのような技術はゲート絶縁層の上面にナノアイランドのセルフアセンブルアレイを現像する技術を用いる。S. Tsuchiya, M. Green and R.R.A. Syms, “Structural fabrication using caesium chloride island arrays a s result in a fluorocarbon reactive ion etching plasma”, Electrochemical and Solid-State Letters 3, pp.44-46 (2000)及びM. Green and T.J. Tsuchiya, “Mesoscopic hemisphere arrays for use as resist in structure fabrication”,Vac. Sci. and Tech. B17, 2074-2083 (1999)の論文に、塩化セシウムの半球状アイランドのアレイを使用することが記載されている。このプロセスを図３に示す。図３Ａに示すアイランド３０Ａは、酸化シリコン層６の上に薄い塩化セシウム膜を熱蒸発により堆積し、次に塩化セシウム膜を水蒸気にさらすことにより形成される。水蒸気の存在下では膜の破断及びアイランド形成が、界面自由エネルギーが最小になる必要があるために生ずる。これに続いて、図３Ｂに示すように、得られたセルフアセンブル構造の上にゲート金属層３２を堆積する。例えば、超音波振動により、レジストアイランドを覆う金属膜を除去して孔を有するゲート電極８（図３Ｃ）を形成することができる。
【００３６】
シリコンアイランドをナノ構造レジストマスクとして用いることもできる。この種類のアプローチは、B. Legrannd, V. Agache, J.P. Nys, V. Senez and D. Stievenard, “Formation of silicon islands on a silicon on insulator substrate upon thermal annealing”, Applied Physics Letters, 76(22), 3271 (2000)の論文に記載されている。この技術は酸化シリコン上の薄膜を５００〜９００℃に加熱する処理を含む。アイランド形成はＳｉ/ＳｉＯ２システムの自由エネルギーの最小化の結果であるものと信じられる。次にゲート層をこれらのアイランドの上堆積する。超音波又はエッチングによりこれらのアイランドをそれらの上のゲート層の部分と一緒に除去してゲート層に孔を形成する。
【００３７】
C. Haginoya, M. Ishibashi and K. Koike, “Nanostructure array fabrication with a size-controllable natural lithography”, Applied Physics Letters, 71(20), 2934 (1999)に、反応性イオンエッチングにより制御可能に減少させた直径を有するポリスチレンボールの６角形アレイの形成が記載されている。金属膜をアレイの上に堆積し、次いで金属被覆ポリスチレンボールをリフトオフして孔アレイを有する金属膜を形成する
【００３８】
近年、フォトエレクトロニクス、シングルエレクトロニクス及びフィールドエミッタにおける広範囲の用途のために、大面積区域にシリコンナノピラーを製造する技術が急速に進歩している。５ｎｍ〜数μｍの範囲の直径及び１μｍのピラー高さが報告されている。シリコンナノピラーはナノホールの規則正しいアレイを有する金属膜の製造を可能にするので、図１のＴＦＴプロセスフローに使用することもできる。この場合には、ゲート絶縁層の上にシリコン膜を堆積し、これをシリコンナノピラーアレイに変換する。次にゲート金属層を堆積し、次いでドライ又はウエットエッチングによりナノピラーの除去を行う。この結果、ナノピラーの直径に一致する直径を有する孔のアレイがゲート金属層に形成される。この方法は，例えばM. Green, M. Garcia-Parajo, F. Khaleque and R. Murray, “Quantum pillar structure fabricated on n+ gallium arsenide fabricated using “natural” lithography”, Applied Physics Letters 63, 264-266 (1993)に開示されている。
【００３９】
また、孔形成工程は、半導体薄膜の上に第１マスク層を堆積する工程と、次に第１マスク層の材料に複数の孔を形成する工程を具えるものとすることができる。例えば、これらの孔は、第１マスク層の上にエッチャントマスクを形成し、これらの孔を第１マスク層にエッチングすることにより形成することができる。
【００４０】
例えば、J.P. Spatz, T. Herzog, S. Mossmer, P. Ziemann and M. Moller,”Micellar inorganic-polymer hybrid systems- a tool for nanolithography”,  Advanced Materials 11(2), 149 (1999)の論文はゲートにドープ半導体材料の使用を必要とする方法に関する。ジブロックコポリマに適当な遷移金属塩が添加されたモノミセル膜からなるセルフアセンブルマスクを使用して、８０ｎｍ間隔の１０ｎｍ直径の孔をＧａＡｓ（及び他の半導体）に形成している。ジブロックコポリマのマスク要素間の高いエッチング速度比により孔の形成が可能となる。このプロセスが図４に示されている。図４Ａに示すように、ジブロック膜３６内に周期的に配置されたナノ粒子３４を具えるミセル膜をゲート層８の上に堆積する。例えば、ナノ粒子は金粒子とすることができるとともに、ポリスチレンジブロックコポリマを使用することができる。次に、例えばアルゴンビームを用いてスパッタエッチングを行い、図４Ｂ及びＣに示すように、ゲート層に凹部３８を形成し、最終的に孔４０を形成する。
【００４１】
或は又、均一なラテックス粒子の６角形アレイをドープ半導体層の上に堆積し、ラテックス粒子を反応性イオンエッチレジストとして使用して半導体層に６角形の孔のアレイを形成することができる。この技術は、H. Fang, R. Zeller and P.J. Stiles, “Fabrication of qusi-zero-dimensional submicron dot array and capacitance spectroscopy in a GaAs/A/GaAs heterostructure”, Applied Physics Letters, 55(14), 1443 (1989)に開示されている。
【００４２】
ナノホールを有するゲート電極の形成に使用し得る他の技術が、K. Seeger and R.E. Palmer, “Fabrication of silicon cones and pillars using rough metal films as plasma etching masks”, Applied Physics letters, 74(11), 1627 (1999)に開示されている。銀膜をスパッタコーティングにより堆積すると、銀幕は一幕一幕づつ成長するのではなく３次元銀クラスタ（約２０−４０ｎｍ径）の形で成長する。銀クラス膜のスパッタリングに続いてこれをエッチングすることにより、ナノ構造孔を有する銀膜を形成することができ、これをゲート材料として使用することができる。
【００４３】
上で引用した論文の全内容が参考資料としてここに含まれているものとする。
本発明の説明を読めば、他の種々の変形や変更が当業者に明らかである。このような変形や変更は薄膜回路を具える電子デバイス、半導体デバイス及びその構成素子の設計、製造及び使用において既知の等価な特徴及び他の特徴を含み、これらの特徴は上述した特徴の代わりに又は加えて使用することができる。
【００４４】
特許請求の範囲は構成要素の特定の組合せとして記載しているが、本発明デバイス解決すべき技術的な問題の一部又は全部を解決する、しないに関わらず、本明細書に記載されている新規な構成要素又は構成要素の組合せも本発明の範囲に含まれる。別々の実施例と関連して記載された種々の特徴は単一の実施例において組み合わせて使用することができる。逆に、単一実施例と関連して記載された種々の特徴を別々に使用する又は任意の適当な部分組合せで使用することもできる。出願人は、本願又は本願から分割された他の出願の継続中にこのような特徴及び/又はこのような特徴の組合せを新しい請求項に記載する権利を保持する。
【図面の簡単な説明】
【００４５】
【図１】Ａ〜Ｃは本発明の第１の実施例によるＴＦＴの製造の工程を示す図である。
【図２】Ａ及びＢは本発明の第２の実施例によるＴＦＴの製造の工程を示す図である。
【図３】Ａ〜Ｃは層に複数の互いに離間した孔のアレイを形成する技術の一例を示す図である。
【図４】Ａ〜Ｃは層に複数の互いに離間した孔のアレイを形成する技術の他の例を示す図である。
【国際公開パンフレット】
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【国際調査報告】
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