(57)【要約】Ｉ２Ｃ装置のアドレスを変更可能にする、即ち、プログラミング可能にする装置、システム、および、方法。このアドレスの変更、即ち、プログラミングによるアドレスの変更は、装置のＩ／Ｏ端子が受信する入力信号によって実現できる。別の形態では、本発明は、第１と第２のＩ２Ｃ装置の第１と第２のアドレスを実質的に同時に変更する。このアドレスの変更、即ち、プログラミングによるアドレスの変更は、第１と第２のＩ２Ｃ装置の両方に結合される１つのＩ／Ｏ端子が受信する入力信号により実現できる。本発明は、Ｉ２Ｃアドレスの変更、即ち、プログラミングによりアドレスの変更を可能にすることにより、ＩＣアドレスの競合に起因するＩ２Ｃバス／プロトコル・システムに於けるバス・コンテンション問題を未然に防止する。このアドレスの変更、即ち、プログラミングによるアドレスの変更は、設計段階で、或いは、その後ソフトウェアにより、実現できる。
2004510228.tif 000002
【特許請求の範囲】
【請求項１】
集積回路であって、
複数のＩ／Ｏ端子と、
前記複数のＩ／Ｏ端子の内の選択端子に対して通信可能に接続された回路と、
前記回路に対して通信可能に接続されており、変更可能なアドレスを有するＩ２Ｃインタフェースと、を含む集積回路。
【請求項２】
請求項１記載の集積回路であって、前記変更可能なアドレスは、ユーザによって変更可能である、集積回路。
【請求項３】
請求項１記載の集積回路であって、前記変更可能なアドレスは、ソフトウェアによって変更可能である、集積回路。
【請求項４】
請求項１記載の集積回路であって、前記Ｉ２Ｃインタフェースは、前記複数のＩ／Ｏ端子の少なくとも１つに対して通信可能に接続されており、且つ、前記複数のＩ／Ｏ端子の前記少なくとも１つを介して変更可能である、集積回路。
【請求項５】
請求項４記載の集積回路であって、前記Ｉ２Ｃインタフェースは、前記複数のＩ／Ｏ端子の前記少なくとも１つを介して制御信号を受信し、そのアドレスが変更される、集積回路。
【請求項６】
請求項５記載の集積回路であって、前記制御信号は、ハードワイヤード接続によって供給される、集積回路。
【請求項７】
請求項５記載の集積回路であって、前記制御信号は、ソフトウェア制御の下に供給される、集積回路。
【請求項８】
集積回路システムであって、
第１の設定済みアドレスを有する第１のＩ２Ｃインタフェースを備えた第１の装置と、
第２の設定済みアドレスを有する第２のＩ２Ｃインタフェースを備えた第２の装置と、
前記第１と第２の設定済みアドレスを実質的に同時に変更する手段と、を含む集積回路システム。
【請求項９】
請求項８記載の集積回路システムであって、
前記第１と第２の設定済みアドレスを実質的に同時に変更する前記手段は、プログラミング可能な制御信号を受信する、集積回路システム。
【請求項１０】
請求項９記載の集積回路システムであって、
前記第１の装置は、単一のＩＣの第１のセクションから成り、
前記第２の装置は、前記単一のＩＣの第２のセクションから成る、集積回路システム。
【請求項１１】
請求項１０記載の集積回路システムであって、
前記プログラミング可能な制御信号は、前記ＩＣの単一のＩ／Ｏ端子を介して、前記第１と第２の設定済みアドレスを実質的に同時に変更する前記手段に供給される、集積回路システム。
【請求項１２】
請求項１１記載の集積回路システムであって、
前記プログラミング可能な制御信号は、ソフトウェア制御の下に、供給される、集積回路システム。
【請求項１３】
請求項１１記載の集積回路システムであって、
前記プログラミング可能な制御信号は、ハードワイヤード接続によって供給される、集積回路システム。
【請求項１４】
第１の設定済みアドレスを有する第１のＩ２Ｃインタフェースを備えた第１の装置と、第２の設定済みアドレスを有する第２のＩ２Ｃインタフェースを備えた第２の装置とを含む集積回路システムに於いて、前記第１と第２の設定済みアドレスを変更する方法であって、
前記第１のＩ２Ｃインタフェースの第１のアドレス入力に制御信号を供給し、
前記第２のＩ２Ｃインタフェースの第２のアドレス入力に前記制御信号を供給し、
前記制御信号に応答して、前記第１の設定済みアドレスと前記第２の設定済みアドレスを実質的に同時に変更する、方法。
【請求項１５】
請求項１４記載の方法であって、
前記制御信号は、ソフトウェア制御の下に、前記第１と第２のＩ２Ｃインタフェースの前記第１と第２のアドレス入力に供給される、方法。
【請求項１６】
請求項１５記載の方法であって、
前記制御信号は、ソフトウェア制御の下に、ＩＣの単一のＩ／Ｏ端子を介して供給される、方法。
【請求項１７】
請求項１６記載の方法であって、
前記第１と第２のアドレス入力は、互いに結合されている、方法。
【発明の詳細な説明】
【０００１】
（発明の分野）
この発明は、Ｉ２Ｃバス／プロトコルを利用する集積回路に関し、詳しくは、Ｉ２Ｃバス／プロトコルを利用する集積回路システムに於ける同一アドレス・バス問題に関する。
【０００２】
（発明の背景）
集積回路、即ち、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）は、今日のあらゆるタイプの電子機器に広範囲に使用されている。各ＩＣは、一般的に、個々の態様で動作して、個々の機能を実行するように設計されている。このため、一般的に、近年開発された１つの電子機器が動作するには、多くの相異なるＩＣが必要になる。また、近年開発された１つの電子機器に使用されるこれらのＩＣは、互いに協調動作して、互いに指令通りに連絡を取り合う、即ち、互いに指令通りに通信を行う（データ／情報を受信する、および／または、送信する）ことができなければならない。
【０００３】
１つのＩＣ環境に於ける協調動作および通信には、一般に、他のＩＣからの問合せ信号（ｑｕｅｒｙ　ｓｉｇｎａｌ）に応答して別のＩＣにデータ／情報を送るＩＣ機能、および／または、別のＩＣからデータ／情報を受け取るＩＣ機能が含まれている。これらの機能が実行されるためには、一般に、各ＩＣが互いに通信を行えるように各ＩＣ相互間に通信リンク、即ち、通信チャンネルを設ける必要がある。通信リンクを効果的に設ける方法の１つとして、バス構成を使用する方法がある。バス構成は、基本的に、電子機器に於ける複数のＩＣに対する１つの共通通信チャンネルである。
【０００４】
そのようなバス・システム／構成の１つは、Ｉ２Ｃバス（Ｉｎｔｅｒ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　ｂｕｓ）（Ｉ２Ｃバスとも表記される）として知られている。このＩ２Ｃバス・システム／構成は、Ｉ２Ｃプロトコルで動作する。即ち、このＩ２Ｃプロトコルによって、複数のＩＣが、バス構成を介して、相互接続され、相互間で通信を行うことができる。Ｉ２Ｃは、フィリップス・セミコンダクター社によって、テレビジョン環境内で中央処理装置（ＣＰＵ）と関連周辺ＩＣとを接続する、即ち、ＣＰＵと関連周辺ＩＣとの間で通信を可能にする手段として開発された。
【０００５】
詳しくは、Ｉ２Ｃは、電子機器内の種々のＩＣが相互間で通信を行うことを可能にするシリアル・バス・システム／プロトコルである。Ｉ２Ｃを使用する際、各ＩＣ（即ち、各種の装置、ドライバ、メモリ、複合機能を有するＩＣ／チップ）等には、固有のアドレスが割り当てられている。Ｉ２Ｃシステムは、個々のＩＣに対して、そのアドレスを使用して、データの送受信を行うことができる。新しいＩＣを開発した場合、Ｉ２Ｃの保全性（ｉｎｔｅｇｒｉｔｙ）を維持するために、そのＩＣの設計者は、Ｉ２Ｃの許認可を与える法人（即ち、上記フィリップス・セミコンダクター社）に申請して、固有のＩＣアドレスを得る必要がある。これによって、多種多様なアドレス可能な装置／ＩＣが個々に登録されるに従って、Ｉ２Ｃシステムは拡大して行くことができる。固有のＩＣアドレスは、ＩＣ内部にハードワイヤ（ｈａｒｄｗｉｒｅ）される、即ち、ＩＣ内部のハードウェアに組み込まれる。上記フィリップス・セミコンダクター社は、これらのアドレス（「スレーブ・アドレス（ｓｌａｖｅ　ａｄｄｒｅｓｓ）」とも呼ばれる）を登録簿（ｒｅｇｉｓｔｒｙ）等に記録することによって、割り当てたアドレスの保全性を保証している。しかしながら、様々な理由で、複数のＩＣが同一のアドレスを持つことがある。また、特定の装置、即ち、特定のＩＣが同じアドレスを使用することがある。これが生じた場合、バス・コンテンション（ｃｏｎｔｅｎｔｉｏｎ：競合状態）問題が起こることがある。以下、この問題について、更に詳しく述べる。
【０００６】
従って、１つのＩ２Ｃ環境に於いて複数の装置、即ち、複数のＩＣが共通に割り当てられたアドレスを有することに起因するバス・コンテンション問題を未然に防止するシステムおよび方法が必要である。
【０００７】
（発明の概要）
本発明は、Ｉ２Ｃ装置のアドレスを変更可能にする、即ち、プログラミング可能にする装置、システム、および、方法である。この変更すること、即ち、プログラミングによるアドレスの変更は、装置のＩ／Ｏ端子が受信する入力信号により実現することができる。別の形態では、本発明は、第１と第２のＩ２Ｃ装置の第１と第２のアドレスを実質的に同時に変更する。この変更すること、即ち、プログラミングは、第１と第２のＩ２Ｃ装置の両方に結合される１つのＩ／Ｏ端子が受信する入力信号により実現することができる。
【０００８】
本発明は、Ｉ２Ｃアドレスの変更を可能にすること、即ち、プログラミングによりアドレスの変更を可能にすることによって、ＩＣアドレスの競合に起因するＩ２Ｃバス／プロトコル・システムに於けるバス・コンテンション問題を未然に防止する。この変更、即ち、プログラミングは、設計段階で、或いは、その後ソフトウェアにより実現することができる。
【０００９】
ＩＣのアドレスのプログラミングを可能にすることにより、アドレスの競合を未然に防止するための別のアドレスを選択することができる。ＩＣのアドレス、或いは、その構成要素のアドレスは、そのＩＣのＩ／Ｏピンに供給される信号により決定される。
【００１０】
一形態として、本発明は、複数のＩ／Ｏ端子と、この複数のＩ／Ｏ端子の内の選択端子に対して通信可能に接続される回路と、この回路に対して通信可能に接続されており、変更可能なアドレスを有するＩ２Ｃインタフェースと、を含む集積回路である。
【００１１】
別の一形態として、本発明は、集積回路システムである。この集積回路システムは、第１の設定済みアドレスを有する第１のＩ２Ｃインタフェースを備えた第１の装置と、第２の設定済みアドレスを有する第２のＩ２Ｃインタフェースを備えた第２の装置と、第１と第２の設定済みアドレスを実質的に同時に変更する手段と、を含んでいる。
【００１２】
更に別の一形態として、本発明は、第１の設定済みアドレスを有する第１のＩ２Ｃインタフェースを備えた第１の装置と、第２の設定済みアドレスを有する第２のＩ２Ｃインタフェースを備えた第２の装置とを含む集積回路システムに於いて、第１と第２の設定済みアドレスを変更する方法である。この方法は、ａ）第１のＩ２Ｃインタフェースの第１のアドレス入力に制御信号を供給し、ｂ）第２のＩ２Ｃインタフェースの第２のアドレス入力に上記制御信号を供給し、ｃ）この制御信号に応答して、第１の設定済みアドレスと第２の設定済みアドレスを実質的に同時に変更する。
【００１３】
この発明の記載事項は、添付図と共に参照されたい。
尚、各図に於いて、対応する部分には、対応する参照符号を付している。
【００１４】
（発明の詳細な説明）
図１は、全体のシステムを表しているが、ここでは特に、電気的なシステム１０を表している。このシステム１０内では、複数の装置が、共通のネットワークを介して、ここでは特に、バス構成を介して、互いに通信可能に接続されている。尚、図１に示すシステム１０は、電気的なシステムであり、更に詳しくは、システム・バスとバス管理システムとを介して全てが互いに通信可能に接続される１つのコントローラＩＣと複数のスレーブＩＣとを有する集積回路システムであるが、本発明の原理は、他の類似した、電気的な性質、および／または、非電気的な性質のシステムにも適用することができる。
【００１５】
図１に示すシステム１０は、ここでは特に、Ｉ２Ｃバス／プロトコル・システム（Ｉ２Ｃシステム）である。このＩ２Ｃシステム１０には、Ｉ２Ｃバス１８に対して通信可能に接続された、コマンドを出すＩＣ１２が含まれている。このコマンドを出すＩＣ１２は、例えば、バス１８を介してデータ転送の開始を行うように動作可能な、ＣＰＵのようなメイン（ｍａｉｎ：基幹）ＩＣである。更に、Ｉ２Ｃシステム１０には、Ｉ２Ｃバス１８に対して通信可能に接続された複数のスレーブ（ｓｌａｖｅ）ＩＣ２０が含まれている。
【００１６】
Ｉ２Ｃバス１８は、シリアル・クロック・ライン（Ｓｅｒｉａｌ　ＣＬｏｃｋ　ｌｉｎｅ：ＳＣＬ）１４とシリアル・データ・ライン（Ｓｅｒｉａｌ　ＤＡｔａ　ｌｉｎｅ：ＳＤＡ）１６とから構成されている。ＳＣＬ１４は、コマンドを出すＩＣ１２の１つのＩ／Ｏピンと、スレーブＩＣ２０の各々の１つのＩ／Ｏピンとに結合されており、シリアル・クロック信号を各スレーブＩＣ２０に供給する。ＳＤＡ１６は、メイン・ユニットである、コマンドを出すＩＣ１２のもう１つのＩ／Ｏピンと、スレーブＩＣ２０の各々のもう１つのＩ／Ｏピンとに結合されており、データ転送と一般的な通信とを行う。ＳＣＬ１４は、双方向ではあるが、コマンドを出すＩＣ１２がシステム・クロックを制御／生成するので、クロック信号ラインの性質を示す一方向だけの矢印で示されている。ＳＤＡ１６は、双方向であり、シリアル・データ・ラインの性質を示す両方向の矢印で示されている。スレーブＩＣ２０の各々は、コマンドを出すＩＣ１２からプロトコル・コマンドを受信して適切に応答する動作を行うことができる。
【００１７】
尚、システム１０には、コマンドを出すＩＣ、即ち、マスタ（ｍａｓｔｅｒ）ＩＣが複数含まれていてもよい。その場合、システム１０のようなＩＣシステムでは、各コマンドを出すＩＣと各スレーブＩＣの間には、様々な組み合わせが存在する。
【００１８】
スレーブＩＣ２０の各々には、他の１つ或いは複数のスレーブＩＣ２０と通信を行うために、固有のアドレスが割り当てられている。この固有アドレスは、各スレーブＩＣ２０内にハードワイヤ（ｈａｒｄｗｉｒｅ）されており、一般的に、そのＩ２Ｃバス・インタフェースのセクション／回路／ブロック内にハードワイヤされている。各スレーブＩＣ２０の内部アドレスは、このように固定されている。各スレーブＩＣ２０の中には、固定アドレスを１つだけ持つものと複数持つものとがある。固定アドレスを複数持つ場合、その一般的な理由は、少なくとも部分的な理由として、そのスレーブＩＣの各々が複数の内部Ｉ２Ｃバス・インタフェース・セクション、即ち、集積回路セクションを有し、その集積回路セクションの各々が、既に、割り当てられたＩ２Ｃアドレスを持っているためである。本発明の原理を、以下、固定アドレスを二重に、或いは、それ以上（多重）に有するＩＣについて説明する。
【００１９】
尚、図１のシステム１０は、本発明を利用することができる具体的な環境／適用例の一例にすぎない。好ましくは、本発明は、Ｉ２Ｃプロトコル／バス構成／システムを利用したＩＣの如何なるシステムにも適用でき、使用される。勿論、本発明は、その他の類似したプロトコル／バス構成／システムにも使用できる。本発明が利用されるＩＣおよびＩＣシステムのタイプは、多くの形態を取ることができ、および／または、多くの機能を実行することができる。図１のシステム例１０は、テレビジョン信号処理装置の処理回路と見做すこともできる。図１の参照符号２０ＵＬは、テレビジョン信号処理動作を行うことができる多重アドレスＩＣを示している。このＩＣ２０ＵＬの具体例は、ここでは特に、様々な供給源から得られる様々なフォーマットのテレビジョン信号に対してテレビジョン信号処理を行うユニバーサル・リンクＩＣ（Ｕｎｉｖｅｒｓａｌ　Ｌｉｎｋ　ＩＣ：ＵＬＩＣ）である。このＵＬＩＣ２０ＵＬは、衛星テレビジョン（デジタル）信号処理、地上波（ケーブル配信含む）デジタル・テレビジョン信号処理、地上波（ケーブル配信含む）アナログ・テレビジョン信号処理、および、その他の関連テレビジョン信号処理を行うことができる（即ち、それらの処理に必要な適切な回路（ｃｉｒｃｕｉｔｒｙ）／ロジック（ｌｏｇｉｃ）を有している）。これらのアナログ信号およびデジタル信号は、種々のフォーマットおよび種々の変調方式で供給される。勿論、Ｉ２Ｃプロトコル／バスを利用する、その他の機能を実行するように構成されたＩＣも、ここに開示する原理を利用することができる。
【００２０】
図１の参照符号２０ａ、２０ｂ、２０ｃ・・・２０Ｎ−１、２０Ｎは、その他のＩＣ／スレーブ装置の例を示している。これらは、Ｉ２Ｃバス１８に対して通信可能に接続された全てのＩＣ、即ち、その他のアドレス可能な装置、および／または、構成要素を表している。これらのＩＣ／スレーブ装置２０ａ、２０ｂ、２０ｃ・・・２０Ｎ−１、２０Ｎの各々は、少なくとも１つのアドレス（Ｉ２Ｃアドレス）を有すると仮定できる。一方、如何なるＩＣシステムでも、例えば図１に示すＩＣシステムでも、２つ（或いは、それ以上）のＩＣが同一の固定／割り当てアドレスを共通に有する、というアドレス問題が存在する可能性がある。即ち、既に割り当てられたアドレスをそれぞれ有する、少なくとも２つのブロックの集積回路／ロジック（ｌｏｇｉｃ）を利用した１つのＩＣを設計する際に、この問題が生じることがある。本発明に従えば、この同一割り当てアドレスの問題を、そのアドレスの少なくとも１つをハードワイヤ・プログラミングすることによって、即ち、ハードワイヤ変更することによって、設計段階で未然に解決することができる。また、この同一割り当てアドレスの問題は、ＩＣシステムの動作時に、或る装置またはソフトウェアの構成要素がそのＩＣシステムに加えられる状況下で起きることがある。この場合、同一割り当てアドレスは、それらをソフトウェア変更、即ち、ソフトウェア・プログラミングすることによって、未然に回避することができる。
【００２１】
本発明は、この問題を未然に回避、或いは、緩和することができる。詳しくは、本発明は、１つのＩＣに、１つのプログラミング可能なＩ２Ｃアドレスを与える。たとえ固定アドレスが既に集積回路のブロックに割り当てられているとしても、アドレスがプログラミング可能であるため、ＩＣシステムの設計者は、そのＩＣの「固定」アドレスを、そのシステム内で使用されていない別のアドレスに変更することができる。
【００２２】
図２は、本発明の原理に従って部分変更されたユニバーサル・リンクＩＣ（ＵＬＩＣ）２０ＵＬのトップレベル（最上位階層）のブロック図である。ＵＬＩＣ２０ＵＬは、混在信号（ｍｉｘｅｄ　ｓｉｇｎａｌ）設計の集積回路チップであり、即ち、アナログ信号処理回路／ロジック（ｌｏｇｉｃ）とデジタル信号処理回路／ロジック（ｌｏｇｉｃ）とが含まれる集積回路チップであり、テレビジョン用、セット・トップ・ボックス用、および、アナログおよび／またはデジタル・テレビジョン信号を利用／処理するその他の類似した装置用として使用される。また、ＵＬＩＣ２０ＵＬは、以前に個別のＩＣによって実行されていた様々なアナログ信号処理機能およびデジタル信号処理機能が単一のＩＣに組み込まれた、即ち、単一のＩＣに集積されたものである。個別のＩＣ或いはそのインタフェース・セクションから成る集積回路、即ち、各ブロックは、Ｉ２Ｃプロトコル／システムの下に、アドレスが割り当てられている。これらのブロック、即ち、これらのセクションは、集積された後も、以前に割り当てられた固定アドレスを保持している。その理由は、これらのブロックの設計を採用する際、以前の個別のＩＣの設計を変更せず、また、各ブロックのＩ２Ｃインタフェース・セクションの設計も変更していないためである。従って、ＵＬＩＣ２０ＵＬは、本質的に、２つのアドレスを有する。
【００２３】
しかし、本発明に従うと、ＵＬＩＣ２０ＵＬの各セクションのアドレスは、変更可能である。詳しくは、装置が応答するアドレスを指定する、即ち、変更するために、チップ・アドレスの１ビットを制御信号により制御する。
【００２４】
尚、ＵＬＩＣ２０ＵＬは、Ｉ２Ｃプロトコル／バスを利用する集積回路／回路チップを表しているだけであって、ここに開示する本発明の原理は、Ｉ２Ｃプロトコル／バスを利用するあらゆるタイプの集積回路、および／または、集積回路システムに適用することができる。
【００２５】
図２を参照すると、ＵＬＩＣ２０ＵＬには、３つのメイン・セクション、即ち、衛星送信のテレビジョン信号を復調するための「サトリンク（Ｓａｔｌｉｎｋ）」セクション３０と、地上波送信の一般的なデジタル信号および／またはデジタル高品位（ＨＤＴＶ）信号（このＨＤＴＶ信号は、あらゆるタイプのデジタル変調方式を介して変調される）を復調するための「ＶＳＢ（Ｖｅｓｔｉｇａｌ　ＳｉｄｅＢａｎｄ）リンク」セクション３２と、ＮＴＳＣ（アナログ）信号の切換え処理、クロマ復調処理、および、その他の信号処理を行う「ＤＣＤ」セクション３４とが含まれている。
【００２６】
これらのセクションは、互いに独立して、並行して動作するが、共通のクロック発生器５０によってサポートされている。即ち、このクロック発生器５０は、複数のクロック信号８０をＵＬＩＣ２０ＵＬの種々のセクションに供給する。クロック発生器５０は、位相固定ループ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ：ＰＬＬ）クロック合成器４８からクロック信号を受信する。また、このＰＬＬクロック合成器４８は、ＳＣＬ１４からクロック信号を受信する。複数のＩＣクロック８０で、ＵＬＩＣ２０ＵＬのセクション３０、３２、および３４の種々の集積回路／ロジック（ｌｏｇｉｃ）がクロック制御される。ＵＬＩＣ２０ＵＬには、また、複数のＩ／Ｏ（入力／出力）ピンが含まれており、その幾つかは、図２中で、文字表記で示されている。これらのＩ／Ｏピンは、ＩＣパッケージ、即ち、ＩＣチップの外部に延びている。
【００２７】
更に図２を参照すると、ＵＬＩＣ２０ＵＬには、Ｉ２Ｃバス１８と内部バス４４とに対して通信可能に接続された第１のＩ２Ｃバス／マイクロ・インタフェース・セクション４０が含まれている。この第１のＩ２Ｃバス／マイクロ・インタフェース４０は、本質的にスレーブ装置（ＩＣブロック、即ち、ＩＣセクション）であり、Ｉ２Ｃバス１８に対して通信可能に接続された他の各スレーブＩＣ２０およびコマンドを出すＩＣ１２と「サトリンク（Ｓａｔｌｉｎｋ）」セクション／回路／ロジック（ｌｏｇｉｃ）３０の種々の部分との間で通信を行うための適切な回路／ロジックを有している。また、第１のＩ２Ｃバス／マイクロ・インタフェース４０は、その内部に固定された、既に割り当てられたＩ２Ｃアドレスを持っている。サトリンク（Ｓａｔｌｉｎｋ）セクション３０の種々のブロック、或いは、種々の部分は、内部バス４４を介して、Ｉ２Ｃバス／マイクロ・インタフェース４０と通信を行う。Ｉ２Ｃバス／マイクロ・インタフェース４０（或いは、その他のアドレスを受けるセクション／ブロック）のアドレス・ビット入力は、ライン５２を介して、ＵＬＩＣ２０ＵＬのＩ／Ｏピン６０に結合されている。
【００２８】
ＵＬＩＣ２０ＵＬには、更に、Ｉ２Ｃバス１８と内部バス４６とに対して通信可能に接続された第２のＩ２Ｃバス／マイクロ・インタフェース・セクション４２が含まれている。この第２のＩ２Ｃバス／マイクロ・インタフェース４２は、本質的にスレーブ装置（ＩＣブロック、即ち、ＩＣセクション）であり、Ｉ２Ｃバス１８に対して通信可能に接続された他の各スレーブＩＣ２０およびコマンドを出すＩＣ１２とＶＳＢ／ＤＣＤセクション／回路／ロジック３２および３４の種々の部分との間で通信を行うための適切な回路／ロジックを有している。また、第２のＩ２Ｃバス／マイクロ・インタフェース４２は、その内部に固定された、既に割り当てられたＩ２Ｃアドレスを持っている。ＶＳＢセクション３２およびＤＣＤセクション３４の種々のブロック、或いは、種々の部分は、内部バス４６を介してＩ２Ｃバス／マイクロ・インタフェース４２と通信を行う。Ｉ２Ｃバス／マイクロ・インタフェース４２（或いは、その他のアドレスを受けるセクション／ブロック）のアドレス・ビット入力は、ライン５４を介して、ＵＬＩＣ２０ＵＬのＩ／Ｏピン６０に結合されている。
【００２９】
Ｉ２Ｃバス／マイクロ・インタフェース４０および４２は、「Ｉ２Ｃバス１８へ」と記された矢印によって表されるように、周知の態様で、Ｉ２Ｃバス１８に対して通信可能に接続されている。本発明の一形態によると、Ｉ２Ｃバス／マイクロ・インタフェース４０のアドレスは、変更可能であり、即ち、プログラミング可能である。同様に、Ｉ２Ｃバス／マイクロ・インタフェース４２のアドレスも、変更可能であり、即ち、プログラミング可能である。Ｉ２Ｃバス／マイクロ・インタフェース４０には、そのアドレス入力とＩ／Ｏピン、即ち、Ｉ／Ｏ端子６０とに対して通信可能に接続された制御ライン５２が含まれている。Ｉ／Ｏピン６０は、Ｉ２Ｃバス１８に対して通信可能に接続されている。Ｉ２Ｃバス／マイクロ・インタフェース４２には、そのアドレス入力とＩ／Ｏピン６０とに対して通信可能に接続された制御ライン５４が含まれている。１つの形態として、Ｉ２Ｃバス／マイクロ・インタフェース４０および４２のそれぞれのアドレスの変更、即ち、プログラミングは、Ｉ／Ｏピン６０を介して制御信号を供給することにより実現することができる。Ｉ２Ｃバス／マイクロ・インタフェース４０および４２は、この制御信号に応答して、それぞれのアドレスは、実質的に同時に、変更され、即ち、プログラミングにより変更される。
【００３０】
一形態として、このアドレスの変更、即ち、プログラミングによるアドレスの変更は、制御ライン５２をＩ／Ｏピン６０からＩ２Ｃバス／マイクロ・インタフェース４０のアドレス入力に結合することによって、および、制御ライン５４をＩ／Ｏピン６０からＩ２Ｃバス／マイクロ・インタフェース４２のアドレス入力に結合することによって、実現することができる。このように、Ｉ／Ｏピン６０に供給された制御信号は、制御ライン５２および５４を介して、Ｉ２Ｃバス／マイクロ・インタフェース４０および４２のそれぞれのアドレスを変更、即ち、プログラミングによりアドレスの変更をする。更に詳しくは、制御ライン５２がＩ２Ｃバス／マイクロ・インタフェース４０に結合されることによって、そのアドレスの１ビットが制御信号により変更され、即ち、プログラミングによりアドレスの変更が行われる。同様に、制御ライン５４がＩ２Ｃバス／マイクロ・インタフェース４２に結合されることにより、そのアドレスの１ビットが制御信号により変更され、即ち、プログラミングによりアドレスの変更が行われる。制御ライン５２および５４が同一のＩ／Ｏピン６０に結合されているため、Ｉ２Ｃバス／マイクロ・インタフェース４０および４２のそれぞれのアドレスは、共に、変更され、即ち、プログラミングにより変更される。
【００３１】
図４の表９０は、上述の各原理を説明するためのものであり、次に、この表９０を参照して説明する。尚、この表９０は、図２および図３のＵＬＩＣ２０ＵＬに関するものであるが、本原理は、Ｉ２Ｃシステムを利用したあらゆるタイプの装置、或いは、集積回路に適用できるものである。表９０に於いて、「セクション」と記された欄９２は、ＵＬＩＣ２０ＵＬのサトリンク（Ｓａｔｌｉｎｋ）セクション３０、詳しくは、そのＩ２Ｃバス／マイクロ・インタフェース４０について示しているが、このサトリンク（Ｓａｔｌｉｎｋ）セクション３０は、Ｉ２Ｃシステムに於いてアドレス可能なあらゆる装置の代表例である。更に、表９０に於いて「セクション」と記された欄９２は、ＵＬＩＣ２０ＵＬのＶＳＢ／ＤＣＤセクション３２／３４、詳しくは、そのＩ２Ｃバス／マイクロ・インタフェース４２についても示しているが、このＶＳＢ／ＤＣＤセクション３２／３４も、Ｉ２Ｃシステムに於いてアドレス可能なあらゆる装置の代表例である。それ故、以下の説明は、ＵＬＩＣ２０ＵＬのみに当てはまるものではなく、あらゆるタイプのＩ２Ｃ装置に当てはまるものである。尚、表９０は、行９３、９５、９７、および９９に、２つのＩ２Ｃ装置、即ち、２つのＩ２Ｃスレーブに対する４つの可能なアドレスを示している。具体的には、１つはサトリンク（Ｓａｔｌｉｎｋ）書き込み用（即ち、Ｉ２Ｃバスを介するサトリンク（Ｓａｔｌｉｎｋ）セクション３０へのデータの書き込み用）アドレス、もう１つはサトリンク（Ｓａｔｌｉｎｋ）読み出し用（即ち、Ｉ２Ｃバスを介するサトリンク（Ｓａｔｌｉｎｋ）セクション３０からのデータの読み出し用）アドレス、更にもう１つはＶＳＢ／ＤＣＤ書き込み用（即ち、Ｉ２Ｃバスを介するＶＳＢ／ＤＣＤセクション３２／３４へのデータの書き込み用）アドレス、更にもう１つはＶＳＢ／ＤＣＤ読み出し用（即ち、Ｉ２Ｃバスを介するＶＳＢ／ＤＣＤセクション３２／３４からのデータの読み出し用）アドレスである。欄９８は、「Ｐ」ビット（プログラミング可能なビット）が「０」、即ち、ロー（ｌｏｗ：低）である時の個々のセクションに対するフル・アドレス（最初のフル・アドレス）と、「Ｐ」ビットが「１」、即ち、ハイ（ｈｉｇｈ：高）である時の個々のセクションに対するフル・アドレス（括弧内のフル・アドレス）とを示している。
【００３２】
サトリンク（Ｓａｔｌｉｎｋ）セクション３０用とＶＳＢ／ＤＣＤセクション３２／３４用の各アドレスは、７ビット（最上位ビットから始まり、最下位から数えて２番目のビットまでであり、Ｂ７、Ｂ６、Ｂ５、Ｂ４、Ｂ３、Ｂ２、および、Ｂ１で表すことができる）と、読み出し（Ｒ）条件、或いは、書き込み（Ｗ）条件を示すために確保された８番目のビット（Ｂ０で表す）とにより構成されている。これら８ビット、即ち、Ｂ７、Ｂ６、Ｂ５、Ｂ４、Ｂ３、Ｂ２、Ｂ１、および、Ｂ０が組み合わされて、１６進数でフル８ビットアドレス（欄９８）が形成される。表９０内に示すように、アドレスの最下位ビット（ｌｓｂ）、即ち、Ｂ０（欄９６）は、Ｒ／Ｗ表示のために確保されている。アドレスのｌｓｂが「０」の時、書き込み（Ｗ）が要求されている。アドレスのｌｓｂが「１」の時、読み出し（Ｒ）が要求されている。
【００３３】
この発明の一形態によると、８ビット・アドレスの内（ｌｓｂ、即ち、Ｂ０（欄９６）は、Ｒ／Ｗ表示用に確保されているため）、７ビット（Ｂ７、Ｂ６、Ｂ５、Ｂ４、Ｂ３、Ｂ２、および、Ｂ１）の１つが、変更され、即ち、プログラミングにより変更される。これは、表９０のＩ２Ｃチップ・アドレスの欄９４中で、「Ｐ」の表示によって示されている。この「Ｐ」のビットは、どのフル・アドレスが特定の装置のアドレスに利用されるかに依存して、「０」／ロー（ｌｏｗ：低）、或いは、「１」／ハイ（ｈｉｇｈ：高）になる。仮に、「Ｐ」のビットがロー（ｌｏｗ：低）である場合、その特定のＩ２Ｃ装置に対して、第１のアドレスが設定される。また、「Ｐ」のビットがハイ（ｈｉｇｈ：高）である場合、その特定のＩ２Ｃ装置に対して、第２のアドレスが設定される。どのアドレスを利用するかについての選択は、例えば、Ｉ／Ｏピン６０をハイ（ｈｉｇｈ：高）かロー（ｌｏｗ：低）にすることにより、システム内にハードワイヤしてもよいし、或いは、例えば、そのＩＣの「Ｐ」のビットのピンを、マイクロコンピュータのような制御装置のソフトウェア制御可能なポートに結合することにより、ソフトウェアを介して可変にしてもよい。上述のように、プログラミング可能なビット、即ち、変更可能なビットは、サトリンク（Ｓａｔｌｉｎｋ）セクション３０とＶＳＢ／ＤＣＤセクション３２／３４とに対して、同じであるため、２つのアドレスは、実質的に同時に変更、即ち、プログラミング、即ち、変更される。このように、２つ或いはそれ以上のＩ２Ｃ装置の如何なるＩ２Ｃシステムに於いても、同じ（１つ或いは複数の）「プログラミング可能な」ビットが選択された場合、２つのＩ２Ｃ装置は、その各アドレスが実質的に同時に変更されることになる。尚、ビットＢ２を「Ｐ」のビットとしたが、７つのビットＢ７、Ｂ６、Ｂ５、Ｂ４、Ｂ３、Ｂ２、および、Ｂ１の内どれでも、或いは、他の目的のために確保されたものではないビットの内どれでも、「Ｐ」のビットとしてよい。
【００３４】
本発明の一形態によると、例えばＩ２Ｃバス／マイクロ・インタフェース４０および４２（図３のＩ２Ｃスレーブ＃１および＃２）のような２つのＩ２Ｃ装置は、相互接続されているため、共通の制御信号を受信して、その各アドレスが実質的に同時に変更される。具体的には、Ｉ２Ｃアドレスのプログラミング可能、即ち、変更可能なビット「Ｐ」が、Ｉ２Ｃバス／マイクロ・インタフェース４０を介するサトリンク（Ｓａｔｌｉｎｋ）セクション３０とＩ２Ｃバス／マイクロ・インタフェース４２を介するＶＳＢ／ＤＣＤセクション３２／３４の両方について、同じであるため、その２つのアドレスは、実質的に同時に変更、即ち、プログラミング、即ち、変更される。
【００３５】
サトリンク（Ｓａｔｌｉｎｋ）書き込みチップ・アドレス（行９３）は、サトリンク（Ｓａｔｌｉｎｋ）セクション３０のＩ２Ｃバス／マイクロ・インタフェース４０に書き込みデータ／情報を示すのに使用されるアドレスを示している。サトリンク（Ｓａｔｌｉｎｋ）書き込みチップ・アドレスに対するビットＢ７、Ｂ６、Ｂ５、Ｂ４、Ｂ３は、「０１０１０」であり、ビットＢ１は「０」であり、Ｒ／Ｗのビット、即ち、ビットＢ０は、書き込み（Ｗ）を表す「０」である。「Ｐ」のビット（Ｂ２）がゼロ（「０」）の時、１６進数（「０１０１００００」、欄９４および欄９６）は、「５０」（欄９８）になる。「Ｐ」のビットがハイ（ｈｉｇｈ：高）、即ち、「１」の時、１６進数（「０１０１０１００」、欄９４および欄９６）は、「５４」（欄９８、括弧内）になる。サトリンク（Ｓａｔｌｉｎｋ）読み出しチップ・アドレス（行９５）は、サトリンク（Ｓａｔｌｉｎｋ）セクション３０のＩ２Ｃバス／マイクロ・インタフェース４０に読み出しデータ／情報を示すのに使用されるアドレスを示している。サトリンク（Ｓａｔｌｉｎｋ）読み出しチップ・アドレスに対するビットＢ７、Ｂ６、Ｂ５、Ｂ４、Ｂ３は、「０１０１０」であり、ビットＢ１は「０」であり、Ｒ／Ｗのビット、即ち、ビットＢ０は、読み出し（Ｒ）を表す「１」である。「Ｐ」のビット（Ｂ２）がゼロ（「０」）の時、１６進数（「０１０１０００１」、欄９４および欄９６）は、「５１」（欄９８）になる。「Ｐ」のビットがハイ（ｈｉｇｈ：高）、即ち、「１」の時、１６進数（「０１０１０１０１」、欄９４および欄９６）は、「５５」（欄９８、括弧内）になる。
【００３６】
同様に、ＶＳＢ／ＤＣＤ書き込みチップ・アドレス（行９７）は、ＶＳＢ／ＤＣＤセクション３２／３４のＩ２Ｃバス／マイクロ・インタフェース４２に書き込みデータ／情報を示すのに使用されるアドレスを示している。ＶＳＢ／ＤＣＤ書き込みチップ・アドレスに対するビットＢ７、Ｂ６、Ｂ５、Ｂ４、Ｂ３は、「０１０１０」であり、ビットＢ１は「１」であり、Ｒ／Ｗのビット、即ち、ビットＢ０は、書き込み（Ｗ）を表す「０」である。「Ｐ」のビット（Ｂ２）がゼロ（「０」）の時、１６進数（「０１０１００１０」、欄９４および欄９６）は、「５２」のフル・アドレス（欄９８）になる。「Ｐ」のビットがハイ（ｈｉｇｈ：高）、即ち、「１」の時、１６進数（「０１０１０１１０」、欄９４および欄９６）は、「５６」のフル・アドレス（欄９８、括弧内）になる。ＶＳＢ／ＤＣＤ読み出しチップ・アドレス（行９９）は、ＶＳＢ／ＤＣＤセクション３２／３４のＩ２Ｃバス／マイクロ・インタフェース４２に読み出しデータ／情報を示すのに使用されるアドレスを示している。ＶＳＢ／ＤＣＤ読み出しチップ・アドレスに対するビットＢ７、Ｂ６、Ｂ５、Ｂ４、Ｂ３は、「０１０１０」であり、ビットＢ１は「１」であり、Ｒ／Ｗのビット、即ち、Ｂ０は、読み出し（Ｒ）を表す「１」である。「Ｐ」のビット（Ｂ２）がゼロ（「０」）の時、１６進数（「０１０１００１１」、欄９４および欄９６）は、「５３」のフル・アドレス（欄９８）になる。「Ｐ」のビットがハイ（ｈｉｇｈ：高）、即ち、「１」の時、１６進数（「０１０１０１１１」、欄９４および欄９６）は、「５７」（欄９８、括弧内）になる。
【００３７】
図３を参照すると、種々のセクションの集積回路が、集積回路のブロックの観点で考えられる。例えば、これらのブロックを同一のＩＣ基板上にマージして（併合して）、単一のＩＣを製造する。ＵＬＩＣ２０ＵＬは、任意のタイプのＩ２Ｃ集積回路を表す第１と第２のスレーブ装置（即ち、Ｉ２Ｃバス／マイクロ・インタフェース）４０および４２を集積したものである。この場合、例えば、第１と第２の装置は、それぞれ、単一のＩＣの第１と第２のセクションから成る。また、各Ｉ２Ｃ装置が互いに分離していてもよい。
【００３８】
図３で、Ｉ／Ｏピン６０は、ライン７２を介してその他の回路／ロジック（ｌｏｇｉｃ）７０に接続されている。この回路／ロジック７０は、Ｉ２Ｃスレーブ＃１および＃２のアドレスが上述の各原理に従って変更されるように、ソフトウェア或いはその他のロジック（ｌｏｇｉｃ）により制御信号を生成する。この制御信号の生成は、様々な形態を取る。
【００３９】
この発明を推奨設計および／または推奨構成を用いて説明したが、ここに開示した発明の精神および範囲内で、この発明を更に変更することができる。従って、この出願は、この発明の一般原理を使用した、この発明の変形、用途、適用の如何なるものをも包含するものである。更に、この出願は、この発明が属する技術分野に於ける周知事項、或いは、慣用事項の範囲内にあり、本願特許請求の範囲内にある、ここに開示した事項の発展形態をも含むものである。
【図面の簡単な説明】
【図１】
本発明が利用される、Ｉ２Ｃバス／プロトコル・システムを介して互いに通信可能に接続された集積回路システムの一例を示す図である。
【図２】
図１の集積回路システム内の１つの集積回路のアッパー・レベル（上位階層）のブロック図である。（選択された集積回路は２つの内部ブロックの回路／ロジックを有し、その各々はＩ２Ｃバス／プロトコル・システム内で特定のアドレスが割り当てられて構成されており、また、ここに開示した本発明の原理に従って、変更されている。）
【図３】
本発明の原理による、図２のＩＣのようなアドレス可能なＩＣの別の実施例を簡略的に示すブロック図である。
【図４】
各Ｉ２Ｃアドレスを変更可能にする態様、即ち、プログラミング可能にする態様を説明するための表である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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