(57)【要約】ＡＧＣ回路は、レベル検出器、閾値回路及びデジタル利得制御信号ジェネレータを含む利得制御ループが設けられたデジタル制御増幅器を備えている。デジタル利得制御信号ジェネレータは、デジタル利得制御信号をデジタル制御増幅器に供給するために、デジタル制御増幅器の利得制御入力に接続されている。デジタル制御増幅器の不安定な利得設定が発生することを回避するために、連続制御増幅器は、デジタル制御増幅器の出力とレベル検出器との間に接続される。レベル検出器の出力は、連続制御増幅器に連続利得制御信号を供給するために、連続制御増幅器の利得制御入力に接続されている。連続制御増幅器の利得変化範囲は、デジタル利得制御信号の増加ステップでデジタル制御増幅器の利得ステップ変化に少なくとも対応する。
2004503163.tif 000002
【特許請求の範囲】
【請求項１】
レベル検出器、閾値回路及びデジタル利得制御信号ジェネレータを含む利得制御ループが設けられたデジタル制御増幅器を備える自動利得制御回路であって、
前記デジタル制御増幅器の出力と前記レベル検出器との間に接続される連続制御増幅器をさらに備え、
前記デジタル利得制御信号ジェネレータは、デジタル利得制御信号をデジタル制御増幅器に供給するために、前記デジタル制御増幅器の利得制御入力に接続されており、
前記レベル検出器の出力は、前記連続制御増幅器に連続利得制御信号を供給するために、前記連続制御増幅器の利得制御入力に接続されており、
前記連続制御増幅器の利得変化範囲は、前記デジタル利得制御信号の増加ステップでの前記デジタル制御増幅器の利得ステップ変化に少なくとも対応する、
ことを特徴とする自動利得制御回路。
【請求項２】
前記レベル検出器の出力と、前記連続制御増幅器の利得制御入力及び前記閾値回路との間に接続されるループフィルタにより特徴付けられる、請求項１記載の自動利得制御回路。
【請求項３】
前記閾値回路は、前記デジタル制御増幅器の利得のステップ毎の変化について、前記デジタル利得制御信号ジェネレータを始動するために、前記レベル検出器の出力信号と正及び負の閾値とをゼロレベル周辺で比較するための第１及び第２比較器を備える、
ことを特徴とする請求項１又は２記載の自動利得制御回路。
【請求項４】
前記デジタル利得制御信号ジェネレータは、デジタルカウンタにクロック信号を供給するために、前記デジタルカウンタのクロック信号入力に接続されるパルスジェネレータを備え、
前記閾値回路は、前記レベル検出器の出力信号とゼロレベルとを比較するための第３比較器を含み、前記第３比較器の出力は、前記デジタルカウンタのアップ／ダウン入力に接続される、
ことを特徴とする請求項１乃至３のいずれか記載の自動利得制御回路。
【請求項５】
前記正の閾値と前記負の閾値レベルの間の前記連続利得制御信号の範囲により定義される前記連続制御増幅器の利得変化範囲は、前記デジタル利得制御信号の２つの連続する増加ステップを通して、デジタル制御増幅器の利得変化に少なくとも対応する、
ことを特徴とする請求項３又は４記載の自動利得制御回路。
【請求項６】
前記クロック信号の２つの連続するクロックパルス間の時間周期は、前記デジタル制御増幅器の次の利得ステップ変化の重ね合わせが発生することを回避するために十分大きく選択される、
ことを特徴とする請求項４又は５記載の自動利得制御回路。
【請求項７】
前記ループフィルタの時定数は、自動利得制御ループにおける利得制御信号の再生するフィードバックの発生を回避するために十分大きく選択される、
ことを特徴とする請求項１乃至６のいずれか記載の自動利得制御回路。
【請求項８】
請求項１乃至７のいずれか記載の自動利得制御回路を備えるデジタル変調信号のための受信機であって、
前記デジタル制御増幅器は、無線周波数入力フィルタと位相直交ミキサステージとの間に接続され、前記位相直交ミキサステージの位相直交出力は、周波数選択手段を通して、位相直交連続制御増幅器の対に接続され、この位相直交連続制御増幅器の対は、位相直交アナログ／デジタル変換器の対を通して、前記レベル検出器に接続される、
ことを特徴とする受信機。
【請求項９】
前記受信機はＤＡＢ受信機である、
ことを特徴とする請求項８記載の受信機。
【発明の詳細な説明】
【０００１】
［発明の分野］
本発明は、レベル検出器、閾値回路及びデジタル利得制御信号ジェネレータを含む利得制御ループが設けられたデジタル制御増幅器を備える自動利得制御（ＡＧＣ）回路、及びかかるＡＧＣ回路を備えるＤＡＢ受信機に関する。ここで、デジタル利得制御ジェネレータは、デジタル制御増幅器にデジタル利得制御信号を供給するために、デジタル制御増幅器の利得制御入力に接続されている。
【０００２】
［発明の背景］
この種のＡＧＣ回路は、たとえば、米国特許第４７７４４７４号からそれ自身広く知られている。公知のＡＧＣ回路は、デジタル制御増幅器の自動的なデジタル利得の設定を提供するものであり、出力信号は、特定の予め決定されたレベルで安定化される。デジタル制御増幅器は、直列及び／又は並列に多数の利得ステージを備えている場合がある。利得ステージは、出力信号レベルを安定させるために要求される利得設定に依存して、スイッチオフ及びオンされる。
【０００３】
それぞれの利得ステージは、線形性、信号対雑音比、及びその動作領域内の利得について最適化することができる。これにより、高利得要素での適切な信号対雑音比について、小さな入力信号の振幅でデジタル制御増幅器を最適にすることができる。デジタル制御増幅器は、正確な線形性及び低利得要素について、大きな入力信号で最適化することができる。
【０００４】
しかし、公知のデジタル利得制御信号のスイッチングレベル前後の小さな変動は、２つの利得設定の間で繰り返されるスイッチングを生じる。このスイッチングは、デジタル制御増幅器の出力信号を変調し、ビット誤り率における増加を引き起こし、たとえば、可聴歪みを引き起こす場合がある。
【０００５】
［発明の概要］
したがって、本発明の目的は、利得設定を安定にして、利得設定間のかかるスイッチングを回避することにある。
ＡＧＣ回路は、レベル検出器、閾値回路及びデジタル利得制御信号ジェネレータを含む利得制御ループが設けられたデジタル制御増幅器を備えている。デジタル利得制御信号ジェネレータは、デジタル利得制御信号をデジタル制御増幅器に供給するために、デジタル制御増幅器の利得制御入力に接続されている。
【０００６】
本発明によれば、デジタル制御増幅器とレベル検出器の間に接続される連続制御増幅器により特徴付けられる。ここで、レベル検出器の出力は、連続制御増幅器に連続利得制御信号を供給するために、連続制御増幅器の利得制御入力に接続されている。結果的に、連続制御増幅器の利得変動範囲は、デジタル利得制御信号の増加ステップでのデジタル制御増幅器の利得ステップ変動に少なくとも対応している。
【０００７】
本発明による手段を適用することにより、コース利得設定はデジタル制御増幅器により得られ、連続利得設定は連続制御増幅器により得られる。デジタル利得制御信号の増加ステップで、デジタル制御増幅器の利得ステップ変化に少なくとも対応するように連続制御増幅器の利得変化範囲を選択することにより、利得設定間で繰り返されるスイッチングが回避される。
【０００８】
発振に対して利得ループを安定にするために、レベル検出器の出力と、連続制御増幅器の利得制御入力及び閾値回路のそれぞれの間にループフィルタが結合されることが好ましい。
【０００９】
費用対効果の高い実現を可能にするＡＧＣ回路の更に好適な実施の形態は、閾値回路が、デジタル制御増幅器の利得のステップ毎の変化について、デジタル利得制御信号ジェネレータを始動するために、レベル検出器の出力信号と、ゼロレベル前後の正及び負の閾値レベルとを比較するための第１及び第２比較器を備えることを特徴としている。
【００１０】
好適なデジタル利得制御信号ジェネレータは、デジタルカウンタにクロック信号を供給するために、デジタルカウンタのクロック信号入力に接続されているパルスジェネレータを備えており、閾値回路は、レベル検出器の出力信号をゼロレベルと比較するための第３比較器を含んでおり、第３比較器の出力は、カウンタのアップ／ダウン入力に接続される。
【００１１】
本発明によるＡＧＣ回路の別の好適な実施の形態は、負の閾値レベルと正の閾値レベルの間の連続利得制御信号の範囲により定義される連続制御増幅器の利得変化範囲は、デジタル利得制御信号の１増加ステップについての値を超え、好ましくは２つ以上の連続する増加ステップにわたる、デジタル制御増幅器の利得変化に少なくとも対応する。これは、２つの利得設定の間で繰り返されるスイッチングの回避をさらに確実にする。
【００１２】
デジタル変調信号のための受信機は、たとえば、ＤＡＢ受信機であって、本発明によるＡＧＣ回路を備えており、かかるデジタル制御増幅器がＲＦ入力フィルタと位相直交ミキサステージとの間に接続されており、位相直交ステージの位相直交出力は、周波数選択手段を通して、位相直交連続制御増幅器の対に接続されており、この位相直交連続制御増幅器の対は、位相直交アナログ／デジタル変換器を通して、かかるレベル検出器に接続されている。
【００１３】
［発明の実施の形態］
本発明は、添付図面を参照して記載される。図面では、一般に同じ参照符号は同じ構成要素を言及している。
【００１４】
図１は、本発明によるＡＧＣ回路の好適な実施の形態を示しており、デジタル制御増幅器ＤＣＡと、これに続く連続制御増幅器ＶＣＡとを備えている。連続制御増幅器ＶＣＡの出力は、利得制御ループに接続されており、該ループは、連続的に、レベル検出器ＬＤ及びループフィルタＬＦを含んでいる。ループフィルタＬＦの出力は、閾値回路Ｔに同様に、連続利得制御信号を連続制御増幅器ＶＣＡに供給するために、連続制御増幅器ＶＣＡの利得制御入力に接続されている。
【００１５】
閾値回路Ｔの第１出力ＴＯ１は、パルスジェネレータＰＧを介してデジタルカウンタＣのクロック信号入力ＣＩに接続されている。閾値回路Ｔの第２出力ＴＯ２は、デジタルカウンタＣのアップ／ダウン制御入力Ｕ／Ｄに接続されている。デジタルカウンタＣは、デジタル利得制御信号をデジタル制御増幅器ＤＣＡに供給する。パルスジェネレータＰＧ及びデジタルカウンタＣは共に、デジタル利得制御信号ジェネレータとして機能する。
【００１６】
連続制御増幅器ＶＣＡの利得変化範囲は、デジタル利得制御信号の増加ステップで、デジタル制御増幅器ＤＣＡの利得ステップ変化に少なくとも対応している。
【００１７】
閾値回路Ｔは、第１〜第３比較器Ｔ１〜Ｔ３を備えている。第１及び第２比較器Ｔ１及びＴ２は、ループフィルタＬＦの出力信号と、ゼロレベルＶ０前後の正の閾値レベルＶｔｐ及び負の閾値レベルＶｔｎのそれぞれとを比較するために使用される。第３比較器Ｔ３は、レベル検出器の出力とゼロレベルとを比較するために使用される。
【００１８】
したがって、第１〜第３比較器Ｔ１〜Ｔ３は、正の入力及び負の入力が提供される。かかる正の入力は、ループフィルタの出力に共通に接続される。第１及び第２比較器Ｔ１及びＴ２の負の入力は、正の閾値電圧源Ｖｔｐ＝＋ΔＶ及び負の閾値電圧源Ｖｔｎ＝−ΔＶのそれぞれを介して接続されており、第３比較器Ｔ３の負の入力は、ゼロ電圧源（電流源）を介して接続されている。第１及び第２比較器Ｔ１及びＴ２の出力は、ＯＲゲートを介して閾値回路Ｔの第１出力ＴＯ１に接続されており、第３比較器Ｔ３の出力は、閾値回路Ｔの第２出力ＴＯ２を介してデジタルカウンタＣのアップ／ダウン制御入力Ｕ／Ｄに接続されている。
【００１９】
ループフィルタＬＦの出力信号が正の閾値レベルＶｔｐを超えて増加する場合、第１比較器Ｔ１は、パルスジェネレータＧＰにクロックパルスを発生させ、カウンタＣに供給させる。ループフィルタＬＦの出力信号が負の閾値レベルＶｔｎを下回り減少する場合、第２比較器Ｔ２は、パルスジェネレータＧＰにクロックパルスを発生させ、カウンタＣに供給させる。
【００２０】
第３比較器Ｔ３は、ループフィルタＬＦの出力信号が正の閾値レベルＶｔｐを超えて増加するとき、デジタルカウンタＣを制御して、パルスジェネレータＰＧからのクロックパルスを受けてカウントダウンさせる。第３比較器Ｔ３は、ループフィルタＬＦの出力が負の閾値レベルＶｔｎを下回り減少するときに、デジタルカウンタＣを制御して、パルスジェネレータＰＧからのクロックパルスを受けてカウントアップさせる。
【００２１】
正の閾値レベルＶｔｐと負の閾値レベルＶｔｎとの間の範囲は、ループフィルタＬＦの出力信号、すなわち連続制御増幅器ＶＣＡについての連続利得制御信号が、デジタル制御増幅器ＤＣＡの利得設定を変化することなしに変化する範囲を定義する。
【００２２】
本発明に従い、デジタル利得制御信号の増加ステップでデジタル制御増幅器ＤＧＡの利得ステップ変化に少なくとも対応するように、すなわち、１クロックパルスのアップカウントでのデジタル制御増幅器ＤＧＡで生じる利得増加、及び／又は１クロックパルスのダウンカウントでのデジタル制御増幅器ＤＧＡで生じる利得減少に対応するように、連続制御増幅器ＶＧＡの利得変化範囲を選択することにより、デジタル制御増幅器ＤＧＡの不安定な利得設定が回避される。
【００２３】
好ましくは、連続制御増幅器ＶＣＡの利得変化範囲は、デジタル利得制御信号の１増加ステップについての値を超え、好ましくは、２つ以上の増加ステップにわたるデジタル制御増幅器ＤＧＡの利得変化に一致するように選択される。これにより、２つの利得設定の間でのデジタル制御増幅器ＤＧＡの利得の繰り返されるスイッチングの回避がさらに確実になる。
【００２４】
しかし、連続する利得ステップ変化の重ね合わせによるデジタル制御増幅器ＤＧＡの利得制御におけるオーバシュートは、２つの連続するクロックパルス間の時間が、ＡＧＣループの時定数により定義されるある値以下に減少するときに発生する。これは、パルスジェネレータＰＧの速度を適切に制限することにより回避される。さらに、ループフィルタＬＦの時定数は、連続制御増幅器ＶＣＡの利得制御信号の再生されるフィードバックを回避するために十分大きく選択される。
【００２５】
図２は、本発明によるＡＧＣ回路を使用したＤＡＢ受信機の好適な実施の形態を示しており、無線周波数入力フィルタＲＦと位相直交ミキサステージ１の間に上述したデジタル制御増幅器ＤＣＡを備えている。位相直交ミキサステージ１の位相直交出力は、位相直交周波数選択手段３を介して、連続制御位相直交増幅器ＶＣＡに接続される。この連続制御位相直交増幅器ＶＣＡは、ブロッキングキャパシタ４の対を介して、位相直交アナログ／デジタル変換器５に接続されている。
【００２６】
位相直交アナログ／デジタル変換器５の出力は、位相直交デジメーションフィルタ７を介して、ＣＯＲＤＩＣミキサ８に接続されており、これに続いて位相直交ＤＡＢチャネルフィルタ９が接続されている。位相直交ＤＡＢチャネルフィルタ９の位相直交出力は、ＡＧＣ制御位相直交増幅器１０を介して、高速フーリエ変換装置１２の位相直交入力に接続されている。
【００２７】
高速フーリエ変換装置１２の信号出力は、望まれるベースバンドＤＡＢ変調信号を供給し、高速フーリエ変換装置１２の第１制御出力は、周波数制御信号をＣＯＲＤＩＣ復調器８に供給し、その第２制御出力は、時間同期信号をクロック信号ジェネレータ６に供給する。クロック信号ジェネレータ６は、クロック信号を位相直交アナログ／デジタル変換器５に供給する。
【００２８】
回路１〜１２により提供されるようなＤＡＢ受信機の信号処理は、たとえば、米国特許第６，０２１，１６５号から知られている。本発明の適切な理解のために、その詳細な知識は要求されない。この理由のため、かかるＤＡＢ受信機回路に関する更なる詳細は与えない。
【００２９】
この図２に示されるようなＤＡＢ受信機では、デジタル制御増幅器ＤＣＡは、広帯域な増幅器として機能し、連続制御位相直交増幅器ＶＣＡは、狭帯域な増幅器として機能する。連続制御位相直交増幅器ＶＣＡの位相直交出力信号のレベルは、位相直交受信機の信号経路、すなわち位相直交周波数選択手段９の出力、及び位相直交アナログ／デジタル変換器５の出力における２つの特定の位置で検出される。
【００３０】
レベル検出器ＬＤは、これら２つのレベル情報を結合して、連続制御位相直交増幅器ＶＣＡの位相直交出力信号のレベルを適切に反映する１つの利得制御信号にする。
【００３１】
好ましくは、本発明によるＡＧＣ回路は、受信時のステップによるレベル変化に比較的感度が低いＤＡＢ，ＧＳＭ，ＤＣＳ，ＵＭＴＳ，ＤＥＣＴ，Ｂｌｕｅｔｏｏｔｈ等のようなデジタル変調信号向けの受信機に適用することができる。
【００３２】
図示のようなＤＡＢ受信機で使用されるＡＧＣ回路は、図１に基づいて記載されたその動作において対応している。本発明の精神及び範囲から逸脱することなしに、図１及び図２に与えられているような本発明において様々な変更を行うことができる。
【図面の簡単な説明】
【図１】本発明によるＡＧＣ回路の好適な実施の形態を示す図である。
【図２】本発明によるＡＧＣ回路を使用したＤＡＢ受信機の好適な実施の形態である。
【国際公開パンフレット】
2004503163.tif 000003
2004503163.tif 000004
2004503163.tif 000005
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2004503163.tif 000012
2004503163.tif 000013
【国際公開パンフレット（コレクトバージョン）】
2004503163.tif 000014
【国際公開パンフレット（コレクトバージョン）】
2004503163.tif 000015
【国際調査報告】
2004503163.tif 000016
2004503163.tif 000017