(57)【要約】本発明は、ＭＲＡＭメモリーセルの非破壊、自己正規化読み出し用回路に関するものである。本発明では、メモリーセルの読み電流（Ｉｚｅｌｌｅ（０，１））は、電流の大きさがセル内容と独立している電圧において維持されている電流を用いて正規化されている。
2004515030.tif 000002
【特許請求の範囲】
【請求項１】
ＭＲＡＭメモリーセルの非破壊的、自己正規化読み出し用回路において、
メモリーセルの基準抵抗値Ｒｎｏｒｍは、メモリーセルの抵抗値がそのセル内容とは独立している電圧において決定され、メモリーセルの実際の抵抗値（Ｒ（０）またはＲ（１））は、メモリーセルの抵抗値がそのセル内容に応じている電圧に
おいて決定され、
次に、実際の抵抗値は、基準抵抗値を用いて、
Ｒｎｏｒｍ（０）＝Ｒ（０）／Ｒｎｏｒｍおよび、
Ｒｎｏｒｍ（１）＝Ｒ（１）／Ｒｎｏｒｍ
をそれぞれ形成することによって正規化され、Ｒｎｏｒｍ（０）とＲｎｏｒｍ（１）とが参照値と比較され、
最後に、メモリーセル内容は、０または１として、比較結果に基づいて検出される回路であって、
メモリーセル（Ｒｚｅｌｌｅ）は、基準抵抗値Ｒｎｏｒｍを決定する間に、少なくとも１つのキャパシタ（Ｃ１）を有する分枝部にミラー電流を流す平衡回路（ＴＰ１，ＴＰ２，Ｒｚｅｌｌｅ，ＴＮ１）に接続されており、その結果、スイッチ（Ｓ１）が開けられた後、基準抵抗値を、キャパシタ（Ｃ１）とトランジスタ（ＴＮ１）とによって記憶保持でき、実際の抵抗値を決定する間に流れる電流Ｉｚｅｌｌｅ（０，１）を、分枝部に流すことができ、その結果、正規化された出力電圧Ｕｏｕｔ（０，１）＝Ｒｎｏｒｍ・Ｉｚｅｌｌｅ（０，１）は、出力部（ＯＵＴ）において獲得されることを特徴とする回路。
【請求項２】
上記メモリーセル（Ｒｚｅｌｌｅ）と、第１伝導型のトランジスタ（ＴＰ１）とを有する直列回路は、ワード線（ＷＬ）とビット線（ＢＬ）との間に配置されていることを特徴とする、請求項１に記載の回路。
【請求項３】
上記キャパシタ（Ｔ１）を備える分枝部に、一方の伝導型のトランジスタ（ＴＰ２）と、他方の伝導型のトランジスタ（ＴＮ１）との直列回路が、ワード線電圧（ＵＷＬ）と供給電圧（ＵＣＣ）との間に配置されていることを特徴とする、請求項１または２に記載の回路。
【請求項４】
上記メモリーセル（Ｒｚｅｌｌｅ）と直列に接続されている上記一方の伝導型のトランジスタ（ＴＰ１）のゲートと、キャパシタ（Ｃ１）を含む分枝部における上記一方の伝導型のトランジスタ（ＴＰ２）のゲートとは、相互に接続されていることを特徴とする、請求項３に記載の回路。
【請求項５】
上記メモリーセル（Ｒｚｅｌｌｅ）と、これに対して直列に接続されたトランジスタ（ＴＰ１）との間の接合部は、第１増幅器（Ｖ１）の正の入力部（＋）に接続されていることを特徴とする、請求項４に記載の回路。
【請求項６】
上記第１増幅器（Ｖ１）の負の入力部（−）と、第２増幅器（Ｖ２）の第１入力部（−）と、さらに電圧源（Ｕｐａｒａ）の正の端子とが、相互に接続されていることを特徴とする、請求項５に記載の回路。
【請求項７】
上記第１増幅器（Ｖ１）の出力部は、ゲートを介して相互に接続されているトランジスタ（ＴＰ１，ＴＰ２）の間の接合部と接続されていることを特徴とする、請求項６に記載の回路。
【請求項８】
上記第２増幅器（Ｖ２）の第２入力部が、キャパシタ（Ｃ１）を含む分枝部の２つのトランジスタ（ＴＰ２，ＴＮ１）の間の接合部に接続されていることを特徴とする、請求項７に記載の回路。
【請求項９】
上記第２増幅器（Ｖ２）の出力部は、スイッチ（Ｓ１）を介して、キャパシタ（Ｃ１）とキャパシタ（Ｃ１）を含む分枝部における上記他方の伝導型のトランジスタ（ＴＮ１）のゲートとの間の接合部に連結されていることを特徴とする、請求項８に記載の回路。
【請求項１０】
出力部（ＯＵＴ）は、上記一方の伝導型のトランジスタ（ＴＰ２）と、キャパシタ（Ｃ１）を含む分枝部における上記他方の伝導型のトランジスタ（ＴＮ１）との間に備えられていることを特徴とする、請求項９に記載の回路。
【発明の詳細な説明】
本発明は、特許請求項１の前提部分に基づくＭＲＡＭメモリーセル（ＭＲＡＭ＝磁気抵抗ＲＡＭ）の非破壊、自己正規化読み出し用回路に関するものである。
【０００１】
ＭＲＡＭのメモリーセルを、図式的に図５に示す。このようなメモリーセルに格納される情報は、隣接する磁化層ＭＬ１およびＭＬ２における磁気能率の配列タイプを用いて格納される。これら磁化層ＭＬ１およびＭＬ２は、非常に薄い非磁性非伝導性の中間層ＴＬによって、相互に分離されている。なぜなら、メモリーセル全体における電気抵抗は、磁化層ＭＬ１およびＭＬ２における磁気能率の平行もしくは反平行な配列、すなわち、その極性化に応じているからである。２つの層ＭＬ１およびＭＬ２における磁気能率が平行配列の場合、一般的に、メモリーセルの抵抗値はその反平行配列の場合よりも低い。この効果は、ＴＭＲ効果（ＴＭＲ＝「ｔｕｎｎｅｌｉｎｇ ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ」：「トンネル磁気抵抗」）またはＭＴＪ効果（ＭＴＪ＝「ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ」：「磁気トンネル接合」）とも称される。従って、層ＭＬ１、ＴＬおよびＭＬ２を有するメモリーセルは、ＭＴＪセルの名称でも知られている。
【０００２】
従って、メモリーセルの格納された内容を、それぞれ「１」と「０」とで異なっているメモリーセルの抵抗値を検出することによって読み出せる。２つの層ＭＬ１とＭＬ２との平行磁化を、例えば、数字０に割り当てることができ、すると、これら層の反平行磁化は、数字１に相当している。
【０００３】
磁化層ＭＬ１およびＭＬ２における磁気能率の平行および反平行な配列の間の抵抗変更は、物理的に、薄い非磁性中間層ＴＬにある伝導電子の電子ピンと、メモリーセルの磁化層ＭＬ１およびＭＬ２における磁気能率との相互作用を基礎としている。ここでは、「薄い」は、スピン／散乱プロセスが無くても、伝導性電子が、中間層ＴＬを横切ることができる、ということを意味している。
【０００４】
２つの磁化層ＭＬ１およびＭＬ２のうちの１つは、その磁化により、反強磁性下部層または被覆層と連結していることが好ましい。その結果、この磁化層における磁化は、本質的に固定されたままである、一方、他方の磁化層の磁気能率は、例えば、この磁化層の上および下でワード線ＷＬおよびビット線ＢＬを流れる電流によって生成されるような小さな磁場においてさえ、自由に配置することができる。
【０００５】
メモリーセルアレイでは、ワード線ＷＬおよびビット線ＢＬを通るプログラミング電流ＩＷＬおよびＩＢＴは、以下のように選択されている。すなわち、プログラムのための十分に強い磁場が、２つの電流ＩＷＬとＩＢＬとを合計した結果として、ワード線ＷＬがビット線ＢＬと交差しているセルにのみ有効であり、一方、このワード線ＷＬとこのビット線ＢＬとに配置されている他のすべてのメモリーセルが、これら２つの線のうちの１つだけを通る電流の流れによってはプログラム化されないように選択されている。
【０００６】
図５の下半分に、ビット線ＢＬとワード線ＷＬとの間のメモリーセルの抵抗ＲＣを、図式的に再び示す。この抵抗ＲＣは、層ＭＬ１および層ＭＬ２において磁気能率が反平行に配列されている場合、これら磁気能率が平行に配列されている場合よりも大きい。すなわち、「１」および「０」の割り当てについて上記の仮定を基礎として使用すると、ＲＣ（「０」）＜ＲＣ（「１」）である。
【０００７】
最も簡単な実施形態では、ＭＲＡＭが、導体経路を有している。この導体経路は、ワード線ＷＬおよびビット線ＢＬのために、マトリックスの形状で交差し、これを介して、メモリーセルが活性化される。この場合、上部導体経路、例えば、ビット線ＢＬ（図５参照）は、上部磁化層ＭＬ１、例えば、強磁性層と連結されており、一方、ワード線ＷＬを形成している下部導体経路は、同じく強磁性層であってもよい下部磁化層ＭＬ２と連結されている。電圧が、メモリーセルに、ワード線ＷＬおよびビット線ＢＬのための２つの導体経路を介して、印加されると、トンネル電流が、薄い非磁性中間層ＴＬを流通する。次に、この薄い非磁性中間層は、電気能率の平行または反平行な配列、すなわち、上部または下部強磁性層ＭＬ１およびＭＬ２の平行または反平行な極性化に応じて、メモリーセル全体に適切な電圧が印加される場合に大きさがＲＣ（「０」）＜ＲＣ（「１」）またはＲＣ（「１」）＝ＲＣ（「０」）＋ΔＲＣであると仮定する、抵抗ＲＣを形成している。
【０００８】
図６は、メモリーセルアレイを示す。このメモリーセルアレイでは、メモリーセルが、ワード線ＷＬとビット線ＢＬとの間の交差点においてマトリックス形状に配置されている。
【０００９】
ここでは、セル内容を、「１」および「０」として２つのメモリーセルのために、反平行または平行な極性化に応じて図式的に示している。
【００１０】
図６に示すようなメモリーセルアレイでは、選択されたワード線ＷＬと選択されたビット線ＢＬとの間の交差点におけるメモリーセルを介して、電流が流れるだけではなく、望ましくない副次的電流もまた、選択されたワード線ＷＬおよび選択されたビット線ＢＬにそれぞれ接続されているほかのメモリーセルに生じる。この望ましくない副次的電流は、選択されたメモリーセルを流通する読み電流をかなりの程度で妨害する。
【００１１】
従って、メモリーセルアレイを適切に配線することにより、望ましくない副次的電流を、読み電流から、かなりの程度分離することが既に試みられた。その結果、選択されたメモリーセルを通る読み電流、または、このメモリーセルにかかる読み電圧のみを検出に使用できる。しかし、この場合、十分に大きなメモリーセルアレイを構成できるようにするためには、他のメモリーセルを寄生電流が流れるので、メモリーセルの抵抗値が、高く、特に、Ｍオームの範囲で選択されている必要がある。
【００１２】
望ましくない副次的電流を回避する他の方法は、元来簡単な構造のＭＴＪメモリーセル（図７ａ参照）を、ダイオードＤ（図７ｂ参照）によって、もしくは、スイッチングトランジスタＴ（図７ｃ参照）によって補足することである（Ｒ． Ｓｃｈｅｕｅｒｌｅｉｎ ｅ．ａ．， 「各セルに磁気トンネル接合およびＦＥＴスイッチを用いる１０ｎｓ読み書き時間不揮発メモリーアレイ」（”Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｔｉｍｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ−Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ”）， ＩＳＳＣＣ ２０００年２月 １２８頁／Ｒ．ｃ． Ｓｏｕｓａ ｅ．ａ．， 「非結晶Ｓｉダイオードによるスピン依存トンネル接合の垂直集積」（”Ｖｅｒｔｉｃａｌ Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ａ ｓｐｉｎ ｄｅｐｅｎｄｅｎｔ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ ｗｉｔｈ ａｎ ａｍｏｒｐｈｏｕｓ Ｓｉ ｄｉｏｄｅ”）， ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔｅｒ ７４巻， ２５番， ３８９３頁〜３８９５頁）。
【００１３】
ダイオードＤまたはスイッチングトランジスタＴを用いるこのような補足の長所は、このような回路構成により、メモリーセルアレイにおいて、読み電流のみが、選択されたメモリーセルを流通するという点にある。なぜなら、他の全てのメモリーセルはオフにされているからである。その結果、メモリーセルの抵抗値を、図７ａに対応する純粋なＭＴＪセルに比べて、より低く選択できる。その結果、読み電流は、比較的高くなり、このｎｓ範囲において迅速な読みを行える。しかし、ダイオードまたはトランジスタによるこのような追加回路構造の短所は、技術に対するかなりの追加経費とそれに伴う所要面積である。
【００１４】
現在の従来技術の場合、全てのメモリーセルタイプにおける共通要素は、読み信号を「０」または「１」として検出および評価することが非常に難しいことである。なぜなら、層ＭＬ１、ＴｌおよびＭＬ２の連続により形成されるトンネル抵抗は、１つのウエハー上だけではなく、大抵の場合には、隣接しているメモリーセルの間でさえ、「１」状態と「０」状態との間の抵抗ΔＲＣにおける、例えば、たった１５％の差よりも、非常に大幅に、すなわち４０％まで一般的に変動する。言い換えれば、これら条件により、メモリーセルの内容の信頼性のある検出が、より一層非常に困難となり、あるいは、不可能にさえなる。
【００１５】
ＭＲＡＭとは異なる、他のメモリーセルタイプの場合、電流または電圧読み信号から、この読み信号を参照電流または参照電圧と比較することにより、「１」または「０」が検出される。この参照電流または参照電圧を、「１」の読み電流または読み電圧と「０」の読み電流または読み電圧との間の中央に位置させるようにして、両方のデジタル値のそれぞれにおいて最良の信号対ノイズ比を達成するようにしている。この参照電流またはこの参照電圧は、参照源によって、あるいは他に「１」および「０」が永久的に書き込まれている参照セルによって生成できる。
【００１６】
しかし、このような手順は、ＭＴＪセルの読み信号を検知するとすれば、メモリーセル間における、およびウェハー全体における最初に概要を説明したトンネル抵抗の深刻な変動に原因を帰すべき制限を受けた方法でしか採用することができない。
【００１７】
上記の問題を解決するために、これまで２つの試みだけがなされている。
【００１８】
第１の試み（これに関しては、Ｒ． Ｓｃｈｅｕｅｒｌｅｉｎ ｅ．ａ．， 「各セルに磁気トンネル接合およびＦＥＴスイッチを用いる１０ｎ秒読み書き時間不揮発メモリーアレイ」（”Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｔｉｍｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ−Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ”）， ＩＳＳＣＣ ２０００年２月 １２８頁を参照）は、スイッチングトランジスタ（図７ｃ参照）を有するＭＴＪセルに適しており、ただ１つのセル内容を格納するために２つの隣接する相補的メモリーセルを使用する事にある。格納される内容は、常に第１メモリーセルに書き込まれ、格納される内容の補足、すなわち、否定形の格納内容は、常に第２メモリーセルに書き込まれる。読み込み操作の間に、両方のメモリーセルが読み込まれ、内容が検出される。読み信号と、信号対ノイズ比とは、上記に説明された従来の参照方法におけるのよりも、ここでは２倍高い。しかし、２つのメモリーセルおよび２つのスイッチングトランジスタのために必要な面積および技術経費もまた非常に高い。そして、信頼性のある検出を行うことができるように、隣接する２つの相補的セル間の抵抗変動を小さくする事も必要である。
【００１９】
この前提条件は、第２の試みでは、不要である。第２の試みは、純粋なＭＴＪメモリーセル（図７ａ参照）の読み出しの自己参照に基づいている。この場合、手順は以下の通りである。
【００２０】
まず、選択されたメモリーセルのセル内容が読み込まれ、格納される。次に、例えば、「０」がこのメモリーセルにプログラムされる。続いて、メモリーセルにプログラムされた「０」の内容が読み込まれ、格納される。最初に格納されたセル内容が、格納されている既知の「０」と比較され、検出され、そして、このように検出されたセル内容が、メモリーセルに再び書き込まれる。
【００２１】
さて、このような手順の短所は、読み信号を検出する間に、予め２分の１として定義された読み信号が、基準としてプログラムされて再び読み出される「０」の他に追加される必要があることである。その結果、抵抗変動が再びメモリーセルの検出に関わる。
【００２２】
メモリーセルにおける抵抗変動と全く関係がないように、第２の試みでは、この説明された方法が、「１」を書き込むことによって完全にされる必要がある。従って、以下の方法順序がある：
（ａ）選択されたメモリーセルのセル内容が読み込まれ、書き込まれる。
（ｂ）例えば、「０」が、メモリーセルにプログラムされる。
（ｃ）メモリーセルにプログラムされた「０」の内容が、読み込まれ、格納される。
（ｄ）「１」がメモリーセルにプログラムされる。
（ｅ）メモリーセルにプログラムされた「１」の内容が、読み込まれ、格納される。
（ｆ）（ａ）により格納されたセル内容が、（ｃ）および（ｅ）により格納された大きさ「１」および「０」と比較され、検出される。このことは、参照電圧Ｖｒｅｆを、既知の「０」および「１」から形成することにより行われ、図８ａに読まれた「０」と示されているように、また図８ｂに読まれた「１」と示されているように、それぞれ読み信号の相違の片方だけが「１」または「０」の読みの検出に使用できる。
（ｇ）検出されたセル内容は、最後に、メモリーセルに再び書き込まれる。
【００２３】
「１」および「０」を読み込み、書き込んだ結果、第２の試みに基づく方法では、選択されたメモリーセル自体に、参照電圧が生成される。その結果、メモリーセル間の抵抗変動は、検出に影響しない。しかし、「１」または「０」の信号対ノイズ比は、第１の試みに基づき相補的セルを使用する最初に説明された方法におけるのと比べて、たった半分である。第２の試みに基づく方法の注目すべき短所は、３つの読みサイクル、２つの書き込みサイクルおよび１つの評価サイクルの合計が必要であるという点であり、このことは、読み込み操作が非常に遅くなることを意味している。
【００２４】
要するに、従って、第１の試みでは、２倍の所要面積と、隣接するメモリーセルの間の低い抵抗変動とが必要であり、一方、第２の試みでは、７つのサイクルの合計により、読み込み操作にかなりの時間がかかることを記録できる。
【００２５】
ＤＥ１００３６１４０Ａ１（先の出願１００３６１４０．４）には、所要面積が小さく、各読み込み操作に必要な時間の短い、ＭＲＡＭのメモリーセルからの非破壊的な読み出しが記載されている。
【００２６】
この新しい方法は、特に、以下の方法工程を含んでいる：
（ａ）メモリーセルのための基準抵抗値Ｒｎｏｒｍを、メモリーセルの抵抗値が、そのメモリー内容とは独立している電圧において決定する。
（ｂ）メモリーセルの実際の抵抗値Ｒ（０）とＲ（１）とを、メモリーセルの抵抗値が、そのメモリー内容に応じている電圧において決定する。
（ｃ）Ｒｎｏｒｍ（０）＝Ｒ（０）／Ｒｎｏｒｍおよび
Ｒｎｏｒｍ（１）＝Ｒ（１）／Ｒｎｏｒｍ
を形成することにより、基準抵抗値を用いて、実際の抵抗値を正規化する。
（ｄ）Ｒｎｏｒｍ（０）およびＲｎｏｒｍ（１）を、正規化された基準抵抗
Ｒｎｏｒｍｒｅｆ＝（Ｒｎｏｒｍ（０）ｒｅｆ＋Ｒｎｏｒｍ（１）ｒｅｆ）／２と比較する。
（ｅ）比較結果に基づいて、メモリーセル内容を０または１として検出する。
【００２７】
従って、この方法では、これまであまり注目されていなかったＭＴＪメモリーセルの特徴が利用される。メモリーセルのトンネル抵抗の抵抗値は、それに印加される電圧に本質的に応じている。この場合、トンネル抵抗が２つの磁化層における極性化の方向に関係なく同じ大きさを有している、すなわち、トンネル抵抗が「１」にも「０」にも同じ大きさである、電圧範囲がある。他方、他の電圧範囲では、２つの磁化層において極性化が反平行方向に規定されると、抵抗は、これらの層における極性化が平行方向である場合よりも、ΔＲだけ大きい。その結果、ここでは、この電圧において、セル内容を、「０」および「１」として区別できる。
【００２８】
次に、新しい方法は、最初に述べた、Ｕ１によって表される電圧範囲において、メモリーセルの抵抗Ｒｃを、その内容とは独立して決定でき、一方、第２ポイントで述べた、Ｕ２によって特定される電圧範囲では、この抵抗Ｒｃを、セル内容の関数として検出できるという事実に基づいている。従って、セル内容に応じている抵抗Ｒｃ（Ｕ２）を、セル内容とは独立している抵抗Ｒｃ（Ｕ１）を用いて、必ずしも隣接している必要のない様々なメモリーセルの内容を互いに比較することができるように正規化することができる。従って、アドレスされたメモリーセルからの正規化された読み信号を、それぞれ「０」または「１」によって常に書き込まれている参照セルからの正規化された参照信号と比較することもできる。従って、メモリーセルの内容を「０」または「１」として検出できる。
【００２９】
図９は、メモリーセルのトンネル抵抗のエリア抵抗値Ｒ＊を、メモリーセルに印加される電圧Ｖ＝Ｖｏｂｅｎ−Ｖｕｎｔｅｎの関数として示す。Ｖｏｂｅｎは、例えば、ビット線ＢＬに印加され、Ｖｕｎｔｅｎは、ワード線ＷＬに印加される（図５参照）。約−０．６Ｖ〜＋０．６Ｖ間の抵抗範囲において、磁化層が反平行極性化されている場合、抵抗値ＲＡは、それが平行極性化されている場合の抵抗値ＲＰよりも大きい。他方では、−１．０Ｖ〜−０．６Ｖ間と、０．６Ｖ〜１．０Ｖ間の電圧範囲において、磁化層の反平行極性化と平行極性化との抵抗値は、ほぼ同じ大きさである。従って、電圧Ｕ２＝０．２Ｖの場合、ＲＡは、ＲＰよりも大きく、一方、電圧Ｕ１＝０．６Ｖの場合、ほぼ正確にＲＰ（Ｕ１）＝ＲＡ（Ｕ１）である。他方、Ｕ２については、正確にＲＡ（Ｕ２）＝ＲＰ（Ｕ２）＋ΔＲである。
【００３０】
曲線ＭＲ＝（ＲＡ−ＲＰ）／ＲＰは、抵抗値ＲＡとＲＰとの間の差に基づいて、上記の効果を図示している。
【００３１】
言い換えれば、電圧Ｕ２のとき、メモリーセルの内容を検出できる。一方、電圧Ｕ１が存在するときは、磁化層の平行および反平行極性化のために同じ抵抗値が得られ、メモリーセルの抵抗値を正規化するのに使用される。
【００３２】
従って、新しい方法は、原則として、電圧Ｕ１において、メモリーセルの抵抗値Ｒｃ（Ｕ１）を、セル内容とは独立して決定でき、一方、電圧Ｕ２において、メモリーセルの抵抗値Ｒｃ（Ｕ２）を、セル内容の関数として検出できるということを基礎としている。これにより、セル内容に応じている抵抗Ｒｃ（Ｕ２）を、セル内容とは独立している抵抗Ｒｃ（Ｕ１）を用いて正規化できる。すなわち、Ｒｃ（Ｕ２）／Ｒｃ（Ｕ１）となる。その結果、必ずしも相互に隣接している必要のない様々なメモリーセルのセル内容を、相互に再び比較できる。従って、新しい方法を使用して、アドレスされたメモリーセルからの正規化された読み信号を、例えば、それぞれ「０」および「１」によって常に書き込まれている参照メモリーセルからの正規化された参照信号と比較できる。その結果、アドレスされたメモリーセルのセル内容を「１」または「０」として検出できる。
【００３３】
この手順を、エリア抵抗Ｒ＊が接触電圧Ｖの関数として再びプロットされている図１０を使用して、今度はさらに詳しく説明する。
【００３４】
まず、基準抵抗値Ｒｎｏｒｍは、例えば、Ｕ１＝０．６Ｖにおいて決定され、そして格納される。次に、電圧Ｕ２＝０．２Ｖにおいて、抵抗値Ｒ（０）とＲ（１）とを有するセル内容が、磁化層の反平行（Ｒ（１））および平行（Ｒ（０））な極性化に基づいてそれぞれ決定される。そして、次に、Ｒｎｏｒｍに対するＲ（０）およびＲ（１）の正規化が行われる。すなわち、Ｒｎｏｒｍ（０）＝Ｒ（０）／ＲｎｏｒｍおよびＲｎｏｒｍ（１）＝Ｒ（１）／Ｒｎｏｒｍが形成される。続いて、Ｒｎｏｒｍ（０）とＲｎｏｒｍ（１）との間の、予め記録されている参照メモリーセルからの参照抵抗値Ｒｎｏｒｍｒｅｆ＝（Ｒｎｏｒｍ（０）ｒｅｆ＋Ｒｎｏｒｍ（１）ｒｅｆ）／２との比較が行われる。最後に、この比較の結果として、セル内容が「０」または「１」として検出される。
【００３５】
従って、新しい方法により、以下の長所が具体的に可能となる。
【００３６】
メモリーセルの抵抗値のばらつきとは無関係に、それを実施することができる。それを実行するためには、２つの時間工程のみが必要である。読み信号の正規化の結果、外部参照信号との比較が可能になる。従って、これは、冒頭において説明された既存の方法と比べてすべての点で有利である。最後に、新しい方法は、全ての種類の様々なＭＴＪメモリーセル、すなわち、純粋なＭＴＪメモリーセル、ダイオードを有するＭＴＪメモリーセル、および、トランジスタを有するＭＴＪメモリーセルに応用できる。
【００３７】
従って、本発明の目的は、簡単な構造で、経費をかけずに読み信号を正規化できるＭＲＡＭメモリーセルの非破壊的、自己正規化読み出し用回路を提供することである。
【００３８】
本発明では、冒頭部分に述べた種類の回路構造の場合、本目的は、特許請求項１の特徴部分において具体化される特徴によって達成される。
【００３９】
本発明の有利な発展形は、従属請求項に記載されている。
【００４０】
従って、本発明に基づく回路では、メモリーセルが、平衡回路に接続されている。この平衡回路は、基準抵抗値Ｒｎｏｒｍを決定する間に流れる電流のミラー電流を、少なくとも１つのキャパシタを有する分枝部に流す。その結果、スイッチＳ１がスイッチオフされた後（図１参照）、基準抵抗値を、キャパシタとトランジスタＴＮ１とによって記憶保持することができ、実際の抵抗値を決定する間に流れる電流Ｉｚｅｌｌｅ（０，１）を、分枝部に流すことができる。その結果、正規化された出力電圧Ｕｏｕｔ（０，１）＝Ｒｎｏｒｍ・Ｉｚｅｌｌｅ（０，１）＋ＵＷＬ（Ｌｅｓｅ）が、出力部において得られる（ＵＷＬ（Ｌｅｓｅ）＝０．８Ｖ、ワード線において読まれる電圧）。
【００４１】
本発明に基づく回路では、基準抵抗値Ｒｎｏｒｍの決定の間に流れる電流Ｉｎｏｒｍが、電流Ｉｚｅｌｌｅ（０）とＩｚｅｌｌｅ（１）とを正規化し、正規化された出力電圧Ｕｏｕｔ（０）およびＵｏｕｔ（１）を獲得するために使用される。この獲得された出力電圧Ｕｏｕｔ（０）およびＵｏｕｔ（１）は、セル内容を「０」または「１」として検出するために、正規化された基準電圧Ｕｒｅｆと比較される。電流の正規化を含むこの手順は可能である。なぜなら、抵抗が、電流に正比例しているからであり、その結果、正規化が維持される。
【００４２】
本発明を、図を使用して以下により詳細に説明する。
【００４３】
図１は、ｐ−ＭＯＳ電界効果トランジスタを有する、本発明に係る回路の第１実施例の図式的回路図である。図２は、ｎ−ＭＯＳ電界効果トランジスタを有する、本発明に係る回路の第２実施例の図式的回路図である。図３は、「１」および「０」のための正規化された参照信号を用いて、正規化された読み信号の参照を説明するための回路図である。図４は、セル信号の自己正規化検出を説明するための図式的回路図である。図５は、ＭＴＪメモリーセルの図式的表示を、等価回路図とともに示す図である。図６は、ＭＴＪメモリーセルのためのセル構造の図式的表示図である。図７Ａ〜７Ｃは、ＭＴＪメモリーセル、ダイオードを有するＭＴＪメモリーセル、および、トランジスタを有するＭＴＪメモリーセルのための等価回路図である。図８Ａおよび８Ｂは、従来の方法に基づく「０」および「１」の検出を説明するための図式的表示図である。図９は、メモリーセルの磁化層の平行（ＰＲ）および反平行（ＲＡ）な極性化のためのトンネル抵抗への依存をメモリーセルに印加される電圧Ｖ＝Ｖｏｂｅｎ−Ｖｕｎｔｅｎの関数として、曲線Ｉに示し、抵抗比ＭＲ＝（ＲＡ−ＲＰ）／ＲＰを曲線ＩＩに示す図である。図１０は、メモリーセルの抵抗が、メモリーセルにかかる電圧に応じていることをさらに説明するための図式的表示図であり、ここには、エリア抵抗が、接触電圧の関数としてプロットされている。
【００４４】
図５〜図１０は、既に冒頭部分において説明されている。
【００４５】
図では、互いに対応している部材には、それぞれ同じ参照番号が付けられている。
【００４６】
図１は、ＭＴＪメモリーセルを示している。このＭＴＪメモリーセルは、抵抗器Ｒｚｅｌｌｅ（上記ではＲｃとも称されている）により表されており、この抵抗器Ｒｚｅｌｌｅは、ここでは、例えば、０．４Ｖおよび０．８Ｖでもよいワード線電圧ＵＷＬにおいて、ビット線ＢＬとワード線ＷＬとの間に、ｐ−ＭＯＳ電界効果トランジスタＴＰ１と直列に配置されている。
【００４７】
ここでは、メモリーセルＲｚｅｌｌｅが、メモリーセルアレイに属するアドレスされたＭＴＪメモリーセルであるとする。相当する考え方が、その他のメモリーセルにも当てはまる。
【００４８】
抵抗器Ｒｚｅｌｌｅを有するメモリーセルと並列の抵抗器Ｒｐａｒａは、ビット線ＢＬと接続されているほかのメモリーセルの寄生抵抗を表すことを目的としている。
【００４９】
差動増幅器Ｖ１は、その正の入力部（＋）によって、トランジスタＴＰ１とメモリーセルＲｚｅｌｌｅとの間の接合点に接続されており、その負の入力部（−）によって、例えば１Ｖの電圧Ｕｐａｒａおよび他の差動増幅器Ｖ２の負の入力部（−）に接続されている。差動増幅器Ｖ１の出力部は、トランジスタＴＰ１のゲート、および、ｐ−ＭＯＳ電界効果トランジスタＴＰ２のゲートに接続されており、これらのソースに、例えば、３．３Ｖの電圧ＵＣＣが印加される。トランジスタＴＰ２のドレインは、他の差動増幅器Ｖ２の負の入力部（−）、出力部ＯＵＴ、およびｎ−ＭＯＳ電界効果トランジスタＴＮ１のドレインに接続されており、このｎ−ＭＯＳ電界効果トランジスタＴＮ１のソースには、ワード線電圧ＵＷＬが印加されており、このソースは、キャパシタＣ１を介して、そのゲートに接続されている。他の差動増幅器Ｖ２の出力は、スイッチＳ１を介してトランジスタＴＮ１のゲートに接続されている。
【００５０】
差動増幅器Ｖ１の負の入力部（−）には、例えば、１Ｖの電圧Ｕｐａｒａプラス「オフセット」補償用電圧が印加されている。その結果、電圧Ｕｘ＝１Ｖが印加される差動増幅器Ｖ１の正の入力部（＋）と、この差動増幅器Ｖ１の負の入力部（−）との間の電圧降下はほぼ０Ｖである。残りのセルアレイの線は、同じく、例えば、Ｕｐａｒａ＝１Ｖである。
【００５１】
当然、電圧値は、単なる例であり、実際は、使用されるテクノロジーに応じて、電圧値はこれらとは異なってもよい。差動増幅器Ｖ１は、オフセット補償されているのみと考えられる。
【００５２】
最初は、ワード線電圧ＵＷＬは、０．４Ｖである。従って、メモリーセルＲｚｅｌｌｅにかかる電圧は、Ｕｚｅｌｌｅ＝Ｕ１＝１Ｖ−０．４Ｖ＝０．６Ｖである。この場合、スイッチＳ１は閉鎖している。従って、差動増幅器Ｖ１は、トランジスタＴＰ１を、メモリーセルを通る電流が、トランジスタＴＰ１を通る電流とトランジスタＴＰ２を通る電流とに一致するように制御する。
【００５３】
０．６ＶがメモリーセルＲｚｅｌｌｅに印加されているので、メモリーセルを通る電流Ｉｚｅｌｌｅは、基準電流Ｉｎｏｒｍに一致している（このことについては、図９も参照）。このことは、メモリーセルＲｚｅｌｌｅの抵抗値が電圧Ｕｚｅｌｌｅ＝０．６Ｖの場合に等級Ｒｎｏｒｍ＝Ｕｚｅｌｌｅ／Ｉｎｏｒｍである、と考えられることを意味している。
【００５４】
従って、スイッチＳ１が開いている場合、抵抗値Ｒｎｏｒｍは、トランジスタＴＮ１に、キャパシタＣ１を用いて格納される。
【００５５】
次に、ワード線電圧ＵＷＬが、０．８Ｖとなり、スイッチＳ１が開いているままであるとする。すると、メモリーセルＲｚｅｌｌｅにかかる電圧Ｕｚｅｌｌｅは、Ｕｚｅｌｌｅ＝Ｕ１＝１Ｖ−０．８Ｖ＝０．２Ｖによって規定される。この電圧において、メモリーセルＲｚｅｌｌｅの抵抗値は、個々の磁化層ＭＬ１およびＭＬ２における磁化方向に応じている（図９および図１０参照）。差動増幅器Ｖ１は、電流Ｉｚｅｌｌｅが、トランジスタＴＰ１を通る電流に一致しており、従って、トランジスタＴＰ２を通る電流にも一致しているように、トランジスタＴＰ１を制御する。
【００５６】
電圧Ｕｚｅｌｌｅ＝０．２ＶにおけるメモリーセルＲｚｅｌｌｅの抵抗値は、このとき、平行なまたは反平行な磁化に応じて、値Ｒ（０）または値Ｒ（１）を有している。言い換えれば、正確にＲｚｅｌｌｅ（Ｕｚｅｌｌｅ＝０．２Ｖ）＝Ｒ（０，１）である。
【００５７】
それゆえ、出力電圧Ｕｏｕｔ（０，１）＝Ｒｎｏｒｍ・Ｉｚｅｌｌｅ（０，１）＝（Ｕｚｅｌｌｅ／Ｉｎｏｒｍ）・Ｉｚｅｌｌｅ（０，１）が、出力部ＯＵＴにおいて獲得される。
【００５８】
最後に、出力電圧Ｕｏｕｔ（０，１）は、さらに、正規化された参照電圧と、比較器を用いて比較され、「１」または「０」信号として検出される。この参照電圧は、参照セルの参照源から配信されてもよい。
【００５９】
図１に基づく実施例の回路は、相補的な形態にも簡単に構成でき、ｐ−ＭＯＳ電界効果トランジスタＴＰ１およびＴＰ２の代わりに、ｎ−ＭＯＳ電界効果トランジスタＴＮ１´およびＴＮ２´を使用できる。従って、図１の例のｎ−ＭＯＳトランジスタＴＮ１を、ｐ−ＭＯＳ電界効果トランジスタＴＰ１´によって置き換えられる。対応する回路を、図２に示す。
【００６０】
図２の実施例は、図１の実施例と同じように作動するので、以下のことだけをさらに説明する。
【００６１】
図２に基づく例では、基準抵抗Ｒｎｏｒｍが、キャパシタＣ１に、トランジスタＴＰ１´によって印加される。メモリーセルＲｚｅｌｌｅには、図１の実施例でのように、ワード線電圧ＵＷＬとして仮定される１．６Ｖおよび１．２Ｖの値により、０．６Ｖおよび０．２Ｖの電圧降下が生じる。
【００６２】
図２の実施例は、適切な差動増幅器Ｖ１とＶ２とが使用されると有利である。
【００６３】
図３は、参照セルＲｒｅｆ０とＲｒｅｆ１とを用いた読み信号の参照が可能な回路例を示している。参照セルＲｒｅｆ０とＲｒｅｆ１には、それぞれ、「０」、「１」が永久的に書き込まれている。この場合、セルＲｚｅｌｌｅを読むために、同じ電圧ＵＷＬが、「１」が予め書き込まれている参照セルＲｒｅｆ１および「０」が予め書き込まれている参照セルＲｒｅｆ０に印加される。この場合、参照セルＲｒｅｆ０、参照セルＲｒｅｆ１、読まれるセルＲｚｅｌｌｅは、それぞれ、増幅器「増幅器（ｒｅｆ１）」、増幅器「増幅器（ｒｅｆ０）」、増幅器「増幅器（セル）」に接続されている。これにより、正規化された信号Ｕｎｏｒｍ（ｒｅｆ１），Ｕｎｏｒｍ（ｒｅｆ０），Ｕｎｏｒｍ（Ｚｅｌｌｅ）をそれぞれ生成する。これらは、Ｕｎｏｒｍ（ｒｅｆ１）＝１Ｖ＋（ＵＢＬ−ＵＷＬ）（Ｒｎｏｒｍ１／Ｒｎｏｒｍ１）、Ｕｎｏｒｍ（ｒｅｆ０）＝１Ｖ＋（ＵＢＬ−ＵＷＬ）（Ｒｎｏｒｍ０／Ｒｎｏｒｍ０）およびＵｎｏｒｍ（Ｚｅｌｌｅ）＝１Ｖ＋（ＵＢＬ−ＵＷＬ）Ｒｎｏｒｍｚｅｌｌｅ／Ｒｒｅｆｚｅｌｌｅ）によって与えられる。正規化されたセル信号を、正規化された参照セル信号Ｕｎｏｒｍ（ｒｅｆ０）およびＵｎｏｒｍ（ｒｅｆ１）からの参照信号Ｕｎｏｒｍｒｅｆ＝（Ｕｎｏｒｍ（ｒｅｆ０）＋Ｕｎｏｒｍ（ｒｅｆ１））／２と比較することにより、図４に示すように、メモリーセルアレイＡにおけるセルＲｚｅｌｌｅのセル内容を、評価工程において検出できる。
【図面の簡単な説明】
【図１】
ｐ−ＭＯＳ電界効果トランジスタを有する、本発明に係る回路の第１実施例の図式的回路図である。
【図２】
ｎ−ＭＯＳ電界効果トランジスタを有する、本発明に係る回路の第２実施例の図式的回路図である。
【図３】
「１」および「０」のための正規化された参照信号を用いて、正規化された読み信号の参照を説明するための回路図である。
【図４】
セル信号の自己正規化検出を説明するための図式的回路図である。
【図５】
ＭＴＪメモリーセルの図式的表示を、等価回路図とともに示す図である。
【図６】
ＭＴＪメモリーセルのためのセル構造の図式的表示図である。
【図７】
Ａ〜Ｃは、ＭＴＪメモリーセル、ダイオードを有するＭＴＪメモリーセル、および、トランジスタを有するＭＴＪメモリーセルのための等価回路図である。
【図８】
ＡおよびＢは、従来の方法に基づく「０」および「１」の検出を説明するための図式的表示図である。
【図９】
メモリーセルの磁化層の平行（ＰＲ）および反平行（ＲＡ）な極性化のためのトンネル抵抗への依存をメモリーセルに印加される電圧Ｖ＝Ｖｏｂｅｎ−Ｖｕｎｔｅｎの関数として、曲線Ｉに示し、抵抗比ＭＲ＝（ＲＡ−ＲＰ）／ＲＰを曲線ＩＩに示す図である。
【図１０】
メモリーセルの抵抗が、メモリーセルにかかる電圧に応じていることをさらに説明するための図式的表示図であり、ここには、エリア抵抗が、接触電圧の関数としてプロットされている図である。
【符号の説明】
ＲＡ　　　　　　　磁化層の反平行磁化によるメモリーセルの抵抗値
ＲＰ　　　　　　　磁化層の平行磁化によるメモリーセルの抵抗値
ＭＲ　　　　　　　抵抗比
Ｒ＊　　　　　　　メモリーセルのエリア抵抗
Ｒ（０）　　　　　磁化層の平行磁化によるメモリーセルの抵抗値
Ｒ（１）　　　　　磁化層の反平行磁化によるメモリーセルの抵抗値
Ｒｎｏｒｍ　　　　　　基準抵抗値
Ｕ１　　　　　　　格納内容とは独立している抵抗値における電圧
Ｕ２　　　　　　　格納内容に応じている抵抗値における電圧
Ｖ１、Ｖ２　　　　差動増幅器
Ｒｐａｒａ　　　　　　他のメモリーセルの寄生抵抗
Ｒｚｅｌｌｅ　　　　　メモリーセルの抵抗値
Ｓ１　　　　　　　スイッチ
ＵＷＬ　　　　　　ワード線電圧
Ｕｏｕｔ　　　　　　出力電圧
ＯＵＴ　　　　　　端子
Ａ　　　　　　　　メモリーセルアレイ
ＢＬ　　　　　　　ビット線
ＷＬ　　　　　　　ワード線
ＴＬ　　　　　　　非磁性中間層
ＭＬ１　　　　　　第１磁化層
ＭＬ２　　　　　　第２磁化層
ＲＣ　　　　　　　メモリーセルの等価抵抗
ＩＷＬ　　　　　　　ワード線電流
ＩＢＬ　　　　　　　ビット線電流
Ｔ　　　　　　　　トランジスタ
Ｄ　　　　　　　　ダイオード
ＴＮ１、ＴＮ１´　ｎ−ＭＯＳ電解効果トランジスタ
ＴＮ２、ＴＮ２´　ｎ−ＭＯＳ電解効果トランジスタ
ＴＰ１、ＴＰ１´　ｐ−ＭＯＳ電界効果トランジスタ
ＴＰ２　　　　　　ｐ−ＭＯＳ電界効果トランジスタ
【図３】
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【図４】
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【図６】
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【図８】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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2004515030.tif 000037
【国際調査報告】
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2004515030.tif 000039