(57)【要約】ポリサイド及び高融点金属技術を用いて、ゲート抵抗値が低く、ゲート容量が小さく、分散ＲＣゲート伝搬遅延が小さく、高周波用途に対するスイッチング速度が速められたトレンチＤＭＯＳ及びその製造方法を提供する。
2004504711.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ二重拡散金属酸化膜半導体の製造方法において、
第１の伝導性タイプを有する基板と、第２の伝導性タイプを有するボディ領域と、該ボディ領域及び基板に形成されたトレンチとを有する構造体を提供する工程と、
上記トレンチにゲート酸化層を蒸着する工程と、
上記トレンチに、ポリサイド又は高融点金属を材料とする少なくとも１つの層を備えるゲートを形成する工程と、
上記ボディ領域にソースを形成する工程とを有し、
上記ソース領域は、上記ゲート酸化層が蒸着された後に形成されるトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２】
上記ゲートは、不純物がドープされていないポリシリコンを材料とする第１の層と、不純物がドープされたポリシリコンを材料とする第２の層と、ポリサイド又は高融点金属を材料とする第３の層とを備えることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項３】
上記第１の層は、上記ゲート酸化層に隣接することを特徴とする請求項２記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項４】
上記ゲートは、高融点金属を材料とする少なくと１つの層を備えることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項５】
上記高融点金属は、Ｗ及びＴｉＷからなるグループから選択されることを特徴とする請求項４記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項６】
上記ゲートは、ポリサイドを材料とする少なくと１つの層を備えることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項７】
上記ポリサイドは、ＷＳｉ２及びＴｉＳｉ２からなるグループから選択されることを特徴とする請求項６記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項８】
上記トレンチは、少なくとも１つのトレンチを画定するマスク層を準備し、該マスク層により画定されたトレンチを形成することにより形成されることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項９】
上記マスク層は、上記トレンチが形成される前に上記ボディ領域に形成されることを特徴とする請求項８記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１０】
上記マスク層は、上記トレンチが形成された後に除去されることを特徴とする請求項８記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１１】
上記ボディ領域は、ｐボディであることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１２】
上記ボディ領域は、上記基板にドーパントを注入及び拡散させることにより形成されることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１３】
上記ボディ領域は、上記基板上に配設されていることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１４】
上記ソース領域は、上記第１の伝導性タイプを有することを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１５】
第３の伝導性タイプを有するソース領域を形成する工程を有する請求項１４記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１６】
上記第１の伝導性タイプは、ｎ＋であり、上記第３の伝導性タイプは、ｐ＋であることを特徴とする請求項１５記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１７】
上記ソース領域は、ｎ＋ソース領域であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１８】
上記ソース領域は、上記トレンチに隣接することを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項１９】
上記ソース領域は、接合部の深さがが約０．５μｍより浅くなるよう形成されることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２０】
上記ソース領域は、接合部の深さが約０．２〜０．５μｍの範囲となるように形成されることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２１】
上記トレンチ上にパターン化されたＢＰＳＧ層を形成する工程を有する請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２２】
上記パターン化されたＢＰＳＧ層は、約９００〜９５０℃の範囲のフロー温度サイクルにより、上記トレンチ上に形成されることを特徴とする請求項２１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２３】
上記トレンチ二重拡散金属酸化膜半導体は、複数のゲート電極を備え、該各ゲート電極は、その一部を構成するＢＰＳＧ領域を備えることを特徴とする請求項１９記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２４】
請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法により製造されたトレンチ二重拡散金属酸化膜半導体。
【請求項２５】
ドレインを備え、
上記ゲートと上記ドレインの少なくとも一部の間隔が上記ソース領域と上記ドレインの間隔より大きいことを特徴とする請求項２４記載のトレンチ二重拡散金属酸化膜半導体。
【請求項２６】
上記トレンチ内にゲートを形成する工程は、
上記トレンチにポリシリコンを埋め込む工程と、
上記ポリシリコンの層にポリサイド及び高融点金属から選択される材料を蒸着させる工程とを有することを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２７】
トレンチ二重拡散金属酸化膜半導体の製造方法において、
第１の伝導性タイプを有する基板を準備する工程と、
上記基板上に第２の伝導性タイプを有するボディ領域を形成する工程と、
少なくとも１つのトレンチを画定するマスク層を形成する工程と、
上記マスク層により画定されたトレンチを上記ボディ領域及び基板に形成する工程と、
上記トレンチ内に不純物がドープされていないポリシリコンを材料とする第１の層と、不純物がドープされたポリシリコンを材料とする第２の層と、ポリサイド又は高融点金属を材料とする第３の層とを備えるゲートを形成する工程と、
上記トレンチに隣接するボディ領域内に第１の伝導性タイプを有する第１のソース領域を形成する工程とを有するトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２８】
上記ソース領域に近接する第３の伝導性タイプを有する第２のソース領域を形成する工程を有する請求項２７記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項２９】
上記第１のソース領域は、ｎ＋ソース領域であり、上記第２のソース領域は、ｐ＋ソース領域であることを特徴とする請求項２８記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項３０】
上記トレンチは、上記ゲートが形成される前に、絶縁層により覆われることを特徴とする請求項２７記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項３１】
上記絶縁層は、ゲート酸化層であることを特徴とする請求項３０記載のトレンチ二重拡散金属酸化膜半導体の製造方法。
【請求項３２】
第１の伝導性タイプを有する基板と、
第２の伝導性タイプを有するボディ領域と、
上記ボディ領域及び基板に形成されたトレンチと、
上記トレンチ内に形成されたゲートと、
上記ボディ領域内に形成されたソース領域と、
ドレインとを備え、
上記ゲートと上記ドレインの少なくとも一部の間隔が上記ソース領域と上記ドレインの間隔より大きいことを特徴とするトレンチ二重拡散金属酸化膜半導体。
【請求項３３】
上記基板は、実質的に平坦な主面を備え、軸が上記主面に対して垂直であることを特徴とする請求項３２記載のトレンチ二重拡散金属酸化膜半導体。
【請求項３４】
上記ゲート及び上記トレンチの表面の間に形成されたゲート酸化層を備える請求項３２記載のトレンチ二重拡散金属酸化膜半導体。
【請求項３５】
上記ゲートは、不純物がドープされていないポリシリコンを材料とする第１の層と、不純物がドープされたポリシリコンを材料とする第２の層と、ポリサイド又は高融点金属を材料とする第３の層とを備えることを特徴とする請求項３２記載のトレンチ二重拡散金属酸化膜半導体。
【請求項３６】
上記第１の層は、上記ゲート酸化層に隣接することを特徴とする請求項３５記載のトレンチ二重拡散金属酸化膜半導体。
【請求項３７】
上記ゲートは、高融点金属を材料とする少なくとも１つの層を備えることを特徴とする請求項３２記載のトレンチ二重拡散金属酸化膜半導体。
【請求項３８】
上記高融点金属は、Ｗ及びＴｉＷからなるグループから選択されることを特徴とする請求項３７記載のトレンチ二重拡散金属酸化膜半導体。
【請求項３９】
上記ゲートは、ポリサイドを材料とする少なくとも１つの層を備えることを特徴とする請求項３２記載のトレンチ二重拡散金属酸化膜半導体。
【請求項４０】
上記ポリサイドは、ＷＳｉ２及びＴｉＳｉ２からなるグループから選択されることを特徴とする請求項３９記載のトレンチ二重拡散金属酸化膜半導体。
【請求項４１】
上記ボディ領域は、ｐボディ領域であることを特徴とする請求項３２記載のトレンチ二重拡散金属酸化膜半導体。
【請求項４２】
上記ボディ領域は、上記基板上に配設されていることを特徴とする請求項３２記載のトレンチ二重拡散金属酸化膜半導体。
【請求項４３】
上記ソース領域は、上記第１の伝導性タイプを有することを特徴とする請求項３２記載のトレンチ二重拡散金属酸化膜半導体。
【請求項４４】
第３の導電性タイプを有するソース領域を備えることを特徴とする請求項３２記載のトレンチ二重拡散金属酸化膜半導体。
【請求項４５】
上記第１の伝導性タイプは、ｎ＋であり、上記第３の伝導性タイプは、ｐ＋であることを特徴とする請求項４４記載のトレンチ二重拡散金属酸化膜半導体。
【請求項４６】
上記ソース領域は、ｎ＋ソース領域であることを特徴とする請求項３２記載のトレンチ二重拡散金属酸化膜半導体。
【請求項４７】
上記ソース領域は、上記トレンチに隣接して形成されることを特徴とする請求項３２記載のトレンチ二重拡散金属酸化膜半導体。
【請求項４８】
上記ソース領域は、接合部の深さがが約０．５μｍより浅くなるよう形成されていることを特徴とする請求項３２記載のトレンチ二重拡散金属酸化膜半導体。
【請求項４９】
上記ソース領域は、接合部の深さが約０．２〜０．５μｍの範囲となるように形成されていることを特徴とする請求項３２記載のトレンチ二重拡散金属酸化膜半導体。
【請求項５０】
上記トレンチ上に形成されたパターン化されたＢＰＳＧ層を備える請求項３２記載のトレンチ二重拡散金属酸化膜半導体。
【請求項５１】
トレンチ二重拡散金属酸化膜半導体の製造方法において、
第１の伝導性タイプを有する基板と、第２の伝導性タイプを有するボディ領域と、該ボディ領域及び基板に形成されたトレンチとを有する構造体を提供する工程と、
上記トレンチ内に少なくともポリサイド又は高融点金属を材料とする層を備えるゲートを形成する工程と、
上記トレンチ上にマスクを設ける工程と、
上記ゲートのマスクされていない部分を除去する工程と、
上記ボディ領域内に第１のソース領域を形成する工程とを有するトレンチ二重拡散金属酸化膜半導体トランジスタセルの製造方法。
【請求項５２】
上記トレンチ及びボディ領域は、上記ゲートを形成する前に絶縁層により覆われることを特徴とする請求項５１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセルの製造方法。
【請求項５３】
上記第１のソース領域は、第１の伝導性タイプを有することを特徴とする請求項５１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセルの製造方法。
【請求項５４】
上記第１のソース領域は、上記トレンチに隣接して形成されることを特徴とする請求項５１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセルの製造方法。
【請求項５５】
第３の伝導性タイプを有する第２のソース領域を形成する工程を有する請求項５１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセルの製造方法。
【請求項５６】
上記第１のソース領域は、ｎ＋ソース領域であることを特徴とする請求項５１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセルの製造方法。
【請求項５７】
上記第１のソース領域は、ｎ＋ソース領域であり、上記第２のソース領域はｐ＋ソース領域であることを特徴とする請求項５５記載のトレンチ二重拡散金属酸化膜半導体トランジスタセルの製造方法。
【請求項５８】
上記ゲートを形成する工程は、
上記トレンチにポリシリコンを埋め込む工程と、
上記ポリシリコンの層にポリサイド及び高融点金属から選択される材料を蒸着させる工程とを有することを特徴とする請求項５１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセルの製造方法。
【請求項５９】
上記ゲートは、ポリサイド又は高融点金属を材料とする少なくとも１つの層を有することを特徴とする請求項５１記載のトレンチ二重拡散金属酸化膜半導体トランジスタセルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、金属酸化膜半導体電界効果トランジスタに関し、詳しくは、トレンチ構造を有する二重拡散金属酸化膜半導体トランジスタに関する。
【０００２】
【従来の技術】
二重拡散金属酸化膜半導体（Ｄｏｕｂｌｅｄ ｄｉｆｆｕｓｅｄ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｒａｎｓｉｓｔｏｒ：以下、ＤＭＯＳという。）トランジスタは、拡散によりトランジスタ領域を形成した金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＭＯＳＦＥＴという。）の一種である。
【０００３】
ＤＭＯＳトランジスタは、通常、電源集積回路アプリケーション（ｐｏｗｅｒ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ａｐｐｌｉｃａｔｉｏｎｓ）用の高電圧回路におけるパワートランジスタとして使用されている。ＤＭＯＳトランジスタは、低い順電圧降下が必要とされる場合、単位面積に対して比較的大きな電流値が得られる。
【０００４】
一般的なディスクリートＤＭＯＳ回路は、並列に配設された２以上の個々のＤＭＯＳトランジスタセルを備える。各ＤＭＯＳトランジスタセルは、同じドレインコンタクト（基板）を共有し、各ＤＭＯＳトランジスタセルのソース全ては、互いに金属により短絡され、各ＤＭＯＳトランジスタセルのゲートは、互いにポリシリコンにより短絡されている。これにより、複数の小さなトランジスタのマトリクスから構成されたディスクリートＤＭＯＳ回路であっても、単一の大きなトランジスタとして動作する。ディスクリートＤＭＯＳ回路においては、トランジスタマトリクスがゲート電流によりオンになったとき、単位面積当たりの伝導率を最大にすることが望ましい。
【０００５】
代表的なＤＭＯＳトランジスタとしては、いわゆるトレンチＤＭＯＳトランジスタがあり、トレンチＤＭＯＳトランジスタでは、チャネルが垂直に形成され、ゲートは、ソース及びドレイン間に延びるトレンチ内に形成される。トレンチは、内壁が薄膜酸化層で覆われ、ポリシリコンで埋められており、これにより電流が妨害されず、低い固有のオン抵抗値が実現される。ＤＭＯＳトランジスタの具体例は、米国特許第５，０７２，２６６号、第５，５４１，４２５号、第５，８６６，９３１号にも開示されている。
【０００６】
トレンチＤＭＯＳトランジスタにおいては、いわゆるパンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）が問題となることが多い。パンチスルーは、トランジスタのチャネルの劣化に起因し、なだれ降伏より先に非破壊漏れ電流（ｎｏｎ−ｄｅｓｔｒｕｃｔｉｖｅ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が生じる現象である。パンチスルーの問題は、トランジスタセル密度が高い場合、特におよそ１８Ｍ／ｉｎ３以上の場合に深刻であることが知られている。パンチスルーの発生には、様々な要因が考えられるが、パンチスルーは、特に、トレンチゲートの形成時に生じやすい。詳しくは、トレンチがエッチングされた後、トレンチの側壁を円滑にするための防食酸化処理（ｓａｃｒｉｆｉｃｉａｌ ｏｘｉｄａｔｉｏｎ ｓｔｅｐ）が実行され、これに続いてトレンチ内壁に薄膜酸化層が蒸着形成される。この防食酸化処理及び酸化層蒸着処理の間、ドーパント材料が隣接するチャネル（いわゆるｐボディ）から浸出する。これは、高温下で行われる防食酸化処理の間に、ドーパント材料（通常、ホウ素）がシリコンから分離し、酸化物に侵入するためである。トレンチにより規定される表面面積に対するチャネルの相対的な幅が減少するため、この問題は、特に高いセル密度において生じやすい。
【０００７】
トレンチ内にポリシリコンを埋め込む処理においてもパンチスルーの問題が深刻になることがある。これは、ポリシリコンにドープされているドーパント（通常、ホウ素）がゲートを透過し、ｐボディに侵入するためであり、これによりチャネル内のキャリアの集中度が事実上低下してしまう。この問題は、トレンチの内壁に形成されるゲート酸化層の厚さを薄くした場合に、より深刻になる。
【０００８】
米国特許第５，０７２，２６６号には、トレンチＤＭＯＳトランジスタを製造するための、一般的な製造工程の手順が開示されている。この工程において、ｐボディチャネル及びソース領域は、トレンチより先に形成される。しかしながら、上述のように、トレンチの形成時には、ｐボディからドーパント材料が浸出し、パンチスルーを悪化させる。このパンチスルーの悪化を補うためには、トレンチ及びｐボディをより深く形成する必要がある。さらに、トレンチゲートを形成するための酸化処理時に、ソース領域内にて生じるシリコンの欠陥に起因して、トレンチの形成時にソース領域が劣化することもある。
【０００９】
米国特許第５，４６８，９８２号では、トレンチゲートをエッチングし、ポリシリコンを埋め込んだ後にｐボディを形成することによりパンチスルーを抑制する手法が開示されている。しかしながら、この手法では、ｐボディを形成するために高温（通常、１１００℃〜１１５０℃）下での拡散処理が必要となる。このような高温処理により、トレンチ内に埋め込まれたポリシリコンのドーパント材料は、高レートでゲート酸化膜を透過するため、パンチスルーが悪化する。
【００１０】
既存のトレンチＤＭＯＳにおいては、スイッチング速度（ｓｗｉｔｃｈｉｎｇ ｓｐｅｅｄ）に関する問題もある。この分野では、高いセル密度のディスクリートＤＭＯＳ回路を実現する要求が高まっている。ここで、セル密度が高くなると、設計上の理由から、トレンチの幅を縮小する必要があるが、トレンチ幅を狭くすると、ゲート抵抗が高くなってしまう。このため、スイッチング速度が重要な課題となっている。
【００１１】
素子及び集積回路のスイッチング速度を高めるために、高度な論理処理（ａｄｖａｎｃｅｄ ｌｏｇｉｃ ｐｒｏｃｅｓｓｅｓ）においては、ＷＳｉ２、ＴｉＳｉ２等のポリサイド及びＷ、ＴｉＷ等の高融点金属及び合金が使用されている。しかしながら、ポリサイド又は高融点金属により理論的には実現できる高いスイッチング速度が実際には未だ実現されていないこともあり、これらの材料をトレンチＤＭＯＳに使用することは一般的ではない。この理由は、２層ゲート（ｄｏｕｂｌｅ−ｌａｙｅｒ ｇａｔｅ）を備える従来の一般的なトレンチＤＭＯＳにより説明することができる。ゲートは、タングステンを選択的化学蒸着法により析出させることにより形成される。この種のトレンチＤＭＯＳにおいては、ｐボディ及びソースは、トレンチゲートが形成される前に形成される。この種のトランジスタには、少なくとも２つの短所がある。第１に、防食酸化処理及びゲート酸化処理等の後続する酸化処理により、ソース領域においてシリコン結晶欠陥が生じやすい。ソース領域には、通常、ヒ素が高濃度にドープされており、このため、この領域においては、ゲート酸化層の完全性（ｉｎｔｅｇｒｉｔｙ）が損なわれる。第２に、この種のトランジスタでは、後続する酸化処理のために、ソース接合部を深く形成する必要があり、このため、パンチスルーを抑制するためにｐボディ及びトレンチをより深く形成する必要がある。このため、素子の寄生容量が高くなり、タングステン／ポリゲート（ｔｕｎｇｓｔｅｎ／ｐｏｌｙ ｇａｔｅ）の利点が損なわれる。
【００１２】
そこで、ゲート抵抗値が低く、容量が小さく、したがって、分散ＲＣゲート伝搬遅延（ｄｉｓｔｒｉｂｕｔｅｄ ＲＣ ｇａｔｅ ｐｒｏｐａｇａｔｉｏｎ ｄｅｌａｙ）が小さく、高周波用途に対するスイッチング速度が速められたトレンチＤＭＯＳ及びその製造方法の実現が望まれている。さらに、パンチスルーを抑制し、又はパンチスルーを防止できるトレンチＤＭＯＳ及びその製造方法の実現が望まれている。この課題は、以下に説明する本発明により解決される。
【００１３】
【課題を解決するための手段】
本発明は、トレンチ二重拡散金属酸化膜半導体の製造方法及びこの製造方法により製造されたトレンチ二重拡散金属酸化膜半導体を提供する。本発明においては、ポリサイド及び高融点金属技術を用いて、抵抗値が低く、ゲート容量が小さく、分散ＲＣゲート伝搬遅延が小さく、パンチスルーが抑制され、高周波用途のためにスイッチング速度が向上されたトレンチ二重拡散金属酸化膜半導体が製造される。
【００１４】
本発明の一態様において、本発明は、トレンチ二重拡散金属酸化膜半導体の製造方法及びこの製造方法により製造されたトレンチ二重拡散金属酸化膜半導体を提供する。この製造方法では、例えばｎ＋ソースであるソースをゲート酸化処理の後に形成する。このため、接合部の深さを非常に浅く（例えば、０．２〜０．５μｍ）形成でき、これにより、これにより、ドレイン／ソースパンチスルーを抑制するとともに、ｐボディ及びトレンチの深さを浅くでき、寄生容量を低減することができる。また、ゲート酸化処理の後にソースを形成することにより、従来のゲート酸化処理により生じていたソース領域（通常、ヒ素が高濃度にドープされている）におけるシリコン結晶欠陥の発生を防ぐことができ、ゲート酸化層の完全性を向上させることができる。さらに、ＣＶＤポリサイド又は高融点金属蒸着処理の後には、高温処理が行われないため、ポリシリコンとポリサイド又は高融点金属との間に加わるストレスは小さく、また形成される気泡も少なくなる。
【００１５】
本発明の他の態様においては、本発明は、少なくとも３つの層を有するゲート構造を有するトレンチ二重拡散金属酸化膜半導体及びその製造方法を提供する。ゲート構造において、通常ゲート酸化層上に形成される第１の層は、不純物がドープされていないポリシリコンを材料とし、第２の層は、不純物がドープされたポリシリコンを材料とし、第３の層は、ポリサイド又は高融点金属を材料とする。第１の層は、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓｅｓ）フローの間、燐がゲート酸化層３１を透過することをブロックし、これによりドレイン／ソースパンチスルーを防止するバッファ層として機能する。
【００１６】
さらに他の態様においては、本発明は、トレンチ形成時にドーパント材料がｐボディから浸出することを防止できるトレンチ二重拡散金属酸化膜半導体及びその製造方法を提供する。この製造方法では、パターン化されたトレンチマスク及びエッチング処理を用いてトレンチを形成する。マスクを除去する前に、防食酸化層によりトレンチの側壁を円滑化してもよい。トレンチは、マスクを除去する前に形成されるため、及びマスクがトレンチ形成処理においてキャップ又はバッファとして機能するため、ドーパント材料は、ｐボディから実質的に浸出せず、したがって、パンチスルーが抑制される。
【００１７】
さらに他の態様において、本発明は、ゲート層がソース領域より高い位置に形成され、したがって、ゲート層からソース領域までの距離よりドレイン領域までの距離の方が長くなるように形成されたトレンチ二重拡散金属酸化膜半導体及びその製造方法を提供する。この構造により、特に浅いトレンチ素子において、ゲート抵抗がより低くなり、より速いスイッチング速度を実現できる。
【００１８】
【発明の実施の形態】
本発明は、ポリサイド及び高融点金属技術を利用してトレンチＤＭＯＳを製造する手法を提供する。本発明に基づくトレンチＤＭＯＳでは、ゲート抵抗値が低く、ゲート容量が小さく、分散ＲＣゲート伝搬遅延（ｄｉｓｔｒｉｂｕｔｅｄ ＲＣ ｇａｔｅ ｐｒｏｐａｇａｔｉｏｎ）の遅延量が小さく、パンチスルーが抑制され、高周波用途におけるスイッチング速度が向上される。
【００１９】
図１は、本発明に基づいて製造されたトレンチＤＭＯＳ構造体１を示す。このトレンチＤＭＯＳ構造体１は、ｎ＋基板３を備え、ｎ＋基板３上には、ｎ型不純物が低濃度にドープされたドープエピタキシャル層５が形成されている。ドープエピタキシャル層５内には、伝導性が逆の（ｏｐｐｏｓｉｔｅ ｃｏｎｄｕｃｔｉｖｉｔｙ）ボディ領域７が形成されている。ボディ領域７上には、ボディ領域７のほとんどを覆うように、ドープエピタキシャル層９が形成されており、このドープエピタキシャル層９は、ソースとして機能する。ドープエピタキシャル層５．９には、六角形の形状を有するトレンチ１１が形成されており、トレンチ１１は、このトレンチＤＭＯＳ構造体１の上面において開かれている。各トランジスタセルの一部を構成するトレンチ１１は、水平断面において六角形の形状を有するセル領域１３を画定する。セル領域１３内においては、ボディ領域７が盛り上がってトレンチＤＭＯＳ構造体１の上面に露出しており、これによりセル領域１３の表面における水平断面に露出パターン１５が形成されている。
【００２０】
図１に示すＭＯＳＦＥＴでは、垂直に配向された矩形のトレンチ内にゲートが設けられている。この構造は、トレンチ垂直ＤＭＯＳＦＥＴとも呼ばれる。「垂直」の名が付く理由は、ドレインが基板の底面側に設けられ、ソースからドレインへのチャネル電流が略垂直に流れるためである。このような構成により、電流路の屈曲又は湾曲、或は寄生電界効果構造（ｐａｒａｓｉｔｉｃ ｆｉｅｌｄ ｅｆｆｅｃｔ ｃｏｎｓｔｒｕｃｔｉｏｎｓ）に起因して高くなる抵抗値を最小化することができる。この素子は、先に拡散形成された逆の伝導性タイプを有するボディ領域の一部の上に形成されたエピタキシャル材料にソース領域が拡散形成されるため、二重拡散（ｄｏｕｂｌｙ ｄｉｆｆｕｓｅｄ：頭文字Ｄで示されている）ＭＯＳＦＥＴとも呼ばれる。この構造は、トレンチの側壁領域をゲートによる電流制御に使用し、これに伴って、実質的に垂直な電流を実現している。上述のように、この素子は、所定のシリコン断面面積を流れる電流を最大化すべきパワースイッチングトランジスタとして特に適している。
【００２１】
なお、セル領域１３が基本的なトランジスタ動作を行うためには、セル領域１３は必ずしも六角形の形状を有する必要はなく、いかなる多角形の形状を有していてもよい。なお、レイアウトの観点からは、セル領域１３の形状は、方形及び正六角形であることが望ましい。また、トランジスタセルは、図に示すような閉じたセル形状（ｃｌｏｓｅｄ−ｃｅｌｌ ｇｅｏｍｅｔｒｙ）ではなく、開いた又は縞状のセル形状を有していてもよい。セル形状の様々な具体例については、上述した参考文献にも開示されている。さらに、図１及び後述する図においては、基板と、基板上に形成されたドープ領域と、トレンチのみを示す。この構造に重ねられる絶縁層、ゲート構造、導電体による接続構造は、当業者に周知であり、図を簡潔にするために、これらの図では省略している。
【００２２】
図２Ａ〜図２Ｇは、図１に示すＤＭＯＳ素子を形成するための本発明に基づく製造方法の第１の具体例を説明する図である。まず、図２Ａに示すように、従来のｎ＋ドープ基板２３上にｎドープエピタキシャル層２１を成長させる。ｎドープエピタキシャル層２１は、通常３０Ｖの素子において、約５．５ミクロンの厚みに形成する。次に、注入及び拡散処理により、ｐボディ領域２５を形成する。ｐボディ２５の埋込みは、基板全体に亘って均一に行われるため、マスクは不要である。ｐボディ領域２５は、４０〜６０キロ電子ボルト（ＫＥＶ）において、吸収線量５．５×１０１３／ｃｍでホウ素を注入することにより形成される。
【００２３】
次に、図２Ｂに示すように、エピタキシャル層の表面を覆うマスク酸化層が形成される。このマスク酸化層は、周知の技術により露出及びパターン処理され、マスク部２７が残される。マスク部２７は、トレンチ２９の位置を画定するために使用され、トレンチ２９は、マスク部２７の開口部をリアクティブイオンエッチング法により、通常、１．５〜２．５ミクロンの深さまでドライエッチングすることにより形成される。
【００２４】
次に、図２Ｃに示すように、例えばバッファオキシドエッチ（ｂｕｆｆｅｒ ｏｘｉｄｅ ｅｔｃｈ）又はＨＦエッチによりマスク部２７が除去される。トレンチの形成は、パターン化されたトレンチマスクの除去以前に完了する。すなわち、パターン化されたトレンチマスクは、トレンチ形成処理においてキャップ又はバッファとして機能するので、ドーパント材料は、ｐボディから浸出しない。なお、上述した米国特許第５，０７２，２６６号に開示された手法では、防食酸化処理の前にトレンチマスクを除去するため、ドーパント材料がｐボディから浸出していた。このように、ドーパント材料がｐボディから浸出することを防ぐことにより、パンチスルーが軽減される。
【００２５】
マスク部２７を除去した後、この構造の表面全体にゲート酸化層３１が蒸着され、これによりゲート酸化層３１は、トレンチの側壁及びｐボディ２５の表面を覆う。この具体例では、ゲート酸化層３１の厚みを５００〜８００Åとしている。
【００２６】
次に、図２Ｄに示すように、ゲート酸化層３１の蒸着の後、不純物がドープされていないポリシリコン層３５が蒸着され、続いて不純物がドープされたポリシリコン層３７、すなわち通常２０Ω程度に抵抗値を下げるために塩化燐がドープされ、或はヒ素又は燐が注入された多結晶シリコンの層が形成される。不純物がドープされていないポリシリコン層３５は、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓｅｓ）フローの間、燐がゲート酸化層３１を透過することをブロックし、これによりドレイン／ソースパンチスルーを防止するバッファ層として機能する。次に、ＷＳｉ２又はＴｉＳｉ２等のポリサイド又はＴｉＷ又はＷ等の高融点金属の層（以下、ポリサイド層という。）３９が蒸着される。
【００２７】
次に、図２Ｅに示すように、不純物がドープされていないポリシリコン層３５、不純物がドープされたポリシリコン層３７及びポリサイド層３９がエッチングされ、これにより、ｐボディの表面に形成されているゲート酸化層３１の一部が露出される。次に、フォトレジストマスク処理により、マスク層４１のパターンを形成する。マスク層４１のパターンは、ｎソース領域４３を画定し、ｎソース領域４３は、後続するヒ素又は燐を用いた注入及び拡散処理により形成される。例えば、第１のソース領域は、通常、８０キロ電子ボルト（ＫＥＶ）において、８×１０１５〜１．２×１０１６／ｃｍ３の密度でヒ素を注入することにより形成される。この注入の後、ヒ素は、約０．５ミクロンの深さまで拡散される。マスク層４１は、ｎソース領域４３を形成した後に従来の手法で除去され、次に、図２Ｆに示すように、１以上のｐソース領域４５が注入形成される。
【００２８】
トレンチＤＭＯＳトランジスタは、構造体上にＢＰＳＧ層を形成及びパターン化して、ゲート電極の一部を構成するＢＰＳＧ領域を画定することにより完成する。ＢＰＳＧ領域は、コンタクトマスク及びエッチング処理によりパターン化され、続いて、図２Ｇに示すように、金属マスク及びエッチング処理により、Ｔｉ／ＴｉＮ層４８及びＡＬ／Ｓｉ／Ｃｕ層５０が形成される。さらに、基板の底面には、ドレインコンタクト層が形成される。最後に、パッドマスクを用いて、パッドコンタクトを形成する。
【００２９】
図３Ａ〜図３Ｂは、本発明に基づくＤＭＯＳ素子の製造方法の第２の具体例を説明する図である。この具体例では、図２Ａ〜図２Ｄに示す工程に基づいてトレンチＤＭＯＳが形成される。なお、ポリサイド又は高融点金属の層５１を不純物がドープされていないポリシリコン層５３、不純物がドープされたポリシリコン層５５及びゲート酸化層５６上に蒸着した後、トレンチ５９上にポリシリコンマスク５７が形成され、この構造体をエッチング処理して、マスクされていないポリシリコン層及びポリサイド層を除去する。これに続いて、図２Ｅ〜図２Ｇに示す工程と同様の工程によりＤＭＯＳトランジスタが形成され、図３Ｂに示す素子が完成する。この素子においては、ゲート層の部分６１がソース領域６３より高い位置に露出し、これにより、ドレインとゲート層の部分６１との間の距離がドレインとソースとの間の距離より長くなる。この結果、この素子のゲート抵抗は、特に浅いトレンチ素子の場合に低くなり、したがってより速いスイッチング速度が実現される。
【００３０】
図４Ａ〜図４Ｂは、本発明に基づくＤＭＯＳ素子の製造方法の第３の具体例を説明する図である。この具体例では、トレンチＤＭＯＳは、図３Ａ〜図３Ｂに示す素子の形成と略々同様な工程で形成されるが、この具体例における不純物がドープされたポリシリコン層６５は、トレンチ６７を満たすのに十分な厚みを有している。図３Ａ〜図３Ｂに示す素子と同様、完成した素子におけるゲート層の部分６９は、ソース領域７１より高い位置に露出し、これによりドレインとゲート層の部分７１との間の距離がドレインとソースとの間の距離より長くされている。この構造は、図３Ａ〜図３Ｂに示す構造と同様、特に浅いトレンチ素子において低いゲート抵抗を示し、速いスイッチング速度が実現される。
【００３１】
本発明に基づく手法では、ｎソース領域は、ゲート酸化処理の後に形成され、したがって、通常９００〜９５０℃のＢＰＳＧフロー温度サイクルに応じて、接合部の深さを非常に浅い状態に（例えば、０．２〜０．５μｍ）制御することができる。これにより、ドレイン／ソースパンチスルーを生じさせることなくｐボディ及びトレンチの深さを浅くでき、寄生容量を低減することができる。さらに、ＣＶＤポリサイド又は高融点金属蒸着処理の後には、高温処理が行われないため、ポリシリコンとポリサイド又は高融点金属との間に加わるストレスは小さく、また形成されるボイド（ｖｏｉｄ）も少なくなる。
【００３２】
本発明の様々な具体例において、２つの工程によりトレンチにポリシリコンを埋め込むことにより、パンチスルーを低減することができる。まず、第１の工程では、ゲート酸化層上に不純物がドープされていないポリシリコン層を蒸着し、トレンチの側壁を覆う。不純物がドープされていないポリシリコン層上には、不純物がドープされたポリシリコン層が蒸着される。通常、不純物がドープされたポリシリコン層は、不純物がドープされていないポリシリコンよりも厚く形成する。不純物がドープされたポリシリコン層の厚みと不純物がドープされていないポリシリコン層の厚みの比は、例えば７：１以上とし、全体の厚みを例えば８，０００Ａとするとよい。
【００３３】
不純物がドープされていないポリシリコン層は、ドーパント材料がゲート酸化層を介してｐボディに透過することを防止するバッファ層として機能する。これらの２つの工程は、トレンチマスクを除去する前にトレンチが形成された際、行ってもよい。これに代えて、２つの層の蒸着処理を単独で行ってパンチスルーを低減してもよい。すなわち、不純物がドープされていないポリシリコン層及び不純物がドープされたポリシリコン層は、トレンチの形成前に、トレンチマスクが取り除かれたときでも埋め込んでよい。
【００３４】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明は、上述の具体例とは様々な半導体領域の伝導性（ｃｏｎｄｕｃｔｉｖｉｔｉｅｓ）が逆のトレンチＤＭＯＳにも同様に適用することができる。
【００３５】
【発明の効果】
【図面の簡単な説明】
【図１】本発明に基づくトレンチＤＭＯＳトランジスタの一具体例を示す断面斜視図である。
【図２Ａ】本発明に基づくＤＭＯＳトランジスタの製造工程を説明する断面図である。
【図２Ｂ】本発明に基づくＤＭＯＳトランジスタの製造工程を説明する断面図である。
【図２Ｃ】本発明に基づくＤＭＯＳトランジスタの製造工程を説明する断面図である。
【図２Ｄ】本発明に基づくＤＭＯＳトランジスタの製造工程を説明する断面図である。
【図２Ｅ】本発明に基づくＤＭＯＳトランジスタの製造工程を説明する断面図である。
【図２Ｆ】本発明に基づくＤＭＯＳトランジスタの製造工程を説明する断面図である。
【図２Ｇ】本発明に基づくＤＭＯＳトランジスタの製造工程を説明する断面図である。
【図３Ａ】本発明に基づくＤＭＯＳトランジスタの製造工程を説明する断面図である。
【図３Ｂ】本発明に基づくＤＭＯＳトランジスタの製造工程を説明する断面図である。
【図４Ａ】本発明に基づくＤＭＯＳトランジスタの製造工程を説明する断面図である。
【図４Ｂ】本発明に基づくＤＭＯＳトランジスタの製造工程を説明する断面図である。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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