(57)【要約】【課題】薄膜トランジスタのアレーを有するプレートを製造する方法を提供すること。【解決手段】薄膜トランジスタを製造する方法には、薄膜トランジスタを規定するために複数の層（３，１３，１５，２３）を堆積し、かつパタニングし、この複数の層（２３）の１つを、高い精細度工程を用いてパタニングし、かつこの複数の層の他の層（３，１３，１５）を、低い精細度工程を用いてパタニングするステップが含まれる。特に、薄膜トランジスタのソースとドレインを規定している金属被覆層（２３）は、高い精細度工程を用いてパタニングすることができ、かつ他の層は、低い精細度工程によってパタニングすることができる。高い精細度工程を、フォトリソグラフィとし、かつ低い精細度工程を、印刷とすることが出来る。
2004519724.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタのアレーを有するプレートを製造する方法であって、
基板全体に延在する行導体を規定する層を、低い精細度による工程によって形成しかつパタニングするステップと、
薄膜トランジスタの前記チャンネル領域を形成するために、低い精細度による工程によって半導体領域を形成しかつパタニングし、前記半導体領域を、前記薄膜トランジスタの前記ゲートを形成する前記行導体の領域に垂直に位置合わせするステップと、
行導体を規定する前記層と前記半導体領域との間に、ゲート絶縁層を形成するステップと、
薄膜トランジスタの前記ソースと前記ドレインを、高い精細度工程を用いて規定するステップと、
を、任意の順序で含む方法。
【請求項２】
前記行導体が、薄膜トランジスタの前記アレーが形成される前記基板の前記領域において、実質的に均一の幅を有する、請求項１の方法。
【請求項３】
前記半導体領域が、前記行電極の完全に上または下に存在し、かつ、その長辺が、前記行電極と平行に延在する、実質的に長方形の形状となるように、パタニングすることを含む、請求項１または２の方法。
【請求項４】
前記高い精細度工程が、フォトリソグラフィである、前記請求項の何れかに記載の方法。
【請求項５】
前記低い精細度の方法が、印刷方式である、前記請求項の何れかに記載の方法。
【請求項６】
前記行導体が、行方向の印刷によって定められ、かつ前記半導体領域が、前記同じ行方向の印刷によって規定される、請求項５の方法。
【請求項７】
前記半導体領域が、低くドープされた半導体の下位層、および高くドープされた半導体の上位層から成るスタックであり、かつ前記方法が、高い精細度工程によってパタニングされた前記ソースと前記ドレインの金属被覆をマスクとして使用して、前記上位層をエッチバックするステップを含む、前記請求項の何れかに記載の方法。
【請求項８】
薄膜トランジスタのアレーを有するプレートを製造する方法であって、
前記薄膜トランジスタを規定するために、複数の層を堆積し、かつパタニングすることを含み、
前記複数の層の１層が、高い精細度工程を用いてパタニングされ、かつ前記複数の層の他の層が、低い精細度工程を用いてパタニングされる方法。
【請求項９】
低い精細度工程でパタニングされる前記層の１層が、薄膜トランジスタの前記アレーの全体に、実質的に一定の幅を有して延在する複数の行電極を規定する行電極の層であり、
前記薄膜トランジスタが、前記行電極に対して垂直に位置決めされた状態で形成され、かつ
前記薄膜トランジスタの前記ソースと前記ドレインを規定する層が、前記高い精細度工程によってパタニングされる、請求項８の方法。
【請求項１０】
液晶ディスプレイのアクティブ・プレートを形成するために、画素電極を規定する層を低い精細度工程によって形成し、かつパタニングするステップをさらに有する、前記請求項の何れかに記載の方法。
【請求項１１】
アクティブマトリクスＬＣＤディスプレイを製造する方法であって、請求項１０の方法を使用することによってアクティブ・プレートを製造し、パッシブ・プレートを設け、かつ前記アクティブ・プレートと前記パッシブ・プレートとの間に液晶をはさむことを含む方法。
【請求項１２】
薄膜トランジスタのアレーを含むプレートであって、
基板と、
前記基板の全体に、実質的に均一な幅を有して延在する行導体と、
前記行導体の上のゲート絶縁物と、
前記行導体の各部に沿って、かつその上に位置決めされた、実質的に長方形の形状の半導体領域であって、薄膜トランジスタの前記チャンネルおよび前記行導体が、前記薄膜トランジスタの前記ゲートを形成する前記半導体領域の下に形成されている半導体領域と、
前記薄膜トランジスタの前記ソースと前記ドレインを規定する金属被覆と、
を有するプレート。
【請求項１３】
前記行導体と前記半導体領域が、印刷法によって規定される、請求項１２のプレート。
【請求項１４】
前記薄膜トランジスタの前記ソースと前記ドレインの１つに接続された画素電極をさらに有する、請求項１２のプレート。
【請求項１５】
請求項１４のプレート、パッシブ・プレート、および前記アクティブ・プレートと前記パッシブ・プレートとの間にはさまれた液晶、を有するアクティブ・マトリックス液晶ディスプレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ、および、特に、多数の薄膜トランジスタを含む素子の製造方法に関する。
【０００２】
【従来の技術】
薄膜トランジスタ （ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ （ＴＦＴ）） は、多くの用途で広く使用されている。薄膜トランジスタ技術の特に重要な用途は、アクティブ・マトリックス液晶ディスプレイの分野にある。しかしながら、これが唯一の用途ではない。すなわち、他の実例としては、各フォトダイオードが、対応する薄膜スイッチング・トランジスタに接続されているホトダイオード・アレイを含む、Ｘ線検出器の分野が挙げられる。
【０００３】
アクティブ・マトリックス液晶ディスプレイのアクティブ・プレート  上の典型的なＴＦＴが、図５に図示されている。ゲート５１は、行電極５３から横方向に延在し、半導体領域５５は、ゲート拡張部に設けられ、かつソース５７とドレイン５９は、半導体領域上で金属被覆されている。このソースとドレインの一方は、列電極６１に接続されていて、かつ、他方は、通常透明なインジウム錫酸化物 （ＩＴＯ）からなるピクセル電極６５に接続されている。ソース、ゲートおよびドレイン、並びに半導体領域が、薄膜トランジスタ６３を規定する。
【０００４】
薄膜トランジスタのアレーを作るための、例えば、アクティブ・マトリックス液晶ディスプレイ （ＡＭＬＣＤ） を作るための、現在の最新の技術工程には、材料をシート形状に堆積させ、次いで、この材料をパタニングするためにフォトリソグラフィとエッチングを使用することが含まれる。４つのマスク・ステップによる工程もいくつか提案されているが、ＴＦＴ設計には、５つのマスク・ステップを用いることが、一般的である。材料層を堆積し、各材料層のフォトレジストを規定し、次いで各材料層の通常９５％をエッチングまたは現像により除去する必要があるため、可能な費用節約には限りがある。さらに、使用される高性能なパタニング用ツールは、資本原価が高く、処理能力は限られ、かつ高価なフォトレジストと現像液を、大量に使用する。
【０００５】
この代替手段として、従来のフォトリソグラフィの工程におけるフォトレジストのコーティング、露光、現像、およびベーキングの代わりに、レジストを所望のパターンで直接印刷することが、提案されてきた。これは、従来のフォトリソグラフィ工程と比べて、処理能力を向上し、資本原価を減らし、かつ材料原価を下げることによって、コストを節約することになろう。提案されたさらに革新的な選択肢は、必要な材料、またはその材料の先駆物質を直接印刷することで、これにより、ブランケット・デポジション、レジスト・ストリッピング、およびエッチング工程も除去される。
【０００６】
残念ながら、印刷工程は、従来のフォトリソグラフィに比較して、解像度と位置合わせの精度が乏しい。典型的な印刷解像度は、１０μｍのオーダーであり、かつ位置合わせの精度は、オフセット印刷技術の場合、１０μｍのオーダーである。これらは、ＡＭＬＣＤ用の従来のフォトリソグラフィを使用して達成された、４μｍの解像度、および１．５μｍの位置合わせ精度に比べて、不利である。従来のＡＭＬＣＤアクティブ・プレート上の従来の薄膜トランジスタ （ＴＦＴ） の設計を、印刷の設計ルールに拡大しても、結果として生ずるＴＦＴは、寄生容量が高すぎて、十分な性能をもたらさないであろう。
【０００７】
第２の問題は、グラビア−オフセット印刷などの印刷工程、および他の形態の印刷の場合、フィーチャーのトレーリングエッジ （ｔｒａｉｌｉｎｇ ｅｄｇｅ） から、材料のヘアまたはテールが残存する傾向がある点である。これらによって、ＴＦＴでの短絡、およびＡＭＬＣＤでの他の障害が発生する可能性がある。従来のＡＭＬＣＤ ＴＦＴおよびピクセルの設計では、ゲートは行ラインからの突出部によって規定され、ＴＦＴは、各ピクセルの隅に配置されている。グラビア−オフセットなどの印刷技術を使用すると、ヘアにより、ゲートからピクセルへの変化する容量結合のような、望ましくない特徴が発生し、これは、フリッカのようなディスプレイ効果を発生させる。
【０００８】
ＴＦＴの印刷に関する問題に対する部分的な解決法が、「ＬＣＤをＴＶに適用するための非常に簡素なａ−Ｓｉ ＴＦＴの成形加工 （Ｖｅｒｙ Ｓｉｍｐｌｅ ａ−Ｓｉ ＴＦＴ Ｆａｂｒｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓ ｆｏｒ ＬＣＤ−ＴＶ Ａｐｐｌｉｃａｔｉｏｎ） 」（非結晶性固体ジャーナル （Ｊ． Ｎｏｎ−Ｃｒｙｓｔ． Ｓｏｌｉｄｓ）、著者Ｍ． ｌｅ Ｃｏｎｔｅｌｌｅｃ外、９７及び９８巻、２９７〜３００頁、１９８７年）に提案されている。この著者らは、設計が、２枚のマスク層の間の位置合せが正しくないことにも耐えるような、ＴＦＴの設計とその関連工程を提案している。しかしながら、この提案された工程には、いくつかの不利な点がある。列電極は、ディスプレイの大きさを制限することになる、電気抵抗率の高いインジウム‐スズ酸化物 （ＩＴＯ） からできている。この提案された２枚のマスクによるトップゲート型構造 （ｔｗｏ−ｍａｓｋ ｔｏｐ ｇａｔｅｄ ｓｔｒｕｃｔｕｒｅ）の場合、行電極に高い寄生容量が生じる結果になり、これも表示サイズを制限する。半導体層は、透過性ＡＭＬＣＤ内で露光されるため、追加の光遮蔽層を使用しない限り、許容出来ないリーク電流が発生するであろう。
【０００９】
２枚のマスクによるトップゲート型構造より、業界標準となっているボトムゲート型構造を用いる方が好ましいであろう。ｌｅ Ｃｏｎｔｅｌｌｅｃらの設計の基本レイアウトは、より多くの枚数のマスクを用いれば、ボトムゲート型プロセスに変換することは出来よう。しかしながら、印刷技術の方が解像度が粗いことを考慮すると、結果として生ずるＴＦＴは、寄生容量が高く成りすぎるので、ＡＭＬＣＤに良好な性能をもたらことは出来ないであろう。
【００１０】
パタニングに印刷を用いた素子の製造については、外にも提案がいくつか発表されている。
【００１１】
例えば、カネコ・エイジは、「非常に大きな領域のＴＦＴ−ＬＣＤのための新規な成形加工技術 （Ａ ｎｅｗ ｆａｂｒｉｃａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｖｅｒｙ−ｌａｒｇｅ−ａｒｅａ ＴＦＴ−ＬＣＤｓ）」（Ｄｉｓｐｌａｙ、第１４巻、第２号、１９９３年）において、全てが印刷によるアクティブ・マトリックス・ディスプレイの製造工程を、説明している。同様に、Ｙ． ミカミらも、「大領域トランジスタ回路の生成加工のための、光学マスク位置合わせ装置を使用しない新規なパタニング工程の考え方 （Ａ Ｎｅｗ Ｐａｔｔｅｒｎｉｎｇ Ｐｒｏｃｅｓｓ Ｃｏｎｃｅｐｔ ｆｏｒ Ｌａｒｇｅ−Ａｒｅａ Ｔｒａｎｓｉｓｔｏｒ Ｃｉｒｃｕｉｔ Ｆａｂｒｉｃａｔｉｏｎ Ｗｉｔｈｏｕｔ Ｕｓｉｎｇ ａｎ Ｏｐｔｉｃａｌ Ｍａｓｋ Ａｌｉｇｎｅｒ） 」（電子素子に関するＩＥＥＥ論文集、第４１巻、第３番、１９９４年３月）において、全てが印刷によるＴＦＴ ＬＣＤを、説明している。
【００１２】
しかしながら、これらの刊行物は、過度の寄生容量の問題、または印刷領域から延在する材料の「テール」により発生する可能性がある短絡についての問題の解決法を、開示していない。
【００１３】
したがって、薄膜トランジスタの改良された製造方法、およびＡＭＬＣＤなどの薄膜トランジスタを含む素子の必要性は、依然として存在する。
【００１４】
【課題を解決するための手段】
本発明の第１の態様によって、
低い精細度工程によって、基板全体に延在する行導体を規定する層を形成し、かつパタニングするステップと、
薄膜トランジスタのチャンネル領域を形成するために、低い精細度工程によって半導体領域を形成し、かつパタニングし、この半導体領域が、行導体の領域に対して垂直に位置合わせされており、この領域が薄膜トランジスタのゲートを形成するステップ、すなわち、
行導体を規定する層と半導体領域との間に、ゲート絶縁層を形成するステップと、
高い精細度工程を用いて、薄膜トランジスタのソースとドレインを堆積し、かつパタニングするステップと、
を含む、薄膜トランジスタのアレーを有するプレートを製造する方法、が提供される。
【００１５】
この方法によるプレートの形成においては、高い精細度（解像度）の工程により規定する必要がある層は、ソースとドレインを規定している１層のみである。この層は、チャンネル長を定義する。他の層は、低い精細度工程、例えば、印刷によって、パタニングすることができる。こうして、この方法によれば、より経済的にプレートを製造することができる。
【００１６】
本発明の実施例では、低い精細度工程と高い精細度工程に対し、必要な解像度に応じて、いくつかの異なる工程を用いることができる。当業者には理解されるように、フォトリソグラフィは、特に有用な高い精細度工程である。高い精細度に対しては、投影フォトリソグラフィを用いることができる。この代替手段として、近接アライナー （ｐｒｏｘｉｍｉｔｙ ａｌｉｇｎｅｒ） を使用して、フォトリソグラフィを実行することができる。これは、十分、約７μｍのチャンネル長の精度を規定することが出来る。
【００１７】
低い精細度による工程は、近接アライナ機構などによる低解像度のフォトリソグラフィ工程、あるいは、これに代えて、グラビア−オフセット印刷などの印刷工程でよい。
【００１８】
層をパタニングするために印刷を用いる場合は、印刷工程により層を直接印刷してもよい。これにより、材料の無駄を防止することが出来る。
【００１９】
行導体は、薄膜トランジスタが形成される基板の領域全体で、実質的に均一な幅を有することができる。この半導体領域は、行に対して実質的に平行な長軸を有して延在する、実質的に長方形の形とすることができる。この相対的に単純な形状によって、半導体領域は、負の効果を生じるトレーリングヘア （ｔｒａｉｌｉｎｇ ｈａｉｒｓ） がない状態で、印刷することができる。
【００２０】
この方法は、アクティブ・マトリックス液晶ディスプレイ （ＡＭＬＣＤ） 用のアクティブプレートの製造に、適用することができる。したがって、この方法には、さらに、低い解像度の工程を用いた、画素電極の形成とパタニングを含めることができる。
【００２１】
ソース電極は、ドレイン電極の片側に形成することができ、かつフィンガー電極は、ドレイン電極の周りから、ドレイン電極の反対側まで延在させることができる。これによって、ドレイン電極の両側に一対のソース電極を効果的に配置できるようになり、位置合わせ公差が向上する。副次的な利点は、この配置が、所望の有効アスペクト比の達成を可能にすることである。
【００２２】
代替の印刷技術を使用することもできるが、印刷は、グラビア−オフセット印刷などの、いかなる適切な印刷工程を使用して実行することも可能である。
【００２３】
行導体は、行方向に印刷することができ、かつ半導体領域も、同じ行方向に印刷することができる。
【００２４】
ピクセル電極は、行方向に対して実質的に垂直な方向に印刷することができる。この構造は、ピクセル電極と、印刷工程からのトレールするテールまたはヘアの長さより長い行導体との間に、１０μｍのオーダーの隙間を有していても良い。
【００２５】
これらの方法によって、印刷領域からの痕跡が残るいかなるテールまたはヘアの影響を、最小化することができる。
【００２６】
この方法は、ゲートとして作用する行電極が、ＴＦＴのチャンネルとして作用する半導体の下に形成されるボトムゲート型構造のＴＦＴの製造に使用することができる。この場合、高い精細度工程は、半導体層上にソースとドレインに対する金属被膜を形成するために、用いることができる。
【００２７】
半導体領域は、低くドープされた半導体の下位層、および高くドープされた半導体の上位層から成るスタックとしても良い。この方法には、ソースとドレインの金属被膜をマスクとして使用することにより、この上位層をエッチバックするステップを含ませても良い。
【００２８】
本発明は、上述の特定の層とパタニングのステップに限定されるものではない。したがって、本発明の第２の態様は、薄膜トランジスタを規定する、複数の層の堆積とパタニングを含み、複数の層の１層が、高い精細度工程を用いてパタニングされ、かつ、この複数の層の他の層が、低い精細度工程を用いてパタニングされる薄膜トランジスタのアレーを有するプレートを製造する方法を提供する。
【００２９】
一般に、層のパタニングは、低い解像度よりも高い解像度で行う方が、費用がかかる。したがって、薄膜トランジスタの１層のみを、高い解像度でパタニングすることによって、素子の製造費用を最小化することができる。高い精細度の層は、フォトリソグラフィを使用してパタニングすることができ、かつ、低い精細度の層は、印刷によってパタニングすることができる。
【００３０】
低い精細度工程によってパタニングされる層のうちの１層は、実質的に一定の幅を有する、薄膜トランジスタのアレー全体に延在する複数の行電極を規定する行電極層としても良い。ここで、この薄膜トランジスタは、行電極に対して垂直に位置合わせされた状態で形成され、薄膜トランジスタのソースとドレインを規定する層は、高い精細度工程によりパタニングされる。
【００３１】
本発明は、
基板全体に延在している行導体を規定する層を、低い精細度工程によって、形成し、かつパタニングするステップと、
行導体の領域上にゲート絶縁層を形成するステップと、
半導体領域下の行導体の領域がゲートとして作用するように、半導体領域を低い精細度工程によってゲート絶縁層上に形成し、かつパタニングして、薄膜トランジスタのチャンネル領域を形成するステップ、すなわち、薄膜トランジスタのソースとドレインを規定するために、高い精細度工程によって金属被覆層を堆積し、かつパタニングするステップと、低い精細度工程によってピクセル電極を堆積し、かつパタニングするステップと、
を含む、特に液晶ディスプレイのアクティブ・プレートの製造に、適している。
【００３２】
本発明は、上記の方法、すなわち、パッシブ・プレートを設け、かつ液晶をアクティブ・プレートとパッシブ・プレートとの間にはさむことを用いたアクティブ・プレートの製造を含む、アクティブ・マトリックスＬＣＤディスプレイを製造する方法、にも関する。
【００３３】
別の態様では、本発明は、上述の方法を用いて製造される、液晶ディスプレイのアクティブ・プレートに関する。このアクティブ・プレートは、
基板と、
基板全体に延在する行導体と、
薄膜トランジスタのチャンネル領域を形成している行導体の一部の全体に延在する半導体領域と、
薄膜トランジスタのソースとドレインを規定する金属被覆層、かつソースとドレインのうちの１つに接続されたカラム導体と、
薄膜トランジスタの他のドレインとソースに結合したピクセル電極と、
を有する、アクティブ・マトリックス液晶素子用のアクティブ・プレートを有することができる。
【００３４】
本発明は、このようなアクティブ・プレート、パッシブ・プレート、および液晶を、アクティブ・プレートとパッシブ・プレートとの間にはさんだものを含む、アクティブ・マトリックス液晶ディスプレイにも関する。
【００３５】
【発明を実施するための形態】
次に、添付の図面を参照しながら、本発明の具体的な実施例を、単なる具体例として説明する。
【００３６】
図は、線図的にしか描かれておらず、かつ正しい比例関係のもとに描かれていないことは、理解されるであろう。同一または類似の部分には、図の全体に渡って、同じ参照番号が使われている。
【００３７】
次に、図１と図２を参照して、本発明による、薄膜素子を製造するための例示的な方法を説明する。この例では、素子は、アクティブ・マトリックス液晶ディスプレイのアクティブ・プレートである。
【００３８】
最初に、図１（ａ）（ｉ）と（ｉｉ）に示されるように、基板１が設けられる。基板は、実質的に平坦な上側表面２を有する、ガラスなどの透明な材料からなる。
【００３９】
第１の金属被覆層３が、基板１の表面２に印刷される。金属被覆層３は、基板全体に延在する複数の行電極５、および行電極に並列して、同様に基板全体に延在する複数の蓄積キャパシタ・ライン７を規定する。理解を容易にするために、図１（ａ）〜（ｅ）には、１つの行電極５と１つの蓄積キャパシタ・ライン７しか示されていないが、完全な素子を示す図３に図示されているように、実際には、いくつかの行電極５、および蓄積キャパシタ・ライン７が、設けられている。
【００４０】
第１の金属被覆層３は、一回のオフセット印刷動作により、行電極５に平行の行方向９に基板全体に印刷される。行電極５もキャパシタ・ライン７も、ディスプレイに使用されるアレー領域では、その幅は、実質的に一定である。行電極５とキャパシタ・ライン７の終端で発生する、いかなるテール１１も、ディスプレイの領域の外側で発生するため、ほとんど影響を与えない。
【００４１】
次に、窒化シリコンのゲート誘電体層１３が、基板（図１（ｂ）（ｉ）と（ｉｉ））全体に形成される。次に、半導体島１５が、基板上に形成される。これらの島は、真性アモーファス・シリコン （ｉ ａ−Ｓｉ：Ｈ） の層１７、かつ、次に、ドープされたアモーファス・シリコン （ｎ＋ ａ−Ｓｉ：Ｈ） の層１９を堆積することによって、形成される。各層は、同じ形状のマスクを使用して、印刷される。半導体島は、行電極の上に配置され、かつその長辺が、行電極５に平行である長方形の形状をしている。印刷は、行方向９に行われる。半導体島の下の行電極５の領域１６は、ゲート電極として働く。
【００４２】
次のステップは、更なる金属被覆層２３（図１（ｃ）（ｉ）と（ｉｉ））を設けることである。これは、基板の全体に堆積され、次で、従来のフォトリソグラフィを使用して、パタニングされる。この金属被覆層は、行電極５に対して垂直方向に基板を横切って延在する列電極２５と、ドレイン電極２７と、列電極２５から、各々のドレインの周りでかつ個々の電極半導体島１５に戻って横切るように延在するフィンガー２９とを形成する。半導体島１５の領域内のドレイン電極２７、フィンガー２９、および列電極２５は、行方向９に垂直に島を横切って延在する。列電極２５とフィンガー２９は、ドレイン電極２７の両側で、相互に接続されたソース電極を形成する。
【００４３】
半導体島１５の形成に印刷工程を用いた結果、そのトレーリングエッジ８の位置は、正確に制御または規定することができない。したがって、フィンガー２９が存在しないと、ＴＦＴのゲート‐ドレイン容量は、良好に規定することは出来ないであろう。これは、ＡＭＬＣＤのアクティブ・プレート全体におけるＴＦＴの非均一な性能をもたらすことになろう。この問題に対処するために、半導体島の部分がそれを越えて後縁８まで延在するように、フィンガー２９は、列電極２５に接続される。島のリーディングエッジ６の位置をより良好に規定することができるが、半導体島を逆方向に印刷しても、フィンガーは同じ機能を満たすことは、理解されるであろう。
【００４４】
状況によっては、ドレイン電極の両側にソース電極を設けることによって、付加的な利点が得られる。これにより、例えば、チャンネル幅が効果的に二倍になり、その結果素子のオン抵抗が低下する。
【００４５】
金属被覆層２３は、ゲート誘電体１３が、上部電極３１と蓄積キャパシタ・ライン７との間のキャパシタ誘電体として働く、蓄積キャパシタ３２の上部電極３１を形成するためにも用いられる。
【００４６】
金属被覆層２３は、次に、ドープされたアモーファスシリコン層１９を、金属被覆層の下を除いてエッチング除去する、バック・チャンネル・エッチング・ステップを実行するための、腐食マスクとして使用される。これによって、薄膜トランジスタのチャンネル２４を形成する、真性アモルファスシリコン層１７が、残される。半導体島の下の行電極５の領域１６は、薄膜トランジスタのゲートを形成する。
【００４７】
このようにして、薄膜トランジスタのチャンネル長は、低い精細度の印刷手段の代わりに、フォトリソグラフィの高い精細度のパタニング方法によって、規定される。層の構成、かつ、特に半導体島と行電極の単純な形状は、半導体島と行電極の精細度の不正確さが、従来の配列構造の場合よりも重大でないことを意味する。
【００４８】
次に、不活性化層３３が、基板の全体を覆って形成される（図１（ｄ）（ｉ）と（ｉｉ））。コンタクトホール・マスク３４が、次に印刷され、かつキャパシタの上部電極３１、およびドレイン２７の上方で、バイア３５をエッチングするために、使用される。不活性化層は、窒化シリコンである。ポリマー材料などの他の材料を使用することもできる。周知のように、コンタクトホール・マスクは、次に除去される。
【００４９】
次に、インジウム錫酸化物 （ＩＴＯ） のピクセル電極３７が、アクティブ・プレート（図１（ｅ）（ｉ）、および（ｉｉ））を完成するために、不活性化層全体に印刷される。印刷方向３８は、行方向に対して垂直である。ピクセル電極と隣接した電極間との隙間は十分であるため、ピクセル電極からトレールするヘア４０は、隣接した行電極５に重なり合わない。図２は、完成したアクティブ・プレートの一部の平面図を示し、個々のピクセルのアレーを示す。
【００５０】
液晶ディスプレイは、上述したように、パッシブ・プレート４３を設け、かつ液晶４５を、当業者に公知でかつ図３に示されている態様で、アクティブ・プレートとパッシブ・プレートとの間にはさむことによって、アクティブ・プレート４１から形成することができる。
【００５１】
この実施例における層の構成によると、１種類の高解像度のパタニングのステップしか使用しないＴＦＴが得られる。これ以外のステップは、低い解像度のパタニングのステップを使用して、実行される。正確であることが必要な唯一のパラメータは、チャンネル長であり、かつ、これは、ソースとドレイン金属被覆層をパタニングするステップによって、規定される。
【００５２】
本発明による方法は、特に、対角線が２０インチ以上の画面サイズを有する液晶ＴＶのような、ピクセル・サイズが大きいＡＭＬＣＤの製造に適している。このように大きなディスプレイの場合、ピクセル・サイズは、相対的に大きくなる。すなわち、例えば、２５インチ画面の場合、ＶＧＡディスプレイは、２６５×７９５μｍのピクセル・サイズを有する。大きなピクセルの場合、必要な、幅を縦により除して表されるチャンネル・アスペクト比も、大きくなる。このように、チャンネルの幅は、相対的に粗い精細度の印刷工程によって規定し、かつ、長さは、より細かい精細度工程によって規定することができる。チャンネル長、すなわち、ソースとドレインの間の距離は、ソースとドレインを含む金属被覆層を規定するステップによって規定される。このような大きいピクセル素子の場合、必要なチャンネル長は、５〜１０μｍのオーダーである。
【００５３】
しかしながら、本発明は、このような大画面に限られるわけではない。確かに、本発明は、印刷に適した寸法の薄膜トランジスタを有する如何なるデバイスにも、適している。たとえば、本発明は、小画面に、または、フォトダイオードとそれに対応するスイッチングトランジスタのアレーを有する型のＸ線検出器のような薄膜トランジスタのアレーを有する他の装置に、適用することができる。
【００５４】
本実施例の場合、半導体領域は、実質的に均一の幅を有して基板全体に延在する行導体の一部に、垂直方向で、位置合わせされた単純な長方形の形状となるように形成する。これに対し、従来の構成では、スプールは、ゲートを形成するために、行導体の横方向に延在し、かつ半導体領域は、スプールの上に形成される。この実施例で使用される方法は、半導体領域のパタニング工程に必要な解像度を減少させる。半導体領域から延在するいかなるテールまたはヘアも、行導体の上にしか存在せず、ＴＦＴの領域には存在しないため、変動するピクセル容量、短絡などの望ましくない効果による危険性は減少する。
【００５５】
本発明による方法の第２の実施例の場合、この方法は、高解像度のパタニングのステップとして、ミクロ接触プリントがフォトリソグラフィに代わる点を除き、上記と同じステップを使用する。ミクロ接触プリントは、とりわけ、「ソフト・リソグラフィー （Ｓｏｆｔ Ｌｉｔｈｏｇｒａｐｈｙ） 」という表題の論評記事（著者Ｙｏｕｎａｎ Ｘｉａ及びＧｅｏｒｇｅ Ｍ Ｗｈｉｔｅｓｉｄｅｓ、応用化学国際版（Ａｎｇｅｗａｎｄｔｅ Ｃｈｅｍｉｅ  Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｄｉｔｉｏｎ）にて刊行、１９９８年、第３７巻、５５０〜５７５ページ）に説明されており、これは、参照文献として本願明細書に取り込まれている。
【００５６】
ミクロ接触プリントによって金属被覆層をパタニングするために、必要なパターンを有するエラストマ・スタンプが、自己集合分子を含んだ「インク」分子によって、基板全体の上のソース／ドレイン金属被覆層２３全体に、「インキング」される。自己集合分子は、ソース・ドレイン金属被覆層２３と上部の半導体層１９を前述したようにエッチング除去するエッチングマスクとして使用される構造体を形成する。ミクロ接触プリントと互換性がある適切なエッチング液は、当業者に知られており、上述の論評記事でも、多数記載されている。エラストマ・スタンプは、プレーナ、ローラとすることが出来るし、これに代えて、「インク」をスタンプから基板に移すために、ローラを使用してもよい。
【００５７】
プレートを製造する方法の第３の実施例の場合、この方法は、低い精細度工程によって層をパタニングする方法が異なる点を除き、上述の方法と同一である。この方法を、図４ （ａ）〜（ｃ） を参照して、説明する。
【００５８】
第１の金属被覆層、半導体島、および画素電極を直接印刷する代わりに、これらの層を、基板１全体の上に材料７１を堆積させることによって、パタニングする（図４（ａ））。次に、レジスト７３を、グラビア−オフセットによって、材料７１が必要な箇所に印刷する（図４（ｂ））。エッチング液により、材料７１のレジストが存在しない箇所をエッチング除去し、次いで、例えば、デバイスをレジスト（図４（ｃ））用の溶媒に浸漬することによって、レジストを除去する。
【００５９】
この実施例の変更態様では、レジストを堆積させるために、異なる印刷工程を用いることができる。
【００６０】
特定の実施例を参照して本発明を説明してきたが、当業者は、いくつかの変形例が可能であることを認識するであろう。本発明は、ＡＭＬＣＤの分野に適用できるのみならず、他の大領域の電子デバイス （ｌａｒｇｅ ａｒｅａ ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅｓ （ＬＡＥ）） のように、特に、薄膜デバイスのアレーが必要となる他の領域にも、適用することができる。本発明の方法が適切となり得る実施用途は、大きな画像センサ、例えば、産業用Ｘ線検出器の製造である。
【００６１】
ここで説明した実施例の詳細事項に対して、更なる変更を行うことができる。例えば、基板は不透明でもよいし、かつプレートは光を反射してもよい。この場合、画素電極は、透明である必要はない。
【００６２】
更なる変更態様では、基板を層の材料で覆い、この材料の上にレジスト・パターンを印刷し、かつ層をパタニングする必要がない個所の材料をエッチング除去することによって、層のいくつか、または全てを形成することができる。印刷されたレジストを使用することによって、フォトリソグラフィ技術によるフォトレジスト処理が不要となる。このようにして、使用する層を直接印刷する必要がない、パタニングのための低コスト印刷技術を使用することができる。
【００６３】
本発明は、上述したような、ボトムゲート型構造の構造体の製造に制限されるわけではなく、ボトムゲート型構造の構造体の製造にも適用することができる。当業者が認識するように、層の順序が、製造ステップの順序を決定する。例えば、ボトムゲート型構造の構造体の場合、ゲートを形成する行電極を堆積し、かつパタニングし、これにゲート絶縁層を続け、これに半導体領域を続け、次にソースとドレインの金属被膜を続ける。逆にいえば、トップゲート型構造の構造体を形成するためには、ゲートを規定する行電極は、半導体層、ソースとドレインの金属被覆、およびゲート絶縁物を堆積した後に、規定することができる。
【００６４】
ここで説明し実施例においては、フォトリソグラフィを、高い解像度の工程として、かつ印刷を低い解像度の工程として用いている。しかしながら、本発明は、他の工程の組にも適用することができる。たとえば、層の大半に対して使用される低い解像度の工程は、接点アライナ機構などによる、低い解像度のフォトリソグラフィであり、かつ高い解像度の工程では、投影アライナが使用される。これに代えて、高い解像度の工程として接点アライナ機構を使用し、低い解像度プロセスとして印刷を使用することもできる。
【００６５】
さらに、工程の数を２つに制限する必要はない。例えば、１つの低い精細度工程を用いて１つの層をパタニングし、かつ異なる低い精細度工程を用いて他の層を処理すると、便利な場合がある。本発明は、様々な半導体技術に応用することができる。ここで説明したアモルファスシリコン層は、いくつかの半導体タイプのいずれによっても、置き換えることができる。実例には、ポリシリコン、有機半導体、ＣｄＴｅなどのＩＩ−ＶＩ族半導体、ガリウム砒素などのＩＩＩ−Ｖ族半導体などが含まれる。
【図面の簡単な説明】
【図１−１】図１（ａ）（ｉ）〜１（ｅ）（ｉ）は、本発明による、ＡＭＬＣＤのアクティブ・プレートの製造ステップを上面図で示す。
【図１−２】図１（ａ）（ｉｉ）〜１（ｅ）（ｉｉ）は、それぞれ、線ＡＡ、ＢＢ、ＣＣ、ＤＤ、およびＥＥに沿った、図（１）（ａ）（ｉ）〜１（ｅ）（ｉ）の断面の側面図を示す。
【図２】本発明によるアクティブ・プレートの略図の上面図を示す。
【図３】本発明によって作られるＡＭＬＣＤを示す。
【図４】図４ （ａ）〜４（ｃ） は、本発明による、代替の製造方法を示す。
【図５】従来技術によるＡＭＬＣＤの構造を示す。
【符号の説明】
１…基板
２…表面
３…金属被覆層
５…行電極
６…リーディングエッジ
７ …蓄積キャパシタ・ライン
８ …トレーリングエッジ
９ …行方向
１１…テール
１３…ゲート誘電体
１５…半導体島
１６…行電極の領域
１７…固有アモーファス・シリコンの層
１９…ドープされたアモーファス・シリコンの層
２３…金属被覆層
２４…チャンネル
２５…列電極
２７…ドレイン電極
２９…フィンガー
３１…キャパシタの上部電極
３２…蓄積キャパシタ
３３…不活性化層
３４…コンタクトホール・マスク
３５…バイア
３７…ピクセル電極
３８…印刷方向
４０…ヘア
４１…アクティブ・プレート
４３…パッシブ・プレート
４５…液晶
５１…ゲート
５３…行電極
５５…半導体領域
５７…ソース
５９…ドレイン
６１…列電極
６３…薄膜トランジスタ
６５…ピクセル電極
７１…材料
７３…レジスト
【図１−１】
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【図１−２】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際公開パンフレット】
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【国際調査報告】
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