(57)【要約】一実施例では、不揮発性メモリ装置の１ブロックを読み取るとともに不揮発性メモリ装置の別のブロックへの書き込みを行なう方法および装置が開示される。
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【特許請求の範囲】
【請求項１】
第１ブロックおよび第２ブロックを含み、他のブロックに書き込んでいる間に各ブロックを読み込むことが可能であるメモリ、
から構成されることを特徴とする不揮発性メモリ装置。
【請求項２】
第１行デコーダおよび第２行デコーダを含み、各行デコーダは対応するブロックと関連付けられる、
ことを特徴とする請求項１記載の不揮発性メモリ装置。
【請求項３】
前記メモリに関連するグローバル列デコーダをさらに含むことを特徴とする請求項１記載の不揮発性メモリ装置。
【請求項４】
前記グローバル列デコーダおよび各ブロックに関連する１組の読み取りグローバル列ラインをさらに含むことを特徴とする請求項３記載の不揮発性メモリ装置。
【請求項５】
前記グローバル列デコーダおよび各ブロックに関連する１組の書き込みグローバル列ラインをさらに含むことを特徴とする請求項４記載の不揮発性メモリ装置。
【請求項６】
第１ローカル列デコーダおよび第２ローカル列デコーダを含み、各ローカル行デコーダは対応するブロックと関連付けられる、
ことを特徴とする請求項５記載の不揮発性メモリ装置。
【請求項７】
第１ローカル列イネーブル回路および第２ローカル列イネーブル回路を含み、各ローカル列イネーブル回路は対応するローカル列デコーダと関連付けられる、
ことを特徴とする請求項６記載の不揮発性メモリ装置。
【請求項８】
列読み取り信号は、前記グローバル列デコーダから、列読み取りアドレス信号の読み取りを可能にする対応するローカル列デコーダを通って、前記第１ブロックへ送られることを特徴とする請求項７記載の不揮発性メモリ装置。
【請求項９】
列書き込み信号は、前記グローバル列デコーダから、列書き込み信号の読み取りを可能にする対応するローカル列デコーダを通って、前記第２ブロックへ送られ、前記グローバル列デコーダが読み取りモードおよび書き込みモードに同時に存在することを特徴とする請求項８記載の不揮発性メモリ装置。
【請求項１０】
不揮発性メモリの第１ブロックを読み取るとともに、前記不揮発性メモリの第２ブロックに書き込む方法において、
グローバル列デコーダから前記第１ブロックへ列読み取り信号を送る段階と、
前記グローバル列デコーダから前記第２ブロックへ列書き込み信号を送る段階と、
から構成されることを特徴とする方法。
【請求項１１】
前記第１ブロックに関連付けられた第１ローカル列デコーダが前記列読み取りアドレス信号の受け取りを可能とする段階をさらに含むことを特徴とする請求項１０記載の方法。
【請求項１２】
前記第２ブロックに関連付けられた第２ローカル列デコーダが前記列書き込み信号の受け取りを可能とする段階をさらに含むことを特徴とする請求項１１記載の方法。
【請求項１３】
前記列読み取り信号を前記第１ローカル列デコーダを通して前記第１ブロックへ送る段階をさらに含むことを特徴とする請求項１２記載の方法。
【請求項１４】
前記列書き込み信号を前記第２ローカル列デコーダを通して前記第２ブロックへ送る段階をさらに含み、データが前記第１ブロックから読み取られるとともに、他のデータが前記第２ブロックへ同時に書き込まれることを特徴とする請求項１３記載の方法。
【請求項１５】
不揮発性メモリの第２ブロックへ書き込んでいる間に、不揮発性メモリの第１ブロックへ読み取るための装置において、
列読み取り信号をグローバル列デコーダから前記第１ブロックへ送る手段と、
列書き込み信号をグローバル列デコーダから前記第２ブロックへ送る手段と、
から構成されることを特徴とする装置。
【請求項１６】
前記第１ブロックに関連付けられた第１ローカル列デコーダが前記列読み取り信号の受信を可能とする手段をさらに含むことを特徴とする請求項１５記載の装置。
【請求項１７】
前記第２ブロックに関連付けられた第２ローカル列デコーダが前記列書き込み信号の受信を可能とする手段をさらに含むことを特徴とする請求項１６記載の装置。
【請求項１８】
前記列読み取り信号を前記第１ローカル列デコーダを通して前記第１ブロックへ送る手段をさらに含むことを特徴とする請求項１７記載の装置。
【請求項１９】
前記列書き込み信号を前記第２ローカル列デコーダを通して前記第２ブロックへ送る手段をさらに含むことを特徴とする請求項１８記載の装置。
【請求項２０】
不揮発性メモリのセクションからデータを読み取る段階と、
前記不揮発性メモリの前記セクションへデータを同時に書き込む段階と、
から構成されることを特徴とする方法。
【請求項２１】
書き込みモードにおいて前記セクションのためのグローバル・デコーダを置く段階と、
前記読み取りモードにおいて前記グローバル・デコーダを同時に置く段階と、
から構成されることを特徴とする請求項２０記載の方法。
【請求項２２】
コードを格納するための第１ブロック数を有するコード・パーティションと、
データを格納するための第２ブロック数を有するデータ・パーティションと、
を含み、
各ブロックは、他のブロックが書き込まれている間に、読み取りが可能である、
ことを特徴とする不揮発性メモリ。
【請求項２３】
前記コード・パーティション中の前記第１ブロック数が前記データ・パーティション中の前記第２ブロック数に未使用ブロックを含めるように再定義されることを特徴とする請求項２２記載の不揮発性メモリ装置。
【請求項２４】
前記データ・パーティション中の前記第２ブロック数が前記データ・パーティション中の第１ブロック数に未使用ブロックを含めるように再定義されることを特徴とする請求項２２記載の不揮発性メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、フラッシュ・メモリに関し、さらに詳しくは、フラッシュ・メモリのパーティションに関する。
【０００２】
【従来の技術】
図１は、ある従来技術のフラッシュ・メモリ装置１００を示す。データが書き込まれるメモリ１１０は、それに関連する行（ロー）デコーダ１６０および列（コラム）デコーダ１８０を有する。行デコーダ１６０および列デコーダ１８０よって、メモリの行と列のアドレスを指定する。ユーザ・インターフェイス１２０は、フラッシュ・メモリ装置１００を制御する。ユーザ・インターフェイス１２０は、メモリ１１０へのアクセスを制御するプロセッサとインターフェイスする。プロセッサは、ユーザ・インターフェイス１２０からフラッシュ・メモリのステータスを知る。ステータス・レジスタ１３０は、メモリ１１０の現在のステータス、すなわちプログラミング，読み取り，または消去を格納する。
【０００３】
メモリは、セルの状態が電気的に１からゼロに変化するときにプログラムされる。典型的なフラッシュ・メモリの従来技術では、この動作は単一セル（ビット）の分解能を有する。プログラミングは、高の正電圧をフラッシュ・セルのゲートおよびドレインに印加することによって典型的には達成される。メモリは、セルの状態をゼロから１へ電気的に変更することにより消去される。典型的なフラッシュ・メモリの従来技術では、この動作は５１２Ｋセル（ブロック）の分解能を有し、負の電圧をゲートへそして正の電圧をソースへ印加することにより達成することができる。これら２つの動作、プログラミングおよび消去は、また書き込みとも呼ばれる。このように、書き込みは、プログラムおよび消去動作の双方を含み、セルの状態を電気的に変更することによって実行される。
【０００４】
センス増幅器１４０は、メモリ１１０と関連する。ある従来技術の実施例では、センス増幅器は、メモリ１１０への書き込みおよびメモリ１１０からの読み取り信号を増幅するために用いられる。１６個の入力／出力（Ｉ／Ｏ）に分けられた行に対して、１６個のセンス増幅器１４０は書き込みおよび読み取りのために用いられ、１個は各Ｉ／Ｏのために用いられる。チャージ・ポンプ１５０は、さらにフラッシュ・メモリ１００に含められる。チャージ・ポンプ１５０は、メモリ１１０の読み取り、書き込み、および消去のために必要とされる電圧レベルを提供するために用いられる。一般的に、フラッシュ・メモリ装置の従来技術は、２つのパーティションを有し、パーティション毎に複数のブロックを有する。
【０００５】
典型的には、ブロック群がパーティションを形成する。１つのパーティションはデータを格納するために用いられ、他のパーティションは、例えば、コードを格納するために用いられる。しかしながら、ユーザは、従来の同じパーティション内でメモリのあるブロックを読みながら同時にそのフラッシュ・メモリの他のブロックを書き込むことができない。
【０００６】
従来のリード・ホワイル・ライト・メモリ（ｒｅａｄ ｗｈｉｌｅ ｗｒｉｔｅ ｍｅｍｏｒｙ）の他の欠点は、所定のパーティション中のブロック数が固定されていることである。例えば、もしあるパーティションがコードを格納するために用いられ、他のパーティションがデータを格納するために用いられ、そしてユーザがもしそのコードの格納仕様がなんであるかが判からないなら、そのコード用のパーティションは必要以上のブロックを含むことになる。その結果、メモリの一部が未使用となるであろう。供給業者または製造業者は、多くのパーティション部分を提供することによりこの浪費を減らすことができるが、しかしこれはまたコストを上昇させるラインの項目数量を増加させる。
【０００７】
【詳細な説明】
ブロック・レベルのリード・ホワイル・ライト（書き込み時読み取り）のための方法および装置が説明される。ブロック・レベルのリード・ホワイル・ライトの利点は、フラッシュ・メモリ内の全てのブロックにおけるより効率的な利用である。製造業者は顧客のニーズに適合する多くの製品をサポートする必要はないので、製造業者にとってはコスト低減の余地もある。非常に多くの雑多な製品の在庫を維持する必要がない点に目に見えるコスト低減の余地がある。
【０００８】
ブロック・レベルのリード・ホワイル・ライトの一実施例では、不揮発性メモリ装置は、第１ブロックおよび第２ブロックからなり、他のブロックが書き込まれている間に、各ブロックを読み取ることができる。その装置は、さらに第１行（ｒｏｗ）および第２行を含む。各行デコーダは、対応するブロックに関連する。また、読み取りグローバル列デコーダ（ｒｅａｄ ｇｌｏｂａｌ ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）および書き込みグローバル列デコーダ（ｗｒｉｔｅ ｇｌｏｂａｌ ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）はそのブロックと関連する。１組のグローバル列読み取りラインおよび１組のグローバル列書き込みラインは、対応するグローバル列デコーダおよび各ブロックと関連する。その装置は、さらに第１ローカル列デコーダおよび第２ローカル列デコーダを有していてもよい。各ローカル列デコーダは対応するブロックと関連する。第１ローカル列デコーダ・イネーブル回路および第２ローカル列デコーダ・イネーブル回路は、それらのローカル列デコーダと関連するが、またその装置に含まれていてもよい。各ローカル列デコーダは、読み取りグローバル列信号または書き込みグローバル列信号のいずれかを選択するためにイネーブルに（有効化）される。
【０００９】
ブロック・レベルのリード・ホワイル・ライト・メモリの実施例が、図２に示される。そのメモリは、ブロック・アレイ２１０を有し、各ブロック２１０は一度に消去される最小数のセルである。ブロック２１０の共通ソース・ノードを共有し、それによってブロック中の全てのセルが同時に消去される。
【００１０】
各メモリ・ブロック２１０は、メモリ・セクションを定義する。ローカル行デコーダ２２０は各ブロック２１０に関連付けられる。各ブロック２１０は、さらに書き込みグローバル列デコーダ２３２および読み取りグローバル列デコーダ２３４に関連付けられる。複数のブロックがグローバル列デコーダ２３２，２３４を共有するため、グローバル列デコーダによって、メモリ内における各ブロック２１０ための別個の読み取りおよび書き込み列デコーダを複製する必要性がなくなる。
【００１１】
フラッシュ・メモリにグローバル・デコーダを用いる利点は、領域を削減することである。各グローバル・デコーダは、ローカル・デコーダへの入力信号として用いられる信号を出力する。ローカル・デコーダは各ブロックへ提供されるのに対して、グローバル・デコーダはいくつかのブロック間で共有される。このように、グローバル列デコーダは、ブロック・レベルのリード・ホワイル・ライトを実現するために必要とされる集積回路チップ上の総面積を低減させる。
【００１２】
図２に示される実施例では、各ブロック２１０はローカル列デコーダ２４０を有する。ローカル列デコーダ２４０は、グローバル列デコーダが複数のブロック間で共有されるときに生じることのある外乱状況（ｄｉｓｔｕｒｂ ｓｉｔｕａｔｉｏｎ）を防ぐために用いられる。外乱は、セルのゲート，ドレイン，ソースのノード上に高電圧をかけ、他のセルに書き込みを行っている間に発生する。外乱は、セル間の行，列およびソース信号を共有する結果である。過度な外乱時には、フラッシュ・メモリの状態を変更する。
【００１３】
外乱の効果は、ローカル・デコーダを用いることによって低減することができる。ローカル・デコーダは、外乱時間を制限するためのブロック分離を提供する。例えば、ローカル列デコーダ２４０なしに、あるブロックに書き込みが行われ、他のブロックには高ドレイン電圧が印加される場合、他のブロックのメモリ特性に否定的なインパクトを与えるかもしれない。しかしながら、ローカル列デコーダを有し、ブロックに書き込みを行なう場合、ローカル列デコーダはグローバル列デコーダを書き込み中のブロックにのみ接続する。その他のブロックは高ドレイン電圧から遮断され、その結果それらの特性を向上させることになる。ローカル列デコーダ２４０は電気的な分離を提供し、その結果１つのブロックのみがグローバル列デコーダ２３２から書き込み信号を受ける。ある実施例では、ローカル列デコーダ２４０は、ブロック２１０中の各列に２つのトランジスタで形成され得る。
【００１４】
読み取りアドレスは読み取られるべきワードのアドレスであり、書き込みアドレスは書き込まれるべきワードまたはブロックのアドレスである。所与のブロックが書き込みまたは読み取り中であるなら、ローカル列デコーダ２４０は、所与のブロック２１０のために、ローカル列イネーブル装置回路２５０からの信号によって有効化される。
【００１５】
各グローバル列デコーダ２３２，２３４は１組の信号ラインを有する。ラインの１組は、１組のグローバル読み取りライン２６０であり、他は１組のグローバル書き込みライン２７０である。このように、グローバル列デコーダは、２組のグローバル信号を提供し、１つは読み込まれるべきブロックに対してであり、他は書き込まれるべきブロックに対してである。この２組のグローバル信号は、１つのブロックからの読み取りを行なう一方、他のブロックへ書き込むために必要とされる。この２組のグローバル信号は、１つのブロックからの読み取りを行なう一方、他のブロックへ書き込む利点を提供する。この２組のグローバル信号は、また単一のブロックを形成するリード・ホワイル・ライト解法を具備する利点を提供し、その結果コードとデータ・パーティションとの境界はフレキシブルになり、ブロック・レベルで変更が可能となる。
【００１６】
読み取りグローバル列デコーダ２３４は、センス増幅回路２８２へ接続される。センス増幅器はセルをテストすることによりセルからデータを読み取り、そのセルが電流を流し、または導通しているかを判断する。書き込みグローバル列デコーダ２３２は、プログラム回路２８１へ接続される。プログラム回路は、メモリ・ブロック２１０のセルへ書き込むために必要とされる高電圧を提供する。
【００１７】
各行デコーダ２２０および各ローカル列デコーダ２５０は、ブロック・デコーダ２９０からのアドレス信号を受信する。ブロック・デコーダ２９０は、書き込みアドレス信号を書き込まれるブロックへ、また読み取りアドレス信号を残りのブロックへ提供する。列イネーブル回路２５０はローカル列アドレス信号２５３をブロック・デコーダ２９０から受け取る。列イネーブル回路は、１組の読み取りローカル信号ライン２５１および１組の書き込みローカル・イネーブル・ライン２５２を生成し、ローカル列デコーダが適切な信号をグローバル読み取りライン２６０またはグローバル書き込みライン２７０から受け取ることを可能にする。行デコーダ２２０は、行アドレス信号２２１をブロック・デコーダ２９０から受信する。
【００１８】
図２に示された実施例は２つのブロックを有するが、別の実施例ではどのような数のブロックを含めてもよく、それ故あらゆる数のパーティションを含んでいてもよい。
【００１９】
図３は、ブロック・デコーダ２９０の行アドレス生成部の実施例を示す。読み取りおよび書き込み行アドレス信号２９１，２９２は、中央処理装置（ＣＰＵ）から受信され、マルチプレクサ２９６へ入力される。書き込みブロック・アドレス信号２９４は、ブロック検出回路２９５によって受け取られる。ブロック検出回路は、そのブロックに関連する特定のブロック・アドレスを検出するために設計されている。一致したブロック・アドレスが検出されると、ブロック検出器は高レベル信号を出力し、マルチプレクサに書き込み行アドレス信号を行アドレス信号出力２２１へ送信させる。一致するアドレスが検出されないと、その時読み取り行アドレス信号がその出力へ送信される。
【００２０】
図４は、図２に示されたローカル列検出器の一部の実施例を示す。メモリ・ブロックが１ｋｂｉｔ幅である行を有している場合、そのときローカル列デコーダは１ｋのローカル列ラインを具備することになる。読み取りグローバル列デコーダが２５６のグローバル読み取りラインを有し、また書き込みグローバル列デコーダが２５６のグローバル書き込みラインを有する場合、そのとき１つのグローバル読み取りラインおよび１つのグローバル書き込みラインはローカル列デコーダで４つの対応するローカル列ラインと関連付けられるであろう。ローカル・イネーブル回路は４つのローカル列ラインの内の適切な１つを有効化し、適切な読み取りまたは書き込み信号を８つのローカル列イネーブル・ラインの１つを有効化することによりグローバル・ラインから受信する。
【００２１】
ブロック・レベルのリード・ホワイル・ライトを達成するための方法は、不揮発性メモリの第１ブロックを読み取る一方で、不揮発性メモリの第２ブロックに書き込みを行なうことを含む。第１ブロックと関連付けられる第１ローカル列デコーダは、グローバル読み取りラインを選択するために有効化される。第２ブロックと関連付けられる第２ローカル列デコーダは、グローバル書き込みラインを選択するために有効化される。この方法は、グローバル列デコーダから第１ブロックへの列読み取り信号を送ること、およびグローバル列デコーダから第２ブロックへの列書き込み信号を送ることを含む。列読み取り信号は、第１ローカル列デコーダを通して第１ブロックへ送られる。列書き込み信号は、第２ローカル列デコーダから第２ブロックへ送られる。
【００２２】
図５および図６は、ブロック・レベルのリード・ホワイル・ライト・メモリ装置の別の実施例を示す。メモリ６１０は、いくつかのセクション６２０を有する。各パーティション６２ｎは、いくつかのブロック６７ｎ，６８ｎを具備する。ブロック・レベルのリード・ホワイル・ライトのために、プロセッサは、他のあらゆるブロックを読み込んでいる間にいかなるブロックを書き込むことができる。
【００２３】
図６において、図５のコードとデータ・パーティションとの間の境界は、メモリの効率を向上させるためにブロック・レベルで再定義される。例えば、メモリの１つのブロックのみがコードを格納するために必要とされると、そのときこのコードはブロック６７１に格納することができる。図５のパーティション６２１における他のブロックは、図６に示されるように、パーティション７２２の一部と成る。このように、コードを含むパーティション７２１は、１つのメモリ・ブロック６７１を有するのみとなり、他のメモリ・ブロック６８１はパーティション７２２に、例えばデータを格納するために用いられることが可能となり、このようにメモリ６１０全体の効率を向上させることになる。
【００２４】
ブロック・レベルのリード・ホワイル・ライト装置を有するフラッシュ・メモリ装置を用いる１つの例が、次に示される。第１ブロックは、データを格納するために用いられる。第２ブロックはコードを格納するために用いられてもよいが、そのコードはフラッシュ・メモリ装置を含む装置によって実行される。第３ブロックは、コードの更新を許容するために用いられる。このように、例として、コードが最新値から変更すると、新しいコードは第３ブロックに書き込まれるとともに、第２ブロック中の元のコードは、同時に、実行する。新しいコードが書き込まれ、照合されると、第３ブロックはそのコード用に使用されるパーティションとなる。このように、フラッシュ・メモリの継ぎ目のない更新が可能となる。ブロック・レベルのリード・ホワイル・ライト装置を有するフラッシュ・メモリ装置および方法の他の例は第１ブロックから実行されたコードを有するとともに、第２ブロック中のデータを更新する。このように、例として、コード実行がデータを更新する結果となるなら、これは継ぎ目なしに達成されることができる。
【００２５】
以上の明細書において、本発明は特定の実施例に関連して説明された。しかしながら、様々な修正および変更が本発明のより広い精神および範囲から逸脱することなしにそれに対して成され得る。従って、明細書および図面は、限定的な意図よりもむしろ図式的であると考えられるべきである。本発明は、実施例や例示によって限定的であると考えられるべきではなく、むしろ請求項に従って解されるべきである。
【図面の簡単な説明】
【図１】
従来のフラッシュ・メモリ装置を示す。
【図２】
フレキシブル・リード・ホワイル・ライト・メモリの実施例を示す。
【図３】
リード・ホワイル・ライト・メモリの他の実施例を示す。
【図４】
グローバル・ビット・ラインを有効化することによりローカル・ビット・ラインを通して読み取りまたは書き込みを行なう実施例を示す。
【図５】
同じパーティション内のあるブロックを書き込んでいる間にそのパーティション内の別のブロックを読み取る実施例を示す。
【図６】
フレキシブルなブロックの分割の実施例を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際公開パンフレット】
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2004509426.tif 000010
2004509426.tif 000011
2004509426.tif 000012
2004509426.tif 000013
2004509426.tif 000014
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2004509426.tif 000029
2004509426.tif 000030
【国際公開パンフレット（コレクトバージョン）】
2004509426.tif 000031
【国際調査報告】
2004509426.tif 000032
2004509426.tif 000033
2004509426.tif 000034