(57)【要約】【課題】突出外因性ベース、エミッタおよびコレクタを備えたバイポーラ・トランジスタを、ゲートを備えたＣＭＯＳ回路と集積化して形成するプロセスを提供すること。【解決手段】ＣＭＯＳおよびバイポーラ区域を有する中間半導体構造を設ける。バイポーラ区域中に真性ベース層を設ける。このＣＭＯＳおよびバイポーラ区域にわたってベース酸化物を形成し、また、これらの区域上に犠牲エミッタ・スタック・シリコン層を被着させる。バイポーラ区域を保護するためにフォトレジストを塗布し、バイポーラ区域上の犠牲層の上部表面が、ＣＭＯＳ区域の上部表面とほぼ同じ高さになるように、この構造をエッチングしてＣＭＯＳ区域からのみ犠牲層を除去する。最後に、ＣＭＯＳおよびバイポーラ区域の両方にわたって、後続のＣＭＰ（化学機械研磨）に適したほぼ平らな上部表面を有する研磨停止層を被着させて、突出外因性ベースを形成する。
2004532534.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）バイポーラ区域と、ゲート導体を備えたＣＭＯＳ区域とを有する中間半導体構造を設けるステップと、
（ｂ）前記バイポーラ区域に、ある厚さを有する真性ベース層を設けるステップと、
（ｃ）前記ＣＭＯＳおよびバイポーラ区域にわたって、ベース酸化物を形成するステップと、
（ｄ）前記ＣＭＯＳおよびバイポーラ区域上に、ある厚さを有するエミッタ・スタック・シリコン層を被着させるステップと、
（ｅ）フォトレジストを塗布して前記バイポーラ区域を保護するステップと、
（ｆ）前記バイポーラ区域上の前記エミッタ・スタック・シリコン層の上部表面が、前記ＣＭＯＳ区域の上部表面とほぼ同じ高さになるように、前記ＣＭＯＳ区域からのみ前記エミッタ・スタック・シリコン層をエッチングして除去するステップと、
（ｇ）前記ＣＭＯＳおよびバイポーラ区域にわたって、後続のＣＭＰに適したほぼ平らな上部表面を有する研磨停止層を被着させるステップとを含む、突出外因性ベース、エミッタおよびコレクタを備えたバイポーラ・トランジスタを、ＣＭＯＳ回路と集積化して形成する方法。
【請求項２】
ステップ（ｄ）で被着させた前記エミッタ・スタック・シリコン層の厚さが、前記ＣＭＯＳ区域の前記ゲート導体の厚さにほぼ等しく、ステップ（ｆ）で、前記バイポーラ区域上の前記エミッタ・スタック・シリコン層の上部表面が、前記ＣＭＯＳ区域中の前記ベース酸化物の上部表面とほぼ同じ高さになるように、エッチ・ストップとして前記ベース酸化物を利用するステップをさらに含む、請求項１に記載の方法。
【請求項３】
ステップ（ｄ）で被着させた前記エミッタ・スタック・シリコン層の厚さと、ステップ（ｂ）で設けた前記真性ベース層の厚さを合わせたものが、前記ＣＭＯＳ区域の前記ゲート導体の厚さにほぼ等しく、ステップ（ｆ）で、前記バイポーラ区域上の前記エミッタ・スタック・シリコン層の上部表面が、前記ＣＭＯＳ区域中の保護層の上部表面とほぼ同じ高さになるように、エッチ・ストップとして働く前記ＣＭＯＳ保護層を用いて、前記ＣＭＯＳ区域だけから、前記エミッタ・スタック・シリコン層および前記ベース酸化物をエッチングして除去するステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記研磨停止層が誘電体である、請求項１に記載の方法。
【請求項５】
前記バイポーラ・トランジスタが、ヘテロ接合バイポーラ・トランジスタであり、前記真性ベース層がシリコン・ゲルマニウムである、請求項１に記載の方法。
【請求項６】
前記エミッタ・スタック・シリコン層が、
（ａ）５００〜２，０００Åの厚さを有するａ−Ｓｉ層と、
（ｂ）５００〜２，０００Åの厚さを有するＳｉＮ研磨停止層とを備える、請求項１に記載の方法。
【請求項７】
前記ゲート導体が１，０００〜２，５００Åの厚さを有し、前記エミッタ・スタック・シリコン層が、
（ａ）５００〜２，０００Åの厚さを有するａ−Ｓｉ層と、
（ｂ）５００〜２，０００Åの厚さを有するＳｉＮ研磨停止層とを備える、請求項２に記載の方法。
【請求項８】
前記ゲート導体が１，０００〜２，５００Åの厚さを有し、前記エミッタ・スタック・シリコン層が、
（ａ）５００〜２，０００Åの厚さを有するａ−Ｓｉ層と、
（ｂ）５００〜２，０００Åの厚さを有するＳｉＮ研磨停止層とを備える、請求項３に記載の方法。
【請求項９】
前記ベース酸化物で停止するようにエッチングして外因性ベース開口を形成するステップ（ｈ）をさらに含む、請求項１に記載の方法。
【請求項１０】
スペーサを形成するステップ（ｉ）と、前記外因性ベース開口から前記ベース酸化物を除去するステップ（ｊ）とをさらに含む、請求項９に記載の方法。
【請求項１１】
前記外因性ベース開口中に前記突出外因性ベースを形成するステップ（ｋ）をさらに含む、請求項１０に記載の方法。
【請求項１２】
分離層を被着させるステップ（ｌ）と、前記研磨停止層の前記同じ高さの表面を利用してＣＭＰを適用し、それによって、平面分離層を形成するステップ（ｍ）とをさらに含む、請求項１１に記載の方法。
【請求項１３】
フォトレジストを塗布して前記バイポーラ区域を保護するステップ（ｎ）と、前記ＣＭＯＳ区域から前記平面分離層を除去するステップ（ｏ）とをさらに含む、請求項１２に記載の方法。
【請求項１４】
マスクとして前記平面分離層を利用し、前記バイポーラ区域中の前記ベース酸化物および前記ＣＭＯＳ区域中のＣＭＯＳ保護層で停止するように、前記エミッタ・スタック・シリコン層および前記研磨停止層をエッチングするステップ（ｐ）をさらに含む、請求項１３に記載の方法。
【請求項１５】
エミッタ・スタック・シリコン層を被着させるステップ（ｑ）と、エミッタ接点を形成するためのマスクを被着させるステップ（ｒ）とをさらに含む、請求項１４に記載の方法。
【請求項１６】
フォトレジストで前記外因性ベースおよび前記ＣＭＯＳ区域を同時に覆うことによって、外因性ベース・パターンを形成し、次いで、エッチングを行うステップ（ｓ）をさらに含む、請求項１５に記載の方法。
【請求項１７】
前記バイポーラ区域のエミッタ、ベースおよびコレクタ用の様々な接点ならびに前記ＣＭＯＳ区域のソース、ドレインおよびゲート用の様々な接点を形成するステップ（ｔ）をさらに含む、請求項１６に記載の方法。
【請求項１８】
バイポーラ区域と、
上部表面、ある厚さを有するゲート導体および上部表面を備えた保護層を含むＣＭＯＳ区域と、
前記バイポーラ区域中にあり、ある厚さを有する真性ベース層と、
前記ＣＭＯＳおよびバイポーラ区域の両方にわたり、ある厚さを有するベース酸化物と、
前記バイポーラ区域上および前記ベース酸化物の上のみにあり、ある厚さおよび前記ＣＭＯＳ区域の前記上部表面とほぼ同じ高さの上部表面を有するエミッタ・スタック・シリコン層と、
前記ＣＭＯＳおよびバイポーラ区域の両方にわたり、後続のＣＭＰに適したほぼ平らな上部表面を有する研磨停止層とを備える、突出外因性ベース、エミッタおよびコレクタを備えたバイポーラ・トランジスタを、ＣＭＯＳ回路と集積化して形成するプロセス中に有用な中間半導体構造。
【請求項１９】
前記エミッタ・スタック・シリコン層の厚さが、前記ＣＭＯＳ区域の前記ゲート導体の厚さにほぼ等しく、前記バイポーラ区域上の前記エミッタ・スタック・シリコン層の上部表面が、前記ＣＭＯＳ区域中の前記ベース酸化物の上部表面とほぼ同じ高さである、請求項１８に記載の中間半導体構造。
【請求項２０】
前記エミッタ・スタック・シリコン層の厚さと、前記真性ベース層の厚さを合わせたものが、前記ＣＭＯＳ区域の前記ゲート導体の厚さにほぼ等しく、前記バイポーラ区域上の前記エミッタ・スタック・シリコン層の上部表面が、前記ＣＭＯＳ区域中の前記保護層の上部表面とほぼ同じ高さである、請求項１８に記載の中間半導体構造。
【請求項２１】
前記研磨停止層が誘電体である、請求項１８に記載の中間半導体構造。
【請求項２２】
前記バイポーラ・トランジスタが、ヘテロ接合バイポーラ・トランジスタであり、前記真性ベース層がシリコン・ゲルマニウムである、請求項１８に記載の中間半導体構造。
【請求項２３】
前記エミッタ・スタック・シリコン層が、
（ａ）５００〜２，０００Åの厚さを有するａ−Ｓｉ層と、
（ｂ）５００〜２，０００Åの厚さを有するＳｉＮ研磨停止層とを備える、請求項１８に記載の中間半導体構造。
【請求項２４】
前記ゲート導体が１，０００〜２，５００Åの厚さを有し、前記エミッタ・スタック・シリコン層が、
（ａ）５００〜２，０００Åの厚さを有するａ−Ｓｉ層と、
（ｂ）５００〜２，０００Åの厚さを有するＳｉＮ研磨停止層とを備える、請求項１９に記載の中間半導体構造。
【請求項２５】
前記ゲート導体が１，０００〜２，５００Åの厚さを有し、前記エミッタ・スタック・シリコン層が、
（ａ）５００〜２，０００Åの厚さを有するａ−Ｓｉ層と、
（ｂ）５００〜２，０００Åの厚さを有するＳｉＮ研磨停止層とを備える、請求項２０に記載の中間半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、バイポーラ・トランジスタに関し、より詳細には、ＢｉＣＭＯＳ（バイポーラ・相補型金属酸化膜半導体）トランジスタ集積回路中に突出外因性ベースを備えるバイポーラ・トランジスタを形成するプロセスに関する。
【背景技術】
【０００２】
トランジスタは、電子回路中で増幅またはスイッチングを行うデバイスとして使用する。この第１応用例では、トランジスタは、微小な交流信号を増幅するように働く。第２応用例では、微小電流を用いて「オン」状態と「オフ」状態の間でトランジスタをスイッチングする。
【０００３】
バイポーラ・トランジスタは、近接した２つのｐ−ｎ接合を備えた電子デバイスである。バイポーラ・トランジスタは、エミッタ、コレクタおよびエミッタとコレクタの間に配設されたベースの３つのデバイス領域を有する。理想的には、この２つのｐ−ｎ接合（エミッタ−ベース接合およびコレクタ−ベース接合）は、互いに特定の距離だけ離間して、半導体材料の単一層中にある。近傍の接合部のバイアスを変えることによって一方のｐ−ｎ接合中で電流の変調を行うことを「バイポーラ・トランジスタ動作」と呼ぶ。
【０００４】
これら３つの領域のそれぞれに外部リード線を取り付けることができ、これらのリード線を使用して、デバイスに外部電圧および電流を印加することができる。エミッタおよびコレクタがｎ型にドープされ、ベースがｐ型にドープされている場合、このデバイスは、「ｎｐｎ」型トランジスタになる。あるいは、これとは逆のドープ構成が用いられる場合、このデバイスは「ｐｎｐ」型トランジスタになる。ｎｐｎ型トランジスタのベース領域における少数キャリア（すなわち、電子）の移動度は、ｐｎｐ型トランジスタのベース中のホールの移動度よりもはるかに高いので、ｎｐｎ型デバイスにより比較的高い周波数の動作および高速の性能が得られる。したがって、集積回路を構築するのに使用するバイポーラ・トランジスタの大部分は、ｎｐｎ型トランジスタである。
【０００５】
バイポーラ・トランジスタの垂直寸法がより一層スケール変更されるにつれ、デバイス動作上、深刻な制限に直面するようになった。こうした制限を克服するために活発に研究されている１つの手法は、ベースで用いる材料のバンド・ギャップよりも大きいバンド・ギャップのエミッタ材料でトランジスタを構築することである。このような構造をヘテロ接合トランジスタと呼ぶ。
【０００６】
多数キャリア型および少数キャリア型デバイスの両方に、ヘテロ接合を備えるヘテロ構造を用いることができる。最近、多数キャリア型デバイスの中でも、エミッタをＳｉ（シリコン）で形成し、ベースをＳｉＧｅ（シリコン−ゲルマニウム）合金で形成するＨＢＴ（ヘテロ接合バイポーラ・トランジスタ）が開発された。（しばしば、シリコン−ゲルマニウムと簡単に表す）シリコン−ゲルマニウム合金は、シリコンよりもバンド・ギャップが狭い。
【０００７】
最先端のシリコン−ゲルマニウムＢｉＣＭＯＳ（バイポーラ・相補型金属酸化膜半導体）技術では、ヘテロ接合バイポーラ・トランジスタ中でシリコン−ゲルマニウム・ベースを用いる。（数ＧＨｚという）高周波数方式では、現在、ＧａＡｓおよびＩｎＰなどの従来型の化合物半導体が、高速有線通信および無線通信市場で優位に立っている。シリコン−ゲルマニウムＢｉＣＭＯＳでは、電力増幅器などのデバイスにおいて性能がＧａＡｓに匹敵するだけでなく、ヘテロ接合バイポーラ・トランジスタを標準ＣＭＯＳと集積化することによりかなりのコスト削減が見込め、それによって、いわゆる「システム・オン・チップ」が得られる。
【０００８】
ＳｉＧｅ／Ｓｉ  ＨＢＴが得られる高性能ＨＢＴの製作では、ベース抵抗を減少させる従来方式の方法は、外因性ベース上へのイオン注入によるものである。しかし、イオン注入は、ベース領域に損傷を与えることになる。このような損傷により、最終的に、デバイス性能の劣化が生じる。
【０００９】
注入による損傷を回避するために、従来のＳｉＧｅ外因性ベース層の上に多結晶シリコン（またはシリコン−ゲルマニウム）の層を余分に被着させることによって、ＲＥＸＴ（突出外因性ベース）を形成する。本質的に、こうした突出外因性ベースを実現するために適用することができるプロセスが２つある。第１のプロセスは選択エピタキシを伴い、他のプロセスはＣＭＰ（化学機械研磨）を伴う。
【００１０】
１．選択エピタキシ
典型的な選択エピタキシ・プロセスでは、突出外因性ベース用多結晶シリコンは、真性ベース用ＳｉＧｅを被着させる前に形成する。真性ベース用ＳｉＧｅは、オーバーハング・キャビティ構造内部のシリコンおよび多結晶シリコンの露出表面上に選択的に被着させる。キャビティ構造を伴う選択エピタキシでは、選択性を良好にするために厳しいプロセス要件が要求され、プロセス管理の正確さに欠けるという難点がある。
【００１１】
山崎に発行された米国特許第５，５２３，６０６号は、選択エピタキシを利用したプロセスを開示している。‘６０６特許の図７Ｃおよび７Ｅの一部にそれぞれ対応する図１および２を参照すると、真性ベース２３を被着させる前に、外因性ベース・ポリシリコン２１を被着させる。図１に、窒化シリコン被膜１５、窒化シリコン側壁スペーサ１７および半導体基板１を示す。外因性ベース・ポリシリコン２１の下の（標示しない）被膜をエッチング除去して、オーバーハング構造のキャビティ（すなわち空洞）２２を形成する。次いで、図２に示すように、真性ベース２３を、キャビティ２２内部のシリコンおよびポリシリコンの露出表面上にのみ選択的に被着させる。‘６０６特許の第８段の５３行目から第９段の１７行目までを参照されたい。図２には、ｎ型エピタキシャル・コレクタ層１３も示す。‘６０６特許に開示された手法ではＣＭＰステップを回避するが、この手法は、キャビティ２２を充填する際のプロセス管理の正確さに欠ける、選択的被着の条件に関する要件が厳しい、などいくつかの欠点を有する。
【００１２】
「Manufacturing Method of SemiconductorDevice Comprising BICMOS Transistor」という名称の米国特許第５，６２０，９０８号が井納らに発行されている。井納らは、‘６０６特許で山崎が開示したものに類似の手法を適用している。具体的には、‘９０８特許の図６Ｆに示し、第１３段（具体的には２４〜２６行目）で論じているように、井納らは、選択エピタキシと、オーバーハング部をエッチングしてキャビティを形成するステップとを組み込んだプロセスを開示している。
【００１３】
２．ＣＭＰ
突出外因性ベースを形成するのに適用することができる第２のタイプのプロセスは、ＣＭＰステップを伴うものである。米国特許第５，０１５，５９４号は、Chuらに発行され、本発明と同じ譲受人である米国インターナショナル・ビジネス・マシン社に譲渡されている。この発明者らの「Processof Making BICMOS Devices Having Closely Spaced Device Regions」という名称の特許では、Chuらは、ＣＭＰによる外因性ベース・ポリシリコンの形成を提案している。熱酸化によって分離を実現しているが、高温の熱プロセスのため、高性能デバイスでは実現可能ではない。
【００１４】
ワイ・シー・サン（Y.C. Sun）およびジェイ・ワーノック（J. Warnock）は、「Processfor a High-Performance Bipolar-Based BICMOS」、IBM Technical Disclosure Bulletin、第35巻、第4B号（vol.35, no. 4B）、295〜97頁、（1992年9月）で、ＣＭＰによって突出外因性ベースを形成するプロセスを開示している。真性ベースと直接接触させて外因性ベース部分を形成するが、エッチ・ストップは設けていない。図３および４は、この文献の図１に対応する。図３および４を参照すると、真性ベース領域５の上に直接、外因性ベース・ポリシリコン２１を被着させる。真性ベース領域５は、エミッタ開口領域にも接しており、外因性ベース・ポリシリコン２１のエミッタ開口エッチング３１を停止させる界面皮膜はない。このプロセスでは、プロセス管理に正確さを欠き、したがって、生産を良好に管理することができず、信頼性が高く、再現性のよいバイポーラ・デバイスを得ることができない。
【００１５】
エミッタ開口の形成中に外因性ポリシリコンのエッチングを停止するには、外因性ベース・ポリシリコンの下に酸化物などの誘電体材料のエッチ・ストップ層を配設しなければならない。しかし、突出外因性ベースとその下のベース２５の間に電気接点を形成するために、このエッチ・ストップ層が外因性ベース領域全体を覆うことはできない。したがって、ＣＭＯＳ回路の集積化能力とともにこれら必要とされる特徴を実現するための実行可能な手法の必要性がまだ残されている。
【特許文献１】
米国特許第５，５２３，６０６号
【特許文献２】
米国特許第５，６２０，９０８号
【特許文献３】
米国特許第５，０１５，５９４号
【非特許文献１】
ワイ・シー・サン（Y.C. Sun）、ジェイ・ワーノック（J.Warnock）、「Process for a High-Performance Bipolar-Based BICMOS」、IBM TechnicalDisclosure Bulletin、第35巻、第4B号（vol. 35, no. 4B）、295〜97頁、（1992年9月）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来方式の方法の不完全性は、突出外因性ベースを備えたＨＢＴを製作する改善されたプロセスが依然として求められていることを示している。従来方式の方法の欠点を克服するために、新しいプロセスが提供される。本発明の目的は、突出外因性ベースを備えたＨＢＴを、ＣＭＰによってＣＭＯＳ回路中に集積化して形成することである。関連する目的は、エミッタ犠牲プラグおよびＣＭＯＳゲート・スタックの厚さを正しく設計して、この２つの構造が、ウエハ全体にわたって同じ高さを有し、平らな上部表面を備え、それによって、ＣＭＰにより突出外因性ベースならびに分離誘電体層を形成するための研磨停止層として働くようにすることである。
【００１７】
関連する別の目的は、ＣＭＰによりＣＭＯＳ回路中に集積化して形成される突出外因性ベースを備えたＨＢＴに用いる特定の層配列および所定の範囲の層の厚さを含む製作プロセスを提供することである。本発明の別の目的は、ＣＭＯＳゲート誘電体スタックが、ＨＢＴのエミッタ・プラグと整列した平らな表面を形成するように設計されるプロセスを提供することである。最後に、本発明の全般的な目的は、ＣＭＰプロセスのステップを組み込んだＢｉＣＭＯＳ回路全体を形成するプロセス・シーケンスを提供することである。
【課題を解決するための手段】
【００１８】
本発明の目的に鑑みて、上記その他の目的を達成するために、本発明は、ゲートを備えたＣＭＯＳ回路と集積化した突出外因性ベース、エミッタおよびコレクタを備えたバイポーラ・トランジスタを形成するプロセスを提供する。ＣＭＯＳ区域およびバイポーラ区域を有する中間半導体構造を設ける。バイポーラ区域に真性ベース層を設ける。このＣＭＯＳおよびバイポーラ区域にわたってベース酸化物を形成し、また、これらの区域上に、（以下では、エミッタ・スタック・シリコン層と称する）シリコン層の犠牲エミッタ・スタックを被着させる。フォトレジストを塗布してバイポーラ区域を保護し、バイポーラ区域上のエミッタ・スタック・シリコン層の上部表面が、ＣＭＯＳ区域の上部表面とほぼ同じ高さになるように、この構造をエッチングして、ＣＭＯＳ区域からのみエミッタ・スタック・シリコン層を除去する。最後に、ＣＭＯＳおよびバイポーラ区域にわたって、後続のＣＭＰ（化学機械研磨）に適したほぼ平らな上部表面を有するように研磨停止層を被着させる。
【００１９】
種々の層の相対的な厚さに応じて、本発明の２つの特定の実施形態が可能である。第１実施形態では、エミッタ・スタック・シリコン層の厚さが、ＣＭＯＳ区域のシリコン・ゲートの厚さにほぼ等しい。次いで、このプロセスでは、バイポーラ区域上のエミッタ・スタック・シリコン層の上部表面が、ＣＭＯＳ区域中のベース酸化物の上部表面とほぼ同じ高さになるように、エッチ・ストップとしてベース酸化物を用いる。
【００２０】
第２実施形態では、エミッタ・スタック・シリコン層の厚さと真性ベース層の厚さを合わせたものが、ＣＭＯＳ区域のシリコン・ゲートの厚さにほぼ等しい。次いで、このプロセスでは、ＣＭＯＳ保護層がエッチ・ストップとして働く状態で、ＣＭＯＳ区域だけから、エミッタ・スタック・シリコン層、ベース酸化物および真性ベース層をエッチングして除去するステップを含む。このステップにより、確実に、バイポーラ区域上のエミッタ・スタック・シリコン層の上部表面が、ＣＭＯＳ区域中の保護層の上部表面とほぼ同じ高さになる。
【００２１】
上記概略の説明および以下の詳細な説明は本発明の例であり、本発明を限定するものではないことを理解されたい。
【００２２】
本発明は、以下の詳細な説明を添付の図面と合わせ読めば最もよく理解される。一般の慣行に従って、図面の様々な形状は原寸に比例していないことを強調しておく。そうではなく、見やすいように、様々な形状の寸法は任意に拡大縮小されている。
【発明を実施するための最良の形態】
【００２３】
ＣＭＰは、半導体製作時に、ＳＴＩ（浅いトレンチ分離）（shallow trenchisolation）領域およびＢＥＯＬ（バックエンド・ライン）分離領域を形成するのに広く使用されてきた。しかし、従来方式のプロセスは、バイポーラ区域とＣＭＯＳ区域の間に異なるトポグラフィをもつＢｉＣＭＯＳ回路中に製作されるシリコン・デバイスを平坦化するのにＣＭＰを利用するように取り組んでこなかった。ＳＴＩの形成では、研磨停止部として、ウエハ加工の初期段階でシリコン基板の平らな表面上に直接被着した誘電体層を用いる。
【００２４】
本発明のプロセスでは、エミッタ犠牲プラグの上に外因性ベース層を被着させる。この外因性ベースは、多結晶シリコン、すなわち、しばしば「ポリシリコン」を指す「ＰＣ」シリコンとすることができる。犠牲プラグの厚さおよび残りのＣＭＯＳ区域の厚さを正しく調整して研磨前に表面を平らにし、それによって、ＣＭＰによる平坦化を行う。ＣＭＯＳ回路中に集積化するＨＢＴ用に突出外因性ベースをＣＭＰで形成する本発明のプロセスと従来方式の方法の主要な差異は、（ａ）本発明の外因性ベース層は、エミッタ犠牲プラグの上に被着させ、（ｂ）この犠牲プラグの厚さおよび残りのＣＭＯＳ区域の厚さを正しく調整して研磨前に表面を平らにし、それによって、ＣＭＰによる平坦化を行うことである。突出外因性ベースを備えたバイポーラ・デバイスを、ＣＭＰによりＣＭＯＳ回路中に集積化して製作するための本発明によるプロセスの詳細なステップを以下に示す。
【００２５】
次に、全体を通して同じ参照番号は同じ要素を指す図面を参照すると、図５に、本発明のプロセスの最初の３ステップの結果が示されている。出発構造は、誘電体を充填した分離領域１１０および埋込みコレクタ領域１０５を備えたシリコンの活性区域１００を含む。保護層１２０を被着させ、ＣＭＯＳ製作用の開口を開ける。保護層１２０は、バイポーラ区域を保護する。バイポーラ区域は、この説明の例ではＮＰＮ型であるが、このタイプに限定されるものではない。これで、このプロセスの第１ステップが完了する。
【００２６】
第２ステップでは、ｐ型ウエルおよびｎ型ウエルの注入後、適切な閾値電圧調整によるドープを行って、（ＰＦＥＴ１４０およびＮＦＥＴ１５０を含む）従来型のＣＭＯＳデバイスを製作する。ゲート誘電体を形成し、次いで、ゲート導体１３０を被着させる。第３ステップでは、保護誘電体層１６０を被着させてＣＭＯＳを保護する。任意選択層１７０を被着させて、後続のベースの核形成を容易にすることができる。これら最初の３ステップにより、図５に示す構造が得られる。
【００２７】
これらのステップの後で、図６に示すように、従来方式のフォトリソグラフィを用い、保護層１７０、１６０および１２０をエッチングすることによって、バイポーラ領域に開口を設ける。図６には、ＳＴＩ区域１０８およびベース開口１８０も示す。
【００２８】
図７に示すように、当業者には周知の技術を用いて、エピタキシャルＳｉＧｅベース１９０を被着させる。パッシベーション用に、酸化物などの誘電体の（一般に、５０ｎｍ未満の）薄い層を形成してよい。エピタキシャルＳｉＧｅベース１９０の被着およびベース・パッシベーション層２００の形成は、従来どおりであり、当業者には周知のものである。図７では、トポグラフィ上の明らかな差異、すなわち、ＣＭＯＳ区域１７５とバイポーラ区域１６５の間の段差２１０がはっきり示されている。段差２１０は、ゲート導体１３０の高さ（１，０００〜２，５００Å）にほぼ等しい。
【００２９】
図８では、バイポーラ区域とＣＭＯＳ区域の間の異なるトポグラフィがはっきり示されている。ベース酸化物２００の後で、ａ−Ｓｉ層のスタック２３０およびＳｉＮ層２４０を、それぞれ厚さ約５００〜２，０００Å、好ましくは１，０００〜１，５００Åで被着させる。ＳｉＮ層２４０は、以下のステップで研磨停止部として利用することになる。高さの差異、すなわち段差２５０によって、ＮＰＮ型バイポーラ区域１６５がＣＭＯＳ区域１７５よりも低くなることに留意されたい。段差２５０は、ＣＭＯＳゲートの厚さ（段差２１０）とほぼ同じである。このトポグラフィが、ＳｉＮ層２４０がＣＭＯＳ区域上で高く立ったままの状態、すなわち段差２５０のままである場合、突出外因性ベースを形成するために良好な研磨停止部を用いてパイポーラ区域１６５を平坦化することは現実的ではない。すなわち、ＣＭＰによって突出外因性ベースを形成するための平らな表面を備えた研磨停止層がない。
【００３０】
解決策は、図８に示すようなＣＭＯＳ区域とＮＰＮ区域の間の異なるトポグラフィを考慮に入れて、ウエハ全体にわたって平面すなわち平らな表面を備えた研磨前の停止層を設けることである。層配列および被着材料の厚さを正しく設計することによって、研磨前の平らな表面を設ける。この層配列および厚さはともに、「所定」のものである。というのは、それらは、無作為なものではなく、ある範囲内で合理的に予測可能なものであり、所望の最終製品を得るために計算することができるからである。
【００３１】
明らかになったこのトポグラフィの問題を解決するために、研磨停止ＳｉＮ層２４０の前に被着させる被膜は、ウエハ全体にわたって同じ高さでなければならない。マスク・エッチング・プロセスによって、同じ高さの表面を実現することができる。このプロセスでは、フォトレジスト２３５を用いて、バイポーラ区域１６５を保護する。ＣＭＯＳ区域１７５を露光し、適当なエッチ・ストップを用いて被膜をエッチング除去する。次のステップで、研磨停止ＳｉＮ層２４０を被着させる。研磨停止ＳｉＮ層２４０の上部表面は、ＣＭＯＳおよびバイポーラ区域の両方にわたって同じ高さになる。
【００３２】
構造中の層の厚さに応じて、このプロセスには２つの任意選択肢がある。第１の任意選択肢を図９に示す。図９では、ａ−Ｓｉ２３０の厚さが、ゲート導体１３０の厚さにほぼ等しい。ベース酸化物２００を形成した後で、最初にエミッタ・スタックａ−Ｓｉ２３０を被着させる。ａ−Ｓｉ２３０の厚さは、段の高さの差デルタに等しくなるように選択する。これは、ＣＭＯＳスタックとＮＰＮ型エピタキシャルＳｉＧｅベース１９０の差と同じであり、ゲート導体１３０とほぼ同じである。フォトレジストによりマスクされたエッチングは、ベース酸化物２００上で停止することになり、ａ−Ｓｉ２３０は、レジストによりマスクされたエッチングによって、ＣＭＯＳ区域１７５中でのみ除去される。その結果、バイポーラ区域１６５上のａ−Ｓｉ２３０の表面は、ＣＭＯＳ区域１７５中のベース酸化物２００の上部表面と同じ高さになる。したがって、後で形成するＳｉＮ層２４０は、ＣＭＯＳおよびバイポーラ区域のウエハ全体にわたって平らな上部表面を有することになる。
【００３３】
第２の任意選択肢を図１０に示す。図１０では、ａ−Ｓｉ２３０の厚さとエピタキシャルＳｉＧｅベース１９０の厚さを合わせたものが、ゲート導体１３０の厚さにほぼ等しい。ゲート導体１３０の厚さは約２０００Åであり、多くの場合、約５００〜１，５００Åのａ−Ｓｉ２３０の厚さよりも厚いので、ａ−Ｓｉ２３０をエッチングし、さらにベース酸化物２００を貫通し、下にあるエピタキシャルＳｉＧｅベース１９０も除去することが実現可能である。このエッチングは、ＣＭＯＳ保護層１６０上で停止することになる。このプロセスでは、２つの被膜（ａ−Ｓｉ２３０およびエピタキシャルＳｉＧｅベース１９０）を組み合せた厚さが、ゲート導体１３０に等しいことが必要である。このため、バイポーラ区域１６５上のａ−Ｓｉ２３０の表面は、ＣＭＯＳ保護層１６０の上部表面と同じ高さになる。
【００３４】
図１１に、ＳｉＮ層２４０を被着させた後の図１０の構造を示す。（ＳｉＮ層２４０上の厚さ約１００〜５００Åのエッチ・ストップ層であるＴＥＯＳ２４５は、任意選択である。）バイポーラ区域１６５上のＳｉＮ層２４０の上部表面は、ＣＭＯＳ区域１７５上の上部表面と同じ高さであり、これは、次のＣＭＰステップに必要なことであることに留意されたい。
【００３５】
以下のステップでは、これら両方の任意選択肢について、製作プロセスは類似しているので、バイポーラの製作を論じる例として、第２選択肢（図１０および１１）を用いることができるであろう。第１任意選択肢（図９）の構造の製作を完了させるプロセス・ステップは、以下の考察に基づいて直接導くことができる。このようなステップは、第２選択肢に基づく例に鑑みて、当業者には周知のものであろう。
【００３６】
本発明によるプロセスの次のステップでは、（図示しない）外因性ベース開口のレジスト・ブロックを被覆する。図１２に示すように、層２４０と層２３０のスタックＲＩＥにより、外因性ベース開口２７０が形成され、エミッタ・アイランド２８０および支持アイランド２９０が残る。このＲＩＥステップは、ベース酸化物層２００で停止する。
【００３７】
次に、図１３に示すように、スペーサ３００を形成する。スペーサ３００は、単一または複合誘電体スペーサとすることができる。外因性ベース開口２７０中のベース酸化物２００を除去する。他の区域上のベース酸化物２００は、エミッタ・アイランド２８０および支持アイランド２９０によって保護される。
【００３８】
図１４に、突出外因性ベース３１０を形成するところを示す。外因性ベース３１０は、たとえば、ポリシリコン層３１３を被着させ、その後、研磨停止部として層２４０を利用して、外因性ベース開口２７０の充填レベル３１５まで下げて平坦化し、その後、さらに陥凹部をエッチングすることによって形成する。突出外因性ベース３１０は、露出外因性ベース開口２７０上においてのみ選択エピタキシによる被着を行って形成することもできる。
【００３９】
図１５に、誘電体分離層３２３を被着させるところを示す。分離層３２３にＣＭＰステップを適用してこの層を平坦化し、それによって、平面分離層３２０を形成する。この場合も、層２４０は、このステップにおける研磨停止部として利用される。
【００４０】
次に、フォトレジスト２３５と同じ像のフォトレジスト・マスクを用いて、バイポーラ区域１６５をブロックすることができる。次いで、（該当する場合には、スペーサからの残余皮膜とともに）ＣＭＯＳ区域１７５上の残りの分離層３２０を除去する。得られた構造を図１６に示す。
【００４１】
本発明のプロセスでは、次に、マスクとして平面分離層３２０を用いる。エミッタ・アイランド２８０および支持アイランド２９０中の犠牲スタック層２３０および２４０をエッチング除去する。このエッチングは、ＣＭＯＳ区域１７５中の保護層１６０およびバイポーラ区域１６５中のベース酸化物２００のところで停止する。得られた構造を図１７に示す。
【００４２】
図１８に示すように、エミッタ開口内でベース酸化物層２００をエッチングし、エミッタ層３５０を被着させる。次いで、エミッタ接点を形成するためのマスクとして誘電体保護層３６０を被着させる。後続の加工を容易にするために、フォトレジスト３７０を設ける。
【００４３】
マスクとしてフォトレジスト３７０を用いて、エミッタ区域の外部で、誘電体保護層３６０およびエミッタ層３５０を除去する。平面分離層３２０およびＣＭＯＳ保護層１６０は、エッチ・ストップとして働く。フォトレジスト層３８０を、外因性ベース領域およびＣＭＯＳ領域１７５をともに覆うようにパターン化して、図１９に示すように塗布し、開口を開ける。露出領域に方向性エッチングを適用して、まず、酸化物分離層３２０およびベース酸化物層２００をエッチングし、次いで、突出外因性ベース３１０のポリシリコン被膜およびＮＰＮ型エピタキシャルＳｉＧｅベース１９０をエッチングし、保護層１６０上でエッチングを停止させる。次いで、ウエットまたはドライ・エッチング技術によって誘電体保護層１６０を除去し、（任意選択で）ＣＭＯＳの注入およびアニールを行うことができる。
【００４４】
バイポーラ区域１６５のエミッタ、ベースおよびコレクタへの接点ならびにＣＭＯＳ区域１７５のソース、ドレインおよびゲートへの接点を形成する以下のステップはすべて、当業者には周知のものである。ＳｉＮエッチ・ストップ４３０を被着させ、その後、ＢＰＳＧ（ホウ素燐酸シリケート・ガラス）層４４０を被着させ平坦化する。エミッタ、ベースおよびコレクタならびに他のコンポーネント用の様々な接点４５０を形成して、この構造の集積化が完了する。このような構造を図２０に示す。
【００４５】
本発明の製作プロセスと従来方式の方法の複数の重要な差異がいまや明らかなはずである。本発明と、ワイ・シー・サン（Y.C. Sun）およびジェイ・ワーノック（J. Warnock）による文献中の開示との間には、いくつかの主要な差異が存在する。これらの差異の中には、（ａ）本発明の外因性ベース・ポリシリコンは、エミッタ犠牲プラグの上に被着させ、（ｂ）ＣＭＰによる平坦化を行うための研磨前の平らな表面が得られるように、犠牲プラグおよび残りのＣＭＯＳ区域の厚さを正しく調整することが含まれる。対照的に、参照した文献では、研磨停止部をＣＭＯＳゲート誘電体とすることを仮定している。本発明では、ＣＭＯＳの上部表面は、最初からエミッタ・プラグと同じ高さではなく、本発明の重要な目的の１つは、この平らな表面を実現することである。
【００４６】
また、本発明と米国特許第５，５２３，６０６号の開示の間にもいくつかの主要な差異が存在する。これらの差異の２つがはっきり示されている。第１に、本発明の外因性ベース・ポリシリコンは、真性ベースの形成後に被着させる。第２に、この外因性ベースは、適切な被膜スタックの設計により研磨停止部が得られることによって可能となるＣＭＰによって形成し、したがって、真性ＳｉＧｅベースには選択エピタキシの必要がない。
【００４７】
ある特定の実施形態に関して上記に示し説明したが、本発明は、ここで示した細部に限定されるものではない。そうではなくて、特許請求の範囲の均等物の範囲内で、本発明の趣旨から逸脱することなく、細部に様々な改変を加えることができる。
【図面の簡単な説明】
【００４８】
【図１】米国特許第５，５２３，６０６号の図７Ｃの一部に対応する図である。
【図２】米国特許第５，５２３，６０６号の図７Ｅの一部に対応する図である。
【図３】ワイ・シー・サン（Y.C. Sun）、ジェイ・ワーノック（J. Warnock）、「Processfor a High-Performance Bipolar-Based BICMOS」、IBM Technical Disclosure Bulletin、第35巻、第4B号（vol.35, no. 4B）、295〜97頁、（1992年9月）の文献の図１に対応する図である。
【図４】ワイ・シー・サン（Y.C. Sun）、ジェイ・ワーノック（J. Warnock）、「Processfor a High-Performance Bipolar-Based BICMOS」、IBM Technical Disclosure Bulletin、第35巻、第4B号（vol.35, no. 4B）、295〜97頁、（1992年9月）の文献の図１に対応する図である。
【図５】本発明のプロセスの最初の３ステップを適用した後で得られた構造を示す図である。
【図６】異なるトポグラフィを有するいくつかのタイプの区域をはっきり示す、本発明のプロセスの第４ステップを示す図である。
【図７】ＣＭＯＳ区域とバイポーラ区域の間のトポグラフィ（段差）上の明らかな差異をはっきり示す、本発明のプロセスの第５ステップを示す図である。
【図８】エミッタ・スタック・シリコン層およびＳｉＮ研磨停止層を被着させた後のバイポーラ区域とＣＭＯＳ区域の間の異なるトポグラフィをはっきり示し、このトポグラフィにより、突出外因性ベースを形成するために良好な研磨停止部を用いてバイポーラ区域を平坦化することが実際的ではなくなることを示す図である。
【図９】バイポーラ区域上のａ−Ｓｉの表面を、ＣＭＯＳ区域中のベース酸化物の上部表面と同じ高さにする、本発明によるプロセスの第１実施形態を示す図である。
【図１０】バイポーラ区域上のａ−Ｓｉの表面を、ＣＭＯＳ区域中のゲート・ポリシリコンの上部表面と同じ高さにする、本発明によるプロセスの第２実施形態を示す図である。
【図１１】研磨停止層として窒化シリコン層を被着させた後の図１０の構造を示す図である。
【図１２】ＳｉＮおよびａ−Ｓｉのエミッタ・スタックにより外因性ベース開口を形成するところを示す、本発明のいずれかの実施形態によるプロセスの次のステップを示す図である。
【図１３】スペーサの形成を示す図である。
【図１４】外因性ベース開口中のベース酸化物の除去および突出外因性ベースの形成を示す図である。
【図１５】平面分離層の形成を示す図である。
【図１６】ＣＭＯＳ区域から平面分離層を除去した後で得られた構造を示す図である。
【図１７】マスクとして平面分離層を利用して、エミッタ・アイランドおよび支持アイランド中の窒化シリコン層およびａ−Ｓｉ層のスタックをエッチングした後で得られた構造を示す図である。
【図１８】エミッタ・ポリシリコン層を被着させ、エミッタ接点を形成するためのマスクとしてＳｉＮ層を被着させ、構造上にフォトレジストを被覆した後で得られた構造を示す図である。
【図１９】マスクとしてフォトレジストを用いて、エミッタ区域の外部でＳｉＮ層およびエミッタ・ポリシリコン層を除去し、外因性ベース領域に一致し、ＣＭＯＳ領域を覆うフォトレジスト層を塗布した後で得られた構造を示す図である。
【図２０】すべての酸化物層を除去し、ＳｉＮエッチ・ストップを被着させ、ホウ素燐酸シリケート・ガラス層を被着させ平坦化し、エミッタ、ベースおよびコレクタならびに他のコンポーネント用の様々な接点を形成して構造の集積化を完了した後で得られた構造を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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2004532534.tif 000064
【国際調査報告】
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