(57)【要約】集積回路（２）は正しい動作のテストのために、直列テストスキャンチェーン（１０）を備えている。セル（２０）のラッチ（１４）内に保持されたリセット信号を非同期的にゲートして、スキャン許可信号によりテスト中の回路部（８）に付加するように適合した、リセット信号発生スキャンチェーン・セル（２０）を使用して、非同期リセット信号動作がテストされる。リセットの正しい動作により所定値へ強制されているテスト中の回路部内のラッチ（１２）は、リセット・テストに先立って反対の意味の値に事前ロードされる。
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【特許請求の範囲】
【請求項１】
回路部がリセット信号を受信することにより所定のリセット値へリセットされる１つの信号値を記憶するラッチ可能な少なくとも１つの回路部を有する前記回路部と、
各々が複数のスキャンチェーン・セルを有する１つ以上のシリアルテストスキャンチェーンであって、前記シリアルテストスキャンチェーンの少なくとも１つが、前記回路部の正しい動作の試験の一部として前記回路部へテスト信号を記憶し付与するように動作でき、前記テスト信号は１つのスキャン許可信号の制御のもとにクロック信号に同期して前記回路部に付与される前記シリアルテストスキャンチェーンを含む集積回路であって、
前記シリアルテストスキャンチェーンは、所定のリセット信号値を記憶するときに前記スキャン許可信号の制御のもとに前記クロック信号と独立で非同期に前記リセット信号を発生するように動作できるリセット信号発生スキャンチェーン・セルを含む前記集積回路。
【請求項２】
前記回路部がマクロセル回路部である請求項１記載の集積回路。
【請求項３】
前記回路部がマイクロプロセッサ・マクロセルである請求項２記載の集積回路。
【請求項４】
前記シリアルテストスキャンチェーンが、前記回路部を包囲する境界テストスキャンチェーンである請求項１、２、３のいずれかに記載の集積回路。
【請求項５】
前記シリアルテストスキャンチェーンが、前記回路部へテスト信号を付与して、前記回路部からの応答信号を捕捉する前項までのいずれかの請求項記載の集積回路。
【請求項６】
前記クロック信号の信号サイクル内の一定点で更新される信号記憶域ラッチを前記スキャンチェーン・セルが含む前項までのいずれかの請求項記載の集積回路。
【請求項７】
前記リセット信号発生スキャンチェーン・セルが、前記クロック信号の信号サイクル内の一定点で更新されるリセット信号記憶域ラッチを含む前項までのいずれかの請求項記載の集積回路。
【請求項８】
前記リセット信号発生スキャンチェーン・セルが、前記スキャン許可信号により前記リセット信号記憶域ラッチから発生される前記リセット信号をゲートするように動作できるゲート回路を含む請求項７記載の集積回路。
【請求項９】
前記リセット信号を発生するのに先立って前記所定のリセット値と異なる信号値を各回路部ラッチがロードされている前項までのいずれかの記載の集積回路。
【請求項１０】
集積回路の試験リセット動作の方法であって、前記集積回路は、前記回路部によるリセット信号を受信することにより所定のリセット値へリセットされる信号値を記憶するラッチ可能な少なくとも１つの回路部と、各々が複数のスキャンチェーン・セルを有する１つ以上のシリアルテストスキャンチェーンであって、前記回路部の正しい動作の試験の一部分として前記回路部へテスト信号を記憶し付与するように動作できる少なくとも１つ以上のシリアルテストスキャンチェーンを有し、前記テスト信号は前記回路部に、１つのスキャン許可信号の制御のもとに１つのクロック信号に同期して付与され、前記方法は、
前記シリアルテストスキャンチェーン内にスキャンチェーン・セルを発生するリセット信号内に所定のリセット信号値を記憶するステップと、
前記スキャン許可信号の制御のもとに前記クロック信号と独立で非同期に、前記所定のリセット信号値から前記リセット信号を発生するステップを含む前記方法。
【発明の詳細な説明】
【０００１】
本発明は集積回路試験の分野に関する。より詳しくは、本発明は集積回路のリセット機能の試験に関する。
【０００２】
集積回路の製作を完了したときに正しい動作について集積回路をテストすることが重要である。集積回路の複雑性が増加するにつれて、集積回路の機能性を十分な程度に正しくチェックする必要性の範囲が著しく増加した。別々のソースにより設計・供給される多重の機能ユニットが単一の集積回路上に組み合わせるシステム・オン・チップ設計への動きに、これらの問題が複合している。集積回路パッケージにより供給される入出力のピンの利用できる数が、テストのために集積回路パッケージ内の複数の点に対してなし得るアクセスを限定する。
【０００３】
集積回路テストの能力を増強する１つの方法は、ＩＥＥＥ  ＪＴＡＧ規格に提案されたようなシリアルテストスキャンチェーンを使用することである。シリアルテストスキャンチェーンを使用して、集積回路内の深さを指定するテスト・ベクトル内でスキャンし、それらのテスト・ベクトルを付加し結果の値を収集してから、それを分析して正しい動作を確認することができる。このスキャンチェーンの解決方法は大きな長所を有し、種々の部分にそれら自身のシリアルテストスキャンチェーンを供給できるシステム・オン・チップ設計に良く適合するが、固有のリセット動作のテストの実行が困難である。
【０００４】
シリアルテストスキャンチェーンの技術は、クロック信号と同期してデータ内をスキャンし、データを供給し、データを捕捉する。この同期型のテスト動作は、同期型の通常動作のテストに合理的であり良く適合する。しかしながら、通常非同期動作するタイプの集積回路のテストに困難がある。そうした非同期型動作の非常に重要な例は、非同期リセット信号への応答である。集積回路内の回路部は、非同期的に与えられるリセット信号に応答して、その状態を再初期化するのが普通である。正しくないリセット動作は集積回路において重大な故障であり、非同期リセットが正しくテストされることが重要である。これを達成する１つの方法は、各回路部に対して１つのリセット・ピンを経路選択し、これがその回路部のリセット動作をテストするの使用されるようにすることである。しかしながら、前述のように、１つの集積回路パッケージにより供給されるピンの数は、しばしばシステム設計における制約要素になり、製造テスト作業のためにこれらの貴重な入出力ピンを割り当てるのは望ましくない。更に、システム・オン・チップ設計が、自身のリセット信号に支配されるであろう種々のソースからの複数の回路部分／マクロセルを用いるようになり、この解決方法は製造テストのためにのみ多くの外部リセット・ピンを回路パッケージ上に明示する必要性を引き起すことになるであろう。
【０００５】
本発明の一つの特徴は、
回路部がリセット信号を受信することにより所定のリセット値へリセットされる１つの信号値を記憶するラッチ可能な少なくとも１つの回路部を有する前記回路部と、
各々が複数のスキャンチェーン・セルを有する１つ以上のシリアルテストスキャンチェーンであって、前記シリアルテストスキャンチェーンの少なくとも１つが、前記回路部の正しい動作の試験の一部として前記回路部へテスト信号を記憶し付与するように動作でき、前記テスト信号は１つのスキャン許可信号の制御のもとにクロック信号に同期して前記回路部に付与される前記シリアルテストスキャンチェーンを含む集積回路であって、
前記シリアルテストスキャンチェーンは、所定のリセット信号値を記憶するときに前記スキャン許可信号の制御のもとに前記クロック信号と独立で非同期に前記リセット信号を発生するように動作できるリセット信号発生スキャンチェーン・セルを含む前記集積回路を提供する。
【０００６】
本発明が認識するのは、スキャン許可信号とクロック信号が同期的に働いてテスト信号を付加する一方で、このスキャン許可は、リセット信号を発生するため修正されたスキャンチェーン・セルと共に使用され、クロック信号と非同期の時間にそのリセット信号を発生し、こうしてテスト中の回路部の非同期リセット動作をチェックすることである。本システムは１つ以上のスキャンチェーンを含み得る（典型的には複数であるが、しかし小さな設計では単一のスキャンチェーンを有し得る）。
【０００７】
リセット動作をテストすべき回路部は多くの異なった形式をとり得るし、また集積回路全体であり得るが、本発明は特にリセット・テストをする回路部がマクロセル回路部であるときに特に有用である。そうしたマクロセル回路部は、固有の試験が必要な特定のリセット動作を有することが多い。リセット動作の試験は、このマクロセルがマイクロプロセッサである場合に特に価値があるが、その理由はマイクロプロセッサが、システム障害によりリセット動作を要求することが合理的に予想される回路素子であるからである。
【０００８】
本発明が特に価値があるシステム・オン・チップ設計の状況において、シリアルテストスキャンチェーンは、回路部を包囲する境界スキャンチェーンの形で便利に供給され得る。回路部とその関連の境界テストスキャンチェーンは、しばしば一つの特定の供給者から調達され、従ってこの供給される素子の中にリセット・テスト機構をカプセル化することは非常に便利である。
【０００９】
スキャンチェーン・セルは、クロック信号の周期内の一定点において更新される記憶域ラッチを含む。これによりスキャンチェーン試験の通常の同期的動作形式が供給される。リセット信号発生スキャンチェーン・セルの特に好ましい実施例において、そのセル内の記憶域ラッチは、スキャン許可信号により制御されるゲート論理によってもゲートされる値の信号を記憶するように配置されている。こうしてリセット信号を発生するのに必要な信号値がリセット信号発生スキャンチェーン・セルへロードされる、しかしスキャン許可信号内の適当な変化により開放されるまで、アプリケーションから回路部への付与が阻止される。スキャン許可信号はクロック信号と非同期に制御されて、クロック信号と非同期の仕方で回路部へリセット信号を開放し、これによりリセット動作の改良された試験を供給する。
【００１０】
本発明の他の特徴は、集積回路の試験リセット動作の方法であって、前記集積回路は、前記回路部によるリセット信号を受信することにより所定のリセット値へリセットされる信号値を記憶するラッチ可能な少なくとも１つの回路部と、各々が複数のスキャンチェーン・セルを有する１つ以上のシリアルテストスキャンチェーンであって、前記回路部の正しい動作の試験の一部分として前記回路部へテスト信号を記憶し付与するように動作できる少なくとも１つ以上のシリアルテストスキャンチェーンを有し、前記テスト信号は前記回路部に、１つのスキャン許可信号の制御のもとに１つのクロック信号に同期して付与され、前記方法は、  前記シリアルテストスキャンチェーン内にスキャンチェーン・セルを発生するリセット信号内に所定のリセット信号値を記憶するステップと、
前記スキャン許可信号の制御のもとに前記クロック信号と独立で非同期に、前記所定のリセット信号値から前記リセット信号を発生するステップを含む前記方法を提供する。
【００１１】
図１は、複数のマクロセル４、６、８を含む集積回路２を示す。これらのマクロセルの各々は集積回路２の異なった機能を供給し、異なった供給者により設計され支援される。マクロ・セル８はマイクロプロセッサ・コアであって、境界スキャンセル・チェーン１０により包囲されている。マイクロプロセッサ・コア８の中に複数のラッチ１２がありこれらラッチ１２がリセット信号の通常の正しい動作の間、所定のリセット信号値へ強制されている。これらのラッチの各々をこの所定のリセット信号状態へ強制することにより、マイクロプロセッサ８が既知のリセット状態へ配置され、そこから処理を安全に再開することができる。通常動作内のリセット信号は、集積回路２の動作を制御する他のあらゆる信号に対して非同期に供給され、従ってリセット信号の正しい動作もまた非同期的にテストされることが重要である。リセット信号がテスト中に非同期的に付加されると、ラッチ１２内に記憶された信号値がスキャン出力されて正しい動作をチェックできる。
【００１２】
境界スキャンセル・チェーン１０は複数の直列接続スキャンチェーン・セルで形成され、これらはＩＥＥＥ  ＪＴＡＧ規格により制御され、マイクロプロセッサ８の周辺を巡って配置されている。これらのスキャンチェーン・セルは、マイクロプロセッサ８へテスト信号を付与したり、そこから結果の信号を捕捉するために使用される。
【００１３】
図２は、標準的な境界スキャンセルの１つとなり得る形式を図示する。スキャンチェーン・セル内にラッチ１４が備えられて、テスト中の回路部へ付与すべき信号を記憶したり、またはテスト中の回路部から１つの値を捕捉するために使用される。スキャンセル・チェーンへ信号値をシリアルにシフトしたりまたはスキャンセル・チェーンからこれらを回復することを目的とする場合は、マルチプレクサ１６を切り替えてスキャンチェーン・セルをシリアルに相互接続するために、スキャン許可信号が使用される。ラッチ１４へ付与されるクロック信号の立ち上がりエッジ上でラッチ１４の値が更新されるようにラッチ１４が配置される。従ってクロック信号の各立ち上がりエッジにおいてそれぞれのラッチ１４内に保持された信号値は、スキャンセル・チェーンの中へおよび外へ１つの位置ごとに全体として前進する。テスト動作にない場合スキャンセル全体を迂回するために更なるマルチプレクサ１８が備えられていて、テスト許可信号により制御される。
【００１４】
図３は図２の回路の動作を説明する信号図である。ラッチ１４はクロック信号の各立ち上がりエッジで更新される。スキャン許可信号がハイである時に、クロック信号の立ち上がりエッジがスキャンセル・チェーンを通じてシリアルシフトをトリガする。スキャン許可信号がローであるときには、クロック信号の立ち上がりエッジは、このセルが信号捕捉に専用となっていれば、テスト中の回路部からの信号値が捕捉されるようトリガする。クロック信号と同期してラッチ１４内に新しい信号値が記憶されるときに、それらがテスト中の回路部へ付与される。
【００１５】
図４はリセット信号発生スキャンチェーン・セル２０を図示する。このリセット信号発生スキャンチェーン・セル２０は、図２に図示したものにＯＲゲート２２を含めることにより修正したものである。ＯＲゲート２２はラッチ１４からそこに記憶された情報を、スキャン許可値を使用してリセット信号として付与するかまたはリセット信号として付与しないようにゲートする役をする。リセット信号発生スキャンチェーン・セル２０により発生されるリセット信号はローの時にアクティブであり、従ってスキャン許可信号がハイであれば、ラッチ１４に記憶されている信号値に関わりなく、ＯＲゲート２２の動作がリセット信号を非アクティブとして保持する。
【００１６】
図５を参照すると、リセット動作をテストするのが望ましくないときにラッチ１４内にハイの値が記憶され、こうしてスキャン許可信号の値にかかわりなくこのリセット信号が非アクティブに保持される。
【００１７】
図６に示すように、リセット信号の非同期的発生をテストするのが望ましい時には、これは最初にラッチ１４へローの信号値をロードすることにより設立される。このローの信号値は、スキャン許可信号もまたローになるまで、リセット信号発生スキャンチェーン・セル２０の出力に表現されるのを防止される。スキャン許可信号は、クロック信号の現在の状態とは独立にローに駆動され、従ってアクティブなリセット信号がテスト中の回路部へ所望の非同期的な形態で出力される。
【００１８】
リセットの非同期的性質を充分にテストするために、図７に示すように、スキャン許可信号がローの時間はクロック信号ＣＬＫの立ちあがりエッジを明示的に包含してはならない。
【００１９】
図１へ戻って、リセット動作を充分にテストするために、リセット信号の付与により所定のリセット値を強制されたラッチ１２の各々は、このリセット信号の試験に先立って、その所定のリセット信号値に対して反対の信号値へ事前ロードされる。これらの設定値は、関連のスキャンセル・チェーンを介して、ラッチ１２へロードされる。すべてのラッチ１２が適切にロードされると、非同期リセット信号が出力されて、リセット動作が正しく遂行されれば、ラッチ１２の各々が信号遷移を行なう。この非同期リセットの正しい動作は、ラッチ１２内の新しい値およびマイクロプロセッサ８の周りからの値を示す他の状態を、補足しスキャンすることにより照合できる。
【図面の簡単な説明】
例示の方法のみにより添付図面を参照して本発明の実施例を説明してきた。
【図１】
複数のマクロセルを含むシステム・オン・チップ設計を図式的に示す。
【図２】
境界スキャンセルを図示する。
【図３】
図２の境界スキャンセルを制御するのに使用されるクロック信号とスキャン許可信号を図示する。
【図４】
スキャンチェーン・セルを発生するリセット信号を図示する。
【図５および図６】
図４の回路の動作を図式的に示す。
【図７】
非同期的リセットをテストするときにスキャン許可信号とクロック信号の間にあり得る種々な関係を図式的に示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際公開パンフレット】
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【国際調査報告】
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