(57)【要約】プリント回路アセンブリは、接点部材のアレイが取付けられたフレキシブル誘電体コアを有するインタポーザ回路を含む。各接点部材は、誘電体コアの第１面からアクセス可能な第１相互接続面と誘電体コアの第２面からアクセス可能な第２相互接続面とを有する。各接点部材の第１相互接続面には、導電素子が取付けられる。フリップチップ半導体ダイは、その実装面にボンドパッドのアレイを有する。半導体ダイの各ボンディングパッドは、インタポーザ回路の第１相互接続面の夫々１つに実質的に位置合せされる。各ボンディングパッドは、対応する導電素子に電気的に接続される。電子デバイスは、ボンディングパッドのアレイとインタポーザ回路の接点部材のアレイとに外接する周縁部を画定する。各接点部材の第２相互接続面には、はんだボールが取付けられる。プリント回路基板は、その表面にはんだボールパッドのアレイを有する。はんだボールパッドの各々は第２相互接続面の夫々１つに実質的に位置合せされる。はんだボールパッドの各々は、対応するはんだボールに電気的に接続される。
2004504725.tif 000002
【特許請求の範囲】
【請求項１】
チップスケール電子パッケージであって、
接点部材のアレイが取付けられた誘電体コアを有し、各接点部材が、該誘電体コアの第１面からアクセス可能な第１相互接続面と該誘電体コアの第２面からアクセス可能な第２相互接続面とを有する、インタポーザ回路と、
実装面にボンディングパッドのアレイを含み該ボンディングパッドの各々に取付けられた導電素子を有し、各導電素子が該第１相互接続面の夫々１つに実質的に位置合せされかつ電気的に接続される、フリップチップ電子デバイスと、
を具備する電子パッケージ。
【請求項２】
各接点部材が、前記誘電体コアの前記第２面に取付けられたボンディングパッドを含み、該ボンディングパッドの第１面が前記第１相互接続面を画定し該ボンディングパッドの第２面が前記第２相互接続面を画定し、
前記誘電体コアが、その内部を貫通して延在する通路のアレイを含み、各通路が、該ボンディングパッドの夫々１つに実質的に位置合せされ、各接点部材の該第１相互接続面が該通路の夫々１つの内部で露出する、請求項１記載の電子パッケージ。
【請求項３】
各接点部材の前記第１相互接続面と前記第２相互接続面とが、夫々の通路に対して実質的に位置合せされている、請求項２記載の電子パッケージ。
【請求項４】
前記第２相互接続面が、前記第２相互接続面から位置がずれている、請求項２記載の電子パッケージ。
【請求項５】
前記誘電体コアが、内部を貫通して延在する複数の通路を含み、各接点部材が、各通路において該誘電体コアに取付けられた導電プラグを含み、該プラグの第１端が前記第１相互接続面を画定し該プラグの第２端が前記第２相互接続面を画定する、請求項１記載の電子パッケージ。
【請求項６】
各接点部材が、前記誘電体コアの前記第２面に取付けられ、間に導電トレースが電気的に接続された、２つの間隔が空けられたボンディングパッドを含み、該ボンディングパッドのうちの第１のボンディングパッドが前記第１相互接続面を画定し、該ボンディングパッドのうちの第２のボンディングパッドが前記第２相互接続面を画定する、請求項１記載の電子パッケージ。
【請求項７】
前記トレースが、応力緩和部を含む請求項６記載の電子パッケージ。
【請求項８】
前記応力緩和部が、略Ｕ形状である、請求項７記載の電子パッケージ。
【請求項９】
前記電子デバイスが、その周縁部を画定し、該周縁部が、前記ボンディングパッドのアレイと前記インタポーザ回路の前記接点部材のアレイとに外接する、請求項１記載の電子パッケージ。
【請求項１０】
前記インタポーザ回路と前記電子機器の前記実装面との間に配置されたアンダフィル材料をさらに具備する、請求項１記載の電子パッケージ。
【請求項１１】
前記誘電体コアが、単一層の高分子材料から製造される、請求項１記載の電子パッケージ。
【請求項１２】
前記誘電体コアが、フレキシブル高分子フィルムから製造される、請求項１記載の電子パッケージ。
【請求項１３】
前記誘電体コアの前記第２面上のはんだマスク層をさらに具備し、該はんだマスク層が、複数の開口を有するようにパターンニングされ、各接点部材の前記第２相互接続面が該開口の夫々１つの内部で露出する、請求項１記載の電子パッケージ。
【請求項１４】
プリント回路アセンブリであって、
接点部材のアレイが取付けられたフレキシブル誘電体コアを含み、各接点部材が、該誘電体コアの第１面からアクセス可能な第１相互接続面と該誘電体コアの第２面からアクセス可能な第２相互接続面とを含む、インタポーザ回路と、
各接点部材の前記第１相互接続面に取付けられた導電素子と、
実装面上にボンディングパッドのアレイを含み、各ボンディングパッドが、該第１相互接続面の夫々１つに実質的に位置合せされ該対応する導電素子に電気的に接続され、該電子デバイスがその周縁部を画定し、該周縁部が該接点部材のアレイに外接する、フリップチップ半導体ダイと、
各接点部材の該第２相互接続面に取付けられたはんだボールと、
表面にはんだボールパッドのアレイを含み、該はんだボールパッドの各々が該第２相互接続面の夫々１つに実質的に位置合せされ該対応するはんだボールに電気的に接続される、プリント回路基板と、
を具備するプリント回路アセンブリ。
【請求項１５】
各接点部材が、前記誘電体コアの前記第２面に取付けられたボンディングパッドを含み、該誘電体コアが、内部に延在する通路のアレイを含み、各通路が、該ボンディングパッドの夫々１つと実質的に位置合せされ、各接点部材の前記第１相互接続面が該通路の夫々１つの内部で露出する、請求項１４記載のプリント回路アセンブリ。
【請求項１６】
各接点部材の前記第１相互接続面と前記第２相互接続面とが、前記夫々の通路と実質的に位置合せされる、請求項１５記載のプリント回路アセンブリ。
【請求項１７】
前記第１相互接続面が、前記第２相互接続面から位置がずれている、請求項１５記載のプリント回路アセンブリ。
【請求項１８】
前記誘電体コアが、内部に延在する複数の通路を含み、各接点部材が、各通路において該誘電体コアに取付けられた導電プラグを含む、請求項１４記載のプリント回路アセンブリ。
【請求項１９】
各プラグの第１端が前記夫々の第１相互接続面を画定し、各プラグの第２端が前記夫々の第２相互接続面を画定する、請求項１８記載のプリント回路アセンブリ。
【請求項２０】
各接点部材が、間に導電トレースが電気的に接続された、２つの間隔が空けられたボンディングパッドを含み、該ボンディングパッドのうちの第１ボンディングパッドが前記第１相互接続面を画定し、該ボンディングパッドのうちの第２ボンディングパッドが前記第２相互接続面を画定する、請求項１４記載のプリント回路アセンブリ。
【請求項２１】
前記トレースが、応力緩和部を含む、請求項２０記載のプリント回路アセンブリ。
【請求項２２】
前記応力緩和部が、略Ｕ形状である、請求項２１記載のプリント回路アセンブリ。
【請求項２３】
前記導電素子が、前記半導体ダイ上に直接形成されたはんだバンプである、請求項１４記載のプリント回路アセンブリ。
【請求項２４】
フリップチップ電子パッケージを組立てる方法であって、
誘電体コアに取付けられた接点部材のアレイを有し、各接点部材が該誘電体コアの第１面からアクセス可能な第１相互接続面と該誘電体コアの第２面からアクセス可能な第２相互接続面とを有する、インタポーザ回路を提供するステップと、
実装面上のボンディングパッドのアレイと各ボンディングパッドに取付けられた導電素子とを有する電子デバイスを提供するステップと、
各導電素子を、該接点部材の夫々１つの該第１相互接続面と位置合せするステップと、
各導電素子を該夫々の接点部材の該第１相互接続面に電気的に接続するステップと、
を含む方法。
【請求項２５】
インタポーザ回路を提供する前記ステップが、
前記誘電体コアの前記第２面にボンディングパッドを取付けるステップと、
該誘電体コアを貫通する通路のアレイを形成し、各通路が該ボンディングパッドの夫々１つに実質的に位置合せされ、各接点部材の該第１相互接続面が該通路の夫々１つの内部で露出するようにするステップと、
を含む、請求項２４記載の方法。
【請求項２６】
インタポーザ回路を提供する前記ステップが、
前記誘電体コアを貫通する複数の通路を形成するステップと、
各通路に導電プラグを形成し、該プラグの第１端が前記第１相互接続面を画定し該プラグの第２端が前記第２相互接続面を画定するようにするステップと、
を含む、請求項２４記載の方法。
【請求項２７】
インタポーザ回路を提供する前記ステップが、
前記誘電体コアの前記第２面上に、２つの間隔が空けられたボンディングパッドを形成し、該ボンディングパッドのうちの第１ボンディングパッドが前記第１相互接続面を画定し該ボンディングパッドのうちの第２ボンディングパッドが前記第２相互接続面を画定するようにするステップと、
該誘電体コアに、該第１ボンディングパッドを該第２ボンディングパッドに電気的に接続する導電トレースを形成するステップと、
を含む、請求項２４記載の方法。
【請求項２８】
前記導電トレースを形成する前記ステップが、略Ｕ形状の応力緩和部を形成するステップを含む、請求項２７記載の方法。
【請求項２９】
各ボンディングパッドを電気的に接続する前記ステップが、前記導電素子のすべてを同時にリフローするステップを含む、請求項２４記載の方法。
【請求項３０】
複数のフリップチップ電子パッケージを同時に組立てる方法であって、
誘電体コアに取付けられた接点部材のアレイを含み、各接点部材が、該誘電体コアの第１面からアクセス可能な第１相互接続面と該誘電体コアの第２面からアクセス可能な第２相互接続面とを含む、インタポーザ回路基板を提供するステップと、
各々が、夫々の実装面上のボンディングパッドのアレイと各ボンディングパッドに取付けられた導電素子とを含む、複数の電子デバイスを提供するステップと、
各電子デバイスの各導電素子を、該接点部材の夫々１つの該第１相互接続面に位置合せするステップと、
各導電素子を該夫々の接点部材の該第１相互接続面に電気的に接続するステップと、
を含む方法。
【請求項３１】
前記ボンディングパッドを位置合せする前記ステップが、
前記インタポーザ回路基板上に複数のデバイス実装領域を画定し、各デバイス画定領域が前記接点部材のアレイの一部を含むようにするステップと、
該電子デバイスの各々を、該デバイス実装領域の夫々１つに隣接して配置するステップと、
を含む、請求項３０記載の方法。
【請求項３２】
前記ボンディングパッドを位置合せするステップの前に、前記インタポーザ回路基板を剛体化フレームに取付けるステップをさらに含む、請求項３０記載の方法。
【請求項３３】
各ボンディングパッドを電気的に接続する前記ステップが、前記導電素子のすべてを同時にリフローするステップを含む、請求項３０記載の方法。
【発明の詳細な説明】
【０００１】
背景
本明細書の開示は、概して電子パッケージに関し、特にチップスケールインタポーザを有するボールグリッドアレイフリップチップ電子パッケージに関する。
【０００２】
フリップチップ電子パッケージは、集積回路パッケージング業界において支持され続けている。フリップチップ電子パッケージは、他のタイプのパッケージより小さいフォームファクタと、高ルーティング密度アプリケーションにおけるより低いコストと、優れた電気的性能と、を提供する。さらに、電子パッケージは、適当な試験装置で、脆弱なベアダイよりずっと容易に試験することができる。これら等の属性によって、フリップチップ電子パッケージの人気が高まっている。
【０００３】
目下、フリップチップ電子パッケージは、高性能アプリケーションに適応されている。これらのタイプのアプリケーションのためのフリップチップ電子パッケージは、一般に、多数のルーティング層と基準電圧層とを提供する多層基板を使用する。これらのタイプのパッケージは効果的であるが、主流のアプリケーションに使用するためにはコストがかかり過ぎる。
【０００４】
概して、ベアフリップチップダイではなくフリップチップ電子パッケージをプリント回路基板に取付けることが好ましい。かかる選択の重要な理由は、ベアダイをフリップチップフォーマットのプリント回路基板に直接取付けた場合に、ダイとプリント回路基板との間に大きい熱膨張差がある、ということである。熱膨張差が、不十分な熱サイクル疲労信頼性の要因となる。
【０００５】
熱膨張差の悪影響を制限するために、ダイとプリント回路基板との間にアンダフィル材料が施される。アンダフィル材料は、応力をより均一に分配するのに役立ち、それによって関連するはんだボールに対する応力を低減する。しかしながら、アンダフィルが施されると、ダイをプリント回路基板から費用効率よく除去することができない。このため、ダイ、プリント回路基板、またはそれらの間の相互接続に欠陥があることが分かった場合、一般に、プリント回路基板アセンブリ全体が破棄される。ダイおよびプリント回路基板にすでに取付けられている他のいかなるコンポーネントも一般に高価であるため、プリント回路基板アセンブリを破棄することは望ましくない。
【０００６】
従来のフリップチップパッケージの他の制限は、それらが電子業界の既存のサプライチェーン業界に容易に導入される、ということである。パッケージングされていないフリップチップダイをプリント回路基板に直接取付けることは、基板組立機の能力に適合しない。特に、パッケージングされていないフリップチップダイのアセンブリは、アンダフィルステップを必要とする。このアンダフィルステップは、完了がタイムリであり、アンダフィルされたダイに欠陥がある場合にプリント回路アセンブリ全体を破棄する必要がある。
【０００７】
フリップチップ電子パッケージは、インタポーザ回路に取付けられるフリップチップダイを含む。フリップチップ電子パッケージは、費用効率よく、プリント回路基板に取付けかつそこから取除くことができる。かかる構成では、必要な場合、フリップチップ電子パッケージをプリント回路基板から容易に取除くことができる。これにより、フリップチップ電子パッケージかまたはそのプリント回路基板への相互接続における欠陥が検出された場合に、プリント回路基板アセンブリ全体を破棄する必要がないように、プリント回路基板アセンブリの再加工が可能となる。
【０００８】
米国特許第５，７９８，５６７号、同第５，７７７，３８６号、同第５，６８６，７６４号および同第５，６１６，９５８号は、大規模フリップチップ電子パッケージのあらゆる実施形態を開示している。開示されている実施形態の各々は、インタポーザ回路等の基板に搭載されたフリップチップダイを含む。大規模とは、インタポーザ回路がフリップチップダイの実装面の面積より実質的に広い面積を有することを意味する。これらのタイプの電子パッケージは、高密度アプリケーションにおける信号および電力ルーティングを提供し、ワイヤボンド電子パッケージ等、他のタイプの電子パッケージに対して優れた電気的性能を提供する。しかしながら、大規模フリップチップ電子パッケージでは、チップスケールパッケージの小さいフォームファクタに関連する利点が得られない。
【０００９】
米国特許第５，６３７，９２０号は、多層コアを有するインタポーザ回路上に実装されたフリップチップダイを含むフリップチップ電子パッケージの実施形態を開示している。多層コアを有するインタポーザ回路は、複数の導電層上でトレースをルーティングすることにより相対的に小さいフォームファクタでルーティング密度を増大させる。しかしながら、多層コアを有するインタポーザ回路は、概して、単層誘電体コアを有するインタポーザ回路と比較して製造により費用がかかる。
【００１０】
米国特許第５，９０９，０１０号および同第５，８６６，９４９号は、チップスケールパッケージ（ＣＳＰ）フォーマットを有するワイヤボンドフリップチップ電子パッケージのあらゆる実施形態を開示している。引用特許に開示されているもの等のワイヤボンドＣＳＰフリップチップ電子パッケージでは、パッケージは、インタポーザ回路上に実装されたフリップチップダイを含む。インタポーザ回路は、フリップチップ電子デバイスより広い面積を有することにより、導電リード接続がインタポーザ回路およびダイの夫々の周縁部の周りに形成されるのを可能にする。ＢＧＡフリップチップ電子パッケージと比較して、導電リードの向きにより、フォームファクタが大きくなり電気的性能のレベルが低減する結果となる。
【００１１】
誘電体コアを有するインタポーザ回路のあらゆる実施形態が周知である。米国特許第５，３４６，８６１号は、リードボンディングされたフリップチップ電子パッケージに適したインタポーザ回路を開示している。リードボンディングされたフリップチップ電子パッケージの重要な限界は、リードのすべてをボンディングするためにかなりの時間が必要である、ということである。米国特許第５，４９１，３０３号および同第５，３５２，９２６号は、誘電体コアの対向する面に夫々ボンディングパッドを含むビアを有する夫々のインタポーザ回路を開示している。導電性ビアの形成は、誘電体コアを通して延在する非導電性通路と比較して高価である。さらに、フリップチップＣＳＰ等の高密度アプリケーションでは、リフロー中にはんだを含むために誘電体コアの対向する面にはんだマスク層が形成されなければならない。
【００１２】
したがって、主流のアプリケーションのための許容可能なパッケージング構成として見られるフリップチップ電子パッケージに対し、必要なものは、パッケージアセンブリ下請け業者が費用効率よく組立ておよび試験を行うことができ、基板アセンブリ下請け業者が費用効率よくプリント回路アセンブリに取付けることができる、フリップチップ電子パッケージである。
【００１３】
要約
本発明による電子パッケージの実施形態は、コストと、電気的性能と、ルーティング密度と、フォームファクタと、の間の有効な均衡を提供する。さらに、かかる実施形態はまた、費用効率のよい既存のアセンブリへの集積化と従来のタイプのパッケージングソリューションに使用される試験操作とを提供する。
【００１４】
したがって、チップスケール電子パッケージの実施形態は、接点部材のアレイが取付けられた誘電体コアを有するインタポーザ回路を含む。各接点部材は、誘電体コアの第１面からアクセス可能な第１相互接続面と誘電体コアの第２面からアクセス可能な第２相互接続面とを有する。フリップチップ電子デバイスは、電子デバイスの実装面にボンドパッドのアレイを有する。導電素子は、各接点部材の第１相互接続面に取付けられる。各ボンディングパッドは、インタポーザ回路の第１相互接続面の夫々１つに実質的に位置合せされる。各ボンディングパッドは、対応する導電素子に電気的に接続される。
【００１５】
誘電体コアは、好ましくは、フレキシブル高分子材料の層を含む。本発明の誘電体コアは、好ましくは単層の高分子材料である。本発明の実施形態によっては、複数の層の誘電体材料を含む多層誘電体コアが望ましい場合がある。適当なフレキシブル高分子材料の例には、ポリイミドおよびポリエステルが含まれる。
【００１６】
接点部材の一実施形態は、誘電体コアを貫通して延在する夫々の通路に隣接した誘電体コアの面に実装されたはんだパッドを含む。各接点部材の第１相互接続面は、夫々の通路内で露出する。
【００１７】
接点部材の他の実施形態は、誘電体コアの通路を貫通して延在する導電プラグを含む。導電プラグの第１端は、その第１相互接続面を画定し、各導電プラグの第２端は、その第２相互接続面を画定する。
【００１８】
プリント回路アセンブリの実施形態は、接点部材のアレイが取付けられたフレキシブル誘電体コアを有するインタポーザ回路を含む。各接点部材は、誘電体コアの第１面からアクセス可能な第１相互接続面と誘電体コアの第２面からアクセス可能な第２相互接続面とを有する。各接点部材の第１相互接続面には、導電素子が取付けられる。実装面上にボンドパッドのアレイを有するフリップチップ半導体ダイは、インタポーザ回路の第１相互接続面の夫々１つに実質的に位置合せされた半導体ダイの各ボンディングパッドを有する。各ボンディングパッドは、対応する導電素子に電気的に接続される。電子デバイスは、ボンディングパッドのアレイとインタポーザ回路の接点部材のアレイとに外接する周縁部を画定する。各接点部材の第２相互接続面には、はんだボールが取付けられる。プリント回路基板は、その表面にはんだボールパッドのアレイを有し、はんだボールパッドの各々は第２相互接続面の夫々１つに実質的に位置合せされる。はんだボールパッドの各々は、対応するはんだボールに電気的に接続される。
【００１９】
フリップチップ電子パッケージを組立てる方法の実施形態は、誘電体コア上に接点部材のアレイ有するインタポーザ回路を提供することと、実装面上に導電素子のアレイを含む電子デバイスを提供することと、を含む。インタポーザ回路の各接点部材は、誘電体コアの第１面からアクセス可能な第１相互接続面と誘電体コアの第２面からアクセス可能な第２相互接続面とを有する。電子デバイスの各導電素子は、接点部材の夫々１つの第１相互接続面と位置合せされ、その後それに電気的に接続される。
【００２０】
複数のフリップチップ電子パッケージを同時に組立てる方法の実施形態は、誘電体コアに取付けられた接点部材のアレイを含むインタポーザ回路基板を提供することと、各々が夫々の実装面上にボンドパッドのアレイを含む複数の電子デバイスを提供することと、を含む。インタポーザ回路基板の各接点部材は、誘電体コアの第１面からアクセス可能な第１相互接続面と誘電体コアの第２面からアクセス可能な第２相互接続面とを有する。各電子デバイスの各ボンディングパッドに、導電素子が形成される。各電子デバイスの導電素子は、接点部材の夫々１つの第１相互接続面と位置合せされる。その後、各導電素子は、対応する第１相互接続面に電気的に接続される。
【００２１】
詳細な説明
インタポーザ回路１０の実施形態を、図１〜図３に示す。インタポーザ回路１０は、第１面１２ａと第２面１２ｂとを有する誘電体コア１２を含む。誘電体コア１２には、複数の通路１４が貫通して延在している。各通路１４は、側壁１４ａを有する。側壁１４ａは、誘電体コア１２の面１２ａおよび１２ｂに対して略垂直であっても、またはテーパ状であってもよい。通路１４は、第１方向ピッチＰ１と第２方向ピッチＰ２とを有するエリアアレイ（図３Ａ）に配置される。概して、第１方向ピッチＰ１と第２方向ピッチＰ２は同じである。他の実施形態（図示せず）では、第１方向ピッチＰ１は第２方向ピッチＰ２とは異なり、あるいはエリアアレイはランダムな構成を有してよい。
【００２２】
誘電体コア１２の第２面１２ｂには、複数の接点部材１６が取付けられる。接点部材１６の各々は、通路１４の夫々１つに隣接して配置される。誘電体コア１２の第２面１２ｂには、はんだマスク層１８が形成される。はんだマスク層１８は、各接点部材１６の一部に亙って形成される。
【００２３】
はんだマスク層１８を形成するために適したいくつかの材料は、購入可能である。誘電体コア１２および接点部材１６に好ましい材料は、夫々ポリイミドおよび銅である。インタポーザ回路１０は、いくつかの周知の技術を使用して製造することができる。
【００２４】
各接点部材１６は、第１相互接続面１６ａと第２相互接続面１６ｂと（図１および図２）を有する。各接点部材１６の第１相互接続面１６ａは、誘電体コア１２の隣接する第１面１２ａから夫々の通路１４を通してアクセス可能である。第２相互接続面１６ｂは、誘電体コア１２の隣接する第２面１２ｂからアクセス可能である。第１相互接続面１６ａは、第２相互接続面１６ｂに実質的に位置合せされる。
【００２５】
フリップチップ電子パッケージ２０（図１）は、インタポーザ回路１０に電気的に接続されたフリップチップ電子デバイス２２を含む。フリップチップ電子デバイス２２は、複数のボンディングパッド２４を含む。フリップチップ電子デバイス２２は、各ボンディングパッド２４が接点部材１６の夫々１つに位置合せされるようにインタポーザ回路１０に対して配置される。
【００２６】
各接点部材１６と夫々の位置合せされたボンディングパッド２４との間に、第１導電素子２６が電気的に接続される。第１導電素子２６の例には、はんだバンプと、はんだボールと、異方性接着剤における導電粒子と、電気接続を形成するために熱および／または圧力下で電子デバイスのボンディングパッドに取付けることができる他のタイプの導電素子と、が含まれる。
【００２７】
フリップチップ電子デバイス２２とインタポーザ回路１０との間には、アンダフィル材料２７が施される。好ましいアンダフィル材料は、導電素子２６の熱膨張の係数（ＣＴＥ）と複数のはんだボール３４のＣＴＥとに等しいＣＴＥを有する。したがって、プリント回路基板２８とフリップチップ電子デバイス２２との間のＣＴＥ不一致から生じる応力に関連する故障が低減される。アンダフィル材料は、本技術分野において周知であり、いくつかの供給業者から購入可能である。
【００２８】
フリップチップ電子パッケージ２０は、フリップチップ電子パッケージ２０と電子装置内の関連コンポーネント（図示せず）との間にデータ信号および電力をルーティングするために、プリント回路基板２８に電気的に接続される。プリント回路基板２８は、表面に複数のはんだボールパッド３２が取付けられた誘電体基板３０を有する。フリップチップ電子パッケージ２０は、各はんだボールパッド３２が接点部材１６の夫々１つに実質的に位置合せされるように、プリント回路基板２８に対して配置される。各はんだボール３４は、各はんだボールパッド３２と夫々の位置合せされた接点部材１６の第２相互接続面１６ｂとの間に電気的に接続される。
【００２９】
誘電体コア１２は、誘電体材料の１つまたは複数の層を含む。従来のインタポーザ回路では、１つまたは複数の内部導電層を有する多層構造を含むインタポーザコアが使用される。内部導電層を除去することにより、本明細書で開示するインタポーザ回路は、より費用効率よく製造することができ、断面厚さを低減することができる。
【００３０】
フリップチップ電子パッケージ２０（図３Ｂ）は、チップスケールパッケージフォーマットを有する。フリップチップ電子デバイス２２は、第１周縁部Ａを画定し、誘電体コア１２は、第２周縁部Ｂを画定する。第１周縁部Ａは、第２周縁部Ｂによって画定される領域と好ましくはおよそ同じサイズの第１領域を画定する。
【００３１】
フリップチップ電子パッケージ２０がチップスケールパッケージフォーマットを有することが望ましい。チップスケールパッケージフォーマットは、フットプリントサイズがより小さい電子パッケージを提供する。フットプリントサイズが小さいほど所与のアプリケーションにおいて占有する空間が小さく、関連する電子装置をより小さくすることができ、あるいは余分の空間に追加のコンポーネントを組込むことができる。
【００３２】
インタポーザ回路１１０の実施形態を、図４および図５に示す。インタポーザ回路１１０は、第１面１１２ａと第２面１１２ｂとを有する誘電体コア１１２を含む。誘電体コア１１２には、複数の通路１１４が貫通して延在している。各通路１１４は側壁１１４ａを有する。各側壁１１４ａは、誘電体コア１１２の面１１２ａおよび１１２ｂに対して略垂直であってもテーパ状であってもよい。
【００３３】
誘電体コア１１２の第２面１１２ｂには、複数の接点部材１１６が取付けられる。接点部材１１６の各々は、通路１１４の夫々１つに隣接して配置される。誘電体コア１１２の第２面１１２ｂには、はんだマスク層１１８が形成される。はんだマスク層１１８は、各接点部材１１６の一部に亙って形成される。
【００３４】
各接点部材１１６は、第１相互接続面１１６ａと第２相互接続面１１６ｂとを有する。各接点部材の第１相互接続面１１６ａは、隣接する部分誘電体コア１１２の第１面１１２ａから夫々の通路１１４を通してアクセス可能である。第２相互接続面１１６ｂは、誘電体コア１１２の第２面１１２ｂからアクセス可能である。第１相互接続面１１６ａは、第２相互接続面１１６ｂから位置がずれている。
【００３５】
フリップチップ電子パッケージ１２０（図４）は、インタポーザ回路１１０に電気的に接続されたフリップチップ電子デバイス１２２を含む。フリップチップ電子デバイス１２２は、複数のボンディングパッド１２４を含む。フリップチップ電子デバイス１２２は、各ボンディングパッド１２４が接点部材１１６の夫々１つの第１相互接続面１１６ａと位置合せされるように、インタポーザ回路１１０に対して配置される。
【００３６】
各接点部材１１６と夫々の位置合せされたボンディングパッド１２４との間に、第１導電素子１２６が電気的に接続される。第１導電素子１２６の例には、はんだバンプと、はんだボールと、異方性接着剤における導電粒子と、電気接続を形成するために熱および／または圧力下で電子デバイスのボンディングパッドに取付けることができる他のタイプの導電素子と、が含まれる。
【００３７】
フリップチップ電子パッケージ１２０は、フリップチップ電子パッケージ１２０と電子装置内の関連コンポーネント（図示せず）との間にデータ信号および電力をルーティングするために、プリント回路基板１２８に電気的に接続される。プリント回路基板１２８は、表面に複数のはんだボールパッド１３２が取付けられた誘電体基板１３０を有する。フリップチップ電子パッケージ１２０は、各はんだボールパッド１３２が夫々の接点部材１１６の第２相互接続面１１６ｂと実質的に位置合せされるように、プリント回路基板１２８に対して配置される。各はんだボールパッド１３２と夫々の接点部材１１６の第２相互接続面１１６ｂとの間に、はんだボール１３４が電気的に接続される。
【００３８】
接点部材１１６（図６）は、第１相互接続面１１６ａを画定する第１部１１５ａと第２相互接続面１１６ｂを画定する第２部１１５ｂとを有する。ボンディングパッドは、第１および第２部１１５ａ、１１５ｂの一実施例を示す。接点部材１１６の第１部１１５ａと第２部１１５ｂとの間には、トレース１１９が取付けられる。トレース１１９は、応力緩和部１１９ａを含む。応力緩和部１１９ｂにより、トレース１１９の破砕の可能性が低減された第１部１１５ａと第２部１１５ｂとの間の相対移動が可能となる。応力緩和部１１９ａは、略「Ｕ」形状である。当業者には、応力緩和部１１９ａがたとえば「Ｓ」形状等の他の形状を有してよい、ということが認められよう。
【００３９】
インタポーザ回路２１０の実施形態を図７および図８に示す。インタポーザ回路２１０は、第１面２１２ａと第２面２１２ｂとを有する誘電体コア２１２を含む。誘電体コア２１２には、複数の通路２１４が貫通して延在している。各通路２１４には、導電プラグ等の接点部材２１６が取付けられている。
【００４０】
各接点部材２１６の第１端２１５ａは、夫々の第１相互接続面２１６ａを画定し、各接点部材２１６の第２端２１５ｂは、夫々の第２相互接続面２１６ｂを画定する。誘電体コア２１２の第１面２１２ａおよび第２面２１２ｂには、はんだマスク層２１８が形成される。はんだマスク層２１８は、各相互接続面２１６ａ、２１６ｂの一部に亙って形成される。
【００４１】
フリップチップ電子パッケージ２２０（図７）は、インタポーザ回路２１０に電気的に接続されたフリップチップ電子デバイス２２２を含む。フリップチップ電子デバイス２２２は、複数のボンディングパッド２２４を含む。フリップチップ電子デバイス２２２は、各ボンディングパッド２２４が接点部材２１６の夫々１つに位置合せされるように、インタポーザ回路２１０に対して配置される。
【００４２】
各接点部材２１６と夫々の位置合せされたボンディングパッド２２４との間に、第１導電素子２２６が電気的に接続される。第１導電素子２２６の例には、はんだバンプと、はんだボールと、異方性接着剤における導電粒子と、電気接続を形成するために熱および／または圧力下で電子デバイスのボンディングパッドに取付けることができる他のタイプの導電素子と、が含まれる。
【００４３】
フリップチップ電子パッケージ２２０は、フリップチップ電子パッケージ２２０と電子装置の関連コンポーネント（図示せず）との間にデータ信号および電力をルーティングするために、プリント回路基板２２８に電気的に接続される。プリント回路基板２２８は、表面に複数のはんだボールパッド２３２が取付けられた誘電体基板２３０を有する。フリップチップ電子パッケージ２２０は、各はんだボールパッド２３２が夫々の接点部材２１６の第２相互接続面２１６ｂと実質的に位置合せされるように、プリント回路基板２２８に対して配置される。各はんだボールパッド２３２と夫々の接点部材２１６の第２相互接続面２１６ｂとの間に、はんだボール２３４が電気的に接続される。
【００４４】
図９を参照すると、インタポーザ回路基板３１０は、誘電体コア３１２に取付けられた接点部材３１６のアレイを有する。接点部材３１６のアレイは、フリップチップ電子パッケージの取付け面積より実質的に広い面積を画定する。接点部材３１６のアレイにおいて、いくつかのデバイス取付け領域３１５を画定することができる。このように、インタポーザ回路基板３１０に、いくつかのフリップチップ電子パッケージを取付けることができ、それによって各フリップチップ電子パッケージの組立コストが実質的に低減する。フリップチップ電子デバイスの取付けに続いて、インタポーザ回路基板３１０から個別のフリップチップ電子パッケージが切取られる。
【００４５】
誘電体コア３１２がポリイミドフィルム等のフレキシブル高分子材料から製造されることが好ましい。フリップチップ電子デバイスの取付け中にさらなる剛性を提供するために、インタポーザ回路基板３１０は、剛体化フレーム３１８に取付けられる。剛体化フレーム３１８は、複数の取付けピン３２０を有し、インタポーザ回路基板３１０は、誘電体コア３１２を通して延在する複数の孔３３２を有する。したがって、インタポーザ回路基板３１０を、各孔３２２をピン３２０のうちの対応する１つに嵌込むことによって剛体化フレーム３１８に取付けることができる。
【００４６】
図１０は、本発明によりフリップチップ電子パッケージを製造するプロセス４００の実施形態を示す。４０２において、誘電体コアに取付けられた複数の接点部材を含むフレキシブルインタポーザ基板を提供する。接点部材は所与のピッチで配置され、それによってインタポーザ回路が、同じピッチでボンディングパッドを有するいかなる電子デバイス対しても汎用パッケージング基板としての役割を果たすようになる。かかる汎用パッケージング基板およびフリップチップ電子パッケージを製造する方法により、カスタムツーリングに関連する費用が大幅に低減する。
【００４７】
４０４において、インタポーザ回路基板を剛体化フレームに取付け、４０６において、各接点部材の第１相互接続面にはんだペーストを堆積する。４０８において、複数のボンディングパッドと各ボンディングパッドに取付けられた導電素子とを含む１つまたは複数のフリップチップ電子デバイスを、導電素子を第１相互接続面のうちの対応する１つに係合させて、インタポーザ回路基板に配置する。４１０において、各導電素子を対応する第１相互接続面に取付けるために、はんだリフロー操作を実行する。
【００４８】
４１２において、インタポーザ回路基板と各フリップチップ電子デバイスとの間に未硬化のアンダフィル材料を堆積する。そして、４１４において、熱、紫外線光等を使用して、アンダフィル材料を硬化する。４１６において、各接点部材の第２相互接続面にフラックスを堆積する。４１８において、各接点部材の第２相互接続面にはんだボールを配置し、その後４２０において、夫々の第２相互接続部材にリフロー取付けする。そして、４２２において、インタポーザ回路基板からフリップチップ電子デバイスを切取ることにより、個々のフリップチップ電子パッケージを生成する。
【００４９】
フリップチップ電子パッケージでは、ボンディングパッドのすべてがダイの下に配置されるため小さいフォームファクタが可能になる。この構成では、ワイヤまたはトレースをＩＣの周縁部からファンアウトするための余分の空間が不要である。フリップチップ電子パッケージに関連するコストを低減することができる多くの方法がある。コストを低減する重要な態様は、フリップチップダイが、他のタイプの電子パッケージ用のダイと比較して面積が低減される、ということである。ワイヤボンディングにより、チップ上で可能な最も精細なピッチは、およそ６０〜７０ミクロンである。チップ上の回路幅が．３５から〜．２５に低減され、さらには予想される．１８ミクロンまで低減されるため、フリップチップダイおよびパッケージは、ダイの縁長を十分に低減することができるように余儀なくされる。したがって、ダイのサイズに関連するコストもまた低減される。
【００５０】
目下、有効なサイズの低減はしばしば実現されていない。製造業者によっては、ダイの周縁部の周囲にボンディングパッドを残すよう好むものもある。そうすることにより、大規模ワイヤボンドと大規模フリップチップパッケージフォーマットとの両方に対して１つのチップを使用することができる。これらパッドをはんだバンプの形態でチップの全領域に配置することができることにより、単位面積当りのパッドの数を増大することができ、それによってチップサイズを低減することができる。
【００５１】
高価な金のワイヤとそれらをパッケージに縫込む比較的低速なプロセスとを不要とすることにより、ワイヤボンドパッケージと比較してフリップチップ電子パッケージのコストがさらに低減する。また、フリップチップ電子パッケージにより、ワイヤボンドパッケージに比べて電気的性能が向上する。ワイヤボンドパッケージの細いワイヤにより、そこにある電源および接地面への回路経路の自己インダクタンスが増大する傾向があり、それによって同時スイッチングノイズがもたらされる。フリップチップ電子パッケージでは、チップ上の電源および接地場所の下に配置された導電素子が電流を非常に低インダクタンス値で分配するため、優れた性能が提供される。したがって、フリップチップ電子パッケージは、インダクタンスによって誘導されるノイズが大幅に低減し、より高周波数で動作することが可能である。
【００５２】
したがって、添付の特許請求の範囲は、広く、かつ本明細書において開示される実施形態と説明との範囲に一致するように、解釈されることが適当である。
【図面の簡単な説明】
【図１】位置合せされた第１および第２相互接続面を備えた接点部材を有するインタポーザ回路を含むフリップチップ電子パッケージの実施形態を示す断面図である。
【図２】図１のインタポーザ回路を示す断面図である。
【図３Ａ】図２のインタポーザ回路を示す部分斜視図である。
【図３Ｂ】図１のフリップチップ電子パッケージの部分平面図である。
【図４】位置のずれた第１および第２相互接続面を備えた接点部材を有するインタポーザ回路を含むフリップチップ電子パッケージの実施形態を示す断面図である。
【図５】図４のインタポーザ回路を示す断面図である。
【図６】応力緩和部を含む接点部材の実施形態を示す平面図である。
【図７】導電プラグが内部を貫通している誘電体コアを有するインタポーザ回路を含むフリップチップ電子パッケージの実施形態を示す断面図である。
【図８】図７のインタポーザ回路を示す断面図である。
【図９】インタポーザ回路基板が取付けられた剛体化フレームの実施形態を示す平面図である。
【図１０】本発明によるフリップチップ電子パッケージを製造するプロセスの実施形態を示すフローチャートである。
【図１０】
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【国際公開パンフレット】
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【国際調査報告】
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