(57)【要約】本発明は、グラフィックおよびビデオ機能を共有するために構成された複数のグラフィック制御器を有するコンピュータ・システムを開示する。各制御器は単一のブロック変換「ＢＬＴ］動作の一部を並列に実行し、ピクセル・データのブロックをグラフィック表面上でソースから宛先へ転送する。複数のローカル・メモリは、グラフィック制御器に接続されかつ別のグラフィック制御器に割り当てられた指定されたパターン中のソースのピクセル・データを格納するために構成される。ここに、各ローカル・メモリは、単一のＢＬＴ動作を実行するためのリクエストで、他のグラフィック制御器によって制御されかつ他のローカル・メモリからコピーされたソースの全ピクセル・データを格納するためのスクラッチ・パッドを有する。
2004510269.tif 000002
【特許請求の範囲】
【請求項１】
グラフィックおよびビデオ機能を共有するために構成される第１および第２グラフィック制御器であって、各々がブロック変換（ＢＬＴ）動作の一部を並列に実行し、ピクセル・データのブロックを表示画面のグラフィック表面上でソースから宛先へ転送する、第１および第２グラフィック制御器と、
前記第１および第２グラフィック制御器に接続され、前記第１グラフィック制御器および前記第２グラフィック制御器に割り当てられた前記グラフィック表面上における指定されたパターンの前記ソースのピクセル・データを格納するために構成されるメモリ装置と、
スクラッチ・パッドであって、各々は前記ＢＬＴ動作を実行するためのリクエストにより、他のグラフィック制御器によって制御されかつ前記メモリ装置からコピーされた領域にある前記ソースのすべてのピクセル・データを格納するスクラッチ・パッドと、
から構成されることを特徴とするグラフィック・メカニズム。
【請求項２】
前記第１グラフィック制御器に接続され、前記第１グラフィック制御器に割り当てられた前記グラフィック表面上における指定されたパターンの前記ソースのピクセル・データを格納するために構成される第１ローカル・メモリと、
前記第２グラフィック制御器に接続され、前記第２グラフィック制御器に割り当てられた前記グラフィック表面上における指定されたパターンの前記ソースのピクセル・データを格納するために構成される第２ローカル・メモリと、
から構成されることを特徴とする請求項１記載のグラフィック・メカニズム。
【請求項３】
前記スクラッチ・パッドは、それぞれの第１および第２ローカル・メモリに具備され、前記ＢＬＴ動作を実行する際、他のグラフィック制御器によって制御され、かつ別の前記ローカル・メモリからコピーされた領域にある前記ソースのすべてのピクセル・データを格納することを特徴とする請求項２記載のグラフィック・メカニズム。
【請求項４】
前記ＢＬＴ動作は、前記グラフィック表面上の前記宛先のピクセル・データを得るために、前記ソースおよび他のオペランド（ＯＰＥＲＡＮＤ（ｓ））のピクセル・データに対する論理動作を含むことを特徴とする請求項１記載のグラフィック・メカニズム。
【請求項５】
前記ＢＬＴ動作は、前記グラフィック表面上の前記宛先のピクセル・データを得るために、前記ソースおよび他のオペランド（ＯＰＥＲＡＮＤ（ｓ））のピクセル・データに対する論理動作を含むことを特徴とする請求項１記載のグラフィック・メカニズム。
【請求項６】
前記第１グラフィック制御器は、チップセットに集積され、前記第２グラフィック制御器は、高度なグラフィック・アプリケーションのための拡張カードに差し込まれることを特徴とする請求項１記載のグラフィック・メカニズム。
【請求項７】
前記第１および第２グラフィック制御器各々は、ＢＬＴおよび関連する動作を行なうために構成されたＢＬＴグラフィック・エンジンを含むことを特徴とする請求項６記載のグラフィック・メカニズム。
【請求項８】
前記第１および第２グラフィック制御器各々は、まず他のグラフィック制御器によって制御される領域にある前記ソースのピクセル・データすべてをそれぞれのスクラッチ・パッドへコピーし、そのコピーが生成されたことを示すために他方のグラフィック制御器へ同期書き込みを送出し、他方のグラフィック制御器からの同期書き込みを受領して、他方のグラフィック制御器のためのソースである前記宛先に対するあらゆるピクセル・データの更新を開始することを特徴とする請求項６記載のグラフィック・メカニズム。
【請求項９】
前記第１および第２グラフィック制御器のいずれか１つが、いつでも他のグラフィック制御器のためのソースでない前記宛先のためのすべてのピクセル・データを更新することを特徴とする請求項８記載のグラフィック・メカニズム。
【請求項１０】
前記第１および第２グラフィック制御器の一方は、前記第１および第２グラフィック制御器のいずれかに割り当てられた前記指定されたパターン中の前記ソースのピクセル・データまたはコピーされる前記ソースのピクセル・データを使用して、前記宛先の新しい値をそれぞれ計算し、前記指定されたパターンの前記グラフィック表面上に前記宛先を書くことを特徴とする請求項８記載のグラフィック・メカニズム。
【請求項１１】
前記第１および第２グラフィック制御器は、
各ローカル・メモリへのアクセスを制御するローカル・メモリ制御装置と、
３Ｄオブジェクトの表現からラスタ化された２Ｄ表示画像を作成することを含む様々な３Ｄグラフィック機能を実行する３Ｄ（テクスチャ・マッピング）エンジンと、
前記グラフィック表面上の前記ソースから前記宛先へピクセル・データのブロックを転送するために前記ＢＬＴ動作を含む２Ｄ機能を実行するグラフィックＢＬＴエンジンと、
ビデオまたはグラフィック画像の視覚的な表示を制御する表示エンジンと、
前記ローカル・メモリ制御装置、前記３Ｄエンジン、前記グラフィックＢＬＴエンジン、および前記表示エンジンに結合されたルータであって、そのルータはオペレーティング・システム（ＯＳ）と相互に作用して、前記ＢＬＴ動作を実行するためにリクエストを前記ローカル・メモリのメモリ・アドレスへ変換する、ルータと、
ＢＬＴコマンドを含むユーザ・コマンドを解読し、制御のスレッドを前記ローカル・メモリ制御装置、前記３Ｄエンジン、前記グラフィックＢＬＴエンジン、および前記表示エンジンへ送出するコマンド・デコーダと、
１つ以上のプロセッサへまたはからの通信または信号にインターフェイスを提供するインターフェイスと、
から構成されることを特徴とする請求項８記載のグラフィック・メカニズム。
【請求項１２】
前記グラフィック表面の前記指定されたパターンは、チェッカー盤のうちの２つが前記第１グラフィック制御器に割り当てられ、かつ前記チェッカー盤のうちの他の２つが前記第２グラフィック制御器に割り当てられた前記チェッカー盤に対応することを特徴とする請求項１記載のグラフィック・メカニズム。
【請求項１３】
１つ以上のプロセッサと、
表示画面を有する表示モニタと、
前記１つ以上のプロセッサに接続され、前記表示モニタ上の視覚的な表示用ビデオ・データを処理する内部グラフィック制御器および前記内部グラフィック制御器に取り付けられたローカル・メモリを含むチップセットと、
拡張カードを介して、外部グラフィック制御器、および前記チップセットに結合されたローカル・メモリであって、グラフィックおよびビデオ機能を前記チップセットの前記内部グラフィック制御器と共有するために構成され、ブロック変換（ＢＬＴ）動作の一部を並列に実行してピクセル・データのブロックを前記表示画面のグラフィック表面上のソースから宛先へ転送することを含む、外部グラフィック制御器およびローカル・メモリと、から構成され、
ここで、前記内部および外部グラフィック制御器のローカル・メモリの各々は、各グラフィック制御器に割り当てられた指定されたパターンのグラフィック表面上における前記ソースのピクセル・データを格納するために構成され、かつ前記ＢＬＴ動作を実行するリクエストで、他のグラフィック制御器によって制御されかつ前記他のローカル・メモリからコピーされた領域にある前記ソースの全ピクセル・データを格納するスクラッチ・パッドを含むことを特徴とするコンピュータ・システム。
【請求項１４】
前記ＢＬＴ動作は、前記グラフィック表面上の前記宛先のピクセル・データを得るために、前記ソースおよび他のＯＰＥＲＡＮＤ（ｓ）のピクセル・データに対する論理動作を含むことを特徴とする請求項１３記載のコンピュータ・システム。
【請求項１５】
前記内部および外部グラフィック制御器各々は、ＢＬＴおよび関連する動作を行なうために構成されたＢＬＴグラフィック・エンジンを含むことを特徴とする請求項１３記載のコンピュータ・システム。
【請求項１６】
前記内部および外部グラフィック制御器は、まず他のグラフィック制御器によって制御される領域にある前記ソースのピクセル・データすべてをそれぞれのスクラッチ・パッドへコピーし、そのコピーが生成されたことを示すために他方のグラフィック制御器へ同期書き込みを送出し、他方のグラフィック制御器からの同期書き込みを受領して、他方のグラフィック制御器のためのソースである前記宛先に対するあらゆるピクセル・データの更新を開始することを特徴とする請求項１３記載のコンピュータ・システム。
【請求項１７】
前記内部および外部グラフィック制御器のいずれか１つが、いつでも他のグラフィック制御器のためのソースでない前記宛先のためのすべてのピクセル・データを更新することを特徴とする請求項１６記載のコンピュータ・システム。
【請求項１８】
前記内部および外部グラフィック制御器の一方は、前記内部および外部グラフィック制御器のいずれかに割り当てられた前記指定されたパターン中の前記ソースのピクセル・データまたはコピーされた前記ソースのピクセル・データを使用して、前記宛先の新しい値をそれぞれ計算し、前記指定されたパターンの前記グラフィック表面上に前記宛先を書くことを特徴とする請求項１７記載のコンピュータ・システム。
【請求項１９】
前記内部および外部グラフィック制御器は、
各ローカル・メモリへのアクセスを制御するローカル・メモリ制御装置と、
３Ｄオブジェクトの表現からラスタ化された２Ｄ表示画像を作成することを含む様々な３Ｄグラフィック機能を実行する３Ｄ（テクスチャ・マッピング）エンジンと、
前記グラフィック表面上の前記ソースから前記宛先へピクセル・データのブロックを転送するために前記ＢＬＴ動作を含む２Ｄ機能を実行するグラフィックＢＬＴエンジンと、
ビデオまたはグラフィック画像の視覚的な表示を制御する表示エンジンと、
前記ローカル・メモリ制御装置、前記３Ｄエンジン、前記グラフィックＢＬＴエンジン、および前記表示エンジンに結合されたルータであって、そのルータはオペレーティング・システム（ＯＳ）と相互に作用して、前記ＢＬＴ動作を実行するためにリクエストを前記ローカル・メモリのメモリ・アドレスへ変換する、ルータと、
ＢＬＴコマンドを含むユーザ・コマンドを解読し、制御のスレッドを前記ローカル・メモリ制御装置、前記３Ｄエンジン、前記グラフィックＢＬＴエンジン、および前記表示エンジンへの送出するコマンド・デコーダと、
１つ以上のプロセッサへまたはからの通信または信号にインターフェイスを提供するインターフェイスと、
から構成されることを特徴とする請求項１７記載のコンピュータ・システム。
【請求項２０】
前記グラフィック表面の前記指定されたパターンは、チェッカー盤のうちの２つが前記第１グラフィック制御器に割り当てられ、かつ前記チェッカー盤のうちの他の２つが前記第２グラフィック制御器に割り当てられた前記チェッカー盤に対応することを特徴とする請求項１３記載のコンピュータ・システム。
【請求項２１】
コンピュータ・システム中の複数のグラフィック制御器がブロック変換（ＢＬＴ）動作の一部を並列に実行することを可能にするプロセスにおいて、
ピクセル・データのブロックを指定されたパターンのグラフィック表面上のソースから宛先へ転送する前記ＢＬＴ動作を実行するリクエストの受領で、各グラフィック制御器が他のグラフィック制御器によって制御された領域にある全ソース・ピクセルをローカル・メモリへコピーすることを可能にする段階と、
各グラフィック制御器が同期書込みを送出し、そのコピーが作成されたこを示すことを可能にする段階と、
前記他のグラフィック制御器からの同期書込みの受領で、各グラフィック制御器が前記他のグラフィック制御器のためのソースである宛先ピクセルのいずれかを更新し、前記ＢＬＴ動作を実行することを可能にする段階と、
から構成されることを特徴とするプロセス。
【請求項２２】
前記ＢＬＴ動作は、前記グラフィック表面上の前記宛先のピクセル・データを得るために、前記ソースおよび他のオペランド（ＯＰＥＲＡＮＤ（ｓ））のピクセル・データに対する論理動作を含むことを特徴とする請求項２１記載のプロセス。
【請求項２３】
複数のグラフィック制御器のいずれか１つが、いつでも他のグラフィック制御器のためのソースでない前記宛先のためのすべてのピクセル・データを更新することを特徴とする請求項２１記載のプロセス。
【請求項２４】
前記グラフィック表面の前記指定されたパターンは、チェッカー盤のうちの２つが前記第１グラフィック制御器に割り当てられ、かつ前記チェッカー盤のうちの他の２つが前記第２グラフィック制御器に割り当てられた前記チェッカー盤に対応することを特徴とする請求項２１記載のプロセス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンピュータ・システムのアーキテクチャに関し、さらに詳しくは、コンピュータ・システム中の２つのグラフィック制御器が各々単一のブロック変換（ＢＬＴ：ｂｌｏｃｋ ｔｒａｎｓｆｏｒｍ）の一部を並列に実行可能にするためのメカニズムおよび方法に関する。
【０００２】
【従来の技術】
コンピュータ・グラフィックに関するアプリケーションの中で最も一般的な動作の１つは、図１に示されるように、ピクセル・データのブロックをディスプレイ（表示）メモリのグラフィック表面１０のある部分（Ａｓｏｕｒｃｅ＠１２）から別の部分（Ａｄｅｓｔｉｎａｔｉｏｎ＠１４）へ転送するために使用されるブロック変換（しばしば（ＢＬＴ）または「ピクセルＢＬＴ」と称される）である。一連のソース・アドレスは、対応する一連の宛先アドレスと共に生成される。ソース・データ（ピクセル）は、ソース・アドレスから読み込まれ、宛先アドレスに次に書き込まれる。単にデータを転送することに加えて、ＢＬＴ動作は、ソース・データ（ピクセル）および他のオペランド（ＯＰＥＲＡＮＤ）上で論理演算を行なう（しばしば、ラスタ動作、またはＲＯＰと称される）。ＲＯＰとＢＬＴは、Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ， Ｉｎｃ．から１９９３年に出版されたＦｏｌｅｙ， ＶａｎＤａｍ， Ｆｅｉｎｅｒ ａｎｄ ＨｕｇｈｅｓのＣｏｍｐｕｔｅｒ Ｇｒａｐｈｉｃｓ Ｐｒｉｎｃｉｐｌｅｓ ａｎｄ Ｐｒａｃｔｉｃｅ， Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ， ｐｐ． ５６−６０で議論されている。ＢＬＴ動作は、コンピュータ・システムで、一般にイメージ（画像）のカラー・コンバージョン、引伸しおよびクリッピングのようなイメージの作成および操作に使用される。ＲＯＰの実行は、ＢＬＴ動作と共に、ソースおよび／または宛先データを要求されたＲＯＰコマンドに従って論理演算を行なう１つ以上の論理回路へ結合することにより典型的に達成される。ソース・データ、パターンおよび宛先データを結合するために使用される多数の可能なタイプのＲＯＰがある。Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ， Ｉｎｃ．から１９９４年に出版されたＲｉｃｈａｒｄ Ｆ． ＦｅｒｒａｒｏのＰｒｏｇｒａｍｍｅｒ’ｓ　Ｇｕｉｄｅ ｔｏ ｔｈｅ ＥＧＡ， ＶＧＡ ａｎｄ Ｓｕｐｅｒ ＶＧＡ Ｃａｒｄｓを参照されたし。標準論理ＲＯＰに加えて、加算または減算演算もコンピュータ・システムの中で実行された。同様に、ブラシとして知られている共通のＡｗｉｎｄｏｗｓ＠ｐａｔｔｅｒｎも、宛先データに追加して含まれている。ブラシ・パターンは、典型的には列中に配列されたピクセルの正方形で、表示画面上のウィンドウ中に占める背景に使用される。ブラシ・パターンは、宛先データにコピーされることがあるし、あるいは指定されたＲＯＰのタイプに依存して、他の方法で宛先データと結合することもある。
【０００３】
ＢＬＴおよび関連する動作は、典型的には、グラフィック制御器のようなコンピュータ・システムの特定のハードウェアによって、他のグラフィック動作と共に行なわれる。ＢＬＴおよび関連する動作を試みる特別のハードウェアは、グラフィック制御器に存在するグラフィック・エンジンと一般に呼ばれる。基本的なＢＬＴ動作（ＲＯＰを備えた）は、次の一般的なステップを含む、すなわち、ソース・データをソース１２から一時的なデータ記憶部へ読み込む段階、宛先データまたは他のＯＰＥＲＡＮＤデータをその場所から読み出す段階、そのデータ上でＲＯＰを行なう段階、そしてその結果を宛先１４に読み込む段階である。
【０００４】
ソース１２および宛先１４は、図２に示されるようなオーバーラップ領域１６で重複してもよい。しかしながら、ＢＬＴ動作に先立って、宛先ピクセルの新しい値を計算するためにソース・ピクセルおよび宛先ピクセルの値を使用しなければならない。言いかえれば、ＢＬＴ動作後のグラフィック表面１０の状態は、あたかも、結果が最初に計算され、宛先１４全体のための一時的なデータ記憶部へ格納され、その後、宛先１４にコピーされたかのようになる。
【０００５】
従来のコンピュータ・システムは、ソース１２のＡｌｅａｄｉｎｇ ｅｄｇｅ＠を宛先１４にコピーすることにより、重複するソース１２および宛先１４に対処する。結果として、全ピクセルは、宛先１４として書き込まれる前にソース１２として読まれる。しかしながら、追加のグラフィック制御器が組み込まれる場合、あるいは高度なグラフィック・アプリケーションのために既存のコンピュータ・システムに拡張ボードがプラグ接続される場合、性能が問題にならなかったとしても、単に正確な結果を得るために同期や統一性の問題が同じ表面に作用する２つのグラフィック制御器に存在することになる。ソースおよび宛先双方にあるピクセルが宛先として書かれる前にソースとして読まれることを保証するために、その動作が連続して行われる場合、その際、単一のコンピュータ・システムにおける複数のグラフィック制御器の特性上の利点が減退するであろう。
【０００６】
従って、タスクを統一的に行ない、特にＢＬＴおよび関連する動作中に重複するソースおよび宛先領域を扱う場合に、適切な同期を確立し、かつ同じイメージを効率的に割り当てるとともに共有するために、ハイブリッド型コンピュータ・システムにおける複数のグラフィック制御器に対する必要性が存在する。
【０００７】
【詳細な説明】
本発明の典型的な実施例、また本発明の多くの付随する利点に対するより完全な理解が、同様の参照番号が同一または類似の要素を示す添付図面と共に検討されかつこの詳細な説明を参照することにより、同様のことが一層よく理解されるに従い、さらに明らかになるであろう。
【０００８】
本発明は、すべてのタイプのコンピュータ・システム、プロセッサ、ビデオソースおよびチップセットを備えた使用に適用可能であり、コンピュータ・グラフィック・アプリケーションに向けられたコンピュータ、サーバ、周辺装置、記憶装置および家電（ＣＥ）装置のような業務用装置を互いにリンクする継続開発中のチップ設計を含む。しかしながら、簡略化のために、議論は、主として並列に実行するマルチ・メディア・グラフィック・エンジンの基礎的なグラフィック／マルチメディア・プラットフォームのアーキテクチャを有し、高性能なビデオ機能を提供するコンピュータ・システムに集中するが、本発明の範囲はこれに制限されるものではない。用語Ａｇｒａｐｈｉｃｓ＠は、コンピュータ生成映像、記号、自然および／または合成物、および場面の視覚的な表現、画像およびテキストを含むが、これらに制限されなくてもよい。
【０００９】
例えば、図３は、ＢＬＴ動作を行なうための基礎的なグラフィック／マルチメディア・プラットフォームを有するコンピュータ・システム１００の一例を図示する。図３に示されるように、コンピュータ・システム１００（それは一般にパーソナル・コンピュータまたはＰＣと呼ばれるシステムである）は、Ｉｎｔｅｌ７　ｉ３８６、ｉ４８６、ＣｅｌｅｒｏｎＪまたはＰｅｎｔｉｕｍ（登録商標）７プロセッサのような１つ以上のプロセッサまたは中央処理装置（ＣＰＵ）１１０、フロント・サイド・バス２０を介して１つ以上のプロセッサ１１０に接続されたメモリ制御装置１２０、メモリ・バス３０を介してメモリ制御装置１２０に接続されたメイン・メモリ１３０、グラフィック・バス４０（例として、Ａｄｖａｎｃｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ ＡＡＧＰ＠ｂｕｓ）を介してメモリ制御装置１２０に接続されたグラフィック制御器１４０、およびメモリ制御装置１２０に接続され、様々なＩ／Ｏバス装置やパーソナル・コンポーネント・インターコネクト（ＰＣＩ）バス５０と同種のものへアクセスするための１０制御器ハブ（ＩＣＨ）１７０を含んでいる。新型ビデオ、ネットワーキングまたはディスク・メモリの記憶容量に関して追加された取り決め（例として、拡張カード）のために、ＰＣＩスペシャル・インタレスト・グループ（ＳＩＧ）によって１９９５年６月１日に刊行されたＡＰＣＩローカル・バス仕様の最新版、第２．１版に記述されているように、ＰＣＩバス５０は、自動構成および多重アドレスを有する高性能な３２または６４ビット同期バス、制御およびデータ・ラインであってもよい。
【００１０】
グラフィック制御器１４０は、ＢＬＴおよび関連する動作を行ない、かつディスプレイ（表示）モニタ１５０（例えば陰極線管、液晶ディスプレイおよび平面パネル・ディスプレイ）上のグラフィックおよび（または）ビデオ画像の視覚的な表示をコントロールするために使用してもよい。ローカル・メモリ１６０（例えば、フレーム・バッファ）は、グラフィック・アプリケーション専用の個別のメモリであってもよい。そのようなローカル・メモリ１６０は、グラフィック制御器１４０に結合され、表示モニタ１５０上にビデオ画像の視覚的なディスプレイのために、グラフィック制御器１４０、１つ以上のプロセッサ１１０またはコンピュータ・システム１００内の他の装置からのピクセル・データを格納する。
【００１１】
メモリ制御装置１２０およびグラフィック制御器１４０は、専用マルチ・メディア・エンジンを含み、高性能の３Ｄ，２Ｄおよび動き補償のあるビデオ機能を提供するために並列で実行する単一のグラフィックおよびメモリ制御装置ハブ（ＧＭＣＨ：ｇｒａｐｈｉｃ ａｎｄ ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ ｈｕｂ）として集積されてもよい。ＧＭＣＨは、例えばインテル社によって製造されるＰＩＩＸ４７チップおよびＰＩＩＸ６７チップのようなＰＣＩチップとして実行されてもよい。さらに、このようなＧＭＣＨも、例えばＩｎｔｅｌ７　８１０および８ＸＸシリーズのチップセット中のＩ／Ｏコントローラ・ハブ（ＩＣＨ）およびファームウェア・ハブ（ＦＷＨ）と共にホスト・チップセットの一部として実行されてもよい。
【００１２】
図４は、このようなホスト・チップセット２００を含むコンピュータ・システム１００の一例を図示する。コンピュータ・システム１００は、グラフィックおよびメモリ制御装置ハブ（ＧＭＣＨ）２１０、入出力（Ｉ／Ｏ）制御器ハブ（ＩＣＨ）２２０およびファームウェア・ハブ（ＦＷＨ）２３０から成る高集積度の３つのチップ・ソリューションを提供するホスト・チップセット２００を除いて、図３の中で示されるのと同じコンポーネントを基本的に含む。
【００１３】
ＧＭＣＨ２１０は、内部グラフィック制御器２１２をグラフィック・アプリケーションおよびビデオ機能のために組み込み、１つ以上のメモリ・デバイスとシステム・バス２０とのインターフェイスを与える。ＧＭＣＨ２１０の内部グラフィック制御器２１２は、３Ｄオブジェクトの表現からラスタ化された２Ｄ表示画像を作成することを含む様々な３Ｄグラフィック機能を行なうための３Ｄ（テクスチャ・マッピング）エンジン（図示せず）、グラフィック表面上の記憶場所間のピクセル・データを転送するブロック変換（ＢＬＴ）動作を含む２Ｄ機能を行なうためのグラフィック・エンジン（図示せず）、ビデオまたはグラフィック画像を表示するための表示エンジン（図示せず）、デジタル・ビデオ信号を出力し、従来の表示モニタ１５０または新しい小型のデジタル平面パネル・ディスプレイ（ＦＰＤ）に接続を供給するためのデジタル・ビデオ出力を含む。
【００１４】
ＧＭＣＨ２１０は、メモリ・バス３０によってメイン・メモリ１３０、ローカル・メモリ１６０、表示モニタ１５０のいずれかに、またエンコーダおよびデジタル・ビデオ出力信号を介してテレビ（ＴＶ）に相互結合される。
【００１５】
ＧＭＣＨ１２０は、例えば、Ｉｎｔｅｌ７　８２８１０または８２８１０−ＤＣ１００チップであってもよい。ＧＭＣＨ１２０は、また、１つ以上のプロセッサ１１０と１つ以上のＩＣＨ２２０に接続されるＩ／Ｏ装置との間の通信または信号のためのブリッジまたはインターフェイスとして動作する。
【００１６】
ＩＣＨ２２０は、ＧＭＣＨ２１０への１つ以上のＩ／Ｏ装置をインターフェイスする。ＦＷＨ２３０はＩＣＨ２２０に接続され、追加のシステム制御のためのファームウェアを供給する。ＩＣＨ２２０は、例えばＩｎｔｅｌの８２８０１チップであってもよく、またＦＷＨ２３０は、例えばＩｎｔｅｌ７　８２８０２チップであってもよい。
【００１７】
ＩＣＨ２２０は、次の様々なＩ／Ｏ装置および同種のものに接続される、すなわち、ＰＣＩスロット１９４に接続される１つ以上のＩ／Ｏ装置を有する周辺コンポーネント相互接続（ＰＣＩ）バス５０（ＰＣＩローカル・バス仕様書改訂２．２）、工業規格アーキテクチャ（ＩＳＡ）バス・オプション１９６およびローカル・エリア・ネットワーク（ＬＡＮ）１９８、マウス，キーボードおよび他の周辺機器（図示せず）への接続のためのスーパーＩ／Ｏチップ１９２、オーディオ用コーダ／デコーダ（コーデック）およびモデム・コーデック、複数のユニバーサル・シリアル・バス（ＵＳＢ）ポート（ＵＳＢ仕様（改訂１．０））、および１つ以上の磁気ハードディスク・ドライブまたは他のＩ／Ｏ装置を受け付けるための複数のＵｌｔｒａ／６６　ＡＴアタッチメント（ＡＴＡ）の２ポート（Ｘ３Ｔ９．２　９４８Ｄ仕様；さらにインテグレイテッド・ドライブ・エレクトロニクス（ＩＤＥ：Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）ポートとして知られている）。
【００１８】
ＵＳＢポートおよびＩＤＥポートは、ハードディスク・ドライブ（ＨＤＤ）およびコンパクト・ディスクの読み出し専用メモリ（ＣＤ−ＲＯＭ）へのインターフェイスを提供するために使用され得る。Ｉ／Ｏ装置およびフラッシュ・メモリ（例えばＥＰＲＯＭ）も、広範囲なＩ／Ｏサポートおよび機能性のためにホスト・チップセットのＩＣＨに接続される。これらのＩ／Ｏ装置は、例えば、キーボード制御装置を含み、それは英数キーボード、マウス，トラックボール，タッチパッド，ジョイスティックなどのようなカーソル制御装置、磁気テープ，ハードディスク・ドライブ（ＨＤＤ）およびフロッピィ・ディスク・ドライブ（ＦＤＤ）のような大容量記憶装置、およびプリンタやスキャナへのシリアルおよびパラレル・ポートの動作を制御する。フラッシュ・メモリは、ロー・ピン・カウント（ＬＤＣ）バスによってホスト・チップセットのＩＣＨに接続される。フラッシュ・メモリは、コンピュータ・システム１００のスタートアップ時に１組のシステムの基本入出力スタートアップ（ＢＩＯＳ）ルーチンを格納する。スーパーＩ／Ｏチップ１９２は、別のグループのＩ／Ｏ装置にインターフェイスを供給することができる。
【００１９】
図３および図４で示されたコンピュータ・システムのいずれの実施例おいても、図３のグラフィック制御器１４０または図４の内部グラフィック制御器２１２は、もっぱら、グラフィック・アプリケーションに使用され、グラフィック表面のある部分（ソース）から別の部分（宛先）へピクセル・データのブロックを転送するための（ＢＬＴ）の制御および関連する動作を含む。図２に関して示されるように、ソースおよび宛先の間にオーバーラップがあるとき、図３のグラフィック制御器１４０または図４の内部グラフィック制御器２１２のいずれかがオーバーラップ領域のＡｌｅａｄｉｎｇ ｅｄｇｅ＠最初にコピーするために形成される。例えば、ソース１２の右端にあるピクセル列は、まず宛先１４の右端に、次にピクセル列は右端第２列にコピーされる。その結果、全てのピクセルは、ソース１２から読み込まれ、その後宛先１４として書き込まれる。
【００２０】
しかしながら、進歩しかつ加速化されたグラフィック・アプリケーションのため、またＢＬＴ動作を処理するために必要とされる時間を削減するために、追加のグラフィック制御器２４０および関連するローカル・メモリ２６０が組み込まれ、あるいは図５に示される既存のコンピュータ・システムの拡張ボードにプラグ接続される場合、図６に示されるようなＢＬＴおよび関連する動作のために、内部（ホスト）グラフィック制御器２１２と外部（遠隔）グラフィック制御器２４０との間でグラフィック表面１０を共有する必要があるだけでなく内部（ホスト）グラフィック制御器２１２と外部（遠隔）グラフィック制御器２４０の間の同期と統一性の問題が惹起される。
【００２１】
例えば、追加のグラフィック制御器２４０は、プラグ・アンド・プレイ（ｐｌｕｇ−ａｎｄ−ｐｌａｙ）装置であってもよいが、しかしそうであることは要求されない。さらに、第２のグラフィック・エンジンも、ワークステーション製品の場合には始めからシステムに組み込まれることがある。発明が適用可能であるために要求されるのは、システムが互いにＢＬＴ動作を非同期に行なう２つのグラフィック・エンジンを具備していることである。言い換えれば、２つのグラフィック・エンジンが共通のクロックを使用し、それによりクロック・レベルで同期して動作する一方、各グラフィック・エンジンは、コマンドを行なう際あるいはコマンド・リスト内でその進行でさえ、他方のエンジンが生成した詳細な情報を持ち合わせていない。ＢＬＴ動作を行なうために協動している２つの独立したグラフィック・エンジンがあるという理由だけで、同期と統一性の問題が引き起こされる。同様に、１つのグラフィック・エンジンだけが存在するかあるいは使用されるのではなくむしろ、両方のグラフィック・エンジンが使用されるなら、ＢＬＴ動作はより速く実行することができる。
【００２２】
図６は、ＢＬＴおよび関連する動作を行なうための内部（ホスト）グラフィック制御器２１２と外部（遠隔）グラフィック制御器２４０との間で共有されるチェッカー盤状パターン中のグラフィック表面１０の割付けの一例を図示する。内部（ホスト）グラフィック制御器２１２およびホスト・ローカル・メモリ１６０は、くねくねしたすべてのチェッカー盤領域を扱うために割り当てられてもよい。同様に、外部（遠隔）グラフィック制御器２４０および遠隔のローカル・メモリ２６０は、くねくねしないすべてのチェッカー盤領域を扱うために割り当てられてもよく、またはその逆もある。そのチェッカー盤状パターンは、単に内部（ホスト）グラフィック制御器２１２と外部（遠隔）グラフィック制御器２４０との間の成果の分割を図示するためにのみ提供するものである。グラフィック表面１０が内部グラフィック制御器２１２と外部グラフィック制御器２４０とに割り当てられる限り、ハッシュ・パターンのような他のパターンを使用してもよい。
【００２３】
ＢＬＴ動作が、Ａｈｏｒｉｚｏｎｔａｌ＠ｒｅｇｉｏｎ中の与えられたソース・ピクセル上で行なわれることになっているとき、Ａｖｅｒｔｉｃａｌ＠ｒｅｇｉｏｎ中の宛先ピクセルに関係していてもよく、その反対であってもよい。このような状況で、どのグラフィック制御器２１２，２４０がこのピクセルのためのＢＬＴ動作を行なうことができるのかに関して、決定が下されなければならない。宛先における最も有力な方針は、宛先ピクセルを含むグラフィック表面１０の領域に対して責任のあるグラフィック制御器のどれが、そのピクセルへのＢＬＴ動作を実行することに対して責任があるかで選んでもよい。しかしながら、同期と統一性の問題は、ピクセルがどのように分割されるかにかかわらず依然として存在する。
【００２４】
ピクセルが外部グラフィック制御器２４０のための宛先となり、また内部グラフィック制御器２１２のためのソースとなるＢＬＴ動作がある。そのようなピクセルが内部グラフィック制御器２１２によって読み込まれるまで、外部グラフィック制御器２４０はピクセルを書くことができない。同様の状況は、内部グラフィック制御器２１２のための宛先および外部グラフィック制御器２４０のためのソースであるピクセルに対して発生する。ソース１２および宛先１４双方であるピクセルがソースとして読まれ、その後宛先として書かれることを保証するために、その動作が連続して行なわれるならば、その時ハイブリッド型コンピュータ・システム１００中の複数のグラフィック制御器２１２，２４０の動作上の利点が帳消しとなるであろう。
【００２５】
図７を参照して、本発明の実施例に従って、２つの（内部および外部）グラフィック制御器２１２，２４０が各々並列に単一のＢＬＴ動作の一部をハイブリッド型コンピュータ・システム１００中で実行可能にするメカニズムおよび方法が図示される。一般に、各グラフィック制御器２１２，２４０は、まず他のグラフィック制御器２４０，２１２によって制御された領域にあるすべてのソース・ピクセルをコピーし、そのコピーが作成されたことを他の制御器に示す。一般に、１つのグラフィック制御器２１２または２４０は、そのコピーが作成されたとする信号を他のグラフィック制御器２４０または２１２に送らなければならない。この情報を送信する可能な方法は次のことを含む。
１）別のグラフィック制御器中で、メモリマップされたＩ／Ｏ場所へ書くこと、
２）書かれた場所は情報を伝えてもよく、また、書かれたデータ値は意味を持っていなくてもよい、
３）書かれた場所はいくつかの用途を有していてもよく、また、書かれた値はＢＬＴコピーの同期が通信されているものであることを示す、
４）別のグラフィック制御器がポーリングをする実際の記憶場所に書くこと、
５）コピーが作成されたことを別のグラフィック制御器に示すための特別の信号を活性化すること、
６）バス（ＰＣＩまたはＡＧＰバスのような）上に非公開の特別のサイクルを送信すること。
【００２６】
他のグラフィック制御器２４０または２１２に対しソースとなる何れかの宛先ピクセルの更新を開始する前に、各グラフィック制御器２１２または２４０は同期書込みを待機しなければならない。１つのグラフィック制御器２１２または２４０に対して宛先であるが他のグラフィック制御器２４０または２１２に対してはソースではないどのピクセルは、いつでも更新される。その結果、特にＢＬＴおよび関連する動作中、オーバーラップするソースおよび宛先領域を取り扱う際に、２つの（内部および外部）グラフィック制御器２１２，２４０、およびハイブリッド型コンピュータ・システム１００中のそれぞれのローカル・メモリ１６０，２６０は、適切な同期を確立することができ、また統一性のためのタスクを与えて同じ画像を効率的に割り付け、かつ共有することができる。
【００２７】
図７に示されるように、メカニズム７００は、内部グラフィック制御器２１２、外部グラフィック制御器２４０、およびそれぞれのローカル・メモリ１６０，２６０を含む。内部（ホスト）グラフィック制御器２１２は、スクラッチ・パッド（ＳＰ）１６２を収容するそれ自身のためのローカル・メモリ１６０を具備し、そのパッドは外部（遠隔）グラフィック制御器２４０およびソース１２および宛先１４のためのメモリ領域からコピーされたピクセル・データを格納するために退避される１組のメモリ・アドレスである。同様に、外部（遠隔）グラフィック制御器２４０は、スクラッチ・パッド（ＳＰ）２６２を収容するそれ自身のための遠隔ローカル・メモリ２６０を具備し、そのパッドは内部（ホスト）グラフィック制御器２１２からコピーされたピクセル・データの格納のために退避された１組のメモリ・アドレス、およびソース１２および宛先１４のためのメモリ領域である。スクラッチ・パッド１６２，２６２は、それぞれのローカル・メモリ１６０，２６０中ではなく、システムのいかなる場所にも配置できる。例えば、スクラッチ・パッドは、主記憶装置１３０（図３を参照）および別のグラフィック制御器のローカル・メモリ中のダイ上に配置できる。必要なことは、ＢＬＴの間、この目的のために専用される記憶装置があるということである。協動するＢＬＴが動作していないとき、記憶装置は他の目的に使用されてもよい。加えて、グラフィック専用の単一のローカル・メモリは、２つの（内部および外部）グラフィック制御器間で共有されてもよい。しかしながら、それぞれのスクラッチ・パッドは独立であることが必要とされる。
【００２８】
グラフィック表面１０が内部（ホスト）グラフィック制御器２１２と外部（遠隔）グラフィック制御器２４０とに分割されているので、グラフィック制御器２１２，２４０の各々は、遠隔のピクセルをそのソースからそれぞれのスクラッチ・パッド（ＳＰ）１６２，２６２へ読み込む。換言すれば、グラフィック制御器２１２，２４０の各々は、同じソース１２をスキャンし、ソース１２中のローカルではないが別のグラフィック制御器に行く必要があるピクセルのすべてを決定し、そして別のグラフィック制御器のローカル・メモリからそれらのピクセルを得る。
【００２９】
特に、ＢＬＴ動作の最初に、各グラフィック制御器は、例えばソース長方形をスキャンし、遠隔のピクセルを決定し、これらの遠隔のソース・ピクセルを遠隔のローカル・メモリからローカルのスクラッチ・パッド（ＳＰ）にコピーする。オプションとして、協動のためのオーバーヘッドを減少させるために、宛先ピクセルでもある遠隔のソース・ピクセルだけをコピーする必要がある。例えば、ソースと宛先がオーバーラップしていない場合、ＢＬＴはスクラッチ・パッド（ＳＰ）への最初のコピーをしないで進む。内部（ホスト）グラフィック制御器２１２は、その後、ソース１２をスキャンし、外部（遠隔）グラフィック制御器２４０に取り付けられた遠隔のローカル・メモリ２６０に位置するすべてのピクセルを含み、宛先１４を計算するために必要とされるソース１２中のピクセルすべてを見つけ、図７のステップ▲１▼で示されるように、すべての遠隔ソース・ピクセルのコピーをホスト・スクラッチ・パッド（ＳＰ）１６２に形成する要求を送信する。同様に、外部（遠隔）グラフィック制御器２４０は、さらに同じソース長方形１２をスキャンし、内部（ホスト）グラフィック制御器２１２に取り付けられたホスト・ローカル・メモリ１６０に位置するすべてのピクセルを含み、宛先１４を計算するために必要とされるソース・ピクセルを見つけ、図７のステップ▲１▼で示されるように、これらすべてのホスト・ソース・ピクセルのコピーを遠隔のスクラッチ・パッド（ＳＰ）２６２に形成する要求を送信する。内部（ホスト）グラフィック制御器２１２および外部（遠隔）グラフィック制御器２４０の双方は、遠隔のピクセルをソースからそれぞれのスクラッチ・パッド（ＳＰ）１６２，２６２へ順番にまたは同時に読む。
【００３０】
内部（ホスト）グラフィック制御器２１２および外部（遠隔）グラフィック制御器２４０が、遠隔のソース・ピクセルを各スクラッチ・パッド（ＳＰ）１６２，２６２中へコピーした後、そのコピーがステップ▲２▼で作成されたことを示すために内部（ホスト）グラフィック制御器２１２および外部（遠隔）グラフィック制御器２４０のそれぞれに同期書き込みを送出してもよい。例えば、内部（ホスト）グラフィック制御器２１２が、ローカル・メモリ１６０のそのスクラッチ・パッド（ＳＰ）１６２にその遠隔のソース・ピクセルをコピーし終えたとき、内部（ホスト）グラフィック制御器２１２は外部（遠隔）グラフィック制御器２４０で同期書込みを行なう。同様に、外部（遠隔）グラフィック制御器２４０が、ローカル・メモリ２６０のそのスクラッチ・パッド（ＳＰ）２６２にその遠隔のソース・ピクセルをコピーし終えたとき、外部（遠隔）グラフィック制御器２４０は内部（ホスト）グラフィック制御器２１２で同期書込みを行なう。同期書込みは、ローカル・メモリへピクセル・データを読み取るかまたは書き込むためのメモリ・サイクルを表わす。同期書込みが生じるまで、どちらのグラフィック制御器２１２，２４０もＢＬＴ動作を続けることができない。しかしながら、ソースと宛先がオーバーラップしない場合、そのような同期書込みはスキップしてもよい。ソースと宛先がオーバーラップする場合、単に全メカニズムを起動する必要が生じる。そのメカニズムは、単純化のためにある実行を犠牲にして、要求されていないオーバーヘッド（スクラッチ・パッドおよび同期書込みへのコピー）に対してするすべてのＢＬＴのために起動されることがある。
【００３１】
同期書込みの受取に際して、宛先１４を計算するために必要とされる遠隔のソース・ピクセルのそのコピーを既に完了したグラフィック制御器２１２または２４０のいずれか一方は、別のグラフィック制御器も宛先１４を計算するために必要とされる遠隔のソース・ピクセルのコピーを生成したことを認識する。その結果、グラフィック制御器２１２または２４０の一方は、他のグラフィック制御器２４０または２１２のためのソースであるその宛先ピクセルのいずれかを更新することができる。１つのグラフィック制御器のための宛先であり、かつ別のグラフィック制御器のためのソースでないピクセルは、いつでも更新されてもよい。
【００３２】
図７のステップ▲３▼で、グラフィック制御器２１２または２４０の一方は、宛先１４の新しい値を計算し、その後グラフィック表面１０上の宛先１４を書くために、ローカル・メモリ１６０，２６０に格納されたこれらのピクセルまたはそれぞれのローカル・メモリ１６０，２６０のスクラッチ・パッド（ＳＰ）１６２，２６２にコピーされたピクセルのいずれかを遠隔のソース・ピクセルのために使用することができる。遠隔のグラフィック・メモリからのピクセルが宛先に含まれている場合、それらを使用してもよい。例えば、内部（ホスト）グラフィック制御器２１２は、宛先１４がグラフィック表面１０上のソース１２から移動されるという逆方向でピクセル順にスキャンして、宛先ピクセルを計算するためにローカル・メモリ１６０に格納されたこれらのピクセルまたはローカル・メモリ１６０のスクラッチ・パッド（ＳＰ）１６２にコピーされたピクセルのいずれかをソース・ピクセルのために使用することができる。例えば、ソース１２を図６に示されるような宛先１４まで右上方へ移動する場合、内部（ホスト）グラフィック制御器２１２は左上のコーナーでスキャンを開始し、次に、ピクセルを下に、そしてその左にスキャンする。同様に、ソース１２が宛先１４より右へ移動される場合、内部（ホスト）グラフィック制御器２１２はまず垂直にスキャンを開始し始める、その左へ移動する。
【００３３】
図２で示されるようにソース１２と宛先１４との間にオーバーラップがある場合、オーバーラップしたエリア問題は、コモン・スキャニング法によって、すなわち、宛先１４がソース１２に関連して移動された特定の方向を単に示し、反対方向でソースの長方形をスキャンすることによって解決される。その結果、内部（ホスト）グラフィック制御器２１２と外部（遠隔）グラフィック制御器２４０との間の同期と統一性の問題は、適切に回避することができる。
【００３４】
図８は、本発明の実施例に従って、グラフィック制御器２１２または２４０、および関連するローカル・メモリ１６０または２６０のブロック図の一例を図示する。図８で示されるように、グラフィック制御器２１２または２４０は、ローカル・メモリ１６０または２６０へのアクセスを制御するローカル・メモリ制御装置３１０、３Ｄオブジェクトの表現からラスタ化された２Ｄ表示画像の作成を含む様々な３Ｄグラフィック機能を実行する３Ｄ（テクスチャ・マッピング）エンジン３１２、グラフィック表面１０上の記憶場所間のピクセル・データを転送するＢＬＴおよび関連する動作を含む２Ｄ機能を実行するグラフィックＢＬＴエンジン３１４、ビデオまたはグラフィック画像の視覚的な表示を制御する表示エンジン３１６、オペレーティング・システム（ＯＳ）およびプラグ・アンド・プレイ装置とインターフェイスし、ＢＬＴおよび関連する動作を実行するのためにローカル・メモリ１６０または２６０のメモリ・アドレスへリクエストを変換するルータ３１８、ＢＬＴコマンドを含むユーザ・コマンドを解読し、ローカル・メモリ制御装置３１０へ制御スレッドを送出するコマンド符号解読器３２０、およびＡＧＰバス４０を介して、１つ以上のプロセッサ１１０へ／からの通信または信号にインターフェイスを提供するインターフェイス３２２を含む。
【００３５】
グラフィックＢＬＴエンジン３１４は、コマンド符号解読器３２０の管理の下で、ＢＬＴおよび関連する動作のリクエストを要求し実行するために構成される。ＢＬＴ動作のためのリクエストは、そのリクエストをコンピュータ・システム１００と一体になったアドレス空間の一部であるメモリ・アドレスへ変換する能力を有するルータ３１８へ回送される。メモリ・アドレスは、グラフィック制御器２１２または２４０に取り付けられたローカル・メモリ１６０または２６０中のある特定の記憶場所、またはコンピュータ・システム１００中の異なる記憶場所に関連する。メモリ・アドレスがローカル・メモリ１６０または２６０中の特定の記憶場所に関する場合、ルータ３１８は、ローカル・メモリ制御装置３１０を介してローカル・メモリ１６０または２６０にアクセスするためにメモリ・アドレスを送る。あるいは、メモリ・アドレスがコンピュータ・システム１００中の異なる記憶場所に関する場合、ルータ３１８はインターフェイス３２２経由で、メモリ・アドレスを送る。
【００３６】
特に、グラフィックＢＬＴエンジン３１４は、ローカル・メモリ１６０または２６０でソース１２をスキャンし、宛先１４を計算するために必要とされるすべてのソース・ピクセルを見つけ、かつすべてのソース・ピクセルのコピーをローカル・メモリ１６０または２６０に作成するためのリクエストを送出する。その後、グラフィックＢＬＴエンジン３１４は、図７に関して示されたような方法で、宛先ピクセルを計算し、かつグラフィック表面１０上の宛先１４に書くためにそのコピーが作成されことを示す同期書込みを待つ。
【００３７】
既に記述されたように、本発明は、２つのグラフィック制御器が各々コンピュータ・システム中で単一のＢＬＴ動作の一部を適切な同期および統一性をもって、特にＢＬＴ動作中にオーバーラップするソースおよび宛先領域に対処する際に、並列に実行することを可能にするメカニズムおよび方法を提供する。
【００３８】
本発明の典型的な実施例であると考えられるものが図示され記述される一方、様々な変更および修正が行われ、均等と考えられる要素が本発明の真の範囲から逸脱せずにこれに代わって用いられることは、技術の進歩に従って当業者によって理解されるであろう。多くの修正が本発明の範囲から逸脱せずに特定の状況に対して本発明の教示することを適用するために行われるであろう。
例えば、２つのグラフィック制御器が各々単一のＢＬＴ動作の一部を並列に実行することを可能にするメカニズムは、それぞれのグラフィック制御器で遠隔のソース・ピクセルのスクラッチパッド・コピーを作るために形成されたドライバ・ソフトウェアを備えたソフトウェア・モジュールまたは包括的なハードウェア／ソフトウェア・モジュールによって実行し、同期書込みを送出し、かつＢＬＴおよび関連する動作を実行する。したがって、本発明はここに開示された様々な典型的な実施例に制限されるものではなく、また本発明は添付した請求項の範囲以内にある実施例をすべて含んでいることが意図されている。
【図面の簡単な説明】
【図１】ピクセル・データのブロックをソースから宛先へグラフィック表面上で移動するためのブロック変換（ＢＬＴ）動作の一例を図示する。
【図２】ソースと宛先と間にオーバーラップが存在するピクセル・データのブロックをソースから宛先へグラフィック表面上で移動するためのブロック変換（ＢＬＴ）動作例の一例を図示する。
【図３】グラフィック／マルチメディア・プラットフォームを有するコンピュータ・システムの一例であるブロック図を図示する。
【図４】本発明の実施例に従って、内部グラフィック制御器を備えるホスト・チップセットを有するコンピュータ・システムの一例であるブロック図を図示する。
【図５】本発明の実施例に従って、内部グラフィック制御器および外部グラフィック制御器を備えるハイブリッド・ホスト・チップセットを有するコンピュータ・システムの一例であるブロック図を図示する。
【図６】本発明の実施例に従って、内部グラフィック制御器と外部グラフィック制御器と間に分割されたグラフィック表面の一例を図示する。
【図７】本発明の実施例に従って、２つの（内部・外部）グラフィック制御器が各々シングル・ブロック変換（ＢＬＴ）動作の一部を並列して実行可能にするためにメカニズムを図示する。
【図８】本発明の実施例に従って、グラフィック制御器の一例であるブロック図を図示する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際公開パンフレット】
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2004510269.tif 000012
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2004510269.tif 000036
2004510269.tif 000037
【国際公開パンフレット（コレクトバージョン）】
2004510269.tif 000038
2004510269.tif 000039
【国際調査報告】
2004510269.tif 000040
2004510269.tif 000041