(57)【要約】本発明は、ひずみ０．２５％以上の圧縮ひずみ半導体層１６を形成するステップを含む。圧縮ひずみ層１６の上に引張ひずみ半導体層１８を形成する。圧縮ひずみ層１６はほぼ平坦で、表面粗さが（ｉ）圧縮ひずみ層１６中のキャリアの平均波長より大きな平均波長をもつ、または（ｉｉ）１０ｎｍ未満の平均高さをもつことを特徴とする。
2004538634.tif 000002
【特許請求の範囲】
【請求項１】
ひずみ層を有する半導体基板の形成方法であって、
ひずみ０．２５％以上の圧縮ひずみ半導体層を形成するステップと、
前記圧縮ひずみ層上に引張ひずみ半導体層を形成するステップとを含み、
前記圧縮ひずみ層はほぼ平坦で、表面粗さが（ｉ）前記圧縮ひずみ層中のキャリアの平均波長を上回る平均粗さ波長、および（ｉｉ）１０ｎｍ未満の平均粗さ高さの少なくともいずれかをもつことを特徴とする方法。
【請求項２】
請求項１に記載の方法において、前記圧縮ひずみ層は少なくとも１つのＩＶ族元素を含む方法。
【請求項３】
請求項１に記載の方法において、前記圧縮ひずみ層はシリコンおよびゲルマニウムの少なくともいずれかを含む方法。
【請求項４】
請求項３に記載の方法において、前記圧縮ひずみ層は＞１％のゲルマニウムを含む方法。
【請求項５】
請求項１に記載の方法において、前記引張ひずみ層はシリコンを含む方法。
【請求項６】
請求項１に記載の方法において、前記圧縮ひずみ層はＩＩＩ族原子およびＶ族原子の少なくとも１つを含む方法。
【請求項７】
請求項６に記載の方法において、前記圧縮ひずみ層はインジウムガリウム砒素を含む方法。
【請求項８】
請求項６に記載の方法において、前記圧縮ひずみ層はインジウムガリウム燐を含む方法。
【請求項９】
請求項６に記載の方法において、前記圧縮ひずみ層はガリウム砒素を含む方法。
【請求項１０】
請求項１に記載の方法において、前記圧縮ひずみ層はＩＩ族原子およびＶＩ族原子の少なくとも１つを含む方法。
【請求項１１】
請求項１０に記載の方法において、前記圧縮ひずみ層はセレン化亜鉛を含む方法。
【請求項１２】
請求項１０に記載の方法において、前記圧縮ひずみ層は硫黄を含む方法。
【請求項１３】
請求項１０に記載の方法において、前記圧縮ひずみ層はテルル化カドミウムを含む方法。
【請求項１４】
請求項１０に記載の方法において、前記圧縮ひずみ層はテルル化水銀を含む方法。
【請求項１５】
請求項１に記載の方法において、前記圧縮ひずみ層は厚さ５００Å未満である方法。
【請求項１６】
請求項１５に記載の方法において、前記圧縮ひずみ層は厚さ２００Å未満である方法。
【請求項１７】
請求項１に記載の方法において、前記圧縮ひずみ層は第１の温度で形成され、前記引張ひずみ層の少なくとも一部は前記第１の温度より高い第２の温度で形成される方法。
【請求項１８】
請求項１７に記載の方法において、前記引張ひずみ層はシリコンを含み、前記第２の温度は４５０℃超である方法。
【請求項１９】
請求項１７に記載の方法において、前記引張ひずみ層を第２の温度で形成するステップは、まず前記引張ひずみ層の第１部分を前記第１の温度で形成し、前記引張ひずみ層の第２部分を前記第２の温度で形成するステップを含み、前記第１の温度は平坦性の崩壊を実質的に回避するのに十分低い温度であり、前記引張ひずみ層の前記第１部分は前記第２の温度へ遷移しても前記圧縮ひずみ層の平坦性を維持する方法。
【請求項２０】
請求項１に記載の方法において、前記引張ひずみ層は１００Å／時を上回る速度で形成される方法。
【請求項２１】
請求項１に記載の方法において、前記圧縮ひずみ層は化学蒸着によって形成される方法。
【請求項２２】
請求項１に記載の方法において、前記引張ひずみ層は化学蒸着によって形成される方法。
【請求項２３】
請求項１に記載の方法において、前記表面粗さの波長は１０ナノメートル超である方法。
【請求項２４】
ひずみ層を有する半導体基板であって、
ひずみ０．２５％以上の圧縮ひずみ半導体層と、
前記圧縮ひずみ層上に配置された引張ひずみ半導体層とを含み、
前記圧縮ひずみ層はほぼ平坦であり、表面粗さが（ｉ）前記圧縮ひずみ層中のキャリアの平均波長を上回る平均粗さ波長、および（ｉｉ）１０ｎｍ未満の平均粗さ高さの少なくともいずれかをもつことを特徴とするひずみ層を有する半導体基板。
【請求項２５】
請求項２４に記載の構造において、前記圧縮ひずみ層は少なくともＩＶ族元素を含むひずみ層を有する半導体基板。
【請求項２６】
請求項２５に記載の構造において、前記圧縮ひずみ層はシリコンおよびゲルマニウムの少なくともいずれかを含むひずみ層を有する半導体基板。
【請求項２７】
請求項２６に記載の構造において、前記圧縮ひずみ層のひずみは１％超であるひずみ層を有する半導体基板。
【請求項２８】
請求項２４に記載の構造において、前記圧縮ひずみ層は厚さ５００Å未満であるひずみ層を有する半導体基板。
【請求項２９】
請求項２８に記載の構造において、前記圧縮ひずみ層は厚さ２００Å未満であるひずみ層を有する半導体基板。
【請求項３０】
請求項２４に記載の構造において、前記表面粗さの波長は１０ナノメートル超であるひずみ層を有する半導体基板。
【請求項３１】
請求項２４に記載の構造において、前記引張ひずみ層はシリコンを含むひずみ層を有する半導体基板。
【請求項３２】
請求項２４に記載の構造において、前記圧縮ひずみ層はＩＩＩ族原子およびＶ族原子の少なくとも１つを含むひずみ層を有する半導体基板。
【請求項３３】
請求項３２に記載の構造において、前記圧縮ひずみ層はインジウムガリウム砒素を含むひずみ層を有する半導体基板。
【請求項３４】
請求項３２に記載の構造において、前記圧縮ひずみ層はインジウムガリウム燐を含むひずみ層を有する半導体基板。
【請求項３５】
請求項３２に記載の構造において、前記圧縮ひずみ層はガリウム砒素を含むひずみ層を有する半導体基板。
【請求項３６】
請求項２４に記載の構造において、前記圧縮ひずみ層はＩＩ族原子およびＶＩ族原子の少なくとも１つを含むひずみ層を有する半導体基板。
【請求項３７】
請求項３６に記載の構造において、前記圧縮ひずみ層はセレン化亜鉛を含むひずみ層を有する半導体基板。
【請求項３８】
請求項３６に記載の構造において、前記圧縮ひずみ層は硫黄を含むひずみ層を有する半導体基板。
【請求項３９】
請求項３６に記載の構造において、前記圧縮ひずみ層はテルル化カドミウムを含むひずみ層を有する半導体基板。
【請求項４０】
請求項３６に記載の構造において、前記圧縮ひずみ層はテルル化水銀を含むひずみ層を有する半導体基板。
【請求項４１】
請求項２４に記載の構造であって、
前記圧縮ひずみ層上に形成される第１のトランジスタをさらに含み、前記第１のトランジスタは
（ｉ）前記圧縮ひずみ層の第１部分上に配置される第１のゲート誘電体部分と、
（ｉｉ）前記第１のゲート誘電体部分上に配置され、第１の導電層を含む第１のゲートと、
（ｉｉｉ）前記第１のゲート近傍に配置され、前記圧縮ひずみ層中へ延びる第１のソースおよび第１のドレインとを含むひずみ層を有する半導体基板。
【請求項４２】
請求項４１に記載の構造において、前記第１のトランジスタはｎ型金属酸化物半導体電界効果トランジスタであり、前記第１のソースおよび前記第１のドレインはｎ型ドーパントを含むひずみ層を有する半導体基板。
【請求項４３】
請求項４１に記載の構造において、前記第１のトランジスタはｐ型金属酸化物半導体電界効果トランジスタであり、前記第１のソースおよび前記第１のドレインはｐ型ドーパントを含むひずみ層を有する半導体基板。
【請求項４４】
請求項４１に記載の構造であって、前記圧縮ひずみ層上に形成される第２のトランジスタをさらに含み、前記第２のトランジスタは
（ｉ）前記圧縮ひずみ層の第２部分上に配置される第２のゲート誘電体部分と、
（ｉｉ）前記第２のゲート誘電体部分上に配置され、第２の導電層を含む第２のゲートと、
（ｉｉｉ）前記第２のゲート近傍に配置され、前記圧縮ひずみ層中へ延びる第２のソースおよび第２のドレインとを含み、
前記第１のトランジスタはｎ型金属酸化物半導体電界効果トランジスタであり、前記第１のソースおよび前記第１のドレインはｎ型ドーパントを含み、前記第２のトランジスタはｐ型金属酸化物半導体電界効果トランジスタであり、前記第２のソースおよび前記第２のドレインはｐ型ドーパントを含むひずみ層を有する半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００１年８月６日出願の米国仮出願６０／３１０，３４６号の利益を主張する。該仮出願の開示全体を本願に引用して援用する。
【０００２】
本発明は、一般には半導体基板に関し、より特定的にはひずみ層を有する半導体基板に関する。
【背景技術】
【０００３】
近年、ひずみ層を有するシリコン（Ｓｉ）基板の開発によって、電界効果トランジスタ（ＦＥＴ）の設計および製造に利用可能な選択肢が増大している。ひずみシリコン層および緩和シリコン−ゲルマニウム（ＳｉＧｅ）層を有する基板上に構築したヘテロ接合金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を用いた場合に、ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタの性能が改善されることが実証されている。引張ひずみシリコンは電子の移動度を大幅に高める。このためひずみシリコン表面チャネルを有するＮＭＯＳデバイスは、より高速な切換えスピードをもつ改善された性能を示す。また引張ひずみシリコン中ではホールの移動度も向上されるが、ひずみレベル約１．５％未満ではわずかな程度である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従ってこのような表面チャネルデバイスにおいてｐ型金属酸化物半導体（ＰＭＯＳ）の性能を同等に向上させることが課題である。
【０００５】
ホール移動度の向上は高ひずみＳｉＧｅ層で実証されている。かかる高ひずみ層の形成は、特に層がひずみ度の増大、すなわちＧｅ含有量の増大に伴って起伏する傾向があるため困難である。この起伏によってホールの移動度が低下し、ひずみ層によってもたらされる移動度向上の利点を相殺してしまう。
【０００６】
起伏は、下層に対する格子の不整合から発生し、形成温度に伴ってその深刻度を増すことが観察されている。残念ながら、Ｓｉ等からなる引張ひずみ層を圧縮ひずみ層上に形成することは、商業上実現可能な速度と均一性の達成のため５５０℃等の比較的高温で行うのが望ましい。
【課題を解決するための手段】
【０００７】
従って本発明は、ひずみ０．２５％以上の圧縮ひずみ半導体層の形成に基づいて構造を形成する方法を特徴とする。圧縮ひずみ層の上に引張ひずみ半導体層を形成する。圧縮ひずみ層はほぼ平坦で、その表面粗さが（ｉ）圧縮ひずみ層中のキャリアの平均波長を上回る平均粗さ波長、および（ｉｉ）１０ｎｍ未満の平均粗さ高さの少なくともいずれかをもつことを特徴とする。
【０００８】
本発明はまた、以下の１つ以上の特徴を含みうる。圧縮ひずみ層は少なくとも１つのＩＶ族元素、例えばシリコンおよびゲルマニウムの少なくともいずれかを含みうる。圧縮ひずみ層は＞１％のゲルマニウムを含有しうる。引張ひずみ層はシリコンを含みうる。圧縮ひずみ層は、ＩＩＩ族元素およびＶ族元素の少なくとも１つを含みうる。圧縮ひずみ層は、インジウムガリウム砒素、インジウムガリウム燐、および／またはガリウム砒素を含みうる。圧縮ひずみ層はＩＩ族およびＶＩ族元素の少なくとも１つを含みうる。圧縮ひずみ層は、セレン化亜鉛、硫黄、テルル化カドミウム、および／またはテルル化水銀を含みうる。圧縮ひずみ層の厚さは５００Å未満で、２００Å未満の場合もありうる。
【０００９】
圧縮ひずみ層は第１の温度で形成でき、引張ひずみ層の少なくとも一部は第１の温度より高い第２の温度で形成できる。引張ひずみ層はシリコンを含んでもよく、第２の温度は４５０℃超でありうる。引張ひずみ層の第１部分は第１の温度で形成でき、引張ひずみ層の第２部分は第２の温度で形成でき、第１の温度は平坦性の崩壊を実質的に回避できる十分低い温度であり、引張ひずみ層の第１部分は第２の温度へ遷移しても圧縮ひずみ層の平坦性を維持する。
【００１０】
引張ひずみ層は１００Å／時を上回る速度で形成できる。圧縮ひずみ層および／または引張ひずみ層は化学蒸着によって形成できる。表面粗さの波長は１０ナノメートル（ｎｍ）超でありうる。
【００１１】
他のアスペクトでは、本発明は、ひずみ０．２５％以上の圧縮ひずみ半導体層と、圧縮半導体層上に配置した引張ひずみ半導体層とを含む構造を特徴とする。圧縮ひずみ層はほぼ平坦であり、その表面粗さが（ｉ）圧縮ひずみ層中のキャリアの平均波長を上回る平均粗さ波長、および（ｉｉ）１０ｎｍ未満の平均粗さ高さの少なくともいずれかを特徴とする。
【００１２】
本発明はまた、以下の１つ以上の特徴を含みうる。圧縮ひずみ層は少なくとも１つのＩＶ族元素、例えばシリコンおよびゲルマニウムの少なくともいずれかを含みうる。圧縮ひずみ層は１％超のゲルマニウムを含有しうる。圧縮ひずみ層の厚さは５００Å未満で、２００Å未満の場合もありうる。表面粗さの波長は１０ｎｍ超でありうる。引張ひずみ層はシリコンを含みうる。
【００１３】
圧縮ひずみ層は、ＩＩＩ族元素およびＶ族元素の少なくとも１つを含みうる。例えば、圧縮ひずみ層は、インジウムガリウム砒素、インジウムガリウム燐、および／またはガリウム砒素を含みうる。
【００１４】
圧縮ひずみ層は、ＩＩ族およびＶＩ族元素の少なくとも１つを含みうる。例えば、圧縮ひずみ層は、セレン化亜鉛、硫黄、テルル化カドミウム、および／またはテルル化水銀を含みうる。
【００１５】
構造はまた、圧縮ひずみ層上に形成した第１のトランジスタを含みうる。第１のトランジスタは、圧縮ひずみ層の第１部分上に配置される第１のゲート誘電体部分と、第１のゲート誘電体部分上に配置され第１の導電層を含む第１のゲートと、第１のゲート近傍に配置され圧縮ひずみ層中へ延びる第１のソースおよび第１のドレインとを含みうる。第１のトランジスタはｎ型金属酸化物半導体電界効果トランジスタで、第１のソースおよび第１のドレインはｎ型ドーパントを含んでもよい。第１のトランジスタはｐ型金属酸化物半導体電界効果トランジスタで、第１のソースおよび第１のドレインはｐ型ドーパントを含んでもよい。
【００１６】
構造はまた、圧縮ひずみ層上に形成した第２のトランジスタを含みうる。第２のトランジスタは、圧縮ひずみ層の第２部分上に配置される第２のゲート誘電体部分と、第２のゲート誘電体部分上に配置され第２の導電層を含む第２のゲートと、第２のゲート近傍に配置され圧縮ひずみ層中へ延びる第２のソースおよび第２のドレインとを含みうる。第１のトランジスタがｎ型金属酸化物半導体電界効果トランジスタで、第１のソースと第１のドレインとがｎ型ドーパント（不純物）を含み、第２のトランジスタがｐ型金属酸化物半導体電界効果トランジスタで、第２のソースと第２のドレインとがｐ型ドーパントを含んでもよい。
【発明の効果】
【００１７】
本発明は、圧縮ひずみ層をほぼ平坦に維持しながら、引張ひずみ層を比較的高い平均温度で形成することを容易にする。本発明に従えば、まず引張ひずみ層を比較的低温（すなわち圧縮ひずみ層の起伏を回避できる十分低い温度）で、引張ひずみ層の薄層が形成されるまで成長させる。この薄層によって、通常はかかる起伏を誘発しうるより高温の工程温度においても圧縮ひずみ層の起伏を抑制できることがわかっている。この結果、かかる高温でも、平坦性を犠牲にすることなく引張ひずみ層の形成を続行できる。
【発明を実施するための最良の形態】
【００１８】
図１は本発明とともに使用可能な構造を示し、基板１０はシリコン等の半導体から構成する。基板１０上には複数の層を形成し、これらをまとめて１１で示す。層群１１は例えば化学蒸着（ＣＶＤ）システムで成長させることができる。いくつかの実施形態では、層群１１は超真空化学蒸着システム（ＵＨＶＣＶＤ）で成長させる。他の実施形態では、層群１１は大気圧ＣＶＤ（ＡＰＣＶＤ）システムまたは低圧ＣＶＤ（ＬＰＣＶＤ）システムで成長させる。
【００１９】
層群１１は基板１０上に配置したグレーデッド（組成傾斜）層１２を含む。グレーデッド層１２はＳｉおよびＧｅを含むことができ、厚さ１マイクロメートル（μｍ）あたり例えば１０％Ｇｅのグレーディング率と、例えば２μｍ〜９μｍ厚さＴ１をもつ。グレーデッド層１２は例えば６００℃〜１１００℃で成長できる。グレーデッドＳｉＧｅ層１２上には緩和層１４を配置する。緩和層１４はＳｉ１−ｘＧｅｘを含んでもよく、例えば２０％〜９０％のＧｅを含有する均一組成で、厚さＴ２は例えば０．２μｍ〜２μｍである。一実施形態では、Ｔ２は１．５μｍである。垂直方向の基板１５は緩和層１４とグレーデッド層１２とを含む。
【００２０】
緩和層１４上には、半導体材料を含む圧縮ひずみ層１６を配置する。一実施形態では、圧縮ひずみ層１６はＩＶ族元素、例えばＧｅ含有率（ｙ）が緩和Ｓｉ１−ｘＧｅｘ層１４のＧｅ含有率（ｘ）より多いＳｉ１−ｙＧｅｙを含む。圧縮ひずみ層１６は、例えば１％〜１００％のＧｅを含み、厚さＴ３は例えば１０オングストローム（Å）〜５００オングストローム（Å）である。緩和Ｓｉ１−ｘＧｅｘ層１４のＧｅ含有率（ｘ）は２０％〜９０％で、圧縮ひずみＳｉ１−ｙＧｅｙ層１６のＧｅ含有率（ｙ）は２８％〜１００％でありうる。いくつかの実施形態では、圧縮ひずみ層１６の厚みＴ３は５００Å未満である。ある実施形態では、Ｔ３は２００Å未満である。
【００２１】
いくつかの実施形態では、圧縮ひずみ層１６はＩＩＩ族元素および／またはＶ族元素の少なくとも１つを含む。圧縮ひずみ層１６は、例えばインジウムガリウム砒素、インジウムガリウム燐、またはガリウム砒素を含みうる。
【００２２】
他の実施形態では、圧縮ひずみ層１６はＩＩ族元素および／またはＶＩ元素の少なくとも１つを含む。圧縮ひずみ層１６は、例えばセレン化亜鉛、硫黄、テルル化カドミウム、またはテルル化水銀を含みうる。
【００２３】
圧縮ひずみ層１６上には、圧縮ひずみ層１６と界面１９を共有する引張ひずみ層１８を配置する。一実施形態では、引張ひずみ層１８はシリコンから構成する。引張ひずみ層１８の厚さＴ４は、例えば５０Å〜３００Åである。一実施形態では、厚さＴ４は約２００Åである。
【００２４】
基板１１と層群１１の一般的なスレディング転位密度は１０５／ｃｍ２である。
【００２５】
ほぼ平坦な圧縮ひずみ層Ｓｉ１−ｙＧｅｙ層１６を得るための要件と、ＣＶＤによって形成される引張ひずみＳｉ層１８の満足いく高成長速度を達成するための要件とは、互いに相容れない場合がある。例えば、引張ひずみＳｉ層１８の高成長速度は高温ＣＶＤでの堆積によってより容易に達成できる。さらに、高いＣＶＤ温度は不純物の混入を低減し、層の均一性を向上させる。より特定的には、引張ひずみＳｉ層１８はシラン（ＳｉＨ４）源ガスの使用によって堆積できる。ＳｉＨ４を用いた適切な成長速度すなわち＞０．０１Å／秒は、５５０℃で達成できる。一方、圧縮ひずみＳｉ１−ｙＧｅｙ層１６の堆積にはゲルマン（ＧｅＨ４）およびＳｉＨ４を用いることができる。ＧｅＨ４は約４００℃で分解する。堆積後の平坦さを維持するため、圧縮ひずみＳｉ１−ｙＧｅｙ層１６は比較的低温、すなわち後にＳｉＨ４で高速Ｓｉ堆積を行って引張ひずみＳｉ層１８を形成するのに必要な温度である５５０℃より低い温度で維持することが必要と考えられる。
【００２６】
このため、圧縮ひずみＳｉ１−ｙＧｅｙ層１６の平坦性を適切に維持することは、特にＧｅ含有率の高い場合、すなわち＞４０％の場合には難しい。Ｓｉの格子定数は５．４３１Åであり、Ｇｅの格子定数は５．６５８Åである。従ってＳｉ−Ｇｅ間の格子の不整合は約４％である。この格子の不整合のため、高いＧｅ含有率によって圧縮ひずみＳｉ１−ｙＧｅｙ層１６中の圧縮ひずみが高くなる。高い圧縮ひずみは、後に製造するデバイス中の高キャリア移動度の達成に望ましい場合がある。
【００２７】
図２を参照すると、ＳｉとＧｅの格子定数差４％のため、特にＧｅ含有率ｙが４０％超の場合、および／または圧縮ひずみＳｉ１−ｙＧｅｙ層１６のひずみが０．２５％超の場合は、圧縮ひずみＳｉ１−ｙＧｅｙ層１６の上面５２に起伏５０が生じうる。起伏５０は、圧縮ひずみＳｉ１−ｙＧｅｙ層１６と緩和層１４間の格子不整合に部分的に適応するために形成されうる。起伏５０は、波長λおよび高さｈ１をもつ正弦波形状を規定しうる。波長λおよび高さｈ１は、圧縮ひずみＳｉ１−ｙＧｅｙ層１６のＧｅ含有量、圧縮ひずみＳｉ１−ｙＧｅｙ層１６と緩和層１４間の格子不整合、および堆積条件によって変化しうる。波長λは例えば１ｎｍ〜１００ｎｍで、高さｈ１は数ｎｍ、例えば５ｎｍでありうる。起伏５０の正弦波形状により、波長λの表面粗さをもつ表面５２が得られる。一実施形態では、表面粗さの波長λは圧縮ひずみＳｉ１−ｙＧｅｙ層１６中のキャリアの波長を上回る。従って、表面粗さは圧縮ひずみＳｉ１−ｙＧｅｙ層１６中のキャリア移動度を低減することはない。
【００２８】
図２および図１をまた参照すると、ほぼ平坦な圧縮ひずみＳｉ１−ｙＧｅｙ層１６は次のように成長しうる。圧縮ひずみＳｉ１−ｙＧｅｙ層１６は、平坦なＳｉ１−ｙＧｅｙ層を形成できる程度に十分低いが、引張ひずみＳｉ層１８を適切な高速で堆積するほどには低くない第１の温度で堆積できる。ひずみが例えば０．２５％超と比較的高く、および／またはｙ＞４０％である圧縮ひずみＳｉ１−ｙＧｅｙ層１６の場合、この圧縮ひずみＳｉ１−ｙＧｅｙ層１６用の堆積温度は、ＳｉＨ４およびＧｅＨ４源のガスを使用したＵＨＶＣＶＤでは例えば４００℃でありうる。その後、引張ひずみＳｉ層１８を２段階工程で堆積できる。第１ステップでは、ＳｉＨ４等のシリコン源ガスを流し、その間に成長温度を４００℃等の比較的低温からシリコン成長率が満足に高くなる最終希望温度まで引き上げる。最終希望温度は、ＳｉＨ４源ガスを使用するＵＨＶＣＶＤでは＞４５０℃、例えば５５０℃でありうる。このステップにより、以下で説明するように圧縮ひずみＳｉ１−ｙＧｅｙ層１６をひずみによって誘発された起伏に対して安定化させる助けとなる十分なシリコンを低温で堆積させることができる。次に、引張ひずみ層１８を、ＳｉＨ４源ガスを用いたＵＨＶＣＶＤでは４５０℃超、例えば５５０℃等の第２の堆積温度でより高速に完了できる。引張ひずみ層１８堆積速度は１００Å／時超となりうる。ほぼ平坦な圧縮ひずみＳｉ１−ｙＧｅｙ層１６を形成することによって考えられる他の結果は、圧縮ひずみＳｉ１−ｙＧｅｙ層１６の表面５２の波長λの増大である。平坦性の向上はまた、起伏の高さｈ１を例えば１０ｎｍ未満にまで低減しうる。引張ひずみ層１８の堆積後、圧縮ひずみ層１６の波長λの表面粗さは圧縮ひずみ層１６中のキャリアの波長を上回り、例えば１０ｎｍ超となる。
【００２９】
上述のように堆積した引張ひずみ層１８の形成に考えられるメカニズムは次のとおりである。引張ひずみＳｉ層１８堆積の第１ステップの間、圧縮ひずみＳｉ１−ｙＧｅｙ層１６の表面５２はまず、ＳｉＨ４等の水素を含有するガス源に露出させるＣＶＤの間に、水素原子がシリコンおよびゲルマニウムに結合することによって不動態化される。ただし水素原子−ゲルマニウムの結合は、水素原子−シリコンの結合よりも弱い。この結合強度の差は、ＵＨＶＣＶＤにおけるシラン分解の活性化エネルギ（すなわち２．２２ｅＶ）と、ＵＨＶＣＶＤにおけるゲルマン分解の活性化エネルギ（すなわち１．６８ｅＶ）との差として現れる。表面５２の不動態化後、表面交換が発生し、ＳｉＨ４源ガスからのシリコン原子がその水素への結合を圧縮ひずみＳｉ１−ｙＧｅｙ層１６からのゲルマニウム原子と交換する。これによりシリコン原子が圧縮ひずみＳｉ１−ｙＧｅｙ層１６の表面５２に付着し、引張ひずみ層１８の形成を開始する。Ｇｅ−Ｈ結合とＳｉ−Ｈ結合との交換はエネルギ的に好都合であり、Ｇｅ原子は表面５２に直接または表面５２の比較的近傍に存在するため、引張ひずみ層１８は当初、約４００℃の比較的低温で比較的高速で成長できる。しかしより高温での堆積は表面５２を過度に褶曲させ、容認できない短波長λおよび／または高い高さｈ１をもつ起伏５０を形成してしまう。ＳｉＨ４を流し続けてＳｉ原子がＧｅ原子との交換によって表面５２上に堆積されると、堆積温度を上昇させてもよい。より高温への露出による表面５２の褶曲は、引張ひずみ層１８を形成する堆積したＳｉ原子によって阻止される。具体的には、堆積したＳｉ原子が表面５２の褶曲を物理的に抑制する。引張ひずみ層１８が分厚くなると、圧縮ひずみＳｉ１−ｙＧｅｙ層１６中のＧｅ原子が表面５２に到達するのに移動しなければならない移動経路距離が長くなる。このＧｅ移動経路距離の増大は、たとえより高温であっても間違いなく生じ、引張ひずみＳｉ層１８からのＧｅ分離を引き起こし、ほぼＧｅのない引張ひずみＳｉ層１８の堆積を可能にする。こうして最初に比較的低温で堆積した引張ひずみＳｉ層１８がその後の起伏の形成を遅延させて、引張ひずみ層のより高温での堆積の完了を促進すると同時に、圧縮ひずみ層１６の平坦性を維持する。
【００３０】
他の実施形態では、引張ひずみＳｉ層１８の堆積の第１ステップの間、引張ひずみＳｉ層１８の薄層形成後、温度上昇時はＳｉＨ４の流入を停止させてもよい。その後、堆積システムが希望の高温に達したら、ＳｉＨ４の流入を再開する。
【００３１】
いくつかの実施形態では、上述した２ステップのシリコン堆積工程によって、ひずみ１％超のほぼ平坦な圧縮ひずみＳｉ１−ｙＧｅｙ層１６が形成できる。
【００３２】
他の実施形態では、圧縮ひずみＳｉ１−ｙＧｅｙ層１６は次のように形成できる。緩和Ｓｉ１−ｘＧｅｘ層１４上に、Ｇｅ含有率の比較的低い、例えばｙ＝０．４〜０．６の圧縮ひずみＳｉ１−ｙＧｅｙ層１６を、比較的軽い圧縮ひずみ、例えばｙ−ｘ?０．２、で堆積する。この実施形態では、圧縮ひずみＳｉ１−ｙＧｅｙ層１６および引張ひずみＳｉ層１８を含むデバイス層２０を、圧縮ひずみＳｉ１−ｙＧｅｙ層１６の堆積を可能にし、同時に引張ひずみＳｉ層１８を許容可能に高速で、例えば>０．０１Å／時で成長させる温度で堆積できる。この温度は、ＳｉＨ４およびＧｅＨ４源ガスを用いた超高真空化学蒸着において例えば５５０℃である。
【００３３】
図１および図２とともに図３を参照すると、ひずみ０．２５％以上のほぼ平坦な圧縮ひずみ半導体層１６上に、第１のトランジスタ６０と第２のトランジスタ６２とを形成できる。圧縮ひずみ層１６上には引張ひずみ半導体層１８を配置する。第１のトランジスタ６０は、圧縮ひずみ半導体層１６の第１部分６６上に配置した第１のゲート誘電体部分６４を含む。第１の誘電体部分６４は、二酸化シリコン等の誘電体から形成できる。第１のゲート誘電体部分６４上には第１のゲート６８を配置する。第１のゲート６８は、ドープトポリシリコン等の第１の導電層を含む。第１のトランジスタ６０はまた、第１のゲート６８近傍に配置し、圧縮ひずみ層１６中へ延びる第１のソース７０と第１のドレイン７２とを含む（例示のため内部境界線で示す）。一実施形態では、第１のトランジスタ６０はＰＭＯＳ電界効果トランジスタであり、第１のソース７０および第１のドレイン７２はボロン等のｐ型ドーパントの導入によって形成する。他の実施形態では、第１のトランジスタ６０はＮＭＯＳ電界効果トランジスタであり、第１のソース７０および第１のドレイン７２はリンまたは砒素等のｎ型ドーパントの導入によって形成する。
【００３４】
第２のトランジスタ６２は圧縮ひずみ半導体層１６の第２部分７６上に配置した第２のゲート誘電体部分７４を含む。第２の誘電体部分７４は二酸化シリコン等の誘電体から形成できる。第２のゲート誘電体部分７４上には第２のゲート７８を配置する。第２のゲート７８は、ドープトポリシリコン等の第２の導電層を含む。第２のトランジスタ６２はまた、第２のゲート７８近傍に配置し、圧縮ひずみ層１６中へ延びる第２のソース８０と第２のドレイン８２とを含む。（例示のため内部境界線で示す）。第２のトランジスタ６２はＮＭＯＳ電界効果トランジスタでもよい。第２のソース８０および第２のドレイン８２は、リンまたは砒素等のｎ型ドーパントの導入によって形成できる。
【００３５】
一実施形態では、第１のトランジスタ６０はＰＭＯＳ電界効果トランジスタであり、第１のソース７０および第１のドレイン７２はｐ型ドーパントを含み、第２のトランジスタ６２はＮＭＯＳ電界効果トランジスタであり、第２のソース８０および第２のドレイン８２はｎ型ドーパントを含む。第１のトランジスタ６０と第２のトランジスタ６２とを合わせて相補型金属酸化物半導体（ＣＭＯＳ）デバイスを構成する。
【００３６】
第１のトランジスタ６０および第２のトランジスタ６２の機能性は、ほぼ平坦な圧縮ひずみ半導体層１６をもつ基板１０の使用によって向上する。圧縮ひずみ半導体層１６の平坦性により、圧縮ひずみ層１６中のキャリアの移動度を高め、第１のトランジスタ６０および第２のトランジスタ６２の高速動作を可能にする。
【００３７】
本発明は、本発明の本質的な特徴の精神から逸脱することなく他の具体例でも実現可能である。従って上記の各実施形態はあらゆる面において例示にすぎず、ここで説明した本発明に制約を課すものではない。従って本発明の範囲は、上記の説明ではなく前掲の特許請求の範囲によって示され、特許請求の範囲の等価物の意味および範囲内のすべての変更も本発明に包含されるものとする。
【図面の簡単な説明】
【００３８】
【図１】半導体基板および半導体基板上に配置した複数の半導体層の概略断面図である。
【図２】半導体基板および半導体基板上に配置した複数の半導体層の概略断面図である。
【図３】半導体基板上に形成した半導体構造の概略断面図である。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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