(57)【要約】スイッチ（１７０，１７１，１７２，１７３） を備えた多数のユニットセル入力（１０１，１０３，１０５，１０７） が２方向ＢＢＤ回路（１１０） に入力される時間遅延積分回路である。ＢＢＤ回路は、減少したＲＯＩＣ回路により標準的なＬＳＩ処理と適合したＳＣＡ  ＴＤＩを行う。２方向ＢＢＤ回路は、直列接続されたＭＯＳＦＥＴ（１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８，１１９，１２０，１２１，１２２，１２３，１２４，１２５，１２６，１２７，１２８，１２９，１３０，１３１，１３２，１３３，１３４，１３５，１３６，１３７，１３８，１３９，１４０，１４１，１４２） の多数の対と、一方の端子が各ＭＯＳＦＥＴ対間にそれぞれ接続され、他方の端子がクロック位相φ１ およびφ２ に互い違いに接続されている多数の蓄積キャパシタ（１５１，１５２，１５３，１５４，１５５，１５６，１５７，１５８，１５９，１６０，１６１，１６２，１６３，１６４，１６５，１６６） とを有している。各対におけるＭＯＳＦＥＴのゲートはクロック位相φ１ およびφ２ から分離され、１つの方向の電荷流に対してスクリーンゲートおよび移動クロックとして、また別の方向の電荷流に対して移動クロックおよびスクリーンゲートとしてそれぞれ機能する。移動方向は、１対の中のＭＯＳＦＥＴが移動ゲートとしてクロックされ、スクリーンゲートになる切替えによって変化させられる。【選択図】図３
2004519147.tif 000002
【特許請求の範囲】
【請求項１】
第１の端部と第２の端部との間に直列に配置された第１のゲート（１１３，１２１，１２９，１３７） および第２のゲート（１１４，１２２，１３０，１３８） を有している第１の電荷転送路セグメントと、
第１の端部と第２の端部との間に直列に配置された第１のゲート（１１５，１２３，１３１，１３９） および第２のゲート（１１６，１２４，１３２，１４０） を有しており、その第１の端部が第１の電荷転送路の第２のゲートに接続されている第２の電荷転送路セグメントと、
第１の電荷転送路セグメントの第１の端部に接続された第１の端子と第２の端子とを有する第１のキャパシタ（１５１，１５５，１５９，１６３） と、
第２の電荷転送路セグメントの第１の端部に接続された第１の端子と第２の端子とを有する第２のキャパシタ（１５２，１５６，１６０，１６４） とをそれぞれ含んでいる複数の直列接続された回路グループと、
第２のキャパシタの第１の端子にそれぞれ制御可能に接続された複数の映像センサユニットセル入力（１０１，１０３，１０５，１０７） と、
第１のゲートに第１の回路モードにおいて制御可能に接続され、第２のゲートに第２の回路モードにおいて制御可能に接続されるスクリーン電圧ノード（φＢ ）と、
第１のキャパシタの第２の端子に結合され、第２の電荷転送路セグメントの第２のゲートに第１の回路モードにおいて制御可能に接続され、第１の電荷転送路セグメントの第１のゲートに第２の回路モードにおいて制御可能に接続された第１の位相クロックノード（φ１ ，φＣ１）と、
第２のキャパシタの第２の端子に結合され、第１の電荷転送路セグメントの第２のゲートに第１の回路モードにおいて制御可能に接続され、第２の電荷転送路セグメントの第１のゲートに第２の回路モードにおいて制御可能に接続された第２の位相クロックノード（φ２ ，φ２Ｃ，）とを備えている時間遅延積分回路（１１０） 。
【請求項２】
第２のキャパシタの第１の端子にそれぞれ制御可能に接続された複数のリセット入力（１０２，１０４，１０６，１０８） をさらに含んでいる請求項１記載の時間遅延積分回路。
【請求項３】
第２のキャパシタにそれぞれ接続された分極端子と、映像センサユニットセル入力にそれぞれ接続された第１のスイッチ端子と、およびリセット入力にそれぞれ接続された第２のスイッチ端子とを有している複数のスイッチ回路（１７０，１７１，１７２，１７３） をさらに含んでいる請求項１または２記載の時間遅延積分回路。
【請求項４】
スイッチ回路はＭＯＳＦＥＴトランジスタスイッチ回路である請求項３記載の時間遅延積分回路。
【請求項５】
直列接続された回路グループはさらに、
第１の端部と第２の端部との間に直列に配置された第１のゲート（１１７，１２５，１３３，１４１） および第２のゲート（１１８，１２６，１３４，１４２） を有している第３の電荷転送路セグメントと、
第１の端部と第２の端部との間に直列に配置された第１のゲート（１１９，１２７，１３５，１１１） および第２のゲート（１２０，１２８，１３６，１１２） を有し、第２の電荷転送路の第１の端部が第１の電荷転送路の第２のゲートに接続されている第４の電荷転送路セグメントと、
第３の電荷転送路セグメントの第１の端部に接続された第１の端子と、第２の端子とを有する第３のキャパシタ（１５３，１５７，１６１，１６５） と、
第４の電荷転送路セグメントの第１の端部に接続された第１の端子と、第２の端子とを有する第４のキャパシタ（１５４，１５８，１６２，１６６） とをそれぞれ含んでおり、
スクリーン電圧ノード（φＢ ）はさらに、第３および第４の電荷転送路セグメントの第１のゲートに第１の回路モードにおいて制御可能に接続され、第３および第４の電荷転送路セグメントの第２のゲートに第２の回路モードにおいて制御可能に接続され、
第１の位相クロックノード（φ１ ，φＣ１）はさらに、第３のキャパシタの第２の端子に結合され、第４の電荷転送路セグメントの第２のゲートに第１の回路モードにおいて制御可能に接続され、第３の電荷転送路セグメントの第１のゲートに第２の回路モードにおいて制御可能に接続され、
第２の位相クロックノード（φ２ ，φ２Ｃ，）はさらに、第４のキャパシタの第２の端子に結合され、第３の電荷転送路セグメントの第２のゲートに第１の回路モードにおいて制御可能に接続され、第４の電荷転送路セグメントの第１のゲートに第２の回路モードにおいて制御可能に接続されている請求項１乃至４のいずれか１項記載の時間遅延積分回路。
【請求項６】
複数の直列接続されたＭＯＳＦＥＴトランジスタ（１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８，１１９，１２０，１２１，１２２，１２３，１２４，１２５，１２６，１２７，１２８，１２９，１３０，１３１，１３２，１３３，１３４，１３５，１３６，１３７，１３８，１３９，１４０，１４１，１４２） をさらに含んでおり、第１および第２のゲートはＭＯＳＦＥＴトランジスタである請求項１乃至５のいずれか１項記載の時間遅延積分回路。
【請求項７】
電荷（Ｅ（１））を第１のキャパシタ（１５５） に蓄積し、
第１のイメージセンサ電荷（Ｅ（２））を獲得し、
第１のイメージセンサ電荷を第２のキャパシタ（１５６） に転送し（ｔ１）、
第１のキャパシタ上の電荷を第１のキャパシタから第２のキャパシタに第１の電荷転送路に沿って第１の方向に移動させて、その第１のキャパシタの電荷を第１のイメージセンサ電荷に付加し、それによって第１の蓄積された電荷を獲得し（ｔ２）、
第１の蓄積された電荷を第２のキャパシタから第３のキャパシタ（１５７） に第２の電荷転送路に沿って第１の方向に移動させて、その第１の累積された電荷を蓄積し（ｔ３）、
第２のイメージセンサ電荷を獲得し、その第２のイメージセンサ電荷は第１のイメージセンサ電荷の時間遅延されたバージョンであり、
第２のイメージセンサ電荷を第４のキャパシタ（１６０） に転送し、
第１の蓄積された電荷を第３のキャパシタから第４のキャパシタに第３の電荷転送路に沿って第１の方向に移動させて、その第１累積された電荷を第２のイメージセンサ電荷に付加し、それによって第２の累積された電荷を獲得し、
第２の累積された電荷を第４のキャパシタから第５のキャパシタ（１６１） に第４の電荷転送路に沿って第１の方向に移動させて、その第２の累積された電荷を蓄積するステップを含んでいるイメージセンサ電荷の時間遅延積分方法。
【請求項８】
第１のイメージセンサ電荷を得るステップにおいて、第１の電荷が第１の時間に映像アレイから獲得され、
第２のイメージセンサ電荷を得るステップにおいて、第２の電荷が第１の時間から遅延された第２の時間に映像アレイから獲得される請求項７記載の方法。
【請求項９】
電荷を第５のキャパシタ（１６１） に蓄積し、
第３のイメージセンサ電荷を獲得し、
その第３のイメージセンサ電荷を第４のキャパシタ（１６０） に転送し、
第５のキャパシタ上の電荷を第５のキャパシタから第４のキャパシタに第４の電荷転送路に沿って第２の方向に移動させて、その第５のキャパシタ上の電荷を第３のイメージセンサ電荷に付加し、それによって第３の累積された電荷を獲得し、
第３の累積された電荷（Ｃ（１＋２））を第４のキャパシタから第３のキャパシタ（１５７） に第３の電荷転送路に沿って第２の方向に移動させて、その第３の累積された電荷を蓄積し、
第４のイメージセンサ電荷（Ｃ（３））を獲得し、その第４のイメージセンサ電荷は第３のイメージセンサ電荷の時間遅延されたバージョンであり、
第４のイメージセンサ電荷を第２のキャパシタ（１５６） に転送し（ｔ１）、
第３の累積された電荷を第３のキャパシタから第２のキャパシタに第２の電荷転送路に沿って第２の方向に移動させて（ｔ２）、その第３累積された電荷を第４のイメージセンサ電荷に付加し、それによって第４の累積された電荷（Ｃ１＋２＋３）を獲得し、
第４の累積された電荷を第２のキャパシタから第１のキャパシタ（１５５） に第１の電荷転送路に沿って第２の方向に移動させて（ｔ３）、その第４の累積された電荷を蓄積するステップをさらに含んでいる請求項７または８記載の方法。
【請求項１０】
第３のイメージセンサ電荷を得るステップにおいて、第３の電荷が第１および第２の時間とは異なった第３の時間に映像アレイから獲得され、
第４のイメージセンサ電荷を得るステップにおいて、第３の時間から遅延されており、第１および第２の時間とは異なった第４の時間に、第４の電荷が映像アレイから獲得される請求項７乃至９のいずれか１項記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般にイメージ感知アレイの出力を処理するときに有用な回路に関するものであり、とくに本発明はイメージ感知アレイの出力を処理するときに使用される時間遅延積分（“ＴＤＩ”）回路に関する。
【０００２】
【従来の技術】
時間遅延積分（“ＴＤＩ”）アーキテクチャは典型的に、満足できる感度を獲得する電荷結合素子（“ＣＣＤ”）イメージセンサのような高速デジタルイメージ感知装置において使用される。それは、たとえば、赤外線、可視光およびＸ線波長等に感応する多数の種々のタイプのイメージ感知アレイで使用されている。ＴＤＩアーキテクチャを有するイメージ感知装置においては、イメージ感知アレイの典型的にラインである異なった部分によりイメージの各部分が同期され、遅延された方式で感知されるように、イメージが光学的に走査される。そのイメージの各部分に対するイメージ感知アレイの時間にわたる複数の出力は合計され、それによってイメージ感知装置の感度および空間分解能が改善される。イメージ感知装置の性能の１つの尺度は、入力信号の変調に対する出力信号の変調対空間周波数の比として定義されている変調伝達関数（“ＭＩＦ”）である。
【０００３】
典型的にＴＤＩ回路は、感知アレイと組合せられてセンサチップアセンブリ（“ＳＣＡ”）を形成する読出し集積回路（“ＲＯＩＣ”）として知られているシリコンベースのタイプの集積回路で構成されている。ＳＣＡは、たとえば、暗視カメラ、監視カメラ、遠隔映像カメラおよび製造ライン検査カメラを含む種々のデジタル映像システムにおいて使用されており、標準的な軍事用デュワーアセンブリ（“ＳＡＤＡ”）タイプの適用および３色アクティビティに対してさえ適合する。多色帯域アクティビティは、２以上のスペクトル帯域、すなわちカラーをＳＣＡ上に組込む走査システムである。各カラーは、単一のスペクトルカラーが入射した感知素子のバンクにより規定される。ＳＣＡは、感知アレイが非シリコン半導体材料から形成されている場合にとくに有効である。これは、非シリコン半導体材料が典型的に本質的に電磁スペクトルの種々の有効部分に感応するためである。映像アレイにおいて電荷の形態のイメージ情報が生成される。電荷は典型的にシリコンベースのＲＯＩＣによって収集され、処理される。ＳＣＡは、ＲＯＩＣとは別の感知アレイの製造と、共通の基板または共通の印刷回路板上への感知アレイおよびＲＯＩＣの取付けから、ＲＯＩＣ基板上への感知アレイ基板の取付けおよびその後の感知アレイ製造までを範囲とする種々のよく知られている技術を使用して製造される。
【０００４】
ＴＤＩは電圧移動装置と電荷転送装置とにより行われる。電荷結合素子（“ＣＣＤ”）は半導体内の表面電位を変調することにより電荷を移動させる。たとえば、時間遅延積分はＣＣＤアレイを“サイド・ライダー”構成で使用してＳＣＡ  ＴＤＩアーキテクチャにおいて行われてもよい。バケットブリゲードデバイス（“ＢＢＤ”）は、ＭＯＤＦＥＴにより形成されたしきい値バリヤを使用することにより電荷を移動させる。時間遅延積分は標準的なバケットブリゲード（“ＢＢＤ”）回路を使用して行われることができる。
【０００５】
【発明が解決しようとする課題】
ＣＣＤおよびＢＢＤは、好ましくは、回転ミラー走査アレイのようなあるタイプの適用に対して２方向能力を有している必要がある。２方向性を達成する従来技術のアプローチでは、各方向に対して１つづつの２つのバケットブリゲード構造、または２つのＣＣＤ、あるいはユニットセル出力を読出すスイッチド入力または再構成可能入力を備えた２つのＣＣＤが使用されてきた。再構成可能な入力の使用には、ユニットセル出力を単一のカラムバス上に与えるためのマルチプレクサ回路と、カラムバス出力をＣＣＤバケット入力に同期させるためのプログラム可能なクロックと、同期されたカラムバス信号をＣＣＤバケット中に与えるためのデマルチプレクサとが必要である。これらの従来のアプローチにおいて２方向性を達成するために使用された付加的な回路量の増加は望ましくない。
【０００６】
したがって、スイッチされ、または再構成可能な入力を使用せずにイメージ感知アレイの出力の２方向処理を行うのに有用であり、そのＲＯＩＣ回路がサイド・ライダーＣＣＤ形態で必要とされるものと比較して減少されたＴＤＩ回路が技術的に必要とされる。
【０００７】
【課題を解決するための手段】
この技術的な必要性は、１実施形態は時間遅延積分回路である本発明によって解決され、この時間遅延積分回路は、直列接続されている第１のゲートおよび第２のゲートを有する第１の電荷転送路セグメントと、直列接続されている第１のゲートおよび第２のゲートを有し、その第１のゲートが第１の電荷転送路の第２のゲートに接続されている第２の電荷転送路セグメントと、第１の電荷転送路セグメントの第１のゲートに接続された第１の端子と第２の端子とを有する第１のキャパシタと、第２の電荷転送路セグメントの第１のゲートに接続された第１の端子と第２の端子とを有する第２のキャパシタとをそれぞれ含んでいる複数の直列接続された回路グループと；第２のキャパシタの第１の端子にそれぞれ制御可能に接続された複数の映像センサユニットセル入力と；第１のゲートに第１の回路モードにおいて制御可能に接続され、第２のゲートに第２の回路モードにおいて制御可能に接続されたスクリーン電圧ノードと；第１のキャパシタの第２の端子に結合され、第２の電荷転送路セグメントの第２のゲートに第１の回路モードにおいて制御可能に接続され、第１の電荷転送路セグメントの第１のゲートに第２の回路モードにおいて制御可能に接続された第１の位相クロックノードと；第２のキャパシタの第２の端子に結合され、第１の電荷転送路セグメントの第２のゲートに第１の回路モードにおいて制御可能に接続され、第２の電荷転送路セグメントの第１のゲートに第２の回路モードにおいて制御可能に接続された第２の位相クロックノードとを備えている。
【０００８】
本発明の別の実施形態は、ドウェル当り２サンプルの時間遅延積分回路であり、この回路は、直列接続されている第１のゲートおよび第２のゲートを有する第１の電荷転送路セグメントと、第１の電荷転送路セグメントの第１のゲートに接続された第１の端子と第２の端子とを有する第１のキャパシタと、直列接続されている第１のゲートおよび第２のゲートを有しその第１のゲートが第１の電荷転送路の第２のゲートに接続されている第２の電荷転送路セグメントと、第２の電荷転送路セグメントの第１のゲートに接続された第１の端子と第２の端子とを有する第２のキャパシタと、直列接続されている第１のゲートおよび第２のゲートを有しその第１のゲートが第２の電荷転送路の第２のゲートに接続されている第３の電荷転送路セグメントと、第３の電荷転送路セグメントの第１のゲートに接続された第１の端子と第２の端子とを有する第３のキャパシタと、直列接続されている第１のゲートおよび第２のゲートを有しその第１のゲートが第３の電荷転送路の第２のゲートに接続されている第４の電荷転送路セグメントと、第４の電荷転送路セグメントの第１のゲートに接続された第１の端子と第２の端子とを有する第４のキャパシタとをそれぞれ含んでいる複数の直列接続された回路グループと；第２のキャパシタの第１の端子にそれぞれ制御可能に接続された複数の映像センサユニットセル入力と；第１のゲートに第１の回路モードにおいて制御可能に接続され、第２のゲートに第２の回路モードにおいて制御可能に接続されたスクリーン電圧ノードと；第１および第３のキャパシタの第２の端子に結合され、第２および第４の電荷転送路セグメントの第２のゲートに第１の回路モードにおいて制御可能に接続され、第１および第３の電荷転送路セグメントの第１のゲートに第２の回路モードにおいて制御可能に接続された第１の位相クロックノードと；第２および第４のキャパシタの第２の端子に結合され、第１および第３の電荷転送路セグメントの第２のゲートに第１の回路モードにおいて制御可能に接続され、第２および第４の電荷転送路セグメントの第１のゲートに第２の回路モードにおいて制御可能に接続された第２の位相クロックノードとを備えている。
【０００９】
本発明の別の実施形態は、イメージセンサ電荷の時間遅延積分方法であり、この方法は、電荷を第１のキャパシタ上に蓄積し、第１のイメージセンサ電荷を獲得し、第１のイメージセンサ電荷を第２のキャパシタに移動させ、第１のキャパシタ上の電荷を第１のキャパシタから第２のキャパシタに第１の電荷転送路に沿って第１の方向に移動させて、その第１のキャパシタの電荷を第１のイメージセンサ電荷に付加し、それによって第１の累積された電荷を獲得し、この第１の累積された電荷を第２のキャパシタから第３のキャパシタに第２の電荷転送路に沿って第１の方向に移動させて、その第１の累積された電荷を蓄積し、第２のイメージセンサ電荷を獲得し、その第２のイメージセンサ電荷は第１のイメージセンサ電荷の時間遅延されたバージョンであり、第２のイメージセンサ電荷を第４のキャパシタに移動させ、第１の累積された電荷を第３のキャパシタから第４のキャパシタに第３の電荷転送路に沿って第１の方向に移動させて、その第１の累積された電荷を第２のイメージセンサ電荷に付加し、それによって第２の累積された電荷を獲得し、第２の累積された電荷を第４のキャパシタから第５のキャパシタに第４の電荷転送路に沿って第１の方向に移動させて、その第２の累積された電荷を蓄積するステップを含んでいる。
【００１０】
【発明の実施の形態】
以下、本発明の有効な教示を開示するために添付図面を参照として例示的な実施形態および適用について説明する。
図１は、ドウェル当り２サンプルの形態“サイド・ライダー”構成のＣＣＤの例示的なセグメント１０を示している；たとえば、文献（“Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ＩｎＳｂ Ｓｃａｎｎｉｎｇ Ｓｅｎｓｏｒ Ｃｈｉｐ Ｗｉｔｈ ２６ Ｉｎ ＴＤＩ ”Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＲＩＳ，Ａｕｇｕｓｔ，１９９２ ）を参照とされたい。サイド・ライダーＣＣＤ形態は、電荷を多重化されたユニットセル出力からＣＣＤ回路の１つおきのφ１ バケット中に注入することにより動作する。セグメント１０は、クロック位相φ１ 、φ２ 、φ３ およびφ４ により互い違いにクロックされるゲート１１乃至３６を含んでいる。φ１ 、φ２ 、φ３ およびφ４ の１つの完全なクロックサイクルは、付加、移動および蓄積サイクルを構成している。このようなＣＣＤ形態を動作させる１つの典型的な方式を以下説明する。付加、移動および蓄積サイクルのはじめには、φ１ により制御されたゲートの下のウェルは空であり、φ３ により制御されたゲートの下のウェルは前にサイクルから蓄積された電荷を有している。φ２ およびφ４ により制御されたゲートの下のバリヤは、その電位がφ１ およびφ３ を隔離するように高い。ユニットセル入力 ２， ４，および ６はそれらの各信号を、クロック位相φ１ により制御されているゲート、すなわちゲート１６、２４および３２下で空のＣＣＤウェル中に注入する。これは、電荷共有からフィル／スピル（ｆｉｌｌ／ｓｐｉｌｌ）インジェクタまでの種々の技術の任意のものにより行われる。その後、φ４ はその下のバリヤが低下させられるように適切にクロックされ、φ３ ゲートはこれらのゲートの下に蓄積された電荷が移動されて、φ１ ゲートの下にある電荷に付加されるようにクロックされる。φ４ により制御されるゲートの下のバリヤが上昇させられ、その時点で空のφ３ ウェルの下の電位が低下させられる。次に、φ１ ゲートの下の電荷がφ３ ゲートに移動されることを可能にするようにφ２ の下のバリヤが低下させられ、φ１ がクロックされて移動を完了する。付加、移動および蓄積サイクルは、φ２ の下のバリヤが上昇させられ、φ１ ゲートの下の電位が低下させられると完了する。次に、合計された電荷はφ３ により制御されたゲートの下のウェル中に蓄積され、φ１ ゲートの下のウェルは再び空になる。
【００１１】
図２は、各キャパシタと結合された多数のＭＯＳトランジスタ対を有するバケットブリゲード回路の例示的なセグメント５０を示している。ＭＯＳトランジスタ対は、ＶＳＣが印加される各スクリーンゲートと、クロック位相φ１ およびクロック位相φ２ により互い違いにクロックされる転送ゲートとを有している。キャパシタもまた、クロック位相φ１ およびクロック位相φ２ によって互い違いにクロックされる。φ１ およびφ２ の１つの完全なクロックサイクルは付加、移動および蓄積サイクルを構成している。以下、このようなＢＢＤ形態を動作させる１つの典型的な方式を説明する。付加、移動および蓄積サイクルのはじめには、φ１ によって制御されトランジスタのドレインに接続されたキャパシタノードはそのリセット電位にある。φ２ によって制御されたトランジスタはφ１ 、φ２ キャパシタを分離するためにオフである。ユニットセル入力４２、４４および４６はそれらの各信号を、クロック位相φ１ により制御されているゲートであるキャパシタゲートのドレイン接続側、すなわち素子５３、５７および６１のキャパシタの中に注入する。これは、電荷共有からＴｈｏｍｐｓｅｔｔタイプ注入までの種々の技術の任意のものにより行われる。その後、φ１ はφ２ 制御されたキャパシタ中に蓄積された電荷を移動し、付加するように適切にクロックされる。素子５２、５６および６０のキャパシタ中に蓄積された電荷は５３、５７および６１におけるキャパシタにそれぞれ付加され、素子５４および５９のキャパシタ中に蓄積された電荷は５５および６０中のキャパシタにそれぞれ移動される。φ１ はオフにクロックされる。その後、φ２ はφ１ 制御されたキャパシタ中に累積された電荷をφ２ 制御されたキャパシタに転送するように適切にクロックされる。５１，５３，５５，５７，５９および６１のキャパシタ中の電荷は転送され、５２，５４，５６，５８，６０および６２中のキャパシタにそれぞれ蓄積される。このプロセス中、５１，５３，５５，５７，５９および６１のキャパシタはまた自動的にリセットされる。φ１ はオフにクロックされる。付加、転送および蓄積サイクルは終了し、合計された電荷がφ２ によって制御されているキャパシタ中に蓄積される。スクリーンゲートは電荷転送効率を改善するのに役に立つ。上述したＢＢＤはドウェル当り２サンプルの形態に適している。
【００１２】
図３は、減少されたＲＯＩＣ回路によりＳＣＡ  ＴＤＩを行う２方向ＢＢＤ回路の代表的なセグメントを示している。ＲＯＩＣ回路は、電荷転送装置のために必要とされる面積がスイッチド入力を備えたＣＣＤに関してほぼ５０パーセント減少できるために減少可能である。スイッチド入力を備えたＣＣＤには、走査方向に依存した特定の順序でクロックされる注入回路が必要である。２方向ＢＢＤは、電荷がユニットセルにより直接注入される場合にこの回路を必要せず、全体的なＲＯＩＣ面積の約２０％以上の減少を可能にする。さらに、ＳＣＡ上およびＳＣＡ外の両方でのクロックおよびバイアス発生が減少可能であり、ＣＣＤ形態において使用される２レベルポリシリコン構造に対する専門の処理が必要とされない限りは、標準的なＬＳＩ処理との適合性が保たれる。
【００１３】
図３には、トランジスタスイッチであることが好ましい各スイッチ１７０，１７１，１７２ および１７３ と共に４つの代表的なユニットセル入力１０１，１０３，１０５ および１０７ が示されている。セグメント１１０ は、直列に接続されたＭＯＳＦＥＴトランジスタの多数の対と、一方の端子が各ＭＯＳＦＥＴ対の間にそれぞれ接続され、他方の端子がクロック位相φ１ およびφ２ に交互に接続されている多数の蓄積キャパシタとを有している。各対における２つのＭＯＳＦＥＴのゲートはクロック位相φ１ およびφ２ から分離され、それぞれが１つの電荷流方向においてスクリーンゲートおよび転送クロックとして機能し、別の電荷流方向において転送クロックおよびスクリーンゲートとして機能する。転送方向は、対の中のＭＯＳＦＥＴが転送ゲートとしてクロックされる状態と、スクリーンゲートになる状態とをその対中のＭＯＳＦＥＴを切替えることによって変更される。電荷転送路内にスクリーンゲートが存在することによりバケットブリゲードデバイスの両方向における移動効率が都合よく増加し、これはＴＤＩがチップ上で行われる走査ＩＲ  ＳＣＡを動作するのに望ましい。
【００１４】
２方向ＢＢＤ回路１１０ の種々のＭＯＳＦＥＴのゲートに対して図３で使用されている信号規約は以下のとおりである。信号φの下付き文字中の第１のシンボルはダウン方向のゲートの機能を示し、信号φの下付き文字中の第２のシンボルはアップ方向のゲートの機能を示す。シンボル“Ｂ”はスクリーン電圧を表し、シンボル“Ｃ１ ”はキャパシタクロック位相φ１ を表し、シンボル“Ｃ２ ”はキャパシタクロック位相φ２ を表している。
【００１５】
以下の２方向ＢＢＤ回路１１０ の動作の説明において、あるノードにおける電荷は検出器がスタートしたイメージサンプルを示す文字で表され、挿入数値はＴＤＩ番号を示す。図４および５はダウン方向の移動を示し、ＭＯＳトランジスタ１１１，１１３，１１５，１１７，１１９，１２１，１２３，１２５，１２７，１２９，１３１，１３５，１３７，１３９ および１４１ のゲートがスクリーン電位である。２方向ＢＢＤ回路１１０ はドウェル当り２サンプルのＳＣＡに適しており、図４は電荷Ａ（４）、Ｃ（３）、Ｅ（２）およびＧ（１）の第１のサンプルに関し、図５は電荷Ｂ（４）、Ｄ（３）、Ｆ（２）およびＨ（１）の第２のサンプルに関する。所望された場合には、隣接したユニットセル入力間のＭＯＳトランジスタ対の数を２に減少させることによって２方向ＢＢＤ回路１１０ がドウェル当り１サンプルのＳＣＡに適したものにされてもよいし、あるいは隣接したユニットセル入力間のＭＯＳトランジスタ対の数を増加することによりドウェル当り３以上のサンプルのＳＣＡに適したものにされてもよい。
【００１６】
図４は、キャパシタ１５２，１５６，１６０ および１６４ がスイッチ１７０，１７１，１７２ および１７３ を通ってそれぞれリセット回路１０２，１０４，１０６ および１０８ に接続された時間ｔ０ におけるキャパシタ １５１乃至１６６ 上の初期状態を示している。時間ｔ１ において、第１のサンプルセットからの入力電荷Ｇ（１）、Ｅ（２）、Ｃ（３）およびＡ（４）はユニットセル入力１０１，１０３，１０５ および１０７ 上で利用可能であり、スイッチ１７０，１７１，１７２ および１７３ を通ってキャパシタ１５２，１５６，１６０ および１６４ にそれぞれ移動される。時間ｔ２ においては、電荷がキャパシタ１５１ から移動されてキャパシタ１５２ 中に蓄積された入力電荷に付加され、キャパシタ１５３ からキャパシタ１５４ に移動され、キャパシタ１５５ から移動されてキャパシタ１５６ 中に蓄積された入力電荷に付加され、キャパシタ１５７ からキャパシタ１５８ に移動され、キャパシタ１５９ から移動されてキャパシタ１６０ 中に蓄積された入力電荷に付加され、キャパシタ１６１ からキャパシタ１６２ に移動され、キャパシタ１６３ から移動されてキャパシタ１６４ 中に蓄積された入力電荷に付加され、キャパシタ１６５ からキャパシタ１６６ に移動されるように、ＭＯＳトランジスタ１１４，１１８，１２２，１２６，１３０，１３４，１３８ および１４２ がクロック位相φ２ によりオンにクロックされる。ＭＯＳトランジスタ１１２，１１６，１２０，１２４，１２８，１３２，１３６ および１４０ は、移動されて累積された電荷が分離されるように、クロック位相φ１ によりオフにされる。時間ｔ３ において、電荷がキャパシタ１５２ からキャパシタ１５３ に移動され、キャパシタ１５４ からキャパシタ１５５ に移動され、キャパシタ１５６ からキャパシタ１５７ に移動され、キャパシタ１５８ からキャパシタ１５９ に移動され、キャパシタ１６０ からキャパシタ１６１ に移動され、キャパシタ１６２ からキャパシタ１６３ に移動され、キャパシタ１６４ からキャパシタ１６５ に移動されるように、ＭＯＳトランジスタ１１６，１２０，１２４，１２８，１３２，１３６ および１４０ はクロック位相φ１ によってオンにクロックされる。ＭＯＳトランジスタ１１４，１１８，１２２，１２６，１３０，１３４，１３８ および１４２ は、移動されて累積された電荷が分離されるように、クロック位相φ２ によってオフにされる。
【００１７】
図５は、キャパシタ１５２，１５６，１６０ および１６４ がスイッチ１７０，１７１，１７２ および１７３ を通ってそれぞれリセット回路１０２，１０４，１０６ および１０８ に接続された時間ｔ４ におけるキャパシタ １５１乃至１６６ 上の初期状態を示している。時間ｔ５ において、第２のサンプルセットからの入力電荷Ｈ（１）、Ｆ（２）、Ｄ（３）およびＢ（４）はユニットセル入力１０１，１０３，１０５ および１０７ において利用可能であり、スイッチ１７０，１７１，１７２ および１７３ を通ってキャパシタ１５２，１５６，１６０ および１６４ にそれぞれ移動される。時間ｔ６ においては、電荷がキャパシタ１５１ から移動されてキャパシタ１５２ 中に蓄積された入力電荷に付加され、キャパシタ１５３ からキャパシタ１５４ に移動され、キャパシタ１５５ から移動されてキャパシタ１５６ 中に蓄積された入力電荷に付加され、キャパシタ１５７ からキャパシタ１５８ に移動され、キャパシタ１５９ から移動されてキャパシタ１６０ 中に蓄積された入力電荷に付加され、キャパシタ１６１ からキャパシタ１６２ に移動され、キャパシタ１６３ から移動されてキャパシタ１６４ 中に蓄積された入力電荷に付加され、キャパシタ１６５ からキャパシタ１６６ に移動されるように、ＭＯＳトランジスタ１１４，１１８，１２２，１２６，１３０，１３４，１３８ および１４２ がクロック位相φ２ によりオンにクロックされる。ＭＯＳトランジスタ１１２，１１６，１２０，１２４，１２８，１３２，１３６ および１４０ は、移動されて累積された電子が分離されるように、クロック位相φ１ によりオフにされる。時間ｔ７ において、電荷がキャパシタ１５２ からキャパシタ１５３ に移動され、キャパシタ１５４ からキャパシタ１５５ に移動され、キャパシタ１５６ からキャパシタ１５７ に移動され、キャパシタ１５８ からキャパシタ１５９ に移動され、キャパシタ１６０ からキャパシタ１６１ に移動され、キャパシタ１６２ からキャパシタ１６３ に移動され、キャパシタ１６４ からキャパシタ１６５ に移動されるように、ＭＯＳトランジスタ１１６，１２０，１２４，１２８，１３２，１３６ および１４０ はクロック位相φ１ によってオンにクロックされる。ＭＯＳトランジスタ１１４，１１８，１２２，１２６，１３０，１３４，１３８ および１４２ は、移動されて累積された電荷が分離されるように、クロック位相φ２ によってオフにされる。
【００１８】
以下の２方向ＢＢＤ回路の動作の説明において、転送はアップ方向に変更される。これはＭＯＳトランジスタ１１２，１１４，１１６，１１８，１２０，１２２，１２４，１２６，１２８，１３０，１３２，１３４，１３６，１３８，１４０ および１４２ のゲートをスクリーン電位にすることにより行われる。
【００１９】
図６は、キャパシタ１５２，１５６，１６０ および１６４ がスイッチ１７０，１７１，１７２ および１７３ を通ってそれぞれリセット回路１０２，１０４，１０６ および１０８ に接続された時間ｔ０ におけるキャパシタ １５１乃至１６６ 上の初期状態を示している。時間ｔ１ において、第１のサンプルセットからの入力電荷Ｇ（１）、Ｅ（２）、Ｃ（３）およびＡ（４）はユニットセル入力１０７，１０５，１０３ および１０１ において利用可能であり、スイッチ１７３，１７２，１７１ および１７０ を通ってキャパシタ１６４，１６０，１５６ および１５２ にそれぞれ移動される。時間ｔ２ において、電荷がキャパシタ１６５ から移動されてキャパシタ１６４ 中に蓄積された入力電荷に付加され、キャパシタ１６３ からキャパシタ１６２ に移動され、キャパシタ１６１ から移動されてキャパシタ１６０ 中に蓄積された入力電荷に付加され、キャパシタ１５９ からキャパシタ１５８ に移動され、キャパシタ１５７ から移動されてキャパシタ１５６ 中に蓄積された入力電荷に付加され、キャパシタ１５５ からキャパシタ１５４ に移動され、キャパシタ１５３ から移動されてキャパシタ１５２ 中に蓄積された入力電荷に付加されるように、ＭＯＳトランジスタ１３９，１３５，１３１，１２７，１２３，１１９，１１５ および１１１ がクロック位相φ２ によりオンにクロックされる。ＭＯＳトランジスタ１４１，１３７，１３３，１２９，１２５，１２１，１１７ および１１３ は、移動されて累積された電荷が分離されるように、クロック位相φ１ によりオフにされる。時間ｔ３ において、電荷がキャパシタ１６６ からキャパシタ１６５ に移動され、キャパシタ１６４ からキャパシタ１６３ に移動され、キャパシタ１６２ からキャパシタ１６１ に移動され、キャパシタ１６０ からキャパシタ１５９ に移動され、キャパシタ１５８ からキャパシタ１５７ に移動され、キャパシタ１５６ からキャパシタ１５５ に移動され、キャパシタ１５４ からキャパシタ１５３ に移動され、キャパシタ１５２ からキャパシタ１５１ に移動されるように、ＭＯＳトランジスタ１４１，１３７，１３３，１２９，１２５，１２１，１１７ および１１３ はクロック位相φ１ によってオンにクロックされる。ＭＯＳトランジスタ１３９，１３５，１３１，１２７，１２３，１１９，１１５ および１１１ は、移動されて累積された電荷が分離されるように、クロック位相φ２ によってオフにされる。
【００２０】
図７および８は、種々の制御およびクロック位相信号を示すために追加されたものである。図７はダウン方向の走査に対するクロック信号のタイミングを示している。図８はアップ方向の走査に対するタイミングを示している。
【００２１】
ＢＢＤ回路１１０ において使用される２方向技術は、この明細書においてはその全体が参考文献とされている本出願人に譲渡された Ｈｅｗｉｔｔ 氏他による米国特許出願（“ Ｍｕｌｔｉｐｌｅｘ Ｂｕｃｋｅｔ Ｂｒｉｇａｄｅ Ｃｉｒｃｕｉｔ，”Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ Ｎｏ．ＰＤ Ｒ９８１８９）に記載されているような多重化されたＢＢＤ回路により使用されることができる。
【００２２】
本発明は特定の適用を説明するための参照として記載されているが、本発明はそれに限定されないことを理解すべきである。当業者は、本発明が非常に有用なものとなるその技術的範囲および付加的分野内の付加的な修正、適用および実施形態を認識するであろう。
【００２３】
以上、特定の適用に対する特定の実施形態を参照として本発明を説明してきたが、当業者は本発明の技術的範囲内における付加的な修正、適用および実施形態を認識するであろう。
したがって、添付された請求の範囲は、本発明の技術的範囲内のこのような修正および実施形態の任意および全てのものをカバーするものである。
【図面の簡単な説明】
【図１】
４位相ＣＣＤ回路の概略図。
【図２】
従来技術のＢＢＤ回路の概略図。
【図３】
本発明によるドウェル当り２サンプルのＴＤＩ用の２方向バケットブリゲード回路の回路図。
【図４】
図３の回路の動作の理解に役立つ電荷転送を示す表。
【図５】
図３の回路の動作の理解に役立つ電荷転送を示す表。
【図６】
図３の回路の動作の理解に役立つ電荷転送を示す表。
【図７】
図３の回路の動作の理解に役立つ波形図。
【図８】
図３の回路の動作の理解に役立つ波形図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際公開パンフレット】
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【国際調査報告】
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