(57)【要約】中央情報処理装置用の電力散逸制御機構は、選択された時間間隔の間、中央情報処理装置が実行する命令の消費電力の散逸を算定するための消費電力算定回路と、消費電力算定回路が生成する電力散逸の算定値に応じて中央情報処理装置の速度を調整するための速度制御器とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
中央情報処理装置用の電力散逸制御機構であって、
選択された時間間隔の間、前記中央情報処理装置が実行する命令の消費電力の散逸を算定するための消費電力算定回路と、
前記消費電力算定回路が生成する電力散逸の算定値に応じて前記中央情報処理装置の速度を調整するための速度制御器とを備えることを特徴とする電力散逸制御機構。
【請求項２】
前記消費電力算定回路は、命令により使用されるデータ経路の関数として増分されるカウンターを備えることを特徴とする請求項１に記載の電力散逸制御機構。
【請求項３】
前記消費電力算定回路は、前記カウンターの出力を記憶するための複数のレジスターを具備するシフトレジスターをさらに備えることを特徴とする請求項２に記載の電力散逸制御機構。
【請求項４】
前記消費電力算定回路は、前記シフトレジスターの複数のレジスターの値を合計して電力散逸の算定値を得る加算器をさらに備えることを特徴とする請求項３に記載の電力散逸制御機構。
【請求項５】
中央情報処理装置の電力散逸を制御する方法であって、
選択された時間間隔の間、前記中央情報処理装置が実行する命令の消費電力の散逸を算定する段階と、
前記電力散逸の算定値が第一所定値より大きいかをチェックし、前記電力散逸の算定値が前記第一所定値より大きい場合は前記中央情報処理装置の速度を減少させる段階と、
前記中央情報処理装置が減速状態において動作する間、前記電力散逸の算定値が第二所定値より小さいかをチェックし、前記電力散逸の算定値が前記第二所定値より小さい場合は前記中央情報処理装置の速度を増加させる段階とを含むことを特徴とする方法。
【請求項６】
前記選択された時間間隔の間、前記中央情報処理装置が実行する命令の消費電力の散逸を算定する段階は、前記命令により使用されるデータ経路の関数としてカウンターを増分させる段階と、前記消費電力の散逸を前記カウンターの値から算定する段階とを含むことを特徴とする請求項５に記載の方法。
【請求項７】
前記消費電力の散逸を前記カウンターの値から算定する段階は、定期周期後、前記カウンターの出力をシフトレジスター内にロードする段階を含むことを特徴とする請求項６に記載の方法。
【請求項８】
前記定期周期は、前記シフトレジスターのレジスター数により割算される選択された時間間隔と同一であることを特徴とする請求項７に記載の方法。
【請求項９】
前記消費電力の散逸を前記カウンターの値から算定する段階は、前記選択された時間間隔後、前記複数のレジスターの値を合計する段階を含むことを特徴とする請求項７に記載の方法。
【請求項１０】
前記中央情報処理装置の速度を減少させる段階は、前記中央情報処理装置に供給されるクロック周波数を減少させる段階を含むことを特徴とする請求項５に記載の方法。
【請求項１１】
前記中央情報処理装置の速度は、前記電力散逸の算定値が前記第二所定値より小さいまで減少されることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記中央情報処理装置の速度を増加させる段階は、前記中央情報処理装置が最大速度で動作するように、前記中央情報処理装置に供給される前記クロック周波数を増加させる段階を含むことを特徴とする請求項１０に記載の方法。
【請求項１３】
前記中央情報処理装置の速度を減少させる段階は、前記中央情報処理装置を停止状態にする段階を含むことを特徴とする請求項５に記載の方法。
【請求項１４】
前記中央情報処理装置の速度を増加させる段階は、前記中央情報処理装置の停止状態を解除する段階を含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
マイクロプロセッサであって、
中央情報処理装置と、
選択された時間間隔の間、前記中央情報処理装置が実行する命令の消費電力の散逸を算定するための消費電力算定回路と、
前記消費電力算定回路が生成する電力散逸の算定値に応じて前記中央情報処理装置の速度を調整するための速度制御器とを備えることを特徴とするマイクロプロセッサ。
【請求項１６】
前記消費電力算定回路は、命令により使用されるデータ経路の関数として増分されるカウンターを備えることを特徴とする請求項１５に記載のマイクロプロセッサ。
【請求項１７】
前記カウンターは、前記命令のデータ経路を表示する入力を前記中央情報処理装置内の解読ユニットから受信するように構成されることを特徴とする請求項１６に記載のマイクロプロセッサ。
【請求項１８】
前記消費電力算定回路は、前記カウンターの出力を記憶するための複数のレジスターを具備するシフトレジスターをさらに備えることを特徴とする請求項１７に記載のマイクロプロセッサ。
【請求項１９】
前記消費電力算定回路は、前記複数のレジスターの値を合計して電力散逸の算定値を得る加算器をさらに備えることを特徴とする請求項１８に記載のマイクロプロセッサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンピュータシステムにおける消費電力管理に関する。特に本発明は、中央情報処理装置（ＣＰＵ）の処理速度を動的に制御するための方法及び装置に関する。
【０００２】
【従来の技術】
半導体技術の最近の進歩により、高性能ＣＰＵの開発が行われてきた。これらの高性能ＣＰＵは、高周波数で動作し、よって一般に電力散逸の可能性が高い。一般に、ＣＰＵにより散逸、即ち消費される電力は、ＣＰＵがクロック周期につき実行する命令の個数に係る。クロック周期当たり実行される命令の個数が大きければ大きいほど、ＣＰＵにより消費される電力も大きくなる。尚、ＣＰＵにより消費される電力の量が大きければ大きいほど、ＣＰＵにより散逸される熱も大きくなる。ＣＰＵの過度な温度上昇を防止するため、一般にＣＰＵの電力消費を制御する。
【０００３】
【特許文献１】
米国特許第６，０８１，９０１号、Ｄｅｗａ等
【０００４】
【発明が解決しようとする課題】
従来技術においては、ＣＰＵが重要な処理を実行していないか又は出来事の発生を待機している場合にはＣＰＵのクロック速度を減少させることにより、ＣＰＵの過度な温度上昇を防止する。ＣＰＵの過度な温度上昇を防止する他の技術として、センサを用いてＣＰＵの温度をモニタし、その温度が所定のしきい値に到達するか又は超過する場合にＣＰＵのクロック速度を減少させる方法がある。特許文献１には、ホットキー若しくは表示画面上のボタンのようなインタフェースの使用者操作を通じてＣＰＵの処理速度を加速又は減速させ得る消費電力制御システムが開示されている。
【０００５】
【課題を解決するための手段】
即ち、本発明の第１の形態によると、本発明は消費電力算定回路と速度制御器とを備えるＣＰＵ用の電力散逸制御機構に関する。上記消費電力算定回路は、選択された時間間隔の間、ＣＰＵが実行する命令の消費電力の散逸を算定し、上記速度制御器は、消費電力算定回路が生成する電力散逸の算定値に応じてＣＰＵの速度を調整する。
【０００６】
本発明の第２の形態によると、本発明はＣＰＵの電力散逸を制御する方法に関する。上記方法は、選択された時間間隔の間、ＣＰＵが実行する命令の消費電力の散逸を算定する段階を含む。ＣＰＵの正常動作の際、上記方法は、電力散逸の算定値が第１所定値より大きいかをチェックする段階をさらに含む。上記電力散逸の算定値が上記第１所定値より大きい場合は、上記方法はＣＰＵの速度を減少させる段階をさらに含む。速度は、ＣＰＵのクロック速度を減少させるか、ＣＰＵを停止することにより、調整され得る。ＣＰＵが減速状態において動作する間、上記方法は上記電力散逸の算定値が第２所定値より小さいかをチェックする段階をさらに含む。上記電力散逸の算定値が上記第２所定値より小さい場合は、上記方法は上記ＣＰＵの速度を増加させる段階をさらに含む。
【０００７】
本発明の第３の形態によると、本発明はＣＰＵと消費電力算定回路と速度制御器とを備えるマイクロプロセッサに関する。上記消費電力算定回路は、選択された時間間隔の間、ＣＰＵが実行する命令の消費電力の散逸を算定し、上記速度制御器は、消費電力算定回路が生成する電力散逸の算定値に応じてＣＰＵの速度を調整する。
【０００８】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【０００９】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１０】
本発明の実施形態は、ＣＰＵの電力散逸を動的に制御するための機構を提供する。一般に、電力散逸の制御機構は、ＰＨＷＭ（ｐｏｗｅｒ・ｈｉｇｈ・ｗａｔｅｒ・ｍａｒｋ）及びＰＬＷＭ（ｐｏｗｅｒ・ｌｏｗ・ｗａｔｅｒ・ｍａｒｋ）として公知されている、二つのレジスターを使用して、ＣＰＵの電力散逸の範囲を設定する。該機構は、所定の時間間隔の間にＣＰＵの電力散逸を算定し、算定した電力散逸の値とＰＨＷＭ及びＰＬＷＭレジスターに記憶されている値とを比較する。該算定した電力散逸の値がＰＨＷＭレジスター内の値より大きい場合、ＣＰＵは、遅くなるか止まる。該ＣＰＵの動作が低速で、該算定した電力散逸の値がＰＬＷＭレジスター内の値より小さい場合、ＣＰＵは、最高速度に戻る。ＰＨＷＭ及びＰＬＷＭレジスターは、コンピュータシステムのブートの際に特権のあるソフトウェアにより設定され得る。これは長所として作用する。何故なら、同じＣＰＵに対して相違した電力散逸の範囲を設定し得、よって高性能を必要とし多量の電力散逸に耐え得るサーバーから、電力散逸が主な関心事項である電池駆動装置、例えばノートパソコンとＰＤＡとまでの範囲にわたる、広範囲の応用分野に該ＣＰＵを使用し得るからである。
【００１１】
本発明の様々な実施形態が添付の図面を参考として説明される。図１は、ＣＰＵ４により駆動されるコンピュータシステム２のブロック図を示す。ＣＰＵ４は、バス８によりキャッシュメモリ６に接続される。キャッシュメモリ６は、バス１２によりメインメモリ１０に接続される。キャッシュメモリコントローラ１４は、キャッシュメモリ６に作用するように結合され、ＣＰＵ４からメインメモリ１０へのあらゆる要求を先ず調べる。ＣＰＵ４からの要求を受信する場合、上記キャッシュメモリコントローラ１４は、キャッシュメモリ６を調査して、ＣＰＵの要求によるメモリ位置の記憶内容がキャッシュメモリ６内に今存在するかどうかを決定する。該メモリ位置の記憶内容がキャッシュメモリ６内に存在、即ち、「ヒット」である場合は、まるでメインメモリ１０のようにキャッシュメモリ６を用いる。例えば、ＣＰＵの要求が読出し命令の場合は、キャッシュメモリ６が要求の情報を提供し、ＣＰＵの要求が書込み命令の場合は、該当データがキャッシュメモリ６に記録される。該ＣＰＵの要求によるメモリ位置の記憶内容がキャッシュメモリ６内に不存在、即ち、「ミス」である場合は、要求のメモリ位置を含むキャッシュブロックサイズのメモリブロックがメインメモリ１０からキャッシュメモリ６にコピーされる。
【００１２】
動作の際、該キャッシュメモリ６は最大限に達することがある。該キャッシュメモリ６が最大限に達する場合は、キャッシュメモリ６内の一つ又はそれ以上のブロックを、一般にＬＲＵ（ｌｅａｓｔ・ｒｅｃｅｎｔｌｙ・ｕｓｅｄ）置換アルゴリズムの一部変種を用いて、代替向けに選択し得る。一般に、キャッシュメモリ６はＣＰＵ４のような集積回路内に含まれている。システムの性能の向上のため、追加のレベルのキャッシュメモリを提供することもできる。このような複数レベルのキャッシュの場合、ＣＰＵの要求は、先ずＣＰＵ４に最も近接したキャッシュメモリに渡る。ヒットの場合は、ＣＰＵ４に最も近接したキャッシュメモリがまるでメインメモリ１０のように使用される。ミスの場合は、ＣＰＵの要求は次のキャッシュメモリに伝達される。このプロセスはヒットのあるまで続く。ＣＰＵの要求によるメモリ位置の記憶内容が、いかなるキャッシュにも存在しない場合、要求されたメモリ位置の記憶内容はメインメモリ１０から、性能の観点から最も有利なキャッシュメモリにコピーされる。
【００１３】
図示されているコンピュータシステム２において、ＣＰＵ４はＲＯＭ（ｒｅａｄ−ｏｎｌｙ・ｍｅｍｏｒｙ）１６に接続される。ＲＯＭ１６は、耐用年数中に変化しそうでないデータを格納する。コンピュータシステム２は、さらにシステムＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ・ｌｏｏｐ）２６を備える。システムＰＬＬ２６は、タイミング信号を全コンピュータシステムに供給する全システム向けのクロック発生器の機能を実行する。本発明において、コンピュータシステム２は、又電力散逸制御機構２８を備える。電力散逸制御機構２８は、ＣＰＵ４を止めるか、システムＰＬＬ２６が供給するタイミング信号を切り換えることによって、ＣＰＵ４の処理速度を増加させたり減少させたりすることができる。電力散逸制御機構２８は、以下で詳しく説明される。実際は、電力散逸制御機構２８は、ＣＰＵ４と同一チップ上に具備されている。
【００１４】
色々なタイプのＣＰＵアーキテクチャーが当業者に公知されている。例えば、参考文献として、Ｊｏｈｎ・Ｗｉｌｅｙ＆Ｓｏｎｓ，Ｉｎｃ．から２０００年発行されたＩｒｖ・Ｅｎｇｌａｎｄｅｒ著の“コンピュータハードウェアおよびシステムソフトウェアのアーキテクチャー：情報技術手引き”がある。図２は、ＣＰＵ４（図１に図示）の一実施形態のブロック図を示す。図２に示されているように、ＣＰＵ４は、システムの残りの部分の番地を指定するのに必要な論理および記憶レジスターを提供するバスインタフェースユニット３０を備える。ＣＰＵ４は、又内部キャッシュ３２とメモリ管理ユニット３４とを備える。メモリ管理ユニット３４は、仮想番地を物理番地に変換する。この物理番地は、キャッシュメモリおよびメインメモリ１０（図１に図示）をアクセスするのに使われる。ＣＰＵ４は、又フェッチユニット３７と解読ユニット３９とを備える。フェッチユニット３７は、命令ポインタレジスター（非図示）に記憶されている現在の番地に基づき命令を内部キャッシュ３２からフェッチする。解読ユニット３９は、フェッチユニット３７がフェッチした命令を部分的に解読して、実行される命令のタイプを決定する。以下で説明されるように、解読ユニット３９は又電力散逸制御機構２８によって使用される入力を提供する。この入力は、ＣＰＵ４の電力散逸を算定するのに使用される。フェッチユニット３７は、パイプライン基盤、即ち、同時処理される多重フェッチを許すように一つ又はそれ以上のパイプラインを備えることができる。
【００１５】
解読ユニット３９は、実行ユニット、例えば、ロード／ストアユニット３８、整数処理ユニット４０、浮動小数点処理ユニット４２、又はブランチ処理ユニット４４に命令をディスパッチする。各実行ユニットは、特定タイプの命令に対して実行サイクルを最適化するように設計されているパイプラインを備える。例えば、ロード／ストアユニット３８、整数処理ユニット４０、浮動小数点処理ユニット４２、およびブランチ処理ユニット４４は、各々、ロードおよびストア命令、整数命令、浮動小数点命令、及びブランチ処理命令向けの実行サイクルを最適化するように設計されているパイプラインを備える。システムＰＬＬ２６（図１に図示）は、命令サイクルにおける各ステップの発生時点を制御する。ＣＰＵ４は、データを保持するのに用いることができる汎用レジスター４６及び浮動小数点レジスター４８を備える。
【００１６】
図３は、本発明の一実施形態による電力散逸の制御機構２８（図１および図２に図示）のブロック図を示す。該電力散逸制御機構２８は、消費電力算定回路５０を備える。該消費電力算定回路５０は、選択した時間間隔、例えば２秒におけるＣＰＵ４の電力散逸を算定する。ＣＰＵ４の正規（最大の速度）動作の際、消費電力算定回路５０が生成するＣＰＵ４の電力散逸の算定値は、コンパレータ５３により示されるように、ＰＨＷＭレジスター５２の値と比較される。
【００１７】
ＣＰＵ４の電力散逸の算定値がＰＨＷＭレジスター５２の値より大きい場合、速度制御器５５はＣＰＵ４の速度を減少させるか、停止させるようにする命令を出す。ＣＰＵ４は、例えばシステムＰＬＬ２６（図１に図示）の周波数を半分に減少させることによって、減速されることができる。そうでなければ、ＣＰＵ４は例えば、ＣＰＵ４に命令のイシュー即ちコミットを停止することによって、停止されることができる。ＣＰＵ４が減速または停止状態にある際、消費電力算定回路５０が生成するＣＰＵ４の電力散逸の算定値は、コンパレータ５７により示されるように、ＰＬＷＭレジスター５４の値と比較される。消費電力算定回路５０が生成する電力散逸の算定値がＰＬＷＭレジスター５４の値より小さい場合、ＣＰＵ４は、例えばシステムＰＬＬ２６（図１に図示）の周波数を最大に復帰させるか、ＣＰＵ４の停止状態を解除することによって、最大速度に復帰することができる。ＰＨＷＭレジスター５２とＰＬＷＭレジスター５４は特権ソフトウェアによりセットされる。当該特権ソフトウェアは、例えば、ＲＯＭ１６にロードされてコンピュータシステム２（図１に図示）のブート時に起動することができる。
【００１８】
該消費電力算定回路５０は、カウンター５６、シフトレジスター５８、及び加算器６０を備える。カウンター５６の値は、ＣＰＵ４が現在実行している命令の電力散逸に比例する数値程増分される。命令の電力散逸は、命令により使用されるデータ経路の関数、即ち、命令を実行するのに必要とされるステップの数である。カウンター５６は、一定範囲の値、例えば、解読ユニット３９（図２に図示）が解読命令の関数として提供する、１乃至１５をもって増分される。内部キャッシュ３２（図２に図示）のミスの場合、キャッシュメモリ６（図１に図示）または他の高レベルのキャッシュ（非図示）が、ＣＰＵ４と同一チップ上に集積されている場合に、カウンター５６を増分させることができる。そうでなければ、バスインターフェースユニット３０（図２に図示）が、使用の際、カウンター５６を増分させることができる（一般的に全てのオンチップキャッシュにおいてミスが発生する場合）。
【００１９】
定期周期の終了時点に、カウンター５６の値は、シフトレジスター５８にロードされる。シフトレジスター５８はＮ個のレジスターからなる。カウンター５６の値は、第１レジスター、即ち、レジスター１内にロードされる。これによって、レジスター２乃至Ｎの内容が効果的にシフトされて、レジスターＮ内の一番古い値が捨てられる。カウンター値をシフトレジスター５８にロードする基準時間として使用する定期周期は、シフトレジスター５８内のレジスターの個数及びＣＰＵ４の電力散逸の算定向けに選択した時間間隔に基づいて決定される。従って、例えば、シフトレジスター５８が８個のレジスターであり、ＣＰＵ４の電力散逸の算定向けに選択した時間間隔が２秒の場合、カウンター５６の値をシフトレジスター５８にロードする基準時間として使用する定期周期は２／８（即ち０．２５）秒である。一般的に、シフトレジスター５８は、選択した時間間隔の間、エントリを保持するように十分な数のレジスターを備えなければならない。カウンター５６は、その内容がシフトレジスター５８にロードされた後クリアされる。その後、カウンター５６は、次の時間周期の間の電力散逸のカウントを開始する。加算器６０は、シフトレジスター５８内の全てのレジスターの値を合計する。加算器６０の出力は、ＰＨＷＭレジスター５２およびＰＬＷＭレジスター５４の値と比較される消費電力算定値となる。
【００２０】
図４は、ＣＰＵ４の電力散逸を動的に制御する方法を要約する。図面符号６１により示されるように、その初期の部分でＰＨＷＭレジスター５２及びＰＬＷＭレジスター５４（図３に図示）の値はセットされる。上述したように、これらの値は、コンピュータシステム２のブート時に特権ソフトウェアを使用して、セットされることができる。ＰＨＷＭレジスター５２及びＰＬＷＭレジスター５４（図３に図示）が、特権ソフトウェアによりセットされることによって、コンピュータシステム２で遂行される使用者の応用プログラムが偶然にＰＨＷＭレジスター５２及びＰＬＷＭレジスター５４（図３に図示）の値を変更しないように保証する。該特権ソフトウェアは、ＲＯＭ１６（図１に図示）または他の記憶装置に格納されることができる。
【００２１】
コンピュータシステム２（図１に図示）の正常動作の際、上記消費電力算定回路５０（図３に図示）は、図面符号６２により示されるように、選択した時間間隔の間にＣＰＵ４（図１および図２に図示）の電力散逸を算定する。その後、電力散逸の算定値は、図面符号６４により示されるように、ＰＨＷＭレジスター５２及びＰＬＷＭレジスター５４（図３に図示）の値と比較される。該電力散逸の算定値がＰＨＷＭレジスター５２（図３に図示）の値より大きい場合、ＣＰＵ４は、図面符号６６により示されるように、減速されるか停止されることができる。ＣＰＵ４が減速または停止状態にある間、ＣＰＵ４の電力散逸は、図面符号７２により示されるように算定し続けて、図面符号６８により示されるようにＰＬＷＭレジスター５４（図３に図示）の値と比較される。該電力散逸の算定値がＰＬＷＭレジスター５４の値より小さい場合は、ＣＰＵ４が最大速度に復帰するか、ＣＰＵ４の停止状態が解除される。ステップ６８では、該電力散逸の算定値がＰＬＷＭレジスター５４の値より大きい場合、図面符号７４により示されるように、電力散逸の算定値がＰＨＷＭレジスター５２の値と比較される。電力散逸の算定値がＰＨＷＭレジスター５２の値より一層大きい場合、図面符号７６により示されるように、ＣＰＵ４がまだ停止しない場合はさらにその速度を減少させるか停止させ、停止状態にある場合はその状態を維持する。ＣＰＵ４の電力散逸は、その動作中に算定し続けて、ＰＨＷＭレジスター５２及びＰＬＷＭレジスター５４の値と比較されることによって、ＣＰＵ４が最大速度に動作し得るか若しくは、減速又は停止するべきかを決定する。このような方式により、ＣＰＵ４の電力散逸は、ＰＨＷＭレジスター５２及びＰＬＷＭレジスター５４により、設定された所定範囲内に維持される。
【００２２】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００２３】
【発明の効果】
本発明は、単一ＣＰＵにより駆動されるコンピュータを中心に記載されている。しかし、ここに開示されている電力散逸制御機構は、多重ＣＰＵにより駆動されるコンピュータでも使われるということが明らかである。各ＣＰＵは関連した電力散逸制御機構を備える。本発明の長所は、ＣＰＵの電力散逸の範囲を設定してＣＰＵの速度を動的に制御することによって、ＣＰＵに対して希望の電力散逸のレベルを維持するということである。本発明によれば、ＣＰＵの温度をモニタするセンサが必要でない。なぜなら、ＣＰＵの電力散逸の範囲は電力散逸制御機構により、受容範囲内にあるように効果的に維持されるからである。該電力散逸の範囲は、ＣＰＵを使用する応用分野に基づいて設定される。これによって、広範囲な応用分野に同一ＣＰＵを使用することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態によるコンピュータシステムのブロック図である。
【図２】図１に示しているＣＰＵの一実施形態のブロック図である。
【図３】本発明の一実施形態による電力散逸の制御機構のブロック図である。
【図４】本発明の一実施形態によるＣＰＵの電力散逸の制御方法を要約するフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【国際公開パンフレット】
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2004510241.tif 000020
2004510241.tif 000021
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2004510241.tif 000023
2004510241.tif 000024
2004510241.tif 000025
【国際公開パンフレット（コレクトバージョン）】
2004510241.tif 000026
2004510241.tif 000027
【国際調査報告】
2004510241.tif 000028
2004510241.tif 000029