(57)【要約】ドレイン、ソース、および、ゲート電圧をセルに印加するステップと、セルのプログラムされた、または、プログラムされていない状態を検証するステップを含むＮＲＯＭセルをプログラミングするための方法。セルがプログラムされていない状態にあれば、本方法は、ドレイン電圧を上昇させるステップと、上昇のステップの少なくとも一部の間、ゲート電圧を一定のレベルに維持するステップを含む。印加、検証、上昇、および、維持のステップは、セルがプログラムされた状態に到達するまで繰り返される。
2004503040.tif 000002
【特許請求の範囲】
【請求項１】
ＮＲＯＭセルをプログラムするための方法であって、
前記セルにドレイン、ソース、および、ゲート電圧を印加するステップと、
前記セルのプログラムされた、または、プログラムされていない状態を検証するステップとを含み、
前記セルが前記プログラムされていない状態にある場合は、さらに、
前記ドレイン電圧を上昇させるステップと、
前記上昇のステップの少なくとも一部の間、前記ゲート電圧を一定のレベルに維持するステップとを含み、ならびに、
前記セルが前記プログラムされた状態に到達するまで、印加、検証、上昇、および、維持の前記各ステップを繰り返すステップを含む方法。
【請求項２】
ＮＲＯＭセルのプログラミング時間を制御するための方法であって、
前記セルに、ドレイン、ソース、および、ゲート電圧を印加するステップと、
前記セルのプログラムされた、または、プログラムされていない状態を検証するステップ、および、
前記セルが前記プログラムされていない状態にある場合は、さらに、
前記ドレイン電圧を上昇させるステップと、
前記上昇のステップの少なくとも一部の間、前記ゲート電圧を一定のレベルに維持するステップとを含み、ならびに、
前記セルが前記プログラムされた状態に到達するまで、印加、検証、上昇、および、維持の前記各ステップを繰り返すステップを含む方法。
【請求項３】
前記上昇のステップが、前記ドレイン電圧を段階的に変化させるステップを含む請求項１または２に記載の方法。
【請求項４】
前記段階的変化のステップが、非線形段階的変化を実行するステップを含む請求項３に記載の方法。
【請求項５】
前記段階的変化のステップが、等ステップ量の段階的変化を実行するステップを含む請求項３に記載の方法。
【請求項６】
各等ステップ量段階的変化が、前記ＮＲＯＭセルの閾値電圧に等価な段階的変化を生成する請求項５に記載の方法。
【請求項７】
前記段階的変化のステップが、持続時間の等しい段階的変化を実行するステップを含む請求項３に記載の方法。
【請求項８】
前記段階的変化のステップが、持続時間の等しくない段階的変化を実行するステップを含む請求項３に記載の方法。
【請求項９】
初期ドレイン電圧に調整するステップをさらに含む請求項１または２に記載の方法。
【請求項１０】
前記維持のステップが、前記ゲート電圧を少なくとも１回変更するステップを含む請求項１または２に記載の方法。
【請求項１１】
前記維持のステップが、前記上昇のステップ全体を通じて前記ゲート電圧を一定に維持するステップを含む請求項１または２に記載の方法。
【請求項１２】
前記印加のステップが、前記ゲートに最大ゲート電圧を印加するステップを含む請求項１または２に記載の方法。
【請求項１３】
前記印加のステップが、前記ドレイン電圧を低電圧レベルから開始するステップを含む請求項１または２に記載の方法。
【請求項１４】
前記印加のステップが、前記ドレイン電圧を、前記セルの飽和閾値電圧レベルをわずかに超える電圧レベルで停止するステップを含む請求項１または２に記載の方法。
【請求項１５】
前記繰り返しのステップが、３〜７回行われる請求項１または２に記載の方法。
【請求項１６】
２つの拡散領域、および、それらの間のチャンネルを有するＮＲＯＭセルをプログラムするための方法であって、
プログラミング中に前記チャンネルにかかる電圧を制御するステップと、
前記セルのプログラムされた、または、プログラムされていない状態を検証するステップと、
前記制御および検証のステップを、前記セルが前記プログラムされた状態に到達するまで繰り返すステップを含む方法。
【請求項１７】
２つの拡散領域、および、それらの間のチャンネルを有するＮＲＯＭセルをプログラムするための方法であって、
プログラミング中に前記チャンネルに一定の電流を維持するステップと、
前記セルのプログラムされた、または、プログラムされていない状態を検証するステップと、
前記制御および検証のステップを、前記セルが前記プログラムされた状態に到達するまで繰り返すステップを含む方法。
【請求項１８】
ゲートを有するＮＲＯＭセルの保持層の所定の領域内に電荷を閉じ込めるための方法であって、プログラミング中に、
前記セルのドレインとして機能する拡散領域に、増分的に上昇するドレイン電圧を印加するステップと、
前記印加のステップの少なくとも一部の間、前記ゲートに一定のゲート電圧を維持するステップと、
前記セルのプログラムされた、または、プログラムされていない状態を検証するステップと
前記セルが前記プログラムされていない状態にある場合、前記セルが前記プログラムされた状態に到達するまで、印加、維持、および、検証の前記ステップを繰り返すステップを含む方法。
【請求項１９】
ゲートおよび保持層を有するＮＲＯＭセルに電荷を保持するための方法であって、
前記電荷を、前記セルの前記保持層の所定の領域に閉じ込めるステップと、
前記セルのドレインとして機能する拡散領域に、増分的に上昇するドレイン電圧を印加するステップと、
前記印加のステップの少なくとも一部の間、前記ゲートに一定のゲート電圧を維持するステップと、
前記セルのプログラムされた、または、プログラムされていない状態を検証するステップと
前記セルが前記プログラムされていない状態にある場合、前記セルが前記プログラムされた状態に到達するまで、前記閉じ込めおよび検証のステップを繰り返すステップを含む方法。
【請求項２０】
ゲートおよび保持層を有するＮＲＯＭセルに電荷を保持するための方法であって、
前記セルの前記保持層の所定の領域内にコンパクトな空間的電荷分布を提供するステップと、
前記セルのドレインとして機能する拡散領域に、増分的に上昇するドレイン電圧を印加するステップと、
前記印加のステップの少なくとも一部の間、前記ゲートに一定のゲート電圧を維持するステップと、
前記セルのプログラムされた、または、プログラムされていない状態を検証するステップと、
前記セルが前記プログラムされていない状態にある場合、前記セルが前記プログラムされた状態に到達するまで、前記提供および検証のステップを繰り返すステップを含む方法。
【請求項２１】
ゲートおよび２つの拡散領域を有するＮＲＯＭセル内の２つの電荷領域の間の分離距離を保持するための方法であって、各電荷領域について、
前記電荷領域に最も近傍した拡散領域に、増分的に上昇するドレイン電圧を印加するステップと、
前記印加のステップの少なくとも一部の間、前記ゲートに一定のゲート電圧を維持するステップと、
前記セルのプログラムされた、または、プログラムされていない状態を検証するステップと、
前記セルが前記プログラムされていない状態にある場合、前記セルが前記プログラムされた状態に到達するまで、印加、維持、および、検証の前記ステップを繰り返すステップを含む方法。
【請求項２２】
前記印加のステップが、低電圧レベルで開始する請求項１８から２１のいずれか一項に記載の方法。
【請求項２３】
前記繰り返しのステップが、前記セルの飽和閾値電圧レベルをわずかに超えた電圧レベルで停止するステップを含む請求項１８から２１のいずれか一項に記載の方法。
【請求項２４】
前記セルの前記ゲートに、最大ゲート電圧を印加するステップをさらに含む請求項１８から２１のいずれか一項に記載の方法。
【請求項２５】
前記所定の領域が、前記拡散領域近傍である請求項１８から２０のいずれか一項に記載の方法。
【請求項２６】
前記電荷領域が、前記２つの拡散領域の１つの近傍である請求項２１に記載の方法。
【請求項２７】
前記印加のステップが、前記ドレイン電圧を段階的に変化させるステップを含む請求項１８から２１のいずれか一項に記載の方法。
【請求項２８】
前記段階的変化のステップが、非線形段階的変化を実行するステップを含む請求項２７に記載の方法。
【請求項２９】
前記段階的変化のステップが、等ステップ量の段階的変化を実行するステップを含む請求項２７に記載の方法。
【請求項３０】
各等ステップ量段階的変化が、前記ＮＲＯＭセルの閾値電圧に同等の段階的変化を生成する請求項２９に記載の方法。
【請求項３１】
前記段階的変化のステップが、持続時間の等しい段階的変化を実行するステップを含む請求項２７に記載の方法。
【請求項３２】
前記段階的変化のステップが、持続時間の等しくない段階的変化を実行するステップを含む請求項２７に記載の方法。
【請求項３３】
初期ドレイン電圧に調整するステップをさらに含む請求項１８から２１のいずれか一項に記載の方法。
【請求項３４】
前記維持のステップが、前記ゲート電圧を少なくとも１回変更するステップを含む請求項１８から２１のいずれか一項に記載の方法。
【請求項３５】
前記維持のステップが、前記印加のステップ全体を通じて、前記ゲート電圧を一定に維持するステップを含む請求項１８から２１のいずれか一項に記載の方法。
【請求項３６】
請求項２０または２１に記載の方法によって保持される電荷を有するＮＲＯＭセル。
【請求項３７】
請求項２０または２１に記載の方法によって生成される電荷分布。
【請求項３８】
ＮＲＯＭセルであって、
保持要素と、
一方が前記保持要素のいずれかの側にある２つの拡散領域と、
前記保持要素内、かつ、前記拡散領域の少なくとも１つの近傍にあり、請求項２０または２１に記載の方法によって生成された少なくとも１つのコンパクトな空間電荷分布とを含むＮＲＯＭセル。
【請求項３９】
前記電荷分布が、概ね全体が除去可能である請求項３８に記載のＮＲＯＭセル。
【請求項４０】
前記電荷分布が、概ね全体が除去可能である請求項３９に記載のＮＲＯＭセル。
【請求項４１】
ＮＲＯＭセルをプログラムするための方法であって、プログラミング中に、
ドレイン、ソース、ゲート電圧を印加するステップと、
前記ゲート電圧を少なくとも１つの一定レベルに保ちながら、前記セルが飽和に達するまで、前記ドレイン電圧を上昇させるステップを含む方法。
【請求項４２】
２つの拡散領域およびそれらの間のチャンネルを有するＮＲＯＭセルをプログラムする方法であって、前記セルが飽和に達するまで、プログラミング中に前記チャンネルにかかる電圧を制御するステップを含む方法。
【請求項４３】
２つの拡散領域およびそれらの間のチャンネルを有するＮＲＯＭセルをプログラムする方法であって、前記セルが飽和に達するまで、プログラミング中に前記チャンネルに一定の電流を維持するステップを含む方法。
【請求項４４】
前記セルがドレイン、ソース、または、ゲート電圧を受け取るＮＲＯＭセルの閾値電圧の変化を制御する方法であって、プログラミング中に、前記ドレイン電圧を変化させながら、前記ゲート電圧を少なくとも１つの一定レベルに保つステップを含む方法。
【請求項４５】
ＮＲＯＭセルのプログラミング時間を制御するための方法であって、
ドレイン、ソース、および、ゲート電圧を印加するステップと、
前記ゲート電圧を少なくとも１つの一定レベルに保ちながら、プログラミング中に、前記セルが飽和に到達するまで、前記ドレイン電圧を漸進的に上昇させるステップを含む方法。
【請求項４６】
変動するプログラミング速度を有するＮＲＯＭセルのアレーをプログラムするための方法であって、アレーはビット線およびワード線を有し、
前記ワード線の１つにゲート電圧を供給するステップと、
第１のビット線にソース電圧を、第２のビット線にドレイン電圧を供給するステップと、
前記ドレイン電圧を変化させながら、セルの前記アレーが飽和に到達するまで、前記ゲート電圧を一定のレベルに保つステップを含む方法。
【請求項４７】
ＮＲＯＭセルにおける２つの電荷領域の間の分離距離を保持するための方法であって、前記ＮＲＯＭセルはゲートおよび２つの拡散領域を有し、
前記ゲートに少なくとも１つの一定したゲート電圧を印加しながら、各電荷領域について、前記セルが飽和に到達するまで、前記電荷領域に最も近傍する拡散領域に漸進的に上昇するビット線電圧を印加するステップを含む方法。
【請求項４８】
ゲートおよび保持層を有するＮＲＯＭセルに電荷を保持する方法であって、前記セルが飽和に到達するまで、前記セルのドレインとして機能する拡散領域に漸進的に上昇するビット線電圧を印加しながら、前記ゲートに少なくとも１つの一定したゲート電圧を印加することによって、前記セルの前記保持層の所定の領域内にコンパクトな空間電荷分布を提供するステップを含む方法。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は、一般に、電気的消去可能なプログラム可能読み出し専用メモリ（ＥＥＰＲＯＭ）セルに関し、特に、それをプログラミングする方法に関する。
【０００２】
（発明の背景）
図１を参照すると、基板１０５に埋め込まれたソース１０２とドレイン１０４の２つの拡散領域、および、それらの間のチャンネル１００を含む典型的な従来技術のフローティング・ゲート・セルが示される。フローティング・ゲート１０１はチャンネル１００の上方に、しかし、それから絶縁されて位置し、ゲート１１２はフローティング・ゲート１０１の上方に、しかし、それから絶縁されて位置する。
【０００３】
典型的に、フローティング・ゲート・セルをプログラムする時は、プログラミング電圧ＶＧおよびＶＤがゲート１０１およびドレイン１０４にそれぞれ印加され、低いソース電圧ＶＳがソース１０２に印加される。アレーとしての応用のためには、単一のワード線にゲートの行が形成され、複数のビット線にドレインおよびソースの列が形成され、これらに沿って電圧ＶＤおよびＶＳがそれぞれ印加される。
【０００４】
ソースおよびドレイン電圧ＶＳおよびＶＤは、それぞれ、ソース１０２からドレイン１０４にチャンネル電子を引っ張る横方向電場を発生する。これは、矢印１０によって示す。ドレイン１０４の近傍では、ゲート電圧ＶＧによって発生された垂直電場は、ホット・チャンネル電子がフローティング・ゲート１０１に注入される（矢印１２）されることを可能にする。電子は、一度フローティング・ゲート１０１に注入されれば、ゲート全体にわたって均等に分布し、ゲート１０１の閾値電圧ＶＴＨを上昇させる。
【０００５】
他のタイプの不揮発性セルである窒化物読み出し専用メモリ（ＮＲＯＭ）セルは、１９９７年８月１日に出願された「Ｔｗｏ　Ｂｉｔ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍｅｍｏｒｙ　Ｃｅｌｌ　Ｕｔｉｌｉｚｉｎｇ　Ａｓｙｍｍｅｔｒｉｃａｌ　Ｃｈａｒｇｅ　Ｔｒａｐｐｉｎｇ」と題された本出願人による同時係属米国特許出願第０８／９０５，２８６号に述べられている。上記に示す出願の開示は、参照として本明細書に組み込まれている。
【０００６】
図１のフローティング・ゲート・セルと同様に、図２Ａおよび２Ｂに示すＮＲＯＭセルを参照すると、これは、２つの拡散領域１０２と１０４との間にチャンネル１００を有する。しかし、フローティング・ゲート・セルとは異なり、ＮＲＯＭセルは、２つの独立した、かつ、独立に荷電が可能な領域１０６および１０８を有する。荷電可能な各領域は、１ビットを規定する。図２の２ビット・セルの場合、独立に荷電可能な領域１０６および１０８は、ゲート１１２の下の酸化物／窒化物／酸化物（ＯＮＯ）サンドイッチ（層１０９、１１０、および、１１１）内に形成された窒化物層１１０内に見出される。
【０００７】
領域１０６に左ビットをプログラムするためには、左拡散領域１０２が高いプログラミング電圧ＶＤ（すなわち、ドレインとなる領域１０２）を受け、右拡散領域１０４は接地される（すなわち、ソースとなる領域１０４）。したがって、電子は領域１０４から領域１０２に流れる。これは矢印１１４で示す。続いて、チャンネル・ホット電子は、領域１０６において窒化物層に注入される。領域１０６の負電荷は、逆方向に読み出されれば、セルの閾値電圧を上昇させる。
【０００８】
プログラミング領域１０８については、この逆が成り立つ。左拡散領域１０２はソースであり（すなわち、接地されている）、右拡散領域１０４はドレインである（すなわち、高プログラミング電圧ＶＤを受けている）。したがって、セルは、矢印１１３が示すように、逆方向にプログラムされ、電子は荷電可能領域１０８に飛び込む。
【０００９】
ＮＲＯＭセルの場合は、各ビットが、セルのプログラミング方向の逆方向（「逆読み出し」）に読み出される。逆読み出しプロセスの説明は、上述した米国特許出願０８／９０５，２８６に述べられている。したがって、領域１０６に保存されている左ビットを読み出すためには、右拡散領域１０４がドレインとなり、左拡散領域１０２がソースとなる。これは、矢印１１３で示す「リード・スルー（ｒｅａｄ　ｔｈｒｏｕｇｈ）」方向として知られている。領域１０８に保存されている右ビットを読み出すためには、セルが、矢印１１４で示す逆方向に読み出される。したがって、左拡散領域１０２はドレインとなり、右拡散領域１０４はソースとなる。
【００１０】
読み出し動作中は、ゲートおよびドレイン電圧ＶＧおよびＶＤが、それぞれ、空乏層５４（図２Ｂ）および反転層５２をチャンネル１００の中央に誘起する。ドレイン電圧ＶＤは、チャンネル１００の空乏層５４に延長する、ドレイン１０４近傍の空乏領域５５を誘起するために十分高い。これは、「障壁低減」として知られており、これは、反転層５２からドレイン１０４への電子の「パンチ・スルー」を引き起こす。
【００１１】
領域１０６が、この場合はソース（すなわち、低電圧レベル）として機能する左拡散領域１０２の近傍であるため、領域１０６の荷電状態は、反転層５２がソース１０２まで延長するか否かを決定する。十分な電子が左領域１０６にトラップされていれば、それにかかる電圧は、反転層５２をソース１０２まで延長させるために十分でなくなり、セル電流は低くなり、「０」が読み出される。領域１０６が電荷を有していなければ、この逆が成り立つ。
【００１２】
ＮＲＯＭセルのための例示的な従来技術のプログラミング表のタイミング・ダイヤグラムである図３Ａ、３Ｂ、および、３Ｃを参照する。典型的に、ＮＲＯＭセルをプログラムする時に、それぞれプログラミング電圧ＶＤ、ＶＳ、および、ＶＧで構成されるプログラミング・パルス１２０Ａ、１２０Ｂ、および、１２０Ｃが、セルに印加される。続いて、プログラミング・パルス１２０の後に、それぞれ読み出し電圧ＶＤ、ＶＳ、および、ＶＧで構成されるプログラム検証パルス１２２Ａ、１２２Ｂ、および、１２２Ｃが続き、この時間の間にセルが読み出される。
【００１３】
ビットに十分な電子がトラップされていれば、「０」が読み出され、セルはプログラムされたと検証される。しかし、読み出し動作の間に反転層がチャンネルを介した電流の流れを妨害するために十分強くなければ、ビットは「１」として読み出され、セルはプログラムの検証に失敗する。
【００１４】
パルス１２０および１２２のシーケンスは、領域１０６（または１０８）にトラップされた電荷の効果が所望のレベルに到達し、セルが「プログラムされた」と見なされるまで、繰り返し印加される。ここで、プログラミングのプロセスは終了する。
【００１５】
非常に過酷な製造要件のために、半導体産業は、プログラミング・プロセスを改善する道を継続して追求している。そこには、以下の２つの相反するプログラミング要件が存在する。１）プログラミングの速度を速めること。これによって、この部品をテストするコストを削減する。２）プログラムされた最終的な閾値電圧の制御を改善すること。これによって、製品の信頼性を高める。
【００１６】
第１の要件は、ドレインおよびゲートの電位をそれらの最大値にまで上昇させることのみによって容易に満たすことができる。しかし、この戦略は、プログラミング速度およびその変動に影響を及ぼす多くのプロセスおよび環境のパラメータのために、第２の要件を満たさない。
【００１７】
第２の要件を達成するためには、プログラミングのシーケンスの長さを制御すること、および／または、ゲート電圧の電位の大きさを段階的に変化させることの２つの基本的な選択肢がある。
【００１８】
１９９８年１２月１２日発行のＩＥＥＥ　Ｍａｇａｚｉｎｅ誌において発表された「Ｎｏｎｖｏｌａｔｉｌｅ　Ｍｕｌｔｉｌｅｖｅｌ　Ｍｅｍｏｒｉｅｓ　ｆｏｒ　Ｄｉｇｉｔａｌ　Ａｐｐｌｉｃａｔｉｏｎｓ」と題された論文は、プログラミング時間の長さを制御するための方法を含め、多値フローティング・ゲート回路をプログラムするためのいくつかの提案された方法を検討している。１つのそのような方法は、Ｐｒｏｇｒａｍｍｉｎｇ　ａｎｄ　Ａｃｃｕｒａｃｙ、２）Ｄｒａｉｎ　Ｖｏｌｔａｇｅ　Ｐｒｏｇｒａｍｍｉｎｇの章で以下のように検討されている、１）一定のゲート電圧が設定されている、２）多値セルのビット・レベル毎に一定のドレイン電圧が決定されている、および、３）セルが所定の時間枠の間にプログラムされている。その時間枠の完了時に、プログラミングが終了される。また、この論文は、各プログラミング・パルスの後で閾値電圧ＶＴＨが検証される手法について述べている。目標の閾値電圧に到達すると、プログラミングは終了する。
【００１９】
米国特許第５，５２３，９７２号は、プログラミング・ゲート電圧ＶＧを増分させる一方で他の要素（例えば、ソースおよびドレイン電圧、それぞれＶＳおよびＶＤ）を一定に保つことを必要とするフローティング・ゲート法について述べている。述べられたプログラミング・アルゴリズムにおいて、各セルは、所望の状態に到達したかどうかを決定するためにチェックされる。到達していなければ、わずかにより高い電圧のプログラミング・ゲート電圧パルスがセルに印加される。荷電レベルは再びチェックされ、所望の状態に未だに到達していなければ、電圧は再び上昇され、印加される。この過程は、全てのセルが所望のレベルに到達するまで繰り返される。
【００２０】
米国特許第５，１７２，３３８号は、米国特許第５，５２３，９７２号に述べられているものと同じプログラミング・アルゴリズムについて述べているが、セル毎を基本としている。所望の状態に到達した各セルは、次のステップのドレイン電圧を受け取らない。このシーケンスは、バイト単語／グループの最後のビットがプログラムされるまで続けられる。
【００２１】
「Ｎｏｎｖｏｌａｔｉｌｅ　Ｍｕｌｔｉｌｅｖｅｌ　Ｍｅｍｏｒｉｅｓ　ｆｏｒ　Ｄｉｇｉｔａｌ　Ａｐｐｌｉｃａｔｉｏｎｓ」および米国特許第５，５２３，９７２号の双方に説明されているように、フローティング・ゲート・セルにおいて、？ＶＧと？ＶＴＨの間の関係は線形である。このように、ゲート電圧ＶＧの各変化に対して、セルの閾値電圧ＶＴＨの同様な変化があるため、プログラミングの制御は比較的正確である。
【００２２】
にもかかわらず、プログラミング速度に影響を及ぼす多くの要素があり、その結果、プログラミング速度は、同じレベルのプログラミング電圧が各セルに印加された時でさえ、セル毎に変動することがある。図４を参照すると、通常のメモリ・セル数に対するプログラミング時間の典型的な変動が示される。点１２６は、最高のプログラミング速度を備えたセルを示す一方、点１２８は、最低のプログラミング速度を備えたセルを表す。点１２６から点１２８の間の時間の差は、５００ｘと同じ大きさである。
【００２３】
プログラミング速度の広範な変化は、メモリ・セル・アレーのプログラミングの間に問題を発生させる。これらのアレーは、各々がそれ自身の異なったプログラミング速度を備えた何百万ものメモリ・セルを含むことがある。いくつかのセルは、他のセルがそれらのプログラムされたレベルに到達するために必要な時間より短い時間で、プログラムされたレベルに到達することがある。したがって、プログラミング・プロセスはいくつかのセルについて終了される必要がある一方、他のセルについては、継続される必要がある。
【００２４】
フローティング・ゲート・セルにおけるプログラミング速度に影響を及ぼす要素のいくつかは、チャンネル長、ゲート・カップリング比、ドレイン・カップリング比、ソース抵抗の変化（アレー効果）、および、チャンネル・ドーピングの変化である。プログラム速度に影響を及ぼす他の要素は、プログラミング中の製品の温度であり、一般に、この温度が低いほど、プログラミング速度は速くなる。
【００２５】
ＮＲＯＭセルにおいて、プログラミング速度に影響を及ぼすパラメータは、ＯＮＯの厚さ、チャンネル長、チャンネル・ドーピング、および、温度である。
不適切なプログラミング・アルゴリズムが使用された時は、いくつかのセルが高すぎるプログラミング電圧を受け取ることがあるか、または、長すぎる時間にわたってプログラムされることがある。このような例において、ゲートまたは保持層（ＮＲＯＭ）に電荷の過剰がもたらされ、メモリ・セルは「オーバー・プログラム」される。フローティング・ゲート・セルにおいて、オーバー・プログラミングは、酸化物層（図１の参照番号１０９）の品質を劣化させ、製品の品質低下のために、信頼性の問題を発生させる。さらに、高電圧パルスを印加し続けると、単位セルが一度既にプログラムされたレベルに到達すれば、電力を浪費し、電力の消耗の問題を発生させる。
【００２６】
さらに、以下に述べるように、多値フローティング・ゲート製品において、オーバー・プログラミングは、情報の読み出しの失敗をもたらすことがある。図５を参照すると、多値フローティング・ゲート・セル内に含まれる異なった閾値電圧レベルを示すグラフである。図５に示すように、多値フローティング・ゲート・セル内の各ビットは、電圧閾値ＶＴＨの所定の領域によって定義される。例としては、第１のビットが（直線Ｗの左の）領域１３２に定置する一方、第２のビットは（直線Ｗから直線Ｘまでの）領域１３４に定置し、第３のビットは（直線Ｘから直線Ｙまでの）領域１３６に定置するなどである。セルがオーバー・プログラムされた時、結果として得られる閾値電圧は、所望の領域を超えることがあり、したがって、読み出しのエラーまたは失敗をもたらす。
【００２７】
２ビットＮＲＯＭセルなどの多ビット・メモリ・セルのビットの双方をプログラミングする時、さらなる問題が発生する。第１のビットが一度プログラムされると、セルの閾値電圧ＶＴＨが上昇され、その結果、セルの第２のプログラミングは速度が落ちる。
【００２８】
ＮＲＯＭセルにおいて、酸化物層の破壊および電力の不要な消耗に関して述べた問題に加えて、オーバー・プログラミングは異なった問題を発生させる。図６に関して以下に説明するように、オーバー・プログラミングは、２ビットセルにおいて、品質の劣化および信頼性の低下、ならびに、読み出しの失敗をもたらす。
【００２９】
図６Ａ、６Ｂ、６Ｃ、および、６Ｄを参照すると、図２Ａおよび２Ｂに示すＮＲＯＭセルの分解図である。荷電可能領域１０６および１０８におけるトラップされた電荷の形状が、「尾部」４４を備えて、１０６Ｎおよび１０８Ｎとして示す狭いポケットから、平均的なポケット（すなわち、１０６Ａおよび１０８Ａ）に、また、より広いポケット（すなわち、１０６Ｗおよび１０８Ｗ）にまでさえわたることが注目される。
【００３０】
出願者たちは、トラップされた電荷の塊よりビット線から遠い尾部４４が、消去中には一般に除去可能でなく、したがって、プログラムおよび消去の膨大な数のサイクルに耐えるＮＲＯＭセルの能力を低減することに注目する。典型的に、消去は、拡散領域に最も近い電荷の集中のみを消耗させる。したがって、分布ポケットが広すぎれば、トラップされた電荷の尾部４４は消去されず、次々行われる消去の各々について、さらに多くの電荷が、消去の後でさえも、保持部内に残る（図６Ｄ）。
【００３１】
尾部４４におけるトラップされた電荷は、部分的にプログラムされた電荷として機能する。プログラムされた閾値電圧レベルを達成するために、より少ないプログラミング・パルスが必要とされるのは、尾部４４におけるトラップされた電荷のためである（なぜなら、ビットは既に実際には部分的にプログラムされているからである）。
【００３２】
さらに、接合から遠く離れてトラップされた負電荷の蓄積は閾値電圧レベルを上昇させ、これは逆読み出しに影響を及ぼし、第２のビットから第１のビットを区別することを困難にし、読み出しの失敗を発生させる。これを補償するために、消去動作は接合近傍に予備の正電荷を蓄積し、これが、消去時間を延長する。
【００３３】
残念ながら、プログラミング・ゲート電圧ＶＧを徐々に上昇させる従来方法はＮＲＯＭセルには効果的でなく、以下の２つの問題を発生させる傾向がある。
１．ＮＲＯＭ製品において、ゲート電圧ＶＧの上昇は、閾値電圧ＶＴＨの上昇と線形に相関しておらず、上昇の影響はセル毎に異なる。これは、プログラミングの精密な制御の不足を引き起こし、オーバー・プログラミングの危険を招く。
【００３４】
２．合理的な歩留まり率を確実にして、プログラミング速度の要件を満たすために、ドレイン電圧ＶＤの電位は高くなければならず、接合から離れたトラップされた電荷領域を生成する。
【００３５】
上記の２つの問題は、製品の耐久性の低減をもたらし、帯電による損失および歩留まりの低減を大きくする。
第１の問題に関して、図７を参照すると、ＮＲＯＭアレーの一部の電気的模式図である。示す回路は、ビット線電源ＶＰＰＳ、選択トランジスタ１５２、抵抗Ｒ１およびＲ２、および、ＮＲＯＭセル１５４を含む。抵抗Ｒ１およびＲ２は、示すアレーの配線の固有抵抗を示す。トランジスタ１５２は、アレーのビット線を選択するために使用される選択トランジスタである。プログラミング電流ＩＰＲは、回路全体を介して流れる。トランジスタ１５２およびセル１５４のチャンネルにわたる電圧降下は、それぞれＶＤＳ−ＳＥＬおよびＶＤＳで示される。
【００３６】
ＮＲＯＭセルにおいて、プログラミング・ゲート電圧ＶＧの小さな上昇は、プログラミング電流ＩＰＲに大きく影響する。連鎖反応効果において、プログラミング・ゲート電圧ＶＧが段階的に変化される時、プログラミング電流ＩＰＲは増加し、これが、電圧降下ＶＤＳ−ＳＥＬおよびＶＤＳの増大、および、抵抗Ｒ１およびＲ２に沿った電圧降下の増大を引き起こす。そのため、全ての異なった要素を変化させると、段階的に変化されるゲート電圧ＶＧと閾値電圧ＶＴＨとの間には明確な線形関係がなくなり、したがって、プログラミング・プロセスにわたって精密な制御がなくなる。さらに複雑なことに、ＶＤＳが低下するとプログラミング時間は指数関数的に増大する。
【００３７】
ゲート電圧ＶＧの段階的な増加の低減は、制御の問題の一部を一掃することができるが、プログラミング時間を劇的に延長する。さらなる制御の改善は、ゲート電圧ＶＧのダイナミック・レンジを増大させることによって達成することができる。残念ながら、このダイナミック・レンジの両端において、結果的に発生する困難がある。
【００３８】
低ゲート電圧ＶＧは、サイクルの繰り返しによる劣化をもたらす。したがって、所望のゲート電圧ＶＧは、比較的高く、すなわち、８〜１０ボルトに設定される。１０ボルト以上などのゲート電圧ＶＧのさらなる上昇は、トンネリングによる荷電のため、特別なプロセスを必要とし、ＯＮＯの厚さの規模に厳しい制限を課す。例えば、０．５ミクロン・プロセスの１８０オングストローム（Å）のＯＮＯは、１２ボルトを超える電圧についてトンネリング荷電を経験する。
【００３９】
上記した第２の問題（高ドレイン電圧ＶＤ）は、ゲート電圧ＶＧを段階的に変化させる手法にさらに厳しい制限さえも生成する。ゲート電圧ＶＧの段階的変化に従ってプログラミングする時は、大きなダイナミック・レンジを網羅するために、プログラミング・ドレイン電圧ＶＤは固定され、高くなければならない。高いプログラミング・ドレイン電圧ＶＤを使用することは、大きな横方向電場および広範なピンチオフ領域を作り出し、広範なトラップされた電荷の領域をもたらす。したがって、結果として得られる製品は不要な尾部４４であり、これは製品の耐久性を劇的に低減する。
【００４０】
したがって、上記した第１の問題のために、プログラミングを制御するための動的なパラメータとしてゲート電圧ＶＧを使用することは、範囲が非常に制限される。
【００４１】
結論として、ＮＲＯＭセルにおいて、プログラミング・ゲート電圧ＶＧを段階的に変化させることは、厳格なプログラミング制御を提供せず、オーバー・プログラミングを防止すること、および、その結果である製品の品質の劣化には効果的でない。
【００４２】
上記より理解されるように、従来技術のプログラミング・アルゴリズムがＮＲＯＭに適用された時、それらは、上昇したプログラミング速度を生み出すための能力を十分に提供しない一方、厳格なプログラミング制御は維持する。出願人は、プログラミング・パラメータの広い範囲にわたって、これらの機能を実行し、したがって、オーバー・プログラミングの危険、および、その結果となる製品の信頼性の低減を回避するＮＲＯＭプログラミング・アルゴリズムに対する必要性を見出した。
【００４３】
（発明の概要）
したがって、本発明の目的は、改良されたプログラミング制御およびプログラミング速度を備えたＮＲＯＭセルのプログラミングのための方法を提供することである。
【００４４】
したがって、本発明の好ましい実施形態によれば、ＮＲＯＭセルをプログラミングのための方法が提供される。この方法は、セルにドレイン、ソース、および、ゲート電圧を印加するステップ、および、セルのプログラムされた、または、プログラムされていない状態を検証するステップを含む。セルがプログラムされていない状態であれば、この方法は、ドレイン電圧を上昇させるステップ、および、上昇のステップの少なくとも一部の間は、ゲート電圧を一定のレベルに維持するステップを含む。印加するステップ、検証するステップ、上昇させるステップ、および、維持するステップは、セルがプログラムされた状態に到達するまで繰り返される。
【００４５】
好ましくは、繰り返しのステップが３〜７回行われる。
したがって、本発明の好ましい実施形態によれば、ＮＲＯＭセルのプログラミング時間を制御するための方法が提供される。この方法は、上記に掲げたステップと同じステップを含む。
【００４６】
好ましくは、上昇のステップもドレイン電圧を段階的に変化させるステップを含み、ここで、各段階的変化は非線形段階的変化または等ステップ量の段階的変化で実行される。等ステップ量段階的変化は、ＮＲＯＭセルの閾値電圧において同等の段階的変化を生成する。この段階的変化は、持続時間の等しい段階的変化または持続時間の等しくない段階的変化において実行することもできる。
【００４７】
この方法は、好ましくは、初期ドレイン電圧に調整することも含む。好ましくは、維持のステップが、ゲート電圧を少なくとも１回変更するステップ、または、ゲート電圧を上昇のステップ全体を通じて一定に維持するステップを含む。
【００４８】
印加のステップは、好ましくは、ゲートに最大ゲート電圧を印加するステップ、および／または、ドレイン電圧を低電圧レベルから開始するステップを含む。　したがって、本発明の好ましい実施形態によれば、２つの拡散領域およびそれらの間のチャンネルを有するＮＲＯＭのプログラミングのための方法が提供される。この方法は、
プログラミングの間、チャンネルにかかる電圧を制御するステップと、
セルのプログラムされた、または、プログラムされていない状態を検証するステップと、および、
制御および検証のステップを、セルがプログラムされた状態に到達するまで繰り返すステップを含む。
【００４９】
したがって、本発明の好ましい実施形態によれば、２つの拡散領域およびそれらの間のチャンネルを有するＮＲＯＭのプログラミングのための方法が提供される。この方法は、
プログラミングの間、チャンネル内の電流を一定に維持するステップと、
セルのプログラムされた、または、プログラムされていない状態を検証するステップと、および、
制御および検証のステップを、セルがプログラムされた状態に到達するまで繰り返すステップを含む。
【００５０】
したがって、本発明の好ましい実施形態によれば、ゲートを有するＮＲＯＭセルの保持層の所定の領域内に電荷を閉じ込めるための方法が提供される。この方法は、プログラミングの間、増分するドレイン電圧を、セルのドレインとして機能する拡散領域に印加するステップ、および、印加のステップおよびセルのプログラムされた、または、プログラムされていない状態を検証するステップの少なくとも一部の間、ゲートに一定のゲート電圧を維持するステップを含む。セルがプログラムされていない状態であれば、印加、維持、および、検証のステップは、セルがプログラムされた状態に到達するまで繰り返される。
【００５１】
したがって、本発明の好ましい実施形態によれば、ゲートおよび保持層を有するＮＲＯＭセル内に電荷を保持するための方法が提供される。この方法は、上記に概略を述べたステップを実行することによって、セルの保持層の所定の領域内に電荷を閉じ込めるステップを含む。
【００５２】
したがって、本発明の好ましい実施形態によれば、ゲートおよび保持層を有するＮＲＯＭセル内に電荷を保持するための方法が提供される。この方法は、上記に概略を述べたステップを実行することによって、セルの保持層の所定の領域内に、コンパクトな空間的電荷分布を設けるステップを含む。
【００５３】
ゲートおよび２つの拡散領域を有するＮＲＯＭセル内の２つの電荷領域の間の分離距離を保持するための方法であって、この方法は、各電荷領域について、上記に概略を述べたステップを実行するステップを含む。
【００５４】
好ましくは、所定の領域または、適用可能ならば、電荷領域は、拡散領域に近い。
したがって、本発明の好ましい実施形態によれば、上記に述べた方法によって保持された電荷を有するＮＲＯＭセルが提供される。
【００５５】
したがって、本発明の好ましい実施形態によれば、上記に述べた方法によって生成された電荷分布が提供される。
したがって、本発明の好ましい実施形態によれば、保持要素、保持要素のいずれかの側上に１つがある２つの拡散領域、および、保持要素内かつ拡散領域の少なくとも１つに近い少なくとも１つのコンパクトな空間的電荷分布を含む、上記に述べた方法によって生成されるＮＲＯＭセルが提供される。電荷分布は、概ねその全体が除去可能である。
【００５６】
したがって、本発明の好ましい実施形態によれば、セルが、ドレイン、ソース、および、ゲート電圧を受け取る、ＮＲＯＭセルの閾値電圧の変化を制御する方法が提供される。この方法は、プログラミングの間、前記ドレイン電圧を変化させる一方、前記ゲート電圧を少なくとも１つの一定のレベルに保つステップを含む。
【００５７】
したがって、本発明の好ましい実施形態によれば、変化するプログラミング速度を有するＮＲＯＭセルのアレーをプログラミングするための方法が提供される。このアレーはビット線およびワード線を有し、この方法は、ワード線の１つにゲート電圧を供給するステップ、第１のビット線にソース電圧を、および、第２のビット線にドレイン電圧を供給するステップ、および、セルのアレーが飽和に達するまで、ドレイン電圧を変化させる一方、ゲート電圧を一定のレベルに保つステップを含む。
【００５８】
本発明は、添付の図面を参照して行われる以下の詳細な説明から、さらに完全に理解され、認識される。
（発明の実施の形態）
本発明は、ドレインとして機能するビット線に供給されるビット線電圧ＶＢＬを調節するＮＲＯＭセル・アルゴリズムを教示し、それにより厳密なプログラミング制御を提供する。さらに、述べた発明は、高速プログラミング・アルゴリズムおよび低減されたオーバー・プログラミングの危険の組み合わせを提供し、したがって、改善された製品耐久性およびサイクル繰り返し能力を提供する。
【００５９】
ビット線は、ソースとしてもドレインとしても機能できるが、本出願においては、ビット線電圧ＶＢＬへの言及は、ビット線が現在ドレインとして機能している状況に対して発生する電圧に言及する。本明細書における明確さのために、ビット線がソースとして機能する時、本明細書においてはそれをソースと呼ぶ。
【００６０】
本発明は、トラップされた電荷の厳密な空間的分布を生成するために、低プログラミング・ビット線電圧ＶＢＬの使用をさらに教示し、それによって、ＮＲＯＭセルにおけるより良好な２ビットの分離、より迅速な消去、および、延長された製品寿命をもたらす。
【００６１】
さらに、ビット線電圧ＶＢＬを制御することによって、本発明は、多様なプロセスの変化およびプログラミング時間を備えたセルの多数の種別に対する高速かつ一般に正確なプログラミング・アルゴリズムを提供する。図８Ａ〜Ｃを参照すると、それぞれセル温度、チャンネル長、および、アレー効果／第２のビットに応じて、閾値電圧ＶＴＨに及ぼすプログラミングビット線電圧ＶＢＬの影響を示す一連のグラフである。このグラフにおいて、セルが逆読み出しされる時の閾値電圧ＶＴＨである逆読み出し閾値電圧ＶＴＨは、ビット線電圧ＶＢＬの関数である。各点は、０．３ボルトの例示的な各段階における２マイクロ秒のプログラミング・パルスを表す。ゲート電圧ＶＧは、９ボルトで一定とされていることが注目される。
【００６２】
図８Ａのグラフは、３つの変動するセル温度に対する３つのプログラミング曲線を示す。曲線２０２は−４０℃におけるセルを、曲線２０４は２０℃におけるセルを、および、曲線２０６は８０℃におけるセルを表す。図から分かるように、特定の閾値電圧ＶＴＨを達成するために、各セルは、その特定のセルの温度によって異なったドレイン電圧ＶＤを受け取る。例として、約４ボルトの所望の閾値電圧ＶＴＨを達成するためには、低温の場合（曲線２０２）では、約４．１ボルトのビット線電圧ＶＢＬを受け取る一方、高温の場合（曲線２０６）では、同じ所望の閾値電圧ＶＴＨレベルに到達するために５ボルトのビット線電圧ＶＢＬの電位を受け取らなければならない。したがって、好ましい実施形態において、ビット線電圧ＶＢＬは、最低電圧からより高い電圧に増分され、したがって、広範な動作温度を網羅する。
【００６３】
セルが４ボルトなどの所望の閾値電圧ＶＴＨに到達した時、そのセルのためのプログラミング・アルゴリズムが決定される。一方、所望の閾値電圧に未だに到達していないセルについては、それらのセルが、それらの所望のレベルに到達するまで、ビット線電圧ＶＢＬが増分される。したがって、上記の例を参照すると、低温（曲線２０２）で動作している時、セルは４．３ボルトのビット線電圧ＶＢＬでプログラミングを完了する一方、高温（曲線２０６）で動作している場合、セルは、約５ボルトのビット線電圧ＶＢＬでプログラミングを完了する。曲線２０２および２０６に対して、それぞれ４．３ボルトおよび５ボルトのビット線電圧ＶＢＬは、４ボルトの例示的目標より高い閾値電圧ＶＴＨをもたらす第１のビット線電圧レベルであることが注目される。
【００６４】
図８Ａからは、ビット線電圧ＶＢＬのために選択された段階の大きさが、閾値電圧ＶＴＨの最大過剰分（オーバー・プログラミング）の大きさに影響を及ぼすことも同様に明らかである。非常に正確なビット線電圧ＶＢＬの上昇を達成するために、この段階の大きさは比較的小さいことが好ましい。したがって、プログラミング・レベルを受け取るために、結果であるアルゴリズムは、多くのプログラミング・ステップを必要とし、延長されたプログラミング時間をもたらすことがある。逆に、大きな電圧段階は、より迅速なプログラミング時間をもたらすが、大きな過剰分の危険に晒される。段階の現実的な大きさは、迅速なプログラミング速度および制限された過剰分に対する要件の間の妥協物である。
【００６５】
３ボルトのビット線電圧ＶＢＬにおいて開始するグラフの部分を観察する時、曲線の絶対的立ち上がりは異なることがあるが、曲線の勾配は基本的に同等であり、概ね線形であることが注目される。その結果、ビット線電圧ＶＢＬの各段階について、セルの温度にかかわらず、閾値電圧ＶＴＨには同等の段階がある。
【００６６】
したがって、ドレイン電圧ＶＤの知られている増分について、閾値電圧ＶＴＨの増分を計測することは可能である。この情報を知ることは、より精密なプログラミング能力、および、オーバー・プログラミングに関連する全ての有害な影響とともにオーバー・プログラミングに対するより大きな保護を見越している。
【００６７】
図８Ｂは、図８Ａのグラフと比較でき、それぞれ曲線２１２、２１４、および、２１６について、それぞれ０．６ミクロン、０．６５ミクロン、および、０．７ミクロンのチャンネル長の関数として、逆読み出し閾値電圧ＶＴＨに及ぼすビット線電圧ＶＢＬの影響を示す。図８Ｃは、３２ビットの長さの局所拡散ビット線セグメントに沿ったセルの位置の関数としての逆読み出し閾値電圧ＶＴＨに及ぼすビット線電圧ＶＢＬの影響、および、同じセルの第１および第２のビットの比較を示す。最高速のビットはワード線１６のビット１であり、最低速のビットはワード線３２および２のビット２である。３．５ボルトの閾値電圧ＶＴＨに到達するために、最高速ビットは約５．８ボルトに等しいビット線電圧ＶＢＬを受け取り、最低速ビットは約７ボルトを受け取る。
【００６８】
図８Ａにおいて注目されるように、かつ、図８Ｂおよび８Ｃの同様の現象に注目すると、表されたセルの特性は異なるが、プログラミング勾配は、一般的に同等かつ一般的に線形である。したがって、図８Ａのために上記に概略された説明は、これらの形状にも適用可能であり、図８Ａに対して下される結論も、図８Ｂおよび８Ｃに適用可能である。
【００６９】
その結果、広範なプロセスの種別、および／または、環境の状態を伴うセルのアレーについては、ビット線電圧ＶＢＬを段階的に変化させることによって，デルタ閾値電圧ＶＴＨの立ち上がりを正確に予測できる制御されたプログラミング・アルゴリズムを達成することが可能になる。
【００７０】
従来技術のフローティング・ゲート・アルゴリズムにおいて行われたように、ゲート電圧ＶＧを段階的に変化させることによって、広範なプログラミングの変化を網羅することは可能であるが、ＮＲＯＭセルにおいては、ドレイン電圧Ｖの段階的変化がさらに効率的である。図９を参照すると、ドレイン電圧ＶＤまたはゲート電圧ＶＧのいずれかに応じた例示的セル（チャンネル長＝０．６５ミクロン、温度＝２０℃）のプログラミング時間を示すグラフである。
【００７１】
一定のゲート電圧ＶＧおよび４．５ボルトから５．５ボルトの間で段階的に変化させたドレイン電圧ＶＤを伴うプログラミングの時、結果的なプログラミング時間は、それぞれ１００マイクロ秒から０．８マイクロ秒の範囲である。しかし、一定のドレイン電圧ＶＤの場合にほぼ同じプログラミング時間範囲を達成するためには、ゲート電圧が８ボルトから１１．５ボルトまで段階的に変化させなければならない。したがって、ＮＲＯＭセルにおいて、同等のプログラミング時間範囲を網羅するためには、ドレイン電圧ＶＤにおける１ボルトの段階が、ゲート電圧ＶＧの３．５ボルトの段階に相当する。
【００７２】
図９においてさらに注目され、示されるように、オーバー・プログラミングの危険に晒さずに、高速でプログラムするセルを捕捉するためには、結果的なプログラミング・アルゴリズムが、ゲート電圧ＶＧについて低電位で開始しなければならない。しかし、これはプログラミングを遅くするために不要である。したがって、プログラミング速度を上昇させるためには、低ゲート電圧ＶＧが高ドレイン電圧ＶＤと組み合わされなければならない。
【００７３】
にもかかわらず、これまでに注目されたように、高ドレイン電圧ＶＤは、セルの劣化およびサイクル繰り返し能力の低下を促進する。明らかに、低ゲート電圧ＶＧと組み合わされた高ドレイン電圧ＶＤは、セルに対してさらに有害でさえあり、非常に大きな横方向電場および広範なピンチオフ領域を生成し、広範なトラップされた電荷領域をもたらす。
【００７４】
対照的に、本発明においては、高速プログラミングを取り込むために、本発明のプログラミング・アルゴリズムは、低ドレイン電圧ＶＤおよび高ゲート電圧ＶＧで開始する。これは、高プログラミング・ゲート電圧ＶＧおよび低ドレイン電圧ＶＤを印加することが、大きな垂直電場および狭いピンチオフ領域を課すために好ましく、したがって、トラップされた電子ポケットをより狭くする。
【００７５】
実施形態のいくつかは、プログラミング・アルゴリズムを通じて一定のゲート電圧ＶＧを維持することを示すが、代わりに、アルゴリズムの一部について一定のゲート電圧ＶＧを維持し、アルゴリズムの残り部分については１つまたは複数の一定のゲート電圧を印加することは可能である。これは、ゲート電圧ＶＧが１回上昇される第１または第２のプログラミング・パルスの印加の後に特に有用である。
【００７６】
本発明をさらに詳細に説明するために、図２Ａおよび７を再び参照する。上記（図２Ａ）に注目したように、ＮＲＯＭセルにおいて、電荷は局所化された領域にトラップされ、読み出しプロセスは逆読み出しである。このように、プログラミング電流ＩＰＲは、閾値電圧ＶＴＨの立ち上がりに対して一般に影響を受けず、プログラミング中でさえ、一定に留まる。
【００７７】
セルが前方に向けてプログラムされ、これが、電荷をドレインの隣にトラップさせるため、プログラミング電流はプログラミング中に固定される。したがって、読み出しの間、局所化された電荷の下方に完全なパンチ・スルーが存在する。加えて、閾値電圧ＶＴＨの各上昇について、電荷は、接合から大きな距離においてパンチ・スルーを起こす。
【００７８】
したがって、ΔＶＤＳ＝αΔＶＴＨ＝ＶＢＬ−ＶＢＬ−Ｓ　　　（１）
となり、ここで、ＶＢＬ−Ｓはソースについてのビット線電圧であり、一定であり、αは０．５と２の間で比例する定数であり、チャンネル長、ゲート電圧ＶＧ、温度、および、アレー内のセルの位置などのパラメータからの影響を受ける。図７を参照すると、ここに示された回路を定義するＩＲ損失方程式は以下の通りである。
【００７９】
ＶＰＳ＝ＶＤＳ＋ＶＤＳ−ＳＥＬ＋（Ｒ１＋Ｒ２）＊ＩＰＲ　　　（２）
プログラミング電流ＩＰＲが一定であるため、ＶＤＳ−ＳＥＬ、ＩＰＲ、および、Ｒ１とＲ２にかかるＩＲ損失も一定である。その結果、唯一残る一定していない要素は、チャンネル電圧ＶＤＳである。したがって、以下が得られる。
【００８０】
ΔＶＰＰＳ＝αΔＶＤＳ　　　（３）
したがって、ＶＢＬ２が一定であるため、等式（１）と（３）を組み合わせると、以下を得る。
【００８１】
ΔＶＰＳ≒ΔＶＢＬ＝αΔＶＴＨ　　　（４）
または、ＶＢＬがＶＤと同等であるため、以下を得る。
ΔＶＤ＝αΔＶＴＨ　　　（５）
これらに対する証拠は、図８Ａ〜８Ｃの線形部分を観察する時に見られ、また、それらのグラフを参照して上記に説明される。結果として、この線形関係を考える時、出願人は、ドレイン電圧ＶＤを厳密に制御することが閾値電圧ＶＴＨの知られている変化を生成し、したがって、本発明のプログラミング・アルゴリズムが、オーバー・プログラミングの防止を含む、プログラミング手順にわたる精密な制御を提供するとの結論を得た。
【００８２】
図１０を参照すると、パラメータとしてのビット線電圧ＶＢＬを備えた、時間に応じた、閾値電圧ＶＴＨの立ち上がりを示すグラフである。図１０に示すのは、それぞれ５ボルト、５．２５ボルト、５．５ボルト、および、５．７５ボルトの４つの例示的なドレイン電圧に対する結果的な閾値電圧ＶＴＨである。
【００８３】
全ての曲線に観察できるように、閾値電圧ＶＴＨは曲線の開始で素早く立ち上がり、閾値電圧ＶＴＨの上昇が飽和する点に到達する。点線２３２の右側にある曲線のより平坦な部分は、セルのプログラミングが飽和し、後続のプログラミング・パルスがセルに限られた影響を与える領域を示す。一度飽和すれば、閾値電圧ＶＴＨの立ち上がりのほとんどは、非一次的メカニズムからの隔離電子の不要な注入によるものである。
【００８４】
したがって、閾値電圧ＶＴＨの効率的な上昇を維持するために、および、トラップされた電荷のポケットをドレイン近傍に生成するために、閾値電圧の立ち上がりが急峻なグラフ部分（線２３２の左側）に留まることが好ましい。ビット線電圧ＶＢＬを段階的に変化させると、急峻な勾配の領域（線２３２の左側）に留まることが可能である。
【００８５】
例として、指定された点２３４から２３６へ、２３８へ、および、２４０への増分で段階的に変化させる時、閾値電圧ＶＴＨの同等の増加を達成することが可能である。図１０を観察すると、点２３４〜２４０の範囲において、ビット線電圧ＶＢＬの０．２５ボルトの各増加について、閾値電圧ＶＴＨの０．１５ボルトの増加があることに注目できる。
【００８６】
したがって、本発明の好ましい実施形態によれば、漸進的に上昇するドレイン電圧ＶＤは、閾値電圧ＶＴＨを、プログラミング関数の急峻な勾配に沿って上昇させ、より効率的かつより素早いプログラミング・アルゴリズムを生成することが注目される。
【００８７】
図１１Ａ、１１Ｂ、および、１１Ｃを参照すると、本発明の好ましい実施形態に従って構成され、動作される、ＮＲＯＭセルのためのプログラミング・アルゴリズムの一連のタイミング・ダイヤグラムである。図１１Ａ〜Ｃは限られた数のパルスのみを示すが、典型的なプログラミング・アルゴリズムが多数のパルスを含み、まだ本発明の原理に従うことは明らかである。
【００８８】
図１１Ａ〜１１Ｄは、それぞれゲート電圧ＶＧ，ドレイン電圧ＶＤ、および、ソース電圧ＶＳを利用するプログラミング・アルゴリズムを示す。このアルゴリズムは、一連の代替プログラミングおよびプログラム検証パルスを追加的に含む。第１のパルスはプログラミング・パルスであり、Ａとして示す。第２のパルスはプログラム検証パルスであり、Ｂとして示す。以下、同様。
【００８９】
プログラミングおよびプログラム検証のパルスＡ、Ｂ、Ｃなどのシーケンスは、ＮＲＯＭセルのアレーに繰り返し印加される。適用可能なセルの閾値電圧ＶＴＨが所望のレベルに一度到達すれば、プログラミング・アルゴリズムは、その特定のセルについては終了される。プログラミング・アルゴリズムは、各セルが所望のレベルに到達するまで進み、その点において、アルゴリズムは終了される。好ましくは、アルゴリズムは、バイトまたは単語のいずれについても、ビット毎を基本として印加される。
【００９０】
ＡからＣへ、Ｅへと進行する各プログラミング・パルスについては、ドレイン電圧ＶＤのレベルは上昇する。典型的に、電圧段階は、進行するドレイン電圧ＶＤパルスからパルスへ、すなわち、０．２５ボルトまたは他のいかなる所望の増分分での固定された増分分で均等に増分される。
【００９１】
代わりに、多様なプログラミング時間に対してアルゴリズムをカスタマイズするために、また、プログラミング速度を改善するための手段として、本方法は、不均等に増分される電圧段階、すなわち、アルゴリズムの開始においてはより小さく増分される段階を、および、アルゴリズムが進行するに従い、より大きな段階を備えたものを教示する。このように、「高速の」プログラマに向けられた増分段階は、「緩慢な」プログラマのための増分段階より小さい。代わりに、図１１Ｄに示すように、増分される段階は、アルゴリズムの開始においては時間が短く、アルゴリズムが進行するに従い時間が長くなることがある。
【００９２】
これについての説明は、以下の通りである。セルがプログラミングを開始する時、その閾値電圧ＶＴＨは比較的低い。進行する各プログラミング・パルスを適用すると、セルの閾値電圧ＶＴＨは上昇する。閾値電圧ＶＴＨが上昇する毎に、電子のパンチ・スルーを強制するために、より高いプログラミング・パルスが必要となる。したがって、プログラミング・アルゴリズムの開始において、閾値電圧ＶＴＨが低い時は、パンチ・スルーを誘起するために、より小さな増分のジャンプが十分である。しかし、アルゴリズムがさらに進み、閾値電圧ＶＴＨがより高くなった時、パンチ・スルー効果を生成するために、より大きな段階が必要となる。その結果、電圧の段階的上昇の増分の大きさを変化させることによって、すなわち、閾値障壁がまだ低い開始時に小さな段階を使用して、および、障壁がより高くなった時により大きな段階を使用して、プログラミング・アルゴリズムにわたるさらに精密な制御を提供することが可能となる。例として図８Ａを参照すると、高温セルに対する勾配は低温度セルの場合より小さい。
【００９３】
本発明の好ましい実施形態によれば、ＮＲＯＭセルをプログラムする時、ゲート電圧ＶＧは高く、一定（例えば、１０ボルト）であり，ドレイン電圧ＶＤは可能な限り低く、トラップされた電荷の空間的分布は狭くなる。好ましくは、初期ビット線電圧ＶＤは約４ボルトである。
【００９４】
低初期ビット線電圧ＶＤでプログラムする時は、トラップされた電荷２４の結果的な空間分布は拡散領域近傍にあり、これも、効果的な消去およびサイクル耐久性の増加を促進する。トラップされた電荷のより厳しい空間分布のために、本発明がより良好な２ビット分離を生成し、読み出し中の２つのビットの間のより良好な区別を可能にすることがさらに注目される。さらに、トラップされた電荷のより小さな尾部は、より短い消去時間およびより低い消去電圧をもたらす。これは、次に、消去応力が少ないと窒化物内のトラップされた空孔が少なくなるため、保持を改善する。より少ないトラップされた空孔は、高温の背面におけるトラップされた動きが少なくなるため、保持を改善する。
【００９５】
ドレイン電圧ＶＤの最後の段階が、所望の閾値電圧ＶＴＨに到達するためにちょうど十分であるレベルで停止し、したがって、接合から遠く離れて二次電子の注入を引き起こし、不要な尾部４４を課すことがあるドレイン電圧ＶＤのいかなる不要な余剰パルスも回避することは注目される。
【００９６】
しばしば、構造的な密度のために、印加されたソース電圧ＶＳは必ずしも接地または０ボルトではない。しかし、電荷の高密度分布を提供するために、ソース電圧ＶＳが可能な限り０に近く、好ましくは０．３ボルト未満であることが好ましい。
【００９７】
いくつかの例において、全てのセルが「緩慢な」プログラマであることが知られていることが多く、したがって、プログラミング時間を短縮するために、より高い初期ドレイン電圧ＶＤ（パルスＡ）の調整することが可能である。例として、および、図８Ｂを参照すると、平均的なチャンネル長より長い寸法を備えたセル（曲線２１６）について、初期調整ドレイン電圧ＶＤは、４Ｖであってもよい一方、より短いチャンネル長を備えたセル（曲線２１２）については、調整ドレイン電圧ＶＤは３．１ボルトである。このように、曲線２１６に乗るセルについては、３．１ボルトと４ボルトの間の第１の少ない無効パルスが排除され、プログラミング時間は短縮される。
【００９８】
本発明が、本明細書において上記に特に示され、説明されたものに限定されないことは、当業者によって理解される。本発明の範囲は、むしろ、冒頭の特許請求の範囲によってのみ定義される。
【図面の簡単な説明】
【図１】
フローティング・ゲート・メモリ・セルの模式図である。
【図２】
図２Ａは、ＮＲＯＭメモリ・セルの模式図である。
図２Ｂは、ＮＲＯＭメモリ・セルの模式図である。
【図３】
図３Ａは、従来技術のプログラミング方式の図表的な図である。
図３Ｂは、従来技術のプログラミング方式の図表的な図である。
図３Ｃは、従来技術のプログラミング方式の図表的な図である。
【図４】
ＮＲＯＭメモリ・セルにおけるプログラミング速度の分布のヒストグラムである。
【図５】
多値フローティング・ゲート・セルにおける荷電レベルのグラフである。
【図６】
図６Ａは、２ビットＮＲＯＭメモリ・セルに保持されたトラップされた電荷の模式図である。
図６Ｂは、２ビットＮＲＯＭメモリ・セルに保持されたトラップされた電荷の模式図である。
図６Ｃは、２ビットＮＲＯＭメモリ・セルに保持されたトラップされた電荷の模式図である。
図６Ｄは、２ビットＮＲＯＭメモリ・セルに保持されたトラップされた電荷の模式図である。
【図７】
ＮＲＯＭアレーの一部の電気的模式図である。
【図８】
図８Ａは、それぞれセル温度、チャンネル長、および、アレー／第２のビット効果に応じた、閾値電圧に及ぼすプログラミング・ドレイン電圧の影響を示すグラフである。
図８Ｂは、それぞれセル温度、チャンネル長、および、アレー／第２のビット効果に応じた、閾値電圧に及ぼすプログラミング・ドレイン電圧の影響を示すグラフである。
図８Ｃは、それぞれセル温度、チャンネル長、および、アレー／第２のビット効果に応じた、閾値電圧に及ぼすプログラミング・ドレイン電圧の影響を示すグラフである。
【図９】
閾値電圧に及ぼすゲート電圧およびドレイン電圧の影響を示すグラフである。
【図１０】
ドレイン電圧に応じた、時間に対する閾値電圧の上昇を示すグラフである。
【図１１】
図１１Ａは、本発明の好ましい実施形態に従って構成され、動作されるプログラミング・アルゴリズムの図表的な図である。
図１１Ｂは、本発明の好ましい実施形態に従って構成され、動作されるプログラミング・アルゴリズムの図表的な図である。
図１１Ｃは、本発明の好ましい実施形態に従って構成され、動作されるプログラミング・アルゴリズムの図表的な図である。
図１１Ｄは、本発明の好ましい実施形態に従って構成され、動作されるプログラミング・アルゴリズムの図表的な図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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