(57)【要約】切換式電流源ＤＡＣ（５）と共に用いるトラッキング及び減衰（Ｔ／Ａ）回路（２０）が、ＤＡＣの差動電流出力（＋ＩＤＡＣ、−ＩＤＡＣ）の両端に接続される。Ｔ／Ａ回路は、３つの減衰スイッチを含む。すなわち、差動出力の正及び負の側をそれぞれ信号グランドに接続する第１及び第２のシングル・エンデッド・スイッチ（Ｓ１、Ｓ２）と、正及び負の出力線を相互に接続する差動スイッチ（Ｓ３）とである。これらの減衰スイッチは、ＤＡＣのサンプル・クロック（１８）のそれぞれのサイクルの一部分の間同時に閉じられて、切換式電流源の出力が安定している間ＤＡＣの電流出力を減衰し、よって、動的非線形性が差動出力電流の中に生じることを回避する。適切なサイズを有していれば、これら３つの減衰スイッチは（閉じているときには）差動出力電流をゼロ近くまで減少させ、正及び負の出力線の間のコモンモード電圧を低下させ、ＤＡＣの動的線形性を著しく改善する。
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【特許請求の範囲】
【請求項１】
切換式電流源デジタル・アナログ・コンバータ（ＤＡＣ）であって、
それぞれが出力電流を生じる電流源のアレイ（１２）と、
制御信号に応答して前記電流源出力のそれぞれを相補的な１対の出力線（１６、１７）の一方に切り換え、前記相補的な１対の出力線の上に差動出力電流を提供するように接続されたスイッチのアレイ（１４）と、
所望の差動出力電流を表すデジタル入力ワードとサンプル・クロック（１８）とを入力において受け取り、前記制御信号を前記スイッチに提供して前記所望の差動出力電流を生じさせるコントローラであって、前記サンプル・クロックの１サイクル当たり前記スイッチを１回動作させるように構成されており、前記差動出力電流は前記スイッチが動作された後の所定の時間間隔の間に安定する、コントローラ（１０）と、
トラッキング及び減衰（Ｔ／Ａ）回路であって、
減衰信号に応答して閉じられると、前記相補的な出力線の一方を信号グランドに接続する第１の減衰スイッチ（Ｓ１）と、
前記減衰信号に応答して閉じられると、前記相補的な出力線の他方を信号グランドに接続する第２の減衰スイッチ（Ｓ２）と、
前記減衰信号に応答して閉じられると、前記相補的な出力線を相互に接続する第３の減衰スイッチ（Ｓ３）と、
前記減衰信号を生じ、それによって、前記減衰スイッチはそれぞれが前記所定の安定時間の間は閉じており、前記差動出力電流が安定する間、前記差動出力電流を減衰させるように構成された減衰スイッチ駆動回路（２２）と、
を備えているトラッキング及び減衰（Ｔ／Ａ）回路（２０）と、
を備えていることを特徴とするデジタル・アナログ・コンバータ。
【請求項２】
請求項１記載のデジタル・アナログ・コンバータにおいて、前記相補的な１対の出力線は正の出力線（１６）と負の出力線（１７）とを備えており、前記スイッチはそれぞれが前記制御信号の１つに応答してその電流源出力を前記正の出力線又は前記負の出力線に接続することを特徴とするデジタル・アナログ・コンバータ。
【請求項３】
請求項１記載のデジタル・アナログ・コンバータにおいて、前記第１、第２及び第３の減衰スイッチはトランジスタであることを特徴とするデジタル・アナログ・コンバータ。
【請求項４】
請求項３記載のデジタル・アナログ・コンバータにおいて、前記トランジスタは電界効果トランジスタ（ＦＥＴ）であり、前記ＦＥＴはそれぞれのゲート入力において前記減衰信号を受け取ることを特徴とするデジタル・アナログ・コンバータ。
【請求項５】
請求項４記載のデジタル・アナログ・コンバータにおいて、前記第３の減衰スイッチを構成するＦＥＴは、前記第１及び第２の減衰スイッチのいずれを構成するＦＥＴの２倍大きいことを特徴とするデジタル・アナログ・コンバータ。
【請求項６】
請求項４記載のデジタル・アナログ・コンバータにおいて、前記第１及び第２の減衰スイッチはｎウェルＦＥＴであることを特徴とするデジタル・アナログ・コンバータ。
【請求項７】
請求項３記載のデジタル・アナログ・コンバータにおいて、前記トランジスタはバイポーラ接合トランジスタ（ＢＪＴ）であり、前記ＢＪＴはそれぞれのベース入力において前記減衰信号を受け取ることを特徴とするデジタル・アナログ・コンバータ。
【請求項８】
請求項１記載のデジタル・アナログ・コンバータにおいて、前記減衰スイッチ駆動回路は、前記サンプル・クロックを受け取り、前記減衰スイッチを閉じてそれぞれのサンプル・クロック・サイクルの半分の間は前記差動出力電流を減衰させ、前記減衰スイッチを開くことによりそれぞれのサンプル・クロック・サイクルの残りの半分の間は前記差動出力電流の減衰を停止するように構成されていることを特徴とするデジタル・アナログ・コンバータ。
【請求項９】
請求項１記載のデジタル・アナログ・コンバータにおいて、前記相補的な１対の出力線は正の出力線（１６）と負の出力線（１７）とを備えており、このデジタル・アナログ・コンバータは、前記差動出力電流が前記電流源から供給されるように構成されており、前記正及び負の出力線に接続され前記電流源によって供給された差動出力電流をシンクする第１及び第２の折り返し電流源（５０、５２）を更に備えていることを特徴とするアナログ・デジタル・コンバータ。
【請求項１０】
請求項１記載のデジタル・アナログ・コンバータにおいて、前記相補的な１対の出力線は正の出力線（１６）と負の出力線（１７）とを備えており、このデジタル・アナログ・コンバータは、前記差動出力電流が前記電流源によってシンクされるように構成されており、前記正及び負の出力線に接続され前記電流源によってシンクされる差動出力電流を供給する第１及び第２の折り返し電流源（５０、５２）を更に備えていることを特徴とするアナログ・デジタル・コンバータ。
【請求項１１】
請求項１０記載のデジタル・アナログ・コンバータにおいて、前記第１及び第２の折り返し電流源は、正の供給電圧と前記正及び負の出力線との間にそれぞれ接続された電流回路を有する第１及び第２のトランジスタ（Ｑｆ＋、Ｑｆ−）を備え、その制御入力においてそれぞれのバイアス電圧を受け取り、前記第１及び第２のトランジスタが前記電流源によってシンクされた前記差動出力電流を導通させることを特徴とするデジタル・アナログ・コンバータ。
【請求項１２】
請求項１１記載のデジタル・アナログ・コンバータにおいて、第１及び第２の調整されたカスコード回路を更に備えており、前記第１の調整されたカスコード回路（６０）は、
前記正の出力線と前記第１の減衰スイッチとの間に接続された電流回路を有する第３のトランジスタ（Ｑ１）と、
前記正の出力線に接続された制御入力と、前記正の供給電圧と前記第３のトランジスタの制御入力との間に接続された電流回路とを有する第４のトランジスタ（Ｑ２）と、
前記第３のトランジスタの制御入力と前記信号グランドとの間に接続された第１のバイアス電流源であって、前記第３及び第４のトランジスタとこの第１のバイアス電流源とは、前記正の出力線における電位を実質的に一定にするように構成された第１のフィードバック・ループを形成している、第１のバイアス電流源（Ｉ１）と、
前記第３のトランジスタの制御入力と前記信号グランドとの間に接続され前記第１のフィードバック・ループを補償する第１のコンデンサ（Ｃ１）と、
を備えており、前記第２の調整されたカスコード回路（６２）は、
前記負の出力線と前記第２の減衰スイッチとの間に接続された電流回路を有する第５のトランジスタ（Ｑ３）と、
前記負の出力線に接続された制御入力と、前記正の供給電圧と前記第５のトランジスタの制御入力との間に接続された電流回路とを有する第６のトランジスタ（Ｑ４）と、
前記第５のトランジスタの制御入力と前記信号グランドとの間に接続された第２のバイアス電流源であって、前記第５及び第６のトランジスタとこの第２のバイアス電流源とは、前記負の出力線における電位を実質的に一定にするように構成された第２のフィードバック・ループを形成している、第２のバイアス電流源（Ｉ２）と、
前記第５のトランジスタの制御入力と前記信号グランドとの間に接続され前記第２のフィードバック・ループを補償する第２のコンデンサ（Ｃ２）と、
を備えていることを特徴とするデジタル・アナログ・コンバータ。
【請求項１３】
請求項１記載のデジタル・アナログ・コンバータにおいて、前記差動出力電流をフィルタリングし、前記Ｔ／Ａ回路によってこのデジタル・アナログ・コンバータの出力スペクトルの中に導かれるサンプル・クロック周波数スプールの大きさを減少させるように接続されたローパスフィルタ（２４）を更に備えていることを特徴とするデジタル・アナログ・コンバータ。
【請求項１４】
切換式電流源デジタル・アナログ・コンバータ（ＤＡＣ）であって、
それぞれが出力電流をシンクする電流源のアレイ（５４）と、
制御信号に応答して前記電流源出力のそれぞれを相補的な１対の出力線の一方に切り換え、前記相補的な１対の出力線の上に差動出力電流を提供するように接続されたスイッチのアレイ（５６）と、
所望の差動出力電流を表すデジタル入力ワードとサンプル・クロック（１８）とを入力において受け取り、前記制御信号を前記スイッチに提供して前記所望の差動出力電流を生じさせるコントローラであって、前記サンプル・クロックの１サイクル当たり前記スイッチを１回動作させるように構成されており、前記差動出力電流は前記スイッチが動作された後の所定の時間間隔の間に安定する、コントローラ（５８）と、
前記正及び負の出力線にそれぞれが接続された第１及び第２の折り返し電流源であって、前記電流源によってシンクされた差動出力電流を供給するように構成されている第１及び第２の折り返し電流源（５０、５２）と、
第１及び第２の調整されたカスコード回路であって、前記第１の調整されたカスコード回路（６０）は、
前記正の出力線と正の出力端子との間に接続された電流回路を有する第１のトランジスタ（Ｑ１）と、
前記正の出力線に接続された制御入力と、正の供給電圧と前記第１のトランジスタの制御入力との間に接続された電流回路とを有する第２のトランジスタ（Ｑ２）と、
前記第１のトランジスタの制御入力と信号グランドとの間に接続された第１のバイアス電流源であって、前記第１及び第２のトランジスタとこの第１のバイアス電流源とは、前記正の出力線における電位を実質的に一定にするように構成された第１のフィードバック・ループを形成している、第１のバイアス電流源（Ｉ１）と、
前記第１のトランジスタの制御入力と前記信号グランドとの間に接続され前記第１のフィードバック・ループを補償する第１のコンデンサ（Ｃ１）と、
を備えており、前記第２の調整されたカスコード回路（６２）は、
前記負の出力線と負の出力端子との間に接続された電流回路を有する第３のトランジスタ（Ｑ３）と、
前記負の出力線に接続された制御入力と、前記正の供給電圧と前記第３のトランジスタの制御入力との間に接続された電流回路とを有する第４のトランジスタ（Ｑ４）と、
前記第３のトランジスタの制御入力と前記信号グランドとの間に接続された第２のバイアス電流源であって、前記第３及び第４のトランジスタとこの第２のバイアス電流源とは、前記負の出力線における電位を実質的に一定にするように構成された第２のフィードバック・ループを形成している、第２のバイアス電流源（Ｉ２）と、
前記第３のトランジスタの制御入力と前記信号グランドとの間に接続され前記第２のフィードバック・ループを補償する第２のコンデンサ（Ｃ２）と、
を備えている第１及び第２の調整されたカスコード回路と、
トラッキング及び減衰（Ｔ／Ａ）回路であって、
減衰信号に応答して閉じられると、前記正の出力端子を前記信号グランドに接続する第１の減衰スイッチ（Ｓ１）と、
前記減衰信号に応答して閉じられると、前記負の出力端子を前記信号グランドに接続する第２の減衰スイッチ（Ｓ２）と、
前記減衰信号に応答して閉じられると、前記正及び負の出力端子を相互に接続する第３の減衰スイッチ（Ｓ３）と、
前記減衰信号を生じ、それによって、前記減衰スイッチはそれぞれが前記所定の安定時間の間は閉じており、前記差動出力電流が安定する間、前記正及び負の出力端子における電流を減衰させるように構成された減衰スイッチ駆動回路（２２）と、
を備えているトラッキング及び減衰（Ｔ／Ａ）回路（２０）と、
を備えていることを特徴とするデジタル・アナログ・コンバータ。
【請求項１５】
請求項１４記載のデジタル・アナログ・コンバータにおいて、前記第１及び第２の折り返し電流源は、正の供給電圧と前記正及び負の出力線との間にそれぞれ接続された電流回路を有する第５及び第６のトランジスタ（Ｑｆ＋、Ｑｆ−）を備え、その制御入力においてそれぞれのバイアス電圧を受け取り、前記第５及び第６のトランジスタが前記電流源によってシンクされた前記差動出力電流を導通させることを特徴とするデジタル・アナログ・コンバータ。
【請求項１６】
請求項１５記載のデジタル・アナログ・コンバータにおいて、前記調整されたカスコード回路は、それぞれの単位利得帯域幅は、すべての出力電流値に対して１クロック・サイクルの間で安定するのに要求される最小値を超えていることを特徴とするデジタル・アナログ・コンバータ。
【請求項１７】
請求項１４記載のデジタル・アナログ・コンバータにおいて、前記第１、第２及び第３の減衰スイッチは電界効果トランジスタ（ＦＥＴ）であり、前記ＦＥＴはそれぞれのゲート入力において前記減衰信号を受け取ることを特徴とするデジタル・アナログ・コンバータ。
【請求項１８】
請求項１７記載のデジタル・アナログ・コンバータにおいて、前記第３の減衰スイッチを構成するＦＥＴは、前記第１及び第２の減衰スイッチを構成するＦＥＴよりも２倍大きいことを特徴とするデジタル・アナログ・コンバータ。
【請求項１９】
切換式電流源デジタル・アナログ・コンバータ（ＤＡＣ）の動的線形性を改善する方法であって、
第１のデジタル入力ワードに応答して切換式電流源（１２）のアレイの正及び負の出力線（１６、１７）の上に差動出力電流（＋ＩＤＡＣ、−ＩＤＡＣ）を発生するステップであって、前記切換式電流源のアレイはＤＡＣ（５）を形成する、ステップと、
前記デジタル入力ワードの変化に応答して前記出力電流が新たな値に変化している間、前記正の出力線の上の出力電流を減衰させるステップと、
前記デジタル入力ワードの変化に応答して前記出力電流が新たな値に変化している間、前記負の出力線の上の出力電流を減衰させるステップと、
前記正及び負の出力線を相互に接続して、前記デジタル入力ワードの変化に応答して前記出力電流が新たな値に変化している間、前記差動出力電流を減衰させるステップと、
を含むことを特徴とする方法。
【請求項２０】
請求項１９記載の方法において、前記ＤＡＣはサンプル・クロック（１８）を受け取り、前記サンプル・クロックの１サイクル当たりに１回の前記デジタル入力ワードの変化に応答して前記出力電流は新たな値に変化することを特徴とする方法。
【請求項２１】
請求項２０記載の方法において、前記差動出力電流をフィルタリングして前記減衰によって前記デジタル・アナログ・コンバータの出力スペクトルの中に導かれるサンプル・クロック周波数スプールの大きさを減少させるステップを更に含むことを特徴とする方法。
【請求項２２】
請求項２０記載の方法において、前記正及び負の出力線は、減衰信号に応答して前記出力線を信号グランドに接続するシングル・エンデッド・スイッチ（Ｓ１、Ｓ２）それぞれによって減衰され、前記正及び負の出力線は前記減衰信号に応答して共に差動スイッチ（Ｓ３）と接続されることを特徴とする方法。
【請求項２３】
請求項２２記載の方法において、前記減衰信号を発生して、前記デジタル入力ワードの変化に応答して前記出力電流が新たな値に変化すると、それぞれのサンプル・クロック・サイクルの一部分の間に前記減衰が生じるようにするステップを更に含むことを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル・アナログ・コンバータ（ＤＡＣ）の分野に関し、更に詳しくは、切換式電流源ＤＡＣの動的線形性（ダイナミック・リニアリティ）を改善する回路及び方法に関する。
【０００２】
【従来の技術】
有線及び無線通信のための市場における強力な成長が主な要因となり、高速で高分解能のＤＡＣに対する要求が継続的に大きくなっている。高速かつ高分解能のＤＡＣを構築するのに用いられてきた１つのアーキテクチャとして、電流源のアレイを用いるものがある。すなわち、ＤＡＣは、所望の出力電流を表すデジタル入力ワードを受け取り、電流源は、所望の出力電流を提供する出力に選択的に切り換えられる。このようなＤＡＣが、高速かつ高分解能の応用例において好まれてきたのであるが、その理由は、電圧バッファを必要とすることなく、抵抗性負荷を直接的に駆動することができるからである。
【０００３】
残念であるが、これらの「切換式電流源」ＤＡＣには深刻な短所がある。すなわち、デジタル入力ワードが変化すると、ＤＡＣの内部の電流源の中のいくつか又はすべてがそれに応答して切り換わり、この切り換え動作における寄生振動とスキュー（ｓｋｅｗ）のために、ＤＡＣの動的線形性を劣化させる動的非線形性及び過渡的な誤差とが生じる。なお、動的線形性は、スプリアス・フリーのダイナミック・レンジ（ＳＦＤＲ）の仕様によって数量化されるのが一般的である。
【０００４】
切換式電流源ＤＡＣの動的線形性を改善するために、これまでいくつかの方法が用いられてきている。そのような方法の１つが、米国特許第５，６４６，６２０号に記載されている。この方法は、その電流源が変化している間は、バイポーラ・トランジスタがＤＡＣの出力電流をグランドに切り換えるというものである。しかし、この技術は、シングル・エンデッドの出力を有するＤＡＣの場合だけに用いられる。また、オンのときにはバイポーラ・トランジスタ・スイッチの抵抗値はゼロ・オームよりもかなり上であるから、出力を減衰できる程度が制限され、それによって、スイッチングの際の不調が幾分かは出力にまで生じてしまうことがあり得る。
【０００５】
これとは異なるアプローチが、米国特許第５，６１４，９０３号において論じられている。このアプローチでは、ＤＡＣの出力に接続されたトラック・アンド・リセット型のダイオード・ブリッジ・スイッチが用いられる。しかし、この技術は、ＤＡＣの出力電圧を減衰させる手段を提供するものであり、従って、電圧モードのＤＡＣと共にだけ用いるのが適当である。このアプローチによって得られる減衰の量は、ダイオード・ブリッジ・スイッチの構成要素の抵抗値によって内在的に制限される。
【０００６】
【発明の概要】
切換式電流源ＤＡＣと共に用いられるトラッキング及び減衰（Ｔ／Ａ）回路及び方法が提供され、これにより、そのようなＤＡＣの動的線形性が著しく改善される。
【０００７】
本発明は、差動出力電流を生じる切換式電流源ＤＡＣに応用可能である。このＴ／Ａ回路は、ＤＡＣの差動出力の両端に接続され、３つの減衰スイッチを含む。すなわち、差動出力の正及び負の側をそれぞれ信号グランドに接続する第１及び第２のシングル・エンデッド・スイッチと、正及び負の出力線を相互に接続する第３の差動スイッチとである。
【０００８】
これら３つの減衰スイッチは、ＤＡＣのサンプル・クロックのそれぞれのサイクルの一部の間は閉じていて、切換式電流源の出力が安定しつつある間はＤＡＣの出力を減衰させ、それによって、電流源を切り換える結果として生じる動的非線形性が差動出力電流の中に導かれることを回避する。適切なサイズであるならば、これら３つの減衰スイッチは（閉じられているときには）差動出力電流をゼロ近くまで減少させ、出力線の間のコモン・モード電圧を低下させる。必要である場合には、ローパス・フィルタを用いて差動出力電流をフィルタリングし、Ｔ／Ａ回路によって出力スペクトルの中に生じるクロック周波数のスプールの大きさを減少させることができる。
【０００９】
本発明のこれ以外の特徴及び効果は、以下の詳細な説明を添付の図面と共に読めば、当業者にとっては明らかであろう。
【００１０】
【発明の実施の形態】
図１は、本発明の基本原理を図解している。切換式電流源ＤＡＣ５は、所望の差動出力電流を表すデジタル入力ワードを受け取るコントローラ１０を含む。電流源のアレイ１２は、２位置スイッチ１４にそれぞれが接続された出力を有している。それぞれのスイッチにおける対応する端子は、相互に接続され、出力線１６及び１７の相補的対を形成する。コントローラは、デジタル入力ワードを加えると、それに応答して、スイッチのそれぞれを、その２つの位置の一方に配置して、正の出力線１６（＋ＩＤＡＣ）と負の出力線１７（−ＩＤＡＣ）との上に所望の差動出力電流を提供する。差動出力電流は、負荷を駆動するように接続されている。ただし、ここでは、負荷は、正の出力線１６に接続された抵抗値ＲＬ＋と負の出力線１７に接続された抵抗値ＲＬ−とで表されている差動負荷として示されている。出力電流ＩＤＡＣ＋及びＩＤＡＣ−とは、負荷ＲＬ＋及びＲＬ−とをそれぞれ駆動し、その両端に電圧ＶＯＵＴ＋及びＶＯＵＴ−とを生じさせる。
【００１１】
上述した従来型の切換式電流源ＤＡＣに対するタイミング図が、図１に示されている。周期Ｔを有するサンプル・クロック１８が、コントローラ１０に提供される。サンプル・クロックの１サイクル当たり１回、コントローラ１０は必要に応じてスイッチ１４を動作させ、コントローラに与えられたデジタル入力ワードと対応する差動出力電流を出力線１６及び１７上に提供する。負荷抵抗値ＲＬ＋の両端に結果的に生じる電圧ＶＯＵＴ＋（ｃｏｎｖ．）が、このタイミング図に示されている。従来型のＤＡＣ出力はフルサイクルであり、ＤＡＣ出力は、クロック周期Ｔの全体に対して有効である。しかし、スイッチング・スキューや寄生振動のために、ＶＯＵＴ＋（ｃｏｎｖ．）は、各周期Ｔの最初における動的非線形性によって損なわれている。これらの動的非線形性は、ＤＡＣの動的線形性に悪影響を与え、そのＳＦＤＲ仕様を著しく劣化させる。
【００１２】
ＤＡＣにトラッキング及び減衰（Ｔ／Ａ）回路２０を加えることによって、スイッチング・スキュー及び寄生振動に起因する動的非線形性１９は、実質的に除去され、ＤＡＣの動的線形性は劇的に改善される。Ｔ／Ａ回路は、３つの減衰スイッチを含む。すなわち、閉じられると正及び負の出力線１６及び１７をそれぞれの信号グランドに短絡させるシングル・エンデッド・スイッチＳ１及びＳ２と、閉じられると出力線１６及び１７を相互に短絡させる差動スイッチＳ３とである。それぞれの減衰スイッチは、ＡＴＴＥＮ信号を用いて制御され、ＡＴＴＥＮがハイのときに閉じ、ＡＴＴＥＮがローのときに開く。Ｔ／Ａ回路２０は、また、サンプル・クロック１８を受け取りＡＴＴＥＮ信号を発生する駆動回路２２も含んでいる。
【００１３】
これらの減衰スイッチは、ｎＭＯＳＦＥＴを用いて実現されるのが好ましい。これによって、Ｔ／Ａ回路はユニポーラとなるが、その理由は、スイッチを駆動するのにただ１つのクロック信号（ＡＴＴＥＮ）だけが要求されるからである。これにより、立ち上がり及び立ち下がりのクロック波形を一致させなければならないという問題が回避される。しかし、ｐＭＯＳやバイポーラ・トランジスタを含むこれ以外のスイッチのタイプを用いることも可能である。
【００１４】
Ｔ／Ａ回路の動作は、図１のタイミング図に図解されている。ＡＴＴＥＮ信号は、サンプル・クロック１８と同期している。すなわち、電流源出力スイッチ１４がコントローラ１０によって切り換えられると、ＡＴＴＥＮ信号はハイ（Ａ）になり、減衰スイッチが閉じる。減衰スイッチが閉じると、差動電流出力＋ＩＤＡＣ及び−ＩＤＡＣがそれぞれスイッチＳ１及びＳ２を介してグランドに接続され、更に、スイッチＳ３を介して相互に接続される。出力負荷によって低インピーダンスのスイッチを並列に接続すると、実効出力インピーダンスが低下し、それによって、差動出力電流が新たな値に安定する間、ＶＯＵＴ＋が減衰される。従って、Ｓ１、Ｓ２及びＳ３が閉じると、出力電流が、そして、動的非線形性１９が、負荷に対して送られることが大幅に回避される。出力信号と動的非線形性とは完全にゼロにまで減少するのではないが（スイッチは依然として有限のインピーダンスを有する）、大幅に減少し、従って、ＤＡＣのＳＦＤＲを改善する。安定期間の後では、この回路は、「トラッキング」（Ｔ）に設定され、Ｓ１、Ｓ２及びＳ３はオフにされ、差動出力電流は負荷に流れ込むことが許容される。全体的な効果は、ＡＴＴＥＮがハイでありＳ１、Ｓ２及びＳ３がオンにされるときに出力信号が低電圧レベルに戻るという意味で、「ゼロ帰還」（ＲＺ）と類似している。しかし、Ｔ／Ａ回路のために、（ＡＴＴＥＮが５０／５０のデューティ・サイクルを有すると仮定した場合に）出力信号のパワーが半分になるということはない。
【００１５】
Ｔ／Ａ回路がトラッキングに設定されると、出力電圧ＶＯＵＴ＋及びＶＯＵＴ−とは、負荷と関連するキャパシタンスが充電されるにつれて、有限の速度で上昇する。Ｔ／Ａ回路が減衰するように設定されると、同じキャパシタンスは放電するが、その際に、電圧パルスの積分が所望のアナログ値となる。
【００１６】
負荷への電流がそれぞれのクロック・サイクルの一部分の間中断されるので、クロック周波数スプールが出力スペクトルの中に入り込んでしまうようないくつかの応用例では、正及び負の出力線１６及び１７と負荷との間に１又は複数のローパス・フィルタ２４を挿入して適切な形状のアナログ信号を回復することが必要となる場合がある。しかし、ベースバンドに対するＴ／Ａ回路の唯一の効果は、信号の大きさを５０％減少させることである（ＡＴＴＥＮに対して５０／５０のデューティ・サイクルを想定する）。しかし、多くの応用例は、出力電流を内在的にフィルタリングするか、又は、離散的なローパス・フィルタが不要となるようにフィルタリングを必要とはしない。
【００１７】
ＡＴＴＥＮ信号は、図１では、５０／５０のデューティ・サイクルを有しているように示されている。これは、ほとんどの２相クロックのＤＡＣの場合に便利な値である。しかし、５０／５０のデューティ・サイクルが必要ということはない。実際、理想的なＴ／Ａ回路であれば、それぞれのクロック・サイクルの間に十分な長さだけ出力電流を減衰させ、電流源を切り換えるときに生じる動的非線形性を取り除き、よって、出力信号のパワーを最大化している。
【００１８】
本発明によるＴ／Ａ回路を備えた典型的なＤＡＣによって達成可能な動的線形性パフォーマンスが、図２のグラフに図解されている。なお、このグラフは、サンプリング速度が１００ＭＳ／秒の場合に、入力信号周波数（サンプル・クロック周波数ｆｃｌｋの分数として表された）に対するＳＦＤＲ／ｄＢｃをプロットしたものである。これとは対照的に、１００ＭＳ／秒のサンプリング速度で動作されている従来型の切換式電流源ＤＡＣ（本発明を含まない）は、対応する入力信号周波数のレンジでは、１０ないし１５ｄＢ低いＳＦＤＲ／ｄＢｃの値を示している。
【００１９】
減衰スイッチのサイズを適切に決めることによって、ＤＡＣの動的線形性パフォーマンスを最大化することができる。動的線形性を最大にするためには、Ｔ／Ａ回路によって提供される減衰は、可能な限り大きくあるべきである。提供される減衰は、「減衰ファクタ」（ＡＦ）によって数量化することができるが、減衰ファクタとは、負荷抵抗値によって分割される減衰フェーズの間に差動出力電流に与えられる抵抗値として定義される。ＡＦが低い方がより大きな減衰が得られる。３つの減衰スイッチのすべてが閉じているときには、Ｔ／Ａ回路は、図３に示されているようにモデル化することができる。なお、図３では、それぞれのシングル・エンデッド・スイッチＳ１及びＳ２の抵抗値はそれぞれがＲＳであり、差動スイッチＳ３の抵抗値はＲＤであり、負荷抵抗値ＲＬ＋及びＲＬ−の抵抗値はそれぞれがＲＬである。＋ＩＤＡＣ及び−ＩＤＡＣによって負荷抵抗の両端に生じる電圧はそれぞれＶＰ及びＶＮであって、この構成に対する差動出力電圧Ｖｄｉｆｆ（＝ＶＰ−ＶＮ）と、減衰ファクタＡＦとは、ＲＰ＝ＲＬ｜｜ＲＳとして、次の式で与えられる。
【００２０】
【数１】
2004504738.tif 000003
【００２１】
【数２】
2004504738.tif 000004
差動スイッチＳ３だけを含むＴ／Ａ回路に関する同様の解析からは、ＡＦに関する次の式が得られる。
【００２２】
【数３】
ＡＦ１−ｓｗｉｔｃｈ＝ＲＤ／（ＲＤ＋２ＲＬ）
全体的なスイッチのサイズが同じ場合、すなわち、１スイッチ構成におけるスイッチＳ３のサイズが、３スイッチ構成におけるＳ１、Ｓ２及びＳ３を組み合わせたサイズと等しい場合には、ＡＦは１スイッチ構成の場合の方が僅かに低いことを示すことができる。
【００２３】
しかし、このような解析では、シングル・エンデッド・スイッチＳ１及びＳ２を加えることによる差動スイッチＳ３の抵抗値への影響を無視している。この加算の結果として、出力ノードのコモン・モード電圧ＶＣＭが、１スイッチ方式におけるＶＣＭ１−ｓｗｉｔｃｈ≒ＩＦＳ［ＲＬ２／（２ＲＬ＋ＲＤ）］から、３スイッチ方式におけるＶＣＭ３−ｓｗｉｔｃｈ≒ＩＦＳ［ＲＰ２／（２ＲＰ＋ＲＤ）］まで減少する。ただし、ここで、ＩＦＳはフルスケールのＤＡＣ出力電流である。スイッチ抵抗値ＲＳは負荷抵抗値ＲＬよりもはるかに小さいのが一般的であるから、ＶＣＭ３−ｓｗｉｔｃｈはＶＣＭ１−ｓｗｉｔｃｈよりも小さく、減衰フェーズの間はゼロに近い。減衰スイッチＳ１及びＳ２がｎウェルＣＭＯＳプロセスを用いて製造されるときには、コモンモード電圧のこの減少は、差動スイッチのゲート駆動（ＶＧＳ−ＶＴＨ）を約０．５ないし１ボルト増加させ（ＤＡＣ出力電流に左右される）、本体がより低いことの効果（ｌｏｗｅｒ−ｂｏｄｙ ｅｆｆｅｃｔ）としてＶＴＨを減少させ、従って、Ｓ３の抵抗値ＲＤを約２／３のファクタの分だけ減少させる。すなわち、３スイッチ方式における単位デバイスの幅当たりの差動スイッチ抵抗値は、１スイッチ方式におけるその値の約２／３となる。これらを解析に組み入れると、３スイッチ方式のＡＦは、１スイッチ方式の場合とおおよそ同じである。
【００２４】
しかし、これ以外の要素を考慮すると、３スイッチ方式の方が１スイッチ方式よりも優れているように思える。これ以外の要素とは、特に、非線形性を差動出力電流に生じさせてしまう電荷注入とスレショルド電圧効果とである。これらの非線形性は、ＤＡＣの電流源のスイッチングに対してよりも、むしろ、減衰スイッチの動作と直接に関係する。２つのシングル・エンデッド・スイッチだけを用いる構成（２スイッチ方式）を１スイッチ方式と比較すると、線形性の観点から見て、前者の方が、チャネル電荷注入とスイッチ抵抗値特性とが優れていることを示すことが可能である。２スイッチ方式では、スイッチのソース・ノードは接地されている。そして、第１次近似では、チャネル電荷とスイッチ抵抗値とは一定のままである。その理由は、ＶＧＳはクロック波形電圧にだけ依存する定数であり、ＶＴＨはソース・ノードに信号が存在しないために一定であって信号とは独立であるからである。従って、スイッチがオフに切り換えられたときの電荷注入と、スイッチがオンに切り換えられたときの電荷の取り込み（ｕｐｔａｋｅ）（電流が制限されているＤＡＣ出力では著しい）とは、共に一定であり、スイッチ抵抗値もまた一定である。しかし、１スイッチの場合には、スイッチ・ノードの両方において、信号成分が存在する。従って、チャネル電荷は信号に依存し、バックゲート効果に起因するスレショルド電圧も同様であり、よって、出力段の線形性が低下する。これらの要素のすべてを考慮すると、３スイッチによる実現例が、２スイッチや１スイッチによる構成よりも優れているのは明らかであり、従って、本発明は、この出願において説明されているように、３スイッチによる実現例を必要とする。
【００２５】
次に、更なる解析が実行され、３つのスイッチの間でスイッチ全体のサイズの最適な分割が決定される。この解析に基づいて、シングル・エンデッド・スイッチＳ１及びＳ２のいずれよりも２倍大きな差動スイッチＳ３を作ることにより、電荷注入及びスレショルド電圧効果を最小に維持しながら、最良のＡＦが提供されるということがわかっている。
【００２６】
本発明によるＴ／Ａ回路２０を用いているＤＡＣ４５の別の実施例が、図４に示されている。この場合には、１対の折り返し（ｆｏｌｄｉｎｇ）電流源５０及び５２が切換式電流源の相補的な出力線に接続されている。既に述べたように、ＤＡＣ４５は、それぞれのスイッチ５６に接続された電流源のアレイ５４を含んでおり、コントローラ５８は、与えられたデジタル入力ワードに応答してスイッチ５６を動作させ、所望の差動出力電流（＋ＩＤＡＣ、−ＩＤＡＣ）を相補的な出力線６０及び６２において提供するように構成されている。図４において構成されているように、電流源５４は、電流シンクとして動作する。折り返し電流源５０及び５２はシンクされた電流＋ＩＤＡＣ及び−ＩＤＡＣを供給された電流に変換し、電流源５０及び５２は好ましくは１対のｐＭＯＳトランジスタＱｆ＋及びＱｆ−を用いて実現され、これらのトランジスタは正の供給電圧Ｖ＋に接続されたそれぞれのゲート入力において固定されたバイアス電圧ＢＩＡＳを受け取る。ＢＩＡＳ電圧は、折り返されている電流よりも大きな＋Ｉｆｏｌｄ及び−Ｉｆｏｌｄを折り返し電流源５０及び５２が導通させるように、設定される。注意すべきであるが、折り返し電流源５０及び５２がシンクされた電流を供給された電流に変換するように示されているが、折り返し電流源は、例えばｎＭＯＳＦＥＴを用いて、供給された電流（＋ＩＤＡＣや図１の＋ＩＤＡＣなど）をシンクされた電流に変換するようにも用いることができる。
【００２７】
本発明によるＴ／Ａ回路を備えた切換式電流源ＤＡＣの好適実施例が図５に示されている。この実現例は、調整されたカスコード回路６０及び６２図４の実施例に追加したものであり、これらのカスコード回路は、差動出力電流＋ＩＤＡＣ及び−ＩＤＡＣとＴ／Ａ回路２０との間に接続される。カスコード回路６０及び６２は、折り返し電流源トランジスタＱｆ＋及びＱｆ−のドレイン端子と差動出力電流＋ＩＤＡＣ及び−ＩＤＡＣとをほぼ一定の電位に維持し、これによって、ＤＡＣの静的線形性を向上させる。カスコード回路６０は、１対のｐＭＯＳＦＥＴＱ１及びＱ２を備えており、Ｑ１のソース・ドレイン回路は＋ＩＤＡＣと減衰スイッチＳ１との間に接続され、Ｑ２のソース・ドレイン回路はＶ＋とＱ１のゲートとの間に接続され、Ｑ２のゲートは、接合６４において＋ＩＤＡＣに接続されている。カスコード回路６０は、Ｑ１のゲートと信号グランドとの間に接続されたバイアス電流源Ｉ１を用いてバイアスされ、Ｉ１と並列に接続されたコンデンサＣ１を用いて補償される。このように構成されると、カスコード回路のフィードバック・ループは、接合６４における電圧をＱ２のＶｇｓ電圧に設定し、Ｑｆ＋のドレインと差動出力電流＋ＩＤＡＣとをほぼ一定に保つ。こうすることによって、ＤＡＣの静的線形性は著しく改善される。
【００２８】
同様にして、カスコード回路６２は、１対のｐＭＯＳＦＥＴＱ３及びＱ４を備えており、Ｑ３のソース・ドレイン回路は−ＩＤＡＣと減衰スイッチＳ２との間に接続され、Ｑ４ソース・ドレイン回路はＶ＋とＱ３のゲートとの間に接続され、Ｑ３のゲートは接合６６において−ＩＤＡＣに接続されている。カスコード回路６２は、Ｑ３のゲートと信号グランドとの間に接続されたバイアス電流源Ｉ２を用いてバイアスされ、Ｉ２と並列に接続されたコンデンサＣ２を用いて補償される。このように構成されると、カスコード回路のフィードバック・ループは、接合６６における電圧をＱ４のＶｇｓ電圧に設定し、Ｑｆ−のドレインと差動出力電流−ＩＤＡＣとをほぼ一定に保つ。
【００２９】
カスコード回路の単位利得帯域幅は、固定されたｄｃ電流成分を差動回路のそれぞれの側を強制的に導通させることによって、すべての出力電流値に対して１つのクロック・サイクルの中で安定させるのに必要な最小値を超える値に維持されるのが好ましい。ｄｃ成分は、折り返し電流源５０及び５２の過剰なバイアスによって得られるのが好ましく、その結果として、接合６４及び６６において電圧を安定させるための最小の受入可能な帯域幅を維持することになる。あるいは、ゼロであるＤＡＣ電流位置においてである。調整されたカスコード回路の中へのインピーダンスは、ＤＡＣ電流源５４がサイクルの中間におけるスイッチングから適当に分離されその点におけるその安定位置から著しく妨げられないことを保証する程度に十分に大きくなければならない。
【００３０】
示されている折り返し電流源や調整されたカスコード回路は単なる例示であり、
他の多くの回路構成を差動電流出力とＴ／Ａ回路との間に用い、同じ機能を提供することもできる。例えば、Ｔ／Ａ回路は、図４及び５に示されているものとは逆の極性を有するＦＥＴトランジスタを用いて再構成できるし、バイポーラ・トランジスタを用いて実現することもできる。
【００３１】
以上では本発明の特定の実施例が示され説明されたが、多くの変形例や別の実施例がこの技術分野の当業者であれば想到することができる。従って、本発明は、添付の特許請求の範囲によってのみ制限を受ける。
【図面の簡単な説明】
【図１】本発明の基本原理を図解している回路図である。
【図２】本発明によるＴ／Ａ回路を伴うＤＡＣについて、入力信号周波数に対するＳＦＤＲ／ｄＢｃのプロットである。
【図３】減衰モードにおけるＴ／Ａ回路をモデル化している回路図である。
【図４】１対の折り返し電流源も含んでいる本発明によるＴ／Ａ回路を伴うＤＡＣの回路図である。
【図５】本発明によるＴ／Ａ回路を伴うＤＡＣの好適な実現例の回路図である。
【図１】
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【図２】
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【図４】
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【図５】
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【国際公開パンフレット】
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