(57)【要約】本発明によると、半導体ウェハ上のダイナミックメモリユニットのビット線（５５）と選択トランジスタ（３０）との間にコンタクトを製造するために、コンタクトホール（５０）が金属または合金で充填され、半導体基板（１０）は、コンタクトホール（５０）においてドーピングを有し、ライナー層（６０）が半導体基板（１０）と金属充填材（５５）との間に導入される。本発明の方法は、該半導体基板（１０）の該ドーピングする工程の間に引き起こされた基板の損傷をアニールするために加熱工程が実行されることと、該ビット線コンタクトホール（５０）に金属または合金を堆積させる前に、スパッタリングプロセス、化学気相成長プロセスまたは原子層堆積プロセスを用いて、該ビット線コンタクトホール（５０）によって露出された該半導体基板（１０）上にライナー層（６０）が堆積されることとを特徴とする。【選択図】図１Ｅ
2004526326.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１０）に絶縁層（４０）を付与する工程と、
ビット線コンタクトホール（５０）を生成するために、該絶縁層（４０）をパターニングする工程と、
局所的に区切られた電気的接触層（５２）を生成するために、該ビット線コンタクトホール（５０）の領域にて該半導体基板（１０）をドーピングする工程と、
該ビット線コンタクトホール（５０）を充填するために、金属または合金を堆積させる工程と
を包含する、半導体基板上に金属ビット線コンタクトを製造する方法であって、
該半導体基板（１０）の該ドーピングする工程の間に引き起こされた基板の損傷をアニールするために加熱工程が実行されることと、
該ビット線コンタクトホール（５０）に金属または合金を堆積させる前に、スパッタリングプロセス、化学気相成長プロセスまたは原子層堆積プロセスを用いて、該ビット線コンタクトホール（５０）によって露出された該半導体基板（１０）上にライナー層（６０）が堆積されることと
を特徴とする、方法。
【請求項２】
前記ビット線コンタクト（５０）をパターニングする工程は、デュアルダマシンプロセスにより実行されることを特徴とする、請求項１に記載の方法。
【請求項３】
前記ビット線コンタクトホール（５０）を充填するために、タングステン、アルミニウムまたは銅が用いられることを特徴とする、請求項１または２に記載の方法。
【請求項４】
前記ライナー層（６０）は、ＴｉまたはＴｉ／ＴｉＮからなることを特徴とする、請求項１〜３のいずれか１つに記載の方法。
【請求項５】
周辺コンタクトホール（７０）が、前記半導体基板（１０）上にさらに形成され、かつ、前記ビット線コンタクトホール（５０）と同じ処理工程にて、金属または合金で充填されることを特徴とする、請求項１〜４のいずれか１つに記載の方法。
【請求項６】
前記半導体基板（１０）をドーピングする前記工程は、前記周辺コンタクトホール（７０）の領域にて実行されるドーピングと同じマスクを用いて、前記ビット線コンタクトホール（５０）の領域にて行われることを特徴とする、請求項５に記載の方法。
【請求項７】
実質的に１つの半導体基板（１０）にて形成される、選択トランジスタ（３０）およびストレージキャパシタ（２０）を有するメモリセルであって、
該選択トランジスタ（３０）のビット線コンタクト（５５）が形成される絶縁層（４０）が該半導体基板（１０）上に提供されることと、
該ビット線コンタクト（５５）は、金属または合金を含む充填材を有することと、
ライナー層（６０）は、該半導体基板（１０）と、該ビット線コンタクト（５５）の該充填物との間に形成されることと、
該半導体基板（１０）は、該ビット線コンタクトホール（５０）の領域にて、局所的に制限された導電性接触層（５２）を有することと
を特徴とする、メモリセル。
【請求項８】
前記ビット線コンタクト  （５５）は、タングステン、アルミニウムまたは銅からなることを特徴とする、請求項７に記載のメモリセル。
【請求項９】
前記ライナー層（６０）は、ＴｉまたはＴｉ／ＴｉＮからなることを特徴とする、請求項７または８に記載のメモリセル。
【請求項１０】
前記メモリセルは、メモリセル構成の一部分であることと、
前記周辺コンタクト（７５）は、同じ構造平面にて形成され、かつ前記ビット線コンタクト（５５）の充填材と同様の充填材を有することと
を特徴とする、請求項７〜９のいずれか１つに記載のメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハ上に金属コンタクト、特に、集積回路（ＩＣ）のビット線コンタクトを製造する方法に関し、および、特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）にて用いるための、このタイプの金属ビット線コンタクトを有するメモリセルに関する。
【背景技術】
【０００２】
接触構造は、パターニング法によりウェハの絶縁層にて形成され、その後、半導体チップ上の集積回路（ＩＣ）における電子素子間を接触させるために、導電性材料で充填される。用いられる導電性材料は、金属、合金、ドープ半導体および導電性有機物である。種々の材料は異なった電気的特性を有する。金属または合金からできたコンタクトは、通常、最良の導電性を有する。
【０００３】
しかしながら、ダイナミックメモリチップの場合、現在の技術水準によると、半導体層との接触は、周辺回路における周辺基板の金属コンタクトにおいてのみ生じ、メモリセル自体においては生じない。
【０００４】
ＤＲＡＭの高集積密度に基づいて、メモリセルのビット線コンタクトは、比較的小さい接触表面積で、非常に高いアスペクト比を有する。これは、金属ビット線コンタクトを製造するための均一のライナー層の導入が、メモリセルアレイにおいて実用的でないことを意味する。しかしながら、このタイプのライナー層は、金属の堆積およびさらなる熱処理の間に生じ得る半導体基板の損傷を防止するために、半導体基板と金属との間に必要とされる。
【０００５】
さらに、ビット線の接触面の領域にて直接的に規定される構成素子は、ビット線コンタクトが製造されるプロセスに対して極めて敏感に反応する。金属および半導体の伝導帯の異なった電位を補償するために、通常、金属が半導体層との接触のために用いられる場合に必要とされる不純物原子での半導体のドーピングは、半導体基板の結晶格子にかなりの損傷を引き起こす。これらの損傷は、メモリセルの機能を損ない、最悪の場合、メモリセル全体の破壊につながる。
【０００６】
金属コンタクトを製造する際の上述の問題を視野に入れて、ビット線のコンタクトホールを充填するために、半導体基板とのどんな特定の適合も必要とせず、かつ、高いアスペクト比でコンタクトホールを充填するために特に適切であるドープポリシリコンが、通常、用いられる。
【０００７】
以下において、ポリシリコンプロセスと呼ばれるこの製造プロセスにおいて、ビット線構造は、通常、フォトリソグラフィ技術により規定される。この方法の場合、まず、ウェハ表面にフォトレジスト層が付与され、これは、次に、絶縁層をエッチングするためのマスクを形成する。コンタクトホールを充填するための層を堆積させる前に、フォトリソグラフィ層の構成部分としてのコンタクトホールに集まる自然酸化膜が除去されなければならない。洗浄工程は、従来、ウェットケミカルエッチングとして実行される。この作業のために用いられる化学物質、特にＢＨＦは、多くの場合、さらに絶縁層を攻撃し、かつ所定のコンタクトホール構造をかなり拡大するので、このプロセスは、隣接し合うビット線間の短絡の危険を大いに高める。従って、このような短絡を防止するために、ビット線コンタクトは、最初から比較的小さい寸法にされる。しかしながら、この工程は、ビット線コンタクトをエッチングするためのプロセスウィンドウをかなり制限する。
【０００８】
ビット線コンタクトの接触抵抗は、ポリシリコンプロセスの場合、ポリシリコンのドーピングによってかなり大幅に決定される。ビット線コンタクトの抵抗は、このプロセスの場合、よりポリシリコンが高濃度にドーピングされることによってのみ低減され得るが、これにより、ドーパントが外へ拡散して、選択トランジスタのチャネル領域中に入り、従って、トランジスタの機能が損なわれるという危険を引き起こす。ドーパントが外に拡散して選択トランジスタのチャネル領域の中に入る危険は、さらに、トランジスタの電極間の最小距離を規定し、従って、その程度をビット線コンタクトがポリシリコンプロセスにおいて低減され得るまで制限する。
【０００９】
ＵＳ  ５  ８１７  ５７２  Ａ号、ＤＥ  １９９  ５２  ２７３  Ａ１号およびＵＳ  ６  １４４  ０５０  Ａ号は、金属コンタクトの充填材と活性領域との間に設けられたライナー層との金属コンタクトを開示する。これに対して、ＤＥ  ２９７  ２２  ４４０  Ｕ１号は、ビット線コンタクトが金属の充填材を有する半導体メモリを開示する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、集積回路における金属のビット線コンタクト、特に、メモリセルアレイにおけるビット線コンタクトの製造に含まれる手順を改善すること、および、集積および性能に関して改善されたメモリセルを提供することである。
【００１１】
この目的は、請求項１による半導体ウェハ上に金属ビット線コンタクトを製造する方法によって、および、請求項７によるメモリセルによって解決される。好適な改良点は、従属請求項に記載される。
【課題を解決するための手段】
【００１２】
本発明によると、金属ビット線コンタクトを製造するために、ビット線のコンタクトホールのパターニング、および、次に続くコンタクトホール領域のドーピングの後、まず、ドーピングによって引き起こされる基板の損傷をアニールするために加熱工程が実行されて、その後、半導体基板上にライナー層が生成され、最後に、コンタクトホールが金属または合金で充填される。
【００１３】
コンタクトホールを充填するために、金属または合金、特に、タングステン、アルミニウムまたは銅を用いる重要な利点は、コンタクトホール領域において半導体基板の適切にドーピングされたと仮定して、ポリシリコンプロセスが用いられた場合、ポリシリコン／半導体接触面の接触抵抗と比較して、金属／半導体接触面における接触抵抗がかなり小さいことである。これにより、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のビット線コンタクトの場合、関連する選択トランジスタの飽和電流が著しく増加する。
【００１４】
同様に有利なのは、本発明による金属のビット線コンタクトにおいては、ポリシリコンプロセスと比較して、隣接する構成素子への、特に、選択トランジスタのチャネル領域へのドーパントの拡散、および、従って、その結果生じる当該構成素子の機能障害が、はるかに守備良く制御され得ることである。ポリシリコンンで充填されたコンタクトホールと比較して、より有利な金属のビット線コンタクトの接触抵抗は、集積構造の寸法を縮小することが可能であることを意味する。従って、本発明による方法は、特に、ＤＲＡＭにおいて、より高い集積密度を達成するために用いられ得る。
【００１５】
本発明の別の重要な利点は、金属ビット線コンタクトを製造する間、自然酸化膜を除去するためにコンタクトホールがフォトリソグラフによってパターニングされた後、ポリシリコンプロセスにおいて実行されるＢＨＦを用いる洗浄工程が、はるかに短縮され得ることである。その結果、ポリシリコンプロセスにおいて生じるような、コンタクトホールのかなりの拡大、およびこの拡大と関連する隣接する接触線間の短絡の危険が大幅に低減され得る。従って、ポリシリコンプロセスの間、コンタクトホールが拡大するために引き起こされるコンタクトホールの寸法の縮小、およびこのコンタクト構造を製造する間のプロセスウィンドウに対する関連する制限が実質的に回避される。
【００１６】
ライナーの生成は、ビット線コンタクトホールの充填材と半導体基板との間に障壁層を生成させ、通常、メタライゼーションの間に生じる基板の損傷を防止する。半導体基板と、コンタクトホールの金属充填材との間の中間層として導入されるライナー層の材料としてのＴｉまたはＴｉ／ＴｉＮの使用、およびスパッタリングプロセス、化学気相成長（ＣＶＤ）プロセスまたは原子層堆積（ＡＬＤ）プロセスの使用は、本発明によるプロセスにおいて、高いアスペクト比を有するコンタクトホール、特に、ダイナミックメモリセルのビット線コンタクトホールであっても均一なコーティングを可能にする。このようにして、メタライゼーションによって引き起こされ得る半導体基板における任意の損傷を防止することが確実に可能となる。
【００１７】
本発明により、半導体ウェハのドーピングがコンタクトホール領域にて実行された後、局所的に制限された電気的接触層を形成するために、この半導体基板は加熱される。その結果、ドーピングによって引き起こされる半導体基板の結晶格子における可能な損傷がアニールされ、従って、本発明による方法によって製造される構造の機能を制限しない。
【００１８】
本発明の好適な実施形態により、ビット線コンタクトおよびメモリセルの周辺コンタクトのためのコンタクトホールにおけるドーピングが、共通の処理工程にてセルアレイにおいてマスクを用いて行われ、従って、本発明の金属コンタクトとしてのビット線コンタクトの設計は、ＤＲＡＭの製造のために用いられるポリシリコンプロセスと比較して、より少ない処理工程が必要とされることを意味する。
【００１９】
半導体ウェハ上の絶縁層におけるコンタクトホールのパターニングがデュアルダマシンプロセスによって行われる本発明のさらなる好適な実施形態によると、通常必要とされる、ＢＨＦを用いるビット線コンタクトを洗浄する別個の工程が全く省略され得、その結果、洗浄プロセスの結果として生じ得るコンタクトホールの所望でない拡大が完全に回避される。
【００２０】
本発明は、添付の図面を参照してより詳細に説明される。
【００２１】
金属ビット線コンタクトを製造するための本方法によるプロセスシーケンスは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセル、すなわち、トレンチキャパシタを有するメモリセルにおけるメモリセルのビット線コンタクトの例を参照して示される。しかしながら、本発明の意味する範囲において、本発明によるプロセスシーケンスは、他の設計のメモリセルにも適用され得る。上述のプロセスが、同様に、相補的ドーピングを有する構造に適用されることもまた本発明の範囲内である。
【００２２】
図１Ａ〜図１Ｅは、ビット線コンタクトの形成において含まれる種々の処理工程の間の、半導体ウェハの断面図を示す。
【００２３】
図１Ａは、先行する処理工程の間にセル構造が生成された、ビット線コンタクトを形成する前のダイナミックメモリセルの断面を示す。メモリセルは、トレンチキャパシタ２０および選択トランジスタ３０を含み、好適には、プレーナ技術により生成される。選択トランジスタ３０は、Ｐ−ドーピング半導体基板１０における２つのＮ−ドーピング拡散領域３１を含み、これらは、２つの拡散領域３１間のチャネル３３の上にソース／ドレイン電極および高濃度のＮ−ドーピング領域３２を規定し、その領域３２は、絶縁層４０内に配置されてゲート電極を形成する。トレンチキャパシタ２０は、内部キャパシタ電極を形成する高濃度のＮ−ドーピング材料２３で充填される。この電極は、同様に、高誘電率εｒを有する薄膜２１によって、トレンチキャパシタの外部電極を形成する半導体基板１０における高濃度のＮ−ドーピング領域１１から分離される。
【００２４】
選択トランジスタ３０の高濃度ドーピング拡散領域３１への導電接続を形成するために、トレンチキャパシタ２０の外部電極１１は、選択トランジスタ３０のソース／ドレイン電極３１との重なりを有する。
【００２５】
選択トランジスタ３０のソース／ドレイン電極３１とビット線との間にコンタクトを製造するために、処理工程において、それ自体公知のフォトリソグラフィ法により、絶縁層４０におけるソース／ドレイン電極３１の上にコンタクトホール５０が生成される。さらなる処理工程において、エッチングされたコンタクトホール５０における自然酸化膜が、公知の方法の１つを用いて除去され得る。あるいは、コンタクトホール５０は、デュアルダマシンプロセスにより生成されてもよい。この場合、原則的に、自然酸化膜の別々の除去を有利にも省略することが可能である。図１Ｂは、コンタクトホール５０が生成された後のメモリセルの断面図を示す。
【００２６】
その後、図１Ｃに示されるように、さらなる処理工程において、局所的に区切られた接触層５２がコンタクトホール５０における基板表面に生成される。このために、コンタクトホール５０にて露出した基板表面に、好適には、イオン化されたドーパント５１が打ち込まれる（ｂｏｎｂａｒｄｅｄ）。半導体基板における露出した接触面にてこのプロセスによって生成される高濃度のドーピング領域５２は、絶縁層４０の下に非常に小さい横方向のミグレーション、および、従って、ゲート電極３２を有する。コンタクトホール領域５２におけるイオン注入によって引き起こされ得る半導体表面の固体格子への損傷は、その後、加熱工程によりアニールされる。
【００２７】
あるいは、コンタクトホール５０における基板表面の局所的に制限された接触層５２は、さらに、異なったドーピングプロセスを用いて、例えば、ドーパントの拡散に基づくプロセスにより生成され得る。このタイプの代替的ドーピングプロセスにおいて、加熱工程は、短期間または低温で実行され得るか、あるいは、このようなプロセスの使用が、コンタクトホール５０における半導体基板に大きな損傷がないことを意味する場合、全体が省略され得る。
【００２８】
その後、さらなる処理工程において、ライナー層６０が、堆積法によりコンタクトホール５０に堆積される。特に、スパッタリングプロセスがこのために用いられる。その結果として、コンタクトホールの底部が十分に確実に被覆されるからである。ライナー層６０は、拡散領域５２におけるコンタクトホール５０のメタライゼーションの一部分として特定の金属が用いられる場合に生じ得る有害な化学反応を防止する。この場合、金属、特に、ＴｉまたはＴｉ／ＴｉＮあるいは合金からできたライナー層６０を用いることが好ましい。基板に対して有利な接触抵抗を達成し、かつ金属の堆積の際に基板の損傷に対して有効な障壁を得るために、さらに、堆積したライナー層６０は、プロセスのさらなる経過の間に加熱され得る。図１Ｄは、ライナー層６０の堆積の後のメモリセルを示す。
【００２９】
ビット線と、選択トランジスタ３０の拡散領域３１との間に導電接続を生成するために、コンタクトホール５０は、図１Ｅに示されるように、金属または合金、この場合、好適には、タングステン、アルミニウムまたは銅で、それ自体公知である堆積方法により充填される。ビット線メタライゼーションは、好適には、周辺コンタクトホールの充填と同時に実行される。その後、それ自体公知である洗浄工程は、材料の残留物を消去し、かつ表面を平坦化する目的で実行される。
【００３０】
本発明による方法の上述の例示的実施形態は、ビット線コンタクトホール５０を充填するために金属または合金を用いる。この方法により製造されたビット線コンタクト５５は、ポリシリコンで充填されるビット線コンタクトよりもかなり低い接触抵抗を有する。その結果、ポリシリコンで充填されたコンタクトと比較して、選択トランジスタ３０の飽和電流をかなり増加させることが可能である。必要とされるＢＨＦを用いる洗浄工程は、さらに、ポリシリコンプロセスと比較してかなり短いので、上述の製造プロセスにおいてビット線コンタクトホール５０がわずかにしか拡大せず、その結果、２つのビット線コンタクト５５間の短絡の危険がかなり低減される。
【００３１】
本発明による金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスが、デュアルダマシンプロセスにより２５６ＭｂｉｔのＤＲＡＭの例を参照して説明される。
【００３２】
図２Ａ、図２Ｃ、図２Ｅ、図２Ｇおよび図２Ｉ〜図２Ｋならびに図２Ｍから図２Ｏは、ビット線コンタクトおよびさらなる周辺コンタクトの形成に含まれる種々の処理工程の間のトレンチキャパシタ２０および選択トランジスタ３０を有するシリコンウェハ１０の断面図を示す。さらに、個々の処理工程を示すために、パターニングされた表面の図が図２Ｂ、図２Ｄ、図２Ｆ、図２Ｈおよび図２Ｌにて図示され、前の図における線１００上の断面を示す。図２Ａ〜図２Ｏに示されるプロセスシーケンスの間、相互接続およびコンタクトホールを充填するための金属としてタングステンが用いられる。
【００３３】
図２Ａは、低濃度でＰ−ドーピングされ、かつ、埋め込みＮ−ドーピング領域１１、ならびに、さらに前の処理工程にて生成されたＮ−ドーピングおよびＰ−ドーピングェル（詳細には説明されない）を有するシリコンウェハ１０を示す。２つのトレンチキャパシタ２０およびさらなる周辺構造も、前の処理工程からこのシリコンウェハ１０に形成されている。各トレンチキャパシタ２０は、このトレンチキャパシタの内部電極を形成するヒ素がドーピングされたポリシリコン２３で充填される。
【００３４】
トレンチの下部において、この電極は、高い誘電率εｒを有する窒化物層２１を有し、およびトレンチの上部領域２２において、この電極は、低誘電率εｒ’を有するＳｉＯ２層を有し、半導体基板１０における比較的高濃度のＮ−ドーピング領域１１から電極を分離する。この高濃度のＮ−ドーピング領域１１は、トレンチキャパシタ２０の外部電極を形成する。リンがドーピングされたポリシリコンの層は、トレンチキャパシタ２０とそれぞれの選択トランジスタ３０との間にコンタクトを製造するために、トレンチの上部領域２２に形成される。
【００３５】
２つの選択トランジスタ３０は、２つのキャパシタ２０のすぐ隣に形成される。２つの選択トランジスタ３０の各々は、電流送達電極（ソース）および電流消費電極（ドレイン）として利用される２つの高濃度のＮ−ドーピング拡散領域３１を有する。２つの電極３１間のチャネル領域の上に、制御電極（ゲート）３２が存在し、これは、好適には、Ｓｉ３Ｎ４からなる絶縁層４１に埋め込まれ、さらに好適には、リンでドーピングされたポリシリコンからなり、かつ、さらなる非導電層によりチャネル領域から絶縁される。メモリセルが動作している場合、ゲート電極３２は、ｐ型チャネル領域にて電界を生成し、かつトレンチキャパシタ２０の読み出しおよび書き込み動作のために伝導チャネル３３を解放する。
【００３６】
図２Ａに示されるメモリセルは、前の処理工程に由来し、かつ、本記載においてさらなる詳細が扱われないため、本発明にとって重要でないさらなる構造を依然として有する。メモリセルの表面は、さらに、好適にはＳｉＯ２からなり、かつＴＥＯＳ気相成長プロセスおよび次の加熱工程を用いて前の処理工程において生成された絶縁層４０によって覆われる。図２Ｂは、パターニングされていない絶縁相４０の平面図を示す。
【００３７】
ここで、図２Ｃに示されるように、選択トランジスタ３０のＮ−ドーピング電極３１とビット線との間に導電接続を形成するために、第１の処理工程において、ビット線コンタクトのコンタクトホールがリソグラフィ技術により規定される。このために、フォトレジスト４２の層が絶縁層４０に付与され、次に、露光され、その後、フォトリソグラフィマスク（図示せず）を用いて現像される。図２Ｄは、メモリセルのビット線接点５３の構造を含むパターニングされたフォトレジスト層４２の平面図を示す。
【００３８】
コンタクトホール構造を形成するための絶縁層４０、４１のパターニングは、デュアルダマシンプロセスによって実行される。このプロセスにおいて、最初に、最上部の絶縁層４０が、従来のウェットエッチングプロセスによってパターニングされる。このプロセスの間に生成される構造は、その後、下部絶縁層４１のさらなるウェットエッチング用のマスクとして用いられる。ここに完全に提供される例示的実施形態においてコンタクトホールをパターニングするためのデュアルダマシン技術の使用は、通常、リソグラフィのパターニングの後に必要とされるＢＨＦを用いるコンタクトホールの洗浄を完全に省略する。
【００３９】
図２Ｅに示されるように、イオン注入は、その後、リソグラフィ工程により露出されたコンタクトホール５０の基板表面において実行される。このプロセスにおいて、加速されたヒ素イオン５１は、コンタクトホールの半導体表面上に打ち込まれる。このようにして形成される半導体表面の領域５２は、ヒ素で高濃度にドーピングされ、かつプロセスの進行に従うビット線コンタクト５０のメタライゼーション用の接触層を形成する。あるいは、イオン注入は、リンイオンを用いても実行され得る。図２Ｆは、メモリセルのビット線コンタクトのホール（５０）を有するパターニングされた絶縁層４０の平面図を示す。
【００４０】
その後、以下の処理工程において、２つの絶縁層４０、４１のリソグラフィによるパターニングが、メモリセルアレイの周辺においてコンタクトホール７０を生成するために再び実行される。このために、図２Ｇに示されるように、フォトレジスト４３の層が表面に付与され、その後、マスクを用いて露光され、そして、標準的プロセスを用いて現像される。図２Ｉに示されるように、構造は、プラズマエッチングプロセス７３により生成される。フォトレジスト４３は、その後、第１のリソグラフィ工程と同じ方法で表面から除去される。図２Ｈは、メモリセルの周辺構造においてコンタクトホール７０を有するパターニングされたフォトレジスト層４５の平面図を示す。
【００４１】
図２Ｊは、前のリソグラフィによるパターニングにより露出された周辺構造の基板表面上のさらなるイオン注入７１を示す。このプロセスにおいて、第１のステップの間、用いられるイオンに対して適切である特殊なフォトレジスト（ここで図示せず）が表面に付与され、かつ現像される。次に続くヒ素イオン７１の注入は、フォトレジストにより覆われない周辺コンタクト構造の領域においてのみ行われる。従って、このようにして準備された半導体基板１０における領域７２は、高濃度のヒ素のドーピングを有する接触層を有する。
【００４２】
フォトレジストが除去された後、湿式洗浄工程がＰｉｒａｎｈａおよびＨｕａｎｇ／Ｍｅｇａｓｏｎｉｃ法を用いて実行される。あるいは、図２Ｅおよび図２Ｊに図示される２つの注入プロセス５１、７１が共通の処理工程にて改変されたマスクにより実行され得る。
【００４３】
次に、注入領域５２、７２の熱処理が実行される。その結果、イオン注入により引き起こされたコンタクトホール領域における半導体基板１０において任意の損傷がアニールされる。
【００４４】
以下の処理工程において、メモリセルのビット線コンタクトホール５０と、周辺構造におけるコンタクトホール７０との間にコンタクトを製造するために必要とされる相互接続が、フォトリソグラフィによって製造される。このプロセスにおいて、図２Ｋに示されるように、ウェハの表面がフォトレジスト層４４で覆われ、マスクを通して露光され、かつ現像される。図２Ｌは、メモリセルの周辺部において、ビット線トラック５４およびさらなる伝導トラック７４を有するパターニングされたフォトレジスト層４４の平面図を示す。
【００４５】
図２Ｍは、フォトレジスト４４の除去、および、次に続くＰｉｒａｎｈａ法による表面の湿式洗浄の後、ビット線トラック５４、およびメモリセルアレイの周辺構造におけるさらなる相互接続７４の絶縁層４０においてプラズマエッチングによって形成された構造を示す。
【００４６】
図２Ｎは、コンタクトホールにおける自然酸化膜の除去、および次に続くライナー層６０の堆積の後のウェハ表面の断面図を示す。このプロセスにおいて、金属（例示的実施形態にて示されるのはチタンである）は、スパッタリングプロセスによりウェハの表面に付与されており、底面の十分な被覆を確実にする。
【００４７】
金属の堆積の間、基板に対する好適な接触抵抗を達成し、かつ、基板への損傷に対する有効な障壁を得るために、ライナー層６０は、次に続く処理工程において加熱される。
【００４８】
図２Ｏは、ビット線接続５５が実行された後のウェハを示す。このために、改変された化学気相成長（ＭＣＶＤ）プロセスを用いてタングステンがウェハの表面上に堆積し、かつ、従って、タングステンは、金属がビット線５４、５５、および周辺コンタクト７４、７５のより深い構造にのみ存在するように、化学的機械的研磨により平坦化されている。ここで示されるプロセスシーケンスの最後の工程において、残留物を研磨する工程を省くために、ウェハ表面の湿式洗浄が実行される。
【００４９】
上述の本発明によるプロセスの例示的実施形態において、ビット線コンタクト５５を製造するためにデュアルダマシン技術が用いられる。この場合、ポリシリコンプロセスにおいて必要とされるＢＨＦを用いるコンタクトホールにおける自然酸化膜の除去は、全体が省略され得る。従って、ビット線コンタクトホール５０は、ポリシリコンプロセスとは異なり拡大されず、従って、隣接し合うビット線コンタクト５５間の短絡の危険が最小化される。
【００５０】
説明されたプロセスにおいて、ビット線コンタクトおよび周辺コンタクトのコンタクトホールを充填するために同じ金属（この場合好適にはタングステン）が用いられ、その結果、ドープポリシリコンでのビット線コンタクトホールの充填がさらなる処理工程を必要とするポリシリコンプロセスとは異なって、メタライゼーション全体が単一の処理工程で実行され得る。
【００５１】
上述の例示的実施形態により製造されるビット線コンタクト５５は、ポリシリコンプロセスを用いて製造されたビット線コンタクトよりもかなり低い抵抗を有する。上述の本発明の方法を用いて製造されるビット線コンタクト５５において、ポリシリコンプロセスにて生じるような、ビット線コンタクト５５から、選択トランジスタ２０のチャネル領域２２へのドーパントの大きな拡散が起こらないので、この方法は、電極３１間かなり短い距離、従って、ＤＲＡＭの全体的により高い集積密度を達成するために用いられ得る。
【図面の簡単な説明】
【００５２】
【図１Ａ】図１Ａは、ＤＲＡＭ用の本発明によるメモリセルの金属ビット線コンタクトを製造するための本発明によるプロセスシーケンスを示す。
【図１Ｂ】図１Ｂは、ＤＲＡＭ用の本発明によるメモリセルの金属ビット線コンタクトを製造するための本発明によるプロセスシーケンスを示す。
【図１Ｃ】図１Ｃは、ＤＲＡＭ用の本発明によるメモリセルの金属ビット線コンタクトを製造するための本発明によるプロセスシーケンスを示す。
【図１Ｄ】図１Ｄは、ＤＲＡＭ用の本発明によるメモリセルの金属ビット線コンタクトを製造するための本発明によるプロセスシーケンスを示す。
【図１Ｅ】図１Ｅは、ＤＲＡＭ用の本発明によるメモリセルの金属ビット線コンタクトを製造するための本発明によるプロセスシーケンスを示す。
【図２Ａ】図２Ａは、２５６ＭｂｉｔのＤＲＡＭ用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図２Ｂ】図２Ｂは、２５６ＭｂｉｔのＤＲＡＭ用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図２Ｃ】図２Ｃは、２５６ＭｂｉｔのＤＲＡＭ用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図２Ｄ】図２Ｄは、２５６ＭｂｉｔのＤＲＡＭ用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図２Ｅ】図２Ｅは、２５６ＭｂｉｔのＤＲＡＭ用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図２Ｆ】図２Ｆは、２５６ＭｂｉｔのＤＲＡＭ用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図２Ｇ】図２Ｇは、２５６ＭｂｉｔのＤＲＡＭ用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図２Ｈ】図２Ｈは、２５６ＭｂｉｔのＤＲＡＭ用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図２Ｉ】図２Ｉは、２５６ＭｂｉｔのＤＲＡＭ用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図２Ｊ】図２Ｊは、２５６ＭｂｉｔのＤＲＡＭ用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図２Ｋ】図２Ｋは、２５６ＭｂｉｔのＤＲＡＭ用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図２Ｌ】図２Ｌは、２５６ＭｂｉｔのＤＲＡＭ用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図２Ｍ】図２Ｍは、２５６ＭｂｉｔのＤＲＡＭ用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図２Ｎ】図２Ｎは、２５６ＭｂｉｔのＤＲＡＭ用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図２Ｏ】図２Ｏは、２５６ＭｂｉｔのＤＲＡＭ用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図２Ｉ】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【手続補正書】
【提出日】平成15年5月26日(2003.5.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トレンチキャパシタ（２０）が完全に基板（１０）にて形成され、関連する選択トランジスタ（３０）が実質的に該半導体基板（１０）にて形成され、該選択トランジスタ（３０）のソース／ドレイン電極を形成する拡散領域（３１）は、該半導体基板（１０）にて生成される、半導体基板上に金属ビット線コンタクトを製造する方法であって、
絶縁層（４０）を該半導体基板（１０）に付与する工程と、
ビット線コンタクトホール（５０）を生成するために、該ソース／ドレイン電極（３１）の領域にて該絶縁層（４０）をパターニングする工程と、
イオン注入により該ビット線コンタクトホール（５０）の該領域にて該半導体基板（１０）をドーピングする工程であって、該絶縁層（４０）の下の非常に小さい横方向のミグレーションを有する局所的に区切られた電気的接触層（５２）が、該ビット線コンタクトホール（５０）により露出された該半導体基板（１０）にて生成される、工程と、
該半導体基板（１０）をドーピングする該工程の間に引き起こされた基板の損傷をアニールする加熱工程を実行する工程と、
スパッタリングプロセス、化学気相成長プロセスまたは原子層堆積プロセスを用いて、該ビット線コンタクトホール（５０）によって露出された該半導体基板（１０）上にライナー層（６０）を堆積させる工程と、
該ビット線コンタクトホール（５０）を充填するために、金属または合金を堆積させる工程と
を包含する、方法。
【請求項２】
前記ビット線コンタクト（５０）をパターニングする工程は、デュアルダマシンプロセスにより実行される、請求項１に記載の方法。
【請求項３】
前記ビット線コンタクトホール（５０）を充填するために、タングステン、アルミニウムまたは銅が用いられる、請求項１または２に記載の方法。
【請求項４】
前記ライナー層（６０）は、ＴｉまたはＴｉ／ＴｉＮからなる、請求項１〜３のいずれか１つに記載の方法。
【請求項５】
周辺コンタクトホール（７０）が、前記半導体基板（１０）上にさらに形成され、かつ、前記ビット線コンタクトホール（５０）と同じ処理工程にて、金属または合金で充填される、請求項１〜４のいずれか１つに記載の方法。
【請求項６】
前記半導体基板（１０）をドーピングする前記工程は、前記周辺コンタクトホール（７０）の前記領域にて実行されるドーピングと同じマスクを用いて、前記ビット線コンタクトホール（５０）の前記領域にて行われる、請求項５に記載の方法。
【請求項７】
選択トランジスタ（３０）およびトレンチキャパシタ（２０）を有するメモリセルであって、該選択トランジスタ（３０）は、実質的に半導体基板（１０）にて設けられ、該トレンチキャパシタ（２０）は、完全に該半導体基板（１０）にて設けられ、該選択トランジスタ（３０）のソース／ドレイン電極を形成する拡散領域（３１）は、該半導体基板（１０）にて形成され、
該選択トランジスタ（３０）のビット線コンタクト（５５）が形成される絶縁層（４０）は、該半導体基板（１０）上に提供され、
該ビット線コンタクト（５５）は、該ソース／ドレイン領域（３１）を関連するビット線（５４）に接続し、
該ビット線コンタクト（５５）は、金属または合金を含む充填材を有し、
ライナー層（６０）が、該半導体基板（１０）と、該ビット線コンタクト（５５）の該充填材との間に形成され、
該半導体基板（１０）は、該絶縁層（４０）の下に非常に小さい横方向のミグレーションを有する局所的に制限された導電性接触層（５２）を該ビット線コンタクトホール（５０）の領域にて有する、メモリセル。
【請求項８】
前記ビット線コンタクト  （５５）は、タングステン、アルミニウムまたは銅からなる、請求項７に記載のメモリセル。
【請求項９】
前記ライナー層（６０）は、ＴｉまたはＴｉ／ＴｉＮからなる、請求項７または８に記載のメモリセル。
【請求項１０】
前記メモリセルは、メモリセル構成の一部分であり、かつ
前記周辺コンタクト（７５）は、同一構造平面にて形成され、かつ前記ビット線コンタクト（５５）の充填材と同様の充填材を有する、請求項７〜９のいずれか１つに記載のメモリセル。
【国際調査報告】
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