(57)【要約】シリコンの層及び少なくとも一つの追加の要素を、シリコン基板上に蒸着することによって、前記蒸着された層が、実質的に欠陥フリー（free of defects）なエピタキシャルシリコンが前記蒸着された層の上に蒸着されるような態様で実質的に欠陥フリーとされるステップを含む、半導体素子のために有用な、絶縁層あるいは障壁層（図１）を形成するための方法。或いは、好ましくは酸素を含む、一つあるいはそれ以上の要素の単一層が、シリコン基板上で吸着される。エピタキシャルシリコンの間に挟まれた複数の絶縁層が、障壁複合物を形成する。前記障壁複合物を備える半導体素子が開示される。
2004535062.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子のために有用な、シリコン基板上の絶縁層（insulating layer）又は障壁層（barrier layer）を形成するための方法であって、
シリコン及び少なくとも一つの追加の要素（element）の層を、前記シリコン基板の上に蒸着（depositing）することによって、当該蒸着された層が、実質的に（substantially）欠陥フリー（free of defects）なエピタキシャルシリコンが、当該蒸着された層の上に蒸着され得るような態様で、実質的に欠陥フリー（free of defects）となる、
ステップを含む方法。
【請求項２】
前記追加の要素が、酸素、炭素、窒素、燐、硫黄、水素、アンチモン、及び砒素、及びこれらの組合せからなるグループから選択される、請求項１に記載の方法。
【請求項３】
追加の要素が酸素である、請求項１に記載の方法。
【請求項４】
前記蒸着された層が、SiOxを備え、0＜ｘ＜2.0である、請求項３に記載の方法。
【請求項５】
シリコン及び酸素が同時に蒸着される、請求項４に記載の方法。
【請求項６】
シリコン及び前記少なくとも一つの追加の要素が、同時に蒸着される、請求項１に記載の方法。
【請求項７】
前記蒸着された層が本質的に（essentially）エピタキシャルである、請求項１に記載の方法。
【請求項８】
前記シリコン基板の表面がエピタキシャルである、請求項１に記載の方法。
【請求項９】
エピタキシャルシリコンの中に挟まれた複数の絶縁層を備える障壁を形成するために複数の絶縁層が蒸着される、請求項１に記載の方法。
【請求項１０】
前記追加の要素が、酸素及び少なくとも一つの前記追加の要素を備える、請求項９に記載の方法。
【請求項１１】
酸素が前記蒸着された層内に拡散され、前記少なくとも一つの他の前記追加の要素によってトラップされる（trapped）、請求項１０に記載の方法。
【請求項１２】
前記形成された障壁が、酸素雰囲気内でアニールされる（annealed）、請求項１１に記載の方法。
【請求項１３】
形成された障壁の誘電率及び障壁高さの値が、前記障壁の酸素成分（oxygen content）を制御することによって、所望の値に調節される、請求項９に記載の方法。
【請求項１４】
制御された酸素成分の勾配を持つ障壁が、前記絶縁層の酸素成分を調節することによって形成される、請求項９に記載の方法。
【請求項１５】
シリコン基板の上に蒸着された、シリコン及び、少なくとも一つの追加の要素の絶縁層、を備えることによって、前記絶縁層が実質的に欠陥フリー（free of defects）であり、エピタキシャルシリコンの蒸着が実質的に欠陥フリーで前記絶縁層の上に蒸着される、半導体素子にとって有用な障壁複合物（barrier composite）。
【請求項１６】
前記追加の要素が、酸素、炭素、窒素、燐、硫黄、水素、アンチモン、及び砒素、及びこれらの組合せからなるグループから選択される、請求項１５に記載の障壁複合物。
【請求項１７】
前記追加の要素が酸素である、請求項１５に記載の障壁複合物。
【請求項１８】
前記絶縁層が、SiOxを備え、0＜ｘ＜2.0である、請求項１７に記載の障壁複合物。
【請求項１９】
前記障壁層が本質的にエピタキシャルである、請求項１５に記載の障壁複合物。
【請求項２０】
前記シリコン基板の表面がエピタキシャルである、請求項１５に記載の障壁複合物。
【請求項２１】
エピタキシャルシリコンの中に挟まれた複数の絶縁層を備える障壁を形成する複数の絶縁層を備える、請求項１５に記載の障壁複合物。
【請求項２２】
前記追加の要素が、酸素及び少なくとも一つの他の前記追加の要素を備える、請求項２１に記載の障壁複合物。
【請求項２３】
障壁複合物を備える半導体素子であって、当該障壁複合物が、シリコン基板の上に蒸着された、シリコン及び、少なくとも一つの追加の要素の絶縁層、を備えることによって、エピタキシャルシリコンの蒸着が、実質的に欠陥フリー（free of defects）で前記絶縁層の上に蒸着される、半導体素子。
【請求項２４】
前記追加の要素が、酸素、炭素、窒素、燐、硫黄、水素、アンチモン、及び砒素、及びこれらの組合せからなるグループから選択される、請求項２３に記載の半導体素子。
【請求項２５】
前記追加の要素が酸素である、請求項２３に記載の半導体素子。
【請求項２６】
前記絶縁層が、SiOxを備え、0＜ｘ＜2.0である、請求項２５に記載の半導体素子。
【請求項２７】
前記絶縁層が実質的にエピタキシャルである、請求項２３に記載の半導体素子。
【請求項２８】
前記シリコン基板の表面がエピタキシャルである、請求項２３に記載の半導体素子。
【請求項２９】
エピタキシャルシリコンの中に挟まれた複数の絶縁層を含む障壁を形成する複数の絶縁層を備える、請求項２３に記載の半導体素子。
【請求項３０】
前記追加の要素が、酸素及び少なくとも一つの他の前記追加の要素を備える、請求項２９に記載の半導体素子。
【請求項３１】
前記半導体素子が、共振トンネリング素子（resonant tunneling devices）、単一電界効果トランジスタ（single electron field effect transistors）、量子井戸素子（quantum well devices）、金属酸化半導体電界効果トランジスタ（metal oxide semiconductor field effect transistor）、及び集積回路素子、を含むグループから選択された構造（structure）を備える、請求項２６に記載の半導体素子。
【請求項３２】
一つあるいはそれ以上の前記要素の単一層（monolayer）を形成するために、シリコン基板上で一つあるいはそれ以上の要素（elements）を吸収し（adsorbing）、その上にエピタキシャルシリコンが成長し得る、半導体素子のために有用な、シリコン基板上の絶縁層（insulating layer）あるいは障壁層（barrier layer）を形成するための方法。
【請求項３３】
前記要素が、酸素、炭素、窒素、燐、アンチモン、及び砒素、及びこれらの組合せからなるグループから選択される、請求項３２に記載の方法。
【請求項３４】
前記要素が酸素を含む、請求項３３に記載の方法。
【請求項３５】
前記シリコン基板の表面がエピタキシャルである、請求項３２に記載の方法。
【請求項３６】
エピキシャルシリコンの中に挟まれた複数の絶縁層を含む障壁を形成するために複数の絶縁層が蒸着される、請求項３２に記載の方法。
【請求項３７】
請求項３６に規定された障壁を備える半導体素子。
【請求項３８】
前記半導体素子が、共振トンネリング素子（resonant tunneling devices）、単一電界効果トランジスタ（single electron field effect transistors）、量子井戸素子（quantum well devices）、金属酸化半導体電界効果トランジスタ（metal oxide semiconductor field effect transistor）、及び集積回路素子を含むグループから選択された構造を備える、請求項３７に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板及び／又はエピタキシャルシリコン表面の上への蒸着のための絶縁層／障壁、当該絶縁層／障壁を備える複合（composites）及び構造、複合及び構造を作成する方法、及び絶縁層／障壁の使用、量子井戸（quantum well），トンネリング，金属酸化物，ＳＯＩ，超格子（superlattice），及び三次元構造，を含みこれに限定されない改善された半導体素子の構築内の複合及び構造、に関する。絶縁層／障壁は、採り得る要素の一つが酸素で、ＳｉＯｘ（0＜x＜2.0）の層を形成する、あるシリコンの絶縁化合物（insulating compound）を形成するためにシリコンに、一つ又はそれ以上の要素（element）を結合することによって形成される。絶縁層構造は、低欠陥エピタキシャルシリコンが、絶縁層の隣に蒸着されることを可能とするようなやり方で生成される。それは更に、エピタキシャルシリコンの間に挟まれた複数のそのような層を形成することに関連する。
【背景技術】
【０００２】
２酸化シリコン（SiO2）は多年に亘って、半導体の絶縁材料として用いられてきた。それは優れた絶縁特性を持ち、一般的に3.2eVのポテンシャル障壁を与える。しかし、SiO2がシリコンに隣接して成長させられる際には、モノクリスタルの、又はエピタキシャルのシリコンと、SiO2の層との間に大きなミスマッチが存在し、その結果、ストレス（stress）が蓄積する。これらのストレス、及びそれによる変形（strain）は、SiO2がアモルファスとなることを引き起こし、その後のエピタキシャル層の成長を妨げる。半導体産業におけるモノクリスタルのシリコンは、ウェーハと呼ばれる薄い丸いディスクの形で利用可能である。これらの単一の結晶ウェーハは、溶けたシリコンから単一の結晶インゴットを成長させ、次にスライスされ、最終の”ウェーハ”（その上に半導体素子及び集積回路が製造される）に研磨することによって形成される。Matthews and Blakeslee（非特許文献13）は、もし”変形した”層の厚さが、蓄積された変形エネルギーがクリティカルな値以下に保持されるために十分薄いならば、格子ミスマッチのシステムに対して欠陥フリーの（defect-free）超格子が可能であり、よって、エピタキシャルシリコンが成長可能であることを示した。
【０００３】
特許文献２における開示はここに参照として取りこまれる。ここでは、SiO2とエピタキシャルシリコンの交互の薄層の製造が、障壁材料（これに隣接して、少ない数の欠陥を有するエピタキシャルシリコンが成長させられる）を作成するための方法としてクレームされている。そのような障壁は製造可能であるが（非特許文献３、４、２２参照）、エピタキシャルシリコンに隣接してSiO2を薄膜で、超格子で、正確に蒸着するための工程を制御するコストは高く、かつ困難である。
【０００４】
シリコン・オン絶縁物（ＳＯＩ）
現在のシリコン素子は、主に接合容量と漏れ電流に起因する固有の寄生回路要素によって制限される。これらの問題は、埋めこまれた絶縁層の頂部の上への薄いエピタキシャル層のシリコン素子の製造（いわゆるシリコン・オン絶縁物（ＳＯＩ）アプローチ）によるシリコンにおいても現れる。このアプローチは、素子が、基板から、及び互いに隔離され、ガード−リング、隔離接合、等のような構造を不必要とすることを可能とする（非特許文献25参照）。
【０００５】
絶縁層を、基板（この上にシリコン素子が製造される）を形成する低欠陥シリコンの層の下に位置させるために多くの技術が開発されてきた。この絶縁層は、漏れ電流の総量及び接合容量を削減し、これによって、素子動作を大きく改善する。その利点には、実質的に低減された電力消費、より効率的な低電圧動作、非常に改善された速度、ラジエーションハードニング、及び低減された集積回路製造コスト、が含まれる。これらの特性が、ＳＯＩウェーハを、携帯電話、無線通信装置、衛星、ポータブル及びデスクトップコンピュータ、自動車電子機器、及びマイクロ波システムを含む、多くの商業的応用に適したものにする。
【０００６】
ＳＯＩウェーハを製造する一つの方法は、酸素イオンを、シリコンウェーハの表面の下に、適切なアニーリングによってシリコン層を２酸化シリコンに変化させる一方、素子品質のエピタキシャルシリコンの薄膜を表面上に維持する、ために十分な量だけ埋めこむことによるものである。シリコン表面を通した酸素イオンの埋めこみ中に、表面は損傷を受け、エピ層（その上に素子が製造される）の品質が劣化させられる。アニーリングは、酸素含有を低減させ得るが、[Ｏ]を、1017／ｃｍ以下の値まで低減することは困難である。イオン埋めこみ（ion implantation）に起因する散乱のランダムな性質のために、絶縁層の厚みは非常に制御が困難である。また、イオン埋めこみ装置のコストは高価である。
【０００７】
製造の第２の方法は、シリコン・オン・サファイア（”ＳＯＳ”）である。ＳＯＳ技術においては、回路は、サファイア基板の上に蒸着されたシリコン層に構成される。この材料は、放射線耐性回路の構築で使用されてきた。しかしこの材料には、放射線に曝された際のサファイア内の大電流伝導、集積回路製造中の損壊を引き起こす脆さ、及びサファイアとシリコン結晶構造との間の大きなミスマッチ、を含む、いくつかの問題が存在する。これらの問題が、動作及び製造の限界をもたらしてきた。
【０００８】
第３の製造方法は、２つの薄膜ウェーハの接着を含む。このアプローチでは、それぞれが熱的に成長させられた酸化層を持つ２つのバルクシリコンウェーハは、第１に互いに接着されてシリコン／２酸化シリコン／シリコンウェーハを形成する。薄膜接着されたウェーハは、２つのウェーハを接着し、次に、２つの層の一つを薄くすることによって構築される。機械的研磨、化学的エッチング、プラズマ支援化学的エッチング、多孔性シリコンの接合及び選択的エッチング、又は、ウェーハの埋めこみ増強スライシング、を含む、次の、薄くする工程を実行するための複数の代替的方法が、業界中で現在探求されている。接着されたウェーハのアプローチは、埋められた酸化物が非常に均一で薄く作れるという利点を持つ。頂部のシリコン層は、その高い品質を維持し、頂部シリコン層の厚みの均一性を達成するが、これは困難であることが分かった。また、複雑な工程を伴って、２つのシリコンウェーハを用いる要求は、現時点では、接着されたウェーハに対して、比較的高いコストの構造をもたらした。
【０００９】
量子井戸
現在シリコン素子において広く用いられているｐ−ｎホモジャンクション（homojunction）は、いくつかの深刻な制限を持つ。一般的なｐ−ｎホモジャンクションは、自由電荷の、長い範囲の静電相互作用を伴い、階段型（abrupt）ではない。静電界は、距離（これは電子のドブロイ波長（DeBroglie wavelength）より、非常に長い）を通じて連続的である。これは電子にとって、散乱によって支配される構造である。他方、ヘテロジャンクション（heterojunction）は階段型であり、ポテンシャルの変化が非常に短距離に閉じ込められる滝（waterfall）に類似する。ヘテロジャンクションは、GaAs/AlGaAs, GaInAs/AlInAs及び、他の、周期律表の３及び５列のいわゆるIII／Ｖ化合物に形成される障壁の基礎である。
【００１０】
これらのヘテロジャンクションの障壁は、化学的接合に起因し、短距離である。一般的に、ｐ−ｎホモジャンクションにおいて、１ミクロンのオーダーの距離を通じて連続的電圧変化が発生する。ヘテロジャンクションであると、これは0.5ナノメータのオーダーの距離（ｐ−ｎ接合距離の１％より少ない）に亘って起こる。トランジスタのサイズが時代とともに減少するにつれて、ヘテロジャンクションが、特に量子井戸構造にとって、より重要になる。
【００１１】
ＩＢＭの研究所で一緒に働いている間に（非特許文献1、2参照）、Dr. L. Esaki及びDr. R. Tsuは、ｐ-ｎ接合のいくつかの困難さを解決するために、彼らが超格子障壁及び量子井戸と呼ぶものを形成するために使用されうる新しいタイプの人造材料を構想した。これらの構造をシリコン内に実現するために、エピタキシャル素子グレードのシリコンの間に積み上げされる”障壁”材料が必要である。本発明はそのような材料を説明する。
【００１２】
特許文献２において、R.Tsuは、シリコンとSiO2で障壁及び量子井戸を構築するための方法を提案した。これによって、量子井戸の経済的な実施が可能となる。当該発明は、半導体素子のために有用な量子井戸構造を提供した。当該構造は、２つの障壁領域及び、当該障壁領域の間に挟まれた（sandwiched between）薄いエピタキシル的に成長させられた単結晶半導体材料量子井戸を備え、各障壁領域は、実質的に、超格子を形成する交互変形層（alternate strain layers）からなる。当該層のそれぞれは、当該量子井戸より薄く、それだけ薄いので、欠陥は生成されない。そのような薄い層にSiO2を生成することは、経済的に高価で多分不可能であろう。本発明は、この応用におけるSiO2の代替物（”前記障壁”と呼ぶことにする）を記述する。
【００１３】
金属酸化物素子
シリコンＭＯＳＦＥＴはおそらく、電子素子の最も重要な構造の一つであろう（非特許文献25参照）。アモルファスSiO2が一般的に、金属接触（ゲート）とシリコンのチャンネル領域（ソースとドレイン間）の間に挟まれる（sandwitched）。アモルファスSiO2とエピタキシャルシリコンの間のインターフェース欠陥密度が少なくなればなる程、スイッチング速度がより速くなり、電力消費がより少なくなる。現在のSiO2層のアモルファスの性質によって、シリコンの近傍の層の領域は欠陥によって充たされ、素子のスイッチング速度を低減し、酸化層障壁を越えたエピタキシャル的な成長構造の構築という、より明白な課題から離れることになる。R.tsuの特許（特許文献２）において彼は、超格子を形成する、実質的に交互のSiO2とSiのひずみ層（strain layers）（それぞれの層は非常に薄いので、蓄積された歪エネルギー（strain energy）の開放の結果として、全く欠陥が生成されない）からなる絶縁層を導入することによって、この問題に取り組んだ。素子の絶縁層とチャンネル領域の間のこのインターフェースにおける欠陥のレベルを低減することによって、移動度（mobility）が増加され、動作が改善される。上述の理由によって、そのようなSiO2及びSiを形成することは高価である。再度、この応用では、本特許出願に記載される”前記障壁”がSiO2の代替となり得る。
【００１４】
２次元半導体素子
現在、シリコンベースの集積回路は、２次元素子としての構築に限定される。一旦酸化層が、半導体素子に蒸着されると、現在、酸化層の上にエピタキシャルシリコンを再び成長させる方法が存在しない。もし第２の素子の層が第１の層の上に構築されるのならば、エピタキシャルシリコンが必要である。追加の層を成長させることは、互いの上に積み上げられた素子の層の数、及びそれらが相互接続される手段によって、熱発散を改善することについての大きな利点を提供し、素子間の相互接続を単純化し、集積回路のサイズを大きく低減する。
【００１５】
誘電体材料としての２酸化シリコン
半導体素子で絶縁層としてSiO2が用いられる際に、そのような層に付随して（静電）容量と抵抗が存在する。容量は、接触表面（contact surface）の面積，SiO2層の厚さ，及びSiO2材料の誘電率，の関数である。現在、接触面積と、接触間の距離は、変更でき、これによって容量に影響を与え、よって、SiO2絶縁層に関連するＲＣ時定数にも影響を与える。しかし、SiO2誘電率は、SiO2の特性によって固定され、実際にはその特性を変更する能力は存在しない。
よって、シリコンベースの半導体素子で用いられる上述の絶縁層とヘテロジャンクションの欠点と不利な点を克服することが本発明の目的である。本発明は、前記障壁の厚さのみならず誘電率についての制御を可能とする。
【００１６】
【特許文献１】
米国特許第5,051,786号公報（1991年）
【特許文献２】
米国特許第5,216,262号公報（1993年）
【特許文献３】
米国特許第4,088,515号公報
【特許文献４】
米国特許第4,278,474号公報
【００１７】
【非特許文献１】
L. Esaki and R. Tsu, IBM J. Res. and Dev. 14, 61 (1970).
【非特許文献２】
R. Tsu and L. Esaki, Appl. Phys. Lett. 22, 562(1973); L L Chang, L. Esaki and R. Tsu, ibid 24 593 (1974).
【非特許文献３】
R. Tsu, Nature, 364 19 (1993).
【非特許文献４】
R. Tsu, A. Filios, C. Lofgren, D. Cahill, J. Vannostrand and C. G. Wang, Solid-State Electronics Vol. 40, Nos. 1-8, pp. 221-223, 1996.
【非特許文献５】
R. Tsu, A. Filios, C. Lofgren, J. Ding, Q. Zhang, J. Morais and C. G. Wang, Proc. 4.sup.th Int. Symp. "Quantum Confinement: Nanoscale Materials, Devices, and Systems", Edited by M. Cahay, J. P. Leburton, D. J. Lockwood, and S. Bandyopadhyay, (ECS proc. Vol. 97-11, 1997) p. 341.
【非特許文献６】
J. Ding and R. Tsu, Appl. Phys. Lett., 71, 2124 (1997).
【非特許文献７】
J. Morais, R. Lender, and R. Tsu, tobe published, also in Ph.D. Thesis, Unicamp, Brazil, 1996.
【非特許文献８】
Inst. Of Semiconductor Physics, Kiev, Ukraine: Preliminary in Litovcheko et al., JVST, B15, 439 (1997).
【非特許文献９】
G. I. Distler, and B. B. Zvyagin, Nature, 212, 807-809, (1996).
【非特許文献１０】
C. A. O. Henning, Nature, 227, 1129-1131 (1970).
【非特許文献１１】
O. W. Holland, D. Fathy, and D. K. Sadana, Appl. Phys. Lett., 69, 674 (1996).
【非特許文献１２】
P. P. van der Ziel et al., IEEE Q.E. 22, 1587 (1982).
【非特許文献１３】
J. W. Matthews and E. E. Blakeslee, J. Crystal. Growth, 32 265 (1976).
【非特許文献１４】
G. C. Osborn, J. Appl. Phys. 53, 1586 (1982).
【非特許文献１５】
E. H. Poindexter & P. J. Caplan, in "Ins. Films on Semi," Edited by M. Schulz and M. Pensl, (Springer, Berlin 1981) p. 150.
【非特許文献１６】
R. Tsu, E. H. Nicollian, and A. Reisman, Appl. Phys. Lett. 55, 1897(1989).
【非特許文献１７】
Q. Y. Ye, R. Tsu and E. H. Nicollian, Phys. Rev. B., 44, 1806 (1991).
【非特許文献１８】
R. People, IEEE Q.E. 22, 1696(1986).
【非特許文献１９】
D. G. Deepe et al., Appl. Phys. Lett. 51, 637 (1987).
【非特許文献２０】
Nakashima et al, Proc. IEEE, 1994 Int. SOI Conf, 1994.
【非特許文献２１】
R. Tsu, A. Filios, C. Lofgren, K. Dovidenko, and C. G. Wang, Electrochemical & Solid-State Lett. I (2) 80-82 (1998).
【非特許文献２２】
F. Capasso et al. IEEE, Transaction on Electron Devices 36, 2065 (1989).
【非特許文献２３】
F. Sols et al., Appl. Phys. Lett. 54 350(1989).
【非特許文献２４】
Kwok Ng, Complete Guide to Semiconductor Devices, McGraw Hill, 1995.
【非特許文献２５】
S. M. Sze, VLSI Technology, McGraw-Hill, 1983.
【発明の開示】
【課題を解決するための手段】
【００１８】
第１の実施例：Ｓｉ／Ｏ
本発明は、反復可能なシステム（超格子）を形成するための、障壁の構築ブロックとしての、Si／吸着された酸素の単一層（adsorbed- monolayer-of-oxygen）（Si/O）、を形成するための方法を提供する。このSi/O構築ブロックは、吸着された酸素の各単一層（又は単一層以下）に隣接してシリコン層がエピタキシャル的に成長するシリコン基板の上に成長させられ得る。ここで、吸着された酸素の単一層（又はそれ以下）が、薄いエピタキシャル的に成長させられたシリコン層の間に挟まれたものが形成される。全ての輸送特性が、障壁高さと障壁幅の双方に依存するので、そして障壁幅はSi-O-Si厚さ（変更できない）によって支配されるので、基本的構築ブロックの反復による超格子の形成は、所望の障壁の厚さを達成する。ＳＯＩで用いられるような素子のための絶縁層として、比較的厚い障壁が用いられ、ほとんどの量子素子に対して薄い障壁が用いられる。
【００１９】
隣接する吸着された酸素（最大100Langmuirの暴露（exposure））の層の間に挟まれた薄い層（一般的に１−２ｎｍ）のシリコンからなる障壁構造を越えたシリコン成長は、エピタキシャルで、高解像度ＴＥＭ（透過電子顕微鏡（非特許文献21参照））によって確認されるように、ほとんど積み上げられた欠陥が無い。２つの吸着された単一層の酸素の間に挟まれた1.1ｎｍシリコン層を持つ２重障壁構造の伝導帯での測定された障壁高（barrier height）は、0.5eVである。伝導帯での最大障壁高は、多分1.5eV（SiO2のそれ、即ち3.2eV、の半分）によって制限される。その原理は、Si/O結合からなるインターフェース層が、SiO2よりもSiOにより近いことである。障壁の有効性は、障壁の高さと幅の双方に依存するので、幅を増加させるために、基本周期（Si／吸着されたＯ）は反復されて、超格子を形成することになる。最大9周期の超格子Si/Oは、超格子構造を越えて、優れたシリコンのエピタキシャル成長を示す。このことは、主要な目的が既に達成されたことを示す。
【００２０】
構造（structure）の形成は、ＭＢＥ（分子線エピタキシー：molecular beam epitaxy）か、ＣＶＤ（化学蒸着法：chemical vapor deposition）か、による、エピタキシャルシリコン表面上への、制御された酸素の吸着（adsorption of oxygen）によるシリコンの蒸着（deposition）からなる。可能なその後の、吸着された酸素の脱着（desorption）を制限するために、蒸着温度は一般的に、650℃以下に維持される。酸素への暴露は、吸着された酸素の、いかなる移動（migration）又は再放射（re-emission）をも防ぐために、一般的に50℃以下の温度でなされる。一旦超格子が形成されると、普通4ｎｍより厚いシリコンキャッピング（silicon capping）が、劣化を防止し得る。特に、ここで測定された構造は、
Si基板／Si（1.1ｎｍ）−Ｏ（10Ｌ）−Si（1.1ｎｍ）−（10Ｌ）．．．Si（1.1ｎｍ）−Ｏ（10Ｌ）／epi-Si、
であり、このような構造は以下の特性を示した：
・この超格子を通じた電流は、１０4（four order of magnitude）以上低減された。
・超格子が現実に積み上げ欠陥無し（free of stacking faults）となった後のエピタキシャルシリコン。
【００２１】
これらの２つの事実によって、ＳＯＩの上に現在製造されている高効率ＦＥＴを含む高速の素子のために、このSi/O超格子によるSOIの置換が可能となる。
シリコンの上の明白に無秩序の吸着された酸素の単一層上のエピタキシ（epitaxy）の形成のための定義的理論的理由は、依然として不明である。それは、吸着された酸素のカバー範囲内での”ホール”を通じた横方向の成長によるものかもしれない。それは、酸素の単一層（monolayer）による、シリコン原子ポテンシャルの部分的スクリーニング（screening）によるものかもしれない。より有り得るものとしては、２つのシリコン表面のインターフェース（Si-O-Si）における酸素単一層が、多分僅かな捩れを持ち、結果として回転歪となり、実質的に格子状にマッチしたシステム（system）を形成することがある。引き続くシリコン蒸着は、この歪領域をディファイン（define）するように機能する。
【００２２】
第２の実施例：ＥＰＩＳＩＯｘ
本発明はまた、シリコン基板の上へのシリコン蒸着中に、シリコン及び酸素の単一の絶縁／障壁層（ＥＰＩＳＩＯｘと呼ばれる）を形成するために、酸素を同時に導入する方法をも提供する。ここで、0＜ｘ＜2.0である。この構造は、シリコン上にエピタキシャルシステムを形成する。このシステム中では、殆ど積み上げ欠陥や転位（dislocation）のような欠陥無しのエピタキシャルシリコンが、このＥＰＩＳＩＯｘを越えて成長させられ得る。このシステムはそれゆえ、現在利用可能なＳＯＩの置換物にとって理想である。以前と同様、比較的厚い障壁は、ＳＯＩでなされるように素子のための絶縁層として用いられ、薄い障壁は、殆ど量子素子（quantum devices）のために用いられる。
【００２３】
ＥｐｉＳｉＯｘの層は、以下の工程で形成されてきた。
・全ての蒸着が650℃以下。
・シリコン蒸着中に酸素が導入される。
以下が、何が達成されたかの要約である。
・ＥｐｉＳｉＯｘを越えたシリコン成長（10ｎｍ以下の厚さ）が、109/ｃｍ以下の低欠陥密度のエピタキシャルで有り得る。
・ＥｐｉＳｉＯｘが薄くなればなる程、回復（recovery）のための、構造（structure）を越えたシリコン蒸着が薄くなる。要点を明らかにする例は、２ｎｍのＥｐｉＳｉＯｘ（表面再構成（surface reconstruction）を回復させるために４ｎｍのシリコンのみが必要とされる）である。逆に、ＥｐｉＳｉＯｘが厚くなるほど、完全なシリコン表面再構成を回復させるために必要なシリコン蒸着が厚くなる。つまり、エピタキシ（epitaxy）の回復についての良さの指数（figure of merit）として表面再構成の外観（apperance）が用いられる。
【００２４】
以下が、ＥｐｉＳｉＯｘについて可能な基礎（possible basis）であると信じられている。構造は全てエピタキシャルで、シリコン表面に、かなり良くマッチされている。しかし、捩れが存在し、回転歪（rotational strain）を生成する（接着長さ（bond length）は、わずかに変化させられ得るが、それはわずかな効果である）。新たに到着した（arrived）シリコン層は、十分なシリコンが蒸着されるまでこの回転歪を共有する。そうなったときに、歪の殆どがシリコンから押し出され（pushed out）、SiOx層に集中する（通常の歪層エピタキシー（strain-layer epitaxy）のやり方とかなり類似する）。
【００２５】
第１と第２の実施例
更に本発明は、Ｎ、Ｃ、Ｐ、Ｓ、Ｓｂ、Ａｓ、Ｈ等のような他の要素を導入する方法を含む。これらは、シリコンとともに障壁構造を形成するために酸素を置換する役目を果す。酸素の代わりの、又は酸素とともに、異なった要素の包含はまた、他の要素のゲッターリング又はトラッピングでの、拡散障壁（diffusion barrier）としての役目を果しうる。この点でSi/O超格子及びＥｐｉＳｉＯｘは、障壁層によってトラップされる、Siキャッピング層を通じた酸素の拡散によって更に増強されうる（Nakashima）。利点は明白である。（ａ）キャプ層はエピタキシャルであり欠陥フリーで（defect free）、ＦＥＴ素子のための理想的な媒体としての役目を果す。そして、（ｂ）量子井戸のための、及びＲＴＤ、量子トランジスタ、及び単一電子トランジスタ、のような量子素子のための、障壁を形成するために、エピタキシャル層はそれ自身、十分に薄く作られ得る。
【００２６】
本発明は更に、障壁の酸素（又は置換要素）成分を制御することによって、障壁層（Si/OとＥｐｉＳｉＯｘの双方）の誘電率及び障壁高さを調整（変更）するための方法を提供する。これは、ＥｐｉＳｉＯｘのための同時蒸着中に、酸素のレベルを調整することによって、及び、Si/Ｏで用いられる単一層酸素カバー（monolayer oxygen coverage）のパーセントを制御することによって、達成される。ＥｐｉＳｉＯｘでは、障壁厚に亘って、制御された酸素含有の勾配を持つ障壁を生成するために、蒸着中に酸素が更に調整され得る。Si/Oではこれは、変動する層当りの酸素暴露（oxygen exposure）を持つ層を反復することによって達成される。上述の説明ように、エピタキシャルに成長したSiOxの層が厚くなるほど、エピタキシーの完全な回復のための引き続くＳｉの成長が厚くなる。それゆえ、より厚い障壁要求に対しては、我々は、所望の応用に対する障壁の厚みを構築するために、工程を反復する必要がある。
【００２７】
Ｓｉ/ＯとＥｐｉＳｉＯｘの双方が、分子線エピタキシー（molecular beam epitaxy, MBE）及び、いくつかの場合にはCVD（chemical vapor deposition：化学蒸着）を用いて、又は、当業者に知られる何らかの他の手段によって製造され得る。
【００２８】
上述のSi/OとEpiSiOxの組合せのいずれか（単独層又は多層で）が、以後、「前記障壁」と呼ばれる。
【００２９】
本発明は更に、シリコン・オン絶縁（ＳＯＩ：Silicon-On-Insulator）構造を提供する。ここでは、前記障壁は、ＳＯＩ内の絶縁物（エピタキシャルシリコン層がこの層に隣接する）として用いられる。この障壁層はそのままで、又はNakashima等によって紹介される高温酸化手順（非特許文献20参照）によって増強されて使用され得る。
【００３０】
本発明は更に、量子素子を提供する。ここでは、前記障壁は、シリコンを持つ障壁として使用され、共振トンネリング素子（Resonant Tunneling Device:RTD）｛シリコンＲＴＤは、Inst. Of Semiconductor Physics, Kiev, Ukraine: 予備的にLitovcheko 他、の研究者によって実験的に実現された（JVST, B15, 439 (1997)（非特許文献8参照））｝、量子井戸素子、単一電子電界効果トランジスタ（ＳＥＦＥＴ）等を形成する。それはまた、金属-酸化物-半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を提供する。ここでは、ゲート”酸化物”は完全に又は部分的に、前記障壁と置換される。追加的に、このＭＯＳＦＥＴは、ソースとドレインの間に真の２次元電子ガスを生成して、素子の移動度と動作を増強するために、素子のチャンネル領域の直下に前記障壁の層を持ちうる。
【００３１】
本発明の主要な利点は、前記障壁が、この層（実質的に欠陥フリー）に隣接して、シリコンの連続するエピタキシャル成長を可能とすることである。将来、シリコンに３次元集積回路（３Ｄ-ＩＣ）生成するための３次元構造（図７参照）を形成するために、前記障壁とエピタキシャル素子グレードのシリコンの交互配置（alternating）の積み上げ（stack）を生成するために、これは反復可能である。本発明は、能動チャンネル、接触（contacts）、及び絶縁領域を、エピタキシャルに形成することを可能にする。例えば、チャンネルは、EpiSiOxの上にエピタキシャルシリコンで作られ、ソースとドレインは通常のドーピングで作られる。絶縁層の上への通常のｎ＋又はｐ＋ドーピングは、ゲートとして機能する（全体の構造がエピタキシーを維持するので、ポリシリコンゲート接触の必要は無い！）。この、EpiSiOxを使用しうる３Ｄは、電子産業を、２１世紀に促進する！
【００３２】
本発明の重要な面は、シリコン内への、未来の３Ｄ-ＩＣの構築の可能性である。なぜなら、全ての要素が、この、障壁，チャンネル，電気的絶縁、等を形成するエピタキシャルシステムによって構築され得るからである。そのような３Ｄ-ＩＣは、相互接続、熱発散、等の多くの問題を回避する。近い将来においては、高速、高効率、の全シリコンＦＥＴが、EpiSiOxを用いてより良く設計され得る。
【００３３】
全体として、非特許文献１乃至２１を参照頂きたい。一般的な検討については非特許文献22乃至２５を参照頂きたい。これらによる開示は、本明細書に参照として取りこまれる。
【発明を実施するための最良の形態】
【００３４】
図１Ａは一般的なＣＭＯＳ構造（非特許文献25参照）である一方、図１Ｂは、ＳＯＩアプローチでの前記障壁を用いた同じ構造である。結果として、個々の素子は、基板から、及び互いに、隔離され、隔離井戸（isolation wells）、保護リング(guard rings)等、の必要性を除去する。
【００３５】
図２Ａは、共振トンネリング熱電子トランジスタ（ＲＨＥＴ：resomnant-tunneling hot-electron transistor）と呼ばれる量子井戸構造素子の例である。図２Ａは、ガリウム砒素での標準のＲＨＥＴ素子である。図２Ｂは、本発明の前記障壁とシリコンに応用された同じ構造である。図２Ｃは、この素子のためのエミッタの一部としての量子井戸領域（非特許文献24参照）を特定する、これらの２つの構造に対する、対応するエネルギーバンド図を示す。
【００３６】
図３Ａは、トンネルエミッタトランジスタ（ＴＥＴＲＡＮ）と呼ばれるトンネリング素子を示す。図３Ａは、金属-絶縁物-半導体（ＭＩＳ）ＴＥＴＲＡＮとしてのこの素子を示す（ここで電子は、薄いSiOx層を通じてトンネルする）。図３Ｂは、GaAsでの同じ構造を示す（ここでこれは、ヘテロ構造ＴＥＴＲＡＮとして、より正確に引用される）。最後に、図３Ｃは本素子である（ここで、前記障壁は、図３ＡのＳｉＯ2トンネリング障壁から置換される）（図３Ａ及び３Ｂは非特許文献24から引用）。
【００３７】
図４は、例えば金属-酸化物-半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に見つけることができる、通常のＭＯＳ構造を示す。これは、ＭＯＳＦＥＴのゲートとチャンネル領域の間に見つかるもののうち典型的なものである。
図５は、金属−前記障壁−半導体構造を示す。我々はこの最終構造を、金属−超格子−半導体電界効果トランジスタ（ＭＳＬＳＦＥＴ）と呼ぶ。
図６は、電界効果トランジスタのゲート領域で使用され得る、金属−酸化物／前記障壁−半導体インターフェースを示す。これは、通常使われるSiO2の厚い層を可能とする一方、シリコンとゲート絶縁層の間の改善されたインターフェースを提供する。
図７は、層間の局所化された（localized）相互接続を提供する一方、エピタキシャル素子を互いに隔離するための前記障壁を用いた、提案される３次元チップ構造を示す。
図８は、非常に低欠陥のエピタキシャルシリコン（Ｅ）が本発明の絶縁層（Ｂ）の上で成長させられ、次に単一結晶シリコンの基板（Ａ）上で成長させられるための提案される構造を示す。このアプローチは、絶縁層のトータルの厚み内での欠陥生成を削減するために、一つの厚い層とは対称的に、前記障壁の複数の薄い層（Ｂ）を用いる。欠陥を更に削減するための、頂部の前記障壁の”薄い”反射層（Ｄ）が含まれる（非特許文献13参照）。
【００３８】
本発明の好ましい実施例は、半導体素子のために用いる、絶縁層又は障壁のための構造への４つのアプローチ、及びそのような構造を生成するための方法、を提供する。
【００３９】
（１）Si/O−薄いシリコンのエピタキシャル層に隣接するSi/吸着された単一層の酸素が、反復可能なシステム（超格子）を形成するために、障壁の構築ブロックとして用いられる。全ての輸送特性は、障壁高さと障壁幅との双方に依存するので、そして障壁幅はSi-O-Si厚（変更不可）によって支配されるので、基礎構築ブロックの反復による超格子の形成は、障壁の所望の厚みを達成する。比較的厚い障壁が、ＳＯＩを含みそれに限定されない絶縁素子として用いられる。そして薄い障壁が、量子素子で使用され得る。
【００４０】
（２）EpiSiOx−SiOx（ｘは一般的に約1であるが、用途に依存して0から2の間を変動する。）からなる比較的厚いEpiSiOx層である。この層は、シリコン上にエピタキシャルシステム（実質的に、積み上げ欠陥のような欠陥の無いエピタキシャルシリコン）を形成する。
【００４１】
（３）EpiSiOxの超格子−エピタキシャルシリコンの薄い層に隣接する薄いEpiSiOxの層が、反復可能なシステム（repeatable system）（超格子）を形成するために、障壁の構築ブロックとして用いられる。全ての輸送特性は、障壁高さ（これは、EpiSiOx内の酸素含有を制御することによって調整され得る）と、障壁幅、の双方に依存するので、そして、EpiSiOxの厚さは変更可能なので、基礎構築ブロックの反復による超格子の形成は、障壁の所望の厚さと特性を達成する。比較的厚い障壁が、ＳＯＩを含みこれに限定されない絶縁素子として用いられ、薄い障壁が、量子素子で使用され得る。
【００４２】
（４）オプションの、欠陥”反射”層を伴うEpiSiOxの複数層
複数のEpiSiOx及びシリコン基板上に（又はエピタキシャルシリコン表面上に）蒸着されたエピタキシャルシリコンの層からなる絶縁層である。最後のEpiSiOx層の上に、シリコンの厚いエピタキシャル素子層が蒸着される。この、EpiSiOx／epi-Si層の積み上げ（stacking）は、”トータルの”絶縁層の結果として、シリコンの最終エピタキシャル素子層で生成される欠陥密度を低減する。更に、いかなる残存欠陥も、薄い前記障壁の欠陥”反射”層（defect "reflection" layer）を、シリコンのエピタキシャル素子層で仕上げられた（capped off with）絶縁層から30乃至50ｎｍ上に包含することによって更に低減され得る。その結果、エピタキシャルシリコンの最終層は、欠陥数における大きな低減を示す。この手順が特許文献３及び４の基礎となっている。
【００４３】
半導体応用、及び特にＳＯＩ応用についての非特許文献20（Nakashima等）によって、SiOx層の各々における酸素の集中が、部分的に、酸素を、C,N,P,Sb,Asを含みこれに限定されない他の要素で置換することによって増加させられ得る。この要素は、当業者に容易に理解できる方法によって、酸素蒸着工程中に、又は、酸素が蒸着された後に、又は、後に高温酸素アニーリング工程中（以下で説明し、非特許文献20で説明）に、導入され得る。これらの要素は、余分の酸素を酸素層でトラップするための、トラップ、ゲッタ、又は拡散障壁として振舞う。その後、エピタキシャルシリコンが、絶縁酸素層上に蒸着される。いくつかの用途においては、上述のトラッピング／ゲッティング／拡散要素が使用されない時でさえも、エピタキシャルシリコンが蒸着された後に、構造は、酸素雰囲気中でアニールされ得（Nakashimaによる）、追加の酸素が、余分の欠陥をエピタキシャルシリコンに導入すること無しに、エピタキシャルシリコンを通じて酸素層に浸透することを可能とする。一般的なアニーリング温度は、1300℃である（非特許文献20参照）。
【実施例１】
【００４４】
（１）Si/O
量子電子概念は、２７年前に、最初は”超格子”と呼ばれる人造化合物半導体が、そして３年後に量子井戸を通じた共振トンネリングが、Esaki 及びTsuによって紹介された（非特許文献1，2参照）。基板格子構造をほぼマッチングさせる（matching）ことが、障壁形成のために重要なので、これらの量子素子は、通常III-Ｖ，あるいはII−VI化合物半導体から作られるエピタキシャル障壁を必要とする。シリコンにおけるそのような障壁の欠乏は、量子素子のシリコン技術への拡張を妨げてきた。そして、シリコンのための障壁に対する探求が続けられている。R. Tsuに対して発行された前記特許文献２は、SiO2の単一層の間に挟まれた薄いシリコン層からなる超格子障壁構造を持つ、シリコンベースの量子井戸を構築する方法を説明する。
【００４５】
本発明において我々は、蒸着するための方法を発見した。そして、結果としての、SiO2に含まれる酸素より少ない酸素を含む吸着された酸素の単一層の構造を発見した。酸素は、最高700℃の温度で、高真空圧（＜１０-6torr）で、吸着（adsorption）によってクリーンなシリコン表面上への最初に導入される。これらの制御された条件下で、吸着工程は、一つの単一層を越えられないので、本方法は、自己制限工程として機能し、単一層における酸素の厚み（これは、単一層のSiO2を作るために必要とされる酸素の総量より薄い）を保証することにより、Siエピタキシャル成長の連続を可能とする。我々の現在の結果は、ＲＨＥＥＤ（Reflection High Energy Electron Diffraction:反射高エネルギー電子回折）によって監視された標準ＭＢＥ（molecular beam epitaxy：分子線エピタキシー）を用いることによって得られた。２つの吸着された酸素の単一層の間に挟まれたエピタキシャルシリコンは、ユニット（unit）を形成する。このユニットは、超格子構造を与えるために反復され得る。障壁構造は、0.5eVの障壁高を示す。これは、室温での、殆どの電子及び光電子素子ために十分なものより大きい。現在の電圧測定は、障壁の存在を示し、表面Augerは予期されるところに酸素の存在を示し、高解像度Ｘ−ＴＥＭ（断面放射電子マイクロスコピー：cross section transmission electron microscopy）は、障壁層を越えて殆ど欠陥フリーのエピタキシーを示す。我々は、エピタキシャルに成長されたシリコン層の間に挟まれた吸着された酸素の単一層からなるこのシステムを、ＨＥＳ（Hetero-Epilattice Superlattice：ヘテロ・エピ格子・超格子）と名付ける。
【００４６】
シリコンのエピタキシャル成長が本当に連続することは重要な所見である。しかし我々は、エピタキシーの連続が、吸着された酸素が完全なカバレッジ（full coverage）より少ないものを提供することによるか、又はインターフェースにおける酸素が歪−層化された酸素（a strain -layered oxide）を形成することによるか、を確認していない。もしカバレッジが100％でなければ、シリコンがエピタキシーを定着することは自然である。一方、フルカバレッジの酸素を持つ単一層は、基板シリコン表面によって呈示される潜在的な機能を完全にはマスクするはずがなく、よってエピタキシーの再定着（re-establishment）を可能とする。我々の現在のデータは、後者の可能性を裏付ける。なぜなら、我々は、100Ｌの酸素（一つのＬ（ラングミュア：langmuir）は、１０-8Ｔorrにおける100秒の酸素の暴露（exposure）である）の後でさえ、シリコンのエピタキシャル成長を戻すことを出来るからである。この理論的問題は基本的な問題であるが、正確な機構が不明であるにも関らず、障壁が形成するという事実が最も重要な技術的ファクターである。２５年以上前、Distlerは、クリティカルな厚み以下で事前にアモルファスカーボン層で被覆されたNaCl上への配向した金の核生成を報告した。続いて、Henningは、基板と蒸着（deposit）の間の十分に薄いアモルファス中間層が、エピタキシーを引き継がないしないというDistlerの観察を確認した。エピタキシーが実質的に欠陥からフリーである、という我々の検証は、原位置での（in -situ）ＲＨＥＥＤ及び、外位置での（ex-situ）Ｘ−ＴＥＭ測定に基づく。
【００４７】
クリーンな再構築された（reconstructed）表面上への酸素の吸着は、２次元シリコン・クリーン表面から、擾乱された（disturbed）3次元シリコン表面への、４つの変態（transformation）に対する0.25−0.3eVの活性化障壁（activation barrier）を克服するために十分なエネルギーを持たない。再構築されたクリーンなシリコン表面については、表面シリコンのディンマリゼーション（dimmerization）の結果としての第２の線（secondary lines）の”フェーディング（fading）”を除いて、ＲＨＥＥＤで殆ど観察されていない。しかし、一旦Ｓｉ原子が電子ビーム源から到着（arrive）すると、障壁を克服するために利用可能な十分なエネルギーが存在し、結果として、より多くの３Ｄ表面形態（3D surface morphology）となる。これが、エピタキシーの再定着のためのシリコン蒸着に対してなぜ約1ｎｍの最小厚が必要かの理由である。
【実施例２】
【００４８】
（２）EpiSiOx
好ましくは、単結晶シリコンの基板は、蒸着チャンバー中で400℃から700℃の間の温度（更に好ましくは650℃以下）に加熱される。当業者によって一般的に知られる何らかの方法によって、シリコン及び不純物要素が同時に、チャンバー内に導入される。本発明の好ましい実施例では、不純物要素は酸素であるが、Ｓｉと結合される際に絶縁障壁を形成する純ガス又はガス状の組成物の一部としての炭素及び窒素のような他の要素も、使用され得る。酸素及び炭素，炭素及び水素，又は酸素及び窒素，を含みそれに限定されない、そのような絶縁障壁をも形成するために導入され得る、要素の可能な組合せが存在する。
【００４９】
使用されるいくつかの蒸着方法は一般的に、化学蒸着法、スパッタリング、及び分子線エピタキシーである。好ましい実施例で、EpiSiOxの層がシリコンの基板上に（或いはエピタキシャルシリコン上に）蒸着される。そして、シリコンと酸素の濃度は、EpiSiOxの層の上への、実質的に欠陥フリーのエピタキシャルシリコンの蒸着がなされるまで、最適濃度に調節される。絶縁層の厚みは、期間（時間），シリコンの蒸着率，及び温度，によって制御され得る。障壁の絶縁特性は、酸素暴露（exposure）の総量を調整することによって制御され得る。一旦絶縁障壁の好ましい厚みが蒸着されると、エピタキシャルシリコンが、絶縁障壁の上に蒸着され得、これによって、当業者によって使用される多くの方法のいずれかで用いるためのシリコンの低欠陥層が生成される。平方センチメータ当り１０11の欠陥以下しか持たないエピタキシャルシリコンが、絶縁障壁（一般的に平方センチメータ当り１０10以下の欠陥しか持たない）の上に成長され得、素子品質シリコン（その上に、大きく削減された漏れ電流しか無い通常の集積回路，シリコンの光電子素子，シリコンの量子井戸を含む素子，を構築するための）を提供する。
【００５０】
本発明の一つの実施例において、シリコンは、電子ビームエピタキシーによって蒸着され、品質の良い絶縁層を提供するために十分に高い濃度で、しかし酸化層がエピタキシリーに成長することを保証するために十分に低い濃度で、酸素が同時にチャンバー内に導入される。これは、シリコン基板の結晶構造が酸素層に維持されることを保証するためにＲＨＥＥＤを用いることによってモニターされる。ＲＨＥＥＤは、酸素圧力とシリコンの蒸着率を調整するために用いられる。酸素の濃度が高すぎる、あるいはシリコンの蒸着率が低すぎる時に、ＲＨＥＥＤパターンは、その後の表面の品質の、高品質のシリコンのエピタキシャル成長を継続するために必要なものからの劣化を示すように変化する。シリコン蒸着率は、６ＭＨｚ発振シリコン結晶を用いて、あるいはいくらかの数の異なった方法で測定され得る。一般的に酸素圧は１０-6Ｔｏｒｒであるが、これは他の、より高い、又はより低い酸素圧によっても為され得る。一般的な電子ビームエピタキシーシリコン蒸着率は、分子線エピタキシーを用いて、０．４Ａ/ｓである。しかし、使用される工程によって、これらの率は変動し得る。化学蒸着法は、シリコンと酸素を蒸着する、多くの代替的な方法の一つである。
【００５１】
一般的に、シリコン基板（その上に障壁が蒸着される）は、一般的に１０-6Ｔｏｒｒ又はそれ以下の背景圧力（background pressure）に維持される真空チャンバーにおいて400℃から700℃の温度において維持される。しかし、絶縁障壁を形成するために導入される特定の要素によって、これらの値は変更され得る。
【００５２】
絶縁層を形成するためにシリコンに接合する要素として酸素を用いた本発明の好ましい実施例がここに説明されるが、本技術の当業者にとって明白なように、本発明は、前記障壁を形成するためにシリコンと接合されるべき（to be bonded）他の要素を含む。更に、絶縁層を準備するために用いられる分子線エピタキシーシステムの詳細がここに説明されるが、当業者に認識されるように、本発明は、絶縁障壁を形成するために、シリコンを少なくとも一つの他の要素と蒸着する他の方法を含む。
【実施例３】
【００５３】
（３）EpiSiOxの超格子
上述の（２）に記載の方法において、EpiSiOxの非常に薄い層が、単結晶シリコン基板，又はエピタキシャルシリコンの上に蒸着される。エピタキシャルシリコンの薄い層が、第１のEpiSiOxに隣接して蒸着され、EpiSiOx及びエピタキシャルシリコンの交互層（alternating layers）の超格子を形成するための構築ブロック（building block）を形成する。結果としての構造は、半導体素子における多くの用途を持つ。
【実施例４】
【００５４】
（４）オプションの欠陥”反射”層を持つEpiSiOxの複数層
図８は、本発明の一つの好ましい実施例を示す。EpiSiOxの層が厚ければ厚い程、その上のエピタキシャルシリコンにおける転位（dislocation）の数が多くなる、という証拠が存在する。それゆえ、一つの厚いEpiSiOxの層の代わりに複数の薄いEpiSiOxの層を用いることによって、エピタキシャルシリコンの最頂層（図８参照）における欠陥の数を低減することは本発明の他の目的である。EpiSiOxの層が薄くなればなる程、表面品質がより早く回復される。図８において、100オングストロームのエピタキシャル層によって分離された、25オングストロームの厚さが、好ましい実施例として示されるが、これらの厚さは変化しうる。よって、複数層を用いることによって、最終頂部エピタキシャル層（final top epi-layer）の内での欠陥の数が削減され得る。
【００５５】
エピタキシャルシリコンの間に挟まれた（sandwithed）、そのような薄いEpiSiOxの層を用いた場合でさえ、いくらかの転位（dislocation）（これは、最終EpiSiOx層の最頂部上に成長させられたエピタキシャルシリコンの層内に明示される（manifested））が存在する。最終EpiSiOx層の上に、追加の厚いエピタキシャルシリコンの層（図８に示されるように、一般的に300から500オングストローム）を配置することは、本発明の更なる目的である。この厚いシリコンの層を、EpiSiOxか、吸着された酸素単一層かのいずれかの、非常に薄い層で（又は、エピタキシャルシリコンの薄い層の間に挟まれた一続きの層で）キャッピングすることによって、この厚いシリコンの層内で、貫く（threading）転位を偏向させ（deflect）て終わらせる（terminate）こと（非特許文献13参照）、を可能とするために十分な空間が存在し、エピタキシャルシリコンの頂部層内の欠陥の数を大きく削減させる（図８参照）。
【００５６】
本発明の好ましい実施例において、量子井戸は、２つの前記障壁部分の間にエピタキシリに成長させられた単結晶シリコンからなる。障壁部分は、交互の、薄いＳｉとＳｉの酸素富化層（oxygen enriched layer）（0＜ｘ＜2.0のEpiSiOxか、酸素の単一層かのいずれか）の領域からなる。この構造は、量子閉じ込め効果（quantum confinement effect）の全てを示し、シリコン技術と完全にコンパチブルである。
【００５７】
本発明の好ましい実施例において、半導体素子のための量子井戸構造は、各々が、蓄積された歪エネルギーの開放の結果として欠陥が生成されない程薄い厚さの前記障壁の交互層からなる第１の及び第２の障壁領域を備える。この厚みは一般的に、2から4単一層の範囲にある。この障壁の間に挟まれる、純粋なシリコンの、より厚い部分は、キャリアの量子閉じ込め（quantum confinement of carriers）として機能する。提案された障壁はまた、ホールを価電子帯（valence band）に閉じ込めるためにも機能しうることを理解して欲しい。モジュレーションドーピング（modulation doping）によるいずれかのドーピング、即ち障壁領域内のシリコン層内のみか、井戸領域もまた含まれるか、が、所望の接合特性（junction characteristics）を形成するために取りこまれ（incorporated）得る。残余の欠陥を不動態化する（passivate）ために必要なら、水素もまた使用され得る。
【００５８】
本発明の好ましい実施例で、素子グレードのシリコンのエピタキシャル層の間の前記障壁を用いて、３次元ＩＣ素子が構築され得る。ＩＣ素子は、個々のシリコン層内に構築される。これらは、層内で、及び層間で接続される。図７は、エピタキシャルシリコンが、絶縁部の頂部の上に成長させられることを可能とするために、いかに絶縁層が蒸着されるかの概略図を示す。エピタキシャルシリコンは、ＩＣ素子の新規の層のための基板となり、これによって、３次元集積回路を形成する。一つの層と次の層との間の相互接続は、ＩＣの一つのレベルから次のレベルへの導電領域を形成するための、ｎ＋のような、エピタキシャルシリコンの適切なドーピングを含み得る、多くの方法のいずれによっても為され得る。
【００５９】
いかに前記障壁がいくつかの一般的な素子で使用され得るかの例が、図１Ｂに示される。絶縁層の置換物としてのSiO2を示す図において、SiOxが、特定の用途での（on specific application）前記障壁を表すことが理解されるであろう。更に、図１は、いかにＳＯＩ（前記障壁が絶縁部として示される）層が、一般的にＣＭＯＳインバータ用に使用され得るかをを概略的に示す。いかなる当業者も、他の半導体素子のアプリケーション（application）に応用するために本発明で開示された絶縁層をどのように用いるかを知ることが出来るであろう。
【００６０】
シリコンＭＯＳＦＥＴ（図４）は、おそらく最も重要な固体電子素子であろう。酸化層（アモルファスSiO2）は、金属ゲート接触と素子のシリコンチャンネル領域に挟まれる。SiO2及びシリコンとの間のインターフェース欠陥密度が少なければ少ない程、スイッチング速度がより高速となる。本発明で説明された前記障壁によるアモルファスSiO2の置換によって、シリコンと絶縁部（insulator）の間のインターフェース欠陥密度（interface defect density）を削減することが出来る。より正確には、図５に示されるように、金属ゲートとシリコンとの間の絶縁層として機能するアモルファスSiO2は、今、前記障壁と置換される。或いは、図６に示されるように、前記障壁の頂部層と金属ゲートとの間にSiO2層が使用され得る。この構成では、SiO2とのインターフェースにおいて依然として欠陥が存在するが、今、それらの欠陥はシリコンから離されて存在する。そのため、スイッチング動作に影響を与えなくなる。SiH4のような気相（gaseous）源を用いたＶＰＥ（vapor phase epitaxy：気相エピタキシー）のような、従来のエピタキシャルシリコンの成長技術、ＭＢＥ（nolecular beam epitaxy：分子線エピタキシー）及びＣＢＥ（chemical beam epitaxy：化学ビームエピタキシー）が、そのような構造（structure）を製造するために使用され得る。
【図面の簡単な説明】
【００６１】
【図１Ａ】既知のＣＭＯＳの概略図。
【図１Ｂ】本発明によるＣＭＯＳの概略図。
【図２Ａ】既知のＲＨＥＴの概略図。
【図２Ｂ】本発明によるＲＨＥＴの概略図。
【図２Ｃ】図２Ａと２Ｂのエネルギー帯図の概略図。
【図３Ａ】既知の（ＭＩＳ）ＴＥＴＲＡＮの概略図。
【図３Ｂ】既知のGaAsＴＥＴＲＡＮの概略図。
【図３Ｃ】本発明によるＴＥＴＲＡＮの概略図。
【図４】既知のＭＯＳＦＥＴの概略図。
【図５】本発明によるＭＯＳＦＥＴの概略図。
【図６】本発明によるＭＯＳＦＥＴのゲート領域の概略図。
【図７】本発明によるＩＣの部分の概略図。
【図８】本発明による複合構造の概略図。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際公開パンフレット】
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【国際調査報告】
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