(57)【要約】本発明は、基板ウェハの層に関する。本発明の課題は、従来の構成の欠点を克服した基板ウェハの層を提供することであり、比較的に低いコストで一方では十分なラッチアップ耐性が高度にスケーリングされたデジタルＣＭＯＳ回路で達成され、他方では低い基板損失／入力結合がアナログ高周波回路に対して確保され、さらに構成素子特性に悪影響が及ぼされないようにする。本発明によればこの課題は、１つまたは複数の埋め込まれた炭素の豊富なＳｉ層（３）をエピタキシャル層、すなわちＳｉ−Ｃａｐ層（４）の下に有する高抵抗のｐ−−Ｓｉ基板（２）内の基板ウェハの層において、埋め込まれた炭素の豊富なＳｉ層の構造を有し、当該Ｓｉ層は、構成素子の特性に障害的影響を与えないように、とりわけＭＯＳトランジスタのソース／ドレイン漏れ電流が増大しないように構成されており、ドーパント拡散と欠陥発生を打ち込み損傷の修復時に抑圧することによって、従来の基板ウェハと比較して大きな打ち込みドーズが逆行性ウェルプロフィールに対して適用され、これによりウェル抵抗が低減され、ひいてはラッチアップ耐性の上昇が達成されることにより解決される。
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【特許請求の範囲】
【請求項１】
１つまたは複数の埋め込まれた炭素の豊富なＳｉ層（３）をエピタキシャル層、すなわちＳｉ−Ｃａｐ層（４）の下に有する高抵抗のｐ−−Ｓｉ基板（２）内の基板ウェハの層において、
埋め込まれた炭素の豊富なＳｉ層の構造を有し、
当該Ｓｉ層は、構成素子の特性に障害的影響を与えないように、とりわけＭＯＳトランジスタのソース／ドレイン漏れ電流が増大しないように構成されており、
ドーパント拡散と欠陥発生を打ち込み損傷の修復時に抑圧することによって、従来の基板ウェハと比較して大きな打ち込みドーズが逆行性ウェルプロフィールに対して適用され、これによりウェル抵抗が低減され、ひいてはラッチアップ耐性の上昇が達成され、
バイポーラ交互作用メカニズムがラッチアップのトリガの際に、電荷キャリア寿命の局所的低減によって阻止される、
ことを特徴とする基板ウェハの層。
【請求項２】
炭素の豊富なＳｉ層（３）の厚さとＳｉ−Ｃａｐ層（４）の厚さは、ｎウェルとｐ−−Ｓｉ基板（２）との間の空乏ゾーン、並びにＭＯＳトランジスタのソース／ドレイン領域とｐないしｎウェルとの間の空乏ゾーンが動作条件下で炭素の豊富なＳｉ層（３）に達しないように構成されている、請求項１記載の基板ウェハの層。
【請求項３】
炭素の豊富なＳｉ層（３，３３）内の炭素濃度は、２×１０１８ｃｍ−３から３×１０２０ｃｍ−３の間、有利には５×１０１８ｃｍ−３から５×１０１９ｃｍ−３の間である、請求項１記載の基板ウェハの層。
【請求項４】
打ち込み損傷を修復した後、３×１０１３ｃｍ−２を越える打ち込みドーズに対しては、Ｓｉ−Ｃａｐ層（４）の表面近傍に１０４ｃｍ−２の僅かな欠陥密度が存在する、請求項１記載の基板ウェハの層。
【請求項５】
Ｓｉバッファ層（３２）が基板（３１）の上にあり、
Ｓｉバッファ層（３２）は基板（３１）と後続のカバー層との間で酸素の少ないゾーンを形成する、請求項１から４までのいずれか１項記載の基板ウェハの層。
【請求項６】
絶縁領域の下側エッジの上方には炭素の豊富なＳｉ層（４１）がある、請求項１から５までのいずれか１項記載の基板ウェハの層。
【発明の詳細な説明】
【０００１】
本発明は、請求項１の上位概念による基板ウェハの層に関する。
【０００２】
電力消費、信号処理速度および製造コストの点で、これまでのマルチチップ解決手段に対する利点が、例えば高集積プロセッサ回路（デジタル回路技術）を送受信構成素子に対する高周波回路（アナログ回路技術）と共に１つのチップに集積できる場合に期待される。
【０００３】
デジタル形式の回路素子とアナログ形式の回路素子を１つのチップにこのようにまとめることは技術、構成素子エンジニアおよび回路開発者に高い要求を課す。これは個々の技術プロセスおよび構成素子構造が矛盾する最適基準、または統一することが困難な最適基準を基礎とするためであり、さらに複数の回路を１つのチップで共通に駆動することが不所望の交互作用を引き起こし得るからである。
【０００４】
高度にスケーリングされたデジタル回路を製造するためには、典型的にはｐ−ドープされたエピタキシャル層を有する強くドープされたＰ＋基板ウェハを使用する。これはラッチアップの発生に対して十分な安全性を保証するためである。ラッチアップは回路機能に対して有害であり、４層構造体、例えばＣＭＯＳインバータにサイリスタ的点弧を引き起こす。
【０００５】
これに対して高周波回路に対しては、できるだけ高抵抗の基板ウェハを使用するのが有利である。これは基板へ容量的または誘導的に入力結合される電流を小さく保持するためである。なぜならこの電流は高い電力消費、コイルの場合でのＱ減少、またはいわゆる基板ノイズを引き起こすからである。同時に例えばデジタル回路のノイズ信号が脆弱なアナログ回路に及ぼす影響も低減される。
【０００６】
デジタル回路とアナログ高周波回路とを１つのチップでまとめる際に、基板特性への種々異なる要求を同時に満たそうとする種々のアプローチがある。例えばＡ．Ｍｏｎｒｏｙ ｅｔ ａｌ．， ＢＣＴＭ １９９３，７．３， では、イオン打ち込みマスクを用いて、構造化され、エピタクシーにより埋められたｎ＋およびｐ＋領域をｐ−基板に作製する。これはラッチアップ耐性を強くドープされたウェル領域により確保し、かつ高周波損失を高抵抗の基板により小さくするためである。しかしこの手段は、付加的プロセスステップ、構造化、ウェル形成、およびエピタクシーによる付加的コストの原因となり、またｎウェル領域およびｐウェル領域を設計する際の制限となる。この制限は、埋め込まれたｎ＋（ｐ＋）領域がＣＭＯＳ技術のｎおよびｐウェルに対して側方にシフトされることによるためである。この側方シフトは、マスク端部調整ないしは深部拡散中に、埋め込まれたｎ＋（ｐ＋）領域が側方に広がることによるものである。
【０００７】
Ｍ．Ｒ．Ｆｒｅｉ ｅｔ ａｌ．， ＩＥＤＭ １９９９， ｐ．７５７ による提案では、ｐ＋基板の代わりに埋め込まれたＰ＋層をエピタクシャルに取り付ける。しかし前記の困難性とは逆に、ラッチアップ耐性ないし高周波基板損失の点で満足のいく妥協が得られない。この妥協は、ラッチアップ耐性の点では、ｐ＋基板に対して格段に高められた基板抵抗から、また高周波基板損失の点では、格段に小さな基板抵抗と、ｎウェルと基板間の容量がｐ−基板に対して大きいことにより生じる。
【０００８】
ｐ＋基板なしで、または高導電性のエピタキシャル埋め込みされたｎ＋／ｐ＋層なしでラッチアップ耐性を効率的に高めるためには、ｎおよびｐウェルの導電性を高めることが必要である。
【０００９】
Ｒ．Ｍａｈｎｋｏｐｆ ｅｔ ａｌ．， ＪＥＤＭ １９９９， ｐ．８４９ には、付加的にマスクされたホウ素打ち込みを使用すれば、ｐ＋基板を省略してもラッチアップを十分に抑圧できることが報告されている。しかしそこに記載された構成は、ｎＭＯＳトランジスタのノイズ信号を適切なドーピングプロフィールによって遮へいする課題に対する解決を含むものではない。これは例えばＡ．Ｍｏｎｒｏｙ ｅｔ ａｌ．， ＢＣＴＭ １９９９，７．３，ではエピタキシャルに埋め込まされたｎ＋領域により達成され、この領域は側方でコレクタチャネルを介して接触接続されている。プロセスコストを節約し、ｐ＋基板で達成された高集積ＣＭＯＳ回路のスケーリングを失わないようにするため、このトランジスタ構造を打ち込みにより作製することは有利である。
【００１０】
ここでは埋め込まれたドーパントプロフィールができるだけ高いドーズと勾配を有するように努める。このような逆行性ウェルに対する適切な打ち込みドーズに関しては、種々の基準に注意すべきである。なぜならラッチアップ耐性のためにできるだけ低い層抵抗が必要であるが、しかし表面まで十分に低い濃度が必要だからである。これはソース・ドレイン容量を小さくし、ＭＯＳトランジスタの閾値電圧を逆行性ウェルドーピングに依存しないで調整できるようにするためである。さらに可能なドーズ領域はこれまで公知の従来技術に従って制限される。例えばＫ．Ｋ．Ｂｏｕｒｄｅｌｌｅ， Ｊ．Ａｐｐｌ．Ｐｈｙｓ． Ｖｏｌ．８６，ｐ．１２２１， １９９９ 参照。なぜなら所定のドーズ領域（このドーズ領域は逆行性ウェルの作製のために有利である）でのイオン形式に依存して、打ち込み損傷を欠陥なしで修復することはできないからである。
【００１１】
Ｈ．−Ｊ．Ｇｏｓｓｍａｎｎ ｅｔ ａｌ．， ＩＥＤＭ １９９８，ｐ．７２５ は馬込まれた炭素層を打ち込みにより形成した。これはＭＯＳトランジスタでのリバース「ショートチャネル作用」を弱めるためである。しかしこの目的のために必要な炭素ドーズは、打ち込みプロフィールの最大を深部の、可動電荷キャリアの少ないゾーンに位置決めしても、ソース・ドレインダイオードは格段に大きな漏れ電流を示す。そのため高集積回路での使用には問題がある。
【００１２】
Ｂｏｇｅｎ ｅｔ ａｌ．， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １１． Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ， １９９６，ｐ．７９２ は、高エネルギー打ち込みによって作製された埋め込み炭素層を、寿命低減のため、およびひいては少数キャリアの核酸長の低減のため、および最終的にはラッチアップ耐性を高めるために使用することを意図している。しかし取り付けられた層が非常に深いため（＞３μｍ）、ラッチアップトリガの典型的な電流経路の場合、得ようとする作用は生ぜず、そうでない場合でも、Ｇｒｏｓｓｍａｎｎ ｅｔ ａｌ． ＩＥＤＭ １９９８，ｐ．７２５ が突き止めたように、埋め込まれた炭素層の上側領域で寿命はさほど低下しない。しかしこの寿命の低減は絶対的に回避すべきである。なぜならソース・ドレイン領域とウェルとの間の空間電荷ゾーン、およびｎウェル／ｐ基板接合部では漏れ電流の小さいことが必要だからである。これまで紹介したバリエーションはこの要求を満たす手段を示していない。
【００１３】
本発明の課題は、従来の構成の前記欠点を克服した基板ウェハの層を提供することであり、これにより比較的に僅かなコストで、一方では十分なラッチアップ耐性を高度にスケーリングされたデジタルＣＭＯＳ回路で達成することができ、他方では小さな基板損失／入力結合をアナログ高周波回路に対して確保することができ、さらに構成素子特性に障害的影響を与えないようにすることである。
【００１４】
本発明によりこの課題は、エピタキシャル層、すなわちＳｉ−Ｃａｐ層（４）の下に１つまたは複数の埋め込まれた炭素の豊富なＳｉ層（３）を有する高抵抗ｐ−Ｓｉ基板（２）において、埋め込まれた炭素の豊富なＳｉ層の構造が、構成素子の特性に障害的影響を与えないように構成されており、とりわけＭＯＳトランジスタのソース／ドレイン漏れ電流が高くならず、ドーパント拡散と欠陥発生の抑圧により、打ち込み損傷の修復の際に、従来の基板ウェハと比較して大きな打ち込みドーズが逆行性ウェルプロフィールに対して適用され、これによりウェル抵抗の低減、および最終的にはラッチアップ耐性の向上が達成され、バイポーラ交互作用メカニズムがラッチアップのトリガの際に電荷キャリア寿命の局所的低減によって阻止されることにより解決される。
【００１５】
炭素の豊富なＳｉ層（３）の厚さとＳｉ−Ｃａｐ層（４）の厚さは、ｎウェルとｐ−Ｓｉ基板（２）との間の空乏ゾーンも、ＭＯＳトランジスタのソース・ドレイン領域とｐないしｎウェルとの間の空乏ゾーンも、炭素の豊富なＳｉ層（３）に動作条件下で達しないように選定される。
【００１６】
炭素の濃度は、炭素の豊富な層（３，３３）での濃度が２×１０１８ｃｍ−３から３×１０２０ｃｍ−３、有利には５×１０１８ｃｍ−３から５×１０２０ｃｍ−３の間である。３×１０１３ｃｍ−２以上の打ち込みドーズに対する打ち込み損傷を修復した後、表面付近のＳｉ−Ｃａｐ層（４）には１０４ｃｍ−２より少ない僅かな欠陥密度が存在する。
【００１７】
取り付けの形式およびこの層の位置は、ラッチアップ耐性が複数の観点から従来の解決手段より改善されるように選定される。電荷キャリア寿命の局所的低減、およびひいては少数電荷キャリアの拡散長は炭素の豊富なＳｉ層において、バイポーラ交互作用メカニズムをラッチアップのトリガの際に阻止する。
【００１８】
さらに埋め込まれた炭素の豊富なＳｉ層により、打ち込み損傷の修復時に結晶エラーの点欠陥支援された形成が抑圧される。このことにより従来の純粋なＳｉ基板に対して、逆行性ウェルプロフィールに対する打ち込みドーズの領域を拡張することができ、この逆行性ウェルプロフィールは表面近傍で十分に欠陥の少ない領域を残す。さらにｎウェルおよびｐウェルの深部におかれた高導電性層に対する打ち込みプロフィールの形状における自由度が上昇する。これは、ＴＥＤを埋め込まれた炭素の豊富なＳｉ層の周囲で打ち込み損傷の修復中に局所的に抑圧することによる。
【００１９】
埋め込まれた炭素の豊富なＳｉ層の構造はここでは、所与のＣＭＯＳないしＢｉＣＭＯＳ技術の構成素子の特性が実質的に影響を受けず、とりわけソース／ドレイン漏れ電流が上昇しないように構成される。
【００２０】
本発明の特徴は従属請求項、発明の詳細な滅明および図面に示されており、これらの特徴はそれぞれ単独でも、また複数を組み合わせた形でも可能である。以下、図面に基づき本発明を詳細に説明する。
【００２１】
図１ａは、埋め込まれた炭素の豊富なＳｉ層（３）を有する基板ウェハ（１）の本発明による層の概略図である。
【００２２】
図１ｂは、図１と同様であるがさらに絶縁領域（５）並びにＣＭＯＳプロセスで形成されたｐおよびｎウェル（６／７）を有する本発明の層の概略図である。
【００２３】
図１ｃは、図１と同様であるがさらに空間電荷ゾーン（８）をｎウェル（７）とｐ−基板（２）ないしはｐウェル（６）との間に、並びに空間電荷ゾーン（９）をｎ＋ないしｐ＋ソース／ドレイン領域（１０，１１）とウェル（６／７）との間に有する本発明の層の概略図である。
【００２４】
図２は、図１ｂと同様にあるがさらに付加的ドープ（１２／１３）をｎおよびｐウェル（７／６）の下に有する本発明の層の概略図である。
【００２５】
図３は、寄生ｎｐｎおよびｐｎｐバイポーラトランジスタ構成（２１／２２）の概略図である。
【００２６】
図４は、寄生バイポーラトランジスタ構成の適切な電流増幅をｎ＋／ｐ＋間隔の関数として示す線図である。
【００２７】
図５は、ｐ＋ソース／ドレインｎウェルダイオードの適切な漏れ電流特性曲線を示す線図である。
【００２８】
図６は、２つの埋め込まれた炭素の豊富なＳｉ層を有する本発明の層の概略図である。
【００２９】
図７は、ｎないしｐドープされた炭素の豊富なＳｉ層の層抵抗を、種々の炭素濃度に対して通常のＳｉウェハとの比較で示す線図である。
【００３０】
図８は、埋め込まれた炭素の豊富なＳｉ層を有する本発明の層の概略図である。
【００３１】
本発明を、ＣＭＯＳプロセスの現時点での技術水準と関連して説明する。このプロセスの変形も可能であり、例えばＢｉＣＭＯＳ技術に対してプロセスモジュールを導入することが可能である。
【００３２】
例１：
図１に示されたこの実施例は、本発明の主要な詳細を示す。図１ａには、基板ウェハ１の本発明の層が示されており、この層はｐ−基板２と埋め込まれた炭素の豊富なＳｉ層３からなる。さらに図１ｂには絶縁領域５と、ＣＭＯＳプロセスで形成されるｐウェルおよびｎウェル６／７を有するものが、図１ｃにはｎウェル７とｐ基板２ないしｐウェル６との間の空間電荷ゾーン８，並びにｎ＋ないしｐ＋ソース／ドレイン領域１０，１１とウェル６／７との間の空間電荷ゾーン９を有するものが示されている。炭素の豊富なＳｉ層３の炭素濃度は、２×１０１８ｃｍ−３から３×１０２０ｃｍ−３の間、有利には５×１０１８ｃｍ−３から５×１０１９ｃｍ−３の間とすることができる。炭素の豊富なＳｉ層３を介してエピタクシャルに例えばＣＶＤによって（炭素の少ない）Ｓｉ−Ｃａｐ層４がデポジットされる。このＳｉ−Ｃａｐ層は１×１０１７ｃｍ−３より少ない、有利には１×１０１６ｃｍ−３以下のドーパント濃度を有する。
【００３３】
例２：
本来のＣＭＯＳプロセス経過の前に、基板ウェハ１を次のようにして作製する。できるだけ高抵抗のｐ基板２からなる基板ウェハ１の上にエピタクシャルに化学蒸着法（ＣＶＤ）を用いて炭素の豊富なＳｉ層３を、例えば例１のように埋め込む。Ｓｉ−Ｃａｐ層４をデポジットする際には、高温（ＨＴ）または低温（ＬＨ）エピタクシーを使用することができる。次に基板ディスク１にＣＭＯＳプロセス経過により扁平なトレンチを絶縁領域５としてｐウェル６とｎウェル７との間に設ける。炭素の豊富なＳｉ層３の厚さとＳｉ−Ｃａｐ層４の厚さは有利には、ｎウェル７とｐ−Ｓｉ基板２との間の欠乏ゾーン８も、ＭＯＳトランジスタ１０、１１のソース／ドレイン領域とウェル６／７との間の欠乏ゾーンも炭素の豊富なＳｉ層３に動作条件下で達しないように選択する。
【００３４】
例３：
例２の製造方法の変形として、欠陥の少ない単結晶の炭素の豊富なＳｉ層を次のように作製することができる。すなわち炭素を高ドーズで打ち込み、障害を受けた結晶格子を続いて固体相エピタクシーを用い修復するのである。
【００３５】
例４：
この実施例では、市販されるｐ−基板２（３０〜６０Ωｃｍの導電率）に約３００ｎｍの厚さの炭素の豊富なＳｉ層３（約１×１０１９ｃｍ−３の炭素濃度）、および５００ｎｍのＳｉ−Ｃａｐ層４３をＬＴ−ＣＶＤエピタクシーによってデポジットする。炭素の豊富なＳｉ層３とＳｉ−Ｃａｐ層４における電気的にアクティブなドーパント濃度は５×１０  １５ｃｍ−３より小さい。基板ウェハ１を作製した後、高温ステップが例えば１０００℃／１ｈでウェハに適用された。これにより炭素の豊富なＳｉ層３内での炭素分布が後続の温度処理中でも格段に変化しないようになる。この高温ステップは後続のＣＭＰＳプロセス中にも行うことができる。さらに本発明の基板構成が、扁平なトレンチ、逆行性ｐおよびｎウェル、Ｃｏケイ化およびＡｌｕ金属化による典型的なデュアルゲート０．２５μｍＣＭＯＳプロセスを基礎としてテストされる。
【００３６】
例５：
前記実施例の製造方法に対する変形では有利には、ｐウェル６およびｎウェル７に付加的ドーピング部１２，１３が設けられ、これによりラッチアップ耐性が高められる。付加的ドーピング部１２はｐウェル６およびｎウェル７に対する打ち込みの前に設けられる。付加的ドーピング部１２に対してこの実施例では蛍光体が別個のマスクにより打ち込まれ、修復される。この蛍光体は選択的に、ｐウェルの下にｎＭＯＳトランジスタを電気的にシールドするためと、ｎウェルの下にラッチアップ耐性を改善するために使用することができる。このマスクステップに対しては、ｎウェル７に対するのと同様の設計ルールが使用される。さらにｐウェルに対するラッカーマスクによって、ｐウェルに対する付加的ドーピング部１３が付加的ホウ素打ち込みとして設けられる。この打ち込みのエネルギーとドーズ（ホウ素に対して３００ｋｅＶ／２×１０１３ｃｍ−２、蛍光体に対して７５０ｋｅＶ／５×１０１３ｃｍ−２）は、閾値電圧を決定する表面近傍領域のドーピングが変化しないように選択される。
【００３７】
例６：
炭素の豊富なＳｉ層の、電気特性とりわけラッチアップ特性に関しての作用が実験的に前記の実施例で説明し、製造した層構成によってテストされた。ラッチアップ特性に対する影響は、図３に示したテスト構造体によって調査した。示されているのは寄生ｎｐｎバイポーラトランジスタ構成２１と寄生ｐｎｐバイポーラトランジスタ構成２２，並びにラッチアップ特性を特徴付けるｎ＋／ｐ＋間隔２３である。付加的ドーピング部１２，１３により達成される比較的に高い導電率と、炭素の豊富なＳｉ層３での少数キャリアの拡散長の低減によって、寄生ｎｐｎないしｐｎｐバイポーラトランジスタ２１，２２の電流増幅が、炭素の豊富なＳｉ層を有する構成について、ｐ−−Ｅｐｉ／ｐ＋標準バリエーションに対して、ないしは付加的ドーピング部を有するが、炭素の豊富なＳｉ層を有しないｐ−基板に対して低下している。図５は、ｐ＋ソース／ドレインおよびｎウェル間の漏れ電流に基づき、炭素の豊富なＳｉ層３を有するバリエーションについて、比較バリエーションに対して、表面近傍Ｓｉ−Ｃａｐ層４での欠陥密度が打ち込み損傷の修復後で比較的に少ないことを示している。このことは同じ漏れ電流レベルについては、炭素の豊富なＳｉ層３を使用した場合、比較的に大きな打ち込みドーズをウェルプロフィールの比較的に深い部分に対して使用できることを意味する。
【００３８】
例７：
図６に示された構成は、本発明の別の特徴を組み合わせたものである。３０〜６０Ωｃｍのｐ−基板３１にｐ−−Ｓｉバッファ層３２がデポジットされている。この層の役目は、基板３１と後続のカバー層との間に酸素の少ないゾーンを形成することである。ｐ−−Ｓｉバッファ層３２の厚さは０．２μｍから１０μｍ、有利には２μｍとすることができる。デポジットは通常のＬＴ−ＣＶＤまたはＨＴ−ＣＶＤエピタクシープロセス、有利にはＨＴ−ＣＶＤエピタクシーにより実行できる。続いて第１の炭素の豊富なＳｉ層３３がデポジットされる。作製のために例１で説明したＨＴ−ＣＶＤまたは打ち込みを使用することができる。厚さは数１０ｎｍから２０００ｎｍの領域、有利には５０ｎｍから６００ｎｍの領域である。炭素濃度は、５×１０１８ｃｍ−３から３×１０２０ｃｍ−３の領域、有利には５×１０１８ｃｍ−３から１×１０２０ｃｍ−３の領域に調整される。第１の炭素の豊富なＳｉ層３３の上には、弱くドープされたＳｉ中間層３４が通常のＣＶＤプロセスによって形成される。この厚さは、１００ｎｍから１０００ｎｍ、有利には３００ｎｍから６００ｎｍの間とすることができる。続いて第２の炭素の豊富なＳｉ層３３がＳｉ中間層３４の上に形成される。この第２の炭素の豊富なＳｉ層の炭素濃度は、第１の炭素の豊富なＳｉ層３３で使用される濃度より低いか、または同じである。本発明の基板構成は、第２の炭素の豊富なＳｉ層３５の上での弱くドーピングされ、エピタクシャル形成されたＳｉ−Ｃａｐ層３６により完全となる。この厚さは１００ｎｍから６００ｎｍ、有利には３００ｎｍから５００ｎｍとすることができる。ラッチアップ耐性を例１の構成に対して改善するために、ホウ素ないし蛍光体打ち込みのエネルギーとドーズが付加的ドーピング部３７，３８に足して高められる。ＣＭＯＳ標準プロセスとの比較で、付加的ドーピング部３７（これはｐウェルと共に設けられる）に対する付加的なホウ素打ち込みは、４００ｋｅＶのエネルギーと６×１０１３ｃｍ−２のドーズにより形成される。付加的ドーピング部３８に対する蛍光体打ち込みのエネルギーは実質的に次の要求により決められる：一方では、蛍光体打ち込みによりｐウェルの下に発生する埋め込まれたｎ層の導電性をｎＭＯＳトランジスタを電気的にシールドするために良好にすることである。そのためには、十分に高い打ち込みエネルギーが必要であり、これは付加的ドーピング部３７による補償を回避するためである。他方では、付加的ドーピング部３８をｎウェル領域３８に取り付けることができる。同じ設計ルールを付加的ドーピング部３８とｎウェルに対して適用できるようにするため、打ち込みエネルギーは上限がそのための許容最大ラッカー厚により制限される。この例で選択された付加的ドーピング部３７のエネルギーとドーズに対するデータに基づいて、前記の要求から蛍光体打ち込みに対しては０．９ＭｅＶから１．３ＭｅＶのエネルギー領域が得られる。良好な導電性に対する要求の他に、蛍光体打ち込みに対するドーズ値は、ｐＭＯＳトランジスタの電気特性が表面でのプロフィール張り出し部により影響を受けてはならないという条件に支配される。ここから生じる適切なドーズ領域は２×１０１���ｃｍ−２から５×１０１４ｃｍ−２である。ドーズに対する付加的制限は、打ち込み損傷を少数の欠陥で修復するという要求から生じる。ここでの目的は、ソース／ドレイン領域とウェル領域との間の漏れ電流を小さく保つことである。ＢｉＣＭＯＳプロセスで、エピタクシャル作製されたベース層を有するバイポーラトランジスタの高い歩留まりを達成するために、同様に修復後の高い結晶完全性が必要である。第１の炭素の豊富なＳｉ層３３の位置は、付加的ドーピング部の対向するｎプロフィールおよびｐプロフィールが後続のプロセス中できるだけ急峻なままであるように選択される。さらにこの層は少数キャリアの拡散長を効果的に低減する。この少数キャリアはｎウェルから基板へ注入される。炭素成分の適切な調整を介してさらに、ｐウェルの下の炭素の豊富なＳｉ層３３のｐ−領域に位置する電気抵抗を格段に増大することができる。これに対して、炭素の豊富なＳｉ層のｎドープされた導電性部分はほぼ影響を受けずに留まる。この特性は図７において、ｎドープまたはｐドープされた種々異なる炭素濃度の炭素の豊富なＳｉ層の層抵抗から明かである。この手段により、ｐウェル内の電位降下が緩和され、これによりラッチアップのトリガが困難になる。Ｓｉ中間層３４の導入には、ｐウェルの付加的ドーピング部３７の主要部が炭素形成により導電性損失を被らないという利点がある。さらにこのことにより、電荷キャリアの少ない炭素の豊富な領域がｐウェルとｎウェルの間の領域で縮小し、これにより漏れ電流が減少する。
【００３９】
第２の炭素の豊富なＳｉ層３５は、付加的ドーピング部の打ち込みプロフィールの拡張に後続のプロセス中に対抗するという機能を有する。さらにラッチアップに対してセンシティブな領域で増強された電荷キャリアが再結合し、これによりラッチアップのトリガが困難となる。異なる炭素濃度を有する二重層または多重層も、導電差を炭素の豊富なＳｉ層で調整するのに適する。
【００４０】
例８：
図８には別の実施例が示されている。図６の例で説明したように、ｐ−基板ウェハ３１の上にはｐ−−Ｓｉバッファ層３２と炭素の豊富なＳｉ層４１がデポジットされている。その上にはエピタクシャルに形成されたＳｉ−Ｃａｐ層がある。これまで説明した構成とは異なり、炭素の豊富なＳｉ層４１が完全に絶縁領域の上側エッジの上方に存在する。この構成によって、ｎウェルとｐ基板との間の空間電荷ゾーンが炭素の豊富なＳｉ層への重なりを有しないことが保証され、これにより漏れ電流が低減される。さらに炭素の豊富なＳｉ層の厚さが、ソース／ドレイン領域とｎまたはｐウェルとの間の空間電荷ゾーン４３と接触しないように小さく保持される。
【００４１】
本明細書では具体的な実施例に基づいて、基板ウェハの本発明の層について説明した。しかし本発明は実施例での説明の詳細に限定されるものではない。
【図面の簡単な説明】
【図１】
図１は、本発明による層の種々の概略図である。
【図２】
図２は、図１ｂと同様にあるがさらに付加的ドープ（１２／１３）をｎおよびｐウェル（７／６）の下に有する本発明の層の概略図である。
【図３】
図３は、寄生ｎｐｎおよびｐｎｐバイポーラトランジスタ構成（２１／２２）の概略図である。
【図４】
図４は、寄生バイポーラトランジスタ構成の適切な電流増幅をｎ＋／ｐ＋間隔の関数として示す線図である。
【図５】
図５は、ｐ＋ソース／ドレインｎウェルダイオードの適切な漏れ電流特性曲線を示す線図である。
【図６】
図６は、２つの埋め込まれた炭素の豊富なＳｉ層を有する本発明の層の概略図である。
【図７】
図７は、ｎないしｐドープされた炭素の豊富なＳｉ層の層抵抗を、種々の炭素濃度に対して通常のＳｉウェハとの比較で示す線図である。
【図８】
図８は、埋め込まれた炭素の豊富なＳｉ層を有する本発明の層の概略図である。
【図４】
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【図５】
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【図７】
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【国際公開パンフレット】
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2004515915.tif 000007
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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