(57)【要約】第１の半導体チップ内に組み立てられたパワートランジスタと、第２の半導体チップ内に組み立てられた「ＭＯＳＣＡＰ」型構造体とを含むＲＦパワー素子。パワートランジスタを入力電圧スパイクから保護するために、電圧制限素子が設けられ、好ましくは、「ＭＯＳＣＡＰ」と共に半導体チップ内に組み立てられる。代替的に、電圧制限素子は、コンデンサ半導体チップ上に組み立てられるか、又はそれに隣接する個別素子とすることができる。電圧制限素子をパワートランジスタチップから取り除くことにより、電圧制限素子の製作及び試験が改善され、パワー素子のための半導体面積が増加して素子製作の柔軟性を促進する。
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【特許請求の範囲】
【請求項１】
高周波用途のためのパワートランジスタ素子であって、
ａ）第１の個別半導体チップ内のパワートランジスタと、
ｂ）第２の個別半導体チップ内のコンデンサと、
ｃ）電圧制限素子と、
ｄ）前記パワートランジスタ、コンデンサ、及び電圧制限素子を収容して密封するためのパッケージと、
ｅ）前記コンデンサ及び電圧制限素子を前記パワートランジスタに接続する電気コネクタと、
を含むことを特徴とする素子。
【請求項２】
前記電圧制限素子は、前記コンデンサと共に前記第２の個別半導体チップ内に組み立てられることを特徴とする請求項１に記載のパワートランジスタ素子。
【請求項３】
前記電圧制限素子は、トランジスタを含むことを特徴とする請求項１に記載のパワートランジスタ素子。
【請求項４】
前記電圧制限素子は、ダイオードを含むことを特徴とする請求項１に記載のパワートランジスタ素子。
【請求項５】
前記電気コネクタは、ワイヤボンディングを含むことを特徴とする請求項１に記載のパワートランジスタ素子。
【請求項６】
前記コンデンサは、「ＭＯＳＣＡＰ」又は他のコンデンサ構造体であることを特徴とする請求項１に記載のパワートランジスタ素子。
【請求項７】
前記電圧制限素子は、ダイオードを含むことを特徴とする請求項６に記載のパワートランジスタ素子。
【請求項８】
前記電気コネクタは、ワイヤボンディングを含むことを特徴とする請求項７に記載のパワートランジスタ素子。
【請求項９】
個別半導体チップ内に組み立てられたパワートランジスタと共に使用するためのコンデンサ構造体であって、
個別半導体チップと、
前記半導体チップ内に組み立てられたコンデンサ素子と、
前記半導体チップ内に組み立てられて、コンデンサ構造体と並列に接続可能な電圧制限素子と、
を含むことを特徴とする構造体。
【請求項１０】
前記電圧制限素子は、ダイオードを含むことを特徴とする請求項９に記載のコンデンサ構造体。
【請求項１１】
前記電圧制限素子は、トランジスタを含むことを特徴とする請求項９に記載のコンデンサ構造体。
【請求項１２】
前記コンデンサと前記電圧制限素子とを電気的に接続するためのワイヤボンディングを含むことを特徴とする請求項９に記載のコンデンサ構造体。
【請求項１３】
「ＭＯＳＣＡＰ」又は他のコンデンサ構造体を含むことを特徴とする請求項９に記載のコンデンサ構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に高パワー電気素子に関し、より具体的には、本発明は、半導体パワー素子の電圧制限及び静電気放電保護に関する。
【背景技術】
【０００２】
一般的に高周波数で作動する「ＭＥＳＦＥＴ」又はバイポーラトランジスタのようなパワー半導体素子は、入力周波数及びインピーダンスマッチングのために、個別「ＭＯＳＣＡＰ」のようなコンデンサ素子に接続される。個別「ＭＯＳＣＡＰ」素子は、半導体トランジスタチップと共に半導体パッケージに装着され、ワイヤボンディングのような適切な手段によりそれらと相互接続される。
パワー素子は、素子を損傷又は破壊し得る入力電圧過負荷に対して保護されるべきである。従来、ツェナーダイオード、アバランシェダイオード、又はトランジスタのような電圧制限又は静電放電素子（ＥＳＤ）が、パワートランジスタチップ又はパワー集積回路チップに組み込まれてきた。パワーチップ上のこの構成要素の統合は、製作工程において容易に達成されるが、「ＥＳＤ」素子のためにパワーチップを使用することは、パワーチップのスペースがなくなるので犠牲が大きくなる。更に、静電放電素子及び／又はトランジスタを個別に試験する能力と共に静電放電素子の大きさ及び柔軟性が妥協される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、従来技術のパワー素子構造体のこれらの限界を克服することに関する。
【課題を解決するための手段】
【０００４】
本発明によれば、高周波数用途のためのパワートランジスタ素子は、第１の個別半導体チップ内のパワートランジスタ、第２の個別半導体チップ内のコンデンサ及び電圧制限素子、及び、第１及び第２半導体チップを収容して密封するためのパッケージを含む。電気コネクタは、第２チップ内のコンデンサ及び電圧制限素子を第１チップ内のパワートランジスタに接続する。
本発明の好ましい実施形態においては、電圧制限素子は、ダイオード又はトランジスタを含み、コンデンサは、「ＭＯＳＣＡＰ」であり、これらは、並列に接続される。「ＭＯＳＣＡＰ」チップは、電圧制限又は「ＥＳＤ」素子を組み立てるための十分なスペースを有するので、パワートランジスタのためのより多くのスペースが半導体チップ内で利用可能であり、従って、パワー素子の製作におけるより大きな柔軟性を可能にする。
本発明とその目的及び特徴は、図面を参照することにより、以下の詳細説明及び特許請求の範囲からより容易に明らかになるであろう。
図の同じ要素は、同じ参照番号を有する。
【発明を実施するための最良の形態】
【０００５】
図１Ａ及び１Ｂは、従来技術によるＲＦパワートランジスタの回路図及び物理的配置の平面図である。図１Ａに示すように、パワー素子へのＲＦ入力は、ワイヤボンディングとすることができる誘導素子１０と短絡コンデンサ１２とを通じて印加され、これらは、第１のチップ２１内にある。入力信号は、次に、第２のチップ２２内のラテラル「ＤＭＯＳ］トランジスタ１８のようなパワートランジスタのゲート１６にワイヤボンディング１４を通じて印加される。パワー出力は、トランジスタ１８のドレーン２０で取られ、一方、ツェナーダイオード２４のような電圧制限素子が、ゲート１６とパワートランジスタ１８のソース２６との間に接続され、トランジスタを入力の電圧スパイクから保護する。図１Ｂに示すように、チップ２１及びチップ２２は、半導体パッケージ３０に装着され、ワイヤボンディング１４が、チップ２１のコンデンサを「ＥＳＤ」素子２４及びパワートランジスタ１８に相互接続する。
上述の通り、パワートランジスタ１８を有するチップ内に静電放電素子２４を備えることは、その構造体の製作を容易にするが、「ＥＳＤ」素子が貴重な半導体チップの面積を占有し、パワートランジスタの柔軟性及び大きさを制限する。更に、製作中に電圧制限素子がパワートランジスタと相互接続されているために、その素子を試験することがより困難である。
【０００６】
本発明によれば、コンデンサチップ上への電圧制限素子の配置は、柔軟性と電圧制限素子の試験とを容易にする一方で、チップ面積、処理の流れ、及び構造体に課される制限が非常に少なくなる。すなわち、コストが低減され、電圧制限構造体は、トランジスタ構造体及びコンデンサ構造体の両方とは別に試験することができる。
図２Ａ及び２Ｂにおいて、「ＥＳＤ」素子２４は、チップ２１上に置かれ、ワイヤボンディング１０が、「ＭＯＳＣＡＰ」１２を「ＥＳＤ」素子２４に接続し、ワイヤボンディング１４が、「ＭＯＳＣＡＰ」１２をチップ２２内のパワー「ＦＥＴ」に接続している。
【０００７】
図３は、チップ１２内に組み立てられたダイオード２４のような電圧制限素子を有するチップ２１の表面上に形成された「ＭＯＳＣＡＰ」１２を示す側面断面図である。ダイオード２４の電気特性は、ダイオードをワイヤボンディング１４によって「ＭＯＳＣＡＰ」１２と相互接続する前に容易に試験することができる。ここでもまた、ダイオード２４は、ツェナー又はアバランシェダイオード、又は電圧制限トランジスタ構造体とすることができる。
【０００８】
本発明によるパワートランジスタは、パワートランジスタチップに課せられる制限を取り除き、電圧制限素子の試験及び使用の柔軟性を提供する。パワートランジスタダイのコストは低減され、トランジスタの配置により大きな柔軟性をもたらす。本発明を特定の実施形態に関して説明したが、説明は本発明を例示するものであり、本発明を制限するように解釈されないものとする。例えば、好ましい実施形態は、「ＥＳＤ」素子を「ＭＯＳＣＡＰ」半導体ダイに含むが、別々の個別「ＥＳＤ」又は電圧制限素子を「ＭＯＳＣＡＰ」及びパワー「ＦＥＴ」ダイと共にトランジスタパッケージに装着することができるであろう。すなわち、本発明は、特定の実施形態を参照して説明されたが、その説明は本発明を例示するものであり、本発明を制限するように解釈されてはならない。特許請求の範囲に規定された本発明の精神及び範囲から逸脱することなく、当業者は、様々な修正及び応用を考えることができる。
【図面の簡単な説明】
【０００９】
【図１Ａ】従来技術によるパッケージ化パワートランジスタの回路図である。
【図１Ｂ】従来技術によるパッケージ化パワートランジスタの物理的構造体の平面図である。
【図２Ａ】本発明の一実施形態によるパッケージ化パワートランジスタ素子の回路図である。
【図２Ｂ】本発明の一実施形態によるパッケージ化パワートランジスタ素子の物理的配置の平面図である。
【図３】本発明の一実施形態による「ＭＯＳＣＡＰ」及びダイオードの側面断面図である。
【図１Ｂ】
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【図２Ｂ】
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【国際公開パンフレット】
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【国際調査報告】
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