(57)【要約】本発明は、論理値「０」の基準ＭＲＡＭセル（ＭＲ０ａ）および（ＭＲ０ｂ）に並列に接続された論理値「１」の基準ＭＲＡＭセル（ＭＲ１ａ）および（ＭＲ１ｂ）を含んだ、ＭＲＡＭアレイ用の基準回路（１３２）に関するものである。基準電流（Ｉｒｅｆ）は、検知増幅器（１３０）の測定抵抗器（Ｒｍ４）に接続されており、未知の記憶セルＭＣｕの論理値状態を決定するようになっている。
2004519809.tif 000002
【特許請求の範囲】
【請求項１】
磁気ランダムアクセスメモリー（ＭＲＡＭ）アレイ用の基準回路であって、
論理値「１」を記憶している少なくとも１つのＭＲＡＭ蓄積セルと、
上記論理値「１」のＭＲＡＭ蓄積セルに接続され、論理値「０」を記憶している少なくとも１つのＭＲＡＭ蓄積セルとを含み、
上記ＭＲＡＭアレイの検知増幅器用の基準電流を供給することで、上記アレイのＭＲＡＭセルの論理値状態を決定する基準回路。
【請求項２】
上記論理値「１」のＭＲＡＭ蓄積セルを通る電流がｉ１に等しく、上記論理値「０」のＭＲＡＭ蓄積セルを通る電流がｉ０に等しく、上記基準電流が、１／２（ｉ１＋ｉ０）にほぼ等しい、請求項１に記載の基準回路。
【請求項３】
ただ１つの論理値「１」のＭＲＡＭ蓄積セル、および、ただ１つの論理値「０」のＭＲＡＭ蓄積セルを含んでおり、
上記論理値「１」のＭＲＡＭ蓄積セル、および、上記論理値「０」のＭＲＡＭ蓄積セルは、互いに並列に接続されており、
上記並列の蓄積セルの一端部は、ＭＲＡＭアレイ用の基準電圧の半分に等しい基準電圧に接続可能であり、
上記並列の蓄積セルのもう一端部は、上記ＭＲＡＭアレイ検知増幅器に接続可能である、請求項２に記載の基準回路。
【請求項４】
互いに直列に接続された２つの論理値「１」の蓄積セルと、
互いに直列に接続された２つの論理値「０」の蓄積セルとを含んでおり、
上記２つの直列の論理値「０」の蓄積セルが、上記２つの論理値「１」の蓄積セルに並列に接続されており、
上記並列の蓄積セルの一端部は、ＭＲＡＭアレイ用の基準電圧に等しい基準電圧に接続され、
上記並列の蓄積セルのもう一端部は、ＭＲＡＭアレイ検知増幅器に接続可能である、請求項２に記載の基準回路。
【請求項５】
上記基準回路蓄積セルが、上記ＭＲＡＭアレイの一部分である、請求項１に記載の基準回路。
【請求項６】
上記基準回路蓄積セルが、基準電流が発生しているＭＲＡＭアレイとは異なるＭＲＡＭアレイの一部分である、請求項１に記載の基準回路。
【請求項７】
磁気ランダムアクセスメモリー（ＭＲＡＭ）アレイ用の基準回路であって、
第１端部および第２端部を備えた第１の論理値「１」の蓄積セル、
第１端部および第２端部を備えており、該第１端部で、第１の論理値「１」の蓄積セルの第２端部に直列に接続される、第２の論理値「１」の蓄積セル、
第１端部および第２端部を備えており、該第１端部で、第１の論理値「１」の蓄積セルの第１端部に接続される、第１の論理値「０」の蓄積セル、および、
第１端部および第２端部を備えており、該第１端部で、第１の論理値「０」の蓄積セルの第２端部に直列に接続される、第２の論理値「０」の蓄積セルを含んでおり、
上記第２の論理値「０」の蓄積セルの第２端部は、第２の論理値「１」の蓄積セルの第２端部に接続されており、
上記ＭＲＡＭアレイの検知増幅器用の基準電流を供給することで、上記アレイのＭＲＡＭセルの論理値状態を決定する基準回路。
【請求項８】
上記第１および第２の論理値「１」のＭＲＡＭ蓄積セルを通る電流がｉ１に等しく、上記第１および第２の論理値「０」のＭＲＡＭ蓄積セルを通る電流がｉ０に等しく、上記基準電流が１／２（ｉ１＋ｉ０）にほぼ等しい、請求項７に記載の基準回路。
【請求項９】
上記第２の論理値「１」のＭＲＡＭ蓄積セルの第２端部、および、上記第２の論理値「０」のＭＲＡＭ蓄積セルの第２端部が、ＭＲＡＭアレイ用基準電圧に等しい基準電圧に接続され、
上記第１の論理値「１」のＭＲＡＭ蓄積セルの第１端部、および、第１の論理値「０」のＭＲＡＭ蓄積セルの第１端部が、ＭＲＡＭアレイ検知増幅器に接続可能である、請求項８に記載の基準回路。
【請求項１０】
上記基準回路蓄積セルが、上記ＭＲＡＭアレイの一部分である、請求項９に記載の基準回路。
【請求項１１】
上記基準回路蓄積セルが、基準電流が発生しているＭＲＡＭアレイとは異なるＭＲＡＭアレイの一部分である、請求項９に記載の基準回路。
【請求項１２】
磁気ランダムアクセスメモリー（ＭＲＡＭ）装置の検知増幅器用の基準電流の発生方法であって、
上記ＭＲＡＭ装置は、アレイに配列された複数の蓄積セルを含んでおり、各々の蓄積セルは、基準電流を供給する論理値状態を含んでおり、該基準電流は、少なくとも１つの論理値「１」のＭＲＡＭ蓄積セル、および、少なくとも１つの論理値「０」のＭＲＡＭ蓄積セルを通る電流の関数であり、上記アレイのＭＲＡＭ蓄積セルの論理値状態は、ＭＲＡＭ蓄積セル電流と基準電流との比較により決定可能である方法。
【請求項１３】
上記基準電流が、少なくとも１つの論理値「１」のＭＲＡＭ蓄積セルを通る電流と、少なくとも１つの論理値「０」のＭＲＡＭ蓄積セルを通る電流とを半分ずつ含んでいる、請求項１２に記載の方法。
【請求項１４】
論理値「１」を記憶するＭＲＡＭ蓄積セルの第１端部と、検知増幅器とを接続し、
論理値「０」を記憶するＭＲＡＭ蓄積セルの第１端部と、論理値「１」のＭＲＡＭ蓄積セルの第１端部と、検知増幅器とを接続し、
上記論理値「１」および論理値「０」のＭＲＡＭ蓄積セルの第２端部と、基準電圧とを接続することによって、基準電流を供給する、請求項１２に記載の方法。
【請求項１５】
上記基準電圧が、ＭＲＡＭアレイ用の基準電圧の半分に等しい、請求項１４に記載の方法。
【請求項１６】
上記基準回路蓄積セルが、ＭＲＡＭアレイの一部分である、請求項１４に記載の方法。
【請求項１７】
上記基準回路蓄積セルが、基準電流が発生しているＭＲＡＭアレイとは異なるＭＲＡＭアレイの一部分である、請求項１４に記載の方法。
【請求項１８】
第１端部および第２端部を有する第１の論理値「１」の蓄積セルを提供し、
第１端部および第２端部を有する第２の論理値「１」の蓄積セルを、該第１端部で、上記第１論理値「１」の蓄積セルの第２端部に接続し、
第１端部および第２端部を有する第１の論理値「０」の蓄積セルを、該第１端部で、上記第１の論理値「１」の蓄積セルの第１端部、および、ＭＲＡＭアレイの基準電圧と接続し、
第１端部および第２端部を有する第２の論理値「０」の蓄積セルを、該第１端部で、上記第１の論理値「０」の蓄積セルの第２端部に直列に接続し、
上記第２の論理値「０」の蓄積セルの第２端部を、上記第２の論理値「１」の蓄積セルの第２端部に接続することによって、基準電流を供給する、請求項１２に記載の方法。
【請求項１９】
上記基準回路蓄積セルが、ＭＲＡＭアレイの一部分である、請求項１８に記載の方法。
【請求項２０】
上記基準回路蓄積セルが、基準電流が発生しているＭＲＡＭアレイとは異なるＭＲＡＭアレイの一部分である、請求項１８に記載の方法。
【発明の詳細な説明】
本特許は、本明細書に参照されて組み込まれる米国仮特許出願番号６０／２６３，９１０（出願日２００１年１月２４日）の利得を主張するものである。
【０００１】
技術分野
本発明は、概して半導体装置の製造に関し、特に、磁気ランダムアクセスメモリー（ＭＲＡＭ）装置の製造に関するものである。
【０００２】
発明の背景
半導体は、ラジオ、テレビ、携帯電話、および、パーソナルコンピュータ機器などの、電子機器用の集積回路に用いられている。半導体装置の一形態として、情報を記憶するための電荷を用いたダイナミックランダムアクセスメモリー（ＤＲＡＭ）、および、フラッシュメモリーのような、半導体記憶装置が挙げられる。
【０００３】
記憶集積回路装置の最近の開発は、半導体技術と磁気学とを組み合わせたスピン電子工学を含んでいる。電子のスピンは、電荷よりもむしろ、「１」または「０」の存在を示すために用いられる。このようなスピン電子装置の１つに、異なる金属層において、互いに直交する導電線を含み、その導電線が磁気積層体（ｍａｇｎｅｔｉｃ ｓｔａｃｋ）を間に挟んでいる、磁気ランダムアクセスメモリー（ＭＲＡＭ）がある。導電線が重なる地点は、交差点（ｃｒｏｓｓ ｐｏｉｎｔ）と呼ばれている。導電線のうちの１つを通って流れる電流は、導電線の周りに磁界を引き起こし、磁気極性を、ワイヤ、すなわち導電線に沿った特定の方向に方向づける。また、他方の導電線を通って流れる電流は磁界を引き起こし、磁気極性の向きを部分的に変えることができる。「０」または「１」で示されたデジタル情報を磁気モーメントの配列で記憶できる。磁気成分の抵抗は、モーメントの配列に応じて変化する。記憶された状態は、成分の抵抗状態を検出することによって素子から読み出される。蓄積セルは、行および列を有するマトリクス構造で導電線および交差点を配置することによって構成してもよい。
【０００４】
ＤＲＡＭのような従来の半導体記憶装置と比較して、ＭＲＡＭの利点は、ＭＲＡＭが不揮発性であるという点にある。例えば、ＭＲＡＭを利用したパーソナルコンピュータ（ＰＣ）の「起動」時間は、ＤＲＡＭを利用した従来のＰＣのように長くはない。また、ＭＲＡＭは、記憶されたデータを思い出す機能を有している。
【０００５】
ＭＲＡＭ蓄積セル（ＭＲＡＭ ｓｔｏｒａｇｅ ｃｅｌｌ）を読み出すために、記憶された情報が検知されるように基準回路（ｒｅｆｅｒｅｎｃｅ ｃｉｒｃｕｉｔ）を備える必要がある。従来技術のＭＲＡＭセルでは、基準回路は、例えば、Ｎ型電界効果トランジスタ（Ｎ−ＦＥＴ）およびＰ−ＦＥＴのような、ＭＲＡＭ蓄積セルとは異なる材料からなる、ＭＲＡＭアレイ領域から離れた、遠隔回路（ｒｅｍｏｔｅ ｃｉｒｃｕｉｔ）に配置されている。このことは、処理工程の間に、異なる装置に対する処理工程材料および方法は異なって変化するので、不利である。このような変化により、発生した基準電流に悪影響を与える変動が生じ、それにより、ＭＲＡＭ記憶セルの論理値状態（ｌｏｇｉｃ ｓｔａｔｅ）が誤って読み出される。
【０００６】
ＭＲＡＭ蓄積セルの論理値状態を正確に読み出すことの可能な、ＭＲＡＭ基準回路を設計する技術が必要とされる。
【０００７】
発明の概要
本発明は、並列に接続された論理値「１」のＭＲＡＭ蓄積セルおよび論理値「０」のＭＲＡＭ蓄積セルが、ＭＲＡＭアレイの検知増幅器用の基準電流を供給することで、ＭＲＡＭアレイのＭＲＡＭセルの論理値状態を決定する、という技術的利点を達成するＭＲＡＭ装置用の基準回路およびその方法である。
【０００８】
ＭＲＡＭアレイ用の基準回路が開示されており、この基準回路は、論理値「１」を記憶している少なくとも１つのＭＲＡＭ蓄積セルと、論理値の「１」ＭＲＡＭ蓄積セルに接続され、論理値「０」を記憶している少なくとも１つのＭＲＡＭ蓄積セルとを含んでおり、ＭＲＡＭアレイの検知増幅器用の基準電流を供給することで、アレイのＭＲＡＭセルの論理値状態を決定する。
【０００９】
さらに、ＭＲＡＭアレイ用の基準回路が開示されている。この基準回路は、第１の論理値「１」の蓄積セル、第２の論理値「１」の蓄積セル、第１の論理値「０」の蓄積セル、および、第２の論理値「０」の蓄積セルを含んでいる。第１の論理値「１」の蓄積セルは、第１端部および第２端部を備えている。第２の論理値「１」の蓄積セルは、第１端部および第２端部を備えており、該第１端部で、第１の論理値「１」の蓄積セルの第２端部に直列に接続されている。第１の論理値「０」の蓄積セルは、第１端部および第２端部を備えており、該第１端部で、第１の論理値「１」の蓄積セルの第１端部に接続されている。第２の論理値「０」の蓄積セルは、第１端部および第２端部を備えており、該第１端部で、第１の論理値「０」の蓄積セルの第２端部に直列に接続されている。第２の論理値「０」の蓄積セルの第２端部は、第２の論理値「１」の蓄積セルの第２端部に接続されており、基準回路は、ＭＲＡＭアレイの検知増幅器用の基準電流を供給することで、アレイのＭＲＡＭセルの論理値状態を決定する。
【００１０】
また、ＭＲＡＭ装置の増幅を検知するための基準電流を発生する方法が開示されている。このＭＲＡＭ装置は、アレイに配列された複数の蓄積セルを含んでおり、各々の蓄積セルは、基準電流を供給する論理値状態を含んでいる。基準電流は、少なくとも１つの論理値「１」のＭＲＡＭ蓄積セルを通る電流の半分、および、少なくとも１つの論理値「０」のＭＲＡＭ蓄積セルを通る電流の半分を含んでいる。ＭＲＡＭ蓄積セル電流と基準電流との比較により、アレイのＭＲＡＭ蓄積セルの論理値状態を決定できる。
【００１１】
本発明の利点は、同じタイプのアレイ、あるいは、読み出されるＭＲＡＭセルと同じアレイに、ＭＲＡＭセルを有する基準電流を提供することにあり、これにより、基準ＭＲＡＭセルは、読み出されるＭＲＡＭセルと同じ工程パラメーター（ｐｒｏｃｅｓｓｉｎｇ ｐａｒａｍｅｔｅｒｓ）および変動にさらされる。このことは、基準ＭＲＡＭセルおよび読み出される未知（ｕｎｋｎｏｗｎ）のＭＲＡＭセルにとって、偏差および変動に関係する材料および工程が同じであるから有利である。これによって、未知のＭＲＡＭセルの読み出しはより正確になる。本発明の他の利点は、電流の半分、あるいは、論理値「１」の記憶セルと論理値「０」の記憶セルとの間の中間点（ｍｉｄｐｏｉｎｔ）が、基準電流として用いられる点にある。これによって、ＭＲＡＭ蓄積セルの抵抗が、論理値が「０」であるか、論理値が「１」であるかを、正確に読み出しできる。
【００１２】
図面の簡単な説明
本発明の上記の特徴は、添付する図面に関連した以下の記述を考慮することにより、より明瞭に理解されるであろう。
【００１３】
図１は、ワード線に直交するビット線を有し、該ビット線が磁気積層体を間に挟み、該磁気積層体が、論理値「１」または「０」を記憶するようになっている、ＭＲＡＭアレイを示す透視図である。図２は、検知増幅器および基準電流回路を含んでいる、アレイのＭＲＡＭ蓄積セルを読み出すための、従来技術の概略の一例を示す。図３は、本発明にかかる、ＭＲＡＭ装置用の基準回路の一実施例を概略的に示す。図４は、本発明にかかる、基準回路の他の実施例を示す。図５は、基準回路が各ＭＲＡＭアレイに配置されている、本発明の一実施例を示す。図６は、基準回路が読み出される記憶蓄積セルと同じＭＲＡＭアレイに配置されている、本発明の一実施例を示す。
【００１４】
異なる図において一致する数字および記号は、別に示す場合を除いて、一致する箇所を指している。これらの図は、好ましい実施形態に関連する様相を明確に示すために描かれており、必ずしも縮尺どおりに示したものではない。
【００１５】
好ましい実施形態の詳細な説明
従来のＭＲＡＭアレイ基準回路を説明し、続いて、本発明の好ましい実施形態および利点について議論する。
【００１６】
図１は、隣接する金属層に、ワード線１４に直交して配置されたビット線１２を有する、従来技術のＭＲＡＭ１０を示す透視図である。磁気積層体１６は、ビット線１２とワード線１４との間に位置し、ビット線１２およびワード線１４に隣接している。そして、ビット線１２およびワード線１４に電気的に接続されている。磁気積層体１６は、例えば、軟質層（ｓｏｆｔ ｌａｙｅｒ）１８、トンネル層２０、および、硬質層（ｈａｒｄ ｌａｙｅｒ）２２を含んだ、多層からなることが好ましい。軟質層１８および硬質層２２は、複数の磁気金属層を含んでいることが好ましく、例えばＰｔＭｎ、ＣｏＦｅ、Ｒｕ、および、ＮｉＦｅのような材料からなる、例えば８〜１２の層を含むことが好ましい。トンネル層２０は、例えばＡｌ２Ｏ３のような誘電体を含んでいる。ビット線１２およびワード線１４内で適切な方向に電流を流すことによって、ビット線１２とワード線１４との接合部に位置する磁気積層体１６の軟質層１８に、論理値状態を記憶することができる。この論理値状態が、磁気積層体１６の抵抗を変える。
【００１７】
磁気積層体１６の軟質層１８に記憶された論理値状態を読み出すために、図２で概略的に示したような検知増幅器（ＳＡ）３０が、未知の記憶セルＭＣｕに記憶された論理値状態を決定するために用いられる。未知の記憶セルＭＣｕの一端部に、基準電圧ＵＲが印加される。未知の記憶セルＭＣｕのもう一端部は、測定抵抗器Ｒｍ１に接続されている。この測定抵抗器Ｒｍ１のもう一端部は、接地されている。未知の記憶セルＭＣｕを通って流れる電流は、電流Ｉｃｅｌｌに等しい。基準回路３２は、測定抵抗器Ｒｍ２に流れ込む基準電流Ｉｒｅｆを供給する。示したように、測定抵抗器Ｒｍ２のもう一端部は、接地されている。
【００１８】
検知増幅器３０は、比較器を含んでいる。例えば、該比較器は、測定抵抗器Ｒｍ１およびＲｍ２が同じなので、電流ＩｃｅｌｌとＩｒｅｆとを比較するようになっている。こうして、検知増幅器３０は、未知の記憶セルＭＣｕの論理値状態を検出できる。例えば、高いオーミック状態、あるいは「１」は、「０」あるいは低いオーミック状態を有している記憶セルＭＣｕの検出された抵抗よりも、通常は２０％高い抵抗（例えば、オーミック「１」状態に対して１２ｋΩであり、オーミック「０」状態に対して１０ｋΩである）を示す。
【００１９】
図２に示す従来技術の回路の問題点は、基準電流Ｉｒｅｆが、ＭＲＡＭの記憶アレイとは異なる回路またはＩＣのＭＲＡＭビットセルアレイから離れて発生することにある。このことは、未知の記憶セルＭＣｕを含んでいる記憶アレイの材料、工程、および、製造における変動が、様々な基準電流Ｉｒｅｆに対する要求を引き起こす可能性があるので望ましくない。基準発生器３２は、常に装置および温度に依存的であり、通常、実際の記憶セルＭＣｕと同じ性能を有していない。さらに、記憶セルＭＣｕは、ＭＲＡＭアレイから離れて配置された他の回路とは異なる動作を行う。
【００２０】
本発明の技術的利点は、基準電流を生じさせるためにＭＲＡＭセルを用いることによって達成される。このことは、基準ＭＲＡＭセルが、同じ材料、工程変化（ｐｒｏｃｅｓｓｉｎｇ ｃｈａｎｇｅｓ）、および製造中の変動にさらされることによって、読み出されるＭＲＡＭセルＭＣｕよりもよく適合する、様々な材料および電気特性を有しているので有利である。
【００２１】
ここに記載したＭＲＡＭ記憶セルを、磁気積層体、または、磁気トンネル接合（ＭＴＪ）積層体と呼んでもよい。
【００２２】
図３は、本発明の好ましい一実施例の概略１００を示している。検知増幅器１３０は、第１測定抵抗器Ｒｍ３および第２測定抵抗器Ｒｍ４を含んでいる。検知増幅器１３０は、例えば比較器を含んでいることが好ましい。第１および第２測定抵抗器ＲＭ３およびＲＭ４の一端部は、接地されている。第１測定抵抗器Ｒｍ３は、もう一端部で、未知の記憶セルＭＣｕに接続されている。未知の記憶セルＭＣｕは、ＭＲＡＭアレイ内に記憶セルを含んでおり、該ＭＲＡＭアレイに対して、読み出される論理値状態が要求され、決定される。例えば、論理値状態は、記憶セルＭＣｕ内に記憶されることが好ましく、ただちに、この論理値状態は、基準回路１３２によって発生される基準電流Ｉｒｅｆを利用したＳＡ１３０によって回復（ｒｅｔｒｉｅｖｅｄ）する。未知の記憶セルＭＣｕはまた、もう一端部で基準電圧Ｕｒに接続されている。基準電圧Ｕｒは、０．５ボルトであることが好ましいが、例えば０．１〜０．５ボルトの範囲であってもよい。未知の記憶セルＭＣｕを通って流れる電流は、電流Ｉｃｅｌｌに等しい。
【００２３】
好ましい一実施例において、基準電流Ｉｒｅｆを発生する基準回路１３２には、示したように、論理値「０」を記憶する直列した２つのＭＲＡＭセルＭＲ０ａ／ＭＲ０ｂと、論理値「１」を記憶する２つのＭＲＡＭ記憶セルＭＲ１ａ／ＭＲ１ｂとが備えられている。第１の論理値「１」のＭＲＡＭセルＭＲ１ａは、第２の論理値「１」のＭＲＡＭセルＭＲ１ｂに直列に接続されている。第１の論理値「０」のＭＲＡＭセルＭＲ０ａは、第２の論理値「０」のＭＲＡＭセルＭＲ０ｂに直列に接続されている。直列の論理値「１」のＭＲＡＭセルＭＲ１ａ／ＭＲ１ｂは、直列の論理値「０」のＭＲＡＭセルＭＲ０ａ／ＭＲ０ｂに並列に接続されており、並列回路１３２は、一端部で、検知増幅器１３０の第２測定抵抗器Ｒｍ４の一端部に接続されている。並列回路１３２のもう一端部は、基準電圧Ｕｒに接続されている。基準電圧Ｕｒは、論理値状態が読み出される未知の記憶セルＭＣｕを含んだ、ＭＲＡＭアレイの基準電圧Ｕｒに等しい。基準回路１３２は、以下の式と同じ電流Ｉｒｅｆを発生する。
【００２４】
Ｉｒｅｆ＝１／２（ｉ０＋ｉ１）
ｉ０は、直列の論理値「０」のＭＲＡＭセルＭＲ０ａおよびＭＲ０ｂを通る電流に等しく、電流ｉ１は、直列の論理値「１」のＭＲＡＭセルＭＲ１ａおよびＭＲ１ｂを通る電流に等しい。
【００２５】
本発明の好ましい他の実施例を、図４の概略２００に示す。この実施例では、検知増幅器２３０の第２測定抵抗器Ｒｍ４は、１つの論理値「０」のＭＲＡＭセルＭＲ０に並列に接続される１つの論理値「１」のＭＲＡＭセルＭＲ１に接続されている。論理値「１」のＭＲＡＭセルＭＲ１および論理値「０」のＭＲＡＭセルＭＲ０によって形成される、並列した基準回路２３２は、一端部で検知増幅器２３０第２測定抵抗器Ｒｍ４に接続されており、もう一端部で、基準電圧Ｕｒの０．５倍に等しい信号に接続されている。同様に、基準電流Ｉｒｅｆは、
Ｉｒｅｆ＝１／２（ｉ１＋ｉ０）
に等しい。電流ｉ０は、論理値「０」のＭＲＡＭセルＭＲ０を通って流れる電流に等しく、電流ｉ１は、論理値「１」のＭＲＡＭセルＭＲ１を通って流れる電流に等しい。
【００２６】
本発明にかかる、並列に接続された、少なくとも１つの論理値「１」のＭＲＡＭセル、および、並列に接続された少なくとも１つの論理値「０」のＭＲＡＭセルを含む並列基準回路１３２／２３２は、基準電流Ｉｒｅｆを発生し、該基準電流Ｉｒｅｆは、論理値「０」のＭＲＡＭセルと論理値「１」のＭＲＡＭセルとの間に、中間点電流（ｍｉｄ−ｐｏｉｎｔ ｃｕｒｒｅｎｔ）を含んでいる。未知の記憶素子ＭＣｕの論理値状態に応じて、たくさんの、あるいは少しの電流Ｉｃｅｌｌが、未知の記憶セルＭＣｕを通って流れる。未知の記憶素子ＭＣｕに正しく記憶された情報を検出するために、ＳＡ１３０／２３０は、本発明の基準回路１００／２００によって生じる中間点値（ｍｉｄｐｏｉｎｔ ｖａｌｕｅ）Ｉｒｅｆを、電流Ｉｃｅｌｌと比較する。
【００２７】
図５は、概略図２００の使用方法を示す図である。この図において、図４の概略図の論理値「１」のＭＲＡＭセルＭＲ１および論理値「０」のＭＲＡＭセルＭＲ０は、未知の記憶セルＭＣｕを含んでいるＭＲＡＭアレイ２５０から離れているＭＲＡＭアレイ２４０の検知増幅器２３０用の基準電流Ｉｒｅｆを発生させるために用いられる。ＭＲＡＭアレイ２５０は、未知の記憶セルＭＣｕを含んでいるアレイの記憶セルの各々をアドレス指定するために用いられるワード線２５２およびビット線２５４を含んでいる。同様に、本発明にかかる基準ＭＲＡＭセルＭＲ１およびＭＲ０を含んでいるＭＲＡＭアレイ２４０も、基準電流Ｉｒｅｆを発生させるために用いられるＭＲＡＭアレイ２４０の様々なＭＲＡＭ蓄積セルをアドレス指定するために、ワード線２４２およびビット線２４４を含んでいる。基準電流Ｉｒｅｆは、ＭＲＡＭアレイ２５０の未知の記憶セルＭＣｕと、材料および製造工程が同じである、２つのＭＲＡＭセルＭＲ１およびＭＲ０によって生じる。したがって、未知の記憶セルＭＣｕの論理値状態をより正確に決定できる。検知増幅器２３０は、未知の記憶セルＭＣｕの配列状態を決定するために、電流ＩｃｅｌｌとＩｒｅｆとを比較する。
【００２８】
図６は、図３に示した基準回路１００の一実施例を示している。ここでは、基準ＭＲＡＭセルＭＲ１ａ、ＭＲ１ｂ、ＭＲ０ａ、および、ＭＲ０ｂは、抵抗／論理値状態が読み出されて決定される、未知の記憶セルＭＣｕと同じＭＲＡＭアレイ３５０上に位置している。アレイ１００の各々の黒っぽい円は、ＭＲＡＭセルを表し、灰色の円は、未知の記憶セルＭＣｕを表している。基準電流Ｉｒｅｆは、基準ＭＲＡＭセルＭＲ１ａ、ＭＲ１ｂ、ＭＲ０ａ、および、ＭＲ０ｂによって発生する。電流Ｉｃｅｌｌは、未知の記憶セルＭＣｕからＳＡ３３０に流れる。検知増幅器３３０は、ＭＣｕの論理値状態を決定するために、電流ＩｒｅｆとＩｃｅｌｌとを比較するのに適している。基準電流Ｉｒｅｆが、ＭＲＡＭ基準セルＭＲ１ａ、ＭＲ１ｂ、ＭＲ０ａ、および、ＭＲ０ｂによって、未知の記憶セルＭＣｕと同じ集積回路またはＭＲＡＭアレイ３５０に生じるので、本発明によれば、未知の記憶セルＭＣｕ論理値状態を検知増幅器３３０によってより正確に決定できる。
【００２９】
図６の基準セルＭＲ１ａ、ＭＲ１ｂ、ＭＲ０ａ、および、ＭＲ０ｂに書き込むために、例えば、基準セルＭＲ１ａ、ＭＲ１ｂ、ＭＲ０ａ、および、ＭＲ０ｂの上方および下方に、導電線（例えば、Ｍ１およびＭ４金属層におけるワード線およびビット線）が用いられる。
【００３０】
図５は、図４に示したのとは異なるＭＲＡＭアレイ２４０における、基準回路２００の実施例を示しているが、同様に、論理値状態が決定される、図示しない未知の記憶セルＭＣｕと同じＭＲＡＭアレイ３５０内に、図４に示した基準回路２００を実施してもよい。さらに、図３に示した基準回路１００を、図５に示したような未知の記憶セルＭＣｕを含むＭＲＡＭアレイ２５０から離れて、ＭＲＡＭアレイ２４０に実施してもよい。
【００３１】
本発明の技術的利点は、基準回路１３２／２３２が、読み出される記憶セル、または、異なる記憶アレイのいずれかに位置するＭＲＡＭセルＭＲ１、ＭＲ０、ＭＲ０ａ、ＭＲ０ｂ、ＭＲ１ａ、および、ＭＲ１ｂを含んでいるということにある。本発明の基準電流Ｉｒｅｆが、ＭＲＡＭセルＭＲ１、ＭＲ０、ＭＲ１ａ、ＭＲ１ｂ、ＭＲ０ａ、および、ＭＲ０ｂから発生するので、基準回路１３２および２３２の抵抗は、未知のＭＲＡＭセルＭＣｕの抵抗に、より近似する。この結果、未知の記憶セルＭＣｕの論理値状態をより正確に読み出しできる。材料、または、工程変動、または、偏差のいずれも、ＭＲＡＭアレイの未知の記憶セルＭＣｕ、および、基準電流Ｉｒｅｆを発生させるために用いられる並列回路１３２および２３２に用いられるＭＲＡＭ基準セルによって共有される。論理値「０」のＭＲＡＭセルと論理値「１」のＭＲＡＭセルとの間の中間点電流を含んだ基準電流Ｉｒｅｆを用いて、未知の記憶セルＭＣｕのより正確な読み出しを提供する。
【００３２】
本発明を、例証となる実施例を参照しながら記載してきたが、この明細書は、限定的な意味で解釈されることを意図していない。本発明の他の実施例と同様に、例証となる実施例と組み合わせた様々な変形例が、この明細書を参照することによって、当業者には明らかであろう。さらに、製造工程の順序を、当業者が再構成してもよいし、本発明の範囲内であってもよい。したがって、特許請求の範囲は、そのようなすべての変形例または実施例を含んでいる。さらには、本出願の範囲は、明細書に記載した工程、装置、製造、合成物、手段、方法、および、処理の特別な実施例に限定したものではない。したがって、特許請求の範囲は、そのような工程、装置、製造、合成物、手段、方法、または処理の範囲に含むことを意図している。
【図面の簡単な説明】
【図１】
ワード線に直交するビット線を有し、該ビット線が磁気積層体を間に挟み、該磁気積層体が、論理値「１」または「０」を記憶するようになっている、ＭＲＡＭアレイを示す透視図である。
【図２】
検知増幅器および基準電流回路を含んでいる、アレイのＭＲＡＭ蓄積セルを読み出すための従来技術の概略の一例を示す図である。
【図３】
本発明にかかる、ＭＲＡＭ装置用の基準回路の一実施例を概略的に示す図である。
【図４】
本発明にかかる、基準回路の他の実施例を示す図である。
【図５】
基準回路が各ＭＲＡＭアレイに配置されている、本発明の一実施例を示す図である。
【図６】
基準回路が読み出される記憶蓄積セルと同じＭＲＡＭアレイに配置されている、本発明の一実施例を示す図である。
【図１】
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【図２】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際公開パンフレット（コレクトバージョン）】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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