(57)【要約】特徴付けビヒクルは、少なくとも１つの層（３００）を有する基板と、その基板の単一層の単一面上に設けられた複数対のライン（３０１ａ、・・・、３０１ｈ；３０２ａ、・・・、３０２ｈ）と、を具えている。各１対のラインは、それらライン間に共用パッド（３１２ａ、・・・、３１２ｈ）を有する。
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【特許請求の範囲】
【請求項１】
少なくとも１つの層を有する基板と、
各１対のラインがそれらの間に共用パッドを有する、上記基板の単一層の単一面上の複数対のラインと、
を具える特徴付けビヒクル。
【請求項２】
上記ラインがネスト状のヘビ状ラインである、請求項１に記載の特徴付けビヒクル。
【請求項３】
上記ネスト状のヘビ状ラインの中のいずれのものも上記ネスト状のヘビ状ラインの中の他のいずれのものをも横切らない、請求項２に記載の特徴付けビヒクル。
【請求項４】
各１対のライン内のネスト状のヘビ状ラインの中のいずれのものも互いに隣接関係にない、請求項２に記載の特徴付けビヒクル。
【請求項５】
各１対のラインはそれぞれの第１のラインとそれぞれの第２のラインとを含み、複数の第１のラインが第１のシーケンスで配置され、複数の第２のラインが上記第１のシーケンスとは異なる第２のシーケンスで配置されているものである、請求項２に記載の特徴付けビヒクル。
【請求項６】
各第１のラインは上記第１のシーケンス内にそれぞれの位置を有し、各第２のラインは上記第２のシーケンス内にそれぞれの位置を有し、
各１対のライン内において、上記第２のシーケンス内の上記第２のラインの位置は上記第１のシーケンス内の対応する第１のラインの位置と異なるものである、請求項５に記載の特徴付けビヒクル。
【請求項７】
各１対のラインにおける第１のラインは１本以上の近隣の第１のラインと隣接し、各１対のラインにおける第２のラインは１本以上の近隣の第２のラインと隣接し、
それぞれの各１対のラインにおける第２のラインに対応する１本以上の近隣の第２のラインは、その１対のラインにおける第１のラインに対応する１本以上の近隣のラインとは異なる対のラインに属するものである、請求項５に記載の特徴付けビヒクル。
【請求項８】
各位置について、上記第１のシーケンスにおけるその位置を有する第１のラインは上記第２のシーケンス内のその位置を有する第２のラインとは異なる１対のラインに属するものである、請求項５に記載の特徴付けビヒクル。
【請求項９】
上記面は第１と第２の側を有し、
ネスト状のヘビ状ラインの各１対は、第１のラインが上記面の上記第１の側でパッドを越えて延び、第２のラインが上記面の上記第２の側でパッドを越えて延びるような、第１のラインと第２のラインとを含み、
上記ネスト状のヘビ状ラインの中のいずれのものも上記ネスト状のヘビ状ラインの中のいずれの他のものを横切らないものである、
請求項２に記載の特徴付けビヒクル。
【請求項１０】
基板の単一層の単一面上に複数対のラインを配置するステップと、
各１対のラインのライン間のそれぞれの共用パッドを位置決めするステップと、
を含む、特徴付けビヒクルを設計する方法。
【請求項１１】
上記ラインがネスト状のヘビ状ラインである、請求項１０に記載の方法。
【請求項１２】
上記ネスト状のヘビ状ラインの中のいずれのものも上記ネスト状のヘビ状ラインの中の他のいずれのものをも横切らない、請求項１１に記載の方法。
【請求項１３】
各１対のライン内の上記ネスト状のヘビ状ラインの中のいずれのものも互いに隣接関係にない、請求項１１に記載の方法。
【請求項１４】
各１対のラインはそれぞれの第１のラインとそれぞれの第２のラインとを含み、複数の第１のラインが第１のシーケンスで配置され、複数の第２のラインが上記第１のシーケンスとは異なる第２のシーケンスで配置されているものである、請求項１１に記載の方法。
【請求項１５】
各第１のラインは上記第１のシーケンス内にそれぞれの位置を有し、各第２のラインは上記第２のシーケンス内にそれぞれの位置を有し、
各１対のライン内において、上記第２のシーケンス内の第２のラインの位置は上記第１のシーケンス内の対応する第１のラインの位置と異なるものである、請求項１４に記載の方法。
【請求項１６】
各１対のラインにおける第１のラインは１本以上の近隣の第１のラインと隣接し、各１対のラインにおける第２のラインは１本以上の近隣の第２のラインと隣接し、それぞれの各１対のラインにおける第２のラインに対応する１本以上の近隣の第２のラインは、その１対のラインにおける第１のラインに対応する１本以上の近隣のラインとは異なる対のラインに属するものである、請求項１４に記載の方法。
【請求項１７】
基板の単一層の単一面上に、各１対のラインがそれらの間に共用パッドを有するような複数対のラインを形成することによって、特徴付けビヒクルを作成するステップと、
上記特徴付けビヒクルから欠陥データを収集するステップと、
を含む、欠陥を識別する方法。
【請求項１８】
上記ラインがネスト状のヘビ状ラインである、請求項１７に記載の方法。
【請求項１９】
さらに、共に短絡しているヘビ状ラインのシーケンスを識別することによって、相互の間でパッドを共用する１対のヘビ状ラインの中のいずれのものが欠陥を有するかを判定するステップを含む、請求項１８に記載の方法。
【請求項２０】
（ａ）基板の単一層の単一面上に、各１対のラインがそれらの間に共用パッドを有するような複数対のラインを形成することによって、特徴付けビヒクルから欠陥サイズ分布を収集するステップと、
（ｂ）共に短絡しているラインのシーケンスを識別することによって、相互の間でパッドを共用する１対のラインの中のいずれのものが欠陥を有するかを判定するステップと、
を含む、欠陥サイズ分布を求める方法。
【請求項２１】
上記ラインがネスト状のヘビ状ラインである、請求項２０に記載の方法。
【請求項２２】
ステップ（ａ）は、欠陥サイズに対する検出された欠陥の数のヒストグラムを生成することを含むものである、請求項２１に記載の方法。
【請求項２３】
ステップ（ａ）は、欠陥サイズに対する検出された欠陥の数のヒストグラムを生成することを含むものである、請求項２１に記載の方法。
【請求項２４】
さらに、欠陥密度関数を用いて歩留まりモデルを形成するステップを含む、請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２００１年３月１２日付けで出願された米国仮出願第６０／２７５，１９０号に基づく権利を主張するものである。
【０００２】
本発明は、集積回路製品の歩留まり（yield）および性能に対する統計的変動の発生源（ソース）および影響
（効果）を判定するために、集積回路製造プロセス（方法）に関するプロセスおよび設計に関連する統計的変動（ばらつき）を測定しおよび評価する方法に関する。
【背景技術】
【０００３】
欠陥（ｄｅｆｅｃｔ）（例えば、粒子）は、チップ・レイアウトおよび欠陥サイズに依存する電気的に測定可能なフォルト（fault、障害、故障）（キラー欠陥）を生じさせ得る。これらのフォルトは、製造に関連するチップの誤動作（malfunction）の原因となる。従って、欠陥の密度およびサイズ分布（distribution）は、歩留まりの向上にとって重要であり、およびプロセス・ステップおよび製品チップの品質を制御（コントロール）するのに重要である。それは、文献Staper, C. H., Rosner, R. J., "Integrated Circuit Yield Management and Yield Analysis: Development and Implementation"（集積回路の歩留まり管理および歩留まり分析：開発および実装）, IEEE Transactions on Semiconductor Manufacturing, pp.95-102, Vol.8, No.2, 1995に記載されているようなものである。
【非特許文献１】
Staper, C. H., Rosner, R. J., "Integrated Circuit Yield Management and Yield Analysis: Development and Implementation" IEEE Transactions on Semiconductor Manufacturing, pp.95-102, Vol.8, No.2, 1995
【０００４】
テスト（検査）構造（構造体、構成）を用いて、フォルトを検出し、欠陥を識別してその位置または発生原因を突き止める（localize、影響を局所にとどめる、影響を局部的に食い止める）。ダブル・ブリッジ（double bridge）テスト構造は、文献Khare, et al., "Extraction of Defect Size Distributions in an IC Layer Using Test Structure Data"（テスト構造データを用いたＩＣ層における欠陥サイズ分布の抽出）, IEEE Transactions on Semiconductor Manufacturing, pp.354-368, Vol.7, No.3, 1994によって提案されたもので、それによって電気的測定に基づいてサイズ分布が抽出される。このテスト構造の設計には、異なる抵抗率を有する２つの導電層が必要である。従って、この設計には、少なくとも１つのポリシリコン層と１つの金属層とが必要である。ハープ（Harp）テスト構造は、文献Hess, C., Weiland, L. H., "Harp Test Structure to Electrically Determine Size Distributions of Killer Defects"（キラー欠陥のサイズ分布を電気的に求めるためのハープ・テスト構造）, IEEE Transactions on Semiconductor Manufacturing, pp.194-203, Vol.11, No.2, 1998によって提案されたもので、それは任意の種類の層に用いてもよいが、そのハープ・テスト構造でさえ少なくとも２つの層が必要であり、従ってデータ抽出手順の速度が低下する。
【非特許文献２】
Khare, et al., "Extraction of Defect Size Distributions in an IC Layer Using Test Structure Data" IEEE Transactions on Semiconductor Manufacturing, pp.354-368, Vol.7, No.3, 1994
【非特許文献３】
Hess, C., Weiland, L. H., "Harp Test Structure to Electrically Determine Size Distributions of Killer Defects" IEEE Transactions on Semiconductor Manufacturing, pp.194-203, Vol.11, No.2, 1998
【０００５】
テスト構造の内部において平行ライン（線）（各ラインは２つのパッドに接続されている）が実装されて、欠陥サイズ分布が電気的に求められる。欠陥が生じて電気的に測定可能なフォルトを生じさせる場合には、テスト構造の２本以上のラインのいずれかが短絡し、またはテスト構造の１本以上のラインが開放している。テスト構造の関係するラインの数が多ければ多いほど、その測定されたフォルトを生じさせた欠陥はより大きい。
【０００６】
図１は、そのようなネスト状（入れ子式）のヘビ状（serpentine、サーペンタイン、曲がりくねった）ラインの原理的設計図を示しており、この基となった構造は、文献Glang（グラング）, R., "Defect Size Distribution in VLSI Chips"（ＶＬＳＩチップにおける欠陥サイズ分布）, IEEE Transactions on Semiconductor Manufacturing, pp.265-269, Vol.4, No.4, 1991によって提案された。図１は、複数のネスト状のヘビ状ライン１０２ａ〜１０２ｎを有する構造１００を示しており、ここでｎはライン１０２ａ〜１０２ｎの数である。各ライン１０２ａ〜１０２ｎは、１対のパッド１０４ａ〜１０４ｎと１０５ａ〜１０５ｎをそれぞれ含んでいる。従って、１対のライン（例えば、１０２ａ、１０２ｂ）には４つのパッド（例えば、１０４ａ、１０５ａ、１０４ｂ、１０５ｂ）が必要である。
【非特許文献４】
Glang, R., "Defect Size Distribution in VLSI Chips" IEEE Transactions on Semiconductor Manufacturing, pp.265-269, Vol.4, No.4, 1991
【０００７】
グラング氏は、２つの櫛（くし）内に５本のヘビ状ラインを用いて、相異なる形状寸法（次元、ディメンションズ、パラメータ）を有する幾つかの構造を実装して、その構造の１つの次元（形状寸法）に依存する検出欠陥の数を比較することによって欠陥サイズ分布を求めた。多数のネスト状のヘビ状ラインを形成することにより、関係するラインの数に依存する検出欠陥の数を比較することによって欠陥サイズ分布を直接抽出することができる。
【０００８】
各ネスト構造は２×Ｎ（２ｂｙＮ）のパッド・フレームに接続されている。図２は、完全なネスト構造設計図を示しており、その設計図はほんの数秒で自動的に生成されたものである。この典型例のネスト構造２００は単一金属層に３１０４本の平行なラインを含んでいる。
【０００９】
２×Ｎのパッド・フレームにおいて、パッドの数は非常に制限される。開放および短絡の検出を可能にするために、テスト構造の各ラインは２つのパッドに接続される。従って、Ｎ／２本のラインだけを実装すればよい。その実装によって、ランダムな欠陥を検出するのに充分な比較的大きいチップ領域（面積）が満たされることはない。このような理由によって、各ラインは、完全なテスト・チップ領域（面積）を満たすようヘビ状形態で設計されている。それにもかかわらず、多数のラインを可能とする改善された構造が望まれる。
【発明の開示】
【００１０】
発明の概要
本発明の特徴（側面）による特徴付けビヒクル（vehicle、媒介手段、伝達手段）は、少なくとも１つの層を有する基板と、各１対のラインがそれらの間に共用パッドを有する、その基板の単一層の単一面上の複数対のラインと、を具えている。
【００１１】
本発明の別の特徴による特徴付けビヒクルの設計方法は、基板の単一層の単一面上に複数対のラインの配置するステップと、各１対のラインのライン間のそれぞれの共用パッドの位置を突き止めるステップと、を含んでいる。
【００１２】
本発明のさらに別の特徴による欠陥を識別する方法は、基板の単一層の単一面上に、各１対のラインがそれらの間に共用パッドを有する複数対のラインを形成することによって、特徴付けビヒクルを作成するステップと、その特徴付けビヒクルから欠陥データを収集するステップと、を含んでいる。
【００１３】
本発明のさらに別の特徴による欠陥サイズ分布を求める方法は、基板の単一層の単一面上に、各１対のラインがそれらの間に共用パッドを有する複数対のラインを形成することによって、特徴付けビヒクルから欠陥サイズ分布を収集するステップと、共に（互いに）短絡しているラインのシーケンスを識別することによって、相互の間でパッドを共用する１対のラインの中のいずれかのラインが欠陥を有するかを判定するステップと、を含んでいる。
【発明を実施するための最良の形態】
【００１４】
１９９９年１１月１８日付けで出願された米国特許出願第０９／９４２，６９９号を、この明細書に参照により組み込み、その記載全体が記載されているものとする。
【００１５】
欠陥検査（inspection）は、プロセス制御およびチップ歩留まり向上に必要である。テスト構造の電気的測定はフォルトの検出に一般的に用いられている。欠陥密度および欠陥サイズ分布の電気的測定の精度を改善するために、典型例のネスト構造は、複数のネスト状の（nested）ヘビ状ラインを有する。１つの好ましい実施形態において、単一層内に複数のネスト状のヘビ状ラインが配置される。その好ましい実施形態において、そのマスクを短いフローとして用いて、高速プロセス・データ抽出のための短い往復（turn-around）時間を実現することができる。データ分析手順によって、製品チップ歩留まりに影響を与えるキラー欠陥の密度およびサイズ分布が得られる。例えばシート抵抗のような層固有の特性に関する制限は存在せず、また、半導体装置（デバイス）について複数のテスト構造ラインを分離したりまたは複数（多重）のフォルトを分離したりする必要がない。ネスト構造によって、システム的問題およびランダム欠陥が検出されて、正確な欠陥の密度および欠陥サイズ分布が求められる。
【００１６】
可能な最短の製造時間を可能にするために、発明者たちが開発した短ループ・テスト構造は、ただ１つのマスク・ステップだけを用いて（単一金属層を形成し）、製品チップの歩留まりに損失的影響を与えるキラー欠陥の密度およびサイズ分布を高速で抽出することができる。
【００１７】
テスト構造の設計
以下の各セクションでは、ネスト・テスト構造を説明し、その後、図１〜５のいずれかのネスト構造とその他のタイプのネスト構造の双方を改善するのに適用できる幾つかの設計ガイドラインを説明する。
【００１８】
ＰＤネスト構造の設計
ネスト構造をさらに改良するために、図３に示されたようなパッドの或る共用形態を取り入れることができる。図３は、見やすくするために、ネスト構造のネスト状ラインを直線で表した図である。各ライン３０１ａ〜３０１ｈおよび３０２ａ〜３０２ｈはそれぞれのヘビ状ラインを表していると理解される。図３に示されているように、２本のラインは、（図１の正規のネスト構造における４つのパッドの代わりに）３つのパッドに接続されればよく、それら（２本のライン）の間で中央のパッドが共用される。例えば、ライン３０１ａは上部（頂部）のパッド３１１ａおよび中央のパッド３１２ａに接続され、ライン３０２ａは下部（底部）のパッド３１３ａおよびその同じ中央のパッド３１２ａに接続されている。上側のライン３０１ａ〜３０１ｈおよび下側のライン３０２ａ〜３０２ｈを含む各１対のラインに対して、それに対応する上部の１つのパッド３１１ａ〜３１１ｈ、中央の１つのパッド３１２ａ〜３１２ｈおよび下部の１つのパッド３１３ａ〜３１３ｈが存在する。従って、２×Ｎのパッド・フレームにおける所与数Ｍ個のパッドに対して、普通のネスト構造におけるちょうどＮ本のラインの代わりに、２＊整数（Ｍ／３）本のラインがＰＤネスト構造に実装できる。例えば、図３に示されているように、ＰＤネストに１６本のラインが実装できる。別の例として（図示せず）、普通のネスト構造におけるちょうど１５本のラインの代わりに、２×１５のパッド・フレームにおいて２０本のラインをＰＤネスト構造に実装してもよい。換言すれば、同じ数のラインを接続するのに２５％少ないパッドで済み、その結果、パッド・フレーム・ステッピング時間がより短いのでテスト時間がより短くなり、また所与のチップ面積をかなりより良好に（効率良く）使用できる。
【００１９】
欠陥によって生じた開放ラインが存在する場合は、それが、上部のパッドと中央のパッドの間または下部のパッドと中央のパッドの間のいずれに存在するかが明確に検出できる。しかし、図３の構成については、ライン３０１ａ〜３０１ｈの中の１本以上のラインにおける１つの欠陥が上側に短絡回路を生じさせている場合に、その欠陥が下側で測定することができる。それらの欠陥を分離するためにも、第１の側（例えば、左側）と第２の側（例えば、右側）におけるライン間の近隣関係が、次の文献に記載されている順列手順（Permutation Procedure）を用いて変更される。その順列手順は、文献Hess, C., Weiland, L. H., "Harp Test Structure to Electrically Determine Size Distributions of Killer Defects", IEEE Transactions on Semiconductor Manufacturing, pp.194-203, Vol.11, No.2, 1988に記載されており、この文献をここに引用により組み込み、関連部分を以下で説明する。２組のラインだけ（図３における上側および下側、または他の構成では左側および右側）が存在するので、順列手順によって２Ｄ（２次元）マトリックスの２つの行（row）だけが計算される。
【００２０】
平行なライン（各ラインは絶縁分離されたパッドに接続されている）が、テスト構造の内部に実装されて、欠陥サイズ分布が電気的に決定される。１つの欠陥が生じて電気的に測定可能なフォルトを生じさせた場合は、２本以上のテスト構造ラインが短絡される。共に短絡されるテスト構造ラインの数が多いほど、その欠陥はより大きい。しかし、２本より多いヘビ状ラインが接続された場合は、ちょうど１つの大きい欠陥だけが存在するのかまたは幾つかの小さい欠陥が多重フォルトを生じさせたのかを判定することは困難である。複数の短絡回路が複数のテスト構造ラインを接続させるのは、それらのラインがそのテスト・チップ領域（面積）の内部のどこかに近隣関係で位置する場合でありまたはそのような場合だけである。従って、実装された相異なる近隣関係のテスト構造ラインの数が多いほど、より多くの短絡回路が区別（識別）可能である。
【００２１】
順列手順によって、パッドの数が増大することなく、相異なる近隣関係のテスト構造ラインの数が増大する。設計外の短絡欠陥は、電気的に区別（識別）可能なパッドに接続されたテスト構造ラインの間で検出可能である。そのために、各テスト構造ラインに個々のパッドを割り当てる必要はないが、各１対の平行なテスト構造ラインが一意的な（固有の）パッドの組に接続される。これを理由として、隣接ライン間の可能な全ての近隣関係が一度（以下）でテスト・チップの内部に配置される。
【００２２】
ａ［２，ｊ］を、下側（第２）の組のラインの中のｊ番目のラインのインデックスとする。第１のシーケンス（一連）のライン番号が単純に正の整数（１、２、３、・・・）の組であり、使用されるインデックス値の数ｍは偶数整数であり（（ｍ／２）∈Ｎ）、ｊは第２のシーケンス内のインデックスの位置であると仮定すると、第２のシーケンスが次のように与えられる。
【００２３】
【数１】
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【００２４】
従って、図４に示されているように、上述の式より第２のシーケンスは２−４−１−６−３−８−５−７である。従って、上側シーケンスのラインが１−２−３−４−５−６−７−８である場合は、下側シーケンスのラインは２−４−１−６−３−８−５−７である。下側の行または列（row）において、第１番目のラインはインデックス“２”を有し、それはその第１番目の下部ラインが、上側の組のラインの中の第２番目のラインとの間で１つのパッドを共用している（かつそのラインに電気的に接続されている）ことを示している。下側の行において、第２番目のラインはインデックス“４”を有し、それはその第２番目の下部ラインが、上側の組のラインの中の第４番目のラインとの間で１つのパッドを共用していることを示している。下側の行において、第３番目のラインはインデックス“１”を有し、それはその第３番目の下部ラインが、上側の組のラインの中の第１番目のラインとの間で１つのパッドを共用していることを示している。同様に、下側の行において、第４番目〜第８番目のラインはインデックス“４”、“３”、“８”、“５”および“７”をそれぞれ有し、それはそれらのラインが、上側の組のラインの中のそれぞれ第６番目、第３番目、第８番目、第５番目および第７番目のラインとの間で、それぞれのパッドを共用していることを示している。
【００２５】
当業者であれば、任意の偶数整数ｍ（下側ラインの数）に対して、上述の式を適用することによって第２のシーケンスのラインをすぐに求めることができる。このシーケンスを用いて、インデックスａ［２，ｊ］を有する各下部ラインは、インデックスａ［２，ｊ−１］および／またはａ［２，ｊ＋１］を有する１本または２本の近隣ラインを有する。対応する上部ラインａ［１，ｊ］は、ラインａ［２，ｊ］との間で１つのパッドを共用し、インデックスａ［１，ｊ−１］および／またはａ［１，ｊ＋１］を有する１本または２本の近隣ラインを有する。ｊの各値に対して、次の不等式が成立する。
【００２６】
ａ［２，ｊ−１］≠ａ［１，ｊ−１］
ａ［２，ｊ−１］≠ａ［１，ｊ＋１］
ａ［２，ｊ＋１］≠ａ［１，ｊ−１］
ａ［２，ｊ＋１］≠ａ［１，ｊ＋１］
【００２７】
換言すれば、インデックスｊを有する各１対の上部および下部ライン（または第１と第２のライン、または右および左のライン）に対して、隣接する近隣ラインはばらばらで（disjoint）ある。近隣ライン・インデックスの間の各関係は最大で１回だけ出現する。それによって、ラインｊとその近隣ライン中の１つとの間の短絡回路が上部ラインａ［１，ｊ］または下部ラインａ［２，ｊ］に影響を与えるかどうかを一意的に識別することができる。
【００２８】
図４は２＊８ラインの例を示している。図３（４）に示されているように、上側パッド４１１ａ〜４１１ｈ、中央パッド４１２ａ〜４１２ｈおよび下側パッド４１３ａ〜４１３ｈは、上側ライン４０１ａ〜４０１ｈおよび下側ライン４０２ａ〜４０２ｈを有する。図４の例では、接続ライン４０３ａ〜４０３ｄおよび４０４ａ〜４０４ｄを有するルーティング（ルート割当）チャネル４２０が付加されている。各ライン４０１ａ〜４０１ｈおよび４０２ａ〜４０２ｈの他に、“順列インデックス”が示されている。この例では、下側ライン４０２ａ〜４０２ｈが再配置されていて、各ラインが下部ラインのシーケンスにおける順番の位置とは異なるその次（隣）の順列インデックスを有するようになっている。（即ち、第１のライン４０２ａは順列インデックス“１”を持たず、第２のライン４０２ｂは順列インデックス“２”を持たず、・・・となっている。）また、順列インデックスの配置は、最近接のより大きいまたはより小さい順列インデックスを有する１ラインに隣接する下側ライン４０２ａ〜４０２ｈが存在しないように構成されている。例えば、上部ライン４０１ｃ（順列インデックス“３”）は上部ライン４０１ｂ（順列インデックス“２”）および上部ライン４０１ｄ（順列インデックス“４”）に隣接するが、下部ライン４０２ｅ（順列インデックス“３”）は下部ライン４０２ｄ（順列インデックス“６”）および下部ライン４０２ｆ（順列インデックス“８”）に隣接する。相異なる近隣関係によって、上側ライン４０１ａ〜４０１ｈおよび下側ライン４０２ａ〜４０２ｈを結果として短絡させる複数の欠陥を容易に分離できる。
【００２９】
インデックスの順序を変更するために、ルーティング・チャネル４２０を図４に示されているように設けることができる。図４に示されたルーティング・チャネル４２０は、単一マスク上では得られない複数の交差部４０３ａ〜４０３ｄと４０４ａ〜４０４ｄを含んでいる。発明者たちは、２つのグループ、即ち図４に示された全て実線のルーティング・ライン４０３ａ〜４０３ｄの組と破線の全てのルーティング・ライン４０４ａ〜４０４ｄの組と、に分けた場合には、交差なしでその完全なルーティングを実装することができると判断した。
【００３０】
図５は、基板５９９を含む特徴付けビヒクル５００の図を示しており、基板５９９は、その基板の単一層の単一表面上に、少なくとも１つの層と、複数対のネスト状のヘビ状ライン５０１〜５２４とを有し、各１対のネスト状のヘビ状ラインは、それらの間に共用のパッド１Ｍ〜８Ｍを有する。
【００３１】
図５は、図４におけるラインの組の典型例のルーティングを示しており、そこにはそのネスト状のヘビ状ラインが描かれている。図５において、下側の組のラインは“１”から“８”まで順に番号が付されている。上側の組のラインはシーケンス２−４−１−６−３−８−５−７と番号が付されている。従って、図５において、上側の組のラインは第２の組であり、下側の組のラインは第１の組である。これは、上側の組が第１の組であり下側の組が第２の組である図４とは反対の関係である。
【００３２】
特徴付けビヒクル５００は基板５９９を含んでおり、基板５９９は、ライン５９５より上の第１（上部）の側５９１とライン５９５より下の第２（下部）の側５９２とを有する少なくとも１つの層を有する。第１の行のパッド５０１〜５１２は基板５９９の第１の側５９１にある。第２の行のパッド５１３〜５２４は基板５９９の第２の側５９２にある。複数対のネスト状のヘビ状ライン（５５１および５６２、５５２および５６４、５５３および５６１、５５４および５６６、５５５および５６３、５５６および５６８、５５７および５６５、５５８および５６７）はその基板上にある。複数対のパッドには、符号１Ｌおよび１Ｒ、２Ｌおよび２Ｒ、・・・、８Ｌおよび８Ｒが付されている。符号ＬおよびＲは“左”および“右”を表すが、その符号は任意であり、そのパターンのまたは特徴付けビヒクル５００の特定の方向でなくてもよい。代替構成として、ＬおよびＲが異なる２つの側に対応する限り、Ｌが“右”、“下部”または“上部”に対応してもよく、Ｒが“左”、“上部”または“下部”に対応してもよい。
【００３３】
各１対のネスト状のヘビ状ラインは、それらの間に共用のパッド１Ｍ〜８Ｍ（それぞれ番号５１３、５１２、５０４、５２２、５１６、５１０、５０６および５１９）を有する。各１対（例えば、５５１および５６２）のネスト状のヘビ状ライン５０１〜５２４は、第１のライン（例えば、５５１）および第２のライン（例えば、５６２）を含み、その第１のライン（例えば、５５１）は、基板５９９の第１の側５９１の第１の行のパッド５０１〜５１２を越えて延びており、その第２のライン（例えば、５６２）は、基板５９９の第２の側５９２の第２の行のパッド５１３〜５２４を越えて延びている。
【００３４】
図５はそのような１つのルーティングの例である。図５において、図４の３つの組のパッド（上側、中央および下側）は２行のパッドの形態に適合するように再配置されている。一方のルーティングの組は、２×Ｎのパッド・フレームの１つの半部分に配置され（例えば、図５における２×Ｎの描かれた上側の１行のパッド５０１〜５１２）、一方、他方のルーティングの組は、２×Ｎのパッド・フレームの他の半部分に配置されている（例えば、図５における２×Ｎの水平方向に描かれた下側の１行のパッド５１３〜５２４）。上側の１行のパッド５０１〜５１２は１Ｒ〜８Ｒが付された“右”のパッドと、２Ｍ、３Ｍ、６Ｍおよび７Ｍが付された“中央”のパッドとを含んでいる。下側の１行のパッド５１３〜５２４は１Ｌ〜８Ｌが付された“左”のパッドと、１Ｍ、４Ｍ、５Ｍおよび８Ｍが付された“中央”のパッドとを含んでいる。上側（上部）、下側（下部）、左および右という表示は図面における配置を表しているに過ぎない。上側および下側の位置を左および右に置き換え、またはその逆の形に置き換えた形態の構成もすぐに実現できる。
【００３５】
図５において、順列インデックス１Ｒ〜８Ｒ、１Ｍ〜８Ｍおよび１Ｌ〜８Ｌは、どのパッドが互いに接続されているかを示している。それぞれのインデックス中に同じ番号を有するパッドは、互いに接続されている。１つのパッドの直接的（直ぐ）反対側には、そのパッドが接続されているパッドは存在しない。例えば、パッド５１２（順列インデックス２Ｍ）はパッド５０１（順列インデックス２Ｒ）とパッド５１４（順列インデックス２Ｌ）に接続されている。
【００３６】
そのルーティング方式（スキーム）を用いると、図５に見られるような例えば２＊８のラインに関するＰＤネスト構造の典型例の実施形態が得られる。こうして、共に（互いに）短絡されたラインのインデックスは、欠陥がＰＤネスト構造の上側または下側部分のいずれに見いだされるかを示す。例えば、順列インデックス２および４を有するパッドに接続されているラインだけが共に（互いに）短絡された場合は、その短絡回路は、その構成の上半部上の、パッド５０１と５０２にそれぞれ接続されているライン５５１と５５２の間に存在するはずである。しかし、順列インデックス２、３および４を有するパッドに接続されているラインだけが共に（互いに）短絡されている場合は、その短絡回路は、その構成の下半部上の、ライン５６２、５６３および５６４の間に位置するはずである。
【００３７】
図５の好ましい実施形態はネスト状のヘビ状ラインを含んでいるが、当業者であれば、ここに記載した技術を用いて他のテスト構造を実装することができる。例えば、短絡を測定できる櫛型構造またはその他の任意のテスト構造、またはそれらの組み合わせ（例えば、櫛型とネスト型の組み合わせ）を、ネスト状のヘビ状ラインの代わりに、実装してもよい。
【００３８】
また、特徴付けビヒクル５９９の単一層の１つの表面上にライン５５１〜５５８、５６１〜５６８およびパッド５０１〜５２４を配置したからといって、その特徴付けビヒクルが他の層を持てなくなるというものではない。従って、図５に示された構成（または、パッドとネスト状のヘビ状ラインからなる別の構成）は、付加的な層を有する特徴付けビヒクルの１つの表面上に含ませることができる。
【００３９】
設計ガイドライン
ネスト構造を設計するための次の３つの主要な設計ガイドラインがある。
【００４０】
ネスト構造内の複数の（多重）欠陥を分離するという問題をなくす（防止する）ために、１つのネスト構造当たりの面積（領域）は、２つのネスト構造内において欠陥の数の期待値が平均して１以下になるように制限されるべきである。
【００４１】
ネスト構造を測定可能に維持するために、１ライン当たりの抵抗値はテスト装置によって与えられる限度内のものであるべきである。
【００４２】
最後に、テスト時間は、１枚のウェハ当たり所与の限度内であるべきであり、その制限は１つのダイ（die）内に実装し得る最大数のパッド・フレームおよびネスト構造を与える。
【００４３】
現在の期待される欠陥密度の低さでは、テスト時間が、通常、パラメトリック・テスタを用いたアナログＤＣ（直流）測定に対する主な制限である。ディジタル・テストに関して、文献Hess, C., Weiland, L. H., "A Digital Tester Based Measurement Methodology for Process Control in Multilevel Metallization Systems"（複数レベル金属化システムにおけるプロセス制御のためのディジタル・テスタに基づく測定）, Proc. 1995 SPIE's Microelectronic Manufacturing, Vol.2637, pp.125-136, 1995に記載されているように、通常、ライン抵抗はネスト構造設計に対する主な制限である。
【非特許文献５】
Hess, C., Weiland, L. H., "A Digital Tester Based Measurement Methodology for Process Control in Multilevel Metallization Systems" Proc. 1995 SPIE's Microelectronic Manufacturing, Vol.2637, pp.125-136, 1995
【００４４】
テスト手順
開放回路（開路）のテストは、ネストまたはＰＤネスト構造の単一のラインに接続された２つのパッドの間の抵抗を測定することによって行われる。Ｍ本のラインの所与のネスト構造またはＰＤネスト構造では、結果として、検出された開放ラインを各値が表すＭ個の値を有する１つのベクトルが得られる。そのベクトルにおけるＭ個の値の順序は、ネスト構造内のラインの順次の順序に対応する。例えば、Ｍ＝１６ラインを含むネスト構造のベクトル｛０，０，１，１，０，０，０，０，０，１，１，１，０，０，０，０｝は、開放回路を生じさせる２つの欠陥が存在することを示している。１つの開放回路は、ライン３および４に割り込んだ１つの欠陥によって生じたものである。第２の開放回路は、ライン１０、１１および１２に割り込んだ１つの欠陥によって生じたものである。その構成の面積は比較的小さいので、１つの欠陥がライン３および４における開放の原因であり、別の１つの欠陥がライン１０、１１および１２における開放の原因であると仮定される。
【００４５】
短絡回路のテストは、隣接ラインに接続された２つのパッドの間の抵抗を測定することによって行われる。Ｍ本のラインの所与のネスト構造では、結果として、１つの短絡回路に関係する１本のラインを各値が表すＭ個の値を有する１つのベクトルが得られる。そのベクトルにおけるＭ個の値の順序は、ネスト構造内のラインの順序に対応する。例えば、Ｍ＝１６ラインを含むネスト構造のベクトル｛０，０，０，０，０，１，１，１，０，０，０，０，０，１，１，０｝は、２つの短絡回路が存在することを示している。１つの短絡回路は、ライン６、７および８を接続する１つの欠陥によって生じたものである。第２の短絡回路は、ライン１４および１５を接続する１つの欠陥によって生じたものである。
【００４６】
ＰＤネスト構造において、欠陥を含んでいるはその構造の上側かまたは下側かが判定される。そのために、順列手順のちょうど２つの行を考慮して、文献Hess, C., Weiland, L.H., "Harp Test Structure …", 1988に記載されているアルゴリズムが適用できる。いったんその一方の側が分かると、普通のネスト構造と同じ方法で取り扱われる。
【００４７】
図１５は、１つのフォルトの位置を突き止める方法のフローチャートである。図１５において呼び出される関数（機能）は、次のように定義される。
【００４８】
【数２】
2004526316.tif 000004
【００４９】
短い欠陥が生じた場合は、２本以上のラインが互いに接続される。欠陥はテスト構造内部におけるその位置を突き止めることができる。その理由は、各１対（ｐ，ｑ）のラインが、明確に２Ｄ順列シーケンス内部の一意的な一方の側（例えば、上側または下側、左側または右側）とライン・インデックスとに割り当てることができるからである。図１５は、０≦ｐ＜ｑ≦ｍに対する位置突き止め手順を含んでおり、ここで、ｍは２Ｄマトリックス（ｍ＝ＰL−１）の内部のインデックス値の個数を表す。そのフローチャートは上述の式を用いる。
【００５０】
２本より多いラインが接続されている場合は、次の手順によって、その多重接続フォルトが解明（解きほほぐ）される。
【００５１】
１）短絡回路における接続された１組（集合）のパッドの中から、考え得る全てのライン・インデックス対（ｐ，ｑ）が抽出される。
【００５２】
２）図１５のフローチャートを用いて、各１対（ｐ，ｑ）のラインに対して位置決めインデックス対（ｉ，ｊ）が求められる。
【００５３】
３）次いで、一方の側のラインが、共通のパッド・インデックスを有する対（ｐ，ｑ）1と（ｐ，ｑ）2を組み合わせることによって決定され、それらの位置決めインデックスが次の条件を満たす。
【００５４】
(3)さらに別の組み合わせがない場合は、各一方の側は次の条件を満たすラインを含む。
【００５５】
（ｉ1＝ｉ2および｜ｊ1−ｊ2｜＝１）
または（ｉ1−ｉ2＝１および（ｊ1＝０およびｊ2＝ｍ））
【００５６】
４）最後に、接続された全てのパッドのインデックスを含んでいる１組の複数の側または領域（複数のサイド）が選択される。有効な解を得るために、その組内の各一方の側（サイド）は、その組内の少なくとも１つの他の側との間に、少なくとも１つの共通のパッド・インデックスを有する。また、考え得る最小の数の側（サイド）を含む１組は、測定された多重フォルトを生じさせた最小数の欠陥を示している。
【００５７】
テスト手順および欠陥検出方法に基づいて、図１１に示されている開放回路のヒストグラムと、図１３に示されている短絡回路のヒストグラムとが生成できる。
【００５８】
欠陥サイズ・モデル化のためのデータ分析手順
ネスト構造のテスト手順を簡単に説明したが、次に、ネスト構造内の電気的に測定可能なフォルトを生じさせたそのような欠陥のサイズ分布を抽出するためのアルゴリズムを説明する。
【００５９】
以下で説明する式によって、図６に示された欠陥サイズ分布（Distribution Size Distribution）（ＤＳＤ）関数のＤ0およびｐパラメータが抽出される。
【００６０】
【数３】
2004526316.tif 000005
【００６１】
ここでＣＡは臨界面積であり、ＤＳＤ（ｘ）は次の式で与えられる。
【００６２】
【数４】
2004526316.tif 000006
【００６３】
式（１）および（２）は、（統計に基づく）ランダム欠陥モデル化式である。式（１）は、ＤＳＤ（ｘ）が電気的テスト・データから求められた後で、予測された歩留まり結果を与える。欠陥サイズの範囲に関する臨界面積が、レイアウトから決定されて抽出される。多くの深いサブミクロン技術においてランダム欠陥を正確にモデル化するために、このモデルが見いだされた。例えばクラスタリングおよびシステマティックなリソグラフィ欠陥のような様々な欠陥分布を説明するために、補助的項がそのモデルに加算できる。
【００６４】
図７は、ＤＳＤ適合化のための全体的アルゴリズムを示すフローチャートである。その式に対する重要な（鍵となる）入力は次の通りである。
【００６５】
・それぞれのネストにおける各障害事象（イベント）の確率
・各障害事象（“マイクロ・イベント”とも呼ばれる）の臨界面積（領域）
【００６６】
ステップ７０２において、Ｄ0およびｐに対する初期値が選択される。係数ｋ、ｐは、電気的データ（以下で説明する）および／またはモンテカルロ・シミュレーションに適合化される。ここで、アルゴリズムを用いて、測定された短絡および開放の種々の組み合わせからサイズ分布を解明する。次いで、ＤＳＤ分布関数に対して正しい係数が求められたとき、式（１）の予測歩留まりは、特徴付けビヒクルの観測された歩留まりＹと整合（一貫）したものとなる。
【００６７】
ステップ７０４において、各測定に対する短絡の期待計数値が計算される。その欠陥サイズ分布は式（２）で与えられる。
【００６８】
ステップ７０６において、目的（objective）関数が計算される。ここで、Ｓｉは短絡の期待計数値である。
【００６９】
ステップ７１０において、収束（convergence、近似）検査が実行される。目的（ｏｂ
ｊ）関数は、Ｄ0およびｐの現在の値が許容可能なほどＳｉに近いＳｉの期待値を与えるかどうかを表す正規化された尺度を与える。
【００７０】
ステップ７１２において、そのアルゴリズムがまだ収束しない場合は、Ｄ0およびｐの新しい値が選択される。そのＤ0およびｐの新しい値は、所定のアルゴリズムを用いて計算でき、または人間の判断によって手動で選択される。次いで、ステップ７０４〜７１２は、収束が達成されるまで反復される。
【００７１】
そのアルゴリズムは、臨界面積の概念に基づくものなので、そのアルゴリズムは余分な材料欠陥（“短絡”）と消失材料欠陥（“開放”）の双方を同じ方法で取り扱う。
【００７２】
それらの入力データを以下で説明する。
【００７３】
マイクロイベント発生確率の抽出
ネスト・テスト構造において、次の２つのクラス（分類）のマイクロイベント（microevent、微事象）が存在する。
【００７４】
ｉ本ライン短絡
ｉ本ライン開放
【００７５】
“ｉ本ライン短絡”事象は、或るサンプル（事例）のテスト・データにおいてｉ本のラインが共に（互いに）短絡されるタイプの事象である。簡単なネストでは、１５通りの“ｉ本ライン短絡”事象が存在する（２本の隣接ラインの短絡、３本の隣接ラインの短絡、・・・、最大の１６本の隣接ラインの短絡）。“ｉ本ライン開放”事象は、開放テストの結果としてｉ本の隣接ラインが得られる事象である。１６通りのそのような事象が１つの簡単なネストにおいて生じ得る（１本のライン開放から最大の１６本の隣接ラインの開放まで）。
【００７６】
マイクロイベント確率は、隣接ラインにおける電気的テストの失敗の頻度（度数）を計数することによって、テスト・データから計算される。
【００７７】
マイクロイベント臨界面積の抽出
図８は、欠陥半径とともに臨界面積がどのように変化するかを示す図である。実際の曲線は、ヘビ状信号エーリアシング（aliasing）に起因して合計面積の１６分の１を失うことに留意すべきである。マイクロイベント臨界面積は、既知のアルゴリズムに従って抽出される。１６本のラインのネストに対する２本乃至１５本のラインの短絡に対する臨界面積が図８に示されている。
【００７８】
提示されたデータ分析手順の精度および実験結果
ファクタ（係数）ｐを求めるために、相異なる組の欠陥に対して様々なモンテカルロ・シミュレーションを設定した。１回の実験当たり、平均５００個の欠陥が発生されて、異なる形状寸法を有するネスト構造上にランダムに配置された。短絡ラインの数に基づいて、式（１）および（２）を用いて欠陥サイズ分布が求められた。そのようなネストに基づく欠陥サイズ分布が、ネスト構造上に投げ散ら（throw）された欠陥の実際の実験結果に基づく欠陥サイズ分布と比較された。１／ｘ2.25に比例する欠陥分布の１つの例が図１０に示されている。１／ｘ3に比例する欠陥分布の別の例が図１０に示されている。
【００７９】
最小サイズの区間（interval、間隔）を除いて、ネスト構造に対して選択された欠陥サイズ分布と形状寸法とに関係なく、最も適合するのはｐ＝２の場合であった。最小のサイズの区間については、実際に存在する数よりはるかに少ない数の欠陥が、ネスト構造内で観測される。その理由は、ライン幅と、ネスト構造のライン・スペースの２倍との総和より小さい欠陥の全てが電気的に測定可能な短絡回路を実際に結果として生じさせるとは限らないからである。そのような誤差が歩留まり予測に対して大きな影響を与えるかどうかを評価するために、製品チップに対する歩留まりの影響を研究した。そのために、図９に示されているように、幾つかの典型的な製品チップに対して累積的臨界面積が求められた。このグラフにおける相異なる曲線は、２本のライン短絡、３本のライン短絡、４本のライン短絡、５本のライン短絡および６本のライン短絡に対する相異なる累積的臨界面積曲線を示している。２本のライン短絡と３本のライン短絡だけが、興味の対象となる小サイズ領域における幾つかの臨界面積を有する。歩留まりの影響は、相異なる欠陥サイズ分布について図６に示されているように、臨界面積に欠陥サイズ分布を乗じたものの積分に比例する。最小の欠陥サイズ区間に対する歩留まりの影響は５％より小さいことが分かる。従って、この領域における比較的大きい誤差であっても、歩留まり予測では、許容できる。
【００８０】
深いサブミクロンを基盤とする環境における欠陥の出現を制御するために、多数のネスト構造が世界中の相異なる製作工場で製造されてきた。前に引用した文献Glang, R., "Defect Size Distribution in VLSI Chips", IEEE Transactions on Semiconductor Manufacturingは、欠陥サイズ分布を抽出するのに用いられる１組のネスト構造の例を要約している。様々な形状寸法のネスト構造を用いると、システマティックでランダムな欠陥の分離が可能になる。欠陥が発生してフォルトを生じさせた場合、いずれかのテスト構造ラインが互いに接続され、またはいずれかのテスト構造ラインが割り込みを受ける（分離される）。いずれのテスト構造ラインが互いに近隣関係で実装されているかは分かっているので、欠陥の数およびサイズを求めることができる。短絡したラインの数に基づいて、上述のアルゴリズムを適用して、図１１および１３に示されているような欠陥サイズ分布を求めることができる。検出された２つの欠陥のＳＥＭ画像が図１２および１４に示されている。同じ原理を開放にも適用することができるが、観測される欠陥密度は小さすぎて有意な欠陥サイズ・ヒストグラムを実際に生成することができなかった。
【００８１】
【表１】
2004526316.tif 000007
【００８２】
本発明を典型例の実施形態について説明したが、本発明はそれに限定されるものではない。むしろ、請求の範囲は、本発明の範囲および均等手段の範囲から逸脱することなくこの分野の専門家によって行われるその他の変形および実施形態を含むように広く解釈すべきである。
【図面の簡単な説明】
【００８３】
【図１】図１は、典型例の単一層ネスト構造の図である。
【図２】図２は、単一層内に非常に多数の平行ラインを有するネスト構造の典型例の設計を示す図である。
【図３】図３は、中央のパッドを共用するラインの典型例の配置を示す図である。
【図４】図４は、典型例の順列手順に従ってルーティングされた下側ラインを示す図である
【図５】図５は、ネスト構造の別の典型例のタイプを示す図である。
【図６】図６は、欠陥サイズ分布モデルを示す図である。
【図７】図７は、図６の欠陥サイズ分布モデルに各パラメータを適合させる方法を示すフローチャートである。
【図８】図８は、１６本ライン・ネストにおける多重ライン短絡事象のための臨界面積を示す図である。
【図９】図９は、短絡回路欠陥の種々のタイプの臨界面積曲線を示す図である。
【図１０】図１０は、製品チップにおける種々の欠陥サイズ分布の歩留まりの影響を示している。
【図１１】図１１は、典型例のネスト構造内の欠陥サイズの分布を示すヒストグラムである。
【図１２】図１２は、隣接する２本のラインの間に短絡回路を生じさせる検出された欠陥を示す写真である。
【図１３】図１３は、別の典型例のネスト構造内の欠陥サイズの分布を示すヒストグラムである。
【図１４】図１４は、１１本のラインの間に短絡回路を生じさせる検出された欠陥を示す写真である。
【図１５】図１５は、識別された欠陥が発生した側を判定する方法を示すフローチャートである。
【図１】
2004526316.tif 000008
【図２】
2004526316.tif 000009
【図３】
2004526316.tif 000010
【図４】
2004526316.tif 000011
【図５】
2004526316.tif 000012
【図６】
2004526316.tif 000013
【図７】
2004526316.tif 000014
【図８】
2004526316.tif 000015
【図９】
2004526316.tif 000016
【図１０】
2004526316.tif 000017
【図１１】
2004526316.tif 000018
【図１２】
2004526316.tif 000019
【図１３】
2004526316.tif 000020
【図１４】
2004526316.tif 000021
【図１５】
2004526316.tif 000022
【国際公開パンフレット】
2004526316.tif 000023
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2004526316.tif 000055
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【国際公開パンフレット（コレクトバージョン）】
2004526316.tif 000057
2004526316.tif 000058
【国際公開パンフレット（コレクトバージョン）】
2004526316.tif 000059
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2004526316.tif 000092
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【国際調査報告】
2004526316.tif 000094
2004526316.tif 000095