(57)【要約】【課題】隣接する電圧維持ゾーンにおける電界分布が改良されるように、トレンチ状の電界形成領域の設計パラメータを変更すること。【解決手段】ＭＯＳＦＥＴまたはＰＮダイオード整流器などの半導体デバイスは、第一デバイス領域（２３）と下層の電圧維持ゾーン（２０）の間にｐｎ接合（２４）を有する。デバイスの電圧遮断特性とオン抵抗特性を改良するため、トレンチ状の電界形成領域（４０）が、電圧維持ゾーン（２０）を貫通して延在する。トレンチ状の電界形成領域（４０）は、側壁に絶縁層（４４）を有するトレンチ（４１）の中に収容される抵抗性経路（４２）を有する。絶縁層（４４）は、抵抗性経路（４２）から、デバイスの動作の電圧遮断モードにおいて空乏化する電圧維持ゾーン（２０）に電位を誘電的に結合する。絶縁層（４４）は、トレンチ（４１）内において抵抗性経路（４２）が始まる下側レベル（８２）よりも高い上側レベル（８１）まで、トレンチ（４１）の側壁に延在する。この下側レベル（８２）は、ｐｎ接合（２４）により近く位置合わせされ、上側レベル（８１）まで延在する絶縁層（４４）によって保護される。この構造により、抵抗性経路（４２）沿いの電位降下の始まりをｐｎ接合の深さ（ｄ）に非常に近く位置合わせすることによって、電圧維持ゾーン（２０）における電界分布を改良することが可能になる。【選択図】図１
2004519848.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の第一デバイス領域と下層の電圧維持ゾーンの間にｐｎ接合を有する半導体本体を有する半導体デバイスであって、トレンチ状の電界形成領域が、トレンチ内において電圧維持ゾーンを貫通して下層の第二デバイス領域まで延在し、前記トレンチが、前記本体の上面から第一デバイス領域と電圧維持ゾーンを貫通して延在し、前記トレンチが、前記第一デバイス領域に接触するデバイス電極と前記第二デバイス領域との間に接続される半絶縁性材料の抵抗性経路を収容し、前記抵抗性経路が、前記本体の前記上面のレベルより下から始まり、絶縁層が、前記抵抗性経路から前記電圧維持ゾーンに電位を誘電的に結合するために、前記トレンチの側壁に存在し、前記第一デバイス領域が、前記絶縁層まで横方向に延在し、かつ、前記電圧維持ゾーンが、前記デバイスの動作の電圧遮断モードにおいて、前記ｐｎ接合から空乏層が広がることによって、前記トレンチ状の電界形成領域の間の自由電荷キャリアが空乏化するように、前記トレンチ状の電界形成領域の間におけるその寸法とドーピング濃度とが決定される、デバイスにおいて、
前記絶縁層が、前記トレンチ内において前記抵抗性経路が始まる下側レベルよりも高い上側レベルまで、前記トレンチの前記側壁に延在し、当該下側レベルが、前記本体内における前記ｐｎ接合の前記深さにより近く位置合わせされかつ前記絶縁層によって保護される、ことを特徴とする、デバイス。
【請求項２】
前記半絶縁性材料が、前記トレンチ内の前記上側レベルまで延在するが、前記抵抗性経路の終端部領域が形成されるように、前記上側および下側レベルの間が伝導性ドーパントによって高濃度でドーピングされることと、前記第一デバイス領域に接触する前記デバイス電極が、前記抵抗性経路のこの終端部領域にも接触することとをさらに特徴とする、請求項１に記載のデバイス。
【請求項３】
前記半絶縁性材料が、前記トレンチ内の前記下側レベルより上に存在せず、かつ、前記第一デバイス領域に接触する前記デバイス電極が、前記トレンチの前記上部に延在してこの下側レベルにおいて前記抵抗性経路に接触することをさらに特徴とする、請求項１に記載のデバイス。
【請求項４】
前記下側レベルが、前記ｐｎ接合が前記本体内に延在する前記深さに近いがわずかに下であることをさらに特徴とする、請求項１〜３のいずれかに記載のデバイス。
【請求項５】
前記第一デバイス領域が、絶縁ゲート電界効果トランジスタのトランジスタ本体領域であり、前記第一デバイス領域に接触する前記デバイス電極が、反対の導電型のソース領域にも接触するソース電極であり、かつ、絶縁ゲート電極が、前記トランジスタのオン状態において、前記ソース領域と、前記トランジスタのドレインドリフト領域を形成する前記下層の電圧維持領域との間の伝導チャネルを制御するために、前記トランジスタ本体領域に結合される、ことをさらに特徴とする、請求項１〜４のいずれかに記載のデバイス。
【請求項６】
前記絶縁層が達する前記上側レベルが、前記本体の前記上面より下であることと、前記ソース電極が、前記トレンチの前記上部に延在し、前記トレンチの前記側壁において前記トランジスタ本体領域と前記ソース領域の両方に接触し、かつ前記トレンチ内の前記下側レベルにおいて前記抵抗性経路に接触することとをさらに特徴とする、請求項５に記載のデバイス。
【請求項７】
前記絶縁ゲート電極が、前記トレンチ状の電界形成領域のトレンチの間に位置するトレンチゲート構造であることと、前記ソース領域が、前記トレンチゲート構造の絶縁された側壁から、前記トレンチ状の電界形成領域の前記隣接するトレンチの前記側壁まで横方向に延在することとをさらに特徴とする、請求項６に記載のデバイス。
【請求項８】
前記絶縁層が達する前記上側レベルが、前記本体の前記上面に実質的に一致することをさらに特徴とする、請求項１〜５のいずれかに記載のデバイス。
【請求項９】
前記トレンチ状の電界形成領域の前記抵抗性経路が、前記トレンチの前記側壁における前記絶縁層の上に前記半絶縁性材料の層を有することと、絶縁充填材料が、前記半絶縁性材料の前記層の上に存在して前記トレンチの残りを必要なレベルまで埋めることとをさらに特徴とする、請求項１〜８のいずれかに記載のデバイス。
【請求項１０】
前記絶縁充填材料が、前記トレンチの前記側壁における前記絶縁層に対して選択的にエッチング可能であることと、前記絶縁充填材料が、前記半絶縁性材料の前記層が達する前記高さより低いレベルまで前記トレンチの残りを埋めることとをさらに特徴とする、請求項９に記載のデバイス。
【請求項１１】
電圧維持ゾーンが、前記第一導電型の側壁領域によって前記トレンチの前記側壁における前記絶縁層から隔てられる前記反対の導電型の領域を有し、かつ前記ｐｎ接合が、当該側壁領域まで横方向に延在することをさらに特徴とする、請求項１〜１０のいずれかに記載のデバイス。
【請求項１２】
前記ｐｎ接合が、横方向に延びて前記トレンチの前記側壁における前記絶縁層に当たることをさらに特徴とする、請求項１〜１０のいずれかに記載のデバイス。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、第一導電型の第一デバイス領域と下層の電圧維持ゾーン（ｖｏｌｔａｇｅ−ｓｕｓｔａｉｎｉｎｇ ｚｏｎｅ）の間にｐｎ接合を有し、かつ、電圧維持ゾーンを貫通して延在するトレンチ状の電界形成領域を有する、半導体デバイスに関する。このようなデバイスは、例えば、ＰＮダイオード整流器または絶縁ゲート電界効果デバイス（しばしばＭＯＳＦＥＴと呼ばれる）である。
【０００２】
【従来の技術】
半導体デバイスの多くの公知のタイプは、第一導電型の第一デバイス領域と下層の電圧維持ゾーンの間にｐｎ接合が形成される半導体本体を有する。電界効果トランジスタ（例、電力ＭＯＳＦＥＴ）は、トランジスタのドレインドリフト領域として電圧維持ゾーンを有する、１つの固有のタイプである。電力整流器ＰｉＮダイオードは、これとは別の固有のタイプであり、このタイプにおいては、電圧維持ゾーンは、陽極（Ｐ）と陰極（Ｎ）領域の間の低いドーピング濃度の中間領域である。
【０００３】
公開されているドイツ特許出願ＤＥ−Ａ−１９８ ４８ ８２８と、ＰＣＴ公開特許出願ＷＯ ０１／５９８４４、ＷＯ ０１／５９８４７、ＷＯ ０１／５９８４６（当社の参照番号ＰＨＮＬ００００６５、ＰＨＮＬ００００６６、ＰＨＮＬ００００６７）は、このようなデバイスに、トレンチ状の電界形成領域を組み込む手法であって、この電界形成領域が、トレンチ内において電圧維持ゾーンを貫通して下層の第二デバイス領域まで延在し、かつトレンチが、本体の上面から第一デバイス領域と電圧維持ゾーンに延在する、手法を開示している。トレンチは、半絶縁性材料の抵抗性経路（ｒｅｓｉｓｔｉｖｅ
ｐａｔｈ）を収容し、この経路は、第一デバイス領域に接触するデバイス電極と第二デバイス領域との間に接続される。トレンチ状の電界形成領域の間の電圧維持ゾーンの寸法とドーピング濃度は、動作の電圧遮断モードにおいて、ｐｎ接合から空乏層が広がることによって、トレンチ状の電界形成領域の間の自由電荷キャリアが空乏化するように、決定される。
【０００４】
いくつかの実施例においては、抵抗性経路から電圧維持領域に電位を誘電的に結合するために、トレンチの側壁に絶縁層が存在する。図示されているすべて実施例において（ＤＥ−Ａ−１９８ ４８ ８２８の図４と５を除く）、トレンチの深さ全体を通じて半絶縁性材料が延在し、従って側壁に絶縁層が存在するときには、トレンチの深さ全体を通じて絶縁層も延在する。この結果、トレンチの側壁に絶縁層を有する実施例すべてにおいて、ｐｎ接合が絶縁層まで横方向に延在するように図示されている。
【０００５】
ＤＥ−Ａ−１９８ ４８ ８２８の図４と５には、ＭＯＳＦＥＴが図示されていて、このＭＯＳＦＥＴにおいては、ソース領域に接触するソース電極にトランジスタ本体領域（チャネル領域）を短絡させることが一般に望ましい。このことは、ＤＥ−Ａ−１９８ ４８ ８２８の図４と５のＭＯＳＦＥＴにおけるトレンチの上部において達成されている。このため、トランジスタ本体領域（チャネル領域１２）を露出させるために、半絶縁性材料７（図４と５）と絶縁層１３（図４に存在する）がトレンチの上部から除去されている。この除去により、ソース電極１０がトレンチの上部に延在し、ソース領域１１とトランジスタ本体領域１２の両方に接触することができる。この形式の短絡の結果として、抵抗性経路は本体の上面のレベルより下から始まる。この形式の短絡のもう一つの結果として、絶縁層（図４における１３）が存在するときには、この絶縁層が少なくとも半絶縁性材料７と同じレベルまで除去される。このことは、ＤＥ＆＃８２０９；Ａ＆＃８２０９；１９８ ４８ ８２８の図４に示されている。
【０００６】
トレンチ状の電界形成領域を組み込むことにより、より高いドーパント濃度、従って破壊電圧と直列抵抗率（ｓｅｒｉｅｓ ｒｅｓｉｓｔｉｖｉｔｙ）との従来の二乗の関係によって従来必要とされるよりも低い抵抗率の半導体領域（または挿入された半導体領域）を電圧維持ゾーンに使用して、デバイスの必要な電圧維持特性、電圧遮断特性、破壊電圧特性が得られる。これらのデバイスは、米国特許ＵＳ−Ａ−４，７５４，３１０（当社の参照番号ＰＨＢ３２７４０）に開示されているデバイスを変更したものである。ＵＳ−Ａ−，７５４，３１０、ＤＥ−Ａ−１９８ ４８ ８２８、ＷＯ
０１／５９８４４、ＷＯ ０１／５９８４６、ＷＯ ０１／５９８４７の内容全体は、本明細書に参考文献として組み込まれている。
【０００７】
【課題を解決するための手段】
本発明の目的は、隣接する電圧維持ゾーンにおける電界分布が改良されるように、トレンチ状の電界形成領域の設計パラメータを変更することである。
【０００８】
本発明の１つの観点によると、第一導電型の第一デバイス領域と下層の電圧維持ゾーンの間にｐｎ接合を有する半導体デバイスであって、
・  前記第一デバイス領域が、前記電圧維持ゾーンを貫通して延在するトレンチ状の電界形成領域の抵抗性経路を収容するトレンチの側壁における絶縁層まで横方向に延在し、
・  前記絶縁層が、前記抵抗性経路から、前記デバイスの動作の電圧遮断モードにおいて空乏化する前記電圧維持ゾーンに電位を誘電的に結合し、
・  前記絶縁層が、前記トレンチ内において前記抵抗性経路が始まる下側レベルよりも高い上側レベルまで、前記トレンチの前記側壁に延在し、当該下側レベルが、前記本体内の前記ｐｎ接合の深さに近く位置合わせされかつ前記絶縁層によって保護される、
半導体デバイスが提供される。
【０００９】
このような構造（絶縁層の上側レベルと抵抗性経路の下側レベルとがある）により、（トレンチの中の）抵抗性経路沿いの電圧降下の始点を（トレンチの外の）ｐｎ接合の深さにより近く位置合わせすることによって、電圧維持ゾーンにおける電界分布を改善することが可能になる。従って、デバイスの動作の電圧遮断モードにおいて空乏化する電圧維持ゾーンにおいて、より最適な電界分布を達成でき、従ってその破壊電圧をより良好に最適化できる。
【００１０】
ＤＥ＆＃８２０９；Ａ＆＃８２０９；１９８ ４８ ８２８の図４と５のＭＯＳＦＥＴにおいては、抵抗性経路が始まるレベルは、ソース領域とトランジスタ本体領域の間のｐｎ接合の深さによって決まる。これと対照的に、本発明によるＭＯＳＦＥＴにおいては、抵抗性経路が始まるレベル（下側レベル）は、トランジスタ本体領域とドレインドリフト領域（電圧維持ゾーン）の間のｐｎ接合の深さによって決まる。絶縁層が上側レベルまで延在するため、（抵抗性経路が始まる）下側レベルを、電圧維持ゾーンとのｐｎ接合に非常に近く位置合わせすることができる。このｐｎ接合に近い位置合わせは、漏洩電流が高くなる危険性なしに可能である。本発明に従わない場合、漏洩電流の大きさは、任意の製造工程における位置合わせの許容差に依存して変動することがある。実際には、抵抗性経路が始まる下側レベルは、ｐｎ接合が絶縁層に当たるレベルのわずかに下であってもよい。従って、トレンチの側壁におけるｐｎ接合の終端部を、上側レベルまで延在する絶縁層によって保護されたままにできる。
【００１１】
本発明による有利な特徴は、添付されている請求項に記載されている。これらおよびその他の観点は、本発明の具体的な実施例において一例として図解されていて、これらの実施例について添付の図面を参照しながら以下に説明する。
【００１２】
留意すべき点として、図１〜４と図７および８は線図である。これらの図の各部の相対的な寸法と比率は、図の見やすさと便宜上の理由で大きさが誇張または縮小されて示されている。異なる実施例における対応する、または類似する部分は、原則的に同じ参照記号を使用して参照されている。
【００１３】
【発明を実施するための形態】
図１は、第一および第二デバイス領域２３、２２の間に電圧維持ゾーン２０を含む単結晶半導体本体１０を有する半導体デバイスの１つの実施例を示す。領域２３は、電圧維持ゾーン２０とｐｎ接合２４を形成する。これらの領域２３と２２は、本体１０の第一表面１１と反対側の第二表面１２それぞれに隣接する電極接続を有する。
【００１４】
この例においては、デバイスは、それぞれソースおよびドレイン電極３１と３２が接触するソースおよびドレイン領域２１と２２を有するＦＥＴである。ソース領域２１は、領域２３であるトランジスタのチャネルを収容する本体領域（「ベース領域」とも呼ばれる）によって、電圧維持ゾーン２０から普通の方法で隔てられている。領域２３は、ソース領域２１とｐｎ接合２５を形成し、かつ電圧維持ゾーン２０とｐｎ接合２４を形成する。ゾーン２０は、トランジスタのドレインドリフト領域である。
【００１５】
このトランジスタは、中間ゲート誘電層３４によって領域２３から絶縁されているゲート電極３３を有するＭＯＳＦＥＴタイプであり、ゲート電極３３は中間ゲート誘電層３４を超えて容量的に結合（ｃａｐａｃｉｔｉｖｅｌｙ ｃｏｕｐｌｅｄ）されている。従って、ゲート電極３３は、トランジスタのオン状態においてソースおよびドレイン領域２１と２２の間の領域２３に伝導チャネルを形成して制御するように公知の方法で作用する。
【００１６】
図１のデバイスは、トレンチ状の電界形成領域４０を有する改良タイプでもあり、この電界形成領域４０は、ＤＥ＆＃８２０９；Ａ＆＃８２０９；１９８ ４８ ８２８、ＷＯ ０１／５９８４４、ＷＯ ０１／５９８４６、およびＷＯ ０１／５９８４７に開示されている領域を変更したものである。トレンチ状の電界形成領域４０は、デバイスの破壊電圧を向上させる。
【００１７】
従って、表面１１から本体１０の中に延在するトレンチ４１が存在する。これらのトレンチ４１の配置は、配列および／または相互接続された網状および／または個々の独立した複数のトレンチの形式でよい。これらのトレンチ４１（またはトレンチ網４１）は、図１の断面図において領域２３とゾーン２０を幅ｗのメサに分離する。各電界形成領域４０は、電圧維持ゾーン２０を貫通して電極接続領域２２まで延在する抵抗性経路４２をトレンチ４１の中に含む。この経路４２は、電極３１と３２の間に接続される。抵抗性経路４２から電圧維持ゾーン２０に電位を誘電的に結合するために、トレンチ４１の側壁に絶縁層４４が存在する。
【００１８】
図１のＭＯＳＦＥＴの電圧遮断状態においては、逆バイアス状態のｐｎ接合２４からと、トレンチ４１の側壁から、電圧維持ゾーン２０内に空乏層が広がる。電圧維持ゾーン２０の寸法ｗおよびｚとドーピングＮｄは、この電圧遮断状態においてトレンチ状の電界形成領域４０の間のゾーン２０の自由電荷キャリアが空乏状態となるように、公知の方法で適切に選択される。
【００１９】
破壊電圧が向上する結果について、以下に簡潔に説明する。電極３１と３２の間に抵抗性経路４２を通じて小さい漏洩電流Ｉ１が流れるため、これらの経路４２は、線形的な電位勾配、従って均一な電界分布を生成する抵抗器として作用する。この電位勾配は、絶縁層４４を超えて電圧維持ゾーン２０に容量的に結合される。ゾーン２０の寸法ｗを十分に小さくすることによって、ゾーン２０の中間領域（ＭＯＳＦＥＴのドリフト領域）に均一な電界を渡すことができる。これにより、電圧維持ゾーン２０内のピーク電界が減少し、ゾーン２０のドーピングレベルＮｄに対する破壊電圧が、これに対応して高まる。特定の破壊電圧に対して、ドーピングレベルＮｄを高めることができ、これによりデバイスのオン抵抗を減少させることができる。
【００２０】
コンピュータシミュレーションと実験結果から、達成可能な最適な破壊電圧は、ｐｎ接合２４の深さｄに対する抵抗性経路４２の上端の位置（レベル８２）に依存することが示された。ｐｎ接合２４と抵抗性経路４２の上端レベル８２の間の差が大きすぎると、ｐｎ接合２４が絶縁層４４に当たる位置付近の横方向の電界が大きくなる。このことは、抵抗性経路４２における電界分布の性質からすぐに理解できる。従って、抵抗性経路４２における電圧降下は、経路４２の上端の接触レベル８２からただちに始まるのに対し、（絶縁層４４の反対側の）領域２３は、ｐｎ接合２４付近の深さまで一定電圧のままである。
【００２１】
従って、本発明による図１のデバイスにおいては、抵抗性経路４２は、ｐｎ接合２４が絶縁層４４に当たる位置の近くに位置合わせされる、トレンチ４１内のレベル８２から始まる。絶縁層４４は、抵抗性経路４２が始まるレベル８２よりも高い上側レベル８１まで、トレンチ４１の側壁に延在する。従って、トレンチ４１におけるｐｎ接合２４の終端部は、絶縁層４４によって保護されて不動態化され、これにより、トレンチ４１の側壁における漏洩電流が減少する。これに対してトレンチ４１の内側では、経路４２が始まる下側レベル８２は、（絶縁層のレベル８１よりも、）ｐｎ接合２４がトレンチ４１の側壁に当たる位置に近く位置合わせされる。
【００２２】
図１のデバイスにおける異なるレベル８１と８２を有するこの有利な構造の影響が、図４Ａ〜４Ｃの単純化された表現をモデル化する図５のコンピュータシミュレーションと、図６の実験結果に示されている。これらのシミュレーションと実験では、以下のパラメータが適用される。
【００２３】
・  ｎ型ゾーン２０のドーピング濃度は３ｘ１０１６ ｃｍ＆＃８２０９；３。
・  領域２３のドーピング濃度は、その電位が電極３１にかかる電位に一致するように、ずっと高い。
【００２４】
・  同様に、領域２２のドーピング濃度は、その電位が電極３２にかかる電位に一致するように高いことを想定する（領域２２は図４Ａ〜４Ｄに描く必要がない）。
【００２５】
・  表面１１からの接合の深さｄは０．３ μｍ（マイクロメートル）。
・  ｐｎ接合２４からのゾーン２０の厚さｚは３．７ μｍ、すなわち表面１１から領域２３とゾーン２０を通るトレンチの深さは４μｍ。
【００２６】
・  絶縁層レベル８１は表面１１に一致する。
・  （レベル８１から経路開始レベル８２までの）オフセットｘは、図４Ａの場合に＋０．２ μｍ、図４Ｃの場合に−０．２ μｍであり、図４Ｂの場合には存在しない（０．０μｍ）。
【００２７】
・  図４Ａ〜４Ｃに存在するが図４Ｄには存在しない二酸化珪素の絶縁層４４の厚さは２５ ｎｍ（ナノメートル）。
【００２８】
図５からわかるように、デバイスの破壊電圧Ｖｂｖは、メサ幅ｗが４μｍから１μｍに減少するに従って増大する。Ｖｂｖのこの増大は、経路４２における均一な電界が、空乏化したゾーン２０の幅全体ｗに、より良好に渡されることを反映する。
【００２９】
しかしながら、図５は、経路開始レベル８２がｐｎ接合２４の近くに位置合わせされるに従って破壊電圧Ｖｂｖが増大する様子も示す。Ｖｂｖのこの増大は、経路４２沿いの線形的な電位勾配とゾーン２０の距離ｚ（ｐｎ接合２４から下層のデバイス領域２２まで）にわたる均一な電界とがよく一致することを反映する。
【００３０】
トレンチの側壁におけるｐｎ接合２４の終端部は、（上側レベル８１まで延在する）絶縁層４４によって保護されるため、経路開始レベル８２がｐｎ接合２４のレベル近くに位置合わせされるように設計される製造工程を採用することができる。採用する工程の位置合わせ許容差の結果として、経路開始レベル８２は、例えば図４Ａに示されているようにｐｎ接合２４の上０．１ μｍからｐｎ接合２４の下０．１ μｍまでの範囲内となる。この下限、すなわち本発明によってレベル８２がトレンチ４１におけるｐｎ接合２４の終端部のわずかに下であってもよいことが達成されるのは、絶縁層４４の上側レベル８１のためである。
【００３１】
図６は、２つのデバイス４Ａと４Ｄにおける、（電極３１と３２の間の）バイアス電圧Ｖｓｄに対する（電極３１と３２の間の）デバイス漏洩電流ＩＬの変動を示す。これらの２つのデバイスは、デバイス４Ａが側壁絶縁層４４（２５ｎｍの酸化物）を含みデバイス４Ｄが含まないことを除いて同じである。このようなデバイスは、図４Ａと４Ｄの比較において表されている。抵抗性経路４２はＰＯＬＹＤＯＸ材であった。図に示されているように、トレンチ４１の側壁から絶縁層４４を省略すると、漏洩電流は１０倍に増加する。出願人は、デバイス４Ｄに流れる余分な漏洩電流の大部分は、ｐｎ接合２４付近の絶縁されていない側壁を通じてゾーン２０に流れるものと考える。その場合、この近傍、すなわちｐｎ接合２４が側壁に当たる領域とその下の領域に、絶縁層４４を含めることは特に重要である。
【００３２】
図６は、側壁絶縁層４４を省略することに起因して破壊電圧が低下することも示す。本出願人は、この破壊電圧の低下の大部分は、中間絶縁層４４が存在しないときに漏洩電流が経路４２からゾーン２０に流れることに起因して、経路４２沿いの線形的な電位勾配が乱れることが原因であると考える。
【００３３】
デバイス４Ａと４Ｄの両方においては、経路開始レベル８２はｐｎ接合レベルより上であった。図６は、経路開始レベル８２がｐｎ接合レベルより下にあることによって漏洩電流と破壊電圧がどのように影響されるかは示していない。経路開始レベル８２がｐｎ接合レベルの下にある場合、絶縁層４４のない図４Ｄの構造は使用できなくなり、なぜなら、その場合にｐｎ接合２４が経路接点部（３１）によって短絡するためである。しかしながら、図４Ａの構造の場合、このようにレベルが変化しても、保護絶縁層層４４があるため問題は生じない。
【００３４】
経路開始レベル８２をｐｎ接合２４のレベル付近の近くに位置合わせし、かつトレンチ４１の側壁の絶縁層４４の上側レベル８１の下に形成するために、様々な製造技法を使用できる。これらの特殊なレベルの特徴を除き、各デバイス部分は、公知の材料、ドーピング濃度、寸法、構造でよい。デバイス本体１０は、代表的にはシリコンである。抵抗性経路４２の半絶縁性材料には、酸素および／または窒素によってドーピングされた多結晶シリコン（例、いわゆるＰＯＬＹＤＯＸまたはＳＩＰＯＳ）を使用できる。
【００３５】
薄い絶縁層４４は、熱的に成長させた（ｔｈｅｒｍａｌｌｙ−ｇｒｏｗｎ）二酸化珪素か、または例えば二酸化珪素および／または窒化珪素の溶着膜でよい。層４４の厚は、代表的には、例えば約２５ｎｍ〜５０ ｎｍの範囲内である。従って、１つの具体的な例においては、層４４は、次のように形成でき、すなわち、（ｉ）トレンチ４１の、露出したシリコン側壁と底を酸化して厚さ３８ｎｍの酸化物を形成させ、（ｉｉ）次いで、トレンチ４１の底からこの酸化物をエッチングにより除去して、トレンチの底に領域２２を再び露出させる。この場合に、エッチングステップ（ｉｉ）では、トレンチ４１の側壁の厚さ３８ｎｍの酸化物の約３分の１を除去し、すなわち層４４を約２５ ｎｍまで薄くする。このような酸化物層４４は、ｐｎ接合２４に対する良好な誘電的整合性（ｄｉｅｌｅｃｔｒｉｃ
ｉｎｔｅｇｒｉｔｙ）と良好な防護性を有する。
【００３６】
シリコン本体１０の代表的な例においては、ゾーン２０は、砒素またはリン原子５．１０１５〜５．１０１６ ｃｍ＆＃８２０９；３の範囲内の均一なドーピング濃度を有し、トレンチ状の領域４０のピッチ（中心間の間隔）は２ｍｍ〜１０ｍｍの範囲内である。ゾーン２０の厚さｚは、デバイスの必要な破壊電圧に関連する。６０Ｖ〜１ｋＶの間の破壊電圧の場合、厚さｚは代表的には３μｍ〜５０ μｍ（マイクロメートル）の範囲にある。
【００３７】
図１と４Ａは、トレンチ４１の上部から半絶縁性材料をエッチングするステップを含むこのような製造技法の１つを示す。従って、このデバイスにおいては、トレンチ４１のレベル８２より上に半絶縁性材料４２が存在しない。デバイス電極３１は、このレベル８２において抵抗性経路４２に接触するための、トレンチ４１の上部に延在する伝導部分３８を有する。この伝導部分３８は、本体表面１１上の電極３１も形成する金属層（例、アルミニウムまたはタングステン）か、または、トレンチ４１の上部を満たす充填材（導電的にドーピングされた多結晶シリコンまたはタングステンなど）でよい。図１と４Ａのこの実施例においては、絶縁層４４が達する上側レベル８１は、本体１０の上面１１と実質的に一致する。従って、この実施例においては、デバイス電極３１は、本体表面１１においてデバイス領域２３に接触する。
【００３８】
図２は、別の製造技法であって、半絶縁性材料を絶縁層４４としてトレンチにおける同じ上側レベル８１まで存在させる製造技法を示す。しかしながら、この半絶縁性材料は、上側レベル８１と下側レベル８２の間が伝導性ドーパント（例、ほう酸またはリン）によって高濃度でドーピングされて、抵抗性経路４２の終端部領域４８が形成される。領域４８のドーピングは、半絶縁性材料の中に高線量のドーパントを注入するおよび／または拡散させることによって、例えば、ＰＯＬＹＤＯＸまたはＳＩＰＯＳに３ｘ１０１５ ｃｍ＆＃８２０９；２を超える注入線量を使用することによって、実施できる。デバイス領域２３に接触するデバイス電極３１は、抵抗性経路４２のこの終端部領域４８にも接触する。
【００３９】
図１と２は、レベル８２がｐｎ接合２４の深さｄよりわずかに上にあることを示すが、図１と２におけるレベル８２は、ｐｎ接合２４が絶縁層４４に当たるレベルに一致するか、またはわずかに下であってもよい。このような変更は、図３に示されていて、この場合におけるレベル８２は、深さｄより非常に短い距離ｘ３だけ下にある。
【００４０】
図１〜３のデバイスは、電界効果トランジスタであり、この電界効果トランジスタにおいては、第一デバイス領域２３が、トランジスタ本体領域であり、デバイス電極３１が、反対の導電型のソース領域２１にも接触するソース電極である。図１と２は、ソース電極３１が本体１０の上面１１において本体領域２３に接触することを示している。しかしながら、ソース電極３１は、トレンチ４１の上部において本体領域２３に接触してもよい。このような構造は、図３に示されている。この実施例においては、絶縁層４４が達する上側レベル８１は、ソース領域２１の深さよりも大きい距離ｘ１だけ、本体１０の上面１１より下にある。ソース電極３１は、トレンチ４１の上部に延在し、トレンチ４１の側壁においてトランジスタ本体領域２３とソース領域２１の両方に接触し、トレンチ４１のレベル８２において抵抗性経路４２に接触する。このレベル８２は、レベル８１より距離ｘ２だけ下になる。
【００４１】
この図３の構造は、トレンチゲートＭＯＳＦＥＴの場合に特に有利であり、トレンチゲートＭＯＳＦＥＴにおいては、トレンチゲート構造３３、３４は、トレンチ状の電界形成領域４０のトレンチ４１の間に位置する。この場合、図３に示されているように、ソース領域２１は、トレンチゲート構造３３、３４の絶縁された側壁からトレンチ状の電界形成領域４０の隣接するトレンチ４１の側壁まで横に延在することができる。これにより、トレンチ状の電界形成領域４０のピッチがより小さい、よりコンパクトなＭＯＳＦＥＴ構造を達成できる。
【００４２】
ここまで図１〜３に示されているトレンチ状の電界形成領域４０の場合、絶縁型トレンチ４１は、垂直の抵抗性経路４２を形成する半絶縁性材料によって満たされる。その場合に、トレンチ４１の幅は、経路４２の抵抗を決定する断面を与える。例えば、図７と８に示されているように追加の絶縁充填材４６を使用することで、この抵抗値を決めるときと異なるレベル８１と８２を決めるときの自由度を大きくすることができる。
【００４３】
図７と８においては、トレンチ状の電界形成領域４０の抵抗性経路４２は、トレンチ４１の絶縁された側壁沿いに延在する半絶縁性材料の抵抗層４２ａを有する。図７に示されているように、抵抗層４２ａは、各トレンチ４１の底面上に延在してもよい。これに代えて、図８に示されているようにトレンチの底から除去してもよい。層４２ａの上には絶縁充填材４６が存在して、必要なレベルまでトレンチ４１の残りを満たす。この場合には、層４２ａの厚さは、経路４２の抵抗を決定する断面を与える。層４２ａは、代表的には、半絶縁性材料、例えば酸素および／または窒素によってドーピングされた多結晶シリコンを有する。絶縁充填材４６は、例えば、溶着された二酸化珪素または窒化珪素でよい。
【００４４】
図７と８の実施例の両方においては、半絶縁性材料は、トレンチの側壁における絶縁層４４と同じ高さ８１まで延在する。これらの特定の例においては、高さ８１は表面１１にも一致するが、表面１１より下でもよい。
【００４５】
図７のデバイスにおいては、絶縁充填材４６は、高さ８１より低いレベルまでトレンチ４１の残りを満たす。これは、トレンチ４１の上部から材料４６をエッチングにより除去することによって達成される。この目的のため、絶絶縁充填材４６は、絶縁層４４に対して選択的にエッチングできるように選択される。従って、例えば、材料４６が窒化珪素であり層４４が二酸化珪素でよく、この逆でもよい。この図７の構造においては、電極３１は、トレンチの上部における層４２ａの露出している側面に接触する。従って、抵抗性経路４２は、エッチングされた絶縁充填材４６の上端（レベル８２）において始まる。半絶縁性材料の層４２ａの、レベル８２より上の部分は、電極３１と絶縁層４４の間の保護的な緩衝域となる。このことは、レベル８２がｐｎ接合２４よりもわずかに深いときに特に有利である。
【００４６】
図８のデバイスにおいては、絶縁充填材４６は、絶縁層４４および半絶縁性層４２ａと同じ高さ８１までトレンチ４１の残りを満たす。しかしながら、抵抗性経路４２は、下側のレベル８２において始まる。このことは、レベル８１と８２の間の、層４２ａの上部を、図２の場合のように高線量の伝導性ドーパントを注入するおよび／または拡散させることによって、終端部領域４８に変換することによって達成される。従って、高濃度でドーピングされた終端部領域４８は、両横の絶縁層４４と絶縁充填材４６の間にはさまれる。デバイス領域２３に接触するデバイス電極３１は、抵抗性経路４２のこの終端部領域４８にも接触する。
【００４７】
図１、２、３、７、８それぞれは、トレンチゲートＭＯＳＴの実施例を示し、このトレンチゲートＭＯＳＴにおいては、トレンチゲート電極３３が、ｐ型の本体領域２３の下端を超えてドレインドリフト領域２０まで延在する。しかしながら、これに代えて、平面的なゲート電極３３’が表面１１上のゲート誘電体３４の上に存在するＤＭＯＳＴ構成を実現できる。ＤＭＯＳＴにおいては、本体領域２３とドレインドリフト領域２０は、ゲート電極３３’の中心より下である表面１１まで延在する。
【００４８】
本発明は、主電極領域としてｐ＋陽極領域２３とｎ＋陰極領域２２を有するダイオード整流器にも使用できる。これらの領域２２と２３は、中間の電圧維持ゾーン２０によって隔てられる。領域２３は、このｎ型ゾーン２０と整流ｐｎ接合を形成する。従って、このようなダイオード整流器にはデバイス部分２１と３３および３４が存在せず、ｐ型領域２３は、その電界形成領域４０によって中断される部分を除いて連続的である。
【００４９】
図４Ａの単純化された線図は、図１のタイプの本発明の実施例（トレンチゲート ＭＯＳＦＥＴの実施例、ＤＭＯＳＴの実施例、およびＰＮダイオード整流器の実施例など）を一般的に表すことができる。同様に、図２、３、７、８のタイプの本発明の実施例（トレンチゲートＭＯＳＦＥＴの実施例、ＤＭＯＳＴの実施例、およびＰＮダイオード整流器の実施例など）を一般的に表すことのできる単純化した線図も作成できる。
【００５０】
ここまでに示されている実施例すべてにおいて、電圧維持ゾーン２０は、第一導
【００５１】
電型（この例においてはｎ型）の半導体領域であり、トレンチ４１の絶縁された側壁まで延在する。この変更として、電圧維持ゾーン２０が、それぞれ第一および第二導電型（ｎ型とｐ型）の挿入された半導体の第一および第二領域２０ａと２０ｂを有する構造も可能である。ｎ型領域２０ａは、トレンチ４１の絶縁された側壁からｐ型領域２０ｂによって隔てることができる。この場合、ｐｎ接合２４は、側壁領域２０ｂまで横方向に延在する。これらの領域２０ａと２０ｂの寸法とドーパント濃度は、電圧遮断モードにおいて電圧維持ゾーン２０（２０ａ、２０ｂ）が空乏化するときに、これらの空乏化した領域２０ａと２０ｂの単位面積あたりの空間電荷が実質的に平衡状態となるような値である。しかしながら、ｐ型側壁領域２０ｂの主な機能は、デバイスのオン状態において抵抗層４２ａにおける残留電荷に対する遮蔽として作用することである。このような多層ゾーン２０（２０ａ、２０ｂ）は、ＷＯ
０１／５９８４６（当社のＰＨＮＬ００００６７）に開示されている。異なるレベル８１と８２を有する本発明の実施例は、例えば図１、２、３、７、８の変更において、このような多層ゾーン２０（２０ａ、２０ｂ）を有することができる。
【００５２】
抵抗性経路４２、絶縁層４４、電極３１、電圧維持ゾーン２０の、ここまでに示されている、および／または説明されているさまざまな具体例は、本発明による多数のデバイスタイプに使用できる。具体的な例として、トレンチゲートＭＯＳＦＥＴ、ＤＭＯＳトランジスタ、ＰＮ整流ダイオードがあげられる。
【００５３】
他の公知の特徴、例えば、ＤＥ＆＃８２０９；Ａ＆＃８２０９；１９８ ４８ ８２８、ＷＯ ０１／５９８４４、ＷＯ ０１／５９８４６、ＷＯ ０１／５９８４７からの特徴も、本発明による異なるレベル８１と８２と組み合わせて使用できる。
【００５４】
従って、当業者には、本発明の開示を読むことから、他のバリエーションと変更が明らかであろう。このようなバリエーションと変更には、半導体デバイスの設計、製造、使用においてすでに知られていて、かつ本文書にすでに説明されている機能の代わりに、または機能に加えて使用できる、同等およびその他の特徴を含めることができる。
【００５５】
本出願において、請求項は、特徴の特定の組合せについて形成されているが、本発明の開示の範囲には、本文書に明示的または暗示的いずれかに開示されている新規の特徴または特徴の新規の組合せ、またはその一般化についても、それらがいずれかの請求項において現在請求されているのと同じ発明に関連するか否かと、それらが本発明が緩和するのと同じ技術問題の一部またはすべてを緩和するか否かには関係なく、含まれるものとする。これにより、出願人は、本出願または本出願から派生するさらなる出願の審査過程において、このような特徴および／またはこのような特徴の組合せについて、新たな請求項を作成することがあることを通告する。
【図面の簡単な説明】
【図１】本発明による半導体デバイスの３つの個別のＭＯＳＦＥＴの例の一部の、線図式の横断面図であり、適切な構造のトレンチ状の電界形成領域の個別の例を示す。
【図２】本発明による半導体デバイスの３つの個別のＭＯＳＦＥＴの例の一部の、線図式の横断面図であり、適切な構造のトレンチ状の電界形成領域の個別の例を示す。
【図３】本発明による半導体デバイスの３つの個別のＭＯＳＦＥＴの例の一部の、線図式の横断面図であり、適切な構造のトレンチ状の電界形成領域の個別の例を示す。
【図４Ａ】図４Ａは、図１のデバイスの、トレンチ状の電界形成領域の絶縁された側壁に隣接する部分の単純化して表したものであり、本発明による適切な構造のレベルの具体的な例を示す。
【図４Ｂ】図４Ａに対応する部分であるが、本発明によらない、あまり適切ではない構造の部分を単純化して表すものである。
【図４Ｃ】図４Ａに対応する部分であるが、本発明によらない、あまり適切ではない構造の部分を単純化して表すものである。
【図４Ｄ】図４Ａに対応する部分であるが、本発明によらない、あまり適切ではない構造の部分を単純化して表すものである。
【図５】図４Ａ〜４Ｃの異なる構造における、メサ幅ｗ（単位μｍ：マイクロメートル）に対する破壊電圧Ｖｂｖ（単位ボルト）のコンピュータシミュレーションのグラフであり、異なるレベルの影響を示す。
【図６】図４Ａと４Ｄの異なる構造における、バイアス電圧Ｖｓｄ（単位Ｖ）に対するデバイスの電極の間のデバイス漏洩電流ＩＬ（単位Ａ）の実験測定値のグラフであり、ｐｎ接合が当たるトレンチの側壁に絶縁層を有する影響を示す。
【図７】図１のＭＯＳＦＥＴの例の本発明による変更、すなわちトレンチ状の電界形成領域に絶縁充填材を含めたＭＯＳＦＥＴの線図式の横断面図である。
【図８】図２のＭＯＳＦＥＴの例の本発明による変更、すなわちトレンチ状の電界形成領域に絶縁充填材を含めたＭＯＳＦＥＴの線図式の横断面図である。
【符号の説明】
１０  半導体本体
１１  第一表面
１２  第二表面
２０  電圧維持ゾーン
２０ａ、２０ｂ  第一領域、第二領域
２１  ソース領域
２２  ドレイン領域
２３  第二デバイス領域
２４、２５  ｐｎ接合
３３  ゲート電極
３４  中間ゲート誘電層
３８  伝導部分
４０  トレンチ状の電界形成領域
４１  トレンチ
４２  抵抗性経路
４２ａ  半絶縁性材料の抵抗層
４４  絶縁層
４６  絶縁充填材
４８  終端部領域
８１  上側レベル
８２  下側レベル
ｚ  ゾーン２０の厚さ
ｗ  ゾーン２０の幅
ｄ  ｐ−ｎ接合２４の深さ
Ｖｂｖ  破壊電圧
Ｖｓｄ  バイアス電圧
Ｉ１  漏洩電流
Ｎｄ  ドーピングレベル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
2004519848.tif 000035
2004519848.tif 000036