(57)【要約】半導体基板表面上に誘電体薄膜層をまず成長させ、次いで、ドープされたポリシリコンなどの導電性材料からなる層を上記誘電体層上に成膜することにより不揮発性メモリ集積回路が形成される。次いで、この導電性材料は分離されて、個々のフローティングゲートからなる行と列に変えられる。基板内のセルソース拡散層とドレイン拡散層が行の両端にわたって連続して細長く形成される。フローティングゲートの行間で成膜された電界誘電体により行間の電気絶縁が得られる。拡散層の導電性を中断することなく行間にそれらの長さに沿って浅いトレンチを設けるようにしてもよい。誘電体材料で充填された深いトレンチが電気絶縁として基板内のアレイ回路と周辺回路間に形成される。フローティングゲートとコントロールゲート間の電界結合面積を増やす様々な技術が含まれる。その他の技術によって、コントロールゲート間の誘電体の厚さが増し、コントロールゲート間の電界結合の低減が図られる。別の技術により、フローティングゲート間に遮蔽部を設けるためにコントロールゲートが用いられる。
2004538644.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリにおいて、
半導体基板上に形成される電荷記憶素子アレイと、
前記アレイの両端にわたって少なくとも１つの方向に前記電荷記憶素子間に配置される電界誘電体材料と、
導電性コントロールゲートと電荷記憶素子との間に誘電体層を備えて、前記少なくとも１つの方向に前記電荷記憶素子アレイの頂部の両端にわたって延在する導電性コントロールゲートであって、前記電荷記憶素子のうちの隣接する電荷記憶素子間で前記電界誘電体に形成されるスロットの中へ下方へ突き出す導電性コントロールゲートとを有し、前記コントロールゲートの下方へ向かう部分が、前記１つの方向に隣接する電荷記憶素子間に電気的遮蔽部を設けることを特徴とする不揮発性メモリ。
【請求項２】
前記個々の電荷記憶素子が、前記少なくとも１つの方向に前記個々の電荷記憶素子の頂部部分と底部部分の両端にわたる異なる幅を持ち、前記頂部部分の方が前記底部部分よりも幅が広く、前記コントロールゲートが、少なくとも前記頂部部分の厚さと同じ大きさの距離だけ前記個々の電荷記憶素子間で下方へ突き出ていることを特徴とする請求項１記載の不揮発性メモリ。
【請求項３】
前記電界誘電体が、前記半導体基板の表面にわたって形成されることを特徴とする請求項１記載の不揮発性メモリ。
【請求項４】
前記アレイが、行と列とからなる規則的なパターンで構成される前記記憶素子を含み、前記少なくとも１つの方向が前記列に沿って延在し、前記行が、前記行に沿って隣接する記憶素子間の１つ置きに配置された選択ゲートとソース／ドレイン領域とを前記基板に含むことを特徴とする請求項１記載の不揮発性メモリ。
【請求項５】
不揮発性メモリにおいて、
電荷記憶素子と基板表面間に第１の誘電体層を備えて基板表面上に形成される矩形状の電荷記憶素子アレイであって、前記個々の電荷記憶素子が、前記アレイの両端にわたって１つの方向に第１の幅を持つ前記第１の誘電体層に接して配置される第１の部分と、前記１つの方向に第２の幅を持つ前記第１の誘電体層から除去された距離だけ離間して、前記第１の部分と一体に形成される第２の部分とを含み、前記第２の幅の方が前記第１の幅よりも広くなるように構成される矩形状アレイと、
前記基板から除去されたもっとも遠くに在る複数の電荷記憶素子の表面の両端にわたって前記１つの方向に延在し、さらに、電荷記憶素子と基板表面間に第２の誘電体層を持つ細長く形成された導電性コントロールゲートであって、前記電荷記憶素子の前記第２の部分の厚さに少なくとも等しい距離だけ隣接する電荷記憶素子間でさらに延在するコントロールゲートとを有し、隣接する電荷記憶素子間の前記コントロールゲートの拡張部が、少なくとも前記電荷記憶素子の前記第２の部分間で前記１つの方向に電気的遮蔽部を設けることを特徴とする不揮発性メモリ。
【請求項６】
誘電体材料が、前記電荷記憶素子のうちの隣接する電荷記憶素子の前記第１の部分間のスペースを充填し、さらに、前記誘電体材料が、隣接する電荷記憶素子の前記第１の部分間の距離だけ前記コントロールゲートが延在して入るスロットを前記誘電体材料内に含むことを特徴とする請求項５記載の不揮発性メモリ。
【請求項７】
前記電荷記憶素子のうちの隣接する電荷記憶素子の前記第１の部分間の前記誘電体材料が、前記基板表面にわたって形成されることを特徴とする請求項６記載の不揮発性メモリ。
【請求項８】
前記アレイが、隣接する基板ソース領域とドレイン領域間の２つの電荷記憶素子と、前記２つの電荷記憶素子間の選択トランジスタとを個々に備えるメモリセルを前記アレイの両端にわたって第２の方向に含み、前記第２の方向が前記１つの方向に対して垂直となることを特徴とする請求項５記載の不揮発性メモリ。
【請求項９】
不揮発性メモリ集積回路を形成する方法において、
基板表面の両端にわたって誘電体層を成長させる工程と、
前記誘電体層の両端にわたって導電性材料層を成膜する工程と、
第１の方向に細長く形成され、第２の方向に隔置された導電性材料層ストリップを残す複数のスロットを形成するために前記導電性材料層の一部を除去する工程であって、前記第１の方向と第２の方向とが互いに直交するように為す工程と、
その後、前記導電性材料層ストリップ間の前記複数のスロットにわたって電界誘電体を成膜し、前記電界誘電体が前記導電性材料層ストリップ間の前記複数のスロット内へ延在する工程と、
前記第１の導電性材料層ストリップを分離して、個々のフローティングゲートに成し、それによって、フローティングゲートの行と列と基板間に挟まれた前記成長した誘電体層により前記基板表面から個々に分離される前記フローティングゲートの行と列とからなるアレイを形成する工程と、
を有することを特徴とする方法。
【請求項１０】
複数行のフローティングゲートの両端にわたって連続して前記第２の方向に細長く形成され、フローティングゲートの列間において前記第１の方向に規則的に隔置される導電性イオンストリップを前記基板表面内に形成する工程をさらに有することを特徴とする請求項９記載の方法。
【請求項１１】
複数のイオン打ち込み領域の両端にわたって前記第１の方向に細長く形成され、前記フローティングゲートの行間で離間して前記第２の方向に隔置されるトレンチを形成する工程であって、前記トレンチを誘電体材料で充填する工程とをさらに有し、前記基板イオンストリップの長さに沿って前記基板イオンストリップの導電性を中断することのないように前記トレンチを十分に浅いものに成すことを特徴とする請求項１０記載の方法。
【請求項１２】
前記フローティングゲートアレイに隣接して周辺回路を設け、前記アレイ回路と前記周辺回路との間に少なくとも１つのトレンチを形成し、前記少なくとも１つのトレンチを誘電体材料で充填する工程をさらに有し、それによって、前記アレイ回路と周辺回路との電気的絶縁を図り、前記少なくとも１つのトレンチの方を前記フローティングゲートの行間のトレンチよりも著しく深いものとすることを特徴とする請求項１１記載の方法。
【請求項１３】
前記フローティングゲートアレイに隣接して周辺回路を設け、前記アレイ回路と前記周辺回路との間に少なくとも１つのトレンチを形成し、前記少なくとも１つのトレンチを誘電体材料で充填する工程をさらに有し、それによって、前記アレイ回路と周辺回路との電気的絶縁を図ることを特徴とする請求項９記載の方法。
【請求項１４】
前記導電層を成膜する工程が、ポリシリコン材料を成膜する工程を含むことを特徴とする請求項９記載の方法。
【請求項１５】
基板上に不揮発性メモリアレイを形成する方法において、
前記基板表面の両端にわたって誘電体層を成長させる工程と、
前記誘電体層の両端にわたって第１のポリシリコン層を成膜する工程と、
第１の方向に細長く形成され、第２の方向に隔置された前記第１のポリシリコン層を残す第１の複数のスロットを形成するために前記第１のポリシリコン層の一部を除去する工程であって、前記第１の方向と第２の方向とが互いに直交するように為す工程と、
その後、前記第１のポリシリコン層ストリップ間の前記第１の複数のスロットにわたって電界誘電体を成膜し、前記電界誘電体が前記第１のポリシリコン層ストリップ間の前記第１の複数のスロット内へ延在する工程と、
前記第１のポリシリコン層ストリップの両端にわたって均一な表面を形成するために、前記電界誘電体の頂部部分を除去し、それによって、前記第１のポリシリコン層ストリップ間において前記第２の方向に電界誘電体を残す工程と、
その後、複数の前記第１のポリシリコン層ストリップの両端にわたって前記第２の方向に連続して細長く形成され、前記第１の方向に規則的に隔置された第２の複数のスロットを形成するパターンで前記第１のポリシリコン層ストリップの一部と電界誘電体とを除去し、それによって、前記第１のポリシリコン層ストリップを分離して、前記第１の方向に等しい長さを有する前記第２の複数のスロット間のセグメントに成す工程と、
前記残りの第１のポリシリコン層ストリップセグメントと電界酸化物とが、前記第２の複数のスロットの外側の基板へのイオンの到達をブロックするマスクとして働きをしながら、前記第２の複数のスロットを貫通して前記基板の中へイオンを打ち込み、それによって、前記基板の中へ打ち込まれ、複数の前記第１のポリシリコン層ストリップの両端にわたって前記第２の方向に細長く形成された連続するイオンストリップを形成する工程と、
その後、前記均一な表面にわたって成膜された第２のポリシリコン層から、次いで、前記第２の複数のスロットの中へ、前記第２の方向に細長く形成され、前記第１の方向に隔置されるステアリングゲートを形成する工程と、
隣接するステアリングゲート間で照射済みの前記第１のポリシリコン層ストリップセグメントの一部を除去することにより、前記個々の第１のポリシリコン層ストリップセグメントを分離して、２つのフローティングゲートに成し、それによって、隣接するフローティングゲート間にスペースを形成する工程と、
その後、前記ステアリングゲートにわたって成膜された第３のポリシリコン層から、次いで、隣接するフローティングゲート間のスペースの中へ、前記第２の方向に隔置され、前記第１の方向にフローティングゲートの個々の行の両端にわたって細長く形成されるワードラインを形成する工程と、
を有することを特徴とする方法。
【請求項１６】
ステアリングゲートを形成する前記工程が、前記第１のポリシリコン層の前記第２の複数のスロットと自己整合を行うことなく、前記成膜された第２のポリシリコン層にわたってエッチマスクを使用する工程を含むことを特徴とする請求項１５記載の方法。
【請求項１７】
ステアリングゲートを形成する前記工程が、前記第１のポリシリコン層内の前記第２の複数のスロットのうちの隣接するスロットの中間に位置する前記第１の方向に自己整合された前記ステアリングゲート間にスペースを備えた前記ステアリングゲートを配向する工程を含むことを特徴とする請求項１５記載の方法。
【請求項１８】
第２の複数のスロットを形成するパターンで、前記第１のポリシリコン層ストリップと電界酸化物とを除去する工程が、
前記第１のポリシリコン層ストリップと電界酸化物の両端にわたって前記第２の方向に配向された長さを有し、かつ、前記第１の方向に規則的に隔置された長さを有する誘電マスクの第１の素子を形成する工程と、
前記第１の素子の両側に沿って前記誘電マスクの第２の素子として誘電体スペーサを形成し、前記イオンを打ち込むために貫通する前記第２の複数のスロットの幅を狭くする工程と、
を含むことを特徴とする請求項１５記載の方法。
【請求項１９】
前記ステアリングゲートを形成する工程が、
前記基板の中へ前記イオンを打ち込んだ後、前記第１のマスク素子を適切な位置に残しながら前記誘電マスクのスペーサを除去する工程と、
前記第１のマスク素子にわたって、かつ、前記第１のマスク素子間に前記第２のポリシリコン層を成膜する工程と、
前記第１のマスク素子の上方に在る前記第２のポリシリコン層の任意の部分を除去する工程と、
その後、前記第１のマスク素子を除去し、これにより、前記第１の方向に前記ステアリングゲート間のスペースを形成する工程と、
を含むことを特徴とする請求項１８記載の方法。
【請求項２０】
前記個々の第１のポリシリコン層ストリップセグメントを分離する工程が、前記ステアリングゲート間のスペースを貫通して前記第１のポリシリコン層ストリップセグメントのエッチングを行う工程を含むことを特徴とする請求項１９記載の方法。
【請求項２１】
前記ワードラインを形成する工程が、前記ステアリングゲート間のスペースを貫通して隣接するフローティングゲート間のスペースの中へ前記第３のポリシリコン層を成膜する工程を含むことを特徴とする請求項２０記載の方法。
【請求項２２】
前記電界誘電体の頂部部分を除去する工程が、化学的機械的平坦化（ＣＭＰ）を利用する工程を含むことを特徴とする請求項１５記載の方法。
【請求項２３】
前記個々の第１のポリシリコン層ストリップセグメントを分離して、２つのフローティングゲートに成した後、スペースの一部を充填するように、隣接するフローティングゲート間に形成される前記スペースの中へ誘電体材料を成膜する工程をさらに有し、前記後続するワードラインを形成する工程が、前記成膜された誘電体材料にわたる前記スペースの中へ前記第３のポリシリコン層を成膜する工程を含むことを特徴とする請求項１５記載の方法。
【請求項２４】
前記個々の第１のポリシリコン層ストリップセグメントを分離して、２つのフローティングゲートに成した後、隣接するフローティングゲート間のスペースと整合される凹部を前記基板内に形成する工程をさらに有し、前記後続するワードラインを形成する工程が、隣接するフローティングゲート間において、かつ、前記基板の凹部の中へ前記スペースを貫通して前記第３のポリシリコン層を成膜する工程を含むことを特徴とする請求項１５記載の方法。
【請求項２５】
前記第１のポリシリコン層ストリップセグメントを分離して、２つのフローティングゲートに成す工程が、前記隣接するステアリングゲートの側壁にスペーサを形成する工程をさらに含み、隣接するステアリングゲート間で照射済みの前記第１のポリシリコン層ストリップセグメントの範囲を狭くするように為すことを特徴とする請求項２４記載の方法。
【請求項２６】
前記ステアリングゲートを形成することに先行して、頂部部分と前記第１のポリシリコン層ストリップの側部の頂部部分より下のレベルまで、前記第１のポリシリコン層ストリップ間の前記電界誘電体の厚さを減らす工程をさらに有し、前記ステアリングゲートを形成する後続の工程が、前記第１のポリシリコン層ストリップの側部の頂部表面と側部部分との周りの前記ステアリングゲートを包み込む工程を含むことを特徴とする請求項１５記載の方法。
【請求項２７】
前記第２の複数のスロットを貫通する前記基板内へのイオンの打ち込みに先行して、前記第２の複数のスロットの側部に沿ってスペーサを形成することにより、前記第１の方向に前記第２の複数のスロットの幅を狭める工程をさらに有し、それによって、次に、前記第２の複数のスロットの幅を狭める工程後、前記第２の複数のスロットを貫通してイオンの打ち込みを行うことを特徴とする請求項１５記載の方法。
【請求項２８】
前記狭められた第２の複数のスロットを貫通して前記基板内へのイオンの打ち込みを行った後、前記スペーサを除去する工程をさらに有することを特徴とする請求項２７記載の方法。
【請求項２９】
前記第２の複数のスロットを形成することに先行して、前記均一な表面上に別のポリシリコン層を成膜し、前記別の層を分離して、前記第１のポリシリコン層ストリップの頂部に配置される別のストリップに成す工程をさらに有し、前記別のストリップが第１の方向に細長く形成され、前記第２の方向の前記第１のポリシリコン層ストリップ間の距離よりも短い距離だけ前記第２の方向に隔置され、かつ、前記第２の複数スロットを形成し、前記第１のポリシリコン層ストリップセグメントを分離する後続の処理工程中に、前記別のストリップが前記第１のポリシリコンストリップの一部となることを特徴とする請求項１５記載の方法。
【請求項３０】
基板上に不揮発性メモリアレイを形成する方法において、
前記基板表面の両端にわたって誘電体層を成長させる工程と、
前記誘電体層の両端にわたって第１のポリシリコン層を成膜する工程と、
第１の方向に細長く形成され、第２の方向に隔置された前記第１のポリシリコン層を残す第１の複数のスロットを形成するために前記第１のポリシリコン層の一部を除去する工程であって、前記第１の方向と第２の方向とが互いに直交するように為す工程と、
その後、前記第１のポリシリコン層ストリップ間の前記第１の複数のスロットにわたって電界誘電体を成膜し、前記電界誘電体が前記第１のポリシリコン層ストリップ間の前記第１の複数のスロットの中へ延在する工程と、
前記第１のポリシリコン層ストリップの両端にわたって均一な表面を形成するために、前記電界誘電体の頂部部分を除去し、それによって、前記第１のポリシリコン層ストリップ間において前記第２の方向に電界誘電体を残す工程と、
その後、複数の前記第１のポリシリコン層ストリップの両端にわたって前記第２の方向に連続して細長く形成され、前記第１の方向に規則的に隔置された前記第１のポリシリコン層ストリップの一部と電界誘電体とを第２の複数のスロットを形成するパターンで除去し、それによって、前記第１のポリシリコン層ストリップを分離して、個々のフローティングゲートに成す工程と、
前記第２の複数のスロットのうちの１つ置きのスロットを貫通して前記基板の中へイオンを打ち込み、それによって、前記基板の中へ打ち込まれ、複数行のフローティングゲートの両端にわたって前記第２の方向に細長く形成された連続するイオンストリップを形成する工程と、
その後、少なくとも隣接するフローティングゲート間の前記個々の第２の複数スロット内においてポリシリコン素子を形成する工程と、
前記均一な表面にわたって成膜され、前記第２の複数のスロットのうちの前記１つ置きのスロット内において前記ポリシリコン素子と接触する別のポリシリコン層から、前記第２の方向に細長く形成され、前記第１の方向に隔置されたステアリングゲートを形成する工程と、
前記ステアリングゲートにわたって成膜され、前記第２の複数のスロットのうちの前記１つ置きのスロット以外の別のスロット内において前記ポリシリコン素子と接触する別のポリシリコン層から、前記第２の方向に隔置され、前記第１の方向にフローティングゲートの個々の行の両端にわたって細長く形成されるワードラインを形成する工程と、
を有することを特徴とする方法。
【請求項３１】
集積回路基板上に形成される不揮発性メモリにおいて、
前記基板の第１の領域に形成されるメモリセルアレイと、
前記第１の領域と重なり合わない前記基板の第２の領域に形成されるデコーダと、ドライバと、センスアンプとを含む前記メモリセルアレイの周辺回路と、
前記第１の領域と第２の領域との間の前記基板に形成されるトレンチとを有し、前記トレンチが少なくとも３０００オングストロームの深さに在り、誘電体材料で充填され、それによって、前記メモリセルアレイ回路と周辺回路の隔離を図ることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に不揮発性フラッシュメモリシステムに関し、さらに詳細には、２つのフローティングゲートを個々に含むメモリセルのメモリアレイを形成する工程およびその結果生じる構造とに関する。
【背景技術】
【０００２】
今日使用されている商業的に成功した多くの不揮発性メモリ製品が存在し、特に、ソース拡散層とドレイン拡散層との間に“分割チャネル”を備えたセルからなるフラッシュＥＥＰＲＯＭ（電気的に消去可能でプログラム可能なリードオンリメモリ）セルアレイを用いる小型形状のファクタカードの形でこれらの不揮発性メモリ製品は使用されている。セルのフローティングゲートがチャネルの一方の部分にわたって配置され、ワードライン（コントロールゲートとも呼ばれる）がチャネルの他方の部分並びにフローティングゲートにわたって配置される。この構成により、２つの直列トランジスタを備えたセルが効果的に形成される。このうち一方の直列トランジスタ（メモリ・トランジスタ）は、チャネルの当該トランジスタ部の中を流れることができる電流量を制御し、フローティングゲートにかかる電荷量とワードラインの電圧とを組み合わせたものであるが、他方の直列トランジスタ（選択トランジスタ）は、該トランジスタのゲートとして利用するワードラインのみを備えたものである。このワードラインはフローティングゲートの行にわたって延在する。このようなセルの例、メモリシステムにおけるこれらのセルの使用例、および、これらのセルの製造方法については、米国特許第５，０７０，０３２号（特許文献１）、第５，０９５，３４４号（特許文献２）、第５，３１５，５４１号（特許文献３）、第５，３４３，０６３号（特許文献４）、および、第５，６６１，０５３号（特許文献５）、並びに、同時継続中の１９９９年１月２７日出願の米国特許出願第０９／２３９，０７３号（特許文献６）に記載されている。これらの特許および特許出願は、その全体が本願明細書で参照により援用されている。
【０００３】
上記分割チャネル・フラッシュＥＥＰＲＯＭセルの改変例では、フローティングゲートとワードラインとの間に配置されるステアリングゲートが追加される。アレイの各ステアリングゲートは、フローティングゲートの１つの列にわたってワードラインに対して垂直に延在する。その結果、ワードラインは、選択したセルの読み出し時やプログラミング時に２つの機能を同時に実行しなければならない状態からの負担が軽減される。上記２つの機能として、（１）選択トランジスタのゲートとしての役割（したがって、選択トランジスタのスイッチをオンとオフにするための適当な電圧が必要となる）と、（２）ワードラインとフローティングゲート間の電磁界（容量）結合によって所望のレベルまでフローティングゲートの電圧を駆動する役割とが挙げられる。単一の電圧を用いた場合、上記機能の双方を最適に実行することが困難であることが多い。ステアリングゲートが追加された場合、機能（１）の実行にはワードラインだけで十分であるが、機能（２）の実行は、上記追加されたステアリングゲートにより行われる。フラッシュＥＥＰＲＯＭアレイでのステアリングゲートの利用については、例えば、米国特許第５，３１３，４２１号（特許文献７）および第６，２２２，７６２号（特許文献８）に記載されている。これらの特許は、その全体が本願明細書で参照により援用されている。
【０００４】
上述した２つのタイプのメモリセルアレイのいずれかにおいて、基板からフローティングゲートへの電子の打ち込みにより１つのセルのフローティングゲートのプログラミングが行われる。チャネル領域での適切なドーピングと、ソース、ドレインと、残りのゲートへの適当な電圧の印加とにより上記打ち込みは行われる。いわゆる“ソース側”打ち込みが望ましいが、これについても上述した米国特許第５，３１３，４２１号に記載されている。
【０００５】
フローティングゲートから電荷を取り除いてメモリセルの消去を行う２つの技術が、２つのタイプの上述したメモリセルアレイの双方で使用される。一方の技術は、ソース、ドレインおよび別のゲートへ適正な電圧を印加することにより基板に対する消去を行うものである。これらのゲートに起因して、フローティングゲートと基板間の誘電体層の一部を電子が貫通するトンネリングが生じる。もう一方の消去技術として、フローティングゲートと別のゲートとの間に配置したトンネル誘電体層を貫通してフローティングゲートから別のゲートへ電子を転送するものがある。この目的のために、上述した第１のタイプのセルの中に第３の消去ゲートが設けられる。上述した第２のタイプのセルでは、該タイプがステアリングゲートの使用に起因して３つのゲートをすでに備えているため、第４のゲートを追加する必要なく、ワードラインのレベルに合わせてフローティングゲートの消去が行われる。この後者の技術では、ワードラインが実行する第２の機能が再び追加されるが、上記２つの機能は異なる時点で実行されるため、これら２つの機能のために妥協しなければならない必要は避けられる。いずれかの消去技術を利用して、このメモリセルは一緒のグループに分けられ、多数のメモリセルが“パッ”と同時に消去されることになる。１つのアプローチでは、このグループに十分なメモリセルが含まれ、ディスクセクタに記憶されたユーザデータ量（すなわち、５１２バイトおよび若干のオーバーヘッドデータ）を記憶することができる。別のアプローチでは、多くのディスクデータのセクタ値に等しい数千バイトのユーザデータを保持するのに十分なセルが各グループの中に含まれる。マルチブロック消去、欠陥管理およびその他のフラッシュＥＥＰＲＯＭシステムの特徴については、米国特許第５，２９７，１４８号（特許文献９）に記載されている。この特許は、その全体が本願明細書で参照により援用されている。
【０００６】
ほとんどすべての集積回路アプリケーションの場合と同様、フラッシュＥＥＰＲＯＭシステムにおいても、何らかの集積回路の機能の実行に必要なシリコン基板面積の縮小に対する圧力が存在する。所定サイズのメモリカードや別タイプのパッケージの記憶容量を増加させるために、あるいは、容量の増加とサイズの縮小の双方を行うために、シリコン基板の所定面積に記憶できるデジタルデータ量の増加が望まれることが多い。データの記憶密度を上げる１つの方法として、メモリセル当たり１ビット以上のデータを記憶する方法がある。この方法は、フローティングゲート電荷レベルの電圧範囲のウィンドウを分画して３以上の状態にすることにより達成される。セル当り２ビットのデータを用いて４つの状態の記憶が可能となり、セル当たり３ビットのデータを用いて８つの状態の記憶が可能となる、等々。複数状態のフラッシュＥＥＰＲＯＭの構造と動作については、米国特許第５，０４３，９４０号（特許文献１０）と第５，１７２，３３８号（特許文献１１）に記載されている。これらの特許は、その全体が本願明細書で参照により援用されている。
【０００７】
メモリセルの物理的サイズおよび／またはアレイ全体の物理的サイズの縮小により、データ記録密度の増加を達成することが可能となる。より小さいパターン寸法の実現を可能にする処理工程技術が時と共に向上するにつれて、集積回路のサイズの縮小は一般にすべてのタイプの回路に対して実行される。しかし、この方法でどの程度まで所定の回路レイアウトの縮小が可能であるかについては通常制限がある。なぜなら、回路レイアウトの縮小可能量についての制限が設けられており、それによってレイアウト全体の縮小可能量を制限する少なくとも１つのパターン寸法が存在する場合が多いからである。このパターン寸法が存在する場合、このパターン寸法の実現に必要なシリコン面積の削減を行うための新しいレイアウトや異なるレイアウトまたは回路構成アーキテクチャの方へ回路設計者の注意が向けられる。上述したフラッシュＥＥＰＲＯＭ集積回路システムの縮小も同様の制限に達する可能性がある。
【０００８】
したがって、データ記憶密度をさらに上げるために、デュアルフローティングゲートメモリセルを利用するフラッシュＥＥＰＲＯＭシステムが、各フローティングゲート上の複数の状態の記憶装置と共に利用されている。このタイプのセルでは、２つのフローティングゲートが、ソース拡散層とドレイン拡散層間の上記タイプのセルのチャネルの２つのフローティングゲート間に選択トランジスタを備えて設けられる。フローティングゲートの各列に沿ってステアリングゲートが設けられ、さらに、フローティングゲートの各行に沿ってワードラインが設けられる。読み出しやプログラミングを行うために所定のフローティングゲートにアクセスを行う場合、どのような電荷レベルがこのフローティングゲート上に存在しても、関心対象のフローティングゲートを含むセルの一方のフローティングゲート上にあるステアリングゲートを十分に高くして、他方のフローティングゲートの下にあるチャネルのスイッチをオンにできるようにする。この振舞いにより、同じメモリセル内の関心対象のフローティングゲートの読み出し時やプログラミング時に１つのファクタとなる他方のフローティングゲートの除去が実際に可能となる。例えば、セル内を流れる電流量はセル状態の読み出しに利用可能ではあるが、この電流量は、関心対象のフローティングゲートの電荷量の関数であっても、同じセル内の他方のフローティングゲートの電荷量の関数ではない。このセルアレイ・アーキテクチャおよび処理技術の例については、米国特許第５，７１２，１８０号（特許文献１２）に記載されている。
【特許文献１】
米国特許第５，０７０，０３２号
【特許文献２】
米国特許第５，０９５，３４４号
【特許文献３】
米国特許第５，３１５，５４１号
【特許文献４】
米国特許第５，３４３，０６３号
【特許文献５】
米国特許第５，６６１，０５３号
【特許文献６】
米国特許出願第０９／２３９，０７３号
【特許文献７】
米国特許第５，３１３，４２１号
【特許文献８】
米国特許第６，２２２，７６２号
【特許文献９】
米国特許第５，２９７，１４８号
【特許文献１０】
米国特許第５，０４３，９４０号
【特許文献１１】
米国特許第５，１７２，３３８号
【特許文献１２】
米国特許第５，７１２，１８０号
【特許文献１３】
米国特許出願第０９／７９３，３７０号
【特許文献１４】
米国特許第６，１０３，５７３号
【特許文献１５】
米国特許第５，８５１，８８１号
【非特許文献１】
チャンら著，“真の単一トランジスタ酸化膜・窒化膜・酸化膜ＥＥＰＲＯＭデバイス”，ＩＥＥＥ電子デバイスレターズ，ＥＤＬ−８巻，Ｎｏ．３，１９８７年３月，ｐ．９３〜９５
【非特許文献２】
ノザキら著，“半導体ディスクアプリケーション用ＭＯＮＯＳメモリセルを備えた１ＭｂのＥＥＰＲＯＭ”，半導体素子回路のＩＥＥＥジャーナル，２６巻，Ｎｏ．４，１９９１年４月，ｐ．４９７〜５０１
【非特許文献３】
エイタンら著，“ＮＲＯＭ：新規のローカルトラッピング，２ビット不揮発性メモリセル”，ＩＥＥＥ電子デバイスレターズ，２１巻，Ｎｏ．１１，２０００年１１月，ｐ．５４３〜５４５
【非特許文献４】
ディマリアら著，“ＳｉリッチＳｉＯ2 インジェクタとフローティング多結晶シリコン記憶層とを用いる電気的に変更可能なリードオンリメモリ”，Ｊ．応用物理５２（７），１９８１年７月，ｐ. ４８２５〜４８４２
【非特許文献５】
ホリら著，“不揮発性メモリアプリケーション用Ｓｉ打ち込みゲートＳｉＯ2 絶縁体を備えたＭＯＳＦＥＴ”，ＩＥＤＭ９２，１９９２年４月，ｐ. ４６９〜４７２
【発明の開示】
【課題を解決するための手段】
【０００９】
本発明の１つの態様によれば、基板表面上に誘電体からなる薄膜層を形成し、次いで、この薄膜層にわたって材料層を成膜することによりメモリアレイが作成される。その後、上記薄膜層は分離されて導電性フローティングゲートとなる。この誘電体層は、好ましくは成長した酸化膜であることが望ましいが、メモリセル・フローティングゲート誘電体の状態のままであり、さらに、未使用の基板表面にわたって形成されることに起因して高い品質のものとなる。これによって、フローティングゲートが基板のレベルに合わせて消去されるとき、メモリ消去処理の改善が図られる。フローティングゲート材料は好ましくはドープされたポリシリコンであることが望ましい。基板表面における連続したソース拡散層とドレイン拡散層は、列方向にフローティングゲートの行の両端にわたって延在する。この基板表面の上方の行間に成膜される酸化膜のような電界誘電体により、フローティングゲートの行間に電気絶縁部が設けられる。トレンチを形成することにより別の絶縁部を設けてもよい。上記電界誘電体はこのトレンチの中へ延在するが、上記トレンチが浅いことに起因して、トレンチが横切るソース拡散層とドレイン拡散層の導電性を中断することはできない。連続して導電する拡散層の使用により、拡散層と接続する導電性ビットラインの複雑さが減少する。
【００１０】
本発明の別の態様によれば、（１）頂部の両端にわたって、および、厚いフローティングゲートの側部の周りでコントロールゲートを包むこと、または（２）少なくとも１つの方向にフローティングゲートと隣接する誘電体材料にわたって延在する導電性材料の補助成膜からコントロールゲートと交信するフローティングゲートの頂部の幅を増やすことのいずれかの処理により、フローティングゲートとコントロールゲートとの結合面積が増加する。
【００１１】
本発明の別の態様では、隣接するフローティングゲート間に延在するようにコントロールゲートが形成され、これによってフローティングゲート間に電界絶縁部の配設が図られる。これによって、フローティングゲートをさらに近接させて一体にパックすることが可能となる。１つの具体的な実施構成では、フローティングゲートは頂部の方が底部よりも幅が広くなって、コントロールゲートとの結合を行うための追加面積が設けられるようになっている。したがって、フローティングゲートは、頂部の方が底部よりもさらに近接して一体となる。隣接するフローティングゲートの少なくともさらに幅の広い部分間でコントロールゲートは下方へ延在し、この場合遮蔽部を設ける必要性が最大となる。
【００１２】
本発明のさらなる別の態様によれば、標準的なシャロー・トレンチ・アイソレーション（ＳＴＩ）技術に基づいて、デコーダ、レジスタ、センスアンプ、コンパレータ等のような周辺回路素子が、電界誘電体で充填されるトレンチによりメモリセルアレイから絶縁される。アレイ自体内でこのような絶縁を用いる必要はない。
【００１３】
本発明のさらに別の態様によれば、フローティングゲート材料の連続ストリップは、導体素子のほぼ同一の構造の形成に先行するただ一回のエッチング処理により分離されて、個々のフローティングゲートにつくられる。このフローティングゲートは、上記エッチングから結果として生じるフローティングゲート間のスペースの各々において、好ましくはドープされたポリシリコンからつくられることが望ましい。この方法によって第１のエッチングと整合するフローティングゲート材料のストリップの第２のエッチングが不要となる。これらの素子の１つ置きの素子は、追加の導電性材料とその後結合され、ステアリングゲートが形成される。その後、ワードラインが導電性材料から形成され、次いで、選択トランジスタゲートとして動作するアレイの両端にわたって１つの方向にこれらの素子の残りの１つ置きの素子と接触する。
【００１４】
本願明細書に記載した本発明の上述した個々の態様、および、様々な他の工程上の改善は、それ自体で、あるいは、様々な組み合わせにより実現可能である。本発明の別の態様として、デュアルフローティングゲートメモリセルの仮想接地アレイ内におけるこれらの態様の１以上の態様からなる実施構成、すなわち以下で説明するこのような実施構成の詳細な例がとる不揮発性メモリの形態がある。本発明の追加の態様、利点並びに特徴はこれら詳細な例についての以下の説明に含まれ、この説明は添付図面と関連して考えることが望ましい。
【発明を実施するための最良の形態】
【００１５】
本発明の様々な態様が組み込まれた例示のメモリシステムを図１のブロック図に一般的に例示する。多数の個々にアドレス可能なメモリセル１１が行と列からなる、ピッチが等しいアレイ内に構成される。但し、別の物理的セル構成も確かに可能である。本願明細書でセルアレイ１１の列に沿って延在するように示されているビットラインは、ライン１５を介してビットラインデコーダ回路とドライバ回路１３と電気的に接続される。本説明ではセルアレイ１１の行に沿って延在するように示されているワードラインは、ワードラインデコーダ回路とドライバ回路１９とライン１７を介して電気的に接続される。アレイ１１内のメモリセルの列に沿って延在するステアリングゲートは、ライン２３を介してステアリングゲートデコーダ回路とドライバ回路２１と電気的に接続される。デコーダ１３，１９，２１の各々は、メモリコントローラ２７からバス２５にわたってメモリセルアドレスを受け取る。デコーダ回路とドライバ回路とは、それぞれの制御ラインと状態信号ライン２９，３１，３３とを介してコントローラ２７とも接続される。ステアリングゲートとビットラインとに印加される電圧は、デコーダ回路とドライバ回路１３と２１とを相互に接続するバス２２を介して調整される。
【００１６】
コントローラ２７は、ライン３５を介してホスト装置（図示せず）と接続可能である。上記ホストは、パーソナルコンピュータ、ノートブック形コンピュータ、デジタルカメラ、オーディオ再生装置、その他種々のハンドヘルド形電子デバイス等であってもよい。図１のメモリシステムは、一般に、ＰＣＭＣＩＡ、コンパクトフラッシュTM協会、ＭＭＣTM協会、その他の規格などのいくつかの既存の物理的規格と電気的規格のうちの１つの規格に基づいてカードに実装されている。カードフォーマットでの実装時に、ライン３５はホスト装置の相補形コネクタとインタフェースするカードのコネクタで終端する。多くのカードの電気的インタフェースはＡＴＡ規格に従い、その場合、メモリシステムはあたかも磁気ディスク装置であるかのようにホストには見える。その他のメモリカードインタフェース規格も存在する。上記カードフォーマットの代替として、図１に示すタイプのメモリシステムがホスト装置に永久に組み込まれる。
【００１７】
デコーダ回路とドライバ回路１３，１９，２１とは、バス２５を介してアドレス指定されるとき、それぞれの制御ラインと状態ライン２９，３１，３３の信号に従って、アレイ１１の回路のそれぞれのラインに適正な電圧を生成し、プログラミング機能、読み出し機能および消去機能を実行する。電圧レベルと他のアレイパラメータを含むいずれの状態信号も同じ制御ラインと状態ライン２９，３１，３３を介してアレイ１１によりコントローラ２７へ出力される。回路１３内の複数のセンスアンプは、アレイ１１内のアドレス指定されたメモリセルの状態を示す電流レベルまたは電圧レベルを受け取り、読み出し動作中にライン４１を介して、当該状態に関する情報をコントローラ２７に出力する。通常多数のセンスアンプが用いられて、多数のメモリセルの状態の同時読み出しが可能となるように図られる。読み出し処理とプログラム処理中、セルからなる１行が、一般に、回路１９を介して同時にアドレスされ、回路１３と２１により選択されたアドレス指定済みの行の複数のセルへのアクセスが図られる。消去処理中、多くの行の個々の行内のすべてのセルが、同時消去用ブロックとしてまとめてアドレス指定される。
【００１８】
図１に例示するようなメモリシステムのオペレーションについては、背景技術の欄において、また、本願の譲受人であるサンディスク  コーポレイションに譲渡された他の特許においてさらなる記載がある。さらに、２００１年２月２６日出願の米国特許出願第０９／７９３，３７０号（特許文献１３）にはデータプログラミング方法について記載されている。この特許出願は、その全体が本願明細書で参照により援用されている。
【００１９】
メモリセルアレイ１１の一例を示す平面図が図２に示されている。この図には、メモリセルアレイの反復構造間に存在する誘電体層の細部についての情報はほとんど含まれていないが、導体素子からなる上記メモリセルアレイの反復構造の小部分が示されている。通常のシリコン基板４５には、均一な、好ましくはほぼ平らな頂面４７が設けられる。細長く形成された拡散層４９，５１，５３が、最初のイオン打ち込みと後続する拡散により表面４７を貫通して基板４５内に形成され、次いで、上記細長く形成された拡散層は上記拡散層４９，５１，５３の間に形成されるメモリセルのソースおよびドレインとしての役割を果たす。本解説での説明の便宜上、上記拡散層は、第１のｘ方向に隔置され、第２のｙ方向に延在する長さを備えて示され、これら第１と第２の方向は相互にほぼ直交している。行と列からなるアレイにおいて、フローティングゲート間に適切なゲート誘電体を備えた多数のフローティングゲートが基板表面４７の両端にわたって設けられる。例えば、フローティングゲート５５〜６０の１行は、フローティングゲート６２〜６７の別の行に隣接し、かつ、平行である。さらに、フローティングゲート６９，５５，６２，７１，７３の１列は、フローティングゲート７５，５６，６３，７７，７９の列に隣接し、かつ、平行である。これらのフローティングゲートは、１以上のマスクを貫通するエッチングを行うことにより、表面全体にわたって導電性のドープされた多結晶シリコン（“ポリシリコン”）の第１の層から形成され、次いで、分離されて個々のフローティングゲートになる。ソースとドレイン拡散層４９，５１，５３は、フローティングゲートの多数の行の両端にわたってｙ方向に連続して延在する。
【００２０】
ビットラインデコーダとドライバ回路１３（図１）は、図２〜図４の拡散層４９，５１，５３を含むライン１５を介してアレイのビットラインソース／ドレイン拡散層のすべてと接続される。個々のメモリセルの列のソースとドレインは、ライン１９を介してバス２５と制御信号とを介して供給されるアドレスに応じて読み出しまたはプログラミングのいずれかを行うための適切なプログラミング電圧と接続される。
【００２１】
フローティングゲートの個々の列用の別個のステアリングゲートを使用する代わりに、図２の構造では、フローティングゲートの２つおきの列用としてさらに広い１つのステアリングゲートが用いられる。ステアリングゲート８１，８３，８５は、ｙ方向に細長く形成され、さらに、フローティングゲートの２つの隣接する列と、上記フローティングゲート間に配置されているソース／ドレイン拡散層との両端にわたって延在するｘ方向の幅を有する。上記ステアリングゲートのなかの任意の２つのステアリングゲート間のスペースは、これら２つのステアリングゲートによりオーバーレイされるフローティングゲートの隣接する列間でｘ方向のスペースと少なくとも同じ大きさであり、このスペース内の基板に後でゲートを形成することが可能となるように図られる。これらのステアリングゲートは、第１のポリシリコン層と適切なポリシリコン層間誘電体とにわたって、表面全体に成膜される導電性のドープされたポリシリコンの第２の層のエッチングを行うように形成される。ステアリングゲートデコーダとドライバ回路２１（図１）は、ライン２３を介してすべてのステアリングゲートと接続し、バス２５で出力されるアドレスと、ライン３３の制御信号と、ドライバとセンスアンプ１３から出力されるデータとに応じて、上記ステアリングゲートの電圧を個々に制御することができる。
【００２２】
図２のワードライン９１〜９５はｘ方向に細長く形成され、次いで、ステアリングゲートにわたって延在し、フローティングゲートの行と各ワードラインとが整合されてｙ方向にステアリングゲート間のスペースが設けられる。ワードラインは、誘電体頂部の表面全体にわたって成膜される導電性のドープされたポリシリコンからなる第３の層のエッチングを行うことにより形成される。第２のポリシリコン層とステアリングゲート間で照射された領域にわたって上記誘電体がまず形成される。これらのワードラインにより、読み出しや書き込みに用いられるワードラインの行のすべてのメモリセルの選択が可能となる。選択ゲートデコーダとドライバ回路１９（図１）は、セルアレイの１行を個々に選択するために各ワードラインと接続される。次いで、選択された行内の個々のセルの作動が可能となり、ビットライン、並びに、ステアリングゲートデコーダ回路とドライバ回路１３と２１による読み出しや書き込みが行われる。
【００２３】
上述した構造におけるゲートは、ドープされたポリシリコン材料からつくられることが望ましいが、上述した３つのポリシリコン層のうちの１以上のポリシリコン層の代わりに別の好適な導電性材料を用いてもよい。例えば、ワードラインと選択ゲートとを形成する源となる第３の層はポリサイド材料であってもよい。このポリサイド材料は、ポリシリコンの頂部にタングステンのような導電性屈折金属シリサイドを設けたポリシリコンであり、上記第３の層の導電率の上昇を図るものである。一般に、第１または第２のポリシリコン層のいずれかの代わりにポリサイドが用いられることはない。なぜなら、ポリサイドから成長した酸化物の品質が通常良好ではないからである。
【００２４】
金属導体層は図２に示されていない。拡散層とポリシリコン素子とは、通常、金属の導電率よりも著しく低い導電率を有するため、金属導体部は別個の層に含まれ、任意のポリシリコン素子と拡散層の長さに沿った周期的間隔でいずれの中間層をも貫通してそれぞれの金属配線との接続部が設けられる。図２に示す拡散層とポリシリコン素子のすべては別々に駆動させる必要があるため、これらの金属配線番号と、拡散層およびポリシリコン素子番号との間には１対１の対応がある。
【００２５】
第１の処理例
図３〜図９は、本発明の１つの態様に準拠して利用される、図２のアレイを形成する一連の工程を示し、断面Ｉ−Ｉ（各図の部分Ａ）と断面ＩＩ−ＩＩ（各図の部分Ｂ）の両端にわたって図２の断面図が示されている。最初に図３Ａと３Ｂを参照すると、半導体製造工程時のいくつかの初期工程の結果が示されている。酸化膜誘電体の薄い（８０〜１００オングストロームの膜厚のような）層１０３がシリコン基板４５の表面全体１０１にわたって成長する。次に、ポリシリコンの厚い（５００〜３０００オングストロームのような）層１０５が誘電体層１０３にわたって成膜される。層１０５の膜厚は、後で形成されるステアリングゲートとの所望の結合量を層１０５の側壁に沿って設けるのに十分な厚さとなるようにされる。このポリシリコンはドープされた形で成膜してもよいし、あるいは、ドープせずに成膜してから、後の工程でイオン打ち込みによりドープしてもよい。次いで、誘電体層がポリシリコン上にわたって形成され、２つの層となった状態が示されている。窒化シリコン層１０７がポリシリコン層１０５にわたってまず成膜され、これに後続して窒化膜層１０７上にわたってシリコン酸化膜層１０９の成膜が行われる。
【００２６】
次の一連の工程が、図４Ａと４Ｂにより示されている。適正なフォトレジストマスク（図示せず）を使用することにより酸化膜層１０９（図３Ａと３Ｂ）がまず形成されて、ストリップにされ、これらのストリップを貫通して、層１０３，１０５，１０７からなるスタックのエッチングが行われる。このエッチングによって、メモリセルアレイが形成される集積回路の領域内にポリシリコンストリップ１１１，１１３，１１５が残される。これらのストリップはｘ方向に細長く形成され、ｙ方向に隔置される。エッチマスクとして酸化膜層１０９を利用する代わりに、窒化シリコン層１０７上に直接フォトレジストエッチマスクを形成してもよい。
【００２７】
メモリセルアレイを形成する処理工程と同時に、少なくとも部分的に周辺トランジスタと他のデバイスとを形成してもよい。図４Ｂは、このような周辺装置が形成される集積回路の領域に残されたポリシリコンの別のストリップ１１７を示す。これら周辺装置とメモリアレイとは、上記２つの領域間に配置される基板４５内でトレンチ１１９により絶縁されることが望ましい。フォトレジストマスクを貫通する別々のエッチング工程により、このトレンチ１１９を形成することが可能である。このマスクは必ずしもポリシリコンストリップと自己整合されるとはかぎらない。トレンチ１１９はメモリセルアレイが形成される領域のほとんどを囲繞することができるし、これらの領域を囲繞している。トレンチ１１９は、基板表面１０１の下方に１０００〜４０００オングストロームの深さを持つことが望ましい。
【００２８】
打ち込みストリップ１２３と１２５のような、メモリセル領域内のポリシリコンストリップ間の基板において、上記ストリップと該ストリップの頂部の誘電体とをマスクとして用いて、この段階でイオン打ち込み１２１を行ってもよい。これは、メモリセル行間に絶縁を施す工程の一部として行われる。ボロンイオンが打ち込まれる。
【００２９】
図５Ａと５Ｂに示されているように、次の工程は、回路構成全体にわたってシリコン酸化膜のような電界誘電体１２７の非常に厚い層を成膜することである。次いで、この工程により、ポリシリコンストリップ１１１，１１３，１１５並びに絶縁トレンチ１１９間のスペースが充填される。この工程により、これらのポリシリコンストリップから形成されるフローティングゲートの最後の行間に電気絶縁部が形成される。トレンチ１１９とその誘電体フィラがシャロートレンチアイソレーション（ＳＴＩ）技術に基づいて形成される。
【００３０】
図６Ａと６Ｂに示されているように、一例では、次の工程として、誘電体層１０７と１０９の頂部と、ポリシリコンストリップ上の電界誘電体１２７とを除去して、好ましくは平面１２９を形成するように図る工程がある。電界誘電体１２７と酸化物ストリップ１０９とをストップとして下方の窒化物ストリップ１０７まで除去を行う化学的機械研磨（ＣＭＰ）の組み合わせにより上記工程、並びに、窒化物ストリップ１０７と該窒化物ストリップ間の電界酸化物１２７との除去を行う別のエッチング工程とを実行することが望ましい。
【００３１】
図７〜図９に示す後続する工程では、ポリシリコンストリップ１１１，１１３，１１５のエッチングが２回行われ、個々のフローティングゲートの形成が図られる。さらに、（ｙ方向に細長く形成された）ステアリングゲートと、（ｘ方向に細長く形成されたワードラインの一部である）選択ゲートとがそれぞれの第２と第３のポリシリコン層から形成される。図６Ａと６Ｂの表面１２９上にフォトレジストマスクを形成し、次いで、フォトレジストマスクを貫通してエッチングを行うことによりこの工程を行ってもよい。しかし、上記工程には、全体的な相互の自己整合を必ずしも行うわけではない素子が形成されるという欠点を持つ可能性がある。したがって、参照により援用されている前述の米国特許第６，１０３，５７３号（特許文献１４）の図１１〜図１６と関連して記載されている自己整合技術が望ましい。この技術について、図７〜図９と関連して本願明細書で簡単に要約するが、追加の詳細情報がこの援用されている特許により得られる。
【００３２】
図７Ａと７Ｂを参照すると、ｙ方向に細長く形成された１組の並列基準素子１３１，１３３，１３５が、フォトレジストマスクを貫通して窒化シリコン層のエッチングを行うことなどにより表面１２９に形成される。次いで、この構造一面にシリコン酸化膜の厚膜層を成膜し、次いで、この厚膜層の異方性エッチングを行ってスペーサを残すようにすることによりスペーサ１３７，１３９，１４１，１４３が形成される。次いで、マスクが形成され、このマスクを貫通して、基底を成すポリシリコンストリップ１１１，１１３，１１５が分離され、上記マスクを貫通してエッチングを行うことにより上記ポリシリコンストリップは、ストリップ１１５から形成されるセグメント１１５ａ，１１５ｂ，１１５ｃなどのようなセグメントを形成する。次いで、マスクとしてポリシリコンストリップセグメントと被覆用誘電体とを用いてソース打ち込み部とドレイン打ち込み部１４５と１４７がつくられる。砒素イオンが打ち込まれる。
【００３３】
図８Ａと８Ｂを参照すると、酸化膜スペーサ１３７，１３９，１４１，１４３は選択的エッチングにより除去される。ポリ間誘電体層１５１と１５３は、ポリシリコンストリップセグメントの照射済み表面に、したがって、基板の照射済み部分にも形成される。好ましいポリ間誘電体は、酸化膜・窒化膜・酸化膜（ＯＮＯ）の３層サンドイッチである。具体例として、約１５０オングストローム厚のシリコン酸化膜層がポリシリコンストリップセグメントの照射済み表面上にまず成長し、約７５オングストローム厚の窒化シリコンの成膜が後続し、次いで、高温化学蒸着（ＣＶＤ）処理により約５０オングストローム厚のシリコン酸化膜が形成される。次いで、第２のポリシリコン層が、ＯＮＯ誘電体層上に、メモリセルアレイ上にわたって、および、第１のポリシリコンストリップセグメント間のスペースの中に成膜される。次いで、第２のポリシリコン層の頂面部分がＣＭＰや何らかの別の適切な材料除去処理により、下方にある窒化物基準素子１３１，１３３，１３５の頂部まで除去され、それによって、図８Ａに示すように、第２のポリシリコン層から絶縁ステアリングゲート８１と８３が形成される。
【００３４】
次の工程として、図８Ａと８Ｂの構造から窒化物基準素子１３１，１３３，１３５を除去する工程がある。次いで、マスクとしてステアリングゲートを用いて、ステアリングゲート８１と８３間のスペースのような、ステアリングゲート間で結果として生じるスペースを貫通して第１のポリシリコン層ストリップ１１５ａ，１１５ｂ，１１５ｃのエッチングが行われる。このようなエッチングに先行して、ステアリングゲート８１と８３の頂部に酸化膜層を成長させてもよい。このような酸化膜層が窒化物基準素子１３１，１３３，１３５にわたって成長することはなく、したがって、窒化物基準素子のエッチングによる選択的な除去が行われる。
【００３５】
フローティングゲート５６と５７間における場合のような、その時分離されたフローティングゲート間の結果として生じた開口部が図９Ａに示されている。次いで、ＯＮＯであることが好ましいポリ間誘電体層１６１がフローティングゲートとステアリングゲートの照射済みの側部と頂部上に、並びに、照射済みの基板領域にわたって形成される。次に、第３のポリシリコン層が構造一面に成膜され、フォトレジストマスク（図示せず）を貫通してエッチングが行われて、ｘ方向に細長く形成され、ｙ方向に隔置されたストリップが形成される。これらのストリップはアレイのワードラインであり、ワードライン９２が図９Ａに示されている。ゲート１６３のような選択トランジスタゲートが、フローティングゲート間に形成される開口部の中にワードラインの一部として形成される。
【００３６】
上記処理工程にはいくつかの好都合な特徴がある。１つの好都合な特徴として、第１のポリシリコンから形成されるフローティングゲートが、ソースとドレイン拡散層およびステアリングゲートとの全体的な自己整合を行うという点が挙げられる。別の好都合な特徴として、フローティングゲート酸化膜層１０３が、未使用の基板上で成長され、次いで、その後分離され、フローティングゲートにされる第１のポリシリコン層により被覆されるため、高品質の層になるという点が挙げられる。これによって、ゲート酸化膜を貫通するトンネル電子のメカニズムにより、高い信頼性でフローティングゲートを基板まで消去すること、並びに、ゲート酸化膜を貫通する基板からフローティングゲート上への熱い電子の打ち込みによるプログラミングの実行が可能となる。さらに別の利点として、フローティングゲートの行間の基板の頂部に成膜された電界酸化物によって、ＳＴＩに基づいて形成された酸化物で充填されたトレンチを行間に配置する代わりに、これらの行間で絶縁が行われるという点が挙げられる。あまり深いトレンチが存在しないために、個々のセル用の絶縁拡散層と、上記拡散層を１列に一体に接続するための追加のポリシリコンビットラインとを使用せずに、複数のセル行の両端にわたってソース拡散層とドレイン拡散層との形成を連続して行うことが可能となる。絶縁トレンチが省かれることにより、尖った角部の周りを包み込む傾向があり得る隣接するフローティングゲートに関する電界集中の結果、フローティングゲート誘電体の故障を生じる可能性がある基板内の上記角部を除去することがさらに不要となる。
【００３７】
第１の処理例の変形例
図３〜図９と関連して上述した処理工程に対する多くの変形例および追加例が存在し、これらの例は或る状況で有用なものとなり得る。例えば、図１０を参照すると、図７Ａに対する改変例が示されている。ソースとドレインの打ち込みを行う前に、隣接する第１のポリシリコンストリップセグメント１１５ｂと１１５ｃの側壁に沿って誘電体スペーサ１７１が形成される。スペーサ１７１の存在により制限を受ける開口部を貫通して、結果として生じる打ち込み１４７’が行われる。この結果、打ち込み１４７’は図７Ａの打ち込み１４７よりも狭くなる。構造の温度を上げるその後の処理工程中に打ち込み済みイオンが移動することになるため、この狭い打ち込みによってこのような移動はある程度まで補償されて、最終のソース領域とドレイン領域の所望の幅の維持が図られる。打ち込み後、スペーサ１７１が除去され、ポリ間誘電体層１５１と１５３が形成され、前述したような処理工程が継続される。
【００３８】
図１１は、上記処理工程の別の改変例を示すが、今回は図８Ａと関連する。ステアリングゲートと基板間の結合を減らすために、第１のポリシリコン層ストリップのセグメント間の図７Ａに示すスペースの中に誘電体の厚膜層１７３がさらに形成される。ソースとドレインの打ち込み後で、しかも、ポリ間誘電体層１５１と１５３の形成前に上記形成が行われる。酸化物は、照射済みポリシリコンとシリコン基板表面上で成長させることが望ましい。この酸化物は、ポリシリコン層ストリップ１１５ｂと１１５ｃの側部で成長する場合に比べて、シリコン基板表面１０１のドープ済み領域１４７にわたる領域１７３で成長する場合の方が厚く成長する。誘電体１７３の存在に起因して、ステアリングゲートとフローティングゲート間の結合面積が減少することになるため、誘電体１７３の深さの制御が行われ、ステアリングゲートと基板間で所望のレベルの電界絶縁部を設けるのに必要以上の深さとならないように図られる。
【００３９】
しかし、図１２Ａと１２Ｂに例示する基本処理工程の別の改変例では、上記結合面積の増加を図ることが可能である。図６Ｂに例示する段階に達した後、第１のポリシリコン層ストリップ１１１，１１３，１１５間の残りの電界誘電体の一部が除去され、図１２Ｂに示す減少した量１２７’が残される。次いで、その後形成されたステアリングゲートは、ｙ方向にフローティングゲートの周りの包み込みを行う。これは、フローティングゲート１１１，１１３，１１５の側部に沿った距離だけ下方へ延在する図１２Ｂのステアリングゲート８１’により示される。図１１の特徴なしでも上記特徴を実現することは可能であるが、この特徴を一体に用いれば、ｙ方向に増加した結合（図１２Ｂ）によって、ｘ方向に減少した結合（図１１）が補償される。
【００４０】
ステアリングゲートとフローティングゲート間で結合面積を広くするための代替技術が図１３Ａと１３Ｂに示されている。図６Ａと６Ｂに示す段階に達した後、追加のポリシリコン層が表面１２９の両端にわたって成膜され、次いで、パターンが形成されて、前に形成されたフローティングゲート１１１，１１３，１１５の頂部に、かつ、前に形成されたフローティングゲート１１１，１１３，１１５と接触して、追加のフローティングゲート部分１１１’，１１３’，１１５’が残される。追加のフローティングゲート部分は、基底を成すｘ方向のフローティングゲート（図１３Ａ）と同じ寸法を持つが、ｙ方向にいくぶん長くなる（図１３Ｂ）ことが望ましい。ステアリングゲート８１”と結合されたフローティングゲートの頂部面積を広くするのは、まさにこのより長い寸法である。さらに、これらのステアリングゲートは、図１３Ｂに示すように、フローティングゲート間で下方へ延在することが可能であり、このような構成によって、追加のフローティングゲート部分の端面を貫通して追加結合部が得られる。図示の構成では、ステアリングゲートも用いて、上記追加結合部のないフローティングゲートよりもｙ方向に一体に近接して動く追加の隣接フローティングゲート部分間に遮蔽部が設けられる。このようなＴ字形フローティングゲートを形成する一つの例示的技術について以下説明する。
【００４１】
図３〜図９の処理工程と構造の別の改変例が、図１４と図１５に示されている。この図では、フローティングゲートの行間で基板表面において非常に浅いトレンチのエッチングが行われ、行間に成膜される電界酸化物で充填されて、隣接する行間の電気的絶縁レベルの上昇が図られる。図１４Ａと１４Ｂは、それぞれ、図４Ａと４Ｂに対応するが、基板４５’の非常に浅いトレンチ１８１の追加がある点で異なっている。上記は、図４Ａと４Ｂと関連して説明した第１のポリシリコン層のエッチングの延長部として最も簡単に形成されるものである。基板４５’の表面１０１’の下方５００〜１０００オングストロームの深さにトレンチ１８１をつくることが望ましい。図１５Ａと１５Ｂは、それぞれ、図９Ａと９Ｂとに対応し、処理工程の後半段階におけるデバイス構造を示す図である。（ｘ方向に細長く形成された）トレンチ１８１の深さを十分に浅く保って、（ｙ方向にトレンチ１８１を横切る）ソース拡散層とドレイン拡散層に沿う導通に著しい影響を与えないように図られる。
【００４２】
図１０〜図１５と関連して説明した１以上の追加の特徴に基づいて、図３〜図９の基本処理工程と構造とを単独でまたは様々に組み合わせて改変してもよい。
【００４３】
第２の処理例
図１６〜図２２は、集積回路構成を例示する断面図を順次示す。この断面図には、図３〜図９と関連して上述した処理工程に対応する処理工程ではあるが、或るいくつかの点で、図３〜図９と関連して上述した処理工程とは異なる処理工程により上記回路構成を形成する多くの工程が示されている。図１６〜図２２に例示する処理工程には、（図１０のものとは別様に形成される）狭いソースとドレイン打ち込みの利用と、基板間の厚い誘電体層と、（図１１と関連して説明した）選択ゲートと、（図１３Ｂにより全体として示されるような）“Ｔ字形”フローティングゲートと、選択ゲートとワードライン間で簡略な結合を行うための選択ゲートとワードライン間の２つの誘電体層とが含まれる。図３〜図９の対応する素子を表わす図１６〜図２２で使用する参照番号は、図３〜図９の参照番号に２００を加えた参照番号である。例えば、図３〜図９の基板には“４５”とラベルがつけられているのに対して、図１６〜図２２の半導体基板には“２４５”とラベルがつけられている。
【００４４】
図１６〜図１９には、図２のアレイの断面ＩＩ−ＩＩ（ｙ方向）を横断して見た図として、上記第２の例の予備的な処理工程のいくつかが示されている。例えば、約９０オングストロームの膜厚のトンネル酸化膜からなる薄膜層３０３が、基板表面３０１で成長する。具体例として、約１０００オングストロームの膜厚のポリシリコンからなる第１の層（Ｐ１）が層３０３にわたって成膜され、約１０００オングストロームの膜厚の窒化シリコンの層がその後上記ポリシリコン上にわたって成膜され、次いで約１５００オングストロームの膜厚のシリコン酸化膜層が上記窒化膜層にわたって最後に成膜される。次いで、３層からなるこのスタックのエッチングが、酸化膜層（図示せず）の頂部に形成されるフォトレジストマスクを貫通して行われ、ｘ方向に延在した長さを持ち、ｙ方向に隔置されるストリップを形成する。図１６は、メモリ領域内のこのような３つのストリップを横断して見た図であり、ポリシリコンストリップ３１１，３１３，３１５が、薄い酸化膜層３０１にわたって形成され、窒化膜層３０７と酸化膜層３０９からなる同じ様な形状のストリップが上記ポリシリコンの頂部に設けられる。ポリシリコンストリップ３１７がデバイスの周辺領域に示され、頂部の窒化膜層３０７と酸化膜層３０９の一部を持つ細長く形成されたスタックにも上記ポリシリコンストリップ３１７が示されている。
【００４５】
上記エッチングが完了し、該エッチングの実施に使用したフォトレジストマスクが除去された後、約１０００オングストロームの膜厚の酸化膜層３１０が、スタックされたストリップおよび該ストリップ間のスペースにわたって成膜される。次いで、別のフォトレジストエッチマスクが層３１０にわたって形成されて、アレイの完全な保護が図られるが、周辺素子は照射済みのまま放置される。次いで、マスクを貫通して照射される酸化膜層３１０の異方性エッチングが行われ、ポリシリコン層３１７を含むスタックの側部に沿ってスペーサ３２０を残すようにして、周辺領域からの酸化膜層３１０の除去が図られる。次いで、周辺スタックの頂部の酸化膜と、スペーサ３２０と、マスクにより保護された酸化膜層３１０の残り部分とが、基板２４５のトレンチ３１９のエッチング用マスクとして一体に利用される。トレンチ３１９は、例えば、約３０００オングストロームの深さにつくることが可能であり、メモリセルアレイから周辺回路デバイスを隔離するために利用される。
【００４６】
図１７は、次の一連の処理工程を示す。上記構造は、例えば、該構造のトレンチ３１９と別の空洞とを充填する酸化膜からなる約７０００オングストロームの層で被覆され、他のすべての素子にわたって或る深さまで被覆される。次いで、この厚い酸化膜層は、好ましくはＣＭＰ処理により、下方にある窒化物ストリップ３０７の頂部まで除去されることによって、平面３２９が残される。これによって、あるボリュームの酸化膜３２７で充填されたトレンチ３１９が残され、次いで、このトレンチ３１９は、メモリ領域内のポリシリコンストリップと窒化物ストリップのスタック間において酸化膜で充填されて隔置される。
【００４７】
次の工程は、形成済みのデバイスの少なくともメモリセルアレイ領域から窒化物３０７を除去する工程である。次いで、図１８に示すように、第２のポリシリコン層３３０が、窒化物の除去により残された空隙の中へ成膜され、さらに、ポリシリコンストリップ３１１，３１３，３１５間に残っている厚い酸化膜にわたって成膜される。この第２のポリシリコン層（Ｐ１’で示す）は、第１のポリシリコン層（Ｐ１で示す）から形成されるストリップの頂部に在る。これら２つのポリシリコン層は相互に接触して、単一のポリシリコン構造が効果的に形成される。この例の場合のように、このポリシリコンがドープされなかった形で成膜された場合、その構造は砒素イオン打ち込みに曝される。
【００４８】
図１９を参照しながら、次の一連の工程について説明する。約５５０オングストロームの厚さまで窒化シリコン層が、例えば、ポリシリコン層３３０にわたって成膜される。次いで、マスク（図示せず）が窒化膜層にわたって形成され、ｙ方向に配置されて、ポリシリコンストリップ３１１，３１３，３１５にわたって可能な限り近接して整合される窒化物からなるストリップを被覆する。次いで、このマスクを貫通する窒化膜層のエッチングにより、ストリップ３３２はｘ方向に細長く形成され、しかもｙ方向に隔置される。この窒化物エッチマスクは、すでに形成済みの構造との自己整合は行われないが、わずかな位置ずれにより問題が生じることはない。
【００４９】
使用される処理工程の分解能素子よりも狭いライン幅を用いてポリシリコン層３３０のエッチングを行うためのマスクとして利用するために、窒化物ストリップ３３２に沿ってスペーサ３３４が形成される。この例では、上記スペーサの形成は、約９００オングストロームの膜厚の窒化膜層の成膜により行われ、上記窒化膜層の異方性エッチングを行ってこの最後の層のほとんどを除去するが、スペーサ３３４は残される。次いで、スペーサ３３４間の細長く形成された開口部を貫通してポリシリコン層３３０のエッチングが行われる。図１９に示すように、ポリシリコンストリップ間の少量の厚い酸化物の除去も望ましい。
【００５０】
このエッチング処理後、上記細長く形成されたＰ１ポリシリコンストリップはその縦方向に分けられてセグメントに成され、ステアリングゲートが形成される。この一連の処理工程が図２０と２１に示され、これらの図は、いま説明した図１６〜図１９の断面図に対して垂直に、断面Ｉ−Ｉにおいて図２のアレイのｘ方向の両端にわたって切り取った断面図である。窒化物ストリップ３３２とスペーサ３３４（図１９）がウェットエッチなどによりまず除去される。誘電体層３４８（図２０）が形成されるが、この誘電体層は、好ましくは、ポリシリコンストリップ（ＨＴＯ、高温酸化膜）上の５０オングストロームの成長した酸化膜と、１５０オングストロームの成膜された窒化膜と、２００オングストロームの成膜された酸化膜（ＴＥＯＳ）とから成るようなＯＮＯであることが望ましい。
【００５１】
次いで、基準素子３３１，３３３，３３５がこの誘電体層３４８にわたって形成され、図２０に示すように、これらの基準素子は、ｙ方向に細長く形成され、ｘ方向に隔置される。これらの基準素子は、それぞれ図７Ａの素子１３１，１３３，１３５に対応する。上記基準素子を形成するために、窒化膜層が誘電体層３４８にわたって、例えば、２５００オングストロームの深さまで成膜される。次いで、フォトレジストマスク（図示せず）が上記窒化膜層の頂部に形成され、上記フォトレジストマスクを貫通してこの窒化膜層のエッチングが行われ、基準素子ストリップ３３１，３３３，３３５が残される。この構造の他のいずかの素子と共にｘ方向にこれらのストリップを整合する必要はない。
【００５２】
これらのストリップの頂部からフォトレジスト材料を除去した後、スペーサ３３７，３３９，３４１，３４３が上記ストリップに沿って形成される。この例では、このスペーサの形成は、ＢＰＳＧ酸化膜のＴＥＯＳ成膜により約１８００オングストロームの深さまで行われる。次いで、所望のスペーサを除く全てのスペーサが除去されるまでこの層の異方性エッチングが行われる。
【００５３】
次いで、基準素子３３１，３３３，３３５および隣接するスペーサ３３７，３３９，３４１，３４３は、隣接するスペーサ間の細長く形成されたスロットを貫通するポリシリコンストリップと中間の厚い絶縁酸化膜のエッチング用マスクとして使用される。実行された上記エッチング工程が図２０に示されている。ポリシリコンと厚い酸化膜とは、通常、異なるエッチング液を用いる異なるエッチング工程や、採用した処理工程で除去される。このエッチングの結果、ポリシリコンストリップと、これらストリップ間の厚い絶縁酸化膜とを貫通して延在するｙ方向に細長く形成されたスロットを備えた、等しい長さを持つ個々のポリシリコンストリップセグメント３１５ａ，３１５ｂ，３１５ｃが得られる。
【００５４】
次の工程として、採用した処理工程の最小分解能素子よりも幾分狭い幅にｘ方向の基板ソースとドレイン打ち込み３４５と３４７の幅を制限するマスクとして誘電体層３５０（図２０）を形成する工程がある。好ましくは、約５００オングストロームの膜厚を持つ層３５０をＴＥＯＳ誘電体から形成することが望ましい。この層はポリシリコンストリップセグメントの側壁に粘着し、上記側壁部分により、イオンの基板表面３０１への到達がブロックされるが、基板に達するためにこれらのイオンが貫通して進む側壁部の間に１つのスペースが残される。これらの打ち込みは、多数のポリシリコンストリップセグメントの両端にわたってｙ方向に連続している。
【００５５】
次に、層３５０は適切な処理工程により除去される。次いで、スペーサ３３７，３３９，３４１，３４３および上記スペーサの基底を成す誘電体３４８の部分が除去され、図２１に示すように、基準素子３３３が適切な位置に残される。次いで、誘電体層が構造一面に形成され、窒化物基準素子３３１，３３３，３３５のスロットと垂直方向の端面内で、照射されたポリシリコン表面に沿って延在するポリ間誘電体層３５１と３５３の配設が図られる。この誘電体は、好ましくはＯＮＯであって、約１５０オングストロームの膜厚まで照射済みのポリシリコンと窒化物表面上に成長し、成膜され、それに後続して、約７５オングストロームの窒化膜を成膜し、次いで、ＨＴＯにより約５０オングストロームの酸化膜を成膜する酸化膜層から形成されることが望ましい。初期の酸化膜の成長の方が、基板の打ち込み済みの領域３４５と３４７のすぐ上方の膜よりも厚くなり、それによって、その後形成されるステアリングゲートと基板間に所望の追加レベルの絶縁が施される。この例では、打ち込み領域の上方の層３５１と３５３の膜厚の合計は、一般に約３００オングストロームである。
【００５６】
次いで、この例では、ドープされたポリシリコン（Ｐ２）層が、約３０００オングストロームの深さまで構造一面に成膜され、次いで、このポリシリコン層も誘電体層３５１と３５３によりラインでつながれたスロットの中へ延在する。次いで、窒化物基準素子３３１，３３３，３３５の頂部のレベルまでエッチングやＣＭＰを行うことにより、上記ポリシリコンのこの頂面部が除去される。これによって、Ｐ２層は、図２１に示すように、ｙ方向に細長く形成され、ｘ方向に隔置された個々のステアリングゲート３８１と３８３に分離される。
【００５７】
第１のポリシリコン層ストリップセグメントの追加エッチ用マスクを設け、その後形成されるワードラインからステアリングゲートの追加の絶縁という結果を得ることを意図してそれぞれのドープされたポリシリコンステアリングゲート３８１と３８３にわたって酸化膜層３５２と３５４を成長させるように構造の酸化が行われる。次の工程は、照射済みの窒化物基準素子３３１，３３３，３３５を除去する工程である。次いで、ポリシリコンストリップセグメント３１５ａ，３１５ｂ，３１５ｃのエッチングが、ステアリングゲート間の結果として得られる開口部を貫通して行われ、図２２Ａに示すスロットが形成される。これらのスロットの側壁と底部に沿って誘電体層３６１が形成される。次いで、典型的には、イオンが、これらのスロットを貫通して基板２４５の中へ打ち込まれ、その結果生じる選択トランジスタのしきい値の調整が図られる。その際、図２１に示す誘電体層３６１の一部として、スロットの底部で選択ゲート酸化膜の追加量を増やすことが可能である。
【００５８】
次の一連の工程は、ワードライン２９２，２９３，２９４（図２２Ａと２２Ｂ）を形成するものである。この具体例では、ドープされたポリシリコン層が約３０００オングストロームの膜厚まで成膜される。上記ポリシリコン層は形成したばかりのスロットの中へポリシリコンを下方へ延在させる。次いで、このポリシリコン層は、適正なフォトレジストマスクと個々のワードラインを形成するエッチング工程とを用いることにより分離される。ワードラインの各々のポリシリコンにより、図２２Ａのゲート３６３のような選択トランジスタゲートが設けられる。
【００５９】
選択ゲート３８１と３８３とが、異なる時点に形成された２層の誘電体によりワードライン２９２から分離されること、すなわち層３５１と３５３が後で形成される層３６１と組み合わされることが図２２Ａから注目される。この増加した厚さの誘電体により、選択ゲートとワードライン間の結合量が都合よく減らされ、望ましい結果が得られる。
【００６０】
図２２Ｂは、直断面における図２２Ａと同じその処理ポイントにおける構造を示す。ポリシリコン層Ｐ２から形成されるステアリングゲートラインが、Ｐ１ポリシリコン層からつくられるＴ字形フローティングゲート間で下方へ延在し、これによって、非常に近接してｙ方向に分離される隣接するフローティングゲートの間での過度の結合に対する遮蔽部が設けられることに留意されたい。
【００６１】
第３の処理例
上述したアレイと同じタイプのアレイを形成するさらに別の方法が図２３〜図２６に例示され、各図の“Ａ”の部分は、図２のＩ−Ｉの断面で（Ｘ軸に沿って）切り取った形成されたメモリセルアレイの小部分を示す断面であり、各図の“Ｂ”の部分は、図２のＩＩ−ＩＩ断面で（Ｙ軸に沿って）切り取った断面である。この実施形態と上述した例の実施形態との間の主要な相違点として、窒化物基準素子（図７と８の１３１，１３３，１３５など並びに図２０と２１の３３１，３３３，３３５）を用いて、第１と第２のエッチング工程中に整合されるマスクを形成する代わりに、個々のフローティングゲート内へのｘ方向の第１のポリシリコンストリップの分離が単一のマスキング工程中に行われるという点が挙げられる。この単一エッチングが行われた後、ｘ方向のフローティングゲート間で中間ポリシリコンが各スペース内に形成され、この中間ポリシリコンは、或る追加の処理工程が行われた後、１つ置きのスペース内のステアリングゲートの一部となり、次いで、その後完成されるワードラインの一部として選択トランジスタ用ゲートとなる。図３〜図９の対応する素子を表わす図２３〜図２６で使用する参照番号は、図３〜図９の参照番号に４００を加えた参照番号である。例えば、図３〜図９の基板には、“４５”とラベルをつけられているのに対して、図２３〜図２６の半導体基板には、“４４５”とラベルがつけられている。図２３〜図２６は、メモリアレイの一部だけを示すものではあるが、周辺回路素子を含むものであってもよく、また、第１の２つの具体例の各々に関連して記載したように、基板内の酸化物で充填されたトレンチによりアレイから分離されたものであってもよい。
【００６２】
図２３Ａと２３Ｂとを参照すると、いくつかの処理工程の結果が示されている。好ましくは、約９０オングストロームの膜厚まで酸化膜を成長させることにより、ゲート誘電体の薄膜層５０３が、基板４４５の表面５０１上に形成される。第１のポリシリコン層５１５（Ｐ１）が、イオン打ち込み工程に後続してドープされた形か、ドープされない形かのいずれかの形で、約１０００オングストロームの厚さまで誘電体５０３上に成膜される。次いで、適正なフォトレジストマスク（図示せず）を貫通してこのポリシリコンのエッチングを行って、ｘ方向に細長く形成され、基板の両端にわたってｙ方向に等しい間隔で隔置されたストリップ５１１，５１３，５１５に変えられる。次いで、厚い酸化膜層がアレイ全体にわたって成膜され、ポリシリコンストリップ間のスペースの充填と被覆とが行われる。次いで、これらのポリシリコンストリップの頂部の酸化物は、エッチングやＣＭＰにより除去され、図６Ｂの表面１２９に非常に似たほぼ平滑な表面が得られる。
【００６３】
このような表面の取得後、ＯＮＯなどの誘電体のポリ間層４０１が上記表面にわたって形成される。次いで、第２のポリシリコン層４０２が誘電体層４０１にわたって成膜され、これに後続してポリシリコン４０２にわたる酸化膜層４０３の成膜と、酸化膜４０３にわたる窒化シリコン層４０４の成膜とが行われる。
【００６４】
次いで、別のフォトレジストマスク（図示せず）を貫通して、図２３Ａと２３Ｂに示す結果として得られるスタック層のエッチングが行われ、第１のポリシリコン（Ｐ１）ストリップが個々のフローティングゲートに分離され、次いで、層４０１〜４０４のスタックが分離され、ｙ方向に細長く形成され、しかもｘ方向に隔置されたストリップａ，ｂ，ｃ，ｄに変えられる。上記ストリップの幅と、上記ストリップ間のスペースとは、一般に、回路構成をつくるのに用いる処理工程を用いて可能な最小図形寸法を持つように選択される。Ｐ１ストリップ間の誘電体のエッチングも同様に行われる。
【００６５】
次に、分離されたストリップの側壁と照射済みの基板表面上に薄い誘電体層４０６が形成されるが、この誘電体層４０６は、好ましくは上述した例の層３５１と、３５１の場合と同様に形成されるＯＮＯであることが望ましい。次いで、構造一面に厚い酸化膜層を成膜し、次いで、スペーサを残すように酸化膜の異方性エッチングを行うことによりスペーサ４０７が垂直面に形成される。スタック間の１つ置きのスペースを通して基板の中へイオンを打ち込みむことによりソース領域とドレイン領域４４９と４５１がつくられ、残りのスペースは適切なマスク（図示せず）により被覆される。スペーサ４０７が形成された後打ち込みを行って、ｘ方向の非常に狭い打ち込みを得るように図ることが望ましいが、早めにこの狭い打ち込みを行うことも可能である。広範囲のアレイの両端にわたってスタック間のスペースが連続しているため、多数のメモリセル行の両端にわたってｙ方向に延在する連続したソースとドレインの打ち込みが形成される。
【００６６】
次の工程として、スペーサ４０７間の各スペースにポリシリコンを設けるために、領域全体にわたって第３のポリシリコン層を成膜する工程がある。次いで、このポリシリコンはエッチングにより除去され、ｙ方向に細長く形成され、Ｐ２ポリシリコン層４０２の上方、かつ、窒化膜層４０４の下方に頂面を持つストリップ４１０，４１１，４１２（ＩＰ）が残される。素子４１１を含むｘ方向に構造を横断する１つ置きの中間ポリシリコンストリップから、その後形成されるワードラインの一部として選択トランジスタゲートが形成される。素子４１０と４１２のような他方の中間ポリシリコン素子は、その後ステアリングゲートの一部になる。
【００６７】
いくつかのさらに多くの処理工程の結果が、図２５Ａと２５Ｂに示されている。Ｐ２ポリシリコン層４０２までの下方への深さを持つ酸化膜層と窒化膜層４０３と４０４の中にチャネルが形成される。これらのチャネルはｙ方向に連続し、１つ置きの中間ポリシリコン（ＩＰ）ストリップにわたってｘ方向に隔置されている。中間ポリシリコンストリップ４１１の周りの領域を避けながら、中間ポリシリコンストリップ４１０と４１２にわたってつくられたこのようなチャネルが図２５Ａに示されている。好ましくは、窒化膜層４０４の頂部のフォトレジストマスク（図示せず）を貫通するエッチングによりこれらのチャネルを形成することが望ましい。上記チャネルは、Ｐ２’ポリシリコンストリップ４１５と４１６により占められた領域として、また、それぞれの被覆用酸化膜層４１７と４１８として図２５Ａに示されている。
【００６８】
チャネルが形成された後、別のポリシリコン層が表面にわたって成膜され、これらのチャネルの充填が図られる。この成膜中、中間ポリシリコンストリップ４１１により占められるような中間スペースは適切なマスク（図示せず）により被覆される。このポリシリコン層の頂部は、エッチングやＣＭＰによって、下方にある窒化膜層４０４の頂部まで除去される。この除去によって、ポリシリコンストリップで充填された形成されたチャネルが残る。次いで、このポリシリコンは酸化され、ポリシリコンストリップの頂部に保護誘電体層４１７と４１８の形成が図られる。ポリシリコンストリップ４１１の表面のような照射済みの中間ポリシリコン表面は、好ましくは、この酸化工程中に別の一時マスクにより被覆して、上記中間ポリシリコン表面の酸化防止を図るようにすることが望ましい。
【００６９】
Ｐ２’ストリップ４１５が、Ｐ２ポリシリコンストリップ４０２ａと４０２ｂ並びに中間ポリシリコンストリップ４１０と接触することが図２５Ａから注目される。これらの素子は各々導電性を持ち、物理的にも電気的にも一体に接続される。この組み合わせによって、図２６Ａで参照番号４２１により特定される、ｙ方向に細長く形成され、フローティングゲートの２つの隣接する列との容量結合を行うステアリングゲートが設けられ、上記組み合わせにはフローティングゲート４５５と４５６が含まれる。類似の合成ステアリングゲート４２２が示されている。
【００７０】
次いで、アレイにわたって別のポリシリコン層を成膜し、このポリシリコン層のエッチングを行うことによりワードライン４９２〜４９５を形成して、適切な位置にワードラインを残すように図る。このエッチング工程の一部として、ストリップ４１１のようなフローティングゲート間の１つ置きのスペース内の中間ポリシリコンのストリップも分離されて、個々の選択トランジスタゲートがそのそれぞれのワードラインの下に配置され、機械的および電気的に接触した状態となるように図られる。したがって、分離された中間ポリシリコンゲート素子とワードラインは、図２６Ａに示すストリップ４９２のようなストリップを一体に形成する。
【００７１】
１つ置きの記憶素子
電荷記憶素子として導電性フローティングゲートを利用するタイプのセルと関連して、上述した発明の要約およびフラッシュＥＥＰＲＯＭメモリセルの具体例について説明した。しかし、上述したセル構造と処理工程の多くは、フローティングゲートの代わりに記憶素子として電荷トラッピング誘電体を使用するメモリセルにも適用される。このような誘電体によってフローティングゲートを交換するとき、誘電体はコントロールゲートまたはステアリングゲートと基板との間に挟まれる。誘電体を分離して、フローティングゲートと同じ大きさと位置を持つ個々の素子にすることは可能ではあるが、このような誘電体により電荷が局所的にトラップされるので、そのような分離を行う必要は通常ない。この電荷トラッピング誘電体は、選択トランジスタにより占められる領域を除くアレイ全体にわたって延在することができる。１つの具体的な構成として、多数のセル行の両端にわたってｙ方向に連続して延在するストリップの形で誘電体を形成するが、ｘ方向に隣接する選択トランジスタ間に含まれる幅を個々に有している。誘電体の上方にあるポリシリコン層を分離して誘電体の細長く形成されたストリップに変える過程で、逆効果を生じることなく誘電体の別の領域を除去することもできるが、そのようなことをする必要はない。個々のセル内の誘電体の一部は、１つの導電性ゲートとセルのチャネル内の基板間に挟まれるが、該誘電体は当該セル用の電荷記憶素子となる。
【００７２】
誘電体記憶素子メモリセルについては、次の技術論文と特許に一般的記載がある。これらの論文と特許とは、チャンら著，“真の単一トランジスタ酸化膜・窒化膜・酸化膜ＥＥＰＲＯＭデバイス”，ＩＥＥＥ電子デバイスレターズ，ＥＤＬ−８巻，Ｎｏ．３，１９８７年３月，ｐ．９３〜９５ (Chan et al., “A True Single-Transistor Oxide-Nitride-Oxcide EEPROM Device," IEEE Electron Device Letters, Vol. EDL-8, No. 3, March 1987, pp. 93-95) （非特許文献１）、ノザキら著，“半導体ディスクアプリケーション用ＭＯＮＯＳメモリセルを備えた１ＭｂのＥＥＰＲＯＭ”，半導体素子回路のＩＥＥＥジャーナル，２６巻，Ｎｏ．４，１９９１年４月，ｐ．４９７〜５０１ (Nozaki et al., “A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application," IEEE Journal of Solid State Circuits, Vol. 26, No. 4, April 1991, pp. 497-501)（非特許文献２）、エイタンら著，“ＮＲＯＭ：新規のローカルトラッピング，２ビット不揮発性メモリセル”，ＩＥＥＥ電子デバイスレターズ，２１巻，Ｎｏ．１１，２０００年１１月，ｐ．５４３〜５４５ (Eitan et al., “NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, Vol. 21, No. 11, November 2000, pp. 543-545) （非特許文献３）、並びに、米国特許第５，８５１，８８１号（特許文献１５）である。これらの論文と特許は、その全体が本願明細書で参照により援用されている。
【００７３】
利用可能な３つの固有の電荷トラッピング誘電体材料と構成が存在する。第１は、基板上に成長した酸化物と、基板一面に成膜された窒化シリコン層とを持つ２層の誘電体である（“ＯＮ”）。第２は、窒化シリコン層にわたって成長したおよび／または成膜されたシリコン酸化膜からなる別の層を付加する３層構造（“ＯＮＯ”）である。第３の代替選択肢は、上記ゲートと半導体基板表面との間に挟まれたシリコン・リッチ・シリコン二酸化物からなる単一層である。この後者の材料については次の２つの論文に記載がある。これらの論文とは、ディマリアら著，“ＳｉリッチＳｉＯ2 インジェクタとフローティング多結晶シリコン記憶層とを用いる電気的に変更可能なリードオンリメモリ”，Ｊ．応用物理５２（７），１９８１年７月，ｐ. ４８２５〜４８４２ (DiMaria et al., “Electrically-alterable read-only-memory using Si-rich SIO2 injectors and a floating polycrystalline silicon storage layer," J.Appl. Phys. 52(7), July 1981, pp. 4825-4842) （非特許文献４）とホリら著，“不揮発性メモリアプリケーション用Ｓｉ打ち込みゲートＳｉＯ2 絶縁体を備えたＭＯＳＦＥＴ”，ＩＥＤＭ９２，１９９２年４月，ｐ. ４６９〜４７２ (Hori et al., “MOSFET with Si-implanted Gate-SiO2 Insulator for Nonvolatile Memory Applications," IEDM 92, April 1992, pp.469-472) （非特許文献５）である。これらの論文は、その全体が本願明細書で参照により援用されている。
【００７４】
以上、本発明の具体例と関連して本発明の様々な態様について説明してきたが、本発明が、添付の特許請求の範囲の最大の範囲内において権利が保護されるべきであることが理解できよう。
【図面の簡単な説明】
【００７５】
【図１】本発明の様々な態様を実現できるフラッシュＥＥＰＲＯＭシステムをブロック図の形で示す。
【図２】本発明を組み込んだデュアルフローティングゲートメモリセルアレイを示す例示の平面図である。
【図３Ａ】第１の実施形態に基づいて、アレイを形成する初期の段において、図２のメモリセルアレイの両端にわたってＩ−Ｉの方向に切り取った断面である。
【図３Ｂ】第１の実施形態に基づいて、アレイを形成する初期の段において、図２のメモリセルアレイの両端にわたってＩＩ−ＩＩの方向に切り取った断面である。
【図４Ａ】第１の実施形態に基づいて、アレイを形成する第１の後続段において、図２のメモリセルアレイの両端にわたってＩ−Ｉの方向に切り取った断面である。
【図４Ｂ】第１の実施形態に基づいて、アレイを形成する第１の後続段において、図２のメモリセルアレイの両端にわたってＩＩ−ＩＩの方向に切り取った断面である。
【図５Ａ】第１の実施形態に基づいて、アレイを形成する第２の後続段において、図２のメモリセルアレイの両端にわたってＩ−Ｉの方向に切り取った断面である。
【図５Ｂ】第１の実施形態に基づいて、アレイを形成する第２の後続段において、図２のメモリセルアレイの両端にわたってＩＩ−ＩＩの方向に切り取った断面である。
【図６Ａ】第１の実施形態に基づいて、アレイを形成する第３の後続段において、図２のメモリセルアレイの両端にわたってＩ−Ｉの方向に切り取った断面である。
【図６Ｂ】第１の実施形態に基づいて、アレイを形成する第３の後続段において、図２のメモリセルアレイの両端にわたってＩＩ−ＩＩの方向に切り取った断面である。
【図７Ａ】第１の実施形態に基づいて、アレイを形成する第４の後続段において、図２のメモリセルアレイの両端にわたってＩ−Ｉの方向に切り取った断面である。
【図７Ｂ】第１の実施形態に基づいて、アレイを形成する第４の後続段において、図２のメモリセルアレイの両端にわたってＩＩ−ＩＩの方向に切り取った断面である。
【図８Ａ】第１の実施形態に基づいて、アレイを形成する第５の後続段において、図２のメモリセルアレイの両端にわたってＩ−Ｉの方向に切り取った断面である。
【図８Ｂ】第１の実施形態に基づいて、アレイを形成する第５の後続段において、図２のメモリセルアレイの両端にわたってＩＩ−ＩＩの方向に切り取った断面である。
【図９Ａ】第１の実施形態に基づいて、アレイを形成する第６の後続段において、図２のメモリセルアレイの両端にわたってＩ−Ｉの方向に切り取った断面である。
【図９Ｂ】第１の実施形態に基づいて、アレイを形成する第６の後続段において、図２のメモリセルアレイの両端にわたってＩＩ−ＩＩの方向に切り取った断面である。
【図１０】図７Ａに示す工程と構造に対する改変例を示す。
【図１１】図８Ａに示す工程と構造に対する改変例を示す。
【図１２Ａ】図２のメモリセルアレイの両端にわたってＩ−Ｉの方向に切り取った断面であり、図９Ａに示す工程と構造に対する改変例を示す。
【図１２Ｂ】図２のメモリセルアレイの両端にわたってＩＩ−ＩＩの方向に切り取った断面であり、図９Ｂに示す工程と構造に対する改変例を示す。
【図１３Ａ】図２のメモリセルアレイの両端にわたってＩ−Ｉの方向に切り取った断面であり、図９Ａに示す工程と構造に対する別の改変例を示す。
【図１３Ｂ】図２のメモリセルアレイの両端にわたってＩＩ−ＩＩの方向に切り取った断面であり、図９Ｂに示す工程と構造に対する別の改変例を示す。
【図１４Ａ】図２のメモリセルアレイの両端にわたってＩ−Ｉの方向に切り取った断面であり、図４Ａに示す工程と構造に対する改変例を示す。
【図１４Ｂ】図２のメモリセルアレイの両端にわたってＩＩ−ＩＩの方向に切り取った断面であり、図４Ｂに示す工程と構造に対する改変例を示す。
【図１５Ａ】図２のメモリセルアレイの両端にわたってＩ−Ｉの方向に切り取った断面であり、図９Ａに対応するその後の段における図１４Ａの上記改変例をさらに示す。
【図１５Ｂ】図２のメモリセルアレイの両端にわたってＩＩ−ＩＩの方向に切り取った断面であり、図９Ｂに対応するその後の段における図１４Ｂの上記改変例をさらに示す。
【図１６】第２の実施形態に基づいて、アレイを形成する第１の段における図２のメモリセルアレイの断面ＩＩ−ＩＩの両端にわたって切り取った断面図である。
【図１７】第２の実施形態に基づいて、アレイを形成する第２の段における図２のメモリセルアレイの断面ＩＩ−ＩＩの両端にわたって切り取った断面図である。
【図１８】第２の実施形態に基づいて、アレイを形成する第３の段における図２のメモリセルアレイの断面ＩＩ−ＩＩの両端にわたって切り取った断面図である。
【図１９】第２の実施形態に基づいて、アレイを形成する第４の段における図２のメモリセルアレイの断面ＩＩ−ＩＩの両端にわたって切り取った断面図である。
【図２０】第２の実施形態に基づいて、アレイを形成する第５の段における図２のメモリセルアレイの断面Ｉ−Ｉの両端にわたって切り取った断面図である。
【図２１】第２の実施形態に基づいて、アレイを形成する第６の段における図２のメモリセルアレイの断面Ｉ−Ｉの両端にわたって切り取った断面図である。
【図２２Ａ】第２の実施形態に基づいて、アレイを形成する第７の段において、図２のメモリセルアレイの両端にわたってＩ−Ｉの方向に切り取った断面である。
【図２２Ｂ】第２の実施形態に基づいて、アレイを形成する第７の段において、図２のメモリセルアレイの両端にわたってＩＩ−ＩＩの方向に切り取った断面である。
【図２３Ａ】第３の実施形態に基づいて、アレイを形成する第１の段において、図２のメモリセルアレイの両端にわたってＩ−Ｉの方向に切り取った断面である。
【図２３Ｂ】第３の実施形態に基づいて、アレイを形成する第１の段において、図２のメモリセルアレイの両端にわたってＩＩ−ＩＩの方向に切り取った断面である。
【図２４Ａ】第３の実施形態に基づいて、アレイを形成する第２の段において、図２のメモリセルアレイの両端にわたってＩ−Ｉの方向に切り取った断面である。
【図２４Ｂ】第３の実施形態に基づいて、アレイを形成する第２の段において、図２のメモリセルアレイの両端にわたってＩＩ−ＩＩの方向に切り取った断面である。
【図２５Ａ】第３の実施形態に基づいて、アレイを形成する第３の段において、図２のメモリセルアレイの両端にわたってＩ−Ｉの方向に切り取った断面である。
【図２５Ｂ】第３の実施形態に基づいて、アレイを形成する第３の段において、図２のメモリセルアレイの両端にわたってＩＩ−ＩＩの方向に切り取った断面である。
【図２６Ａ】第３の実施形態に基づいて、アレイを形成する第４の段において、図２のメモリセルアレイの両端にわたってＩ−Ｉの方向に切り取った断面である。
【図２６Ｂ】第３の実施形態に基づいて、アレイを形成する第４の段において、図２のメモリセルアレイの両端にわたってＩＩ−ＩＩの方向に切り取った断面である。
【図１】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６Ａ】
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【図２６Ｂ】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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