(57)【要約】【課題】半導体チップ内に集積化されたソレノイド・インダクタの製造方法を提供すること。【解決手段】ソレノイド・コイルは、チップ基板にエッチングされた深いウェル中に部分的に埋め込まれている。コイルの埋め込まれない部分はＢＥＯＬメタライゼーション層の一部として製造される。これによって、大きな断面積のソレノイドの巻きが可能になり、巻き間の容量性結合が減少する。本発明のソレノイド・コイルは大きな直径方向断面を有するので、コイルは、大きなインダクタンス値で作ることができ、それにもかかわらずチップの小さな面積を占める。製造プロセスは、全てのＦＥＯＬステップが完了した後で基板に深いくぼみをエッチングすること、前記くぼみの内側を誘電体で覆い、それに続いて、マスクを通して導電材料金属を堆積して埋め込まれるコイルの部分を製造すること、誘電体の堆積、およびこれのＣＭＰによる平坦化を含む。平坦化後、ソレノイド・コイルの残っている部分の製造は、ＢＥＬＯでのメタライゼーションの一部として行われる（すなわち、ＢＥＬＯの線／ビアとして）。ソレノイド・コイルの断面をさらに増すために、マスクを通した電気めっきでコイルの一部をＢＥＬＯ層の上に作ることができる。
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【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）チップとともに集積化されたソレノイド・コイルを備える半導体構造であって、前記ソレノイド・コイルが、前記ＩＣチップの基板に形成されたくぼみの中に部分的に埋め込まれ、かつ前記ＩＣチップの後部工程の層の中に部分的に埋め込まれている半導体構造。
【請求項２】
前記ソレノイド・コイルが、コイル要素間に形成された磁気コアを含む、請求項１に記載の半導体構造。
【請求項３】
前記ソレノイド・コイルが、トロイド形状を有する、請求項１に記載の半導体構造。
【請求項４】
前記ソレノイド・コイルが、側面コイル要素を通して互いに電気的に接触する底部コイル要素と上部コイル要素を備える、請求項１に記載の半導体構造。
【請求項５】
前記ソレノイド・コイルが、Ｃｕ、Ａｌ、およびＷから成るグループから選ばれた導電性材料で構成される、請求項１に記載の半導体構造。
【請求項６】
前記コイル要素の各々が、同じまたは異なる導電性材料で構成される、請求項４に記載の半導体構造。
【請求項７】
前記くぼみが、前記基板の上面から約１０ミクロンから約５０ミクロンまでの深さである、請求項１に記載の半導体構造。
【請求項８】
前記深さが、約２０ミクロンから約２５ミクロンまでである、請求項７に記載の半導体構造。
【請求項９】
前記くぼみの内側が、第１の誘電体材料で覆われている、請求項１に記載の半導体構造。
【請求項１０】
前記第１の誘電体材料が、酸化物、窒化物、およびポリイミドから成るグループから選ばれた誘電体で構成される、請求項９に記載の半導体構造。
【請求項１１】
前記くぼみが、底部コイル要素から上部コイル要素を隔離する第２の誘電体材料を含む、請求項１に記載の半導体構造。
【請求項１２】
前記第２の誘電体材料が、酸化物、窒化物、およびポリイミドから成るグループから選ばれた誘電体で構成される、請求項１１に記載の半導体構造。
【請求項１３】
前記後部工程の層が、少なくとも誘電体材料を含む、請求項１に記載の半導体構造。
【請求項１４】
前記磁気コアが、パーマロイおよびＡｌＮｉＣｏから成るグループから選ばれた磁気材料を含む、請求項２に記載の半導体構造。
【請求項１５】
共通磁気コアを有する請求項１に記載の２つのソレノイド・コイルを備える電気変成器。
【請求項１６】
半導体構造を製造する方法であって、
（ａ）集積回路（ＩＣ）チップの基板に１つまたは複数のくぼみを形成するステップと、
（ｂ）前記１つまたは複数のくぼみを含んで前記基板の上に第１の誘電体材料を形成するステップと、
（ｃ）前記１つまたは複数のくぼみに隣接する前記第１の誘電体材料を除去し、一方で、前記１つまたは複数のくぼみの中の前記第１の誘電体材料をライナとして残すステップと、
（ｄ）前記１つまたは複数の誘電体被覆くぼみの中にソレノイド・コイルの底部コイル要素を形成するステップと、
（ｅ）前記ソレノイド・コイルの前記底部コイル要素を含んで前記基板の上に第２の誘電体材料を形成するステップと、
（ｆ）前記１つまたは複数のくぼみを含まない前記基板の上の前記第２の誘電体材料を除去するステップと、
（ｇ）前記ソレノイド・コイルの側面コイル要素および上部コイル要素を形成するステップであって、前記上部コイル要素が前記側面コイル要素を通して前記底部コイル要素と電気的に接触しているものであるステップとを含む方法。
【請求項１７】
前記１つまたは複数のくぼみが、リソグラフィおよびエッチングで形成される、請求項１６に記載の方法。
【請求項１８】
前記基板が、その上に形成された不動態化層を含む、請求項１６に記載の方法。
【請求項１９】
前記第１の誘電体が、約１ミクロンから約１０ミクロンまでの厚さを有する、請求項１６に記載の方法。
【請求項２０】
前記第１の誘電体が、約４ミクロンから約５ミクロンまでの厚さを有する、請求項１９に記載の方法。
【請求項２１】
前記第１の誘電体材料が、一面堆積プロセスで形成される、請求項１６に記載の方法。
【請求項２２】
ステップ（ｃ）が、平坦化プロセスで行われる、請求項１６に記載の方法。
【請求項２３】
前記平坦化プロセスが、化学機械研磨である、請求項２２に記載の方法。
【請求項２４】
前記底部コイル要素が、
前記第１の誘電体材料上にライナ／シード層を形成するステップと、
前記基板上にパターン形成されたフォトレジストを形成するステップであって、前記パターン形成されたフォトレジストが前記くぼみの前記ライナ／シード層の部分を覆わないステップと、
前記ライナ／シード層上に導電性材料を堆積するステップとで形成される、請求項１６に記載の方法。
【請求項２５】
前記導電性材料が、電気めっきプロセスで堆積される、請求項２４に記載の方法。
【請求項２６】
前記第２の誘電体材料が、堆積で形成される、請求項１６に記載の方法。
【請求項２７】
ステップ（ｆ）が、平坦化プロセスを含む、請求項１６に記載の方法。
【請求項２８】
前記平坦化プロセスが、化学機械研磨である、請求項２７に記載の方法。
【請求項２９】
前記側面コイル要素が、ダマシン・プロセスまたはデュアル・ダマシン・プロセスで形成される、請求項１６に記載の方法。
【請求項３０】
前記側面コイル要素が、
前記第２の誘電体材料を含んで前記基板の上に誘電体を形成するステップと、
前記底部コイル要素の部分を露出させる開口を前記誘電体に設けるステップと、
前記開口に導電性材料を充填するステップとで形成される、請求項１６に記載の方法。
【請求項３１】
前記上部コイル要素が、パターン形成されたマスクを通した導電性材料の堆積で形成される、請求項１６に記載の方法。
【請求項３２】
前記堆積が、電気めっきを含む、請求項３１に記載の方法。
【請求項３３】
側面コイル要素が、また、ステップ（ｄ）で形成され、ステップ（ｇ）が前記上部コイル要素の形成を含むだけである、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より詳細には、無線周波（ＲＦ）通信に使用されるもののような半導体チップに集積化された多重巻きソレノイド・インダクタに関する。本発明はまた、発明的多重巻きソレノイド・インダクタを製造する方法に関する
【背景技術】
【０００２】
半導体チップに集積化されたインダクタは、通常、１つのＢＥＯＬ（ｂａｃｋ−ｅｎｄ−ｏｆ−ｔｈｅ−ｌｉｎｅ、後部工程）メタライゼーション・レベル（リターン・アームに、またリターン・アームからつながるビアに加えて）でスパイラルの形状で製造される。ＢＥＯＬメタライゼーション層の限られた厚さのために（約２ミクロンから約４ミクロンまでのオーダ）、スパイラル・インダクタは、ある一定のインダクタンス値で比較的高い抵抗（約１〜５オーム以上のオーダ）を有する。相互接続ビアを有する２層金属層は、スパイラル抵抗を低減するために利用されることがある。インダクタンス値はインダクタ線の長さに直接関係するので、スパイラル・インダクタは相当に小さなインダクタンス値（約２０ナノ・ヘンリ以下のオーダ）に制限され、かつチップのかなり大きな面積を占める。スパイラル・インダクタの電磁界は閉じ込められないので、能動デバイスは一般にインダクタの下に置けない。したがって、スパイラル・インダクタは多量のチップ不動産を占有する。
【０００３】
集積化ソレノイド・インダクタは、半導体チップのＢＥＯＬ層に製造することもできる。これらのデバイスは、ソレノイドの巻き間の大きな容量性結合に起因する制限を受ける。この制限は、ＢＥＯＬ層の全厚さが非常に小さく約８ミクロンから約１０ミクロンのオーダであるので、必然的にソレノイドの巻きが垂直方向で非常に近接していることから生じている。また、ソレノイド・インダクタンスは断面積に直接的に関係しているので、この近接のために、実現可能なインダクタンスを直接制限するソレノイドの断面積が制限される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来技術の上記の欠点を考慮して、前記の従来技術の問題を克服する、半導体チップ内に集積化された多重巻きソレノイド・インダクタの開発が常に必要とされている。
【０００５】
本発明は、半導体チップに集積化された多重巻きソレノイド・インダクタを提供する。さらに、本発明は、ソレノイド巻き線が互いに十分分離して、ソレノイドの巻き間の容量性結合を低減する、半導体チップに集積化された多重ソレノイド・インダクタを提供する。
【０００６】
さらに、本発明は、関連した大きな直径方向断面を有するソレノイド・コイルを含んだ集積化構造に向けられる。さらに、本発明は、大きなインダクタンス値を有するソレノイド・コイルを有し、それにもかかわらずチップの小さな面積を占有する集積化構造を提供する。
【課題を解決するための手段】
【０００７】
本発明およびその有利点は、半導体チップ中にエッチングされた深いウェル（すなわち、くぼみ）の中にソレノイド・コイルが部分的に埋め込まれている、半導体チップ内に集積化されたソレノイド・インダクタを実現することで得られる。ここで使用されるような用語「深いウェル」は、それの半導体チップの上面からの深さが約１０ミクロンから約５０ミクロン、好ましくは約２０ミクロンから約２５ミクロンであるくぼみを意味する。これによって、ソレノイドの巻きの大きな分離が可能になり、したがって、巻き間の容量性結合が減少する。本発明のソレノイド・コイルは大きな直径方向断面（約２５ミクロンから約３５ミクロンのオーダ）を有するので、本発明のコイルは、大きなインダクタンス値で作ることができるが、依然としてチップの小さな面積を占める。
【０００８】
したがって、本発明の一態様は、集積回路（ＩＣ）と共に集積化されたソレノイド・コイルを備える半導体構造に関し、前記ソレノイド・コイルは前記ＩＣチップの基板に形成されたくぼみの中に部分的に埋め込まれ、かつ前記ＩＣチップの後部工程の層の中に部分的に埋め込まれている。
【０００９】
本発明の一実施形態では、ソレノイド・コイルは磁気コアを含む。本発明の他の実施形態では、ソレノイド・コイルはトロイドの形状である。
【００１０】
本発明の他の態様は、共通磁気コアを有する２つのソレノイド・コイルを備える電気変成器に関する。
【００１１】
本発明のさらに他の態様は、上述の半導体構造を製造する方法に関する。特に、発明の半導体構造が製造される下記の処理ステップは、
（ａ）集積回路（ＩＣ）チップの基板に１つまたは複数のくぼみを形成するステップと、
（ｂ）前記１つまたは複数のくぼみを含んで前記基板の上に第１の誘電体材料を形成するステップと、
（ｃ）前記１つまたは複数のくぼみに隣接する前記第１の誘電体材料を除去し、一方で、前記１つまたは複数のくぼみの中の前記第１の誘電体材料をライナ（ｌｉｎｅｒ）として残すステップと、
（ｄ）前記１つまたは複数の誘電体被服くぼみの中にソレノイド・コイルの底部コイル要素を形成するステップと、
（ｅ）前記ソレノイド・コイルの前記底部コイル要素を含んで前記基板の上に第２の誘電体材料を形成するステップと、
（ｆ）前記１つまたは複数のくぼみを含まない前記基板の上の前記第２の誘電体材料を除去するステップと、
（ｇ）前記ソレノイド・コイルの側面コイル要素および上部コイル要素を形成するステップであって、前記上部コイル要素が前記側面コイル要素を通して前記底部コイル要素と電気的に接触しているものであるステップとを含む。
【００１２】
本発明方法の一実施形態では、側面コイル要素がステップ（ｄ）で形成され、ステップ（ｇ）は上部コイル要素の形成を含むだけである。
【発明を実施するための最良の形態】
【００１３】
半導体チップ内に集積化された多重巻きソレノイド・インダクタおよびこれを製造する方法を提供する本発明は、ここで、本出願に添付する図面を参照してより詳細に説明する。留意すべきことであるが、添付の図面において、同様および／または対応する要素は、同様な参照数字で参照する。
【００１４】
最初に、発明の半導体構造を図示する図１（断面図）および図２（上面図）を参照する。特に、図１は、基板に形成されたくぼみの中に、および部分的にＢＥＯＬ配線レベル５２の中に形成された１つまたは複数のソレノイド・コイル５０を有する基板１０を含んだ構造を示す。図１のソレノイド・コイル５０の上面図を、例えば図２に示す。
【００１５】
本発明に従って、各ソレノイド・コイル５０は、側面コイル要素２６を通して互いに電気的に接触する底部コイル要素２２と上部コイル要素３０を含む。第１の誘電体層１２が、底部コイル要素２２と基板１０の間に形成され、第２の誘電体層２４が上部コイル要素と底部コイル要素の間に形成される。図１、２に含まれない上述の要素は、図３〜１２でより詳細に説明する。
【００１６】
図示するように、コイルは、ＩＣ基板に形成されたくぼみの中にその一部が製造され、またＢＥＯＬ配線レベルの中にその一部が製造される。このようにして、真の３次元構造を製造することができ、それでもこの構造は、そうでない標準的なＩＣチップの厚さの境界で囲まれている。また、留意すべきことであるが、本発明のコイルは直径方向の大きな断面（約２５ミクロンから３５ミクロンのオーダの）を有する。したがって、コイルは、大きなインダクタンス値で作ることができ、それにもかかわらずチップの小さな面積を占める。
【００１７】
図１および２に示す構造を製造する際に本発明で使用される処理ステップは、ここで、以下の説明だけでなく図３〜１２を参照してより詳細に説明する。
【００１８】
特に、図３は、図１〜２に示す発明の構造を形成する際に本発明で使用する初期の構造を示す。この初期構造は、基板内に部分的にくぼみ１２が形成された集積回路チップの基板１０を含む（くぼみの１つだけをこれらの図に示す）。留意されたいことであるが、ＩＣチップの前部工程（ＦＥＯＬ（ｆｒｏｎｔ−ｅｎｄ−ｏｂ−ｌｉｎｅ））の処理全てが完成した後で、くぼみが形成され、そして、酸化物またはボロンリン添加ケイ酸塩ガラス（ＢＰＳＧ）の不動態化層（図面に示さない）がウェーハに堆積される。この不動態化層は図示の領域では局部的に除去されるので、この層は図示されていない。
【００１９】
図３に示す構造は、当業者によく知られている従来の材料を含み、またこの構造を製造する際に従来のプロセスが使用される。例えば、構造１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓおよび他のＩＩＩ／Ｖ化合物半導体を含むがこれらに限定されない任意の半導体で構成される。基板１０は、また、シリコン・オン・インシュレータ（ＳＯＩ）はもちろんのことＳｉ／ＳｉＧｅまたはＳｉ／Ｓｉのような層状半導体であってもよい。基板は、基板内か、くぼみ１２の面と反対側の基板の面か、どちらかに形成された様々な能動デバイス領域を含むことができる。
【００２０】
くぼみ１２は、従来のリソグラフィ（基板の表面にフォトレジストを塗り、このフォトレジストを放射のパターンに曝し、このパターンを現像することを含む）およびエッチングを使用して形成される。エッチング・ステップは、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチングまたはプラズマ・エッチチングのようなドライ・エッチング・プロセス、または基板材料に対して非常に選択的な化学エッチング液を含む化学ウェット・エッチング・プロセスを含む。本発明に従って、くぼみ１２は、上面からの深さが約１０ミクロンから約５０ミクロンである深いくぼみであり、約２０ミクロンから約２５ミクロンまでの深さが非常に好ましい。
【００２１】
次に、基板１０およびくぼみ１２の上面を含んだ図３に示す構造の上に第１の誘電体材料１４を堆積し、図４に示す構造を実現する。ＳｉＯ２のような酸化物、Ｓｉ３Ｎ４のような窒化物、またはポリイミドで構成することができる第１の誘電体材料は、この構造上に第１の誘電体材料１４の共形層を形成することができる任意の従来の一面堆積プロセスを使用して形成する。例えば、第１の誘電体材料１４は、気相成長法（ＣＶＤ）、プラズマ支援ＣＶＤ，スパッタリングなどの一面堆積プロセスで堆積することができる。第１の誘電体材料の厚さは、使用される一面堆積プロセスおよび誘電体材料の種類に依存して変わる可能性がある。しかし、一般的に、第１の誘電体材料は、約１ミクロンから約１０ミクロンの厚さであり、約４ミクロンから５ミクロンの厚さがさらに非常に好ましい。
【００２２】
次に、くぼみ１２の外にある第１の誘電体材料を全て構造から除去して、図５に示す構造を実現する。留意されたいことであるが、この除去ステップの後で、基板中のくぼみの内側は第１の誘電体材料１４で覆われている。結果として第１の誘電体材料１４で内側が覆われたくぼみを形成することになる本発明の除去ステップは、化学機械研磨（ＣＭＰ）または研削のような従来の平坦化プロセスを使用して行う。
【００２３】
一面のライナ（例えば、ＴａＮ／Ｔａ、ＴｉＮ、ＷＮ、または他の同様な拡散障壁材料）およびコイル材料の堆積に使用されるシード層（例えば、Ｃｕ、Ａｌ、Ｗ、または他の同様な導電性材料）を堆積し、その後で、非常に厚いフォトレジストが続く。留意すべきことであるが、図６において、参照数字１６は、一面のライナとシード層の両方を参照し、参照数字１８はフォトレジストを参照する。
【００２４】
図７は、大きな焦点深度を用いてｉ線、ｘ線などの放射でフォトレジスト１８をパターン形成した後の構造を示す。留意されたいことであるが、図７において、参照数字２０は、従来のフォトレジスト現像液を使用して現像されるフォトレジストの領域を示し、この領域は、その後のコイル要素の形成のための領域を与える。ウェット・エッチングされたくぼみの場合には、このパターンは、コイルの底部要素と、ウェーハ表面のレベル（すなわち、くぼみの最上部）までの、またはそれより僅かに上までの側面（立上り）部分の一部とから成る。ＲＩＥで得られるような垂直側面を有するくぼみでは、このマスクのパターンは、コイルの底部要素だけから成る。ウェーハ表面までのコイルの立上り要素の製造には、第２のリソグラフィ・ステップ（「ビア」だけから成る別のマスクを使用する）が必要である。残りの図面はこの第２のリソグラフィ・ステップを示し、このステップはいくつかの実施形態では省略することができることに留意されたい。
【００２５】
現像された領域を適切に洗浄した後で、電気めっき、スパッタリングおよびメッキを含むがこれらに限定されない標準的な技術を使用して、コイルを形成する。底部コイル要素は、Ｃｕ、Ａｌ、Ｗなどの導体のような従来の導電性材料で構成される。底部コイル要素２２を含んだ結果として得られる構造を、例えば、図８に示す。この図で、底部コイル要素２２はライナ／シード層１６の部分を含むことに留意されたい。
【００２６】
それから、当技術分野でよく知られている従来のプロセスを使用して、図８に示す構造から残りのフォトレジスト１８を剥離し、そして、ＲＩＥのような従来のエッチング・プロセスを使用して、底部コイル要素２２を含まないライナ／シード層１６全てを構造から除去する。これらの２つの処理ステップを図９に示す。
【００２７】
それから、第１の誘電体材料１４の形成で使用された上述の堆積プロセスの１つを使用して、この構造の上に第２の誘電体材料２４を形成する。第２の誘電体材料２４は、第１の誘電体材料１４と同じまたは異なる誘電体で構成することができる。本発明の好ましい実施形態では、第１および第２の誘電体材料は、同じ誘電体で構成される。第２の誘電体材料２４の堆積に続いて、この構造をＣＭＰのような従来の平坦化プロセスにかけて、図１０に示す構造を実現する。平坦化プロセス中に、くぼみ１２の上面の上にある底部コイル要素２２の一部も除去されるかもしれないことに留意されたい。
【００２８】
立上り要素（すなわち、側面コイル要素２６）の欠落部分の完成は、ダマシンまたはデュアル・ダマシンのような標準的なプロセスによるチップのＢＥＬＯ製造の一部として行われる（図１１）。これは、誘電体２８の堆積、従来リソグラフィによる誘電体２８のパターン形成、底部コイル要素２２を露出させる開口を誘電体２８に形成するためのエッチング、および開口中への導電性金属の堆積を含む。留意されたいことであるが、側面コイル要素は、好ましくは、底部コイル要素と同じ導電性材料で構成される。再び強調するが、側面コイル要素の形成をもっと前に行ってしまうことができる。その結果、開口のリソグラフィおよびエッチング、およびその後の導電性材料による開口の充填を省略することができる。
【００２９】
コイルのループを完成する水平要素（すなわち、上部コイル要素３０）は、ＢＥＯＬ層の一部として製造するか、または、マスク（図示しない）を通して導電性材料（底部コイル要素および側面コイル要素と同じか異なる、好ましくは底部コイル要素と側面コイル要素の両方と同じ導電性材料）の電気めっき、スパッタリングまたはメッキを行うことでＢＥＯＬの上に製造するか、どちらかである。結果として得られる構造を、例えば、図１２に示す。
【００３０】
本発明の一実施形態では、ソレノイド・コイルはトロイドの形である。本発明の他の実施形態では、パーマロイおよびＡｌＮｉＣｏのような磁気材料のコア３２を、コイルの中央の適切な位置に組み込むことができる。図１３を参照されたい。特に、ＣＶＤ、プラズマ支援ＣＶＤ、スパッタリング、メッキ、または化学溶液堆積のような従来の堆積プロセスを使用して、磁気材料３２は構造中に形成される。
【００３１】
本発明は好ましい実施形態に関して特に図示し説明したが、当業者は理解するであろうが、形および細部の前述および他の変更は、本発明の精神および範囲から逸脱することなく行うことができる。したがって、本発明は、説明しかつ図示した形および細部そのものに限定されることなく、添付の特許請求の範囲に含まれる意図である。
【００３２】
このように我々の発明を詳細に説明したので、我々が請求するものは新規であり、特許証で確保したいことは、特許請求の範囲の通りである。
【図面の簡単な説明】
【００３３】
【図１】基板に部分的に埋め込まれたトロイダル・コイルを有する集積回路（ＩＣ）ウェーハの断面（一定の拡大比でない）を示す図である。
【図２】図１に示すソレノイド・コイルを示す上面図であり、トロイダル・コイルは、より一般的なソレノイド形状の特殊な場合であり、ソレノイドがそれ自体の方に曲がって戻っている。この構成では、全ての磁界がトロイドの断面積内に閉じ込められる。
【図３】本発明のソレノイド・コイルの製造の異なる段階におけるＩＣウェーハの断面を示す。
【図４】本発明のソレノイド・コイルの製造の異なる段階におけるＩＣウェーハの断面を示す。
【図５】本発明のソレノイド・コイルの製造の異なる段階におけるＩＣウェーハの断面を示す。
【図６】本発明のソレノイド・コイルの製造の異なる段階におけるＩＣウェーハの断面を示す。
【図７】本発明のソレノイド・コイルの製造の異なる段階におけるＩＣウェーハの断面を示す。
【図８】本発明のソレノイド・コイルの製造の異なる段階におけるＩＣウェーハの断面を示す。
【図９】本発明のソレノイド・コイルの製造の異なる段階におけるＩＣウェーハの断面を示す。
【図１０】本発明のソレノイド・コイルの製造の異なる段階におけるＩＣウェーハの断面を示す。
【図１１】本発明のソレノイド・コイルの製造の異なる段階におけるＩＣウェーハの断面を示す。
【図１２】本発明のソレノイド・コイルの製造の異なる段階におけるＩＣウェーハの断面を示す。
【図１３】磁気コアがソレノイド・コイルの内側に作られた状態のそのソレノイド・コイルの断面を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際公開パンフレット】
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2004524696.tif 000032
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【国際公開パンフレット（コレクトバージョン）】
2004524696.tif 000034
2004524696.tif 000035
2004524696.tif 000036
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【国際調査報告】
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