(57)【要約】半導体構成要素の製造方法が、表面（１１９）を有する基板（１１０）を提供することと、前記基板表面の上にアンドープヒ化ガリウムの層（１２０）を設けることと、前記層の第１の部分の上にゲートコンタクト（２１０）を形成することと、前記層の第２の部分を除去することと含む。
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【特許請求の範囲】
【請求項１】
半導体構成要素の製造方法において、
表面（１１９）を有する基板（１１０）を提供する工程と、
前記基板の前記表面上にアンドープヒ化ガリウムの層（１２０）を設ける工程と、
前記層の第１の部分の上にゲートコンタクト（２１０）を形成する工程と、
前記層の第２の部分を除去して前記基板の前記表面の一部を露出させる工程とを有する方法。
【請求項２】
前記基板を提供する工程がさらに、
支持層を設ける工程と、
該支持層上に重なった緩衝層を設ける工程と、
前記緩衝層上に重なったドーピング層を設ける工程と、
前記ドーピング層上に重なったスペーサー層を設ける工程と、
前記スペーサー層上に重なったチャンネル層を設ける工程と、
前記チャンネル層上に重なった障壁層を設ける工程とを有する請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は一般に電子工学に関するものであり、より詳細には半導体構成要素の製造方法およびその半導体構成要素に関する。
【０００２】
（背景技術）
ヘテロ構造絶縁ゲート電界効果トランジスタ（ＨＩＧＦＥＴ）は当業者には公知であり、相補型（ｃｏｍｐｌｉｍｅｎｔａｒｙ ）デジタル回路およびエンハンスメント型電力増幅器回路などの各種利用分野で使用される。一部の先行技術のＨＩＧＦＥＴは、ヘテロ構造基板上に３ナノメートルのヒ化ガリウムキャッピング層を成長させることで形成される。ヘテロ構造基板において、ヒ化アルミニウムガリウム障壁層がヒ化インジウムガリウムチャンネル層上にあり、ヒ化インジウムガリウムチャンネル層はドープ半導体層上に位置する。この先行技術のＨＩＧＦＥＴにおける一つの問題は、出力電流が大きく変動するということである。
【０００３】
従って、直流（ｄｃ）および無線周波（ｒｆ）出力電流における変動性を低下させ、デジタルおよびアナログ回路の利用分野における他の電気性能特性が改善された半導体構成要素の製造方法およびその半導体構成要素が必要とされている。
【０００４】
（図面の詳細な説明）
説明を簡潔かつ明瞭にするため、図面には一般的な構成法を示してあり、公知の特徴および技術についての説明および詳細を省略して、本発明が不必要にわかりにくくなるのを回避するようにしている。さらに、図面における要素は必ずしも実寸を反映して描かれているわけではなく、異なる図で同じ参照符号があれば、それは同じ要素を示すものである。
【０００５】
さらに、説明および特許請求の範囲で第１、第２、第３などの用語は類似の要素間で区別を行なうために使用されるものであって、必ずしもその逐次的順序または時間的順序を説明するものではない。さらに理解すべき点として、そのように使用される用語は、適切な状況下では互換的である。さらに、説明および特許請求の範囲における「上」、「下」などの表現は、説明を目的としたものであって、必ずしも相対的位置を説明するものではない。理解しておくべき点として、そのように使用される用語は、適切な状況下では互換的である。更に理解すべき点として、本明細書に記載の本発明の実施形態は、本明細書に説明または図示されたものとは異なる配置で製造または作動されることが可能である。
【０００６】
図１、図２、図３および図４は、製造方法の各種工程における半導体構成要素１００の断面図を示している。図１では、基板１１０に表面１１９が設けられている。好ましい実施形態では、基板１１０は、デルタドープのヘテロエピタキシャル半導体構造である。一例として、基板１１０は、半絶縁性ヒ化ガリウムからなる支持層１１１を有し得る。基板１１０はさらに、支持層１１１を覆う緩衝層１１２、緩衝層１１２を覆うドーピング層１１５、ドーピング層１１５上に重なったスペーサー層１１６、スペーサー層１１６を覆うチャンネル層１１７、およびチャンネル層１１７を覆う障壁層１１８を有し得る。
【０００７】
緩衝層１１２は、単一の層または複数の層からなり得、１００〜３００ナノメートルの厚さを有し得る。緩衝層１１２は、ヒ化ガリウムおよび／またはヒ化アルミニウムガリウムからなり得る。好ましい実施形態では、緩衝層１１２は本質的にアンドープヒ化ガリウムからなり、支持層１１１上に配置される。本明細書で使用される場合に「アンドープ」という用語は、約１×１０１５原子／ｃｍ３未満のドーピングレベルもしくは濃度と定義される。
【０００８】
ドーピング層１１５は、デルタドープまたは非デルタドープ層であり得る。一例として、ドーピング層１１５は、例えばケイ素などのドーパントで、約１×１０１１〜５×１０１２原子／ｃｍ３のドーピング濃度までデルタドープされたヒ化ガリウムからなり得る。好ましい実施形態では、ドーピング層１１５は本質的にヒ化ガリウムおよびケイ素からなり、緩衝層１１２上に配置される。
【０００９】
スペーサー層１１６は、約２〜４ナノメートルの厚さを有し得る。スペーサー層１１６は、ヒ化ガリウムからなり得る。好ましい実施形態ではスペーサー層１１６は、本質的にアンドープヒ化ガリウムからなり、ドーピング層１１５上に配置される。
【００１０】
チャンネル層１１７は、約１０〜２０ナノメートルの厚さを有し得る。チャンネル層１１７は、ヒ化インジウムガリウムまたは別の半導体からなり得る。好ましい実施形態では、チャンネル層１１７はスペーサー層１１６上に設けられ、本質的に約１５〜２０％のインジウムモル分率を有するヒ化インジウムガリウムからなる。
【００１１】
障壁層１１８は、約１５〜３５ナノメートルの厚さを有し得る。障壁層１１８は、ヒ化アルミニウムガリウムからなり得る。好ましい実施形態では、障壁層１１８は本質的に、約７５％という高いアルミニウムモル分率を有するヒ化アルミニウムガリウムからなる。障壁層１１８の上面は基板１１０の表面１１９を形成しており、かつチャンネル層１１７の上に配置されている。
【００１２】
次に、基板１１０の表面１１９上に層１２０を設ける。層１２０はヒ化ガリウムからなり得る。層１２０に使用可能な他の等価な材料には、窒化インジウムガリウム、リン化インジウムガリウムおよびリン化インジウムガリウムアルミニウムなどがある。好ましい実施形態では、層１２０は実質的に、アンドープヒ化ガリウムからなる。一例として、層１２０は約３〜１２ナノメートルの厚さを有し得る。好ましい実施形態では、層１２０は約６〜９ナノメートルの厚さを有する。やはり好ましい実施形態において、層１２０は基板１１０の表面１１９上に設ける。
【００１３】
次に、ゲートコンタクト２１０を層１２０上に形成する。好ましい実施形態では、ゲートコンタクト２１０は層１２０上に配置される。図１に示したように、ゲートコンタクト２１０は層１２０の第１の部分を被覆しており、かつ層１２０の第２の部分上には存在しない。
【００１４】
一例として、ゲートコンタクト２１０は下記の方法を用いて形成し得る。最初に、層１２０上に金属層を形成する。一例として、金属層は約３００〜５００ナノメートルの厚さを有することができ、かつ本質的に窒化チタンタングステン、チタンタングステン、チタンまたはタングステンからなり得る。次に、前記金属層上にエッチングマスクを形成し得る。一例として、エッチングマスクはフォトレジストからなり得る。ドライエッチング法を用いて金属層をエッチングし、次にエッチングマスクを除去し得る。前記金属層のエッチングまたはパターニングによって、層１２０の第１の部分上および基板１１０の表面１１９の第１の部分上にもゲートコンタクト２１０を形成する。金属層のエッチングまたはパターニングによって、層１２０の第２の部分の露出も行う。
【００１５】
図２について説明すると、基板１１０を簡略して図示してあり、図１に示した複数の層は示していない。図２に示したように、層１２０の第２の部分は除去されている。一例として、層１２０の第２の部分は、クエン酸・１水和物、過酸化水素および水からなるウェットエッチャントを用いて除去され得る。ゲートコンタクト２１０を形成した後に層１２０の第２の部分を除去することで、基板１１０の表面１１９の第２の部分を露出させる。この除去工程では、ゲートコンタクト２１０の下方にある層１２０の第１の部分は残されている。さらに、層１２０のこの第１の部分は、好ましくは、ドーピングされないままである。
【００１６】
次に、ゲートコンタクト２１０、層１２０および基板１１０の表面１１９上に電気絶縁層２２０を形成する。好ましい実施形態では、ゲートコンタクト２１０と基板１１０の表面１１９との上に層２２０を形成する。層２２０は、酸化ケイ素、窒化ケイ素または酸窒化ケイ素などの誘電体材料からなり得る。好ましい実施形態では、層２２０は、高周波数化学気相堆積法を用いて堆積される窒化ケイ素からなる。一例として層２２０は、約２０〜６０ナノメートルの厚さを有し得る。
【００１７】
次に、層１２０の第２の部分を除去した後に、基板１１０に低ドープソース領域２３１および低ドープドレーン領域２３２を形成し得る。一例として、層２２０を介して基板１１０の表面１１９に領域２３１および領域２３２を注入することができる。さらに、領域２３１および領域２３２は、フォトレジストからなる注入マスクによって画定するか、またはは注入マスクとして層１２０の残りの部分を用いて画定され得る。好ましい実施形態では、領域２３１および領域２３２はｎ型導電性を有し、かつ基板１１０の表面１１９から基板１１０の緩衝層１１２（図１）まで延びているが、基板１１０の支持層１１１（図１）までは延びていない。
【００１８】
次に図３について説明すると、層１２０の第２の部分を除去した後、ソース領域３１１およびドレーン領域３１２を基板１１０に形成することが可能である。一例として、層２２０を介して基板１１０の表面１１９に領域３１１および領域３１２を注入し得る。それらの領域はフォトレジストからなる注入マスクによって画定され得る。低ドープソース領域２３１および低ドープドレーン領域２３２の場合と同様に、ソース領域３１１およびドレーン領域３１２は好ましくは、基板１１０の表面１１９から基板１１０の緩衝層１１２（図１）まで延びているが、好ましくは基板１１０の支持層１１１（図１）にまでは延びていない。
【００１９】
次に、層１２０の第２の部分を除去した後、スペーサー３４０をゲートコンタクト２１０に隣接して形成し得る。スペーサー３４０は単一の層からなってもよいが、好ましくは多層からなる。多層スペーサーの一例として、第１の電気絶縁層３２０を層２２０の上に形成し、次に第２の電気絶縁層３３０を層３２０の上に形成し得る。層３２０および層３３０は異なる誘電体材料からなり得る。好ましい実施形態では、層３２０は窒化アルミニウムからなり、層３３０は酸化ケイ素の一形態であるテトラ−エチル−オルト−シリケート（ＴＥＯＳ）からなる。一例として、層３２０は約２０〜４０ナノメートルの厚さを有することができ、層３３０は約３００〜４００ナノメートルの厚さを有し得る。次に、層３３０をドライエッチャントで異方性エッチングし、次に層３２０をウェットエッチャントで等方性エッチングすることができる。
【００２０】
次に、基板１１０における領域２３１，２３２，３１１，３１２をアニールする。好ましい実施形態では、このアニール工程は、層１２０の第２の部分を除去した後に行い、層２２０を形成した後にも行う。このアニール工程によって、領域２３１，２３２，３１１，３１２におけるドーパントを活性化し、かつ該アニール工程によって層２２０の密度が増大され、基板１１０が保護される。
【００２１】
次に、電気的隔離領域３５０を基板１１０に形成する。一例として、層２２０を介して基板１１０の表面１１９に領域３５０を注入し得る。該領域３５０は、フォトレジストからなる注入エッチングマスクによって画定され得る。好ましい実施形態では、領域３５０は、基板１１０の表面１１９から基板１１０の支持層１１１（図１）まで延びている。
【００２２】
図４について説明すると、電気絶縁層４１０をスペーサー３４０および層２２０の上に形成する。一例として、層４１０は誘電体材料からなり得る。好ましい実施形態では、層４１０は二酸化ケイ素からなり、約１００〜４００ナノメートルの厚さを有し得る。
【００２３】
次に、ソースコンタクトバイア４２１およびドレーンコンタクトバイア４２２を層４１０、層２２０および基板１１０に形成する。好ましい実施形態では、バイア４２１，４２２は基板１１０の層１１８，１１７，１１６，１１５，１１２まで延びているが（図１）、好ましくは基板１１０の層１１１までは延びていない（図１）。
【００２４】
次に、ソースコンタクト４３１およびドレーンコンタクト４３２をそれぞれ、ソースコンタクトバイア４２１およびドレーンコンタクトバイア４２２内において、それぞれソース領域３１１およびドレーン領域３１２の上に形成する。ソース４３１およびドレーンコンタクト４３２はオーミックコンタクトである。好ましい実施形態では、コンタクト４３１，４３２はニッケル、ゲルマニウムおよび金からなり、リフトオフ法を用いてパターニングされる。リフトオフ法でコンタクト４３１，４３２を画定した後、高温工程でコンタクト４３１，４３２のアニールを行う。次の製造工程で、コンタクト４３１，４３２、さらにゲートコンタクト２１０にも電気的に接続した少なくとも１つの配線層を形成する。
【００２５】
図５は、図１、図２、図３および図４に示した半導体構成要素１００の製造方法５００のフローチャートを示す。図５における方法５００の工程５１０において、表面を有する基板を提供する。次に、方法５００における工程５２０において、基板表面上にアンドープヒ化ガリウムからなる層を設ける。工程５３０において、前記層の第１の部分上にゲートコンタクトを形成し、次に工程５４０において前記層の第２の部分を除去して、基板表面の一部を露出させる。次に工程５５０では、ゲートコンタクトおよび基板上に電気絶縁層を形成し、工程５６０では、前記基板にソース領域およびドレーン領域を形成する。次に工程５７０では、ゲートコンタクトに隣接してスペーサーを形成し、工程５８０で前記ソース領域およびドレーン領域をアニールする。次に方法５００の工程５９０において、前記ソース領域およびドレーン領域上にソースコンタクトおよびドレーンコンタクトを形成する。
【００２６】
図１、図２、図３、図４および図５に示した方法を用いて製造される半導体構成要素の電気的試験では、多くの改善が見られる。例えば、該半導体構成要素におけるチャンネルシート抵抗の標準偏差は大幅に低下し、該半導体構成要素の出力電流の標準偏差も大きく低下する。加えて、該半導体構成要素はより低いゲートリーク電流を有する。さらに、これらの半導体構成要素はより高いオン電圧を有し、その高いオン電圧によって入力および出力、ｄｃおよびｒｆパワーレベルを高くすることができる。これら半導体構成要素のｄｃおよびｒｆ出力電流、従ってｄｃおよびｒｆパワーはまた、基板におけるデルタドーピング濃度を高めることによっても増大され得る。低ドープのソース領域およびドレーン領域ならびにソース領域およびドレーン領域の注入プロファイルを調節することで、降伏電圧を維持しながら、この出力電流上昇を達成することができる。
【００２７】
図６、図７および図８は、別の製造方法の各種工程における半導体構成要素６００の断面図を示す。構成要素６００は、図１、図２、図３および図４における構成要素１００の異なる実施形態である。図６に示したように構成要素６００は、基板１１０、層１２０およびゲートコンタクト２１０を備える。しかしながら、ゲートコンタクト２１０形成直後には、層１２０の第２の部分のエッチングまたは除去を行わない。代わりに、層１２０の第２の部分の除去を行う前に、層２２０をゲートコンタクト２１０および層１２０上に形成する。さらに、層１２０の第２の部分を除去する前に、低ドープのソース領域２３１およびドレーン領域２３２ならびにソース領域３１１およびドレーン領域３１２を基板１１０上に形成する。次に、層１２０の第２の部分を除去する前に、スペーサー３４０をゲートコンタクト２１０に隣接して形成する。
【００２８】
基板１１０に領域２３１，２３２，３１１，３１２を形成し、スペーサー３４０を形成した後、層１２０の第２の部分を除去する。この除去プロセスでは、先ず、上に重なっている層２２０の部分を除去し、次に層１２０の第２の部分を除去する。図７に示したように、層１２０の第２の部分除去後、層１２０の第１の部分はゲートコンタクト２１０の下に残っている。層１２０の第２の部分の除去後、層１２０の第３の部分はスペーサー３４０の下に残っている。
【００２９】
次に、電気絶縁層７１０をスペーサー３４０、ゲートコンタクト２１０および層１２０の残りの部分の上に形成する。一例として、層７１０は層２２０と同様とすることができるが、層７１０は好ましくは、層２２０より大きい厚さを有する。次に、領域２３１，２３２，３１１，３１２をアニールする。このアニール工程はまた、層７１０の密度を上昇させる。次に、基板１１０に電気的隔離領域３５０を形成する。
【００３０】
図８について説明すると、電気絶縁層４１０を堆積し、ソースおよびドレーンコンタクトバイア４２１，４２２も形成する。次に、バイア４２１，４２２内にソースおよびドレーンコンタクト４３１，４３２を形成し、コンタクト４３１，４３２をアニールする。
【００３１】
図９は、図６、図７および図８に示した半導体構成要素６００の製造方法９００のフローチャートを示す。図９における方法９００の工程９１０で、表面を有する基板を提供する。方法９００の工程９２０では、前記基板表面上に半絶縁性ヒ化ガリウムからなる層を設ける。工程９３０では、その層の第１の部分の上にゲートコンタクトを形成する。次に工程９４０では、前記基板内にソース領域およびドレーン領域を形成し、工程９５０では前記ゲートコンタクトに隣接してスペーサーを形成する。次に工程９６０では、前記層の第２の部分を除去する。次に工程９７０では、前記ゲートコンタクトおよび基板の上に電気絶縁層を形成し、工程９８０では前記ソース領域およびドレーン領域をアニールする。次に方法９００の工程９９０では、前記ソース領域およびドレーン領域の上にソースコンタクトおよびドレーンコンタクトを形成する。
【００３２】
従って、半導体構成要素の改良された製造方法およびその半導体構成要素を提供することで、先行技術の欠点が克服される。該半導体構成要素では、大きく低減されたシート抵抗の変動、ｄｃおよびｒｆ出力電流、ならびに降伏電圧などの電気性能特性が改良されている。さらにその半導体構成要素は、より高いオン電圧および低いゲートリーク電流を有し得る。該半導体構成要素はさらに、デジタルおよびアナログ回路の利用分野に非常に好適な、良好に制御された正の閾値電圧を有する。
【００３３】
以上、具体的な実施形態を参照しながら本発明について説明したが、本発明の精神または範囲を逸脱しない限りにおいて、各種の変更を行うことが可能であることは当業者には明らかであろう。例えば、化学的濃度、材料組成および層厚などの本明細書に記載の数値の詳細は、本発明の理解を助けることを目的として提供しているものであり、本発明の範囲を限定するべく提供したものではない。従って本発明の実施形態の開示は、本発明の範囲を説明するためのものであって、限定するためのものではない。本発明の範囲は、添付の特許請求の範囲によって要求される範囲のみに限定されるものとする。
【図面の簡単な説明】
【図１】本発明の一実施形態による製造方法のある工程における半導体構成要素の断面図。
【図２】本発明の一実施形態による製造方法の別の工程における半導体構成要素の断面図。
【図３】本発明の一実施形態による製造方法のさらに別の工程における半導体構成要素の断面図。
【図４】本発明の一実施形態による製造方法のさらに別の工程における半導体構成要素の断面図。
【図５】本発明の一実施形態による図１、図２、図３および図４に示した半導体構成要素の製造方法のフローチャート。
【図６】本発明の一実施形態による別の製造方法のある工程における別の半導体構成要素の断面図。
【図７】本発明の一実施形態による別の製造方法の別の工程における別の半導体構成要素の断面図。
【図８】本発明の一実施形態による別の製造方法のさらに別の工程における別の半導体構成要素の断面図。
【図９】本発明の一実施形態による図６、図７および図８に示した半導体構成要素の製造方法のフローチャート。
【図５】
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【図９】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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2004503937.tif 000026
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