(57)【要約】発光ダイオードのような発光素子を制御する方法と回路。継続時間が設定済みのパルス符号変調された信号が素子（LED）に供給されると、該信号の継続時間に依存して決まる時間中、該素子が光を放出できるようになり、該素子の見かけの明るさは前記時間の長さに依存して決まる。それぞれが蓄積ノード（S0、S1、S2）を含む複数のビット線（B0、B1、B2）のそれぞれを逐次活性化することにより、この信号を印加することができる。
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【特許請求の範囲】
【請求項１】
発光素子を制御する方法であって、信号の継続時間に依存して決まる時間中、素子が光を放出できるように、見かけの明るさが前記時間に依存して決まる前記素子にパルス符号変調された信号を供給することを含む方法。
【請求項２】
請求項１に記載の方法であって、ビット線のすべてを活性化することによってデータの結合から信号を形成するように、少なくとも間接的に接続された複数のビット線から前記発光素子に並列にデータを供給することを含む前記方法。
【請求項３】
請求項２に記載の方法において、前記ビット線は、逐次活性化される前記方法。
【請求項４】
請求項２または請求項３に記載の方法において、前記ビット線は、２進数で重み付けされた時間中、活性化される前記方法。
【請求項５】
請求項２、３または請求項４に記載の方法であって、前記ビット線の少なくとも１つにデータを蓄積することを含む前記方法。
【請求項６】
請求項５に記載の方法であって、周期的リフレッシュ・サイクル中に前記データをリフレッシュするステップを含む前記方法。
【請求項７】
信号の継続時間に依存して決まる時間中、発光素子が光を放出できるように、見かけの明るさが前記時間に依存して決まる前記素子にパルス符号変調された信号を供給することと、前記発光素子とを含むピクセル回路。
【請求項８】
請求項７に記載のピクセル回路において、パルス符号変調された信号を供給する前記手段は、少なくとも間接的に前記発光素子に並列に接続され、それぞれがデータ・ビットを蓄積することができる複数の蓄積ノードを含む前記ピクセル回路。
【請求項９】
請求項８に記載の方法において、前記データ・ビットは、電荷として蓄積される前記方法。
【請求項１０】
請求項９に記載の方法において、各蓄積ノードは、静電容量を含む前記方法。
【請求項１１】
請求項９または請求項１０に記載のピクセル回路であって、前記蓄積ノードに蓄積されたデータをリフレッシュする手段を含む前記ピクセル回路。
【請求項１２】
請求項７から請求項１１のいずれか１項に記載のピクセル回路において、前記発光素子は、発光ダイオード（LED）を含む前記ピクセル回路。
【請求項１３】
請求項１２に記載のピクセル回路において、相補性金属酸化膜半導体（CMOS）インバーターは、前記LEDの陽極に与えられる前記ピクセル回路。
【請求項１４】
請求項７から請求項１１のいずれか１項に記載のピクセル回路であって、電荷均衡化用XORゲートを含み、前記発光素子が液晶表示素子を含む前記ピクセル回路。
【請求項１５】
請求項７から請求項１１のいずれか１項に記載のピクセル回路のアレーを含むオプトエレクトロニクス装置。
【請求項１６】
請求項１５に記載の装置において、前記アレーは、１つのビット線が前記アレー内のある線でピクセル回路のすべての中の複数の蓄積ノードのそれぞれをアドレス指定する複数のビット線を含む前記装置。
【請求項１７】
請求項１６に記載の装置において、前記ビット線は、前記蓄積ノードに対してデータ・ビットを分配するように動作できる前記装置。
【請求項１８】
請求項１７に記載の装置において、データ・ビットの分配に続いて、ビット線は前記蓄積ノードを選択し、選択した蓄積ノードの蓄積されたデータを利用してパルス符号変調された信号を発生するように動作できる前記装置。
【請求項１９】
請求項１７または請求項１８に記載の装置において、各ピクセル回路の前記蓄積ノードは、３つのモード、書き込みモード、リフレッシュ・モードおよび表示モードのそれぞれで、前記ビット線を介して同時にアクセスされる前記装置。
【請求項２０】
請求項１６から請求項１９のいずれか１項に記載の装置において、前記アレーは、周期的リフレッシュ・サイクル中に、前記アレー内の全ピクセル回路の蓄積ノードに蓄積されたデータを同時にリフレッシュするリフレッシュ機構を含む前記装置。
【請求項２１】
請求項２０に記載の装置において、前記リフレッシュ機構は、前記ビット線を介してリフレッシュ用電圧を印加するように動作できる前記装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子を制御する方法と装置に関する。この発明は、発光ダイオード（LED）のアレーまたはシリコン上の液晶ピクセルのアレーで使用されうる。
【発明の開示】
【発明が解決しようとする課題】
【０００２】
（発明の背景）
従来、LEDは、アナログ駆動装置を使用して駆動されていた。このアナログ駆動装置には、いくつかの不利が存在する。複数のピクセルに対してアナログ電流またはアナログ電圧を分配することは、近くでデジタル制御信号をスイッチングすることによって誘起する雑音の影響を受けやすい。複数のアナログ分配回路を使用して帯域幅の条件を緩和することができるが、これらのアナログ分配回路には、標準的な半導体製造工程におけるトランジスタ特性のバラツキに起因して本質的な不一致が存在する。ピクセルにアナログ値が蓄積される場合、代表的な（60Hz）16.666msのフレーム・リフレッシュ時間中に失われる値は、最初の値の数パーセント以下でなければならない。しかし、容量性蓄積ノードにおける熱および光で誘起する電荷漏洩のため、これを達成することは困難である。LEDに対するアナログ電圧またはアナログ電流の伝達は、複数のピクセル全体に対する閾値電圧のバラツキによって影響される。結局のところ、LEDデバイスの電圧から光への、または電流から光への変換特性は線形ではない。
【課題を解決するための手段】
【０００３】
（発明の要約）
第１の態様では、本発明は、信号の継続時間に依存して決まる時間中、素子が光を放出できるように、見かけの明るさが前記時間に依存して決まる前記素子にパルス符号変調された信号を供給することを含む発光素子の制御方法を提供する。それぞれがアレー内のピクセルに含まれる複数の素子がこの方法で駆動される場合、画像のグレースケールを高品質で再生することができる。パルス符号変調は、発光素子の電圧から光、または電流から光に対する変換特性が線形であることを必要としない。何故ならば、線形性は時間領域の中で与えられるからである。
【０００４】
望ましくは、パルス符号変調された信号が、少なくとも間接的にパネルの素子に並列に接続された複数のビット線に、どれにもデータを蓄積することなく、あるいは１つに、またはいくつかに、または全部にデータを蓄積することにより与えられ、データの組み合せにより信号を形成するように前記ビット線のすべてを活性化される。これらのビット線は逐次活性化されることが望ましく、たとえば、２進数で重み付けされた時間中活性化してもよい。
【０００５】
この方法は、周期的リフレッシュ・サイクル中、ビット線のアレーに蓄積された前記データをリフレッシュするステップを含むことができる。
【０００６】
第２の態様では、本発明は、定められた継続時間のパルス符号変調された信号を発光素子に供給して、該信号の継続時間に依存して決まる時間中、該素子が光を放射できるようにする手段と、発光素子とを含むピクセル回路を提供する。
【０００７】
望ましくは、パルス符号変調された信号を供給する手段は、少なくとも間接的に該発光素子に並列に接続され、各蓄積ノードがデータ・ビットを蓄積することができる複数の蓄積ノードを含む。データ・ビットは、電荷として蓄積されることが望ましく、このため、各蓄積ノードは、金属酸化膜半導体電界効果型トランジスタのゲートのような静電容量を含む。
【０００８】
デジタル値だけを蓄積するのであるから、アナログ値を蓄積することに比べて、電荷の漏洩マージンが大きくなる。
【０００９】
望ましくは、この回路は、蓄積ノードに蓄積されたデータをリフレッシュして温度および光で誘起する電荷の漏洩の影響を無効にする手段を含む。
【００１０】
発光素子は、発光ダイオード（LED）を含むことができる。LEDが含まれていると、相補性金属酸化膜半導体（CMOS）インバーターをLEDの陽極に与えることができる。このようなインバーターは、レール・ツー・レールの電圧レベルを最高にする。他の駆動方式は、閾値電圧変動を相殺する複雑な手法に依存して決まる。CMOSインバーターでは考慮されない閾値変動のみがダイオードの閾値電圧変動であり、一般にこの値は1%以下である。
【００１１】
（本発明の簡単な説明）
代替可能な実施例における発光素子は液晶表示素子を含み、ピクセル回路は電荷バランス用のXORゲートを含む。
【００１２】
第３の態様では、本発明は、上で定義したピクセル回路のアレーを含むオプトエレクトロニクス装置を提供する。各ピクセル回路は、グレースケール値の表示、たとえば、２進表示を蓄積する。したがって、一時的に多重化されるグレー・スケールシステムLCOSで要求される中間のフレーム蓄積装置の必要はない。
【００１３】
アレーは複数のビット線を含み、１つのビット線は、アレー内の１つのラインに存在する全てのピクセル回路の各蓄積ノードをアドレス指定するために使用される。このようなビット線は、データ・ビットを蓄積ノードに分配するように動作できることが望ましい。これに続いて、ビット選択線が蓄積ノードを選択し、それらのノードに蓄積されたデータを利用して、パルス符号変調された信号を発生させるように動作できることが望ましい。
【００１４】
望ましくは、各ピクセル回路の蓄積ノードは、３つのモード（書き込みモード、リフレッシュ・モードおよび表示モード）の各モードにおいてビット線を介して同時にアクセスされるが、同時に（つまり、並列で）あるいは直列に（つまり、個別に）、あるいはグループで蓄積ノードにアクセスされる。
【００１５】
アレーは、周期的リフレッシュ・サイクル中、アレー内のすべてのピクセル回路の蓄積ノードに蓄積されたデータを同時にリフレッシュするリフレッシュ機構を含むことができる。このリフレッシュ機構は、ビット線を介してリフレッシュ電圧を印加することができる。
【００１６】
（好適実施例の詳細な説明）
例示にすぎない添付の図面を参照して、本発明を詳細に説明する。
【００１７】
図１は、レベル再書込み回路（level-restoring circuit）に接続され、ついでLEDに接続され、ノードIにおいて共に多重化される複数（この例では３つ）の動的蓄積ノード、S0、S1、S2から構成されるピクセル回路を示している。
【００１８】
蓄積ノードの個数は、グレーレベルの所要数に依存して決まる。各蓄積ノードは、データ値の１ビットを蓄積する。これらのビットが２進数で重み付けされた値を表すとすれば、ｎ個の蓄積ビットは2n個のグレースケールの値を表すことができる。図示の例においてはn=3であり、この回路は、8つの離散的グレーレベルを発生することが可能である。しかし、本発明は、２進数で重み付けされた蓄積に限定されない。代替可能な実施例における各ビットは同じ重み付けでよく、ｎ個の蓄積ビットがn+1個のグレースケールの値を表す回路を与える。
【００１９】
（書き込みモード）
ビット線B0、B1、B2を含むビット線バスは、ピクセル線（この場合の線は行および列と呼ぶことができる）に共通である。電圧値は、（ピクセル線に共通であり、一般にビット線に直交している）ワード線Wを立ち上げる（アサート）ことによって、バスから蓄積ノードS0、S1、S2に抽出される。表示イネーブル・バス信号DE0、DE1、DE2は、Wが立ち上げられ、蓄積ノードが共に短絡されていないことが確実である間は立ち下げられ（デアサート）ている（たとえば、トランジスタM1、M2、M4およびM3を介してB0、B1が立ち上げられていると、DE0、DE1が立ち上げられる）。
【００２０】
図示の例におえける蓄積ノードS0、S1、S2は、コンデンサを使用して実現されている。たとえば、トランジスタのゲートなど、電荷を蓄積するどのような方法も本発明の範囲内にあるから、これは必要条件ではない。複数のビットが複数の蓄積ノードに存在していると、Wを立ち下げることができる。
【００２１】
（表示モード）
ノードIの電圧は、LEDの陽極に印加される電圧を制御する。表示モードは、DEバス信号、DIS信号およびEN信号（Wは立ち下げられている）の適切な立ち上げ順序によって制御される。DIS信号が立ち上げられるとEN信号が立ち下げられ、ノードIをフィードバック・トランジスタP1がオフ状態にあることを保証する電圧に設定する。
【００２２】
DIS信号が立ち下げられていると、蓄積ノードS0、S1またはS2のどの１つがノードIに接続されるかを選択するためにDEバスを使用することができる。この選択装置は、一般にマルチプレクサと呼ばれる。この好適実施例においては、マルチプレクサ線DE0、DE1およびDE2の１つだけが同時に立ち上げられる。これらの線の２つ以上が同時に立ち上げられると、対応する蓄積ノードが共に短絡され蓄積された値が破壊される。
【００２３】
ノードIの電圧は、LEDの陽極Aに印加される電圧を制御する。FE信号は、アレー内の全ピクセル回路のLEDの陰極に共通である。
【００２４】
２進数で重み付けされた時間中、マルチプレクサ線DE0、DE1およびDE2のそれぞれを順次立ち上げることにより、蓄積ノードS0、S1、S2の１つ１つがノードIに接続されると、LEDは、蓄積ノードに蓄積された２進数で重み付けされた値に対応する一連のデジタル・パルスを受信する。このパルス列は、一般にパルス符号変調と呼ばれる。
【００２５】
（リフレッシュ・モード）
トランジスタP1と、インバーターを構成するトランジスタP3とN2とは、ノードIの電圧を完全な論理レベルに回復するために使用される。このことは、静止状況ではP3およびN2を介して短絡電流が流れていないことを保証する。この構成は、現在読み出されている任意の蓄積ノードの電圧を回復する利点が付加されるので、温度および光、またはそれらのいずれかによって誘起する電荷漏洩の影響をすべて無効にする。
【００２６】
ピクセルが表示モードになっているとき、DEバス信号を使用して、蓄積ノードS0、S1、S2のそれぞれがノードIに接続されるたびに、そのノードは自動的にリフレッシュされる。しかし、各蓄積ノードがフレームごと（60Hzのフレーム・レートに対して16,666ms）に１回だけアクセスされる場合は、蓄積ノードへのアクセスの間の時間間隔が長すぎるので、電荷漏洩によって蓄積された値が破壊される。このことは、電荷漏洩の影響を相殺するのに十分な時間だけ各蓄積ノードがノードIに接続されるリフレッシュ・シーケンスを組み入れることによって回避することができる。この動作は、全ピクセル回路に対して同時に全体的に実行され、ディスプレイのフレーム・レートを基準とするとごく短時間で完了することができる。
【００２７】
P1回復用トランジスタを備えたマルチプレクサは公知であるが、出願人が関知している限りでは、バスラインの順序動作を適切にすることによってピクセル間リフレッシュ回路を提供するために、このようなトランジスタはこれまで使用されていない。
【００２８】
図２は、代替可能な実施例を示しており、この中の発光素子は液晶表示素子Lを含む。この素子で要求される電荷のバランスは、出力が素子Lに接続されるXORゲートに対して、デューティ・サイクルが50%のクロック信号CLKを与えることにより効率的に実行される。
【００２９】
図面を参照しつつ本発明の特定の実施例を上に説明してきたが、特許請求の範囲から逸脱することなく種々の修正を実行することができる。たとえば、PMOSトランジスタM1からM6は、NMOSトランジスタと交換してもよい。
【００３０】
本明細書中の「含む（to comprise）」という動詞のすべての表現は、「・・・から構成される（to consist of）、または、・・・を含む（to include）」という意味がある。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例によるピクセル回路の回路図を示す図である。
【図２】代替可能な他の実施例によるピクセル回路の回路図を示す図である。
【国際公開パンフレット】
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2004524590.tif 000004
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2004524590.tif 000011
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2004524590.tif 000014
【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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