(57)【要約】本発明に係る集積回路は、少なくとも第１及び第２の回路（それぞれ１，２）と、第１及び第２の回路間の第１及び第２の信号パス（それぞれ１０−２０及び１１−２１）とを含む。第１及び第２の信号パスは、第１の回路（１）に結合された第１の入力（３０ａ，３１ａ）と、第２の入力（３０ｂ，３１ｂ）とをそれぞれ有する選択素子（３０）を含む。選択素子（３０）は、第２の回路（２）に結合された出力（３０ｃ，３１ｃ）を有する。第２の信号パス（１１−２１）の選択素子（３１）の第２の入力（３１ｂ）は、メモリ素子（４１）に結合される。第１の信号パス（１０−２０）の選択素子（３０）の出力（４０ａ）は、メモリ素子（４０）の入力（４０ａ）に結合される。
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【特許請求の範囲】
【請求項１】
少なくとも第１及び第２の回路と、前記第１及び第２の回路間の第１及び第２の信号パスとを有する集積回路であって、前記第１及び第２の信号パスは、前記第１の回路に結合された第１の入力と、第２の入力と、前記第２の回路に結合された出力とを有する選択素子をそれぞれ有し、前記選択素子の前記第２の入力はメモリ素子に結合されており、前記第１の信号パスの前記選択素子の出力が前記メモリ素子の入力に結合されたことを特徴とする集積回路。
【請求項２】
請求項１に記載の集積回路であって、さらなる選択素子を介して前記出力を前記メモリ素子に結合するように、前記選択素子の出力に結合された第１の入力を有するさらなる選択素子を有し、前記さらなる選択素子は、前記選択素子の前記第１の入力に結合された第２の入力をさらに有することを特徴とする集積回路。
【請求項３】
請求項１又は請求項２記載の集積回路であって、前記メモリ素子がフリップフロップである集積回路。
【請求項４】
請求項１又は請求項２記載の集積回路であって、前記メモリ素子がラッチである集積回路。
【請求項５】
請求項１から請求項４のいずれか一項に記載の集積回路であって、一つの回路がアナログ回路であり、他の回路がディジタル回路である集積回路。
【請求項６】
請求項１から請求項４のいずれか一項に記載の集積回路であって、一つの回路が同期して動作し、他の回路が非同期で動作する集積回路。
【請求項７】
請求項１から請求項４のいずれか一項に記載の集積回路であって、両方の回路が互いに異なるクロックレートで同期して動作する集積回路。
【請求項８】
請求項１から請求項４のいずれか一項に記載の集積回路であって、一つの回路がＬＩＮ又はＣＡＮトランシーバを含む集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、少なくとも第１及び第２の回路と、第１の回路及び第２の回路の間の第１及び第２の信号パスとを含む集積回路であって、第１及び第２の信号パスは、第１の回路に結合された第１の入力、第２の入力、及び第２の回路に結合された出力を有する選択素子をそれぞれ有し、第２の信号パスの選択素子の第２の入力は、メモリ素子に結合される、集積回路に関する。
【０００２】
【従来の技術】
設計及びテスト効率のために、ＩＣ設計は、通常ある程度独立した多くのサブファンクションを識別し、コアやマクロとも呼ばれるセパレート回路や機能ブロックとしてこれらのサブファンクションを実行するラインにしたがって行う。最近の設計ステージにおいて、種々の（アナログ及び／又はディジタル）マクロは、多くの信号パスを介して相互接続され、それにより結局ＩＣがその意図する機能を行うことを可能にする。そのようなＩＣの製造テストは、好ましくはマクロテストコンセプト、すなわちＩＣが全体としてテストされるのではなく、すべてのマクロが個々にテストされる、にしたがって行われる。マクロテストのさらなる情報に対しては、ＵＳ５，４７７，５４８を参照する。
【０００３】
ＷＯ９９／５６３９６は、選択素子及びメモリ素子を有し、そのような第１及び第２の回路をＩＣ内で結合するシーム回路を記述している。選択素子及びメモリ素子は、メモリ素子が出力と選択素子の第１の入力との間を結合する、フィードバックループを形成する。メモリ素子の走査を可能にするために、後者は、走査チェーンの入力又は走査チェーンの先行する素子のいずれかに結合された、走査データ入力から離れたデータ入力を有するフリップフロップにより形成される。フリップフロップは、データ入力と走査データ入力との間で選択する選択入力を有する。ＩＣのノーマル操作の間、選択素子は、第１の入力で提供された信号を選択する第１の状態に設定される。その状態において、選択素子、例えばマルチプレクサは、選択素子の遅延のみを有して第２の回路を第１の回路に機能的に結合する。同時に、選択素子の出力信号は、第１の回路の出力を観察するために、メモリ素子に読み込まれ得る。第２の状態において、選択素子は、メモリ素子により与えられその第２の入力で提供された信号を選択する。これは、第２の入力の入力を制御する可能性のために提供する。フリップフロップにより形成されたメモリ素子は、走査チェーンの一部を形成する。そのため、チェーン内のそれぞれのフリップフロップは、チェーンにおける先行フリップフロップの出力に結合された走査データ入力と、チェーンにおける後続フリップフロップの走査データ入力に結合された出力とを有する。既知のＩＣの欠点は、相対的に複雑なテスト回路がその中に描かれていることである。メモリ素子が第１の入力（データ）又は第２の入力（テストデータ）のいずれかを選択することを可能にするために、さらなる選択素子が必要となる。
【０００４】
【課題を解決するための手段】
本発明の目的は、より簡単なテスト回路を有し、製造テストが可能であるＩＣを提供することである。したがって、本発明に係るＩＣは、第２の信号パスの選択素子がメモリ素子の入力に結合する出力を有することを特徴とする。本発明のＩＣのテスト回路は、既知のＩＣものより簡単であり、制御され又は観察されなければならないそれぞれの信号パスに対してただ一つの選択素子が必要とされる。しかしながら、既知のＩＣで可能であるのと同じテスト機能を利用することができる。本発明に係るＩＣは同様に、ノーマル操作状態とテスト状態とを有する。ノーマル操作状態において、選択素子は、それらがそれぞれの信号パスを介して第２の回路を第１の回路に機能的に結合する、第１の状態にある。走査状態において、選択素子は、走査チェーンを形成するために、メモリ素子と互いに接続する。ノーマル操作中、選択素子の出力信号は、第１の回路の操作を観察するために、メモリ素子に読み込まれ得る。そして、走査状態中、第２の回路の入力が制御され得る。
【０００５】
請求項２の実施の形態は、第２の回路のそれぞれの入力が同時に制御され得る利点を有する。あるいは、第１の回路のそれぞれの出力が同時に制御され得る。
【０００６】
ラッチは、フリップフロップよりも少ない部品を必要とするので、請求項３の実施の形態は、テスト回路のさらなる簡略化が達成される利点を有する。それぞれの信号パスは、第１ハーフが第１のテストサイクルでテストされ、第２ハーフが第２のテストサイクルでテストされるべきであるにもかかわらず、なおも観察され又は制御され得る。
【０００７】
【発明の実施の形態】
本発明のこれら及び他の態様は、図面を参照してより詳細に説明される。
【０００８】
図１は、本発明に係る集積回路の第１の実施の形態を示す。集積回路は、少なくとも第１及び第２の回路１，２を含む。第１及び第２の回路１，２のそれぞれは、同期的にあるいは非同期的に操作され得、ディジタルあるいはアナログデータのいずれかを処理し得る。両方の回路が同期して動作するとき、それらは異なるクロックレートを有し得る。第１及び第２の回路１，２は、第１及び第２の回路１，２間の第１の信号パス１０−２０及び第２の信号パス１１−２１を介して結合される。第１の信号パスは、第１の回路１の出力１０から第２の回路の入力２０に延在する。第２の信号パスは、第１の回路１の出力１１から第２の回路の入力２１に延在する。第１の信号パスは、第１の回路１に結合された第１の入力３０ａ、第２の入力３０ｂ、及び第２の回路２に結合された出力３０ｃを有する選択素子３０を有する。同様に、第２の信号パスは、第１の回路１に結合された第１の入力３１ａ、第２の入力３１ｂ、及び第２の回路２に結合された出力３１ｃを有する選択素子３１を有する。第１の信号パス１０，２０の選択素子３０は、メモリ素子４１の入力４１ａに結合された出力３０ｃを有する。
【０００９】
第２の信号パス１１−２１の選択素子３１の第２の入力３１ｂは、メモリ素子４１に結合されている。
【００１０】
選択素子３０の第２の入力３０ｂは、テスト入力５に接続され得るが、そうでないならば、その順序でさらなる信号パスの選択素子の出力に結合された入力を有する、走査チェーンの一部を形成するさらなるメモリ素子に結合され得る。選択素子３１の出力３１ｃは、走査チェーンの出力６を形成し得るが、そうでないならば、走査チェーンで後続のメモリ素子の入力に接続され得る。
【００１１】
選択素子３０，３１は、選択信号Ｓｅｌにより制御される。ＩＣのノーマル操作中、選択素子は、選択素子３０，３１が第１の回路の出力１０，１１から受信されたそれらの第１の入力３０ａ，３１ａでの信号を選択する、第１の状態に設定される。これらの出力の出力信号は、クロック信号Ｃｌをメモリ素子…４０，４１，…に与えることによって、選択素子の出力信号をメモリ素子に第１書き込みすることにより観察され得る。第１のステップの後、選択素子…３０，３１，…は、選択素子がそれらの入力信号としてそれらの第２の入力３０ｂ，３１ｂで信号を選択する、第２の状態に設定される。この第２の状態において、メモリ素子の内容は、クロックサイクルのシーケンスをメモリ素子に与えることにより、出力６で連続して観察され得る。選択素子の第２の状態において、第２の回路２に対するテスト値を用いて入力５からメモリ素子４０，４１，…を連続的にロードし、ロードが完了した後に第２の回路２を動作することもできる。
【００１２】
図２は、本発明の第２の実施の形態の一部を示す。図１の要素に対応するその中の要素は、１００よりも大きい参照番号を有する。この実施の形態は、メモリ素子１４０，１４１がフリップフロップの代わりにラッチの形であることにおいて異なる。走査チェーンを形成するラッチは、第１及び第２の制御信号Ｅｄ，Ｅｑにより制御される。走査チェーン１４０，１４１にデータをロードし、走査チェーンからデータを読み出すために、第１の制御信号Ｅｄが論理値「１」を有し、第２の制御信号Ｅｑが値「０」を有する、及びそれらの逆を交互に設定する。
【００１３】
本発明は、より簡単なテスト回路を可能にする。しかしながら、この回路にさらなる部品を加えることにより、回路の機能性を増大させることができる。これは、もう一つの好ましい実施の形態を示す図３により図示される。図３において、図２の対応する部分は、１００より大きい参照番号を有する。そこに示される実施の形態は、さらなる選択素子２６０により特徴づけられる。さらなる選択素子２６０は、さらなる選択素子２６０を介してこの出力２３０ｃをメモリ素子２４１に結合するように、選択素子２３０の出力２３０ｃに結合された第１の入力２６０ａを有する。さらなる選択素子２６０はさらに、選択素子２３０の第１の入力２３０ａに結合された第２の入力２６０ｂを有する。選択素子２３０及びさらなる選択素子２６０はそれぞれ、制御信号Ｓ０及び制御信号Ｓ１により制御される。
【００１４】
２つの多重制御信号が与えられると、４つの操作モードがある。
−Ｓ０は、第１の回路２０１から出力信号Ｘｄを選択し、Ｓ１も同様にＸｄを選択する。このモードにおいて、Ｘｄの観察可能性は直接設定される。
−Ｓ０はＸｄを選択し、Ｓ１は選択素子２３０の出力２３０ｃでＸｑを選択する。このモードにおいて、Ｘｄの観察可能性は、Ｘｑを介して設定される。これは、テスト回路を介して機能パスをテストする。
−Ｓ０はメモリ素子２４０の出力でＴｘを選択し、Ｓ１はＸｑを選択する。このモードは、（ｉ）走査中（ＴｄからＴｑのパスを可能にする間）及び（ｉｉ）Ｘｑの制御可能性に対して使用され得る。
−Ｓ０はＴｘを選択し、Ｓ１はＸｄを選択する。このモードにおいては、回路が同時に観察可能性及び制御可能性を与える。あるテストモードにおいて、ブロックＡ，Ｂが同時にテストされなければならないとき（同じクロックで潜在的に動作する及び同じ走査チェーンを用いる）に特に有用である。
【００１５】
本発明に係る集積回路は、多くの目的に対して好適である。本発明に係る集積回路の特定の実施の形態において、一つの回路は、ＬＩＮ又はＣＡＮトランシーバを含む。
【００１６】
本発明の保護範囲がここに記載された実施の形態に制限されないことが分かる。本発明の保護範囲はまた、請求項における参照番号により制限されない。語句「ｃｏｍｐｒｉｓｉｎｇ」は、請求項において言及されたもの以外の他の部分を排除しない。要素に先行する語句「ａ（ｎ）」は、複数のそれらの要素を排除しない。本発明の手段を形成する部分は、専用のハードウェアの形又はプログラムされた一般目的のプロセッサの形の両方で実施され得る。本発明は、それぞれの新しい形態又は形態の組み合わせも属する。
【図面の簡単な説明】
【図１】図１は、本発明に係る集積回路の第１の実施の形態を示す。
【図２】図２は、本発明に係る集積回路の第２の実施の形態の一部を示す。
【図３】図３は、本発明に係る集積回路の第３の実施の形態の一部を示
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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