(57)【要約】【課題】低速であるか、ダイに過剰のシリコン面積を要するかの何れかを持つ既知のアプローチの欠点を解決する方策を提供すること。【解決手段】２入力（３６， ３７）と出力増幅段（３２）の１入力（３５）に接続可能な１出力（３４）とを持つ入力増幅段（３１）を有する回路配置。前記回路配置は、さらに、第１の入力（４１）と第２の入力（４２）とコンパレータ出力（４４）とを持つコンパレータ（３３）と、前記入力増幅段（３１）のオフセット調整入力（４５）に接続されたフィードバックキャパシタ（４３）と、前記回路が第１の相から第２の相に切り換えることを可能にするためのスイッチング信号（Ｖ１， Ｖ２）によって制御可能な複数のスイッチ（Ｓ１， Ｓ２）と、を有している。前記第１の相の期間を通じて、前記出力（３４）と前記入力（３５）とが、前記複数のスイッチ（Ｓ２）のうちの第１のスイッチによって分離されており、前記２入力（３６， ３７）が、前記複数のスイッチ（Ｓ１）のうちの第２のスイッチを介して互いに接続されている。前記コンパレータ出力（４４）を介して、前記フィードバックキャパシタ（４３）上の電荷が、したがって、前記オフセット調整入力（４５）の電圧が変更され、前記入力増幅段（３１）のオフセットが抑制されるように、前記コンパレータ（３３）の前記第１の入力（４１）が、前記入力増幅段（３１）の前記出力（３４）に接続され、前記コンパレータ（３３）の前記第２の入力（４２）が、前記出力増幅段（３２）の前記入力（３５）に接続されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
２入力と出力増幅段の１入力に接続可能な１出力とを持つ入力増幅段と、第１の入力と第２の入力とコンパレータ出力とを持つコンパレータと、前記入力増幅段のオフセット調整入力に接続されたフィードバックキャパシタと、複数のスイッチと、を有する回路配置であって、前記複数のスイッチが、前記回路配置が第１の相から第２の相に切り換わることを可能にするためのスイッチング信号によって制御され、前記第１の相の期間を通じて、
前記入力増幅段の前記出力と前記出力増幅段の前記入力とが、前記複数のスイッチのうちの第１のスイッチによって分離されており、
前記入力増幅段の前記２入力が、前記複数のスイッチのうちの第２のスイッチを介して互いに接続されており、
前記コンパレータ出力を介して、前記フィードバックキャパシタ上の電荷、したがって、前記オフセット調整入力の電圧を変更させて、前記入力増幅段のオフセットが抑制されるように、前記コンパレータの前記第１の入力が、前記入力増幅段の前記出力に接続され、かつ前記コンパレータの前記第２の入力が、前記出力増幅段の前記入力に接続されていることを特徴とする回路配置。
【請求項２】
請求項１に記載の回路配置であって、前記第２の相の期間を通じて、
前記入力増幅段の前記出力と前記出力増幅段の前記入力とが、前記複数のスイッチのうちの前記第１のスイッチによって接続されており、
前記入力増幅段の前記２入力が、前記複数のスイッチのうちの前記第２のスイッチによって互いに分離されており、
前記コンパレータ出力が、前記複数のスイッチのうちのもう１つのスイッチによって前記キャパシタから分離されていることを特徴とする回路配置。
【請求項３】
請求項１または２に記載の回路配置であって、前記第１の相の期間を通じて閉じている２つのスイッチと、前記第２の相の期間を通じて閉じている２つのスイッチと、を有することを特徴とする回路配置。
【請求項４】
請求項１， ２または３に記載の回路配置であって、前記第１の相が、前記第２の相より短いことを特徴とする回路配置。
【請求項５】
上記のいずれか１つの請求項に記載の回路配置であって、前記出力増幅段が、出力が、補償キャパシタを介して、前記出力増幅段の前記入力に、フィードバック方式で接続されている、好ましくは演算増幅器である、増幅器を有することを特徴とする回路配置。
【請求項６】
上記のいずれか１つの請求項に記載の回路配置であって、前記増幅器の前記出力が負荷に接続可能であることを特徴とする回路配置。
【請求項７】
上記のいずれか１つの請求項に記載の回路配置であって、前記増幅器の前記出力が、真性的に安定であることを特徴とする回路配置。
【請求項８】
上記のいずれか１つの請求項に記載の回路配置であって、前記コンパレータの前記第１の入力と前記コンパレータの前記第２の入力との間に電圧差があるときに、前記コンパレータが、前記コンパレータ出力に電流を発生させることを特徴とする回路配置。
【請求項９】
上記のいずれか１つの請求項に記載の回路配置であって、前記入力増幅段が、ミラートポロジで実現されていることを特徴とする回路配置。
【請求項１０】
請求項９に記載の回路配置であって、前記入力増幅段が、カレントミラーと補助入力段とを有することを特徴とする回路配置。
【請求項１１】
請求項１０に記載の回路配置であって、前記入力増幅段の前記出力における前記オフセットが、前記補助入力段を通しての前記カレントミラーのディグラデーションによって抑制されることを特徴とする回路配置。
【請求項１２】
上記のいずれか１つの請求項に記載の回路配置であって、前記出力増幅段が、ＡＢ級トポロジまたはＡ級トポロジで実現されていることを特徴とする回路配置。
【請求項１３】
請求項１０に記載の回路配置であって、前記出力増幅段が、ＡＢ級出力の２段演算増幅器を有することを特徴とする回路配置。
【請求項１４】
上記のいずれか１つの請求項に記載の回路配置であって、前記コンパレータが、差動段で実現されていることを特徴とする回路配置。
【請求項１５】
請求項１から１４のいずれか１つに記載の回路配置を有するシステムであって、前記スイッチング信号が、前記システムによって、前記回路配置の前記複数のスイッチに供給されることを特徴とするシステム。
【請求項１６】
請求項１５に記載のシステムであって、好ましくはＬＣＤディスプレイであるディスプレイの一部であることを特徴とするシステム。
【請求項１７】
複数のソースラインと複数のゲートラインとを持つディスプレイ画面と、ゲートドライバと、ソースドライバモジュールと、を有するディスプレイシステムであって、前記ディスプレイ画面に表示されるべき情報に相当する入力信号を受信するディスプレイシステムにおいて、前記ソースドライバモジュールが、請求項１から１４のいずれか１つに記載の回路配置を備えたバッファを有していることを特徴とするディスプレイシステム。
【請求項１８】
請求項１７に記載のディスプレイシステムであって、前記出力増幅段が、前記複数のソースラインのうちの１つのソースラインに接続されていることを特徴とするディスプレイシステム。
【請求項１９】
請求項１６または１７に記載のディスプレイシステムであって、前記ディスプレイ画面が、好ましくはＴＦＴディスプレイ画面であるＬＣＤディスプレイ画面であることを特徴とするディスプレイシステム。
【請求項２０】
２入力と１出力とを持つ入力増幅段のオフセット電圧を補償するための方法であって、前記入力増幅段が、
前記入力増幅段の前記出力に接続可能な１入力を持つ出力増幅段と、
第１の入力と第２の入力とコンパレータ出力とを持つコンパレータと、
前記入力増幅段のオフセット調整入力に接続されたフィードバックキャパシタと、
第１のスイッチ群と第２のスイッチ群と、
を有する回路配置の一部である方法において、
（ａ）前記第１のスイッチ群を閉じ、前記第２のスイッチ群を開く過程と、
（ｂ）前記コンパレータ出力に出力電流を発生させるために、前記コンパレータの前記第１の入力と前記第２の入力との間の電圧差を検知する過程と、
（ｃ）前記出力電流を用いて、前記フィードバックキャパシタを充電または放電させる過程と、
（ｄ）前記入力増幅段の前記オフセット電圧を補償するために、前記オフセット調整入力を介して前記入力増幅段のオフセットを調節する過程と、を有する方法。
【請求項２１】
請求項２０に記載の方法であって、
（ｅ）前記第２のスイッチ群を閉じ、前記第１のスイッチ群を開く過程と、
（ｆ）前記入力増幅段の前記２入力のうちの１つに印加されている入力信号（ＩＮ）を、前記出力増幅段の出力に、対応する出力信号を生ぜしめるために、増幅する過程と、を有することを特徴とする方法。
【請求項２２】
請求項２０または２１に記載の方法であって、過程（ａ）の期間を通じて、前記入力増幅段の前記出力が、前記第２のスイッチ群のなかの１つのスイッチによって、前記出力増幅段の前記入力から接続を切られていることを特徴とする方法。
【請求項２３】
請求項２０または２１に記載の方法であって、過程（ａ）の期間を通じて、前記コンパレータ出力が、前記フィードバックキャパシタの１つの端子に接続されていることを特徴とする方法。
【請求項２４】
請求項２０または２１に記載の方法であって、過程（ａ）の期間を通じて、前記入力増幅段の前記２入力が、互いに接続されていることを特徴とする方法。
【請求項２５】
請求項２１に記載の方法であって、過程（ｅ）の期間を通じて、前記入力増幅段の前記出力が、前記第２のスイッチ群のなかの１つのスイッチによって、前記出力増幅段の前記入力に接続されていることを特徴とする方法。
【請求項２６】
請求項２１に記載の方法であって、過程（ｅ）の期間を通じて、前記コンパレータの前記第１の入力と前記第２の入力とが、互いに接続されていることを特徴とする方法。
【請求項２７】
請求項２０または２１に記載の方法であって、過程（ａ）と過程（ｅ）とが、周期的に繰り返されることを特徴とする方法。
【請求項２８】
請求項２０または２１に記載の方法であって、（ａ）〜（ｄ）の過程が、オフセット補償相の間に遂行され、前記オフセット補償相の持続期間がＴ１であることを特徴とする方法。
【請求項２９】
請求項２８に記載の方法であって、（ｅ）〜（ｆ）の過程が、能動相の間に遂行され、前記能動相の持続期間がＴ２であることを特徴とする方法。
【請求項３０】
請求項２８に記載の方法であって、Ｔ１ ＜ Ｔ２であることを特徴とする方法。
【請求項３１】
請求項２８に記載の方法であって、Ｔ１が、Ｔ２の約０．１％から４９％であり、より好ましくは、Ｔ１が、Ｔ２の約１％から２０％であることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、演算増幅器のオフセット補償に関するものである。とりわけ、本発明は、液晶ディスプレイのディスプレイドライバに用いるオフセット補償に関するものである。
【０００２】
【従来の技術】
演算増幅器（オペアンプ）の出力のオフセットを補償するための種々のアプローチが知られている。オフセット補償に対しては、２つの基本的なアプローチを、挙げることが出来る。
【０００３】
第１のアプローチは、オフセットを蓄えるためのキャパシタを用いる。それに対応するブロックダイアグラムが、図１に与えられている。図１の回路構成は、以下のように動作する。第１の相（１）から第２の相（２）へと、および、その逆に、回路配列を切り換えるために、一連のパルスが、スイッチＳ１， Ｓ２に印加される。それぞれの配線は、図１に図示されていない。相（１）において、スイッチＳ１は、閉じており、演算増幅器１０は、演算増幅器１０の出力１２における出力電圧がオフセット電圧（Ｖｏｆｆ）に等しい、単位利得ループで作動する。
【０００４】
相（１）の期間を通じて、出力１２における電圧（Ｖｏｆｆ）は、キャパシタ１３ （Ｃｏｆｆ）に蓄えられている。相（２）の期間を通じて、スイッチＳ１は開いており、スイッチＳ２は閉じている。したがって、キャパシタ１３は、演算増幅器１０の逆相入力１４に直列に置かれる。オフセット電圧（Ｖｏｆｆ）が、キャパシタ１３ （Ｃｏｆｆ）に蓄えられているので、演算増幅器１０の逆相入力と正相入力との両者は、互いに同ポテンシャルになる。その結果、入力１５と１６との間の電圧差も零であれば、演算増幅器１０の出力１２が、補正される。このようなシステムの１例が、米国特許第４，７８１，４３７号に記載されている。
【０００５】
この第１のアプローチの典型的な欠点は、オフセット補正が、オートゼロスイッチＳ１， Ｓ２によってもたらされる電荷注入によって損なわれるということである。
【０００６】
第２のアプローチに対応する回路の典型例が、図２に図示されている。この場合には、付加利得段２１が使用される。この利得段２１は、演算増幅器２０の入力側ではなくて出力側におけるオフセットの補償を考慮している。第２のアプローチによる回路も、スイッチＳ１， Ｓ２に一連のパルスを印加することによって、第１の相（１）から第２の相（２）へと切り換えられる。相（１）の期間を通じて、スイッチＳ１は、閉じており、演算増幅器２０（増幅度Ａ１）の入力２４， ２５は、互いに接続され（短絡され）、利得段２１の演算増幅器２２（増幅度Ａ２）は、閉ループで作動される。閉ループは、演算増幅器２３の出力２６を線形領域の動作点に押し込む。キャパシタ２７の上のスイッチＳ１が開く相（２）では、そこ（キャパシタ２７）に注入されていた電荷が、付加オフセット電圧をもたらす。この付加オフセット電圧は、因数Ａ２だけ増幅され、出力２６に現れる。そうすると、演算増幅器２０の出力２８におけるオフセットが補償される。
【０００７】
前節で議論された２つのアプローチは、通常同じ長さを持つ２つの相（１）， （２）でオフセットを抑制する。言い換えれば、これらのアプローチは、約５０％のデューティサイクルを持っている。
【０００８】
より高い（１００％までの）デューティサイクルを得ることができるように、演算増幅器の出力側の負荷を常に駆動することができる、いわゆるピンポントポロジが使用される。これは、並列にさらに段を増やし、それらを「マルチプレックスされた」態様で用いることによって達成される。１つの段がオフセットを補償している間に、他の段は、負荷を駆動する。
【０００９】
高いデューティサイクルが要請され、そして、相異なる種々の相の間で、オフセット抑制に利用できる時間が、システム全体の整定時間よりも短くなることがあり得る応用というものがある。ピンポンアプローチは、理論的にはこの問題を解決することができるが、それは、回路構成を、したがって、シリコンチップ面積を２倍（あるいは、それ以上）にすることを意味する。
【００１０】
同一のダイ上に何百というこのような回路が存在する応用において、競争に耐える価格およびシリコン面積を持つデバイスを得るためには、異なる解決法が必要とされる。
【００１１】
既知の解決法のもう１つの欠点は、オフセット抑制相（１）から能動相（２）へのトランジェントが長過ぎるということである。
【００１２】
本発明の１つの目的は、低速であるか、ダイに過剰のシリコン面積を要するかの何れかの、既知のアプローチの欠点を克服する方策を提供することである。
【００１３】
本発明のさらなる目的は、より優れたオフセット補償、あるいは、オフセット補正さえ、可能にする方策を提供することである。
【００１４】
本発明の他の目的は、ディスプレイドライバ、とりわけＬＣＤディスプレイドライバに備えた方策を提供することである。
【００１５】
【課題を解決するための手段】
本発明は、増幅器回路配置の出力電圧を、その増幅器の種々のオフセット電圧に対して補償することを可能にする方策に関するものである。
【００１６】
これらのそして他の目的は、２入力と出力増幅段の１入力に接続可能な１出力とを持つ入力増幅段を有する回路配置によって達成される。前記回路配置は、さらに、第１の入力と第２の入力とコンパレータ出力とを持つコンパレータと、前記入力増幅段のオフセット調整入力に接続されたフィードバックキャパシタと、スイッチング信号によって制御可能な複数のスイッチも有している。これらの信号により、前記回路配置が第１の相（１）から第２の相（２）に切り換わることが可能になる。前記第１の相の期間を通じて、前記入力増幅段の前記出力と前記出力増幅段の前記入力とが、前記複数のスイッチの１つによって互いに分離されており、前記入力増幅段の前記２入力が、他の１つのスイッチを介して互いに接続されており、また、前記コンパレータ出力を介して、前記フィードバックキャパシタ上の電荷が、したがって、前記オフセット調整入力の電圧が変更するように、前記コンパレータの前記第１の入力が、前記入力増幅段の前記出力に接続され、かつ前記コンパレータの前記第２の入力が、前記出力増幅段の前記入力に接続されている。したがって、前記入力増幅段のオフセットが抑制される。
【００１７】
さらなる利点を有する実施が、請求項２〜１６に請求されている。
【００１８】
さらに、複数のソースラインと複数のゲートラインとを持つディスプレイ画面と、ゲートドライバと、ソースドライバモジュールと、を有するディスプレイシステムであって、前記ディスプレイ画面に表示されるべき情報に相当する入力信号を受信するディスプレイシステムが、提供される。前記ソースドライバモジュールは、本発明に係る回路配置を備えたバッファを有している。
【００１９】
本発明に係るディスプレイシステムのさらなる利点を有する実施が、請求項１８〜１９に請求されている。
【００２０】
本発明に係る方法は、２入力と１出力とを持つ入力増幅段のオフセット電圧を補償することを可能にする。前記入力増幅段は、前記入力増幅段の前記出力に接続可能な１入力を持つ出力増幅段と、第１の入力と第２の入力とコンパレータ出力とを持つコンパレータと、前記入力増幅段のオフセット調整入力に接続されたフィードバックキャパシタと、いくつかのスイッチと、を有する回路配置の一部である。本発明によれば、前記入力増幅段のオフセット電圧を補償するために、
【００２１】
第１のスイッチ群を閉じ、第２のスイッチ群を開く過程と、
前記コンパレータ出力に出力電流を発生させるために、前記コンパレータの前記第１の入力と前記第２の入力との間の電圧差を検知する過程と、
前記出力電流を用いて、前記フィードバックキャパシタを充電または放電させる過程と、
前記オフセット調整入力を介して前記入力増幅段のオフセットを調節する過程と、が実行される。
【００２５】
種々の利点を有する遂行および種々の方法が、請求項２１〜３１に請求されている。
【００２６】
【発明の実施の形態】
本発明のより完全な説明のために、および、そのさらなる目的および利点のために、以下の説明と添付図面とが参照される。
【００２７】
本発明の骨子を、第１の実施例に関連して説明する。この実施例は、図３に図示されている。本発明に係る回路配列は、入力増幅段３１と、出力増幅段３２と、コンパレータ３３と、を有する。入力増幅段３１の出力３４は、スイッチＳ２を介して、出力増幅段３２の入力３５に結合されている。コンパレータ３３は、第１の入力４１と第２の入力４２とを持ち、第１の入力４１は、入力増幅段３１の出力３４に接続されていて、第２の入力４２は、出力増幅段３２の入力３５に接続されている。
【００２８】
コンパレータ出力４４は、スイッチＳ１を介して、フィードバックキャパシタ４３ （Ｃｏｆｆ）に接続されている。このフィードバックキャパシタ４３は、入力増幅段３１のオフセット調整入力４５に結合されている。この配置によって、入力増幅段３１のオフセットを、フィードバックキャパシタ４３にかかる電圧の制御よって制御することが可能になる。
【００２９】
従来のオフセット補償回路配置におけると同様に、スイッチング信号Ｖ１， Ｖ２によって、それぞれ制御される、いくつかのスイッチＳ１， Ｓ２がある。それらのスイッチＳ１， Ｓ２は、回路配置を、第１の相（１）から第２の相（２）へと、および、その逆に、切り換えるために用いられる。相（１）の期間を通じて、オフセット補償が起こる。相（２）は、この相の期間を通じて、回路配置が、入力ノードＩＮとＩＮ−との間に印加される信号を増幅するために用いられるので、能動相と呼ばれる。
【００３０】
相（１）の期間を通じて、全てのスイッチＳ１は閉じられており、スイッチＳ２は開かれている。入力増幅段３１の出力３４と、出力増幅段３２の入力３５とは、スイッチＳ２の１つによって分離されている。コンパレータ３３の第１の入力４１は、入力増幅段３１の出力３４に接続され、コンパレータ３３の第２の入力４２は、出力増幅段３２の入力３５に接続されている。この配置によって、コンパレータ３３は、出力３４と入力３５との間の電圧差を感知することができる。コンパレータ３３は、コンパレータ出力４４に電流を備える。コンパレータ３３の出力側のスイッチＳ１は、相（１）の期間を通じて、閉じられているので、この電流は、フィードバックキャパシタ４３を充電させるか、または、放電させる。そうすると、キャパシタ４３上の電荷、したがって、演算増幅器３０のオフセット調整入力４５の電圧が変更され、そして、入力増幅段３１の出力３４のオフセット電圧Ｖｏｆｆが抑制される。この相（１）の期間を通じて、入力増幅段３１の２つの入力３６， ３７は、スイッチＳ１の１つを介して、互いに接続（短絡）されている。
【００３１】
相（２）の期間を通じて、全てのスイッチＳ２は閉じられており、スイッチＳ１は開かれている。入力増幅段３１の出力３４と、出力増幅段３２の入力３５とは、スイッチＳ２の第１のスイッチによって接続されている。入力増幅段３１の２つの入力３６， ３７は、スイッチＳ１の第２のスイッチを介して、分離されている。最後になったが、コンパレータ出力４４が、スイッチＳ１の他の１つによって、キャパシタ４３から分離されていることは、重要である。相（２）の期間を通じて、コンパレータ３３は、その出力４４がフローティング状態にあるので、作動していない。このことは、コンパレータ３３を、電流節約の目的でスイッチオフすることも可能であることを意味している。
【００３２】
図４に、時間ｔの関数として、種々の電圧が表わされている。図４の信号曲線は、単なる例にすぎないということに注意する必要がある。スイッチング信号Ｖ１は、スイッチＳ１をスイッチするために使用される信号である。Ｖ１が“ｈｉｇｈ”のとき、そのスイッチは、閉じられている。スイッチング信号Ｖ２は、スイッチＳ２をスイッチするために使用される信号である。Ｖ２が“ｈｉｇｈ”のとき、そのスイッチは、閉じられている。図４に図示されるように、スイッチング信号Ｖ１は、その信号が“ｈｉｇｈ”となる、一連の比較的短いパルスを有する。それらのパルスの持続期間が、Ｔ１である。与えられている例では、スイッチング信号Ｖ２は、反転された信号Ｖ１である。言い換えれば、信号Ｖ２は、信号Ｖ１が“ｈｉｇｈ”のときに“ｌｏｗ”であり、また、その逆のときに逆である。信号Ｖ２は、期間Ｔ２を通じて“ｈｉｇｈ”である。図４から得られるように、期間Ｔ１に対応する第１の相（１）が、期間Ｔ２に対応する第２の相（２）よりも短い。このことは、能動期間（相（２））の方が、オフセット補償相（１）よりも、ずっと長いということを意味する。典型的には、Ｔ１は、Ｔ２の０．１％と４９％との間である。Ｔ１は、Ｔ２の１％と２０％との間であることが望ましい。
【００３３】
図４の下部の２つのダイヤグラムは、演算増幅器３０の入力３６のオフセット電圧Ｖｏｆｆ、および、キャパシタ４３にかかる電圧Ｖｃを図示している。本例においては、ｔ０におけるオフセット電圧は、Ｖ３である。コンパレータ３３およびキャパシタ４３と、オフセット調整入力４５との相互作用によって、オフセット電圧Ｖｏｆｆは、一歩一歩、補償されていく。Ｔ１の期間を通じて、オフセット電圧Ｖｏｆｆは、減少され、最後にはほとんど零になるまで補正される。この時点が、図４に参照番号４６で印されている。理想状態では、オフセット電圧は、完全に補正することが出来る。キャパシタ４３にかかる電圧Ｖｃは、オフセット電圧Ｖｏｆｆが減少するにつれて増加する。
【００３４】
中心的な考え方は、オフセット電圧Ｖｏｆｆを単一の相で抑制するのではなく、オペアンプの内部ノードの全てが、出力４０における負荷を駆動するのに必要とされる最終値にできるだけ近く保たれる、さらなる相をも通じて、それを抑制するということである。そのようにして、オフセット抑制相（１）と活性相（２）との間のトランジェントが、できるだけ減少せしめられる。一定の条件では、このトランジェントは、完全に排除することが出来る。
【００３５】
オフセット抑制相（１）（期間Ｔ１）の期間を通じて、第１段３１と第２段３２とは、スイッチＳ２によって隔てられている。第１段３１は、短絡された２つの入力３６， ３７を持つ。第２段３２は、補償キャパシタＣｃｏｍｐ ３９によってフィードバックループが閉じられた単位利得ループの利得段として働く。第２段３２は、一定電圧Ｖｏｕｔで、出力４０における負荷を駆動する。これらの条件で、出力段３２は、単一極系であり、真正的に安定である。２つの段３１， ３２の間に存在するコンパレータ３３は、第２段３２の入力３５にサンプルされた電圧と、第１段３１の３４における出力電圧（Ｖｏｕｔ１）とを比較する。３４における出力電圧（Ｖｏｕｔ１）は、その入力３６， ３７に存在するオフセット電圧Ｖｏｆｆの値に従って、より高い電圧値になったり、より低い電圧値になったりする。これにより、コンパレータ３３が、オフセット補正フィードバックループキャパシタ４３に電荷を注入させるか、または、それから電荷を取り去るようにさせ、それによって、その（オフセット補正フィードバックループキャパシタ４３の）電圧（ＶＣ）を変更させて、オフセット電圧Ｖｏｆｆを抑制させる。
【００３６】
本発明の詳細な１実施例が、図５に示されている。入力段３１は、ミラートポロジで実現されている。これは、トランジスタペアを持ついくつかのカレントミラーを採用しているので、ミラートポロジと称される。増幅器３０の入力ダブレットは、２つのトランジスタＭ１， Ｍ２で実現されている。入力ライン３６は、トランジスタＭ１のゲートに接続されている。トランジスタＭ２０のドレインが、増幅器３０の出力３４を形成している。入力段３１は、レイル・トゥ・レイル出力を持つ１段増幅器である。
【００３７】
本例のオフセット調整回路構成は、トタンジスタＭ７， Ｍ８， Ｍ９、および、フィードバックキャパシタ４３ Ｃｏｆｆを有している。
【００３８】
出力段３２は、例えば、“Ａ Ｃｏｍｐａｃｔ Ｐｏｗｅｒ Ｅｆｆｉｃｉｅｎｔ ３Ｖ ＣＭＯＳ Ｒａｉｌ−ｔｏ−Ｒａｉｌ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｏｐｅｒａｔｉｏｎａｌ Ａｍｐｌｉｆｉｅｒ ｆｏｒ ＶＬＳＩ Ｃｅｌｌ Ｌｉｂｒａｒｉｅｓ”， ＩＥＥＥ Ｊ． ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ． ２９， Ｎｏ． １２， ｐｐ． １５０５−１５１３， Ｄｅｃ． １９９４に、Ｒｏｎ Ｈｏｇｅｒｖｏｒｓｔ， Ｊ． Ｐ． Ｔｅｒｏ， Ｒ． Ｇ． Ｈ． ＥｓｃｈａｕｚｉｅｒおよびＪ． Ｈ． Ｈｕｉｊｓｉｎｇによって記載されているような、既知のＡＢ段である。ＡＢ級増幅器は、当業者によく知られたものであるので、詳細には記載されない。段３２は、トランジスタＭ１０， Ｍ１１、および、Ｍ１４〜Ｍ１９を有している。出力増幅段３２は、ＡＢ級出力４０を持つ２段演算増幅器を有することが望ましい。例えば、Ａ級出力を持つ演算増幅器を、ＡＢ級出力に代わって用いることも出来る。
【００３９】
図５に表された出力段３２と同様な出力段が、例えば、上述のＩＥＥＥ Ｊ． ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ論文によって既知である。
【００４０】
コンパレータ３３は、トランジスタＭ３〜Ｍ６を持つ、通常の差動段である。オフセット補償は、トランジスタＭ７〜Ｍ９を有する補助入力段を介した、カレントミラートランジスタＭ１２， Ｍ１３のデジェネレーションによって実現される。カレントミラートランジスタＭ１２， Ｍ１３の配置は、カレントリピータ配置としても知られている。与えられた例においては、相（１）の期間を通じて、演算増幅器３２は、補償キャパシタＣｃ１， Ｃｃ２を介して、単位利得閉ループ形態をなしている。
【００４１】
補助入力段の非反転入力５１（トランジスタＭ９のゲート）は、２つのゲート−ソース間電圧Ｖｇｓ１７＋Ｖｇｓ１６でバイアスされている。ここで、Ｖｇｓ１６は、トランジスタＭ１６のゲート−ソース間電圧であり、Ｖｇｓ１７は、トランジスタＭ１７のゲート−ソース間電圧である。このとき、トランジスタＭ９は、抵抗素子として、線形領域で作動する。初期トランジェント（図４に示すような）の後、補助段の反転入力５２（トランジスタＭ７のゲート）の電圧は、トランジスタＭ７／／Ｍ８の抵抗が、オフセット抑制に必要とされる量のトランジスタＭ１２， Ｍ１３を有するカレントミラーをデジェネレートさせる値をとるようになる。トランジスタＭ７に並列のトランジスタＭ８は、トランジスタＭ７が完全にスイッチオフしたときに、トランジスタＭ１２への接地経路を備えるために使用されている。この回路構成５０では、限られた範囲のオフセットしか抑制できないが、不釣合いな組合せや製法／工程差に起因するランダムオフセットをカバーするためには、１０分の何ミリボルトかで十分である。
【００４２】
（スイッチＳ１が閉じ、スイッチＳ２が開いている）オフセット抑制相の期間を通じて、トランジスタＭ１０， Ｍ１１のゲート電圧が、それら自身のゲート容量にサンプルされている。第１段３１の出力は、その入力オフセットに応じて変化する。コンパレータ３３は、トランジスタＭ１０のゲート上にサンプルされた電圧値に関してどんな出力電圧変化も感知し、トランジスタＭ３， Ｍ４に流れるバイアス電流を切り換えることによって、フィードバックキャパシタ４３ （Ｃｏｆｆ）にかかる電圧を増減させる。通常動作モード（信号Ｖ２が論理“ｈｉｇｈ”である相（２））の期間を通じて、トランジスタＭ３， Ｍ４に流れ込む電流は、可能な限り電流消費を少なくするためにスイッチオフすることが出来る。
【００４３】
トランジスタＭ３， Ｍ４， Ｍ１０， Ｍ１４， Ｍ１８， Ｍ１９， Ｍ２０， Ｍ２１， Ｍ２２， Ｍ２３は、ｐ型ＭＯＳＦＥＴであり、他のトランジスタは、ｎ型ＭＯＳＦＥＴである。
【００４４】
図５で表された実施例は、ｎ型およびｐ型のＭＯＳＦＥＴトランジスタを有しているが、本発明は、制御端子（ゲートまたはベースのような）に印加された制御電圧が、２つの負荷端子（エミッタまたはコレクタまたはソースおよびドレインのような）に流れる電流を制御することのできる、ｎｐｎ型、ｐｎｐ型、ＭＥＳＦＥＴ、あるいはそれらに類似のものを含む種々の型のトランジスタを採用して実施してもよい。
【００４５】
オフセット電圧が補償された後、あるいは、さらに、完全に相殺されてしまった後でさえ、フィードバックキャパシタ４３は、漏洩電流による電荷を開放するために、時々、リフレッシュされる必要がある。本発明の他の１つの実施例において、信号Ｖ１， Ｖ２が、リフレッシュモードと呼ばれる第３の相（３）の間、変更される。リフレッシュモードの間、持続期間Ｔ１は、定常相（１）の間におけるよりも短くすることが出来るし、さらに／または、持続期間Ｔ２は、長くすることが出来る。それら３相（１）， （２）， （３）の１例が、図６のダイアグラムに表されている。相（１）， （２）の間、信号Ｖ１， Ｖ２は、図４の場合と同じである。オフセット電圧が補償されてしまった後、相（３）が始まる。この時点が、ｔ＊で表されている。ｔ＊がオンした後、Ｖ２信号パルスは長くなり、Ｖ１パルスは短くなる。与えられた例では、Ｔ２＊は、Ｔ２の約２倍の長さであり、Ｔ１＊は、Ｔ１の半分の長さである。必要な信号Ｖ１， Ｖ２を発生させるための特定のドライバを、使用することが出来る。
【００４６】
もう１つの実施例において、このドライバは、フィードバックキャパシタ４３の電圧をモニタする閾ディテクタを有している。その電圧が、ある予め定められたレベル以下に低下すると、そのドライバは、Ｔ２＊が短くなるように、さらに／または、Ｔ１＊が長くなるように、Ｖ１パルスの周波数を増加させる。
【００４７】
本発明のもう１つの実施例の場合、スイッチＳ１， Ｓ２は、例えば、電界効果（ＦＥＴ）型の、トランジスタスイッチである。オートゼロスイッチを使用するのが、望ましい。
【００４８】
スイッチング信号Ｖ１， Ｖ２を発生させるマルチプレクサが使用されてもよい。その回路構成が使用されている環境からスイッチング信号が供給することが出来る実施例では、そのようなマルチプレクサは、必要ないということに留意する必要がある。
【００４９】
本明細書に説明されている種々の実施例は、ＬＣＤドライバに用いるのに非常に好適である。このようなディスプレイにおいては、ＰＧＢビデオ信号のようなアナログ信号が、各ディスプレイセル、即ち、“ピクセル”の諧調を制御するために使われる。この信号は、複数の供給バス、即ち、ＴＦＴ画面のソースラインを介して印加され、複数の行、即ち、ゲート供給バスに印加されるゲート信号によってディスプレイの各ディスプレイセルに、適切な時間に選択的にゲートされる。通常、ソースラインドライバが、ソースラインを駆動するために使用される。本明細書に記載されている種々の実施例は、そのようなディスプレイのためのソースドライバとして用いられることができる。この場合に、第２段３２の出力４０が、例えばＬＣＤのソースラインバスに接続される。出力４０は、図５に線図的に幻像的に表わされている容量Ｃｌｏａｄを“見る”。このキャパシタは、ソースラインバスの容量を表現している。ビデオ信号（例えばＲＧＢ信号）が、第１段３１の入力（ＩＮ）に印加される。一連のスイッチング信号Ｖ１， Ｖ２が、ＬＣＤドライバが、本発明にしたがって、ビデオ信号のサンプルを取り上げ、それらのサンプルを保持することを可能にする。
【００５０】
本発明に係る１実施例が、図７に図示されている。この図は、制御回路構成を備えたＬＣＤディスプレイのブロックダイアグラムを示している。そのＬＣＤディスプレイは、複数のソースライン６７と複数のゲートライン６８とを備えたＬＣＤ画面６０を有している。ソースドライバモジュール６１が、個々のソースライン６７を駆動するために使用されている。各１つが、通常、１行のゲートライン６８全体を駆動するゲートドライバ６３が使用される。ＣＰＵ ６２が、ゲートライン６８およびソースライン６７全ての走査を制御する。この目的で、ＣＰＵ ６２は、バス６６を介してソースドライバモジュール６１に、例えばＲＧＢ信号のようなビデオ信号（データ信号および制御信号）を供給し、バス６９を介してゲートドライバ６３に、行タイミング信号（制御信号）を供給する。ソースドライバモジュール６１は、いくつかのソースドライバを有していてもよい。通常、１ソースライン当り１ソースドライバが存在する。しかしながら、１つの、かつ、同一のソースドライバが、いくつかのソースライン６７を駆動するために用いることが出来るようなマルチプレックス方式のソースドライバを用いることも可能である。
【００５１】
各ソースドライバは、図８に図示されるように、１つのデジタル−アナログ（Ｄ／Ａ）コンバータ６４と１つのバッファ６５とを有する。バッファ６５は、ＬＣＤ画面６０の各ピクセルによって必要とされる電圧でソースラインを駆動する。本発明に係る回路配置が、バッファの増幅器の内部のオフセット電圧を補償するために、バッファ６５の内部に使用されている。
【００５２】
本発明に係るＬＣＤドライバは、ＬＣＤディスプレイを制御するために用いられる他の構成要素とともに共通の基板上に集積化することができる。
【００５３】
本明細書に開示されている解決法の１つの利点は、第１近似において、オフセット抑制相（１）の持続期間Ｔ１が、オフセット補正ループバンド幅（ｏｆｆｓｅｔ ｃａｎｃｅｌｌａｔｉｏｎ ｌｏｏｐ ｂａｎｄｗｉｄｔｈ）に依存せず、回路配置全体を、それが使用されている環境のタイミングに順応させることが出来るということである。
【００５４】
もう１つの利点は、オフセット補正相（１）の期間を通じて、全ての内部ノード電圧が、その前の値を保持しているということである。これによって、内部ノードをそれらの元の値にするのに何らのトランジェントも必要とされないので、相（１）からの高速の復帰が得られる。
【００５５】
本発明のさらにもう１つの利点は、出力の負荷が、相（１）と（２）との両方の期間を通じて接続されたままでよいということである。
【００５６】
本発明は、オフセット補償に利用可能な時間が短く、高デューティサイクルが必要とされるシステムおよび応用に用いるのに非常に好適である。そのような応用の１つの典型は、例えば、ＴＦＴディスプレイのソースドライバである。非常に低いオフセット、ならびに、ディスプレイピクセルを駆動するのに必要とされる時間に影響を与えないように、可能な限りオフセット抑制時間を減少させることが、出力バッファには、要請される。これらのドライバでは、４００個に達する出力バッファが、単一のチップ上に存在することがあり得るので、高デューティサイクルオフセット補正回路、低電流消費、ならびに、小面積が、必要とされる。
【００５７】
以上の図面および明細書においては、本発明の好適な実施例が記載されているのみであり、また、特定の用語が用いられているが、このような記述は、一般的かつ説明的な意味合いで専門用語を用いているものであって、発明の範囲を制限するためのものではない。
【図面の簡単な説明】
【図１】オフセット補償を備えた従来の演算増幅器を示す。
【図２】オフセット補償のために用いられる付加利得段を備えた，他の従来の演算増幅器を示す。
【図３】本発明に係る１実施例を示す。
【図４】図３の実施例の種々の信号を備えたダイヤグラムを示す。
【図５】本発明に係る、より詳細な１実施例を示す。
【図６】本発明の他の実施例のスイッチング信号を備えたダイヤグラムを示す。
【図７】本発明に係るＬＣＤディスプレイを示す。
【図８】本発明に係る図７のＬＣＤディスプレイのソースドライバモジュールを示す。
【符号の説明】
３０  演算増幅器
３１  入力増幅段
３２  出力増幅段
３３  コンパレータ
４３  フィードバックキャパシタ
６０  ディスプレイ画面
６１  ソースドライバモジュール
６３  ゲートドライバ
６４  デジタル−アナログコンバータ
６５  バッファ
６７  ソースライン
６８  ゲートライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際公開パンフレット】
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【国際調査報告】
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