(57)【要約】【課題】パワーＭＯＳＦＥＴのセンスセルの群と主部分のセルとの間のゲートソース電圧の差を容易に補正する。【解決手段】パワーＭＯＳＦＥＴ（１）が、別々のソース電極（ｓ１，ｓ２）を有する主電流通電部分（ＭＣＴ）およびセンス電流通電部分（ＳＣＴ）を有する。主部分（ＭＣＴ）のソース電極（ｓ１）は、デバイスソース端子（Ｓ１，Ｓ２）に接続される。センス部分（ＳＣＴ）のソース電極（ｓ２）は、電流センシング抵抗（Ｒ１）を介して、同じ端子（Ｓ１，Ｓ２）に接続される。両部分（ＭＣＴ；ＳＣＴ）は、別々のゲート電極（ｇ１，ｇ２）を有する。基準電圧（Ｖｒ）をセンシング抵抗（Ｒ１）のセンス電圧（Ｖｓ）と比較することにより、センス部分（ＳＣＴ）のゲート電極（ｇ２）に第１の制御信号（ＣＳ１）が与えられる。さらなる制御手段（ＲＧ，ＭＤＤ）は、第１の制御信号（ＣＳ１）およびセンス電圧（Ｖｓ）に結合された調節回路（ＲＧ）を含み、第２の制御信号（ＣＳ２）を主部分（ＭＣＴ）のゲート電極（ｇ１）に与える。この第２の制御信号（ＣＳ２）は、センス部分（ＳＣＴ）のゲート−ソース電圧に等しい主部分（ＭＣＴ）のゲート−ソース電圧を維持する。これにより、主部分（ＭＣＴ）のゲート電極（ｇ１）への駆動が補正され、センシング抵抗（Ｒ１）によるセンス部分（ＳＣＴ）への駆動電圧が低下される。【選択図】図１
2004519884.tif 000002
【特許請求の範囲】
【請求項１】
主電流通電部分により流される電流よりも小さくかつこの電流を表す電流を流すために、センス電流通電トランジスタ部と一体化した主電流通電トランジスタ部を有するパワー半導体デバイスであって、
主トランジスタ部とセンストランジスタ部は、デバイスの第１の主端子に接続された共通の第１の主電極を有し、主トランジスタ部とセンストランジスタ部は、別々の第２の主電極を有し、主トランジスタ部の第２の主電極は、デバイスの第２の主端子に接続され、センストランジスタ部の第２の主電極は、電流センシング抵抗を介して、デバイスの前記第２の主端子に接続され、主トランジスタ部とセンストランジスタ部は、別々の制御電極を有し、
制御手段は、電流制限値を規定する基準電圧を電流センシング抵抗の電圧と比較し、第１の制御信号を与えるための比較手段を含み、第１の制御信号は、センストランジスタ部の制御電極に連結され、第１の制御信号は、主トランジスタ部の制御電極に連結された第２の制御信号を与えるさらなる制御手段に連結され、
さらなる制御手段は、第１の制御信号および電流センシング抵抗の電圧に連結され、第２の制御信号が、主トランジスタ部の制御電極と第２の主電極との間の電圧と、センストランジスタ部の制御電極と第２の主電極との間の電圧とを等しく維持するために有効であるように、第２の制御信号を与えるように配設された調節回路手段を含む、パワー半導体デバイス。
【請求項２】
調節回路手段により与えられる第２の制御信号は、緩衝駆動回路を介して第３の制御信号として主トランジスタ部の制御電極に間接的に接続される、請求項１に記載のデバイス。
【請求項３】
緩衝駆動回路は、演算増幅器を含み、この演算増幅器の非反転入力は、第２の制御信号電圧に接続され、この演算増幅器の反転入力は、その出力と、主トランジスタ部の制御電極に接続され、
比較手段は、演算増幅器を含み、この演算増幅器の非反転入力は、電流制限を規定する基準電圧に接続され、この演算増幅器の反転入力は、センストランジスタ部の第２の主電極に接続され、この演算増幅器の出力は、センストランジスタ部の制御電極に接続される、請求項２に記載のデバイス。
【請求項４】
調節回路は、演算増幅器と、第１および第２の等価抵抗と、トランジスタとを含み、この演算増幅器の非反転入力は、電流センシング抵抗の電圧に接続され、前記第１の抵抗の一端は、デバイスの第２の主端子に接続され、前記第１の抵抗の他端は、この演算増幅器の反転入力と、このトランジスタの第１の主電極に接続され、前記第２の抵抗の一端は、第１の制御信号電圧に接続され、前記第２の抵抗の他端は、第２の制御信号を与えるこのトランジスタの第２の主電極に接続され、この演算増幅器の出力は、このトランジスタの制御電極に接続される、請求項２または３に記載のデバイス。
【請求項５】
調節回路手段は、差動増幅器回路であり、第２の制御信号は、差動増幅器回路により与えられ、主トランジスタ部の制御電極に直接接続される、請求項１に記載のデバイス。
【請求項６】
差動増幅器回路は、演算増幅器を含み、この演算増幅器の非反転入力は、デバイスの第１の制御信号電圧と第２の主端子との間に与えられる第１の抵抗分割器の接合部に接続され、この演算増幅器の反転入力は、この演算増幅器の出力と電流センシング抵抗の電圧との間に与えられる第２の抵抗分割器の接合部に接続され、この演算増幅器の出力は、第２の制御信号を与える、請求項５に記載のデバイス。
【請求項７】
比較手段は、演算増幅器を含み、この演算増幅器の非反転入力は、電流制限を規定する基準電圧に接続され、この演算増幅器の反転入力は、電流センシング抵抗の電圧に接続され、この演算増幅器の出力は、第１の制御信号を与える、請求項５または６に記載のデバイス。
【請求項８】
主トランジスタ部は、パワーＭＯＳＦＥＴまたはＩＧＢＴを含む、先行する請求項のいずれか一項に記載のデバイス。
【請求項９】
デバイスのカプセル内に、主トランジスタ部、センストランジスタ部、制御手段およびさらなる制御手段が、単一の集積回路チップとして与えられる、請求項１から８のいずれか一項に記載のデバイス。
【請求項１０】
デバイスのカプセル内に、主トランジスタ部およびセンストランジスタ部が、第１の集積回路チップとして与えられ、制御手段およびさらなる制御手段が、少なくとも１つの第２の制御回路チップとして与えられる、請求項１から８のいずれか一項に記載のデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワー半導体デバイスに関し、特に、限定的ではないが、主電流通電トランジスタ部とセンス電流通電トランジスタ部を有するパワー半導体スイッチに関する。
【０００２】
また、本発明は、このようなデバイスからなる回路配置に関する。回路は、センス電流通電部分からの出力に対して、デバイスの主電流通電部分の伝導性を測定、修正または制御するために使用されてよい。
【０００３】
さらに、本発明は、限定的ではないが、特に、ローサイドスイッチなどの半導体デバイスおよび／または制御回路を含むスイッチング回路、スイッチング構成およびスイッチング方式に関する。
【０００４】
デバイスは、典型的に、絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥＴ）または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。デバイスは、一般に、例えば、稠密な六角形、四角形または縞状の幾何学形状をもつセル状のものであることから、主電流通電部分とセンス電流通電部分を、一般的に、主セルおよびセンスセルと呼ぶ。制御回路は、同じデバイス本体（チップ）にトランジスタとして一体形成されるか、例えば、同じデバイスパッケージにトランジスタチップと並んで取り付けられた別の回路本体（ＩＣチップ）に形成されてよい（カプセル化）。
【０００５】
【従来の技術】
一体形成された制御回路を有するパワーＭＯＳＦＥＴデバイスが知られている。ＴＯＰＦＥＴという商標名でフィリップス半導体（Ｐｈｉｌｉｐｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）から市販されているこのようなデバイスは、温度および過負荷の保護機能を備える。ＴＯＰＦＥＴデバイスは、パワーラインと負荷の間またはアースラインと負荷の間のいずれで使用されているかに応じて、ハイサイドまたはローサイド動作のいずれかに適用するように設計される。このようなデバイスは、例えば、フィリップス半導体パワーＭＯＳトランジスタデータハンドブック１９９７（Ｐｈｉｌｉｐｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ  Ｐｏｗｅｒ  ＭＯＳ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｄａｔａ  Ｈａｎｄｂｏｏｋ  １９９７）およびウェブサイトｈｔｔｐ：／／ｗｗｗ．ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ．ｐｈｉｌｉｐｓ．ｃｏｍに記載されている。
【０００６】
ローサイドＭＯＳＦＥＴ設計において、センシング機能を果たすＭＯＳＦＥＴセル（センスセル）と、監視されない大多数のＭＯＳＦＥＴセル（主セル）との間のトラッキングが低いため、電流制限および電流測定機能を十分に実行することが困難である。これは、センスセルのソースに小さな測定用抵抗を接続することにより、センスセルが主な割合を占めるものを表さないためである。
【０００７】
ハイサイド技術において、センスセルを「仮想アース」ノードに与えて、ＭＯＳＦＥＴのセンスセルと非センスの主セルとの間のソース電圧の差を減少させることにより、この問題を解消することができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、高速電流制限制御の応用で仮想アース技術を使用することは、安定性の面から非常に問題がある。
【０００９】
ローサイドＭＯＳＦＥＴデバイスの場合、大きなセンス電流をソース電位より下げるための手段がないため、仮想アースの解決方法を用いることができない。ローサイド技術で利用可能と考えられる唯一の方法は、センス抵抗に広がる信号の大きさを減少させることである。
【００１０】
米国特許第５，６２１，６０１号には、絶縁ゲート制御形のトランジスタの過電流保護装置に発生しやすい発振を防止するように設計された装置が開示されている。この装置は、電流検出の応答性を高めて発振を防止すると同時に、過電流保護の速度も向上させる。これは、主トランジスタと電流検出トランジスタのゲートを分離し、電流検出トランジスタのゲート回路の時定数を主トランジスタのゲート回路の時定数より短く設定し、電流検出トランジスタの電流を検出する電流検出抵抗から得た検出信号を制御回路に送り、検出信号の電圧を基準電圧と比較する比較回路からの比較出力を制御回路に与えて両トランジスタのゲート電位を制御して主トランジスタを過電流から保護することにより達成される。
【００１１】
米国特許第５，６２１，６０１号に開示されている装置の１つの欠点として、駆動回路が主トランジスタに作用することにより生じる駆動インピーダンスを考慮に入れていないことが挙げられる。主トランジスタのゲート抵抗の実際の値が、駆動回路で達成されるソースインピーダンスと比較して高いデバイスであって、スイッチング時間が遅いデバイスの場合、この構成により安定性の面で有益な利点が得られるが、これとは異なるスイッチング時間が遅いデバイスの場合、安定性の利点は限られたものになるであろう。
【００１２】
しかしながら、本発明に関してより重要なことは、米国特許第５，６２１，６０１号の開示では、電流検出抵抗（測定用抵抗）を電流検出トランジスタ（センスセル）に接続することにより、この検出トランジスタが主トランジスタ（主セル）を完全に表すものではないという問題がまったく解決されないことである。
【００１３】
【課題を解決するための手段】
本発明によれば、主電流通電部分により流される電流よりも小さくかつこの電流を表す電流を流すために、センス電流通電トランジスタ部と一体化した主電流通電トランジスタ部を有するパワー半導体デバイスであって、主トランジスタ部とセンストランジスタ部は、デバイスの第１の主端子に接続された共通の第１の主電極を有し、主トランジスタ部とセンストランジスタ部は、別々の第２の主電極を有し、主トランジスタ部の第２の主電極は、デバイスの第２の主端子に接続され、センストランジスタ部の第２の主電極は、電流センシング抵抗を介して、デバイスの第２の主端子に接続され、主トランジスタ部とセンストランジスタ部は、別々の制御電極を有し、制御手段は、電流制限値を規定する基準電圧を電流センシング抵抗の電圧と比較し、第１の制御信号を与えるための比較手段を含み、第１の制御信号は、センストランジスタ部の制御電極に連結され、第１の制御信号は、主トランジスタ部の制御電極に連結された第２の制御信号を与えるさらなる制御手段に連結されるパワー半導体デバイスが提供される。本発明によれば、このようなデバイスは、さらなる制御手段が、第１の制御信号および電流センシング抵抗の電圧に連結され、第２の制御信号が、主トランジスタ部の制御電極と第２の主電極との間の電圧と、センストランジスタ部の制御電極と第２の主電極との間の電圧とを等しく維持するために有効であるように、第２の制御信号を与えるように配設された調節回路手段を含むことを特徴とする。
【００１４】
上述したように、本発明の特徴により、電流センシング抵抗の結果、センストランジスタ部に印加される駆動電圧を低下させるために主トランジスタ部の制御電極への駆動が補正される。
【００１５】
したがって、センストランジスタ部の制御電極は、制御手段に接続されて、センストランジスタ部の電流が意図された最大値を超えず、センストランジスタ部の制御電極に印加される最大電圧が規定されるように、この制御電極にかかる電圧を規定し、この節点の接続は、第１の制御信号である。制御手段は、基準電圧（意図された電流制限を規定する）と電流センシング抵抗にかかる電圧とを比較し、基準電圧を超えないように、電流センシング抵抗にかかる電圧を制御する。また、制御手段は、デバイスの２つの主電極の間に印加される外部条件が、流れる電流を規定する場合、センストランジスタ部の制御電極に印加されることになる最大電圧を規定する。さらなる制御手段の調節回路手段は、第１の制御信号電圧（センストランジスタ部の制御電極にかかる電圧）と、センストランジスタ部の第２の主電極にかかる電圧とを比較して、センストランジスタ部の制御電極と第２の主電極との間に実際的に現れる電圧に実質的に等しいが、主電流トランジスタ部の第２の主電極を基準とした第２の制御信号を発生する。この基準接続は、主トランジスタ部の第２の電極と、デバイスの第２の主端子に接続された電流センシング抵抗の端部との間の物理的接続に依存する。この物理的接続は、本発明の上記規定において明らかである。
【００１６】
本発明による第１の優先的な配置において、調節回路手段により与えられる第２の制御信号は、緩衝駆動回路を介して第３の制御信号として主トランジスタ部の制御電極に間接的に接続される。この優先的な配置の利点は、比較手段と、センストランジスタ部と、電流センシング抵抗とを含む一次臨界制御ループが、主トランジスタ部の電極間の静電容量が大きいものを駆動する必要がある場合に生じるであろう設計上の妥協と完全に隔離されることである。
【００１７】
この優先的な配置において、緩衝駆動回路は、演算増幅器を含んでよく、この演算増幅器の非反転入力は、第２の制御信号電圧に接続され、この演算増幅器の反転入力は、その出力と、主トランジスタ部の制御電極に接続され、比較手段は、演算増幅器を含んでよく、この演算増幅器の非反転入力は、電流制限を規定する基準電圧に接続され、この演算増幅器の反転入力は、センストランジスタ部の第２の主電極に接続され、この演算増幅器の出力は、センストランジスタ部の制御電極に接続される。
【００１８】
この優先的な配置において、調節回路手段は、補正された基準電圧発生器として動作する第１の機能ブロックであり、この補正された基準電圧は、主トランジスタ部の第２の主端子（ＭＯＳＦＥＴのソース端子）に対して、センストランジスタ部の制御電極と第２の主端子（ＭＯＳＦＥＴのゲートおよびソース接続）の間に生じる実際の電圧に実質的に等しく、デバイスの電流がデバイスの電位により制御されている場合か、デバイスが電流を実際に制限している場合のいずれかで有効である。この補正された基準電圧（第２の制御信号）は、主トランジスタ部を駆動するために、第２の高速機能ブロックとして作用する緩衝駆動回路により利用される。主トランジスタ部とセンストランジスタ部の制御電極（ゲート）を別々に駆動する利点は、センストランジスタ部を含む別々の一次のより大きな臨界制御ループ回路の駆動要求が変更され、安定した電流制限回路をより簡単に設計できることである。したがって、優先的な配置は、高精度の電流制限および電流測定機能において使用するのに特に適している。
【００１９】
この優先的な配置において、調節回路手段は、演算増幅器と、第１および第２の等価抵抗と、トランジスタとを含んでよく、この演算増幅器の非反転入力は、電流センシング抵抗にかかる電圧に接続され、この第１の抵抗の一端は、デバイスの第２の主端子に接続され、この第１の抵抗の他端は、この演算増幅器の反転入力と、このトランジスタの第１の主電極に接続され、この第２の抵抗の一端は、第１の制御信号の電圧に接続され、この第２の抵抗の他端は、第２の制御信号を与えるトランジスタの第２の主電極に接続され、この演算増幅器の出力は、このトランジスタの制御電極に接続される。
【００２０】
本発明による第２の非優先的な配置において、調節回路手段は、差動増幅器回路であり、第２の制御信号は、差動増幅器回路により与えられ、主トランジスタ部の制御電極に直接接続される。差動増幅器回路は、演算増幅器を含んでよく、この演算増幅器の非反転入力は、デバイスの第１の制御信号電圧と第２の主端子との間に与えられた第１の抵抗分割器の接合部に接続され、この演算増幅器の反転入力は、この演算増幅器の出力と電流センシング抵抗にかかる電圧との間に与えられた第２の抵抗分割器の接合部に接続され、この演算増幅器の出力は、第２の制御信号を与える。この第２の非優先的な配置における比較手段は、演算増幅器を含んでよく、この演算増幅器の非反転入力は、電流制限を規定する基準電圧に接続され、この演算増幅器の反転入力は、電流センシング抵抗にかかる電圧に接続され、この演算増幅器の出力は、第１の制御信号を与える。
【００２１】
したがって、この第２の非優先的な配置において、第１の優先的な配置のさらなる制御手段の２つの機能ブロック（好適には、２つの演算増幅器を使用）は、１つの複合機能ブロック（好適には、差動増幅器構成において１つの演算増幅器を使用）に組み合わせ可能であるが、いずれの機能に対しても最良の回路トポロジーが使用されず、ハイブリッドトポロジーが妥協されているため（例えば、このような回路の制限されたコモンモード除去率により）、性能は劣ることになる。高い電流測定精度が要求されるが、高性能の電流制限設備が与えられない場合、単純な差動補正が重要となり得る。
【００２２】
したがって、本発明により、特に、高精度の電流制限および電流測定機能において使用するのに適した新規なデバイスアーキテクチャが提供される。電流測定の応用において、この回路により提供される改良点は、主トランジスタ部に関する動作条件が、センストランジスタ部により見られるものに非常に近似しているため、センス抵抗に流れる電流は、デバイス全体の電流をより表すことである。この新規なデバイスアーキテクチャは、例えば、デバイスのＴＯＰＦＥＴ（商標）レンジなどの単一チップ技術か、デバイスのＳＥＮＳＥＦＥＴレンジなどの多チップ技術を用いて信頼性の高いものである。このようなＭＯＳＦＥＴは、ローサイドスイッチとして使用するのに特に有益である。
【００２３】
本発明の実施形態の詳細を記載する前に、本発明が、「センス率」誤差に対して２つの要素を認識している本願発明者によるアプローチに基づいていることを説明する。
【００２４】
（１）パワーＭＯＳＦＥＴのセンスセルの群と主部分のセルとの間のゲートソース電圧の差は、コンポーネントＭＯＳＦＥＴセルの伝達関数に応答して非理想的な共有を生じる。この誤差の原因は、ほとんどの条件下で重要である。
【００２５】
（２）センスセルのソース接続に小さなセンシング抵抗を導入することで作られる非理想的な抵抗分割器は、パワーＭＯＳＦＥＴの主部分の対応する抵抗により整合されないため、誤差を直接生じる。この誤差の原因は、ＦＥＴが低いドレインソース電圧で完全に飽和されて動作するときのみ重要である。
【００２６】
原因（１）に関して、センスセルと主セルとの間の電流密度の差は、パワーデバイスが低レベルのエンハンスメントで動作する低電流密度で特に現れる。これは、原因（２）からの誤差を無視できる場合、デバイスが活動的に電流制限されている場合である。
【００２７】
原因（２）に関して、ドレインソース動作電圧が非常に低い（すなわち、フォールトでも電流制限状態でもない）「クールランニング」応用のデバイスでは、これらの誤差はさらに悪化する傾向がある。
【００２８】
本発明によれば、（１）からの誤差を容易に補正し、センス率誤差が問題である制御応用に一般的に応用可能な新規なアプローチが提供される。
【００２９】
【発明の実施の形態】
以下、添付の図面を参照しながら、本発明の実施形態について詳細に記載する。
【００３０】
以下、図１を参照すると、パワーＭＯＳＦＥＴ半導体デバイス１が、主電流通電部分ＭＣＴにより流される電流よりも小さくかつこの電流を表す電流を流すために、センス電流通電トランジスタ部ＳＣＴと主電流通電トランジスタ部ＭＣＴとを一体化させたもの２を有する。主トランジスタ部ＭＣＴおよびセンストランジスタ部ＳＣＴは、デバイスの第１の主端子Ｄに接続された共通する第１の主ドレイン電極ｄを有し、主トランジスタ部ＭＣＴとセンストランジスタ部ＳＣＴは、別々の第２の主ソース電極ｓ１、ｓ２を有し、主トランジスタ部ＭＣＴの第２のソース電極ｓ１は、デバイスの第２の主端子Ｓ１に接続され、センストランジスタ部ＳＣＴの第２のソース電極ｓ２は、電流センシング抵抗Ｒ１を介してデバイスの第２の主端子Ｓ２に接続される。主トランジスタ部ＭＣＴとセンストランジスタ部ＳＣＴは、別々の制御ゲート電極ｇ１、ｇ２を有する。
【００３１】
一体化したＭＯＳＦＥＴ２は、例えば、トレンチゲートタイプまたはＤＭＯＳ（平面ＭＯＳ）タイプのものであってよい。公開されたＰＣＴ特許出願ＷＯ−Ａ−００／６２４２２（代理人参照番号第ＰＨＢ３４３３８号）には、特に、主電流通電部分とセンス電流通電部分を有するが、本発明による別々の個々のゲート電極を持たないトレンチゲートパワーＭＯＳＦＥＴを製造する一例が記載されている。ＷＯ−Ａ−００／６２４２２の内容全体は、参照資料として本願明細書に組み込まれる。
【００３２】
パワーＭＯＳＦＥＴ（主電流通電部分とセンス電流通電部分の両方）に、例えば、稠密な六角形、四角形または縞状の形状などのさまざまなセルレイアウトが採用されてよい。
【００３３】
従来、センスセル構造は、セルが別々のソース電極をもつ同じＭＯＳＦＥＴ本体にあるように製造されてきた。また、本発明は、別々のゲート電極を与える。したがって、本発明は、主部分とセンス部分の一体化した構造を維持して、熱的および構造的な整合性を確保しながら、別々のゲートとソースの接続の利点を利用する。一般的に、ドレイン電極は、センス部分と主部分とともに、ドレイン領域とドレインドリフト領域に共通する。主部分およびセンス部分のトランジスタ本体領域（チャネル領域）とソース領域は、同じプロセス工程で形成可能であり、電極の金属化も同様である。ゲート電極ｇ１およびｇ２、それらの金属化および接続（一体化される場合）のレイアウトパターンのみを、主部分とセンス部分のゲート電極ｇ１およびｇ２を電気的に分離するように変更する必要がある。
【００３４】
再度、図１を参照すると、制御手段ＣＭは、基準電圧Ｖｒ（意図された電流制限値を規定する）を、電流センシング抵抗Ｒ１にかかる電圧Ｖｓと比較し、第１の制御信号ＣＳ１を与えるための比較手段ＣＭを含む。第１の制御信号ＣＳ１は、センストランジスタ部ＳＣＴのゲート制御電極ｇ２に連結され、第１の制御信号ＣＳ１は、さらなる制御手段ＲＧ、ＭＤＤに連結されて、第３の制御信号ＣＳ３として主トランジスタ部ＭＣＴのゲート制御電極ｇ１に連結される第２の制御信号ＣＳ２を与える。
【００３５】
さらなる制御手段ＲＧ、ＭＤＤは、第１の制御信号ＣＳ１および電流センシング抵抗Ｒ１にかかる電圧Ｖｓに連結され、第２の制御信号ＣＳ２を与えるように配設された調節回路手段ＲＧを含む。この第２の制御信号ＣＳ２は、主トランジスタ部ＭＣＴの制御（ゲート）電極ｇ１と第２の主（ソース）電極ｓ１との間の電圧と、センストランジスタ部ＳＣＴの制御（ゲート）電極ｇ２と第２の主（ソース）電極ｓ２との間の電圧とを等しく維持するために有効である。第２の制御信号ＣＳ２は、緩衝増幅器として動作して第３の制御信号ＣＳ３を発生する主デバイスドライバＭＤＤを間接的に介して、主トランジスタ部ＭＣＴの制御電極ｇ１に連結される。緩衝増幅器ＭＤＤは、低有効出力インピーダンスを介して、高速かつ正確にＭＣＴの制御電極ｇ１を駆動するように設計される。
【００３６】
調節回路手段ＲＧは、演算増幅器ＯＡ２と、２つの等価抵抗Ｒ２およびＲ３と、隔離された小信号ＭＯＳＦＥＴトランジスタＴＲとを含む。デバイスの第２の主端子Ｓ２に、Ｒ２の一方の端末が接続され、演算増幅器ＯＡ２の反転入力および小信号ＭＯＳＦＥＴトランジスタＴＲのソース電極に、抵抗Ｒ２の他方の端末が接続される。制御信号ＣＳ１の電圧に、Ｒ３の一方の端末が接続され、小信号ＭＯＳＦＥＴ  ＴＲのドレイン電極に、抵抗Ｒ３の他方の端末が接続される。演算増幅器ＯＡ２の非反転入力は、電流センシング抵抗Ｒ１にかかる電圧Ｖｓに連結される。演算増幅器ＯＡ２の出力は、小信号ＭＯＳＦＥＴ  ＴＲのゲート電極に接続される。小信号ＭＯＳＦＥＴ  ＴＲのドレイン電極は、第２の制御信号ＣＳ２を発生する信号ノードを規定する。
【００３７】
主デバイス駆動回路部分ＭＤＤは、主トランジスタ部ＭＣＴを駆動するために、緩衝増幅器として動作するように配設された演算増幅器ＯＡ３を含み、その出力は、主トランジスタ部ＭＣＴのゲート制御電極ｇ１に連結され、このノードは、第３の制御信号ＣＳ３として規定される。第２の制御信号ＣＳ２は、ＯＡ３の非反転入力に連結され、ＯＡ３の反転入力は、その出力ＣＳ３に接続される。
【００３８】
比較手段ＣＭを再度参照すると、これは、演算増幅器ＯＡ１を含み、センストランジスタ部ＳＣＴのゲート電極ｇ２を制御するために、その出力が使用されて、電流がＳＣＴと、ＳＣＴと直列の電流センシング抵抗Ｒ１の電圧に流れる。この制御を容易にするために、増幅器ＯＡ１の非反転入力は、Ｓ２に対して基準ソースｌｌｉｍＲｅｆで規定される基準電圧Ｖｒに接続され、ＯＡ１の反転出力は、制御されるノードに接続され、この場合、Ｒ１とＳＣＴのソース電極ｓ２の間の接合である。増幅器ＯＡ１の出力は、第１の制御信号ＣＳ１を与え、適切な周波数補償で、このように確立された臨界制御ループ（ＰＣＬ：Ｐｒｉｍａｒｙ  Ｃｏｎｔｒｏｌ  Ｌｏｏｐ）を容易に安定化でき、ＭＣＴの制御電極に関連する大きな電極間静電容量が隔離される。この電流（制限）制御ループが、制御範囲内になければ（すなわち、ＳＣＴの電流を規定しない）、増幅器ＯＡ１の出力に現れる最大電圧は、個別デバイス１の制御入力Ｉ（図１の上部に図示）に直接的または間接的に通常接続される供給レール電圧Ｖｓｕｐｐに抑制される（図２Ａおよび図２Ｂを参照した以下の説明を参照されたい）。安定した基準ソースｌｌｉｍＲｅｆは、通常、制御回路とともに一体化され、通常、個別デバイスの制御入力への間接的な接続を有する。
【００３９】
上述した制御手段ＣＭの２つの制御出力レベルを理解するために、演算増幅器ＯＡ１の機能ブロックとその実行方法について少し考慮する必要がある。図２Ａおよび図２Ｂは、このタイプの回路を実行するために使用可能な２つの可能な異なる「出力ステージ」構成を示す。これらの両方は、増幅器ＯＡ１の＋ｖｅ入力が−ｖｅ入力よりも実質的に大きい＋ｖｅである場合、出力レベルは、＋ｖｅ供給レール「Ｖｓｕｐｐｌｙ」付近まで振れる点で同様の特性をもつと考えられる。図２Ａおよび図２Ｂの場合、出力電圧が供給レールに実質的に等しくなるであろう。この機能性は、デバイス１が電流制限内にない場合、第１の制御信号ＣＳ１の大きさを制限（規定）する要求を達成するために利用される。
【００４０】
再度、図１に示された調節回路手段の基準発生器回路部分ＲＧを参照すると、これは、２つの等価抵抗Ｒ２およびＲ３を通る電流の流れを規定し、一体化した小信号ＭＯＳＦＥＴトランジスタＴＲでの電流を制御することにより、主ＭＯＳＦＥＴトランジスタ部ＭＣＴのＭＣＴソース電極ｓ１に対して、補正された基準電圧を発生する。基準発生器制御の演算増幅器ＯＡ２は、抵抗Ｒ２にかかる電圧が、センス抵抗Ｒ１にかかる電圧に等しいように、（ＴＲでのゲート電極制御を変えることにより）この電流を調節する。したがって、整合された抵抗Ｒ３にかかる電圧も、センス抵抗Ｒ１にかかる電圧に等しくなければならない。言い換えれば、ソース端子Ｓ１に対して緩衝駆動回路増幅器ＯＡ３の＋ｖｅ入力に生じる第２の制御信号ＣＳ２の電圧は、センストランジスタ部ＳＣＴの実際のゲート−ソース電圧に等しい。
【００４１】
図１に示されたデバイスの動作について、以下にさらに説明する。
【００４２】
増幅器ＯＡ１と、センストランジスタ部ＳＣＴと、電流センシング抵抗Ｒ１は、より大きな臨界制御ループ回路ＰＣＬに含まれているのに対して、主トランジスタ部ＭＣＴを制御する緩衝増幅器ＯＡ３は、非常に小さい臨界制御ループである。このような差が生じるのは、増幅器ＯＡ１の反転入力がデバイスのソース電極ｓ２に渡されるのに対して、ＭＤＤ（主デバイスドライバ）では、緩衝増幅器ＯＡ３の反転入力がゲート制御電極ｇ１に渡されるため、ＳＣＴの伝達特性が、実際のところ、ＰＣＬの制御ループに含まれることが理由である。このことの重要性は、誘導負荷を駆動するためにデバイスが使用される場合に非常に明らかになり、ループ回路ＰＣＬにおいて、負荷のインダクタンスが、実際に流れる負荷電流に著しい影響を及ぼし、Ｒ１にかかる電圧が負荷電流を表すため、追加の位相シフトが導入される。これらの状況下で、ＭＣＴ制御電極に関連する高容量性の負荷を駆動しないことが利点となる。これは、高い電極間の静電容量の影響がこのように問題でなく、負荷電流の影響が最小の場合、緩衝器により良好に駆動される。
【００４３】
増幅器ＯＡ１は、誘導負荷の駆動時に安定性を最大限にするために、高速での「積分器」として構成される。増幅器ＯＡ１を高速の積分器として構成することにより、１より大きいすべての閉ループゲインに対して、増幅器からの位相シフトが９０°に制御され、負荷状況下での閉ループＰＣＬの最大位相シフトが１８０°未満に制御される。このようにして、最良の可能な安定性が確保される。
【００４４】
図１の配置にはいくつかの利点がある。良好な電流制限の精度が得られる。これは、基準（センス）セルアレイＳＣＴと主ＭＯＳＦＥＴアレイＭＣＴに印加されるゲート−ソース電圧の誤差が、センス電流信号の振幅ではなく、図１の３つの高精度増幅器ＯＡ１、ＯＡ２、ＯＳ３のオフセット電圧のＲＭＳ合計の関数であるためである。これにより、ＴＯＰＦＥＴ（商標）レンジにおけるＭＯＳＦＥＴと、他のＭＯＳＦＥＴの両方に対して、高精度のローサイド電流制限および電流測定応用が得られる。
【００４５】
図１に図示されていないが、主ＭＯＳＦＥＴアレイのみにいくつかの保護機能（例えば、過電圧）を実行することも利点である。
【００４６】
以下、図３を参照すると、同図は、回路部分ＲＧおよびＭＤＤをデバイス１の単一回路部分に組み合わせ、この組み合わせた回路部分が、演算増幅器ＯＡ４を含む差動増幅器回路ｄｉｆｆＭＤＤの形をとるように図１を修正したデバイス１を示す。第１の抵抗分割器Ｒｘ、Ｒｚを介してデバイスの第１の制御信号電圧ＣＳ１と第２の端子Ｓ２に、演算増幅器ＯＡ４の非反転入力が連結される。ＯＡ４の出力と、電流センシング抵抗Ｒ１の電圧Ｖｓとの間に、第２の抵抗分割器Ｒｗ、Ｒｙが与えられ、この第２の抵抗分割器Ｒｗ、Ｒ内の接合部に、演算増幅器ＯＡ４の反転入力が接続される。演算増幅器ＯＡ４の出力は、主トランジスタ部ＭＣＴのゲート電極ｇ１に第２の制御信号ＣＳ２を直接与える。
【００４７】
したがって、図３の代替アーキテクチャにおいて、図１に関して、２つの回路機能ブロックとして示した補正された基準発生器ＲＧと緩衝増幅器ＭＤＤは、この場合、差動増幅器ｄｉｆｆＭＤＤとして１つの回路機能ブロックに組み合わされる。これは、より単純な回路構成であるが、全体的な性能は、すべての考え得る技術および構成部品のセットに対して若干劣るであろう。性能の低下は、この回路のコモンモード除去率が低いこと、増幅器の入力オフセット電圧が増加することに起因する。しかしながら、多くの応用には十分なものである。
【００４８】
図１および図２に示す特定の回路の実施形態に関して、本発明により、さまざまな種類のＭＯＳＦＥＴデバイス構成が可能である。これらの構成は、以下のようなさまざまな因子の選択肢に依存する。
【００４９】
・制御回路がＭＯＳＦＥＴ自体と同じデバイス本体内および／またはデバイス本体上に一体化され、例えば、ＴＯＰＦＥＴ（商標）レンジに一体形成されたデバイスを形成するかどうかということ。もしくは、
・制御回路が、（デバイス本体内および／またはデバイス本体上に一体化されない場合）ＭＯＳＦＥＴデバイス本体と同じパッケージにカプセル化されて、ハイブリッドデバイスまたはデバイスモジュールを形成するかどうかということ。
【００５０】
したがって、ＭＯＳＦＥＴデバイス本体は、ＭＯＳＦＥＴチップに制御回路が一体化されない場合、ＭＯＳＦＥＴの主部分とセンス部分の別々の個々のゲート電極ｇ１およびｇ２にそれぞれ接続される別々のボンドパッドを有するものであってよい。この場合、デバイスパッケージは、デバイスパッケージに制御回路がカプセル化されない場合、主部分とセンス部分のゲート電極ｇ１およびｇ２のこれらの別々のボンドパッドに接続される別々の端子ピンを有するものであってよい。
【００５１】
しかしながら、ＭＯＳＦＥＴチップ内および／またはチップ上に制御回路が一体化される場合、または、ＭＯＳＦＥＴチップと並んで取り付けられる１以上の回路本体（ＩＣチップ）に制御回路が形成される場合、デバイスパッケージは、制御回路をカプセル化するものであってよい。ＭＯＳＦＥＴの主部分とセンス部分の別々の個々のゲート電極ｇ１およびｇ２は、制御回路の少なくとも一部が、ＭＯＳＦＥＴチップ内および／またはチップ上に一体化される場合、コンダクタトラックにより制御回路のそれぞれの要素に直接接続可能である。別の方法では、ＭＯＳＦＥＴチップのボンドパッドと、制御回路チップのボンドパッドとの間にボンドワイヤが接続されてよい。
【００５２】
デバイスの単一集積回路チップバージョンと多チップバージョンをそれぞれ略図的に示す図４Ａおよび図４Ｂに、本発明のデバイスパッケージングの例が示されている。図４Ａは、デバイス１のカプセルＥＮ内に、単一の集積回路チップＣＨとして、主トランジスタ部ＭＣＴと、センストランジスタ部ＳＣＴと、制御手段ＣＭと、さらなる制御手段ＲＧ、ＭＤＤまたはｄｉｆｆＭＤＤが設けられる状態を示す。主デバイス端子Ｄと、入力制御端子Ｉと、第２の主デバイス端子Ｓ１およびＳ２は、カプセルの外部に示されている。この場合、図１および図２に別々に示されている端子Ｓ１およびＳ２は、単一の外部端子に引き出されている。図４Ｂは、デバイス１のカプセルＥＮ内に、第１の集積回路チップ２、ＣＨ１として、主トランジスタ部ＭＣＴと、センストランジスタ部ＳＣＴが設けられ、少なくとも１つの第２の集積回路チップＣＨ２として、制御手段ＣＭと、さらなる制御手段ＲＧ、ＭＤＤまたはｄｉｆｆＭＤＤが設けられる。
【００５３】
本発明の上記開示は、「ローサイド」スイッチの点で主に記載されている。しかしながら、本発明の特徴は、「ハイサイド」スイッチにも適用されてよく、特に、「ハイサイド」スイッチの高速電流制限制御の応用に有益である。
【００５４】
本発明の上記開示は、ＭＯＳＦＥＴタイプのデバイスの点で主に記載されている。しかしながら、本発明は、半導体デバイスの他のタイプ、例えば、他のＦＥＴまたはバイポーラトランジスタまたはＩＧＢＴに適用されてよい。
【００５５】
他のタイプの電界効果トランジスタの場合、例えば、絶縁ゲートは、いわゆるショットキーゲート技術に取り替えられてよい。この場合、ゲート絶縁層は省かれ、伝導性ゲート電極は、トランジスタ本体領域の低ドープされたチャネル適応領域とともにショットキーバリアを形成する。別のＦＥＴタイプにおいて、ソース領域は、ドーパント拡散または注入領域ではなく、ショットキーコンタクト領域として形成されてよい。
【００５６】
バイポーラトランジスタが、エミッタおよびコレクタ（ソースおよびドレインの代わり）と、ベース（ゲートの代わり）を有する。ＩＧＢＴが、カソードおよびアノード（ソースおよびドレインの代わり）を有するが、この制御電極は、絶縁ゲートのままである。これらのデバイスタイプのそれぞれは、主電流通電部分とセンス電流通電部分とで構成可能であり、その電流経路は、デバイスの第１および第２の電極の間に延びる。第２の電極（ドレインまたはアノードまたはコレクタ）は、一般的に、主部分とセンス部分の両方に共通する。主部分の第１の電極（ソースまたはカソードまたはエミッタ）は、センス部分のものと別のものであるため、センス電流出力は、センス部分の別の第１の電極から得られる。主部分およびセンス部分は、本発明による個々の別々のそれぞれの制御電極を有する。
【図面の簡単な説明】
【図１】
比較手段と、補正された基準電圧発生器機能ブロックと、緩衝駆動回路機能ブロックとを組み込んだ本発明による好適なデバイスの回路図を示す。
【図２Ａ】
図１の比較手段の演算増幅器の説明図である。
【図２Ｂ】
図１の比較手段の演算増幅器の説明図である。
【図３】
デバイスの単一の複合差動増幅回路に２つの機能ブロックを組み合わせて図１のデバイス修正した図を示す。
【図４Ａ】
デバイスの単一集積回路チップバージョンを略図的に示す。
【図４Ｂ】
デバイスの多チップバージョンを略図的に示す。
【符号の説明】
１  パワーＭＯＳＦＥＴ半導体デバイス
ＣＭ  比較手段
ＣＳ１  第１の制御信号
ＣＳ２  第２の制御信号
ＣＳ３  第３の制御信号
ｄ  第１の主ドレイン電極
ｄｉｆｆＭＤＤ  差動増幅器回路
Ｄ  第１の主端子
ｇ１，ｇ２  制御ゲート電極
ＭＣＴ  主電流通電部分
ＭＤＤ  緩衝増幅器
ＯＡ１〜ＯＡ４  演算増幅器
Ｒ１  電流センシング抵抗
Ｒ２，Ｒ３  抵抗
ＲＧ  調節回路手段
Ｒｗ，Ｒｙ  第２の抵抗分割器
Ｒｘ，Ｒｚ  第１の抵抗分割器
ＳＣＴ  センス電流通電トランジスタ部
ｓ１，ｓ２  主ソース電極
Ｓ２  第２の主端子
ＴＲ  小信号ＭＯＳＦＥＴトランジスタ
Ｖｒ  基準電圧
【国際公開パンフレット】
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2004519884.tif 000004
2004519884.tif 000005
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【国際調査報告】
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2004519884.tif 000030
2004519884.tif 000031