(57)【要約】ＭＯＳＦＥＴ100 はそのＭＯＳＦＥＴのドリフト領域104 に沿って延在している好ましくは厚い金属酸化物の形態の誘電体118 を含んでいる。その対向する面の間でこの誘電体を横切る電圧は電界をドリフト領域に与えて、ドリフト領域の電界分布を変調し、それによってドリフト領域と本体領域108 との間の逆方向にバイアスされた半導体接合の破壊電圧を増加する。電圧は導電領域120 へ与えられる。これによって通常のＭＯＳＦＥＴと比較するとき所定の破壊電圧においてドリフト区域の高いドーピングを可能にする。ＭＯＳＦＥＴは、対向し垂直の溝を半導体ウェハに形成し、各溝の壁を誘電体118 で被覆し、誘電体間の各溝に導電性の材料120 を充填し、対向し垂直の溝の対の間に二重拡散ＭＯＳＦＥＴ構造を形成することを含んでおり、それによってドリフト領域は誘電材料118 に接触する。【選択図】図２Ａ
2004528732.tif 000002
【特許請求の範囲】
【請求項１】
金属酸化物半導体電界効果電力用トランジスタ（ＭＯＳＦＥＴ）において、
ソース領域と、
ドレイン領域と、
ゲートと、
本体領域と、
本体領域とドレイン領域との間に延在し、少なくとも部分的にドレイン領域からソース領域へ電流を誘導するドリフト領域と、
両側の側面を含み、それら両側面の一方は前記ドリフト領域に沿って延在し、それと反対側の側面は導電領域に接続されている誘電体とを具備し、前記誘電体の両側の側面の間の前記誘電体を横切る電圧はドリフト領域の自由キャリアを再分布させる電界を生成して前記ドリフト領域と前記本体領域との間の逆方向にバイアスされた半導体接合部の破壊電圧を増加するように前記ドリフト領域中の電界の分布に影響を与える電力用ＭＯＳＦＥＴ。
【請求項２】
前記誘電体は金属酸化物絶縁体を含んでいる請求項１記載のＭＯＳＦＥＴ。
【請求項３】
前記金属酸化物絶縁体は単一または多数の層の酸化物絶縁体で構成されている請求項２記載のＭＯＳＦＥＴ。
【請求項４】
前記誘電体は厚さｔoxを有して形成され、それによって、以下の関係式が満足され、
【数１】
2004528732.tif 000005
この式で、Ｎdは前記ドリフト領域のドープ剤の濃度であり、２ｗは前記ドリフト領域の厚さであり、εoxは前記誘電体の誘電定数であり、εsiは前記ドリフト領域の誘電定数であり、Ｅ0は前記ドリフト領域の電子なだれ値であり、ｑは電子の電荷である請求項１乃至３のいずれか１項記載のＭＯＳＦＥＴ。
【請求項５】
前記誘電体の前記幅および前記導電領域の半分の幅と、前記ドリフト領域の半分の幅との比は約４：３である請求項４記載のＭＯＳＦＥＴ。
【請求項６】
前記導電領域は前記誘電体の前記両側面の前記反対側の側面の範囲に沿ったポリシリコン層で構成されている請求項１乃至４のいずれか１項記載のＭＯＳＦＥＴ。
【請求項７】
前記半導体ウェハはシリコンで形成されている請求項１乃至６のいずれか１項記載のＭＯＳＦＥＴ。
【請求項８】
前記半導体ウェハはｎ型のシリコンで形成されている請求項７記載のＭＯＳＦＥＴ。
【請求項９】
前記導電領域はポリシリコンで構成されている請求項１乃至８のいずれか１項記載のＭＯＳＦＥＴ。
【請求項１０】
両側の側面を有する別の誘電体をさらに具備しており、その両側面の一方は前記ドリフト領域の第２の側面に沿って延在し、それと反対側の側面は導電領域に接続され、それによってその両側の側面間の前記誘電体を横切る電圧により電界が前記ドリフト領域においてその領域の自由キャリアを再分布させ、それによって前記ドリフト領域と前記本体領域との間の逆方向にバイアスされた半導体接合部の破壊電圧を増加するように前記ドリフト領域中の電界の分布に影響を与える請求項１乃至９のいずれか１項記載のＭＯＳＦＥＴ。
【請求項１１】
前記ソース領域と前記導電領域とを電気的に接続する電気接触部をさらに具備している請求項１乃至１０のいずれか１項記載のＭＯＳＦＥＴ。
【請求項１２】
前記ソース領域に電気的に接続され、前記導電領域と前記誘電体から隔離されている電気接触部と、
前記誘電体を横切る電圧を制御し、前記ドリフト領域と前記本体領域との間の前記逆方向にバイアスされた半導体接合部の前記破壊電圧に影響するように制御電圧の適用を可能する前記導電領域と電気的に接続された第２の電気接触部とをさらに具備している請求項１乃至１０のいずれか１項記載のＭＯＳＦＥＴ。
【請求項１３】
半導体ウェハに金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成する方法において、
対向して垂直に延在する溝を半導体ウェハに形成し、
前記各溝の内壁を規定された厚さの誘電性材料で被覆し、
前記誘電性材料間の前記各溝の空間に導電性材料を充填し、
前記対向し垂直の溝間に二重拡散ＭＯＳＦＥＴ構造を形成するステップを含んでおり、前記ＭＯＳＦＥＴ構造はその垂直の範囲の少なくとも一部分に沿って前記誘電材料に接触するドリフト領域を有するように形成されているＭＯＳＦＥＴの形成方法。
【請求項１４】
前記誘電体の前記規定された厚さはｔoxであり、ｔoxは以下の関係式が満足させるように選択され、
【数２】
2004528732.tif 000006
Ｎdは前記ドリフト領域のドープ剤の濃度であり、２ｗは垂直に延在する溝間の距離であり、εoxは前記誘電体の誘電定数であり、εsiは前記ドリフト領域の誘電定数であり、Ｅ0は前記ドリフト領域の電子なだれ値であり、ｑは電子の電荷である請求項１３記載の方法。
【請求項１５】
前記被覆はウェット酸化により形成される請求項１３または１４記載の方法。
【請求項１６】
前記ウェハはシリコンで形成される請求項１３乃至１５のいずれか１項記載の方法。
【請求項１７】
前記導電材料はポリシリコンを含んでいる請求項１３乃至１６のいずれか１項記載の方法。
【請求項１８】
前記ポリシリコンはＰＯＣｌ3ドープされたシリコンを含んでいる請求項１７記載の方法。
【請求項１９】
前記各溝は前記両側の各垂直溝よりも薄い複数の近接した溝を形成し結合することにより形成される請求項１３乃至１８のいずれか１項記載の方法。
【請求項２０】
前記二重拡散されたＭＯＳＦＥＴ構造はプレーナゲートを具備している請求項１３乃至１９のいずれか１項記載の方法。
【請求項２１】
前記二重拡散されたＭＯＳＦＥＴ構造は溝を付けられたゲートを具備している請求項１３乃至１９のいずれか１項記載の方法。
【請求項２２】
傾斜された注入プロセスを使用して前記溝間の前記領域を所望の不純物でドープするステップをさらに含んでいる請求項１３乃至２１のいずれか１項記載の方法。
【請求項２３】
ｎ型のチャンネルまたはｐ型のチャンネルの金属酸化物半導体電界用電界効果トランジスタ（ＭＯＳＦＥＴ）において、
ソース領域と、
ドレイン領域と、
ゲートと、
本体領域と、
本体領域とドレイン領域との間に延在し、少なくとも部分的にソース領域から前記ドレイン領域へ電流を誘導するドリフト領域と、
それぞれ両側の側面を有する２つの誘電体コラムとを含んでおり、前記２つの各誘電体コラムの両側の側面の一方は前記ドリフト領域に沿って延在し、前記各誘電体コラムの反対側の側面は導電領域に接続され、それによってその両側面間のそれぞれの前記２つの誘電体コラムを横切る電圧により電界が前記ドリフト領域にその領域の自由キャリアを再分布させ、それによって前記ドリフト領域と前記本体領域との間の逆方向にバイアスされた半導体接合部の破壊電圧を増加するように前記ドリフト領域での電界の分布に影響を与えるＭＯＳＦＥＴ。
【請求項２４】
前記ドリフト領域は前記ソース領域と前記ドレイン領域の間に垂直に延在する請求項２３記載のＭＯＳＦＥＴ。
【請求項２５】
前記ドリフト領域は前記ソース領域と前記ドレイン領域の間に横方向に延在する請求項２３記載のＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパワー半導体装置、特に高電圧および高電流応用で金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
【背景技術】
【０００２】
本出願は2001年６月５日出願の米国特許出願第60/295,581号明細書の利点を請求し、その内容はここで参考文献とされている。
【０００３】
パワー電子応用ＭＯＳＦＥＴは高電圧および高電流を切換えるための特に選択される装置になっている。バイポーラ装置と比較するとき、これらは高速度の切換え時間と簡単なゲート駆動回路とを有する。特に、製造が容易でチャンネル長制御の自己整列を可能にするので、二重拡散ＭＯＳＦＥＴ構造は好まれている。このようなＭＯＳＦＥＴでは、軽くドープされたドリフト領域とトランジスタの本体中に電気的に構成されている導電チャンネルとを通って電流がトランジスタのドレインとソース間で流れる。
【０００４】
ドレインとソース間の電流の導電はチャンネルを形成するためにトランジスタ本体上の電界を作用させるゲートに与えられた電圧によって電気的に制御される。ゲート電圧の大きさはチャンネルの深さとその導電性を変化する。ゲート電圧の適用はしたがってオンとオフの状態間でトランジスタを切換えるのに使用される。オンの状態では、ソースからドレインへの抵抗はトランジスタのドリフト領域の抵抗を含んでいる。実際に、大部分のパワーＭＯＳＦＥＴでは、ＭＯＳＦＥＴは多数キャリアの装置であり、限定された過剰なキャリアだけがＭＯＳＦＥＴのオン状態での抵抗を変調するためにドリフト領域中に注入されるので、ドリフト領域の抵抗はオン状態の抵抗全体の支配的な成分である。勿論、高電流導電のためのこのドリフト領域の高い導電性（それ故低い抵抗）は非常に望ましい。抵抗に影響する効率的な変調機構がないために、ドリフト領域の導電性は主としてこの領域の背景ドーピング濃度に依存し、それに比例する。
【０００５】
ＭＯＳＦＥＴのオフ状態では、この接合を横切る電位差が接合の電子なだれまたはパンチスルー破壊電圧を超えないならば、本体領域とドリフト領域との接合は電流の電通を阻止する。ほとんど全ての電位降下はこの接合のドレイン側のドリフト領域にある。本体領域とソース領域を横切る電位降下が本体とソース領域のさらに高いドーピング濃度によるドリフト領域の電圧降下よりも非常に小さい。ドリフト領域の電界プロフィールは接合でその最大の振幅を有し、接合から離れて動くとき、線形に最終的にはゼロに減少する。接合から離れて動くとき電界がどの程度迅速に影響されるかはドリフト領域の背景ドーピング濃度により強く影響される。フィールド分布下の全体的な集積された領域は接合を横切る電圧に等しい。ドーピング濃度が高い程、フィールドの低下はさらに迅速になり、低いドーピング領域と比較して同量の与えられた電圧に対して高いピーク接合フィールドを発生する。
【０００６】
したがって、ドリフト領域の高いドーピングはオン状態の抵抗を低くするだけでなく、本体の領域のオフ状態の破壊電圧をドリフト領域接合へ減少する。通常の二重拡散シリコンＭＯＳＦＥＴでは、特定のオン状態抵抗Ｒon,spとオフ状態破壊電圧ＢＶdssとの間に妥協の限度があり、即ちＲon,spはＢＶdss2.5に比例し、例えば文献（C. Hu の“Optimum doping profile for miniumum ohmic resistance and high breakdown voltage ”、IEEE Transacions on Electron Devices、ED-26(3)巻、 243〜245 頁、1979年）に記載されている。このように、パワーＭＯＳＦＥＴの設計者は本体領域をドリフト領域の接合破壊電圧へ減少せずに低いドリフト領域の抵抗を得る方法を常に模索している。
【０００７】
最近、提案されたＭＯＳＦＥＴは設計でシリコンの妥協限界を克服するためｐ型とｎ型の層を交互に積層されており、例えば米国特許第5216275 号および5438215 号と、欧州特許第EP0053854 号明細書に記載されている。これらの開示された装置はオン状態の抵抗とオフ状態の破壊電圧間の関係が改良できるように装置の許容可能なドーピングを増加するために交互のｐ型とｎ型の層の電荷補償原理に全て依存している。
【０００８】
米国特許第5637898 号明細書に開示されている別の方法では、ドリフト領域のフィールド分布を変調するために線形の傾斜濃度分布のドーピングプロフィールを提案している。ドリフト領域の幅は線形プロフィールが溝を付けられた側壁から角度を付けて注入されることにより実現される。
【０００９】
しかしながら、これらの全ての提案されたＭＯＳＦＥＴは製造が困難であり、高価な多層エピタキシプロセスを含み、例えば文献（G. Deboy、 M. Marz、J.-P. Stengl、H. Strack 、J. Tihanyi、H. Weberの“A new generation of high voltage MOSFETs breaks the limit line of silicon ”、IEEE IEDM Technical Digest、 683−685 頁、1998年）に記載されている。
【００１０】
その後の開発は例えば種々の文献（T. Nitta、T. Minato 、M. Yano 、A. Uenisi 、M. Harada 、S. Hine の“Experimental Results and Simulation Analysis of 250V Super trench Power MOSFET (STM)”Proc.12th Int. Symp. Power Semiconductor Device and ICs 、77- 80頁、2000年）、（T. Minato 、T.Nitta 、A. Uenisi 、M. Yano 、M.Harada、S. Hine の“Which is cooler, trench or Multi-Epitaxy ?”、Proc.12th International Symposium on Power Semiconductor Device and ICs 、73−76頁、2000年）、（J. Glenn、J. Siekkinenの“A VDMOS vertical deep trench RESURF DMOS (VTR-DMOS) ”、Procedure. 12th International Symposium on Power Semiconductor Device and ICs 、 197−200 頁、2000年）等に詳細に記載されている。これらの新しいプロセスは最適のオン−抵抗とｐ／ｎ層の相互拡散を実現するのに必要とされる正確な電荷の平衡により与えられた狭いウィンドウにより限定され、例えば文献（P. M. Shenoy、A. Bhalla 、G. M. Dolny の“Analysis fo the effect of charge imbalance on the static and dynamic characteristics of the super junction MOSFET ”、Proc.11th International Symposium on Power Semiconductor Device and ICs 、99−102 頁、1999年）に記載されている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
したがって、オン状態の抵抗関係に対して改良された破壊電圧を有する改良されたパワーＭＯＳＦＥＴが必要とされている。
【課題を解決するための手段】
【００１２】
本発明はＭＯＳＦＥＴ破壊電圧を増加する新しい方法を提案し、これは既存のＭＯＳＦＥＴ設計よりも良好な制御を実現し行うのが容易である。本発明の１特徴によれば、ＭＯＳＦＥＴは好ましくは厚い金属酸化物の形態の誘電体を含んでおり、それはＭＯＳＦＥＴのドリフト領域に沿って延在している。ドリフト領域と本体領域との間の逆方向にバイアスされた半導体接合の破壊電圧を増加するため、その対向する面の間でこの誘電体を横切る電圧は電界をドリフト領域に与える。このことによって通常のＭＯＳＦＥＴと比較するとき所定の破壊電圧に対してドリフト区域の高いドーピングを可能にする。
【００１３】
本発明の第１の特徴によれば、電力用ＭＯＳＦＥＴはソース領域と、ドレイン領域と、ゲートと、本体領域、本体領域とドレイン領域との間に延在し少なくとも部分的にドレイン領域からソース領域へ誘導する電流をドリフト領域と、両側の側面を有する誘電体とを含んでいる。これらの両側の側面の一方はドリフト領域に沿って延在し、その反対側の側面は導電領域に接続され、それによってその両側面間の誘電体を横切る電圧は電界をドリフト領域に与えてその領域の自由キャリアを再分布させてドリフト領域と本体領域との間の逆方向にバイアスされた半導体接合部の破壊電圧を増加するようにドリフト領域での電界の分布に影響を与える。
【００１４】
本発明の別の特徴によれば、半導体ウェハに金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成する方法は、対向して垂直に延在する溝を半導体ウェハに形成し、各溝の内壁を規定された厚さの誘電性材料で被覆し、誘電性材料間の各溝の空間に導電性材料を充填し、対向し垂直の溝間に二重拡散ＭＯＳＦＥＴ構造を形成するステップを含んでおり、ＭＯＳＦＥＴ構造はその垂直の範囲の少なくとも一部分に沿って誘電材料に接触するドリフト領域を有するように形成される。
【００１５】
便宜的に、これは高価で複雑なプロセス技術を使用せずに、通常の限定により示されるよりもソース電圧ＢＶdssに対する低い特定のオン状態抵抗Ｒon,spを所定のドレインで可能にする。
【００１６】
正確な電荷補償は必要とされない。その代わりに酸化物の厚さは最適の性能を与えるように制御される。
【００１７】
本発明のその他の特徴は添付図面を伴った以下の本発明の特別な実施形態の説明を考慮して当業者に明白になるであろう。
【発明を実施するための最良の形態】
【００１８】
図面は単なる例示として本発明の実施形態を示している。
図１は通常のプレーナゲートのｎ型のチャンネルパワーＭＯＳＦＥＴ10を示している。ＭＯＳＦＥＴ10は多量にドープされたｎ+半導体基板12に形成される。ドリフト領域14を規定するさらに軽いドープをされたエピタキシャル層が基板12上で成長される。エピタキシャル層の上部にはｐ型の本体領域18が形成される。ｎ+のソース領域20が本体領域18内に形成される。ゲート16は領域14の上部に形成され、ｐ型本体領域18にオーバーラップする。ゲート16は酸化物層22によりドリフト領域14とｐ型本体領域18から絶縁される。ゲート16は好ましくは多量にドープされたポリシリコンから形成される。金属接触部24、26はソース領域20と基板12の電気的な相互接続のために形成され、これらがそれぞれソースおよびドレイン接触部として作用することを可能にする。
【００１９】
理解されるように、電流はソース領域とｎ型のドリフト領域14との間にｎ型のチャンネルが存在する場合にはドレインとソースの間を流れる。ゲート16に与えられた電圧はｐ型本体領域18のゲート酸化物層22の下に薄い反転移動電荷ゾーンを生成するフィールドを発生させ、ソース領域20からドリフト領域14へのｎ型のチャンネルの導電を規定する。ソース接触部24からドレイン接触部26までの抵抗は大部分がドリフト領域14の抵抗によるものである。ドリフト領域14の抵抗は利用可能な自由キャリアに反比例し、それ故ドリフト領域14のドープ剤の濃度Ｎdに反比例する。
【００２０】
ゲート16に電圧が存在しない場合、ＭＯＳＦＥＴ10はオフ状態であり、ｐ型本体領域18とｎ型のドリフト領域14との間のｐ−ｎ接合は逆方向にバイアスされる。破壊電圧の下では、この接合はドレインからソースへの電圧を保持し、小さい漏洩電流を除いて、ドレインからソースへの電流を阻止する。認識されるように、接合部の電界が規定された電子なだれ値Ｅ0を超えるならば、この接合部の破壊が生じる。シリコンでは室温でＥ0＝８×１０5Ｖ／ｃｍである。
【００２１】
説明したｐｎ接合では、破壊電圧Ｖbrは電界の電子なだれ値Ｅ0とｎ型のドーピングＮdに関して次式のように表される。
Ｖbr4/3＝（εsiＥ02）／（２ｑＮd）                    （１）
ここで、εsiはシリコン材料の誘電定数であり、ｑは電子の電子の電荷である。明らかに、導電度はドリフト領域14の背景ドーピングに比例し、本体領域からドリフト領域への接合の破壊電圧は同じドーピングレベルに反比例する。
【００２２】
図２Ａは、本発明の実施形態の例示であるＭＯＳＦＥＴ100 を示している。通常のＭＯＳＦＥＴ10（図１）と同様に、ＭＯＳＦＥＴ100 は多量にドープされたｎ+の半導体基板102 上に形成される。ドリフト領域104 を規定するさらに軽くドープされたエピタキシャル層は基板102 上に成長される。領域104 の上部には、ｐ型本体領域108 が形成され、ｎ+のソース領域110 は本体領域108 内に形成される。ゲート106 はソース領域110 に到達するようにｐ型本体領域を横切ってエピタキシャル層の上部に形成され、酸化物層112 によりそれから絶縁される。金属接触部114 と116 はそれぞれソースおよびドレインとして作用するようにソース領域110 と基板102 の電気的な接続のために形成される。
【００２３】
さらに、ＭＯＳＦＥＴ100 は側壁の厚い金属酸化物（ＭＴＯ）の誘電体コラム118 を含んでいる。各誘電体コラム118 はｎ型のドリフト領域104 の対向するエッジにおいて垂直に延在する。このように、ドリフト領域104 は幅２ｗを有するコラムに似ている。各誘電体コラム118 の１つのエッジはＭＯＳＦＥＴ100 のｎ型のドリフト領域104 に隣接している。各コラム118 の反対側のエッジは垂直に延在する導電領域120 により限定されている。好ましくは各導電領域120 はｐ+／ｎ+ポリシリコン半導体で形成されている。同様に、導電領域120 はソース金属接触部114 に電気的に接続される。
【００２４】
図２Ｂはオフ状態のＭＯＳＦＥＴ100 とＭＯＳＦＥＴ10における本体領域からドリフト領域の接合までの距離の関数として電界の分布を示している。機能的に、そのオフ状態のＭＯＳＦＥＴ100 では、各コラム118 を横切る電圧は各コラム118 のエッジに電荷を堆積させる。それによりこの電荷は側面のドリフト領域104 のｎ型のコラムの自由キャリアを消耗する電界をドリフト領域104 に与える。即ち自由キャリアはドリフト領域104 内で再分布される。これは図２Ｂに示されているような形状を有するようにドリフト領域104 内のオリジナルの垂直なフィールド分布を変更する。即ち、垂直のフィールドの大きさはもはやＭＯＳＦＥＴ10のような線形の三角形形状の分布ではない。示されているように、接合を横切る電圧はフィールド分布の積分（integral）に等しい。このように同一の電圧では、ＭＯＳＦＥＴ100 の接合を横切るフィールドのピークの大きさはＭＯＳＦＥＴ10の接合を横切るフィールドのピークの大きさよりも小さい。
【００２５】
好ましくは、側壁の酸化物は最高の破壊品質を得るように熱的に成長されるか、または任意の他の誘電体材料が酸化物を置換するように選択されるならば、熱酸化物の強度以上の破壊フィールド強度を有する。誘電体の厚さは以下説明するように適切に制御される必要がある。
【００２６】
量的に、コラム118 を横切る電圧降下（即ち側面の電圧降下）は以下のように近似されることができる。
【数３】
2004528732.tif 000003
【００２７】
ここでＱはコラム118 の表面の電荷であり、ｔoxは酸化物の厚さであり、εoxは酸化物の誘電体の誘電定数であり、Ａは側壁面積であり、ｑは電子の電荷である。コラム118 の表面のＱは代わりにｎ型のドリフト領域104 からの自由キャリアを消耗する。
【００２８】
理想的には、本体の破壊電圧に最適な効果を有するように、コラム118 の表面の電荷は丁度破壊前にｎ型のドリフト領域全体を消耗し、式（１）と（２）を解き、次式が得られる。
【数４】
2004528732.tif 000004
【００２９】
式（３）は好ましい破壊電圧で機能するための、ドリフト領域104 のドーピング濃度と、コラム118 の側壁酸化物の厚さと、好ましい破壊電圧で機能するためのドリフト領域104 の半分の幅（ｗ）との数学的関係を規定している。
【００３０】
ＭＯＳＦＥＴ100 は３つの設計パラメータＮd、ｔox、ｗの任意の組合わせが式（３）を満たす限り、特定のＮdの所望の最適な破壊電圧を有する。
【００３１】
ドレインとソースとの間のオン状態の比抵抗Ｒon,spは（ｗ＋ｗMTO）／（Ｎd×ｗ）に比例するように計算され、ここでトレンチのコラムの半分の幅ｗMTOは側壁の酸化物の厚さと電極の半分の幅ｗelecの和であり、即ちｗMTO＝ｔox＋ｗelecである。ｗMTOとｗの最適な比率４：３が最小のＲon,spに対して存在することが示されている。下部の酸化物ｄoxの厚さは同一であるか好ましくはｔoxよりも大きいように選択されることができる。
【００３２】
側面の消耗によるこの付加的なフィールド調整のために、ドリフト領域104 のドーピングはＭＯＳＦＥＴ10のような通常のＭＯＳＦＥＴで許容可能であるよりも非常に高い値に上げることが可能であり、したがってシリコンＭＯＳＦＥＴ100 に対するオン比抵抗と破壊電圧の関係曲線を改良する。例えば、前述の米国特許第5216275 号および第5438215 号明細書に提案されているように破壊電圧を増加する既知の方法と対照的に、ＭＯＳＦＥＴ100 においては正確なドーピングの一致は必要とされない。その代わりに、（図２Ａに示されているように）特定のドリフト領域幅２ｗとドーピングＮdに対しては、主に、各コラム118 の側壁の厚さｔoxはオフ状態中に全体的にｎ型のドリフト領域104 のコラムを消耗するために最適のフィールド効果を与えるように制御される必要がある。
【００３３】
便宜的に、酸化物の厚さの制御技術はよく知られているので、ＭＯＳＦＥＴ100 は正確なドーピング制御と多数のエピタキシャル成長の困難な作業を必要とする既知の電荷補償構造よりも容易に正確に製造されることができる。
【００３４】
認識されるように、本発明の例示的なＭＯＳＦＥＴは（図２Ａに示されているＭＯＳＦＥＴ100 のような）プレーナゲートＭＯＳＦＥＴまたは（図３に示されているＭＯＳＦＥＴ140 のような）トレンチゲートＭＯＳＦＥＴのいずれでもよい。ＭＯＳＦＥＴ140 の素子はＭＯＳＦＥＴ100 （図２）の素子に類似しており、それ故図３の二重プライム符号（''）を有する数字によりラベルを付されている。
【００３５】
図４に示されているように、適切なＳｉ（100 ）のｎ−エピ（エピタキシャル層）の厚さとドーピング濃度Ｎdを有するエピウェハ150 がスターティングウェハとして使用される。例えば酸化物152 および窒化物154 の適切なマスキング材料が最初に位置される。
【００３６】
その後、適切な寸法のコラム118 （図２Ａ）を収容するための垂直に延在する溝160 が図５のＡに示されているように、ウェハ150 にエッチングされる。好ましくは、溝160 は側面でミラー処理される。溝160 間の領域はドリフト領域104 を規定する。スターティングウェハが例えば幾らかのスマートパワーＩＣにより必要とされるように異なる背景ドーピングを有するように制限されるならば、随意的に傾斜を付けられた注入が図５のＢで示されているように必要なときにｎ型のドリフト領域のコラムの背景ドーピングを調節するように行われてもよい。
【００３７】
次に、図６のＡで示されているように、コラム118 の必要な厚さｔoxを与える適切なウェット酸化ステップが行われ、全てのマスキング材料がその後剥がされる。これは指示された酸化物等の厚い誘電体により溝160 の内部の側壁とフロアをカバーする。代わりに、直接ウェット酸化が必要な誘電体の厚さを得ることができないならば、多数の薄い溝162 とその次のシリコンコラムの消費が図６のＢで示されているようにさらに厚い側壁の厚さを得るために使用される。
【００３８】
高い濃度にドープされたｎ+またはｐ+ポリシリコンの付着（例えばＰＯＣｌ3ドーピング）は図７に示されているように、溝160 の残りの部分の充填に使用される。このポリシリコンは接触領域120 をコラム118 のソース金属へ与える。ポリシリコンエッチバックステップは上部表面上の任意の余分なポリシリコンを除去するために行われる。その後、通常のパワーＭＯＳＦＥＴが通常のプロセスステップを使用して溝の間で形成され、図２Ａ（プレーナゲート）または図３（トレンチゲート）に示されているように最終的なＭＯＳＦＥＴ装置構造を与える。
【００３９】
便宜的に、各溝160 はそれぞれウェハ150 に形成される２つの隣接するトランジスタの一方の部分を形成する２つのコラム118 を収容する。
【００４０】
随意的に、より大きいＮdに対してｎ型のドリフト領域104 のコラム幅を減少するために、通常ｎ+ソース領域の隣に側面に位置する本体コンタクトのｐ+領域は垂直に（即ち上方向であるがｎ+ソース領域の隣に）移動されることができる。結果的なセグメント化されたソースはさらに小さい幅を有する。このセグメント化されたソース設計のレイアウト図は図８のＡ−Ｄに示されている。プレーナおよびトレンチゲート構造の両者はドリフト領域104 の幅を減少するためにこのセグメント化されたソース設計を使用できることに注意する。
【００４１】
ＭＯＳＦＥＴ100 および140 （図２Ａと図３）の動作原理は前述したように、シミュレーションおよび実験の両者により証明されている。示したように、ＭＯＳＦＥＴ100 および140 は３つの設計パラメータＮd、ｔox、ｗの任意の組合わせが式（３）を満たす限り、所定のドリフト領域のドーピングに対して改良された破壊電圧を有する。数値解析は最低のＲon,spに対して、コラム118 の半分の誘電体溝のコラムの幅とｗの最適比約４：３が存在することを確証している。
【００４２】
前述の条件にしたがうことにより、数値のシミュレーションが行われ、図９に示されているシミュレーション結果は、例示的なＭＯＳＦＥＴ100 、140 が通常のケースと比較して、オン抵抗比Ｒon,spと破壊電圧ＢＶdssの妥協曲線を改良していることを示している。実際に、ＭＯＳＦＥＴ100 、140 の妥協曲線は理想的なシリコン限界の依存性と類似の依存性を有するが、小さい係数を有し、低いオン状態抵抗を生じる。これは米国特許第5216275 号および第5438215 号明細書に記載されている電荷補償構造と対照的であり、そこではＲon,spはｗ、即ちｐおよびｎ型のコラムの半分の幅に依存する係数を有したＢＶdssの異なる依存性で変化する。したがって現在、技術の制約と相互拡散問題により、既知の電荷補償構造のドリフト領域の幅は特に厚いエピ（例えば６００Ｖで５０μｍ）が必要とされる高い破壊電圧では任意選択的に小さくスケールされることができない。したがって、現在ではｗの実際の値は約１０μｍであり、この値ではＭＯＳＦＥＴ100 （またはＭＯＳＦＥＴ140 ）は約５００Ｖの装置の定格の電荷補償（スーパー接合）構造に匹敵するオフ状態の性能を有する。さらに良好な性能が４００Ｖよりも低い電圧定格で得られることができる。スーパー接合構造は２８０Ｖよりも低い電圧定格に制限される通常のシリコンよりも悪い実行であることに注意すべきである。
【００４３】
前述したように、コラム118 の側壁の酸化物の厚さｔoxはＭＯＳＦＥＴ100 と140 の性能に影響する。１μｍの公称値におけるＢＶdssに対するｔoxの感度の解析が行われ、その結果は図１０に示されている。示されているように２００Ｖを超えるＢＶdssはｄox＞ｔoxの設計では±１０％を超えるｔoxの許容度で実現可能であった。少しだけ劣化した破壊性能を生じるプロセスの簡素化は丁度単一のウェット酸化ステップで実現されることのできるｄox＝ｔox設計の採択により行われることができることに注意すべきである。
【００４４】
ＭＯＳＦＥＴ100 、140 等のオフ状態のＭＯＳＦＥＴは基本的にｐ−ｉ−ｎ構造であるので、ｔox＝ｄox＝１μｍでｗ＝２μｍを有するｐ−ｉ−ｎ構造は実験的にＭＯＳＦＥＴ100 、140 を証明するように製造されている。ｐ−ｉ−ｎ構造は同一のウェハに酸化物のない通常のｐ−ｉ−ｎ構造と共に、前述したようなプロセスフローにしたがうことによりＮd＝７×１０15ｃｍ-3のｎ−エピのスターティングウェハ上に製造された。両者の装置は同一の領域を有する。幅４μｍおよび深さ１５μｍの溝が最初にウェハにエッチングされた。これに続く１μｍのウェット酸化ステップによりｄox＝ｔox＝１μｍの設計が与えられた。次に、ＰＯＣｌ3ドーピングによるポリシリコンの付着が使用され溝が充填された。ポリエッチバックステップ後、通常のｐ−ｉ−ｎダイオードプロセスステップが通常通り進行し、図１１の走査型電子顕微鏡画像で示されているような最終的な装置構造を与える。注目すべきことは、通常のケースと比較してプロセス全体を完成するのにただ１つの付加的なマスクしか必要とされないことである。
【００４５】
図１２は、両者の（図１１の誘電体酸化物コラムを有するｐ−ｉ−ｎにより等しくされている）ＭＯＳＦＥＴ100 、140 と通常の装置の測定されたオフ状態結果の比較を示している。シミュレートされているようにＭＯＳＦＥＴ100 、140 で１７０Ｖの測定された破壊電圧は６７Ｖの通常の装置の破壊電圧の２倍を超えていることが明白である。実際に、１７０Ｖを実現するためには、２×１０15ｃｍ-3のドーピングが通常のＭＯＳＦＥＴに必要とされ、一方、７×１０15ｃｍ-3のドーピングがＭＯＳＦＥＴ100 、140 で十分可能である。したがって約１／２のＲon,spの減少は、側壁酸化物による導電領域の減少を考慮した後、類似の電圧定格を有するＭＯＳＦＥＴ100 で予測される。さらに図１１の誘電体コラムにより占有される領域が酸化物の厚さを減少せずに最高のアスペクト比の溝技術の使用によって減少されることができるならば、Ｒon,spの改良が期待される。
【００４６】
図１３は本発明の更に別の実施形態の例示である別のＭＯＳＦＥＴ200 を示している。示されているように、ＭＯＳＦＥＴ200 はトレンチゲートＭＯＳＦＥＴである。ＭＯＳＦＥＴ100 および140 のコンポーネントに類似するコンポーネントはそれ故、ＭＯＳＦＥＴ100 、140 の説明に使用した符号と同一であるが、１つのプライム（' ）符号を有し、再び詳しく説明しない。しかしながらＭＯＳＦＥＴ200 では、ソース接触部114'はコラム118'または導電領域120'に電気的に接続されない。代わりに、導電領域120'はその上部に形成されたそれ自身の接触部122 に電気的に接続されている。コラム118'に相互接続する接触部はない。結果として、コラム118'を横切る電圧降下は接触部122 へ制御電圧を提供することにより独立して制御される。コラム118'を横切る電圧の制御はコラム118'とドリフト領域104'との間のインターフェースにおける電荷と横方向フィールドを制御する。遮断電圧は電圧が接触部122 へ適切な制御電圧を与えることにより製造後のプロセス変化のために仕様に達しないならば微調整される。
【００４７】
図１４はＮd＝３×１０15ｃｍ-3で、ｔｏｘ＝１．５μｍ、ｗ＝１．５μｍを有する１例の装置において、与えられた同調電圧の関数として数値のシミュレーションにより決定された例示的なＭＯＳＦＥＴ200 の予測された破壊電圧を示している。
【００４８】
同時に、オン状態のＭＯＳＦＥＴ200 の性能はＭＯＳＦＥＴ140 の性能よりも良好である。特にオン状態では、垂直の累積層が導電領域120'からの正のバイアスにより生成される横方向の電界によりコラム118'とＮ型のドリフト領域との間のインターフェースに形成される。この累算層はドリフト領域104'中の電流の付加的な通路を与え、オン抵抗の減少を生じる。
【００４９】
図１５は、数値のシミュレーションにより予測されるような接触部122 の異なる制御バイアス電圧下の異なるＮｄドーピング値におけるＢＶdssと例えばＭＯＳＦＥＴ200 のようなＭＯＳＦＥＴのオン比抵抗（Ｒon,sp）との関係を示している。示されているように、制御バイアス電圧が１０Ｖのインクリメントで各例のＭＯＳＦＥＴにおいて０Ｖから増加されるとき、破壊電圧とオン状態の抵抗は変化する。ＢＶdssは約４８Ｖだけ増加されることができ、Ｒon,spは約１．５ｍΩ−ｃｍ2だけ減少されることができる。示されているように、Ｎd＝６×１０15ｃｍ-3における２０Ｖサイドのポリバイアス下で得られる最小値のＲon,spは理想的なシリコン限界および非常に高いＢＶdssのスーパー接合装置よりも非常に低い。また、図２Ａと図３のオリジナルＭＯＳＦＥＴ100 、140 と比較した理想的なシリコン限界からさらに離れる。
【００５０】
同様に、動作の飽和領域では、ＭＯＳＦＥＴ200 のようなＭＯＳＦＥＴの小信号のトランスコンダクタンス利得はチャンネルおよびゲート構造とバイアスによって決定される。ＭＯＳＦＥＴ200 が正の制御バイアス下にあるとき、外部バイアスにより発生される横方向電界はチャンネル上で作用し、電子をコラム118'方向へ引張る。結果として、反転層の深さは増加され、チャンネル抵抗を減少し、チャンネル内のゲート酸化物に垂直の電界は減少され、強化したチャンネルの移動度を与える。これによってＧm曲線は高く広くなる。
【００５１】
式ＦT＝Ｇm／（２πＣiss）によれば、Ｃissはゲートソースとゲートドレインミラーキャパシタンスの和であり、Ｃissに明確な変化が存在しないならば、帯域幅ＦTはＧmの増加に対応して増加する。シミュレーション結果はＦTの改良がＧmの改良と同一の傾向を有することを示している。
【００５２】
図１６と１７はＮd＝７×１０15ｃｍ-3を有するＭＯＳＦＥＴ100 、140 と、種々の制御電圧、即ち所定のＶds＝３０ＶでＮd＝５×１０15ｃｍ-3と１ＭＨｚの小信号ソース周波数を有するＭＯＳＦＥＴ200 におけるＧm対Ｖ（ゲート）曲線とＦT対Ｖ（ゲート）曲線を示している。示されているように、両方のファミリーの曲線はさらに高い制御バイアス下でゲート電圧のさらに大きい動作範囲を示している。
【００５３】
勿論、前述の実施形態は単なる例示であることを意図し、発明を限定するものではない。本発明を実行する記載された実施形態は多くの形態の変更、部分的構造、および性能の詳細および順序の変形を可能にする。
【００５４】
本発明は例えば前述したようにまたは類似して両者の垂直に構成されたＭＯＳＦＥＴ構造と、ドレインとソース層が両者ともウェハ表面の上部に位置されている横方向構造で使用されることができる。横方向構造の応用では、誘電体コラムは側面のドリフト領域に沿うように横方向に位置されてもよい。誘電体の方向にかかわりなく、側壁フィールドの行使と、ドリフト領域の破壊フィールドの調節の機能原理は同じである。
【００５５】
提案された本発明はシリコン以外の材料から作られるパワーＭＯＳＦＥＴにも適用されることができる。これはまたｐ型チャンネルＭＯＳＦＥＴで使用されてもよい。
【００５６】
本発明は、全てのこのような変形を特許請求の範囲により規定されている技術的範囲内に含むことを意図している。
【図面の簡単な説明】
【００５７】
【図１】通常のプレーナゲートＭＯＳＦＥＴの概略図。
【図２Ａ】本発明の１実施形態の例示であるプレーナゲートＭＯＳＦＥＴの概略図。
【図２Ｂ】図１および図２ＡのＭＯＳＦＥＴの電界分布図。
【図３】本発明の１実施形態の例示であるトレンチゲートＭＯＳＦＥＴを概略図。
【図４】半導体ウェハにおける本発明の１実施形態の例示であるＭＯＳＦＥＴを形成するプロセスの例示的な段階を示した図。
【図５】半導体ウェハにおける本発明の１実施形態の例示であるＭＯＳＦＥＴを形成するプロセスの例示的な段階を示した図。
【図６】半導体ウェハにおける本発明の１実施形態の例示であるＭＯＳＦＥＴを形成するプロセスの例示的な段階を示した図。
【図７】半導体ウェハにおける本発明の１実施形態の例示であるＭＯＳＦＥＴを形成するプロセスの例示的な段階を示した図。
【図８】半導体ウェハにおける本発明の１実施形態の例示であるＭＯＳＦＥＴを形成するプロセスの例示的な段階を示した図。
【図９】図２ＡのＭＯＳＦＥＴの破壊電圧の関数として特定のオン状態抵抗の関係を示した図。
【図１０】図２ＡのＭＯＳＦＥＴの破壊電圧と誘電体コラム幅の関係を示した図。
【図１１】図２Ａおよび図３のＭＯＳＦＥＴの性能に近付けるために使用されるｐ−ｉ−ｎ構造の断面を示した図。
【図１２】通常のＭＯＳＦＥＴと図２ＡのＭＯＳＦＥＴの等価ｐ−ｉ−ｎ構造の測定された逆方向のバイアス電流のグラフ。
【図１３】本発明の別の実施形態の例示のさらに別のトレンチゲートＭＯＳＦＥＴの概略図。
【図１４】図１３のＭＯＳＦＥＴの破壊電圧と制御電圧の関係を示したグラフ。
【図１５】図１３のＭＯＳＦＥＴの破壊電圧に対する特定のオン状態の抵抗を示したグラフ。
【図１６】図２Ａおよび図１３のＭＯＳＦＥＴの小信号のトランスコンダクタンス利得とゲート電圧との関係を示したグラフ。
【図１７】図２および図１３のＭＯＳＦＥＴの小信号のトランスコンダクタンス帯域幅とゲート電圧との関係を示したグラフ。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際公開パンフレット】
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【国際調査報告】
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