(57)【要約】本発明は、回路内部での非同期データ転送を制御するためのシステムを提供する。このシステムは、回路の第１のステージがデータを含むかどうか特定する第１のコンダクタ上の第１の電圧レベルをモニタリングすることによって動作する。また本システムは回路の第２のステージがデータを含むかどうか特定する第２のコンダクタ上の第２の電圧レベルをモニタリングする。第１の電圧レベルは、第１のステージが第２のステージに転送されるべきデータを含むことを示し、第２の電圧レベルは、第２のステージがデータを含まないことを示すことを検出する場合、それにより、第１のステージからデータを受信することが利用可能になり、システムは、第１のデータから第２のステージにデータを転送する。【選択図】図８
2004503165.tif 000002
【特許請求の範囲】
【請求項１】
再利用されたエネルギーを用いて論理回路を動作させる方法であって、
初期化信号がアクティブである間、該論理回路におけるノード上のエネルギーを蓄積し、該アクティブ初期化信号に応答して、エネルギー蓄積デバイスを放電する工程と、
該初期化信号が非アクティブである間、クロック信号の第１の位相の間に該蓄積されたエネルギーを用いて該論理回路を動作させ、少なくとも１つの論理入力に基づいて論理出力を決定する工程と、
該エネルギー蓄積デバイスにおける該論理回路の動作の間、該蓄積されたエネルギーを捕獲する工程と、
該クロック信号の第２の位相の間、該エネルギー蓄積デバイスから該論理回路ノードに該捕獲されたエネルギーを戻す工程と
を含む、再利用されたエネルギーを用いて論理回路を動作させる方法。
【請求項２】
前記初期化信号が非アクティブである間、前記クロック信号の第２の位相の間に該エネルギー蓄積ノードにおける電圧と所定の電圧レベルとを比較する工程と、
該エネルギー蓄積ノードにおける電圧が該所定の電圧レベルよりも低い場合、該電圧が該所定の電圧レベルよりも高くなるまで、該クロック信号の第２の位相の間に該エネルギー蓄積ノードを充電する工程と
をさらに含む、請求項１に記載の再利用されたエネルギーを用いて論理回路を動作させる方法。
【請求項３】
再利用されたエネルギーを用いて動作する論理回路であって、
エネルギー蓄積ノードと、第１の位相および第２の位相を含むサイクルを有する入力クロックと、出力および少なくとも１つの論理入力とを有する論理回路であって、該論理回路は、前記クロックの第１の位相の間に動作し、該エネルギー蓄積ノードからのエネルギーを用いて、該少なくとも１つの論理入力に基づいて該論理出力を決定する、論理回路と、
該第１の位相の間に該論理回路によって使用されたエネルギーを捕獲し、該第２の位相の間に該捕獲されたエネルギーを該エネルギー蓄積ノードに供給するように該論理回路に接続されたエネルギー蓄積デバイスと、
該エネルギー蓄積ノード、該エネルギー蓄積デバイス、および該リセット線に接続された初期化回路であって、該初期化回路は、該論理回路の該エネルギー蓄積ノード上にエネルギーを最初に蓄積し、該リセット線上のアクティブリセット信号に応答して該エネルギー蓄積デバイスを放電するように構成された、初期化回路と
を含む、再利用されたエネルギーを用いて動作する論理回路。
【請求項４】
前記第２の位相の間に前記蓄積ノードに供給され捕獲されたエネルギーがいつ所定の限界よりも低くなるかを決定し、そして該捕獲されたエネルギーが該限界よりも低くなる場合、前記クロック信号の第２の位相の間に該エネルギー蓄積ノードに新しいエネルギーを供給するように、該エネルギー蓄積ノードに接続される適応回路をさらに含む、請求項３に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項５】
前記エネルギー蓄積デバイスはインダクタである、請求項３に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項６】
前記論理回路および前記インダクタは、共振回路を形成する、請求項５に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項７】
前記共振回路は、前記クロック入力のサイクル時間に等しい共振周期または該クロック入力のサイクル時間にほぼ等しい共振周期で動作する、請求項６に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項８】
前記論理回路は、
前記エネルギー蓄積ノードと前記エネルギー蓄積デバイスとの間に接続されたゲート論理パスであって、該ゲート論理パスは、前記クロック入力の第１の位相の間に前記少なくとも１つの論理入力に基づいて該論理出力を決定するように構成される、ゲート論理パスと、
該エネルギー蓄積デバイスと該エネルギー蓄積ノードとの間に接続された第１のプリチャージパスであって、該エネルギー蓄積ノードに戻るように前記捕獲されたエネルギーのためのパスを提供する、第１のプリチャージパスと、
補助エネルギー蓄積デバイスノードを形成するように該ゲート論理パスを反転する論理インバータと、
該エネルギー蓄積デバイスと該補助エネルギー蓄積ノードとの間に接続された第２のプリチャージパスであって、該補助エネルギー蓄積ノードに戻るように該捕獲されたエネルギーのためのパスを提供する、第２のプリチャージパスと
を含む、請求項３に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項９】
前記第１および第２のプリチャージパスは半導体ダイオードを含む、請求項８に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項１０】
前記論理インバータは、前記論理パス出力にゲート接続されるゲートを有するｎＭＯＳトランジスタであり、該ｎＭＯＳトランジスタのチャンネルは、前記補助エネルギー蓄積ノードと前記エネルギー蓄積デバイスとの間に接続される、請求項８に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項１１】
前記ゲート論理パスは、
論理パスと、
該クロックおよびチャンネルを該論理パスに直列に接続するゲートを有するＭＯＳクロックトランジスタであって、該論理パスは、該クロックトランジスタが導通する場合、前記エネルギー蓄積ノードと前記エネルギー蓄積デバイスとの間に電流を導通することを可能にする、ＭＯＳクロックトランジスタと
を含む、請求項８に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項１２】
前記論理パスは、ＮＡＮＤゲートを実現する直列の１対のトランジスタを含む、請求項１１に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項１３】
前記論理パスは、ＮＯＲゲートを実現する並列の１対のトランジスタを含む、請求項１１に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項１４】
前記初期化回路は、
リセット線に接続されたゲートおよび前記エネルギー蓄積デバイスを横切って接続されるチャンネルを有するＭＯＳ放電トランジスタと、
該リセット線に接続されたインバータゲートであって、該インバータゲートは、出力線上のリセット信号の補数を生成する、インバータゲートと、
インバータ出力線に接続されたゲートと、主電源ノードと前記エネルギー蓄積ノードとの間に接続されたチャンネルとを有する第１のＭＯＳプリチャージトランジスタと、
該インバータ出力線に接続されたゲートと、該主電源ノードと前記補助エネルギーノードとの間に接続されたチャンネルとを有する第２のＭＯＳプリチャージトランジスタとを含み、
該リセット信号がアクティブである場合、該放電トランジスタは該エネルギー蓄積デバイスを放電するように導通し、該第１のプリチャージトランジスタは、該主電源ノードの電圧にほぼ等しい電圧に該エネルギー蓄積ノードをプリチャージするように導通し、該第２のプリチャージトランジスタは、該主電源ノードの電圧にほぼ等しい電圧に該補助エネルギー蓄積ノードをプリチャージするように導通する、請求項３に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項１５】
再利用されたエネルギーを用いて動作するパイプライン論理回路であって、
複数の論理回路ブロックであって、各論理回路ブロックは、論理入力、論理出力、クロック入力、およびエネルギー蓄積ノードを有し、該論理回路ブロックの第１の論理入力は論理入力線に接続され、該論理回路ブロックの最後の論理出力は論理出力線に接続され、該第１の論理回路ブロックと最後の論理回路ブロックとの間の各論理回路ブロックの該論理入力および該論理出力は、それぞれ前に隣接するブロックの論理出力および次に隣接するブロックの論理出力に接続され、各論理回路はクロック線およびエネルギー蓄積ノードに接続される、複数の回路ブロックと、
複数の初期化回路ブロックおよび適応制御回路ブロックであって、それぞれが該論理回路ブロックの１つの出力に接続される、複数の初期化回路ブロックおよび適応制御回路ブロックと、
第１の複数の遅延回路であって、それぞれが隣接する論理回路ブロックのクロック線の間に接続されて、該第１の論理ブロックから該最後の論理ブロックまで連続的に遅延させる、第１の複数の遅延回路と、
第２の複数の遅延回路であって、それぞれを隣接する論理回路ブロックの該エネルギー蓄積ノード間に接続させて、該第１の論理ブロックから該最後の論理ブロックまで該エネルギーの蓄積を連続的に遅延させ、該第２の複数の遅延回路は該第１の複数の遅延回路とほぼ同じ遅延を有する、第２の複数の遅延回路とを含み、
各ブロックにおいて、該クロック線上のクロック信号の第１の位相の間に該複数の論理ブロックのそれぞれは、該ブロックの論理入力に基づいて、該ブロックの出力に関する論理機能の結果を生成し、該ブロックのエネルギー蓄積ノード上における第１の位相の間、用いられたエネルギーを蓄積し、各ブロックにおけるクロック信号の第２の位相の間、該ブロックの該エネルギー蓄積ノード上のエネルギーは、該論理ブロックに戻される、再利用されたエネルギーを用いて動作するパイプライン論理回路。
【請求項１６】
再利用されたエネルギーを用いて動作する論理回路を動作させる方法であって、
初期化信号がアクティブである間、該論理回路におけるノード上のエネルギーを蓄積し、該アクティブ初期化信号に応答して、エネルギー蓄積デバイスを放電する工程と、
該初期化信号が非アクティブである間、クロック信号の第１の位相の間に該蓄積されたエネルギーを用いて該論理回路を動作させる工程であって、該論理回路は、少なくとも１つの論理入力に基づいて論理出力を決定する、論理回路を動作させる工程と、
該エネルギー蓄積デバイスにおける該論理回路の動作の間、該蓄積されたエネルギーを捕獲する工程と、
該クロック信号の第２の位相の間、該エネルギー蓄積デバイスから該論理回路ノードに該捕獲されたエネルギーを戻す工程と、
該初期化信号が非アクティブである間、該クロック信号の第２の位相の間に該エネルギー蓄積ノードにおける電圧と所定の電圧レベルとを比較する工程をさらに含む工程と
を含み、
該エネルギー蓄積ノードにおける電圧が該所定の電圧レベルよりも低い場合、該電圧が該所定の電圧レベルよりも高くなるまで、該クロックの第２の位相の間に該エネルギー蓄積ノードを充電する、再利用されたエネルギーを用いて動作する論理回路を動作させる方法。
【請求項１７】
再利用されたエネルギーを用いて動作する論理回路であって、
エネルギー蓄積ノードと、第１の位相および第２の位相を含むサイクルを有する入力クロックと、出力および少なくとも１つの論理入力とを有する論理回路であって、該論理回路は、前記クロックの第１の位相の間に動作し、該エネルギー蓄積ノードからのエネルギーを用いて該少なくとも１つの論理入力に基づいて該論理出力を決定する、論理回路と、
該第１の位相の間に該論理回路によって使用されたエネルギーを捕獲し、該第２の位相の間に該捕獲されたエネルギーを該エネルギー蓄積ノードに供給するように該論理回路に接続されたエネルギー蓄積デバイスと、
該エネルギー蓄積ノード、該エネルギー蓄積デバイス、および該リセット線に接続された初期化回路であって、該初期化回路は、該論理回路の該エネルギー蓄積ノード上にエネルギーを最初に蓄積し、該リセット線上のアクティブリセット信号に応答して該エネルギー蓄積デバイスを放電するように構成された、初期化回路と、
いつ前記第２の位相の間に前記蓄積ノードに供給され捕獲されたエネルギーが所定の限界よりも低くなるかを決定し、そして該捕獲されたエネルギーが該限界よりも低くなる場合、前記クロック信号の第２の位相の間に該エネルギー蓄積ノードに新しいエネルギーを供給するように、該エネルギー蓄積ノードに接続される適応回路と
を含む、再利用されたエネルギーを用いて動作する論理回路。
【請求項１８】
前記エネルギー蓄積デバイスはインダクタである、請求項１７に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項１９】
前記論理回路および前記インダクタは、共振回路を形成する、請求項１８に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項２０】
前記共振回路は、前記クロック入力のサイクル時間に等しい共振周期または該クロック入力のサイクル時間にほぼ等しい共振周期で動作する、請求項１９に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項２１】
エネルギー蓄積ノードと、第１の位相および第２の位相を含むサイクルを有する入力クロックと、出力および少なくとも１つの論理入力とを有する論理回路であって、該論理回路は、前記クロックの第１の位相の間に動作し、該エネルギー蓄積ノードからのエネルギーを用いて、該少なくとも１つの論理入力に基づいて該論理出力を決定する、論理回路と、
該第１の位相の間に該論理回路によって使用されたエネルギーを捕獲し、該第２の位相の間に該捕獲されたエネルギーを該エネルギー蓄積ノードに供給するように該論理回路に接続されたエネルギー蓄積デバイスと、
該エネルギー蓄積ノード、該エネルギー蓄積デバイス、および該リセット線に接続された初期化回路であって、該初期化回路は、該論理回路の該エネルギー蓄積ノード上にエネルギーを最初に蓄積し、該リセット線上のアクティブリセット信号に応答して該エネルギー蓄積デバイスを放電するように構成された初期化回路とを含み、
該論理回路は、
前記エネルギー蓄積ノードと前記エネルギー蓄積デバイスとの間に接続されたゲート論理パスであって、該ゲート論理パスは、前記クロック入力の第１の位相の間に前記少なくとも１つの論理入力に基づいて前記論理出力を決定するように構成される、ゲート論理パスと、
該エネルギー蓄積デバイスと該エネルギー蓄積ノードとの間に接続された第１のプリチャージパスであって、該エネルギー蓄積ノードに戻るように前記捕獲されたエネルギーのためのパスを提供する、第１のプリチャージパスと、
補助エネルギー蓄積デバイスノードを形成するように該ゲート論理パスを反転する論理インバータと、
該エネルギー蓄積デバイスと該補助エネルギー蓄積ノードとの間に接続された第２のプリチャージパスであって、該補助エネルギー蓄積ノードに戻るように捕獲されたエネルギーのためのパスを提供する、第２のプリチャージパスとを含み、
該第１のおよび第２のプリチャージパスは、半導体ダイオードを含む、再利用されたエネルギーを用いて動作する論理回路。
【請求項２２】
前記ゲート論理パスは、
論理パスと、
該クロックおよびチャンネルを該論理パスに直列に接続するゲートを有し、該論理パスは、該クロックトランジスタが導通する場合、前記エネルギー蓄積ノードと前記蓄積デバイスとの間に電流を導通することを可能にする、ＭＯＳクロックトランジスタと
を含む、請求項２１に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項２３】
前記論理パスは、ＮＡＮＤゲートを実現する直列の１対のトランジスタを含む、請求項２２に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項２４】
前記論理パスは、ＮＯＲゲートを実現する並列の１対のトランジスタを含む、請求項２２に記載の再利用されたエネルギーを用いて動作する論理回路。
【請求項２５】
エネルギー蓄積ノードと、第１の位相および第２の位相を含むサイクルを有する入力クロックと、出力および少なくとも１つの論理入力とを有する論理回路であって、該論理回路は、前記クロックの第１の位相の間に動作し、該エネルギー蓄積ノードからのエネルギーを用いて該少なくとも１つの論理入力に基づいて該論理出力を決定する、論理回路と、
該第１の位相の間に該論理回路によって使用されたエネルギーを捕獲し、該第２の位相の間に該捕獲されたエネルギーを該エネルギー蓄積ノードに供給するように該論理回路に接続されたエネルギー蓄積デバイスと、
該エネルギー蓄積ノード、該エネルギー蓄積デバイス、および該リセット線に接続された初期化回路であって、該初期化回路は、該論理回路の該エネルギー蓄積ノード上にエネルギーを最初に蓄積し、該リセット線上のアクティブリセット信号に応答して該エネルギー蓄積デバイスを放電するように構成された初期化回路とを含み、
該論理回路は、
前記エネルギー蓄積ノードと前記エネルギー蓄積デバイスとの間に接続されたゲート論理パスであって、該ゲート論理パスは、前記クロック入力の第１の位相の間に前記少なくとも１つの論理入力に基づいて前記論理出力を決定するように構成される、ゲート論理パスと、
該エネルギー蓄積デバイスと該エネルギー蓄積ノードとの間に接続された第１のプリチャージパスであって、該エネルギー蓄積ノードに戻るように捕獲されたエネルギーのためのパスを提供する、第１のプリチャージパスと、
補助エネルギー蓄積デバイスノードを形成するように該ゲート論理パスを反転する論理インバータと、
該エネルギー蓄積デバイスと該補助エネルギー蓄積ノードとの間に接続された第２のプリチャージパスであって、該補助エネルギー蓄積ノードに戻るように前記捕獲されたエネルギーのためのパスを提供する、第２のプリチャージパスとを含み、
該論理インバータは、前記論理パス出力にゲート接続されるゲートを有するｎＭＯＳトランジスタであり、該ｎＭＯＳトランジスタのチャンネルは、前記補助エネルギー蓄積デバイスと前記エネルギー蓄積デバイスとの間に接続される、再利用されたエネルギーを用いて動作する論理回路。
【発明の詳細な説明】
【０００１】
（関連出願の相互参照）
（発明の背景）
（発明の分野）
本発明は、概して低減されたデジタル回路の電力動作に関し、より詳細には、交流電力位相を有する論理回路の動作のための方法および装置に関する。
【０００２】
（関連技術の説明）
ＶＬＳＩ製造における近年の進歩は、サブミクロンジオメトリの出現とともに、デジタル集積回路の集積度レベルが大幅に増大してきた。しかし、このような回路における速度および機能性もまた増大してきた。１つの例は、Ｐｅｎｔｉｕｍ（Ｒ）ＩＩＩマイクロプロセッサである。これは、面積１ｃｍ２当たり数百万のトランジスタを有する。これらの傾向は、電子機器消費者に増大された機能を届ける観点から望ましいことであるが、主要な問題が進展してきた。この問題とはこれらのデバイスの電力消費である。Ｐｅｎｔｉｕｍ（Ｒ）ＩＩＩマイクロプロセッサは、優れた性能を有するが、また極度の電力消費（８６６ＭＨｚ　Ｐｅｎｔｉｕｍ（Ｒ）ＩＩＩに対して約２７ワットの範囲）を有する。この問題に加えて、多くの携帯型コンピュータシステム（ラップトップ、パーソナルオーガナイザー、およびセルラー電話等）は最高性能の集積回路の使用を要求するが、長時間にわたるこのような回路を動作させるバッテリ電力を有さない。単にバッテリシステムがこの技術の要求に歩調を合わせないだけである。さらに悪いことには、多くの携帯システムまたはモバイルシステムは、集積回路からの電力を除去するための拡張冷却デバイスの使用を不可能にする物理的なサイズ制限を有する。
【０００３】
今日の高性能デバイスおよび高出力デバイスに対して使用されるほとんどのデジタル集積回路はＣＭＯＳ回路である。ＣＭＯＳ回路に対する電力消費は、静的電力消費および動的電力消費の合計である。静的電力消費ＰＳはリーク電流により生じるが、動的電力消費ＰＤは遷移電力消費ＰＴおよび容量性負荷電力消費ＰＬの合計である。
【０００４】
次いで、遷移電力消費ＰＴは、ＣＭＯＳデバイスをスイッチングする場合、電源とグラウンド（スルー（ｔｈｒｏｕｇｈ）電流として公知の）との間を流れる電流と、内部ノードの蓄電および放電が支配的であるため、デバイス内部の内部スイッチングノードを蓄電するために要する電流（スイッチング電流として公知）とを生じる。容量性負荷電力消費ＰＬは、外部負荷キャパシタンスを充電かつ放電することによって引き起こされる。
【０００５】
図１は、ｐチャネル１４およびｎチャネル１６を有するＭＯＳトランジスタを含む典型的なＣＭＯＳインバータ回路１０を示しており、このトランジスタのゲートがインバータの入力１２に共に接続されており、このトランジスタのドレインがインバータの出力１８に共に接続されている。ｐチャネルトランジスタのソースは、電源２２に接続され、ｎチャネルトランジスタのソースは、接地２４に接続される。インバータの出力は、負荷特性が本来的に容量性である他のＣＭＯＳ回路に接続される。この外部容量性負荷は、インバータの出力１８に接続されたキャパシタ２０によってモデリングされる。論理回路への入力１２がｌｏｗに駆動されるとき、ｐチャネルトランジスタ１４がオンになり、値ＣＬを有する容量性負荷１８がｐチャネルトランジスタ１４によって電源２２から充電され、出力１８に論理１を登録する。同様に、入力１２がｈｉｇｈに駆動されるとき、ｐチャネルトランジスタ１４がオフになり、ｎチャネルトランジスタ１６がオンになり、容量性負荷２０に保存された電荷がｎチャネルトランジスタ１６によってグラウンド２４に移動され、次いで、出力１８に論理０を登録する。入力信号の各サイクルにより、容量性負荷２０を往復する電荷の移動が生じ、この電荷の移動は、容量性負荷を充電するための（１／２ＣＬ△Ｖｃ２）のエネルギー移動および容量性負荷を放電するための（１／２ＣＬ△Ｖｄ２）のエネルギー移動と等価である。ここで、ＣＬは、容量性負荷の値であり、△Ｖｃは、負荷を充電するときの容量性負荷にかかる電圧変化であり、△Ｖｄは、負荷から放電させるときの容量性負荷にかかる電圧変化である。このエネルギー１／２ＣＬ（△Ｖｃ２＋△Ｖｄ２）は、熱として散逸する。最終的には、１０−１２ジュール（負荷およびワイヤの容量を含むＣＬが約１ｐｆであり、△Ｖが約１ボルトであると仮定する）運動エネルギー（１サイクルを超えて図１の回路を動作させるために用いられる）が損失する。
【０００６】
さらに充放電のサイクルが周波数ｆで生じる場合、図１の回路による消費電力は、等しい電圧変化が充放電について仮定されると、ほぼｆＣ（△Ｖ）２である。現在、ＣＭＯＳ回路の動作周波数は、１０９ＨＺと同じ高さである。これは、単一ＣＭＯＳゲートによる１サイクルにわたる消費エネルギーが非常に低いである場合でさえ、ゲートが非常に高い周波数で連続的に動作されるときの消費電力は感知されるほどである（１０−３ワットのオーダーである）。半導体ダイ上にこのような何千ものゲートがある場合、この問題は、再度、多発して、この結果、多くの何十ものワットが消費され、この電力の大部分が熱として散逸される。
【０００７】
この問題を緩和する共通のアプローチは、電力消費の省力化が電圧の減少値の二乗に比例するので、電源電圧を減少させることである。しかし、電源電圧の減少は他の問題（ＭＯＳトランジスタの閾値電圧がデバイスにより低い電源電圧にて動作できるように減少されなければならないので、回路のノイズ感受性の増加およびトランジスタの漏れ電流の増加を含む）を引き起こす。
【０００８】
それゆえ、電力消費の減少を達成する低い電源電圧に依存せずに非常に低い消費電力を有する高速度、高機能集積回路デバイスの必要性が生じる。
【０００９】
（発明の簡単な要旨）
本発明はこのような必要性に関する。本発明の装置は、エネルギー蓄積ノードを有する論理回路、第１の位相および第２の位相を含むサイクルを有する入力クロック、出力および少なくとも１つの論理入力を含み、論理回路は、クロックの第１の位相の間、動作し、エネルギー蓄積ノードからのエネルギーを使用して、論理入力に基づく論理出力を決定する。エネルギー蓄積デバイスが論理回路に接続されて、第１の位相の間に論理回路によって使用されたエネルギーを捕獲し、第２の位相の間、捕獲されたエネルギーをエネルギー蓄積ノードに供給する。初期化回路は、エネルギー蓄積ノード、エネルギー蓄積デバイス、およびリセットラインに接続され、論理回路のエネルギー蓄積ノード上にエネルギーを最初に蓄積するように構成され、リセットライン上のアクティブなリセット信号に応答してエネルギー蓄積デバイスを放電させる。
【００１０】
本発明による方法は、論理回路におけるノード上にエネルギーを蓄積する工程および初期化信号がアクティブであり、初期化信号が非アクティブである間、エネルギー蓄積デバイスを放電させる工程、クロック信号の第１の位相の間、蓄積されたエネルギーを用いて論理回路を動作させる工程を含み、論理回路は、少なくとも１つの論理入力に基づく論理出力を決定する。次いで、論理回路の動作の間に蓄積されたエネルギーはエネルギー蓄積デバイス（典型的には、インダクタ）に捕獲され、次いで、捕獲されたエネルギーは、クロック信号の第２の位相の間に、エネルギー蓄積ノードから論理回路ノードに戻される。
【００１１】
本発明の利点は、より高い性能およびより高い機能性が携帯型デバイスに対して利用可能である。
【００１２】
別の利点は、特定の冷却装置の必要性を不要にし、または低減することであり、別の利点は、携帯型装置のバッテリ寿命をより長くすることである。
【００１３】
本発明のこれらの特徴および他の特徴、局面、ならびに利点は、以下の説明、添付された特許請求の範囲、および添付図面に関してより良好に理解される。
【００１４】
（発明の詳細な説明）
図２Ａは、本発明に従う装置の一般的なブロック図を示す。図２Ａの装置は、エネルギー蓄積および制御デバイス３０、ならびに、デジタル論理回路３２を含む。エネルギー蓄積デバイス３０は、ツーポートデバイスである。一つのポートＹ１−Ｙ２は、主電源３４に接続され、別のポートＸ１−Ｘ２は、デジタル論理回路３２の供給ライン３６および帰還ライン３８に接続されている。エネルギー蓄積および制御デバイス３０は、二つの重要な機能を有する。第１に、エネルギー蓄積および制御デバイス３０は、デジタル論理回路３２へ操作エネルギーを提供し、デジタル論理回路３２からの操作エネルギーを再捕獲することである。第２に、エネルギー蓄積および制御デバイス３０は、主電源供給のポートＹ１−Ｙ２からデジタル論理回路のＸ１−Ｘ２ポートへとエネルギーを転送するためのコンジットとして作動し、デジタル論理回路３２の熱散逸による実際のエネルギー損失を補うことである。従って、システムで散逸されたエネルギー総量は、主電源供給３４によって提供されたエネルギーに等しい。本発明のいくつかの実施形態において、デジタル論理回路に接続された供給および帰還ライン３６、３８は、単一ラインである。
【００１５】
図２Ｂは、図２Ａの装置のより詳細なブロック図を示す。図２Ｂにおいて、エネルギー蓄積および制御回路３０は、エネルギー蓄積装置４０、初期化回路４２、および、適応回路４４を含む。デジタル論理回路は、共振論理回路４６によって実行される。初期化回路４２の一部は、主電供給ノードＹ１から共振論理回路４６の供給ラインＸ１へ電力を結合し、エネルギー蓄積回路４０は、主電源供給の接地ラインＹ２を共振論理回路の帰還ラインＸ２に結合する。初期化回路４２の別の部分は、ノードＸ２とＹ２（すなわち、エネルギー蓄積回路４０を介して）との間に接続される。初期化回路４２の両部分は、リセット入力ライン４８に接続する。適応回路４４は、共振論理回路４６の出力、および、主電源供給の供給ノードＹ１に接続される。
【００１６】
動作中、初期化回路４２は、Ｙ１における供給電圧までノードＸ１をプリチャージするように、および、リセットライン４８のアクティブ信号に応答して、接地までノードＸ２をプリ放電するように動作する。リセットライン４８上の信号が不活性化すると、共振回路４６が動作開始し、第１のフェーズの間、共振回路４６は、Ｘ１ノードとＸ２ノードとの間に格納されたエネルギーを用いる。共振論理回路４６がエネルギーを用いているとき、共振論理回路４６は、そのエネルギーの一部をエネルギー蓄積回路４０に送る。第２のフェーズの間、エネルギー蓄積回路４０は、（電圧の形式で）Ｘ１ノードおよびＸ２ノードを介してそのエネルギーを回復する。エネルギー蓄積回路４０によって捕らえられなかったエネルギーは、共振論理回路４６によって散逸され、このエネルギーは、適応回路４４経由で主電源から再び供給される。
【００１７】
図３は、本発明による共振論理回路４６の等価回路モデルを示している。特に、共振論理回路４６は、ＲＣ回路としてモデリングされ、モデルの抵抗５２が論理回路におけるエネルギー散逸要素を説明し、モデルのキャパシタンス５４が動作エネルギーが格納される回路の容量性ノードを説明する。キャパシタンス５４に格納されたエネルギーは、論理回路によって用いられ、エネルギー蓄積回路に戻されるエネルギーである。図において、共振論理回路のモデルは、エネルギー蓄積回路４０に接続されるように示されている。この組み合わせは、エネルギー蓄積回路がインダクタである場合に並列のＲＬＣ共振回路を形成する。共振回路のエネルギー損失のための重要な基準は、Ｑファクタである。ここで、Ｑ＝ω０Ｌ／Ｒであり、ω０は、発振の角周波数、
【００１８】
【数１】
2004503165.tif 000003
である。エネルギー散逸が高い共振回路は、回路の線質係数（ｑｕａｌｉｔｙ　ｆａｃｔｏｒ）を縮小し、これは、これらの回路が回路内のエネルギーの多くを熱に変え、回路のインダクタンスとキャパシタンスとの間で変化するためのエネルギーが少ないことを意味する。回路モデルの通常の値は、約２２５ＭＨｚの共振周波数を達成するために、Ｒ＝１オーム、Ｃ＝５０ｐｆ、およびＬ＝１０ｎＨである。上記値について、Ｑファクターは、約１４である。
【００１９】
図４は、どのように共振サイクルが初期設定回路によって開始されるかを示している。リセットライン４８上のリセット信号６０（図２Ｂ）がアクティブ６２である場合、ノードＸ１での電圧は、ノードＹ１での電力供給電圧にほぼ等しいように強要され、Ｘ２ノードでの電圧は、ノードＹ２での接地電位にほぼ等しいように強要される。リセット信号がｔＲＳＴで非活性化６４される場合、Ｘ１およびＸ２にわたる電圧は、既知の周波数ω０で振動し始める。ＲＬＣ共振回路が損失があるため、時間が経つと振動が減衰する（６６）。減衰速度は、回路のＱファクターに関連する。図４は、Ｘ１　６８またはＸ２　７０で測定された振動は、好適には、直流がインダクタ内を流れることを避けるために、接地電位について対称であることを示していることにも留意のこと。他の実施形態では、Ｘ１およびＸ２での振動は、ＤＣに電圧について対称である。
【００２０】
図５は、ブロック図の形態における共振論理回路４６を示している。共振論理回路４６は、Ｘ１ノードに接続された論理入力ライン８２および出力８４を有する論理パス回路８０、第１のプリチャージパス８６および第２のプリチャージパス８８を含む。論理パス回路８０は、ＭＯＳトランジスタ９０と直列に接続され、組み合わせは、Ｘ１およびＸ２ノードの間に接続される。ＭＯＳトランジスタのゲートは、クロックライン９２に接続される。第１のプリチャージパス８６は、ノードＸ１およびＸ２の間に接続され、したがって、直列に接続された論理パス８０およびトランジスタ９０の向こう側にある。第２のプリチャージパス８８も、ノードＸ３およびＸ２の間に接続され、そこでは、ノードＸ３は、共振論理回路のためのダミーロードとして作用する。トランジスタ９４は、さらに、Ｘ３およびＸ２の間に接続され、Ｘ１ノードの出力を逆にして、第１のプリチャージパス８６および第２のプリチャージパス８８が活性でない場合にノードＸ１およびノードＸ３が相補的な論理レベルを有するように構成される。寄生キャパシタンスＣ１　９６およびＣ２　９８が、Ｘ１およびＸ３ノードに接続されるように示され、外部のロードキャパシタンス１００がＸ１ノード、その上出力ノードに接続されるように示されている。
【００２１】
図６を参照して、ノードＸ１およびＸ３は、始めに、主電源電圧にほぼ等しいポジティブ電圧（一般的にはＶｄｄ−Ｖｔ、ここで、Ｖｄｄは主電源電圧であり、ＶｔはＭＯＳトランジスタしきい値電圧である）にプリチャージされ、ノードＸ２は、始めに、グランドにプリディスチャージされると仮定すると、サイクルの２つの位相は判別できる。サイクルの第１の相１２０、１２２、１２４、１２６、すなわち、評価ステージの間、クロック線のクロック信号はハイであり（活性、ＶＤＤ）、ノードＸ１はＸ２よりもポジティブであり、論理パス回路は動作するようにイネーブルされる。論理パス回路が導電しない場合（１２８）、論理入力の信号の状態に起因して、ノードＸ１はプリチャージのままであり、トランジスタはＸ１ノードのハイ出力を反転して、ノードＸ３の信号を生成する。これにより、Ｘ３ノードは、トランジスタを介してＸ２ノードに放電される。評価位相の間、論理パス回路が導電する場合（１３０）、ノードＸ１はクロックトランジスタを介してＸ２に放電され、Ｘ３ノードはプリチャージのままである。ここで、Ｘ１ノード１３２は「０」であり、Ｘ３ノード１３４は「１」である。Ｘ１ノードおよびＸ３ノードの容量性負荷がほぼ等しくなるように作成され、それにより、論理パス回路が導電するか否かに関わらず、サイクルの第１の位相の間、ほぼ同じエネルギーがエネルギー蓄積回路に蓄積される。
【００２２】
サイクルの第２の位相１３６、１３８、１４０、プリチャージステージの間、クロックはローであり、ノードＸ２はノードＸ１またはノードＸ３のいずれかよりもポジティブであり、エネルギー蓄積回路に蓄積されたエネルギーは、第１のプリチャージパスまたは第２のプリチャージパスのいずれかを介して、評価ステージの間放電されたノードＸ１またはＸ３のどちらにも戻される。このように、評価ステージにおいて散逸されなかった動作エネルギーは、プリチャージステージの間、再利用されるように戻される。クロック信号は、ＲＬＣ回路の共振周波数および位相に対して同期した周波数および位相で動作することに留意されたい。クロック信号の周波数および位相とその回路の共振周波数とがほぼ対応することにより、共振論理回路が動作する際に、共振周波数サイクルの少なくとも半分を有することが重要である。本発明のあるバージョンにおいて、ＰＬＬまたは等価回路を用いて、そのクロックおよび共振回路の位相と周波数とがほぼ対応することを保つ。
【００２３】
図７Ａは、本発明に従った共振ＮＡＮＤゲートを示す。特に、図５の論理パス回路８０は、２つのＭＯＳトランジスタ１５２、１５４を直列に接続することによって、２つの入力ＮＡＮＤ論理回路を形成するように構成される。第１のＭＯＳトランジスタ１５２のゲート１５６はＮＡＮＤゲート入力の１つ「ａ」に接続され、第２のＭＯＳトランジスタ１５４のゲート１５８は他のＮＡＮＤゲート入力「ｂ」に接続される。第１のプリチャージパス１６０および第２のプリチャージパス１６２は両方とも半導体ダイオード（またはトランジスタまたは等価物に接続されたダイオード）で具現化され、各半導体ダイオードは、それぞれのアノードがＸ２ノードに接続される。第１のプリチャージパスダイオード１６０のカソードはＸ１ノードに接続され、第２のプリチャージパスダイオード１６２のカソードはＸ３ノードに接続される。
【００２４】
タイミンング図は図７Ｂに示され、これはＮＡＮＤ回路の動作を示す。ノードＸ２は、クロック信号９２に同期した共振周波数で発振する。クロック信号９２が１７０、１７２、１７４のハイ（ｈｉｇｈ）の場合、評価ステージが確立され、そしてその論理パス回路が２論理入力の「ａ」および「ｂ」の状態を評価する。両入力がハイ（１７０間）の場合、このあとに、Ｘ１ノードはＸ２ノードに流れる放電電流で放電される。入力の「ａ」または「ｂ」のいずれかがロウ（ｌｏｗ）の場合、このつぎに、Ｘ１ノードはプリチャージのままであり（そして従って論理「１」で）、反転抵抗器１６４はＸ３ノードがＸ２ノードになるように放電させ、そしてそのＸ３ノードを論理「０」にさせる。サイクル１７６、１７８、１８０のプリチャージステージの間、Ｘ１またはＸ３ノードのひとつが、第１のプリチャージパス１６０または第２のプリチャージパス１６２のいずれかを介してプリチャージされる。
【００２５】
図７Ｃは、本発明に従っての共振ＯＲゲートを示す。この回路において、論理パス回路は２つの部分を有する。第１の部分は、Ｘ１ノードとその論理パスを有効にするクロックトランジスタ９０との間に並列の２つのＭＯＳトランジスタを接続することにより、２入力のＮＯＲ回路を形成するように構成される。第２の部分は、Ｘ４ノードとクロックライン９２の間に論理反転器１９４を形成するように構成される。
【００２６】
第１のプリチャージパスは、Ｘ１ノードとＸ２ノードの間に接続されたダイオーオ１６０でもって実現され、そして第２のプリチャージパスは、Ｘ３ノードとＸ２ノードの間に接続されたダイオード１６２でもって実現される。反転トランジスタ１６４はＸ３とＸ２ノードに間に接続され、かつそのゲートはＸ１ノードに接続され、この結果としてＸ１およびＸ３は評価ステージ間で相補的論理レベルを有する。
【００２７】
論理パス回路の第２の部分、すなわち、反転器１９４および追加のプリチャージパス１９６は、Ｘ４とクロックラインとの間に、並列に接続される。反転器回路１９４は、ＮＭＯＳトランジスタ２０２と直列に接続されたＰＭＯＳトランジスタ２００を含み、これらの各トランジスタのゲートは、Ｘ１ノードに共に接続され、これらの各トランジスタのドレインは共に接続されて反転器１９４の出力ノードＸ５を形成する。ＰＭＯＳトランジスタ２００のソースはＸ４ノードに接続され、そしてＮＭＯＳトランジスタ２０２のソースはプリチャージトランジスタ２０４のドレインに接続され、トランジスタ２０４のソースはクロックライン９２に接続され、そしてこのゲートはノードＸ２に接続される。反転器１９４のゲートは、ＮＯＲ回路の出力を受けるためにＸ１ノードに接続する。プリチャージトランジスタ２０４は、このトランジスタがクロック９２がロウでかつＸ２ノードがハイ（図７Ｄの２１６または２１８の間）の場合に、導通する動作のために構成される。プリチャージトランジスタ２０４の効果は、プリチャージステージの間でノードＸ５を放電させることである。クロックラインとＸ４ノード間のさらなるプリチャージパス１９６は、クロックライン９２の信号がハイの場合、Ｘ４ノードをプリチャージすることである。
【００２８】
図７Ｄは、図７Ｃの回路の動作を示す。プリチャージステージ２１６、２１８の動作中、ノードＸ１、Ｘ３およびＸ４がプリチャージされ、インバータの出力Ｘ５は、接地近傍の電圧までプリ放電される。なぜなら、ノードＸ１はプリチャージされ、インバータ用のプリ放電トランジスタが導通するためである。次のフェーズの評価ステージ２１０、２１２、２１４では、クロックトランジスタがＮＯＲ回路をイネーブルし、ＮＯＲ回路への入力１５６、１５８の論理状態に応じて、Ｘ１ノードの状態を変更する。２１０または２１４の間のように、論理入力のいずれか一方がハイである場合、ノードＸ１がＸ２ノードへ放電される。２１２の間のように、いずれの入力もハイでない場合、（トランジスタ１６４が導通しているために）Ｘ３ノードがＸ２ノードに放電される。したがって、論理入力の状態に関わらず、ほぼ同じエネルギーをＸ２ノードに接続されたエネルギー蓄積回路に供給する。したがって、評価ステージでは、Ｘ１ノードにＮＯＲ関数が実行される。
【００２９】
さらに、評価ステージでは、ＮＯＲ回路の出力がハイである場合、ノードＸ１がプリ放電したままとなるので、インバータ１９４の出力Ｘ５はロウのままである。しかしながら、ＮＯＲ回路の出力がロウである場合には、Ｘ１ノードが放電されるので、インバータ１９４の出力Ｘ５は、ハイへと充電される。これは、プリチャージステージでは、インバータ１９４のＰＭＯＳトランジスタ２００が、Ｘ５ノードをハイにプリチャージされたＸ４ノードに接続するためである。インバータ回路の動作エネルギーは、クロックラインに接続されたクロックドライバ回路（図示せず）によって回復する。
【００３０】
図８は、本発明による、初期化回路４２と、エネルギー蓄積回路４０と、適応回路４４とともに共振論理回路４６の実施形態を示す。図では、論理パス８０およびプリチャージパス８６、８８は、説明を簡単にするためにブロックとして示されている。図７Ａおよび７Ｃに示されるＮＡＮＤ回路またはＯＲ回路のような論理回路を示される論理パス８０に置き換えることができる。図７Ａおよび７Ｃに示されるプリチャージ回路を示されるプリチャージパス８６、８８に置き換えることができる。
【００３１】
図２Ａに示される初期化回路４２は、リセットライン４８に接続されたインバータ２３０と、ゲートがインバータ２３０の出力に接続された一対のプリチャージトランジスタ２３２、２３４と、ゲートがリセットライン４８に接続された放電トランジスタ２３６とを含む。プリチャージトランジスタ２３２は、Ｘ１ノードをプリチャージするために、主電源の供給ノードＶＤＤとＸ１ノードとの間を接続する。放電トランジスタ２３６は、Ｘ２ノードを接地まで放電するために、Ｘ２ノードと接地との間を接続する。
【００３２】
リセットライン４８がハイである場合、放電トランジスタ２３６はノードＸ２を放電するために導通する。同時に、インバータ回路２３０は、リセット信号４８を反転させ、プリチャージトランジスタ２３２、２３４のゲートをロウにする。これにより、プリチャージトランジスタ２３２、２３４は導通する。これにより、Ｘ１ノードおよびＸ３ノードは、供給ノード（Ｖｄｄ−Ｖｔ）に近い電圧までプリチャージされる。リセットライン４８がロウに戻ると、ノードＸ２は、負荷容量Ｃ０　９６、Ｃ１　１００およびＣ２　９８と、論理パス回路の損失と、インダクタＬ　４０によって決定される共振周波数で発振し始める。Ｘ１ノードの負荷容量は、Ｘ３ノードの負荷容量にほぼ等しくなるので、発振周波数は、論理回路４６に対する論理入力８２（単数または複数）の状態に関わらず、ほぼ一定である。
【００３３】
適応回路４４は、プリチャージされたノードが、主電源に十分近い電圧までプリチャージされない場合を検出するように機能する。このことは、エネルギーのいくらかが熱の形態として失われるので、より多くのエネルギーが論理回路に供給される必要があるということを示す。プリチャージされた電圧が所定の閾値を下回ったと判定されると、適応回路４４は、動作サイクルのプリチャージステージ時に、エネルギーをＸ１ノードおよびＸ３ノードに加えることによって応答する。このようにして、電源は、回路の散逸損失を補償する。
【００３４】
図９は、本発明に従って、パイプラインの論理回路のブロック図を示す。パイプライン論理は時々必要であり、なぜならば、論理回路の１つのステージで、複雑な論理機能を評価するために、充分な時間が存在しないからである。例えば、図９の共振回路およびクロックが、３００ＭＨｚの周波数で動作している場合、論理パスはその出力を決定するのにたった約１．６ｎｓしか有しない。ＮＡＮＤまたはＮＯＲ機能のような簡単な機能では、これは充分な時間であり得るが、多数入力の２進加算回路のような複雑な機能では、含まれる論理機能を評価するには充分な時間が存在しない。従って、その機能の回路は、パイプラインステージに分離させなけばならない。論理機能を計算するのに時間が増えているが、パイプラインは、同時に、異なったステージにある多種類の論理機能をホールドできる。この技術は、複雑な論理機能を計算するのに充分な時間を与えることのみならず、論理回路のスループットをも向上させる。
【００３５】
図９は、そのようなパイプライン回路の実施形態を示す。この図において、共振論理ステージＡの４６ａ、Ｂの４６ｂ、Ｃの４６ｃおよびＤの４６ｄは、あるステージの出力が次の隣接ステージの入力として供給されつつ、共に接続される。各共振ステージは、初期化および適応回路ブロック２５２、２５４、２５６に接続し、そして各ステージのＡ、Ｂ、Ｃ、または、Ｄのそれぞれは、クロック信号のＣＬＫ、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３および発振しているパワー信号のＸ２Ａ、Ｘ２Ｂ、Ｘ２Ｃ、Ｘ２Ｄを受ける。しかしながら、最初のステージと異なるステージは、前ステージのステージから生じるクロックから遅れたクロック信号および発振するパワー信号から遅れた発振するパワー信号を有する。クロックパスの各遅延の２５８、２６０、２６２のそれぞれは、発振するパワー信号パスの各遅延の２６４、２６６、２６８と厳密に一致しなければならなく、結果として、この２つは、各ステージおいて位相および周波数ロックになる。さらに、位相検出器２７０は、クロック信号９２とＸ２Ａノードの共振信号との間の任意の位相を決定するために、パイプライン回路の中に含まれている。位相検出器の出力は、同調回路２７２に供給され、この同調回路２７２は、クロックと共振パワー信号間の位相同期性を維持するためにＸ２ノードの共振信号の位相を調整する。
【００３６】
ステージ間に挿入されている遅延２５８、２６０、２６２の大きさは、ステージがそのパワーサイクルの評価位相間で論理出力を計算するにかかる時間よりも少し大きい。この方法では、安定した出力α１、α２、α３は、そのステージが評価位相を開始した場合に、続くステージに利用される。ｎ（ただし、ｎはステージの数）遅延の後に、パイプラインからの出力２７４が利用される。ある実施形態では、出力２７４が一旦、パイプラインからの最後のステージＤから利用されると、最初のステージＡがそのプリチャージ位相を開始させる。別の実施形態では、最初のステージＡは、パイプラインの最後のステージがその結果を計算を開始したのと同じ時間にそのプリチャージを開始させる。このことは、このステージのプリチャージ位相が評価位相と重なることを可能にさせ、この結果、新規の計算がｎ（ただし、ｎはステージの数）遅延毎に行なわれ得る。
【００３７】
本発明は、本明細書の中で採用された好ましいバージョンを参考にして、かなり詳細に記述されたが、他のバージョンのものも可能である。従って、付随する特許請求範囲の精神および範囲は、本明細書に含まれる好ましいバージョンの記述に限定されるべきでない。
【図面の簡単な説明】
【図１】図１は、従来のＣＭＯＳインバータ回路を示す。
【図２Ａ】図２Ａは、本発明による装置の一般的なブロック図を示す。
【図２Ｂ】図２Ｂは、図２Ａの装置のより詳細なブロック図を示す。
【図３】図３は、本発明による共振論理回路のＲＣモデルを示す。
【図４】図４は、共振回路が初期化回路によってどのように始動するかを示す。
【図５】図５は、共振論理回路をブロック図の形態で示す。
【図６】図６は、共振論理回路についてのタイミング図を示す。
【図７Ａ】図７Ａは、本発明の実施形態による共振ＮＡＮＤゲートを示す。
【図７Ｂ】図７Ｂは、図７Ａの共振ＮＡＮＤゲートの動作を示すタイミング図を示す。
【図７Ｃ】図７Ｃは、本発明の実施形態による共振ＯＲゲートを示す。
【図７Ｄ】図７Ｄは、図７Ｃの共振ＯＲゲートの動作を示すタイミング図を示す。
【図８】図８は、初期化回路およびエネルギー蓄積回路とともに共振論理回路の実施形態を示す。
【図９】図９は、本発明の実施形態によるパイプライン論理回路のブロック図を示す。
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｃ】
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【図８】
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【図９】
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【国際公開パンフレット】
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【国際調査報告】
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