(57)【要約】【課題】小さい領域接合容量と大きいバック・ゲート容量を有するＳＯＩ  ＦＥＴを提供すること。【解決手段】シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタ（ＦＥＩ）は、ドープされた領域とドープされていない領域を有する埋め込み酸化物層の上にシリコン層を有するシリコン基板を具備する。ドープされた領域はドープされていない領域の誘電率と異なる誘電率を有する。本体もシリコン層内部にあり、シリコン層内部でソース／ドレインを分離する。ソース／ドレインはドープされた領域を覆って配置されかつ本体はドープされていない領域を覆って配置される。ゲート絶縁膜は本体の上にあり、ゲート導体はゲート絶縁膜の上にある。
2004528731.tif 000002
【特許請求の範囲】
【請求項１】
a) ドープされた領域（３８０）とドープされていない領域（３０５）を有する埋め込み酸化物層（３０５）の上にシリコン層（３１０）を有するシリコン基板（３００）であって、前記ドープされていない領域は前記ドープされた領域の誘電率と異なる誘電率を有する、シリコン基板と、
b)前記シリコン層内部のソース／ドレイン（３６５）であって、前記シリコン層内部の本体（３７０）によって分離され、前記ソース／ドレインは前記ドープされた領域を覆って配置されかつ前記本体はドープされていない領域を覆って配置される、ソース／ドレインと、
c)前記本体上のゲート絶縁膜（３２５）および前記ゲート絶縁膜上のゲート（３３０）と、
を具備するシリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタ（ＦＥＩ）。
【請求項２】
前記ドープされた領域の前記誘電率は前記ドープされていない領域の前記誘電率より小さい、請求項１に記載のＳＯＩ  ＦＥＴ。
【請求項３】
前記ドープされた領域の前記誘電率は前記ドープされていない領域の前記誘電率より５乃至２５％小さい、請求項２に記載のＳＯＩ  ＦＥＴ。
【請求項４】
前記ドープされた領域はフッ素をドープされる、請求項１から請求項３のいずれかに記載のＳＯＩ  ＦＥＴ。
【請求項５】
前記埋め込み酸化物層は第１の埋め込み酸化物層であり、かつ第２の埋め込み酸化物層の上に第２のシリコン層をさらに含み、前記第１の埋め込み酸化物層と前記基板の間に前記第２のシリコンおよび前記第２の埋め込み酸化物層がある、請求項１から請求項４のいずれかに記載のＳＯＩ  ＦＥＴ。
【請求項６】
前記シリコン層は５０乃至５００Åの厚みであり、かつ前記埋め込み酸化物層は５０乃至５００Åの厚みである、請求項１から請求項５のいずれかに記載のＳＯＩ  ＦＥＴ。
【請求項７】
a)埋め込み酸化物層（３０５）の上にシリコン層（３１０）を有するシリコン基板（３００）を準備する工程と、
b)前記シリコン層の上にゲート絶縁膜（３２５）を形成する工程と、
c)前記ゲート絶縁膜上にゲート導体（３３０）を形成する工程と、
d)前記シリコン層内部にソース／ドレイン（３６５）を形成する工程であって、前記ソース／ドレインは前記シリコン層中の本体（３７０）によって分離され、前記本体は前記ゲートの下に配置される工程と、
e)前記埋め込み酸化物層内部にドープされた領域（３８０）を形成する工程であって、前記ドープされた領域は前記ソース／ドレインの下に配置され、前記埋め込み酸化物層のドープされていない領域（３０５）の誘電率と異なる誘電率を有する工程と、
を含むシリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタ（ＦＥＩ）を形成する方法。
【請求項８】
前記ドープされた領域はフッ素を前記ドープされた領域にイオン注入することによってフッ素化される、請求項７に記載の方法。
【請求項９】
前記フッ素のイオン注入は前記埋め込み酸化物層内部でフッ素の注入分布のピークがくるのに充分な注入エネルギーで実施される、請求項８に記載の方法。
【請求項１０】
前記ＳＯＩ  ＦＥＴを６００乃至１１００℃の温度範囲でアニール(焼きなまし）することをさらに含む、請求項８もしくは請求項９に記載の方法。
【請求項１１】
前記ドープされた領域の前記誘電率は、ドープされない埋め込み酸化物層の前記誘電率より５乃至２５％小さい、請求項７乃至１０のいずれかに記載の方法。
【請求項１２】
前記ゲートの側壁上に第１のスペーサを形成して、前記ソース／ドレインおよび前記ゲート下の前記フッ素イオン注入の伸長を制限することをさらに含む、請求項８乃至１０のいずれかにに記載の方法。
【請求項１３】
前記第１のスペーサの側面上に第２のスペーサを形成して、前記ゲート下の前記フッ素イオン注入の伸長を制限することをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記ゲートの上にハード・マスクを形成することをさらに含む、請求項７に記載の方法。
【請求項１５】
前記ゲートの上にパターン化されたフォトレジストを形成工程であって、前記フォトレジスト層はエッジ外延を有しかつ前記ソース／ドレインを覆って配置されることで、前記ゲート下の前記フッ素イオン注入の伸長を制限する工程をさらに含む、請求項８乃至１０のいずれかに記載の方法。
【請求項１６】
前記シリコン層は５０乃至５００Åの厚みであり、かつ前記埋め込み酸化物層は５０乃至５００Åの厚みである、請求項７から１５のいずれかに記載の方法。
【請求項１７】
前記埋め込み酸化物層は第１の埋め込み酸化物層でありかつ第２の埋め込み酸化物層の上に第２のシリコン層をさらに含み、前記第１の埋め込み酸化物層と前記基板の間に前記第２のシリコンおよび前記第２の埋め込み酸化物層とがある、請求項７に記載の方法。
【請求項１８】
前記フッ素は約１×１０１４乃至１×１０１７原子／ｃｍ２のドーズ量でかつ約２乃至４０Ｋｅｖのエネルギーでイオン注入される、請求項８から１０のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（silicon-on-insulator）電界効果トランジスタ（ＦＥＴ）の分野に関する、より具体的には削減された接合領域容量を有するＳＯＩ  ＦＥＴおよび前記デバイスの形成方法に関する。
【背景技術】
【０００２】
ＳＯＩ技術において、薄いシリコン層が酸化シリコンのような絶縁層を覆って形成され、同様に酸化シリコンが基板を覆って形成される。この絶縁層は良く埋め込み酸化物層（ＢＯＸ）あるいは単にＢＯＸと呼ばれる。トランジスタのソースとドレインは、たとえばソースとドレイン間の本体（body）領域を有する薄いシリコン層に、Ｎおよび／もしくはＰドーパントをイオン注入して形成される。ゲートが本体領域の上に、たとえば薄いシリコンの上面にゲート絶縁膜と導体を堆積し、その後のフォトリソグラフィーによるパターニングおよびエッチングによって形成される。
【０００３】
ＳＯＩ技術で形成されるＦＥＴはバルク・シリコン技術を用いて形成されるＦＥＴに対して特筆すべき利点を有する。ＳＯＩ技術の利点の中には、短チャネル効果の低減、より小さい寄生容量およびドレインのオン電流の増加がある。しかしながら、ＳＯＩ  ＦＥＴの領域寸法が利用できるまでより小さく縮小されると、たとえば縮小されたデバイスの削減された領域接合容量が、ＢＯＸが縮小（薄く）されるのにつれて増加する。増加された領域接合容量がデバイス性能の劣化を引き起こす。
【０００４】
図１を参照すると、各種のアクティブおよび寄生キャパシタを示すＳＯＩ  ＦＥＴの部分的な断面図が図１である。ＦＥＴ１００は、シリコン基板１０５と、基板上に形成されたＢＯＸ１１０と、ＢＯＸの上に形成された薄いシリコン層１１５とを含む。ＦＥＴ１００はシリコン層１１５内部に形成されたソース／ドレイン１２０と、シリコン層内部に同様に形成され、ソース／ドレインを分離する本体領域１２５とをさらに含む。ＦＥＴ１００はゲート絶縁膜１３０、ゲート導体１３５、およびゲート導体１３５の側壁１４５の上に形成された側壁スペーサ１４０をさらに含む。シリコン層１１５の上面１５０から、シリコン層を抜けてＢＯＸ１１０へ伸長される浅いトレンチ分離（ＳＴＩ）１５５がある。
【０００５】
アクティブおよび寄生キャパシタは次のように配置される。フロント・ゲート・キャパシタ１６０がゲート導体１３５と本体領域１２５の間に存在する。フロント・ゲート・キャパシタ１６０のための誘電体がゲート絶縁膜１３０である。領域接合キャパシタ１６５が各ソース／ドレイン１２０と基板１０５の間に存在する。バック・ゲート・キャパシタ１７０が本体領域１２５と基板１０５の間に存在する。領域接合キャパシタ１６５とバック・ゲート・キャパシタ１７０のための絶縁膜がＢＯＸ１１０である。これらのキャパシタ各々の容量は既知の式で与えられる。
Ｃ＝ε0εox／Ｔox
ここでＣが容量、ε0が自由空間の誘電率、εoxが絶縁膜の誘電率、およびＴoxが絶縁膜の厚みである。オン電流を増加しオフ電流を減少させるためには、フロント・ゲート・キャパシタ１６０は大きいことが望ましい。これはゲート絶縁膜１３０の厚みを減らすことによってあるいはゲート絶縁膜に高誘電率の材料を用いることによって達成できる。上述の理由に対して領域接合キャパシタ１６５は小さいことが望ましい。しかしながら、バック・ゲート・キャパシタ１７０は同時に大きいことが望ましい。大きなバック・ゲート・キャパシタ１７０が望ましい理由はオフ電流を改善して閾値電圧制御を制御することである。領域接合キャパシタ１６５とバック・ゲート・キャパシタ１７０のための絶縁膜がＢＯＸ１１０であるので、領域接合キャパシタとバック・ゲート・キャパシタを同時に最適化できる可能性がないのは明らかである。
【０００６】
各種のアクティブおよび寄生キャパシタを示すダブルＢＯＸ型ＳＯＩ  ＦＥＴの部分的な断面図が図２である。図２の目的はダブルＢＯＸ型ＳＯＩデバイスが単一のＢＯＸデバイスに対して上述した問題をやはり有することを示すことである。ＦＥＴ２００はシリコン基板２０５、基板上に形成された厚い第１のＢＯＸ２１０、第１のＢＯＸの上に約１０×１８乃至約１０×１９原子／ｃｍ３ドープされた薄い第１のシリコン層２１５、第１のシリコン層上に形成された薄い第２のＢＯＸおよび第２のＢＯＸの上に形成された薄い第２のシリコン層２２５を含む。ＦＥＴ２００は第２のシリコン層２２５の内部に形成されたソース／ドレイン２３０および第２のシリコン層の内部に同様に形成されソース／ドレインを分離する本体領域２３５をさらに含む。ＦＥＴ２００はゲート絶縁膜２４０、ゲート導体２４５およびゲート導体２４５の側壁２５５上に形成された側壁スペーサ２５０をさらに含む。シリコン層２２５の上面２５５から、第２のシリコン層を抜け、第２のＢＯＸ２２０を抜け、第１のシリコン層２１５を抜けて第１のＢＯＸ２１０へ伸長されるＳＴＩ２６０がある。
【０００７】
アクティブおよび寄生キャパシタは次のように配置される。フロント・ゲート・キャパシタ２６５がゲート２４５と本体領域２３５の間に存在する。フロント・ゲート・キャパシタ２６５のための誘電体がゲート絶縁膜２４０である。領域接合キャパシタ２７０が各ソース／ドレイン２３０と第１のシリコン層２１５の間に存在する。バック・ゲート・キャパシタ２７５が本体領域２３５と第１のシリコン層２１５の間に存在する。領域接合キャパシタ２７０とバック・ゲート・キャパシタ２７５のための絶縁膜が第２のＢＯＸ２２０である。基板キャパシタ２８０が第１のシリコン層２１５と基板２０５の間に存在する。基板キャパシタ２８０のための絶縁膜が第１のＢＯＸ２１０である。第１のＢＯＸ２１０は基板キャパシタ２８０の容量を減らすために厚い可能性がある一方、ここで再び領域接合キャパシタ２７０とバック・ゲート・キャパシタ２７５のための絶縁膜が第２のＢＯＸ２２０であるので、領域接合キャパシタとバック・ゲート・キャパシタを同時に最適化できる可能性がないのは明らかである。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、縮小時にＳＯＩ技術の全てのメリットを確保するために、小さい領域接合容量と大きいバック・ゲート容量を有するＳＯＩ  ＦＥＴを形成する方法が必要となる。
【課題を解決するための手段】
【０００９】
本発明の第１の側面は半導体構造であり、絶縁層は第１および第２の領域を有し、第１の誘電率を有する前記第１の絶縁層領域と、第１の誘電率と異なる第２の誘電率を有する前記第２の絶縁層領域とを含む絶縁層を具備する。
【００１０】
本発明の第２の側面はＳＯＩ  ＦＥＴであり、ドープされた領域とドープされていない領域を有する埋め込み酸化物層の上にシリコン層を有するシリコン基板であって、ドープされていない領域はドープされた領域の誘電率と異なる誘電率を有するシリコン基板と、シリコン層内部のソース／ドレインであってシリコン層内部の本体によって分離され、ソース／ドレインはドープされた領域を覆って配置されかつ本体はドープされていない領域を覆って配置されるソース／ドレインと、本体上のゲート絶縁膜とゲート絶縁膜上のゲート導体とを具備する。
【００１１】
本発明の第３の側面は半導体構造を形成する方法であり、絶縁層を準備する工程と、絶縁層内部に第１の領域を形成する工程であって、第１の領域は第１の誘電率を有する工程と、第２の絶縁層内部に第２の領域を形成する工程であって、第２の領域は第１の誘電率と異なる第２の誘電率を有する工程とを含む。
【００１２】
本発明の第４の側面はＳＯＩ  ＦＥＴを形成する方法であり、埋め込み酸化物層の上にシリコン層を有するシリコン基板を準備する工程と、シリコン層の上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート導体を形成する工程と、シリコン層内部にソース／ドレインを形成する工程であって、ソース／ドレインはシリコン層中の本体によって分離され、本体はゲートの下に配置される工程と、埋め込み酸化物層内部にドープされた領域を形成する工程であって、ドープされた領域はソース／ドレインの下に配置され埋め込み酸化物層のドープされていない領域の誘電率と異なる誘電率を有する工程とを含む。
【発明を実施するための最良の形態】
【００１３】
本発明の特徴は特許請求の範囲に述べられている。しかしながら、発明自体は例示された実施形態の以下の詳細な記述を参照し、図とあわせて読むことによって最も良く理解できるであろう。
【００１４】
図３乃至図７を参照すると、本発明の第１の実施形態に基づくＳＯＩ  ＦＥＴデバイスの形成の部分断面図が示してある。形成方法は図３において、薄いシリコン層３１０と基板の間に形成されるＢＯＸ３０５を有するシリコン基板３００から開始する。シリコン層３１０の上面３１５からシリコン層を抜けてＢＯＸ３０４へ延長されるのがＳＴＩ３２０である。ＳＴＩ３２０はフォトリソグラフィー工程とその後のシリコン基板３００の反応性イオン・エッチング（ＲＩＥ）によって形成され、ＢＯＸ３０５に至るまでトレンチを形成し、その後の絶縁層の堆積により該形成されたトレンチを充填し、その後化学機械式研磨（ＣＭＰ）プロセスによって平坦化し上面３１５が形成される。一例において、ＢＯＸ３１５は酸素のイオン注入によって形成されかつ約５０乃至５００Åの厚みの酸化シリコンを含み、かつシリコン層３１０は約５０乃至５００Åの厚みで約１０１６乃至１０１８原子／ｃｍ３のＰもしくはＮドープが行われる。上面３１５の上に形成されるのがゲート絶縁膜３２５である。一例において、ゲート絶縁膜３２５は、熱酸化もしくは化学的気相堆積法（ＣＶＤ）によって形成され約１０Å乃至５０Åの厚みの二酸化シリコンである。別の例として、ゲート絶縁膜３２５は熱酸化に続いてリモート・プラズマ窒化（ＲＰＮ）あるいは非結合プラズマ窒化（ＤＰＮ）によって酸化物の窒化によって形成される窒化酸化（オキシナイトライド）シリコンである。さらに別の例として、ゲート絶縁膜３２５はＣＶＤによって形成される酸化アルミニウムあるいは酸化ハフニウムのような高誘電率（高ｋ）材料である。ゲート絶縁膜３２５の上に形成されるのはゲート導体３３０であり、ゲート導体の上に形成されるのはハード・マスク３３５である。一例として、ゲート導体はＣＶＤによって形成されたポリシリコンでかつ約５００Å乃至２０００Åの厚みを有し、ハード・マスク３３５は酸化またはＣＶＤによって形成された酸化シリコン、ＣＶＤまたはその組み合わせによって形成された窒化シリコンであって、かつ約１００Å乃至１０００Åの厚みを有する。ハード・マスク３３５は図６および以下の記述に示すように、その後のイオン注入プロセスがゲート導体３３０あるいはゲート絶縁層３２５へ浸透するのを避けるために用いられる。ハード・マスク３３５の上に形成されるのはフォトレジスト３４０である。フォトレジスト３４０はＦＥＴゲート・パターンをパターン化されかつＳＴＩ３２０の間のシリコン層３１０を覆って配置される。
【００１５】
図４において、フォトレジスト３４０のパターンはＲＩＥプロセスによってゲート導体３３０とハード・マスク３３５に転写され、次にフォトレジストが除去される。側壁スペーサ３４５がゲート３３０／ハード・マスク３３５の側壁３５０の上に形成される。側壁スペーサ３４５は誘電体の共形堆積法とその後のＲＩＥプロセスによって形成され得る。一例において、側壁スペーサ３４５は窒化シリコンであり、かつ側壁スペーサ３４５／ゲート絶縁膜３２５の界面３６０の所で約１００乃至２０００Åの幅である。
【００１６】
図５において、ソース／ドレイン３６５はシリコン層３１０の内部に約１０１９乃至１０２１原子／ｃｍ３濃度のＰまたはＮドーパントのイオン注入とその後のアニール（焼なまし）プロセスによって形成される。側壁スペーサ３４５はゲート３３０の下のソース／ドレインの伸長を制限する。ソース／ドレイン３６５とゲート下部３３０間のシリコン層３１０の領域がここで本体領域３７０である。明らかに、ＰＦＥＴに対して、ソース／ドレイン領域３６５はドープＰ型でかつ本体領域は３７０はＮ型であり、一方ＮＦＥＴに対して、ソース／ドレイン領域３６５はドープＮ型でかつ本体領域はＰ型である。図５は完全空乏状態のデバイスを示しているように見えるが、部分的空乏状態のデバイスを示すのにも同様に適当である。
【００１７】
図６において、フッ素イオン注入が実施され、フッ素含有量の多い（フッ素リッチな）酸化物領域３７５がＢＯＸ３０５中に生成される。側壁スペーサ３４５ははゲート３３０下のフッ素リッチな酸化物領域３７５の伸長を制限する。フッ素イオン注入は注入プロファイルのピークがＢＯＸ３０５内部に位置し、かつ図７および以下の記述で示されたアニール工程後にＢＯＸ３０５の誘電率を約５乃至２５％下げるのに充分な注入量（ドーズ量）になるエネルギーで実施される。一例において、フッ素は約１×１０１４乃至１×１０１７原子／ｃｍ２のドーズ量でかつ約２乃至４０Ｋｅｖのエネルギーでイオン注入される。
【００１８】
図７において、フッ素を活性化するために、窒素あるいは他の不活性ガスの下で、６００乃至１１００℃のアニールが行われる。  フッ素の活性化はフッ素を酸化シリコン格子へ導入し、フッ素化ＢＯＸ３８０を生成する。フッ素化ＢＯＸ３８０は本体３７０の下にかなりの量、伸長されることはない。一例として、ＢＯＸ３０５は誘電率３．９を有しフッ素化ＢＯＸ３８０は約３．７乃至２．９の誘電率を有する。図１と図７を参照すると、ＢＯＸ３０５とフッ素化ＢＯＸ３８０のＴｏｘは同じであるがＢＯＸ３０５のε尾ｏｘがフッ素化ＢＯＸ３８０のεｏｘより大きいので、ソース／ドレイン３６５、フッ素化ＢＯＸ３８０および基板３００から形成される領域接合キャパシタの容量は本体３７０、ＢＯＸ３０５および基板３００から形成されるバック・ゲート・キャパシタの容量より小さい。
【００１９】
図８は本発明の第１の実施形態に基づいて形成されるダブルＢＯＸ型ＳＯＩ  ＦＥＴの部分断面図を示し、ＢＯＸ３０５とフッ素化ＢＯＸ３８０の下にある第２のシリコン層３８５および第２のシリコン層と基板３００の間にある第２のＢＯＸ３９０が追加されていることを除いて図７と類似している。加えて、ＳＴＩ３２０はフッ素化ＢＯＸ３８０を抜け、第２のシリコン層３８５抜け第２のＢＯＸ３９０まで伸長している。
【００２０】
図９乃至図１４は本発明の第２の実施形態に基づくＳＯＩ  ＦＥＴの形成を示す部分断面図である。図９乃至図１１は上述した図３乃至図５に類似している。形成方法は図９において、薄いシリコン層４１０と基板の間に形成されるＢＯＸ４０５を有するシリコン基板４００から開始する。シリコン層４１０の上面４１５からシリコン層を抜けてＢＯＸ４０５へ延長されるのがＳＴＩ４２０である。一例において、ＢＯＸ４０５は約５０乃至５００Åの厚みの酸化シリコンを含み、かつシリコン層４１０は約５０乃至５００Åの厚みで約１０１５乃至１０１８原子／ｃｍ３のＰもしくはＮドープが行われる。上面４１５の上に形成されるのはゲート絶縁膜４２５である。一例において、ゲート絶縁膜４２５は二酸化シリコンで約１０乃至５０Åの厚みを有する。ゲート絶縁膜４１５の上に形成されるのはゲート導体４３０であり、ゲート導体の上に形成されるのはハード・マスク４３５である。一例として、ゲート導体４３０はポリシリコンでかつ約５００乃至２０００Åの厚みを有し、ハード・マスク４３５は酸化シリコン、窒化シリコン、もしくはその組み合わせで、かつ約１００乃至１０００Åの厚みを有する。ハード・マスク４３５は図１３および以下の記述に示すように、その後のイオン注入プロセスがゲート導体４３０あるいはゲート絶縁層４２５へ浸透するのを避けるために用いられる。ハード・マスク４３５の上に形成されるのはフォトレジスト４４０である。フォトレジスト４４０はＦＥＴゲート・パターンをパターン化されかつＳＴＩ４２０の間のシリコン層４１０を覆って配置される。
【００２１】
図１１において、ソース／ドレイン４６５はシリコン層４１０の内部に約１０１９乃至１０２１原子／ｃｍ３濃度のＰまたはＮドーパントのイオン注入とその後のアニール・プロセスによって形成される。側壁スペーサ４４５はゲート４３０の下のソース／ドレイン４６５の伸長を制限する。ソース／ドレイン４６５とゲート下部４３０間のシリコン層４１０の領域がここで本体領域４７０である。図１１は完全空乏状態のデバイスを示しているように見えるが、同様に部分的空乏状態のデバイスを示すにも適当である。
【００２２】
図１２において、第２の側壁スペーサ４７５は第１の側壁スペーサ４４５の側面４８０の上に形成される。一例において、第２の側壁スペーサ４７５は窒化シリコンでかつ第２の側壁スペーサ４７５／ゲート絶縁膜４２５の界面４８５の所で約１００乃至２０００Åの幅である。
【００２３】
図１３において、フッ素イオン注入が実施され、フッ素含有量の多い（フッ素リッチな）酸化物領域４９０がＢＯＸ４０５中に生成される。フッ素イオン注入は注入プロファイルのピークがＢＯＸ４０５内部に位置し、かつ図７および以下の記述で示されたアニール工程後にＢＯＸ４０５の誘電率を約５乃至２５％下げるのに充分な注入量（ドーズ量）になるエネルギーで実施される。一例において、フッ素は約１×１０１４乃至１×１０１７原子／ｃｍ２のドーズ量でかつ約２乃至４０Ｋｅｖのエネルギーでイオン注入される。
【００２４】
図１４において、フッ素を活性化するために、窒素あるいは他の不活性ガスの下で、６００乃至１１００℃のアニールが行われる。フッ素の活性化はフッ素を酸化シリコン格子へ導入し、フッ素化ＢＯＸ４９５を生成する。フッ素化ＢＯＸ４９５は本体４７０の下にかなりの量、伸長されることはない。一例として、ＢＯＸ４０５は誘電率３．９を有しフッ素化ＢＯＸ４９５は約３．７乃至２．９の誘電率を有する。図２と図１４を参照すると、ＢＯＸ４０５とフッ素化ＢＯＸ４９５のＴｏｘは同じであるがＢＯＸ４０５のεｏｘがフッ素化ＢＯＸ４９５のεｏｘより大きいので、ソース／ドレイン４６５、フッ素化ＢＯＸ４９５および基板４００から形成される領域接合キャパシタの容量は本体４７０、ＢＯＸ４０５および基板４００から形成されるバック・ゲート・キャパシタの容量より小さい。
【００２５】
図１５は本発明の第２の実施形態に基づいて形成されるダブルＢＯＸ型ＳＯＩ  ＦＥＴの部分断面図を示し、ＢＯＸ４０５とフッ素化ＢＯＸ４９５下にある第２のシリコン層５００および第２のシリコン層と基板４００の間にある第２のＢＯＸ５０５が追加されていることを除いて図１３と類似している。加えて、ＳＴＩ４２０はフッ素化ＢＯＸ４９５を抜け、第２のシリコン層５００を抜け、第２のＢＯＸ５０５まで延長している。
【００２６】
図１６は本発明の第３の実施形態に基づくＳＯＩ  ＦＥＴの形成を示す部分断面図である。図１６は図６および上述したプロセスを置き換えることを意図している。加えて、ハード・マスク３３５の形成工程は排除される。図１６において、第２のフォトレジスト層５１０がゲート３３０およびゲート絶縁膜３２５の上面５１５の上に形成される。フォトレジスト５１０は図３に示されたＦＥＴゲート・パターンよりやや大きくパターン化され、かつ側壁５２０がスペーサ３４５とＳＴＩ３２０の間のソース／ドレイン３６５を覆って配置されるように配置される。この実施形態は特に長いゲート長を有する大きなＦＥＴデバイスに特に好適である。
【００２７】
第２のフォトレジスト５１０の側壁５２０はゲート３３０下のフッ素リッチ酸化膜領域３７５の伸長を制限する。フッ素イオン注入は注入プロファイルのピークがＢＯＸ３０５内部に位置し、かつ図７で示されたアニール工程後にＢＯＸ３０５の誘電率を約５乃至２５％下げるのに充分な注入量（ドーズ量）になるエネルギーで実施される。一例において、フッ素は約１×１０１４乃至１×１０１７原子／ｃｍ２のドーズ量でかつ約２乃至４０Ｋｅｖのエネルギーでイオン注入される。
【００２８】
本発明による上述の実施形態は本発明の理解のために記述されている。本発明はここで記述された特定の実施形態に対するものではなく、本発明の範囲から逸脱することなくここで当業者には明らかなように多くの変更、再配列および置き換えが可能であることは理解できるであろう。たとえば、本発明はフッ素イオン注入とアニール工程が隆起した（raised）ソース／ドレインＦＥＴの形成の前後に実施される隆起したソース／ドレインＦＥＴに適用できる。加えて、フッ素イオン注入とアニール工程がフッ素イオン注入とアニール工程後にゲートを置き換え、次にソース／ドレインのスペーサのイオン注入とアニール工程を実施することによって、ソース／ドレインの形成前に実施でき得る。
【図面の簡単な説明】
【００２９】
【図１】各種のアクティブおよび寄生キャパシタを示すＳＯＩ  ＦＥＴの部分断面図である。
【図２】各種のアクティブおよび寄生キャパシタを示すダブルＢＯＸ型ＳＯＩ  ＦＥＴの部分断面図である。
【図３】本発明の第１の実施形態に基づくＳＯＩ  ＦＥＴ形成を示す部分断面図である。
【図４】本発明の第１の実施形態に基づくＳＯＩ  ＦＥＴ形成を示す部分断面図である。
【図５】本発明の第１の実施形態に基づくＳＯＩ  ＦＥＴ形成を示す部分断面図である。
【図６】本発明の第１の実施形態に基づくＳＯＩ  ＦＥＴ形成を示す部分断面図である。
【図７】本発明の第１の実施形態に基づくＳＯＩ  ＦＥＴ形成を示す部分断面図である。
【図８】本発明の第１の実施形態に基づくダブルＢＯＸ型ＳＯＩ  ＦＥＴ形成を示す部分断面図である。
【図９】本発明の第２の実施形態に基づくＳＯＩ  ＦＥＴ形成を示す部分断面図である。
【図１０】本発明の第２の実施形態に基づくＳＯＩ  ＦＥＴ形成を示す部分断面図である。
【図１１】本発明の第２の実施形態に基づくＳＯＩ  ＦＥＴ形成を示す部分断面図である。
【図１２】本発明の第２の実施形態に基づくＳＯＩ  ＦＥＴ形成を示す部分断面図である。
【図１３】本発明の第２の実施形態に基づくＳＯＩ  ＦＥＴ形成を示す部分断面図である。
【図１４】本発明の第２の実施形態に基づくＳＯＩ  ＦＥＴ形成を示す部分断面図である。
【図１５】本発明の第２の実施形態に基づくダブルＢＯＸ型ＳＯＩ  ＦＥＴ形成を示す部分断面図である。
【図１６】本発明の第３の実施形態に基づくＳＯＩ  ＦＥＴ形成を示す部分断面図である。
【符号の説明】
【００３０】
１００、２００  電界効果トランジスタ（ＦＥＴ）
１０５、２０５、３００、４００  シリコン基板
１１０、２１０、３０５、３１５、４０５  埋め込み酸化物層（ＢＯＸ）
１１５、３１０、４１０  シリコン層
１２０、２３０、３６５、４６５  ソース／ドレイン
１２５、３７０、４７０  本体領域
１３０、２４０、３２５、４１５、４２５  ゲート絶縁膜
１３５、２４５、３３０、４３０  ゲート導体
１４０、２５０、３４５  側壁スペーサ
１４５、５２０  側壁
１５５、３２０、４２０  浅いトレンチ分離（ＳＴＩ）
１６０、２６５  フロント・ゲート・キャパシタ
１６５、２７０  領域接合キャパシタ
１７０、２７５  バック・ゲート・キャパシタ
２１０  第１のＢＯＸ
２１５  第１のシリコン層
２２０、３９０、５０５  第２のＢＯＸ
２２５、３８５、５００  第２のシリコン層
２８０  基板キャパシタ
３３５、４３５  ハード・マスク
３４０、４４０  フォトレジスト
３６０  界面
３７５、４９０  フッ素リッチな酸化物領域
３８０、４９５  フッ素化ＢＯＸ
４１５、５１５  ゲート絶縁膜の上面
４４５  第１の側壁スペーサ
４７５  第２の側壁スペーサ
４８０  側面
５１０  第２のフォトレジスト
【図１】
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【図２】
2004528731.tif 000004
【図３】
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【図４】
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【図５】
2004528731.tif 000007
【図６】
2004528731.tif 000008
【図７】
2004528731.tif 000009
【図８】
2004528731.tif 000010
【図９】
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【図１０】
2004528731.tif 000012
【図１１】
2004528731.tif 000013
【図１２】
2004528731.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際公開パンフレット】
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【手続補正書】
【提出日】平成15年6月5日(2003.6.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
a)ドープされた領域（３８０）とドープされていない領域（３０５）を有する埋め込み酸化物層（３０５）の上にシリコン層（３１０）を有するシリコン基板（３００）であって、前記ドープされていない領域は前記ドープされた領域の誘電率と異なる誘電率を有する、シリコン基板と、
b)前記シリコン層内部のソース／ドレイン（３６５）であって、前記シリコン層内部の本体（３７０）によって分離され、前記ソース／ドレインは前記ドープされた領域を覆って配置されかつ前記本体はドープされていない領域を覆って配置されるソース／ドレインと、
c)前記本体上のゲート絶縁膜（３２５）と前記ゲート絶縁膜上のゲート（３３０）と、
d)前記ソース／ドレインと前記ゲートの下の前記フッ素ドープされた領域の伸長を制限するために前記ゲートの側壁上の側壁スペーサ（３４５）と、
を具備するシリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタ（ＦＥＩ）。
【請求項２】
前記ドープされた領域の前記誘電率は前記ドープされていない領域の前記誘電率より小さい、請求項１に記載のＳＯＩ  ＦＥＴ。
【請求項３】
前記ドープされた領域の前記誘電率は前記ドープされていない領域の前記誘電率より５乃至２５％小さい、請求項２に記載のＳＯＩ  ＦＥＴ。
【請求項４】
前記埋め込み酸化物層は第１の埋め込み酸化物層でありかつ第２の埋め込み酸化物層の上に第２のシリコン層と、前記第１の埋め込み酸化物層と前記基板間の前記第２のシリコンおよび前記第２の埋め込み酸化物層とを含む、請求項１から請求項３のいずれかに記載のＳＯＩ  ＦＥＴ。
【請求項５】
前記シリコン層は５０乃至５００Åの厚みであり、かつ前記埋め込み酸化物層は５０乃至５００Åの厚みである、請求項１から請求項４のいずれかに記載のＳＯＩ  ＦＥＴ。
【請求項６】
a) 埋め込み酸化物層（３０５）の上にシリコン層（３１０）を有するシリコン基板（３００）を準備する工程と、
b) 前記シリコン層の上にゲート絶縁膜（３２５）を形成する工程と、
c) 前記ゲート絶縁膜上にゲート導体（３３０）を形成する工程と、
d) ソース／ドレイン（３６５）をシリコン層内部に形成する工程であって、前記ソース／ドレインはシリコン層中の本体（３７０）によって分離され、前記本体は前記ゲートの下に配置される工程と、
e) 埋め込み酸化物層上にシリコン層を有するシリコン基板を準備する工程の後、前記埋め込み酸化物層内部にドープされた領域（３８）を形成する工程であって、前記ドープされた領域は前記ソース／ドレインの下に配置され、前記埋め込み酸化物層のドープされていない領域（３０５）の誘電率と異なる誘電率を有する工程と、
f) 前記ソース／ドレインの形成前およびフッ素ドープの領域の前記形成前に、前記ゲートの側壁上にスペーサ（３４５）を形成する工程であって、前記スペーサは前記ソース／ドレインおよびゲート下の前記フッ素ドープの領域の伸長を制限する工程と、
を含むシリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタ（ＦＥＩ）を形成する方法。
【請求項７】
前記フッ素のイオン注入は前記埋め込み酸化物層内部にフッ素の注入分布のピークがくるのに充分な注入エネルギーで実施される、請求項６に記載の方法。
【請求項８】
前記ＳＯＩ  ＦＥＴを６００乃至１１００℃の温度範囲でアニールすることをさらに含む、請求項６もしくは請求項７に記載の方法。
【請求項９】
前記ドープされた領域の前記誘電率は前記ドープされていない領域の前記誘電率より５乃至２５％小さい、請求項６乃至８のいずれかに記載の方法。
【請求項１０】
前記第１のスペーサの側面上に第２のスペーサを形成して前記ゲート下の前記フッ素イオン注入の伸長を制限することをさらに含む、請求項６乃至９のいずれかに記載の方法。
【請求項１１】
前記ゲートの上にハード・マスクを形成することをさらに含む、請求項６に記載の方法。
【請求項１２】
前記ゲートの上にパターン化されたフォトレジストを形成する工程であって、前記フォトレジストはエッジ外延を有しかつ前記ソース／ドレインを覆って配置され前記ゲート下のフッ素イオン注入の伸長を制限する工程をさらに含む、請求項６乃至８のいずれかに記載の方法。
【請求項１３】
前記シリコン層は５０乃至５００Åの厚みであり、かつ前記埋め込み酸化物層は５０乃至５００Åの厚みである、請求項６から請求項１２のいずれかに記載の方法。
【請求項１４】
前記埋め込み酸化物層は第１の埋め込み酸化物層でありかつ第２の埋め込み酸化物層の上に第２のシリコン層と、前記第１の埋め込み酸化物層と前記基板間の前記第２のシリコンおよび前記第２の埋め込み酸化物層とを含む、請求項６に記載の方法。
【請求項１５】
前記フッ素は約１×１０１４乃至１×１０１７原子／ｃｍ２のドーズ量でかつ約２乃至４０Ｋｅｖのエネルギーでイオン注入される、請求項６から請求項１４のいずれかに記載の方法。
【国際調査報告】
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