(57)【要約】特に、高ビットレートの有線データ伝送に適した、ラインドライバは、互いに並列な状態で接続される、複数のドライバ段階３を含んでいる。これらのドライバ段階は、伝送されるデジタルデータの影響を受ける、差動的に制御される２つのトランジスタからなる第１トランジスタ対４・５と、第２トランジスタ対６・７とを含んでいる。第２トランジスタ対６・７をなすトランジスタは、第１トランジスタ対をなすトランジスタ４・５に、直列に接続されている。これらの各ドライバ段階３は、互いに並列な状態で、第２トランジスタ対をなすトランジスタ６・７を介して、ラインドライバの両方のライン端子に接続されている。各ドライバ段階３には、伝達ゲート１４・１５を有する制御回路２が割り当てられており、この制御回路は、第１トランジスタ対をなすトランジスタ４・５の両方に適した差動制御信号ＶＧA・ＶＧBを生成する。
2004535739.tif 000002
【特許請求の範囲】
【請求項１】
互いに並列な状態で接続される複数のドライバ段階（３）を有する、データ伝送用のラインドライバであって、
各ドライバ段階（３）は、第１および第２トランジスタ対を備えており、
この第１トランジスタ対が、伝送データに応じて差動的に駆動される２つのトランジスタ（４・５）からなり、
この第２トランジスタ対をなすトランジスタ（６・７）の双方が、第１トランジスタ対をなすトランジスタ（４・５）と、ラインドライバの出力部との間に直列に接続されており、
各ドライバ段階（３）は、互いに並列な状態で、ラインドライバの出力部に接続されている、ラインドライバ。
【請求項２】
上記各ドライバ段階（３）に、制御回路（２）が割り当てられており、
この制御回路は、上記各ドライバ段階（３）に備えられる第１トランジスタ対をなす２つのトランジスタ（４・５）を駆動する差動制御信号（ＶＧA・ＶＧB）を生成するために備えられており、
各制御回路（２）は
差動制御信号（ＶＧA・ＶＧB）が生成される際、
第１トランジスタ対をなす一方のトランジスタを介して、特定の最大電流が流れ、かつ、第１トランジスタ対をなすもう一方のトランジスタを介して、特定の最小電流が流れるように設計されていることを特徴とする、請求項１に記載のラインドライバ。
【請求項３】
上記制御回路（２）のそれぞれは、
上記各ドライバ段階（３）に備えられる第１トランジスタ対をなす２つのトランジスタ（４・５）を駆動するために生成される制御信号（ＶＧA・ＶＧB）の同相レベルを、上記制御信号（ＶＧA・ＶＧB）の信号差とは無関係に調整できるように設計されていることを特徴とする、請求項２に記載のラインドライバ。
【請求項４】
上記各制御回路（２）は、一対の伝達ゲート（１４・１５）を含んでおり、
各伝達ゲート（１４・１５）は、伝送データに応じて、相補的な制御信号（ＤＷ・ＤＷ￣）によって駆動され、かつ、上記制御信号（ＤＷ・ＤＷ￣）による駆動に応じて、さらに、電流源（２４）からの電流（Ｉsig）を、線形の電圧／電流特性曲線を有するスイッチ素子（１８・１９；２０・２１）によって構成される電圧分周器に、選択的に流すか、または、流さず、
この電圧分周器の一方には、上記ドライバ段階（３）に備えられる第１トランジスタ対をなす一方のトランジスタ（４）を駆動するための制御信号（ＶＧB）が供給され、
電圧分周器のもう一方には、第１トランジスタ対をなすもう一方のトランジスタ（５）を駆動する制御信号（ＶＧA）が供給されることを特徴とする、請求項２または３に記載のラインドライバ。
【請求項５】
上記電流源（２４）は調整可能であることを特徴とする、請求項４に記載のラインドライバ。
【請求項６】
上記伝達ゲート（１４・１５）に接続される上記電圧分周器に、それぞれ、調整可能な他の電流源（２２・２３）の電流（Ｉcm）が流れることを特徴とする、請求項４または５に記載のラインドライバ。
【請求項７】
上記各電圧分周器は、線形の電圧／電流特性曲線を有する第１スイッチ素子（１８・２０）と、線形の電圧／電流特性曲線を有する第２スイッチ素子（１９・２１）とを備えており、
第２スイッチ素子（１８・２０）には、電圧分周器が、上記ドライバ段階（３）に備えられる第１トランジスタ対をなす２つのトランジスタ（４・５）用に供給されており、
第１スイッチ素子（１８・２０）と第２スイッチ素子（１９・２１）との間の接続点は、上記伝達ゲート（１４・１５）のそれぞれの出力部に接続されていることを特徴とする、請求項４〜６のいずれか１項に記載のラインドライバ。
【請求項８】
上記伝達ゲート（１４・１５）の両方に割り当てられた、上記電圧分周器の第２スイッチ素子（１９・２１）は、同一の抵抗値を有していることを特徴とする、請求項７に記載のラインドライバ。
【請求項９】
上記電圧分周器の第２スイッチ素子（１９・２１）に、調整可能なコンデンサ（１６・１７）が、それぞれ並列に接続されていることを特徴とする、請求項７または８に記載のラインドライバ。
【請求項１０】
上記電圧分周器の、線形の電圧／電流特性曲線を有するスイッチ素子（１８・１９；２０・２１）は、調整可能であることを特徴とする、請求項４〜９のいずれかに記載のラインドライバ。
【請求項１１】
上記各ドライバ段階（３）に備えられる第２トランジスタ対をなすトランジスタ（６・７）には、これらの各トランジスタに接続される電圧源（８・９）によって、バイアス電圧線を介してバイアス電圧が印加されており、
上記第２トランジスタ対をなすトランジスタ（６・７）に割り当てられたバイアス電圧線は、上記コンデンサ（１０・１１）に接続されていることを特徴とする、請求項１〜１０のいずれか１項に記載のラインドライバ。
【請求項１２】
上記各ドライバ段階（３）に備えられる第２トランジスタ対をなすトランジスタ（６・７）の、上記バイアス電圧線に接続されたコンデンサ（１０・１１）の蓄積電荷量は、１０ｐＦであることを特徴とする、請求項１１に記載のラインドライバ。
【請求項１３】
請求項１〜１２のいずれか１項に記載のラインドライバを有し、データ伝送線（３０）の接続コードに出力部が接続されている、有線データ伝送用の送信装置。
【請求項１４】
データ伝送線を介して伝送されるデジタル送信信号のデジタルパルスプリエンファシス処理に適したパルス形成器（１）を備え、
上記ラインドライバは、請求項４〜９のいずれか１項に記載したように形成されており、
上記パルス形成器（１）は、上記各ドライバ段階（３）に備えられる制御回路（２）にある伝達ゲート（１４・１５）用の、相補的な制御信号（ＤＷ・ＤＷ￣）を生成することを特徴とする、請求項１３に記載の送信装置。
【発明の詳細な説明】
【０００１】
本発明は、データ伝送用のラインドライバに関し、特に、高ビットレートデータでの有線（drahtgebundenen）データ伝送用のラインドライバに関するものである。
【０００２】
図４に、従来技術で知られている、一般的な有線データ伝送用のラインドライバを、一例として示す。
【０００３】
図４に示すように、このラインドライバは、並列に接続された、複数の一対の差動部（Differenzpaare）３を備えている。これらの差動部は、図４に示すように接続された、２つのトランジスタ４・５（ここではＮＭＯＳ電界効果トランジスタ）を備えている。これらのトランジスタのソース端子は、付加された電流Ｉ01〜Ｉ0nを供給する電流源２５に、それぞれ、接続されている。各差動部にある、トランジスタ４・５（以下では差動トランジスタ対とも呼ぶ）の両方が有するドレイン端子は、他のトランジスタ６または７のソース端子に、接続されている。これらの他のトランジスタは、それぞれ、自身のゲート端子を介して、電圧源８または９のバイアス電圧によって駆動される。各差動部３に共通するトランジスタ６・７は、一対の差動トランジスタ４または５とともに、カスコード回路を構成している。したがって、これらのトランジスタを、以下では、カスコードトランジスタと呼ぶ。カスコードトランジスタ６・７のドレイン端子は、ラインドライバの負荷出力部に接続されている。これらの出力部を、図４では、（外部）負荷抵抗器１２・１３として示す。
【０００４】
差動部３は、ラインドライバの伝送データに応じて（つまり、伝送出力信号に応じて）、さまざまに偏向または駆動される。そして、差動部３は、共通のカスコードトランジスタ６・７に、電流を流す（treiben）。各差動部３は、一対の差動トランジスタのゲート端子に、２つの異なる基準電圧Ｖref1およびＶref2が供給されることで、偏向または駆動される。なお、これらの基準電圧は、付加される（つまり伝送される）デジタルワード（Digitalwort）に応じたものである。この目的のため、基準電圧Ｖref1またはＶref2は、制御可能なスイッチ２６〜２９を介して、一対の差動トランジスタ４・５に選択的に与えられる。この電圧は、相補的な制御信号ＤＷまたはＤＷ￣に応じて与えられる。また、この電圧は、差動トランジスタ４・５が、差動的かつ対称的に制御されるように与えられる。つまり、差動トランジスタ４のゲート端子に、例えば基準電圧Ｖref1が与えられ、同時に、他方では差動トランジスタ５のゲート端子に、基準電圧Ｖref2が与えられる。または、それらの逆も行われる。基準電圧Ｖref1およびＶref2は、図４に示すように、付加電流Ｉrefを供給する電流源２６と、図４に示すように接続された２つの他のトランジスタ２７・２８とからなる直列回路を介して、生成される。この電圧差｜Ｖref1−Ｖref2｜は、差動部３のそれぞれの駆動レベルスイング（Ansteuerhub）を決定する。
【０００５】
図４から明らかに、図示した例では、全てのトランジスタは、ＮＭＯＳ電界効果トランジスタとして形成されている。
【０００６】
図４に示す回路構造の問題点は、差動トランジスタ４・５が、異なる側面勾配（Flankensteilheit）によって駆動される点にある。各駆動信号の、（立ち上がり側面（steigende Flanke）の）時定数Ｔrまたは（戻り側面（fallende Flanke）の）時定数Ｔfは、以下のように、第１近似で（in erster Naeherung）算定される。
【０００７】
（１）Ｔr＝ＣG・（１／ｇmref1＋１／ｇmref2）
Ｔf＝ＣG・１／ｇmref2
ここで、ＣGは、差動トランジスタ４・５のゲート容量を示す。そして、ｇmref1またはｇmref2は、それぞれ、基準電圧Ｖref1またはＶref2に応じた、差動トランジスタ４・５の勾配を示している。駆動信号において、立ち上がり側面の時定数と戻り側面の時定数が異なることから、差動トランジスタ４・５は、異なる速度で偏向される。これにより、非対称的な側面が、ラインドライバの負荷出力部に生じるため、交流電圧信号またはＡＣ信号が、それぞれの差動部３のフットポイント（Fusspoint）に生じる。これにより、非線形性（Nichtlinearitaeten）が生じる。この交流電圧は、カレントミラートランジスタまたはカスコードトランジスタ６・７の寄生容量を介して、電圧源８・９から供給されるバイアス電圧と混合される（einkoppelt）。これにより、用いられる電流は、短時間の間に変更される。この効果は、同時に接続される差動部３の数に影響を受ける。そのため、ラインドライバの、送信された各出力信号の影響も受ける。
【０００８】
カスコードトランジスタ６・７は、差動トランジスタ４・５のドレイン端子において、信号レベルスイングを低減する。この低減は、通常、非常に大きなものである。また、カスコードトランジスタ６・７は、抵抗器１２・１３の抵抗値ＲLが１／ｇDSよりも小さい（つまりカスコードトランジスタ６・７の相互の出力ガイドライン値（reziproke Ausgangsleitwert）よりも小さい）場合に、負荷抵抗を決定するか、各差動部３に影響を与える。ここで、この負荷抵抗は、各差動部３によって判断される（gesehen）か、または、各差動部３に影響を与える。
【０００９】
送信される出力信号に応じて、カスコードトランジスタ６・７を介して、様々なレベル（unterschiedlich hoher）の信号電流が流れる。カスコードトランジスタ６・７の出力ガイドライン値ｇDSは、カスコードトランジスタを介した電流ＩDSに応じて決まるため、信号に応じて決定される負荷は、差動トランジスタ４・５に影響を与える。これにより、非線形性が生じる。
【００１０】
さらに、基準電圧Ｖref1およびＶref2が切り換えられるとき、電圧ピークまたはスイッチスパイク（Schaltspikes）が生じてしまう。これらは、同様に、ラインドライバの線形性に不都合な影響を与えかねない。加えて、図４に示すように、基準電圧Ｖref1およびＶref2は、トランジスタ２７・２８のダイオード電圧により生成されるため、周囲の温度や製造プロセスに応じて、著しく変化してしまう。このことによって、回路構造の安定性が損なわれてしまう。
【００１１】
したがって、本発明の目的は、線形性が改善されたラインドライバを提供することにある。さらに、このラインドライバは、例えば、供給電圧が低く、電力消費量が少なく、所用面積が小さいという、一般的な要求を満たしたものである。
【００１２】
この目的は、本発明に係る請求項１の特徴部分を有するラインドライバによって達成される。また、従属請求項には、本発明の好ましく有効な実施形態が規定されている。
【００１３】
本発明に係るラインドライバは、並列に接続された複数のドライバ段階を含んでいる。これらのドライバ段階は、伝送データに応じて差動的に駆動される２つのトランジスタを有する、一対の差動部を各１つずつ含んでいる。さらに、一対の各差動部には、一対の各カスコードトランジスタが割り当てられている。つまり、図４に示す従来技術とは異なり、各差動トランジスタは、共通するカスコードトランジスタ対ではなく、カスコードトランジスタ対のそれぞれに対して、接続されている。各ドライバ段階は、並列に接続されるため、カスコードトランジスタ対のそれぞれを介して、ラインドライバの負荷出力部に接続されている。
【００１４】
各ドライバ段階の電流は、各カスコードトランジスタの「下流」にある信号経路において合算される。偏向状態（ausgelenkten Zustand）または駆動状態では、各ドライバ段階において、カスコードトランジスタの一方を通じて、最大の電流が絶えず流れており、カスコードトランジスタの他方を介して、最小の電流が絶えず流れている。これにより、各ドライバ段階に備えられる一対の差動部の負荷抵抗は、差動的であることを考慮すると、信号振幅の影響を受けない。この特性が、ラインドライバの線形性を高める。
【００１５】
線形性をさらに改善することは、差動トランジスタを、適切な予備段階（Vorstufe）または制御回路を用いて、以下のように駆動することで達成できる。つまり、最小電流を制御する際に、１つの分枝部または差動部のトランジスタを通じて、静止電流（Ruhestrom）がゼロではなくわずかに流れるように、上記のトランジスタを駆動する。分岐線を通じた最小電流がゼロになる場合でも、線形性は十分に保証される。しかし、それでもなお、ゼロではない静止電流が流れる場合でも、線形性は改善される。各ドライバ段階の予備段階は、「同相」レベルと信号レベルスイングとを、比較的正確に、互いに影響しあわずに調整できるように、形成されている。この予備段階が、各差動トランジスタを駆動するために、同相レベルと制御信号の信号レベルスイングとを影響しあわずに調整できるので、送信信号の側面勾配を調整でき、対称的にできる。つまり、一対の差動トランジスタの駆動に用いられる制御信号の、立ち上がり側面の時定数と戻り側面の時定数とは、同じ値になることが保証される。
【００１６】
上記した予備段階または制御回路は、いずれも、対応するドライバ段階に備えられる一対の差動トランジスタを駆動するため備えられている。これらの予備段階または制御回路では、通常用いられるＮＭＯＳトランジスタの代わりに、伝達ゲートを使用する。このことによって、個々の巻き上げ電流（Hubstroms）を偏向するスイッチの線形性を、高めることができる。したがって、差動トランジスタ対のそれぞれを駆動するために用いられる信号側面の対称性を高め、一対の差動部のそれぞれのフットポイントにおけるＡＣ信号の生成を抑制する。このことによっても、送信信号の線形性は高まる。
【００１７】
したがって、全体として、本発明を用いれば、例えば供給電圧が低いか、または、電力消費量が少なくかつ所用面積が小さいといった、一般的な要求に応えるとともに、送信信号の高い線形性と、調整可能で対称的かつ急な側面勾配とを有するラインドライバを実現できる。この場合、本発明は、高ビットレートのデータを有線伝送する高線形性のラインドライバ（例えば高速イーサネット（登録商標）送信装置、または、高速イーサネット（登録商標）送受信装置）を実施するために、特に適している。さらには、本発明は、このような好ましい適用範囲に限定されず、高線形性の送信信号が望ましい（つまり、特にワイヤレスデータ伝送を行う場合の）如何なる状況（ueberall）にも使用できる。
【００１８】
以下に、本発明を、好ましい実施形態に基づき、図面を参照して詳述する。図１は、本発明の好ましい実施形態に係るラインドライバを示す図である。図２は、図１に示す、用いられることのできる制御回路構造を示す図である。図３は、高速イーサネット（登録商標）送信装置における、図１に示すラインドライバの使用を示す図である。図４は、従来技術に係るラインドライバを示す図である。
【００１９】
図１に示すラインドライバでは、図４に示す構成部材に相当する構成部材は、同じ参照番号で示されている。そこで、これらの構成部材に関する記載は省略する。
【００２０】
図１に示すラインドライバは、互いに並列な状態で接続される、複数のドライバ段階または出力段階を含んでいる。この場合、図４に示す従来のラインドライバとは逆に、どのドライバ段階も、２つの差動トランジスタ対４・５を有する一対の差動部を備えるだけではなく、さらに、離れたカスコードトランジスタ対６・７を、対応する電圧源９・８からのバイアス電圧が供給されるゲート端子において、それぞれ１つ備えている。個々のドライバ段階は、カスコードトランジスタ対６・７のドレイン端子を介して並列に接続されており、さらに、ラインドライバの出力部、または、それに接続されたデータ伝送線の接続コード（Leitungsadern）に接続されている。この接続コードは、図１では、負荷抵抗器１２・１３として示されている。各ドライバ段階の差動トランジスタ対４・５の接続は、図４に示す構成と類似している。つまり、これらのトランジスタのソース端子は、それぞれ互いに接続され、かつ、電圧源２５に接続されている。電圧源２５は、付加電流Ｉ01〜Ｉ0nに繋がっている。
【００２１】
加えて、図１に示す実施形態では、比較的大きなブロックコンデンサ（Block-Kapazitaeten）１０・１１の蓄積電荷量がある。この電荷量は、例えば１０ｐＦである。これらのコンデンサは、個々のカスコードトランジスタ対６・７のバイアス電圧線に接続されている。これにより、さらに、線形性を高めることができる。なぜなら、このようにして実現されるローパスフィルタを通すことで、寄生容量を介して印加されうる高周波数妨害電圧（hochfrequents Stoerspannung）を減衰できるからである。
【００２２】
図４に示す従来のラインドライバのように、図１に示した実施形態でも、差動トランジスタ４・５対は、一対の各差動部３を、差動的に駆動する。ただし、この場合は、図４に示すラインドライバとは逆に、ＮＭＯＳトランジスタ２７・２８と組み合わせて使用する、制御可能なスイッチ２６〜２９はまったく用いない。これにより、差動トランジスタ対４・５のゲート端子を、異なる２つの基準電圧Ｖref1およびＶref2に交互に接続できるようにする。そして、図１に示す実施形態では、一対の差動部３のそれぞれに、予備段階または制御回路２が割り当てられている。これらは、個々の差動トランジスタ対４・５を駆動するために供給される制御電圧ＶＧAまたはＶＧBを、生成するものである。また、制御回路２は、各差動部３を駆動する際に、分枝部または１つの差動トランジスタを通じて最大の電流が流れ、他の分枝部または他の差動トランジスタを通じて最小の電流が流れるように、設計されていることが好ましい。また、この最小電流は、ゼロよりも大きいことが好ましい。ここでは、差動部３の分枝部を通じた最小電流がゼロである場合にも、原理的には、十分な線形性が保証される。これに加えて、制御回路２は、いわゆる同相レベルおよび信号差（Signalhub）を比較的正確に、かつ、互いに影響しあわずに調整できるように設計されている。
【００２３】
以下に、制御回路２の構造を、図２を参照しながら詳述する。
【００２４】
各制御回路２は、伝達ゲート１４・１５を備えている。これら伝達ゲート１４および１５は、伝送されるデータ（供給されるデジタルワード）に応じて、逆の極性を有する相補的な制御信号ＤＷおよびＤＷ￣により駆動される。したがって、伝達ゲート１４および１５は、調整可能な電流源２４から供給される電流Ｉsigを、右側の抵抗器１９か、または左側の抵抗器２１に流す。この場合、２つ抵抗器１９・２１の抵抗値は同一である。抵抗器１９および２１は、それぞれ、抵抗器１８および２０と共に、調整可能な電流源２２または２３を流れる電流Ｉcmによって駆動される、電圧分周器を形成する。ここでは、図２に示すように、抵抗器１８または抵抗器２０において、それぞれ、制御電圧ＶＧBまたはＶＧAを、対応する差動部３に備えられる一対の差動トランジスタ４または５を駆動するために（図１と比較せよ）、印加する。つまり、差動トランジスタ対４・５を駆動する差動信号（ＶＧAまたはＶＧB）が発生する。信号ストロークの高さ｜ＶＧA−ＶＧB｜は、電流Ｉsigおよび調整可能な抵抗器１８〜２１の抵抗値により調整できる。
【００２５】
電流Ｉcmおよび抵抗器１８・２１の抵抗値により、「同相」レベルを、上記で詳述した信号ストロークとは無関係に調整できる。その際、同相レベルＶcmを以下のように算定する。
【００２６】
（２）Ｖcm＝０．５・（ＶＧA＋ＶＧB）
信号ストロークとは無関係に同相レベルを調整することは、図４に示す回路構造では不可能である。
【００２７】
さらに、伝達ゲート１４・１５をＮＭＯＳトランジスタに代えて用いることによって、スイッチ抵抗器を直線的にすることができる。このことによって、信号側面の対称性が、電圧電位ＶＧA／ＶＧBおよびＶＬA／ＶＬBで（an）改善される。
【００２８】
図２に示す実施形態では、調整可能なコンデンサ１６・１７が、それぞれ、抵抗器１９・２１に並列に接続されている。これらの調整可能なコンデンサを用いて、差動トランジスタ対４・５を駆動するために用いられる制御電圧ＶＧB・ＶＧAに必要な側面勾配を、制御できる。さらに、プロセス変化および温度の変動を、電流Ｉcm・Ｉsigを適切に変えることによって補償できる。
【００２９】
図１に示す差動トランジスタ対４・５およびカスコードトランジスタ６・７は、それぞれ、ＮＭＯＳ電界効果トランジスタとして形成されることが好ましい。図２に示す抵抗器１８〜２０は、線形の電圧／電流特性曲線またはＵ／Ｉ特性曲線を有するスイッチ素子の意味として、一般的に解釈できる。これにより、抵抗器１８〜２０は、いわゆる３端子領域（Triodenbereich）において駆動されるＭＯＳ電界効果トランジスタによっても置き換えることができる。このことは、特に抵抗器１９・２１に関して当てはまる。
【００３０】
図１および図２に示す実施形態では、立ち上がり信号側面の時定数と戻り信号側面の時定数とは、第１近似に等しく、例えば、容量１６・１７がそれぞれゼロである場合には、
（３）Ｔr＝Ｔf＝ＣG・（ＲA＋ＲB）
と算定される。
【００３１】
また、容量１６・１７がゼロでない場合、ＴrおよびＴfを複雑な式（komplizierter Ausdruck）で求めることになる。この場合も、Ｔr＝Ｔfである。
【００３２】
ここでは、ＣGは、差動トランジスタ対４・５のゲート容量であり、ＲAおよびＲBは、それぞれ、抵抗器２０および１８の抵抗値である。
【００３３】
図３に、すでに図１および図２に詳述したラインドライバを、送信装置（例えば、高速イーサネット（登録商標）データ伝送用の装置）において適用する典型例を示す。デジタルパルス形成器１を用いて、伝送されるデータを、デジタルパルスプリエンファシス処理（digitale Pulsvorverzerrung）またはフィルタリングすることで、各制御回路２用の相補的なデジタル制御信号ＤＷおよびＤＷ￣を生成する。伝送される送信信号の所望のパルス高に応じて、差動部３のいくつかを切り換える。差動部３は、カスコードトランジスタを介して、データ伝送線３０の接続コードに接続されている。この場合、データ伝送線３０の電流差により、各負荷抵抗において、所望の信号ストロークが生成される。
【図面の簡単な説明】
【００３４】
【図１】本発明の好ましい実施形態に係るラインドライバを示す図である。
【図２】図１に示す、用いられることのできる制御回路構造を示す図である。
【図３】高速イーサネット（登録商標）送信装置における、図１に示すラインドライバの使用を示す図である。
【図４】従来技術に係るラインドライバを示す図である。
【国際公開パンフレット】
2004535739.tif 000003
2004535739.tif 000004
2004535739.tif 000005
2004535739.tif 000006
2004535739.tif 000007
2004535739.tif 000008
2004535739.tif 000009
2004535739.tif 000010
2004535739.tif 000011
2004535739.tif 000012
2004535739.tif 000013
2004535739.tif 000014
2004535739.tif 000015
2004535739.tif 000016
2004535739.tif 000017
2004535739.tif 000018
2004535739.tif 000019
2004535739.tif 000020
2004535739.tif 000021
2004535739.tif 000022
2004535739.tif 000023
【国際公開パンフレット（コレクトバージョン）】
2004535739.tif 000024
2004535739.tif 000025
【手続補正書】
【提出日】平成15年9月2日(2003.9.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
伝送されるデータに応じて差動的に駆動される２つのトランジスタ（４・５）をなす第１トランジスタ対を備える複数のドライバ段階（３）を有する、データ伝送用のラインドライバであって、
各ドライバ段階（３）は、第２トランジスタ対を備えており、
第２トランジスタ対をなす一方のトランジスタ（６）は、同じドライバ段階（３）に備えられる第１トランジスタ対をなす一方のトランジスタ（４）と、ラインドライバの第１出力部（１２）との間に直列に接続されており、
第２トランジスタ対をなすもう一方のトランジスタ（７）は、同じドライバ段階（３）に備えられる第１トランジスタ対をなすもう一方のトランジスタ（５）と、ラインドライバの第２出力部（１３）との間に直列に接続されており、
各ドライバ段階（３）は、互いに並列な状態で、第２トランジスタ対を介して、ラインドライバの第１および第２出力部（１２・１３）に接続されていることを特徴とする、ラインドライバ。
【請求項２】
上記各ドライバ段階（３）に、制御回路（２）が割り当てられており、
この制御回路は、上記各ドライバ段階（３）に備えられる第１トランジスタ対をなす２つのトランジスタ（４・５）を駆動する差動制御信号（ＶＧA・ＶＧB）を生成するために備えられており、
各制御回路（２）は
差動制御信号（ＶＧA・ＶＧB）が生成される際、
第１トランジスタ対をなす一方のトランジスタを介して、特定の最大電流が流れ、かつ、第１トランジスタ対をなすもう一方のトランジスタを介して、特定の最小電流が流れるように設計されていることを特徴とする、請求項１に記載のラインドライバ。
【請求項３】
上記制御回路（２）のそれぞれは、
上記各ドライバ段階（３）に備えられる第１トランジスタ対をなす２つのトランジスタ（４・５）を駆動するために生成される制御信号（ＶＧA・ＶＧB）の同相レベルを、上記制御信号（ＶＧA・ＶＧB）の信号差とは無関係に調整できるように設計されていることを特徴とする、請求項２に記載のラインドライバ。
【請求項４】
上記各制御回路（２）は、一対の伝達ゲート（１４・１５）を含んでおり、
各伝達ゲート（１４・１５）は、伝送データに応じて、相補的な制御信号（ＤＷ・ＤＷ￣）によって駆動され、かつ、上記制御信号（ＤＷ・ＤＷ￣）による駆動に応じて、さらに、電流源（２４）からの電流（Ｉsig）を、線形の電圧／電流特性曲線を有するスイッチ素子（１８・１９；２０・２１）によって構成される電圧分周器に、選択的に流すか、または、流さず、
この電圧分周器の一方には、上記ドライバ段階（３）に備えられる第１トランジスタ対をなす一方のトランジスタ（４）を駆動するための制御信号（ＶＧB）が供給され、
電圧分周器のもう一方には、第１トランジスタ対をなすもう一方のトランジスタ（５）を駆動する制御信号（ＶＧA）が供給されることを特徴とする、請求項２または３に記載のラインドライバ。
【請求項５】
上記電流源（２４）は調整可能であることを特徴とする、請求項４に記載のラインドライバ。
【請求項６】
上記伝達ゲート（１４・１５）に接続される上記電圧分周器に、それぞれ、調整可能な他の電流源（２２・２３）の電流（Ｉcm）が流れることを特徴とする、請求項４または５に記載のラインドライバ。
【請求項７】
上記各電圧分周器は、線形の電圧／電流特性曲線を有する第１スイッチ素子（１８・２０）と、線形の電圧／電流特性曲線を有する第２スイッチ素子（１９・２１）とを備えており、
第２スイッチ素子（１８・２０）には、電圧分周器が、上記ドライバ段階（３）に備えられる第１トランジスタ対をなす２つのトランジスタ（４・５）用に供給されており、
第１スイッチ素子（１８・２０）と第２スイッチ素子（１９・２１）との間の接続点は、上記伝達ゲート（１４・１５）のそれぞれの出力部に接続されていることを特徴とする、請求項４〜６のいずれか１項に記載のラインドライバ。
【請求項８】
上記伝達ゲート（１４・１５）の両方に割り当てられた、上記電圧分周器の第２スイッチ素子（１９・２１）は、同一の抵抗値を有していることを特徴とする、請求項７に記載のラインドライバ。
【請求項９】
上記電圧分周器の第２スイッチ素子（１９・２１）に、調整可能なコンデンサ（１６・１７）が、それぞれ並列に接続されていることを特徴とする、請求項７または８に記載のラインドライバ。
【請求項１０】
上記電圧分周器の、線形の電圧／電流特性曲線を有するスイッチ素子（１８・１９；２０・２１）は、調整可能であることを特徴とする、請求項４〜９のいずれかに記載のラインドライバ。
【請求項１１】
上記各ドライバ段階（３）に備えられる第２トランジスタ対をなすトランジスタ（６・７）には、これらの各トランジスタに接続される電圧源（８・９）によって、バイアス電圧線を介してバイアス電圧が印加されており、
上記第２トランジスタ対をなすトランジスタ（６・７）に割り当てられたバイアス電圧線は、上記コンデンサ（１０・１１）に接続されていることを特徴とする、請求項１〜１０のいずれか１項に記載のラインドライバ。
【請求項１２】
上記各ドライバ段階（３）に備えられる第２トランジスタ対をなすトランジスタ（６・７）の、上記バイアス電圧線に接続されたコンデンサ（１０・１１）の蓄積電荷量は、１０ｐＦであることを特徴とする、請求項１１に記載のラインドライバ。
【請求項１３】
請求項１〜１２のいずれか１項に記載のラインドライバを有し、データ伝送線（３０）の接続コードに出力部が接続されている、有線データ伝送用の送信装置。
【請求項１４】
データ伝送線を介して伝送されるデジタル送信信号のデジタルパルスプリエンファシス処理に適したパルス形成器（１）を備え、
上記ラインドライバは、請求項４〜９のいずれか１項に記載したように形成されており、
上記パルス形成器（１）は、上記各ドライバ段階（３）に備えられる制御回路（２）にある伝達ゲート（１４・１５）用の、相補的な制御信号（ＤＷ・ＤＷ￣）を生成することを特徴とする、請求項１３に記載の送信装置。
【国際調査報告】
2004535739.tif 000026
2004535739.tif 000027
2004535739.tif 000028
2004535739.tif 000029