(57)【要約】【課題】緩和ＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）上にひずみＳｉまたはＳｉＧｅを形成する方法を提供すること。【解決手段】緩和ＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）上にひずみＳｉまたはＳｉＧｅを形成する方法は、半導体基板上にエピタキシャルＳｉ１−ｙＧｅｙ層を成長させるステップと、選択されたＳｉ１−ｙＧｅｙ層内に水素を注入して水素リッチ欠陥層を形成するステップと、化学的機械的研磨によって表面を平滑化するステップと、熱処理によって２つの基板を貼り合わせるステップと、水素リッチ欠陥層で２つの基板を分離するステップとを含む。分離した基板の上面をＣＭＰで平滑化して、緩和Ｓｉ１−ｙＧｅｙ、ならびに組成に応じてひずみＳｉ１−ｙＧｅｙ、ひずみＳｉ、ひずみＳｉＣ、ひずみＧｅ、ひずみＧｅＣ、およびひずみＳｉ１−ｙＧｅｙＣをエピタキシャル付着させることができる。【選択図】図４
2004510350.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体上に緩和ＳｉＧｅ層を作製する方法であって、
第１単結晶半導体基板上に傾斜Ｓｉ１−ｘＧｅｘエピタキシャル層を形成するステップと、
前記傾斜Ｓｉ１−ｘＧｅｘ層の上に緩和Ｓｉ１−ｙＧｅｙエピタキシャル層を形成するステップと、
水素ボンバードメントによって前記緩和Ｓｉ１−ｙＧｅｙ層に水素リッチ欠陥層を形成するステップと、
前記緩和Ｓｉ１−ｙＧｅｙ層の表面上に絶縁体の層を設けるステップと、
前記水素リッチ欠陥層で前記緩和Ｓｉ１−ｙＧｅｙ層を分離して、前記第１基板、前記傾斜Ｓｉ１−ｘＧｅｘ層および緩和Ｓｉ１−ｙＧｅｙ層を含む第１構造と、その表面上に緩和Ｓｉ１−ｙＧｅｙ層を有する前記絶縁体を含む第２構造とを形成するステップとを含む方法。
【請求項２】
前記緩和Ｓｉ１−ｙＧｅｙ層の表面上に絶縁体の層を設けるステップが、
その上に絶縁体層を有する第２基板を選択するステップと、
前記第１基板上の前記緩和Ｓｉ１−ｙＧｅｙエピタキシャル層の表面を、前記第２基板上の前記絶縁体層の表面に貼り合わせるステップとを含み、
これにより、前記第２構造が、前記第２基板とその表面上に前記緩和Ｓｉ１−ｙＧｅｙ層を有する前記絶縁体とを含む、請求項１に記載の方法。
【請求項３】
前記緩和Ｓｉ１−ｙＧｅｙ層の表面上に絶縁体の層を設けるステップが、
その上に絶縁体層を形成するステップを含む、請求項１に記載の方法であって、
前記方法が、第２基板を選択するステップと、
前記第２基板を前記絶縁体層に貼り合わせるステップとをさらに含み、
これにより、前記第２構造が、前記第２基板とその表面上に前記緩和Ｓｉ１−ｙＧｅｙ層を有する前記絶縁体とを含む、請求項１に記載の方法。
【請求項４】
前記第２構造の前記緩和Ｓｉ１−ｙＧｅｙ層の表面上に、エピタキシャル層を成長させるステップをさらに含む、請求項１ないし３のいずれかに記載の方法。
【請求項５】
前記エピタキシャル層がひずみ層である、請求項４に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁体上にＳｉＧｅ層を作製して、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）およびバイポーラ・トランジスタなどの高速デバイスの製作に有用な構造を形成する方法に関する。
【０００２】
【従来の技術】
ひずみＳｉ／ＳｉＧｅチャネルでの電子移動度は、バルクＳｉでの電子移動度より著しく高い。例えば、室温でのひずみＳｉの電子移動度測定値は、バルクＳｉの４００ｃｍ２／Ｖｓに対して、約３０００ｃｍ２／Ｖｓである。同様に、Ｇｅ濃度の高い（６０％〜８０％）ひずみＳｉＧｅの空孔移動度は８００ｃｍ２／Ｖｓに達しており、この値は、バルクＳｉの空孔移動度１５０ｃｍ２／Ｖｓの約５倍である。現在最高の技術水準のＳｉデバイスにおけるひずみ結晶材料の使用は、非常に高い性能、特に高い動作速度をもたらすことが期待されている。通常のＳｉデバイスが０．１ｍｍレジームまでスケールダウンし続け、ひずみの無い材料の基本的限界に近づいているので、ひずみＳｉ／ＳｉＧｅは特に重要である。
【０００３】
しかし、ＭＯＳＦＥＴおよびバイポーラ・トランジスタ用の下層の導電性基板や、この下層基板とＣＭＯＳの活性デバイス領域との相互作用は、高速デバイスの最高性能を制限する望ましくない性質である。この問題を解決するために、Ｓｉテクノロジーでは、通常、絶縁層を用いて活性デバイス領域を基板から分離した後、デバイス製作用にシリコン・オン・インシュレータ（ＳＯＩ）材料を作成してバルクＳｉ材料を置き換える。ＳＯＩウェーハを実現するために利用できる技術としては、注入酸素による分離（ＳＩＭＯＸ）、貼り合わせエッチバック・シリコン・オン・インシュレータ（ＢＥＳＯＩ）、米国特許第５，３７４，５６４号に記載の、Ｓｍａｒｔ−Ｃｕｔ（登録商標）プロセスとしても知られている注入水素による分離、または超薄ＳＯＩを作るために最後の２つのプロセスを組み合わせたもの、米国特許第５，８８２，９８７号、が含まれる。
【０００４】
高速用途に、ひずみＳｉ／ＳｉＧｅ層でＳｉを置き換える際には、絶縁体材料上にひずみＳｉ／ＳｉＧｅを製作するために、絶縁体基板またはウェーハ上にＳｉＧｅを設けることができる技術が必要である。米国特許第５，９０６，９５１号には、ウェーハを貼り合わせ、ＫＯＨ中で裏面をエッチングし、ｐ＋＋ドープＳｉＧｅのエッチストップを用いて、ＳＯＩ基板上にひずみＳｉ／ＳｉＧｅの層を形成する方法が記載されている。しかし、このエッチストップ層は、５×１０１９〜５×１０２０原子／ｃｍ３の範囲のホウ素で高濃度にドーピングされており、したがって、熱処理中にこのホウ素がひずみＳｉ／ＳｉＧｅ層からオートドーピングする可能性がある。さらに、ｐ＋＋層中のドーパントのばらつきのために、エッチングがｐ＋＋ＳｉＧｅエッチストップ層で均一に停止しないと、ひずみＳｉ／ＳｉＧｅ層が、望ましくないＫＯＨエッチングを受ける恐れもある。
【０００５】
ＳｉＧｅ・オン・インシュレータを作るために利用できる他の技術は、Ｔ．Ｍｉｚｕｎｏ等による刊行物”Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｓｔｒａｉｎｅｄ−Ｓｉ ｐ−ＭＯＳＦＥＴｓ ｏｎ ＳｉＧｅ−ｏｎ−ＩｎｓｕｌａｔｏｒＳｕｂｓｔｒａｔｅｓ Ｆａｂｒｉｃａｔｅｄ ｂｙ ＳＩＭＯＸ Ｔｅｃｈｎｏｌｏｇｙ，” ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ９９−９３４， １９９９に報告されているように、ＳＩＭＯＸを経由するものである。しかし、格子不整合によって引き起こされた既存の欠陥に加えて、酸素注入が緩和ＳｉＧｅ層にさらに損傷を誘発し、その結果、成長したひずみＳｉ／ＳｉＧｅの品質を劣化させる恐れがあるので、この方法の用途には限界がある。さらに、酸素注入後、酸化物を形成するために必要な高温アニール（＞１１００℃）は、６００℃を超える温度でＧｅが拡散し凝集しやすいので、ひずみＳｉ／ＳｉＧｅ層に有害である。この作用は、Ｇｅ濃度が１０％を超えるとさらに著しくなる。さらに、この方法では、絶縁体は、Ａｌ２Ｏ３などの他の絶縁体と比べると熱伝導度が低いＳｉＯ２に限られている。
【０００６】
【発明が解決しようとする課題】
したがって、その上にひずみエピタキシャル層を成長させるのに適した構造を形成するための改良方法が必要である。
【０００７】
【課題を解決するための手段】
この必要性は、請求項１で請求した本発明によって満たされる。
【０００８】
本発明の好ましい実施形態に従って、絶縁体上の高品質ひずみＳｉ／ＳｉＧｅ層（ＳＧＯＩ）を成長させるのに適した基板を形成する方法を記述する。このアプローチは、第１半導体基板を選択するステップと、この第１半導体基板上にＳｉ１−ｘＧｅｘの第１エピタキシャル傾斜層を形成するステップと、第１傾斜層上に第２緩和Ｓｉ１−ｙＧｅｙ層を形成するステップと、緩和Ｓｉ１−ｙＧｅｙ層に水素を導入して高密度点欠陥およびミクロ・クラックを含む水素リッチ欠陥層を緩和Ｓｉ１−ｙＧｅｙ層内に作るステップと、緩和ＳｉＧｅエピタキシャル層の表面を平滑化するステップと、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、あるいは他の許容できるまたは適格な低ｋ絶縁体材料などの絶縁体の層を第２基板上に有し、かつ第２基板上に平坦化された主表面を有する第２基板を選択するステップと、第１基板の主表面を第２基板の主表面に貼り合わせるステップであって、アニーリングして絶縁体層をその間に有する接合基板対を形成するステップを含むステップと、この基板対に熱処理を施して水素リッチ欠陥層での分離を誘発するステップとを含み、この分離が行われることにより、第１基板を含む第１構造と、絶縁体上の緩和Ｓｉ１−ｙＧｅｙ層を有する第２基板を含む第２構造とが形成される。この実施形態は、前記第２基板上の緩和Ｓｉ１−ｙＧｅｙ層の上面を平滑化するステップをさらに含み、これにより、第２構造は、ＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴまたはバイポーラ・トランジスタ・デバイス用途に、ひずみＳｉ／ＳｉＧｅ層を引き続きエピタキシャル成長させるのに適している。
【０００９】
次に、本発明の実施形態を、例として、付随する図面を参照して説明する。
【００１０】
【発明の実施の形態】
図面は、表面の平坦化、ウェーハ貼り合わせとＨ誘導層分離、および転写技術を利用して、ＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）基板上に単結晶ひずみＳｉまたはひずみＳｉＧｅの薄層を製作するためのステップを示す。
【００１１】
次に図１を参照すると、基板１０ならびに複数の層２０，３０および４０を含む、本発明の一部の実施形態の横断面図を示す。基板１０は、その上にエピタキシャル層を形成するのに適したＳｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ＧａＡｓ、ＩｎＰなどの単結晶材料とすることができる。基板１０の上面１２上にＳｉ１−ｘＧｅｘのエピタキシャル傾斜層を形成する。傾斜層２０の上面２２は、おおむね緩和しているかまたは完全に緩和している。緩和は、米国特許第５，６５９，１８７号に記載の修正フランクリード・メカニズム（ｍｏｄｉｆｉｅｄ Ｆｒａｎｋ−Ｒｅａｄ ｍｅｃｈａｎｉｓｍ）によることができ、この特許を参照により本明細書に組み込む。傾斜ＳｉＧｅ層２０の形成は、米国特許第５，６５９，１８７号記載のようにして形成することができる。層２０ならびに層３０（下記）は、米国特許第５，２９８，４５２号記載のようにして、ＵＨＶ　ＣＶＤプロセスで形成することができ、この特許を参照により本明細書に組み込む。層２０では、Ｇｅの濃度ｘは、ゼロから０．２〜０．５の範囲の値とすることができる。層２０の厚みは、約３，０００オングストローム〜１０００ｎｍの範囲である。
【００１２】
エピタキシャル層３０は、おおむねまたは完全に緩和したＳｉ１−ｙＧｅｙからなり、層２０の上面２２上に形成されている。層３０の厚みは、２００ｎｍ〜１０００ｎｍの範囲である。層３０のＧｅ含有量ｙは、層３０が緩和されるか、または実質的にひずみがなくなるように、層２０の上面２２の結晶格子定数に一致するように選ばれる。層３０のＧｅ濃度ｙは、上面２２のｘの値に等しいか、またはほぼ等しい値とすることができる。このｙ値は、約０．２〜約０．５の範囲とすることができる。緩和層３０の上に、封止層４０を形成することができる。封止層４０は、ＰＥＣＶＤ、ＬＰＣＶＤ、ＵＨＶ　ＣＶＤまたはスピンオン技術で付着することができる。封止材料は、例えば、Ｓｉ、ＳｉＯ２、ポリＳｉ、Ｓｉ３Ｎ４、低ｋ誘電体材料、例えば、ダイヤモンド・ライク・カーボン（ＤＬＣ）、フッ素化ダイヤモンド・ライク・カーボン（ＦＤＬＣ）、Ｓｉ、Ｃ、Ｏ、およびＨのポリマー、または上記材料の任意の２つ以上の組み合わせとすることができる。Ｓｉ、Ｃ、Ｏ、およびＨのポリマーの一例は、米国特許出願第０９／１０７５６７号に記載のＳｉＣＯＨであり、この特許を参照により本明細書に組み込む。層４０を形成する温度は、９００℃未満とすることができる。封止層の厚みは、約５ｎｍ〜約５００ｎｍの範囲である。封止層４０は、層３０の上面３２を保護する役割、または分離層を設ける役割を果たす。
【００１３】
図２は、ＳｉＧｅエピタキシャル層２０および３０ならびに封止層４０を有する図１の基板１０を示す。層４０および３０は、水素イオン５０を注入するためにイオン・ボンバードメント（ｉｏｎ ｂｏｍｂａｒｄｍｅｎｔ）を受ける。水素イオン５０はＨ＋またはＨ２＋とすることができるが、Ｈ２＋が好ましい。Ｈ２＋は、注入量が３×１０１６〜１×１０１７イオン／ｃｍ２の範囲において、エネルギーが約３０ＫｅＶ〜約２００ＫｅＶの範囲で注入することができる。水素注入の結果、Ｈリッチ層７０が形成される。層７０は水素含有ＳｉＧｅ点欠陥および平面状ミクロ・クラックを含み、おおむねＳｉＧｅの結晶面にある。水素イオン５０のエネルギーは、表面３２の下方で層３０内の最高注入量が、表面３２の下方１００ｎｍ〜１０００ｎｍの範囲に配置されるように選ぶ。水素リッチＳｉＧｅ層７０は、水素の最高注入量位置に形成されるはずである。
【００１４】
水素注入のステップの後、第２基板８０を層４０に貼り合わせる。ウェーハ貼り合わせの前に、層４０の表面４２を化学的機械的研磨（ＣＭＰ）プロセスで研磨して、自乗平均平方根（ＲＭＳ）が０．３ｎｍ〜１ｎｍの範囲の平坦な表面とする。表面４２は、水素イオン５０の注入ステップの前またはその後に研磨することができる。基板８０は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣまたはＳｉＣなどの半導体；サファイア、ガラスまたはセラミックスなどの絶縁体；または金属とすることができ、かつ上面９０を有する。この上面９０を上記のように研磨して、ＲＭＳが約０．３ｎｍ〜約１ｎｍの範囲の平滑な上面９０を形成することができる。表面粗度またはＲＭＳは、２０×２０ミクロンの面積にわたって、原子間力顕微鏡（ＡＦＭ）を用いて測定することによって求めることができる。
【００１５】
図２に示す層４０の上面４２を裏返して、基板８０の表面９０と接触させる。２つの表面４２と９０を、ウェーハ貼り合わせの手法で合わせる。表面４２と９０を層７０の状態に影響を及ぼさないように初めに貼り合わせる。表面４２と９０を、温度約２０℃〜約５００℃の範囲で、約２時間〜約５０時間の範囲の時間をかけてアニールすることによって貼り合わせる間も、層７０は、物理的に損傷を受けない状態が維持されるべきである。
【００１６】
次いで、層４０の表面４２と基板８０の表面９０との間の物理的接着を乱さないように、温度２００℃〜６００℃の範囲でアニールすることによって、層３０を層７０で分離する。層３０は層７０で分離されて、緩和Ｓｉ１−ｙＧｅｙ層７４（層３０の上部）の新しい上面７５を形成し、図４に示す分離後の構造８２となる。同様に、緩和Ｓｉ１−ｙＧｅｙ層７２（層３０の下部）の表面７３が形成され、図４に示す構造８１となる。層７４、層４０および基板８０がＳＧＯＩを形成し、これが図４に示す構造８２である。層７４の厚みまたは深さは、層７４の表面７５が層３０と層２０の界面から離れ、したがって含まれる転位欠陥がずっと少なくなるように、イオン・ボンバードメント・エネルギーによって制御される。下方に封止層４０を有するＳｉ１−ｙＧｅｙ層７４の表面７５の表面粗度は、自乗平均平方根（ＲＭＳ）が約３ｎｍ〜約１５ｎｍの範囲である。次いで、表面７５を化学的機械的研磨（ＣＭＰ）プロセスで平滑化する。化学的機械的研磨（ＣＭＰ）プロセスは、特定の用途のためにＳｉＧｅを薄くするためにも必要である。例えば、ＶＬＳＩ用途には、ＳｉＧｅを約３０ｎｍ〜約２００ｎｍの範囲の厚みまで薄くする。ＣＭＰ後の表面７５の表面粗度は、ＲＭＳ約０．３〜約１ｎｍの範囲である。
【００１７】
化学的機械的研磨（ＣＭＰ）によってＳｉ１−ｙＧｅｙ層７４の表面７５を平滑化するプロセスの一例は、スラリー、押し付け力１ｐｓｉ（０．０７ｋｇ／ｃｍ２）、テーブル速度５０ｒｐｍ、キャリヤ速度３０〜６０ｒｐｍ、および裏面空気圧０．５ｐｓｉ（０．０３５ｋｇ／ｃｍ２）を用いる。研磨用スラリーは、Ｃａｂｏｔ Ｃｏｒｐｏｒａｔｉｏｎ、Ａｕｒｏｒａ、Ｉｌｌｉｎｏｉｓから市販されているＳＣ１１２とすることができる。スラリーの流量は、１４０ミリリットル／分とする。研磨用スラリーのｐＨは、約９．５〜約１１．０とする。固形分（シリカ含有またはシリカのみ）の重量％は、約５％〜約３０％の範囲（ＳＣ１１２より広い範囲）とすることができ、シリカ粒子サイズは、約１２〜約２００ナノメートルの範囲（ＳＣ１１２より広い範囲）とすることができる。ＣＭＰは、円回転研磨プラテンと回転ウェーハ・キャリヤを備えるＷｅｓｔｅｃｈ３７２研磨機で行うことができる。
【００１８】
研磨パッド・システムは、２パッド積重ねシステムとすることができる。トップ・パッドは製品Ｎｏ．ＩＣ１０００、サプパッドは製品Ｎｏ．Ｓｕｂａ　ＩＶとすることができる。両パッドともＲｏｄｅｌ Ｃｏｒｐｏｒａｔｉｏｎ， Ｎｅｗａｒｋ、Ｄｅｌａｗａｒｅから市販されている。トップ・パッドは、研磨前３００秒間、固定研磨剤（ダイアモンドなど）を用いて初めに調整する。次いで、このパッドは、各ウェーハを平滑化する前に２５秒間調整する。
【００１９】
ＣＭＰプロセス工程の後、ブラシ洗浄工程を行う。ブラシ洗浄は、ＣＭＰからの残存研磨剤粒子をウェーハ表面から取り除くのに効果的である。ブラシ洗浄工程は、１段階のブラシ洗浄を含む、通常の両面ローラー・ブラシ・クリーナーを用いて行った。ローラー・ブラシ洗浄工程の長さは９９秒であった。
【００２０】
Ｓｉ１−ｙＧｅｙ層７４の表面７５を１００〜３００ｎｍ取り除いた後、エピタキシャル成長Ｓｉ１−ｙＧｅｙ層（ただし、ｙは０．１５、すなわちＧｅ１５％）の粗度（ＲＭＳ）を、自乗平均平方根（ＲＭＳ）で５〜６ｎｍから０．５〜０．８ｎｍに低下させた。これは、エピタキシャル成長を行うのに許容できるまたは適格である。層７４の表面７５を平滑化し、そこにエピタキシャル成長を行える状態にして、ＵＨＶ　ＣＶＤによってその上にＳｉまたはＳｉＧｅを成長させることができる。成長ＳｉＧｅおよび層７４の既存ＳｉＧｅの組成に応じて、組成の差で決まる格子不整合によって、ひずみＳｉまたはＳｉＧｅが形成される。
【００２１】
エピタキシャル成長のためにＳｉＧｅを平滑化または平坦化することは、バルク・シリコン上のエピキシャル成長用途において、米国特許第６，１０７，６５３号に示されている。米国特許第６，１０７，６５３号では、傾斜ＳｉＧｅ層の上面の化学的機械的研磨（ＣＭＰ）を行って、ＳｉＧｅ層の緩和中に発生した転位によって作られた粗さが取り除かれた。表面の平坦化は、表面の粗面化と溝形成の進行が転位ブロッキングに至るのを阻止することを目的としていた。平坦化は、傾斜ＳｉＧｅ層のその後の成長中の貫通転位密度の上昇を阻止した。
【００２２】
ＲＭＳ１ｎｍ未満に表面粗さを低下させるための、ＳｉＧｅやその他材料のＣＭＰのさらなる説明については、２０００年９月２９日の同一日付に出願されたＤ． Ｆ． Ｃａｎａｐｅｒｉによる「Ａ Ｍｅｔｈｏｄ ｏｆ Ｗａｆｅｒ Ｓｍｏｏｔｈｉｎｇ ｆｏｒ Ｂｏｎｄｉｎｇ ＵｓｉｎｇＣｈｅｍｏ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ （ＣＭＰ）」という名称の米国特許出願第０９／６７５８４１号を参照する。この特許出願は、本明細書の譲受人に譲渡されており、参照により本明細書に組み込む。
【００２３】
高速ＳＭＯＳデバイス用にひずみＳｉ／ＳｉＧｅを形成することの説明については、米国特許第５，５３４，７１３号、および米国特許出願第０９／２６７３２３を参照する。この特許出願は、本明細書の譲受人に譲渡されており、参照により本明細書に組み込む。また、ＰＣＴ出願第ＵＳ００／０６２５８号を参照する。この特許出願は、本明細書の譲受人に譲渡されており、参照により本明細書に組み込む。
【００２４】
代替の実施形態において、図５に示す構造８２’は、基板８０を含み、基板８０と層４０の間に絶縁体層８３を有する。絶縁体層８３は、ＰＥＣＶＤ、ＬＰＣＶＤ、ＵＨＶ　ＣＶＤ、熱酸化またはスピンオン技術で付着または形成される。絶縁体層８３は、ＳｉＯ２、Ｓｉ３Ｏ４、Ａｌ２Ｏ３、または他の許容できるまたは適格な低ｋ誘電体材料、例えば、ダイヤモンド・ライク・カーボン（ＤＬＣ）、フッ素化ダイヤモンド・ライク・カーボン（ＦＤＬＣ）、ＳｉＣＯＨなどのＳｉ、Ｃ、Ｏ、およびＨのポリマー、または上記材料の任意の２つ以上の組み合わせからなる群から選択される材料を含むことができる。付着温度は９００℃未満である。
【００２５】
絶縁体層８３は上面８４を有しており、この面を表面９０の代わりにまたはそれに加えて研磨して、層４０の上面４２に貼り合わせることができる。分離後は層７４となる緩和Ｓｉ１−ｙＧｅｙ層３０の上に絶縁体層４０が存在しない場合は、絶縁体層８３は、層７４の上面３２に直接貼り合わせることができる。絶縁体層８３を絶縁体層４０に貼り合わせるための張り合わせ工程は、温度が約２０℃〜約５００℃の範囲および処理時間が約２時間〜約５０時間の範囲のアニーリングを含む。絶縁体層８３を緩和Ｓｉ１−ｙＧｅｙ層３０に貼り合わせるための貼り合わせ工程は、温度が約２０℃〜約５００℃の範囲および処理時間が約２時間〜約５０時間の範囲のアニーリングを含む。
【００２６】
他の実施形態では、構造８２”は、絶縁体層８３と共にまたはこれの代わりに形成された中間層８６を含む。図６は、図５に示した層８３の代わりの層８６を示す。層８６は、層４０の表面４２に貼り合わされた上面８７を有する。中間層８６は、Ｇｅまたは低融点を有するかまたはシリコンと反応してシリサイドを形成するタングステン（Ｗ）またはコバルト（Ｃｏ）などの金属であり、約１００℃〜約８００℃の範囲のアニール温度で高接着力を得ることができる。アニールは、炉アニールまたは瞬時熱アニール（ＲＴＡ）とすることができる。中間層８６の選択に応じて、貼り合わせ界面は、ＳｉＧｅ層７４とＧｅまたは金属の間、あるいは封止層４０とＧｅまたは金属の間とすることができる。
【００２７】
図７は、構造８２’’’の横断面図を示す。構造８２’’’では、図４に示す構造８２の層７４の上面７５上に、エピタキシャル層９４および９８が形成されている。層９４は約３０ｎｍ〜約５００ｎｍの範囲の緩和エピタキシャルＳｉ１−ｙＧｅｙ薄膜とすることができ、層９８は約１００オングストロ−ム〜約３００オングストロームの範囲のひずみＳｉ薄膜とすることができる。ひずみＳｉ層９８に、ＣＭＯＳまたはＭＯＤＦＥＴ用の電界効果トランジスタを形成することができる。Ｓｉのひずみは引張りであり、空孔および電子の移動度は引張りひずみによって上昇する。
【００２８】
図８は、図４に示す構造８１’の横断面図を示し、上面７３’は、緩和Ｓｉ１−ｙＧｅｙ表面を設けるために、化学的機械的研磨（ＣＭＰ）ののち平滑化する。この緩和Ｓｉ１−ｙＧｅｙ表面は、層７２’の厚みを図１に示す初めの層３０の厚みに戻すか、または他の選んだ厚みにするための、追加のＳｉ１−ｙＧｅｙをエピタキシャル付着するのに適している。追加の層４０を層７２’（図示せず）の表面７３’の上に形成して、図２〜４に示す一連の工程を新たに開始するための図１に示す実施形態を提供することが可能である。あるいは、図８に示す実施形態を用いて、図２〜４に示す一連の工程を新たに開始することが可能である。
【００２９】
尚、図面中では、類似の要素または構成要素は、類似のおよび対応する参照番号で参照される。
【００３０】
平坦化、洗浄、貼り合わせ、および水素の注入による層分離を用いて、ＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）上にひずみＳｉまたはＳｉＧｅを形成する方法を記述しかつ図示したが、当分野の技術者なら本発明の広い範囲から逸脱することなく修正や変更が可能なことは明らかであり、本発明は、本明細書に頭記した特許請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【図１】
封止層で覆われた傾斜Ｓｉ１−ｘＧｅｘのエピタキシャル層とＳｉ１−ｙＧｅｙの緩和層を有する第１半導体基板の横断面図である。
【図２】
水素のイオン・ボンバードメントにさらされて、緩和Ｓｉ１−ｙＧｅｙ層内にＨリッチ欠陥層が形成された、図１に示す第１半導体基板の横断面図である。
【図３】
絶縁体層を間にして第２基板に貼り合わせた、図２に示す第１半導体基板の横断面図である。
【図４】
熱処理中に緩和Ｓｉ１−ｙＧｅｙ層内のＨリッチ欠陥層で分離し、緩和Ｓｉ１−ｙＧｅｙの薄層または緩和Ｓｉ１−ｙＧｅｙおよび絶縁体層を含む複数の層が、第１半導体基板から図３に示す第２基板へ移動したことを示す横断面図である。
【図５】
化学的機械的研磨（ＣＭＰ）ののち緩和Ｓｉ１−ｙＧｅｙを平滑化した表面を有する、本発明の第１代替実施形態の横断面図である。
【図６】
化学的機械的研磨（ＣＭＰ）ののち緩和Ｓｉ１−ｙＧｅｙを平滑化した表面を有する、本発明の第２代替実施形態の横断面図である。
【図７】
任意選択の緩和Ｓｉ１−ｙＧｅｙの薄層を間に挟んだ、図５に示す実施形態の上面に成長したひずみＳｉ／ＳｉＧｅの薄層の横断面図である。
【図８】
化学的機械的研磨（ＣＭＰ）ののち第１基板に残った、緩和Ｓｉ１−ｙＧｅｙの平滑化表面の横断面図である。
【図１】
2004510350.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004510350.tif 000009
【図８】
2004510350.tif 000010
【国際公開パンフレット】
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【国際調査報告】
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