(57)【要約】メモリセルからデータパッドへ複数の出力パスを介して複数のデータビットを転送する方法。各出力パスは、パラレルでデータビットを受けて、その中から１つのビットを選択する。選択された各出力パスからのデータビットは出力セレクトへ転送される。複数のタイミング信号を２つのイネーブル信号の１つおきの相に基づき順次作動することにより、データビットを出力セレクトからデータパッドへシリアルに転送する。
2004523056.tif 000002
【特許請求の範囲】
【請求項１】
各々が第１、第２、第３及び第４のデータビットをパラレルに受ける複数の出力パスと、
出力パスに接続されて、該出力パスからデータビットを受ける出力セレクトと、
出力セレクトから転送されるデータビットを受けて、該データビットをデータパッドへクロック信号の２サイクル以内にシリアルに出力する出力段とより成り、
シリアルな第１及び第３のデータビットは第１のイネーブル信号の１つおきの相で出力され、シリアルの第２及び第４のデータビットは第２のイネーブル信号の１つおきの相で出力され、第１及び第２のイネーブル信号は同期されていない集積回路。
【請求項２】
各出力パスは、
データビットを受ける複数の入力ノードと、
入力ノードに接続されて、データビットから選択された所定のデータビットを発生する入力セレクトと、
入力セレクトに接続されて、選択されたデータビットを受ける第１のラッチと、
第１のラッチに接続されて、第１のラッチから選択されたデータビットを受ける第２のラッチとより成り、
１つの出力パスからの選択されたデータビットは別の出力パスから選択されたデータビットとは異なる請求項１の集積回路。
【請求項３】
出力パスの第１のラッチは第１の伝播制御信号により制御され、出力パスの一方の半部の第２のラッチは第２の伝播制御信号により制御され、出力パスのもう一方の半部の第２のラッチは第３の伝播制御信号により制御され、これらの伝播制御信号が作動されるとデータビットがラッチから出力セレクトへ送られる請求項２の集積回路。
【請求項４】
出力セレクトから出力段へ転送されるデータビットは複数のタイミング信号により制御され、タイミング信号が順次作動されるとデータビットの群が出力セレクトから出力段へシリアルに転送される請求項１の集積回路。
【請求項５】
クロック信号は、６６メガヘルツ乃至３００メガヘルツの範囲内の周波数を有する請求項１の集積回路。
【請求項６】
複数の出力パスと、
出力パスに接続されて、各出力パスから選択されたビットを受ける出力セレクトと、
出力セレクトに接続されて、該出力セレクトから選択されたビットをシリアルに受け、選択されたビットを２つのクロックサイクルでデータパッドへ与える出力段とより成り、
各出力パスは、
データビットの群を受ける複数の入力ノードと、
データビットから選択された選択ビットを与える入力セレクトと、
入力セレクトに接続されて、選択されたビットを受ける第１のラッチと、
第１のラッチに接続されて、第１のラッチから選択されたビットを受ける第２のラッチとより成り、各出力パスからの選択されたビットはそれぞれ異なる集積回路。
【請求項７】
出力パスの数は４である請求項６の集積回路。
【請求項８】
全ての出力パスの第１のラッチは第１の伝播制御信号により制御され、出力パスの一方の半部の第２のラッチは第２の伝播制御信号により制御され、出力パスのもう一方の半部の第２のラッチは第３の伝播制御信号により制御される請求項６の集積回路。
【請求項９】
出力セレクトから出力段へ転送されるデータは複数のタイミング信号により制御され、タイミング信号が順次作動されると出力セレクトから出力段へデータビットの群がシリアルに転送される請求項６の集積回路。
【請求項１０】
Ｍビットのデータ群をパラレルに受ける複数の入力ノードと、
データパッドと、
入力ノードとデータパッドとの間に接続されたＮ個の出力パスとより成り、
各出力パスはＭ個のデータビットの群のそれぞれ異なるビットを転送し、Ｍ個のデータビットの群は複数のタイミング信号の作動によりシリアルにデータパッドへ転送され、タイミング信号は第１及び第２のイネーブル信号によりそれぞれ異なる時点で作動され、これらのイネーブル信号は同期状態になく、Ｍ及びＮは２より大きい集積回路。
【請求項１１】
ＭとＮは等しい請求項１０の集積回路。
【請求項１２】
Ｍは４であり、Ｎは４である請求項１０の集積回路。
【請求項１３】
Ｍ個のデータビットの一半部は第１の２つのタイミング信号の作動により第１のクロックサイクルにおいてデータパッドへ転送され、Ｍ個のデータビットの別の半部は第２の２つのタイミング信号の作動により第２のクロックサイクルにおいてデータパッドへ転送され、Ｍは２より大きい請求項１０の集積回路。
【請求項１４】
第１の２つのタイミング信号のうちの一方は第１のイネーブル信号の下降エッジの後で作動され、第１の２つのタイミング信号のうちのもう一方は第２のイネーブル信号の上昇エッジの後で作動され、第２の２つのタイミング信号のうちの一方は第１のイネーブル信号の上昇エッジの後で作動され、第２の２つのタイミング信号のうちのもう一方は第２のイネーブル信号の下降エッジの後で作動される請求項１３の集積回路。
【請求項１５】
複数のデータビットを記憶する複数のメモリセルと、
メモリセルから第１、第２、第３及び第４のデータビットの群をパラレルに受ける複数の出力パスと、
出力パスに接続されて、該出力パスからデータビットを受ける出力セレクトと、
出力セレクトから転送されるデータビットを受けて、該データビットをクロック信号の２サイクル以内にシリアルにデータパッドへ出力する出力段とより成り、
シリアルな第１及び第３のデータビットは第１のイネーブル信号の１つおきの相で出力され、シリアルな第２及び第４のデータビットは第２のイネーブル信号の１つおきの相で出力され、第１及び第２のイネーブル信号は同期されていないメモリデバイス。
【請求項１６】
各出力パスはデータビットの群から１つのデータビットを選択し、各出力パスから選択される各データビットはそれぞれ異なる請求項１５のメモリデバイス。
【請求項１７】
各出力パスは、メモリデバイスのアドレスビットの論理値に応じてデータビットから１つのデータビットを選択する請求項１５のメモリデバイス。
【請求項１８】
出力段は、メモリデバイスのアドレスビットの論理値に応じてデータビットを出力する請求項１５のメモリデバイス。
【請求項１９】
複数のデータビットを記憶する複数のメモリセルと、
複数の出力パスと、
出力パスに接続されて、各出力パスからデータビットを受ける出力セレクトと、
出力セレクトに接続されて、該出力セレクトから選択されたデータビットをシリアルに受けて、選択されたデータビットを２クロックサイクルでデータパッドへ出力する出力段とより成り、
各出力パスは、
メモリセルからデータビットの群を受ける複数の入力ノードと、
データビットから選択された１つの選択データビットを与える入力セレクトと、
入力セレクトに接続されて、選択されたデータビットを受ける第１のラッチと、
第１のラッチに接続されて、第１のラッチから選択されたデータビットを受ける第２のラッチとより成り、各出力パスからの選択されたデータビットはそれぞれ異なるメモリデバイス。
【請求項２０】
出力パスの第１のラッチは第１の伝播制御信号により制御され、出力パスの一方の半部の第２のラッチは第２の伝播制御信号により制御され、出力パスのもう一方の半部の第２のラッチは第３の伝播制御信号により制御され、これらの伝播制御信号が作動されるとデータビットがラッチから出力セレクトへ送られる請求項１９のメモリデバイス。
【請求項２１】
第１の伝播制御信号は、メモリデバイスが読み出し命令を受けた後２クロックサイクル以内にデータパッドに第１のデータビットが出力されると常に作動される請求項２０のメモリデバイス。
【請求項２２】
第１の伝播制御信号は、メモリデバイスが読み出し命令を受けた後３クロックサイクル以内にデータパッドに第１のデータビットが出力されると常に作動される請求項２０のメモリデバイス。
【請求項２３】
第１の伝播制御信号は、メモリデバイスが読み出し命令を受けた後４クロックサイクル以内にデータパッドが第１のデータビットを出力すると、第２の伝播制御信号の変化時の間において且つ第３の伝播制御信号の変化時の間において作動される請求項２０のメモリデバイス。
【請求項２４】
第１の伝播制御信号は、メモリデバイスが読み出し命令を受けた後５クロックサイクル以内にデータパッドが第１のデータビットを出力すると、第２の伝播制御信号の変化時の間において且つ第３の伝播制御信号の変化時の間において作動される請求項２０のメモリデバイス。
【請求項２５】
第１の伝播制御信号は、メモリデバイスが読み出し命令を受けた後４以上のクロックサイクル以内にデータパッドが第１のデータビットを出力すると、第２の伝播制御信号の変化時の間において且つ第３の伝播制御信号の変化時の間において作動される請求項２０のメモリデバイス。
【請求項２６】
複数のデータビットを記憶する複数のメモリセルと、
メモリセルからＭビットのデータ群をパラレルに受ける複数の入力ノードと、
データパッドと、
入力ノードとデータパッドとの間に接続されたＮ個の出力パスとより成り、
各出力パスはＭ個のデータビットの群のそれぞれ異なるビットを転送し、Ｍ個のデータビットの群は複数のタイミング信号の作動によりシリアルにデータパッドへ転送され、タイミング信号は第１及び第２のイネーブル信号によりそれぞれ異なる時点で作動され、これらのイネーブル信号は同期状態になく、Ｍ及びＮは２より大きいメモリデバイス。
【請求項２７】
出力パスの数は４である請求項２６のメモリデバイス。
【請求項２８】
ＭとＮは等しい請求項２６のメモリデバイス。
【請求項２９】
Ｍは４であり、Ｎは４である請求項２６のメモリデバイス。
【請求項３０】
Ｍ個のデータビットの一半部は第１の２つのタイミング信号の作動により第１のクロックサイクルにおいてデータパッドへ転送され、Ｍ個のデータビットの別の半部は第２の２つのタイミング信号の作動により第２のクロックサイクルにおいてデータパッドへ転送され、Ｍは２より大きい請求項２６のメモリデバイス。
【請求項３１】
プロセッサと、
プロセッサに接続されたメモリデバイスとより成り、
メモリデバイスは、
複数のデータビットを記憶する複数のメモリセルと、
メモリセルからＭビットのデータ群をパラレルに受ける複数の入力ノードと、
データパッドと、
入力ノードとデータパッドとの間に接続されたＮ個の出力パスとより成り、
各出力パスはＭ個のデータビットの群のそれぞれ異なるビットを転送し、Ｍ個のデータビットの群は複数のタイミング信号の作動によりシリアルにデータパッドへ転送され、タイミング信号は第１及び第２のイネーブル信号によりそれぞれ異なる時点で作動され、これらのイネーブル信号は同期状態になく、Ｍ及びＮは２より大きいシステム。
【請求項３２】
プロセッサとメモリデバイスとの間のデータ通信用データバスと、
メモリデバイスのメモリセルのアドレス位置を与えるアドレスバスとをさらに備えた請求項３１のシステム。
【請求項３３】
メモリデバイスを動作させる方法であって、
メモリセル内の２より大きいＭ個のデータビットにアクセスし、
Ｍ個のデータビットを出力回路へパラレルに転送し、
Ｍ個のデータビットを出力回路からデータパッドへ第１及び第２のイネーブル信号に基づきクロック信号の２サイクル以内にシリアルに出力するステップより成り、
第１のイネーブル信号は偶数データビットのデータパッドへの出力を可能にし、第２のイネーブル信号は奇数データビットのデータパッドへの出力を可能にするメモリデバイスの動作方法。
【請求項３４】
アドレスビットを受け、
一部のアドレスビットの論理値に基づき転送順位を決定し、
転送順位に従って出力回路からデータパッドへＭ個のデータビットを転送するステップをさらに含む請求項３３の方法。
【請求項３５】
第１及び第２のイネーブル信号に基づき複数のタイミング信号を作動するステップをさらに含む請求項３３の方法。
【請求項３６】
２より大きいＭ個のデータビットを複数の出力パスへパラレルに読み出し、
それぞれ異なるＭ個のデータビットを出力パスから出力セレクトへ転送し、
第１及び第２のイネーブル信号を作動し、
複数のタイミング信号をイネーブル信号に基づきシリアルに作動し、
タイミング信号の変化後にＭ個のデータビットを出力段へシリアルに転送し、
クロック信号の２サイクル以内にＭ個のデータビットをデータパッドへ出力するステップより成るデータ転送方法。
【請求項３７】
Ｍ個のデータビットの読み出しステップは、複数のメモリセルにアクセスするステップを含む請求項３６の方法。
【請求項３８】
出力パスからのＭ個のデータビットの転送ステップは、各出力パス上のＭ個のデータビットから異なるデータビットを選択するステップを含む請求項３６の方法。
【請求項３９】
第１及び第２のイネーブル信号を作動するステップは、異なる相を有する信号を作動するステップを含む請求項３６の方法。
【請求項４０】
複数のタイミング信号を作動するステップは、
第１のイネーブル信号の第１の相に基づき第１のタイミング信号を作動し、
第２のイネーブル信号の第１の相に基づき第２のタイミング信号を作動し、
第１のイネーブル信号の第２の相に基づき第３のタイミング信号を作動し、
第２のイネーブル信号の第２の相に基づき第４のタイミング信号を作動するステップを含む請求項３６の方法。
【請求項４１】
複数のタイミング信号を作動するステップは、
第１のイネーブル信号の変化後に第１のタイミング信号を作動し、
第２のイネーブル信号の変化後に第２のタイミング信号を作動し、
第１のイネーブル信号の異なる変化後に第３のタイミング信号を作動し、
第２のイネーブル信号の異なる変化後に第４のタイミング信号を作動するステップを含み、第１のイネーブル信号の変化は第２のイネーブル信号の変化の間にある請求項３６の方法。
【請求項４２】
複数のタイミング信号を作動するステップは、
第１のイネーブル信号の下降エッジの後に第１のタイミング信号を作動し、
第２のイネーブル信号の下降エッジの後に第２のタイミング信号を作動し、
第１のイネーブル信号の上昇エッジの後に第３のタイミング信号を作動し、
第２のイネーブル信号の上昇エッジの後に第４のタイミング信号を作動するステップを含み、第１のイネーブル信号の下降エッジは第２のイネーブル信号の下降エッジと上昇エッジとの間にある請求項３６の方法。
【請求項４３】
Ｍ個のデータビットを出力するステップは、
第１のタイミング信号の作動後に第１のデータビットを出力し、
第２のタイミング信号の作動後に第２のデータビットを出力し、
第３のタイミング信号の作動後に第３のデータビットを出力し、
第４のタイミング信号の作動後に第４のデータビットを出力するステップを含む請求項３６の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に集積回路に関し、さらに詳細には、メモリデバイスのデータパスに関する。
【背景技術】
【０００２】
同期ダイナミックＲＡＭ（ＳＤＲＡＭ）デバイスのような半導体メモリデバイスは、コンピュータ及び電子製品に広く使用されている。ＳＤＲＡＭデバイスは通常、データを記憶するためのメモリセルを多数備えている。データを読み出すには、メモリ読み出し動作を実行させる。読み出し動作時に、メモリセルのデータにアクセスし、処理を行うためにデータパッドへ出力する。ＳＤＲＡＭの動作は、普通のクロック信号に基づいている。
【０００３】
ＳＤＲＡＭデバイスには幾つかのタイプがある。１つのタイプでは、メモリセルのデータにアクセスし、クロックサイクル毎に１ビットのデータをデータパッドへ出力する。別のタイプのＳＤＲＡＭデバイスでは、クロックサイクル毎に２ビットのデータにアクセスしてデータパッドへ出力するため、このタイプのＳＤＲＡＭデバイスは通常、ダブルデータレート（ＤＤＲ）ＳＤＲＡＭデバイスとは呼ばれている。
【０００４】
現在、新しいタイプのＳＤＲＡＭデバイスが、メモリデバイスを含む集積回路デバイスの規格を設定する国際組織であるジェデック（ＪＥＤＥＣ）により提案されている。ＪＥＤＥＣにより提案されたＳＤＲＡＭデバイスの仕様の原案を本明細書の一部として引用する。提案されたＳＤＲＡＭデバイス、即ち、ＤＤＲ ＩＩ ＳＤＲＡＭデバイスは、読み出しサイクルの間、メモリデバイス内の４ビットのデータにアクセスしてデータパッドへ出力する。従って、ＤＤＲ ＩＩ ＳＤＲＡＭデバイスは従来のデバイスよりもデータ出力を高速で行える。
【０００５】
ＤＤＲ ＩＩ ＳＤＲＡＭデバイスを作動させるための課題の１つは、メモリセルから４ビットのデータがデータパッドへ適正に出力されるようにデバイスを構成することである。ＤＤＲ ＳＤＲＡＭデバイスは、一度に２ビットのデータ群にアクセスするため、１クロックサイクルに１つの群から２ビットのデータをデータパッドへ出力することができる。次のクロックサイクルでは、前の群と同じ態様で２ビットの次の群のデータをデータパッドへ出力することが可能である。かくして、２クロックサイクル毎に４ビットのデータをデータパッドへ出力するが、これら４ビットのデータは２つの異なる群のものである。ＤＤＲ ＩＩ ＳＤＲＡＭデバイスは、一度に４ビットのデータ群にアクセスし、２クロックサイクルで（サイクル毎に２ビットずつ）データパッドへ出力する。しかしながら、ＤＤＲ ＳＤＲＡＭデバイスとは異なり、ＤＤＲ ＩＩ ＳＤＲＡＭデバイスでは、４ビットのデータが同じ群のものであるため、２クロックサイクルのうちの何れのサイクルで４ビットデータのうち何れの２ビットデータを出力するか識別する必要がある。さらに、４ビットがそれぞれ正しい順序でデータパッドへ出力されるように適正なビット順位を決定しなければならない。
【０００６】
読み出し動作時にデータがメモリセルからデータパッドへ適正に出力されるＤＤＲ ＩＩ ＳＤＲＡＭデバイスを実現することが求められている。
【発明の概要】
【０００７】
本発明は、メモリデバイスのメモリセルとデータパッドとの間のデータ転送を行う出力回路を備えたＤＤＲ ＩＩ ＳＤＲＡＭデバイスを提供する。
【０００８】
１つの局面において、このメモリデバイスは、メモリセルからＭビットのデータ群をパラレルに受ける複数の入力ノードを有する。Ｎ個の出力パスが、入力ノードとデータパッドとの間に接続されており、Ｍ及びＮは２より大きい。各出力パスはＭ個のデータビットの群のそれぞれ異なるビットを転送する。Ｍ個のデータビットは、複数のタイミング信号の作動によりシリアルにデータパッドへ転送される。タイミング信号は、第１及び第２のイネーブル信号によりそれぞれ異なる時点で作動される。これらのイネーブル信号は同期されていない。
【０００９】
別の局面において、データ転送方法が提供される。この方法は、２より大きいＭ個のデータビットを複数の出力パスへパラレルに読み出すステップを含む。さらに、Ｍ個のデータビットを出力パスから出力セレクトへ転送するステップを含む。各出力パスはそれぞれ異なるデータビットを転送する。この方法はさらに、第１及び第２のイネーブル信号と、複数のタイミング信号を作動するステップを含む。タイミング信号はイネーブル信号に基づいてシリアルに作動される。この方法はさらに、タイミング信号の変化後にＭ個のデータビットを出力段へシリアルに転送し、クロック信号の２サイクル以内にＭ個のデータビットをデータパッドへ出力するステップを含む。
【実施例】
【００１０】
以下の詳細な説明において、本発明の特定の実施例を例示し、本願の一部を構成する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されている。他の実施例も利用可能であり、本発明の思想及び範囲から逸脱しないで論理的、機械的及び電気的な変形を行えることを理解されたい。従って、以下の詳細な説明は限定の意味で捉えるべきではなく、本発明の範囲は、頭書の特許請求の範囲のみにより規定される。
【００１１】
図１は、本発明の一実施例によるメモリデバイス１００の単純化ブロック図である。一実施例において、メモリデバイス１００は主メモリ１０２を有する。主メモリ１０２は通常、バンク１−Ｎで示す１またはそれ以上のメモリバンクを有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスより成る。各メモリバンク１−Ｎは、複数のメモリセルが行列状に配置されたものである。行デコーダ１０４及び列デコーダ１０６は、アドレスバスまたはアドレスライン１１０ ０−Ｘ上に与えられるアドレスに応答して行列状のメモリセルにアクセスする。アドレスライン１１０ ０−Ｘは複数のアドレス信号Ａ０−ＡＸを受ける。複数の入力回路１１１ ０−Ｎ及び複数の出力回路１１２ ０−Ｎは、主メモリ１０２との双方向データ通信を行うためにデータバスまたはデータライン１１４ ０−Ｎに接続されている。各データライン１１４ ０−Ｎは、複数のデータ信号または複数のデータビットＤ０−ＤＮを与える。出力コントローラ１１７は、主メモリ１０２からデータパッド１１４ ０−Ｎへ出力されるデータのタイミングを制御する。メモリコントローラ１１６は、制御ライン１１１上に与えられる制御信号に応答してメモリ１００を制御する。制御信号は、外部クロック信号（ＣＬＫ）、チップセレクト（ＣＳ*）、行アクセスストローブ（ＲＡＳ*）、列アクセスストローブ（ＣＡＳ*）及び書き込みイネーブル（ＷＥ*）を含むが、これらに限定されない。メモリデバイス１００は、その動作の種々の設定を記憶するようにプログラム可能なモードレジスタ１１９も備えている。
【００１２】
当業者であればわかるように、図１のメモリデバイス１００はさらに別の回路及び制御信号を有することが可能であり、図１のメモリデバイスは本発明に焦点を当てるために単純化されている。ＤＲＡＭの上記説明はそのメモリの一般的理解に資するためであってＤＲＡＭデバイスの全ての構成要素及び特徴を網羅したものでないことがわかるであろう。
【００１３】
本発明の説明中、データ、ビット、データビットのような用語は、主メモリ１０２から読み出される、または書き込まれる情報または信号である同じ対象を指すものとして互換的に使用する。さらに、ライン及びノードのような用語は同じ要素を指すように互換的に使用する。
【００１４】
図２は、レイテンシーを種々の値に設定した場合におけるメモリ動作時の図１のデバイスのタイミング図を示す。図２において、ＣＬＫは図１のメモリデバイス１００の制御ライン１１８の１つに加えられる外部クロック信号を表す。一実施例において、メモリデバイス１００は、６６メガヘルツ（６６ＭＨＺ）乃至３００メガヘルツ（３００ＭＨＺ）の周波数レンジを有するＣＬＫ信号で動作できる。ＣＯＭＭＡＮＤは、読み出し動作のようなある特定のメモリ動作を実行するためにメモリデバイス１００に加えられる命令を表す。ＯＵＴＰＵＴ ＤＡＴＡ２１０ ０−３は、図１のライン１１４ ０−Ｌの１つに与えられる出力データを表す。各出力データＯＵＴＰＵＴ ＤＡＴＡ２１０ ０−３は、種々のレイテンシー設定値における出力データを表す。レイテンシー設定値は、図１のモードレジスタ１１９をプログラムすることにより設定される。レイテンシー設定値が異なると、読み出し命令が出された後、データライン１１４ ０−Ｎの１つに第１のデータビットが得られるタイミングが異なるものとなる。例えば、レイテンシーが２に設定されると、読み出し命令ＲＥＡＤの２クロックサイクル後に第１のデータビットＤ１が得られる。図２において、読み出し命令ＲＥＡＤが時間Ｔ０に発生すると、ＯＵＴＰＵＴ ＤＡＴＡ２１０−０の第１のデータビットＤ１は時間Ｔ２で得られるが、これは読み出し命令の２クロックサイクル後である。同様に、ＯＵＴＰＵＴ ＤＡＴＡ２１０ １−３は、レイテンシーの設定が３、４または５であれば、第１のデータビットはＴ３、Ｔ４またはＴ５で得られるが、これらはそれぞれ読み出し命令の３、４または５クロックサイクル後であることを示す。レイテンシーの設定は、メモリデバイス１００の外部の変数に応じて選択される。
【００１５】
図１のメモリデバイス１００は、読み出し動作の各読み出しバーストで４ビットのデータ列を出力できる。読み出し動作において、メモリコントローラ１１６は、ＲＡＳ*、ＣＡＳ*及びＷＥ*のようなある特定の組み合わせの命令信号についてチェックする。その組み合わせが読み出し動作にとって有効であれば、読み出し命令が発せられる。例えば、図２において、読み出し動作のための組み合わせが有効になった後、時間Ｔ０において、読み出し命令が発せられる。主メモリ１０２（図１）の４つのデータビットを読み出して、出力回路１１２ ０−Ｎの１つへ出力する。主メモリ１０２の４つのデータビットの読み出しは、従来の任意の読み出し方法で行うことが可能である。出力回路１１２ ０−Ｎの１つに４ビットのデータが読み出されると、これらのビットはデータライン１１４ ０−Ｎの１つへシリアルに出力される。ライン１１４ ０−Ｎに出力される４ビットのデータのタイミングは、レイテンシーの設定に基づき出力コントローラ１１７により制御される。図２に示すように、各ＯＵＴＰＵＴ ＤＡＴＡ２１０ ０−３の４ビットのデータＤ０−Ｄ３は、異なるレイテンシー設定に応じて、読み出し命令後の異なるクロックサイクル時に出力される。出力回路１１２ ０−Ｎ及び出力コントローラ１１７並びにそれらの動作については、後続の図面を参照して詳述する。
【００１６】
図３は、図１の出力回路１１２ ０−Ｎの１つのブロック図である。図３は出力回路１１２−０を示す。他の出力回路の構成は図３に示す出力回路１１２−０の構成と同一である。出力回路１１２−０は複数の出力パス３１０ ０−３を有する。出力セレクト３５０は、ラインまたはノード３４２ ０−３を介して出力パス３１０ ０−３に接続されている。出力段３６０は、ライン３５６を介して出力セレクト３５０に接続されている。出力段３６０は、ライン１１４−０に接続されて複数のデータビットＤ０−ＤＮを与える。
【００１７】
出力パス３１０ ０−３は、複数の入力セレクト３２０ ０−３を有する。複数の第１のラッチ３３０ ０−３は、ライン３２２ ０−３を介して入力セレクト３２０ ０−３に接続されている。複数の第２のラッチ３４０ ０−３は、ライン３３２ ０−３を介して第１のラッチ３３０ ０−３に接続され、ライン３４２ ０−３を介して出力セレクト３５０に接続されている。出力パス３１０ ０−３の構成は同一であるため、各出力パス３１０ ０−３は同一構成要素より成る。例えば、出力パス３１０−０の入力セレクト３２０−０は、ライン３２２−０を介して第１のラッチ３３０−０に接続されている。第２のラッチ３４ ０−０は、ライン３３２−０を介して第１のラッチ３３０−０に接続され、ライン３４２−０を介して出力セレクト３５０に接続されている。他の出力パス３１０ １−３は出力パス３１０−０と同じ構成である。
【００１８】
各入力セレクト３２０ ０−３は、複数の入力ノード３２６に接続されて複数のデータ信号またはデータビットＤ０−Ｄ３を受ける。これらのデータビットは補数データである。別の表現をすると、これらのデータビットはそれぞれ主メモリ１０２からの真のデータビットとは反対である。データビットＤ０−Ｄ３は、パラレルでノード３２６において受ける。換言すれば、データビットＤ０−Ｄ３は主メモリ１０２からノード３２６に同時に到達する。各入力セレクト３２０ ０−３も、複数のセレクトライン３２８に接続されて複数のセレクト信号ＣＡ０−ＣＡ３を受ける。第１のラッチ３３０ ０−３はそれぞれ制御ライン３３４に接続されている。第２のラッチ３４０ ０−３はそれぞれ制御ライン３４４に接続されている。制御ライン３３４、３４４は複数の伝播制御信号Ｑ０−Ｑ２を受ける。全ての制御ライン３３４は信号Ｑ２を受ける。第２のラッチ３４０ ０−１の制御ライン３４４は信号Ｑ０を受ける。第２のラッチ３４０ ２−３の制御ライン３４４は信号Ｑ１を受ける。
【００１９】
出力セレクト３５０は、複数のマルチプレクサ３５２ ０−３を有する。各マルチプレクサ３５２ ０−３の入力はノード３４２ ０−３の１つに接続され、出力はライン３５６を介して出力段３６０に接続されている。マルチプレクサ３５２ ０−３はまた、複数の制御ライン３５４に接続されて複数のタイミング信号ＤＬＬ ０−３を受ける。
【００２０】
図３において、各入力セレクト３２０ ０−３は、ライン３２６上の４つのデータビットＤ０−Ｄ３のうち１つを選択し、選択したビットを対応するライン３２２ ０−３のうちの１つへ送る。データビットＤ０−Ｄ３の間の１つのデータビットの選択は、ライン１１０ ０−Ｘ（図１）上で受ける２つのアドレス信号またはアドレスビットに基づく。ライン１１０−Ｘ上で受けるアドレスビットはＡ０、Ａ１、Ａ３、…、ＡＸである。ビットＡ１及びＡ０の論理値（論理１または０）は、入力セレクト３２０ ０−３によるデータビットの選択を決定する。Ａ１及びＡ０の論理値が０と０（二進００）であれば、入力セレクト３２０ ０−３によるデータビットの選択はそれぞれＤ０、Ｄ１、Ｄ２、Ｄ３である。換言すれば、Ａ１Ａ０の組み合わせが００であれば入力セレクト３２０−０はビットＤ０を選択し、入力セレクト３２０−１はビットＤ１を選択し、入力セレクト３２０−２はビットＤ２を選択し、入力セレクト３２０−３はビットＤ３を選択する。Ａ１Ａ０の組み合わせが０１であれば、入力セレクト３２０ ０−３により選択されるデータの順序はそれぞれＤ１、Ｄ２、Ｄ３、Ｄ０である。Ａ１Ａ０の組み合わせが１０であれば、入力セレクト３２０ ０−３により選択されるデータの順序はＤ２、Ｄ３、Ｄ０、Ｄ１である。Ａ１Ａ０の組み合わせが１１であれば、入力セレクト３２０ ０−３により選択されるデータの順序はＤ３、Ｄ０、Ｄ１、Ｄ２である。例えば、Ａ１Ａ０の組み合わせが００であれば、図３において、入力セレクト３２０ ０−３により選択されてライン３２２ ０−３へ送られる４つの異なるデータビットはそれぞれＤ０、Ｄ１、Ｄ２、Ｄ３である。
【００２１】
ラッチ３３０ ０−３及び３４０ ０−３は、信号ＱＬ０−ＱＬ２により制御される。ラッチ３３０ ０−３又は３４０ ０−３は、信号ＱＬ０−ＱＬ２が作動されるとデータ信号またはデータビットを１つのノードから別のノードへ通過させる。ＱＬ２が作動されると、即ち、低い信号レベル（ＬＯＷ）から高い信号レベル（ＨＩＧＨ）へ変化すると、第１のラッチ３３０ ０−３はデータをノード３２２ ０−３からノード３３２ ０−３へ送る。ＱＬ０が作動されると、第２のラッチ３４０ ０−１はデータをノード３３２ ０−１からノード３４２ ０−１へ送る。ＱＬ１が作動されると、第２のラッチ３４０ ２−３はデータをノード３３２ ２−３からノード３４２ ２−３へ送る。上記の例では、ＱＬ０−ＱＬ３が作動された後、データビットＤ０−Ｄ３はライン３２２ ０−３からノード３３２ ０−３へ送られ、最後にノード３４２ ０−３へ送られる。
【００２２】
出力セレクト３５０は、ノード３４２ ０−３上のデータビットを選択してそれらを出力段３６０へ順次供給する。タイミング信号ＤＬＬ０−ＤＬＬ３は、順次作動されてノード３４２ ０−３上のデータビットをライン３５６を介して出力段３６０へ送る。かくして、出力セレクト３５０はデータビットをシリアルに出力段３６０へ送る。出力段３６０へ送られるシリアルなデータビットのうち第１のデータビットは、出力パス３１０−０のライン３４２−０上のデータビットである。出力段３６０へ送られる第２のデータビットは、出力パス３１０−２からのライン３４２−１のデータビットである。このパターンで、出力段３６０へ送られる第３及び第４のデータビットは、ライン３４２−２及び３４２−３からのものである。上記の例では、出力段３６０へ送られる第１のデータビットはＤ０である。出力段３６０へ送られる第２、第３及び第４のデータビットはＤ１、Ｄ２、Ｄ３である。
【００２３】
出力段３６０は、ライン３５６上のデータビットを受けてそれらをライン１１４−０へシリアルに出力する。上記と同じ例を用いると、ライン１１４−０上に出力されるデータビットはＤ０、Ｄ１、Ｄ２、Ｄ３である。出力段３６０は、出力ライン１１４−０上のデータビットＤ０−Ｄ３を真の形で出力する。換言すれば、ライン１１４−０上に出力されるデータはライン３２６上のデータとは反対の電位を有する。この説明の例に用いるデータビットの順序はＤ０、Ｄ１、Ｄ２、Ｄ３である。しかしながら、データビットの順序は上述したアドレスビットＡ１、Ａ０の論理値に応じた任意の順序でよい。例えば、ライン３４２ ０−３上のデータがそれぞれＤ１、Ｄ２、Ｄ３、Ｄ０であれば、データビットは同じ順序で出力段３６０へ送られる。この場合、出力段３６０は同じ順序で、即ち、Ｄ１、Ｄ２、Ｄ３、Ｄ０の順序でデータビットをライン１１４−０へ出力する。要約すると、Ａ１Ａ０のアドレスビットの組み合わせが００であれば、ライン１１４−０におけるデータビットの出力順序はＤ０、Ｄ１、Ｄ２、Ｄ３であり、Ａ１Ａ０が０１であれば、出力データはＤ１、Ｄ２、Ｄ３、Ｄ０であり、Ａ１Ａ０が１０であれば、出力データはＤ２、Ｄ３、Ｄ０、Ｄ１、さらにＡ１Ａ０が１１であれば、出力データはＤ３、Ｄ０、Ｄ１、Ｄ２である。
【００２４】
図４は、レイテンシーを２に設定した図３の出力回路１１２−０の動作を示すタイミング図である。図４において、ＣＡ信号はライン３２８上で受けるＣＡ０−ＣＡ３信号の１つを表す。ＱＬ０、ＱＬ１、ＱＬ２信号は、図３の第１及び第２のラッチ３３０、３４０で受けるのと同じ信号を表す。ＤＬＬ０、ＤＬＬ１、ＤＬＬ２、ＤＬＬ３は、出力セレクト３５０のライン３５４上で受けるのと同じ信号を表す。出力データＤ０、Ｄ１、Ｄ２、Ｄ３は、ライン１１４−０上の出力データＤ０−Ｄ３を表す。
【００２５】
図４を参照して、図３のデバイスの動作を説明する。図４において、時間Ｔ０でＲＥＡＤ命令が発せられる。メモリセル１０２（図１）の４つのデータビットにアクセスする。４つのデータビットは、図３の出力回路１１２−０のデータパス３１０ ０−３へ順次転送される。データパス３１０ ０−３の入力セレクト３２０ ０−３は、ライン３２６上において４つのデータビットＤ０−Ｄ３を受ける。ライン３２６において、４つのデータビットはそれらの補数の形で表わされている。図４の時間ＴＡにおいて、信号ＣＡがＨＩＧＨに切換ると、各入力セレクト３２０ ０−３はライン３２６上の４つのビットＤ０−Ｄ３の中から１つのデータビットを選択することができる。選択されたデータビットはライン３２２ ０−３へ送られる。本発明を説明する目的で、Ａ１Ａ０は００であると仮定する。従って、ライン３２２ ０−３へ送られる４つのデータビットはそれぞれＤ０、Ｄ１、Ｄ２、Ｄ３である。換言すれば、ライン３２２−０はデータビットＤ０を運び、ライン３２２−１はデータビットＤ１を、ライン３２２−２はデータビットＤ２を、またライン３２２−３はデータビットＤ３を運ぶ。
【００２６】
レイテンシーが２では、信号ＱＬ２は常にＨＩＧＨである。図４に示すように、ＱＬ２信号はＲＥＡＤ命令の開始時から全てのクロックサイクルについてＨＩＧＨである。ＱＬ２がＨＩＧＨであれば、ライン３２２ ０−３上のＤ０−Ｄ３はラッチ３３０ ０−３を通ってノード３３２ ０−３へ送られる。時間ＴＡにおいて、ＱＬ０信号はＨＩＧＨに切換わる。これにより、データビットＤ０及びＤ１はノード３３２ ０−１から第２のラッチ３４０ ０−１を介してノード３４２ ０−１へ通過することができる。時間ＴＢにおいて、ＱＬ１はＨＩＧＨに切換わる。これにより、データビットＤ２及びＤ３はノード３２２ ２−３から第２のラッチ３４０ ２−３を通って３４２  ２−３へ通過することができる。
【００２７】
出力セレクト３５０では、マルチプレクサ３５２ ０−３がタイミング信号ＤＬＬ０−ＤＬＬ３により制御される。ＤＬＬ０−ＤＬＬ３信号は、ノード３４２ ０−３上のビットＤ０−Ｄ３がレイテンシーの設定に応じてライン１１４−０へ適正に出力できるように順次作動される。レイテンシーの設定が２であるため、ライン１１４−０上に出力される第１のデータビットはＲＥＡＤ命令の２クロックサイクル後に現れる。この場合、第１のデータビットは時間Ｔ２に現れる。ノード３４２−０上の第１のビットを通過させるには、ＤＬＬ０信号を作動させる。これにより、データビットＤ０はノード３４２−０からノード３５６へ、そしてライン１１４−０へ通過することができる。ノード３４２−０からノード１１４−０へ伝播遅延が存在するため、データビットＤ０がライン１１４−０に現れる時、時間Ｔ２においてそれがクロック信号ＣＬＫの上昇エッジに一致するように、信号ＤＬＬ０は時間Ｔ２の直前に作動される。図４において、ＤＬＬ０は時間Ｔ２の前に作動され、ＨＩＧＨに切換わる。これにより、時間Ｔ２でデータビットＤ０（真）はＣＬＫ信号の上昇エッジに並ぶことができる。同様に、ＤＬＬ２は時間Ｔ３の前にＨＩＧＨに作動されるため、データビットＤ２は時間Ｔ２においてＣＬＫ信号の上昇エッジに並ぶことができる。同様に、信号ＤＬＬ１及びＤＬＬ３はそれぞれ時間Ｔ２．５及びＴ３．５の前にＨＩＧＨに作動されるため、データビットＤ１及びＤ３は時間Ｔ２．５及びＴ３．５においてＣＬＫ信号の下降エッジに並ぶことができる。
【００２８】
図５は、レイテンシーの設定が３である図３の出力回路１１２−０の動作を示すタイミング図である。レイテンシーが３であれば、出力データの第１のビットはＲＥＡＤ命令が発せられた３クロックサイクル後にライン１１４−０上に現れる。図５において、Ｄ０は時間Ｔ３に現れるが、これは時間Ｔ０のＲＥＡＤ命令の３クロックサイクル後である。レイテンシーが３では、ライン３２６上のデータビットＤ０−Ｄ３はレイテンシー２の場合と同様にライン１１４Ａへ出力される。レイテンシー２と３の相違点は、信号ＣＡ、ＱＬ０、ＱＬ１及びＤＬＬ０−ＤＬＬ３のタイミングにある。レイテンシー３の出力データはレイテンシー２の出力データより１クロックサイクル遅れてライン１１４−０に現れるため、信号ＣＡはほとんど１クロックサイクル後に作動される。図５において、ＣＡ信号は、図４の時間ＴＡのほとんど１クロックサイクル後である時間ＴＡにおいてＨＩＧＨに作動される。ＱＬ２は、レイテンシー２の場合と同様に、読み出しサイクルの間中ＨＩＧＨを維持する。しかしながら、他の信号は、図５に示すようにほとんど１クロックサイクル後に作動される。
【００２９】
図６は、レイテンシーの設定が４である図３の出力回路１１２−０の動作を示すタイミング図である。レイテンシー設定が４だと、出力データの第１のビットはＲＥＡＤ命令が発せられた４クロックサイクル後にライン１１４−０上に現れる。図６において、Ｄ０は時間Ｔ０のＲＥＡＤ命令から４クロックサイクル後の時間Ｔ４に現れる。レイテンシー４では、ライン３２６上に受けるデータビットＤ０−Ｄ３はレイテンシー２と同様にライン１１４−０へ出力される。しかしながら、４ビット１つの群の最後のビット及び４ビットの次の群の最初のビットを適正に出力できるようにするため異なるタイミング方式が提供される。従って、ＱＬ２信号は、レイテンシー２及び３の場合と同様に常にＨＩＧＨというわけではない。
【００３０】
図６において、ＱＬ０及びＱＬ１の点線部分は前の読み出しサイクルからの信号を示す。６００及び６０１において点線で示す信号は、ＱＬ０及びＱＬ１信号の前の変化を示す。６０４及び６０５における信号は、現在の読み出しサイクルにおけるＱＬ０及びＱＬ１の現在の変化である。６０２における信号はＱＬ２信号の現在の変化である。図３において、現在の読み出しサイクルの現在のビットＤ０−Ｄ３が前の読み出しサイクルの前のビットＤ０−Ｄ３と混同されないようにするため、ノード３３２ ０−３上の前のビットＤ０−Ｄ３を現在のビットＤ０−Ｄ３がノード３３２ ０−３に到達する前にノード３４２ ０−３へ送る必要がある。従って、ＱＬ２は、ＱＬ０信号の変化とＱＬ１信号の変化との間で作動させなければならない。換言すれば、ＱＬ２は、前の読み出しサイクルのＱＬ０の変化の後で現在の読み出しサイクルのＱＬ０の変化の前に作動する必要がある。
【００３１】
図６に示すように、ＱＬ２は６０２において変化するが、これは、６００におけるＱＬ０の変化の後で６０４におけるＱＬ０の変化の前である。同様に、６０２におけるＱＬ２の変化も、６０１におけるＱＬ１の変化の後で６０５におけるＱＬ１の変化の前である。従って、ＱＬ２が６０２において変化すると、ライン３２２ ０−３上の現在のビットＤ０−Ｄ３はノード３３２ ０−３へ送られる。この時（６０２）までに、前のビットＤ０−Ｄ３は、６００及び６０１におけるＱＬ０及びＱＬ１の変化により既にノード３４２ ０−３へ送られている。従って、レイテンシー４において信号ＱＬ０−ＱＬ３を適正に作動することにより、出力回路１１２−０は全ての読み出しサイクルにおいてビットＤ０−Ｄ３を正しく処理する。
【００３２】
図７は、レイテンシーの設定が５である図３の出力回路１１２−０の動作を示すタイミング図である。レイテンシーが５では、出力データの最初のビットはＲＥＡＤ命令が発せられた５クロックサイクル後にライン１１４−０上に現れる。図７において、Ｄ０は、時間Ｔ０でのＲＥＡＤ命令から５クロックサイクル後の時間Ｔ５で現れる。レイテンシー５では、３２６上で受けるデータビットＤ０−Ｄ３は、レイテンシー２の場合と同様にライン１１４−０へ出力される。レイテンシーが５である場合の出力パス１１２−０の動作タイミングは、レイテンシー４の時のタイミングと同じである。図６と同様に、図７の点線で示す信号は前の読み出しサイクルからの信号である。図７において、信号ＱＬ２は７０２において作動またはＨＩＧＨに変化する。この変化は、７０４及び７０５におけるＱＬ０及びＱＬ１の変化の前であって、７００及び７０１におけるＱＬ０及びＱＬ１の変化の後である。この時（７０２）までに、前のビットＤ０−Ｄ３は、７００及び７０１におけるＱＬ０及びＱＬ１の変化により既にノード３４２ ０−３へ送られている。従って、レイテンシー５では、信号ＱＬ０−ＱＬ３を適正に作動することにより、出力回路１１２−０は全ての読み出しサイクルにおいてビットＤ０−Ｄ３を正しく処理する。
【００３３】
図８Ａ−Ｄは、図３の入力セレクト３２０ ０−３の概略図である。図８Ａ−Ｄの各入力セレクト３２０ ０−３は、複数のマルチプレクサ８１０ ０−３を有する。簡略を期するために、異なる入力セレクト３２０ ０−３間のマルチプレクサの参照番号は同じである。図８Ａにおいて、各マルチプレクサ８１０ ０−３の入力は、データＤ０−Ｄ３のビットの１つを受ける対応の入力ライン３２６のうちの１つに接続されている。マルチプレクサ８１０ ０−３はまた、ノード８１２に接続された複数の出力を有する。記憶素子８１４は、第１の記憶ノードがノード８１２においてマルチプレクサ８１０ ０−３の出力に接続され、第２の記憶ノードがノード３２２ ０−３の１つに接続されている。各マルチプレクサ８１０ ０−３は、ライン３２８上で受信される信号ＣＡ０−ＣＡ３の１つにより制御される。
【００３４】
図８Ｂ−Ｄにおいて、入力セレクト３１０ １−３は図８Ａの入力セレクト３１０−０と同じ構成である。しかしながら、入力セレクト３１０ １−３の入力３２６はデータビットＤ０−Ｄ３を異なる順序で受ける。図８Ａにおいて、入力３２６−０、３２６−１、３２６−２、３２６−３はそれぞれＤ０、Ｄ１、Ｄ２、Ｄ３をこの順序で受ける。図８Ｂにおいて、入力３２６−０、３２６−１、３２６−２、３２６−３において受信されるＤ０−Ｄ３の順序はそれぞれＤ１、Ｄ２、Ｄ３、Ｄ０である。図８Ｃにおいて、入力３２６−０、３２６−１、３２６−２、３２６−３により受信される信号Ｄ０−Ｄ３の順序はＤ２、Ｄ３、Ｄ０、Ｄ１である。図８Ｄにおいて、入力３２６−０、３２６−１、３２６−２、３２６−３において受信されるＤ０−Ｄ３の順序はそれぞれＤ３、Ｄ０、Ｄ１、Ｄ２である。
【００３５】
図８Ａ−Ｄの入力セレクト３２０ ０−３の動作は同じである。ＣＡ ０−３信号の１つが作動されると、その作動されたＣＡ信号により制御される対応のマルチプレクサは、ビットＤ０−Ｄ３の１つをノード３２６の１つからノード８１２へ、そしてノード３２２ ０−３の１つへ送る。例えば、図８Ａにおいて、ＣＡ０が作動またはＨＩＧＨに変化すると、マルチプレクサ８１０−０はノード３２６からノード８１２へ、そしてノード３２２−０へビットＤ０を送る。ＣＡ１が作動されると、ビットＤ１がノード３２２−０へ送られる。同様に、ＣＡ２またはＣＡ３が作動されると、ビットＤ２またはＤ３がノード３２２−０へ送られる。
【００３６】
信号ＣＡ ０−３のただ１つが一度に作動される。信号ＣＡ ０−３の作動の順序は、アドレスビットＡ１及びＡ０の論理値に基づく。Ａ１Ａ０が００であれば、ＣＡ０が作動され、Ａ１Ａ０が０１であれば、ＣＡ１が作動され、Ａ１Ａ０が１０であれば、ＣＡ２が作動され、そしてＡ１Ａ０が１１であれば、ＣＡ３が作動される。これらの順序は、図３のデータビットＤ０−Ｄ３が選択される順序と一致している。例えば、Ａ１Ａ０が１０であれば、ＣＡ２が作動される。図８Ａにおいて、信号ＣＡにより制御されるマルチプレクサ８１０−２はＤ２をノード３２２−０へ送る。データビットＤ２はそのシリアルデータの第１のビットである。図８Ｂにおいて、信号ＣＡ２により制御されるマルチプレクサ８１ ０−２はＤ３をノード３２２−１へ送る。ビットＤ３はそのシリアルデータの第２のビットである。同様に、図８Ｃ及び８Ｄのマルチプレクサ８１０−２はそれぞれビットＤ０及びＤ１をノード３２２−２及び３２２−３へ送る。従って、Ａ１Ａ０が１０であれば、信号ＣＡ２が作動され、これにより入力セレクト３２０ ０−３がビットＤ２、Ｄ３、Ｄ１及びＤ０を選択する。これは、図３の入力セレクト３２０ ０−３の選択とマッチする。
【００３７】
図９は、図３の出力パス３１０−０の第１のラッチ３３０−０を示す概略図である。ラッチ３３０−０は、ライン９１６により記憶素子９１４に接続されたマルチプレクサ９１２を有する。マルチプレクサ９１２は、入力Ｄがノード３２２−０に接続され、出力がノード９１６に接続されている。マルチプレクサ９１２は、そのクロックまたはＣＬＫ端子がライン３３４に接続されてＱＬ２信号を受ける。マルチプレクサ９１２はまたライン９１５に接続されるが、このラインはインバータ９１７の出力に接続されている。インバータ９１７は、ライン３３４上のＱＬ２信号を受け、ライン９１５上に補数信号ＱＬ２*を発生する。記憶素子９１４は、第１の記憶ノードＱがノード９１６に接続され、第２の記憶ノードＱ*がライン３３２−０に接続されている。図９は出力パス３１０−０の第１のラッチ３３０−０だけを示すが、他の出力パス３１０ １−３の第１のラッチ３３０ １−３及び第２のラッチ３４０ ０−３は図９のラッチ３３０−０と同じである。従って、図３の他の第１及び第２のラッチの動作は図９のラッチ３３０−０の動作と同じである。
【００３８】
図９を参照して、信号ＱＬ２が作動されない場合、マルチプレクサ９１２は閉じており、ライン３２２上のデータまたは信号がマルチプレクサ９１２を通過するのを阻止する。信号ＱＬ２が作動されると、マルチプレクサ９１２が開いて、ライン３２２−０上のデータまたは信号がマルチプレクサを介してライン９１６及び３３２−０に送られるようにする。信号は、１つの信号レベルから別の信号レベルへ変化すると、作動される。この場合、信号ＱＬ２は、低い信号レベル（ＬＯＷ）から高い信号レベル（ＨＩＧＨ）へ変化すると作動される。従って、図９において、ＱＬ２がＬＯＷからＨＩＧＨへ切換わると、ライン３２２−０上のデータがライン３２２−０へ送られる。同様に、図３では、ＱＬ０及びＱＬ１が作動されると、ライン３３２ ０−３上のデータがラッチ３４０ ０−３を介してライン３４２ ０−３へ送られる。
【００３９】
図１０は、図３の出力段３６０の概略図である。出力段３６０は、ノード３５６に接続されて出力セレクト３５６からデータビットＤ０−Ｄ３を受ける記憶素子１００２を有する。記憶素子１００２はまた、ノード１００８においてＮＯＲゲート１００４の第１の入力とＮＡＮＤゲート１００６の第１の入力に接続されている。ＮＯＲゲート１００４の第２の入力は、ノード１０１０において記憶素子１０１４に接続されている。ＮＡＮＤゲートの第２の入力は、ノード１０１２において記憶素子１０１４に接続されている。ＮＯＲゲート１００４の出力は、インバータ１０１６を介してｐチャンネルトランジスタ１０２０のゲートに接続されている。ＮＡＮＤ１００６の出力は、インバータ１０１８を介してｎチャンネルトランジスタ１０２２のゲートに接続されている。トランジスタ１０２０のソースは電源に接続され、ドレインはデータパッド１１４−０に接続されている。トランジスター１０２２のドレインはアースに接続され、ソースはデータパッド１１４に接続されている。信号ＤＬＬ０がノード１０２６に与えられるが、このノードはマルチプレクサ１０２４に接続されている。マルチプレクサ１０２４は、信号ＱＥＤを受けるために入力がノード１０２８に接続され、出力がノード１０１０に接続されている。
【００４０】
動作について説明すると、記憶素子１００２は、シリアルなデータビットＤ０−Ｄ３を受けて、それらのビットをＮＯＲゲート１００４とＮＡＮＤゲート１００６の第１の入力であるノード１００８へ送る。ある特定の時間、例えば、図４に示す時間ＴＢにおいて、ＤＬＬ０はＨＩＧＨに変化する。これにより、マルチプレクサ１０２４は信号ＱＥＤをノード１０１０及び１０１２に送る。ＮＯＲゲート１００４及びＮＡＮＤゲート１００６はノード１０１０及び１０１２におけるＱＥＤ信号とノード１００８における信号との組み合わせに基づきトランジスタ１０２０またはトランジスタ１０２２の何れかをオンにする。トランジスタ１０２０がオンになると、ノード１１４−０が電源（ＨＩＧＨ）に引き寄せられる。トランジスタ１０２２がオンになると、ノード１１４−０がアース（ＬＯＷ）へ引き寄せられる。ノード１１４−０におけるＨＩＧＨまたはＬＯＷはデータＤ０−Ｄ３の１つを表すが、これはライン３１６から受ける対応の補数データビットＤ０−Ｄ３の１つとは反対である。
【００４１】
図１１は、図１の出力コントローラ１１７のブロック図である。出力コントローラ１１７は、ライン１１１２−１１１５上の複数のレイテンシー信号ＬＡＴＥ２−ＬＡＴＥ５と、ライン１１１６上の読み出し信号ＲＤＷと、ライン１１１８上の遅延ロックループクロック信号ＣＬＫＤＱを受けるレイテンシー入力回路１１１０を備えている。レイテンシー入力回路１１１０は、ライン１１２０−１１２３において複数の出力を有し、複数の信号ＱＥＤ、ＱＳＰ２、ＱＳＰ３、ＱＳＰ１*を与える。出力タイミングイネーブル回路１１３０は、ライン１１１８及び１１２３を介してレイテンシー入力回路１１１０に接続され、ＣＬＫＤＱ及びＱＳＰ１*信号を受ける。出力タイミングイネーブル回路１１３０は、ライン１１３２上に第１のイネーブル信号ＣＬＫＬを、またライン１３３４上に第２のイネーブルＣＬＫＨを発生する。出力タイミング発生器１１５０は、ライン１１３２及び１１３４を介して出力タイミングイネーブル回路１１３０に接続され、信号ＣＬＫＬ及びＣＬＫＨを受ける。信号ＣＬＫＬ及びＣＬＫＨにより、出力タイミング発生器１１５０はライン１５５２−１１５５上にタイミング信号ＤＬＬ０−ＤＬＬ３を発生することができる。ＤＬＬ０−ＤＬＬ３信号は、図３において説明したように出力セレクト３５０を制御するために使用される。伝播制御信号発生器１１７０は、ライン１１２１−１１２３を介してレイテンシー入力回路１１１０に接続され、またライン１１５２−１１５５を介して出力タイミング回路１１５０に接続されて、ＱＳＰ２、ＱＳＰ３、ＱＳＰ１*及びＤＬＬ０−ＤＬＬ３信号を受ける。伝播制御信号発生器１１７０は、ライン１１７２−１１７４上にＱＬ０−ＱＬ２信号を発生する。ＱＬ０−ＱＬ２信号は、図３の第１及び第２のラッチ３３０   ０−３及び３４０ ０−３を作動するために使用する。
【００４２】
以下の説明において、「フリップフロップ」は当業者によって広く理解されている常用の回路コンポーネントを指す。以下の説明におけるフリップフロップは、正のエッジでトリガーされるフリップフロップである。しかしながら、本発明の説明を読むと、当業者は、負のエッジでトリガーされるフリップフロップまたは他のタイプの同様なコンポーネントにより同じ結果が得られる。さらに、以下の説明において、「ラッチ」または「パススルーラッチ」は普通の回路コンポーネントの意味である。ラッチは入力から出力へデータ又は信号を通過させるために使用する。以下の説明で言及するラッチは、図９のラッチ３３ ０−０と同じものでよい。
【００４３】
図１２は、図１１のレイテンシー入力回路１１１０の概略図である。レイテンシー入力回路１１１０は、パススルーラッチ（ＬＡＴ）１２１０と、複数のフリップフロップ（ＦＦ）１２１２−１２１４とを有する。ラッチ１２１０及びフリップフロップ１２１２−１２１４は、ライン１１１８上においてＣＬＫＤＱを受ける。ラッチ１２１０及びＦＦ１２１２は、ライン１１１６上において信号ＲＤＷを受ける。複数のマルチプレクサ１２１６−１２１９は、ライン１２１２−１１１５上でＬＡＴＥ２−ＬＡＴＥ５を受けてＲＤＷ信号をノード１２３０へ通過させる。フリップフロップ１２３２は、入力がインバータ１２３５を介してノード１２３０に接続されている。フリップフロップ１２３２の出力は、ノード１１２３においてラッチ１２３４の入力に接続されて、信号ＱＳＰ１*を与える。ラッチ１２３４の出力は、ノード１１２２においてラッチ１２３６の入力に接続され、信号ＱＳＰ２を与える。ノード１１２２はまた、直列接続のインバータ１２４２、１２４４を介してＱＥＤ信号を与える。ラッチ１２３６の出力は、インバータ１２４０を介してノード１１２１に接続され、信号ＱＳＰ３を与える。フリップフロップ１２３２、１２３４及び１２３６のクロック入力もＣＬＫＤＱを受ける。
【００４４】
ＲＤＷは、入力信号ＣＳ*、ＲＡＳ*及びＷＥ*の組み合わせが有効である時メモリコントロール１１６により発生される信号である。ＬＡＴＥ２−ＬＡＴＥ５信号も、メモリデバイス１００にプログラムされたレイテンシーに基づき制御回路１１６により発生される。ＣＬＫＤＱ信号は、メモリデバイス１００の遅延ロックループにより与えられる。遅延ロックループは、普通の回路であって、当該技術分野で広く知られた遅延ロックループのうちの１つでよいため図示しない。
【００４５】
図１２において、信号ＱＳＰ１*、ＱＳＰ２及びＱＳＰ３は、信号ＲＤＷがラッチ１２１０またはフリップフロップ１２１２−１２１４のうちの１つを伝播することにより発生される。レイテンシーの設定が２であれば、ＲＤＷはラッチ１２１６を通過してノード１２３０へ至る。レイテンシーの設定が３、４または５であれば、ＲＤＷ信号はフリップフロップ１２１２−１２１４のうちの１つ、２つまたは３つへ送られる。信号ＬＡＴＥ２−ＬＡＴＥ５は、マルチプレクサ１２１６−１２１９を介してノード１２３０へ送られるＲＥＷ信号への通過を制御する。
【００４６】
図１２のレイテンシー入力回路１１１０の動作を、図１６のタイミング図を参照して説明する。本発明を説明する目的で、メモリデバイス１００はレイテンシーが４にプログラムまたは設定されているため、信号ＬＡＴＥ４だけが作動されると仮定する。この場合、データパッド１１４−０では読み出し命令が有効になった４クロックサイクル後に第１のデータビットが生じる。図１６において、ＣＬＫＤＱ及びＣＬＫ信号は読み出し動作を予想してＡ及びＢにおいてＨＩＧＨに変化する。時間Ｔ０では、読み出し命令ＲＥＡＤはＣにおいてＨＩＧＨに変化し、新しい読み出し動作の開始を示す。Ｄにおいて、信号ＲＤＷはＨＩＧＨに切換わる。図１２において、信号ＲＤＷがフリップフロップ１２１２及び１２１３を伝播すると、ＬＡＴＥ４信号はマルチプレクサ１２１８を作動して信号ＲＤＷを図１２のノード１２３０へ送る。ＲＤＷ信号がＨＩＧＨであるため、ノード１２３０のところの信号もＨＩＧＨである。図１６において、ノード１２３０はＥにおいてＨＩＧＨに切換わる。ノード１２３０がＨＩＧＨになると、インバータ１２３５の出力は強制的にＬＯＷにされる。インバータ１２３５の出力の信号はまた、フリップフロップ１２３２の入力信号である。ＣＬＫＤＱはＨＩＧＨであるから、フリップフロップ１２３２はノード１１２３上のその出力の信号をＬＯＷにするが、これはＱＳＰ１*信号を表す。図１６において、ＱＳＰ１*はＦにおいてＬＯＷに切換わる。その後、ノード１１２３の信号はラッチ１２３４を介してノード１１２２へ、さらにラッチ１２３６を介してノード１１２１へ伝播する。ノード１１２２における信号を信号ＱＳＰ２として表し、ノード１１２１における信号をＱＳＰ３として表す。図１６において、ノード１１２３における信号ＱＳＰ１*がＬＯＷになると、信号ＱＳＰ２がＧにおいてＨＩＧＨに切換わり、信号ＱＳＰ３がＨにおいてＨＩＧＨに切換わる。さらに、ノード１１２０における信号ＱＥＤはインバータ１２４２及び１２４４により信号ＱＳＰ２に追従する。信号ＱＳＰ１*、ＱＳＰ２及びＱＳＰ３は他の回路の入力信号として使用する。信号ＱＥＤは、図１０に示すようにデータを出力するためのストローブ信号として使用する。
【００４７】
図１３は、図１１の出力タイミングイネーブル回路１１３０を示す概略図である。出力タイミングイネーブル回路１１３０は、ライン１１２３に接続され、信号ＱＳＰ１*を受けてノード１３１７にラッチリセット信号ＬＲＳＴを発生するパルス回路（ＰＵＬＳＥ）１３１５を有する。フリップフロップ１３２０は、リセットＲＳ入力、クロックＣＬＫ入力、データ入力Ｄ及び相補出力Ｑ及びＱ*を有する。ＲＳ入力は、ＬＲＳＴ信号を受けるためにノード１３１７に接続されている。ＣＬＫ入力はノード１３１２により遅延回路１３１４に接続され、遅延されたＣＬＫＤＱ信号を受ける。入力Ｄ及び出力Ｑ*は互いに接続されている。出力Ｑは、インバータ１３１６及び１３１８を介してライン１１３２上に信号ＣＬＫＬを与える。直列接続のラッチ１３２２及び１３２４は、ライン１３１２上の遅延されたＣＬＫＤＱ信号を受けて、ライン１１３４上に信号ＣＬＫＨを与える。ノード１１３４は、インバータ１３３２よりなるフィードバックループを介して入力Ｄに接続されている。トランジスタ１３２８のゲートは遅延されたＬＲＳＴ信号を受けるために遅延回路１３３０に接続されている。トランジスタ１３２６のソースはアースに接続され、ドレインはラッチ１３２４のリセットＲＳ端子に接続されている。ＬＲＳＴ信号が作動（ＨＩＧＨ）されると、トランジスタ１３２８はオンになり、ラッチ１３２４をリセットする。ラッチ１３２４がリセットされると、ノード１１３４の信号ＣＬＫＨがＬＯＷになる。ＬＲＳＴ信号はまた、ラッチ１３２０を同じようにリセットする。ＬＲＳＴ信号が作動されてＨＩＧＨになると、ノード１１３２上の信号ＣＬＫＬが強制的にＬＯＷにされる。
【００４８】
図１３において、ＣＬＫＨ及びＣＬＫＬ信号は信号ＣＬＫＤＱ信号に基づき発生される。イネーブル信号ＣＬＫＬ及びＣＬＫＨは、信号ＤＬＬ０−ＤＬＬ３を作動するために使用され、これらの信号により読み出し動作時にデータをデータパッド１１４ ０−Ｎへ転送することができる。データが各読み出し動作時に適正に転送されるようにするため、ＬＲＳＴ信号は新しい読み出しコマンドを受ける度に作動される。ＬＲＳＴは、信号ＣＬＫＨ及びＣＬＫＬをリセットしてデータが適正に転送されるようにする。
【００４９】
再び図１６を参照して、ＱＳＰ１*がＦにおいてＬＯＷに切換わると、ＲＤＷがＤにおいてＨＩＧＨになる新しい読み出し動作の結果、パルス回路がＩにおいてパルスＬＲＳＴを発生する。信号ＬＲＳＴが作動されると、Ｊ及びＫに示すようにＣＬＫＨ及びＣＬＫＬ信号がＬＯＷにリセットされる。Ｊ及びＫにおいてＬＯＷにリセットされた後、ＣＬＫＨ予及びＣＬＫＬ信号は別のリセットがなされるまでＣＬＫＤＱ信号だけの影響を受ける。例えば、ＣＬＫＨはＬ、Ｍ及びＮにおいてその通常の変化に戻り、ＣＬＫＬ信号はＯ、Ｐ及びＱにおいてその通常の変化に戻る。図１６に示すように、ＣＬＫＨ及びＣＬＫＬは異なる相を有する。換言すれば、ＣＬＫＨ及びＣＬＫＬは同期状態にない。ＣＬＫＨ及びＣＬＫＬ信号は、図１４の出力タイミング発生器１１５０をイネーブルするために使用する。
【００５０】
図１４は、図１１の出力タイミング発生器１１５０の概略図である。出力タイミング発生器１１５０は、第１及び第２のタイミング回路１４１０、１４２０を有する。両方の回路１４１０及び１４２０は同一構成であり、ライン１１１８において同じＣＬＫＤＱ信号を受ける。回路１４１０は、インバータ１４１１を介してＣＬＫＤＱの反転信号を受けるパルス発生器１４１６を有する。パルス発生器１４１６は、ノード１４１３において出力信号を発生する。ノード１４１３の信号は、ライン１１５３または１１５５へ送られて信号ＤＬＬ１またはＤＬＬ３となる。ノード１４１３からライン１１５３または１１５５への信号の通過は、マルチプレクサ１４１５または１４１８により制御される。マルチプレクサ１４１５及び１４１８は、ノード１２３２におけるＣＬＫＬにより制御される。
【００５１】
回路１４２０は、ノード１４２９においてその入力にインバータ１４１１を介してＣＬＫＤＱを受けるパルス発生器１４２６を有する。パルス発生器１４２６はノード１４２３に出力信号を発生する。ノード１４１３の信号は、ライン１１５３または１１５５へ送られて信号ＤＬＬ０またはＤＬＬ２になる。ノード１４２３からライン１１５４または１１５２への信号の通過は、マルチプレクサ１４２５または１４２８により制御される。マルチプレクサ１４２５及び１４２８は、ノード１１３４における信号ＣＬＫＨにより制御される。
【００５２】
一般的に、パルス発生器１４１６及び１４２６は、ＣＬＫＤＱ信号を受けてノード１４１３及び１４２３上に出力信号を発生する。ノード１４１３上の信号は、マルチプレクサ１４１５または１４１８を通過して信号ＤＬＬ１またはＤＬＬ３となる。従って、ＣＬＫＬ信号が何れの相にあるかにより、ＤＬＬ１またはＤＬＬ３が発生する。換言すれば、ＤＬＬ１及びＤＬＬ３はＣＬＫＬ信号の１つおきの相で作動される。同様に、ノード１４２３上の信号は、マルチプレクサ１４２５または１４２８を通過して信号ＤＬＬ０またはＤＬＬ２となる。従って、ＣＬＫＨ信号が何れの相にあるかにより、ＤＬＬ０またはＤＬＬ２の何れかが発生する。換言すれば、ＤＬＬ０及びＤＬＬ２はＣＬＫＨ信号の１つおきの相で作動される。ＣＬＫＨ及びＣＬＫＬ信号は同じ相を有さない。このため、それらは、正しい順序のデータビットＤ０−Ｄ３がデータパッド１１４−０へ出力されるように、ＤＬＬ０−ＤＬＬ３を正しく作動することができる。
【００５３】
図１７は、図１４の動作を示すタイミング図である。図１７において、ノード１４２３及び１４１３の信号は、図１４のノード１４２３及び１４１３におけるパルス発生器１４１６及び１４２６の出力信号を表す。信号ＣＬＫ、ＲＥＡＤ、ＬＲＳＴ、ＣＫＬＨ及びＣＫＬＫは図１６の信号と同じである。ＣＬＫＨ信号は、ＪにおいてＬＯＷになると、マルチプレクサ１４２８を作動して、ノード１４２３の信号がインバータ１４２９を通過できるようにする。この時ノード１４２３の信号はＬＯＷであるため、インバータ１４２９の出力信号、即ちＤＬＬ０信号はＨＩＧＨである。図１７において、ＤＬＬ０はＳ０においてＨＩＧＨに作動される。信号ＣＬＫＨがＬにおいてＨＩＧＨになると、マルチプレクサ１４２５が作動されて、ノード１４２３の信号がインバータ１４２７を通過できるようにする。ノード１４１３の信号はこの時ＬＯＷであるため、インバータ１４２７の出力信号、即ちＤＬＬ２信号はＨＩＧＨである。図１７において、ＤＬＬ２はＳ２においてＨＩＧＨに作動される。要約すると、ＣＬＫＨが変化するとタイミング信号ＤＬＬ０を作動し、ＣＬＫＨが別の変化をするとタイミング信号ＤＬＬ２を作動する。例えば、図１７において、タイミング信号ＤＬＬ０及びＤＬＬ２は、イネーブル信号ＣＬＫＨの異なる相の時に作動される。ＤＬＬ０は信号ＣＬＫＨが１つの相（ＣＬＫＨがＬＯＷ）の時に作動され、ＤＬＬ２は信号ＣＬＫＨが別の相（信号ＣＬＫＨがＨＩＧＨ）の時に作動される。換言すれば、タイミングＤＬＬ０及びＤＬＬ２は、イネーブル信号ＣＬＫＨの下降エッジ及び上昇エッジの後に作動される。
【００５４】
同様に、ＣＬＫＬ信号がＫにおいてＬＯＷになると、マルチプレクサ１４１８を作動して、ノード１４１３の信号がインバータ１４１９へ通過できるようにする。ノード１４１３の信号はこの時ＬＯＷであるため、インバータ１４１９の出力信号、即ち、ＤＬＬ１信号はＨＩＧＨである。図１７において、ＤＬＬ１はＳ１においてＨＩＧＨに作動される。信号ＣＬＫＬがＯにおいてＨＩＧＨになると、マルチプレクサ１４１５を作動して、ノード１４１３の信号がインバータ１４１７へ通過できるようにする。ノード１４１３の信号はこの時ＬＯＷであるため、インバータ１４１７の出力信号、即ちＤＬＬ３信号はＨＩＧＨである。図１７において、ＤＬＬ３はＳ３においてＨＩＧＨに作動される。要約すると、ＣＬＫＬが変化すると、タイミング信号ＤＬＬ１が作動され、信号ＣＬＫＬが別の変化をすると、タイミング信号ＤＬＬ３が作動される。タイミング信号ＤＬＬ１及びＤＬＬ３は、イネーブル信号ＣＬＫＬの異なる相の時に作動される。例えば、図１７において、ＤＬＬ１は信号ＣＬＫＬの１つの相（信号ＣＬＫＬがＨＩＧＨ）の時に作動され、ＤＬＬ３は信号ＣＬＫＬが別の相（信号ＣＬＫＬがＬＯＷ）の時に作動される。換言すれば、信号ＤＬＬ１及びＤＬＬ３は、イネーブル信号ＣＬＫＬの下降エッジ及び上昇エッジの後に作動される。
【００５５】
図１７において、ＯＵＴＰＵＴ ＤＡＴＡはデータパッド１１４−０において出力されるデータビットを示す。レイテンシーが４では、第１のデータビットは時間Ｔ４で現れる。本発明を説明する目的で、データパッド１１４−０におけるデータ出力はＤ０、Ｄ１、Ｄ２、Ｄ３の転送順序に従うと仮定する。従って、Ｄ０及びＤ２は偶数データビットと呼び、Ｄ１及びＤ３は奇数データビットと呼ぶ。一般的に、データパッド１１４−０において出力される一連の４つのデータビットでは、偶数データビットは第１及び第３のビットである。奇数データビットは第２及び第４のデータビットである。この場合、偶数データビットＤ０及びＤ２は、タイミング信号ＤＬＬ０及びＤＬＬ２がイネーブル信号ＣＬＫＨの異なる相において作動またはＨＩＧＨに変化すると出力される。換言すれば、ビットＤ０及びＤ２は、イネーブル信号ＣＬＫＨの１つおきの相で出力される。同様に、Ｄ１及びＤ３は、タイミング信号ＤＬＬ１及びＤＬＬ３がイネーブル信号ＣＬＫＬの異なる相で作動されてＨＩＧＨになった後出力される。換言すれば、Ｄ３はイネーブル信号ＣＬＫＬの１つおきの相で出力される。
【００５６】
図１５は、図１１の伝播制御信号発生器１１７０の概略図である。伝播制御信号発生器１１７０は、ノード１１５５及び１１２２上でＤＬＬ３及びＱＳＰ２信号を受けるＮＡＮＤゲート１５０２を有する。ＮＡＮＤゲート１５０２の出力はインバータ１５０４に接続され、このインバータの出力はノード１１７２に接続されてＱＬ０信号を与える。同様な構成において、ＮＡＮＤゲート１５１２は、ノード１１５３及び１１２１においてＤＬＬ１及びＱＳＰ３信号を受ける。ＮＡＮＤゲート１５１２の出力はインバータ１５１４に接続され、このインバータの出力はノード１１７３に接続されてＱＬ１信号を与える。伝播制御信号発生器１１７０はまた、上述した他の回路により発生されるＬＡＴＥ２、ＬＡＴＥ３、ＱＥＤ、ＱＳＰ１*、ＤＬＬ０及びＤＬＬ３のような他の信号も受ける。ＬＡＴＥ２及びＬＡＴＥ３信号はＮＯＲゲート１５３２において結合される。ＤＬＬ０及びＤＬＬ２信号はＮＯＲゲート１５３４により結合される。ＮＯＲゲート１５３４の出力は、ＮＯＲゲート１５３６において信号ＱＥＤ及びＱＳＰ１*と結合される。ＮＯＲゲート１５３２の出力信号は、マルチプレクサ１５４４及びトランジスタ１５４６のゲートを制御する。トランジスタ１５４６は、作動されると、ノード１１７４を電源電圧に引き寄せる。マルチプレクサ１５４４は、作動されると、ＮＯＲゲート１５３６の出力信号をノード１１７４へ通過させる。ノード１１７４の信号はＱＬ２信号を表す。
【００５７】
図１５において、ＱＬ０は、ＤＬＬ３信号及びＱＳＰ２信号が共にＨＩＧＨになるとＨＩＧＨに作動される。同様に、ＱＬ１信号は、ＤＬＬ１信号及びＱＳＰ３信号が共にＨＩＧＨになった時に限りＨＩＧＨに作動される。上述したように、ＱＬ２信号は、レイテンシーの設定が２または３であれば常にＨＩＧＨに作動されている。図１５において、ノード１１１２または１１１３のＬＡＴＥ２またはＬＡＴＥ３信号がＨＩＧＨであり、レイテンシーの設定が２または３の何れかであることを示す場合、ノード１５４０におけるＮＯＲゲート１５３２の出力は強制的にＬＯＷとなる。これによりトランジスタ１５４６がオンになり、ノード１１７４を電源電圧（ＨＩＧＨ）に接続する。かくして、ノード１１７４の信号ＱＬ２は、ＬＡＴＥ２またはＬＡＴＥ３の何れかがＨＩＧＨであれば常にＨＩＧＨである。ＬＡＴＥ２及びＬＡＴＥ３が共にＬＯＷであり、レイテンシーの設定が４または５の何れかがあることを示す場合、ノード１５４０におけるＮＯＲゲート１５３２の出力は強制的にＨＩＧＨになる。これにより、トランジスタ１５４６はオフになる。かくして、ノード１１７４の信号ＱＬ２は、信号ＱＥＤ、ＱＳＰ１*、ＤＬＬ０及びＤＬＬ２に依存する。
【００５８】
図１７は、図１５の動作のタイミングを示す。図１７において、信号ＱＬ０−ＱＬ２は図１５に示すように他の信号と関連で適当な時に作動またはＨＩＧＨに変化する。信号ＱＬ２の変化は信号ＱＬ０の変化の間に起こる。信号ＱＬ２の変化も信号ＱＬ１の変化の間に起こる。図６及び７を参照して説明したように、ＱＬ２信号の変化のタイミングにより、信号ＱＬ０及びＱＬ１を適正に作動することができる。これにより、読み出し動作時におけるデータの正確な処理が可能となる。
【００５９】
図１８は、本発明によるシステムを示す。この図において、システム１８００は、プロセッサ１８０２がメモリデバイス１００に接続されたものである。本発明のメモリデバイス１００については、図１を参照して上述した。本発明によると、プロセッサ１８０２は、制御ライン（ＣＯＮＴＲＯＬ）を介してメモリデバイス１００に制御信号を与える。プロセッサとメモリとの間のデータ通信はデータラインまたはデータバス（ＤＡＴＡ）を介して行われ、アドレスはアドレスラインまたはアドレスバス（ＡＤＤＲＥＳＳ）を介してメモリへ与えられる。１つの実施例において、プロセッサ１８０２及びメモリデバイス１００は単一のチップ上に作製される。
【結論】
【００６０】
特定の実施例につき図示説明したが、当業者は、同一目的を達成するように構成された任意の構成を図示説明した特定の構成に置き換え可能なことがわかる。本願は、本発明の任意の変形例及び設計変更を包含するように意図されている。従って、本発明は、頭書の特許請求の範囲及びその均等物によってのみ限定されると意図されている。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施例によるメモリデバイスのブロック図である。
【図２】レイテンシーを種々の値に設定した場合のメモリ動作時における図１のデバイスのタイミング図を示す。
【図３】図１の出力回路のブロック図である。
【図４】レイテンシーを種々の値に設定した場合の図３の出力回路の動作を示すタイミング図である。
【図５】レイテンシーを種々の値に設定した場合の図３の出力回路の動作を示すタイミング図である。
【図６】レイテンシーを種々の値に設定した場合の図３の出力回路の動作を示すタイミング図である。
【図７】レイテンシーを種々の値に設定した場合の図３の出力回路の動作を示すタイミング図である。
【図８Ａ】図３の入力セレクト回路の概略図である。
【図８Ｂ】図３の入力セレクト回路の概略図である。
【図８Ｃ】図３の入力セレクト回路の概略図である。
【図８Ｄ】図３の入力セレクト回路の概略図である。
【図９】図３の出力回路のラッチを示す概略図である。
【図１０】図３の出力段の概略図である。
【図１１】図１の出力コントローラのブロック図である。
【図１２】図１１のレイテンシー入力回路の概略図である。
【図１３】図１１の出力タイミングイネーブル回路の概略図である。
【図１４】図１１の出力タイミング発生器の概略図である。
【図１５】図１１の伝播制御信号発生器の概略図である。
【図１６】図１２−１３の回路の動作を示すタイミング図である。
【図１７】図１４−１５の回路の動作を示すタイミング図である。
【図１８】本発明の一実施例によるシステムのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図１０】
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【図１１】
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【図１３】
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【図１７】
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【図１８】
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【国際公開パンフレット】
2004523056.tif 000019
2004523056.tif 000020
2004523056.tif 000021
2004523056.tif 000022
2004523056.tif 000023
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【国際調査報告】
2004523056.tif 000071
2004523056.tif 000072