(57)【要約】強誘電体メモリ６３６は一群のメモリセル（６４５、１２、２０１、３０１、４０１、５０１）を含む。各セルは強誘電体メモリ素子（４４、２１８など）と一群のメモリセルに情報を書き込む駆動線（１２２、３２２、４２２、５２２など）と一群のメモリセルから情報を読み出すビット線（２５、４９、１２５、３２５、４２５、５２５など）とプリアンプ（２０、４２、１２０、３２０、４２０など）と駆動線とメモリセルとの間に接続されたセットスイッチ（１４、１１４、３１４、４１４、５１４など）とプリアンプと並列にメモリセルに接続されたリセットスイッチ（１６、１１６、３１６、４１６、５１６など）とを含む。メモリは強誘電体メモリ素子の抗電圧未満の電圧をメモリ素子に印加することにより読み出される。読出しの前に一群のセルからのノイズが強誘電体メモリ素子の両方の電極をグランドレベルにすることにより放出される。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセル（１２、２０２、３０２、４０２）と、該メモリセルに対して読出しおよび書込みを行う回路（１１、２１１、３１１、４１１）とを備えた強誘電体メモリ（６３６）であって、該読出しおよび書込み用回路が、該メモリセルに情報を書き込む電圧と該メモリセルから情報を読み出す電圧とが載せられる駆動線（２２、１２２、３２２、４２２）と、該メモリセルから読み出されるべき情報が載せられるビット線（２５、１２５、３２５、４２５）と、該メモリセルと該ビット線との間のプリアンプ（２０、４２、１２０、３２０、４２０）と、該駆動線と該メモリセルとの間に接続されたセットスイッチ（１４、１１４、３１４、４１４）と、該メモリセルに接続されたリセットスイッチ（１６、１１６、３１６、４１６）とを備えた、強誘電体メモリ（６３６）。
【請求項２】
前記プリアンプが、ゲート（５０、２５０、３５０など）と、ソース−ドレイン対（５２、５４；２５２、２５４；３５２、３５４など）とを有するトランジスタ（４２、１２０、３２０、４２０）を備え、該メモリセルが、該ゲートに接続され、該ソース−ドレインの一方が該ビット線に接続されている、請求項１に記載の強誘電体メモリ。
【請求項３】
前記リセットスイッチが、リセットソース−ドレイン対（２４２、２４４など）を有するトランジスタ（１１６、３１６、４１６）であり、該リセットソース−ドレインの一方が該メモリセルに接続され、該リセットソース−ドレインの他方が前記プリアンプトランジスタの前記ソース−ドレインの一方に接続されている、請求項２に記載の強誘電体メモリ。
【請求項４】
前記セットスイッチが、セットソース−ドレイン対（２３２、２３４；３３３、３３４；４４３、４３４など）を有するトランジスタ（１１４、３１４、４１４、５１４）であり、該セットソース−ドレイン対の一方が前記メモリセルに接続され、該セットソース−ドレインの他方が前記駆動線に接続されている、請求項１に記載の強誘電体メモリ。
【請求項５】
前記リセットスイッチが、リセットソース−ドレイン対（２４２、２４４など）を有するトランジスタ（１１６、３１６、４１６）であり、該リセットソース−ドレイン対の一方が前記メモリセルに接続され、該リセットソース−ドレインの他方が前記ビット線に接続されている、請求項１に記載の強誘電体メモリ。
【請求項６】
前記リセットスイッチが、前記メモリセルと前記ビット線との間で前記プリアンプと並列に接続されている、請求項１に記載の強誘電体メモリ。
【請求項７】
複数のメモリセル（１２、２０１、３０１、４０１、５０１）と、該メモリセルに対して読出しおよび書込みを行う回路（１１、２１１、３１１、４１１、５１１）とを備えた強誘電体メモリ（６３６）であって、該メモリセルの各々がメモリセルトランジスタ（２１４）と強誘電体キャパシタ（２１２）とを備え、該メモリセルトランジスタおよび該強誘電体キャパシタが並列に接続されている、強誘電体メモリ（６３６）。
【請求項８】
前記読出しおよび書込み用回路が、
複数の読出しトランジスタ（１２０など）であって、各々がゲート（２５０）を含み、該ゲートが前記メモリセルの１つに接続されている、複数の読出しトランジスタ（１２０など）と、
リセット信号（ＢＬ０）のソースと、
複数のリセット信号（１１６など）であって、各々が該リセット信号のソースと該読出しトランジスタの該ゲートとの間に接続されている、複数のリセット信号（１１６など）と、
を備えた、請求項７に記載の強誘電体メモリ。
【請求項９】
前記リセットスイッチがリセットトランジスタであり、該リセットトランジスタの各々が、リセットソース−ドレインの対（２４２、２４４）を有し、該リセットソース−ドレイン対の一方が前記リセット信号のソースに接続され、該リセットソース−ドレインの他方が該リセットトランジスタの１つのゲートに接続されている、請求項８に記載の強誘電体メモリ。
【請求項１０】
前記読出しおよび書込み用回路が、
セット信号（ＤＬ０）のソースと、
複数のセットスイッチ（１１４など）であって、各々が前記メモリセルの１つと該セット信号のソースとの間に直列に接続されている、複数のセットスイッチ（１１４など）と、
を備えた、請求項８に記載の強誘電体メモリ。
【請求項１１】
前記セットスイッチがセットトランジスタであり、該セットトランジスタの各々が、セットソース−ドレインの対（２３２、２３４）を有し、該セットソース−ドレイン対の一方が前記セット信号のソースに接続され、該セットソース−ドレインの他方が前記メモリセルの１つに接続されている、請求項１０に記載の強誘電体メモリ。
【請求項１２】
前記メモリが非破壊的読出しメモリである、請求項１、７、８または９に記載の強誘電体メモリ。
【請求項１３】
前記メモリが破壊的読出しメモリである、請求項１、７、８または９に記載の強誘電体メモリ。
【発明の詳細な説明】
【０００１】
（発明の背景）
（１．発明の分野）
本発明は、強誘電体メモリに関し、特に劣化が非常に少なく、非破壊的読出しモードで用いられることができ、干渉の問題を排除する、このようなメモリおよびその動作方法に関する。
【０００２】
（２．問題点の説明）
少なくとも１９５０年代から、実用的な強誘電体メモリを製造することができれば、比較的低い電圧で動作可能な、高速かつ高密度な不揮発性メモリが提供されるということが知られていた。Ｏｒｌａｎｄｏ  Ａｕｃｉｅｌｌｏら、「Ｔｈｅ  Ｐｈｙｓｉｃｓ  ｏｆ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｉｅｓ」、Ｐｈｙｓｉｃｓ  Ｔｏｄａｙ、１９９８年７月、２２〜２７頁を参照されたい。今日研究されている主なタイプの強誘電体メモリは、不揮発性強誘電体ランダムアクセスメモリすなわちＮＶＦＲＡＭである（同上）。ＮＶＦＲＡＭの不利な点は、読出し中に、保持している情報が破壊され、そのために読出し機能の後に再書込み機能を動作させなければならないということである。しかし、メモリ素子が強誘電体電界効果トランジスタ（ＦＥＴ）であるメモリであって非破壊的に読み出され得るメモリを設計することが可能であるかもしれないという前提が、少なくとも４０年間に亘って存在している。Ｓｈｕ−Ｙａｕ  Ｗｕ、「Ａ  Ｎｅｗ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ，  Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｔｒａｎｓｉｓｔｏｒ」、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  Ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、１９７４年８月、４９９〜５０４頁；  Ｓ．Ｙ．Ｗｕ、「Ｍｅｍｏｒｙ  Ｒｅｔｅｎｔｉｏｎ  ａｎｄ  Ｓｗｉｔｃｈｉｎｇ  Ｂｅｈａｖｉｏｒ  Ｏｆ  Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｔｒａｎｓｉｓｔｏｒｓ」、Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ、Ｖｏｌ．１１、１９７６年、３７９〜３８３頁、ならびにＪ．Ｒ．Ｓｃｏｔｔ、Ｃ．Ａ．Ｐａｚ  ｄｅ  ＡｒａｕｊｏおよびＬ．Ｄ．ＭｃＭｉｌｌａｎ、「Ｉｎｔｅｇｒａｔｅｄ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ」、Ｃｏｎｄｅｎｓｅｄ  Ｍａｔｔｅｒ  Ｎｅｗｓ、Ｖｏｌ．１、Ｎｏ．３、１９９２年、１５〜２０頁を参照されたい。Ｗｕの初期の装置で測定された強誘電体メモリの効果は、長期間に亘る２状態効果ではなく、ほんの一時的な１状態効果であったため、現在ではこの効果は強誘電体スイッチングによる効果ではなく電荷注入効果であったと考えられている。しかし、金属強誘電体絶縁体半導体ＦＥＴ装置、すなわちＭＦＩＳＦＥＴは、真の強誘電体メモリ挙動を示すと考えられることが最近報告されている。Ｔａｄａｈｉｋｏ  Ｈｉｒａｉら、「Ｆｏｒｍａｔｉｏｎ  ｏｆ  Ｍｅｔａｌ／Ｆｅｒｒｏｅｌｅｃｔｒｉｃ／Ｉｎｓｕｌａｔｏｒ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｓｔｒｕｃｔｕｒｅ  Ｗｉｔｈ  Ａ  ＣｅＯ２  Ｂｕｆｆｅｒ  Ｌａｙｅｒ」、Ｊａｐａｎ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ、Ｖｏｌ．３３、Ｐａｒｔ  １、Ｎｏ．９Ｂ、１９９４年９月、５２１９〜５２２２頁；Ｔａｄａｈｉｋｏ  Ｈｉｒａｉら、「Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｏｆ  Ｍｅｔａｌ／Ｆｅｒｒｏｅｌｅｃｔｒｉｃ／Ｉｎｓｕｌａｔｏｒ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｓｔｒｕｃｔｕｒｅ  Ｗｉｔｈ  Ａ  ＣｅＯ２  Ｂｕｆｆｅｒ  Ｌａｙｅｒ」、Ｊａｐａｎ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ、Ｖｏｌ．３４、Ｐａｒｔ  １、Ｎｏ．８Ａ、１９９５年８月、４１６３〜４１６６頁；Ｙｏｎｇ  Ｔａｅ  Ｋｉｍら、「Ｍｅｍｏｒｙ  Ｗｉｎｄｏｗ  ｏｆ  Ｐｔ／ＳｒＢｉ２Ｔａ２Ｏ９／ＣｅＯ２／ＳｉＯ２／Ｓｉ  Ｓｔｒｕｃｔｕｒｅ  Ｆｏｒ  Ｍｅｔａｌ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ」、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、Ｖｏｌ．７１、Ｎｏ．２４、１９９７年１２月１５日、３５０７〜３５０９頁；および１９９８年４月２８日にＪｏｎｇ  Ｍｏｏｎに付与された米国特許第５，７４４，３７４号を参照されたい。
【０００３】
メモリを製造するためには、メモリ素子だけでなく多くのメモリ素子をアドレスする手段が必要である。初期には、強誘電体メモリ素子は導電線のロウ（ｒｏｗ）とカラム（ｃｏｌｕｍｎ）の単純なアレイによってアドレスされ得ると考えられていた。強誘電体メモリ素子はアレイの各交点に配置され、対応するロウおよびカラム用の導電線に電圧を印加することによりアドレスされ得ると考えられていた。各導電線に印加される電圧が強誘電体スイッチング用の閾値電圧（抗電圧）未満であり導電線間の電圧差が抗電圧より高ければ、選択されたセルのみに対して書込みまたは読出しが行われ、他のセルは変わらないと考えられていた。しかし、隣接する非選択セルがアドレス線上の電圧により干渉されるため、このようには動作しないことが判明した。これにより、アドレス線の１つと各強誘電体メモリ素子との間にスイッチが追加された。１９５９年３月３日にＪ．Ｒ．Ａｎｄｅｒｓｏｎに付与された米国特許第２，８７６，４３６号、および１９８９年１０月１０日にＳ．Ｓｈｅｆｆｉｅｌｄ  Ｅａｔｏｎ，Ｊｒ．に付与された米国特許第４，８７３，６６４号を参照されたい。後者の特許のようにスイッチがトランジスタである場合、メモリは従来のＤＲＡＭと実質的に同一のメモリアドレスアーキテクチャを呈する。しかし、強誘電体メモリに適用された場合、このアーキテクチャさえも、アドレスされたセルと同一のプレート線に取り付けられたメモリセルに干渉した。すなわち、強誘電体材料は鋭敏な抗閾値電圧を有しておらず、むしろ小さい電圧によっても部分的にスイッチングされ、そのために従来のメモリアレイで行われるように低い干渉電圧を繰り返し印加すると、最終的にはメモリ状態の変化または消滅が起こることが判明した。よってこの干渉を克服するために、より複雑なアーキテクチャが提案された。例えば、１９８９年１２月１９日にＫｅｎｎｅｔｈ  Ｊ．Ｍｏｂｌｅｙに付与された米国特許第４，８８８，７３３号を参照されたい。
【０００４】
上記のアドレススキームはすべてＮＶＦＲＡＭ用である。すなわち、強誘電体ＦＥＴを用いたメモリではなく、メモリ素子として強誘電体キャパシタを用いたメモリ用である。これまでメモリ素子が強誘電体ＦＥＴであるメモリ用に、複数のアドレスアーキテクチャが開示されてきた。１９９６年６月４日にＭｃＭｉｌｌａｎらに付与された米国特許第５，５２３，９６４号は、強誘電体ＦＥＴに加えて各メモリセル内に５つのトランジスタを用いた比較的複雑なアドレスアーキテクチャを開示している。Ｍｏｂｌｅｙらのアーキテクチャ同様、この複雑性は干渉の問題を回避するために組み込まれている。このような複雑なアーキテクチャは、例えば従来のＤＲＡＭよりもはるかに密度が低く速度が遅いメモリという結果を引き起こす。１メモリセル当たり１つの強誘電体ＦＥＴを用いるアーキテクチャが提案されているが、３つの隣接するセルが導通論理状態にあると適切な読出しがなされ得ないという理由で実現されていない。１９９５年９月１２日にＴａｋａｓｈｉ  Ｎａｋａｍｕｒａに付与された米国特許第５，４４９，９３５号の、第３欄５６行〜第４欄１５行を参照されたい。このような１メモリ１ＦＥＴセルの別の設計が、１９９８年６月１６日にＴａｋａｓｈｉ  ＮａｋａｍｕｒａおよびＹｕｉｃｈｉ  Ｎａｋａｏに付与された米国特許第５，７６８，１８５号で提案されている。しかし、読出し中に３ボルト〜５ボルトの電圧がワード線に印加され、他方ビット線にはグランドまたはゼロボルトが印加される。これは上述したように単一の読出しサイクルで強誘電体をスイッチングするには十分でないが、通常の読出しプロセスのメモリで行うように、この大きさのパルスを連続して印加すると、強誘電体状態が干渉されることが知られている。さらに、ビット線はソースおよび基板に接続されワード線はゲートに接続されているため、ＷＬｎおよびＢＬｍ＋１信号が完全に同期しない場合、１つのセルの消去プロセスが次のセルに干渉する。実際に実施可能な製造仕様において、このような完全な同期をすべてのセルで達成することは困難である。そのため商品の場合は、消去サイクルにおいても短い干渉電圧がある。さらに、一度に１バイトを書き込むことは強誘電体ＦＥＴにおいてはるかに高速な読出し方法となるが、これはこのアーキテクチャの場合不可能である。したがって、強誘電体材料が鋭敏な抗電界閾値を有しておらず抗電圧よりもいくらか低い電圧を繰り返し印加することによりスイッチングされ得るという事実のために、強誘電体メモリの研究の元々の目的のいくつかは達成不能となっている。そのため、比較的単純で同時に干渉の問題などの従来技術の問題点を回避する、強誘電体メモリをアドレスするアーキテクチャおよび方法、特に、強誘電体ＦＥＴ構造およびその製造方法を提供することがおおいに望まれる。
【０００５】
（発明の要旨）
本発明は、劣化および干渉が問題とならない強誘電体メモリをアドレスする方法および装置を提供することにより上記問題点を解決する。商業的形態のメモリは、１０年以上に亘って劣化も干渉もなく容易に動作し得る。本発明は、セットおよびリセットスイッチをカラムまたはロウとして提供されたメモリセル群と組み合わせることにより、これを達成する。好適には、本発明はさらに、抗電圧未満の読出し電圧とセルの各群に関連づけられたプリアンプとの組み合わせを用いる。好適には、読出し電圧は抗電圧の１／２未満であり、いくつかの場合には抗電圧の１／３未満である。
【０００６】
本発明は、メモリセルと、該メモリセルに対して読出しおよび書込みを行う回路とを備えた強誘電体メモリを提供する。該読出しおよび書込み用回路が、該メモリセルに情報を書き込む電圧が載せられる駆動線と、該メモリセルから読み出されるべき情報が載せられるビット線と、該メモリセルと該ビット線との間のプリアンプと、該駆動線と該メモリセルとの間に接続されたセットスイッチと、該メモリセルに接続されたリセットスイッチとを備える。好適には、前記プリアンプが、ゲートと、ソース−ドレイン対とを有するトランジスタを備え、該メモリセルが、該ゲートに接続され、該ソース−ドレインの一方が該ビット線に接続されている。好適には、前記リセットスイッチが、リセットソース−ドレイン対を有するトランジスタであり、該リセットソース−ドレインの一方が該メモリセルに接続され、該リセットソース−ドレインの他方が前記プリアンプトランジスタの前記ソース−ドレインの一方に接続されている。好適には、前記セットスイッチが、セットソース−ドレイン対を有するトランジスタであり、該セットソース−ドレイン対の一方が前記メモリセルに接続され、該セットソース−ドレインの他方が前記駆動線に接続されている。好適には、前記リセットスイッチが、リセットソース−ドレイン対を有するトランジスタであり、該リセットソース−ドレイン対の一方が前記メモリセルに接続され、該リセットソース−ドレインの他方が前記ビット線に接続されている。好適には、前記リセットスイッチが、前記メモリセルと前記ビット線との間で前記プリアンプと並列に接続されている。
【０００７】
別の局面において、本発明は、メモリセルと、該メモリセルに対して読出しおよび書込みを行う回路とを備えた強誘電体メモリを提供する。該読出しおよび書込み用回路が、該メモリセルに情報を書き込む電圧が載せられる駆動線と、該メモリセルから読み出されるべき情報が載せられるビット線と、該メモリセルと該ビット線との間のプリアンプと、該駆動線と該メモリセルとの間に接続されたセットスイッチと、該メモリセルと該ビット線との間に該プリアンプと並列に接続されたリセットスイッチとを備える。好適には、前記プリアンプが、ゲートと、ソース−ドレイン対とを有するトランジスタを備え、該メモリセルが、該ゲートに接続され、該ソース−ドレインの一方が該ビット線に接続されている。好適には、前記セットスイッチが、セットソース−ドレイン対を有するトランジスタであり、該セットソース−ドレインの一方が該メモリセルに接続され、該セットソース−ドレインの他方が該駆動線に接続されている。好適には、前記リセットスイッチが、リセットソース−ドレイン対を有するトランジスタであり、該リセットソース−ドレイン対の一方が前記メモリセルに接続され、該リセットソース−ドレインの他方が前記ビット線に接続されている。前記リセットスイッチが、該ビット線に接続されている。
【０００８】
好適には、本明細書で述べる強誘電体メモリの各々は、非破壊的読出しメモリまたは破壊的読出しメモリとして実施され得る。
【０００９】
本発明はさらに、強誘電体メモリからの読出しを行う方法を提供する。該メモリは、抗電圧を有する強誘電体メモリ素子を含むメモリセルと、該メモリセルに接続された導電線とを備える。該方法は、強誘電体メモリ素子に、抗電圧未満の電圧を印加する工程と、前記導電線上の電圧をセンスする工程とを含む。好適には、前記電圧の範囲は０．１〜０．５ボルトであり、最も好適には０．１〜０．３ボルトである。好適には、前記電圧は、前記抗電圧の１／２以下である。いくつかの設計では、前記電圧は前記抗電圧の１／３以下である。好適には、前記メモリは、前記導電線に接続された一群のメモリセルを備え、前記方法は、一群のメモリセルからノイズを放出する工程を含むリセット工程を含む。好適には、前記メモリ素子の各々は、強誘電体キャパシタを備え、前記リセット工程は、前記一群のメモリセル内の前記強誘電体キャパシタの各々の両側をグランドレベルにする工程を含む。
【００１０】
さらなる局面において、本発明は、強誘電体メモリからの読出しを行う方法を提供する。該メモリは、強誘電体メモリ素子を含むメモリセルと、該メモリセルに接続された導電線とを含むメモリセルを備える。該方法は、該強誘電体メモリ素子に第１の電圧を印加して、該導電線上に読出し電圧を保持させる工程と、該読出し電圧を前置増幅して、ビット線上に前置増幅された電圧または電流を生成する工程と、該ビット線上の該前置増幅電圧または電流をセンスする工程とを含む。好適には、該第１の電圧の範囲は、０．１〜０．５ボルトである。最も好適には、該第１の電圧の範囲は、０．１〜０．３ボルトである。好適には、該第１の電圧は、該強誘電体メモリ素子の抗電圧の１／２以下である。いくつかの設計では、該第１の電圧は、該強誘電体メモリ素子の該抗電圧の１／３以下である。
【００１１】
本発明はさらに、強誘電体メモリからノイズを放出する方法を提供する。該メモリは、一群のメモリセルを含む。各メモリセルは、強誘電体キャパシタを含む。該方法は、該強誘電体キャパシタの各々の両側をグランドレベルにする工程を含む。
【００１２】
本発明は、１つのセルに対する書込みまたは読出しが行われたときに別のセルが干渉されず、非破壊的読出しが行われ得るのみならず、従来の商業的強誘電体メモリよりも簡単ではるかに高密度である強誘電体メモリを提供する。以下の記載を添付の図面と共に読むと、本発明の多くの他の特徴、目的、および利点が、明らかとなる。
【００１３】
（好適な実施形態の詳細な説明）
（１．はじめに）
図１は、本発明による強誘電体メモリアレイシステム１０の概略構成を示す。アレイシステム１０は、メモリセル１２と、セットスイッチ１４と、リセットスイッチ１６と、プリアンプ２０とを含む。メモリセル群１２は好適には複数の強誘電体メモリセルであるが、単一のセルでもよい。セルはいかなる強誘電体セルでもよく、例を以下に挙げる。リセットスイッチ１６およびプリアンプ２０は、ビット線ノード２４とメモリセル／プリアンプノード２８との間で並列に接続されている。セットスイッチ１４は、駆動線２２とメモリセル群１２との間に直列に接続されている。スイッチ１４および１６はそれぞれ、線３２および３０上のＳＥＴおよびＲＳＴ信号によって制御される。
【００１４】
以下の説明を読むことによりより完全に理解されるように、この開示では、用語「前置増幅する」または「増幅する」は、電圧を上昇させてより容易に読出し可能にすること、電流を上昇させてより容易に読出し可能にすること、容易に読出し可能でない電圧をより容易に読出し可能な電流に変化させること、および容易に読出し可能でない電流をより容易に読出し可能な電圧に変化させることを含む。
【００１５】
信号ＲＬを搬送する破線１８は、リセットスイッチ１６およびプリアンプ２０に印加される信号の変形構成を示す。この変形構成では、ビット線とリセットスイッチ１６との間の線１７が排除され、これに代えて線１８が設けられている。この構成では、プリアンプ２０が明示していないグランドへの内部接続を有するか、またはさらにＲＬ信号に接続され得る。この構成は別の信号ＲＬを必要とするため、より複雑であるが、信号を読出し機能用と書込み機能用とに分類することを可能にする。このことは、回路のロバストネスに対する制御の度合いを高める。
【００１６】
好適な構成では、ディジタル「１」および「０」状態が駆動線２２とビット線２５とを介して書き込まれる。駆動線２２およびビット線２５上には、信号ＤＬおよびＢＬがそれぞれ載っている。データは、駆動線２２に低動作電圧が印加された状態で、ビット線２５を介して読み出される。あるいは、データは、ビット線２５に低動作電圧が印加された状態で、駆動線２２を介して読み出されてもよい。信号ＷＬがワード線２６を介してメモリセルアレイ１２に印加されることにより、書込みまたは読出しの対象となるメモリセルが選択される。表１は、書込みおよび読出し動作の真理値表である。書込み動作中、スイッチ１４および１６は両方ともオンである。データ「１」はＤＬに高電圧を印加しＢＬをグランドレベルにすることによりプログラムされる。高電圧とは、セル１２内の強誘電体メモリ素子の抗電圧Ｖｃよりも高い電圧である。データ「０」は、ＢＬに高電圧を印加しＤＬをグランドレベルにすることによりプログラムされる。
【００１７】
【表１】
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読出し動作中、セットスイッチ１４はオンであり、リセットスイッチ１６はオフである。そのため、選択されたセルは図２に示す回路と等価である。図２に示すように、トランジスタ４２は好適にはプリアンプとして用いられ、強誘電体キャパシタ４４は好適には強誘電体素子として用いられる。トランジスタ４２は、読出し動作において用いられるため「読出しトランジスタ」と呼ばれ得る。これは好適にはＭＯＳＦＥＴである。本実施形態において、読出し動作中に、キャパシタ４４の一方の電極が駆動線ノード４６に等価に接続されており、他方の電極がメモリセル／プリアンプノード４８に等価に接続されている。メモリセル／プリアンプノード４８はトランジスタ４２のゲート５０にも接続されている。トランジスタ４２のソース−ドレインの一方５４は、ビット線４９に等価に接続され、ソース−ドレインの他方５２は、グランド５６として示す低電圧に等価に接続されている。
【００１８】
線１８および信号ＲＬを用いた別の変形構成にとっても、読出しおよび書込み機能は、書込み機能においてＢＬ信号に代えてＲＬ信号が用いられる以外は同一である。この変形構成において、ソース−ドレインの他方５２はＲＬ信号に接続され、ＲＬ信号は読出し動作中、低またはグランド電圧に設定される。
【００１９】
読出し中に駆動線ノード４６に比較的低いＤＬ電圧が印加され、この電圧は、強誘電体キャパシタ４４の状態を識別するために用いられる。強誘電体キャパシタ４４に印加される電圧は、以下により得られ得る。
【００２０】
Ｖ１＝Ｖｆ＋ＶＭＯＳ  （式１）
ＣｆＶｆ＝ＣＭＯＳＶＭＯＳ  （式２）
ここでＶ１はノード４６に印加される電圧であり、Ｖｆは強誘電体キャパシタ間の電圧であり、ＶＭＯＳはノード４８またはトランジスタ４２のゲート５０の電圧であり、Ｃｆは強誘電体容量であり、ＣＭＯＳはゲートから基板までのトランジスタ４２の総ＭＯＳ容量である。したがって、ＣｆとＣＭＯＳとの割合が、この回路では重要な役割を果たす。ノード４６に印加される電圧および上記割合は、強誘電体キャパシタ間で電圧が降下すること、すなわちＶｆが強誘電体状態に干渉するには十分高くないことを保証しなければならない。
【００２１】
読出し電圧ＤＬは好適には０．５〜３．０ボルトであり、最も好適には０．７〜２．６ボルトである。一例として、例えば１．２Ｖが駆動線ノード４６に印加されているとする。強誘電体キャパシタ間の電圧が僅か０．１Ｖ〜０．３Ｖだけ降下するように、適切なＣｆとＣＭＯＳの割合が選択される。この低い正電圧は抗電圧よりもはるかに低く、強誘電体キャパシタの「０」状態に干渉するには十分でない。「１」状態と「０」状態との間で強誘電体容量が異なるため、強誘電体キャパシタ４４が「１」状態である場合は、強誘電体キャパシタが「０」状態である場合とは異なる電圧、ＶＭＯＳ、が読出しトランジスタ４２のゲートに存在する。好適には、０．１Ｖと１．０Ｖとの間の電圧がビット線４９に印加される。典型的には、この電圧は０．５Ｖである。グランド５６とビット線４９との間の電圧差により、電流がトランジスタ４２内をドレインからソースへ流れる。この電流は、ゲート５０の電圧に依存して異なる。このように、「０」状態と「１」状態との間でゲート電圧に小さい電圧差が生じることが、ドレインからソースへの電流を異ならせる結果となる。ドレインからソースへの電流は、メモリの従来のセンスアンプ回路によって読み出される。
【００２２】
セルがデータ「０」でプログラムされている場合、強誘電体は図３に示すように状態Ｂにある。読出し動作中、正の電圧が強誘電体で降下し、その値は式（１）および（２）によって決定され得る。この正の電圧が抗電圧よりも低い場合、負の分極の一部分を破壊し得るが、分極を反転することはない。図３に示すように、状態Ｂは複数の読出しサイクルで正のパルスが印加されることにより上昇するが、ある点Ｅで停止する。点Ｅは、印加された電圧の値および印加されたサイクルの数に依存して変化する。したがって、データ「０」動作および０．５と３．０ボルトとの間の電圧ＤＬを読み出す場合、概して分極は状態Ｅと状態Ｆとの間で変化する。
【００２３】
セルがデータ「１」でプログラムされている場合、強誘電体は図３に示すように状態Ａにある。正の読出し電圧はこの正の分極に全く干渉しない。そのため、データ「１」動作を読み出す場合、分極は状態Ａと状態Ｇとの間で変化する。
【００２４】
式（１）および（２）に戻って、データ「１」および「０」を区別するためには、２つの状態には異なるＣｆが必要である。Ｃｆは強誘電体容量、すなわち約ｄＰ／ｄＶｆであり、これは分極の勾配である。したがって、図３のＡＧ曲線の勾配とＥＦ曲線の勾配との間の差がデータ「１」と「０」とを区別するために用いられる。通常、ＡＧの勾配はＥＦの勾配よりも小さい。このことは、データ「１」のＣｆがデータ「０」のＣｆよりも小さいことを意味する。Ｃｆの差は電圧または電流センスのいずれかにより感知され得る。
【００２５】
強誘電体素子が読み出される毎に低電圧のみが強誘電体膜に印加されるため、強誘電体はスイッチしない。したがって、読出しサイクルの数が書込みサイクルの数よりもかなり大きいと仮定すると（この仮定はほとんどのメモリ用途において真理である）、本発明は劣化の問題を排除する。
【００２６】
本発明は、高電圧が読出し動作中に駆動ノード４６に印加される場合、破壊型読出しメモリとしても用いられ得る。この場合、「０」状態に関して述べると、分極は図３に示すように、元の「０」または状態Ａに戻り得る。各読出しの後に書込みをしなおす手順が続くはずである。破壊型読出し動作を用いると、ノイズマージンが向上され得る。
【００２７】
（２．詳細なアーキテクチャ）
図４〜図７は、様々なメモリセルアーキテクチャと共に用いられる本発明を示す。図４は、チェーンセルアーキテクチャを用いた本発明の好適な実施形態を示す。本実施形態において、４×４のセルアレイ２０１を示す。すなわち、セルの４つのカラム２６０、２６２、２６４および２６６と、セルの４つのロウ２７０、２７２、２７４および２７６がある。例えば、カラム２６０はセル２０２、２０４、２０６および２０８を含み、ロウ２７０は、セル２０２、２０３、２０５および２０７を含む、各セル（例えば２０２）は、トランジスタ（例えば２１４）と、キャパシタ（例えば２１２）とを含む。各セルにおいて、トランジスタは、キャパシタと並列に接続されている。すなわち、トランジスタ２１４のソース−ドレインの一方２２２がキャパシタ２１２の一方の電極２１６に接続され、ソース−ドレインの他方２２４がキャパシタ２１２の他方の電極２１８に接続されている。トランジスタ２１４のゲート２２０はワード線１２６に接続されている。カラム（例えば２６０）の２０２、２０４、２０６および２０８などのセルは、直列に接続されており、したがって、「チェーンセル」と呼ばれる。このアーキテクチャにおいて、チェーン状態で互いに隣接するセルのトランジスタは、ソースとドレインとが接続され、互いに隣接するセルのキャパシタは電極どうしが接続されている。駆動線１２２に最も近い端部のセル２０２は、セットトランジスタ１１４のソース−ドレインの一方２３４に接続されており、ソース−ドレインの他方２３２は駆動線１２２に接続されている。セットトランジスタ１１４のゲート２３０は、セット信号線１３２に接続されている。ビット線１２５に最も近い端部のセル２０８は増幅トランジスタ１２０のゲート２５０に接続されており、リセットトランジスタ１１６はプリアンプ１２０に以下のように接続されている。ソース−ドレインの一方２４２がゲート２５０に接続され、ソース−ドレインの他方２４４が増幅トランジスタ１２０のソース−ドレインの一方２５２に接続されている。増幅トランジスタ１２０のソース−ドレインの一方２５２は、ビット線１２５に接続されている。増幅トランジスタ１２０のソース−ドレインの他方２５４は、グランド２５６に接続されている。メモリアレイシステム２００の動作は、図１を参照して上述したものと同一である。但し、図４のノード１２４は図１のノード２４に対応し、図４のノード１２８は図１のノード２８に対応する。図４のセットトランジスタ１１４は図１のセットスイッチ１４に対応し、図４のリセットトランジスタ１１６は図１のリセットスイッチ１６に対応し、図４の増幅トランジスタ１２０は図１のプリアンプ２０に対応する。唯一の考慮すべき追加要素は、選択されたセルのロウのワード線（例えば１２６）が選択されたセルのトランジスタ（例えば２１４）をオフに保つために低く維持され、非選択セルのワード線が対応するトランジスタをオンにして対応するキャパシタを短絡させるために高く保持されることである。選択されたカラム（例えば２６０）の、セットトランジスタ（例えば１１４）はオンであり、その他の非選択カラムのセットトランジスタはオフである。
【００２８】
チェーンセルアーキテクチャにおいて、セルは直列に接続され、このことが、内部接続を最小限に抑え、そのためにセルのサイズを減少させる。セルのチェーンがより長い場合、平均のセルサイズはさらに小さくなる。
【００２９】
表２は、ロウ「１」およびカラム「０」に位置するセル１０、すなわちセル２０４に対して書込みおよび読出しを行うための真理値表である。ゼロ番目のカラムが選択されたため、ＤＬ１、ＤＬ２、ＤＬ３、ＢＬ１、ＢＬ２、およびＢＬ３がすべて低（ｌｏｗ）またはゼロ電圧であり変化しない。この表において、ＷＬ１はロウ「１」のセル用のワード線信号であり、ＷＬｘはｘ番目のロウ用のワード線信号であり、ＤＬ０およびＢＬ０はそれぞれ、ゼロ番目のカラム用の駆動線およびビット線であり、ＳＥＴ０およびＲＳＴ０はそれぞれ、ゼロ番目のカラム用のＳＥＴおよびＲＳＴ信号である。すべてのトランジスタがＮＭＯＳであると仮定した場合、あるセルを選択するために、対応するワード線に印加された信号ＷＬは、セルトランジスタをオフにするためにはローでなければならない。他方、すべての他のＷＬｓはハイでなければならない。例えば、セル１０に対する書込みおよび読出しを行う場合、ＷＬ１はそのロウ内のトランジスタをオフにするためにはローでなければならず、他方、ＷＬ０、ＷＬ２およびＷＬ３はすべてハイでなければならない。これにより、対応するロウのトランジスタはオンとなり、よってトランジスタ間のノードが短絡する。この場合、ノード２４９と１２８との間のすべての電圧は、選択されたセル２０４で降下し、他の３つの強誘電体キャパシタはすべて短絡する。すなわち、これらの３つのキャパシタで電圧降下はない。
【００３０】
【表２】
2004526268.tif 000004
セル１０に「１」を書き込む場合、ＤＬ０をディジタル「１」状態に設定し、ＢＬ０を低またはゼロボルトに設定する。ディジタル「１」状態は約３ボルトである。。ＳＥＴ０およびＲＳＴ０は両方ともディジタル「１」状態、すなわち約３ボルトであり、トランジスタ１１４および１１６をオンにする。これにより、ノード２４９に３Ｖが印加され、ノード１２８がグランドレベルにされる。トランジスタ２１４、２８２および２８３はすべて、ＷＬ０、ＷＬ２およびＷＬ３に３Ｖを印加することによりオンとなる。トランジスタ２８１は、ＷＬ１に０Ｖを印加することによりオフとなる。ノード２４９とノード１２８との間の３Ｖは、強誘電体キャパシタ２８５の上部電極と下部電極とに直接印加される。または、データ「１」がキャパシタ２８５に書き込まれる。強誘電体キャパシタの抗電圧が約１Ｖである場合、強誘電体をスイッチングするためには３Ｖで十分である。
【００３１】
「０」を書き込むことは「１」を書き込むことに非常に似ている。但し、ＳＥＴ０は０Ｖであり、ＲＳＴ０は３Ｖである。
【００３２】
セル１０を読み出す場合、低いＷＬ信号を印加してトランジスタ２８１をオフにすることにより「１」ロウが選択される。すべての他のワード線信号ＷＬｘはハイに維持されてトランジスタ２１４、２８２および２８３をオンにする。ＳＥＴ０はセットトランジスタ１１４をオンにするためにハイであり、これにより、ＤＬ０に印加された約０．５Ｖという低電圧がチェーンセルを通過する。トランジスタ２８１がオフでありトランジスタ２１４、２８２および２８３がすべてオンであるため、ＤＬ０に印加される電圧はキャパシタ２８５に伝わり、キャパシタ２１８、２８６および２８７は短絡する。図２および図３を参照して上述したように、キャパシタ２８５に印加された電圧により、ノード１２８に電圧が印加され、この電圧がセンスされてトランジスタ１２０により電流に変換され、ビット線を介して読み出される。
【００３３】
図５は、４×４リンクセルアーキテクチャを示す。このアーキテクチャは図４のチェーンセルアーキテクチャに似ている。但し、各セルのトランジスタと強誘電体キャパシタとが直列に接続され、各カラムのセルが並列に接続されている点が異なる。例えば、セル３０２において、トランジスタ３１５のゲート３２９は、ワード線３２６に接続され、ソース−ドレイン３２３の一方がノード３４９に接続され、ソース−ドレインの他方３２７がキャパシタ３１２の一方の電極３１７に接続されている。キャパシタ３１２の他方の電極３１９はノード３２８に接続されている。ＳＥＴスイッチ３１４はトランジスタであり、そのゲート３３０がＳＥＴ線３３２に接続され、ソース−ドレインの一方３３３が駆動線３２２に接続され、ソース−ドレインの他方３３４がノード３４９に接続されている。同様に、リセットスイッチ３１６は、図１および図４を参照して上述したようにビット線３２４とノード３２８との間に接続されたトランジスタ３１６である。プリアンプ３２０は、トランジスタ３２０であり、そのゲート３５０がノード３２８に接続され、ソース−ドレインの一方３５２がビット線３２５に接続され、ソース−ドレインの他方３５４がグランド３５６に接続されている。アレイシステム３００もまた、メモリセルの４つのロウ３７０、３７２、３７４および３７６と４つのカラム３６０、３６２、３６４および３６６とを含むセルアレイ３０１を有する。例えば、カラム３６０は、セル３０２、３０４、３０６および３０８を含み、ロウ３７０は、セル３０２、３０３、３０５および３０７を含む。
【００３４】
図５のリンク状セルアーキテクチャの動作は、図４のチェーンセル構造の動作に似ている。但し、このアーキテクチャでは、選択されたワード線信号（例えばＷＬ０）がハイであり、選択されたトランジスタ（例えば３１５）をオンにする。他方、非選択ロウのワード線信号はローであり、対応するトランジスタをオフにする。
【００３５】
図６は、アレイシステム４００の実現を示す。アレイシステム４００においては、基本メモリセル（例えば４０２）が１つのトランジスタ（例えば４１５）と、１つのキャパシタ（例えば４１２）とを直列に接続された状態で有する。トランジスタ４１５のソース−ドレインの一方４２６はノード４２８に接続され、ソース−ドレインの他方４２７はキャパシタ４１２の一方の電極４１７に接続されている。キャパシタ４１２の他方の電極は駆動線ノード４４９に接続されている。上記は従来１Ｔ−１Ｃアーキテクチャと呼ばれている。システム４００は、他のシステム同様、４つのロウ４７０、４７２、４７４および４７６と４つのカラム４６０、４６２、４６４および４６６とにセルを有するアレイ４０１を含む。しかし、アレイシステム４００のアーキテクチャは、従来の１Ｔ−１Ｃアーキテクチャとは以下の点で異なる。ノード４４９がセットスイッチ４１４を介して駆動線４２２に接続されている。駆動線４２２は、従来の１Ｔ−１Ｃアーキテクチャでは「プレート線」と呼ばれることがある。セットスイッチ４１４は、本実施形態ではセットトランジスタ４１４である。セットトランジスタ４１４のソース−ドレインの一方４３４は、ノード４４９に接続され、ソース−ドレインの他方４３３は、駆動線４２２に接続されている。本実施形態において、ＳＥＴ信号はワード線信号ＷＬと同一である。例えば、セットトランジスタ４１４のゲート４３０は、ワード線４３２に接続されている。他の実施形態に関して上述したように本実施形態でも、ビット線ノード４２４とセル／プリアンプノード４２８との間にスイッチ４１６およびプリアンプ４２０が接続されており、リセットスイッチ４１６はトランジスタ４１６でもあり、プリアンプ４２０はトランジスタ４２０である。本実施形態において、センスアンプ（例えば４８０）が各ビット線（例えば４２５）に接続されている状態で示されている。好適には、このようなセンスアンプは、図１、図２、図３および図５の実施形態において各ビット線に関連づけられているが、簡潔化のために図示していない。
【００３６】
図６のアレイシステム４００の動作は、ＤＬ信号とＢＬ信号とが置換されている点、またはディジタル「１」および「０」と考えられるものが逆である点を除いて、図５のシステムの動作と同一である。さらに、各カラム用に異なる信号ＤＬを有しすべてのセットトランジスタを同時にオンまたはオフにする代わりに、すべてのセル用に１つのＤＬ信号があり、各セットスイッチはワード線によって別々に制御される。この組み合わせによっても、４つのセルを有する各群に付与される設定信号を制御することが可能である。しかし、この場合、上記４つのセルは、同一のカラムではなく同一のロウに含まれる。上記より当業者は、図６のアレイシステム４００の動作を容易に推しはかることができる。したがってここでは動作の説明を繰り返さない。
【００３７】
図７はメモリセルアレイシステム５００の１Ｔ−１Ｃセルでの実現を示す。メモリセルアレイシステム５００では、ＲＳＴ信号がデコーダ５１６を介して印加される。本実施形態において、プリアンプはビット線５２５の容量であり、ビット線５２５は図示するアーキテクチャ内で電圧分割器として作用する。図示するアーキテクチャは、別の可能性のある変形例を示す。これらの差異を除くと、本実施形態は図６の実施形態と同一である。すなわち、４つのロウ５７０、５７２、５７４および５７６と４つのカラム５６０、５６２、５６４および５６６に配置されたメモリセルのアレイ５０１がある。各セル（例えば５０２）は、トランジスタ（例えば５１５）と強誘電体キャパシタ（例えば５１２）とを直列に接続された状態で含む。１つのセットスイッチ５１４がセルの各ロウに関連づけられた状態で、セットスイッチ（例えば５１４）が、駆動線またはプレート線５２２と一方の電極（例えば５１９）または各キャパシタ５１２との間に接続されている。ＳＥＴ信号は、ワード線５３２を介して印加され、デコーダ５１６内のリセット信号は、ビット線（例えば５２５）を介してメモリセル（例えば５０２）に印加される電圧を決定する。アレイシステム５００の動作は、リセットスイッチとプリアンプの動作が上述したように異なる素子によって行われることを除いて、システム４００の動作と同一である。
【００３８】
この開示において、用語「ロウ」および「カラム」は、開示を容易にするために用いる相対的な語である。すなわち、従来、ロウは水平な線または配列であり、カラムは垂直な線または配列である。しかし本発明は、いずれのアレイにおいても、アレイを９０度、２７０度などの角度だけ回転させた角度で見ることにより、ロウがカラムになり得、カラムがロウになり得ると考える。したがって、発明の要旨、本明細書または請求の範囲で述べる本発明から９０度、２７０度などの角度だけ回転されているがそれ以外は同一であるメモリアーキテクチャは、本発明の範囲内に含まれる。
【００３９】
図８は、一例としての集積回路メモリ６３６を示すブロック図である。集積回路メモリ６３６において、本発明によるメモリアレイシステム（例えば、２００、３００、４００および５００）が用いられている。簡潔のため、図示する実施形態は、１６Ｋ×１ＦｅＲＡＭ用である。しかし、この材料は様々なサイズおよびタイプのメモリに用いられ得る。図示する１６Ｋの実施形態において、ロウアドレスレジスタ６３９およびカラムアドレスレジスタ６４０に接続する７本のアドレス入力線６３８がある。ロウアドレスレジスタ６３９は、７本の線６４２を介してロウデコーダ６４１に接続されており、カラムアドレスレジスタ６４０は、７本の線６４４を介してカラムデコーダ／データ入力／出力マルチプレクサ６４３に接続されている。ロウデコーダ６４１は、１２８本の線６４６を介して１２８×１２８メモリセルアレイ６４５に接続されている。カラムデコーダ／データ入力／出力マルチプレクサ６４３は、１２８本の線６４７を介してセンスアンプ６７９およびメモリセルアレイ６４５に接続されている。信号生成器６８０は、最高２５６本の線６８４を介してアレイ６４５に接続されている。これらの線は上述したように分岐およびプレート線であるため、線の数は、上述した実施形態のいずれで本発明が用いられるかに依存する。例えば、すべてのセルに共通のプレート線が用いられ、各ロウに別々の分岐線が用いられている場合、１２９本の線６８４のみが必要である。ＲＡＳ＊信号線６４８は、ロウアドレスレジスタ６３９と、ロウデコーダ６４１とカラムデコーダ／データ入力／出力マルチプレクサ６４３と、信号生成器６８０とに接続されている。他方、ＣＡＳ＊信号線６４９は、カラムアドレスレジスタ４６０と、カラムデコーダ／データ入力／出力マルチプレクサ６４３と、信号生成器６８０とに接続されている。（本明細書の説明において、＊は、信号の反転を示す。）入力／出力データ線６３５は、カラムデコーダ／データ入力／出力マルチプレクサ６４３に接続されている。メモリ６３６はさらに、公称出力電圧Ｖｃｃと他のパワーとを信号生成器６８０とシステムの他の部分に必要に応じて提供するパワーソース６９９を含む。
【００４０】
メモリセルアレイ６４５は、１２８×１２８＝１６，３８４のメモリセルを含み、これは従来１６Ｋと表される。これらのセルは、強誘電体素子ベースのセル（例えば、２０２、３０２、４０２、５０２など）である。線６４６はワード線（例えば、１２６、３２６、４３２など）である。線６４７はビット線（例えば、３２５、４２５、５２５など）である。
【００４１】
図８のメモリの動作は以下のとおりである。線６３８上に載せられたロウアドレス信号Ａ０〜Ａ６およびカラムアドレス信号Ａ７〜Ａ１３が、ＲＡＳ＊およびＣＡＳ＊信号を用いてアドレスレジスタ６３９および６４０によって多重化され、それぞれロウデコーダ６４１およびカラムデコーダ／データ入力／出力マルチプレクサ６４３に送られる。ロウデコーダ６４１はワード線信号、例えば上述した信号ＷＬｎをワード線６４６の１本に載せる。概して信号は、アドレスされるセルのワード線上に載せられる。カラムデコーダ／データ入力／出力マルチプレクサ６４３は、線６３５に入力されたデータ信号をビット線６４７のうちのカラムアドレスに対応する１本に載せるか、あるいは、ビット線６４７のうちのカラムアドレスに対応する１本上の信号をデータ線６３５上に出力する。上記のうちのいずれを行うかは、機能が書込みであるか読出しであるかに依存する。これは、ビット線信号、例えば上述したＢＬｍ信号である。当該分野で公知であるように、読出し機能は、ＲＡＳ＊信号がＣＡＳ＊信号に先んじた場合にトリガされる。書込み機能は、ＣＡＳ＊信号がＲＡＳ＊信号より前に来た場合にトリガされる。当該分野で周知であるように、センスアンプ６７９は、線６４７に沿って配置され、線上の信号を増幅する。分岐線およびプレート線信号（例えば、上述したＳＬｎおよびＣＰｎ信号）は、ＣＡＳ＊およびＲＡＳ＊信号ならびに内部チップクロックに基づいて信号生成器６８０によって生成される。したがって、信号生成器６８０は、分岐システム１１、１０１および７０１の一部分を構成する。いくつかのメモリにおいては、信号生成器６８０およびロウデコーダ６４１が組み合わされて単一の信号生成ユニットとされてもよい。ロウデコーダ６４１と信号生成器６８０との回路は、上述したワード線、分岐線および、ブーストされた信号を含むプレート線信号を生成するために必要なすべての回路を含む。この回路は、集積回路のメモリ設計の分野で公知であり、本明細書でこれ以上説明しない。上記で概略説明した機能を実行するために必要または有用な他の論理、および他の公知のメモリ機能もまた、メモリ６３６内に含まれるが、本発明に直接適用可能ではないのでここで示すことも述べることもない。
【００４２】
図９は、図４のメモリの別のアーキテクチャを示す。このアーキテクチャでは、読出し機能および書込み機能を動作させる信号がさらに分類される。この実施形態は、以下の差異を除くと図４の実施形態と同一である。ＲＬ信号が追加の線７１８上に設けられている。リセットスイッチ７４０が線７１８に接続されたソース−ドレインの一方７４４を有し、プリアンプ７２０が線７１８に接続されたソース−ドレインの一方とビット線７５６に接続されたソース−ドレインの他方７５４を有する。同様に、線７１８が、他のリセットスイッチの各々に接続され、セルの他のロウの各々が関連するビット線７５７、７５８および７５９を有する。ビット線７５７、７５８および７５９はそれぞれ、ＲＬ信号とは別の信号ＢＬ１、ＢＬ２、ＢＬ３を搬送する。本実施形態の読出しおよび書込み機能は、ＲＬおよびＢＬ信号の分類以外は、図４の実施形態の機能と同一である。図９の実施形態に示す別のアーキテクチャおよび信号は、図５、図６、および図７のアレイシステム、または本発明が用いられる他の任意のアーキテクチャにも適用され得る。
【００４３】
本発明の特徴は、プリアンプすなわち「読出しトランジスタ」（例えば４２）が従来技術よりもはるかに低い読出し電圧の使用を可能にすることである。プリアンプ２０、４２、１２０、３２０、４２０はトランジスタ以外の多くの形態を取り得る。例えば、電圧分割器、ダイオード、一連のゲート、または他の回路または回路素子として作用するキャパシタであり得る。セルを読み出すために回路に印加される電圧、すなわちＤＬに印加される電圧は、約１．２ボルトであり、典型的には０．５〜２．０ボルトである。しかし、個々のセルが見る、すなわちセルが読み出される際に強誘電体メモリ素子に印加される読出し電圧は、０．１ボルトほども低くてもよく、典型的には約０．１〜０．５ボルトであり、最も好適には約０．ｌ〜０．３ボルトである。この電圧は概して抗電圧の１／２以下であり、いくつかのアーキテクチャでは抗電圧の１／３以下である。最も好適には、抗電圧の１／１０〜１／２である。干渉が起こる可能性が印加される電圧に対して指数関数的に減少するため、抗電圧の１／１０〜１／２の電圧では、干渉を引き起こす可能性は無視できる。さらに、読出し電圧が非常に低いため、読出し中のセルに隣接するセルに与える影響も非常に小さく計算不可能である。これらの低い読出し電圧はさらに、個々のセルの劣化率を大幅に低減する。
【００４４】
同時に、本発明は、メモリに対する干渉を非常に小さくするためにも有用であり、さらに破壊的読出しメモリなどの従来のメモリの性能を高めるためにも有用である。すなわち、小さい信号の検出を可能にする向上した性能はさらに、劣化および干渉の可能性をより多く含み得るメモリと組み合わされて用いられた場合に、メモリの性能およびロバストネスを大幅に高める。したがって、サイクル数が少ないために劣化および干渉は問題とならないがデータの絶対的正確さが非常に重要である用途において非常に有用である。
【００４５】
本発明の別の特徴は、異なるデータ状態が、分極の差ではなく、異なる分極勾配によって区別されることである。したがって、高い分極を有する強誘電体は不要である。
【００４６】
本発明の別の特徴は、単一の電源が用いられ得ることである。すなわち、読出しおよび書込み電圧がすべて小さい正の値である。このことは、メモリに必要な周辺回路を大幅に単純化する。
【００４７】
現在の時点で本発明の好適な実施形態と考えられるものを記載した。本発明は、その精神および本質的な特性から逸脱することなく、他の特定の形態で具現化され得ることが理解される。例えば、本発明をトランジスタスイッチを用いて説明してきたが、他のスイッチ、例えばダイオードも用いられ得る。ここに示したアドレススキームと共に、他の多くの強誘電体メモリセルアーキテクチャ、例えば、発明の背景の項で述べた参考文献に開示されたセルアーキテクチャ、を用いることができる。さらに、プリアンプと共にセットスイッチおよびリセットスイッチを用いて強誘電体メモリセルをアドレスすることの可能性および利点を開示してきたが、開示した原理の多くの改変および変更が工夫され得る。例えば、図２、図４、図５および図６の実施形態において、ソース−ドレインのグランドに接続された一方（例えば２５４）がビット線に接続されてもよく、ソース−ドレインの他方（例えば２５２）およびリセットスイッチ（例えば１１６）がグランドに接続されてもよい。従って上記の実施形態は、本発明を説明するためのものであって限定するものではない。本発明の範囲は特許請求の範囲によって示される。
【図面の簡単な説明】
【図１】
図１は、本発明による強誘電体メモリの好適な実施形態の電気的模式図である。
【図２】
図２は、図１の強誘電体メモリの、ＮＤＲＯ動作中の等価回路図である。
【図３】
図３は、本発明によるメモリの、ＮＤＲＯ読出し動作中の分極−電圧特性、すなわちヒステリシスループを示すグラフである。
【図４】
図４は、本発明によるＮＤＲＯ強誘電体メモリの好適なアーキテクチャを示す回路図である。
【図５】
図５は、本発明によるＮＤＲＯ強誘電体メモリの別の好適なアーキテクチャを示す回路図である。
【図６】
図６は、本発明によるＮＤＲＯ強誘電体メモリのさらに別の好適なアーキテクチャを示す回路図である。
【図７】
図７は、図６のメモリの別の実施形態を示す図である。
【図８】
図８は、本発明によるメモリアレイシステム２００、３００、４００、および５００が用いられ得る典型的な集積回路メモリの電気的ブロック図である。
【図９】
図９は、本発明によるさらに別のアーキテクチャの回路図であって、リセットスイッチおよびプリアンプに適用された別の信号構成を示す図である。
【図１】
2004526268.tif 000005
【図３】
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【図７】
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【図８】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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