(57)【要約】ビデオ信号、オーディオ、及びグラフィックのような信号を処理するための信号処理装置が、少なくとも一次元の物理信号の少なくとも一次元に沿ったサンプルに関するデータ要素のストリームを生成し消費するシグナルプロセッサユニットを含んでいる。プロセッサユニットはメモリを介してデータ通信を行う。データ要素が記憶されるメモリ内の領域を示すメモリアドレスインジケータはＦＩＦＯチャネルを介してプロセッサユニットの間で送信される。プロセッサユニットの間の同期をとるためにＦＩＦＯチャネルの制御信号出力が使用される。
2004509532.tif 000002
【特許請求の範囲】
【請求項１】
メモリと、少なくとも一次元の物理信号の少なくとも一次元に沿ったサンプルに関連する一連の信号データ要素を前記メモリに書き込むように構成される送信側シグナルプロセッサユニットと、前記メモリから前記一連の信号データ要素を読み出すように構成される受信側シグナルプロセッサユニットと、前記送信側シグナルプロセッサユニットと受信側シグナルプロセッサユニットとの間のＦＩＦＯチャネルであって、前記送信側シグナルプロセッサユニットが前記ＦＩＦＯチャネルを介してメモリアドレスインジケータを前記受信側シグナルプロセッサユニットに連続的に送信するように構成され、各前記メモリアドレスインジケータは前記信号データ要素のうちの一つが書き込まれた前記メモリ内の領域のアドレスを前記信号データ要素のうちの前記一つが受信可能なときに示し、前記受信側シグナルプロセッサユニット及び前記送信側シグナルプロセッサユニットの読み出し及び書き込みがＦＩＦＯのシーケンスにおいて前記ＦＩＦＯチャネルを空及び満杯にすることに関する、前記ＦＩＦＯチャネルの空き具合を通じて各々互いに同期されるＦＩＦＯチャネルとを有する信号処理装置。
【請求項２】
前記装置が前記受信側シグナルプロセッサユニットと前記送信側シグナルプロセッサユニットとの間に結合されるリターンＦＩＦＯチャネルを有し、前記受信側シグナルプロセッサユニットは前記受信側シグナルプロセッサユニットが対応する前記信号データ要素の読み出しを完了したときに前記リターンＦＩＦＯチャネルを介して前記送信側シグナルプロセッサユニットに前記メモリアドレスインジケータを連続的に送信し戻すように構成され、前記送信側シグナルプロセッサユニットが前記リターンＦＩＦＯチャネルから前記メモリアドレスインジケータを受信し戻し、前記送信側シグナルプロセッサユニットが後続する信号データ要素を書き込むための前記メモリの対応する前記領域を再使用する請求項１に記載の信号処理装置。
【請求項３】
前記リターンＦＩＦＯに一組のメモリアドレスインジケータを挿入するように構成される初期化手段であって、前記メモリアドレスインジケータが、前記データ要素を書き込むための、前記送信側シグナルプロセッサユニットに割り当てられるメモリ領域を示し、前記初期化手段が前記送信側シグナルプロセッサユニットによる処理の起動に先行して前記一組のメモリアドレスインジケータのうちの少なくとも一つを挿入する初期化手段を有する請求項１に記載の信号処理装置。
【請求項４】
前記受信側シグナルプロセッサユニット及び前記送信側シグナルプロセッサユニットの読み出し及び書き込みが前記各々のＦＩＦＯのシーケンスにおいて前記ＦＩＦＯチャネル及び前記リターンＦＩＦＯチャネルを空及び満杯にする、前記ＦＩＦＯチャネル及び前記リターンＦＩＦＯチャネルの空き具合を通じて各々互いに同期される請求項２に記載の信号処理装置。
【請求項５】
再編成するシグナルプロセッサユニット及び更なるＦＩＦＯチャネルであって、前記送信側シグナルプロセッサユニットが前記ＦＩＦＯチャネルを介して前記再編成するシグナルプロセッサユニットに結合され、前記再編成するシグナルプロセッサユニットが前記更なるＦＩＦＯチャネルを介して前記受信側シグナルプロセッサユニットに結合され、前記再編成するシグナルプロセッサユニットが入力シーケンスにおいて前記ＦＩＦＯチャネルから前記メモリアドレスインジケータを受信し、前記入力シーケンスとは異なる、再構成されたシーケンスにおいて前記受信側シグナルプロセッサユニットに、入力された前記メモリアドレスインジケータを送信するように構成され、前記受信側シグナルプロセッサユニット及び前記送信側シグナルプロセッサユニットの動作が前記入力ＦＩＦＯシーケンスにおいて前記ＦＩＦＯチャネルを空及び満杯にする、前記ＦＩＦＯチャネルの空き具合を通じて互いに同期され、前記受信側シグナルプロセッサユニット及び前記再編成するシグナルプロセッサユニットの動作が前記再構成されたＦＩＦＯシーケンスにおいて前記更なるＦＩＦＯチャネルを空及び満杯にする、前記更なるＦＩＦＯチャネルの空き具合を通じて互いに同期される、再編成するシグナルプロセッサユニット及び更なるＦＩＦＯチャネルを有する前記請求項１に記載の信号処理装置。
【請求項６】
再編成するシグナルプロセッサユニット及び更なるＦＩＦＯチャネルであって、前記送信側シグナルプロセッサユニットが前記ＦＩＦＯチャネルを介して前記再編成するシグナルプロセッサユニットに結合され、前記再編成するシグナルプロセッサユニットが前記更なるＦＩＦＯチャネルを介して前記受信側シグナルプロセッサユニットに結合され、前記再編成するシグナルプロセッサユニットが入力シーケンスにおいて前記ＦＩＦＯチャネルから前記メモリアドレスインジケータを受信し、前記入力シーケンスとは異なる再構成されたシーケンスにおいて前記受信側シグナルプロセッサユニットに、入力された前記メモリアドレスインジケータを送信するように構成され、前記受信側シグナルプロセッサユニット及び前記送信側シグナルプロセッサユニットの動作が前記入力ＦＩＦＯシーケンスにおいて前記ＦＩＦＯチャネルを空及び満杯にする、前記ＦＩＦＯチャネルの空き具合を通じて互いに同期され、前記受信側シグナルプロセッサユニット及び前記再編成するシグナルプロセッサユニットの動作が前記再構成されたＦＩＦＯシーケンスにおいて前記更なるＦＩＦＯチャネルを空及び満杯にする、前記更なるＦＩＦＯチャネルの空き具合を通じて互いに同期され、前記送信側シグナルプロセッサユニットによる書き込みが前記リターンＦＩＦＯチャネルの前記ＦＩＦＯのシーケンスにおいて前記リターンＦＩＦＯチャネルを空及び満杯にする、前記リターンＦＩＦＯチャネルの空き具合を通じて前記受信側シグナルプロセッサユニットによる読み出しに同期される、再編成するシグナルプロセッサユニット及び更なるＦＩＦＯチャネルを有する前記請求項２に記載の信号処理装置。
【請求項７】
前記メモリから前記一連の信号データ要素を読み出すように構成される更なる受信側シグナルプロセッサユニットと、前記送信側シグナルプロセッサユニットと前記更なる受信側シグナルプロセッサユニットとの間の更なるＦＩＦＯチャネルであって、前記送信側シグナルプロセッサユニットが前記更なるＦＩＦＯチャネルを介して前記メモリアドレスインジケータを前記更なる受信側シグナルプロセッサユニットに連続的に送信するように構成される更なるＦＩＦＯチャネルと、前記更なる受信側シグナルプロセッサユニットと前記送信側シグナルプロセッサユニットとの間に結合される更なるリターンＦＩＦＯチャネルであって、前記更なる受信側シグナルプロセッサユニットは前記更なる受信側シグナルプロセッサユニットが対応する前記信号データ要素の読み出しを完了したときに前記更なるリターンＦＩＦＯチャネルを介して前記送信側シグナルプロセッサユニットに前記メモリアドレスインジケータを連続的に送信し戻すように構成され、前記送信側シグナルプロセッサユニットが前記更なるリターンＦＩＦＯチャネルから前記メモリアドレスインジケータを受信し戻し、前記送信側シグナルプロセッサユニットは前記送信側シグナルプロセッサユニットが前記リターンＦＩＦＯチャネルと前記更なるリターンＦＩＦＯチャネルとの両方から対応する前記メモリアドレスインジケータを受信し戻すとき後続する信号データ要素を書き込むための前記メモリの領域を再使用する更なるリターンＦＩＦＯチャネルとを有する請求項２に記載の信号処理装置。
【請求項８】
前記受信側シグナルプロセッサユニット及び前記送信側シグナルプロセッサユニットの動作が前記各々のＦＩＦＯのシーケンスにおいて前記ＦＩＦＯチャネルを空及び満杯にする、前記ＦＩＦＯチャネル、前記更なるＦＩＦＯチャネル、前記リターンＦＩＦＯチャネル、及び前記更なるリターンＦＩＦＯチャネルの空き具合を通じて互いに同期される請求項７に記載の信号処理装置。
【請求項９】
対応する前記メモリアドレスインジケータが送信された後に戻された回数をカウントするための各メモリアドレスインジケータに対する各カウンタであって、各メモリアドレスインジケータによって示されるメモリの前記領域は前記カウンタが所定値に達したことを示す検出情報に応じて書き込まれる、各カウンタを有する請求項７に記載の信号処理装置。
【請求項１０】
少なくとも一次元の物理信号の少なくとも一次元に沿ったサンプルに関連する連続信号データ要素処理方法であって、前記方法が送信側信号処理ユニットでメモリに前記データ要素を書き込み、受信側信号処理ユニットでメモリから前記データ要素を読み出し、前記送信側信号ユニット及び前記受信側信号処理ユニットがＦＩＦＯチャネルによって同期され、前記ＦＩＦＯチャネルを介して前記受信側シグナルプロセッサユニットにメモリアドレスインジケータを連続して送信することによって、各メモリアドレスインジケータは前記信号データ要素の一つが書き込まれる前記メモリ内の領域のアドレスを示し、前記信号データ要素の一つが受信可能なとき、前記受信側シグナルプロセッサユニット及び前記送信側シグナルプロセッサユニットの読み出し及び書き込みがＦＩＦＯのシーケンスにおいて前記ＦＩＦＯチャネルを空及び満杯にする、前記ＦＩＦＯチャネルの空き具合を通じて各々互いに同期される連続信号データ要素処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
ビデオ信号、オーディオ信号、及びグラフィック信号のようなメディア信号の処理は高いスループットの処理装置を必要とする。例えば時間及び／又は空間ｘ／ｙ方向の関数として一又はより高次元で人が知覚可能な情報をこれらの信号は表現する。これらの次元方向に沿った連続サンプリングポイントにおけるこの情報をサンプルは表現する。更に、少なくともリアルタイムで、すなわちメディア信号が生成される速度に追従するように処理されなければならない大量の情報をこれらのサンプルは形成する。
【０００２】
連続サンプリングポイントに対応する信号データ要素の処理にはそれぞれのサンプリングポイントに対する信号データ要素に一連の異なる処理ステップを施すことが含まれる。例えば、ＭＰＥＧの復号化の場合、それぞれの信号データ要素は画素のブロックを表し、前記画素のブロックに対する一組の係数を含んでいる。前記係数を復号化し、それらを再配置し、ＩＤＣＴ変換を実行することをＭＰＥＧの復号化は含んでいる。
【０００３】
所要の処理速度に追従するために、このような処理ステップを並列で実行することが知られている。それぞれのユニットは特定の処理タスクを実行するような異なるシグナルプロセッサユニットが提供される。シグナルプロセッサは、データ要素のストリームを受信し、それぞれのデータ要素に関する処理タスクを実行し、次のタスクを実行するための次のシグナルプロセッサユニットにその実行結果を送信する。従って、次のシグナルプロセッサユニットはデータ要素のストリームを受信し、前記プロセッサユニットはストリームに関する異なるタスクを並列に実行する。
【０００４】
【発明が解決しようとする課題】
適切に動作させるために、例えば送信側シグナルプロセッサユニットによって信号データ要素が生成されたら受信側プロセッサユニットが該信号データ要素を確実に処理し始めるようにさせるために、シグナルプロセッサユニットは互いに同期されなければならない。一つの同期実現の方法はロックステップ同期を使用することである。この場合、シグナルプロセッサユニットが次の信号データ要素から処理し始める前に各シグナルプロセッサユニットが正確に同じ回数の処理サイクルを使用するようにシグナルプロセッサユニットは構成される。相対的に適切な遅延を伴って異なるシグナルプロセッサユニットが開始されると、これにより、各シグナルプロセッサユニットは先行する信号データ要素をちょうど処理し終えるときに入力部において正確に一つの新たな信号データ要素を確実に有することになるであろう。ロックステップの動作ではシグナルプロセッサユニットの間の非常に緊密な結合が必要とされ、このことにより処理機能を最大限に発揮させることがしばしば困難となる。例えば、信号データ要素を処理する必要がある処理サイクルの回数が可変の場合、処理サイクルを最大回数より少なくする必要がある度にシグナルプロセッサユニットを一時停止する必要がある。更に、ロックステップの動作には専用の設計及びかなりのオーバヘッドが必要とされる。
【０００５】
ロックステップの動作に関する問題を緩和するために、異なるシグナルプロセッサユニットの間にＦＩＦＯチャネルを使用することが知られてきた。ＦＩＦＯチャネルはそれ自体知られている。複数の信号データ要素を記憶するための空き容量をＦＩＦＯチャネルは有している。ＦＩＦＯチャネルにおいて、送信側シグナルプロセッサによるデータ要素の書き込みは受信側シグナルプロセッサユニットによる処理に依存していない。ＦＩＦＯチャネルは、送信側シグナルプロセッサユニットによって生成される信号データ要素を記憶し、当該ＦＩＦＯチャネルが更なる信号データ要素を書き込むための空き容量を有しているかどうかを当該ユニットに示すにすぎない。ＦＩＦＯチャネルは、当該ＦＩＦＯチャネルが空であるか否かを受信側シグナルプロセッサユニットに示し、所望ならば、当該受信側シグナルプロセッサユニットが当該ＦＩＦＯチャネルから信号データ要素を読み出すことを可能にする。従って、ＦＩＦＯが満杯のときに書き込みが中止されなければならず、ＦＩＦＯが空のときに読み出しが中止されなければならないこと以外は、ＦＩＦＯチャネルへの書き込み及びＦＩＦＯチャネルからの読み出しは互いに同期していない。しかし、十分な数、例えば四つ又はそれ以上の信号データ要素のための記憶容量をＦＩＦＯチャネルが含んでいるとき、このことによりシグナルプロセッサユニットの不必要な減速はもたらされない。
【０００６】
一つのシグナルプロセッサユニットから信号データ要素を送信するためにＦＩＦＯチャネルを使用することにより、シグナルプロセッサユニットの機能を更に最大限に使用することが可能となり、このことにより設計が簡略化される。しかし、相当な量のメモリを具備するＦＩＦＯチャネルは十分な数の信号データ要素を記憶することが必要とされる。独立に動作する複数のシグナルプロセッサユニットに信号データ要素が送信されなければならない場合、信号データ要素のためのかような大量の記憶容量をそれぞれ具備する複数のＦＩＦＯチャネルが必要とされる。同様に、第一のシグナルプロセッサユニットから信号データ要素が受信され、第二のシグナルプロセッサユニットで処理され、第三のシグナルプロセッサユニットに送信される場合、かような大量の記憶容量をそれぞれ具備する二つのＦＩＦＯチャネルが必要とされる。
【０００７】
なかんずく、本発明の目的は、並列動作可能で、粗結合され、ＦＩＦＯチャネルのための所要量の記憶容量が低減され得る多数のシグナルプロセッサユニットを具備する信号処理装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明による信号処理装置は請求項１に示されている。本発明によれば、信号データ要素が記憶されるメモリ内の領域のアドレスをそれぞれ示すメモリアドレスインジケータを送信するために二つのシグナルプロセッサユニットの間のＦＩＦＯチャネルは使用される。この態様で、ＦＩＦＯチャネルに必要とされる、かなり低減された量の記憶容量との組み合わせでＦＩＦＯチャネルによって供給される粗同期の利点を一方は得る。その理由は、インジケータのみが記憶される必要があり、全信号データ要素が記憶される必要はないことによる。
【０００９】
例えばＦＩＦＯチャネルからメモリアドレスインジケータを第一のシグナルプロセッサユニットが受信し、メモリ内の信号データ要素を修正し、メモリアドレスインジケータを第二のシグナルプロセッサユニットに送信する場合、これが適用され得る。従って、信号データ要素を異なるＦＩＦＯチャネルに入力しない場合、各シグナルプロセッサユニットによって同じメモリ領域が使用され得る。他の例において、第一の信号処理ユニットはメモリアドレスインジケータのシーケンスを再構成するのみである。従って、異なるＦＩＦＯチャネルに対する信号データ要素を複製する必要さえなしに（実際第一のシグナルプロセッサユニットでメモリにアクセスせず、従って当該メモリに対する所要のバスの帯域幅を狭めることさえせずに）、例えばタイムインタリーブ又はマトリックス変換のために必要とされる再編成が実行される。この例において、画像処理の間、画像は線分に分割され、当該線分は“ストライプ”に分割される。それぞれは例えば１６画素を含んでいる。ストライプに対するデータ（例えば１６画素値）を各データ要素は含んでいる。メモリアドレスインジケータのシーケンスを再構成することによって、線分方向の連続したブロックのためのメモリアドレスインジケータによってメモリアドレスインジケータが後続される前に、メモリアドレスインジケータをシグナルプロセッサユニットに線分の形で入力させるデータは、線分に対して交差する方向の複数のストライプ（例えば１６ストライプ）のブロックにおいてメモリアドレスインジケータを前記プロセッサユニットからブロックの形で出力させるデータに変換され得る。更なる例において、同じメモリアドレスインジケータを構成するメモリアドレスインジケータの、二つ又はそれ以上のストリームは、異なるシグナルプロセッサユニット（又は同じシグナルプロセッサユニットの異なるポート）に接続される、二つ又はそれ以上のＦＩＦＯチャネルに出力される。従って、基礎的な信号データ要素の複製を異なるＦＩＦＯチャネルに出力する必要はない。
【００１０】
本発明による信号処理装置の実施例が請求項２に示されている。この実施例はシグナルプロセッサユニットの間にリターンＦＩＦＯチャネルを有している。第一のシグナルプロセッサユニットが信号データ要素を書き込んだメモリ領域を示すために、第一のシグナルプロセッサユニットから第二のシグナルプロセッサユニットへメモリアドレスインジケータが送信される。第一のシグナルプロセッサユニットが後続するデータ要素のためのメモリ内の領域を再使用し得るように第二のシグナルプロセッサユニットはこれらのメモリアドレスインジケータを第一のシグナルプロセッサユニットに戻す。従って、第一のシグナルプロセッサユニットは、新たな信号データ要素を書き込む度に異なる記憶領域を得る必要がない。他の実施例において、リターンＦＩＦＯチャネルに一組のメモリアドレスインジケータが初めに挿入される。これにより、シグナルプロセッサユニットをトリガする、ＦＩＦＯチャネルのメカニズムが処理を開始することが可能となる。好ましくは、第一及び第二のシグナルプロセッサユニットの動作を同期させるためにリターンＦＩＦＯチャネルも使用される。メモリアドレスインジケータは、もとの送信されたシーケンスで戻す（及び再使用される）必要がないことは注意されるべきである。
【００１１】
一方のシグナルプロセッサユニットから直列接続されたシグナルプロセッサユニットに沿った他方のシグナルプロセッサユニットへメモリアドレスインジケータが送信される場合、好ましくは直列接続された最後のプロセッサユニットのみが、直列接続された先頭のシグナルプロセッサユニットへのリターンＦＩＦＯチャネルを有している。直列接続された中間のシグナルプロセッサユニットがこのようなリターンＦＩＦＯチャネルを持つ必要はない。代わりに、シグナルプロセッサユニットの直列接続（の部分）に沿ってリターンＦＩＦＯチャネルのチェーンが配置されてもよい。これにより、更なるモジュール設計が許容され、直列接続された中間のシグナルプロセッサユニットは、信号データ要素が入力されたことを通知されると、いくつかの最終処理を実行することができてもよい。
【００１２】
第一のシグナルプロセッサユニットから異なるシグナルプロセッサユニットへの異なるＦＩＦＯチャネルへ異なるメモリアドレスインジケータの複製が出力される場合、好ましくはこれらのＦＩＦＯチャネルのそれぞれに対応してリターンＦＩＦＯチャネルが使用される。この場合、第一のシグナルプロセッサが全リターンＦＩＦＯチャネルからメモリアドレスインジケータを戻したとき、メモリアドレスインジケータによって示される記憶領域を第一のシグナルプロセッサユニットは再使用する。含まれるそれぞれの記憶領域に対してカウンタを備えることによってこれが実施されてもよい。当該カウンタはそれぞれ戻されたメモリアドレスインジケータに対して更新され、当該領域は前記カウンタが所定の値に達したことが検出されると再使用される。
【００１３】
【発明の実施の形態】
本発明によるシグナルプロセッサ装置及び信号処理方法のこれら及び他の有用な態様は次の図を用いてより詳細に記載されるであろう。
【００１４】
図１は第一の信号処理装置の部分を示す。当該装置は第一のシグナルプロセッサユニット１０、第二のシグナルプロセッサユニット１２、ＦＩＦＯチャネル１４（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ　ｃｈａｎｎｅｌ（ファーストインファーストアウトチャネル））、及びメモリ１６を含んでいる。第一のシグナルプロセッサ１０は信号処理コア１００及びコントローラ１０２を含んでいる。信号処理コア１００はＦＩＦＯチャネル１４のデータ入力部に接続されている。第二のシグナルプロセッサ１２は信号処理コア１２０及びコントローラ１２２を含んでいる。ＦＩＦＯチャネル１４のデータ出力部は信号処理ユニット１２０の入力部に接続されている。第一のシグナルプロセッサユニット１０のコントローラ１０２に結合される“ＦＩＦＯ　ｆｕｌｌ／ｎｏｔ　ｆｕｌｌ（フィフォ　満杯／満杯でない）”を示す出力部をＦＩＦＯチャネル１４は有している。そしてまたコントローラ１０２は、プロセッサコア１００に結合される制御出力部を有している。第二のシグナルプロセッサユニット１２のコントローラ１２２に結合される“ＦＩＦＯ　ｅｍｐｔｙ／ｎｏｔ　ｅｍｐｔｙ（フィフォ　空／空でない）”を示す出力部をＦＩＦＯチャネル１４は有している。そしてまたコントローラ１２２は、プロセッサコア１２０に結合される制御出力部を有している。プロセッサコア１００及び１２０はメモリ１６へのインタフェイスを有している。図において、デュアルポートメモリとしてメモリ１６が示されている。プロセッサコア１００及び１２０は異なるメモリポートに結合されるが、代わりに共通バス（示されていない）を介してプロセッサコア１００及び１２０はまたメモリ１６のシングルポートに結合されてもよい。前記プロセッサコアは、例えば画素値のブロックを表すデータ要素又はこのようなブロックに対する係数についての離散コサイン変換を実行するための専用プロセッサコア又は例えばハフマン圧縮ユニット等のための専用プロセッサコアであってもよい。前記プロセッサコアは、特定の信号処理タスクを実行するようにプログラミングされる、より汎用的なプロセッサユニットでもあり得る。なかんずく簡単な実施例において、いくつかのプロセッサコアは同じ処理ハードウエア上で動作する、異なるプログラムでさえ実施されてもよい。
【００１５】
動作中、ＦＩＦＯチャネル１４の満杯か満杯でないかの出力情報を第一のプロセッサユニット１０におけるコントローラ１０２は監視している。第一のプロセッサユニットのプロセッサコア１００はデータ要素を計算し、当該データ要素用に割り当てられるメモリ１６内の領域に当該データ要素を書き込む。ＦＩＦＯは満杯でないことをこの出力部が示す場合、コントローラ１０２により、プロセッサコア１００が、データ要素が書き込まれた領域のメモリアドレスインジケータ（例えばデータ要素が記憶されるメモリ内の領域の先頭のメモリアドレス）をＦＩＦＯチャネル１４に適用することが可能となる。プロセッサコア１００がメモリアドレスインジケータを書き込んだとき、プロセッサコア１００は次のデータ要素を生成し始めてもよい。
【００１６】
ＦＩＦＯチャネル１４の空か空でないかの出力情報を第二のプロセッサユニット１２内のコントローラ１２２は監視している。ＦＩＦＯは空でないことをこの出力部が示す場合、データ要素を処理するプロセッサコア１２０にコントローラ１２２は信号を送信する。プロセッサコア１２０が新たなデータ要素を処理し始めるタイミングを有し、これが可能であることをコントローラ１２２が知らせると、プロセッサコア１２０はＦＩＦＯチャネルの出力部からメモリアドレスインジケータを読み出す。メモリアドレスインジケータによって示される、メモリ１６内の領域から少なくともデータ要素を読み出すためにプロセッサコア１２０はメモリアドレスインジケータを使用し、当該データ要素を処理する。
【００１７】
図２は、図１の信号処理装置に類似する信号処理装置の部分を示す。図１に示されているコンポーネントに加えて、図２はリターンＦＩＦＯチャネル２０を示している。第二のプロセッサユニット１２のプロセッサコアに結合されているデータ入力部及び第一のデータプロセッサユニット１０のプロセッサコアに結合されているデータ出力部をリターンＦＩＦＯチャネル２０は具備している。第二のプロセッサユニット１２のコントローラに結合されている、満杯か満杯でないかを示す出力部及び第一のプロセッサユニット１０のコントローラに結合されている、空か空でないかを示す出力部をリターンＦＩＦＯチャネル２０は具備している。
【００１８】
動作中、リターンＦＩＦＯチャネルがリターンＦＩＦＯチャネル２０は満杯でないことを示す場合にのみ、対応するデータ要素を処理した後、第二のプロセッサユニット１２のコントローラにより、第二のプロセッサユニット１２のプロセッサコアがメモリアドレスインジケータをリターンＦＩＦＯチャネル２０に戻すことが可能となる。リターンＦＩＦＯチャネル２０がリターンＦＩＦＯチャネル２０は空でないことを示す場合にのみ、第一のシグナルプロセッサユニット１０のコントローラにより、第一のプロセッサユニット１０のプロセッサコアがデータ要素に対するデータをメモリ１６に書き込み始めることが可能となる。その場合、プロセッサコアはリターンＦＩＦＯチャネル２０からメモリアドレスインジケータをロードし、データ要素が記憶されるメモリ１６内の領域をアドレス指定するためにこのインジケータを使用する。
【００１９】
図３は、図２の装置に類似する信号処理装置の部分を示す。図１に示されているコンポーネントに加えて、図２は中間シグナルプロセッサユニット３０及び更なるＦＩＦＯチャネル３２を示している。ＦＩＦＯチャネル１４は、第一のプロセッサユニット１０と中間プロセッサユニット３０との間に接続される。更なるＦＩＦＯチャネル３２は、中間プロセッサユニット３０と第二のプロセッサユニット１２との間に接続される。
【００２０】
動作中、第一のプロセッサユニット１０及び第二のプロセッサユニット１２に関して図１におけるＦＩＦＯチャネル１４に対して記載されているように、ＦＩＦＯチャネル１４は第一のプロセッサユニット１０及び中間プロセッサユニット３０に関して動作する。同様に、第一のプロセッサユニット１０及び第二のプロセッサユニット１２に関して図１におけるＦＩＦＯチャネル１４に対して記載されているように、中間プロセッサユニット３０及び第二のプロセッサユニット１２に関して更なるＦＩＦＯチャネル１４は動作する。図２において記載されているようにリターンＦＩＦＯチャネル２０は動作する。
【００２１】
中間シグナルプロセッサユニット３０は、ＦＩＦＯチャネル１４からメモリアドレスインジケータを入力し、再編成された順序で更なるＦＩＦＯチャネル３２にこれらのメモリアドレスインジケータを出力する。メモリアドレスインジケータによって示される領域において中間プロセッサユニット３０はデータ要素にアクセスしない。このような中間プロセッサユニット３０はＭＰＥＧの符号化に適用される。ＭＰＥＧでは入力フレームの何回かの再編成が必要とされる。ＭＰＥＧの復号化の間、増加する時点“ｔ”に対して
ｍｂｌｏｃｋｓ［ｔ］［０］，ｍｂｌｏｃｋｓ［ｔ］［１］，ｍｂｌｏｃｋｓ［ｔ］［２］，ｍｂｌｏｃｋｓ［ｔ＋１］［０］，ｍｂｌｏｃｋｓ［ｔ＋１］［１］，ｍｂｌｏｃｋｓ［ｔ＋１］［２］等
によって一方は連続した入力ブロックを表す。圧縮プロセッサユニットに適用される前にこのようなブロックが再編成されることがＭＰＥＧの符号化では必要とされる。圧縮プロセッサユニットは次の順序のブロックを必要とする。
ｍｂｌｏｃｋｓ［ｔ］［０］，ｍｂｌｏｃｋｓ［ｔ−１］［１］，ｍｂｌｏｃｋｓ［ｔ−１］［２］，ｍｂｌｏｃｋｓ［ｔ＋１］［０］，ｍｂｌｏｃｋｓ［ｔ］［１］，ｍｂｌｏｃｋｓ［ｔ］［２］等
“ｍｂｌｏｃｋｓ”のうちの一つのそれぞれに対するメモリアドレスインジケータを使用することによって、再編成は中間プロセッサユニット３０で容易に実施され、それによって一つづつブロックを処理するパイプラインのように全体のシステムが動作することが可能になる。
【００２２】
図４は、図２の装置に類似する信号処理装置の部分を示す。図２に示されているコンポーネントに加えて、図４は第三のシグナルプロセッサユニット４０、更なるＦＩＦＯチャネル４２、及び更なるリターンＦＩＦＯチャネル４４を示している。更なるＦＩＦＯチャネル４２は、第一のプロセッサユニット１０と第三のプロセッサユニット４０との間に接続される。更なるリターンＦＩＦＯチャネル４４は、第三のプロセッサユニット４０と第一のプロセッサユニット１０との間に接続される。
【００２３】
動作中、図２に関して記載されているように第一のプロセッサユニット１０及び第二のプロセッサユニット１２に関してＦＩＦＯチャネル１４及びリターンＦＩＦＯチャネル２０は動作する。図２に関して第一のプロセッサユニット１０及び第二のプロセッサユニット１２に対して記載されているように、第一のプロセッサユニット１０及び第三のプロセッサユニット４０に関して更なるＦＩＦＯチャネル４２及び更なるリターンＦＩＦＯチャネル４４は動作する。唯一の例外は、第一のプロセッサユニット１０はリターンＦＩＦＯチャネル２０とリターンＦＩＦＯチャネル４４との両方からメモリアドレスインジケータを入力し、リターンＦＩＦＯチャネル２０とリターンＦＩＦＯチャネル４４との両方からどのメモリアドレスインジケータが入力されたかをチェックする点である。リターンＦＩＦＯチャネル２０とリターンＦＩＦＯチャネル４４との両方から同じメモリアドレスインジケータが入力されたとき、第一のプロセッサコアのプロセッサコアは新たなデータ要素に対するデータをメモリアドレスインジケータによって示される領域に書き込み始めることが可能となる。
【００２４】
本発明から逸脱しない範囲ならば、図３における中間プロセッサユニット３０及び第二のプロセッサユニット１２を含むチェーンのようなプロセッサユニットのチェーンによって第二のプロセッサユニット１２及び第三のプロセッサユニット４０は置換されてもよい。同様に、示されているように第一のプロセッサユニット１０は第一のプロセッサユニット１２及び第三のプロセッサユニット４０かそれより多くのユニットに接続されてもよい。この場合、新たなデータ要素を書き込むために第一のプロセッサユニット１０がメモリ１６内の対応する領域を使用する前にメモリアドレスインジケータは全リターンＦＩＦＯチャネルから戻されなければならない。メモリアドレスインジケータの値が戻された回数のカウントを継続させるために、それぞれが各メモリアドレスインジケータの値に対応する、メモリ１６内の領域を第一のプロセッサユニット１０は使用してもよい。メモリアドレスインジケータが全リターンチャネルから戻されたカウントが戻された場合、メモリ内の対応する領域が使用される。当然、これらのカウンタの値はメモリ内に保持される必要はない。代わりに別個のカウンタレジスタ（示されていない）が使用されてもよい。
【００２５】
本発明による装置はいかなるサイズのデータ要素にも適用され得る。例えば、データ要素は単一画素の画像領域、全体の画像フレーム、画像ライン、画素のブロック、及びブロック内の画素のストライプ等であってもよい。データ要素が大きいほど、本発明によってより多くの記憶領域が節約されるであろう。しかし、それぞれのプロセッサユニットが同時に処理する情報量を少なくしなければならないので、相対的に小さいデータ要素を使用することによって並列処理の量が増加され得るであろう。
【図面の簡単な説明】
【図１】
第一の信号処理装置の一部分を示す。
【図２】
第二の信号処理装置の一部分を示す。
【図３】
第三の信号処理装置の一部分を示す。
【図４】
第四の信号処理装置の一部分を示す。
【国際公開パンフレット】
2004509532.tif 000003
2004509532.tif 000004
2004509532.tif 000005
2004509532.tif 000006
2004509532.tif 000007
2004509532.tif 000008
2004509532.tif 000009
2004509532.tif 000010
2004509532.tif 000011
2004509532.tif 000012
2004509532.tif 000013
2004509532.tif 000014
2004509532.tif 000015
2004509532.tif 000016
2004509532.tif 000017
【国際公開パンフレット（コレクトバージョン）】
2004509532.tif 000018
【国際調査報告】
2004509532.tif 000019
2004509532.tif 000020