(57)【要約】多重レベル記憶データ入出力信号を提供し、メモリ制御用素子とメモリ素子の間の記憶データ転送速度を高め、記憶セルアレイのデータ幅の利用を高める方法および装置に関する。
2004503050.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）記憶装置制御器と、
（ｂ）複数の記憶装置アドレス制御線と、
（ｃ）複数の２進記憶装置データ線と、
（ｄ）複数の多重レベル記憶装置データ線と、
（ｅ）複数の第１の多重レベル・２進データ信号変換器と、
（ｆ）各々が複数のメモリ素子アドレス制御線、複数の２進メモリ素子データ線、複数の２進記憶セル、および複数の第１の２進・多重レベルデータ信号変換器を有する複数のメモリ素子とを備えるメモリアクセス制御装置であって、
前記記憶装置制御器は記憶アドレス制御信号を前記記憶装置アドレス制御線において生成し、
前記メモリ素子アドレス制御線における記憶アドレス制御信号が、前記記憶装置アドレス制御線から少なくとも一部が導出され、
記憶セルからの記憶データが前記メモリ素子アドレス制御線によって選択されて前記２進メモリ素子データ線に伝えられ、
前記第１の２進・多重レベルデータ信号変換器は前記２進メモリ素子データ線からのデータ信号を前記多重レベル記憶装置データ線に変換し、
前記第１の多重レベル・２進データ信号変換器は前記多重レベル記憶装置データ線からのデータ信号を前記２進記憶装置データ線に変換する、メモリアクセス制御装置。
【請求項２】
前記記憶装置制御器はシステムボード上のマイクロプロセッサチップ、プロセッサモジュール、またはプロセッサブロックのような処理装置である請求項１に記載のメモリアクセス制御装置。
【請求項３】
前記記憶装置制御器はコア論理チップセットのようなメモリバス制御器である請求項１に記載のメモリアクセス制御装置。
【請求項４】
前記２進・多重レベルデータ信号変換器はＤ／Ａ変換器であり、前記多重レベル・２進データ信号変換器はＡ／Ｄ変換器である請求項１に記載のメモリアクセス制御装置。
【請求項５】
メモリ素子がＲＯＭ、ＲＡＭ、または不揮発性メモリのような半導体メモリチップである請求項１に記載のメモリアクセス制御装置。
【請求項６】
前記第１の多重レベル・２進データ信号変換器または前記第１の２進・多重レベルデータ信号変換器のうちの１つまたは複数は、可変数のレベルを有する信号に対する変換を支援する請求項１に記載のメモリアクセス制御装置。
【請求項７】
前記２進記憶装置データ線からのデータ信号を前記多重レベル記憶装置データ線に変換する複数の第２の２進・多重レベルデータ信号変換器と、前記多重レベル記憶装置データ線からのデータ信号を前記２進メモリ素子データ線に変換する複数の第２の多重レベル・２進データ信号変換器とをさらに備える請求項１に記載のメモリアクセス制御装置。
【請求項８】
複数の多重レベル記憶サブシステムアドレス制御線と、前記記憶装置アドレス制御線からのアドレス制御信号を前記多重レベル記憶サブシステムアドレス制御線に変換する複数の２進・多重レベルアドレス信号変換器と、前記多重レベル記憶サブシステムアドレス制御線からのアドレス制御信号を前記メモリ素子アドレス制御線に変換する複数の多重レベル・２進アドレス信号変換器とをさらに備える請求項１に記載のメモリアクセス制御装置。
【請求項９】
（ａ）複数の記憶ユニットアドレス制御線と、
（ｂ）複数の２進記憶ユニットデータ線と、
（ｃ）複数の多重レベル記憶ユニットデータ線と、
（ｄ）複数の第１の多重レベル・２進データ信号変換器と、
（ｅ）各々が複数の記憶サブユニットアドレス制御線、複数の２進記憶サブユニットデータ線、複数の２進記憶セル、および複数の第１の２進・多重レベルデータ信号変換器を有する複数の記憶サブユニットとを備える、メモリチップまたはモジュールユニットであって、
前記記憶サブユニットアドレス制御線における記憶アドレス制御信号が、前記記憶ユニットアドレス制御線から少なくとも一部が導出され、
記憶セルからの記憶データが前記記憶サブユニットアドレス制御線によって選択されて前記２進記憶サブユニットデータ線に伝えられ、
前記第１の２進・多重レベルデータ信号変換器は前記２進記憶サブユニットデータ線からのデータ信号を前記多重レベル記憶ユニットデータ線に変換し、
前記第１の多重レベル・２進データ信号変換器は前記多重レベル記憶ユニットデータ線からのデータ信号を前記２進記憶ユニットデータ線に変換する、メモリチップまたはモジュールユニット。
【請求項１０】
前記ユニットは半導体メモリチップであり、前記サブユニットは半導体メモリ素子ダイである請求項９に記載の記憶ユニット。
【請求項１１】
前記ユニットはメモリモジュールであり、前記サブユニットはメモリチップである請求項９に記載の記憶ユニット。
【請求項１２】
前記２進記憶ユニットデータ線からのデータ信号を前記多重レベル記憶ユニットデータ線に変換する複数の第２の２進・多重レベルデータ信号変換器と、前記多重レベル記憶ユニットデータ線からのデータ信号を前記２進記憶サブユニットデータ線に変換する複数の第２の多重レベル・２進データ信号変換器とをさらに備える請求項９に記載の記憶ユニット。
【請求項１３】
多重レベル記憶装置アドレス制御線と、前記記憶装置アドレス制御線からのアドレス制御信号を前記多重レベル記憶ユニットアドレス制御線に変換する複数の２進・多重レベルアドレス信号変換器と、前記多重レベル記憶ユニットアドレス制御線からのアドレス制御信号を前記記憶サブユニットアドレス制御線に変換する複数の多重レベル・２進アドレス信号変換器とをさらに備える請求項９に記載の記憶ユニット。
【請求項１４】
記憶装置アドレス制御バス、２進記憶装置データバス、および多重レベル記憶装置データバスを有する記憶制御装置、前記多重レベル記憶装置データバスからのデータ信号を前記２進記憶装置データバスに変換する信号変換器、ならびに記憶装置アドレス制御信号を生成し、前記多重レベル記憶装置データバスを通じて記憶データにアクセスするメモリアクセス制御器と組み合わさって、半導体メモリ素子、チップ、またはモジュールユニットは、
（ａ）複数の記憶ユニットアドレス制御線と、
（ｂ）複数の多重レベル記憶ユニットデータ線と、
（ｃ）複数の２進・多重レベルデータ信号変換器と、
（ｄ）各々が複数の記憶サブユニットアドレス制御線、複数の２進記憶サブユニットデータ線、および複数の２進記憶セルを有する複数の記憶サブユニットとを備え、
前記記憶サブユニットアドレス制御線における記憶アドレス制御信号が、前記記憶ユニットアドレス制御線から少なくとも一部が導出され、
記憶セルからの記憶データが前記記憶サブユニットアドレス制御線によって選択されて前記２進記憶サブユニットデータ線に伝えられ、
前記２進・多重レベルデータ信号変換器は前記２進記憶サブユニットデータ線からのデータ信号を前記多重レベル記憶ユニットデータ線に変換する、
上記の半導体メモリ素子、チップ、またはモジュールユニット
【請求項１５】
前記ユニットは半導体メモリ素子ダイであり、前記サブユニットは半導体メモリアレイである請求項１４に記載の記憶ユニット。
【請求項１６】
前記ユニットは半導体メモリチップであり、前記サブユニットは半導体メモリ素子ダイである請求項１４に記載の記憶ユニット。
【請求項１７】
前記ユニットはメモリモジュールであり、前記サブユニットはメモリチップである請求項１４に記載の記憶ユニット。
【請求項１８】
前記多重レベル記憶ユニットデータ線からのデータ信号を前記２進記憶サブユニットデータ線に変換する複数の多重レベル・２進データ信号変換器をさらに備える請求項１４に記載の記憶ユニット。
【請求項１９】
前記記憶ユニットアドレス制御線からのアドレス制御信号を前記記憶サブユニットアドレス制御線に変換する複数の多重レベル・２進アドレス信号変換器をさらに備える請求項１４に記載の記憶ユニット。
【請求項２０】
記憶ユニットアドレス制御バス、多重レベル記憶ユニットデータバス、及び記憶セルの行列から成る記憶セルアレイを有するメモリ素子、チップ、またはモジュールユニットと組み合わさって、記憶装置制御器は、
（ａ）複数の記憶装置アドレス制御線と、
（ｂ）複数の２進記憶装置データ線と、
（ｃ）複数の多重レベル記憶装置データ線と、
（ｄ）複数の多重レベル・２進データ信号変換器と、
（ｅ）メモリアクセス制御器とを備え、
前記メモリアクセス制御器は記憶アドレス制御信号を前記記憶装置アドレス制御線において生成し、
記憶データが前記記憶装置アドレス制御線に応じて前記記憶ユニットによって前記多重レベル記憶装置データ線に伝えられ、
前記多重レベル・２進データ信号変換器は前記多重レベル記憶装置データ線からのデータ信号を２進記憶装置データ線に変換する、
上記の記憶装置制御器。
【請求項２１】
前記２進記憶装置データ線からのデータ信号を前記多重レベル記憶装置データ線に変換する複数の２進・多重レベルデータ信号変換器をさらに備える請求項２０に記載の記憶ユニット。
【請求項２２】
複数の記憶サブシステムアドレス制御線と、前記記憶装置アドレス制御線からのアドレス制御信号を前記記憶サブシステムアドレス制御線に変換する複数の２進・多重レベルアドレス信号変換器とをさらに備える請求項２０に記載の記憶ユニット。
【発明の詳細な説明】
【０００１】
発明の背景
本発明は半導体メモリ素子、メモリチップ、メモリモジュール、およびメモリ制御器に関する。
【０００２】
物理的構造のために、記憶セルアレイが多数の行と多数の列から編成される。並列データ転送のための最大可能幅は列の数とビット面の数を掛けた値に等しい。８１９２行、１０２４列、および８ビットとして編成される６４メガビットメモリチップの場合、最大データ幅は８１９２ビットである。
【０００３】
しかしながら、半導体チップおよびモジュールのピンカウント制限によって、実際のデータ転送幅はかなりより小さい数に設定される。メモリチップのデータ入出力幅は、通常１、２、４、８、または１６ビットである。
【０００４】
内的に、記憶セルアレイの多くの列が共に多重化されて、入出力データビット線を形成する。そのように行なう際に、記憶データ転送の速度が記憶データ線の幅および周波数に限定される。
【０００５】
８１９２行、１０２４列、および８ビットのセルアレイを備えるメモリチップの場合、１０２４列は１ビット記憶データ線に多重化される。メモリアレイのデータ幅は１０２４分の１に減らされる。
【０００６】
半導体メモリ素子の密度が大きくなるにしたがって、記憶セルアレイのサイズも大きくなる。データ幅減少係数もまたより大きくなる。
【０００７】
システム機能性が大量の記憶データの高速処理を要求する。処理ユニットの速度がより高いレベルに増加するにつれて、記憶データ転送速度における制限が処理装置に対する厳しい速度ボトルネックとなる。
【０００８】
発明の簡単な概要
本発明は記憶データ転送の速度を高める方法および装置を提案する。
【０００９】
本発明は記憶セルアレイの速度およびデータ幅を最大限に利用する方法をさらに提供する。
【００１０】
本発明はメモリ素子の動作状態によって記憶データ転送を調整する方法を提供する。
【００１１】
本発明は既存のメモリチップおよびモジュールの構造に適合した方法をさらに提供する。
【００１２】
発明の詳細な説明
本発明はいくつかの実施形態を用いて説明されるであろう。
【００１３】
図１は従来技術によるメモリチップを示す図である。メモリ素子１０１は記憶セルアレイ１０２、記憶アドレス行復号ユニット１０３、および記憶データ入出力ユニット１０４を含む。記憶データ入出力ユニット１０４は、列多重分散ユニット１０５および入出力データビット駆動ユニット１０６から構成される。
【００１４】
特定のメモリアクセスの場合、記憶アドレス行復号ユニット１０３は記憶セルアレイ１０２中のメモリ行１０７を選択する。選択されたデータ行信号は列多重分散ユニット１０５に接続される。選択された信号は、入出力データビット駆動ユニット１０６中の対応するビット位置にリンクされる。
【００１５】
例として、選択されたビット位置に対して、データ信号１０８は列多重分散ビット位置１０９に接続され、これはさらに入出力データビット駆動ビット位置１１０にリンクされる。
【００１６】
図２は従来技術によるメモリチップ中のデータ入出力ブロックを示す図である。
記憶データ入出力ユニット２０１は、列多重分散ユニット２０２および入出力データビット駆動ユニット２０３から構成される。
【００１７】
メモリ読取りアクセスの場合、データ線２０４上の選択されたデータ信号は列多重分散ユニット２０２に送信される。データ線２０５上の出力信号は入出力データビット駆動ユニット２０３に送信される。出力信号はさらに出力信号駆動回路２０６を通過して入出力パッド２０７に達する。
【００１８】
メモリ書込みアクセスの場合、入出力パッド２０８からの入力信号が、入力信号受信回路２０８を通ってデータ線２０５に伝わる。入力信号は、列多重分散ユニット２０２を通じてデータ線２０４上の適切なメモリ列信号に接続される。
【００１９】
説明のために、記憶セルアレイ１０２は１０２４列を含むと仮定する。データ線２０４上に１０２４本の線が有る。列多重分散ユニット２０２はデータ幅をデータ線２０５上の１ビットに減らす。
【００２０】
入出力パッド２０７におけるデータ入出力信号は、２つの信号状態、すなわち０状態および１状態を有する２進信号である。０状態は共通電圧レベルに対応する。１状態は単一正電圧レベルに対応する。
【００２１】
図３は従来技術によるメモリモジュールを示す図である。メモリモジュール３０１は、アドレス制御信号を記憶アドレス制御バス３０２上で受取る。アドレス制御信号は記憶データをメモリ素子３０３から選択する。選択された記憶データは素子データポート３０４に送られる。記憶データはさらに接続素子３０５を通過して、記憶データバス３０６に達する。メモリ素子３０３と接続素子３０５の組み合わせで記憶ユニットを構成する。このメモリモジュールは合計８個の記憶ユニットを含む。
【００２２】
図４はメモリチップに関する本発明の好ましい実施形態を示す図である。メモリ素子４０１は記憶セルアレイ４０２、記憶アドレス行復号ユニット４０３、および記憶データ入出力ユニット４０４を含む。記憶データ入出力ユニット４０４は、データ入出力フォーマティングユニット４０５および入出力レベル変換ユニット４０６から構成される。
【００２３】
特定のメモリアクセスの場合、アドレス行復号ユニット４０３は記憶セルアレイ４０２中のメモリ行４０７を選択する。選択されたデータ行信号はデータ入出力フォーマティングユニット４０５に接続される。選択された信号は、入出力レベル変換ユニット４０６中の対応するビット位置にリンクされる。
【００２４】
例として、選択されたビット位置に対して、選択されたデータ信号４０８は入出力フォーマティングビット位置４０９に接続され、これは入出力レベル変換ビット位置４１０にさらにリンクされる。
【００２５】
図５はメモリチップ中のデータ入出力ユニットに関する本発明の好ましい実施形態を示す図である。記憶データ入出力ユニット５０１は、データ入出力フォーマティングユニット５０２および入出力レベル変換ユニット５０３から構成される。
【００２６】
メモリ読取りアクセスの場合、データ線５０４上の選択されたデータ信号はデータ入出力フォーマティングユニット５０２に送信される。データ線５０５上の出力信号は入出力レベル変換ユニット５０３に送信される。出力信号はさらに出力信号レベル変換回路５０６を通過して入出力パッド５０７に達する。
【００２７】
メモリ書込みアクセスの場合、入出力パッド５０７からの入力信号が、入力信号受信回路５０８を通ってデータ線５０５に伝わる。入力信号はデータ線５０４上の適切なメモリ列信号に接続される。
【００２８】
説明のために、記憶セルアレイは１０２４列を含むと仮定する。データ線５０４上に１０２４本の線が有る。また、記憶データ転送のために入出力パッド５０７において１６レベルデータ信号を使用すると仮定する。
【００２９】
データ入出力フォーマティングユニット５０２は、データ幅をデータ線５０５において４ビットに減らす。入出力パッド５０７におけるデータ入出力信号は、１６の信号状態を有する多重状態信号である。信号電圧値の範囲としてそれぞれ規定される１６の電圧レベルが有る。
【００３０】
図５のデータ入出力ユニットを用いて、図４の記憶装置の記憶データ転送速度が図１の記憶装置の記憶データ転送速度に比較して４倍に増加する。
【００３１】
図６はメモリチップ中のデータ入出力フォーマティングユニットに関する本発明の好ましい実施形態を示す図である。データ線６０２上の選択されたデータ信号は、データフォーマティングユニット６０１を通じて入出力データ線６０３に接続される。
【００３２】
データ転送はアドレス線６０４上のアドレス信号Ａ３およびＡ２によって制御される。アドレス信号はアドレス復号ユニット６０５において４つの使用可能信号に復号される。これらの４つの使用可能信号は、データ線６０２中の選択されたデータ線をデータ接続ユニット６０６、６０７、６０８、および６０９を通じて入出力データ線６０３に接続する。
【００３３】
図７はメモリチップ中のデータ入出力フォーマティングユニットに関する本発明の別の好ましい実施形態を示す図である。この好ましい実施形態は可変レベル記憶データ転送を支援して、動作状態に適応する。この例において、それは１６レベル、４レベル、および２レベルの記憶データフォーマットを支援する。２レベルのデータフォーマットの場合に、それは従来の２進記憶データ転送との互換性を維持する。
【００３４】
データ線７０２上の選択されたデータ信号は、データフォーマティングユニット７０１を通じて入出力データ線７０３に接続される。データ転送はアドレス線７０４上のアドレス信号Ａ３、Ａ２、Ａ１、およびＡ０によって制御される。それはまたデータ転送モード使用可能信号７０５、７０７、および７０９によっても制御される。
【００３５】
１６レベルデータ転送の場合、データ転送モード使用可能信号７０９は、アドレス復号ユニット７１０におけるアドレス信号Ａ３およびＡ２の４つの使用可能信号への復号を可能にする。これらの４つの使用可能信号は、データ線７０２中の選択されたデータ線をデータ接続ユニット７１１、７１２、７１３、および７１４を通じて入出力データ線７０３に接続する。
【００３６】
４レベルデータ転送の場合、データ転送モード使用可能信号７０７は、アドレス復号ユニット７０８におけるアドレス信号Ａ３、Ａ２、およびＡ１の８つの使用可能信号への復号を可能にする。これらの８つの使用可能信号は、データ線７０２中の選択されたデータ線をデータ接続ユニット７１５、７１６、７１７、および７１８を通じて入出力データ線７０３に接続する。
【００３７】
２レベル２進データ転送の場合、データ転送モード使用可能信号７０５は、アドレス復号ユニット７０６におけるアドレス信号Ａ３、Ａ２、Ａ１、およびＡ０の１６の使用可能信号への復号を可能にする。これらの１６の使用可能信号は、データ線７０２中の選択されたデータ線をデータ接続ユニット７１９、７２０、７２１、および７２２を通じて入出力データ線７０３に接続する。
【００３８】
データ転送モード使用可能信号７０５，７０７、および７０９はハードウェア、論理、またはプログラマブルビット値によって設定してもよい。
【００３９】
同じメモリ素子の場合、メモリ読取り動作およびメモリ書込み動作のためのデータ転送速度は同じ速度である必要がない。それらは異なるデータ転送モードに設定して、ある動作状態の下で最も有効なデータ転送を得るようにしてもよい。
【００４０】
同じメモリ素子の場合、データ転送モードはまた動的にある時間にわたって変化して、動作要求に対応することができる。例えば、データ転送モードは最初は２進モードに設定してもよい。初期化処理後に、選択された読取り転送モードおよび選択された書込み転送モードに設定してもよい。
【００４１】
多重レベル方法はまたアドレス制御信号線に適用可能である。２進および多重レベル信号をアドレス制御線およびデータ線において別々にまたは同時に使用してもよい。これらの信号はまた非対称であってもあるいは経時変化するものでもよい。
【００４２】
多重レベルメモリチップを、既存の２進記憶装置用の２進メモリモジュールを構成するために使用してもよい。既存の２進メモリチップはまた、新しい多重レベル記憶装置内に多重レベルメモリモジュールを構成するために使用してもよい。
【００４３】
図８は多重レベルメモリチップを使用した２進メモリモジュールに関する本発明の好ましい実施形態を示す図である。メモリモジュール８０１は、アドレス制御信号を記憶アドレス制御バス８０２において受取る。アドレス制御信号は記憶データを多重レベルメモリ素子８０３から選択する。選択された多重レベル記憶データは多重レベル素子データポート８０４に伝えられる。多重レベル・２進信号変換器８０５が多重レベル記憶データ８０４を２進記憶データ８０６に変換する。さらに２進記憶データは接続素子８０７を通過して、２進記憶データバス８０８に達する。
【００４４】
図９は２進メモリ素子を使用した多重レベルメモリモジュールに関する本発明の好ましい実施形態を示す図である。メモリモジュール９０１は、アドレス制御信号を記憶アドレス制御バス９０２において受取る。アドレス制御信号は記憶データを２進メモリ素子９０３から選択する。選択された２進記憶データは２進素子データポート９０４に伝えられる。２進・多重レベル信号変換器９０５が２進記憶データ９０４を多重レベル記憶データ９０６に変換する。さらに多重レベル記憶データは接続素子９０７を通過して、多重レベル記憶データバス９０８に達する。
【００４５】
図１０は多重レベルメモリ素子を使用した多重レベルメモリモジュールに関する本発明の好ましい実施形態を示す図である。メモリモジュール１００１は、アドレス制御信号を記憶アドレス制御バス１００２において受取る。アドレス制御信号は記憶データを多重レベルメモリ素子１００３から選択する。選択された２進記憶データは多重レベル素子データポート１００４に伝えられる。多重レベル記憶データはさらに接続素子１００５を通過して多重レベル記憶データバス１００６に達する。
【００４６】
図１１は従来技術によるメモリアクセス装置を示す図である。メモリアクセス制御器１１０１はアドレス制御信号を記憶アドレス制御バス１１０２において生成する。アドレス制御信号は記憶データを２進メモリ素子１１０３から選択する。選択された２進記憶データは２進素子データバス１１０４に伝えられる。
【００４７】
図１２は多重レベルメモリチップを使用した２進メモリアクセス装置に関する本発明の好ましい実施形態を示す図である。メモリアクセス制御器１２０１はアドレス制御信号を記憶アドレス制御バス１２０２において生成する。アドレス制御信号は記憶データを多重レベルメモリ素子１２０３から選択する。選択された多重レベル記憶データは多重レベル素子データポート１２０４に伝えられる。多重レベル・２進信号変換器１２０５が多重レベル記憶データ１２０４を２進記憶データ１２０６に変換する。２進記憶データはさらに接続素子１２０７を通過して２進記憶データバス１２０８に達する。
【００４８】
図１３は２進メモリチップを使用した多重レベルメモリアクセス装置に関する本発明の別の好ましい実施形態を示す図である。メモリアクセス制御器１３０１はアドレス制御信号を記憶アドレス制御バス１３０２において生成する。アドレス制御信号は記憶データを２進メモリ素子１３０３から選択する。選択された２進記憶データは２進素子データポート１３０４に伝えられる。２進・多重レベル信号変換器１３０５が２進記憶データ１３０４を多重レベル記憶データ１３０６に変換する。さらに多重レベル記憶データは接続素子１３０７を通過して、多重レベル記憶データバス１３０８に達する。
【００４９】
図１４は多重レベルメモリチップを使用した多重レベルメモリアクセス装置に関する本発明の別の好ましい実施形態を示す図である。メモリアクセス制御器１４０１はアドレス制御信号を記憶アドレス制御バス１４０２において生成する。アドレス制御信号は記憶データを多重レベルメモリ素子１４０３から選択する。選択された２進記憶データは多重レベル素子データポート１４０４に伝えられる。多重レベル記憶データはさらに接続素子１４０５を通過して、多重レベル記憶データバス１４０６に達する。
【図面の簡単な説明】
【図１】従来技術によるメモリチップを示す図である。
【図２】従来技術によるメモリチップ中のデータ入出力ユニットを示す図である。
【図３】従来技術によるメモリモジュールを示す図である。
【図４】メモリチップに関する本発明の好ましい実施形態を示す図である。
【図５】メモリチップ中のデータ入出力ユニットに関する本発明の好ましい実施形態を示す図である。
【図６】メモリチップ中のデータ入出力フォーマティングユニットに関する本発明の好ましい実施形態を示す図である。
【図７】メモリチップ中のデータ入出力フォーマティングユニットに関する本発明の別の好ましい実施形態を示す図である。
【図８】多重レベルメモリチップを使用した２進メモリモジュールに関する本発明の好ましい実施形態を示す図である。
【図９】２進メモリチップを使用した多重レベルメモリモジュールに関する本発明の別の好ましい実施形態を示す図である。
【図１０】多重レベルメモリチップを使用した多重レベルメモリモジュールに関する本発明の別の好ましい実施形態を示す図である。
【図１１】従来技術によるメモリアクセス装置を示す図である。
【図１２】多重レベルメモリチップを使用した２進メモリアクセス装置に関する本発明の好ましい実施形態を示す図である。
【図１３】２進メモリチップを使用した多重レベルメモリアクセス装置に関する本発明の別の好ましい実施形態を示す図である。
【図１４】多重レベルメモリチップを使用した多重レベルメモリアクセス装置に関する本発明の別の好ましい実施形態を示す図である。
【図１】
2004503050.tif 000003
【図２】
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【図３】
2004503050.tif 000005
【図４】
2004503050.tif 000006
【図５】
2004503050.tif 000007
【図６】
2004503050.tif 000008
【図７】
2004503050.tif 000009
【図８】
2004503050.tif 000010
【図９】
2004503050.tif 000011
【図１０】
2004503050.tif 000012
【図１１】
2004503050.tif 000013
【図１２】
2004503050.tif 000014
【図１３】
2004503050.tif 000015
【図１４】
2004503050.tif 000016
【国際公開パンフレット】
2004503050.tif 000017
2004503050.tif 000018
2004503050.tif 000019
2004503050.tif 000020
2004503050.tif 000021
2004503050.tif 000022
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2004503050.tif 000028
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2004503050.tif 000030
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2004503050.tif 000034
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2004503050.tif 000040
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2004503050.tif 000043
2004503050.tif 000044
2004503050.tif 000045
2004503050.tif 000046
2004503050.tif 000047
2004503050.tif 000048
2004503050.tif 000049
2004503050.tif 000050
【国際調査報告】
2004503050.tif 000051