(57)【要約】メモリシステム内でチャージポンプおよびレギュレータ回路によってさまざまな電圧レベルが生成される。さまざまな電圧レベルは複数のメモリブロックに電源バスを通して供給される。本発明のある実施形態によればチャージポンプおよびレギュレータ回路は、メモリシステムのメモリブロックのそれぞれの中に備えられているだけではなく、チャージポンプおよびレギュレータ回路はそれ自身のメモリブロックに電圧信号を供給するためには用いられない。代わりにチャージポンプおよびレギュレータ回路は他のメモリブロックに電圧信号を供給するのに用いられる。
2004526239.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するメモリシステムであって、前記メモリシステムは、
メモリコントローラと、
前記メモリコントローラに動作可能に接続された複数のメモリブロックであって、前記メモリブロックのそれぞれは少なくともデータ記憶要素および電圧発生システムを含む、複数のメモリブロックと、
前記メモリブロックのそれぞれについて前記電圧発生システムに動作可能に接続された電源バスと、
を備え、
前記メモリシステムの動作中、前記メモリブロックのうちの一つがアクティブにされるとき、前記メモリブロックのうちの前記一つの中にある前記電圧発生システムがディアクティブにされ、代わりに前記メモリブロックのうちの他のものと関連づけられた前記電圧発生システムの他のものがアクティブにされることにより、いくつかの異なる電圧レベルの信号を、アクティブにされている前記メモリブロックのうちの一つに前記電源バスを介して供給するメモリシステム。
【請求項２】
請求項１に記載のメモリシステムであって、アクティブにされている前記電圧発生システムは、前記いくつかの異なる電圧レベル信号を生成するメモリシステム。
【請求項３】
請求項１に記載のメモリシステムであって、前記電圧発生回路はチャージポンプ回路およびレギュレータ回路を備えるメモリシステム。
【請求項４】
請求項１に記載のメモリシステムであって、前記メモリブロックのうちのそれぞれは、別個の集積回路であるメモリシステム。
【請求項５】
請求項１に記載のメモリシステムであって、
前記メモリコントローラは、複数の選択信号を生成し、
前記メモリブロックのそれぞれは、前記メモリブロックをアクティブまたはディアクティブにすることを制御する前記第１選択信号および前記第２選択信号のうちの少なくとも一つを受け取る、メモリシステム。
【請求項６】
請求項１に記載のメモリシステムであって、
前記メモリコントローラは、第１信号および第２信号を生成し、
前記メモリブロックのそれぞれは、前記メモリブロックをアクティブまたはディアクティブにすることを制御する前記第１信号を受け取り、前記電圧発生システムをアクティブまたはディアクティブにすることを制御する前記第２信号を受け取り、
前記メモリシステムはさらに、
前記メモリコントローラおよび前記メモリブロックに動作可能に接続された論理回路であって、前記論理回路は、前記メモリコントローラから供給される前記第１および第２信号に基づいて、前記電圧発生システムとともに、前記メモリブロックをアクティブまたはディアクティブにすることを制御する、
メモリシステム。
【請求項７】
請求項１に記載のメモリシステムであって、前記メモリシステムはメモリカードであるメモリシステム。
【請求項８】
請求項１に記載のメモリシステムであって、前記いくつかの異なる電圧レベル制御のうちの少なくとも一つは前記メモリコントローラに前記電源バスを介して供給されるメモリシステム。
【請求項９】
請求項１に記載のメモリシステムであって、前記メモリコントローラは外部から供給された入力電圧を受け取り、それから安定化された電源電圧を生成し、
前記メモリブロックは、前記安定化された電源電圧を前記メモリコントローラから受け取るメモリシステム。
【請求項１０】
少なくとも第１データ記憶要素および第１チャージポンプ回路を含む第１メモリブロックであって、前記第１チャージポンプ回路は、アクティブにされると、第１の複数の動作電圧を生成する、第１メモリブロックと、
少なくとも第２データ記憶要素および第２チャージポンプ回路を含む第２メモリブロックであって、前記第２チャージポンプ回路は、アクティブにされると、第２の複数の動作電圧を生成する、第２メモリブロックと、
前記第１メモリブロックおよび前記第２メモリブロックに動作可能に接続されたメモリコントローラであって、前記メモリコントローラは少なくとも一つの選択信号を生成し、前記少なくとも一つの選択信号は、前記第１および第２メモリブロックを選択的にアクティブにするのに用いられる、メモリコントローラと、
前記第１チャージポンプ回路および前記第２チャージポンプ回路を動作可能に接続する電源バスと、
を備え、
前記第１メモリブロックがアクティブにされるとき、前記第２チャージポンプ回路がアクティブにされ、前記第２メモリブロックがアクティブにされるとき、前記第１チャージポンプ回路がアクティブにされるように、前記少なくとも一つの選択信号は、前記第１および第２メモリブロックのうちの一つ、および前記第１および第２チャージポンプ回路のうちの一つをアクティブにするのに用いられる
メモリシステム。
【請求項１１】
請求項１０に記載のメモリシステムであって、
前記少なくとも一つの選択信号および前記第１メモリブロック間に第１論理回路
をさらに備えるメモリシステム。
【請求項１２】
請求項１１に記載のメモリシステムであって、
前記少なくとも一つの選択信号および前記第２メモリブロック間に第２論理回路
をさらに備えるメモリシステム。
【請求項１３】
請求項１０に記載のメモリシステムであって、前記メモリシステムは、メモリカードであり、前記第１および第２データ記憶要素は、ＥＥＰＲＯＭまたはＦＬＡＳＨであるメモリシステム。
【請求項１４】
請求項１０に記載のメモリシステムであって、
前記少なくとも一つの選択信号および前記第１および第２メモリブロック間に論理回路
をさらに備えるメモリシステム。
【請求項１５】
請求項１０に記載のメモリシステムであって、
前記メモリコントローラおよび前記第１および第２メモリブロックに動作可能に接続された論理回路であって、前記論理回路は、前記メモリコントローラから供給される前記少なくとも一つの選択信号に基づいて、前記第１および第２チャージポンプ回路とともに、前記第１および第２メモリブロックをアクティブまたはディアクティブにすることを制御する論理回路
をさらに備えるメモリシステム。
【請求項１６】
請求項１０に記載のメモリシステムであって、前記メモリシステムはメモリカードであるメモリシステム。
【請求項１７】
請求項１０に記載のメモリシステムであって、前記第１および第２データ記憶要素は、半導体ベースのデータ記憶をおこなうメモリシステム。
【請求項１８】
請求項１７に記載のメモリシステムであって、前記第１および第２データ記憶要素は、ＥＥＰＲＯＭまたはＦＬＡＳＨであるメモリシステム。
【請求項１９】
請求項１０に記載のメモリシステムであって、前記メモリブロックのそれぞれは、別個の半導体製品であるメモリシステム。
【請求項２０】
複数のメモリブロックを有するメモリシステム内で電源を供給する方法であって、前記メモリブロックのそれぞれは電源発生回路を含み、前記方法は、
前記メモリブロックのうちの一つをデータアクセスのためにアクティブにし、前記メモリブロックのうちの他のものをディアクティブにすることと、
前記電源発生回路のうちの、ディアクティブにされている前記メモリブロックのうちの一つにある電源発生回路をアクティブにすることと、を備え、
アクティブにされている前記電源発生回路のうちの前記一つから、アクティブにされている前記メモリブロックのうちの前記一つに電源を供給することであって、前記電源供給は、アクティブにされている前記電源発生回路のうちの前記一つからの複数の異なる電圧信号を、アクティブにされている前記メモリブロックのうちの前記一つに供給するように動作する方法。
【請求項２１】
請求項２０に記載の方法であって、前記電圧発生回路はアクティブにされるとき、複数の電圧レベル信号を生成する方法。
【請求項２２】
請求項２０に記載の方法であって、前記メモリチップのうちのそれぞれは、データを記憶するためのデータ記憶要素を少なくとも含む方法。
【請求項２３】
請求項２２に記載の方法であって、前記データ記憶要素は、半導体ベースのデータ記憶をおこなう方法。
【請求項２４】
請求項２２に記載の方法であって、前記データ記憶要素は、ＥＥＰＲＯＭまたはＦＬＡＳＨである方法。
【請求項２５】
請求項２０に記載の方法であって、前記メモリブロックのそれぞれは、別個の半導体製品である方法。
【請求項２６】
請求項２５に記載の方法であって、前記別個の半導体製品は、半導体ダイを備える方法。
【請求項２７】
請求項２５に記載の方法であって、前記別個の半導体製品は、半導体チップである方法。
【請求項２８】
請求項２０に記載の方法であって、前記メモリシステムは、データアクセスのために前記メモリブロックのうちの一つをアクティブにすることと、前記電源発生回路のうちの一つをアクティブにすることとを制御するコントローラブロックをさらに備える方法。
【請求項２９】
請求項２８に記載の方法であって、
アクティブにされている前記電源発生回路のうちの一つから前記コントローラブロックに電源を供給すること
をさらに備える方法。
【請求項３０】
請求項２０に記載の方法であって、アクティブにされている前記電源発生回路のうちの前記一つからの複数の異なる電圧信号を、アクティブにされている前記メモリブロックのうちの一つに供給するために電源バスが用いられる方法。
【請求項３１】
データの記憶のための、複数のデータ記憶要素と、
安定化された電源信号を発生する電源発生回路と、
を備えるメモリチップであって、
前記メモリチップは、前記メモリチップの前記データ記憶要素のイネーブル／ディセーブルのためのチップイネーブルを含み、
前記メモリチップは、前記電源発生回路のイネーブル／ディセーブルのための電源発生イネーブルを含む、
メモリチップ。
【請求項３２】
請求項３１に記載のメモリチップであって、
前記電源発生回路によって発生された安定化された電源信号を出力するための電源バス端子をさらに備えるメモリチップ。
【請求項３３】
請求項３１に記載の方法であって、前記データ記憶要素は、半導体ベースのデータ記憶をおこなう方法。
【請求項３４】
請求項３１に記載の方法であって、前記データ記憶要素は、ＥＥＰＲＯＭまたはＦＬＡＳＨである方法。
【請求項３５】
第１データ記憶要素にデータを記憶し、第１電源信号を生成する第１メモリブロック手段であって、前記第１電源信号は、複数の異なる電圧信号を含む、第１メモリブロック手段と、
第２データ記憶要素にデータを記憶し、第２電源信号を生成する第２メモリブロック手段であって、前記第２電源信号は、複数の異なる電圧信号を含む、第２メモリブロック手段と、
前記第１メモリブロック手段および前記第２メモリブロック手段に動作可能に接続されたメモリコントローラであって、前記メモリコントローラは、少なくとも一つの選択信号を生成し、前記少なくとも一つの選択信号は、前記第１および第２メモリブロック手段を選択的にアクティブにするのに用いられる、メモリコントローラと、
前記第１電源信号を前記第２メモリブロックに、または前記第２電源信号を前記第１メモリブロックに供給する電源バスと、
を備えるメモリシステム。
【請求項３６】
請求項３５に記載のメモリシステムであって、
前記少なくとも一つの選択信号を変更することで、前記第１電源信号の前記電源バスへの結合、または前記第２電源信号の前記電源バスへの結合を選択的に可能にする論理手段をさらに備えるメモリシステム。
【請求項３７】
請求項３６に記載のメモリシステムであって、前記論理手段はさらに、前記第１データ記憶要素および前記第２データ記憶要素のうちの一つをアクティブにすることを可能にするメモリシステム。
【請求項３８】
データ入力デバイスと、
前記データ入力デバイスに取り外し可能に結合されたデータ記憶デバイスであって、前記データ記憶デバイスは、前記データ入力デバイスによって入力されたデータを記憶し、少なくとも
メモリコントローラと、
前記メモリコントローラに動作可能に接続された複数のメモリブロックであって、前記メモリブロックのそれぞれは少なくともデータ記憶要素および電圧発生システムを含む、複数のメモリブロックと、
前記メモリブロックのそれぞれについて前記電圧発生システムに動作可能に接続された電源バスと、
を備えるデータ記憶デバイスと、
を備える電子システムであって、
前記データ記憶デバイスの動作中、前記メモリブロックのうちの一つがアクティブにされるとき、前記メモリブロックのうちの前記一つの中にある前記電圧発生システムがディアクティブにされ、代わりに前記メモリブロックのうちの他のものと関連づけられた前記電圧発生システムの他のものがアクティブにされることにより、異なる電圧レベルの信号を前記メモリブロックのうちの一つに前記電源バスを介して供給する、
電子システム。
【請求項３９】
請求項３８に記載の電子システムであって、前記データ入力デバイスは、カメラ、ネットワークカードまたは機器、ハンドヘルドまたはノート型コンピュータ、セットトップボックス、ハンドヘルドまたは他の小さなオーディオプレーヤ・レコーダ、および医療モニタのうちの一つである電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧発生に関し、より具体的にはメモリシステム内での電圧発生に関する。
【背景技術】
【０００２】
メモリカードは、さまざまな製品（例えば電子製品）とともに用いられるディジタルデータを記憶するために一般に用いられる。メモリカードの例としては、フラッシュタイプまたはＥＥＰＲＯＭタイプのメモリセルを用いてデータを記憶するフラッシュカードがある。フラッシュカードは比較的小さいフォームファクタを有し、カメラ、ハンドヘルドコンピュータ、セットトップボックス、ハンドヘルドまたは他の小型オーディオプレーヤ／レコーダ（例えばＭＰ３装置）、および医療モニタのような製品のためのディジタルデータを記憶するのに用いられてきている。フラッシュカードの大手供給元はカリフォルニア州、サニーベールにあるSanDisk Corporationである。
【０００３】
図１は、従来のメモリシステム１００のブロック図である。従来のメモリシステム１００は例えば、メモリカード（例えばフラッシュカード）を表す。従来のメモリシステム１００は、メモリコントローラ１０２およびメモリチップ１０４〜１１０を含む。メモリチップ１０４〜１１０の数は、従来のメモリシステム１００によって提供されるべき記憶容量に依存する。メモリコントローラ１０２は、入力電圧（ＶIN）１１２および入力／出力（Ｉ／Ｏ）バス１１４を受け取る。メモリコントローラ１０２は、アドレス／データ／制御バス１１６をメモリチップ１０４〜１１０のそれぞれに提供するように動作する。さらにメモリコントローラ１０２は、メモリチップ１０４〜１１０のそれぞれのチップイネーブル（ＣＥ）端子に与えられるチップセレクト（ＣＳ）信号１１８を作る。メモリコントローラ１０２は、チップセレクト信号１１８を用いて、データ記憶または取り出しのためにアクセスされるべきメモリチップ１０４〜１１０のうちの一つを選択的にアクティブにする。さらにメモリチップ１０４〜１１０はさまざまな電圧レベルを動作のために必要とするので、メモリコントローラ１０２は、チャージポンプおよび制御回路１２０を含む。チャージポンプおよび制御回路１２０は、メモリコントローラ１０２内に中枢的に提供され、電源１２２を通してメモリチップ１０４〜１１０のそれぞれに供給されるいくつかの異なる出力電圧レベルを作る。例として入力電圧（ＶIN）１１２は３．３または１．８ボルトでありえ、異なる出力電圧レベル群は３ボルト、６ボルト、１２ボルトおよび２４ボルトでありえる。
【０００４】
図１に示されるメモリシステム１００は高速および高記憶容量のための使用には適しているが、メモリシステム１００のメモリコントローラ１０２を製造するには問題があった。特に、メモリコントローラ１０２とその中に統合されたチャージポンプおよびレギュレータ１２０とを製造することが可能、かつ望ましい半導体製造工場は、限定された数しか存在しない。チャージポンプおよびレギュレータ回路１２０は、高電圧デバイスを必要とし、そのためメモリコントローラ１０２を製造するときはより高度な製造プロセスが必要となる。メモリコントローラ１０２を製造する工場が限定的にしか利用できないことを鑑みると、メモリコントローラ１０２のための高度なプロセスの必要性を避けることで、より多くの製造工場が利用できるようにしつつ、高速および高容量で動作するメモリシステムを生産する代替方法を見つけることが望ましい。
【０００５】
一つの解決法は、チャージポンプおよびレギュレータ１２０をメモリコントローラ１０２から取り去ることである。これによりメモリコントローラ１０２は、かなり容易に製造でき、多くの利用可能な工場に製造の門戸を開くことになる。したがってチャージポンプおよびレギュレータ回路はメモリシステム内のどこか別の場所に提供される必要がある。あるアプローチにおいては、チャージポンプおよびレギュレータ回路は、それぞれのメモリチップ内に提供されえる。しかしチャージポンプおよびレギュレータ回路をメモリチップ内に提供することはめんどうなことではなく、それはメモリチップがすでに、高度なプロセス、特に不揮発性（例えばフラッシュ）メモリを利用する高度な集積回路デバイスであるからである。しかし動作中に、チャージポンプおよびレギュレータ回路内の高電圧デバイスによって発生されるノイズは問題を起こす。その結果、メモリチップ内の敏感なアナログ回路は、このノイズによって悪影響を受け、よって付加されたノイズを補償するためにメモリチップのパフォーマンスが低下する現象を引き起こす。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
よって、チャージポンプおよびレギュレータ回路をメモリシステム内に含める改良されたアプローチであって、製造工場の利用可能性を制限せず、かつパフォーマンスについて妥協しないアプローチが必要とされる。
【課題を解決するための手段】
【０００７】
おおまかに言えば、本発明は複数のメモリブロック（例えばメモリチップ）およびコントローラチップを持つメモリシステム内でさまざまな電圧レベルを生成し、供給する手法に関する。さまざまな電圧レベルは、メモリシステム内のチャージポンプおよびレギュレータ回路によって生成される。さまざまな電圧レベルは、複数のメモリブロックに電源バスを通して供給されえる。このメモリシステムは、高パフォーマンス動作に適しており、コントローラ製造のための工場の利用可能性は、電圧（電源）発生回路の存在によって妨げられない。
【０００８】
本発明は、システム、デバイスまたは方法を含むさまざまな方法によって実現されえる。本発明のいくつかの実施形態が以下に説明される。
データを記憶するメモリシステムとして、本発明のある実施形態は、少なくともメモリコントローラと、メモリコントローラに動作可能に接続された複数のメモリブロックであって、メモリブロックのそれぞれは少なくともデータ記憶要素および電圧発生システムを含む、複数のメモリブロックと、メモリブロックのそれぞれについて電圧発生システムに動作可能に接続された電源バスと、を備える。メモリシステムの動作中、メモリブロックのうちの一つがアクティブにされるとき、メモリブロックのうちの一つの中にある電圧発生システムがディアクティブにされ、代わりにメモリブロックのうちの他のものと関連づけられた電圧発生システムの他のものがアクティブにされることにより、いくつかの異なる電圧レベルの信号を、アクティブにされているメモリブロックのうちの一つに電源バスを介して供給する。メモリシステムとして、本発明の他の実施形態は、少なくとも、少なくとも第１データ記憶要素および第１チャージポンプ回路を含む第１メモリブロックであって、第１チャージポンプ回路は、アクティブにされると、第１の複数の動作電圧を生成する、第１メモリブロックと、少なくとも第２データ記憶要素および第２チャージポンプ回路を含む第２メモリブロックであって、第２チャージポンプ回路は、アクティブにされると、第２の複数の動作電圧を生成する、第２メモリブロックと、第１メモリブロックおよび第２メモリブロックに動作可能に接続されたメモリコントローラであって、メモリコントローラは少なくとも一つの選択信号を生成し、少なくとも一つの選択信号は、第１および第２メモリブロックを選択的にアクティブにするのに用いられる、メモリコントローラと、第１チャージポンプ回路および第２チャージポンプ回路を動作可能に接続する電源バスと、を備える。
【０００９】
複数のメモリブロックを有するメモリシステム内で電源を供給する方法であって、メモリブロックのそれぞれは電源発生回路を含む方法として、本発明のある実施形態は、少なくとも以下の行為を含む。メモリブロックのうちの一つをデータアクセスのためにアクティブにし、メモリブロックのうちの他のものをディアクティブにすることと、電源発生回路のうちの、ディアクティブにされているメモリブロックのうちの一つにある電源発生回路をアクティブにすることと、を備え、アクティブにされている電源発生回路のうちの一つから、アクティブにされているメモリブロックのうちの一つに電源を供給することであって、電源供給は、アクティブにされている電源発生回路のうちの一つからの複数の異なる電圧信号を、アクティブにされているメモリブロックのうちの一つに供給する。
【００１０】
メモリチップとして、本発明のある実施形態は、データの記憶のための、複数のデータ記憶要素と、安定化された電源信号を発生する電源発生回路と、を備える。メモリチップは、メモリチップのデータ記憶要素のイネーブル／ディセーブルのためのチップイネーブルを含み、メモリチップは、電源発生回路のイネーブル／ディセーブルのための電源発生イネーブルを含む。
【００１１】
メモリシステムとして、本発明の他の実施形態は、第１データ記憶要素にデータを記憶し、第１電源信号を生成する第１メモリブロック手段であって、第１電源信号は、複数の異なる電圧信号を含む、第１メモリブロック手段と、第２データ記憶要素にデータを記憶し、第２電源信号を生成する第２メモリブロック手段であって、第２電源信号は、複数の異なる電圧信号を含む、第２メモリブロック手段と、第１メモリブロック手段および第２メモリブロック手段に動作可能に接続されたメモリコントローラであって、メモリコントローラは、少なくとも一つの選択信号を生成し、少なくとも一つの選択信号は、第１および第２メモリブロック手段を選択的にアクティブにするのに用いられる、メモリコントローラと、第１電源信号を第２メモリブロックに、または第２電源信号を第１メモリブロックに供給する電源バスと、を備える。
【００１２】
電子システムとして、本発明のある実施形態は、少なくともデータ入力デバイスと、データ入力デバイスに取り外し可能に結合されたデータ記憶デバイスとを備える。データ記憶デバイスは、データ入力デバイスによって入力されたデータを記憶する。データ記憶デバイスは、少なくともメモリコントローラと、メモリコントローラに動作可能に接続された複数のメモリブロックであって、メモリブロックのそれぞれは少なくともデータ記憶要素および電圧発生システムを含む、複数のメモリブロックと、メモリブロックのそれぞれについて電圧発生システムに動作可能に接続された電源バスと、を備える。データ記憶デバイスの動作中、メモリブロックのうちの一つがアクティブにされるとき、メモリブロックのうちの一つの中にある電圧発生システムがディアクティブにされ、代わりにメモリブロックのうちの他のものと関連づけられた電圧発生システムの他のものがアクティブにされることにより、異なる電圧レベルの信号をメモリブロックのうちの一つに電源バスを介して供給する。
【００１３】
本発明の他の局面および利点は、本発明の原理を例示によって図示する添付の図面とあわせれば以下の詳細な説明から明らかになるだろう。図面において同じ参照番号は同じ構成要素を表す。
【発明を実施するための最良の形態】
【００１４】
本発明は、複数のメモリブロック（例えばメモリチップ）およびコントローラチップを有するメモリシステム内でさまざまな電圧レベルを生成し、供給するための技術に関する。さまざまな電圧レベルは、チャージポンプおよびレギュレータ回路によってメモリシステム内で生成されえる。さまざまな電圧レベルは、複数のメモリブロックに電源バスを通して供給されえる。メモリシステムは、高パフォーマンス動作に適しており、工場の利用可能性は、電圧（供給）発生回路の存在によって制限されることはない。
【００１５】
本発明のある局面によれば、チャージポンプおよびレギュレータ回路（より一般には電圧発生回路）は、メモリシステムのメモリブロックのそれぞれの中に備えられる。さらにチャージポンプおよびレギュレータ回路は選択的にイネーブルされ、それら自身のメモリブロック以外のメモリブロックに電圧信号を供給する。その結果、チャージポンプおよびレギュレータ回路によって発生するノイズは、アクセスのために選択されたアクティブなメモリブロックの動作を大きくは妨害しないが、それは用いられるチャージポンプおよびレギュレータ回路が他のメモリブロックと関連するからである。
【００１６】
本発明のこの局面の実施形態は、以下に図２〜５を参照して説明される。しかしここに挙げられたこれらの図面に関する詳細な説明が例示的な目的のためであり、本発明はこれらの限られた実施形態を超えるものであることは当業者には容易に理解できるだろう。
【００１７】
図２Ａは、本発明のある実施形態によるメモリシステム２００のブロック図である。メモリシステム２００は例えば、メモリカード（例えばプラグインカード）、メモリスティック、または他の半導体メモリ製品と関連づけられている。メモリカードの例としては、ＰＣカード（以前のＰＣＭＣＩＡデバイス）、フラッシュカード、フラッシュディスク、マルチメディアカード、およびＡＴＡカードがある。
【００１８】
メモリシステム２００は、コントローラ２０２、メモリブロックＡ  ２０４、およびメモリブロックＢ  ２０６を含む。メモリシステム２００は、コントローラ２０２、メモリブロックＡ  ２０４、およびメモリブロックＢ  ２０６を含む。メモリブロックＡ  ２０４は、チャージポンプおよびレギュレータ回路２０８を含む。メモリブロックＢ  ２０６は、チャージポンプおよびレギュレータ回路２１０を含む。チャージポンプおよびレギュレータ回路２１０およびチャージポンプおよびレギュレータ回路２０８は、電源バス２１１を介して互いに結合されている。チャージポンプおよびレギュレータ回路２０８および２１０のそれぞれは、メモリブロックＡ  ２０４またはメモリブロックＢ  ２０６によって用いられるように、電源バス２１１上で供給される複数の異なる電圧レベル信号を発生する。
【００１９】
コントローラ２０２は、入力電圧（ＶIN）２１２および入力／出力（Ｉ／Ｏ）バス２１４を受け取る。コントローラ２０２はまた、出力電圧（ＶOUT）２１３を出力する。出力電圧（ＶOUT）２１３は、メモリブロックＡ  ２０４およびメモリブロックＢ  ２０６に供給される。コントローラ２０２はまた、メモリブロックＡ  ２０４およびメモリブロックＢ  ２０６に、アドレス／データ／制御バス２１６およびチップセレクト（ＣＳ）信号２１８で結合する。アドレス／データ／制御バス２１６は、アドレスおよびデータ信号をコントローラ２０２およびメモリブロック２０４および２０６間で供給するように動作する。チップセレクト信号２１８は、コントローラ２０２によって生成され、チップイネーブル（ＣＥ）入力を通して、メモリブロック２０４および２０６のうちの一つを選択的にアクティブにする。さらにチップセレクト信号２１８は、ポンプイネーブル（ＰＥ）入力に供給され、チャージポンプおよびレギュレータ回路２０８および２１０のうちの一つを選択的にアクティブにするのに用いられる。
【００２０】
コントローラ２０２はチャージポンプおよびレギュレータ回路を含まず、よってその製造を簡単にし、製造工場をより利用可能にすることに注意されたい。本発明によれば、メモリブロック２０４および２０６のそれぞれは、チャージポンプおよびレギュレータ回路２０８および２１０をそれぞれ含む。メモリブロック２０４および２０６がすでに複雑な製造プロセスを必要とするなら、チャージポンプおよびレギュレータ回路２０８および２１０は、製造工場利用可能性の問題にはつながらない。しかしチャージポンプおよびレギュレータ回路２０８および２１０は、複数の異なる電圧を生成するのに大きなノイズを発生するので、本発明はさらに、それらの利用を制御し、メモリブロック２０４および２０６にアクセスし、それらを動作させる能力に対するノイズの悪影響を緩和するように動作する。
【００２１】
より具体的には、メモリブロックＡ  ２０４がチップセレクト信号２１８によってイネーブルされる（アクティブにされる）とき、メモリブロックＢ  ２０６はチップセレクト信号２１８によってディセーブルされる（ディアクティブにされる）。インバータ２２０は、メモリブロックＢ  ２０６のチップイネーブル（ＣＥ）入力で受け取られる前に、チップセレクト信号２１８を反転するように動作する。さらにメモリブロックＡ  ２０４がイネーブルされるとき、メモリブロックＡ  ２０４内のチャージポンプおよびレギュレータ回路２０８はディセーブルされ、メモリブロックＢ  ２０６内のチャージポンプおよびレギュレータ回路２１０はイネーブルされる。インバータ２２２は、メモリブロックＡ  ２０４のポンプイネーブル（ＰＥ）入力で受け取られる前に、チップイネーブル信号２１８を反転するように動作する。したがって、メモリブロックＡ  ２０４がイネーブルされるとき、チャージポンプおよびレギュレータ回路２１０（メモリブロックＢ  ２０６内）は、メモリブロックＡ（つまりその中のメモリセル）２０４によって用いられる電圧信号を電源バス２１１を介して生成する。
【００２２】
あるいは、メモリブロックＢ  ２０６がチップセレクト信号２１８によってイネーブルされる（アクティブにされる）とき（インバータ２２０によって反転され）、メモリブロックＡ  ２０４は、チップセレクト信号２１８によってディセーブルされる（ディアクティブにされる）。さらにメモリブロックＢ  ２０６がイネーブルされるとき、メモリブロックＢ  ２０６内のチャージポンプおよびレギュレータ回路２１０はディセーブルされ、メモリブロックＡ  ２０４内のチャージポンプおよびレギュレータ回路２０８はイネーブルされる。したがって、メモリブロックＢ  ２０６がイネーブルされるとき、チャージポンプおよびレギュレータ回路２０８（メモリブロックＡ  ２０４内）は、メモリブロックＢ（つまりその中のメモリセル）２０６によって用いられる電圧信号を電源バス２１１を介して生成する。
【００２３】
この実施形態においては、チップセレクト信号２１８は、チップイネーブル（ＣＥ）入力を供給するとともに、ポンプイネーブル（ＰＥ）入力をも供給する。インバータ２２０および２２２は、この実施形態では、ただ一つのメモリブロックおよびただ一つのチャージポンプおよびレギュレータ回路が一度にイネーブルされるだけでなく、同時に、イネーブルされるチャージポンプおよびレギュレータ回路が、イネーブルされるメモリブロックとは異なるメモリブロックのうちの一つの中にあることを確実にするよう動作する論理デバイスである。メモリブロックおよびチャージポンプおよびレギュレータ回路をアクティブ／ディアクティブにするために、他の論理デバイスおよび信号が追加で、または代替的に用いられてもよい。これらの論理デバイス（インバータ２２０および２２２を含む）は、コントローラ２０２またはメモリブロック２０４および２０６のいずれかの中に統合されてもよい。
【００２４】
出力電圧（ＶOUT）２１３は、コントローラ２０２によって受け取られ、メモリブロック２０４および２０６にスルーされる（例えば調整されずに）入力電圧（ＶIN）２１２でありえる。チャージポンプおよびレギュレータ回路２０８および２１０は、メモリブロック２０４および２０６によって用いられる電圧信号を、出力電圧（ＶOUT）２１３を用いて生成する。そのような構成は、上述のように、コントローラ２０２がチャージポンプおよびレギュレータ回路を含まないときに用いられる。コントローラ２０２が、出力電圧（ＶOUT）２１３を特定の電圧レベルで生成するために、入力電圧（ＶIN）２１２を制御するレギュレータ回路を含むことも可能である。しかしレギュレータ回路を含むことは、製造をある程度はより複雑にし、製造工場の利用可能性を減らすだろう。
【００２５】
他の実施形態においては、出力電圧（ＶOUT）２１３は利用されなくてもよく、その代わりに入力電圧（ＶIN）２１２が直接または間接にメモリブロック２０５および２０６に供給されてもよいことに注意されたい。このような実施形態または構成のさらなる詳細は、「メモリシステムにおける供給電圧の生成および分配の方法およびシステム」と題され、本願と同日に出願された米国特許出願第０９／７８８，１２０号（弁護士事件番号ＳＤＫ１Ｐ００１）に見られ、それはここで参照によって援用される。
【００２６】
図２Ｂは、図２Ａに示す実施形態の代替構成によるメモリシステム２５０のブロック図である。図２Ａのメモリシステムと概ね同様であるが、メモリシステム２５０は、入力電圧（ＶIN）２１２を直接にメモリブロック２０６および２０８に供給する。さらに、電源電圧をコントローラ２０２に供給するために、チャージポンプおよびレギュレータ回路２０８および２１０は、コントローラに電源バス２１１を介して供給されえる定電圧化された電圧（ＶＲ）を生成する。したがって、この構成ではコントローラは、入力電圧（ＶIN）２１２とは異なり、定電圧化された電圧（ＶＲ）を受け取る。
【００２７】
図３Ａは、本発明の他の実施形態によるメモリシステム３００のブロック図である。メモリシステム３００は、例えば、メモリカード（プラグインカードのような）、メモリスティック、または他の半導体メモリ製品と関連づけられる。
【００２８】
メモリシステム３００は、メモリコントローラ３０２およびメモリブロック３０４〜３１０を含む。この実施形態においては、メモリシステム３００は、４つの別個のメモリブロック、つまりメモリブロック３０４〜３１０を含む。しかしメモリシステム３００は、一般に、２つ以上のメモリブロックを含みえることが理解されるべきである。メモリブロック３０４〜３１０のそれぞれは、チャージポンプおよびレギュレータ回路３１２〜３１８をそれぞれ含む。チャージポンプおよびレギュレータ回路３１２〜３１８は、電源バス３１９によって並列に相互接続されている。メモリブロック３０４〜３１０のそれぞれはまた、不揮発性ディジタルデータ記憶を提供するメモリセルのアレイを含む。メモリセルは電気的にプログラム可能であり、電気的に消去可能である。一般にメモリセルはデータ記憶要素である。メモリブロックは例えば、ＥＥＰＲＯＭまたはＦＬＡＳＨデバイスである。メモリブロック３０４〜３１０はそれぞれ、別個の半導体ダイ、チップまたは製品である。メモリコントローラ３０２はまた、別個の半導体ダイ、チップまたは製品である。
【００２９】
メモリコントローラ３０２は、入力電圧（ＶIN）３２０を受け取る。さらにメモリコントローラ３０２は、入力／出力（Ｉ／Ｏ）バス３２２に結合する。メモリコントローラ３０２は、アドレス／データ／制御バス３２４をメモリブロック３０４〜３１０のそれぞれに提供する。さらにメモリコントローラ３０２は、チップセレクト信号（ＣＳ０）３２６およびチップセレクト信号（ＣＳ１）３２８を生成する。チップセレクト信号３２６およびチップセレクト信号３２８は、論理回路３３０に供給される。論理回路３３０は、チップイネーブル信号およびポンプイネーブル信号をそれぞれのメモリブロック３０４〜３１０のために発生する。より具体的には、論理回路３３０は、メモリブロック３０４〜３１０のチップイネーブル（ＣＥ）入力（例えば入力端子）にそれぞれ供給されるチップイネーブル信号ＣＥ０、ＣＥ１、ＣＥ２およびＣＥ３を生成する。よってこれらのチップイネーブル信号ＣＥ０、ＣＥ１、ＣＥ２およびＣＥ３は、それぞれメモリブロック３０４〜３１０がイネーブルされた（アクティブにされた）か、またはディセーブルされた（ディアクティブにされた）かを決定する。動作中、通常はメモリブロック３０４〜３１０のうちの一つだけが一度にイネーブルされる。さらに論理回路３３０は、メモリブロック３０４〜３１０のポンプイネーブル（ＰＥ）入力（例えば入力端子）にそれぞれ供給されるポンプイネーブル信号ＰＥ０、ＰＥ１、ＰＥ２およびＰＥ３を生成する。よってこれらのポンプイネーブル信号ＰＥ０、ＰＥ１、ＰＥ２およびＰＥ３は、それぞれチャージポンプおよびレギュレータ回路３１２〜３１８がイネーブルされた（アクティブにされた）か、またはディセーブルされた（ディアクティブにされた）かを決定する。動作中、通常はチャージポンプおよびレギュレータ回路３１２〜３１８のうちの一つだけが一度にイネーブルされる。さらに、イネーブルされているチャージポンプおよびレギュレータ回路３１２〜３１８のうちの一つだけが、イネーブルされているメモリブロック３０４〜３１０のうちの一つとは異なるメモリブロック３０４〜３１０のうちの一つの中にある。
【００３０】
換言すれば、チップイネーブル（ＣＥ）入力は、メモリブロック３０４〜３１０をイネーブル／ディセーブルするのに用いられる。したがって、メモリブロック３０４〜３１０内のメモリセルにアクセスする（例えば読み出し、プログラムし、または消去する）能力は、論理回路３３０によって供給されるチップイネーブル信号によって制御される。例えば、チップイネーブル（ＣＥ）入力が「ハイ」（または論理レベル「１」）であるとき、関連づけられたメモリブロック内のメモリセルは、アドレス／データ／制御バス３２４に結合され、よってアクセス可能である。逆にチップイネーブル（ＣＥ）入力が「ロウ」（または論理レベル「０」）であるとき、関連づけられたメモリブロック内のメモリセルは、アドレス／データ／制御バス３２４から隔離される。さらに、ポンプイネーブル（ＰＥ）入力が「ハイ」であるとき、関連づけられたチャージポンプおよびレギュレータ回路は、さまざまな電圧信号を生成できるようにイネーブルされる（アクティブにされる）。一方、ポンプイネーブル（ＰＥ）入力が「ロウ」であるとき、チャージポンプおよびレギュレータ回路は、ディセーブルされる（インアクティブにされる）。
【００３１】
論理回路３３０によるチップセレクト信号３２６および３２８のデコードにより、与えられたいかなる時刻においてもメモリブロック３０４〜３１０のうちの一つだけ、およびチャージポンプおよびレギュレータ回路３１２〜３１８のうちの一つだけがイネーブルされる。しかしイネーブルされたチャージポンプおよびレギュレータ回路３１２〜３１８のうちの一つは、アクティブにされているメモリブロック３０４〜３１０のうちの一つとは異なるメモリブロック内にあり、それによりその中のメモリセルは、アクティブなチャージポンプおよびレギュレータ回路からのノイズ妨害なくアクセスされえる。例えばもしチップセレクト信号３２６および３２８がメモリブロック３０４のチップイネーブル（ＣＥ）入力を「ハイ」にするなら、メモリブロック３０４（特にその中にあるメモリセル）がイネーブルされる。しかし同時に、メモリブロック３０４のためのチャージポンプおよびレギュレータ回路３１２はディセーブルされる。代わりにチャージポンプおよびレギュレータ回路３１４、３１６および３１８のいずれかがイネーブルされて必要とされる電圧信号をメモリブロック３０４に電源バス３１９を介して供給する。その結果、チャージポンプおよびレギュレータ回路３１４、３１６および３１８によって発生するノイズは、メモリセルがアクセスされているメモリブロック３０４からは大きく隔離される。
【００３２】
表１は、メモリブロックおよびそれらのチャージポンプおよびレギュレータ回路をイネーブルするための例示的な実施形態を表す。表１は、論理回路３３０の例示的な動作を反映し、ここではチップセレクト信号（ＣＳ０およびＣＳ１）３２６および３２８が入力であり、メモリブロック３０４〜３１０のためのチップイネーブル信号（ＣＥ０、ＣＥ１、ＣＥ２およびＣＥ３）およびポンプイネーブル信号（ＰＥ０、ＰＥ１、ＰＥ２およびＰＥ３）が出力である。
【００３３】
【表１】
2004526239.tif 000003
表１に基づく論理回路３３０の例示的な動作は、さらに以下のように説明される。チップセレクト信号３２６および３２８がともに「ロウ」であるとき、メモリブロック３０４のチップイネーブル（ＣＥ）入力は「ハイ」であり、メモリブロック３１０内のチャージポンプおよびレギュレータ回路３１８のためのポンプイネーブル（ＰＥ）入力はイネーブルされる。この場合、メモリブロック３０４内のメモリセルはイネーブルされる、メモリブロック３１０に関連づけられたチャージポンプおよびレギュレータ回路３１８がイネーブルされ、電源バス３１９を介して電圧信号をメモリブロック３０４に供給する。またこの場合、メモリブロック３０６〜３１０の他のもの、およびチャージポンプおよびレギュレータ回路３１２〜３１６の他のものは全てディセーブルされる。同様に、チップセレクト信号３２６が「ロウ」にされ、チップセレクト信号３２８が「ハイ」にされるとき、メモリブロック３０６のチップイネーブル（ＣＥ）入力は「ハイ」であり、メモリブロック３０８内のチャージポンプおよびレギュレータ回路３１６のポンプイネーブル（ＰＥ）入力はイネーブルされる。同じように、チップセレクト信号３２６が「ハイ」であり、チップセレクト信号３２８が「ロウ」であるとき、メモリブロック２  ３０８のチップイネーブル（ＣＥ）入力は、「ハイ」であり、チャージポンプおよびレギュレータ回路３１４のポンプイネーブル（ＰＥ）入力は「ハイ」である。最後にチップセレクト信号３２６およびチップセレクト信号３２８がともに「ハイ」であるとき、メモリブロック３１０のチップイネーブル（ＣＥ）入力は「ハイ」であり、チャージポンプおよびレギュレータ回路３１２のポンプイネーブル（ＰＥ）は「ハイ」である。
【００３４】
図３Ｂは、本発明のある実施形態による論理回路３５０の概略図である。論理回路３５０は、図３Ａに示された論理回路３３０のある実施形態を表す。特に論理回路３５０は、４つの別個のメモリブロックのチップイネーブル（ＣＥ）信号およびポンプイネーブル（ＰＥ）信号を生成する。論理回路３５０は、チップセレクト信号ＣＳ０およびＣＳ１を入力として受け取り、チップセレクト信号ＣＥ０〜ＣＥ３、およびポンプイネーブル信号ＰＥ０〜ＰＥ３を出力する。論理回路３５０は、ＡＮＤゲート３５２〜３５８およびインバータ３６０〜３６４を含む。
【００３５】
図３Ｂに示された論理回路３５０の構成は、論理回路３３０のある実施形態を表す。論理回路３３０のためには、さまざまな他の実現例および構成が利用できることが当業者には理解されるだろう。また前述のように、特定のチャージポンプおよびレギュレータ回路を他のメモリブロック内で用いて、イネーブルされたメモリブロックへ電圧信号を供給することも、図３Ｂで示されたものから改変されえる。
【００３６】
図４は、本発明の他の実施形態によるメモリシステム４００のブロック図である。メモリシステム４００は概ね、図３Ａに示されたメモリシステム３００に似ている。しかしメモリシステム４００は、メモリブロック３０４〜３１０のそれぞれのためのチップイネーブル（ＣＥ）信号およびポンプイネーブル（ＰＥ）信号を直接に生成するメモリコントローラ４０４を含む。メモリシステム３００と比較すれば、メモリコントローラ４０４は、メモリブロック３０４〜３１０のそれぞれだけでなく、チャージポンプおよびレギュレータ回路３１２〜３１８のそれぞれをもイネーブル／ディセーブルする論理を含む。チップイネーブル（ＣＥ）信号は、ＣＥバス４０６を通してメモリブロック３０４〜３１０に供給される。ポンプイネーブル（ＰＥ）信号は、ＰＥバス４０８を通してメモリブロック３０４〜３１０に供給される。より具体的には、ＣＥバス４０６は、チップイネーブル信号（ＣＥ０、ＣＥ１、ＣＥ２およびＣＥ３）を伝達し、およびＰＥバス４０８は、ポンプイネーブル信号（ＰＥ０、ＰＥ１、ＰＥ２およびＰＥ３）を伝達する。
【００３７】
図５は、本発明のある実施形態によるメモリカード５００のブロック図である。メモリカード５００は例えば、パッケージに入れられたデータ記憶製品である。メモリカード５００は、メモリカード５００に関連づけられ、その中に設けられた複数のメモリブロックの代表的なレイアウトを示す。特に、代表的なメモリカード５００は、メモリブロック５０４、メモリブロック５０６、メモリブロック５０８、およびメモリブロック５１０を含む。メモリブロック５０４〜５１０のそれぞれは、チャージポンプおよびレギュレータ回路５１２、５１４、５１６および５１８をそれぞれ含む。メモリブロック５０４〜５１０は、メモリブロックのそれぞれがメモリカードの角の近傍に配置されるようメモリカード５００上にレイアウトされる。この場合、そのようなレイアウトは、チャージポンプおよびレギュレータ回路５１２〜５１８が他のメモリブロック５０４〜５１０から分離されることを促進する。他の実施形態では、コントローラ５０２は、ある与えられた時点でメモリブロックおよびチャージポンプおよびレギュレータ回路のどれがイネーブルされるか（アクティブにされるか）を制御する。本発明によれば、コントローラ５０２は、異なるメモリブロックに関連づけられたチャージポンプおよびレギュレータ回路がイネーブルされ、さまざまな異なる電圧を、そのメモリセルにアクセスするためにアクティブにされている特定のメモリブロックに供給するようにはたらく。例えばメモリブロック５０４がイネーブルされてそのメモリセルにアクセスするとき、メモリブロック５１０内のチャージポンプおよびレギュレータ回路５１８がイネーブルされ必要とされる電圧信号をメモリブロック５０４に供給する。同様に、メモリブロック５１０がイネーブルされてそのメモリセルにアクセスするとき、メモリブロック５０４内のチャージポンプおよびレギュレータ回路５１２がイネーブルされ必要とされる電圧信号をメモリブロック５１０に供給する。同様に、メモリブロック５０６がイネーブルされてそのメモリセルにアクセスするとき、メモリブロック５０８内のチャージポンプおよびレギュレータ回路５１６がイネーブルされる。またメモリブロック５０８がイネーブルされてそのメモリセルにアクセスするとき、メモリブロック５０６に関連づけられたチャージポンプおよびレギュレータ回路５１４がイネーブルされる。電圧信号は、チャージポンプおよびレギュレータ回路５１２〜５１８のそれぞれに結合する電源バスに結合される。図５では電源バスは示されていないが、ある実施形態においては、電源バスはメモリカード５００の周辺に配置されえて、チャージポンプおよびレギュレータ回路５１２〜５１８のそれぞれに結合されえる。
【００３８】
本発明は、単一レベルメモリおよび複数レベルメモリのいずれとも用いるのに適している。複数レベルメモリにおいては、それぞれのメモリセルは２ビットまたはそれより多いビットのデータを記憶する。
【００３９】
本発明はさらに、上述のメモリシステムを含む電子システムに関する。メモリシステム（すなわちメモリカード）は、一般にディジタルデータを記憶し、さまざまな電子的製品とともに用いられる。メモリシステムは、電子システムからしばしば取り外し可能で、それにより格納されたディジタルデータは携帯できる。本発明によるメモリシステムは、比較的小さいフォームファクタを持ちえて、カメラ、ハンドヘルドまたはノート型コンピュータ、ネットワークカード、ネットワーク機器、セットトップボックス、ハンドヘルドまたは他の小さなオーディオプレーヤ・レコーダ（例えばＭＰ３機器）、および医療モニタのような電子製品のディジタルデータを格納するために用いられえる。
【００４０】
本発明の利点は数多くある。異なる実施形態または実現例は、以下の利点の一つ以上を生む。本発明の一つ利点は、メモリシステムのコントローラの製造をより変更しやすくすることにある。本発明の他の利点は、異なる電圧レベルの発生からのノイズがメモリアクセスパフォーマンスに悪影響を与えないことである。本発明のさらに他の利点は、信頼性のある、高いパフォーマンスのメモリシステムが得られることである。
【００４１】
本発明の多くの特徴および利点は、記載された説明から明らかであり、よってそのような本発明の全ての特徴および利点は添付の特許請求の範囲によってカバーされるものと意図される。さらに多くの改変および変更が当業者によって用意になされるであろうために、本発明は図示され記載されたものと同じ構成および動作に限定されるべきものではない。したがってすべての適当な改変および等価物は、本発明の範囲内にあるものとしてなされえる。
【図面の簡単な説明】
【００４２】
【図１】従来のメモリシステムのブロック図である。
【図２Ａ】本発明のある実施形態によるメモリシステムのブロック図である。
【図２Ｂ】図２Ａに示された実施形態のための代替構成によるメモリシステムのブロック図である。
【図３Ａ】本発明の他の実施形態によるメモリシステムのブロック図である。
【図３Ｂ】本発明のある実施形態による論理回路の概略図である。
【図４】本発明の他の実施形態によるメモリシステムのブロック図である。
【図５】本発明のある実施形態によるメモリカードのブロック図である。
【図１】
2004526239.tif 000004
【図２Ａ】
2004526239.tif 000005
【図２Ｂ】
2004526239.tif 000006
【図３Ａ】
2004526239.tif 000007
【図４】
2004526239.tif 000008
【図５】
2004526239.tif 000009
【国際公開パンフレット】
2004526239.tif 000010
2004526239.tif 000011
2004526239.tif 000012
2004526239.tif 000013
2004526239.tif 000014
2004526239.tif 000015
2004526239.tif 000016
2004526239.tif 000017
2004526239.tif 000018
2004526239.tif 000019
2004526239.tif 000020
2004526239.tif 000021
2004526239.tif 000022
2004526239.tif 000023
2004526239.tif 000024
2004526239.tif 000025
2004526239.tif 000026
2004526239.tif 000027
2004526239.tif 000028
2004526239.tif 000029
2004526239.tif 000030
2004526239.tif 000031
2004526239.tif 000032
2004526239.tif 000033
2004526239.tif 000034
2004526239.tif 000035
2004526239.tif 000036
2004526239.tif 000037
2004526239.tif 000038
2004526239.tif 000039
2004526239.tif 000040
2004526239.tif 000041
【国際公開パンフレット（コレクトバージョン）】
2004526239.tif 000042
2004526239.tif 000043
【国際公開パンフレット（コレクトバージョン）】
2004526239.tif 000044
2004526239.tif 000045
【国際調査報告】
2004526239.tif 000046
2004526239.tif 000047
2004526239.tif 000048