(57)【要約】【課題】先行するドミノ論理ステージのプリチャージ遅延に基づいて、ドミノ論理ステージのプリチャージが制御される。【解決手段】論理ステージのプリチャージは、先行する論理ステージの出力がプリチャージ論理状態に対応するまで起こらない。先行するステージのプリチャージ論理状態出力が後続する論理ステージの非アクティブ状態である場合、後続する論理ステージの論理関数は、先行する論理ステージの出力がプリチャージ論理状態にあるとき、非導通状態にある。プリチャージステージの出力がプリチャージ状態になった場合のみ、後続のステージをプリチャージすることにより、後続のステージのプリチャージ期間中には直流電流は流れない。プリチャージ期間中の直流電流を遮断するための評価トランジスタの必要性がなくなる。評価トランジスタの必要性がなくなると、プリチャージ論理ステージ内の評価トランジスタにより誘起される遅延がなくなり、論理ステージ用の回路面積を削減でき、クロック回路の負荷を削減でき、各論理ステージの消費電力を削減できる。
2004523950.tif 000002
【特許請求の範囲】
【請求項１】
信号を表すベクトル列内の境界を検出する装置であって、
ベクトル列Ａ(n)の変更された第１順序差分ベクトルMFD(A(n))を表す関数を選択することにより、任意の次元をもつ前記ベクトル列の境界を検出することができ、前記関数は前記ベクトル列A(n)の周波数特徴に依存し、
前記境界検出コントローラは、点ｎでの前記ベクトル列A(n)での変化値を表すスカラー値||MFD(A(n))||を得るために、長さ演算子をもつ前記変更された第１順序差分ベクトルMFD(A(n))で動作することができ、かつ前記スカラー値||MFD(A(n))||のローカル最大値を検出することができ、
前記境界検出コントローラは、前記スカラー値||MFD(A(n))||の前記ローカル最大値が所定のしきい値より大きいか否かを決定することができることを特徴とする装置。
【請求項２】
前記境界検出コントローラは、前記スカラー値||MFD(A(n))||の前記ローカル最大値が前記所定のしきい値より大きいとき、ベクトル列A(n)のエッジ点として、点ｎを選択することができることを特徴とする請求項１に記載の信号を表すベクトル列内の境界を検出する装置。
【請求項３】
前記ベクトル列A(n)は、ユークリッド空間にあり、前記長さ演算子は、（１）式の形式であることを特徴とする請求項１に記載の信号を表すベクトル列内の境界を検出する装置。
【数１】
2004523950.tif 000003
【請求項４】
前記境界検出コントローラは、DLMFD(A(n))で表される、ベクトル列A(n)の前記変更された第１順序差分ベクトルの長さの差分のゼロクロスを位置づけることにより、２つの隣り合う整数n,n-1の間の境界を位置づけることができ、前記変更された第１順序差分ベクトルの長さの差分は、前記スカラー値の絶対値||MFD(A(n+1))||から前記スカラー値の絶対値||MFD(A(n-1))||を引くことにより計算されることを特徴とする請求項２に記載の信号を表すベクトル列内の境界を検出する装置。
【請求項５】
前記境界検出コントローラは、（２）式を利用して、前記２つの隣り合う整数n,n-1の境界の位置を計算することにより、ベクトル列A(n)用の前記変更された第１順序差分ベクトルの長さの差分のゼロクロスを検出することができ、（２）式中のｔ0は前記境界の位置を表し、ｎは前記整数ｎの値を表し、|DLMFD A(n))|は前記整数ｎの位置での前記ベクトル列A(n)の変更された第１順序差分の長さの差分の絶対値を表し、|DLMFD A(n-1))|は前記整数n-1の位置での前記ベクトル列A(n)の変更された第１順序差分の長さの差分の絶対値を表すことを特徴とする請求項４に記載のベクトル列の境界を検出する装置。
【数２】
2004523950.tif 000004
【請求項６】
Yが輝度信号を表し、U,Vがクロミナンス信号を表し、Y,U,V信号が等しい正規化された帯域幅をもつカラー映像信号のベクトル空間（Y,U,V）内のエッジを検出する装置であって、
ｆYUV(n)で表される、ベクトル空間（Y,U,V)の変更された第１順序差分ベクトルを表す関数を選択することができ、前記関数ｆYUV(n)は前記ベクトル空間（Y,U,V）の第１順序差分を表す行列[-1,0,1]をもつローパスフィルタLYUV(n)を回すことで計算され、
前記ローパスフィルタLYUV(n)は信号Y,U,Vの前記正規化された帯域幅に等しい遮断周波数をもち、
前記境界検出コントローラは、点ｎでの前記ベクトル空間（Y,U,V)での変化値を表すスカラー値||ｆYUV(n)||を得るためにユークリッド長さ演算子で前記変更された第１順序差分ベクトルｆYUV(n)を計算でき、かつ前記スカラー値||ｆYUV(n)||のローカル最大値を検出でき、
前記境界検出コントローラは、前記スカラー値||ｆYUV(n)||の前記ローカル最大値は所定のしきい値より大きいか否かを決定することができることを特徴とする装置。
【請求項７】
前記境界検出コントローラは、前記スカラー値||ｆYUV(n)||の前記ローカル最大値が前記所定のしきい値より大きいとき、ベクトル空間（Y,U,V)のエッジ点として点ｎを選択することができることを特徴とする請求項１６に記載のベクトル空間（Y,U,V)のエッジを検出する装置。
【請求項８】
前記境界検出コントローラは、DLｆYUV(n)で表されるベクトル空間（Y,U,V)の前記変更された第１順序差分ベクトルの長さの差分のゼロクロスを位置づけることにより、２つの隣り合う整数n,n-1の間の境界を検出することができ、前記変更された第１順序差分ベクトルの長さの前記差分は、前記スカラ値の絶対値||ｆYUV(n+1)||から前記スカラー値の絶対値||ｆYUV(n-1)||を引くことにより計算されることを特徴とする請求項１７に記載のベクトル空間（Y,U,V）内のエッジを検出する装置。
【請求項９】
前記境界検出コントローラは、（３）式DLｆYUV(n)を用いて、前記２つの隣り合う整数n,n-1の間の前記境界の前記位置を検出することにより、ベクトル空間（Y,U,V）の前記変更された第１順序差分ベクトルの長さの差分の前記ゼロクロスを検出することができ、ｔ0は前記境界の位置を表し、ｎは前記整数ｎの値を表し、|DLｆYUV(n-1)|は前記整数ｎの位置での前記ベクトル空間（Y,U,V）の変更された第１順序の差分の長さの差分の絶対値を表し、|DLｆYUV(n-1)|は整数n-1の位置での前記ベクトル空間（Y,U,V)の変更された第１順序の差分の長さの差分の絶対値を表すことを特徴とする請求項１８に記載のベクトル空間（Y,U,V)のエッジを検出する装置。
【数３】
2004523950.tif 000005
【請求項１０】
Yは輝度信号を表し、U,Vはクロミナンス信号を表し、前記U,Vは前記Y信号の正規化された帯域幅より小さな正規化された帯域幅を持つ装置であって、
前記カラー映像信号の前記ベクトル空間（Y,U,V)内の輝度エッジとクロミナンスエッジを検出することができる境界検出コントローラを備え、
前記境界検出コントローラは、前記カラー映像信号の前記ベクトル空間内の前記エッジを決定するために、輝度エッジ情報とクロミナンスエッジ情報を結合することができることを特徴とする装置。
【請求項１１】
前記境界検出コントローラは、前記クロミナンスエッジが前記輝度エッジの２〜４つの画素内に位置するとき、前記カラー映像信号の前記ベクトル空間（Y,U,V）内の前記エッジとして前記輝度エッジを選択することができることを特徴とする請求項１０に記載のカラー映像信号のベクトル空間（Y,U,V）内のエッジを検出する装置。
【請求項１２】
任意の次元を有するベクトル列A(n)内の境界を検出する方法であって、
前記関数が前記ベクトル列A(n)の周波数の特性に依存して、MFD(A(n))で表される前記ベクトル列A(n)の変更された第１順序差分ベクトルを表すための関数を選択するステップと、
点ｎでの前記ベクトル列A(n)内の変化の値を表す、スカラー値||MFD(A(n))||を得るために、長さ演算子で、前記変更された第１順序差分ベクトルMFD(A(n))を演算するステップと、
前記スカラー値の前記ローカル最大値||MFD(A(n))||を検出するステップと、
前記スカラー値の前記ローカル最大値||MFD(A(n))||が所定のしきい値より大きいか否かを決定するステップとを備えることを特徴とする方法。
【請求項１３】
前記スカラー値||MFD(A(n))||の前記ローカル最大値が前記所定のしきい値より大きいとき、ベクトル列A(n）のエッジ点として、点ｎを選択するステップをさらに備えることを特徴とする請求項１２に記載のベクトル列A(n)の境界を検出する方法。
【請求項１４】
前記ベクトル列A(n)は、ユークリッド空間内であり、前記長さ演算子は（４）式の形式をもつことを特徴とする請求項１２に記載の方法。
【数４】
2004523950.tif 000006
【請求項１５】
前記方法は、DLMFD(A(n))で記述される、ベクトル列A(n)用の前記変更された第１順序差分ベクトルの長さの差分のゼロクロスを位置づけることにより、２つの隣り合う整数n,n-1の間の境界を検出するステップをさらに備え、前記変更された第１順序差分ベクトルの長さの差分は、前記スカラー値の絶対値||MFD(A(n+1))||から前記スカラー値の絶対値||MFD(A(n-1))||を引くことにより計算されることを特徴とする請求項１３に記載のベクトル列A(n)内の境界を検出する方法。
【請求項１６】
ベクトル列A(n)用の前記変更された第１の順序差分ベクトルの長さの差分のゼロクロスを位置づける前記ステップは、（５）式を用いて、前記２つの隣り合う整数n,n-1の間の前記境界の位置を計算するステップをさらに備え、ｔ0は前記整数の値を表し、|DLMFD A((n))|は前記ｎの位置で前記ベクトル列A(n)の変更された第１順序差分の長さの差分の絶対値を表し、|DLMFD A((n-1))|は前記整数n-1の位置で前記ベクトル列A(n)の変更された第１順序差分の長さの差分の絶対値を表すことを特徴とする請求項１５に記載のベクトル列A(n)の境界を検出する方法。
【数５】
2004523950.tif 000007
【請求項１７】
Yは輝度信号、U,Vはクロミナンス信号を表し、Y,U,V信号は均一の正規化された帯域幅を有するカラー映像信号のベクトル空間（Y,U,V）内のエッジを検出する方法であって、
ｆYUV(n)で示す前記ベクトル空間（Y,U,V）の変更された第１順序差分ベクトルを表す関数を選択するステップであって、前記関数ｆYUV(n)は前記ベクトル空間（Y,U,V）の第１順序差分を表す行列[-1,0,1]をもつローパスフィルタＬYUV(n)を回すことにより計算され、前記ローパスフィルタＬYUV(n)は信号Y,U,V用の前記正規化された帯域幅に等しい遮断周波数をもつステップと、
点ｎでの前記ベクトル空間（Y,U,V)での変化値を表すスカラー値||ｆYUV(n)||を得るために、ユークリッド長さ演算子で、前記変更された第１順序差分ベクトルｆYUV(n)を演算するステップと、
前記スカラー値||ｆYUV(n)||のローカル最大値を検出するステップと、
前記スカラー値||ｆYUV(n)||の前記ローカル最大値が所定のしきい値より大きいか否かを決定するステップと、を備えることを特徴とする方法。
【請求項１８】
前記スカラー値||ｆYUV(n)||の前記ローカル最大値が前記所定のしきい値より大きいとき、ベクトル空間（Y,U,V）のエッジ点として、点ｎを選択するステップをさらに備えることを特徴とする請求項１７に記載のベクトル空間（Y,U,V）内のエッジを検出する方法。
【請求項１９】
DLｆYUV(n)で表されるベクトル空間（Y,U,V）用の前記変更された第１順序差分ベクトルの長さの差分のゼロクロスを位置づけることにより、２つの隣り合う整数n,n-1の間の境界を位置づけるステップをさらに備え、前記変更された第１順序差分ベクトルの長さの前記差分は前記スカラー値の絶対値||ｆYUV(n+1)||から前記スカラー値の絶対値||ｆYUV(n-1)||を引くことにより演算されることを特徴とする請求項１８に記載のベクトル空間（Y,U,V）内のエッジを検出する方法。
【請求項２０】
ベクトル空間（Y,U,V）用の前記変更された第１順序差分ベクトルの長さの差分のゼロクロスを位置づける前記ステップは、（６）式の関係を満たすDLｆYUV(n)を用いて、２つの隣り合う整数n,n-1の間の前記境界の前記位置を計算するステップをさらに備え、ｔ0は前記境界の位置を表し、ｎは前記整数ｎの値を表し、|DLｆYUV(n-1)|は前記整数ｎの位置での前記ベクトル空間（Y,U,V）の変更された第１順序差分の長さの差分の絶対値を表し、|DLｆYUV(n-1)|は前記整数n-1の位置での前記ベクトル空間（Y,U,V）の変更された第１順序差分の長さの差分の絶対値を表すことを特徴とする請求項１９に記載のベクトル空間（Y,U,V）内でエッジを検出する方法。
【数６】
2004523950.tif 000008
【請求項２１】
Yは輝度信号を表し、U,Vはクロミナンス信号を表し、U,V信号は前記Y信号の正規化された帯域幅より小さい正規化された帯域幅を有するカラー映像信号のベクトル空間（Y,U,V）のエッジを検出する方法であって、
前記カラー映像信号の前記ベクトル空間（Y,U,V）の輝度エッジを位置づけるステップと、
前記カラー映像信号の前記ベクトル空間（Y,U,V）内のクロミナンスエッジを位置づけるステップと、
前記カラー映像信号の前記ベクトル空間（Y,U,V）内の前記エッジを決定するために、輝度エッジ情報とクロミナンスエッジ情報を結合するステップと、を備えることを特徴とする方法。
【請求項２２】
前記クロミナンスエッジが前記クロミナンスエッジの２〜４画素以内に位置するとき、前記カラー映像信号の前記ベクトル空間（Y,U,V）内の前記エッジとして、前記輝度エッジを選択するステップをさらに備えることを特徴とする請求項２１に記載のカラー映像信号のベクトル空間（Y,U,V）内のエッジを検出する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気回路設計の分野に関し、特に、論理デバイスのドミノチェーンで使用される論理回路の設計に関する。
【背景技術】
【０００２】
ドミノロジックの使用がよく知られている。名前が示すように、ドミノロジック回路は、１つのステージから次のステージに論理値を伝搬する。１番目のステージは２番目のステージに論理結果を伝搬し、その結果を３番目のステージに伝搬するといった処理を行う。一般に、クロック信号は、各ステージの入力信号と論理関数に応じて、クロックの最初のフェーズの間に全ステージをプリセットし、かつクロックの２番目のフェーズで状態を変更できるようにする。各ステージは、プリチャージされるとき、非活性の状態を提供し、その結果、このステージは非活性の状態の間に次のステージには影響を与えない。ステージがイネーブルになり、ゲートロジック関数への入力が活性状態への状態の変化になるまで、ステージは非活性を維持する。その後のみ、次のステージの論理関数への活性状態の適用に応じて、次のステージが潜在的に状態を変化させる。
【０００３】
図１は直列接続されたドミノステージ110a-cを有するドミノCMOS回路１００の一例を示す図である。この例において、各ステージは、ロジック関数130a-cに直列に、Ｐチャネルトランジスタ120pとＮチャネルトランジスタ120nとを有する。各トランジスタ120p,120nは、共通のクロックまたはプリチャージ信号１４１でオン・オフされ、一つのトランジスタのみがいつでも導通し、低消費電力用の直流電流を流れさせる。プリチャージトランジスタ120pが導通し、ロジック関数１３０もまた導通するとき、直流電流の流れを妨げるよう両トランジスタ120p,120nは要求される。
【０００４】
論理関数１３０はトランジスタの組合せでもよいが、一般にはｐチャネルまたはｎチャネルの一つの導電型のトランジスタを有する。ｎチャネルデバイスは、同一サイズのｐチャネルデバイスよりも一般に速いので、高速の論理関数１３０はｎチャネルデバイスのみを一般に有する。ロジック関数130bは、ｎチャネルデバイス131,132のNOR組合せとして実装される２入力のORゲートとインバータ１３５として図示される。この例では、クロックは、論理「０」レベルのときｐチャネルデバイスを介して、論理関数をプリチャージし、論理「１」レベルのとき、論理関数を評価するよう構成される。
【０００５】
このｎチャネル論理の例において、クロックがプリチャージ状態（論理０）のとき、トランジスタ120pは導通し、各論理関数１３０の出力は、例えば各論理関数１３０内の対応するインバータ１３５を介して、論理０出力になる。論理関数１３０はｎチャネルデバイスのみを有するので、１つのステージからの論理０出力は、以降のステージの論理状態を変えることができない。ノイズに誘起された過渡状態を避けるために、（不図示の）弱いラッチが論理０状態での出力を保持するためによく用いられ、結果として、ｎチャネルデバイスを介してディスチャージすることにより、論理１状態にアクティブに駆動される。
【０００６】
クロックが評価状態（論理１）に移行するとき、ｐチャネルトランジスタ120pは導通を中止し、ｎチャネルデバイス120nが導通する。これにより、入力状態により決定されるが、論理関数１３０をプリチャージ状態から変更させる。ｎチャネル論理関数１３０において、アクティブな非プリチャージ状態への遷移は、入力が論理１状態に移行しなければ起こりえないことに注意されたい。すなわち、状態変化は、低下するドミノのような手法で、ステージ110a,110b,110cを介して連続的に起こる。
【０００７】
当業者であれば明らかなように、論理関数１３０がｐチャネルデバイスのみを有する場合、ｎチャネルトランジスタ120nは、論理「０」へのプリチャージを行うために用いられ、先行するステージはプリチャージ状態として論理１状態を与えるために構成される。ｎチャネル及びｐチャネル状態を交互に繰り替えることにより、各論理関数１３０内でインバータ１３５の必要性をなくす。（各入力での適切なプリチャージ状態をもつ）論理関数１３０内のｐチャネル及びｎチャネルデバイスを含む他の構成もまた実現可能である。
【０００８】
ドミノステージの速度は、論理関数の遅延に、評価トランジスタ120pまたは120nを介した遅延を加えた遅延により決定される。一般に、加算器や乗算器のような典型的な設計における論理関数１３０は、２または３個のみの入力を有し、直列接続された２または３子のトランジスタの最大スタックサイズを有する。同様のサイズのトランジスタを仮定すると、評価トランジスタ１２０は各ステージの伝搬遅延の1/3または1/4になりうる。大サイズの評価トランジスタはトランジスタを介した遅延を低減するが、回路面積を犠牲にし、クロック回路の負荷を増やす（これにより、スイッチング消費電力を増やす）。
【０００９】
本発明の目的は、プリチャージされた論理ステージ内で評価トランジスタを利用することで生じる遅延を除去することにある。また、本発明の他の目的は、プリチャージされた論理ステージにて要求される回路面積を削減することにある。さらに、本発明の他の目的は、プリチャージされた論理設計において、クロック回路の負荷を削減することにある。さらにまた、本発明の他の目的は、プリチャージされた論理設計の消費電力を削減することにある。
【００１０】
これらの目的は、先行する論理ステージのプリチャージ遅延に基づいて、論理ステージのプリチャージを制御することにより得られる。論理ステージのプリチャージは、先行する論理ステージの出力がプリチャージ論理状態に対応するまで起こらない。先行するステージのプリチャージ論理状態出力は、後続の論理ステージの非活性状態なので、後続の論理ステージの論理関数は、先行する論理ステージの出力がプリチャージ論理状態にあるとき、非導通状態にある。先行するステージの出力がプリチャージ状態にある場合のみ、後続のステージへのプリチャージを行うことにより、後続のステージのプリチャージ期間中に流れる直流電流がなくなる。プリチャージの間に流れる直流電流をブロックするための評価トランジスタの必要性を除去する。評価トランジスタを除去することにより、プリチャージ論理ステージ内の評価トランジスタにより誘起される遅延が除去され、論理ステージ用の回路面積が削減され、クロック回路の負荷が削減され、各論理ステージの消費電力が削減される。
【発明を実施するための最良の形態】
【００１１】
本発明は、以下の図面を参照して、一例により、より詳細に説明される。
【００１２】
本発明の理解と参照を容易にするために、本発明は、ｐチャネルプリチャージとｎチャネルディスチャージ構造をもつドミノステージの枠組みを利用している。上述したように、ｐチャネルとｎチャネルのプリチャージ構造と対応するｎチャネル及びｐチャネルのディスチャージ構造との組合せを含む択一的な構造を用いてもよい。当業者に明らかなように、本発明の原理は、各プリチャージ評価サイクルのプリチャージフェーズの間に、電源からグランドにかけての直流電流経路を避けるために、プリチャージデバイスと評価デバイスの組合せを一般的に使用する、いかなる論理ステージにも適用可能である。
【００１３】
図２は本発明によるドミノ論理ステージ２１０の変形例を有する論理ネットワーク２００を示している。図示されたように、論理ステージ２１０は、従来のプリチャージデバイス120pを有するが、第１のステージ110aで図示された従来の評価デバイス120nを含まない。上述したように、評価デバイス120nは従来のプリチャージ論理ステージ110aで利用され、電源とグランドの間の直流電流経路はプリチャージデバイス120pが導通するときには生じないことが保証される。
【００１４】
本発明によれば、論理関数１３０が非導通状態になるときまでプリチャージデバイス120pが導通しないように、電源とグランドとの間の直流電流経路が遮断される。上述したように、従来のドミノ論理ステージ110aにおいて、出力の非活性化状態は、後述する論理ステージ110bの論理関数ブロック１３０内のデバイスを非活性化状態にするよう構成される。その結果、後述するステージ110bのプリチャージ状態は、ディスチャージデバイス120pが非導通状態になった後、論理関数130bと評価デバイス（図１の120n）を介してアクティブにディスチャージされるまで保持される。
【００１５】
本発明は、ドミノ論理ブロックへの入力が非アクティブ状態のとき、電流が論理関数１３０を流れることができないという事情に基づいている。これにより、入力が非アクティブ状態になるまで、プリチャージ信号の入力を遅延させることにより、ステージ１１０がプリチャージされているとき、電源からグランドへの直流電流経路が生じないようにするための評価デバイス120nを用いなくても、電源からグランドへの直流電流が遮断される。
【００１６】
図２に示すように、プリチャージ・イネーブラ２４０は、論理ステージ２１０のプリチャージデバイス120pにプリチャージ信号241bを入力するよう構成される。プリチャージイネーブラ２４０は、論理ステージ２１０への入力と元のプリチャージ信号１４１を受信し、論理関数130bへの各入力が非活性状態にあるときのみ、プリチャージ信号241bを供給する。すなわち、ｎチャネル論理関数の例において、ｎチャネルデバイス用の非活性状態はロジック０であり、プリチャージイネーブラ240bは、論理関数130bへの各入力が論理０状態にあるまでプリチャージ信号241bをアサートせず、プリチャージ信号１４１もアサートされる。論理関数130bへの各入力は非アクティブ状態にあり、論理関数130bは非導通状態にあるので、直流電流はプリチャージ信号２４１が入力されるとき、電源とグランドとの間に流れることができない。
【００１７】
同様に、プリチャージイネーブラ240cは、後続のステージへのすべての入力が非活性状態にあるときまで、プリチャージ信号241cのアサートなどを遅延する。プリチャージイネーブラ240cは、元のプリチャージ信号１４１または遅延されたプリチャージ信号241bのいずれかを遅延させる。遅延されたプリチャージ信号241cは、遅延されたプリチャージ信号241bのアサートまではアサートされないようにする必要があり、図２に示すカスケード構造は元のプリチャージ信号１４１への負荷を減らすためである。
【００１８】
プリチャージイネーブラ240bは後続の論理ステージ２１０への入力を受信するので、プリチャージイネーブラ240bは各入力への付加的な負荷を追加し、これにより、入力の過渡速度を減らし、消費電力を増やす。図３は、評価デバイスを含まず、論理信号への付加的な負荷を追加しない論理ステージ２１０の使用を許容する論理ネットワーク３００の他の実施形態を示す。上述したように、図２のプリチャージイネーブラ240bの目的は、論理ステージ２１０への各入力が非活性状態になるまで、論理ステージ２１０へのプリチャージ信号のアサートを遅延させることである。非活性状態を達成するための論理ステージ110aの出力に対して、プリチャージ信号１４１のアサート後の最大時間遅延が公知である場合、後続のステージへのプリチャージ信号241bのアサートの遅延は、この最大量により遅延されうる。これにより、非アクティブ状態を達成するときを決定するために、後続のステージ２１０に入力信号をモニターする必要をなくす。図３に示すように、プリチャージ遅延340bは、プリチャージ信号341bの固定遅延アサートを論理状態２１０に供給するために利用される。先行するステージの出力は、この固定の遅延後の非活性状態であるので、論理関数130bは非導通状態にあり、遅延されたプリチャージ信号341bのアサートは電源からグランドへの直流電流経路に起因しない。
【００１９】
同様に、プリチャージ遅延340cは、後続ステージ用の遅延プリチャージ信号341cを与えるために利用される。この遅延されたプリチャージ信号341cの固定遅延は、先行するステージの出力を非活性状態にするための最大遅延時間に基づいている。後続するステージへのプリチャージ信号は、先行するステージの出力を非活性状態にすることに伴う遅延に基づいて、同様に遅延される。
【００２０】
論理ステージ２１０への入力は、（不図示の）他のプリチャージ論理ブロックからの入力を有する。これらの論理ブロックは、論理ステージ110aと並行して効率的に動作される。プリチャージ遅延ブロック340bは、論理ステージ２１０への入力を与える各論理ブロックの最大プリチャージ遅延に基づく論理ステージ２１０のプリチャージデバイス120pへのプリチャージ信号341bのアサートを遅延する。同様に、他のプリチャージ論理ブロックは、（不図示の）後続のステージへの入力を与えるために、論理ステージ２１０に並行して一般に動作する。プリチャージ遅延ブロック340cは、後続のステージに入力を与えるブロックの最大プリチャージ遅延に基づいて、プリチャージ信号341cのアサートを遅延させる。このように、プリチャージ遅延ブロック340b,340cのそれぞれの固定遅延は異なるかもしれない。
【００２１】
従来のドミノ論理構造において、評価期間の全体的な継続時間は、評価信号のアサート（またはプリチャージ信号のデアサート）の時間から計測される、論理構造の第１ステージへの入力の活性状態に基づいて、論理構造の最後のステージの出力を活性状態にするための最大遅延に基づいて決定される。この全体的な継続時間は、従来のドミノ論理構造において、各ステージの各評価デバイスと関連のある付加的な遅延を含む。しかしながら、本発明によれば、評価デバイスは第１ステージのみに用いられ、評価期間の全体的な継続時間は実質的に削減される。Ｎステージのドミノ論理構造において、（N-1）×（評価デバイスの遅延）の削減は、理想的には、本発明の原理の適用により達成されうる。
【００２２】
図４は本発明の好適な実施形態を示している。この実施形態において、プリチャージ遅延はダミータイミングセル４４０とプリチャージイネーブル論理４４８により与えられる。ダミータイミングセル４４０は、論理ステージ４１０内の論理ブロック１３０と構造的に同様のダミー論理構造４４２を有する。同様の論理構造を用いることにより、環境条件または製造条件とともに変化する論理関数１３０のタイミング特徴は、論理関数１３０の遅延の変動とともに変化する遅延を与えるために、タイミングセル４４０に反映される。タイミングセル４４０の実際の遅延は、上述したように、先行する論理ステージ内のプリチャージ伝搬遅延と関連のある最大遅延に対応するようにプリセットされる。このプリセット遅延は、従来と共通する技術により具体化され、論理構造４４２の調整可能な負荷容量として図４に象徴的に図示される。
【００２３】
元のプリチャージ信号１４１が論理１状態にあるとき、キャパシタ４４４がディスチャージされ、インバータ４４６は論理１出力を与える。同時に、プリチャージ信号１４１の反転141'は論理０状態にあり、プリチャージ信号４４１は論理１状態にあり、プリチャージデバイス120pを非導通状態にする。
【００２４】
元のプリチャージ信号１４１がプリチャージをアサートするために論理０状態に遷移するとき、相補的なプリチャージ信号141'は論理１状態に遷移し、イネーブル状態のデバイス４４８を導通状態にする。アサートされたプリチャージ信号１４１は、プリチャージデバイス442pを導通状態にし、キャパシタ４４４をチャージし始める。キャパシタ４４４の電圧がインバータ４４６のスイッチングスレッショルドの上まで上がるとき、インバータ４４６は、論理ステージ４１０内のデバイス120pをプリチャージするために、プリチャージ信号４４１として論理０をアサートする。キャパシタ４４４は、プリチャージ信号４４１のアサートへのプリチャージ信号１４１の遷移の遅延が十分に長いようにサイズが設定され、これにより、先行するステージからのすべての論理信号が上述したように非活性状態になる。
【００２５】
元のプリチャージ信号１４１がプリチャージをデアサートするために論理１状態に遷移するとき、イネーブル状態のデバイス448nは非導通状態に入り、キャパシタ４４４は論理構造４４２内の直列のｎチャネルデバイスを介してディスチャージされる。イネーブル状態のデバイス448pは、遅延されたプリチャージ信号４４１をデアサートされた論理１状態に持ってくる。元のプリチャージ信号１４１の遷移は、評価フェーズへの遷移に対応し、論理構造の第１ステージ（図３の110a）は第１ステージの入力信号に応答して生成された論理値のドミノ伝搬を開始する。
【００２６】
図４はまたドミノ論理構造がプリチャージフェーズに入るやいなや、論理ステージ４１０の出力を非アクティブ状態にするために用いられるオプションのデバイス４１５を図示する。これは、プリチャージ入力４４１から論理出力４１１へのプリチャージの遅延を除去する。この削減された遅延非アクティブな出力を提供することにより、タイミングセル４４０はこの削減された遅延に対応して構成されうる。これにより、プリチャージフェーズの最適化を提供できる。プリチャージフェーズの期間は、すべての論理関数１３０の出力がすることを保証し、対応するプリチャージ信号がデアサートされる前の非アクティブ状態に入り、デバイス４１５が非導通状態のとき論理出力４４１がアクティブ状態に戻らないようにする。
【００２７】
上述したように、デバイス４１５はオプションである。それは要求されたプリチャージ期間を減らすが、消費電力を増やすためであり、論理関数１３０の出力は（例えば図１のインバータ１３５を介して）アクティブにハイに駆動されうるためである。デバイス４１５のイネーブルは、直流経路をグランドに生成する。論理構造における各ステージは、対応するデバイス４１５で構成されることを想定すると、直流電流の期間は単に論理関数出力デバイスの過渡期である（図１の１３５）。
【００２８】
上述した説明は、本発明の原理を単に示したものにすぎない。当業者は、記述または図示されていないが、本発明の原理を具体化し、本発明の特許請求の範囲の精神と範囲内で種々の変形を行うことができる。
【図面の簡単な説明】
【００２９】
【図１】従来と同様に、ドミノ論理ステージを備えた回路の一例を示す図。
【図２】本発明による変更されたドミノ論理ステージを備えた回路の一例を示す図。
【図３】本発明による変更されたドミノ論理ステージのプリチャージを制御する宅いつ適なプリチャージイネーブル構造を備えた回路の一例を示す図。
【図４】本発明によるドミノ論理構造の好適な例を示す図。
【図１】
2004523950.tif 000009
【図２】
2004523950.tif 000010
【図３】
2004523950.tif 000011
【図４】
2004523950.tif 000012
【国際公開パンフレット】
2004523950.tif 000013
2004523950.tif 000014
2004523950.tif 000015
2004523950.tif 000016
2004523950.tif 000017
2004523950.tif 000018
2004523950.tif 000019
2004523950.tif 000020
2004523950.tif 000021
2004523950.tif 000022
2004523950.tif 000023
2004523950.tif 000024
2004523950.tif 000025
2004523950.tif 000026
2004523950.tif 000027
2004523950.tif 000028
2004523950.tif 000029
2004523950.tif 000030
2004523950.tif 000031
2004523950.tif 000032
【国際調査報告】
2004523950.tif 000033
2004523950.tif 000034