(57)【要約】本発明は、マトリクス構造とされた電子供給源を放出電荷によって制御するための方法および装置に関するものである。本発明は、アドレッシングされる列および行を具備しこれら列と行との交差によって放出ゾーンが規定されさらに電子が行によって供給されるようになっている電子供給源に対して応用可能である。本発明による方法は、行の電位を、放出を可能とする電位とするとともに、放出の持続時間全体にわたってその行の電位を、その電位に維持し、これと同時に、その行から画素によって放出された電荷量をその行内において測定することを特徴としている。その後、行において測定された電荷量が所望電荷量に到達した時点で、その行の電位を、電子放出を阻止するような値へとスイッチングする。本発明は、特に、マイクロチップフラットスクリーンに対して特に好適である。
2004504639.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス構造とされた電子供給源を制御するための方法であって、
前記電子供給源が、アドレッシングされる少なくとも１つの列と、アドレッシングされる少なくとも１つの行と、を具備し、これら列と行との交差によって、画素と称される１つまたは複数の放出ゾーンが規定され、電子が、前記行によって供給されるようになっている、場合において、
−まず最初に、行の電位を、放出を可能とする電位とするとともに、この行に関して、選択された列に対して電位を印加することによって電子放出をトリガーし、この放出の持続時間全体にわたってその行の電位を、放出を可能とする前記電位に維持し、これと同時に、その行から前記画素によって放出された電荷量をその行内において測定し、
−前記行において測定された電荷量が所望電荷量に到達した時点で、その行の電位を、電子放出を阻止するような値へとスイッチングする、
ことを特徴とする方法。
【請求項２】
請求項１記載の方法において、
電子放出を可能とする前記電位を、アドレッシングされていない列の電位に等しいものとすることを特徴とする方法。
【請求項３】
マトリクス構造とされた電子供給源を制御するためのデバイスであって、
前記電子供給源が、アドレッシングされる少なくとも１つの列と、アドレッシングされる少なくとも１つの行と、を具備し、これら列と行との交差によって、画素と称される領域が規定され、電子が、前記行によって供給されるようになっている、場合において、
−選択された列に対して選択された電位を印加することによって列のアドレッシングを制御するとともに、選択された時間以外の時間においては、列を、対応画素からの放出を阻止する電位に維持する、列制御手段と、
−行を制御するための行制御手段であって、列選択時に各行に関して、放出を可能とする第１電圧と、行を放出禁止とする第２電圧と、のいずれかを印加する印加手段を備えた行制御手段と、
−放出時に放出された電荷量を当該行内において測定し得るとともに、この測定時に当該行上における放出を可能とし得るよう電圧を一定に保持するための、測定手段と、
−電荷量の測定値と電荷量の参照値とを比較して、比較結果を前記行制御手段の動作に対して反映させる手段と、
を具備していることを特徴とするデバイス。
【請求項４】
請求項３記載のデバイスにおいて、
既に放出された電荷量が、電圧レベルへと変換されるようになっていることを特徴とするデバイス。
【請求項５】
請求項３記載のデバイスにおいて、
さらに、残留漏洩電流補償手段を具備していることを特徴とするデバイス。
【請求項６】
請求項３記載のデバイスにおいて、
さらに、行間容量性結合に関しての補償手段を具備していることを特徴とするデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マトリクス構造とされた電子供給源を制御するための方法および装置に関するものである。
【０００２】
様々な電子供給源または電子放出デバイスが、公知である。これら公知のデバイスは、互いに様々に相違するような物理的原理をベースとしている。
【０００３】
例えば、ホットカソード、光放出カソード、電界効果マイクロチップカソード（発明の詳細な説明の最後の部分において他の文献と一緒に列記されている文献［１］を参照されたい）、電界効果ナノクラックデバイス（文献［２］を参照されたい）、グラファイトまたはダイヤモンドタイプの平面電子供給源（文献［３］を参照されたい）、ＬＥＤと称されるデバイス、が存在する。
【０００４】
このタイプの電子供給源は、主にフラットスクリーンタイプのディスプレイ応用のために使用され、また、例えば物理的計測やレーザーやＸ線放射源（文献［４］を参照されたい）といったような他の分野のためにも使用される。以下において例示される本発明の例は、（フラットスクリーンも含めて）最も応用されているディスプレイ応用に限定されている。
【０００５】
しかしながら、本発明は、この分野に限定されるものではなく、例えばパルス型で駆動される単一画素スクリーンの場合といったような、１つまたは複数の電子供給源を使用している（１列×１行のマトリクスの場合も含む）任意のデバイスに対して応用することができる。
【０００６】
図１は、電界放出型電子供給源（２）を使用したディスプレイスクリーンの動作原理を概略的に示している。
【０００７】
図１のスクリーンは、さらに、アノード導体（６）を有したアノード（４）を備えている。
【０００８】
電子供給源（２）を形成するカソードは、通常は、電圧制御される。電子供給源は、この電圧の影響によって、電子束（８）を放出する。
【０００９】
図２において斜視図によって概略的にかつ部分的に図示されているような、電界放出型ディスプレイの特別の場合について考察する。このスクリーンは、カソードを備えている。カソードは、基板（１０）と、この基板（１０）上に形成されたカソード導体（１２）と、このカソード導体（１２）上に形成された複数のマイクロチップと、を有している。スクリーンは、さらに、グリッド（１６）を備えている。グリッド（１６）は、カソード導体の上方に形成されているとともに、マイクロチップに対向する穴（１８）を有している。スクリーンは、さらに、アノードを備えている。アノードは、基板（２０）と、グリッド（１６）に対向するアノード導体（２２）と、を有している。
【００１０】
図１に話を戻すと、アノード導体（６）に対して高電圧（Ｖａ ）を印加するために、電圧源が使用されている。電子供給源（２）のグリッドに対して電圧（Ｖｇ ）を印加するとともにこの電子供給源（２）のカソードに対して電圧（Ｖｃ ）を印加するために、分極手段（２６）が使用されている。Ｖｇ−Ｖｃに等しい制御電圧は、Ｖｇｃとして表される。カソードの特性Ｉｃａｔｈ＝ｆ（Ｖｇｃ）が図３に示されている（曲線 ＩおよびＩＩ）。しきい値電圧は、Ｖｔｈとして表されている。Ｖｔｈよりも大きな制御電圧Ｖｏ に対しては、曲線Ｉ は、カソード電流ＩＯ を示し、一方、曲線ＩＩは、電流ＩＯ−ΔＩ を示す。
【００１１】
電子供給源によって放出される電子は、高電圧（Ｖａ ）が印加されているアノードによって、加速され収集される。蛍光材料層（２８）がアノード導体（６）上に成膜されている場合には、電子の運動エネルギーは、光へと変換される。
【００１２】
図１の基本構造を、マトリクス構造の形態でもって組織化することによって、ディスプレイスクリーンを得ることができる。このマトリクス構造は、スクリーン上の各画素をアドレッシングできなければならず、そのため、対象をなす画素の輝度を制御できなければならない（文献［５］を参照されたい）。
【００１３】
マトリクス構造（３０）とされた電子供給源を使用したマトリクス構造スクリーンが、図４に概略的に示されている。電子供給源（３０）内の各画素は、この電子供給源上の列電極と行電極との交差によって規定されている。この電子供給源の列電極は、Ｌ１，Ｌ２，…，Ｌｉ，…，Ｌｎとして表されており、この電子供給源の行電極は、Ｃ１，Ｃ２，…，Ｃｊ，…，Ｃｍとして表されている。図４のスクリーンは、列走査実行器（３４）を備えている。この走査実行器には、電圧（Ｖｌｎｓ ）を有した電圧源（３６）と、電圧（Ｖｌｓ）を有した電圧源（３８）と、が設けられている。列（Ｌｉ ）の制御電圧は、Ｖｌｉとして表される。このスクリーンには、さらに、行制御電圧を生成するための手段（４０）が設けられている。行（Ｃｊ ）の制御電圧は、Ｖｃｊとして表される。
【００１４】
より詳細には、制御回路は、スクリーン上の各列および各行に対して割り当てられており、アドレッシングは、時刻（ｔｌｉｇ ）において１つの列に関して一度に行われる。その場合、列電位が、列選択電圧と称されるＶｌｓへと、順次的に増大される。一方、行電位は、表示すべき情報に対応した電位へと増大される。この時刻（ｔｌｉｇ ）においては、選択されていない列は、行の上に存在する電圧が列上の表示に影響を与えないよう、電位（Ｖｌｎｓ ）へと増大される。値（Ｖｌｉ−Ｖｃｊ）または制御電圧の持続時間（ｔｃｏｍ ）は、グレーレベルを制御し得るように変更することができる。しかしながら、持続時間は、ｔｌｉｇ 以下でなければならない。
【００１５】
他の制御手法も可能である。例えば、『電荷制御手法』と単純に称されるような、電荷を使用した制御手法が存在する（文献［６］を参照されたい）。『電流制御手法』と単純に称されるような、電流を使用した制御手法も存在する（文献［７］を参照されたい）。
【００１６】
以下においては、様々な制御手法について考察する。特に、電荷制御手法について考察する。
【００１７】
【従来の技術および発明が解決しようとする課題】
上述した３つの制御手法は、マトリクス構造とされた電子供給源の制御に関して、完全に満足のいく解決手段をもたらさない。主要な技術的制約を要することなく一様で定量化された電子放出が得られることが、通常は必要とされる。
【００１８】
グレーレベルを得るために、様々な手法において電圧制御を行うことが、広く使用されている。それは、実施が容易であるからである。しかしながら、これは、電子供給源の電気的応答が安定的でありかつ一様であることを前提とする。しかしながら、安定でありかつ一様であるという状況は、公知のマトリクス構造電子供給源においては、得ることが困難である。スクリーンに対しての高度の一様性要求は、不合格率を大きなものとしかねない。同様に、電子供給源の特定領域が使用される度合いの関数として電子供給源の一様性を破壊することによって、実質的な寿命を劣化させるような様々な経時劣化という問題が存在する。
【００１９】
この問題点を解決するために、電流制御を考えることができる。それは、電流制御においては、電流が注入される。したがって、所定量の電子が注入される。この原理は、静的条件においても当てはまる。他方、電子供給源の電流を急速に変更することが要求された場合には、キャパシタンス充電という問題点が発生する。行電極は、行が通過している複数の列に対してのキャパシタと同等であり、このキャパシタを急速に充電するために必要な電流は、放出電流よりも数桁大きなものである。
【００２０】
例えば、１／４ＶＧＡという解像度と１ｄｍ２ という面積とを有した電界放出ディスプレイにおいては、複数の列に対しての１つの行のキャパシタンス（Ｃｃｏｌ ）は、約４００ｐＦに等しい。画素を照光することが必要とされたときには、すなわち、画素を励起することが必要とされたときには、この画素を流れる電流は、ほぼ０という値から約１０μＡという値へと変化し、これは、列−行電圧を約４０Ｖだけ増大させることにより行われる。スイッチングを１μｓ（６０μｓという列時間と比較して）以内で行うべきである場合には、容量性電流は、Ｉ＝Ｃｃｏｌ×ｄＶ／ｄｔに等しい。すなわち、約１６ｍＡに等しい。
【００２１】
よって、容量性電流は、制御されるべき放出電流よりも１０００倍も大きなものである。明らかに、このタイプの手法は、マトリクスタイプの電子供給源構造に関する高速制御には、不適切である。
【００２２】
電荷制御は、この問題点を解決するために既に提案されている（文献［６］を参照されたい）。図５は、電荷制御を使用しているような、マトリクス構造とされた電子供給源を備えたディスプレイスクリーンを概略的に示している。図５のスクリーンと図４のスクリーンとの間における唯一の相違点は、スクリーン上の電子供給源の行に対して制御電圧を印加するための手段である。図５の場合には、例えばＣｊ といったようなある１つの行に対して制御電圧を印加するための手段（４２）は、同期ライン信号（Ｅ１）が入力される論理モジュール（４４）と、設定値（Ａ１）が入力されるとともに図５に示すようにして論理モジュール（４４）に対して接続されている比較器（４６）と、を備えている。電圧印加手段（４２）は、さらに、３状態出力ステージ（４８）を備えている。３状態出力ステージ（４８）も、また、論理モジュール（４４）に対して接続されている。３状態出力ステージ（４８）には、図示しない電圧源から電圧（Ｖｃ−ｏｎおよびＶｃ−ｏｆｆ ）が入力されている。３状態出力ステージと比較器とは、電子供給源の対応行（考慮している例においてはＣｊ ）に対して接続されている。
【００２３】
電荷制御の場合には、考慮している行導体は、電子供給源からの放出を可能とするように、予備充電される（Ｖｃ−ｏｎ）。その後、回路が開放され、行キャパシタが、内部インピーダンスによって放電され、最終的には、浮遊電位（Ｖｃｊ）が、要求された電子量に相当する設定値（Ａ１）に到達する。その後、行は、放出停止電位（Ｖｃ−ｏｆｆ ）へと調節される。この手順は、理想的なものであり、理想的な特性の構成要素の使用を必要とする。このような手法の実施は、実際には困難である。
【００２４】
上記においては、行電極が、マトリクス構造とされた電子供給源の列に対してのキャパシタとして見なすことができるものとして説明した。しかしながら、対象としている行と複数の列との間を循環する漏洩電流も存在し、これら漏洩電流は、電極間の電位差に応じて変化する。したがって、回路が開放されたときには、電位降下は、放出電流だけに依存するのではなく、電位降下に応じてそれ自体が変動する漏洩電流にも依存する。
【００２５】
より詳細には、この電位変動は、行の自己キャパシタンス内に収集された電荷を測定する必要がある。しかしながら、この変動が問題点を引き起こす。時刻（ｔｌｉｇ ）においては、各行は、選択された列に対して漏洩することとなる。しかしながら、選択されていないすべての列に対しても漏洩することとなる。この問題を簡単化するために、この欠陥が、すべての画素に関して、理想的な漏洩抵抗（Ｒｌｃ）と同等であるものと仮定する。この値は、任意の１つの行に関しての列／行漏洩インピーダンスを示す。ある行に関して放出時刻においては、この漏洩電流（Ｉｆ ）は、以下のように表される。
Ｉｆ＝Ｉｆ（ｌｓ）＋Ｉｆ（ｌｎｓ）
＝（Ｖｌｓ−Ｖｃｊ（ｔ））／Ｒｌｃ ＋ （ｎ−１）×（Ｖｌｎｓ−Ｖｃｊ（ｔ））／Ｒｌｃ
ここで、
Ｉｆ は、すべての列に対してのある行の漏洩電流であり、
Ｉｆ（ｌｓ） は、選択された列に対してのある行の漏洩電流であり、
Ｉｆ（ｌｎｓ）は、選択されていない列に対してのある行の漏洩電流であり、
Ｖｌｓは、選択された列に対して印加された電位であり、
Ｖｌｎｓ は、選択されていない列に対して印加された電位であり、
Ｖｃｊ（ｔ）は、放出時刻における行（ｊ）の浮遊電位であり、
ｎは、列の数である。
【００２６】
簡単化のために、Ｖｌｎｓ は、０Ｖに等しいものと仮定することができる。それは、Ｖｃｊ（ｔ）が、Ｖｌｓよりもずっと小さいからである。これにより、以下の式を得る。
Ｉｆ＝Ｉｆ（ｌｓ）＋Ｉｆ（ｌｎｓ）
＝Ｖｌｓ／Ｒｌｃ − （ｎ−１）×（Ｖｃｊ（ｔ）／Ｒｌｃ）
【００２７】
これは、様々なスクリーン行の値（Ｒｌｃ）に対して深刻な制約を付加する。漏洩電流は、無視できるものである（Ｒｌｃ値が大きい）か、あるいは、漏洩電流が完全には無視できないものであるか、のいずれかである。無視できない場合には、最小の必須要求は、これら抵抗（Ｒｌｃ）が、非常に一様であることである。
【００２８】
また、不適切なＲｌｃの値を有した単一画素が、上記式における項（ｎ−１）を通して、考慮している行全体に対しての漏洩を課することとなることがわかる。
【００２９】
考慮している例においては、放出に基づく行の電圧降下は、次のものに等しい。
ΔＶｃｊ＝Ｉ×ｔｌｉｇ／Ｃｃｏｌ
つまり、Ｉ＝１０μＡ、ｔｌｉｇ＝５０μｓ、Ｃｃｏｌ＝４００ｐＦである場合には、ΔＶｃｊ＝１．２５Ｖとなる。
【００３０】
この変化ΔＶｃｊが、設定値（Ａ１）と比較されなければならないことに注意されたい。この電圧変化ΔＶｃｊは、行のキャパシタンスの値に依存する。このことは、スクリーンに関しての（このスクリーンの寸法に関連した）技術的変数を、制御回路設計パラメータ内に組み込む。実施に際しては、比較器（４６）が行制御電圧の生成手段をなすアセンブリの出力ステージのところに配置されていることがわかる。このことは、この比較器が、行の制御のために必要な電圧範囲の全体（約４０Ｖ）に耐えなければならないこと、あるいは、付加的なステージを設けることによって比較器を出力から切り離し可能でなければならないこと、を意味する。
【００３１】
【課題を解決するための手段】
本発明の目的は、上述した様々な欠点を克服することである。
【００３２】
本発明の目的は、マトリクス構造とされた電子供給源を制御するための方法であって、電子供給源が、アドレッシングされる少なくとも１つの列と、アドレッシングされる少なくとも１つの行と、を具備し、これら列と行との交差によって、画素と称される１つまたは複数の放出ゾーンが規定され、電子が、行によって供給されるようになっている、場合において、本発明による方法は、
−まず最初に、行の電位を、放出を可能とする電位とするとともに、この行に関して、選択された列に対して電位を印加することによって電子放出をトリガーし、この放出の持続時間全体にわたってその行の電位を、放出を可能とする電位に維持し、これと同時に、その行から画素によって放出された電荷量をその行内において測定し、
−その後、その行において測定された電荷量が所望電荷量に到達した時点で、その行の電位を、電子放出を阻止するような値へとスイッチングする、
ことを特徴としている。
【００３３】
本発明による方法の好ましい実施形態においては、電子放出を可能とする電位を、アドレッシングされていない列の電位に等しいものとする。
【００３４】
本発明の他の目的は、マトリクス構造とされた電子供給源を制御するためのデバイスであって、電子供給源が、アドレッシングされる少なくとも１つの列と、アドレッシングされる少なくとも１つの行と、を具備し、これら列と行との交差によって、画素と称される領域が規定され、電子が、行によって供給されるようになっている、場合において、このデバイスは、
−選択された列に対して選択された電位を印加することによって列のアドレッシングを制御するとともに、選択された時間以外の時間においては、列を、対応画素からの放出を阻止する電位に維持する、列制御手段と、
−行を制御するための行制御手段であって、列選択時に各行に関して、放出を可能とする第１電圧と、行を放出禁止とする第２電圧と、のいずれかを印加する印加手段を備えた行制御手段と、
−放出時に放出された電荷量を当該行内において測定し得るとともに、この測定時に当該行上における放出を可能とし得るよう電圧を一定に保持するための、測定手段と、
−電荷量の測定値と電荷量の参照値とを比較して、比較結果を行制御手段の動作に対して反映させる手段と、
を具備していることを特徴としている。
【００３５】
本発明の特別の実施形態においては、既に放出された電荷量は、電圧レベルへと変換される。本発明によるデバイスは、さらに、残留漏洩電流補償手段を具備することができる。
【００３６】
本発明によるデバイスは、さらに、行間容量性結合に関しての補償手段を具備することができる。
【００３７】
【発明の実施の形態】
本発明は、添付図面を参照しつつ、本発明を何ら限定するものではなく単なる例示としての好ましい実施形態に関する以下の詳細な説明を読むことにより、明瞭に理解されるであろう。
【００３８】
したがって、文献［６］において言及されているような上述した電荷制御技術は、制御される行の電位が変動するという主要課題を有している。
【００３９】
上述したようにして、漏洩電流Ｉｌｅａｋの表式について考察する。
Ｉｌｅａｋ＝Ｉｌｅａｋ ｌｓ＋Ｉｌｅａｋ ｌｎｓ
＝（Ｖｌｓ−Ｖｃｊ−ｏｎ（ｔ））／Ｒｌｃ ＋ （ｎ−１）×（Ｖｌｎｓ−Ｖｃｊ−ｏｎ（ｔ））／Ｒｌｃ　（１）
【００４０】
この表式は、選択された列に関する漏洩電流成分と、選択されていない（ｎ−１）個の列に関する漏洩電流成分と、を明瞭に示している。第１成分は、必然のもの（不可避なもの）である。それは、スクリーン操作の基本原理に関連するものであるからである。第２成分は、Ｖｃｊ（ｔ）とＶｌｎｓ との双方が同じ定数に等しければ、キャンセルできるものである。
【００４１】
本発明は、そのような条件下で動作する制御回路を提案する。
【００４２】
上記説明においては、図５に関連した従来技術（文献［６］）に基づいた、電荷制御のために必要な様々な機能モジュールについて言及した。本発明に基づいた様々な機能モジュールは、図６に概略的に示されている。図６において、符号（５０）は、スクリーン行（Ｃｊ ）に関する制御手段を示している。図からわかるように、制御手段（５０）は、制御論理モジュール（５２）と、比較器（５４）と、Ｖｃｏｌ の制御機能を有した電流積分器（５６）と、出力ステージ（５８）と、を備えている。
【００４３】
本発明のこの例においては、以下の複数の機能が順次的に実行される。この行（Ｃｊ ）上の画素は、出力ステージ（５８）を使用して、放出（Ｖｃｊ＝Ｖｃ−ｏｎ）へと初期化される。放出デバイスへと供給された電流は、Ｖｃ−ｏｎという値において安定とされた行電位を維持しつつ、集積される。これは、後述する機能モジュールを使用して行われる。その結果、放出電荷に比例したＡ２という電圧（図６参照）が得られる。外部設定値（Ａ１）によって選択された必要電荷が供給された時点で、出力ステージ（５８）によって、画素からの放出（画素の発光）が、停止される（Ｖｃｊ＝Ｖｃ−ｏｆｆ ）。この動作モードにおいて、考慮している画素からの放出時には、式（１）は、式（２）となる。
Ｉｌｅａｋ＝Ｉｌｅａｋ ｌｓ＋Ｉｌｅａｋ ｌｎｓ
＝（Ｖｌｓ−Ｖｃｊ−ｏｎ）／Ｒｌｃ ＋ （ｎ−１）×（Ｖｌｎｓ−Ｖｃｊ−ｏｎ）／Ｒｌｃ　（２）
【００４４】
この行の電圧は、固定的なものとなり、Ｖｃｊ−ｏｎ（ｔ） とＶｃ−ｏｎとの双方は、共に同じ一定値に等しい。（ｎ−１）個の列に関する漏洩項は、Ｖｃ−ｏｎを、Ｖｌｎｓ と等しいように選択することにより、キャンセルすることができる。簡単化の理由のために、これら２つの電位を、デバイス全体のグラウンド参照に等しいものと定義する。その結果、次の式となる。
Ｉｌｅａｋ＝Ｉｌｅａｋ ｌｓ＝Ｖｌｓ／Ｒｌｃ　（３）
【００４５】
本発明のこの例において使用した制御手法の利点が、漏洩電流がなおも存在するにしても、この漏洩電流が、アドレッシングされた画素だけに依存し、同じ行内におけるアドレッシングされていない他の（ｎ−１）個の画素にはもはや依存しないことであることは、即座に理解されるであろう。言い換えれば、本発明のこの例において使用されるアドレッシング手法は、同じスクリーン（抵抗Ｒｌｃという点において同じスクリーン）に対して、より良好な像品質をもたらすことができる。
【００４６】
このような状況下においては、残留電流を補償することができる。それは、この残留電流が、電圧（Ｖｌｓ）が固定されていることのために一定であるからである。したがって、反対符号の電流を、各列時間中において、各行に対して注入することができる。
【００４７】
したがって、本発明は、
−行の電位を、アドレッシングされていない列の電位の対して等しいものであるように維持し得るとともに、放出時間全体にわたって行を経由して画素から放出された電荷量を同時に測定し得るような、また、
−測定された電荷量が所望電荷量に到達した時点で、放出を停止し得るようなレベルにまで行電位を復帰させ得るような、
電子供給源の制御のための順次的な方法に関するものである。
【００４８】
次に、図７に示されているような、本発明による行制御デバイスの例について説明する。
【００４９】
この制御デバイス（６０）は、プッシュ−プルタイプの出力ステージ（６２）と、電流積分回路（６４）と、比較器（６６）と、を備えている。
【００５０】
出力ステージ（６２）を使用することによって、行電極（Ｃｊ ）上へと、画素が放出停止するようなレベルに対応した電力供給電圧Ｖｃ−ｏｆｆ を接続するか、あるいは、仮想的なグラウンド（選択されていない列と同じ電位とする）によってレベルＶｃ−ｏｎをもたらす積分回路（６４）への入力ポートに対して接続するか、を切り換えることができる。出力ステージ（６２）は、論理レベルを変換するための公知手段（６８）と、２つのＭＯＳＦＥＴ（７０，７２）と、を備えている。トランジスタ（７０）は、Ｐタイプのものであり、トランジスタ（７２）は、Ｎタイプのものであり、そして、手段（６８）およびトランジスタ（７０，７２）は、図７に示すようにして配置されている。
【００５１】
積分回路（６４）は、増幅器（７４）を備えている。増幅器（７４）は、キャパシタンス値（Ｃｉｎｔ ）を有したキャパシタ（７６）によってループバックされている。キャパシタ（７６）は、制御スイッチ（ＳＷ１）と並列に設置されている。増幅器（７４）からの出力（Ａ２）は、比較器（６６）の（−）側入力ポートに対して接続されている。
【００５２】
制御スイッチは、各列の最初における電位（Ａ２）を、ゼロとする。
【００５３】
比較器（６６）の（＋）側入力ポートは、放出される電荷量に対応した設定電圧（Ａ１）に対して接続されている。本発明においては、この設定電圧値（Ａ１）は、本発明が適用される用途に応じた様々な手段によって、供給することができる。図７に示す例においては、デジタルアナログコンバータ（ＤＡＣ、図７においてはＣＤＡとして示されている）が使用されている。このデジタルアナログコンバータは、デジタル設定電圧データ（ＤＮ）を入力として受領するとともに、設定電位（Ａ１）を出力として供給する。
【００５４】
比較器回路からの出力（Ｓ２）は、データがフィードバックを行い得るようにして、プッシュ−プルタイプの出力ステージを制御する。
【００５５】
後述するタイミングチャートに基づいた信号（Ｓ１）（１つの列に対して割り当てられた時刻の最初に対応）が、スイッチ（ＳＷ１）を制御する。信号（Ｓ１）を供給している制御論理モジュール（５２）が、また、図示しない列制御回路（ＰＬ）も、制御していることがわかる。
【００５６】
図８は、列アドレッシングサイクル時におけるデバイス内の様々な電圧に関するタイミングチャートを示している。サイクルは、（図８のパートＢに示すような）開始パルス信号（Ｓ１）によって、（図８のパートＡにおいて示すように）時刻（ｔ０ ）において開始される。開始パルス信号（Ｓ１）は、信号（Ｓ２）の立上りをトリガーし（図８のパートＣ）、これにより、出力ステージを使用することによって、列電位（Ｖｃｊ）をＶｃ−ｏｎ（仮想グラウンド）に変更する。Ｖｃｊが電圧Ｖｃ−ｏｎに等しくなるまでの時間経過後（時刻ｔｏｎ）に、信号（Ｓ１）は、ローレベルへと変化し、これにより、スイッチ（ＳＷ１）を開放して、Ｃｉｎｔ 内における電流積分を開始させる。放出は、ＶＬｉを、電位Ｖｌｎｓ （回路グラウンドとして定義されている）から選択電位Ｖｌｓへと設定することによって開始される。増幅器（Ｕ１）とキャパシタ（Ｃｉｎｔ ）とからなるアセンブリは、以下の式に従ってＡ２へと充電される（図８におけるパートＤ）。
Ａ２＝−Ｉ×ｔ／Ｃｉｎｔ
【００５７】
電位（Ａ２）が設定電位（Ａ１）へと到達した時点で、比較器（Ｕ２）が、出力（Ｓ２）を切り換える（Ｓ２を降下させる）。これにより、時刻ｔ＝ｔｏｆｆ において、Ｖｃｊが、出力ステージを使用することによって、Ｖｃ−ｏｆｆ へと復帰させる（図８におけるパートＢ）。これにより、次のようになる。
Ｑ＝Ｉ×（ｔｏｆｆ−ｔｏｎ）＝Ｃｉｎｔ×Ａ１
【００５８】
したがって、上述したデバイスが、対象となっている画素に対して、放出時間中に行に対して印加された電圧を変更することなく、供給された設定値（Ａ１）によって制御された電荷を出力し得ることがわかる。
【００５９】
行電位（Ｖｃｊ）が（Ｖｃ−ｏｎへと）設定され終わった後に、列電位（ＶＬｉ）が選択電位（Ｖｌｓ）へとスイッチングされ、これにより、充電すべきキャパシタンスを、対象となっている画素だけのキャパシタンスに等しくなる程度にまで、低減させることができることに、注意されたい。したがって、行内における容量性電流が、最小化されることとなる。
【００６０】
電位（ＶＬｉ）が時刻（ｔｏｎ）よりも前に上昇した場合には、放出電流は、積分の開始よりも先に、開始される（そのため、対応する電荷が測定されなくなってしまう）。電位（ＶＬｉ）が、積分開始（時刻ｔｏｎ）時点においてまたは積分開始後に上昇した場合には、画素容量性電流に対応する電荷が、測定され、Ａ２における初期電圧オフセットが形成されてしまう。したがって、ＶＬｉの上昇時点とＳ１の立ち下がり時点との間のわずかの時間ズレは、用途に応じた最良の妥協が得られるように、調節することができる。
【００６１】
黒色で表示すべき行を、理由もなくＶｃ−ｏｎへとスイッチングすることを防止するために、このレベルを、ローレベルにおける対応行に関する信号（Ｓ１）を維持することによって、制御論理により直接的に管理することができることに、注意されたい。
【００６２】
本発明による行制御デバイスの他の例示としての実施形態が、図９において概略的に示されている。これは、図７の変形例である。
【００６３】
要約すれば、先のシステム（図７）は、既に放出された電荷量を電圧レベルへと変換し、設定電荷量（Ｑｒｅｆ ）へと到達した時点で、時刻（ｔｏｆｆ ）において行制御ステージの制御を変更する。
【００６４】
同様の結果は、電流−電圧コンバータ（ＣＣＴ）タイプの回路を使用することによって得ることができる。電流（Ｉｊ ）は、列時間にわたって安定であり、デジタル式またはアナログ式計算回路（ＣＣＮ）に関連させてこの電流の瞬時測定を使用することによって、列時間の最初において、ｔｏｆｆ＝Ｑｒｅｆ／Ｉｊ として行スイッチング時刻（ｔｏｆｆ ）を計算することができる。
【００６５】
この手段は、図９に示されている。この図において、スイッチ（ＳＷ２）は、測定時間を除いては、電流を直接的にグラウンドへと流す。大きな容量性電流は、列／行スイッチング時には、電流電圧コンバータ（ＣＣ２）を妨害することができる。
【００６６】
図９は、コンバータ（ＣＣＴ）が、図７の例において既に使用されていた増幅器（７４）を備えていることを示している。しかしながら、図９の場合には、増幅器（７４）は、増幅器（７４）の（−）側入力ポートと出力ポートとの間に設置された抵抗（Ｒ）と関連している。
【００６７】
また、回路（ＣＣＮ）が、適切な手段（ＤＮＡ）からデジタルデータまたはアナログデータを受領していることがわかる。
【００６８】
さて、残留漏洩電流の補償について説明する。
【００６９】
各列時間の際に、各行に対して、Ｉｌｅａｋ ｌｓ と反対符号の補償電流を注入するために、電流源が、積分測定入力（図６，７参照）に対して接続される。例えば、この接続は、電流源として設置されたトランジスタ、あるいは、図１０に示すように可変電圧源（ＧＴ）によって制御された抵抗（Ｒｃｏｍｐ）として設置されたトランジスタ、を備えることができる。
【００７０】
次に、行間容量性結合の補償に関連しているような、本発明の他の見地について説明する。
【００７１】
任意の行（ｊ）の電位がＶｃ−ｏｎからＶｃ−ｏｆｆ へとスイッチングされたときには、Ｃｐａｒ を行間結合キャパシタンスとして表した場合、寄生電荷Ｑｐａｒ＝Ｃｐａｒ（Ｖｃ−ｏｎ−Ｖｃ−ｏｆｆ） が、隣接している行（ｊ−１）または（ｊ＋１）上に誘起される。行（ｊ−１）または（ｊ＋１）が、この時点でなおも放出している場合には、電荷（Ｑｐａｒ ）は、これら行上に配置されている積分器によって測定されてしまうこととなる。これは、それら行内の画素から放出された電荷に関する測定を乱してしまう。この電荷（Ｑｐａｒ ）が、与えられたスクリーンサイズに関して一定であることにより、複数の手段によって、この問題を解決することができる。これら手段を互いに組み合わせることによって、所望数のグレーシェイドに関する仕様を得ることができる。キャパシタンス（Ｃｐａｒ ）を低減するための技術的改良に加えて、主要な２つのクラスの手段を考慮することができる。
【００７２】
Ｉ ）電荷（Ｑｐａｒ ）が、電荷積分器によって測定されることを防止するという手段。これには、この積分器の入力側においてアナログフィルタリング手段が構築される必要がある。
【００７３】
図１１は、行間キャパシタンスに基づく寄生電荷をフィルタリングするためのダイオードを使用した例を示している。これは、積分器よりもずっと高速に応答する高速スイッチングダイオードをベースとした非同期手段である。言い換えれば、容量性電流の変動が放出電流の変動と比較して急速に起こるという事実を利用している。容量性電流の変動は、列時間における定常条件下では、実質的にゼロである。同様に、アナログフィルタや論理フィルタを使用することによって、放出電流と寄生容量性電流とを識別することができる。
【００７４】
図１１に示す例においては、２つのフィルタリングダイオード（ＤＦ１，ＤＦ２）が使用されており、これにより、行間キャパシタンスに基づく寄生電荷をフィルタリングし得るようになっている。
【００７５】
図１２は、行間キャパシタンスに基づく寄生電荷をトランジスタによってフィルタリングすることを含んでいるような、行制御デバイスの例示としての実施形態を示している。これは、同期タイプの手段である。この場合には、比較器からの出力は、正に使用される瞬間に、論理供給モジュール（５２）によって再確認される。この場合、行をＶｃ−ｏｎからＶｃ−ｏｆｆ へとスイッチングする瞬間は、固定される。したがって、この消費に関連した容量性電流が、電荷測定において積分されることを同期的に防止することができる。図１２に示す例においては、必要なことのすべては、すべての行に関して、Ｓ２と同期させて、ＳＷ２を閉塞するとともにＳＷ３を開放することである。容量性電流の消滅に必要な最小時間の後に（隣接した行がスイッチングされている場合）、ＳＷ２を開放しかつＳＷ３を閉塞することによって、標準測定モードが再開される。両スイッチ（ＳＷ２，ＳＷ３）の動作周波数（ＦＳＷ）は、所望数のグレーシェイド（Ｎｇｒｅｙ）に適合し得るよう十分に高速でなければならない。Ｆｒｏｗ をスクリーン列のアドレッシング周波数としたときに、ＦＳＷ＞Ｎｇｒｅｙ×Ｆｒｏｗ という条件が満たされなければならない。
【００７６】
ＩＩ）積分器の出力側においてアナログまたはデジタルタイプの手段を使用可能とすることによって、電荷（Ｑｐａｒ ）を補償すること（固定された電荷であることにより）。
【００７７】
図１３は、互いに隣接している行どうしの間における行間キャパシタンスに基づく寄生電荷をアナログ的に補償することを含んでいるような、行制御デバイスの例示としての実施形態を示している。任意の行（ｊ）に関し、行（ｊ−１，および，ｊ＋１）をＶｃ−ｏｆｆ へとスイッチングする信号を使用することによって、加算器を使用することによりＶｐａｒ＝Ｑｐａｒ／Ｃｉｎｔ によって設定値（Ａ１）を再調整することができることがわかる。明らかなように、この加算は、デジタルアナログコンバータ（ＣＤＡ）の入力側においてデジタル的に行うことができる。
【００７８】
図１３の例においては、加算器は、記号（ＡＤＤ）によって示されている。行（ｊ−１，ｊ＋１）のそれぞれに対してのスイッチング信号は、記号（Ｓ２ｊ−１，Ｓ２ｊ＋１）によって示されている。
【００７９】
これら信号が、図１３に示すようにして加算器（ＡＤＤ）に対して接続されている各対応スイッチ（ＳＷｊ，ＳＷｊ＋１）を制御することがわかる。
【００８０】
次に、本発明によってもたらされる様々な利点について説明する。
【００８１】
要約すれば、本発明において提供される制御方法は、パルス幅が放出電荷によって制御されるようになっているパルス幅変調（ＰＷＭ）タイプの一定行電圧制御である。このタイプの行制御回路は、有利な実施形態に関して上述したように、以下の多くの利点を有している。
−行漏洩電流を、アドレッシングされた行だけに関しての漏洩電流に等しくなるように、制限することができる。これにより、与えられたスクリーンに関しての一様性という観点において、より良好な像品質をもたらすことができる。
−残留漏洩電流を列時間において安定化することができ、残留漏洩電流を、考慮している画素から放出されることとなる電荷量とは無関係なものとすることができる。
−さらに漏洩電流に関し、電流積分回路内における漏洩電流の効果を、時間に対して線形なものとすることができ、漏洩電流を単純に補償することができる。
−従来技術による電荷制御とは異なり、本発明による制御モードによれば、放出全体にわたって行電圧を一定に維持することができる。このことは、画素からの放出を最大に維持できること、そのため、与えられた列時間に関して、輝度を最大化することができること、を意味する。
−本発明により提供された制御回路は、スクリーンの技術的特徴点や寸法的特徴点に関して『無関係な』ものである。
−電圧という観点において、本発明による制御回路は、放出電荷の測定機能（積分器および比較器）と、出力ステージの機能と、を完全に分離することができる。例えば、測定機能を５ボルトで動作させ、一方、出力ステージによってスイッチングされる行電位を数十ボルトとすることを、想定することができる。
【００８２】
本明細書においては、以下の文献に言及している。
［１］Ｅｃｒａｎｓ ｆｌｕｏｒｅｓｃｅｎｔｓ ａ ｍｉｃｒｏｐｏｉｎｔｅｓ （Ｆｌｕｏｒｅｓｃｅｎｔ ｆｉｅｌｄ ｅｍｉｓｓｉｏｎｄｉｓｐｌａｙｓ）， Ｒ． Ｂａｐｔｉｓｔ， Ｌ’ｏｎｄｅ ｅｌｅｃｔｒｉｑｕｅ， Ｎｏｖｅｍｂｅｒ − Ｄｅｃｅｍｂｅｒ １９９１， ｖｏｌ．７１， Ｎｏ． ６， ｐｐ． ３６−４２
［２］Ｆｌａｔ ｐａｎｅｌ ｄｉｓｐｌａｙｓ ｂａｓｅｄ ｏｎ ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ ｅｌｅｃｔｒｏｎ ｅｍｉｔｔｅｒｓ，Ｋ． Ｓａｋａｉ ｅｔ ａｌ．， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １６ｔｈ ｉｎｔｅｒｎａｔｉｏｎａｌ ｄｉｓｐｌａｙ ｒｅｓｅａｒｃｈｃｏｎｆｅｒｅｎｃｅ， ｒｅｆ．１８．３Ｌ．， ｐｐ． ５６９−５７２
［３］Ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ ＦＥＤ ｅｌｅｍｅｎｔｓ， Ｓ． Ｕｅｍｕｒａ ｅｔ ａｌ．， ＳＩＤ １９９８ Ｄｉｇｅｓｔ，ｐｐ． １０５２−１０５５
［４］Ｒｅｃｅｎｔ ｐｒｏｇｒｅｓｓ ｉｎ ｆｉｅｌｄ ｅｍｉｔｔｅｒ ａｒｒａｙ ｄｅｖｅｌｏｐｍｅｎｔ ｆｏｒ ｈｉｇｈｐｅｒｆｏｒｍａｎｃｅ ａｐｐｌｉｃａｔｉｏｎｓ， Ｄｏｒｏｔａ Ｔｅｍｐｌｅ， Ｍａｔｅｒｉａｌｓ ｓｃｉｅｎｃｅ ＆ ｅｎｇｉｎｅｅｒｉｎｇ， ｖｏｌ． Ｒ２４， Ｎｏ． ５， Ｊａｎｕａｒｙ １９９９， ｐｐ． １８５−２３９
［５］Ｍｉｃｒｏｔｉｐｓ ｄｉｓｐｌａｙｓ ａｄｄｒｅｓｓｉｎｇ， Ｔ． Ｌｅｒｏｕｘ ｅｔ ａｌ．， ＳＩＤ ９１ Ｄｉｇｅｓｔ，ｐｐ． ４３７−４３９
［６］Ｊ−Ｆ Ｃｌｅｒｃ 氏および Ａ． Ｇｈｉｓ 氏による“Ｐｒｏｃｅｄｅ ｄ’ａｄｒｅｓｓａｇｅ ｄ’ｕｎｅｃｒａｎ ｍａｔｒｉｃｉｅｌ ｆｌｕｏｒｅｓｃｅｎｔ ａ ｍｉｃｒｏｐｏｉｎｔｅｓ （Ａｄｄｒｅｓｓｉｎｇ ｐｒｏｃｅｓｓ ｆｏｒｆｌｕｏｒｅｓｃｅｎｔ ｆｉｅｌｄ ｅｍｉｓｓｉｏｎ ｄｉｓｐｌａｙ）” と題する仏国特許出願公開明細書第２６３２４３６号。欧州特許出願公開明細書第０３４５１４８号および米国特許明細書第５１３８３０８号に対応。
［７］Ｈ．Ｆ． Ｇｒａｙ 氏による“Ｒｅｇｕｌａｔａｂｌｅ ｆｉｅｌｄ ｅｍｉｔｔｅｒ ｄｅｖｉｃｅ ａｎｄ ｍｅｔｈｏｄ ｏｆｐｒｏｄｕｃｔｉｏｎ ｔｈｅｒｅｏｆ”と題する米国特許明細書第５３５９２５６号。
【００８３】
本発明に話を戻すと、電子供給機能を果たすための電荷制御回路は、国際公開特許明細書第９６　０５５８９号および米国特許明細書第６０２０８０４号に開示されている。これら回路は、マトリクス構造の電子供給源の列および行に対して電圧を印加することによって、電子放出を可能とするとともに、放出された電荷量を測定し、測定値と設定値とを比較することを可能としている。
【００８４】
これら公知技術と本発明との基本的相違点は、公知技術においては、高電圧（数ｋＶ）が印加されている『アノード側』において電荷測定を行っているのに対し、本発明においては、低電圧側（数十Ｖ）である『カソード側』において放出と同時に電荷測定を行っていることである。
【００８５】
電荷は、他の大きさも考慮すれば、通常は、１Ｖという程度の電圧変動を引き起こす抵抗上において測定される。この測定電圧は、電源回路に影響を与える。従来技術においては、数ｋＶが印加されていることにより、１Ｖ程度の変動は、無視できる程度の誤差しか引き起こさない。本発明においては、この誤差は、非常に大きいものであり（数十ボルトと比較しての１Ｖという意味において）、絶対的に許容できないものである。
【００８６】
したがって、上述した公知の測定技術は、『カソード側』においては不可能である。この問題点は、本発明によって解決される。
【図面の簡単な説明】
【図１】電界放出デバイスを使用したディスプレイスクリーンの動作原理を概略的に示す図である。
【図２】電界放出ディスプレイの構造を概略的に示す図である。
【図３】トライオードタイプの電界放出ディスプレイの場合における特性Ｉｃａｔｈ＝ｆ（Ｖｇｃ）を示すグラフである。
【図４】マトリクス構造とされた電界放出デバイスを使用したディスプレイスクリーンを概略的に示す図である。
【図５】マトリクス構造とされた電子供給源の制御のための公知装置を概略的に示す図である。
【図６】本発明による装置の特別の実施形態を概略的に示す図である。
【図７】本発明による装置における、１つの行のための制御デバイスの一例を概略的に示す図である。
【図８】図７のデバイスにおいて使用される様々な電圧を示すタイミングチャートである。
【図９】図７の変形例を概略的に示す図である。
【図１０】本発明による装置における、漏洩電流補償を行いつつ１つの行を制御するための制御デバイスの一例を概略的に示す図である。
【図１１】本発明による、行間キャパシタンスに基づく寄生電荷をフィルタリングするためのダイオードを使用しているような、１つの行のための制御デバイスの一実施形態を概略的に示す図である。
【図１２】本発明による、行間キャパシタンスに基づく寄生電荷をフィルタリングするためのトランジスタを使用しているような、１つの行のための制御デバイスの一実施形態を概略的に示す図である。
【図１３】本発明による、行間キャパシタンスに基づく寄生電荷に対してのアナログ補償を行っているような、１つの行のための制御デバイスの一実施形態を概略的に示す図である。
【符号の説明】
５０　　行制御手段
６０　　行制御デバイス（行制御手段）
６４　　積分回路（測定手段）
ＤＦ１　フィルタリングダイオード（行間容量性結合に関しての補償手段）
ＤＦ２　フィルタリングダイオード（行間容量性結合に関しての補償手段）
ＧＴ　　可変電圧源（残留漏洩電流補償手段）
Ｒｃｏｍｐ　抵抗（残留漏洩電流補償手段）
Ｖｃ−ｏｆｆ 第２電圧
Ｖｃ−ｏｎ　第１電圧
【国際公開パンフレット】
2004504639.tif 000003
2004504639.tif 000004
2004504639.tif 000005
2004504639.tif 000006
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【国際調査報告】
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2004504639.tif 000046
2004504639.tif 000047
2004504639.tif 000048