(57)【要約】スイッチング電圧電源において、シリーズレギュレータ回路は、スイッチング電源の入力電圧部を出力電圧部と相互に接続する。レギュレータ回路は、レギュレータ素子として機能するｎチャネルＭＯＳＦＥＴトランジスタを有する。ゲート回路は、トランジスタ内に電流導通状態および電流遮断状態を生成するために、ドレイン端子を基準として、ゲート電圧をゲート端子に印加する。バイアス回路は、電流導通状態の間、ドレイン端子を基準として、ゲート端子のオフセット電位を生成するために、ゲート回路をドレイン端子と相互に接続する。オフセット電位は、ドレイン端子とソース端子の間の電圧降下を小さくし、これに対応して、レギュレータ素子の電力消費を減らすためにゲート−ソース閾値電圧を打ち消す。
2004519190.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング電圧電源内で動作するシリーズレギュレータ回路であって、
該シリーズレギュレータ回路のレギュレータ素子として機能し、ドレイン端子とソース端子とゲート端子を有し、前記ドレイン端子は前記電源の入力電圧部と接続し、前記ソース端子は前記電源の出力電圧部と接続するｎチャネルＭＯＳＦＥＴトランジスタと、
前記ゲート端子に前記ドレイン端子を基準としたゲート制御電圧を印加し、前記トランジスタの前記ドレイン端子と前記ソース端子の間を電流導通状態および電流遮断状態にするゲート回路と、
前記ゲート回路を前記ドレイン端子と相互に接続し、前記電流導通状態の間に前記ドレイン端子を基準とした、前記ゲート端子のオフセット電位を生成するバイアス回路であって、前記オフセット電位は、前記電流導通状態の間に前記ドレイン端子と前記ソース端子の間の電圧降下を減らし、これに対応して、前記スイッチング電源が動作している間、前記レギュレータ素子の電力消費を減らすために、ゲート−ソース閾値電圧を打ち消すバイアス回路を有するシリーズレギュレータ回路。
【請求項２】
前記電流は、前記電流導通状態の間、飽和電流である、請求項１に記載のシリーズレギュレータ回路。
【請求項３】
前記レギュレータ素子の前記トランジスタはＭＯＳＦＥＴである、請求項１に記載のシリーズレギュレータ回路。
【請求項４】
前記バイアス回路は、前記オフセット電位を生成するために、前記スイッチング電源の前記入力電圧部に直列に接続されたダイオードとエネルギー蓄積素子を含む、請求項１に記載のシリーズレギュレータ回路。
【請求項５】
前記スイッチング電源の前記出力電圧部は、誘導素子と静電容量素子を有する出力フィルタを有し、前記誘導素子は、該誘導素子から電圧を引き出すための巻き線部を含み、前記バイアス回路は、前記オフセット電位を生成するために、前記巻き線部の両端に直列に接続されたダイオードとエネルギー蓄積素子を含む、請求項１に記載のシリーズレギュレータ回路。
【請求項６】
前記バイアス回路の前記ダイオードは第１のダイオードであり、前記バイアス回路の前記エネルギー蓄積素子は第１のエネルギー蓄積素子であり、前記バイアス回路は、該バイアス回路の動作を開始させるために、前記スイッチング電源の前記入力電圧部に直列に接続された第２のダイオードと第２のエネルギー蓄積素子をさらに有する、請求項５に記載のシリーズレギュレータ回路。
【請求項７】
前記スイッチング電源の前記出力電圧部は、誘導素子と静電容量素子を有する出力フィルタを有し、前記バイアス回路は、前記オフセット電位を生成するために、前記誘導素子の両端に直列に接続されたダイオードとエネルギー蓄積素子を含む、請求項１に記載のシリーズレギュレータ回路。
【請求項８】
前記バイアス回路の前記ダイオードは第１のダイオードであり、前記バイアス回路の前記エネルギー蓄積素子は第１のエネルギー蓄積素子であり、前記バイアス回路は、該バイアス回路の動作を開始させるために、前記スイッチング電源の前記入力電圧部に直列に接続された第２のダイオードと第２のエネルギー蓄積素子をさらに有する、請求項７に記載のシリーズレギュレータ回路。
【請求項９】
前記バイアス回路は、前記オフセット電位の値を抑えるために、前記第１のダイオードおよび前記第２のダイオードを相互に接続する電圧保護回路をさらに有する、請求項８に記載のシリーズレギュレータ回路。
【請求項１０】
入力電圧部と、出力電圧部と、前記入力電圧部を前記出力電圧部と接続するシリーズレギュレータ回路を含み、
前記シリーズレギュレータ回路は、
該シリーズレギュレータ回路のレギュレータ素子として機能し、ドレイン端子とソース端子とゲート端子を有し、前記ドレイン端子は前記スイッチング電源の前記入力電圧部と接続し、前記ソース端子は前記スイッチング電源の前記出力電圧部と接続するｎチャネルＭＯＳＦＥＴトランジスタと、
前記ゲート端子に前記ドレイン端子を基準としたゲート制御電圧を印加し、前記トランジスタの前記ドレイン端子と前記ソース端子の間を電流導通状態および電流遮断状態にするゲート回路と、
前記ゲート回路を前記ドレイン端子と相互に接続し、前記電流導通状態の間に前記ドレイン端子を基準とした、前記ゲート端子のオフセット電位を生成するバイアス回路であって、前記オフセット電位は、前記電流導通状態の間、前記ドレイン端子と前記ソース端子の間の電圧降下を減らし、これに対応して、前記スイッチング電源が動作している間、前記レギュレータ素子の電力消費を減らすために、ゲート−ソース閾値電圧を打ち消すバイアス回路を有するスイッチング電圧電源。
【請求項１１】
前記入力電圧部と前記出力電圧部はグラウンド端子を共有し、前記ゲート回路は、前記ゲート端子を前記グラウンド端子に接続する抵抗と、前記バイアス回路を、前記抵抗と前記ゲート端子の接続点に接続するゲートトランジスタを含む、請求項１０に記載のスイッチング電源。
【請求項１２】
前記電流は、前記電流導通状態の間、飽和電流である、請求項１０に記載のスイッチング電源。
【請求項１３】
前記レギュレータ素子の前記トランジスタはＭＯＳＦＥＴである、請求項１０に記載のスイッチング電源。
【請求項１４】
前記バイアス回路は、前記オフセット電位を生成するために、前記スイッチング電源の前記入力電圧部に直列に接続されたダイオードとエネルギー蓄積素子を含む、請求項１０に記載のスイッチング電源。
【請求項１５】
前記スイッチング電源の前記出力電圧部は、誘導素子と静電容量素子を有する出力フィルタを有し、前記誘導素子は、該誘導素子から電圧を引き出すための巻き線部を含み、前記バイアス回路は、前記オフセット電位を生成するために、前記巻き線部の両端に直列に接続されたダイオードとエネルギー蓄積素子を含む、請求項１０に記載のスイッチング電源。
【請求項１６】
前記バイアス回路の前記ダイオードは第１のダイオードであり、前記バイアス回路の前記エネルギー蓄積素子は第１のエネルギー蓄積素子であり、前記バイアス回路は、該バイアス回路の動作を開始させるために、前記スイッチング電源の前記入力電圧部に直列に接続された第２のダイオードと第２のエネルギー蓄積素子をさらに有する、請求項１５に記載のスイッチング電源。
【請求項１７】
前記電源の前記出力電圧部は、誘導素子と静電容量素子を有する出力フィルタを有し、前記バイアス回路は、前記オフセット電位を生成するために、前記誘導素子の両端に直列に接続されたダイオードとエネルギー蓄積素子を含む、請求項１０に記載のスイッチング電源。
【請求項１８】
前記バイアス回路の前記ダイオードは第１のダイオードであり、前記バイアス回路の前記エネルギー蓄積素子は第１のエネルギー蓄積素子であり、前記バイアス回路は、該バイアス回路の動作を開始させるために、前記スイッチング電源の前記入力電圧部に直列に接続された第２のダイオードと第２のエネルギー蓄積素子をさらに有する、請求項１７に記載のスイッチング電源。
【請求項１９】
前記バイアス回路は、前記オフセット電位の値を制限するために、前記第１のダイオードおよび第２のダイオードを相互に接続する電圧保護回路をさらに有する、請求項１８に記載のスイッチング電源。
【請求項２０】
前記入力電圧部と前記出力電圧部はグラウンド端子を共有し、前記ゲート回路は、前記ゲート端子を前記グラウンド端子と接続する抵抗と、前記バイアス回路を、前記抵抗と前記ゲート端子の接続点に接続するゲートトランジスタを含む、請求項１９に記載のスイッチング電源。
【請求項２１】
パルス幅変調信号で前記ゲートトランジスタを駆動する、前記出力電圧部の出力電圧に応答するドライバと、該ドライバを、前記ゲートトランジスタのベース端子、および、前記ゲートトランジスタと前記バイアス回路の接続点に相互に接続する直列抵抗回路をさらに有する、請求項２０に記載のスイッチング電圧電源。
【発明の詳細な説明】
【０００１】
発明の背景
本発明は、シリーズパスレギュレータを有するスイッチング電源に関し、特に、動作の効率を上げるために、レギュレータに印加される電圧の調節に関する。
【０００２】
スイッチング電圧ＤＣ電源は、効率の良いスイッチング電源を容易に実現することにおいて、著しい進歩を示している。たいていの電子用途は、正電圧の逓降レギュレータを必要としている。このようなレギュレータは、ＭＯＳＦＥＴトランジスタ（ＭＯＳＦＥＴ）、特にＭＯＳＦＥＴとして構成される。このようなトランジスタは、ｐチャネルまたはｎチャネルのＭＯＳＦＥＴとして構成される。ｐチャネルＭＯＳＦＥＴのシリーズパスレギュレータは、ｎチャネルＭＯＳＦＥＴよりも、電源のより効率的な動作を可能にするが、このようなトランジスタは、電圧および電流の処理能力の両方の観点において、選択が限定されている。技術的理由によって、高い電圧性能と高い電流性能点で、さまざまなｎチャネルＭＯＳＦＥＴのシリーズパスレギュレータが入手可能である。したがって、ｎチャネルＭＯＳＦＥＴは、シリーズパスレギュレータで用いられる好ましい候補であるように思われる。
【０００３】
しかし、ｎチャネルＭＯＳＦＥＴは、シリーズパスレギュレータとして機能するＭＯＳＦＥＴ内で好ましくないほど大きな量の電力が浪費されることに起因する問題がある。通常、ＭＯＳＦＥＴがレギュレータとして動作する時には、ＭＯＳＦＥＴは、ソース端子とドレイン端子の間で、全く電流が流れない遮断状態、または、最大電流が流れる飽和状態のいずれかで動作する。飽和状態では、５ボルトまたはそれよりも大きい、ゲート端子とソース端子の間の最小閾値電圧が存在する。飽和電流と閾値電圧の積は、当該ＭＯＳＦＥＴ内で消費される電力の重要な量を表す。それに対して、ｐチャネルＭＯＳＦＥＴの場合、消費電力はｎチャネルＭＯＳＦＥＴの場合よりもずっと少なく、これは、抵抗が０．１オームより小さい、ソース端子とドレイン端子の間の抵抗による電力損失によるものである。このように、ｎチャネルＭＯＳＦＥＴの利用は、レギュレータ素子内の過大な電力消費という問題を生じる。
【０００４】
発明の要約
上記の問題は、トランジスタのドレイン端子が電源の入力電圧部と接続し、トランジスタのソース端子が電源の出力電圧部と接続するｎチャネルＭＯＳＦＥＴを有するシリーズレギュレータ素子を備えたスイッチング電圧ＤＣ電源によって解決され、他の利点が得られる。ＭＯＳＦＥＴは、ゲート−ソース閾値電圧と関連する、ドレイン端子とソース端子の間の電圧差を減らすために、本発明によって、ゲート端子とドレイン端子の間の電圧レベルにオフセットを与える他の電圧バイアス回路と組み合わさって動作する。その結果、ドレイン端子とソース端子の間を流れる電流と、ドレイン端子とソース端子の間の電圧降下の積は著しく小さくなり、これによって、シリーズレギュレータ素子内で消費される電力を減少させることができる。
【０００５】
本発明の３つの実施態様が与えられる。各実施態様において、ドレイン端子とゲート端子の間の電圧は、一方の電圧レベルがレギュレータ素子を通る電流の導通を終了させ、他方の電圧レベルがレギュレータ素子を通る電流の導通を生じさせるという、２つの電圧レベルの間で切り替えられる。ゲート端子に印加される電圧は、ゲート端子とドレイン端子の間に設定され、ゲート端子とドレイン端子の間の電圧レベルに所望のオフセットを与えるバイアス電圧を含む。本発明の第１の実施態様では、バイアス電圧は入力ＡＣ電力ラインから入力ＤＣ電圧を得るときに利用されるトランス上の付加巻き線から得られる。本発明の第２の実施態様においては、バイアス電圧は、バイアス電圧を生成するための付加巻き線素子を含む出力誘導性フィルタ素子を調節することによって得られる。本発明の第３の実施態様においては、出力誘導性フィルタ素子の両端の電圧のパルスがバイアス電圧を生成するために用いられる。
【０００６】
発明の詳細な説明
本発明の前記の態様および他の特徴を添付の図面と関連して、以下の記述において説明する。
【０００７】
異なる図の中に現れている同一の符号が付けられた要素は同一の要素を指しているが、全ての図に対する説明において参照されるわけではない。
【０００８】
本発明の説明を容易にするために、従来技術によるスイッチング電圧電源のシリーズレギュレータ回路の構成を再検討してみることは有益である。２つのこのような電源が図１および図２の回路に示されており、各回路は、図１におけるＭＯＳＦＥＴがｐチャネルで構成されているのに対して、図２におけるＭＯＳＦＥＴがｎチャネルで構成されている点を除いて、シリーズレギュレータ素子として機能するＭＯＳＦＥＴを含む同一の部品を有する。
【０００９】
図１および２を参照すると、電源２０Ａおよび２０Ｂの回路がそれぞれ示されている。電源２０Ａは、ソースＳ、ドレインＤ、ゲートＧを有するｐチャネルＭＯＳＦＥＴの携帯のシリーズパスレギュレータトランジスタＱ１ａを有する。トランジスタＱ１ａのソース端子は電源２０Ａの入力端子２２に接続され、電源２０Ａは入力端子２２とグラウンド２４の間でＤＣ（直流）入力電圧Ｖｉｎを入力する。端子２２はグラウンドに対して正である。トランジスタＱ１ａのドレイン端子はインダクタＬを介して電源２０Ａの出力端子２６に接続している。端子２６は、グラウンドに対して正である出力電圧Ｖｏｕｔを出力する。ダイオードＤ１はグラウンドとトランジスタＱ１ａのドレイン端子の間に接続し、ダイオードＤ１のアノードは接地され、ダイオードＤ１のカソードはドレイン端子に接続している。キャパシタＣ１は端子２６とグラウンドの間に接続している。ダイオードＤ１は、インダクタＬおよびキャパシタＣ１とともに、電源２０Ａの出力フィルタ２８を構成している。電源２０Ａ内には、トランジスタＱ１ａをソース端子とドレイン端子の間で飽和電流導通状態と電流非導通状態に交互におくために、抵抗Ｒｂを介してパルス幅変調信号をトランジスタＱ１ａのゲート端子に加えるドライバ３０の回路も含まれている。抵抗Ｒａは、トランジスタＱ１ａのソース端子とゲート端子を相互に接続する。
【００１０】
図１における、電源２０Ａの部品のトランジスタＱ１ａへの接続に関する前記の説明は、図２においても、ソース端子とドレイン端子の位置が回路内で入れ替わっている点を除いて、電源２０Ｂの対応する部品の、ｎチャネルＭＯＳＦＥＴの携帯のシリーズパスレギュレータトランジスタＱ１との接続にも当てはまる。
【００１１】
図１と図２の回路の動作において、フィードバック信号が信号線３２を介して出力端子２６からドライバ３０に出力される。ドライバ３０においては、信号線３２によって入力された出力電圧は、この出力電圧を基準３６の手動調整可能な電圧と比較するセンサ３４によって検出される。ドライバ３０内には、センサ３４の出力信号によって制御される変調器３８によってパルス幅変調を受けるパルス生成器も含まれている。変調器３８は、トランジスタＱ１ａ（図１）およびＱ１（図２）のゲートＧにゲート制御電圧を印加するために、入力端子２２とグラウンドの間の抵抗ＲａとＲｂの直列接続にパルス電流を流すドライバトランジスタＱｄのベースを駆動する。ドライバ３０によって出力されるパルス幅変調信号の平均値は、出力端子２６に所望のレベルの電圧を維持するように、ドライバ３０によって調節される。シリーズレギュレータトランジスタＱ１ａおよびＱ１の電流パルスは、出力フィルタ２８のインダクタＬとキャパシタＣ１の内部のエネルギー蓄積によって平滑化される。ダイオードＤ１は、シリーズレギュレータトランジスタＱ１ａおよびＱ１の電流パルス間にインダクタＬを経る電流経路を与える。ドライバトランジスタＱｄのベース端子およびコレクタ端子における電流波形は、それぞれ参照番号４０および４２で示されている。
【００１２】
図１において、ドライバトランジスタＱｄが電流を導通しないときには、ソースとゲートの間の抵抗Ｒａの両端には、無視し得るゲート電流と関連した無限小の電圧降下以外には電圧降下は生じない。ゲートとソースの電位は等しい。したがって、トランジスタＱ１ａ内には電流は流れない。ドライバトランジスタＱｄが導通すると、トランジスタＱ１ａのゲートの電位はソースに対して低下し、トランジスタＱ１ａ内を電流が流れ始める。逆の状況が図２に見られ、ドライバトランジスタＱｄが電流を導通しないときには、無視し得るゲート電流と関連する無限小の電圧降下以外には、ドレインとゲートの間の抵抗Ｒａの両端に電圧降下は生じない。ゲートとドレインの電位は等しく、ソースに対して正である。したがって、飽和電流がトランジスタＱ１内を流れる。ドライバトランジスタＱｄが導通すると、ソースに対するトランジスタＱ１のゲートの電位は、ゲートとソースの間の導通閾値電圧よりも小さい値に低下し、その結果、ｎチャネルトランジスタＱ１内の電流の流れが終了する。
【００１３】
ｐチャネルトランジスタＱ１ａとｎチャネルトランジスタＱ１の動作における重要な点は、各トランジスタで消費される電力の量である。いずれかのトランジスタ内で電流通電の状態の間、飽和電流がトランジスタ内の不要な電力消費をできるだけ少なくするために使用されることに注意すべきである。ｐチャネルトランジスタＱ１ａの場合には、トランジスタ内で消費される電力の最小値は、トランジスタのドレインとソースの間の内部抵抗によって決まる。ｎチャネルトランジスタＱ１の場合には、トランジスタ内で消費される電力の最小値は、図２の、電位がドレインの電位より低いかまたは等しいゲートと、電位がドレインの電位よりも低いソースの間の導通電圧閾値の大きさによって決まる。
【００１４】
図３は、電力消費の、ゲートとソース間の導通電圧閾値の大きさへの依存性を取り除くことによって、図２の回路構成の欠点を克服した、本発明の好ましい実施形態の電気回路を示している。本発明のすべての実施形態の実施において、シリーズパスレギュレータトランジスタ内で消費される電力は、それがｐチャネルトランジスタＱ１ａであれ、ｎチャネルトランジスタＱ１であれ、トランジスタの電流にドレインとソース間の電圧降下を乗算した積であることが分かる。図２の回路において、ドレインとソース間の電圧降下はゲート−ソース閾値電圧よりも大きいかまたは等しい。図３に開示されている本発明の実施形態において、図５および図７の実施形態におけるのと同様に、ドレインとソース間の電圧降下は閾値電圧よりも実質的に小さいので、ソースの電位はドレインの電位に概ね等しい値に上昇する。
【００１５】
図３を参照すると、電源２０Ｂは、図２を参照して前述した部品、すなわち、電源２０Ｂの入力電圧部４４と出力電圧部の間を接続するｎチャネルシリーズパスレギュレータトランジスタＱ１を含む部品を備えている。電源２０Ｂの出力電圧部は、図２を参照して説明した出力フィルタ２８によって構成されている。入力電圧部４４は、入力端子２２において電圧Ｖｉｎを出力し、また、端子４６に、ドライバ３０によってトランジスタＱ１のゲートＧに出力されるゲート電圧に加えられる付加バイアス電圧Ｖａｄｄを出力する。電源２０Ｂには、信号線３２に沿ってフィードバック信号を入力する前述のドライバ３０も設けられ、さらに、３つの抵抗Ｒ１、Ｒ２、Ｒ３とゲートトランジスタＱ２が設けられている。ゲートトランジスタＱ２は、抵抗Ｒ３とともに、トランジスタＱ１のゲートにゲート電圧を印加するゲート回路４８を構成しているｐ−ｎ−ｐバイポーラートランジスタである。抵抗Ｒ１およびＲ２はバイアス回路５０を構成し、ドライバ３０とトランジスタＱ２の端子を端子４６と接続して、ゲート回路４８の電圧に付加バイアス電圧Ｖａｄｄを印加する。グラウンドに対する、端子４６における電圧の大きさはＶ２と表されている。バイアス電圧Ｖａｄｄは端子４６と端子２２の間で測定される。
【００１６】
入力部４４は、入力巻き線５４と、第１の出力巻き線５６と、第２の出力巻き線５８を有するトランス５２を備えている。トランス５２を介して接続されたＡＣ（交流）電圧をＤＣ電圧、すなわち、キャパシタ６２の両端に現れる、端子２２における電圧Ｖｉｎに変換するダイオードブリッジ整流器６０が、第１の出力巻き線５６の両端に接続されている。第２の出力巻き線５８によって出力された電流はダイオード６４によって整流され、ＤＣ電圧、すなわち、キャパシタ６６の両端に現れる、端子４６におけるバイアス電圧Ｖａｄｄとして現れる。入力巻き線５４は入力電力ラインと接続し、トランス５２は、第１の出力巻き線５６を用いて電圧Ｖｉｎを生成し、第２の出力巻き線５８を用いて電圧Ｖ２を生成するために、入力電力ライン電圧を下げている。
【００１７】
抵抗Ｒ１およびＲ２は、端子４６とドライバ３０のトランジスタＱｄのコレクタ端子との間に直列に接続されている。抵抗Ｒ１は、ゲートトランジスタＱ２のエミッタ端子とベース端子の間に接続されている。抵抗Ｒ２は、トランジスタＱ２のベース端子とドライバトランジスタＱｄのコレクタ端子の間に接続されている。抵抗Ｒ３は、レギュレータトランジスタＱ１のゲート端子とグラウンド２４の間に接続されている。ゲートトランジスタＱ２のコレクタ端子は、抵抗Ｒ３とレギュレータトランジスタＱ１のゲート端子の接続点に接続されている。
【００１８】
動作時、ドライバトランジスタＱｄは、抵抗Ｒ１およびＲ２を介して端子４６から電流を引き込むために、図２を参照して説明した導通状態と非導通状態に交互におかれる。抵抗Ｒ１およびＲ２を介した電流の引き込みは、トランジスタＱ２を導通状態にし、抵抗Ｒ３を通る電流を駆動する電圧を、トランジスタＱ２のベース−エミッタ間に生成する。抵抗Ｒ３に電流が流れていないときには、トランジスタＱ１におけるゲート電圧は接地されている。抵抗Ｒ３を流れる電流は、トランジスタＱ１のソースに対するトランジスタＱ１のゲート電圧を、ゲート−ソース閾値電圧に等しい値またはこれよりも大きい値だけ上昇させ、それによって、トランジスタＱ１内に通電状態を引き起こす。図３には、トランジスタＱ１のドレインとソース間およびゲートとソース間の電圧とその極性も示されている。トランジスタＱ１が導通している場合およびトランジスタＱ１が非導通の場合のインダクタ両端の電圧極性も示されている。
【００１９】
本発明の特徴によると、ゲートトランジスタＱ２のエミッタ端子は、電圧Ｖｉｎを入力する端子２２に接続するのではなく、電圧Ｖ２を入力する端子４６に接続しており、これによって、トランジスタＱ２はトランジスタＱ１のゲートＧの電圧をトランジスタＱ１のドレイン電圧よりも高いレベルに上昇させることができる。トランジスタＱ１の動作時、ソースＳの電圧レベルは、閾値電圧に等しい値だけゲートＧの電圧レベルに追随するので、トランジスタＱ１は、図２を参照して前述したように、通常通り電流を導通させ、ソースＳの電圧レベルは図２の回路の場合に可能であるよりも、ドレインＤに対してずっと高いレベルまで上昇する。実際、本発明によると、ゲート電圧を付加バイアス電圧Ｖａｄｄに等しい量だけ上げることによって、トランジスタＱ１のソースＳの電圧レベルは、ドレインＤの電圧レベルに概ね等しいレベルにまで上昇させることができる。ソースの電圧は、ドレインの電圧より高い値に上昇しない。その結果、電流とドレインとソース間の電圧降下の積に等しい、レギュレータトランジスタＱ１における電力消費は著しく減少する。
【００２０】
図４は、図３の回路に存在する、電圧を時間の関数として記述している波形を示している。図４の上段のグラフは、ドライバ３０によってトランジスタＱ２に出力される電圧を示している。波形は電源がアイドル状態のときに始まり、そして波形の最初の部分と、その先の部分を示している。図４の第２および第３のグラフは、第１のグラフと時間が合わせられている。第２のグラフは、トランジスタＱ１のゲートとソースの間の電圧の波形を示している。ゲート−ソース閾値と付加バイアスＶａｄｄの両方がグラフ中に示されている。第３のグラフはドレイン端子とソース端子間のトランジスタＱ１の両端の電圧降下を示している。第１および第３の両グラフはトランジスタＱ１の飽和電圧レベルを示している。
【００２１】
図５は、多くの点で図３の実施形態と似ている、本発明による電源の第２の実施形態の電源２０Ｂ’を示している。図３の入力電圧部４４に関して、図５においては、これは単に端子２２になっており、ある種の入力ＤＣ電圧源、おそらくバッテリが使用されることが仮定されている。フィードバック信号線３２、ドライバ３０、トランジスタＱ１およびＱ２、抵抗Ｒ１、Ｒ２、Ｒ３が、図３と同様に図５に示されている。図５の出力フィルタ２８Ａは、図５において、タップ付きインダクタＴの一次巻き線が図３のインダクタＬの機能を果たすという点で、図３の出力フィルタ２８と異なる。タップ付きインダクタＴは、キャパシタＣ２の両端に付加バイアスＶａｄｄを出力するためにダイオードＤ２によって整流された電圧を出力する２次巻き線を有する。図５の付加バイアスＶａｄｄは、図３を参照して上記したのと同じ機能を果たすが、図３におけるように入力トランス５２の巻き線によって生成されるのではなく、図５においては、タップ付き出力インダクタＴからの巻き線によって生成されている。
【００２２】
図３の回路の説明において、インダクタＬを通って流れる電流のパルスは、インダクタの両端の電圧降下の極性の変化を生じることを述べたが、図５の回路の動作においても同様に、グラフ６８に描かれているように、タップ付きインダクタＴの１次巻き線の両端に現れる電圧パルスの極性に変化が起こる。図５における極性のパルスは、タップ付きインダクタＴの２次巻き線に電圧をも誘起してバイアス電圧Ｖａｄｄを得る。タップ付きインダクタＴの巻き線を通る電流のパルスは、電源２０Ｂ’の動作が開始されるまでは得られないことがわかる。したがって、入力端子２２と、端子２２に存在することがある電圧のパルスで充電する他のキャパシタＣ３の間に接続された他のダイオードＤ３を使用することが有利であり、これによって、一時的な、そしておそらくより小さいバイアス電圧Ｖａｄｄの電源が得られる。キャパシタＣ３はグランドに接続されているが、キャパシタＣ２はトランジスタＱ１のソースとタップ付きインダクタＴの端子の接続点に接続されている。
【００２３】
図６は、図５の回路に現れる電圧を説明する一組のグラフを示している。図６に描かれている電圧の組は、図４に描かれている電圧の組と同じである。３つのグラフは、各波形の開始部分のグラフの各々に示されている指示線に時間が合わせられている。
【００２４】
図７は、タップ付きインダクタＴの代わりにインダクタＬを置き換えた点を除いて、図５の回路とほぼ同じであり、ＤＣ−ＤＣ電圧変換を行う本発明の電源の他の実施形態２０”の回路を示している。図７において、インダクタＬの両端の電圧パルスは、バイアス電圧を生成するために直接ダイオードＤ２およびキャパシタＣ２とともに使用されている。キャパシタＣ２の両端に現れる電圧は、キャパシタＣ３に接続されているダイオードＤ４を用いることによって、倍電圧器の方式の他の整流段を経て印加される。ダイオードＤ３は、電源２０Ｂ”の動作の初期段階の間に付加バイアス電圧を生成するためにキャパシタＣ３にスタートアップ電圧を印加する入力端子２２に接続されている。本発明のこの実施形態のその他の特徴として、キャパシタＣ３の両端に現れる付加バイアスの電圧が、トランジスタＱ１のメーカー仕様を越えるという意味で、過大になることがあるということがわかっている。したがって、本実施形態は、抵抗Ｒ４とツェナダイオードＺＤ１を有し、ツェナダイオードの電圧レベルがトランジスタＱ１のメーカー仕様内にあるような電圧保護回路７０を備えている。付加バイアスＶａｄｄは、抵抗Ｒ４とツェナダイオードの接続点において、抵抗Ｒ４を介してキャパシタＣ３から得られる。電圧保護回路７０の部品である抵抗Ｒ４とダイオードＺＤ１は、電圧保護回路７０が、トランジスタＱ１の許容電圧範囲内に入るＶａｄｄの値に対して省略され得、この場合、ダイオードＺＤ１は省略され、抵抗Ｒ４はショートされることを示すために、点線で示されている。図７の回路の動作をさらに説明するのを容易にするために、回路のノードの３つが、ノード１、ノード２、ノード３とされている。
【００２５】
図８は、図７の回路に現れる波形を表した、相互に時間が合わされた４つのグラフの組を示している。第１のグラフはノード１に現れる電圧を示している。第２のグラフはキャパシタＣ２の両端に現れる電圧を示している。第３のグラフはノード２に現れる電圧を示している。第４のグラフはノード３に現れる電圧を示している。時間の開始期間もグラフに示されている。Ｖｉｎ、Ｖａｄｄ、Ｖ２に対応する電圧レベルもまた示されている。
【００２６】
上述した本発明の実施形態は例示にすぎず、その変更は当業者にとって想到されることが理解されるべきである。したがって、本発明は、本明細書に開示された実施形態に限定されるとみなされるべきではなく、添付の請求項によって定められる限りで限定される。
【図面の簡単な説明】
【図１】
従来技術による、ｐチャネルＭＯＳＦＥＴを有するシリーズレギュレータ素子を有するスイッチング電圧ＤＣ電源の電気回路の概要図である。
【図２】
シリーズレギュレータ素子がｎチャネルＭＯＳＦＥＴである場合の、従来技術のスイッチング電圧ＤＣ電源の概要図である。
【図３】
バイアス電圧がレギュレータ素子のゲート端子に印加された、本発明の第１の実施形態によるスイッチング電圧ＤＣ電源の概要図である。
【図４】
図３の回路に現れる電圧を説明する一連のグラフである。
【図５】
バイアス電圧がレギュレータ素子のゲート端子に印加された、本発明の第２の実施形態によるスイッチング電圧ＤＣ電源の概要図である。
【図６】
図５の回路に現れる電圧を説明する一連のグラフである。
【図７】
バイアス電圧がレギュレータ素子のゲート端子に印加された、本発明の第３の実施形態によるスイッチング電圧ＤＣ電源の概要図である。
【図８】
図７の回路に現れる電圧を説明する一連のグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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