(57)【要約】自己整合シリサイド（サリサイド）ポリシリコンヒューズを使用してワンタイムプログラマブル（ＯＴＰ）構造が実施される。一実施形態において、ＯＴＰ構造は、第１の端子と第２の端子を有するヒューズエレメントとしてレイアウトされる。ドレイン、ソース及びゲートを有するスイッチングトランジスタが、ヒューズエレメントを囲む。ドレインは、ヒューズエレメントンの第２の端子に接続され、ヒューズエレメントを囲む。ゲートはドレインを囲む。ソースはゲートを囲む。ヒューズエレメントをプログラミングするための十分な駆動能力を有するトランジスタを作るために、ゲートの幾何学形状は、蛇行パターン又は有効Ｗ／Ｌを増加するそれと等価なパターンとしてレイアウトされる。このレイアウトの特徴は、アレイを形成するようにＯＴＰセルが互いに接することが可能なことである。メタライゼーションは、行線がヒューズエレメントの第１の端子に接続し、かつ列線がスイッチングトランジスタのゲートに接続するように構成される。この構成によって、アレイの両側に読出し回路と書込み回路を配することが可能となる。列のゲートの全てが同時に読み出されると共に、一時に一つのヒューズをプログラミングするために書込み電流が供給される。
2004515061.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子と第２の端子とを有するヒューズエレメントと、
第１の領域と第２の領域と第３の領域とを有するスイッチングトランジスタと
を備え、前記スイッチングトランジスタの前記第１の領域は前記ヒューズエレメントの前記第２の端子に接続され、前記第１の領域は前記ヒューズエレメントを囲み、前記第３の領域は前記第１の領域を囲み、前記第２の領域は前記第３の領域を囲んでいる、
プログラマブル半導体デバイス。
【請求項２】
前記第１の領域を囲む前記第３の領域は蛇行パターンにレイアウトされている、請求項１に記載のデバイス。
【請求項３】
前記スイッチングトランジスタはＭＯＳベースである、請求項１に記載のデバイス。
【請求項４】
前記第１の領域はドレインであり、
前記第２の領域はソースであり、かつ
前記第３の領域はゲートである、
請求項３に記載のデバイス。
【請求項５】
前記第１の領域はソースであり、
前記第２の領域はドレインであり、かつ
前記第３の領域はゲートである、
請求項３に記載のデバイス。
【請求項６】
前記スイッチングトランジスタは、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ及びＢｉＣＭＯＳの内から選択された一つである、請求項４に記載のデバイス。
【請求項７】
前記スイッチングトランジスタは、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ及びＢｉＣＭＯＳの内から選択された一つである、請求項５に記載のデバイス。
【請求項８】
前記ヒューズエレメントは上にサリサイド層を有するポリシリコンである、請求項１に記載のデバイス。
【請求項９】
前記ヒューズエレメントは、
フィールド酸化物領域を有する基板と、
前記フィールド酸化物領域上にあり、かつドーパント濃度が増加された領域を含む、ポリシリコンストリップと、
前記ポリシリコンストリップ上にある第１と第２の領域を有するシリサイド化メタライゼーション層と、
を具備し、低電力プログラミング閾値を有する構造を更に備え、前記第１の領域は第１の厚みを有し、前記第２の領域は前記第１の厚みよりも薄い第２の厚みを有すると共に前記ポリシリコンストリップの前記ドーパント濃度が増加された領域上にほぼ位置し、
前記ヒューズエレメントは前記第２の領域を破壊することによってプログラム可能である、請求項８に記載のデバイス。
【請求項１０】
前記ヒューズエレメントはアンチヒューズである、請求項５に記載のデバイス。
【請求項１１】
第１の方向に沿う少なくとも１行の行線と、
第２の方向に沿う少なくとも１列の列線と、
行・列に配置された少なくとも一つのプログラマブルメモリセルの半導体アレイと、
を備え、前記プログラマブルメモリセルはそれぞれ前記行線及び列線の内の選択された線に確立されたレベルに応答してアクセスされ、前記プログラマブルメモリセルは、
第１の端子及び第２の端子を有するヒューズエレメントと、
ドレイン、ソース及びゲートを有するスイッチングトランジスタと、
を備え、前記スイッチングトランジスタのドレインは前記ヒューズエレメントの第２の端子に接続され、前記ドレインは前記ヒューズエレメントを囲み、前記ゲートは前記ドレインを囲み、前記ソースは前記ゲートを囲み、かつ前記ヒューズエレメントの前記第１の端子は前記行線に接続され、前記ゲートは前記列線に接続されている、集積回路。
【請求項１２】
前記ヒューズエレメントは、
フィールド酸化物領域を有する基板と、
前記フィールド酸化物領域上にあり、ドーパント濃度が増加された領域を含むポリシリコンストリップと、
前記ポリシリコンストリップ上に第１と第２の領域を有するシリサイド化メタライゼーション層とを具備し、低電力プログラミング閾値を有する構造を更に備え、前記第１の領域は第１の厚みを有し、前記第２の領域は前記第１の厚みよりも薄い第２の厚みを有すると共に前記ポリシリコンストリップの前記ドーパント濃度が増加された領域上にほぼ位置し、
前記ヒューズエレメントは前記第２の領域を破壊することによってプログラミングされる、請求項１１に記載の集積回路。
【請求項１３】
前記スイッチングトランジスタはＭＯＳベースである、請求項１１に記載の集積回路。
【請求項１４】
前記ヒューズエレメントはアンチヒューズ構造である、請求項１１に記載の集積回路。
【請求項１５】
前記スイッチングトランジスタはＮ−ＭＯＳ、Ｐ−ＭＯＳ及びＢｉＣＭＯＳの内から選択された一つである、請求項１１に記載の集積回路。
【発明の詳細な説明】
【０００１】
（関連出願）
本出願は、１９９９年８月４日に出願された「ＣＯＭＰＡＲＡＴＯＲＳ，ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ，ＣＯＭＰＡＲＩＳＯＮ ＭＥＴＨＯＤＳ，ＡＮＤ ＭＥＭＯＲＹ ＲＥＡＤＩＮＧ ＭＥＴＨＯＤＳ」と題する出願番号０９／３６８４００の一部継続出願である。また、この出願は、出願番号０９／３６８４００の分割出願として、２０００年３月７日に出願された「ＣＯＭＰＡＲＡＴＯＲＳ，ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ，ＣＯＭＰＡＲＩＳＯＮ ＭＥＴＨＯＤＳ，ＡＮＤ ＭＥＭＯＲＹ ＲＥＡＤＩＮＧ ＭＥＴＨＯＤＳ」と題する出願番号０９／５１９９４０にも関連する。これらの両出願は、全体が参照によってここに組み込まれる。
【０００２】
（発明の属する技術分野）
本発明は、一般にメモリデバイスに関する。特に、本発明は、シリサイド化ポリシリコンヒューズで実施されるワンタイムプログラマブルアレイをプログラムするための方法に関する。
【０００３】
（発明の背景）
最新のエレクトロニクスにおいて当たり前と考えられている多くの装置は、半導体メモリ無しでは存在しない。メモリは、揮発性のものと不揮発性のものとに分類することができる。揮発性メモリは、メモリの内容を保持するために、回路に電力を供給し続けることが必要である。このような揮発性メモリは、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）を含む。不揮発性メモリは、ＲＯＭ（リードオンリーメモリ）、ＥＥＰＲＯＭ（電気的に消去可能なＲＯＭ）、及びＮＶＲＡＭ（不揮発性ＲＡＭ）を含む。このようなメモリは、電源が除去された後でさえ、その記憶情報を保持する。
【０００４】
特に重要なのはＲＯＭである。電子装置が同一セットの命令に繰り返しアクセスしなければならない場合は、ＲＯＭが有用である。例えば、パーソナルコンピュータ（パソコン）のビルトインオペレーティングシステム（ＢＩＯＳ）は、システムの起動時に再び繰返し使用される。半導体ＲＯＭは、典型的には、ユーザによってプログラムされ得るメモリセルのアレイである。そのタイプに依存して、メモリアレイは、複数回プログラムすることができるか、又は一回のみプログラム可能（ＯＴＰ）である。
【０００５】
ＯＴＰ ＲＯＭは、ヒューズあるいはアンチヒューズヒュージブルリンクを有するメモリセルのアレイである。ヒューズリンクは、プログラミング電流を流すことによって開路（即ち、ヒューズを「飛ばす」ことによって開路）される。開路されたヒューズリンクは、プログラムされない（開路されない）もののインピーダンスよりも相当大きなインピーダンスを有する。ヒューズリンクに対比して、プログラムされた時、アンチヒューズはプログラムされないもののインピーダンスよりもかなり小さなインピーダンスを有する。アンチヒューズリンクは、アンチヒューズリンクの二つの端子間のギャップをブリッジする導電材料のゆっくりしたエレクトロマイグレーションを開始することによって閉路される。従って、いずれのヒューズリンクタイプでも、プログラムされたセルは、非プログラム化セルの論理状態とは反対の論理状態である。
【０００６】
例示のヒューズアレイにおいては、プログラミング電圧と電流は、それぞれ、約３０Ｖと１００ｍＡである。これは、普通、ＭＯＳ回路において１．５Ｖないし５．５Ｖの範囲にある通常の電源電圧Ｖｄｄよりもかなり高い。このようなプログラミング電圧／電流を必要とすることは、このＯＴＰアレイを設計し、テストし、使用することに対して、かなりの課題を課すことになる。例えば、テスター及びソフトウェアは、高電圧プログラミングを行い、かつテストするために特殊な要件を持つ場合がある。設計自体は、電源電圧をセットアップしてプログラミング信号を提供するためにチャージポンプスキームを必要とする。これらの次善の策は設計とテストのコストを増加させる。
【０００７】
従って、Ｖｄｄよりも大して高くないプログラミング電圧と電流しか必要としないＯＴＰアレイが必要である。このようなアレイは、設計とテストのコストを減少させる。
【０００８】
（発明の概要）
本発明は、多くの実施形態で実施されるが、それらの内の一つが以下で概説される。ワンタイムプログラマブルメモリは、大電流スイッチングトランジスタに接続されるヒューズエレメントを有する。この大電流スイッチングトランジスタは、そのヒューズエレメントのプログラミングにとって欠くことのできないものである。レイアウトとして、プログラマブルメモリセルは、第１の端子と第２の端子と、ドレインとソースとゲートを有するスイッチングトランジスタと、からなるヒューズエレメントを有する。スイッチングトランジスタのドレインは、ヒューズエレメントの第２の端子に接続され、それはヒューズエレメントを囲む。ゲートは、ドレインを囲み、このドレインは、ソースによって囲まれる。一実施形態において、ゲートは、蛇行パターンにレイアウトされる。物理的レイアウトは、大電流スイッチングトランジスタの電気的等価回路を構成する。
【０００９】
他の実施の形態において、集積回路は、それぞれ、第１と第２の方向に沿う少なくとも一つの行線と少なくとも一つの列線を有する。少なくとも一つのプログラマブルメモリセルの半導体アレイは、複数の行と複数の列に配列される。各プログラマブルメモリは、行線と列線の選択されたものに確立されるレベルに応答してアクセス可能である。このプログラマブルメモリセルは、第１の端子及び第２の端子を有するヒューズエレメントと、ドレイン、ソース及びゲートを有するスイッチングトランジスタとを備える。スイッチングトランジスタのドレインがヒューズエレメントを囲み、ゲートがドレインを囲み、ソースがゲートを囲む。ヒューズエレメントの第１の端子には行線が接続される。ヒューズエレメントの第２の端子は、スイッチングトランジスタのドレインに接続される。スイッチングトランジスタのゲートには、列線が接続される。本実施の形態の特徴は、スイッチングトランジスタが、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ又はＢｉＣＭＯＳのいずれでもよいことである。更なる他の特徴は、ヒューズエレメントがヒューズでもアンチヒューズでもよいことである。
【００１０】
本発明の上記概略は、本発明の開示された実施の形態、即ち、全ての態様、を表すことを意図するものではない。他の態様と例示の実施の形態は、以下の図と詳細な説明で提供される。
【００１１】
（詳細な説明）
本発明は、添付の図面に関連する本発明の種々の実施の形態の以下の詳細な記述を考察してより完全に理解される。
【００１２】
本発明は、種々の変更及び代替が可能であるが、その特定の実施の形態が図示されており、ここでは、それらについて詳細に説明される。
【００１３】
本発明は、サブミクロンＣＭＯＳプロセスによって製造されるサリサイド（自己整合シリサイド）ポリシリコンヒューズ構造アレイを使用して、より信頼できるＯＴＰ（ワンタイムプログラマブル構造）に関連して有用であり、かつ利益があることが理解されよう。しかしながら、本発明はそれに限定されるものではない。
【００１４】
ＯＴＰサリサイドポリシリコンヒューズアレイは、シリサイド化ポリシリコンヒューズとＭＯＳスイッチを含むビルディングセルに基づく。二つの端子ヒューズリンクは、ｘ軸（行ノード）に接続続される一方の端子と、ワイドＮ−ＭＯＳデバイス（スイッチ）のドレインに接続される他方の端子を有する。Ｎ−ＭＯＳデバイスの他の二つの端子である、ソースとゲートは、それぞれ、アースとｙ軸（列）に接続される。セルは一緒にまとめられ、ヒューズのアレイが形成される。適切なＯＴＰシリサイド化ポリシリコンヒューズリンクの例は、「Ｌｏｗ Ｐｏｗｅｒ Ｐｒｏｇｒａｍｍａｂｌｅ Ｆｕｓｅ Ｓｔｒｕｃｔｕｒｅｓ」と題する、Ｓｕｒ氏らの米国特許第５８５４５１０号明細書に見られる。適切なＯＴＰアンチヒューズリンクの例は、「Ｍｅｔｈｏｄ ｆｏｒ Ｍａｋｉｎｇ Ｄｏｐｅｄ Ａｎｔｉ−ｆｕｓｅ Ｓｔｒｕｃｔｕｒｅ」と題する、Ｓａｎｃｈｅｚ氏らの米国特許第５８９９７０７号明細書に見られる。更に、適切なＯＴＰアンチヒューズの他の例は、「Ｍｅｔａｌ ｔｏ Ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ ｔｏ Ｍｅｔａｌ Ａｎｔｉ−Ｆｕｓｅ Ｓｔｒｕｃｔｕｒｅ」と題する、Ｓａｎｃｈｅｚ氏らの米国特許第６０１６００１号明細書に見られる。ＯＴＰアンチヒューズ構造の他の例は、「Ａｎｔｉ−Ｆｕｓｅ Ｓｔｒｕｃｔｕｒｅ」と題する、Ｈａｎ氏らの米国特許第５８２１５５８号明細書及び「Ｍｅｔｈｏｄ ｏｆ Ｍａｋｉｎｇ Ａｎｔｉ−Ｆｕｓｅ Ｓｔｒｕｃｔｕｒｅｓ Ｕｓｉｎｇ Ｉｍｐｌａｎｔａｔｉｏｎ ｏｆ Ｂｏｔｈ Ｎｅｕｔｒａｌ ａｎｄ Ｄｏｐａｎｔ Ｓｐｅｃｉｅｓ」と題する、Ｈａｎ氏らの米国特許第５７８３４６７号明細書で議論されている。これらの引用された特許明細書は、参照によって、ここに組み込まれる。
【００１５】
図１を参照する。ヒューズセル１００は、一端でＮ−ＭＯＳトランジスタ１４０のドレイン１３０ａに接続され、他端１２０ａで行線１２０に接続されたヒューズリンク１３０を有する。Ｎ−ＭＯＳトランジスタ１４０のゲートは、接続点１１０ａで列線１１０に接続される。Ｎ−ＭＯＳトランジスタのソースは、接続点１４０ｃでアースに接続される。
【００１６】
多数のヒューズセル１００がグループ分けされ、アレイを形成する。アレイの各行は、ワイドＰ−ＭＯＳスイッチに接続され、このスイッチのゲートは、行デコーダに接続されると共にそのソースは、単一書込み電流ソースに接続される。書込みは、単一のヒューズを飛ばす（切る）ための書込み電流用のパスを生成する一つの行と一つの列を選択することによって達成される。
【００１７】
アレイの各行は、小さい読出し電流を反映する小さいＰ−ＭＯＳデバイスに接続される。この読出し電流は、Ｎ−ＭＯＳスイッチでの読出しモード中は、オンにされる。この読出しモード中、セルの一つの列が選択され、かつ読出し電流がその列で各ヒューズをバイアスする。次に、各ヒューズでの結果としての電圧降下の各々は、基準ヒューズによって発生される単一の基準電圧と比較される。この基準ヒューズは、既知のインピーダンス、切断されなかったヒューズのインピーダンスの倍数、を有する。本発明の一例示の実施の形態において、基準ヒューズは、切断されなっかヒューズのインピーダンスの２倍である。シリサイド化ポリシリコンヒューズをプログラミングするための方法の例は、参照によって、ここに組み込まれる、「Ｍｅｔｈｏｄ ｆｏｒ Ｂｉ−Ｌａｙｅｒ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅｓｉｓｔｏｒ」と題する、Ｍａｎｌｅｙ氏らの米国特許第５９７６９４３号明細書に見られる。更に、アンチヒューズ構造体をプログラミングするための例示の方法は、参照によってここに組み込まれる、「Ａｐｐａｒａｔｕｓ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｐｒｏｇｒａｍｍｉｎｇ Ａｎｔｉ−ｆｕｓｅ Ｓｔｒｕｃｔｕｒｅｓ」と題する、Ｗｕ氏らの米国特許第５７５３５４０号明細書に見られる。
【００１８】
本発明によるヒューズ構造は、ヒューズリンクがスイッチングエレメントによって囲まれるセル設計を有する。一例では、スイッチングエレメントは、ワイドＮ−ＭＯＳトランジスタである。ワイドＰ−ＭＯＳトランジスタやＢｉＣＭＯＳベースのトランジスタのような他のスイッチングエレメントも使用できる。特定のアプリケーションとプロセス技術によって、選択されるべき適切なデバイスが決定される。
【００１９】
図２Ａを参照する。本発明による実施の形態において、図１の回路は、第１の端子３２０ａ及び第２の端子３２０ｃを有するヒューズ３２０ｂのレイアウト３００を備える。このヒューズは、ポリシリコンゲートに対して蛇行する（曲がりくねった）構造３３０ｂを使用して作られる、ワイド（約８０ないし約１５０ｕｍの範囲）Ｎ−ＭＯＳスイッチングエレメントによって囲まれる。この例示の回路は、三層金属テクノロジーで作られる。しかしながら、本発明は、より高次の金属テクノロジーで実施してもよい。ワイドＮ−ＭＯＳデバイスは、比較的大きな書込み電流をキャリーすることが必要とされる。ヒューズ３２０ｂの第１の端子３２０ａは、行線に接続される。ヒューズ３２０ｂの第２の端子３２０ｃは、ワイドＮ−ＭＯＳデバイスのドレイン３３０ａに接続される。ゲート３３０ｂは、アレイにおいて、点３１０ａと３１０ｂで列線に接続される。複数の接続部とすることにより大きな電圧降下から守る。Ｎ−ＭＯＳトランジスタのソース３３０ｃ（図２Ａにおいて、第１の金属層で覆われるように示されている）が、蛇行するゲート３３０ｂを囲み、蛇行するゲート３３０ｂは、ドレイン３３０ａを囲む。アクティブデバイス領域における接点（図示せず）が、第１の金属層のドレイン３３０ａとソース３３０ｃへの接合を可能とする。それに続く金属層において、それらの間の相互接続は、「ビア」と呼ばれる。
【００２０】
図２Ｂを参照する。複数の金属層が、図１に描かれる回路を作るヒューズ１３０とワイドＮ−ＭＯＳデバイス１４０を接続する。この例では、第１の金属層３３０ｃ’がソース３３０ｃを接続する。これによって、アレイ形態における複数のセルを互いに接続するのが容易になる。理由は、全てのＮ−ＭＯＳがアース（Ｖｓｓ）に接続されているためである。水平方向の第２の金属層３２０ａ’は、第１のヒューズ端子３２０ａをアレイの行線に接続される。第２のヒューズ端子３２０ｃは、トランジスタ３００のドレイン３３０ａに接続する。ゲート３３０ｂは、列線接続部３１０ｄで第３の金属層に接続される。接点を介するゲート３３０ｂは、第１の金属３１０ｂ（図２Ｃに示されるように層間相互接続）へのパスに従う。第１の金属３１０ｂからビアを介する第２の金属３１０ｂ’に、パスが続く。第２のビアを介する第１の金属３１０ｂ’から第３の金属３１０ｄへのパスが、列接続部３１０ｄで完了する。ヒューズセル３００をアレイに配すると、（ゲート３３０ｂへ接続する）列線３１０ｄと（第１のヒューズ端子３２０ａに接続する）行線３２０ａ’は、容易に他の一つのヒューズセルの対応する行線及び列線に接続接する。同様に、Ｎ−ＭＯＳスイッチングトランジスタのソース３３０ｃは、第３の金属層３３０ｃ’を介してアース（Ｖｓｓ）に接続される。
【００２１】
図２Ｃを参照する。ヒューズセルエレメントの三つの金属層は、図１の回路を構成するために、適切な位置で接続される。レベル間接続部、接点及びビアは、異なる金属層に対して、望ましい所に、電気接続を提供する。例えば、一つ又はそれ以上のビア３２０ａ’’は、ヒューズ３２０ｂの第１の端子３２０ａを第２の金属３２０ａに接続する。ヒューズ３２０ｂの第１の端子３２０ａは、ポリシリコン（図示せず）に接する第１の金属を有する。同様に、ソース３３０ｃは、一つ又はそれ以上のビア３３０ｃを介して第２の金属層３２０ｃ’に接続される。一つ又はそれ以上のビア３１０ｄ’は、蛇行するゲート３３０ｂに接続される第１の金属３１０ｂ及び３１０ａを介して第３の金属層３１０ｄを第２の金属層３１０ｂ’に接続する。金属の複数層を使用すると、ヒューズセル３００は、固有のセキュリティ機能を有することになる。ヒューズエレメント３３０は、破壊されたヒューズを光学的に識別することを困難にするために、第２の金属と第３の金属で覆われてもよい。
【００２２】
図３を参照する。ヒューズセルをレイアウトする場合、それはアレイとすることができる。回路２００は、図２Ａないし図２Ｃの前述のレイアウトの図１のヒューズセルを使用する。ヒューズセル２４０は、アレイ２３０としてレイアウトされる。書込み回路２１０と読出し回路２０５ａは、デジタル制御ブロック２３０から信号を受信する。デジタル制御ブロック２３０により、適切な位置をアドレスすることによってユーザはアレイからヒューズを選択し、プログラムをすることができる。入力部２２０は、デジタル制御ブロック２３０から信号を受信する。アレイは、入力部２２５で受信された信号から読出し或いは書込みに設定される。プログラミングの後に、デジタル制御ブロックは、ユーザが一度に全ての列を読み出すことを可能とする。ヒューズセルエレメントのレイアウトによって、同じアドレスで書込みと読出しの位置をマッピングすることが可能となる。例えば、１０２４個のセルアレイにおいて、特定のヒューズセルが１０ビットアドレスを使用して選択される。
【００２３】
プログラミングを検証するために、プログラミングされたヒューズ２４０は、センスアンプ２３５であり得る比較器回路で非切断基準ヒューズ２０５ｂと比較される。選択可能である基準ヒューズは、メモリセルにおいてヒューズリンクの物理的サイズ又は抵抗の４倍、６倍、８倍又は１０倍である。また、外部調節可能な読出しバイアス電流源（１００μＡないし５００μＡ）が存在する。通常、基準ヒューズと読出し電流は、事前に選択される。しかしながら、テスト目的で、書込みオプションと共にこれらのオプションの両方によって、特定のプロセステクノロジーに対する適切な読出し設定を決定する方法が可能となる。
【００２４】
本発明を、幾つかの特定の実施の形態を参照して説明したが、当業者は、特許請求の範囲に記述された本発明の精神と範囲から逸脱することなく、それらに対して多くの変更が行われ得ることを認識できるであろう。
【図面の簡単な説明】
【図１】
本発明に適用されるヒューズセルを示す。
【図２Ａ】
本発明のポリシリコン、第１の金属及び接点を有する図１の回路のレイアウトを示す。
【図２Ｂ】
付加的な第２及び第３の金属層を示す図２Ａのレイアウトを示す。
【図２Ｃ】
ヒューズセルとアレイへのそれの配置関係を示すレベル間接点（ビア）を有する図２Ｂのレイアウトを示す。
【図３】
本発明の一実施形態に従う読出し書込み回路を有するヒューズアレイのアーキテクチャを示す。
【図１】
2004515061.tif 000003
【図２Ｂ】
2004515061.tif 000004
【図２Ｃ】
2004515061.tif 000005
【図３】
2004515061.tif 000006
【国際公開パンフレット】
2004515061.tif 000007
2004515061.tif 000008
2004515061.tif 000009
2004515061.tif 000010
2004515061.tif 000011
2004515061.tif 000012
2004515061.tif 000013
2004515061.tif 000014
2004515061.tif 000015
2004515061.tif 000016
2004515061.tif 000017
2004515061.tif 000018
2004515061.tif 000019
2004515061.tif 000020
2004515061.tif 000021
2004515061.tif 000022
【国際公開パンフレット（コレクトバージョン）】
2004515061.tif 000023
2004515061.tif 000024
【国際調査報告】
2004515061.tif 000025
2004515061.tif 000026