(57)【要約】基板（１１０）上に集積回路（１１７）が形成される。集積回路（１１７）は、基板（１１０）内に形成されるトランジスタ（１３０）を含む。トランジスタ（１３０）は、少なくとも１つの閉ループを形成するゲート（１１４）を有する。また集積回路（１１７）はトランジスタ（１３０）に接続される吐出素子（１２０）も含み、吐出素子（１２０）は、フィールド酸化膜層（１２）を介在させることなく、基板（１１０）上に配置される。【選択図】図２
2004526598.tif 000002
【特許請求の範囲】
【請求項１】
プリントヘッド（２００）用の集積回路（１１７）であって、
基板（１１０）と、
前記基板内に形成されたトランジスタ（１３０）であって、該トランジスタのゲート（１１４）は少なくとも１つの閉ループを形成する、トランジスタと、
前記トランジスタに接続された吐出素子（１２０）であって、該吐出素子は、フィールド酸化膜層（１２）を介在させることなく前記基板上に配置される、吐出素子と、
を備えた集積回路。
【請求項２】
前記吐出素子（１２０）と前記基板（１１０）との間に配置された誘電体層（１３６）をさらに含み、該誘電体層の厚さは２，０００オングストロームより厚い、請求項１に記載の集積回路（１１７）。
【請求項３】
前記誘電体層（１３６）がＰＳＧである、請求項２に記載の集積回路（１１７）。
【請求項４】
前記誘電体層（１３６）が、熱酸化膜の層およびＰＳＧの層を含む、請求項２に記載の集積回路（１１７）。
【請求項５】
前記トランジスタ（１３０）が、前記基板に直に接続されないバルクを有している、請求項１に記載の集積回路（１１７）。
【請求項６】
前記トランジスタ（１３０）が、アクティブマスクを形成することなく形成される、請求項１に記載の集積回路（１１７）。
【請求項７】
前記トランジスタ（１３０）が、二酸化シリコンの層および窒化シリコンの層で形成されるゲート酸化膜（１１５）を有している、請求項１に記載の集積回路（１１７）。
【請求項８】
請求項１に記載の集積回路（１１７）と、
前記吐出素子（１２６）に流体的に接続されるノズル（１９０）を画定するオリフィス層（１８２）であって、前記ノズルはさらに、前記吐出素子に流体を送出するための流体チャネルに流体的に接続されている、オリフィス層と、
を備えたプリントヘッド（２００）。
【請求項９】
請求項８に記載のプリントヘッド（２００）と、
前記プリントヘッドの前記流体チャネルに流体的に接続された流体貯蔵室を有する本体（２１８）と、
周囲空気圧に対して負圧を保持して、前記吐出素子の起動なしに前記プリントヘッド内の前記流体が前記ノズルから漏れ出るのを防止する圧力調整体（２１６）と、
を含む流体カートリッジ（２２０）。
【請求項１０】
請求項９に記載の流体カートリッジ（２２０）と、
記録媒体に対して少なくとも１つの方向に前記流体カートリッジを移動させる移送機構（２５４）と、
を備えた記録装置（２４０）。
【請求項１１】
トランジスタと吐出素子との組み合わせを有する集積回路（１１７）を形成する方法であって、
基板上に第１の誘電体層を付着してゲート酸化膜を形成するステップ（３１２）と、
閉ループからなる第１の導電層を付着してトランジスタのゲート領域を画定するステップ（３１４）と、
前記第１の導電層によって遮断されない前記基板のエリア内にドーパント濃度を添加して、前記トランジスタのアクティブ領域を形成するステップ（３１８）と、
第２の誘電体層を所定の厚さまで付着して、後に形成される吐出素子と前記基板との間に十分な熱分離を与えるステップ（３２０）と、
前記第２の誘電体層内に第１の組のコンタクト領域を形成するステップ（３２２）と、
前記吐出素子を形成するために用いられる第２の導電層を付着するステップ（３２４）と、
第３の導電層を付着して、前記トランジスタの前記アクティブ領域を前記吐出素子に接続するステップ（３２６）と、
を含む方法。
【請求項１２】
請求項１１に記載の方法によって形成された集積回路（１１７）。
【請求項１３】
請求項１１に記載の方法を含む、プリントヘッド（２００）を形成する方法であって、
前記基板上に前に付着された層上にパッシベーション層を付着するステップ（３３０）と、
前記パッシベーション層内に前記第３の導電層への第２の組のコンタクト領域を形成するステップ（３３２）と、
前記パッシベーション層上にキャビテーション層を付着するステップ（３３４）と、
第４の導電層を付着して、前記パッシベーション層内の前記第２の組のコンタクト領域を通して前記第３の導電層と接触させるステップ（３３８）と、
を含む方法。
【請求項１４】
請求項１３に記載の方法によって形成されたプリントヘッド（２００）。
【請求項１５】
前記基板上に前に付着された薄膜層のスタック上にオリフィス層を付着するステップ（３４２）をさらに含む、請求項１３に記載の方法。
【請求項１６】
請求項１５に記載の方法によって形成されたプリントヘッド（２００）。
【請求項１７】
上に少なくとも１つのトランジスタが集積されたプリントヘッドを製造するための方法であって、
基板を提供するステップと、
前記基板上に二酸化シリコンの層を形成するステップと、
前記二酸化シリコンの層上に多結晶シリコンの層を形成するステップであって、前記多結晶シリコンの層およびその下にある前記二酸化シリコンの層はともに、前記トランジスタのゲートを形成し、該ゲートは閉ループ構造を有している、ステップと、
前記ゲートに隣接する前記基板内にトランジスタのソース領域とトランジスタのドレイン領域とを形成するステップと、
前記二酸化シリコン層、前記ゲート、前記ソース領域、および前記ドレイン領域上に誘電体材料の層を付着するステップと、
前記ゲート、前記ソース領域、および前記ドレイン領域へのアクセスを提供するために、前記誘電体材料の層を貫通する複数の開口部を形成するステップと、
前記誘電体材料の層上に電気的抵抗性材料の層を付着するステップであって、前記電気的抵抗性材料の層は、前記開口部を通して前記ゲート、前記ソース領域、および前記ドレイン領域と直に電気的に接触している、ステップと、
多層構造を形成するために、前記電気的抵抗性材料の層上に導電性材料の層を付着するステップであって、前記多層構造内の前記電気的抵抗性材料の層は、前記導電性材料の層が存在しない、少なくとも１つの覆われないセクションを有し、該覆われないセクションは吐出素子として機能し、前記電気的抵抗性材料の層は前記トランジスタの前記ソース領域、前記ドレイン領域、および前記ゲートにおいて前記導電性材料の層で覆われている、ステップと、
前記抵抗上に保護材料の一部を付着するステップと、
前記保護材料の一部の上に、少なくとも１つのノズルが内部を貫通しているオリフィス層を固定するステップであって、前記保護材料の一部は、前記オリフィス層を貫通する開口部の真下に、除去されたセクションを有して流体ウェルを形成し、前記吐出素子は、前記流体ウェルにエネルギーを与えるために、該流体ウェルの下に位置合わせされて配置されている、ステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路素子、それらの素子を形成するためのプロセスおよびそれらの素子を利用するシステムの分野に関する。より具体的には、本発明は、流体ジェット記録方式のために組み合わせられた、ＭＯＳおよび吐出素子プリントヘッド集積回路に関する。
【背景技術】
【０００２】
ＭＯＳ（金属酸化膜半導体）集積回路は、プリンタのような電子技術の応用形態において、さらに利用が増すものと見られている。ドライバ回路（ＭＯＳトランジスタ）と吐出素子（たとえば、抵抗器）とを組み合わせるには、従来の集積回路（ＩＣ）と流体ジェット技術とを混成する必要がある。ＩＣと流体ジェット技術とを組み合わせるためのいくつかの異なるプロセスが存在するが、コストが高くなる可能性があり、また通常はかなりの量の製造工程を必要とし、最終的な製品に欠陥が混入する恐れがある。
【０００３】
プリンタおよびフォトプロッタの場合のような競合する消費者市場においては、競争力を保ち、収益を確保するために、コスト削減が引き続き要求されている。さらに、消費者が修理にかけるコストが製品を取り替えるコストよりも高い場合もあるので、消費者は信頼性の高い製品を益々期待するようになっている。それゆえ、信頼性を高め、かつコストを削減するために、ＭＯＳトランジスタと吐出素子とを組み合わせるプリントヘッド用の集積回路の製造において改善が求められている。
【発明の開示】
【０００４】
基板上に集積回路が形成される。その集積回路は、基板内に形成されるトランジスタを備える。トランジスタは、少なくとも１つの閉ループを形成するゲートを有する。またその集積回路は、トランジスタに接続される吐出素子も含み、その吐出素子は、フィールド酸化膜層を介在させることなく、基板上に配置される。
【０００５】
トランジスタゲート領域のレイアウトを変更することにより、トランジスタのアクティブ領域を画定するのにアイランドマスクを必要としないように集積回路が製造される。レイアウト変更は、トランジスタのゲートが１つあるいは複数のループからなる閉ループ構造を用いて形成されることを必要とする。レイアウトを変更し、製造中にアクティブ領域を画定するためのアイランドマスクを用いないことにより、いくつかの利点がもたらされる。集積回路を形成するために必要とされる製造工程の数を削減することにより、コストが削減される。製造工程の数を削減することにより、汚染物質が混入することに起因する故障の危険性が低減され、それゆえ歩留まりおよび信頼性が向上する。また、製造工程を削減することにより、製造時のウェーハ当たりの化学薬品の使用量も削減され、さらに所定の時間あるいは１組の所定の装置において処理されるウェーハの全数が増加する。
【発明を実施するための最良の形態】
【０００６】
本発明の半導体素子は、広範囲の半導体素子技術に適用可能であり、種々の半導体材料から製造されることができる。以下の記述は、現時点で入手可能な半導体素子の大部分がシリコン基板内に製造され、本発明の最も一般的に直面する応用形態がシリコン基板を含むことになるので、シリコン基板内に実装されるような本発明の半導体素子の現時点でいくつかの好ましい実施形態を説明する。それにもかかわらず、本発明はガリウムヒ素、ゲルマニウムおよび他の半導体材料においても有利に用いることができる。したがって、本発明はシリコン半導体材料内に製造される素子には限定されず、ポリシリコン・オン・ガラス基板を用いる薄膜トランジスタ（ＴＦＴ）技術のような、当業者が入手可能な半導体材料および当業者が利用可能な技術のうちの１つあるいは複数のものにおいて製造される素子を含むであろう。
【０００７】
さらに、半導体素子の種々の部分は正確な縮尺で描かれていない。本発明をより明らかに例示し、理解しやすくするために、ある特定の寸法が他の寸法に対して誇張されている。例示するために、本発明の半導体素子の好ましい実施形態は、特定のｐ型およびｎ型領域を含むように示されているが、これらの教示は、たとえば、例示される素子の双対を提供するために、種々の領域の導電率が逆にされた半導体素子にも同じく当てはまることを明確に理解されたい。
【０００８】
さらに、本明細書に例示される実施形態は、種々の領域が深さおよび幅を有する２次元の図で示されるが、これらの領域は素子の単一のセルの一部のみを図示しており、それらの素子は３次元構造に配列される複数のそのようなセルを含むことができることは明確に理解されたい。したがって、実際の素子上に製造される場合には、これらの領域は長さ、幅および深さを含む３次元を有することになる。
【０００９】
図面は正確な縮尺でないことに留意されたい。さらに、図面では、高濃度にドープされた領域（通常は、少なくとも１×１０19不純物／ｃｍ3の不純物濃度）はプラス符号（たとえば、ｎ+あるいはｐ+）で示され、低濃度にドープされた領域（通常は、せいぜい約５×１０16不純物／ｃｍ3の不純物濃度）はマイナス符号（たとえば、ｐ-あるいはｎ-）で示される。
【００１０】
さらに、本発明はシリコン半導体素子を対象にした好ましい実施形態によって例示されるが、これらの例示は本発明の範囲または適用可能性を制限することは意図していない。本発明の半導体素子は、図示される物理的な構造に限定されることは意図していない。これらの構造は、現時点での好ましい実施形態に対する本発明の有用性および適用を例示するために含まれている。
【００１１】
ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）のアクティブエリア構成要素、たとえばソースおよびドレインの分離は、２つのマスク層、すなわちアイランド層とゲート層とを用いることにより従来どおりに達成される。アイランド層は、基板上に成長させた厚いフィールド酸化膜内に開口部を形成するために用いられる。ゲート層は、トランジスタのゲートを形成するために用いられ、厚いフィールド酸化膜のアイランド開口部内に、トランジスタの自己整列された個別のアクティブエリア（ソースおよびドレイン）を形成する。
【００１２】
図１は、トランジスタと吐出素子とを組み合わせた従来の集積回路１１の例示的な断面図である。基板１０はシリコンであることが好ましいが、当業者に知られている他の基板を用いることができ、それでも依然として本発明の精神および範囲を満たすことができ、その基板は従来の集積回路プロセスを用いて処理される。基板１０は、ＮＭＯＳプロセス用にｐドーパントをドープされることが好ましい。しかしながら、ＰＭＯＳプロセス用にｎドーパントをドープされることもできる。基板１０は、基板上に配置される吐出素子２０を有し、吐出素子２０と基板１０との熱分離を与えるためにフィールド酸化膜層１２が介在している。オプションでは、フィールド酸化膜層１２上には、さらに別の堆積された酸化膜層を配置することができる。吐出素子２０は、基板１０上に形成されるトランジスタ３０、好ましくはＮ−ＭＯＳトランジスタに接続される。その接続は、アルミニウムのような導電層２１を用いてなされることが好ましいが、２例を挙げると、銅および金のような他の導体を用いることもできる。トランジスタ３０は、ソースアクティブ領域１８と、ドレインアクティブ領域１６と、ゲート１４とを含む。吐出素子２０は、フィールド酸化膜層１２上に堆積される抵抗性導電層１９から形成される。導電層２１内の開口部のエリアが吐出素子２０を画定する。インクのような吐出されることになる流体の反作用的な性質から吐出素子２０を保護するために、基板１０上に堆積されている吐出素子２０および他の薄膜層上に、パッシベーション層２２が配置される。プリントヘッドを形成するために、集積回路１１が、流体障壁２６およびオリフィス板２８として示されるオリフィス層８２と組み合わされる。吐出素子２０およびパッシベーション層２２は、パッシベーション層２２上に配置されるキャビテーション層２４によって、ノズル９０から流体を吐出した後の流体チャンバ９２の気泡破壊に起因する損傷から保護される。基板１０上に配置される薄膜層３２のスタックは、オリフィス層８２を付着する前に基板１０上で処理される層である。オプションでは、オリフィス層８２には、ポリマー材料あるいはエポキシ材料の単層あるいは多層を用いることができる。オリフィス層を形成するためのいくつかの方法が当業者に知られている。
【００１３】
本発明の実施形態では、従来のプロセスとは異なり、アイランドマスクを用いることなくトランジスタが形成される。また、基板上にフィールド酸化膜誘電層を成長させない。代わりに、ゲートマスクを変更して閉ループゲート構造を形成し、トランジスタを形成するために必要とされる全ての分離を達成する。閉ループゲート構造を用いることにより、トランジスタのドレインアクティブエリアは、トランジスタのゲートによって包囲される。閉ループゲートの外側にあるエリアは、トランジスタのソースアクティブエリアである。このゲートレイアウト技法によって、アクティブレベルマスク、２つの加熱炉操作、ならびに限定はしないが、フィールド酸化、窒化物堆積およびプラズマエッチングステップを含むいくつかの他の工程ステップを必要としない、集積回路を形成するための新たな工程を生み出すことができる。したがって、本発明の１つの利点は、ゲート酸化前の従来のＭＯＳ工程と比べて、多数の工程ステップが削減されることである。例示的な従来のプロセスは、パッド酸化前洗浄、パッド酸化、窒化物堆積、アクティブフォトリソグラフィ、アクティブエッチング、レジスト除去、フィールド酸化前洗浄、フィールド酸化、除釉、窒化物剥離、および熱ゲート酸化膜を成長させる前のゲート酸化前洗浄のステップを含む。これらの例示的な従来のプロセスの全てのステップが、本発明の実施形態を実施するためのプロセスを用いるときには排除される。アクティブ層フォトリソグラフィが排除されるので、用いられる全ての数のマスクレベルが削減される。さらに、本発明の実施形態を実施するために用いられるプロセスに厚いフィールド酸化膜層がないことを補償するために、好ましくはＰＳＧ（phosphosilicate glass）からなる誘電体層が、好ましくは堆積によって、少なくとも２，０００オングストロームの厚さまで、好ましくは６，０００〜１２，０００オングストローム以上の厚さまで付着される。フィールド酸化膜がないことに起因して結果的に誘電体層がより薄くなることと、種々のエッチング特性とのため、従来プロセスのコンタクトエッチングステップの時間を短縮し、オーバーエッチングを避けるように変更することが好ましい。たとえば、従来のコンタクトエッチングプロセス時間が２１０秒であった場合には、新たなコンタクトエッチングプロセス時間は１２０秒であることが好ましい。
【００１４】
図２は、本発明を組み込んだ集積回路（ＩＣ）１１７の一実施形態の例示的な断面図である。この実施形態では、トランジスタのゲート１１４は２つのセクションで示されるが、実際にはこの図の外側に閉ループを構成するように接続される（図５を参照されたい）。この実施形態では、ＩＣ１１７上の各トランジスタ１３０は、閉ループゲート構造を用いて形成され、閉ループの内側部分内にトランジスタ１３０のドレイン１１６が分離される。トランジスタ１３０のソース１１８は、閉ループゲートの外側にある。この実施形態では、基板１１０上にフィールド酸化膜を成長させることはなく、ドレイン１１６およびソース１１８のアクティブエリアを画定するためにアイランドマスクは用いられない。フィールド酸化膜成長がないことを補うために、好ましくはＰＳＧからなる誘電体層１３６が、少なくとも２０００オングストローム、好ましくは約６，０００〜約１２，０００オングストローム以上の厚さまで堆積され、吐出素子１２０と基板１１０との間の熱分離を与える。第１のコンタクト１２３が誘電体層１３６内に形成され、導電層１２１がトランジスタ１３０のドレイン１１６に接触できるようにし、トランジスタ１３０はさらに吐出素子１２０に接続される。また第２のコンタクト１２５も誘電体層１３６内に形成され、導電層１２１がトランジスタ１３０のゲート１１４に接触できるようにする。
【００１５】
図３は、本発明の別の実施形態の例示的な断面図であり、基板内に形成されるトランジスタのバルク（バックゲートあるいはボディ）に接続するため、基板ボディコンタクト１１３が集積回路１１７内に用いられる。この実施形態では、基板コンタクトのためのさらに別のマスク層を用いて、ポリシリコンパッド１２９と、ポリシリコンパッド１２９の下にある大域アクティブエリア１１８のドーピングを阻止するために用いられるゲート酸化膜１１５とをパターニングし、エッチングする。これにより、ポリシリコンパッド１２９の下にある基板は、アクティブエリア形成中にドープされないままになる。こうして、基板１１０への基板コンタクト１１３は、好ましくはＮ−ＭＯＳ回路の場合にはグランドに、あるいはＰ−ＭＯＳ回路の場合にはＶＤＤ電源に直に結合されることができる。この例示的な実施形態では、基板コンタクト１１３は、パッシベーション層１２２および誘電体層１３６に載置される、後に付着されるキャビテーション層１２４、好ましくはタンタルを用いて形成される。
【００１６】
従来のＭＯＳ集積回路は、基板内に形成されるトランジスタのバルク（バックゲートあるいはボディ）に、Ｎ−ＭＯＳの場合にはグランド電位、あるいはＰ−ＭＯＳの場合にはＶＤＤ電位のいずれかのバイアスをかけることに留意されたい。このようにバイアスをかけることは、動的なトランジスタ動作中にバックグランド接合漏れ電流および任意の注入される基板電流を放出するためになされる。フィールド酸化膜分離を除去し、ＮＭＯＳの場合にはｎ＋、ＰＭＯＳの場合にはｐ＋がドープされた基板の非ポリエリアを備えることにより、直接基板ボディコンタクトを確立するための１つの方法は、ポリパッド１２９（図３）を形成し、その下にあるアクティブエリアがドープされないようにし、その後、ポリパッド１２９およびゲート酸化膜１１５を通して基板へのコンタクト１１３を形成することである。そうするためには、プロセスのコストを上げ、プロセスを複雑にする個別の基板コンタクトマスクを用いる必要がある。
【００１７】
このコスト追加を避けるために、１つのオプションは、基板ボディ１２７を、それゆえトランジスタのボディをグランド電位に接続しないことである。基板ボディ１２７をグランド６４に接続しないことにより、基板ボディ１２７は、漏れ電流および迷走電流に起因して浮動状態になされる。ＮＭＯＳおよびｐ基板ボディの場合、基板ボディ１２７は、固有の分離ダイオード（基板からアクティブソース、ドレインエリアへ）を逆バイアスに維持するために、トランジスタのソースおよびドレイン領域に対して理想的には正ではない。理想的には、基板１１０の基板ボディ１２７は、Ｎ−ＭＯＳ集積回路の場合にグランド電位（Ｐ−ＭＯＳ回路の場合にＶＤＤ）にバイアスされるが、基板ボディ１２７の実際の電圧は、ゲートＶｔ（電圧閾値ターンオン）電位に影響を及ぼすことにより、トランジスタの電流−電圧特性をわずかに変化させることができる。変更されたプロセスによれば、グランド電位接合アクティブエリアの大部分がグランドに固定されるようになるので、基板電荷がボディとアクティブエリアとの間に順方向にバイアスをかけられたｐ−ｎ＋接合を形成し、それゆえ集積回路の大部分にわたって基板ボディ１２７をグランド５６に間接的に接続するので、基板ボディ１２７内の電荷蓄積は最小限に抑えられる。基板ボディ１２７への漏れ電流がボディ電位を上昇させる場合には、グランド電位接合アクティブエリアがボディ電圧の上昇を１ダイオードの降下未満に制限する。ボディ電位の上昇の影響は、トランジスタをターンオンするために必要とされるＶｔ電圧を低減することである。このわずかな上昇は、そのボディが直に接地されるＮ−ＭＯＳトランジスタの一般的なＶｔが概ね０．８〜１．２Ｖであるので、通常は問題にはならない。したがって、Ｖｔのわずかな減少は、一般的にデジタル回路の動作には影響を及ぼさないであろう。それゆえ、基板ボディ１２７への基板コンタクト１１３（図３）は完全に排除されることができ、それにより、工程ステップ数および製造コストをさらに削減することができる。機能的な試験および実証的な試験により、本発明を具現する集積回路およびプリントヘッドの歩留まりあるいは流体カートリッジの性能が、基板接続を用いる場合と用いない場合とで差がないことが示されている。
【００１８】
図４は、プリントヘッド上の吐出素子のマトリクスのうちの１つとして、Ｒijとして示される吐出素子１２０を選択的に制御するために用いられるトランジスタ回路の例示的な概略図である。いくつかの他の回路を用いて吐出素子１２０を制御することができるが、この回路は本発明のいくつかの有利な態様を例示するために提供される。吐出素子１２０は、基本要素ドライブ線４６と、Ｔ１トランジスタ１３０のドレインとに接続される。Ｔ１トランジスタ１３０のソースはグランド６４に接続される。Ｔ１トランジスタ１３０のゲートは、Ｔ２トランジスタ４２のソースと、Ｔ３トランジスタ４０のドレインとに接続される。Ｔ３トランジスタ４０のソースはグランド６４に接続される。Ｔ３トランジスタ４０のゲートはイネーブルＢ信号５０に接続される。Ｔ２トランジスタ４２のゲートはイネーブルＡ信号４４に接続される。Ｔ２トランジスタ４２のドレインは、アドレス選択信号４８に接続される。
【００１９】
図５は、図４の例示的な概略図の例示的なマスクレイアウトであり、本発明の態様を具現する。Ｔ１トランジスタ１３０のゲート１１４は、ゲート長を長くし、オン抵抗がより低いトランジスタを形成するために、蛇行した閉ループ構造として形成される。閉ループの内側では、ドレイン１１６が、吐出素子１２０に接続するために導電層１２１と接触する。閉ループの外側では、ソース１１８がグランド６４への別の導電層と接触する。Ｔ１トランジスタ１３０のゲート１１４は、Ｔ３トランジスタ４０の閉ループゲートの内側、すなわちドレインに接続される。また、Ｔ３トランジスタ４０の閉ループゲート５２の内側には、Ｔ２トランジスタ４２の閉ループゲートもある。Ｔ２トランジスタ４２を、Ｔ３トランジスタ４０の内側アクティブエリア内に配置することにより、Ｔ３トランジスタ４０のドレインは本質的に、Ｔ２トランジスタ４２のソースに接続される。Ｔ３トランジスタ４０のゲート５２は、イネーブルＢ信号５０に接続される。Ｔ２トランジスタ４２のゲート５４は、イネーブルＡ信号４４に接続される。Ｔ２トランジスタ４２の閉ループゲート５４の内側、すなわちそのドレインは、アドレス選択信号４８に接続される。
【００２０】
図６は、記録装置と、トランジスタ１３０と吐出素子１２０とを組み合わせた集積回路との間の電気的なインターフェースを示す例示的な概略図である。この例では、グランド電位への基板コンタクトは形成されない。トランジスタ１３０のバルク１２７は、バルク１２７接続とソース１１８接続との間に固有ダイオード１３を有するように示される。この例では、トランジスタ１３０のドレイン１１６は、吐出素子１２０、すなわちヒータ抵抗に接続される。ヒータ抵抗はさらに、基本要素信号インターフェース４６に接続される。基本要素は、プリントヘッド内の１つの色の列のような、吐出素子のグループである。基本要素信号インターフェース４６、トランジスタ１３０のゲート１１４およびトランジスタ１３０のソース１１８は、記録装置が制御することができる外部インターフェースポート（たとえば、図９のコンタクト２１４）を形成する。記録装置２４０（図１０を参照されたい）は、スイッチ６０を介して、集積回路２００（図８を参照されたい）上にある好ましくは一群の吐出素子（基本要素）への電源５６を制御する基本要素選択回路５８を含む。また記録装置２４０は、基本要素内の個々の吐出素子を選択するドライバ６２とのインターフェースを形成するアドレス選択回路６６も含む。
【００２１】
本発明を組み込む例示的なプロセスの場合、吐出素子を有するＭＯＳ集積回路は、基板コンタクトが用いられない場合にはわずか７つのマスク、または基板コンタクトが用いられる場合でも８つのマスクで製造されることができる。プリントヘッドを形成するために、集積回路は、前に付着された薄膜層のスタック上に保護層およびオリフィス層を設けるように処理される。オリフィス層を形成するために種々の方法が存在し、当業者に知られている。例示的なプロセスの場合、マスク層ラベルは、後続の主薄膜層あるいは機能を表す。マスクは、ゲート、コンタクト、基板コンタクト（オプション）、メタル１、傾斜金属エッチング、バイア、キャビテーションおよびメタル２として（用いられることが好ましい順序に）ラベルを付される。
【００２２】
図７は、本発明の態様を具現する集積回路を形成するために用いられるプロセスの例示的な流れ図である。ブロック３１０では、ドープされた基板でプロセスが開始する。その基板は、Ｎ−ＭＯＳの場合にはｐドープ基板、Ｐ−ＭＯＳの場合にはｎドープ基板であることが好ましい。従来のプロセスであれば、アクティブエリアを画定し、フィールド酸化膜を成長させる主なステップが実行されることになる。本発明のプロセスでは、アクティブマスクでアクティブエリアを画定する従来のステップ、およびフィールド酸化膜を成長させる従来のステップは除去される。ブロック３１２では、ゲート酸化膜の第１の誘電体層がドープ基板上に付着される。ゲート酸化膜を形成するために、二酸化シリコンの層が形成されることが好ましい。別法では、窒化シリコンの層および二酸化シリコンの層のようないくつかの層からゲート酸化膜を形成することができる。さらに、ゲート酸化膜を付着するいくつかの異なる方法が当業者に知られている。ブロック３１４では、第１の導電層、好ましくは多結晶シリコン（ポリシリコン）の堆積物が付着され、ブロック３１６においてゲートマスクでパターニングされ、閉ループ構造にウエットあるいはドライエッチングされて、残りの第１の導電層からゲート領域が形成され、トランジスタのドレインが閉ループ内に形成され、トランジスタのソースが閉ループ構造の外側のエリアに形成される。ブロック３１８では、第１の導電層によって遮断されていない基板のエリアに、ある濃度のドーパントが添加され、トランジスタのアクティブ領域が形成される。アイランドマスクが用いられないので、基板表面の大部分がアクティブ領域として形成されるであろう。ブロック３２０では、第２の誘電体層、好ましくはＰＳＧが所定の厚さ（少なくとも２，０００オングストロームであるが、好ましくは約６，０００〜約１２，０００オングストローム以上）まで付着され、後に形成される吐出素子と基板１１０との間に十分な熱分離が与えられる。ＰＳＧが付着された後に、その密度が高められることが好ましい。オプションでは、第２の誘電体層を付着する前に、熱酸化膜の薄い層が、トランジスタのソース、ドレインおよびゲート上に、好ましくは約５０〜２，０００オングストローム、さらに好ましくは１，０００オングストロームまで付着されることができる。ブロック３２２では、第１の組のコンタクト領域がコンタクトマスクを用いて第２の誘電体層内に形成され、第１の導電層および／またはトランジスタのアクティブ領域への開口部が形成される。オプションでは、オプションの基板コンタクトマスクとともに、第２のエッチングステップを用いて、基板ボディコンタクトがパターニングされ、エッチングされる。ブロック３２４では、第２の導電層、好ましくはタンタルアルミニウムのような電気的に抵抗性の層が堆積によって付着される。オプションでは、第２の導電層が多結晶シリコン（ポリシリコン）から形成される。第２の導電層を用いて吐出素子が形成される。ブロック３２６では、アルミニウムのような第３の導電層が、好ましくは堆積あるいはスパッタリングによって付着される。ブロック３２８では、第３の導電層がメタル１マスクでパターニングされ、エッチングされて、配線用の金属トレースが形成される。第３の導電層を用いて、トランジスタのアクティブ領域が吐出素子に接続される。また第３の導電層を用いて、第１の導電層からの種々の信号がアクティブエリア領域に接続される。集積回路をプリントヘッドに加工するために、さらに続くステップが、プリントヘッド薄膜保護材料と導電層とを組み合わせて、集積回路薄膜とのインターフェースが形成される。ブロック３３０では、基板上に前に付着された層上にパッシベーション層が付着される。ブロック３３２では、バイアマスクを用いて、パッシベーション層がパターニングされ、エッチングされて、パッシベーション層内に第３の導電層への第２の組のコンタクト領域が形成される。保護パッシベーション層は、窒化シリコンの層および炭化シリコンの層から形成されることが好ましい。ブロック３３４では、保護キャビテーション層、好ましくはタンタル、タングステンあるいはモリブデンが付着される。ブロック３３６では、キャビテーション層がキャビテーションマスクでパターニングされ、エッチングされる。ブロック３３８では、第４の導電層、好ましくは金が堆積あるいはスパッタリングされる。ブロック３４０では、第４の導電層がメタル２マスクでパターニングされ、エッチングされて、導電性トレースが形成される。第４の導電層トレースは、パッシベーション層内の第２の組のコンタクト領域を通して、第３の導電層と接触するために用いられる。プリントヘッドを動作させるための外部信号が、第４の導電層に接触する。ステップ３４２では、基板上に前に付着された薄膜層のスタックの表面上にオリフィス層が付着される。オリフィス層は、１つあるいは複数の層から形成される。１つのオプションは、保護障壁層を設けて、吐出素子に接続される流体ウェル（流体収容空洞）を画定し、その後、プリントヘッドから吐出される任意の流体を誘導するために、流体ウェル上に、ノズルの形成されたオリフィス板を設けることである。別のオプションは、流体ウェルおよびノズルを形成するために露光し、現像することができるフォトリソグラフィ用ポリマーあるいはエポキシ材料を付着することである。そのポリマー材料またはエポキシ材料は、１つあるいは複数の層から形成されることができる。
【００２３】
図８は、本発明を具現する集積回路、すなわち流体ジェットプリントヘッド２００の例示的な斜視図である。基板１１０上に、図５に示される回路を構成する薄膜層１３２のスタックが配設される。集積回路の表面上に、流体を吐出するための少なくとも１つの開口部１９０を形成するオリフィス層１８２が配設される。開口部（複数可）は、図２の吐出素子（複数可）１２０（図示せず）に流体的に結合される。吐出素子１２０は、流体ウェル内の流体にエネルギーを与えるために、流体ウェルのすぐ下に、位置合わせされて配置されることが好ましい。
【００２４】
図９は、図８の流体ジェットプリントヘッド２００を組み込む例示的な流体カートリッジ２２０である。流体カートリッジ２２０は、流体貯蔵室を画定する本体２１８を有する。流体貯蔵室は、流体ジェットプリントヘッド２００のオリフィス層１８２内の開口部１９０に流体的に結合される。流体カートリッジ２２０は、貯蔵室内の流体が開口部１９０から漏れ出すのを防ぐための目の詰まったフォームスポンジとして示される圧力調整体２１６を有する。流体ジェットプリントヘッド２００内のエネルギー散逸素子１２０（図２を参照されたい）が、フレキシブル回路２１２を用いて、コンタクト２１４に接続される。
【００２５】
図１０は、図９の流体カートリッジ２２０を用いる例示的な記録装置２４０である。記録装置２４０は、媒体を保持するための媒体トレイ２５０を含む。記録装置２４０は、流体カートリッジ２２０上の流体ジェットプリントヘッド２００の第１の方向にわたって、媒体トレイ２５０からの媒体２５６を移動させるための第１の移送機構２５２を有する。記録装置２４０はオプションで、流体カートリッジ２２０を保持し、媒体２５６にわたって、記録カートリッジ２２０を、第１の方向に直交することが好ましい第２の方向に移送する第２の移送機構２５４を有する。
【図面の簡単な説明】
【００２６】
【図１】トランジスタおよび吐出素子を組み合わせた従来の集積回路の例示的な断面図である。
【図２】閉ループトランジスタおよび吐出素子の断面を示す本発明の一実施形態の例示的な断面図である。
【図３】本発明の代替的な実施形態において用いられるオプションの基板コンタクトの例示的な断面図である。
【図４】吐出素子を選択的に制御するために用いられるトランジスタ回路の例示的な概略図である。
【図５】本発明の態様を具現する、図４の例示的な概略図の例示的なマスクレイアウト図である。
【図６】記録装置と、トランジスタと吐出素子とを組み合わせる、流体カートリッジ上にあるプリントヘッド集積回路との間の電気的インターフェースを示す例示的な概略図である。
【図７】本発明の態様を具現する集積回路を形成するために用いられるプロセスの例示的な流れ図である。
【図８】本発明を具現する集積回路から形成されるプリントヘッドの例示的な斜視図である。
【図９】図８の例示的なプリントヘッドを組み込む例示的な流体カートリッジを示す図である。
【図１０】図９の例示的な記録用カートリッジを組み込む例示的な記録装置を示す図である。
【符号の説明】
【００２７】
１２：フィールド酸化膜層
１１０：基板
１１４：ゲート
１１５：ゲート酸化膜
１１７：集積回路
１２０：吐出素子
１３０：トランジスタ
１３６：誘電体層
１８２：オリフィス層
１９０：ノズル
２００：プリントヘッド
２１６：圧力調整体
２１８：本体
２２０：流体カートリッジ
２４０：記録装置
２５４：移送機構
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際公開パンフレット】
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【国際調査報告】
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