(57)【要約】Ｓｉ基板と、緩和Ｓｉ1-xＧｅx層と、歪み表面層とを含むヘテロ構造と、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴと、を備えるＣＭＯＳインバータであって、前記ｐＭＯＳＦＥＴのチャネルおよび前記ｎＭＯＳＦＥＴのチャネルを前記歪み表面層に形成することを特徴とするＣＭＯＳインバータ。もう１つの実施の形態では、Ｓｉ基板と、前記Ｓｉ基板上の緩和Ｓｉ1-xＧｅx層と、前記緩和Ｓｉ1-xＧｅx層上の歪み層とを含むヘテロ構造と、前記ヘテロ構造において形成されたｐトランジスタおよびｎトランジスタと、を備える集積回路であって、前記歪み層が、前記ｐトランジスタおよび前記ｎトランジスタのチャネルを備えるとともに、前記ｎトランジスタおよび前記ｐトランジスタが、ＣＭＯＳ回路において連系されていることを特徴とする集積回路を提供する。
2004523103.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基板と、前記Ｓｉ基板上の緩和Ｓｉ1-xＧｅx層と、前記緩和Ｓｉ1-xＧｅx層上の歪み表面層とを含むヘテロ構造と、
ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴと、
を備えるＣＭＯＳインバータであって、前記ｐＭＯＳＦＥＴのチャネルおよび前記ｎＭＯＳＦＥＴのチャネルを前記歪み表面層に形成することを特徴とするＣＭＯＳインバータ。
【請求項２】
請求項１に記載のＣＭＯＳインバータであって、前記ヘテロ構造が、さらに、前記歪み表面層と前記Ｓｉ基板との間に位置する平坦化された表面を備えることを特徴とするＣＭＯＳインバータ。
【請求項３】
請求項１に記載のＣＭＯＳインバータであって、前記歪み表面層の表面粗さが１ｎｍ未満であることを特徴とするＣＭＯＳインバータ。
【請求項４】
請求項１に記載のＣＭＯＳインバータであって、前記ヘテロ構造が、さらに、前記緩和Ｓｉ1-xＧｅx層と前記Ｓｉ基板との間に位置する酸化膜層を備えることを特徴とするＣＭＯＳインバータ。
【請求項５】
請求項１に記載のＣＭＯＳインバータであって、前記ヘテロ構造が、さらに、前記緩和Ｓｉ1-xＧｅx層と前記Ｓｉ基板との間に位置するＳｉＧｅ傾斜バッファ層を備えることを特徴とするＣＭＯＳインバータ。
【請求項６】
請求項１に記載のＣＭＯＳインバータであって、前記歪み表面層がＳｉを備えることを特徴とするＣＭＯＳインバータ。
【請求項７】
請求項１に記載のＣＭＯＳインバータであって、０．１＜ｘ＜０．５であることを特徴とするＣＭＯＳインバータ。
【請求項８】
請求項７に記載のＣＭＯＳインバータであって、前記ｐＭＯＳＦＥＴのゲート幅と前記ｎＭＯＳＦＥＴのゲート幅との比率が、バルクシリコンにおける電子移動度と正孔移動度との比率にほぼ等しいことを特徴とするＣＭＯＳインバータ。
【請求項９】
請求項７に記載のＣＭＯＳインバータであって、前記ｐＭＯＳＦＥＴのゲート幅と前記ｎＭＯＳＦＥＴのゲート幅との比率が、前記歪み表面層における電子移動度と正孔移動度との比率にほぼ等しいことを特徴とするＣＭＯＳインバータ。
【請求項１０】
請求項７に記載のＣＭＯＳインバータであって、前記ｐＭＯＳＦＥＴのゲート幅と前記ｎＭＯＳＦＥＴのゲート幅との比率が、バルクシリコンにおける電子移動度と正孔移動度との比率の平方根にほぼ等しいことを特徴とするＣＭＯＳインバータ。
【請求項１１】
請求項７に記載のＣＭＯＳインバータであって、前記ｐＭＯＳＦＥＴのゲート幅と前記ｎＭＯＳＦＥＴのゲート幅との比率が、前記歪み表面層における電子移動度と正孔移動度との比率の平方根にほぼ等しいことを特徴とするＣＭＯＳインバータ。
【請求項１２】
請求項７に記載のＣＭＯＳインバータであって、ゲートドライブを低減させて、電力消費を下げることを特徴とするＣＭＯＳインバータ。
【請求項１３】
高速集積回路における、請求項７に記載のＣＭＯＳインバータ。
【請求項１４】
低電力集積回路における、請求項７に記載のＣＭＯＳインバータ。
【請求項１５】
Ｓｉ基板と、前記Ｓｉ基板上の緩和Ｓｉ1-xＧｅx層と、前記緩和Ｓｉ1-xＧｅx層上の歪み層とを含むヘテロ構造と、
前記ヘテロ構造において形成されたｐトランジスタおよびｎトランジスタと、
を備える集積回路であって、前記歪み層が、前記ｐトランジスタおよび前記ｎトランジスタのチャネルを備えるとともに、前記ｎトランジスタおよび前記ｐトランジスタが、ＣＭＯＳ回路において連系されていることを特徴とする集積回路。
【請求項１６】
請求項１５に記載の集積回路であって、前記ヘテロ構造が、さらに、前記歪み層と前記Ｓｉ基板との間に位置する平坦化された表面を備えることを特徴とする集積回路。
【請求項１７】
請求項１５に記載の集積回路であって、前記歪み層の表面粗さが１ｎｍ未満であることを特徴とする集積回路。
【請求項１８】
請求項１５に記載の集積回路であって、前記ヘテロ構造が、さらに、前記緩和Ｓｉ1-xＧｅx層と前記Ｓｉ基板との間に位置する酸化膜層を備えることを特徴とする集積回路。
【請求項１９】
請求項１５に記載の集積回路であって、前記ヘテロ構造が、さらに、前記緩和Ｓｉ1-xＧｅx層と前記Ｓｉ基板との間に位置するＳｉＧｅ傾斜バッファ層を備えることを特徴とする集積回路。
【請求項２０】
請求項１５に記載の集積回路であって、前記歪み層がＳｉを備えることを特徴とする集積回路。
【請求項２１】
請求項１５に記載の集積回路であって、０．１＜ｘ＜０．５であることを特徴とする集積回路。
【請求項２２】
請求項１５に記載の集積回路であって、前記ＣＭＯＳ回路が論理ゲートを備えることを特徴とする集積回路。
【請求項２３】
請求項１５に記載の集積回路であって、前記ＣＭＯＳ回路がＮＯＲゲートを備えることを特徴とする集積回路。
【請求項２４】
請求項１５に記載の集積回路であって、前記ＣＭＯＳ回路がＸＯＲゲートを備えることを特徴とする集積回路。
【請求項２５】
請求項１５に記載の集積回路であって、前記ＣＭＯＳ回路がＮＡＮＤゲートを備えることを特徴とする集積回路。
【請求項２６】
請求項１５に記載の集積回路であって、前記ｐチャネルトランジスタが前記ＣＭＯＳ回路においてプルアップトランジスタとして機能するとともに、前記ｎチャネルトランジスタが前記ＣＭＯＳ回路においてプルダウントランジスタとして機能することを特徴とする集積回路。
【請求項２７】
請求項１５に記載の集積回路であって、前記ＣＭＯＳ回路がインバータを備えることを特徴とする集積回路。
【請求項２８】
Ｓｉ基板と、前記Ｓｉ基板上の緩和Ｓｉ1-xＧｅx層と、前記緩和Ｓｉ1-xＧｅx層上の歪み表面層とを含むヘテロ構造を設け、
前記ヘテロ構造においてｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴを集積するＣＭＯＳインバータの製造方法であって、前記ｐＭＯＳＦＥＴのチャネルおよび前記ｎＭＯＳＦＥＴのチャネルを前記歪み表面層に形成することを特徴とする方法。
【請求項２９】
請求項２８に記載の方法であって、前記ヘテロ構造が、さらに、前記歪み表面層と前記Ｓｉ基板との間に位置する平坦化された表面を備えることを特徴とする方法。
【請求項３０】
請求項２８に記載の方法であって、前記歪み表面層の表面粗さが１ｎｍ未満であることを特徴とする方法。
【請求項３１】
請求項２８に記載の方法であって、前記ヘテロ構造が、さらに、前記緩和Ｓｉ1-xＧｅx層と前記Ｓｉ基板との間に位置する酸化膜層を備えることを特徴とする方法。
【請求項３２】
請求項２８に記載の方法であって、前記ヘテロ構造が、さらに、前記緩和Ｓｉ1-xＧｅx層と前記Ｓｉ基板との間に位置するＳｉＧｅ傾斜バッファ層を備えることを特徴とする方法。
【請求項３３】
請求項２８に記載の方法であって、前記歪み表面層がＳｉを備えることを特徴とする方法。
【請求項３４】
請求項２８に記載の方法であって、０．１＜ｘ＜０．５であることを特徴とする方法。
【請求項３５】
請求項３４に記載の方法であって、前記ｐＭＯＳＦＥＴのゲート幅と前記ｎＭＯＳＦＥＴのゲート幅との比率が、バルクシリコンにおける電子移動度と正孔移動度との比率にほぼ等しいことを特徴とする方法。
【請求項３６】
請求項３４に記載の方法であって、前記ｐＭＯＳＦＥＴのゲート幅と前記ｎＭＯＳＦＥＴのゲート幅との比率が、前記歪み表面層における電子移動度と正孔移動度との比率にほぼ等しいことを特徴とする方法。
【請求項３７】
請求項３４に記載の方法であって、前記ｐＭＯＳＦＥＴのゲート幅と前記ｎＭＯＳＦＥＴのゲート幅との比率が、バルクシリコンにおける電子移動度と正孔移動度との比率の平方根にほぼ等しいことを特徴とする方法。
【請求項３８】
請求項３４に記載の方法であって、前記ｐＭＯＳＦＥＴのゲート幅と前記ｎＭＯＳＦＥＴのゲート幅との比率が、前記歪み表面層における電子移動度と正孔移動度との比率の平方根にほぼ等しいことを特徴とする方法。
【請求項３９】
請求項３４に記載の方法であって、ゲートドライブを低減させて、電力消費を下げることを特徴とする方法。
【請求項４０】
Ｓｉ基板と、前記Ｓｉ基板上の緩和Ｓｉ1-xＧｅx層と、前記緩和Ｓｉ1-xＧｅx層上の歪み層とを有するヘテロ構造を設け、
前記ヘテロ構造においてｐトランジスタおよびｎトランジスタを形成する集積回路の製造方法であって、前記歪み層が、前記ｐトランジスタおよび前記ｎトランジスタのチャネルを備えるとともに、前記ｎトランジスタおよび前記ｐトランジスタが、ＣＭＯＳ回路において連系されていることを特徴とする方法。
【請求項４１】
請求項４０に記載の方法であって、前記ヘテロ構造が、さらに、前記歪み層と前記Ｓｉ基板との間に位置する平坦化された表面を備えることを特徴とする方法。
【請求項４２】
請求項４０に記載の方法であって、前記歪み層の表面粗さが１ｎｍ未満であることを特徴とする方法。
【請求項４３】
請求項４０に記載の方法であって、前記ヘテロ構造が、さらに、前記緩和Ｓｉ1-xＧｅx層と前記Ｓｉ基板との間に位置する酸化膜層を備えることを特徴とする方法。
【請求項４４】
請求項４０に記載の方法であって、前記ヘテロ構造が、さらに、前記緩和Ｓｉ1-xＧｅx層と前記Ｓｉ基板との間に位置するＳｉＧｅ傾斜バッファ層を備えることを特徴とする方法。
【請求項４５】
請求項４０に記載の方法であって、前記歪み層がＳｉを備えることを特徴とする方法。
【請求項４６】
請求項４０に記載の方法であって、０．１＜ｘ＜０．５であることを特徴とする方法。
【請求項４７】
請求項４０に記載の方法であって、前記ＣＭＯＳ回路が論理ゲートを備えることを特徴とする方法。
【請求項４８】
請求項４０に記載の方法であって、前記ＣＭＯＳ回路がＮＯＲゲートを備えることを特徴とする方法。
【請求項４９】
請求項４０に記載の方法であって、前記ＣＭＯＳ回路がＸＯＲゲートを備えることを特徴とする方法。
【請求項５０】
請求項４０に記載の方法であって、前記ＣＭＯＳ回路がＮＡＮＤゲートを備えることを特徴とする方法。
【請求項５１】
請求項４０に記載の方法であって、前記ｐチャネルトランジスタが前記ＣＭＯＳ回路においてプルアップトランジスタとして機能するとともに、前記ｎチャネルトランジスタが前記ＣＭＯＳ回路においてプルダウントランジスタとして機能することを特徴とする方法。
【請求項５２】
請求項４０に記載の方法であって、前記ＣＭＯＳ回路がインバータを備えることを特徴とする方法。
【請求項５３】
第１のＳｉ基板上に傾斜Ｓｉ1-xＧｅx層を設け、
前記傾斜層上に緩和Ｓｉ1-yＧｅy層を設けて、第１の構造を形成し、
前記第１の構造の前記緩和層を、第２のＳｉ基板を含む第２の構造に接着し、
前記第１のＳｉ基板および前記傾斜層を取り除き、
前記緩和層上に歪み表面層を設けて、ヘテロ構造を形成し、
前記ヘテロ構造においてｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴを集積するＣＭＯＳインバータの製造方法であって、前記ｐＭＯＳＦＥＴのチャネルおよび前記ｎＭＯＳＦＥＴのチャネルを前記歪み表面層に形成することを特徴とする方法。
【請求項５４】
第１のＳｉ基板上に傾斜Ｓｉ1-xＧｅx層を設け、
前記傾斜層上に緩和Ｓｉ1-yＧｅy層を設けて、第１の構造を形成し、
前記第１の構造の前記緩和層を、第２のＳｉ基板を含む第２の構造に接着し、
前記第１のＳｉ基板および前記傾斜層を取り除き、
前記緩和層上に歪み表面層を設けて、ヘテロ構造を形成し、
前記ヘテロ構造においてｐトランジスタおよびｎトランジスタを形成する集積回路の製造方法であって、前記歪み層が、前記ｐトランジスタおよび前記ｎトランジスタのチャネルを備えるとともに、前記ｎトランジスタおよび前記ｐトランジスタが、ＣＭＯＳ回路において連系されていることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本願は、２０００年１２月４日に出願された米国特許仮出願第６０／２５０９８５号に基づく優先権を主張する。
本願は、２００１年６月１９日に共に出願された米国特許出願第０９／８８４１７２号および米国特許出願第０９／８８４５１７号の一部継続出願である。
【０００２】
本発明は、歪みシリコン（strained silicon：キャリア移動度を高めるために結晶構造を変更したシリコン）表面チャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistors：金属酸化膜半導体電界効果トランジスタ）の技術分野に関する。また、本発明は、特に、このようなＭＯＳＦＥＴを、ＣＭＯＳ（Complimentary Metal Oxide Semiconductor：ＮＭＯＳデバイスおよびＰＭＯＳデバイスを共に含む相補型金属酸化膜半導体）インバータ（出力波形が入力における反転波形で上下する回路）に、その他の集積回路においてと同様に用いることに関する。インバータ回路は、基本的なスイッチ（オン／オフステートデバイス）をもたらすことから、あらゆる超大規模集積化（ＶＬＳＩ：Very Large Scale Integrated）設計における基本的な構成要素として用いられる。従って、ＶＬＳＩ設計における基本的なインバータ回路を、いたるところで用いることが可能である。このようなＣＭＯＳインバータの設計は、ＶＬＳＩ設計にとって極めて重要であるので、このようなデバイスを製造する際に用いられる半導体処理装置および半導体材料ばかりではなく、この基本的なＣＭＯＳインバータ回路に用いられるデバイスのサイズや基板の種類の間で細部にわたる兼ね合いが図られる。
【背景技術】
【０００３】
１９７０年代から２００１年までに、ゲート長（ＭＯＳＦＥＴデバイスのソースとドレインとの間の物理的な隔たり）は、ＭＯＳＦＥＴデバイスを高速化するために、桁が２つ減少してきている。このようなゲート長の減少は、密度（単位面積当たりのＭＯＳＦＥＴデバイス数）を急激に改良させたばかりではなく、１年当たり３０％の価格／性能における改良という成果を有するとともに、このデバイスの所要電力を急激に低減させてきている。
【０００４】
ＭＯＳＦＥＴデバイスを高速化し、高密度化し、かつ低電力化するための１つの方法は、デバイスのソース領域とドレイン領域を互いに近づけること（より小さいＭＯＳＦＥＴゲート長）によって、物理的な寸法がより小さくなるようにＭＯＳＦＥＴデバイスを微細化することである。これは、半導体産業における主要な方向性であり続けてきた。これは、例えば、光学式フォトリソグラフィツール、不具合クリーニングツールなどのような半導体プロセス技術を強化および改良させることに加えて、例えば、フォトレジスト材料、冶金材料などのような半導体材料を強化および改良させることによって、うまく実現されてきている。
【０００５】
ＭＯＳＦＥＴデバイスサイズをより小さくしてサブミクロン領域において設計すると、新しい半導体ツールおよび半導体材料は、これに付随するコストが法外に高いものとなる場合がある。例えば、半導体の製造のために、このような新しい半導体ツールおよび半導体材料を用いる最先端技術によるＣＭＯＳ設備は、半導体製造プラント一式当たり２０億ドルを越えるコストがかかる場合がある。これは、半導体処理装置および半導体材料が一般にスケーリング（規模変更）の世代交代が２世代すすむ間（３〜４年）しか有用でないことを考慮すると多額の投資である。
【０００６】
経済上の制約に加えて、物理的に微細化するデバイスサイズは、デバイス材料の固体物理学上の制約に急速に迫っている。例えば、ゲート酸化膜漏れ電流（gate oxide leakage）およびソース／ドレイン抵抗のような、根本的な固体物理学上の限界は、ゲート長０．１マイクロメートル（μｍ）よりもさらに最小化を進めることを、持続不可能なことではないにしても難しいものにしている。
【０００７】
高性能の半導体処理ツール一式および装置にかかるコストと、半導体材料にかかるコストと、固体物理学上の限界である限界とに共に対処するために、半導体研究者らは、バルクシリコンに対するエンハンスメント（強化・向上）である新しい基板材料を活発に探し求めている。このような新しい基板材料によれば、ＭＯＳＦＥＴデバイスが、デバイスサイズを微細化する必要にせまられることなく、高速化および低電力化を実現することを可能にする場合もある。このようなエンハンスメントは、ある世代における新しい半導体処理ツール一式および新しい半導体材料を少なくしたり取り除いたりできる場合もある。
【０００８】
高速化および低電力化するために当該技術分野において用いられる新しい基板材料の１つは、ガリウムヒ素（ＧａＡｓ）であるが、これは、バルクシリコン基板材料よりも電子移動度が高い。但し、電子流が支配的なＮドープされたＦＥＴ（ＮＦＥＴ）および正孔流が支配的なＰドープされたＦＥＴ（ＰＦＥＴ）の両方がある相補型ＦＥＴデバイス（回路設計のために必要とされる）において用いる上で限界がある。ＧａＡｓのＮＦＥＴデバイスは、電子移動度がより高いので、より高速であるはずであるが、ＰＦＥＴデバイスは、正孔移動度が劇的に強化されていないことから、より大きな高速化は見られない。この限界により、インバータのような回路において相補型ＦＥＴアーキテクチャを用いるための非対称問題がもたらされる。
【０００９】
この限界に加えて、ＧａＡｓデバイスは、通常、漏れ電流がより大きいショットキゲートを用いて加工されることから更なる限界がある。この漏れ電流は、ＭＯＳ構造よりも数桁大きい。過剰な漏れ電流は、回路の「オフステート」電力消費の増加につながり、これは、高機能回路にとって受け入れがたい限界となる。ショットキゲートは、当該処理が、ＭＯＳ構造で享受される自己整合ゲート技術を考慮に入れないという点で更なる限界を有しており、従って、一般に、ＧａＡｓ上のＦＥＴは、ゲート・ソース間抵抗およびゲート・ドレイン間抵抗がより大きい。最後に、もう１つの限界としては、ＧａＡｓ処理が、大量の半導体処理において広く用いられないことから、シリコン技術に繁栄をもたらしてきたのと同様の規模の経済性を享受しないという点である。結果として、ＧａＡｓ回路の大規模な生産を実施するには極めてコストがかかるであろう。
【００１０】
高速化および低電力化するために当該技術分野において用いられるもう１つの新しい基板材料は、シリコン・オン・インシュレータ（ＳＯＩ：Silicon-On-Insulator）基板上にデバイスを加工するという利用である。ＳＯＩ基板を土台とするデバイスにおいて、埋め込み酸化膜層により、デバイスチャネルが完全空乏にならないようにする。部分空乏デバイスは、接合部容量、デバイスボディ効果、およびゲート・ボディ間結合容量における改善点をもたらすが、これらの全てが、より速いデバイスおよびより低電力のデバイスにつながる。最良の場合のシナリオにおいて、これらのデバイス改善点は、結果として、最高１８％の回路速度の高速化をもたらすことになる。但し、この改良された性能は、コストを伴うことから限界がある。ＦＥＴデバイスの部分空乏フローティングボディにより、閾値電圧が、制御されないまま降下させられる。これは、フローティングボディ効果として知られている。この現象により、トランジスタのオフステート漏れ電流が増加して、これに従って、潜在的な性能の優位な点のうちの一部が相殺される。回路設計者は、アーキテクチャレベルにおける設計変更によりエンハンスメントを引き出すことが可能である。但し、このレベルにおける再設計は、コストがかかることがあり、従って、あらゆるＳｉＣＭＯＳ製品にとって経済的に有利とは限らない。
【００１１】
この限界に加えて、ＳＯＩデバイスの低減させられた接合容量は、連系容量が支配的な高機能回路にとって重要性がより低いという更なる限界がある。結果として、ＳＯＩデバイスによってもたらされるエンハンスメントは、その範囲が限られている。
【００１２】
高速化および低電力化するために当該技術分野において用いられるもう１つの新しい基板材料は、歪みシリコン基板上に作成されたデバイスにおける移動度の向上を利用することである。これまでのところ、重点的な取り組みは、ＰドープされたＭＯＳＦＥＴ（ＰＭＯＳ）に埋め込みチャネルデバイスを、ＮドープされたＭＯＳＦＥＴ（ＮＭＯＳ）に表面チャネルデバイスを用いる回路に向けられてきた。この構成により、最大限の移動度の向上がもたらされるが、限界はある。高電界において、埋め込みチャネルＰＭＯＳデバイスは、２つのキャリアチャネルの活性化のために動作が複雑であり、従って、これらの埋め込みチャネルＰＭＯＳデバイスを形成する半導体プロセスと同様に、デバイス回路設計は難しいものになる。
【００１３】
この限界に加えて、埋め込みチャネルＰＭＯＳデバイスおよび表面チャネルＮＭＯＳデバイスを同一の歪みシリコン基板上に作成するためには、必要とされる半導体加工にかかるコストは、バルクシリコン処理の場合と比べて著しく高いという更なる限界がある。
【００１４】
（発明の開示）
本発明に係る第１の目的は、表面チャネルＰＭＯＳおよび表面チャネルＮＭＯＳを歪みシリコン基板に備える、高速、低電力、高密度のＣＭＯＳインバータを作成することである。このとき、ＰＭＯＳデバイスおよびＮＭＯＳデバイスが共に同一のモノリシック基板上にあることで、コストおよび複雑さが低く抑えられる。
【００１５】
本発明に係るもう１つの目的は、超高速／低電力回路を提供するために、ＳＯＩ技術と組み合わせることが可能な歪みシリコン表面チャネル基板を作成することである。
【００１６】
本発明に係るもう１つの目的は、接着ＳｉＧｅ構造を土台とする歪みシリコン表面チャネルＣＭＯＳインバータ回路を作成することである。
【００１７】
本発明に係るもう１つの目的は、標準的なシリコンＣＭＯＳ処理ツールおよび半導体材料を用いて加工可能であることで、追加の資本支出を伴わない性能強化を可能にする歪みシリコン表面チャネルデバイスを作成することである。
【００１８】
本発明に係るもう１つの目的は、電力を一定に保ちつつ、ＰＭＯＳまたはＮＭＯＳである歪みシリコン表面チャネルデバイスを用いて、高速、つまり動作周波数が高いＣＭＯＳインバータ回路を作成することである。このシナリオは、例えば、デスクトップコンピュータのような、速度が電力消費よりも極めて重要な用途において役に立つ。
【００１９】
本発明に係るもう１つの目的は、電力を一定に保ちつつ、歪みシリコン表面チャネルデバイス上に、高速、つまり動作周波数が高いＣＭＯＳインバータ回路を作成することである。このプロセスにおいて適切な判断により歪みシリコン基板をバルクシリコン基板に取りかえるとともに、プロセスにおける変更（注入など）を考慮に入れることにより、乱調状態が生じないように、ＣＭＯＳインバータの高速化の根拠となる一定の回路および設計の変更が加えられる（支持ＣＭＯＳ）。このシナリオは、例えば、デスクトップコンピュータのような、速度が電力消費よりも極めて重要な用途において役に立つ。
【００２０】
本発明に係るもう１つの目的は、一定のＶDDを伴う歪みシリコン改良を採用することによって、電力を一定に保ちつつ、さらに高速、つまり動作周波数が高いＣＭＯＳインバータ回路を作成することである。このシナリオは、例えば、デスクトップコンピュータのような、速度が電力消費よりも極めて重要な用途において役に立つ。
【００２１】
本発明に係るもう１つの目的は、一定の速度つまり動作周波数で用いられる低電力ＣＭＯＳインバータ回路を作成することである。この状況は、限られた電力供給により動作する携帯可能な用途において最も役に立つ。
【００２２】
本発明に係るもう１つの目的は、ＰＭＯＳまたはＮＭＯＳである歪みシリコン表面チャネルデバイスを土台とする、より高密度のインバータを作成することである。
【００２３】
本発明に係るもう１つの目的は、平衡動作ＣＭＯＳインバータ回路を作成することである。
【００２４】
本発明に係るもう１つの目的は、デバイス容量が配線容量に対して支配的である平衡動作ＣＭＯＳインバータ回路を作成することである。
【００２５】
本発明に係るもう１つの目的は、デバイス容量がデバイス容量に対して支配的である平衡動作ＣＭＯＳインバータ回路を作成することである。
【００２６】
本発明に係るもう１つの目的は、長チャネルデバイスおよび短チャネルデバイスの両方のための歪みシリコン表面チャネルＣＭＯＳインバータ回路を作成することである。
【００２７】
本発明に係るもう１つの目的は、標準的なシリコン基板スケーリングツール（フォトリソグラフィなど）および材料を用いて、規模変更（寸法を微細化）可能な歪みシリコン表面チャネルデバイスを作成することである。従って、長チャネルおよび短チャネルの両方の歪みシリコン表面デバイスにおいてスケーリングを実施することが可能である。
【００２８】
本発明に係るもう１つの目的は、歪みシリコン表面チャネル技術を作成することであるが、これは、バルクシリコン技術と同様であるので、歪みシリコンチャネルデバイスにより、例えば、分離、注入、配線などのような、バルクシリコン技術に係るその他のあらゆる強化方法を実現することが可能である。
【００２９】
本発明に係るもう１つの目的は、歪みシリコン表面チャネルＣＭＯＳ回路を用いて数多くの基本的なデジタル回路の構成要素を構築することである。
【００３０】
本発明によれば、シリコンＣＭＯＳインバータの性能は、電子移動度および正孔移動度を高めることによって強化される。このような強化は、表面チャネルに歪みシリコンを配することによって実現されるが、これは、特別設計されたＳｉＧｅ／Ｓｉ基板上にエピタキシャル成長させられる。ｎ型チャネルおよびｐ型チャネル（ＮＭＯＳおよびＰＭＯＳ）は共に、表面チャネルエンハンスメント型デバイスである。この技術により、ＣＭＯＳインバータの性能（密度、電力、速度、またはこれらの組み合わせ）を、回路の加工または設計をさらに複雑にすることなく向上させることが可能となる。
【００３１】
歪みシリコン基板
シリコンが応力下におかれると、６重縮退していた伝導帯が分裂して、２つの谷が強制的に占有される。結果として、面内の室温における電子移動度が劇的に高められる。移動度の向上を、基本的なＭＯＳＦＥＴおよび基本的なＣＭＯＳインバータ回路に、本発明に係る数多くの実施の形態において示すように多様なやり方で組み込むことが可能であるが、主に、同一かつ共通の基板材料上の歪みシリコン表面チャネルであるＰＭＯＳデバイスおよびＮＭＯＳデバイスを可能にする半導体基板材料により組み込むことが可能である。この歪みシリコン基板により、一般的な半導体処理および半導体材料を用いることが可能となる。
【００３２】
基本的な歪みシリコン表面チャネルであるＰＭＯＳおよびＮＭＯＳの構造において、傾斜組成ＳｉＧｅバッファ層が、緩和ＳｉＧｅ層とＳｉ基板との間の格子不整合を吸収するために用いられる。その領域全体にわたって格子不整合を分散させることによって、ＳｉＧｅ傾斜バッファは、表面に達する転位の数を最小限し、高品質の緩和ＳｉＧｅ層をシリコン基板上に成長させる方法を提供する。次に、エピタキシャル成長させられる歪みシリコン層を、緩和ＳｉＧｅ層上に成長させる。緩和ＳｉＧｅの格子定数は、シリコンの格子定数よりも大きいことから、歪みシリコン層は２軸応力下におかれ、従って、キャリアは歪み強化された移動度を示す。
【００３３】
歪みシリコン表面チャネルデバイスは、標準的なシリコンＣＭＯＳ処理ツールおよび半導体材料を用いて加工することが可能である。このような互換性により、追加の資本支出を伴わない性能強化が可能となる。
【００３４】
また、歪みシリコン表面チャネルデバイス技術は、標準的なシリコン基板に基づくスケーリングツール（フォトリソグラフィなど）および材料（より薄いゲート酸化膜など）を用いて、規模変更（寸法微細化）可能である。このような規模変更は、長チャネルデバイスおよび短チャネルデバイスの両方において実施することが可能である。
【００３５】
所望の場合には、超高速／低電力回路を提供するために、歪みシリコン表面チャネル基板を、ＳＯＩ技術と組み合わせることが可能である。さらに、超高速／低電力回路を提供するために、歪みシリコン表面チャネル基板を、ＳｉＧｅ接着ウエハと組み合わせることが可能である。
【００３６】
歪みシリコン表面チャネル技術が、バルクシリコン技術と同様であることから、バルクシリコン基板に用いられるその他の強化方法（イオン注入、配線など）を用いることが可能である。結果として、歪みシリコンは、ＣＭＯＳインバータ回路の性能向上のための優れた技術である。
【００３７】
動作特性
キャリア移動度を高めることに基づいて性能強化を引き出す主な方法は、２つあるが、これらは、歪みシリコン表面チャネルインバータ回路によって可能となっている。
【００３８】
第１の方法においては、電力を一定に保ちつつ、動作周波数を高めることが可能である。ＣＭＯＳインバータの伝搬遅延は、キャリア移動度に反比例する。従って、キャリア移動度が高められると、歪みシリコン表面チャネルであるＰＭＯＳおよびＮＭＯＳのＣＭＯＳインバータ回路の場合と同様に、ＣＭＯＳインバータ回路の伝搬遅延が減少することで、全体としてのＣＭＯＳインバータ回路の速度が上がることになる。このシナリオは、例えば、デスクトップコンピュータのような、速度が電力消費よりも極めて重要な用途において役に立つ。
【００３９】
第２の方法においては、一定の動作周波数において電力消費を減少させることが可能である。キャリア移動度が高まると、ＣＭＯＳインバータ回路の同一インバータ速度を維持しつつ、ＣＭＯＳインバータ回路における各デバイスのゲート電圧を、反転量（inverse amount）分だけ低減させることが可能である。電力が、ＣＭＯＳインバータ回路のＮＭＯＳデバイスまたはＰＭＯＳデバイスのゲート電圧の２乗に正比例することから、このように低減させることは、結果として電力消費を著しく減少させることにつながる。この状況は、限られた電力供給により動作する携帯可能な用途において最も役に立つ。
【発明を実施するための最良の形態】
【００４０】
歪みシリコン表面チャネルデバイス
図１は、歪みシリコン表面チャネルＭＯＳＦＥＴを製造するために必要とされる基板構造１００を示す断面図である。ポリシリコンゲート１１２は、薄い二酸化ケイ素（ＳｉＯ２）誘電体１１０の上にあり、これは、２軸歪みシリコン表面層１０８の上にあり、これは、緩和ＳｉＧｅ層１０６の上にあり、これは、傾斜ＳｉＧｅ層１０２の上にあり、これは、バルクシリコン基板層１０４の上にある。これらの層は、すでに知られている標準的な半導体プロセスを用いて堆積させられる。
【００４１】
格子定数がより大きい緩和ＳｉＧｅ層１０６は、シリコン表面層１０８に対して２軸歪みを加える。この構造において、傾斜組成ＳｉＧｅバッファ層１０２は、緩和ＳｉＧｅ層１０６とシリコン基板１０４との間の格子不整合を吸収するために用いられる。ＳｉＧｅ傾斜バッファ１０２の膜厚全体にわたって格子不整合を分散させることによって、ＳｉＧｅ傾斜バッファ１０２は、次に堆積させられる層、つまり緩和ＳｉＧｅ層１０６に達する貫通転位（threading dislocations：各転位は、結晶構造により「整列された」のではない「一列の原子」から構成されており、漏電を生じさせる）の数を最小限にする。このＳｉＧｅ傾斜バッファ１０２は、高品質の緩和ＳｉＧｅ層１０６をシリコン基板１０４上に成長させる手段を提供する。
【００４２】
続いて、臨界膜厚（エネルギー的にみて転位を発生させ得る膜厚）を下回る歪みシリコン表面層１０８を、緩和ＳｉＧｅ層１０６上に成長させることが可能である。緩和ＳｉＧｅ層１０６の格子定数は、シリコン基板１０４の格子定数よりも大きいことから、歪みシリコン表面層１０８は、２軸応力１５０（軸１６０および軸１７０の両方における応力）下にあり、従って、キャリアは、歪み強化された移動度を示す。
【００４３】
図１に示す構造において、歪みシリコン表面層１０８は、その下にある格子定数がより大きいＳｉＧｅ層によって２軸応力下におかれている。固体物理学の観点からみると、シリコン層の歪みが、シリコン層の伝導帯を、２重縮退帯および４重縮退帯に分裂させるということは当該技術分野においてよく知られている。この２重縮退帯は、より低エネルギー状態にあることから優先的に占有（occupied）される。帯間におけるエネルギー分離は、概ね、
【数１】
2004523103.tif 000003
である。式中、ｘは、ＳｉＧｅ層におけるＧｅ含有率に等しい。この式は、Ｇｅ含有率が増加するにつれて、帯の分裂が増加するということを示す。このような分裂は、２つのメカニズムによって移動度を向上させる。第１に、２重縮退帯は、４重縮退帯と比べて、実効質量がより小さく、従って、移動度がより高い。このため、より高移動度の帯がエネルギー的にみて選ばれることになるので、平均キャリア移動度は高まる。第２に、キャリアによって２つの軌道が６つの代わりに占有されており、このため、谷内フォノン散乱が低減されて、さらには、キャリア移動度が向上する。
【００４４】
図１の緩和ＳｉＧｅ層１０６におけるＧｅについて、表面チャネルシリコンデバイスの電子移動度および正孔移動度に対して、ゲルマニウム（Ｇｅ）濃度（シリコンにおけるゲルマニウムの量）が与える影響は、図２Ａおよび図２Ｂの各図において読み取ることが可能である。図２Ａおよび図２Ｂは、ｘ＝１０〜３０％である場合におけるＳｉ1-xＧｅx上の歪みシリコンにおける、電子および正孔のそれぞれについて、実効電界（単位：メガボルト毎センチメートル）に対する移動度の向上を示すグラフである。Ｇｅが２０％のときに、高電界における電子エンハンスメント（移動度の向上）は、およそ１．７５（バルクシリコンを基準として）である一方で、正孔エンハンスメント（移動度の向上）は、実質的に無視できるほど小さいものである。Ｇｅがおよそ２０％を越えると、電子エンハンスメントは、飽和する（Ｇｅ濃度が増加しても、それより増加することがない）。このような飽和が生じるのは、伝導帯の分裂が、ほぼ全ての電子によって高移動度帯が占有されるのに十分なだけ大きいからである。図２Ｂに示すように、正孔エンハンスメントが飽和することは、まだ確認されていない。このため、Ｇｅ濃度を３０％まで上げることで、正孔移動度が１．４倍に高められる。正孔エンハンスメントの飽和は、Ｇｅ濃度が約４０％のときに生じることが予想される。より多くのＧｅを加えて、電子移動度をさらに高めることなく正孔移動度を高めることができるということは、表面チャネルＣＭＯＳインバータの構成を設計する際に役に立つはずである。
【００４５】
研究者らは、ＳｉＧｅ層におけるパーセントＧｅ含有率が著しく増加すると、ＳｉＧｅ層の表面粗さが増加することで問題になる（例えば、その上にサブミクロンのフォトリソグラフィを施すことが難しい）ということを認識している。このため、研究者らは、表面粗さの影響が最小限に抑えられるようにＳｉＧｅ層におけるＧｅのパーセンテージが低いものを用いることを選択してきており、電子移動度に係る利点のみに留意している。このとき、研究者らは、Ｇｅのパーセンテージがより高いときに得られる正孔移動度に係る向上については留意していない。このように表面チャネルデバイスにおける正孔移動度が低いことは、他の研究者らが、ＰＭＯＳＦＥＴのための移動度がより高い埋め込みチャネルデバイスに向かうということを招いてきた。
【００４６】
最近まで、Ｓｉ上の緩和ＳｉＧｅの材質は、ＣＭＯＳ加工において用いるには不十分なものであった。エピタキシャル成長において、ＳｉＧｅの表面は、非常に粗いものとなるだけでなく、ＳｉＧｅ層の表面上にクロスハッチパターンを生じるが、これは、ゲート酸化膜がこの表面上に成長させられることからデバイスの劣化ばかりでなく引き続いて行われるフォトリソグラフィについても更なる問題をもたらす。このような粗さがもたらされるのは、Ｓｉ上のＳｉＧｅ材料が、転位発生により緩和させられているからである。研究者らは、成長プロセスを通して表面形態を制御しようとしてきた。しかしながら、不適合転位からの応力場が、成長の先端に影響を与えることから、本質的なエピタキシャル法による解決は不可能である。フィッツジェラルド（Fitzgerald）に発行された米国特許第６１０７６５３号によれば、これを本願に引用して援用するが、緩和ＳｉＧｅ上の全てのデバイスが著しくより平らな表面を有することを可能にする平坦化および再成長に係る方法が記載されている。このように表面粗さを低減することは、これにより線幅が微細なリソグラフィの歩留まりが高められることから、歪みＳｉＣＭＯＳデバイスの生産において極めて重要である。
【００４７】
図３は、Ｓｉ基板上における種々の緩和ＳｉＧｅバッファについての表面粗さデータを示す表である。当然のことながら、緩和Ｓｉ0.8Ｇｅ0.2バッファの成長させたままのクロスハッチパターンでは、一般に、およそ７．９ｎｍの粗さを生じる。この平均粗さは、緩和バッファにおけるＧｅ含有率が増加させられるにつれて増加する。従って、成長の過程において転位発生により緩和させられたいかなる緩和ＳｉＧｅ層であっても、表面粗さは、現時点での最先端技術によるフォトリソグラフィにとって受け入れがたいものである。緩和ＳｉＧｅが平坦化された後では、平均粗さは１ｎｍ未満（一般に、０．５７ｎｍ）であり、１．５μｍのシリコンデバイス層であるエピタキシャル成長層が完成された後では、平均粗さは０．７７ｎｍである。従って、完全な構造が加工された後では、１桁を越える表面粗さの低減がみられる。結果として得られる高品質材料は、現時点での最先端技術によるＣＭＯＳフォトリソグラフィ処理に申し分なく適している。
【００４８】
ＮＭＯＳおよびＰＭＯＳの両方に表面チャネルデバイスをそれぞれ用いることで、埋め込みチャネルを必要とすることなく高い電子移動度および高い正孔移動度を実現することが可能であることから、平坦化されたＳｉＧｅ層のおかげで、我々は、Ｇｅパーセンテージのより高いものを用いて、歪みシリコンが著しいＣＭＯＳ強化を提供するようにすることが可能であるということは明らかである。このような設計により高い性能が可能となるが、これに際して、２重チャネル動作を得るために埋め込みチャネルデバイスを追加して複雑化することもなければ、回路加工をさらに複雑にすることもない（同一基板上における表面チャネルデバイスおよび埋め込みチャネルデバイス）。
【００４９】
ＣＭＯＳインバータ
図４Ａは、ＣＭＯＳインバータ４００を示す概略図である。インバータへの入力電圧４０１（Ｖin）が低い場合に、ＰＭＯＳトランジスタ４０２がオンになり、負荷容量４０４を帯電させて、出力４２０がゲートドライブ電圧４０６（ＶDD）に達する。代替的に、４０１（Ｖin）が高い場合に、ＮＭＯＳトランジスタ４０８がオンになり、負荷容量４０４を放電させて、出力ノードが接地レベル４１０に達する。このようにして、インバータは、デジタル処理に必要な論理切り替え（logic swing）を行うことができる。
【００５０】
ＣＭＯＳインバータの伝搬遅延は、負荷容量４０４（ＣL）を、ＰＭＯＳ４０２およびＮＭＯＳ４０８の各トランジスタを介して帯電および放電させるのにかかる時間によって決定される。負荷容量４０４（ＣL）は、Ｖout４２０と接地４１０との間における全ての容量に係る集中モデルを表す。
【００５１】
集中容量
集中容量は、以下の数式によって定義される。
【数２】
2004523103.tif 000004
式中、Ｃdp1およびＣdn1は、第１のインバータにおけるＰＭＯＳ４０２およびＮＭＯＳ４０８の各トランジスタの等価ドレイン拡散容量であり、Ｃgp2およびＣgn2は、接続された第２のゲートインバータ（図示せず）におけるゲート容量である。Ｃwは、配線容量を表す。これについては、参考文献１（ジャン・ラビイ（Jan Rabaey）著、「Digital Integrated Circuits」、第３章、Prentice Hall Electronics and VLSI series、１９９６年）を参照して説明する。
【００５２】
時間定数
図４Ｂは、図４ＡのＣＭＯＳインバータの伝搬遅延を示す。ゲートは、それが、その入力における変化にどの程度すばやく応答するかを定義しており、速度および性能の計量（metrics）と直接的に関係がある。伝搬遅延とは、ゲートを介する信号の受け渡しによって実際に生じる遅延を表す。これは、反転ゲートについて図４Ｂに示すように、入力波形と出力波形との５０％遷移点の間で測定される。ゲートは、立ち上がり入力波形または立ち下がり入力波形では異なる応答時間を示すので、伝搬遅延には２つの定義が必要である。ｔpLHは、ＬＯＷからＨＩＧＨ（つまり立ち上がり）の出力遷移におけるゲートの応答時間を定義するのに対して、ｔpHLは、ＨＩＧＨからＬＯＷ（つまり立ち下がり）の遷移に関する。全体としての伝搬遅延は、この２つの値の平均として定義される。
【数３】
2004523103.tif 000005
【００５３】
負荷容量は、論理切り替えが完了する前に完全に帯電または放電されなければならないことから、ＣLの大きさは、インバータ性能に多大な影響がある。通常、インバータ性能は、伝搬遅延ｔpおよび消費電力Ｐという２つの変数によって数量化される。伝搬遅延は、ゲートが、その入力における変化にどの程度すばやく応答するかとして定義されるが、次のように示すことも可能である。
【数４】
2004523103.tif 000006
式中、Ｉavは、電圧遷移の間における平均電流である。ＮＭＯＳ放電電流ｔpHLに付随する伝搬遅延の項と、ＰＭＯＳ帯電電流ｔpLHに付随する項とがある。この２つの値の平均（同上）は、全体としてのインバータ遅延を表す。
【数５】
2004523103.tif 000007
【００５４】
電力
静電気および短絡電力が無視できるほど小さいと仮定して、消費電力は、次のように表すことが可能である。
【数６】
2004523103.tif 000008
【００５５】
これらの数式から、伝搬遅延および電力消費が両方とも負荷容量に線形従属しているということは明らかである。インバータにおいて、ＣLは、配線容量およびデバイス容量という２つの主要な成分からなる。どちらの成分がＣLを支配するかは、当該回路のアーキテクチャによって決まる。
【００５６】
移動度−μnまたはμp
電子速度は、Ｎ材料の移動度（μn）またはＰ材料の移動度（μp）（単位：ｃｍ2／Ｖ−ｓｅｃ）というパラメータを介して電界と関連づけられる。移動度は、結晶構造の複素関数である。移動度が高いほど、電子速度も速い。
【００５７】
利得係数−ｋnまたはｋp
参考文献１によれば、利得係数は、トランジスタの幅／長さ（Ｗ／Ｌ）寸法とプロセス相互コンダクタンスとの積である。ゲートの伝搬遅延は、ｋnまたはｋpを上げること、つまり言い換えると、各トランジスタのＷ／Ｌ比率を上げることによって最小限に抑えることが可能である。これは、単刀直入であって望ましい解決策であるように思われるかもしれない。しかしながら、注意がひとこと必要である。Ｗ／Ｌ比率（トランジスタサイズ）を上げることは、ゲート容量だけではなく拡散容量（およびＣL）を上げることでもある。利得係数の式を以下に示す。
【数７】
2004523103.tif 000009
式中、ＣOXは、薄い酸化膜ゲートの容量である。
ｔp，ＣL，μ，およびＷ／Ｌの関係の導出
伝搬遅延（ｔp）および電力（Ｐ）というインバータ性能を理解するためには、ｔpおよびＰを、μn、μp、Ｗ、Ｌ、およびＣLで導き出すことが必要であり、その結果、これらの設計パラメータの影響が明らかになる。参考文献１から、次のことが分かる。
【数８】
2004523103.tif 000010
式中、ＶDDは、ゲートドライブ電圧である。
式（６）に示すように、利得係数を代入すると、
【数９】
2004523103.tif 000011
従って、
【数１０】
2004523103.tif 000012
さらに、
【数１１】
2004523103.tif 000013
従って、式（７）から、以下のような関係を定義することが可能である。
【数１２】
2004523103.tif 000014
【００５８】
ＰおよびＷ／Ｌの関係の導出
静電気および短絡電力が無視できるほど小さいと仮定して、上記の電力式（５）および（１１）から、ｔpは、Ｗに反比例するということが分かる。従って、次のように導き出される。
Ｐ∝Ｗ          （１２）
これは、幅が減少するにつれて、回路の電力も減少するということを意味する。
【００５９】
第１の実施の形態：インバータ回路を構成する基本的な表面チャネルＰＭＯＳおよびＮＭＯＳ歪みシリコンデバイス
図５Ａは、バルクシリコン基板上における歪みシリコンＭＯＳＦＥＴ５００のＭＯＳＦＥＴデバイス構造を示す基本的な概略図である。図５Ａにおける構造には、シリコン基板５０４が含まれるが、その上に、層状のＳｉＧｅ傾斜バッファ５０２が成長させられており、さらにその上に、緩和ＳｉＧｅ層５０６が成長させられており、さらにその上に、歪みシリコン層５０８が成長させられている。これらの層は、標準的な半導体エピタキシャル処理により成長させられる。また、半導体処理において標準的であるように、ＭＯＳＦＥＴおよび分離領域が画定される。これらは、図５Ａにおいて、ＳＴＩ（Shallow Trench Isolations：浅い溝による素子分離）領域５１６、ゲート酸化膜領域５１０、ポリシリコンゲート領域５１２、低ドープドレイン領域５１４、および低ドープソース領域５１３として図示されている。これらは、ＭＯＳＦＥＴデバイスの基本的な領域である。なお、このデバイスは、Ｎ型チャネルまたはＰ型チャネルのいずれとしてでも画定することが可能であるが、これは、適切に、かつよく理解されているように、ドープ剤を半導体イオン注入した上でそれに続いてアニールをすることにより画定される。また、図５Ａには、傾斜ＳｉＧｅ層５０２の膜厚（一般に、１〜５ミクロン）、緩和ＳｉＧｅ層５０６の膜厚（一般に、０．１〜２ミクロン）、歪みシリコン層５０８の膜厚（一般に、３００オングストローム未満、つまり臨界膜厚とほぼ等しいかそれ以下）、およびゲート酸化膜５１０の膜厚（一般に、１００オングストローム）も示されている。また、図５Ａには、ソース接続部５２１、ゲート接続部５２２、およびドレイン接続部５２３も示されている。なお、表面粗さを低減させるために、ＳｉＧｅ層を平坦化することが必要とされる場合もある。
【００６０】
図５ＡのＭＯＳＦＥＴ構造において、歪みＳｉ層５０８は、キャリアチャネルとしての役割を果たすことで、これに相当するバルクＳｉよりも向上させられたデバイス性能を可能にする。
【００６１】
ＮＭＯＳおよびＰＭＯＳが、（当該技術分野において知られている標準的な技術を用いる）半導体プロセスにおいて画定されると、ＮＭＯＳデバイスおよびＰＭＯＳデバイスの配線接続は、図４Ａのインバータ回路において示すように接続される。このように、歪みシリコン表面チャネルインバータを形成することにより、高いパーセントのＧｅ、ひいては高い電子移動度および高い正孔移動度による利点がもたらされる。
【００６２】
第２の実施の形態：接着ＳＯＩを用いるインバータ回路を構成する基本的な表面チャネルＰＭＯＳおよびＮＭＯＳ歪みシリコンデバイス
図５Ｂは、シリコン・オン・インシュレータ（ＳＯＩ）上におけるバルクシリコン基板上における歪みシリコンＭＯＳＦＥＴ５５０のＭＯＳＦＥＴデバイス構造を示す基本的な概略図である。図５Ｂにおける構造には、シリコン基板５５４が含まれるが、それに、層状のＳＯＩ５５２が接着させられている。この接着ＳＯＩがまず最初に形成され、その上に、緩和ＳｉＧｅ層５５６が成長させられており、さらにその上に、歪みシリコン層５５８が成長させられている。ＳＯＩ上のこれらの層は、標準的な半導体エピタキシャル処理により成長させられている。また、ＭＯＳＦＥＴおよび分離領域は、標準的な半導体処理により画定される。ＭＯＳＦＥＴデバイスのこれらの基本的な領域は、図５Ｂにおいて、ＳＴＩ（Shallow Trench Isolations：浅い溝による素子分離）領域５６６、ゲート酸化膜領域５６０、ポリシリコンゲート領域５６２、低ドープドレイン領域５６４、および低ドープソース領域５６３として図示されている。なお、このデバイスは、Ｎ型チャネルまたはＰ型チャネルのいずれとしてでも画定することが可能であるが、これは、適切に、かつよく理解されているように、ドープ剤を半導体イオン注入した上でそれに続いてアニールをすることにより画定される。また、図５Ｂには、ソース接続部５７１、ゲート接続部５７２、およびドレイン接続部５７３も示されている。図５ＢのＭＯＳＦＥＴ構造において、歪みＳｉ層５５８は、キャリアチャネルとしての役割を果たすことで、これに相当するバルクＳｉよりも向上させられたデバイス性能を可能にする。
【００６３】
更なる性能における利点のために、歪みシリコン技術をＳＯＩ技術と組み合わせることも可能である。図１２Ａ〜図１２Ｅは、ＳＯＩ基板上における歪みシリコンの加工プロセス手順を示す。最初に、シリコン基板１２００上に、ＳｉＧｅ傾斜バッファ層１２０２が、所望の濃度の均一な緩和ＳｉＧｅキャップ層１２０４とともに成長させられる（図１２Ａ）。次に、このウエハは、シリコンウエハ１２０６に接着させられるが、これは、ＳｉＯ2層１２０８によって酸化されている（図１２Ｂ〜図１２Ｃ）。次に、当初の基板および傾斜層は、ウエハの薄型化方法または剥離方法のいずれかにより取り除かれる。結果として得られる構造は、酸化膜上の完全緩和ＳｉＧｅ層である（図１２Ｄ）。続いて、歪みシリコン層１２１０を、特別設計された基板上に成長させて、歪みシリコンＳＯＩデバイスのためのプラットフォームを設けることが可能である（図１２Ｅ）。結果として得られる回路では、ＳＯＩアーキテクチャから約１８％の性能向上だけでなく歪みシリコンの性能強化もみられるであろう。短チャネルデバイスでは、この改良は、一定のゲート長における３〜４世代のスケーリング世代交代に相当する。
【００６４】
ＮＭＯＳおよびＰＭＯＳが、（当該技術分野において知られている標準的な技術を用いる）半導体プロセスにおいて画定されると、ＮＭＯＳデバイスおよびＰＭＯＳデバイスの配線接続は、図４Ａのインバータ回路において示すように接続される。このように、歪みシリコン表面チャネルインバータを形成することにより、高いパーセントのＧｅ、ひいては高い電子移動度および高い正孔移動度による利点がもたらされる。
【００６５】
第３の実施の形態：接着ＳｉＧｅを用いるインバータ回路を構成する基本的な表面チャネルＰＭＯＳおよびＮＭＯＳ歪みシリコンデバイス
図５Ｃは、接着ＳｉＧｅ上におけるバルクシリコン基板上における歪みシリコンＭＯＳＦＥＴ５７０のＭＯＳＦＥＴデバイス構造を示す基本的な概略図である。図５Ｃにおける構造には、シリコン基板５７４が含まれる。その基板５７４に、緩和ＳｉＧｅ層５７６が接着させられている。この緩和ＳｉＧｅ層５７６の上に、歪みシリコン層５７８があり、さらにその上に、層状のＳｉＯ2５８０がある。ＳｉＯ2５８０の上には、ポリシリコンゲート領域５８２がある。また、ＭＯＳＦＥＴおよび分離領域は、標準的な半導体処理により画定される。ＭＯＳＦＥＴデバイスのこれらの基本的な領域は、図５Ｃにおいて、ＳＴＩ（Shallow Trench Isolations：浅い溝による素子分離）領域５８６、ゲート酸化膜領域５８０、ポリシリコンゲート領域５８２、低ドープドレイン領域５８４、および低ドープソース領域５８３として図示されている。なお、このデバイスは、Ｎ型チャネルまたはＰ型チャネルのいずれとしてでも画定することが可能であるが、これは、適切に、かつよく理解されているように、ドープ剤を半導体イオン注入した上でそれに続いてアニールをすることにより画定される。また、図５Ｃには、ソース接続部５９１、ゲート接続部５９２、およびドレイン接続部５９３も示されている。
【００６６】
同様の加工方法を用いて、Ｓｉ上に直接に、すなわち、傾斜バッファまたは中間酸化膜の介在させることなく、緩和ＳｉＧｅ層を設けることが可能である。このようなヘテロ構造は、Ｓｉ基板上に酸化膜層を伴うことなく、図１２Ａ〜図１２Ｄにおいて示す手順により加工される。傾斜組成層は、数多くの転位を備えており、ＣＭＯＳにおける一般的な段差（step-heights）およびその他のエピタキシャル層と比べて非常に厚い。さらに、ＳｉＧｅは、Ｓｉほど急速に熱を伝えない。従って、Ｓｉ上に直接に設けられた緩和ＳｉＧｅ層は、より効率よく熱をＳｉＧｅ層から放散することが可能であることから、高電力の用途に最適である。
【００６７】
ＮＭＯＳおよびＰＭＯＳが、当該技術分野において知られている標準的な技術を用いる半導体プロセスにおいて画定されると、ＮＭＯＳデバイスおよびＰＭＯＳデバイスは、図４Ａに示すようなインバータとして配線接続される。このように、歪みシリコン表面チャネルインバータが形成される。
【００６８】
第４の実施の形態：より低いＶDD、一定の電力、および配線容量よりもかなり大きいデバイス容量で、高速化するための、最適化されたＳｉＧｅ比率の緩和ＳｉＧｅ層を用いる、インバータ回路を構成するＰＭＯＳおよびＮＭＯＳ表面チャネル歪みシリコンデバイス
基本的なインバータデバイスを構築するのが、図５Ａのようなバルクシリコン上であろうと、図５Ｂのような接着ＳＯＩ上であろうと、図５Ｃのような接着ＳｉＧｅ上であろうと、歪みシリコン層、回路速度、または回路電力に係る効果をもたらすために、緩和ＳｉＧｅに用いられるＧｅのパーセンテージを変えることが可能である。歪みシリコンをキャリアチャネルとして用いる場合には、電子移動度および正孔移動度が、エンハンスメントファクタに応じて倍増される。図２Ａおよび図２Ｂにおいて前述したように、エンハンスメントは、電子と正孔とでは異なっており、また、その下にあるＳｉＧｅ層におけるＧｅ比（Ge fraction）によってさまざまである。Ｓｉ0.8Ｇｅ0.2およびＳｉ0.7Ｇｅ0.3の場合におけるエンハンスメントの概略を図６に示す。図６は、２０％および３０％のＳｉＧｅ上の歪みシリコンについて測定された電子移動度および正孔移動度の向上（エンハンスメント）を示す表である。第１原則からの導出およびマットラブ（ＭａｔＬａｂ（商標））解析ツールにおける計算の両方によって明らかとなるはずであるが、緩和ＳｉＧｅを用いることによって基本的なインバータの速度を高めることが可能であるだけでなく、さらに重要なことであるが、適正量のＧｅを緩和ＳｉＧｅ層に加えることで、この層の上の歪みシリコン層が、現在インバータによく用いられているバルクシリコン表面チャネルデバイスよりも最適化されたインバータ速度をもたらすことになる。
【００６９】
バルクシリコンデバイスの場合におけるＮＭＯＳおよびＰＭＯＳの移動度（μnまたはμp）を基準単位として１とみなすと、図６において説明したように緩和ＳｉＧｅ上に歪みシリコンを用いることで（各デバイスのエンハンスメントファクタにより）、緩和ＳｉＧｅにおけるＧｅが２０％の場合には、μn＝１．７５、μp＝１の移動度を示し、緩和ＳｉＧｅにおけるＧｅが３０％の場合には、μn＝１．８、μp＝１．４の移動度を示す。Ｇｅが３０％の場合には、μnおよびμpは共に増加させられるが、Ｇｅが２０％の場合には、μnのみが向上させられている。
【００７０】
ＭＯＳＦＥＴのインバータの第１原則から導き出された式（１０）から、
【数１３】
2004523103.tif 000015
バルクシリコンのデバイスサイズ（Ｗn、Ｗp、Ｌn、Ｌp）を我々の歪みシリコンと同一であるように一定に保つのであれば、μnまたはμpのいずれかが上がると、ｔpが下がると同時に、これに従って、インバータが高速化するということは明らかである。
【００７１】
このようなエンハンスメントは、より精度の高い結果を計算するようにこれらのパラメータについてプログラムされているマットラブ（ＭａｔＬａｂ（登録商標））解析ツールによる結果を用いて明らかにされる。我々は、高速化を証明するために、インバータの基本的なデバイスのサイズの公称設計点（nominal design point）を選択した。インバータ性能に与える影響を数量化するために、グラウンドルール１．２μｍのＣＭＯＳモデルの基本原則を採用した。この解析では、配線容量が最低限に抑えられた結果として、Ｃwは、式（２）の集中デバイス容量よりもかなり小さくなったので、デバイス効果のみが調べられた。
【００７２】
バルクシリコンであって１．２μｍの対称インバータについての数値を計算し、図７に示す。この一組の計算において、デバイス容量は、配線容量よりもかなり大きい。図７は、バルクシリコンおよび歪みシリコンの両方において加工された１．２μｍのＣＭＯＳについてのインバータ特性を示す表である。バルクシリコンインバータの場合の伝搬遅延は、ｔp＝２０３．５ピコセカンドであり、消費電力は、３．９３ｍＷである。例えば、デスクトップコンピューティングのような、速度が最も重要な用途においては、歪みシリコンが、回路速度を上げるための良好な方法を提供する。バルクシリコン設計からの変更がないと仮定して、Ｓｉ0.8Ｇｅ0.2上の歪みシリコンインバータは、一定の電力においてバルクシリコンベースの場合よりも１５．１％の高速化をもたらす。チャネルがＳｉ0.7Ｇｅ0.3上にある場合には、バルクシリコンベースの場合と比べて２９．３％まで高速化が進む（図７）。
【００７３】
バルクシリコン設計からの変更がない場合に、ＰＭＯＳおよびＮＭＯＳ表面チャネル歪みシリコンインバータ回路は、バルクシリコンよりも速い速度を実現することになる。注入およびその他のプロセスにより作成される同一のインバータを確保するために処理において必要とされる変更を考慮に入れることを除いて、歪みシリコンを、基板のためのプロセスにおいて単純に差し替えたとすると、発生しうる乱調状態を排除するために、接続される回路に変更を加えなければならない場合もある。すなわち、インバータが高速化されると、これらのインバータに接続する回路は、その高められた速度に対応するように、長さまたは幅を変えるという点において、変更を加えなければならない場合もある。なお、ＶDDは、一定の電力を維持するために引き下げられた。
【００７４】
第５の実施の形態：デバイス容量よりもかなり大きい配線容量のためにＶDDを維持することによって高速化するための、最適化されたＳｉＧｅ比率の緩和ＳｉＧｅ層を用いる、インバータ回路を構成するＰＭＯＳおよびＮＭＯＳ表面チャネル歪みシリコンデバイス
改良された基本原則による設計では、配線における限界から、設計者らは、電線をかなり高密度で集積させるとともに、時としてではあるが、ソース拡散領域またはドレイン拡散領域とゲートとの間に（拡散コンタクトがゲートと一部重複するが絶縁されている）「ボーダーレスコンタクト」を設けることを余儀なくされる。このようなおよびその他の配線エンハンスメントがなされる場合には、配線容量が、デバイス容量よりも支配的になる。
【００７５】
上記の第４の実施の形態において述べたように、配線容量が支配的な設計においてＶDDを維持することで、更なるエンハンスメントがみられる。図８（この場合、配線容量はデバイス容量よりもかなり大きい）に示すように、かつ、ＶDDが、バルクシリコンベースの場合と比べて同量において一定（５ボルト）に保たれている場合では、速度のエンハンスメント（高速化）は、Ｓｉ0.8Ｇｅ0.2上のＳｉではバルクシリコンベースの場合と比べて２２．３％まで、Ｓｉ0.7Ｇｅ0.3上のＳｉでは３６．７％まで向上する。なお、これらの両方の場合において、この速度を達成するために必要とされる電力はより大きい（バルクシリコンベースの場合と比べて、それぞれ、−２８．０％および−５８．２％の省電力化）。
【００７６】
第６の実施の形態：デバイス容量が支配的な回路においてＶDDを下げることによって電力を強化するための、最適化されたＳｉＧｅ比率の緩和ＳｉＧｅ層を用いる、インバータ回路を構成するＰＭＯＳおよびＮＭＯＳ表面チャネル歪みシリコンデバイス
第１原則からの導出およびマットラブ（ＭａｔＬａｂ（商標））解析ツールにおける計算の両方によって明らかとなるはずであるが、ＰＭＯＳおよびＮＭＯＳの両方について歪みシリコン表面チャネルを用いることによって基本的なインバータ回路の電力を強化することが可能であるだけでなく、さらに重要なことであるが、適正量のＧｅを緩和ＳｉＧｅ層に加えることで、この層の上の歪みシリコン層が、現在インバータに用いられているバルクシリコン表面チャネルデバイスよりも最適化されたインバータ電力をもたらすことになる。
【００７７】
バルクシリコンデバイスの場合におけるＮＭＯＳおよびＰＭＯＳの移動度（μnまたはμp）を基準単位として１とみなすと、図６において説明したように緩和ＳｉＧｅ上に歪みシリコンを用いることで（各デバイスのエンハンスメントファクタにより）、緩和ＳｉＧｅにおけるＧｅが２０％の場合には、バルクシリコンに対して、μn＝１．７５、μp＝１の移動度を示し、緩和ＳｉＧｅにおけるＧｅが３０％の場合には、バルクシリコンの場合に対して、μn＝１．８、μp＝１．４の移動度を示す。Ｇｅが３０％の場合には、μnおよびμpは共に増加させられるが、Ｇｅが２０％の場合には、μnのみが向上させられている。
【００７８】
ＭＯＳＦＥＴのインバータの第１原則から導き出された式（１０）から、
【数１４】
2004523103.tif 000016
バルクシリコンのデバイスサイズ（Ｗn、Ｗp、Ｌn、Ｌp）を我々の歪みシリコンと同一であるように一定に保つのであれば、μnまたはμpのいずれかが上がると、ｔpが下がると同時に、これに従って、インバータが高速化するということは明らかである。
【００７９】
また、前出の式（５）から、次のことが分かる。
【数１５】
2004523103.tif 000017
電力は、ｔpの減少だけでなく、ＶDD（インバータのドレイン電圧）の２乗で向上させることが可能である。そのため、歪みシリコンを加えることで、ｔpが減少することから電力は上がり、ＶDDを下げることが可能な場合は、さらに電力が低減されることになる。我々は、歪みシリコンを基板として用いたので、実際に、ＶDDを低減させることで、速度を維持しつつ電力を低減させることが可能である。
【００８０】
図７に示すように、ゲートドライブ電圧ＶDDを低減させることで、電力は、一定の速度において低減させられる。２０％のＳｉＧｅの場合に、電力消費は、それに相当するバルクシリコンよりも２７％低い。３０％のＳｉＧｅが用いられる場合には、電力は、バルクシリコンの場合の数値から４３．７％分だけ低減させられている。このような低電力化は、例えば、ラップトップおよびハンドヘルドのような、ポータブルコンピューティングの用途において重要である。
【００８１】
第７の実施の形態：高密度化するための、最適化されたＳｉＧｅ比率の緩和ＳｉＧｅ層を用いる、インバータ回路を構成するＰＭＯＳおよびＮＭＯＳ表面チャネル歪みシリコンデバイス
第１原則からの導出によって明らかとなるはずであるが、緩和ＳｉＧｅを用いることによってインバータ回路を高密度化または小型化すると同時に電力および速度を維持することが可能であるだけでなく、さらに重要なことであるが、適正量のＧｅを緩和ＳｉＧｅ層に加えることで、この層の上の歪みシリコン層が、現在インバータに用いられているバルクシリコン表面チャネルデバイスよりも最適化されたインバータ密度をもたらすことになる。
【００８２】
バルクシリコンデバイスの場合におけるＮＭＯＳおよびＰＭＯＳの移動度（μnまたはμp）を基準単位として１とみなすと、図６において示すように緩和ＳｉＧｅ上に歪みシリコンを用いることで、つまり移動度の比率は、（各デバイスのエンハンスメントファクタにより）、緩和ＳｉＧｅにおけるＧｅが２０％の場合には、μn＝１．７５、μp＝１の移動度を示し、緩和ＳｉＧｅにおけるＧｅが３０％の場合には、μn＝１．８、μp＝１．４の移動度を示す。Ｇｅが３０％の場合には、μnおよびμpは共に増加させられるが、Ｇｅが２０％の場合には、μnのみが向上させられている。
【００８３】
ＭＯＳＦＥＴのインバータの第１原則から導き出された式（１０）から、
【数１６】
2004523103.tif 000018
より高速のインバータでは、μnおよびμpの両方（または少なくともμn）が上がることから、ｔpが下がるということが分かる。ＷnおよびＷpを低減させることによって、Ｔpを増加させて、バルクシリコンの場合と同程度まで戻すことが可能である。換言すれば、μnＷnおよびμpＷpの係数が一定のままであるように、μnおよびμpが増加する係数の分だけＷnおよびＷpを低減することが可能である。従って、同一の速度ｔpの場合に、インバータ回路におけるＰＭＯＳおよびＮＭＯＳ歪みシリコン表面チャネルデバイスによって、その他のすべてを一定に保ちつつ、インバータを小型化することが可能となる。
【００８４】
第８の実施の形態：配線容量が支配的な回路において、最適化されたＳｉＧｅ比率の緩和ＳｉＧｅ層を用いる、対称インバータ回路におけるＰＭＯＳおよびＮＭＯＳ表面チャネル歪みシリコンデバイス
歪みシリコン表面チャネルＣＭＯＳの１つの欠点は、電子および正孔の移動度が、電子および正孔の均一でないエンハンスメントによって一層均衡がとれないということである。このような移動度における不均衡は、インバータのノイズマージンにおける不均衡につながる。ノイズマージンとは、ゲートがカスケード接続されている場合に持ちこたえることが可能なノイズのレベルである。ゲートのノイズに対する感度の尺度は、デジタル回路におけるリーガル（legal）な「０」および「１」を量子化するノイズマージンＮＭL（Noise Margin Low）およびＮＭH（Noise Margin High）によって与えられる。（これらのノイズマージンに関する更なる説明は、参考文献１（ジャン・ラビイ著、「Digital Integrated Circuits」、第３章、Prentice Hall Electronics and VLSI series、１９９６年）において得ることが可能である。）ノイズマージンとは、インバータに対するＨＩＧＨおよびＬＯＷの入力における許容可能な可変性である。
【００８５】
配線容量が支配的な、バルクの改良された基本原則において、ＬＯＷおよびＨＩＧＨのノイズマージンは、２０％または３０％のＳｉＧｅのいずれにおける歪みシリコンであっても不均衡である。例えば、図８における非対称回路（ＮＭL）は、Ｇｅが２０％の場合におけるＨＩＧＨのノイズマージン（ＮＭH）が２．３７ボルトであって、このとき、ＬＯＷのノイズマージンが１．７５ボルトであるということを示す。また、Ｇｅが３０％の場合における図８の非対称回路についても示されている。この場合、ＨＩＧＨのノイズマージンは、２．２ボルトであり、ＬＯＷのノイズマージンは１．９２ボルトである。
【００８６】
但し、対称インバータが必要とされる場合には、ＰＭＯＳデバイス幅を、ＮＭＯＳデバイス幅のμn／μp倍まで拡大しなければならない。これは、Ｓｉ0.8Ｇｅ0.2の場合にＰＭＯＳ幅が７５％拡大するということ（１．７５×５．４＝９．４５）、およびＳｉ0.7Ｇｅ0.3の場合にバルクシリコンベースの場合よりも２９％拡大するということ（１．２９×５．４＝６．９４）につながる。拡大された面積が所期の用途において許容できる場合において、インバータ性能をさらに向上させることが可能である。ところで、図８に示すように、一定の電力のシナリオにおいて、バルクシリコンベースの場合よりも対称インバータでは、Ｓｉ0.8Ｇｅ0.2で２３．０％、Ｓｉ0.7Ｇｅ0.3で３３．８％の高速化が可能である。一定の周波数において電力が低減される場合に、２０％および３０％のＳｉＧｅについて、それぞれ、３７．６％および４７．０％の消費電力の低減が可能である（図８）。但し、数多くの用途において、デバイス面積の拡大は許容できることではない。このような状況において、インバータの対称性が必要とされる場合には、３０％のＳｉＧｅの歪みシリコンを用いることが最良である。電子および正孔のエンハンスメントは、Ｓｉ0.7Ｇｅ0.3上において同等であることから、当該用途における必要性に応えるために、対称性のために大きさを犠牲にするほうが、より簡単である。
【００８７】
第９の実施の形態：デバイス容量によって支配されている、最適化されたＳｉＧｅ比率の緩和ＳｉＧｅを用いる、最適化された設計のインバータにおけるＰＭＯＳおよびＮＭＯＳ表面チャネル歪みシリコンデバイス
デバイス容量は、数多くのアナログの用途において配線容量に対して支配的である。デバイス容量には、ファンアウトとして知られている、ゲート出力に接続されている全てのインバータだけでなく、インバータ自体の拡散容量およびゲート容量も含まれる。デバイスの容量は、その面積に左右されることから、ＰＭＯＳの大型化は、結果として、ＣLの増大につながる。インバータの対称性が最も重要な関心事ではない場合には、ＰＭＯＳデバイスサイズを小さくして、インバータ速度を上げることが可能である。このようにＰＭＯＳを小型化することは、ｔpLHに対して悪い影響を及ぼすが、ｔpHLに対して良い影響を及ぼす。ＰＭＯＳ幅とＮＭＯＳ幅との比率を、（μn／μp）0.5にすると、最適な速度が得られる。式中、μnおよびμpは、それぞれ、電子移動度および正孔移動度である。
【００８８】
図９は、デバイス容量が支配的な場合において、バルクシリコンおよび歪みシリコンの両方において加工された１．２μｍのＣＭＯＳについてのインバータ特性を示す表である。歪みシリコンインバータを最適化することで、一定の電力における高速化および一定の速度における低電力化がもたらされる。Ｓｉ0.8Ｇｅ0.2上の歪みシリコンの場合には、電子移動度は、正孔移動度よりも高い。これらの移動度に対応するようにＷpおよびＶDDを調整することによって、すなわち、（μn／μp）0.5による最適化（参考文献１を参照）を用いることによって、ＰＭＯＳ幅を再度最適化すると、Ｓｉ0.8Ｇｅ0.2上における歪みシリコンＰＭＯＳデバイスは、バルクＳｉＰＭＯＳデバイスと比べて３０％を超えるほど幅広になる（（４．１２−３．１１）／３．１１）。結果としてもたらされる容量の増大は、移動度の向上による利点のうちのいくつかを相殺する。従って、バルクシリコンベースの場合と比べると、一定の電力においては、４％の高速化が生じるにすぎず、一定の速度においては、８％の低電力化が生じるにすぎない。
【００８９】
このような改良は、有意義ではあるが、スケーリングの世代交代に伴ってみられる性能向上のうちのほんの僅かな部分であり、ＳＯＩアーキテクチャにより手に入れることができる性能を上回るものではない。
【００９０】
これに対して、Ｓｉ0.7Ｇｅ0.3上の歪みシリコンでは、（μn／μp）0.5による最適化に応じて設計された回路について、一定のゲート長における著しい性能向上をもたらす。電子移動度および正孔移動度がより均衡のとれた状態であることから、負荷容量に対する影響は大したことはない。その結果として、大きな性能改善を達成することが可能である。バルクシリコンベースの場合と比べると、一定の電力において、インバータ速度を、２３％を超えるほど高速化することが可能である一方で、一定の速度において、電力を、３７％を超えるほど低電力化することが可能である。後者の改善は、例えば、無線通信のような、ポータブルであってアナログの用途にとって大きな意味合いがある。
【００９１】
マイクロプロセッサの場合（配線容量あるいは連系容量が支配的）と同様に、歪みシリコンデバイスは、ＬＯＷのノイズマージンが小さいという不都合がある。前記と同様に、この影響は、３０％のＳｉＧｅを用いることによって最小限に抑えることが可能である。より大きいマージンが必要な場合には、ＰＭＯＳデバイス幅を拡大して、所要の対称性を提供することが可能である。但し、このようなＰＭＯＳの大型化により、ＣLが増大することで、これに付随する性能の低下がもたらされる。インバータの設計を変更して、所期の用途に係る個別の必要性に応えるようにしなければならない。
【００９２】
第１０の実施の形態：短チャネルデバイスおよび長チャネルデバイスのための最適化されたＳｉＧｅ比率の緩和ＳｉＧｅを用いるインバータにおける歪みシリコンデバイス
短チャネルデバイスにおいて、電流をソースからドレインに向かわせる横方向の電界が非常に強くなる。その結果として、電子速度は、飽和速度Ｖsatと呼ばれる極限値に近づく。歪みシリコンが、バルクシリコンに対してＶsatの向上を少ししかもたらさないことから、研究者らは、歪みシリコンが短チャネルデバイスにおいて性能の向上をもたらすことはないであろうと考えていた。しかしながら、最近のデータによれば、短チャネルデバイスにおける相互コンダクタンス値が、速度飽和理論によって予測された最大値を超えることが明らかとなっている。図１０は、種々のキャリア移動度について、チャネル長に対するＮＭＯＳＦＥＴ相互コンダクタンスを示すグラフである。破線は、速度飽和理論によって予測された最大相互コンダクタンスを示す。このグラフは、高い低電界移動度が高い高電界移動度につながるということを示す。この現象の物理的なメカニズムは、まだ完全には理解されていないが、短チャネルの移動度の向上が歪みシリコンにおいて生じ得るということを証明している。
【００９３】
インバータにおいて消費される電力は、ＶDDおよびｔpの両方に左右される。従って、ｔpが移動度の向上により減少させられると、同一の電力消費を維持するためにはＶDDも同様に減少させなければならない。長チャネルデバイスにおいて、平均電流Ｉavは、ＶDD2に比例する。この依存関係を式（３）に組み入れることで、伝搬遅延のＶDDに対する逆依存関係が明らかになる。このように、歪みシリコンにおける平均電流が移動度の向上により増加させられると、伝搬遅延に対する影響は、ＶDDを低減させることによって、ある程度相殺される。
【００９４】
図７に示す高速シナリオのデバイス容量が支配的なインバータ回路を、図８に示す一定ＶDDシナリオの配線容量が支配的なインバータ回路と比較することで、低減されたＶDDが高速化に与える影響が明らかになる。短チャネルデバイスにおいて、平均電流は、ＶDD2ではなくＶDDに比例しており、このため、伝搬遅延は、ＶDDに依存しないことになる（ＶDD＞＞ＶTであると仮定すると）。結果として、短チャネル歪みシリコンインバータにおける移動度の向上が、ｔpの減少に直接に伝達される。３０％のＳｉＧｅ上における１．２μｍの歪みシリコンインバータでは、同一の電力においてデバイス速度が２９．３％上昇することになる（図７）。
【００９５】
図１１は、電子移動度および正孔移動度のエンハンスメントに係る範囲について、短チャネルであって０．２５μｍのＣＭＯＳインバータの伝搬遅延を示すグラフである。短チャネルデバイスにおける正確なエンハンスメントは加工プロセスに応じて様々であるが、図１１は、小さなエンハンスメントであっても、結果として、ｔpに著しい影響をもたらすことが可能であるということを示している。
【００９６】
第１１の実施の形態：最適化されたＳｉＧｅ比率の緩和ＳｉＧｅを用いる、その他のデジタルゲートにおける歪みシリコンデバイス
上記の実施の形態では、ＣＭＯＳインバータの性能について説明しているが、歪みシリコンのエンハンスメントを、例えば、ＮＯＲ構造、ＮＡＮＤ構造、およびＸＯＲ構造のような、その他のデジタルゲートまで拡大して適用することも可能である。ＮＯＲゲート１３００、ＮＡＮＤゲート１３０２、およびＸＯＲゲート１３０４の回路図を、図１３Ａ〜図１３Ｃにそれぞれ示す。最適化の手順は、当該用途におけるノイズマージンおよび面積に係る要件を満たすと同時に電力消費および／または伝搬遅延を最小限に抑えなければならないという点でインバータの場合に用いられる手順と同様である。このような、より複雑な回路を分析する時に、動作速度は、可能性のあるあらゆる入力についての最悪の場合における遅延によって割り出される。
【００９７】
例えば、図１３Ａに示すＮＯＲゲート１３００のプルダウンネットワークにおいて、最悪の遅延は、１つのＮＭＯＳトランジスタのみが動作中である場合に生じる。抵抗が並列に接続されていることから、第２のトランジスタをオンにすることは、単に、ネットワークの遅延を低減するのに役立つにすぎない。最悪の場合の遅延が、ＨＩＧＨからＬＯＷの遷移とＬＯＷからＨＩＧＨの遷移との両方について割り出されると、インバータに適用されたのと同様の手法を用いて、最適な設計を決定することが可能である。
【００９８】
歪みシリコンによってもたらされるエンハンスメントは、特に、ＮＡＮＤだけのアーキテクチャにおいて有益である。図１３Ｂに示すように、ＮＡＮＤゲート１３０２のアーキテクチャでは、ＮＭＯＳデバイスは直列に接続されるが、ＰＭＯＳデバイスは並列に接続される。このような構成は、結果として、入力Ａまたは入力ＢのいずれかがＬＯＷである場合にＨＩＧＨの出力を生じる一方で、入力Ａおよび入力Ｂの両方がＨＩＧＨである場合にＬＯＷの出力を生じることで、ＮＡＮＤ論理関数を提供する。ＮＭＯＳデバイスがプルダウンネットワークにおいて直列であることから、ＮＭＯＳ抵抗は、デバイス抵抗の２倍に等しい。このため、ＨＩＧＨからＬＯＷの遷移がＬＯＷからＨＩＧＨの遷移と等しくなるように、ＮＭＯＳゲート幅を２倍にしなければならない。
【００９９】
歪みＳｉにおいて、電子が正孔よりも大きなエンハンスメントを得ることから、ＮＡＮＤだけのアーキテクチャにおいて求められるＮＭＯＳゲート幅の拡大は比較的緩やかである。Ｓｉ0.8Ｇｅ0.2プラットフォーム上における１．２μｍの歪みシリコンＣＭＯＳの場合には、（図６に示すエンハンスメントを帯びる）プルダウンネットワークおよびプルアップネットワークを均衡させるために、ＮＭＯＳゲート幅を、１４％広げなければならないにすぎない。これに呼応して、Ｓｉ0.7Ｇｅ0.3上における１．２μｍのＣＭＯＳの場合には、ｎエンハンスメントおよびｐエンハンスメントがより均衡していることから、ＮＭＯＳ幅を５５％広げなければならない。高い電子移動度は、ＮＡＮＤゲートに２つよりも多い入力がある場合に、より一層重要となるが、これは、更なる直列接続されたＮＭＯＳデバイスが必要とされるからである。
【０１００】
本発明について、いくつかの好適な実施の形態をあげて図示および説明してきたが、本発明の精神および範囲から逸脱することなく、これの形態および詳細について、種々の変更、省略、および追加を加える場合もある。
【図面の簡単な説明】
【０１０１】
【図１】一般的な歪みシリコン表面チャネルＭＯＳＦＥＴを備える歪みシリコン基板構造を示す断面図である。
【図２Ａ】ｘ＝１０〜３０％である場合におけるＳｉ1-xＧｅx上の歪みシリコンについて、電子および正孔のそれぞれについて、実効電界に対する移動度の向上を示すグラフである。
【図２Ｂ】ｘ＝１０〜３０％である場合におけるＳｉ1-xＧｅx上の歪みシリコンについて、電子および正孔のそれぞれについて、実効電界に対する移動度の向上を示すグラフである。
【図３】Ｓｉ基板上における種々の緩和ＳｉＧｅバッファについての表面粗さデータを示す表である。
【図４Ａ】ＣＭＯＳインバータを示す概略図およびその入力電圧波形および出力電圧波形を示す図である。
【図４Ｂ】ＣＭＯＳインバータを示す概略図およびその入力電圧波形および出力電圧波形を示す図である。
【図５Ａ】歪みシリコンＭＯＳＦＥＴ、ＳＯＩ上における歪みシリコンＭＯＳＦＥＴ、および接着ＳｉＧｅ上におけるバルクシリコン基板上における歪みシリコンＭＯＳＦＥＴの構造を示す概略図である。
【図５Ｂ】歪みシリコンＭＯＳＦＥＴ、ＳＯＩ上における歪みシリコンＭＯＳＦＥＴ、および接着ＳｉＧｅ上におけるバルクシリコン基板上における歪みシリコンＭＯＳＦＥＴの構造を示す概略図である。
【図５Ｃ】歪みシリコンＭＯＳＦＥＴ、ＳＯＩ上における歪みシリコンＭＯＳＦＥＴ、および接着ＳｉＧｅ上におけるバルクシリコン基板上における歪みシリコンＭＯＳＦＥＴの構造を示す概略図である。
【図６】２０％および３０％のＳｉＧｅ上における歪みシリコンについて測定された電子移動度および正孔移動度の向上を示す表である。
【図７】連系容量が支配的な場合において、バルクシリコンおよび歪みシリコンの両方において加工された１．２μｍのＣＭＯＳについてのインバータ特性を示す表である。
【図８】連系容量が支配的な場合において、歪みシリコンインバータについての追加のシナリオを示す表である。
【図９】デバイス容量が支配的な場合において、バルクシリコンおよび歪みシリコンの両方において加工された１．２μｍのＣＭＯＳについてのインバータ特性を示す表である。
【図１０】種々のキャリア移動度について、チャネル長に対するＮＭＯＳＦＥＴ相互コンダクタンスを示すグラフである。
【図１１】電子移動度および正孔移動度の向上に係る範囲について、０．２５μｍのＣＭＯＳインバータの伝搬遅延を示すグラフである。
【図１２Ａ】ＳＯＩ基板上における歪みシリコンの加工プロセス手順を示す図である。
【図１２Ｂ】ＳＯＩ基板上における歪みシリコンの加工プロセス手順を示す図である。
【図１２Ｃ】ＳＯＩ基板上における歪みシリコンの加工プロセス手順を示す図である。
【図１２Ｄ】ＳＯＩ基板上における歪みシリコンの加工プロセス手順を示す図である。
【図１２Ｅ】ＳＯＩ基板上における歪みシリコンの加工プロセス手順を示す図である。
【図１３Ａ】ＮＯＲゲート、ＮＡＮＤゲート、およびＸＯＲゲートを示す回路図である。
【図１３Ｂ】ＮＯＲゲート、ＮＡＮＤゲート、およびＸＯＲゲートを示す回路図である。
【図１３Ｃ】ＮＯＲゲート、ＮＡＮＤゲート、およびＸＯＲゲートを示す回路図である。
【図２Ａ】
2004523103.tif 000019
【図２Ｂ】
2004523103.tif 000020
【図３】
2004523103.tif 000021
【図６】
2004523103.tif 000022
【図７】
2004523103.tif 000023
【図８】
2004523103.tif 000024
【図９】
2004523103.tif 000025
【図１０】
2004523103.tif 000026
【図１１】
2004523103.tif 000027
【図１２Ａ】
2004523103.tif 000028
【図１２Ｂ】
2004523103.tif 000029
【図１２Ｃ】
2004523103.tif 000030
【図１２Ｄ】
2004523103.tif 000031
【図１２Ｅ】
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【国際公開パンフレット】
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【手続補正書】
【提出日】平成15年8月4日(2003.8.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｓｉ基板と、前記Ｓｉ基板上の緩和Ｓｉ1-xＧｅx層と、前記緩和Ｓｉ1-xＧｅx層上の歪み表面層とを含むヘテロ構造であって、前記歪み表面層と前記Ｓｉ基板との間に位置する平坦化された表面をさらに含むヘテロ構造と、
ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴと、
を備えるＣＭＯＳインバータであって、前記ｐＭＯＳＦＥＴのチャネルおよび前記ｎＭＯＳＦＥＴのチャネルを前記歪み表面層に形成することを特徴とするＣＭＯＳインバータ。
【請求項２】
請求項１に記載のＣＭＯＳインバータであって、前記歪み表面層の表面粗さが１ｎｍ未満であることを特徴とするＣＭＯＳインバータ。
【請求項３】
請求項１に記載のＣＭＯＳインバータであって、前記ヘテロ構造が、さらに、前記緩和Ｓｉ1-xＧｅx層と前記Ｓｉ基板との間に位置する酸化膜層を備えることを特徴とするＣＭＯＳインバータ。
【請求項４】
請求項１に記載のＣＭＯＳインバータであって、前記ヘテロ構造が、さらに、前記緩和Ｓｉ1-xＧｅx層と前記Ｓｉ基板との間に位置するＳｉＧｅ傾斜バッファ層を備えることを特徴とするＣＭＯＳインバータ。
【請求項５】
請求項１に記載のＣＭＯＳインバータであって、前記歪み表面層がＳｉを備えることを特徴とするＣＭＯＳインバータ。
【請求項６】
請求項１に記載のＣＭＯＳインバータであって、０．１＜ｘ＜０．５であることを特徴とするＣＭＯＳインバータ。
【請求項７】
請求項６に記載のＣＭＯＳインバータであって、前記ｐＭＯＳＦＥＴのゲート幅と前記ｎＭＯＳＦＥＴのゲート幅との比率が、バルクシリコンにおける電子移動度と正孔移動度との比率にほぼ等しいことを特徴とするＣＭＯＳインバータ。
【請求項８】
請求項６に記載のＣＭＯＳインバータであって、前記ｐＭＯＳＦＥＴのゲート幅と前記ｎＭＯＳＦＥＴのゲート幅との比率が、前記歪み表面層における電子移動度と正孔移動度との比率にほぼ等しいことを特徴とするＣＭＯＳインバータ。
【請求項９】
請求項６に記載のＣＭＯＳインバータであって、前記ｐＭＯＳＦＥＴのゲート幅と前記ｎＭＯＳＦＥＴのゲート幅との比率が、バルクシリコンにおける電子移動度と正孔移動度との比率の平方根にほぼ等しいことを特徴とするＣＭＯＳインバータ。
【請求項１０】
請求項６に記載のＣＭＯＳインバータであって、前記ｐＭＯＳＦＥＴのゲート幅と前記ｎＭＯＳＦＥＴのゲート幅との比率が、前記歪み表面層における電子移動度と正孔移動度との比率の平方根にほぼ等しいことを特徴とするＣＭＯＳインバータ。
【請求項１１】
請求項６に記載のＣＭＯＳインバータであって、ゲートドライブを低減させて、電力消費を下げることを特徴とするＣＭＯＳインバータ。
【請求項１２】
高速集積回路における、請求項６に記載のＣＭＯＳインバータ。
【請求項１３】
低電力集積回路における、請求項６に記載のＣＭＯＳインバータ。
【請求項１４】
Ｓｉ基板と、前記Ｓｉ基板上の緩和Ｓｉ1-xＧｅx層と、前記緩和Ｓｉ1-xＧｅx層上の歪み層とを含むヘテロ構造であって、前記歪み表面層と前記Ｓｉ基板との間に位置する平坦化された表面をさらに含むヘテロ構造と、
前記ヘテロ構造において形成されたｐトランジスタおよびｎトランジスタと、
を備える集積回路であって、前記歪み層が、前記ｐトランジスタおよび前記ｎトランジスタのチャネルを備えるとともに、前記ｎトランジスタおよび前記ｐトランジスタが、ＣＭＯＳ回路において連系されていることを特徴とする集積回路。
【請求項１５】
請求項１４に記載の集積回路であって、前記歪み層の表面粗さが１ｎｍ未満であることを特徴とする集積回路。
【請求項１６】
請求項１４に記載の集積回路であって、前記ヘテロ構造が、さらに、前記緩和Ｓｉ1-xＧｅx層と前記Ｓｉ基板との間に位置する酸化膜層を備えることを特徴とする集積回路。
【請求項１７】
請求項１４に記載の集積回路であって、前記ヘテロ構造が、さらに、前記緩和Ｓｉ1-xＧｅx層と前記Ｓｉ基板との間に位置するＳｉＧｅ傾斜バッファ層を備えることを特徴とする集積回路。
【請求項１８】
請求項１４に記載の集積回路であって、前記歪み層がＳｉを備えることを特徴とする集積回路。
【請求項１９】
請求項１４に記載の集積回路であって、０．１＜ｘ＜０．５であることを特徴とする集積回路。
【請求項２０】
請求項１４に記載の集積回路であって、前記ＣＭＯＳ回路が論理ゲートを備えることを特徴とする集積回路。
【請求項２１】
請求項１４に記載の集積回路であって、前記ＣＭＯＳ回路がＮＯＲゲートを備えることを特徴とする集積回路。
【請求項２２】
請求項１４に記載の集積回路であって、前記ＣＭＯＳ回路がＸＯＲゲートを備えることを特徴とする集積回路。
【請求項２３】
請求項１４に記載の集積回路であって、前記ＣＭＯＳ回路がＮＡＮＤゲートを備えることを特徴とする集積回路。
【請求項２４】
請求項１４に記載の集積回路であって、前記ｐチャネルトランジスタが前記ＣＭＯＳ回路においてプルアップトランジスタとして機能するとともに、前記ｎチャネルトランジスタが前記ＣＭＯＳ回路においてプルダウントランジスタとして機能することを特徴とする集積回路。
【請求項２５】
請求項１４に記載の集積回路であって、前記ＣＭＯＳ回路がインバータを備えることを特徴とする集積回路。特許請求の範囲全文の補正であり、請求項１及び１５を補正し、請求項２，１６，２８〜５４を削除した。請求項３以降の削除された請求項は繰り上げ記載した。
【国際調査報告】
2004523103.tif 000079
2004523103.tif 000080
2004523103.tif 000081