(57)【要約】導電層（８）または層シーケンス、特に、金属シリサイドまたはポリシリコン層（１４）は、これに付与される金属含有層（１５）を有し、埋め込みビット線の抵抗を低減し、この層または層シーケンスは、ビット線に対応するように帯状にパターニングされ、ＯＮＯメモリ層シーケンス（５、６、７）を有するメモリトランジスタのソース／ドレイン領域（３、４）上に配置され、ゲート電極（２）はトレンチ内に配置される。金属シリサイドは、好適には、コバルトシリサイドであり、金属含有層は、好適には、タングステンシリサイドまたはＷＮ／Ｗである。
2004531084.tif 000002
【特許請求の範囲】
【請求項１】
メモリトランジスタと、
半導体ボディ（２）または半導体層の上面に配置され、該半導体材料から誘電性材料によって分離されるゲート電極（２）と、
該半導体材料内に形成されるソース領域（３）およびドレイン領域（４）とを備え、該ゲート電極は、該ソース領域（３）と該ドレイン領域（４）との間の、該半導体材料内に形成されたトレンチに配置される、メモリセルであって、
少なくとも該ソース領域（３）と該ゲート電極（２）との間、および該ドレイン領域（４）と該ゲート電極（２）との間に、境界層（５、７）間にメモリ層（６）を含む層シーケンスが存在することと、
各場合について、それぞれのビット線の部分として提供され、かつ帯状にパターニングされた導電層（８）が該ソース領域（３）および該ドレイン領域（４）の上に設けられることと
を特徴とする、メモリセル。
【請求項２】
前記ソース領域（３）および前記ドレイン領域（４）上の存在する前記導電層（８）は、ドーピングシリコン、タングステン、タングステンシリサイド、コバルト、コバルトシリサイド、チタンおよびチタンシリサイドを含む群からの、少なくとも１つの材料を有する、請求項１に記載のメモリセル。
【請求項３】
前記境界層（５、７）は、酸化物である、請求項１または２に記載のメモリセル。
【請求項４】
前記メモリ層（６）は、非ドーピングシリコン、タンタル酸化物、ハフニウムシリケート、チタン酸化物、ジルコニウム酸化物およびアルミニウム酸化物を含む群からの材料である、請求項３に記載のメモリセル。
【請求項５】
前記半導体材料の中の最も遠くに突き出して形成される前記トレンチの底面の部分に、または、該トレンチの底面の中央に位置し、かつ、該トレンチの該底面に対して垂直に、該半導体材料の中に２０ｎｍ伸びるチャネル領域の部分（２３）において、限界が５・１０１７ｃｍ−３〜５・１０１８ｃｍ−３によって決定される範囲に位置するドーパント濃度が設定され、各場合について、底面ドーピングまたはウェルドーピングとして該半導体材料に導入される、ｃｍ−３で測定されるドーパントの濃度、および１０１７ｃｍ−３の値からの商で乗算される、請求項１〜４の１つに記載のメモリセル。
【請求項６】
メモリとして提供され、
ここで、前記ゲート電極（２）は、各場合について、ワード線として提供された金属含有層、または層シーケンス（１９；３３、３４）と導通するように接続され、
メモリセルの前記ソース領域（３）および前記ドレイン領域（４）は、同時に、隣接し合うメモリセルのドレイン領域として、およびソース領域として提供される、請求項１〜５の１つに記載のメモリセルを含む構成。
【請求項７】
前記半導体材料上の前記メモリ層（６）を含む層シーケンスが、前記ゲート電極（２）と前記半導体材料との間、および前記ワード線と前記半導体材料との間の面全体に付与される、請求項６に記載の構成。
【請求項８】
前記半導体材料内に存在するトレンチの側壁間の前記メモリ層（６）は、少なくとも１つのゲート電極（２）に配置され、および／または、隣接し合う２つのトレンチ間で中断される、請求項６に記載の構成。
【請求項９】
請求項１〜８の１つに記載のメモリセルまたはその構成を製造する方法であって、
第１の工程において、帯状の部分を形成するようにパターニングされた導電層（８）の膜が半導体ボディ（１）または半導体層上に製造され、ここで、該第１の工程の前に注入によって、あるいは、該第１の工程の後にドーパントを導電層（８）の材料から拡散させることによってドーピングされた、ソースおよびドレイン用の領域（１０；１１０）が形成され、
第２の工程において、該導電層の該帯状の部分間に、１つのトレンチ、または、互いに平行に伸びる複数のトレンチが製造され、これにより、該トレンチの側方に、該半導体材料の領域が、それぞれ、ソース領域（３）およびドレイン領域（４）のために残り、
第３の工程において、境界層（５）、メモリ層（６）および境界層（７）が重ねられて面全体に設けられ、
第４の工程において、それぞれのゲート電極（２）のために提供された導電性材料が該トレンチ（単数または複数）に導入され、かつ、少なくともワード線として提供される導体トラックを形成するようにパターニングされる、方法。
【請求項１０】
前記第１の工程において、導電層（８）として、ポリシリコン層（１４）および金属含有層（１５）を含む層シーケンスが設けられる、請求項９に記載の方法。
【請求項１１】
前記金属含有層（１５）は、ＷＳｉ、ＷＮおよびＷを含む群より選択される材料からなる少なくとも１つの層膜を含む、請求項１０に記載の方法。
【請求項１２】
第１の工程において、帯状の部分に形成されるパターニング層（２５）の少なくとも１つの膜が半導体ボディ（１）または半導体層上に製造され、
第２の工程において、該パターニング層の該帯状の部分間に、１つのトレンチ（２８）、または互いに平行に伸びる複数のトレンチが製造され、これにより、該トレンチの側方に、該半導体材料の領域が、それぞれ、ソース領域（３）およびドレイン領域（４）のために残り、
第３の工程において、境界層（５）、メモリ層（６）および境界層（７）が重ねられて面全体に設けられ、
第４の工程において、それぞれのゲート電極（２）のために提供された導電性材料が該トレンチ（単数または複数）に導入され、
第５の工程において、該パターニング層の該帯状の部分が、導電層（８）の帯状の部分と置き換えられ、
第６の工程において、ワード線（３２）として提供される少なくとも１つの導体トラックが、トレンチに導入された導電性材料と電気的に接触し、かつ、該導電層の該帯状の部分から電気的に絶縁されて設けられ、
該第１の工程の前に注入（１１）によって、または前記第５の工程の後にドーパントを該導電層の材料から拡散（１１０）させることによってドーピングされた、ソースおよびドレイン用の領域が形成される、請求項１〜８の１つに記載のメモリセルまたはその構成を製造する方法。
【請求項１３】
シリコンの半導体ボディまたは半導体層が用いられ、
前記第５の工程において、シリサイド化された金属の少なくとも１つの膜が導電層として形成される、請求項１２に記載の方法。
【請求項１４】
コバルトシリサイドの膜が前記第５の工程において形成される、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込み可能および消去可能な不揮発性フラッシュメモリに関する。これは、ＳＯＮＯＳ原理（半導体−酸化物−窒化物−酸化物−半導体）により構成され、かつ、仮想接地（ｖｉｒｔｕａｌ−ｇｒｏｕｎｄ）ＮＯＲアーキテクチャにおいて用いられ得る不揮発性メモリセルを記載する。
【背景技術】
【０００２】
極小の不揮発性メモリセルは、マルチメディアアプリケーションにおいて極めて高い集積密度を得るために必要とされる。半導体技術の進行中の発達は、益々大きい記憶容量を可能にし、まもなくギガバイトの領域に到達する。しかしながら、リソグラフィによって決定される最小の構造は、縮小し続け、例えば、トンネル酸化物の厚さ等の他のパラメータは、もはや対応して拡大縮小され得ない。プレーナトランジスタにおける構造の縮小にともなうチャネル長さの低減は、ソースとドレインとの間のパンチスルーの出現を回避するために、チャネルドーピングの増加を必要とする。これは、閾値電圧を上昇させ、これは、通常、ゲート酸化物の厚さを低減することによって補償される。
【０００３】
しかしながら、チャネル−ホットエレクトロンによってプログラムされ得、かつホットホール（Ｂｏａｚ  Ｅｉｔａｎによる米国特許５，７６８，１９２号、米国特許第６，０１１，７２５号、ＷＯ第９９／６０６３１号を参照）を用いて消去され得るプレーナＳＯＮＯＳメモリセルは、ゲート酸化物と等価の厚さを有する制御誘電体を必要とする。しかしながら、実行可能なプログラムサイクルの数（メモリセルの「耐久性」）が許容し得ない態様で低下することなく、この厚さを必要に応じて低減することはできない。従って、チャネル内のドーパント濃度が過度に高くなるように選択する必要がないことを保証する、十分に大きいチャネル長さが必要とされる。なぜなら、それでない場合、閾値電圧が過度に上昇するからである。
【０００４】
Ｊ．Ｔａｎａｋａらによる公報「Ａ  Ｓｕｂ−０．１μｍ  Ｇｒｏｏｖｅｄ  Ｇａｔｅ  ＭＯＳＦＥＴ  ｗｉｔｈ  Ｈｉｇｈ  Ｉｍｍｕｎｉｔｙ  ｔｏ  Ｓｈｏｒｔ−Ｃｈａｎｎｅｌ  Ｅｆｆｅｃｔｓ」ｉｎ  ＩＥＤＭ  ９３、５３７〜５４０ページ（１９９３年）は、ｐ＋基板上のトランジスタを記載する。ここで、ゲート電極は、ｎ＋ソース領域とｎ＋ドレイン領域との間のトレンチ内に配置され、従って、このようにして、曲線状のチャネル領域が基板に形成される。
【０００５】
Ｋ．Ｎａｋａｇａｗａらによる公報「Ａ  Ｆｌａｓｈ  ＥＥＰＲＯＭ  Ｃｅｌｌ  ｗｉｔｈ  Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｔｒｅｎｃｈ  Ｔｒａｎｓｉｓｔｏｒ  ＆  Ｉｓｏｌａｔｉｏｎ  Ｓｔｒｕｃｔｕｒｅ」ｉｎ  ２０００  ＩＥＥＥ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ」は、フローティングゲート電極を有するメモリセルとしてのトランジスタを記載する。この電極は、ｎ＋ソース領域とｎ＋ドレイン領域との間に配置され、基板のｐウェルの中に伸びる。フローティングゲート電極と制御ゲート電極との間に、酸化物−窒化物−酸化物層シーケンスの誘電層が位置する。
【０００６】
Ｅｉｊｉ  Ｋａｍｉｙａによる米国第６，０８０，６２４号は、フラッシュＥＥＰＲＯＭメモリセルを有する不揮発性半導体メモリを記載する。ゲート誘電体、記憶媒体として提供されるフローティングゲート電極、中間誘電体としてのＯＮＯ膜、制御ゲート電極、および被覆層としての窒化物膜が基板に付与されて、パターニングされる。ソース領域およびドレイン領域は、導入された拡散により形成される。さらなる窒化物層が、表面全体に付与され、電気的絶縁がゲート電極のウェブ間に存在する空間に導入される。このようにして、形成される絶縁帯は、ワード線の方向に走り、ビット線は、上面に付与される導体トラックによって形成される。
【０００７】
独国特許第１９５  ４５  ９０３  Ａ１号は、読み出し専用メモリセル構成を記載する。ここで、プレーナＭＯＳトランジスタは、互いに平行に走るロウに配置される。隣接し合うロウは、長手方向のトレンチの底面に沿って、および隣接し合うトレンチ間に存在するウェブ上を交互に走る。従って、下部ソース／ドレイン領域が長手方向のトレンチの底面に形成され、上部ソース／ドレイン領域は、トレンチ間に存在するウェブの上面に形成される。誘電層は、ゲート誘電体としてソース／ドレイン領域に配置され、ＳｉＯ２を含むスペーサによって、長手方向のトレンチの側壁に付加される。ＯＮＯ層シーケンスは、ゲート誘電体として提供され得る。ビット線は、長手方向のトレンチを横断して走り、ワード線は、長手方向のトレンチと平行に走る。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明の目的は、極めて小さい表面積を必要とするメモリセル構成のメモリセルを提示すること、および関連する製造方法を提示することである。
【０００９】
この目的は、請求項１の特徴を有するメモリセルによって、請求項６の特徴を有するメモリセルを含む構成によって、および請求項９の特徴を有する方法によって達成される。構成は、独立請求項から明らかである。
【００１０】
本発明によるメモリセルは、書き込みおよび読み出しの十分に短いアクセス時間を維持しながら、同時に、メモリセルの寸法をさらに低減することが、ビット線が十分に低い抵抗を有する場合にのみ可能であるという発見に基づく。この目的で、メモリトランジスタのドーピングされたソース／ドレイン領域に、ビット線に帯状にパターニングされた別個の層または層シーケンスが配置され、この層が特に、メタライゼーションとして、ソース／ドレイン領域と導通するように接続されて、ビット線の抵抗を低減することによってビット線が形成される。この層または層シーケンスは、これらの層または層シーケンスが完全に導電性材料で形成されているか、その層膜の一部だけが導電性材料で形成されているかに関わらず、非常に一般的には、帯状に形成され、かつ、上述の目的で、十分に低い抵抗を有する少なくとも１つの層シーケンスを含む層または層シーケンスである。以下の記載および請求項において、このような、少なくとも層膜における十分に導電性の層または層シーケンスは、それぞれ、導電層と呼ばれる。このために、特に、ドーピングポリシリコン、タングステン、タングステンシリサイド、コバルト、コバルトシリサイド、チタンおよびチタンシリサイドからなる群より選択された少なくとも１つの材料が適切である。
【００１１】
ソース／ドレイン領域がシリコンから形成された場合、メタライゼーションは、好適には、自己整合シリサイドの短縮形を表す「サリサイド」として公知の方法を用いて製造されたシリサイド化された金属層であり得る。別の実施形態において、好適には、同様に、シリコン上に、ポリシリコンおよびＷＳｉまたはＷＮ／Ｗを含む、メタライゼーションとして設けられた層シーケンス、ならびに、ハードマスクのために適切な例えば、酸化物または窒化物等の材料を含む被覆する電気的絶縁層がメモリトランジスタのソース／ドレイン領域上に存在する。ビット線構造のメタライゼーションは、基板上に直接、および必要に応じて、部分的に酸化物で覆われた領域の上にパターニングされる。
【００１２】
個々のメモリトランジスタのソース／ドレイン領域は、高ドーズ量のソース／ドレインの注入を用いて、または適切な層から、例えば、ポリシリコンからドーパントを拡散させることによって製作される。ソース／ドレイン領域に付与された帯状のメタライゼーションは、メタライゼーションの良好な導電性に基づいて、特に低い抵抗を有するビット線を形成する。この意味合いで、メタライゼーションは、金属含有層、または少なくとも勤続の様な特性を有する導体トラックであると理解される。同ビット線のソース／ドレイン領域は、半導体材料において、予め、導通するように互いに接続される必要がない。しかしながら、好適には、ビット線は、さらに半導体材料におけるメタライゼーションが提供された帯状のドーピング領域とともに埋め込みビット線として設計される。
【００１３】
半導体材料から離れた上面上で、ビット線構造は、好適には、窒化物層で被包され、帯として設計され、かつ、製造プロセスにおいて、それに整合したトランジスタのチャネル領域を生成するためのエッチングマスクとして利用される。好適には、境界層、メモリ層、およびさらなる境界層から形成された層シーケンスを含み、かつＯＮＯの態様で形成されるメモリ層が付与された後、ワード線を製造するための層シーケンスが堆積され、かつ好適には、帯状にドライエッチングによってパターニングされる。
【００１４】
境界層は、メモリ層のエネルギーバンドギャップよりも高いエネルギーバンドギャップを有する材料から製作され、従って、メモリ層に捕獲される電荷キャリアは、そこに配置された状態である。好適には、メモリ層のために適切である材料は、窒化物であり、酸化物は、特に、周囲の材料として適切である。シリコン材料系を用いるメモリセルの場合、メモリ層は、ＯＮＯ層シーケンスの例において、約５ｅＶのエネルギーバンドギャップを有するシリコン窒化物であり、周囲の境界層は、約９ｅＶのエネルギーバンドギャップを有するシリコン酸化物である。メモリ層は、エネルギーバンドギャップが、境界層のエネルギーバンドギャップよりも小さい異なった材料であり得、この場合、エネルギーバンドギャップ間の差は、電荷キャリアの良好な電気の閉じ込めを保証するために十分に大きい必要がある。境界層としてのシリコン酸化物と組み合わせて、メモリ層のために用いられる材料は、例えば、タンタル酸化物、ハフニウムシリケート、チタン酸化物（化学量論的組成の場合ＴｉＯ２）、ジルコニウム酸化物（化学量論的組成の場合ＺｒＯ２）、アルミニウム酸化物（化学量論的組成の場合Ａｌ２Ｏ３）または本質的に導電性（非ドーピング）シリコンであり得る。
【００１５】
トランジスタを互いに絶縁するために、アンチパンチ注入（ａｎｔｉ−ｐｕｎｃｈ  ｉｍｐｌａｎｔａｔｉｏｎ）として知られる種々の入射角度でドーパントを注入することによって、隣接し合うメモリセルのトランジスタのチャネル領域間に電気的絶縁が生成され得る。代替的構成は、この絶縁が、酸化物で充填される凹部によって生成されることを提供する。これは、ＳＴＩ（シャロートレンチアイソレーション）の態様で行われる。
【００１６】
このタイプのメモリセルは、メモリトランジスタが十分に大きいゲート長さを有するにもかかわらず、それぞれのメモリセルを、用いられるフォトリソグラフィの規模で、可能な最小のクロスポイントセルとして生成することを可能にする。本発明による構造は、最小の駆動周辺部を有する大きいセルブロックを可能にし、その結果、高いセル効率をもたらす。本発明により形成されたメモリセル構造は、さらに、特に、ＳＴＩ構造の上に配置されるビット線構造を生成するために用いられ得る。
【００１７】
ここで、本発明によるメモリセルおよび関連する製造方法が、添付の図に示された例を参照して、より詳細に説明される。
【発明を実施するための最良の形態】
【００１８】
図０は、ワード線ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１およびビット線ＢＬｉ−１、ＢＬｉ、ＢＬｉ＋１の構成を平面図で示す。ビット線は、この場合、埋め込みビット線の形態であり、覆われた輪郭として破線を用いて示される。ワード線は、好適には、金属導体トラックとして、構成の上面に配置される。メモリのメモリセルは、各場合について、ビット線の中間領域とワード線との交差点に配置される。これは、用いられ得る可能な最小のメモリセルに対して従来用いられるクロスポイントセルという用語の起源である。各場合について、本発明による１つのメモリセルが、このようなメモリセル構成の交差点に位置する。各場合について、読み出されるか、またはプログラムされるべきメモリセルは、ビット線およびワード線を用いてそれ自体公知の方法でアドレス指定される。すべてのメモリセルは、示されたビット線およびワード線を介する接続と組み合わせて、仮想接地ＮＯＲアーキテクチャのメモリを形成する。しかしながら、原則的に、本発明によるメモリセルは、他のメモリアーキテクチャでも用いられ得る。メモリのメモリセル構成におけるメモリセルの構造は、好適な製造方法を参照して以下に記載される。
【００１９】
図１は、本発明によるメモリセル構造を説明することを目的とした、第１の中間生成物、および、好適な製造方法に基づいたメモリセルフィールドにおけるその構成の断面図を示す。製造は、好適には、駆動エレクトロニクスを生成するためにも用いられるＣＭＯＳプロセスの部分を成す。この目的で、トレンチは、基板上に成長する半導体ボディ、または半導体層、または半導体層シーケンスにおいてエッチングされ、）として酸化物で充填される。従来、半導体材料の上面は、最初に、それ自体公知のパッド酸化物およびパッド窒化物で覆われる。ＳＴＩトレンチエッチングは、適切な写真技術を用いて行われる。酸化物の充填が導入された後、上面が平坦化され、これは、例えば、ＣＭＰ（化学的機械的研磨）により公知の方法で達成され得る。パッド窒化物は、その後、エッチングによって除去される。ｐウェルおよびｎウェル、すなわち、半導体材料の中に深く伸び、かつ、駆動周辺部およびメモリセルのために提供されるドーピング領域が、シリコンを半導体材料として用いた場合、好適には、マスクされたボロン注入イオンおよびリン注入、次に、注入のアニーリングによって製造される。図１は、さらに、半導体ボディ１、例えば、シリコン基板において形成されたｐウェル１０、および、例えば、酸化物を用いて生成されたエッジ絶縁部分１２を断面図で示す。
【００２０】
最初に設けられたパッド酸化物の除去に続いて、適切な厚さの酸化物層１３が成長させられ、次に、このメモリセルフィールドの外側のエッチングストップ層として利用される。この製造プロセスの例示的実施形態において、その後、注入（例えば、リン）を導入するために適切な写真技術が用いられ、これによって、高いｎ型導電率でドーピングされる領域１１（ｎ＋領域）がｐウェル１０の上部分に形成され、この領域は、次に製造されるべきソース／ドレイン領域のために提供される。メモリセルフィールドの領域において、湿式化学手段によってメモリセルの形成のために必要とされる酸化物層を除去するために必要とされない酸化物層１３を除去するために、好適には、同じフォトマスクが用いられる。
【００２１】
図２ａは、さらなる層シーケンスが付与およびパターニングされた後の、図１に示された断面図を示す。この層シーケンスは、本発明に関連する、ビット線構造の、帯状にパターニングされた導電層８を形成するために用いられる。図２ａに示される例示的実施形態の場合、この目的で、好適な実施形態において、まず、ソース／ドレイン領域のコンタクト接続のために、関連する符号の導電型のポリシリコン層１４が、その後、この場合、タングステンシリサイド（ＷＳｉ）の金属含有層１５が実際の低抵抗性ビット線として続き、および、次に、ハードマスク１６の材料（例えば、酸化物）が電気的絶縁のために付与されて、帯状に構造化される。ＷＳｉの代わりに、タングステン窒化物およびタングステンを含む層シーケンスが設けられ得る。導電層は、さらに、チタンおよび／またはチタンシリサイドを有し得る。導電層８の帯状のパターニングは、好適には、写真技術および異方性エッチングによって行われ、ここで、注入された領域の半導体ボディまたは半導体層の半導体材料がわずかにエッチングされたか否かは重要でない。導電層８の帯状の部分は、好適には、酸化物から製作されたスペーサ１７によって側方で絶縁される。
【００２２】
図２ｂは、図２ａに示された部分を示す。この図から、この例示的実施形態において、ポリシリコン層１４および金属含有層１５を含み、所望でならば、多層であってもよい導電層８がエッジ絶縁部分１２を越えて長手方向に伸びる。これらの層の帯状パターニングのためのエッチングは、エッジ絶縁部分１２の酸化物によってセルフィールドのエッジで境界付けられる。エッジ絶縁部分１２の埋め込み部分で終端するビット線は、帯状にパターニングされた導電層の部分によってエッジ絶縁部分１２を越えて伸び、従って、コンタクトは、実際のメモリセルフィールドの外側のビット線によって製作され得る。
【００２３】
上面のビット線構造、およびマスクとして酸化物で覆われた領域を用いて、トレンチ２８は、図３に示されたように、自己整合して（例えば、反応性イオンエッチング、ＲＩＥを用いて）エッチングされ、これらのトレンチは、活性領域のために、特に、個々のメモリセルにおいて提供される。ソース／ドレイン領域３、４は、これらの間に形成される。さらに、良好な性能を達成するために、各場合について、トレンチの底面に提供されるメモリトランジスタのチャネル領域の部分２３における所定のゲート電圧に存在する電荷キャリア濃度が十分に高くなければならないことを考慮に入れる必要がある。ｐウェルの場合、この濃度は電子濃度である。有利な構成において、メモリセルのウェル１０は、１０１７ｃｍ−３の典型的なドーパント濃度を有し、チャネル領域のドーパント濃度は、トレンチの底面に提供されたチャネル領域の部分２３における注入によって、長手方向の外側の領域におけるよりも、中心においてより大きい程度で変更される。この目的で、まず、犠牲層（例えば、通常、約６ｎｍの厚さで、熱的に生成される犠牲酸化物）を付与することが望ましい。その後、割り当てられたドーパントが注入され、ｐドーピングウェルの示された例において、これは、ドーパントとして、例えば、通常、２０ｋｅＶのエネルギーを有する、１０１２ｃｍ−２〜１０１４ｃｍ−２の量のヒ素である。犠牲層は、除去される。酸化物の場合、これは、希釈したＨＦを用いて行われ得る。
【００２４】
層シーケンスは、下部境界層５、メモリ層６および上部境界層７を含む層シーケンスは、表面全体に付与される。この層シーケンスは、実際の記憶媒体として提供され、冒頭で記載されたように、例えば、それ自体公知のＯＮＯ層シーケンスであり得る。この場合、下部境界層５は、例えば、約２．５ｎｍ〜８ｎｍの厚さの酸化物であり（下部酸化物は、好適には、熱的に生成される）、メモリ層６は、約１ｎｍ〜５ｎｍの厚さの窒化物であり得（好適には、ＬＰＣＶＤ、減圧化学気相成長によって堆積される）、上部境界層７は、同様に、約３ｎｍ〜１２ｎｍの厚さの酸化物であり得る。
【００２５】
このようにして達成され得る構造は、図３において断面図で示される。メモリセルフィールドは、適切な写真技術によって覆われ、従って、周辺の領域において、境界層を含むメモリ層が除去され得る。メモリ層は、さらに、ゲート電極および／またはトレンチ２８間に提供されたトレンチの底面のメモリの領域においても除去され、これにより、メモリ層は、それぞれのトレンチの壁面間および／または２つの隣接し合うトレンチ間で中断される。従って、駆動周辺部のために、まず、高電圧トランジスタ用のゲート酸化物、その後、適切な場合、低電圧トランジスタ用の比較的薄いゲート酸化物が成長させられる。閾値電圧は、さらなるマスクおよび注入を用いて調整され得る。
【００２６】
図４ａに示される断面図は、ゲート電極２のために提供された導電性ドーピングポリシリコン層１８、ならびに、ワード線のために提供された金属含有層１９（この場合、ＷＳｉ）およびハードマスク層２０の堆積後の構造を示す。実際のワード線は、金属含有層１９の低抵抗性の金属または金属含有材料によって形成される。タングステンシリサイドの代わりに、異なった金属のシリサイド、または多層金属含有層が存在し得る。ハードマスク層２０の材料は、例えば、圧縮酸化物である。
【００２７】
図４ａに描かれるこの断面図は、図４ｂおよび図４ｃに示される。図４ｂに示される断面において、境界層５、７間のメモリ層６の層シーケンスは、ビット線のために提供され、この例において、ポリシリコン層１４および金属含有層１５から形成され、かつハードマスク１６によってここから絶縁される帯状の導電層８の上に位置する。図４ｃに見出され得る、ビット線の導電層の２つの帯状の部分間のゲート電極２の断面の位置において、メモリ層６は、ゲート電極のために提供されるトレンチの底面に伸びる。ポリシリコン層１８、金属含有層１９およびハードマスク層２０を含む、付与された層シーケンスは、図４ｂおよび図４ｃから見出され得るように、帯状に形成され、これにより、ビット線を横断して走るワード線が形成される。ワード線のエッジは、スペーサ２１によって絶縁される。スペーサは、それ自体公知の方法で、スペーサの材料、好適には、酸化物からなる層が、表面全体に酸化物を等方的に付与され、かつ、実質的に、スペーサ２１の極めて垂直の部分のみが帯状のエッチングされたワード線のエッジに残るように異方的にエッチングバックされことによって形成される。これに代わって、ゲート電極と下部ワード線との間の空間は、完全に、または部分的にスペーサの材料で充填された状態で残され得る。
【００２８】
この方法工程において、駆動周辺部のトランジスタのゲート電極は、同時にパターニングされ得る。メモリセルフィールドの領域において、ゲート電極のエッチングは、上部境界層７またはＯＮＯ層シーケンスにて停止する。さらに、必要に応じて、ゲートの再酸化を実行して、隣接し合うトランジスタの絶縁用のアンチパンチ注入２２を導入することが可能である。
【００２９】
さらに、トランジスタを製造するための、それ自体公知のさらなる従来の方法工程、例えば、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）注入、およびＨＤＤ注入、あるいは窒化物のパシベーション層の堆積、およびＢＰＳＧ（ｂｏｒｏｎ−ｄｏｐｅｄ  ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）およびＣＭＰによる平坦化等が同様に良好に提供され得る。完成させるためのさらなる工程は、ビアホールの製造および充填、ならびにメタライゼーションおよびパシベーション層の製造である。これらの製造工程は、メモリコンポーネントの製造から、それ自体公知である。
【００３０】
図４．１は、代替的構成を示し、ここで、埋め込みビット線を形成するためのビット線注入は、これに付与された材料から外へ拡散することによって完全または部分的に置き換えられる。これは、このタイプの製造によって、ソースおよびドレインのために提供されるドーピング領域１１の製造もまた省略され得ることを意味する。導電層８は、その後、ドーパントが少なくとも下部層部分（実施例においてはドーピングポリシリコン層１４が記載される）から、半導体ボディ１または半導体層の半導体材料の中に拡散し得るように付与される。このようにして、図４．１には線の境界線で示されたソース／ドレイン領域１１０が形成される。さらに、好適な構成において、メモリセルのウェルは、チャネル領域のドーパント濃度が、長手方向の外側の領域におけるよりも中心において、より大きい程度で変更されるようにトレンチの底面に配置されるメモリトランジスタのチャネル領域の部分２３の中に注入されることによって改変される。これは、図３を参照した上述の方法と同様の方法で行われる。
【００３１】
図４．１１は、さらなる実施形態を示し、ここで、本実施例においては主に、メモリ層６および境界層５、７を別々の部分に含む層シーケンスと隣接して形成されるソース／ドレイン領域３ａ、３ｂ、４ａ、４ｂを製造するために、スペーサ１７を製造する前に、ソースおよびドレインの導電型の符号のドーパントの注入が導入される。この場合もまた、次に続く熱処理工程の１つにおけるソース／ドレイン領域に加えて、ドーピング領域１１１を形成する目的で、ポリシリコン層１４からドーパントを拡散させるために提供することが可能である。この例示的実施形態においても、トレンチの底面に配置されるメモリトランジスタのチャネル領域の部分２３が、上述の態様で注入することによって好適に改変される。
【００３２】
図４．２ｂおよび図４．２ｃは、さらなる例示的実施形態の図４ｂおよび図４ｃに対応する断面を示し、ここで、さらなる絶縁領域が、メモリセルを互いに境界付ける目的で半導体材料に存在する。これは、チャネル領域が過度に接近して配置される態様が、すなわち、隣接し合うメモリトランジスタ間の絶縁問題に至り得るからである。本明細書中に開示されるプロセス設計は、隣接するメモリセルがＳＴＩ構造を用いて互いに分離されるように改変され得る。この目的で、シャロートレンチアイソレーションのために提供されたトレンチの態様で、狭く深いトレンチがワード線間の半導体材料の中にエッチングされる。
【００３３】
図４．２ｂおよび図４．２ｃは、このタイプの絶縁領域２４、好適には、例えば、シリコンの酸化とＳｉＯ２の堆積との組み合わせによって製造され得る酸化物を有する例示的実施形態の断面を示し、図４．２ｂは、ビット線に沿う領域を示し、図４．２ｃは、２つのビット線間の領域を示す。この場合、ゲート電極のために提供されたトレンチからのエッチングが絶縁領域２４で停止し、これにより、ワード線を横断する方向で、図４．２ｃに示される態様で、メモリ層６が、実質的に２つの層レベル上、および絶縁領域２４の側面に付与される。ゲート電極のために提供されたトレンチのエッチングが絶縁領域２４の材料にて停止するという事実は、トレンチが、絶縁領域２４間の空間にのみ形成されることを意味する。従って、メモリトランジスタのチャネル領域間に、各場合について、１つのこのような絶縁領域２４が残り、これは、これらのチャネル領域を互いに分離する。これは、残っている層構造および残っているパターニングを、他の例示的実施形態と比較して改変することはない。
【００３４】
ビット線の抵抗を低減するために帯状にパターニングされた導電層８は、サリサイド（自己整合シリサイド）法を用いて、ビット線をメタライゼーションすることによっても製造され得る。これは、図３．３ａ〜図３．３ａに示される、図３に示されるものに対応する断面を参照して説明される。しかしながら、図３に示される例示的実施形態と異なって、導電層は、ソースおよびドレインのためにドーピングされた領域１１に直接付与されず、むしろ、まず、ハードマスクのために適切な材料から製作されたパターニング層２５のみがこのドーピング領域１１に付与され、その後、この層は、帯状にパターニングされる。このパターニング層は、好適には、例えば、酸化物のスペーサ２６によって長手方向に境界付けされる。境界層５、７、および、これらの間に配置されたメモリ層６の、例えば、ＯＮＯ層シーケンス等の層シーケンスは、ゲート電極のために提供されたトレンチ２８がエッチングされた後、上述の方法で表面全体に付与される。メモリセルフィールドの周辺部において駆動するために提供されたトランジスタの領域において、メモリ層シーケンスは、駆動トランジスタのために、除去され、かつ少なくとも１つのゲート酸化物と置き換えられ得る。
【００３５】
図３．３ｂに示されるように、トレンチ２８は、ゲート電極２のために提供された材料、好適にはドーピングシリコンで充填される。その後、好適には、ＣＭＰを用いて構成の上面が部分的にはく離および平坦化される方法工程が続く。この方法工程がパターニング層２５の材料に関して可能な限り均一に終了することを保証するために、パターニング層は、好適には、窒化物から形成される。メモリ層６および境界層５、７は、パターニング層２５の上面で除去される。これは、パターニング層を再び上部からアクセスできるようにする。
【００３６】
図３．３ｂは、中に形成されたｐウェル１０、ソースおよびドレインのためのドーピング領域１１、およびゲート電極２の材料で充填されたトレンチを有する半導体ボディ１を、側方がスペーサ２６によって境界付けされたパターニング層２５の帯状部分間に示す。パターニング層の上面２７は露出される。この場合もまた、ソース／ドレイン領域が導電層の材料からドーパントが実質的に拡散することによって形成された場合、ドーピング領域１１の注入が、まず、省略され得る。
【００３７】
その後、好適には、ゲート電極のポリシリコンの熱酸化が行われ、これにより、図３．３ｃに示された薄い酸化領域２９が、その上面に形成されるが、パターニング層の窒化物は、わずかな程度でのみ酸化される。これは、ゲート電極が後からシリサイド化されることを回避する。その後、パターニング層が除去されるが、スペーサ２６は、所定の位置に残ることが可能である。パターニング層が窒化物から形成され、スペーサが酸化物から形成された場合、パターニング層の窒化物は、スペーサの酸化物に対して選択的に問題なく除去され得る。半導体材料は、その後、この実施例において、半導体ボディにおけるドーピング領域１１を意味する上面において露出される。
【００３８】
ソース／ドレイン領域を製造するための第３の変形として、この実施例において、ソースおよびドレインのための注入が、パターニング層２５が除去された後の方法工程においてのみ実行されることも可能である。境界層およびメモリ層の付与は、特に、ＯＮＯ層シーケンスとしての実施形態において、高温プロセスを必要とするので、そうでない場合、注入後、高濃度で局所的に存在する、すでに注入されたドーパントの拡散が生じ得る。しかしながら、注入が、ＯＮＯ層構造が付与された後、およびパターニング層が除去された後にのみ実行された場合、この温度によって誘発される拡散は、非常にわずかな程度でのみ生じる。
【００３９】
その後、金属層３０、例えば、コバルトは、パターニング層の帯状部分の位置で導電層８として付与される。好適な実施形態において、シリコンは、半導体ボディとして用いられ、金属は、熱処理によってシリサイド、この場合、好適には、コバルトシリサイドに変換される。
【００４０】
この例示的実施形態の製造方法のさらなる工程は、上述の例示的実施形態の図４ａ〜図４ｃに対応する図４．３ａ〜図４．３ｃを参照して記載される。図４．３ａは、ワード線３２と平行、かつビット線、および埋め込みビット線上の導電層８の帯状の部分に対して垂直の断面を示す。この図４．３ａから、まず、この場合、導電層８として提供される金属層３０が、電気的絶縁層３１、好適には、酸化物で覆われることが見出され得る。その後、例示的に、ポリシリコン層３３、特に、金属シリサイドを含む金属含有層３４、およびハードマスク層３５を典型的に含む、ワード線３２の層シーケンスが、プレーナ表面に付与される。金属含有層３４は、特に、タングステンシリサイド、またはこれに付与されたタングステン窒化物と金属タングステンとの二重層であり得る。ワード線として、単一のポリシリコン層３３のみを用い、その上にハードマスク層３５が直接付与されることも可能である。ポリシリコン、および金属を有しないハードマスクを用いるこの実施形態は、サリサイド法が、例えば、駆動周辺部のトランジスタにおいて繰り返し用いられるべき場合に有利であり得る。図４．３ａにおいて、図４．３ｂおよび図４．３ｃに図示される部分の位置が示される。
【００４１】
図４．３から、ワード線のために提供される層シーケンス３３、３４、３５が帯形状にパターニングされ、かつ、スペーサ３６によって側面で絶縁されることが見出され得る。ＯＮＯ層シーケンスは、コンポーネントのこの領域において除去される。帯を形成するようにパターニングされたワード線の層シーケンスがゲート電極２の材料に付与される態様もまた見出され得る。この例示的実施形態において、スペーサ３６は、さらに、ワード線間の空間を完全または部分的に充填し得る。図４ｃを参照してすでに記載されたアンチパンチ注入２２が、さらに、図４．３ｃに示される例に組み込まれる。ゲート電極２のワード線に沿ったパターニングは、好適には、ワード線３２のために提供されたそうシーケンスのパターニングと共に行われる。さらなる層構造は、上述の例示的実施形態と同様の態様で生成される。駆動周辺部のトランジスタは、それ自体公知のＣＭＯＳプロセスにより生成される。
【００４２】
好適な例示的実施形態において、上述のように、規定ドーパント濃度が、特に、注入によって、トレンチの底面に設定される。図５ａは、モデル計算に関する図を示し、ここで、図３または図４．１に示される図面の平面における長手方向の寸法が、横座標にμｍでプロットされ、半導体ボディの上面または半導体ボディ内の規定の層膜からの距離ｄが縦座標にμｍでプロットされる。典型的な例示的実施形態の同一のドーパント濃度の線が、トレンチ底面の半導体材料の領域において示される。
【００４３】
関連した図５ｂにおいて、図５ａからのそれぞれの座標値ｄ／μｍが横座標にプロットされる。ｃｍ−３のドーパント濃度Ｄ（平方センチメートルごとのドーパント原子の数）が、縦座標にプロットされる。垂直方向の破線は、境界層５、７とメモリ層６との間の境界を示す。ヒ素およびボロンのドーパント濃度のグラフは、それぞれ、実線および破線で記される。この例において、ボロン濃度は、１０１７ｃｍ−３で一定の状態であり、理想的には、２・１０１７ｃｍ−３で一定の状態であるか、または、３・１０１７ｃｍ−３でもよいが、約０．３μｍ周辺の横座標値の領域において、境界層５の誘電体の中にボロン原子が拡散することによって、わずかに弱められる。好適な例示的実施形態において、下部境界層５の下に、５・１０１７ｃｍ−３〜５・１０１８ｃｍ−３のヒ素ドーパント濃度が、半導体材料の中に２０ｎｍ深さまで伸びる、トレンチ底面の最深点の下の領域において設定される（図５ｂにおける寸法Ｒ１）。これは、特に、典型的には、２０ｋｅＶのエネルギーで、約２・１０１２ｃｍ−２の注入量でヒ素を注入することによって達成され得る（すでに示されたように、後から除去される、約６ｎｍの厚さを有するパッド酸化物を用いて）。このようにして設定されたドーパント濃度の範囲Ｒは、図５ｂにおける縦座標に記される。
【００４４】
半導体材料の底面ドーピング、またはウェルドーピングよりも所定のファクタだけ高いボロン濃度の場合、ヒ素濃度に関して示された限界が、このファクタで乗算され得る。従って、半導体材料の中に最も遠く突き出すトレンチの底面の部分に、またはトレンチの底面の中央に位置し、トレンチの底面に対して垂直に、半導体材料の中に２０ｎｍ伸びるチャネル領域の部分２３において、限界が５・１０１７ｃｍ−３〜５・１０１８ｃｍ−３によって決定される範囲に位置するドーパント濃度が設定され、各場合について、この領域において底面ドーピングまたはウェルドーピングとして半導体材料に導入される、ｃｍ−３で測定されるドーパントの濃度、および１０１７ｃｍ−３の値からの商で乗算される。ドーパントとして、このようにして生成される導電型がそれぞれ適切な符号を有する場合、示されたもの以外のドーパントもまた適切であり得る。
【図面の簡単な説明】
【００４５】
【図０】図０は、ワード線およびビット線の図式的構成を平面図で示す。
【図１】図１は、好適な製造方法の工程の後の、メモリセルの中間性生物の断面図を示す。
【図２ａ】図２ａは、好適な製造方法の工程の後の、メモリセルの中間性生物の断面図を示す。
【図２ｂ】図２ｂは、好適な製造方法の工程の後の、メモリセルの中間性生物の断面図を示す。
【図３】図３は、好適な製造方法の工程の後の、メモリセルの中間性生物の断面図を示す。
【図３．３ａ】図３．３ａは、図３に代わる代替的な例示的実施形態の方法工程からの中間性生物を示す。
【図３．３ｂ】図３．３ｂは、図３に代わる代替的な例示的実施形態の方法工程からの中間性生物を示す。
【図３．３ｃ】図３．３ｃは、図３に代わる代替的な例示的実施形態の方法工程からの中間性生物を示す。
【図４ａ】図４ａは、好適な製造方法の工程の後の、メモリセルの中間性生物の断面図を示す。
【図４ｂ】図４ｂは、好適な製造方法の工程の後の、メモリセルの中間性生物の断面図を示す。
【図４ｃ】図４ｃは、好適な製造方法の工程の後の、メモリセルの中間性生物の断面図を示す。
【図４．１】図４．１は、図４ａに示された図の代替な例示的実施形態を示す。
【図４．１１】図４．１１は、図４ａに示された図の代替的な例示的実施形態を示す。
【図４．２ｂ】図４．２ｂは、図４ｂに示された図の代替的な例示的実施形態を示す。
【図４．２ｃ】図４．２ｃは、図４ｃに示された図の代替的な例示的実施形態を示す。
【図４．３ａ】図４．３ａは、さらなる例示的実施形態の４ａに対応する。
【図４．３ｂ】図４．３ｂは、さらなる例示的実施形態の４ｂに対応する。
【図４．３ｃ】図４．３ｃは、さらなる例示的実施形態の４ｃに対応する。
【図５ａ】図５ａは、モデル計算の図を示す。
【図５ｂ】図５ｂは、モデル計算の図を示す。
【符号の説明】
【００４６】
１      半導体ボディ
２      ゲート電極
３      ソース／ドレイン領域
３ａ    ソース／ドレイン領域
４      ソース／ドレイン領域
４ａ    ソース／ドレイン領域
４ｂ    ソース／ドレイン領域
１１０  ソース／ドレイン領域
１１１  ソース／ドレイン領域
５      境界層
６      メモリ層
７      境界層
８      導電層
１０    ｐウェル
１１    ドーピング領域
１２    エッジ絶縁部分
１３    酸化物層
１４    ポリシリコン層
１５    金属含有層
１６    ハードマスク
１７    スペーサ
１８    ポリシリコン層
１９    金属含有層
２０    ハードマスク層
２１    スペーサ
２２    アンチパンチ注入
２３    チャネル領域の部分
２４    絶縁領域
２５    パターニング層
２６    スペーサ
２７    パターニング層の上面
２８    トレンチ
２９    薄い酸化領域
３０    金属層
３１    電気的絶縁層
３２    ワード線
３３    ポリシリコン層
３４    金属含有層
３５    ハードマスク層
３６    スペーサ
【国際公開パンフレット】
2004531084.tif 000003
2004531084.tif 000004
2004531084.tif 000005
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2004531084.tif 000009
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2004531084.tif 000039
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2004531084.tif 000041
2004531084.tif 000042
2004531084.tif 000043
【国際公開パンフレット（コレクトバージョン）】
2004531084.tif 000044
2004531084.tif 000045
【国際調査報告】
2004531084.tif 000046
2004531084.tif 000047
2004531084.tif 000048
2004531084.tif 000049
2004531084.tif 000050
2004531084.tif 000051