(57)【要約】【課題】ターボデコーダの中間結果（即ち、ＡＰＰデータ）を記憶するためのバッファ構造。【解決手段】アクセス処理量を増すために、各アクセスサイクルにおいて２またはそれより多いビットのＡＰＰデータの同時アクセスを維持するバッファ構造が設計される。これはバッファを複数のバンクに分割することにより達成され、各バンクは独立してアクセス可能である。アクセス競合を避けるためにバンクは連続的なビットに係るＡＰＰデータが異なるバンクからアクセスされるような符号インタリービングを使用する２次元アレイの行および列に割当てられる。“リニア”アドレス化を維持するため、バンクは２つの組に配置することができ、これらはアレイの偶数および奇数列に割当てられる。“インタリーブされた”アドレス化を維持するため、バンクはインタリーブされたアレイの隣接する行が異なるグループに割当てられるようにアレイの行のグループに割当てられる【選択図】図８
2004531138.tif 000002
【特許請求の範囲】
【請求項１】
ターボ復号器における中間結果を記憶するためのバッファ構造であって、
中間結果を表現する記号を記憶するために形成された複数のバンクを含み、ここで各バンクは、対応するターボ符号器に関するパケット内のインタリーブ情報ビットについて使用される２次元アレイの１つまたはそれより多い行の複数のグループの１つと組み合わされ、そしてバッファ構造の各アクセスサイクルにおいて、行は、２つまたはそれより多くの記号が２つまたはそれより多くのバンクから同時にアクセス可能なように、各グループに含まれるように選択されるバッファ構造。
【請求項２】
複数のバンクは第１および第２の組へ配置され、バンクの第１の組は２次元アレイの偶数列と組み合わされ、バンクの第２の組は２次元アレイの奇数列と組み合わされる請求項１に記載のバッファ構造。
【請求項３】
複数のバンクは記号をインタリーブされた順序で記憶するために形成される請求項１に記載のバッファ構造。
【請求項４】
複数のバンクは特定のアクセスサイクルにおいてインタリーブされたアドレス化モードまたはリニアアドレス化モードを介してアクセス可能である請求項１に記載のバッファ構造。
【請求項５】
インタリーブされたアドレス化モードはパケット内のインタリーブされた位置における記号のアクセスに対応し、リニアアドレス化モードはパケット内のリニア位置における記号のアクセスに対応する請求項４に記載のバッファ構造。
【請求項６】
インタリーブされたアドレス化モードの期間にアクセスされる２つまたはそれより多くの連続的アドレスが２つまたはそれより多いグループからのものであるように、行は各グループ内に含まれるように選択される請求項４に記載のバッファ構造。
【請求項７】
記号はターボ符号器の第１成分符号の復号化の期間にインタリーブされた順序で複数のバンクに提供されそしてそこから再生される請求項１に記載のバッファ構造。
【請求項８】
記号はターボ符号器の第２成分符号の復号化の期間にリニア順序で複数のバンクに提供されそしてそこから再生される請求項１に記載のバッファ構造。
【請求項９】
記号はターボ符号器の第１成分符号の復号化の期間にリニア順序で複数のバンクに提供されそしてそこから再生され、そして記号はターボ符号器の第２成分符号の復号化の期間にインタリーブされた順序で複数のバンクに提供されそしてそこから再生されるる請求項１に記載のバッファ構造。
【請求項１０】
複数のバンクは各アクセスサイクルにおいて２つまたはそれより多くの記号を記憶または提供するために形成される請求項１に記載のバッファ構造。
【請求項１１】
書込みまたは読み出しのいずれにおいてもいずれか特定のアクセスサイクルにおいて１つの形式のアクセス動作のみが実行されるように複数のバンクは動作する請求項１に記載のバッファ構造。
【請求項１２】
ターボ符号器に関連する符号インタリービング機構のために使用される１つまたはそれより多くの可能な行間並べ替えシーケンスに少なくとも部分的に基いて、行はグループ化される請求項１に記載のバッファ構造。
【請求項１３】
少なくとも４個のバンクを含む請求項１に記載のバッファ構造。
【請求項１４】
６個のバンクを含む請求項１に記載のバッファ構造。
【請求項１５】
複数のバンクと動作するように接続され、そしてターボ復号器により復号されるべき複数の情報ビットに関するプリオリ確率（ＡＰＰ）データを記憶するように形成される局所メモリをさらに含む請求項１に記載のバッファ構造。
【請求項１６】
ＡＰＰデータは復号されるべき情報ビットに関するログ尤度比（ＬＬＲ）により形成され、そして情報ビットに関する外来性情報に対応する請求項１５に記載のバッファ構造。
【請求項１７】
複数のバンクに接続されそして複数のバンクにアクセスするためのアドレスを提供するように動作するアドレス発生器をさらに含む請求項１に記載のバッファ構造。
【請求項１８】
Ｗ−ＣＤＭＡ標準により確定されるターボ符号器に関する符号化インタリービング機構に基く記号を記憶するように形成される請求項１に記載のバッファ構造。
【請求項１９】
ターボ復号器であって、
特定の成分符号に対応して符号化されたビットを受信しそして復号するように形成された成分復号器と、そして
成分復号器に接続され、そしてターボ復号器に関する中間結果を表現する記号を記憶するように形成されたバッファとを含み、
ここでバッファは複数のバンクを含み、ここで各バンクは対応するターボ符号器に関するパケット内の情報ビットをインタリーブするのに使用される２次元アレイの１つまたはそれより多い行の複数のグループの１つと組合されており、ここで行は、バッファの各アクセスサイクルにおいて２つまたはそれより多くの記号が２つまたはそれより多くのバンクから同時にアクセス可能なように、各グループに含まれるように選択されるターボ復号器。
【請求項２０】
ここで複数のバンクは第１および第２の組に配置されており、そしてバンクの第１の組は２次元アレイ内の偶数列に関連し、バンクの第２の組は２次元アレイ内の奇数列に関連する請求項１９記載のターボ復号器。
【請求項２１】
バッファおよび成分復号器と動作するように接続されており、そして成分復号器により復号される複数の情報ビットに関するプリオリ確率（ＡＰＰ）データを記憶するように形成されている局所メモリ装置をさらに含む請求項１９記載のターボ復号器。
【請求項２２】
ターボ復号器に関して中間データを記憶するために使用されるバッファ構造を確定する方法であって、この方法は、
バッファ構造によって維持される複数のアドレス化モードを確認し、ここで複数の維持されるアドレス化モードはインタリーブされたアドレス化モードおよびリニアアドレス化モードを含み、ここでインタリーブされたアドレス化モードは復号されるべきパケット内のインタリーブされた位置における記号のアクセスに対応し、そしてリニアアドレス化モードはパケット内のリニア位置における記号のアクセスに対応し、
行における２つまたはそれより多い（ＮＲ）グループを確定し、ここで各グループは対応するターボ符号器に関するパケット内の情報ビットをインタリーブするために使用される２次元アレイにおける１つまたはそれより多くの行を含み、そして行は、インタリーブされたアドレス化モードの期間にアクセスされる２つまたはそれより多くの連続するアドレスが２つまたはそれより多いグループからのものであるように、各グループに含まれるように選択され、
２つまたはそれより多い（ＮＣ）列の組を確定し、ここで各組は２次元アレイにおける１つまたはそれより多くの列を含み、そして列は、リニアアドレス化モードの期間にアクセスされるべき２つまたはそれより多くの連続するアドレスが２つまたはそれより多い組からのものであるように、各組内に含まれるように選択され、
バッファ構造を複数（ＮＲ・ＮＣ）のバンクに分割し、そして
行のグループと列の組のＮＲ・ＮＣ接続組合わせの各々を複数のバンクのそれぞれ１つに割り当てる方法。
【請求項２３】
行は、ターボ符号器に関連する符号インタリービング機構に使用される、１つまたはそれより多くの可能な行間並べ替えシーケンスに少なくとも部分的に基づいてグループ化される請求項２２の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ通信に関する。特に、本発明はターボ復号器に関する中間結果を記憶するための新しいそして進歩したバッファ構造に関する。
【背景技術】
【０００２】
無線通信システムは音声、データ、およびその他、のような種々の形式の通信を提供するために広く配備されている。これらのシステムは符号分割多元接続（ＣＤＭＡ；code division multiple access）、時分割多元接続（ＴＤＭＡ；time division multiple access）、またはいくつかの他の多元接続技術に基くことが可能である。ＣＤＭＡシステムは他の形式のシステム以上にシステム容量の増加を含む確実な利点を提供する。
【０００３】
ＣＤＭＡシステムは、（１）“デュアル−モード広帯域スペクトル拡散セルラシステムに関するＴＩＡ／ＥＩＡ−９５−Ｂ移動局−基地局互換性標準（TIA/EIA-95-B Mobile Station-Base Station Compatibility Standard for Dual-Mode Wideband Spread Spectrum Cellular System）”（ＩＳ−９５標準）、（２）“デュアル−モード広帯域スペクトル拡散セルラ移動局に関するＴＩＡ／ＥＩＡ−９８−Ｄ推奨最低標準（TIA/EIA-98-D Recommended Minimum Standard for Dual-Mode Wideband Spread Spectrum Cellular Mobile Station）”（ＩＳ−９８標準）、（３）“第３世代共同プロジェクト”（３ＧＰＰ；3rd Generation Partnership Project）なる名称のコンソーシアムによって提供され、文書番号3ＧＴＳ２５．２１１、3ＧＴＳ２５．２１２、3ＧＴＳ２５．２１３、および3ＧＴＳ２５．２１４を含む１組の文書によって具体化された標準（Ｗ−ＣＤＭＡ標準）、（４）“第３世代共同プロジェクト２”（３ＧＰＰ２；3rd Generation Partnership Project 2）なる名称のコンソーシアムによって提供され、文書番号Ｃ．Ｓ０００２−Ａ、Ｓ０００５−Ａ、Ｓ００１０−Ａ、Ｓ００１１−Ａ、Ｓ００２４、およびＳ００２６を含む１組の文書によって具体化された標準（ｃｄｍａ２０００標準）、そして（５）いくつかの他の標準のような、１またはそれより多くのＣＤＭＡ標準を維持するために設計することができる。これらの標準は参照によりここに組込まれる。
【０００４】
各標準はアップリンクおよびダウンリンク上の送信に関するデータの処理について特別に定める。例えば、言語情報は特定のデータレートで符号化され、特定されたフレームフォーマットにフォーマットされ、そして特定の処理機構に従って処理される（例えば、エラーの訂正および／または検出のための符号化、インタリーブ、その他の処理）ことが可能である。特定の標準（例えばｃｄｍａ２０００標準）によって確定されたフレームフォーマットおよび処理は、おそらく他の標準（例えばＷ−ＣＤＭＡ標準）のそれらとは異なるものである。
【０００５】
Ｗ−ＣＤＭＡ標準は順応性のある動作を維持する。例えば、データはバースト（burst）中をそして１つまたはそれより多くのチャネルを介して送信することができ、データレートはフレームからフレームにおいて変化することが可能とされ、データの処理もまた変化させることができる（例えば、フレームからフレームにおいて、および／または“伝送”チャネルからチャネルにおいて）、等々である。
【０００６】
Ｗ−ＣＤＭＡ標準は並列連結畳込み符号器（parallel concatenated convolutional encoder）を採用し（しばしばターボエンコーダ（Turbo encoder）として参照される）、これは送信の前に符号セグメント（即ち、データパケット）を符号化するために選択されることが可能である。ターボエンコーダは並列に動作し符号インタリーバ（code interleaver）と組合される２つの構成要素としてのエンコーダを採用する。符号インタリーバは特別に定義されたインタリービング機構（interleaving scheme）に従ってパケット内の情報ビットをシャッフル（shuffle；即ち、インタリーブ）する。１つの符号器は第１シーケンスのパリティビットを生成するためにパケット内の情報ビットを符号化し、他の符号器は第２シーケンスのパリティビットを生成するためにシャッフルされた情報ビットを符号化する。第１および第２シーケンス中の情報ビットおよび全てのまたはいくつかのパリティビットは送信される。
【０００７】
相補的な（そしてコンピュータ使用の強化された）ターボ復号化（Turbo decoding）が受信装置において行われる。各ターボ符号化されたパケットのために、受信されたビットはバッファに記憶される。続いて第１符号器に関する情報およびパリティビットがバッファから再生され、そして情報ビットに関する検出値についての秘密の調整を表示する“外来性（extrinsic）”情報を提供するために、第１成分符号（first constituent code）に基き復号化される。続いて第１復号器からの外来性情報を含む中間結果は、送信装置において使用された符号のインタリーブ化に適合するインタリーブされた順序で、記憶装置に記憶される。
【０００８】
続いて第２符号器からの中間結果およびパリティビットがそれらのそれぞれの情報源から再生され、そして情報ビットに関する検出値についての信頼性のさらなる調整を表示する外来性情報（extrinsic information）を提供するために第２成分符号（second constituent code）に基き復号化される。続いて第２復号器からの外来性情報を含む中間結果は送信装置において使用された符号のインタリーブ化に対し相補的（complementary）にデ−インタリーブ（de-interleave）された順序で記憶装置に記憶される。中間結果は第１成分復号器の次の反復によって使用される。第１および第２成分復号器による復号化は最終結果をもたらすために多数回反復される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
復号されるべき各情報ビットに関して、記憶装置は前の復号化によりこのビットのために生成された中間結果を再生するためにアクセスされる（もしあれば）。各復号化されたビットに関して生成された中間結果はその後の復号化における使用のためにさらに記憶装置に記憶される。記憶装置はこのように、パケット内のビットが複合される場合に引き続きアクセスされる。効率的なメモリ管理は効率的なターボ復号化の本質である。
【００１０】
理解しうるように、ターボ復号器のために中間結果を効率的に記憶するのに使用可能なバッファ構造が非常に望まれている。
【課題を解決するための手段】
【００１１】
本発明は一面においてターボ復号器に関する中間結果(例えば、プリオリ確率（ＡＰＰ；a priori probability）データ)を効率的に記憶するのに使用可能なバッファ構造を提供する。ターボ復号化の期間にＡＰＰデータの全体にアクセスすることを強化するため、バッファ装置は各アクセスサイクルにおいて２つまたはそれより多くの情報ビットに関するＡＰＰデータの同時アクセス（即ち、書込みまたは読出し）を維持するように設計される。各ビットに関するＡＰＰデータは情報ビットおよびその外来性情報または組合わせまたはまさにそのビットの外来性情報のいずれをも表示する。強化されたアクセッスはバッファを複数のバンク（bank）に分割することにより行うことができ、各バンクは独立してアクセス可能である。例えば、Ｗ−ＣＤＭＡシステムに使用されるターボ復号器に関しては６個またはそれより多くのバンクを使用し得るであろう。
【００１２】
ターボ符号器は第２成分符号器により符号化する前にデータパケット内の情報ビットをシャッフルするために符号インタリービング機構を採用する。符号化機構は典型的に、（１）データパケット（または符号セグメント）内の情報ビットを行（row）ごとに２次元アレイへの書込む、（２）各要素を各行内でシャッフルする、そして（３）行についてシャッフルする、ことを条件とする。ビットはその後アレイから列（column）ごとに読み出される。ターボ復号器に関し、同じインタリービング機構および相補的なデインタリービング機構がＡＰＰデータの記憶化／再生化のために使用される。
【００１３】
ターボ復号化に関し、ＡＰＰデータを“インタリーブされた”アドレス化モード（”interleaved” addressing mode）または“リニア（linear）”アドレス化モードを介してアクセスすることが可能である。インタリーブされたアドレス化モードはデータパケット内の“インタリーブされた”位置におけるＡＰＰデータのアクセスに対応し、そしてリニアアドレス化モードはデータパケット内の“リニア”位置におけるＡＰＰデータのアクセスに対応する。アクセス競合を防止するため、いずれかの（リニアまたはインタリーブされた）アドレス化モードを介してアクセスされる連続するビットに関するＡＰＰデータは異なるバンクからとなるように、バンクはアレイの行および列に割当てられる。
【００１４】
リニアアドレス化モードにおいて２つの連続するビットに関するＡＰＰデータに関して２つの異なるバンクがアクセスされることを確実にするために、バンクの一方の組はアレイの偶数番号の列が使用され、そしてバンクの他方の組は奇数番号の列が使用されるように、バンクを配列し割当てることができる。この奇数／偶数割当て機構を用いて連続的なリニアアドレスはバンクの異なる２つの組と組合される。
【００１５】
インタリーブされたアドレス化モードにおいて、２つの連続的なビットに関するＡＰＰデータについて２つの異なるバンクがアクセスされることを確実にするために、バンクをアレイの行のグループに割当てることができる。データパケットに関するビットはインタリーブされたアドレス化モードにおいてアレイから列ごとに再生されるので、行は、インタリーブされたアドレス化モードに関する近接する行が異なるグループに割当てられるようなグループに配列することができる。行のグループは典型的に行をシャッフルするのに使用される１つまたはそれより多くの並べ替えパターン（permutation pattern）に従う。行のグループ化はさらに詳細に以下に記載される。
【００１６】
本発明に関する種々の構成、具体例、および特徴がさらに詳細に以下に記載される。
本発明に関する特徴、性質、および利点は、全体を通して対応について明らかにする参照符号に合わせて図面と組合わせることにより、以下に述べる詳細な記載からより明らかになるであろう。
【発明を実施するための最良の形態】
【００１７】
図１は本発明の種々の構成を実施可能な通信システム１００の簡単化したブロック図である。特定の具体例において、通信システム１００はＷ−ＣＤＭＡ標準に適合するＣＤＭＡシステムである。送信装置１１０において、データは、典型的にはブロック内で、データソース１１２から１つまたはそれより多くのアナログ信号を生成するためにデータをフォーマットし、符号化しそして処理する送信（ＴＸ）データプロセッサ１１４に送信される。アナログ信号は続いて、変調された信号を発生するために、信号を（直角位相）変調し、フィルタし、増幅し、そしてアップコンバートする送信機（ＴＭＴＲ）１１６に提供される。変調された信号は続いて１つまたはそれより多くのアンテナ１１８（図１には１個のみが示されている）を介して１つまたはそれより多くの受信装置に送信される。
【００１８】
受信装置１３０において、１つまたはそれより多くのアンテナ１３２（再度、図１には１個のみが示されている）により送信された信号は受信され、そして受信器（ＲＣＶＲ）１３４に提供される。受信器１３４において、受信された信号は増幅され、フィルタされ、ダウンコンバートされ、（直角位相）復調され、そしてサンプルを生成するためにデジタル化される。サンプルは送信されたデータを再生するために続いて受信（ＲＸ）データプロセッサ１３６により処理され復号される。受信装置１３０における処理および復号化は送信装置１１０において行われた処理および符号化に対して相補的な方法により行われる。回復されたデータは続いてデータシンク１３８に提供される。
【００１９】
上に記載した信号処理は音声、ビデオ、パケットデータ、信号送信、および他の形式の一方向の通信を維持する。双方向通信システムは２通りのデータ通信を維持する。しかしながら、他の方向に関する信号処理は簡単化のため図１には示されていない。
図２ＡはＷ−ＣＤＭＡ標準に従うダウンリンクデータ送信のための送信装置１１０における信号処理の図である。ダウンリンクは基地局から使用者端末（または使用者装置（ＵＥ；user equipment））への送信として示され、そしてアップリンクは使用者端末から基地局への送信として示される。図２Ａにおいて示される信号処理は一般に図１の送信データプロセッサ１１４により実行される。Ｗ−ＣＤＭＡシステムにおける上部信号処理層は複数の伝送チャネルの同時送信を維持し、各伝送チャネルは特定の通信（例えば、音声、ビデオ、データ、その他）に関するデータを搬送することが可能である。各伝送チャネルに関するデータは、セクション２１０で処理するそれぞれの伝送チャネルへ、伝送ブロックとして指示されるブロックにより提供される。
【００２０】
伝送チャネル処理セクション２１０内において、巡回符号検査（ＣＲＣ；cyclic redundancy check）ビットをブロック２１２において計算するために、各伝送ブロックが使用される。ＣＲＣビットは伝送ブロックに付与され、そして受信装置において誤り検出のために使用される。続いて複数のＣＲＣ符号化ブロックはブロック２１４において連続的に互いに連結される。連結後のビット総数が符号ブロックの最大サイズより大きい場合、このビットは符号ブロック数（等しいサイズ）に分割される。各符号ブロックは続いてブロック２１６において特定の符号化機構（例えば、畳込み符号、ターボ符号）を用いて符号化されるか、またはともかく符号化はされない。
【００２１】
続いてブロック２１８において符号ビットについてレートマッチング（rate matching）が行われる。レートマッチングはより高い信号送出層（signaling layer）により割当てられるレートマッチング特性に従って行われる。アップリンクにおいて、ビットは、送信されるべき複数のビットが利用可能なビット数と適合するように、繰返されるかまたはパンクチャ（puncture）される（即ち、削除される）。ブロック２２０において、ダウンリンクにおいて使用されていないビット位置が不連続の送信（ＤＴＸ）ビットを用いて満たされる。ＤＴＸビットは何時送信を止めるべきかそして実際に送信しないかを指示する。
【００２２】
ビットは続いてブロック２２２において時間多様性（time diversity）を提供するために特定のインタリービング機構に基づきインタリーブされる。Ｗ−ＣＤＭＡ標準に従い、インタリーブ化が行われる時間間隔は可能な時間間隔の組（即ち、１０ｍｓｅｃ、２０ｍｓｅｃ、４０ｍｓｅｃ、または８０ｍｓｅｃ）から選択できる。インタリーブ化時間間隔はまた送信時間間隔（ＴＴＩ；transmission time interval）として参照される。ＴＴＩはＷ−ＣＤＭＡ標準に従う各伝送チャネルに関連する特性であり、通信セションの継続時間を変更しない。ここで使用される場合、“トラヒック”は特定の伝送チャネルに関する１つのＴＴＩ内のビットを含む。
【００２３】
選択されるＴＴＩが１０ｍｓｅｃより長い場合、ブロック２２４においてトラヒックは分割されそして連続的な伝送チャネルラジオフレームにマップ（map）される。各伝送チャネルラジオフレームは（１０ｍｓｅｃ）ラジオフレーム期間を超える送信に対応する。Ｗ−ＣＤＭＡ標準に従い、トラヒックは１、２、４、または８ラジオフレーム期間にわたってインタリーブ化することができる。
【００２４】
全てのアクティブ伝送チャネル処理セクション２１０からのラジオフレームは続いてブロック２３２において連続的に符号化された合成伝送チャネル（ＣＣＴｒＣＨ；coded composite transport channel）にマルチプレックス化される。送信されるビット数がデータ送信のために使用される物理チャネル上で使用可能なビット数に適合するように、続いてブロック２３４においてＤＴＸビットをマルチプレックス化されたラジオフレームに挿入することができる。１つよりも多い物理チャネルが使用される場合、ブロック２３６においてビットは物理チャネル間で分割される。特定の物理チャネルは異なるＴＴＩを有する伝送チャネルを搬送できる。各物理チャネルに関する各ラジオフレーム期間内のビットは、ブロック２３８において追加の時間差を提供するために続いてインタリーブされる。インタリーブされた物理チャネルラジオフレームは続いてブロック２４０においてそれらのそれぞれの物理チャネルにマップされる。使用者端末への送信に適切な変調された信号を生成するためのその後の信号処理はこの技術分野において知られておりここでは記載しない。
【００２５】
図２ＢはＷ−ＣＤＭＡ標準に従うダウンリンクデータ伝送に関する受信装置１３０における信号処理の図である。図２Ｂに示される信号処理は図２Ａに示されるものに対し相補的であり、そして一般的に図１の受信データプロセッサ１３６により実行される。最初に、変調された信号が受信され、条件設定され（condition）、デジタル化され、そしてデータ送信のために使用された各物理チャネルに関する記号（symbol）を提供するために処理される。各記号は特有の分解度（例えば、４ビットまたはそれより大）を有しそして送信されたビットに対応する。各物理チャネルに関する各ラジオフレーム期間における記号はブロック２５２においてデ−インタリーブ（de-interleave）され、そして全ての物理チャネルからデ−インタリーブされた記号はブロック２５４において連結される。ダウンリンク送信に関し、ブロック２５６において非−送信ビットが検出されそして除去される。記号は続いてブロック２５８において種々の伝送チャネルにデマルチプレックス（demultiplex）化される。各伝送チャネルに関するラジオフレームは続いてそれぞれの伝送チャネル処理セクション２６０に提供される。
【００２６】
ブロック２６２において、伝送チャネルラジオフレームは伝送チャネル処理セクション２６０内においてトラフィック内に連鎖状に連結される。各トラフィックは１つまたはそれより多くの伝送チャネルラジオフレームを含み、送信装置において使用される特定のＴＴＩに対応する。ブロック２６４において、各トラフィック内の記号はデ−インタリーブされ、そしてブロック２６６において、非送信記号は取除かれる。続いて反復された記号を蓄積するために逆レートマッチング（inverse rate matching）が続いて行われ、そしてブロック２６８において、パンクチャ記号（punctured symbols）のための“ｄｏｎ’ｔ  ｃａｒｅｓ”を挿入する。トラフィック内における各符号化されたブロックは続いてブロック２７０において復号される。復号されたブロックは続いてブロック２７２において、鎖状に連結されそしてそれらの各伝送ブロックに分けられる。各伝送ブロックは続いてブロック２７４においてＣＲＣビットを用いて誤りについて検査される。
【００２７】
図３はＷ−ＣＤＭＡ標準により定められた並列連鎖状畳込み符号器３００（これもまたターボ符号器として参照される。）の図である。ターボ符号器３００は図２Ａのブロック２１６におけるチャネル符号化を実行するため使用することができる。ターボ符号器３００は一対の成分符号器３１２aおよび３１２ｂ、符号インタリーバ３１４、およびパンクチャ（puncturer）およびマルチプレクサ３１６を含む。符号インタリーバ３１４はＷ−ＣＤＭＡ標準により定められそして下に詳細に記載される特定のインタリービング機構に従い符号セグメント（即ち、パケット）内の情報ビットを受信しそしてインタリーブする。
【００２８】
各成分符号器３１２はリニア順序（linear-order）のまたはインタリーブされた情報ビットのいずれかを受信し、受信した情報ビットを所定の成分符号を用いて符号化し、そして一連のパリティビットを提供する。パンクチャおよびマルチプレクサ３１６は、符号器３１２aおよび３１２ｂの双方から情報ビットおよびパリティビットを受信し、望みのビット数を得るために、０またはそれより多くのパリティビットをパンクチャ（即ち削除）し、そして非パンクチャ情報およびパリティビットを一連の符号化されたビットにマルチプレックスする。
【００２９】
各成分符号器３１２は３個の直列接続された遅延素子３２２、４個のモジュロ−２加算器３２４、およびスイッチ３２６を含む。最初に、遅延素子３２２の状態はゼロに設定され、そしてスイッチ３２６は上の位置にある。続いて、データパケット内の各情報ビットに関し、加算器３２４aは情報ビットｘと加算器３２４ｄからの出力ビットとのモジュロ−２加算を実行しそして結果を遅延素子３２２aに提供する。加算器３２４ｂおよび３２４ｃは受信しそして加算器３２４aと遅延素子３２２aおよび３２２ｃからのビットのモジュロ−２加算を実行し、そしてパリティビットｙを提供する。加算器３２４ｄは遅延素子３２２ｂおよび３２２ｃからのからのビットのモジュロ−２加算を実行する。
【００３０】
データパケット内のＮ個の情報ビットの全てが符号化された後、スイッチ３２６は下の位置に移動し、そして３個のゼロ（“０”）尾部ビット（tail bit）が成分符号器３１２aに提供される。成分符号器３１２aは続いて３個の尾部ビットを符号化し、そして６個の尾部パリティビットを提供する。
【００３１】
Ｎ個の情報ビットの各パケットに関し、成分符号器３１２aはＮ個のパリティビットｙおよび最初の６個の尾部パリティビットを提供し、そして成分符号器３１２ｂはＮ個のパリティビットｚおよび最後の６個の尾部パリティビットを提供する。各パケットに関し、パンクチャおよびマルチプレクサ３１６はＮ個の情報ビット、符号器３１２aからのＮ＋６個のパリティビット、符号器３１２ｂからのＮ＋６個のパリティビットを受信する。パンクチャおよびマルチプレクサ３１６は、必要とされる符号化ビット数を提供するために複数のパリティビットをパンクチャすることができ、必要とされる符号化ビットは非パンクチャ情報およびパリティビットを含む。
【００３２】
図４はターボ復号器４００の設計に関するブロック図である。この設計において、ターボ復号器４００は２つの成分復号器（constituent decoder）４１０ａおよび４１０ｂ、符号インタリーバ４１２、符号デインタリーバ４１４、および検出器４１６を含む。各復号器４１０は典型的にソフト入力／ソフト出力（ＳＩＳＯ；soft-input/soft-output）最大ポステリオリ（ＭＡＰ；maximum a posteriori）復号器として実行される。しかしながら、ソフト出力ビタビアルゴリズム（ＳＯＶＡ；soft output Viterbi algorithm）を実行するような復号器のような、他の形式の復号器も使用することができる。復号器の設計は一般に送信装置において使用される特定のターボ符号化機構に従う。
【００３３】
送信された符号化ビットに対応する受信された（ソフト）ビットは送信装置において実行された（図２Ａのブロック２２２および２３８）第１および第２のインタリーブ化を元に戻すためにチャネル−デインタリーバ（図４には示されていない）によってデインタリーブされる。復号化されるべき各データパケットに関し、チャネル  デインタリーブされたビットは、必要な場合には復号器４１０aおよび４１０ｂに提供される。
【００３４】
図４に示される具体例において、合算器（summer）４０８aは、復号器４１０aに対してプリオリ確率（ＡＰＰ）を提供するために、ＬＬＲ（ＡＰＰ０）、ＬＬＲ（ｘ‘）、およびデインタリーバ４１４からの外来性情報を受信しそして合計する。ＬＬＲ（ＡＰＰ０）は情報ビットの基礎となる推定から導かれるログ−尤度比（ＬＬＲ；log likelihood ratio）である。データパケット内の各情報ビットがゼロ（“０”）または１（“１”）のいずれかであるに等しいらしいと推定される場合には、ＬＬＲ（ＡＰＰ０）はパケット内の全ての受信されたビットに関しゼロに等しく、そしてＬＬＲ（ＡＰＰ０）に関するいかなる部分も無視される。デインタリーバ４１４からの外来性情報は第１復号化反復に関しゼロに設定される。ＬＬＲ（ｘ‘）は受信された情報ビットｘ‘のログ−尤度比である。各受信された情報およびパリティビットｂｍのＬＬＲは
ＬＬＲ（ｂｍ）＝ｌｏｇ（（Ｐ（ｂｍ＝０））／（Ｐ（ｂｍ＝１）））
として計算できる。受信されたビットのＬＬＲは、１であるビットの確率に対するゼロであるビットの確率の比の対数である。各受信されたビットに関する確率Ｐ（ｂｍ＝０）およびＰ（ｂｍ＝１）は一般にそのビットに関するソフト値（soft value）に基づく。削除（即ちパンクチャされたビット）に関するＬＬＲはゼロまたは１（即ち、ＬＬＲ＝０）であるビット内において等しい信頼性を示す。
【００３５】
復号器４１０aは合算器４０８aおよびＬＬＲ（ｙ‘）からＡＰＰを受信し、このＬＬＲ（ｙ‘）は第１成分符号器から受信されたパリティビット、ｙ‘、のＬＬＲである。ＬＬＲ（ｙ‘）はパンクチャされた（即ち、送信されない）パリティビットに関する削除、もしあれば、を含む。復号器４１０aは続いてポステリオリ確率（posteriori probability）を生成するためにＡＰＰおよびＬＬＲ（ｙ‘）をＭＡＰアルゴリズムに従い復号する。ＡＰＰは続いて、受信されたパリティビットｙ‘により与えられる受信された情報ビットｘ‘に関する値の信頼性に関係する訂正／調整（corrections/adjustments）を示す外来性情報、ｅ１、を提供するために、合算器４０８ｂによりポステリオリ確率から減算される。
【００３６】
合算器４０８ｂからの外来性情報、ｅ１、は情報ビットＬＬＲｓ、ＬＬＲ（ｘ‘）と合算され、そして中間結果（これは次の復号器に関するＡＰＰである。）は符号インタリーバ４１２に記憶される。符号インタリーバ４１２はターボ符号器において用いられたものと同じ符号インタリービング機構を実行する（例えば図３の符号インタリーバ３１４において用いられたものと同じ機構）。
【００３７】
復号器４１０ｂはインタリーブされたＡＰＰをインタリーバ４１２からそしてＬＬＲ（ｚ‘）を受信し、これは第２成分符号器から受信されたパリティビットｚ‘のＬＬＲｓである。復号器４１０ｂは続いてポステリオリ確率を生成するためにＡＰＰおよびＬＬＲ（ｚ‘）をＭＡＰアルゴリズムに従って復号化する。ＡＰＰは続いて外来性情報、ｅ２、を提供するために合算器４０８ｄによりポステリオリ確率から減算され、これは受信されたパリティビットｚ‘により与えられる受信された情報ビット値ｘ‘に関する信頼性に関係するさらなる訂正／調整を示す。外来性情報、ｅ２、は復号器４１０ｂからの中間結果を含み、これは符号デインタリーバ４１４に記憶される。デインタリーバ４１４はインタリーバ４１２に関して使用されたインタリービング機構と相補的なデインタリービング機構（deinterleaving scheme）を実行する。
【００３８】
情報ビットＬＬＲｓの復号化は複数回（例えば、６、８、１０、あるいはより多くの回数）反復される。情報ビットの検出された値に関し各反復においてより大きな信頼性が得られる。全ての復号化の反復が実行された後、最終的なＬＬＲｓが検出器４１８に提供され、これはこれらのＬＬＲｓに基く受信された情報ビットに関するハード−デシジョン値（hard-decision value、例えば“０”および“１”）を提供する。
【００３９】
図５は本発明の具体例に従うターボ復号器５００のブロック図である。ターボ復号器５００は図４に示すターボ復号器４００における１つの特別な手段である。この具体例において、ターボ復号器５００は入力接続装置５０６、局所メモリ／コンバイナ５０８、ＳＩＳＯ  ＭＡＰ復号器５１０、アドレス発生器５１２aおよび５１２ｂ、記憶装置５２０、検出器５１８、およびエネルギメトリック計算機（energy metric calculator）５２２を含む。戻って図４を参照すると、２つの成分復号器４１０ａおよび４１０ｂが直列に動作し、１つの復号器からの外来性情報が他の復号器の入力として提供される。２つの成分復号器の直列動作のため、一つの（物理的）復号器のみが双方の成分復号器の実行のために使用され得る。
【００４０】
入力接続装置５０６はチャネル  デインタリーバ５０２とＭＡＰ復号器５１０間の接続を行う。あるシステムにおいて、入力接続装置５０６は、パンクチャ化が送信装置において実行された場合に、符号化されたビットのデ−パンクチャ化（de-puncturing）を提供するように設計することができる。デ−パンクチャ化は各パンクチャされたビットの削除を提供することにより行われ、削除はゼロまたは１であるビットが等しい尤度（equal likelihood）であることを示す。
【００４１】
実行された特定の復号化経路に従い（即ち、第１または第２成分符号器に対する復号化）、情報およびパリティビットの固有の配列はチャネル  デインタリーバ５０２からメモリ／コンバイナ５０８に提供される。前の反復から得られたＡＰＰはさらにＡＰＰ記憶装置５２０からメモリ／コンバイナ５０８に提供される。具体例において、メモリ／コンバイナ５０８は、（１）受信された（ソフト）情報ビットに関するＬＬＲを受信し計算するため、（２）ステップ（１）で計算されたＬＬＲ（ｘ’）とＡＰＰを生成するための対応する外来性情報とを結合するため、そして（３）受信されたパリティビットに関するＬＬＲを受信し計算するために設計される。
【００４２】
具体例において、メモリ／コンバイナ５０８は一時的に記憶されるスライディングウインドウアーキテクチャ（ＳＷＡ；sliding window architecture）、例えば情報およびパリティビットに対し４ウインドウの量がある、を用いて実行される。復号器５１０内で３状態メトリック計算機（three state metric calculator）による情報およびパリティビットに対する３ウインドウが動作している間に、４ウインドウはチャネル  デインタリーバ５０２および記憶装置５２０からの値を用いて更新される。具体例において、各ウインドウは３２のサイズ、即ち各ウインドウは３２のｘ’記号および３２のｙ’（またはｚ’）記号を保持する、を有する。また他のウインドウ長および／または異なるウインドウ数を使用することができ、このことは本発明の範囲内である。
【００４３】
具体例において、復号器５１０はログ−ＭＡＰアルゴリズム（log-MAP algorithm）を実行するＳＩＳＯ復号器として動作する。いかなるＭＡＰ基準復号化アルゴリズム（例えば、ｍａｘ  ログ−ＭＡＰアルゴリズム、またはｍａｘ＊  ログ−ＭＡＰアルゴリズム、双方ともこの技術分野で知られている）も使用可能である。具体例において、ＭＡＰアルゴリズムを実行するために、復号器５１０は１つの前方状態メトリック計算機（forward state metric calculator）および２つの後方状態メトリック計算機（backward state metric calculator）を含む。各前方（または後方）メトリック計算機は、（１）前の（または将来の）時間段階における状態の確率そして（２）前の（または将来の）状態と現在の時間における状態との間の経路の確率に基づき、所定の現在の時間段階においてトレリス（trellis）内の各２Ｋ−１状態の確率の対数を計算し、ここでＫは成分符号器の拘束長（constraint length）である。これら前方および後方状態メトリック（それぞれαおよびβ）は続いて情報ビットに関するポステリオリ確率を計算するために使用される。前方および後方状態メトリック計算およびターボ復号化については、Steven S. Pietrobonによる題名が“ターボMap復号器に関する装置および動作(Implementation and Performance of a Turbo/Map Decoder）” International Journal of Communications, Vol.16,1998,pp.23-46なる文献に極めて詳細に記載されており、これは参照することによりここに組込まれる。
【００４４】
スライディングウインドウアーキテクチャおよび１つの前方および２つの後方状態メトリック計算機の使用は、単に計算量を適度に増加させる一方、記憶要求を低減する。単一の後方状態メトリック計算機はパケットの終端からパケットの開始に対し１つの経路で動作することができるが、これは大量の記憶スペースを必要とする。具体例において、特定の復号経路に関し以下の動作シーケンスが実行され、
ＦＷＭＣ（１〜３２）
ＦＷＭＣ（３３〜６４）
ＦＷＭＣ（６５〜９６）      ａｎｄ  ＲＷＭＣ Ａ（６４〜３３）
ＦＷＭＣ（９７〜１２８）    ａｎｄ  ＲＷＭＣ Ａ（３２〜１）  ａｎｄ  ＲＷＭＣ Ｂ（９５〜６５）
ＦＷＭＣ（１２９〜１６０）  ａｎｄ  ＲＷＭＣ Ｂ（６４〜３３）  ａｎｄ  ＲＷＭＣ Ａ（１２９〜９７）
ＦＷＭＣ（１６１〜１９２）  ａｎｄ  ＲＷＭＣ Ａ（９６〜６５）  ａｎｄ  ＲＷＭＣ Ｂ（１６０〜１２９）
・・・
ここで、ＦＷＭＣ（１〜３２）はビット１から３２に関する前方メトリック計算を示し、そしてＲＷＭＣ（３２〜１）はビット３２から１に関する逆方向メトリック計算を示す。ＦＷＭＣからの結果はポステリオリ確率を形成するために下線部のＲＷＭＣと結合され、外来性情報を導くためにこれからＡＰＰ記号が減算される。外来性情報は次の復号化段階においてＡＰＰ記号を形成するために情報ビットＬＬＲｓと結合される。
【００４５】
復号器５１０の出力はＡＰＰ記憶装置５２０に記憶される。具体例においてＡＰＰ記憶装置５２０は復号器５１０からのＡＰＰ記号をインタリーブされた順序で(リニア順序とは対立するように、これはさらに使用されるかもしれない。)記憶するために動作する。インタリーブされた順序で中間結果を記憶することはメモリの分割を簡単化することができ、そしてさらにターボ符号器および復号器の双方のために同じインタリービングアドレス発生器の使用を可能にする。具体例において、ＡＰＰ記憶装置５２０はさらに第１成分復号化からのＡＰＰ記号および第２成分復号化からの外来性情報を記憶するために動作する。
【００４６】
第１成分復号化に関し、以前の第２成分復号化からの外来性情報がデインタリーブされた順序で記憶装置５２０から再生され、そして復号化によって生成されたＡＰＰ記号がインタリーブされた順序で記憶装置５２０に記憶される。対応して、第２成分復号化に関し、以前の第１成分復号化からのＡＰＰ記号がリニア順序で記憶装置５２０から再生され、そして復号化によって生成された外来性情報がリニア順序で記憶装置５２０に記憶される。
【００４７】
アドレス発生器５１２aおよび５１２ｂはそれぞれ記憶装置５２０に関する書込みおよび読み出しアドレスを提供する。マルチプレクサ５１４ａは図５においてＡＰＰ記号／外来性情報をリニアなまたはインタリーブされた順序で記憶装置５２０に書込むことができることを示すために記号的に記載されており、マルチプレクサ５１４ｂはＡＰＰ記号／外来性情報が記憶装置からリニアなまたはデインタリーブされた順序で再生され得ることを示すために記号的に記載されている。
【００４８】
検出器５１８は最後の復号化の反復の後にＡＰＰ記号を受信し、そして受信された情報ビットに関するハードディシジョン（hard decision）を提供する。エネルギメトリック計算機５２２は情報ビット（またはそれらのＬＬＲｓ）に関するエネルギメトリックを提供する。エネルギメトリックは検出された情報ビット内の信頼性の他方の指示として使用することができる。
【００４９】
図４および図５に示されるターボ復号器の設計に関し、記憶装置は第１成分復号器からのＡＰＰデータおよび第２成分復号器からの外来性情報を記憶する。ＡＰＰデータおよび外来性情報は成分復号器からの中間結果の２つの異なる形式である。ここで使用されているように、中間結果は１つの成分復号器から後続する復号器に通過したいずれかの情報を含むことができ、そしていずれかの形式をとることができる。一般的には、いずれかの成分復号器からの記憶されるべき中間結果の特定の形式はターボ復号器の特定の設計に対応する。
【００５０】
符号インタリービングはターボ符号器および復号器に関し重要なそして不可欠の部分である。ターボ符号器において符号インタリービングに関するいずれかの機構が選択された場合には、第１成分復号化からのＡＰＰ記号を記憶し／再生するために同じ機構が使用され、そして第２成分復号化に関する外来性情報を記憶し／再生するために相補的機構が使用される。
【００５１】
ＷＣＤＭＡ標準はターボ符号器に関する特定のインタリービング機構について確定する。このインタリービング機構は、（１）“符号セグメント”内の情報ビットを行ごとにＲｘＣアレイに書込む、（２）セグメントを各行内（intra-row）で再配列する（即ち、行内の置換）、そして（３）行を置換える（即ち、行間（inter-row）の置換）、の３段階に分けることができる。その後、ビットはアレイから列ごとに読み出され、ＲｘＣアレイの上部最左部から開始する。これらの３段階は以下により詳しく記載され、そしてその後インタリービング機構を良く理解するために１つの例が提供される。
【００５２】
第１段階において、各符号セグメントン内のビットがＲｘＣアレイに書込まれる。Ｗ−ＣＤＭＡ標準は４０〜５１１４ビットで変化する種々のサイズの符号セグメントを支持する。最初に以下のように、符号セグメントのサイズ、Ｋ、に基き、アレイ内の行の数、Ｒ、が決定される。
【００５３】
Ｒ＝５、      ４０≦Ｋ≦１５９の場合
Ｒ＝１０、    １６０≦Ｋ≦２００または４８１≦Ｋ≦５３０の場合、または
Ｒ＝２０、    他の全てのＫについて
次に以下のように、ＲおよびＫに基き、アレイ内の列の数、Ｃ、が決定される。
【００５４】
Ｃ＝５３、４８１≦Ｋ≦５３０の場合、さもなければ、
（ｐ＋１）・Ｒ≧Ｋのように基本数ｐ（prime number p）を選択し、続いて
Ｒ・Ｃ≧ＫのようにＣ＝ｍｉｎ｛ｐ−１、ｐ、ｐ＋１｝を選択する、
所定のＫに関し一度ＲおよびＣが決定されると、符号セグメント内のビットが行ごとにＲｘＣアレイに書込まれる。Ｋ≦Ｒ・Ｃなので、アレイの底部に空のセルが存在するかも知れない（即ち、１つまたはそれより多い行、またはそれらの一部、はいかなるビットも含まないかも知れない。）。
【００５５】
第２段階において、各行内の要素はその行に関して特に確定される行並べ替えシーケンス（row permutation sequence）に基き並べ替えられる（即ちシャッフルされる。）。行内の並べ替えは連続する段階で実行することができる。第１工程において、長さｐの基本のシーケンスｃ（ｉ）が生成される。第１段階において決定される各可能な基本数ｐに関し、Ｗ−ＣＤＭＡ標準によって確定されそして表１に示されている該基本数ｐに関連する原始根（primitive root）、ｇ０、が存在する。続いて基本のシーケンスｃ（ｉ）が
ｃ（ｉ）＝[ｇ０・ｃ（ｉ−１）]モジュロ（ｐ）、  ｉ＝１、２、．．．、（ｐ−１）
式（１）
ここでｃ（０）＝１
によって導かれる。
【００５６】
【表１】
2004531138.tif 000003
第２段階の第２工程において、一連のＲの基本数、ｑｊ、が形成される。この基本数のシーケンスは以下の基準,
ｇ．ｃ．ｄ．｛ｑｊ，ｐ−１｝＝１；
ｑｊ＞６；そして                                          式（２）
ｑｊ＞ｑｊ−１、
ここでｇ．ｃ．ｄ．は最大公約数（greatest common divider）であり、ｇ０＝１である、
が満足されるように選択される。
【００５７】
基本数のシーケンスｑｊは本質的に増加する最小の基本数のシーケンスであり、これは（ｐ−１）の要素である基本数を含まない。この基本数のシーケンスｑｊ内のＲ要素はそれぞれアレイのＲ行と関連する。シーケンスｑｊ内のＲ要素の各々は、以下に詳しく記載されるように、関連する行に関し後に行内の並べ替えのシーケンスを計算するために使用される。
【００５８】
基本数のシーケンスｑｊ内の０〜Ｒ−１におけるインデックスの要素はそれぞれ行０〜Ｒ−１に関連し、そして後に行内の並べ替えの後、行間の並べ替えシーケンスＰｘを用いて並べ替えられるので、基本数のシーケンスｑｊ内の要素もまた同じ行間並べ替えシーケンスＰｘを使用して並べ替えられる。シーケンスＰｘは以下に詳しく記載するように符号セグメントに関し４つの可能なシーケンス、ＰＡ、ＰＢ、ＰＣ、およびＰＤから選択される。並べ替えられる基本数のシーケンスｐｊは、
ｐＰｘ（ｊ）＝ｑｊ、        ｊ＝０、１．．．Ｒ−１            式（３）
として決定される。
【００５９】
第２段階の第３工程において、各行に関する行内並べ替えシーケンスｃｊ（ｉ）は以下のように決定される。
ｃｊ（ｉ）＝ｃ（[ｉ・ｐｊ]モジュロ（ｐ−１））、    ｉ＝０、１、．．．（ｐ−２）
式（４）
ここでｃｊ（ｐ−１）＝０、ｊは行間並べ替え後の行のインデックスであり、ｃ（ｘ）は行内並べ替えに関する基本シーケンスでありそして上記式（１）で計算され、そしてｃｊ（ｉ）はｉ・ｔｈ行の並べ替え後のｉ・ｔｈの出力の入力ビット位置である。各行に関する行内並べ替えシーケンスｃｊ（ｉ）は、このように基本シーケンスｃ（ｘ）およびその行に関連して並べ替えられる基本数のシーケンス内の基本数にｐｊに基く。各行の要素は、並べ替えられる行内のｉ・ｔｈのセルの位置が元の行のｃｊ（ｉ）ｔｈのセル位置内に記憶される要素と共に記憶されるように、並べ替えられる。
【００６０】
上で記載したように、Ｃはｐ−１、ｐ、またはｐ＋１と等しくすることができる。このように、行内並べ替えシーケンスｃｊ（ｉ）は以下のように使用される。
【００６１】
Ｃ＝ｐ−１の場合、    ｉ＝０、１、２、．．．（ｐ−２）に関しｃｊ（ｉ）−１を使用する。
代わりにＣ＝ｐの場合、    ｉ＝０、１、２、．．．（ｐ−２）に関しｃｊ（ｉ）を、およびｃｊ（ｐ−１）＝０を使用する。
代わりにＣ＝ｐ＋１の場合、    ｉ＝０、１、２、．．．（ｐ−２）に関しｃｊ（ｉ）、ｃｊ（ｐ−１）＝０、ｃｊ（ｐ）＝ｐを使用する。そして、
Ｒ・Ｃ＝Ｋの場合、続いてｃＲ−１（ｐ）をｃＲ−１（０）と交換する。
【００６２】
第３段階において、アレイ内のＲ行は行間並べ替えシーケンスＰｘに基き並べ替えられ、これはＷ−ＣＤＭＡ標準により確定される以下の４つの可能なシーケンスＰＡ、ＰＢ、ＰＣ、およびＰＤ；
ＰＡ＝{１９、９、１４、４、０、２、５、７、１２、１８、１０、８、１３、１７、３、１、１６、６、１５、１１}
ＰＢ＝{１９、９、１４、１、０、２、５、７、１２、１８、１６、１３、１７、、１５、３、１、６、１１、８、１０}
ＰＣ＝{９、８、７、６、５、４、３、２、１、０}
ＰＤ＝{４、３、２、１、０}
の中から選択される。
【００６３】
特に符号セグメントに関して使用するための行間並べ替えシーケンスは以下に基き選択される。
Ｋが、［２０１、４８０］、［５３１、２２８０］、［２４８１、３１６０］、または［３２１１、５１１４］ビットに属する場合、ＰＡが選択され、
Ｋが、［２２８１、２４８０］、または［３１６１、３２１０］に属する場合、ＰＢが選択され、
Ｋが、［１６０、２００］、または［４８１、５３０］に属する場合（即ち、Ｋ＝１０）、ＰＣが選択され、
Ｋが［４０、１５５］に属する場合ＰＤが選択される（即ち、Ｒ＝５の場合はいつもＰＤを使用する。）。
行間並べ替えは、元のアレイのｊ・ｔｈ行が並べ替えられたアレイのＰＸｊ行の位置に移動するように形成される。
【００６４】
行間並べ替えの後、ビットは上部から底部に（即ち、０行からＲ−１行に）列ごとに読み出される。上で記載したように、Ｋ≦Ｒ・Ｃなので、アレイ中のいくつかのセルは有効なデータを含まないことも有り得、これらのセルはデータが読み出されるときに飛ばされる。
【００６５】
明確にするために、上で記載したインタリービング機構に関する事例が以下に提供される。この事例において、Ｋ＝３７９であり結果としてＲ＝２０が選択される。基本数ｐが続いてｐ＝１９として決定され、そして列Ｃの数がＣ＝１９として決定される。この基本数ｐに関し、関連する原始根ｇ０＝２。.
式（１）を用いて、基本シーケンスｃ（ｉ）は、
ｃ（ｉ）＝｛１、２、４、８、１６、１３、７、１４、９、１８、１７、１５、１１、３、６、１２、５、１０｝
として決定される。
【００６６】
基本数シーケンスｑｊは式の組（２）から、
ｑｊ＝｛１、７、１１、１３、１７、１９、２３、２９、３１、３７、４１、４３、４７、５３、５９、６１、６７、７１、７３、７９｝
として決定される。
このＫ＝３７９に関し、行間並べ替えシーケンスＰＡが選択される。並べ替えられた基本数シーケンスｐｊが基本数シーケンスｑｊから等式（ＰｐＡｊ＝ｑｊ）に基き以下を提供するために生成される。
【００６７】
ｐｊ＝｛１７、６１、１９、５９、１３、２３、７１、２９、４３、７、４１、７９、３１、４７、１１、７３、６７、５３、３７、１｝
各行に関する行内並べ替えシーケンスｃｊ（ｉ）がｐｊおよび基本シーケンスｃ（ｉ）に基き続いて決定される。第１の行（ｊ＝０）に関し、行に関する基本数はｐ０＝１０であり、そして行内並べ替えシーケンスｃ０（ｉ）は、
ｃ０（ｉ）＝ｃ（ｉｐ０モジュロ（ｐ−１））
＝ｃ（ｉ−１７モジュロ１８）
＝｛１、１０、５、１２、６、３、１１、１５、１７、１８、９、１４、７、１３、１６、８、４、２．０｝
として決定される。
【００６８】
他の行に関する並べ替えシーケンスｃｊ（ｉ）は同様の方法により決定することができる。
ターボ復号化はコンピュータ使用の集約的な工程である。各ターボ復号化された符号セグメントに関し、送信され符号化されたビットは受信されそして一時的な記憶装置（例えば、図５のチャネル  デインタリーバ５０８）に記憶される。符号化されたビットは続いて（連続的に）一時的な記憶装置から再生され、そして復号される。復号されるべき各ビットに関し、ＡＰＰ記憶装置はこのビットに関し前の復号化により生成された（もし、あれば）ＡＰＰデータ（即ち、ＡＰＰ記号／外来性情報）を再生するためにアクセスされる。各復号化されたビットに関し生成されたＡＰＰデータは、後の復号化による使用のために、さらにＡＰＰ記憶装置に戻して記憶される。このようにＡＰＰ記憶装置は、符号セグメント内のビットが復号される場合に、引き続いてアクセスされる。効率の良いメモリ管理は効率の良いターボ復号化のための本質である。
【００６９】
本発明の概念に対応し、ＡＰＰ記憶装置５２０は複数のバンクに分割されそして実行される。具体例において、バンクはＡＰＰデータの二重の一時的な記憶を避けるような方法で割当てられそして動作する。具体例において、各バンクは他のバンクから分離しそして独立にアクセスすることができる。このことは各バンクがそれ自身のアドレスの組およびデータラインを有するように準備することにより可能となる。
【００７０】
特別の具体例において、復号器５１０はクロック周期につき１つの情報ビットを復号することが可能なように設計される。各ビットに関する復号化プロセスの期間にＡＰＰデータに関するメモリアクセス（即ち、書込みおよび読み出し）を待たなければならないことを避けるために、ＡＰＰ記憶装置は、復号化されるべき現在のビットに関するＡＰＰデータを記憶し、そして復号化されるべき将来のビットに関するＡＰＰデータを提供することが、平均的に可能なように設計される。アクセスの競合を避けるために、記憶装置は書込みおよび読み出し動作が同じアクセスサイクルに同じバンクにおいて同時に行われないように分割される（複数ポートメモリが使用される場合に、このことが可能とはいえ）。具体例において、メモリ分割を容易にするために、バンクはさられに複数ビットに関するＡＰＰデータを単一のアクセスサイクルにおいて複数バンクに書込むことができるように、そして複数ビットに関するＡＰＰデータを他のアクセスサイクルにおいて（例えば、交互に）複数のバンクから再生できるように設計される。
【００７１】
特にＷ−ＣＤＭＡのために応用可能な、特定の具体例において、例え異なる数のバンクが使用可能であっても、記憶装置は６個のバンクに分割される。バンクはバンク０ａ、バンク０ｂ、バンク１ａ、バンク１ｂ、バンク２ａ、そしてバンク２ｂとして名前が付けられる。各バンクはアクセスの競合を避けるためにＲ・Ｃアレイのそれぞれの行のグループおよび列の組に割当てられる。各バンクは割当てられた行のグループおよび列の組が交差するこれらの位置を占有するビットに関するＡＰＰデータを記憶するために使用される。上で記載したように、ＡＰＰデータはインタリーブされた順序で記憶装置５２０内に書込まれ、そして第１成分復号器のためにインタリーブされた順序（同様に“インタリーブされた”アドレス化モードとして参照される。）で記憶装置から読み出される。ＡＰＰデータは第２成分復号器のためにリニア順序（同様に“リニア”アドレス化モードとして参照される。）で記憶装置に書込まれ記憶装置から読み出される。２つの異なるバンクが２つの近接するアドレスに関してリニアアドレス化モード（linear addressing mode）でアクセスされることを確実にするために、バンクはバンクの一方の組が偶数番号の列（例えば、これは最下位ビット（ＬＳＢ；least significant bit）がゼロ（“０”）を有するアドレスに関連する。）に割り当てられ、そしてバンクの他方の組が奇数番号の列（例えば、これはＬＳＢに関して１（“１”）を有するアドレスに関連する。）に割当てられるように配列しそして割当てることができる。この偶数／奇数の割当て機構において、連続的アドレス（ＬＳＢが“０”および“１”）は２つの異なるバンクの組に組合される。
【００７２】
インタリーブされたアドレス化モードに関し、他のバンク割当て機構が実行される。上で記載したように、Ｗ−ＣＤＭＡ標準により確定される符号インタリービングはＲ・Ｃアレイからビットを列ごとに読み出すために発呼する。このことはインタリーブされたアドレス化モードの期間に近接するアドレスがアクセスされた場合、結果としてアレイの異なる行をアクセスする。インタリーブされたアドレス化モードにおいて２つの近接するアドレスに関し２つの異なるバンクがアクセスされることを確実にするために、インタリーブされたアドレス化モードに関する“近接する”行は異なるグループに割当てられるように、行は３またはそれより多くのグループに配置することができる。近接する行はインタリーブされたアドレス化モードにおいて列ごとの書込み／読み出しの間にアクセスすることのできる連続的な行である。
【００７３】
この行のグループ化はＲ・Ｃアレイ内の各行に関する近接する行の最初の決定により達成することができる。上で記載した行間の並べ替えに関して使用されるＰＡ、ＰＢ、およびＰＣシーケンスに関し、インタリーブされたアドレス化モードの期間において列により書込み／読み出しする場合、近接する行がアクセスされるかもしれないので、これら３つのシーケンス（これは行番号に対応する）内の近接するエントリは異なるグループに割当てられる。同様に、Ｋ≦Ｒ・Ｃの故に、アレイの下部の方の行のいくつかは空になるかもしれず、かかる場合空の行の後の次の行がアクセスされる。Ｗ−ＣＤＭＡ標準により支持される全ての可能なＲ、Ｃ、およびＫの組合わせに関し、行１７は部分的に飛ばすことができ、そしてＰＡシーケンスが使用される場合は行１８および１９は完全に飛ばすことができ、ＰＢが使用される場合は行１８および１９は飛ばすことができ、ＰＣが使用される場合は行９は飛ばすことができる、ことが決定された。
【００７４】
表２はインタリーブされたアドレス化モードにおいてアクセス競合を避けることを可能にするため、行のグループ化に続く“排除（exclusion）”規則を記載する。第１および第３列は行番号（表２における連続した順序）を記載する。第１および第３列において確認される各行に関し、この行を含むグループから排除されるべき行が第２および第４列にそれぞれ記載されている。例えば、行１、２、４、８、および９は行０を含むグループから排除されるべきであり、行０、２、３、６、および１６は行１を含むグループから排除されるべきである、等々。
【００７５】
【表２】
2004531138.tif 000004
表３は表２に記載の排除規則が観察できるような行の可能なグループ化について記載する。さらに他のグループ化も可能であり、本発明の範囲内である。
【００７６】
【表３】
2004531138.tif 000005
図６は表３に示された行グループに基く６つのバンクに対するＲ・Ｃアレイ内の行および列の割当ての図である。この特有の割当て機構において、表３のグループ０、１、および２内の行はそれぞれバンク０ν、バンク１ν、およびバンク２νに割当てられ、ここでνはａまたはｂのいずれかである。そして上に記載のように、バンクｕａおよびバンクｕｂはそれぞれ偶数および奇数番号の列に割当てられ、ここでｕは０、１、または２である。各バンクに関し、各割当てられた行はこのようにＣ／２の要素を含む。
【００７７】
リニアアドレス化モードにおいて、同じまたは異なるグループからの２つのバンクが同時にアクセスされることが可能である（即ち、バンクｕ１ａおよびバンクｕ１ｂ、またはバンクｕ１ａおよびバンクｕ２ｂをアクセスすることができ、ここで、ｕ１およびｕ２はそれぞれいずれかのグループからとすることができる。）。そしてインタリーブされたアドレス化モードにおいて、異なるグループからの２つのバンクが同時にアクセスされることが可能である（即ち、バンクｕ１ａおよびバンクｕ２ａ、またはバンクｕ１ａおよびバンクｕ２ｂをアクセスすることができる。）。
【００７８】
具体例において、バンク０ａ、バンク１ａ、およびバンク２ａは偶数行の偶数列および奇数行の奇数列に関して使用され、そしてバンク０ｂ、バンク１ｂ、およびバンク２ｂは偶数行の奇数列および奇数行の偶数列に関して使用される。この割当て機構はリニアアドレス化モードにおいて列の番号が奇数の場合に同じバンクのアクセスを避けるために使用することができる。例えば、５つの列がある場合に、４列の1行および０列の３行に関して同時にデータを引き出す（fetch）ことが望まれる。双方はバンクｕａ内に位置し、提供される１行および２行は一緒にグループ化される。上記割当て機構はアクセス競合の発生を防止する。
【００７９】
表３に記載の行のグループ化は、インタリーブされたアドレス化モードにおいて、行間並べ替えのためにＰＡ、ＰＢ、またはＰＣシーケンスが使用された場合における、アクセス競合の発生を防止する。ＰＤシーケンスに関し、表４はシーケンス中の５行に関する削除について記載し、そして表５はＰＤに関する行の可能なグループ化について記載する。
【００８０】
【表４】
2004531138.tif 000006
【００８１】
【表５】
2004531138.tif 000007
表３に示されるグループ化は表４に示されるようなＰＣシーケンスの行０および３に関し排除規則に違反することに注目することができる。このように、インタリーブされたアドレス化モードにおける４つのシーケンスＰＡ、ＰＢ、ＰＣ、およびＰＤの全てについて、アクセス競合の発生を防止するために、行の図３に示されるものとは相違するグループ化を生成することができる。代わりに、表３に示される行グループ化はＰＡ、ＰＢ、またはＰＣが選択された場合にはいつでも使用することができ、そして表５に示される行グループ化はＰＤが選択された場合にはいつでも使用することができる。
【００８２】
図７はターボ復号器に関する中間結果（例えばＡＰＰデータ）を記録するためのバッファ構造（例えば、ＡＰＰ記憶装置５２０に関する）を確定する工程７００の具体例のフロー図を示す。最初に、バッファにより維持されるべきアドレス化モードがステップ７１２において確認される。ターボ復号化に関し、ＡＰＰデータはインタリーブされたアドレス化モードおよびリニアアドレス化モードを介してアクセスすることができる。各成分の復号化はデータパケット内の情報ビットに対応するＡＰＰ記号を提供する。インタリーブされたアドレス化モードにおいて、ＡＰＰ記号はパケット内のインタリーブされた位置（即ち、そこに書込まれ、そしてそこから再生される）においてアクセスされる。そしてリニアアドレス化モードにおいて、ＡＰＰ記号はパケット内のリニア位置（linear location）においてアクセスされる。
【００８３】
ステップ７１４において、行のＮＲグループが確定され、ここでＮＲ≧２である。各グループは、ターボ符号化に関するデータパケット内のインタリーブ情報ビットに使用される、Ｒ・Ｃアレイの１またはそれより多くの行を含む。行は、インタリーブされたアドレス化モードの期間にアクセスされるべき２つの連続的なアドレスが２つのグループからなるように、各グループ内に包含するように選択される。上の事例に関し、３つのグループが確定され、各グループはアレイ内におけるそれぞれの集合を含む。グループは、ターボ符号化に関連する符号インタリービング機構により確定される可能な行間並べ替えシーケンスに基き確定される。
【００８４】
ステップ７１６において、列のＮＣ組が確定されここでＮＣ≧２である。各組はＲ・Ｃアレイの１またはそれより多くの列を含む。列は、リニアアドレス化モードの期間にアクセスされるべき２つの連続的なアドレスが２つの組からなるように、各組内に包含するように選択される。上の事例に関し、２つの組が確定され、第１の組は偶数番号の列を含み、そして第２の組は奇数番号の列を含む。
【００８５】
バッファは続いてステップ７１８においてＮＲ・ＮＣバンクに分割される。各バンクは続いてステップ７２０においてＮＲ・ＮＣの行のグループと列の組との接合点の組合わせのそれぞれ１つに割当てられる。上の事例に関しては、６つのバンクが確定されそして上に記載のように３つのグループの行と２つの組の列に係る６つの接合点の組合わせに割当てられる。
【００８６】
図８はＡＰＰ記憶装置を提供するために使用することの可能なバッファアーキテクチャ８００の具体例のブロック図である。バッファアーキテクチャ８００は、ＡＰＰ記憶装置を提供するためのメモリ装置８２０、各アクセスサイクルに関して必要なアドレスを発生するためのアドレス発生器８２２、およびバンクからの出力データを選択するためのマルチプレクサ８２４を含む。
【００８７】
図８に示す具体例において、メモリ装置８２０は６つのバンクに分割され、各バンクはメモリ装置の各セクションに割当てられる。具体例において、各バンクはアドレスラインの組を受信し、これはバンクが個々にそして独立にアクセスされることを可能にする。例え簡単化のために図８には示されていなくとも、各バンクは一般にバンクを個々に選択することを可能にするそれぞれの“チップ選択（chip select）”ラインと共に提供される。
【００８８】
各書込み周期において２つの記号を２つのバンクに書込むために、各バンクは２組のデータライン上で２つの記号を受信するように形成され、記号１つを選択し（例えば図８には示されていないマルチプレクサを介して）、そしてアドレス発生器８２２によって指示される場合には、選択された記号をバンクのアドレスラインによって示された位置に記憶する。アドレス発生器８２２は記憶される２つの記号に関し２つのアドレスを提供し、そしてこれらのアドレは２つのバンクにそれらのアドレスラインを介して提供される。
【００８９】
各読み出し周期において２つのバンクから２つの記号を再生するために、マルチプレクサ８２４は６つのバンク全てから出力記号を受信し、アドレス発生器８２２からの制御信号により指示された場合に受信された記号の２つを選択し、そして選択された記号を提供する。例え図８においては示されていなくとも、マルチプレクサ８２４は２つの６×１マルチプレクサを用いて実行することができ、そして各６×１マルチプレクサは出力記号の１つを提供するように動作することができる。さらに、アドレス発生器８２２は再生される２つの記号に関し２つのアドレスを提供し、そしてこれらのアドレスは２つのバンクにそれらのアドレスラインを介して提供される。
【００９０】
明瞭にするために、Ｗ−ＣＤＭＡ標準により規定される特定の符号インタリービング機構に関する複数のバンクを使用するＡＰＰ記憶装置の実施について記載した。各Ｗ−ＣＤＭＡ標準は、Ｗ−ＣＤＭＡ標準を含む他のＣＤＭＡ標準の機構とは異なる符号インタリービング機構を確定することができる。例えば、ｃｄｍａ２０００標準はインタリービング機構を確定し、それによって行はビット−反転規則（bit-reversal rule）に従い、例えば行１（“００００１”）は行１６（“１００００”）と交換され、行３（“０００１１”）は行２４（“１１００００”）と交換される、等々、並べ替えられる。これらの異なる符号インタリービング機構に関し、バンクに関連する行のグループは、Ｗ−ＣＤＭＡ標準により確定されるインタリービング機構に関し上に記載のものとは同様に異なる。
【００９１】
さらに明瞭化のために、本発明の種々の概念に関し特にＷ−ＣＤＭＡシステムにおけるダウンリンクターボ符号に関し記載した。これらの技術は同様にＷ−ＣＤＭＡシステムにおけるアップリンクターボ符号に関して使用することができる（特にこれらはＷ−ＣＤＭＡ標準により同一であるべきものと特定されるものである故に）。
【００９２】
ターボインタリーバに従い、ＡＰＰ記憶装置は６個よりも少ないバンクを用いて実施することができる。上で述べたように、一定の行は特定の行を有する同じグループに存在することができないという制限は６個のバンクの使用を導く。これらの制限は“ブロック（block）”インタリーバ構造と、そしてＲ・Ｃアレイの最も基本的な３つの行は部分的に満たされないことが可能であるという事実、から生ずる。もしＲが最も基本的な行のみが部分的に満たされないように選択可能な場合は、排除制限のいくつかは消滅し、そしてＡＰＰ記憶は４個のバンクのみを用いて実施することが可能である。ＡＰＰ記憶装置はさらに６個のバンクよりも多くを用いて実施し得る。例えば、記憶装置は、アレイの各行に関し１つのバンクを、または１つまたはそれより多くの行の各グループに関し１つのバンクを用いて実施し得る。一般に、より多くのバンクはより多くの記号の同時アクセス（即ち、書込みおよび／または読み出し）を可能にすることができる。しかしながら、バンクの数に対応してハードウエアの複雑性が一般に増加する。より多くのバンクの同時アクセスを維持するためにはより多くのデータおよびアドレスラインそしてマルチプレクサが同様に必要とされる。
【００９３】
複数バンクを使用するＡＰＰ記憶装置の実施は非常に多くの利点を提供する。複数ビットに関するＡＰＰデータが各クロック周期において記録され／再生されるので、第１に、より速い復号化時間が達成可能である。ＡＰＰ記憶装置のアクセスはこのようにターボ復号化に関して隘路とはならないであろう。第２に、ＡＰＰ記憶装置の実施をするために、より遅いメモリ設計および／またはプロセスを使用可能である。並列アクセス能力と組合された複数バンク設計は、並列でないより速いメモリ設計と同じ処理量を提供するためにより遅いメモリの割当てを可能にする。
【００９４】
ＡＰＰ記憶装置は種々のメモリ構造を用いて実施することができる。例えば、記憶装置の各バンクは１つまたはそれより多くの記憶装置、複数ポート記憶装置、複数のメモリバンクを含むかまたは複数のメモリバンクに分割された記憶装置、または他の構造を用いて実施することができる。さらに記憶装置は、例えばランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、フラッシュメモリ、およびその他のような、種々のメモリ技術を用いて実施することができる。記憶装置に関し種々の構造および手段が可能であり、本発明の範囲内のものである。
【００９５】
アドレス発生はソフトウエア、ハードウエア、またはこれらの組合わせにより実施することができる。ハードウエアの実施に関し、アドレス発生は（１）個別の装置として実施でき、（２）制御器または記憶装置と共に集積化でき、（３）他の処理要素を含むＡＳＩＣ内に、または何らかの他の設計を介して実施できる。アドレス発生器はバンクの記述情報を記憶するのに使用されるデータ構造を含むことができる。データ構造はさらにバンクの動作を管理するために使用される情報を記憶することができる。望ましい具体例に関する先の記載はこの技術分野のいずれの熟練者に対しても本発明を形成しまたは使用することを可能にするために提供される。これらの具体例に対する種々の変更はこの技術分野の熟練者にとって明らかに容易であろうし、そしてここで規定される一般的な原理は発明の能力を用いることなく他の具体例にも適用可能である。このように、本発明はここに示された具体例に限定されることを意図するものではなく、ここに記載された原理および新規な特徴からなる最も広い範囲が容認されるものである。
【図面の簡単な説明】
【００９６】
【図１】図１は本発明の種々の構成を実施可能な通信システムの簡単化したブロック図である。
【図２Ａ】図２ＡはＷ−ＣＤＭＡ標準に従うダウンリンクデータ送信のための送信装置における信号処理の図である。
【図２Ｂ】図２ＢはＷ−ＣＤＭＡ標準に従うダウンリンクデータ送信のための受信装置における信号処理の図である。
【図３】図３はＷ−ＣＤＭＡ標準により確定されるターボ符号器の図である。
【図４】図４はターボ復号器の構造のブロック図である。
【図５】図５は本発明の具体例に従うターボ復号器のブロック図である。
【図６】図６はＲ−Ｃアレイにおける行および列の特定の行のグループ化に基く６個のバンクへの割当ての図である。
【図７】図７はターボ復号器に関して中間結果を記憶するためのバッファ構造の確定のための処理の具体例のフロー図である。
【図８】図８は図５に示されるＡＰＰ記憶装置を実施するために使用し得るバッファアーキテクチャの具体例のブロック図である。
【符号の説明】
【００９７】
１００…通信システム、  １１０…送信装置、  １１２…データソース、  １１４…データプロセッサ、  １１６…送信機、  １１８…アンテナ、  １３０…受信装置、  １３２…アンテナ、  １３４…受信器、  １３６…受信データプロセッサ、  １３８…データシンク、  ２１０…伝送チャネル処理セクション、  ２６０…伝送チャネル処理セクション、  ３００…ターボ符号器、  ３１２…成分符号器、  ３１４…符号インタリーバ、  ３１６…マルチプレクサ、  ３２２…遅延素子、  ３２４…加算器、  ３２６…スイッチ、  ４００…ターボ復号器、  ４０８…合算器、  ４１０…復号器、  ４１２…インタリーバ、  ４１４…デインタリーバ、  ４１６…検出器、  ４１８…検出器、  ５００…ターボ復号器、  ５０２…デインタリーバ、  ５０６…入力接続装置、  ５０８…コンバイナ、  ５１０…復号器、  ５１２…アドレス発生器、  ５１４…マルチプレクサ、  ５１８…検出器、  ５２０…ＡＰＰ記憶装置、  ５２２…エネルギメトリック計算機、  ８００…バッファアーキテクチャ、  ８２０…メモリ装置、  ８２２…アドレス発生器、  ８２４…マルチプレクサ、
【図１】
2004531138.tif 000008
【図２Ａ】
2004531138.tif 000009
【図２Ｂ】
2004531138.tif 000010
【図３】
2004531138.tif 000011
【図４】
2004531138.tif 000012
【図５】
2004531138.tif 000013
【図６】
2004531138.tif 000014
【図７】
2004531138.tif 000015
【図８】
2004531138.tif 000016
【国際公開パンフレット】
2004531138.tif 000017
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【国際調査報告】
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2004531138.tif 000057
2004531138.tif 000058