(57)【要約】【課題】  エミッタ接地形として構成され、直列に接続され、それぞれのエミッタが第１の電源電圧（Ｇｎｄ）に連結された第１および第２のバイポーラ・トランジスタ（Ｑ１、Ｑ２）によって形成された２つの段からなる改良型２段式大帯域幅増幅器（２０）を提供することにある。【解決手段】  入力信号（Ｖin）は入力端子（１１）を介して前記第１のトランジスタのベースに印加され、出力信号（Ｖout）は前記第２のトランジスタのコレクタに接続された出力端子（１２）で得られる。並列帰還構造（１３’）が提供される。これは、第１の分岐において第２の電源電圧（Ｖｃｃ）と前記第２のバイポーラ・トランジスタのコレクタとの間に直列に接続された２つのダイオード（Ｄ１、Ｄ２）と、もう１つの分岐においてエミッタ内に抵抗器（Ｒｆ）を備えたエミッタ・フォロワとして構成された第３のバイポーラ・トランジスタ（Ｑ３）とから構成される。前記第３のバイポーラ・トランジスタのベースおよびコレクタは前記ダイオードの共通ノードおよび前記第２の電源電圧にそれぞれ接続される。抵抗器は、前記第１のおよび第２のトランジスタの共通ノードに接続されて、帰還信号（Ｖf）を注入する。２つのダイオードは低い内部抵抗を有し、第２のトランジスタのコレクタ・キャパシタンスを低減するので、改良型増幅器の全体的な帯域幅は非常に高い周波数（たとえば、２０ＧＨｚ以上）で大幅に拡大される。
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【特許請求の範囲】
【請求項１】
エミッタ接地形として構成され、第１のトランジスタのコレクタと前記第２のトランジスタのベースが接続ノードを形成するように直列に接続され、それぞれのエミッタが第１の電源電圧（Ｇｎｄ）に連結された第１および第２のバイポーラ・トランジスタ（Ｑ１、Ｑ２）によって形成された２つの増幅段と、
前記第１のトランジスタのベースに接続され、入力信号（Ｖin）を受信する入力端子（１１）と、
前記第２のトランジスタのコレクタに接続された出力端子（１２）であって、そこで出力信号（Ｖout）が得られる出力端子（１２）と、
１つの分岐において前記第２のバイポーラ・トランジスタの前記コレクタと第２の電源電圧（Ｖｃｃ）との間に直列に接続された２つのダイオード（Ｄ１、Ｄ２）と、もう１つの分岐においてエミッタに直列の負荷抵抗器（Ｒｆ）を備えたエミッタ・フォロワとして構成され、そのコレクタが前記第２の電源電圧に接続され、ベースが前記ダイオードの共通ノードに接続された第３のバイポーラ・トランジスタ（Ｑ３）とから構成される並列帰還構造（１３’）であって、前記第３のバイポーラ・トランジスタが前記第１および第２のバイポーラ・トランジスタの前記接続ノード（１５）で帰還信号（Ｖf）を注入する並列帰還構造（１３’）と、
を有する、改良型２段式大帯域幅増幅器（２０）。
【請求項２】
各ダイオードが前記第２のトランジスタと実質的に同一のバイポーラ・トランジスタによって構成され、そのコレクタ・ベース接合がそれとの整合のために短絡される、請求項１に記載の改良型２段式大帯域幅増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速伝送システム（high speed transmission system）に関し、詳細には、並列帰還構造（parallel feedbackstructure）内にダイオードを備えた改良型２段式大帯域幅増幅器（2-stage large bandwidth amplifier）に関する。
【背景技術】
【０００２】
来るべき１０Ｇｂ／ｓイーサネットに関係するような高速伝送システムでは、媒体に沿った伝送後の信号は大幅に減衰され、受信セクション（receiving section）で何らかの操作（Ａ／Ｄ変換、クロック同期、データ直列化（data serialization）など）を実行する前に増幅する必要がある。単一伝送路上で送信される前に放出セクション（emittingsection）でビットが直列化されるので、このようなシステムの増幅回路は全速力で動作しなければならない。その結果、このような高速伝送システムの受信側の増幅回路には帯域幅および利得の制約が課せられる。
【０００３】
従来の増幅解決策は、そのＦｔ（遷移周波数（transitionfrequency））が高いためにＭＯＳＦＥＴデバイスより優れているバイポーラ・デバイス（bipolar device）に基づくものである。伝統的な利得と帯域幅との兼ね合いにより、通常、エミッタ接地形（commonemitter）として搭載され、出力トランジスタのコレクタ上の抵抗型負荷（resistive load）に直列に接続されたバイポーラ・トランジスタ（bipolartransistor）を増幅する複数カスケード段（multiple cascaded stages）が必要になる。図１に示す通り、既知の改良点は、ある段からその前段への並列帰還構造を配置することである。
【０００４】
次に図１を参照すると、単純にするため、直列に接続された２つのバイポーラ・トランジスタＱ１およびＱ２によって単純に形成された２つの段からなり、１０で示されている、このような従来の増幅器が示されている。トランジスタＱ１のコレクタはトランジスタＱ２のベースに接続されている。入力信号Ｖinは入力端子１１を介して入力トランジスタＱ１のベースに印加され、出力信号Ｖoutは出力トランジスタＱ２のコレクタに接続された出力端子１２で得られる。並列帰還構造１３は、抵抗器Ｒ１およびＲ２からなる分圧器（voltage divider）と、帰還トランジスタ（feedback transistor）と呼ばれ、エミッタ・フォロワ（emitterfollower）として構成され、負荷抵抗器（load resistor）Ｒｆに直列に接続されたバイポーラ・トランジスタＱ３から構成される。帰還トランジスタＱ３は、ノード１４にある前記抵抗器Ｒｆからの帰還信号（feedbacksignal）Ｖfを、１５で示されているトランジスタＱ１およびＱ２の接続ノード（connecting node）に注入する。このノード１５における電圧はＶcで示されている。通常動作において、この帰還構造が実現され、ノード１４および１５が統合され（merge）、電圧ＶfおよびＶcが同一である場合、この区別が価値があるのは、たとえば、ノード１４と１５との間のワイヤを切断することにより、帰還構造１３が動作不能になったときだけである（そのうち後述する通りである）。増幅器１０は正電圧Ｖｃｃと接地Ｇｎｄとの間でバイアスがかけられる。同様の回路は、K.Ishii他による「High-Bit-rate, High-Input-Sensitivity Decision Circuit Using SiBipolar Technology」という論文(IEEE Journal of Solid-State Circuits, vol. 29, No 5,1994年5月)に記載されている。
【０００５】
この並列帰還構造は、高周波での帯域幅ロールオフ（bandwidth roll-off）の原因である入力トランジスタＱ１のコレクタ・ベース・キャパシタンスを低減するので、有用である。それにもかかわらず、出力トランジスタＱ２のコレクタ・キャパシタンスは大きいままであるので、増幅器１０の全体的な帯域幅は依然として、第２の段、すなわち、出力トランジスタＱ２によって制限される。その上、トランジスタＱ２の利得は、抵抗器Ｒ１およびＲ２の値と、その相互コンダクタンスとに強く関連しているが、これらは互いに無関係に変動するものである。最後に、帰還構造１３の利得は１より大きい場合が多いので、増幅器１０はしばしば不安定になる。
【非特許文献１】K. Ishii他による論文「High-Bit-rate, High-Input-Sensitivity Decision Circuit Using Si BipolarTechnology」(IEEE Journal of Solid-State Circuits, vol. 29, No 5, 1994年5月)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明の主たる目的は、出力トランジスタＱ２の帯域幅と、それゆえに増幅器全体の帯域幅とを大幅に拡大する、並列帰還構造内にダイオードを備えた改良型２段式大帯域幅増幅器を提供することにある。
【０００７】
本発明の他の目的は、出力トランジスタＱ２の利得と、それゆえに増幅器全体の利得とがより良好に制御される、並列帰還構造内にダイオードを備えた改良型２段式大帯域幅増幅器を提供することにある。
【０００８】
本発明の他の目的は、安定性の増大のために帰還ループ（feedbackloop）の利得が１より低くなるように調整される、並列帰還構造内にダイオードを備えた改良型２段式大帯域幅増幅器を提供することにある。
【課題を解決するための手段】
【０００９】
本発明により、
エミッタ接地形として構成され、第１のトランジスタのコレクタと前記第２のトランジスタのベースが接続ノードを形成するように直列に接続され、それぞれのエミッタが第１の電源電圧に連結された第１および第２のバイポーラ・トランジスタによって形成された２つの増幅段（amplification stage）と、
前記第１のトランジスタのベースに接続され、入力信号を受信する入力端子と、
前記第２のトランジスタのコレクタに接続された出力端子であって、そこで出力信号が得られる出力端子と、
１つの分岐において前記第２のバイポーラ・トランジスタのコレクタと第２の電源電圧との間に直列に接続された２つのダイオードと、もう１つの分岐においてエミッタに直列の負荷抵抗器を備えたエミッタ・フォロワとして構成され、そのコレクタが第２の電源電圧に接続され、ベースが前記ダイオードの共通ノードに接続された第３のバイポーラ・トランジスタとから構成される並列帰還構造であって、前記第３のバイポーラ・トランジスタが前記第１および第２のバイポーラ・トランジスタの前記接続ノードで帰還信号を注入する並列帰還構造と、
を有する、並列帰還構造内にダイオードを備えた改良型２段式大帯域幅増幅器が記載されている。
【００１０】
本発明に特有なものであると思われる新規な特徴は特許請求の範囲に示されている。しかし、本発明自体ならびに本発明のその他の目的および利点は、添付図面に併せて読むべき図示した好ましい一実施形態の以下の詳細な説明を参照することにより最も良く理解することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の教示によれば、図１に示す増幅器は、出力トランジスタＱ２のコレクタ・キャパシタンスを低減し、各段について実質的に同一の帯域幅を獲得することによって改良される。次に図２を参照すると、同図では、改良型増幅器回路が２０で示され、上記の目的は、Ｄ１およびＤ２と示されている２つのダイオード接続バイポーラ・デバイスで２つの抵抗器Ｒ１およびＲ２を置き換えることによって達成され、そのデバイスは同一のデバイスにすることができる。驚いたことに、線形素子ではないこれらのダイオードＤ１およびＤ２は、完全に線形である抵抗器より良好に機能する。また、２つのダイオードＤ１およびＤ２によって提示される抵抗の方が低いことは、期待される結果にとって貴重な貢献になることも明らかになる。この構成は、トランジスタＱ２のコレクタにかかるキャパシタンス負荷（capacitance loading）を最小限にし、第２の段の帯域幅を改善する。２つのダイオード間の共通ノードは、抵抗分割器（resistordivider）の中間タップ（intermediate tap）として使用され、依然としてトランジスタＱ３のベースにバイアスをかける。しかし、帰還率（feedbackratio）はダイオードの相互コンダクタンス率（transconductance ratio）（ｇｍ）によって設定される。標準的なダイオードのｇｍの通常値は、１ｍＡのバイアスの場合に２５オーム-1の範囲内である。したがって、１／ｇｍに等しい「動作抵抗（dynamicresistance）」は、従来の増幅器１０内の帰還トランジスタＱ３に正確にバイアスをかけるために使用される抵抗値より低くなり、その抵抗値はむしろ５０〜２００オームの範囲内である。
【００１２】
増幅トランジスタＱ１およびＱ２と帰還デバイスＱ３およびＲｆは同一であり、デバイスＲ１／Ｒ２およびＤ１／Ｄ２の寸法はどちらのケースでも最大帯域幅を得るように調整されるものと想定する。図３に示す曲線３１および３２は、それぞれ増幅器１０および２０の周波数応答を示している。したがって、改良型増幅器２０は、同じ動作条件で、２０ＧＨｚの範囲より上に、すなわち、少なくとも２倍に、従来の増幅器１０の帯域幅を大幅に拡大する。加えて、図３で明らかなように、２０ＧＨｚでは、利得に関する改善は１０ｄＢより大きい。Ｒ１＝Ｒ２＝ＲおよびＤ１＝Ｄ２＝Ｄであると想定すると、以下の表１は、それぞれのパフォーマンス間の比較を可能にする、２つの増幅器に関するシミュレーション結果を示している。
【００１３】
表１
単位      従来型      改良型
第１の段の利得    ｄＢ      ６．８４  １０．９５
第２の段の利得    ｄＢ    １３．１７    ５．５７
全利得            ｄＢ    １９．６５  １６．５２
第１の段の帯域幅  ＧＨｚ  ３６．２７  ２５．６１
第２の段の帯域幅  ＧＨｚ    ２．６９  ２３．８９
全帯域幅          ＧＨｚ  １０．２２  ２１．９６
【００１４】
表１で明らかなように、改良型増幅器２０は、（利得がわずかに低減するという犠牲を払って）大幅に高い帯域幅を有し、それにより提案された解決策の長所を立証している。ただし、他の寸法調整により、同様の帯域幅でより高い利得も得られることに留意されたい。出力トランジスタＱ２のコレクタにかかるダイオード装荷（diode loading）から恩恵を受ける第２の段は、抵抗型負荷の場合より約１０倍大きい帯域幅を有する。本出願人の発明者らは、表１および図３から識別できない改良型増幅器２０のその他の利点にも気付いている。第１の段の利得ピーキングは、改良型増幅器の場合より従来の増幅器の方が２倍大きい（８ＧＨｚで８ｄＢ対１６ＧＨｚで１ｄＢ）。
【００１５】
その上、第２の段の利得は、従来の解決策ではｇｍＱ２×（Ｒ１＋Ｒ２）という積によって定義され、ｇｍＱ２はトランジスタＱ２の相互コンダクタンスである。提案された回路では、利得はｇｍＱ２×（ｇｍＤ１-1＋ｇｍＤ２-1）になり、ｇｍＤ１およびｇｍＤ２はダイオードＤ１およびＤ２の相互コンダクタンスであり、ほぼ２に等しい。概して、ダイオードＤ１およびＤ２は、同一のデバイスであり、トランジスタＱ２と同じ寸法を有するバイポーラ・トランジスタで作られており、そのベース・コレクタ接合はトランジスタＱ２に整合するように短絡されている。その結果、同一コンポーネントの自然整合のため、増幅器１０の従来の設計の場合より、全プロセス範囲での変動が小さくなる。以下の表２は、統計パフォーマンスに関する従来の増幅器と改良型増幅器との比較を示している。
【００１６】
表２
従来型                    改良型
平均  シグマ  最小〜最大  平均  シグマ  最小〜最大
利得［ｄＢ］      19.5   0.81   16.0〜20.6  16.5   0.48   13.7〜17.2
帯域幅［ＧＨｚ］   9.95  1.78   4.2〜13.0  21.9  1.12   18.6〜25.3
【００１７】
改良型増幅器２０の第２の段の利得の変動を制御する前述のコンポーネント整合が良好であるので、このプロセスおよび不整合の変動により、利得および帯域幅の標準偏差が低くなる。表２から明らかなように、利得および帯域幅に関する標準偏差（シグマ）は約４０％だけ低減される。これは、製造歩留まりを改善するのにかなり役に立つ。
【００１８】
両方の回路１０および２０の安定性は、帰還信号ＶfとＱ１のコレクタ上の信号Ｖcとを比較し、帰還ループ利得Ｖf／Ｖcの値を計算することによって分析することができる。そのために、ノード１４と１５との間の帰還ループは切断される。これは、Ｖf／Ｖc＝（Ｖf／Ｖm）×（Ｖm／Ｖout）×（Ｖout／Ｖc）として表すことができ、Ｖmは２つの抵抗器（図１）または２つのダイオード（図２）の共通ノード（タップ）における電圧であり、ＶoutはトランジスタＱ２のコレクタにおける出力信号である。Ｖf／Ｖm比は典型的なエミッタ・フォロワ段の場合に０．９にほぼ等しい。Ｖm／Ｖout比は回路１０の場合にＲ１／（Ｒ１＋Ｒ２）に等しく、回路２０の場合にｇｍＤ１-1／（ｇｍＤ１-1＋ｇｍＤ２-1）に等しく、Ｖout／Ｖc比はそれぞれｇｍＱ２×（Ｒ１＋Ｒ２）およびｇｍＱ２×（ｇｍＤ１-1＋ｇｍＤ２-1）に等しい。
【００１９】
単純化した後、Ｖf／Ｖout比は、従来の回路１０の場合に０．９×ｇｍＱ２×Ｒ１の値を示し、本発明の改良型回路２０の場合に０．９を示す。第１の式は、１より上の値をもたらす可能性があり、したがって、設計段階ならびに製造中も不安定性を引き起こす可能性があり、そこでプロセスの変動がｇｍＱ２またはＲ１の値を増加する可能性がある。ループ利得は必ず１より小さいので、改良型回路２０は決して不安定にならない。
【００２０】
その好ましい一実施形態に関して本発明を詳しく説明してきたが、当業者であれば、本発明の精神および範囲を逸脱せずに、形式および詳細において上記その他の変更が可能であることを理解されたい。
【図面の簡単な説明】
【００２１】
【図１】２つの抵抗器で作られた分圧器を含む並列帰還構造を備えた従来の大帯域幅２段式増幅器を示す図である。
【図２】並列帰還構造内で２つのダイオードを実現するために本発明により改良された図１の増幅器を示す図である。
【図３】従来の増幅器と改良型増幅器の利得対周波数応答曲線を示す図である。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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