(57)【要約】受光素子と、同じ極性を有する３個のトランジスタのみから構成される小型前置増幅器を、撮像装置周辺に配設された補助回路とともに用いて、効率的にリセット（ｋＴＣ）雑音を抑圧する低雑音アクティブピクセル回路を開示する（図９）。３個のみのトランジスタと、傾斜を有するリセット信号とを用いることにより、低雑音撮像を実現するとともに、光領域を増加させることができる。
2004518371.tif 000002
【特許請求の範囲】
【請求項１】
受光素子と、
上記受光素子に接続されたアクセストランジスタと、
上記アクセストランジスタの出力端子及び信号出力バスに接続された増幅トランジスタと、
上記アクセストランジスタと増幅トランジスタの間に接続され、傾斜を有するリセット信号によってリセットされるリセットトランジスタとを備えるアクティブピクセルセンサ回路。
【請求項２】
上記各トランジスタは、同一の極性を有する金属酸化膜半導体電界効果トランジスタであることを特徴とする請求項１記載のアクティブピクセルセンサ回路。
【請求項３】
上記リセットトランジスタ及び増幅トランジスタに接続された第１の列バッファを備える請求項２記載のアクティブピクセルセンサ回路。
【請求項４】
上記信号出力バスに接続された第２の列バッファを備える請求項３記載のアクティブピクセルセンサ回路。
【請求項５】
上記リセットトランジスタに接続された、行ディスエーブルトランジスタを備える請求項４記載のアクティブピクセルセンサ回路。
【請求項６】
上記第１の列バッファと、第２の列バッファと、行ディスエーブルトランジスタとは、複数のアクティブピクセルセンサ回路に接続されていることを特徴とする請求項５記載のアクティブピクセルセンサ回路。
【請求項７】
上記増幅トランジスタは、上記受光素子からの信号が行毎に読み出されているときは、ソースフォロワ増幅器のドライバとして機能し、上記受光素子がリセットされているときは、リセット増幅器のドライバとして機能することを特徴とする請求項６記載のアクティブピクセルセンサ回路。
【請求項８】
光を電気信号に変換する光検出手段と、
上記電気信号を増幅する増幅手段と、
上記光検出手段からの電気信号を上記増幅手段に転送する転送手段と、
上記光検出手段をリセットするリセット手段と、
上記リセット手段に傾斜を有するリセット信号を供給するリセット信号供給手段とを備えるアクティブピクセルセンサ回路。
【請求項９】
受光素子において信号を読み取るステップと、
上記受光素子から増幅器に信号を転送するステップと、
上記増幅器からバスに信号を読み出すステップと、
リセットトランジスタに傾斜を有するリセット信号を供給して、上記受光素子をリセットするステップとを有する低雑音画像形成方法。
【請求項１０】
複数のピクセルを有する相補形金属酸化膜半導体撮像素子アレーにおいて、各ピクセルは、
受光素子と、
上記受光素子にソースが接続されたアクセス金属酸化膜半導体電界効果トランジスタと、
上記アクセストランジスタのドレインにゲートが接続され、列バッファにドレインが接続され増幅金属酸化膜半導体電界効果トランジスタと、
上記アクセス金属酸化膜半導体電界効果トランジスタのドレインにソースが接続され、上記列バッファにドレインが接続され、傾斜を有するリセット信号を生成するリセット信号生成器にゲートが接続されたリセット金属酸化膜半導体電界効果トランジスタとを備える相補形金属酸化膜半導体撮像素子アレー。
【請求項１１】
更に、上記リセット金属酸化膜半導体電界効果トランジスタのドレインにソースが接続され、列ディスエーブル信号を生成する列ディスエーブル信号信号生成器にドレインが接続された列ディスエーブル金属酸化膜半導体電界効果トランジスタを備える請求項１０記載の相補形金属酸化膜半導体撮像素子アレー。
【請求項１２】
更に、上記アクセス金属酸化膜半導体電界効果トランジスタのゲートに接続され、アクセス信号を生成するアクセス信号生成器を備える請求項１１記載の相補形金属酸化膜半導体撮像素子アレー。
【請求項１３】
更に、上記信号バスに接続された列バッファを備える請求項１２記載の相補形金属酸化膜半導体撮像素子アレー。
【請求項１４】
上記各ピクセル内の各金属酸化膜半導体電界効果トランジスタは、同一の極性を有することを特徴とする請求項１３記載の相補形金属酸化膜半導体撮像素子アレー。
【請求項１５】
上記受光素子は、透明なシリサイドを有する基板ダイオードを備えることを特徴とする請求項１４記載の相補形金属酸化膜半導体撮像素子アレー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子撮像素子（ｅｌｅｃｔｒｏｎｉｃ ｉｍａｇｅ ｄｅｖｉｃｅ）に関し、詳しくは、各ピクセル内において光領域が増大された低雑音相補形金属酸化膜半導体イメージセンサに関する。
【０００２】
【従来の技術】
相補形金属酸化膜半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ：以下、ＣＭＯＳという。）ピクセルセンサ（ｐｉｘｅｌ ｓｅｎｓｏｒ）の登場により、カメラ及びビデオのシステム用のフォトセンサの画像処理に対して、特筆すべき利点が新たに見いだされた。ＣＭＯＳを用いたイメージセンサ（ｉｍａｇｉｎｇ ｓｅｎｓｏｒ）は、電荷結合素子（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ：以下、ＣＣＤという。）等の他の技術に比べて、製造コストが安く、消費電力が小さいという利点を有している。しかしながら、ＣＭＯＳイメージセンサの性能は、多くの場合、各電子画像又はピクチャを読み出す度にフォトダイオードを既知の電位にリセットするときに生じる雑音によって制限される。ＣＣＤを用いたカメラでは、ＣＣＤのリセット雑音は、１つのキャパシタンスのみ、すなわち光によって生成された電荷（ｐｈｏｔｏ−ｇｅｎｅｒａｔｅｄ ｃｈａｒｇｅ）を電圧に変換するセンスデフュージョンダイオード（ｓｅｎｓｅ ｄｉｆｆｕｓｉｏｎ ｄｉｏｄｅ）でしか発生しないので、このような雑音は、容易に抑圧することができる。更に、ピクセル毎のリセットレベルと信号レベルは連続して読み出され、リセット雑音は１つのメモリ素子のみを用いて効果的に除去でき、リセット雑音を除去するために、ビデオ信号を前処理するためのフルフレームのメモリは不要である。
【０００３】
また、ＣＭＯＳセンサ内のリセット雑音（ｋＴＣ雑音）により、リセット後の各受光素子の上述した電圧が不安定になるが、ピクセル毎のリセット信号を、通常は用いることができない。ＣＭＯＳ撮像素子（ｉｍａｇｅｒ）のリセット雑音は、ゆらぎ雑音（ｔｅｍｐｏｒａｌ ｎｏｉｓｅ）が支配的であり、撮像素子の全体的な性能に影響を与えるため、全てのリセット及び信号レベルを個別に読み出すことなく、リセット雑音を抑圧するピクセル毎の前置増幅器を設け、後にフルフレームのメモリを用いて、相関されたリセット雑音を減算する必要がある。更に、前置増幅器は、光を集めるために使用されるピクセルの極小さな領域（ｆｒａｃｔｉｏｎ）を最大にするために、可能な限り小型である必要がある。同時に、集光領域を最大化し、リセット雑音を最小化することにより、センサの性能が高まり、センサは、低レベルの光に対しても、実用的な忠実度で動作できるようになる。
【０００４】
【発明が解決しようとする課題】
１９９３年、ＩＥＥＥ電子デバイス会議（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）第５８３頁、メンディス（Ｍｅｎｄｉｓ）他著「高統合型撮像装置用の１２８×１２８ＣＭＯＳアクティブピクセルイメージセンサ（Ａ １２８ｘ１２８ ＣＭＯＳ Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｉｍａｇｅ Ｓｅｎｓｏｒ ｆｏｒ Ｈｉｇｈｌｙ Ｉｎｔｅｇｒａｔｅｄ Ｉｍａｇｉｎｇ Ｓｙｓｔｅｍｓ）」には、単一段の（ｓｉｎｇｌｅ−ｓｔａｇｅ）、電荷結合素子（ＣＣＤ）形のイメージセンサが開示されている。この方式では、従来のＣＭＯＳ技術とは大きく異なるプロセスの拡張が必要であるが、この撮像素子には、ピクセル前置増幅器をサポートする補助的なＣＭＯＳ素子が一緒に集積化されているため、この撮像素子全体は、伝統的にはＣＭＯＳ撮像素子とみなされる。例えば、フォトゲート（ｐｈｏｔｏｇａｔｅ）は、電磁波スペクトルの可視光領域において、光透過性を有していなくてはならない。更に、ＣＣＤにおいて一般的になされているように、例えば薄膜酸化インジウムスズ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ：以下、ＩＴＯという。）ゲート電極（米国特許第６００１６６８号参照）等の透明ゲート電極を用いて、可視スペクトルの青成分の感度を適切なレベルに高める必要がある。ＣＭＯＳにＩＴＯ電極を組み込むと、ウェハが汚染される虞があり、これに伴って歩留まりも低下するため、ＩＴＯ電極の組込みをサポートしているＣＭＯＳ製造プロセスはない。しかしながら、メンディスの電荷に基づく前置増幅器では、スナップ画像の形成とピクセル内相関二重サンプリング（ｉｎ−ｐｉｘｅｌ ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）の両方を容易に実現するために、理想的には、各ピクセル毎にストレージサイト（ｓｔｏｒａｇｅ ｓｉｔｅ）を設ける必要がある。更に、ＣＭＯＳ技術との非互換性に関する問題として、このストレージサイトを光学的に分離して、画像スメアを抑制することが難しいという問題がある。
【０００５】
米国特許第５８９８１６８号には、例えば図１に示すように、行毎の回路を設けることによって３つの金属酸化膜半導体電界効果トランジスタ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：以下、ＭＯＳＦＥＴという。）のみを用いたピクセル毎の前置増幅器を有する小型のＣＭＯＳ、及びリセットレベルと信号レベルを連続して読み出す方法が開示されている。この装置では、例えばリセット雑音を抑圧するために必要な相関二重サンプリングを実現するために、例えば、各特定の行に設けられた各ピクセルの列（ｃｏｌｕｍｎ）をサポートする列バッファ（米国特許５８９８１６８号図５及び図６参照）が必要である。或いは、オンチップ上又は外部のカメラ電子回路（ｃａｍｅｒａ ｅｌｅｃｔｒｏｎｉｃｓ）内にフルページ（ｆｕｌｌ ｐａｇｅ）のメモリを設け、各ピクセルの信号値から各ピクセルのリセット値をフレーム毎に減算しなければならない。更に、各ピクセル毎に検出されたリセット及び信号のレベルの不正確さを最小にするためには、例えば行毎の画像形成処理を実行しなければならない。したがって、３個のトランジスタを用いる基本的な回路では、ビデオの各ライン毎に、信号レベルを連続的に読み出し、リセットする必要があるため、大きな動きアーチファクトが生じる。このようなアーテファクトを最小化するために、米国特許５８９８１６８号の図１５に示すように、ピクセル毎に５個のトランジスタを設ける変形例も提案されている。
【０００６】
図２は、米国特許５８９８１６８号に開示されている、３個のトランジスタを用いたピクセルにおける動作のタイミングチャートである。撮像素子において、各ビデオラインは、個別にリセットされ（４７）、信号は個別に蓄積され（３９、４１、４３）、個別に読み出され（４９）、そして次のフレームの処理を準備するために、再びリセットされる。このように、Ｎ個の行を有する撮像素子は、Ｎ回の独立した蓄積処理を繰り返して、電子画像を形成する。
【０００７】
上述の観点から、３個のみのトランジスタを備え、光領域を最大化するとともに、雑音を小さくし、動きアーチファクトを最小化できるピクセルセルの実現が望まれている。
【０００８】
【課題を解決するための手段】
包括的に言えば、本発明は、相補形金属酸化膜半導体（ＣＭＯＳ）又は他の半導体製造技術によって実現される低雑音撮像装置を提供する。低雑増幅装置は、受光素子と、ＣＭＯＳ撮像素子周辺回路に存在する補助的な回路と同一の極性を有するただ３つの金属酸化膜半導体電界効果トランジスタとから構成される小型の前置増幅器を用いて、リセット（ｋＴＣ）雑音を効率的に抑圧する。ピクセル内のリセットトランジスタには、傾斜を有するリセット信号が供給され、リセット雑音が低減される。この補助回路により、ピクセル回路が単純化され、後続する行又はアレー全体に対する相関サンプリングを実行することなく、信号を低雑音で読み出すことができる。
【０００９】
本発明に基づく低雑音増幅装置は、各ピクセル内の集合的回路と、列バッファ増幅器及び行毎のクロックドライバ内のサポート回路と、ピクセルの各列及び行に対して動作する波形生成回路とを備える。アクティブピクセルからのビデオ信号は、基本的にリセット雑音を除去する方式で、低雑音信号増幅装置によって読み出される。受光素子のリセット雑音を抑圧する回路に加えて、ダウンストリーム回路内の列バッファは、代表的には、追加的な信号処理、サンプルアンドホールド処理、オプションであるビデオパイプライン処理を実行し、及び列バッファ自身によって生成される虞がある時間的及び空間的雑音を抑圧するための列増幅オフセットキャンセル機能を有する。
【００１０】
本発明に基づく低雑音装置は、次のようなキーとなる機能を提供する。すなわち、本発明に基づく低雑音装置は、（１）相関二重サンプリングのためのアナログメモリを設けることなく、リセット雑音を抑圧し、（２）センスキャパシタンスが小さなソースフォロワ増幅器により、高い感度を実現し、（３）増幅器に要求される帯域幅を最小化して増幅器の時定数及び漂遊容量の変化に起因した固定パターン雑音の発生を回避し、（４）適切な電源除去比（ｐｏｗｅｒ ｓｕｐｐｌｙ ｒｅｊｅｃｔｉｏｎ）を実現し、専用のサポート回路を必要としないオンチップの撮像素子の開発を可能にし、（５）０．１８ＣＭＯＳ技術を用いた、２２．７ミクロン以下のピクセルピッチと、高い光フィルファクタ（ｏｐｔｉｃａｌ ｆｉｌｌ ｆａｃｔｏｒ）と、低い雑音とを有する撮像アレーに対する互換性を有する。
【００１１】
本発明は、標準的なシリサイド化されたサブミクロンのＣＭＯＳ（ｓｔａｎｄａｒｄ ｓｉｌｉｃｉｄｅｄ ｓｕｂｍｉｃｒｏｎ ＣＭＯＳ）と完全なプロセス互換性を有するという利点を有している。更に、本発明では、回路の複雑性がアクティブピクセルセルと周辺回路との間に亘って分散されるため、歩留まりが向上し、ダイコストが低減される。更に、スペクトル応答は、近紫外線（４００ｍ）から近赤外線（＞８００ｎｍ）までの広範囲に亘る。
【００１２】
本発明では、各ピクセル内には、３つのＭＯＳＦＥＴのみしかないので、本発明は、ＣＭＯＳにおける０．２５μｍのデザインルールを用いて、ピクセルピッチを５μｍとすると、無処理の光フィルファクタ（ｏｐｔｉｃａｌ ｆｉｌｌ ｆａｃｔｏｒ）＞６０％となる。実際の光フィルファクタは、市販されているＣＭＯＳプロセスにおけるラテラルコレクション（ｌａｔｅｒａｌ ｃｏｌｌｅｃｔｉｏｎ）及び長い拡散長（ｌａｒｇｅ ｄｉｆｆｕｓｉｏｎ ｌｅｎｇｔｈ）に起因して、若干大きくなる。更に、本発明は、電磁干渉に対する高い耐性を実現できるため、デジタル論理回路と信号処理回路を同じ場所に配置することができる柔軟性があるという利点を有している。
【００１３】
低雑音アクティブピクセルセンサ（ａｃｔｉｖｅ ｐｉｘｅｌ ｓｅｎｓｏｒ：以下、ＡＰＳという。）は、所望のオンチップカメラアーキテクチャに実装されて、ゆらぎ読出雑音（ｔｅｍｐｏｒａｌ ｒｅａｄ ｎｏｉｓｅ）を１０ｅ−以下（ビデオ画像又は電子機器による静止画像と互換性を有するデータレートにおいて）にすることができ、最大信号の固定パターン雑音を０．０２％（競合するＣＣＤ撮像素子と同等）より十分低くでき、非線形性を０．５％より低くし、３．３Ｖの電源に対して、信号の振幅（ｓｉｇｎａｌ ｓｗｉｎｇ）を１Ｖ以上にすることができ、大きな電荷を処理する能力を有し、単純なシリアルインタフェースを用いてフレーム毎に更新される可変感度（ｖａｒｉａｂｌｅ ｓｅｎｓｉｔｉｖｉｔｙ）を、デジタルインタフェースを介してホストマイクロプロセッサに供給することができる。
【００１４】
【発明の実施の形態】
以下、当業者が本発明を理解し、実施できるように、本願発明者が本発明の最良の実施の形態と考える具体例を説明する。ここでは、特に、低雑音ＣＭＯＳイメージセンサ回路の具体例により本発明の基本原理を説明するが、様々な変形例は当業者にとって明らかである。これらのあらゆる変形例、等価物、代替物は、本発明の範囲内にある。
【００１５】
本発明に基づくＣＭＯＳの読出及び増幅装置は、アクティブピクセルＣＭＯＳ撮像素子（ｉｍａｇｅｒ）の具体的設計を含む。本発明のプロトタイプとして、例えば、１０２４（列）×７２８（行）の可視光検出器（受光素子）アレーからなる可視光撮像素子として低雑音ＡＰＳを構成することができる。アクティブピクセルの列及び行は、０．２５μｍのデザインルールを用いて、中心から中心までの距離を５μｍとすると、無処理の光フィルファクタ（ｏｐｔｉｃａｌ ｆｉｌｌ ｆａｃｔｏｒ）は６０％以下となる。感光領域の周辺部における受光素子の幾つかの列及び行を金属で覆い、オフチップ信号処理用のダークレベルの設定に用いてもよい。更に、各行の受光素子を色フィルタで覆い、カラー撮像素子を形成してもよい。例えば、奇数行に対して、左から順に赤フィルタ、緑フィルタ、青フィルタのパターンを繰り返し、偶数行に対して、左から順に青フィルタ、赤フィルタ、緑フィルタのパターンを繰り返し、これらのパターンにより全ての行を構成してもよい。また、標準的なベイヤフィルタ（Ｂａｙｅｒ ｆｉｌｔｅｒ）パターンを用いることもできる。
【００１６】
図３は、本発明に基づいて設計された低雑音アクティブピクセル回路１０の構成を示す回路図である。この好ましい具体例において、センサアレーの各アクティブピクセル回路１０は、受光素子（すなわち、フォトダイオード）１２と、使用可能なピクセルの実際の状態（ｒｅａｌ ｅｓｔａｔｅ）を効率的に用いることができるようにするための同一の極性の３つの金属酸化膜半導体電界効果トランジスタ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ：以下、単にトランジスタという。）Ｍ１、Ｍ２、Ｍ３とを備える。トランジスタＭ１は、信号を行毎に読み出すときには、ソースフォロワ増幅器のドライバとして機能し、受光素子１２をリセットするときには、リセット増幅器のドライバとして機能するという２つの役割を有している。リセットは、行毎に対しても行われる。本発明では、信号リセット処理においては、ピクセル外部の回路を用いて、リセット増幅器を動作させることにより、約３０μ秒でピクセルの各行をリセットすることができる。このように、本発明では、オンチップ又はオフチップメモリを用いた相関二重サンプリングを行うことなく、リセット雑音を抑圧することができる。
【００１７】
トランジスタＭ２は、各受光素子１２からの信号をトランジスタＭ１のゲートに転送するとともに、受光素子１２をトランジスタＭ１のゲートにおいて、リセット接続点に接続する。トランジスタＭ３は、２つの動作モードで使用される。リセットの間、トランジスタＭ３は、アクティブピクセル回路１０内のトランジスタＭ３と、列バス２０と、列回路２００内のリセットトランジスタＭ２０１と、列バス２２とによって構成されるリセットループを閉じる。このフィードバックループにより、受光素子１２に残っている全ての電荷が、トランジスタＭ１のゲートに蓄積されている電荷とともに放電される。増幅トランジスタＭ１と、列バッファ２００内のスイッチングトランジスタＭ２０２と、列バッファ１００内のスイッチングトランジスタＭ１０２と、列バッファ２００内の電流源Ｉｒｅｓｅｔとの組合せにより、集合的なリセット増幅器（ａｇｇｒｅｇａｔｅ ｒｅｓｅｔ ａｍｐｌｉｆｉｅｒ）を介した低雑音リセット動作が実現できる。
【００１８】
受光素子１２は、例えば透明なシリサイド（ｓｉｌｉｃｉｄｅ ｃｌｅａｒｅｄ）を有する基板ダイオード（ｓｕｂｓｔｒａｔｅ ｄｉｏｄｅ）により構成することができる。シリサイドは、可視光に対して不透明であるため、この具体例では、シリサイドを透明にする必要がある。アクティブピクセル回路１０は、広範囲のスペクトル応答、ブルーミング（ｂｌｏｏｍｉｎｇ）及び信号蓄積時間の制御、ＣＭＯＳ製造プロセスとの互換性が得られるとともに、光検出領域が最も広く得られるように設計されている。
【００１９】
標準的なサブミクロンのＣＭＯＳプロセスとの最大限の互換性を保つために、受光素子１２は、ｎ型トランジスタの低濃度にドープされたドレイン（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ：ＬＤＤ）注入と同時に形成される。このプロセスにより、多くのＣＭＯＳプロセスにおいて共通である、ｐ型基板にｎオンｐ（ｎ−ｏｎ−ｐ）フォトダイオード接合が形成される。ここでは更なるイオン注入処理が不要であるので、アクティブピクセル回路１０のプロセス及びウェハのコストは、標準的な大量生産のデジタル電子素子のプロセス及びウェハのコストと同程度に押さえることができる。
【００２０】
好ましい具体例においては、図４に示すように、受光素子１２は、画像捕捉の開始時に行毎にリセットされる。バス２４は、特定の列内のピクセルを対応する列回路１００に接続する。バス２０、２２は、特定の列内の全てのピクセルを、スイッチングトランジスタＭ２０１、Ｍ２０２、Ｍ２０３及び電流源Ｉｒｅｓｅｔから構成される対応する第２の列回路２００に接続する。バス２６、２８は、特定の行内の全てのピクセルを、クロックドライバΦｒｅｓｅｔ、Φａｃｃｅｓｓ、ΦＲｏｗ＿Ｄｉｓａｂｌｅから構成される対応する行ドライバ３００に接続する。リセットされる行に対しては、Φａｃｃｅｓｓがオンにされ、Φｒｅｓｅｔの波形は、図８に示すＶｒｅｓｅｔの波形とされる。この他の全ての行については、Φａｃｃｅｓｓ及びΦｒｅｓｅｔの両方がオフにされる。リセットされるピクセルの行内の受光素子１２をリセットするためのフィードバックパスは、スイッチングトランジスタＭ２０１、Ｍ２０２を介したパスによってトランジスタＭ３のドレインをトランジスタＭ１のドレインに接続することにより形成される。受光素子１２は、この処理期間中、常にイネーブルにされているスイッチングトランジスタＭ２を介して、トランジスタＭ１のゲートに接続される。トランジスタＭ２と電流源Ｉｒｅｓｅｔからなるインバータトランジスタは、トランジスタＭ１のミラーキャパシタンス（Ｍｉｌｌｅｒ ｃａｐａｃｉｔａｎｃｅ）によって実現される容量性フィードバックパスを有するリセット積分器（ｒｅｓｅｔ ｉｎｔｅｇｒａｔｏｒ）として構成されている。受光素子１２及びトランジスタＭ１のゲートの低雑音リセットは、トランジスタＭ３のゲートに傾斜を有するリセット波形を供給することにより実現される。信号Φｒｅｓｅｔは、ＣＭＯＳ撮像素子の各行をサポートする行ドライバ回路において特別に生成される。トランジスタＭ１は、相互コンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）として機能し、トランジスタＭ３は、Φｒｅｓｅｔによって制御される抵抗として機能する。トランジスタＭ３からなる直列抵抗は、徐々に減少するランプ波形（ｄｅｃｒｅａｓｉｎｇ ｒａｍｐ ｗａｖｅｆｏｒｍ）（図８）をゲートに供給することによって徐々に増加し、トランジスタＭ１のフィードバック相互コンダクタンスに、リセット雑音をゼロにする機会を与える。このアクティブピクセル処理（ａｃｔｉｖｅ−ｐｉｘｅｌ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）により、標準のＣＭＯＳ撮像素子技術を用いて、数十μｓ間にリセットを行うことができる。
【００２１】
本発明に基づく信号蓄積処理を図５を用いて説明する。この信号蓄積モードでは、トランジスタＭ２及びトランジスタＭ３は、ディスエーブルにされ、電荷が、受光素子１２のキャパシタンスに蓄積される。受光素子１２に光が入射すると、これにより生成された光電荷は、受光素子１２の所定のリセット電圧から効果的に放電する。ここに示す具体例では、光によって生成された電子は、受光素子１２のアノードをグランド電位に向けて放電する。信号蓄積を確実にさせるために、サポートしている全ての行ドライバ及び列バッファ回路をオフにして、ピクセルのアレーを分離する。ピクセルを上述のように構成することにより、蓄積処理時間を特定することによって、電子シャッタを実現することができる。
【００２２】
図６は、同じ回路における、信号読出モード時のスイッチ及びクロックを示している。各行内のアクティブピクセル回路１０は、左から右に又は右から左に順次読み出される。この読出は、トランジスタＭ２０３をイネーブルにすることにより開始され、トランジスタＭ１の上側の端子は、バス２２を介して低インピーダンスの電圧源ＶＲｅａｄ＿ａｍｐに接続される。トランジスタＭ１の下側の端子は、列バス２４及びスイッチングトランジスタＭ１０１を介して、列バッファ１００内の電流源Ｉｒｅａｄに接続される。トランジスタＭ１は、今度は分散されたソースフォロワ（ｄｉｓｔｒｉｂｕｔｅｄ ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ）のドライバトランジスタとなり、各トランジスタＭ１のゲートからの信号は、列バス２４に効率的に転送される。アクティブ化されていない行、すなわち読み出されていない行は、トランジスタＭ３及びトランジスタＭ３０１をイネーブルにし、ΦＲｏｗ＿ｄｉｓａｂｌｅクロックをトランジスタＭ１のゲートに供給し、これらの行のソースフォロワをディスエーブルにすることにより、ディスエーブルにされる。
【００２３】
傾斜を有する波形のリセット信号を複合リセット増幅器に適用することにより、リセットスイッチＭ３が完全に開く前に、ｋＴＣ雑音の包絡線を減衰させることができる。傾斜を有する波形のリセット信号を用いることにより、行を数十μｓでリセットして、雑音を完全に抑圧することができ、或いは雑音の低減の度合いを適度にすれば、時間を更に短縮することができる。参照により本願に援用される、１９９８年４月８日に出願された米国特許出願番号０９／０５７４２３号（出願人管理番号９７Ｃ０８７）「順次的な行リセットを用いた小型の低雑音アクティブピクセルセンサ（ＣＯＭＰＡＣＴ ＬＯＷ−ＮＯＩＳＥ ＡＣＴＩＶＥ ＰＩＸＥＬ ＳＥＮＳＯＲ ＷＩＴＨ ＰＲＯＧＲＥＳＳＩＶＥ ＲＯＷ ＲＥＳＥＴ）」には、リセット時における一般化された小信号等価回路モデルが開示されている。この回路によれば、リセットスイッチ抵抗ＲＳＷに依存した、リセット接続点における定常状態の雑音の包絡線を算出することができる。リセット電圧の立ち下がりが余りにも遅すぎると、各行のリセットに時間がかかりすぎ、ビデオフレームレートにおける動作に問題が生じる。一方、傾斜を有する波形のリセット信号の立ち下がりが余りにも速いと、ｋＴＣ雑音の包絡線は十分に減衰されず、スイッチが完全に開く前にリセット雑音を抑圧することができなくなる。
【００２４】
図７は、複合リセット増幅器の小信号等価回路であり、受光素子１２は、電圧がＶ１である接続点（ｎｏｄｅ）と、接地されたキャパシタンスＣ１とを有する。また、複合リセット増幅器の出力点の電圧はＶ２であり、出力キャパシタンスＣ０及び出力コンダクタンスＧ０は接地されている。出力キャパシタンスＣ０は、リセットアクセスバス全体に関連し、その殆どは、各行のトランジスタＭ３とトランジスタＭ４の接合に由来している。ｇｍは、トランジスタＭ１の相互コンダクタンスであり、トランジスタＭ４によって小さくすることができ、制御された電流源として表される。フィードバックキャパシタンスＣｆｂは、トランジスタＭ１の寄生ミラーキャパシタンスである。トランジスタＭ１からの雑音は、電流源ｉｎとして表され、トランジスタＭ３（線形領域（ｏｈｏｍｉｃ ｒｅｇｉｏｎ）で動作する）からの雑音は、電圧源ｖｎとして表される。この単純化されたモデルには、傾斜を有する波形のリセット信号の容量性フィードスルーに由来する雑音は含まれていない。
【００２５】
小信号等価回路を用いて、以下のように単純化された雑音式を導き出すことができる。
【００２６】
【数１】
2004518371.tif 000003
【００２７】
ここで、増幅器の直流利得Ａｄｃが１より遙かに大きいとすると、実効（ｒｍｓ）リセット雑音は、以下のように表すことができる。
【００２８】
【数２】
2004518371.tif 000004
【００２９】
したがって、傾斜を有する波形のクロック信号の時定数は、無次元量（ｋ１＋ｋ２）が１より遙かに大きくなるように適切に選択される。これにより、リセット雑音は、相互コンダクタンス増幅器のフィードバックキャパシタンスから生じる非常に小さな量に低減される。本発明では、このフィードバックキャパシタンスは、トランジスタＭ１の寄生ミラーキャパシタンスである。
【００３０】
本発明では、１０００×７００フォーマット、７μｍ×７μｍピクセル、ｇｍ＝２０μΩ、Ｇ０＝０．０８μΩ、Ａｄｃ＝３００、Ｃ１＝１５ｆＦ、Ｃ０＝３．０ｐＦ、Ｃｆｂ＝０．３ｆＦといった近似設計値を用いる。傾斜を有するクロックの周波数は、ビデオレートの動作との完全互換性を有する２５ｋＨｚが望ましく、したがって、ＲＳＷ＝５０ＧΩとし、傾斜を有するクロックの時定数を２５μｓとする必要がある。これにより、好ましい具体例では、ｋ１＋ｋ２＝５８となり、等化雑音キャパシタンスは１．１８ｆＦとなる。受光素子の公称キャパシタンスは１５ｆＦであり、ｋＴＣは、関連するキャパシタンスの平方根に比例することから、リセット雑音は、約５５ｅ−から僅か１４ｅ−までに抑圧することができる。
【００３１】
スイッチ抵抗ＲＳＷの値は、サポートするラインレート（ｌｉｎｅ ｒａｔｅ）に応じて、変更する必要がある。ラインレートが高いときは、スイッチ抵抗ＲＳＷを低くする必要がある。傾斜を有するクロックの時定数を適切に短くした場合におけるリセット雑音への影響を、数値化して以下の表１に示す。時定数を２．７μｓとすると、読出雑音は、５５ｅ−に低下する。
【００３２】
【表１】
2004518371.tif 000005
【００３３】
好ましい具体例においては、標準の列バッファは、列バス２０を監視し、ビデオ信号が利用可能になるとビデオ信号を読み出す。列バッファ上のキー要求（ｋｅｙ ｒｅｑｕｉｒｅｍｅｎｔ）は、電圧モード信号を取り扱う従来の設計と同様であり、当業者にとって周知である。
【００３４】
本発明では、標準のＣＭＯＳデジタル論理回路を用いて、様々なクロック信号がオンチップで生成される。したがって、このデジタル論理回路を実装することにより、「ウィンドウ化（ｗｉｎｄｏｗｉｎｇ）」が可能になり、ここでユーザは、適切なサブフォーマットを達成する（ｃｌｏｃｋ）適切なサポート論理回路をイネーブルにするだけで、様々なフォーマットで撮像素子を簡単に読み出すことができる。ウィンドウ化により、候補の具体例（ｃａｎｄｉｄａｔｅ ｅｍｂｏｄｉｍｅｎｔ）のうちの１０２４×７２８フォーマットを、アレー全体を読み出すことなく、１つ以上の任意のサイズ及び縦横比を有するＭ×Ｎアレーとして読み出すことができる。例えば、ユーザがコンピュータに互換性を有する「ＶＧＡ」フォーマット（すなわち、約６４０×４８０）を、アレー全体の全てのピクセルを読み出すことなく、コモンインタフェースフォーマット（Ｃｏｍｍｏｎ Ｉｎｔｅｒｆａｃｅ Ｆｏｒｍａｔ：ＣＩＦ；通常、３５２×２４０）又はクオータコモンインタフェースフォーマット（Ｑｕａｒｔｅｒ Ｃｏｍｍｏｎ Ｉｎｔｅｒｆａｃｅ Ｆｏｒｍａｔ：ＱＣＩＦ；通常、１７６×１２０）に変換することができる。これにより、サポート回路が単純化され、コストが低減され、更に特定の通信媒体の要求に対応できるようになる。例えば、ＱＣＩＦのみを有する遠隔のユーザへの個人的な通信会議（ｔｅｌｅｃｏｎｆｅｒｅｎｃｅ）リンクは、ＱＣＩＦ解像度に対応するように最適化され、これにより、通信会議リンクに必要とされる帯域幅を低減することができる。更なる具体例として、ＣＩＦに基づいて構成された撮像素子により、完全なＣＩＦ画像を提供するとともに、信号処理及びデータ圧縮に対して高い重要度を有する画像の部分に関する情報をウィンドウ化して提供することもできる。通信会議においては、例えば、人の口の周辺のウィンドウを全体のＣＩＦ画像より高い頻度で送信するとよい。これにより、通信会議リンク全体に要求される帯域幅を低減することができる。
【００３５】
図９は、各行から信号を読み出し、傾斜を有するリセット波形を用いて各行をリセットし、フォーカルプレーンシャッタと同様の手法で、アレーに亘る信号の蓄積を継続しながら、次の行の処理に進むためのクロックタイミング波形を示している。第１の行を読み出すために、「行＃１」として示される内部で生成されたクロック波形は、先に図４及び図６を用いて説明したビデオの読出及びリセット処理をイネーブルにする。対応する「読出」パルスがハイにされると、例えば、図６を用いて説明したような信号読出処理が実行される。図６に示すピクセルリセット処理は、傾斜を有するリセットクロックがアクティブとなっている間（読出パルスがローになった直後）に実行される。信号蓄積処理、したがって画像生成処理は、図５を用いて動作を説明した、順次的な電子フォーカルプレーンシャッタの動作と同様に、アレー毎に行われるため、行間の最大の撮像待ち時間（ｉｍａｇｅ ｌａｔｅｎｃｙ）は、１行処理時間（ｏｎｅ ｒｏｗ ｔｉｍｅ）に相当する。撮像アレー全体に亘る最大の撮像待ち時間は、およそ１フレーム処理時間（ｏｎｅ ｆｒａｍｅ ｔｉｍｅ）に相当し、これは、蓄積時間をフレーム処理時間と比較した場合、基本的に蓄積時間の２倍に相当する。更に、リセット電圧及び信号電圧を個別に読み出す必要がないため、相関二重サンプリングを実行するために各行の処理を待つ必要はない。
【００３６】
図９には明示していないが、本発明のプログラミング可能性（ｐｒｏｇｒａｍｍａｂｉｌｉｔｙ）により、蓄積処理時間（ｉｎｔｅｇｒａｔｉｏｎ ｅｐｏｃｈ）を１ライン期間（又は時間）以下にすることができる。この場合、各ラインの蓄積処理時間は、隣接するラインの蓄積処理時間に重ならない。また、この場合であっても、画像形成は、順次的であり、画像は、リセット電圧を読み出す必要なく、行毎に形成される。
【００３７】
本発明の範囲及び思想から逸脱することなく、上述の好ましい具体例を様々な分野に応用し、又は変更できることは当業者にとって明らかである。したがって、本発明は、添付の請求の範囲に基づき、上述した具体例とは異なる形態でも実現できることは明らかである。
【図面の簡単な説明】
【図１】
米国特許第５８９８１６８号に開示されているＣＭＯＳ撮像アレー内の小型増幅装置の構成を示す回路図である。
【図２】
米国特許第５８９８１６８号に開示されている回路の動作を示し、行毎のリセット及び信号レベルの両方の読出を含むタイミングチャートである。
【図３】
本発明に基づくＣＭＯＳ撮像アレーの小型増幅装置の構成を示す回路図である。
【図４】
本発明に基づくＣＭＯＳ撮像アレーの小型増幅装置における行毎のリセット処理時の動作を示す回路図である。
【図５】
本発明に基づくＣＭＯＳ撮像アレーの小型増幅装置における光によって生成された信号の蓄積処理時の動作を示す回路図である。
【図６】
本発明に基づくＣＭＯＳ撮像アレーの小型増幅装置における撮像アレーの行毎の読み出し処理時の動作を示す回路図である。
【図７】
フィードバック拡張リセット処理時の本発明に基づくＣＭＯＳ撮像アレーの小型増幅装置の小信号等価回路の回路図である。
【図８】
撮像アレーの行毎のリセット処理時にΦｒｓｔに供給される、Ｖｒｅｓｅｔクロック信号用のリセット波形を示す図である。
【図９】
具体例として示す撮像アレーに亘る信号の蓄積と、行毎の傾斜を有するリセット信号の供給とを説明するクロックタイミングチャートである。
【図１】
2004518371.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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