(57)【要約】振幅を有するアナログ信号（ＡＳ）を、当該アナログ信号（ＡＳ）が導出されるビット列を表すデジタル信号（ＤＳ）に変換することができるビット検出装置が開示される。ビット検出装置は、量子化されたアナログ信号とクロック信号Ｃ２との間の位相差を検出する位相検出器を有する。位相差は、ＡＤ変換器によってサンプリングされる。前記位相差が低周波信号であるので、ＡＤ変換器は、比較的遅いレートでサンプリングすることができる。サンプリングされた位相差は、位相信号ＰＨ１を出力するデジタルＰＬＬに供給される。位相信号及び量子化されたアナログ信号は、前記デジタル信号（ＤＳ）を再現するために用いられる。本発明は、前記ビット判断ユニットが更に、−クロック信号ＣＳＨ２を用いて前記出力信号Ｓ１をサンプリングすることができる少なくとも１つの追加のサンプル及び保持ユニットＳＨ２であって、前記クロック信号ＣＳＨ２の周波数はクロック信号ＣＳＨ１の周波数に等しく、前記クロック信号ＣＳＨ２の位相は、前記クロック信号ＣＳＨ１の位相とは大幅に異なる、サンプル及び保持ユニットＳＨ２と、−前記のサンプル及び保持ユニットＳＨ１又はＳＨ２のサンプルを出力するための出力ユニットであって、前記位相信号ＰＨ１が前記位相差ΔＰ１は第１の領域にあることを示すときには前記サンプル及び保持ユニットＳＨ１のサンプルが出力され、前記位相信号ＰＨ１が前記位相差ΔＰ１は第２の領域にあることを示すときには前記追加のサンプリング及び保持ユニットＳＨ２のサンプルが出力される、出力ユニットとを有することにより特徴付けられる。これは、位相ジッタがある場合に発生するビットエラーの変更が低減されるという利点を有する。
2006526924.tif 000002
【特許請求の範囲】
【請求項１】
振幅を有するアナログ信号を、当該アナログ信号が導出されるビット列を表すデジタル信号に変換することができるビット検出装置であって、
−前記アナログ信号の前記振幅を量子化することにより出力信号Ｓ１を生成することができる量子化器と、
−前記出力信号Ｓ１とクロック信号Ｃ２との間の位相差ΔＰ１を決定することができ、当該位相差ΔＰ１を示す振幅を有する出力信号ＰＨ２を発生させることができる位相検出器ＰＤ１と、
−係数ｎによって除算された前記クロック信号Ｃ２の周波数に等しい周波数を持つクロック信号Ｃ１によって制御されるサンプルレートで前記出力信号ＰＨ２をサンプリングすることにより、処理された信号を出力することができるアナログデジタル変換器ＡＤＣと、
−前記処理された信号にロックオンすることができ、前記クロック信号Ｃ１を用いて位相信号ＰＨ１を出力することができるデジタル位相ロックループＤＰＬＬと、
−前記位相信号ＰＨ１、前記クロック信号Ｃ１及び前記出力信号Ｓ１を用いて前記デジタル信号及びクロック信号Ｃ３を出力することができるビット判断ユニットであって、前記クロック信号Ｃ２の前記周波数に等しい周波数を有するクロック信号ＣＳＨ１を用いて前記出力信号Ｓ１をサンプリングすることができ、前記クロック信号Ｃ１のクロック周期の間前記出力信号Ｓ１のｎ個のサンプル、サンプルｙ＝１からサンプルｙ＝ｎを保持することができるサンプル及び保持ユニットＳＨ１を有し、ｎは前記クロック信号Ｃ２の除算係数であり、ｎは１より大きい整数である、ビット判断ユニットと、
を有する検出装置において、更に、
−クロック信号ＣＳＨ２を用いて前記出力信号Ｓ１をサンプリングすることができる少なくとも１つの追加のサンプル及び保持ユニットＳＨ２であって、前記クロック信号ＣＳＨ２の周波数は前記クロック信号ＣＳＨ１の前記周波数に等しく、前記クロック信号ＣＳＨ２の位相は、前記クロック信号ＣＳＨ１の位相とは大幅に異なる、サンプル及び保持ユニットＳＨ２と、
−前記のサンプル及び保持ユニットＳＨ１又はＳＨ２のサンプルを出力するための出力ユニットであって、前記位相信号ＰＨ１が前記位相差ΔＰ１は第１の領域にあることを示すときには前記サンプル及び保持ユニットＳＨ１の前記サンプルが出力され、前記位相信号ＰＨ１が前記位相差ΔＰ１は第２の領域にあることを示すときには前記追加のサンプリング及び保持ユニットＳＨ２の前記サンプルが出力される、出力ユニットと、
を有することを特徴とする検出装置。
【請求項２】
請求項１に記載のビット検出装置において、クロック信号ＣＳＨ１とクロック信号ＣＳＨ２との間の位相差は、約１８０度であり、クロック信号ＣＳＨ１の前記位相は、クロック信号Ｃ２の位相にほぼ等しく、前記第１の領域では前記位相差ΔＰ１は０度〜９０度の間であり、前記第２の領域では前記位相差ΔＰ１は９０度〜１８０度の間であることを特徴とする検出装置。
【請求項３】
請求項１又は２に記載のビット検出装置において、前記ビット判断ユニットは、サンプル及び保持ユニットＳＨ３〜ＳＨｘを更に有し、前記サンプル及び保持ユニットＳＨ１〜ＳＨｘは、クロック信号ＣＳＨ１〜Ｃｘによってクロックされ、ここで、前記クロック信号ＣＳＨ２〜ＣＳＨｘの周波数は、前記クロック信号ＣＳＨ１の前記周波数に等しく、前記クロック信号ＣＳＨ１〜ＣＳＨｘの前記位相は、互いに大幅に異なっており、前記出力ユニットは、前記サンプル及び保持ユニットＳＨ１〜ＳＨｘのサンプルを出力するように適応され、前記位相信号ＰＨ１は、ｘ個の領域に分割され、ｘは前記サンプル及び保持ユニットの数であり、前記出力ユニットは、前記サンプル及び保持ユニットのサンプルを出力することができ、前記サンプルは、位相信号ＰＨ１の現在の値が属する領域に対応することを特徴とする検出装置。
【請求項４】
請求項１に記載のビット検出装置において、前記ビット検出ユニットは、前記クロック信号ＣＳＨ１及びクロック信号ＣＳＨ２を出力するためのクロック信号選択ユニットを更に有し、前記クロック信号選択ユニットは、前記位相信号ＰＨ１の現在値に依存して前記クロック信号ＣＳＨ１及びＣＳＨ２の位相を変えることができることを特徴とする検出装置。
【請求項５】
請求項４に記載のビット検出装置において、前記クロック信号選択ユニットは、クロック信号Ｃ２に等しい周波数を有する前記クロック信号Ｃｆ１〜Ｃｆｘを供給され、前記クロック信号Ｃｆ１〜Ｃｆｘの前記位相は互いと異なり、前記クロック信号選択ユニットは、前記クロック信号Ｃｆ１〜Ｃｆｘのうちの２つを前記位相信号ＰＨ１に依存してクロック信号ＣＳＨ１及びＣＳＨ２として通過させることを特徴とする検出装置。
【請求項６】
情報担体に記録される情報を再生するための装置であって、請求項１乃至５の何れか１項に記載のビット検出装置を備えた装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、振幅を有するアナログ信号を、当該アナログ信号が導出されるビット列を表すデジタル信号に変換することができるビット検出装置であって、
−前記アナログ信号の前記振幅を量子化することにより出力信号Ｓ１を生成することができる量子化器と、
−前記出力信号Ｓ１とクロック信号Ｃ２との間の位相差ΔＰ１を決定することができ、当該位相差ΔＰ１を示す振幅を有する出力信号ＰＨ２を発生させることができる位相検出器ＰＤ１と、
−係数ｎによって除算された前記クロック信号Ｃ２の周波数に等しい周波数を持つクロック信号Ｃ１によって制御されるサンプルレートで前記出力信号ＰＨ２をサンプリングすることにより、処理された信号を出力することができるアナログデジタル変換器ＡＤＣと、
−前記処理された信号にロックオンすることができ、前記クロック信号Ｃ１を用いて位相信号ＰＨ１を出力することができるデジタル位相ロックループＤＰＬＬと、
−前記位相信号ＰＨ１、前記クロック信号Ｃ１及び前記出力信号Ｓ１を用いて前記デジタル信号及びクロック信号Ｃ３を出力することができるビット判断ユニット（bit decision unit）であって、前記クロック信号Ｃ２の前記周波数に等しい周波数を有するクロック信号ＣＳＨ１を用いて前記出力信号Ｓ１をサンプリングすることができ、前記クロック信号Ｃ１のクロック周期の間前記出力信号Ｓ１のｎ個のサンプル、サンプルｙ＝１からサンプルｙ＝ｎを保持することができるサンプル及び保持ユニットＳＨ１を有し、ｎは前記クロック信号Ｃ２の除算係数であり、ｎは１より大きい整数である、ビット判断ユニットと、
を有する検出装置に関する。
【０００２】
本発明は更に、このようなビット検出装置を有する、情報担体に記録される情報を再生するための装置に関する。
【背景技術】
【０００３】
欧州特許出願第０３４２７３６号から、前処理ユニットのアナログデジタル変換器ＡＤＣを用いることにより、アナログ信号を、処理された信号（processed signal）に変換するビット検出装置が知られている。従って、処理された信号は、アナログ信号のサンプルを有する。アナログデジタル変換器ＡＤＣは、アナログ信号が導出されるビット列のビットレートとほぼ等しいか又はこれより高い周波数を持つクロック信号Ｃ１によって制御される。ビット列のビットは、以下ではチャネルビットとも呼ばれる。アナログ信号のチャネルビットのビットレートは、以下ではチャネルビットレート又はチャネルビット周波数とも呼ばれる。デジタルＰＬＬは、出力信号Ｓ１とクロック信号Ｃ2との間の位相差を示す位相信号ＰＨ１を出力することができる。ビット判断ユニットは、所定のレベルの位相信号ＰＨ１との最初の交差を決定することができ、処理された信号を用いることにより前記最初の交差の近くの瞬間におけるアナログ信号のサンプルの符号を決定することによって、デジタル信号を出力することができる。従って、この場合、上記処理された信号が、冒頭段落において言及された信号Ｓ１として用いられる。ビット判断ユニットは、デジタルデータと同期したクロック信号Ｃ３を出力することができる。クロック信号Ｃ３は、位相信号ＰＨ１から導出される。クロック信号Ｃ３は、正しい瞬間に正しいビットをクロックアウトするのに用いられる。既知のビット検出装置は、更に、クロック信号Ｃ１のゼロクロッシングと、処理された信号のゼロクロッシングとの間の位相差を決定するインターポレータを有する。処理された信号の位相は、この位相差に従って修正され、続いて、デジタルＰＬＬに供給される。
【０００４】
アナログデジタル変換器ＡＤＣが、チャネルビットレートによって決定されるレートでサンプリングしなければならないことは明らかである。チャネルビットレートに対する増大する需要に伴って、アナログデジタル変換器ＡＤＣも、増大するレートでサンプリングしなければならない。既知のビット検出装置が、アナログ信号を比較的高いチャネルビットレートで処理することができないことが、既知のビット検出装置の欠点である。更に、比較的高いサンプルレートによってサンプリングすることができるアナログデジタル変換器ＡＤＣは、比較的高価である。また、デジタルＰＬＬが動作する速度はチャネルビットレートによって決定され、従って、デジタルＰＬＬに対する需要は、チャネルビットレートの増加と共に高くなる。
【０００５】
更に、ビット検出装置の実施例は、未公開ＰＣＴ出願ＩＢ０２／０４４８６（ＰＨＮ  １４．０１０）に記載されている（Ｄ１とも呼ばれる）。Ｄ１において説明されているビット検出装置は、次のように機能する。
【０００６】
位相検出器ＰＤ１の出力信号ＰＨ２は、クロック信号Ｃ２及び出力信号Ｓ１の周波数の差が比較的小さければ、比較的低い周波数を有する。従って、アナログデジタル変換器ＡＤＣは、比較的遅いレートでサンプリングすることができ、従って、ＡＤＣは、比較的単純で安価なものであってよい。このため、クロック信号Ｃ１は、クロック信号Ｃ２より低い周波数を有してよく、実際、クロック信号Ｃ１は、クロック信号Ｃ２の周波数を係数ｎによって除算することによってクロック信号Ｃ２から導かれる。アナログデジタル変換器ＡＤＣは、クロック信号Ｃ１を用いてサンプルレートを制御することが可能であり、処理された信号が結果として生じる。
【０００７】
量子化器はアナログ信号を量子化する。一般的に用いられる量子化器は、しきい検出器である。しきい検出器が、アナログ信号をデジタル信号に変換する。アナログ信号が所定の閾値レベルを上回れば、出力信号Ｓ１は値１を有する。そうでなければ、出力信号は値０を有する。サンプル及び保持ユニットは、このときこれらの０及び１をサンプリングすることができる。また、位相検出器ＰＤ１は、デジタル的に実現されることができ、このことは、位相検出器が容易にスケーラブルである、即ち、位相検出器が、変化するクロックパルスと共に自動的にスケール変更する、という大きな利点を有する。
【０００８】
ビット判断ユニットは、位相信号ＰＨ１を用いて、チャネルビットに対して同期したデジタル信号を生成することができ、これにより、クロック信号Ｃ１を用いてデジタル信号を出力することができる。サンプル及び保持ユニットは、ｎ個のサンプルを保持することができる。このユニットは、クロック信号Ｃ１のサイクルごとに読み出され、クロック信号Ｃ１の各サイクルの間、クロック信号ＣＳＨ１のｎ個のサイクルがある。ｎ個のサンプルは、或る数のチャネルビットを有し、この数は、チャネルビット周波数とクロック信号Ｃ２の周波数との比に依存する。例えば、クロック信号Ｃ２の周波数がチャネルビット周波数にほぼ等しければ、ｎ個のサンプルは、ｎ個のチャネルビットを有する。クロック信号ＣＳＨ１の周波数がチャネルビット周波数の１．５倍であれば、ｎ個のサンプルは、２ｎ／３のチャネルビットを有する。この比において、ｎが３に等しければ、３つのサンプルは２つのチャネルビットを含む。
【０００９】
従って、１つのサンプルが、他のサンプルによって既に表されているチャネルビットの複製値（duplicate value）を含んでもよい。位相差が所定の値を上回れば、対応するサンプルは、複製値を含んでもよいサンプルであり、ビット判断ユニットは、当該サンプルをデジタル信号で出力しないことを決定してもよい。サンプルを出力しないという決定は、以下では、サンプルを捨てる（discard）とも呼ばれる。処理された信号の振幅は位相差を表すので、この処理された信号から、どのサンプルを捨てるべきかが決定されることができる。デジタル位相ロックループは処理された信号にロックするので、信号ＰＨ１も、どのサンプルを用い、どのサンプルを捨てるかを決定するために用いられてよい。最初は、ＰＨ１の位相差は、従って振幅も、ゼロから開始してよい。振幅が所定の値を上回ると、対応するサンプルは捨てられてもよい。対応するサンプルは、所定の値が交差される時点に最も近いサンプルであってもよい。その交差の後、複数の所定の値が交差されるたびに、対応するサンプルが捨てられてもよい。
【００１０】
クロック信号Ｃ２の周波数がチャネルビット周波数にほぼ等しければ、処理された信号の周波数は、比較的低い。このとき、ＰＨ１も比較的低い周波数を有する。ＰＨ１の振幅が、クロック信号Ｃ１によって決定されるサンプリング瞬間においてのみ知られているから、Ｓ１のサンプルに対応するＰＨ１の振幅は、例えばｎ個のサンプリング瞬間で振幅を補間することによって、決定されなければならない。これは、クロック信号Ｃ１の各サイクル間のｎ個のポイントにおけるＰＨ１の振幅を結果として生じる。ｎ個のポイントのうちの１つにおけるＰＨ１の振幅が複数の所定の値を上回れば、Ｓ１の対応するサンプルは捨てられてもよい。
【００１１】
ＰＨ１の周波数が比較的低ければ、ＰＨ１の振幅が複数の所定の値を上回る瞬間は、比較的まれである。これは、Ｓ１のほとんど全てのサンプルがデジタル信号に出力される結果となる。これは、所望の結果である。なぜなら、ＰＨ１の周波数が比較的低ければ、クロック信号Ｃ２及びチャネルビットレートの周波数はほぼ等しいからである。これらの周波数が正確に同じであれば、全てのサンプルは出力される。
【００１２】
ＰＨ１の周波数が比較的高ければ、ＰＨ１の振幅が複数の所定の値を上回る瞬間は、比較的頻度が高い。これは、Ｓ１のより少数のサンプルが、クロック信号Ｃ１の２つの連続するサイクル間のデジタル信号に出力される結果となる。
【００１３】
ｎが１に等しければ、アナログデジタル変換器ＡＤＣは、既知のビット検出装置のアナログデジタル変換器ＡＤＣと同じ速度でサンプリングする。従って、ｎが１に等しいと、本発明の目的は達成されない。デジタル位相ロックループＤＰＬＬ及びビット判断ユニットに供給されるクロック信号は、明白にクロック信号Ｃ１である必要があるわけではない。処理された信号についてのナイキスト基準を満たすクロック信号で十分である。クロック信号Ｃ２は常にクロック信号Ｃ１より高いレートを有するから、デジタル位相ロックループＤＰＬＬ及びビット判断ユニットの場合には、クロック信号Ｃ２がクロック信号Ｃ１の代わりに用いられてもよい。
【００１４】
Ｄ１において説明されるビット検出装置については、ビットは捨てられなければならない。これは、サンプル周波数が、常にチャネルビット周波数より高くなければならず、多すぎる出力サンプルが結果として生じるという事実による。従って、ビットは捨てられなければならない。ビットを捨てる方法は、位相ジッタの無いデータについては正しく機能するが、ジッタがあるとビットエラーが発生する。サンプル瞬間とビット判断瞬間とが正確にマッチすると、最大位相ジッタが許可される。サンプル瞬間が正確に２つのビット判断瞬間の間にあると、位相ジッタは許可されない。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の第１の目的は、許容可能な位相ジッタが増加される、冒頭段落において説明された種類のビット検出装置を提供することである。
【００１６】
本発明の第２の目的は、このようなビット検出装置を備えた、情報担体に記録される情報を再生するための装置を提供することである。
【課題を解決するための手段】
【００１７】
第１の目的は、前記ビット判断ユニットが、更に、
−クロック信号ＣＳＨ２を用いて前記出力信号Ｓ１をサンプリングすることができる少なくとも１つの追加のサンプル及び保持ユニットＳＨ２であって、前記クロック信号ＣＳＨ２の周波数は前記クロック信号ＣＳＨ１の前記周波数に等しく、前記クロック信号ＣＳＨ２の位相は、前記クロック信号ＣＳＨ１の位相とは大幅に異なる、サンプル及び保持ユニットＳＨ２と、
−前記のサンプル及び保持ユニットＳＨ１又はＳＨ２のサンプルを出力するための出力ユニットであって、前記位相信号ＰＨ１が前記位相差ΔＰ１は第１の領域にあることを示すときには前記サンプル及び保持ユニットＳＨ１の前記サンプルが出力され、前記位相信号ＰＨ１が前記位相差ΔＰ１は第２の領域にあることを示すときには前記追加のサンプリング及び保持ユニットＳＨ２の前記サンプルが出力される、出力ユニットと、
を有することによって実現される。
【００１８】
本発明によるビット検出装置は、出力信号Ｓ１をサンプリングする少なくとも２つのサンプル及び保持ユニットを有し、１つのサンプル及び保持ユニットが、クロック信号ＣＳＨ１を用いて出力信号Ｓ１をサンプリングし、１つのサンプル及び保持ユニットが、クロック信号ＣＳＨ２を用いて出力信号Ｓ１をサンプリングする。クロック信号ＣＳＨ１及びＣＳＨ２は同じ周波数を有するが、これらのクロック信号の位相は異なっている。例えば、クロック信号ＣＳＨ１及びＣＳＨ２間の位相差は、１８０度であってよい。位相信号ＰＨ１が、クロック信号Ｃ２と出力信号Ｓ１との間の位相差が約０度であることを示せば、サンプル及び保持ユニットのサンプルが出力され、これは、クロック信号Ｃ２との最も小さい位相差を有するクロック信号によって制御される。例えば、クロック信号ＣＳＨ１がクロック信号Ｃ２と同じ位相を有すれば、サンプル及び保持ユニットＳＨ１のサンプルが出力される。その場合、クロック信号ＣＳＨ２は、最適には、クロック信号Ｃ２との１８０度の位相差を有するように選択されることができる。そして、位相信号ＰＨ１が、クロック信号Ｃ２及び出力信号Ｓ１間の位相差は約１８０度であると示すと、サンプル及び保持ユニットＳＨ２のサンプルが出力される。これは、位相ジッタはより高くなることができるのに依然としてビットエラーは発生しない、という利点を有する。上記の例の第１の領域は、０〜９０度にセットされ、第２の領域は９０〜１８０度にセットされる。
【００１９】
ビット検出装置の他の実施例において、前記ビット判断ユニットは、サンプル及び保持ユニットＳＨ３〜ＳＨｘを更に有し、前記サンプル及び保持ユニットＳＨ１〜ＳＨｘは、クロック信号ＣＳＨ１〜Ｃｘによってクロックされ、ここで、前記クロック信号ＣＳＨ２〜ＣＳＨｘの周波数は、前記クロック信号ＣＳＨ１の前記周波数に等しく、クロック信号ＣＳＨ１〜ＣＳＨｘの位相は、互いに大幅に異なっており、前記出力ユニットは、前記サンプル及び保持ユニットＳＨ１〜ＳＨｘのサンプルを出力するように適応され、前記位相信号ＰＨ１は、ｘ個の領域に分割され、ｘは前記サンプル及び保持ユニットの数であり、前記出力ユニットは、前記サンプル及び保持ユニットのサンプルを出力することができ、前記サンプルは、位相信号ＰＨ１の現在の値が属する領域に対応する。
【００２０】
これは、出力信号Ｓ１のサンプルがより正確にサンプリングされる、即ち、サンプル瞬間が最適に選択されることができる、という利点を有する。サンプル及び保持ユニットが２つしかない場合には、サンプル瞬間は、最適サンプル瞬間から最大９０度であることができる。これは、最大許容位相ジッタが低減されるという結果を生じる。より多くのサンプル及び保持ユニットを有することによって、サンプル瞬間は、最大許容位相ジッタが２つのサンプル及び保持ユニットを有する実施例と比較して増加されるように、選択されることができる。
【００２１】
本発明によるビット検出装置の他の実施例において、ビット検出ユニットは、クロック信号ＣＳＨ１及びクロック信号ＣＳＨ２を出力するためのクロック信号選択ユニットを更に有し、クロック信号選択ユニットは、位相信号ＰＨ１の現在値に依存してクロック信号ＣＳＨ１及びＣＳＨ２の位相を変えることが可能である。
【００２２】
本実施例において、クロック信号ＣＳＨ１及びＣＳＨ２の位相は、サンプル瞬間が位相ジッタに関して最適であるように、変えられることができる。例えば、位相信号ＰＨ１が、位相差ΔＰ１が０〜４５度の間であると示すと、クロック信号ＣＳＨ１の位相は、２２．５度にセットされ、サンプル及び保持ユニットＳＨ１がサンプルに用いられる。位相信号ＰＨ１が、位相差ΔＰ１が４５〜９０度の間であると示すと、クロック信号ＣＳＨ２は、６７．５度にセットされ、保持ユニットＳＨ１がサンプルに用いられる。そして、９０〜１３５度については、クロック信号ＣＳＨ１の位相は、１１２．５度にセットされる。通常、クロック信号ＣＳＨ１の位相は、位相差ΔＰ１の現在領域の中央にセットされる。クロック信号ＣＳＨ２の位相は、前もって既にセットされていることができ、このため、位相信号ＰＨ１が、位相差ΔＰ１が４５度を超えることを示す瞬間に、サンプル及び保持ユニットＳＨ１からサンプル及び保持ユニットＳＨ２に直接スイッチングされることができる。
【００２３】
他の実施例において、前記クロック信号選択ユニットは、クロック信号Ｃ２に等しい周波数を有する前記クロック信号Ｃｆ１〜Ｃｆｘを供給され、前記クロック信号Ｃｆ１〜Ｃｆｘの前記位相は互いと異なり、前記クロック信号選択ユニットは、前記クロック信号Ｃｆ１〜Ｃｆｘのうちの２つを前記位相信号ＰＨ１に依存してクロック信号ＣＳＨ１及びＣＳＨ２として通過させる。本実施例において、クロック信号選択ユニットは、クロック信号Ｃｆ１〜Ｃｆｘのうちの１つを選択することによって容易にクロック信号ＣＳＨ１及びＣＳＨ２の位相を変えることができる。
【００２４】
２つのサンプル及び保持ユニットを有する代わりに、１つのサンプル及び保持ユニットしか有さず、依然として、サンプルが取られる位相を変えることが可能である。クロック信号選択ユニットを有する実施例において、１つのサンプル及び保持ユニットをクロックするクロック信号の位相は、位相信号ＰＨ１に依存して変えられる。このとき、位相信号ＰＨ１が特定の値を超えるときにサンプリング瞬間の間で直接スイッチングすることは不可能である。サンプル及び保持ユニットは、既に、前の位相を持つクロック信号で幾つかのサンプルをとっている。従って、正しいサンプル瞬間を有するサンプルがサンプル及び保持ユニットから出力される前に、いくらかの遅延がある。これは、少なくとも２つのサンプル及び保持ユニットを有することの利点を示す。
【００２５】
本発明の第２の目的は、情報担体に記録される情報を再生するための装置が、本発明によるビット検出装置を備えていることによって達成される。
【００２６】
このような装置は、一般に、情報担体から情報を読み出すことができる読取りヘッドと、前記情報担体と前記読取りヘッドとの間の相対的な移動を引き起こすことができる移動手段と、前記読取りヘッドから来る信号を前記アナログ信号に処理することができる信号処理ユニットと、前記デジタル信号を復号することができるチャネル復号化手段とも有する。
【００２７】
情報担体上の情報を再生するための装置は、比較的遅いサンプリングレートを有するアナログデジタル変換器を有するビット検出装置を用いることが可能である。
【発明を実施するための最良の形態】
【００２８】
本発明によるビット検出装置及び情報を再生するための装置のこれらの及び他の側面は、図面によって説明され明らかになる。
【００２９】
図１に示されるビット検出装置の実施例において、アナログ信号ＡＳは、前処理ユニット１によって、処理された信号ＰｒＳに変換される。デジタル位相ロックループＤＰＬＬ  ２は、処理された信号ＰｒＳにロックオンし、位相信号ＰＨ１を出力する。ビット判断ユニットは、位相信号ＰＨ１、クロック信号Ｃ１及び出力信号Ｓ１を用いてデジタル信号ＤＳ及びクロック信号Ｃ３を出力する。クロック分割器４は、クロック信号Ｃ２の周波数を係数ｎによって除算することによってクロック信号Ｃ１を生成する。量子化器１１は、アナログ信号ＡＳの振幅を量子化し、生じる信号Ｓ１を出力する。位相検出器ＰＤ１  １２は、出力信号Ｓ１及びクロック信号Ｃ２間の位相差ΔＰ１を決定し、ＡＤＣに出力信号ＰＨ２を供給する。次にＡＤＣは、クロック信号Ｃ１によって制御されるレートで、出力信号ＰＨ２をサンプリングする。サンプル及び保持ユニット３１は、出力信号Ｓ１をサンプリングして、クロック信号ＣＳＨ１を用いてバイナリサンプルを得る。この場合のクロック信号ＣＳＨ１は、クロック信号Ｃ２と同一である。クロック信号Ｃ１のクロックサイクル終了時には、サンプル及び保持ユニット３１はｎ個のサンプルを含む。ビット判断ユニットは、クロック信号Ｃ１の次のサイクルの最初に、これら全てのサンプルを出力してもよく、又は、該ユニットは、より少ない、これらのサンプルのうちの選択されたサンプルを出力する。幾つかのサンプルは、捨てられてもよい。
【００３０】
図２−ａにおいて、アナログ信号ＡＳ  ５はレベル８と共に示される。次の例において、量子化器１１の実施例は、しきい検出器である。しきい検出器は、サンプルを、該サンプルの値が所定のレベルを上回れば論理１として解釈し、該サンプルの値が所定のレベルを下回れば論理０として解釈する。図２−ａにおいて示されるレベル８が、上記の所定のレベルである。クロック信号Ｃ２のサンプリング瞬間は、円６によって示される。オリジナルデータのサンプリング瞬間は、×印７によって示される。図２−ｂにおいて、パルスの立ち上がりエッジは×印７に対応するサンプリング瞬間を示す、即ち、この信号はチャネルビットレートを表す。図２−ｃのパルスの立ち上がりエッジは円６に対応するサンプリング瞬間を示す、即ち、この信号はクロック信号Ｃ２を表す。
【００３１】
図２−ａのアナログ信号ＡＳに含まれるチャネルビットは、１１１１  ０００１である。出力信号Ｓ１をサンプリングした後にサンプル及び保持ユニットが含むデータは、１１１１  １  ０００１である。１つのチャネルビットが２回サンプリングされることは明らかである。この場合、サンプル及び保持ユニット３１が含む第５のビット（即ちサンプルｙ＝５）は、捨てられてもよい。
【００３２】
更に、図２−ｄにおいて、実線によって示される出力信号ＰＨ２は、チャネルビットレートと比較して比較的低い周波数を有することは明らかである。ＡＤＣ  １３は、比較的低いレートでサンプリングしてもよい。出力信号ＰＨ２は雑音が多い。なぜなら、例えばジッタ、マスタリングクロック変化その他によるチャネルビットレートの妨害のため、また、位相差ΔＰ１が正確には線形のコースを有しないからである。従って、処理された信号ＰｒＳも雑音が多い。なぜなら、該信号ＰｒＳは出力信号ＰＨ２のサンプリングされたバージョンだからである。デジタルＰＬＬ  ２は、これらの妨害を抑制するために、処理された信号ＰｒＳを滑らかにする。
【００３３】
図２−ａ〜２−ｄから分かるように、第１番目のポイントで、クロック信号Ｃ２とチャネルビットレートとの間の位相差は、１つのチャネルビットが２回サンプリングされるほどに大きくなる。この第１のポイントは、出力信号ＰＨ２の振幅が所定の値と交差する第２のポイントに対応する。ＡＤＣ  １３は、クロック信号Ｃ２のクロックサイクルよりｎ倍遅いクロックサイクルでサンプリングするので、サンプル及び保持ユニット３１が含むｎ個のサンプルのうちのどれが捨てられてもよいかは、処理された信号ＰｒＳからは明らかでない。しかし、図３に示すように、処理された信号ＰｒＳは、どのサンプルが捨てられてもよいかの情報を得るために補間されてもよい。所定のレベルＬより大きい補間に対応する第１のサンプルは、捨てられてよい。所定の値Ｌの２倍よりも大きい対応する補間を有する次のサンプルは、捨てられてよい。処理された信号ＰｒＳが何らかの時点でゼロに戻れば、当然、次のサンプルを捨てるための基準は、所定のレベルＬと交差する。図３において、Ｃ１及びＣ２は、対応するクロック信号のサイクルである。デジタルＰＬＬ  ２の実施例が、処理された信号ＰｒＳと類似した信号を出力するならば、処理された信号ＰｒＳの代わりに、位相信号ＰＨ１も用いられてよい。その場合、補間はビット検出ユニット３によって行われてもよい。
【００３４】
図４において、位相検出器２１は積分ローパスフィルタ２２によってフィルタリングされる位相差信号ΔＰ２を出力する。フィルタリングされた信号ＦＳは、乗算器２３１〜２３８に供給される。乗算された信号は、合算器２４１〜２４８に供給される。合算された信号ＳＵＭ１〜ＳＵＭ８は、次に、トランケータ２５に供給される。合算された信号ＳＵＭ８は、トランケータによって切り捨てられて、次に、切り捨てされた信号ＴｒＳとしてバッファ２６に供給される。この文脈において、切り捨てる（truncating）とは、合算された信号ＳＵＭ８のビット表示において、ビット表示中のｋ個の最下位ビットより上位の全てのビットをリセットすることを意味する。ＤＴＯ＿８の合算された信号ＳＵＭ８が十進法で８３の値を有するならば、８ビットのそのサンプルのビット表示は、０１０１  ００１１である。ｋが４に等しければ、切り捨てされた信号ＴｒＳサンプルは、十進法で３を表す００００  ００１１に等しい。切り捨てされた信号ＴｒＳは、クロック信号Ｃ１によってバッファにクロックされて、Ｃ１の１つのクロックサイクルについてのフィードバック信号ＦＢとして出力される。フィードバック信号ＦＢは、合算器２４１〜２４８によって、乗算された信号に加えられる。更に、フィードバック信号ＦＢの位相は、位相検出器２１によって、処理された信号ＰｒＳの位相と比較される。位相信号ＰＨ１は、８つの成分Ｓ１Ｖ〜Ｓ８Ｖを含む。信号Ｓ１Ｖ〜Ｓ８Ｖは、８つのサンプルのどれがクロック信号Ｃ１によって示される瞬間に有効かを示す。以下では、これらの信号の値１は、対応するサンプルが有効であり、デジタル信号ＤＳにおいて出力されてよいことを示す。
【００３５】
ＤＴＯは、Ｃ２より低い周波数を有する周波数Ｃ１でクロックされる。ＤＴＯの急な遷移が検出されると問題が発生する。遅いＤＴＯクロックのため、シフトレジスタのどのビットがスキップされなければならないかは分からない。このことが、急な遷移がどこで起こったかをより正確に決定するためにＤＴＯ値が補間される理由である。補間のための２つの方法が議論される。
【００３６】
第１番目の補間法は、ＮＣ２個のＤＴＯを用いる。ＤＴＯの入力値は、１＝ＮＣ２，２＝ＮＣ２．．（ＮＣ２！１）＝ＮＣ２で乗じられる。ＤＴＯがオーバーフローを検出する一方で先行するＤＴＯがオーバーフローしないと、急な遷移が検出され、この急な遷移に対応するビットはスキップされなければならない。
【００３７】
第２番目の補間法は、ルックアップテーブルを用いる。連続したＤＴＯ値が知られており、急な遷移が間に検出されると、これら２つのＤＴＯ値がルックアップテーブルのためのアドレスに組み合わせられる。アドレスに対応するデータは、どのビットがスキップされなければならないか示す。ＤＴＯがその最大値を上回ると、それは切り捨てされ、その最も負の値に戻る。急な遷移は、厳密なＣ２瞬間には決して発生しないので、急な遷移の前にサンプリングされたビットをスキップするか又は後にサンプリングされたビットをスキップするかの間で選択がなされなければならない。これらの２つのビットの何れがスキップされなければならないかは重要ではない。なぜなら、位相ジッタがない場合、両方のビットが同じ値を有するからである。
【００３８】
図５−ａにおいて、処理された信号ＰｒＳ、フィードバック信号ＦＢ及びチャネルビット周波数ＣｈＢｆを表す信号の例が示され、ここでｎは８に等しい。水平軸に、クロック信号Ｃ１及びクロック信号Ｃ２の期間が挿入される。フィードバック信号ＦＢ及び処理された信号ＰｒＳは、クロック信号Ｃ１によってクロックされる。クロック信号Ｃ２は、説明の便宜上含まれる。この例では、クロック信号Ｃ２は、チャネルビット周波数ＣｈＢｆより僅かに高い周波数を有する。その結果、処理された信号ＰｒＳは、比較的ゆっくりと変化している。クロック信号Ｃ１のクロック周期ごとに、フィードバック信号ＦＢはバッファされる。位相検出器ＰＤ２  ２１は、フィードバック信号ＦＢを、処理された信号ＰｒＳと同期させようとする。この場合、フィードバック信号ＦＢの瞬間的な振幅は、処理された信号ＰｒＳの振幅に実質的に等しい。サンプル及び保持ユニット３１によって得られるほとんど全てのサンプルがデジタル信号ＤＳにおいて出力されてもよいから、連続した合算された信号ＳＵＭｘのビットｋ＋１は、交互に変化する（alternate）。これは、フィルタリングされた信号ＦＳが比較的高い値を有することを意味する。例えば、ビットｋ＋１が２５６という１０進値を表す場合、フィルタリングされた信号ＦＳは、約２５０という値を有する。これは、連続した合算された信号ＳＵＭｘのビットｋ＋１を交互に変化させ、信号Ｓ１Ｖ〜Ｓ８Ｖが値１を有するようにし、このことは、全てのサンプルが出力されてもよいことを示す。
【００３９】
図５−ｂにおいて、チャネルビット周波数ＣｈＢｆは、図５−ａにおいて示される例のチャネルビット周波数ＣｈＢｆより大幅に低い。これは、処理された信号ＰｒＳをより速く変化させる。結果として、フィードバック信号ＦＢを処理された信号ＰｒＳと同期させるために、フィードバック信号ＦＢの周波数は減少する。フィルタリングされた信号ＦＳは、フィードバック信号ＦＢの周波数を減少させるために減少される。フィルタリングされた信号ＦＳは、例えば２００という値を有してもよい。ある点で、連続した合算された信号ＳＵＭｘのビットｋ＋１は、交互に変化せず、対応するサンプルは出力されない。
【００４０】
図６に表される実施例において、クロック信号Ｃ２は、電圧制御発振器ＶＣＯによって生成される。周波数検出器は、出力信号ＰＨ２の周波数、処理された信号ＰｒＳの周波数又は出力信号Ｓ１の周波数の関数として、ＶＣＯ電圧を生成する。出力信号ＰＨ２又は出力信号Ｓ１の周波数を用いる実施例の電圧制御発振器ＶＣＯ及び周波数検出器ＦＤは、アナログ電子部品で実現されることができる。処理された信号ＰｒＳを用いる実施例の周波数検出器ＦＤは、処理された信号ＰｒＳがデジタルであるから、好適にはデジタル回路によって実現される。更に、ＶＣＯ電圧と周波数検出器ＦＤの入力信号の周波数との間の関係は、周波数検出器ＦＤの入力信号として用いられる信号に依存する。例えば、出力信号Ｓ１は、処理された信号ＰｒＳよりも高い周波数を有する。
【００４１】
図７の位置決定手段ＬＤＭは、出力信号Ｓ１のゼロクロッシングの位置及びクロック信号Ｃ２のゼロクロッシングの位置を決定することが可能である。図８−ａに示されるように、サンプル６が、出力信号Ｓ１のゼロクロッシングの直前にとられれば、サンプルの値は１である。対応するチャネルビット７も値１を有するので、サンプルは正しい値を有する。図８−ｂに示されるように、サンプル６が出力信号のゼロクロッシングの直後にとられれば、サンプルの値は０である。従って、サンプルの値は誤っており、トグルされうる。位置信号は、ビット判断ユニットにこのサンプルをトグルするように指示してもよい。位置信号は、例えば、クロック信号Ｃ２と同じ周波数を有するビットストリームであってよいが、対応するビットが好適にはトグルされないべきであれば値０を有し、対応するビットが好適にはトグルされるべきであれば値１を有する。
【００４２】
図９において、出力信号ＰＨ２は、第１の変換手段１４の入力に供給される。第１の反転信号ＣｖＳ１は、アナログデジタル変換器ＡＤＣ  １３に供給される。更に、制御信号ＣＳは、第１の変換手段１４によって発生される。制御信号ＣＳは、第２の変換手段２７に供給される。第２の変換手段２７は、制御信号ＣＳを用いて急な遷移を元に戻す。
【００４３】
図１０−ａにおいて、出力信号ＰＨ２は、幾つかの急な遷移を示す。図１０−ｂに示されるように、ポイントＰ１とポイントＰ２との間で出力信号ＰＨ２は反転され、これにより、ポイントＰ１及びＰ２での２つの急な遷移を除去する。更に、図１０−ｃで分かるように、制御信号ＣＳが発生される。この例では、制御信号ＣＳは、急な遷移においてパルスを含む。第２の変換手段２７は、同様の方法で動作される。
【００４４】
Ｄ１において位相差ΔＰ１の関数として説明されるビット検出装置を有する最大許容位相ジッタが、図１１において示される。０度の位相差ΔＰ１のとき、最大許容位相ジッタは１８０度である。位相差ΔＰ１が１８０度であると、最大許容位相ジッタは０度である。
【００４５】
図１２−ａにおいて、クロック信号ＣＳＨ１の例が示される。アナログ信号ＡＳに関して対応するサンプル瞬間は、図１２−ｂの×印１０１によって示される。最適サンプル瞬間は、円１００によって示される。クロック信号Ｃ２及び出力信号Ｓ１間の位相差を示す位相信号ＰＨ１が図１２−ｅにおいて示される。この例では、クロック信号ＣＳＨ１は、クロック信号Ｃ２の位相に等しい位相を有する。図１２−ｂの×印１０１から分かるように、クロック信号ＣＳＨ１によって決定される最初の幾つかのサンプル瞬間は、最適からはほど遠い。実際、ビットエラーの大きな可能性がある。少しの位相ジッタでもビットエラーを生じさせる。位相信号ＰＨ１が９０〜１８０度の間であれば、クロック信号ＣＳＨ１によって決定されるサンプル瞬間は、位相ジッタがある場合にはより高い発生の確率を有するビットエラーを与えることができる。これは、位相信号ＰＨ１が−９０〜−１８０度間にある場合にも当てはまる。両方の場合において、クロック信号Ｃ２及び出力信号Ｓ１間の位相差は、９０〜１８０度の間にあり、一方のケースでは、クロック信号Ｃ２は、出力信号Ｓ１に対してリードしており、他方のケースでは、クロック信号Ｃ２が遅くなっている。位相信号ＰＨ１が−９０〜９０度の間にあるならば、クロック信号ＣＳＨ１によって決定されるサンプル瞬間は、最適に近い。
【００４６】
図１２−ｄのクロック信号ＣＳＨ２は、クロック信号ＣＳＨ１に対して１８０度の位相差を有する。図１２−ｄにおいて、クロック信号ＣＳＨ２によって決定されるサンプル瞬間は、×印１０２によって示される。最初の幾つかのサンプル瞬間は、最適に近い。位相信号ＰＨ１が９０〜１８０度であるか又は−９０〜−１８０度であれば、クロック信号ＣＳＨ２によって決定されるサンプル瞬間は、最適に近い。位相信号ＰＨ１が−９０〜９０度の範囲内にあれば、これらのサンプル瞬間は最適には程遠く、ビットエラーが発生しうる。
【００４７】
位相ジッタの存在下でのビットエラーを回避するために、本発明によるビット検出装置のビット判断ユニットは、少なくとも２つのサンプル及び保持ユニットを備えている。ビット判断ユニットの実施例が、図１３において示される。ここで、ビット判断ユニット３は、サンプル及び保持ユニットＳＨ１〜ＳＨｘを有し、ここでｘは１より大きい整数である。最も基本の実施例は、２つのサンプル及び保持ユニットＳＨ１及びＳＨ２を有する。位相信号ＰＨ１の値に依存して、サンプル及び保持ユニットＳＨ１〜ＳＨｘの１つのサンプルは、デジタル信号ＤＳとして出力される。出力ユニット４０は、サンプル及び保持ユニットＳＨ１〜ＳＨｘから来るサンプル４１の１つを、位相信号ＰＨ１に依存して選択する。出力ユニット４０は、位相信号ＰＨ１の現在値に依存して、出力するサンプルをサンプルごとに選択する。これは、例えば、出力する最初の２つのサンプルは、サンプル及び保持ユニットＳＨ１からとられ、次の２つのサンプルはサンプル及び保持ユニットＳＨ２からとられ、次の３つのサンプルはサンプル及び保持ユニットＳＨ１からとられ、以下同様に続く、ことを意味することができる。
【００４８】
本発明によるビット判断ユニット３の他の実施例が、図１４に示される。ここで、ビット判断ユニットは、２つのサンプル及び保持ユニットＳＨ１及びＳＨ２を有する。クロック信号ＣＳＨ１及びＣＳＨ２は、クロック信号選択ユニットＣＳＵによって、クロック信号Ｃｆ１〜Ｃｆｘから選択される。クロック信号Ｃｆ１〜Ｃｆｘの周波数はクロック信号Ｃ２の周波数と同一であるが、これらのクロック信号の位相は互いに異なる。位相信号ＰＨ１の値に依存して、クロック信号ＣＳＨ１及びＣＳＨ２は、それぞれ、クロック信号Ｃｆ１〜Ｃｆｘのうちの１つに関係する。クロック信号ＣＳＨ１及びＣＳＨ２のうちの１つは、位相信号ＰＨ１の現在値についての最適位相を有するクロック信号に関係する。他のクロック信号（ＣＳＨ１又はＣＳＨ２）は、位相信号ＰＨ１の次の領域にとって最適である位相を有するクロック信号に関係する。次の領域が何になるかは、容易に予測されることができる。位相信号は、一般に、線形的な進行を有する。
【００４９】
図１５において、移動手段２００は、読取りヘッド３００に対して情報担体１００を移動させる。信号処理ユニット４００は、読取りヘッド３００から来る信号をアナログ信号ＡＳに変換する。読取りヘッド３００は、例えばレーザユニットと、情報担体１００の表面によって反射されレーザビームを検出するための検出器とでありうる。検出器は、４つのサブ検出領域を含むことができる。次に信号処理ユニット４００は、サブ検出領域から来る信号に合算演算を実行する。続いてアナログ信号ＡＳは、本発明のビット検出装置５００によってデジタル信号ＤＳに変換される。その変換に従って、チャネル復号手段６００は、更にデジタル信号ＤＳを復号する。デジタル信号ＤＳは、例えばＥＦＭ符号化された信号であることができる。
【００５０】
ビット検出装置は多くのアプリケーションで実現されることができ、本発明は、情報担体に記録される情報を再生するための装置の実施態様に制限されない。ビット検出装置は、例えば、通信アプリケーションにおいても一般に実現されることができる。たとえばテレコムアプリケーションである。今日では、ビット検出機能を必要とする無数のアプリケーションがある。特に、高い通信速度が要求されるときに、本発明によるビット検出装置が好適に用いられる。なぜならこれは、Ａ／Ｄコンバータに対する要件を緩和しながらも低いビット誤り率を有するからである。
【図面の簡単な説明】
【００５１】
【図１】未公開ＰＣＴ出願ＩＢ０２／０４４８６において説明されるビット検出装置の実施例を示す。
【図２−ａ】アナログ信号の例を示す。
【図２−ｂ】図２−ａの例のチャネルビットレートを表す信号を示す。
【図２−ｃ】図２−ａの例のクロック信号Ｃ２を示す。
【図２−ｄ】図２−ａの例の出力信号ＰＨ２を示す。
【図３】クロック信号Ｃ１及びＣ２に関連する処理された信号の例を示す。
【図４】８つのサンプルのうちのどれが有効かについて示す８つの成分を有する位相信号ＰＨ２を出力することができるＤＰＬＬの実施例を示す。
【図５−ａ】処理された信号に関連するフィードバック信号の例を示す。
【図５−ｂ】処理された信号に関連するフィードバック信号の他の例を示す。
【図６】周波数検出器及び電圧制御発振器を有するビット検出装置の可能な実施例を示す。
【図７】位置決定手段を有するビット検出装置の実施例を示す。
【図８−ａ】サンプルがゼロクロッシングの前にとられる、クロック信号Ｃ２のサンプル瞬間に関連する出力信号Ｓ１の例を示す。
【図８−ｂ】サンプルがゼロクロッシングの後にとられる、クロック信号Ｃ２のサンプル瞬間に関連する出力信号Ｓ１の例を示す。
【図９】反転手段を用いるビット検出装置の実施例を示す。
【図１０−ａ】位相差ΔＰ１の例を示す。
【図１０−ｂ】図１０−ａにおいて示される位相差ΔＰ１の場合に第１の反転手段を用いるときの出力信号ＰＨ２を示す。
【図１０−ｃ】図１０−ａにおいて示される位相差ΔＰ１の場合の制御信号の例を示す。
【図１１】最大許容位相ジッタと位相差ΔＰ１との関係を示す。
【図１２−ａ】クロック信号ＣＳＨ１の例を示す。
【図１２−ｂ】図１２−ａのクロック信号ＣＳＨ１に関連するサンプリング瞬間を有するアナログ信号の例を示す。
【図１２−ｃ】クロック信号ＣＳＨ２の例を示す。
【図１２−ｄ】図１２−ｃのクロック信号ＣＳＨ２に関連するサンプリング瞬間を有するアナログ信号の例を示す。
【図１２−ｅ】図１２−ａ〜１２−ｄに対応する位相信号ＰＨ１を示す。
【図１３】本発明によるビット検出装置のビット検出ユニットの実施例を示す。
【図１４】本発明によるビット検出装置のビット検出ユニットの他の実施例を示す。
【図１５】本発明のビット検出装置を備えた、情報を再生するための装置の実施例を示す。
【図１】
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【図３】
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【図４】
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【図６】
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【図７】
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【図９】
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【図１１】
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【図１３】
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【図１２】
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【図１４】
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【図１５】
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【国際調査報告】
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