(57)【要約】制限された数の線を用いることにより検索データを含むメモリセルの配置を可能とし、必要となるメモリ面積を低減し、同時に所定の特性を持つセルのみを検索するように制限することで検索処理を加速したメモリシステム及び方法である。メモリシステムはアドレスバスとデータバスとローセレクタとカラムセレクタと二次元アレイのメモリセルを備え、各メモリセルはマスキング回路と比較回路と比較結果を格納するメモリビットを備え、さらに幾つかの実施形態ではレンジ回路を備えている。メモリはリードおよびライトモードで動作し、また、新規な高速検索モードで動作する。
2004502265.tif 000002
【特許請求の範囲】
【請求項１】
アドレスバスと、データバスと、各メモリセルが少なくとも１つのローと１つのカラムにより選択できるようにローとカラムの２次元に配列されたメモリであって各メモリセルが複数のデータバス線と接続されたメモリを備え、さらに前記各メモリセルが比較回路と、マスキング回路と、複数のメモリビットを備え、前記メモリシステムがリードモードおよびライトモードで動作し、または、検索モードで以下の動作することを特徴とするメモリシステム。
（ａ）各メモリセルが、前記データバス上のデータセットと前記セル内に格納されているデータとの比較処理を実行し、当該比較処理の結果、両者がマッチングしている場合、当該比較結果を前記メモリビットに格納する。
（ｂ）前記各メモリセルが、前記所定の性質を持つことを確認した場合にイネーブル信号を前記各マスキング回路または前記比較回路に選択的に送ることにより検索するセル群を所定の性質を持つセル群に制限する。
（ｃ）前記マスキング回路が、所定方向に最も大きなアドレスを持つセルを選択するマスキング機能を実行し、前記データバス上に当該セルのアドレスが出力されるように、前記所定の性質が選択されていることを確認する。
（ｄ）複数のマッチングセルがそのアドレスを前記データバス上に出力するまで前記プロセスを繰り返す。
【請求項２】
前記各メモリセルが、さらに、レンジ回路を備え、前記所定の性質が、オリジンアドレスとの所定の関係であり、前記検索モードにおいて以下の処理を行なう請求項１に記載のメモリシステム。
（ａ）前記レンジ回路が、前記オリジンアドレスとの所定の関係を確認し、選択的に前記イネーブル信号を前記マスキング回路に送るレンジ機能を実行する。
（ｂ）前記マスキング回路が、所定方向に最も大きなアドレスを持つセルを選択するマスキング機能を実行し、前記データバス上に当該セルのアドレスが出力されるように、前記オリジンアドレスとの所定の関係が選択されていることを確認する。
（ｃ）複数のマッチングセルがそのアドレスを前記データバス上に出力するまで、前記プロセスを異なるオリジンアドレスについて繰り返す。
【請求項３】
前記メモリシステムが、専用レジスタを備え、各々の前記メモリセルがさらにオリジン線と接続されており、前記検索モードで以下の処理を実行する請求項２に記載のメモリシステム。
（ａ）第１のステップにおいて、前記オリジンアドレスの値を前記アドレスバス上に出力して前記専用レジスタに格納し、前記比較処理を実行するために前記検索データを前記データバス線を介して前記メモリセルに通知する。
（ｂ）第２のステップにおいて、
（ｉ）前記レンジ回路が、前記オリジン線を介して得られた前記オリジンアドレスの値と前記セルアドレスの値との比較処理を行なって前記レンジ機能を実行し、前記所定の関係を確認する。
（ｉｉ）前記メモリビットに格納されている情報がマッチング条件を満たすことを示し、前記レンジ回路が前記所定の関係を確認した場合、前記マスキング回路がイネーブルとなり、前記マスキング回路が、前記セルのアドレスと他のマッチングセルのアドレスとの比較の結果、前記所定の方向に最も大きいアドレスであって前記オリジンアドレスとの所定の関係を満たすアドレスが前記データバス上に出力されるようにする。
（ｃ）複数のマッチングセルがそのアドレスを前記データバス上に出力するまで、前記プロセスを異なるオリジンアドレスについて繰り返す。
【請求項４】
前記メモリセルが前記オリジン線に接続されておらず、各前記メモリセルが２つの隣接するローと１つのカラムを入力として受け取り、前記検索モードにおいて以下の処理を実行する請求項２に記載のメモリシステム。
ａ．第１のステップにおいて、
ｉ．前記比較機能を実行するために前記検索データが前記データバス線により前記メモリセルに渡され、オリジンアドレス値ｒ０；ｃ０が前記アドレスバス上に出力され、
ｉｉ．所定方向に見て、前記オリジンアドレスのロー（ｒ≦ｒ０）と等しいまたは小さいロー、または、前記オリジンアドレスのロー（ｒ＜ｒ０）より小さいすべてのロー、さらに、第２の所定方向から見て、前記オリジンアドレスのカラム（ｃ≦ｃ０）と等しいまたは小さいカラム、または、前記オリジンアドレスのカラム（ｃ＜ｃ０）より小さいすべてのカラムが選択されるように、前記オリジンアドレス値がエンコードされる。
ｂ．第２のステップにおいて、
ｉ．各前記マッチングセル内の前記レンジ回路が、当該セルのアドレスと前記ローとカラムとの所定の関係について、前記セルのローの隣のローであって所定の方向において一つ大きい方のローがセレクトされているか、または、ローｒとカラムｃの双方がセレクトされているか、または、当該セルのカラムの隣のカラムであって第２の所定の方向において一つ大きい方のカラムがセレクトされているという関係であることを確認した場合に、当該セルｒ；ｃをイネーブルとするレンジ機能を実行する。
ｉｉ．イネーブルとされた当該セルのアドレスが前記データバス上にセットされる。
ｃ．複数のマッチングセルが当該アドレスを前記データバス上に出力するまで、前記プロセスを異なるオリジンアドレスについて繰り返す。
【請求項５】
第１のサイクルと第２のサイクルにおいてセットした後、前記比較結果を格納している前記メモリビットを不変とし、前記メモリビットと前記比較器のイネーブル信号の論理演算によって前記比較器を当該サイクルの間ディスエーブルとすることにより検索済みのアドレスをディスエーブルとし、後続の検索処理において前記レンジ機能の必要性をなくした請求項１から４のいずれかに記載のメモリシステム。
【請求項６】
前記比較結果を格納している前記メモリビットが標準的なリード手段またはライト手段を備え、前記セルのメモリビットをリセットするために新しいデータを特定のセルに書き込み、前記メモリビットがイネーブル信号を前記マスキング回路に送ることにより前記検索の範囲を前記所定の性質を持つセルに制限する請求項１に記載のメモリシステム。
【請求項７】
前記比較処理結果を格納している前記メモリビットの演算をリセットするための専用線を備え、前記専用線に接続されているすべてのセルが前記検索の範囲に含まれる請求項１から６のいずれかに記載のメモリシステム。
【請求項８】
２次元メモリセルアレイ内のメモリセルであって、１つのデータバス線と１つのオリジンバス線と１つ以上の制御線と１つのローと１つのカラムからのそれぞれの入力と、比較器を持つメモリ回路と、比較結果格納ビットと、レンジ回路と、プライオリティマスク回路とを備え、前記データバス線を介して検索データを前記メモリセルに入力し、前記比較器により当該検索データと前記セルのデータとを比較し、当該比較結果を前記比較格納ビットに格納し、前記レンジ回路が前記セルのアドレスとオリジンアドレスの所定の関係をチェックし、前記メモリビットに格納されている情報がマッチング条件を満たすことを示し、前記レンジ回路が前記所定の関係を確認した場合、前記マスキング回路がイネーブルとなり、前記マスキング回路が、前記セルのアドレスと他のマッチングセルのアドレスとの比較の結果、前記所定の方向に最も大きいアドレスであって前記オリジンアドレスとの所定の関係を満たすアドレスが前記データバス上に出力されるようにすることを特徴とするメモリセル。
【請求項９】
２次元メモリセルアレイ内のメモリセルであって、１つのデータバス線と１つ以上の制御線と１つのローと２つのカラムからのそれぞれの入力と、比較器を持つメモリ回路と、比較結果格納ビットと、レンジ回路と、プライオリティマスク回路とを備え、前記データバスを介して検索データを前記メモリセルに入力し、前記比較器により当該検索データと前記セルデータとを比較し、当該比較結果を前記比較格納ビットに格納し、前記レンジ回路が、前記セルのアドレスと、前記ローとカラムと前記制御線の状態により前記セルに渡されるオリジンアドレスとの所定の関係をチェックし、前記メモリビットに格納されている情報がマッチング条件を満たすことを示し、前記レンジ回路が前記所定の関係を確認した場合、前記マスキング回路がイネーブルとなり、前記マスキング回路が、前記セルのアドレスと他のマッチングセルのアドレスとの比較の結果、前記所定の方向に最も大きいアドレスであって前記オリジンアドレスとの所定の関係を満たすアドレスが前記データバス上に出力されるようにする処理を実行することを特徴とするメモリセル。
【請求項１０】
前記メモリセルが１つのカラムと２つのローに接続されている請求項５に記載のメモリセル。
【請求項１１】
前記レンジ回路を含まず、前記比較結果格納ビットにより書き込まれているデータにより選択的にディスエーブルとされる請求項７から９のいずれかに記載のメモリセル。
【請求項１２】
第１のサイクルにおける検索処理後、第２のサイクルにおいて前記比較結果格納ビットと前記比較器のイネーブル信号の論理演算によってディスエーブルとされる請求項１０に記載のメモリセル。
【請求項１３】
メモリシステムのメモリセル検索方法であって、前記メモリシステムが、アドレスバスと、データバスと、ローセレクタと、カラムセレクタと、各メモリセルが少なくとも１つのローと１つのカラムにより選択できる２次元メモリアレイと、複数のデータバス線を備え、前記メモリシステムがリードモードおよびライトモードで動作し、または、検索モードで以下の動作することを特徴とする方法。
ａ．各メモリセルが、前記データバス上のデータセットと前記セル内に格納されているデータとの比較処理を実行し、当該比較処理の結果、両者がマッチングしている場合、当該比較結果を前記メモリビットに格納する。
ｂ．前記各メモリセルが、前記所定の性質を持つことを確認した場合にイネーブル信号を選択的に生成することにより検索するセル群を制限するレンジ機能を実行する。
ｃ．前記各メモリセルが、所定方向に最も大きなアドレスを持つセルが選択されるようにマスキング機能を実行し、前記データバス上に当該セルのアドレスが出力されるように、前記オリジンアドレスと前記所定の関係が選択されていることを確認する。
ｄ．複数のマッチングセルがそのアドレスを前記データバス上に出力するまで前記プロセスを繰り返す。
【請求項１４】
前記所定の性質が、所定のオリジンアドレスとの所定の関係であり、前記検索処理が以下のステップのレンジ機能を備えた請求項２に記載のメモリシステムについての検索方法。
（ａ）前記メモリセルが、前記所定のオリジンアドレスとの前記所定の関係を確認し、選択的に前記イネーブル信号を生成し、レンジ機能を実行する。
（ｂ）前記メモリセルが、所定方向に最も大きなアドレスを持つセルが選択されるようにマスキング機能を実行し、前記データバス上に当該セルのアドレスが出力されるように、前記オリジンアドレスと前記所定の関係が選択されていることを確認する。
（ｃ）すべてのマッチングセルがそのアドレスを前記データバス上に出力するまで、前記プロセスを異なるオリジンアドレスについて繰り返す。
【請求項１５】
請求項３に記載のメモリシステムについてのメモリセルの検索方法であって、
（ａ）第１のステップにおいて、前記オリジンアドレス値を前記アドレスバス上に出力して前記専用レジスタに格納し、前記比較処理を実行するために前記検索データを前記データバス線を介して前記メモリセルに通知する。
（ｂ）第２のステップにおいて、
（ｉ）前記レンジ回路が、前記オリジン線を介して得られた前記オリジンアドレスの値と前記セルアドレスの値との比較処理を行なって前記レンジ機能を実行し、前記所定の関係を確認する。
（ｉｉ）前記メモリビットに格納されている情報がマッチング条件を満たすことを示し、前記レンジ回路が前記所定の関係を確認した場合、前記マスキング回路がイネーブルとなり、前記マスキング回路が、前記セルのアドレスと他のマッチングセルのアドレスとの比較の結果、前記所定の方向に最も大きいアドレスであって前記オリジンアドレスとの所定の関係を満たすアドレスが前記データバス上に出力されるようにする処理を実行する。
（ｃ）複数のマッチングセルがそのアドレスを前記データバス上に出力するまで、前記プロセスを異なるオリジンアドレスについて繰り返す。
【請求項１６】
請求項３に記載のメモリシステムについて検索データを含むメモリセルを検索する方法であって、前記メモリセルが前記オリジン線に接続されておらず、各前記メモリセルが２つの隣接するロー信号と１つのカラム信号を入力として受け取り、前記第２の処理において以下の処理を実行する方法。
ａ．第１のステップにおいて、
ｉ．前記比較機能を実行するために前記検索データが前記データバス線により前記メモリセルに渡され、オリジンアドレス値ｒ０；ｃ０がアドレスバス上に出力され、
ｉｉ．所定方向に見て、前記オリジンアドレスのロー（ｒ≦ｒ０）と等しいまたは小さいロー、または、前記オリジンアドレスのロー（ｒ＜ｒ０）より小さいすべてのロー、さらに、第２の所定方向から見て、前記オリジンアドレスのカラム（ｃ≦ｃ０）と等しいまたは小さいカラム、または、前記オリジンアドレスのカラム（ｃ＜ｃ０）より小さいすべてのカラムが選択されるように、前記オリジンアドレス値がエンコードされる。
ｂ．第２のステップにおいて、
ｉ．各前記マッチングセル内の前記レンジ回路が、当該セルのアドレスと前記ローとカラムとの所定の関係について、前記セルのローの隣のローであって所定の方向において一つ大きい方のローがセレクトされているか、または、ローｒとカラムｃの双方がセレクトされているか、または、当該セルのカラムの隣のカラムであって第２の所定の方向において一つ大きい方のカラムがセレクトされているという関係であることを確認した場合に、当該セルｒ；ｃをイネーブルとするレンジ機能を実行する。
ｉｉ．イネーブルとされたアドレスが前記データバス上に選択される。
ｃ．複数のマッチングセルがそのアドレスを前記データバス上に出力するまで、前記プロセスを異なるオリジンアドレスについて繰り返す。
【請求項１７】
請求項１に記載のメモリシステムについて検索データを含むメモリセルを検索する方法であって、第１のサイクルにおいてセットした後、前記比較結果を格納している前記セル内の前記メモリビットを不変とすることにより、前記検索処理の範囲を前記第１のサイクルにおいて検索されていないセルに制限し、前記メモリビットと比較器イネーブル信号の論理演算によって比較器を当該サイクルの間ディスエーブルとすることにより検索済みのアドレスをディスエーブルとし、後続の検索処理において前記レンジ機能の必要性をなくした請求項１３から１６のいずれかに記載の方法。
【請求項１８】
請求項１に記載のメモリシステムについて検索データを含むメモリセルを検索する方法であって、前記比較結果を格納している標準的なリード手段またはライト手段を備えるメモリビットを提供し、前記セルのメモリビットをリセットするために新しいデータを特定のセルに書き込み、前記メモリビットがイネーブル信号を前記マスキング回路に送ることにより、前記検索の範囲を前記所定の性質を持つセルに制限する請求項１３から１６のいずれかに記載の方法。
【請求項１９】
請求項１から１２のいずれかに記載のメモリシステムについて検索データを含むメモリセルを検索する方法であって、前記比較処理結果を格納している前記メモリビットの演算をリセットするための専用線を備え、前記専用線に接続されているすべてのセルが前記検索の範囲に含まれる請求項１３から１８のいずれかに記載の方法。
【発明の詳細な説明】
【０００１】
（発明の背景）
本発明は、コールアウト機能付きメモリまたはコールアウトメモリ（ＣＯＭ）に関する。本明細書において、コールアウト機能は下記のメモリの検索機能と定義する。（１）メモリセル全体の中から、検索の実行を可能とするセル群を選択する。（２）バス上に検索値が与えられる。（３）メモリがバス上に、前記検索値とマッチングするデータを持つメモリセルであって、前記選択されているセル群のうち所定方向におけるもっとも大きなアドレスを持つメモリセルのアドレスを返す。このコールアウト機能は、要求されるデータを含むメモリセルを特定するためにメモリセル全体をスキャンする必要性を無くすものであり、検索処理時間を低減するものである。コールアウト機能付きメモリの例はメムコール社によるＰＣＴ／ＩＬ００／００１２１の国際特許出願において記載されている。ＰＣＴ／ＩＬ００／００１２１記載のコールアウトメモリは、各セルが独立してアドレスバス、データバス、オリジンバスに接続されているというパラレル構造を持っている。その結果、応答時間がメモリサイズ、検索データの位置、または「コールアウト」機能を実現するために必要な論理ゲート数に依存しないものとなる。
【０００２】
ＰＣＴ／ＩＬ００／００１２１記載のコールアウトメモリは、検索データがアドレスバスにセットされるという特徴を持っている。デバイスが「コールアウト」モードで動作する場合、各メモリセルは、アドレス線を介して通知されたデータと各セル内に格納されているデータとの比較処理を実行する。複数のメモリセルにおいて比較処理結果が「マッチング」を示す場合、そのうちの一つのマッチングセルのアドレスがデータバス上に与えられる。そして、当該セルが以下の条件を満たしているか否かについて確認される。（１）そのアドレス値が所定の方向において、当該時点でセットされているいわゆるオリジン値より小さいものか。（２）マッチングデータを持つすべてセルのうち、オリジン値に最も近いアドレス値を持つものか、そして上記条件（１）を満たすものか。なお、データバス上に新たなオリジン値としてセットされたマッチングセルについてもこのサイクルが繰り返され、すべてのマッチングセルが見つかるまで当該処理が何度も繰り返される。
【０００３】
ＰＣＴ／ＩＬ００／００１２１記載の「コールアウト」デバイスは、従来の標準的なメモリと同様の働きを行なうモード、いわゆるノーマルモードでも動作する。
【０００４】
当業者であれば、ＰＣＴ／ＩＬ００／００１２１記載の「コールアウト」デバイスが、コールアウト機能を実現するためにかなり多くの線を必要とすることが分かるであろう。
【０００５】
ＰＣＴ／ＩＬ００／００１２１記載の「コールアウト」デバイスにおいて、各々のセルがアドレスバス上のデータセットとセル内に格納されているデータとの比較処理を行なう。それゆえ、各メモリセルにおいて多くのアドレス線の接続を必要とする。
【０００６】
さらに、各メモリセルは、自分のアドレスをオリジンアドレス値と比較する必要があり、もし、所定方向についてセルのアドレスがオリジンアドレスより小さい場合にセル内のプライオリティマスク回路をイネーブルとする。この機能の実現のため、各メモリセルにオリジンアドレス値を通知するための接続される線の追加が必要となる。
【０００７】
プライオリティマスク回路は、データバス上に出力するデータのビットをセットするために、検索データを記憶しそのセルアドレスが「オリジン」アドレスよりも小さいという要求を満たしている全てのメモリセルの全てのセットビットを「ＯＲ」論理で演算する。「ビットマスク」回路の機能は、もしデータバス上に自分のアドレスより大きなアドレスのデータが現れている場合に、当該自分のアドレスより大きなアドレスのビットを変化させうるビット出力をマスクすることである。その結果、データバス上に残る最後のデータは、アドレスバスに与えられたデータとマッチするデータが格納されたセルで、かつ、オリジンアドレスよりも小さいアドレスを持つセルのうち最も大きなアドレスを持つセルのアドレスと同じものになる。
【０００８】
それゆえ、ＰＣＴ／ＩＬ００／００１２１に従って設計されたシステムにおいて、コールアウト機能を実現するためには、各メモリセルに接続される複数のアドレス線と複数のオリジン線が必要となる。
【０００９】
ＣＯＭデバイスをチップ上に形成するためには、各メモリセルがすべてのアドレス線とオリジン線を配線するためのスペースを確保するために十分な面積Ｓ１を持つ必要がある。各メモリセルのロジック機能を実装するためには、さらに、最低限Ｓ２のスペースが必要となる。
【００１０】
Ｓ２がＳ１よりも大きい場合、面積を増加させることなく上記アドレス線とオリジン線を各メモリセルに接続することは可能と思われる。しかしながら、もしＳ１がＳ２よりも大きい場合は、アドレス線とオリジン線を配線するためには各メモリセルにおいてセルのロジック機能を実行するために十分なスペースを超えるスペースが必要となる。
【００１１】
このように追加スペースが必要となることによって、１チップに実装できるセルの総数が低下し、ＣＯＭの容量が小さくなる。また、メモリセルあたりのコストも増加する。
【００１２】
コールアウト機能付きメモリを設計する上で、各メモリセルに接続される線数を低減することが求められている。
【００１３】
各セルがローとカラムにより選択されるようにメモリセルを２次元アレイとして配列することが知られている。（「ｎＭＯＳとＣＭＯＳのＶＬＳＩシステムデザイン入門」、Ａｍａｒ Ｍｕｒｋｈｅｒｊｅｅ， Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ，第８．３章参照）。この方法により、一つのメモリセルのアドレッシングが、ローとカラムという２つの線のみで可能となる。セルを選択するためのロジック機能はとてもシンプルで、ローとカラムのステータスの単純なＡＮＤ論理のみとなる。この簡単な選択機能により、各メモリセルにおいては単純なＡＮＤ論理のみで良く、スペースが低減される。
【００１４】
コールアウト機能付きメモリにおいても同様の方法と設計を用い、必要となる論理ゲートの数を低減し、コールアウトデバイスの実装、例えばチップ上への実装を実現し、メモリデバイスのサイズの増加を招くことなくメモリセルの数を増加させることが望まれている。
【００１５】
（発明の要約）
本発明は、コールアウトメモリの実装面積を低減し、与えられた面積に実装するメモリセル数を増加したシステムおよび実装方法に関する。
【００１６】
メモリ面積の低減は、各メモリセルに接続される線数を低減することによって達成される。
【００１７】
コールアウトシステムの各メモリセルは、ＰＣＴ／ＩＬ００／００１２１に開示されたものと同様のプライオリティマスク回路を備えるが、各メモリに対してアドレス線が配線も接続もされていないという新規な構成を持つメモリを備えている。その代わり、従来のメモリでしばしば適用されているように、二次元アレイ状に一つの「ロー」線と一つの「カラム」線が各メモリに配線されている。
【００１８】
本発明のコールアウトシステムでは、コールアウトレンジ機能を実装するために、同じ「ロー」線と「カラム」線が用いられている。ローとカラムを用い、各メモリセルはアドレス値とオリジンアドレス値との比較処理を実現し、当該比較結果に応じてプライオリティマスクを選択的に有効とする。本発明の構成により、オリジン線の各メモリへの配線の必要がなくなり、セル面積の低減が達成される。
【００１９】
本発明の方法は、３つの実施形態により実現される。これらの実施形態は各メモリセルへの配線数が低減されたコールアウトデバイスを用いる。最初の２つの実施形態において、検索データはデータバス上に与えられ、オリジンアドレス値がアドレスバス上に与えられ、各メモリセルにおける比較結果はメモリセルデバイスに付加された専用の１ビットメモリセルに格納される。
【００２０】
第１の実施形態におけるコールアウトメモリの実装は、アドレス線がメモリセルに接続されておらず、セルは標準的なメモリデバイスのようにローとカラムに並べられており、システムは当該セルを用いてコールアウト機能を実行する。
【００２１】
第２の実施形態はさらに改良された実装であり、アドレス線もオリジン線もメモリセルに接続されていない。第２の実施形態において、コールアウト機能は、オリジンアドレスとの関係に対応して選択的にローとカラムをセッティングすることによりアシストされている。
【００２２】
第３の実施形態において、レンジ回路は用いられていないので、さらなる面積低減が実現されている。その代わり、セル内のメモリビットが、メモリの必要性に応じてセル群のレンジを選択するために用いられており、後続のコールアウト検索処理のために当該選択されたセル群が不能とされ、または専用の指定線により当該セル群が不能とされる。
【００２３】
（図面の簡単な説明）
図１は、本発明にかかる、各メモリセルにアドレス線が配線されていないコールアウトメモリの模式図である。
【００２４】
図２は、図１の構成に応じたメモリセル回路のブロック図である。
【００２５】
図３は、本発明にかかる、各メモリセルにオリジン線が配線されていないコールアウトメモリの模式図である。
【００２６】
図４は、図３の構成に応じたメモリセル回路のブロック図である。
【００２７】
図５は、本発明にかかる、図３の構成に応じたコールアウトメモリ内のセルのレンジ回路の模式図である。
【００２８】
図６は、本発明にかかる、レンジ回路が設けられていないコールアウトメモリ内のセルの模式図である。
【００２９】
図７は、図１および図２の構成におけるビットマスク回路の模式図である。
【００３０】
図８は、図３および図４の構成におけるビットマスク回路の模式図である。
【００３１】
図９は、プライオリティマスク回路の詳細構成例を示す図である。
【００３２】
（本発明の詳細な説明）
本発明の目的は、コールアウト機能を実現する論理ゲート数と接続線数を低減したメモリシステムおよびメモリ駆動方法を提供する。コールアウト機能とは、メモリセル全体から検索を実行する一群のメモリセルを選択し、検索するデータ値をバス上に与え、前記選択された各メモリセルにおいて前記検索するデータ値とセル内に格納されているデータ値とを比較処理を実行し、当該比較処理の結果として、複数のセルにおいて「マッチング」条件が成立していれば、マッチングしたセルのうち、もっとも大きなアドレス値を持つセルの当該アドレス値をバスに返し、すべてのマッチングするセルが見つかるまで何度もこのサイクルを繰り返し、メモリまたはその一部に格納されているデータを検索する機能を指す。
【００３３】
本システムの第１の実施形態では、図１に示すようにメモリセルが二次元のアレイ状、例えば、ローとカラムの二次元列に配列されている。各メモリセルは、複数のデータバス線と、複数のオリジン線と、一つのロー線と、一つのカラム線に接続されている。リード／ライトなどのその他の制御線も各セルに接続されている。各メモリセルは、データ格納回路と、比較器と、以下の説明において比較結果格納ビットメモリと呼ぶ付加ビットと、レンジ回路と、ビットマスク回路とを備えている。
【００３４】
標準セルでは、二次元アレイ構成において、カラム線は必ずしも各メモリセルに接続される必要がないことが知られている。それゆえ、第１の実施形態のさらなるバリエーションでは、カラム線がデータバスのビット線をメモリセルのカラムに接続するために使われており、データバスのビット線はトランジスタのスイッチングを介した接続よりもカラム線を介して各メモリセルのカラムに接続される（「ｎＭＯＳおよびＣＭＯＳ型ＶＬＳＩシステム設計の入門」Ａｍａｒ Ｍｕｒｋｈｅｒｊｅｅ， Ｐｒｅｎｔｉｃｅ−Ｈａｌｌの８．３章を参照）。
【００３５】
上記方法およびその他の同様の方法において、ローとカラムにより選択的にメモリセルを活性化する公知の方法はローセレクト、カラムセレクトとして知られ、選択されたローとカラムは選択されたロー（セレクティッドロー）、選択されたカラム（セレクティッドカラム）となる。
【００３６】
本発明のシステムは、ノーマルモードとコールアウトモードの２つのモードにより動作する。
【００３７】
ノーマルモードでは、標準的なメモリに関しては、メモリセルへのデータ入出力は、アドレスバス上でのアドレス設定により行なわれ、一つのカラムと一つのローが選択される。ローとカラムにより選択されたメモリセルは、リード／ライト線のステータスに応じて、データ転送の入力セルまたは出力セルとして選ばれる。
【００３８】
コールアウトモードでは、データ検索処理は以下の２つのステップにより実行される。
【００３９】
第１のステップの間、システムはコールアウトモードとライトサイクルで動作する。第１のステップの間、オリジンアドレス値はアドレスバス上にセットされ、検索データがデータバス上にセットされる。オリジンアドレスの値は、専用レジスタであるオリジンアドレスレジスタに格納される。
【００４０】
また、第１のステップの間、各メモリセルはデータバス上のデータセットと各メモリセルに格納されているデータとの比較器による比較処理を実行するために活性化される。比較結果は比較結果格納ビットとして格納される。
【００４１】
第２のステップの間、システムはコールアウトモードとリードサイクルで動作する。当該モードでは、レンジ回路および比較結果格納ビットにより選択的にビットマスク回路がイネーブルとされ、データバス上にセルアドレスを出力する。
【００４２】
本発明の第１の実施形態の構成の有利な点は、多数の線が不要となるので、メモリセル量を増加したコールアウトメモリを得ることができる点である。本発明の他の優位点は、メモリセル数を低減することなくコールアウトメモリのサイズを低減できる点である。
【００４３】
本発明の第２の実施形態の構成において、メモリセルはローとカラムに配列されている。しかしながら、オリジンアドレス線はメモリセルに接続されていない。コールアウトモードでは第１の実施形態の上記第１のステップおよび第２のステップが用いられている。しかしながら、レンジ機能の実装が図５に示すロー線とカラム線により実現されている。
【００４４】
メモリセルは、ラインｒとカラムｃにある場合、２つのロー“ｒ”および“ｒ＋１”とカラム“ｃ”の入力を受け取る。すべてのセルに共通している共通回路は以下に示す方法によってローとカラムを選択する。もし、オリジンアドレスがメモリセルのロー“ｒ０”とカラム“ｃ０”のアドレスであれば、ｒ≦ｒ０であるすべてのロー“ｒ”が論理ステート“１”にセットされ、ｃ≦ｃ０であるすべてのカラム“ｃ”が選択される。すべての他の線は選択されない。
【００４５】
もし、セルのローとカラムへの入力が以下の条件を満たしているならば、各セル内のレンジ回路はイネーブル信号を比較器に出力する。条件：ローにおいて“ｒ＋１”が選択されているか、または、当該“ｒ＋１”が選択されていないが、ロー“ｒ”とカラム“ｃ”の両方が選択されている。
【００４６】
第２の実施形態では、オリジン線は各メモリに配線される必要がないが、その代わり、各メモリセルは次のロー線“ｒ＋１”によって選択される。この構成であれば、“ｒ＋１”のロー線は隣接するロー線なので配線上の困難性はない。レンジ機能はシンプルに実装されので、各メモリセルにおける論理ゲート数が低減される。
【００４７】
第３の実施形態では、レンジ機能が削除されており、メモリ面積がさらに低減されている。その代わり、メモリビットが後続する検索処理におけるセルのセレクトとディスエーブルに用いられる。本実施形態において想定される一構成例としては、後続する検索処理においてセルのセレクトおよび／またはディスエーブルに用いられるメモリビットが比較結果格納ビットである。
【００４８】
本発明の方法およびデバイスは、コールアウトメモリのセル面積を低減できるという効果を持っている。コールアウトメモリは、検索データを見つけるためにメモリ全体をスキャンする必要性をなくすことにより操作時間の低減を図ることができ、本発明の方法およびデバイスは、処理時間低減及び面積低減という２つの効果を持っている。
【００４９】
本発明のデバイスは、さらに、コールアウト機能の実装に必要となる配線数とゲート数の低減によるコスト低減の効果も有しており、製造工程が単純化され、製造時間も短縮されている。
【００５０】
本発明の好ましい実施形態を図を参照しつつ詳しく説明する。しかしながら、本発明の明細書および特許請求の範囲の技術思想を実現する形態として想定しうる多様の改良とアプリケーションがあることは言うまでもない。
【００５１】
図１を参照しつつ、第１の実施形態を説明する。第１の実施形態において、メモリセルはローとカラムに配列されている。ローセレクタとカラムセレクタの２つのモジュールはローとカラムの選択に用いられている。当該ローセレクタとカラムセレクタはメモリデバイス全体に共通して利用されている（「ｎＭＯＳおよびＣＭＯＳ型ＶＬＳＩシステム設計の入門」Ａｍａｒ Ｍｕｒｋｈｅｒｊｅｅ， Ｐｒｅｎｔｉｃｅ−Ｈａｌｌの８．３章を参照）。データバス線は各メモリセルに接続されている。
【００５２】
専用の格納部であるオリジンアドレスレジスタは、オリジンアドレス値を格納するために用いられる。当該オリジンアドレスレジスタからの配線セットはオリジン線と呼ばれ、各メモリセルに接続されている。これらオリジン線はオリジンアドレスレジスタに接続されており、オリジンアドレス値がオリジン線上にセットされる。
【００５３】
ここでは、アドレスバスとデータバスと制御線とをまとめてバスシステムと呼ぶ。制御線は従来のメモリにも含まれているバスシステムのリードサイクルまたはライトサイクルに用いるリード／ライト線を備えている。
【００５４】
次に、図２に示すように、第１の実施形態のコールアウトメモリは、以下の３つのモジュールを備えている。システムのバスに対するインタフェースを提供するローセレクタ、カラムセレクタ、オリジンアドレスレジスタである。
【００５５】
これらモジュールはデバイスの共通回路に含まれている。なお、図２には、共通回路とロー“ｒ”とカラム“ｃ”にある一つのメモリセルのみが示されているが、本システムのメモリは大量のメモリセル回路を備えていることは理解されよう。
【００５６】
各メモリセルは以下の構成要素を備えている。
【００５７】
データ格納回路。この回路はデータを格納するために用いられ、従来のメモリセル回路と同様のものである。
【００５８】
比較回路。この比較回路はデータバス上のデータセットとデータ格納回路内に格納されたデータが、所定の関係を有するものであるかどうかをチェックする。この所定の関係とは、如何なるものでも良く、例えば、大きい、小さい、同一、その他の関係などを含む。この所定の関係はあらかじめ定義されるか、制御線によりセットされるか、特定のバスサイクル操作においてセットされる。もしこの所定の関係の充足が確認できれば、マッチング信号が比較結果格納回路に出力される。この回路は１ビットのメモリであり、比較結果を格納するものである。
【００５９】
図２に示すように、セル回路はさらに、ビットマスク回路を備えている。この回路は、ＰＣＴ／ＩＬ００／００１２１で開示されたものと同様のものであり、その詳細構成は図７に示されている。ビットマスク回路の役割は、イネーブルになった場合に、データバス上にセルアドレスを出力することである。マッチングデータを含むメモリセルが複数ある場合、データバス上に一つのアドレスのみを出力するためにフィードバックシステムが用いられる。この場合に出力されるアドレスは、すべてのマッチングするメモリセルのうち、所定方向で一番大きいアドレスとなる。
【００６０】
図２に示されるように、ビットマスク回路は、レンジ回路とプライオリティマスク回路を備えている。レンジ回路は、オリジンアドレス値とメモリセルのアドレス値を比較するものである。
【００６１】
もし、メモリセルアドレス値の方がオリジンアドレス値よりも所定方向に見て“小さい”場合、イネーブル出力がプライオリティマスクに出力される。ここで“小さい”とは、以下の所定の関係のうちの一つの関係に該当している。“より小さい”、“小さいまたは等しい”、“大きい”、“大きいまたは等しい”。
【００６２】
レンジ回路によってイネーブル出力が行なわれた場合、プライオリティマスク回路は、検索データを格納したメモリであって、そのセルアドレスがオリジンアドレスよりも小さいという検索条件を満たしているすべてのメモリのすべての設定ビットについて、データバスの対応するビットを設定し、最終的にプライオリティマスク回路によって選択されたビットのみがデータバス上に現れるようにするために、“ＯＲ”論理による当該設定ビットの論理演算を実行するというプロセスを行ない、データバスに出力するビットを選択する。データバス上に現れた演算結果データは、オリジンよりも小さく、アドレスバス上のデータとマッチングするデータを持つもののうち、最も大きいアドレスを持つセルの当該アドレスと等しいものとなっている。
【００６３】
コールアウトメモリは２つのモードを持つことができる。ノーマルモードとコールアウトモードである。好ましい実施形態において、専用線ＣＯは図２を用いて説明した処理を指定するために用いられる。しかしながら、コールアウトメモリの動作モードを指定する方法としては、公知である多様な方法や技術を用いることができる。
【００６４】
ノーマルモードにおいて、メモリ機能は、アドレスがアドレスバス上に設定され、データがデータバス上に設定されるという既存のメモリのあらゆる型のメモリ機能と同様で良い。アドレスはローセレクタとカラムセレクタによって、一組のローセレクトとカラムセレクトにデコードされる。選択されたローとカラムに接続されたメモリセルは、既存のメモリと同様の方法によりデータバスとのデータ入出力のために活性化される。
【００６５】
コールアウトモードでは、第１のステップにおいて、メモリはコールアウトモードのライトサイクルになる。この第１のステップでは、オリジンアドレス値はアドレスバスにセットされ、検索データがデータバスにセットされる。
【００６６】
第１のステップの間、オリジンアドレスはオリジンレジスタに格納されており、オリジンレジスタはアドレス線上に現れるアドレスを格納するために、コールアウトモード（ＣＯ）線およびライトステータスにおけるリード／ライト線によって、活性化されている。
【００６７】
また、第１のステップの間、検索データはデータバス上にセットされる。各メモリセルにおいて、比較器はコールアウトモード（ＣＯ）線とライトステータスにとなっているリード／ライト線によってイネーブルとされる。セル内に格納されているデータはデータバス上のデータと比較され、もし、マッチングすれば、セル内の比較格納ビットの論理ステータスが“１”にセットされて格納される。マッチングしない場合は、比較格納ビットの論理ステータスは“０”にリセットされて格納される。
【００６８】
コールアウトモードの第２のステップにおいて、バスシステムはリードサイクルにセットされる。レンジ回路はオリジンアドレスとメモリセルアドレスを比較するために活性化される。もし、メモリセルアドレスがオリジンアドレスよりも所定方向から見て小さい場合、レンジ回路はイネーブル信号をプライオリティマスクに出力する。マッチングしている場合は、プライオリティマスクは結果格納ビットからイネーブル信号を受信する。プライオリティマスクは両方のイネーブル信号がセットされている場合のみイネーブルとなる。
【００６９】
最後に、上記に説明したように、（ａ）マッチングデータを持ち、（ｂ）オリジンアドレスよりも小さい（小さいまたは等しい）アドレスを持ち、さらに、上記（ａ）と（ｂ）を満たすすべてのメモリセルのうち所定方向に見て最も大きいアドレスを持つというメモリセルのアドレスがデータバスに出力される。
【００７０】
図３に示すように、第２の実施形態では、オリジン線を各メモリセルに接続しないことにより、さらに、メモリのサイズが低減されている。第２の実施形態のメモリは、第１の実施形態のメモリと同様の機能を備えている。異なる点は、ロー線とカラム線の状態に応じて実行されるレンジ機能に関する実装部分である。図４に示すように、ロー“ｒ”とカラム“ｃ”にあるメモリセルのレンジ回路は２つのロー“ｒ”と“ｒ＋１”の入力と、１つのカラム“ｃ”の入力を受ける。
【００７１】
ローセレクタとカラムセレクタはコールアウトモードでライトサイクルである場合において以下の機能を備えている。
【００７２】
コールアウトとライトサイクルがセットされた場合、オリジンアドレス値はアドレスバス上にセットされる。ノーマルモードでは、アドレスは１つのロー“ｒ０”と１つのカラム“ｃ０”にデコードされてセレクト（セット）される。コールアウトモードでは、ｒ≦ｒ０であるすべてのロー“ｒ”と、ｃ≦ｃ０であるすべてのカラム“ｃ”がセレクト（セット）される。
【００７３】
本実施形態では、ｒはｒ０より小さいまたは等しく、ｃはｃ０より小さいまたは等しいものとするが、他の関係、例えば、小さい、大きい、大きいまたは等しいなどの関係でもよいことは理解されよう。
【００７４】
レンジ回路は、イネーブル信号を出力するためのシンプルな論理演算を実行する。本実施形態では、ロー“ｒ＋１”がセレクトされるか、ロー線“ｒ”またはカラム線“ｃ”がセレクトされた場合にイネーブル信号が出力される。
【００７５】
図５は、本発明の実施形態２にかかる方法を説明するものであって、９つのメモリセルと、ロー線“ｒ”，“ｒ−１”，“ｒ−２”と、カラム“ｃ＋１”，“ｃ”，“ｃ−１”に対するレンジ回路を示している。この例では、オリジンアドレス値は“ｒ”と“ｃ”にエンコードされ、ロー“ｒ”，“ｒ−１”，“ｒ−２”と、カラム“ｃ＋１”，“ｃ”，“ｃ−１”がセレクトされる（図５で強調されている）。本発明の方法に応じて、レンジ回路はイネーブル信号を図５の８つのメモリセル（強調されているセル）に出力する。レンジ回路の機能はローとカラムをリザーブする役割を持つことが明らかに分かる。
【００７６】
第２の実施形態では、オリジンアドレスは格納される必要はない。その代わり、レンジ機能がコールアウトモードの第１のステップの間に、オリジンアドレスのロー線とカラム線により与えられるオリジンアドレス値よりも小さいアドレスを持つという条件を満たすメモリセルのセレクトによって実行される。セルがレンジ回路によりイネーブルとされた場合、イネーブル出力信号が比較回路に接続される。もし、レンジ回路が比較器をイネーブルとした場合、メモリセルがマッチングデータをもっていることを意味し、比較結果格納ビットがセットされる。当該メモリセルは、プライオリティマスクが次のステップでイネーブルとなることによりデータバス上にアドレスを出力するセルの候補となる。
【００７７】
第１の実施形態で述べたように、プライオリティマスク回路は、検索データを格納し、かつ、セルアドレスがオリジンアドレスよりも小さいという検索要求を満たしているすべてのメモリのすべてのセットビットを“ＯＲ”論理により計算し、データバスに対応するビットがセットされて最終的にプライオリティマスク回路によってセレクトされたビットのみがデータバス上に現れるように演算するという処理によってデータバスに出力されるビットをセレクトする。データバス上に現れる演算結果データは、アドレスバス上のデータとマッチングするデータを格納しているセルで、所定方向から見てオリジンセルよりも小さいアドレスのうち最も大きいアドレスと等しいものとなる。
【００７８】
本実施形態２は、コールアウト機能を実行する能力を持つメモリについて、そのサイズの低減を実現したという本発明のシステムおよび方法のさらなる効果が示されている。
【００７９】
第３の実施形態は、図６に示すように、コールアウトメモリはレンジ回路を備えていない。その代わりに、先行するコールアウトサイクルにおいてマッチングするものが既に見つかっている場合には、比較結果格納部が比較器の役割を果たしている。
【００８０】
本実施形態において、比較結果格納ビットは、各コールアウトサイクルにおいてリセットされず、その代わり、アプリケーションの要求に応じた特定のイベントにおいてリセットされる。そのため、例えば、検索要求に応じた後続の検索処理において、既に検索済みのアドレスがディスエーブルとなる。
【００８１】
比較結果格納ビットは、アプリケーションの要求に応じた標準的なリード手段とライト手段を備えている。そのため、例えば、新規データの特定のセルへの書き込みにより、セルの比較結果格納ビットはリセットとされる。また、専用線がメモリまたはメモリの一部の比較結果格納ビットをリセットするために用いられても良い。
【００８２】
各セルへの特定信号をセットするために既知の多様な方法が用いられ得ることが理解されよう。これらの信号はメモリの比較機能をディスエーブルまたはイネーブルとするために使われ、コールアウトサイクルの間、特定セルをスキップするための手段ともなる。
【００８３】
図７において、オリジンアドレス線に接続されたレンジ回路と、データバスに接続されたＯＲ論理回路と、データバスに接続されたプライオリティ回路を備えた第１の実施形態のメモリセル用のビットマスク回路が示されている。
【００８４】
上述したように、レンジ回路は、特定セルのアドレスとオリジンアドレスを比較する処理を実行する。もし、所定方向から見てオリジンアドレスが大きいならば、当該レンジ回路はイネーブル信号を出力する。他のイネーブル信号Ｅ１は、メモリがコールアウトでリードモードになっている場合に出力される。
【００８５】
第３のイネーブル信号Ｅ２は、比較格納ビットから出力される。
【００８６】
ＡＮＤ機能は、３つのイネーブル信号を受け、ファイナルイネーブル信号をプライオリティマスクに出力する。
【００８７】
これは、以下の３つの条件が充足された場合にのみ、プライオリティマスクがイネーブルとなることを確認するためのものである。
【００８８】
（ａ）メモリがコールアウトでライトモードとなっている
（ｂ）セルアドレスがオリジンアドレスよりも（所定方向から見て）小さい
（ｃ）先行のコールアウトでライトサイクルの間、データバス上に現れているデータがセル内に格納されているデータとマッチングしているものである
次に、図８に、データバスに接続されたＯＲ論理回路と、データバスに接続されたプライオリティマスク回路を備えた第２の実施形態のメモリセルのビットマスク回路を示す。本実施形態では、メモリがコールアウトでリードモードにあり、比較結果格納ビットがセットされている場合にイネーブル信号が生成される。生成されたイネーブル信号はプライオリティマスクに出力される。
【００８９】
図７、８、９において、セルアドレスは、Ｎにより表わされている。このＮは以下のように書くことができる。
【００９０】
【数１】
2004502265.tif 000003
【００９１】
ここで、ｕ（Ｎ，ｋ）はＮの設定桁数の２進表現を示しており、“０”から“Ｗ−１”までの値であり（Ｗはセルアドレスを表現するために用いられたビット数である）、ｋ＋１は特定アドレス値Ｎの設定桁数であり、Ｂ［Ｕ］はデータバスのビットｕの値（０か１）を示している。
【００９２】
プライオリティマスク回路の処理は、以下のようになる。
【００９３】
図７と図８の両図において、ビットｕ（Ｎ，ｋ）セットを持つすべてのメモリセル（Ｍ）からのすべてのＰ［Ｍ，ｕ（Ｎ，ｋ）］線は、上述のＯＲ論理回路に入力され、当該回路の出力はデータバス上にビットｕ（Ｎ，ｋ）としてセットされる。Ｍは、ビットｕ（Ｎ，ｋ）セットを持つすべてのセルのアドレスを示す任意の数である。
【００９４】
コールアウトサイクルの始めにおいて、データバス線Ｂ［０］からＢ［Ｗ−１］は、非活性（ロジック０）の初期状態となる。例えば、もし、負論理を用いている場合、すべての線が抵抗によってシステムの供給電力の正側に“プルアップ”される。第１のステップにおいては、他の多くのセルがＯＲ回路の働きによってデータバス線をセットすることとなる。データバスの新たな状態は各セルのプライオリティマスク回路によりそれぞれ検知され、プライオリティマスクの働きによりいくつかのＰ［Ｎ，ｕ（Ｎ，ｋ）］線が非活性化される。最後に検索データを格納している最も大きいアドレスにおいてセットされていないビットＰ［Ｎ，ｕ（Ｎ，ｋ）］がリセットされ、データバスは最も大きいセルアドレスにセットされる。
【００９５】
上記プロセスの結果、もし、以下のうちいずれかの条件が満たされないならば、“プライオリティマスク”はすべてのＰ［Ｎ，ｕ（Ｎ，ｋ）］線をゼロ論理状態にリセットする。
【００９６】
−セルアドレスがオリジンアドレスより大きいまたは等しい。
【００９７】
−セルに格納されているデータがデータバス上に現れているデータと等しい。
【００９８】
−メモリがコールアウトモードではない。
【００９９】
この処理は非同期に行なわれ、線の値を安定化させるための期間は、回路の電気的構成要素が昇圧される時間と同じオーダーである。その結果、１つのデータの検索に要する時間は、通常のリードまたはライトサイクルと同じオーダーの時間となる。
【０１００】
図９に「プライオリティマスク」回路を詳細に示す。図９の「プライオリティマスク」回路は、もし、以下の条件が満たされている場合、ビットＰ［Ｎ，ｕ（Ｎ，ｋ）］を出力する。
【０１０１】
もっとも大きなビットセットｕ（Ｎ，Ｋ）に対して、
（ａ）“Ｅ”信号がアクティブであるか。
【０１０２】
（ｂ）かつ、ｕ（Ｎ，Ｋ）より大きなすべてのデータバスのビットがセットされていないか。
【０１０３】
もし、大きなビットが無いならば、最も大きなビットはビット“Ｗ−１”（ここで、Ｗはセルアドレスを表現するために使われるビット数を示す）となり、当該ビットは“Ｅ”信号によって直接セットされる。
【０１０４】
他のビットｕ（Ｎ，Ｋ），ｋ＜Ｋに対して、
（ａ）大きなビットｕ（Ｎ，ｋ＋１）がセットされていること。
【０１０５】
（ｂ）かつ、現在のビットｕ（Ｎ，ｋ）とそれより大きなビットｕ（Ｎ，ｋ＋１）の間にある内部バスＢ［ｕ（Ｎ，ｋ）］のすべてのビットがセットされていないこと。
【０１０６】
これは、より大きなアドレスを持つ他のセルが、そのアドレスをデータバスの現在のセルにセットされていないビットに出力したか、ビットｋと現在のセルアドレスよりも小さなビットが出力されていないかどうかを確認するための条件である。
【０１０７】
上記は降順検索について説明したものであって、昇順検索を実行するように定義されているシステムにおいては、データバスに最も小さなアドレスを持つマッチングメモリセルが出力されることが理解されよう。
【０１０８】
本発明のメモリシステムおよび方法は、通常使われるコンピュータと互換性を持ち、コンピュータシステムや通信システムやその他システムなどの電子システムにおいて多様で広い適用性を持ち、標準的な多様なタイプのメモリと共にまたはその代わりに用いることが可能であるという優位点を有する。
【図面の簡単な説明】
【図１】本発明にかかる、各メモリセルにアドレス線が配線されていないコールアウトメモリの模式図である。
【図２】図１の構成に応じたメモリセル回路のブロック図である。
【図３】本発明にかかる、各メモリセルにオリジン線が配線されていないコールアウトメモリの模式図である。
【図４】図３の構成に応じたメモリセル回路のブロック図である。
【図５】本発明にかかる、図３の構成に応じたコールアウトメモリ内のセルのレンジ回路の模式図である。
【図６】本発明にかかる、レンジ回路が設けられていないコールアウトメモリ内のセルの模式図である。
【図７】図１および図２の構成におけるビットマスク回路の模式図である。
【図８】図３および図４の構成におけるビットマスク回路の模式図である。
【図９】プライオリティマスク回路の詳細構成例を示す図である。
【図１】
2004502265.tif 000004
【図２】
2004502265.tif 000005
【図３】
2004502265.tif 000006
【図４】
2004502265.tif 000007
【図５】
2004502265.tif 000008
【図６】
2004502265.tif 000009
【図７】
2004502265.tif 000010
【図８】
2004502265.tif 000011
【図９】
2004502265.tif 000012
【国際公開パンフレット】
2004502265.tif 000013
2004502265.tif 000014
2004502265.tif 000015
2004502265.tif 000016
2004502265.tif 000017
2004502265.tif 000018
2004502265.tif 000019
2004502265.tif 000020
2004502265.tif 000021
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2004502265.tif 000023
2004502265.tif 000024
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【国際調査報告】
2004502265.tif 000049
2004502265.tif 000050