(57)【要約】本発明により、ＤＭＯＳトランジスタ構造を製作する方法が提供される。本発明は、保護層（１４）を用いることによって、すでに実質的に完成されたＤＭＯＳトランジスタ構造が、さらなるプロセス工程による負の影響から保護されるという利点を有する。本発明により、ＤＭＯＳゲート電極は、従来技術において、一般的であるように、単一のリソグラフィ工程によってパターン化されるのではなく、ＤＭＯＳゲート電極のパターン化が２つのリソグラフィ工程に分割される。第１のリソグラフィ工程において、実質的に、ＤＭＯＳトランジスタ構造のソース領域（９）のみが開けられる。従って、なお存在する電極層は、次に続くボディ領域（８）の製作のためのマスクとして用いられ得る。【選択図】図２ｆ
2004512694.tif 000002
【特許請求の範囲】
【請求項１】
ＤＭＯＳトランジスタ構造を製作する方法であって、
ａ）ゲート酸化物（３）を有する半導体基板（１）が提供される工程と、
ｂ）該ゲート酸化物（３）上に導電層（４）が設けられる工程と、
ｃ）該導電層（４）がパターン化される工程であって、実質的に、続くソース領域（９）上に配置された該導電層（４）の部分のみが除去される、工程と、
ｄ）ボディ領域（８）および該ソース領域（９）が生成される工程と、
ｅ）少なくとも１つの保護層（１４）が設けられる工程と、
ｆ）該保護層（１４）および該導電層（４）がパターン化されて、ゲート電極が生成される工程と、
ｇ）該保護層（１４）が、少なくともソース領域（９）上で除去される工程と　を包含する、方法。
【請求項２】
導電層（４）としてポリシリコン層が用いられることを特徴とする、請求項１に記載の方法。
【請求項３】
前記保護層（１４）は、シリコン酸化物層（１４ａ）、シリコン窒化物層（１４ｂ）、シリコン酸化物層（１４ｃ）を含むことを特徴とする、請求項１または２に記載の方法。
【請求項４】
前記シリコン酸化物層（１４ａ、１４ｃ）として、ＴＥＯＳ層が用いられることを特徴とする、請求項２に記載の方法。
【請求項５】
前記ＤＭＯＳトランジスタは、半導体構成素子内にＣＭＯＳトランジスタと共に集積されることを特徴とする、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
前記ＣＭＯＳトランジスタの前記ゲート酸化物は、工程ｆ）と工程ｇ）との間に生成されることを特徴とする、請求項５に記載の方法。
【請求項７】
前記ＣＭＯＳトランジスタの前記ゲート電極は、工程ｆ）と工程ｇ）との間に生成されることを特徴とする、請求項５または６のいずれか１項に記載の方法。
【請求項８】
前記ＣＭＯＳトランジスタの前記ゲート電極の残部（１２）を除去するためのエッチングは、前記ソース領域（９）上で実行されることを特徴とする、請求項５〜７のいずれか１項に記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、ＤＭＯＳトランジスタを製作する方法、特に、半導体構成素子内にＣＭＯＳロジックと共に集積されるＤＭＯＳトランジスタを製作する方法に関する。
【０００２】
現在の電子製品の多くの用途において、純粋な情報処理に加えて、さらに、その電子製品がその環境において特定の形態で動作しなければならないという問題が生じる。このような用途は、非常に広範な製品を含む。これについての１つの例として、エアバッグの制御システムが挙げられる。これは、一方で、加速センサからの測定信号を評価し、他方、事故が起こった場合、エアバッグを起動させる。さらなる例は、バッテリーを再充電するインテリジェントチャージャである。
【０００３】
費用の理由で、これらのすべての異なった機能が、単一の半導体製品内に集積され得ると有利である。しかしながら、このタイプの「スマートパワー」製品を製造する際に用いられる製造プロセスには高い要求が課される。例えば、ＣＭＯＳトランジスタ、ＤＭＯＳ電力トランジスタおよびバイポーラトランジスタといった種々のタイプの構成素子は、高い実装密度でチップ上に集積される必要がある。この場合、集積は、個々のタイプの構成素子が、可能な限り理想的な構成素子パラメータを有するように行われる。しかしながら、同時に、製造プロセスは、可能な限り少ないプロセス工程、特に、少ないマスクレベルを有するべきである。
【０００４】
１つ以上のＤＭＯＳ電力トランジスタとＣＭＯＳロジックとの集積は、通常、２つの異なったゲート酸化物／ゲートポリ合成物を使用する。このようにして、ＤＭＯＳトランジスタのデバイスパラメータおよびＣＭＯＳトランジスタのデバイスパラメータは、特定の要求条件に応じて、実質的に互いに独立して設定され得る。２つのゲート酸化物／ゲートポリ合成物を統合する際の通常のプロセスシーケンスは、図１ａ〜図１ｆにおけるＤＭＯＳトランジスタの領域の模式的断面図を参照して概観される。
【０００５】
ＤＭＯＳトランジスタを製作するために、半導体基板１が提供され、この上で、個々のトランジスタ２と、いわゆる「ゲート酸化物」との間には、絶縁がすでに生成されている。続いて、ポリシリコン層４、そしてその後、絶縁層５が、フォトリソグラフィによって、いわゆるＤＭＯＳゲートスタックになるようにパターン化される（図１ａ）。
【０００６】
次に、フォトレジスト６が付与される。これは、第２のフォトリソグラフィレベルを用いてパターン化される。パターン化されたフォトレジスト６は、マスクを形成し、このマスクの支援によって、ＤＭＯＳトランジスタのボディ８およびソース９のためのドーパントが、ＤＭＯＳトランジスタ（図１ｂ）のソース領域に注入される。
【０００７】
熱処理によって、注入されたドーパントが拡散して、ＤＭＯＳトランジスタのボディ８およびソース９を形成する（図１ｃ）。非晶質化（ａｍｏｒｐｈｉｓｉｅｒｅｎｄｅ）ソース注入は、多くの場合、結晶に欠陥を引き起こす。ＤＭＯＳトランジスタのボディ８およびソース９の形成と共に、ＤＭＯＳトランジスタの製作が、接続注入（Ａｎｓｃｈｌｕｓｓｉｍｐｌａｎｔａｔｉｏｎｅｎ）を除いて、実質的に完了する。しかしながら、ＣＭＯＳトランジスタ（図示せず）の製作に用いられ、かつ、当然、さらに、実質的に完成されたＤＭＯＳトランジスタに影響を及ぼすさらなるプロセス工程が依然として後に続く。
【０００８】
次に、活性領域のエッチングによる除去（Ｆｒｅｉａｅｔｚｅｎ）が行われる。これによって、ＤＭＯＳトランジスタの領域において、ＤＭＯＳトランジスタのソースがエッチングにより除去される。活性領域のエッチングによるこの除去は、ＣＭＯＳトランジスタの領域において、ＣＭＯＳトランジスタのゲート酸化物の製作を準備するために利用される。このエッチング工程において、ＤＭＯＳゲートスタック（図１ｄ）の下部のＤＭＯＳゲート酸化物がアンダエッチング１０される。
【０００９】
その後、ＣＭＯＳトランジスタのゲート酸化物の製作が行われ、かつこのＣＭＯＳゲート酸化の際に、ＤＭＯＳトランジスタの領域において、露出するＤＭＯＳゲートポリエッジ（Ｆｌａｎｋｅ）が酸化され、アンダエッチング１０の領域において、ソース９への遷移部分にて、ＤＭＯＳトランジスタのゲート酸化物厚さが大きくなる（「バーズビーク」）。これによって、閾値電圧は制御不可能な影響を受ける。このことは、この電圧の散乱を著しく大きくする。次に、さらなるポリシリコン層１１の堆積が行われる。これは、ＣＭＯＳトランジスタの領域において、ＣＭＯＳゲートスタックを製作するために利用される（図１ｅ）。
【００１０】
以下に続くＣＭＯＳゲート電極のパターニングにおいて、ＤＭＯＳゲート電極（図１ｆ）のエッジにいわゆるスペーサ１２が残る。これらのエッジは、ポリシリコンが張り出すために、完全には除去され得ない。これらの高濃度にドーピングされたポリシリコンのスペーサ１２は、ＤＭＯＳトランジスタの閾値電圧の散乱および達成可能な歩留まりという点で、一連の負の影響を必然的に伴なう。
【００１１】
従来技術において、ＣＭＯＳトランジスタの製作は、すでに生成されたＤＭＯＳトランジスタに一連の負の影響を及ぼし、これらの影響は、ＤＭＯＳトランジスタのデバイスパラメータを著しく悪化させるか、または集積された構成素子全体を故障させ得ることが認識され得る。
【００１２】
従って、本発明の課題は、上述の困難を低減または完全に回避するＤＭＯＳトランジスタ構造を製作する方法を提供することである。
【００１３】
この課題は、請求項１に記載の方法によって解決される。本発明のさらなる有利な実施形態、構成および局面は、従属請求項、説明および添付の図面から明らかである。
【００１４】
本発明によると、ＤＭＯＳトランジスタ構造を製作する方法が提供される。この方法は、
ａ）ゲート酸化物を有する半導体基板が提供される工程と、
ｂ）このゲート酸化物上に導電層が設けられる工程と、
ｃ）この導電層がパターン化され、ここで、実質的に、ソース領域上に配置された導電層の部分のみが除去される工程と、
ｄ）ボディ領域およびソース領域が生成される工程と、
ｅ）少なくとも１つの保護層が設けられる工程と、
ｆ）この保護層および導電層がパターン化されて、ゲート電極が生成される工程と、
ｇ）この保護層が、少なくともソース領域上で除去される工程と
を包含する。
【００１５】
本発明は、保護層を用いることによって、すでに実質的に完成されたＤＭＯＳトランジスタ構造が、さらなるプロセス工程による負の影響から保護されるという利点を有する。本発明によると、ＤＭＯＳゲート電極は、従来技術において一般的であるように、単一のリソグラフィ工程によってパターン化されるのではなく、ＤＭＯＳゲート電極のパターニングが二つのリソグラフィ工程に分割される。第１のリソグラフィ工程において、実質的に、ＤＭＯＳトランジスタ構造のソース領域のみが開けられる（ｇｅｏｅｆｆｎｅｔ）。従って、なお存在する電極層は、次に続くボディ領域の生成のためのマスクとして用いられ得る。
【００１６】
ボディおよびソース領域を製作するための、ＤＭＯＳトランジスタ構造にとって重要なプロセス工程が実行された後に保護層が設けられる。この保護層は、さらなるリソグラフィ工程によって、ＤＭＯＳゲート電極を最終的にパターン化する際に、ソース領域上で保持された状態であり、例えば、ＣＭＯＳトランジスタまたはバイポーラトランジスタを製作するといった、さらなる処理工程においてこのソース領域を保護する。ＤＭＯＳゲートパターニングを２つのフォトリソグラフィレベルに分割するにも関わらず、本発明による方法は、リソグラフィ工程をさらに追加することなく実現され得る。なぜなら、従来技術において必要とされる、ボディ注入のためのマスクが省略されるからである。
【００１７】
好適には、導電層として、ポリシリコン層が用いられる。さらに、保護層がシリコン酸化物層、シリコン窒化物層、シリコン酸化物層を含む場合は好適である。ここで、シリコン酸化物層として、ＴＥＯＳ層が用いられる場合は特に好適である。
【００１８】
好適な実施形態によると、ＤＭＯＳトランジスタは、ＣＭＯＳトランジスタと共に半導体構成素子内に集積される。この場合、保護層は、すでに、実質的に完成されたＤＭＯＳトランジスタ構造を、ＣＭＯＳトランジスタのゲート酸化物／ゲート電極を製作するさらなるプロセス工程の負の影響から保護することに特に役に立つ。
【００１９】
ここで、ＣＭＯＳトランジスタのゲート酸化物が、工程ｆ）と工程ｇ）との間で生成される場合は、特に好適である。さらに、ＣＭＯＳトランジスタのゲート電極が、工程ｆ）と工程ｇ）との間で製作される場合は、好適である。さらなる好適な実施形態によると、ソース領域上のＣＭＯＳトランジスタのゲート電極の残部を除去するためのエッチングが実行される。
【００２０】
本発明は、以下において、図面の図を参照してより詳細に説明される。
【００２１】
図２ａ〜図２ｆは、本発明による、ＤＭＯＳトランジスタ構造を製作する方法の模式図を示す。ＤＭＯＳトランジスタ構造を製作するために、半導体基板１が提供される。この半導体基板上には、個々のトランジスタと「ゲート酸化物」３との間に絶縁２がすでに生成されている。さらに、すべてのウェル領域、埋め込み領域、ならびにＤＭＯＳトランジスタおよびＣＭＯＳトランジスタの完全な製作のために必要とされる深い拡散が生成された。次に、導電層、好適にはポリシリコン層４およびこのポリシリコン層４の上に絶縁層５が堆積される。続いて、フォトリソグラフィによりポリシリコン層４および絶縁層５がパターン化されて、ポリシリコン層４が、実質的にソース領域においてのみ開けられる（図２ａ）。他のすべての領域、特に、続いてＣＭＯＳトランジスタが生成されるべき領域は、ポリシリコン層４によって被覆された状態で保持される。
【００２２】
次に、ボディ領域およびソース領域を製作するためにドーパントの注入が実行される。ボディ８およびソース９の注入は、パターン化されたポリシリコン層４によってマスキングされる。このプロセスで、最初に、ボディ領域のドーパントが注入され、熱処理によって、半導体基板１内に押し込まれる。次に、ソース領域のドーパントが注入され、第２の熱処理によって、半導体基板１内に押し込まれる。これにより、ボディに拡散された後、追加的な手間をかけることなくソース注入が実行され得るという、従来の方法に対する利点が明らかになる。このことは、結晶欠陥の密度を低減し、ソースドーピングの最適化を容易にする。好適には、第１の熱処理（炉工程）（図２ｂ）の開始時に、開放したポリシリコンエッジをシールするための酸化１３が行われる。
【００２３】
その後、ソース領域および残ったポリシリコン領域は、保護層１４によって覆われる（図２ｃ）。本例示の実施形態において、保護層１４は、個々の３つの層、すなわち、シリコン酸化物層１４ａ、シリコン窒化物層１４ｂおよびさらなるシリコン酸化物層１４ｃを含む。３つのすべての層は、好適には、ＣＶＤ法を用いて生成される。特に、シリコン酸化物層１４ａ、１４ｃの２つの層がＴＥＯＳ法によって生成される場合は好適である。
【００２４】
次に、ＤＭＯＳゲートスタックが、第２のフォトリソグラフィレベルを用いて完全にパターン化される。このプロセスにおいて、導電層４が、他のすべての構成素子の領域において、特に、なお生成されるべきＣＭＯＳトランジスタ（図示せず）の領域においてもまた除去される。ここで、保護層１４は、導電層４をエッチングするためのハードマスクとして用いられ得る。
【００２５】
次に、活性領域がエッチングにより除去される。ＣＭＯＳトランジスタのゲート酸化の前に、シリコン表面をエッチングして除去する際に、上部ＴＥＯＳ層が除去される。しかしながら、ＤＭＯＳゲート電極のアンダエッチングは（従来技術によると、プロセスシーケンスにおけるこの時点で現れる）シリコン窒化物層により回避される。従って、プロセスの進行において、ゲート電極のエッジにおいて、いわゆる「バードビーク」の形成もまた効果的に回避される。これは、従来技術の方法に対する、本発明による方法のさらなる重要な利点である。
【００２６】
次に、窒化物層が、例えば、ウェットエッチングによって除去される。その結果生じる状態が図２ｄに示される。従って、ＣＭＯＳトランジスタのゲート酸化物を形成する前、およびさらなる導電層、特に、さらなるポリシリコン層を堆積させる前に、ＤＭＯＳソース領域が、なおＴＥＯＳ層１４ａによって覆われる。これにより、さらなる部分酸化、従って、いわゆる「バードビーク」の形成が、ソース領域におけるＤＭＯＳゲート電極の下で実質的に回避されるという利点が明らかである（図２ｅ）。
【００２７】
ＣＭＯＳトランジスタのゲート電極を形成する導電層をパターニングする際に、通常、ソース領域上のＤＭＯＳゲート電極の隣に導電層の残部が残留する。ソース領域における、このポリシリコンの残部１２は、残った保護層１４（ＴＥＯＳ層１４ａ）によって、ここで、十分に、ソース領域およびＤＭＯＳゲート電極から分離されて、特に、ＤＭＯＳゲート電極の張り出し領域の下にはもはや存在しない。
【００２８】
随意的に、このポリシリコンの残部１２は、さらなるリソグラフィ工程によってもまた、容易に除去され得る。次に、ＤＭＯＳトランジスタの接続が生成される。このために、一般に通例であるように、ソース９の上にスペーサ（図示せず）が生成され、接続注入が実行される。スペーサを生成する場合、ソース９上のシリコン酸化物層１４ａは除去されて、ソース９は、さらなるプロセス工程において、導電層（図示せず）によって接触させられ得る。
【図面の簡単な説明】
【図１ａ】
図１ａは、従来技術による方法の模式図を示す。
【図１ｂ】
図１ｂは、従来技術による方法の模式図を示す。
【図１ｃ】
図１ｃは、従来技術による方法の模式図を示す。
【図１ｄ】
図１ｄは、従来技術による方法の模式図を示す。
【図１ｅ】
図１ｅは、従来技術による方法の模式図を示す。
【図１ｆ】
図１ｆは、従来技術による方法の模式図を示す。
【図２ａ】
図２ａは、本発明による方法の模式図を示す。
【図２ｂ】
図２ｂは、本発明による方法の模式図を示す。
【図２ｃ】
図２ｃは、本発明による方法の模式図を示す。
【図２ｄ】
図２ｄは、本発明による方法の模式図を示す。
【図２ｅ】
図２ｅは、本発明による方法の模式図を示す。
【図２ｆ】
図２ｆは、本発明による方法の模式図を示す。
【国際公開パンフレット】
2004512694.tif 000003
2004512694.tif 000004
2004512694.tif 000005
2004512694.tif 000006
2004512694.tif 000007
2004512694.tif 000008
2004512694.tif 000009
2004512694.tif 000010
2004512694.tif 000011
2004512694.tif 000012
2004512694.tif 000013
2004512694.tif 000014
2004512694.tif 000015
2004512694.tif 000016
2004512694.tif 000017
2004512694.tif 000018
2004512694.tif 000019
【国際公開パンフレット（コレクトバージョン）】
2004512694.tif 000020
2004512694.tif 000021
【国際調査報告】
2004512694.tif 000022
2004512694.tif 000023
2004512694.tif 000024
2004512694.tif 000025