(57)【要約】【課題】チャネル材料として絶縁体−半導体相転移物質膜を利用した電界効果トランジスタ及びその製造方法を提供する。【解決手段】ゲート電界無印加時に、表面にホール電荷が流入しない第１状態と、負電界が印加されることにより、表面に多量のホール電荷が流入して導電性チャネルを形成する第２状態とを選択的に示す絶縁体−半導体相転移物質膜を備える電界効果トランジスタである。該絶縁体−半導体相転移物質膜上には、ゲート絶縁膜が配置され、絶縁体−半導体相転移物質膜に一定の大きさの負電界を印加させるためのゲート電極がゲート絶縁膜上に形成される。ソース電極及びドレイン電極は、絶縁体−半導体相転移物質膜が第２状態にある間、導電性チャネルを介してキャリアが移動するように、絶縁体−半導体相転移物質膜の両側から互いに対向するように配置される。
2006526273.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電界無印加時に、表面にホール電荷が流入しない第１状態と、負電界が印加されることにより、表面に多量のホール電荷が流入して導電性チャネルを形成する第２状態とを選択的に示す絶縁体−半導体相転移物質膜と、
前記絶縁体−半導体相転移物質膜上のゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記絶縁体−半導体相転移物質膜に一定の大きさの負電界を印加させることができるゲート電極と、
前記絶縁体−半導体相転移物質膜が前記第２状態にある間、前記導電性チャネルを介してキャリアが移動するように、前記絶縁体−半導体相転移物質膜の両側で互いに対向するように配置されたソース電極及びドレイン電極と、
を備えていることを特徴とする電界効果トランジスタ。
【請求項２】
前記絶縁体−半導体相転移物質膜は、シリコン基板、絶縁膜を有するシリコン（ＳＯＩ）基板、又は、サファイア基板上に配置されることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記絶縁体−半導体相転移物質の薄膜は、ＶＯ２薄膜であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項４】
前記絶縁体−半導体相転移物質膜は、テトラシアノキノジメタン（ＴＣＮＱ）にアルカリ元素が添加されたアルカリテトラシアノキノジメタン（Ａｌｋａｌｉ−ＴＣＮＱ）材料であり、Ｎａ−ＴＣＮＱ、Ｋ−ＴＣＮＱ、Ｒｂ−ＴＣＮＱ及びＣｓ−ＴＣＮＱの有機物材料薄膜のうちのいずれか一つを含むことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項５】
前記ゲート絶縁膜は、Ｂａ０．５Ｓｒ０．５ＴｉＯ３、Ｐｂ１−ｘＺｒｘＴｉＯ３（０≦ｘ≦０．５）、Ｔａ２Ｏ３、Ｓｉ３Ｎ４又はＳｉＯ２誘電体膜であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項６】
前記ソース電極、ドレイン電極及びゲート電極は、Ａｕ／Ｃｒ電極であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項７】
電界無印加時に、表面にホールが流入しない第１状態と、負電界が印加されることにより、表面に多量のホールが流入して導電性チャネルを形成する第２状態とを選択的に示す絶縁体−半導体相転移物質膜を基板上に形成するステップと、
前記絶縁体−半導体相転移物質の薄膜の両側及び上部の一部領域を覆うソース電極及びドレイン電極を形成するステップと、
前記基板、ソース電極、ドレイン電極及び絶縁体−半導体相転移物質膜上に絶縁膜を形成するステップと、
前記絶縁膜上にゲート電極を形成するステップと、
を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項８】
前記絶縁体−半導体相転移物質膜として、ＶＯ２薄膜を用いることを特徴とする請求項７に記載の電界効果トランジスタの製造方法。
【請求項９】
前記絶縁体−半導体相転移物質膜として、テトラシアノキノジメタン（ＴＣＮＱ）にアルカリ元素が添加されたアルカリテトラシアノキノジメタン（Ａｌｋａｌｉ−ＴＣＮＱ）材料を用い、Ｎａ−ＴＣＮＱ、Ｋ−ＴＣＮＱ、Ｒｂ−ＴＣＮＱ及びＣｓ−ＴＣＮＱの有機物材料薄膜のうちのいずれか一つを含むことを特徴とする請求項７に記載の電界効果トランジスタの製造方法。
【請求項１０】
前記絶縁体−半導体相転移物質膜を、数十ｎｍ２乃至数μｍ２の面積になるようにパターニングするステップをさらに含むことを特徴とする請求項７に記載の電界効果トランジスタの製造方法。
【請求項１１】
前記パターニングは、フォトリソグラフィ及びＲＦイオンミリングエッチング法を使用して行うことを特徴とする請求項１０に記載の電界効果トランジスタの製造方法。
【請求項１２】
前記ソース電極、ドレイン電極及びゲート電極は、リフトオフ工程を使用して形成することを特徴とする請求項７に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ及びその製造方法に係り、さらに詳細には、チャネル材料として絶縁体−半導体相転移物質膜を利用した電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
現在、超小型及び超高速用スイッチングトランジスタとして、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が主に用いられている。ＭＯＳＦＥＴは、低いドレイン電圧で、線形的特性を示す２個のｐｎ接合構造を基本構造として採用している。しかし、素子の集積度上昇によってチャネル長を縮小させると、短チャネル効果による様々な問題が現れる。例えば、チャネル長をほぼ５０ｎｍ以下に縮小させる場合、空乏層の増加によりキャリアの濃度が変化し、ゲートとチャネルとの間を貫通して流れる電流も大きく増加する。
【０００３】
斯かる問題を解決するための一つの方法として、ハバードの連続的金属−絶縁体相転移（Ｍｏｔｔ−Ｈｕｂｂａｒｄ ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ ｔｒａｎｓｉｔｉｏｎ）、即ち、二次相転移を行うモット−ハバード（Ｍｏｔｔ−Ｈｕｂｂａｒｄ）絶縁体をチャネル層に使用する電界効果トランジスタ（ＦＥＴ）についての研究が活発に進められている。ハバードの連続金属−絶縁体相転移は、非特許文献１で説明され、これを利用したトランジスタは、非特許文献２に記述されている。ハバードの連続金属−絶縁体相転移を利用したトランジスタをモット−ハバードＦＥＴあるいはモットＦＥＴという。モット−ハバードＦＥＴは、金属−絶縁体相転移によりオン／オフ動作を行う。そして、ＭＯＳＦＥＴと異なり、空乏層が存在しないので、素子の集積度を大きく向上させることができるだけではなく、ＭＯＳＦＥＴより高速のスイッチング特性を示すことができるものとして知られている。
【０００４】
ところで、モット−ハバードＦＥＴは、チャネル材料であるモット−ハバード絶縁体を使用するが、その絶縁体は、伝導性の大きい金属化合物であり、物質の不均一性を有している。この不均一性により、大きい漏れ電流が生まれ、結局、上記トランジスタは、低いゲート電圧及び低いソース−ドレイン電圧で大きい電流増幅を得られないという限界を有している。例として、Ｙ１−ｘＰｒｘＢａ２Ｃｕ３Ｏ７−ｄ（ＹＰＢＣＯ）のようなモット−ハバード絶縁体は、伝導性の大きいＣｕ元素である。そのモット−ハバード絶縁体は、上記非特許文献２に掲載されている。
【非特許文献１】Ｊ．Ｈｕｂｂａｒｄ，Ｐｒｏｃ．Ｒｏｙ．Ｓｃｉ．（Ｌｏｎｄｏｎ）Ａ２７６，２３８（１９６３），Ａ２８１，４０−１（１９６３）
【非特許文献２】Ｄ．Ｍ．Ｎｅｗｎｓ；Ｊ．Ａ．Ｍｉｓｅｗｉｃｈ；Ｃ．Ｃ．Ｔｓｕｅｉ；Ａ．Ｇｕｐｔａ；Ｂ．Ａ．Ｓｃｏｔｔ；Ａ．Ｓｃｈｒｏｔｔ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７３，７８０（１９９８）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、低いゲート電圧及び低いソース−ドレイン電圧でも大きい電流増幅を得ることができるように、チャネル材料として絶縁体−半導体相転移物質膜を利用したＦＥＴを提供することである。
【０００６】
本発明が解決しようとする他の技術的課題は、上記のようなＦＥＴの製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上記技術的課題を解決するために、本発明に係るＦＥＴは、ゲート電界無印加時に、表面にホール電荷が流入しない第１状態と、負電界が印加されることにより、表面に多量のホール電荷が流入して導電性チャネルを形成する第２状態とを選択的に示す絶縁体−半導体相転移物質膜と、前記絶縁体−半導体相転移物質膜上のゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記絶縁体−半導体相転移物質膜に一定の大きさの負電界を印加させることができるゲート電極と、前記絶縁体−半導体相転移物質膜が前記第２状態にある間、前記導電性チャネルを介してキャリアが移動するように、前記絶縁体−半導体相転移物質膜の両側で互いに対向するように配置されたソース電極及びドレイン電極とを備えることを特徴とする。
【０００８】
前記絶縁体−半導体相転移物質膜は、シリコン基板、絶縁膜を有するシリコン基板又はサファイア基板上に配置されることが望ましい。
【０００９】
前記絶縁体−半導体相転移物質膜は、ＶＯ２（バナジウム酸化物）薄膜であることが望ましい。
【００１０】
前記絶縁体−半導体相転移物質膜としては、テトラシアノキノジメタン（ＴＣＮＱ）にアルカリ元素が添加された材料であるアルカリテトラシアノキノジメタン（Ａｌｋａｌｉ−ＴＣＮＱ）の薄膜であることも望ましい。前記アルカリテトラシアノキノジメタン材料としては、Ｎａ−ＴＣＮＱ、Ｋ−ＴＣＮＱ、Ｒｂ−ＴＣＮＱ、Ｃｓ−ＴＣＮＱ等がある。
【００１１】
前記ゲート絶縁膜は、Ｂａ０．５Ｓｒ０．５ＴｉＯ３、Ｐｂ１−ｘＺｒｘＴｉＯ３（０≦ｘ≦０．５）、Ｔａ２Ｏ３、Ｓｉ３Ｎ４又はＳｉＯ２誘電体膜であることが望ましい。
【００１２】
前記ソース電極、ドレイン電極及びゲート電極は、Ａｕ／Ｃｒ電極であることが望ましい。
【００１３】
前記他の技術的課題を解決するために、本発明に係るＦＥＴの製造方法は、ゲート電界無印加時に、表面にホール電荷が流入しない第１状態と、負電界が印加されることにより、表面に多量のホール電荷が流入して導電性チャネルを形成する第２状態とを選択的に示す絶縁体−半導体相転移物質膜を基板上に形成するステップと、前記絶縁体−半導体相転移物質膜の両側及び上部の一部領域を覆うソース電極及びドレイン電極を形成するステップと、前記基板、ソース電極、ドレイン電極及び絶縁体−半導体相転移物質膜上に絶縁膜を形成するステップと、前記絶縁膜上にゲート電極を形成するステップとを含むことを特徴とする。
【００１４】
前記基板としては、シリコン単結晶基板、絶縁膜を有するシリコン基板又はサファイア基板を使用することが望ましい。
【００１５】
前記絶縁体−半導体相転移物質膜としては、ＶＯ２薄膜を使用することが望ましい。
【００１６】
前記絶縁体−半導体相転移物質膜としては、アルカリテトラシアノキノジメタン材料の薄膜を使用することもできる。
【００１７】
本発明において、前記絶縁体−半導体相転移物質膜を、数十ｎｍ２から数μｍ２の面積になるようにパターニングするステップをさらに含むことが望ましい。
【００１８】
この場合、前記パターニングは、フォトリソグラフィ及びＲＦイオンミリングエッチング法を使用して行うことが望ましい。
【００１９】
前記ソース電極、ドレイン電極及びゲート電極は、リフトオフ工程を使用して形成することが望ましい。
【発明を実施するための最良の形態】
【００２０】
以下、添付された図面を参照しつつ、本発明の望ましい実施の形態について詳細に説明する。
【００２１】
図１は、本発明に係るＦＥＴのチャネル材料の温度に対する抵抗特性を示したグラフである。
【００２２】
図１に図示されているように、本発明に係るＦＥＴのチャネル材料として使用される絶縁体−半導体相転移物質膜として、例えば代表的なものとして、ＶＯ２薄膜の場合を例とすれば、ＶＯ２薄膜は、モット−ブリンクマン−ライス絶縁体である。従って、温度が約３３０Ｋまでは、抵抗が対数関数的に減少するが、温度が約３４０Ｋになると、抵抗は急激に減少し、金属に相転移が起きる。斯かる相転移現象は、たとえ常温では自然に起こるものではないにしても、一定条件下で、即ち、ＶＯ２薄膜の表面に一定電位を発生させ、ＶＯ２薄膜に充電ホールを注入させることにより、常温でも発生させることができる。斯かる物理的な絶縁体−金属相転移現象の利用のためには、ソースとドレインとの間に相対的に大きい電圧を印加させた状態で、ＶＯ２薄膜に充電ホールを注入させる環境を設けなければならない。しかし、本発明に係るＦＥＴの場合、斯かる絶縁体−金属相転移現象を利用するものではない。即ち、ソースとドレインとの間に、相対的に小さな電圧が印加されても、ＶＯ２薄膜の表面に負電界を形成させることにより、ソースとドレインとの間に電流移動が発生する現象を利用するのである。斯かる現象が起こり得る根拠を次に説明する。
【００２３】
図２は、本発明に係るＦＥＴ用のＶＯ２薄膜のホール効果測定結果を表したグラフである。図２において、「−」記号は、ホールであることを表している。
【００２４】
図２に図示されているように、ホール効果の測定結果を見ると、温度が約３３４ＫでＶＯ２薄膜内には、約１０．７×１０１５／ｃｍ３の電子が測定され、その後温度が上昇するにつれて測定される電子の量は、急速に増加し始める。これは、前述のように、ＶＯ２薄膜の絶縁体−金属相転移性質を説明する根拠となる。一方、約３３２Ｋの温度では、１．１６×１０１７／ｃｍ３のホールが測定され、約３３０Ｋの温度では、７．３７×１０１５／ｃｍ３のホールが測定される。そして、温度が低くなるほどに、測定されるホールの量は、徐々に少なくなり、約３２４Ｋになると、約１．２５×１０１５／ｃｍ３のホールが測定される。電子とは異なり、ホール効果により測定されるホールの場合、多くの量が測定されるほど、ゲート電界により誘起されるホールの量は、より少ないということを意味し、これと反対に、少ない量が測定されるほど、ゲート電界により誘起されるホールの量は、より多いということを意味する。即ち、温度が低下するほど、より多数のホールが一定の量子ウェル内に閉じ込められ、これは、即ち、若干の電界印加だけでも、量子ウェルに閉じ込められた多くのホールの誘起により、良好な導電状態を発生させられるということを意味する。絶縁体−半導体相転移物質は、斯かる特性を有する物質を意味する。即ち、電界が形成されていない状態では、絶縁状態が保持され、負電界が形成される状態では、誘起されたホールにより、伝導性チャネルが設けられるという特性を有する。斯かる絶縁体−半導体相転移物質の例としては、ＶＯ２薄膜以外にも、アルカリテトラシアノキノジメタン系の有機物材料がある。前記アルカリテトラシアノキノジメタン材料としては、Ｎａ−ＴＣＮＱ、Ｋ−ＴＣＮＱ、Ｒｂ−ＴＣＮＱ、Ｃｓ−ＴＣＮＱ等がある。
【００２５】
図３は、斯かる絶縁体−半導体相転移物質膜をチャネル材料として利用したＦＥＴの一例を示したレイアウト図であり、図４は、図３のIV−IV’線の切断線に対応して表した断面図である。そして、図５は、図３の「Ａ」部分を拡大して示した平面図である。
【００２６】
図３乃至図５を参照すると、サファイア（Ａｌ２Ｏ３）単結晶基板１１０上に、およそ７００Å乃至１，０００Åの厚さを有し、数μｍ２の面積のパターン形状を有するＶＯ２薄膜１２０が配置される。このＶＯ２薄膜１２０は、前述の絶縁体−半導体相転移物質の薄膜である。従って、ＶＯ２薄膜１２０の代わりに、他の絶縁体−半導体相転移物質膜を使用することも可能である。Ａｌ２Ｏ３単結晶基板１１０は、ＶＯ２薄膜１２０を形成するのに良好な基板材料であるために用いられている。しかし、Ａｌ２Ｏ３単結晶基板１１０だけに限定されるものではなく、他の絶縁体−半導体相転移物質膜を使用する等の場合によっては、Ｓｉ単結晶基板、又は、絶縁膜を有するシリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使用することもできる。
【００２７】
Ａｌ２Ｏ３単結晶基板１１０及びＶＯ２薄膜１２０の上部一部表面上には、ソース電極としての第１Ａｕ／Ｃｒ電極１３０、及び、ドレイン電極としての第２Ａｕ／Ｃｒ電極１４０が形成される。第１Ａｕ／Ｃｒ電極１３０は、ＶＯ２薄膜１２０の左側側面と一部表面に接着される。第２Ａｕ／Ｃｒ電極１４０は、ＶＯ２薄膜１２０の右側側面と一部表面に接着される。ＶＯ２薄膜１２０上において、第１Ａｕ／Ｃｒ電極１３０と第２Ａｕ／Ｃｒ電極１４０とは、チャネル長程度離隔して互いに対向するように配置される。図５に図示されているように、ＶＯ２薄膜１２０の間、即ち、チャネルの長Ｌは、約３μｍであり、チャネルの幅Ｗは、約５０μｍである。本実施の形態では、ソース電極及びドレイン電極としてＡｕ／Ｃｒの二重金属薄膜を使用したが、Ａｕ／Ｃｒ二重金属薄膜のうちＣｒ膜は、Ａｌ２Ｏ３単結晶基板１１０とＡｕ膜との間の良好な接着のためのバッファ層として用いられ、約５０ｎｍの厚さを有する。
【００２８】
このように形成した第１Ａｕ／Ｃｒ電極１３０及び第２Ａｕ／Ｃｒ電極１４０、四角形のＶＯ２薄膜１２０並びにＡｌ２Ｏ３基板１１０の一部の表面上には、図３のように、二つの電極パッドを残してゲート絶縁膜１５０が形成される。このゲート絶縁膜１５０としては、誘電率（ε）が約４３であるＢａ０．５Ｓｒ０．５ＴｉＯ３（ＢＳＴＯ）誘電体膜を使用できるが、これに限定されるものではない。即ち、ゲート絶縁膜１５０として、ＢＳＴＯ誘電体膜の代わりに他の誘電体膜、例えばＰｂ１−ｘＺｒｘＴｉＯ３（０≦ｘ≦０．５）、Ｔａ２Ｏ３のような高誘電率の誘電体膜、又は、Ｓｉ３Ｎ４、ＳｉＯ２誘電体膜のような一般的な絶縁特性を有する絶縁膜を使用することもできる。ゲート絶縁膜１５０上には、ゲート電極として、第３Ａｕ／Ｃｒ電極１６０が形成される。
【００２９】
このように、ＶＯ２薄膜をチャネル材料として使用したＦＥＴの動作過程及びそれによる動作特性を、グラフを参照しつつ説明すると、以下の通りである。
【００３０】
前記ＦＥＴの動作特性を示した図６に図示されているように、低い範囲のソース・ドレイン電圧が印加された状態で、ゲート電極１６０にバイアスを印加しない場合（６１０）と、負バイアスを印加する場合（６２０，６３０）とでは、流れる電流の量は大きく異なる。即ち、ソース・ドレイン電圧が約０．３Ｖである状態で、ゲート電極１６０にバイアスを印加しない場合、ソースとドレインとの間に流れる電流の量は、ほとんど無視できるほどに非常に小さい。これは、チャネル膜として用いられるＶＯ２薄膜内のホールが量子ウェル内から外に出られないために、伝導性を帯びないからである。しかし、ソース・ドレイン電圧が約０．３Ｖである状態で、ゲート電極１６０に負バイアス、即ち、２Ｖを印加する場合（６２０）又は１０Ｖを印加する場合（６３０）には、ソースとドレインとの間に流れる電流の量は、ゲート電極１６０にバイアスを印加しない場合（６１０）と比較し、約２５０倍増加するということが分かる。これは、ＶＯ２薄膜の表面に−２Ｖ又は１０Ｖの負バイアスを印加させることにより、量子ウェル内の多くのホールがＶＯ２薄膜の表面に誘起され、これによりソースとドレインとの間に伝導性経路が設けられるために発生するものである。
【００３１】
以下では、図３及び図４を参照し、本発明に係るＦＥＴの製造方法を説明する。
【００３２】
先ず、Ａｌ２Ｏ３（１１０２）単結晶基板１１０上に、ＶＯ２薄膜１２０を約７００Å乃至１，０００Åの厚さに形成する。ＶＯ２薄膜１２０上に、フォトレジスト膜をスピンコータを使用して塗布し、Ｃｒマスクを利用したフォトリソグラフィ工程とエッチング工程とを行い、ＶＯ２薄膜１２０をパターニングする。エッチング法としては、ＲＦイオンミリング法を使用することができ、斯かるパターニング工程を経ると、数μｍ２の面積の四角形ＶＯ２薄膜１２０が形成される。
【００３３】
次に、ＶＯ２薄膜の一部を除去したＡｌ２Ｏ３（１１０２）単結晶基板１１０及び四角形のＶＯ２薄膜１２０の表面上に、Ａｕ／Ｃｒ膜を約２００ｎｍの厚さに形成する。そして、一般的なリフトオフ工程を進め、ＶＯ２薄膜１２０の左右両側とＶＯ２薄膜１２０の一部表面とを覆う第１Ａｕ／Ｃｒ電極１３０と第２Ａｕ／Ｃｒ電極１４０とを形成する。リフトオフ工程によりＡｕ／Ｃｒ膜の一部を除去するとき、チャネル長及び幅がそれぞれ３μｍ及び５０μｍになるように注意して製作する。尚、場合により、チャネル長及び幅は、異なったサイズに製作されることもある。
【００３４】
次に、Ａｌ２Ｏ３（１１０２）単結晶基板１１０、第１Ａｕ／Ｃｒ電極１３０、第２Ａｕ／Ｃｒ電極１４０及びＶＯ２薄膜１２０の露出表面上に、ゲート絶縁膜１５０を形成した後、第１電極１３０及び第２電極１４０のパッドがよく表れるように、再びパターニングする。そして、ゲート絶縁膜１５０上に、ゲート電極としての第３Ａｕ／Ｃｒ電極１６０を形成する。この第３Ａｕ／Ｃｒ電極１６０の形成方法は、第１Ａｕ／Ｃｒ電極１３０及び第２Ａｕ／Ｃｒ電極１４０の形成方法と同一である。
【産業上の利用可能性】
【００３５】
本発明に係るＦＥＴによれば、チャネル領域として、一般的なトランジスタでのｐｎ接合半導体領域を利用する代わりに、絶縁体−半導体相転移物質の薄膜を使用することにより、短チャネル効果に対する制限がなくなり、結果として、素子の集積度及びスイッチング速度を大きく向上させることができる。また、ソース・ドレイン間に相対的に小さいバイアスを印加させた状態で、ゲート電極に負電圧を印加しているか否かによって絶縁状態又は伝導状態を提供し、特に伝導状態では、絶縁状態に比べて約２５０倍以上の電流を流すことができる。
【００３６】
以上、本発明について、その実施の形態を参考に説明したが、それらは例示的なものに過ぎず、当該分野における当業者ならば、それらから多様な変形及び均等な他の実施の形態が可能であるということが理解されるであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲によって画定されるものである。
【図面の簡単な説明】
【００３７】
【図１】本発明に係るＦＥＴのチャネル材料の温度による抵抗特性を示したグラフである。
【図２】本発明に係るＦＥＴのホール効果の測定結果を示したグラフである。
【図３】本発明に係るＦＥＴのレイアウトを示した図面である。
【図４】図３のＦＥＴをIV−IV’線に沿って切断して示した断面図である。
【図５】図３の「Ａ」部分を拡大して示した図面である。
【図６】図３のＦＥＴの動作特性を示したグラフである。
【符号の説明】
【００３８】
１００  ＦＥＴ
１１０  基板
１２０  ＶＯ２薄膜
１３０  第１Ａｕ／Ｃｒ電極
１４０  第２Ａｕ／Ｃｒ電極
１５０  ゲート絶縁膜
１６０  第３Ａｕ／Ｃｒ電極
【図１】
2006526273.tif 000003
【図２】
2006526273.tif 000004
【図３】
2006526273.tif 000005
【図４】
2006526273.tif 000006
【図５】
2006526273.tif 000007
【図６】
2006526273.tif 000008
【国際調査報告】
2006526273.tif 000009