(57)【要約】集積回路の電気的に測定された欠陥を、高速で位置決めする方法は、並列電気テストを行うように構成されたテスト構造体を有するテスト・チップを作製するための情報を供給すること、を含んでいる。そのテスト・チップ上のテスト構造体は、並列電気テスタを用いて、電気的にテストされる。その電気的テストの結果を分析して、テスト・チップ上の各欠陥が位置決めされる。
2006515464.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）並列の電気的テスト用に構成された複数のテスト構造体を有するテスト・チップを作製するための情報を供給し、
（ｂ）並列電気テスタを用いて前記テスト・チップ上の前記テスト構造体を電気的にテストし、
（ｃ）前記電気的テストの結果を分析して、前記テスト・チップ上の欠陥を位置決めすることを特徴とする、
集積回路の電気的に測定された欠陥を高速位置決めする方法。
【請求項２】
さらに、検査ツールを用いて前記テスト・チップ上の前記位置決めされた欠陥を検査する、請求項１に記載された方法。
【請求項３】
前記検査ツールは走査電子顕微鏡（ＳＥＭ）である、請求項２に記載された方法。
【請求項４】
前記ＳＥＭの視野とコンパチブルであるように前記テスト・チップ上の前記テスト構造体のサイズを調整する、請求項３に記載された方法。
【請求項５】
前記テスト構造体を１つ以上のパッド・グループにグループ化し、１つのパッド・グループにおける前記テスト構造体が一緒に並列に電気的にテストされるものである、請求項１に記載された方法。
【請求項６】
１つのパッド・グループは、
２列のテスト構造体と、
前記２列のテスト構造体の間に配置された２列のパッドと、
を含むものである、請求項５に記載の方法。
【請求項７】
複数のパッド・グループを１つ以上のスティックにグループ化し、１つのスティックにおける前記パッド・グループは一緒に並列に電気的にテストされるものである、請求項５に記載の方法。
【請求項８】
１つのスティックにおける前記パッド・グループは、前記並列電気テスタに接続されたプローブ・カードを用いて一緒に並列に電気的にテストされるものである、請求項７に記載の方法。
【請求項９】
複数のテスト構造体と、それに対応するパッドとを有する１つ以上のセルが、１つのスティックにおける２つのパッド・グループの間に配置されており、前記１つ以上のセルを用いて前記プローブ・カードの動作が検証される、請求項８に記載の方法。
【請求項１０】
さらに、２つ以上のスティックを一緒にレイアウトにおいて重ねることを特徴とする、請求項７に記載の方法。
【請求項１１】
さらに、スキャナ・フィールド内に適合するよう前記レイアウトにおいて一緒に重ねるスティックの数を調整することを特徴とする、請求項１０に記載の方法。
【請求項１２】
さらに、光学的検査ツールを用いて前記テスト・チップをインライン検査することを特徴とする、請求項１に記載の方法。
【請求項１３】
前記テスト・チップは複数の設計パターンのバリエーションを含むものであることを特徴とする、請求項１に記載の方法。
【請求項１４】
前記テスト構造体は２端子または４端子テスト構造体であることを特徴とする、請求項１に記載の方法。
【請求項１５】
前記テスト構造体の１つはスネーク櫛状セルであって、前記スネーク櫛状セルにおける欠陥を、前記スネーク櫛状セル内の位置に位置決めするよう構成されたスネーク櫛状セルである、請求項１に記載の方法。
【請求項１６】
電気的テストは、
測定電圧に基づいて決定された線抵抗を第１の閾値抵抗と比較し、
前記線抵抗が前記第１の閾値抵抗より小さいとき、ソフト短絡を検出し、
前記線抵抗を第２の閾値抵抗と比較し、
前記線抵抗が前記第２の閾値抵抗より小さいとき、ハード短絡を検出し、
前記第１の閾値抵抗は前記第２の閾値抵抗より大きいものである、請求項１に記載の方法。
【請求項１７】
電気的テストは、
互いに隣接する複数の線についての平均抵抗を決定し、
線抵抗を前記平均抵抗と比較し、
前記線抵抗が前記平均抵抗より第１の指定量だけ小さいとき、ソフト短絡を検出し、
前記線抵抗が前記平均抵抗より第２の指定量だけ小さいとき、ハード短絡を検出し、
前記第１の指定量は前記第２の指定量より小さいものである、請求項１に記載の方法。
【請求項１８】
前記並列電気テスタはウェハ・ローダおよびウェハ・プローバに接続され、
さらに、１つ以上のテスト・チップを、テストするために前記ウェハ・ローダから前記ウェハ・プローバにロードし、
前記ウェハ・プローバは、並列に電気的にテストされるべき前記テスト・チップ上の前記テスト構造体に電気的にコンタクトを形成するためのプローブ・カードを含むものである、請求項１に記載の方法。
【請求項１９】
さらに、前記プローブ・カードと前記並列電気テスタにおけるピン終端モジュールの間でテスト信号を伝送し、
前記ピン終端モジュールと前記並列電気テスタにおける測定制御モジュールの間でテスト信号を伝送し、
前記並列電気テスタにおけるテスタ制御モジュールから前記ウェハ・プローバにコマンドを送信する、請求項１８に記載の方法。
【請求項２０】
さらに、前記測定制御モジュールから前記ピン終端モジュールに、電圧源を供給し制御信号を送信するものである、請求項１９に記載の方法。
【請求項２１】
さらに、前記プローブ・カードから前記ピン終端モジュールにおける複数のスイッチ・カードにおいてテスト信号を受け取り、各スイッチ・カードは前記プローブ・カードからの１つのグループのピンに接続されるものである、請求項１９に記載の方法。
【請求項２２】
スイッチ・カードが、テスト構造体における抵抗、終端抵抗および電圧源を有する抵抗分割器を形成する、請求項２１に記載の方法。
【請求項２３】
スイッチ・カードが、
各ピン終端回路が前記プローブ・カードからのピンに接続される複数のピン終端回路と、
各ディジタル・マルチプレクサ制御手段が２つのピン終端回路に接続される複数のディジタル・マルチプレクサ制御手段と、
を含む、請求項２１に記載の方法。
【請求項２４】
１つのピン終端回路が、各カッド・スイッチに電圧源および制御信号が結合される複数のカッド・スイッチを含んでいる、請求項２３に記載の方法。
【請求項２５】
さらに、前記プローブ・カードから前記測定制御モジュールにおけるマルチプレクサ・モジュールにおいてテスト信号を受け取り、
前記プローブ・カードから受け取った１組のテスト信号を１つのディジタル捕捉信号の形に合成し、
前記ディジタル捕捉信号をディジタル捕捉カードに伝送することを特徴とする、請求項１９に記載の方法。
【請求項２６】
結果を分析することは、検出された欠陥を、ランダム欠陥またはシステム上の欠陥として分類することを含むものである、請求項１に記載の方法。
【請求項２７】
さらに、テスト・チップ設計パターンをレイアウト・ビンにグループ化し、
各レイアウト・ビンについて故障計数値をプロットする、請求項２６に記載の方法。
【請求項２８】
集積回路の電気的に測定された欠陥を高速位置決めするシステムであって、
（ａ）並列に電気的にテストされるよう構成された複数のテスト構造体を有するテスト・チップと、
（ｂ）前記テスト・チップ上の前記テスト構造体を並列に電気的にテストするよう構成された並列電気テスタと、
（ｃ）前記並列電気テスタからの結果を分析して前記テスト・チップ上の欠陥を位置決めするよう構成されたプロセッサと、
を具える、システム。
【請求項２９】
さらに、前記テスト・チップ上の前記位置決めされた欠陥を検査するよう構成された検査ツール含む、請求項２８に記載のシステム。
【請求項３０】
前記検査ツールは走査電子顕微鏡（ＳＥＭ）である、請求項２９に記載のシステム。
【請求項３１】
前記テスト・チップ上の前記テスト構造体は前記ＳＥＭの視野とコンパチブルであるようにサイズが調整されるものである、請求項３０に記載のシステム。
【請求項３２】
前記テスト構造体は１つ以上のパッド・グループにグループ化され、１つのパッド・グループにおける前記テスト構造体は一緒に並列に電気的にテストされるものである、請求項２８に記載のシステム。
【請求項３３】
１つのパッド・グループは、
２列のテスト構造体と、
前記２列のテスト構造体の間に配置された２列のパッドと、
を含むものである、請求項３２に記載のシステム。
【請求項３４】
複数のパッド・グループを１つ以上のスティックにグループ化し、１つのスティックにおける前記パッド・グループは一緒に並列に電気的にテストされるものである、請求項３２に記載のシステム。
【請求項３５】
１つのスティックにおける前記パッド・グループは、前記並列電気テスタに接続されたプローブ・カードを用いて一緒に並列に電気的にテストされるものである、請求項３４に記載のシステム。
【請求項３６】
複数のテスト構造体と、それに対応するパッドとを有する１つ以上のセルが、１つのスティックにおける２つのパッド・グループの間に配置されており、前記１つ以上のセルを用いて前記プローブ・カードの動作が検証される、請求項３５に記載のシステム。
【請求項３７】
２つ以上のスティックが一緒にレイアウトにおいて重ねられることを特徴とする、請求項３４に記載のシステム。
【請求項３８】
スキャナ・フィールド内に適合するよう前記レイアウトにおいて一緒に重ねられるスティックの数が調整されることを特徴とする、請求項３７に記載のシステム。
【請求項３９】
さらに、前記テスト・チップをインライン検査するための光学的検査ツールを具える、請求項２８に記載のシステム。
【請求項４０】
前記テスト・チップは複数の設計パターンのバリエーションを含むものである、請求項２８に記載のシステム。
【請求項４１】
前記テスト構造体は２端子または４端子テスト構造体である、請求項２８に記載のシステム。
【請求項４２】
前記テスト構造体の１つはスネーク櫛状セルであって、前記スネーク櫛状セルにおける欠陥を、前記スネーク櫛状セル内の位置に位置決めするよう構成されたスネーク櫛状セルである、請求項２８に記載のシステム。
【請求項４３】
複数のテスト構造体が１つ以上のレベルに配置されている、請求項２８に記載のシステム。
【請求項４４】
別のレベル上のテスト構造体より下のテスト構造体が電気的にテストされる、請求項４３に記載のシステム。
【請求項４５】
異なる２つのレベルにおけるテスト構造体の間の相互作用が測定される、請求項４３に記載のシステム。
【請求項４６】
前記並列電気テスタは、
測定電圧に基づいて決定された線抵抗を第１の閾値抵抗と比較し、
前記線抵抗が前記第１の閾値抵抗より小さいとき、ソフト短絡を検出し、
前記線抵抗を第２の閾値抵抗と比較し、
前記線抵抗が前記第２の閾値抵抗より小さいとき、ハード短絡を検出するよう構成され、
前記第１の閾値抵抗は前記第２の閾値抵抗より大きいものである、請求項２８に記載のシステム。
【請求項４７】
前記並列電気テスタは、
互いに隣接する複数の線についての平均抵抗を決定し、
線抵抗を前記平均抵抗と比較し、
前記線抵抗が前記平均抵抗より第１の指定量だけ小さいとき、ソフト短絡を検出し、
前記線抵抗が前記平均抵抗より第２の指定量だけ小さいとき、ハード短絡を検出するよう構成され、
前記第１の指定量は前記第２の指定量より小さいものである、請求項２８に記載のシステム。
【請求項４８】
前記並列電気テスタはウェハ・ローダおよびウェハ・プローバに接続され、
前記ウェハ・ローダは、１つ以上のテスト・チップを、テストするために前記ウェハ・プローバにロードし、
前記ウェハ・プローバは、並列に電気的にテストされるべき前記テスト・チップ上の前記テスト構造体に電気的にコンタクトを形成するためのプローブ・カードを含むものである、請求項２８に記載のシステム。
【請求項４９】
前記並列電気テスタは、
前記プローブ・カードに接続されたピン終端モジュールであって、前記プローブ・カードとの間でテスト信号が伝送されるピン終端モジュールと、
前記ピン終端モジュールに接続された測定制御モジュールであって、前記ピン終端モジュールとの間でテスト信号が伝送される測定制御モジュールと、
前記測定制御モジュールおよび前記ウェハ・プローバに接続されていて、前記ウェハ・プローバにコマンドを伝送するテスタ制御モジュールと、
を含むものである、請求項４８に記載のシステム。
【請求項５０】
前記測定制御モジュールは、前記ピン終端モジュールに電圧源および制御信号を供給するものである、請求項４９に記載のシステム。
【請求項５１】
前記ピン終端モジュールは、
前記プローブ・カードからテスト信号を受け取り、各スイッチ・カードが前記プローブ・カードからの１つのグループのピンに接続される複数のスイッチ・カードを含むものである、請求項４８に記載のシステム。
【請求項５２】
スイッチ・カードが、テスト構造体における抵抗、終端抵抗および電圧源を有する抵抗分割器を形成する、請求項４８に記載のシステム。
【請求項５３】
スイッチ・カードが、
各ピン終端回路が前記プローブ・カードからのピンに接続される複数のピン終端回路と、
各ディジタル・マルチプレクサ制御手段が２つのピン終端回路に接続される複数のディジタル・マルチプレクサ制御手段と、
を含む、請求項５１に記載のシステム。
【請求項５４】
１つのピン終端回路が、各カッド・スイッチに電圧源および制御信号が結合される複数のカッド・スイッチを含んでいる、請求項５３に記載のシステム。
【請求項５５】
前記測定制御モジュールは、
前記プローブ・カードからテスト信号を受け取るマルチプレクサ・モジュールと、
ディジタル捕捉カードと、
を含み、
前記マルチプレクサ・モジュールは前記プローブ・カードから受け取った１組のテスト信号を、前記ディジタル捕捉カードに伝送される１つのディジタル捕捉信号の形に合成するものである、請求項４９に記載のシステム。
【請求項５６】
前記プロセッサは、検出された欠陥を、ランダム欠陥またはシステム上の欠陥として分類するものである、請求項２８に記載のシステム。
【請求項５７】
前記プロセッサは、
テスト・チップ設計パターンをレイアウト・ビンにグループ化し、
各レイアウト・ビンについての故障計数値をプロットするよう構成されているものである、
請求項５６に記載のシステム。
【請求項５８】
（ｄ）並列の電気的テスト用に構成された複数のテスト構造体を有するテスト・チップを作製するための情報を供給し、
（ｅ）並列電気テスタを用いて前記テスト・チップ上の前記テスト構造体を電気的にテストし、
（ｆ）前記電気的テストの結果を分析して、前記テスト・チップ上の欠陥を位置決めするよう、
動作するようにコンピュータに命令することによって、集積回路の電気的に測定された欠陥を位置決めするようコンピュータに命令するコンピュータ実行可能なコードを格納した、コンピュータ読み取り可能な記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路上の電気的故障（failure、障害、欠陥）の高速位置決め（localization）に関する。
【０００２】
関連出願の参照
本願は、２００２年１２月１１日付けで出願した米国仮特許出願第６０／４３２，７８６号の利益を主張するものであり、ここでこの仮出願の内容全体を参照により組み込む。
【背景技術】
【０００３】
集積回路の作製、製造または組み立て（fabrication）は、数百の個々の操作（operation、処理）が関係し得る極めて複雑なプロセス（製法、工程）である。多くの理由で、それらの操作中に集積回路に欠陥（defect）が入る可能性がある。例えば、フォトレジスト（photoresist）処理およびフォトマスク（photomask）処理において、各フォトマスク上の各パターンにおける例えば埃、微小傷（minute scratch）およびその他の不完全性（imperfection、欠陥）のような汚染の存在によって、半導体ウェハ（wafer）上に欠陥パターンが生じる可能性があり、その結果として欠陥のあるまたは不良な集積回路が得られる。
【０００４】
欠陥のある集積回路は、高い拡大率で視覚的に検査することによってかつ電気的テストによって識別（特定、同定）してもよい。いったん欠陥ある集積回路が識別されると、典型的には、集積回路における欠陥の位置が、欠陥をより厳重に検査することが可能となるように決定される。その欠陥を検出し位置決めするための通常の技術は、典型的には、各集積回路を個々にテスト（試験）するものであり、それは時間がかかることがあり、特にテスト中の集積回路の数が大きいときには時間がかかることがある。
【発明の開示】
【０００５】
発明の概要
１つの典型例の実施形態において、集積回路の電気的に測定された欠陥の高速位置決め法は、並列電気テストのために構成された複数のテスト構造体を有するテスト・チップを作製するための情報を供給することを含む。テスト・チップ上のテスト構造体は、並列電気テスタを用いて電気的にテストされる。その電気的テストの結果を分析して、テスト・チップ上の欠陥が位置決めされる。
【０００６】
本出願は、図面を参照した次の詳細な説明によって最も良く理解できる。図面において、同様の部分は同じ参照番号で示されている。
【発明を実施するための最良の形態】
【０００７】
以下の詳細な説明では、具体的な多数の構成、パラメータ等を挙げる。しかし、そのような説明は、発明の範囲を限定することを意図したものではなく、典型例の実施形態の説明である。
【０００８】
Ｉ．概観
図１を参照すると、１つの典型例の実施形態において、テスト・チップ上の欠陥（defect）を位置決めするプロセス（製法、工程）が記載されている。以下でより詳しく説明するように、テスト・チップは複数のテスト構造体を含んでおり、それらのテスト構造体は、実際の製品チップの集積回路を作製（製造）するときに結果として生じ得る故障または障害（failure）のモード（形態）をシミュレートする（模する、模擬する）ように設計されている。
【０００９】
ブロック１０２において、テスト・チップがテスト・ウェハ上に作製される。そのテスト・チップは、複数のテスト構造体およびプローブ・パッド（probe pad）を含んでいる。テスト構造体は、テスト構造体を電気的にテストするのに用いられる１つ以上のプローブ・パッドに電気的に接続される。
【００１０】
１つの典型例の実施形態では、テスト・チップのテスト構造体は電気的な並列のテストを行うよう構成されている。より具体的には、複数のテスト構造体は、１つ以上のパッド・グループとして一緒に（共に）グループ化される。１つのパッド・グループにおける複数のテスト構造体は電気的に並列にテストされ、即ちそれは、複数のテスト構造体が近似的に同時に電気的に一緒にテストされることを意味する。
【００１１】
別の典型例の実施形態では、テスト・チップの複数のテスト構造体は、欠陥の位置決めを行うよう構成されている。より具体的には、テスト・チップ上に欠陥を含む１つのテスト構造体が作製され、その欠陥の存在の結果、そのテスト構造体がそのテスト構造体に対して行われた電気的テストで失敗した（fail）場合に、そのテスト・チップ内におけるその欠陥を含むテスト構造体の位置が得られる。
【００１２】
ブロック１０４において、テスト・チップ上の複数のテスト構造体は、電気的に並列にテストされる。１つの典型例の実施形態では、１つのパッド・グループ（群）における複数のテスト構造体は電気的に並列にテストされ、即ちそれは、その複数のテスト構造体が近似的に同時に一緒に電気的にテストされることを意味する。さらに、多数のパッド・グループを電気的に並列にテストすることができる。従って、このようにして、テスト・チップ上の複数のテスト構造体を電気的にテストするのに必要な時間の長さが短縮され得る。
【００１３】
ブロック１０６において、作製されたテスト・チップに対して行われた電気的テストの結果が分析される。より具体的には、その電気的テストで失敗したテスト構造体は、欠陥を含むように作製されたと仮定する。従って、電気的テストはテスト・チップ上の欠陥を検出する。１つの典型例の実施形態では、その検出された欠陥は、ランダムな欠陥かまたはシステム上の（systematic、システム的な、組織的、系統的、体系的）欠陥として分類される。さらに、１つの典型例の実施形態では、欠陥を含むテスト構造体が識別されたとき、テスト・チップ内におけるそのテスト構造体の位置が得られる。
【００１４】
前述し図１に示した典型例のプロセスは種々の追加的ステップを含むことができる。例えば、図２を参照すると、１つの代替的実施形態では、ブロック２０２において、作製されたチップをインライン検査する（in-line inspect）ことができる。より具体的には、作製されたチップは、例えば顕微鏡のような光学的検査ツール（道具）を用いてインライン検査して、その作製されたテスト・チップ上の任意の欠陥を視覚的に検出し、その欠陥の位置を決定することができる。図２に示されているように、ブロック１０６において行われた分析の結果は、ブロック２０２において行われるインライン検査へのフィードバックとして用いることができる。
【００１５】
図３を参照すると、別の代替実施形態では、ブロック３０２において、ブロック１０６において行われた分析の結果を用いて、例えば、光学的検査ツール、欠陥レビュー（検査）走査電子顕微鏡（ＤＲ−ＳＥＭ）、ウェハ検査走査電子顕微鏡（ＳＥＭ）等のような検査ツールを用いてその欠陥を検査することができる。より具体的には、電気的テストの結果によって、テスト・チップ内における欠陥を含むテスト構造体を位置決め（localize）（即ち、位置を識別または特定する）ことができる。次いで、その検査ツールによって、テスト構造体を検査してテスト構造体内における特定の位置にその欠陥を位置決め（限定）することができる。また、その検査ツールによって、その欠陥の画像を得ることができ、その欠陥の画像を用いてさらにその欠陥を分析し、例えば、その欠陥のサイズ（寸法）を測定し、その欠陥を分類し、その欠陥の潜在的原因を識別または特定することができる。この典型例の実施形態ではブロック２０２を省略することができると認識すべきである。
【００１６】
この代替的実施形態では、テスト・チップは検査ツールとともに用いるよう適合化されている。より具体的には、テスト・チップ上のテスト構造体は、例えば、一度で検査可能な面積（領域）を決定する検査ツールの視野（field of view）、取得できる詳細（ディテール）の量を決定する検査ツールの解像度または分解能（resolution）のような、検査ツールの諸機能または性能と適合する（compatible）ようなサイズに調整されている。例えば、テスト構造体がその視野より大きいときは、そのテスト構造体内における欠陥を位置決めする（locate）（即ち、位置を突きとめる、localize）ために、検査ツールによってそのテスト構造体を走査（スキャン）する必要があることがある。テスト構造体が視野より小さいときは、検査ツールによって得られる詳細のレベルは低下することがある。
【００１７】
図４を参照すると、テスト・チップ上の欠陥を位置決めする典型例のシステムが示されている。より具体的には、１つの典型例の実施形態において、欠陥位置決めシステム４００は、作製設備または製造設備（fabrication facility）４０４、インライン検査ツール４０６、並列電気テスタ４０８、プロセッサ４１０および検査ツール４１２を含んでいる。
【００１８】
この典型例の実施形態では、１つ以上のテスト・チップを有するテスト・ウェハ４０２が作製設備４０４において作製される。テスト・ウェハ４０２は、インライン検査ツール４０６を用いてインライン検査される。テスト・ウェハ４０２は、並列電気テスタ４０８を用いて電気的に並列にテストされる。電気的テストの結果は、プロセッサ４１０を用いて分析することができる。プロセッサ４１０は並列電気テスタ４０８のコンポーネント（構成要素）または別個のユニットとすることができると認識すべきである。テスト・ウェハ４０２は検査ツール４１２を用いて検査される。
【００１９】
システム４００は追加的な要素またはより少ない要素を含むことができる、と認識すべきである。例えば、インライン検査ツール４０６は、システム４００から省略することができる。代替構成としておよび／または追加構成として、検査ツール４１２はシステム４００から省略することができる。
【００２０】
ＩＩ．テスト・チップ
テスト・チップを用いて、実際の製品チップにおける集積回路レイアウトおよび製造プロセス相互作用の特徴を判定する（characterize、特徴付ける）。上述のように、テスト・チップは、実際の製品チップと同じ故障（failure）モードを模すように設計される。
【００２１】
より具体的には、図５に概念的に示されているように、実際の製品チップ５０２は、複数の設計パターンのバリエーションを持つことができる。例えば、１つの設計パターン・バリエーションは、或る線（ライン）幅の複数の線を含むことができる。図５に示されているように、その複数のパターン・バリエーションは、多数のコア設計パターン・バリエーション５０４を含むことができる。テスト・チップ５０６は、それらのコア設計パターン・バリエーションを含むように設計することができる。テスト・チップ５０６は、実際の製品チップ５０２より、検査、テストおよび分析が容易である。この詳細な説明の文脈（context）においてテスト・チップ上の設計パターンのバリエーションは、実験と呼ばれる（実験として参照される）。追加構成として、テスト・チップは、特徴付けビヒクル（CHARACTERIZATION VEHICLE、キャラクタリゼーション・ビヒクル）といわれる。このCHARACTERIZATION VEHICLE（キャラクタリゼーション・ビヒクル）は、米国カルフォルニア州サンノゼのピー・デイ・エフ  ソリユーシヨンズの商標である。
【００２２】
次のテーブルは典型例のテスト構造体をリスト・アップしたものである。
【表１】
2006515464.tif 000003
【００２３】
しかし、テスト・チップ上のテスト構造体のタイプおよび数は様々に変えてもよい。
【００２４】
上述のように、１つの典型例の実施形態において、テスト・チップのテスト構造体は並列の電気的テストを行うために構成されている。図６を参照すると、テスト・チップの典型例のレイアウト６０２が示されている。レイアウト６０２は、行および列に配置された複数のパッド・グループ６０４を含んでいる。より具体的には、図６は、１２行２０列に配置された２４０個のパッド・グループを示している。しかし、任意の数のパッド・グループを任意の数の行および列に配置してもよいことに留意すべきである。さらに、図６は、幅１０８０μｍ（ミクロン）および高さ１８００μｍを有するパッド・グループを示している。しかし、１つのパッド・グループは、任意の幅および高さを有していてもよいことに留意すべきである。
【００２５】
さらに図６に示されているように、パッド・グループ６０４は、パッド・グループ６０４内に、複数のテスト構造体６０６と、そのテスト構造体６０６用の電気的プローブ・パッド６１０を有するパッド・フレーム６０８と、を含んでいる。より具体的には、パッド・グループ６０４は、パッド・グループ６０４内の２列のテスト構造体６０６の間に配置されたパッド・フレーム６０８を含んでいる。
【００２６】
上述のように、１つの典型例の実施形態において、１つのパッド・グループ内の複数のテスト構造体は、並列に電気的にテストされ、即ち、パッド・グループ内の複数のテスト構造体は、近似的に同時に一緒に電気的にテストされる。従って、図６に示されたパッド・グループ６０４において、パッド・グループ６０４内の複数のテスト構造体６０６は一緒に電気的にテストされる。さらに、多数のパッド・グループ６０４を一緒に電気的にテストしてもよい。例えば、１つの典型例の実施形態において、６つのパッド・グループ６０４が一緒に一度に電気的にテストされる。
【００２７】
テスト構造体６０６は、パッド・グループ６０８内のプローブ・パッド６１０と電気的コンタクト（接触）を形成する複数のテスト・プローブを有する並列のテスタを用いて電気的にテストされる。より具体的には、図６におけるパッド・グループ６０４について、３２個のテスト・プローブが、パッド・フレーム６０８における３２個のプローブ・パッドとコンタクトを形成（接触）して、パッド・グループ６０４中の３０個のテスト構造体を並列に電気的にテストする。
【００２８】
１つのパッド・グループ内のテスト構造体用のプローブ・パッドをそのパッド・グループ用のパッド・フレームの形に配置することによって、そのテスト構造体の並列テストが容易になる。さらに、各テスト構造体に隣接するように各プローブ・パッドを位置決めすることによって、プローブ・パッドとテスト構造体の間の相互接続線の長さが減少する。
【００２９】
テスト構造体を並列にテストすることによって、テスト構造体のサイズを減少させることができ、および／または、テスト・チップ上のテスト構造体の数を、テスト・チップを電気的にテストするための全体の時間を必ずしも増大させることなく増大させることができる。一方、複数のテスト構造体のサイズを減少させることによって、テスト・チップ上の欠陥を、テスト・チップ上のより具体的な（特定の）位置に位置決めする（位置を求める、限定する）ことができる。さらに、典型例の実施形態において、検査ツールを用いたとき、テスト構造体は、例えば検査ツールの視野および解像度または分解能のような、検査ツールの諸機能または性能と適合する（compatible）ようなサイズに調整することができる。
【００３０】
図６において、２端子テスト構造体（例えば、ヴィア・チェーン状体（via chain）、ヴィア櫛状体（via comb）、金属スネーク状体（snake、ヘビ状）、金属櫛状体（comb）、等）であるテスト構造体６０６を有する形でパッド・グループ６０４が示されている。さらに、図６において、テスト構造体６０６は１つの共通端子を有する。１つの典型例の実施形態において、その共通端子は基板に接地することができる。
【００３１】
図７は、２８または３０個の２端子テスト構造体またはテスト状態下のデバイス（device under test、ＤＵＴ）を有するパッド・グループ６０４の複数のテスト構造体６０６およびパッド・グループ６０８の典型例の寸法（dimensions）を示している。この典型例の実施形態において、パッド・フレーム６０８におけるパッドのサイズは８０μｍである。垂直方向のパッド・ピッチ（Ｙピッチ）は１００μｍである。水平方向のパッド・ピッチ（Ｘピッチ）は１３０μｍである。幅は２１０μｍである。高さは１５８０μｍである。テスト構造体６０６について、高さは８０μｍであり、幅は３８０μｍである。テスト構造体のタイプは、スネーク状、櫛状、またはその他の任意の２端子デバイス（装置）である。各列の底部のパッドは共通ノードである。次の行のパッドを隣接の金属接続部（隣接部との短絡（short）をチェックするためのもの）に用いてもよい。１パッド・グループ当り３０個のＤＵＴが存在する。しかし、これらの寸法は様々に変えてもよいことに留意すべきである。
【００３２】
図８において、図７のパッド・グループ６０４におけるテスト構造体６０６が２８個のヴィア（via、ヴィア・ホール）チェーンとして構成されているものとして示されている。代替構成として、図９において、図７のパッド・グループ６０４におけるテスト構造体６０６が３０個の櫛状セルとして示されている。
【００３３】
しかし、図７のパッド・グループ６０４におけるテスト構造体６０６は種々の２端子テスト構造体として構成することができる、と認識すべきである。さらに、パッド・グループ６０４は、任意の数の端子を有するテスト構造体を含むことができることを、理解すべきである。
【００３４】
例えば、図１０において、４端子テスト構造体またはテスト状態下のデバイス（ＤＵＴ）である８つのテスト構造体６０６を有する形でパッド・グループ６０４が示されている。しかし、パッド・グループ６０４は任意の数の４端子テスト構造体を含むことができることに留意すべきである。この典型例の実施形態において、パッド・フレーム６０８について、パッド・サイズは８０μｍである。垂直方向のパッド・ピッチ（Ｙピッチ）は１００μｍである。水平方向のパッド・ピッチ（Ｘピッチ）は１３０μｍである。幅は２１０μｍである。高さは１５８０μｍである。テスト構造体６０６について、高さは３８０μｍであり、幅は３８０μｍである。テスト構造体のタイプはスネーク櫛状またはその他の任意の４端子デバイスである。１つのパッド・グループ当たり８つのＤＵＴが存在する。しかし、これらの寸法は様々に変えることができると認識すべきである。
【００３５】
図１１において、図１０のパッド・グループ６０４内のテスト構造体６０６は８つのスネーク櫛状セルとして構成されるように示されている。１つの典型例の実施形態において、図１１に示されている各スネーク櫛状セルは、１つのスネーク櫛状セルにおける１つの欠陥を、そのスネーク櫛状セル内の１つの位置に位置決め（限定）することを可能にするよう構成されている。
【００３６】
より具体的には、図１２Ａを参照すると、スネーク櫛状セル１２０２は、端子Ｎ、ＣおよびＧを有すると仮定する。次に図１２Ｂを参照すると、スネーク櫛状セル１２０２は欠陥２１０４を有すると仮定する。図１２Ｃを参照すると、図１２Ｃに示されている欠陥を含むスネーク櫛状は、電気回路１２０６によって特徴付けることができる。
【００３７】
１つの典型例の実施形態において、次の電気的テストを行うことができる。
Ｒgn＝Ｇに１Ｖを加え（force）、Ｎで終端し、抵抗ＧＮを測定した測定抵抗
Ｒgc＝Ｇに１Ｖを加え、Ｃで終端し、抵抗ＧＣを測定した測定抵抗
Ｒnc＝Ｎに１Ｖを加え、Ｃで終端し、抵抗ＮＣを測定した測定抵抗
ここで、Ａ、ＢおよびＤは次のように計算される。
【数１】
2006515464.tif 000004
【００３８】
代替構成としてに、次の電気的テストが行われる。
Ｒgn＝Ｇに１Ｖを加え、Ｎで終端し、抵抗ＧＮを測定した測定抵抗
Ｒgc＝Ｇに１Ｖを加え、Ｃで終端し、抵抗ＧＣを測定した測定抵抗
Ｒngc＝Ｎに１Ｖを加え、Ｃで終端し、抵抗ＮＣを測定した測定抵抗
（Ｒngcは前の測定方法と異なる。その理由は、それが、ＧとＮの双方に１Ｖを加えて（force）、同じパッド・グループにおける複数のスネーク櫛状体のＧ端子相互間のスネーク状経路（パス）を遮断する（cut off）からである。）ここで、Ａ、ＢおよびＤは次のように計算される。
【数２】
2006515464.tif 000005
【００３９】
１つの典型例の実施形態において、ソフト短絡は、測定電圧に基づいて決定できる線抵抗を閾値抵抗と比較することによって検出できる。線抵抗が閾値抵抗（電圧）より小さい場合は、ソフト短絡が検出される。ハード短絡も、線抵抗を閾値抵抗と比較することによって検出できる。しかし、ソフト短絡を検出するのに用いられる閾値抵抗は、ハード短絡を検出するのに用いられる閾値抵抗より大きい。
【００４０】
さらに、別の典型例の実施形態において、ソフト短絡は、例えば同じパッド・グループ内の線のような、互いに隣接する複数の線についての平均抵抗を決定することによって、検出される。特定の線が平均抵抗より或る指定した量だけ小さい抵抗を有する場合は、ソフト短絡が検出される。また、ハード短絡は、線抵抗を平均抵抗と比較することによって検出される。しかし、ソフト短絡を有する線の抵抗と平均抵抗の間の差の或る指定した量は、ハード短絡を有する線の抵抗と平均抵抗の間の差より小さい。
【００４１】
図１３には、４端子テスト構造体またはテスト状態下のデバイス（ＤＵＴ）である８つのテスト構造体６０６を有する別のパッド・グループ６０４が示されている。図１０に示されているパッド・グループ６０４とは対照的に、図１３に示されているパッド・グループ６０４は、４つのテスト構造体６０６が１つの層に形成され、４つのテスト構造体６０６が別の層上に形成されている。この典型例の実施形態において、パッド・フレーム６０８について、パッド・サイズは８０μｍである。垂直方向のパッド・ピッチ（Ｙピッチ）は１００μｍである。水平方向のパッド・ピッチ（Ｘピッチ）は１３０μｍである。幅は２１０μｍである。高さは１５８０μｍである。テスト構造体６０６について、高さは７６０μｍであり、幅は３８０μｍである。テスト構造体のタイプは、スネーク櫛状またはその他の任意の４端子デバイスである。各層に４つ、パッド・グループ当たり８つのＤＵＴが存在する。パッド・グループ６０４は、図１０におけるパッド・グループ６０４と同じ概略構成を有する。しかし、これらの数値寸法形状配置（dimensions）は様々に変えてもよいことに留意すべきである。さらに、テスト構造体は任意の数の金属層上に形成することができ、別の層における別のテスト構造体より下にあるテスト構造体がテストでき、２つのまたは（それ以上の）レベルにおけるテスト構造体の相互作用が測定できることに留意すべきである。
【００４２】
図１４には、行および列に配置された複数のパッド・グループ６０４を有する形で典型例のレイアウト６０２の一部分が示されている。上述のように、１つの典型例の実施形態において、６つのパッド・グループ６０４を一緒に一度に電気的にテストできる。図１４に示された典型例の実施形態において、図１４において“２ｘ１０６  ｐｒｇｘｘ  ｓｔｉｃｋ”と（ラベルを）付したスティック（棒状体）１４０２は、１、２、３、４、５および６と付したパッド・グループ６０４を含んでいる。この典型例の実施形態では、スティック１４０２におけるパッド・グループ６０４は、並列電気テスタからのプローブ・カードを用いて一緒に電気的にテストされる。
【００４３】
図１４に示されているように、この典型例の実施形態において、各パッド・グループ６０４は８つのテスト構造体６０６を含んでいる。また、各パッド・グループ６０４は、各テスト構造体６０６について４つのパッドを含んでいる。従って、各パッド・グループ６０４についてパッド・フレームは合計で３２個のパッドを含んでいる。
【００４４】
また、図１４に示されているように、レイアウト６０２は、パッド・グループ６０４相互間におけるａ、ｂ、ｃ、ｄおよびｅと付された位置に配置された５つのミニパッドｃｈｋ・セル１４０４を含んでいる。以下により詳しく説明するように、各ミニパッドｃｈｋ（チェック）セル１４０４は、２ｘ２のパッド・フレームの形に配置された４つのパッドを有する２つのテスト構造体を含んでいる。
【００４５】
従って、スティック１４０２は、合計２１２個のパッド（即ち（３２パッド／パッド・グループ×８パッド・グループ）＋（４パッド／ミニパッドｃｈｋセル×５ミニパッドｃｈｋセル））を含んでいる。図１４に示されているように、２１２個のパッドは隣接する２つの列に配置されている。従って、スティック１４０２用のパッド・フレームは、パッド・グループ６０４からのパッド・フレームと、ミニパッドｃｈｋ・セル１４０４からのパッドとを含んでおり、２×１０６のパッド・フレームである。この典型例の実施形態では、パッド・フレーム幅は２１０μｍである。
【００４６】
この典型例の実施形態では、スティック１４０２は２つのパラメータ（ｐｒｇＮａｍｅおよびｐｒｇＲｏｗ）を用いて参照される。ｐｒｏｇＮａｍｅパラメータはレイアウト６０２中の各スティック１４０２を一意的に識別するものであり、ｐｒｏｇＲｏｗパラメータはスティック１４０２内の各パッド・グループ６０４を一意的に識別するものである。より具体的には、パラメータｐｒｇｘｘを用いてスティック１４０２を参照する。１つまたは２つの金属層（即ち、Ｍ１／Ｍ２）を有する１つのレイアウトについては２桁（ディジット）（例えばｐｒｏｇｘｘ）が用いられる。３つの金属層（即ちＭ３）を有する１つのレイアウトについては３桁が用いられる（例えばｐｒｏｇ３ｘｘ）。この典型例の実施形態では、パラメータｐｒｇ００は連続性パッド・チェック・スティックとして用いるために留保（確保）されている。ｐｒｏｇＮａｍｅおよびｐｒｏｇＲｏｗパラメータはテキスト・ファイルとしてエクスポート（export）できる。これらのパラメータの使用は典型例であって、種々のパラメータを用いてスティック１４０２およびスティック１４０２内のスティック１４０２内のコンポーネント（構成要素）を参照することができる。
【００４７】
図１５を参照すると、この典型例の実施形態では、スティック１４０２は、１０．７２ｍｍのフロアプラン（平面図、階層）高さ仕様を有する。より具体的には、図１５に示されているように、高さＨ１は底部ルーティング（経路）用のスペースを含んでいる。高さＨ２はスティック１４０２内の複数のコンポーネントの全体の高さを含んでいる。高さＨ３は、ラベルおよびＭ３仮想（virtual）接地パッド用のスペースを含んでいる。この典型例の実施形態では、Ｈ１、Ｈ２およびＨ３は、それぞれ、１５μｍ、１０，５８０μｍおよび１２５μｍであり、合計で１０，７２０μｍ即ち１０．７２ｍｍである。これらの寸法（dimensions）は典型例であって、スティック１４０２は種々のフロアプラン高さ仕様を有することができると認識すべきである。
【００４８】
図１６を参照すると、高さＨ１の頂部は、図１４において１が付されたパッド・グループ６０４のパッド１６および３２の底部端縁（edge）によって決定（define：画定）される。高さＨ１の底部は、別のスティック１４０２（図１４）に隣接する（butt：当接する、接合する）ためのバッファ・ゾーンを含んでいる。１つの典型例の実施形態では、そのバッファ・ゾーンはＶＩＡ実験ルーティング用にも必要である。上述のように、１つの典型例の実施形態では、高さＨ１は１５μｍである。
【００４９】
図１７を参照すると、高さＨ２（図１５）はパッド・グループ６０４の高さＨ２ａをも含んでいる。高さＨ２ａの頂部は、パッド・グループ６０４のパッド１および１７の頂部端縁によって決定される。高さＨ２ａの底部はパッド・グループ６０４のパッド１６および３２の底部端縁によって決定される。この典型例の実施形態では、パッド・サイズは８０μｍ×８０μｍである。垂直方向のパッド・ピッチ（Ｙピッチ）は１００μｍである。垂直方向のパッド・スペース（Ｙスペース）は２０μｍである。従って、高さＨ２ａは１５８０μｍである（（１６パッド × ８０μｍ／パッド）＋（１５スペース × ２０μｍ／スペース））。
【００５０】
図１８を参照すると、高さＨ２（図１５）はミニパッドｃｈｋ１４０４の高さＨ２ｂをも含んでいる。上述し図１８に示したように、ミニパッドｃｈｋ１４０４は、２×２のパッド・フレームの形に配置される４つのパッドを有する２つのテスト構造体１８０２を含んでいる。この典型例の実施形態では、テスト構造体１８０２を用いてプローブ・カードおよび関連するテスト・システムの動作が検証される（verify）。高さＨ２ｂの頂部は、ミニパッドｃｈｋ１４０４の上のパッド・グループのパッド１６および３２の端縁によって決定される。高さＨ２ｂの底部は、ミニパッドｃｈｋ１４０４の下のパッド・グループのパッド１および１７の端縁によって決定される。この典型例の実施形態では、パッド・サイズは８０μｍ×８０μｍである。垂直方向のパッド・ピッチ（Ｙピッチ）は１００μｍである。垂直方向のパッド・スペース（Ｙスペース）は２０μｍである。従って、高さＨ２ｂは２２０μｍである（（２パッド × ８０μｍ／パッド）＋（３スペース × ２０μｍ／スペース））。
【００５１】
図１９を参照すると、高さＨ２は、各パッド・グループ（即ち、高さＨ２ａ）およびミニパッドｃｈｋ（即ち、高さＨ２ｂ）の寸法を含んでいる。高さＨ２の頂部は、図１９において６が付された頂部パッド・グループのパッド１および１７の頂部端縁によって決定される。高さＨ２の底部は、図１９において１が付された底部パッド・グループのパッド１６および３２の底部端縁によって決定される。この典型例の実施形態では、パッド・サイズは８０μｍ×８０μｍである。垂直方向のパッド・ピッチ（Ｙピッチ）は１００μｍである。垂直方向のパッド・スペース（Ｙスペース）は２０μｍである。従って、高さＨ２は１０，５８０μｍである（（６パッド・グループ × １，５８０μｍ／パッド・グループ）＋（５ミニパッドｃｈｋ × ２２０μｍ／ミニパッドｃｈｋ））。
【００５２】
図２０を参照すると、高さＨ３は、高さＨ３ａ、高さＨ３ｂおよび高さＨ３ｃを含んでいる。高さＨ３の頂部は、次の（隣の）金属構造の底部端縁によって決定される。高さＨ３の底部は、図１９において６が付された頂部パッド・グループのパッド１および１７の頂部端縁によって決定される。
【００５３】
高さＨ３ａの頂部は、ラベルの頂部端縁によって決定される。高さＨ３ａの底部は、図１９において６が付された頂部パッド・グループのパッド１および１７の頂部端縁によって決定される。１つの典型例の実施形態では、ラベルの高さは１８μｍである。ルーティング（経路）線からそのラベルの底部までのスペースは１０μｍである。この典型例の実施形態では、高さＨ３ａは２８μｍである。
【００５４】
高さＨ３ｂの頂部は、Ｍ３仮想接地パッドの頂部端縁によって決定される。高さＨ３ｂの底部は、ラベルの頂部端縁によって決定される。１つの典型例の実施形態では、パッド高さは８０μｍである。ラベル頂部からＭ３仮想接地パッドの底部までのスペースは１４μｍである。この典型例の実施形態では、高さＨ３ｂは９４μｍである。
【００５５】
高さＨ３ｃの頂部は、次の（隣の）金属構造の底部端縁によって決定される。高さＨ３ｃの底部は、Ｍ３仮想接地パッドの頂部端縁によって決定される。高さＨ３ｃはバッファ・ゾーン（緩衝地帯）として機能する。この典型例の実施形態では、高さＨ３ｃは３μｍである。従って、高さＨ３は１２５μｍ（２８μｍ＋９４μｍ＋３μｍ）である。
【００５６】
図２１を参照すると、１つの典型例の実施形態では、レイアウト６０２（図１４）は、複数のスティック（図１４）をスタック状に積み重ねる（stack）するための高さＨ４を含んでいる。高さＨ４の頂部は、そのスタックにおける上側スティックにおける底部パッド・グループのパッド１６および３２の底部端縁によって決定される。高さＨ４の底部は、そのスタックにおける下側スティックにおける頂部パッド・グループのパッド１および１７の頂部端縁によって決定される。１つの典型例の実施形態では、高さＨ４は、ミニパッドｃｈｋ１４０４（図１４）に適合する（fit）ようにサイズ（寸法）が調整される。それによって、ミニパッドｃｈｋ１４０４（図１４）は、そのスタックにおける頂部スティックにおける底部パッド・グループと、そのスタックにおける下側スティックにおける頂部パッド・グループとの間に入れることが可能になる。従って、高さＨ４は、２２０μｍの高さＨ２ａに等しい。さらに、図２１に示されているように、高さＨ４ａは、高さＨ４と高さＨ１およびＨ３の間の差であり（即ち、Ｈ４−Ｈ１−Ｈ３）、８０μｍである。
【００５７】
図２２を参照すると、ステッパ（stepper）の正方形フィールド（領域）中に配置（deployment：展開）されるよう構成された典型例のレイアウト６０２が示されている。レイアウト６０２は、スティック１４０２相互間に高さＨ４ａを有する２つのスティック１４０２からなる１つのスタックを含んでいる。従って、この典型例の実施形態では、レイアウト６０２の合計のフィールド高さは、２１．５２ｍｍである（１０．７２ｍｍ＋０．０８ｍｍ＋１０．７２ｍｍ）。
【００５８】
しかし、レイアウト６０２は種々の寸法になるよう構成することができると認識すべきである。例えば、レイアウト６０２は、スキャナの長方形のフィールドに配置するように構成することができる。典型的なスキャナ・フィールドは、幅（Ｘ）２６ｍｍおよび高さ（Ｙ）３２ｍｍを有する。従って、レイアウト６０２は、３つのスティック１４０２からなる１つのスタックを含むことができる。この典型例の実施形態では、合計のフィールド高さは、３２．３２ｍｍとなるであろう（（１０．７２ｍｍ／スティック × ３スティック）＋（０．０８ｍｍ／スペース × ２スペース））。
【００５９】
典型的なスキャナ・フィールドの高さにより良く適合させる（fit、入るようにする）ために、種々の調整をレイアウト６０２に施して全体の高さを減少させることができる。例えば、高さＨ４ａを８０μｍから１０μｍに減少させることができる。従って、レイアウト６０２の合計のフィールド高さは、３２．１８ｍｍに減少される（（１０．７２ｍｍ／スティック ×３）＋（０．０１ｍｍ／スペース × ２スペース））。
【００６０】
代替構成として、図２０を参照すると、Ｍ３仮想接地パッドは、幅４０μｍ×高さ１６０μｍを有する長方形状に再設計することができ、それによって高さＨ３ｂは９４μｍから４５μｍに減少する。高さＨ３は７６μｍに減少し、それによって１つのスティックの高さは１０．６７１ｍｍに減少する。従って、図２２を再び参照すると、レイアウト６０２の合計のフィールド高さは３２．０３３ｍｍに減少する（（１０．６７１ｍｍ／スティック ×３）＋（０．０８ｍｍ／スペース × ２スペース））。Ｍ３仮想接地パッドの減少後のサイズは、例えば米国カリフォルニア州サンタクララのアプライド  マテリアル社（Applied Material, Inc.）によって製造されているＳＥＭ ＶｉｓｏｎツールのようなＳＥＭ検査ツールを用いて、欠陥位置決め用のＭ３仮想接地パッドを検査／観察（view）すべく電子ビームを焦点合わせするのには、依然として充分大きい。
【００６１】
別の代替構成として、５つのミニパッドｃｈｋの中の４つを取り除く（除去する）ことができる。より具体的には、図１４を参照すると、ａ、ｂ、ｄおよびｅが付されたミニパッドｃｈｋは取り除かれ、ｃが付された中央のミニパッドｃｈｋだけが残される。従って、高さＨ２は９，７００μｍに減少し、それによって１つのスティックの高さが９．７９１ｍｍに減少する。従って、図２２を再び参照すると、レイアウト６０２の合計のフィールド高さは２９．３９３ｍｍに減少する（（９．７９１ｍｍ／スティック ×３）＋（０．０１ｍｍ／スペース × ２スペース））。異なる別のプローブ・カードを用いてこのより短いスティックがテストされることに留意すべきである。
【００６２】
しかし、上述の種々の寸法は典型例であって、これらの寸法の任意の１つ以上のものは様々に変えてもよいことに留意すべきである。さらに、パッド、テスト構造体、パッド・グループ、スティックおよびレベルの数は様々に変えることができることに留意すべきである。
【００６３】
ＩＩＩ．並列電気テスタ
上述のように、１つのパッド・グループ内の複数のテスト構造体は、並列電気テスタを用いて一緒にテストされる。図２３を参照すると、典型例の並列電気テスタ２３００が示されている。１つの典型例の実施形態では、テスタ２３００は自動化された抵抗測定および漏洩（leakage）電流測定を行う。
【００６４】
この典型例の実施形態では、テスタ２３００は、１時間より短い時間でウェハ上のダイ（die）内の構造体をテストできるように設計されており、これは通常のパラメトリック（parametric）テスト（test：検定）法と比較すると１０〜２０倍の高速化となる。また、テスタ２３００は、次の諸機能（feature：特徴）を含んでいる。
・同形で、独立で、並列の２５６個のＩ／Ｏチャネル。各Ｉ／Ｏチャネルは次の諸機能（capability）：電圧および抵抗の測定、電源電圧または電源電流、およびプログラム可能なピン終端。
・１０Ω乃至１００ＭΩの抵抗測定機能
・プローバ（プローブ手段、プローブ器）に対するケーブル・アウト・インタフェース／プローバ・テスタ・インタフェース（ＰＴＩ）（３２信号／ケーブルを有する８つのケーブル）（Cable-out interface to prober/prober tester interface （PTI）（8 cables with 32 signals/cable））
・複数のコンパチブル（互換性）ウェハ・プローバに対する（とインタフェースする）標準汎用インタフェース・バス（ＧＰＩＢ）インタフェース
・Microsoft Windows（登録商標）（マイクロソフト・ウィンドウズ（登録商標））２０００ ＯＳ（Operating System）を有するＰＣベースのコントローラ（制御器）
・背面パネル上にＥＭＯデイジー・チェーン接続部を有するエマージェンシー・オフ（ＥＭＯ）（緊急停止）スイッチ
・移動を容易にする回転キャスタ
・安全なテスタ設置（設備）用の水平化足（leveling feet）
・クリーン・ルーム・コンパチブル（適合）設計
これらの機能は典型例であって、これらの機能の中の任意の１つ以上のものをテスタ２３００から省略することができ、または任意の１つ以上の追加の機能をテスタ２３００に含ませることができる、と認識すべきである。
【００６５】
図２３および２４に示されているように、テスタ２３００は、モニタ２３０２、キーボード２３０４、測定制御（ＭＣ）ユニット２３０６、キャスタ２３０８およびＥＭＯ２３１０を含んでいる。ＭＣユニット２３０６は、ピン終端モジュール２３１４、ファン・トレー２３１６、データ捕捉（ＤＡＱ）モジュール２３１８およびテスタ制御モジュール２３２０を含んでいる。ＤＡＱモジュール２３１８は、ディジタルＩ／Ｏピン終端制御手段、電流／電圧源、および電圧測定ユニットを含んでいる。しかし、テスタ２３００、ＭＣユニット２３０６およびＤＡＱ２３１８は、より少ないまたは追加的なコンポーネントを含むことができる、と認識すべきである。
【００６６】
図２５および２６を参照すると、典型例のウェハ・テスタ・システム２５００が示されている。１つの典型例の実施形態では、テスタ・システム２５００は、並列電気テスタ２３００、ウェハ・プローバ２５０２およびウェハ・ローダ（loader：装填機、充填機）２５０４を含んでいる。図２５および２６に示されているように、テスタ２３００は、ケーブル２５０８を用いてウェハ・プローバ２５０２上のプローバ・テスタ・インタフェース（ＰＴＩ）２５０６に接続される。この典型例の実施形態では、ケーブル２５０８は、好ましくは、１．８ｍの長さを有し、ＭＣユニット２３０６（図２３）の上側背面パネルに接続されている。図２５および２６に示されているように、テスタ２３００は、好ましくは、ウェハ・プローバ２５０２に充分近く配置されていて、ケーブル２５０８上の歪み（strain）を減少させる。理想的には、図２５および２６に示されているように、テスタ２３００は、ウェハ・プローバ２５０２に直接隣接している。ウェハ・ローダ２５０４は、１つ以上の前方開口統合ポッド（ＦＯＵＰ、front opening unified pods）を含んでいて、ウェハ・プローバ２５０２を通して複数のウェハを処理（プロセス）する。
【００６７】
図２７を参照すると、テスタ・システム２５００のシステム・ブロック図が示されている。図２７に示されているように、ウェハ・プローバ２５０２は、ウェハ・ローダ２５０４（図２５および図２６）からテスタ・ウェハ２７０２を受け取るための自動ローダ２７０４を含んでいる。また、ウェハ・プローバ２５０２は、テスト・ウェハ２７０２に電気的コンタクト（接触）を形成するためのプローブ・カード２７０６を含んでいる。より具体的には、この典型例の実施形態では、プローブ・カード２７０６は２５６個のピンを含んでいる。従って、スティック１４０２中の２１２個のパッド（図１４）は、プローブ・カード２７０６を用いて一度に並列に電気的にテストできる。
【００６８】
この典型例の実施形態では、ウェハ・プローバ２５０２は、ＧＰＩＢインタフェース２７０８を通してテスタ制御モジュール２３２０によって制御される。より具体的には、テスタ制御モジュール２３２０は、ウェハ・プローバ２５０２にコマンドを与え、例えば、プローブ・カード２７０６を配置し、スティックからプローブ・カード２７０６を持ち上げて離し、新しい位置に移動させ、別のスティックとコンタクトを形成するよう下降させるよう命令する各コマンドを与える。
【００６９】
図２７に示されているように、この典型例の実施形態では、テスト信号は、信号バス２７１６を通してプローブ・カード２７０６とピン終端モジュール２３１４の間で伝送される。この典型例の実施形態では、信号バス２７１６は８×３２の信号バスである。また、テスト信号は、信号バス２７１６を通して終端モジュール２３１４とマルチプレクサ（多重化器）モジュール２７１０の間で伝送される。次いで、テスト信号はマルチプレクサ・モジュール２７１０からＤＡＱモジュール２３１８へ伝送される。
【００７０】
また、図２７に示されているように、ＭＣユニット２３０６は、ディジタル制御信号をディジタルＩ／Ｏ（ＤＩＧＩＯ）２７１２を通してピン終端モジュール２３１４に送信する。また、ＭＣユニット２３０６はピン終端モジュール２３１４用の複数のアナログ電圧源を含んでいる。さらに、ＭＣユニット２３０６およびテスタ制御モジュール２３２０は、周辺コンポーネント相互接続（ＰＣＩ）ブリッジ２７１４を用いて接続される。
【００７１】
図２８を参照すると、終端モジュール２３１４（図２７）の一部のシステム・ブロック図が示されている。図２８に示されているように、終端モジュール２３１４（図２７）は、プローブ・カード２７０６からテスト信号を受け取る複数のスイッチ・カード２８０２を含んでいる。この典型例の実施形態では、終端モジュール２３１７（図２７）は８つのスイッチ・カード２８０２を含んでおり、各スイッチ・カードはプローブ・カード２７０６からの３２個ものピンに接続できる。より具体的には、図２８に示されているように、プローブ・カード２７０６からのピン１〜３２は第１のスイッチ・カード２８０２（図２８ではＰＴ１と付されている）に接続されており、後続の各グループ（群）の３２個のピンは後続の各スイッチ・カード２８０２に接続されており、次いでピン２２５〜２５６は第８のスイッチ・カード２８０２（図２８ではＰＴ８と付されている）に接続されている。
【００７２】
図２８にも示されているように、各スイッチ・カード２８０２は、ＤＩＧＩＯ２７１２（図２７）と、ＭＣユニット２３０６（図２７）における電圧源とに接続されている。より具体的には、各スイッチ・カード２８０２は１６本のＤＩＧＩＯ線および２つの電圧源に接続されている。
【００７３】
この典型例の実施形態では、終端モジュール２３１４（図２７）の１つの機能、より具体的にはスイッチ・カード２８０２は、テスト状態下のデバイス（ＤＵＴ）における複数の抵抗、選択可能な内臓（on-board）終端抵抗、およびソフトウェア制御されるアナログ電圧源を有する１つの抵抗分割器（resistor divider、抵抗分配器、抵抗分圧器）を形成することである。より具体的には、図２９を参照すると、典型例の回路図が示されている。図２９に示されているように、抵抗分割器は、ＤＵＴにおけるＲ、終端抵抗ＲT、およびアナログ電圧源ＶSで形成されている。従って、ＤＵＴの抵抗は電圧測定値（尺度、目盛）ＶMから決定できる。ＤＵＴ電流ＩDUTはＶM／ＶTに等しく（ＶM／ＲT）、ＤＵＴ電圧はＶS−ＶMに等しく、ＤＵＴ抵抗ＲDUTはＶDUT／ＩDUTに等しいことに留意すべきである。さらに、この典型例の実施形態では、抵抗ＲWは絶対値Ｒのエラー（誤差）計算にのみ用いられる。
【００７４】
図３０を参照すると、２端子（点）抵抗測定実装の典型例の回路図が示されている。図３０に示されているように、第１の電圧源（Ｖ１）はチャネルｉ上に設けられ、第２の電圧源（Ｖ２）はチャネルｊ上に設けられている。次いで、ＤＵＴ抵抗は、その２つの電源電圧および終端抵抗Ｒｔに基づいて決定できる。
【００７５】
図３１を参照すると、スイッチ・カード２８０２（図２８）の一部のシステム・ブロック図が示されている。図３１に示されているように、スイッチ・カード２８０２は、複数のピン終端器（terminator、終端抵抗、終端装置）回路３１０２を含んでいる。この典型例の実施形態では、各スイッチ・カード２８０２（図２８）は３２個のピン終端（抵抗）回路３１０２を含んでおり、ここで各ピン終端（抵抗）回路３１０２はプローブ・カード２７０６からのピンに接続されている。
【００７６】
図３１に示されているように、スイッチ・カード２８０２（図２８）は、複数のディジタル・マルチプレクサ（ＭＵＸ）制御手段３１０４を含んでいる。この典型例の実施形態では、各スイッチ・カード２８０２（図２８）は１６個のディジタルＭＵＸ制御手段３１０４を含んでおり、ここで各ディジタルＭＵＸ制御手段３１０４は、２つのピン終端器（抵抗）回路３１０２に接続され、８つの制御信号を各ピン終端器（抵抗）回路３１０２に供給する。
【００７７】
図３２を参照すると、ピン終端器回路３１０２（図３１）の一部の回路図が示されている。図３２に示されているように、ピン終端器回路３１０２（図３１）は、複数のカッド（quad、４つ組）スイッチ３２０２を含んでいる。この典型例の実施形態では、各ピン終端器回路３１０２（図３１）は、２つのカッド・スイッチ３２０２を含んでおり、ここで各カッド・スイッチ３２０２には１つの電源電圧および４つの制御信号が結合されている。従って、カッド・スイッチ３２０２は、ピン終端器回路３１０２（図３１）に接続されたピンを、それらの電源電圧および制御信号のうちの任意のものに結合する。
【００７８】
図３３を参照すると、ＭＣユニット２３０６のシステム・ブロック図が示されている。上述のように、ＭＣユニット２３０６はマルチプレクサ・モジュール２７１０（図２７）を含んでおり、そのマルチプレクサ・モジュール２７１０はプローブ・カード２７０６（図２７）からのテスト信号を受け取る。この典型例の実施形態では、マルチプレクサ・モジュール２７１０（図２７）は、プローブ・カード２７０６（図２７）から受け取ったテスト信号を合成する（combine：組み合わせる、まとめる、多重化する）複数のマルチプレクサ・カード３３０２を含んでいる。より具体的には、図２８に示されているように、各マルチプレクサ・カード３３０２は、プローブ・カード２７０６（図２７）から受け取った３２個のチャネルを１つのＤＡＱチャネルへと合成（加重化）する３２対１のアナログ・マルチプレクサ・カードである。この典型例の実施形態では、８個のマルチプレクサ・カード３３０２を用いてその２５６個のテスト信号を８つのＤＡＱチャネルへと合成し、その８つのＤＡＱチャネルが１つの８チャネルＤＡＱカード３３０４に伝送され、その８チャネルＤＡＱカード３３０４がアナログ入力を１６ビット・ディジタル測定値（尺度）に変換する。この典型例の実施形態では、ＤＡＱカード３３０４は、一度で８個のＤＡＱチャネルの中の１つのみを用いる。
【００７９】
図３３に示されているように、マルチプレクサ・カード３３０２は計装（instrumentation、インスツルメンテーション）（ＳＣＸＩ）バス３３０６用の信号条件付き延長部（signal conditional extensions）に接続されている。ＤＡＱカード３３０４はＰＣＩバス３３０８に接続されている。ＳＣＸＩバス３３０６およびＰＣＩバス３３０８はローカル・バス３３１０に接続されている。
【００８０】
また、図３３に示されているように、ＭＣユニット２３０６は、制御信号をピン終端ユニット２３１４（図２７）に送信するためのＤＩＧＩＯ２７１２を有するディジタルＩ／Ｏカード３３１２を含んでいる。より具体的には、ディジタルＩ／Ｏカード３３１２は、ピン終端ユニット２３１４（図２７）を構成するのに用いられるアドレス、データおよび制御信号を発生する。そのアドレスおよびデータは、終端ユニット２３１４（図２７）によって復号されて、プローブ・カード２７０６（図２７）上の各プローブ・ピンに対して終端抵抗、電圧源、接地または開放状態の回路が選択される。
【００８１】
また、ＭＣユニット２３０６は、ＰＣＩブリッジ２７１４および電圧源３３１４を含んでおり、電圧源３３１４はＶＳＸ３３１６を用いて１６個の電圧源をピン終端ユニット２３１４（図２７）に出力する。ＰＣＩブリッジ２７１４および電圧源３３１４は共にＰＣＩバス３３０８に接続される。
【００８２】
ＩＶ．分析
電気的テストの結果を分析して、任意の欠陥の位置を識別する（即ち、位置決め）することができる。より具体的には、電気的テストに失敗したテスト構造体の位置は、電気的テストの結果に基づいて決定される。また、電気的テストの結果を分析して、検出された欠陥を、ランダムなまたはシステム上の欠陥として分類することができる。さらに、その結果を分析して、歩留まり（yield）を決定し、モデル化しまたは予測することができる。
【００８３】
図３４を参照すると、欠陥分析の典型例のプロセスが示されている。この典型例の実施形態では、テスト・チップ設計パターン３４０２はレイアウト・ビン（bin、級、区間）（例えば、図３４に示されたビン１〜９）にグループ化される。図３４に示されているように、テスト・チップが作製されて電気的にテストされる（３４０４）。次いで、各レイアウト・ビンに対する故障（障害）計数値（カウント）がプロットされる（３４０６）。
【００８４】
図３５を参照すると、レイアウト・ビン（例えば、ＶＳＴＫ、ＶＮＢＨ、ＶＰ、ＶＢＤ、ＶＬＥ、ＶＢＣおよびＶＣ）に対する故障率（レート）の典型例のプロットが示されている。その故障率対レイアウト・ビンのプロットによって、テスト・チップ故障におけるパターン依存性の１次の表示（first order indication）が得られる。図３６を参照すると、プロセス・マージン・スプリット（process margin split）をそのプロットに加えると、テスト・チップ故障におけるプロセス・マージン依存性の１次の表示が得られる。
【００８５】
図３７を参照すると、１つの典型例の実施形態では、システム的欠陥の識別手段アルゴリズムによって、レイアウトＤＯＥ因子（ファクタ）（プロセス・マージン変量（variants））に対するテスト・データを分析することができ、統計的により高い故障率を有するパターンを自動的に識別することができる。また、図３７に示されているように、システム上の故障率対ランダムな故障率の要約（summary）が、システム上の故障を要約の棒状グラフによってユーザに対して強調した棒状グラフのフォーマットで示されている。
【００８６】
２００２年９月１０日付で発行された米国特許第６，４４９，７４９号、発明の名称“SYSTEM AND METHOD FOR PRODUCT YIELD PREDICTION” （歩留まり予測のシステムおよび方法）には、ランダムなまたはシステム上の欠陥を分類し歩留まりを予測する別の方法が記載されている。ここで、この文献全体を参照により組み込む。しかし、欠陥は分類することができ、歩留まりは種々の方法（approach）を用いてモデル化することができる。
【特許文献１】米国特許第６，４４９，７４９号
【００８７】
Ｖ．ＳＥＭ検査ツール
上述したように、分析の結果を用いて、検査ツールを用いて欠陥を位置決めすることができる。検査ツールが用いられるとき、そのテスト・チップは、検査ツールの諸機能とコンパチブルであるようにテスト構造体のサイズを調整することによって検査ツールとともに用いるように適合化されている。
【００８８】
例えば、１つの典型例の実施形態では、その検査ツールは、米国カリフォルニア州サンタクララのアプライド  マテリアル社（Applied Material, Inc.）によって製造されているＳＥＭ Ｖｉｓｏｎ  Ｇ２ツールである。従って、テスト・チップはＳＥＭ Ｖｉｓｏｎ  Ｇ２ツールとともに用いるように適合化される。より具体的には、テスト・チップ上のテスト構造体は、ＳＥＭ Ｖｉｓｏｎ  Ｇ２ツールの視野および解像度（分解能）とコンパチブルである（適合する）ようにサイズが調整される。
【００８９】
典型例の実施形態について説明したが、本発明の精神および／または範囲から逸脱することなく種々の変形を行うことができる。従って、本発明は、図面に示され上述の説明における具体的形態に限定して解釈されるべきでない。
【図面の簡単な説明】
【００９０】
【図１】図１は、テスト・チップ上の欠陥を位置決めする典型例のプロセスのフロー図である。
【図２】図２は、テスト・チップ上の欠陥を位置決めする別の典型例のプロセスのフロー図である。
【図３】図３は、テスト・チップ上の欠陥を位置決めする別の典型例のプロセスのフロー図である。
【図４】図４は、テスト・チップ上の欠陥を位置決めするための典型例のシステムのブロック図である。
【図５】図５は、設計パターンのバリエーションを有する製品チップを示している。
【図６】図６は、テスト・チップの典型例のレイアウトを示している。
【図７】図７は、典型例のパッド・グループを示している。
【図８】図８は、典型例のテスト構造体を示している。
【図９】図９は、典型例のテスト構造体を示している。
【図１０】図１０は、別の典型例のパッド・グループを示している。
【図１１】図１１は、典型例のテスト構造体を示している。
【図１２】図１２Ａ、１２Ｂおよび１２Ｃは、典型例のテスト構造体を示している。
【図１３】図１３は、別の典型例のパッド・グループを示している。
【図１４】図１４は、別の典型例のレイアウトの部分を示している。
【図１５】図１５は、別の典型例のレイアウトの部分を示している。
【図１６】図１６は、別の典型例のレイアウトの部分を示している。
【図１７】図１７は、別の典型例のレイアウトの部分を示している。
【図１８】図１８は、別の典型例のレイアウトの部分を示している。
【図１９】図１９は、別の典型例のレイアウトの部分を示している。
【図２０】図２０は、別の典型例のレイアウトの部分を示している。
【図２１】図２１は、別の典型例のレイアウトの部分を示している。
【図２２】図２２は、典型例のレイアウトを示している。
【図２３】図２３は、別の典型例の並列テスタの正面図である。
【図２４】図２４は、図２３に示された典型例の並列テスタの側面図である。
【図２５】図２５は、典型例のウェハ・テスタ・システムの上面図である。
【図２６】図２６は、図２５に示された典型例のウェハ・テスタ・システムの斜視図である。
【図２７】図２７は、図２５に示されたウェハ・テスタ・システムのシステム・ブロック図である。
【図２８】図２８は、図２５に示されたウェハ・テスタ・システムの一部分のシステム・ブロック図である。
【図２９】図２９は、抵抗分割器の回路図である。
【図３０】図３０は、２端子抵抗測定実装の回路図である。
【図３１】図３１は、スイッチ・カードの一部分のシステム・ブロック図である。
【図３２】図３２は、ピン終端部回路の一部分の回路図である。
【図３３】図３３は、測定制御（ＭＣ）ユニットのシステム・ブロック図である。
【図３４】図３４は、欠陥分析の典型例のプロセスを示している。
【図３５】図３５は、レイアウト・ビンに対する故障率（故障率対レイアウト・ビン）の典型例のプロットを示している。
【図３６】図３６は、レイアウト・ビンに対する故障率の典型例のプロットを示している。
【図３７】図３７は、レイアウト・ビンに対する故障率の典型例のプロットを示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【国際調査報告】
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