(57)【要約】タップインダクタステップダウンコンバータ、及び、これをクランプキャパシタ(Cr)で制限して回路効率を向上させるためにMOSFETが用いられることができるようにする方法である。本コンバータは、タップインダクタ(25a、25b)及びクランプキャパシタ(Cr)を含み、これらは、漏れインダクタンス(Lk2)及びクランプキャパシタ(Cr)の漏れエネルギー間の共振を解消するように固有に構成される。更に、このような装置は、タップインダクタの漏れインダクタンスからの漏れエネルギーのリサイクル又は回復を提供し、更に回路効率を向上させる。
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【特許請求の範囲】
【請求項１】
- 相補的にスイッチされる第1の及び第2のスイッチと、
- 出力キャパシタ及び負荷の並列接続と、
- 前記第1の及び第2のスイッチ間に結合されると共に漏れインダクタンスを有するタップインダクタと、
- 前記タップインダクタと共に、前記第1のスイッチがオフのときに前記第1のスイッチにかかる電圧を制限するように構成されたクランプキャパシタと、
を有するタップインダクタステップダウンコンバータ。
【請求項２】
請求項1に記載のコンバータにおいて、前記タップインダクタは、
- 第1の、第2の及び第3の巻線であって、前記第1の巻線は、前記第2の巻線へのタップを付けられ、前記第3の巻線は、ダイオードが結合されていると共に前記第2のスイッチが前記タップに結合されているパスを介して前記第1の及び第2の巻線に結合される、巻線
を含む、コンバータ。
【請求項３】
請求項2に記載のコンバータにおいて、
- 入力電圧を供給するDC電圧源と、
- 前記第1のスイッチが結合された第1の入力パスと、
- 第2のダイオードを有する第2の入力パスであって、前記第2のダイオードのアノードは前記DC電圧源に結合され、前記第2のダイオードのカソードは前記第3の巻線のドットのない端子と直列に結合された、第2の入力パスと、
を有するコンバータ。
【請求項４】
請求項2に記載のコンバータにおいて、前記クランプキャパシタは、第1の端子が前記第3の巻線及び前記ダイオードに結合されると共に第2の端子が前記第1のスイッチ及び前記第1の巻線に結合されており、漏れエネルギーは前記クランプキャパシタに転送され、前記第1のスイッチがオフ状態にあるときに前記クランプキャパシタにかかる電圧は、前記第1のスイッチを制限する、コンバータ。
【請求項５】
請求項1に記載のコンバータにおいて、前記第1の及び第2のスイッチは低電圧定格MOSFETである、コンバータ。
【請求項６】
- オン状態とオフ状態との間で相補的にオンオフされる第1の及び第2のスイッチと、
- 出力キャパシタと、
- 前記出力キャパシタと並列に結合された負荷と、
- 第1の、第2の及び第3の巻線を有するタップ蓄積インダクタであって、漏れエネルギーを有する前記第1の巻線は前記第2の巻線へのタップを付けられ、前記第3の巻線は、ダイオードが結合されていると共に前記第2のスイッチが前記タップに結合されているパスを介して前記第1の及び第2の巻線に結合された、タップ蓄積インダクタと、
- 前記第3の巻線及び前記ダイオードに結合された一方の端子と、前記第1のスイッチ及び前記第1の巻線に結合された他方の端子とを有するクランプキャパシタであって、漏れエネルギーは当該クランプキャパシタに転送され、前記第1のスイッチがオフ状態にあるときに前記クランプキャパシタにかかる電圧は、前記第1のスイッチを制限する、クランプキャパシタと、
を有するタップインダクタステップダウンコンバータ。
【請求項７】
請求項6に記載のコンバータにおいて、
- 入力電圧を供給するDC電圧源と、
- 前記第1のスイッチが結合された第1の入力パスと、
- 第2のダイオードを有する第2の入力パスであって、前記第2のダイオードのアノードは前記DC電圧源に結合されると共に前記第2のダイオードのカソードは前記第3の巻線のドットのない端子と直列に結合された、第2の入力パスと、
を更に有するコンバータ。
【請求項８】
請求項7に記載のコンバータにおいて、前記第1のスイッチがオフ状態にあると、前記クランプキャパシタにかかる電圧は、
【数１】
2004537949.tif 000008
によって与えられ、N1は前記タップインダクタの前記漏れインダクタンスを有する前記第1の巻線であり、N2は前記タップインダクタの前記第2の巻線であり、Voは出力電圧である、コンバータ。
【請求項９】
請求項8に記載のコンバータにおいて、前記第1のスイッチにかかる電圧ストレスは、DC入力電圧Vinと前記電圧Vcとの合計であり、
【数２】
2004537949.tif 000009
によって表される、コンバータ。
【請求項１０】
請求項7に記載のコンバータにおいて、前記第2のスイッチがオフ状態にあると、前記クランプキャパシタにかかる電圧は、下式により与えられる反射電圧に到達するまで充電され、
【数３】
2004537949.tif 000010
ここで、N1は前記タップインダクタの前記第1の巻線であり、N2は前記タップインダクタの前記第2の巻線であり、N3は前記タップインダクタの前記第3の巻線であり、VinはDC入力電圧であり、Voは出力電圧である、コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
より高速でより効率的なデータ処理を求める絶えることのない要求は、低電圧集積チップ(IC)の分野において著しい発展への努力を喚起してきた。現在、3.3VのICは、そのより速い速度、より良い消費電力性能及びより高い集積密度のために、標準の5VのICを次第に置換しつつあるる。しかし、3.3VのICは、更に低い電圧のICへ向かう従来の段階に過ぎず、この更に低い電圧のICは、ICの速度を向上させて消費電力を低下させるだけではなく、直接のシングルセルバッテリ動作をも可能にもする。次世代のデータ処理ICは、1〜3Vの範囲の電圧の電源を必要とするであろうことが予想される。その一方で、より多くのデバイスが単一のプロセッサチップに集積化されていると共にプロセッサはより高い周波数で動作しているので、マイクロプロセッサは積極的な電力管理を必要とする。次世代プロセッサの電流は13Aから50A〜100Aにまで上昇するであろうし、ロードレンジは1：100に到達し得る。他方では、ICの速度が上昇するにつれて、これらは電源に対してより動的な負荷になっている。次世代マイクロプロセッサは、50A/msの電流スルーレートを示すと期待されている。更に、出力電圧に対する規制は、5%から2%へと非常に厳しくなる。全ての要件は、非常に重大な設計上の課題を提起するものである。マイクロプロセッサに給電する電圧レギュレータモジュール(VRM)は、高効率、高速過渡応答及び高電力密度を有しなければならない。
【背景技術】
【０００２】
例えば図1に示されるような従来の同期バックコンバータは、これらの要件を満たすためにVRMとして一般的に用いられる。従来の同期バックコンバータは、相補的にオン／オフされる2つのスイッチS1及びS2、出力キャパシタCO1並びに負荷RL1を含む。図1の従来型の同期バックコンバータの電圧利得は、
【数４】
2004537949.tif 000003
により与えられる。ここで、Dは、スイッチS1のデューティ比又はサイクルである。従来のバックコンバータが、デューティサイクルDが0.5のときにより良い効率を有することは充分に確立されている。入力電圧Vinが5V及び出力電圧Voが2Vのときに、デューティサイクルDは0.4であり、これは高効率を達成するのに良い。
【０００３】
今後のVRMはより多くの電力をマイクロプロセッサに供給するべきであるので、電源スイッチは高電流を処理しなければならず、これは効率を減少させる。入力電圧Vinが高くなるほど入力電流は低くなり、伝導損は低下する。VRMに対する入力電圧Vinが5Vから12Vまで上昇するとき、バックスイッチの定格電流は大幅に低下し、これは効率を上昇させる。従って、VRMは12V以上の入力電圧Vinを必要とする。Severns他の"Modern DC-To-DC Switch Mode Power Converter Circuits," TK7868, 1984, pg. 178によれば、従来の同期バックコンバータのデューティサイクルDは、12V入力で0.15Vまで小さい。この結果、電圧調整及び過渡応答は性能が悪い。
【０００４】
図2及び3は、従来のタップインダクタ同期バックコンバータ及びそのスイッチング波形をそれぞれ示す。動作中、時間間隔T1〜T2の間にスイッチS11がオンにされてスイッチS12がオフにされると、タップインダクタの巻き線N1及びN2に電圧Vin-Voが印加される。入力電圧VinはDC電圧源2からであり、出力電圧Voは負荷RL10にかかる。従来のタップインダクタ同期バックコンバータは、電力を出力に送る。時間T2で、スイッチS11がオフになりスイッチS12がオンになる。巻線N1に蓄積されるエネルギーは、巻線N2に伝達され、巻線電流IN2がスイッチS12を通じて流れる。従来のタップインダクタ同期バックコンバータの電圧利得は、
【数５】
2004537949.tif 000004
により与えられる。
【０００５】
式(2)から、タップインダクタの巻線N1及びN2の巻数比を適切に選択することによって、高効率を達成する約0.5のデューティサイクル(D)が得られることが容易に分かる。しかし、主な問題は、スイッチS11がオフにされるとスイッチS11に高圧スパイクが存在するということである。なぜなら、巻線N1の漏れインダクタンスLkの漏れエネルギーは巻線N2に伝達されることができないためである。その代わりに、漏れインダクタンスLkの漏れエネルギーは、伝導スイッチS12を通じてスイッチS1(図示せず)の出力キャパシタCs1を充電し、これは、スイッチS11にかかる高電圧ストレスを引き起こす。その結果、高電圧定格の金属酸化膜半導体電界効果型トランジスタ(MOSFET)が用いられなければならない。MOSFETは高電圧定格の高オン抵抗を有し、これは大幅に電力損失を上昇させ、効率を低下させる。
【０００６】
図3は、スイッチS11及びS12のスイッチング波形、電流IS11及びIS12並びにスイッチS11及びS12にそれぞれかかる電圧ストレスVS11及びVS12を示す。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
容易に分かるように、これらの要件を満たすためにはVRM性能を改良する必要性が引き続き存在する。
【課題を解決するための手段】
【０００８】
概略的には、本発明は、タップインダクタステップダウンコンバータ及び同上を制限してコンバータの効率を向上させるために低電圧定格MOSFETが用いられることができるようにする方法を考える。本発明は、独立請求項によって規定される。従属請求項は、有利な実施例を規定する。コンバータは、好適にはタップインダクタ及びクランプキャパシタを含み、これらは、タップインダクタの漏れインダクタンスからの漏れエネルギーをリサイクルし、漏れインダクタンス及びクランプキャパシタの漏れエネルギー間の共振を解消するように固有に構成される。
【発明を実施するための最良の形態】
【０００９】
図4は、本発明によるタップインダクタステップダウンコンバータ10の回路図の実施例を示す。これは、クランプキャパシタCrを含んでおり、そのため、コンバータ10の効率を改善するために、2つの相補的にスイッチングされるスイッチS21及びS22に対して低電圧定格MOSFETが用いられることができる。コンバータ10は、更に、3つの巻線N11、N12及びN13を有するタップインダクタ25a及び25b間のユニークな構成と、クランプキャパシタCrとを含み、該キャパシタは、タップインダクタ25a及び25bの漏れインダクタンスLk2からの漏れエネルギーをリサイクルすると共に漏れインダクタンスLk2及びクランプキャパシタCrの漏れエネルギー間の共振を除去し、このことは更に効率を向上させた。加えて、このような装置は、種々の制限電圧Vcを生じる。
【００１０】
タップインダクタステップダウンコンバータ10の回路図は、DC入力電圧VinをDC出力電圧Voに変換する。ここでコンバータ10について詳述する。入力電圧Vinを送出するDC電圧源20の正の側は、入力電圧ノード100に結合される。入力電圧ノード100からは、第1の経路IS21及び第2の経路50の2つの一般の入力パスがある。第2の経路50のダイオードD2のカソード及び第1の経路IS21のMOSFETスイッチS21のドレインは、入力電圧ノード100に結合される。MOSFETスイッチS21内には、アノードがMOSFETスイッチS21のソースに結合されると共にカソードがMOSFETスイッチS21のドレインに結合されたボディダイオードD21が組み込まれる。MOSFETスイッチS21のドレインは、ノード104に結合される。ダイオードD2のアノードは、コンバータの蓄積インダクタ25a及び25bの巻線N13のドットのない端子と直列になっており、これを以下に詳述する。
【００１１】
ここで、コンバータの蓄積インダクタ25a及び25bを参照する。蓄積インダクタ25a及び25bは、一般に、破線で示すように、単一の磁気コアが単一のワイヤによって巻かれた巻線N11、N12及びN13から成り、タップ102及び106によって分離される。タップ106によって切り離される巻線N11の巻数及び巻線N12の巻数は、必ずしも同じであるわけではない。更に、タップ102によって切り離される巻線N13の巻数は、巻線N11及びN12の何れの巻数とも異なっていても良い。慣例によって、巻線N11、N12及びN13を通じて流れる電流は、ドットのある端子に入り、ドットのない端子から出る。巻線N13のドットのある端子、クランプキャパシタCrの第1の端子及びダイオードD1のカソードは、タップ102に結合される。クランプキャパシタCrの第2の端子は、ノード104に結合される。クランプキャパシタCrの第2の端子はノード104に結合され、巻線N11のドットのある端子は、漏れインダクタンスLk2の第1の側を介してノード104に結合される。漏れインダクタンスLk2の第2の側は、巻線N11の第1の端子に結合される。巻線N11のドットのない端子、N12のドットのある端子及びダイオードD1のアノードは、タップ106に結合される。容易に分かるように、パス102は、蓄積インダクタ25a及び25bのタップ102及び106をダイオードD1を介して結合する。蓄積インダクタ25a及び25bの動作は、コンバータ10の全体的な動作に関して与えられる説明に基づいて明らかにされる。
【００１２】
ノード104から、タップ106、ダイオードD1を介してタップ102、そして、ノード104へ戻るループによって規定されるループAは、漏れインダクタンスLk2から漏れエネルギーを回復させるリサイクルループであり、これは以下でより詳細に説明される。更に、ループAのタップ102及び106を介して巻線N11、N12及びN13と結合するループAは、MOSFETスイッチS21がオン状態にあるときの第1の時間間隔の間は、クランプキャパシタCrを式(3)に示されるクランプ電圧にまで充電し、第1の時間間隔直後の第2の時間間隔の間、式(4)に示されるクランプ電圧まで充電し、MOSFETスイッチS21がオフ状態にあるとき、該スイッチにかかる電圧ストレスを制限する。巻線N3と直列のダイオードD2は、漏れインダクタンスLk2とクランプキャパシタCrとの間の共振を止める。D2を通じる電流は一方向性であり、双方向性ではないので、共振は停止する。
【００１３】
巻線N12のドットのない端子及びCO20の第1の端子は、ノード110に結合される。スイッチS22内には、アノードがMOSFETスイッチS22のソースに結合されると共にカソードがMOSFETスイッチS22のドレインに結合されたボディダイオードD21が組み込まれる。DC電圧源20の負の側及びMOSFETスイッチS22のソースは、ノード108に結合される。ノード108は、グラウンドGNDに結合される。キャパシタCO20の第2の端子は、ノード112に結合される。ノード112は、グラウンドGNDに結合される。負荷RL20は、ノード110及び112に結合されており、出力キャパシタCO20に並列である。
【００１４】
当業者は、スイッチが「オン状態」にあるときには、該スイッチには電流が流れており、スイッチが「オフ状態」にあるときには、該スイッチには電流が流れていないことを理解するであろう。更に、MOSFETスイッチが伝導状態又は非伝導状態になるように制御するための方法論は確立されている。従って、更なる議論は必要ない。
【００１５】
図5を同様に参照する。スイッチS21及びS22のスイッチング波形、電流IS11及びIS12並びにMOSFETスイッチS21及びS22にそれぞれかかる電圧ストレスVS21及びVS22を示す。ここで、コンバータ10の動作を図5のスイッチング波形に関して詳述する。
【００１６】
T1の前に、MOSFETスイッチS21がオフ状態に切り替えられ、MOSFETスイッチS22はオン状態に切り替えられると仮定する。時間T1で、MOSFETスイッチS21はオン状態に切り替えられ、MOSFETスイッチS22はオフ状態に切り替えられる。クランプキャパシタCrの電圧Vcは、巻線N13に印加される。クランプキャパシタCrに蓄積されるエネルギーは、電圧Vcが段階的に変化して、以下に示されるN1及びN2から反射された電圧に最終的に制限されるまで、出力又は負荷RL20に巻線N11、N12及びN13を通じて伝達される。
【数６】
2004537949.tif 000005
MOSFETスイッチS21はオン状態のままであり、MOSFETスイッチS22は、ある期間又は時間T2までは、オフ状態のままである。
【００１７】
時間T2で、MOSFETスイッチS21はオフ状態に転換し、MOSFETスイッチS22はオン状態に転換する。このような時、ダイオードD2は第2のパス50で伝導し、巻線N11に蓄積されたエネルギーは巻線N12に伝達され、巻線N12の電流はMOSFETスイッチS22を通じて流れる。しかし、漏れインダクタンスLk2の漏れエネルギーは、巻線N12に伝達されない。その代わりに、ダイオードD1は、伝導状態で、漏れインダクタンスLk2の漏れエネルギーをタップ102と106との間のパス120で、該ダイオードD1を通じてクランプキャパシタCrに転送する。ダイオードD1は、スイッチS21がオフでS22がオンであるときにのみ伝導状態である。漏れエネルギーは、クランプキャパシタCrを充電する。電圧Vcは、
【数７】
2004537949.tif 000006
により与えられる。
【００１８】
更に、スイッチVS21にかかる電圧ストレスは、入力電圧Vin及び電圧Vcの合計であって、
【数８】
2004537949.tif 000007
と表される。
【００１９】
前述から、スイッチS21がオフ状態にあると、スイッチS21にかかる電圧ストレスは制限され、これは図5で最も良く分かる。従って、スイッチS21にかかる高電圧スパイクは、実質的に解消される。更に、巻線N11からの漏れインダクタンスLK2の漏れエネルギーは、スイッチS21がオンのときに回復し、出力キャパシタC020を充電する代わりに、出力又は負荷RL20に送られる。従って、コンバータ10はより高い効率を有する。
【００２０】
ある期間又は時間T3までは、MOSFETスイッチS21はオフ状態のままであり、MOSFETスイッチS22はオン状態のままである。T3で補完周期サイクルは終了する。換言すれば、時間T3から時間T4まで、スイッチS21はオン状態にあると共にスイッチS22はオフ状態にあり、以下同様である。補完周期サイクルの間、クランプキャパシタCrの電圧Vcは、式(3)及び(4)の間で変化する。
【００２１】
当業者には、本発明の多数の変形例及び代替実施例が前述の説明から明らかであろう。従って、この説明は、例示としてのみ解釈されるべきものであり、当業者に最良の形態を教示する目的のものである。構造の細部は、本発明から逸脱することなく大きく変化することができ、添付の請求の範囲内に入る全ての変形例の排他的な使用は確保される。
【００２２】
請求項において、括弧内に配置されたいかなる引用符号も当該請求項を制限するように解釈されてはならない。「有する(comprising)」なる用語は、請求項に記載されたもの以外の要素又はステップの存在を排除するものではない。要素の前の「1つの(a又はan)」なる用語は、複数のこのような要素の存在を排除するものではない。特定の手段が相互に異なる従属請求項において記載されているという事実のみでは、これらの手段の組合せが有利に用いられることができないということを示すことにはならない。
【図面の簡単な説明】
【００２３】
【図１】従来の同期バックコンバータの回路図を示す。
【図２】従来のタップインダクタ同期バックコンバータの回路図を示す。
【図３】図2の従来のタップインダクタ同期バックコンバータのスイッチング波形を示す。
【図４】本発明のタップインダクタステップダウンコンバータの回路図を示す。
【図５】図4の実施例のタップインダクタステップダウンコンバータのスイッチング波形を示す。
【国際公開パンフレット】
2004537949.tif 000011
2004537949.tif 000012
2004537949.tif 000013
2004537949.tif 000014
2004537949.tif 000015
2004537949.tif 000016
2004537949.tif 000017
2004537949.tif 000018
2004537949.tif 000019
2004537949.tif 000020
2004537949.tif 000021
2004537949.tif 000022
2004537949.tif 000023
2004537949.tif 000024
2004537949.tif 000025
【国際公開パンフレット（コレクトバージョン）】
2004537949.tif 000026
【国際調査報告】
2004537949.tif 000027
2004537949.tif 000028
2004537949.tif 000029