(57)【要約】それぞれが遅延ユニットおよび３つの加算器を含む一続きのスケーラブルなカスケード型ユニットを備え、前記遅延ユニットおよび加算器を結合して、入力信号サンプル・ストリームおよび低次のピラミッド・フィルタ処理を受けた出力信号サンプル・ストリームおよび状態変数信号ストリームから、高次のピラミッド・フィルタ処理を受けた出力信号サンプル・ストリームおよび状態変数サンプル・ストリームを生成する、乗算器のないピラミッド・フィルタが記載されている。
2004527025.tif 000002
【特許請求の範囲】
【請求項１】
乗算器のない一続きのスケーラブルなカスケード型ユニットを含むピラミッド・フィルタを備える集積回路であって、
前記各ユニットが様々な次数のピラミッド・フィルタ処理を受けた出力信号サンプル・ストリームを生成する集積回路。
【請求項２】
少なくとも１つの前記乗算器のないユニットが１つの遅延ユニットおよび３つの加算器を備え、前記遅延ユニットおよび加算器を結合して、入力信号サンプル・ストリームならびに低次のピラミッド・フィルタ処理を受けた出力信号サンプル・ストリームおよび状態変数信号サンプル・ストリームから、高次のピラミッド・フィルタ処理を受けた出力信号サンプル・ストリームおよび状態変数信号サンプル・ストリームを生成する請求項１に記載の集積回路。
【請求項３】
高次と低次のピラミッド・フィルタ処理を受けた出力信号サンプル・ストリームおよび状態変数信号サンプル・ストリームの次数の差が２である請求項２に記載の集積回路。
【請求項４】
加算器が桁上げルックアヘッド加算器を含む請求項３に記載の集積回路。
【請求項５】
１つの遅延ユニットおよび３つの加算器を備えるピラミッド・フィルタ・コンポーネントであって、
前記遅延ユニットおよび加算器を結合して、入力信号サンプル・ストリームならびに低次のピラミッド・フィルタ処理を受けた出力信号サンプル・ストリームおよび状態変数信号サンプル・ストリームから、高次のピラミッド・フィルタ処理を受けた出力信号サンプル・ストリームと状態変数信号サンプル・ストリームを生成するピラミッド・フィルタ・コンポーネント。
【請求項６】
高次と低次のピラミッド・フィルタ処理を受けた出力信号サンプル・ストリームと状態変数信号サンプル・ストリームの次数の差が２である請求項５に記載のピラミッド・フィルタ・コンポーネント。
【請求項７】
加算器が桁上げルックアヘッド加算器を含む請求項６に記載のピラミッド・ファイル・コンポーネント。
【請求項８】
１次のフィルタ処理を受けた出力信号サンプル・ストリームを遅延させるステップと、
遅延させたフィルタ出力信号サンプル・ストリームを、２次の状態変数信号サンプル・ストリームと合計するステップとを含む、画像のフィルタリングを行う方法。
【請求項９】
１次と２次の差が２である請求項８に記載の方法。
【請求項１０】
フィルタ処理を受けた出力信号サンプル・ストリームがピラミッド・フィルタ処理を受けた出力信号サンプル・ストリームを含み、状態変数信号サンプル・ストリームがピラミッド・フィルタ処理を受けた状態変数信号サンプル・ストリームを含む請求項８に記載の方法。
【請求項１１】
遅延させたフィルタ出力信号サンプル・ストリームを、２次の状態変数信号サンプル・ストリームと合計するステップが、桁上げルックアヘッド加算を利用して合計を行うステップを含む請求項１０に記載の方法。
【請求項１２】
命令を記憶させてある記憶媒体を備える物品であって、その命令が実行されたときに、
１次のフィルタ処理を受けた出力信号サンプル・ストリームを遅延させるステップと、
遅延させたフィルタ出力信号サンプル・ストリームを、２次の状態変数信号サンプル・ストリームと合計するステップとによって画像のフィルタリングが行われる物品。
【請求項１３】
１次と２次の差が２である請求項１２に記載の物品。
【請求項１４】
フィルタ処理を受けた出力信号サンプル・ストリームがピラミッド・フィルタ処理を受けた出力信号サンプル・ストリームを含み、状態変数信号サンプル・ストリームがピラミッド・フィルタ処理を受けた状態変数信号サンプル・ストリームを含む請求項１２に記載の物品。
【請求項１５】
前記命令が実行されたときに、さらにその結果、遅延させたフィルタ出力信号サンプル・ストリームを、２次の状態変数信号サンプル・ストリームと合計するステップが、桁上げルックアヘッド加算を利用して合計を行うステップを含む請求項１４に記載の物品。
【請求項１６】
走査されたカラー画像のフィルタリングを行う画像処理ユニットを備える画像処理システムであって、
前記画像処理ユニットが少なくとも１つのピラミッド・フィルタを含み、
前記少なくとも１つのピラミッド・フィルタが乗算器のない一続きのスケーラブルなカスケード型ユニットを備え、前記各ユニットが様々な次数のピラミッド・フィルタ処理を受けた出力信号サンプル・ストリームを生成する画像処理システム。
【請求項１７】
少なくとも１つの前記乗算器のないユニットが１つの遅延ユニットおよび３つの加算器を備え、前記遅延ユニットおよび加算器を結合して、入力信号サンプル・ストリームならびに低次のピラミッド・フィルタ処理を受けた出力信号サンプル・ストリームと状態変数信号サンプル・ストリームから、高次のピラミッド・フィルタ処理を受けた出力信号サンプル・ストリームと状態変数信号サンプル・ストリームを生成する請求項１６に記載の画像処理システム。
【請求項１８】
高次と低次のピラミッド・フィルタ処理を受けた出力信号サンプル・ストリームと状態変数信号サンプル・ストリームの次数の差が２である請求項１７に記載の画像処理システム。
【請求項１９】
加算器が桁上げルックアヘッド加算器を含む請求項１８に記載の画像処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ピラミッド・フィルタに関する。
【発明の背景】
【０００２】
画像処理では、しばしば、走査されたカラー画像などの画像を、２つ以上の別々の画像表現に分解することが望ましい。ここでは、これらの画像表現をバックグラウンド画像とフォアグラウンド画像と称する。このデスクリーニングは、元の走査画像中に存在するかもしれない網点パターンを除去するのに利用されることも多い。たとえば、これらの網点パターンは、適切に除去されない場合、人間の目に不快なアーティファクトをもたらす。こうした分解またはデスクリーニングのための従来手法は、カラー画像をフィルタ処理してそれをぼかすことである。次いで、このぼかした結果を用いて、画像の分解を行うために、画像をどのくらいぼかし、どのくらい鮮明にするかを決めるのを助ける。一般に、こうしたぼかしは、「対称型ピラミッド」フィルタを使用して実現することができる。対称型ピラミッドＦＩＲ（有限インパルス応答）フィルタは周知のものである。
【０００３】
しかし、この画像処理技術の１つの欠点は、複数のぼかし画像を生成し上記で説明した技術を適用するために、様々なサイズの複数のピラミッド・フィルタを並列に利用するとき、複雑さが何倍も増すことである。この多重ピラミッド・フィルタリング手法を実現するための力づくの手法は、図１に示すように、複数のＦＩＲフィルタを並列に使用することである。こうした手法は、単一ソース画像から様々なぼかし画像を並列に生成するために、高速な「対称型ピラミッド・フィルタリング」アーキテクチャを設計し、実現するのが望ましいことがあることを実際に示している。
【０００４】
図１の各ＦＩＲブロックごとに括弧内に示す数字は、それに対応する長さのピラミッド・フィルタを表す。たとえば、（１，２，１）は、次数すなわち長さが３の対称型ピラミッドＦＩＲ（有限インパルス応答）フィルタのフィルタ係数である。同様に、（１，２，３，２，１）は、次数５のＦＩＲピラミッド・フィルタの係数であり、以下同様である。
【０００５】
遺憾ながら、図１に示す手法には欠点がある。たとえば、冗長な計算により非効率になることがある。また、ＦＩＲの実施形態では、よく乗算器回路を使用する。シフト／合計回路などによって、乗算器の使用を低減または回避する実施形態も存在するが、その結果、計算時間が増加することがあり、したがって、回路のスループットが低下する恐れがある。したがって、ピラミッド・フィルタリングの実施形態またはアーキテクチャの改善が必要とされている。
【０００６】
本発明とみなされる主題は、本明細書の末尾に詳細に示され、特許請求の範囲に明確に記載されている。ただし、本発明は、その編成および動作方法に関し、その目的、特徴および付属物と合わせ、以下の詳細な説明を添付の図面と併せ読めば最もよく理解されよう。
【発明の開示】
【０００７】
（詳細な説明）
以下の詳細な説明では、本発明の完全な理解をもたらすために多数の特定の細部を記す。しかし、これらの特定の細部なしでも本発明を実施できることが当業者には理解されよう。他の例では、本発明が不明瞭にならないように、周知の方法、手順、コンポーネントおよび回路を詳細に説明していない。
【０００８】
前に述べたように、ピラミッド・フィルタリング、具体的には対称型ピラミッド・フィルタリングは、カラー画像またはカラー画像処理に関して使用して、画像を、たとえばバックグラウンド画像とフォアグラウンド画像のように分解またはデスクリーニングすることができる。本発明はこの点に関してその範囲が限定されるものではないが、こうした状況では、計算上の複雑さや処理および／またはハードウエアのコストを低減させるピラミッド・フィルタリング・アーキテクチャが特に望ましい。同様に、乗算器がない、すなわち実施形態において特に乗算を使用しない実施形態も望ましい。というのは、一般に、こうした実装形態または実施形態は、乗算器回路を使用するあるいは含む実施形態よりも安価に実施できるからである。
【０００９】
本発明はこの点に関してその範囲が限定されるものではないが、図２に、本発明によるピラミッド・フィルタの一実施形態２００を示す。実施形態２００は、乗算器がない一体化したカスケード型対称ピラミッド・フィルタリング・アーキテクチャを含み、様々な次数を有する一連のまたは一続きのピラミッド・フィルタに対して、フィルタ処理を受けた複数の出力信号ストリームが生成される。この出力信号ストリームの生成は並列に行われる。この特定の実施形態では、本発明はこの点に関してその範囲が限定されるものではないが、フィルタ処理を受けた出力信号ストリームが、実装中の様々な次数のピラミッド・フィルタごとに１クロック・サイクルごとに生成される。したがって、計算上効率的であるのに加えて、この特定の実施形態では、スループットに関して良好な結果が得られる。
【００１０】
図２は、特定の表記法を念頭において理解されたい。たとえば、入力ソース信号Ｘは、次のように示される。
Ｘ＝（ｘ0，ｘ1，．．．，ｘi−2，ｘi−1，ｘi，ｘi＋1，ｘi＋2，．．．．）
【００１１】
デジタル信号処理または離散信号処理では、フィルタ処理は、入力信号Ｘと、フィルタＦ、ここではＦＩＲ（有限インパルス応答）フィルタと称する有限長さのデジタル・フィルタとのコンボルーション、□、として表すことができる。したがって、フィルタ処理を受けた出力信号ストリームは、次にように示される。
Ｙ＝Ｘ□Ｆ
【００１２】
前に述べたように、本発明のこの特定の実施形態では、ピラミッド・フィルタを使用する。一般に、このフィルタは、３、５、７、９など奇数長さすなわち次数のデジタル・フィルタを使用して実施する。こうしたデジタル・フィルタの例の一部を次に示す。
Ｆ3＝（１，２，１）
Ｆ5＝（１，２，３，２，１）
Ｆ7＝（１，２，３，４，３，２，１）
Ｆ9＝（１，２，３，４，５，４，３，２，１）
．．．
ＦN＝（１，２，３，．．．，［Ｎ−１］／２，．．．，３，２，１）
【００１３】
上記のフィルタの場合、フィルタ処理を受けた出力信号または出力信号ストリームは、次のように表すことができる。
Ｂ3＝Ｘ□Ｆ3＝（ｂ03，ｂ13，．．．，ｂi−13，ｂi3，ｂi＋13，．．．．）入力信号ＸをＦ3でフィルタ処理した結果
Ｂ5＝Ｘ□Ｆ5＝（ｂ05，ｂ15，．．．，ｂi−15，ｂi5，ｂi＋15，．．．．）入力信号ＸをＦ5でフィルタ処理した結果
Ｂ7＝Ｘ□Ｆ7＝（ｂ07，ｂ17，．．．，ｂi−17，ｂi7，ｂi＋17，．．．．）入力信号ＸをＦ7でフィルタ処理した結果
Ｂ9＝Ｘ□Ｆ9＝（ｂ09，ｂ19，．．．，ｂi−19，ｂi9，ｂi＋19，．．．．）入力信号ＸをＦ9でフィルタ処理した結果
．．．．．
ＢN＝Ｘ□ＦN＝（ｂ0N，ｂ1N，．．．，ｂi−1N，ｂiN，ｂi＋1N，．．．）入力信号ＸをＦNでフィルタ処理した結果
【００１４】
これらのフィルタ処理を受けた出力信号サンプルを実験的に表す代替方法は、以下のとおりである。
ｂi3＝ｘi−1＋２ｘi＋ｘi＋1
ｂi5＝ｘi−2＋２ｘi−1＋３ｘi＋２ｘi＋1＋ｘi＋2
ｂi7＝ｘi−3＋２ｘi−2＋３ｘi−1＋４Ｘi＋３ｘi＋1＋２ｘi＋2＋ｘi＋3
ｂi9＝ｘi−4＋２ｘi−3＋３ｘi−2＋４Ｘi−1＋５ｘi＋４ｘi＋1＋３ｘi＋2＋２ｘi＋3＋ｘi＋4
【００１５】
また、ここでは状態変数と称するものを導入することによって、上式を次のように書き直すことができる。
ｂi3＝ｘi＋ｓi3、ただし、ｓi3＝ｘi−1＋ｘi＋ｘi＋1
ｂi5＝ｂi3＋ｓi5、ただし、ｓi5＝ｘi−2＋ｘi−1＋ｘi＋ｘi＋1＋ｘi＋2
ｂi7＝ｂi5＋ｓi7、ただし、ｓi7＝ｘi−3＋ｘi−2＋ｘi−1＋ｘi＋ｘi＋1＋ｘi＋2＋ｘi＋3
ｂi9＝ｂi7＋ｓi9、ただし、ｓi9＝ｘi−4＋ｘi−3＋ｘi−2＋ｘi−1＋ｘi＋ｘi＋1＋ｘi＋2＋ｘi＋3＋ｘi＋4
【００１６】
したがって、望ましいピラミッド・フィルタは、次のように表すことができる。
Ｂ3＝Ｘ＋Ｓ3、ただし、Ｓ3＝（Ｓ03，Ｓ13，Ｓ23，．．．，Ｓi−13，Ｓi3，Ｓi＋13，．．．）
Ｂ5＝Ｂ3＋Ｓ5、ただし、Ｓ3＝（Ｓ05，Ｓ15，Ｓ25，．．．，Ｓi−15，Ｓi5，Ｓi＋15，．．．）
Ｂ7＝Ｂ5＋Ｓ7、ただし、Ｓ7＝（Ｓ07，Ｓ17，Ｓ27，．．．，Ｓi−17，Ｓi7，Ｓi＋17，．．．）
Ｂ9＝Ｂ7＋Ｓ9、ただし、Ｓ9＝（Ｓ09，Ｓ19，Ｓ29，．．．，Ｓi−19，Ｓi9，Ｓi＋19，．．．）
【００１７】
図２を見ると、例示の実施形態によって、図２に示すピラミッド・フィルタの計算された出力信号ストリームＢ3、Ｂ5、Ｂ7、Ｂ9などが生成されることが示されている。
【００１８】
図５は、図２に示す加算器２１０、２２０、．．．、２６０でそれぞれ生成される時系列の状態変数信号または状態変数信号ストリームＳ2、Ｓ3、Ｓ4、．．．Ｓ7を示す表である。同様に、図６は、時系列のフィルタ処理を受けた出力信号ストリームＢ3、Ｂ5、Ｂ7などを示す表である。図２に示すように、これらの出力信号ストリームは、加算器２７０、２８０および２９０で生成される。
【００１９】
フィルタ処理を受けた出力信号ストリームＢ3、Ｂ5、Ｂ7に加えて、図６の表には、これらのフィルタ処理を受けた出力信号ストリームの生成を、図２に示すピラミッド・フィルタ・アーキテクチャの実施形態に適用されるクロックの時間順に示す。前に示したように、出力信号ストリームは、信号サンプル、たとえば入力信号サンプルｘiおよび状態変数信号サンプルｓiから生成することもできる。しかし、図６に示す表は、ｂi3がｓi5よりも１クロック・サイクル早く生成されることを示している。したがって、信号サンプルｂi3を１クロック・サイクル遅らせることによって、それをｓi5と加算または合計し、前に示した式に従ってｂi5を生成することができる。これは、たとえば、遅延要素すなわち図２のデジタル遅延ユニット２９５によって実施する。したがって、１クロック・サイクル遅らせた出力信号サンプルＢ3を、状態変数信号サンプルＳ5と合計して出力信号サンプルＢ5を生成する。同様に、デジタル遅延ユニット２８５および２７５を使用して、出力信号サンプル・ストリームＢ5およびＢ7をそれぞれ生成することができる。同様に、入力信号サンプル・ストリームＸは、遅らせてからＳ3と合計して、ピラミッド・フィルタの出力信号サンプル・ストリームＢ3を生成することができる。
【００２０】
図２に示す本発明による実施形態は、図３に示す本発明によるピラミッド・フィルタのコンポーネントの実施形態を考慮に入れて編成し直し、また描き直すことができることに留意されたい。図３に示す実施形態３００は、遅延ユニット３１０および３つの加算器３２０、３３０および３４０を含むピラミッド・フィルタ・コンポーネントを備える。高速および高スループット性能を実現するために、高速加算器、たとえば文献に提案されているものを使用してもよい。その一例は「桁上げルックアヘッド加算器（Ｃａｒｒｙ  Ｌｏｏｋａｈｅａｄ  Ａｄｄｅｒ）」であるが、本発明はこの文献に関してその範囲が限定されるものではない。この特定の実施形態では、遅延ユニットおよび加算器を結合して、入力信号サンプルまたは信号サンプル・ストリーム、ならびに低次のピラミッド・フィルタ処理を受けた出力信号サンプルまたは信号サンプル・ストリームから、高次のピラミッド・フィルタ処理を受けた出力信号サンプルまたは信号サンプル・ストリームおよびピラミッド・フィルタ処理を受けた状態変数信号サンプルまたは信号サンプル・ストリームを生成する。たとえば、図３に示す実施形態を参照すると、Ｘは、入力信号サンプルまたは信号サンプル・ストリームを含み、Ｂiは、高次のピラミッド・フィルタ処理を受けた出力信号サンプルまたは信号サンプル・ストリームを含み、Ｓiは、ピラミッド・フィルタ処理を受けた状態変数信号サンプルまたは信号サンプル・ストリームを表す。同様に、Ｂi−2は、より低次のピラミッド・フィルタ処理を受けた出力信号サンプルまたは信号サンプル・ストリームを含みあるいは表し、Ｓi−2は、より低次のピラミッド・フィルタ処理を受けた状態変数信号サンプルまたは信号サンプル・ストリームを表す。したがって、この特定の実施形態では、高次と低次のピラミッド・フィルタ処理を受けた出力信号サンプルおよび状態変数信号サンプルまたは信号サンプル・ストリームの次数の差は２であるが、もちろん、本発明はこの点に関してその範囲が限定されるものではない。
【００２１】
図４に、コンポーネントまたはサブ・コンポーネントとして図３の実施形態を利用した図２の実施形態を示す。すなわち、図４に、図２からの遅延ユニット２９５および加算器２８０、２３０および２４０を備えるコンポーネント４１０を示す。また、図４に示す実施形態では、ピラミッド・フィルタ２００を集積回路４００に実装している。さらに、図４に示すように、ピラミッド・フィルタ２００は、乗算器のない一続きのスケーラブルなカスケード型ユニット、たとえば４１０、４２０などを備える。同様に、これらの乗算器のないスケーラブルなカスケード型ユニットはそれぞれ、様々な次数のピラミッド・フィルタ処理を受けた出力信号サンプルまたは様々な次数の出力信号ストリームを生成する。たとえば、ユニット４１０は、出力信号サンプルまたは信号サンプル・ストリームＢ5を生成し、ユニット４２０は、出力信号サンプルまたは信号サンプル・ストリームＢ7を生成し、以下同様である。
【００２２】
特定の実施形態について説明してきたが、もちろん、本発明は、特定の実施形態または実装形態にその範囲が限定されるものではないことを理解されたい。たとえば、１つの実施形態はハードウエアによるものであり、別の実施形態はソフトウエアによるものであろう。同様に、ある実施形態は、たとえばファームウエア、あるいはハードウエア、ソフトウエアまたはファームウエアの任意の組合せによるものであってもよい。また、本発明はこの点に関してその範囲が限定されるものではないが、１つの実施形態は、記憶媒体などの物品を備えることもできる。こうした記憶媒体、たとえばＣＤ−ＲＯＭまたはディスクなどでは、そこに命令を記憶させておくことができ、たとえばコンピュータ・システムまたはプラットフォーム、あるいは画像システムなどのシステムによってその命令が実行されるとき、前に述べたように、画像またはビデオなどをフィルタリングまたは処理を行うなどの本発明による方法の実施形態が実行されることになる。たとえば、画像処理プラットフォームまたは画像処理システムは、画像処理ユニット、ビデオまたは画像の入出力デバイスおよび／またはメモリを含むことができる。
【００２３】
本明細書では本発明のいくつかの特徴を例示し説明してきたが、当業者には、多数の改変形態、代用形態、変更形態、および均等物が想起されよう。したがって、添付の特許請求の範囲は、本発明の真の趣旨に含まれるすべてのこうした改変形態および変更形態を包含するものであることを理解されたい。
【図面の簡単な説明】
【００２４】
【図１】ＦＩＲ（有限インパルス応答）多重ピラミッド・フィルタリング・アーキテクチャを実施する力づくの手法を示すブロック図である。
【図２】本発明による乗算器のないピラミッド・フィルタの一実施形態を示す図である。
【図３】本発明によるピラミッド・フィルタのサブ・コンポーネントの一実施形態を示す図である。
【図４】図３の実施形態を利用した図２の実施形態を示す図である。
【図５】本発明によるピラミッド・フィルタの一実施形態について、時系列の状態変数信号サンプルを示す表である。
【図６】本発明によるピラミッド・フィルタの一実施形態について、時系列のフィルタ処理を受けた出力信号サンプルを示す表である。
【図１】
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【国際公開パンフレット】
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2004527025.tif 000005
2004527025.tif 000006
2004527025.tif 000007
2004527025.tif 000008
2004527025.tif 000009
2004527025.tif 000010
2004527025.tif 000011
2004527025.tif 000012
2004527025.tif 000013
2004527025.tif 000014
2004527025.tif 000015
2004527025.tif 000016
2004527025.tif 000017
2004527025.tif 000018
2004527025.tif 000019
2004527025.tif 000020
2004527025.tif 000021
2004527025.tif 000022
2004527025.tif 000023
2004527025.tif 000024
2004527025.tif 000025
【国際公開パンフレット（コレクトバージョン）】
2004527025.tif 000026
【国際調査報告】
2004527025.tif 000027
2004527025.tif 000028
2004527025.tif 000029