(57)【要約】本発明は、通常の動作および製造工程の最少の影響で内部構成要素スキャンテスト結果の簡略にしたデバッギングを容易にするスキャンテストチェーン中間デバッギングシステムおよび方法である。本発明のスキャンテストチェーン中間デバッギングシステムおよび方法は、ディジタル回路に含められる内部スキャンテストチェーン上の内部スキャンテスト解析を高め、スキャンテスト方法と互換性がある。本発明の１つの実施形態は、テストベクトルデバッギング制御回路（例えば、マルチプレクサ）と、補助スキャンテスト出力ポートと、中間制御信号ポートとを含むスキャンテストチェーン中間デバッギングシステムを含む。テストベクトルデバッギング制御回路は、補助スキャンテスト出力ポートに対する専用中間スキャンテストチェーン信号からの通信ポートを選択的に与える。中間スキャンテスト信号は、スキャンテストチェーンの中間ポイントから獲得される測定値あるいは論理値である。中間制御信号ポートは、どの中間スキャンテスト信号を補助スキャンテスト出力ポートに伝送するかをテストベクトルデバッギング制御回路に指示する制御信号のための通信ポートを与える。補助スキャンテスト出力ポートは、ＩＣの中間スキャンテスト信号オフを伝送するように作動する。ＩＣの中間スキャンテストチェーン信号オフの１つを選択的に伝送することによって、スキャンテストチェーン中間デバッギングシステムおよび方法は、テストベクトル結果のより高い精度を容易にし、故障のデバッギング指示を含むスキャンテスト解析を助ける。【特許請求の範囲】
【請求項１】
集積回路に含まれるスキャンテストチェーン中間デッバッギングシステムであって、
伝送のための中間スキャンテストチェーン信号を選択するように構成されるテストベクトルデッバッギング制御回路と、
前記テストベクトルデッバッギング制御回路に結合され、中間スキャンテストチェーン信号のための通信ポートを与えるように構成される補助中間スキャンテスト信号出力ポートと、
前記テストベクトルデッバッギング制御回路に結合され、前記デッバッギング制御回路に命令する制御信号のための通信ポートを与えるように構成される中間制御信号ポートとを備えることを特徴とするスキャンテストチェーン中間デッバッギングシステム。
【請求項２】
スキャンテスト要素を含む複数の回路ブロックをさらに含み、前記複数の回路ブロックが、スキャンテストチェーンを形成するように逐次結合され、かつ前記スキャンテストチェーンに沿って獲得されたテストデータをシフトするように構成されることを特徴とする請求項１記載のスキャンテストチェーン中間デバッギングシステム。
【請求項３】
前記複数の回路ブロックの第１の回路ブロックに結合されるスキャンテスト入力ポートをさらに含み、前記スキャンテスト入力ポートが、前記複数の回路ブロックの前記第１の回路ブロックに対するスキャンテストデータのための通信ポートを与えるように構成されることを特徴とする請求項２記載のスキャンテストチェーン中間デバッギングシステム。
【請求項４】
前記複数の回路ブロックの端の回路ブロックに結合され、スキャンテストデータアウトを送出するように構成されているスキャンテスト出力ポートをさらに含むことを特徴とする請求項２記載のスキャンテストチェーン中間デバッギングシステム。
【請求項５】
前記テストベクトルデバッギング制御回路は、マルチプレクサを含むことを特徴とする請求項１記載のスキャンテストチェーン中間デバッギングシステム。
【請求項６】
前記マルチプレクサへの入力が、スキャンテストチェーンの中間ノードから得られる複数の中間スキャンテスト信号を含むことを特徴とする請求項５記載のスキャンテストチェーン中間デバッギングシステム。
【請求項７】
前記マルチプレクサは、前記中間制御信号ポートを通して受信した前記制御信号によって制御され、前記制御信号は、前記スキャンテストチェーンの前記中間ノードから得られる前記複数のスキャンテスト信号のどれが前記補助中間スキャンテスト信号出力ポート上の前記マルチプレクサによって送出されることを示すことを特徴とする請求項６記載のスキャンテストチェーン中間デバッギングシステム。
【請求項８】
スキャンテストチェーン中間デバッギングシステムであって、
ＩＣの中間スキャンテスト信号オフを通信するための通信ポートを設けるように構成される補助中間スキャンテスト信号出力ポートと、
前記補助中間スキャンテスト信号出力ポートに結合され、指示された中間スキャンテストチェーン信号を前記補助中間スキャンテスト信号出力ポートに伝送するように構成されるマルチプレクサと、
前記マルチプレクサに結合され、前記補助中間スキャンテスト信号出力ポートに転送する前記中間スキャンテストチェーン信号を指示するように前記ＩＣ上に制御信号を通信するための通信ポートを与えるように構成される中間制御信号ポートと、
前記マルチプレクサに結合され、前記ＩＣの通常の動作モード中、指定された機能を実行するように構成される複数の設計回路ブロックと、
前記複数の設計回路ブロックの中の１つに結合され、スキャンテスト入力情報のための通信ポートを与えるように構成されるスキャンテスト入力ピンと、
前記複数の設計回路ブロックの１つに結合され、スキャンテスト出力情報のための通信ポートを与えるように構成されるスキャンテスト出力ピンとを備えることを特徴とするスキャンテストチェーン中間デバッギングシステム。
【請求項９】
前記マルチプレクサへの入力が、スキャンテストチェーンの中間ノードから得られる複数の中間スキャンテスト信号を含むことを特徴とする請求項８記載のスキャンテストチェーン中間デバッギングシステム。
【請求項１０】
前記マルチプレクサは、前記中間制御信号ポートを通して受信した前記制御信号によって制御され、前記制御信号は、前記スキャンテストチェーンの前記中間ノードから得られる前記複数のスキャンテスト信号のどれが前記補助中間スキャンテスト信号出力ポート上の前記マルチプレクサによって送出されるかを示すことを特徴とする請求項９記載のスキャンテストチェーン中間デバッギングシステム。
【請求項１１】
スキャンテストチェーン中間デバッギング方法であって、
中間スキャンテスト信号をスキャンテストチェーンから受信するステップと、
専用中間制御信号ポートから受信した命令に従ってＩＣのオフを伝送するための前記中間スキャンテスト信号を選択するステップと、
専用補助中間スキャンテスト信号出力ポートを介してＩＣの前記中間スキャンテスト信号オフを伝送するステップとを含むことを特徴とするスキャンチェーン中間デバッギング方法。
【請求項１２】
前記中間スキャンテスト信号は、ＩＣに含まれる関数ロジック構成要素の出力から受信した信号であることを特徴とする請求項１１記載のスキャンチェーン中間デバッギング方法。
【請求項１３】
前記ＩＣのオフを伝送するためのスキャンテスト信号を選択する前記ステップは、前記ＩＣのオフを伝送するための中間スキャンテスト信号と結合するようにスイッチング回路を操作するステップを含むことを特徴とする請求項１１記載のスキャンテストチェーン中間デバッギング方法。
【請求項１４】
前記ＩＣのオフを伝送するためのスキャンテスト情報を選択する前記ステップは、専用制御信号ポートから前記マルチプレクサに送信された制御値に基づいて前記マルチプレクサへの複数の入力の１つからの通信経路を前記マルチプレクサの出力に与えるように前記マルチプレクサを使用するステップを含むことを特徴とする請求項１１記載のスキャンテストチェーン中間デバッギング方法。
【請求項１５】
前記マルチプレクサへの前記複数の入力の１つが、内部設計回路ブロックの出力に結合され、かつ前記マルチプレクサへの前記複数の入力の１つが、前記スキャンテストチェーンの前記内部設計回路ブロックへのテストデータイン信号に結合されることを特徴とする請求項１４記載のスキャンテストチェーン中間デバッギング方法。
【請求項１６】
スキャンテスト故障指示のデバッギングを容易にするために前記中間スキャンテスト信号を使用するステップをさらに含むことを特徴とする請求項１１記載のスキャンテストチェーン中間デバッギング方法。
【請求項１７】
各中間スキャンテスト信号に関連した情報を逐次得るための中間スキャンテスト信号の選択を決定する制御値を循環するステップをさらに含むことを特徴とする請求項１１記載のスキャンテストチェーン中間デバッギング方法。
【発明の詳細な説明】
【０００１】
（発明の属する技術分野）
本発明は、電気集積回路テストの分野に関するものである。より詳細には、本発明は、内部構成要素スキャンテスト故障のデバッギングを容易にするシステムおよび方法に関するものである。
【０００２】
（発明の背景）
電子システムおよび回路は、最近の社会の進歩に対して著しい貢献を行い、有利な結果を得るために多数の用途で利用されている。ディジタルコンピュータ、カルキュレータ、オーディオ装置、ビデオ装置、および電話システムのような多くの電子技術は、ビジネス、科学、教育および娯楽の大部分の領域のデータ、アイディア、トレンドを分析し、通信をする際の生産性の増加およびコストの減少を促進した。しばしば、これらの結果をもたらすように設計された電子システムは、超小形電子集積回路を含むいろいろな部品あるいは装置を含んでいる。通常、電子システムの部品あるいは装置は、所望の結果が実現されるように適切に作動する必要がある。有効で、信頼性がある集積回路（ＩＣ）テストシステムおよび方法は、ＩＣが適切に作動することを保証するために非常に重要である。
【０００３】
システム・オン・チップ（ＳＯＣ）設計に含まれる通常使用される集積回路の複雑さは、目覚ましく進歩し、ビルトインセルフテスト（ＢＩＳＴ）診断機能は、有効な回路テスト、デバッギング、および保守にきわめて重要である。最新ＢＩＳＴ技術は、一般的にはＩＣへのスキャンテストアーキテクチャの挿入を含む。複雑な電子システムおよび回路のスキャンテストは、ある種の回路の分野（例えば、機能ロジック構成要素）およびこの回路から生じる出力の観測を促進するテストベクトルの適用をしばしば含む。通常、スキャンテストアーキテクチャは、スキャンテストチェーンを形成するために一緒に結合されるスキャンテスト部品あるいは装置（例えば、スキャンテストセル）を含むスキャンテストチェーンを含む。このスキャンテスト素子は、テストベクトルをＩＣの部品に通信し、ＩＣの非テスト動作あるいは通常動作を実行するために利用される機能ロジックと相互作用する。一般的には、スキャンテストチェーンは、回路の適切な位置に対するスキャンテスト情報（例えば、テストベクトル）をスキャンテストチェーンを介してスキャンあるいはシフトし、スキャンテスト情報を獲得し、次にＩＣのスキャンテスト情報オフをシフトするように設計されている。
【０００４】
通常、かなりのスキャンテスト適用範囲を有することは望ましく、一般的には適用範囲が大きくなるほど、ますます故障を検出するスキャンテストシステムおよび方法の性能は大きくなる。バウンダリスキャンテストは、典型的なＢＩＳＴ方式に含められるスキャンテストの非常に一般に知られている方法である。国際電気電子工学（ＩＥＥＥ）規格１１４９．１（ジョイントタスク・アクショングループ（ＪＴＡＧ）とも称される）バウンダリスキャン準拠アーキテクチャは、最も広く用いられているバウンダリスキャン方式の１つである。より大きいスキャンテスト適用範囲を与える内部スキャン機能を有することも非常に重要である。内部スキャン機能およびバウンダリスキャン機能の両方を持つことは、スキャンテスト動作に対して少ないＩＣピンの専用を増加するような限られたＩＣ資源の著しい関わり合いをしばしば必要とする。
【０００５】
デバッギングスキャンテスト結果は、テストベクトルの適用後適切に選択された回路ノード（例えば、機能ロジックの出力あるいは入力）から引き出されたロジック値の複雑な解析をしばしば必要とする。自動テストパターン発生（ＡＴＰＧ）ツールによって供給される従来の長いスキャンテストベクトルは、スキャンテストデバッギングを非常に困難にする。ＡＴＰＧツールによって供給されるテストパターンは、しばしばエンジニアにはチップへシフトされるランダムデータとしばしば見える。通常、エンジニアはＡＴＰＧツールによって発生される各スキャンテストパターンの徹底的な理解がない。スキャンテストデバッグ問題を解決しようと試みる普通の方法は、ある種の所定のパターンをスキャンテスト入力に押し込み、いかにスキャンテスト出力が振る舞うかあるいは変化するかに基づいて何が問題を生じさせているかを推論しようと試みることを含む。しかしながら、テストベクトルパターンの十分な理解なしに通常故障を正確に識別することは困難である。
【０００６】
スキャンテストパターンは、一般的には非常に長く（何千のスキャン素子のスキャンテストチェーン長は普通である）、本質的に故障あるいは故障指示をデバッグすることは困難である。テストベクトルに応じて限られた数の回路素子の動作を解析することは比較的容易であり、故障問題を生じる素子を識別する推論を行うことは、比較的正確である。スキャンテストチェーンに付加された各素子は、潜在的な故障源である他の素子となる。どの素子が故障源であるかを正確に推論することは、多くの可能な問題源があるのでますますより困難になり、スキャンテスト素子の数をより多くする。
【０００７】
スキャンテストデバッグの困難を解決しようとする試みる従来の方法は、かなりの資源を使い尽くし、しばしば高信頼度を欠いている。例えば、小さいスキャンテストチェーンをより短いテストベクトルと併用することは、一般的にはスキャンテスト動作に少ないピン資源を専用にすることに対する要求を著しく増加させることになる。小さいスキャンテストチェーンはいくつかの長所をもたらし得るが、このチェーンは、システムの多数の部分をテストする適応性をもたらさないし、わずかな部分だけが任意の所与の時間にテストされるので、全システムの動作をテストすることを困難にする。したがって、従来のスキャンテスト動作の故障源を識別しようする試みは、しばしば不正確であり、信頼性がない。
【０００８】
必要とされるものは、内部構成要素スキャンテスト結果の簡単なデバッグを容易にするシステムおよび方法である。このシステムおよび方法は、集積回路部品の有効なスキャンテストをサポートし、既存のスキャンテストアーキテクチャと既存のＩＣ設計に対する不都合な再設計の最小な影響との併用を受け入れるべきである。
【０００９】
（発明の概要）
本発明は、通常の動作および製造工程に対して最少の影響で内部構成要素スキャンテスト結果の簡単なデバッグを容易にするシステムおよび方法である。本発明のスキャンテストチェーン中間デバッギングシステムおよび方法は、ＡＴＰＧツールで集積回路部品の有効なスキャンテストができ、デバッギング動作を助ける。本発明のシステムおよび方法は、既存のテストスキャンアーキテクチャと既存のＩＣ設計に対する不都合な再設計の最小な影響との併用を受け入れる。本発明は、ディジタル回路の内部スキャンテスト解析を高め、スキャンテスト方法と互換性がある。
【００１０】
本発明の１つの実施形態は、テストベクトルデバッギング制御回路（例えば、マルチプレクサ）と、補助スキャンテスト出力ポートと、中間制御信号ポートとを含むスキャンテストチェーン中間デバッギングシステムを含む。このテストベクトルデバッギング制御回路は、指示された中間スキャンテストチェーン信号からの通信経路を補助スキャンテスト出力ポートに対して選択的に与える。中間スキャンテスト信号は、スキャンテストチェーンの中間ポイントから獲得される測定値あるいは論理値である。この中間制御信号ポートは、補助スキャンテスト出力ポートに伝送するように中間スキャンテスト信号を出力するテストベクトルデバッギング制御回路を制御する制御信号のための通信ポートを与える。補助スキャンテスト出力ポートは、ＩＣの中間スキャンテスト信号オフを伝送するように作動する。本発明の一実施形態では、中間スキャンテスト信号は、スキャンテストチェーン中間デバッギングシステムを介してＡＴＰＧツールにアクセス可能である。
【００１１】
（発明の実施の形態）
次に、その例が添付図面に示されている、本発明の好ましい実施形態、すなわちスキャンテスト中間デバッギングシステムおよび方法に対する参照が詳細に行われる。本発明は好ましい実施形態とともに説明されるが、好ましい実施形態が本発明をこれらの実施形態に限定することを意図しないことが分かる。これに反して、本発明は、添付クレームによって規定されるような本発明の範囲内に含まれてもよい変更、修正および同等物を保護することを意図している。さらに、本発明の下記の詳細な説明では、多数の特有な詳細は、本発明の完全な理解を行うために詳述される。しかしながら、本発明がこれらの特有な詳細なしで実施されてもよいことは、当業者に明らかである。他の例では、周知の方法、手順、部品、および回路は、本発明の態様を不必要に不明瞭にしないように詳述していない。
【００１２】
本発明の一実施形態は、スキャンテストチェーン中間デバッギングシステムおよび方法を含む。本発明の一実施形態では、スキャンテストチェーン中間デバッギングシステムは、スキャンテストチェーンに含められ、通常のスキャンテスト方法と互換性がある。スキャンテストチェーン中間デバッギングシステムは、本発明の一実施形態の製造工程の初期の段階中いろいろな位置で設計に含められ、中間スキャンテスト信号に結合される。本発明の１つの典型的な実施では、スキャンテストチェーン中間デバッギングシステムは、ＡＴＰＧツールに通じていて、ＡＴＰＧツールによって容易にアクセスできるスキャンテストアーキテクチャと互換性があるように構成される。本発明のスキャンテストチェーン中間デバッギングシステムは、スキャンテストチェーンの中間部の解析を助けることによってスキャンテスト故障指示のデバッギングを容易にする。
【００１３】
図１は、本発明の一実施形態であるスキャンテストチェーン中間デバッギングシステム１００のブロック図である。スキャンテストチェーン中間デバッギングシステム１００は、テストベクトルデバッギング制御回路１１０と、補助スキャンテスト出力ポート１２０と、中間制御信号ポート１３０とを含む。テストベクトルデバッギング制御回路１１０は、補助スキャンテスト出力ポート１２０および中間選択制御信号ポート１３０に結合される。本発明の一実施形態では、スキャンテストチェーン中間デバッギングシステム１００は、ＩＣに含まれ、設計工程への最少の影響および最少の設計再作業で中間スキャンテストチェーン信号に関連したデータを効率的に供給する。
【００１４】
スキャンテストチェーン中間デバッギングシステム１００の構成要素は、中間スキャンテストチェーン信号の抽出によって故障のデバッギングを容易にするように協働して作動する。テストベクトルデバッギング制御回路１１０は、指示された中間スキャンテストチェーン信号を補助スキャンテスト出力ポート１２０に伝送する。補助スキャンテスト出力ポート１２０は、ＩＣの中間スキャンテストチェーン信号オフを通信するための通信ポートを与える。中間制御信号ポート１３０は、どの中間スキャンチェーン信号がテストベクトルデバッギング制御回路１１０によって補助スキャンテスト出力ポート１２０に転送されるかを制御する制御信号を通信するための通信ポートを与える。
【００１５】
本発明の一実施形態では、テストベクトルデバッギング制御回路１１０は、中間スキャンテストチェーン信号１４１および中間スキャンテストチェーン信号１４２を含む複数の中間スキャンテストチェーン信号を受信する。１つの典型的な実施例では、中間スキャンテストチェーン信号１４１および１４２は、中間スキャンテストチェーン要素からの測定値（例えば、論理値）である。テストベクトルデバッギング制御回路１１０は、スキャンテストチェーン中間測定信号の１つをＩＣのオフを伝送するための補助スキャンテスト出力ポート１２０に選択的に伝送する。ＩＣの中間スキャンテストチェーン信号オフの１つを選択的に伝送することによって、スキャンテストチェーン中間デバッギングシステム１００は、テストベクトル結果のより高い精度を容易にし、故障のデバッギング指示を含むスキャンテスト解析を助ける。
【００１６】
図２は、本発明の一実施形態であるスキャンテストチェーン中間デバッギングシステム２００のブロック図である。スキャンテスト中間デバッギングシステム２００は、マルチプレクサ回路（ＭＵＸ）２１５と、補助中間スキャンテスト信号出力ポート２１７と、中間制御信号ポート２１９と、設計回路ブロック２３１〜２３３と、スキャンテスト入力ピン２２１と、スキャンテスト出力ピン２２５とを含む。設計回路ブロック２３１〜２３３はスキャンテスト素子を含む。ＭＵＸ２１５は、補助中間スキャンテスト信号出力ポート２１７、中間制御信号ポート２１９および設計回路ブロック２３１〜２３３に結合されている。設計回路ブロック２３１は、スキャン入力ピン２２１および設計回路ブロック２３２に結合される。設計回路ブロック２３３は、スキャン出力ピン２２５および設計回路ブロック２３２に結合されている。
【００１７】
スキャンテストチェーン中間デバッギングシステム２００の構成要素は、機能的動作を行い、ＩＣの中間スキャンテストチェーン信号オフの抽出によって故障のデバッギングを容易にするよう協働して作動する。ＭＵＸ２１５は、指示された中間スキャンテストチェーン信号をＩＣの中間スキャンテスト信号オフを通信するための通信ポートである補助中間スキャンテスト信号出力ポート２１７に伝送する。中間制御信号ポート２１９は、ＩＣ上に中間制御信号を通信するための通信ポートである。この中間制御信号は、どの中間スキャンテストチェーン信号を補助中間スキャンテスト信号出力ポート２１９に転送するかを示している。設計回路ブロック２３１〜２３３は、ＩＣの通常動作モード中、指定された機能を実行する。設計回路ブロック２３１〜２３３のスキャンテスト素子は、スキャンテストベクトルをシフトインし、生じるスキャンテスト情報を獲得し、スキャンテスト動作中スキャンテスト結果をシフトアウトする。スキャンテスト入力ピン２２１は、スキャンテスト入力情報のための通信ポートを与え、スキャン出力ピン２２５は、スキャンテスト出力情報のための通信ポートを与える。
【００１８】
スキャンテストチェーン中間デバッギングシステム２００は、テストベクトル結果のより高い精度を容易にし、故障のデバッギング指示を含むスキャンテスト解析を助ける。ＩＣの中間スキャンテスト信号２７１オフを選択的に伝送することによって、スキャンテスト入力ポート２２１のスキャンテストベクトル値入力の設計回路ブロック２３１による操作は、設計回路ブロック２３２および２３３によってテストベクトル値の操作から解析的意味で分離される。中間スキャンテスト信号２７１が予期しない値である場合、この信号は故障が設計回路ブロック２３１にあるかもしれないという指示を行う。設計回路ブロック２３１の故障を分離することは、設計回路ブロック２３２および２３３によるテストベクトル値の操作を考慮する必要なしにデバッギングを容易にする。中間位置からのスキャンテスト結果は、スキャンテスト入力ピン２２１からスキャンテスト出力ピン２２５までの全チェーンに対するスキャンテスト結果をなお可能にする限りは、スキャンテストチェーンの一部の潜在的な故障の位置にある部品（例えば、設計回路ブロック）の数を有効に減少させる。
【００１９】
同様に、スキャンテストベクトル値上の設計回路ブロック２３２および２３３による操作は、設計回路ブロック２３２および２３３のテストベクトル値の入出力の抽出によって分離される。設計回路ブロック２３２および２３３のテストベクトル値入力（回路ブロック２３２の出力でもある）は、中間制御信号ポート２１９を介して通信される中間制御信号に従ってＭＵＸ２１５によって抽出される。例えば、設計回路ブロック２３２の論理値入力に関連するＩＣ情報の中間スキャンテスト信号２７１オフを選択的に伝送することが抽出され、設計回路ブロック２３２からの論理値出力に関連したＩＣ情報の中間スキャンテスト信号２７２オフを選択的に伝送することが抽出される。予想された論理値が、設計回路ブロック２３２の入力を確認した後、設計回路ブロック２３２から出力されない場合、この値は、設計回路ブロック２３２に故障があるという指示である。したがって、本発明は、設計回路ブロックのスキャンテストベクトル入力をチェックし、設計回路ブロックの中間スキャンテスト信号出力を引き出すことによって内部スキャンテスト結果の簡単なデバッギングを容易にする。
【００２０】
図３は、本発明の１つの実施に含まれる設計ブロック（例えば、設計ブロック２３２）の１つの実施形態である設計ブロック３００のブロック図である。設計ブロック３００は、全スキャンセル（ＦＳＣ）３９７と、ＦＳＣ３９９と、機能回路３４０とを含む。ＦＳＣ３９７の出力は、ＦＳＣ３９９の入力に結合される機能回路３４０に接続される。全スキャンセル３９７は、イネーブルＭＵＸ３９１およびスキャンＤフリップフロップ（ＦＦ）３９３を含む。イネーブルＭＵＸ３９１は、正規のデータイン信号３１０、中間スキャンテスト信号１８１、スキャン直列入力信号３３０、スキャンイネーブル信号３２０およびスキャンＤＦＦ３９３に結合される。スキャンＤＦＦ３９３は、クロック信号３５０、スキャン直列信号３６０およびＦＳＣ３９９にも結合される。全スキャンセル３９９は、イネーブルＭＵＸ３９４と、スキャンＤフリップフロップ（ＤＦＦ）３９５とを含む。イネーブルＭＵＸ３９４は、機能回路３４０、スキャン直列信号３６０、スキャンイネーブル信号３２０、およびスキャンＤＦＦ３９５に結合されている。スキャンＤＦＦ３９５は、クロック信号３５０、正規のデータアウト信号３７０、中間スキャンテスト信号１８２、スキャン直列出力信号３８０にも結合されている。
【００２１】
設計ブロック３００は、スキャンテスト動作中、機能回路３４０のテストを容易にする。イネーブルＭＵＸ３９１は、スキャンイネーブル信号３２０の論理状態に応じてスキャンＤＦＦ３９３に伝送するための正規のデータイン信号３１０あるいは直列データ入力信号３３０を選択する。スキャンイネーブル信号３２０がアクティブである場合、データは、ＤＦＦ３９３および３９４の内外へ直列にシフトされる。スキャンＤＦＦ３９３は、イネーブルＭＵＸ３９１からの信号をラッチし、この信号を機能回路３４０に、およびクロック信号３５０のサイクルに応じてスキャン直列信号３６０としてＤＦＦ３９４に伝送する。したがって、データは、スキャンイネーブル信号３２０がアクティブでない場合、正規のデータイン信号３１０から、あるいはスキャンイネーブル信号３２０がアクティブである場合、直列入力信号３３０から、ＤＦＦ３９３を介して機能回路３４０に供給される。機能回路３４０が所望のテストデータで作動された後、機能回路３４０の出力を獲得するために、スキャンイネーブル信号３２０は非活性化される。スキャンイネーブル信号３２０を非活性化することによって、ＭＵＸ３９４は、直列信号３６０をスキャンＤＦＦ３９５から転送しないし、その代わりにＭＵＸ３９４は、機能回路３４０の出力をスキャンＤＦＦ３９５に転送する。機能回路３４０の出力がスキャンＤＦＦ３９５に転送された後、この出力は、通常の動作出力ピンを通る正規の出力信号３７０あるいは他のＦＳＣ（例えば、設計ブロック２７３に含められたＦＳＣ）を介する直列出力信号３８０もしくは中間スキャンテスト信号２７２のいずれかとして出力される。
【００２２】
再び図２を参照すると、ＭＵＸ２１５は、スキャンテストモード動作中、中間スキャンテストチェーン信号２７１および中間スキャンテストチェーン信号２７２を含む複数の中間スキャンテストチェーン信号を受信する。１つの典型的な実施例では、中間スキャンテストチェーン信号２７１および２７２は、機能ロジック３４０の入力および機能ロジック３４０の出力からの測定値（例えば、論理値）である。ＭＵＸ２１５は、スキャンテストチェーン中間スキャンテスト信号の１つをＩＣのオフを伝送するための補助中間スキャンテスト信号ポート２１７に選択的に伝送する。本発明の１つの典型的な実施では、ＭＵＸ２１５は、チップのオフを伝送するための中間スキャンテストチェーン信号２７１を選択する。スキャンテストチェーン信号２７１がＦＳＣ３９７にシフトされたテストベクトルの予想値に一致する場合、次の獲得サイクル中、テストベクトル値が機能回路３４０の入力であることが高い確率で存在する。次の獲得サイクル後、ＭＵＸ２１５は、チップのオフを伝送するための中間スキャンテストチェーン信号２７２を選択する。中間スキャンテストチェーン信号２７２が入力テストベクトル値に基づいて機能回路３４０の出力のための予想値に一致しない場合、機能回路３４０の故障は高確率となる。
【００２３】
図４は、本発明の一実施形態であるスキャンテスト中間デバッギング方法４００のフローチャートである。スキャンテストチェーンデバッギング方法４００は、ＩＣ内のスキャンテスト故障指示のデバッギングを容易にする。本発明の一実施形態では、スキャンテストチェーン中間デバッギング方法４００は、スキャンテスト精度を高め、スキャンテスト結果の解析を簡単にする。
【００２４】
ステップ４１０では、中間スキャンテスト信号はスキャンテストチェーンから受信される。スキャンテストチェーン中間デバッギング方法４００の１つの実施形態では、中間スキャンテスト信号は、スキャンテストシステムの獲得モード中に受信され、スキャンテストイネーブル信号を非活性化し、クロックパルスを活性化することによって行われる。本発明の１つの実施形態では、中間スキャンテスト信号は、機能ロジック構成要素が指定された動作を実行した後、ＩＣに含まれる機能ロジック構成要素の出力から受信された信号である。スキャンテストチェーン中間デバッギング方法４００の１つの典型的な実施形態では、機能ロジック構成要素は、スキャンチェーンにシフトインされ、機能構成要素の入力に提示されるスキャン入力情報（例えば、テストベクトル）に基づいて指定された動作を実行する。
【００２５】
ステップ４２０では、中間スキャンテスト信号は、専用中間制御信号ポートから受信された命令に従ってＩＣのオフを伝送するために選択される。本発明の１つの実施形態では、スイッチング回路は、ＩＣのオフを伝送するための中間スキャンテスト信号と結合するために操作される。ステップ４２０の１つの例では、マルチプレクサは、専用制御信号ポートからマルチプレクサに送信された制御値に基づいてその入力の中の１つからその出力までの通信パスを与えるために使用される。１つの実施例では、マルチプレクサＯｓ入力は内部設計回路ブロックの出力に結合される。中間スキャンテスト信号の選択を決定する制御値は、各中間スキャンテスト信号と関連する情報を逐次得るために本出願の一実施形態で循環される。
【００２６】
ステップ４３０では、中間スキャンテスト信号は、専用補助中間スキャンテスト信号出力ポートを介してＩＣのオフを伝送される。本発明の一実施形態では、中間スキャンテスト信号は、スキャンテスト故障指示のデバッギングを容易にするために使用される。１つの典型的な実施例では、中間スキャンテスト信号は、機能ロジックブロックが故障である場合、機能ロジックブロックの入力および出力から引き出される。機能ロジックブロックのテストベクトル値入力が機能ロジックブロックの入力でスキャンテスト中間信号を選択することによって確認され、かつ機能ロジックブロックの出力でスキャンテストチェーン中間デバッギング方法４００によって引き出された中間スキャンテスト信号値が適切に機能するロジック回路に対する予想値に一致しない場合、機能ロジックブロックが適切に作動しなくて、故障があることの指示がある。
【００２７】
したがって、本発明は、通常の動作および製造工程に対して最少の影響で内部構成要素の望ましいスキャンテストを容易にするシステムおよび方法である。本発明は、デバッギング解析の簡単化（例えば、より高い精度）を容易にし、増加された故障識別精度を支援する。ＩＣのオフを伝送するための中間内部スキャンテストチェーン信号を選択することは、スキャンテストチェーン最終出力ピン（図示せず）を介して全チェーンのためのスキャンテスト結果をなお可能にする限り、可能性のあるスキャンテスト故障の分離および解析を容易にする。本発明のスキャンテストチェーン中間デバッギングシステムおよび方法は、既存のテストスキャンアーキテクチャの利用および既存のＩＣ設計の悪影響の再設計の最少化を受け入れる。
【００２８】
本発明の特定の実施形態の前述の説明は、図示および説明の目的のために提示された。この実施形態は、包括的であるかあるいは本発明を開示された正確な形式に限定することを意図しなく、明らかに多数の修正および変形は前述の教示に照らして可能である。この実施形態は、本発明の原理およびその実際の用途を最もよく説明するために選択され、説明され、それによって当業者は、熟考される特定の使用に適するいろいろな修正とともに本発明およびいろいろな実施形態を最もよく利用することができる。本発明の範囲は添付された特許請求の範囲およびその均等物によって規定されるべきであることを意図されている。
【図面の簡単な説明】
【図１】
本発明の一実施形態であるスキャンテストチェーン中間デバッギングシステムのブロック図である。
【図２】
本発明のスキャンテストチェーン中間デバッギングシステムの他の実施形態のブロック図である。
【図３】
本発明の実施に含まれる設計ブロックの一実施例である全スキャンセルのブロック図である。
【図４】
本発明の一実施形態であるスキャンテストチェーン中間デバッギング方法のフローチャートである。
【符号の説明】
１１０　テストベクトルデバッギング制御回路
１２０　補助スキャンテスト出力ポート
１３０　中間制御信号ポート
１４１　中間スキャンテスト信号
１４２　中間スキャンテスト信号
２００　スキャンテストチェーン中間デバッギングシステム
２２１　スキャン入力ピン
２２５　スキャン出力ピン
【図１】
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【図２】
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【図３】
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【図４】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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