(57)【要約】集積回路装置における導通テストモード回路（２０）であって、導通テストモードと通常動作モードとを切替えるための手段（２８）を有する。テストモードは、１つ以上の入力ピン（２２）が１つ以上の出力ピン（３２）と電気的に接続されてピンとチップパッケージングとチップソケットと回路基板との導通テストを可能にすることを特徴とする。通常動作モードにおいては、チップの動作はテストモード回路によって影響されない。導通テストモード回路は、装置の正確なテストおよびプログラミングを確実にするための、装置−ソケットおよび／または装置−基板導通をテストすることを可能にする。
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【特許請求の範囲】
【請求項１】
集積回路装置における導通テストモード回路であって、
少なくとも１つの入力ピンおよび少なくとも１つの出力ピンと、
１組の通常バッファとを備え、前記１組の通常バッファは前記少なくとも１つの入力ピンと電気的に結合される入力バッファと、前記少なくとも１つの出力ピンと電気的に結合される出力バッファとを含み、さらに
テストモードと通常モードとを切替えるための手段を備え、前記テストモードは前記少なくとも１つの入力ピンが通常バッファを通して前記少なくとも１つの出力ピンに直接的に接続されることを特徴とし、前記通常モードは前記少なくとも１つの入力ピンが前記少なくとも１つの出力ピンに直接的に接続されないことを特徴とする、回路。
【請求項２】
前記切替えるための手段はテストイネーブル信号を受けるための選択入力を有するマルチプレクサである、請求項１に記載の回路。
【請求項３】
前記マルチプレクサは、前記通常入力バッファを通して前記少なくとも１つの入力ピンに直接的に接続される第１のデータ入力と、前記少なくとも１つの入力ピンに直接的に接続されない第２のデータ入力とを有する、請求項２に記載の回路。
【請求項４】
前記マルチプレクサは、前記通常出力バッファを通して前記少なくとも１つの出力ピンに直接的に接続される出力を有する、請求項３に記載の回路。
【請求項５】
前記回路は、前記テストイネーブル信号が第１の状態にある場合にテストモードにあり、前記テストイネーブル信号が第２の状態にある場合に通常モードにある、請求項２に記載の回路。
【請求項６】
前記テストイネーブル信号の前記第１および第２の状態はソフトウェアコマンド手段によって決定される、請求項５に記載の回路。
【請求項７】
前記通常バッファに並列に接続される１組のテストモードバッファをさらに備え、前記１組のテストモードバッファは前記少なくとも１つの入力ピンに接続されるテストモード入力バッファと、前記少なくとも１つの出力ピンに接続されるテストモード出力バッファとを含み、前記テストモードバッファの各々はテストイネーブル信号を受けるためのテストイネーブルピンを含む、請求項１に記載の回路。
【請求項８】
前記回路は、前記テストイネーブル信号が第１の状態にある場合にテストモードにあり、前記テストイネーブル信号が第２の状態にある場合に通常モードにある、請求項７に記載の回路。
【請求項９】
前記テストイネーブル信号の前記第１および第２の状態はソフトウェアコマンド手段によって決定される、請求項８に記載の回路。
【請求項１０】
通常出力バッファと並列に接続されて前記少なくとも１つの出力ピンに接続されるテストモード出力バッファをさらに備え、前記テストモード出力バッファはテストイネーブル信号を受けるためのテストイネーブルピンを含む、請求項１に記載の回路。
【請求項１１】
前記回路は、前記テストイネーブル信号が第１の状態にある場合にテストモードにあり、前記テストイネーブル信号が第２の状態にある場合に通常モードにある、請求項１０に記載の回路。
【請求項１２】
複数の出力ピンと、
複数のテストモード出力バッファとをさらに備え、前記複数のテストモード出力バッファの各々は前記通常出力バッファと並列に接続され、かつ各々は前記複数の出力ピンのうちの対応の１つと接続され、前記テストモード出力バッファはテストイネーブル信号を受けるためのテストイネーブルピンを含む、請求項１に記載の回路。
【請求項１３】
前記回路は、前記テストイネーブル信号が第１の状態にある場合にテストモードにあり、前記テストイネーブル信号が第２の状態にある場合に通常モードにある、請求項１２に記載の回路。
【請求項１４】
マルチプレクサの１組のデータ入力に結合される出力を有する複数の入力バッファをさらに備え、前記マルチプレクサは前記出力バッファに接続される出力と、テストイネーブル信号を受けるための選択入力とを有する、請求項１に記載の回路。
【請求項１５】
前記回路は、前記テストイネーブル信号が第１の状態にある場合にテストモードにあり、前記テストイネーブル信号が第２の状態にある場合に通常モードにある、請求項１４に記載の回路。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明は一般的に半導体集積回路装置に関し、より特定的には、集積回路装置の入力および出力ピンの導通をテストするための集積回路装置内の回路に関する。
【０００２】
【背景技術】
近年、半導体集積回路装置の密度は、メモリサイズおよび論理複雑性の増大の点においても、装置パッケージサイズの縮小の点においても、実質的に高まった。これは、より小さなピッチとより増大したリード数とを有する集積回路装置をもたらした。この高密度装置に向かう傾向から生じる１つの問題は、装置がプログラムされてテストされるべきソケットまたは回路基板における、装置のすべてのピン（入力および出力）の強固な接触を確実にすることがより困難なことである。もし装置ピンがテストソケットまたは回路基板に強固に接触していなければ、その後の装置のテストおよびプログラミングが誤ったテスト結果をもたらし得るが、これは後に装置の故障につながる恐れがある。
【０００３】
ノッツ（Ｋｎｏｔｔｓ）の米国特許番号第５，９８３，３７７号はピン故障テストのためのシステムおよび回路を開示する。システムは外部テスタとテストされるように設計される回路とを含む。外部テスタは、回路のピンに結合されて、テストデータを回路に入力するように構成される。外部テスタはまた、回路から導通データを受けて、テストデータと導通データとの比較からピン故障を判断するように構成される。回路は、鎖態様で結合される複数のスキャンセルを含む。入力ピンをテストする場合、外部テスタはテストパターンを入力ピンに置き、入力ピンに電気機械的に結合されるスキャンセルに導通パターンを格納し、回路から導通パターンを連続的にスキャンし、かつ導通パターンとテストパターンとを比較する。出力ピンをテストする場合、外部テスタは連続的にテストパターンを出力ピンに結合されたスキャンセル内にスキャンし、出力ピンに生成された導通パターンとテストパターンとを比較する。入力ピンと出力ピンとを同時にテスト可能であることが好ましい。また、専用外部テスト回路を必要とすることなく、任意でＩＣ装置をテストモードおよび通常動作モードに構成することが可能なことが好ましい。
【０００４】
カワタ（Ｋａｗａｔａ）他の米国特許番号第４，８２５，４１４号は、通常モードと、半導体集積回路装置の内部メモリブロックをテストするためのテストモードとを有する半導体集積回路装置を開示する。しかしながら、カワタ他は装置の入力および出力ピンの導通をテストすることについては論じていない。
【０００５】
この発明の目的は、テストおよびプログラミングのために装置−ソケットまたは装置−回路基板の導通を確実にするために用い得る、入力／出力導通テストモード回路を有する集積回路装置を提供することである。
【０００６】
【発明の概要】
上述の目的は集積回路装置における導通テストモード回路によって達成され、該導通テストモード回路は、導通テストモードと通常動作モードとを切替えるための手段を有し、該テストモードは１つ以上の入力ピンが１つ以上の出力ピンに直接的に電気的に接続されて、チップパッケージのピンとチップソケットまたは回路基板との導通のテストを可能にすることを特徴とする。通常動作モードにおいては、チップの動作はテストモード回路によって影響されない。
【０００７】
発明の一実施例においては、通常入力および出力バッファは間にマルチプレクサを挟んで用いられる。マルチプレクサは、テストモードが活性化された場合に入力バッファを出力バッファに接続する。入力ピンから入力バッファを通って通過する信号は、次いで直接出力バッファと出力ピンとを通る。通常モードにおいてはこの直接的な接続は行なわれず、出力バッファは入力バッファから直接信号を受けるのではなく、装置の他の部分から受ける。
【０００８】
この発明の第２の実施例においては、テストモードバッファと称するさらなる入力および出力バッファが回路内に含まれる。これらのバッファは入力および出力ピンの間に、通常バッファと並列に接続され、テストモードの間のみイネーブルされる。
【０００９】
この発明のテストモード回路は、プログラミングサイクルを開始する前に、プログラミングソケットまたは回路基板におけるすべてのピンの強固な接触を適切にテストすることを可能にする。テスト信号は入力ピンに置かれ、次いで出力ピンに生じた信号がチェックされて適切な接触がされているかを判断されることができる。テストモード回路は装置内に含まれるので、テストのために装置を構成するのに特別の外部回路は必要ではない。テストモード回路はソフトウェアコマンドまたは同様の手段によってオンチップで活性化されることができる。
【００１０】
【発明を実施するためのベストモード】
図１を参照して、この発明のテストモード回路の第１の実施例を示す。集積回路装置において、入力ピンと出力ピンとは装置の表面に配置されたパッドに接続される。図１の回路２０において、少なくとも１つの入力パッド２２および少なくとも１つの出力パッド３２がある。入力パッドは通常入力バッファ２４に接続される一方、出力パッド３２は通常出力バッファ３４の出力に結合される。マルチプレクサ２８は通常入力バッファ２４と通常出力バッファ３４との間に結合される。マルチプレクサ２８は通常入力バッファ２４の出力から第１のデータ入力信号２５を受け、集積回路装置内の他の論理から第２のデータ入力信号２７を受ける。通常入力バッファ２４の出力２３はまた、集積回路装置内の他の論理信号３９に進むことができる。マルチプレクサ２８の出力２９は通常出力バッファ３４の入力に接続される。テストイネーブル信号３１はマルチプレクサのためのデータ選択線として実現される。テストイネーブル信号３１はソフトウェアコマンドを入力することにより、または他の等価な手段により、オンチップで活性化されることができる。
【００１１】
テストイネーブル信号が第１の状態にある場合、マルチプレクサ２８は通常入力バッファ２４の出力に接続されるデータ入力２５を選択する。これは、通常入力バッファ２４と通常出力バッファ３４との間の直接的な電気的接続をもたらし、よって入力ピン２２と出力ピン３２との間の直接的な電気的接続をもたらす。この状態で、ＩＣ装置は導通テストモードで動作する。テストモードの動作において、信号は入力ピンに置かれ、それにより出力ピン３２の信号が評価されて、ピンに装置ソケットまたは回路基板との導通があるかを判断する。もしピンで受けた出力信号３３が期待される出力信号とは異なっていれば、これはピンとソケットまたは回路基板との間で機械的な接触の問題があり得ることを示唆する。
【００１２】
テストイネーブル信号３１が第２の状態にある場合、マルチプレクサの選択される入力は、ＩＣ装置における他の論理回路３９から信号を受取った入力２７である。他のデータ入力２５は選択されず、よってチップの動作は通常入力バッファ２４から他のオンチップ論理３９へ進み、次いで他の論理３９から戻ってマルチプレクサ２８を通って通常出力バッファ３４から出力ピン３２に進む。すなわち、装置は通常動作モードで動作し、入力ピン２２と出力ピン３２との間には直接的な接続がない。
【００１３】
図２を参照して、この発明の第２の実施例を示す。本実施例の回路４０は、一対の専用テストモードバッファを含み、これはテストモード入力バッファ４４とテストモード出力バッファ４６とを含む。テストモードバッファ４４、４６は並列に、通常入力バッファ２４および通常出力バッファ３４に接続される。図２に示すように、通常入力バッファ２４は入力ピン２２から信号２１を受け、バッファの出力２３は装置内の他の論理回路３９に与えられる。他の論理回路３９から、結果として生じる信号２７が通常出力バッファ３４に入力され、出力バッファ３４の出力３３が出力ピン３２に与えられる。テストモードバッファ４４および４６の各々がテストイネーブル信号４１を含み、これはソフトウェアコマンドまたは他の等価な手段によってオンチップに生成される。テストイネーブル信号４１が第１の状態にある場合、テストモードバッファ４４、４６は活性化されて、入力ピン２２と出力ピン３２との間に直接的なテスト接続をもたらす。テストイネーブル信号が第２の状態にある場合、テストモードバッファ４４、４６は非活性化されて、集積回路装置は通常動作モードで動作する。
【００１４】
テストモードバッファ４４、４６を参照して、これらのバッファはいくつもの異なった態様で設計され得る。図２に示される例においては、テストモード出力バッファはトライステートバッファ回路である。入力信号４３はＮＯＲゲート７０への入力としてテストモード入力バッファに入る。ＮＯＲゲート７０への第２の入力はテストイネーブル信号４１である。ＮＯＲゲート７０の出力４５はインバータ７１を介して反転され、インバータ７１の出力４７はテストモード出力バッファ４６に進む。テストモード入力バッファ４４の出力信号４７は第１の入力としてＮＡＮＤゲート７２に与えられる。テストイネーブル信号４１はまたテストモード出力バッファ４６にも入力として与えられる。ＮＯＲゲート７５はテストモード入力バッファ４４の出力４７から第１の入力４９を受け、かつインバータ７４により反転された後のテストイネーブル信号である第２の入力５５を受ける。反転されたテストイネーブル信号５３はインバータを介して再び反転され、インバータの出力５７は入力としてＮＡＮＤゲート７２に与えられる。ＮＡＮＤゲート７２の出力６１はＰチャネルＦＥＴ７６のゲートに与えられる一方、ＮＯＲゲート７５の出力５９はＮチャネルＦＥＴ７７のゲートに与えられる。ＰチャネルＦＥＴ７６およびＮチャネルＦＥＴ７７の出力６３は出力パッド３２に与えられる。
【００１５】
図１および図２に示すテストモード回路のさまざまな変更例を設計し得る。図３を参照して、テストモード入力バッファおよびテストモード出力バッファの両方を用いるのではなく、１つのテストモード出力バッファ４６のみが実現される。図３の実施例において、テストモード出力バッファ４６は通常出力バッファ３４と並列であり、それ以外は図２を参照して上に説明したように動作する。図４はチップ上の入力ピンよりも出力ピンのほうが多い例を示す。この場合、入力ピンのいくつかは１つよりも多い出力ピンと対をなし得る。図４の実施例６０において、複数の出力ピン３２、１３２、２３２に接続される複数の出力バッファ３４、１３４、２３４がある。任意で、入力ピンからの接続された出力ピンのうちの１つへの信号を選択的にテストするために、マルチプレクサ２８を入力バッファ２４と複数の出力バッファとの間に設けてもよい。図５の回路８０は図４の回路６０の変更例を示し、複数の入力ピンが併せて接続されて単一の出力ピンに与えられる。この場合、マルチプレクサ２２７はどの信号が入力ピンから出力バッファへ通過するかを選択する。
【００１６】
上述のテストモード回路は例示的なものであり、この発明でクレームされるテストモード回路を構築する多くの方策がある。テストモード回路の主な目的は、チップの通常動作に影響を与えることなく、回路ソケットまたは回路基板におけるピンの導通をテストするための、入力／出力対として形成された入力ピンおよび出力ピンを得る方策を提供することである。
【図面の簡単な説明】
【図１】この発明のテストモード回路の第１の実施例のブロック図である。
【図２】この発明のテストモード回路の第２の実施例の回路レベルブロック図である。
【図３】この発明のテストモード回路の他の代替的な実施例のブロック図である。
【図４】この発明のテストモード回路の他の代替的な実施例のブロック図である。
【図５】この発明のテストモード回路の他の代替的な実施例のブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際公開パンフレット】
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【手続補正書】
【提出日】平成15年4月8日(2003.4.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路装置における導通テストモード回路であって、
少なくとも１つの入力ピン（２２）および少なくとも１つの出力ピン（３２）と、
１組の通常バッファ（２４，３４）とを備え、前記１組の通常バッファ（２４，３４）は前記少なくとも１つの入力ピン（２２）と電気的に結合される入力バッファ（２４）と、前記少なくとも１つの出力ピン（２２）と電気的に結合される出力バッファ（２４）とを含み、さらに
マルチプレクサ（２８）を備え、前記マルチプレクサ（２８）は、テストモードと通常モードとを切替えるためのテスト信号（ＴＥＳＴ ＥＮ）を受けるための選択入力（３１）と、前記通常入力バッファを通して前記少なくとも１つの入力ピンに直接的に接続される第１のデータ入力（２５）と、前記少なくとも１つの入力ピンに直接的に接続されない第２のデータ入力（２７）とを有し、
前記テストモードは前記少なくとも１つの入力ピン（２２）が通常バッファ（２４，３４）を通して前記少なくとも１つの出力ピン（３２）に直接的に接続されることを特徴とし、前記通常モードは前記少なくとも１つの入力ピン（２２）が前記少なくとも１つの出力ピン（３２）に直接的に接続されないことを特徴とする、回路。
【請求項２】
前記マルチプレクサ（２８）は、前記通常出力バッファ（３４）を通して前記少なくとも１つの出力ピン（３２）に直接的に接続される出力（２９）を有する、請求項１に記載の回路。
【請求項３】
前記回路は、前記テストイネーブル信号（ＴＥＳＴ ＥＮ）が第１の状態（１）にある場合にテストモードにあり、前記テストイネーブル信号（ＴＥＳＴ ＥＮ）が第２の状態（０）にある場合に通常モードにある、請求項１に記載の回路。
【請求項４】
前記テストイネーブル信号（ＴＥＳＴ ＥＮ）の前記第１および第２の状態（０，１）はソフトウェアコマンド手段によって決定される、請求項３に記載の回路。
【請求項５】
複数の出力ピン（３２，１３２，２３２）と、
複数のテストモード出力バッファ（１３４，…，２３４）とをさらに備え、前記複数のテストモード出力バッファ（１３４，…，２３４）の各々は前記通常出力バッファ（３４）と並列に接続され、かつ前記複数の出力ピン（３２，１３２，２３２）のうちの対応の１つと接続され、前記テストモード出力バッファ（１３４，…，２３４）の各々はテストイネーブル信号（ＴＥＳＴ ＥＮ）を受けるためのテストイネーブルピンを含む、請求項１に記載の回路。
【請求項６】
前記回路は、前記テストイネーブル信号（ＴＥＳＴ ＥＮ）が第１の状態にある場合にテストモードにあり、前記テストイネーブル信号（ＴＥＳＴ ＥＮ）が第２の状態にある場合に通常モードにある、請求項５に記載の回路。
【請求項７】
マルチプレクサ（２２７）の１組のデータ入力（２１１）に結合される出力を有する複数の入力バッファ（２４，…，２２４）をさらに備え、前記マルチプレクサは前記出力バッファ（３４）に接続される出力（２１３）と、１組のテストイネーブル信号（ＴＥＳＴ ＥＮｉ）を受けるための選択入力とを有する、請求項１に記載の回路。
【請求項８】
前記回路は、前記テストイネーブル信号（ＴＥＳＴ ＥＮｉ）の少なくとも１つが第１の状態にある場合にテストモードにあり、前記テストイネーブル信号（ＴＥＳＴ ＥＮｉ）のすべてが第２の状態にある場合に通常モードにある、請求項７に記載の回路。
【請求項９】
集積回路装置における導通テストモード回路であって、
少なくとも１つの入力ピン（２２）および少なくとも１つの出力ピン（３２）と、
１組の通常バッファ（２４，３４）とを備え、前記１組の通常バッファ（２４，３４）は前記少なくとも１つの入力ピン（２２）と電気的に結合される入力バッファ（２４）と、前記少なくとも１つの出力ピン（３２）と電気的に結合される出力バッファ（３４）とを含み、さらに
前記通常バッファ（２４，３４）に並列に接続される１組のテストモードバッファ（４４，４６）を備え、前記１組のテストモードバッファ（４４，４６）は前記少なくとも１つの入力ピン（２２）に接続されるテストモード入力バッファ（４４）と、前記少なくとも１つの出力ピン（３２）に接続されるテストモード出力バッファ（４６）とを含み、前記テストモードバッファの各々はテストイネーブル信号（ＴＥＳＴ ＥＮ）を受けるためのテストイネーブルピン（４１）を含み、前記テストモードバッファ（４４，４６）は前記テストイネーブル信号（ＴＥＳＴ ＥＮ）に応答してテストモードと通常モードとの間で切替わり、前記テストモードは前記少なくとも１つの入力ピン（２２）が前記テストモードバッファ（４４，４６）を通して前記少なくとも１つの出力ピン（３２）に直接的に接続されることを特徴とし、前記通常モードは前記少なくとも１つの入力ピン（２２）が前記少なくとも１つの出力ピン（３２）に直接的に接続されないことを特徴とする、回路。
【請求項１０】
前記回路は、前記テストイネーブル信号（ＴＥＳＴ ＥＮ）が第１の状態にある場合にテストモードにあり、前記テストイネーブル信号（ＴＥＳＴ ＥＮ）が第２の状態にある場合に通常モードにある、請求項９に記載の回路。
【請求項１１】
前記テストイネーブル信号（ＴＥＳＴ ＥＮ）の前記第１および第２の状態はソフトウェアコマンド手段によって決定される、請求項１０に記載の回路。
【請求項１２】
テストモード出力バッファ（４６）をさらに備え、前記テストモード出力バッファ（４６）は通常出力バッファ（３４）と並列に接続されて前記少なくとも１つの出力ピン（３２）に接続され、かつテストイネーブル信号（ＴＥＳＴ ＥＮ）を受けるためのテストイネーブルピン（４１）を含む、請求項９に記載の回路。
【請求項１３】
前記回路は、前記テストイネーブル信号（ＴＥＳＴ ＥＮ）が第１の状態にある場合にテストモードにあり、前記テストイネーブル信号（ＴＥＳＴ ＥＮ）が第２の状態にある場合に通常モードにある、請求項１２に記載の回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
カワタ（Ｋａｗａｔａ）他の米国特許番号第４，８２５，４１４号は、通常モードと、半導体集積回路装置の内部メモリブロックをテストするためのテストモードとを有する半導体集積回路装置を開示する。しかしながら、カワタ他は装置の入力および出力ピンの導通をテストすることについては論じていない。
欧州特許出願ＥＰ０  ８５２  ３５４  Ａ１および日本特許出願１０−１７７５０１  Ａは、ＩＥＥＥ規格Ｐ１１４９．１−１９９０に規定されるバウンダリスキャンシーケンスに備える回路構造を説明する。これは、スキャンチェインをなすよう接続されるパッドスイッチを含む。これらのパッドスイッチはシリアルテスト信号をテストアクセスポート（ＴＡＰ）から受けて中継する。各パッドスイッチは、バッファであることに加えて、ＣＳＵ（ｃａｐｔｉｖｅ−ｓｈｉｆｔ−ｕｐｄａｔｅ）スキャンセルと、バウンダリスキャン機能を果たす制御回路（ＣＲＩ）とを有する。テスト信号は、１対のスキャン経路を介してＴＡＰに接続されるデジタルスキャンセル（ＤＳＣ）によって送受信され、ＤＳＣへの、およびＤＳＣからのシフトを可能にする。専用回路のスキャンチェインを備えたこの高度なテストシステムは、簡単な装置−ソケットまたは装置−基板導通テストには不必要に複雑である。




【国際調査報告】
2004518130.tif 000023
2004518130.tif 000024
2004518130.tif 000025