(57)【要約】本発明は、デジタルビデオ伝送システムにおけるマルチスタンダード伝送システムに関する。このシステムは、伝送される信号をチャンネル伝送エラーから保護するチャンネル復号器を有しており、該チャンネル復号器が、デジタルフロントエンド部ＤＦＥ、チャンネル訂正ブロックＣＨＮ及びフォワードエラー訂正ブロックＦＥＣの機能をそれぞれ実行するプログラム可能なコプロセッサの少なくとも３つのクラスタを含むコプロセッサのセットと、当該チャンネル復号器の制御、同期及び設定を管理する汎用プロセッサと、前記クラスタと前記汎用プロセッサとの間で共有されるメモリとを有している。
2004512749.tif 000002
【特許請求の範囲】
【請求項１】
伝送される信号をチャンネル伝送エラーから保護するチャンネル復号器を有するデジタル伝送システムにおける受信機であって、前記チャンネル復号器が、
デジタルフロントエンド部、チャンネル訂正ブロック及びフォワードエラー訂正ブロックの機能をそれぞれ実行するプログラム可能なコプロセッサの少なくとも３つのクラスタを含むコプロセッサのセットと、
当該チャンネル復号器の制御、同期及び設定を管理する汎用プロセッサと、
前記クラスタと前記汎用プロセッサとの間で共有されるメモリと
を有する受信機。
【請求項２】
前記コプロセッサのセットが、
受け取った前記信号のベースバンド復調、プログラム可能なナイキストフィルタを計算し、自動利得制御ループと時間再生及び周波数再生のための同期ループとを制御するデジタルフロントエンドプロセッサと、
マルチキャリアシステムの場合に復調を行い、モノキャリアシステムの場合に周波数ドメインの等化を行う高速フーリエ変換プロセッサと、
ＣＯＦＤＭ変調の場合における時間ドメインの等化、干渉阻止及び周波数補間のための適応フィルタアレイプロセッサと、
伝送中用いられたリードソロモン符号及び畳み込み符号を復号するフォワードエラー訂正プロセッサと
を有する請求項１記載の受信機。
【請求項３】
デジタルビデオ伝送システムにおける、受信機と送信機とを有する放送システムであって、前記受信機が請求項１又は２に従う放送システム。
【請求項４】
デジタルビデオ受信機における、伝送される信号を伝送エラーから保護するためのチャンネル復号方法であり、当該方法が、受け取った信号のベースバンド復調、チャンネル訂正及びフォワードエラー訂正のステップを有し、各ステップが、プログラム可能なコプロセッサのクラスタにより行われ、共有メモリを有する汎用プロセッサが、前記コプロセッサのクラスタの制御、同期及び設定を管理するために設けられたチャンネル復号方法。
【請求項５】
受信機にロードされるときに、前記受信機に請求項４に記載の方法を行わせる命令のセットを計算する前記受信機のためのコンピュータプログラム。
【請求項６】
コンピュータプログラムを伝える信号であり、前記コンピュータプログラムは、受け取ったデジタルビデオ信号のベースバンド復調、チャンネル訂正及びフォワードエラー訂正のステップを実行するように配列され、各ステップが、プログラム可能なコプロセッサのクラスタにより行われ、前記コプロセッサのクラスタの制御、同期及び設定を管理するために共有メモリを有する汎用プロセッサが設けられている、信号。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルシステム用のマルチスタンダードチャンネル復号器に関する。これは、任意の伝送メディアを用いるいかなるデジタル放送の規格にも有利に適用可能である。
【０００２】
【従来の技術】
今日のデジタルテレビ放送の市場では、多数の互換性のない伝送の規格が用いられている。各々のチャンネル復号規格の高い消費電力の要求を満たすために、専用のアルゴリズムを用いる専用のインプリメンテーションが開発されている。多くの専用のソリューションを持つことは、開発費用を増大させ、各製品をより順応性のないものにする。オレン・セミコンダクタ社は、ウェブサイト上において１９９８年に、全ての主要なアメリカのデジタルテレビ伝送の規格と互換性がある、プログラム可能なマルチスタンダード復調器を宣伝している。これは、ＦＥＣを伴うＯＲ５１２２０ＤＶＴＵＳマルチスタンダード復調器である。このデバイスは、専用の機能と特別なＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）コアにより制御されるプログラム可能な機能とを混合して用いている。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、世界中の任意の伝送の規格と互換性があり、従って、開発費用及び製造費用を減少させるマルチスタンダードチャンネル復号器を提供することにある。
【０００４】
【課題を解決するための手段】
本発明によれば、伝送される信号をチャンネル伝送エラーから保護するチャンネル復号器を有するデジタル伝送システムにおける受信機であって、前記チャンネル復号器が、デジタルフロントエンド部（ＤＦＥ）、チャンネル訂正ブロック（ＣＨＮ）及びフォワードエラー訂正ブロック（ＦＥＣ）の機能をそれぞれ実行するプログラム可能なコプロセッサの少なくとも３つのクラスタを含むコプロセッサのセットと、当該チャンネル復号器の制御、同期及び設定を管理する汎用プロセッサ（ＤＳＰ）と、前記クラスタと前記汎用プロセッサとの間で共有されるメモリ（ＳＭ）とを有する受信機が提供される。
【０００５】
本発明は、また、デジタルビデオ受信機におけるチャンネル復号方法、及び上記方法のステップを実行するコンピュータプログラムに関するものである。本発明は、また、上記コンピュータプログラムを伝える信号に関する。
【０００６】
本発明は、以下に説明される図面から明らかであり、該図面を参照して理解されるであろう。
【０００７】
【発明の実施の形態】
異なる放送メディア、例えば、地上、ケーブル、衛星の各メディアにより、かつ異なる市場地域で用いられる、多くの異なる放送チャンネル復号の規格が存在している。例えば、欧州はＤＶＢ（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｂｒｏａｄｃａｓｔｉｎｇ）規格を用いており、北米はＡＴＳＣ（Ａｄｖａｎｃｅｄ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍｓ Ｃｏｍｍｉｔｔｅｅ）規格を用いており、日本はＩＳＤＢ（ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ Ｂｒｏａｄｃａｓｔｉｎｇ）規格を用いている。上記メディアに依存して、いくつかの変調が用いられ、例えば、地上伝送用のＣＯＦＤＭ（Ｃｏｄｅｄ Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ；符号化直交周波数分割多重）、ケーブル伝送用のＱＡＭ（Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ；直交振幅変調）及び衛星伝送用のＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ；四位相偏移変調）が用いられている。デジタル受信機における信号処理に関する共通の枠組み及びデータの流れを表したものが図１に示されている。これは、全ての既存の放送規格に適合する。例えば８値ＶＳＢ（Ｖｅｓｔｉｇｉａｌ Ｓｉｄｅ−Ｂａｎｄ）、ＱＡＭ、ＱＰＳＫのようなシングルキャリア変調方式と例えばＣＯＦＤＭのようなマルチキャリア変調方式とでは、区別される。上記信号処理機能は、以下のものを含むブロックで表される。
‐アナログＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ ｆｒｅｑｕｅｎｃｙ；中間周波数）信号を受け取り、デジタルＩＦサンプルを出力するアナログ−デジタル変換器Ａ／Ｄ
‐上記ＩＦサンプルをデジタルベースバンドサンプルに変換する混合器ＭＩＸ
‐時間同期のとられたサンプルを出力するサンプル速度変換器ＳＲＣ
‐変調されるシンボルを生成する、シングルキャリア変調の場合にはナイキストフィルタＮＦ、また、ＣＯＦＤＭ変調の場合にはＦＦＴ（Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）フィルタ
‐チャンネル訂正されたシンボルを出力するチャンネル訂正ブロックＣＣ
‐エラー訂正されたビットを出力するフォワードエラー訂正ブロックＦＥＣ
‐適切な方式、例えばＭＰＥＧ（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）パケットでデータを出力する方式変換器ＦＣ
【０００８】
復調器の上記信号処理ブロックは、フロントエンド復調、チャンネル訂正及びフォワードエラー訂正の３つの主な機能を実際に実行する。Ａ／Ｄ、ＭＩＸ、ＳＲＣ、及びナイキストフィルタ又はＦＦＴフィルタよりなる上記復調器のフロント・エンド部は、各規格間においてほぼ一致している。上記信号処理の順序及び時間同期ループ「ｔｉｍｅ＿ｓｙｎｃ＿ｌｏｏｐ」の構造は、ほぼ一致している。最も大きな相違点は、伝送が、マルチ（ＣＯＦＤＭ）キャリア変調されるか、シングルキャリア変調されるかに依存して、ＦＦＴフィルタ又はナイキストフィルタを使用することである。キャリア回復のための相互接続は、規格に従って変化するインプリメンテーション依存性である。いくつかのキャリア回復の手順は、「ｃａｒｒｉｅｒ＿ｒｅｃｏｖｅｒｙ（ＶＳＢ）」、「ｃａｒｒｉｅｒ＿ｒｅｃｏｖｅｒｙ（ＱＡＭ／ＱＰＳＫ）」及び「ｃａｒｒｉｅｒ＿ｒｅｃｏｖｅｒｙ（ＣＯＦＤＭ）」で表される各規格に対してインプリメントされる。重要な（ｋｅｙ）パラメータの違いは、全体のシンボル速度であり、特にＱＰＳＫの場合においてである。
【０００９】
チャンネル訂正部ＣＣは、規格に依存して様々にインプリメントされる。衛星のＱＰＳＫを除き、全てのシングルキャリア方式がＶＳＢ規格の「ｅｑｕａｌ＿ｅｒｒｏｒ（ＶＳＢ）」で表される、チャンネル補償のための決定フィードバック等化器を用いる。しかしながら、物理的メディアに依存して、適応するフィルタの長さが広範にわたって変化する。全く異なる形態では、ＣＯＦＤＭ受信機は、時間及び周波数の両方を補間するパイロットキャリアの情報を用いて、チャンネル転送機能を見積もる。インプリメンテーションの変化に対応し（ｓｕｐｐｏｒｔ）、信号及びマルチキャリアチャンネル訂正の両方に対応するために、チャンネル復号器は、ソフトウェアによってプログラム可能な素子、著しい相互接続の柔軟性、及び再割当て可能な計算資源を必要とする。
【００１０】
フォワードエラー訂正部ＦＥＣは、シンボルビットマッピングからの全ての信号処理ダウンストリームを有し、フォワードエラー訂正は、畳み込み符号化／復号に関する限り、様々に行われる。各規格は、固定されたハードウェアにより最適に達成され得る個別の要求を持っている。例は、内部ビット及びＣＯＦＤＭ用のシンボルインターリービング、又はＱＡＭＢ用の（北米のケーブル放送の規格）チェックサム検出を含んでいる。隣接するパラメータ表示された信号処理ブロックは、マルチスタンダードフォワードエラー訂正ユニットにおいて重要な役割を果たし、特にエラー訂正、デスクランブリング及びデインターリービング機能に関して重要な役割を果たす。エラー訂正のビットトゥルーの様態（ｎａｔｕｒｅ）が、それをＦＥＣアルゴリズムの変化に非常に敏感にする。従って、ＦＥＣは、特に新しいエラー訂正素子が挿入されることとなる場合に、規格の変更に対応するために、プログラム可能にされるべきである。チャンネル等化器と訂正部ＣＣとのインターフェースは、適応性がある必要がある。等化のためのエラー検出において、畳み込み符号化されたシンボルの部分的な復号が用いられることとなる場合には、フィードバック待ち時間（ｌａｔｅｎｃｙ）とエラーの伝搬との間の妥協が必要とされる。
【００１１】
本発明によるマルチスタンダードチャンネル復号器の目標は、また、チャンネル復調器市場の発展に適応させることである。
【００１２】
図２は、上述した考えに基づいた、本発明による統一された受信機のトップレベルのシステムのトポロジを示すものである。このマルチスタンダードチャンネル復号器は、マルチスタンダードデジタルフロントエンド部と、マルチスタンダードチャンネル訂正部と、マルチスタンダードフォワードエラー訂正部とからなっている。従って、このマルチスタンダードチャンネル復号器は、３つの主な部分を有している。
・デジタルフロントエンド復調器ＤＦＥであり、その役割は、最適なサンプリング時間、並びに伝送される信号を変調するために用いられるキャリアの位相及び周波数を見付けるためのタイミング再生及びキャリア再生アルゴリズムを用いて高速でシンボルの見積もりを得るために、アナログ−デジタル変換Ａ／Ｄののち、受け取ったサンプルを復調することである。
・受信機をチャンネルの減衰に調節し、エコーに対処するチャンネル訂正ユニットＣＨＮ
・伝送中、データを保護するために用いられるエラー訂正コードによる伝送エラーを訂正するフォワードエラー訂正ユニットＦＥＣ
【００１３】
上記３つのブロックは、フィードバックループを伴う直接的な鎖で、キャリア再生をサポートするようにチャンネル訂正部ＣＨＮから変調部ＤＦＥまで、及び等化器のエラーの決定をサポートするようにフォワードエラー訂正部ＦＥＣからチャンネル訂正部ＣＨＮまでつなげられている。フォワードエラー訂正ユニットＦＥＣは、例えばＭＰＥＧパケットであり得るデータパケットを出力する。
【００１４】
マルチスタンダードフロントエンド部ＤＦＥは、サンプル速度の変換、タイミング再生、キャリア再生、フィルタリング、復調及びＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ；自動利得制御）の決定を行う。キャリア再生部は、混合部（ヘテロダイン方式／周波数変換）及び復調機能部に結合されているので、デジタルフロントエンド部におけるデジタル復調部とグループ化されている。キャリア再生のトポロジーは、シングルキャリアの規格間においてよく一致している。しかしながら、ループのパラメータの値、及び上記パラメータを更新する状態機械は、大きく変化する。ＣＯＦＥＭの受信機のインプリメンテーションでは、何らかのハードウェアのサポートを伴うＤＳＰが同期ループを形成する。トポロジーが似ていても、周波数及び位相の情報を導き出すために、ＦＦＴ出力（変調器）からの情報が用いられることを考慮する。この情報は、上記ＤＳＰにより処理され、最終的には、上記フロントエンド部にフィードバックされる。このような一致したトポロジーは、キャリア再生部がパラメータの柔軟性のみを必要とすることを示唆する。
【００１５】
図３に示したトポロジーは、図２のデジタルフロントエンド部ＤＦＥのトポロジー３１の一例を表している。このトポロジーは、いかなるフロントエンド復調器のインプリメンテーションにも適応すべきである。３つの回転子Ｒ１，Ｒ２，Ｒ３が存在し、考えられるアプリケーションに依存して、せいぜい２つが用いられる。これは、
‐Ａ／Ｄ変換器を最適な大きさで用いるために、入力アナログ信号のダイナミックレンジをＡ／Ｄ変換器の１つに整合させる自動利得制御部ＡＧＣであり、この自動利得制御部ＡＧＣの出力は、Ａ／Ｄ変換器に組み込まれ得る図示しない可変利得増幅器に達する。
‐受信機のサンプル速度をエミッタの１つに適合させるサンプル速度変換器ＳＲＣ
‐ＣＯＦＤＭの場合にのみ用いられる、ＦＦＴの入力部において一定の平均電力の信号を保持するためのデジタルＡＧＣ
‐場合に依存して、内部シンボル干渉を除去するナイキストフィルタＮＦ又は信号を復調するＦＦＴフィルタ。
‐サンプリング時間の十分な位相及び周波数を見付ける時間再生ループＴＲ
‐伝送のために用いられるキャリアの位相と周波数を見付ける、遅いループと速いループとを有するキャリア再生ループＣＲ
を有している。
【００１６】
サンプル速度変換器ＳＲＣ及びアップストリームから、異なる規格、例えばＱＡＭＡ（欧州のケーブル伝送規格）及びＱＰＳＫの可変シンボル速度に対応するために、かなりのパラメータの柔軟性が必要とされる。柔軟性のあるＩＦインターフェースのために、追加のフィルタリング部及び入力フォーマッティング部（図示せず）が必要とされる場合もある。このデジタル復調器は一致するトポロジーを有しており、更に、トポロジーの変化はパラメータ化され得る。
【００１７】
マルチスタンダードチャンネル訂正部ＣＨＮは、図４ないし図６に示した３つの異なる構成を少なくとも含んでいなければならない。
‐時間ドメイン決定フィードバック等化器
‐周波数ドメインチャンネル見積もり及び訂正部
‐時間ドメイン及び周波数ドメインのハイブリッド等化器
【００１８】
図４は、チャンネル訂正ブロックＣＨＮにおける、時間ドメインサンプルに基づく等化に関する一般的な決定フィードバック等化器の構造４１を示している。エラー検出及び等化ののちキャリア再生ループを閉じる際に役割を果たす畳み込み復号されたシンボルを備えている。このソリューションは、モノキャリア変調、例えばＱＡＭ、ＶＳＢに典型的に用いられ得る。チャンネル訂正ブロックＣＨＮは、点線のブロックの内部に表されており、
‐等化器の係数を、時間変動するチャンネル応答に合わせるために、図３のデジタルフロントエンド部３１の回転子Ｒ３の出力を受け取る当該フィードフォワード等化器ＦＦＥ
‐以前に検出されたシンボルによりもたらされる現在の見積もりから上記内部シンボル干渉の一部を取り除くフィードバック等化器ＦＢＥ
‐訂正のために用いられる、フィードバック等化器ＦＢＥからの逆方向のデータ、及びフィードフォワード等化器ＦＦＥからの順方向のデータを加える加算器Ａ１。
‐受け取られる信号に対応する、放出されたシンボルを見付ける決定デバイスＤＤ
‐ＦＦＥ及びＦＢＥの係数に関して認識されなければならない訂正を見付ける適応（ａｄａｐｔａｔｉｏｎ）アルゴリズムブロックＡＡ
を含んでいる。
【００１９】
図５は、ＶＳＢに関する周波数ドメインフォワード等化器及び時間ドメイン決定フィードバック等化器をサポートすることができる、チャンネル訂正ブロックＣＨＮの一般的なトポロジー５１を示している。これは、
‐第１のＦＦＴユニットを通るデータのブロックを作るために回転子Ｒ３の出力を受け取るブロック蓄積及びフレーミング部ＢＡＦ
‐時間ドメインから周波数ドメインまで信号を変換する第１のＦＦＴユニットＦＦＴ１
‐データを蓄積するものであり、等化が行われるフレーム遅延ユニットＦＤ
‐信号上の認識されなければならない訂正を見付けるためのＲＬＳ（Ｒｅｃｕｒｓｉｖｅ Ｌｅａｓｔ Ｓｑｕａｒｅｓ；再帰的最小自乗）アダプテーションアルゴリズムであり、これは、上記ＦＤ等化器の周波数を増大させるように更新された係数を計算する。
‐等化が行われた後に信号を時間ドメインに戻すＩＦＦＴユニット
‐上記ＲＬＳアダプテーションアルゴリズムにより再帰的に見積もられた訂正により、第１のＦＦＴユニットＦＦＴ１から来るデータに訂正を加える乗算器Ｒ４
‐受け取られる信号に対応する、放出された信号を見付けるための決定デバイスＤＤ
‐以前に検出されたシンボルによりもたらされる現在の見積もりから内部シンボル干渉の一部を取り除くフィードバック等化器ＦＢＥ
‐フィードバック等化器ＦＢＥ及びフィードフォワード等化器５２の出力を加える加算器Ａ２
‐時間ドメインから周波数ドメインまでエラー信号を変換する第２のＦＦＴユニットＦＦＥ２
【００２０】
図５では、混在する破線の平行四辺形５２に示した第１のＦＦＴブロックＦＦＴ１、上記乗算器及び上記ＩＦＦＴブロックが、図４のフィードフォワード等化器ＦＦＥと置き換わっており、上記ＲＬＳアルゴリズムを伴う第２のＦＦＴブロックＦＦＴ２が、図４のアダプテーションアルゴリズムＡＡのブロックと置き換わっている。
【００２１】
図６は、ブロック処理を信頼する、チャンネル訂正ブロックＣＨＮにおける単純化されたＣＯＦＤＭチャンネル等化器６１を示している。これは、完全なチャンネル訂正をもたらすパイロット及び補間法によりチャンネルを見積もる。このチャンネル等化器は、
‐チャンネルを見積もるために（シンボル間に分配された）散乱されたパイロットを用いる部分チャンネル見積もり器ＰＣＥ
‐１つのシンボルから他のシンボルまで上記ＰＣＥの結果を補間する時間補間器ＴＩ
‐チャンネル応答の見積もりが、１つのシンボルにおけるあらゆるキャリアに関して存在するように１つのシンボル内のＴＩの結果を補間する周波数補間器ＦＩ
‐上記出力キャリアの信頼性に関して何らかの情報を与えるチャンネル信頼ユニットＣＣＦ
‐チャンネル応答の見積もりに従ってキャリアを訂正するチャンネル訂正ユニットＣＣＲ
‐キャリアを蓄積するものであり、チャンネル見積もりが行われる遅延ユニットＤＵ
を有している。
【００２２】
図７は、統一されたＦＥＣに関するトポロジの一例を示している。これは、
‐チャンネル訂正器ＣＨＮに埋め込まれている等化器ＥＱＵＡＬからのシンボル及び信頼の見積もりを受け取るデマッパー（ｄｅ−ｍａｐｐｅｒ）ＤＰＭ
‐ＣＯＦＤＭにのみ用いられ、バーストエラーの訂正を可能にする内部デインターリーブ器ＩＤＩ
‐エミッタに用いられたる畳み込み符号を復号するトレリス／ビタビ復号器ＶＩＴ
‐リードソロモン復号器により用いられるデータのブロックを作るフレーム器ＦＲ
‐バーストエラーの訂正を可能にする外部デインターリーブ器ＯＤＩ
‐エミッタに用いられるリードソロモン符号を復号するリードソロモン復号器ＲＳ
‐ＭＰＥＧパケットを出力するＭＰＥＧフォーマッタ（ｆｏｒｍａｔｔｅｒ）ＭＰＥＧ
【００２３】
図８は、本発明によるマルチスタンダードチャンネル復号器を実現するアーキテクチャの一例を示している。提案されているアーキテクチャは、プロセッサ、例えばＤＳＰと、特別、強力、かつ十分にプログラム可能なコプロセッサにより能力を与えられるプロセッサのメモリとを有する混成（ｈｅｔｅｒｏｇｅｎｅｏｕｓ）アーキテクチャである。上記ＤＳＰと共に、各コプロセッサは明確なシステム機能を実行する。このアーキテクチャは、図２において説明したようなチャンネル復号器の３つの主な部分に対応する３つのコプロセッサのクラスタ、コプロセッサのプログラム可能なデジタルフロントエンドクラスタＰＤＦＥ、コプロセッサのプログラム可能なチャンネル訂正クラスタＰＣＨＮ、及びコプロセッサのプログラム可能なフォワードエラー訂正クラスタＰＦＥＣを有している。このアーキテクチャは、また、汎用プロセッサＤＳＰ、例えばフィリップス社からのＲＥＡＬ ＤＳＰと、共有メモリＳＭとを有している。上記プログラム可能なフロントエンドクラスタＰＤＦＥは、図３において説明したようなフロントエンド機能、すなわち、タイミング再生及びキャリア再生を行うことによる信号の獲得及びベースバンド信号を得るための復調を実行するように設計されている。このクラスタは、有限なパラメータのセットにより特徴づけられるプログラム性の大きな程度を持っている。これらのパラメータは、ナイキストロールオフ率、ＦＦＴの大きさ、用いられるキャリア回復アルゴリズム、用いられるタイミング回復アルゴリズム及び訂正のために用いられる回転子を含んでいるべきである。更に、内部のデータの流れを配列し直すために、制限されたトポロジーの柔軟性が必要とされる。このトポロジーの柔軟性は、種々の規格及び種々の受信機のアルゴリズムのどちらに関してもサポートするマルチシステムの構成をサポートする必要性に関係する。一例は、信号の流れブロック図における複数の場所からキャリア再生ループを閉じる必要性である。チャンネル訂正クラスタＰＣＨＮは、チャンネルの歪み及び減衰を補償する等価並びにチャンネル訂正を行うように設計されている。このチャンネル訂正クラスタは、図４ないし図６を参照して述べたような種々のアルゴリズムをインプリメントするために高レベルのトポロジーの柔軟性を必要とする。フォワードエラー訂正クラスタＰＦＥＣは、図７を参照して説明した機能、すなわち、符号化器において伝送中に行われるスクランブリングの反転、畳み込み符号化及びリードソロモン符号化をインプリメントするように設計されている。これは、適度なトポロジー及びパラメータの柔軟性を必要とする。パラメータの柔軟性は、ブロックの設計をパラメータ化するための必要性及びパラメータのダウンロードを伴う再配列をサポートするハードウェアの必要性に関係する。一例は、フィルタ長及びフィルタ係数がパラメータであるプログラム可能なナイキストフィルタである。
【００２４】
各クラスタは、汎用プロセッサＤＳＰ及びその共有メモリＳＭと結合されており、図２において説明したシステムの対応する部分の要求に対処することができる。上記コプロセッサは高速動作を行い、上記汎用プロセッサＤＳＰは制御、同期、システム構成及び幾つかの低速アルゴリズムを扱う。このように、ソフトウェアのプログラム化可能性は、一次処理素子として汎用プロセッサＤＳＰを用いることにより、及び加速器として用いられる上記コプロセッサに、一致する、循環（ｒｅｃｕｒｒｉｎｇ）動作をオフロードすることにより実現される。コプロセッサの第２のクラスタＰＣＨＮは、例えば、適応フィルタアレイコプロセッサとＦＦＴ（高速フーリエ変換）コプロセッサとを有していてもよい。コプロセッサの第３のクラスタＰＦＥＣは、ビタビ復号器コプロセッサ、リードソロモン復号器コプロセッサ及びデインターリーブ器コプロセッサを含んでいてもよい。上記コプロセッサの選択は、計算の局所性及び処理能力に基づく。処理素子間のデータ通信をできる限り少なくするように計算の局所性を促進すること、及び光学的ハードウェア／ソフトウェアの分割が実現されることを確実にするために処理帯域幅を認識することが必要である。
【００２５】
図３ないし図７を参照して説明した、規定されたトポロジーに基づいて、４つの特別なコプロセッサが用いられ得る。本発明による復号器の好ましい実施態様が図９に示されている。上記４つのコプロセッサは、
‐ベースバンドの復調、プログラム可能なナイキストフィルタを計算し、ＡＧＣ利得及び同期ループを制御するデジタルフロントエンドプロセッサＤＦＥ
‐マルチキャリアシステムにおける復調及びモノキャリアシステムにおける周波数ドメインの等化のいずれも行うＦＦＴプロセッサであり、このプロセッサは、周波数ドメインの等化におけるその可能な（ｐｏｔｅｎｔｉａｌ）役割及び再使用可能なコアとして既存の設計からインポートされるべき可能性のため、デジタルフロントエンド部ＤＦＥから分離されている。
‐ソロモン符号及び畳み込み符号を復号し、任意の複雑なシンボル−ビット（ｓｙｍｂｏｌ−ｔｏ−ｂｉｔ）マッピング及び他のビットトゥルー復号動作を扱うフォワードエラー訂正プロセッサＦＥＣ
【００２６】
制御及び構成に加えて、汎用プロセッサＤＳＰは、上記コプロセッサにおいて計算されない機能を実行するために用いられる。上記ＤＳＰ及びそのローカルメモリＬＭのバスシステムのアーキテクチャの選択は、ＤＳＰとコプロセッサ間のインターフェースの定義に影響を及ぼす。上記メモリは、ローカルメモリＬＭと呼ばれ、いくつかのコプロセッサ、例えばＦＦＴコプロセッサが、ＤＳＰ又は他の素子と共有されないローカルメモリを持ち得ることを意味している。ＤＳＰの選択は、また、上記コプロセッサ及び上記ハードウェア／ソフトウェアの分割のインターフェースを決定する。上記ＤＳＰは、ソフトウェア開発のためのツールの適切なセット、ハードウェア／ソフトウェア協働シミュレーションのための適切なモデル及び十分な計算能力を持っているべきである。計算能力は、最大クロック速度及びＤＳＰの内部アーキテクチャに依存する。
【００２７】
プログラム可能なデジタルフロントエンドプロセッサＤＦＥは、制限されたトポロジの柔軟性及び著しいパラメータの柔軟性を持っている。図３によれば、このデジタルフロントエンドプロセッサは、
‐ローパスフィルタ（サンプル速度変換機用のアンリエイジアリングフィルタ及びナイキストフィルタ）
‐複雑な乗算（スペクトル変換及び同期ループからの他の訂正のための回転子）
‐モノキャリア変調用の高速同期ループ（特別な復号器、ループフィルタ及び数値的に制御された発振器）
を計算しなければならない。
【００２８】
図１０は、上述し、図３に示した機能を実行することを可能にする、上記フロントエンドプロセッサＤＦＥの可能なアーキテクチャ１０１を示している。このアーキテクチャは、プログラム可能なベースバンド復調器ＢＢＤ、プログラム可能なナイキストフィルタＮＦ、数値的に制御された発振器ＮＣＯ及びキャリア及び時間の同期を実現するための同期プロセッサＳＰを有している。プログラム可能なベースバンド復調器ＢＢＤ及びプログラム可能なナイキストフィルタＮＦは、主としてフィルタリング及び乗算を実行する。これらは、ポテンシャルを共有するハードウェアである。
【００２９】
ベースバンド復調器ＢＢＤは、アンリエイジアリングフィルタと、タイミング再生ループ（ＴＲ）の制御の下でサンプル速度変換（ＳＲＣ）を行う必要回路とからなっている。スペクトル変換及びキャリア再生（ＣＲ）のための回転及び反回転（ｄｅ−ｒｏｔａｔｉｏｎ）を行うために必要とされるすべての乗算器は、ブロックの内部にあると仮定され、図示しないが分離されている。キャリア再生ループ（ＣＲ）は、いくつかの場所から閉じられており、これらの相互接続が設けられている。回転子Ｒ１，Ｒ２，Ｒ３は、ブロックの入力部にも出力部にも位置することが可能であり、これにより、適切な場所にループを位置させる。内的に、同期プロセッサＳＰは必要なＰＬＬを含み、任意の同期がＣＯＦＥＭの場合に必要なハードウェアをサポートする。ＤＳＰは、ＣＯＦＤＭモードにおいてのみ同期機能を実行する。ベースバンド復調器ＢＢＤ及びナイキストフィルタＮＦのブロックは、とりわけ、ローパスフィルタ及び回転子により構成されている。このように、乗算器のようなフィルタリング資源を１つのブロックから他のブロックへ移動させることが可能である。この部分は、典型的には、乗算器のないフィルタの使用により領域最適化（ａｒｅａ−ｏｐｔｉｍｉｚｅ）される。
【００３０】
図９のＦＦＴコプロセッサは、ＦＦＴ／ＩＦＦＴのサイズの変化、例えば１Ｋ〜８Ｋに順応すると共に、３つまでの同時のＦＦＴ／ＩＦＦＴ動作に順応する。後者の場合、上記コプロセッサは、生じる高帯域幅メモリのトランザクションを最適化すべきである。理想的には、最終的な設計は、例えばフィリップスコンポーネンツの、市場において既に入手可能ないくつかのＦＦＴプロセッサの１つから得られる。
【００３１】
図９の適応フィルタアレイプロセッサＡＦＡは、
‐種々のタイプの適応アルゴリズムを用いる時間ドメイン等化器
‐ＣＯＦＤＭの場合の、相互干渉阻止の周波数ドメイン補間のための多相フィルタ、例えばＮＴＳＣ協働チャンネルフィルタ
の目的で、１つ又はそれ以上の適応ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ；有限インパルス応答）トランスバーサルフィルタを計算する必要がある。
【００３２】
チャンネル等化を実現するために、このコプロセッサは、ＤＳＰにより密に連係して働かされ、係数の更新の計算を行う。ＤＳＰと共に、この部分は、等化させる必要のある種々のチャンネル（メディア）及び種々の等化器システムのトポロジーを説明するために大いにプログラム可能でなければならない。ＶＳＢ規格の場合の時間ドメイン等化器に対する計算の要求によれば、この素子は、同一の処理素子のアレイであり、各々が適応フィルタの一部を計算することができる。
【００３３】
図９のフォワードエラー訂正プロセッサＦＥＣは、畳み込み復号、すべてのブロックの復号、デスクランブリング、デインターリービング及び出力フォーマッティングの機能を実行する。プログラム可能な符号速度決定、フォワードエラー訂正、同期及びフレーミングがサポートされる。畳み込み復号器のような予測される最大の非持続性を伴う復号器のブロックにおいて、柔軟性が必要である。また、非常に柔軟な論理エンティティが、規格の変化の結果が大きなビットトゥルー機能の未来の変化のために利用可能であるべきである。後者の場合には、ＤＳＰは、ビットトゥルーエラー訂正機能において役割を果たす必要がある。そうでなければ、完全な再配列論理が必要とされる。
【００３４】
ＦＥＣプロセッサのサブアーキテクチャ１１１の一例が図１１に示されている。このサブアーキテクチャは、プログラム可能な機能ユニットＰＦＵと、畳み込み復号ユニットＣＤＵと、リードソロモン復号器ＲＳＤと、デインターリーブ器ＤＩＬとを有している。衛星伝送におけるターボ符号のような台頭しつつある符号に関して、より高いプログラム化可能性又は分離したサブプロセッサが必要とされる。等化部において復号されたシンボルを用いる可能性は、切り捨てられるトレースバックシンボルの必要性が等化器をフィードバックするために生成されるようにする。リードソロモン復号器ＲＳＤは、可変シンボル長復号器である。デスクランブリング機能及びＭＰＥＧフォーマッティング機能は、簡単にパラメータプログラム化可能であり、実行され得る。プログラム可能なフォーニー（Ｆｏｒｎｅｙ）のデインターリーブ器が、共有メモリシステムにアクセスすることによりサポートされるアドレス発生器と共に使用され得る。ＯＤＦＭのための内部シンボル及びビットデインターリーブ器のような追加のブロックが、追加の固定ブロックを必要とすることもある。
【００３５】
デジタルテレビ受信機の一例の主な機能ブロックが、図１２に示されている。この受信機は、ＭＰＥＧ規格と互換性があるデジタル放送テレビシステムからのビデオプログラムを受け取るように設計されている。この受信機は、
‐アナログ入力信号を受け取り、この入力信号を低中間周波数信号に変換するチューナＴＵＮ
‐図２ないし図１１に関連して上述したような、受け取った信号のチャンネル復号を行う本発明によるチャンネル復号器ＣＨＤであり、アナログ信号をデジタル信号に変換し、受け取った信号の同期を実現するためにこの信号を復調する復調部と、伝送エラーを訂正するエラー訂正部とを有している。
‐ビデオ映像を表す、受け取ったメッセージを復号するソース復号器ＳＤ（例えばＭＰＥＧ復号器）
‐テレビ陰極線管を有する復号されたビデオ映像を表示する表示装置ＤＩＳ
を有している。
【００３６】
シリコン領域を整合させ、電力制約を整合させる柔軟性のあるマルチスタンダードデジタル受信機が説明された。その主な利点は、以下のことである。
‐ケーブル、地上又は衛星メディアにわたって任意の既存の方式からの放送を効率的に受信できること、
‐既存の規格による受信機のインプリメンテーションを改善することを可能にする、既存の受信機へのポストシリコン変更をサポートできること、
‐規格の変更を可能にする、既存の受信機へのポストシリコン変更をサポートできること、
‐新しい放送の規格又はアプリケーションを可能にする、既存の受信機へのポストシリコン変更をサポートできること。
上述した図面及び説明は、本発明を限定するものではない。添付の特許請求の範囲の範囲内において多くの代替が存在することは明らかであろう。この点において、以下の結びの見解を述べる。
【００３７】
ハードウェア若しくはソフトウェアアイテム、又はこれらの両方により機能をインプリメントする多数の方法が存在する。この点において、図面は非常に模式的であり、各図面は、単に本発明の１つの可能な実施態様を表している。従って、図面が異なるブロックとして異なる機能を示しても、これは、ハードウェア又はソフトウェアの単一のアイテムが複数の機能を実行することを決して排除するものではない。ハードウェア若しくはソフトウェアを集約したものにより、又はこれら両方を集約したものにより、機能が実行されることは排除されない。
【図面の簡単な説明】
【図１】チャンネル復号器を表す概念的なブロック図である。
【図２】本発明に係るデジタルチャンネル復号器の統一されたシステムの考えを表す概念的なブロック図である。
【図３】本発明に係るデジタルチャンネル復号器の実施例を示す機能ブロック図である。
【図４】本発明に係るデジタルチャンネル復号器の実施例を示す他の機能ブロック図である。
【図５】本発明に係るデジタルチャンネル復号器の実施例を示す更に他の機能ブロック図である。
【図６】本発明に係るデジタルチャンネル復号器の実施例を示す更に他の機能ブロック図である。
【図７】本発明に係るデジタルチャンネル復号器の実施例を示す更に他の機能ブロック図である。
【図８】本発明に係るプログラム可能なデジタル受信機のアーキテクチャのブロック図である。
【図９】本発明に係る受信機のアーキテクチャの実施例を示す機能ブロック図である。
【図１０】本発明に係る受信機のアーキテクチャの実施例を示す他の機能ブロック図である。
【図１１】本発明に係る受信機のアーキテクチャの実施例を示す更に他の機能ブロック図である。
【図１２】本発明に係るデジタルテレビ受信機の一例を示すブロック図である。
【国際公開パンフレット】
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【国際調査報告】
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