(57)【要約】メモリ・セル（１８）のアレイが、行と列（１５）に配置され、各メモリ・セルが、並列に接続された磁気トンネル接合部（２０、２２、２４、２６）および制御トランジスタ（２１、２３、２５、２７）からなる磁気トンネル接合ランダム・アクセス・メモリ・アーキテクチャ。制御ライン（ＷＬ）が、制御トランジスタの行の中の各制御トランジスタのゲートに接続され、また各磁気トンネル接合部に隣接して延びる金属プログラミング・ライン（３６〜３９）が、バイアによって離間された間隔で制御ラインに接続される。さらに、各列の中のメモリ・セルのグループ（１６、１７）が直列に接続されて、グローバル・ビット・ライン（１９）に並列に接続されるローカル・ビット・ラインを形成する。この直並列構成は、中央に位置する列を使用して基準信号を提供し、また基準列の各側の列からのデータを基準信号と比較して、または近接する２つの列を差分比較して読み取られる。
2004516645.tif 000002
【特許請求の範囲】
【請求項１】
並列に接続された磁気トンネル接合部、及び、それぞれが制御端子を含む制御トランジスタ、からなる、行と列に配置された各メモリ・セルのアレイと、
制御トランジスタの行の中の各制御トランジスタの制御端子に接続された制御ラインと、
前記行の中の各磁気トンネル接合部に隣接して延びる金属プログラミング・ラインと、
離間した間隔で前記金属プログラミング・ラインを前記制御ラインに接続する複数のバイアと、からなる磁気トンネル接合ランダム・アクセス・メモリ（ＭＴＪ  ＭＲＡＭ）アーキテクチャ。
【請求項２】
前記制御トランジスタが半導体基板の中に形成され、前記制御ラインが、該制御トランジスタの制御端子と一体となって形成される請求項１に記載のＭＴＪ  ＭＲＡＭアーキテクチャ。
【請求項３】
前記制御ラインが、ドープされた多結晶半導体材料で形成される請求項２に記載のＭＴＪ  ＭＲＡＭアーキテクチャ。
【請求項４】
前記メモリ・セルのアレイは制御回路に結合されたグローバル・ビット・ラインを含む複数の列からなり、各列は、ローカル・ビット・ラインを形成すべく、該グローバル・ビット・ラインと基準電位との間で直列に接続された複数のメモリ・セルからなる複数のグループのメモリ・セルを含み、各ローカル・ビット・ラインは制御トランジスタを含む請求項１に記載のＭＴＪ  ＭＲＡＭアーキテクチャ。
【請求項５】
前記ローカル・ビット・ラインの中の制御トランジスタが行に配置され、かつ、それぞれの制御トランジスタが制御端子を含み、制御トランジスタの各行が、該行の中の各制御トランジスタの制御端子と制御回路とに接続された選択ラインを有する請求項４に記載のＭＴＪ  ＭＲＡＭアーキテクチャ。
【請求項６】
１対の入力端子を備えたコンパレータを有する出力回路と、２つの異なる列をそれぞれ前記１対の入力端子に接続して、前記２つの異なる列からの出力信号を差分比較するスイッチング回路とをさらに含む請求項５に記載のＭＴＪ  ＭＲＡＭアーキテクチャ。
【請求項７】
グローバル・ビット・ラインおよびローカル・ビット・ラインを含むメモリ・セルの基準列が、基準信号出力を提供すべく接続され、出力回路が、前記基準信号出力を受け取るべく接続された第１の入力端子と、前記基準列のそれぞれの相対する側で少なくとも１つのグローバル・ビット・ラインからデータ出力信号を受け取るべく接続された第２の入力端子とをそれぞれが有する第１のコンパレータ回路および第２のコンパレータ回路を含む請求項５に記載のＭＴＪ  ＭＲＡＭアーキテクチャ。
【請求項８】
前記メモリ・セルのアレイが、それぞれが基準信号出力を提供する複数の離間された基準列のメモリ・セルを含み、前記出力回路が、それぞれの前記基準列の第１の側の複数の前記グローバル・ラインのデータ出力信号と前記基準信号とを比較し、また、それぞれの前記基準列の第２の側の複数のグローバル・ラインのデータ出力信号と前記基準信号とを比較すべく結合された請求項７に記載のＭＴＪ  ＭＲＡＭアーキテクチャ。
【請求項９】
並列に接続された磁気トンネル接合部及び、それぞれが制御端子を含む制御トランジスタ、をそれぞれが含む、行と列に配置されたメモリ・セルのアレイであって、
制御回路に結合されたグローバル・ビット・ラインをそれぞれが含む複数の列からなり、各列が、ローカル・ビット・ラインを形成すべく、前記グローバル・ビット・ラインと基準電位の間で直列に接続された複数のメモリ・セルを含む複数のグループのメモリ・セルをさらに含み、各ローカル・ビット・ラインが、制御トランジスタを含むアレイと、
基準信号出力を提供すべく接続されたグローバル・ビット・ラインおよびローカル・ビット・ラインを含むメモリ・セルの基準列と、
前記基準信号出力を受け取るべく接続された第１の入力端子と、前記基準列のそれぞれの相対する側で少なくとも１つのグローバル・ビット・ラインからデータ出力信号を受け取るべく接続された第２の入力端子とをそれぞれが有する第１のコンパレータ回路および第２のコンパレータ回路を含む出力回路であって、
前記第１のコンパレータ回路が、前記基準列の１つの側のグローバル・ビット・ラインからの前記データ出力信号と前記基準信号出力をと比較し、また前記第２のコンパレータ回路が、前記基準列の反対側のグローバル・ビット・ラインからの前記データ出力信号と前記基準信号出力をと比較する出力回路と、からなるＭＴＪ  ＭＲＡＭアーキテクチャ。
【請求項１０】
並列に接続された磁気トンネル接合部及び、それぞれが制御端子を含む制御トランジスタからなる、行と列に配置されたメモリ・セルのアレイであって、
制御回路に結合されたグローバル・ビット・ラインをそれぞれが含むメモリ・セルの複数の列を含み、各列が、ローカル・ビット・ラインを形成すべく、前記グローバル・ビット・ラインと基準電位の間で直列に接続された複数のメモリ・セルをそれぞれが含む複数のグループのメモリ・セルをさらに含み、各ローカル・ビット・ラインが、制御トランジスタを含み、
メモリ・セルの前記列の１つが、グローバル・ビット・ラインおよびローカル・ビット・ラインを含む基準列として接続され、前記基準列が、前記基準列の選択されたローカル・ビット・ラインから基準信号出力を提供すべくさらに接続され、
前記ローカル・ビット・ラインの中の前記制御トランジスタが行に配置され、各制御トランジスタが、制御端子を含み、制御トランジスタの各行が、前記行の中の各制御トランジスタの前記制御端子、ならびに各グローバル・ビット・ラインのローカル・ビット・ラインおよび基準列を選択するための制御回路に接続された選択ラインを有するアレイと、
前記基準信号出力を受け取るべく接続された第１の入力端子と、前記基準列のそれぞれの相対する側で少なくとも１つのグローバル・ビット・ラインからデータ出力信号を受け取るべく接続された第２の入力端子とをそれぞれが有する第１のコンパレータ回路および第２のコンパレータ回路を含む出力回路であって、
前記第１のコンパレータ回路が、前記基準列の１つの側のグローバル・ビット・ラインからの前記データ出力信号と前記基準信号出力とを比較し、また前記第２のコンパレータ回路が、前記基準列の反対側のグローバル・ビット・ラインからの前記データ出力信号と前記基準信号出力とを比較する出力回路と、からなるＭＴＪ  ＭＲＡＭアーキテクチャ。
【請求項１１】
並列に接続された磁気トンネル接合部及び、それぞれが制御端子を含む制御トランジスタからなる、行と列に配置されたメモリ・セルのアレイであって、
制御回路に結合されたグローバル・ビット・ラインをそれぞれが含むメモリ・セルの複数の列からなり、各列が、ローカル・ビット・ラインを形成すべく前記グローバル・ビット・ラインと基準電位の間で直列に接続された複数のメモリ・セルをそれぞれが含む複数のグループのメモリ・セルをさらに含み、各ローカル・ビット・ラインが、制御トランジスタを含み、
前記ローカル・ビット・ラインの中の前記制御トランジスタが行に配置され、各制御トランジスタが制御端子を含み、制御トランジスタの各行が、前記行の中の各制御トランジスタの制御端子、及び各グローバル・ビット・ラインのローカル・ビット・ラインを選択するための制御回路に接続された選択ラインを有するアレイと、
列選択回路、及び、該列選択回路を介して第１のグローバル・ビット・ラインから第１のデータ出力信号を受け取るべく接続された第１の入力端子と、前記列選択回路を介して第２のグローバル・ビット・ラインから第２のデータ出力信号を受け取るべく接続された第２の入力端子とを有する、前記第１のデータ出力信号と前記第２のデータ出力信号を差分比較する差分コンパレータ回路を含む出力回路と、からなるＭＴＪ  ＭＲＡＭアーキテクチャ。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は、一般に、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）に関し、特に、磁気トンネル接合（ＭＴＪ）ＭＲＡＭアレイおよびこのアレイを接続するための具体的なアーキテクチャに関する。
【０００２】
（発明の背景）
磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）のアーキテクチャは、複数のメモリ・セルまたはメモリ・セル・アレイ、および複数のディジット・ラインとビット・ラインの交差から構成されている。一般に使用される磁気抵抗メモリ・セルは、磁気トンネル接合（ＭＴＪ）、分離トランジスタ、およびディジット・ラインとビット・ラインの交差から構成されている。分離トランジスタは、一般に、Ｎチャネルの電界効果トランジスタ（ＦＥＴ）である。相互接続スタックにより、ＭＲＡＭセルをプログラミングするために磁場の一部を生成するのに使用されるＭＴＪデバイス、ビット・ライン、およびディジット・ラインに分離トランジスタを接続する。
【０００３】
ＭＴＪメモリ・セルは、一般に、下部電気接点を形成する非磁性の導体、ピン付き磁気層、ピン付き磁気層の上に配置されたトンネル・バリア層、およびトンネル・バリア層の上に配置された自由磁気層からなり、自由磁気層の上に上部接点を有する。
【０００４】
磁性体のピン付きの層は、常に同じ方向を向いた磁気ベクトルを有する。自由層の磁気ベクトルは、自由であるが、その層の物理的サイズによって制約され、２つの方向のどちらかを向く。ＭＴＪセルは、電気が、層の１つから他の層にセルを通って垂直に流れるべく回路の中で接続することによって使用される。ＭＴＪセルは、電気的に抵抗器として表現し得て、抵抗の大きさは、磁気ベクトルの配向に依存する。当業者には理解されるとおり、ＭＴＪセルは、磁気ベクトルが揃っていない（反対の方向を向いている）とき、比較的高い抵抗を有し、磁気ベクトルが揃っているとき、比較的低い抵抗を有する。
【０００５】
もちろん、低い抵抗（揃ったベクトル）を可能な限り低くし、また高い抵抗（揃っていないベクトル）を低い抵抗よりはるかに高くして、その変化を関連する電子回路において容易に検出し得ることが望ましい。高い抵抗と低い抵抗との差は、一般に、磁気比（ｍａｇｎｅｔｉｃ  ｒａｔｉｏ）（ＭＲ）と呼ばれる。この差は、一般に、パーセント（％）で表され、以降、ＭＲ％で表す。
【０００６】
ＭＴＪメモリ・セルの製造および動作に関するさらなる情報は、１９９８年３月３１日に発行された「Ｍｕｌｔｉ−Ｌａｙｅｒ  Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌｉｎｇ  Ｊｕｎｃｔｉｏｎ  Ｍｅｍｏｒｙ  Ｃｅｌｌｓ」という名称の特許第５７０２８３１号で見出される。参照のために援用する。
【０００７】
ビット・ラインは、一般に、ＭＴＪセルのアレイの各列に関連し、またディジット・ラインは、アレイの各行に関連している。ビット・ラインおよびディジット・ラインは、アレイにおける情報の読取りとプログラミングの両方のため、またはアレイの中に情報を記憶するため、アレイにおける個々のセルをアドレス指定するのに使用される。選択されたセルのプログラミングは、選択されたセルにおいて交差するディジット・ラインとビット・ラインに所定の電流を流すことによって達せられる。プログラミングの電流または読取りの電流が高いこと、プログラミング中にセル間の間隔が不十分であること、ビット・ラインおよびディジット・ラインが長く、かつ／または抵抗が高いため、抵抗の変化を検知するのが困難であること、ならびに速度が遅いこと（一般に、記憶されたデータを読み取る際に）を含め、いくつかの問題が、標準のメモリ・アーキテクチャで広く見られる。
【０００８】
したがって、以上の問題の一部またはすべてを克服するＭＲＡＭメモリのアーキテクチャを提供することが望ましい。
本発明の特定の目的および利点は、当分野の技術者には、図面と関連して行われる、以下の詳細な説明から明白となる。
【０００９】
（好ましい実施形態の説明）
図１には、一般的な並列アーキテクチャで接続されたＭＴＪメモリ・アレイ１０の概略図が示されている。本開示の全体で、ＭＴＪメモリ・セルは、図面および開示を簡明にするため、単純な抵抗器または可変抵抗器として描く。アレイ１０からのＭＴＪメモリ・セルの単一の列を図１に示している。その他の各列も同様であり、個別に説明する必要がない。この単一の列は、この列の中の各ＭＴＪセル１２の１つの端子に結合されたビット・ライン１１を含む。各ＭＴＪセルは、第２の端子、およびアースなどの共通の接合部に接続された制御トランジスタ１４を有する。したがって、列の中の各ＭＴＪセル１２、および関連する制御トランジスタ１４は、ビット・ライン１１とアースの間で並列に接続される。ＭＴＪセルの行に沿って延びるワード・ライン、ＷＬ０、ＷＬ１、ＷＬ２等が、行の中の各トランジスタ１４のゲートに接続されている。
【００１０】
記憶されたデータのあるビットを読み取るため、列選択トランジスタ（図示せず）が起動して特定の列が選択され、選択されたワード・ラインが、起動して特定のトランジスタ１４がオンにされる。選択されたＭＴＪセル１２に関連する特定のトランジスタ１４だけが起動するため、選択されたＭＴＪセルだけが、選択されたビット・ライン１１に接続される。一般に、読取り動作中、第１のビット・ライン１１が起動し、次にワード・ラインが、ＷＬ０からＷＬｎまで順次にサンプリングされる。ランダム・アクセス・メモリ（ＲＡＭ）においてこのアーキテクチャが使用されるとき、選択されたビットを適切なビット・ラインおよびワード・ラインを選択することによってアドレス指定し得る。このアーキテクチャの問題点は、明らかに、記憶されたデータにアクセスすることが比較的遅く、ＭＴＪアレイが不必要に大きいことである。
【００１１】
米国特許第５８９４４４７号で開示されるアーキテクチャでは、列の中の各ＭＴＪセルが、図２に示すとおり、関連する制御トランジスタと並列に接続される。このアーキテクチャでは、列のビット・ラインとアースの間で、列の中の各ＭＴＪセルが、関連する制御トランジスタと並列に接続され、またＭＴＪセルのグループが、直列に接続され、追加のグループ選択トランジスタを備えている。グループ選択トランジスタのゲートは、グループ選択ラインに行を成して接続されている。
【００１２】
記憶されたデータのあるビットを読み取るため、列選択トランジスタ（図示せず）が起動して特定のビット・ラインが選択される。選択されたグループ・ラインが起動され、選択されたＭＴＪセルに関連するワード・ラインを除き、そのグループの中のすべてのワード・ラインが起動される。したがって、選択されたＭＴＪセルに関連するトランジスタを除き、そのグループの中のトランジスタのすべてがオンにされて、選択されたＭＴＪセルを除き、そのグループの中のＭＴＪセルのすべてにわたる短絡として作用する。選択されたＭＴＪセルを除き、ＭＴＪセルのすべてが全体にわたる短絡（アクティブなトランジスタ）を有するので、短絡されていない選択されたＭＴＪセルの抵抗だけがサンプリングされる。
【００１３】
プログラム・ワード・ラインが、行の中の各ＭＴＪセルに関連している。図２のアーキテクチャに関するプログラミング動作では、一般的に読取り動作で前述したのと同様に、ＭＴＪセルが選択され、関連するプログラム・ワード・ラインを介してその選択されたＭＴＪセルにプログラミング電流が供給される。関連するビット・ラインにおける電流と関連するワード・ラインにおける電流の結合により、自由磁気層における磁気ベクトルを正しい方向に指向させる磁界が、選択されたＭＴＪセルにおいて生成される。このタイプのアーキテクチャにおける１つの大きな問題は、ワード・ラインが、また或る場合には、ビット・ラインも、ポリシリコンとして集積回路に形成される。ポリシリコンで形成されたラインは、比較的高い抵抗を有し、読取り動作中およびプログラミング動作中に必要とされる電力を実質的に増加させる。また、抵抗が高いため、ならびにＭＴＪセルおよび長いラインにより、比較的高いキャパシタンスが発生し、その結果、各セルのＲＣ時定数が比較的高く、動作速度が相当に低くなる。
【００１４】
次に、図３を参照すると、本発明による直並列アーキテクチャの概略図が示されている。理解を容易にするため、２つの直列グループ１６および１７のＭＴＪメモリ・セル１８を有するＭＴＪアレイの単一の列１５だけを示している。各ＭＴＪメモリ・セル１８が、制御トランジスタと並列に接続された磁気トンネル接合部を含む。列１５が、グローバル・ビット・ライン１９を含み、また各グループのセル１６および１７のＭＴＪセル１８が、グローバル・ビット・ライン１９とアースなどの基準電位の間に直列で接続されている。各グループのセル１６および１７が、グループ選択トランジスタ２８によってグローバル・ビット・ライン１９に並列に接続されている。アレイの列の中の対応するグループ選択トランジスタ２８が、行を成して接続され、またメモリ・セル１８が行を成して配置されて、メモリ・セル１８の中の制御トランジスタの制御電極が、以降、ワード・ラインと呼ぶ制御ラインで行を成して接続されている。
【００１５】
ここで、選択されたグループのセル１６または１７だけが、任意の特定の場合にグローバル・ビット・ライン１９に接続される。したがって、図１に示したもののようなアーキテクチャと比べてビット・ラインのキャパシタンスが大幅に減少する。ビット・ラインのキャパシタンスのこの大幅な減少により、直並列アーキテクチャを有するＭＴＪ  ＲＡＭの動作が相当に高まる。
【００１６】
それぞれのセルのグループは同様の動作を行い、同様に構成されているため、今回はグループ１６だけを以下により詳細に説明する。グループ１６は、一方の側がアースに接続され、制御トランジスタ２１が並列に接続された第１のＭＴＪセル２０を有する。第２のＭＴＪセル２２の一方の側が、ＭＴＪセル２０の他方の側に接続され、制御トランジスタ２３が並列に接続されている。第３のＭＴＪセル２４の一方の側が、ＭＴＪセル２２の他方の側に接続され、制御トランジスタ２５が並列に接続されている。第４のＭＴＪセル２６の一方の側が、ＭＴＪセル２４の他方の側に接続され、制御トランジスタ２７が並列に接続されている。グループ選択トランジスタ２８が、第４のＭＴＪセル２６の他方の側をグローバル・ビット・ライン１９に接続する。制御トランジスタ２１、２３、２５、および２７の制御端子が、ＷＬ０ないしＷＬｎ−１で示されるワード・ラインに接続されている。
【００１７】
ＭＴＪメモリ・アレイ全体および関連する電子回路が、半導体基板３５上に製造される。図４をさらに参照すると、横断面図により、図３のグループ１６の制御エレクトロニクスおよびＭＴＪセルを半導体基板３５上に組み込むメタライゼーション層およびバイアが示されている。制御トランジスタ２１、２３、２５、および２７、ならびに選択トランジスタ２８が、標準の半導体技術を使用して基板３５に形成されている。ワード・ラインＷＬ０ないしＷＬｎ−１が形成され、制御トランジスタ２１、２３、２５、および２７のためのゲート端子として動作し、また図の内外に続いてワード・ラインを形成している。ビット選択ラインＢＳが、同じメタライゼーション工程で形成され、やはり選択トランジスタ２８のためのゲート端子としての役割をする。
【００１８】
バイアおよび相互接続ライン（Ｔ字形構造として示す）が、後続のメタライゼーション工程で形成されて、ビット・ライン１９に、また関連する制御トランジスタ２１、２３、２５、および２７の反対側の端子にＭＴＪセル２０、２２、２４、および２６を相互接続する。プログラミング・ワード・ライン３６ないし３９が後続のメタライゼーション工程で、ＭＴＪセル２０、２２、２４、および２６に対してそれぞれ近接して配置されるように形成される。最終のメタライゼーション・ステップでは、列ラインまたはグローバル・ビット・ライン１９が、ＭＴＪセルの各行（または列）に関して１つ、プログラミング・ワード・ラインに全体的に垂直に形成される。この場合、各ビット・ライン１９をグローバル・ビット・ラインと呼ぶことが可能である。というのは、各グループのセル１６、１７等が、ビット・ライン１９に直列に接続され、これにより、ビット・ライン１９が、列の中のＭＴＪセルのグループのすべてを接続するからである。
【００１９】
図４に示した構造の構成および動作についてのさらなる情報に関しては、本明細書に援用した本出願と同一の譲受人に譲渡された「Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  ＭＲＡＭ  Ｃｅｌｌ  Ａｒｒａｙ」という名称の本出願と同一日に出願した同時係属出願を参照されたい。図４に示した特定の実施形態では、プログラミング・ワード・ライン３６〜３９をそれぞれ、ＭＴＪセル２０、２２、２４、および２６より下に配置して、列ライン１９をＭＴＪセル２０、２２、２４、および２６により近接したところに配置し得て、これにより、必要とされるプログラミング電流、および隣接する行（または列）との磁気相互作用が減少する。
【００２０】
さらに図５を参照すると、図４のＭＴＪメモリ・アレイの等角投影図が示されている。図４を再び参照することにより最も明確に見られるが、ワード・ラインＷＬ０ないしＷＬｎ−１が、トランジスタ２１、２３、２５、および２７の形成中に形成される。このタイプのトランジスタの製造において一般に使用される特定のプロセスのため、ゲートおよびワード・ラインは、ドープしたポリシリコンで形成される。問題は、前に概要を述べたとおり、ポリシリコンが、比較的高い抵抗を有し、必要とされる動作電力を大幅に増加させるとともに、ＭＴＪメモリ・アレイの動作速度を低下させることである。多くの集積回路では、この問題は、ゲートおよびワード・ラインのメタライゼーションを行うこと、すなわち、ポリシリコンのワード・ラインを追加の金属ラインでストラップを付けることによって軽減される。ただし、ワード・ラインにこのようにストラップを付けることにより、ＭＴＪセル構造（ＭＴＪセルおよび関連する制御トランジスタ）のサイズが相当に増大する。制御トランジスタのゲートにおいてワード・ラインにストラップを付けることは、いくつかの追加のマスキング工程およびエッチング工程を必要とし、また制御するのが困難であり、したがって、この工程における追加の工程、およびすべての後続の工程により、チップのさらなる実装面積が必要とされる。
【００２１】
図４および５に示す実施形態では、ストラップを付ける問題が、金属プログラミング・ワード・ライン３６、３７、３８、および３９をそれぞれ、離間された間隔でポリシリコンのワード・ラインＷＬ０ないしＷＬｎ−１に接続することによって克服される。この離間された接続をバイア４２として図５に示している。プログラミング・ワード・ライン３６、３７、３８、および３９は、金属であり、ポリシリコンのワード・ラインＷＬ０ないしＷＬｎ−１に並列なので、離間された接続により、ポリシリコンのワード・ラインＷＬ０ないしＷＬｎ−１の抵抗が大幅に減少する。さらに、プログラミング・ワード・ライン３６、３７、３８、および３９の形成は、ポリシリコンのワード・ラインＷＬ０ないしＷＬｎ−１にストラップを付けることよりはるかに単純になる。というのは、位置、サイズ等が、金属化されたゲートの形成よりはるかに臨界的でないからである。
【００２２】
次に、図６を参照すると、本発明による直並列アーキテクチャで接続された、ＭＴＪメモリ・アレイ５１を読み取る／プログラミングするための回路を含むＭＴＪ  ＲＡＭ５０の概略図が示されている。アレイ５１は、５２で示す並列ユニットに接続され、行と列に配置された複数のＭＴＪセルおよび関連する制御トランジスタを含む。グループｎのユニット５２が、ビット選択トランジスタを有するローカル・ビット・ラインとして直列に接続され、その例を破線で囲って５５で示している。各列は、ローカル・ビット・ラインが、グローバル・ビット・ラインＢＬ０ないしＢＬ３に並列に接続された複数のグループ５５を含む。この場合、中央に位置する列が、その他の列と同様に構成されているが、グローバル・ビット・ラインは、以下に詳細説明する理由のため、ＢＬｒｅｆで示される。
【００２３】
ビット・ライン・プログラム電流スイッチ５７が、グローバル・ビット・ラインＢＬ０ないしＢＬ３のそれぞれの１つの終端に、またビット・ラインのプログラミング電流のソースまたはシンクとなるように構成されたプログラム電流回路５８に接続される。グローバル・ビット・ラインＢＬｒｅｆは、プログラミングされるのではなく、一定の基準であるため、プログラム電流回路５８に接続されていない。グローバル・ビット・ラインＢＬ０ないしＢＬ３の他方の終端は、グローバル・ビット・ラインＢＬ０ないしＢＬ３の特定の１つを選択するために接続された列復号化回路６０を有するビット・ライン選択回路５９に接続されている。基準ビット・ラインＢＬｒｅｆの他方の終端は、基準データ・ライン６２に接続され、基準データ・ライン６２は、コンパレータ６３および６４の負の入力に接続されている。
【００２４】
ビット・ライン選択回路５９の第１の出力が、接合部６６に接続され、接合部６６は、ビット・ラインＢＬ０およびＢＬ１におけるプログラミング電流のソースまたはシンクとなるように構成された（回路５８の反対側に）プログラム電流回路６７に接続されている。また、接合部６６は、コンパレータ６３の正の入力にも接続されている。接合部６６は、回路５９によってグローバル・ビット・ラインＢＬ０またはＢＬ１の選択されたどちらかに接続されて、選択されたグローバル・ビット・ライン上の電位が、コンパレータ６３におけるグローバル・ビット・ラインＢＬｒｅｆ上の電位と比較されるようになっている。同様に、ビット・ライン選択回路５９の第２の出力が、接合部６８に接続され、接合部６８は、ビット・ラインＢＬ２およびＢＬ３におけるプログラミング電流のソースまたはシンクとなるように構成された（回路５８の反対側に）プログラム電流回路６９に接続されている。また、接合部６８は、コンパレータ６４の正の入力にも接続されている。接合部６８は、回路５９によってグローバル・ビット・ラインＢＬ２またはＢＬ３の選択されたどちらかに接続されて、選択されたグローバル・ビット・ライン上の電位が、コンパレータ６４におけるグローバル・ビット・ラインＢＬｒｅｆ上の電位と比較されるようになっている。
【００２５】
前に説明したとおり、列およびグループに構成されることに加え、各グループの中の並列ユニット５２およびビット選択トランジスタは、行に構成される。ビット選択トランジスタの各行が、トランジスタのゲートを直列選択回路７０に接続するＳＳ０ないしＳＳ３で示される選択ラインを有し、直列選択回路７０は、直列復号化回路７１によって制御されている。並列ユニット５２の各行には、ＤＬ０ないしＤＬｎで示されるディジット・ライン（ワード・プログラミング）が関連しており、すべてのディジット・ラインは、一方の終端でディジット・ライン電流シンク７２に接続されている。また、並列ユニット５２の各行は、ユニット５２における制御トランジスタのそれぞれのゲートに接続された、ＷＬ０ないしＷＬｎで示されるワード・ラインも有する。ワード・ラインＷＬ０ないしＷＬｎの反対側の終端は、ワード／ディジット・ライン選択回路７５を介して電流ソース７７に接続され、回路７５は、行復号器７６によって制御されている。前に説明したとおり、ワード・ラインＷＬ０ないしＷＬｎはそれぞれ、離間された間隔で関連するディジット・ラインＤＬ０ないしＤＬｎに接続されている。
【００２６】
図７をさらに参照すると、前述したＭＴＪ  ＲＡＭ５０と同様のＭＴＪ  ＲＡＭ８０が示されている。この特定の例では、ＲＡＭ８０が、ＭＴＪセルの５１２の列、および４つの基準列８１を含む。各基準列８１は、各側に６４の列を有して配置され、各基準列８１が、各基準列８１の左側の６４の列、および右側の６４の列のための基準として作用するように接続されている。電源の電流の変動、工程変化、温度追跡工程、電圧および温度の変動などにより、信号の損失がもたらされる可能性がある。図６に関連して説明したアーキテクチャのため、左側の６４の列の中の選択されたＭＴＪセル、および右側の６４の列の中の並列トランジスタにおけるあらゆる変動が、ワード／ディジット・ラインに沿った同じ行に位置する基準ＭＴＪセルにおいても実質的に同じ大きさで存在することになる。その変動は、コンパレータに差分として提示されると、共通モードとして扱われて拒否される。
【００２７】
図２に関連して図示し、説明したような直列接続されたＭＴＪセルの大きな問題点の１つは、データの差分検出を獲得するのが困難なことである。この困難は、主に、ＭＴＪセルのグループのなかで各セルの電圧が、アクセスを受けているＭＴＪセルに応じてわずかに異なることに起因する。理論上、各ＭＴＪセルはすべて、等しく電圧低下するが、これは、現実のマイクロ製造工程で不可能である。図６に関連して説明したアーキテクチャは、ＭＴＪセルを、その選択されたＭＴＪセルと同じ位置にあるＭＴＪ基準セルによって形成された一定の基準と比較することによってこの問題を克服する。選択されたＭＴＪセルと基準ＭＴＪセルの相対位置のため、基準は、実質的に一定であり、データの差分検出を比較的に正確に実現することが可能である。
【００２８】
さらに、ＭＴＪセル全体の電圧は、ＭＴＪセル全体に印加されるバイアスによって決まり、この電圧がＭＲを制御する。選択されたＭＴＪセルと基準ＭＴＪセルが、互いに非常に近いバイアス電圧を有することが重要である。これは、図６に関連して説明したアーキテクチャで実現し得る。というのは、選択されたＭＴＪセルと基準ＭＴＪセルが、選択された列と基準列において同じ位置を占めるからである。また、データ・ライン上およびビット・ライン上に導入されたあらゆる入力雑音が、基準とビット・ラインの両方の上に存在し、共通モードとしてコンパレータによって拒否されることになり、これは、低周波数の雑音に関して特にそうである。
【００２９】
次に、図８を参照すると、ＭＴＪ  ＲＡＭ８５の概略図が示されている。ＲＡＭ８５は、図６のＲＡＭ５０と同様であるが、第１のデータ出力（接合部６６）とコンパレータ６３の間に電流センサ８６が含められていることだけが異なっている。また、電流センサ８７が、第２のデータ出力（接合部６８）とコンパレータ６４の間に備えられ、電流センサ８８が、ビット・ラインＢＬｒｅｆの終端と、コンパレータ６３および６４の負の入力の間に接続されている。電流センサ８６、８７、および８８は、本出願と同じ譲受人に譲渡され、本明細書に援用された「Ｃｕｒｒｅｎｔ  Ｃｏｎｖｅｙｏｒ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｒｅａｄｏｕｔ  ｏｆ  ＭＴＪ  Ｍｅｍｏｒｉｅｓ」という名称の２０００年３月３１日に出願した同時係属出願、通し番号０９／５４０７９４で説明する電流コンベヤと同様である。この電流コンベヤのため、回路動作および出力信号が、すべての工程、電力供給、温度、およびＭＴＪ抵抗の条件とは独立である。また、この電流コンベヤのため、データ・ライン上またはビット・ライン上の電圧の揺れが実質的に無くなり、読出しプロセスの速度が大幅に向上する。さらに、電流コンベヤは、電流／電圧変換器として動作して動作を向上させ、電圧が増幅されて、読出し特性を向上させる。
【００３０】
図９を参照すると、本発明によるＭＴＪメモリ・アレイの別のアーキテクチャ１００が示されている。この実施形態では、ＭＴＪアレイおよび行エレクトロニクスが、基本的に図６に関連して開示した構造と同様である。アーキテクチャ１００における違いは、列エレクトロニクスの接続、および記憶されたデータを読み取る方法にある。理解に都合のよいように、ＭＴＪアレイは、連続して１０１ないし１０８の番号を付けた８つの列からなる。
【００３１】
列１０１ないし１０８に関する各グローバル・ビット・ラインの上端が、スイッチング・トランジスタに結合され、本明細書では８つのスイッチング・トランジスタが、ＲＷで示される読取り／書込み回路によって制御されるビット・ライン・プログラム電流スイッチ１１０を形成している。スイッチ１１０は、列１０１、１０３、１０５、および１０７のグローバル・ビット・ラインをプログラム電流ソース／シンク回路１１２に接続し、また列１０２、１０４、１０６、および１０８のグローバル・ビット・ラインをプログラム電流ソース／シンク回路１１４に接続するように設計されている。ソース／シンク回路１１２および１１４も、読取り／書込み回路ＲＷによって制御されている。
【００３２】
列１０１ないし１０８に関する各グローバル・ビット・ラインの下端は、別のスイッチング・トランジスタに結合され、本明細書では８つのスイッチング・トランジスタが、１１５で示されるビット・ライン選択回路を形成している。選択回路１１５は、列１０１、１０３、１０５、および１０７のグローバル・ビット・ラインをプログラム電流ソース／シンク回路１１７に接続し、また列１０２、１０４、１０６、および１０８のグローバル・ビット・ラインをプログラム電流ソース／シンク回路１１８に接続するように設計されている。ソース／シンク回路１１７は、ソース／シンク回路１１２と連携して動作し、またソース／シンク回路１１８は、ソース／シンク回路１１４と連携して動作して読取り電流、および適切なプログラミング電流を列１０１ないし１０８に提供する。コンパレータ回路１２０が、選択回路１１５を介して列１０１、１０３、１０５、および１０７のグローバル・ビット・ラインの下端に接続された第１の入力端子１２１を有する。コンパレータ回路１２０は、選択回路１１５を介して列１０２、１０４、１０６、および１０８のグローバル・ビット・ラインの下端に接続された第２の入力端子１２２を有する。
【００３３】
列復号化回路１２５が、選択回路１１５に接続され、近接しているが、異なる電流ソースおよび異なる出力回路を有する２つの列が、同時に起動されるようになっている。この実施形態では、例えば、復号化回路１２５からの第１の出力信号Ｙ０が、列１０１および１０２のグローバル・ビット・ラインの下端でスイッチング・トランジスタを起動する。復号化回路１２５からの第２の出力信号Ｙ１が、列１０３および１０４のグローバル・ビット・ラインの下端でスイッチング・トランジスタを起動する。復号化回路１２５からの第３の出力信号Ｙ２が、列１０５および１０６のグローバル・ビット・ラインの下端でスイッチング・トランジスタを起動する。復号化回路１２５からの第４の出力信号Ｙ３が、列１０７および１０８のグローバル・ビット・ラインの下端でスイッチング・トランジスタを起動する。
【００３４】
したがって、読取り動作中、極めて近接した２つの列が、コンパレータ１２０の相対する入力端子に同時に接続される。次に、コンパレータ１２０が、その関連するペアの列の中の記憶されたビットを差分として比較する。ＭＴＪアレイの直並列接続のため、各列が、実質的にあらゆる数のローカル・ビット・ラインを有することが可能であり、また各ローカル・ビット・ラインが、実質的に直列に接続されたあらゆる数のＭＴＪセルを含むことが可能である。この特定の例では、１つの列（例えば、列１０１）の中の各ＭＴＪセルが、関連する列（この例では、列１０２）の中の対応するＭＴＪセルの中に記憶されたものとは反対のデータを有する。２つの反対に記憶されたビットの差分比較のため、読取りのために利用可能な信号の量が実質的に２倍になる。というのは、差分検知ではない検知を備えたＭＲＡＭメモリの場合、そうであるように、利用可能な信号を２つに分割して基準レベルを確立する必要がないからである。また、比較される２つのＭＴＪセルの間で不整合が存在したとしても、その不整合は、比較されるセルが極めて近接しているため、また比較されるセルの特性が同一であるため、非常に小さい。さらに、差分比較は、関連する列の中のスイッチング・トランジスタ間の変動にも、電圧および温度の変動、ならびに共通の雑音にも影響されない。というのは、これらの変動および共通の雑音は、両方の列において存在し、したがって、差分コンパレータ１２０によって共通モードとして処理されるからである。
【００３５】
この開示全体で、「列」および「行」という用語を特定の方向を記述すべく使用してきた。ただし、これらの用語は、説明される特定の構造のよりよい理解を容易にするためだけに使用しており、本発明を限定するものでは全くない。当業者には理解されるとおり、列および行は、容易に互換可能で、本開示で、そのような用語は、互換可能であるものとする。また、様々なライン、例えば、ビット・ライン、ワード・ライン、ディジット・ライン、選択ライン、プログラム・ライン等の特定の名称は、説明を容易にするだけのために使用される一般的な名称であることを意図しており、本発明を限定するものでは全くない。
【００３６】
以上、ＭＴＪ  ＲＡＭの新しい改良されたアーキテクチャを開示した。新しい改良されたアーキテクチャにより、ＲＡＭの信頼性のある動作が可能になる。さらに、ＭＴＪアレイの中の各ビットのレイアウトのため、セルのサイズがより小さく、より高い密度のアレイがもたらされる。また、新しいワード・ラインとディジット・ラインの接続のため、動作速度が相当に向上し、動作電力が低減される。
【００３７】
本発明の特定の実施形態を図示し、説明してきたが、当業者は、さらなる変更形態および改良形態を案出し得るであろう。したがって、本発明は、図示する特定の形態に限定されることなく、頭記の特許請求の範囲が、本発明の趣旨および範囲を逸脱しないすべての変形形態を含むものとする。
【図面の簡単な説明】
【図１】一般的な並列アーキテクチャに接続されたＭＴＪメモリ・アレイの部分を取り出して示した概略図。
【図２】従来技術のＭＴＪメモリ・アレイの部分を取り出して示した行と列の接続を示す概略図。
【図３】本発明による直並列アーキテクチャで接続されたＭＴＪメモリ・アレイの部分を取り出して示した概略図。
【図４】半導体基板上に制御エレクトロニクスを組み込むメタライゼーション層およびバイアを示す図３のＭＴＪアレイの一部分を示す断面図。
【図５】本発明による直並列アーキテクチャで接続された図４のＭＴＪメモリ・アレイの部分を取り出して示した等角投影図。
【図６】直並列アーキテクチャを読み取る／プログラミングするための回路を含むＭＴＪ  ＲＡＭを示す概略図。
【図７】図６のアーキテクチャを組み込むように接続されたＭＴＪメモリ・アレイの一例を示す図。
【図８】直並列アーキテクチャを読み取る／プログラミングするための他の回路を含むＭＴＪ  ＲＡＭを示す概略図。
【図９】本発明による別のＭＴＪメモリ・アレイ・アーキテクチャを示す概略図。
【図１】
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【図２】
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【図３】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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