(57)【要約】シリコンゲルマニウム層の形成を必要としないで、高速性のシリコンオンインシュレータ（ＳＯＩ）とストレインドシリコン技術を備えた半導体デバイスが提供される。圧縮材料（２２）層はＳＯＩ半導体基板（２０）に形成され、上部のシリコン層（２１）の歪みをもたらす。圧縮材料層には、酸窒化シリコン、リン、窒化シリコン、及びホウ素／リンドープの石英ガラスが含まれる。
2006503442.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
半導体基板（２０）と、
前記半導体基板（２０）上の圧縮性材料（２２）層と、
前記圧縮性材料（２０）層上のストレインドシリコン（２１）層と、を含む半導体デバイス。
【請求項２】
前記圧縮性材料（２２）層と前記基板（２０）との間に介在する第一絶縁層（２６）を更に含む、請求項１記載の半導体デバイス。
【請求項３】
前記圧縮性材料（２２）層と前記ストレインドシリコン（２１）層との間に介在する第二絶縁層（４８）を更に含む、請求項１記載の半導体デバイス。
【請求項４】
前記基板（２０）と前記圧縮性材料（２２）層との間の絶縁層（２６）を更に含む、請求項３記載の半導体デバイス。
【請求項５】
前記圧縮性材料（２２）層が、前記第一絶縁層（２６）と前記第二絶縁層（４８）との間に、垂直方向の中心に配置される、請求項４記載の半導体デバイス。
【請求項６】
ストレインドシリコン層（２１）を備えた半導体デバイスを形成する方法であって、
半導体基板（２０）を用意し、
前記半導体基板（２０）上に圧縮性材料（２２）層を形成し、
前記圧縮性材料（２２）層上にストレインドシリコン層（２１）を形成する、方法。
【請求項７】
前記圧縮層（２２）が、リンのプラズマ支援型化学蒸着、ホウ素／リンドープ石英ガラス、ＳiＯｘＮｙ、またはＳi３Ｎ４蒸着により形成される、請求項６記載の方法。
【請求項８】
第一絶縁層（２６）を前記半導体基板（２０）と前記圧縮性材料（２２）層との間に形成することを更に含む、請求項６記載の方法。
【請求項９】
第二絶縁層（４８）を前記圧縮性材料（２２）層と前記ストレインドシリコン層（２１）との間に形成することを更に有す、請求項８記載の方法。
【請求項１０】
前記第一絶縁層（２６）と前記第二絶縁層（４８）は、埋め込み酸化物層である、請求項９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスの製造に関し、更に具体的には、シリコンオンインシュレータ（ＳＯＩ）技術を含む、改良された半導体デバイスに関する。
【背景技術】
【０００２】
半導体業界で継続中の研究の重要な目的は、半導体の性能を高め、一方で、半導体デバイスの電力消費を低減することである。金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などのプレーナートランジスタは、高密度の集積回路における使用に特に適している。ＭＯＳＦＥＴや他のデバイスサイズが縮小しているので、デバイスのソース／ドレイン領域、チャネル領域、及び、ゲート電極のサイズもまた縮小している。
【０００３】
非常に浅いソース／ドレインジャンクションを提供するためには、チャネル長が短い、非常に小さなプレーナートランジスタの設計が、必要である。チャネルに注入されるドーパントの側方拡散を回避するためには、浅い接合（シャロージャンクション）が必要である。そのような側方拡散は、リーク電流を引き起こし、降伏性能の低下の一因となるという点で不利だからである。一般に、短チャネルデバイスの性能を許容できるものとするためには、厚みが約１０００Å以下の浅いソース／ドレイン接合であることが要求される。
【０００４】
シリコンオンインシュレータ（ＳＯＩ）技術により、高速で浅い接合のデバイスの形成が可能である。更に、ＳＯＩデバイスは、寄生接合容量を低減することにより性能を高める。ＳＯＩ技術は浅い接合のデバイスの性能を高めるが、深い接合を必要とするデバイスは、ＳＯＩからの恩恵を受けない。例えば、温度感受性の高いデバイス、あるいは深い埋め込みを要求するデバイスは、バルク基板に形成された方が性能が良くなる。
【０００５】
ＳＯＩ基板では、シリコン酸化物から作られる埋め込み酸化物（ＢＯＸ）膜が、単結晶シリコンに形成され、また、単結晶シリコン薄膜が単結晶シリコンに形成される。そのようなＳＯＩ基板を形成する様々な方法は周知である。そのような方法の一つは、酸素を単結晶シリコン基板にイオン注入て埋め込み酸化物（ＢＯＸ）膜を形成する、ＳＩＭＯＸ（サイモックス：Separation-by-Implanted Oxygen）である。
【０００６】
ＳＯＩ基板を形成する他の方法は、シリコン酸化物表面層を持つ２つの半導体基板を、シリコン酸化物の表面で併せて貼り合わせ、２つの半導体基板の間にＢＯＸ層を形成する、ウエハの貼り合わせである。
【０００７】
他のＳＯＩ技術としてはスマートカット（Ｓｍａｒｔ  ＣｕｔＲ）が挙げられ、この技術もまた、酸化物層を介して、半導体基板を貼り合わせるものである。（Ｓｍａｒｔ  ＣｕｔＲ）法では、貼り合わせの前に半導体基板の一方を水素イオンでドープする。その後、水素イオンドープにより、シリコンの薄層を基板に残しつつ、貼り合わせた基板から水素イオンをドープした基板を剥離することができる。
【０００８】
ストレインドシリコン技術もまた、高速デバイスの形成が可能である。ストレインドシリコントランジスタの形成方法の一つは、バルクシリコンウエハに、シリコンゲルマニウム（ＳiＧe）の傾斜層を蒸着させる方法である。シリコンの薄層が続いてＳiＧeに蒸着される。ＳiＧe結晶格子の原子間の距離は、通常のシリコン結晶格子の原子間の距離よりも大きい。その理由は、一つの結晶が他の結晶上に形成されると、別の結晶内の原子が互いに整列しようとする本来の特性があるためで、シリコンがＳiＧe上に蒸着されると、シリコン原子はＳiＧe格子の原子と並ぶように引き伸ばされ、あるいは引っ張られる、つまり“ストレインする”傾向にある。ストレインドシリコンの電子は、電気抵抗が小さくなり、通常の結晶シリコンの流れより、８０％まで高速化できる。
【０００９】
本明細書に使用されている半導体デバイスという用語は、具体的に開示されている実施形態に限定されるものではない。本明細書に使用されている半導体デバイスには、フリップチップ、フリップチップ／パッケージアセンブリ、トランジスタ、キャパシタ、マイクロプロセッサ、ランダムアクセスメモリ、などを含む、多種多様な電子デバイスを含む。一般に、半導体デバイスは、半導体を含むいずれの電子デバイスを言及するものである。
【発明の開示】
【００１０】
半導体デバイス技術において、ＳＯＩ技術とストレインドシリコン技術との性能アップを組み合わせたデバイスが必要とされている。また、半導体デバイス技術において、基板にＳiＧe格子を形成せずに、ストレインドシリコン層を形成する半導体デバイスを提供することが必要とされている。
【００１１】
上述の、また別の必要性は本発明の実施形態によって満たされるものであり、それらの実施形態では、半導体基板と半導体基板に圧縮材料(compressive material)層を有するデバイスが提供される。ストレインドシリコン層は圧縮材料層に形成される。
【００１２】
先述の必要性もまた、本発明の特定の実施形態によって満たされ、それらの特定の実施形態では、半導体基板を用意し、基板に圧縮材料層を形成するストレインドシリコン層を備えた半導体デバイスを形成する方法を提供する。ストレインドシリコン層は続いて圧縮材料層上に形成される。
【００１３】
本発明は改良された電子的特徴を持つ、改良された高速半導体デバイスに対する必要性に取り組むものである。
【００１４】
上述した、そして他の本発明の特徴、態様、及び利点は、添付の図面と併せると、本発明の以下の詳細な説明において明らかになるであろう。
【発明を実施するための最良の形態】
【００１５】
本発明により、ＳＯＩとストレインドシリコン技術の利点を兼ね備えた、改良された高速半導体デバイスの製造が可能になる。本発明では更に、低減された寄生接合容量がもたらすＳＯＩの利点とともに、ストレインドシリコン技術により“高速度”が提供される。これらの利点は、ストレインドシリコン層とＳＯＩ半導体基板を組み合わせることにより提供される。
【００１６】
本発明は添付の図面に例示されている半導体デバイスの形成とともに解説される。しかしながら、これは、請求の範囲に記載されている発明が、図面に例示されている特定のデバイスの形成に限定されるものではないため、模範的なものに過ぎない。
【００１７】
まず、Ｓｍａｒｔ  ＣｕｔＲ技術を用いて、ＳＯＩ基板に半導体デバイスを形成する方法が説明される。上部１０は以下のステップにより形成される。図１Ａに示すように、単結晶シリコンウエハ１２が用意される。図１Ｂに示すように、熱成長させたシリコン酸化物１４層がシリコンウエハ１２に形成される。図１Ｃに示すように、シリコンウエハ１２に所定の深さ１８まで水素イオン１６が注入され、上部１０が形成される。注入された水素イオンにより注入ウエハに微小空洞、マイクロキャビティ、微小膨張部、マイクロブリスタ、あるいは微小の泡又はマイクロバブルが生成される。マイクロキャビティの密度と大きさが小さくなることでマイクロキャビティ間の距離が特定の閾値以下になると、空洞間にひびが入り、ひびはパーコレーション形式で広がる。以下で論じているように、これにより、ウエハ１２が最終的に剥ぎ取られることになる。
【００１８】
上部１０に貼り合わせるために下部４０が用意される。下部４０は以下のように形成される。圧縮材料２２層が上に形成されている半導体基板２０が用意される（図１Ｄ参照）。圧縮材料は、酸窒化シリコン（ＳiＯxＮy）プラズマ支援型化学蒸着（PECVD）したリン、窒化シリコン（Ｓi3Ｎ4）、及び、ホウ素／リンドープ石英ガラスを含む、いずれの多くの圧縮材料でありうる。圧縮材料２２層は、化学蒸着技術を含む、多くの従来技術により蒸着されうる。圧縮材料２２は約５００Åから約２０００Åの厚みに蒸着される。
【００１９】
図１Ｅに示すように、ＢＯＸ層２６はＳＩＭＯＸプロセスにより形成される。ＳＩＭＯＸプロセスでは、酸素イオン２４が半導体基板２０に注入される。本発明の特定の実施形態では、酸素イオン２４が約７０ｋｅＶから約２００ｋｅＶまでの範囲のエネルギーにおいて、また、約１．０×１０１７ｃｍ−２から約１．０×１０１８ｃｍ−２までの範囲の量で注入される。注入後、下部４０が約１２５０℃から約１４００℃までの範囲の温度で約４時間から６時間、不活性ガスと、約０．２％から約２．０％のＯ２を含む大気中でアニーリングされ、ＢＯＸ層２６が形成される。アニール雰囲気中のＯ２は、下部４０に薄い酸化物層２８を形成する。酸化物層２８は、水素イオンが注入された上部１０へのその後の接着性を高める。
【００２０】
図１Ｇに示すように、上部１０と下部４０はそれぞれの酸化物層１４及び２８のインターフェース４１で互いに貼り合わされている。特定の実施形態では、上部１０及び下部４０の接合面１９及び２９は、表面の粗さが小さくなるように、例えば２Åμｍ２ＲＭＳまで小さくなるように研磨される。図１Ｇに示すように、下部１０及び上部４０は併せて圧力がかけられ、約９００℃から約１２００℃までの範囲の温度で、約５分から約５時間、不活性雰囲気で加熱され、下部１０及び上部４０が融解される。
【００２１】
特定の実施形態では、少量のＨ２Ｏ２（過酸化水素）又はＨＮＯ３（硝酸）水溶液や、Ｈ２Ｏ２などの酸化剤が、上部１０と下部４０との間のインターフェースに与えられる。比較的低温の貼り合わせを可能にすることにより、基板ウエハの熱膨張係数とぴったりと一致した熱膨張係数を持つ接合層を生成するドーパントを接着液に与え、より良い応力補償を提供することにより、また、可動性汚染物質の拡散を妨げる貼り合わせ層を提供するドーパントを接着液に使用し、汚染物の移動を制限することにより、酸化剤は貼り合わせプロセスを高める。
【００２２】
組み合わせたウエハ／半導体基板４２は、約１１００℃で約２時間アニールされる。このアニールステップにより、水素をドープした上部１０に微小の空洞を生じさせ、ウエハ１２の剥離を広める。その後、上部１０のバルクシリコン部４４は、接着したシリコン層２１を残して、下位４０を剥離する。これにより、図１Ｈに示すように、ＢＯＸ層に形成される圧縮材料層を持つＳＯＩ基板が得られる。特定の実施形態では、半導体構造４６（図１Ｈ参照）の形成後、構造４６は、剥離したＳＯＩ構造がマイクロラフネス（表面粗さ:microroughness）を示すように研磨される。
【００２３】
ＳＯＩ半導体構造は第一絶縁層２６（下位ＢＯＸ層）、及び第二絶縁層４８（酸化物層１４及び２８（上位ＢＯＸ層））を有し、その間には圧縮材料層２２が介在している。第一絶縁層２６及び第二絶縁層４８の厚みはそれぞれ、約５００Åから約４０００Åである。本発明の特定の実施形態では、圧縮材料２２層は実質的に、第一絶縁層２６と第二絶縁層４８との間で垂直方向の中心に配置される。しかしながら、圧縮材料層２２は、絶縁層２６と４８との間で垂直方向の中心に配置することが必須というわけではない。圧縮材料２２層はシリコン層２１において、約０．２％から約１．５％までの格子の不整合を引き起こす。
【００２４】
ＢＯＸ層間に形成される圧縮材料層を備えたＳＯＩ半導体基板に、ストレインドシリコン層を備えた半導体デバイスを製造する他の方法が以下に説明される。上部８０が以下のステップにより形成される。図２Ａに示すように、低ドープのシリコン３２のエピタキシャル層が、高ドープのシリコン基板３０に成長される。その後、酸化物層３４がシリコン層３２に形成される。特定の実施形態では、酸化物層３４はシリコン層３２の熱酸化により形成される。他の特定の実施形態では、ＣＶＤなどにより、酸化物層３４に蒸着される。
【００２５】
上部８０と貼り合わせるために下部８２が用意される。下部８２は以下の通り形成される。図２Ｃに示すように、圧縮材料２２層が上に形成されている低ドープのシリコン半導体基板２０が用意される。先の実施形態で説明しているように、酸素イオン２４が、ＳＩＭＯＸプロセスにより半導体基板２０に注入される。続いて、半導体基板２０がアニールされ、図２Ｄに示すように、ＢＯＸ層２６が形成される。図２Ｅに示すように、酸化物層２８が形成されるように、アニーリングが、不活性ガス、及び約０．２％から約２％のＯ２の大気中で実施される。特定の実施形態では、酸化物層２８はＣＶＤなどにより蒸着される。特定の実施形態では、貼り合わせ面８４及び８６は、上部８０と下部８２とを貼り合わせる前に研磨される。上部８０と下部８２は、それぞれの酸化物層３４と２８の貼り合わせ面８４と８６が接触し、かつ、図２Ｆに示すように、組み合わせ構造８８を約９００℃から約１２００℃で約５分から約５時間し、強く押して貼り合わせる。ある実施形態では、水性過酸化水素あるいは硝酸などの少量の酸化溶液や過酸化水素溶液が、上部８０と下部８２を貼り合わせる前に、貼り合わせ面８４、８６の一方に蒸着される。
【００２６】
酸化物層２８及び３４の融解後、優先的に高ドープの基板３０のエッチンなどによって、高ドープの基板３０が取り除かれ、ストレインドシリコン層３２を備えたＳＯＩ半導体基板が提供される。ストレインはＢＯＸ層２６と９２のとの間に介在する圧縮材料２２層により引き起こされる
【００２７】
圧縮材料２２層はＰＥＣＶＤリン、ＢＰＳＧ、ＳiＯｘＮｙ、又はＳi３Ｎ４を含む。圧縮材料２２層の厚みは、約５００Åから約２０００Åである。下部のＢＯＸ層２６と上部のＢＯＸ層９２の厚みはそれぞれ、約５００Åから約４０００Åである。本発明の特定の実施形態では、圧縮材料２２層は実質的に、下部のＢＯＸ層２６と上部のＢＯＸ層９２との間に、垂直方向の中心に配置される。圧縮材料２２層は、ストレインドシリコン層３２において、約０．２％から約１．５％までの格子の不整合を引き起こす。
【００２８】
酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの半導体デバイスを形成する方法が以下に説明される。ストレインドシリコン層３２と、２つのＢＯＸ層２６と９２との間に形成された圧縮材料２２層を備えたＳＯＩ半導体デバイス９４が、ゲート酸化物層５０とその上に形成されたゲート導電層５１とともに用意される。ゲート酸化物層５０は、シリコン層３２の熱酸化やＣＶＤ法などの、従来の方法で形成される。ゲート導電層５１は、ポリシリコンや金属などの、従来の材料から形成される。構造９４は、フォトリソグラフィーパターニングなどによりパターニングが施され、図３Ｂに示すように、ゲートコンダクタ５２を備えたゲート構造９６が形成される。その後、結果としてできる構造には、ドーパントが注入され、ソース／ドレインエクステンション５４が形成される。特定の実施形態において、ドーパントの選択的な注入は、半導体デバイス９４にフォトレジストマスクを形成することや、従来のドーパントを注入することを含む、従来の方法により実施される。
【００２９】
その後、図３Ｄに示すように、窒化シリコン層が半導体構造９４に蒸着されるとともに、異方にエッチされ、サイドウォールスペーサ５６が形成される。半導体構造はその後、図３Ｅに示すように、従来の方法により高濃度ドープされ、ソース／ドレイン領域５８が形成される。その結果できる構造９４は、アニールされ、ストレインドシリコンチャネルを備えたＳＯＩ基板に形成されたＭＯＳＦＥＴ半導体デバイスを提供して、ソース／ドレイン領域５８を活性化する。
【００３０】
他の態様では、ストレインドシリコン層はＳiＧeに形成される。ＳiＧe層に形成されるストレインドシリコン層を含む半導体デバイスに、ヒ素（Ａｓ）がドープされる場合、Ａｓはストレインドシリコン中よりもＳiＧe中で更にゆっくりと拡散する。図４Ａ−４Ｃは、ＳiＧe層を備えた半導体基板２０に形成されたＭＯＳＦＥＴ半導体デバイスを例示したものである。シャロートレンチアイソレーション領域６６は近隣のＭＯＳＦＥＴからＭＯＳＦＥＴ９８を分離する。シリコン格子がＳiＧe層６０の格子スペースと一致するよう歪むので、ＳiＧe層６０はシリコン層６２において格子の歪みを引き起こす。低ドープのソース／ドレインエクステンション６４は、ストレインドシリコン層６２に形成される。
【００３１】
図４Ｂに示すように、Ａｓ６８が量を増して注入され、ＳiＧe層６０における、Ａｓの拡散の遅さを埋め合わせる。続いて半導体デバイス９８がアニールされ、ソース／ドレイン領域７０が活性化される。
【００３２】
図４Ｃに示すように、導電性のシリサイド層７２はゲート構造９６とソース／ドレイン領域７０に形成されうる。導電性のシリサイド層は、コバルトあるいはニッケルなどの金属を半導体構造９８に蒸着し、続いて半導体構造９８をアニールし、ソース／ドレイン領域７０とゲートコンダクタ５２において、シリコンを備えた金属を反応させ、金属シリサイド７２を形成することにより形成される。その後、反応のない金属は、図４Ｃに示すように、半導体デバイス９８から取り除かれる。
【００３３】
Ａｓイオン量の増加が、ソース／ドレイン領域のシート抵抗とソース／ドレインエクステンションを小さくし、寄生ソース／ドレイン抵抗を小さくする。Ａｓイオン量の増加はまた、シリコン／シリサイドの接触抵抗を小さくする。更に、ＳiＧe層への、バリア高さが低いことで、更にシリコン／シリサイドの接触抵抗を小さくする。
【００３４】
本発明の方法は、シリコンオンインシュレータおよびストレインドシリコン技術の高速性を備えた、改良されたデバイスを提供する。半導体基板上の圧縮材料層により、ＳiＧe下層の形成を要求せずに、ストレインドシリコン層が形成できる。
【００３５】
本発明の開示において例示されている実施形態は例示的なものに過ぎない。それらの実施形態は請求の範囲を限定するものと解釈されるものではない。当業者には自明であるように、本発明の開示は、本明細書に具体的に例示されていない、多種多様な実施形態を包含するものである。
【図面の簡単な説明】
【００３６】
【図１Ａ】Ｓｍａｒｔ  ＣｕｔＲプロセスを使用して、埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体デバイスの構成を例示した図である。
【図１Ｂ】Ｓｍａｒｔ  ＣｕｔＲプロセスを使用して、埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体デバイスの構成を例示した図である。
【図１Ｃ】Ｓｍａｒｔ  ＣｕｔＲプロセスを使用して、埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体デバイスの構成を例示した図である。
【図１Ｄ】Ｓｍａｒｔ  ＣｕｔＲプロセスを使用して、埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体デバイスの構成を例示した図である。
【図１Ｅ】Ｓｍａｒｔ  ＣｕｔＲプロセスを使用して、埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体デバイスの構成を例示した図である。
【図１Ｆ】Ｓｍａｒｔ  ＣｕｔＲプロセスを使用して、埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体デバイスの構成を例示した図である。
【図１Ｇ】Ｓｍａｒｔ  ＣｕｔＲプロセスを使用して、埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体デバイスの構成を例示した図である。
【図１Ｈ】Ｓｍａｒｔ  ＣｕｔＲプロセスを使用して、埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体デバイスの構成を例示した図である。
【図２Ａ】ウエハ貼り合わせ技術を使用して、埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体デバイスの構成を例示した図である。
【図２Ｂ】ウエハ貼り合わせ技術を使用して、埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体デバイスの構成を例示した図である。
【図２Ｃ】ウエハ貼り合わせ技術を使用して、埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体デバイスの構成を例示した図である。
【図２Ｄ】ウエハ貼り合わせ技術を使用して、埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体デバイスの構成を例示した図である。
【図２Ｅ】ウエハ貼り合わせ技術を使用して、埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体デバイスの構成を例示した図である。
【図２Ｆ】ウエハ貼り合わせ技術を使用して、埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体デバイスの構成を例示した図である。
【図２Ｇ】ウエハ貼り合わせ技術を使用して、埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体デバイスの構成を例示した図である。
【図３Ａ】埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体基板上に、電界効果トランジスタの構成を例示した図である。
【図３Ｂ】埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体基板上に、電界効果トランジスタの構成を例示した図である。
【図３Ｃ】埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体基板上に、電界効果トランジスタの構成を例示した図である。
【図３Ｄ】埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体基板上に、電界効果トランジスタの構成を例示した図である。
【図３Ｅ】埋め込み酸化物層に圧縮材料層を備えたＳＯＩ半導体基板上に、電界効果トランジスタの構成を例示した図である。
【図４Ａ】ストレインドシリコンチャネルと高レベルのヒ素ドーパントをソース／ドレイン領域に備えた電界効果トランジスタの構成を例示した図である。
【図４Ｂ】ストレインドシリコンチャネルと高レベルのヒ素ドーパントをソース／ドレイン領域に備えた電界効果トランジスタの構成を例示した図である。
【図４Ｃ】ストレインドシリコンチャネルと高レベルのヒ素ドーパントをソース／ドレイン領域に備えた電界効果トランジスタの構成を例示した図である。
2006503442.tif 000003
2006503442.tif 000004
2006503442.tif 000005
2006503442.tif 000006
2006503442.tif 000007
2006503442.tif 000008
2006503442.tif 000009
2006503442.tif 000010
2006503442.tif 000011
【手続補正書】
【提出日】平成17年1月12日(2005.1.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
半導体基板（２０）と、
前記半導体基板（２０）上の圧縮性材料（２２）層と、
前記圧縮性材料（２０）層上のストレインドシリコン（２１）層と、
前記圧縮材料（２２）層と前記ストレインドシリコン（２１）層との間に介入する第一絶縁層（４８）と、を含む半導体デバイス。
【請求項２】
前記圧縮性材料（２２）層と前記基板（２０）との間に介在する第一絶縁層（２６）を更に含む、請求項１記載の半導体デバイス。
【請求項３】
前記圧縮性材料（２２）層が、前記第一絶縁層（２６）と前記第二絶縁層（４８）との間に、垂直方向の中心に配置される、請求項２記載の半導体デバイス。
【請求項４】
ストレインドシリコン層（２１）を備えた半導体デバイスを形成する方法であって、
半導体基板（２０）を用意し、
前記半導体基板（２０）上に圧縮性材料（２２）層を形成し、
前記圧縮性材料（２２）層上にストレインドシリコン層（２１）を形成し、
前記圧縮材料（２２）層と前記ストレインドシリコン層（２１）との間に第一絶縁層（４８）を形成する、方法。
【請求項５】
前記圧縮層（２２）が、リンのプラズマ支援型化学蒸着、ホウ素／リンドープ石英ガラス、ＳiＯｘＮｙ、またはＳi３Ｎ４蒸着により形成される、請求項４記載の方法。
【請求項６】
第二絶縁層（２６）を前記半導体基板（２０）と前記圧縮性材料（２２）層との間に形成することを更に含む、請求項４記載の方法。
【請求項７】
前記第一絶縁層（４８）と前記第二絶縁層（２６）は、埋め込み酸化物層である、請求項６記載の方法。
【国際調査報告】
2006503442.tif 000012
2006503442.tif 000013
2006503442.tif 000014