(57)【要約】本発明は、デジタルシステム（１）及び該デジタルシステム（１）のエラー検出方法に関する。デジタルシステム（１）は、メインコアとして、デジタル処理ユニット（１００）に含まれる被テストモジュール（１１０）及び状態パリティジェネレータ（ＳＰＧ）（３００）を有する。ＳＰＧ（３００）は、被テストモジュール（３００）とのパリティに関する等価物である。パリティに関する等価物は、入力ベクトルが被テストモジュール（１１０）及びＳＰＧ（３００）の両方の入力部に供給される場合に、ＳＰＧ（３００）が、出力部において、被テストモジュール（１１０）の伝達関数のパリティを生成する組合わせ回路である。ＳＰＧ（３００）はまた、入力ベクトルの未使用の組合わせが検出される場合に警告信号Ｗを生成し、この警告信号はパリティ信号として扱われる。
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【特許請求の範囲】
【請求項１】
ｐビットを有するデジタル入力ベクトルを処理し、ｑビットを有するデジタル出力ベクトルを供給するデジタルシステムであって、当該デジタルシステムは、
−  前記デジタル入力ベクトルを受信する第１の入力端子、
−  前記デジタル出力ベクトルを送信する第１の出力端子、
−  前記第１の入力端子に結合される、前記デジタル入力ベクトルを処理するデジタル処理ユニットであり、目標デジタル伝達関数により前記デジタル出力ベクトルを生成するデジタル処理ユニットであって、前記第１の入力端子に結合される第２の入力端子及び第２の出力端子を持ち、前記デジタル入力ベクトルに応じてｒビットを持つデジタルベクトル（Ｔ）を生成する被テストモジュールを有するデジタル処理ユニット、
−  前記第２の出力端子に結合される第３の入力端子を持ち、第３の出力端子において、前記デジタルベクトルのパリティを表す出力信号を供給するように構成される実パリティジェネレータ、及び
−  前記第３の出力端子に結合される第４の入力端子及び第６の出力端子に結合される第５の入力端子を持ち、前記出力信号と他のパリティ信号とのデジタル比較を実現し、第７の出力端子において、該出力信号が該他のパリティ信号と等しいかどうかを指示する出力信号（ＥＤ）を供給するコンパレータ、を有するデジタルシステムにおいて、
当該デジタルシステムは更に、前記第１の入力端子に結合される第６の入力端子及び前記第５の入力端子に結合される前記第６の出力端子を持つ状態パリティジェネレータを有し、該状態パリティジェネレータは、前記被テストモジュールとのパリティに関する等価物の前記他のパリティ信号を生成し、該他のパリティ信号は、前記デジタル入力ベクトルから生成されることを特徴とするデジタルシステム。
【請求項２】
前記状態パリティジェネレータは、入力として全てのあり得る前記デジタル入力ベクトルを持ち、出力として所望の前記デジタルベクトルのパリティ及び前記デジタル入力ベクトルの未使用の状態を特徴付ける信号（ＣＰ）を持つデジタル伝達関数を実現するように構成されることを特徴とする請求項１に記載のデジタルシステム。
【請求項３】
前記信号（ＣＰ）は、前記所望のデジタルベクトルのパリティを特徴付ける信号と前記デジタル入力ベクトルからの未使用の状態を特徴付ける他の信号とのＯＲにより得られることを特徴とする請求項２に記載のデジタルシステム。
【請求項４】
前記状態パリティジェネレータは、複数の組合わせデジタル装置を有することを特徴とする請求項２に記載のデジタルシステム。
【請求項５】
前記実パリティジェネレータは、デジタル関数
【数１】
2004531141.tif 000009
を実現するように構成されることを特徴とする請求項１に記載のデジタルシステム。
【請求項６】
前記実パリティジェネレータは、複数の組合わせ装置を用いて実現されることを特徴とする請求項４に記載のデジタルシステム。
【請求項７】
前記信号（ＥＤ）は、前記デジタルベクトル及び前記他のパリティ信号の成分のＸＯＲにより得られることを特徴とする請求項１に記載のデジタルシステム。
【請求項８】
プログラマブル論理装置内にインプリメントされる請求項１に記載のデジタルシステム。
【請求項９】
デジタル処理ユニットに具備される被テストモジュールにおけるエラー検出方法であって、
−  前記デジタル処理ユニット内にインプリメントされる目標デジタル伝達関数によりデジタル入力ベクトルからデジタル出力ベクトルを生成するステップ、
−  前記デジタル入力ベクトルに応じて、前記被テストモジュールの状態を表すバイナリベクトルを供給するステップ、
−  前記バイナリベクトルのパリティを表す出力信号を生成するステップ、及び前記デジタル入力ベクトルに応じて、前記被テストモジュールとのパリティに関する等価物のパリティを表す他のパリティ信号を生成するステップ、
−  前記出力信号と前記他のパリティ信号とを比較するステップ、並びに
−  前記他のパリティ信号が前記出力信号と等しいかどうかを指示するバイナリ信号を生成するステップ、を有することを特徴とするエラー検出方法。
【請求項１０】
組合わせ設計プロセスへのパリティ関数のインプリメント。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、請求項１のプリアンブルによるデジタルシステムに関する。
【０００２】
本発明は更に、前記デジタルシステムを用いるデジタル回路におけるエラー検出方法に関する。
【０００３】
ＶＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ）デジタル回路におけるエラー検出及び修正は、非常に重要な案件であり、同時に、非常にハードなタスクである。しかし、集積回路が非常に良くテストされる場合であっても、特に過度の温度や放射等の環境要因によって生じるエラーが、該集積回路の通常の義務時間中の後期に現れる可能性がある。この場合、前記回路は、少なくとも、これらのエラーを検出し、警告信号を送信しなければならない。ここで、ＶＬＳＩ回路の場合には少なくとも１つのエラーが発生する確率が比較的高く、それ故、少なくとも１つのエラーを検出する方法が望ましいことが指摘されなければならない。
【０００４】
【従来の技術】
斯かる方法は、１９７９年の耐故障性コンピューティングに関する国際シンポジウム（ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ Ｃｏｍｐｕｔｉｎｇ）の議事録１８５頁〜１８８頁に見られる論文”Ｐａｒｉｔｙ Ｐｒｅｄｉｃｔｉｏｎ Ｉｎ Ｃｏｍｂｉｎａｔｉｏｎａｌ Ｃｉｒｃｕｉｔｓ” から知られている。この従来技術においては、組合わせ回路におけるパリティ予測方法が述べられている。この方法は、他のよく知られたデジタル回路における故障検出方法である、回路の二重化という特別な場合を考えている。実際のところ、上述の論文の結論において指摘されているように、この方法の主となる利点は、入力エラーを保存（ｐｒｅｓｅｒｖｉｎｇ）することにある。ここで、ＶＬＳＩにおける回路の二重化は、この従来技術で述べられている特定の形態においてさえある、プロセスに伴う面積オーバーヘッド（ａｒｅａ ｏｖｅｒｈｅａｄ）のために殆ど不可能であることが言及されるべきである。
【０００５】
【発明が解決しようとする課題】
それ故、本発明の目的は、必要な面積オーバヘッドを低減させるＶＬＳＩデジタル回路におけるテスティングシステム及びエラー検出方法を提供することにある。
【０００６】
【課題を解決するための手段】
本発明によれば、この目的は、前記デジタルシステムが更に、前記第１の入力端子に結合される第６の入力端子及び前記第５の入力端子に結合される前記第６の出力端子を持つ状態パリティジェネレータを有し、該状態パリティジェネレータが、前記被テストモジュールとのパリティに関する等価物の前記他のパリティ信号を生成し、該他のパリティ信号が、前記デジタル入力ベクトルから生成されることにより達成される。
【０００７】
被テストモジュールとのパリティに関する等価物は、デジタル入力ベクトルにより駆動され、自身の出力部において、被テストモジュールの伝達関数のパリティを生成する組合わせ回路である。
【０００８】
被テストモジュールは、デジタル処理ユニットの一部であるか、該デジタル処理ユニットと同一であり得る。同時に、第２の出力ベクトルＴは、前記デジタル出力ベクトルと同一か、互いに部分的に一致するか、互いに全体的に異なり得るであろう。出力ベクトルＴは、前記デジタル出力ベクトルの一部ではないが、前記デジタル処理ユニットの状態を指示する信号成分を有しても良い。好ましくは、前記出力ベクトルＴの成分は、前記デジタル入力ベクトルから前記デジタル出力ベクトルを生成する処理中に生じる信号であり、故に、不要なオーバーヘッドは導入されない。
【０００９】
本発明による装置は、１つのエラー検出回路が設けられる場合の面積オーバーヘッドを低減させる利点を持つ。本発明による装置は、ＶＬＳＩ回路の場合に実現性のない回路の二重化をせず、更に、非常にフレキシブルである。なぜなら、本発明による装置は、処理ユニットの出力ベクトルだけでなく、該処理ユニットにより出力されない状態変数をテスティングするためにも用いられ得るからである。更に、面積オーバーヘッドは、デジタル処理ユニットをパーティションに分割し、できる限り低い面積オーバーヘッドしか伴わないパリティ回路に関する等価物を選ぶことにより更に最適化され得る。
【００１０】
本発明の一実施例においては、２レベルの論理設計即ち積の項の和又は和の項の積を用いてインプリメントされる、複数の組合わせデジタル装置を有する。このインプリメンテーションは、ＶＬＳＩプログラマブル論理装置内にインプリメントされるのに非常に適し、状態パリティジェネレータを介す遅延時間を低くすることができる。ここで、ＶＬＳＩプログラマブル論理装置（ＰＬＤ）のアーキテクチャに依存して、Ｍｕｌｌｅｒ拡張、マルチプレクサ及びデマルチプレクサ等の他の組合わせインプリメンテーションも考えられ得るであろうことが強調されるべきである。
【００１１】
本発明の他の好ましい実施例においては、前記実パリティジェネレータが、デジタル関数
【数２】
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を実現するように構成される。実パリティジェネレータは、パリティツリー（Ｐａｒｉｔｙ Ｔｒｅｅ ： ＰＴ）と呼ばれる構造でＸＯＲゲートを用いてインプリメントされるが、ＰＬＤアーキテクチャに依存して、ＸＯＲ以外の論理ゲート、マルチプレクサ、デマルチプレクサ、メモリを用いてもインプリメントされ得るであろう。
【００１２】
本発明の他の目的は、デジタル処理ユニットに具備される被テストモジュールにおけるエラー検出方法であって、
−  前記デジタル処理ユニット内にインプリメントされる目標デジタル伝達関数によりデジタル入力ベクトルからデジタル出力ベクトルを生成するステップ、
−  前記デジタル入力ベクトルに応じて、前記被テストモジュールの状態を表すバイナリベクトルを供給するステップ、
−  前記バイナリベクトルのパリティを表す出力信号を生成するステップ、及び前記デジタル入力ベクトルに応じて、前記被テストモジュールとのパリティに関する等価物のパリティを表す他のパリティ信号を生成するステップ、
−  前記出力信号と前記他のパリティ信号とを比較するステップ、並びに
−  前記他のパリティ信号が前記出力信号と等しいかどうかを指示するバイナリ信号を生成するステップ、を有するエラー検出方法を提供することにある。
【００１３】
如何なるデジタル設計プロセスにおいても、入力ベクトル、及び通常被テスト回路モジュールの次の状態を表す所望の状態ベクトルを指定することが必要である。被テスト回路モジュールの次の状態から、パリティビットが供給される。パリティビットは、状態ベクトル内に値１のビットが偶数個ある場合に第１の論理状態、例えば、論理０即ちロー（Ｌ）に設定される。パリティビットは、状態ベクトル内に値１のビットが奇数個ある場合に第２の論理状態、例えば、論理１即ちハイ（Ｈ）に設定される。
【００１４】
入力ベクトル及び状態ベクトルのパリティビットを用いて、このパリティ関数をインプリメントする組合わせ回路が、それに限定されることはないが、標準コンピュータ援用設計プログラムを用いて設計される。
【００１５】
ここで、デジタル回路の大部分は完全に指定された関数（ｃｏｍｐｌｅｔｅ ｓｐｅｃｉｆｉｅｄ ｆｕｎｃｔｉｏｎｓ）をインプリメントしない、即ち、一般に、ｎ次元の入力ベクトルにおける２ｎ個の入力の組合せの全てが用いられないことが指摘されるべきである。この場合、未使用の組合わせは、警告信号を発生させるか、所定の状態への遷移を発生させるために用いられる。
【００１６】
本発明の好ましい実施例においては、前記状態パリティジェネレータが、入力として全てのあり得る前記デジタル入力ベクトルを持ち、出力として所望の前記デジタルベクトルのパリティ及び前記デジタル入力ベクトルの未使用の状態を特徴付ける信号を持つデジタル伝達関数を実現するように構成される。警告回路は、未使用の組合わせが検出される場合に警告信号を生成するように設計される。警告信号は、パリティエラー検出により生成されるエラーと同様に当該システムにより更に扱われる。
【００１７】
本発明の上述の及び他の特徴並びに本発明の利点が、添付の図面を参照した本発明の例示的な実施例の以下の記載から明らかになるであろう。
【００１８】
【発明の実施の形態】
図１は、本発明に従ってテストされるデジタルシステム１のブロック図を示す。デジタルシステム１は、クロック（Ｃｋ）信号により決定される時点において、ｐビット（Ｉ１、Ｉ２、．．．、Ｉｐ）を有するデジタル入力ベクトル（ｐ＿ＩｎＶ）を処理し、ｑビット（Ｏ１、Ｏ２、．．．、Ｏｑ）を有するデジタル出力ベクトル（ｑ＿ＯｕｔＶ）を供給するように構成されている。デジタルシステム１は更に、ｐ＿ＩｎＶを受信する第１の入力端子１０１及びｑ＿ＯｕｔＶを送信する第１の出力端子１０２を有し、更に、被テストモジュール（Ｍｏｄｕｌｅ ｕｎｄｅｒ Ｔｅｓｔ）１１０を有するデジタル処理ユニット１００、実パリティジェネレータ（Ａｃｔｕａｌ Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｏｒ）２００、コンパレータ４００及び状態パリティジェネレータ（Ｓｔａｔｅ Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｏｒ ： ＳＰＧ）３００を持つ。端子間の結合は、例えば、有線接続や、誘導的、容量的若しくは光学的結合又は無線接続等のワイヤレス接続等幾つかの方法で実現され得るであろう。
【００１９】
デジタル処理ユニット１００は、第１の入力端子１０１に結合される、ｐ＿ＩｎＶを処理するユニットであり、目標デジタル伝達関数（ｔａｒｇｅｔｅｄ ｄｉｇｉｔａｌ ｔｒａｎｓｆｅｒ ｆｕｎｃｔｉｏｎ ： ＴＤＴＦ）を実現し、ＴＤＴＦを用いて得られた出力ベクトルｑ＿ＯｕｔＶを第１の出力端子１０２に供給する。デジタル処理ユニット１００は更に、第１の入力端子１０１に結合される第２の入力端子１０５及び第２の出力端子１０３を持ち、ｒビット（Ｔ１、Ｔ２、．．．、Ｔｒ）を持つデジタルベクトルＴを供給する被テストモジュール１１０を有する。ここで、あるインプリメンテーションにおいては、被テストモジュール１１０及びデジタル処理ユニット１００が互いに同一であり得ることが指摘されるべきである。更に、ベクトルＴからのビットの（全てではない場合における）幾つか及びｑ＿ＯｕｔＶのビットの幾つかは同じであり得る、即ち、出力ベクトルＴは部分的に又は全体的に出力ベクトルｑ＿ＯｕｔＶと一致しても良い。
【００２０】
実パリティジェネレータ２００は、第２の入力端子１０３に結合される第３の入力端子を有し、第３の出力端子２０１において、ベクトルＴのパリティを表す出力信号ＡＰを生成する。
【００２１】
ＳＰＧ３００は、第１の入力端子１０１に結合される第６の入力端子１０６及び第５の入力端子に結合される第６の出力端子３０１を有し、他のパリティ信号ＣＰを生成するように構成されている。
【００２２】
コンパレータ４００は、第３の出力端子２０１に結合される第４の入力端子を有する。コンパレータ４００の第５の入力端子は、第６の出力端子に結合される。コンパレータは、第７の出力端子４０１において、第３の出力端子において供給された入力信号ＡＰが他のパリティ信号ＣＰに等しいかどうかを指示する出力信号ＥＤを供給する。
【００２３】
ＳＰＧ３００は、該ＳＰＧ３００が入力としてｐ＿ＩｎＶを持ち所望のベクトルＴのパリティを生成するバイナリ即ちデジタル関数を実現するという意味において、被テストモジュール１１０とのパリティに関する等価物である。
【００２４】
通常、デジタル関数が合成される場合、表１等の表が用いられる。
【００２５】
【表１】
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【００２６】
表１において、状態は入力ベクトルｐ＿ＩｎＶにより決定される出力状態を表し、パリティはベクトルＴのパリティを表す。ベクトルのパリティは、ベクトルＴが論理ハイ（Ｈ）状態のビットを奇数個有する場合第１のバイナリ値を持ち、ベクトルＴが論理ハイ状態のビットを偶数個有する場合、第２のバイナリ値を持つデジタル関数である。
【００２７】
設計プロセスは、デジタル関数Ｔ１＝Ｔ１（ｐ＿ＩｎＶ）、Ｔ２＝Ｔ２（ｐ＿ＩｎＶ）、．．．、Ｔｒ＝Ｔｒ（ｐ＿ＩｎＶ）及びＣＰ＝ＣＰ（ｐ＿ＩｎＶ）を合成するステップを有する。更に、表１を用いて状態のパリティが一義的にデジタル入力ベクトルに関連付けられ、状態パリティジェネレータ３００が組合わせ回路であり構造的に非常にシンプルであることが確認される。何れにせよ、斯様な組合わせ回路は、被テストモジュール１１０を二重化する回路よりも著しくシンプルである。
【００２８】
当該回路がプログラマブル論理装置内にインプリメントされる場合、状態パリティジェネレータ３００の実現に起因する面積オーバーヘッドは比較的低い。
【００２９】
ここで、デジタル回路の大部分は完全に指定された関数（ｃｏｍｐｌｅｔｅ ｓｐｅｃｉｆｉｅｄ ｆｕｎｃｔｉｏｎｓ）をインプリメントしない、即ち、ｐ次元の入力ベクトルｐ＿ＩｎＶにおける２ｐ個の入力の組合せの全てが用いられないことが指摘されるべきである。この場合、未使用の組合わせは、警告信号を発生させるか、所定の状態への遷移を発生させるために用いられる。
【００３０】
本発明の好ましい実施例においては、入力ベクトルｐ＿ＩｎＶの未使用の組合わせが検出される場合に警告信号Ｗを生成する警告回路が含まれる。警告信号Ｗは、パリティエラー検出により生成されるエラーと同様に当該システムにおいて扱われ、この警告回路はＳＰＧ３００に具備される。
【００３１】
表２に述べられるデジタル関数を考えてみる。表２において、入力ベクトルｐ＿ＩｎＶは４ビット［Ａ、Ｂ、Ｃ、Ｄ］を有し、ベクトルＴを特徴付ける状態ビットは１１ビット［Ａ’、Ｂ’、Ｃ’、Ｄ’、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ］を有する。ベクトルｑ＿ＯｕｔＶも、［ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ］を有する。ビットＡ’、Ｂ’、Ｃ’、Ｄ’は、ベクトルＴに含まれるが、デジタル出力ベクトルｑ＿ＯｕｔＶには含まれない。ｘで示されたビットは、注意を払わないビット（ｄｏｎ’ｔ ｃａｒｅ ｂｉｔｓ）を表す、即ち、これらビットは、論理Ｈ又は論理Ｌの何れかであり得る。更に、表２に述べられる回路は、不完全に定義された論理関数を実現することが確認される。故に、未使用の入力コードが入力部に現れる場合に警告信号Ｗを生成することが必要である。この状況において、デジタル信号ＣＰ＝ＰａｒＰｒｅｄ＋Ｗである。ここで、“＋”は、論理ＯＲ関数を意味する。
【００３２】
【表２】
2004531141.tif 000005
【００３３】
結果としてのデジタル関数は以下の通りである。
【数３】
2004531141.tif 000006
【００３４】
ＰａｒＰｒｅｄ及びＷを持たない、表２に述べられる関数ａ、．．．、ｇのインプリメンテーションは、これらが論理ゲートでインプリメントされる場合、２８個のゲートを有し、一方、信号ＣＰを生成する状態パリティジェネレータ３００のインプリメンテーションは８個のゲートしか有さない。本願に述べられるデジタル回路におけるエラー検出方法は、従来技術から知られる回路の二重化を伴う他の如何なる方法と比較しても、回路オーバヘッドを大幅に低減させることが明らかである。表２に述べられるデジタルシステム１において、被テストモジュール１１０及びデジタル処理ユニット１００は互いに一致しているが、異なる出力ベクトルを持つことが確認される。出力ベクトルｑ＿ＯｕｔＶ＝［ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ］は、ベクトルＴ＝［Ａ’、Ｂ’、Ｃ’、Ｄ’、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ］に含まれる。
【００３５】
更に、完全に定義された関数の組が実現される場合、警告信号Ｗは余分であることが確認される。その場合、ＳＰＧ３００は、ＰａｒＰｒｅｄ関数及びＣＰ＝ＰａｒＰｒｅｄのインプリメンテーションしか有さない。
【００３６】
更に、信号Ｗは、例えば、実パリティジェネレータ２００の第３の出力端子２０１に結合される、コンパレータ４００の第４の入力部をブロックする等の種々のようにして用いられ得るであろう。好ましくは、ブロック（ｂｌｏｃｋｉｎｇ）は、信号ＥＤが、階層化された決定ツリーにおいて、未使用の入力ベクトルが表れる場合に決定を下すために明確に規定された優先レベルにおいて警告信号Ｗと等しい効果を持つ。
【００３７】
ここで、更に、用いられるＶＬＳＩプログラマブル装置に依存して、表２に述べられる関数が、論理ゲートや、マルチプレクサ、デマルチプレクサ、メモリ又はこれらの組合わせ等の中規模回路を用いて最適にインプリメントされ得るであろうことが言及される。
【００３８】
図２は、本発明の他の実施例におけるＳＰＧ３００の回路を図示する。ＳＰＧ３００は、表２に述べられる好ましい実施例に対応する。ＳＰＧ３００は、信号ＰａｒＰｒｅｄを生成する第１の論理ゲートの組［３０２、３０３、３０４、３０８］及び信号Ｗを生成する第２の論理ゲートの組［３０５、３０６、３０９］を有する。ＯＲゲート３１０は、エラー検出プロセスにおいて更に用いられる信号ＣＰを生成する。
【００３９】
ＳＰＧ３００は、デジタルシステム１と同じチップ上か別個のチップ上にインプリメントされ得るであろうことが確認される。更に、信号ＣＰは、コンピュータプログラムにより制御される別個のテスティングシステムにより生成され得るであろう。
【００４０】
図３は、実パリティジェネレータ２００及びコンパレータ４００の実施例を図示し、その結果としてのモジュールに符号５００が付されている。モジュール５００は、パリティツリー回路と呼ばれる良く知られた構造で接続されたＸＯＲゲートの組及びバッファ５１１を有する。パリティツリーは、該ツリーの出力端子４０１において、論理値１を持つ場合にエラーが被テストモジュール内で発生したことを指示する信号ＥＤを生成する論理関数（１）を実現する。
【数４】
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ここでは、バッファ回路５１１は、入力部から出力部への如何なる入力信号の遅延も均衡させるために用いられる。
【００４１】
好ましくは、ブロック５００は、上記関係式（１）をインプリメントする、被テスト回路と同一のチップ上にインプリメントされる。図３におけるインプリメンテーションは、唯一可能なインプリメンテーションではなく、最も重要な側面は、出力信号ＥＤがブール関数
【数５】
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により生成されることである、ということを理解されたい。
【００４２】
本発明の保護の範囲はここに述べられる実施例に限定されないことに注意されたい。本発明の保護の範囲は請求項における参照符号によっても制限されるものではない。“有する”という語は請求項に言及されるもの以外の要素を除外するものではない。数詞が付かない要素は複数のこれら要素を除外するものではない。本発明の部分を形成する手段は、専用のハードウェアの形態や、プログラムされた汎用プロセッサの形態でインプリメントされても良い。本発明は、各新規の特徴また特徴の組合わせに帰する。
【図面の簡単な説明】
【図１】本発明の一実施例に従ってテストされるデジタルシステム１のブロック図を図示する。
【図２】本発明の他の実施例における状態パリティジェネレータ（ＳＰＧ）を表す。
【図３】本発明の他の実施例におけるパリティツリージェネレータ及びコンパレータを表す。
【図１】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
2004531141.tif 000028
2004531141.tif 000029
【国際調査報告】
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