(57)【要約】連続する２つの遅延素子（Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）ごとに複数の結合点（Ａ１，Ａ２，Ａ３，Ａ４，Ａ５）で結合された、遅延素子（Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）の直列結合を備え、前記遅延素子（Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）の直列結合はそれぞれ第１信号（ｙ）及び第２信号（ｘ）に結合された第１端（Ａ０）及び第２端（Ａ５）を持っており、第１及び第２信号（ｘ，ｙ）は同一周波数を持っていると共に互いに位相がずらされているパルス発生器において、２つの互いに異なる結合点（Ａ２，Ａ３）に結合され、２つの異なる結合点間の遅延素子の数と遅延素子の直列結合の総遅延時間との比率によって決定される時間幅の出力パルス（Ｏ）を発生するゼロクロス検出器（３）をさらに備えることを特徴とする。
2006503467.tif 000002
【特許請求の範囲】
【請求項１】
連続する２つの遅延素子ごとに結合点で結合された、複数の遅延素子の直列結合を備え、前記遅延素子の直列結合は、それぞれ第１信号及び第２信号に結合される第１端及び第２端を持っており、前記第１及び第２信号は同一周波数を持っていると共に互いに位相がずらされている、パルス発生器において、
２つの異なる結合点間に結合され、２つの異なる結合点間の遅延素子の数と遅延素子の直列結合の総遅延時間との比率によって決定される時間幅の出力パルスを発生するゼロクロス検出器をさらに備えたことを特徴とするパルス発生器。
【請求項２】
前記第１信号及び第２信号が、移相器に結合された発振器によって、発生される、請求項１に記載のパルス発生器。
【請求項３】
前記複数の遅延素子が、抵抗値の等しい抵抗手段を、備えている、請求項１に記載のパルス発生器。
【請求項４】
前記第１信号及び第２信号の位相が、互いに直交位相信号となるように、ずらされている、請求項３に記載のパルス発生器。
【請求項５】
直交位相信号となるように、互いに位相がずらされている、二つの信号が直交位相発振器によって発生される、請求項４に記載のパルス発生器。
【請求項６】
前記ゼロクロス検出器がラッチである、請求項１ないし５のいずれか１項に記載のパルス発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、連続する２つの遅延素子ごとに結合点で結合された、複数の遅延素子の直列結合（直列結合された複数の遅延素子）を備え、前記遅延素子の直列結合はそれぞれ第１信号及び第２信号に結合される第１端及び第２端を持っており、第１及び第２信号は同一周波数を持っていると共に互いに位相がずらされている、パルス発生器に関する。
【背景技術】
【０００２】
パルスすなわちバイナリ信号、又は正弦波信号は、通常、基準水晶発振器及び電圧制御発振器（ＶＣＯ）を用いて発生される。水晶発振器及びＶＣＯはＰＬＬ回路に接続される。高速パルスが必要とされる場合、ＶＣＯは高周波信号を発生しなければならない。５ＧＨｚを超えるＶＣＯを構成するのは簡単なことではない。従って、確かにジッタ要求が数ｐｓ（ピコ秒）より少ない場合、０．２ｎｓ未満の周期を有するパルスを発生するのは困難である。ＰＬＬにおけるジッタ量はＰＬＬに含まれるループフィルタの帯域幅に関係している。帯域幅が大きいほど、ジッタは少なくなる。安定性の理由から、ループ帯域幅は基準クロックより１桁ほど小さくなければならない。このようにして高い基準クロック周波数が有用になるのである。
【０００３】
米国特許第５８３８１７８号明細書はフェーズロックドループ（ＰＬＬ）を含む周波数逓倍器を開示している。このＰＬＬは、排他的論理和すなわちＸＯＲゲートによって作り上げられた論理和回路に、位相をずらした連続する両信号を出力する複数の遅延素子を備えている。少なくとも３レベルのＸＯＲゲート（three level of XOR gates）が必要なことが知られており、その場合、ＸＯＲゲートの総数は少なくとも７である。単一チップ上に集積化する場合、ゲートはＰＬＬによって用いられる面積を増大させ、その価格を高くする。さらに、正確な時間幅のパルス発生を行うＸＯＲゲートに付加する追加的な遅延が実現困難であることも知られている。さらにまた、ディジタルゲートのみを用いる場合、その入力端に入力される信号は急峻なエッジを有するバイナリ信号でなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって本発明の目的は、低価格で低ジッタの高周波パルス発生器を提供することである。
【課題を解決するための手段】
【０００５】
この目的は、最初の段落で述べたパルス発生器において、本発明により、２つの異なる結合点間に結合され、２つの異なる結合点間の遅延素子の数と遅延素子の直列結合の総遅延時間との比率によって決定される時間幅の出力パルスを発生するゼロクロス検出器をさらに備えることによって達成される。各遅延素子Ｄｉの遅延時間をｄｉとした時、全遅延素子を通しての総遅延時間Delayは、
【数１】
2006503467.tif 000003
である。位相差φｉは各遅延時間ｄｉに対応する。
【０００６】
第１信号と第２信号との間の位相差がΦであるとする。従って遅延素子Ｄｉに関連する位相差はφｉ／Φである。これらの遅延時間は明確な信号振幅レベルに関係させるのが都合（convenient）よく、信号の振幅が同一電圧値の＋値と−値との間にあること、すなわち信号が双極性であることを考慮すれば、都合よいレベルはゼロ電圧レベルである。信号がもし単一極性であるとすれば、最高値と最低値との間の平均値相当の電圧に対応するレベルを用いることができる。
【０００７】
本発明の一実施態様においては、移相器に結合された発振器が第１信号及び第２信号を発生する。位相をずらした信号を発生する比較的簡単な方式は発振器と移相器との間を結合することである。移相器は発振器によって発生された信号の周波数にほぼ等しい周波数を有し、互いに位相差を有する信号を出力する。位相差の値が特定の時間幅を有するパルスを発生する遅延素子の必要数を決定する。直交位相発振器が利用可能であれば、最近の通信システムにおけるように、第１及び第２信号は同相信号、及び発振器によって発生される直交信号でありうるということができる。それ故に、さらなるコスト低減及び複雑さの減少が得られる。
【０００８】
本発明の他の実施態様においては、複数の遅延素子が抵抗値の等しい抵抗手段を備えている。抵抗手段は、付加的な位相ずれを生ずることがなく、従って付加的な寄生遅延時間を生ずることがないので、遅延素子として用いるのに非常に適している。さらにまた、今日の最新の技術を利用すれば、非常に高精度の抵抗を集積化することが可能であり、従って互いにほぼ同等の遅延時間を得ることができる。
【０００９】
本発明の他の実施態様においては、ゼロクロス検出器はラッチである。良く知られているように、ラッチは、ディジタルシーケンシャル回路設計において利用される双安定装置である。第１信号がゼロより大きい時は、ラッチは論理値１を発生し、第２信号がゼロより大きい時は、ラッチは論理値０を発生する。パルスはコンプリメンタリ入力信号（相補入力信号）を用いて発生させることもできるということが知られている。付加的に、出力パルスは上記状況に対してコンプリメンタリでありうる。実際、ラッチを利用して出力パルスを得るのに、当業者にとって自明な数多くの組合せが可能である。
【発明を実施するための最良の形態】
【００１０】
本発明の上記及び他の特徴並びに利点は図面を参照して行う本発明の実施例の説明から明らかになるであろう。
【００１１】
図１は本発明によるパルス発生器を示すものである。このパルス発生器は遅延素子Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５の直列結合（直列結合された遅延素子Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）を備えている。連続する２つの遅延素子Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５ごとに複数の結合点Ａ１，Ａ２，Ａ３，Ａ４で互いに結合されている。遅延素子Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５の直列結合はそれぞれ第１信号ｙ及び第２信号ｘに結合された第１端Ａ０及び第２端Ａ５を持っている。信号ｘ，ｙは同一周波数を持っており、かつ互いに位相がずらされている。パルス発生器はさらに２つの異なる結合点Ａ２，Ａ３に結合されたゼロクロス検出器３を備えており、２つの異なる結合点間の遅延素子の数と遅延素子の直列結合の総遅延時間との比率によって決定される時間幅を有する出力パルスＯを発生する。各遅延素子Ｄｉにそれぞれの遅延時間diが対応するものと考えると、全遅延素子にわたる総遅延時間Delayは、
【数２】
2006503467.tif 000004
である。位相差φｉは各遅延時間diに対応する。第１信号ｙ及び第２信号ｘ間の総位相差がΦであると考える。よって、遅延素子Ｄｉに関係する位相差はφｉ／Φである。これらの遅延時間は信号の明確な振幅レベルに関連させるのが良く、都合よいレベルは、信号振幅が＋と−の間で同一電圧値となる、すなわち信号が双極性であるとすれば、ゼロ電圧レベルである。仮に信号が単一極性であるとすれば、最高電圧と最低電圧との間の平均電圧に対応するレベルを用いることができる。信号ｘ，ｙはそれぞれ移相器２に結合された発振器１によって発生される。
【００１２】
比較的高周波のパルスの発生メカニズムを、図２を用いて述べる。図２は直交位相信号及び抵抗を用いるパルス発生の一具体例を示すものである。抵抗は遅延素子として用いるのに非常に適している。というのは、そのような遅延素子は付加的な移相処理を導入することはなく、そのため付加的な寄生遅延を生ずることがないからである。さらに今日の技術手段を用いれば非常に高精度の抵抗を集積化することが可能であり、従って実質的に均等な遅延時間を得ることができる。
【００１３】
さらにまた、全ての抵抗がほぼ等しい値を持っており、従ってそれらの抵抗によりほぼ等しい遅延時間が得られるものと考える。それに加えて、次の考え方を提案する。すなわち、１ＧＨｚという周波数を有する正弦波信号を発生する直交位相発振器１０を考える。このような周波数のために、比較的低い位相ノイズが得られ（１ＭＨｚオフセットにおいて−１４０ｄＢｃ）、発振器は比較的大きな同調範囲（２：１以上）を持っている。１ＧＨｚ信号に対して、正弦波出力信号Ｉ及びＱのいずれかのゼロクロス点は０．５ｎｓだけ離れている。Ｉ信号を基準と考えれば、Ｑ信号は信号Ｉに比較して０．２５ｎｓだけ遅延している。なぜなら、両信号は直交関係にあるからである。各遅延素子は等しい値を持っているので、Ａ０及びＡ１点間に接続された抵抗におけるゼロクロス点はＩ信号に比較して０．０５ｎｓだけ遅延しており、Ａ１及びＡ２間に接続された抵抗のゼロクロス点は０．１ｎｓだけ遅延している。図３には、Ｉ／Ｑ信号及び中間信号がプロットされている。一般に等しい抵抗値のｎ個の抵抗の場合、ノードｊに、Ｉ信号に比較して０．２５ｎｓ／（ｎ*ｊ）に等しい遅延時間が生じ、一般にｎ個の抵抗に対して、隣り合う２抵抗間の遅延時間は０．０５ｎｓ又は０．２５ｎｓ／ｎである。我々はパルスを発生する高速ラッチを駆動するためにゼロクロスを用いることができる。隣接する両抵抗が用いられる場合、Ｉ及びＱ信号は１ＧＨｚの正弦波信号であれば、パルスは０．０５ｎｓすなわち２０ＧＨｚである。図２においてラッチ３０は抵抗間の連続する２つの接続点Ａ２及びＡ３に結合されている。信号Ｑがゼロより大きければラッチは論理値１を発生し、信号Ｉがゼロより大きければラッチは論理値ゼロを発生する。双極性信号が考慮される時は、パルスはコンプリメンタリ入力信号すなわちゼロより小さい信号を用いて発生することもできることは明らかである。付加的に、出力パルスは上述の状況にコンプリメンタリであることもできる。実際、ラッチを用いて出力パルスを得るために当業者にとっては自明な数多くの組合せも可能である。
【００１４】
経験上、ラッチによって導かれる１０ＧＨｚに至る周波数のノイズが直交位相発振器１０より少ないのは知られているところであり、それ故にゼロクロスに悪影響を与えることはない。従って、この場合、周波数１ＧＨｚの出力信号を提供する発振器１０から正確に０．１ｎｓのパルスを発生させることが可能である。電圧制御型の直交位相発振器１０が位相ノイズつまり出力パルスのジッタを低く保つためにフェーズロックドループ（ＰＬＬ）内でロックされることが考えられる。図２の抵抗は互いにマッチしていなければならない。現在、１８個の抵抗からなる抵抗ラダーの場合、１４ビットの精度が可能である。しかしながら、図２では５個の抵抗しか用いられていない。
【００１５】
抵抗におけるミスマッチが振幅エラーΔＡを引き起こすものと仮定する。
ΔＡ＝２Ａπｆｉ・Δｔ                                            （１）
【００１６】
（１）式においては、発振器１０が振幅Ａ及び周波数ｆｉを有する正弦波信号を発生するものと仮定されている。ミスマッチに関連する振幅エラーは、
ΔＡ／Ａ＝２−Ｂ                                                  （２）
と表される。ここで、Ｂは精度におけるビット数である。従って、遅延時間エラーは（３）式のように表される。
Δｔｍａｘ＝２−Ｂ／（πｆｉ）                                    （３）
【００１７】
一例として、抵抗マッチの１０ビットの精度を考え、発振器１０が１ＧＨｚの周波数を有する直交位相信号Ｉ，Ｑを発生するものと考える。５個の抵抗からなる抵抗ラダーで１００ｐｓパルスに対して、周波数ｆｉは１０ＧＨｚである。従って、ミスマッチによる時間エラーは０．０３ｐｓであることが分かるが、それは１００ｐｓパルスに対する受忍しうる精度より良好である。
【００１８】
原理的にこの技術は高速かつ正確なパルスが必要とされる所に使用可能である。ワイヤレス通信用の新しい原理がウルトラワイド・バンド・コミュニケーションなる名称で開発中である。この考え方では、情報は周波数ドメイン内にあるというよりは時間ドメイン内にある。１０ＭＨｚのパルスが発生され、データは正確な時間フレーム内でこのパルス上で変調される。この時間フレームを発生するために１ｐｓのパルス精度が必要とされるが、それは上記の例から容易に得られる。しかしながら、これは通常３〜６ｐｓの精度である商業ベースの水晶から普通に得られるものではない。
【００１９】
本発明の保護範囲はここに述べた実施例に限定されるものでないことに留意されたい。本発明の保護範囲は又、特許請求の範囲に付した参照符号によって限定されるものでもない。用語「備える」というのは、請求の範囲中に述べたもの以外のものを排除しないことを意味する。又、部材に単数又は複数の積極的な区別がない場合は、単数でも複数でもよいことを意味する。発明の一部を形成する手段は、専用のハードウェアの形で構成してもよいし、プログラムされた汎用プロセッサの形で構成してもよい。本発明の本質はそれぞれ新たな特徴にあり、又は特徴の組合せにある。
【図面の簡単な説明】
【００２０】
【図１】本発明によるパルス発生器のブロック図である。
【図２】直交位相信号及び複数の抵抗を用いるパルス発生器の一実施態様を示すブロック図である。
【図３】直交位相発振器によって発生される同相信号及び直交信号を示す波形図である。
【図１】
2006503467.tif 000005
【図２】
2006503467.tif 000006
【手続補正書】
【提出日】平成17年8月2日(2005.8.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
さらにまた、全ての抵抗がほぼ等しい値を持っており、従ってそれらの抵抗によりほぼ等しい遅延時間が得られるものと考える。それに加えて、次の考え方を提案する。すなわち、１ＧＨｚという周波数を有する正弦波信号を発生する直交位相発振器１０を考える。このような周波数のために、比較的低い位相ノイズが得られ（１ＭＨｚオフセットにおいて−１４０ｄＢ）、発振器は比較的大きな同調範囲（２：１以上）を持っている。１ＧＨｚ信号に対して、正弦波出力信号Ｉ及びＱのいずれかのゼロクロス点は０．５ｎｓだけ離れている。Ｉ信号を基準と考えれば、Ｑ信号は信号Ｉに比較して０．２５ｎｓだけ遅延している。なぜなら、両信号は直交関係にあるからである。各遅延素子は等しい値を持っているので、Ａ０及びＡ１点間に接続された抵抗におけるゼロクロス点はＩ信号に比較して０．０５ｎｓだけ遅延しており、Ａ１及びＡ２間に接続された抵抗のゼロクロス点は０．１ｎｓだけ遅延している。一般に等しい抵抗値のｎ個の抵抗の場合、ノードｊに、Ｉ信号に比較して０．２５ｎｓ／（ｎ*ｊ）に等しい遅延時間が生じ、一般にｎ個の抵抗に対して、隣り合う２抵抗間の遅延時間は０．０５ｎｓ又は０．２５ｎｓ／ｎである。我々はパルスを発生する高速ラッチを駆動するためにゼロクロスを用いることができる。隣接する両抵抗が用いられる場合、Ｉ及びＱ信号は１ＧＨｚの正弦波信号であれば、パルスは０．０５ｎｓすなわち２０ＧＨｚである。図２においてラッチ３０は抵抗間の連続する２つの接続点Ａ２及びＡ３に結合されている。信号Ｑがゼロより大きければラッチは論理値１を発生し、信号Ｉがゼロより大きければラッチは論理値ゼロを発生する。双極性信号が考慮される時は、パルスはコンプリメンタリ入力信号すなわちゼロより小さい信号を用いて発生することもできることは明らかである。付加的に、出力パルスは上述の状況にコンプリメンタリであることもできる。実際、ラッチを用いて出力パルスを得るために当業者にとっては自明な数多くの組合せも可能である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
【図１】本発明によるパルス発生器のブロック図である。
【図２】直交位相信号及び複数の抵抗を用いるパルス発生器の一実施態様を示すブロック図である。
【国際調査報告】
2006503467.tif 000007
2006503467.tif 000008