(57)【要約】複数のトリップポイントを有するヒューズラッチ装置、およびその方法が開示されている。ヒューズラッチに複数の読み取り入力を与えることにより、ヒューズラッチの抵抗性のトリップポイントを変えることができる。複数のトリップポイントを有するヒューズラッチと、スレーブラッチとを組み合わせることにより、マスタースレーブフリップフロップを形成することができ、複数のマスタースレーブフリップフロップを直列接続することにより、シフトレジスターを形成することができる。トリップポイントを変えることにより、ヒューズの読み取り動作中にヒューズラッチのマージンを分析できるテストを用いることができる。
2006515100.tif 000002
【特許請求の範囲】
【請求項１】
第１端子を有するヒューズリンクと、
ヒューズリンクの第１端子に接続された第１端子およびデータ入力ノードに接続された第２端子を有する第１読み取りスイッチと、
第１読み取りスイッチの制御入力部に接続された第１読み取り入力制御部と、
ヒューズリンクの第１端子に接続された第１端子および前記データ入力ノードに接続された第２端子を有する第２読み取りスイッチと
第２読み取りスイッチの制御入力部に接続された第２読み取り入力制御部と、
データ入力ノードに接続された入力端子、およびデータ出力端子を有するラッチ回路とを備えている集積回路。
【請求項２】
前記スイッチが電界効果型トランジスタ（ＦＥＴｓ）であって、前記スイッチの第１端子と第２端子とがトランジスタソースまたはドレインであり、前記スイッチの制御入力部がトランジスタゲートである請求項１に記載の集積回路。
【請求項３】
前記ラッチは、第１データ入力ノードに接続されたラッチ負帰還信号をさらに有する請求項１に記載の集積回路。
【請求項４】
前記ラッチは、交差接続された第１インバータおよび第２インバータをさらに有しており、第１インバータはデータ入力ノードに接続された入力部とデータ出力端子に接続された出力部とを有している一方、第２インバータはデータ出力端子に接続された入力部と前記ラッチ負帰還信号に接続された出力部とを有している請求項３に記載の集積回路。
【請求項５】
前記第１インバータは、
前記データ入力ノードに接続されたゲート、電源電圧線に接続された第１端子、および第１インバータの出力部に接続された第２端子を有する第１ＰＦＥＴと、前記データ入力ノードに接続されたゲート、電源接地線に接続された第１端子、および第１インバータの出力部に接続された第２端子を有する第１ＮＦＥＴとをさらに有する一方、
前記第２インバータは、
第１インバータの出力部に接続されたゲート、電源電圧線に接続された第１端子、および、前記ラッチ負帰還信号に接続された第２端子を有する第２ＰＦＥＴと、第１インバータの出力部に接続されたゲート、電源接地線に接続された第１端子、および、前記ラッチ負帰還信号に接続された第２端子を有する第２ＮＦＥＴとをさらに有する請求項４に記載の集積回路。
【請求項６】
前記ヒューズリンクの第１端子に接続された第１端子および前記データ入力ノードに接続された第２端子を有する第３読み取りスイッチと、第３読み取りスイッチの制御入力部に接続された第３読み取り入力制御部とをさらに有する請求項１に記載の集積回路。
【請求項７】
データ入力ノードに接続された第１端子および電源電圧線に接続された第２端子を有するプリチャージスイッチと、プリチャージスイッチの制御入力部に接続されたプリチャージ入力制御部とをさらに備えている請求項１に記載の集積回路。
【請求項８】
データ入力ノードに接続された第１端子および電源電圧線に接続された第２端子を有する第３読み取りスイッチと、第３読み取りスイッチの制御入力部に接続された第３読み取り入力制御部とを備えている請求項７に記載の集積回路。
【請求項９】
前記ヒューズリンクは、ヒュージブルリンクである請求項１に記載の集積回路。
【請求項１０】
前記ヒューズリンクは、アンチヒューズである請求項１に記載の集積回路。
【請求項１１】
第１端子を有するヒューズリンクと、
ヒューズリンクの第１端子に接続された第１端子、データ入力ノードに接続された第２端子、および第１読み取り入力制御部に接続された制御入力部を有する第１読み取りスイッチと、
データ入力ノードに接続された第１端子、電源電圧線に接続された第２端子、および第２入力制御部に接続された制御入力部を有する第２スイッチと、
データ入力ノードに接続された第１端子、電源電圧線に接続された第２端子、および第３入力制御部に接続された制御入力部を有する第３スイッチと、
前記データ入力ノードに接続された入力端子、およびデータ出力端子を有するラッチ回路とを有する集積回路。
【請求項１２】
前記スイッチが電界効果型トランジスタ（ＦＥＴｓ）であって、前記スイッチの第１端子と第２端子とがトランジスタソースまたはドレインであり、前記スイッチの制御入力部がトランジスタゲートである請求項１１に記載の集積回路。
【請求項１３】
前記ラッチは、第１データ入力ノードに接続されたラッチ負帰還信号をさらに有する請求項１１に記載の集積回路。
【請求項１４】
前記ラッチは、交差接続された第１インバータおよび第２インバータをさらに有しており、第１インバータはデータ入力ノードに接続された入力部とデータ出力端子に接続された出力部とを有している一方、第２インバータはデータ出力端子に接続された入力部と前記ラッチ負帰還信号に接続された出力部とを有している請求項１３に記載の集積回路。
【請求項１５】
前記第１インバータは、
前記データ入力ノードに接続されたゲート、電源電圧線に接続された第１端子、および第１インバータの出力部に接続された第２端子を有する第１ＰＦＥＴと、前記データ入力ノードに接続されたゲート、電源接地線に接続された第１端子、および第１インバータの出力部に接続された第２端子を有する第１ＮＦＥＴとをさらに有する一方、
前記第２インバータは、
第１インバータの出力部に接続されたゲート、電源電圧線に接続された第１端子、および、前記ラッチ負帰還信号に接続された第２端子を有する第２ＰＦＥＴと、第１インバータの出力部に接続されたゲート、電源接地線に接続された第１端子、および、前記ラッチ負帰還信号に接続された第２端子を有する第２ＮＦＥＴとをさらに有する請求項１４に記載の集積回路。
【請求項１６】
ヒューズリンクの第１端子に接続された第１端子および前記データ入力ノードに接続された第２端子を有する第４読み取りスイッチと、第４読み取りスイッチの制御入力部に接続された第４読み取り入力制御部とを有する請求項１１に記載の集積回路。
【請求項１７】
第２スイッチは読み取りスイッチであり、第３スイッチがプリチャージスイッチである請求項１１に記載の集積回路。
【請求項１８】
第２入力制御部と第２スイッチとの間に切替禁止回路が設けられており、
この切替禁止回路は、第２入力制御部に接続された第１入力部と、データ出力端子に接続された第２入力部と、第２スイッチの制御入力部に接続された出力部と、を有する請求項１７に記載の集積回路。
【請求項１９】
ヒューズリンク、ヒューズリンクとデータ入力ノードとの間に設けられた第１読み取りスイッチ、データ入力ノードに接続された第２読み取りスイッチ、データ入力ノードと電源電圧との間に接続されたプリチャージスイッチ、およびデータ入力ノードに接続された入力部とデータ出力ノードとを備えている記憶ラッチを有する第１マスターラッチと、
前記データ出力ノードに接続された入力部を有する第１スレーブラッチとを有する集積回路。
【請求項２０】
入力部と、前記データ入力ノードに接続された出力部とを有する第１トランスミッションゲート、および前記記憶ラッチのデータ出力ノードと第１スレーブラッチ入力部との間に設けられた第２トランスミッションゲートをさらに備えている請求項１９に記載の集積回路。
【請求項２１】
シフトレジスタを構成する第１マスターラッチおよびスレーブラッチに直列接続された第２マスタースレーブフリップフロップをさらに備えている請求項１９に記載の集積回路。
【請求項２２】
集積回路上でヒューズラッチをテストする方法であって、
ヒューズラッチをプリセットする工程と、
ヒューズラッチの第１トリップポイントに基づいて、ヒューズラッチ中に第１ヒューズ値セットを記憶するために、第１ヒューズ読み取り信号を活性化する工程と、
ヒューズラッチ中に記憶された第１ヒューズ値セットを読み取る工程と、
ヒューズラッチをプリセットする工程と、
ヒューズラッチの第２トリップポイントに基づいて、ヒューズラッチ中に第２ヒューズ値セットを記憶するために、第２ヒューズ読み取り信号を活性化する工程と、
ヒューズラッチ中に記憶された第２ヒューズ値セットを読み取る工程と、
第１ヒューズ値セットと、第２ヒューズ値セットとを比較する工程と、
を含む方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、全般的にヒューズラッチ装置および方法に関し、より具体的には、複数のトリップポイントを有するヒューズラッチ装置および方法に関する。
【０００２】
プロセッサ、マイクロコントローラ、およびメモリなどの半導体集積回路は、各チップを個々に構成するヒューズ部材を備えている。チップ毎に調整可能なパラメータの一例としては、内部タイミング、給電電圧レベル、チップＩＤ番号、および修理情報などがある。特に、修理情報は、メモリ回路（例えば、ＤＲＡＭ）中で用いられる。そして、この修理情報によって、欠陥素子に代わって用いられる予備部材の使用方法が制御される。チップのメモリ容量が常に増加している中で、ヒューズの数も増加している。例えば、一般的な、６４ＭＢのＤＲＡＭ回路は、数千のヒューズ部材を有している。
【０００３】
このヒューズは、通常、ヒューズラッチ回路により評価される。ヒューズラッチ回路は、ヒューズリンクのアナログ抵抗値をデジタル値（Ｈｉｇｈ（Ｈ）またはＬｏｗ（Ｌ））に変換する。さらに、ヒューズラッチは、このデジタル値を記憶する。一般的なヒューズラッチでは、この記憶機能は、一対の交差接続されたインバータを用いて実現される。第１インバータの入力信号は、プリチャージ信号によって制御されるプリチャージスイッチと、読み取り信号によって制御される読み取りスイッチとに接続されている。読み取りスイッチは、ヒューズラッチ入力部とヒューズ部材の一方の端子とを互いに接続している。また、ヒューズ部材の他方の端子は、接地電源に接続されている。第１インバータの出力は、ヒューズラッチ出力に供給される。そして、この第１インバーターの出力は、第２インバータの入力にも接続されている。第２インバータの出力は、第１インバータの入力に接続され、これによりラッチ機能が提供されている。
【０００４】
一般に、ヒューズの評価方法は、２つの工程、すなわち、プリチャージ工程および読み取り工程からなる。プリチャージ工程では、実際にヒューズの値を読み取る前に、ヒューズラッチの入力をプリチャージすることにより、ヒューズラッチが初期化される。その後、読み取り工程で、読み取りスイッチがＯＮされ、ヒューズラッチがヒューズ端子と接続される。ここで、ヒューズ抵抗がＬであれば、ヒューズラッチの状態は切り替わる一方、ヒューズ抵抗がＨであれば、ヒューズラッチの状態はそのままである。すなわち、ヒューズ部材、読み取りスイッチ、および第２インバータは、電源電圧と接地との間の分圧抵抗網を形成する抵抗部材である。ラッチ回路は、入力における電圧に応答し、この電圧は、分圧器中の抵抗部材の抵抗関数である。
【０００５】
ヒューズ評価工程の最終段階では、ヒューズラッチの出力によって、ヒューズの状態が示される。一般に、例えばレーザまたは電気ヒューズでは、抵抗が低ければ、ヒューズは飛んでいないことを示す一方、抵抗が高ければ、ヒューズが飛んでいることを示す。ヒューズが飛ぶのは、一般に、ヒューズリンクにエネルギー（例えば、レーザービーム、電流）が与えられたためである。その結果、ヒューズリンクは故意的に損傷を受け、ヒューズが飛ぶ前の抵抗に比して、高い抵抗を示す。通常、ラッチの特性は、単一の値、すなわち、ラッチのトリップポイントによってまとめられる。ヒューズ抵抗がラッチのトリップポイントより低ければ、ラッチ出力はＨであり、これは、ヒューズが飛んでいないことを示す。ヒューズ抵抗がラッチのトリップポイントより高ければ、ラッチ出力はＬであり、これは、ヒューズが飛んでいることを示す。
【０００６】
ヒューズラッチのトリップポイントは、飛んでいないヒューズの抵抗よりも高く、飛んでいるヒューズの抵抗よりも低いことが理想的である。この３つの抵抗値（ヒューズラッチのトリップポイント、飛んでいないヒューズの抵抗、および飛んでいるヒューズの抵抗）は、一定ではなく、他のパラメータの変動により影響を受ける。これらのパラメータには、例えば作動温度、ヒューズラッチの製造工程、および、電源電圧などがある。ヒューズラッチの動作に信頼性を持たせるために、これら３つの抵抗値が重複することなく、これら３つの値の間に十分なマージンが取られていることが好ましい。３つの抵抗値が重複すれば、ヒューズが飛んでいるのに、飛んでいないとしてヒューズラッチが誤って示したり、ヒューズが飛んでいないのに、飛んでいるものとしてヒューズラッチが誤って示したりする。
【０００７】
しかし、従来、ヒューズラッチで得られる信号は、ヒューズラッチ出力信号のみであり、このヒューズラッチ出力信号は、ＨまたはＬのいずれかの状態を取るデジタル信号であった。そのため、飛んでいないヒューズの抵抗とトリップポイントとの間のマージンに関する情報が提供されず、さらに、トリップポイントと飛んでいるヒューズの抵抗との間のマージンに関する情報も提供されない。従って、従来のヒューズラッチ回路では、一般的に、動作の信頼性についてのテストを適切に行なうことができなかった。
【０００８】
ヒューズラッチ用に複数のトリップポイントを有する本発明の好適な実施形態により、これらの問題およびその他の問題を解決、または回避し、一般に、技術的な有用性が達成される。これは、例えば、ヒューズラッチのトリップポイントの抵抗を変えることができる読み取り入力をヒューズラッチに複数個設けることにより得られる。トリップポイントを変えることにより、ヒューズ読み取り動作中にヒューズラッチのマージンを分析するテスト方法を用いることができる。このテスト方法の結果を用いて、半導体素子のヒューズラッチが十分信頼性を有するか否かを特定することができる。もし、十分信頼性がない場合、半導体素子は、例えば、再設計、置換、修理、または廃棄される。本発明の好適な実施形態では、ヒューズラッチを有するフリップフロップを備え、これらのフリップフロップが直列接続され、シフトレジスタを形成している。このような構成を用いて、集積回路の分析のために、ヒューズの値を効率的に読み取ることができる。
【０００９】
本発明の好適な実施形態によれば、集積回路は、第１端子を有するヒューズリンクと、ヒューズリンクの第１端子に接続された第１端子およびデータ入力ノードに接続された第２端子を有する第１読み取りスイッチと、第１読み取りスイッチの制御入力部に接続された第１読み取り入力制御部と、ヒューズリンクの第１端子に接続された第１端子および前記データ入力ノードに接続された第２端子を有する第２読み取りスイッチと第２読み取りスイッチの制御入力部に接続された第２読み取り入力制御部と、前記データ入力ノードに接続された入力端子、およびデータ出力端子を有するラッチ回路とを有する。
【００１０】
本発明の別の好適な実施形態によれば、第１端子を有するヒューズリンクと、ヒューズリンクの第１端子に接続された第１端子、データ入力ノードに接続された第２端子、および第１読み取り入力制御部に接続された制御入力部を有する第１読み取りスイッチと、データ入力ノードに接続された第１端子、電源電圧線に接続された第２端子、および第２入力制御部に接続された制御入力部を有する第２スイッチと、データ入力ノードに接続された第１端子、電源電圧線に接続された第２端子、および第３入力制御部に接続された制御入力部を有する第３スイッチと、前記データ入力ノードに接続された入力端子、およびデータ出力端子を有するラッチ回路とを有する。
【００１１】
本発明のさらに別の好適な実施形態によれば、複数のトリップポイントを有するヒューズラッチと、スレーブラッチとを組み合わせることにより、マスタースレーブフリップフロップを形成することができ、複数のマスタースレーブフリップフロップを直列接続することにより、シフトレジスタを形成することができる。
【００１２】
本発明の別の好適な実施形態によれば、集積回路上でヒューズラッチをテストする方法は、ヒューズラッチをプリセットする工程と、ヒューズラッチの第１トリップポイントに基づいて、ヒューズラッチ中に第１ヒューズ値セットを記憶するために、第１ヒューズ読み取り信号を活性化する工程と、ヒューズラッチ中に記憶された第１ヒューズ値セットを読み取る工程と、ヒューズラッチをプリセットする工程と、ヒューズラッチの第２トリップポイントに基づいて、ヒューズラッチ中に第２ヒューズ値セットを記憶するために、第２ヒューズ読み取り信号を活性化する工程と、ヒューズラッチ中に記憶された第２ヒューズ値セットを読み取る工程と、第１ヒューズ値セットと、第２ヒューズ値セットとを比較する工程とを含む。
【００１３】
本発明の好適な実施形態の利点は、ヒューズラッチに、複数のヒューズラッチ用トリップポイントが設けられている点である。
【００１４】
本発明の好適な実施形態の別の利点は、ヒューズラッチ用の複数のトリップポイントにより、ヒューズラッチの作動のマージンに関して、信頼性が得られることである。
【００１５】
本発明の好適な実施形態の別の利点は、異なるプリチャージ−読み取り−シフトの周期中のバイナリデータ値を比較することによって、デジタル的に、アナログヒューズ抵抗の信頼性分析をすることができる点である。
【００１６】
本発明の好適な実施形態の別の利点は、数千のヒューズラッチの信頼性が、非常に少数の入力信号および出力信号を得ることによって評価可能であることである。
【００１７】
上述は、本発明の特徴と技術的利点とを大まかに述べたもので、以下の本発明の詳細な説明で、よりよく理解されるであろう。本発明の請求項の主題となるさらなる特徴および利点は、以下に詳しく説明する。開示された思想および具体的な実施形態は、本発明の目的と同じ目的を達成するための別の構造およびプロセスを一部修正し、設計するための基礎として利用可能であることを、当業者は理解するであろう。また、このような等価な構造は、従属請求項に示す本発明の思想および範囲から離れるものではないことも、当業者は理解するであろう。
【００１８】
本発明およびその利点をより完全に理解するために、以下に添付の図面に関連した説明が参照される。図中、一般に同じ参照符号は同じ部材を示す。
【００１９】
現在の段階での好適な形態およびその使用に関して、以下に詳しく説明する。しかし、本発明は多様な具体的な状況において実施可能である、多くの応用を可能とする発明思想である。以下で述べる具体的な実施形態は、本発明の形態およびその使用に関する代表的な具体例を示すのみであり、本発明の範囲を限定するものではない。
【００２０】
本発明は、具体的な環境、すなわち、集積回路のヒューズの評価という状況における好適な実施形態に関して説明する。しかし、本発明は、他の集積回路の応用、分散型回路応用、およびその組み合わせにも応用可能である。また、ヒューズ情報を読み取る好適な実施形態として、直列接続されたフリップフロップを有するシフトレジスタに関して説明をするが、当業者であれば、他の回路構成を使って、評価用に、ヒューズ情報を読み取り可能であると理解できる。
【００２１】
容易に参照できるように、図面中で各部材の表示に、全般に後述する〔符号の説明〕の参照符号の命名法を用いている。
【００２２】
図１に、従来の一般的なヒューズラッチ１００を示す。ヒューズラッチ１００の記憶機能は、一対の交差接続されたインバータを用いて実現することができる。第１インバータはＰＦＥＴ１２４およびＮＦＥＴ１２５により形成される一方、第２インバータはＰＦＥＴ１２２およびＮＦＥＴ１２３により形成される。
【００２３】
第１インバータの入力ノード１０４は、プリチャージスイッチ（この場合、ＰＦＥＴ１２６）に接続されている。プリチャージ信号１０１が、Ｌに設定されると、ＰＦＥＴ１２６は、導通状態となるか、または、入力１０４が正の電源装置１１１に接続されてＯＮになる。これにより、入力１０４は、Ｈになる。これに応じて、出力信号１０３は、Ｌ状態になる。出力信号１０３は、第２インバータの入力として用いられるので、ＰＦＥＴ１２６が非導通状態に切り替わった場合でも、または、ＰＦＥＴ１２６がプリチャージ信号１０１を再びＨにして、ＰＦＥＴ１２６がＯＦＦになった場合でも、第２インバータの出力はＨになりノード１０４もＨで保たれる。また、ノード１０４は、読み取り信号１０２により制御されている読み取りスイッチ（この場合、ＮＦＥＴ１２７）に接続されている。このＮＦＥＴ１２７は、ヒューズ部材１３０の一方の端子にも接続されている。このヒューズ部材１３０の他方の端子は、接地電圧１１２に接続されている。
【００２４】
ヒューズ評価方法は、大きく分けると２つの工程、すなわち、プリチャージ工程と、読み取り工程とからなる。プリチャージ工程中、ＰＦＥＴ１２６をＯＮにすることによりプリチャージ信号１０１はＬとなり、ノード１０４をＨ状態にして、このノード１０４のＨ状態を保つ（ラッチする）。プリチャージ工程では、実際にヒューズを評価する前のヒューズラッチの初期化が行なわれる。ラッチがプリチャージされた後で、プリチャージ信号１０１は、再び、Ｈとなる。
【００２５】
ヒューズ評価工程の第２の工程は、読み取り信号１０２をＨにして、ＮＦＥＴ１２７をＯＮにすることにより開始される。第２インバータのＰＦＥＴ１２２によって、ＮＦＥＴ１２７、ノード１０５、およびヒューズ１３０を電流が下降して流れる。ヒューズ抵抗が低い場合、内部ノード１０４の電圧は下降し、ノード１０４において、Ｈ状態からＬ状態に変わるようにラッチが作動する。しかし、ヒューズ抵抗が高い場合、ノード１０４における電圧の降下量が低いので、ラッチの状態は切り替わらない。すなわち、ＰＦＥＴ１２２、ＮＦＥＴ１２７、ＮＦＥＴ１２３、およびヒューズ部材１３０は、２つの電源電圧１１１・１１２の間の抵抗分割器網を形成する抵抗部材として見ることができる。ラッチ回路は、電圧分割器の４つの抵抗部材の抵抗の関数であるノード１０４における電圧に応答する。
【００２６】
ヒューズ評価工程の最後では、ヒューズラッチの出力信号１０３は、ヒューズの状態を示している。ヒューズ抵抗が低い場合、信号１０３はＨである一方、ヒューズ抵抗が高い場合、信号１０３はＬである。レーザーヒューズまたは電気ヒューズである場合に、低い抵抗は、ヒューズが飛んでいないことを示し、高い抵抗は、ヒューズが飛んでいることを示す。一般に、ヒューズリンクにエネルギー（例えば、レーザービーム、電流）が与えられることによりヒューズが飛ぶ。その結果、ヒューズは故意に損傷を受け、ヒューズが飛ぶ前の抵抗に比べて高い抵抗を示す。
【００２７】
一般に、ラッチの特性は、単一の値、すなわち、ラッチのトリップポイントによってまとめられる。この値は、出力信号１０３で示される、飛んだヒューズと飛んでいないヒューズとを区別するヒューズ部材の抵抗を示す。信号１０３によって、ヒューズ抵抗がトリップポイントを下回る場合は、ヒューズが飛んでいないと示され、逆に、ヒューズ抵抗がトリップポイントを上回る場合は、ヒューズが飛んだと示される。
【００２８】
上述したように、上述の３つの抵抗値（ヒューズラッチのトリップポイント、飛んでいないヒューズの抵抗、および飛んだヒューズの抵抗）は一定ではなく、他のパラメータの変化により影響を受ける。このパラメータは、例えば、作動温度、ヒューズラッチの製造工程、および電源電圧である。その結果、抵抗値は、図１Ｂに示すように、ある抵抗間隔をあけて分布する。信頼性を持ってヒューズラッチを作動させるためには、３つの分布が重ならず、それぞれの分布の間に十分なマージンが取られることが好ましい。３つの分布が重なってしまうと、飛んだヒューズが、誤ってヒューズラッチによって飛んでいないものとして示されることがありえ、またその逆もありえる。
【００２９】
さらに、図１のヒューズラッチでは、得られる値は、ヒューズラッチの出力信号１０３だけである。この信号は、ＨまたはＬのデジタル信号であるため、飛んでいないヒューズ抵抗とトリップポイントとの間のマージンについての情報を提供していない。同様に、トリップポイントと飛んだヒューズの抵抗との間のマージンについての情報もない。したがって、図１のヒューズラッチ回路が一般に信頼性のある作動が行なわれるか否かを適切にテストすることはできない。
【００３０】
図２は、本発明の第１実施形態を示している。この実施形態は、従来のヒューズラッチ１００の問題点を解決している。ヒューズラッチ２００は、図１に示すヒューズラッチの部材以外に、第２読み取りスイッチ（この場合、ＮＦＥＴ２２１として実装）を備えている。この読み取りスイッチは、第１読み取りスイッチ（この場合、ＮＦＥＴ２２７として実装）と並列に配されている。入力読み取り信号２０６がＨ状態である場合、ＮＦＥＴ２２１は導電状態となる。
【００３１】
このように２つのスイッチを並列に設けることによって、３つのスイッチ構成は、ヒューズラッチの読み取りのために３つの異なる電流路を提供する。具体的には、入力信号２０６がＨで、入力信号２０２がＬの場合、入力信号２０６がＬで、入力信号２０２がＨの場合、および入力信号２０６がＨで、入力信号２０２もＨの場合である。ＮＦＥＴ２２１・２２７の抵抗の導電状態が等しくない場合、これらの３つの構成のそれぞれにおいて、ノード２０４とノード２０５との間の抵抗が異なる。その結果、ヒューズラッチ２００は、異なる３つのトリップポイント、すなわち、入力信号２０６・２０２の各構成に対してそれぞれ１つずつのトリップポイントを有する。なお、両方のスイッチが導電状態にある場合に、ヒューズラッチのトリップポイントは最も高くなる。
【００３２】
ヒューズラッチのトリップポイントを変えるテストは、読み取り時の出力信号２０３を追跡しながら、入力信号２０６・２０２を変えることにより行なわれる。これにより、出力信号２０３は、ヒューズ読み取り動作時にヒューズラッチのマージンを示すことができるので有用である。別の例を図８を用いて後に説明する。ある特定の適用を行なう場合、データ入力信号２０９を、回路ノード２０４に接続することもできる。
【００３３】
図３は、本発明の第２実施形態を示す図である。この実施形態では、読み取りスイッチ（この実施形態では、ＰＦＥＴ３２０として実装）が１つ追加されている。この読み取りスイッチは、読み取り動作中、ノード３０４を正の電源３１１に接続している。読み取りスイッチ３２０は、読み取り信号３０６により制御される。この実施形態では、異なる２つの構成により、読み取り動作のための異なる２つの電流路が提供される。読み取り信号３０６がＨに設定されると、ＰＦＥＴ３２０は導通せず、ヒューズラッチは、図１の従来のヒューズラッチと同様に動作する。しかし、読み取り動作中に、読み取り信号３０６をＬに設定することにより、ＰＦＥＴ３２０はＯＮされ、２つのＰＦＥＴ３２２・３２０が並列になり、ノード３０４から正の電源３１１への電流路が設けられる。これゆえに、ヒューズラッチのトリップポイントは、より低くなる。これは、ラッチをノード３０４においてＨからＬにトリップするためには、ヒューズの抵抗が低くなければならないためである。この場合も、読み取り信号３０６を切り替えてヒューズのトリップポイントが変えられることを利用して、読み取り入力３０６とモニター出力３０３とを動作させることにより、ヒューズラッチのマージンを調べるテストを行なうことが可能である。
【００３４】
図４は、図３のヒューズラッチに代わるヒューズラッチの実施形態を示す図である。図４の回路は、図３の回路の場合よりも読み取り動作時の消費電流が少ない。図４の回路では、ヒューズが、ヒューズラッチのトリップポイントを下回る抵抗値を示す場合、ヒューズラッチはトリップし、ノード４０４はＬになる。それゆえ、ノード４０３はＨになるため、ＰＦＥＴ４２２はＯＦＦされる。加えて、信号４０３のＨ値がインバータ４４１の出力をＨにするので、ＰＦＥＴ４２０のゲート入力信号４０７がＨになる。インバータ４４１の入力は、ＮＯＲゲート４４２の２つの入力により駆動される。ＮＯＲゲート４４２の一方の入力部は、読み取り制御信号４０６に接続され、ＮＯＲゲート４４２の他方の入力部は、ヒューズ出力部４０３に接続されている。この結果、データ出力信号４０３がＨ状態になるとすぐに、ＰＦＥＴ４２０・４２２がＯＦＦされ、ＮＦＥＴ４２７およびヒューズ部材４３０に電流が流れなくなる。図３の場合は、読み取り制御信号３０６がＨである限り、ＰＦＥＴ３２０がＯＮであるが、図４の場合はこれとは異なる。
【００３５】
これゆえに、図３のヒューズラッチは、低い抵抗値のヒューズ読み取り時に消費する電流が、図４のヒューズラッチの場合よりも多い。一般的な構成では、ヒューズラッチの状態が変わった後で、図３の回路が消費する電流は、約５０μＡで、図４の回路では２０ｎＡのみである。この消費電力の差は、チップ上で多くのヒューズが用いられた場合には、非常に重要になる。例えば、６４ＭＢのＤＲＡＭチップで、約５０００個のヒューズラッチがある場合、ヒューズの８０％が飛んでいないと仮定するならば、読み取り時の電流は、約２００ｍＡから約８０μＡまで低減することができる。
【００３６】
図５は、図２の回路の別の実施形態である。この実施形態では、ヒューズラッチ用のトリップポイントの数を、読み取りスイッチを追加することにより増やすことができる。この実施形態では、さらなる読み取りスイッチであるＮＦＥＴ５２９が、図２のヒューズラッチ中にすでにある読み取りスイッチＮＦＥＴ５２１およびＮＦＥＴ５２７に並列接続される。３つＮＦＥＴの大きさを適切にすることによって、ヒューズラッチは、トリップポイントを７つまで備えることができる。この７つは、（１）信号５０２がＯＮ、（２）信号５０６がＯＮ、（３）信号５０８がＯＮ、（４）信号５０２・５０６がＯＮ、（５）信号５０２・５０８がＯＮ、（６）信号５０６・５０８がＯＮ、（７）信号５０２・５０６・５０８がＯＮ、の７つである。このように、読み取りスイッチをさらに追加することにより、トリップポイントをさらに設けることができる。
【００３７】
この方法は、図３または図４のヒューズラッチにも同様に適用することができる。この場合、追加のＰＦＥＴ読み取りスイッチを、既存のＰＦＥＴ読み取りスイッチ３２０またはＰＦＥＴ読み取りスイッチ４２０に対して並列接続する。さらに、本発明の別の好適な実施形態によれば、ヒューズラッチは、１つまたは複数の追加のＮＦＥＴ読み取りスイッチと、１つまたは複数の追加のＰＦＥＴ読み取りスイッチとを設けることにより、図２および図３の回路の組み合わせとすることも可能である。本発明の別の好適な実施形態では、ヒューズラッチは、接地電源ではなく、正の電源に接続されたヒューズ部材を備えている。また、ある特定の応用において好ましい場合、データ入力信号５０９は、回路ノード５０４に接続されてもよい。
【００３８】
図６は、本発明の好適な実施形態による、複数のトリップポイントを有するヒューズラッチに基づくマスタースレーブＤタイプフリップフロップ６００を示す図である。この実施形態では、図２の複数のトリップポイントを有するヒューズラッチが用いられているが、いずれの実施形態のものを用いてもよい。図６の回路は、２つのトランスミッションゲートを有し、各々のトランスミッションゲートが、１つのＰＦＥＴと１つのＮＦＥＴとからなる。第１トランスミッションゲートは、ＰＦＥＴ６６２と、ＮＦＥＴ６６３とを有する。ＰＦＥＴ６６２のゲートは、活性Ｌクロック信号ＣＬＫｎ６５３に接続され、ＮＦＥＴ６６３のゲートは、活性Ｈクロック信号ＣＬＫ６５４に接続されている。ここで、ＣＬＫｎ６５３は、ＣＬＫ６５４の反転信号である。ＮＦＥＴ６６３およびＰＦＥＴ６６２は、ＣＬＫ６５４がＨで、ＣＬＫｎ６５３がＬの場合、Ｄタイプフリップフロップのデータ入力６５２を、ヒューズラッチ２００のノード６０４に接続する。
【００３９】
ＣＬＫ６５４がＬで、ＣＬＫｎ６５３がＨの場合、ＮＦＥＴ６６５およびＰＦＥＴ６６４からなる第２トランスミッションゲートは、ヒューズラッチ２００の出力６０３をノード６８１に接続する。ノード６８１は、入力を一般的なラッチ６９０に送る。一般的なラッチ６９０は、ＰＦＥＴ６６６、ＮＦＥＴ６６７、ＰＦＥＴ６６８、およびＮＦＥＴ６６９からなり、これらが、一対の交差接続インバータとして接続されている。一般的なラッチ６９０は、マスタースレーブＤタイプフリップフロップのスレーブ部分として機能する。この結果、ＣＬＫ６５４がＨで、ＣＬＫｎ６５３がＬの場合、データビットが、データ入力６５２からヒューズラッチ２００に送られる。同様に、ＣＬＫ６５４がＬで、ＣＬＫｎ６５３がＨの場合、データビットは、ヒューズラッチ２００の出力６０３から、一般的なラッチ６９０に送られ、これが、データ出力６５１において得られる。
【００４０】
図７は、本発明の好適な実施形態である。マスタースレーブＤタイプフリップフロップ６００に基づくシフトレジスタ７００を示す図である。図６に関連して説明したように、マスタースレーブＤタイプフリップフロップ６００は、複数のトリップポイントを有するヒューズラッチを備えている。シフトレジスタ７００を形成するために、複数のマスタースレーブＤタイプフリップフロップが直列接続されている。この実施形態では、複数のフリップフロップが共通の信号（例えば、ＣＬＫ７５４、ＣＬＫｎ７５３、プリチャージ制御７０１、第１読み取りスイッチ制御７０２、および第２読み取りスイッチ制御７０６）への接続を共有している。１つのフリップフロップのデータ出力信号が、続くフリップフロップのデータ入力へと送られ、このようにしてシフトレジスタ列が形成されている。フリップフロップ列の始まりは、シフトレジスタのデータ入力７７２に接続され、フリップフロップ列の終わりは、シフトレジスタのデータ出力７７１にそれぞれ、接続されている。図７では、シフトレジスタ７００として、４段のフリップフロップ６００が互いに接続されているが、シフトレジスタを形成するために用いられるフリップフロップ６００の数は問わない。
【００４１】
シフトレジスタ７００の動作は、以下のとおりである。プリチャージ制御信号７０１のＬパルスが、フリップフロップ６００内のすべてのヒューズラッチ２００を同時にプリセットする。２つの読み取り制御信号７０２・７０６の１つまたは両方が、各ヒューズラッチ２００内のヒューズ読み取り動作を活性化させる。クロック信号ＣＬＫ７５４・ＣＬＫｎ７５３を切り替えることにより、フリップフロップを通過するヒューズの読み取り状態の値がシフトし、シフトレジスタのデータ出力７７１に向けられる。
【００４２】
図８は、シフトレジスタ７００の動作を示すタイミングチャートである。図８は、プリチャージ−読み取り−シフトの３周期を示し、各周期は、ヒューズ読み取り動作のために異なるトリップポイント構成を用いている。各周期は、Ｌパルスを有するプリチャージ信号７０１により示されたプリチャージ動作から始まる。次に、読み取り制御信号７０２・７０６の１つまたは両方にＨパルスを与えることにより、ヒューズが読み取られる。読み取り動作後に、ヒューズの状態（飛んでいるか否か）が、バイナリ信号（ＨまたはＬ）として、各ヒューズラッチ２００内に記憶される。この情報は、クロック信号ＣＬＫ７５４・ＣＬＫｎ７５３を切り替えることにより、データ出力７７１で順次読み取られる。
【００４３】
データ出力７７１においてＨ信号がある場合、これは、ヒューズ部材のヒューズ抵抗値がラッチトリップポイントを超えている（すなわち、ヒューズが飛んでいる）ことを示している一方、データ出力７７１においてＬ信号がある場合、これは、ヒューズ部材のヒューズ抵抗値がラッチトリップポイントを下回る（すなわち、ヒューズが飛んでいない）ことを示している。本実施形態では、第１ヒューズ読み取り周期の間に、読み取り信号７０１が活性化させられる。データ出力信号７７１からわかるように、フリップフロップ６００＜０＞・６００＜２＞中のヒューズ０・２は、それぞれ、飛んでいるとして特定され、フリップフロップ６００＜１＞・６００＜３＞中のヒューズ１・３は、それぞれ飛んでいないものとして特定されている。この読み取り結果は、公称のトリップポイントを用いたヒューズ読み取り動作として考えられる。
【００４４】
次の周期では、各フリップフロップ６００中の読み取り信号７０１・７０２が活性化される。既に述べたように、両方のスイッチを平行に活性化することにより、ヒューズラッチのトリップポイントが上がる。データ出力信号７７１が示すように、続くシフト動作により、トリップポイントが上がっている場合、ヒューズ２は飛んでいないものとして読み取られる。この結果を第１読み取り周期の結果と組み合わせると、ヒューズは飛んでいるが、ヒューズラッチの抵抗値と公称トリップポイントとの間に十分なマージンがないことがわかる。
【００４５】
最終周期で、別の読み取り信号７０２が活性化される。読み取り信号７０１と関連する読み取りスイッチと比較して、関連する読み取りスイッチの導電性が低い場合（例えば、チャンネル幅が狭いＮＦＥＴの場合）、ヒューズラッチのトリップポイントが、公称のトリップポイントと比べて低くなる。この読み取り周期では、データ出力７７１で示されるように、シフト動作は、ヒューズ３が飛んでいると示す。この結果と第１読み取り周期の結果とを組み合わせると、ヒューズの抵抗は、ヒューズラッチの公称のトリップポイントを下回っているが、ヒューズラッチの抵抗値と公称トリップポイントとの間に十分なマージンがないことがわかる。
【００４６】
上述の実施形態では、簡単に説明するために、シフトレジスタは、４つのフリップフロップのみを有する。しかし、一般的には、このようなシフトレジスタが有するフリップフロップの数は、いずれでもよく、数千ものフリップフロップを有する場合もある。そして、数千のヒューズラッチの信頼性は、非常に少ない数の入力信号および出力信号を利用して（図８の場合は６つの信号）、評価される。さらに、ヒューズ抵抗がアナログ抵抗の場合でも、異なるプリチャージ―読み取り−シフト周期中のデータ出力信号のバイナリデータを比較する方法によって、信頼性分析は容易に実施される。例えば、図８の場合、公称の場合のビット列”０１０１”は、”０００１（Ｈのトリップポイント）”および”１１０１（Ｌのトリップポイント）”と比較される。一般に、ビット列の不整合により、信頼性のあるヒューズ読み取り動作に十分なマージンがないヒューズおよびヒューズラッチが強調される。
【００４７】
図９は、本発明の好適な実施形態であるヒューズラッチ９００の高度なブロック図である。図９中、読み取りスイッチ９２７は、ｎ個の読み取りスイッチであり、読み取り信号（ｎ）９０２は、ｎ個の読み取り信号である。ここで、ｎは、１、２、３．．．などである。同様に、読み取りスイッチ９２０は、ｍ個の読み取りスイッチであり、読み取り信号（ｍ）９０６は、ｍ個の読み取り信号である。ここで、ｍは、０、１、２．．．などである。読み取りスイッチの合計ｎ＋ｍは、一般に、２以上でなければならない。図９の回路の異なるラッチのトリップポイントの数の合計は、一般に、式（２ｎ−１）＊（２ｍ）で表すことができる。ここで、ｎはノード９０４とヒューズ９３０との間に並列接続された読み取りスイッチ９２７の数であり、ｍは電源電圧９１１とノード９０４との間に並列接続された読み取り信号９２０の数である。例えば、読み取りスイッチ９２７が２つ、および、読み取りスイッチ９２０が１つある場合、（２２−１）＊（２１）＝６個の異なるラッチのトリップポイントが設けられる。
【００４８】
これに代わる実施形態として、電源電圧９１１とノード９０４との間に接続されたプリチャージスイッチ９２６が読み取りスイッチ（ｍ）９２０のうちの１つとして用いられ、読み取り動作の際に追加のトリップポイントとなることも可能である。この実施形態では、ｍは１、２、３．．．などであり、プリチャージスイッチを含めた読み取りスイッチの合計（ｎ＋ｍ）は、一般に３以上である。さらに、選択的ではあるが、図４に関連して説明したのと同様の方法で、データ出力９０３は、読み取り動作中に読み取りスイッチ９２０をＯＦＦするまたは禁止するために、負帰還されるように図示されている。
【００４９】
以上、本発明および本発明の有用性を詳細に説明したが、様々な変更、置き替え、および変形は、従属請求項に定義されているように、本発明の思想および範囲を外れることなく行なうことができると理解される。例えば、具体的な状況に応じて、本出願中で用いられたラッチという用語は、特にラッチ記憶回路を指すこともあり、一般的に、ヒューズリンクおよび様々なスイッチを含むヒューズラッチ回路全体を指すこともある。他の例を挙げると、ノード、線、接続、端子、結合、信号、入力、および出力という用語は、最も広い意味で用いられ、しばしば、重複するまたは交換可能な意味で用いられていると理解される。他の例として、当業者には、この回路は、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ、バイポーラ、またはその他の回路製造タイプのものとして、またはその組み合わせで実装されるものと理解される。さらに、活性Ｈ信号は、活性Ｌ信号に変えることができ、またはその逆も可能である。さらに、電源電圧は、具体的な応用に応じて変更可能で、正の接地電圧、または負の接地電圧のいずれの組み合わせでも使用できる。プリチャージスイッチ、および読み取りスイッチなどの上述の回路スイッチは、ＦＥＴ以外の回路素子を用いて実装することもできる。ＰＦＥＴをＮＦＥＴと交換することも可能で、逆も可能である。フリップフロップは、マスタースレーブＤタイプフリップフロップとして記載されているが、他の種類のフリップフロップを用いることも可能であると理解される。
【００５０】
明細書中全体で、ヒューズおよびヒューズリンクという用語は、その状態を永久に変えることができる非揮発性の回路素子であれば、いずれのものも含むものとして、広い意味で用いられている。例えば、ヒューズリンクは、アンチヒューズ回路部材として形成することも可能である。ヒュージブルヒューズリンクでは、飛んでいない状態に比べて、飛んでいる状態で高い抵抗値を示すが、アンチヒューズは、飛んでいない状態に比べて、飛んでいる状態で低い抵抗値を示す。具体例としては、図２でヒューズリンクとしてアンチヒューズを用いた場合、出力信号２０３がＨ状態であれば、ヒューズが飛んでいることを示す。
【００５１】
さらに、本出願の範囲は、明細書中で記載した具体的な処理、機械、製造、構成、手段、方法、および工程に限定されるものではない。当業者は、本発明の開示から、現在存在しまたは将来開発される処理、機械、製造、構成、手段、方法、および工程であって、本出願の実施形態と実質的に同じ機能を有し、または実質的に同じ結果をもたらすものは、本発明を利用したものであると理解されるであろう。したがって、従属請求項は、これらの処理、機械、製造、構成、手段、方法、および工程を含むよう意図している。
【図面の簡単な説明】
【００５２】
【図１Ａ】従来のヒューズラッチの概略ブロック図である。
【図１Ｂ】飛んでいないヒューズ、飛んでいるヒューズ、およびヒューズラッチのトリップポイントの抵抗の分布である。
【図２】本発明の第１実施形態に係る、３つ以下の異なるラッチトリップポイントを有するヒューズラッチの概略ブロック図である。
【図３】２つのラッチトリップポイントを有するヒューズラッチの概略ブロック図である。
【図４】２つの異なるトリップポイントを有するヒューズラッチであって、図３のヒューズラッチと比較して消費電力を低減したヒューズラッチの概略ブロック図である。
【図５】７つ以下の異なるラッチトリップポイントを有するヒューズラッチの概略ブロック図である。
【図６】図５のヒューズラッチを実装したマスタースレーブＤタイプフリップフロップの階層的な概略ブロック図である。
【図７】図６のフリップフロップを実装したシフトレジスタの階層的な概略ブロック図である。
【図８】図７の回路動作のタイミングチャートである。
【図９】複数のトリップポイントを有するヒューズラッチの高度なブロック図である。
【符号の説明】
【００５３】
−０１    ヒューズラッチのプリチャージ動作を制御する入力信号
−０２    ヒューズラッチの読み取り動作を制御する第１入力信号
−０３    ヒューズの状態を示すヒューズラッチの出力信号
−０４    回路部材―２２・−２３・−２４・−２５・−２６・−２７を接続する回路ノード
−０５    ヒューズ部材―３０とＮＦＥＴ−２７とを互いに接続するノード
−０６    ヒューズラッチの読み取り動作を制御する第２入力信号
−０７    部材―４１の出力部を部材−２０の制御部に接続するノード
−０８    ヒューズラッチの読み取り動作を制御する第３入力信号
−０９    ノード―０４に接続される入力信号
−１１    電源電圧
−１２    接地電圧
−２０    ヒューズラッチのトリップポイントを変えるＰＦＥＴ
−２１    ヒューズラッチのトリップポイントを変えるＮＦＥＴ
−２２    ヒューズラッチの第２インバータのＰＦＥＴ
−２３    ヒューズラッチの第２インバータのＮＦＥＴ
−２４    ヒューズラッチの第１インバータのＰＦＥＴ
−２５    ヒューズラッチの第１インバータのＮＦＥＴ
−２６    ＰＦＥＴプリチャージスイッチ
−２７    ＮＦＥＴ読み取りスイッチ
−２９    ヒューズラッチのトリップポイントを変えるＮＦＥＴ
−３０    ヒューズ部材
−４１    インバータ部材
−４２    ２つの入力部があるＮＡＮＤ部材
−５１    マスタースレーブＤタイプフリップフロップのデータ出力
−５２    マスタースレーブＤタイプフリップフロップのデータ入力
−５３    反転されたクロック信号
−５４    クロック信号
−６２    第１トランスミッションゲートのＰＦＥＴ
−６３    第１トランスミッションゲートのＮＦＥＴ
−６４    第２トランスミッションゲートのＰＦＥＴ
−６５    第２トランスミッションゲートのＮＦＥＴ
−６６    一般的なラッチ回路の第２インバータのＰＦＥＴ
−６７    一般的なラッチ回路の第２インバータのＮＦＥＴ
−６８    一般的なラッチ回路の第１インバータのＰＦＥＴ
−６９    一般的なラッチ回路の第１インバータのＮＦＥＴ
−７１    シフトレジスタのデータ出力
−７２    シフトレジスタのデータ入力
−８１    第２トランスミッションゲートを一般的なラッチ回路に接続するノード
−９０    一般的なラッチ回路
【図１Ａ】
2006515100.tif 000003
【図１Ｂ】
2006515100.tif 000004
【図２】
2006515100.tif 000005
【図３】
2006515100.tif 000006
【図４】
2006515100.tif 000007
【図５】
2006515100.tif 000008
【図６】
2006515100.tif 000009
【図７】
2006515100.tif 000010
【図８】
2006515100.tif 000011
【図９】
2006515100.tif 000012
【手続補正書】
【提出日】平成16年10月28日(2004.10.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１端子を有するヒューズリンク（２３０；５３０）と、
ヒューズリンクの第１端子に接続された第１端子およびデータ入力ノード（２０４；５０４）に接続された第２端子を有する第１読み取りスイッチ（２２７；５２７）と、
第１読み取りスイッチ（２２７；５２７）の制御入力部に接続された第１読み取り入力制御部（２０２；５０２）と、
データ入力ノード（２０４；５０４）に接続された入力端子、およびデータ出力端子を有するラッチ回路とを有する集積回路であって、
ヒューズリンクの第１端子に接続された第１端子および前記データ入力ノード（２０４；５０４）に接続された第２端子を有する第２読み取りスイッチ（２２１；５２１）と、第２読み取りスイッチ（２２１；５２１）の制御入力部に接続された第２読み取り入力制御（２０６；５０６）とを備えていることを特徴とする集積回路。
【請求項２】
前記スイッチが電界効果型トランジスタ（ＦＥＴｓ）であって、前記スイッチの第１端子と第２端子とがトランジスタソースまたはドレインであり、前記スイッチの前記制御入力部がトランジスタゲートであることを特徴とする請求項１に記載の集積回路。
【請求項３】
前記ラッチは、さらに、第１データ入力ノード（２０４；５０４）に接続ラッチ負帰還信号をさらに有することを特徴とする請求項１に記載の集積回路。
【請求項４】
前記ラッチは、交差接続された第１インバータおよび第２インバータをさらに有しており、第１インバータ（２２４、２２５；５２４、５２５）はデータ入力ノード（２０４；５０４）に接続された入力部とデータ出力端子に接続された出力部とを有している一方、第２インバータ（２２２、２２３；５２２、５２３）はデータ出力端末に接続された入力部と、前記ラッチ負帰還信号に接続された出力部とを有していることを特徴とする請求項３に記載の集積回路。
【請求項５】
前記第１インバータは、
前記データ入力ノード（２０４；５０４）に接続されたゲート、電源電圧線（２１２；５１２）に接続された第１端子、および第１インバータの出力部に接続された第２端子を有する第１ＰＦＥＴ（２２５；５２５）と、前記データ入力ノード（２０４；５０４）に接続されたゲート、電源接地線（２１１；５１１）に接続された第１端子および、第１インバータの出力部に接続された第２端子を有する第１ＮＦＥＴ（２２４；５２４）とをさらに有する一方、
前記第２インバータは、
第１インバータの出力部に接続されたゲート、電源電圧線（２１２；５１２）に接続された第１端子、および、前記ラッチ負帰還信号に接続された第２端子を有する第２ＰＦＥＴ（２２３；５２３）と、第１インバータの出力部に接続されたゲート、電源接地線（２１１；５１１）に接続された第１端子、および、前記ラッチ負帰還信号に接続された第２端子を有する第２ＮＦＥＴ（２２２；５２２）とをさらに有することを特徴とする請求項４に記載の集積回路。
【請求項６】
前記ヒューズリンク（５３０）の第１端子に接続された第１端子および前記データ入力ノード（５０４）に接続された第２端子を有する第３読み取りスイッチ（５２９）と、第３読み取りスイッチ（５２９）の制御入力部に接続された第３読み取り入力制御部（５０８）とをさらに有することを特徴とする請求項１に記載の集積回路。
【請求項７】
データ入力ノード（２０４；５０４）に接続された第１端子および電源電圧線に接続された第２端子を有するプリチャージスイッチ（２２６；５２６）と、プリチャージスイッチ（２２６；５２６）の制御入力部に接続されたプリチャージ入力制御と（２０１；５０１）をさらに備えていることを特徴とする請求項１に記載の集積回路。
【請求項８】
データ入力ノードに接続された第１端子および電源電圧線に接続された第２端子を有する第３読み取りスイッチと、第３読み取りスイッチの制御入力部に接続された第３読み取り入力制御部とを備えていることを特徴とする請求項７に記載の集積回路。
【請求項９】
前記ヒューズリンク（２３０；５３０）は、ヒュージブルリンクであることを特徴とする請求項１に記載の集積回路。
【請求項１０】
前記ヒューズリンク（２３０；５３０）は、アンチヒューズであることを特徴とする請求項１に記載の集積回路。
【請求項１１】
第１端子を有するヒューズリンク（３３０；４３０）と、
ヒューズリンク（３３０；４３０）の第１端子に接続された第１端子、データ入力ノード（３０４；４０４）に接続された第２端子、および第１読み取り入力制御部に接続された制御入力部（３０２；４０２）を有する第１読み取りスイッチ（３２７；４２７）と、
データ入力ノード（３０４；４０４）に接続された第１端子、電源電圧線（３１１；４１１）に接続された第２端子、および第２入力制御部に接続された制御入力部（３０６；４０６）を有する第２スイッチ（３２０；４２０）と、
前記データ入力ノード（３０４；４０４）に接続された入力端子、およびデータ出力端子を有するラッチ回路とを有する集積回路であって、
データ入力ノード（３０４；４０４）に接続された第１端子、電源電圧線（３１１；４１１）に接続された第２端子、および第３入力制御に接続された制御入力部（３０１；４０１）を有する第３スイッチ（３２６；４２６）と、
ヒューズリンク（３３０；４３０）の第１端子に接続された第１端子および前記データ入力ノード（３０４；４０４）に接続された第２端子を有する第４読み取りスイッチと、第４読み取りスイッチの制御入力部に接続された第４読み取り入力制御部とを特徴とする集積回路。
【請求項１２】
前記スイッチが電界効果型トランジスタ（ＦＥＴｓ）であって、前記スイッチの第１端子と第２端子とがトランジスタソースまたはドレインであり、前記スイッチの制御入力部がトランジスタゲートであることを特徴とする請求項１１に記載の集積回路。
【請求項１３】
前記ラッチは、第１データ入力ノード（３０４；４０４）に接続されたラッチ負帰還信号をさらに有することを特徴とする請求項１１に記載の集積回路。
【請求項１４】
前記ラッチは、交差接続された第１インバータおよび第２インバータをさらに有しており、第１インバータ（３２４、３２５；４２４、４２５）はデータ入力ノード（３０４；４０４）に接続された入力部とデータ出力端子に接続された出力部とを有している一方、第２インバータ（３２２、３２３；４２２、４２３）はデータ出力端子に接続された入力部と、ラッチの負帰還信号に接続された出力部とを有していることを特徴とする請求項１３に記載の集積回路。
【請求項１５】
第１インバータは、
データ入力ノード（３０４；４０４）に接続されたゲート、電源電圧線（３１２；４１２）に接続された第１端子、および第１インバータの出力部に接続された第２端子を有する第１ＰＦＥＴ（３２５；４２５）と、前記データ入力ノード（３０４；４０４）に接続されたゲート、電源接地線（３１１；４１１）に接続された第１端子、および第１インバータの出力部に接続された第２端子を有する第１ＮＦＥＴ（３２４；４２４）とを有する一方、
第２インバータは、
第１インバータの出力部に接続されたゲート、電源電圧線（３１２；４１２）に接続された第１端子、および、ラッチ負帰還信号に接続された第２端子を有する第２ＰＦＥＴ（３２３；４２３）と、第１インバータの出力部に接続されたゲート、電源接地線（３１１；４１１）に接続された第１端子、および、ラッチ負帰還信号に接続された第２端子を有する第２ＮＦＥＴ（３２２；４２２）とをさらに有することを特徴とする請求項１４に記載の集積回路。
【請求項１６】
第２スイッチ（３２０；４２０）は読み取りスイッチであり、第３スイッチ（３２６；４２６）がプリチャージスイッチであることを特徴とする請求項１１に記載の集積回路。
【請求項１７】
前記第２入力制御（４０６）と第２スイッチ（４２０）との間に切替禁止回路（４４２、４４１）が設けられており、
この切替禁止回路は、第２入力制御（４０６）に接続された第１入力部と、データ出力端子（４０３）に接続された第２入力部と、第２スイッチ（４２０）の制御入力部に接続された出力部（４０７）とを有することを特徴とする請求項１６に記載の集積回路。
【請求項１８】
請求項１ないし１７のいずれか１項に記載の集積回路と、データ入力ノードに接続された入力部とデータ出力ノードとを備えている記憶ラッチを有する第１マスターラッチ（２００）と、前記データ出力ノードに接続された入力部を有する第１スレーブラッチ（６９０）とを有するマスタースレーブフリップフロップ。
【請求項１９】
入力部と、前記データ入力ノードに接続された出力部とを有する第１トランスミッションゲート、および前記記憶ラッチのデータ出力ノードと、第１スレーブラッチ入力部との間に設けられた第２トランスミッションゲートをさらに備えている請求項１８に記載のマスタースレーブフリップフロップ。
【請求項２０】
請求項１８または１９に記載の第１マスタースレーブフリップフロップ（６００）と直列接続された請求項１８または１９に記載の第２マスタースレーブフリップフロップ（６００）を少なくとも１つ有するシフトレジスタ。
【請求項２１】
請求項１ないし１７のいずれか１項に記載の集積回路中のヒューズラッチをテストする方法であって、
ヒューズラッチをプリセットする工程と、
ヒューズラッチの第１トリップポイントに基づいて、ヒューズラッチ中に第１ヒューズ値セットを記憶するために、第１ヒューズ読み取り信号を活性化する工程と、
ヒューズラッチ中に記憶された第１ヒューズ値セットを読み取る工程と、
ヒューズラッチをプリセットする工程と、
ヒューズラッチの第２トリップポイントに基づいて、ヒューズラッチ中に第２ヒューズ値セットを記憶するために、第２ヒューズ読み取り信号を活性化する工程と、
ヒューズラッチ中に記憶された第２ヒューズ値セットを読み取る工程と、
第１ヒューズ値セットと、第２ヒューズ値セットとを比較する工程と、
を含む方法。
【国際調査報告】
2006515100.tif 000013
2006515100.tif 000014
2006515100.tif 000015