(57)【要約】本発明は１または幾つかの印刷回路を具備するデジタルビデオディスプレイ装置に関し、印刷回路上には、１または幾つかのルミネセンス物質で被覆されたコンパクトなディスプレイ表面によりカバーされる１または幾つかの集積回路が取付けられ、１または幾つかのルミネセンス物質はその下に位置する集積回路により付勢されて、ビデオディスプレイスクリーンを形成し、その各画素は論理制御の電子スイッチにより付勢されるか付勢されない複数の発光基本装置からなり、論理制御は各サブ画素の所望のカラー値に対応する２進ワードで与えられ、それによって表示されたイメージリフレッシュは負荷およびクロスオーバー周波数と、表示されたイメージ解像度およびビデオディスプレイスクリーンの寸法と独立している。【選択図】図１１
2004516503.tif 000002
【特許請求の範囲】
【請求項１】
１以上の印刷回路基板を具備し、その上に１以上の集積回路が接続されており、この１以上の集積回路は１ピースのディスプレイ表面によりカバーされ、そのディスプレイ表面はその下に位置する集積回路によって励起される１以上の発光物質によりカバーされているデジタルビデオスクリーン装置において、
ａ）ビデオスクリーンにより表示されるイメージ点に属している各サブ画素（１８）に対して、付勢されたとき基本的なカラーの強度に対応している基本的な光子束Φｅをそれぞれ放射する所定数の対応する基本発光装置（１）が設けられ、
ｂ）各サブ画素（１８）を形成する基本発光装置は一方では適切な入力ソース（２，Ｖａ）の共通の端子に全て接続され、他方では電子スイッチ（３）の介在により付勢または消勢され、電子スイッチ（３）は論理制御装置に与えられ各サブ画素の所望のカラー強度の値に対応する２進ワードにしたがって、１以上の基本発光装置１を同時に入力ソース（２，Ｖａ）の他方の端子にそれぞれ接続し、または遮断し、
ｃ）各付勢された基本発光装置（１）は連続的またはパルス状で基本光子束Φｅを放射し、これはこれらが属する付勢されたサブ画素の他の基本発光装置（１）によって同時に放射された他の連続的またはパルス状の基本光子束Φｅと結合されて、サブ画素のカラー強度に対応する連続的に全部の連続またはパルス状の光子束Φｓｐを形成し、
ｄ）入力ソース（２，Ｖａ）のみにしたがって、入力ソースが連続的であるか交番特性であるかに応じて、スクリーンの全てのサブ画素の全ての付勢された基本発光装置（１）が連続的または所定のインパルスレートで基本光子束Φｅを放射し、
ｅ）スクリーンの全てのイメージ点に対する全てのサブ画素により同時に放射されるカラー強度に対応する総光子束Φｓｐのセットのインパルスレートは、ビデオスクリーンにより表示されるイメージのリフレッシュレートに対応し、したがって連続的であるかまたは基本発光装置（１）の特性に適切な所定の周波数における入力ソース（２，Ｖａ）の特有の関数であり、
ｆ）各サブ画素に対して、それぞれ関連する電子スイッチ（３）はサブ画素のディスプレイメモリを形成するフリップフロップの出力に接続された論理制御装置を有し、サブ画素により表示されるカラー強度に対応している２進ワード値を記憶するための負荷ディスプレイ入力を使用することを特徴とするデジタルビデオスクリーン装置。
【請求項２】
ａ）サブ画素により放射されるカラー強度に対応する全体の連続的な光子束またはパルス状光子束Φｓｐは、２つの他のサブ画素により同時に放射されるカラー強度に対応する全連続的な光子束またはパルス状光子束Φｓｐと結合され、３色を付加することにより対応するイメージ点のカラーを得るためのＲＧＢトリプレットを共に形成し、
ｂ）全てのイメージ点のＲＧＢトリプレットを形成する全てのサブ画素により同時に放射されるカラーの強度に対応する全体の連続的またはパルス状光子束Φｓｐのセットに対する３色の組合わせは、それ故ビデオスクリーンにより表示されるイメージの全てのカラーに対応していることを特徴とする請求項１記載の装置。
【請求項３】
ａ）スクリーンの全てのサブ画素に対するディスプレイメモリ（２２）のフリップフロップへの全ての負荷入力は共に接続されて同時に負荷することを可能にし、
ｂ）各サブ画素のディスプレイメモリ（２２）を形成するフリップフロップへの入力は、各サブ画素の次のディスプレイメモリ（２３）を形成するフリップフロップの出力に接続され、負荷入力はスクリーンのサブ画素により後に表示される次のカラーの強度に対応する負荷２進ワードを許容し、
ｃ）サブ画素により次に表示される次のカラー強度に対応する２進ワードは、各スクリーンのサブ画素の全ての次の表示メモリ（２３）を接続する共通のデータバスにより次のディスプレイメモリ２３の入力に供給され、
ｄ）装置（２５）はサブ画素の次のディスプレイメモリ（２３）へ現在の２進ワードを有する入力を負荷することを可能にし、それによりスクリーンの全てのサブ画素の全ての次のディスプレイメモリ（２３）がそれらを目的地とする２進ワードを受信するとき、信号は全てのスクリーンのサブ画素のディスプレイメモリ（２２）の共通の負荷入力に与えられ、その全体において次のイメージをスクリーン上で全て一度に表示するためにディスプレイメモリ（２２）への次のディスプレイメモリ（２３）の内容を同時に転送することを可能にし、
ｅ）イメージが永久的な方法または所定のレートでその全体において表示され、次のディスプレイメモリ（２３）はイメージ変化レートと、イメージ解像度に基づいたレートで次のイメージのカラーに対応する２進ワードのセットで負荷されることができ、したがって負荷レートまたは表示されたイメージのリフレッシュレートからの次のイメージの変化レートの分離を可能にすることを特徴とする請求項１または２記載の装置。
【請求項４】
各基本発光装置（１）は一方ではルミネセンス物質（７）と、入力ソース（２，Ｖａ）に直接接続された電極（８）とにより被覆される透明な支持体（６）と、他方では、絶縁体（１３）により包囲されるキャパシタンス（４）が設けられた絶縁支持体（９）との間に含まれたガスセル（１４）であり、キャパシタンスは誘電体（１２）上へ電極（１０）を付着することにより形成され、誘電体（１２）自体は転送ゲート（３）に接続される電極（１１）上に位置され、転送ゲート（３）は入力ソース（２，Ｖａ）の他方の端子に接続され、それによって論理入力制御装置Ｌの状態に応じて、転送ゲート（３）は入力ソース（２，Ｖａ）の印加を行うか阻止することを特徴とする請求項１乃至３のいずれか１項記載の装置。
【請求項５】
ａ）ガス（１４）はプラズマスクリーンで使用されるガスと類似し、その圧力と組成の特徴であるイオン化電圧｜Ｖｉ｜を有し、
ｂ）入力ソース（２，Ｖａ）はそれ故、ガス（１４）のイオン化電圧の絶対値｜Ｖｉ｜の数倍よりも僅かに大きいピーク対ピーク値を有する周期的な入力電圧を発生し、
ｃ）キャパシタンス（４）は、イオン化されたときのガス（１４）の導電度と、基本光子束Φｅの基本時間Ｔｅとして所望されイオン化されたガス（１４）を通してソース２により放電される電流を制限するように決定されたイオン化時間値Ｔｉに応じて数ピコ乃至数十のナノファラドの値を有し、ガス（１４）の次のイオン化までこの値を維持するために入力電圧（Ｖａ）をキャッチアップし、したがって数マイクロアンペアまたは数十のマイクロアンペア程度に瞬間的な電流を消費する正常以下または正常の発光イオン化インパルスのモードで機能するプラズマとして常に作用し、
ｄ）電極（８）は微細な導電体グリッド、またはガス（１４）により放射された発光インパルス（１５）に対して透明であり、
ｅ）ルミネセンス物質（７）はプラズマスクリーンに使用される組成と類似の組成を有し、その役割はイオン化されたときガス（１４）により放射される発光インパルス（１５）をその組成の可視波長特性を有する発光インパルス（１６）に変換することであり、
ｆ）転送ゲート（３）が論理制御装置（Ｌ）に対応する論理信号の供給により遮断されるとき、ガス（１４）はイオン化せず、基本発光装置（１）は不活性であり、転送ゲート（３）が論理制御装置（Ｌ）に対応する論理信号により伝導状態にされたとき、基本発光装置１は付勢され、ガス（１４）は端子（８）と（１０）に与えられた入力電圧の絶対値｜Ｖａ｜がイオン化電圧の絶対値｜Ｖｉ｜に等しくなるとすぐにイオン化し、それによって、それが導電する電流はキャパシタンス４を充電し、キャッチアップし、イオン化は入力電圧の絶対値｜Ｖａ｜がイオン化電圧の絶対値｜Ｖｉ｜に再度等しくなるまで停止しているので、入力電圧Ｖａを維持し、別の基本発光インパルス（１６）に変換される別の発光インパルス（１５）を発生し、
ｇ）発光インパルス（１６）に変換される発光インパルス（１５）のレートは、単にピーク対ピーク値と入力電圧Ｖａの周波数と、ガス１４のイオン化電圧値｜Ｖｉ｜と、キャパシタンス（４）の値との関数であり、スクリーンを形成する全てのサブ画素の全ての付勢された基本発光装置（１）の場合と同様であり、したがって表示されるイメージのリフレッシュレートに対応していることを特徴とする請求項１乃至４のいずれか１項記載の装置。
【請求項６】
ａ）ビデオスクリーンを形成する各サブ画素に対しては、２のｎ乗（２ｎ ）の基本発光装置（１）がアセンブルされ、一方では全て適切な入力ソース（２，Ｖａ）の共通の端子に接続され、他方では論理制御装置Ｌ１−Ｌｎを有するｎ個の転送ゲート（３）の介在により付勢または消勢され、論理制御装置Ｌ１−Ｌｎはサブ画素の所望のカラー強度値に対応し論理制御装置Ｌ１−Ｌｎに与えられるｎビット２進ワードにしたがってサブ画素を形成する２ｎ−１ 基本発光装置を同時に入力ソースＶａの別の端子に接続または遮断し、それによって、各サブ画素の発光インパルス（１６）により放射されるカラー強度値２ｎ が放射され、
ｂ）サブ画素を形成する２ｎ の基本発光装置（１）のセットは入力ソース（２，Ｖａ）に接続される共通の電極（８）を有し、
ｃ）所定のカラーに対応するルミネセンス物質（７）は手段（１７）により密封されることができるサブ画素を形成する２ｎ の基本発光装置（１）のセットをカバーし、手段（１７）は、その手段（１７）の内部が絶縁体（１３）により被覆されているならば、共通の電極（８）と入力ソース（２，Ｖａ）との間の導体として作用することができ、
ｄ）ディスプレイメモリ（２２）に接続されている論理制御装置Ｌ１−Ｌｎを有し、ディスプレイメモリ（２２）自体は次のディスプレイメモリ（２３）に接続されているｎ個の転送ゲート（３）を有する２ｎ の基本発光装置（１）はｎ個の入力Ｄｎ、ディスプレイメモリ（２２）の負荷を許容する入力（Ｍ．ＤＩＳ）、次のディスプレイメモリ（２３）の負荷を許容する入力（Ｍ．ＮＸＴ）、入力ソース（Ｖａ）への接続のための２つの端子を形成することを特徴とする請求項１乃至５のいずれか１項記載の装置。
【請求項７】
サブ画素を形成する基本回路（２４）は、１または（２ｎ−１ ）の基本発光装置（１）をそれぞれ制御する方法でサブ画素が１または８の転送ゲート３に接続されている１または２５６の基本発光装置１から形成されているので、１またはｎ＝８の入力Ｄ１またはＤ１−Ｄ８を含んでおり、文字数字および／またはグラフィックのハフトーンを有するか有しないモノクロディスプレイスクリーンを必要とするか或いはポリクロームビデオディスプレイスクリーンを必要とする応用で使用するために１または８ビットの次のディスプレイメモリ（２３）に接続されている１または８ビットのディスプレイメモリ（２２）を有することを特徴とする請求項６記載の装置。
【請求項８】
ａ）スクリーンを形成し、それぞれ基本回路（２４）により表される全てのサブ画素は、入力Ｄ１−Ｄ８により共通の８ビットバスに接続され、それらの間で単一の信号ソース（Ｍ．ＤＩＳ）に接続されているディスプレイメモリ（２２）の負荷入力を有し、
ｂ）各サブ画素は先行するサブ画素が存在するならば、その装置２５の出力Ｑに接続されるか、または基本回路（２４）の入力Ｄ１−Ｄ８に接続されているバスで８ビットワードを送信する装置に接続されている入力（Ｄ）を具備するＤ型フリップフロップである装置２５に関連され、バスの各８ビットワードに同期されるクロック信号Ｃを受信するための入力ＣＰと、Ｄ型フリップフロップをその初期状態にリセットするリセット信号を受信するための入力Ｒと、サブ画素の次のディスプレイメモリ（２３）の負荷入力（Ｍ．ＮＸＴ）と次のサブ画素が存在するならばその装置２５の入力Ｄとに接続されている出力Ｑとを具備し、それによって各スクリーンのサブ画素はシフトレジスタのリンクを形成し、
ｃ）全てのスクリーンのサブ画素の全ての装置（２５）の入力ＣＰに同時に与えられる各クロックエッジＣでは、記憶信号はＤ型フリップフロップからＤ型フリップフロップへ伝播し、データバスに存在する８ビットワードに対応しサブ画素により次に表示される次のカラー強度に対応する次のディスプレイメモリ（２３）のサブ画素の負荷を可能にし、
ｄ）スクリーンを形成する各サブ画素に対しては、装置（２５）に接続されている基本回路（２４）は回路（２６）を形成し、その入力Ｄ１−Ｄ８は共通の８ビットバスに接続され、先行するサブ画素から来るその入力（ＳＰ．ＰＣＤ）は次のディスプレイメモリ（２３）を負荷することを可能にし、次のディスプレイメモリ（２３）の負荷信号を次のサブ画素へ送信するための出力（ＳＰ．ＮＸＴ）を有し、クロックＣ、リセット、ディスプレイメモリ（２２）の負荷のための信号（Ｍ．ＤＩＳ）を受信するための全てのスクリーンサブ画素に共通の入力、および入力ソース（２，Ｖａ）へ接続するための端子を有することを特徴とする請求項１乃至７のいずれか１項記載の装置。
【請求項９】
回路（２６）にしたがって集積回路（２７）として形成されるｎラインのｍのサブ画素（ｎ，ｍ）（１８）のブロックにおいて、入力端子Ｄ１−Ｄ８は８ビットの共通のバスで接続され、（ｎ，ｍ）サブ画素の先行するブロックから来る入力ＳＰ．ＰＣＤは次のディスプレイメモリ（２３）の負荷を許容し、次のディスプレイメモリ（２３）の負荷信号を（ｎ，ｍ）サブ画素の次のブロックへ送信するための出力（ＳＰ．ＮＸＴ）と、クロックＣ、リセットおよびディスプレイメモリ（２２）の負荷のための信号Ｍ．ＤＩＳを受信するための全てのスクリーンサブ画素に共通の入力とを有し、入力ソース（２，Ｖａ）へ接続するための端子を有し、集積回路（３４）を形成するための手段（１７）の介在によりセットを固定するように共通の透明な電極（８）が上部に付加されることを特徴とする請求項１乃至８のいずれか１項記載の装置。
【請求項１０】
ａ）１ピースのディスプレイを有するビデオスクリーンは印刷回路基体（２８）において、入力端子Ｄ１−Ｄ８に接続された８ビットの共通のバス、回路のアレイ（３４）と、入力（ＳＰ．ＰＣＤ）を出力（ＳＰ，ＮＸＴ）へリンクし、クロックＣと、リセットと、信号（Ｍ．ＤＩＳ）と、入力ソース（２，Ｖａ）とを受信する全てのスクリーンのサブ画素に共通の入力とを有し、
ｂ）回路のアレイ（３４）はスクリーンを構成する素子のセットの上部に位置された１ピースの透明な支持体（６）へスクリーン印刷によって付着される発光物質７で形成されたＲＧＢトリプレットで励起ソースのサブ画素×サブ画素で構成し、スクリーンのディスプレイ表面は１ピースであることを特徴とする請求項１乃至９のいずれか１項記載の装置。
【請求項１１】
ａ）スクリーンを形成し、それぞれ基本回路（２４）により表されるサブ画素はＤ型フリップフロップで構成されている装置（２５）へ接続され、その出力端子Ｑは３つのサブ画素のグループにより次のディスプレイメモリ（２３）に対する負荷入力（Ｍ．ＮＸＴ）へ接続され、それによりスクリーン点の各トリプレットに対する回路（３１）を形成し、
ｂ）次のディスプレイメモリ（２３）の入力は、トリプレットに対応する３つの８ビットワードが一度負荷の許可を与えられると、それを並列に同時に受信する方法により２４ビットデータバスに全て接続され、それによってデータを次のディスプレイメモリ（２３）へ負荷するのに３倍の遅いクロックレートを許容することを特徴とする請求項１乃至１０のいずれか１項記載の装置。
【請求項１２】
集積回路（３４）は厚さを減少したビデオスクリーン構造を可能にする形状を有する印刷回路基体（２８）上に配置された正方形、長方形または六角形の形状を有し、そのディスプレイ表面は平面、円筒形および球形であることを特徴とする請求項１乃至１１のいずれか１項記載の装置。
【請求項１３】
ＬＵは単なるフィラメントまたはフラッシュランプ、エレクトロルミネセンスダイオード、薄膜エレクトロルミネセンス、プラズマセル、液晶セル、光放射ポリマーまたはマイクロミラーであることを特徴とする請求項１乃至１２のいずれか１項記載の装置。
【請求項１４】
図１５の基本回路から、ビデオスクリーンはダイオードマトリックス、ＬＣＤまたはプラズマセルに使用されるような典型的なＸ、Ｙマトリックスアドレシング装置により、サブ画素ごとに負荷されたサブ画素のマトリックスによって構成されていることを特徴とする請求項１乃至１３のいずれか１項記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、小さい厚さで大きい１ピースの平面、円筒形または球体のディスプレイを有するコンピュータビデオスクリーンおよびテレビジョンにおいて応用を有するがそれだけに限定されない全体的にデジタルなディスプレイ装置を特徴とするビデオスクリーンに関する。
【０００２】
【従来の技術】
ＣＣＤセルデジタルカメラによるイメージの捕捉、イメージ処理、デジタル回路テレビジョンの送信および受信以来、今日“ビデオチェーン”を構成するほぼ全ての素子はデジタルである。
【０００３】
それにもかかわらず、現在の技術の状態では、“ラストリンク”、特にビデオディスプレイに属するビデオスクリーンはデジタルとは言切れない。事実上、ＣＲＴ、液晶ディスプレイ、プラズマ、プラズマ制御液晶、エレクトロルミネセンスダイオード、マイクロミラーモジュール、電界効果型装置等のタイプのビデオディスプレイ装置はデジタル信号をアナログ信号または周波数変調された信号へ変換する電子回路を使用し、ビデオスクリーンを形成するためトリプレットまたは画素へグループ化される赤、緑、青のサブ画素により放射される強度の全般的な変化を可能にする。３色の加色規則にしたがって、原色の赤（Ｒ）、緑（Ｇ）、青（Ｂ）光を放射し、画素と呼ばれるトリプレットＲＧＢを形成する各サブ画素の強度の合計は３つのサブ画素の発光強度の合計の特徴であるカラーを発生する。各赤、緑、青のサブ画素は２５６レベルの強度を有し、ＲＧＢ画素当り１６０億を超える異なるカラーを生じる。
【０００４】
現在の技術の状態では、巨大なビデオスクリーンは横に並べて配置されるさらに小型のスクリーンのアレイを組立てることによって構成される。高速度の電子ビデオに接続されて、イメージはモザイク中に存在する小さいスクリーンと同じ数の素子に分解される。モザイクを形成するスクリーンはＣＲＴタイプ、ダイオードパネル、オーバーヘッド投影装置、ビデオまたは液晶装置、マイクロミラー等である。これらの巨大なスクリーンは数ダースのインチの大きさであり、大きいエネルギ消費物である。実際に、これらの異なるタイプのスクリーンに内在する制限は、単一のスクリーンの寸法よりも大きいディスプレイ寸法を有することが所望であるならば、スクリーンアレイの使用を必要とする。通常、これらの各技術の制限では、ＬＣＤスクリーンにおいて、対角線で２０インチを超える単一ユニットとしてビデオスクリーンを有することは可能ではなく、ＣＲＴおよびプラズマスクリーンでは、対角線で４２インチ超えるものは可能ではない。
【０００５】
現在の技術はイメージリフレッシュレートに関する制限も有している。リフレッシュレート、即ちイメージがディスプレイにより再構成される秒当りの回数と、イメージ解像度、即ち１イメージ当りのライン数による１ライン当りの点の数と、ロードレートまたはイメージ変化レート、即ち毎秒当り表示されるイメージ数（欧州では１フィルムで２５イメージ／秒、北米では３０イメージ／秒）と、イメージ寸法との間には狭い関係が存在する。実際に、２５または３０イメージ／秒にイメージレートが変化するときには、イメージの解像度および／または寸法が大きい程、イメージのリフレッシュレートへ小さくなる。これは異なる表示技術が動作する方法によるものである。現在使用されているディスプレイ技術は２つの広いカテゴリにグループ化されることができる。即ちＣＲＴ、マイクロミラーおよび電界効果タイプのスクリーンと、ダイオードタイプ、液晶およびプラズマスクリーンに対するマトリックス技術である。４２インチの対角線の寸法で１００Ｈｚのリフレッシュレートを実現している市販のテレビジョンスクリーンはほぼ最大の性能レベルである。１７乃至２２インチの対角線のディスプレイ寸法を有する良好な品質のコンピュータスクリーンは４８０の走査線で６４０点の解像度において２４０Ｈｚを実現するが、このリフレッシュレートは１０２４×７６８解像度では１２０Ｈｚまで急速に減少し、１６００×１２００の解像度では７５Ｈｚまで減少する。
【０００６】
【発明が解決しようとする課題】
現在の技術は、スクリーンの厚さがディスプレイ表面の対角線の寸法と共に増加するマルチスクリーンアレイの場合、表面が平面または僅かに円筒形のスクリーンしか提供することができない。これらの技術では、厚さが薄くて、ディスプレイ表面が平面、円筒形または球形である巨大な１ピーススクリーンを可能にするものはない。
【０００７】
したがって本発明の目的は、５つの主な特徴を有するビデオスクリーンを生成する新しい集積回路ベースのディスプレイを提供することである。
【０００８】
【課題を解決するための手段】
第１に、本発明のビデオスクリーンはＬＣＤの厚さに匹敵する厚さを有しており、全体的にデジタルである。第２に、リフレッシュレートは非常に高く、解像度、イメージ変化レート、イメージのディスプレイ寸法と独立している。第３に、表示される各イメージは画素の走査またはマトリックスアドレスを必要とせずに、一度に全て現れる。第４に、ビデオスクリーンは４２インチの対角線よりも大きい寸法を有する巨大なスクリーンでさえも常に小さい厚さで１ピースのディスプレイ表面を有する。第５に、スクリーンは任意の可能な形状、即ち平面、円筒形、球形を有するディスプレイ表面を与えることができる。
【０００９】
【発明の実施の形態】
本発明の好ましい実施形態を単なる１例としてここで説明する。
図１で示されている装置は基本発光セルＬＵと呼ぶ手段１を具備し、これは入力ソースＶａと呼ばれる手段２の端子の１つに直接接続され、スイッチＳＷと呼ばれる手段３の介在により手段２の他方の端子へ接続されている。
【００１０】
図２は図１の装置の動作を示す図である。入力ソース２，Ｖａは連続的または周期的な電圧として常に存在し、スイッチＳＷが開かれているか閉じられているか否かに基づいて基本セルＬＵの端子に与えられるか与えられない。スイッチＳＷがある時間量だけ閉じられる時間毎に、基本発光セルＬＵと呼ぶ手段１は１以上の光子束、即ち光子装置システムの単位時間当たりに放出される光子数を放射する。このような光子束はその性質と与えられる入力Ｖａのタイプとによって特徴付けられる。基本発光装置ＬＵの性質に適合した入力Ｖａを選択することにより、基本発光装置ＬＵの動作は（ここでは“Ｔｅ”と呼ぶ）供給される所定の基本的な時間量Ｖａで制御されることができ、（ここでは“Φｅ”と呼ぶ）同一の基本光子束は常にＬＵにより放射される。基本的な発光装置１は対応する立体角にしたがって光子束を放出するので、基本的な光子Φｅは発光装置１により出力される基本的な発光強度に等しい。
【００１１】
図３は１６×１６アレイで整列され、介在手段３により入力ソース２，Ｖａへ接続されている基本発光装置ＬＵと呼ばれる手段１のセットの接続図であり、介在手段は本発明の限定されていない構成例にしたがって１乃至８で符号を付けられているスイッチＳＷである。ＬＵと呼ばれる黒色の手段１はこれらが接続されているスイッチ３が開かれているので、入力ソースＶａにより付勢されないＬＵを表す。明るい色のＬＵはこれらが接続されているスイッチ３が閉じられているので、入力ソース２，Ｖａにより付勢されるＬＵを表す。１乃至８で符号を付けられているスイッチ３はしたがって、好ましい限定するものではない実施形態にしたがって、ＬＵのグループに対して入力ソースＶａの印加を可能にし、または可能にしない。この実施形態では、スイッチ３は（ｎ−１）のパワーに等しいＬＵ数をグループ化することを可能にし、ここで、ｎはＬＵを入力ソースＶａに接続するスイッチの数である。
【００１２】
図４は基本発光装置ＬＵと呼ばれる１乃至２５５の手段１が１乃至８の符号を付けられたスイッチ３に与えられる８つのみのアドレスビットを使用して、付勢されることができることを示したアドレステーブルである。スイッチは限定するものではない構成例にしたがって、ＬＵのグループに対して入力ソースＶａの供給を可能にし、あるいは可能にしない。特に、全てのスイッチ３が開かれているとき、ＳＷのアドレス制御は全てゼロ（０）であり、全てのＬＵは消勢され、光子束は全く放射されない。一方全てのスイッチ３が閉じられているとき、アドレス制御は全て（１）であり、全てのＬＵは付勢され、同時に基本光子束Φｅを放射し、総光子束Φｓｐ＝２５５×Φｅを生じる。ＬＵと呼ばれる各手段１は付勢されるとき同一の基本光子束Φｅを放射する。この限定するものではない構成例にしたがって、基本光子束Φｅの１乃至２５５倍を有することができる光子束Φｓｐが結果として得られる。したがって、結果的な光子束Φｓｐ＝０に加えて、何も付勢されないとき、結果的な光子束Φｓｐでは２５６の可能な値が存在する。
【００１３】
多数の種類のＬＵと適切なタイプの入力Ｖａはこの結果を実現する。限定的ではない例では、ＬＵは簡単なフィラメントまたはフラッシュランプ、エレクトロルミネセンスＬＥＤダイオード、薄膜エレクトロルミネセンス（ＴＦＥＬ）またはプラズマセルである。限定されない入力Ｖａの例は周波数または交流電圧であり、それによって、スイッチＳＷがランプダイオードまたはＴＦＥＬまたはプラズマセルを入力Ｖａに接続するか遮断するトランジスタであるとき、ランプ、ダイオードまたはＴＧＥＬまたはプラズマセルはそれぞれ基本光子束Φｅを放射するか放射しない。ＬＵはまた液晶セル、光放射重合体（ＬＥＰ）またはマイクロミラーであってもよく、これらはスイッチＳＷがこれらを入力Ｖａに接続するか否かに基づいて付勢されるか付勢されず、それによって連続的な電圧が存在する。
【００１４】
これらの解決策は全て実際的に構成されるが、現在の制約および限定は、以後説明する装置の結果程には満足のいく結果を与えず、以後説明する装置は先に説明した目的を実現するための限定ではない本発明の好ましい実施形態である。
【００１５】
図５は好ましい実施形態の電子接続図であり、その隣は対応する特別な動作図である。基本発光装置ＬＵと呼ばれる手段１は適切な入力によって適切に励起されイオン化されるときに特定の発光特性を有するガス組成を含んだセルである。キャパシタンスＣと呼ばれる手段４は手段１の端子の１つと、入力ソース２，Ｖａの端子の１つとにスイッチ３を介して接続されている。入力ソース２，Ｖａの他方の端子は基本発光装置１の他方の端子に直接接続されている。限定的ではない例では、入力ソース２，Ｖａは正弦波曲線ＶＯＬＴＡＧＥ Ｖａにより図上で表されている交流電圧を発生する。破線のＶＯＬＴＡＧＥ ＰＴ Ａ曲線は、回路接続図の点Ａにおいて測定された電圧の変化を簡単に示している。接続図はスイッチ３が開かれているか閉じられているかに応じた動作の２つのモードを示しており、これは曲線ＳＴＡＴＥ ＯＦ ＳＷにより表される。第１のモードで、スイッチ３が開かれているならば、基本装置１が入力ソース２，Ｖａに接続されないために入力電圧Ｖａは装置へ与えられず、したがって消勢されるか点火されない。第２のモードでは、スイッチ３は閉じられ、入力電圧Ｖａがしたがって回路全体に与えられる。ＶＯＬＴＡＧＥ ＰＴ Ａ曲線は、入力電圧の絶対値｜Ｖａ｜がイオン化電圧と呼ばれる値｜Ｖｉ｜に到達するまで、点Ａで測定される電圧が一定値であることを示している。イオン化電圧｜Ｖｉ｜は正確でガスに対して特有であり、イオン化されるとき発光する。入力電圧の絶対値｜Ｖａ｜がイオン化電圧｜Ｖｉ｜よりも小さいとき、基本セルＬＵに含まれるガスの内部抵抗は非常に高いので、内部抵抗は無限大であると考慮される。イオン化されていないガスを通過する電流はなく、ガスはルミネセンスを放射しない。入力電圧｜Ｖａ｜がイオン化電圧｜Ｖｉ｜に到達する瞬間から、基本的な素子ユニットＬＵセルに含まれるガスはイオン化され、発光性になり、内部抵抗は急速に減少する。発光イオン化ガスを通過する電流はキャパシタンス４を充電するのに十分であり、それによって±｜Ｖｉ＋Δｖ｜の値（±は電流方向に依存する）に到達するまで点Ａの電圧は入力電圧Ｖａの方向に上昇する。入力電圧Ｖａの追跡によって、基本セル１の端子に与えられる電位間の差の絶対値はイオン化電圧の絶対値｜Ｖｉ｜よりも下になり、ガスのイオン化とそれに付随するルミネセンスは停止する。電流はもはや通過せず、点Ａで測定された電圧は値±｜Ｖｉ＋Δｖ｜に維持される。図のＳＴＡＴＥ ＯＦ ＬＵ曲線は入力電圧Ｖａの期間に、ピーク対ピーク振幅がイオン化電圧の絶対値｜Ｖｉ｜の２倍を僅かに超えているとき、スイッチ３が閉じられるときに基本セル１のガスの４つの発光イオン化が得られることを示している。入力電圧Ｖａがイオン化電圧の絶対値｜Ｖｉ｜の１倍を僅かに超えているピーク対ピーク電圧を有するならば、期間当たりの２つの発光イオン化が得られ、一方入力電圧Ｖａがイオン化電圧の絶対値｜Ｖｉ｜の４倍を僅かに超えているピーク対ピーク振幅を有するならば、期間当たりの８つの発光イオン化が得られる。好ましい実施形態ではガス、したがって基本セル１のルミネセンスのイオン化時間Ｔｉは基本的に入力ソースの抵抗、ガスの性質および圧力、キャパシタンスＣ��値の関数である。しかしながら、これらのパラメータの値がどうであっても、ガスのイオン化時間Ｔｉは全般的にこのタイプの関数と常に同一であり、これは基本時間Ｔｅ＝Ｔｉ中のガスの各イオン化と全般的に同一値を有するルミネセンス基本光子束Φｅにより基本セルＬＵを放射させる。
【００１６】
図６はスイッチＳＷがデジタル的に制御された電子転送ゲートＴＧにより置換される点を除いて図５と同一の装置を示しており、これは限定的ではない例ではトランジスタからなり、それによって、回路は論理入力Ｌが図の曲線ＳＴＡＴＥ ＯＦ ＬＵにより表される１（１）またはゼロ（０）であるか否かに応じて入力ソース２，Ｖａと通信しまたは通信しない。図は幾らかの期間にわたる装置の動作を示し、入力電圧Ｖａ、点Ａで測定された電圧、発光イオン化インパルス曲線ＳＴＡＴＥ ＯＦ ＬＵを示している。幾つの結論がこの図から得られる。第１に、入力電圧の周波数が上昇されるならば、装置の機能は変更せず、各イオン化インパルス間の間隔だけが減少され、それはそれらの周波数、したがって基本光子束Φｅの発光インパルスにおける増加を意味する。同様に、値が多数のイオン化電圧Ｖｉよりも僅かに大きいように入力電圧のピーク対ピーク値が増加されるならば、期間当たりのイオン化数は増倍され、これはまたそれらの間のインターバルを減少し、発光インパルスΦｅのレートを増加する。勿論、２つのケースは発光インパルスΦｅのレートを増加するためにレートと入力電圧のピーク対ピーク振幅の両者を増加することにより結合されることができる。全てのケースでは、入力電圧の勾配が増加するので、イオン化時間Ｔｉと基本光子束の発光インパルスΦｅの期間は減少するが、これらは全体的に常に同一値を有する。好ましい限定的ではない実施形態では、数ｋＨｚまたはＭＨｚの全般的に同一の発光インパルスレートが得られ、それぞれの発光インパルスΦｅは基本光子束Φｅが基本時間Ｔｅ＝Ｔｉにわたって放射される期間Ｔｉのイオン化の結果である。したがって、転送ゲートは簡単なデジタル２進制御装置として動作し、発光インパルスが基本光子束Φｅを放射することを可能にする。発光インパルスΦｅのレートが非常に高いので、デジタル制御転送ゲートのレートも高く、高くなければ２５乃至３０Ｍｚが容易である。
【００１７】
図７は入力ソース２，Ｖａの端子の１つと、キャパシタンス４とに接続される基本発光装置１の図である。キャパシタンス４は転送ゲート３に接続され、転送ゲート３は入力ソース２，Ｖａの他方の端子に接続される。転送ゲート３は２つの論理状態、ゼロ（０）と１（１）を受けるデジタル制御入力Ｌにより設定される。
【００１８】
図８は図７の電子回路の等価図である。回路５は発光装置１のセットと、キャパシタンス４と、転送テート３とを含んでいる。この回路は入力ソース２，Ｖａに接続されることができ、入力Ｌは２進論理制御信号を受ける。
【００１９】
図９はデジタル制御装置を有する基本発光装置の好ましい実施形態の物理的な断面図である。透明な支持体６の内面はルミネセント物質７の層と透明な電極８を支持している。適切な距離で絶縁支持体９が存在する。絶縁支持体９の１つの面上に電極１０と１１が配置され、それらは誘電体１２により分離されている。これらの手段１０−１２のセットは絶縁体１３により包囲されているキャパシタ４を形成している。電極８は光子束に透明な均一な導電性物質を使用してまたは入力ソース２，Ｖａの一方の端子に直接接続されている微細な導電性グリッドの形態で構成されている。電極１１は入力ソース２，Ｖａの他方の端子に接続されている転送ゲート３に接続されている。転送ゲート３は入力Ｌへ論理信号ゼロ（０）または１（１）が与えられるのに応じて遮断または導電する。逆論理が適用されてもよい。手段６−８と１０−１２の２つのセット間にはガス１４が存在し、これはそれらの組成と圧力の波長特性を有する光子１５束をルミネセンスにより適切に放射およびイオン化するとき、プラズマスクリーンにおいて限定的でない例で使用されるガスと類似した組成および圧力を有している。例えば入力Ｌで０が印加されて転送ゲート３が遮断されるとき、装置に与えるための入力ソース２，Ｖａから出力される電圧は存在しないので、何も生じない。転送ゲート３が例えば入力Ｌで１の印加により導通するとき、対応する一連の発光インパルス１５を生成し、それ故特定の波長を有する基本光子束Φｅを発生するガス１４の一連のイオン化インパルスが生成される。特定の波長を有する基本光子束Φｅは電極８を横断し、ルミネセンス物質７により変換される。ルミネセンス物質７は矢印１６により表されているようにその組成の波長特性を有する基本光子束Φｅをルミネセンスにより放射し、それはガラスまたはポリカーボネートの透明支持体６を通過する。限定的ではない例では、ルミネセンス物質７の組成はプラズマスクリーンで使用される物質の組成に類似し、その組成に応じて赤、緑、青の原色またはこれらの色の混合に対応する光子束を放射し、白または任意の他の特別なカラーを得る。既存のプラズマ装置と対照的に、イオン化電圧｜Ｖｉ｜に関連するので、付勢電圧はボルトまたは数十ボルト程度に非常に弱い。さらに、この装置は高周波数の基本発光イオン化インパルスΦｅを使用し、放電電流はキャパシタンス４により自己制限されるので、放電を維持する電圧の補足電極の必要も、放電電流制御用の装置も必要ない。キャパシタンス４は基本光子束Φｅの基本時間Ｔｅとして所望に獲得されるイオン化されたガスのコンダクタンスとイオン化時間値Ｔｉに応じて、数ナノファラドまたは数十ナノファラドである。それ故、電流を非常に消費しプラズマの加熱によるエネルギ消費を生成する発光アークモードに入らずに、正常以下または正常の発光モードで常に動作するプラズマのイオン化に関するので、装置はマイクロアンペア程度の非常に小さい電流しか消費しない。
【００２０】
図１０はサブ画素を形成する図９のものと類似の同一のデジタル制御された基本発光装置ＬＵのセットの好ましい実施形態の断面図である。基本装置ＬＵは図３で示されている好ましい構成にしたがってＴＧ１−ＴＧ８の符号を付けられた転送ゲートへ接続されている１６×１６アレイで配置されている。手段１７はセットの限界を定める。支持体６はセットをカバーし、それ自体は物質７の共通の層と、発光装置のセットにより共有され入力ソース２，Ｖａに直接接続されている共通の電極８とによりカバーされる。図１０は例えば、論理制御信号（１）が１以上の転送ゲート３の入力Ｌに供給されるときに、発光ガスのイオン化インパルス１５がエネーブルされ、他方で論理ゼロ（０）制御信号が１以上の転送ゲート３の入力Ｌに供給されるときに、ディスエーブルされることを示している。ｎ＝８ビットの２進ワードは図６での前述の説明にしたがって、入力ソース２，Ｖａの関数であるレートでルミネセンス物質７により同一のインパルスΦｓｐ＝２ｎ ×Φｅにより放射される総光子束の２ｎ または２５６の値を可能にする。装置を構成する各基本発光装置ＬＵは独立して機能でき、機能すべきである。各ＬＵのキャパシタンス４は隣接するアクチブな発光装置間の電荷の転送現象を防止するために絶縁体１３により分離されており、これは各イオン化された基本発光インパルスΦｅの関数および期間Ｔｅ＝Ｔｉを変更する。断面図は、それらの転送ゲート３により付勢される各ＬＵのガス１４のルミネセンスによって放射される光子束１５に応答して、赤、緑または青波長のいずれかのルミネセンス物質７の組成に対応する放射に応じて、赤、緑または青のサブ画素を形成する１組の限定的ではない例を示している。
【００２１】
図１１は、本発明の好ましい実施形態にしたがって、ビデオスクリーンのＲＧＢマトリックスの各サブ画素１８と、デジタル的に制御された基本発光装置ＬＵのセットとの関係を示している。各サブ画素１８は好ましい実施形態にしたがって１６の手段１９により１６のアレイに分解され、各手段は基本発光装置ＬＵ  １とキャパシタから構成される。手段１９は好ましい実施形態にしたがって、入力ソース２，Ｖａと、ＴＧ１−ＴＧ８の符号を付けられた転送ゲート３へ直接接続され、入力としてデジタル制御端子Ｌ１−Ｌ８を有する。基本発光装置１９の寸法は、セットの寸法が対応するサブ画素に対して所望される寸法に対応するようにされている。転送ゲート３のデジタル制御端子に与えられるｎ＝８ビットの２進ワードを使用して、図４にしたがった１−２５５の基本発光装置の付勢が得られる。サブ画素の全てのＬＵの消勢から、１−２５６の値を有する各サブ画素に対するインパルスにより放射されるΦｓｐ＝２ｎ ×Φｅの総光子束が黒色全体に対応して得られ、１値としてカウントできる。基本発光装置の数はまた多少の値を有する総光子束Φｓｐ＝２ｎ ×Φｅを得るために増加または減少されることができる。例えば、対応するビット数ｎを有する２進ワードは所定数のカラーを必要とするビデオスクリーンまたはモノクロと呼ばれる二色スクリーン、または文字数字情報のディスプレイおよび／またはグラフィックに使用されるハフトーンを構成するために使用されることができる。
【００２２】
図１２はデジタル的に制御された基本発光装置と、それらの入力のセットの等価電子回路図であり、図３で説明した好ましい実施形態にしたがってサブ画素を形成する。各発光装置１は入力ソース２，Ｖａの共通の端子とキャパシタンス４に直接接続されている。キャパシタンス４は図３と１１の好ましい実施形態にしたがって転送ゲート３に接続され、転送ゲート３のデジタル制御入力端子Ｌ１−Ｌ８が対応する論理値を受信するのに応じて入力ソース２，Ｖａの他の端子に接続される。
【００２３】
図１３はサブ画素の電子回路の等価図である。回路２０は図１２で説明されている素子のセットであり、入力ソース２，Ｖａと、転送ゲート３のデジタル制御入力Ｌ１−Ｌ８に接続されている入力端子とを有する。図５および６で説明されているように適切な入力ソースＶａを供給するのに十分であるので電子回路の機能は簡単であり、それによってサブ画素を獲得し、ルミネセンスにより放射されるその光子束の基本インパルスのセットは値Φｓｐ＝２ｎ ×Φｅを有し、これは入力端子Ｌ１−Ｌ８に与えられるｎ＝８ビットの２進ワードの値により決定される。光子Φｓｐのインパルスレートは、入力端子Ｌ１−Ｌ８に与えられるｎ＝８ビットの２進ワードの値が変化するレートと独立していることが既に注意されている。
【００２４】
図１４は本発明の好ましい実施形態にしたがった二重メモリ装置に関連している図１３で示されているサブ画素の接続図である。回路２１は入力ソース２，Ｖａと、デジタル制御入力端子Ｌ１−Ｌ８とへの接続を有する図１２により示されている全ての素子を表している。各入力端子Ｌ１−Ｌ８は単一のビットメモリフリップフロップの出力に接続され、それによってセットは共通のデジタル制御Ｍ．ＤＩＳを有する８ビットディスプレイメモリ２２を構成する。ディスプレイメモリ２２の入力は単一のビットメモリフリップフロップの出力に接続されており、ここではセットはデジタル制御負荷信号Ｍ．ＮＸＴを有する８ビットの次のディスプレイメモリ２３を構成する。サブ画素に送信される８ビットワードは次のディスプレイメモリ２３の入力Ｄ１−Ｄ８に送信される。この構成の機能はＭ．ＤＩＳまたはＭ．ＮＸＴ上の負荷制御信号の供給に応じて２つの異なる８ビットワードの記憶を可能にする。負荷制御信号Ｍ．ＮＸＴによる次のディスプレイメモリ２３に記憶されている８ビットワードはサブ画素の次の総光子束Φｓｐの２進インパルス値に対応する。ディスプレイメモリ２２に記憶された８ビットワードは実際に放射されるかまたはサブ画素により表示される次の総光子束Φｓｐの２進インパルス値に対応する。負荷制御信号がＭ．ＤＩＳに与えられるとき、次のディスプレイメモリ２３に記憶された８ビットワードはディスプレイメモリ２２に転送される。ディスプレイメモリ２２中に記憶された８ビットワード値により決定される総光子束Φｓｐのインパルスをサブ画素が放射しながら、後続するサブ画素により放射される総光子束Φｓｐのインパルス値に対応する次のディスプレイメモリ２３に別の８ビットワードを負荷することが可能である。したがって、サブ画素により表示される値のリフレッスレートは負荷レートまたは表示される値の変化レートとは分離される。ディスプレイメモリ２２中に記憶され、サブ画素のインパルスにより放射される総光子束Φｓｐの値に対応する８ビット２進ワードに対しては、インパルスレートはサブ画素のリフレッシュレートに対応し、これは入力ソース２，Ｖａにより与えられる特徴的な電圧にのみ依存し、図５および６での説明に基づいて数ｋＨｚまたはＭＨｚである。ディスプレイ２２に記憶されて、サブ画素のインパルスにより放射される総光子束Φｓｐ値に対応する８ビットワードの変化レートは、次のディスプレイメモリ２３に記憶される８ビット２進ワードが変更されるかディスプレイメモリ２２中に負荷されるレートに特有に依存し、したがって、サブ画素のリフレッシュレートと完全に無関係である。
【００２５】
図１５は図１４で説明された電子回路の等価図である。回路２４は図１４で説明された手段のセットに対応しており、入力ソース２，Ｖａへの接続を可能にする入力と、サブ画素のインパルスにより放射される総光子束Φｓｐの値に対応してｎ＝８ビットのワードを受信するデジタル入力制御端子Ｄ１−Ｄ８と、次のディスプレイメモリで記憶するための負荷入力Ｍ．ＮＸＴ、ディスプレイメモリ２２で記憶するための負荷入力Ｍ．ＤＩＳとを有する。
【００２６】
図１３または１５の基本電子回路から、サブ画素のマトリックスを有するビデオスクリーンが構成され、ここではサブ画素のマトリックスはダイオードマトリックス、ＬＣＤまたはプラズマセルに対して使用されるようなクラシックなＸ、Ｙマトリックスアドレシング装置によりサブ画素づつ負荷される。しかしながら、このアドレシング方法はそれ程興味深いものではなく、それはこれがディスプレイスクリーン装置に対して外部の集積回路のデコードを必要とするからであり、本発明の目的である集積回路を使用する装置に対して内部の方法で構成された以下説明する好ましいアドレス方法で必要とされるものは何もないからである。
【００２７】
図１６は第１の好ましい実施形態にしたがってロード装置に関連する図１５のに示されている３つのサブ画素のセットの電子的な接続図である。図１５で示されている等価回路は入力ソース２，Ｖａに接続されている入力と、共通のデータバスに接続されている入力端子Ｄ１−Ｄ８とを有する３つの回路２４に示されている。３つの回路２４のディスプレイメモリ２２のロード入力は、ロード信号Ｍ．ＤＩＳが同時に送られることができるように共に接続される。バスＤ１−Ｄ８上のデータにより関連されるサブ画素を識別するために、３つの手段２５が使用される。３つの手段２５はシフトレジスタのように直列接続されたＤフリップフロップ（ＤＦＦ）である。ＤＦＦの入力ＣＰは共通のクロックソースＣに接続され、一方入力Ｒは共通のリセットラインに接続されている。（左から見て）第１のＤＦＦの入力Ｄは入力ＳＰ．ＰＣＤに接続され、ここで入力Ｄはそれが存在するならば先行するサブ画素から発生し、それでなければ入力Ｄは電子制御回路から発生される。第１のＤＦＦの出力Ｑは次のディスプレイメモリ２３の入力負荷のための第１の回路２４の入力Ｍ．ＮＸＴと、第２のＤＦＦの入力Ｄとの両者に接続されている。第２のＤＦＦと第３のＤＦＦは出力Ｑを使用して次の２つの対応する回路２４の次のディスプレイメモリ２３へ各入力を負荷するために同一の原理にしたがって接続される。第３のＤＦＦの出力Ｑはまた出力ＳＰ．ＮＸＴへ接続され、存在するならば、入力ＳＰ．ＰＣＤと、次のサブ画素の負荷ＤＦＦの入力Ｄへの接続を可能にする。１例はＲＧＢ画素を形成する各赤、緑、青のサブ画素に対応するデータを負荷するためのセットの動作を良好に示している。図１６はＲＧＢ画素を形成する３つのサブ画素の第１のグループであると想定する。初期化において、リセット信号が与えられる。例えば、ゼロ（０）は全てのＤＦＦ２５をゼロにリセットする。３つの回路２４の入力Ｍ．ＤＩＳもゼロであり、ディスプレイメモリ２２をクリアしそれらの内容の何等かの変更を防止する。ＤＦＦ２５の全ての出力Ｑはゼロであり、結果的に全ての赤、緑、青のサブ画素の入力Ｍ．ＮＸＴは次のディスプレイメモリ２３への入力の負荷を許容しない。（ＤＦＦ２５の全ての入力ＣＰに与えられる）第１のクロックエッジＣで、第１の８ビットワードはバスにより入力Ｄ１−Ｄ８に送られ、論理１（１）の単一の負荷インパルスは第１のＤＦＦの入力Ｄに接続されている入力ＳＰ．ＰＣＤへ送られる。第１の８ビットワードは赤のサブ画素により放射される次の総光子束Φｓｐの値に対応する。Ｄに与えられる負荷インパルスは第１のＤＦＦの出力Ｑに現れ、次のディスプレイメモリ２３を目的地とする第１の８ビットワードの負荷を許容することにより赤色サブ画素に対応する第１の回路２４の次のディスプレイメモリ２３の入力Ｍ．ＮＸＴに影響する。他の２つのＤＦＦの他の出力Ｑが依然としてゼロであるので、他の出力Ｑはそれぞれ緑のサブ画素と青のサブ画素に対応する他の２つの回路２４の入力Ｍ．ＮＸＴの負荷を許容せず、次のディスプレイメモリ２３へのバス上のデータの記憶を防止する。第２のクロックエッジで、緑色のサブ画素により放射される次の総光子束Φｓｐの値に対応する８ビッ��ワードはバスで転送される。負荷インパルスは第１のＤＦＦの出力Ｑに存在し、これは第２のＤＦＦの入力Ｄに与えられ、それは緑のサブ画素に対応し、出力Ｑで現れ、緑のサブ画素の次のディスプレイメモリ２３の入力Ｍ．ＮＸＴを負荷することを許容する。これは次のディスプレイメモリ２３を目的地とする８ビットワードの配置を可能にする。赤のサブ画素に対応する第１のＤＦＦの出力Ｑはゼロに戻り、青のサブ画素に対応する第３のＤＦＦの出力Ｑはゼロの状態であるので、それらの入力Ｍ．ＮＸＴは次のディスプレイメモリの負荷を許容しない。第３のクロックエッジでは、青のサブ画素により放射される次の総光子束Φｓｐの値に対応するバスの８ビットワードは同様の方法で記憶される。負荷インパルスが存在し、第３のＤＦＦの出力Ｑと、次のサブ画素の出力ＳＰ．ＮＸＴで利用可能である。各サブ画素に対応するデータの次のディスプレイメモリ２３への負荷中に、回路２４の入力Ｍ．ＤＩＳはゼロの状態であり、ディスプレイメモリ２２の負荷を許容しない。どの８ビットワードがディスプレイメモリ２２に記憶されても、初期化においてこのワードは全て１であり、例えばこの内容は次のディスプレイメモリ２３の負荷により変更されておらず、全てのＲＧＢサブ画素はそれらの基本インパルスに対応するレートでディスプレイメモリ２２の内容に対応する総発光光子束Φｓｐの値を放射する。
【００２８】
図１７は負荷装置を有する単一のサブ画素の電子回路の等価図である。回路２６は図１６にしたがって単一のＤＦＦ２５を有する単一の回路２４と、入力２，Ｖａに接続された入力と、データバスに接続された入力Ｄ１−Ｄ８と、ＤＦＦ２５の出力Ｑから来る次のディスプレイメモリ２３の負荷信号を次のサブ画素に送信するための出力ＳＰ．ＮＸＴと、先行するサブ画素のＤＦＦ２５の出力Ｑから来る次のディスプレイメモリ２３の負荷信号を受信するための入力ＳＰ．ＰＣＤと、ディスプレイメモリ２２から負荷信号を受信するための入力Ｍ．ＤＩＳ、ＤＦＦ２５の入力Ｒでリセット信号を受信するための入力と、ＤＦＦ２５の入力ＣＰでクロック信号Ｃを受信するための入力とを有している。
【００２９】
それ故、電子回路は完全なビデオスクリーンを形成するサブ画素のチェーンを構成するためのベースとしての役目を行うことができる。デジタル回路は簡単であり、そのため多数のサブ画素のブロックを含む集積回路が実現される。
【００３０】
図１８は第１の好ましい実施形態にしたがって、（ｎ，ｍ）サブ画素の回路ブロックを形成するためのｎ×ｍ（ｎ，ｍ）サブ画素のセットの電子的な接続図である。この回路ブロック図では、図１７で説明されているように手段２６の入力が存在し、これらは入力ソース２，Ｖａに接続され、入力端子Ｄ１−Ｄ８はデータバスに接続され、出力ＳＰ．ＮＸＴは次のディスプレイメモリ２３の負荷信号を次のサブ画素へ送信し、入力ＳＰ．ＰＣＤは先行するサブ画素から来る次のディスプレイメモリ２３の負荷信号を受信し、入力Ｍ．ＤＩＳはサブ画素のセットのディスプレイメモリ２２のセットに対する負荷信号を同時に受信し、入力リセットは全ての回路２６のＤＦＦ２５のセットのゼロへの同時のリセットを許容し、入力Ｃはクロック信号Ｃを第１の好ましい実施形態にしたがって接続されているサブ画素（ｎ，ｍ）のセットへ同時に与える。動作はさらに多くのサブ画素が存在する点を除いて図１６で説明されている動作と同一である。
【００３１】
図１９は図１８に示されている素子のセットから形成される回路２７を有するサブ画素（ｎ，ｍ）のブロックの電子回路の等価図である。入力は入力ソース２，Ｖａに接続され、入力端子Ｄ１−Ｄ８はデータバスに接続され、出力ＳＰ．ＮＸＴは次のディスプレイメモリ２３の負荷信号を（ｎ，ｍ）サブ画素の次のブロックのサブ画素へ送信し、入力ＳＰ．ＰＣＤは（ｎ，ｍ）サブ画素の先行するブロックから来る次のディスプレイメモリ２３の負荷信号を受信し、入力Ｍ．ＤＩＳはブロックのサブ画素のセットに対するディスプレイメモリ２２のセットの負荷信号を同時に受信し、入力リセットはブロックの全ての回路２６に対してＤＦＦ２５のセットをゼロへ同時にリセットし、入力Ｃはクロック信号ＣをＤＦＦ２５のセットと、第１の好ましい実施形態にしたがって接続されている（ｎ，ｍ）サブ画素のブロックへ同時に与える。
【００３２】
図２０は図１９のように（ｎ，ｍ）サブ画素のブロックを形成する電子回路のタイミング図である。クロックＣ、リセット、Ｍ．ＤＩＳ、ＤＡＴＡ  ＲＶＢ、（１，１）乃至（ｎ，ｍ）の符号を付けられたＳＰ．ＰＣＤ、各サブ画素Ｓ−画素（ｎ，ｍ）の負荷を表すグラフのパルス列を示している。ディスプレイメモリ２２のセットの負荷信号Ｍ．ＤＩＳに対応するリセットの開始から、図は各クロックエッジＣでデータバスがＲ、Ｇ、Ｂサブ画素の次の値に対応する８ビットワードを有し、一方で先行するサブ画素ＳＰ．ＰＣＤ（ｎ，ｍ）の出力における負荷信号が同一のインデックスを有するサブ画素Ｓ画素（ｎ，ｍ）の負荷を許容することを示している。次のディスプレイメモリ２３の負荷レートはしたがって図１９の入力端子Ｄ１−Ｄ８に与えられるＤＡＴＡ  ＲＧＢバスのデータ流を同期するクロックＣレートの関数である。
【００３３】
図２１は図１８で説明された回路２７から構成され、第１の好ましい実施形態にしたがって、（ｎ，ｍ）サブ画素の（Ｋ，Ｐ）ブロックのスクリーンを形成する（ｎ，ｍ）サブ画素の（Ｋ，Ｐ）回路ブロックのセットの電子的配線図である。（ｎ，ｍ）サブ画素の回路２７は同一の入力端子ソース２，Ｖａと、共通のデータバスに接続されている入力Ｄ１−Ｄ８とに接続されている。ディスプレイメモリ２２の負荷入力Ｍ．ＤＩＳは共に接続される。クロックＣとリセットの入力も同様である。先行するブロックが全ての次のディスプレイメモリを、それらを目的地とするデータで満たしたとき、負荷信号Ｍ．ＮＸＴは（ｎ，ｍ）サブ画素の次の回路ブロックの入力ＳＰ．ＰＣＤにおいて第１のサブ画素を負荷するために出力ＳＰ．ＮＸＴに現れる。全ての回路２７がそれらの次のディスプレイメモリ２３を満たしたとき、次のイメージに対応する全てのサブ画素の値のセットが次のディスプレイメモリ２３のセット中で利用可能になる。この瞬間に、次のイメージの負荷信号は入力Ｍ．ＤＩＳへ送られ、これは全ての回路２７の全ての次のディスプレイメモリ２３の内容をディスプレイメモリ２２へ転送することを同時に許容する。新しいイメージは動画のプロジェクタからのイメージのようにその全体において一度に現れる。この方法で、表示されたイメージは入力ソースＶａにより決定される発光インパルス１６のレートで、数キロまたはメガヘルツでその全体においてリフレッシュされ、それによってイメージは２５−３０イメージ／秒または２５−３０ヘルツのディスプレイメモリ２２の負荷信号レートＭ．ＤＩＳで負荷されるか変更される。イメージリフレッシュレートをイメージ負荷から分離するかレートを変更する目的が実現される。各画素の値に対応してデータを負荷する装置のクロックＣのレートはサブ画素数、それ故イメージの解像度の直接の関数である。例えば６４０×４８０画素のイメージ解像度に対しては、クロックレートは欧州では６４０×４８０×３サブ画素×２５イメージ／秒＝２３．０４ＭＨｚに等しく、北米では６４０×４８０×３サブ画素×３０イメージ／秒＝２７．６４８ＭＨｚに等しい。例えば１６００×１２００の高解像度のイメージでは、クロックレートは欧州では１６００×１２００×３×２５＝１４４ＭＨｚに等しく、北米では１６００×１２００×３×３０＝１７２．８ＭＨｚに等しく、これは全体的にデジタルのビデオ回路で実現するには困難なレートである。
【００３４】
図２２は、第１の好ましい実施形態にしたがって、図２１に示されているようにサブ画素の（Ｋ，Ｐ）ブロックから形成されるビデオスクリーンの電子的な接続図である。印刷回路基板である支持体２８上に配置されている（１，１）乃至（Ｋ，Ｐ）の番号を付けられているサブ画素２７のブロックが示されており、その支持体上には（ｎ，ｍ）サブ画素の（Ｋ，Ｐ）ブロックを入力ソース２，Ｖａに接続し、入力端子Ｄ１−Ｄ８をデータバスへ接続するパス、サブ画素の次のブロックの次のディスプレイメモリ２３を負荷するための出力ＳＰ．ＮＸＴ、サブ画素の先行するブロックから来る次のディスプレイメモリ２３を負荷するための入力ＳＰ．ＰＣＤ、全てのディスプレイメモリの同時の負荷信号Ｍ．ＤＩＳのそれぞれの対応する入力、クロック信号Ｃ、リセット信号が存在する。全ての情報は印刷回路基板上で利用可能であり、外部ビデオ回路の使用を必要とせずにより大きなスクリーンを形成するために多数の同様のスクリーンへの接続を可能にする。ビデオスクリーンの好ましい実施形態は目標として識別される５つの特徴のうちの３つを実現する。第１に、全体的にデジタルなディスプレイ装置は、（Ｋ，Ｐ）集積回路２７のアレイで形成されているので、小さい厚さを有する。第２に、全体的に基本的な光子束Φｓｐの発光インパルスを生成する入力電圧Ｖａの特有な関数であるので、リフレッシュレートは非常に高く、解像度、変化レート、イメージディスプレイの寸法から独立している。第３に、それぞれの表示されたイメージは任意の画素走査またはマトリックスアドレシングなしに一度に現れ、それは全ての回路２７が共通のデータバスに接続されており、次のディスプレイメモリ２３のセットの内容全てを一度にディスプレイメモリ２２のセットへ転送するディスプレイメモリ２２の同時負荷信号Ｍ．ＤＩＳであるためであり、それによってイメージは動画のプロジェクタからのイメージのように全般的に現れる。
【００３５】
同じ特徴を有するビデオスクリーンの２つの他の好ましい実施形態を以下説明するが、特にサブ画素または画素の回路ブロック、最終的にはビデオスクリーンを形成するためにサブ画素の次のディスプレイメモリ２３とディスプレイメモリ２２への接続に関して説明する。
【００３６】
図２３は、第２の好ましい実施形態にしたがって、（ｎ，ｍ）サブ画素のブロックを形成する図１７と同様の（ｎ，ｍ）サブ画素のブロックの電子接続図を示している。サブ画素の相互接続とそれらの動作は、この配線がサブ画素２６の（ｎ）回路の（ｍ）ラインのグループ化を実現する点を除いて、図１８で説明したものと同一である。したがって、現在のブロックの回路２６のライン（ｍ）を負荷するためのインデックス（ｎ，１乃至ｍ）を有する（ｍ）入力ＳＰ．ＰＣＤと、次のブロックの各ライン（ｍ）の第１の画素を負荷するためのインデックス（１，１乃至ｍ）を有する（ｍ）出力ＳＰ．ＮＸＴが存在する。
【００３７】
図２４は第２の好ましい実施形態にしたがった（ｎ，ｍ）サブ画素のブロックの電子回路の等価図である。図２３で説明した回路から作られている回路２９は、第２の好ましい実施形態にしたがって、入力ソース２，Ｖａに接続された入力と、データバスに接続された入力端子Ｄ１−Ｄ８と、画素の次のブロックへ現在のブロックの（ｍ）ラインの最後のサブ画素（ｎ）の負荷信号を送信するためのインデックスされた出力ＳＰ．ＮＸＴ（ｎ，１乃至ｍ）と、サブ画素の先行するブロックから最後のサブ画素（ｎ，１乃至ｍ）から来る負荷信号を受信するための（ｎ，１乃至ｍ）とインデックスされた入力ＳＰ．ＰＣＤと、回路２９のディスプレイメモリ２２のセットの同時の負荷信号Ｍ．ＤＩＳを受信するための入力と、回路２９のＤＦＦ２５のセットの同時のリセット信号を受信するための入力と、回路２９のＤＦＦ２５のセットに同時に与えられるクロック信号Ｃを受信するための入力とを有する。
【００３８】
図２５は、第２の好ましい実施形態にしたがって、（ｎ，ｍ）サブ画素の（Ｋ，Ｐ）ブロックから形成されるビデオスクリーンの電子的な接続図である。回路２９の各ライン（Ｐ）の各ライン（ｍ）に対して、サブ画素の各ブロック（Ｋ）の各ライン（ｍ）の第１の次のディスプレイメモリ２３に対する負荷入力Ｍ．ＰＣＤ（１）が先行するブロック（Ｋ−１）の同じライン（ｍ）の次のディスプレイメモリ２３の最後の負荷出力Ｍ．ＮＸＴ（ｎ）へ接続される点を除いて、図２２で説明された方法によるサブ画素のブロックを接続する相互接続の印刷回路基体である支持体３０上に（Ｋ）回路２９の（Ｐ）ラインが配置されている。ブロック（Ｋ）のライン（ｍ）の次のディスプレイメモリ２３の最後の負荷出力（ｎ）はブロック（１，Ｐ＋１）のライン（１）の第１の次のディスプレイメモリ２３の負荷入力（２）へ接続されている。この方法で、データは同一のライン（Ｐ）に位置された回路２９のセットに対して１ラインづつ負荷され、ブロック（Ｐ）で１ラインづつ（ｍ）で伝播する。アセンブリの第２の実施形態はバス上のデータ流が各サブ画素に対応する入力端子Ｄ１−Ｄ８に到着することを可能にし、これは１ラインづつスクリーンを充填するため（Ｋ）ブロックのラインの全ての同一のライン（ｍ）が次々と満たされるので、ライン走査およびフレームデジタルビデオソースから発生されたデータ流と直接両立できる。図２１、２２の第１の実施形態で説明した配線構造では、サブ画素の各ブロックは次のブロックを埋める前に満たされなければならないのでデータ流は変更される。この場合、多数の類似のスクリーンは外部ビデオ回路を使用せずにアレイを形成するために接続されることもできる。それは全ての信号が印刷回路基体３０で利用可能であるからである。
【００３９】
図２６は第３の好ましい実施形態にしたがって、画素と呼ばれるトリプレットを形成するためのロード装置を有する図１５で示されている３つのサブ画素のセットの電子的な接続図である。図１６と同一のアセンブリが存在し、同一の入力および出力を有するが、赤、緑、青のトリプレットまたはＲＧＢ画素を形成する３つの回路２４を同時に負荷する手段２５が１つだけ存在し、データバスが２４ビットワードを入力端子Ｄ１−Ｄ８へ送信し（限定的ではない例では２４ビットワードは青に対して１−８、緑に対して９−１６、赤に対して１７−２４のように各サブ画素へ分配される）、３つの回路２４に対する次のディスプレイメモリ２３の負荷入力Ｍ．ＮＸＴがＤＦＦ２５の出力Ｑへ接続され、出力Ｑは出力Ｐ．ＮＸＴを使用して次の画素に対する次のディスプレイメモリ２３の負荷を許容し、ＤＦＦ２５の入力Ｄが先行する画素のＤＦＦ２５の出力Ｑから来る負荷信号を受信する入力Ｐ．ＰＣＤへ接続される点で異なっている。
【００４０】
図２７は第３の好ましい実施形態にしたがったＲＧＢ画素と呼ばれるトリプレットの電子回路の等価図である。手段３１は図２６で示されている。接続は２４の入力端子Ｄ１−Ｄ２４、（ＳＰ．ＰＣＤの代わりに）入力Ｐ．ＰＣＤ、（ＳＰ．ＮＸＴの代わりに）出力Ｐ．ＮＸＴが存在する点を除いて、図１７と同一である。
【００４１】
図２８は第３の好ましい実施形態にしたがって、図２７に示されている（ｎ，ｍ）画素３１のブロックの電子的な接続図である。接続および動作は図２３での説明と類似している。即ち、（ｎ）回路３１の（ｍ）ラインのグループ化は、データバスが入力端子Ｄ１−Ｄ２４に接続される２４ビットであり、先行する画素の次のディスプレイメモリ２３の負荷入力がＰ．ＰＣＤ（ｎ，１乃至ｍ）であり、次のブロックの画素の負荷出力がＰ．ＮＸＴ（ｎ，１乃至ｍ）である点が異なっている。
【００４２】
図２９は第３の好ましい実施形態にしたがって、（ｎ，ｍ）画素のブロックの電子回路の等価図である。図２８により説明される回路３２はデータバスが入力端子Ｄ１−Ｄ２４に接続される２４ビットであり、先行する画素に対する次のディスプレイメモリ２３の負荷入力がＰ．ＰＣＤ（ｎ，１乃至ｍ）であり、次のブロックに対する画素の負荷出力がＰ．ＮＸＴ（ｎ，１乃至ｍ）である点を除いて図２４と同一の方法で接続されている。
【００４３】
図３０は第３の好ましい実施形態にしたがって、図２９に示されているように画素の（ｎ，ｍ）ブロックから形成されるビデオスクリーンの接続図である。配線構造および動作は、（Ｋ，Ｐ）回路３２が接続されている相互接続の印刷回路基体３３が入力端子Ｄ１−Ｄ２４に接続された２４ビットのデータバスを転送する点を除いて図２５と同一である。２４ビットのデータバスアセンブリの利点は、データが赤、緑、青で次々の８ビットワードで到達せず、２４ビットで同時に並列して到着するので、サブ画素の次のディスプレイメモリ２３へのデータの負荷レートの減少が可能であることである。例えば、６４０×４８０の解像度では、クロックレートは欧州では６４０×４０画素×２５イメージ／秒＝７．６８ＭＨｚ、北米では６４０×４８０×３０イメージ／秒＝９．２１６ＭＨｚに等しい。例えば１６００×１２００の高解像度のイメージに対しては、クロックレートは欧州では１６００×１２００画素×２５イメージ／秒＝４８ＭＨｚであり、北米では１６００×１２００画素×３０イメージ／秒＝５７．６ＭＨｚであり、これらは全デジタルのビデオ回路で実現するのに困難な周波数ではない。
【００４４】
目標として識別される５つの特徴のうちの３つが実現される。第１に、本発明はＬＣＤスクリーンに類似する厚さが減少された全デジタルのディスプレイ装置を提供する。第２に、リフレッシュレートは高く、解像度、イメージ変化レート、イメージのディスプレイ寸法に無関係である。第３に、それぞれ表示されたイメージは画素走査またはマトリックスアドレシングなしに一度に現れる。
【００４５】
図３１はその主要な構成素子を示しているビデオスクリーンである。３つの限定的ではない好ましい実施形態の１つにしたがって、各集積回路２７、２８または３２ははその間に見られるイオン化されたガス１４のルミネセンスにより放射された光子束１５が通過することを可能にする電極８によって密封されている。電極はそれが入力ソース２，Ｖａに直接接続されているので集積回路の発光装置ＬＵのセットに対して共通である。セット２７、２９または３２と８とはそれぞれ集積回路３４を形成し、これは印刷回路基体２８、３０または３３上にアレイを形成するように配線され、示されている３つの好ましい実施形態の１つにしたがって構成され、ソースＶａと、８または２４ビットのデータバスと、クロックＣと、リセットと、ディスプレイメモリ２２の負荷Ｍ．ＤＩＳと、次のディスプレイメモリ２３の負荷Ｍ．ＮＸＴのための通路を有する。カラーを得るために、透明な支持体６は集積回路３４のアレイの上部に位置されている。３つの物質７からなるマトリックスは透明な支持体６の内部表面に付着されている。それらの組成に基づいて、３つの物質は物質が集積回路３４により放射される光子束１５のインパルスにより励起されるとき、ルミネセンス１６により、赤、緑または青色のカラーの光を放射する。限定的ではない例では、支持体６はその上に位置するスクリーン印刷によりサブ画素ごとに集積回路３４上に形成され、多数の印刷回路基体２８、３０または３３が下に存在しても１つのピースの均一なディスプレイ表面を形成する。
【００４６】
この方法で、第４の目標が実現され、これは厚さが減少されたビデオスクリーンと、巨大スクリーンと呼ばれる対角線が４２インチを超える寸法の１ピースのディスプレイ表面を提供する。
【００４７】
このタイプの集積回路により、集積回路３４はフレキシブルな印刷回路基体に接続されることができるので、円筒形のスクリーンが構成されることができ、上部に置かれる支持体６もフレキシブルである。集積回路３４は六角形の形状を有することができるので、これらを同一形態の印刷回路基板へ接続することが可能であり、したがって球体スクリーンを得ることができる。
【００４８】
集積回路の形態で構成されるデジタルビデオスクリーン装置の５つの主要な特徴に関する目標は本発明の目的であり、このようにして実現される。
【００４９】
したがって、デジタルビデオスクリーン装置は、１ピースのディスプレイ表面によりカバーされる１以上の集積回路が取付けられている１以上の印刷回路基板を具備しており、ディスプレイ表面は下に位置する集積回路によって励起される１以上のルミネセンス物質でカバーされており、それによって、
ａ）ビデオスクリーンにより表示されるイメージ点に属している各サブ画素１８に対しては、付勢されたとき基本的なカラーの強度に対応している基本的な光子束Φｅをそれぞれ放射するある数の対応する基本発光装置１が設けられ、
ｂ）各サブ画素１８を形成する基本発光装置１は一方では適切な入力ソース２，Ｖａの共通の端子に全て接続され、他方では電子スイッチ３の介在により付勢または消勢され、電子スイッチ３は論理制御装置に与えられ各サブ画素の所望のカラー強度の値に対応する２進ワードにしたがって、１以上の基本発光装置１を同時に入力ソース２，Ｖａの他方の端子にそれぞれ接続し、または遮断し、
ｃ）各付勢された基本発光装置１は連続的またはパルス状で基本光子束Φｅを放射し、これはこれらが属する付勢されたサブ画素の他の基本発光装置１によって同時に放射された他の連続的またはパルス状の基本光子束Φｅと結合されてサブ画素のカラー強度に対応する連続的な全体の連続またはパルス状光子束Φｓｐを形成し、
ｄ）入力ソース２，Ｖａのみにしたがって、入力ソースが連続的であるか交番特性であるかに応じて、スクリーンの全てのサブ画素の全ての付勢された基本発光装置１が連続的または所定のインパルスレートで基本光子束Φｅを放射し、
ｅ）スクリーンの全てのイメージ点に対する全てのサブ画素により同時に放射されるカラー強度に対応する総光子束Φｓｐのセットのインパルスレートは、ビデオスクリーンにより表示されるイメージのリフレッシュレートに対応し、したがって連続的であるかまたは基本発光装置１の特性に適切な所定の周波数における入力ソース２，Ｖａの特有の関数であり、
ｆ）各サブ画素に対して、それぞれ関連する電子スイッチ３はサブ画素のディスプレイメモリ２２を形成するフリップフロップの出力に接続された論理制御装置を有し、サブ画素により表示されるカラー強度に対応する２進ワード値を記憶するための負荷ディスプレイ入力を使用し、
ｇ）サブ画素により放射されるカラー強度に対応する全体の連続的な光子束またはパルス状光子束Φｓｐは、２つの他のサブ画素により同時に放射されるカラー強度に対応する全部の連続的な光子束またはパルス状光子束Φｓｐと結合され、３色を付加することにより対応するイメージ点のカラーを得るためのＲＧＢトリプレットを共に形成し、
ｈ）全てのイメージ点のＲＧＢトリプレットを形成する全てのサブ画素により同時に放射されるカラーの強度に対応する全体的な連続的またはパルス状の光子束Φｓｐのセットに対する３色の組合わせは、それ故ビデオスクリーンにより表示されるイメージの全てのカラーに対応し、
ｉ）スクリーンの全てのサブ画素に対するディスプレイメモリ２２のフリップフロップへの全ての負荷入力は共に接続されて同時に負荷することを可能にし、
ｊ）各サブ画素のディスプレイメモリ２２を形成するフリップフロップへの全ての入力は、各サブ画素の次のディスプレイメモリ２３を形成するフリップフロップの出力に接続され、負荷入力はスクリーンのサブ画素により後に表示される次のカラーの強度に対応する負荷２進ワードを許容し、
ｋ）サブ画素により次に表示される次のカラー強度に対応する２進ワードは、各スクリーンのサブ画素の全ての次の表示メモリ２３を接続する共通のデータバスにより次のディスプレイメモリ２３の入力に供給され、
ｌ）装置２５はサブ画素の次のディスプレイメモリ２３へ現在の２進ワードを有する入力を負荷することを可能にし、それによってスクリーンの全てのサブ画素の全ての次のディスプレイメモリ２３がそれらを目的地とする２進ワードを受信するとき、信号は全てのスクリーンのサブ画素のディスプレイメモリ２２の共通の負荷入力に与えられ、その全体において次のイメージをスクリーン上で全て一度に表示するためにディスプレイメモリ２２への次のディスプレイメモリ２３の内容を同時に転送することを可能にし、
ｍ）イメージが永久的な方法または所定のレートでその全体において表示され、次のディスプレイメモリ２３はイメージ変化レートと、イメージ解像度に基づいたレートで次のイメージのカラーに対応する２進ワードのセットで負荷されることができ、したがって負荷レートまたは表示されたイメージのリフレッシュレートからの次のイメージの変化レートの分離を可能にし、
ｎ）各基本発光装置１は一方ではルミネセンス物質７と、入力ソース２，Ｖａに直接接続された電極８とにより被覆される透明な支持体６と、他方では、絶縁体１３により包囲されるキャパシタンス４が設けられた絶縁支持体９との間に含まれたガスセル１４であり、キャパシタンスは誘電体１２上へ電極１０を付着することにより形成され、誘電体１２自体は転送ゲート３に接続される電極１１上に位置され、転送ゲート３は入力ソース２，Ｖａの他方の端子に接続され、それによって論理入力制御装置Ｌの状態に応じて、転送ゲート３は入力ソース２，Ｖａの印加を行うか阻止し、
ｏ）ガス１４はプラズマスクリーンで使用されるガスと類似し、その圧力と組成の特徴であるイオン化電圧｜Ｖｉ｜を有し、
ｐ）入力ソース２，Ｖａはそれ故、ガス１４のイオン化電圧の絶対値｜Ｖｉ｜の倍数よりも僅かに大きいピーク対ピーク値を有する周期的な入力電圧を発生し、
ｑ）キャパシタンス４は、イオン化されたときのガス１４の導電度と、基本光子束Φｅの基本時間Ｔｅとして所望されイオン化されたガス１４を通してソース２により放電される電流を制限するように決定されたイオン化時間値Ｔｉに応じて数ピコ乃至数十ナノファラドの値を有し、ガス１４の次のイオン化までこの値を維持するために入力電圧Ｖａをキャッチアップし、したがって数マイクロアンペアまたは数十マイクロアンペア程度の瞬間的な電流を消費する正常以下または正常の発光イオン化インパルスのモードで機能するプラズマとして常に作用し、
ｒ）電極８は微細な導電体グリッド、またはガス１４により放射された発光インパルスに対して透明であり、
ｓ）ルミネセンス物質７はプラズマスクリーンに使用される組成と類似の組成を有し、その役割はイオン化されたときガス１４により放射される発光インパルス１５をその組成の可視波長特性を有する発光インパルス１６に変換することであり、
ｔ）転送ゲート３が論理制御装置Ｌに対応する論理信号の供給により遮断されるとき、ガス１４はイオン化せず、基本発光装置１は不活性であり、転送ゲート３が論理制御装置Ｌに対応する論理信号により伝導状態にされたとき、基本発光装置１が付勢され、ガス１４は端子８と１０に与えられた入力電圧の絶対値｜Ｖａ｜がイオン化電圧の絶対値｜Ｖｉ｜に等しくなるとすぐにイオン化し、それによって、それが導電する電流はキャパシタンス４を充電し、キャッチアップし、イオン化は入力電圧の絶対値｜Ｖａ｜がイオン化電圧の絶対値｜Ｖｉ｜に再度等しくなるまで停止しているので、入力電圧Ｖａに維持され、別の基本発光インパルス１６に変換される別の発光インパルス１５を発生し、
ｕ）発光インパルス１６に変換される発光イオン化インパルス１５のレートは、単にピーク対ピーク値と入力電圧Ｖａの周波数と、ガス１４のイオン化電圧値｜Ｖｉ｜と、キャパシタンス４の値との関数であり、スクリーンを形成する全てのサブ画素の全ての付勢された基本発光装置１の場合と同様であり、したがって表示されるイメージのリフレッシュレートに対応しており、
ｖ）ビデオスクリーンを形成する各サブ画素に対しては、２のｎ乗（２ｎ ）の基本発光装置１がアセンブルされ、一方では全て適切な入力ソース２，Ｖａの共通の端子に接続され、他方では論理制御装置Ｌ１−Ｌｎを有するｎ個の転送ゲート３の介在により付勢または消勢され、論理制御装置Ｌ１−Ｌｎはサブ画素の所望のカラー強度値に対応し論理制御装置Ｌ１−Ｌｎに与えられるｎビット２進ワードにしたがってサブ画素を形成する２ｎ−１ 基本発光装置を同時に入力ソースＶａの別の端子に接続または遮断し、それによって、各サブ画素の発光インパルス１６により放射されるカラー強度値２ｎ が放射され、
ｗ）サブ画素を形成する２ｎ の基本発光装置１のセットは入力ソース２，Ｖａに接続された共通の電極８を有し、
ｘ）所定のカラーに対応するルミネセンス物質７は手段１７により密封されることができるサブ画素を形成する２ｎ の基本発光装置１のセットをカバーし、この手段１７は、その手段１７の内部が絶縁体１３により被覆されているならば、共通の電極８と入力ソース２，Ｖａとの間の導体として作用することができ、
ｙ）ディスプレイメモリ２２に接続されている論理制御装置Ｌ１−Ｌｎを有し、ディスプレイメモリ２２自体は次のディスプレイメモリ２３に接続されているｎ個の転送ゲート３を有する２ｎ の基本発光装置１はｎ個の入力Ｄｎと、ディスプレイメモリ２２の負荷を許容する入力Ｍ．ＤＩＳと、次のディスプレイメモリ２３の負荷を許容する入力Ｍ．ＮＸＴと、入力ソースＶａへの接続のための２つの端子とを形成し、
ｚ）サブ画素を形成する基本回路２４は、１または（２ｎ−１ ）の基本発光装置１をそれぞれ制御するようにサブ画素が１または８の転送ゲート３に接続されている１または２５６の基本発光装置１から形成されているので、１またはｎ＝８の入力Ｄ１またはＤ１−Ｄ８を含んでおり、文字数字および／またはグラフィックのハフトーンを有するか有しないモノクロディスプレイスクリーンを必要とするか或いはポリクロームビデオディスプレイスクリーンを必要とする応用で使用するために１または８ビットの次のディスプレイメモリ２３に接続されている１または８ビットのディスプレイメモリ２２を有し、
ａａ）スクリーンを形成し、それぞれ基本回路２４により表される全てのサブ画素は、入力Ｄ１−Ｄ８により共通の８ビットバスに接続され、それらの間で単一の信号ソースＭ．ＤＩＳに接続されているディスプレイメモリ２２に対する負荷入力を有し、
ｂｂ）各サブ画素は先行するサブ画素が存在するならば、その装置２５の出力Ｑに接続されるか、または基本回路２４の入力Ｄ１−Ｄ８に接続されているバスで８ビットワードを送信する装置に接続されている入力Ｄを具備するタイプＤ型フリップフロップである装置２５に関連され、バス上の各８ビットワードに同期されるクロック信号Ｃを受信するための入力ＣＰと、Ｄ型フリップフロップをその初期状態にリセットするリセット信号を受信するための入力Ｒと、サブ画素の次のディスプレイメモリ２３の負荷入力Ｍ．ＮＸＴと次のサブ画素が存在するならばその装置２５の入力Ｄとに接続されている出力Ｑとを具備し、それによって各スクリーンのサブ画素はシフトレジスタのリンクを形成し、
ｃｃ）全てのスクリーンのサブ画素の全ての装置２５の入力ＣＰに同時に与えられる各クロックのエッジＣでは、記憶信号はＤ型フリップフロップからＤ型フリップフロップへ伝播し、データバスに存在する８ビットワードに対応しサブ画素により次に表示される次のカラー強度に対応する次のディスプレイメモリ２３のサブ画素の負荷を可能にし、
ｄｄ）スクリーンを形成する各サブ画素に対しては、装置２５に接続されている基本回路２４は回路２６を形成し、その入力Ｄ１−Ｄ８は共通の８ビットバスに接続され、先行するサブ画素から来るその入力ＳＰ．ＰＣＤは次のディスプレイメモリ２３を負荷することを可能にし、次のディスプレイメモリ２３の負荷信号を次のサブ画素へ送信するための出力ＳＰ．ＮＸＴを有し、クロックＣと、リセットと、ディスプレイメモリ２２の負荷のための信号Ｍ．ＤＩＳとを受信するための全てのスクリーンサブ画素に共通の入力および入力ソース２，Ｖａへ接続するための端子を有し、
ｅｅ）回路２６にしたがって集積回路２７として形成されるｍ（ｎ，ｍ）サブ画素１８のｎラインのブロックにおいて、入力Ｄ１−Ｄ８は８ビットの共通のバスで接続され、（ｎ，ｍ）サブ画素の先行するブロックから来る入力ＳＰ．ＰＣＤは次のディスプレイメモリ２３の負荷を許容し、次のディスプレイメモリ２３の負荷信号を（ｎ，ｍ）サブ画素の次のブロックへ送信するための出力ＳＰ．ＮＸＴを有し、クロックＣと、リセットと、ディスプレイメモリ２２の負荷のための信号Ｍ．ＤＩＳとを受信するための全てのスクリーンサブ画素に共通の入力と、入力ソース２，Ｖａへ接続するための端子とを有し、そこには共通の透明な電極８が集積回路３４を形成するため手段１７の仲介によりセットを固定するように上部に付加され、
ｆｆ）１ピースのディスプレイを有するビデオスクリーンは、入力Ｄ１−Ｄ８および回路のアレイ３４に接続され、入力ＳＰ．ＰＣＤを出力ＳＰ，ＮＸＴへリンクする８ビットの共通のバスを有する印刷回路基体２８上に配置することにより形成され、クロックＣと、リセットと、信号Ｍ．ＤＩＳと、入力ソース２，Ｖａを受信する全てのスクリーンのサブ画素に共通の入力を有し、
ｇｇ）回路のアレイ３４はスクリーンを構成する素子のセットの上部に位置された１ピースの透明な支持体６へスクリーン印刷によって付着される発光物質７で形成されたＲＧＢトリプレットに対して励起ソースのサブ画素×サブ画素で構成され、スクリーンのディスプレイ表面は１ピースであり、
ｈｈ）スクリーンを形成し、それぞれ基本回路２４により表されるサブ画素はＤ型フリップフロップである装置２５へ接続され、その出力Ｑは３つのサブ画素のグループにより次のディスプレイメモリ２３の負荷入力Ｍ．ＮＸＴへ接続され、したがってスクリーンの点の各トリプレットの回路３１を形成し、
ｉｉ）次のディスプレイメモリ２３の入力は、トリプレットに対応する３つの８ビットワードが一度負荷の許可を与えられると、それを並列に同時に受信して２４ビットデータバスに全て接続され、それによってデータを次のディスプレイメモリ２３へ負荷するのに３倍の遅いクロックレートを許容し、
ｊｊ）集積回路３４は厚さを減少したビデオスクリーン構造を可能にする形状を有する印刷回路基体２８上に配置された正方形、長方形または六角形の形状を有しており、そのディスプレイ表面は平面、円筒形および球形にすることが可能である。
【図面の簡単な説明】
【図１】
デジタル的に制御された基本的な発光装置の概略図。
【図２】
デジタル的に制御された基本的な発光装置のタイミング図。
【図３】
本発明の好ましい実施形態にしたがって共に接続されたデジタル的に制御された基本的な１組の発光装置を示す図。
【図４】
本発明の好ましい実施形態にしたがって共に接続されたデジタル的に制御された基本的な発光装置のセットのアドレステーブル。
【図５】
本発明の好ましい実施形態にしたがってデジタル的に制御された基本的な発光装置の等価回路図および動作特性図。
【図６】
本発明の好ましい実施形態にしたがってデジタル的に制御された基本的な発光装置の透過回路図および動作特性図。
【図７】
デジタル制御装置を有する基本的な発光装置の概略図。
【図８】
デジタル制御装置を有する基本的な発光装置の等価回路図。
【図９】
本発明の好ましい実施形態にしたがったデジタル制御装置を有する基本的な発光装置の断面図。
【図１０】
本発明の好ましい実施形態にしたがったサブ画素を形成するデジタル的に制御された基本的な発光装置のセットの断面図。
【図１１】
本発明の好ましい実施形態にしたがった、サブ画素と、デジタル的に制御された１組の基本的な発光装置との間に設けられた関係を示した図。
【図１２】
本発明の好ましい実施形態にしたがった、サブ画素を形成するデジタル的に制御された基本的な発光装置のセットとそれらの入力の電気的等価回路図。
【図１３】
図１２で示されているサブ画素の電子等価回路図。
【図１４】
本発明の好ましい実施形態にしたがって、二重メモリ装置に接続された図１３に示されたサブ画素の電気接続図。
【図１５】
図１３で示された電子等価回路図。
【図１６】
第１の好ましい実施形態にしたがって、ロード装置に接続された図１５に示されている３つのサブ画素のセットの電気接続図。
【図１７】
図１６に示されている電子等価回路図。
【図１８】
第１の好ましい実施形態にしたがって、サブ画素の（ｎ，ｍ）ブロックを形成する図１７で示されているｎ×ｍ（ｎ，ｍ）サブ画素のセットの電気接続図。
【図１９】
図１８に示されている（ｎ，ｍ）サブ画素のブロックの電子等価回路図。
【図２０】
図１９の（ｎ，ｍ）サブ画素のブロックを形成する電子回路のタイミング図。
【図２１】
第１の好ましい実施形態にしたがって、サブ画素の（ｎ，ｍ）ブロックのスクリーンを形成する図１９に示されているサブ画素の（ｎ，ｍ）ブロックのセットの電気接続図。
【図２２】
第１の好ましい実施形態にしたがって、図２１に示されているサブ画素の（ｎ，ｍ）ブロックから形成されるビデオスクリーンの電気接続図。
【図２３】
第２の好ましい実施形態にしたがって、（ｎ，ｍ）サブ画素のブロックを形成する図１７に示されている（ｎ，ｍ）サブ画素のブロックの電気接続図。
【図２４】
第２の好ましい実施形態にしたがって、図２３に示されている（ｎ，ｍ）サブ画素のブロックの電子等価回路図。
【図２５】
第２の好ましい実施形態にしたがって、図２４に示されているサブ画素の（ｎ，ｍ）ブロックから形成されるビデオスクリーンの電気接続図。
【図２６】
第３の好ましい実施形態にしたがって、画素と呼ばれるトリプレットの形成を可能にするロード装置を有する図１５で示されている３つのサブ画素のセットの電気接続図。
【図２７】
第３の好ましい実施形態にしたがって、図２６に示されている画素と呼ばれるトリプレットの電子等価回路図。
【図２８】
第３の好ましい実施形態にしたがって、図２７に示されている（ｎ，ｍ）画素のブロックの電気接続図。
【図２９】
第３の好ましい実施形態にしたがって、図２８に示されている画素のブロック（ｎ，ｍ）画素の電子等価回路図。
【図３０】
第３の好ましい実施形態にしたがって、図２９に示されている画素の（ｎ，ｍ）ブロックから形成されるビデオスクリーンの接続図。
【図３１】
主要な素子を有するビデオスクリーンを示す図。
【図１】
2004516503.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【国際公開パンフレット】
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【国際調査報告】
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2004516503.tif 000103
2004516503.tif 000104
2004516503.tif 000105