(57)【要約】構造は、基板（１０）上に配置された第１の厚さを有する引張り歪み層（１８）を含む。第２の厚さを有する圧縮層（１６）が、引張り歪み層（１８）と基板（１０）との間に配置される。第１、第２の厚さの選択により、引張り歪み層（１８）内の第１のキャリア移動度および圧縮層（１６）内の第２のキャリア移動度が規定される。
2004531901.tif 000002
【特許請求の範囲】
【請求項１】
構造は、
基板上に配置した第１の厚さを有する引張り歪み層と、
前記引張り歪み層と前記基板との間に配置した第２の厚さを有する圧縮層と、
を備え、
前記第１および第２の厚さの選択により前記引張り歪み層内の第１のキャリア移動度および前記圧縮層内の第２のキャリア移動度が規定されることを特徴とする構造。
【請求項２】
請求項１の構造において、前記第１のキャリア移動度は電子の移動度を含み、前記第２のキャリア移動度は正孔の移動度を含むことを特徴とする構造。
【請求項３】
請求項１の構造において、前記第１および第２の厚さの選択により平均キャリア移動度が最大にされることを特徴とする構造。
【請求項４】
請求項１の構造において、前記引張り歪み層はＳｉを含むことを特徴とする構造。
【請求項５】
請求項１の構造において、前記圧縮層はＳｉ1-yＧｅyを含むことを特徴とする構造。
【請求項６】
請求項５の構造はさらに、
前記引張り歪み層と前記基板との間に配置した緩和層を含み、前記緩和層はＳｉ1-xＧｅxを含んで、ｘはｙより小さいことを特徴とする構造。
【請求項７】
請求項６の構造において、ゲルマニウム含量ｙおよびｘの選択により前記圧縮層内の前記第２のキャリア移動度が規定されることを特徴とする構造。
【請求項８】
請求項６の構造において、ゲルマニウム含量ｙおよびｘの選択により平均キャリア移動度が最大にされることを特徴とする構造。
【請求項９】
請求項６の構造はさらに、
前記基板上に配置した、ＳｉＧｅを含む傾斜層を含むことを特徴とする構造。
【請求項１０】
請求項１の構造はさらに、
前記基板と前記圧縮層との間に配置した絶縁層を含むことを特徴とする構造。
【請求項１１】
請求項１０の構造において、前記絶縁層は二酸化シリコンを含むことを特徴とする構造。
【請求項１２】
請求項１の構造はさらに、
前記引張り歪み層上に配置したトランジスタを含み、前記トランジスタは、
（１）前記引張り歪み層の一部分上に配置したゲート誘電体部分と、
（２）前記第１のゲート誘電体上に配置したゲートと、
（３）前記引張り歪み層の一部分内で前記ゲート誘電体に近接して配置したソースおよびドレインと、を含み、
前記ゲートへの動作電圧の印加によって前記引張り歪み層および圧縮層中に荷電キャリアの分布を生じさせることを特徴とする構造。
【請求項１３】
請求項１２の構造において、前記荷電キャリアは電子を含むことを特徴とする構造。
【請求項１４】
請求項１２の構造において、前記荷電キャリアは正孔を含むことを特徴とする構造。
【請求項１５】
構造は、
基板上に配置した圧縮半導体層と、
前記圧縮層の少なくとも一部分上に配置した引張り歪み層と、
ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタであって、
（１）前記引張り歪み層の一部分上に配置した誘電体層と、
（２）前記誘電体層の一部分上に配置した第１の導電層を含むゲートと、
（３）前記引張り歪み層の一部分内で前記ゲート誘電体部分に近接して配置した、ｐ型不純物を含む第１のソースおよび第１のドレインを含むトランジスタと、
を備え、
前記ＰＭＯＳトランジスタは第１の正孔移動度エンハンスメント(enhancement)を有し、前記第１の正孔移動度エンハンスメントは、増加する垂直電界の関数として、歪みシリコン層を含む第２の基板上に形成されたＰＭＯＳトランジスタの第２の正孔移動度より緩やかな比率で減少し、前記第２の基板は実質的に圧縮層を含まないことを特徴とする構造。
【請求項１６】
請求項１２の構造において、増加する垂直電界の関数である前記第１の正孔移動度エンハンスメントの前記緩やかな減少比率はほぼゼロであることを特徴とする構造。
【請求項１７】
構造は、
基板上に配置した圧縮半導体層と、
前記圧縮層の少なくとも第１の部分上に配置した引張り歪み層と、
ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタであって、
（１）前記圧縮層の第２の部分上に配置した第１のゲート誘電体部分と、
（２）前記第１のゲート誘電体部分上に配置した第１の導電層を含む第１のゲートと、
（３）前記圧縮半導体層の領域内で前記第１のゲート誘電体部分に近接して配置した、ｐ型不純物を含む第１のソースおよび第１のドレインと、を含むトランジスタと、
ｎ型の金属／酸化物／半導体（ＮＭＯＳ）トランジスタであって、
（１）前記引張り歪み層の一部分上に配置した第２のゲート誘電体部分と、
（２）前記第２のゲート誘電体部分上に配置した第２の導電層を含む第２のゲートと、
（３）前記引張り歪み層の領域内で前記第２のゲート誘電体部分に近接して配置した、ｎ型不純物を含む第２のソースおよび第２のドレインを含むトランジスタと、
を備え、
前記ＰＭＯＳトランジスタの動作時に、正孔は、前記第１のゲートの下部に配置した前記第２の圧縮層部分を含むチャネルを通じて前記第１のソースから前記第１のドレインに移動し、前記ＮＭＯＳトランジスタの動作時に、電子は、前記第２のゲートの下部に配置した前記引張り層部分を含むチャネルを通じて前記第２のソースから前記第２のドレインまで移動する、ことを特徴とする構造。
【請求項１８】
請求項１７の構造において、前記圧縮層の前記第２の部分は実質的に前記第１の部分から分離して、それにより前記第１のゲート誘電体部分が前記圧縮層の前記第２の部分に接触するようになっていることを特徴とする構造。
【請求項１９】
請求項１７の構造において、前記圧縮層の前記第２の部分は前記圧縮層の前記第１の部分を含み、前記第１のゲート誘電体部分は前記引張り歪み層の第２の部分上に配置されることを特徴とする構造。
【請求項２０】
請求項１７の構造において、前記ＰＭＯＳトランジスタはバルクシリコンに形成されたＰＭＯＳトランジスタについてのｐ型キャリア移動度エンハンスメントを有し、前記ＮＭＯＳトランジスタはバルクシリコンに形成されたＮＭＯＳトランジスタについてのｎ型キャリア移動度エンハンスメントを有しており、前記ｐ型キャリア移動度のエンハンスメントは前記ｎ型キャリア移動度のエンハンスメントに少なくともほぼ等しいことを特徴とする構造。
【請求項２１】
請求項１７の構造において、前記ＰＭＯＳトランジスタはｐ型キャリア移動度を有し、前記ＮＭＯＳトランジスタはｎ型キャリア移動度を有して、前記ｎ型キャリア移動度の前記ｐ型キャリア移動度に対する比は約２より小さいことを特徴とする構造。
【請求項２２】
構造の形成方法は、
基板上に第１の厚さを有する圧縮層を形成すること、
および前記圧縮層上に第２の厚さを有する引張り歪み層を形成することを含み、
前記圧縮層および引張り歪み層の形成は、前記第１および第２の厚さの選択により前記圧縮層内の第１のキャリア移動度および前記引張り歪み層内の第２のキャリア移動度が規定されることを含むことを特徴とする方法。
【請求項２３】
請求項２２の方法において、前記圧縮層はＧｅを含むことを特徴とする方法。
【請求項２４】
請求項２２の方法において、前記引張り歪み層はＳｉを含むことを特徴とする方法。
【請求項２５】
構造の形成方法は、
基板上への圧縮層の形成と、
前記圧縮層の少なくとも一部分上への引張り歪み層の形成と、
ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタの形成であって、
（１）前記引張り歪み層の一部分上への誘電体層の形成と、
（２）前記誘電体層の一部分上への導電層を含むゲートの形成と、
（３）前記引張り歪み層の一部分内での前記ゲート誘電体部分に近接させたソースおよびドレインの形成であって、第１のソースおよび第１のドレインはｐ型不純物を含むものであるソースおよびドレインの形成と、によるトランジスタの形成と、
を含み、
前記圧縮層および引張り歪み層ならびにＰＭＯＳトランジスタの形成は、前記ゲートに動作電圧を印加することによって前記引張り歪み層の領域と前記圧縮層の領域に複数の荷電キャリアが分布するように層およびトランジスタ部品を選択することを含むことを特徴とする方法。
【請求項２６】
構造の形成方法は、
基板上への緩和半導体層の形成と、
前記緩和半導体層の少なくとも一部分上への圧縮半導体層の形成と、
ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタの形成であって、
（１）前記引張り歪み層の一部分上への誘電体層の形成と、
（２）前記誘電体層の一部分上への第１の導電層を含むゲートの形成と、
（３）前記引張り歪み層の一部分内での前記ゲート誘電体部分に近接させたｐ型不純物を含む第１のソースおよび第１のドレインの形成と、によるトランジスタの形成と、
を含み、
前記緩和層、圧縮層および引張り歪み層、ならびにＰＭＯＳトランジスタの形成は、ＰＭＯＳトランジスタが第１の正孔移動度エンハンスメントを有するように層およびトランジスタ部品を選択することを含み、前記第１の正孔移動度エンハンスメントは、増加する垂直電界の関数として歪みシリコン層を含む第２の基板上に形成されたＰＭＯＳトランジスタの第２の正孔移動度より緩やかな比率で減少し、前記第２の基板は実質的に圧縮層を含まないことを特徴とする方法。
【請求項２７】
請求項２６の方法において、前記増加する垂直電界の関数としての第１の正孔移動度エンハンスメントの減少はほぼゼロであることを特徴とする方法。
【請求項２８】
構造の形成方法は、
基板上への圧縮半導体層の形成と、
前記圧縮半導体層の少なくとも第１の部分上への引張り歪み層の形成と、
ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタの形成であって、
（１）前記圧縮層の第２の部分上に第１のゲート誘電体部分を形成と、
（２）前記第１のゲート誘電体部分上に第１の導電層を含む第１のゲートを形成と、
（３）前記圧縮半導体層の領域内で前記第１のゲート誘電体部分に近接して、ｐ型不純物を含む第１のソースおよび第１のドレインを形成と、によるトランジスタの形成と、
ｎ型の金属／酸化物／半導体（ＮＭＯＳ）トランジスタの形成であって、
（１）前記引張り歪み層の一部分上に第２のゲート誘電体部分を形成と、
（２）前記第２のゲート誘電体部分上に第２の導電層を含む第２のゲートを形成と、
（３）前記引張り歪み層の領域内で前記第２のゲート誘電体部分に近接して、ｎ型不純物を含む第２のソースおよび第２のドレインを形成と、によるトランジスタの形成と、
を含み、
前記ＰＭＯＳトランジスタの動作時に、正孔は、前記第１のゲートの下部に配置した前記第２の圧縮層部分を含むチャネルを通じて前記第１のソースから前記第１のドレインまで移動し、前記ＮＭＯＳトランジスタの動作時に、電子は、前記第２のゲートの下部に配置した前記引張り歪み層部分を含むチャネルを通じて前記第２のソースから前記第２のドレインまで移動することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本出願は、２００１年６月２１日に出願された米国仮出願第６０／２９９，９８６号および２００１年８月６日に出願された米国仮出願第６０／３１０，３４６号の便益を主張する。これらの出願は明細書全体が本願に引用して援用されている。
【０００２】
この発明は半導体構造に関し、特に歪み半導体層上に形成された半導体構造に関する。
【背景技術】
【０００３】
欠陥密度の低い緩和シリコンゲルマニウム（ＳｉＧｅ）仮想基板は、高速ヘテロ構造金属／酸化物／半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）をシリコン基板上に集積するための有効なプラットフォームである。ｎ型ＭＯＳＦＥＴにおいて、歪みシリコン（Ｓｉ）および緩和ＳｉＧｅ層を有する基板上に形成されたヘテロ接合ＭＯＳＦＥＴによる特性向上が立証されている。引っ張り歪みシリコンは電子の移動度を大幅に向上させる。このため、歪みシリコン表面チャネルを有することでＮＭＯＳデバイス特性が向上し、スイッチング速度が早くなる。正孔の移動度も同様に引っ張り歪みシリコン中で向上するが、歪み量としては約１．５％未満の少ない程度までである。したがって、このような表面チャネルデバイスにおいてｐ型ＭＯＳ（ＰＭＯＳ）デバイス特性の等価エンハンスメント(enhancement)が課題となっている。
【０００４】
バルクＳｉにおける、正孔の移動度に対する電子の移動度の比は約２である。したがって、バルクＳｉについての対称移動度エンハンスメントを備えた場合でも、歪みＳｉＰＭＯＳデバイスの正孔移動度は歪みＳｉＮＭＯＳデバイスの電子移動度よりも相当程度低い。正孔移動度が低いために、ＰＭＯＳゲート幅を広げてＰＭＯＳデバイスの駆動電流の低下を補償する必要がある。この結果生じるＰＭＯＳデバイスの占有チップ領域の増加は有効なデバイス空間の消費につながり、また一方ではこのＮＭＯＳ領域とＰＭＯＳ領域との不一致により容量遅延によるロジック速度の低下が生じる。対称的すなわち等しい電子移動度と正孔移動度によって理論的に得られる、ＮＭＯＳおよびＰＭＯＳからの対称電流駆動によってこの容量遅延の原因が解消されて、回路全体の速度が高まる。しかし、対称電子移動度および正孔移動度を備えたデバイスヘテロ構造は未だ得られていない。これらの要因により回路設計者は可能なかぎり論理回路中にＰＭＯＳを設けないようにしている。
【０００５】
高移動度の層によりＰＭＯＳ設計に進歩がもたらされる。高正孔移動度のデバイスを高電子移動度の歪みＳｉＮＭＯＳデバイスと集積するための有望な方策として、緩和Ｓｉ1-xＧｅx仮想基板（ｘ＜ｙ）上に成長された、埋め込み圧縮歪みＳｉ1-yＧｅy層および表面歪みＳｉ層（以後、デュアルチャネルヘテロ構造と呼ぶ）を用いることがある。デュアルチャネルヘテロ構造により、同一層シーケンス内での正孔および電子チャネルデバイスの同時集積が可能となる。変調ドープされた層内における圧縮歪みＧｅリッチホールチャネルの高い移動度は十分に立証されているが、これらの層に基づくデバイスは一般にショットキーゲート型および空乏モードであり、いずれも主流であるＳｉＣＭＯＳ方式との互換性がない。
【０００６】
しかし、理論および実験の結果が示すところによると、デュアルチャネル構造によって、高品質のシリコン／二酸化シリコン（Ｓｉ／ＳｉＯ2）界面を維持したまま、変調ドーピングを要さずに有用なＰＭＯＳデバイス性能が得られる。例えば、埋め込み圧縮歪みＳｉ0.17Ｇｅ0.83チャネルと表面引張り歪みＳｉチャネルとの組み合わせによって７００ｃｍ2／Ｖ−ｓを超える室温正孔移動度が得られる（例えば、本願に引用して援用する、Ｇ．Ｈｏｅｃｋ他「Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．」７６巻、３，９２０頁（２０００年）参照）。この概念は、さらに優れた正孔移動度エンハンスメントが得られる、純ＧｅチャネルＭＯＳＦＥＴにも拡張されている（例えば、本願に引用して援用する、Ｍ．Ｌ．Ｌｅｅ他「Ａｐｐｌｉｅｄ.  Ｐｈｙｓｉｃｓ．  Ｌｅｔｔｅｒｓ．」７９巻、３，３４４頁（２００１年）参照）。さらに、シミュレーションによって、歪みＳｉ表面チャネルの電子移動度は埋め込みＳｉＧｅ層の存在による悪影響を受けず、そのためこの構造は電子チャネルデバイスおよび正孔チャネルデバイスの双方に適したものであることが明らかにされている（例えば、Ｍ．Ａ．ＡｒｍｓｔｒｏｎｇのＭＩＴ学術博士論文（１９９９年）参照）。
【発明の開示】
【課題を解決するための手段】
【０００７】
埋め込みチャネルの組成や表面チャネル厚さなどのチャネル技術パラメータの設計によって、広範囲のデュアルチャネルヘテロ構造系ＰＭＯＳデバイスの特性エンハンスメントが可能になる。ある実施形態では、埋め込み圧縮歪みＳｉＧｅチャネルの存在によって、低移動度の緩和ＳｉＧｅ仮想基板を通じた正孔の寄生伝導が解消される。表面チャネルと埋め込みチャネル間のバンドオフセットを最大にすることにより、高移動度の埋め込みチャネルを通じた正孔伝導が低い垂直電界において最大となる。歪みＳｉ表面チャネル厚さの低減により、高垂直電界での歪みＳｉ表面チャネル内の正孔占有が防止されて、低電界での正孔移動度エンハンスメントが保持される。
【０００８】
一態様において、本発明は、基板上に配置された第１の厚さを有する引張り歪み層を備えた構造を特徴とする。またこの構造は、引張り歪み層と基板との間に配置された、第２の厚さを有する圧縮層を備える。第１、第２の厚さの選択により引張り歪み層内の第１のキャリア移動度および圧縮層内の第２のキャリア移動度が規定される。
【０００９】
さらに、一つ以上の次の特徴が含まれる。前記第１のキャリア移動度は電子移動度を含み、前記第２の移動度は正孔移動度を含む。前記第１、第２の厚さは平均キャリア移動度が最大になるように選択される。前記引張り歪み層はＳｉを含む。前記圧縮層はＳｉ1-yＧｅyを含む。絶縁層が前記基板と前記圧縮層との間に配置されている。
【００１０】
緩和層が前記引張り歪み層と前記基板との間に配置されている。この緩和層はＳｉ1-xＧｅxを含み、ｘはｙより小さい。ゲルマニウム含量のｙおよびｘは、圧縮層の第２のキャリア移動度が規定されるように、および／または平均キャリア移動度が最大になるように選択される。ＳｉＧｅを含む傾斜層(graded layer)が基板上に配置される。
【００１１】
トランジスタが前記引張り歪み層上に配置される。このトランジスタは、（１）前記引張り歪み層の一部分上に配置したゲート誘電体部分、（２）前記第１のゲート誘電体上に配置されたゲート、および（３）前記引張り歪み層の一部分内で前記ゲート誘電体に近接して配置したソースおよびドレインを含む。ゲートに動作電圧を印加することによって、引張り歪み層と圧縮層中での電子または正孔などの荷電キャリアの分布が生じる。
【００１２】
別の態様では、本発明は、基板上に配置した圧縮半導体層および圧縮層の少なくとも一部分上に配置された引張り歪み層を含む構造を特徴とする。この構造はさらに、ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタであって、（１）前記引張り歪み層の一部分上に配置した誘電体層、（２）前記誘電体層の一部分上に配置された第１の導電層を含むゲート、および（３）前記引張り歪み層の一部分内でゲート誘電体部分に近接して配置された、ｐ型不純物を含む第１のソースおよび第１のドレイン、を有するトランジスタを含む。このＰＭＯＳトランジスタは、第１の正孔移動度エンハンスメントであって、増加する垂直電界の関数として、歪みシリコン層を含む第２の基板上に形成されたＰＭＯＳトランジスタの第２の正孔移動度より遅い比率で減少する正孔移動度エンハンスメントを含む。前記第２の基板は実質的に圧縮層を含まない。
【００１３】
さらに、以下の特徴が含まれる。増加する垂直電界の関数としての前記第１の正孔移動度エンハンスメントの緩やかな減少比率はほぼゼロである。
【００１４】
さらに別の態様では、本発明は、基板上に配置された圧縮半導体層および圧縮層の少なくとも第１の部分上に配置された引張り歪み層を含む構造を特徴とする。この構造はさらに、ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタであって、（１）前記圧縮層の第２の部分上に配置された第１のゲート誘電体部分、（２）前記第１のゲート誘電体部分上に配置された、第１の導電層を含む第１のゲート、および（３）前記圧縮半導体層の領域内で前記第１のゲート誘電体部分に近接して配置された、ｐ型不純物を含む第１のソースおよび第１のドレイン、を有するトランジスタを含む。さらにこの構造は、ｎ型の金属／酸化物／半導体（ＮＭＯＳ）トランジスタであって、（１）前記引張り歪み層の一部分上に配置された第２のゲート誘電体部分、（２）前記第２のゲート誘電体部分上に配置された第２の導電層を含む第２のゲート、および（３）引張り歪み層の領域内で第２のゲート誘電体部分に近接して配置された、ｎ型不純物を含む第２のソースおよび第２のドレイン、を有するトランジスタを含む。ＰＭＯＳトランジスタの動作時に、正孔は第１のゲートの下部に配置した前記第２の圧縮層部分を含むチャネルを通じて前記第１のソースから前記第１のドレインまで移動する。ＮＭＯＳトランジスタの動作時に、電子は前記第２のゲートの下部に配置した引張り層部分を含むチャネルを通じて第２のソースから第２のドレインまで移動する。
【００１５】
さらに、一つ以上の下記特徴が含まれる。前記圧縮層の第２の部分は第１の部分から実質的に分離して、前記第１のゲート誘電体部分が圧縮層の第２の部分に接触している。前記圧縮層の第２の部分は前記圧縮層の第１の部分を含み、前記第１のゲート誘電体部分は前記引張り歪み層の第２の部分上に配置する。ＰＭＯＳトランジスタはバルクシリコン内に形成されたＰＭＯＳトランジスタについてのｐ型キャリア移動度エンハンスメントを有し、ＮＭＯＳトランジスタはバルクシリコン内に形成されたＮＭＯＳトランジスタについてのｎ型キャリア移動度エンハンスメントを有する。ｐ型キャリア移動度エンハンスメントはｎ型キャリア移動度エンハンスメントに少なくともほぼ一致する。ＰＭＯＳトランジスタはｐ型キャリア移動度を有し、ＮＭＯＳトランジスタはｎ型キャリア移動度を有する。ｎ型キャリア移動度のｐ型キャリア移動度に対する比は約２より小さい。
【００１６】
別の態様では、本発明は、第１の厚さを有する圧縮層を基板上に形成すること、および第２の厚さを有する引張り歪み層を圧縮層上に形成することを含む構造の形成方法を特徴とする。前記圧縮層および引張り歪み層の形成は、前記第１、第２の厚さの選択により圧縮層内の第１のキャリア移動度および引張り歪み層内の第２のキャリア移動度が規定されることを含む。
【００１７】
一つ以上の下記特徴が含まれる。前記圧縮層はＧｅを含む。前記引張り歪み層はＳｉを含む。
【００１８】
さらに別の態様では、本発明は、基板上に圧縮層を形成すること、および圧縮層の少なくとも一部上に引張り歪み層を形成することを含む構造の形成方法を特徴とする。さらにこの方法は、ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタの形成であって、（１）前記引張り歪み層の一部分上への誘電体層の形成、（２）前記誘電体層の一部上への導電層を含むゲートの形成、および（３）前記引張り歪み層の一部分内での前記ゲート誘電体部分に近接したｐ型不純物を含む第１のソースおよび第１のドレインの形成、によるトランジスタの形成を含む。前記圧縮層、引張り歪み層およびＰＭＯＳトランジスタの形成は、ゲートへの動作電圧の印加によって引張り歪み層の領域および圧縮層の領域に複数の荷電キャリアが分布するように層およびトランジスタ部品を選択することを含む。
【００１９】
別の態様では、本発明は、構造の形成方法であって、基板上への緩和半導体層の形成、緩和半導体層の少なくとも一部分上への圧縮半導体層の形成、および前記圧縮層の少なくとも一部分上への引張り歪み層の形成を含む方法を特徴とする。ｐ型の金属／酸化物／半導体（ＰＭＯＳ）トランジスタが、（１）前記引張り歪み層の一部分上への誘電体層の形成、（２）前記誘電体層の一部分上への第１の導電層を含むゲートの形成、および（３）前記引張り歪み層の一部分内における前記ゲート誘電体部分に近接したｐ型不純物を含む第１のソースおよび第１のドレインの形成、により形成される。緩和層、圧縮層、引張り歪み層、およびＰＭＯＳトランジスタの形成は、ＰＭＯＳトランジスタが第１の移動度エンハンスメントを有するように、層およびトランジスタ部品を選択することを含む。この第１の正孔移動度エンハンスメントは、増加する電界の関数として、歪みシリコン層を含む第２の基板上に形成されたＰＭＯＳトランジスタの第２の正孔移動度より緩やかな比率で減少する。第２の基板は実質的に圧縮層を含まない。
【００２０】
さらに下記特徴が含まれる。増加する垂直電界の関数としての前記第１の正孔移動度エンハンスメントの減少はほぼゼロである。
【００２１】
別の態様では、構造の形成方法は、基板上への圧縮半導体層の形成、および圧縮層の少なくとも第１の部分上への引張り歪み層の形成を含む。ｐ型金属／酸化物／半導体（ＰＭＯＳ）トランジスタが、（１）圧縮層の第２の部分上への第１のゲート誘電体部分の形成、（２）前記第１のゲート誘電体部分上への第１の導電層を含む第１のゲートの形成、および（３）前記圧縮半導体層の領域内での前記第１のゲート誘電体部分に近接したｐ型不純物を含む第１のソースおよび第１のドレインの形成、により形成される。ｎ型の金属／酸化物／半導体（ＮＭＯＳ）トランジスタが、（１）前記引張り歪み層の一部分上への第２のゲート誘電体部分の形成、（２）前記第２のゲート誘電体部分上への第２の導電層を含む第２のゲートの形成、および（３）前記引張り歪み層の領域内での前記第２のゲート誘電体部分に近接したｎ型不純物を含む第２のソースおよび第２のドレインの形成、により形成される。ＰＭＯＳトランジスタの動作時に、正孔は前記第１のゲートの下部に配置した前記第２の圧縮層部分を含むチャネルを通じて前記第１のソースから前記第１のドレインまで移動する。ＮＭＯＳトランジスタの動作時に、電子は前記第２のゲートの下部に配置した前記引張り層部分を含むチャネルを通じて第２のソースから第２のドレインまで移動する。
【発明を実施するための最良の形態】
【００２２】
図１に本発明を用いた用法に適合した構造を示す。基板１０は、シリコンなどの半導体から作製される。符号１１で一括して示した数層が基板１０上に形成される。層１１の成長は化学的気相成長（ＣＶＤ）法により行われる。
【００２３】
層１１は基板１０上に配置された傾斜ＳｉＧｅ層１２を含む。傾斜ＳｉＧｅ層１２は、例えば単位マイクロメータ（μｍ）厚さ当り１０％のＧｅの傾斜率と例えば２〜９μｍの厚さＴ1とを有し、例えば６００〜９００℃で成長される。緩和Ｓｉ1-xＧｅx層１４は、傾斜ＳｉＧｅ層１２上に配置される。緩和Ｓｉ1-xＧｅx層１４は、一様な組成を有し、例えば２０〜９０％のＧｅを含み、例えば０．２〜２μｍの厚さＴ2である。一実施形態では、Ｔ2は１．５μｍである。仮想基板１５は、緩和Ｓｉ1-xＧｅx層１４および傾斜ＳｉＧｅ層１２を含む。
【００２４】
圧縮歪みを受けた状態の圧縮層１６は、緩和Ｓｉ1-xＧｅx層１４上に配置される。一実施形態では、圧縮層１６はＳｉ1-yＧｅyを含む。圧縮Ｓｉ1-yＧｅy層１６は、緩和Ｓｉ1-xＧｅx層１４のＧｅ含量（ｘ）より高いＧｅ含量（ｙ）を有する。圧縮Ｓｉ1-yＧｅy層１６は、例えば４０〜１００％のＧｅを含有し、例えば厚さＴ3は、１０〜２００オングストローム（Å）である。一実施形態では、圧縮Ｓｉ1-yＧｅy層１６の厚さＴ3は、約１００Åである。
【００２５】
引張り歪み層１８は、圧縮Ｓｉ1-yＧｅy層１６上に配置され、圧縮Ｓｉ1-yＧｅy層１６と界面１９を共有している。一実施形態では、引張り歪み層１８はシリコンで形成される。引張り歪み層１８は、例えば５０〜３００Åの出発厚さＴ4を有する。一実施形態では、出発厚さＴ4は約２００Åである。
【００２６】
層１１を備えた基板１０は、一般に１０5／ｃｍ2のスレディング(threading)転位密度を有する。層１１を備えた適当な基板１０は、例えば英国のＩＱＥ  Ｓｉｌｉｃｏｎ  Ｃｏｍｐｏｕｎｄｓ社から簡単に入手できる。
【００２７】
平坦なＳｉ1-yＧｅy層１６と、十分に高い成長速度の歪みＳｉ層１８とを併せてＣＶＤによって得る上での要件は両立し難い場合がある。一実施形態では、圧縮Ｓｉ1-yＧｅy層１６と引張り歪み層１８とを含むデバイス層２０は、Ｓｉ1-yＧｅy層１６を平坦に堆積が可能であると同時に、歪みＳｉ層１８を例えば０．０１Å／ｓを超える十分に高い速度で成長できる温度で堆積される。この温度は、ＳｉＨ4およびＧｅＨ4原料ガスを用いた超高真空化学的気相成長において例えば５５０℃である。この実施形態は、例えばｙ−ｘ≒０．２の比較的軽微な圧縮歪み下での、例えばｙが約０．６の比較的低いＧｅ含量を有する圧縮Ｓｉ1-yＧｅy層１６に特に適している。別の実施形態では、圧縮Ｓｉ1-yＧｅy層１６は、平坦なＳｉ1-yＧｅy層１６の堆積が可能な十分低い温度で堆積される。ただし歪みＳｉ層１８についてはこの温度で好適に高い成長速度は得られない。この成長温度は、ＳｉＨ4およびＧｅＨ4原料ガスを用いた超高真空化学的気相成長において例えば４００℃である。歪みＳｉ層１８の成長は、２工程プロセスにより行われる。このプロセスにおいては、シリコンの成長速度が十分に早くなる最終の所望温度（例えばＳｉＨ4およびＧｅＨ4原料ガスを用いた超高真空化学的気相成長では５５０℃）まで成長温度を緩やかに上昇させながら、例えばＳｉＨ4などのシリコンガスプリカーサが流される。この工程により低温でのシリコンの堆積が十分可能になり、歪み誘起アンジュレーション(undulation)に対しての圧縮Ｓｉ1-yＧｅy層１６の安定化が促進される。引張り歪みＳｉ層１８の堆積は、最終の堆積温度、例えばＳｉＨ4およびＧｅＨ4原料ガスを用いた超高真空化学的気相成長では５５０℃、で終了する。ある実施形態では、圧縮Ｓｉ1-yＧｅy層１６のＴ3および引張り歪みＳｉ層１８のＴ4は共に８５Åである。
【００２８】
図２〜７を参照して以下に説明するように、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、基板１０および層１１上に作製される。図２を参照すると、パッド状二酸化シリコン層などの第１のマスキング層２１、以後、パッド酸化物２１と呼ぶ、を減圧化学的気相成長（ＬＰＣＶＤ）などの堆積法によって引張り歪みＳｉ層１８上に堆積させる。パッド酸化物２１の厚さＴ5は例えば１００Åである。次いで、マスキング窒化シリコン層などの第２のマスキング層２２、以後、マスキング窒化物２２と呼ぶ、をプラズマ助長化学的気相成長（ＰＥＣＶＤ）などの堆積法によってパッド酸化物２１上に堆積させる。マスキング窒化物２２の厚さＴ6は例えば５００〜１０００Åである。
【００２９】
図３を参照すると、フォトレジスト層がマスキング窒化物２２の上面２４上に堆積され、さらにパターニングされてフォトレジストマスク２６が形成される。フォトレジストマスク２６は、基板１０および層１１の第１の領域３０上に配置したマスキング窒化物２２の第１の部分２８の上面２４が露出するように形成されている。ＰＭＯＳトランジスタなどのデバイスが後続の処理によって第１の領域３０に形成される（例えば図７のＰＭＯＳトランジスタ６０参照）。フォトレジストマスク２６は、基板１０および、引張り歪みＳｉ層１８を含む層１１の第２の領域３４上に配置したマスキング窒化物２２の第２の部分３２の上面２４を覆っている。ＮＭＯＳトランジスタなどのデバイスが後続の処理によって第２の領域３４に形成される（例えば図７のＮＭＯＳトランジスタ６２参照）。
【００３０】
図３および図４を併せて参照すると、第１のマスキング窒化物部分２８および第１のマスキング窒化物部分２８の下部のパッド酸化物２１の第１の部分３８が共に除去され、フォトレジストマスク２６で保護された第２のマスキング窒化物部分３２およびパッド酸化物２１の第２の部分４０が残される。具体的には、露出した第１のマスキング窒化物部分２８は、三フッ化窒素、アンモニア、および酸素の混合あるいは臭化水素、塩素および酸素の混合などのガスを用いた反応性イオンエッチング（ＲＩＥ）などの除去プロセスにより除去される。第１のパッド酸化物部分３８は、フッ化水素酸エッチングなどのシリコンに対して選択的な湿式エッチングにより除去される。パッド酸化物部分３８の除去により引張り歪みＳｉ層１８の部分４１が露出する。第１の領域３０を含む、フォトレジストマスク２６に覆われていない領域にイオンが導入されて、図示のために境界線３６ｂで画定したウェル３６が形成される。例えば、リンなどのｎ型イオンが注入されてＰＭＯＳトランジスタのウェル３６が形成される。リンイオン注入の照射量およびエネルギーは、例えば１．５×１０13ａｔｏｍｓ／ｃｍ2および４００ｋｅＶである。マスキング窒化物２２およびパッド酸化物２１の第１の部分２８，３８の選択的除去およびウェル３６の形成後、フォトレジストマスク２６は酸素プラズマ中での乾式剥離などの剥離プロセスによって除去される。
【００３１】
図４および図５を併せて参照すると、領域３４内のマスキング窒化物層２２の部分３２を、例えばＲＩＥプロセスにより除去する。次いで、パッド酸化物２１の部分４０を、フッ化水素酸エッチングなどのシリコンに対して選択的な酸化物エッチングにより除去する。
【００３２】
図６を参照すると、ゲート誘電体層４８を引張り歪みＳｉ層１８の上面４９上に形成する。ゲート誘電体層４８は、例えば、約１０〜１００Åの厚さＴ7をもつ二酸化シリコン（ＳｉＯ2）などのゲート酸化物である。ドープ化ポリシリコンなどの導電層５０をゲート誘電体層４８上に堆積させる。
【００３３】
図６および図７を併せて参照すると、導電層５０は、例えばフォトリソグラフィおよびエッチングによりパターニングされ、第１の領域３０に第１のゲート５２を画定し、また第２の領域３４に第２のゲート５４を画定する。第１のゲート５２は、例えばＰＭＯＳトランジスタ６０のゲートであり、第２のゲート５４は、例えばＮＭＯＳトランジスタ６２のゲートである。（図示のために内部境界線で画定した）第１のソース６４および第１のドレイン６６が、第１の領域３０内において第１のゲート５２に近接して形成される。第１のソース６４および第１のドレイン６６を、ボロンなどのｐ型イオンの注入により形成させる。ＰＭＯＳトランジスタ６０は、第１のソース６４、第１のドレイン６６、第１のゲート５２、および第１の誘電体層部分４８ａを含む。（図示のために内部境界線で画定した）第２のソース６８および第２のドレイン７０を、第２の領域３４内において第２のゲート５４に近接して形成する。第２のソース６８および第２のドレイン７０は、リンなどのｎ型イオンの注入により形成される。ＮＭＯＳトランジスタ６２は、第２のソース６８、第２のドレイン７０、第２のゲート５４、および第２の誘電体層部分４８ｂを含む。
【００３４】
ある実施形態では、ＰＭＯＳトランジスタ６０の動作時において、正孔が第１のゲート５２の下部に配置した圧縮Ｓｉ1-yＧｅy層１６の一部分を含むチャネルを通じて第１のソース６４から第１のドレイン６６まで移動する。ＮＭＯＳトランジスタ６２の動作時において、電子が第２のゲート５４の下部に配置した引張り歪みＳｉ層１８の一部分を含むチャネルを通じて第２のソース６８から第２のドレイン７０まで移動する。
【００３５】
図１，７および図８を併せて参照すると、デュアルチャネルヘテロ構造によって得られる特性エンハンスメントは、有効キャリア移動度の変化を有効垂直電界に相関付けることによって定量化することができる。「移動度」という用語は、印加電界下でのキャリアの速度を表しており、キャリアの平均散乱時間に正比例する。ＭＯＳＦＥＴ内のドリフト移動度の実効値（以後「有効移動度」と呼ぶ）は、反転層内のキャリアが受ける電界（以後「有効電界」と呼ぶ）に応じた散乱時間の変化を考慮に入れたものである。有効垂直電界には半導体内の種々の電荷が考慮されている。特に、半導体内にはバルク空乏電荷(depletion charge)と反転層電荷とが存在する。バルク空乏電荷は基板ドーピングによって規定され印加ゲート電圧には依存しない。一方、反転層電荷は印加ゲート電圧の増加と共に増加する。このように、ゲート電圧の増加は垂直電界の増加をもたらし、両者は等価なものとしてみなされる。キャリア移動度の増加によりＭＯＳＦＥＴのスイッチング速度の高速化が示される。すなわち、有効垂直電界の変化に伴う、バルクシリコン上のデュアルチャネルヘテロ構造におけるキャリアの移動度エンハンスメントの変化は種々の特性エンハンスメントを意味する。
【００３６】
図８は、一定歪み下でのデュアルチャネルヘテロ構造ＰＭＯＳＦＥＴにおける有効垂直電界に対する有効ホール移動度をプロットした図である。このプロットにおける全デュアルチャネルヘテロ構造において、ｙ−ｘ＝０．３である。圧縮Ｓｉ1-yＧｅy層１６の成分（ｙ）が各曲線毎に示されている。これらの実施形態において、全ての圧縮Ｓｉ1-yＧｅy層１６および引張り歪みＳｉ層１８の厚さ（Ｔ3およびＴ4）は約８５Åである。比較のために、引張り歪みＳｉ層１８を有する３０％Ｇｅ仮想基板上の歪みＳｉＰＭＯＳＦＥＴの有効正孔移動度が上記プロットに併せてプロットされている。これらデュアルチャネルヘテロ構造の全てにおいて、従来の歪みＳｉＰＭＯＳＦＥＴよりも著しく向上した正孔移動度がみられている。圧縮Ｓｉ1-yＧｅy層１６および緩和Ｓｉ1-xＧｅx層１４のＧｅ含量ｘおよびｙの選択により、引張り歪みＳｉ層１８および圧縮Ｓｉ1-yＧｅy層１６の正孔および電子の移動度を規定することができる。キャリア移動度は歪みの関数である。ここで歪みとは、圧縮Ｓｉ1-yＧｅy層１６および緩和Ｓｉ1-xＧｅx層１４間のＧｅ含量の差、すなわち差ｙ−ｘによって規定される。Ｇｅ含量ｘおよびｙの選択により、引張り歪みＳｉ層１８および圧縮Ｓｉ1-yＧｅy層１６の平均キャリア移動度を最大にすることができる。特に、５０％仮想基板１５（すなわちｘ＝０．５）上に８０％Ｇｅ（すなわちｙ＝０．８）チャネルを有するヘテロ構造の実施形態では、テストした電界範囲全体に亘って著しい正孔移動度の向上がみられている。さらに、低い垂直電界において、本実施形態の電子および正孔の移動度は相互に２５％以内にある。図８に示すように、圧縮Ｓｉ1-yＧｅy層１６の組成を適正に選択することによってＰＭＯＳＦＥＴの特性向上が得られる。さらに、デュアルチャネル構成を用いることにより、（正孔移動度に対する電子移動度の比が２未満に減少した）より対称性の高いキャリア移動度が得られ、そのためにより対称性の高い電流駆動を行うことができる。いずれも対称性がバルクＳｉに対して向上している。
【００３７】
図１，７および図９を併せて参照すると、歪みＳｉを含むＰＭＯＳ構造の正孔移動度エンハンスメントが、増加する垂直電界の関数としてバルクＳｉに形成されたＰＭＯＳ構造の正孔移動度と比較されている。歪みＳｉデバイスには、（１）例えば引張り歪みＳｉ層１８および圧縮Ｓｉ1-yＧｅy層１６を備えたトランジスタ６０などのＰＭＯＳデュアルチャネルヘテロ構造、および（２）歪みＳｉＰＭＯＳデバイス、すなわち圧縮Ｓｉ1-yＧｅy層１６を含まずに緩和Ｓｉ1-xＧｅx層１４を含む引張り歪みＳｉ層１８が含まれる。図９に、ヘテロ構造（１）および（２）の種類毎に得られた最大正孔移動度エンハンスメントに対する特定の垂直電界における正孔移動度エンハンスメントの比を示す。換言すると、図９において、（１）デュアルチャネルヘテロ構造ＰＭＯＳデバイスおよび（２）歪みＳｉＰＭＯＳデバイスにおける正孔移動度エンハンスメントの比率減衰(rate degradation)が比較されている。このデータは、ｙ＝１の圧縮Ｓｉ1-yＧｅy層１６およびｘ＝０．７の緩和Ｓｉ1-xＧｅx層１４を有するＰＭＯＳデバイスでの正孔移動度エンハンスメントを表したものである。この図から、正孔移動度エンハンスメントはトランジスタ６０などのデュアルチャネルヘテロ構造において保持されやすいことが明らかである。さらに、図８を併せて参照すると、デュアルチャネルヘテロ構造においては、引張り歪みＳｉ層１８を有して圧縮Ｓｉ1-yＧｅy層１６を有さない基板１０に形成されたデバイスについてホール移動度がエンハンスされるだけでなく、有効電界の上昇に伴うデュアルチャネルヘテロ構造の正孔移動度エンハンスメントの低下が少ない。
【００３８】
図１０を参照すると、キャリアは、層１１すなわち傾斜ＳｉＧｅ層１２、緩和ＳｉＧｅ層１４、圧縮Ｓｉ1-yＧｅy層１６、および引張り歪みＳｉ層１８を備えた基板１０内で平衡分布した状態になっている。より具体的には、伝導エネルギーバンドＥcおよび価電子バンドＥvを有するエネルギーバンド構造９８を参照すると、複数の正孔１００（ｐ型キャリア）が圧縮Ｓｉ1-yＧｅy層１６内に配置し、複数の電子１０２（ｎ型キャリア）が引張り歪みＳｉ層１８内に配置する。
【００３９】
一般に、エネルギーバンド構造９８およびそれに伴う価電子バンドオフセット１０４は、圧縮歪みＳｉ1-yＧｅy層１６および引張り歪みＳｉ層１８を特徴とする全ての層構造に適用できる。これらの層１６，１８内の歪みはキャリアのポテンシャルウェルとなるエネルギーバンドオフセットをもたらす。諸層すなわち仮想基板１５、圧縮Ｓｉ1-yＧｅy層１６、および引張り歪みＳｉ層１８間の価電子オフセットの大きさは、これら層間の組成の違いにより決定される。この解析は、チャネル厚さが電子および正孔の波動関数が閉じ込められるような厚さであることを仮定している。
【００４０】
ゲート誘電体を通じて電圧を印加することにより、下層のチャネル導電率を変調して半導体層内の正孔分布を変えることができる。図１１を参照すると、ゲート誘電体層４０が層１１上に配置している。ゲート誘電体層４０を通じて電圧を印加することにより、例えばＰＭＯＳトランジスタ６０（図７および１２参照）における圧縮Ｓｉ1-yＧｅy層１６と引張り歪みＳｉ層１８との間の正孔１００の集合分布（エネルギーバンド１１０）を変調することができる。電子１０２の分布は圧縮Ｓｉ1-yＧｅy層１６の存在による影響を受けず、実質的に歪みＳｉＮＭＯＳデバイスと同一である。
【００４１】
図１２を参照すると、図１〜７を参照して前述したように、ＰＭＯＳトランジスタ６０およびＮＭＯＳトランジスタ６２が、基板１０上に配置した層１１上に形成される。エネルギーバンド１２０は、例えば約０．３ＭＶ／ｃｍの有効電界すなわち例えば低電圧５２ｖがＰＭＯＳトランジスタ６０のゲート５２に印加された場合等の低垂直電界動作時の正孔１００の分布を示す。低電圧５２ｖは、例えば３００ｍＶであるＰＭＯＳトランジスタ６０の閾値電圧より例えば１００ｍＶ高くされている。本実施形態では、正孔１００は埋め込み歪みＳｉＧｅチャネルすなわち圧縮Ｓｉ1-yＧｅy層１６に閉じ込められる。エネルギーバンド１３０は、例えば約０．８ＭＶ／ｃｍの有効電界すなわち例えば約１．５Ｖの高電圧５２ｖがＰＭＯＳトランジスタ６０のゲート５２に印加された場合等の高垂直電界動作時の正孔１００の分布を示す。本実施形態では、正孔１００は、両チャネルすなわち引張り歪みＳｉ層１８および圧縮Ｓｉ1-yＧｅy層１６内に分布している。引張り歪みＳｉ層１８および圧縮Ｓｉ1-yＧｅy層１６の両方に正孔１００を有することにより、高電圧すなわち高電界においてデジタルトランジスタ６０の正規の動作が得られる。両層内に分布することにより、平均移動度は各層内の正孔移動度および層間の正孔分布によって決定される。圧縮Ｓｉ1-yＧｅy層１６および引張り歪みＳｉ層１８内のキャリアの平均移動度の最適化により高ドレイン電流での動作条件が得られ、そのために高速スイッチングが可能になる。ゲート５２への電圧５２ｖの印加によって、引張り歪みＳｉ層１８内または引張り歪みＳｉ層１８および圧縮Ｓｉ1-yＧｅy層１６の両方内に電子分布が生じる。
【００４２】
従来の歪みＳｉＰＭＯＳトランジスタすなわち圧縮Ｓｉ1-yＧｅy層１６を有さない基板上に形成されたデバイスでは、高電界動作時に正孔１００は引張り歪みＳｉ層１８内に存在するが、歪みＳｉ内の正孔の面外有効質量が軽いために正孔の波動関数はＳｉＧｅ仮想基板１５中にまで入り込んでいる。仮想基板中の正孔移動度は歪みシリコンより低い。そのため正孔が分布した層の混合は全体の正孔移動度を低下させる。
【００４３】
一方、ＰＭＯＳトランジスタ６０などのデュアルチャネルヘテロ構造内に圧縮Ｓｉ1-yＧｅy層１６が存在すると、上記正孔分布が変化する。また、バンドオフセットによって正孔が閉じ込められ、その波動関数が仮想基板１５中に「リークすること」が防がれる。一部の正孔１００がＳｉ1-yＧｅy／Ｓｉの価電子バンドオフセットを越えて表面１４０に引き上げられたとしても、正孔の波動関数は高移動度の歪みＳｉ層１８に分布して、さらにより移動度の高い圧縮Ｓｉ1-yＧｅy層１６にも分布している。したがって、圧縮Ｓｉ1-yＧｅy層１６によって、広く拡散した正孔の波動関数がより移動度の高い層にまで入るようにすることができる、すなわち、圧縮Ｓｉ1-yＧｅy層１６によって正孔の閉じ込めが促進されると共に正孔の移動度が高められる。
【００４４】
図１２を参照ならびに図１および図１０を再参照する。チャネル厚さの変化すなわち引張り歪みＳｉ層１８の厚さＴ4および圧縮Ｓｉ1-yＧｅy層１６の厚さＴ3の変化によって、高電界正孔分布を設計する方法が得られる。引張り歪みＳｉ層１８が十分に厚い場合は、正孔の波動関数の大半は、有効電界が増加するにしたがって、すなわちバンドオフセットを越えていくにしたがって引張り歪みＳｉ層１８中に引き入れられる。この場合、正孔移動度は引張り歪みＳｉ層１８の正孔移動度にほぼ等しい。引張り歪みＳｉ層１８が十分に薄い場合は、正孔の波動関数の大半は垂直電界に係わらず引張り歪みＳｉ層１８に入らない。この場合、正孔移動度は圧縮Ｓｉ1-yＧｅy層１６の正孔移動度にほぼ等しい。したがって、低電界動作と高電界動作との明瞭な違いは、薄いＳｉ表面チャネルを用いることによって減少する。引張り歪みＳｉ層１８の厚さＴ4および圧縮Ｓｉ1-yＧｅy層１６の厚さＴ3の選択により引張り歪みＳｉ層１８および圧縮層１６の正孔移動度を規定することができる。さらに上記厚さＴ3およびＴ4の選択により引張り歪みＳｉ１８と圧縮Ｓｉ1-yＧｅy層１６との正孔移動度の平均を最大にすることができる。
【００４５】
同様の方法を用いて引張り歪みＳｉ層１８の厚さＴ4および圧縮Ｓｉ1-yＧｅy層１６の厚さＴ3を選択することにより、引張り歪みＳｉ層１８および圧縮Ｓｉ1-yＧｅy層１６の電子移動度が規定される。引張り歪みＳｉ層１８が十分に厚い場合は、電子の波動関数の大半は引張り歪みＳｉ層１８に存在する。引張り歪みＳｉ層１８が十分に薄い場合は、電子の波動関数を引張り歪みＳｉ層１８に閉じ込めることができず、波動関数の大半は圧縮Ｓｉ1-yＧｅy層１６に存在する。したがって、厚さＴ3およびＴ4の選択によって引張り歪みＳｉ層１８および圧縮Ｓｉ1-yＧｅy層１６内の電子移動度を規定することができる。さらに上記厚さＴ3およびＴ4の選択によって引張り歪みＳｉ層１８および圧縮Ｓｉ1-yＧｅy層１６の電子移動度の平均を最大にすることができる。
【００４６】
図１３を参照すると、圧縮Ｓｉ1-yＧｅy層１６のＧｅ組成の変化すなわちｙの変化によって、圧縮Ｓｉ1-yＧｅy層１６および引張り歪みＳｉ層１８間の価電子バンドオフセット２００が変化する。この価電子バンドオフセット２００とは、正孔が圧縮Ｓｉ1-yＧｅy層１６から引張り歪みＳｉ層１８にシフトするために越えなければならないエネルギーのことである。したがって価電子バンドオフセット２００は、正孔が圧縮Ｓｉ1-yＧｅy層１６または引張り歪みＳｉ層１８のいずれに分布しているかを示す指標となる。引張り歪みＳｉ層１８および圧縮Ｓｉ1-yＧｅy層１６に電界を印加することによって、引張り歪みＳｉ層１８のＥvが圧縮Ｓｉ1-yＧｅy層１６のＥvよりも高速で上昇するのに伴い、各層の価電子バンドは上向きにシフトする。前記Ｅvが圧縮Ｓｉ1-yＧｅy層１６のＥv、すなわちデバイス動作が低電界動作と高電界動作との間をシフトする時の閾値点より高い場合、正孔は引張り歪みＳｉ層１８に存在する。ある実施形態では、層１１を有する基板１０（例えば図１参照）はＳｉＧｅオンインシュレータ基板からなり、この基板には、基板１０および緩和Ｓｉ1-xＧｅx層１４間に配置した、分離した酸化物層（図示せず）を含む埋め込み絶縁体層が備わっている。例えば、本願に引用して援用する、Ｃｈｅｎｇ他のＰＣＴ出願ＰＣＴ／ＵＳ０１／４１６８０号（２００２年国際出願ＷＯ０２／１５２４４号）、および本願に引用して援用する、Ｃｈｅｎｇ他「Ｊｏｕｒｎａｌ  ｏｆ  Ｅｌｅｃｔｒｏｎｉｃ  Ｍａｔｅｒｉａｌｓ」、３０巻  （２００１年１２月）に記載されているように、層１１および酸化物層を含む好適な基板はウェハ接合と超高真空化学的気相成長との併用により作製される。ここで、傾斜ＳｉＧｅ層１２は必要に応じて任意的に配置される。
【００４７】
別の実施形態では、圧縮層１６は、ＧａＡｓ，ＩｎＧａＡｓ，ＩｎＰ，ＩｎＧａＰおよびその他のこれらの合金などの半導体材料を含む。ある実施形態では、引張り歪みＳｉ層１８はＧａＡｓ，ＩｎＧａＡｓ，ＩｎＰ，ＩｎＧａＰおよびその他のこれらの合金などの半導体材料を含む。
【００４８】
ある実施形態では、ＰＭＯＳＦＥＴなどのトランジスタが、圧縮Ｓｉ1-yＧｅy層１６上の引張り歪みＳｉ層１８が実質的に存在しない基板の部分における、圧縮Ｓｉ1-yＧｅy層１６上に直接形成される。
【００４９】
本発明は、その基本的性質の精神の範囲内で他の特定形態により具現することができる。したがって、以上の諸実施形態は、ここに述べた本発明品に限定するものでなく、あらゆる点で例証的なものと考えるべきものである。すなわち、本発明の範囲は上記説明ではなく添付した特許請求の範囲によって示され、特許請求の範囲の趣旨および同等の範囲内でなされる全ての変更は本発明に包含されるものとする。
【図面の簡単な説明】
【００５０】
【図１】基板上に半導体構造を作製するプロセスを示す、半導体基板の模式的断面図である。
【図２】基板上に半導体構造を作製するプロセスを示す、半導体基板の模式的断面図である。
【図３】基板上に半導体構造を作製するプロセスを示す、半導体基板の模式的断面図である。
【図４】基板上に半導体構造を作製するプロセスを示す、半導体基板の模式的断面図である。
【図５】基板上に半導体構造を作製するプロセスを示す、半導体基板の模式的断面図である。
【図６】基板上に半導体構造を作製するプロセスを示す、半導体基板の模式的断面図である。
【図７】基板上に半導体構造を作製するプロセスを示す、半導体基板の模式的断面図である。
【図８】一定歪み下でのデュアルチャネルヘテロ構造ＰＭＯＳＦＥＴにおける有効垂直電界に対する有効正孔移動度をプロットした図である。
【図９】圧縮ＳｉＧｅ層の有無での歪みシリコン構造における、バルクＳｉについての垂直電界に対する正規化された正孔移動度エンハンスメントをプロットした図である。
【図１０】図１〜図７に示した半導体基板におけるエネルギーバンドを示す図である。
【図１１】酸化物層によってキャッピングされた図１０の半導体基板のエネルギーバンドを示す図である。
【図１２】低および高有効垂直電界を有するＰＭＯＳトランジスタのエネルギーバンドを示す図である。
【図１３】圧縮Ｓｉ1-yＧｅy層中に種々異なるＧｅ含量を有するＰＭＯＳトランジスタのエネルギーバンドを示す図である。
【図８】
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【図９】
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【国際公開パンフレット】
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【国際調査報告】
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