(57)【要約】高速並列データ通信アプローチは、自動最整列を伴うデジタルデータを転送することにより、スキュー問題を解決する。1つの実施例では、並列バスは、同期するクロック信号とともに、データファイルからのデジタルデータを転送する並列バスラインを有する。同期を較正するために、送信モジュールは、受信モジュールによって、クロック信号のエッジに従って、サンプリングされ正当性が確認され、そして、同期コードと関連する前記クロック信号のエッジを時間調整するために使用される、同期コードを転送する。前記同期コードは、転送された同期コードの各々で前記バスラインをトグルするために提供される。
2004527988.tif 000002
【特許請求の範囲】
【請求項１】
デジタルデータをスキューしやすい並列データ通信装置であって、
デジタルデータを転送する並列バスラインを有し、複数のデータ搬送ライン上を搬送されるデジタルデータを同期するためのクロック信号を搬送するクロック経路を有する並列バスと、
前記クロック信号とともに、前記バスライン上のデジタルデータを同時に転送する第１モジュールであって、転送された同期コードのそれぞれで前記バスラインをトグルするために、データの組の選択された１つが前記バスライン上で転送される少なくも二つの同期コードを含む、当該第１モジュールと、
前記クロック信号のエッジに応じて前記同期コードをサンプリングし、該サンプリングされた同期コードの有効性を確認する第２モジュールと、
前記有効性を確認された同期コードに応じ、該同期コードに関連するクロック信号のエッジを調整する調整可能なデータ遅延回路と、
を有する並列データ通信装置。
【請求項２】
請求項１に記載の並列データ通信装置であって、
前記調整可能なデータ遅延回路は、更に、前記同期コードが、前記第２モジュールによってミスサンプリングされることにより、前記同期コードに関連する前記クロック信号のエッジを調整することを特徴とする並列データ通信装置。
【請求項３】
請求項２記載の並列データ通信装置であって、
前記調整可能なデータ遅延回路は、更に、前記同期コードに関連する前記クロック信号のエッジを、繰り返し調整することを特徴とする並列データ通信装置。
【請求項４】
請求項１に記載の並列データ通信装置であって、
前記調整可能なデータ遅延回路は、更に、前記同期コードが、前記第２モジュールによってミスサンプリングされることにより、前記同期コードに関連する前記クロック信号のエッジを調整し、
前記同期コードに関連する前記クロック信号のエッジは、該同期コードが、前記第２モジュールによってミスサンプリングされる前後に調整される、
ことを特徴とする並列データ通信装置。
【請求項５】
請求項１記載の並列データ通信装置であって、
前記調整可能なデータ遅延回路は前記並列バスの一部であることを特徴とする並列データ通信装置。
【請求項６】
請求項１記載の並列データ通信装置であって、
前記調整可能なデータ遅延回路は前記第１モジュールの一部であることを特徴とする並列データ通信装置。
【請求項７】
請求項１記載の並列データ通信装置であって、
前記調整可能なデータ遅延回路は前記第２モジュールの一部であることを特徴とする並列データ通信装置。
【請求項８】
請求項１記載の並列データ通信装置であって、
前記調整可能なデータ遅延回路は、前記第１モジュール及び第２モジュールの一部であることを特徴とする並列データ通信装置。
【請求項９】
請求項１記載の並列データ通信装置であって、
前記同期コードは、前記バス上を送られてくるデータの値を表すためには使用されないことを特徴とする並列データ通信装置。
【請求項１０】
請求項１記載の並列データ通信装置であって、
前記クロック経路は、差動信号として、前記クロック信号を搬送するため前記並列バスラインの一対を使用して実現されていることを特徴とする並列データ通信装置。
【請求項１１】
請求項１記載の並列データ通信装置であって、
前記第２モジュールは、更に、前記クロック信号の半周期を超えない、スキューに起因する如何なるずれをも許容することを特徴とする並列データ通信装置。
【請求項１２】
請求項１記載の並列データ通信装置であって、
前記並列バス上を転送されるデータは、第１のデータ値から、より多数のビットで構成された第２データ値に変換されることを特徴とする並列データ通信装置。
【請求項１３】
請求項１２記載の並列データ通信装置であって、
前記第１モジュールは符号器を含み、前記第２モジュールは復号器を含むことを特徴とする並列データ通信装置。
【請求項１４】
請求項１３記載の並列データ通信装置であって、
前記符号器は６ビット値を８ビット値に変換し、
前記復号器は８ビット値を６ビット値に変換する、ことを特徴とする並列データ通信装置。
【請求項１５】
請求項１記載の並列データ通信装置であって、
前記調整可能なデータ遅延回路は、前記サンプリングされた同期コードに関連するクロック信号のエッジを中央に置くように使用されることを特徴とする並列データ通信装置。
【請求項１６】
デジタルデータをスキューしやすい並列データ通信装置であって、
デジタルデータを転送する並列バスラインを有し、複数のデータ搬送ライン上を搬送されるデジタルデータを同期するためのクロック信号を搬送するクロック経路を有する並列バスと、
前記クロック信号とともに、前記バスライン上のデジタルデータを同時に転送する第１手段であって、転送された同期コードのそれぞれで前記バスラインをトグルするために、データの組の選択された１つが前記バスライン上で転送される少なくも二つの同期コードを含む、当該第１手段と、
前記クロック信号のエッジに応じて前記同期コードをサンプリングし、該サンプリングされた同期コードの有効性を確認する第２手段と、
前記有効性を確認された同期コードに応じ、該同期コードに関連するクロック信号のエッジを時間調整する手段と、
を有する並列データ通信装置。
【請求項１７】
デジタルデータをスキューしやすい並列データ転送方法であって、
並列バスラインと複数のデータ搬送ライン上を搬送されるデジタルデータを同期するためのクロック信号を搬送するクロック経路とを有する並列バス上に、前記クロック信号とともに前記デジタルデータを同時に転送し、転送された各同期コードで前記バスラインをトグルするために、データの組の選択された１つが、少なくも二つの同期コードを含み、
前記転送されたデータを受信し、該受信は、前記クロック信号のエッジに応じて前記同期コードをサンプリングし、該サンプリングされた同期コードの有効性を確認することを含み、
前記有効性を確認された同期コードに応じて、該同期コードに関連する前記クロック信号のエッジを時間調整する、
並列データの転送方法。
【請求項１８】
請求項１７記載の方法であって、更に、
前記同期コードがミスサンプリングされることによって、該同期コードに関連した前記クロック信号のエッジを調整することを含む並列データの転送方法。
【請求項１９】
請求項１８記載の方法であって、
前記同期コードに関連した前記クロック信号のエッジは、該同期コードが、ミスサンプリングされる前後に調整される、並列データの転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、データ通信に関するものである。特に、本発明は、スキューに起因するエラーが発生しやすい並列データバス上を通るデータを同期する方法及び装置に関連する。
【背景技術】
【０００２】
電子産業は、高性能、高機能な回路を得ようと努力し続けている。この点についての有意義な成果が、超ＬＳＩ回路の開発によって実現された。このような複雑な回路は、しばしば、データのセット上で動作して、そして、そのデータを他の処理のために送る、機能的に規定されたモジュールとして設計される。このような機能的に規定されたモジュールからのこの通信は、個々のディスクリート回路間、同一のチップ内の集積回路間、及びシステム若しくはサブシステムの様々な部分と接続された又はそれらの中に含まれた、遠隔的に配置された回路間で、少量又は大量のデータにおいて通り得る。構成に関係なく、通信は、使用している回路設計が、実施スペース及び利用可能な電力に関して実施上の制限に敏感で一方で、典型的に、データの完全さが維持されることを保証するように設計される近接して制御されるインタフェースを要求する。
【０００３】
高性能、高機能半導体デバイスに対する増大された要求は、回路ブロック間を通るデータの速度を増大するための、とめどなく続く要求へと導いた。これらの高速通信の実用の多くは、並列通信経路間で複数のデータビットが同時に送信される並列データ転送を使用することで実施され得る。このような「並列バス転送」は、高データレートでのデータ転送を達成するための、受け入れやすいアプローチである。与えられたデータ転送レート（しばしば、データとともに送られるクロックによって確定される）のために、１秒間毎のビット数で計測される転送帯域は、並列データ・インタコネクトを有するデータ信号の数とデータ転送レートとの乗数に相当する。
【０００４】
典型的なシステムは、並列データ通信ライン（しばしば、データチャネルと言われる）、例えば、ケーブル状のもの、バックプレーン回路、チップへのバス構造、他の内部接続、又はそのような通信媒体のいずれかの結合で、インタフェース接続し及び通信を行う、多くのモジュールを含んでも良い。送信モジュールは、該送信モジュールのクロックと同期させて、同時に、前記バス上にデータを転送する。この態様では、前記並列信号ライン上の遷移は、前記送信モジュールのクロック及び／又は互いと同期関係を持たせたままである。前記並列データ・インタコネクト部の他方の端部では、前記受信モジュールが並列データバス上のデータを受信し、前記通信装置はクロック信号を通し、受信クロックは、典型的な例では、前記送信モジュールのクロックから導出されるか、又は当該クロックと同期する。前記並列信号ライン上を通されるデータのレートは、しばしば、（並列）「バスレート」と言われる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
かようなシステムでは、前記受信した信号（適用できるならば受信クロック）は、適切なデータ回復を提供するために、前記送信クロックと特別な位相関係を有していることを保証することは有益である。前記送信されたデータ信号自身間、及びデータ信号と目的地における前記受信クロックとの間に、しばしば、予想された量のタイム「スキュー」が存在する。例えば、前記並列インターコネクトの信号線の容量性及び誘導性負荷によって生成される送信遅延、Ｉ／Ｏ（入出力）駆動源の種類、符号間干渉、並びに送信線のインピーダンス及び長さに起因する変動、を含む多くのスキューの発生源が存在する。どのような現象がスキューを引き起こすかということには関係なく、適切なデータ回復との通信を達成するためには、多くの実用のために、この問題を考慮に入れるべきである。
【０００６】
高速実用の役目を果たす並列インターコネクトに対して、これと関連してスキューは「パターン依存性」があり、この論点の重大性は軽減されることができ、多くの場合、大体は克服される事がわかった。上で参照した、「平衡データビット符号化に基づいた並列通信（ＶＬＳＩ．２９５ＰＡ）」という題名の付けられた特許文献に記載されているように、このパターン依存性は、並列バスのデータビット間で共有される不完全な電流源の結果として生じる。共有される電流源は、ドライバでのスキューを誘発し、直接的に受信側でのマージンを減らし、次に、データ転送エラーを生じさせる。
【０００７】
これらの高速並列通信実用の多くは、データの多数のビットの並列転送を要求し、したがって、対応する数の並列バスデータラインの使用を要求する。典型的には、データビット（又は並列バスデータライン）の数が大きくなる程、全てのデータビットに亘るスキューの受容不可能なレベルを防ぐことは、より難しくなる。転送レートが上がるにつれ、この困難は、利用価値の高い並列バスデータラインの数に対するボトルネックとなる。
【０００８】
従来は、このスキュー問題は、各信号線において、手動で遅延を調整することによって解決される。遅延は、データが、バスの受信側に、同時に到着したように現れるように調整される。多くの実用のために、このような態様によりスキュー問題を制御することは、必要以上に冗長になり、及び／又は、コスト高になる。このアプローチに関する負担は、実用の多様化により、著しく増やされる。
【課題を解決するための手段】
【０００９】
本発明の様々な観点は、ある意味では、前述の論点を解決し及び克服し、かつ前述の特許文献に開示されている実施例とともに使用され得る、並列通信ライン回路上でのデータ転送に向けられている。本発明の一つの観点は、自動再調節を伴ってデジタルデータを転送することによりスキュー問題を克服する、高速並列データ通信アプローチに向けられている。並列バスラインは、クロック信号を同期して、第１のモジュールから第２のモジュールへ、デジタルデータを転送する。同期化を較正するために、第１のモジュールは、第２のモジュールによって、前記クロック信号のエッジに従ってサンプリングされて有効性を確認され、サンプリングされた同期コードに関連するクロック信号のエッジを時間調整するために使用される、バスをトグルする同期コードを転送する。
【００１０】
矛盾のない、より特別な実施例では、本発明は、並列バスラインが複数のグループに分けられ、各グループが複数のデータ搬送ライン、及びグループの前記複数のデータ搬送ライン上を搬送されるデジタルデータを同期するのためのクロック信号を搬送するクロック経路を含む、並列データ通信装置に向けられる。送信側では、第１のモジュールは、データファイルからのデータの一部分を、データの分かれた組に分割し、それぞれのグループに対するクロック信号をともなってバスラインの複数のグループ上に、同時に、データの組を転送する。前記データの組は、受信側のために、同期コードを含んでいる。前記受信側では、第２のモジュールが、グループに対してグループのために受け取られる、クロック信号の関数として規定されたタイミングに従ってデータの組を各グループに対して収集し、前記同期コードを検索する。これらの同期コードに応じてタイミングは調整され、グループ毎に収集されたデータは、グループのために受信されたクロック信号で調節される。
【００１１】
別のより特別な実施例では、各グループのクロック信号は差動であり、受信回路で、二組の符号化されたマルチビット・データ値の受信を同期するために使用される。加えて、第２モジュール及びタイミング調整回路は、サンプリングされたデジタルデータに関連したクロックエッジを、中心に置くように動作する。
【００１２】
本発明の他の観点は、同期コードに関連したクロック信号のエッジを、徐々に増やすような形で調整するためのアプローチを含む。調整回路は、同期コードがミスサンプリングされるまで、当該同期コードをクロックに関連して移動させ、第２モジュールによって前記同期コードがミスサンプリングされる前後に、前記同期コードに関連した前記クロック信号のエッジが調整される。随意に、前記調整は、前記同期コードに関連したクロック信号のエッジが中心に置かれるまで続く。
【００１３】
本発明の他の実施例は、それぞれ、以上のような通信環境の、関連している構造、方法、及びシステムプロセスの観点に向けられている。
【００１４】
本発明の上述した概要は、各図解された実施例又は本発明の全ての実施を説明することを意図していない。以下の図及び詳細な説明は、これらの実施例を例証する。
【発明を実施するための最良の形態】
【００１５】
本発明は、添付した図とともに本発明の様々な実施例の以下の詳細な説明を考慮することで、より完全に理解されるだろう。
【００１６】
本発明は、様々な変形及び代替形態を受け入れる一方で、本明細書の詳細な説明は、図面の例示によって詳細に説明されるだろう。しかしながら、開示されている特定の実施例に発明を制限する意図ではない、ということが理解されるべきである。逆にいうと、意図は、添付された請求の範囲により規定される発明の精神及び範囲内に落ち着く、全ての変更、等価物、及び代替をカバーすることである。
【００１７】
本発明は、一般的に、並列データ通信経路によって相互結合されている二つのモジュール（機能的なブロック）間でデータを転送するための、方法及び装置に適用できると信じられる。本発明は、データ・スキュー・エラーの発生しやすい高速データ転送実用に対して、特別な優位性を有することが見出された。そのような実用の例は、とりわけ、ＳＳＴＬ（スタブ・シリーズ・トランシーバ／ターミネート・ロジック）、ＲＳＬ（ランバス・シグナリング・ロジック）インタフェース、並列データ通信経路が１チップ上の二つのモジュールを通信上結合するように近接して接続されている実用、１９９８年１２月１８日に出願された米国特許出願第０９／２１５，９４２号であって、現在は米国特許公報第６，３４７，３９５号に開示されているような型の基準チップ開発プラットフォーム上にあるような、同一のプリント基板上で、典型的には互いに直接隣り合って配置されているチップ間のオフ・ボード高速転送を含む。本発明は、そのような実用に制限される必要はないが、本発明の様々な視点からの理解は、そのような環境における例示の議論を通して、最も良く獲得される。
【００１８】
本発明の例示的な実用は、通信（又は第一）モジュール及び受信（又は第２）モジュールと言う一対の回路モジュールの間の並列ソース同期データバス上でデジタルデータを送る並列データ通信装置を含む。クロックは、データ同期のために、前記データとともに前記受信モジュールに送信され、前記クロックの一つのエッジ（上昇又は下降）は、該受信モジュールにおけるラッチ回路（例えば、ラッチ、バッファ、又は小規模なＦＩＦＯ）の中で前記データをラッチするために使用される。しかしながら、前記バス上で送信されるデータは、（前に議論したように）データスキューが発生しやすいので、前記クロックのエッジ（上昇又は下降）は、ラッチされたデータと正確に一致しているか、又は９０度移相したものと正確に一致していると仮定される。前記受信機は、前記クロックと前記データとの間の関係が良く規定されていると仮定するので、前記クロックエッジと前記受信されたデータとの間のこの関係が真実であるということが重要である。
【００１９】
並列データは、バスラインが、互いに送信した直後にデジタル状態間をトグルするように特別に選択された同期コードを含んでいる。このトグルアクションは、クロック信号のエッジと関連する各データラインのための遷移点を提供するために使用される。このアプローチは、スキューに起因するずれが、半クロック内で調整され得ることを保証する。そのような同期コードの実用に関する更なる情報のために、同期コードの二つが、本発明の較正処理の間、繰り返し継続して送信されるので、有効な２５６  ８ｂコードの６４のみが並列データの８ビット上で転送のために使用され、選択された平衡コード、例えば０ｘ３３＆０ｘＣＣ又は０ｘＣ３＆０ｘ３Ｃ（１６進数）が、同期コードとして割当てられ、選択的に使用される６ｂ８ｂ符号化アプローチの例を提供しており、上で参照した「平衡データビット符号化に基づいた並列転送（ＶＬＳＩ．２９５ＰＡ）」という題名の付けられた特許文献が参照されても良い。有利なことに、この符号化アプローチを使用することは、サンプリングされたデータと６ｂ８ｂアプローチで（使用されないコードに対する）使用されるコードと整合させるために、受信側においてＣＰＵを簡単にプログラムすることによって、同期コード及び特別でないデータ値の両者に対し、データ値の正当性を確認することを可能にする。互換性のある、符号化複合化通信アプローチに関連する更なる情報のために、一般的には、前述した各特許文献が参照されても良い。
【００２０】
前述した６ｂ８ｂアプローチに対応するが、これには制限されない、本発明の特定の実施例において、ソース側同期データバスは、複数のグループに構成されたバスラインを有しており、各グループは、その特定のグループのためのクロック信号を搬送するクロック経路及びデータ搬送線を含んでいる。送信側において、第１モジュールは、データファイルからのデータの部分を、分けられたデータの組に分割し、それぞれのグループのためのクロック信号とともに、バスラインの複数のグループ上で、前記データの組を同時に繰り返し転送する。前記同期コードは、各クロッキングされたグループのために送られ、かくして、８ビット幅バスライングループに対しては、一つの同期コードは、８ビット幅となるだろう。上記の例を使用すると、一の同期コードは３３（１６進数）となり、もう１つはＣＣ（１６進数）となる。
【００２１】
受信側では、第２のモジュールが、各グループに対して、グループのために受け取られるクロック信号の関数として規定されたタイミングに従って前記データの組を収集し、前記同期コードの正当性を確認することを試みる。これらの同期コードに応じて、送信及び／又は受信モジュール（典型的には、前記並列バスの各データラインとインタフェースで接続されている）の遅延回路は、各グループの前記クロックエッジと関連して収集されたデータのタイミングを調整するために、フィードバックラインに応じて、活性化され及び非活性化される。理想的には、データが、クロックエッジの場所で中央に置かれるように、前記タイミングは調整される。前記遅延回路は、例えば、選択的に信号の通過遅延を提供するように構成された論理回路／経路、及び固定された電流通過活性化時間を有するＭＯＳトランジスタを含む、様々な従来技術を使用することで実施できる。
【００２２】
本発明のより詳細な実施に従って、この理想的な中央に置かれるタイミング関係は、最初に同期コードの転送、受信及び正当性の確認によって、それから、前記データがミスサンプリングされる（すなわち、受信されたデータの正当性が確認できなくなるとき）まで、徐々に増加するタイミングを調整することによって、達成される。一度、このミスサンプリングが発生すると、前記タイミングは、タイミング調整により反対方向にミスサンプリングを引き起こすまで、各徐々に増加する調整をトラッキングしている間、反対の方向（先行に対する遅れ）へ増加的に調整される。このとき前記トラッキングは、第１のミスサンプリングから第２のミスサンプリングまでのスペクトラムの中間地点に一致する増加へタイミングを後退調整するのに使用され、その結果、各ライン上のデータとともに、前記クロックエッジを中央に置く。前記第２モジュールからのフィードバック及びこの情報のデータライン調整回路との結合により、そのようなデータ処理は、前記並列バスの一端又は両端においてプログラムされた処理装置を使用すること、及び／又は、ハードウエア・ステート・マシンを使用することにより実現可能となる。
【００２３】
本発明は、また、理想よりも少ない較正を可能とし、そのような実施において、この理想的な中央に置かれるタイミング関係は、該理想的な中央に置かれるタイミング関係を達成するために要求される手順（及び通信全体への割り込み）を最小化するために、ある程度は妥協させられる、ある実用も意図している。そのような実用では、理想的な中央に置かれるタイミング関係が妥協される程度は、特定の実用及びエラーに対する許容力に依存する。
【００２４】
図１は、本発明の他の実施例に従って、並列データ通信ライン装置１００を図示している。前記装置１００は、送信モジュール１１２におけるＣＰＵ１０２及びレジスタ１０６のような処理回路から受信モジュール１１４への間をデータが同期して通るレートを規定するために使用される差動クロックを含んでいる。いわゆる当業者は、差動クロックが全ての実用に対しては要求されないこと、図１は唯一つの方向へ通るデータを図示しているが、相互の通信も提供でき、モジュール１１２及び１１４のそれぞれが、送信及び受信回路の相互の組を含んでいる各通信ノードの一部であることを理解するだろう。
【００２５】
装置１００はデータ値符号化複合化アプローチを使用しており、データ値は、回路１１１によって符号化され、前記送信モジュール１１２から前記受信モジュール１１４へ向けて、クロックライン１２２とともに並列データライン１１６及び１１８を使用して通過する。クロックライン１２２は、送信及び受信モジュール１１２及び１１４間の通信レート及び同期タイミングを提供するために使用される。前記受信モジュール１１４において、処理装置又は他の復号回路１３０は、前記データ値を符号化前のデータ値へ復号するための、相互符号化アルゴリズム、ルックアップテーブル又は等価回路を使用する。
【００２６】
装置１１２は、二つのクロック領域を含む実用例に向けられており、前述の特許文献に関して説明されたように、各領域は、バスライン１１６及び１１８上で、８ビットコード（“８ｂ”）グループの一対として符号化される６ビットコード（“６ｂ”）グループの一対に対応する１２ビットデータクロック（１２ｂ  ＤＣ）グループの同期通信のためのクロック信号によって規定されている。前記第１及び前記第２クロック領域は、それぞれ、第２クロック領域回路では、アポストロフィーを付けて、同一の基本参照符号が付されており、例えば、第１クロック領域の差動クロックは１２２と示されているのに対し、第２クロック領域の差動クロックは１２２’と示されている。１２ｂ  ＤＣグループは、能率よく、１２個の信号のデータ又は命令の通信を符号化する。幾つかの場合、より小さいグループを使用することが有利となるかもしれない。したがって、図示されたように、前記送信モジュール１１２と前記受信モジュール１１４との間の全１８ピンに対して、１２ｂ  ＤＣグループは、差動クロック対及び二つの６ｂ８ｂ符号を含んでいる。各クロック領域に対して、前記１２ｂ  ＤＣグループの半分は、全１０ピンに対して、一つの６ｂ８ｂ符号器及び差動クロック対を含んでいる。符号化されない差動対も、信号を転送するために使用され得る。これらの差動対は、１２ｂ  ＤＣグループの半分とともに使用されるクロック信号を共有することができ、又は該差動対は、それ自身のクロック対を有することができる。
【００２７】
前記コードグループ各々のデータは、前記受信モジュール１１４で同期して受信され、データ処理回路又は今回の場合では８ｂ６ｂ復号器回路１３０は、同期して受信した８ビット幅データの組を、対応する６ビット幅データ値の組に変換し、そして、該６ビット幅データ値を差動クロック信号１２２によって規定されるクロック領域に与えられるＦＩＦＯバッファ１３４に記憶する。よって、各クロック領域に対して、一対の８ｂ６ｂ復号器回路の直ぐ後に続く一つのＦＩＦＯバッファがある。
【００２８】
回路の起動時、又は随意に起動後定期的に、各コードグループのデータは、前記バスから前記受信モジュールへの（例えばバスライン１１６から受信モジュール１１４への）データをサンプリングすることを使用して、クロックエッジの中央に較正される。前記バスラインに、互いに送信した直後にデジタル・ステート間をトグルさせる同期コードを使用することで、この較正は、中央に置かれるタイミング関係のために上述されたように達成され得る。この中央に置くアプローチが、スキューに起因する如何なるずれをも最小化するために使用されるので、各クロック領域に対する、図１の前記ＦＩＦＯバッファのデータは、スキューに起因する如何なるずれも持たないだろう。
【００２９】
ＦＩＦＯ１３４及びＦＩＦＯ１３４’が空でない時、両者からのデータは、両クロック領域からのデータを受け取るのに十分に広い、より大きなＦＩＦＯ１３８へ転送される。ポスト・プロセッサはこのデータを読み、そして、前述した「スキューに耐えられないデータグループを有する並列データ通信」（ＶＬＳＩ．３００ＰＡ）という題名の付けられた特許文献に記載されている通り、様々なグループ間のスキューに起因したずれを排除する。
【００３０】
また、本発明に従って、他の実施例は、図２に示した回路の一部を使用する。この実施例は、バスラインが、グループに分けられて転送されるデータを有する複数のグループに構成されることを要求しない。むしろ、データは、たった一つのクロック信号を使用することで、完全に転送される。本発明のこの実用では、ＣＰＵ１０２は、効率的にクロック領域のたった一つに対して、データに作用する。
【００３１】
図２は、本発明の他の実施を図示しており、図１の、六つの同一タイプの符号／復号クロック領域回路が、二つの通信経路のそれぞれで、それぞれ各方向の通信のために使用されている。第２端末２１２における受信のため、第１端末２１０で起動された通信を通すために、前記六つの同一のクロック領域回路の内の一つが、接続された回路２１６ａ及び２１６ｂによって、描かれている。前記第１端末２１０における受信のため、前記第２端末２１２において起動された通信のために、六つの追加の前記タイプの符号／復号クロック領域回路が使用され、これらの回路の内の一つが、接続された回路２３６ａ及び２３６ｂによって描かれている。簡潔さの目的で、以下の議論は、前記第２端末２１２で受信するため前記第１端末２１０で起動される通信の流れに制限される。
【００３２】
第１端末２１０において起動される通信は、対象データを送るＣＰＵ２４０又は他の源で、いずれかの希望されるステータス又は制御データをともなって、フロントエンドＦＩＦＯ２４２へ向けて始まる。ＦＩＦＯ２４２から、データは、６組の符号／復号クロック領域回路（２４５として描かれている）への呈示のためにフロー制御バッファ２４４で通信のためにフォーマットされる。かくして、符号／復号クロック領域回路は、７２ビット幅（六つの領域回路のそれぞれに１２ビット）のデータを受け取る。６ｂ８ｂ符号化の後、前記データは、回路２１６ａ及び２１６ｂとしても描かれているバスドライバ及び／又はバスレシーバ内に作り込まれた遅延時間調整回路を通って、第２端末２１２に転送され、復号される。前記遅延時間調整回路は、前記第２端末２１２によって提供されるフィードバックに応じて、前記ＣＰＵ２４０又は他のインタフェースからの信号（図示せず）を使用して制御され得る。代替として、該フィードバックは、回路２１６ｂとして表現されている前記バスレシーバのみを使用することによって、ローカルに制御され得る。一端復号されると、前記データは広いＦＩＦＯ２４６に提供され、前述したように、各クロック領域内でスキューに起因するずれが訂正されるとともに、前記データは、その後、前記第２端末のＣＰＵ２６０によって処理するために、ＦＩＦＯ２５０へパックされる。
【００３３】
また、図２に図解されているものは、フロー制御通信経路２７０及び２７２である。これらの経路２７０及び２７２は、前記起動端末２１０又は２１２へ戻る、図２の遅延時間調整回路を制御するためのフィードバック情報を含んでいるステータス情報を提供するために使用される。通信ステータス情報の様々な他のタイプは、実用に依存して提供される得、例えば、前記ＦＩＦＯが下限閾値よりも少なく満たされているか、該ＦＩＦＯが上限閾値よりも多く満たされているか、該ＦＩＦＯが空か、該ＦＩＦＯが一杯か、例えば、該ＦＩＦＯがオーバーフローするか又は無効なデータが該ＦＩＦＯから取り出されたことによるエラーが発生したか、を含んでいる。そのようなフロー制御は従来技術であり、多くの通信スキームで使用されている。
【００３４】
図１又は図２の両者の詳細又は変更に関する更なる情報のために、上述した「スキューに耐えられないデータグループを有する並列データ転送」（ＶＬＳＩ．３００ＰＡ）という題名の付けられた特許文献が参照される。
【００３５】
結果的に、様々な実施例が、並列バス実用におけるスキュー論点の解決のための本発明の実施例として開示された。しかしながら、本発明は、上述した特定の例に制限されると考えるべきではない。本発明が適用できる多数の構成だけでなく、様々な変更、等価な処理が、本発明の範囲に落ち着く。例えば、マルチチップ又はシングルチップ構成は、チップセット構成間の通信のための１方向又は双方向インタフェースに構築された類似物を使用することで実施できる。前記受信モジュールにおいて、較正処理の最中、及び／又は通常のデータ転送の最中に、前記データは、クロックの上昇エッジ、下降エッジ又は両方のエッジを使用することでサンプリングされ得る。そのような変更は、請求項に記載した発明の一部として、添付された請求の範囲に適切に記載されたものとして、考慮されてもよい。
【図面の簡単な説明】
【００３６】
【図１−１】図１−１は、本発明による並列データ通信装置例の図の第１図であり、デジタルデータは、第１モジュールから第２モジュールへ、複数の並列データ搬送ラインを含む通信チャネル上で、並列に転送される。
【図１−２】図１−２は、本発明による並列データ通信装置例の図の第２図であり、デジタルデータは、第１モジュールから第２モジュールへ、複数の並列データ搬送ラインを含む通信チャネル上で、並列に転送される。
【図１−３】図１−３は、本発明による並列データ通信装置例の図の第３図であり、デジタルデータは、第１モジュールから第２モジュールへ、複数の並列データ搬送ラインを含む通信チャネル上で、並列に転送される。
【図１−４】図１−４は、本発明による並列データ通信装置例の図の第４図であり、デジタルデータは、第１モジュールから第２モジュールへ、複数の並列データ搬送ラインを含む通信チャネル上で、並列に転送される。
【図２−１】図２−１は、本発明による他の並列データ通信ライン装置例の図の第１図である。
【図２−２】図２−２は、本発明による他の並列データ通信ライン装置例の図の第２図である。
【図１−１】
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【図１−２】
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【図１−３】
2004527988.tif 000005
【図１−４】
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【図２−１】
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【図２−２】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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