(57)【要約】本発明は、機器がスイッチオンすることに伴う供給電流を次第に上昇させるために、スイッチオンに伴い連続的に機器の異なるデータ処理部を選択的に動作させる装置およびその方法を提案する。本発明を実施するために提案される装置は、シフトレジスタ１０および論理回路２０を備える。シフトレジスタ１０および論理回路２０は、共通マスタクロックＣＬＫを受け、複数のサブクロック信号ＣＬＫ０からＣＬＫ３を発生する。サブクロック信号は、互いに周波数および位相において等しく、最初のスイッチオンに伴い１つずつ通常の自由動作状態になるよう想定して配置されている。それぞれのサブクロック信号は、機器の各データ処理部のクロック入力へ接続されている。このような個別のサブクロック信号の提供により、漸進的な始動および停止が確実に行われ、スイッチオンまたはスイッチオフにおける緩慢な電流の流れに付随する問題を回避するのに役立つ。
2004518194.tif 000002
【特許請求の範囲】
【請求項１】
フリーランニングマスタクロック信号を受信するステップと、
前記マスタクロック信号から複数のサブクロック信号を生成するステップであって、前記複数のサブクロック信号は、前記デジタル処理装置の初期のオンへの切り替えに続いて、１つずつ起動停止状態からフリーランニング状態へ遷移するステップとを備えたデジタル処理装置における電力管理方法。
【請求項２】
フリーランニングマスタクロック信号を受信する手段と、
前記マスタクロック信号から複数のサブクロック信号を生成する手段であって、前記複数のサブクロック信号が、前記デジタル処理装置の最初のオンへの切り替えに続いて、１つずつ起動停止状態からフリーランニング状態へ遷移する手段と備えたデジタル処理装置のための電力管理装置。
【請求項３】
各サブクロック信号は、前記デジタル処理装置の分離したデータ処理部分にクロックを与えるために用いられることを特徴とする請求項２に記載の装置。
【請求項４】
データ処理部分は、データワードの特定の連続データビットを処理するための回路を備えたことを特徴とする請求項３に記載の装置。
【請求項５】
前記デジタル信号処理装置は、特定の最大データ幅を有し、前記複数のサブクロック信号は前記最大データ幅に対応することを特徴とする請求項４に記載の装置。
【請求項６】
前記デジタル処理装置のスイッチオフの段階の間に、前記複数のサブクロック信号は、１つずつフリーランニング状態から動作停止状態へ遷移することを特徴とする請求項２に記載の装置。
【請求項７】
前記マスタクロック信号を受信する手段および複数のサブクロック信号を生成する手段は、
複数の許可信号を供給するシフトレジスタであって、該複数の許可信号はそれぞれ不活性停止状態から活性通常状態へ遷移し、その後、前記活性通常状態に維持され、該複数の許可信号は最初のオンへの切り替えに続いて予め定められた時間間隔で１つずつ停止状態から通常状態へ遷移するところのシフトレジスタと、
前記許可信号を受信し、連続的にサブクロック信号の生成を可能にする論理回路とを備えていることを特徴とする請求項２に記載の装置。
【請求項８】
前記論理回路は、前記マスタクロックを各許可信号に論理積の演算を施す手段を備えたことを特徴とする請求項７に記載の装置。
【請求項９】
前記論理回路は、許可信号の数に対応した数のＡＮＤゲートを備え、
前記ＡＮＤゲートのそれぞれは、各許可信号を受信する第１の入力および前記マスタクロック信号を受信する第２の入力を有し、
前記サブクロック信号は前記ＡＮＤゲートの各出力において生成されることを特徴とする請求項８に記載の装置。
【請求項１０】
請求項２に従った装置および、
それぞれが前記複数のサブクロック信号の各１つによってクロックされた複数の離散的データ処理部分を備えたデジタル処理装置。
【発明の詳細な説明】
【０００１】
本発明はデジタル処理装置の電力管理をする装置およびその方法に関する。
【０００２】
クロックモードデジタル論理集積回路（ｃｌｏｃｋｅｄ ｍｏｄｅ ｄｉｇｉｔａｌ ｌｏｇｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、特に、マイクロプロセッサは、広く様々な製品に一般的に用いられている。このような回路に必要とされる電力の低減は、これらの回路が導入されている製品の動作に要するエネルギーコストを削減するので望ましい。さらに、回路の過剰な電力消費は、回路の寿命を短くするほどの温度上昇を引き起こし得る。これらの問題を軽減するために、回路は、その中のある部分が不使用時には“オフ”に切り換えられるように設計されてきた。クロックモードデジタル論理集積回路において、オフ切換状態は、その回路のそれらの部分に時間（ｔｉｍｅ）が与えられる必要がなく、その回路のそれらの部分へクロック信号を供給しないことによって達成され得る。クロックデジタル回路によって引き出される電流（およびそれによる電力）はクロック速度の関数であり、そして、そのような回路のクロック速度は技術進歩につれて上昇しているので、必要とされない回路部分をオフへ切り換える能力はより良くなっている。回路の大きな部分をオンまたはオフへ切り換えることには問題がないわけではない。その最も重要なものは、その部分の総ての要素が同時にオンまたはオフにスイッチングするときに、電力供給が供給すべき電流のステップ状の変化である。
【０００３】
低電流供給と高電流供給との間の遷移を補償する多くの解決策がある。これには、オンまたはオフへ切り換えられる回路に並列に設けられたダミー負荷抵抗が含まれる。そのダミー抵抗は、その電流源から引き出される電力を外部の付加回路に必要とされる電力まで徐々に上昇させるように変化し、その電力になったときに、回路はオンに切り換えられ、並びに、ダミー抵抗は除外される。この方策は、回路がオフに切り換えられるときには反対に作用するものであり、米国特許５，６４６，５７２号（ＩＢＭ）に記載されている。代替的に、米国特許５，９６４，８８１号（ＡＭＤ）に記載されているように、クロックの速度は、付加回路に必要とされる電力を低減させるために、オンへの切換時に遅くし、そして、回路を動作速度にするために多くのクロックサイクルへ徐々に上昇させる。この方策もまた、回路がオフに切り換えられているときには反対に作用する。クロック速度が同期するまで信号処理をすることはできない。
【０００４】
上述した両方の方策はともに複雑な付加回路を必要とする。
上述したまたは他の方策に加えて、オンチップキャパシタ（ｏｎ−ｃｈｉｐ ｃａｐａｃｉｔｏｒｓ）は、電力供給反作用（ｐｏｗｅｒ ｓｕｐｐｌｙ ｂｏｕｎｃｅ）およびグランド反作用（ｇｒｏｕｎｄ ｂｏｕｎｃｅ）を断ち、クロックモードデジタル回路のオンまたはオフへの切換えによって生じる過渡的な電流要求に対処するために必要とされる。集積回路の場合には、このようなキャパシタは、チップ上に製造され、高価でありかつダイ面積の多くを占める。それに代え、オフチップキャパシタ（ｏｆｆ−ｃｈｉｐ ｃａｐａｃｉｔｏｒｓ）を使用してもよいが、オフチップキャパシタは、比較的有効ではなく、また、余分な製造工程をも必要とする。オフチップ分離（ｏｆｆ−ｃｈｉｐ ｄｅｃｏｕｐｌｉｎｇ）は、結果的に、ＩＣパッケージを通して電流を供給し、それによりＲＦ輻射の要因となる。従って、追加の複雑な回路の導入や回路全体の動作についての他の深刻な妥協をすることなく、電流の過渡的な低下による過渡的電流の要求に対処するために必要とされるオフチップキャパシタを最小にすることは有利である。
【０００５】
本発明の実施形態の目的は、ここに記載されているかまたは記載されていないかにかかわらず、クロックデジタル回路をオンまたはオフに切り換えるときに電力供給源から要求される電流のステップ状の変化を軽減し、従来技術に伴ういくつかの問題を克服する装置および方法を提供することである。この目的のために、本発明は、独立請求項で規定されたとおりの電力管理を提供する。有効な実施の形態は従属請求項に規定されている。
【０００６】
本発明の第１の形態によれば、デジタル処理装置における電力管理方法であって、フリーランニング・マスタクロック信号を受信するステップと、該マスタクロック信号から複数のサブクロック信号を生成するステップとを具備し、前記デジタル処理装置の最初のスイッチオンに続いて、前記複数のサブクロック信号が１つずつ電力アップ休止状態からフリーランニング状態へ変化させる方法を提供する。
【０００７】
本発明の第２の形態によれば、デジタル処理装置の電力管理用デバイスが設けられ、該装置は、フリーランニングマスタクロック信号を受信し複数のサブクロック信号を発生する手段を備え、前記デジタル処理装置の最初のスイッチオンに続いて、前記複数のサブクロック信号が１つずつ電力アップ休止状態からフリーランニング状態へ変化するデバイスを提供する。
【０００８】
この方法およびデバイスは、装置を徐々に起動させる有用な手法を提供し、それによってオンへの切り換え時に供給電流を制御する。
【０００９】
請求項３に規定されたとおりの断続的に生成されたクロックによってクロッキングしたデータ部分は、スイッチオンに続いて供給の要求の制御された上昇をもたらし、電力の必要性または重要性に基づきデータ部分の活性化の順序の優先順位付けを可能とする。
【００１０】
各データ処理部分は、処理装置がパイプラインの構成を有する場合に特に有用であるデータワードのうちの特定のデータビットまたは特定の複数のデータビットを処理する回路を備える。
【００１１】
前述のデジタル信号処理装置は特定の最大データ幅を有し、好適には、前記複数のサブクロック信号は前記最大データ幅に対応し得る。
【００１２】
ある実施の形態において、前記複数のサブクロック信号は、スイッチオフ段階の間に、１つずつフリーランニング状態から休止状態へ変化し得る。このような“ソフト”スイッチオフを採用することによって、好ましくない過渡的な影響を回避することができる。
【００１３】
本発明をより良く理解するために、また、その実施の形態がどのように効果的に実施され得るのかを示すために、例示的に添付図面が参照される。
【００１４】
図１を次に参照すると、本発明の実施の形態による装置の具体例が示されている。この装置は、シフトレジスタ１０および論理回路２０を備えている。図１には、該装置によって管理されるべきデジタル処理装置３０も模式的に示されている。
【００１５】
シフトレジスタ１０は相互接続された複数のフリップフロップ１２０、１２１、１２２、１２３を備えている。制御されるべきデジタル処理装置がパイプライン構成である場合には、提供されるフリップフロップの数はパイプラインの深さ（ｐｉｐｅｌｉｎｅ ｄｅｐｔｈ）によって決定される。各フリップフロップ１２０、１２１、１２２、１２３は、クロック入力ＣＬＫ、データ入力Ｄ、データ出力Ｑ、セット入力ＳＴおよびクリア入力ＲＥＳを含む多くの接続を有する。
【００１６】
フリップフロップ１２０のデータ入力Ｄは、制御信号Ｃｎｔｒｌに接続される。フリップフロップ１２０のデータ出力Ｑは、まず、第２のフリップフロップ１２１のデータ入力Ｄに接続され、さらに第１の許可信号ａを論理回路２０へ与える。第２のフリップフロップ１２１は、第３のフリップフロップ１２２のデータ入力Ｄへ接続されたデータ出力Ｑを有し、また、第２の許可信号ｂを論理回路２０へ与える。第３のフリップフロップ１２２は、第４のフリップフロップ１２３のデータ入力Ｄへ接続されたデータ出力Ｑを有し、また、第３の許可信号ｃを論理回路２０へ与える。第４のフリップフロップ１２３は、第４の許可信号ｄを論理回路２０に与えるために、論理回路２０に接続されたデータ出力Ｑを有する。
【００１７】
フリップフロップ１２０、１２１、１２２、１２３は、それぞれリセット入力ＲＥＳを介して共通クリア線ＣＬＲに接続され、また、それぞれクロック入力ＣＬＫを介して共通にクロックされる。
【００１８】
論理回路２０は、複数のＡＮＤゲート２２０、２２１、２２２および２２３を備えている。各ＡＮＤゲート２２０、２２１、２２２、２２３は、第１の入力２４０、２４１、２４２、２４３および第２の入力２６０、２６１、２６２、２６３および出力ＣＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３を有する。ＡＮＤゲート２２０、２２１、２２２、２２３の第１の入力２４０、２４１、２４２、２４３は、それぞれ第１から第４の許可信号ａ、ｂ、ｃ、ｄに接続される。ＡＮＤゲート２２０、２２１、２２２、２２３の第２の入力２６０、２６１、２６２、２６３は、クロック線ＣＬＫに共通に接続されている。ＡＮＤゲート２２０、２２１、２２２、２２３の出力ＣＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３は、データＤＴを受信する個々のデータ処理部分３０１から３０３のサブクロックを形成するために、デジタル処理装置３０へ出力される。
【００１９】
図１の回路の動作は、マスタクロック信号ＣＬＫ、並びに、マスタクロックＣＬＫに関する許可信号ａ、ｂ、ｃ、ｄ、出力サブクロック信号ＣＬＫ０、ＣＬＫ１、ＣＬＫ２およびＣＬＫ３および供給電流Ｉｓｕｐｐｌのタイミングを示した図２のタイミング図を参照して記載される。
図１に示されているものは、シフトレジスタ１０の初期状態と判断される。
【００２０】
システムのパワーアップ時には、パワーオンリセット機能が、クリア線ＣＬＲを介してシフトレジスタ１０の個々のフリップフロップリ１２０から１２３のリセット端子ＲＥＳへ信号を送り、それによって最初にシフトレジスタ１０を論理０（ｌｏｇｉｃａｌ ０’ｓ）でロードする。
【００２１】
リセット機能は起動時に用いられる。パワーアップの間には、総てのフリップフロップの出力をクリアすることによって確実に非動作回路、即ち、低供給電流になるように、リセット線ＣＬＲはロウに維持される。このように、クロックによって通常状態で動作する回路のいずれもクロック信号を受信しない。その後、データ処理が要求されたときには、制御装置は、第１のフリップフロップ１２０のデータ入力Ｄを論理ハイにセットするように構成される。
【００２２】
タイミング図によれば、パワーオンリセット後に第１のクロックパルスがフリップフロップ１２０から１２３のＣＬＫ入力に与えられたときには、フリップフロップ１２０のＤ入力における論理１は、信号ａにハイを送るために出力Ｑを通してクロックされる。続くクロック波がシフトレジスタ１０のフリップフロップ１２０から１２３のＣＬＫ端子に入力されたときに、該レジスタは、クロックの４サイクル内に、それぞれのフリップフロップ１２０から１２３の状態を００００から、１０００、１１００、１１１０、１１１１へと変更していることが明らかであろう。その後、シフトレジスタ１０は、この回路が一部を成すデジタル信号処理装置の通常の連続動作の間、論理１で満たされる。
【００２３】
上述したように、シフトレジスタ１０の出力ａ、ｂ、ｃ、ｄは、装置を最初にスイッチオンしたときの論理０状態から論理１へ立ち上がり、次に、論理１の状態を維持したまま、第１の信号ａが第２の信号ｂの前の１クロックサイクルで立ち上がり、次に、第２の信号ｂが第３の信号ｃの前の１クロックサイクルで立ち上がり、次に、第３の信号ｃが第４の信号ｄの前の１クロックサイクルで立ち上がる。
【００２４】
許可信号ａからｄは、論理回路２０のＡＮＤゲート２２０から２２３への有効化入力（ｖａｌｉｄａｔｉｎｇ ｉｎｐｕｔ）を成す。
【００２５】
許可信号ａからｄは、ＡＮＤゲート２２０から２２３の第１の入力２４０から２４３へ供給され、マスタクロック信号ＣＬＫは、第２の入力２６０から２６３へ供給される。
【００２６】
サブクロック信号ＣＬＫ０からＣＬＫ３は、図２に示すように、ＡＮＤゲート２２０から２２３の出力によって発生される。
【００２７】
上述の手法で、レジスタ１０を介して論理１へ立ち上げロードすることは、制御されたデジタル処理装置によって処理されるべき供給信号に比例して、クロック信号がパイプライン回路に供給され得ることを確実にすることが分かる。
【００２８】
上述の回路は、特に、データが連続的に処理される場合およびデータビットの順序が予め定められた態様で進む場合に有用である。処理装置３０の専用データ処理部分３０１から３０３にデータワードの個々のデータビットを与える場合には、パイプライン処理に特に有用である。この場合には、個々の処理部分３０１から３０３は、オンに切り替えられた時に、受信したデータの第１のビットがサブクロック信号ＣＬＫ０によってクロックされた処理部分を有し、第２のビットがサブクロック信号ＣＬＫ１によって提供されたクロック信号を有し、第３のビットがサブクロック信号ＣＬＫ２によって提供されたクロック信号を有し、さらに、第４のビットがサブクロック信号ＣＬＫ３によって提供されたクロック信号を有するように、それぞれ個々にクロック信号ＣＬＫ０からＣＬＫ３を受信する。このように、オンに切り替えた時に、個々の処理部分は、１つずつ効果的に活性化される。複雑なパイプライン構造においては、クロックされたときに各処理の流れから著しい電力流出（ｐｏｗｅｒ ｄｒａｉｎ）が生じるが、そのような連続的なオンへの切り替えは装置全体の供給電流Ｉｓｕｐｐｌを最高値にまで徐々に増加させ得る。このような低速の増加を可能にすることによって、従来技術の問題が克服され、若しくは、ある程度軽減させ得る。
【００２９】
この回路は、供給電流が急激に低下する場合に生じ得る総ての問題を回避するため、制御されたターンオフをシステムへ与えるために提供され得ることは当業者にとって明らかである。これは、処理されるべき総てのデータが処理されるまで、レジスタ１０の各出力の通常の状態を論理１に維持し、その後、そのレジスタを論理０に徐々にロードすることによって達成される。換言すると、最後の有用なデータがパイプラインのデータエントリポイントを通過したときに、制御線Ｃｎｔｒｌはロウにされ、１つずつサブクロックＣＬＫ０からＣＬＫ３をまでを停止させることによって供給電流をゆっくり低下させるために、レジスタ１０内へ０が供給される。
【００３０】
また、図１には、セット線ＳＴも示されている。このセットの機能は、レジスタ１０の各出力を同時に強制的にハイの出力状態にする制御回路によって用いられ、それによって、上述した徐々にシステムを起動する期間を回避する。このセットの特徴は、当該デジタル処理装置がテストされることを要する場合に、このような状態により、テストを最小限の遅延で実行することができることである。
【００３１】
ＪＴＡＧテストモードにおいては、瞬時のデータ処理は、パイプラインの様々なレジスタがそれらに供給されるデータパターンを有し、そのデータには連続したＮＯＴクロックがある場合に実行され得る。
【００３２】
デジタル処理装置の通常動作（即ち、起動段階を経過した状態）のもとでは、リセット線ＣＬＲは、総てのサブクロックを一時にシャットダウンさせ、それによって処理の異常を引き起こすので、用いられてはならないことを理解されたい。
【００３３】
本発明の回路を示す全体の装置がターンオンの間に安定化するのに、１またはそれ以上のデータサイクルの時間が掛かり得るので、サブクロックの連続的なターンオンまたはターンオフが、データビットを受信した順番に実行される必要はないこともまた明らかである。従って、異なる処理の流れの連続的ターンオンが装置の短い起動サイクルの間に起こり得るので、クロック信号をデータビットの到達と同期化することは必ずしも必要ではなく、それによって、有効なデータの到達時までには、異なるデータ処理の流れの総てがクロック信号を受信している。
【００３４】
特定のシフトレジスタの構成および特定の論理回路の構成が示されたが、等価の回路が図示された構成要素に代替し得ることが当業者には認識されるであろう。例えば、論理回路は、さらに、バッファ要素を含んでいてもよく、ＮＡＮＤゲートまたは他の処理論理回路を含んでいてもよく、故に、シフトレジスタも、図１に示されている構成とは異なるように構成してもよい。図示され上述された実施の形態は本発明を限定するものでなく、当業者は、特許請求の範囲を逸脱することなく多くの変形例を設計することができる。「備える」という文言は、請求項に掲げた要素またはステップ以外の要素またはステップの存在を除外するものではない。本発明は、いくつかの個別の要素を備えたハードウェアによって実施されてもよく、適切にプログラムされたコンピュータによって実施されてもよい。いくつかの手段を列挙した装置の請求項は、これらの手段のいくつかは、同一のハードウェア要素によって実施され得る。ある方法は互いに異なる従属請求項に記載されているという事実は、これらの方法の組合せが有利に用いられ得ない、ということを意味するものではない。
【図面の簡単な説明】
【図１】
本発明による実施の形態の概略的な回路図。
【図２】
図１に示した回路のタイミング図。
【国際公開パンフレット】
2004518194.tif 000003
2004518194.tif 000004
2004518194.tif 000005
2004518194.tif 000006
2004518194.tif 000007
2004518194.tif 000008
2004518194.tif 000009
2004518194.tif 000010
2004518194.tif 000011
2004518194.tif 000012
2004518194.tif 000013
2004518194.tif 000014
【国際公開パンフレット（コレクトバージョン）】
2004518194.tif 000015
【国際調査報告】
2004518194.tif 000016
2004518194.tif 000017