(57)【要約】電子容量を増大させるダブルピンフォトダイオードであるピンフォトダイオードとその形成方法を示す。本発明は基板ベースを備えるピンフォトダイオード構造を提供するものであり、基板ベースの上には半導体材料の第１の層が存在する。第１の伝導型のベース層が存在し、この第１の伝導型のベース層は基板ベースであるか、あるいは基板ベース上のドープ層である。前記第１の層の表面の下には第２の伝導型のドープ領域が少なくとも１つあり、ベース層と第１の接合を形成するように延在する。第２の伝導型の少なくとも１つの領域上には第１の伝導型のドープ表面層が存在し、これが第２の伝導型の前記少なくとも１つの領域と第２の接合を形成する。
2006526290.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオードであって：
基板ベースと；
前記基板ベースの上に半導体材料の第１の層と；
第１の伝導型のベース層であって、第１の伝導型の前記ベース層が前記基板ベースまたは前記基板ベース上のドープ層である、第１の伝導型の前記ベース層と；
前記第１の層の表面の下の第２の伝導型の少なくとも１つのドープ領域であって、第２の伝導型の前記領域の内の少なくとも１つは前記ベース層と第１の接合を形成する、前記少なくとも１つのドープ領域と；
第２の伝導型の前記少なくとも１つの領域の上にあって第２の伝導型の前記領域の内の少なくとも１つと第２の接合を形成する第１の伝導型のドープ表面層と；
を備える、フォトダイオード。
【請求項２】
前記第１および第２の伝導型がそれぞれｐ型およびｎ型である、請求項１に記載のフォトダイオード。
【請求項３】
前記フォトダイオードがピンフォトダイオードである、請求項１に記載のフォトダイオード。
【請求項４】
前記ベース層がｐ＋ベース層であり、第２の伝導型の前記少なくとも１つのドープ領域がｎ−領域であり、前記ドープ表面層がｐ＋表面層である、請求項１に記載のフォトダイオード。
【請求項５】
前記ベース層と前記ドープ表面層の活性ドーパント濃度が１ｃｍ３当たり約１×１０１７から約１×１０２０原子の範囲内である、請求項１に記載のフォトダイオード。
【請求項６】
第２の伝導型の前記少なくとも１つのドープ領域の活性ドーパント濃度が１ｃｍ３当たり約１×１０１５から約５×１０１８原子の範囲内である、請求項１に記載のフォトダイオード。
【請求項７】
第２の伝導型の前記領域の内の少なくとも１つと前記ベース層との前記第１の接合の深さがほぼ赤色光の吸収深さであるか、それよりも上である、請求項１に記載のフォトダイオード。
【請求項８】
第２の伝導型の１つのドープ領域を有する、請求項１に記載のフォトダイオード。
【請求項９】
第２の伝導型の少なくとも２つのドープ領域を有し、第２の伝導型の前記少なくとも２つの領域を部分的に分離する第１の伝導型の少なくとも１つのドープ中間領域をさらに備える、請求項１に記載のフォトダイオード。
【請求項１０】
第２の伝導型の前記少なくとも２つの領域が前記第１の層の表面の下に垂直方向に離間され、第２の伝導型の前記領域の内１つが前記ベース層と接合を形成し、第２の伝導型の前記領域の他方が前記ドープ表面層と接合を形成する、請求項９に記載のフォトダイオード。
【請求項１１】
第２の伝導型の前記少なくとも２つの領域が、少なくとも各々の一辺に沿って接続する、請求項９に記載のフォトダイオード。
【請求項１２】
前記少なくとも１つのドープ中間領域の活性ドーパント濃度が１ｃｍ３当たり約１×１０１５から約５×１０１７原子の範囲内である、請求項９に記載のフォトダイオード。
【請求項１３】
フォトダイオードであって：
基板ベースと；
前記基板ベース上の半導体材料の第１の層と；
第１の伝導型のベース層であって、第１の伝導型の前記ベース層が前記基板ベースまたは前記基板ベース上のドープ層である、前記第１の伝導型のベース層と；
前記第１の層の表面下の第２の伝導型のドープ領域であって、第２の伝導型の前記領域は前記ベース層まで延在し前記ベース層と接合を形成する、第２の伝導型の前記ドープ領域と；
第２の伝導型の前記領域の上にあって第２の伝導型の前記領域と接合を形成する第１の伝導型のドープ表面層と；
を備える、フォトダイオード。
【請求項１４】
フォトダイオードであって：
基板ベースと；
前記基板ベース上の半導体材料の第１の層と；
第１の伝導型のベース層であって、第１の伝導型の前記ベース層が前記基板ベースまたは前記基板ベース上のドープ層である、前記第１の伝導型のベース層と；
前記第１の層の表面にあって、前記ベース層の上に垂直方向に離間された第２の伝導型の２つのドープ領域であって、第２の伝導型の前記２つの領域は少なくとも各々の一辺に沿って接続し、第２の伝導型の前記２つの領域の内１つは前記ベース層と接合を形成する、前記第２の伝導型の２つのドープ領域と；
第２の伝導型の前記２つの領域を部分的に分離する第１の伝導型の中間ドープ領域と； 
前記ベース層から最も離れた第２の伝導型の前記領域の上にあり、前記ベース層から最も離れた第２の伝導型の前記領域と接合を形成する第１の伝導型のドープ表面層と；
を備える、フォトダイオード。
【請求項１５】
画素セルであって：
基板ベースと；
前記基板ベースの上に半導体材料の第１の層と；
第１の伝導型のベース層であって、第１の伝導型の前記ベース層が前記基板ベースまたは前記基板ベース上のドープ層である、前記第１の伝導型のベース層と；
前記第１の層上に形成されたトランジスタのゲートと；
前記第１の層内に形成されたフィールド分離領域と；
前記フィールド分離領域の近傍のフォトダイオードと；
を備え、前記フォトダイオードが、前記第１の層の表面の下に第２の伝導型の少なくとも１つのドープ領域であって第２の伝導型の前記領域の内の少なくとも１つは前記ベース層と第１の接合を形成する前記第２の伝導型の少なくとも１つのドープ領域と、第２の伝導型の前記少なくとも１つの領域の上にあって第２の伝導型の前記領域の内の少なくとも１つと第２の接合を形成する第１の伝導型のドープ表面層とを備える、画素セル。
【請求項１６】
前記第１および第２の伝導型がそれぞれｐ型およびｎ型である、請求項１５に記載の画素セル。
【請求項１７】
前記フォトダイオードがピンフォトダイオードである、請求項１５に記載の画素セル。
【請求項１８】
前記ベース層がｐ＋ベース層であり、第２の伝導型の前記少なくとも１つのドープ領域がｎ−領域であり、前記ドープ表面層がｐ＋表面層である、請求項１５に記載の画素セル。
【請求項１９】
第２の伝導型の１つのドープ領域を有する、請求項１５に記載の画素セル。
【請求項２０】
前記第１の層の表面の下で垂直方向に離間された第２の伝導型の少なくとも２つのドープ領域を有し、第２の伝導型の前記領域の内１つは前記ベース層と第１の接合を形成し、第２の伝導型の前記領域の他方は前記ドープ表面層と第２の接合を形成する、請求項１５に記載の画素セル。
【請求項２１】
第２の伝導型の前記少なくとも２つの領域を部分的に分離する第１の伝導型の少なくとも１つのドープ中間領域をさらに備える、請求項２０の画素セル。
【請求項２２】
第２の伝導型の前記少なくとも２つの領域が少なくとも各々の一辺に沿って接続する、請求項２０に記載の画素セル。
【請求項２３】
前記ドープ表面層と前記第２の接合を形成する第２の伝導型の前記領域のピン電位が、前記基板ベースと前記第１の接合を形成する第２の伝導型の前記領域より高い、請求項２０に記載の画素セル。
【請求項２４】
前記トランジスタが４Ｔ画素セルの一部を成す転送トランジスタである、請求項１５に記載の画素セル。
【請求項２５】
ＣＭＯＳイメージャシステムであって：
（ｉ）プロセッサと； 
（ｉｉ）前記プロセッサに結合されたＣＭＯＳ撮像装置と；を備え、前記ＣＭＯＳ撮像装置が：
基板ベースと；
前記基板ベース上に半導体材料の第１の層と；
第１の伝導型のベース層であって、第１の伝導型の前記ベース層が前記基板ベースまたは前記基板ベース上のドープ層である、前記第１の伝導型のベース層と；
前記第１の層の中に形成されたフィールド分離領域と；
前記フィールド分離領域に隣接したピクセルと；
を備え、前記ピクセルが、前記第１の層上に形成されたトランジスタのゲートとフォトダイオードとを備え、前記フォトダイオードが、前記第１の層の表面の下に第２の伝導型の少なくとも１つのドープ領域であって第２の伝導型の前記領域の内の少なくとも１つは前記ベース層と第１の接合を形成する前記第２の伝導型の少なくとも１つのドープ領域と、第２の伝導型の前記少なくとも１つの領域の上にあって第２の伝導型の前記領域の内の少なくとも１つと第２の接合を形成する第１の伝導型のドープ表面層とを備える、ＣＭＯＳイメージャシステム。
【請求項２６】
前記第１および第２の伝導型がそれぞれｐ型およびｎ型である、請求項２５に記載のシステム。
【請求項２７】
前記フォトダイオードがピンフォトダイオードである、請求項２５に記載のシステム。
【請求項２８】
前記ベース層がｐ＋ベース層であり、第２の伝導型の前記少なくとも１つのドープ領域がｎ−領域であり、前記ドープ表面層がｐ＋表面層である、請求項２５に記載のシステム。
【請求項２９】
第２の伝導型の１つのドープ領域を有する、請求項２５に記載のシステム。
【請求項３０】
前記第１の層の表面下で垂直方向に離間された第２の伝導型の少なくとも２つのドープ領域を有し、第２の伝導型の前記領域の内１つが前記ベース層と第１の接合を形成し、第２の伝導型の前記領域の他方が前記ドープ表面層と第２の接合を形成する、請求項２５に記載のシステム。
【請求項３１】
第２の伝導型の前記少なくとも２つの領域を部分的に分離する第１の伝導型の少なくとも１つのドープ中間領域をさらに備える、請求項３０に記載のシステム。
【請求項３２】
第２の伝導型の前記少なくとも２つの領域が少なくとも各々の一辺に沿って接続する、請求項３０に記載のシステム。
【請求項３３】
前記ドープ表面層と前記第２の接合を形成する第２の伝導型の前記領域のピン電位が、前記基板ベースと前記第１の接合を形成する第２の伝導型の前記領域より高い、請求項３０に記載のシステム。
【請求項３４】
前記トランジスタが４Ｔ画素セルの一部を成す転送トランジスタである、請求項２５に記載のシステム。
【請求項３５】
フォトダイオードを形成する方法であって：
基板ベースを設けることを含み；
前記基板ベースの上に半導体材料の第１の層を形成することを含み；
第１の伝導型のベース層を形成または設けることを含み、第１の伝導型の前記ベース層は前記基板ベースとともに設けるか、または前記基板ベース上に形成されるドープ層とし；
前記第１の層の表面の下に第２の伝導型の少なくとも１つのドープ領域を形成することを含み、第２の伝導型の前記領域の内の少なくとも１つは前記ベース層とともに第１の接合を形成し；
第２の伝導型の前記少なくとも１つの領域上に第１の伝導型のドープ表面層を形成することを含み、これにより前記ドープ表面層は第２の伝導型の少なくとも１つの領域と第２の接合を形成する、フォトダイオードを形成する方法。
【請求項３６】
前記第１および第２の伝導型がそれぞれｐ型およびｎ型である、請求項３５に記載の方法。
【請求項３７】
前記フォトダイオードをピンフォトダイオードとして形成する、請求項３５に記載の方法。
【請求項３８】
ｐ＋ベース層を設けるかまたは形成し、第２の伝導型の前記少なくとも１つのドープ領域をｎ−領域として形成し、前記ドープ表面層をｐ＋表面層として形成する、請求項３５に記載の方法。
【請求項３９】
前記ベース層と第１の伝導型の前記ドープ層の活性ドーパント濃度が１ｃｍ３当たり約１×１０１７から約１×１０２０原子の範囲内である、請求項３５に記載の方法。
【請求項４０】
第２の伝導型の前記少なくとも１つのドープ領域を１ｃｍ３当たり約１×１０１５から約５×１０１８原子の範囲内の活性ドーパント濃度で形成する、請求項３５に記載の方法。
【請求項４１】
第２の伝導型の前記領域の内の少なくとも１つと前記ベース層との前記第１の接合の深さがほぼ赤色光の吸収深さであるか、それよりも上である、請求項３５に記載の方法。
【請求項４２】
前記第１の層の表面の下に第２の伝導型の１つのドープ領域を形成する、請求項３５に記載の方法。
【請求項４３】
前記第１の層の下に第２の伝導型の少なくとも２つのドープ領域を形成し、第２の伝導型の前記少なくとも２つの領域を部分的に分離する第１の伝導型の少なくとも１つのドープ中間領域を形成することをさらに含む、請求項３５に記載の方法。
【請求項４４】
第２の伝導型の前記少なくとも２つの領域を前記第１の層の表面の下に垂直方向に離間して形成し、これにより第２の伝導型の前記領域の内１つは前記ベース層と前記第１の接合を形成し、第２の伝導型の前記領域の他方は前記ドープ表面層と前記第２の接合を形成する、請求項４３に記載の方法。
【請求項４５】
第２の伝導型の前記少なくとも２つの領域が少なくとも各々の一辺に沿って接続する、請求項４３に記載の方法。
【請求項４６】
第１の伝導型の前記少なくとも１つのドープ中間領域の活性ドーパント濃度が１ｃｍ３当たり約１×１０１５から約５×１０１７原子の範囲内である、請求項４３に記載の方法。
【請求項４７】
画素セルを形成する方法であって：
基板ベースを設けることを含み；
前記基板ベースの上に半導体材料の第１の層を形成することを含み；
第１の伝導型のベース層を形成または設けることを含み、第１の伝導型の前記ベース層は前記基板ベースとともに設ける、または前記基板ベースの上に形成されるドープ層とし；
前記第１の層上にトランジスタのゲートを形成することを含み；
前記第１の層中にフィールド分離領域を形成することを含み；
前記第１の層の表面下に第２の伝導型の少なくとも１つのドープ領域を備えるフォトダイオードを前記フィールド分離領域の近傍に形成することを含み、第２の伝導型の前記領域の内の少なくとも１つは前記ベース層と第１の接合を形成する、第２の伝導型の前記領域の内の少なくとも１つと第２の接合を形成する第１の伝導型のドープ表面層を第２の伝導型の前記少なくとも１つの領域上に形成することを含む、画素セルを形成する方法。
【請求項４８】
前記第１および第２の伝導型がそれぞれｐ型およびｎ型である、請求項４７に記載の方法。
【請求項４９】
前記フォトダイオードがピンフォトダイオードである、請求項４７に記載の方法。
【請求項５０】
ｐ＋ベース層を設けるかまたは形成し、第２の伝導型の前記少なくとも１つのドープ領域がｎ−領域であり、前記ドープ表面層がｐ＋表面層である、請求項４７に記載の方法。
【請求項５１】
前記第１の層の表面の下に第２の伝導型の１つのドープ領域を有するフォトダイオードを形成する、請求項４７に記載の方法。
【請求項５２】
前記第１の層の表面の下に垂直に間隔を置いて第２の伝導型の少なくとも２つのドープ領域を有するフォトダイオードを形成し、これにより第２の伝導型の前記領域の内１つが前記ベース層と前記第１の接合を形成し、第２の伝導型の前記領域の他方が前記ドープ表面層と第２の接合を形成する、請求項４７に記載の方法。
【請求項５３】
第２の伝導型の前記少なくとも２つの領域を部分的に分離する第１の伝導型の少なくとも１つのドープ中間領域をさらに含む、請求項５２に記載の方法。
【請求項５４】
第２の伝導型の前記少なくとも２つの領域が少なくとも各々の一辺に沿って接続する、請求項５２に記載の方法。
【請求項５５】
前記トランジスタが４Ｔ画素セルの一部を成す転送トランジスタである、請求項５７に記載の方法。
【請求項５６】
ＣＭＯＳイメージャシステムを形成する方法であって：
（ｉ）プロセッサを設けることと；
（ｉｉ）ＣＭＯＳ撮像装置を設けることと；を含み、前記ＣＭＯＳ撮像装置は：
基板ベースと；
前記基板ベース上の半導体材料の第１の層と；
第１の伝導型のベース層であって、第１の伝導型の前記ベース層が前記基板ベースまたは前記基板ベースの上のドープ層である、前記第１の伝導型のベース層と；
前記第１の層中に形成されたフィールド分離領域と；
前記フィールド分離領域に隣接したピクセルと；
を備え、前記ピクセルが、トランジスタのゲートと前記ゲートに隣接したフォトダイオードとを備え、前記フォトダイオードが、前記第１の層の表面の下の第２の伝導型の少なくとも１つのドープ領域であって第２の伝導型の前記領域の内の少なくとも１つは前記ベース層と第１の接合を形成する前記第２の伝導型の少なくとも１つのドープ領域と、第２の伝導型の前記少なくとも１つの領域の上にあって第２の伝導型の前記領域の内の少なくとも１つと第２の接合を形成する第１の伝導型のドープ表面層とを備え、前記方法がさらに、
（ｉｉｉ）前記プロセッサを前記ＣＭＯＳ撮像装置に結合することを含む、ＣＭＯＳイメージャシステムを形成する方法。
【請求項５７】
前記第１および第２の伝導型がそれぞれｐ型およびｎ型である、請求項５６に記載の方法。
【請求項５８】
前記フォトダイオードがピンフォトダイオードである、請求項５６に記載の方法。
【請求項５９】
ｐ＋ベース層を設けるかまたは形成し、第２の伝導型の前記少なくとも１つのドープ領域がｎ−領域であり、前記ドープ表面層がｐ＋表面層である、請求項５６に記載の方法。
【請求項６０】
前記フォトダイオードが第２の伝導型の１つのドープ領域を有する、請求項５６に記載の方法。
【請求項６１】
前記フォトダイオードが前記第１の層の表面の下に垂直方向に離間された第２の伝導型の少なくとも２つのドープ領域を有し、これにより第２の伝導型の前記領域の内１つは前記ベース層と前記第１の接合を形成し、第２の伝導型の前記領域の他方は前記ドープ表面層と前記第２の接合を形成する、請求項５６に記載の方法。
【請求項６２】
第２の伝導型の前記２つの領域を部分的に分離する第１の伝導型の少なくとも１つのドープ中間領域をさらに含む、請求項６１に記載の方法。
【請求項６３】
第２の伝導型の前記少なくとも２つの領域が少なくとも各々の一辺に沿って接続する、請求項６１に記載の方法。
【請求項６４】
前記トランジスタが４Ｔ画素セルの一部を成す転送トランジスタである、請求項５６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の分野、特に電荷容量を増大させた撮像装置用改良型フォトダイオードに関する。
【背景技術】
【０００２】
低コストの撮像装置として、ＣＭＯＳイメージャが益々普及しつつある。ＣＭＯＳイメージャ回路は、画素セルの焦点面アレイを含む。各々の画素セルは、下位基板部分において光学的に生成される電荷を蓄積するため、基板のドープ領域の上を覆うフォトダイオード、フォトゲート、フォトコンダクタ等の感光素子を含む。各々の画素セルには読み取り回路が接続され、読み取り回路は多くの場合、感光素子から電荷を受け取るフローティングディフュージョン領域を含み、さらにフローティングディフュージョン領域に電気的に接続するゲートを有するソースフォロワトランジスタを含む。イメージャはまた、感光素子からフローティングディフュージョン領域に電荷を転送するトランジスタを１つ以上含むことがあり、さらに電荷転送に先駆けてフローティングディフュージョン領域を所定の電荷レベルにリセットするトランジスタを含むことがある。通常は、行選択アクセストランジスタを用いてソースフォロワトランジスタが発するピクセル出力信号をゲート制御する。上記の画素セルは、しばしばＣＭＯＳアクティブピクセルセンサ（ＡＰＳ）セルと呼ばれ、光エネルギーを収集し、それを読み取り可能の電気信号に変換するために用いられる。
【０００３】
図１は、典型的なＣＭＯＳ ＡＰＳを含む半導体ウェハ片部分の概略上面図を示す。このＣＭＯＳ ＡＰＳセル１０は、４トランジスタセルである。以下で述べるとおり、図示のＣＭＯＳ ＡＰＳセル１０は基板内に形成されたフォトダイオード１３を含む。このフォトダイオード１３は、図２に示すピンフォトダイオードとして形成する。代替的にはＣＭＯＳ ＡＰＳセル１０は、ピンフォトダイオード１３の代わりに、フォトゲート、フォトコンダクタを始めとする、光子から電荷への変換装置を初期光生成電荷蓄積領域として含むこともある。フォトダイオード１３は、ｐ＋表面層５とその下のｎ−領域１４とを含む。
【０００４】
図１のＣＭＯＳイメージセンサ１０は、ｎ−領域１４で生成された光電荷をフローティングディフュージョン領域（感知ノード）３に転送する転送ゲート７を備える。フローティングディフュージョン領域３はさらに、ソースフォロワトランジスタのゲート２７に接続する。ソースフォロワトランジスタは行選択アクセストランジスタに対し出力信号を供給し、行選択アクセストランジスタのゲート３７は端子３３への出力信号を選択的にゲート制御する。ゲート１７を有するリセットトランジスタは、フォトダイオード１３のｎ−領域１４からの電荷転送に先駆け、その都度フローティングディフュージョン領域３を所定の電荷レベルにリセットする。
【０００５】
図２を参照すると、ピンフォトダイオード１３はｐ＋基板ベース１の上に形成し、ｐ＋基板ベース１はｐ−エピタキシャル層２（またはｐ−ウェル表面層）の下に位置する。通常、この基板ベースはｐ型であり、ｐ型エピタキシャル層の下に位置する。ｐ型基板ベースを、例えばｎ−型エピタキシャル層においてｐウェルの下に設けることも可能である。ｎ−領域１４は、基板ベース１より上のエピタキシャル層２においてｐ＋領域５の下に一定の深さで存在する。フォトダイオード１３のｎ−領域１４およびｐ＋領域５は、分離領域９と電荷転送トランジスタゲート７とに間隔を持たせている。ピンフォトダイオード１３はｐ＋／ｎ−／ｐ−構造を有する。
【０００６】
フォトダイオード１３は、電位が同じ２つのｐ型領域５，２を有するため、ｎ−領域１４はピンニング電圧（Ｖｐｉｎ）で完全に空乏化する。ピンフォトダイオードが「ピン」と呼ばれる理由は、フォトダイオードが完全に空乏化する時にフォトダイオードの電位が一定の値Ｖｐｉｎに固定されるためである。転送ゲート７が作動すると、電荷蓄積領域１４からフローティングディフュージョン領域３へと光生成電荷が移動する。ピンフォトダイオードがＶｐｉｎより低い電圧で機能する一方で、フローティングディフュージョン領域３の電圧がＶｐｉｎより上に留まる時、完全に電荷が移動する。不完全に電荷が移動すると画像遅延が生じる。
【０００７】
分離領域７は通例、従来のシャロートレンチ分離（ＳＴＩ）プロセスを用いて形成するか、あるいはシリコン局所酸化（ＬＯＣＯＳ）プロセスを用いることによって形成する。転送ゲート７付近のフローティングディフュージョン領域３は一般にｎ型である。ＣＭＯＳ ＡＰＳセル１０上に、半透明又は透明の絶縁層（図示せず）を形成してもよい。
【０００８】
加えて、ｎ型の伝導性を有する不純物添加ソース／ドレイン領域３２（図１）をトランジスタゲート１７，２７，３７の両側に設ける。ゲートに接続したり、ＣＭＯＳ ＡＰＳセル１０内で別の接続を形成するため、例えばソース／ドレイン領域３２、フローティングディフュージョン領域３、その他配線に電気的接続を提供する接点３２を絶縁層に設けるには、従来の処理方法を用いる。
【０００９】
一般に、図１および図２のＣＭＯＳ ＡＰＳセル１０等のＣＭＯＳ画素セルでは、入射光によって電子がｎ−領域１４に集まる。ゲート２７を有するソースフォロワトランジスタが発する出力信号は、ｎ−領域１４から出される電子の数に比例する。電子を獲得するｎ−領域１４の電子容量もしくは受容力が増すにつれ最大出力信号も増大する。この例では、ｐ＋／ｎ−接合がピンフォトダイオード１３の容量の大部分を占める。ｐ／ｎ接合の特性は、周知である。
【００１０】
十分な光信号を生成するには少なくとも約３０，０００の電子が必要である。ピクセルサイズが縮小し、その結果フォトダイオードのサイズが縮小しても、十分な光信号のために要する電子の数は同じである。従来型フォトダイオードのサイズを縮小するとその電子容量が減少し、光信号の生成が不十分となる。そこで、電子容量の減少やピンニング電圧の上昇を伴わずにピクセルサイズを縮小することができるＣＭＯＳ ＡＰＳセル用ピンフォトダイオードが必要である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、ピンニング電圧を上昇させずに電子容量を増大させたピンフォトダイオードおよびその形成方法を提供するものである。
【課題を解決するための手段】
【００１２】
本発明は、基板ベースを備えるピンフォトダイオード構造を提供するものであり、基板ベースの上には半導体材料の第１の層が存在する。第１の伝導型のベース層が存在し、これを基板ベースとするか、あるいは基板ベース上のドープ層とする。前記第１の層の表面の下には、第２の伝導型のドープ領域が少なくとも１つあり、ベース層とともに第１の接合を形成するように延在する。第２の伝導型の少なくとも１つの領域上に第１の伝導型のドープ表面層が存在し、これが第２の光変換接合を形成する。
【発明を実施するための最良の形態】
【００１３】
本発明によれば、フォトダイオードの電荷蓄積容量は、その電荷収集領域を基板ベースまで延在させることにより増大する。本発明の上記およびその他の特徴は、添付の図面とともに以下の詳細な説明からより明白になるであろう。
【００１４】
以下の詳細な説明では、本明細書の一部を成す添付の図面を参照しつつ、本発明の特定の実施形態を示す。それらの実施形態については、本発明の属する分野において通常の知識を有する者が本発明を実施できる程度にまで詳述するが、その他の実施形態も利用可能であり、本発明の主旨および範囲を逸脱することなく本発明を構造的、論理的、電気的に変更できることを理解されたい。
【００１５】
用語「ウェハ」および「基板」は、シリコン、シリコンオンインシュレータ（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）技術、ドープ・非ドープ半導体、ベース半導体基礎によって支持されるシリコンエピタキシャル層、その他半導体構造を含む、半導体ベースの材料を示す。加工済みの「ウェハ」や「基板」がベース半導体構造／基礎において領域や接合を形成することもある。加えて、半導体はシリコンベースである必要はない。代わりに、シリコン−ゲルマニウム、シリコンオンインシュレータ、シリコンオンサファイア、ゲルマニウム、ガリウム、砒化物等をベースとすることもある。「基板ベース」とは、ベース半導体構造／基礎、１つまたは複数のエピタキシャル層、およびその他半導体構造の少なくとも１つを指す。
【００１６】
用語「ピクセル」は、フォトセンサと、電磁放射を電気信号に変換するトランジスタとを内蔵する画素単位セルを示す。図面および明細書中の説明では代表的なピクセルとその形成を例証するが、通常はイメージャ内の全ピクセルの製造が同様の方法で同時に進行する。
【００１７】
図中、同様の要素には同じ参照番号を付して示す。図３および図６は、それぞれ本発明により構築したピンフォトダイオード３３１および６６１を有するＣＭＯＳ ＡＰＳセル３３０（図３）および６６０（図６）の２つの典型的実施形態を示す。
【００１８】
図３に示すピンフォトダイオード３３１は、トランジスタのゲート３０７から横方向にずれて位置し、ｐ＋表面層３０５からｐ＋基板ベース３０１まで延在するｎ−領域３４０を含む。得られるピンフォトダイオード３３１は、２つのｐ＋／ｎ−接合を含むｐ＋（表面）／ｎ−／ｐ＋（基板）構造を有する。
【００１９】
以下において図４Ａから図４Ｄを参照しつつ、ピンフォトダイオード３３１（図３）の形成について説明する。図４Ａは、図２と同じ断面図でウェハを示す。第１の伝導型の基板ベース３０１が存在する。基板ベース３０１は、ウェハとともに設けてもよい。第１の伝導型の基板ベース３０１の代わりに、フォトダイオード３３１の形成前または形成後に従来の方法によってフォトダイオード３３１の下に注入された第１の伝導型のベース層があってもよい。簡潔を期するため、この例では基板ベース３０１をウェハとともに設け、フォトダイオード３３１の形成に先駆けて説明する。基板ベース３０１は好ましくは、活性ドーパント濃度が１ｃｍ３当たり約１×１０１７から１×１０２０原子の範囲内、より具体的には１ｃｍ３当たり約５×１０１７から１×１０１９原子の範囲内にある高ドープｐ＋基板ベース３０１とする。基板ベース３０１の上には、ｐ型エピタキシャル層３０２を形成する。
【００２０】
図４Ａはまた、分離領域３０９を示す。分離領域３０９は、エピタキシャル層３０２内に形成し、誘電性材料でこれを満たすが、この誘電性材料としては、ＳｉＯ、ＳｉＯ２等の酸化物、酸窒化物、窒化ケイ素等の窒化物、炭化ケイ素、高温ポリマー、その他相応しい材料を挙げることができる。分離領域は、好ましくはこの例のとおり、公知のシャロートレンチ分離（ＳＴＩ）プロセスによって形成されたＳＴＩ領域３０９である。
【００２１】
図４Ａはさらに、エピタキシャル層３０２の上に形成された転送トランジスタのゲート３０７を示す。図４Ａに示すとおり、ゲート３０７は、エピタキシャル層３０２の上で成長または堆積させた酸化ケイ素の第１の絶縁層３０７ａと、ポリシリコンその他の相応しい導電性材料の導電層３０７ｂと、第２の絶縁層３０７ｃを含む多層転送ゲートスタックとしてよく、第２の絶縁層３０７ｃは酸化物（ＳｉＯ２）、窒化物（窒化ケイ素）、酸窒化物（酸窒化ケイ素）、ＯＮ（酸化物−窒化物）、ＮＯ（窒化物−酸化物）、またはＯＮＯ（酸化物−窒化物−酸化物）で形成してもよい。第１および第２の絶縁層３０７ａおよび３０７ｃと導電層３０７ｂは、とりわけ化学気相蒸着法（ＣＶＤ）やプラズマ化学気相蒸着法（ＰＥＣＶＤ）等、従来の堆積方法によって形成してもよい。
【００２２】
導電層３０７ｂと第２の絶縁層３０７ｃとの間には、ケイ化物層（図示せず）を形成してもよい。このケイ化物層は、イメージャ回路内の全トランジスタゲート構造に取り入れてもよく、ケイ化チタン、ケイ化タングステン、ケイ化コバルト、ケイ化モリブデン、ケイ化タンタル等でよい。この付加的導電層をＴｉＮ／ＷやＷ／Ｎｘ／Ｗ等のバリヤ層／屈折金属としてもよく、あるいはこれを全面的にＷＮｘで形成することもできよう。
【００２３】
図４Ｂを参照すると、ＳＴＩ領域３０９とゲート３０７を形成した後、ウェハ上に一定のパターンで注入マスク３１５を形成し、フォトダイオード３３１の電荷蓄積領域を形成することとなる、ゲート３０７の縁とＳＴＩ領域３０９との間の領域に至る開口部３１６が設けられる。注入マスク３１５は、当該技術で公知の手法によりフォトレジストから形成してもよい。図４Ｂに示すとおり、注入マスク３１５の片側はゲート３０７の端にほぼ一致する。注入マスク３１５の他の側はＳＴＩ領域３０９に重なるがＳＴＩ領域３０９の端を越えることはなく、その端の近くにはフォトダイオード３３１の電荷蓄積領域が形成される。
【００２４】
次に、第２の伝導型のドーパントを開口部３１６を通じてエピタキシャル層３０２内に注入する。このドーパントは好ましくは、リン、砒素、アンチモン等のｎ型である。低ドープｎ−領域３４０は、エピタキシャル層３０２の表面の下の地点から基板ベース３０１まで注入する。その結果、ｎ−領域３４０と基板ベース３０１とはｎ−／ｐ＋接合を形成する。このｎ−／ｐ＋（基板ベース）接合の深さは好ましくは、ほぼ赤色光の吸収深さとするか、それよりも上である。
【００２５】
なお、基板ベース３０１がフォトダイオード３３１の形成より前または後に注入されるｐ＋ベース層の場合は、ｎ−領域３４０はそのｐ＋ベース層とともに接合を形成することになるであろう。
【００２６】
ｎ−領域３４０はゲート３０７の端に整合し、光生成電子を収集するための感光性電荷蓄積領域を形成する。ｎ−領域３４０の形状を調整するため、複数の注入を用いてもよい。傾斜注入を行ってｎ−領域３４０を形成してもよく、その場合の注入はエピタキシャル層３０２の表面に対し９０度以外の角度で行う。
【００２７】
ｎ−領域３４０における活性ドーパント濃度は、１ｃｍ３当たり約１×１０１５から５×１０１８原子の範囲内、より具体的には１ｃｍ３当たり約５×１０１５から１×１０１８原子の範囲内としてもよい。所望のピン電位を得るため、ｎ−領域３４０の寸法に応じてｎ−領域３４０の活性ドーパント濃度を選択してもよい。必要に応じ、このｎ−濃度を下げればピン電位は低くなり、ｎ−濃度を上げればピン電位を高くすることができる。
【００２８】
次に図４Ｃに示すとおり、第１の伝導型のドーパントを開口部３１６を通じてエピタキシャル層３０２内に注入する。好ましくは、ホウ素、ベリリウム、インジウム、マグネシウム等のｐ型ドーパントを使用し、ｎ−領域３４０とともに接合を形成する高ドープｐ＋表面層３０５をｎ−領域３４０の上に形成する。ｐ＋表面層３０５の活性ドーパント濃度は好ましくは、１ｃｍ３当たり約１×１０１７から１×１０２０原子の範囲内、より具体的には１ｃｍ３当たり約５×１０１７から１×１０１９原子の範囲内である。その後、従来の方法によって注入マスク３１５を除去し、ピンフォトダイオード３３１の形成を完了する。
【００２９】
ｐ＋表面層３０５は、他の公知の技法によって形成してもよい。例えば気体原料プラズマドーピングプロセスによってｐ＋表面層３０５を形成してよく、あるいはin-situドープ層から、またはフォトダイオード３３１形成領域の上に堆積された酸化物ドープ層からエピタキシャル３０２の中にｐ型ドーパントを拡散することによってｐ＋表面層３０５を形成してもよい。
【００３０】
図４Ｄに示すように、エピタキシャル層３０２内、ゲート３０７近くのゲート３０７を挟んでフォトダイオード３３１の反対側に、ｎ型伝導性のドープ領域としてフローティングディフュージョン領域３０３を公知の方法で形成してもよい。ゲート３０７の側壁に沿って、側壁スペーサ３０８を従来の方法により形成してもよい。
【００３１】
リセットトランジスタ、ソースフォロワトランジスタ、行選択トランジスタを含むＣＭＯＳ ＡＰＳセルの装置は、当該技術で公知の方法によって形成する（図示せず）。さらなる処理により、ＣＭＯＳ ＡＰＳセルの他の従来の特徴を形成してもよい。
【００３２】
ｎ−領域３４０は基板ベース３０１まで延在するため、得られるピンフォトダイオード３３１は２つのｐ＋／ｎ−接合を含むｐ＋（表面）／ｎ−／ｐ＋（基板ベース）構造を有する。図５は、線１２ａおよび１２ｂによって示したフォトダイオード３３１（図３）と、線１１によって表された従来型フォトダイオード１３（図２）の電荷容量（Ｃ）とピンニング電圧（Ｖｐｉｎ）との関係を示す。Ｃ−Ｖ曲線下の面積として定義される電荷容量が同じである場合、フォトダイオード３３１、線１２ａのピン電圧Ｖｐｉｎ１は、従来型フォトダイオード１３、線１１のピン電圧Ｖｐｉｎ２１より低い。同じピン電圧Ｖｐｉｎ２の場合、フォトダイオード３３１、線１２ｂの電荷容量は、フォトダイオード１３、線１１の電荷容量より大きい。
【００３３】
加えてピンフォトダイオード３３１には、以下に述べる一定の条件の下で従来型ピンフォトダイオード１３（図２）を凌ぐ、全体的な性能上の利点がある。
【００３４】
ピン電圧、あるいはピン電位は、ｎ−領域３４０の厚みとドーピング濃度の両方に比例する。ピン電圧はまた、ＣＭＯＳイメージャの作動電圧より低い電圧に制限される。したがって、ｎ−領域３４０のドーピング濃度を下げれば目標ピン電圧を下げることができるであろう。しかし、ｎ−領域３４０のドーピング濃度を最適範囲を過ぎるまで下げると、フォトダイオード３３１の電荷容量に関する利点が損なわれる。
【００３５】
フォトダイオードの寸法を小さくすると、ピン電圧は下がる。したがって、目標ピン電圧が同じであれば、より小さいサイズのピンフォトダイオード３３１の場合、ｎ−領域３４０のドーピング濃度はより高く、電荷容量はより大きい。したがって、従来型フォトダイオード１３を凌ぐフォトダイオード３３１の電荷容量に関する利点は保たれる。
【００３６】
図４Ｂとの関係において上記したとおり、ｎ−／ｐ＋（基板ベース）接合の深さは好ましくは、ほぼ赤色光の吸収深さとするか、それよりも上である。そのようなｎ−／ｐ＋（基板ベース）接合の配置により、赤色光によるフォトダイオード反応と量子効率の劣化が防止される。赤色光の吸収深さを選択する理由は、緑色または青色のいずれの波長光の吸収深さより高い／深いためである。小さい／浅い赤色光吸収深さの場合、同じピン電圧でｎ−領域３４０のドーピング濃度を上げることができ、従来型フォトダイオード１３を凌ぐフォトダイオード３３１の電荷容量に関する利点は保たれる。
【００３７】
したがって、本実施形態のピンフォトダイオード３３１は、１ミクロン×１ミクロン以下の非常に小さいフォトダイオード寸法で、シリコン−ゲルマニウム合金やＩＩＩ−Ｖ材料系の半導体等、可視波長範囲内でシリコンよりも吸収率の高い半導体材料の場合、またはある程度の量子効率損失が許される場合、あるいはその両方で有効である。
【００３８】
電荷容量の増加に加え、この実施形態によって暗電流およびクロストークを減らすことができる。暗電流を減らす理由は、同じ電子蓄積容量を達成するため、フォトダイオード３３１はそれが占めるピクセル容量を有効に利用することで、より低いｎ−濃度を有するためである。段階ｐ＋／ｎ−接合で接合漏れを決定付けるのは、添加量が少ない側である。また、ｎ−領域３４０が基板ベースまで延在することで、従来型フォトダイオードの場合には別のピクセル中にまで拡散する可能性のある電子を、基板ベース３０１近くの領域に収集するため、クロストークを防ぐことができるであろう。
【００３９】
図６は、本発明によるピンフォトダイオード６６１のより複雑な第２の実施形態を示す。フォトダイオード６６１は転送トランジスタのゲート６０７とＳＴＩ領域６０９との間に位置し、表面ｎ−領域６５１とベースｎ−領域６５２とを部分的に分離する中間ｐ−領域６７０を含み、表面ｎ−領域６５１とベースｎ−領域６５２とはそれぞれの辺に沿って接続した状態を保っている。表面ｎ−領域６５１はｐ＋表面層６０５とともに接合を形成し、ベースｎ−領域６５２はｐ＋基板ベース６０１とともに接合を形成する。
【００４０】
以下において、図７Ａから図７Ｅを参照しつつ、ピンフォトダイオード６６１の形成について説明する。図７Ａでは、第１の伝導型の基板ベース６０１を設ける。基板ベース６０１はウェハとともに設けてもよい。第１の伝導型の基板ベース６０１の代わりに、フォトダイオード６６１の形成より前または後に従来の方法によってフォトダイオード６６１の下に注入された第１の伝導型のベース層があってもよい。簡潔さを期すため、この例では基板ベース６０１をウェハとともに設け、フォトダイオード６６１の形成に先駆けて説明する。基板ベース６０１は好ましくは、活性ドーパント濃度が１ｃｍ３当たり約１×１０１７から１×１０２０原子の範囲内、より具体的には１ｃｍ３当たり約５×１０１７から１×１０１９原子の範囲内にある高ドープｐ＋基板ベース６０１である。
【００４１】
基板ベース６０１の上に、ｐ型エピタキシャル層６０２を成長させる。図７ＡはＳＴＩ領域６０９とゲート６０７とを示しており、これらは図４Ａに関して上述したように形成してもよい。
【００４２】
ここで、図７Ｂを参照する。ＳＴＩ領域６０９およびゲート６０７を形成した後には、当該技術で、公知の手法によりウェハ上に第１の注入マスク６１５を形成する。第１の注入マスク６１５は、ピンフォトダイオード６６１の電荷蓄積領域を形成することとなる、ゲート６０７の縁とＳＴＩ領域６０９との間の領域にかけて開口部６１６を設けるように成形する。第１の注入マスク６１５は、フォトレジストから形成してもよい。図７Ｂに示すように、第１の注入マスク６１５の片側はゲート６０７の端にほぼ整合する。第１の注入マスク６１５は他の側でＳＴＩ領域６０９に重なるが、ＳＴＩ領域６０９の端より先には延在せず、この近くにフォトダイオード６６１の電荷蓄積領域が形成される。
【００４３】
次に、開口部６１６を通じて、エピタキシャル層６０２内に第２の伝導型のドーパントを注入する。このドーパントは好ましくは、リン、砒素、アンチモン等のｎ型である。低ドープｎ−領域６５０は、エピタキシャル層６０２の表面の下の地点から基板ベース６０１まで注入する。その結果、ｎ−領域６５０と基板ベース６０１とは、ｎ−／ｐ＋接合を形成する。このｎ−／ｐ＋（基板ベース）接合の深さは好ましくは、ほぼ赤色光の吸収深さとするか、それよりも上である。
【００４４】
なお、基板ベース６０１がフォトダイオード６６１の形成より前または後に注入されるｐ＋ベース層である場合には、ｎ−領域６５０はそのｐ＋ベース層とともに接合を形成することになるであろう。
【００４５】
ｎ−領域６５０はゲート６０７の端に整合し、光生成電子を収集するための感光性電荷蓄積領域を形成する。ｎ−領域６５０における活性ドーパント濃度は、１ｃｍ３当たり約１×１０１５から５×１０１８原子の範囲内、より具体的には１ｃｍ３当たり約５×１０１５から１×１０１８原子の範囲内としてもよい。ｎ−領域６５０の形状を調整するため複数の注入を用いてもよい。傾斜注入を行ってｎ−領域６５０を形成してもよく、その場合の注入はエピタキシャル層６０２の表面に対し９０度以外の角度で行う。その後、従来の方法によって第１の注入マスク６１５を除去する。
【００４６】
図７Ｃでは、従来の方法により第２の注入マスク６２５をウェハ上に形成し、ｎ−領域６５０の上に開口部６２６を設けるように成形する。第２の注入マスク６２５は、フォトレジストの層としてもよい。第２の注入マスク６２５の片側はＳＴＩ領域６０９に重なるが、フォトダイオード領域上までは延在しない。第２の注入マスク６２５は、他の側でゲート６０７の端を距離Ｄだけ超えて延在し、ｎ−領域６５０を部分的に覆う。
【００４７】
その後、第１の伝導型のドーパントを注入することによってｎ−領域６５０の中間部分をカウンタードープする。このドーパントは好ましくは、ホウ素、ベリリウム、インジウム、マグネシウム等のｐ型ドーパントである。図７Ｃに示すように、低ドープ中間ｐ−領域６７０がｎ−領域６５０内に形成され、その外側縁はエピタキシャル層６０２のｐ型部分に接する。この実施形態の中間ｐ−領域６７０は、ＳＴＩ領域６０９の近傍でその外側縁がエピタキシャル層６０２のｐ型部分に接する。中間ｐ−領域６７０の形状を調整するため、数の注入を用いてもよい。傾斜注入を行って中間ｐ−領域６７０を形成してもよく、その場合の注入はエピタキシャル層６０２の表面に対し９０度以外の角度で行う。
【００４８】
中間ｐ−領域６７０の活性ドーパント濃度は、１ｃｍ３当たり約１×１０１５から５×１０１７原子の範囲内、より具体的には１ｃｍ３当たり約５×１０１５から１×１０１７原子の範囲内としてもよい。または中間ｐ−領域を、基板ベース６０１および表面ｐ＋領域６０５と活性ドーパント濃度がほぼ同じである高ドープ中間ｐ＋領域としてもよい。その場合の中間ｐ＋領域６７０の活性ドーパント濃度は、１ｃｍ３当たり約１×１０１７から１×１０２０原子の範囲内、より具体的には１ｃｍ３当たり約５×１０１７から１×１０１９原子の範囲内としてもよい。
【００４９】
中間ｐ−領域６７０の形成に伴い２つのｎ−領域、すなわち中間ｐ−領域６７０によって部分的に分離された表面ｎ−領域６５１およびベースｎ−領域６５２が形成される。２つのｎ−領域６５１および６５２は、少なくとも各々の一辺に沿って接続した状態を保つ。ｎ−領域６５１および６５２は好ましくは、少なくとも各々の一辺に沿ってゲート６０７と整合する側で接続するものとし、その結果、ｎ−領域６５１および６５２を全体としてみると、図６の透視図から見て反転Ｃ形状となる。その後、従来の手法を用いて第２の注入マスク６２５を除去する。
【００５０】
上記したように、ｎ−領域６５０（図７Ｂ）の活性ドーパント濃度は、１ｃｍ３当たり約１×１０１５から５×１０１８原子の範囲内、より具体的には１ｃｍ３当たり約５×１０１５から１×１０１８原子の範囲内としてもよい。所望のピン電位を得るため、ｎ−領域６５１および６５２の寸法に応じてｎ−領域６５０の活性ドーパント濃度を選択してもよい。必要に応じ、このｎ−濃度を下げればピン電位を下げ、ｎ−濃度を上げればピン電位を高くすることができるであろう。
【００５１】
図７Ｄでは、従来の方法により第３の注入マスク６３５をウェハ上に形成し、第１の注入マスク６１５（図７Ｂ）の開口部６１６と同様の開口部６３６を形成するように成形する。第３の注入マスク６３５は、フォトレジストの層としてもよい。次に、開口部６３６を通じてエピタキシャル層６０２内に第１の伝導型のドーパントを注入する。このドーパントは好ましくは、ホウ素、ベリリウム、インジウム、マグネシウム等のｐ型ドーパントとし、ｎ−領域６５１の上に高ドープｐ＋表面層６０５を形成することにより、ｐ＋表面層６０５は表面ｎ−領域６５１と接合を形成する。
【００５２】
ｐ＋表面層６０５の活性ドーパント濃度は好ましくは、１ｃｍ３当たり約１×１０１７から１×１０２０原子の範囲内、より具体的には１ｃｍ３当たり約５×１０１７から１×１０１９原子の範囲内である。ｐ＋表面層６０５は、他の公知の技法によって形成してもよい。例えば気体原料プラズマドーピングプロセスによってｐ＋表面層６０５を形成してよく、あるいはin-situドープ層から、またはフォトダイオード６６１が形成される領域の上に堆積された酸化物ドープ層からエピタキシャル６０２内に、ｐ型ドーパントを拡散することによってｐ＋表面層６０５を形成してもよい。
【００５３】
図７Ｅに示すように、その後エピタキシャル層６０２内、ゲート６０７の近くのゲート６０７を挟んでフォトダイオード６６１の反対側に、ｎ型伝導性のドープ領域としてフローティングディフュージョン領域６０３を公知の方法で形成してもよい。ゲート６０７の側壁に沿って、側壁スペーサ６０８を従来の方法により形成してもよい。
【００５４】
リセットトランジスタ、ソースフォロワトランジスタ、行選択トランジスタを含むＣＭＯＳ ＡＰＳセルの装置は、当該技術で公知の方法によって形成する（図示せず）。さらなる処理により、ＣＭＯＳ ＡＰＳセルの他の従来の特徴を形成してもよい。
【００５５】
得られたピンフォトダイオード６６１は２つの高容量ｐ＋／ｎ−接合を含み、従来型ピンフォトダイオード１３（図２）の容量のほぼ倍の容量を有する。図８は、線１５によって示すフォトダイオード６６１と、線１１によって示す従来型フォトダイオード１３（図２）の電荷容量（Ｃ）とピンニング電圧（Ｖｐｉｎ）との関係を示す。同じ電圧Ｖ１にて、フォトダイオード６６１の容量は、ピン電圧Ｖｐｉｎ３より下で先行技術のフォトダイオード１３のそれのほぼ倍である。したがって、Ｃ−Ｖ曲線下の面積として定義されるフォトダイオード６６１の電荷容量は、従来型フォトダイオード１３の電荷容量より大きい。よってフォトダイオード６６１は、従来型フォトダイオード１３より小さいサイズで十分な光信号を提供できる。
【００５６】
画像遅延を防ぐため、２つのｎ−領域６５１および６５２のピン電位はほぼ同じであるのが好ましい。加えて、完全な電荷移動を保証し、さらにイメージラグを防ぐため、表面ｎ−領域６５１のＶｐｉｎはベースｎ−領域６５２のそれよりも高くしてもよい。電荷容量の増加に加え、この実施形態ではｎ−領域６５２が基板ベースまで延在し、あるピクセルから別のピクセルへと電子が拡散することをより防止するため、クロストークの低減を図ることもできるであろう。
【００５７】
本発明は、ｐ＋基板上にｐ−エピタキシャル層を用いて形成するものとして説明しているが、ｐ＋基板上にｎ−エピタキシャル層を用いて形成することもできるであろう。当該技術で周知のとおり、電子に対するポテンシャルバリヤを形成する場合はアクセプタ領域を注入し、ＭＯＳトランジスタを形成する場合にはｎウェルとｐウェルとを注入する。
【００５８】
また、上記の実施形態はｐｎｐ型フォトダイオードの形成との関係で説明しているが、本発明はこれらの実施形態に限定されない。本発明は、基板内でｎｐｎ領域から形成されるフォトダイオードにも応用できる。その場合は、全ての構造でドーパントおよび伝導型は相応に変化するであろうし、転送ゲートは、上記の実施形態のごとくＮＭＯＳトランジスタではなく、ＰＭＯＳトランジスタの一部となるであろう。
【００５９】
加えて本発明は、転送ゲート３０７，６０７を有する転送トランジスタを使用する４トランジスタ（４Ｔ）画素セルとの関係で説明しているが、本発明は３トランジスタ（３Ｔ）セルや５トランジスタ（５Ｔ）セルにも取り入れることができよう。３Ｔセルは、電荷転送トランジスタと付随のゲート３０７，６０７が省かれる点、そしてフォトダイオードのｎ領域とフローティングディフュージョン領域とを、二者の重なり合いにより、または当該技術で公知の二者をブリッジするｎ領域により結合する点が、４Ｔセルと異なる。５Ｔセルは、シャッタートランジスタまたはＣＭＯＳフォトゲートトランジスタが加わる点が４Ｔセルと異なる。
【００６０】
図９は、本発明の実施形態によるピクセルを含む、ピクセルアレイを有するＣＭＯＳイメージャ装置９８１を含む典型的なプロセッサベースシステム９８８を概括的に示すものである。プロセッサベースシステム９８８は、ＣＭＯＳイメージャ装置を含みうるデジタル回路を有するシステムの一例である。そのようなシステムとして、コンピュータシステム、カメラシステム、スキャナ、マシンビジョン、カーナビゲーション、テレビ電話、監視システム、オートフォーカスシステム、スタートラッカーシステム、モーション検知システム、画像安定化システム、データ圧縮システム等を挙げることができるが、これらに限定されない。
【００６１】
プロセッサベースシステムは、例えばコンピュータシステムは一般に、バス９８９上で入出力（Ｉ／Ｏ）装置９８２と通信する、マイクロプロセッサ等の中央演算処理装置（ＣＰＵ）９８６を備える。ピクセルアレイから画像出力を生成するＣＭＯＳイメージャ９８１もまた、バス９８９上でシステム９８８と通信する。プロセッサベースシステム９８８はまたランダムアクセスメモリ（ＲＡＭ）９８３を含み、さらにフロッピーディスクドライブ９８４やコンパクトディスク（ＣＤ）ＲＯＭドライブ９８４等の周辺機器を含むこともあり、これらもまたバス９８９上でＣＰＵ９８６と通信する。ＣＭＯＳイメージャ９８１はＣＰＵ、デジタル信号プロセッサ、マイクロプロセッサ等のプロセッサと組み合わせることもあり、単一集積回路上またはプロセッサとは別のチップ上のメモリストレージがこれに付属する場合と付属しない場合がある。
【００６２】
以上の説明および図面は、本発明の目的、特徴、および利点を達成する実施形態の一例であると共にその好適な例を示すものであることに留意されたい。本発明は上記の実施形態に限定されるものではない。特許請求の範囲に記載する発明の主旨および範囲内で本発明をいかに変更しようとも、それは本発明の一部であると理解されたい。
【図面の簡単な説明】
【００６３】
【図１】典型的なＣＭＯＳ ＡＰＳセルの上面図。
【図２】図１のＣＭＯＳ ＡＰＳセルの線ＡＡ’沿いの断面図。
【図３】本発明の一実施形態によるピンフォトダイオードを示す、ＣＭＯＳ ＡＰＳセルの断面図。
【図４Ａ】第１の実施形態によるピンフォトダイオードの初期工程段階における製造を示す、図３のＣＭＯＳ ＡＰＳセルの断面図。
【図４Ｂ】図４Ａの後に続く工程段階におけるピンフォトダイオード製造を示す、図３のＣＭＯＳ ＡＰＳセルの断面図。
【図４Ｃ】図４Ｂの後に続く工程段階におけるピンフォトダイオード製造を示す、図３のＣＭＯＳ ＡＰＳセルの断面図。
【図４Ｄ】図４Ｃの後に続く工程段階におけるピンフォトダイオード製造を示す、図３のＣＭＯＳ ＡＰＳセルの断面図。
【図５】ピンニング電圧に対する従来型ピンフォトダイオードの電荷容量と本発明の実施形態によるフォトダイオードの電荷容量とを表すグラフ。
【図６】本発明の別の実施形態によるピンフォトダイオードを示す、ＣＭＯＳ ＡＰＳセルの断面図。
【図７Ａ】初期工程段階におけるピンフォトダイオード製造を示す、図６のＣＭＯＳ ＡＰＳセルの断面図。
【図７Ｂ】図７Ａの後に続く工程段階におけるピンフォトダイオード製造を示す、図６のＣＭＯＳ ＡＰＳセルの断面図。
【図７Ｃ】図７Ｂの後に続く工程段階におけるピンフォトダイオード製造を示す、図６のＣＭＯＳ ＡＰＳセルの断面図。
【図７Ｄ】図７Ｃの後に続く工程段階におけるピンフォトダイオード製造を示す、図６のＣＭＯＳ ＡＰＳセルの断面図。
【図７Ｅ】図７Ｄの後に続く工程段階におけるピンフォトダイオード製造を示す、図６のＣＭＯＳ ＡＰＳセルの断面図。
【図８】ピンニング電圧に対する従来型ピンフォトダイオードの電荷容量と本発明の別の実施形態によるフォトダイオードの電荷容量を表すグラフ。
【図９】本発明による１つまたは複数の画素セルを内蔵するＣＭＯＳイメージャを取り入れたコンピュータプロセッサシステムの概略図。
【符号の説明】
【００６４】
３０９  分離領域（ＳＴＩ領域）
３０５  ｐ＋表面層
６０１  基板ベース（ｐ＋基板ベース）
６０２  エピタキシャル層（ｐ型エピタキシャル層）
６０３  フローティングディフュージョン領域
６０７  ゲート（転送ゲート）
６０８  側壁スペーサ
６５１  ｎ−領域（表面ｎ−領域）
６５２  ｎ−領域（ベースｎ−領域）
６６０  ＣＭＯＳ ＡＰＳセル
６６１  フォトダイオード（ピンフォトダイオード）
【図１】
2006526290.tif 000003
【図２】
2006526290.tif 000004
【図３】
2006526290.tif 000005
2006526290.tif 000006
2006526290.tif 000007
【図５】
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【図６】
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【図８】
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【図９】
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【国際調査報告】
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