(57)【要約】障壁層の厚さの調節を正確に行うことにより、しきい電圧の均一な単一集積Ｅ／ＤモードＨＥＭＴおよびその製造方法を提供する。半導体基板上に順次形成されるバッファ層、チャネル層、スペーサ層、第１の障壁層、第２の障壁層、第３の障壁層および第３の障壁層とオーミックコンタクトするオーミック層と、該第３の障壁層が露出されるように該オーミック層を食刻して形成される第１の露出領域と、該第２の障壁層が露出されるように該オーミック層および第３の障壁層を食刻して形成される第２の露出領域と、該第１の露出領域および第２の露出領域の上にそれぞれ形成されたゲート電極とを備える。
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【特許請求の範囲】
【請求項１】
半導体基板上に順次形成されるバッファ層、チャネル層、スペーサ層、第１の障壁層、第２の障壁層、第３の障壁層および第３の障壁層とオーミックコンタクトするオーミック層と、
該第３の障壁層が露出されるように該オーミック層を食刻して形成される第１の露出領域と、
該第２の障壁層が露出されるように該オーミック層および第３の障壁層を食刻して形成される第２の露出領域と、
該第１の露出領域および第２の露出領域の上にそれぞれ形成されたゲート電極と、
を備えることを特徴とする単一集積Ｅ／ＤモードＨＥＭＴ。
【請求項２】
前記基板は、半絶縁ＧａＡｓ基板であることを特徴とする請求項１に記載の単一集積Ｅ／ＤモードＨＥＭＴ。
【請求項３】
前記バッファ層は、ドーピングされていないＧａＡｓ、ＧａＡｓ／ＡｌｘＧａ１−ｘＡｓ超格子、または、ＧａＡｓとＧａＡｓ／ＡｌｘＧａ１−ｘＡｓ（０＜ｘ≦１）超格子とが混合された結晶層からなることを特徴とする請求項１に記載の単一集積Ｅ／ＤモードＨＥＭＴ（但し、０＜ｘ≦１）。
【請求項４】
前記チャネル層は、ドーピングされていないＧａＡｓからなることを特徴とする請求項１に記載の単一集積Ｅ／ＤモードＨＥＭＴ。
【請求項５】
前記チャネル層は、ドーピングされていないＩｎｘＧａ１−ｘＡｓからなることを特徴とする請求項１に記載の単一集積Ｅ／ＤモードＨＥＭＴ（但し、０＜ｘ≦０．３５）。
【請求項６】
前記スペーサ層は、不純物でドーピングされていないＩｎ０．５Ｇａ０．５Ｐからなることを特徴とする請求項１に記載の単一集積Ｅ／ＤモードＨＥＭＴ。
【請求項７】
前記第１の障壁層は、ＧａＡｓに格子整合され、ｎ型不純物でドーピングされたＩｎ０．５Ｇａ０．５Ｐからなることを特徴とする請求項１に記載の単一集積Ｅ／ＤモードＨＥＭＴ。
【請求項８】
前記第２の障壁層は、ＧａＡｓに格子整合されず、ｎ型不純物でドーピングされたＩｎｘＧａ１−ｘＰからなることを特徴とする請求項１に記載の単一集積Ｅ／ＤモードＨＥＭＴ（但し、０＜ｘ＜０．５）。
【請求項９】
前記第２の障壁層は、ＧａＡｓに格子整合されず、ドーピングされていないＩｎｘＧａ１−ｘＰからなることを特徴とする請求項１に記載の単一集積Ｅ／ＤモードＨＥＭＴ（但し、０＜ｘ＜０．５）。
【請求項１０】
前記第３の障壁層は、ＧａＡｓに格子整合され、ｎ型不純物でドーピングされたＩｎ０．５Ｇａ０．５Ｐからなることを特徴とする請求項１に記載の単一集積Ｅ／ＤモードＨＥＭＴ。
【請求項１１】
前記第３の障壁層は、ＧａＡｓに格子整合され、ドーピングされていないＩｎ０．５Ｇａ０．５Ｐからなることを特徴とする請求項１に記載の単一集積Ｅ／ＤモードＨＥＭＴ。
【請求項１２】
前記オーミック層は、高濃度ｎ型でドーピングされたＧａＡｓからなることを特徴とする請求項１に記載の単一集積Ｅ／ＤモードＨＥＭＴ。
【請求項１３】
半導体基板上に、バッファ層、チャネル層、スペーサ層、第１の障壁層、第２の障壁層、第３の障壁層および第３の障壁層とオーミックコンタクトするオーミック層を順次形成するステップと、
該第３の障壁層が露出されるように該オーミック層を食刻して第１の露出領域を形成するステップと、
該第２の障壁層が露出されるように該オーミック層および第３の障壁層を食刻して第２の露出領域を形成するステップと、
該第１の露出領域および第２の露出領域の上にゲート電極をそれぞれ形成するステップと、
を備えることを特徴とする単一集積Ｅ／ＤモードＨＥＭＴの製造方法。
【請求項１４】
前記第１の露出領域を形成するための食刻は、Ｈ２ＳＯ４：Ｈ２Ｏ２：Ｈ２Ｏ、Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏ、または、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏベース溶液を用いて行い、前記第２の露出領域を形成するためのオーミック層の食刻は、Ｈ２ＳＯ４：Ｈ２Ｏ２：Ｈ２Ｏ、Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏ、または、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏベース溶液を用いて行い、第３の障壁層は、ＨＣｌ：Ｈ２Ｏ、または、ＨＣｌ：Ｈ３ＰＯ４ベース溶液を用いて食刻することを特徴とする請求項１３に記載の単一集積Ｅ／ＤモードＨＥＭＴの製造方法。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、単一集積デプレッション／エンハンスメントモードＨＥＭＴおよびｐ−ＨＥＭＴ（以下、（ｐ−）ＨＥＭＴという）とその製造方法に関し、特に、単一基板上にしきい電圧の均一なＥ／Ｄモード（ｐ−）ＨＥＭＴおよびその製造方法に関する。
【０００２】
（背景技術）
化合物半導体素子であるＨＥＭＴまたはｐ−ＨＥＭＴ（以下、（ｐ−）ＨＥＭＴという）は、シリコンを用いた電子素子に比べて電子の速度特性に優れ、マイクロウェーブまたはミリメートルウェーブ帯域（１０−１００ＧＨｚ）の素子応用に広く利用されている。ＨＥＭＴ素子技術は、電界効果トランジスタのうち、最も高い動作周波数と低い超高周波雑音特性などの長所を有し、高性能のミリメートルウェーブ帯域の無線通信用回路および部品、または数十Ｇｂｐｓ級以上の光通信用回路および部品の開発に応用されている、非常に重要な素子技術である。一般に、ＨＥＭＴには、しきい電圧（ＶＴｈ）が負数値であるデプレッションモードトランジスタと、正数値であるエンハンスメントモードトランジスタとがある。ＭＭＩＣ（モノリシックマイクロ波集積回路）の製造には、一般にデプレッショモードトランジスタが用いられる。
【０００３】
図１（ａ）は、デプレッショモードＨＥＭＴ１０、１１のみを用いた集積回路の回路図である。同図に示したように、この回路の動作のためには（＋）電圧源であるＶｄｄおよび（−）電圧源である−Ｖｇの２つの電圧源が必要となる。従って、デプレッションモードＨＥＭＴ１０、１１のみで構成された集積回路を用いて無線通信用モジュールを製造する場合、２つの電圧源が必要とされ、モジュールが大型化するという問題がある。そのため、移動通信用端末のように軽くて超小型の部品が要求される場合、単一電圧源で動作可能な回路を制作することができる素子技術が要望される。
【０００４】
図１（ｂ）は、図１（ａ）の問題点を克服するため、単一電圧源を使用する他の回路図である。同図に示したように、この回路は、デプレッションモードＨＥＭＴ１０’とエンハンスメントモードＨＥＭＴ１１’を組み合わせて使用している。しかし、このような回路を単一集積回路化するためには、１つの基板上にデプレッションモードおよびエンハンスメントモードＨＥＭＴを制作することができる技術が必要となる。一般に、デプレッションモードＨＥＭＴとエンハンスメントモードＨＥＭＴとの単一集積化は、障壁層の厚さを調節することで実現される。
【０００５】
図２は、図１（ｂ）の回路図に示した単一集積化したデプレッションモードおよびエンハンスメントモードのＨＥＭＴを説明する断面図である。同図に示したように、まず、デプレッションモードＨＥＭＴを製造するため、フォトレジストを用いたゲートパターンを形成した後、オーミック層７０のみを食刻して障壁層５０を露出させ、露出領域５２を形成する。なお、障壁層５０の厚さは、デプレッションモードＨＥＭＴで動作するための負のしきい電圧が得られる厚さである。次に、食刻で露出された露出領域５２の上にゲート金属５６を形成する。また、エンハンスメントモードＨＥＭＴを生成するため、フォトレジストを用いたゲートパターンを形成した後、オーミック層６０を食刻して障壁層５０を露出させ、この露出された障壁層をさらに食刻して露出領域５４を形成する。この時、障壁層５０の厚さは、エンハンスメントモードＨＥＭＴで動作するための正のしきい電圧が得られる厚さである。次に、露出領域５４上にはゲート金属５８を形成する。
【０００６】
図３は、図２の厚さＴによるしきい電圧値を示すグラフである。同図に示したように、障壁層５０の厚さＴが増加すると、しきい電圧は（−）の値を有することになり、それにより、デプレッションモードで動作することになる。反対に、障壁層５０の厚さが減少すると、しきい電圧は（＋）の値を有することになり、それにより、エンハンスメントモードで動作することになる。従って、障壁層５０の厚さに応じてしきい電圧の大きさを調節することにより、デプレッションモード及びエンハンスメントモードのＨＥＭＴの製造が可能である。
【０００７】
素子特性の均一性と集積回路の歩留まりを向上するためには、各モードＨＥＭＴの障壁層５０の厚さを均一で、かつ厳しく維持することができるエピ構造および障壁層の食刻法が要求される。既存のＨＥＭＴ構造において、デプレッションモードＨＥＭＴの障壁層の厚さは、比較的正確に調節可能で、しきい電圧の均一性が比較的容易に確保される。これは、ゲート食刻工程を行うとき、食刻すべきオーミック層が障壁層と異なった物質からなっているため、選択的に湿式または乾式食刻によってオーミック層のみを正確に食刻することができるためである。しかし、エンハンスメントモードＨＥＭＴの製造のためには、同じ物質からなる障壁層を食刻して薄くしなければならないため、正確な厚さの調節が容易でなく、均一性が良くないため、しきい電圧が均一でなく、歩留まりの高いＭＭＩＣが得られないという問題点があった。
【０００８】
（発明の開示）
従って、本発明の目的は、障壁層の厚さの調節を正確に行うことにより、しきい電圧の均一な単一集積Ｅ／ＤモードＨＥＭＴを提供することにある。さらに本発明のもう一つの目的は、上記の単一集積Ｅ／ＤモードＨＥＭＴの製造方法を提供することにある。
【０００９】
上記のような目的を達成するための本発明の単一集積Ｅ／ＤモードＨＥＭＴは、半導体基板上に順次形成されるバッファ層、チャネル層、スペーサ層、第１の障壁層、第２の障壁層、第３の障壁層および第３の障壁層とオーミックコンタクトするオーミック層と、該第３の障壁層が露出されるように該オーミック層を食刻して形成される第１の露出領域と、該第２の障壁層が露出されるように該オーミック層および第３の障壁層を食刻して形成される第２の露出領域と、該第１の露出領域および第２の露出領域の上にそれぞれ形成されたゲート電極と、を備えることを特徴とする。
【００１０】
上記のような目的を達成するための本発明の単一集積Ｅ／ＤモードＨＥＭＴの製造方法は、半導体基板上に、バッファ層、チャネル層、スペーサ層、第１の障壁層、第２の障壁層、第３の障壁層および第３の障壁層とオーミックコンタクトするオーミック層を順次形成するステップと、該第３の障壁層が露出されるように該オーミック層を食刻して第１の露出領域を形成するステップと、該第２の障壁層が露出されるように該オーミック層および第３の障壁層を食刻して第２の露出領域を形成するステップと、該第１の露出領域および第２の露出領域の上にゲート電極をそれぞれ形成するステップとを備えることを特徴とする。
【００１１】
（発明を実施するための最良の形態）
以下、本発明の好適な実施形態について添付の図面に基づいて詳細に説明する。図４は、本発明の単一集積Ｅ／ＤモードＨＥＭＴを説明するための断面図である。同図に示したように、半絶縁ＧａＡｓからなる基板１２０上には不純物がドーピングされていないＧａＡｓ、ＧａＡｓ／ＡｌｘＧａ１−ｘＡｓ（０＜ｘ≦１）超格子層、または、この２つを組み合わせたバッファ層１３０が形成され、このバッファ層１３０上にはチャネル層１４０が形成される。チャネル層１４０は、ＨＥＭＴ素子の場合は、不純物のドーピングされていないＧａＡｓからなり、ｐ−ＨＥＭＴ素子の場合は、不純物のドーピングされていないＩｎｘＧａ１−ｘＡｓ（０＜ｘ≦０．３５）からなる。
【００１２】
チャネル層１４０上には、第１の障壁層１５０、第２の障壁層１５２、第３の障壁層１５４が順次積層される。なお、該第１の障壁層１５０および第３の障壁層１５４は、ＧａＡｓに格子整合されているＩｎ０．５Ｇａ０．５Ｐからなる。障壁層は、一般にｎ型でモジュレーションドーピングされており、ドーピングの分布は、構造により異なるようになる。例えば、均一ドーピング構造、デルタ・ドーピング構造、均一ドーピングとデルタ・ドーピングとの混合構造などがある。第１の障壁層１５０とチャネル層１４０との間には、スペーサ層１４５が形成される。スペーサ層１４５は、数ｍｍの厚さを有し、不純物のドーピングされていないＩｎ０．５Ｇａ０．５Ｐ結晶からなっている。スペーサ層１４５は、第１の障壁層１５０内に存在するイオン化した不純物によるチャネル層での電子移動度の減少を防止するためのものである。第２の障壁層１５２は、ＧａＡｓに格子整合されていないＩｎｘＧａ１−ｘＰ（０＜ｘ＜０．５）からなっている。第２の障壁層１５２は、ストレインド・レイヤであり、ストレインによる混乱を発生することなく形成することができる臨界の厚さより薄く形成する必要がある。ストレインによる混乱を発生することなく形成することができる臨界の厚さは、ｘ値が０．５より小さくなるほど薄くなり、ｘ値が０．８の場合は、約２−３ｎｍより大きな値を有する。
【００１３】
第３の障壁層１５４上には、ＨＥＭＴのソース・ドレインオーミックを形成するためのオーミック層１６０が形成され、このオーミック層１６０は、高濃度ｎ型でドーピングされたＧａＡｓからなっている。デプレッションモードＨＥＭＴ素子のゲート電極は、第３の障壁層が露出されるようにオーミック層を食刻して生成された第１の露出領域２５２に形成されるが、第１のゲート電極３５６は、Ｔｉ、Ｐｔ、Ａｕで組成される。インハンスメントモードＨＥＭＴ素子は、オーミック層１６０を食刻した後、露出された第３の障壁層１５４をさらに食刻して生成された露出領域２５４を有し、この露出領域２５４上にはＴｉ、Ｐｔ、Ａｕで組成される第２のゲート電極３５８が形成される。
【００１４】
図５（ａ）は、ゲート金属３５６、第１の障壁層１５０、第２の障壁層１５２および第３の障壁層間の平衡状態でのエネルギーバンドダイアグラムである。図５（ｂ）は、ゲート金属３５８、第２の障壁層１５２および第３の障壁層１５４間の平衡状態でのエネルギーバンドダイアグラムである。同図に示したように、ＩｎｘＧａ１−ｘＰ（０＜ｘ＜０．５）からなる第２の障壁層１５２は、第３の障壁層１５４の一部を均一選択的に食刻するための食刻停止層の機能をはたし、また、第２の障壁層１５２とゲート金属とのショットキ電位障壁（Фｂ）の大きさを、Ｉｎ０．５Ｇａ０．５Ｐの第１の障壁層１５０とゲート金属とのショットキ電位障壁のそれより大きくする機能をはたす。この増加されたショットキ電位障壁は、エンハンスメントモードＨＥＭＴの全体障壁層の厚さを増加させる。増加された全体障壁層の厚さは、エンハンスメントモードＨＥＭＴのゲート静電容量を減少させ、エンハンスメントモードＨＥＭＴ素子の速度特性を向上させる。
【００１５】
本発明による単一集積Ｅ／ＤモードＩｎＧａＰ／（Ｉｎ）ＧａＡｓ　ＨＥＭＴ素子は、エンハンスメントモードＨＥＭＴの障壁層の厚さを正確に調節することができるため、均一なしきい電圧を有する単一集積Ｅ／ＤモードＩｎＧａＰ／（Ｉｎ）ＧａＡｓ　ＨＥＭＴ素子の製造が可能である。
【００１６】
また、本発明に係る単一集積Ｅ／ＤモードＨＥＭＴは、ゲート金属との電位障壁値を増加させ、エンハンスメントＨＥＭＴ素子のしきい電圧を得るための全体障壁層の厚さを増加させることで、エンハンスメントＨＥＭＴ素子のゲート静電容量が減少され、トランジスタの速度特性を向上する効果を奏する。
【００１７】
図６の（ａ）〜（ｇ）は、図４に示す単一集積Ｅ／ＤモードＩｎＧａＰ／（Ｉｎ）ＧａＡｓ　ＨＥＭＴ素子の製造方法を説明するための断面図である。図６（ａ）は、バッファ層１３０、チャネル層１４０、スペーサ層１４５、第１の障壁層１５０、第２の障壁層１５２、第３の障壁層１５４およびオーミック層１６０を形成する段階を説明するための断面図である。基板１２０の上にはバッファ層１３０、チャネル層１４０、スペーサ層１４５、第１の障壁層１５０、第２の障壁層１５２、第３の障壁層１５４およびオーミック層１６０が順次積層される。
【００１８】
図６（ｂ）は、ソース・ドレインオーミックパターンを形成するステップを説明するための断面図である。先ず、Ｅ／ＤモードＨＥＭＴのメサパターンを、フォトレジストをマスクとしてオーミック層１６０、第１の障壁層１５０、第２の障壁層１５２、第３の障壁層１５４、チャネル層１４０およびバッファ層１３０の一部を食刻してそれぞれの素子を電気的に隔離させる。次に、フォトレジストを用いてソース・ドレインオーミックパターンを形成した後、真空蒸着とリフトオフ工程を通じてソース・ドレインオーミック金属パターンを形成し、急速熱処理工程（ＲＴＡ）によりソース・ドレインオーミックコンタクト１７０を形成する。
【００１９】
図６（ｃ）および図６（ｄ）は、デプレッションモードＨＥＭＴ素子１００を製造するステップを説明するための断面図である。まず、フォトレジストを用いてデプレッションモードＨＥＭＴ１００のメサパターン上にゲートパターンを形成し、オーミック層１６０を第３の障壁層１５４に対して選択的に食刻する。選択的食刻液として用いられるＨ２ＳＯ４：Ｈ２Ｏ２：Ｈ２Ｏ、または、Ｈ３ＰＯ４：Ｈ２Ｏ２Ｈ２Ｏベース溶液による食刻は、ＩｎＧａＰからなる第３の障壁層１５４に対する食刻速度より、ＧａＡｓからなるオーミック層１６０の食刻速度が１００倍以上速いため、第３の障壁層１５４をほとんど食刻せず、オーバーエッチングされても障壁層の厚さが殆ど変化しないため、均一でかつ正確なしきい電圧特性を有するデプレッションモードＨＥＭＴの製造が可能である。次に、ゲート食刻の工程後、第３の障壁層１５４上に形成された露出領域２５２上に、Ｔｉ、Ｐｔ、Ａｕなどのようなゲート金属３５６を真空蒸着し、リフトオフ工程を通じてゲートを形成すると、デプレッションモードＨＥＭＴ１００の製造が完了する。
【００２０】
図６（ｅ）及び図６（ｇ）は、エンハンスメントモードＨＥＭＴ１１０素子を製造するステップを示す断面図である。まず、フォトレジストを用いてエンハンスメントモードＨＥＭＴのメサパターン上にゲートパターンを形成し、オーミック層１６０を第３の障壁層１５４に対して選択的に食刻する。選択的食刻液としては、デプレッションモードＨＥＭＴのオーミック層１６０のそれと同じＨ２ＳＯ４：Ｈ２Ｏ２：Ｈ２Ｏ、または、Ｈ３ＰＯ４：Ｈ２Ｏ２Ｈ２Ｏベース溶液を使用する。オーミック層１６０の食刻後、残っている第３の障壁層１５４の厚さは、選択的食刻溶液を使用しているため、非常に均一である。次に、オーミック層１６０を食刻し、露出された第３の障壁層１５４を第２の障壁層１５２に対して選択的な食刻を行う。第２の障壁層１５２に対する第３の障壁層１５４の選択的な食刻液としては、ＨＣｌ：Ｈ２Ｏ、または、Ｈ３ＰＯ４：ＨＣｌベース溶液が使用される。この食刻溶液の選択度は、第２の障壁層１５２をなすＩｎｘＧａ１−ｘＰ（０＜ｘ＜０．５）のｘ値が０に近くなるほど高くなる。ｘ値が十分小さい場合、この食刻溶液は、第２の障壁層１５２を殆ど食刻せず、オーバーエッチングされても第２の障壁層１５２の厚さが変化しないため、均一でかつ正確なしきい電圧特性を有するエンハンスメントモードＨＥＭＴが得られる。
【００２１】
ゲートの食刻工程後、露出された領域２５４上に、Ｔｉ、Ｐｔ、Ａｕなどのようなゲート金属を真空蒸着し、リフトオフ工程を通じてゲート金属３５８を形成すると、図４に示す単一集積Ｅ／ＤモードＨＥＭＴが得られる。
【００２２】
本発明によれば、簡単に経済的な選択的湿式食刻工程を通じて、均一性を有する単一集積化されたＥ／ＤモードＨＥＭＴ素子の製造が可能となる。また、本発明は、ＭＭＩＣの歩留まりを向上させ、製品競争力を向上させる。さらに、本発明の単一集積Ｅ／ＤモードＨＥＭＴの第２の障壁層は、ゲート金属との電位障壁値を増加させて、要求されるエンハンスメントＨＥＭＴ素子のしきい電圧を得るための全体障壁層の厚さを増加させ、エンハンスメントＨＥＭＴのゲート静電容量が減少し、トランジスタの速度特性を向上させる。
【図面の簡単な説明】
【図１】
図１（ａ）は、デプレッションモードＨＥＭＴのみを用いたインバータの回路図、図１（ｂ）は、Ｅ／ＤモードＨＥＭＴを用いたインバータの回路図である。
【図２】
従来技術において単一集積されたＥ／ＤモードＨＥＭＴの断面図である。
【図３】
障壁層の厚さＴによるしきい電圧値を示すグラフである。
【図４】
本発明に係る単一集積Ｅ／ＤモードＨＥＭＴの断面図である。
【図５】
図５（ａ）は、本発明に係るデプレッションモードＨＥＭＴの平衡状態でのエネルギーバンドダイアグラム、図５（ｂ）は、本発明に係るエンハンスメントモードＨＥＭＴの平衡状態でのエネルギーバンドダイアグラムである。
【図６】
図６（ａ）〜（ｇ）は、本発明の単一集積Ｅ／ＤモードＨＥＭＴの製造方法を説明するための断面図である。
【符号の説明】
１２０　基板
１３０　バッファ層
１４０　チャネル層
１４５　スペーサ層
１５０　第１の障壁層
１５２　第２の障壁層
１５４　第３の障壁層
１６０　オーミック層
１７０　オーミックコンタクト層
２５２、２５４　露出領域
３５６　第１のゲート電極
３５８　第２のゲート電極
【図３】
2004511913.tif 000003
【図６】
2004511913.tif 000004
【国際公開パンフレット】
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2004511913.tif 000006
2004511913.tif 000007
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2004511913.tif 000029
2004511913.tif 000030
【国際調査報告】
2004511913.tif 000031
2004511913.tif 000032