(57)【要約】集積回路チップ上の回路のインピーダンスを制御するためのシステムが提供される。少なくとも１つの回路が選択されてｐチャネル基準回路として動作し、少なくとも１つの回路が選択されてｎチャネル基準回路として動作する。他の回路は選択されて、回路および／またはライン終端回路として動作する。デジタル制御インピーダンス（ＤＣＩ）回路は、ｐチャネル基準回路を制御して、回路内で使用するためのｐチャネルトランジスタの所望の構成を決定する。ＤＣＩ回路はさらに、ｎチャネル基準回路を制御して、回路内で使用するためのｎチャネルトランジスタの所望の構成を決定する。ＤＣＩ回路は、ｐチャネル基準回路内のｐチャネルトランジスタの抵抗、ｎチャネル基準回路内のｎチャネルトランジスタの抵抗、温度、電圧およびプロセスの変動などの要因を考慮する。ＤＣＩ回路は、ｎチャネルトランジスタおよびｐチャネルトランジスタの所望の構成を特定する情報を回路へ中継する。そして回路はこの情報に応答して構成される。
2004511945.tif 000002
【特許請求の範囲】
【請求項１】
集積回路チップであって、
第１の電圧電源端子と、
出力パッドと、
第１の電圧電源端子と出力パッドとの間に並列に結合される第１の複数のトランジスタと、
第１の基準電圧を発生するように制御される基準電圧発生器と、
出力パッドと基準電圧発生器とに結合される入力端子を有する比較器とを含み、該比較器は、前記第１の基準電圧およびパッド上の電圧に応答して制御信号を発生し、
比較器からの制御信号を受けるよう結合される制御回路を含み、該制御回路は、制御信号に応答して、第１の複数のトランジスタの組を選択的に能動化するよう制御され、前記第１の複数のトランジスタの組のインピーダンスが、パッドに結合される抵抗インピーダンスと、予め定められた関係を有する、集積回路チップ。
【請求項２】
集積回路チップ上のドライバ回路のインピーダンスを制御するためのシステムであって、
第１の基準電圧を発生するように制御される基準電圧発生器と、
第１のパッドと、
第２の電圧電源端子と第１のパッドとの間に並列に結合される第１のトランジスタの組を有する第１の回路と、
第１のパッドと基準電圧発生器とに結合される入力端子を有する第１の比較器とを含み、比較器は、第１のパッド上の電圧が第１の基準電圧よりも小さいかまたは大きいかを示す、第１の比較器出力信号を与え、前記システムはさらに、
第１の比較器出力信号を受けるよう結合され、これに応答して、第１のトランジスタの組内のトランジスタを能動化および不能動化するよう制御信号を与える制御回路を含む、システム。
【請求項３】
第２のパッドと、
第２の電圧電源端子と第２のパッドとの間に並列に結合される第２のトランジスタの組を有する第２の回路とを含み、制御回路は、第１および第２のトランジスタの組内の同じトランジスタを能動化および不能動化するように制御信号を与える、請求項２に記載のシステム。
【請求項４】
基準電圧回路は、第２の基準電圧を発生するよう制御され、システムはさらに、
第２のパッドと、
第１の電圧電源端子と第２のパッドとの間に並列に結合される第２のトランジスタの組を有する第２の回路と、
第２のパッドと基準電圧発生器とに結合される入力端子を有する第２の比較器とをさらに含み、第２の比較器は、第２のパッド上の電圧が、第２の基準電圧よりも小さいかまたは大きいかを示す、第２の比較器出力信号を与え、
制御回路は、第２の比較器出力信号を受けるよう結合され、これに応答して、第２のトランジスタの組内のトランジスタを能動化および不能動化するように制御信号を与える、請求項２に記載のシステム。
【請求項５】
複数の付加的な回路に制御信号を送るための手段をさらに含み、制御信号は、第１の回路内の第１のトランジスタの組と同じ態様で、付加的な回路内のトランジスタを能動化および不能動化する、請求項２に記載のシステム。
【請求項６】
集積回路の出力ドライバ回路のインピーダンスをデジタル的に制御する方法であって、
第１の基準電圧を発生するステップと、
第１の基準電圧を、比較器の第１の入力端子に印加するステップと、
基準ドライバ回路の出力パッドと第１の電圧電源端子との間に、予め定められた基準抵抗を結合するステップと、
基準ドライバ回路内の第１のトランジスタの組のサブセットをオンにするステップとを含み、第１のトランジスタの組は、出力電圧が出力パッド上で展開するよう、第２の電圧電源端子と出力パッドとの間に並列に接続され、
出力電圧を、比較器の第２の入力端子に印加するステップと、
比較器により与えられる出力信号に応答して、基準ドライバ回路内の第１のトランジスタの組のサブセットおよび活性化ドライバ回路内の対応するトランジスタのサブセットを変更するステップとを含む方法。
【請求項７】
集積回路チップ上の回路のインピーダンスを制御するためのシステムであって、前記システムは、
第１の基準回路を含み、前記第１の基準回路は、
第１のパッドと、
ＶＣＣ電源端子と第１のパッドとの間に並列に結合される第１のトランジスタの組と、
第１の基準電圧を発生するための第１の基準電圧回路と、
第１のパッドからのパッド電圧および第１の基準電圧を受けるよう結合される第１の比較器と、
第１の比較器から制御信号を受けるよう結合され、これに応答して、第１のトランジスタの組のサブセットをオンにして、第１のトランジスタの組のサブセットのオン抵抗を、第１の抵抗器の抵抗に対応させる、第１の制御回路とを含む、システム。
【請求項８】
第１の基準電圧回路は、複数の基準電圧を発生するよう制御される、請求項７に記載のシステム。
【請求項９】
第１の基準回路はさらに、第１のパッドと接地電源端子との間に結合される第１の抵抗器を含み、第１のトランジスタの組のサブセットのオン抵抗は、第１の抵抗器の抵抗に等しい、請求項７に記載のシステム。
【請求項１０】
第１の基準回路はさらに、第１のパッドと接地電源端子との間に結合される第１の抵抗器を含み、第１の抵抗器は集積回路チップ上に位置付けられる、請求項７に記載のシステム。
【請求項１１】
第１の抵抗器は、第１のパッドと接地電源端子との間に並列に結合される、１または２以上のオンにされたトランジスタを含む、請求項１０に記載のシステム。
【請求項１２】
第１の制御回路は、集積回路チップの動作中の条件の変化に応答して、第１のトランジスタの組のサブセットを動的に変化させるよう制御される、請求項７に記載のシステム。
【請求項１３】
第１の制御回路により決定される、第１のトランジスタの組のサブセットに対応する回路内のトランジスタをオンすることによって、１または２以上の回路を動作させるための手段をさらに含む、請求項７に記載のシステム。
【請求項１４】
１または２以上の回路は、対応する回路をトライステート状態とするようにアサートされるトライステート制御信号を受けるよう結合される、請求項１３に記載のシステム。
【請求項１５】
回路の１つは、第１の制御回路により決定される第１のトランジスタの組のサブセットに対応するトランジスタをオンにするよう制御され、それによってライン終端を行なうよう回路を構成する、請求項１４に記載のシステム。
【請求項１６】
ライン終端はシングルエンドの終端である、請求項１５に記載のシステム。
【請求項１７】
第２の基準回路をさらに含み、前記第２の基準回路は、
第２のパッドと、
接地電源端子と第２のパッドとの間に並列に結合される第２のトランジスタの組と、
第２の基準電圧を発生するよう制御される第２の基準電圧発生器と、
第２のパッドからのパッド電圧と第２の基準電圧とを受けるよう結合される第２の比較器と、
第２の比較器から制御信号を受けるよう結合され、これに応答して、第２のトランジスタの組のサブセットをオンにし、第２のトランジスタの組のサブセットのオン抵抗を、第２の抵抗器の抵抗に対応させる、第２の制御回路とを含む、請求項７に記載のシステム。
【請求項１８】
集積回路チップの外部にある第１の抵抗器、および、第２のパッドとＶＣＣ電源端子との間に並列に結合される１または２以上のオンにされたトランジスタを含む第２の抵抗器をさらに含む、請求項１７に記載のシステム。
【請求項１９】
回路の１つが、第１の制御回路により決定される第１のトランジスタの組のサブセットに対応するトランジスタをオンにし、かつ第２の制御回路により決定される第２のトランジスタの組のサブセットに対応するトランジスタをオンにするよう制御され、それによってライン終端を行なうよう回路を構成する、請求項１７に記載のシステム。
【請求項２０】
集積回路チップ上の回路のインピーダンスを制御するためのシステムであって、前記システムは、
第１のパッドと、
接地電源端子と第１のパッドとの間に並列に結合される第１のトランジスタの組と、
第１の基準電圧を発生するための第１の基準電圧回路と、
第１のパッドからのパッド電圧と第１の基準電圧を受けるよう結合される第１の比較器と、
第１の比較器から制御信号を受けるよう結合され、これに応答して、第１のトランジスタの組のサブセットをオンにし、第１のトランジスタの組のサブセットのオン抵抗を、第１の抵抗器の抵抗に対応させる、第１の制御回路とを含む第１の基準回路を含む、システム。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、集積回路用入力／出力回路に関する。この発明は特に、集積回路の入力／出力回路用の被制御インピーダンスに関する。
【０００２】
【関連分野】
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラマブル論理装置（ＰＬＤ）は典型的には、外部データを出力しかつ受取るための入力／出力ブロック（ＩＯＢ）を含む。したがって、ＩＯＢは、出力ドライバ回路を含むであろう。図１は、従来の出力ドライバ回路１００のブロック図であり、出力ドライバ回路１００は、入力端子１０１、出力端子１０２、ｐチャネルトランジスタ１０３１〜１０３Ｎ、ｎチャネルトランジスタ１０４１〜１０４ＮおよびＩ／Ｏパッド１０５を含む。入力端子１０１は、トランジスタ１０３１〜１０３Ｎのゲートおよびトランジスタ１０４１〜１０４Ｎのゲートに結合される。ｐチャネルトランジスタ１０３１〜１０３Ｎのソース端子は、ＶＣＣ電源電圧端子に結合され、ｎチャネルトランジスタ１０４１〜１０４Ｎのソース端子は、接地端子に結合される。トランジスタ１０３１〜１０３Ｎおよび１０４１〜１０４Ｎのドレイン端子は、出力端子１０２を介してＩ／Ｏパッド１０５に結合される。
【０００３】
論理ロー信号が入力端子１０１に印加されるとき、ｐチャネルトランジスタ１０３１〜１０３Ｎはすべてオンにされ、それによってＩ／Ｏパッド１０５をＶＣＣ電源電圧端子と結合する。この条件下で、ドライバ回路１００は予め定められた抵抗をＩ／Ｏパッド１０５に与える。この抵抗は、トランジスタ１０３１〜１０３Ｎの並列で考えるオン抵抗により決定される。
【０００４】
同様に、論理ハイ信号が入力端子１０１に印加されるとき、ｎチャネルトランジスタ１０４１〜１０４Ｎはすべてオンにされ、それによってＩ／Ｏパッド１０５を接地端子と結合する。この条件下で、ドライバ回路１００はＩ／Ｏパッド１０５に予め定められた抵抗を与える。この抵抗は、トランジスタ１０４１〜１０４Ｎの並列で考えるオン抵抗により決定される。
【０００５】
ある状況下では、Ｉ／Ｏパッド１０５に与えられる抵抗が、Ｉ／Ｏパッド１０５と結合される外部抵抗と予め定められた関係を有することが望ましい。たとえば、Ｉ／Ｏパッド１０５に与えられる抵抗が、Ｉ／Ｏパッド１０５と結合されるトレースまたは配線のインピーダンスに一致し、信号の整合性を高めることが望ましい。
【０００６】
残念ながら、出力ドライバ回路１００により与えられる抵抗は、予め定められた値に固定され、そのため、ドライバ回路を異なったトレースまたは配線のインピーダンスに最適化することが妨げられる。したがって、ドライバ回路１００の動作柔軟性は限定される。加えて、出力ドライバ回路１００の予め定められた抵抗値は、温度、電圧および／またはプロセスの変動に応答して変化するであろう。したがって、出力ドライバ回路１００の予め定められた抵抗が、当初はＩ／Ｏパッド１０５と結合されるトレースまたは配線のインピーダンスと所望の関係を有していたとしても、温度、電圧またはプロセスの変化に応答して出力ドライバ回路１００の抵抗が変化するに伴い、この関係は変わるかもしれない。
【０００７】
したがって、上述のドライバ回路１００の欠点を克服する出力ドライバ回路を有することが望ましい。
【０００８】
【発明の概要】
したがって、この発明は、集積回路チップ上の出力ドライバ回路のインピーダンスを制御するためのシステムを提供する。少なくとも１つの出力ドライバ回路が選択され、ｐチャネル基準回路として動作し、少なくとも１つの出力ドライバ回路が選択され、ｎチャネル基準回路として動作する。他の出力ドライバ回路は、選択されて、活性化出力ドライバ回路および／またはライン終端回路として動作する。
【０００９】
一実施例において、ｐチャネル基準回路は、ＶＣＣ電源端子と第１のパッドとの間に並列に結合されるｐチャネルトランジスタの第１の組と、第１のパッドと接地電源端子との間に結合されるｐチャネル基準抵抗器ＲＰＲＥＦとを含む。制御回路が、ｐチャネルトランジスタの第１の組のうちどのトランジスタのサブセットがオンにされて、基準抵抗器ＲＰＲＥＦとの予め定められた対応を与えるべきかを決定する。たとえば、制御回路は、ｐチャネルトランジスタの第１の組のうちどのトランジスタのサブセットがオンにされて、基準抵抗器ＲＰＲＥＦの抵抗と一致させるべきかを決定してよい。この決定をするため、第１の基準電圧発生器が、第１の比較器にｐチャネル基準電圧ＶＰＲＥＦを与える。第１の比較器は、ｐチャネル基準電圧ＶＰＲＥＦを第１のパッド上の電圧と比較する。これに応答して、第１の比較器は、ｐチャネルトランジスタの第１の組のうちオンにされたトランジスタの抵抗が、ｐチャネル基準抵抗器ＲＰＲＥＦおよびｐチャネル基準電圧ＶＰＲＥＦに関して決定された関係を有するか否かを示す制御信号を発生する。制御回路は、所望の対応が与えられるまで、オンにされるｐチャネルトランジスタのサブセットを調整する。
【００１０】
次に、制御回路は、１または２以上の活性化出力ドライバ回路の選択されたグループをアドレス指定し、オンにされたｐチャネルトランジスタの決定されたサブセットを特定する情報を送る。次に、この活性化出力ドライバ回路の選択されたグループは、ｐチャネルトランジスタの決定されたサブセットに対応するトランジスタをオンにし、論理ハイの出力信号を駆動するかまたは所望のライン終端を与える。
【００１１】
一実施例では、制御回路は、チップの動作中にｐチャネルトランジスタの決定されたサブセットを動的に更新し、それによって温度、電圧およびプロセスの変動を補償する。
【００１２】
他実施例では、第１の基準電圧発生器が、複数の異なったｐチャネル基準電圧ＶＰＲＥＦを与えるよう構成される。そして制御回路は、異なったｐチャネル基準電圧の各々について、オンにされたｐチャネルトランジスタの異なったサブセットを決定する。そして制御回路は、各々異なったグループがｐチャネルトランジスタの制御回路により決定される異なったサブセットを能動化するよう構成されている、活性化出力ドライバ回路の異なったグループをアドレス指定する。
【００１３】
一実施例では、ｐチャネルトランジスタの第１の組は、同一の抵抗を有する微調整ｐチャネルトランジスタと、２進値で表される抵抗を有する粗調整ｐチャネルトランジスタとを含む。
【００１４】
ｎチャネル基準回路は、ｐチャネル基準回路と同様の態様で構成および制御される。特に、ｎチャネル基準回路は、接地電源端子と第２のパッドとの間に並列に結合されるｎチャネルトランジスタの第１の組と、第２のパッドとＶＣＣ電源端子との間に結合されるｎチャネル基準抵抗器ＲＮＲＥＦとを含む。制御回路は、ｎチャネルトランジスタの第１の組のうちどのトランジスタのサブセットがオンにされて、基準抵抗器ＲＮＲＥＦとの予め定められた対応を与えるべきかを決定する。この決定を行なうため、第２の基準電圧発生器が、第２の比較器にｎチャネル基準電圧ＶＮＲＥＦを与える。第２の比較器は、ｎチャネル基準電圧ＶＮＲＥＦと第２のパッド上の電圧とを比較する。これに応答して、第２の比較器は、ｎチャネルトランジスタの第１の組のうちのオンにされたトランジスタの抵抗が、ｎチャネル基準抵抗器ＲＮＲＥＦおよびｎチャネル基準電圧ＶＮＲＥＦに関して決定された関係を有するか否かを示す制御信号を発生する。制御回路は、所望の対応が与えられるまで、オンにされたｎチャネルトランジスタのサブセットを調整する。
【００１５】
次に制御回路は、１または２以上の活性化出力ドライバ回路の選択されたグループをアドレス指定し、オンにされたｎチャネルトランジスタの決定されたサブセットを特定する情報を送る。次に、この活性化出力ドライバ回路の選択されたグループは、ｎチャネルトランジスタの決定されたサブセットに対応するトランジスタをオンにし、論理ローの出力信号を駆動するかまたは所望のライン終端を与えるであろう。
【００１６】
全体として、ｎチャネル基準回路は、ｐチャネル基準回路と同様の態様で制御できる。
【００１７】
特定の実施例において、ｐチャネル基準回路により決定されるｐチャネルトランジスタのサブセットは、ｎチャネル基準回路に送られる。これに応答して、ｎチャネル基準回路は、対応するｐチャネルトランジスタのサブセットをオンにし、ｎチャネル基準抵抗を与える。これによって、２つの別個の外部基準抵抗器の必要が除かれる。
【００１８】
以下の説明および図面を参照することで、この発明は、より十分に理解されるであろう。
【００１９】
【好ましい実施例の詳細な説明】
図２は、この発明の一実施例による出力ドライバ２００の回路図である。出力ドライバ２００は、デジタル制御インピーダンス（ＤＣＩ）回路２０１と、ｐチャネルプルアップトランジスタＰ１〜Ｐ７およびＰ１１〜Ｐ１５と、ｎチャネルプルダウントランジスタＮ１〜Ｎ７およびＮ１１〜Ｎ１５と、Ｉ／Ｏパッド２０２とを含む。ｐチャネルプルアップトランジスタＰ１〜Ｐ７およびＰ１１〜Ｐ１５を、一括してｐチャネルトランジスタ２１１と呼び、ｎチャネルプルダウントランジスタＮ１〜Ｎ７およびＮ１１〜Ｎ１５を、一括してｎチャネルトランジスタ２１２と呼ぶ。他実施例においては、トランジスタの他の組合せを使用し得る。
【００２０】
以下にさらに詳細に示すように、ｐチャネルトランジスタＰ１〜Ｐ７は、「微調整」トランジスタとして使用され、各々「ＹＰ」ジーメンスのオンコンダクタンスを有する。同様に、ｎチャネルトランジスタＮ１〜Ｎ７は、「微調整」トランジスタとして使用され、各々「ＹＮ」ジーメンスのオンコンダクタンスを有する。ｐチャネルトランジスタＰ１１〜Ｐ１５は、「粗調整」トランジスタとして使用され、それぞれ、１ＸＰ、２ＸＰ、４ＸＰ、８ＸＰおよび１６ＸＰジーメンスのオンコンダクタンスを有する。ｎチャネルトランジスタＮ１１〜Ｎ１５もまた、「粗調整」トランジスタとして使用され、それぞれ１ＸＮ、２ＸＮ、４ＸＮ、８ＸＮおよび１６ＸＮジーメンスのオンコンダクタンスを有する。説明される実施例では、ＹＰはほぼＸＰに等しく、ＹＮはほぼＸＮ／２に等しい。他の実施例では、他のコンダクタンス値を使用し得る。
【００２１】
微ｐチャネルトランジスタＰ１〜Ｐ７および粗ｐチャネルトランジスタＰ１１〜Ｐ１５各々のソースはＶＣＣ電圧電源端子に結合される。微ｎチャネルトランジスタＮ１〜Ｎ７および粗ｎチャネルトランジスタＮ１１〜Ｎ１５各々のソースは、接地電圧電源端子に結合される。トランジスタＰ１〜Ｐ７、Ｐ１１〜Ｐ１５、Ｎ１〜Ｎ７およびＮ１１〜Ｎ１５のドレインは、Ｉ／Ｏパッド２０２と結合される。
【００２２】
微ｐチャネルトランジスタＰ１〜Ｐ７のゲートは、それぞれＤＣＩ回路２０１から制御信号ＦＰ１〜ＦＰ７を受けるよう結合される。同様に、粗ｐチャネルトランジスタＰ１１〜Ｐ１５のゲートは、それぞれＤＣＩ回路２０１から制御信号ＣＰ１１〜ＣＰ１５を受けるよう結合される。
【００２３】
微ｎチャネルトランジスタＮ１〜Ｎ７のゲートは、それぞれＤＣＩ回路２０１から制御信号ＦＮ１〜ＦＮ７を受けるよう結合される。同様に、粗ｎチャネルトランジスタＮ１１〜Ｎ１５のゲートは、それぞれＤＣＩ回路２０１から制御信号ＣＮ１１〜ＣＮ１５を受けるよう結合される。
【００２４】
ＤＣＩ回路２０１は、各々論理ハイまたは論理ローの値を有する、データ入力信号ＤＩＮおよびトライステート信号３ＳＴを受けるよう構成される。通常、もし、３ＳＴ信号が論理ロー値を有し（すなわちドライバ２００がトライステート状態でなく）、かつ、ＤＩＮ信号が論理ロー値を有すれば、ＤＣＩ回路２０１は、１または２以上の制御信号ＦＰ１〜ＦＰ７、ＣＰ１１〜ＣＰ１５を論理ロー値にアサートし、それによって、１または２以上のｐチャネルトランジスタＰ１〜Ｐ７、Ｐ１１〜Ｐ１５をオンにする。オンにされたｐチャネルトランジスタは、以下にさらに詳細に説明する態様で選択される。ＤＣＩ回路２０１はまた、論理ローの制御信号ＦＮ１〜ＦＮ７、ＣＮ１１〜ＣＮ１５を与え、それによって、ｎチャネルトランジスタＮ１〜Ｎ７およびＮ１１〜Ｎ１５すべてをオフにする。その結果、パッド２０２が、オンにされたｐチャネルトランジスタを介してＶＣＣ電圧電源端子と結合される。ＤＣＩ回路２０１は、オンにされたｐチャネルトランジスタを選択して、ＶＣＣ電圧電源端子とパッド２０２との間に特定の抵抗を与える。
【００２５】
もし３ＳＴ信号が論理ハイ値を有すれば、出力ドライバ回路２００はトライステート状態であり、通常、パッド２０２を駆動しないであろう。しかしもし出力ドライバ回路２００が、（以下にさらに詳細に説明するように）伝送ライン終端を行なうために使用されるのであれば、出力ドライバ回路２００は、ｎチャネルトランジスタおよび／またはｐチャネルトランジスタの組合せをオンして、適切な伝送ライン終端抵抗を与えるよう、構成されるであろう。この場合、３ＳＴ信号はライン終端には何ら影響を有さない。
【００２６】
以下に説明する例においては、粗ｐチャネルトランジスタＰ１１〜Ｐ１５は、２進カウント値の順序で能動化され、粗抵抗調整を行なう。そして微ｐチャネルトランジスタＰ１〜Ｐ７は、能動化または不能動化され、微抵抗調整を行なう。たとえば、微ｐチャネルトランジスタＰ１〜Ｐ３および粗ｐチャネルトランジスタＰ１３が、ＤＩＮ信号がロー値を有するときに、オンにされるであろう。この例では、出力ドライバ回路２００のｐチャネル部分の等価コンダクタンスはＸＰ＋ＸＰ＋ＸＰ＋４ＸＰ、または７ＸＰジーメンスに等しいであろう。
【００２７】
もし、３ＳＴ信号が論理ロー値を有し、かつＤＩＮ信号が論理ハイ値を有すれば。ＤＣＩ回路２０１は、１または２以上の制御信号ＦＮ１〜ＦＮ７、ＣＮ１１〜ＣＮ１５を論理ハイ値にアサートし、それによって、１または２以上のｎチャネルトランジスタＮ１〜Ｎ７、Ｎ１１〜Ｎ１５をオンにする。オンにされたｎチャネルトランジスタは、以下にさらに詳細に説明する態様で選択される。ＤＣＩ回路２０１はまた、論理ハイの制御信号ＦＰ１〜ＦＰ７、ＣＰ１１〜ＣＰ１５を与え、それによって、ｐチャネルトランジスタＰ１〜Ｐ７およびＰ１１〜Ｐ１５すべてをオフにする。その結果、パッド２０２が、オンにされたｎチャネルトランジスタを介して接地端子に結合される。ＤＣＩ回路２０１は、オンにされたｎチャネルトランジスタを選択して、接地端子とパッド２０２との間に、特定の抵抗を与える。
【００２８】
以下に説明する例においては、粗ｎチャネルトランジスタＮ１１〜Ｎ１５は、２進カウント値の順序でオンにされ、粗抵抗調整を行なう。そして微ｎチャネルトランジスタＮ１〜Ｎ７は、能動化または不能動化され、微抵抗調整を行なう。たとえば、微ｎチャネルトランジスタＮ１〜Ｎ２および粗ｎチャネルトランジスタＮ１１およびＮ１４が、ＤＩＮ信号がハイ値を有するときに、オンにされるであろう。この例では、出力ドライバ回路２００のｎチャネル部分の等価コンダクタンスは、ＸＮ／２＋ＸＮ／２＋ＸＮ＋８ＸＮまたは１０ＸＮジーメンスに等しいであろう。
【００２９】
チップは、出力ドライバ回路２００と同一の複数の出力ドライバ回路を含むであろう。通常、１出力ドライバ回路がｐチャネル基準回路として選択され、どのｐチャネルトランジスタがオンにされて、論理ハイ出力値用の所望の抵抗または所望の伝送ライン終端を与えねばならないかを決定するために使用される。同様に、１出力ドライバ回路がｎチャネル基準回路として選択され、どのｎチャネルトランジスタがオンにされて、論理ロー出力値用の所望の抵抗または所望の伝送ライン終端を与えねばならないか決定するため使用される。そして、ｐチャネル基準回路およびｎチャネル基準回路により行なわれる決定は、他の活性化出力ドライバ回路へ送られ、かつ、他の活性化出力ドライバ回路により使用される。
【００３０】
図３は、この発明の一実施例による、出力ドライバ回路２００のｐチャネルトランジスタＰ１〜Ｐ７およびＰ１１〜Ｐ１５が、外部抵抗３０５に関して制御される、一般的態様を示す回路図である。すなわち、図３は、ｐチャネル基準回路として使用される出力ドライバ回路２００を示す。図３に示すように、抵抗ＲＰＲＥＦを有する外部抵抗器３０５は、パッド２０２と接地との間に結合される。内部で、パッド２０２はまた、比較器３０３の正入力端子と結合される。比較器３０３の負入力端子は、基準電圧発生器３１１からｐチャネル基準電圧ＶＰＲＥＦを受けるよう結合される。説明される例では、基準電圧発生器３１１は、ＶＣＣ電圧源と接地電源との間に直列接続される１対の抵抗器３０１〜３０２を含む。抵抗器３０１〜３０２は、共通ノードで接続され、ＶＰＲＥＦ電圧を与える。説明される例では、抵抗器３０１〜３０２は、各々Ｒオームの抵抗を有する。その結果、基準電圧ＶＰＲＥＦは、約ＶＣＣ／２の値を有する。パッド２０２上の電圧は、能動化されたｐチャネルトランジスタ２１１の等価オン抵抗が、基準抵抗器３０５の抵抗ＲＰＲＥＦにほぼ等しいとき、ほぼＶＣＣ／２の電圧を示すであろう。他の例では、抵抗器３０１および３０２について他の抵抗値および抵抗比が使用できる。
【００３１】
ＤＣＩ回路２０１は、以下のように動作する。まずｐチャネルトランジスタＰ１〜Ｐ７およびＰ１１〜Ｐ１５すべてがオフされる。その結果、パッド２０２上の電圧が、基準電圧ＶＰＲＥＦよりも低い電圧に引下げられる。その結果、比較器３０３が論理ローのＨＩ＿ＬＯ＿Ｐ出力信号を与える。
【００３２】
そしてＤＣＩ回路２０１は、論理ローの制御信号ＦＰ１〜ＦＰ３をアサートし、それによって、微ｐチャネルトランジスタＰ１〜Ｐ３（３ＸＰジーメンス）をオンする。もし、微ｐチャネルトランジスタＰ１〜Ｐ３の等価抵抗が抵抗ＲＰＲＥＦよりも大きければ、パッド２０２上の電圧は基準電圧ＶＰＲＥＦよりも小さくなるであろう。その結果、比較器３０３は論理ローのＨＩ＿ＬＯ＿Ｐ出力信号を与えるであろう。
【００３３】
これに応答して、ＤＣＩ回路２０１は、論理ローの制御信号ＣＰ１１をアサートし、それによって（微ｐチャネルトランジスタＰ１〜Ｐ３とともに）粗ｐチャネルトランジスタＰ１１（ＸＰジーメンス）をオンする。
【００３４】
なお、粗ｐチャネルトランジスタが選択される間、まず初めはこれらのトランジスタのうち３つＰ１〜Ｐ３をオンすることにより、微ｐチャネルトランジスタＰ１〜Ｐ７が、その範囲のほぼ中間点に設定される。これによって、抵抗を増加または減少させる必要のあるときに、微ｐチャネルトランジスタＰ１〜Ｐ７に適切な動作範囲を維持させることができる。
【００３５】
もし微ｐチャネルトランジスタＰ１〜Ｐ３および粗ｐチャネルトランジスタＰ１１の等価抵抗が、依然として抵抗ＲＰＲＥＦよりも大きければ、パッド２０２上の電圧は、やはり基準電圧ＶＰＲＥＦよりも小さいであろう。その結果、比較器３０３は、再び論理ローのＨＩ＿ＬＯ＿Ｐ出力信号を与えるであろう。これに応答して、ＤＣＩ回路２０１は、粗制御信号ＣＰ１１をデアサートし（ハイ）かつ粗制御信号ＣＰ１２をアサートし（ロー）、それによって、（微ｐチャネルトランジスタＰ１〜Ｐ３とともに）粗ｐチャネルトランジスタＰ１２をオンする（２ＸＰジーメンス）。
【００３６】
もし、微ｐチャネルトランジスタＰ１〜Ｐ３および粗ｐチャネルトランジスタＰ１２の等価抵抗が、依然として抵抗ＲＰＲＥＦよりも大きければ、パッド２０２上の電圧はやはり基準電圧ＶＰＲＥＦよりも小さいであろう。その結果、比較器３０３は、再び論理ローのＨＩ＿ＬＯ＿Ｐ出力信号を与えるであろう。これに応答して、ＤＣＩ回路２０１は、粗制御信号ＣＰ１１およびＣＰ１２の両方をアサートし（ロー）、それによって、（微ｐチャネルトランジスタＰ１〜Ｐ３とともに）粗ｐチャネルトランジスタＰ１１〜Ｐ１２をオンする（３ＸＰジーメンス）。
【００３７】
微ｐチャネルトランジスタＰ１〜Ｐ３および能動化された粗ｐチャネルトランジスタの等価抵抗が、基準抵抗ＲＰＲＥＦよりも小さくなるまで、粗ｐチャネルトランジスタＰ１１〜Ｐ１５を、２進カウント値の順序でオンにして（たとえば、１ＸＰ、２ＸＰ、３ＸＰ、４ＸＰ、５ＸＰ、６ＸＰ…）このシーケンスが続けられる。この時点で、パッド２０２上の電圧は、基準電圧ＶＰＲＥＦよりも大きくなるであろうし、それによって、論理ハイのＨＩ＿ＬＯ＿Ｐ信号が与えられる。これに応答して、ＤＣＩ回路２０１は、ＨＩ＿ＬＯ＿Ｐ信号をハイにした２進カウント値の前の２進カウント値まで、粗ｐチャネルトランジスタを戻す。
【００３８】
たとえば、もし微ｐチャネルトランジスタＰ１〜Ｐ３および粗ｐチャネルトランジスタＰ１２およびＰ１３の等価抵抗（６ＸＰ）が基準抵抗ＲＰＲＥＦよりも小さければ、論理ハイのＨＩ＿ＬＯ＿Ｐ信号が発生されるであろう。これに応答して、ＤＣＩ回路２０１は、制御信号ＣＰ１２をデアサートし（ハイ）、それによって、粗ｐチャネルトランジスタＰ１２をオフにする。ＤＣＩ回路２０１はまた、論理ローの制御信号ＣＰ１１およびＣＰ１３をアサートし、それによって、粗ｐチャネルトランジスタＰ１１およびＰ１３をオンにする（５ＸＰ）。こうして、粗ｐチャネルトランジスタＰ１１およびＰ１３が、この時点での動作方式の継続中、唯一のオンにされた粗ｐチャネルトランジスタとして選択される。ｐチャネルトランジスタ２１１のオン抵抗のさらなる調整はすべて、微ｐチャネルトランジスタＰ１〜Ｐ７の能動化および不能動化により行なわれる。
【００３９】
上述の粗調整の後、もし粗ｐチャネルトランジスタＰ１１およびＰ１３ならびに微ｐチャネルトランジスタＰ１〜Ｐ３が、基準抵抗ＲＰＲＥＦよりも大きな等価抵抗を示したならば、比較器３０３は再び、ＤＣＩ回路２０１へ論理ローＨＩ＿ＬＯ＿Ｐ信号を与える。粗トランジスタＰ１１およびＰ１３は既に設定されているため、ＤＣＩ回路２０１はこの時点では微ｐチャネルトランジスタを調整するのみであろう。したがって、ＤＣＩ回路２０１は、（ＦＰ１〜ＦＰ３、ＣＰ１１およびＣＰ１３信号に加え）ＦＰ４制御信号をアサートし、それによって、（微ｐチャネルトランジスタＰ１〜Ｐ３および粗ｐチャネルトランジスタＰ１１およびＰ１３に加えて）微ｐチャネルトランジスタＰ４をオンにする。もしｐチャネルトランジスタＰ１〜Ｐ４、Ｐ１１およびＰ１３の等価抵抗が基準抵抗ＲＰＲＥＦよりも小さければ、比較器３０３はハイのＨＩ＿ＬＯ＿Ｐ信号を与えるであろう。これに応答して、ＤＣＩ回路２０１は、続いて微ｐチャネルトランジスタＰ４をオフにするであろう。
【００４０】
もし、微ｐチャネルトランジスタＰ１〜Ｐ４および粗ｐチャネルトランジスタＰ１１およびＰ１３の等価抵抗が、基準抵抗ＲＰＲＥＦよりも大きければ、比較器３０３は、再びローのＨＩ＿ＬＯ＿Ｐ出力信号を与えるであろう。これに応答して、ＤＣＩ回路２０１は（ＦＰ１〜ＦＰ４、ＣＰ１１およびＣＰ１３信号に加えて）ＦＰ５信号をアサートするであろうし、それによって、（微ｐチャネルトランジスタＰ１〜Ｐ４ならびに粗ｐチャネルトランジスタＰ１１およびＰ１３に加えて）微ｐチャネルトランジスタＰ５をオンにする。もし、ｐチャネルトランジスタＰ１〜Ｐ５、Ｐ１１およびＰ１３の等価抵抗が、基準抵抗ＲＰＲＥＦよりも小さい（またはよりも大きい）ならば、比較器３０３は、ハイ（またはロー）のＨＩ＿ＬＯ＿Ｐ出力信号を与えるであろう。動作はこの態様で継続し、必要に応じて微ｐチャネルトランジスタが調整される。その結果、オンにされたｐチャネルトランジスタの等価抵抗は、基準抵抗ＲＰＲＥＦに関して予め定められた関係を有するようになる。より効果的には、オンにされたｐチャネルトランジスタの数は、等価抵抗を維持するよう、さらにシステムの動作条件（たとえば温度および／または電圧の変化）に応答してさらに変更される。
【００４１】
以下にさらに詳細に説明するように、ｐチャネル基準回路（図３）内の能動化されたトランジスタを特定する情報は、他の出力ドライバ回路に送られ、これらの他の出力ドライバ回路は、同一のトランジスタをｐチャネル基準回路として能動化することにより動作される。
【００４２】
図４は、この発明の一実施例による、出力ドライバ回路２００のｎチャネルトランジスタＮ１〜Ｎ７およびＮ１１〜Ｎ１５が、外部抵抗４０５と一致させられる、一般的態様を示す回路図である。つまり、図４は、ｎチャネル基準回路として使用される出力ドライバ回路２００を示す。図４に示されるように、抵抗ＲＮＲＥＦを有する外部抵抗器４０５が、パッド２０２とＶＣＣ電源端子との間に結合される。最初、パッド２０２はさらに、比較器４０３の正入力端子と結合される。比較器４０３の負入力端子は、基準電圧発生器４１１からの基準電圧ＶＮＲＥＦを受けるよう結合される。説明される例においては、基準電圧発生器４１１は、ＶＣＣ電源端子と接地端子との間に直列接続される１対の抵抗器４０１〜４０２を含む。抵抗器４０１〜４０２は、共通ノードで接続され、ＶＮＲＥＦ電圧を与える。説明される例では、抵抗器４０１〜４０２は各々Ｒオームの抵抗を有する。その結果、基準電圧ＶＮＲＥＦは、約ＶＣＣ／２の値を有する。パッド２０２上の電圧は、オンにされたｎチャネルトランジスタにより与えられる抵抗が、基準抵抗器４０５の抵抗ＲＮＲＥＦにほぼ等しいとき、ほぼＶＣＣ／２の電圧を示すであろう。
【００４３】
ＤＣＩ回路２０１は、図３に関連して上に説明したように、ｐチャネルトランジスタが選択されるのと同様の態様で、能動化されるべきｎチャネルトランジスタを選択する。したがって、ｎチャネルトランジスタＮ１〜Ｎ７およびＮ１１〜Ｎ１５はすべて、初めはＤＣＩ回路２０１によりオフされる。そして、微ｎチャネルトランジスタＮ１〜Ｎ３が、ＤＣＩ回路２０１によりオンされる。必要に応じて、比較器４０３が論理ローのＨＩ＿ＬＯ＿Ｎ出力信号を与えるまで、粗ｎチャネルトランジスタＮ１１〜Ｎ１５が、２進カウント値の順序でオンにされる。論理ローのＨＩ＿ＬＯ＿Ｎ出力信号を検出すると、ＤＣＩ回路２０１は、前の２進カウント値に対応する粗ｎチャネルトランジスタを能動化し、微ｎチャネルトランジスタＮ１〜Ｎ７を使用してさらなる調整すべてを行なう。
【００４４】
以下にさらに詳細に説明するように、（図４中）ｎチャネル基準回路内の能動化されたトランジスタを特定する情報は、他の出力ドライバ回路に送られ、これらの他の出力ドライバ回路は、同一のトランジスタをｎチャネル基準回路として能動化することにより動作させられる。その結果、各出力ドライバ回路は、外部基準抵抗を基準とするであろう。これによって、効果的に出力ドライバ回路の動作が最適化される。
【００４５】
他実施例では、上に説明した線形探索アルゴリズムに代わり、オンにされるべきｐチャネルトランジスタまたはｎチャネルトランジスタを決定するために、バイナリサーチアルゴリズムを使用することができる。
【００４６】
一実施例により、ＤＣＩ回路２０１による調整は、動的に能動化または不能動化され得る。たとえば、ＤＣＩ回路２０１が、どの粗および微ｐチャネルトランジスタがオンにされるべきか、および、どの粗および微ｎチャネルトランジスタがオンにされるべきかを決定した後、ＤＣＩ回路２０１が、能動化された／不能動化されたトランジスタにさらに変更を加えることを防止し得る。つまり、もしＤＣＩ回路２０１が初めに、ｐチャネルトランジスタＰ１〜Ｐ３、Ｐ１３およびＰ１５がオンされるべきであると決定していれば、ＤＣＩ回路２０１によるさらなる調整は不能動化され得、それによって、ＤＣＩ回路２０１が再び能動化されるまで、変更なしにこのｐチャネル決定が使用される。
【００４７】
上に説明する実施例では、基準電圧ＶＰＲＥＦおよびＶＮＲＥＦの両方が約ＶＣＣ／２の値を有し、したがって、ｐチャネルトランジスタが基準抵抗３０５（ＲＰＲＥＦ）を基準とし、ｎチャネルトランジスタが基準抵抗４０５（ＲＮＲＥＦ）を基準とする。他実施例では、基準電圧ＶＰＲＥＦおよびＶＮＲＥＦは、それぞれ約２ＶＣＣ／３およびＶＣＣ／３の値を有するよう変更され得る。これによって、ｐチャネルトランジスタが、効果的に基準抵抗３０５（ＲＰＲＥＦ）の２分の１を基準に設定され、ｎチャネルトランジスタが、基準抵抗４０５（ＲＮＲＥＦ）の２分の１を基準に設定される。他実施例では、基準電圧ＶＰＲＥＦおよびＶＮＲＥＦは、他の値を有するよう変更され得、オンにされたトランジスタが、基準抵抗器３０５および４０５に関して異なった関係を持つであろう。このため、有利に基準抵抗器は、使用される異なった値を有することができる。
【００４８】
他実施例では、外部基準抵抗器４０５を除くことができる。この実施例では、ｎチャネル基準回路用の基準抵抗は、基準抵抗器３０５に応答してｐチャネル基準回路により決定されるｐチャネルトランジスタ２１１をオンにすることで与えられる。つまり、もしｐチャネル基準回路が、粗ｐチャネルトランジスタＰ１３およびＰ１５ならびに微ｐチャネルトランジスタＰ１〜Ｐ４がオンにされて、基準抵抗器３０５との所望の対応を与えねばならないと決定したならば、これらのトランジスタＰ１〜Ｐ４、Ｐ１３およびＰ１５が、ｎチャネル基準回路内でオンにされる。そして、ｎチャネル基準回路は、出力ドライバ回路内のオンにされたｐチャネルトランジスタに対応して、どのｎチャネルトランジスタ２１２がオンにされねばならないかを決定する。この態様で、ｎチャネルトランジスタ２１２は、ｎチャネル基準回路によりオンされ、間接的に外部基準抵抗ＲＰＲＥＦ３０５を基準に設定される。
【００４９】
同様の態様で、外部基準抵抗器３０５を除くことができる。この実施例では、ｎチャネル基準回路は、外部基準抵抗４０５（ＲＮＲＥＦ）に応答してどのｎチャネルトランジスタがオンにされねばならないかを決定する。そしてこの情報は、ｐチャネル基準回路へ送られ、ｐチャネル基準回路内で同一のｎチャネルトランジスタがオンされる。そして、ｐチャネル基準回路は、どのｐチャネルトランジスタがオンして、オンにされたｎチャネルトランジスタに対応させねばならないかを決定する。この態様で、ｐチャネル基準回路によりオンされるｐチャネルトランジスタは、間接的に外部基準抵抗４０５を基準に設定される。
【００５０】
上述のように、基準抵抗に応答して、出力ドライバ回路内で能動化されるｐチャネルトランジスタおよびｎチャネルトランジスタを調整することは、有利に出力ドライバ回路が、基準抵抗器に関して特定の抵抗を示すことを可能にする。この態様で調整される出力ドライバ回路は、デジタル制御インピーダンス（ＤＣＩ）出力ドライバ回路と呼ばれるであろう。図５Ａは、デジタル的に制御されるインピーダンスＺを有するＤＣＩ出力ドライバ回路５０１を示す回路図である。インピーダンスＺは、ＤＣＩドライバ回路５０１とレシーバ回路５０３との間に位置づけられるライン５０２のインピーダンスＺ０に対応するよう選択される。
【００５１】
他実施例では、ＤＣＩ回路２０１はバイパスされ、ｐチャネルトランジスタ２１１の一部または全部がオンにされて、論理ハイの出力信号を与え、かつ、ｎチャネルトランジスタ２１２の一部または全部がオンされて論理ローの出力信号を与える。図５Ｂは、ＤＣＩ回路２０１がバイパスされる出力ドライバ回路５０４を示す回路図である。出力ドライバ回路５０４はインピーダンスを示すであろうが、このインピーダンスは、ライン５０２のインピーダンスＺ０と特定の対応を有するようには制御されない。
【００５２】
ＤＣＩ回路２０１をまた、ユーザが選択するｐチャネルトランジスタをオンにして、論理ハイの出力信号を与え、かつ、ユーザが選択するｎチャネルトランジスタをオンにして、論理ローの出力信号を与えるように制御できる。たとえば、外部インピーダンスＺ０にかかわらず、粗ｐチャネルトランジスタＰ１１〜Ｐ１５のみをオンにして、論理ハイの出力信号を与え、かつ、粗ｎチャネルトランジスタＮ１１〜Ｎ１５のみをオンにして、論理ローの出力信号を与えるよう、制御することができる。この代替例は、共有される同時係属中の米国特許第５，８８７，６３２号にさらに詳細に説明され、これは、ここに引用により援用される。
【００５３】
外部インピーダンスＺ０に対応するよう、出力ドライバ回路２００のオンされたトランジスタを制御するのに加えて、ＤＣＩ回路２０１は、伝送ライン終端抵抗を与えるよう制御され得る。図６Ａに示すように、ライン５０２の端部とＶＣＣ電源電圧端子との間に結合される、外部終端抵抗器６０１〜６０２を設けることが一般的である。図６Ａ中、出力ドライバ回路５０１は、ライン５０２の一端の入力バッファ５１３へ結合され、それによって、入力／出力Ｉ／Ｏ構成を与える。同様に、入力バッファ５０３はライン５０２の他端で出力ドライバ回路５１１と結合される。
【００５４】
図６Ｂおよび図６Ｃに図示するように、終端抵抗器６１１および６１２は、それぞれ出力ドライバ回路５０１および５１１のデジタル制御インピーダンスを使用して実現され得、それによって、外部終端抵抗器６０１および６０２の必要が除かれる。終端抵抗器６１１および６１２を実現するためにオンにされるｐチャネルトランジスタを決定するために、出力ドライバ回路５０１および５１１内のＤＣＩ回路は、それぞれ約ＶＣＣ／２およびＶＣＣ／２の値を有する基準電圧ＶＰＲＥＦおよびＶＮＲＥＦに応答して既知の抵抗を基準として設定される。終端抵抗は有利に、外部基準抵抗器に関して制御され、温度、電圧および／またはプロセスの変化に対し調整できる。
【００５５】
出力ドライバ回路５０１および５１１中、ユーザ選択のｐチャネルトランジスタの組が使用されて、論理ハイの出力信号を駆動する。たとえば、粗ｐチャネルトランジスタＰ１１〜Ｐ１５が選択されて、対応する入力データ信号に応答して論理ハイの出力信号を駆動してもよい。この例では、微ｐチャネルトランジスタＰ１〜Ｐ７のサブセットが選択されて、終端抵抗を与える。粗ｐチャネルトランジスタは、ただ論理ハイの出力信号を駆動するようオンされる一方、微ｐチャネルトランジスタＰ１〜Ｐ７の選択されたサブセットはいつでもオンにされて、所望の終端抵抗を与える。他実施例では、粗および微トランジスタの他の組合せを、ユーザ選択のトランジスタおよび終端トランジスタとして機能するように使用できる。
【００５６】
図６Ｂは、出力ドライバ５１１から入力バッファ５１３へ駆動される信号Ｄ１を示す。この時点で、出力ドライバ５１１は、上述の態様で構成される。すなわち、出力ドライバ５１１は、ユーザ選択のトランジスタ（たとえばすべての粗ｐチャネルトランジスタまたはすべての粗ｎチャネルトランジスタ）をオンにして、論理ハイおよび論理ローの出力信号を与える。さらに、ドライバ回路５１１内のｐチャネルトランジスタの第２の組がオンされて、終端抵抗器６１２を実現する。出力ドライバ回路５０１に印加されるトライステート信号がアサートされ、この出力ドライバ回路５０１が、その入力端子に印加される信号に応答しないようにされる。しかし、終端抵抗器６１１を実現するよう選択された、出力ドライバ回路５０１内のｐチャネルトランジスタの組は、オンにされたままである。その結果、ライン５０２とＶＣＣ電源端子との間に、所望の終端抵抗６１１および６１２が与えられる。
【００５７】
図６Ｃは、出力ドライバ５０１から入力バッファ５０３へ駆動される信号Ｄ２を示す。この時点で、出力ドライバ５０１は、図６Ｂの出力ドライバ回路５１１と同じ態様で構成され、この出力ドライバ５０１は、ユーザ選択のトランジスタをオンすることにより論理ハイおよび論理ローの出力信号を与え、終端抵抗器を実現するよう選択されたｐチャネルトランジスタの組をオンすることにより終端抵抗器６１１を与える。出力ドライバ回路５１１に印加されるトライステート信号がアサートされ、この出力ドライバ回路５１１が、その入力端子に印加される信号に反応しないようにされる。しかし、終端抵抗器６１２を実現するため選択された出力ドライバ回路５１１内のｐチャネルトランジスタの組は、オンにされたままである。その結果、ライン５０２とＶＣＣ電源端子との間に、所望の終端抵抗６１１および６１２が与えられる。この態様で、出力ドライバ回路５０１および５１１は、ライン５０２上での２方向信号転送のため、終端抵抗６１１および６１２をそれぞれ与える。図６Ｂ〜図６Ｃに図示される終端は、各終端を与えるためにトランジスタの単一の組が使用されるため、単一終端と呼ばれる。
【００５８】
図７Ａに示すように、ライン５０２の端部とＶＣＣ／２電源電圧端子との間に結合される、外部終端抵抗器７０１および７０２を設けることも一般的である。
【００５９】
図７Ｂおよび図７Ｃに示すように、終端抵抗器７１１〜７１２および７１３〜７１４を、それぞれドライバ回路５０１および５１１のＤＣＩ回路を使用して実現でき、それによって外部終端抵抗器７０１および７０２ならびにＶＣＣ／２電源の必要が除かれる。抵抗器７１１〜７１４の各々は、抵抗器７０１（または７０２）の抵抗の２倍に等しい抵抗を有するよう決定される。その結果、抵抗器７１１〜７１２および７１３〜７１４は、それぞれ抵抗器７０１および７０２のテブナン等価素子（Ｔｈｅｖｅｎｉｎ ｅｑｕｉｖａｌｅｎｔｓ）である。
【００６０】
終端抵抗器７１１〜７１４を実現するためオンにされるべきｐチャネルトランジスタおよびｎチャネルトランジスタを決定するため、出力ドライバ回路５０１および５１１内のＤＣＩ回路は、それぞれ約２ＶＣＣ／５および約３ＶＣＣ／５の値を有する基準電圧ＶＰＲＥＦおよびＶＮＲＥＦに応答して、既知の抵抗を基準として設定される。有利には、インピーダンスは、外部基準抵抗器に関して制御され、かつ温度、電圧および／またはプロセスの変化によって調整できる。
【００６１】
図７Ｂは、出力ドライバ５１１から入力バッファ５１３へ駆動される信号Ｄ１を示す。この時点で、出力ドライバ５１１は、図６Ｂの出力ドライバ回路５１１と同様の態様で構成され、この出力ドライバ５１１は、ユーザ選択のトランジスタをオンすることで論理ハイおよび論理ローの出力信号を与え、かつ、これらの所望の終端抵抗７１３および７１４を与えるよう決定されたｐチャネルトランジスタおよびｎチャネルトランジスタをオンすることによって、終端抵抗７１３および７１４を与える。出力ドライバ回路５０１に印加されるトライステート信号がアサートされ、この出力ドライバ回路５０１を、その入力端子に印加される信号に応答しなくする。しかし、所望の終端抵抗７１１および７１２を与えるよう決定されたｐチャネルトランジスタおよびｎチャネルトランジスタは、出力ドライバ５０１内でオンのままである。その結果、出力ドライバ回路５０１は、ライン５０２とＶＣＣ／２電源端子との間に結合される終端抵抗７０１の等価体を実現する。同様に、出力ドライバ回路５１１は、ライン５０２とＶＣＣ／２電源端子との間に終端抵抗７０２の等価体を与える。
【００６２】
図７Ｃは、出力ドライバ５０１から入力バッファ５０３に駆動される信号Ｄ２を示す。この時点で、出力ドライバ５０１は、図７Ｂの出力ドライバ回路５１１と同様の態様で構成され、出力ドライバ５１１は、図７Ｂの出力ドライバ回路５０１と同様の態様で構成される。この態様で、出力ドライバ回路５０１および５１１は、ライン５０２上での２方向信号転送のため、それぞれ終端抵抗７１１〜７１２および７１３〜７１４を与える。
【００６３】
図７Ｂ〜図７Ｃに示される終端は、各終端を与えるためにトランジスタ２組が必要なので、スプリット終端と呼ばれる。
【００６４】
図５Ａ〜図５Ｂ、図６Ａ〜図６Ｃおよび図７Ａ〜図７Ｃに図示する変形例ならびにｐチャネル基準回路およびｎチャネル基準回路から他の出力ドライバ回路への情報の伝送の態様について、以下にさらに詳細に説明する。
【００６５】
図８は、この発明の一実施例を実現する、集積回路チップ８００のブロック図である。ＩＣチップ８００は、８つの入力／出力ブロック（ＩＯＢ）バンク８０１〜８０８とコア論理８１０とを含む。ＩＯＢバンク８０１〜８０８は実質的に同一である。特定の実施例では、コア論理８１０は、構成可能論理ブロックとプログラマブル相互接続回路とのアレイを含む。しかし、他のコア論理がこの発明の範囲内で想到されその範囲内にあるものと考えられる。通常、ＩＯＢバンク８０１〜８０８は、コア論理８１０とチップ８００の外部回路との間のインターフェイスを提供する。
【００６６】
説明する実施例では、ＩＣチップ８００の各端縁に沿って２つのＩＯＢバンクが位置づけられ、各ＩＯＢバンクが２０から１５０のＩＯＢを有する。分解図は、ＩＯＢバンク８０１が、複数のＩＯＢ９０１〜９０５およびバンクインピーダンス制御（ＢＩＣ）回路９１０を含むことを示す。さらなる分解図は、ＩＯＢ９０１が、出力ドライバ回路９１１、比較器９２１、入力バッファ回路９３１、Ｉ／Ｏパッド９４１およびローカルデジタル制御インピーダンス（ＤＣＩ）回路９６１を含むことを示す。さらに他の分解図は、バンクインピーダンス制御回路９１０が、バンクデジタル制御インピーダンス（ＤＣＩ）回路９６０およびバンク基準電圧発生器９７０を含むことを示す。以下にさらに詳細に説明するように、ローカルＤＣＩ回路９６１およびバンクＤＣＩ回路９６０は、組合わせとして、ＤＣＩ回路２０１（図２〜図４）の機能を行なう。また、さらに以下に詳細に説明するように、バンク基準電圧発生器９７０は、ＩＯＢ９０１〜９０５により使用される基準電圧を提供する。したがって、バンク基準電圧発生器９７０は、基準電圧回路３１１および４１１（図３および図４）の機能を行なう。
【００６７】
他実施例では、チップ８００全体に対して、ただ１つのバンクインピーダンス制御回路９１０が設けられる。この実施例では、バンクインピーダンス制御回路９１０は、チップ８００上のすべてのローカルＤＣＩ回路に対し必要な制御を行なう。他実施例では、１または２以上のＩＯＢバンクを制御可能な、複数のバンクインピーダンス制御回路がある。
【００６８】
図９は、バンクインピーダンス制御回路９１０およびＩＯＢ９０１〜９０４を含む、ＩＯＢバンク８０１の選択された部分を示す回路図である。明瞭になるよう、図９には入力バッファ回路（たとえば入力バッファ回路９３１）は図示しないことが注意される。ＩＯＢ９０１〜９０４は、それぞれのローカルＤＣＩ回路９６１〜９６４、それぞれの出力ドライバ回路９１１〜９１４、それぞれの比較器９２１〜９２４およびそれぞれのＩ／Ｏパッド９４１〜９４４を含む。出力ドライバ回路９１１〜９１４各々は、図２から図４に関連して上に説明したように、ｐチャネルトランジスタ２１１の組とｎチャネルトランジスタ２１２の組とを含む。
【００６９】
基準電圧発生器９７０は、ＩＯＢバンク８０１を通じて延びるライン上で、ｎチャネル基準電圧ＶＮＲＥＦおよびｐチャネル基準電圧ＶＰＲＥＦを与える。ＩＯＢバンク８０１内の各奇数番号ＩＯＢ（たとえば９０１、９０３、９０５）内の比較器は、ＶＰＲＥＦ電圧を受けるよう結合される。ＩＯＢバンク８０１内の各偶数番号ＩＯＢ（たとえば９０２、９０４）内の比較器は、ＶＮＲＥＦ電圧を受けるよう結合される。
【００７０】
奇数番号ＩＯＢ内の比較器の出力端子は、プログラマブル接続（たとえば９５１、９５３）と結合され、プログラマブル接続は、プログラミングされると、対応する比較器を共通のＨＩ＿ＬＯ＿Ｐラインへ接続するであろう。同様に、偶数番号ＩＯＢ内の比較器の出力端子は、プログラマブル接続（たとえば９５２、９５４）と結合され、プログラマブル接続は、プログラミングされると、対応する比較器を共通のＨＩ＿ＬＯ＿Ｎラインへ接続するであろう。ＨＩ＿ＬＯ＿ＰラインおよびＨＩ＿ＬＯ＿Ｎラインは、バンクＤＣＩ回路９６０へ経路づけられる。
【００７１】
バンクＤＣＩ回路９６０はまた、ローカルＤＣＩ回路９６１〜９６４へ制御信号を与える。これらの制御信号を、以下にさらに詳細に説明する。通常、ＩＯＢバンク８０１は以下のように動作する。奇数番号ＩＯＢの１つが、ｐチャネル基準回路として選択され、偶数番号ＩＯＢの１つが、ｎチャネル基準回路として選択される。この選択は、これらのＩＯＢ各々のローカルＤＣＩ回路内に構成メモリビットを設定し、これらのＩＯＢの比較器の出力端子をＨＩ＿ＬＯ＿ＮラインおよびＨＩ＿ＬＯ＿Ｐラインへ結合するよう、接続をプログラミングすることで行なわれる。奇数番号ＩＯＢのいずれのひとつも、ｐチャネル基準回路として選択され得るが、説明される実施例では、ＩＯＢ９０１が選択される。このようにして、ローカルＤＣＩ回路９６１内の構成メモリビットが設定され、プログラマブル接続９５１が能動化される。同様に、偶数番号ＩＯＢのいずれのひとつも、ｎチャネル基準回路として選択され得るが、説明される実施例では、ＩＯＢ９０２が選択される。こうして、ローカルＤＣＩ回路９６２内に構成メモリビットが設定され、プログラマブル接続９５２が能動化される。
【００７２】
ＩＯＢ９０１は、ｐチャネル基準回路として役立つためのものであるため、予め定められた基準抵抗ＲＰＲＥＦが、図３に示す態様でパッド９４１と接続端子との間に接続される。その結果、ＩＯＢ９０１は、図３のＤＣＩ回路２０１が、バンクＤＣＩ回路９６０とローカルＤＣＩ回路９６１とに分割されていたことを除いては、図３に示すのと実質的に同じ態様で構成される。
【００７３】
ＩＯＢ９０２は、ｎチャネル基準回路として役立つためのものであるため、予め定められた基準抵抗ＲＮＲＥＦが、図４に示す態様でパッド９４２と外部ＶＣＣ電源端子との間に接続される。その結果、ＩＯＢ９０２は、図４のＤＣＩ回路２０１が、バンクＤＩＣ回路９６０とローカルＤＣＩ回路９６２とに分割されていたことを除いては、図４に示すのと実質的に同じ態様で構成される。
【００７４】
通常、ＩＯＢバンク８０１は以下のように動作する。ｐチャネル基準回路９０１およびｎチャネル基準回路９０２は、当初予め定められたオンにされたｐチャネルトランジスタおよびｎチャネルトランジスタを有するよう設定される。第１の時間期間の間に、バンクＤＣＩ回路９６０は、ｐチャネル基準回路９０１により与えられるＨＩ＿ＬＯ＿Ｐ信号を処理する。これに応答して、バンクＤＣＩ回路９６０はローカルＤＣＩ回路９６１に命令を出し、図３に関連し上に説明した態様で、ドライバ回路９１１内のｐチャネルトランジスタを能動化／不能動化させる。同時に、バンクＤＣＩ回路９６０はまた、他のローカルＤＣＩ回路に命令を出し、ローカルＤＣＩ回路９６１として同じｐチャネルトランジスタを能動化／不能動化させる。このようにして、論理ローのデータ信号Ｄ３〜Ｄ４が、ローカルＤＣＩ回路９６３〜９６４に印加されるとき、これらのローカルＤＣＩ回路は、ｐチャネル基準回路９０１により決定される、同一のｐチャネルトランジスタを能動化するであろう。たとえば、もしバンクＤＣＩ回路９６０が、ｐチャネル基準回路９０１内のローカルＤＣＩ回路９６１に命令を出し、微ｐチャネルトランジスタＰ１〜Ｐ４および粗ｐチャネルトランジスタＰ１４を能動化させたならば、バンクＤＣＩ回路９６０は同様に、ローカルＤＣＩ回路９６３に命令を出し、データ信号Ｄ３が論理ローの値を有するとき、微ｐチャネルトランジスタＰ１〜Ｐ４および粗ｐチャネルトランジスタＰ１４を能動化させるであろう。
【００７５】
第２の時間期間の間、バンクＤＣＩ回路９６０は、ｎチャネル基準回路９０２により与えられるＨＩ＿ＬＯ＿Ｎ信号を処理する。これに応答して、バンクＤＣＩ回路９６０は、ローカルＤＣＩ回路９６２に命令を出し、図４に関連して上に説明した態様で、ドライバ回路９１２内のｎチャネルトランジスタを能動化／不能動化させる。バンクＤＣＩ回路９６０はまた、他のローカルＤＣＩ回路に命令を出し、同じｎチャネルトランジスタをローカルＤＣＩ回路９６２として能動化／不能動化させる。このようにして、もしバンクＤＣＩ回路９６０が、ｎチャネル基準回路９０２内のローカルＤＣＩ回路９６２に命令を出し、微ｎチャネルトランジスタＮ１〜Ｎ２および粗ｎチャネルトランジスタＮ１３を能動化させるならば、バンクＤＣＩ回路９６０は同様に、ローカルＤＣＩ回路９６３に命令を出し、データ信号Ｄ３が論理ハイ値を有するとき、微ｎチャネルトランジスタＮ１〜Ｎ２および粗ｎチャネルトランジスタＮ１３を能動化させる。
【００７６】
他実施例では、ＩＯＢ９０４は、ＩＯＢ９０３と異なる態様で構成されてもよい。たとえば、ＩＯＢ９０３の出力ドライバ回路９１３は、ＩＯＢ９０４の出力ドライバ回路９１４とは異なる基準電圧（ＶＮＲＥＦおよびＶＰＲＥＦ）に応答して構成され得る。その結果、出力ドライバ回路９１３は、出力ドライバ回路９１４とは異なる抵抗を示すであろう。これは、基準電圧電源９７０に基準電圧の異なった組を与えることにより達成される。
【００７７】
基準電圧電源９７０は、異なった時点に異なった基準電圧ＶＰＲＥＦおよびＶＮＲＥＦを与えるよう制御され得る。たとえば、ＩＯＢ９０３内で能動化されるべき適切なｐチャネルトランジスタおよびｎチャネルトランジスタを決定するため、ｐチャネル基準回路９０１およびｎチャネル基準回路９０２により使用される、基準電圧の第１の組を与えるよう、基準電圧電源９７０が制御され得る。また、ＩＯＢ９０４内で能動化されるべき適当なｐチャネルトランジスタおよびｎチャネルトランジスタを決定するため、ｐチャネル基準回路９０１およびｎチャネル基準回路９０２により使用される基準電圧の第２の組を与えるよう、基準電圧電源９７０が制御され得る。説明される実施例では、基準電圧電源９７０は、基準電圧を最高で４組まで与えるよう制御され得る。異なった基準電圧を与えることで、たとえ外部基準抵抗器３０５および４０５の抵抗が一定のままであったとしても、異なった出力ドライバ回路のオン抵抗を、異なった値を有するように制御できる。バンクＤＣＩ回路９６０は、ローカルＤＣＩ回路９６１〜９６４をアドレス指定することができ、適切な情報が適切なＩＯＢへ与えられる。
【００７８】
図１０は、この発明の一実施例による基準電圧電源９７０の回路図である。基準電圧電源９７０は、ｐチャネル基準電圧発生器１０１０、ｎチャネル基準電圧発生器１０２０およびデコーダ回路１０３０を含む。ｐチャネル基準電圧発生器１０１０は、伝送ゲート１００１〜１００４、抵抗器１０１１〜１０１４およびｎチャネルトランジスタ１０２１を含む。抵抗器１０１１、１０１２、１０１３および１０１４は、それぞれ相対抵抗８Ｒ、４Ｒ、１２Ｒおよび８Ｒを有する。ｎチャネル基準電圧発生器１０２０は、伝送ゲート１００５〜１００８、抵抗器１０１５〜１０１８、ｎチャネルトランジスタ１０２２〜１０２３およびｐチャネルトランジスタ１０２４を含む。抵抗器１０１５、１０１６、１０１７および１０１８は、それぞれ相対抵抗８Ｒ、８Ｒ、４Ｒおよび１２Ｒを有する。デコーダ回路は、バンクＤＣＩ回路９６０からアドレス信号ａ［２：０］を受取り、これに応答して、伝送ゲート１００１〜１００８およびトランジスタ１０２１〜１０２３に制御信号を与える。表１は、さまざまなアドレス信号ａ［２：０］に対する伝送ゲート１００１〜１００４、トランジスタ１０２１およびｐチャネル基準電圧ＶＰＲＥＦの状態をまとめたものである。
【００７９】
【表１】
2004511945.tif 000003
【００８０】
表２は、さまざまなアドレス信号ａ［２：０］に対する、伝送ゲート１００５〜１００８、トランジスタ１０２２〜１０２４およびｎチャネル基準電圧ＶＮＲＥＦの状態をまとめたものである。
【００８１】
【表２】
2004511945.tif 000004
【００８２】
「００１」または「０１０」というアドレスは、ＤＣＩ出力ドライバ回路に異なったインピーダンスを与えるため使用される（図５Ａ）。アドレス「０１１」は、ＶＣＣへの単一終端プルアップを行なうため使用される（図６Ｂ）。アドレス「１００」は、ＶＣＣおよび接地へのスプリット終端を行なうため使用される（図７Ｂ）。
【００８３】
図１１は、バンクＤＣＩ回路９６０およびローカルＤＣＩ回路９６３をより詳細に示すブロック図である。ローカルＤＣＩ回路９６１〜９６２および９６４は、ローカルＤＣＩ回路９６３と同一である。
【００８４】
ローカルＤＣＩ回路９６３は、シフトレジスタ１１０１、データデコーダ１１０２、ｐチャネルレジスタ１１０３、ｎチャネルレジスタ１１０４、構成メモリセル１１１０、アドレスデコーダ１１１１および論理ＡＮＤゲート１１２１〜１１２２を含む。バンクＤＣＩ回路６６０およびローカルＤＣＩ回路６６３は、この発明の一実施例により以下のように動作する。
【００８５】
構成メモリセル１１１０は、４つの構成ビットを記憶する。これらの構成ビットの１つは、ＩＯＢ９０３が基準ＩＯＢとして役立つか否かを示す。もし、この構成ビットがセットされていれば、アドレスデコーダ１１１１は印加されるアドレス信号ａ［２：０］の状態にかかわらずＥＮＡＢＬＥ信号をアサートするであろう。残りの３つの構成ビットは、（ＩＯＢ９０３が基準ＩＯＢではないと仮定して）出力ドライバ回路９１３の「種類」を特定する。説明される実施例により出力ドライバ回路には５つの「種類」がある。表３は、５つの種類各々について使用される基準電圧を規定する。構成メモリセル１１１０の内容が、アドレス信号ａ［２：０］の１つと対応するであろうことに注意される。
【００８６】
【表３】
2004511945.tif 000005
【００８７】
もし、バンクＤＣＩ回路９６０からのアドレス信号ａ［２：０］が、構成メモリセル１１１０の内容と一致すれば、アドレスデコーダ１１１１は、ＥＮＡＢＬＥ信号をアサートするであろうし、それによって、シフトレジスタ１１０１が能動化される。このＥＮＡＢＬＥ信号（およびバンクＤＣＩ回路９６０により与えられるＳＣＬＫクロック信号）に応答して、シフトレジスタ１１０１は、バンクＤＣＩ回路９６０により与えられるＤＡＴＡ信号を順次シフトインするであろう。ＤＡＴＡ信号は、その反復中にオンされるべきｐチャネルトランジスタ２１１またはｎチャネルトランジスタ２１２を特定する。シフトレジスタ１１０１は、ロードされたＤＡＴＡ値をデータデコーダ１１０２へ与える。
【００８８】
バンクＤＣＩ回路９６０は、データデコーダ１１０２へＮ＿ＯＲ＿Ｐ制御信号を与え、それによって、シフトレジスタ１１０１の内容が、出力ドライバ回路９１３のｐチャネルトランジスタ２１１（Ｎ＿ＯＲ＿Ｐ＝０）またはｎチャネルトランジスタ２１２（Ｎ＿ＯＲ＿Ｐ＝１）を制御するよう意図されていたのか否かを示す。バンクＤＣＩ回路９６０は初め論理「０」値を有するＮ＿ＯＲ＿Ｐ信号を与える。これに応答して、データデコーダ１１０２は、シフトレジスタ１１０１の内容をデコードし、その結果をｐチャネルレジスタ１１０３に送るであろう。
【００８９】
そしてバンクＤＣＩ回路９６０は、論理ハイのＵＰＤＡＴＥ信号をアサートし、それによってＡＮＤゲート１１２１が論理ハイのＵＰＤＡＴＥ＿Ｐ信号をアサートする。これに応答して、ｐチャネルレジスタ１１０３は、データデコーダ１１０２により与えられる結果をロードする。そして、ｐチャネルレジスタ１１０３の内容は、上述の態様で、ｐチャネルトランジスタＰ１〜Ｐ７およびＰ１１〜Ｐ１５を制御するため使用される。
【００９０】
データデコーダ１１０２は、以下のように動作する。データデコーダは、シフトレジスタ１１０１から与えられる８ビットの信号Ｄ［７：０］を受ける。Ｄ［７：０］信号は、粗トランジスタ（すなわち、粗ｐチャネルトランジスタＰ１１〜Ｐ１５または粗ｎチャネルトランジスタＮ１１〜Ｎ１５）を制御するための５つのビットＤ［７：３］を含む。これら５つのビットＤ［７：３］は、Ｎ＿ＯＲ＿Ｐ信号に応答して、レジスタ１１０３またはレジスタ１１０４のいずれかへ、直接デコーダ１１０２を介して経路づけられる。Ｄ［７：０］信号はまた、微トランジスタ（すなわち微ｐチャネルトランジスタＰ１〜Ｐ７または微ｎチャネルトランジスタＮ１〜Ｎ７）を制御するための３つのビットＤ［２：０］を含む。デコーダ１１０２は、Ｄ［２：０］ビットに応答して、微トランジスタ０〜７をオンにするであろう信号を与える。
【００９１】
次にＩＯＢバンク８０１の動作を総括する。第１に、ＩＯＢ９０１〜９０５の１つが、ｐチャネル基準回路として構成され、ＩＯＢ９０１〜９０５の他の１つが、ｎチャネル基準回路として構成される。残りのＩＯＢは、ＩＯＢ内に構成メモリセル１１１０を適切にプログラミングすることによって、特定の「種類」（たとえば第１の種類、第２の種類、など）を有するよう構成される。
【００９２】
そしてバンクＤＣＩ回路９６０は、第１のアドレス信号ａ１［２：０］（たとえば「００１」）および第１のデータ信号Ｄ１［７：０］をアサートする。第１のアドレス信号ａ１［２：０］は、基準電圧回路９７０に、基準電圧の第１の対ＶＰＲＥＦ１およびＶＮＲＥＦ１（たとえばＶＣＣ／２およびＶＣＣ／２）を発生させる。能動化されるべきｐチャネルトランジスタを特定する第１のデータ信号Ｄ１［７：０］は、ｐチャネル基準ＩＯＢにラッチされる。第１のアドレス信号ａ１［２：０］はまた、第１のデータ信号Ｄ１［７：０］を第１の種類のＩＯＢすべてにラッチさせる。
【００９３】
そしてバンクＤＣＩ回路９６０は、論理ローのＮ＿ＯＲ＿Ｐ信号および論理ハイのＵＰＤＡＴＥ信号を与え、それによって、第１のデータ信号Ｄ１［７：０］をデコードさせ、ｐチャネル基準回路および第１の種類のＩＯＢの両方内のｐチャネルトランジスタを制御するため使用させる。これに応答して、ｐチャネル基準回路は、論理ハイまたは論理ローの値を有するＨＩ＿ＬＯ＿Ｐ信号を、バンクＤＣＩ回路９６０へ与える。この処理は、ｐチャネル基準回路が、第１の種類のＩＯＢすべてに所望のｐチャネル設定を与えてしまうまで繰返される。
【００９４】
次に、アドレス信号ａ［２：０］は、第２の種類（「０１０」）に増分され、基準電圧回路９７０が、基準電圧の第２の対を発生する。これに応答して、ｐチャネル基準回路が使用されて、第２の種類のＩＯＢすべてに所望のｐチャネル設定が与えられる。
【００９５】
この処理は、異なった種類のＩＯＢすべてについて、所望のｐチャネル設定が与えられるまで繰返される。そして、ｎチャネル基準回路を使用して、異なった種類のＩＯＢに対し所望のｎチャネル設定が与えられる。
【００９６】
ｎチャネルトランジスタの所望の設定を与えるため、バンクＤＣＩ回路９６０は、第１のアドレス信号ａ１［２：０］をアサートし、次にデータ信号Ｄ２［７：０］を与える。能動化されるべきｎチャネルトランジスタを特定するこのデータ信号Ｄ２［７：０］は、ｎチャネル基準回路にラッチされる。第１のアドレス信号ａ１［２：０］はまた、第１の種類のＩＯＢすべてにラッチされる第２のデータ信号Ｄ２［７：０］を能動化する。
【００９７】
次に、バンクＤＣＩ回路９６０は、論理ハイのＮ＿ＯＲ＿Ｐ信号および論理ハイのＵＰＤＡＴＥ信号を与え、それによって、データ信号Ｄ２［７：０］をデコードさせ、ｎチャネル基準回路および第１の種類のＩＯＢの両者内のｎチャネルトランジスタを制御するために使用させる。これに応答して、ｎチャネル基準ＩＯＢは、論理ハイまたは論理ローの値を有するＨＩ＿ＬＯ＿Ｎ信号を、バンクＤＣＩ回路９６０へ与える。この処理は、ｎチャネル基準回路が、第１の種類のＩＯＢすべてに所望のｎチャネル設定を与えるまで繰返される。
【００９８】
次に、アドレス信号ａ［２：０］が第２の種類（「０１０」）へインクリメントされ、基準電圧回路９７０が、基準電圧の第２の対を発生する。これに応答して、ｎチャネル基準回路が使用され、第２の種類のＩＯＢすべてに、所望のｎチャネル設定が与えられる。
【００９９】
この処理は、異なった種類のＩＯＢすべてについて所望のｎチャネル設定が与えられるまで繰返される。そしてさまざまな種類についてｐチャネルトランジスタの設定を更新しつつ、そしてさらに、さまざまな種類についてｎチャネルトランジスタの設定を更新しつつ、この処理が繰返される。この態様で、チップの動作中、各種類についてｐチャネルおよびｎチャネルの決定が連続的に更新される。
【０１００】
３ビット値「０００」、「１０１」、「１１０」または「１１１」を記憶するように、構成メモリセル１１１０をプログラミングすることで、この処理からＩＯＢを取除くことができることが注意される。この場合には、能動化されるべきｐチャネルトランジスタおよびｎチャネルトランジスタは、ユーザプログラミング構成メモリセルにより決定される。
【０１０１】
この発明を、いくつの実施例に関連して説明してきたが、この発明は開示される実施例に限定されるものではなく、当業者には明らかなさまざまな変更を加え得ることが理解されるであろう。たとえば、この発明は出力ドライバ回路の制御に関連して説明されているが、出力信号を駆動しない回路にもこの発明を適用可能であることが理解される。たとえば、この発明は、任意のノードと電圧電源端子との間で、どの並列接続されたトランジスタをオンするべきか選択するために適用できる。加えて、ＤＣＩブロック２０１はステートマシンとして実現できる。さらに、ｐチャネルトランジスタがプルアップ素子として使用され、ｎチャネルトランジスタがプルダウン素子として使用されているが、ｎチャネルトランジスタをプルアップ素子として、ｐチャネルトランジスタをプルダウン素子として他の実施例で使用することができる。したがってこの発明は請求の範囲によってのみ限定される。
【図面の簡単な説明】
【図１】プログラマブル論理装置内で使用される従来の出力ドライバ回路の回路図である。
【図２】この発明の一実施例による出力ドライバ回路の回路図である。
【図３】この発明の一実施例による、出力ドライバ回路のｐチャネルトランジスタが外部抵抗と一致される一般的態様を示す回路図である。
【図４】この発明の一実施例による、出力ドライバ回路のｎチャネルトランジスタが外部抵抗と一致される一般的態様を示す回路図である。
【図５Ａ】デジタル方式で制御されるインピーダンスＺを有するＤＣＩ出力ドライバ回路５０１を示す回路図である。
【図５Ｂ】ＤＣＩ回路２０１がバイパスされている、出力ドライバ回路５０４を示す回路図である。
【図６Ａ】ラインの端部とＶＣＣ電源電圧端子との間に結合される外部終端抵抗器を示す回路図である。
【図６Ｂ】出力ドライバ回路のデジタル方式で制御されるインピーダンスを使用して実現される終端抵抗器であり、それによって外部終端抵抗器の必要が取除かれるものを示す回路図である。
【図６Ｃ】出力ドライバ回路のデジタル方式で制御されるインピーダンスを使用して実現される終端抵抗器であり、それによって外部終端抵抗器の必要が取除かれるものを示す回路図である。
【図７Ａ】ラインの端部とＶＣＣ／２電源電圧端子との間に結合される外部終端抵抗器を示す回路図である。
【図７Ｂ】出力ドライバ回路のデジタル方式で制御されるインピーダンスを使用して実現される終端抵抗器であって、それによって外部終端抵抗器およびＶＣＣ／２電源の必要が取除かれるものの回路図である。
【図７Ｃ】出力ドライバ回路のデジタル方式で制御されるインピーダンスを使用して実現される終端抵抗器であって、それによって外部終端抵抗器およびＶＣＣ／２電源の必要が取除かれるものの回路図である。
【図８】この発明の一実施例を実現する、集積回路チップのブロック図である。
【図９】バンクインピーダンス制御回路および選択されたＩＯＢを含む、ＩＯＢバンクの選択された部分を示す回路図である。
【図１０】この発明の一実施例による基準電圧電源の回路図である。
【図１１】バンクデジタル方式で制御されるインピーダンス（ＤＣＩ）回路およびローカルＤＣＩ回路を示すブロック図である。
【図１】
2004511945.tif 000006
【図２】
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【図３】
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【図４】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際公開パンフレット】
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【手続補正書】
【提出日】平成14年5月6日(2002.5.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路チップ上のドライバ回路のインピーダンスを制御するためのシステムであって、
第１の基準電圧を発生するように制御される基準電圧発生器と、
第１のパッドと、
第２の電圧電源端子と前記第１のパッドとの間に並列に結合される第１のトランジスタの組を有する第１の回路と、
前記第１のパッドと基準電圧発生器とに結合される入力端子を有する第１の比較器とを含み、前記比較器は、前記第１のパッド上の電圧が第１の基準電圧よりも小さいかまたは大きいかを示す、第１の比較器出力信号を与え、
前記第１の比較器出力信号を受けるよう結合されかつ応答して、前記第１のトランジスタの組内のトランジスタを能動化および不能動化する制御信号を与える制御回路と、
第２のパッドと、
前記第２の電圧電源端子と第２のパッドとの間に並列に結合される第２のトランジスタの組を有する第２の回路とを含み、前記制御回路は、前記第１および第２のトランジスタの組内の同じトランジスタを能動化および不能動化するように制御信号を与える、システム。
【請求項２】
前記基準電圧回路は、第２の基準電圧を発生するよう制御され、システムはさらに、
第２のパッドと、
第１の電圧電源端子と前記第２のパッドとの間に並列に結合される第２のトランジスタの組を有する第２の回路と、
前記第２のパッドと基準電圧発生器とに結合される入力端子を有する第２の比較器とを含み、前記第２の比較器は、前記第２のパッド上の電圧が、第２の基準電圧よりも小さいかまたは大きいかを示す第２の比較器出力信号を与え、
前記制御回路は、第２の比較器出力信号を受けるよう結合され、これに応答して、第２のトランジスタの組内のトランジスタを能動化および不能動化する制御信号を与える、請求項１に記載のシステム。
【請求項３】
複数の付加的な回路に制御信号を送るための手段をさらに含み、前記制御信号は、第１の回路内の第１のトランジスタの組と同じ態様で、付加的な回路内のトランジスタを能動化および不能動化する、請求項１に記載のシステム。
【請求項４】
集積回路上の回路のインピーダンスを制御するためのシステムであって、前記システムは、
第１の回路を含み、前記第１の回路は、
第１のパッドと、
第１の端子と前記第１のパッドとの間に並列に結合される第１のトランジスタの組と、
前記第１のパッドと第２の端子との間に結合される第１の抵抗器と、
第１の基準電圧を発生するための第１の基準電圧回路とを含み、前記第１の基準電圧は、第１の制御信号に応答して、第１の複数の基準電圧のひとつから選択され、
前記第１のパッドからのパッド電圧と、前記第１の基準電圧回路により発生される第１の複数の基準電圧のひとつとを受けるよう結合される第１の比較器と、
前記第１の比較器から第２の制御信号を受けるよう結合されかつ応答して、前記第１のトランジスタの組のサブセットをオンにして、第１のトランジスタの組のサブセットのオン抵抗に、第１の抵抗器の抵抗と、第１の制御信号によって制御可能である第１の数的関係を持たせる、第１の制御回路とを含む、システム。
【請求項５】
前記第１の抵抗器は、前記第１のパッドと第２の端子との間に並列に結合される、１または２以上のオンにされたトランジスタを含む、請求項４に記載のシステム。
【請求項６】
前記第１の制御回路は、集積回路の動作中の条件の変化に応答して、前記第１のトランジスタの組のサブセットを動的に変化させるよう制御される、請求項４に記載のシステム。
【請求項７】
前記第１の制御回路により決定される、第１のトランジスタの組のサブセットに対応する回路内のトランジスタをオンすることによって、１または２以上の回路を動作させるための手段をさらに含む、請求項４に記載のシステム。
【請求項８】
前記１または２以上の回路は、アサートされると対応する回路をトライステート状態とするトライステート制御信号を受けるよう結合される、請求項７に記載のシステム。
【請求項９】
前記回路の１つは、前記第１の制御回路により決定される第１のトランジスタの組のサブセットに対応するトランジスタをオンにするよう制御され、それによってライン終端を行なうよう回路を構成する、請求項８に記載のシステム。
【請求項１０】
ライン終端はシングルエンドの終端である、請求項９に記載のシステム。
【請求項１１】
第２の回路をさらに含み、前記第２の回路は、
第２のパッドと、
第２の端子と第２のパッドとの間に並列に結合される第２のトランジスタの組と、
前記第２のパッドと第１の端子との間に結合される第２の抵抗器と、
第２の基準電圧を発生するように第１の制御信号により制御される第２の基準電圧発生器とを含み、前記第２の基準電圧は、第２の複数の基準電圧のひとつから選択され、
前記第２のパッドからのパッド電圧と第２の基準電圧とを受けるよう結合される第２の比較器と、
前記第２の比較器から第３の制御信号を受けるよう結合され、これに応答して、前記第２のトランジスタの組のサブセットをオンにし、第２のトランジスタの組のサブセットのオン抵抗に、第２の抵抗器の抵抗と、第１の制御信号により制御可能である第２の数的関係を持たせる、第２の制御回路を含む、請求項４に記載のシステム。
【請求項１２】
前記第１の抵抗器は、集積回路の外部にあり、前記第２の抵抗器は、第２のパッドと第１の端子との間に並列に結合される１または２以上のオンにされたトランジスタを含む、請求項１１に記載のシステム。
【請求項１３】
前記回路の１つは、前記第１の制御回路により決定される第１のトランジスタの組のサブセットに対応するトランジスタをオンにし、かつ第２の制御回路により決定される第２のトランジスタの組のサブセットに対応するトランジスタをオンにするように制御され、それによってライン終端を与える回路を構成する、請求項１１に記載のシステム。
【国際調査報告】
2004511945.tif 000065
2004511945.tif 000066
2004511945.tif 000067