(57)【要約】本発明は集積化テストデータ圧縮回路（１６）を備えるデータメモリのテスト方法に関する。前記データメモリ（１）は、複数のアドレス指定可能なメモリセルを有するメモリセルフィールド（１０）、メモリセルに対するデータ書込み及び読出しをデータメモリ（１）の内部データバス（１２）を通して行なうライト／リードアンプ（１２）、及びテストデータ圧縮回路（１６）を備える。メモリセルフィールド（１０）からそれぞれ連続して読み出されるテストデータシーケンスが、保存された基準テストデータシーケンスとともに圧縮されてそれぞれ表示データを生成し、この表示データにより、少なくとも一つのデータエラーが読み出されたテストデータシーケンスに生じたかどうかを表示する。
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【特許請求の範囲】
【請求項１】
データストアをテストするテスト方法であって、前記データストアは、前記データストア（１）からシリアルに読み出されたテストデータシーケンスの複数のテストデータを含み、前記複数のテストデータを基準テストデータと比較して圧縮表示データ項目を生成し、前記表示データ項目により、少なくとも一つのデータエラーが前記テストデータシーケンスに生じたかどうかを表示することを特徴とするテスト方法。
【請求項２】
前記テストデータシーケンスが所定数（Ｍ）のテストデータビットを含むことを特徴とする請求項１に記載のテスト方法。
【請求項３】
前記テストデータシーケンスが外部テスト部（５）のテストデータ発生器の中で生成され、そして前記データストア（１）のメモリセルアレイ（１０）にデータバス（３，１２）のデータラインを通して書き込まれ、
書き込まれた前記テストデータシーケンスが、前記データストア（１）の前記メモリセルアレイ（１０）から前記データバス（１２）のデータラインを通して連続的に読み出され、かつ、前記データストア（１）に集積化されたテストデータ圧縮回路（１６）により圧縮係数（Ｋ）に基づいて圧縮されて表示データ項目を形成し、この表示データ項目が前記データストア（１）から前記外部テスト部（５）に表示データバス（４）の表示データラインを通して送信されて評価されることを特徴とする請求項1又は２に記載のテスト方法。
【請求項４】
前記圧縮係数（Ｋ）はテストデータシーケンスのテストデータビットの数（Ｍ）に等しいことを特徴とする請求項１から３までのいずれかに記載のテスト方法。
【請求項５】
前記テストデータは、前記外部テスト部（５）により前記データストア（１）の前記メモリセルアレイ（１０）に前記データバス（３，１２）を通して第１データ転送速度で書き込まれ、そして前記表示データは、前記データストア（１）の前記データ圧縮回路（１６）から前記外部テスト部（５）に第２データ転送速度で送信され、前記第１データ転送速度の前記第２データ転送速度に対する比が前記圧縮係数（Ｋ）に対応することを特徴とする請求項１から４までのいずれかに記載のテスト方法。
【請求項６】
読み出されるテストデータシーケンスの前記テストデータは、前記データ圧縮回路（１６）のテストデータレジスタ（２０）にシリアルに書き込まれ、そして論理比較回路（２９）により、前記テストデータ圧縮回路（１６）の基準レジスタ（２２）に保存される基準データとビット単位で比較されて表示データ項目を生成することを特徴とする請求項１から５までのいずれかに記載のテスト方法。
【請求項７】
前記基準データは、初期化動作モードにおいて前記外部テスト部（５）により前記基準レジスタ（２２）に書き込まれることを特徴とする請求項１から６までのいずれかに記載のテスト方法。
【請求項８】
集積化テストデータ圧縮回路（１６）を有するデータストアであって、前記データストア（１）は、
（ａ）複数のアドレス指定可能なメモリセルを含むメモリセルアレイ（１０）と、
（ｂ）前記メモリセルに対してデータの読出し及び書込みを前記データストア（１）の内部データバス（１２）を通して行なうリード／ライトアンプ（１２）と、
（ｃ）そして、テストデータ圧縮回路（１６）と、を備え、このテストデータ圧縮回路により、各々が前記メモリセルアレイ（１０）からシリアルに読み出されるテストデータシーケンスを保存された基準データシーケンスとともに圧縮して表示データ項目をそれぞれ
生成し、この表示データ項目により、少なくとも一つのデータエラーが、読み出されたテストデータシーケンスに生じたかどうかを表示することを特徴とするデータストア。
【請求項９】
前記テストデータ圧縮回路（１６）は、前記表示データを外部テスト部（５）に表示データバス（４）の表示データラインを通して送信して評価に供することを特徴とする請求項８記載のデータストア。
【請求項１０】
制御可能なスイッチング部（１３）が、前記外部テスト部（５）とデータを交換するための外部データバス（３）、前記メモリセルアレイ（１０）とデータを交換するための前記内部データバス（１２）、及び前記テストデータ圧縮回路（１６）の間に接続されるように設けられることを特徴とする請求項８又は９記載のデータストア。
【請求項１１】
前記制御可能なスイッチング部（１３）は、前記外部テスト部（５）により制御ライン（１４）を通して通常動作モードとテスト動作モードとの間で変化させることができ、前記内部データバス（１２）のデータラインを通して読み出されたテストデータシーケンスの前記テストデータは前記テスト動作モードにおいて、前記スイッチング部（１３）により前記テストデータ圧縮回路（１６）のテストデータレジスタ（２０）に内部テストデータバス（１５）のデータラインを通してシリアルに書き込まれることを特徴とする請求項８から１０までのいずれかに記載のデータストア。
【請求項１２】
前記テストデータシーケンスが所定数（Ｍ）のテストデータビットを含むことを特徴とする請求項８から１１までのいずれかに記載のデータストア。
【請求項１３】
前記外部データバス（３）、前記内部データバス（１２）、前記テストデータバス（１５）、及び前記表示データバス（４）は同じバス幅を有することを特徴とする請求項８から１２までのいずれかに記載のデータストア。
【請求項１４】
前記テストデータ圧縮回路（１６）は複数のテストデータ圧縮回路モジュール（１７）を含み、これらの複数のテストデータ圧縮回路モジュールの各々は、
前記メモリセルアレイ（１０）から前記テストデータバス（１５）のデータラインを通して読み出されるテストデータシーケンスを保存するテストデータレジスタ（２０）と、
基準テストデータシーケンスを保存する基準データレジスタ（２２）と、そして
前記テストデータシーケンスを前記保存された基準テストデータシーケンスと比較して表示データ項目を生成する論理比較回路（２９）と、
を有することを特徴とする請求項８から１３までのいずれかに記載のデータストア。
【請求項１５】
前記論理比較回路（２９）はＸＯＲゲート回路であることを特徴とする請求項８から１４までのいずれかに記載のデータストア。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータストアをテストするテスト方法、及び高速の半導体メモリ、特にＤＲＡＭストアと、非常に高い動作クロック周波数で動作するＳＲＡＭストアを安いコストでテストする集積化されたテストデータ圧縮回路に関する。
【背景技術】
【０００２】
図１は先行技術に基づくテスト配置を示している。テストされる回路ＤＵＴ（ｄｅｖｉｃｅ  ｕｎｄｅｒ  ｔｅｓｔ）は、コントロールバス、データバス及びアドレスバスを通して外部テスト部に接続される。外部テスト部はテストデータ発生器を使用してテストデータを生成し、このテストデータがデータバスのデータバスラインを通してテストされるＤＵＴであるメモリに供給される。アドレスバスはテストするメモリの内部のテストすべきメモリセルをアドレス指定するために使用される。この場合、テストデータがアドレス指定されたメモリセルにデータバスを通して書き込まれ、そして再び連続して読み出される。外部テスト部は書き込まれたテストデータを読み出されたデータと比較し、不一致またはデータエラーからメモリ内のアドレス指定されたメモリセルが機能しているかどうかを識別する。
図２は、図１に示す先行技術によるテスト配置のフロー図を示している。テスト部はテストデータをデータラインを通して高クロック周波数で送信し、続いて再びテストデータをデータストアから読み出す。データバスの各データライン上で、テスト部は図２に示す実施例の４つのテストデータを有するテストデータシーケンスを受信する。このようなテストデータシーケンスはデータバーストとも呼ばれる。テスト部は内部ストローブ信号を生成し、この場合、各ストローブ信号は受信テストデータ項目を含み、このテストデータ項目をテスト部内に保存されている基準データ項目と比較することによりデータ不一致を確認できるようになっている。これらのデータ不一致は、データストア内のアドレス指定されたメモリセルが故障していることを示す。新しいデータストアは嘗てないほどの高い動作クロック周波数で動作するが、これはテストデータがメモリセルに書き込まれ、続いて再び読み出されるデータ転送速度が同じように高くなる一方であることを意味する。このため、読み出されたテストデータが評価される外部テスト部の動作クロック周波数を同じようにして高くする必要がある。図２に示す実施例においては、ストローブ信号のクロック周波数は読み出されたテストデータのデータ転送速度に対応する。テストすべき半導体メモリのデータ転送速度が高くなると、テスト部がそれに応じる形で図１に示すテスト配置に適用される必要がある。嘗てないほどの高いデータ転送速度で動作する新しいデータストアを開発するための嘗てないほど短縮化された開発サイクルは、今まで使用されてきたテスト部がもはや多くの場合、開発されるデータストアをテストするためには使用できないことを意味する。従って、比較的複雑な回路を有し、それ故にコストが高くなるテスト部は、テストすべきデータストアの非常に高いデータ転送速度で動作することが必要となる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、データストアをテストするテスト方法及びデータストアを提供することが目的であり、これらのテスト方法及びデータストアにより、非常に高い動作クロック周波数を有するデータストアを、より低いクロック周波数で動作する従来のテスト部を使用してテストすることができる。
【課題を解決するための手段】
【０００４】
本発明はこの目的を特許請求項１に規定する特徴を有するテスト方法と、特許請求項８
に規定する特徴を有するデータストアによって達成する。
本発明はデータストアをテストするテスト方法を提供するものであり、このデータストアは、データストアからシリアルに読み出されたテストデータシーケンスの複数のテストデータを含み、これら複数のテストデータを基準テストデータと比較して圧縮表示データ項目を生成し、この表示データ項目により、少なくとも一つのデータエラーがテストデータシーケンスに生じたかどうかを表示する。
【０００５】
この場合、テストデータシーケンスが所定数のテストデータビットを含むことが好ましい。
このテストデータシーケンスは外部テスト部のテストデータ発生器の中で生成され、そしてデータストアのメモリセルアレイにデータバスのデータラインを通して書き込まれることが好ましく、この場合、書き込まれたテストデータシーケンスが、メモリセルアレイから再度、データバスのデータラインを通して連続的に読み出され、かつ、データストアに集積化された圧縮回路により圧縮係数に基づいて圧縮されて表示データ項目を形成し、この表示データ項目がデータストアから外部テスト部に表示データバスの表示データラインを通して送信されてデータ評価が行なわれる。
【０００６】
この圧縮係数はテストデータシーケンスのテストデータビットの数に等しいことが好ましい。
上記テストデータは、外部テスト部によりメモリセルアレイに第１データ転送速度で書き込まれることが好ましく、そして表示データは、データストアから外部テスト部に第２データ転送速度で送信され、第１データ転送速度の第２データ転送速度に対する比が圧縮係数に対応する。
【０００７】
本発明によるテスト方法の一の好適な実施形態においては、読み出されるテストデータシーケンスのテストデータは、圧縮回路のテストデータレジスタにシリアルに書き込まれ、そして論理比較回路により、圧縮回路の基準レジスタに保存される基準データとビット単位で比較されて表示データ項目を生成する。
【０００８】
この場合、基準データは、初期化動作モードにおいて外部テスト部により圧縮回路の基準データレジスタに書き込まれる。
本発明は集積化テストデータ圧縮回路を有するデータストアも提供し、このデータストアは、
複数のアドレス指定可能なメモリセルを有するメモリセルアレイと、
メモリセルに対してデータの読出し及び書込みをデータストアの内部データバスを通して行なうリード／ライトアンプと、
テストデータ圧縮回路と、を備え、このテストデータ圧縮回路により、各々がテスト動作モードにおいてメモリセルアレイから内部データバスのデータラインを通してシリアルに読み出される複数のテストデータシーケンスを、保存された基準データシーケンスとともに圧縮して表示データ項目をそれぞれ生成し、この表示データ項目により、少なくとも一つのデータエラーが、読み出されたテストデータシーケンスに生じたかどうかを表示する。
この場合、テストデータ圧縮回路により生成される表示データはそれぞれ、データストアから外部テスト部に表示データバスの表示データラインを通して送信されてさらにデータ評価が行なわれる。
【０００９】
本発明によるデータストアは制御可能なスイッチング部を含むことが好ましく、この制
御可能なスイッチング部は、外部テスト部とデータを交換するための外部データバス、メモリセルアレイとデータを交換するための内部データバス、及びデータ圧縮回路の間に接続される。
【００１０】
この制御可能なスイッチング部は、外部テスト部により制御ラインを通して通常動作モードとテスト動作モードとの間で変化させることができることが好ましく、内部データバスのデータラインを通して読み出されたテストデータシーケンスのテストデータはテスト動作モードにおいて、スイッチング部によりテストデータ圧縮回路のテストデータレジスタに内部テストデータバスのデータラインを通してシリアルに書き込まれる。
【００１１】
上述の外部データバス、内部データバス、テストデータバス、及び表示データバスは同じバス幅を有することが好ましい。
本発明によるデータストアの一の、特に好適な実施形態においては、上記テストデータ圧縮回路は複数のテストデータ圧縮回路モジュールを含み、これらの複数のテストデータ圧縮回路モジュールの各々は、メモリセルアレイからテストデータバスのデータラインを通して読み出されるテストデータシーケンスを保存するテストデータレジスタと、
基準テストデータシーケンスを保存する基準データレジスタと、
保存されたテストデータシーケンスを保存された基準テストデータシーケンスと比較して表示データ項目を生成する論理比較回路と、を有する。
【００１２】
この論理比較回路はＸＯＲゲート回路であることが好ましい。
本発明によるテスト方法及び本発明によるデータストアの好適な実施形態が、本発明の基本を構成する特徴を説明するために添付の図面を参照しながら以下に記載される。
【発明を実施するための最良の形態】
【００１３】
図３は発明によるデータストア１のブロック図を示しており、このデータストアはアドレスバス２、外部データバス３及び表示データバス４を通して外部テスト部５に接続される。アドレスバス２はコラムアドレスデコーダ６とローアドレスデコーダ７に接続され、これらのデコーダは供給されたアドレスをデコードし、かつ、ライン８，９を使用してメモリセルアレイ１０内のメモリセルを起動する。メモリセルアレイ１０はデータストア１の内部データバス１２にリード／ライトアンプ１１を通して接続される。外部データバス３と内部データバス１２との間には制御可能なスイッチング部１３が在り、このスイッチング部は、外部テスト部５により制御ライン１４を通して起動することができる。このスイッチング装置１３には、テストデータ圧縮回路１６が内部テストデータバス１５を通して接続される。
【００１４】
図４はテストデータ圧縮回路１６のブロック図を示している。テストデータ圧縮回路１６はスイッチング部１３にデータライン１５−ｉを通して接続される。スイッチング部１３と集積化テストデータ圧縮回路１６との間のテストデータバス１５のデータバス幅は、外部データバス３と内部データバス１２のデータバス幅に対応する。テストデータ圧縮回路はＤ個のテストデータ圧縮回路モジュール１７−ｉを含み、これらテストデータ圧縮回路モジュールの各々は表示データ項目を生成し、このデータ項目は外部テスト部５に表示データライン４−ｉを通して送信されてさらにデータ評価が行なわれる。
【００１５】
図５はテストデータ圧縮回路モジュール１７の回路設計を詳細に示している。テストデータ圧縮回路モジュール１７は内部テストデータバス１５のデータラインを通してテストデータシーケンスを受信するが、このテストデータシーケンスはメモリセルアレイ１０から読み出された複数のテストデータビットを含む。受信したテストデータシーケンスは、クロック制御テストデータレジスタ２０に制御可能な内部スイッチ１８及びデータライン１９を通してシリアルに書き込まれる。テストデータレジスタはテストデータシーケンスの各テストデータビット用のストレージロケーション２１を含む。ストレージロケーション２１の数Ｍはテストデータシーケンスまたはテストデータバースト内のテストデータビットの数に対応する。
【００１６】
各テストデータ回路モジュール１７−ｉは基準テストデータを保存するクロック制御基準データレジスタ２２を含む。同様に、基準データレジスタ２２は制御可能な切換スイッチ１８に接続され、この切換スイッチは外部テスト部５により制御ライン２４及びライン２３を通して起動される。クロック制御基準データレジスタ２２は基準データビット用の複数のストレージロケーション２５を含む。基準データレジスタ２２はＭ個の基準データビットを保存し、これら基準データビットは初期化期間中に外部テスト部５により基準データレジスタ２２に書き込まれる。テストデータレジスタ２０内のストレージロケーション２１はライン２６を通して、そしてテストデータレジスタ２２内のストレージロケーション２５はライン２７を通して、データ圧縮回路モジュール１７内のデータ比較回路２９のＸＯＲゲート２８の入力に接続される。
【００１７】
ＸＯＲゲート２８はライン３０を通してＸＯＲ回路３１に接続され、ＸＯＲ回路の出力は、表示データバス４の表示ライン４−ｉを通して表示データ項目を外部テスト部５に送信する。データ比較回路２９は、基準データレジスタ２２に含まれる目標データまたは基準データとメモリセルアレイ１０から読み出されたテストデータシーケンスのテストデータとの間の比較をビット単位で行なう。欠陥を含んで製造されたメモリセルが原因で、テストデータレジスタ２０に書き込まれるテストデータシーケンスのテストデータビットが基準データレジスタ２２に保存されている対応する基準データビットと異なってしまう場合、データ比較回路２９の出力が表示データ項目を生成し、この表示データ項目により、少なくとも一つのデータエラーが一時保存のテストデータシーケンスに生じたことを示す。
【００１８】
図６は、図３に示すデータストア１をテストする本発明によるテスト方法に従ったテストプロセスの期間中におけるタイミング図を示している。データストア１のメモリセルアレイ１０から、図６に示す実施例の４つのテストデータビットを含むデータシーケンスが読み出され、そして内部データバス１２及び内部テストデータバス１５のデータラインを通してテストデータ圧縮回路モジュール１７にシリアルに供給され、さらにこのモジュールにおいて、データシーケンスが後方のテストデータレジスタ２０にシリアルに書き込まれる。データ比較回路２９は表示データ項目またはパス／フェイル信号を生成し、この信号は外部テスト部に表示データバス４の表示データラインを通して送信されてさらにデータ評価が行われる。表示データ項目は外部テスト部５によりストローブ信号を使用して評価される。
【００１９】
図２と図６とを比較すると明らかなように、外部テスト部５は、本発明によるテスト方法の間、従来のテスト配置の場合のクロック周波数をデータ圧縮係数Ｋで割った低いクロック周波数で動作可能である。圧縮回路１６内の各テストデータ圧縮回路モジュール１７はテストデータ圧縮をテストデータ圧縮係数Ｋで行なうが、この係数はテストデータシーケンス内のテストデータビットの数に対応している。図６に示す実施例においては、テストデータシーケンスまたはテストデータバーストは４データビットであり、この４データビットはテストデータ圧縮回路モジュール１７により圧縮されて表示データ項目を形成する、すなわち、テストデータ圧縮係数Ｋは図６に示す実施例では４である。
【００２０】
本発明によるテスト方法を用いて、テストデータ圧縮係数Ｋに従ってテスト時間を減らす、或いは、テストデータ圧縮係数Ｋに従ってデータ入力及びデータ出力用の外部テスト部に要求される最大動作周波数を低くすることができる。これは、回路がさほど複雑ではない現存の従来のテスト部を使用して非常に高い動作クロック周波数で動作するデータストアをテストすることが可能であることを意味する。
【図面の簡単な説明】
【００２１】
【図１】先行技術によるテスト配置を示す。
【図２】本発明を考案するに至った問題を説明するためのフロー図を示す。
【図３】本発明によるデータストアの好適な実施形態のブロック図を示す。
【図４】複数のテストデータ圧縮回路モジュールを備えた本発明によるデータストアに含まれるテストデータ圧縮回路のブロック図を示す。
【図５】図４に示すテストデータ圧縮回路内のテストデータ圧縮回路モジュールのブロック図を示す。
【図６】本発明によるテスト方法を実施しているときのテスト信号のフロー図を示す。
【図１】
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【図２】
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【図６】
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【国際公開パンフレット】
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【手続補正書】
【提出日】平成14年12月20日(2002.12.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データストアをテストするテスト方法であって、前記データストアは、前記データストア（１）からシリアルに読み出されたテストデータシーケンスの複数のテストデータを含み、前記複数のテストデータを基準目標データと比較して圧縮表示データ項目を生成し、
読み出された前記テストデータシーケンスの前記テストデータが、テストデータ圧縮回路（１６）のテストデータレジスタ（２０）にシリアルに書き込まれ、そして初期化動作モードにおいて、論理ゲート（２８）により前記テストデータ圧縮回路（１６）の基準データレジスタ（２２）に書き込まれた基準目標データとビット単位で比較され、
論理比較回路（３１）が前記論理ゲート（２８）の出力を論理結合して前記圧縮表示データ項目を形成し、前記表示データ項目により、少なくとも一つのデータエラーが前記テストデータシーケンスに生じたかどうかを表示することを特徴とするテスト方法。
【請求項２】
前記テストデータシーケンスが所定数（Ｍ）のテストデータビットを含むことを特徴とする請求項１に記載のテスト方法。
【請求項３】
前記テストデータシーケンスが外部テスト部（５）のテストデータ発生器の中で生成され、そして前記データストア（１）のメモリセルアレイ（１０）にデータバス（３，１２）のデータラインを通して書き込まれ、
書き込まれた前記テストデータシーケンスが、前記データストア（１）の前記メモリセルアレイ（１０）から前記データバス（１２）のデータラインを通して連続的に読み出され、かつ、前記データストア（１）に集積化されたテストデータ圧縮回路（１６）により圧縮係数（Ｋ）に基づいて圧縮されて表示データ項目を形成し、この表示データ項目が前記データストア（１）から前記外部テスト部（５）に表示データバス（４）の表示データラインを通して送信されて評価されることを特徴とする請求項1又は２に記載のテスト方法
。
【請求項４】
前記圧縮係数（Ｋ）はテストデータシーケンスのテストデータビットの数（Ｍ）に等しいことを特徴とする請求項１から３までのいずれかに記載のテスト方法。
【請求項５】
前記テストデータは、前記外部テスト部（５）により前記データストア（１）の前記メモリセルアレイ（１０）に前記データバス（３，１２）を通して第１データ転送速度で書き込まれ、そして前記表示データは、前記データストア（１）の前記データ圧縮回路（１６）から前記外部テスト部（１５）に第２データ転送速度で送信され、前記第１データ転送速度の前記第２データ転送速度に対する比が前記圧縮係数（Ｋ）に対応することを特徴とする請求項１から４までのいずれかに記載のテスト方法。
【請求項６】
集積化テストデータ圧縮回路（１６）を有するデータストアであって、前記データストア（１）は、
（ａ）複数のアドレス指定可能なメモリセルを含むメモリセルアレイ（１０）と、
（ｂ）前記メモリセルに対してデータの読出し及び書込みを前記データストア（１）の内部データバス（１２）を通して行なうリード／ライトアンプ（１２）と、
（ｃ）そして、テストデータ圧縮回路（１６）と、を備え、このテストデータ圧縮回路は、
前記メモリセルアレイ（１０）から読み出されたテストデータシーケンスのテストデータを保存するために設けられるテストデータレジスタ（２０）と、
初期化動作モードにおいて外部テスト部（５）により書き込まれる基準目標データを保存するために設けられる基準レジスタ（２２）と、
前記テストデータレジスタ（２０）に一時保存される前記テストデータを前記基準レジスタ（２２）に保存された前記基準目標データとビット単位で比較する複数の論理ゲート（２８）と、そして
前記論理ゲート（２８）の出力を論理結合して圧縮表示データ項目を形成し、この表示データ項目により、少なくとも一つのデータエラーが前記一時保存されたテストデータシーケンスに含まれているかどうかを表示する論理比較回路（３１）と、を有することを特徴とするデータストア。
【請求項７】
前記テストデータ圧縮回路（１６）は、前記表示データを外部テスト部（５）に表示データバス（４）の表示データラインを通して送信して評価に供することを特徴とする請求項６に記載のデータストア。
【請求項８】
制御可能なスイッチング部（１３）が、前記外部テスト部（５）とデータを交換するための外部データバス（３）、前記メモリセルアレイ（１０）とデータを交換するための前記内部データバス（１２）、及び前記テストデータ圧縮回路（１６）の間に接続されるように設けられることを特徴とする請求項６又は７に記載のデータストア。
【請求項９】
前記制御可能なスイッチング部（１３）は、前記外部テスト部（５）により制御ライン（１４）を通して通常動作モードとテスト動作モードとの間で変化させることができ、前記内部データバス（１２）のデータラインを通して読み出されたテストデータシーケンスの前記テストデータは前記テスト動作モードにおいて、前記スイッチング部（１３）により前記テストデータ圧縮回路（１６）のテストデータレジスタ（２０）に内部テストデータバス（１５）のデータラインを通してシリアルに書き込まれることを特徴とする請求項８に記載のデータストア。
【請求項１０】
前記テストデータシーケンスが所定数（Ｍ）のテストデータビットを含むことを特徴とする請求項６から９までのいずれかに記載のデータストア。
【請求項１１】
前記外部データバス（３）、前記内部データバス（１２）、前記テストデータバス（１５）、及び前記表示データバス（４）は同じバス幅を有することを特徴とする請求項６から１０までのいずれかに記載のデータストア。
【請求項１２】
前記テストデータ圧縮回路（１６）は複数のテストデータ圧縮回路モジュール（１７）を含み、これらの複数のテストデータ圧縮回路モジュールの各々は、
前記メモリセルアレイ（１０）から前記テストデータバス（１５）のデータラインを通して読み出されるテストデータシーケンスを保存するテストデータレジスタ（２０）と、
基準テストデータシーケンスを保存する基準データレジスタ（２２）と、そして
前記テストデータシーケンスを前記保存された基準テストデータシーケンスと比較して表示データ項目を生成する論理比較回路（２９）と、
を有することを特徴とする請求項６から１１までのいずれかに記載のデータストア。
【国際調査報告】
2004531848.tif 000028
2004531848.tif 000029
2004531848.tif 000030
2004531848.tif 000031
2004531848.tif 000032
2004531848.tif 000033