(57)【要約】［発明の要旨］ＭＯＳゲートパワーデバイスは、第２導電型のドープウェル領域を含む第１導電型のドープ単結晶シリコンの上側層を有する基板からなる。更に、基板は、上側層の上側表面でウェル領域に配置した少なくとも１つの第１導電型の高ドープソース領域、誘電体材料でソース領域から電気的に絶縁した導電材料からなるゲート領域、ゲート領域とソース領域との上にある上側表面上のパターン化した中間誘電体層、および第１導電型の高ドープドレイン領域を含む。このＭＯＳゲートパワーデバイスにおいて、単結晶シリコン基板の上側表面でウェル領域に配置した第２導電型の高ドープポリシリコンからなる体領域を含む。ＭＯＳゲートパワーデバイス製造方法は、第２導電型のドープウェル領域を含む第１導電型のドープ単結晶シリコンの上側層を有する基板を設ける工程を含む。更に、基板は、上側層の上側表面でウェル領域に配置した少なくとも１つの第１導電型の高ドープソース領域、誘電体材料でソース領域から電気的に絶縁した導電材料からなるゲート領域、第１導電型の高ドープドレイン領域、およびゲート領域とソース領域との上にある上側表面上のパターン化した中間誘電体層を含む。更に、このデバイス製造方法は、基板上に体領域用マスクを形成し、ゲート領域から離れて配置されたソース領域とその下のウェル領域の部分を選択的に除去することにより、基板に少なくとも１つの体領域用窪みを形成する工程、体領域用マスクを除去し、第２導電型の高ドープポリシリコンのブランケット層を中間誘電体層と基板との上に形成して、体領域用窪みをポリシリコンで充填する工程、ポリシリコンのブランケット層の部分をソース領域と中間誘電体層とから選択的に除去して、体領域用窪みを充填する高ドープポリシリコンを残すことによって体領域を形成する工程、上側表面と中間誘電体層との上にソース領域と体領域に電気的に接触するソース金属層を蒸着する工程、及び基板のドレイン領域に接触するドレイン金属層を形成する工程を含む。
2004518286.tif 000002
【特許請求の範囲】
【請求項１】
上側層が第１導電型のドープ単結晶シリコンからなり、かつ、第２導電型のドープウェル領域を含む基板であって、前記上側層の上側表面で前記ウェル領域に配置した少なくとも１つの前記第１導電型の高ドープソース領域、誘電体材料で前記ソース領域から電気的に絶縁した導電材料からなるゲート領域、前記ゲート領域と前記ソース領域との上にある前記上側表面上のパターン化した中間誘電体層、および前記第１導電型の高ドープドレイン領域を含む前記基板上のデバイスにおいて、
高ドープポリシリコンからなり、かつ、前記基板の前記上側表面で前記ウェル領域に配置した少なくとも１つの前記第２導電型の体領域を含むことを特徴とするＭＯＳゲートパワーデバイス。
【請求項２】
前記上側層は、エピタキシャル層であることを特徴とする請求項１記載のＭＯＳゲートパワーデバイス。
【請求項３】
前記第１導電型はＮで、前記第２導電型はＰであることを特徴とする請求項１記載のＭＯＳゲートパワーデバイス。
【請求項４】
前記ゲート領域の前記導電材料は、ドープポリシリコンからなることを特徴とする請求項１記載のＭＯＳゲートパワーデバイス。
【請求項５】
前記ゲート領域の前記誘電体材料は、二酸化シリコンからなることを特徴とする請求項１記載のＭＯＳゲートパワーデバイス。
【請求項６】
トレンチＭＯＳゲートデバイスからなることを特徴とする請求項１記載のＭＯＳゲートパワーデバイス。
【請求項７】
縦型平面ＭＯＳデバイスからなることを特徴とする請求項１記載のＭＯＳゲートパワーデバイス。
【請求項８】
横型ＭＯＳＦＥＴからなることを特徴とする請求項１記載のＭＯＳゲートパワーデバイス。
【請求項９】
前記デバイスは、複数の延長トレンチを含むことを特徴とする請求項６記載のＭＯＳゲートパワーデバイス。
【請求項１０】
前記複数の延長トレンチは、オープンセルのストライプトポロジー又はクローズドセルのストライプトポロジーを有することを特徴とする請求項９記載のＭＯＳゲートパワーデバイス。
【請求項１１】
パワーＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ、及びＭＯＳ制御サイリスタからなるグループから選択されることを特徴とする請求項１記載のＭＯＳゲートパワーデバイス。
【請求項１２】
上側層が第１導電型のドープ単結晶シリコンからなり、かつ、第２導電型のドープウェル領域を含む基板であって、前記上側層の上側表面で前記ウェル領域に配置した少なくとも１つの前記第１導電型の高ドープソース領域、誘電体材料で前記ソース領域から電気的に絶縁した導電材料からなるゲート領域、前記第１導電型の高ドープドレイン領域、および前記ゲート領域と前記ソース領域との上にある前記上側表面上のパターン化した中間誘電体層を含む前記基板を設ける工程、
前記基板上に体領域用マスクを形成し、前記ゲート領域から離れて配置された前記ソース領域とその下の前記ウェル領域の部分を選択的に除去することにより、前記基板に少なくとも１つの体領域用窪みを形成する工程、
前記体領域用マスクを除去し、前記第２導電型の高ドープポリシリコンのブランケット層を前記中間誘電体層と前記基板との上に形成して、前記体領域用窪みを前記ポリシリコンで充填する工程、
前記ポリシリコンのブランケット層の部分を前記ソース領域と前記中間誘電体層とから選択的に除去して、前記体領域用窪みを充填するポリシリコンを残し、高ドープポリシリコンで充填された前記窪みからなる体領域を形成する工程、
前記上側表面と前記中間誘電体層との上に前記ソース領域と前記体領域に電気的に接触するソース金属層を蒸着する工程、及び
前記基板の前記ドレイン領域に接触するドレイン金属層を形成する工程を含むことを特徴とするＭＯＳゲートパワーデバイス製造方法。
【請求項１３】
前記上側層は、エピタキシャル層であることを特徴とする請求項１２記載の製造方法。
【請求項１４】
前記第１導電型はＮで、前記第２導電型はＰであることを特徴とする請求項１２記載の製造方法。
【請求項１５】
前記ゲート領域の前記導電材料はドープポリシリコンからなり、前記ゲート領域の前記誘電体材料は二酸化シリコンからなることを特徴とする請求項１２記載の製造方法。
【請求項１６】
前記パワーデバイスはトレンチＭＯＳゲートデバイスからなることを特徴とする請求項１２記載の製造方法。
【請求項１７】
前記パワーデバイスは平面ＭＯＳデバイスからなることを特徴とする請求項１２記載の製造方法。
【請求項１８】
前記パワーデバイスは横型ＭＯＳＦＥＴからなることを特徴とする請求項１２記載の製造方法。
【請求項１９】
前記デバイスは、複数の延長トレンチを含むことを特徴とする請求項１６記載の製造方法。
【請求項２０】
前記複数の延長トレンチは、オープンセルのストライプトポロジー又はクローズドセルのストライプトポロジーを有することを特徴とする請求項１９記載の製造方法。
【請求項２１】
前記パワーデバイスは、パワーＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ、及びＭＯＳ制御サイリスタからなるグループから選択されることを特徴とする請求項１２記載の製造方法。
【発明の詳細な説明】
【０００１】
【関連出願の相互参照】
この出願は、２０００年１２月６日に申請された米国特許出願第０９／７３１，１６９号の利益を主張するものである。
【０００２】
【発明の属する分野】
本発明は、半導体デバイス、より詳細には、ドープポリシリコン体を有するＭＯＳゲートパワーデバイス、及びその製造方法に関するものである。
【０００３】
【発明の背景】
図１は、Ｎ＋基板１０１の上側層１０１ａ上に形成された従来のトレンチＭＯＳゲートデバイス１００の断面の略図である。デバイス１００は、二酸化シリコンのようなゲート誘電体でライニングされた側壁１０４とフロア１０３とを有するトレンチ１０２を含む。トレンチ１０２は、ドープポリシリコンのような導電材料１０５で充填され、導電材料１０５はゲート領域１０６用の電極となる。
【０００４】
基板１０１の上側層１０１ａは更に、Ｎドレインゾーン１０８の上にあるＰウェル領域１０７を含む。上側層１０１ａの上側表面１０９でＰウェル領域１０７内に、高ドープＰ＋体領域１１０及び高ドープＮ＋ソース領域１１１を配置する。中間誘電体層１１２を、ゲート領域１０６とソース領域１１１の上に形成する。接触用開口１１３を介して、金属層１１４を、体領域１１０及びソース領域１１１に接触させることができる。ドレイン金属層１１５を、Ｎ＋基板１０１の裏側に設ける。
【０００５】
図２は、基板１０１の上側層１０１ａ上に形成された従来の縦型平面ＭＯＳＦＥＴデバイス２００の断面の略図である。デバイス２００は、シリコン酸化物のようなゲート誘電体層２０２とドープポリシリコンのような導電層２０３とからなる平面ゲート領域２０１（ゲート電極として働く）を含む。
【０００６】
デバイス２００は、上側層１０１ａが更にＮドレインゾーン１０８の上にあるＰウェル領域１０７、及び、上側層１０１ａの上側表面１０９でＰウェル領域１０７内に配置された高ドープＰ＋体領域１１０及び高ドープＮ＋ソース領域１１１を含む点でデバイス１００に似ている。中間誘電体層１１２を、ゲート領域２０１とソース領域１１１の上に形成する。接触用開口１１３を介して、金属層１１４を、体領域１１０及びソース領域１１１に接触させることができる。ドレイン金属層１１５を、Ｎ＋基板１０１の裏側１１５に設ける。図１と図２にそれぞれ示す構造１００と２００に共通に使用される体領域１１０及びソース領域１１１は、通常、反対の導電型のドーパントを半導体基板中に連続注入拡散して形成する。斯かる手順ではソース領域と体領域用の２つのフォトレジストマスクを使用する。ドーパントの横拡散、体領域形成中の高エネルギー注入散乱、及び不整列許容差は、デバイスの小型化に悪影響を及ぼす要因である。現在使用されているものより小型のパワーデバイスの必要性がある。本発明は、この必要性を満たすものである。
【０００７】
【発明の概要】
本発明の目的は、第２導電型のドープウェル領域を含む第１導電型のドープ単結晶シリコンの上側層を有する基板上のＭＯＳゲートパワーデバイスを提供することである。更に、基板は、上側層の上側表面でウェル領域に配置した少なくとも１つの第１導電型の高ドープソース領域、誘電体材料でソース領域から電気的に絶縁した導電材料からなるゲート領域、ゲート領域とソース領域との上にある上側表面上のパターン化した中間誘電体層、および第１導電型の高ドープドレイン領域を含む。このＭＯＳゲートパワーデバイスにおいて、単結晶シリコン基板の上側表面でウェル領域に配置した第２導電型の高ドープポリシリコンからなる体領域を含む。
【０００８】
本発明の更なる目的は、第２導電型のドープウェル領域を含む第１導電型のドープ単結晶シリコンの上側層を有する基板を設ける工程を含むＭＯＳゲートパワーデバイス製造方法を提供することである。更に、基板は、上側層の上側表面でウェル領域に配置した少なくとも１つの第１導電型の高ドープソース領域、誘電体材料でソース領域から電気的に絶縁した導電材料からなるゲート領域、第１導電型の高ドープドレイン領域、およびゲート領域とソース領域との上にある上側表面上のパターン化した中間誘電体層を含む。
【０００９】
更に、このデバイス製造方法は、基板上に体領域用マスクを形成し、ゲート領域から離れて配置されたソース領域とその下のウェル領域の部分を選択的に除去することにより、基板に少なくとも１つの体領域用窪みを形成する工程、体領域用マスクを除去し、第２導電型の高ドープポリシリコンのブランケット層を中間誘電体層と基板との上に形成して、体領域用窪みをポリシリコンで充填する工程、ポリシリコンのブランケット層の部分をソース領域と中間誘電体層とから選択的に除去して、体領域用窪みを充填する高ドープポリシリコンを残すことによって体領域を形成する工程、上側表面と中間誘電体層との上にソース領域と体領域に電気的に接触するソース金属層を蒸着する工程、及び基板のドレイン領域に接触するドレイン金属層を形成する工程を含む。
【００１０】
［発明の詳細な説明］
図３は、Ｎ＋基板１０１の上側層１０１ａ上に形成された本発明のトレンチＭＯＳゲートデバイス３００の断面の略図である。従来のデバイス１００のように、デバイス３００は二酸化シリコンのようなゲート誘電体でライニングされた側壁１０４とフロア１０３とを有するトレンチ１０２を含む。トレンチ１０２は、ドープポリシリコンのような導電材料１０５で充填され、導電材料１０５はゲート領域１０６用の電極となる。
【００１１】
基板１０１の上側層１０１ａは更に、Ｎドレインゾーン１０８の上にあるＰウェル領域１０７を含む。上側層１０１ａの上側表面１０９でＰウェル領域１０７内に、高ドープＮ＋ソース領域１１１を配置する。また、Ｐウェル領域１０７内には上側表面１０９に、本発明に基づいて、高ドープポリシリコンからなるＰ＋体領域３０１を配置する。デバイス３００は更に、従来のデバイス１００の諸素子に相当する中間誘電体層１１２、接触用開口１１３、ソース金属層１１４、及びドレイン金属層１１５を含む。
【００１２】
図４は、Ｎ＋基板１０１の上側層１０１ａ上に形成された本発明の平面ＭＯＳＦＥＴデバイス４００の断面の略図である。平面デバイス４００は、シリコン酸化物のようなゲート誘電体層２０２とドープポリシリコンのような導電層２０３とからなる平面ゲート領域２０１（ゲート電極として働く）を含む。平面デバイス４００は、上側層１０１ａが更にＮドレインゾーン１０８の上にあるＰウェル領域１０７、及び、上側層１０１ａの上側表面１０９でＰウェル領域１０７内に配置された高ドープＮ＋ソース領域１１１を含む点で従来のデバイス２００に似ている。また、Ｐウェル領域１０７内には上側表面１０９に、本発明に基づいて、高ドープポリシリコンからなるＰ＋体領域４０１を配置する。デバイス４００は更に、従来のデバイス２００の諸素子に相当する中間誘電体層１１２、接触用開口１１３、ソース金属層１１４、及びドレイン金属層１１５を含む。
【００１３】
図３と図４はそれぞれＭＯＳＦＥＴを１個のみ示すが、産業で現在採用されるデバイスは、ストライプ状のオープンセル又はクローズドセルトポロジーを有する斯かるデバイスのアレイからなる。
【００１４】
図５Ａ〜５Ｄは、本発明のトレンチＭＯＳゲートデバイス３００の製造プロセスを示す。図５Ａは、業界の標準手順により得られる構造を示す。この構造は、上側層１０１ａ、好ましくはエピタキシャル層を含む基板１０１を有し、上側層１０１ａ中にＰウェル領域１０７とゲートトレンチ領域１０６とが形成される。ゲートトレンチ領域１０６は、誘電体側壁１０４と誘電体フロア１０３でライニングされ半導体材料１０５で充填されたトレンチ１０２からなる。Ｎ＋ドーパントを注入拡散してブランケットＮ＋ソース領域１１１ａを形成し、パターン化した中間誘電体層１１２を基板１０１上に形成する。
【００１５】
図５Ｂと図５Ｃに示すように、フォトレジストマスク（図示せず）を使用し、Ｎ＋ソース領域１１１ａとＰウェル領域１０７とのエッチング部分をディンプリングし、マスクの除去後、高ドープポリシリコンのブランケット層３０１ａを中間誘電体層１１２と基板１０１上に形成して、領域１１１ａと１０７のエッチングにより作られた窪み５０１に充填する。
【００１６】
図５Ｄは、Ｎ＋ソース領域１１１に隣接する高Ｐ＋ドープポリシリコン体領域３０１を残す、高ドープポリシリコンブランケット層３０１ａのエッチング制御を示す。ソース金属層１１４及びドレイン金属層１１５を蒸着して図３に示すデバイス３００の製造を完了する。
【００１７】
本発明の製造プロセスは、ソース用フォトレジストマスキング工程とそれに必然的に伴う不整列許容差を回避し、更に、ドーパントの横拡散、体領域形成中の高エネルギー注入散乱を回避するために、デバイス１００の体領域１１０に比して非常に狭い体領域３０１を形成し、その結果、従来のデバイスより小型のデバイス３００となる。
【００１８】
説明した特定のプロセスの流れの変更は、本発明の範囲内で考えられる。例えば、図５Ａ〜５Ｄに示したトレンチＭＯＳゲートデバイス３００の製造プロセスは、本発明の平面ＭＯＳデバイス４００を形成するのに適用できる。
【００１９】
図６は、Ｐ＋基板６０１の上側層１０１ａ上に形成された本発明の横型ＭＯＳＦＥＴ６００の断面の略図である。横型デバイス６００は、上側層１０１ａの下に配置したＮ＋埋め込み層（図示せず）をオプションで含むことができる。デバイス６００は、シリコン酸化物のようなゲート誘電体層６０２とドープポリシリコンのような導電層６０３とからなるゲート領域６０１（ゲート電極として働く）を含む。更に、横型デバイス６００は、上側層１０１ａの上側表面１０９にそれぞれ配置されたＰウェル領域６０４、高ドープＮ＋ソース領域６０５及び高ドープＮ＋ドレイン領域６０６を含み、ソース領域６０５はＰウェル領域６０４内に位置する。また、Ｐウェル領域６０４内には上側表面１０９に、本発明に基づいて、高ドープポリシリコンからなるＰ＋体領域６０７を配置する。更に、デバイス６００は中間誘電体層６０８、ソース金属層６０９、及びドレイン金属層６１０を含み、ソース金属層６０９及びドレイン金属層６１０はそれぞれソース領域６０５及びドレイン領域６０６に接触している。
【００２０】
上述した実施例はＭＯＳパワーデバイスであるが、本発明を絶縁ゲートバイポーラトランジスタやＭＯＳ制御サイリスタを含む他のデバイスに採用できる。
【００２１】
本発明を図示の目的のために詳述したが、斯かる詳細はひとえにこの目的のためであり、請求の範囲に記載される発明の精神及び範囲から逸脱することなく、変更可能である。
【図面の簡単な説明】
【図１】従来のトレンチＭＯＳゲートデバイスの断面の略図である。
【図２】従来の縦型平面ＭＯＳデバイスの断面の略図である。
【図３】本発明によるトレンチＭＯＳゲートデバイスの断面の略図である。
【図４】本発明による縦型平面ＭＯＳデバイスの断面の略図である。
【図５】図５Ａ〜５Ｄは、本発明のトレンチＭＯＳゲートパワーデバイスの形成プロセスを示す。
【図６】本発明による横型ＭＯＳＦＥＴの断面の略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際公開パンフレット】
2004518286.tif 000009
2004518286.tif 000010
2004518286.tif 000011
2004518286.tif 000012
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2004518286.tif 000017
2004518286.tif 000018
2004518286.tif 000019
2004518286.tif 000020
2004518286.tif 000021
【国際公開パンフレット（コレクトバージョン）】
2004518286.tif 000022
2004518286.tif 000023
2004518286.tif 000024
2004518286.tif 000025
2004518286.tif 000026
2004518286.tif 000027
2004518286.tif 000028
2004518286.tif 000029
2004518286.tif 000030
2004518286.tif 000031
2004518286.tif 000032
2004518286.tif 000033
2004518286.tif 000034
【国際公開パンフレット（コレクトバージョン）】
2004518286.tif 000035
【国際調査報告】
2004518286.tif 000036
2004518286.tif 000037
2004518286.tif 000038