(57)【要約】通信バスを介してデータを通信するシステムおよび方法を開示する。いくつかの態様で、データは、集積回路などの複数の電子デバイスを接続する複数線バスを介して通信されるディジタル情報である。この開示は、データを、バスを介して通信されるデータセルに配置する有用なフォーマットを提示し、共用クロック信号、レディビット情報、および垂直パリティ検査などのいくつかの例示的な特徴を含む。
2006526854.tif 000002
【特許請求の範囲】
【請求項１】
交換されるディジタルデータの前記タイプを示すためにデータの少なくとも１ビットを提供するステップと、
前記バスに結合されたデバイスが前記バスを介して他のデバイスと通信する準備ができているかどうかを示すためにデータの少なくとも１ビットを提供するステップと、
前記ディジタルデータの対応するビットのエラー状態を検査するために少なくとも１つの垂直パリティビットを提供するステップと
を含む、バスを介してデバイスの間でディジタルデータを交換する方法。
【請求項２】
前記ディジタルデータをデータセルに論理的にグループ化するステップをさらに含む、請求項１に記載の方法。
【請求項３】
任意のフロー制御データを前記データセルに含めるステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記バスを介して情報ペイロードを搬送するためのデータの少なくとも１バイトをさらに含む、請求項１に記載の方法。
【請求項５】
情報ペイロードを担持するデータのバイト数を示すためのデータの少なくとも１ビットをさらに含む、請求項４に記載の方法。
【請求項６】
交換されるディジタルデータの前記タイプを示すためのデータの前記少なくとも１ビットが、前記ディジタルデータがヌルタイプであり、その中にペイロードを担持しないことを示すためのビットの少なくとも１つの組み合わせを含む、請求項１に記載の方法。
【請求項７】
共通クロック信号を使用して前記デバイスをクロッキングするステップをさらに含む、請求項１に記載の方法。
【請求項８】
複数の通信線を有する通信バスであって、その第１端で第１デバイスに結合され、その第２端で第２デバイスに結合された通信バス
を含み、前記複数の通信線のうちの少なくとも１つが、交換されるディジタルデータの前記タイプを示すためにデータの少なくとも１ビットを提供し、
前記複数の通信線のうちの少なくとも１つが、前記通信バスに結合された前記デバイスのいずれかが前記通信バスを介して他のデバイスと通信する準備ができているかどうかを示すためにデータの少なくとも１ビットを提供し、
前記複数の通信線が、前記ディジタルデータの対応するビットのエラー状態を検査するための垂直パリティビットを提供する
少なくとも２つのデバイスの間でディジタルデータを転送するシステム。
【請求項９】
第１デバイスのクロック入力線をさらに含み、前記クロック入力線が、少なくとも１つの他のデバイスのクロック入力線と共用されるクロック信号を供給する、請求項８に記載のシステム。
【請求項１０】
フロー制御データを供給する、前記複数の通信線のうちの少なくとも１つをさらに含む、請求項８に記載のシステム。
【請求項１１】
通信コンピュータシステムで使用される集積回路の一部としてさらに構成された、請求項８に記載のシステム。
【請求項１２】
前記システムが、通信標準フォーマットに従って通信データを受け取る、請求項１１に記載のシステム。
【請求項１３】
第１デバイスから第２デバイスへ通信バスを介して送られるディジタルデータセルを生成する方法であって、前記セルが、
ディジタルデータセルの前記タイプの記述子を含むバイトと、
前記第１デバイスが前記第２デバイスとディジタルデータを交換する準備ができていることを示すための少なくとも１ビットを含むバイトと、
前記ディジタルデータセル内の情報ペイロードバイト数を示す少なくとも１バイトと、
情報ペイロードデータを担持する少なくとも１バイトと、
前記ディジタルデータセル内のデータの前記他のバイトに対応する複数の垂直パリティビットを含むデータのバイトと
を含む方法。
【請求項１４】
ディジタルデータセルの前記タイプの記述子を含む前記バイトおよび前記第１デバイスが前記第２デバイスとディジタルデータを交換する準備ができていることを示すための少なくとも１ビットを含む前記バイトが、ディジタルデータセルの前記タイプの前記記述子と、前記第１デバイスが準備ができていることを示す前記少なくとも１ビットとの両方を含む同一のバイトを含む、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、電子信号を交換するシステムおよび方法に関し、具体的には、通信バスを介する複数の電子構成要素の間のディジタル情報の通信に関する。
【背景技術】
【０００２】
電気回路、電子回路、電気システム、電子システム、およびその要素は、電気信号を交換する。これらの信号は、一般に、電圧など、信号のある特性の大きさによって表されるアナログ形式とすることができる。その代わりに、信号を、たとえば２進信号（０／１、＋１／−１、ハイ／ロウなど）などの信号の離散値によって表されるディジタル形式とすることができる。
【０００３】
現代の電子システムは、一般に、しばしばグループで編成され、バスと呼ばれる導電性の信号線またはワイヤを介してディジタル情報を交換する。バスに、任意の個数の導電線を含めることができ、バスは、導電線を物理的にまたは論理的にグループ化することによって形成することができる。バスは、バンドル、編組、またはフラットリボンで作ることができ、そのバスによって結合される構成要素の間の接触を行うのに適する端点コネクタまたはターミネータを有することができる。バスは、電子回路基板上にはんだ線をレイアウトすることによって、または半導体基板に導電トレースをエッチングすることによって作ることもできる。チップにパッケージ化される時に、バスを、パッケージ内でチップと共に製造することができる。
【０００４】
Ｃｏｍｍｏｎ  Ｓｗｉｔｃｈ  Ｉｎｔｅｒｆａｃｅ  Ｃｏｎｓｏｒｔｉｕｍが提供する通信バスの１つが、ＣＳＩＸバスと呼ばれ、ネットワークプロセッサに使用される。ＣＳＩＸバスは、ヘッダ情報、レディビット、および垂直パリティ検査ビットを含む、データ通信用の信号線を備える。もう１つの使用可能な通信バスが、Ｖｉｔｅｓｓｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｃｏｒｐｏｒａｔｉｏｎ社の独自のＦｏｃｕｓバスである。Ｆｏｃｕｓバスは、データ線およびヘッダ情報を備えるが、レディビットまたは垂直パリティ情報を備えない。ＣＳＩＸバスおよびＦｏｃｕｓバスの両方が、バスの外部の別々の信号線でフロー制御データを交換することを必要とし、貴重なバス位置およびピン位置を消費する。ＣＳＩＸバスは、クロック線およびデータ線のほかに、フレームの始め（ＳＯＦ）線およびパリティ（ＰＡＲ）線を必要とする。Ｆｏｃｕｓバスは、クロック線およびデータ線のほかに、フロー制御線を必要とする。
【０００５】
特徴、機能、および通信帯域幅が増えるにつれて、電子システムおよび電子デバイスの通信バスを最適化するか効率的に利用することが、役に立つか必要になる。したがって、データは、通常、所望の機能を達成しながら、できる限り多くの使用可能なバス上の帯域幅を残す形でパッケージ化され、配送される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
制限されたバス接続という問題に対処する形の１つを、バスの通信データ線（信号線）の数を増やすこととすることができる。しかし、これは、バスにデバイスを結合する接続ピンの数の対応する増加を必要とし、通信プロトコル、メモリアレイサイズ、通信ソフトウェア、クロック調整、および他の設計要因に対する対応する変更も必要とする。さらに、通信バスのサイズを増やすことは、物理的面積（フットプリント）およびコストにおいてかなり大きく高いバスおよびデバイスをもたらす。したがって、追加のバスワークおよび接続の必要を減らし、既存システムの信号線およびピン接続を効率的に使用する新しいシステムおよび技法を開発することが有用である。
【課題を解決するための手段】
【０００７】
少なくとも上で述べた問題点を認識し、現代のディジタルバス通信によって提示される課題に対する解決策を諒解して、バスを介する通信の新しいシステムおよび方法を説明する。いくつかの態様で、このバスは、従来のクロックソーシングの代わりに共通クロック信号を使用することによって、改善されたバス可用性、帯域幅、および性能を提供する。他の態様で、このバスは、よりエラーをこうむりにくい、既存のハードウェア制限内で合理化された形でデバイスが情報およびペイロードを交換することを可能にする有用で新しいセルフォーマットを使用する。いくつかの特定の実施形態で、バスおよびこのバスを使用する方法が、米国マサチューセッツ州テュークスベリのＳｔａｒｅｎｔ  Ｎｅｔｗｏｒｋｓ社のＳＴ−１６インテリジェントモバイルゲートウェイデバイスまたは類似するデバイスに使用される「Ｆ８」バスを満足するために提供される。より一般的には、本発明のバスおよび方法は、すべての互換のまたは適合可能な構成要素と共に使用することができ、ディジタル通信タイプおよび信号処理タイプがその唯一の例である。
【０００８】
本開示の１実施形態は、交換されるディジタルデータのタイプを示すためにデータの少なくとも１つのビットを提供するステップと、バスに結合されたデバイスがバスを介して他のデバイスと通信する準備ができているかどうかを示すためにデータの少なくとも１つのビットを提供するステップと、
ディジタルデータの対応するビットのエラー状態を検査するために少なくとも１つの垂直パリティビットを提供するステップとを含む、バスを介してデバイスの間でディジタルデータを交換する方法を対象とする。
【０００９】
本開示のもう１つの実施形態は、複数の通信線を有する通信バスであって、その第１端で第１デバイスに結合され、その第２端で第２デバイスに結合された通信バスを含み、複数の通信線のうちの少なくとも１つが、交換されるディジタルデータの前記タイプを示すためにデータの１ビットを担持し、複数の通信線のうちの少なくとも１つが、通信バスに結合されたデバイスが通信バスを介して他のデバイスと通信する準備ができているかどうかを示すためにデータの１ビットを担持し、複数の通信線が、ディジタルデータの対応するビットのエラー状態を検査するための垂直パリティビットを担持する、少なくとも２つのデバイスの間でディジタルデータを転送するシステムを対象とする。
【００１０】
本開示の性質および目的のより十分な理解のために、添付図面と共に次の詳細な説明を参照されたい。添付図面では、同一の符号が、同一のまたは類似する部分を示すのに使用される。
【発明を実施するための最良の形態】
【００１１】
図１に、さまざまなロジックチップ、回路、および通信要素を結合された例示的なマザーボード１００を示す。マザーボード１００は、通常、マザーボードとそのマザーボードがインストールされるコンピュータシステムとの間で電力、グラウンド接続、データ信号、および制御信号を配送する接続ピン（図示せず）を備える。コンピュータシステムは、ローカルとし、そのようなカード用に設計されたハードウェアスロットにマザーボード１００をインストールされるものとすることができる。コンピュータシステムは、リモートまたは分散式とし、マザーボード１００およびコンピュータシステムが互いに物理的に近接しないものとすることもできる。
【００１２】
図１のマザーボード１００には、音声通信セッションからの情報の配送および処理の諸態様を管理する音声データトランスポート（ＶＤＴ）フィールドプログラマブルゲートアレイ（ＦＰＧＡ）チップ１１０が含まれる。２つの他のＦＰＧＡがマザーボード１００に配置されており、これは、汎用ディジタル信号処理（ＧＰ  ＤＳＰ）チップ１３０およびｖｏｉｃｅ  ｏｖｅｒ  ｉｎｔｅｒｎｅｔ  ｐｒｏｔｏｃｏｌディジタル信号処理（ＶｏＩＰ  ＤＳＰ）チップ１４０である。この例のチップは、パッケージ化された集積回路（ＩＣ）として構成され、一般に、カードまたはドータボード、たとえば１３１および１３２に取り付けられ、カードまたはドータボード１３１および１３２自体は、マザーボード１００に電気的におよび／または機械的に結合されるが、ＦＰＧＡは、マザーボード１００の適当な嵌合接続に直接に置くこともできる。
【００１３】
ＦＰＧＡ  １３０および１４０のそれぞれは、「Ｆ８」通信バス線１５０によってＦＰＧＡ  １１０に接続される。Ｆ８バスは、データを受け取る８本の信号線およびデータを送るもう８本の信号線からなる合計１６本の信号線を有する。これは、図では、符号「８」が付随するスラッシュ記号ならびに矢印の向きおよび文字「Ｒ」（受取）および「Ｔ」（送出）によって示されている。Ｆ８バス１５０Ａは、ＶＤＴ  １１０とＧＰ  ＤＳＰ  １３０とを接続し、Ｆ８バス１５０Ｂは、ＶＤＴ  １１０とＶｏＩＰ  ＤＳＰ  １４０とを接続する。もちろん、さまざまな構成要素を接続するすべてのバスが、同一の設計またはＦ８タイプである必要はなく、適当な場合に、単一の基板またはシステム上で表されるさまざまなバスタイプを有することが可能である。
【００１４】
集積回路および関連するコンピューティング構成要素のこのシステムは、さまざまなソースから１つまたは複数のフォーマットのディジタルデータを受け取り、処理し、保管し、再送出する能力を提供する。たとえば、これらの回路を使用して、インターネットプロトコル（ＩＰ）、非同期転送モード（ＡＴＭ）、または時分割多重（ＴＤＭ）応用例で音声通信およびデータ通信を処理することができる。
【００１５】
図１に示された本発明の１態様の特徴の１つが、共用クロック特徴である。通常はソリッドステート共振子水晶１２０であるクロックソースは、ドータボードまたはマザーボード１１０上のある電源から電力を与えられる。クロック１２０は、システムの他の部品を作動させ、同期化するのに適する周期的（ＣＬＫ）信号を生成する。図示の例示的実施形態では、クロック信号が、それぞれクロック線１２１、１２２、および１２３を介してＦＰＧＡ  １１０、１３０および１４０に配送される。したがって、すべてのＦＰＧＡへのクロック信号が、そのソース１２０から共用され、実質的に同期化される（同時の立ち上がりエッジおよび立ち下がりエッジを有する）。
【００１６】
いくつかの場合に、共通クロック信号を共用する本システムは、従来のクロックソーシングより好ましい。従来のクロックソーシングでは、クロック信号が、クロックで生成され、その後、第１回路に渡される。第１回路は、クロック信号を第２回路に渡し、この第２回路が、クロック信号を第３回路などに渡すことができる。クロックソーシングは、回路の間の両方向（前後）通信によって働く。したがって、クロックソーシングは、クロック信号情報の交換専用の２つの信号線を必要とする。対照的に、図１に示されているように、共用クロック信号方法は、クロッキングされるデバイスごとに１つのクロック線（１２１、１２２、１２３）だけを必要とし、回路のそれぞれで１つの通信線の節約をもたらす。したがって、共用クロック実施形態または共通クロック実施形態では、余分な通信線が、他の通信機能またはデータ転送に使用するために解放される。
【００１７】
次に、本発明のいくつかの実施形態による通信バス１５０の使用に話を変える。前に述べたように、Ｆ８バスなどのダブルエイト通信バスを使用して、２つの回路または構成要素の間でディジタル情報ビットを通信することができる。この通信は、事前に決定されたフォーマットに従って実行され、その結果、２つの通信する構成要素が、情報の意味を正しく解析できるようになる。予備ステップとして、情報内容を示し、記述する規約を図２に示す。８つのビット２１０を有する例示的なバイト２００が示されている。これらのビットは、順番に０から７と指定される。各ビット（２進桁）は、「０」または「１」（あるいはその同等物）情報を担持する等となる。この例では、ビット番号０が、情報の「１」データを担持し、ビット番号１が、情報の「０」データを担持し、ビット番号２が、情報の「１」データを担持する等となる。８ビットバイト２００全体が、データ「１０００１１０１」を担持する。バス１５０は、通常は、それが担持する実際のデータに「関係せず」、通信する回路が、バスを介して送受される情報を解析し、処理する要素である。この説明では、速記の表記２２０が、ある意味の情報を担持するビットのグループを示すのに使用される。図２は、バイト２００のビット７からビット５で担持されるビットのグループ「１００」の例を提供するものである。このビットのグループは、表記「７：５」または７から５によって示される。この表記は、下で、バイトの使用法および例示的なＦ８フォーマットでどの情報が配送されるかを記述するのに使用される。
【００１８】
図３に、複数の８ビットバイトを含む情報のセルの例示的フォーマットを示す。他のサイズのデータストリング、構造、およびワードならびにセル内の情報の他の順序付けが、可能であり、当業者が実装することができる。Ｆ８の例のセルフォーマットでは、最初のバイト（バイト０）が、次の３つの情報を担持する。
【００１９】
まず、ビット７：５に、セルのタイプがある。この図には、バイト０の７：５ビットによって示すことができるセルタイプのうちの複数のタイプが示されている。これらは、次の通りである。
【００２０】
０００  アイドル  −  バスが情報を担持していない（アイドル状態である）
００１  パケットの途中  −  データパケットの諸部分が前後にある
０１０  パケットの終り、打ち切られたパケット
０１１  パケットの終り、良好なパケット
１００  ヌル  −  ペイロードが存在しない、フロー制御用
１０１  パケットの始め
１１０  予約済み
１１１  パケットの始めおよび終り、１セルだけを有する良好なパケット
第２に、バイト番号０のビット番号４で、「レディ」ビットが担持される。レディビットの値が「０」の場合に、デバイスは、バスからデータを受け取る準備ができていない。レディビットの値が「１」の場合に、デバイスは、データを受け取る準備ができている。
【００２１】
第３に、ビット３：０は、予約済みであり、デバイスによって使用されない。
【００２２】
次のバイト（バイト１）は、ビット６：０に、バイトカウント（ＢＣ）またはセル内のペイロードデータのバイト数を担持し、ビット７は予約済みである。バイトカウントは、この例では７ビット２進フォーマットで表された整数である。
【００２３】
複数のバイトを使用して、セル内のペイロードバイト数を示すことができることを諒解されたい。これは、ペイロードバイト数が単一のバイトカウントバイトのビットまたはその一部によって表すのに大きすぎる場合に使用することができる。
【００２４】
最後のバイト（番号ＢＣ＋２）は、垂直パリティ（ＶＰ）用である。パリティビットは、誤り検査に使用される。誤りは、ディジタル通信ではさまざまなソースから生じる。たとえば、電気干渉が、「０」ビットにその宛先に「１」ビットとして到着させるまたはその逆が起こり得る。パリティセンスは、反転したビットを検査するために採用される。偶数垂直パリティは、その起点でセルの列に偶数個の「１」がパッケージ化されたことを意味し、奇数垂直パリティは、その起点でセルの列に奇数個の「１」がパッケージ化されたことを意味する。
【００２５】
図４に、奇数パリティ誤り検査を有する、上で説明したものに類似する例示的なＦ８セルを示す。最初の２つの列３１０および３２０のデータ内容が、例示のために示されており、セルのデータ値の残りは、図を単純にするために示されていない。セル３００の最後の行３５０に、ＶＰビットが含まれる。ビット３３０および３４０に、それぞれ列３１０および３２０のＶＰビットが含まれる。各ＶＰビットは、その列に合計で奇数個の「１」を作るようにされる。したがって、ビット３３０は、その列に２つの他の「１」が含まれ、列３１０の「１」の個数を奇数である３にするために「１」がＶＰビット位置３３０に必要なので、「１」である。同様に、列３２０では、列３２０にそれ以外に１つの「１」の値が含まれ、これが奇数個の「１」なので、ＶＰビット３４０が「０」にされる。行３５０の他の６つの位置のＶＰビットは、同様に、セルの列ごとの「１」の総数を奇数にするための必要に応じて「０」または「１」にされる。この図が偶数パリティ構成の場合には、ＶＰ行３５０の「１」および「０」が交換されることになる。
【００２６】
図５に、この例示的フォーマットによる、さまざまな内容を表すセルの各バイト内のビットのブロックを示す、もう１つのＦ８セル４００を示す。ビットの陰付きのブロックは、予約済みまたは未使用である。図５に示されたセルには、６４個の８ビットデータ（ペイロード）バイト、Ｄ０…Ｄ６３が含まれる。いくつかの実施形態で、この個数のペイロードバイトは、ＴＤＭフォーマットまたはＩＰパケットフォーマットを使用する構成要素との通信を容易にする。他の実施形態は、より少数、より多数、または０個のペイロードのセルを有することができる。
【００２７】
図６に、「ヌル」セル５００を示す。バイト０のビット７：５に、前に説明したようにセルのタイプが含まれる。使用された例によるこのタイプは、５：７ビット５１０のビット値「１００」によって定義される。バイト０のビット４のレディビット５２０が続く。ヌルセル５００のバイト１は、垂直パリティに使用される。ヌルセルは、ペイロードデータを担持しないが、デバイスの可用性を示すためにレディビットを担持する。
【００２８】
この開示および図面で説明したように、新しい通信バスおよびそのバスを介してデータを搬送する方法を提示した。いくつかの態様で、相互接続されたデバイスの共用クロッキングは、デバイスへのクロック信号に使用される信号線の節約をもたらす。他の態様で、フロー制御機能性を含み、データセルがヌルセルであるかどうかを含むデータセルのタイプを表すデータセルフォーマットが提供される。もう１つの態様で、この開示は、Ｆ８バスおよび互換システムと共に使用するのに適するバイナリ情報をデータセルに取り込む形を教示する。このシステムおよび方法は、垂直パリティを使用する誤り検査の提供を含み、総合性能およびバス線を介して通信するデバイスへのピン／信号線可用性を改善する。したがって、高い機能性および低いコストを、そのようなバスを使用するディジタル通信システムで達成することができる。
【００２９】
この説明、図面、および特定の例示的実施形態を再検討する際に、本発明の本質から外れずに、本発明を実行する際に変更および同等の置換を実行できることが理解されるであろう。したがって、本発明は、上で明示的に説明した実施形態によって制限されることを意図されているのではなく、添付の特許請求の範囲によって解釈されるべきである。
【図面の簡単な説明】
【００３０】
【図１】マザーボード上に配置され、通信バスによって相互接続されたＦＰＧＡ回路の例示的なグループ化を示す図である。
【図２】ビットに番号を付ける表記と共にデータセルの８ビットバイトを示す図である。
【図３】セルの各バイトおよび各ビットに含まれる情報を示す、例示的なＦ８セルフォーマットを示す図である。
【図４】データセル内の垂直パリティの動作を示す図である。
【図５】ペイロードセルを含む、例示的なＦ８データセル内のデータブロックを示す図である。
【図６】ヌルセルを示す図である。
【図１】
2006526854.tif 000003
【図２】
2006526854.tif 000004
【図３】
2006526854.tif 000005
【図４】
2006526854.tif 000006
【図５】
2006526854.tif 000007
【図６】
2006526854.tif 000008
【手続補正書】
【提出日】平成17年4月20日(2005.4.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
交換されるディジタルデータの前記タイプを示すためにデータの少なくとも１ビットを提供するステップと、
前記バスに結合されたデバイスが前記バスを介して他のデバイスと通信する準備ができているかどうかを示すためにデータの少なくとも１ビットを提供するステップと、
前記ディジタルデータの対応するビットのエラー状態を検査するために少なくとも１つの垂直パリティビットを提供するステップと
を含む、バスを介してデバイスの間でディジタルデータを交換する方法。
【請求項２】
前記ディジタルデータをデータセルに論理的にグループ化するステップをさらに含む、請求項１に記載の方法。
【請求項３】
任意のフロー制御データを前記データセルに含めるステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記バスを介して情報ペイロードを搬送するためのデータの少なくとも１バイトをさらに含む、請求項１に記載の方法。
【請求項５】
情報ペイロードを担持するデータのバイトを示すためのデータの少なくとも１ビットをさらに含む、請求項４に記載の方法。
【請求項６】
交換されるディジタルデータの前記タイプを示すためのデータの前記少なくとも１ビットが、前記ディジタルデータがヌルタイプであり、その中にペイロードを担持しないことを示すためのビットの少なくとも１つの組み合わせを含む、請求項１に記載の方法。
【請求項７】
共通クロック信号を使用して前記デバイスをクロッキングするステップをさらに含む、請求項１に記載の方法。
【請求項８】
複数の通信線を有する通信バスであって、その第１端で第１デバイスに結合され、その第２端で第２デバイスに結合された通信バス
を含み、前記複数の通信線のうちの少なくとも１つが、交換されるディジタルデータの前記タイプを示すためにデータの少なくとも１ビットを提供し、
前記複数の通信線のうちの少なくとも１つが、前記通信バスに結合された前記デバイスのいずれかが前記通信バスを介して他のデバイスと通信する準備ができているかどうかを示すためにデータの少なくとも１ビットを提供し、
前記複数の通信線が、前記ディジタルデータの対応するビットのエラー状態を検査するための垂直パリティビットを提供する
少なくとも２つのデバイスの間でディジタルデータを転送するシステム。
【請求項９】
第１デバイスのクロック入力線をさらに含み、前記クロック入力線が、少なくとも１つの他のデバイスのクロック入力線と共用されるクロック信号を供給する、請求項８に記載のシステム。
【請求項１０】
フロー制御データを供給する、前記複数の通信線のうちの少なくとも１つをさらに含む、請求項８に記載のシステム。
【請求項１１】
通信コンピュータシステムで使用される集積回路の一部としてさらに構成された、請求項８に記載のシステム。
【請求項１２】
前記システムが、通信標準フォーマットに従って通信データを受け取る、請求項１１に記載のシステム。
【請求項１３】
第１デバイスから第２デバイスへ通信バスを介して送られるディジタルデータセルを生成する方法であって、前記セルが、
ディジタルデータセルの前記タイプの記述子を含むバイトと、
前記第１デバイスが前記第２デバイスとディジタルデータを交換する準備ができていることを示すための少なくとも１ビットを含むバイトと、
前記ディジタルデータセル内の情報ペイロードバイト数を示す少なくとも１バイトと、
情報ペイロードデータを担持する少なくとも１バイトと、
前記ディジタルデータセル内のデータの前記他のバイトに対応する複数の垂直パリティビットを含むデータのバイトと
を含む方法。
【請求項１４】
ディジタルデータセルの前記タイプの記述子を含む前記バイトおよび前記第１デバイスが前記第２デバイスとディジタルデータを交換する準備ができていることを示すための少なくとも１ビットを含む前記バイトが、ディジタルデータセルの前記タイプの前記記述子と、前記第１デバイスが準備ができていることを示す前記少なくとも１ビットとの両方を含む同一のバイトを含む、請求項１３に記載の方法。
【請求項１５】
複数の通信線を有するバスを介して第１デバイスから第２デバイスへパケットを送る方法であって、各パケットが、少なくとも１つのディジタルデータセルを含み、前記方法が、
パケット内の前記ディジタルデータセルの前記位置または前記ディジタルデータセルがその中にペイロードビットを担持しないヌルタイプであることのいずれかを示すために前記ディジタルデータセル内のタイプビットの組み合わせを提供するステップと、
前記第１デバイスが前記バスを介して他のデバイスと通信する準備ができているかどうかを示すために前記ディジタルデータセル内の少なくとも１つのレディビットを提供するステップと、
前記ディジタルデータセル内のエラー状態を検査するために前記ディジタルデータセル内で少なくとも１つの垂直パリティビットを提供するステップと
を含み、前記バスの前記複数の通信線のうちの少なくとも１つが、ペイロードビットおよび情報ビットの両方を送るように構成される
方法。
【請求項１６】
タイプビットの前記組み合わせが、フロー制御に使用される、請求項１５に記載の方法。
【請求項１７】
前記バスを介して情報ペイロードを搬送するために前記ディジタルデータセル内のデータの少なくとも１バイトを提供するステップをさらに含む、請求項１５に記載の方法。
【請求項１８】
情報ペイロードを担持するデータのバイトを示すために前記ディジタルデータセル内のデータの少なくとも１ビットを提供するステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
共通クロック信号を使用して前記第１デバイスおよび前記第２デバイスをクロッキングするステップをさらに含む、請求項１５に記載の方法。
【請求項２０】
第１デバイスから第２デバイスにディジタルデータセルを送るシステムであって、
複数の通信線を有する通信バスであって、その第１端で前記第１デバイスに結合され、その第２端で前記第２デバイスに結合された通信バス
を含み、前記通信バスが、パケット内の前記ディジタルデータセルの前記位置または前記ディジタルデータセルがその中にペイロードビットを担持しないヌルタイプであることのいずれかを示す前記ディジタルデータセル内のタイプビットの組み合わせを提供し、
前記通信バスが、前記通信バスに結合された前記第１デバイスが前記通信バスを介して他のデバイスと通信する準備ができているかどうかを示すために前記ディジタルデータセルのデータの少なくとも１ビットを提供し、
前記通信バスが、前記ディジタルデータセル内のエラー状態を検査するために前記ディジタルデータセルの垂直パリティビットを提供し、
前記通信バスの前記複数の通信線のうちの少なくとも１つが、ペイロードビットおよび情報ビットの両方を送るように構成される
システム。
【請求項２１】
前記第１デバイスのクロック入力線をさらに含み、前記クロック入力線が、前記第２デバイスのクロック入力線と共用されるクロック信号を供給する、請求項２０に記載のシステム。
【請求項２２】
タイプビットの前記組み合わせが、フロー制御に使用される、請求項２０に記載のシステム。
【請求項２３】
前記システムが、通信コンピュータシステムで使用される集積回路の一部として構成される、請求項２０に記載のシステム。
【請求項２４】
前記システムが、通信標準フォーマットに従って通信データを受け取る、請求項２３に記載のシステム。
【請求項２５】
第１デバイスから第２デバイスへ通信バスを介して送られるディジタルデータセルを生成する方法であって、前記セルが、
パケット内の前記ディジタルデータセルの前記位置または前記ディジタルデータセルがその中にペイロードビットを担持しないヌルタイプであることのいずれかを示すタイプビットの組み合わせを含むバイトと、
前記第１デバイスが前記第２デバイスとディジタルデータを交換する準備ができていることを示すための少なくとも１ビットを含むバイトと、
前記ディジタルデータセル内の情報ペイロードバイトを示す少なくとも１バイトと、
情報ペイロードデータを担持する少なくとも１バイトと、
前記ディジタルデータセル内のデータの前記他のバイトに対応する複数の垂直パリティビットを含むデータのバイトと
を含む方法。
【請求項２６】
タイプビットの組み合わせを含む前記バイトおよび前記第１デバイスが準備ができていることを示すための少なくとも１ビットを含む前記バイトが、タイプビットの前記組み合わせと前記第１デバイスが準備ができていることを示すための前記少なくとも１ビットとの両方を含む同一のバイトを含む、請求項２５に記載の方法。
【国際調査報告】
2006526854.tif 000009