(57)【要約】単一伝送イベントに応答して多重の受信ビームを生成するデジタル・マルチライン・ビームフォーマが提供される。本発明の一実施形態は、一度に受け取った全てのビームに適用可能な共通ステアリング遅延を提供するバルク遅延を含む。バルク遅延を引き継ぐ並列フィルタ処理パスは、ファインフォーカスされた多重ビームを同時生成する。一実施形態では、マルチフェーズ・フィルタが多重ビームのためのサンプルを生成し、そうすると、同時生成ビーム数がファインフォーカス・フィルタによる生成フェーズ数を上回るときに、有利である。
2004516123.tif 000002
【特許請求の範囲】
【請求項１】
単一伝送イベントに応答して、ステアリングおよび集束された、複数のビームのデジタル信号サンプルを生成するために、各々がアレイ型トランスデューサの素子に接続される複数のチャネル、を含むデジタル・マルチライン・ビームフォーマであって、
トランスデューサ素子によって生成された信号を受け取るように接続され、或るサンプリングレートで一連のデジタル信号サンプルを生成するＡＤ変換器；
前記ＡＤ変換器で生成された前記デジタル信号サンプルを受け取るように接続され、共通のステアリング遅延を前記デジタル信号サンプルに付与する、バルク遅延部；および
同時に複数のビームについて、それぞれのビームにつき計算されたファインフォーカス遅延を更に示すデジタル信号サンプルを生成する、複数の並列フィルタ処理パスであって、各々が、前記バルク遅延部によって生成された遅延デジタル信号サンプルを受け取るように接続された入力部を有する、複数の並列フィルタ処理パス；および
前記ビームフォーマの複数チャネルによって生成されたデジタル信号サンプルを結合する複数の加算回路であって、各々が、前記フィルタ処理パスによって処理されたデジタル信号サンプルを受け取るように接続される、複数の加算回路；
を備えるところの、デジタル・マルチライン・ビームフォーマ。
【請求項２】
前記並列フィルタ処理パスが、
前記バルク遅延部に接続された入力部と複数の出力タップとを有する遅延レジスタ；および
複数の補間フィルタであって、その各補間フィルタが、前記遅延レジスタの前記出力タップに接続された複数の入力タップと、ファインフォーカス遅延をなされたビームの信号サンプルが生成される出力部とを有する、複数の補間フィルタ；
を備えるところの、請求項１記載のデジタル・マルチライン・ビームフォーマ。
【請求項３】
各前記補間フィルタが、超音波ビームの処理中に前記遅延レジスタの異なる出力タップセットに可変的に接続可能な入力タップを含む、請求項２記載のデジタル・マルチライン・ビームフォーマ。
【請求項４】
前記バルク遅延部が、先入れ先出し式のメモリ・デバイスを備える、請求項１から請求項３のうちの一つに記載のデジタル・マルチライン・ビームフォーマ。
【請求項５】
前記並列フィルタ処理パスが、
前記バルク遅延部に接続された入力部と複数の出力タップとを有する遅延レジスタ；
前記バルク遅延部に接続された入力部を有し、また、特定のビームに適する遅延をされたデジタル信号サンプルが生成される出力部を有する、マルチビーム遅延部；および
複数の補間フィルタであって、うち１個が、前記遅延レジスタの前記出力タップに接続された複数の入力タップを有し、および、前記のうち他の１個が、前記マルチビーム遅延部の前記出力部に接続された複数の入力タップを有し、各々が、ファインフォーカス遅延をなされたビームの信号サンプルが生成される出力部を有する、複数の補間フィルタ；
を備えるところの、請求項１記載のデジタル・マルチライン・ビームフォーマ。
【請求項６】
更に、前期マルチビーム遅延部の前記出力部に接続された入力部と、複数の出力タップとを有する第２の遅延レジスタを備え、前記補間フィルタのうちの１個についての前記入力タップが、前記第２の遅延レジスタの前記出力タップに接続される、請求項５記載のデジタル・マルチライン・ビームフォーマ。
【請求項７】
前記複数の並列フィルタ処理パスの各々が、
前記バルク遅延部に接続された入力部を有し、また、特定のビームに適する遅延をされたデジタル信号サンプルが生成される出力部を有する、マルチビーム遅延部；および
複数の補間フィルタであって、その各々が、マルチビーム遅延部の前記出力タップに接続された複数の入力タップと、ファインフォーカス遅延をなされたビームの信号サンプルが生成される出力部とを有する、複数の補間フィルタ；
を備えるところの、請求項１記載のデジタル・マルチライン・ビームフォーマ。
【請求項８】
前記並列フィルタ処理パスの各々が、
前記バルク遅延部に接続された入力部を有する、第１のマルチビーム遅延部および第２のマルチビーム遅延部であって、各々が、特定のビームに適する遅延をされたデジタル信号サンプルが生成される出力部を有する、第１のマルチビーム遅延部および第２のマルチビーム遅延部；および
前記第１および第２のマルチビーム遅延部の前記出力部に接続された入力タップと、ファインフォーカス遅延をなされたビームの信号サンプルが生成される出力部とを有する、補間フィルタ；
を備えるところの、請求項１記載のデジタル・マルチライン・ビームフォーマ。
【請求項９】
前記並列フィルタ処理パスの各々が、
前記バルク遅延部に接続された入力部を有し、その各々が、特定のビームに適する遅延をされたデジタル信号サンプルが生成される出力部を有する、マルチビーム遅延部；および
補間フィルタであって、マルチビーム遅延部の前記出力部に接続された入力タップと、ファインフォーカス遅延をなされた或るビーム・信号サンプルが生成される出力部とを有する、補間フィルタ；
を備えるところの、請求項１記載のデジタル・マルチライン・ビームフォーマ。
【請求項１０】
更に、
複数の遅延レジスタであって、各々が、マルチビーム遅延部の前記出力部に接続された入力部と、
複数の出力タップと、を有する複数の遅延レジスタ；および
補間フィルタの前記入力タップに遅延レジスタの別々の出力タップを交互に接続するための手段；
を備えるところの、請求項９記載のデジタル・マルチライン・ビームフォーマ。
【請求項１１】
複数ビームの信号サンプルを時間インターリーブするための、複数の補間フィルタの前記出力に接続された手段、を更に備える請求項９記載のデジタル・マルチライン・ビームフォーマ。
【請求項１２】
単一伝送イベントに応答して、ステアリングおよび集束された、複数のビームのデジタル信号サンプルを生成するために、各々がアレイ型トランスデューサの素子に接続される複数のチャネル、を含むデジタル・マルチライン・ビームフォーマであって、
トランスデューサ素子によって生成された信号、を受け取るように接続され、或るサンプリングレートで一連のデジタル信号サンプルを生成するＡＤ変換器；
前記ＡＤ変換器で生成された前記デジタル信号サンプルを受け取るように接続された入力部を有し、出力部を有し、複数ビームについて共通のステアリング遅延を前記デジタル信号サンプルに付与する、チャネル・バルク遅延部；
複数のマルチライン遅延部であって、各々が、前記チャネル・バルク遅延部の前記出力部に接続された入力部と、出力部とを有し、特定のビームについての粗集束遅延を受取済デジタル信号サンプルに付与する、複数のマルチライン遅延部；および
複数のフィルタであって、各々が、マルチライン遅延部の前記出力部に接続された入力部と、出力部とを有し、特定のビームについてのファインフォーカス遅延を、受取済デジタル信号サンプルに付与する、複数のフィルタ；および
各々がフィルタの前記出力部に接続された、複数の加算回路であって、前記ビームフォーマの複数チャネルによって生成されたデジタル信号サンプルを結合する、複数の加算回路；
を備えるところの、デジタル・マルチライン・ビームフォーマ。
【請求項１３】
各フィルタが、複数のマルチライン遅延部の前記出力部に接続された入力部を有し、受取済デジタル信号サンプルに複数のビームについてのファインフォーカス遅延を付与する、請求項１２記載のデジタル・マルチライン・ビームフォーマ。
【請求項１４】
各フィルタが、時間多重化されたフィルタである、請求項１２記載のデジタル・マルチライン・ビームフォーマ。
【請求項１５】
単一の伝送イベントに応答して、ステアリングおよび集束された、複数のビームのデジタル信号サンプルを生成するために、各々がアレイ型トランスデューサの素子に接続される複数のチャネル、を含むデジタル・マルチライン・ビームフォーマであって、
トランスデューサ素子によって生成された信号、を受け取るように接続され、或るサンプリングレートで一連のデジタル信号サンプルを生成するＡＤ変換器；
前記ＡＤ変換器で生成された前記デジタル信号サンプルを受け取るように接続された入力部を有し、出力部を有し、複数ビームについて共通遅延を前記デジタル信号サンプルに付与する、チャネル・バルク遅延部；
前記チャネル・バルク遅延部の前記出力に接続された入力部を有し、また、複数ビームについての異なる遅延をされた信号サンプルが生成される出力部を有する、マルチフェーズ補間フィルタ；
各々が、前記マルチフェーズ補間フィルタの前記出力部に接続された入力部を有し、各々、特定のビームについて遅延された信号サンプルを選択する、複数のセレクタ；および
セレクタの前記出力部に各々接続され、前記ビームフォーマの複数チャネルによって生成されたデジタル信号サンプルを結合する、複数の加算回路；
を備えるところの、デジタル・マルチライン・ビームフォーマ。
【請求項１６】
前記チャネル・バルク遅延部が、前記サンプリングレートで動作され、前記マルチフェーズ補間フィルタが、前記サンプリングレートのＬ倍で動作され、メモリ・デバイスのデータ入力部が、それぞれのビームについてのデータ・サンプルが前記マルチフェーズ補間フィルタによって生成される速度で動作され、共通出力データレータが、前記サンプリングレートとは独立している、請求項１５に記載のデジタル・マルチライン・ビームフォーマ。
【請求項１７】
伝送イベント中に前記マルチフェーズ補間フィルタによって生成された前記デジタル信号サンプルのうちの少なくとも１つが、複数のビームによって利用される、請求項１５に記載のデジタル・マルチライン・ビームフォーマ。
【請求項１８】
体のスキャンされた領域からの超音波イメージを表示するための表示手段を有する超音波検査視覚表示システムであって、前記システムは、単一の伝送波イベントに応答して多重ビームを発生するためのアレイ型超音波トランスデューサの素子によって生成された信号を受け取る、請求項１〜請求項１７のうちの一つの請求項として記載の超音波ビームフォーマを備えるものである、超音波検査視覚表示システム。
【発明の詳細な説明】
【０００１】
本発明は、ステアリングされ（ｓｔｅｅｒｅｄ）および集束された超音波ビームを発生するために、超音波アレイ型トランスデューサのアレイ素子によって生成された信号を受け取り、それらの信号を遅延および結合する超音波ビームフォーマに関し、特に、単一の伝送波イベントに応答して多重の受信ビームまたはラインを発生するマルチライン超音波ビームフォーマに関する。
【０００２】
マルチライン超音波ビームフォーマのための、いくつかのアーキテクチャが提案されている。最古かつ最も基本的な取り組みは、例えば米国特許第４６４４７９５号（Ａｕｇｕｓｔｉｎｅ）および第５３１８０３３号（Ｓａｖｏｒｄ）のように、並列動作される多重の（ｍｕｌｔｉｐｌｅ）・単一ライン・ビームフォーマを使用することである。その構成では、トランスデューサ・アレイの各素子は、各ビームフォーマのチャネルに接続される。これらのチャネルの各々が、前記素子からの信号に遅延を付与する。この遅延は、前記チャネルをその一部としているビームフォーマによって発生されるビームをステアリングおよび集束するのに適度なものである。ビームフォーマの各チャネルによって遅延された信号同士が、独特にステアリングおよび集束をなされたビームを形成するために結合され、また、並列動作されるビームフォーマによって同時に生成された多重ビームが、超音波イメージの多重ラインを形成するために使用される。
【０００３】
この取り組みによって示された問題点は、多重の並列ビームフォーマがハードウェア的にもまた動作的にも複雑なことである。１２８素子トランスデューサ・アレイ用の伝統的な単一ライン・ビームフォーマは、連携動作される独立処理チャネルが１２８本あり、それだけでも複雑である。そのようなビームフォーマが２つ同期して動作されるときは、ハードウェアおよび制御の複雑さは略２倍になる。その結果、そのような取り組みにおけるコストはかなり大きなものとなりえる。
【０００４】
この問題に取り組む他のアーキテクチャでは、ビームフォーマの各チャネル内で多重ビームの処理を統合することである。多重ビームの統合処理への一つの効果的な取り組みは、米国特許第５４６９８５１号（Ｌｉｐｓｃｈｕｔｚ）に示されたように１チャネル内で別々のビームの処理を時間多重化することである。時間多重化型ビームフォーマにおいては、各ビームの連続サンプルは、パイプライン型のデータストリーム内で時間インターリーブされる。そのチャネル内のプロセッサは、各ビーム処理に必要な特性値間を迅速に交替し、そうすることによって、ビームのうちの１本を形成するために必要とされる要求事項に各々従う連続サンプルの処理、をする。処理が終了すると、ビームのサンプルは、他チャネルの対応するビームサンプルに結合され、多重の時間インターリーブ・ビーム・サンプルを生成する。その後これらのビーム・サンプルは選り分けられ、超音波画像のライン形成に使用される。
【０００５】
この取り組みの欠点は、サンプリングを行うパイプライン型データパスが必然的に帯域制限されることである。サンプル値データ・システムにおけるサンプルは、追求対象であるエコー・データがエイリアシングなしに正確に回収されるようにナイキスト基準（Ｎｙｑｕｉｓｔ  ｃｒｉｔｅｒｉｏｎ）を満たさなければならない。更に、データは、リアルタイムで受付および処理されなければならない。これらの要求は、そうしたシステムを設計する際、システム設計者が妥協しなければならないことを意味する。特に、設計者は、処理されるビームの数が増加するにつれシステムのサンプリング・レートを考慮しての動作をされることが可能なマルチライン・ビームフォーマとともに動作されるトランスデューサについて、帯域幅か周波数かの二律背反に対処しなければならない。その結果、かなり多数のビームをビームフォームするときには、ビームフォーマを動作可能なのは、低周波トランスデューサ・プローブのみに限られてしまう。また、高次のマルチラインが要求されるとき、各チャネル内の受信エコー信号の帯域幅制限のために可変通過域フィルタおよび間引き処理（ｄｅｃｉｍａｔｉｏｎ）が必要とされ、これはビームフォーマのコストおよび複雑さを更に増大させる。高次のマルチライン動作中の性能に影響を及ぼす二律背反選択を要求しないような、また、可変制御的および間引き的なフィルタの必要性を省くような、マルチライン・ビームフォーマ・アーキテクチャを得ることが望まれよう。
【０００６】
本発明の原則に従って、単一の伝送イベントに応答して多重の受信ビームを発生するデジタル・マルチライン・ビームフォーマが提供される。本発明の一実施形態は、一度に受信された全てのビームに適用可能な遅延を提供する、また一般に共通ステアリング遅延を提供する、バルク遅延部を含む。前記バルク遅延部は、多重ビームを同時発生する並列フィルタ処理パスに引き継がれる。前記フィルタ処理パスは、処理の最中にあるビームの数にかかわらずに各ビームの出力サンプルを固定出力データレートで生成可能である。種々の例示された実施形態において、フィルタ処理パスは、ＦＩＦＯ（先入れ先出し）または遅延レジスタを利用し、それらの遅延レジスタの別々のタップを共用または多重化する。他の実施形態において、多重の並列ビームパスのためのサンプルを、単一のフィルタ処理パスが生成する。
【０００７】
本発明のマルチライン・ビームフォーマは、各々がアレイ型トランスデューサの特定のトランスデューサ素子に関連付けられた多重チャネルを備える。まず、図１を参照すると、そのようなビームフォーマの１チャネルがブロック図形式で示されている。トランスデューサ素子で受信したエコー信号は、図の左側に示されているが、これが、当該技術分野で知られているようにアナログ回路（図示せず）で増幅され、その後、ＡＤ変換器１１によってデジタル・サンプリングレートｆｓでデジタル的にサンプリングされる。サンプリングレートは、ビームフォーマの動作に用いられるトランスデューサ帯域幅についてのナイキスト基準を満たすように選択される。たとえば、最大上側帯域遮断が１０ＭＨｚの種々のトランスデューサでビームフォーマを動作させるとすると、デジタル・サンプリングレートは、エイリアシングを回避するためには少なくとも２０ＭＨｚはなければならない。もし最大上側帯域遮断が１５ＭＨｚなら、サンプリングレートは３０ＭＨｚ必要となる。通常は、上側帯域ロールオフ（ｒｏｌｌ−ｏｆｆ）を考慮して更に高いサンプリングレートが使用される。たとえば、最大上側帯域遮断が１５ＭＨｚのトランスデューサを用いる場合、４０ＭＨｚのサンプリングレートの使用もあろう。
【０００８】
前記ＡＤ変換器によって生成されたデジタル・エコー・サンプルは、ＡＳＩＣ（特定用途向け集積回路）１２上に構築されたデジタル回路に付与される。エコー・サンプルは最初ＦＩＦＯ（先入れ、先出し）遅延ライン１４によって遅延される。ＦＩＦＯ１４は、多重の受信ラインからこのビームフォーマ・チャネルに関連付けられたトランスデューサ素子までのステアリング遅延のほとんどを補償する受信エコー・シグナルへのバルク遅延を提供する。ＦＩＦＯは、制御可能な長さ（例えばタップ式）若しくはクロックレートのシリアル・マルチ−ビット・シフトレジスタとして、または、クロック信号によりインクリメントされる読み出しおよび書き込みアドレスを備えるデュアルポート・ランダムアクセス・メモリとして、構築可能である。バルク遅延されたエコー信号は、並列に、補間フィルタ１６ａおよび１６ｂに付与される。これらの補間フィルタの各々は、一または複数の異なる受信ビームまたはラインのための、遅延したデジタルエコー信号を生成する。たとえば、各補間フィルタは、合計２のマルチラインのために１ラインを発生可能である。または、各々が、合計１０のマルチラインのために５本の時間多重化ラインを発生可能である。補間フィルタは、独自のファインフォーカス（ｆｉｎｅ ｆｏｃｕｓ）遅延（および必要に応じて未処理のステアリング遅延）を、発生された多重ラインの各々の適切なフェーズのサンプルに付与する。これは、以下に詳述するようにＦＩＦＯ１４によって生成されたいくつかの連続信号サンプルを補間することにより行われる。多重ビームからの遅延された信号サンプルは、乗算器またはルックアップ表によって形成可能な加重回路１８ａおよび１８ｂにより、所望の受信アポダイゼーション関数（ａｐｏｄｉｚａｔｉｏｎ  ｆｕｎｃｔｉｏｎ）で重み付けされる。それぞれの多重ラインの信号と、そのＡＳＩＣチップ上の他のチャネルにより生成されたそれぞれの遅延サンプルとが、加算器２０ａおよび２０ｂによって合計される。たとえば、単位となる１個のＡＳＩＣ上にチャネルを１６本作成しておくことができる。これらの部分和信号は、同じビームフォーマの他のＡＳＩＣのチャネルによって生成されたそれぞれの部分和信号と結合される。この結合は加算器２２ａおよび２２ｂによって行われる。１つのＡＳＩＣから次に行く部分和信号は、並列形式または時間多重化並列形式のいずれかで伝送可能である。或いは、ＬＶＤＳ規格（低電圧差分信号）をはじめとする高速シリアル形式が使用可能である。これによれば、部分和信号をサポートするのに必要なＡＳＩＣ上のピン数が削減される。たとえば、典型的なビームフォーマは、１６個のＡＳＩＣを有し、２５６素子型のアレイ１個につき合計２５６本のチャネルを提供することになる。チャネル縦列の最終加算器２２ａおよび２２ｂは、多重走査線についてのビームフォーム化された出力信号を供給する。一構築実施形態においては、ビームフォーマで使用の最中のトランスデューサの周波数および帯域幅にかかわらず、出力走査線のビームフォーム化データが一定データレートで生成される。これにより、その後に続く処理回路はしたがって１つのデータレートにだけ対応すればよく、すなわちその処理回路についての必要条件が緩和されることになる。図１のビームフォーマ・チャネルは、プログラマブル低域通過フィルタ処理や間引き処理を必要としない、ということが理解されよう。また、同時発生可能な多重ラインの数は、走査ヘッド周波数または帯域によって損なわれず、したがって、多重ビームを発生するときに性能を二律背反的に犠牲にする必要がなくなる。
【０００９】
図２は、多重ビームを同時に受信するときの本発明のビームフォーマの動作を示す。アレイ型トランスデューサ１０は、ｅ１からｅｎまでラベリングされたトランスデューサ素子を備える。これらの素子は、例えば上述のＡｕｇｕｓｔｉｎｅ特許に示されたように、超音波ビームをアレイ上方のイメージフィールド内に発信する。単一のビーム発信に応答して、前記アレイのｎ個の素子からの信号を受信するように接続されたチャネルを有する本発明のビームフォーマにより、多重の受信ビームが取得される。この図示例では、ラインＬ１，Ｌ２およびＬ３上の３本のビームが同時受信される。それらのパスは、以前に発信ビームによって照射され（ｉｎｓｏｎｉｆｉｅｄ）ている。前記３本のラインは、アレイ１０の表面上の共通の起点Ｏから放射状になっていることが理解されるが、但し、これは必ずしも必要な条件ではない。ラインがアレイ表面上の別々の点から発しているようにして、よって米国特許第５１２３４１５号に記載されているようにアレイの後方の仮想的な頂点起点を基準にすることも可能であり、或いは、平行にイメージフィールドを通り抜けるように並べてもよい。これら３本のラインは比較的に接近しており、それにより、種々のマルチラインについての補間フィルタ遅延間の差を減らしている。同時受信されるラインがもっと広角に分散すると、ビームフォーマ・チャネルにおける遅延がもっと必要になる。３本のラインは名目ステアリング角度（ｎｏｍｉｎａｌ ｓｔｅｅｒｉｎｇ ａｎｇｌｅ）即ちアレイ表面からの方向角Θでステアリングされているように理解されよう。図面において、角度Θは、真ん中のラインＬ２の厳密なステアリング角度であり、他の２本のラインはΘよりもわずかに小さいステアリング角およびわずかに大きいステアリング角である。
【００１０】
ビームフォーマのチャネル１２、即ちこの図ではチャネルｍ、は、トランスデューサ・アレイの素子ｅｍからの信号を受け取るように接続される。（この図では、簡単にするためＡＤ変換器の図示は省略した）。真ん中のラインＬ２上の点ｓ２への名目パス長Ｐｎｏｍ．は、ライン３本組への、名目的な距離、したがって飛行時間を示す。どちらも起点Ｏから等距離である、他の２ライン上の点ｓ１およびｓ３への距離および飛行時間は、前記時間または距離Ｐｎｏｍ．よりもそれぞれわずかに小および大であることが理解されよう。これらの時間および距離のずれを補償するために、ビームフォーマ・チャネルは、３本のラインからのエコーに異なる遅延を付与し、よって、アレイを渡って各素子から受け取られたエコーが各ラインごとにタイミングを揃えられるようにし、したがって同期的（ｃｏｈｅｒｅｎｔ）な加算処理およびビーム形成に適するようにする。たとえば、点ｓ１、ｓ２およびｓ３から素子ｅｍによって受信されたエコーに異なる遅延を付与した後、それらのエコーは、同じアレイの他の素子によって受信されたそれら３点からのエコー全てと時間的に整合される。前記３本ラインからの時間的に整合されたエコー・コンポーネントは、アクティブなアレイ・アパチャーの全素子によって受信され、それから同期的に加算され、チャネルｍの加算出力Σで示されるように同期的に加算される。
【００１１】
図３は、図１の保管フィルタ１６ａ、１６ｂの一実施形態を示す。この実施形態では、ＦＩＦＯ１４は、入力２８でデジタル・エコー信号を受け取る。それらは、書き込みストローブ信号Ｓｗによって、ステアリング遅延が経過した後、ＦＩＦＯメモリに順次書き込まれる。それらのエコー信号は、読み出しストローブ信号Ｓｒによって、ＦＩＦＯメモリから読み出され、マルチ−レジスタ・パイプライン内に入る。ＦＩＦＯへの読み出しストローブと後続のマルチ−レジスタ・パイプラインへのクロック−イネーブル制御とを抑制することによって、一次ビームの動的な焦点粗調整（ｄｙｎａｍｉｃ ｃｏａｒｓｅ ｆｏｃｕｓｉｎｇ）が提供される。この技術は、前述のＬｉｐｓｃｈｕｔｚ特許（読み出しアドレスカウンタの「停動（ｓｔａｌｌｉｎｇ）」）および米国特許第４１７３００７号（「つなぎ編集（ｅｄｉｔ−ｓｐｌｉｃｅ）」技術／ＭｃＫｅｉｇｈｅｎら）に記載されている。
【００１２】
ＦＩＦＯ１４の出力は、マルチ−レジスタ・パイプライン３０の入力に接続される。補間フィルタのタップの数をＴとし、同時処理される多重ビーム間の最大の粗集束遅延の階差（ｄｅｌｔａ）を（Ｄ−１）とすると、パイプライン３０の長さは、（Ｔ＋Ｄ−１）である。ＴおよびＤの典型的な値はそれぞれ８および１６であり、それによると、図に２３段のＲＥＧで示されたような、２３段式パイプラインとなる。パイプラインのタップＲ０〜Ｒ７からフィルタの８個の乗算器への接続で示されたように、８タップ式ＦＩＲ補間フィルタ１６ａが、パイプライン３０の最終Ｔ段のタップに接続される。事実上、パイプライン３０の最終Ｔ段は、ＦＩＲフィルタ１６ａの遅延要素を形成している。乗算器３２は、受け取った各エコー・サンプルに、係数レジスタＣ０〜Ｃ７のうちのそれぞれ１個によって与えられる係数を、乗算する。フィルタ係数のＮセットが、ＡＤ変換器のサンプリング・クロック周期の１／Ｎの分解能のファインフォーカス能力を提供する。たとえば、ＡＤ変換器に４０ＭＨｚでサンプリングを行わせ、４相式補間フィルタを使用した場合、１６０ＭＨｚ（６．２５ナノ秒）の実効集束分解能が達成される。対応する出力サンプルについて所望の動的ファインフォーカス（ｄｙｎａｍｉｃ ｆｉｎｅ ｆｏｃｕｓ）を与えるために、係数のセットは、前記Ｎセットから各クロック周期を選択される。８個の乗算器３２の積は、加算回路３６で結合され、一次ビームの部分和信号を補間フィルタ出力３８に生成する。
【００１３】
第２のビームは、および、その他追加的に要求されたいかなるビームも、例えば図３に１６ｂで示されたような補間フィルタによって提供される。フィルタ１６ａと同様に、フィルタ１６ｂは、８個の乗算器４２と係数レジスタＣ０〜Ｃ７を備える。それらの乗算器は加算回路４６に接続され、それにより、第２のビームの部分和信号を出力４８に生成する。このフィルタに先行して、Ｄ対１式マルチプレクサ４０のセットが設けられている。この例では、各マルチプレクサ４０は、パイプライン３０のうちの連続１６個のタップでなる異なる１系列に接続される、１６対１式のマルチプレクサである。マルチプレクサ４０は、フィルタ乗算器４２への入力が、パイプライン長の範囲内で隣接するＴ段にわたるパイプライン・ステージ・セット、に接続されることを許容する。それらのマルチプレクサ４０は、同期して動的に制御され、一次ビームからの粗焦点補正（ｃｏａｒｓｅ ｆｏｃｕｓ ｏｆｆｓｅｔ）をもたらすように制御される。よって、先述したように、ＦＩＦＯ１４を使用して一次ビームに自動集束粗調整の更新を行うときについての補償がもたらされる。
【００１４】
図４は、図３の実施形態の一変形例を示す。この例では、マルチプレクサ４０の機能は、デルタ（ｄｅｌｔａ）ＦＩＦＯ５０によって提供される。バルク遅延ＦＩＦＯ１４によって生成されたエコー信号サンプルは、先述したように補間フィルタ１６ａに接続されるパイプライン３０に付与される。この図では、パイプライン３０の（Ｄ−１）部分が３０ａで示され、そのパイプラインのＴ部分が３０ｂで示されている。バルク遅延ＦＩＦＯ１４によって生成されたエコー信号サンプルは、デルタ（ｄｅｌｔａ）ＦＩＦＯ５０にも付与される。これにより、その書き込みストローブ信号ｄＳｗおよび読み出しストローブ信号ｄＳｒのおかげで、より小さな可変遅延が補間フィルタ１６ｂに与えられる。先の例におけるマルチプレクサと同じ機能を提供するために、デルタＦＩＦＯ５０は、最大深さＤ個のサンプルを有し、よって、フィルタ１６ｂにより発生されるビームを０から（Ｄ−１）のサンプル間の動的な値によって一次ビームからオフセットしておくことを可能にしている。より大深度のデルタＦＩＦＯは、第２の補間フィルタで発生されるビームが、フィルタ１６ａによって発生される一次ビームの前または後で（すなわち、空間的にはいずれかの側で）参照されることも可能にする。バルク遅延ＦＩＦＯ１４の読み出し制御に粗集束更新が付与されるとき、書き込みストローブ信号ｄＳｗもデルタＦＩＦＯ５０の書き込み制御に付与され、よってそれら二つが同期状態に保たれる。また、フィルタ１６ｂによって発生される第２のビームを独自に動的集束させるために、独自の粗集束更新がデルタＦＩＦＯ５０の読み出し制御入力に付与される。デルタＦＩＦＯ５０によって発生されるエコー信号サンプルは、Ｔに相当する、より小さなパイプライン・レジスタ３０ｂ’に付与される。この例ではそのＴは８であり、それらのレジスタがＦＩＲフィルタ１６ｂの遅延素子を形成している。パイプライン３０ｂ’の８個のタップは、出力５８に第２のビームの部分和信号を生成するために、フィルタ１６ａについて説明したのと同様に配置された乗算器５２と係数レジスタＣ０〜Ｃ７と加算回路５６とを有するＦＩＲフィルタ、の入力に接続される。例示したフィルタ１６ｂに並列に素子５０〜５８および３０ｂ’を有する追加的な補間フィルタによって追加的なビームを発生することが可能である。
【００１５】
図５は、図４の実施形態の一変形例を示す。この例では、前記（図４の）一次ビーム・パイプラインの（Ｄ−１）部分３０ａを、もう一つのデルタＦＩＦＯ６０で置換してある。この位置に固定遅延３０ａにかえて可変遅延６０があるので、信号３８の遅延は、信号５８の遅延より大きくすることも小さくすることもでき、その他諸々についても可能である。その結果、両デルタＦＩＦＯの分離制御によりどちらのビームも独立して可変的に集束されるので、この実施例ではもはや「一次（ｐｒｉｍａｒｙ）」ビームとの呼び名はない。これは、それらの読み出しイネーブル・ストローブ信号ｄ１Ｓｒおよびｄ２Ｓｒの分離制御によってそれら２ビームの粗集束遅延を別々に制御することにより行われる。デルタＦＩＦＯのための書き込み制御およびバルク遅延ＦＩＦＯ１４のための読み出し制御は、全て同期して動作する。しかもこれは、１つまたは両方のデルタＦＩＦＯがほぼ空の場合にだけ起こる。事実上、バルク遅延ＦＩＦＯ１４がそれら２ビームについて共通のステアリングおよび集束遅延を提供し、両デルタＦＩＦＯがそれら２ビーム間の小さな差のステアリングおよび集束遅延を提供する。例示した実施形態は、デルタＦＩＦＯおよびＦＩＲフィルタを含む並列フィルタ配置を複製することによって更に多くの多重ビームを発生するように、拡張可能である。
【００１６】
図６は、図３の実施形態の一変形例である本発明の更なる実施形態を示す。この実施形態において、第１の補間フィルタ１６ａおよび第２の補間フィルタ１６ｂは、両方とも、パイプライン３０に接続されたＤ対１式のマルチプレクサ４０および４０’からの入力信号サンプルを受け取る。加えて、マルチプレクサ４０、４０’と、乗算器４２、４２’と、両フィルタの係数レジスタＣ０〜Ｃ７と、加算回路４６、４６’とが、ＡＤ変換器の２倍のクロック周波数で動作される。ＡＤサンプリング・クロックの各クロック周期毎に、２セットのフィルタ入力サンプルが、前記マルチプレクサによって供給され、サンプリング・クロック周期の各半分毎に１セットずつで２セットのフィルタ係数が、適用される。このように、補間フィルタは時間多重化され、各々がそれ自身の独立した高精度の遅延設定及び粗遅延設定を有する時間インターリーブされたビームのサンプルを生成する。ビーム１および２は、出力４８で発生され、ビーム３および４は、出力４８’で発生する。例示として、ＡＤ変換器が受け取ったエコー信号を４０ＭＨｚの速度でサンプリングしている場合、補間フィルタ１６ａおよび１６ｂの各々は、８０ＭＨｚの速度で出力サンプルを生成している。各フィルタ出力は、時間インターリーブされた２本のビームのサンプルを生成する。この構成は、フィルタによって２よりも多くのビームを時間インターリーブすることにより及び／または図示した２つ（１６ａ、１６ｂ）を越えて更なる並列なフィルタを追加することにより、追加的な多重ビームのために拡張することが可能である。
【００１７】
図７は、先述した時間多重化の実施形態にデルタＦＩＦＯのアプローチを応用する本発明の更なる一実施形態を示す。これによると、有利なことに、図６の実施形態のＤ対１式マルチプレクサが２対１式のマルチプレクサ５４および６４で置換されている。４個のデルタＦＩＦＯ６０、６２、５０および５２が、バルク遅延ＦＩＦＯ１４に接続され、発生される４本のビームのために４つの独立して調節可能な高精度遅延を提供する。各デルタＦＩＦＯの出力は、長さＴのパイプライン３０ｂ、３０ｂ’、３０ｃおよび３０ｃ’に接続される。それらのパイプラインのタップは、前記２対１式マルチプレクサの入力に接続される。マルチプレクサは、それぞれ、３０ｂと３０ｃの入力信号間、ならびに、３０ｂ’と３０ｃ’の入力信号間で、交替して使用される。それによって、２本のビームのためのサンプルが交互に補間フィルタに供給される。フィルタの係数は、４本のビームにより必要とされるファインフォーカス設定間で切り替えを行うために入力信号に同期して切り換わる。ビーム１および２は、多重化および時間インターブされた形で、フィルタ出力６８に発生される。ビーム３および４は、同様な形で、フィルタ出力５８に発生される。
【００１８】
図８は、各補間フィルタが単一のビームを発生する、先述した実施形態の一変形例を示す。しかし、図７に示した１フィルタを通る別々のビームの多重化ではなく、この実施形態では、諸フィルタのタップを多重化する。乗算器というものはＡＳＩＣの好まれざる複雑さの原因となるので、各フィルタによって必要とされる乗算器数を減らすために、各フィルタ内で、乗算器が時間多重化される。たとえば、補間フィルタ１６ａにおいて、４個の２入力式マルチプレクサが、長さＴのパイプライン３０ｂのタップ間で交互に切り替えられる。１つのＡ／Ｄサンプリング周期中に、各補間フィルタにおいて、係数およびタップが２セット使用される。周期の前半中には、偶数を付けられたパイプラインのタップがフィルタに適用され、係数セット［Ｃ０、Ｃ２、Ｃ４、Ｃ６］によって乗算され、７６で加算および累積される。周期の後半中には、奇数を付けられたタップ信号がフィルタに付与され、係数セット［Ｃ１、Ｃ３、Ｃ５、Ｃ７］によって乗算され、そして、前記周期前半中に７６で累積されたものと結合される。したがって、４つのタップが４個の乗算器を使用する半周期２ステップにおいて、８−タップ・フィルタが実現されている。４つの補間フィルタ１６ａ、１６ｂ、１６ｃおよび１６ｄは、全てこのような形で動作される。希望であれば、１つのバス上に２本のビームのサンプルを時間インターリーブすることにより、４本の出力ビームを、４つでなく２つのデータバスに入れることも可能である。これは、マルチプレクサ９０および１００により行われ、よって、１つのマルチプレクサの出力にラインＬ１およびＬ３のサンプルが交互に生成され、もう１つのマルチプレクサの出力にラインＬ２およびＬ４のサンプルが交互に生成される。この実施形態は、更なる並列ＦＩＦＯおよびＦＩＲフィルタを追加することにより、高次のマルチラインのために拡張可能、および／または、２よりも多くのタップ間で各乗算器を共用することにより、高次の多重化へと拡張可能である。
【００１９】
図８の実施形態において、種々の地点で種々のクロック・レートが使用されることが理解される。たとえば、Ａ／Ｄサンプリング・クロックが４０ＭＨｚの場合、ＦＩＦＯ１４、デルタＦＩＦＯ５０、５２、６０および６２、ならびにパイプライン・レジスタ３０ｂ、３０ｂ’、３０ｃおよび３０ｃ’は、全て同じ４０ＭＨｚのクロック・レートで動作される。補間フィルタのマルチプレクサ７０、８０、１１０および１２０、乗算器７４、８４、１１４および１２４、ならびに係数レジスタ７２、８２、１１２および１２２は、１つのサンプリング・クロック周期で２つのフィルタ部分和を生成するために、全て事実上８０ＭＨｚで動作される。フィルタ出力７８、８８、１１８および１２８での４本のビームのビーム・データレートは、元のサンプリング・レートである４０Ｈｚとなる。それらのビームがマルチプレクサによって時間インターリーブされた場合は、その多重化された出力サンプルは、８０ＭＨｚのレートで生成されることになる。
【００２０】
システム・タイミングの観点からは、図８の実施形態は、以下のように動作するように設計可能である。トランスデューサ素子およびＡＤ変換器からのデジタル・エコー情報は、多重ラインについてのステアリング遅延に対応する時間が経過した後にＦＩＦＯ１４に書き込まれる。そのデータはＦＩＦＯ１４から読み出され、デルタＦＩＦＯに入れられる。これは、システム内の全チャネルがサンプルを含んでいるとき、全４ラインに共通の粗遅延に対応するタイミングで行われる。データは、デルタＦＩＦＯが関連付けられるビームについての粗ステアリングおよび集束遅延に対応するそれぞれの時に、デルタＦＩＦＯの各々から読み出される。補間フィルタ１６ａ、１６ｂ、１６ｃおよび１６は、それぞれのラインＬ１、Ｌ２、Ｌ３およびＬ４の各々について高精度ステアリングおよび集束遅延を提供する。
【００２１】
図９は、高次のマルチライン・ビームフォーム法について特に魅力的な本発明の一実施形態を示す。高次のマルチラインとは、単一の伝送イベントに応答して多数のラインが発生されることを言う。リアルタイム３Ｄ画像化においては、高次マルチラインは、リアルタイムのフレーム速度で体積測定領域をスキャンするための前途有望な手法である。しかし、高次マルチラインの要求事項には、ハードウェアの複雑さおよび費用の増大が伴う。図９は、高次マルチライン用途のためにハードウェアの複雑さを軽減する一実施形態を示す。
【００２２】
先述の実施形態は、そのうち非−時間多重化式の実施形態においては、各多重ラインにつき補間フィルタは１個であった。したがって、各伝送イベントに応答して４マルチラインを生成すべき場合、各々が必要なときにサンプリング周期の分数位相（ａ ｆｒａｃｔｉｏｎａｌ ｐｈａｓｅ）に相当する信号を形成可能なＦＩＲ補間フィルタが４個要求される。各補間フィルタが８つのタップを有すると、ビームフォーマ・チャネルは合計３２タップを要求し、このことは、ハードウェア集約的な乗算器が３２個というハードウェア上の要求を意味する。一方、リアルタイム３Ｄ画像化に要求されそうな、各伝送イベントに応答して１６マルチラインを生成すべき場合、ＦＩＲ補間フィルタが１６個要求される。各補間フィルタが８つのタップを有すると、ビームフォーマ・チャネルは合計１２８タップを要求し、このことは、ハードウェア集約的な乗算器が１２８個というハードウェア上の要求を意味する。また、それら１６個の補間フィルタは、時折、冗長な動作を起こす可能性がある。特に、１マルチラインのための或る時点で１フィルタによって生成された補間サンプルは、他のマルチラインのための或る他の時点で同じ素子ｅｍ  に接続された他のフィルタによっても生成される可能性がある。
【００２３】
本発明の発明者は、高次マルチライン・ビーム形成の場合には通常そうであるような、マルチラインの次数Ｋ（同時生成されるビームの数）が補間ファクタＬ（補間フィルタの相数）よりも大であるときに有利である、本発明の一変形例を見出した。そのような一実施形態では、単一の補間フィルタが、全てのマルチラインに要求される別々の位相の信号サンプルの全てを生成する。好ましくは、そのフィルタは、あり得る補間サンプルの全て（たとえそのいくつかが決して使用されないとしても）、を計算するために別々の係数セットを使用する。それらのサンプルは、それらを必要とするマルチライン・パスに送られ、またそれらのマルチライン・パスを通じて処理される。
【００２４】
このような設計によるシステムの一例が、図９に示されている。トランスデューサ素子ｅｍ によって受信された信号が、ＡＤ変換器１１に付与され、そこにおいてサンプリング周波数Ｆｓ でデジタル化される。信号サンプルはＦＩＦＯ１４に結合され、そこにおいてバルク遅延を受ける。遅延されたサンプルはその後マルチフェーズ補間フィルタ１６０に付与される。これは、好ましくは、発生すべきマルチラインによって必要とされる信号フェーズ全てを生成するための、先述したフィルタと同様に動作するＦＩＲフィルタである。単一のマルチフェーズ補間フィルタが、素子ｅｎ についてのチャネルのマルチライン処理パスの全てによって共用される。各パスは、特定のマルチラインについて必要とされる特定のサンプルを選択するセレクタを含む。「ライン１セレクタ」は、マルチライン＃１に必要とされるサンプルを選択し、ライン２セレクタは、マルチライン＃２に必要とされるサンプルを選択し、ライン３セレクタは、マルチライン＃３に必要とされるサンプルを選択する、といった具合である。各ラインについて選択されたサンプルは、ビームフォーマの他のチャネル（素子）からの、対応するマルチラインについて生成された対応するタイミングのサンプルと、加算回路２０ａ〜２０ｃによって結合される。
【００２５】
補間ファクタＬは、ＡＤ変換器サンプリング・レート、トランデューサ動作周波数ｆＣ および所望の遅延の分解能の知識から計算される。遅延の分解能を上げていっても、ある時点で、イメージの品質が殆どまたは全く改善しなくなることがある。典型的には、そのような時点とは、遅延の分解能が、１／ｆＣ に相当する周期の１／１６（またはλ／１６）になったときである。したがって、サンプリング・レートＦＳ が２４ＭＨｚで、トランスデューサ周波数が７．５ＭＨｚ、希望の遅延分解能がλ／１６、の場合、Ｌは、Ｌ＝１６ｆＣ／ｆＳ によって計算され、Ｌ＝５となる。同じ遅延分解能で３０ＭＨｚのサンプリング、５ＭＨｚトランスデューサの場合、Ｌは２．６６、これは切り上げて３とする。
【００２６】
この実施形態の高次マルチラインについての効率性は、補間フィルタに要求されるタップ数を考慮することにより理解されよう。このタップ数は、ハードウェアに必要とされる乗算器の数を決定する。４ｘマルチライン（伝送イベント１つに応答して４ビーム発生）について、８つのタップを有する上述の補間フィルタ使用の場合、フィルタ当たり８タップ、掛ける４フィルタ、で、３２タップになることが理解されよう。使用するＬの代表値を例えばＬ＝４とした上記例では、単一のマルチフェーズ補間フィルタでも、４ｘマルチライン動作について８タップに対し４位相を有するように構築可能である。すると、１フィルタ掛ける８タップ掛ける４位相で、３２となる。したがって、このような低次マルチラインについては、マルチフェーズ・フィルタの使用をしたからといって何かが歴然と節約されるようには見えない。しかし、上述の１６ｘの例になると、１６フィルタ掛ける、フィルタ当たり８タップ、は１２８である。位相当たり８タップならびに４位相式の補間フィルタを使用するときは、これでも計算結果は３２となり、乗算器には相当な節約がある。要するに、この実施形態では、フィルタのタップ数（乗算器の数）は、マルチラインの次数には依存しない。
【００２７】
図１０は、マルチフェーズ補間フィルタを使用するマルチライン・ビームフォーマ・チャネルの他の一実施形態を示す。この実施形態では、トラスデューサ・エコー信号は、周波数Ｆｓでサンプリングされ、同じ周波数で共用の粗ステアリング遅延ＦＩＦＯ１４に書き込まれる。マルチライン補間フィルタ１６０は、周波数ＬＦｓで動作される。マルチライン補間フィルタが４位相式フィルタの場合、これは、４０ＭＨｚのサンプリング周波数でマルチフェーズ補間フィルタの動作周波数１６０ＭＨｚが達成されることを意味する、と言えよう。フィルタ１６０で生成されたマルチフェーズ化済みサンプルのうちの選択されたものが、図に１８２、１８４および１８６で示したように、各マルチライン処理パスにあるＦＩＦＯにクロック入れされる。これらのＦＩＦＯへの書き込み信号は、Ｃｌｋｆ１、Ｃｌｋｆ２およびＣｌｋｆ３であり、これらの信号の各々は、動的集束調整（ｄｙｎａｍｉｃ ｆｏｃｕｓｉｎｇ）のために周期的に且つ独立して更新される基本的な周期性を有している。マルチライン・データは、全てのマルチラインについて同じでもよい、固定の出力クロックＦｏ、によって各マルチラインＦＩＦＯから読み出される。出力クロックを同期すると、全マルチラインを同時に形成すること、ならびに、加算回路２０ａ、２０ｂおよび２０ｃによって全マルチラインを同時に他のトランスデューサ素子全てからのサンプルと結合すること、が可能になる。
【００２８】
本発明は、また、上述したように、ＡＤ変換器１１と、例えばＡＳＩＣ１２上に構築された超音波ビームフォーマとを備える超音波検査視覚表示システムに関する。これは単一の伝送波イベントに応答して多重の受信ビームを発生するために、超音波アレイ型トランスデューサの素子によって生成された信号を受け取り、これらの信号を遅延および結合する。この超音波検査視覚表示システムは、患者の身体の走査されたイメージフィールドから形成された画像を表示する表示手段を有する。
【図面の簡単な説明】
【図１】
図１は、本発明の原則に従って構築された集積回路ビームフォーマ・チャネルをブロック図形式で示す図である。
【図２】
図２は、本発明のマルチライン・ビームフォーマを使用したアレイ型トランスデューサによるイメージ・フィールドからの超音波情報受信を示す図である。
【図３】
図３は、複数のフィルタ処理パスが遅延レジスタの共通セットを共用する、本発明の一実施形態をブロック図形式で示す図である。
【図４】
図４は、１つのフィルタ処理パスが遅延レジスタを利用し、他のフィルタ処理パスがデルタＦＩＦＯを利用する、本発明の一実施形態をブロック図形式で示す図である。
【図５】
図５は、全てのフィルタ処理パスがデルタＦＩＦＯを利用する、本発明の一実施形態をブロック図形式で示す図である。
【図６】
図６は、各フィルタを多重データパス間で時間多重化することが許容される、図３の実施形態の一変形例をブロック図形式で示す図である。
【図７】
図７は、各フィルタを多重データパス間で時間多重化することが許容される、図５の実施形態の一変形例をブロック図形式で示す図である。
【図８】
図８は、１フィルタ内の各乗算器を多重のフィルタ・タップ間で時間多重化することが許容される、図５の実施形態の一変形例をブロック図形式で示す図である。
【図９】
図９は、共通のマルチフェーズ補間フィルタによって全ビームについてのサンプルが生成される、本発明の第１実施形態をブロック図形式で示す図である。
【図１０】
図１０は、共通のマルチフェーズ補間フィルタによって全ビームについてのサンプルが生成される、本発明の第２実施形態をブロック図形式で示す図である。
【図１】
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【図９】
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【図１０】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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2004516123.tif 000036
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