(57)【要約】半導体基板（１）の上に金属ケイ化物層（１２，１３，１４，１８，１９）を形成する方法であって、半導体基板（１）は少なくともドーパント領域（５）を含み；ドーパント領域（５）は極浅接合領域を含み；同方法は第１のステップとしてドーパント領域（５）を形成する少なくとも１つの不純物注入処理（IB dopant）を含み；同方法は第２のステップとしてドーパント領域（５）の上に金属ケイ化物層（１２，１３，１８，１９）を形成する少なくとも１つの金属注入処理（IB metal）を含み、さらに同方法は第１および第２のステップより後に実行される第３のステップとしてドーパント領域（５）を活性化し同時に金属ケイ化物層（１２，１３，１４，１８，１９）を形成する低温アニール処理を含む。
2006526893.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に金属ケイ化物層を形成するステップを含む半導体デバイス製造方法であって、
−  前記半導体基板が少なくともドーパント領域を備え；
−  前記ドーパント領域が極浅接合領域を備え；
−  前記方法が第１のステップとして前記ドーパント領域を形成する少なくとも１つの不純物注入処理（IB_dopant）を含み；
−  前記方法が、第２のステップとして前記ドーパント領域上に前記金属ケイ化物層を形成する少なくとも１つの金属注入処理（IB_metal）を含むものであり；
前記方法が、前記第１および前記第２のステップの後に、
−  第３のステップとして、前記ドーパント領域の活性化と前記金属ケイ化物層の形成を同時に行う低温アニール処理を実行するよう構成される、
ことを特徴とする半導体デバイス製造方法。
【請求項２】
前記方法が、前記第１のステップより先に初期処理として少なくとも前記ドーパント領域および前記伝導領域に対し実行されるイオンビーム（IB_pre）による事前アモルファス化処理を含む、請求項１に記載の方法。
【請求項３】
前記少なくとも１つの不純物注入処理（IB_dopant）が、第１の不純物を用いて第１の伝導型の接合領域を生成する第１の不純物注入処理を含む、請求項１または２に記載の方法。
【請求項４】
前記少なくとも１つの不純物注入処理（IB_dopant）が、第２の不純物を用いて第２の伝導型の接合領域を生成する第２の不純物注入処理を含む、請求項３に記載の方法。
【請求項５】
前記少なくとも１つの不純物注入処理（IB_dopant）が、前記第１の不純物を用いて不純物レベルの異なる前記伝導型の更なる接合領域を生成する第２の不純物注入処理を含む、請求項３に記載の方法。
【請求項６】
前記金属ケイ化物層を形成する前記少なくとも１つの金属注入処理（IB_metal）が、第１のマスクおよび第１の金属を用いて、前記第１の伝導型の前記接合領域上に第１のケイ化物層を生成する第１の金属注入処理を含む、請求項３、４または５に記載の方法。
【請求項７】
前記金属ケイ化物層を形成する前記少なくとも１つの金属注入処理（IB_metal）が、第２のマスクと第２の金属を用いて、前記第２の伝導型の前記接合領域上に第２のケイ化物層を生成する第２の金属注入処理を含む、請求項３、４または５に記載の方法。
【請求項８】
前記金属ケイ化物層を形成する前記少なくとも１つの金属注入処理（IB_metal）が、更なるマスクおよび更なる金属を用いて、前記伝導領域または前記ゲート伝導領域の上に更なるケイ化物層を生成する更なる金属注入処理を含む、請求項３、４または５に記載の方法。
【請求項９】
前記方法が、前記第２のステップにおいて、伝導層の上に前記金属ケイ化物層を形成する前記少なくとも１つの金属注入処理（IB_metal）を含む、先行する請求項のいずれかに記載の方法。
【請求項１０】
前記方法が、前記第２のステップにおいて、ゲートのゲート伝導領域の上に前記金属ケイ化物層を形成する前記少なくとも１つの金属注入処理（IB_metal）を含む、先行する請求項のいずれかに記載の方法。
【請求項１１】
前記低アニール処理が固相エピタキシャル再成長処理である、先行する請求項のいずれかに記載の方法。
【請求項１２】
前記第１、第２または更なる金属の各々が、前記低温アニール処理中に金属シリサイド化合物を形成可能な、先行する請求項のいずれかに記載の方法。
【請求項１３】
前記接合領域内に配置された別の構造要素に近接する金属ケイ化物層、または前記別の構造要素から離れた前記接合領域内の遠隔金属ケイ化物層、および前記接合領域外の前記伝導領域内の単一金属ケイ化物層の内少なくとも１つとして前記金属ケイ化物層を形成する、先行する請求項のいずれかに記載の方法。
【請求項１４】
少なくともドーパント領域を備える半導体基板上の半導体デバイスであって、前記ドーパント領域は極浅接合領域を備え、先行する請求項のいずれかによる金属ケイ化物層形成方法により前記半導体デバイスを製造する、半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロエレクトロニクス製造用途に用いる金属ケイ化物の形成ステップを含む半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
様々なタイプのマイクロエレクトロニクスデバイス（集積回路）でデバイスの密度や動作速度を上げるため、旧デバイス世代よりチップ面積に占める割合が小さく深さも浅い、ＭＯＳＦＥＴトランジスタ等の構造要素を使用する傾向が新世代デバイスの設計に見られる。
【０００３】
より新しいデバイス世代では、ＭＯＳＦＥＴの接合深さが比較的浅い深さに減少している。典型的には、第１のメタライゼーションレベルで接合部、すなわちソース領域およびドレイン領域の上に電気接続のための導電層を設ける。自己整合形成プロセスによるケイ素化であれば伝導要素の画定が比較的単純であるため、好ましくは金属ケイ化物をメタライゼーションとして使用する。
【０００４】
接合のメタライゼーションの形成中、同時にＭＯＳＦＥＴのゲート伝導領域を同じ導電金属ケイ化物で被覆する。
【０００５】
注入処理を用いて接合部上面に適切な金属を堆積することは、Tsengの米国特許第6,294,434号から知られているが、金属はシリコンを伴うその後のアニール処理中に、注入処理の際、露出している接合領域とゲート領域（ならびに他のケイ素含有領域）において金属ケイ化物に反応する。最初のアニール処理において、接合部およびゲート領域に金属ケイ化物層が得られる。そして、洗浄処理を行い未反応の金属を除去する。最後に、第２のアニール処理を施して金属ケイ化物の抵抗を低減する。
【０００６】
ただし、極浅接合を含むＩＣ設計の場合は、そのような製造プロセスにおけるケイ化物層形成のためのアニール処理が、接合領域のドーパントプロファイルに悪影響を及ぼすことがある。場合によっては（過度の）熱暴露による接合不活性化のリスクが相当なものとなり、そのような設計のＩＣの製造プロセスの生産力に影響が及ぶ。その結果、プロセスウィンドウは典型的に比較的狭くなり、製造すべきデバイスへの悪影響を避けるため細心の注意を払うことが求められる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、極浅接合を有するデバイスの性質に悪影響を及ぼさない金属ケイ化物形成ステップを含む、半導体デバイス製造方法を提供することである。
【課題を解決するための手段】
【０００８】
この目的は、第１および第２のステップの後に第３のステップとして、ドーパント領域を活性化すると同時に、金属ケイ化物層を形成する低温アニール処理を実行するように上記方法を構成することを記載した、請求項１の前文で定める処理によって達成する。
【０００９】
本発明においては、固相エピタキシャル再成長により接合領域およびケイ化物領域の活性化を一回のアニール処理で実行する。有利なことに、接合領域の活性化とケイ化物の形成とを同時に行うことで、先行技術におけるケイ化物形成のための付加的アニール処理に伴うサーマルバジェットによる極浅接合領域の不活性化はなくなる。
【００１０】
有利なことに、その単一のプロセスによって、上述のタイプの極浅接合を含むマイクロエレクトロニクスデバイスの、製造プロセスの処理ステップ数が減少する。
【００１１】
さらに本発明では、比較的低いアニール温度によって拡散係数がかなり低くなるため、ケイ化物の侵入度を良好に制御できる。
【００１２】
さらに本発明によれば、ケイ化物形成に用いる金属、好ましくは金属シリサイド等、特に化学量論的ケイ素・金属比が高いケイ化物を形成する金属を自由に選択することができる。
【００１３】
加えて本発明による方法では、接合の伝導型との関係で注入金属を選択することにより、接合の伝導型とドーパントレベルとの関係で、接合ごとに仕事関数を適合させることができる。
【００１４】
さらに本発明は、極浅接合を備えるドーパント領域を含む半導体基板上の半導体デバイスに関し、この半導体デバイスは上で述べた金属ケイ化物層形成方法によって製造する。
【発明を実施するための最良の形態】
【００１５】
本発明を教示する目的で、本発明の方法およびデバイスの好適な実施形態を以下に説明する。本発明の主旨を逸脱することなく、他の代替的な実施形態および等価の実施形態を考案し実用化できることは当業者も認めるところであり、本発明の範囲は専ら添付の請求項によって制限される。
【００１６】
以下、例示を目的とするいくつかの図面を参照しつつ、本発明を説明する。
【００１７】
本発明は、極浅接合とかかる接合を被覆するケイ化物層を備えるマイクロエレクトロニクスデバイスの製造に関する。図１は、本発明の方法による第１のプロセスにおける半導体デバイスの断面を概略的に示す。
【００１８】
第１のプロセスでは、単結晶シリコンウェハまたはシリコンオンインシュレータ基板等の半導体基板１の上で、接合を形成することとなる領域２を作製する。領域２の領域の輪郭を描くマスク３を画定した後には、領域２の事前アモルファス化を実行する。この事前アモルファス化は、イオンビームIB_preによるイオンビーム注入によって行う。イオンビームIB_preを、矢印により概略的に示す。
【００１９】
イオン原料としては、Ｇｅ、ＧｅＦ２、Ｓｉ等を使用してもよい。ただし、重希元素Ａｒ、Ｘｅ等、他の元素を使用してもよい。
【００２０】
事前アモルファス処理の典型的なパラメータについては、例えばＧｅの場合、ビーム加速エネルギーは２ないし３０ｋｅＶ範囲、量は２×１０１４ないし５×１０１５原子／ｃｍ２である。
【００２１】
露出した領域２にイオンビームを照射することにより、領域２における基板材料１の結晶構造はアモルファス状態に変わる。
【００２２】
図２は、本発明による第２のプロセスにおける半導体デバイスの断面を概略的に示す。
【００２３】
ドーパントとして不純物を注入し、ドープ領域４を形成する。注入を実行すべき領域２の輪郭を決めるため、マスク３’を使用する。このドーパント注入処理は、矢印IB_dopantにより概略的に示す。
【００２４】
注入する不純物は、ドープ領域４の所望の伝導型が得られるものを選択する。不純物（例えばＢ、Ａｓ、Ｐ等）は、形成する接合の所望の特性に応じて低いエネルギー（典型的には、５ｋｅＶ未満）および約１×１０１５原子／ｃｍ２の量で注入する。
【００２５】
図３は、本発明による第３のプロセスにおける半導体デバイスの断面を概略的に示す。
【００２６】
第３のプロセスでは、ケイ化物層を形成することとなるケイ素化領域を画定する。ケイ素化すべき領域の輪郭を決めるため、マスク３”を形成する。ケイ素化領域はドープ領域４と重なる領域５であってよく、あるいは第１のプロセスでアモルファス化され第２のドープ領域形成プロセスで露出されなかった領域２を覆う伝導領域６であってもよい。そのような伝導領域６は、ドープ領域４とは別の位置にあってもよい。
【００２７】
また、ケイ素化領域はゲートＧの上の領域９であってもよい。ここでは、ゲート７を、薄いゲート酸化物層１０、ポリＳｉ層部分７およびスペーサ８として概略的に示す。当業者が察するとおり、ポリＳｉ層部分７の上部は、予め第１のプロセスで接合領域２と同時に事前アモルファス化してもよい。
【００２８】
次に、金属ケイ化物（実際に使用する金属により所望の組成を有する）を形成するために選択した金属で、金属注入処理を実行する。矢印IB_metalで概略的に示すように、イオンビーム注入処理を再度実行する。低エネルギー処理の典型的な処理パラメータは、約１ないし約２０ｋｅＶの間のビームエネルギーおよび約１×１０１６ないし５×１０１７原子／ｃｍ２の量である。金属は、所望のケイ化物の特性（固有抵抗、仕事関数、更なる処理との適合性、その他）に応じて選択することができる。好ましくは、所要金属注入量が少なく、同時に同一金属の他の金属ケイ化物変形に比べてシート抵抗が低い、金属シリサイド等の高Ｓｉ：金属比の金属ケイ化物を形成し得る金属を選択してもよい。この金属は、Ｃｏ、Ｎｉ、Ｈｆ、Ｔｉ、Ｍｏ、Ｗまたは適当なケイ素化合物を形成可能な金属から選択できる。
【００２９】
本発明における金属の選択は、半導体基板（例えば、シリコンＳｉ（１００）またはＳｉ（１１１））上でエピタキシャルである金属ケイ化物に限定されない。
【００３０】
本発明において、第２の不純物注入処理および第３の金属注入処理の順序を逆にしてもよいことに留意されたい。
【００３１】
図４は、本発明による第４のプロセス後の半導体デバイスの断面を概略的に示す。
【００３２】
第４のプロセスは、固相エピタキシャル再成長（ＳＰＥＲ）処理を含む。約５５０ないし約７５０℃の比較的低いアニール温度での約１分間の低温アニール処理（例えば、高速熱アニール）で、ドープ領域５，６を半導体基板層１と同じ結晶構造でエピタキシー再成長させる。領域５の下部分では注入される不純物によって伝導型が決まる活性化接合１１が形成され、領域５，６の上部分（表面寄り）ではケイ化物層１２ａ，１２ｂ，１３が形成される。
【００３３】
接合１１の上のケイ化物層は、ゲートＧのスペーサ８に近接するケイ化物層１２ａとして形成しても、あるいはスペーサ８から離れた領域における遠隔ケイ化物層１２ｂとして形成してもよい。接合領域５外にある他の基板領域６に、単一のケイ化物層１３としてケイ化物層を形成してもよい。
【００３４】
同時に、ゲートＧの上層部分９にケイ化物層１４を形成してもよい。
【００３５】
ケイ化物層１２ａ，１２ｂ，１３，１４の画定は、注入ステップ中に用いるマスクにより行う。
【００３６】
さらに、図４に絶縁層１５を示す。
【００３７】
ゲートＧの横にはケイ化物層１２ａと遠隔ケイ化物層１２ｂが示されるが、当業者が察するとおり、ＬＯＣＯＳ、浮遊ゲート／コントロールゲートスタック等、任意の別タイプの構造要素をゲートＧの代わりに想定することもできる。更なる構造要素を設けずに、接合領域内で遠隔ケイ化物層１２ｂを形成してもよい。
【００３８】
図５は、本発明による更なる実施形態の半導体デバイスの断面を概略的に示す。
【００３９】
これまでの図１ないし図４では、ドーパント領域５を形成するための事前画定領域２への不純物注入と、ドーパント領域５または他の領域６上で伝導層１２ａ，１２ｂ，１３を形成する金属注入を、単一の不純物型および１つの金属について説明した。本発明では、複数の不純物注入処理と複数の金属注入処理との組み合わせが可能であることに留意されたい。複数の不純物注入処理により、不純物注入処理毎に異なる不純物を用いて伝導型が相異なるドーパント領域５を形成することができる。このように、伝導型は同じであるが不純物レベルが相異なるドーパント領域５を形成してもよい。それには、不純物注入処理ごとに異なるマスキング層を適用するだけでよい。
【００４０】
同様に、半導体基板の種々の領域で複数の金属注入処理の組み合わせが可能である。この場合も、然るべきマスキングを用いてそれぞれの領域を画定することとなる。さらに、複数の注入処理を組み合わせて、半導体基板上の各領域（例えば、ｐ型のドーパント領域５、ｎ型のドーパント領域５、ゲート伝導領域９、または別の伝導領域６）の状態に応じて各領域が所望の仕事関数を有するように、金属ケイ化物を選択できる。
【００４１】
図５には、第１のケイ化物層１２ａで被覆された第１の伝導型の第１の極浅接合１１と、第２の伝導型の第２の極浅接合１７とを含む例を示す。第２の極浅接合１７は、伝導型が逆の絶縁領域１６中に埋め込まれている。
【００４２】
絶縁領域１６は、固相エピタキシャル再成長を含む、当業者にとって公知の任意の方法で形成してよい。さらに、そのような埋め込み構造は、単一の事前アモルファス化ステップ、複数のドーピング、ならびに接合形成およびケイ化物形成に対応する単一のサーマルバジェットの際に同時に形成できる。
【００４３】
第２の極浅接合１７は、第２のケイ化物層１８で被覆されている。さらに、第３のケイ化物層１９を備える伝導領域を示す。同様に、ゲートＧの上には第４のケイ化物層が存在してもよい（図示せず）。極浅接合１１，１７の各々は、上で述べた特定の伝導型に対応する不純物注入処理で形成する。ケイ化物層１２，１８，１９の各々は、上で述べた特定のケイ化物に対応する金属注入処理で形成する。第４のプロセスでは、接合１１，１７の活性化およびケイ化物層１２，１８，１９の形成をＳＰＥＲ処理で同時に行う。この場合でも、これら複数の注入処理で、遠隔ケイ化物層１２ｂおよび単一のケイ化物層１３を形成してもよい。したがって、遠隔ケイ化物層１２ｂと単一ケイ化物層１３とは、それぞれの金属注入処理によってそれぞれ画定された、複数の異なる金属ケイ化物を備える可能性がある。
【００４４】
最後に、Ａｓイオンを用いたイオンビーム処理（IB_dopant）によってｎ型の伝導性を持つドーパント領域５を作製する場合には、Ａｓイオンビームの自己アモルファス化特性のため、事前アモルファス化処理（IB_pre）を省略できることに留意されたい。この場合、不純物元素を注入するイオンビーム処理は、同時に事前アモルファス処理（IB_pre）として作用する。
【図面の簡単な説明】
【００４５】
【図１】本発明の方法による第１のプロセスにおける半導体デバイスの断面を概略的に示す図。
【図２】本発明による第２のプロセスにおける半導体デバイスの断面を概略的に示す図。
【図３】本発明による第３のプロセスにおける半導体デバイスの断面を概略的に示す図。
【図４】本発明による第４のプロセス後の半導体デバイスの断面を概略的に示す図。
【図５】本発明による更なる実施形態の半導体デバイスの断面を概略的に示す図。
【符号の説明】
【００４６】
１  半導体基板
７  ポリＳｉ層部分
８  スペーサ
１０  ゲート酸化物層
１１  接合領域
１２ａ，１２ｂ，１３，１４  金属ケイ化物層
１５  絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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2006526893.tif 000009
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