(57)【要約】【課題】半導体装置等の高度集積化を図る。【解決手段】共通基板上にｎチャネル領域とｐチャネル領域が形成され、両チャネル領域がソースとドレインをそれぞれ有する半導体装置であって、前記両チャネル領域に共通のゲート電極を有し、当該ゲート電極は、当該ゲート電極の下に配置された無極性誘電体が占める領域によって、基板から離されて配置される。
2006515714.tif 000002
【特許請求の範囲】
【請求項１】
共通基板上にｎチャネル領域とｐチャネル領域が形成され、両チャネル領域がソースとドレインを有する半導体装置であって、前記両チャネル領域に共通のゲート電極を有し、当該ゲート電極は、当該ゲート電極の下に配置された無極性誘電体が占める領域によって、基板から離されて配置されていることを特徴とする半導体装置。
【請求項２】
前記半導体装置において、一方の前記チャネル領域の長さ及び幅の少なくともどちらか一方が、他方の前記チャネル領域の長さまたは幅と異なっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極が、一方の前記チャネル領域の幅及び長さの比に比例する比を有する大きさとなるように形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記半導体装置において、前記ｎチャネル領域およびｐチャネル領域の少なくともどちらか一方が、さらに別の領域を有し、
前記領域が、ソース領域あるいは/またはドレイン領域と、チャネル領域との間に設けられ、前記ソース領域または前記ドレイン領域のドーピング濃度よりも小さいドーピング濃度を有することを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載の半導体装置において、前記ｎチャネル領域のｎ型ソースとｎ型ドレインを分離し、また、前記ｐチャネル領域のｐ型ソースとｐ型ドレインを分離する基板の領域は、真性ドーピングのみが行われていることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の半導体装置において、前記ｎチャネル領域及び前記ｐチャネル領域のすくなくとも一方が、薄膜領域を含むことを特徴とする半導体装置。
【請求項７】
前記薄膜領域が有機半導体材料からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記基板が薄膜基板部材からなることを特徴とする請求項１乃至請求項６のいずれか一項に記載の半導体装置。
【請求項９】
前記薄膜基板部材が直接（遷移）型バンドギャップ材料を含むことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
請求項８または請求項９のいずれかに記載の半導体装置において、前記薄膜基板部材は、光透過性支持部材によって支持されていることを特徴とする半導体装置。
【請求項１１】
請求項８または請求項９のいずれかに記載の半導体装置において、前記ゲート電極および前記非極性誘電体が光透過性物質からなることを特徴とする半導体装置。
【請求項１２】
請求項１乃至請求項１１のいずれか一項に記載の半導体装置において、前記ゲートの下にある前記ｎチャネル領域と前記ｐチャネル領域の一部または全部が、空乏領域として機能するような基板の厚みを、前記基板が有することを特徴とする半導体装置。
【請求項１３】
インバーターとして機能させるために、一方の前記領域のソースと他方の前記領域のドレインが直列に接続されていることを特徴とする請求項１乃至請求項１２のいずれか一項に記載の半導体装置。
【請求項１４】
請求項１乃至請求項１３のいずれか一項に記載の半導体装置を動作する動作方法であって、一方の前記チャネル領域の導通及び非導通状態を、他方の前記チャネル領域とは独立して選択的に切替えられるように、前記ゲート電極に印加する電圧を選択することを特徴とする半導体装置の動作方法。
【請求項１５】
請求項８乃至請求項１１のいずれか一項に記載の半導体装置を動作する動作方法であって、一方の前記チャネル領域を薄膜領域として動作させ、他方の前記チャネル領域の前記ソース領域及び前記ドレイン領域をバイアス電圧に接続させることによって、前記一方のチャネル領域におけるキンク効果を軽減させることを特徴とする半導体装置の動作方法。
【請求項１６】
請求項１０または請求項１１のいずれかに記載の半導体装置を動作する動作方法であって、前記半導体装置を発光デバイスとして動作させることを特徴とする半導体装置の動作方法。
【請求項１７】
前記半導体装置が光デバイスであることを特徴とする請求項１０または請求項１１のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、小型化されたデバイスとして実装することが可能な新規な構造の半導体装置に関する。また、本発明は、このような半導体装置の動作方法に関する。
【背景技術】
【０００２】
本発明を有効に適用することができる半導体装置のひとつの形として、インバーターが挙げられる。インバーターは、一般に広く使われている回路素子であり、特に論理（ロジック）を構成するのに用いられている。このような回路は、通常、相補型の独立して設けられた二つのトランジスタによって構成され、ｎ型トランジスタ及びｐ型トランジスタによって構成される（例えばMOS-FET)。インバーターは、トランジスタの端子の配列に合わせて様々な配置で構成することが可能である。一般的な形態として、二つの独立したトランジスタのゲート端子同士を結合し、一方のトランジスタのソース端子を他方のトランジスタのドレイン端子に接続させるという形態がある。また、典型的な論理回路は、一般的に、千個を越えるインバーター回路を含み、これらの回路がチップ上で占める領域は非常に大きいものとなっている。
【０００３】
LSIやULSIにおけるデバイス密度の増加に伴い、デバイスサイズの小型化への要求が高まっている。デバイス密度の向上を図るために、新しいデバイス構造や、デバイスの製造方法などが研究されている。しかしながら、デバイスサイズの小型化への要求は、今後さらに高くなってゆくと考えられる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、本発明は、大型集積化技術に容易に適用でき、実質的に二つのトランジスタとして用いることができる新規な形態の半導体装置を提供することを目的とする。さらに、本発明の半導体装置は、インバーターとして用いることができ、このインバーターは、従来の電界効果トランジスタ（FET)一つ分のスペースのみを必要とするため、従来のインバーターの場合と比べて、大幅にデバイスサイズを小さくすることができる（概して５０％以上）という利点を有する。また、本発明の半導体装置の製造においては、従来の一般的に用いられている製造工程や技術のみが用いられるので、容易に集積することができるという有利な点も有する。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、共通基板に形成されたnチャネル領域とｐチャネル領域を有し、両チャネル領域はソースとドレインを有し、本半導体装置は、当該チャネル領域に共通のゲート電極をさらに有し、当該ゲート電極の下に配置された無極性誘電体が占める領域によって、前記ゲート電極は、基板から離されて配置されていることを特徴とする。
【０００６】
また、一方のチャネル領域のソースが他方のチャネル領域のドレインと直列に接続されていることを特徴とする。このように構成することで、インバーターとして機能する半導体装置を提供することができる。
【０００７】
上記構成において、前記基板は薄膜基板部材からなっていてもよく、この薄膜基板部材は光透過性の支持体によって支持されていることが望ましい。
【０００８】
また、前記半導体装置を動作させるための本発明の動作方法は、一方のチャネル領域の導通、非導通状態を、他方のチャネル領域とは独立して選択的に切替えられるように、ゲート電極に印加する電圧を選択することを特徴とする。
【０００９】
また、本発明の前記半導体装置を動作する動作方法において、前記基板が薄膜基板からなる場合には、一方のチャネル領域を薄膜領域として動作させ、他方のチャネル領域のソース及びドレイン領域をバイアス電圧に接続させることによって、前記一方のチャネル領域におけるキンク（kink）効果を軽減することを特徴とする。
【００１０】
さらに、本発明の前記半導体装置を動作する動作方法において、前記基板が光透過性の支持体によって支持されている薄膜基板部材からなる場合には、一方のチャネル領域を薄膜領域として動作させることにより、前記半導体装置を発光デバイスとして動作させることを特徴とする。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を図面に基づいて説明する。
【００１２】
本発明に係る半導体装置の実施例が、図１に示されている。この半導体装置は、基板２を備え、基板２には、ｎ型ドープ領域４及びｐ型ドープ領域６が形成されている。ドープ領域の形成には、適切な形成工程であればどのようなプロセスを用いてもよく、例えば、所望のドープ領域の位置を決めるマスクを用いてドーピング（不純物注入）することによって形成できる。また、図１に示す半導体装置では、ｎ型領域とｐ型領域がほぼ直交するように配置されているが、ｎ型ドープ領域とｐ型ドープ領域が交差する部分が保たれる限り、直交しない配置も可能である。
【００１３】
ゲート電極８は、ｎ型ドープ領域とｐ型ドープ領域が交差する部分に設けられている。ゲート電極８は、無極性誘電体１０によって、基板２及びドープ領域４、６から離されて形成されている。端子A,B,C,D,Eは、ｎ型ドープ領域とｐ型ドープ領域、及びゲート電極８に設けられている。また、図１に示すように、適切なリード線が半導体装置に接続されている。
【００１４】
また、図１に示すように、ｎ型ドープ領域４及びｐ型ドープ領域６にそれぞれ対応する、微量ドープ領域１２，１４を必要に応じて設けても良い。
【００１５】
図２(a）（ｂ）は、図１に示す半導体装置のp型、ｎ型それぞれのドープ方向における断面図であり、本実施形態においては、薄膜トランジスタ（TFT）の配置と関係している。薄膜トランジスタを有する構成の場合、基板２の厚みはドープの深さよりも小さい。図３(a）（ｂ）は、図１に示す半導体装置のp型、ｎ型それぞれのドープ方向における断面図であり、この実施形態においては、基板２の厚みがドープの深さよりも大きく、SOI（silicon on insulator)などを有する場合の構成である。
【００１６】
図２及び図３に示されるように、この半導体装置はｎチャネル方向とｐチャネル方向それぞれに、電界効果トランジスタ（FET)の構造を有する。そして、この２つのFET構造は、共通ゲート電極８を共有している。
【００１７】
図２及び図３に示す実施形態においては、ｎ型ドープ領域とp型ドープ領域が基板２に形成されている。しかしながら、FET構造が有機薄膜トランジスタ構造として形成されていてもよく、その場合には、ｎ型およびｐ型のチャネルが基板２の表面に適当な方法で形成される。例えば、インクジェット技術などを用いて、有機高分子化合物などを堆積させることにより、当該チャネルを形成することができる。
【００１８】
図１に示す半導体装置の実施例を図４及び図５に示す。図４は、半導体装置の平面図であり、当該半導体装置は、幅がそれぞれ１０μｍのｎ型ドープ領域とｐ型ドープ領域、及び一辺の寸法が３０μｍの矩形のゲート電極を有する。この実施例においては、ｎ型ドープ領域とｐ型ドープ領域が同じ幅を持ち、すなわち、比が１：１である。一方、ゲート電極８は、ｎ型ドープ領域またはｐ型ドープ領域の３倍の幅を有し、その比はすなわち、３：１である。
【００１９】
ｎ型トランジスタの半導体装置の場合、ｐ型ドープ領域間の距離がチャネル幅となり、ｎ型ドープ領域間の距離がチャネル長となる。同様に、ｐ型トランジスタの半導体装置の場合、ｎ型ドープ領域間の距離がチャネル幅となり、ｐ型ドープ領域間の距離がチャネル長となる。従って、図４及び図５に示すｎ型及びｐ型トランジスタは、チャネル幅（Ｗ）とチャネル長（Ｌ）との比がＷ：Ｌ＝１：１となっている。しかしながら、半導体装置の製造過程においてｎ型またはｐ型のドープ領域の幅を適切にコントロールすることで、チャネル長とチャネル幅の比を異ならせてもよい。
【００２０】
同様に、ゲート電極８も、図４に示す比と異なる比で形成することができ、また必ずしも矩形である必要はない。また、ゲート電極の大きさは、チャネル領域の一方または、両方のチャネル領域に応じて変えることができる。
【００２１】
図４に示す半導体装置のｎ型ドープ方向及びｐ型ドープ方向の断面図を、それぞれ図５に示す。半導体装置は、一般的に、基板２の上に形成された二酸化シリコン（ＳｉＯ２）層を有する。そして、その二酸化シリコン層の上に、ポリシリコン層が形成される。さらに、別のＳｉＯ２層と導電層が堆積されて誘電領域１０が形成され、次いで、パターニングにより前記ポリシリコン層が露出される。そして、適当なマスクを用いてドーピングすることにより、露出されたポリシリコン層にｎ型及びｐ型ドープ領域が設けられる。
【００２２】
先に述べたように、インバーターは、一般に広く使われている回路素子であり、特に論理を構成するのに用いられている。典型的なインバーターとしては、ｎ型トランジスタとｐ型トランジスタで構成され、二つのトランジスタのゲート端子を結合し、一方のトランジスタのソース端子を他方のトランジスタのドレイン端子に接続させる構成がある。図１に示す半導体装置は、主にｎ型トランジスタ、ｐ型トランジスタ及び共通ゲート電極からなる。例えば、共通ゲート電極などの固有デバイス構造の場合、二つのトランジスタのゲート電極は結合される。ゆえに、図１に示す半導体装置の一方のトランジスタのソースが他方のトランジスタのドレインに結合され、トランジスタが直列に接続されている場合には、半導体装置はインバーターとして機能することができる。トランジスタが直列に接続されている場合の、インバーターの二つの構成例を図６（a）（ｂ）に示す。電源が端子Ａと端子Ｄに接続され、インバーターの入力は端子Ｅ（共通ゲート電極８）に接続され、インバーターの出力は端子Ｂと端子Ｃに出力される。
【００２３】
図７（a）（ｂ）（ｃ）は、図６に示されるインバーターの動作原理を示すものである。ゲート電極８に印加される電圧が０Ｖよりも小さい場合、図７(a）に示すように、ｐ型領域のエネルギーレベル２０が、フェルミレベルＥFよりも相対的に高いエネルギーバンドへと移行する。一方、ｎ型領域のエネルギーレベル２２は、フェルミレベルに対して相対的に低いエネルギーバンドへと移行する。これによって、ｐ型チャネルはＯＮとなり、ｎ型チャネルはＯＦＦとなる。
【００２４】
ゲート電極８に印加される電圧が０Ｖの場合、ｎ型領域およびｐ型領域は、バランスバンドを占め、ｎ型チャネル及びｐ型チャネルは、真性物質として振舞う。ゆえに、図７(ｂ）に示すように、ｎ型チャネル及びｐ型チャネルはＯＦＦとなる。
【００２５】
ゲート電極８に印加される電圧が０Ｖよりも大きい場合、ｐ型チャネルにおけるエネルギーレベル１０は、低いエネルギーバンドへと移り、ｎ型チャネルにおけるエネルギーレベル２２は、高いエネルギーバンドへと移動する。これによって、ｎ型チャネルはＯＮとなり、ｐ型チャネルはＯＦＦとなる。
【００２６】
図４及び図５に示される半導体装置の典型的な直流及び交流特性が、図８及び図９に示されている。この技術分野の当業者であれば、これらが典型的なＦＥＴの特性であると理解できる。すなわち、ｎ型およびｐ型のドープ領域が、基板上のゲート電極の下にある共通チャネル領域を共有していても、個別のトランジスタとして動作するということが分かる。
【００２７】
ゆえに、本発明は、実質的に、ｎ型及びｐ型トランジスタが共通ゲート電極を共有する新しい形式の半導体装置を提供することが分かる。したがって、個々のトランジスタを用いた場合と比べて、半導体装置のサイズを小さくすることが可能であり、典型的には、２個のトランジスタの設置面積の半分よりも小さくすることができる。さらに、この半導体装置は、従来の半導体製造技術を用いて集積及び回路を構成することが容易である。
【００２８】
加えて、本半導体装置のレイアウトにおいては、ｎチャネルとｐチャネルが動作する領域に共通領域が設けられている。したがって、閾値電圧の変動ΔＶｔｈは、両チャネル、すなわち、ｎ型トランジスタとｐ型トランジスタ共に同じとなる。
【００２９】
ｎチャネルとｐチャネルが独立している半導体装置の場合、閾値電圧の全変動ΔＶｔｈは、以下のように表すことができる。
ΔＶｔｈ2、ｃｏｍｂ  ＝  ΔＶｔｈ2、ｎ−ｃｈ＋  
ΔＶｔｈ2、ｐ−ｃｈ
本発明の半導体装置の場合、
ΔＶｔｈ、ｎ−ｃｈ＝ΔＶｔｈ、ｐ−ｃｈ＝ΔＶｔｈ
よって、全変動量は、
ΔＶｔｈ2、ｓiｎｇｌe  ｄeｖiｃe  ＝ΔＶｔｈ2 
＝  ΔＶｔｈ2、ｃｏｍｂ/２          となる。
【００３０】
このように、閾値電圧の変動が減少するので、閾値電圧の変化による悪影響を抑えることができる。したがって、実際に、性能が向上した装置を提供することがでる。TFTの構成においては、閾値電圧の変動が、インバーター回路にとって特に問題となることから、本発明が有効である。
【００３１】
また、この半導体装置の構成によれば、キンク効果を小さくすることが可能である。キンク効果は、SOIやポリシリコンTFT技術を用いてｎチャネルのトランジスタを製造する場合に、特に顕著に現れることが知られている。
【００３２】
これについては、ｎ型ドープ領域４及びゲート端子８を、ｎチャネル電界効果型トランジスタとして用い、また、ｐ型ドープ領域６を、端子A及び端子Bに印加されているバイアスの下で用いることで、前記ｎチャネルFETのドレイン領域の近傍でのイオン化の衝撃によって発生したホールを取り除くことによって、キンク効果を抑えることができる。
【００３３】
また、この半導体装置においては、ｎ型およびｐ型トランジスタが、ゲート電極の下にある共通の制御領域を共有するので、この中心領域には電子とホールが共存する。この電子とホールが当該中心領域で再結合するので、半導体装置は、発光デバイスとして機能することができる。この場合、直接（遷移）型バンドギャップを有する材料を、基板部材として用いるのが望ましい。また、生成された光を出射させるために、基板部材の下、透明誘電体１０の下、あるいは、透明なゲート電極８の下に、光透過性の支持層を設けることが望ましい。
【００３４】
さらに、ｎ型チャネルデバイスは、ｐ型チャネルデバイスよりも、より導電性があることが知られている。ゆえに、ｎチャネル及びｐチャネルトランジスタが、選択的にスイッチONまたはOFFされるように、本発明の半導体装置が異なるレベルのゲート電圧によって動作するよう構成してもよい。
【００３５】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明の主旨から逸脱しない範囲において種々変更可能であること言うまでもない。例えば、上記の構成以外にも、非結晶質、多結晶質または結晶質の無機または有機材料など、異なる基板材料を用いることができる。
【００３６】
また、ゲート誘電体を有機誘電物質によって形成したり、ゲート導電体を有機導電体で形成したりしてもよい。また、ソース及びドレインのコンタクトを有機導電体によって形成してもよい。また、半導体材料及びゲート誘電体として、磁性体を用いてもよい。さらに、ソース及びドレインのコンタクトを、磁性体を用いて形成してもよい。また、強誘電体層を薄膜基板部材の下に設け、電気接点を他方の側に設ける構成としてもよい。また、強誘電体層を薄膜基板部材の下に設け、近傍に設置された装置、あるいは外部に設置された装置によって磁化できるような構成としてもよい。
【図面の簡単な説明】
【００３７】
【図１】本発明に係る半導体装置を示す図。
【図２】基板が薄膜からなり、ドープの深さが少なくとも基板の厚みに等しい場合の、図１に示す半導体装置のp型、ｎ型それぞれのドープ方向における断面図。
【図３】ドープの深さが少なくとも基板の厚みより小さい場合の、図１に示す半導体装置のp型、ｎ型それぞれのドープ方向における断面図。
【図４】図１に示す半導体装置のゲート電極、pチャネル及びｎチャネルの典型的な寸法を示す平面図。
【図５】図４に示す半導体装置のｎチャネル方向とｐチャネル方向の断面図。
【図６】図１に示すトランジスタのｐチャネル及びｎチャネルのソースとドレインが直列に接続されている場合のインバーターの構成例を示す図。
【図７】バンドダイヤグラム（帯図）を用いて、図１に示す半導体装置の動作原理を示した図。
【図８】図４に示した半導体装置の直流特性を示した図。
【図９】図４に示した半導体装置の交流特性を示した図。
【符号の説明】
【００３８】
２……基板  ４……ｎ型ドープ領域  ６……ｐ型ドープ領域  ８……ゲート電極    １０……  無極性誘電体  １２，１４……微量ドープ領域。
【図１】
2006515714.tif 000003
【図２】
2006515714.tif 000004
【図３】
2006515714.tif 000005
【図４】
2006515714.tif 000006
【図５】
2006515714.tif 000007
【図６】
2006515714.tif 000008
【図７】
2006515714.tif 000009
【図８】
2006515714.tif 000010
【図９】
2006515714.tif 000011
【国際調査報告】
2006515714.tif 000012
2006515714.tif 000013
2006515714.tif 000014