(57)【要約】集積多段無線周波数（ＲＦ）増幅器（２２）の段間マッチングネットワーク（３８）を補償する同調回路（２８）は、接地と増幅器（２２）の電圧源との間にシャント接続される１以上のコンデンサ（３０，３２）を備える。コンデンサ（３０，３２）は、段間マッチングネットワーク（３８）のプルアップインダクタ（４２）からのインダクタンスを効果的に補償するよう選択された値を持ち、段間マッチングネットワークのインダクタンスとキャパシタンスとが、寄生値のために望ましい値からそれたとき、および／または増幅器の入力段および出力段トランジスタなどのような他のコンポーネントが製造前シミュレーションモデルからはずれた場合に、よりよい段間マッチングを行う。
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【特許請求の範囲】
【請求項１】
多段マッチングネットワークと電圧入力端とを備える集積多段無線周波数（ＲＦ）増幅器の同調回路であって、
ＤＣ電圧源を前記電圧入力端に結合するプリント回路基板（ＰＣＢ）トレースと、
前記ＰＣＢトレースと接地との間にシャント接続され、前記電圧入力端のインダクタンスを同調して前記集積多段ＲＦ増幅器内の前記多段マッチングネットワークの性能を向上させる、第１の個別コンデンサと第２の個別コンデンサと、
を備えることを特徴とする、同調回路。
【請求項２】
前記電圧入力端と前記ＰＣＢトレースとの間に接続されるプルアップインダクタをさらに備えることを特徴とする、請求項１に記載の同調回路。
【請求項３】
前記第１および第２のコンデンサにそれぞれ直列に接続される、第１の抵抗と第２の抵抗とをさらに備えることを特徴とする、請求項１に記載の同調回路。
【請求項４】
前記ＰＣＢトレースは、自己のインピーダンスを決定する所定の幅と長さとを有することを特徴とする、請求項１に記載の同調回路。
【請求項５】
前記ＰＣＢトレースに接続される少なくとも１つのデカップリングコンデンサをさらに備えることを特徴とする、請求項１に記載の同調回路。
【請求項６】
電圧入力端を有する第１段増幅器と、
前記第１段増幅器に動作可能に結合される第２段増幅器と、
前記第１段および第２段増幅器に接続される、段間マッチングネットワークと、
前記電圧入力端と接地との間に接続され、前記電圧入力端のインダクタンスを補償するよう選択されるキャパシタンス値を持ち、前記段間マッチングネットワークの性能を向上させる、コンデンサと、
を備えることを特徴とする、電子回路。
【請求項７】
前記電圧入力端と接地との間に接続される第２のコンデンサをさらに備えることを特徴とする、請求項６に記載の電子回路。
【請求項８】
前記電圧入力端と前記コンデンサとの間に接続されるインダクタをさらに備えることを特徴とする、請求項６に記載の電子回路。
【請求項９】
ＤＣ電圧源を前記電圧入力端に結合するためのプリント回路基板（ＰＣＢ）トレースをさらに備え、前記コンデンサは前記ＰＣＢトレースに接続されていることを特徴とする、請求項６に記載の電子回路。
【請求項１０】
前記コンデンサに直列に接続される、抵抗をさらに備えることを特徴とする、請求項６に記載の電子回路。
【請求項１１】
前記電圧入力端に動作可能に結合される少なくとも１つのデカップリングコンデンサをさらに備えることを特徴とする、請求項６に記載の電子回路。
【請求項１２】
無線周波数（ＲＦ）動作をおこなうための、請求項６に記載の電子回路。
【請求項１３】
前記コンデンサは、開回路伝送線路または開回路伝送線路と個別コンデンサとの組み合わせであることを特徴とする、請求項６に記載の電子回路。
【請求項１４】
電圧入力端を備える多段増幅器の段間マッチングネットワークの同調方法であって、
前記多段増幅器を含む集積回路チップを準備し、
前記電圧入力端を、ＤＣ電圧を提供するプリント回路基板（ＰＣＢ）に接続し、
前記ＰＣＢトレースと接地との間に個別コンデンサをシャント接続し、
前記個別コンデンサは、前記多段増幅器の前記段間マッチングネットワークを同調するために選択されるキャパシタンス値を有することを特徴とする、同調方法。
【請求項１５】
さらに、前記ＰＣＢトレースと接地との間に第２の個別コンデンサをシャント接続し、
前記第２の個別コンデンサは、前記多段増幅器の前記段間マッチングネットワークを同調するために選択されるキャパシタンス値を有することを特徴とする、請求項１４に記載の同調方法。
【請求項１６】
さらに、前記電圧入力端と前記ＰＣＢトレースとの間にプルアップインダクタを接続することを特徴とする、請求項１４に記載の同調方法。
【請求項１７】
さらに、抵抗を前記コンデンサに直列に接続することを特徴とする、請求項１４に記載の同調方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多段増幅回路に関し、より詳しくは、多段増幅器に含まれる段間マッチングネットワークを同調するための技術に関する。
【背景技術】
【０００２】
ネットワークマッチングは、無線周波数（ＲＦ）回路設計において、重要な部分である。多段ＲＦ増幅器、すなわち縦続接続されている２つ以上の増幅器を有する増幅回路では、一般的に、多段回路に含まれる増幅器の間に配置される段間マッチングネットワークに加えて、入力マッチングネットワークと出力マッチングネットワークとを配置する必要がある。
【０００３】
多段ＲＦ増幅器の入力マッチングおよび出力マッチングは通常、従来のソースプルおよびロードプル技術を用いて行われる。多くの場合、入力マッチングおよび出力マッチングはプリント回路基板（ＰＣＢ）に接続されるオフチップの（すなわち集積されていない）個別コンポーネントを用いて容易に行うことができる。
【０００４】
しかし、単一集積回路（ＩＣＳ）として構成されている多段増幅器の場合、段間マッチングネットワークへのアクセスが限られるのと、そのコンポーネント値の製造偏差のために、段間マッチングは難しくなる。
【０００５】
集積回路ＲＦ電力増幅器用に一般的に用いられる段間マッチングネットワークは、ハイパスインダクタ・コンデンサ（ＬＣ）部、すなわち直列接続されたコンデンサと、シャント接続され、回路の直流（ＤＣ）電圧源に接続されるプルアップインダクタとしても用いられるインダクタとから成る。ハイパスＬＣ部は通常、ＲＦ増幅器集積回路（ＩＣ）の一部として製造される。一度ＩＣが組み立てられると、ＩＣ上のコンポーネントの値は変更できない、あるいは変更するのが難しい。
【０００６】
ＩＣのオンチップコンポーネントの製造前シミュレーションモデルは常に完全に正確とは限らないため、製造された段間マッチングネットワークの性能はシミュレートデザインからそれる。さらに、オンチップＲＦコンポーネントのシミュレーションモデルは多くの場合、小さな基本セルを用いて形成されている。多くの基本セルが集められ、より大きなＩＣまたはコンポーネントを形成している時には、これによりシミュレーションされた結果と計測された結果に不一致が生じる。これらは、ＲＦ回路設計全般、特にＲＦ電力増幅器設計においてはよく見られる現象である。
【０００７】
段間マッチングネットワークでは、インダクタンス値とキャパシタンス値とが望ましい値から少しでもそれると、ミスマッチとなることが多い。このようなミスマッチにより、多段増幅器の性能は著しく低下する。特に、多段増幅器の電力付加効率（ＰＡＥ）、利得、および出力は段間マッチングネットワークのインダクタンスとキャパシタンスとに依存する。よって、段間マッチングネットワークのインダクタンスとキャパシタンスとに小さなずれが生じても、ＰＡＥ、利得、および出力は大きく減少することになる。
【０００８】
故に、増幅性能を向上するために、集積多段増幅器の段間マッチングネットワークを同調する、改良された方法や装置が必要となる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述の内容を考慮し、本発明は集積多段ＲＦ増幅器の段間マッチングネットワークを同調するための回路構成を提供する。本発明の利点は、特に無線用途で用いられる多段ＲＦ電力増幅器（ＰＡ）の性能を著しく向上させることにある。
【課題を解決するための手段】
【００１０】
本発明の一実施形態によれば、同調回路は接地と集積多段増幅器の第１段の電源との間でシャント接続される１以上のオフチップコンデンサを備える。コンデンサは、段間マッチングネットワークのプルアップインダクタからのインダクタンスを効果的に同調または補正するように選択された値を持ち、寄生値のため、段間マッチングネットワークのインダクタンス値とキャパシタンス値とが所定の値からそれた場合、および／または増幅器の入力段トランジスタおよび出力段トランジスタが製造前シミュレーションモデルからそれた場合に、よりよい段間マッチングを行うようにする。
【００１１】
本発明の、上述の、そしてその他の利点は、以下に述べる現在のところ好適な実施形態の詳細な説明を添付の図面と関連づけて読むことによって、より明らかになる。詳細な説明と図面とは、本発明を限定するのではなく単に例証するためのものであり、本発明の範囲は添付の請求項とその同等物によって定義づけられるものである。
【発明を実施するための最良の形態】
【００１２】
図面、特に図１を参照すると、本発明の一実施形態による多段増幅回路２０が示されている。増幅回路２０は、入力マッチングネットワークＭｉ２４、多段増幅器集積回路（ＩＣ）２２、出力マッチングネットワークＭｏ２６、および同調回路２８を備える。多段増幅器２２は第１段増幅器Ａ１３４と、第２段増幅器Ａ２３６と、段間マッチングネットワークＭｉｓ３８とを備える。段間マッチングネットワーク３８は、インダクタ４２とコンデンサ４０とを有するハイパスＬＣ部を備える。
【００１３】
同調回路２８は、電源電圧Ｖｃｃと接地との間に接続される、第１コンデンサＣ１３０と第２コンデンサＣ２３２とを備える。コンデンサ３０，３２は、段間マッチングネットワーク３８のプルアップインダクタ４０からのインダクタンスを効果的に同調するか補償するように選択された値をもち、これにより、寄生値によって段間マッチングネットワーク３８のインダクタス値とキャパシタンス値とが望ましい値からそれたとしても、および／または増幅器の入力段トランジスタや出力段トランジスタなどの他のコンポーネントが製造前シミュレーションモデルからそれたとしても、向上した段間マッチングが行えるようになる。
【００１４】
好ましくは、コンデンサ３０，３２はオフチップの個別表面実装コンデンサである。あるいは、コンデンサ３０，３２は望ましい実用キャパシタンス値を得るための特定の幅及び長さを持つ開回路伝送線路、あるいは開回路伝送線路と個別コンデンサとの組み合わせであってもよい。
【００１５】
図１の回路例２０は１対のシャントコンデンサ３０，３２を有しているが、接地するＤＣ経路を構成しない限り、同調回路２８は単一のコンデンサ、複数のコンデンサ、抵抗および／またはインダクタと組み合わされたコンデンサ、などを用いて構成されてもよい。さらに、多段増幅器２２は２以上の段を有してもよく、３以上の増幅段を有する多段回路においては、複数の同調回路が最後以外の段の電圧源にそれぞれ接続されてもよい。
【００１６】
図２は、本発明の他の実施形態による多段増幅回路５０の概略図である。増幅回路５０は、入力マッチングネットワークＭｉ５４、出力マッチングネットワークＭｏ５６、多段増幅器ＩＣ５２、および同調回路６７を備える。多段増幅器５２は、第１段増幅器Ａ１５８と、第２段増幅器Ａ２６０と、段間マッチングネットワークＭｉｓ６２とを有する。段間マッチングネットワークＭｉｓ６２は、図１のようにハイパスＬＣ部を有してもよい。
【００１７】
同調回路６７は、プリント回路基板（ＰＣＢ）トレース７０と、第１のコンデンサ・抵抗対７２，７６と、第２のコンデンサ・抵抗対７４，７８とを有する。ＰＣＢトレース７０は所定の長さＬ１と幅Ｗとを有する。抵抗Ｒ１７６、Ｒ２７８は、それぞれ同調コンデンサＣ１７２、Ｃ２７４に直列に接続されており、コンデンサのＱを削減するのに用いられる。
【００１８】
多段増幅器ＩＣ５２は、ボンディングワイヤ６４によって外部パッド６６に接続される。オフチップインダクタＬｏｃ６８は、パッド６６をＰＣＢトレース７０に接続し、増幅器ＩＣ５２の第１段５８に電力を供給する。
【００１９】
デカップリングコンデンサ対Ｃｄ１，Ｃｄ２８０は、電圧源Ｖｃｃと接地の間でシャント接続されている。
【００２０】
図２は、電源ＶｃｃからＰＣＢトレース７０を介して増幅器ＩＣ５２の電源端子までの接続を示している。ＰＣＢトレース７０は、長さＬ１、幅Ｗの伝送線路として扱うことができる。図２には、２つのデカップリングコンデンサＣｄ１，Ｃｄ２８０と、オフチッププルアップインダクタＬｏｃ６８が示されている。Ｌｏｃ６８が使われない場合、その値はゼロにセットしてもよい。この場合、パッド６６とトレース７０とは結合し、単一のトレースにすることができる。
【００２１】
トレース７０の長さおよび幅に応じて、Ｌｏｃ６８におけるトレースのインピーダンスは高かったり低かったりする。インピーダンスがかなり低い場合、同調コンデンサ・抵抗対Ｃ１，Ｒ１７２，７６およびＣ２，Ｒ２７４，７８は段間マッチングにほとんど影響を与えない。しかし、Ｌｏｃ６８のインピーダンス値がＣ１，Ｒ１およびＣ２，Ｒ２のインピーダンス値より大きい場合、Ｃ１，Ｒ１とＣ２，Ｒ２のインピーダンス値は、段間マッチングに大きな影響を与える。これは、それぞれの同調対、Ｃ１，Ｒ１とＣ２，Ｒ２における抵抗とコンデンサの結合インピーダンスがボンディングワイヤ６４とオフチップインダクタＬｏｃ６８とに対し有効な低インピーダンス経路を形成し、段間マッチングネットワーク６２のインダクタンスの合計値を効果的に同調するためである。
【００２２】
図３は、本発明の好適な実施形態による多段増幅回路１００の概略図である。増幅回路１００は、入力マッチングネットワーク１０４、出力マッチングネットワーク１０８、および多段増幅器ＩＣ１０２を備える。同調回路１０６が多段増幅器１０２に接続されている。ＩＣ１０２はピークｆｔが３０ＧＨｚのＢｉＣＭＯＳプロセスで導入される。
【００２３】
入力および出力マッチングネットワーク１０４，１０８と同調回路１０６とは、個別オフチップコンポーネントから成る。入力マッチングネットワーク１０４は、図示の値を持ち、図示のように接続される２つのコンデンサと１つのインダクタとを有する。出力マッチングネットワーク１０８は、図３の構成で接続される２つのインダクタと、３つのコンデンサと、１つの抵抗と、１つのＰＣＢトレースとを有する。デカップリングコンデンサ対Ｃｄ１，Ｃｄ２は、同調回路１０６にも含まれている。
【００２４】
図４Ａ−図４Ｃは、１．９ＧＨｚの無線用途のため特に設計された２段ＲＦ増幅回路１００に対応する小信号測定値を示す。この用途では、回路１００は無線端末および携帯機器の電力増幅器として用いられる。出力マッチングネットワーク１０８における１．５ｐＦ、１．８ｐＦ、ＰＣＢトレースに代えて所望の約１．９ＧＨＺ同波数バンド用の等価同調回路（図示せず）とした、回路１００について、前記測定がなされた。
【００２５】
図４Ａは、回路１００の利得曲線である。１．９ＧＨｚでの利得（グラフ上‘１’と表示されている）は、約２１．５ｄＢである。これは、同調回路１０６を欠いた同じ多段ＲＦ増幅回路から見ると、大きな利得増加である。
【００２６】
図４Ａから、１．９ＧＨｚでのピーク１あたりの利得の勾配がかなり急であることがわかる。換言すれば、１．９ＧＨｚ周辺の有効帯域幅は比較的狭い。これは、使用されるコンデンサの高いクオリティ（Ｑ）ファクタによるものである。図２のように、同調コンデンサと直列に接続される抵抗は、Ｑを減少するために用いることができ、よって帯域幅を増すことができる。
【００２７】
図４Ｂは、図３の回路１００の入力反射減衰量を示す。１．９ＧＨｚでは、入力反射減衰量は約−７．１ｄＢである。
【００２８】
図４Ｃは、図３の回路１００の出力反射減衰量を示す。１．９ＧＨｚでは、出力反射減衰量は約−８．６ｄＢである。
【００２９】
本明細書で開示した本発明の実施形態は現時点で好適と思われるものであるが、本発明の範囲を逸脱することなく、様々な変更や修正を加えることが可能である。本発明の範囲は添付の請求項によって示され、意味および範囲において同等物となる全ての変更は、本明細書中に含まれるものとする。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態による多段増幅回路の概略図。
【図２】本発明の他の実施形態による多段増幅回路の概略図。
【図３】本発明の好適な実施形態による多段増幅回路の概略図。
【図４Ａ】図３の多段増幅回路の性能を示す図。
【図４Ｂ】図３の多段増幅回路の性能を示す図。
【図４Ｃ】図３の多段増幅回路の性能を示す図。
【図３】
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【国際公開パンフレット】
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【国際調査報告】
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