(57)【要約】本発明の１つの特徴として、入力信号を抽出する方法は、入力信号を基準信号によりオフセットするステップを備える。この基準信号はアナログデジタル変換器におけるオフセット電圧を表している。この方法はまた、オフセット入力信号に基づきデジタル出力信号を生成するステップを備える。さらに、デジタル出力信号に基づき基準信号を調整するステップと、入力信号のさらなるオフセットのため調整された基準信号を通信するステップとを備える。
2004527929.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を抽出するためのアナログデジタル変換器であって：
前記入力信号、及び該アナログデジタル変換器におけるオフセット信号を表す基準信号を受信し、該入力信号を該基準信号によりオフセットするよう動作可能な差動増幅器；
該差動増幅器に接続され、前記オフセット入力信号を受信し、該オフセット入力信号に基づきデジタル出力信号を生成するよう動作可能な量子化装置；及び
該量子化装置及び前記差動増幅器に接続され、前記デジタル出力信号に基づき基準信号を調整し、前記の調整された基準信号を差動増幅器に通信するよう動作可能なフィードバック要素；
からなることを特徴とするアナログデジタル変換器。
【請求項２】
請求項１記載のアナログデジタル変換器であって、前記フィードバック要素は、前記デジタル出力信号を受信し、該デジタル出力信号に基づき直流電圧信号を生成するよう動作可能なフィルタを備え、前記基準信号は、該電圧信号を含むことを特徴とするアナログデジタル変換器。
【請求項３】
請求項２記載のアナログデジタル変換器であって、前記フィルタは、前記入力信号において情報が搬送される周波数の周期の少なくとも１００倍の長さの時定数を有することを特徴とするアナログデジタル変換器。
【請求項４】
請求項１記載のアナログデジタル変換器であって、前記量子化装置は、複数ビットからなるデジタル値を生成するよう動作可能であって、前記デジタル出力信号は、該デジタル値を含むことを特徴とするアナログデジタル変換器。
【請求項５】
請求項４記載のアナログデジタル変換器であって、前記フィードバック要素は：
前記量子化装置に接続され、前記デジタル出力信号の前記デジタル値を受信し、該デジタル値のデジタル平均を決定するよう動作可能なデジタル平均化装置；及び
前記デジタル平均化装置及び前記差動増幅器に接続され、前記デジタル平均の少なくとも１ビットを受信し、該デジタル平均の少なくとも１ビットに基づき直流電圧信号を生成するフィルタ；
からなり、前記基準信号は前記電圧信号を含むことを特徴とするアナログデジタル変換器。
【請求項６】
請求項４記載のアナログデジタル変換器であって、前記フィードバック要素は：
前記量子化装置に接続され、前記デジタル出力信号の前記デジタル値を受信し、該デジタル値のデジタル平均を決定するよう動作可能なデジタル平均化装置；
前記デジタル平均化装置に接続され、前記デジタル平均の１ビット以上を受信し、さらに、前記デジタル平均の１ビット以上に基づきアナログ信号を生成するよう動作可能なデジタルアナログ変換器；及び
前記デジタルアナログ変換器及び前記差動増幅器に接続され、該デジタルアナログ変換器からの前記アナログ信号を受信し、該アナログ信号に基づき直流電圧信号を生成するよう動作可能なフィルタ；
からなり、前記基準信号が前記電圧信号を含むことを特徴とするアナログデジタル変換器。
【請求項７】
入力信号を受信するよう動作可能な少なくとも１つの受信装置；
前記少なくとも１つの受信装置に接続され、前記入力信号をデジタル出力信号に変換するよう動作可能な複数のアナログデジタル変換器であって、該アナログデジタル変換器の少なくとも１つは、該デジタル出力信号に基づき該アナログデジタル変換器におけるオフセット電圧を表す基準信号を調整するよう動作可能なフィードバック要素を備え、該アナログデジタル変換器の少なくとも１つは、該基準信号を利用して該入力信号を該デジタル出力信号に変換するよう操作可能な複数のアナログデジタル変換器；及び
前記複数のアナログデジタル変換器に接続され、該複数のアナログデジタル変換器から前記デジタル出力信号を受信し、該デジタル出力信号の合計からなるネットデジタル出力信号を生成するよう動作可能なデジタル加算器；
からなることを特徴とするアンテナ。
【請求項８】
請求項７記載のアンテナであって、前記フィードバック要素は、前記デジタル出力信号を受信し、該デジタル出力信号に基づき直流電圧信号を生成するよう動作可能なフィルタを備え、前記基準信号は該電圧信号を含むことを特徴とするアンテナ。
【請求項９】
請求項８記載のアンテナであって、前記フィルタは、前記入力信号において情報が搬送される周波数の周期の少なくとも１００倍の長さの時定数を有することを特徴とするアンテナ。
【請求項１０】
請求項７記載のアンテナであって、前記デジタル出力信号は、複数ビットからなるデジタル値を含むことを特徴とするアンテナ。
【請求項１１】
請求項１０記載のアンテナであって、前記フィードバック要素は：
前記デジタル出力信号の前記デジタル値を受信し、該デジタル値のデジタル平均を決定するよう動作可能なデジタル平均化装置；及び
前記デジタル平均化装置に接続され、前記デジタル平均の少なくとも１ビットを受信し、該デジタル平均の少なくとも１ビットに基づき直流電圧信号を生成するフィルタ；
からなり、前記基準信号は前記電圧信号を含むことを特徴とするアンテナ。
【請求項１２】
請求項１０記載のアンテナであって、前記フィードバック要素は：
前記デジタル出力信号の前記デジタル値を受信し、該デジタル値のデジタル平均を決定するよう動作可能なデジタル平均化装置；
前記デジタル平均化装置に接続され、前記デジタル平均の１ビット以上を受信し、さらに、前記デジタル平均の１ビット以上に基づきアナログ信号を生成するよう動作可能なデジタルアナログ変換器；及び
前記デジタルアナログ変換器に接続され、該デジタルアナログ変換器からの前記アナログ信号を受信し、該アナログ信号に基づき直流電圧信号を生成するよう動作可能なフィルタ；
からなり、前記基準信号が前記電圧信号を含むことを特徴とするアンテナ。
【請求項１３】
請求項７記載のアンテナであって、少なくとも１つのアナログデジタル変換器は、さらに：
前記入力信号及び前記基準信号を受信し、該入力信号を該基準信号によりオフセットするよう動作可能な差動増幅器；及び
前記差動増幅器に接続され、前記オフセット入力信号を受信し、該オフセット入力信号に基づき前記デジタル出力信号を生成するよう動作可能な量子化装置；
からなることを特徴とするアンテナ。
【請求項１４】
請求項７記載のアンテナは、さらに、前記受信装置に接続され、前記入力信号を受信し、増幅するよう動作可能な少なくとも１つの増幅器を備えることを特徴とするアンテナ。
【請求項１５】
入力信号を抽出するための方法であって：
前記入力信号を前記アナログデジタル変換器におけるオフセット電圧を表す基準信号によりオフセットするステップ；
前記オフセット入力信号に基づきデジタル出力信号を生成するステップ；
前記デジタル出力信号に基づき前記基準信号を調整するステップ；及び
前記入力信号のさらなるオフセットのため前記基準信号を通信するステップ；
からなることを特徴とする方法。
【請求項１６】
請求項１５記載の方法であって、前記デジタル出力信号に基づき前記基準信号を調整する前記ステップは、フィルタを利用して該デジタル出力信号に基づく電圧信号を生成するステップを備えることを特徴とする方法。
【請求項１７】
請求項１６記載の方法であって、前記フィルタは、前記入力信号において情報が搬送される周波数の周期より少なくとも１００倍の長さの時定数を有することを特徴とする方法。
【請求項１８】
請求項１５記載の方法であって、デジタル出力信号を生成する前記ステップは、複数ビットからなるデジタル値を生成するステップを備えることを特徴とする方法。
【請求項１９】
請求項１８記載の方法であって、前記デジタル出力信号に基づき前記基準信号を調整する前記ステップは：
前記デジタル出力信号の前記デジタル値のデジタル平均を決定するステップ；及び
前記デジタル平均の少なくとも１ビットに基づき電圧信号を生成するステップ；
からなり、前記基準信号が前記電圧信号を含むことを特徴とする方法。
【請求項２０】
請求項１８記載の方法であって、前記デジタル出力信号に基づき前記基準信号を調整する前記ステップは：
前記デジタル出力信号の前記デジタル値のデジタル平均を決定するステップ；
前記デジタル平均の１ビット以上をアナログ信号に変換するステップ；及び
前記アナログ信号に基づき電圧信号を生成するステップ；
からなり、前記基準信号は前記電圧信号を含むことを特徴とする方法。
【発明の詳細な説明】
【０００１】
［発明の技術分野］
本発明は、一般にデータ処理に関し、特に、アナログデジタル変換器における閾値制御を調整する方法及びシステムに関する。
【０００２】
［発明の背景］
通信システムでは、アナログ入力信号を抽出（ｓａｍｐｌｅ）するアナログデジタル変換器がしばしば利用される。アナログ信号には、通信システムにより処理される情報が含まれている。典型的には、アナログデジタル変換器はアナログ信号を受け取り、アナログ信号をいくつかの異なる時点で抽出し、これら時点におけるアナログ信号のデジタル表現を生成する。このデジタル表現で、当該アナログ入力信号のデジタル出力表現が形成される。通信システムにおけるプロセッサや他の計算装置は、アナログ信号の近似としてこのデジタル出力信号を使う。
【０００３】
多くの種類のアナログデジタル変換器がこれまで開発されてきた。低分解能（ｌｏｗ−ｒｅｓｏｌｕｔｉｏｎ）アナログデジタル変換器では、典型的に、アナログ入力信号が抽出され、１以上のビットのデジタル値が生成される。低分解能アナログデジタル変換器は、それがアンテナや他の通信システム部品に利用されるとき、高い感度（ｓｅｎｓｉｔｉｖｉｔｙ）を保つ必要がある。
【０００４】
既存のアナログデジタル変換器に関する問題として、変換器内部における直流（ＤＣ）オフセット電圧の形成によりしばしば影響が生じるという点がある。このオフセット電圧は、アナログ入力信号の量子化（ｑｕａｎｔｉｚａｔｉｏｎ）を妨げる。例えば、もしこのオフセット電圧がアナログ入力信号以上の電圧を持てば、このアナログ入力信号がどのように変動したとしても、アナログデジタル変換器は同一のデジタル出力値を生成することになるであろう。アナログデジタル変換器はこのオフセット電圧以下のアナログ信号を量子化することはできず、通信システムはこの入力信号を処理することができない。この結果、アナログデジタル変換器でオフセット電圧が形成されるとき、高い信号レベルを維持することはしばしば困難になる。
【０００５】
既存のアナログデジタル変換器に関する他の問題として、感度の低減がアナログデジタル変換器の範囲の減少を招くという点がある。アナログデジタル変換器とアナログ入力信号源との距離が増加するにつれて、アナログ信号の強さは減少する。既存のアナログデジタル変換器では、しばしばオフセット電圧の形成されるので、このオフセット電圧が結局アナログ入力信号より大きくなる。アナログデジタル変換器では、オフセット電圧以下のアナログ信号を量子化することはできないので、アナログデジタル変換器の有効範囲は制限されてしまう。
【０００６】
さらに、感度の低減はアナログデジタル変換器のＳＮ比（Ｓｉｇｎａｌ−ｔｏ−Ｎｏｉｓｅ ｐｏｗｅｒ ｒａｔｉｏ）の減少をもたらす。ＳＮ比は、電力のノイズや不要な信号の電力に対する変換器により生成される有効情報の比を表す。オフセット電圧の形成はアナログデジタル変換器の感度低減をもたらすので、デジタル出力信号中にはより多くのノイズや不要な信号が生成されてしまう。これによって、通信システムの有効性は低減し、典型的には、このデジタル信号からノイズを取り除くための追加的な装置が通信システムに装備される必要が出てくる。
【０００７】
オフセット電圧は変動することが通常であるので、アナログデジタル変換器のオフセット電圧を低減または解消することはしばしば困難である。例えば、アナログデジタル変換器において形成されるオフセット電圧は経時的に変化しうる。また、オフセット電圧は、アナログデジタル変換器の温度変化やアナログデジタル変換器の製造工程における変化に従って、変動しうる。
【０００８】
本発明及びその効果に関するさらなる理解のため、付随する図面と共に以下の説明が参照される。
【０００９】
［発明の概要］
本発明は、アナログデジタル変換器における閾値制御を調整する改良された方法及びシステムの必要性を認識することにある。本発明は、従来技術によるシステム及び方法の問題点の少なくともいくつかを低減あるいは解消することにある。
【００１０】
本発明の実施形態による入力信号を抽出するための方法は、基準信号により入力信号をオフセットするステップを備える。当該基準信号はアナログデジタル変換器におけるオフセット電圧を表す。さらにこの方法は、このオフセット信号に基づきデジタル出力信号を生成するステップを備える。さらに、デジタル出力信号に基づき基準信号を調整するステップと、入力信号をさらにオフセットするため調整された基準信号を通信するステップとを備える。
【００１１】
本発明の他の実施形態による入力信号を抽出するためのアナログデジタル変換器は、入力信号及び基準信号を受け取り、この基準信号により入力信号をオフセットするよう動作可能な差動増幅器を備える。当該基準信号はアナログデジタル変換器におけるオフセット信号を表す。アナログデジタル変換器はまた前記差動信号に接続された量子化装置（ｑｕａｎｔｉｚｅｒ）を備える。当該量子化装置は前記オフセット入力信号を受け取り、当該オフセット入力信号に基づきデジタル出力信号を生成するよう動作する。さらに、アナログデジタル変換器は、前記量子化装置及び前記差動増幅器に接続されたフィードバック要素（ｆｅｅｄｂａｃｋ ｅｌｅｍｅｎｔ）を備える。当該フィードバック要素は、デジタル出力信号に基づき前記基準信号を調整し、この調整された基準信号を前記差動増幅器に通信するよう動作する。
【００１２】
本発明の様々な実施形態を通じて、多くの技術的効果が得られる。本発明の様々な実施形態は、以下のような効果を示す。例えば、本発明の１つの実施形態では、高感度を維持するアナログデジタル変換器が提供される。当該アナログデジタル変換器は、例えばフィードバック要素を備えていてもよい。当該フィードバック要素は、アナログデジタル変換器により生成されたデジタル出力信号に基づき、基準信号を生成する。アナログデジタル変換器によって抽出された入力信号は通常正弦波であるので、アナログデジタル変換器は経時的に等しいかほぼ等しい数のハイ（Ｈｉｇｈ）とロー（Ｌｏｗ）のデジタル値を生成する。アナログデジタル変換器がハイまたはローの一方がより多いデジタル値を生成すれば、アナログデジタル変換器においてオフセット電圧が形成される。フィードバック要素は基準信号を調整し、アナログデジタル変換器はこの調整された基準信号を使って追加的なデジタル値を生成する。これにより、アナログデジタル変換器は基準信号の調整及び高感度の維持が可能となる。この高レベルの感度は、通信システム全体の感度の高さを維持するのに役立つ。
【００１３】
本発明の実施形態の他の効果は、本発明によるアナログデジタル変換器は、従来技術によるアナログデジタル変換器より大きな有効範囲を有するということにある。アナログデジタル変換器のオフセット効果を低減あるいは解消することにより、本発明によるアナログデジタル変換器は入力信号源から大きく離れたところでも入力信号を量子化できる。その結果、アナログデジタル変換器の有効範囲を拡大させることができる。
【００１４】
本発明の実施形態のさらなる効果は、本発明によるアナログデジタル変換器は、より向上したＳＮ比を有するということにある。アナログデジタル変換器は生成されるノイズ量や不要な信号量に比べ、より多くの有効情報を生成する。このことは、通信システムの有効性を向上させ、デジタル出力信号からノイズを除去するための追加的な装置の必要性を低減あるいは解消させることができる。
【００１５】
さらに、本発明の実施形態は、変動するオフセット電圧の影響をより受けないよう構成されている。例えば、従来技術によるアナログデジタル変換器のオフセット電圧は時間、温度及び（または）製造方法に依存して変動する。本発明によるアナログデジタル変換器によると、これら変動条件のもとでのオフセット電圧の生成を低減あるいは解消することが可能となる。フィードバック要素がアナログデジタル変換器の出力に基づき基準信号を調整するので、オフセット電圧の生成を動的（ｄｙｎａｍｉｃａｌｌｙ）に解決することができる。
【００１６】
その他の技術的効果は、添付された図面、説明及び請求項から当業者に容易に明らかになるであろう。
【００１７】
［発明の詳細な説明］
図１は、本発明の教示に従い構成された一例となる通信システム１０を示すブロック図である。本実施例によると、通信システム１０は、複数の受信装置１２ａ〜１２ｍ、複数の増幅器１４ａ〜１４ｍ、複数のアナログデジタル変換器（ＡＤＣ）１６ａ〜１６ｍ及びデジタルアキュムレータ（ａｃｃｕｍｕｌａｔｏｒ）１８を備える。本発明の範囲を逸脱しない範囲で、その他の実施例による通信システム１０が構成されうる。
【００１８】
その動作の１つの特徴として、アナログデジタル変換器１６は、入力信号２２を受け取り、基準信号２８により当該入力信号をオフセットし、このオフセットされた入力信号に基づきデジタル出力信号２４を生成する。デジタル出力信号２４は、典型的には、入力信号２２を表すデジタル値を含んでいる。高い感度を保つために、アナログデジタル変換器１６は基準信号２８を生成するフィードバック要素２０を備える。基準信号２８は、デジタル出力信号２４に基づき変動する。例えば、基準信号２８は、デジタル出力信号２４におけるデジタル値の平均値に基づき変動するかもしれない。アナログデジタル変換器１６による受け取られる入力信号２２は通常正弦波の形式をとっているので、デジタル出力信号２４のハイとローのデジタル値の平均個数は、長期的には等しいかあるいはほぼ等しくなる。デジタル値のハイとローの個数が等しくないあるいはほぼ等しくないとき、アナログデジタル変換器１６においてオフセット電圧が形成されうる。フィードバック要素２０は、デジタル出力信号２４に基づき基準信号２８を調整する。アナログデジタル変換器１６は、この調整された基準信号２８を使って、出力信号２４中に追加的なデジタル値を生成する。基準信号２８がアナログデジタル変換器１６の出力変動により調整されることを可能とすることにより、アナログデジタル変換器１６により生成されるデジタル出力信号２４におけるハイとローの個数は、長期では等しくなるかあるいはほぼ等しくなる。このことは、アナログデジタル変換器１６の感度を高めることになる。
【００１９】
本実施例によると、各受信装置１２は増幅器１４に接続（ｃｏｕｐｌｅ）されている。本明細書では、「接続（ｃｏｕｐｌｅ）」という用語は、２つ以上の構成要素が互いに物理的な接触を持っているかどうかに関わらず、直接的あるいは間接的導通状態を表している。受信装置１２は、入力信号２１を受け取り、それを増幅器１４に通信するよう動作可能である。本明細書では、「入力信号（ｉｎｐｕｔ ｓｉｇｎａｌ）」という用語は、アナログ構成された任意の信号を表す。入力信号２１は、ラジオ周波数信号のような、本来的に純粋なアナログ信号を含む。入力信号２１は、例えば、アナログ構成及び直流オフセットを有する信号を含む。受信装置１２は、無線あるいは有線媒体を通じて、適当な通信媒体を介して入力信号２１を受け取ってもよい。例えば、受信装置１２は、無線インターフェースあるいは光ファイバを介して入力信号２１を受け取ってもよい。受信装置１２は、入力信号２１を受け取り可能な任意のハードウェア、ソフトウェア、ファームウェア（ｆｉｒｍｗａｒｅ）あるいはそれらの組み合わせから構成されていてもよい。１つの実施例として、受信装置１２は、位相配列アンテナ（ｐｈａｓｅｄ ａｒｒａｙ ａｎｔｅｎｎａ）のようなアンテナ内の受信要素から構成されてもよい。
【００２０】
各増幅器１４は、受信装置１２及びアナログデジタル変換器１６に接続されている。増幅器１４は、受信装置１２から入力信号２１を受け取り、当該入力信号２１を増幅するよう動作する。増幅器１４は、増幅信号２２をアナログデジタル変換器１６に伝達するよう動作する。増幅器１４は、入力信号２１を増幅可能な任意のハードウェア、ソフトウェア、ファームウェアあるいはそれらの組み合わせから構成されてもよい。１つの実施例として、増幅器１４は、増幅信号２２に余分なノイズを加えることなく入力信号２１を増幅するよう動作できる低ノイズ増幅器から構成されてもよい。他の実施例として、通信システム１０は、入力信号２１を増幅することなく処理してもよい。
【００２１】
各アナログデジタル変換器１６は、増幅器１４及びデジタルアキュムレータ１８に接続される。アナログデジタル変換器１６は、増幅器１４から増幅された入力信号２２を受け取るよう動作する。また、アナログデジタル変換器１６は、入力信号２２を、それを表すデジタル値を含むデジタル出力信号２４に変換するよう動作する。さらに、アナログデジタル変換器１６は、このデジタル値を含むデジタル出力信号２４をデジタルアキュムレータ１８と通信するよう動作する。アナログデジタル変換器１６は、入力信号２２をデジタル信号２４に変換可能な任意のハードウェア、ソフトウェア、ファームウェアあるいはそれらの組み合わせから構成されていてもよい。図２〜４において、以下に説明されるアナログデジタル変換器の様々な実施例が示される。デジタルアキュムレータ１８は、アナログデジタル変換器１６に接続される。デジタルアキュムレータ１８は、入力信号２２を表すデジタル出力信号２４をアナログデジタル変換器１６から受け取る。デジタルアキュムレータ１８は、またアナログデジタル変換器１６により生成されるデジタル出力信号を合計し、ネットデジタル出力信号（ｎｅｔ ｄｉｇｉｔａｌ ｏｕｔｐｕｔ ｓｉｇｎａｌ）２６を生成する。デジタルアキュムレータ１８は、デジタル信号２４を合計するよう動作可能な任意のハードウェア、ソフトウェア、ファームウェアあるいはそれらの組み合わせから構成されてもよい。１つの実施例として、デジタルアキュムレータ１８はアナログデジタル変換器１６からのデジタル信号２４を合計するよう動作可能なデジタル信号プロセッサから構成されてもよい。また他の実施例として、デジタルアキュムレータ１８は、複数の出力信号２４を合計するよう動作可能なバイナリ加算木（ｂｉｎａｒｙ ａｄｄｅｒ ｔｒｅｅ）から構成され、マルチビットネット（ｍｕｌｔｉ−ｂｉｔ ｎｅｔ）出力信号２６を生成してもよい。
【００２２】
動作のもう１つの特徴として、１つ以上のアナログデジタル変換器１６がフィードバック要素２０を備える。フィードバック要素２０は、基準信号２８を生成する。１つの実施例として、基準信号２８は、アナログデジタル変換器１６により生成されるデジタル出力信号２４の平均値を表す電圧信号から構成される。この実施例では、フィードバック要素２０は、基準信号２８から情報搬送周波数をフィルタする時定数（ｔｉｍｅ ｃｏｎｓｔａｎｔ）を備えていてもよい。基準信号２８の値は、アナログデジタル変換器１６におけるオフセット電圧の平均値を表す。アナログデジタル変換器１６は、基準信号２８を使って、オフセット電圧の効果を低減あるいは解消してもよい。
【００２３】
１つの実施例として、ハイのデジタル値は正電圧を、ローのデジタル値は負電圧を有する。出力信号２４のハイとローの値の平均個数が等しいとき、フィードバック要素２０は０ボルトの基準信号２８を生成する。出力信号２４のハイとローの値の平均個数が等しくないとき、フィードバック要素２０は正あるいは負の電圧を有する基準信号２８を生成する。基準信号２８は、デジタル出力信号２４の追加的デジタル値を生成するために利用される。基準信号２８がアナログデジタル変換器１６の出力信号２４の変動により調整されるのを可能とすることにより、デジタル出力信号２４のハイとローの平均個数は等しくあるいはほぼ等しくなるよう設定される。これにより、アナログデジタル変換器１６におけるオフセット電圧の形成を低減あるいは解消することが可能となり、アナログデジタル変換器１６の感度を高めることができる。
【００２４】
さらに、オフセット電圧の形成が入力信号２１の入力源に影響を与えるかもしれない。このため、この入力源から生成される入力信号２１により、アナログデジタル変換器１６にオフセット電圧が生じるかもしれない。実施例の中には、入力信号２１の入力源でのオフセット電圧の効果を低減あるいは解消することにより、フィードバック要素２０を使って、通信システム１０と入力信号２１の入力源との間の通信を改良してもよい。アナログデジタル変換器１６による入力信号２１の処理が進むにつれ、入力信号２１の入力源のオフセット電圧により、アナログデジタル変換器１６はハイあるいはローの一方がより多く含まれるデジタル出力信号２４を生成することになるかもしれない。基準信号２８を変動させることにより、フィードバック要素２０は入力信号２１の入力源のオフセット電圧の効果を低減あるいは解消するのに役立つ。これによって、アナログデジタル変換器１６のより正確な入力信号処理に寄与するかもしれない。
【００２５】
図２は、本発明の教示に従い構成された一例となるアナログデジタル変換器１６を示すブロック図である。アナログデジタル変換器１１６は、図１の通信システム１０への利用に適したものでもよい。本実施例では、アナログデジタル変換器１１６は、差動増幅器１００、量子化装置１０２及びフィードバック要素１２０を備える。他の実施例によるアナログデジタル変換器１１６が、本発明の範囲から逸脱することなく使われてもよい。
【００２６】
差動増幅器１００は、量子化装置１０２及びフィードバック装置１２０に接続される。差動増幅器１００は、第１の入力として、増幅器１４から入力信号１２２を受け取る。差動増幅器１００はまた、第２の入力として、フィードバック要素１２０から基準信号１２８を受け取る。基準信号１２８は、例えば、量子化装置１０２により生成されるデジタル出力信号１２４の平均値を表す電圧信号から構成されてもよい。差動増幅器１００は、入力信号１２２から基準信号１２８の差をとることにより、基準信号１２８により入力信号１２２をオフセットする。さらに、差動増幅器１００は、出力信号１０４を生成し、信号１０４を量子化装置１０２に通信する。１つの実施例として、差動増幅器１００の出力信号１０４は、
Ｇ×（Ｖｉｎｐｕｔ − Ｖｒｅｆｅｒｅｎｃｅ）
にほぼ等しい値を持つ。ここで、Ｖｉｎｐｕｔは入力信号１２２の電圧を、Ｖｒｅｆｅｒｅｎｃｅは基準信号１２８の電圧を、Ｇは差動増幅器１００のゲインをそれぞれ表す。
【００２７】
差動増幅器１００のゲインは、通信システム１０の所望の機能を提供するよう選択されてもよい。１つの実施例として、差動増幅器１００は、入力信号１２２の直流要素と周波数の両方に対して線型な正のゲインを有する。他の実施例では、差動増幅器１００は単一ゲイン（ｕｎｉｔｙ ｇａｉｎ）を有する。また他の実施例では、差動増幅器１００は、
Ｆｈｉｇｈｅｓｔ／ ＢＷ
により定義されるゲインを持っている。ここで、Ｆｈｉｇｈｅｓｔは入力信号１２２の最も高い情報を含む周波数を、ＢＷは差動増幅器１００の帯域をそれぞれ表す。差動増幅器１００は、入力信号１２２と基準信号１２８との差を表す出力信号１０４を生成するよう動作可能な任意のハードウェア、ソフトウェア、ファームウェアあるいはそれらの組み合わせから構成されてもよい。
【００２８】
量子化装置１０２は、差動増幅器１００及びフィードバック要素１２０に接続されている。量子化装置１０２は、差動信号１００によって生成される信号１０４を受け取るよう動作可能である。量子化装置１０２はまた、信号１０４を使って、デジタル出力信号１２４を生成することができる。例えば、差動増幅器１００からの信号１０４が正であるとき、量子化装置１０２はハイのデジタル値のデジタル出力信号１２４を生成してもよい。差動増幅器１００からの信号１０４が負のとき、量子化装置１０２はローのデジタル値のデジタル出力信号１２４を生成してもよい。量子化装置１０２は、クロック信号１０６の制御の下、デジタル出力信号１２４のデジタル値を生成してもよい。量子化装置１０２は、信号を受け取り量子化可能な任意のハードウェア、ソフトウェア、ファームウェアあるいはそれらの組み合わせから構成されてもよい。１つの実施例として、量子化装置１０２はラッチから構成される。
【００２９】
フィードバック要素１２０は、量子化装置１０２及び差動増幅器１００に接続される。フィードバック要素１２０は、量子化装置１０２により生成されたデジタル出力信号１２４を受け取る。デジタル出力信号１２４に基づき、フィードバック要素１２０は基準信号１２８を生成する。基準信号１２８は、例えば、デジタル出力信号のデジタル値の平均を表すものでもよい。１つの実施例として、もしデジタル出力信号１２４がローよりもハイの値をより多く含むならば、フィードバック要素１２０は正の基準信号１２８を生成してもよい。同様に、デジタル出力信号１２４がハイよりもローの値をより多く含むならば、フィードバック要素１２０は負の基準信号１２８を生成してもよい。デジタル出力信号１２４が同数のハイとローの値を含んでいるならば、フィードバック要素１２０は０ボルトの基準信号１２８を生成する。フィードバック要素１２０は、デジタル出力信号１２４を受け取り、それに基づき基準信号１２８を生成するよう動作可能な任意のハードウェア、ソフトウェア、ファームウェアあるいはそれらの組み合わせから構成されてもよい。１つの実施例として、フィードバック要素１２０は、ローパスフィルタ（ｌｏｗ−ｐａｓｓ ｆｉｌｔｅｒ）のようなフィルタから構成される。他の実施例として、フィードバック要素１２０は、ミラー積分器（Ｍｉｌｌｅｒ ｉｎｔｅｇｒａｔｏｒ）のようなバッファー積分器（ｂｕｆｆｅｒｅｄ ｉｎｔｅｇｒａｔｏｒ）から構成されてもよい。
【００３０】
動作の１つの特徴として、フィードバック要素１２０は、アナログデジタル変換器１１６におけるフィードバックループのように動作する。増幅器１４からの入力信号１２２は通常正弦波の形をとるので、デジタル出力信号１２４のハイとローの平均個数は普通一致するか、あるいはほぼ等しくなる。デジタル出力信号１２４がハイとローのデジタル値の個数が等しくなければ、オフセット電圧がアナログデジタル変換器１１６において形成され、かつ（または）オフセット電圧が信号１２２の信号源で形成される。このオフセット電圧を相殺するために、フィードバック要素１２０は正あるいは負の基準信号１２８を生成する。フィードバック要素１２０により生成される正あるいは負の基準信号１２８は、差動増幅器１００に通信され、差動増幅器１００は増幅器１４からの入力信号１２２を、調整された基準信号１２８により相殺する。差動増幅器１００により利用された基準信号１２８が量子化装置１０２により生成された出力信号１２４に従って変動できるようにすることによって、デジタル出力信号１２４のハイとローのデジタル値の平均が経時的に等しく、あるいはほぼ等しくすることができる。これにより、アナログデジタル変換器１１６のオフセット電圧の効果を低減あるいは解消することに寄与し、アナログデジタル変換器１６の感度を向上させることが可能となる。
【００３１】
図３は、本発明の教示に従って構成された一例となる１ビットアナログデジタル変換器２１６を示したブロック図である。アナログデジタル変換器２１６は、図１の通信システム１０における利用に適したものかもしれない。本実施例において、アナログデジタル変換器２１６は、差動増幅器２００、量子化装置２０２、バッファー２０８及びフィードバック要素２２０を備えている。本発明の範囲を逸脱しない範囲において、他の実施例によるアナログデジタル変換器２１６が利用されてもよい。
【００３２】
差動増幅器２００は、図２に示された差動増幅器１００と同一あるいは類似していてもよい。量子化装置２０２は、差動増幅器２００から信号２０４を受け取る。１つの実施例として、差動増幅器２００からの信号２０４が正のとき、量子化装置２０２はハイパルスの１ビットデジタル値をデジタル出力信号２２４として生成する。差動増幅器２００からの信号２０４が負のとき、量子化装置２０２はローパルスの１ビットデジタル値をデジタル出力信号２２４として生成する。量子化装置２０２は、クロック信号２０６の制御の下デジタル出力信号２２４のデジタルパルスを生成してもよい。
【００３３】
本実施例では、フィードバック要素２２０は、レジスタ２３０とキャパシタ２３２を有するＲＣ（Ｒｅｓｉｓｔｏｒ ａｎｄ Ｃａｐａｃｉｔｏｒ）ネットワークから構成されている。レジスタ２３０はキャパシタ２３２と直列に接続され、キャパシタ２３２はさらに地面２３４に接地されている。フィードバック要素２２０は量子化装置２０２により生成されたデジタル出力信号２２４を受け取り、デジタル出力信号２２４のデジタル値の平均を表す電圧信号である基準信号２２８を生成する。基準信号２２８は、レジスタ２３０とキャパシタ２３２との間の地点２３６に生成される。
【００３４】
レジスタ２３０とキャパシタ２３２の構成値は、アナログデジタル変換器２１６の所望の機能を提供するよう選択される。１つの実施例として、レジスタ２３０とキャパシタ２３２の構成値は、フィードバック要素２２０の所望の時定数に基づき選択される。フィードバック要素２２０の時定数は、典型的には、
時定数＝ＲＣ
を使って定義される。ここで、Ｒはレジスタ２３０のオーム抵抗を、Ｃはキャパシタ２３２のファラッド静電容量をそれぞれ表す。
【００３５】
１つの実施例として、フィードバック要素２２０の時定数は、入力信号２２２及び（または）アナログデジタル変換器２１６内のオフセット「ドリフト（ｄｒｉｆｔ）」の周期に近似していてもよい。オフセットドリフトの周期は、オフセット電圧が入力信号２２２及び（または）アナログデジタル変換器２１６における変動率を表す。本実施例では、フィードバック要素２２０は、入力信号２２２及び（または）アナログデジタル変換器２１６内におけるオフセット電圧のドリフト率と同一のタイムオーダー（ｏｒｄｅｒ ｏｆ ｔｉｍｅ）で基準信号２２８を調整する。ある実施例では、フィードバック要素２２０の時定数を、基準信号２２８の値が入力信号２２２及び（または）アナログデジタル変換器２１６のオフセット電圧における時間的ドリフト（ｔｅｍｐｏｒａｌ ｄｒｉｆｔ）に従うよう十分長くとる。
【００３６】
他の実施例では、入力信号２２２は、ある特性のスペクトラルバンド幅をもつ情報を搬送している。例えば、入力信号２２２は、それぞれが広域のトータルスペクトラル内のある特定の周波数帯を占める、複数の無線電話での会話を搬送しているかもしれない。アナログデジタル変換器２１６でのオフセット電圧のドリフト率は、入力信号２２２の最も遅い情報搬送周波数より遅くてもよい。１つの実施例では、フィードバック要素２２０の時定数は、オフセットドリフトの周期より短く、かつ入力信号２２２の最も遅い情報搬送周波数の周期より長くなるよう選ばれてもよい。ある実施例では、フィードバック要素２２０の時定数は、入力信号２２２の最も遅い情報搬送周波数の周期の少なくとも１００倍の長さとなるよう構成される。他の実施例として、フィードバック要素２２０は、本発明の範囲から逸脱しない範囲において利用されうる。
【００３７】
バッファー２０８は、量子化装置２０２及びフィードバック要素２２０に接続される。バッファー２０８は、量子化装置２０２により生成されたデジタル出力信号２２４を受け取り、それをフィードバック要素２２０に転送する。バッファー２０８はまた、フィードバック要素２２０のインピーダンス（ｉｍｐｅｄａｎｃｅ）をバッファーし、フィードバック要素２２０が量子化装置２０２により生成されたデジタル出力信号２２４と干渉するのを防ぐ。バッファー２０８は、フィードバック要素２２０をバッファーし、フィードバック要素２２０からの干渉を低減または解消するよう動作可能な任意のハードウェア、ソフトウェア、ファームウェアあるいはそれらの組み合わせから構成されてもよい。
【００３８】
図４は、本発明の教示に従い構成された一例となるマルチビットアナログデジタル変換器３１６を示すブロック図である。アナログデジタル変換器３１６は、図１の通信システム１０での使用に適したものであってもよい。本実施例では、アナログデジタル変換器３１６は、差動増幅器３００、Ｎビット量子化装置３０２及びフィードバック装置３２０から構成される。アナログデジタル変換器３１６の他の実施例は、本発明の範囲を逸脱しない範囲において利用可能である。
【００３９】
差動増幅器３００は、図２の差動増幅器１００に同一あるいは類似していてもよい。量子化装置３０２は、差動増幅器３００から信号３０４を受け取る。量子化装置３０２はまた、信号３０４を表すマルチビットデジタル値を含むデジタル出力信号３２４を生成する。量子化装置３０２は、クロック信号３０６の制御の下、差動増幅器３００により生成された信号３０４を抽出してもよい。量子化装置３０２は、信号を受け取り、その信号のマルチビットデジタル表示を生成するよう動作可能な任意のハードウェア、ソフトウェア、ファームウェアあるいはそれらの組み合わせから構成されてもよい。１つの実施例として、量子化装置３０２は、差動増幅器３００により生成される信号３０４の各サンプルの間、８ビットデジタルワードを生成するよう動作可能である。
【００４０】
本実施例では、フィードバック要素３２０は、デジタル平均化装置（ｄｉｇｉｔａｌ ａｖｅｒａｇｅｒ）３０８及びフィルタ３１０を備える。デジタル平均化装置３０８は、量子化装置３０２及びフィルタ３１０に接続される。デジタル平均化装置３０８は、量子化装置３０２からデジタル出力信号３２４のＮビットデジタル値を受け取る。さらに、デジタル平均化装置３０８は、Ｍビットデジタル平均の中の最も重要なビットをフィルタ３１０に通信する。デジタル平均化装置３０８は、Ｎビットデジタル値を受け取り、デジタル値のＭビット平均を生成するよう動作可能な任意のハードウェア、ソフトウェア、ファームウェアあるいはそれらの組み合わせから構成されてもよい。１つの実施例として、デジタル平均化装置３０８はデジタル信号プロセッサを備えている。以下で説明されるデジタル平均化装置の１つの実施例が、図５に示される。
【００４１】
フィルタ３１０は、デジタル平均化装置３０８及び差動増幅器３００に接続される。フィルタ３１０は、図３のフィードバック要素２２０に同一あるいは類似してもよい。フィルタ３１０は、デジタル平均化装置３０８により生成されるＭビットデジタル平均の最も重要なビットを受け取る。フィルタ３１０はまた、デジタル平均化装置３０８により生成されたＭビットデジタル平均の最も重要なビットに基づき、基準信号３２８を生成する。本実施例では、フィルタ３１０は、レジスタ３３０、当該レジスタ３３０に直列に接続されたキャパシタ３３２及び地面３３４から構成される。差動増幅器３００に導通される基準信号３２８は、レジスタ３３０とキャパシタ３３２との間の地点３３６で生成される。
【００４２】
図５は、本発明の教示に従って構成された一例となるデジタル平均化装置４０８を示すブロック図である。デジタル平均化装置４０８は、図４のアナログデジタル変換器３１６の利用に適したものであってもよい。本実施例では、デジタル平均化装置４０８は、加算器（ａｄｄｅｒ）４００とレジスタ４０２を備える。
【００４３】
加算器４００は、量子化装置３０２とレジスタ４０２に接続される。加算器４００は、量子化装置３０２から第１入力信号４５０と、レジスタ４０２から第２入力信号４５２を受け取る。第１入力信号４５０は、量子化装置３０２により生成されたＮビットデジタル値をデジタル出力信号の中に含む。第２入力信号４５２は、デジタル平均化装置４０８により生成された前記Ｍビットデジタル平均を含む。加算器４００は、信号４５０のＮビットデジタル値と信号４５２のＭビットデジタル値とを加えるよう動作し、出力信号４５４として、Ｍビットデジタル値を生成する。加算器４００はこのデジタル値をレジスタ４０２に通信する。加算器４００は、デジタル値を加算するよう動作可能な任意のハードウェア、ソフトウェア、ファームウェアあるいはそれらの組み合わせから構成されてもよい。１つの実施例として、加算器４００はＭ ＞ Ｎを満たすＮビットデジタル値とＭビットデジタル値とを加算する。
【００４４】
レジスタ４０２は、加算器４００及びフィルタ３１０に接続される。レジスタ４０２は、加算器４００により生成されたＭビットデジタル値を受け取り、保存するよう動作可能である。１つの実施例として、レジスタ４０２は、クロック信号３０６の制御の下、デジタル値を保存し、それにより、レジスタ４０２と量子化装置３０２とを同期させる。さらに、レジスタ４０２は、Ｍビットデジタル値の最も重要なビット４５６をフィルタ３１０に通信し、Ｍビットデジタル値を信号４５２として加算器４００に通信する。レジスタ４０２は、デジタル値を受け取り、保存するよう動作可能な任意のハードウェア、ソフトウェア、ファームウェアあるいはそれらの組み合わせから構成されてもよい。１つの実施例として、レジスタ４０２は、クロック並列デジタルレジスタ（ｃｌｏｃｋｅｄ ｐａｒａｌｌｅｌ ｄｉｇｉｔａｌ ｒｅｓｉｓｔｏｒ）を備えている。
【００４５】
図６は、本発明の教示に従い構成された他の一例となるマルチビットアナログデジタル変換器４１６を示したブロック図である。アナログデジタル変換器４１６は、図１の通信システム１０での使用に適したものであってもよい。本実施例では、アナログデジタル変換器４１６は、差動増幅器５００、Ｎビット量子化装置５０２及びフィードバック要素５２０を備える。他の実施例によるアナログデジタル変換器４１６が、本発明の範囲から逸脱しない範囲で利用されてもよい。
【００４６】
差動増幅器５００及び量子化装置５０２は、それぞれ図４の差動増幅器３００及び量子化装置３０２に同一または類似していてもよい。また、本実施例によるフィードバック要素５２０は、デジタル平均化装置５０８、Ｐビットデジタルアナログ変換器（ＤＡＣ）５１２及びフィルタ５１０から構成される。フィルタ５１０は、図４のフィルタ３１０に同一または類似であってもよい。
【００４７】
デジタル平均化装置５０８は、量子化装置５０２及びデジタルアナログ変換器５１２に接続されている。デジタル平均化装置５０８は、量子化装置５０２からデジタル出力信号５２４としてＮビットデジタル値を受け取る。デジタル平均化装置５０８はまた、デジタル出力信号５２４のＮビットデジタル値のＭビットデジタル平均値を生成する。さらに、デジタル平均化装置５０８は、Ｍビットデジタル平均値の最も重要な１以上のビットを、デジタルアナログ変換器５１２に通信する。デジタル平均化装置５０８は、Ｎビットデジタル値を受け取り、当該デジタル値のＭビット平均を生成するよう動作可能な任意のハードウェア、ソフトウェア、ファームウェアあるいはそれらの組み合わせから構成されてもよい。１つの実施例として、デジタル平均化装置５０８は、デジタル信号プロセッサから構成されてもよい。以下で説明されるように、デジタル平均化装置の実施例が図７に示される。
【００４８】
デジタルアナログ変換器５１２は、デジタル平均化装置５０８及びフィルタ５１０に接続される。デジタルアナログ変換器５１２は、デジタル平均化装置５０８により生成されたＭビットデジタル平均値の１以上の最も重要なビット受け取る。デジタルアナログ変換器５１２はまた、当該Ｍビットデジタル平均の最重要Ｐビットをアナログ信号に変換する。デジタル平均化装置５０８がクロック５０６の制御の下動作するとき、デジタルアナログ変換器５１２は各クロックサイクルで、デジタル平均化装置５０８からＰビット信号を受け取り、変換する。デジタルアナログ変換器５１２は、Ｐビットデジタル信号をアナログ信号に変換するよう動作可能な任意のハードウェア、ソフトウェア、ファームウェアあるいはそれらの組み合わせから構成されてもよい。１つの実施例として、デジタルアナログ変換器５１２は、入力信号５２２の期待平均値を中心とした双極（ｂｉｐｏｌａｒ）出力を有する。ある実施例では、デジタルアナログ変換器５１２は、入力信号５２２が正弦波のとき、０ボルトを中心とした双極出力を有してもよい。
【００４９】
フィルタ５１０は、デジタルアナログ変換器５１２からアナログ信号を受け取る。当該アナログ信号は、デジタル平均化装置５０８により生成されたＭビットデジタル平均の最重要Ｐビットを表す。フィルタ５１０はまた、デジタル平均化装置５０８により生成されたＭビットデジタル平均の最重要Ｐビットに基づき、基準信号５２８を生成する。本実施例では、フィルタ５１０は、レジスタ５３０及びレジスタ５３０に直列に接続され、地面５３４に接地されたキャパシタ５３２から構成される。差動増幅器５００に通信された基準信号５２８は、レジスタ５３０とキャパシタ５３２との間の地点５３６で生成される。
【００５０】
本実施例では、フィードバック要素５２０の時定数が、デジタル平均化装置５０８とフィルタ５１０の時定数により決定される。デジタル平均化装置５０８の時定数は、
時定数  ２Ｍ ／ Ｆｃｌｏｃｋ
を使って定義される。ここで、Ｍはデジタル平均化装置５０８により生成されるデジタル平均値のビット数、Ｆｃｌｏｃｋはクロック５０６の周波数を表す。デジタル平均化装置５０８とフィルタ５１０の時定数は、フィードバック要素５２０の所望の特性を達成するよう独立に変動してもよい。
【００５１】
１つの実施例として、デジタル平均化装置５０８の時定数は、フィルタ５１０より大きい値であってもよい。本実施例では、デジタル平均化装置５０８の時定数は、フィードバック要素５２０の全体の時定数を確立する。ある実施例では、フィルタ５１０の時定数はデジタルアナログ変換器５１２の状態変化に関連して、高周波数ノイズをフィルタするよう選ばれてもよい。例えば、フィルタ５１０の時定数は、
時定数 ＝ １／ Ｆｃｌｏｃｋ
を使って定義されてもよい。ここで、Ｆｃｌｏｃｋはクロック５０６の周波数を表す。本実施例では、デジタルアナログ変換器５１２の状態変化に関連したファーストトランジェント（ｆａｓｔ ｔｒａｎｓｉｅｎｔ）が、基準信号５２８からフィルタされてもよい。
【００５２】
図７は、本発明の教示に従い構成された他の一例となるデジタル平均化装置６０８を示すブロック図である。デジタル平均化装置６０８は、図６のアナログデジタル変換器５１６での利用に適したものであってよい。本実施例では、デジタル平均化装置６０８は、加算器６００及びレジスタ６０２を備える。
【００５３】
加算器６００は、図５の加算器４００と同一または類似であってもよい。レジスタ６０２は、加算器６００及びフィルタ５１０に接続されている。レジスタ６０２は、加算器６００により生成されたＭビットデジタル値を受け取り、保存するよう動作可能である。レジスタ６０２は、Ｍビットデジタル値の最重要Ｐビット６５６をフィルタ５１０に通信し、レジスタ６０２は、Ｍビットデジタル値を信号６５２として加算器６００に通信する。レジスタ６０２は、デジタル値を受け取り、保存するよう動作可能な任意のハードウェア、ソフトウェア、ファームウェアあるいはそれらの組み合わせから構成されてもよい。１つの実施例として、レジスタ６０２はクロック並列デジタルレジスタから構成されてもよい。
【００５４】
図８は、本発明の教示による入力信号を抽出するための一例となる方法８００を示すフローチャートである。方法８００は、アナログデジタル変換器１１６に関連して説明されているが、同一または類似の方法が、アナログデジタル変換器１６、２１６、３１６及び（または）４１６により利用されうる。
【００５５】
ステップ８０２で、アナログデジタル変換器１１６は入力信号を受け取る。これには、例えば、受信装置１２及び（または）増幅器１４から入力信号１２２を受け取るアナログデジタル変換器１１６の差動増幅器１００が含まれていてもよい。ステップ８０４で、アナログデジタル変換器１１６は、入力信号を基準信号でオフセットする。これには、例えば、フィードバック要素１２０から基準信号１２８を受け取る差動増幅器１００が含まれていてもよい。ただし、基準信号１２８は、量子化装置１２８により生成された前記デジタル値の平均値を表す電圧信号から構成される。また、入力信号１２２と基準信号１２８との差を表す信号１０４を生成する差動増幅器１００が含まれていてもよい。ステップ８０６で、アナログデジタル変換器１１６は、デジタル出力信号を生成する。これには、例えば、信号１０４を量子化装置１０２に通信する差動増幅器１００が含まれていてもよい。信号１０４が正のとき、量子化装置１０２は、デジタル出力信号１２４としてハイのデジタル値を生成してもよい。信号１０４が負のとき、量子化装置１０２は、デジタル出力信号１２４としてローのデジタル値を生成してもよい。
【００５６】
アナログデジタル変換器１１６が入力信号を抽出している時点で、あるいは時点近くで、ステップ８０８で、アナログデジタル変換器１１６は基準信号を調整する。これには、例えば、デジタル出力信号１２４を受け取るフィードバック要素１２０が含まれてもよい。また出力信号１２４のデジタル値に基づき、基準信号１２８を生成するフィードバック要素１２０が含まれてもよい。例えば、デジタル出力信号１２４がローよりハイの値をより多く含めば、フィードバック要素１２０は正の基準信号１２８を生成してもよい。同様に、デジタル出力信号１２４がハイよりローの値をより多く含めば、フィードバック要素１２０は負の基準信号１２８を生成してもよい。デジタル出力信号のハイとローの個数が等しければ、フィードバック要素１２０は０ボルトの基準信号１２８を生成するかもしれない。ステップ８１０で、フィードバック要素１２０は調整された基準信号１２８を通信する。これには、例えば、差動増幅器１００に基準信号を供給するフィードバック要素１２０が含まれているかもしれない。そのとき、アナログデジタル変換器１１６は、調整された基準信号１２８を使って、デジタル出力信号１２４において追加的なデジタル値を生成してもよい。
【００５７】
デジタル出力信号１２４を生成するためにアナログデジタル変換器１１６により使用される基準信号１２８を調整することによって、デジタル出力信号１２４のデジタル値の平均値は、長期的には、一定あるいは比較的一定に保たれうる。これによって、アナログデジタル変換器１１６におけるオフセット電圧の形成を低減あるいは解消することに寄与する。この結果、アナログデジタル変換器１１６の感度は向上し、それによって、アナログデジタル変換器１１６のより正確な入力信号１２２の抽出が可能になる。アナログデジタル変換器１１６は、入力信号１２２の入力源から大きく離れた地点で、入力信号１２２を効果的に抽出することができるかもしれない。さらに、アナログデジタル変換器１１６のより高い感度は、アナログデジタル変換器１１６のＳＮ比を高めることに寄与する。アナログデジタル変換器１１６は、従来技術によるアナログデジタル変換器より少ないノイズのデジタル出力信号１２４を生成しうる。
【００５８】
本発明は、いくつかの実施例において説明されているが、多くの変形及び修正が当業者に示されるかもしれない。また、本発明は、付随する請求項の精神ならびに範囲内での、そのような変形及び修正を包含するよう意図されている。
【図面の簡単な説明】
【図１】
図１は、本発明の教示に従い構成された一例となる通信システムを示すブロック図である。
【図２】
図２は、本発明の教示に従い構成された一例となるアナログデジタル変換器を示すブロック図である。
【図３】
図３は、本発明の教示に従い構成された一例となる１ビットアナログデジタル変換器を示すブロック図である。
【図４】
図４は、本発明の教示に従い構成された一例となるマルチビットアナログデジタル変換器を示すブロック図である。
【図５】
図５は、本発明の教示に従い構成された一例となるデジタル平均化装置を示すブロック図である。
【図６】
図６は、本発明の教示に従い構成された他の一例となるマルチビットアナログデジタル変換器を示すブロック図である。
【図７】
図７は、本発明の教示に従い構成された他の一例となるデジタル平均化装置を示すブロック図である。
【図８】
図８は、本発明の教示に従う入力信号を抽出する一例となる方法を示すフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
2004527929.tif 000051
2004527929.tif 000052
2004527929.tif 000053
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