(57)【要約】アクティブマトリクスエレクトロルミネッセンス表示装置は画素の入力に階段状電圧波形を用い、階段状電圧波形は駆動トランジスタのゲートへの印加の前に予め保持された画素駆動電圧により電圧シフトされる。電圧シフトのレベルは、表示素子が駆動されるデューティサイクルを決定し、これにより、階調レベル出力を制御する。階段状電圧波形における階段の高さは駆動トランジスタの線形動作範囲の電圧幅より大きく、それ故、階段状波形の選択された階段は完全なオンと完全なオフとの間で駆動トランジスタにより遷移が規定される。このようにして、駆動トランジスタは線形範囲において駆動されない。
2006503327.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリクスエレクトロルミネッセンス（ＥＬ）表示装置は表示画素のアレイを有し、各々の画素は：
エレクトロルミネッセント（ＥＬ）表示素子；
前記表示素子により電流を駆動するための駆動トランジスタであって、駆動電圧は前記駆動トランジスタのゲートに供給される、駆動トランジスタ；及び
前記画素の入力と前記駆動トランジスタの前記ゲートとの間に接続され、駆動レベルに保持される保持容量；
を有するアクティブマトリクスＥＬ表示装置であって、
駆動回路構成は前記画素の前記入力に階段状電圧波形を供給するために備えられ、前記階段状電圧波形は前記駆動トランジスタの前記ゲートへの印加の前に前記保持容量により電圧シフトされ；及び
前記階段状電圧波形における前記階段の高さは駆動トランジスタの線形動作範囲の電圧幅より大きい；
ことを特徴とするアクティブマトリクスＥＬ表示装置。
【請求項２】
請求項１に記載のアクティブマトリクスＥＬ表示装置であって、前記階段状電圧波形の前記階段の前記高さは、前記アクティブマトリクスＥＬ表示装置の画素全ての前記駆動トランジスタの線形動作範囲電圧を有するに十分である、ことを特徴とするアクティブマトリクスＥＬ表示装置。
【請求項３】
請求項１又は２に記載のアクティブマトリクスＥＬ表示装置であって、前記駆動レベルは複数の値の１つを有するように選択され、前記線形範囲における前記駆動トランジスタに対するいずれのゲート電圧は前記駆動トランジスタの前記ゲートに印加される電圧の階段間の電圧に対応するように選択される、ことを特徴とするアクティブマトリクスＥＬ表示装置。
【請求項４】
請求項１乃至３のいずれ一項に記載のアクティブマトリクスＥＬ表示装置であって、各々の画素は、電力供給うラインと前記駆動トランジスタの前記ゲートとの間に接続されたアドレストランジスタを更に有する、ことを特徴とするアクティブマトリクスＥＬ表示装置。
【請求項５】
請求項４に記載のアクティブマトリクスＥＬ表示装置であって、各々の画素は、前記表示素子により前記駆動トランジスタにより電流の駆動のディセーブル手段を更に有する、ことを特徴とするアクティブマトリクスＥＬ表示装置。
【請求項６】
請求項５に記載のアクティブマトリクスＥＬ表示装置であって、前記ディセーブル手段は、前記駆動トランジスタと前記表示素子と直列状態にある分離トランジスタを有する、ことを特徴とするアクティブマトリクスＥＬ表示装置。
【請求項７】
請求項４に記載のアクティブマトリクスＥＬ表示装置であって、前記の画素のアレイの前記表示素子の１つの端子において電圧をスイッチングするためのスイッチを有するディスエーブル手段を更に有する、ことを特徴とするアクティブマトリクスＥＬ表示装置。
【請求項８】
請求項５乃至７のいずれ一項に記載のアクティブマトリクスＥＬ表示装置であって、２つのモードであって：
画素電圧が画素への前記入力に対して印加され、アドレストランジスタはオンにされ、ディセーブル手段は前記表示素子をオフにするためにオンにされ、及び前記保持容量は前記駆動電圧から導き出されたレベルに充電される、第１モード；及び
前記アドレストランジスタがオフにされ、前記ディセーブル手段がオフにされ、及び前記階段状電圧波形が前記画素の前記入力に印加される、第２モード；
の２つのモードにおいて動作する、ことを特徴とするアクティブマトリクスＥＬ表示装置。
【請求項９】
請求項１乃至８のいずれ一項に記載のアクティブマトリクスＥＬ表示装置であって、少なくとも２つの連続フェーズにおいて動作し、一のフェーズは粗い分解能のパルス幅変調を与え、及び他の短いフェーズは細かい分解能のパルス幅変調を与える、ことを特徴とするアクティブマトリクスＥＬ表示装置。
【請求項１０】
表示画素のアレイを有するアクティブマトリクスエレクトロルミネッセンス（ＥＬ）表示装置をアドレス指定するための方法であって、各々の画素に対して：
エレクトロルミネッセント（ＥＬ）表示素子；
前記表示素子により電流を駆動するための駆動トランジスタであって、駆動電圧は前記駆動トランジスタのゲートに供給される、駆動トランジスタ；及び
前記画素の入力と前記駆動トランジスタの前記ゲートとの間に接続され、駆動レベルに保持される保持容量；
を有するアクティブマトリクスＥＬ表示装置であって、
前記保持容量において画素駆動電圧を保持する段階；
前記画素の前記入力に階段状電圧を供給し、前記階段状電圧波形は前記駆動トランジスタの前記ゲートへの印加の前に前記保持容量により電圧シフトされ、それ故、前記駆動トランジスタの前記ゲートに印加される電圧階段の第１集合に対して、前記駆動トランジスタはオンにされ、前記駆動トランジスタの前記ゲートに印加される電圧階段の第２集合に対して、前記駆動トランジスタはオフにされ、前記第１集合及び前記第２集合は前記の保持された画素駆動レベルにより決定される段階；
を有することを特徴とする方法。
【請求項１１】
請求項１０に記載の方法であって、前記階段状電圧波形における前記階段の高さは前記駆動トランジスタの前記線形動作範囲の電圧幅より大きい、ことを特徴とする方法。
【請求項１２】
請求項１１に記載の方法であって、前記階段状電圧波形における前記階段の前記高さは、アクティブマトリクスＥＬ表示装置の画素全ての前記駆動トランジスタの重なり合った線形動作範囲の電圧の電圧幅より大きい、ことを特徴とする方法。
【請求項１３】
請求項１０乃至１２のいずれ一項に記載の方法であって、駆動レベルは複数の値の１つを有するように選択され、前記線形範囲における前記駆動トランジスタに対するいずれのゲート電圧は前記駆動トランジスタの前記ゲートに印加される電圧の階段間の電圧に対応するように選択される、ことを特徴とする方法。
【請求項１４】
請求項１０乃至１３のいずれ一項に記載の方法であって、前記保持容量において画素駆動電圧を保持する前記段階は：
電力供給ラインと前記駆動トランジスタの前記ゲートとの間に接続されたアドレストランジスタをオンにする手順；及び
前記アドレストランジスタを用いて前記保持容量を充電する手順；
を有する、ことを特徴とする方法。
【請求項１５】
請求項１４に記載の方法であって：
前記保持容量において画素駆動レベルを保持する間に、前記表示素子により前記駆動トランジスタによる電流の駆動をディセーブルにする手順を更に有する、ことを特徴とする方法。
【請求項１６】
請求項１０乃至１５のいずれ一項に記載の方法であって、アクティブマトリクスＥＬ表示装置は少なくとも２つの連続フェーズにおいて動作し、一のフェーズは粗い分解能のパルス幅変調を与え、及び他の短いフェーズは細かい分解能のパルス幅変調を与える、ことを特徴とする方法。
【請求項１７】
請求項１６に記載の方法であって、前記画素の前記入力に対する前記階段状電圧波形は前記２つのフェーズにおいて同じ電圧レベルを有し、より短いフェーズはより短い階段遷移を有する、ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エレクトロルミネッセンス表示装置に関し、特に、各々の画素に関連付けられた薄膜スイッチングトランジスタを有するアクティブマトリクス表示装置に関する。
【背景技術】
【０００２】
エレクトロルミネッセンス（ＥＬ）発光装置を用いるマトリクス型表示装置は周知である。その表示素子は、例えば、高分子材料を用いる有機薄膜エレクトロルミネッセンス素子、又は、従来のＩＩＩ−Ｖ族化合物半導体を用いる発光ダイオード（ＬＥＤ）を有することが可能である。有機エレクトロルミネッセンス材料、特に高分子材料における近年の研究は、映像表示装置に対して実際に使用される能力を示してきた。代表的には、それらの材料は、一対の電極間に挟まれた半導体性共役系高分子の１層又はそれ以上の数の層を有し、それら電極の一方は透明であり、他方は高分子層にホール又は電子を注入するために適する材料から成る。
【０００３】
高分子材料層は、ＣＶＤプロセスを用いて形成することができ、または可溶性共役高分子の溶液を用いるスピンコーティング技術により簡単に形成することができる。又、インクジェットプリンティング方法を用いることが可能である。有機エレクトロルミネッセンス材料は、ダイオードのようなＩ−Ｖ族半導体材料の特性を示し、それ故、それら材料は表示機能およびスイッチング機能に両方を提供することができ、受動型表示装置において用いられることができる。また、それらの材料はアクティブマトリクス表示装置のために用いることが可能であり、各々の画素は表示素子を流れる電流を制御するためのスイッチング素子と表示素子とを有する。
【０００４】
この種類の表示装置は電流アドレス型表示素子を有し、それ故、従来のアナログ駆動スキームは表示素子に制御可能な電流を供給する。電流源トランジスタを画素構成の一部として備えることが知られており、このとき、電流源トランジスタに供給されるゲート電圧は表示素子を流れる電流を決定する。保持容量はアドレスフェーズの後、ゲート電圧を維持する。
【０００５】
図１は、アクティブマトリクスアドレスエレクトロルミネッセンス表示装置のための既知の画素回路を示している。アクティブマトリクスアドレスエレクトロルミネッセンス表示装置は、行（選択）列（データ）アドレス導体４及び６の交差点の集合間のインターセクションに位置付けられた、関連するスイッチング手段と共にエレクトロルミネッセンス表示素子２を有し且つブロック１により表される、一定間隔を置いた画素の行列マトリクスアレイを有するパネルを有する。簡単化のために、図１においては、幾らかの画素のみを示している。実際には、数百の画素の行及び列が存在することが可能である。画素１は、それぞれ導体の集合の端部に接続される、走査のための行の駆動回路８と、データのための列の駆動回路９とを有する周辺駆動回路により、行及び列のアドレス導体の集合を介してアドレスされる。
【０００６】
エレクトロルミネッセンス表示素子２は、ここではダイオード素子（ＬＥＤ）として表され、１層またはそれ以上の数の層の有機エレクトロルミネッセンス材料の活性層が間に挟まれる一対の電極を有する、有機発光ダイオードを有する。アレイにおける表示素子は、絶縁基板の一方側に、関連するアクティブマトリクス回路と共に支持される。表示素子の陰極または陽極は透明導電材料を用いて形成される。基板はガラスのような透明材料から成り、基板に最も近い表示素子２の電極は透明導電材料から成り、それ故、基板の他の側から観測者が見ることができるように、エレクトロルミネッセンス層により生成される光は電極および基板を透過する。代表的には、有機エレクトロルミセセンス材料層の厚さは１００ｎｍ乃至２００ｎｍの範囲内である。エレクトロルミネッセンス表示素子２のために使用することができる、適切な有機エレクトロルミネッセンス材料の代表的な例は、周知であり、欧州特許第０７１７４４６号明細書に説明されている。国際公開第９６／３６９５９号パンフレットに説明されているような共役高分子材料が又、用いられることができる。
【０００７】
図２は、既知の画素及び駆動回路配置を簡単化した模式図に示している。各々の画素１は、ＥＬ表示素子２と関連する駆動回路とを有する。その駆動回路は、行の導体における行のアドレスパルスによりオンにされるアドレストランジスタ１６を有する。アドレストランジスタ１６がオンにされるとき、列の導体６の電圧は残りの画素に加えることができる。特に、アドレストランジスタ１６は、駆動トランジスタ２２と保持容量２４を有する電流源２０に列の導体電圧を供給する。列の電圧は駆動トランジスタ２２のゲートに供給され、行のアドレスパルスが終了した後に保持容量２４によりゲートはこの電圧に保たれる。駆動トランジスタ２２は電力供給ライン２６から電流を引き出す。
【０００８】
この回路における駆動トランジスタ２２は、ＰＭＯＳ  ＴＦＴとして実施され、それ故、保持容量２４は固定されたゲートソース電圧に保たれる。これにより、トランジスタを流れる固定ソースドレイン電流が得られ、それ故、画素の所望の電流源動作を提供する。
【０００９】
上記の基本的な画素回路は電圧がプログラムされた画素であり、又、駆動電流をサンプリングする電流がプログラムされた画素がある。しかしながら、全ての画素構成は、各々の画素に供給される電流を必要とする。
【００１０】
特にポリシリコン型薄膜トランジスタを用いる場合の、電圧がプログラムされた画素を用いる１つの問題点は、基板における異なるトランジスタ特性（特に、閾値電圧）がゲート電圧とソース−ドレイン電流との間の異なる関係及び表示画像結果におけるアーチファクトを生じさせることである。特に、低輝度レベルにおいては、不均一になる。
【００１１】
ディジタル駆動スキームが又、提案されてきた。そのようなスキームにおいては、ＬＥＤ装置は、２つの有効な電圧レベルに対して効果的に駆動される。これは、画素がもはや中間的な低輝度レベルに対して駆動されないため、非均一性の問題を克服する。これは又、トランジスタが電流源として線形範囲で動作する必要がないため、画素回路における電力消費を低減させる。その代わり、全てのトランジスタは完全にオン又は完全にオフにすることができ、それにより電力消費を低減することができる。そのような駆動スキームは、同じ理由からトランジスタ特有の変化に対して敏感ではない。このような方法は、２つの有効な画素出力を与えるのみである。しかしながら、階調画素出力は、多くの方法により達成することができる。
【００１２】
一方法においては、より大きい画素を構成するために画素をグループ化することができる。グループの中の画素を独立してアドレス指定することができ、それ故、アクティブにされたグループ内の画素数の関数である階調が生成される。これは、面積率法として知られている。例えば、フレーム期間は、１：２：４の比にサブフレーム期間を分割されることが可能である（８つの均等の間隔に並んだ階調値、即ち、３ビット分解能を与える）。典型的には、ｎビット分解能はｎ個のサブフレームを必要とする。高リフレッシュレートは全体的な表示電力消費を増加させる傾向にあり、複雑なプログラミングシーケンスを必要とする。
【００１３】
国際公開第０１／５４１０７号パンフレットにおいて、有機ＬＥＤディスプレイに対する画素配列及び駆動スキームが開示されており、その表示装置においては、シフトされたランプ電圧が駆動トランジスタの閾値電圧と交差するとき、駆動トランジスタはスイッチングする。
【発明の開示】
【課題を解決するための手段】
【００１４】
本発明に従って、表示画素のアレイを有するアクティブマトリクス表示装置であって、各々の画素は：
エレクトロルミネッセンス（ＥＬ）表示素子；
前記表示素子により電流を駆動させるための駆動トランジスタであって、駆動電圧は前記駆動トランジスタのゲートに供給される、駆動トランジスタ；及び
前記駆動トランジスタの前記ゲートと前記画素への入力との間に接続され、駆動レベルを保持する保持容量；
を有する、アクティブマトリクス表示装置であり、
駆動回路構成は前記画素の前記入力部に階段状電圧波形を供給するために備えられ、前記階段状電圧波形は、駆動トランジスタのゲートへの適用の前に保持容量により電圧シフトがなされ；
前記階段状電圧波形における階段の高さは駆動トランジスタの線形動作範囲の電圧幅より大きい；
アクティブマトリクス表示装置を提供する。
【００１５】
このような配置においては、階段状信号は、それらの階段の１つが駆動トランジスタのオン状態とオフ状態との間の遷移を提供するように、駆動トランジスタのゲートに供給される。駆動電圧は、この遷移が起こるときを決定付け、それ故、駆動電圧は駆動トランジスタに対してパルス幅変調駆動スキームを提供する。駆動トランジスタの線形動作範囲におけるゲート−ソース電圧の範囲より階段状電圧波形における階段の高さが大きいことを確実にすることにより、階段状波形の選択された階段が完全なオンと完全なオフとの間で（いずれの順序においても）駆動トランジスタのための遷移を規定することを確実にすることができる。このように、駆動トランジスタは線形範囲において決して駆動されず、それ故、電力消費を低減することができる。
【００１６】
階段状電圧波形における階段の高さは、好適には、ディスプレイの画素全ての駆動トランジスタの線形動作範囲電圧を増加するに十分である。このようにして、画素全ては線形動作範囲のどちら側かの電圧に対して駆動され、閾値電圧における変動が考慮されるため、ＴＦＴ閾値電圧の変動は克服される。
【００１７】
駆動レベルは、それ故、好適には、複数の値の１つを有するように選択され、線形範囲において駆動トランジスタのためのいずれのゲート電圧は駆動トランジスタのゲートに印加される電圧の階段間の電圧に一致するように選択される。駆動レベルは、それ故、全ての画素が完全なオン又は完全なオフのどちらかにおいて駆動されるように、駆動トランジスタの線形範囲及び閾値電圧の範囲を考慮する。
【００１８】
各々の画素は、好適には、駆動トランジスタのゲートと電源との間に接続されたアドレストランジスタを更に有する。これは容量を充電させるために用いられる。各々の画素は、表示素子を介して駆動トランジスタによる電流の駆動をディセーブルにするための手段を更に有することが可能である。容量充電段階において、駆動トランジスタは、それ故、容量充電段階に影響を及ぼさないように、オフに切り換えられることができる。
【００１９】
アクティブマトリクスエレクトロルミネッセンス表示装置は、それ故、２つのモードであって：
画素電圧が画素への入力に対して印加され、アドレストランジスタはオンにされ、ディセーブル手段は表示素子をオフにするためにオンにされ、及び保持容量は駆動電圧から導き出されたレベルに充電される、第１モード；及び
アドレストランジスタがオフにされ、ディセーブル手段がオフにされ、及び階段状電圧波形が画素の入力に印加される、第２モード；
の２つのモードにおいて動作する。
【００２０】
これらの２つのモードは、入力電圧が容量において電圧を蓄積するために用いられるプログラミング段階と、次に、続く駆動段階とを規定する。
【００２１】
アクティブマトリクス表示装置は、２つの連続フェーズであって、粗い分解能のパルス幅変調を提供する一のフェーズと、細かい分解能のパルス幅変調を提供する他の短いフェーズとにおいて動作されることができる。これは、細かい分解能の駆動により後継される（又は、先行される）粗い分解能の駆動を有することにより、更に階調を提供することを可能にする。
【００２２】
本発明は又、表示画素のアレイを有する表示画素のアレイを有するアクティブマトリクスエレクトロルミネッセンス表示装置をアドレス指定する方法であって、各々の画素は、エレクトロルミネッセンス（ＥＬ）表示素子と、表示素子により電流を駆動するための駆動トランジスタと、駆動トランジスタのゲートと画素の入力との間に接続され、駆動レベルを保持するための保持容量とを有する、方法であり、各々の画素に対して：
保持容量に画素駆動電圧を保持する段階；並びに
画素の入力に階段状電圧を供給し、階段状電圧波形は駆動トランジスタのゲートへの印加の前に保持容量により電圧シフトされ、それ故、駆動トランジスタのゲートに印加される電圧階段の第１集合に対して、駆動トランジスタはオンにされ、駆動トランジスタのゲートに印加される電圧階段の第２集合に対して、駆動トランジスタはオフにされ、第１集合及び第２集合は保持された画素駆動レベルにより決定される段階；
を有する方法を提供する。
【００２３】
この方法は、画素に階段状ランプ電圧入力を用いる時間比法であって、駆動トランジスタの閾値電圧と効果的に比較される、時間比法を提供する。階段の１つは、駆動トランジスタの閾値電圧と交差する電圧を供給し、これにより、トランジスタはオン又はオフにされ、それ故、トランジスタのデューティサイクルの制御を提供する。
【００２４】
電圧階段の第１集合及び第２集合はいずれかの順序であることが可能である。それ故、階段状波形は立ち上がる又はたち下がることが可能であり、ゲート電圧がトランジスタ閾値電圧と交差するポイントは駆動トランジスタのスイッチングオン又はオフを表すことが可能である。
【００２５】
階段状電圧波形における階段の高さは、好適には、駆動トランジスタの線形動作範囲の電圧幅より大きく、それ故、階段の電圧は、回避される駆動トランジスタの線形動作範囲をもたらすように怪談の電圧を選択することができる。特に、階段状電圧波形における階段の高さは、ディスプレイの画素全ての駆動トランジスタの重ね合わされた線形動作範囲電圧の電圧幅より大きくすることができ、それ故、同じ階段状波形は、駆動トランジスタ全ての線形動作範囲を回避するように用いられることができる。
【００２６】
それ故、駆動レベルは、複数の電圧の１つを有するように選択され、線形範囲における駆動トランジスタに対するいずれのゲート電圧は駆動トランジスタのゲートに印加された電圧の階段間の電圧に対応するように選択されることができる。
【００２７】
アクティブマトリクスエレクトロルミネッセンス表示装置は、２つの連続フェーズ、即ち、粗い分解能のパルスを提供する一のフェーズと、細かい分解能のパルス幅変調を提供する他の短いフェーズにおいて動作可能である。これは、駆動電圧の線形駆動を回避するように必要な階段の高さを保ちながら、レベル数を増加させることができる。
【００２８】
本発明は、以下、実施例として添付図面を参照して説明することにする。
【発明を実施するための最良の形態】
【００２９】
本発明は、階段状基準電圧波形を用いる時間比駆動スキームを実行するための駆動方法及び画素配列であって、階段レベルは、画素の駆動トランジスタの線形動作範囲が回避されるように選択される、駆動方法及び画素配列を提供する。
【００３０】
同じ参照番号は、同じ構成要素に対して異なる図において用いられ、これらの構成要素についての説明は繰り返されない。
【００３１】
図３は、本発明に従った第１画素配列を示している。図２の従来の画素におけるように、画素は、駆動トランジスタ２２にゲート駆動電圧を印加することにより、電圧アドレス指定される。
【００３２】
保持容量３０は、駆動トランジスタ２２のゲートと列データライン６との間に備えられている。個の列データライン６は画素への入力を効果的に規定する。その容量は、下で更に説明するように、列導体において電圧を電圧シフトするために備えられている。
【００３３】
列ドライバ回路構成（図１における９）は画素の入力に階段状電圧波形を供給し、この階段状電圧波形は、駆動トランジスタのゲートに適用される前に、保持容量３０により電圧シフトされる。容量３０により導入された電圧シフトは、ゲートに印加された電圧が駆動トランジスタ２２の閾値電圧と交差するときを決定する。
【００３４】
容量３０に好ましい電圧を保持するために、各々の画素は、電力供給ライン２６と駆動トランジスタ２２のゲートとの間に接続されたアドレストランジスタ３２を有する。アドレストランジスタ３２はアドレスライン３３により制御される。これは、画素プログラミング段階の間に容量３０を変化させるために用いられる。このプログラミング段階の間、列導体６は、好ましい電圧に対して容量を変化させるように駆動電圧（電極供給ライン電圧より小さい）に保たれる。
【００３５】
プログラミング段階の間に、表示素子２により電流は駆動されず、図３の画素回路は、この段階の間にイネーブルライン３６によりオフにされる分離トランジスタ３４を有する。表示素子２の陰極のアース接続は、代替として、スイッチにより与えられることが可能であり、そのスイッチは、駆動トランジスタ２２をオフにするように電力供給ライン電圧に又はオープン回路にスイッチングされることができる。このスイッチは、それ故、表示素子全てに対して共通である。そのような場合、駆動トランジスタ２２のドレインは、表示素子２の陽極に、直接、接続される。
【００３６】
下で更に説明するように、階段状電圧波形における階段の高さは、駆動トランジスタの線形動作範囲におけるゲート−ソース電圧の範囲より大きい。これは、それらの段階の１つが線形動作範囲においてトランジスタを駆動することなく駆動トランジスタのオン状態とオフ状態との間の遷移を与えることを可能にする。実際には、階段状電圧波形における階段の高さは、ディスプレイの画素全ての駆動トランジスタの線形動作範囲に置けるゲート−ソース電圧の範囲より大きい。このように、ＴＦＴ閾値電圧における変動の影響は、線形動作範囲のいずれかの側において電圧に対して画素全てが駆動されるため、削除される。
【００３７】
図４は、その回路の動作について、更に詳細に説明するために用いられる。
【００３８】
画素駆動スキームは、プログラミングフェーズから始まる。プロット４０は、アドレスライン３３における電圧を示している。プログラミングフェーズの間に、アドレスライン電圧は、ＰＭＯＳアドレストランジスタ３２においてオンになるように、低くスイッチングされる。容量３０は、次いで、列６に供給される電圧に依存する電圧に対してアドレストランジスタ３２により充電される。プロット４２は列に供給される電圧を示しており、そのプロットの一部４２ａは４６として示されている階段高さを有する画素駆動レベルであり、その画素駆動レベルは容量３０に保持される電圧を決定する。プログラミングフェーズの間、分離トランジスタはオフにされ、プロット４４はイネーブルライン３６における電圧を示している。プログラミングフェーズの間の低い電圧はＮＭＯＳ分離トランジスタ３４をオフにする。
【００３９】
プログラミングフェーズの終わりには、アドレスライン電圧４０は、アドレストランジスタ３２をオフにするために、高くなり、電圧４６が容量３０に保持される。
【００４０】
高レベルのアドレス電圧は、駆動トランジスタ２２のゲートへの電圧に関係なく、アドレストランジスタ３２がオフのまま保たれる（前方方向と同様に逆方向においても）ことを確実にするために、表示素子を駆動するとき、供給電圧ＶＳＵＰＰＬＹより大きいことが必要である。図４に示すように、高アドレスライン電圧は、供給電圧ＶＳＵＰＰＬＹ＋最大シフト電圧４６に設定されることができる。
【００４１】
列電圧４２の階段状ランプ部分４２ｂが、次いで、列６に印加され、容量の効果はこれをプロット４８にシフトさせ、そのプロット４８は駆動トランジスタ２２のゲートに印加される電圧である。
【００４２】
電圧４８は、最初は、ＰＭＯＳ駆動トランジスタ２２がオフにされるように、供給ライン電圧より大きい。その電圧が、駆動トランジスタ２２の閾値電圧に等しい量だけ供給ライン電圧より下に階段を形成するときにのみ、電流が表示素子２により駆動されるときを示すプロット５０により表されているように、トランジスタはオンになる。
【００４３】
電圧シフト４６のレベルはＬＥＤ電流プロファイルのデューティサイクルを決定し、この電圧シフトは、それ故、パルス幅変調駆動スキームを実行することは明らかである。
【００４４】
アレイにおける異なるトランジスタに対する閾値電圧は僅かに異なる。更に、閾値電圧に近いゲート−ソース電圧に対して、駆動トランジスタはそれらの線形動作範囲において動作する。これは、駆動トランジスタ２２の駆動状態の完全なオンと完全なオフとの間の範囲である。
【００４５】
図５は、表示素子ロードを駆動するときの駆動トランジスタのオン特性と、ソース−ドレイン電流に対するゲート−ソース電圧のプロットとを模式的に示している。電圧ＶＬ以下で、トランジスタはオフにされる。これは、例えば、電流がピーク電流の１％である電圧であることが可能である。電圧ＶＨ以上で、トランジスタはオンにされる。これは、例えば、電流が一定であり、これにより、駆動されるロードにより限定される電圧であることが可能である。例えば、この電圧は、電流が５％以下だけ（破壊電圧以下）変動する電圧として定義される。ＶＬとＶＨとの間の電圧範囲はトランジスタの線形動作範囲である。他の定義を用いることが可能であるが、その線形動作範囲は、本質的には、電流がゲート−ソース電圧に応答して実質的に増加する動作範囲であり、トランジスタが完全にオン又はオフにされるとき、電流は実質的に一定である。
【００４６】
ＶＬとＶＨとの正確な値は基板における異なるトランジスタに対して変動する。しかしながら、この変動範囲は予測可能又は測定可能であり、それ故、それらの電圧値の範囲は既知である。更に、変動の範囲は比較的小さく、例えば、１０乃至１５％である。
【００４７】
図４を再び参照するに、階段の高さがトランジスタ２２の線形動作範囲の電圧幅、即ち、ＶＬとＶＨとの間の電圧幅より大きいように、波形４２の階段は選択される。これは、ディスプレイの画素全てに対して確実にされる。図４に示すように、最小値ＶＬと最大値ＶＨとの間の電圧範囲“ＶＯＮ  Ｒａｎｇｅ”は、プロット４８の階段５２と５４との間にあるように配置される。
【００４８】
これは、ＶＬ（ＭＩＮ）とＶＨ（ＭＡＸ）との間の範囲より大きい階段の高さを選択することにより達成されるが又、範囲ＶＯＮ  Ｒａｎｇｅが常に電圧の階段の遷移の間にあるように、多くの離散的な有効値を有するように電圧レベル４６を選択することにより達成される。
【００４９】
要求される階段の高さは、低閾値電圧ＴＦＴに対しては１Ｖ乃至１．５Ｖであるが、それらの値は用いられる特定のトランジスタ技術に依存し、非常に高いことが可能である。図４、８に示す例においては、約１６Ｖのゲートは開電圧以下で容易に達成されることができる階段を示している。それ故、８個の有効ＰＷＭレベルが得られる。
【００５０】
図６は、更に階調レベルを与えるためのスキームを示しているが、図４のプロット４２、４８及び５０のみを示している。アクティブマトリクスエレクトロルミネッセンス表示装置は２つの連続フェーズにおいて動作する。２つのフェーズの順序は重要ではないが、図６においては、第１フェーズ６０は、より重要なＰＷＭ出力、即ち、より低い分解能（より長い）ＰＷＭ階段を与え、第２フェーズ６２は、より高い分解能の（より短い）ＰＷＭ段階を与える。これは、細かい分解能の駆動により後継される粗い分解能の駆動を有することにより、更なる階調レベルが与えられることを可能にする。各々のフェーズにおいて、駆動トランジスタに対する線形動作電圧範囲は、図示しているように、階段間の遷移に対応するように配置される。
【００５１】
表示画素のアレイをアドレス指定するために、アレイにおける全ての容量を、最初に、好ましい値に充電することができる。一旦、画素容量が充電されると、同時に、列における画素全てを駆動するために、同じ列駆動信号（非シフト階段状波形）を用いることができる。更に又、列全てを同時に駆動することができる。
【００５２】
図６においては、全フレーム期間は、６０Ｈｚのフレームレートから導き出される約１７ｍｓｅｃであることが可能である。フレーム期間の５０％が発光に対して利用可能であり、残りがシーケンス間のガード時間に対して及びプログラミングシーケンスに対して利用可能である場合、各々のプログラムサイクルに対して約４ｍｓｅｃが利用可能である。より長い表示シーケンス６０は約７ｍｓｅｃ続き、より短い表示シーケンス６２は約１ｍｓｅｃ続く。短い表示シーケンスにおける８個の階段に対して、最も短い階段は、それ故、約０．１ｍｓｅｃ続く。
【００５３】
図７は、画素のアレイをアドレス指定するために１つの有効なタイミングスキームを説明するために用いられる。プログラミングフェーズ７０の間、図４のパルス４２ａのシーケンスが各々の列導体に同時に印加される。図７は、１つの列導体に対する列電圧波形を７２で示している。行はアドレスパルス７４により順にアドレス指定され、これらのアドレスパルス７４は、生成されたレベル４２ａを、個々の画素の保持容量を変化させるように用いることが可能である。
【００５４】
プログラミングフェーズ７０の終わりに、アレイの画素全ては容量において保持された選択電圧を有する。駆動フェーズ７６は、列全部に同じ列波形（非シフト階段状ランプ）を印加することを有する。全ての画素は、それ故、列における画素全てのアドレス指定のために用いられる個々の列導体波形と、同時に列全てに印加される列導体波形とを用いて、同時に駆動される。
【００５５】
列に印加される信号を多重化することが可能であり、それ故、列のグループを、全部同時にではなく、順にプログラムすることができる。これは周知の技術であり、プログラミングシーケンスを生成するための回路構成が列間に共有されることができるため、必要とされる個別の信号生成回路の数を減少させることができる。全ての画素を駆動することは列全てに同じ信号を印加することを有するため、このフェーズ７６に対していずれの多重化配列を考慮する必要はない。
【００５６】
図７は１つのアドレスシーケンスのみを示している（又、列信号は立ち下がりの代わりに立ち上がることができることを示している）が、図７を参照して説明するタイミングを、図６の２つのシーケンス動作を与えるために拡張することができる。
【００５７】
列ドライバについては上の詳細説明において説明していないが、図１の従来のドライバ９は、必要な階段状波形と初めの画素プログラミング電圧プロファイルの生成を可能にするルーチン方法において変更されることができる。必要な列ドライバの回路構成についての詳細説明は省略する。
【００５８】
上記の実施例においては、１つの特定の画素配置についてのみ説明した。ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの異なる組み合わせを用いることが可能であり、画素回路は、画素メモリのような付加機能を実施するために上記のトランジスタに付加回路素子を有することが可能である。
【００５９】
ランプ階段状電圧波形は均一な階段高さ及び幅を有するように示したが、階段高さ及び／又は幅は、最小の階段高さが決定された電圧範囲を超えない場合、本発明の範囲から逸脱することなく、非均一であることが可能である。
【００６０】
種々の他の変更が可能であることは、当業者には明らかであろう。
【図面の簡単な説明】
【００６１】
【図１】従来のＥＬ表示装置を示す図である。
【図２】入力駆動電圧を用いてＥＬ表示画素を電流アドレス指定するための従来の画素回路の模式図である。
【図３】本発明の表示装置のための画素配置の模式図である。
【図４】図３の回路の動作を説明するためのタイミング図である。
【図５】図３の画素回路の駆動トランジスタのオン特性を示す図であり、電圧波形がどのように選択されるかを説明するために用いる図である。
【図６】図３の回路の変形の動作を説明するためのタイミング図である。
【図７】本発明のアドレス動作が画素のアレイにどのように適用されるかを示すためのタイミング図である。
【図１】
2006503327.tif 000003
【図２】
2006503327.tif 000004
【図３】
2006503327.tif 000005
【図４】
2006503327.tif 000006
【図５】
2006503327.tif 000007
【図６】
2006503327.tif 000008
【図７】
2006503327.tif 000009
【国際調査報告】
2006503327.tif 000010
2006503327.tif 000011
2006503327.tif 000012