(57)【要約】回路のどの単一トランジスタをも置き換えることができる２つの直列接続されたトランジスタを含む放射線耐性強化回路。本耐性強化回路は、第１ノード及び第２ノードを有する抵抗器と、ソース端子と、ゲート端子と、ドレイン端子と、ボディ端子とを有する第１トランジスタとを含む。抵抗器の第１ノードは、第１トランジスタのドレイン端子に導電接続することができ、抵抗器の第２ノードは、第１トランジスタのボディ端子に導電接続することができる。また本耐性強化回路は、第１トランジスタに直列の第２トランジスタを含み、いずれの所与の時間でもトランジスタの双方がオフまたはオンとになるように駆動される。本回路は、第１トランジスタのボディバイアス、第２トランジスタのオフ状態、及び抵抗器の電流制限作用によって、放射線誘起事象に対し耐性がある。
2006526953.tif 000002
【特許請求の範囲】
【請求項１】
放射線耐性強化回路であって、
ソース端子、ゲート端子、ドレイン端子、及びボディ端子を有する第１トランジスタと、
基準電圧ノードに導電結合された第１ノードと、前記第１トランジスタのボディ端子に導電結合された第２ノードとを有する抵抗器と、
を備え、
前記第１トランジスタのボディ端子は、他のどのようなトランジスタのどのゲート、ドレイン、ソース、又はボディ端子への追加の接続を有さず、
前記回路が更に、
ソース端子と、前記第１トランジスタのゲート端子に導電結合されたゲート端子と、前記第１トランジスタのソース端子に導電結合されたドレイン端子と、ボディ端子とを有する第２トランジスタを備えることを特徴とする放射線耐性強化回路。
【請求項２】
前記基準電圧ノードは、前記第１トランジスタのドレイン端子であることを特徴とする請求項１に記載の回路。
【請求項３】
前記第１トランジスタ及び前記第２トランジスタは、Ｎチャンネル電界効果トランジスタ（ＦＥＴ）であることを特徴とする請求項１に記載の回路。
【請求項４】
前記第１トランジスタ及び前記第２トランジスタは、ＮチャンネルＦＥＴであることを特徴とする請求項２に記載の回路。
【請求項５】
組合せられた前記第１トランジスタ及び前記第２トランジスタは、耐性強化が必要とされるいずれかの単一ＮチャンネルＦＥＴを置き換えることを特徴とする請求項３に記載の回路。
【請求項６】
前記第１トランジスタ及び前記第２トランジスタは、ＰチャンネルＦＥＴであることを特徴とする請求項１に記載の回路。
【請求項７】
前記第１トランジスタ及び前記第２トランジスタは、ＰチャンネルＦＥＴであることを特徴とする請求項２に記載の回路。
【請求項８】
組合せられた前記第１トランジスタ及び前記第２トランジスタは、耐性強化が必要とされるいずれかの単一ＰチャンネルＦＥＴを置き換えることを特徴とする請求項６に記載の回路。
【請求項９】
前記第２トランジスタのソース端子は、基準電位に導電結合され、前記第１トランジスタのドレイン端子は、前記回路の出力を含むことを特徴とする請求項３に記載の回路。
【請求項１０】
前記第２トランジスタのソース端子は、基準電位に導電結合され、前記第１トランジスタのドレイン端子は、前記回路の出力を含むことを特徴とする請求項４に記載の回路。
【請求項１１】
前記第２トランジスタのソース端子は、基準電位に導電結合され、前記第１トランジスタのドレイン端子は、前記回路の出力を含むことを特徴とする請求項６に記載の回路。
【請求項１２】
前記第２トランジスタのソース端子は、基準電位に導電結合され、前記第１トランジスタのドレイン端子は、前記回路の出力を含むことを特徴とする請求項７に記載の回路。
【請求項１３】
放射線耐性強化インバータ回路であって、
ソース端子、ゲート端子、ドレイン端子、及びボディ端子を有する第１トランジスタと、
前記第１トランジスタのドレイン端子に導電結合された第１ノードと、前記第１トランジスタのボディ端子に導電結合された第２ノードとを有する第１抵抗器と、
を備え、
前記第１トランジスタのボディ端子は、他のどのようなトランジスタのどのゲート、ドレイン、ソース、又はボディ端子への追加の接続を有さず、
前記回路が更に、
ソース端子と、前記第１トランジスタのゲート端子に導電結合されたゲート端子と、前記第１トランジスタのソース端子に導電結合されたドレイン端子と、ボディ端子とを有する第２トランジスタと、
ソース端子と、ゲート端子と、前記第１トランジスタのドレイン端子に導電結合され且つ前記インバータ回路の単独の出力を含むドレイン端子と、ボディ端子とを有する第３トランジスタと、
前記第３トランジスタのドレイン端子に導電結合された第１ノードと、前記第３トランジスタのボディ端子に導電結合された第２ノードとを有する第２抵抗器と、
を備え、
前記第３トランジスタのボディ端子は、他のどのようなトランジスタのどのゲート、ドレイン、ソース、又はボディ端子への追加の接続を有さず、
前記回路には更に、ソース端子と、前記第３トランジスタのゲート端子及び前記第１及び第２トランジスタのゲート端子に導電結合されたゲート端子と、前記第３トランジスタのソース端子に導電結合されたドレイン端子と、ボディ端子とを有する第４トランジスタが設けられ、前記相互接続されたゲート端子が前記インバータ回路の入力を含むことを特徴とする放射線耐性強化インバータ回路。
【請求項１４】
放射線耐性強化回路であって、
ソース端子、ゲート端子、ドレイン端子、及びボディ端子を有する第１トランジスタと、
前記第１トランジスタのドレイン端子に導電結合された第１ノードと、前記第１トランジスタのボディ端子に導電結合された第２ノードとを有する抵抗器と、
を備え、
前記第１トランジスタのボディ端子は、他のどのようなトランジスタのどのゲート、ドレイン、ソース、又はボディ端子への追加の接続を有さず、
前記回路が更に、
ソース端子と、前記第１トランジスタのゲート端子に導電結合されたゲート端子と、前記第１トランジスタのソース端子に導電結合されたドレイン端子と、ボディ端子とを有する第２トランジスタを備え、
前記第２トランジスタのドレイン端子は、前記第１トランジスタのソース端子に導電結合され、前記第２トランジスタのゲート端子は、前記第１トランジスタのゲート端子に導電結合され、前記第２トランジスタのボディ端子は、前記第２トランジスタのソースに導電結合されることを特徴とする放射線耐性強化回路。
【請求項１５】
放射線耐性強化回路であって、
ソース端子、ゲート端子、ドレイン端子、及びボディ端子を有する第１トランジスタと、
前記第１トランジスタのドレイン端子に導電結合された第１ノードと、前記第１トランジスタのボディ端子に導電結合された第２ノードとを有する第１抵抗器と、
を備え、
前記第１トランジスタのボディ端子は、他のどのようなトランジスタのどのゲート、ドレイン、ソース、又はボディ端子への追加の接続を有さず、
前記回路が更に、
ソース端子と、前記第１トランジスタのゲート端子に導電結合されたゲート端子と、前記第１トランジスタのソース端子に導電結合されたドレイン端子と、基準ノードに導電結合されたボディ端子とを有する第２トランジスタと、
ソース端子と、ゲート端子と、前記第２トランジスタのソース端子に導電結合されたドレイン端子と、ボディ端子とを有する第３トランジスタと、
前記第１トランジスタのドレイン端子に導電結合された第１ノードと、前記第３トランジスタのボディ端子に導電結合された第２ノードとを有する第２抵抗器と、
を備え、
前記第３トランジスタのボディ端子は、他のどのようなトランジスタのどのゲート、ドレイン、ソース、又はボディ端子への追加の接続を有さず、
前記回路には更に、ソース端子、ゲート端子、ドレイン端子、及びボディ端子を有する第４トランジスタが設けられ、
前記第４トランジスタのドレイン端子は、前記第３トランジスタのソース端子に導電結合され、
前記第４トランジスタのゲート端子は、前記第３トランジスタのゲート端子及び前記第１及び第２トランジスタのゲート端子に導電結合され、前記相互接続されたゲート端子は、前記回路の入力を含み、
前記第４トランジスタのソース端子は、前記基準ノードに導電結合され、
前記第４トランジスタのボディ端子は、前記第４トランジスタのソース端子に導電結合されていることを特徴とする放射線耐性強化回路。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本出願は、２００２年５月３１日出願の米国暫定出願第６０／３８４５８５号の優先権を主張し、引用により本明細書に組み込まれる。
【技術分野】
【０００２】
本発明は、マイクロエレクトロニクス回路に関し、更に具体的には、シングルイベント効果（ＳＥＥ）に耐性のある回路、すなわち「耐放射線」回路に関する。
【背景技術】
【０００３】
宇宙用、兵器用、又は航空機用途で使用される集積回路は、放射線に曝される可能性が高く、多くの場合その信頼性がより重要であるため、他の用途で使用される回路よりも放射線に対してより強い耐性を有する必要がある。このような半導体回路は、トランジスタ又は他の回路素子を透過する粒子からの出力電圧状態の過渡的な擾乱に対して脆弱である。これらの擾乱は、回路の動作上の障害を生じる可能性がある。これらの粒子の幾つかの例には、
・アルファ粒子：これらは、元素の自然崩壊の副産物である。
・エネルギー（運動エネルギーを持つ）陽子、中性子、電子、及び全ての天然元素。これらは、銀河間空間、地球軌道空間、及び広範囲のエネルギー中での高大気高度（例えば、民間飛行高度）でも豊富に存在する。
【０００４】
粒子がトランジスタ（又は何らかの素子）を透過するときに、ホール−電子ペアが飛跡長に沿って生成される。電子は、衝突されたトランジスタの高電圧状態ノードに向かって移動し、そのノードで放電電流を生じるようになる。放電電流がそのノードの高電圧状態を保持するトランジスタの電流ドライブを越える場合には、ノードは望ましくない低状態に移行するようになる。ホールは、衝突されたトランジスタの低電圧状態ノードに向かって移動し、そのノードで充電電流を生じるようになる。充電電流がそのノードのｌｏｗ電圧状態を保持するトランジスタの電流ドライブを越える場合には、ノードは望ましくないｈｉｇｈ状態に移行する。粒子によって生成されるホール−電子ペアの数は有限であり、よってノード電圧擾乱は一時的なものである。その結果、粒子はロジックゲートの出力ノードの過渡擾乱を引き起こす可能性がある。これらの粒子の密度は、この擾乱が時間的に単一の事象として扱われるほど十分小さい。従って、粒子の衝突によって引き起こされた過渡擾乱は、シングルイベント過渡事象（ＳＥＴ）として知られる。
【０００５】
回路ノードは、ＳＥＴの後で望ましい電圧状態に戻ることになる。従って、ＳＥＴ自体は問題にはならない。問題なのは、回路ノードに一時的な電圧擾乱があることから起こる結果である。ノードがクロックネットワークにある場合、ＳＥＴは、システムの一部分に偽クロックパルスを生成する可能性がある。ノードがデータ記憶素子にある場合には、ＳＥＴは、記憶されたビットを反対の状態に反転させる可能性がある。ノードが、データ入力をラッチ（又はフリップ−フロップ、抵抗器など）に供給するロジック内にある場合、ＳＥＴからの影響がある場合もあれば、影響がないこともある。ラッチが閉じる前にデータ入力がＳＥＴから正しい状態に復帰した場合には影響はない。しかしながら、ラッチが閉じる前にデータ入力がＳＥＴから正しい状態に復帰しなかった場合には、誤ったデータ状態がラッチにロードされる。ＳＥＴが閉じたデータ記憶素子において誤ったデータ状態を生じると、これはシングルイベントアップセット（ＳＥＵ）として知られる。より一般的には、ＳＥＴによって引き起こされるロジックエラーは、シングルイベント効果として知られる。シングルイベント効果に対する最新の集積回路の弱さは、他の場合では極めて望ましいことである小さな形状及び高速のクロック速度によって高まる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＳＥＵの影響の受けやすさを軽減しようとする幾つかの解決策では、他の場合にはエラーを引き起こすことになるシングルイベント効果の論理的分離又は時間的分離を可能にする比較的複雑な組合せ論理回路の使用を必要とするが、このような解決策は通常、面積効率が悪い。更に、論理的及び時間的分離回路の解決策は、回路速度全体に影響を及ぼす可能性があり、場合によっては記憶回路にだけ適用可能なことがある。従って、高度のＳＥＵ耐性を提供し、種々の回路タイプ（組合せ論理回路並びにメモリ回路など）にも適用可能な面積効率の良い解決策が要求される。
【課題を解決するための手段】
【０００７】
第１の態様においては、放射線耐性強化回路が提供され、本回路は、ソース端子、ゲート端子、ドレイン端子、及びボディ端子を有する第１トランジスタを含む。また本回路は、第１ノードと第２ノードとを備えた抵抗器を含み、該抵抗器の第１ノードは、基準電圧ノードに導電結合され、抵抗器の第２ノードは、第１トランジスタのボディ端子に導電結合される。
【０００８】
また本回路は、ソース端子、ゲート端子、ドレイン端子、及びボディ端子を有する第２トランジスタを含む。第２トランジスタのドレイン端子は、第１トランジスタのソース端子に導電結合され、第２トランジスタのゲート端子は、第１トランジスタのゲート端子に導電結合されて、２つのトランジスタのいずれかへの粒子衝突がシングルイベント過渡事象を生じないようにする。
【発明を実施するための最良の形態】
【０００９】
本発明のこれらの態様並びに他の態様は、添付図面を適切に参照しながら以下の詳細な説明を読むことにより当業者には明らかになるであろう。
【００１０】
本発明の耐放射線回路の例示的な実施形態を図面を参照しながら本明細書で説明する。
【００１１】
粒子が素子を透過すると、粒子から周囲の材料へのエネルギーの転移により、ホール−電子ペアが生成される。これは、ＭｅＶ−ｃｍ２／ｍｇの単位を有する線エネルギー付与（ＬＥＴ）として知られる。ホール−電子ペアの活性化エネルギー及び材料密度が既知であれば、ＬＥＴは、粒子飛跡に沿ったＣｏｕｌｏｍｂｓ／ｃｍの単位に変換することができる。従って、粒子は、その飛跡に沿った単位距離当たりの電荷の有限量を生成するだけである。粒子のエネルギー及び質量が増えるにつれ、そのＬＥＴも増大する。しかしながら、全ての粒子はどれだけエネルギーを有していても最大ＬＥＴを有する。最大ＬＥＴを達成するために十分なエネルギーが粒子に加えられると、より大きなエネルギーが加わることでＬＥＴが低減されることになる。素子によって収集される粒子が生成する電荷は、連続的に低ドープのシリコン領域での粒子飛跡長をＬＥＴ（Ｃ／ｃｍ）に乗算することによって計算される。すなわち、飛跡に沿った電荷収集は、酸化物及び縮退ドープされたＰ＋及びＮ＋ソースドレイン領域と縮退ドープされたＰ＋及びＮ＋ボディ接続領域によって打ち切られる。更に、粒子がシリコン材料を透過して長い距離を移動することができる間は、電荷が収集される飛跡に沿った距離には最大限界値が存在する。この限界値は、一般的に、２、３ミクロンから数ミクロンの範囲である。
【００１２】
図１は、ＳＯＩ技術でのＮチャンネルＭＯＳＦＥＴを示す。Ｎチャンネル素子は、例証の目的で示されているだけであり、以下の考察及び回路は、同等のＰチャンネル素子及び相補回路に等しく適用することができる。図１の距離「Ａ」は、電荷が収集されるイオン飛跡の領域Ａを表す。粒子の衝突により収集される電荷の量は、粒子の衝突によって生成される電荷よりも大きいものとすることができる。Ｓ＝Ｂ＝ＶＳＳ（すなわちソース−ボディ間がＶＳＳに接続された）及びＤ＝ｈｉｇｈ（例えば、ＤはＰチャンネルＭＯＳＦＥＴによってｈｉｇｈに維持される）の状態で「オフ」のＮチャンネルＭＯＳＦＥＴを考える。ドレインとゲート領域の間に逆バイアスにされたｐ−ｎ接合部がある。粒子が、図１に示される粒子飛跡「Ａ」に沿ってこの接合部を透過すると、ホール−電子ペアはドレインとゲートの間の電圧差によって分離され、飛跡に沿った領域から電荷が収集される。ドレイン−放電電流は、飛跡のこの部分からの電子の収集によって生成される。飛跡のこの部分に沿って生成されたホールは、ゲートによって収集され、その後ＶＳＳへのＰ＋接続部に移動する。移動するホールにより電流が生じ、Ｐ−ボディ領域が抵抗を有するので、飛跡Ａに沿って移動する粒子は、Ｐ＋Ｂ＝ＶＳＳ接続部から粒子飛跡の位置までの電圧上昇を生じる。
【００１３】
この電圧上昇がゲート酸化物の下でＰ−ボディとＮ＋Ｓ接合部間を順方向にバイアスするのに十分大きい場合には、ＭＯＳＦＥＴの寄生ＮＰＮバイポーラー接合トランジスタ（ＢＪＴ）構造（図示せず）は、ＤとＳ間でターンオンされる。次いで、ホール電流は、ＢＪＴのゲインが乗じられ、ドレイン上の放電電流の追加として現れる。図１の粒子飛跡「Ｂ」及び「Ｃ」は、ゲート領域を横断しないが、これらによって生成される電荷は、最も近い空乏領域に拡散されることになる。拡散するホールと電子がドレイン空乏領域に到達すると、電子は、放電電流を生成するドレインによって収集され、ホールは、Ｐ−ボディに反射されて、再度寄生ＢＪＴをターンオンする可能性をもたらす。
【００１４】
粒子衝突が臨界ノードから離れている場合、生成された電荷は、ＳＥＴ又はＳＥＵを起こすために臨界ノードに達することができない可能性がある。従って、ＳＥＴ又はＳＥＵを引き起こすために粒子が透過しなければならない臨界ノードの周りの有限のボリュームが存在する。これは、有感体積として知られている。
【００１５】
ＳＥＴ又はＳＥＵが生じる前に回路が許容できる電荷収集が多いほど、許容できるＬＥＴもより大きくなる。この許容範囲を大きくすることは、ＳＥＵ又はＳＥＴ耐性強化として知られている。励起された粒子環境は、広範囲のＬＥＴをもたらす多様な粒子タイプ及びエネルギーを包含する。粒子の密度対ＬＥＴは、ＬＥＴが増大するにつれて減少する。これらの粒子は、方向依存性を持たないので、どの方向からも衝突することができる。ＳＥＴ又はＳＥＵを引き起こす可能性のあるＬＥＴの密度と有感体積のサイズが既知であれば、ＳＥＴ又はＳＥＵ発生の確率を求めることができる。これらの確率は、ソフトエラーレート（ＳＥＲ）として知られる。これらのエラーは、訂正することができるので「ソフト」とみなされる。
【００１６】
粒子衝突に対する非ＳＥＵ／ＳＥＴ耐性回路の応答
図２は、典型的な非ＳＥＴ／ＳＥＵ耐性ＣＭＯＳインバータの概略図である。ＩＮがｌｏｗである場合、Ｐ１はオン、Ｎ１はオフ、ＯＵＴはｈｉｇｈである。Ｎ１での粒子衝突は、Ｎ１で生成された電荷がＰ１のプルアップ電流と競合するプルダウン電流を生じることになるので、ＯＵＴ電圧状態を妨害する可能性がある。プルダウン電流が、次のロジックゲートのスイッチポイントを過ぎてＯＵＴ電圧が一時的に低下するために、プルアップ電流よりも十分大きい場合には、ＳＥＴ誘起状態変化パルスが伝播される。プルダウン電流が、約ＶＳＳまでＯＵＴ電圧を低下させる程十分大きい場合には、この電圧は、生成された電荷の全てがＰ１に無くなるまで保持されることになる。Ｐ１での粒子衝突は、ＯＵＴに向けた電荷の移動を生じさせるＰ１内の電圧差が存在しないので、ＯＵＴ電圧状態を妨害しない。従って、生成された電荷は取り除かれなかった。ＩＮが相補である場合、電荷収集機構は、ＰチャンネルとＮチャンネルのトランジスタ間を切り換える。
【００１７】
図２のＮＡＮＤゲートを参照すると、ＩＮ１がｈｉｇｈでＩＮ２がｌｏｗの場合、ＰＩ及びＮ２はオフ、Ｐ２及びＮ１はオンであり、ＯＵＴはｈｉｇｈである。Ｎ２での粒子衝突は、２つのプルダウン電流経路を生成する。第１の経路は、Ｎ２ＤからＮ２Ｂへのプルダウン電流経路である。第２の経路は、寄生ＢＪＴ（図示せず）がターンオンされる場合は、Ｎ２ＤからＮ２Ｓへのプルダウン電流経路である。
【００１８】
ＩＮ１及びＩＮ２が両方ともｌｏｗの場合、Ｎ１及びＮ２はオフ、Ｐ１及びＰ２はオンであり、ＯＵＴはｈｉｇｈである。Ｎ２での粒子衝突は、寄生ＢＪＴがターンオンされる場合にＮ２ＤからＮ２Ｂへのプルダウン電流とＮ２ＤからＮ２Ｓへのプルダウン電流を生成する。しかしながら、Ｎ１がオフなので、Ｎ２ＤからＮ２Ｓへのプルダウン電流経路は、ＶＳＳからカットオフされる。従って、ＯＵＴ上をＮ２ＤからＮ２Ｓへ流れるプルダウン電流だけが、ノードｎ１でのキャパシタンスの充電から生じる変位電流である。一般的に、このキャパシタンスは、ノードＯＵＴでのキャパシタンスよりも極めて小さいので、その結果、この電流はＯＵＴにはほとんど影響を与えない。最終的な結果として、Ｎ２ＤからＮ２Ｂへのプルダウン電流だけが生じることになる。
【００１９】
ＳＥＴ耐性強化回路の実施形態を図３に示す。図３の実施形態では、典型的な回路の全ての単一ＭＯＳＦＥＴ（例えば、図２として示される）が、図示のように接続されたＭＳＦＥＴペアと置き換えられる。これらのペアは、Ｖｎ１（ノード１）＞＝Ｖｎ３（ノード３）の場合に使用することができる。他の実施形態では、この電圧関係があてはまらない場合でも使用することができる。
【００２０】
図３に関しては、以下の説明は、右側のＮチャンネル構成にあてはまるが、同じ原理は、左側のＰチャンネル構成にも等しくあてはまる。図示された例示的な実施形態では、トランジスタは、シリコン・オン・インシュレータ（ＳＯＩ）プロセス技術を使用して製造されるが、他の実施形態も同様に可能である。Ｎチャンネル耐性回路では、トランジスタのボディＮ１は、インピーダンス素子Ｒ１によってｈｉｇｈにバイアスされる。これは、他のボディに結合したオプション全体に利点をもたらすことができるが、他のオプションも可能である。閾値電圧の低下によりＮ１が高いドライブ電流容量を持つようになるので、Ｎ１のボディをｈｉｇｈにバイアスすると、トランジスタの閾値電圧ＶＴが低下し、これに対応して過渡応答が改善される。更にＲ１は、Ｎ１の寄生ＢＪＴ（図示せず）にあるベース駆動電流を供給し、これによりＮ１がｈｉｇｈに駆動される場合にスイッチング速度を上げることもできる。
【００２１】
Ｒ１が線形抵抗器であることは、回路の全ての実施形態に必要ではなく、実際にはどのような電流制限素子であってもよい。１つの実施形態は、ディスクリート素子のない抵抗器を生成するためにボディ接続に関連した固有抵抗を使用するレイアウト技術によってＲ１を実施することであるが、Ｒ１はまた、他のどのような適切なマイクロ回路製造技術によって生成してもよい。例えば、固有抵抗を使用するために、ＮチャンネルＭＯＳＦＥＴのドレインとＰ＋ボディ接続領域間の距離を大きくすることで、Ｒ１のインピーダンスを増大させることができる。
【００２２】
再度図３を参照すると、トランジスタＮ１がオフのとき、Ｒ１がＤ＝Ｂであることを保証し、逆バイアス接合部がなく、従ってトランジスタＮ１に有感体積がないようにする。従って、トランジスタＮ１は、粒子の衝突の影響を受けない（又は少なくとも影響を受けにくい）。また図３の構成は、Ｎ２が粒子衝突に耐える場合にＮ１を透過することができるプルダウン電流を制限することによって耐性を改善する。図３に示された回路に加えて、Ｎ１のボディがドレイン電位と出力ノード電位との間の電圧を有するいずれかのノードに直接又はインピーダンスを介して結合されるような別の構成も可能である。
【００２３】
Ｒ１は、回路の要件に応じた大きさとすることができる。Ｒ１が十分大きい場合、全体の回路は、Ｎ１とＮ２がオフである（すなわち入力信号によって「オン」に駆動されていない）場合に、Ｎ１を通じて利用可能なプルダウン電流の制限により、ＳＥＴ／ＳＥＵに対して影響を受けないものとすることができる。しかしながら、Ｒ１の比較的大きな値は、高周波動作において考察された性能上の利点の一部を軽減する。他方、Ｒ１の値を小さくすることで、回路の（駆動）過渡性能が向上することになり、ＳＥＴ／ＳＥＵ耐性の点では幾分低下する。速度対耐性での適切なトレードオフを達成するのに使用できるＲ１の値の実質的な範囲がある。更に、図３のボディ結合構成は、同様に他の回路（例えば送信ゲート構成）にも拡張することができ、上述と同様の結果をもたらす。
【００２４】
インバータ構成に使用される例示的なＳＥＴ耐性回路を図４に示す。以下に説明される動作は、ＮＡＮＤゲート、ＮＯＲゲート、又は他の回路の１つの場所（図３で）の２つのトランジスタの挿入にも適用される。耐性強化技術は、実際には、図３に示されるように影響を受けやすい単一トランジスタ（Ｐチャンネル又はＮチャンネルのいずれか）を２つのトランジスタと置き換えることによって実際にどのようなＭＯＳ回路でも使用することができる。図４に関して、ＩＮがｌｏｗである場合、Ｐ１及びＰ２はオン、Ｎ２及びＮ１はオフであり、ＯＵＴはｈｉｇｈである。Ｎ１での粒子衝突は、Ｎ１には逆バイアスの接合部がなく、Ｎ２がオフであるので、ほとんど又は全く影響を与えず、その結果、ＶＳＳへのプルダウン電流経路は存在しない。更に、Ｎ２での衝突から生じるプルダウン電流はＲ２によって制限される。
【００２５】
ＩＮがｈｉｇｈである場合、Ｐ１及びＰ２はオフ、Ｎ２及びＮ１はオンであり、ＯＵＴはｌｏｗである。この場合、Ｐ１及びＰ２は、Ｎ１及びＮ２に関して上記に説明されたものと相補的な方法で回路に耐性を与える。更に具体的には、Ｐ２は逆バイアスの接合部が無く且つＰ１はオフであり、Ｐ２が衝突された場合の混乱の影響をＰ２が比較的受けないようにし、Ｒ１は、Ｐ１が衝突された場合にＰ１を通るどのようなプルアップ電流も制限するようになる。
【００２６】
代替の実施形態では、回路内のトランジスタのボディバイアス抵抗器は、同じトランジスタのドレイン以外のノードに結合することができる。例えば、図２のＮＡＮＤゲートでの２つのＮチャンネルトランジスタを置き換えるのに、４トランジスタＮチャンネルのスタックが使用される場合、スタックの下半分の抵抗器Ｒ１及びＲ２は、ＮＡＮＤゲートの出力に接続することができ、これはＮチャンネルスタックの上部トランジスタＮ１のドレインでもある。この代替構成を図５に示す。更に、Ｎ２のボディは、Ｎ４のソースなどの別の電位に接続することができる（別の接続は図示されていない）が、この代替のボディバイアスの実施形態においても、Ｎ３のソースに接続することができる。実際には、回路を耐性強化する必要性に応じてボディ接続構成のどのような組合せも可能である。従って、回路の１つのトランジスタは同じトランジスタの別の端子へのボディ接続を有することができ、別のトランジスタは、図５のＮ３のようにバイアスされたボディとすることができ、すなわち、バイアスされるトランジスタの端子以外の基準電圧ノード（固定又は可変とすることができる）への接続を備えている。
【００２７】
図１に示された粒子飛跡は、ＭＯＳＦＥＴのシリコン表面に対して垂直である。上述のように、粒子はどの方向にもＭＯＳＦＥＴを横断することができ、その結果、粒子は、図１のＭＯＳＦＥＴシリコンを通って水平に移動することができ、従って、２つのスタックトランジスタを横断する。例えば、これが図４のＮチャンネルトランジスタの両方に起こる場合、その応答は、図２の非耐性インバータについて上述されたのと同様になる。しかしながら、両方のＭＯＳＦＥＴを通る飛跡を含む立体角は、いずれか１つのＭＯＳＦＥＴを通る飛跡を提供する立体角よりも桁違いに小さくなる。ＳＥＴを引き起こすのに粒子が透過しなければならない立体角をこのように制限することによって、ＳＥＴの確率を極めて低減することができる。
【００２８】
例えば、典型的なＳＯＩプロセスは、０．２μｍのシリコンの厚み及び２μｍのトランジスタの幅をもたらすことができる。結果として生じた関心のある２つの角度は、以下の通りである。
ａｒｃｔａｎ（０．２／２）＝５．７゜
及び、
ａｒｃｔａｎ（２．０／２）＝４５゜
これは、ＳＥＴの影響を受けやすい単一ＭＯＳＦＥＴの周りの立体角の大きさの１／１２６である立体角をもたらす。耐性強化回路の２つのＭＯＳＦＥＴの間の距離を大きくすることで、脆弱性の立体角が更に低減されることになる。
【００２９】
本発明の例示的な実施形態を例証し且つ説明してきた。しかしながら、添付の請求項によって定義される本発明の精神及び範囲から逸脱することなく、変更及び修正を本発明に行うことができることを理解されたい。
【図面の簡単な説明】
【００３０】
【図１】シリコン・オン・インシュレータ（ＳＯＩ）技術のＮチャンネルＭＯＳＦＥＴレイアウト及び断面図である。
【図２】２つの典型的な従来技術のＣＭＯＳロジック回路図である。
【図３】耐性強化回路のＮチャンネル及びＰチャンネルの実施形態を示す図である。
【図４】例示的な耐性強化インバータ回路の概略図である。
【図５】例示的な耐性強化ＮＡＮＤ回路の概略図でる。
【図１】
2006526953.tif 000003
【図２】
2006526953.tif 000004
【図３】
2006526953.tif 000005
【図４】
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【図５】
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【手続補正書】
【提出日】平成18年2月3日(2006.2.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
放射線耐性強化回路であって、
ソース端子、ゲート端子、ドレイン端子、及びボディ端子を有する所与のトランジスタタイプの第１トランジスタと、
出力ノードに導電結合された第１ノードと、前記第１トランジスタのボディ端子に導電結合された第２ノードとを有する抵抗器と、
を備え、
前記第１トランジスタのボディ端子は、他のどのようなトランジスタのどのゲート、ドレイン、ソース、又はボディ端子への追加の接続を有さず、
前記回路が更に、
ソース端子と、前記第１トランジスタのゲート端子に導電結合されたゲート端子と、前記第１トランジスタのソース端子に導電結合されたドレイン端子と、ボディ端子とを有する、前記第１トランジスタと同じトランジスタタイプの第２トランジスタを備えることを特徴とする放射線耐性強化回路。
【請求項２】
前記出力ノードは、前記第１トランジスタのドレイン端子であることを特徴とする請求項１に記載の回路。
【請求項３】
前記第１トランジスタ及び前記第２トランジスタは、Ｎチャンネル電界効果トランジスタ（ＦＥＴ）であることを特徴とする請求項１に記載の回路。
【請求項４】
前記第１トランジスタ及び前記第２トランジスタは、ＮチャンネルＦＥＴであることを特徴とする請求項２に記載の回路。
【請求項５】
組合せられた前記第１トランジスタ及び前記第２トランジスタは、耐性強化が必要とされるいずれかの単一ＮチャンネルＦＥＴを置き換えることを特徴とする請求項３に記載の回路。
【請求項６】
前記第１トランジスタ及び前記第２トランジスタは、ＰチャンネルＦＥＴであることを特徴とする請求項１に記載の回路。
【請求項７】
前記第１トランジスタ及び前記第２トランジスタは、ＰチャンネルＦＥＴであることを特徴とする請求項２に記載の回路。
【請求項８】
組合せられた前記第１トランジスタ及び前記第２トランジスタは、耐性強化が必要とされるいずれかの単一ＰチャンネルＦＥＴを置き換えることを特徴とする請求項６に記載の回路。
【請求項９】
前記第２トランジスタのソース端子は、基準電位に導電結合され、前記第１トランジスタのドレイン端子は、前記回路の出力を含むことを特徴とする請求項３に記載の回路。
【請求項１０】
前記第２トランジスタのソース端子は、基準電位に導電結合され、前記第１トランジスタのドレイン端子は、前記回路の出力を含むことを特徴とする請求項４に記載の回路。
【国際調査報告】
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