(57)【要約】集積回路またはデバイス内の、間隔をあけた共通伝導形式の２つの打込み領域を相互接続するための偽装相互接続および該相互接続を形成する方法である。偽装相互接続は、間隔をあけた２つの打込み領域の間に、伝導形式が同じ共通伝導形式であり、かつ、該間隔をあけた２つの領域の間の領域をブリッジする導電チャネルを形成する第１の打込み領域、およびリバースエンジニアリングを防止するべく導電チャネルを偽装するための、間隔をあけた共通伝導形式の２つの打込み領域の間に、導電チャネルを覆って配置された、相対する伝導形式の第２の打込み領域を備えている。
2004518273.tif 000002
【特許請求の範囲】
【請求項１】
集積回路またはデバイス内の、間隔をあけた共通伝導形式の２つの打込み領域を、リバースエンジニアリングを抑制するやり方で相互接続するための偽装相互接続システムであって、
間隔をあけた２つの打込み領域の間に、伝導形式が前記共通伝導形式であり、かつ、前記間隔をあけた２つの領域の間の領域をブリッジする導電チャネルを形成する、集積回路またはデバイス内の第１の打込み領域と、
前記間隔をあけた共通伝導形式の２つの打込み領域の間に配置され、かつ、前記導電チャネルを覆う、集積回路またはデバイス内の相対する伝導形式の第２の打込み領域と
を備えた相互接続システム。
【請求項２】
前記導電チャネルを覆う前記第２打込み領域が、集積回路またはデバイスの主表面に対して直角をなす方向から見た場合に、前記導電チャネルの面積より広い面積を有する、請求項１に記載のシステム。
【請求項３】
前記間隔をあけた２つの打込み領域が、それぞれ２つの個別電界効果トランジスタ（ＦＥＴ）のソース接点および／またはドレイン接点を形成する、請求項１または２に記載のシステム。
【請求項４】
前記第２の打込み領域が、前記集積回路またはデバイス内の、導電チャネルが形成されていない領域上に設けられる、請求項１または２に記載の発明。
【請求項５】
集積回路またはデバイス内の、間隔をあけた共通伝導形式の複数の打込み領域を相互接続するための偽装相互接続システムであって、
間隔をあけた前記複数の打込み領域のうちの選択された打込み領域をそれぞれ相互接続する複数の相互接続部であって、前記複数の相互接続部の各々が、前記選択された打込み領域の間の領域をブリッジする埋込み導電チャネルを備えるところの相互接続部と、
前記集積回路またはデバイス内の、相対する伝導形式の少なくとも１つの打込み領域であって、相対する伝導形式の前記少なくとも１つの打込み領域が、前記複数の相互接続部の少なくとも大部分を覆うように配置されて、前記複数の相互接続部の前記少なくとも大部分を偽装するところの打込み領域と
を備えた相互接続システム。
【請求項６】
相対する伝導形式の前記少なくとも１つの打込み領域が、集積回路またはデバイスの主表面に対して直角をなす方向から見た場合に、複数の前記導電チャネルのうちの関連する少なくとも１つの総面積より広い面積を有する、請求項５に記載のシステム。
【請求項７】
前記間隔をあけた複数の打込み領域のうちの少なくとも選択された１つが、それぞれ隣接する電界効果トランジスタ（ＦＥＴ）のソース接点および／またはドレイン接点を形成する、請求項５または６に記載のシステム。
【請求項８】
第２の打込み領域が、前記集積回路またはデバイス内の、導電チャネルが形成されていない領域上に提供される、請求項５または６に記載の発明。
【請求項９】
集積回路またはデバイス内の共通伝導形式の２つの打込み領域の間の相互接続を提供し、かつ、偽装を施す方法であって、
前記共通伝導形式の第１の領域を打ち込むステップであって、前記第１の領域が、前記２つの打込み領域が形成された、または、形成されるべき位置の間に配置されるところのステップと、
前記共通伝導形式と相対する伝導形式の第２の領域を打ち込むステップであって、前記第２の領域が、少なくとも前記第１の領域を覆い、かつ、前記集積回路またはデバイスの主表面に直角をなし、濃度ピークが、前記第１の打込み領域の濃度ピークよりも半導体デバイスの前記主表面に接近している濃度分布を有しているところのステップと
を含む方法。
【請求項１０】
前記第１の領域が、前記第２の領域より大きいエネルギーで打ち込まれる、請求項９に記載の方法。
【請求項１１】
前記第２の領域が、前記第１の領域の打ち込みに先立って打ち込まれる、請求項９に記載の方法。
【請求項１２】
前記第１の領域が、前記集積回路またはデバイス内に形成されたトランジスタと関連ある活性領域の打込み時に打ち込まれる、請求項９に記載の方法。
【請求項１３】
前記活性領域が、ソース領域および／またはドレイン領域であり、かつ、前記トランジスタが、前記集積回路またはデバイス内に形成されたＦＥＴデバイスである、請求項１２に記載の方法。
【請求項１４】
前記共通伝導形式と相対する伝導形式の第２の領域を打ち込むステップが、前記集積回路またはデバイスの、活性領域間の相互接続が実際には存在しない、見せかけの相互接続である領域に、前記第２の領域を打ち込むことを含む、請求項９に記載の方法。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、半導体デバイスのリバースエンジニアリングを抑制または防止するように隠れたおよび／または偽装した打込み相互接続を有する半導体デバイスおよびその製造方法に関する。
【０００２】
（発明の背景）
半導体集積回路（ＩＣ）の設計および開発には、どちらかと言えば費用がかかり、実際に、近代の半導体デバイスおよびＩＣの製造に必要な複雑な構造、プロセスおよび製造技法を開発するためには、工学的才能に恵まれた多くの時間を必要としている。実際、ここ数年に渡って半導体ＩＣはますます複雑化しており、そのために、設計を成功裏に導くために必要な尽力は、極めて高価になっている。近代の集積回路の設計および開発には、専門技術力の高い、極めて高価な多くの工数が必要である。
【０００３】
他者は、集積回路の設計および開発に必要な経費を回避するためばかりでなく、新しい集積回路設計を市場に出すために必要な多大な時間を回避するために、既存の集積回路を分解し、徹底的に調べ上げるリバースエンジニアリングの実践に訴え、あるいは、集積回路を製造するために使用されている物理構造および方法を決定し、該集積回路を次にコピーするべく試行するための既存のＩＣの調査に訴えている。通常、主として回路の平面光学画像の獲得に依存しているこのリバースエンジニアリングは、本質的には集積回路の製造に必要な典型的な製造開発サイクルおよび経費を回避しようとするものである。
【０００４】
リバースエンジニアは、他者の尽力に「ただ乗り」しようとするものであるため、特に半導体集積回路の分野においては、様々な手法が開発され、リバースエンジニアを妨害するべく試行されている。例えば米国特許第４，５８３，０１１号を参照されたい。この特許によれば、デバイスに、事実上、リバースエンジニアには目視することができない空乏打込みが施されている。
【０００５】
通常、集積回路は、相互接続部によって相互接続された、典型的にはトランジスタ、ダイオード等の形態の極めて多数の能動素子を備えている。相互接続部は、集積回路デバイスの内部の様々なレベルに形成された金属構造によって提供されることがしばしばである。これらの金属構造は、半導体デバイス（半導体材料、絶縁材料等）に見られる他の構造と比較すると、適切なエッチ液が異なる速度で存在するとエッチ除去されるため、必要な時間および労力をリバースエンジニアリングタスクに割くことにより、リバースエンジニアには、集積回路内における能動素子の相互接続に使用されている金属導体の存在および構造を発見することができる。しかしながらリバースエンジニアリングに必要な時間および労力は、新しいＩＣの設計に必要な時間には及ばないため、リバースエンジニアリングは後を絶たない。実際に、リバースエンジニアの目的は、元のＩＣの模倣ワーキングコピーを製作することであり、リバースエンジニアは、元のＩＣが如何にして設計されたかについては意に介していない。リバースエンジニアは、既存のＩＣが、多くの国において、いくつかのマスクワーク保護の形でコピーに対して法律で保護されていることには躊躇しないように見受けられる。したがって、新しいＩＣ設計で費やされる夥しい投資を保護するためには、このような模倣コピーを思い止まらせるための他のステップまたは追加ステップが必要である。
【０００６】
（発明の概要）
本発明により、様々なデバイスと構造（例えばダイオード、トランジスタ、入出力接続、電源接続等）の間の相互接続部を隠すことによって集積回路のリバースエンジニアリングを防止する方法および装置が提供され、それによりリバースエンジニアによる、集積回路に見られるデバイスおよび構造の相互接続方法の決定がはるかに困難になる。
【０００７】
一態様では、本発明により、集積回路またはデバイス内の、間隔をあけた共通伝導形式の２つの打込み領域を相互接続するための相互接続部が提供される。この相互接続部は、間隔をあけた２つの打込み領域の間に、伝導形式が同じ共通伝導形式であり、かつ、該間隔をあけた２つの領域の間の領域をブリッジする導電チャネルを形成する第１の打込み領域、および間隔をあけた共通伝導形式の２つの打込み領域の間に、上記導電チャネルを覆って配置された、相対する伝導形式の第２の打込み領域を備えている。
【０００８】
他の態様では、本発明により、集積回路またはデバイス内の隣接する共通伝導形式の２つの打込み領域の間の相互接続を提供し、かつ、偽装を施す方法が提供される。この方法には、前記隣接する２つの打込み領域が形成された、あるいは形成されることになる位置の間に配置される、伝導形式が同じ共通伝導形式の第１の領域を打ち込むステップ、および第１の領域を覆い、かつ、濃度分布が集積回路またはデバイスの主表面に直角をなし、濃度ピークが、第１の打込み領域の濃度ピークよりも半導体デバイスの主表面に接近している、共通伝導形式とは相対する伝導形式の第２の領域を打ち込むステップが含まれている。
【０００９】
（詳細な説明）
図１は、集積回路内の２つの打込み能動素子１、２の一部の横断面図である。本発明は、デバイスの構造ではなく、本質的に相互接続を偽装するための技法に関しているため、図１には、２つの能動素子の一部しか示されていない。示されている能動素子１の部分は、当分野で極めて良く知られている技法による、例えば第１のＦＥＴトランジスタ１のドレインを提供し、かつ、Ｎ型ドーパントを有する打込み領域として形成されるＮ型領域１１である。Ｎ型領域１１が、ＦＥＴトランジスタではなく、ダイオードの一部、バイポーラトランジスタの一部、あるいはいくつかの他の半導体構造の一部を形成することができることについては、当然、当分野の技術者には認識されよう。示されている能動素子２の部分は、例えば第２のＦＥＴトランジスタ２のソースを形成しているＮ型領域１２である。領域１１および１２に帰属する１つまたは複数の機能は、本発明には特に重要ではなく、設計選択の問題として、任意の打込み半導体構造を表しているに過ぎない。
【００１０】
複雑な集積回路は、文字通り何百万もの活性領域を備えている。当然のことではあるが、すべての活性領域すなわちデバイスが、直ぐ隣の活性領域すなわちデバイスに結合されるわけではなく、これはけっして珍しいことではない。図１に関しては、活性領域１１および活性領域１２は、それらを使用する集積回路デバイスの設計により、相互接続を必要とすることが仮定されている。従来の技術では、活性領域１１および活性領域１２は、目下のところ、打込み領域１１と１２の間の露出表面１５に、金、アルミニウムまたは他の金属導体の薄層を提供することによって良好に相互接続されているが、本発明によれば、活性領域１１および１２は、２つの活性領域１１、１２を相互接続する導電チャネルを提供するＮ型打込み領域１３によって相互接続される。Ｎ型打込み１３を偽装するために、相対する伝導形式、この場合、例えばＰ型伝導形式の打込みが、領域１３によって形成された導電チャネルの直ぐ上の、より浅い領域１４中に打ち込まれている。
【００１１】
Ｐ型打込み１４を使用しない場合、図１に示す半導体デバイスの表面１５に向かって拡張する傾向にあるＮ型打込み１３を、ステインおよびエッチング技法によって発見することができることは、当分野の技術者には認識されよう。使用する打ち込みのタイプに応じて、表面１５の下側の領域のＮ型ドーパントの濃度を、表面１５に直接隣接する領域に対して十分に濃くすることができる。比較的深いＮ型打込み１３が導電経路を提供し、恐らく、打込みを形成するべく比較的高ドーズのドーパントを有している（例えば、導電経路打込み１３中のドーパントの適用量を、活性領域１１および１２の打ち込みに使用する適用量と同じ量にすることができる）。また、導電チャネルを形成している領域１３中の相対する伝導形式の材料を偽装するために、偽装打込み、すなわち打込み１４も比較的重く打ち込まれている。しかしながらこの偽装打込み１４は、導電打込み１３の深さと比較すると、比較的浅くなっている。
【００１２】
図１に部分的に示すタイプのＦＥＴトランジスタ構造の場合、偽装打込み１４の深さは０．１μｍ程度であり、一方、導電チャネル打込み１３の深さは０．２μｍ程度であることが好ましい。ＦＥＴトランジスタ構造の場合、図１に示す活性領域１１、１２が、しばしばこのようなＦＥＴトランジスタ構造のソース接点およびドレイン接点を形成していることについては、当分野の技術者には理解されよう。
【００１３】
Ｎ型領域１１とＮ型領域１２の間のＰ型打込みである偽装打込み１４が、導電経路を提供しないことについては、当分野の技術者には理解されよう。打込みの深さは、当分野で良く知られているように、打ち込みプロセスに使用するエネルギーによって制御されている。偽装打込み１４は、導電チャネル打込み１３を形成することになる打込みと比較した場合、比較的小さいエネルギーレベルで最初に形成されることが好ましい。打込み領域１４は、その分布範囲のピークを表面の近くに有していなければならない。続いて比較的大きいエネルギー打ち込みが実施され、領域１３が形成される。より大きいエネルギーを有する第２の打込みは、打込み領域１４の範囲分布ピークのピークから少なくとも２σの距離に、その分布範囲のピークを有していなければならない。値σは、打込み１４の範囲プロファイル分布幅に対応している。
【００１４】
リバースエンジニアの中には、Ｎ型打込みとＰ型打込みとを弁別することができるエッチングプロセスおよび／またはステインプロセスを有しているリバースエンジニアがいるため、このような能力を有するリバースエンジニアは、偽装領域１４の存在に対して、偽装領域１４が導電チャネル１３を隠すためにのみ使用されているものであるかどうかに注目することによって、隠れ導電チャネル１３の存在を推測することができる。リバースエンジニアは、領域１４を観察して（リバースエンジニアが、伝導形式の違いから領域１４と領域１１および１２とを区別することができると仮定して）、領域１４自体が導電経路を提供していないことに注目し、領域１４の目的が、その下に横たわっている打込み領域１３を隠すこと以外の何物でもないことを推論する。したがってリバースエンジニアは、偽装打込み１４の存在から、領域１１と１２の間の導電チャネルの存在を推測することができる。したがってこのような能力を有するリバースエンジニアを妨害するためには、隣接する２つの活性領域の間に相互接続部を形成することが望ましくない他の場所に、比較的浅い打込み１４を使用しなければならない。例えば２つの異なる能動素子に関連付けられる活性領域２１および２２が存在する図３を参照されたい。隣接する２つの活性領域を有している場合、回路の個々の設計要求に応じて、それらが相互接続され、あるいは相互接続されないことについては、当然、当分野の技術者には認識されよう。図３では、２つの領域２１、２２は相互接続されないことを仮定しているが、それにもかかわらず、２つの領域の間に偽装Ｐ型打込み領域２４が形成されている。図１に示す構造をいくつかの領域（相互接続を必要とする）に使用し、かつ、図３に示す構造を他の領域（相互接続を必要としない）に使用することにより、リバースエンジニアは、偽装打込み１４、２４の存在から相互接続部の存在を推測することはできない。当然のことではあるが、偽装打込み１４および２４は、必要に応じて同時に形成することができる。偽装打込み１４および２４は、考察および描写を単に分かり易くするために、異なる参照数表示で表されている。
【００１５】
図１および３に示す構成は、半導体チップ上で何度も繰り返され、チップの複雑さに応じて、場合によっては百万回以上に渡って繰り返される。実際に、偽装打込み１４、２４は、本質的に相互接続専用のチップ面積の１００％以上に渡って使用され、活性領域と活性領域の間がもっともらしく相互接続されているが、実際には相互接続されていない。したがって前記偽装打込み１４、２４は、集積回路またはデバイスの主表面に対して直角をなす方向から見た場合に、偽装打込みによって偽装される導電チャネルの面積より広い面積を有していることが好ましい。リバースエンジニアが、偽装打込み１４、２４の存在からだけでは、導電チャネルの存在を推測できない場合、リバースエンジニアにとっては、集積回路内の活性領域が如何にして相互接続されているかを正確に決定するための試行は、極めて困難な作業になる。何百万もの相互接続が存在し、かつ、さらに多くの場所に相互接続が存在している可能性があることを考慮すると（ただし、それは集積回路チップ上の回路の個々の要求によるものではない）、本発明は、相互接続が実際に存在している場所を突き止めようとするリバースエンジニアの試行を実行不可能なものにしている。
【００１６】
当然のことではあるが、本発明の実践の中には、リバースエンジニアをさらに混乱させるために、２つの能動素子の間の特定の領域に、図４に示すように偽装打込み１４、２４が使用されていない実践もある。したがって場所によっては、偽装打込み１４を用いることなく、図１および２に示す打込みチャネル１３が使用されている。
【００１７】
リバースエンジニアを混乱させればさせるほど、リバースエンジニアによる個々の集積回路のリバースエンジニアリングを妨害することができる。したがって個々のＩＣ設計に他の相互接続システム（スキーム）を同様に使用し、活性領域が如何に相互接続されているかをさらに偽装することもできる。近代の大規模ＩＣには何百万もの活性領域が存在するため、様々な相互接続方式を組み合わせることにより、単一のＩＣに共に使用することができる。例えば、米国特許第５，８６６，９３３号では、浅い打込みを使用して、２つの活性領域の間の相互接続を提供している。したがって本発明の実践の中には、他の相互接続を提供するために、単一チップ上の相互接続のいくつかに対して、本出願人の先行米国特許第５，８６６，９３３号の発明を始めとする他の発明を使用することにしてもよい。リバースエンジニアを混乱させればさせるほど、リバースエンジニアの努力を妨害する、より良い機会が得られる。
【００１８】
本発明を半導体デバイスおよびＩＣの製造に関連して使用する場合、このようなＩＣおよびデバイスを製造するために使用するプロセスには、本発明を使用するための追加処理ステップが必要であること、あるいは集積回路を製造するためのマスクを修正することにより、追加処理ステップを追加することなく本発明を利用することができることについては、当分野の技術者には認識されよう。本発明は、基本的には集積回路の製造者が使用する製造プロセスに依存している。したがって製造者の中には、半導体デバイスおよび集積回路の製造コストを追加することなく本発明を実施することができる製造者も存在していることであろう。それ以外の製造者には、半導体デバイスあるいはＩＣの製造コストを追加することになる追加処理ステップが必要であるが、リバースエンジニアリングに対して製造コストの追加に見合うだけの、よりローバストなデバイスが得られることを考慮すれば、半導体デバイスあるいはＩＣの追加製造コストは、十分に正当化される。
【００１９】
図２は、様々な領域の伝導形式が反転した、図１と同様の図である。第１のトランジスタ１のドレインおよび第２のトランジスタ２のソースを形成しているＮ型領域１１および１２は、集積回路においてはしばしば生じる１つの状況であることは、当分野の技術者には当然認識されようが、図２に示す構成が生じ得るため、完全性を期すために示したものである。図３および４に示す構造のＰ型バージョンについては、当分野の技術者には、これらのＰ型構造については容易に明らかであるため、簡潔性を期すべく本明細書には含まれていない。
【００２０】
図５は、ＩＣの微小部分の平面図である。４つのＦＥＴトランジスタＴ１〜Ｔ４が、ドレインＤ１〜Ｄ４、ソースＳ１〜Ｓ４およびゲートＧ１〜Ｇ４と共に示されている。ドレインＤ３およびソースＳ４は、埋込み打込み１３−１によって相互接続されているものとして画かれている。ドレインＤ４およびソースＳ２は、埋込み打込み１３−２によって相互接続されているものとして画かれている。実際には相互接続されていないが、まことしやかに相互接続された領域、および埋込み相互接続部１３−１および１３−２を覆っている領域は、すべて偽装打込み１４、２４で覆われている。既に指摘したように、偽装打込み１４、２４は、単一打込みプロセス時に打ち込まれることが好ましく、したがって本明細書においては、相互接続部を覆っている（数表示１４のラベルが振られている）場合と、実際には相互接続されていないが、まことしやかに相互接続された領域を覆っている（数表示２４のラベルが振られている）場合とを区別するためにのみ、異なる数表示が与えられている。実際には相互接続されていないが、埋込み相互接続１３が施されている領域は、当該ＩＣによって実行される特定の１つまたは複数の機能によって制御されている。図５に示す実施形態では、偽装打込み１４、２４が、ＩＣの主表面１５（図１および３参照）に直角をなす方向から見た場合、偽装打込み１４、２４によって偽装されている導電チャネル１３−１および１３−２の面積より実質的に広い面積を有していることは明らかである。
【００２１】
デバイスＴ１〜Ｔ４は、この実施形態ではＦＥＴとして識別されているが、活性領域を備え、そのうちのいくつかが例えばＳ２とＤ４の間のチャネル１３−２、あるいはＳ４とＤ３の間の導電チャネル１３−１などの導電チャネルによって相互接続された他のタイプの半導体デバイスを代表したものであることは、当分野の技術者には理解されよう。当然のことではあるが、他の相互接続パターンすなわち異なる相互接続パターンを、首尾良く実践に使用することができる。いずれの場合においても、領域１３−１、１３−２、Ｄ１、Ｓ２およびＳ４（および他の活性領域）の伝導形式は、この実施例では共通伝導形式の領域であることが好ましく、また、多くの集積回路に対しては、Ｎ型伝導形式の領域であることが好ましい。
【００２２】
以上、本発明について、本発明の好ましい実施形態を参照して説明したが、以上の説明により、当分野の技術者には、疑問の余地なく改変が可能であろう。したがって本発明は、特許請求の範囲による規定を除き、開示した実施形態に制限されるものではない。
【図面の簡単な説明】
【図１】
相互接続部を提供する隠れ打込みが施された２つの能動素子の一部を示す、半導体デバイスまたはＩＣの側断面図である。
【図２】
デバイスおよび相互接続部の優先形式が反転した、図１と比較した同様の図である。
【図３】
２つのトランジスタの活性領域の間に相互接続部が提供されない、図１と同様の図である。
【図４】
図３に示す打込みの偽装が省略された、図３と同様の図である。
【図５】
能動素子の活性領域を形成し、そのうちのいくつかが本発明に従って相互接続された多数の打込み領域を有する半導体デバイスまたはＩＣの平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際公開パンフレット】
2004518273.tif 000007
2004518273.tif 000008
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2004518273.tif 000010
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