(57)【要約】ゲート絶縁型半導体装置であって、半導体基板（１）を有し、この半導体基板（１）は、上表面を有し、且つ、少なくとも一つの電気的絶縁層（２２）を有する層状構造（２）から形成された絶縁されたゲート（２１，２２）を上表面の上に有している。ここで、前記層状構造（２）の少なくとも一つのストリップ（４１，４２）は、前記上表面の領域の上で、前記絶縁されたゲート（２１，２２）のエッジと第一のメインコンタクト（６）との間に配置されている。ゲート絶縁型半導体装置のための製造方法であって、下記工程を備える：前記層状構造（２）の中にセル・ウインドウ（３）を形成し；前記セル・ウインドウ（３）を部分的に覆い、前記層状構造の前記少なくとも一つのストリップ（４１，４２）を少なくとも部分的に覆うように広がる、少なくとも一つのプロセス・マスク（５１）を形成し；前記少なくとも一つのストリップ（４１，４２）は、前記少なくとも一つのプロセス・マスク（５１）のためのエッジとして用いられる。
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【特許請求の範囲】
【請求項１】
下記工程を備えたゲート絶縁型半導体装置セルを製造する方法であって：
（ａ）  半導体基板（１）のカソード側で、層状構造（２）の中にセル・ウインドウ（３）を形成する、ここで、
前記層状構造は、前記半導体基板（１）の上の酸化物層（２２）と、前記酸化物層（２２）の上のポリシリコン層（２１）と、を備え、
前記セル・ウインドウは、前記層状構造を前記基板まで部分的に取り除き、前記層状構造の少なくとも二つの絶縁されたストリップ（４１，４２）を前記セル・ウインドウの中に残すことにより形成され、
前記二つの絶縁されたストリップ（４１，４２）は、前記セル・ウインドウ（３）を、前記絶縁されたストリップと前記セル・ウインドウの外側のエッジとの間に位置する外側のセル・ウインドウ領域、及び、前記二つの絶縁されたストリップの間に位置する内側のセル・ウインドウ領域に、分割する；
（ｂ）  前記内側または外側のセル・ウインドウ領域にプロセス・マスクをそれぞれ取り付け、覆われていない他のセル・ウインドウ領域を介して、前記基板の中にドーパントを注入することにより、ドープされた領域（１１，１２）を前記半導体基板内に形成する；
当該方法は、下記特徴を備える：
（ｃ）  前記セル・ウインドウの形成工程の中でまたはその後に、前記絶縁されたストリップ（４１，４２）の前記層状構造の一部を前記基板まで更に取り除くことにより、開口（４１１、４２１）が形成され；
（ｄ）  前記開口（４１１、４２１）を介して、前記基板の中にドーパントを注入することにより、前記開口（４１１、４２１）の下側の前記半導体基板内に、ドープされた領域（１３）が形成される。
【請求項２】
下記構成を備えたゲート絶縁型半導体装置であって：
（ａ）  半導体基板（１）の、本質的に平面的なカソード側の層状構造（２）、当該層状構造は、セル・ウインドウ（３）の回りに配置され、前記半導体基板（１）の上の酸化物層（２２）、及び前記酸化物層（２２）の上のポリシリコン層（２１）を有する絶縁されたゲートを形成している；
（ｂ）  第一の導電型の第一のドープされた領域（１１）、当該領域は、前記セル・ウインドウ（１２）の中央の下側で、前記基板の中に広がっている；
（ｃ）  第一の導電型の第二のドープされた領域（１２）、特に、浅いベース領域（１２）、当該領域は、前記第一のドープされた領域（１１）に隣接する前記セル・ウインドウの外側のエッジの下側で、前記半導体基板の中に広がっている；
（ｄ）  第二の導電型の少なくとも一つの第三のドープされた領域（１３）、特に、ソース領域（１３）、当該領域は、前記第一のドープされた領域（１１）に隣接する前記第二のドープされた領域（１２）の中に、部分的に広がっている；
（ｅ）  第一のメインコンタクト（６）、当該第一のメインコンタクトは、前記上表面に配置され、前記第一のドープされた領域（１１）及び前記第三のドープされた領域（１３）に電気的に接続されている；
当該装置は、下記特徴を備える：
（ｆ）  少なくとも二つの絶縁されたストリップ（４１，４２）が、前記セル・ウインドウ（３）内で、前記絶縁されたゲート（２１）と前記第一のメインコンタクト（６）との間に配置されていて、前記セル・ウインドウ（３）を、外側のセル・ウインドウ領域と内側のセル・ウインドウ領域に分割し、ここで、前記外側のセル・ウインドウ領域は、前記二つの絶縁されたストリップと絶縁されたゲート（２１）との間、且つ、前記第三のドープされた領域（１３）の上側に配置され、前記内側のセル・ウインドウ領域は、前記二つの絶縁されたストリップの間に配置されていて、前記メイン・コンタクト（６）を有し、前記ストリップは、前記半導体基板の上面の上の酸化物層と、前記酸化物層の上面の上のポリシリコン層と、を有している；
（ｇ）  前記二つのストリップは、開口（４１１、４２１）を有している；
（ｈ）  前記第三のドープされた領域（１３）は、前記開口の下側で前記基板の中に広がり、前記外側のセル・ウインドウ領域の下側の第三のドープされた領域（１３）を前記第一のメインコンタクト（６）に電気的に接続する。
【請求項３】
下記特徴を備えた請求項２に記載のゲート絶縁型半導体装置：
前記開口（４１１、４２１）の長さの、ストリップの長さに対する比率は、所望のエミッタ・バラスト抵抗に適合するように設計されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の分野に関係する。本発明は、特に、請求項１から７までの前提部分にそれぞれ記載されているような、ゲート絶縁型半導体装置を製造するための方法、及びゲート絶縁型半導体装置に関係する。
【背景技術】
【０００２】
現行の技術では、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）セルにおけるカソードを製造するため、通常、浅いベース領域及びソース領域が、半導体基板の中にセルフ・アライン・プロセスによって形成され、ここで、ソース領域はベース領域の一部に配置される。このことは、ポリシリコン層（このポリシリコン層は、製造されるデバイスの中でゲートとして用いられる）を、これらの領域を形成する際に必要とされるドープ工程のためのハードマスクとして用いることにより、即ち、セル・ウインドウ（ドープ工程の実施前にポリシリコン層の中に形成される）を介してドープをすることにより、実現される。様々な幾何学的形状が、ＩＧＢＴセルに対して共通であり、それらは、セル・ウインドウの形状により特徴付けられ、その形状は、線状、円形、正方形、その他などである。
【０００３】
一般的に、複数のセルは、共通の一つの半導体基板上に形成される。しかしながら、もし、そのサイズが、広く入手可能な半導体ウエハと同等なＩＧＢＴセルが必要とされる場合には、半導体基板当たり、唯一つのセルしか形成することができない。ドーピングは、一般的に、注入及びそれに続く拡散工程によって、行われるが、拡散および／または注入のみまたは他の方法によって、行われることも可能である。
【０００４】
改善された安全動作領域（ＳＯＡ：safe operating area）を備えたＩＧＢＴを製造するために、特に、２０００Ｖを超える定格を有する高電圧デバイスを製造するためには、複合構造のベース領域が、しばしば採用される。この複合構造のベース領域は、浅いベース領域に加えて、深いベース領域を有し、これらの浅いベース領域及び深いベース領域は、部分的に、互いに重なり合っている。深いベース領域は、浅いベース領域と比較して、幅が狭く、且つ高濃度でドープされている。即ち、深いベース領域は、上記のポリシリコン層に対して平行な少なくとも一つの方向に、より小さい寸法を有している。
【０００５】
従って、深いベース領域を付け加えるために、上記のセル・ウインドウを部分的にマスクするドープ用マスクが、必要になる。このドープ用マスクは、最良のデバイス性能を実現するためには、セル・ウインドウに対して、正確に位置合せされていなければならない。位置合せの誤差は、閾値電圧のコントロール困難な変動を生じさせ、ＳＯＡ性能を低下させるおそれがある。
【０００６】
正確なマスクの位置合せが必要になる他のプロセス工程は、ソース・コンタクトの形成である。もし、コンタクト・マスクの位置合せに誤差が生ずると、ソース・コンタクトとチャネルとの間のソース領域の幅が、対応する設計値から変動する。しかしながら、もし、ソース領域の幅が、ＩＧＢＴセルの全体にわたって変化したら、短絡能力の低下が生じるであろう。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、先に述べたタイプのゲート絶縁型半導体装置セルにおいて、深いベース領域および／またはソース・コンタクトと、ソース領域および／または浅いベース領域および／またはセル・ウインドウとの間の正確な位置合せを可能にするゲート絶縁型半導体装置セルを製造するための方法を提供することにある。また、位置合せ誤差、特に、ソース・コンタクトの位置合せ誤差に起因する性能低下を小さくすることが可能な、ゲート絶縁型半導体装置セルを提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的は、請求項１に記載された方法により、また、請求項７に記載された半導体装置により、実現される。
【０００９】
本発明の方法において、セル・ウインドウが、層状構造の中に形成される。前記層状構造は、セル・ウインドウの内側に、層状構造の少なくとも一つのストリップが残されるように、半導体基板の上表面の上に配置される。セル・ウインドウの部分的マスキングが必要とされる後続するプロセス工程のために、少なくとも第一のプロセス・マスクが形成され、それによって、少なくとも一つの第一のストリップが前記第一のプロセス・マスクのための第一のエッジとして機能するように構成される。このことは、少なくとも一つの追加的な後続のプロセス工程のための第一のプロセス・マスクのエッジの位置が、セル・ウインドウに対して正確に規定されると言う優位性をもたらす。
【００１０】
好ましくは、少なくとも一つの追加的な層、特に、プロセス・マスクを追加するための酸化物層即ちプライマー（primer）が配置され、それによって、プロセス・マスクが追加される前に、その層が、少なくとも一つのストリップ、および／または、セル・ウインドウを取り囲んでいる層状構造のメイン部分を少なくとも部分的に覆うように構成される。
【００１１】
本発明の方法の好ましい変形形態において、少なくとも第一のストリップが、絶縁されたストリップとして、即ち、セル・ウインドウを取り囲んでいる層状構造のメイン部分とは接触せずに、形成される。もし、この層状構造が、少なくとも一つの導電層で構成される場合、従って、セル・ウインドウを取り囲んでいる導電層の第一の部分（メイン部分）と、第一のストリップにより構成される導電層の第二の部分との間に、電気的接続が残らない。導電層の第二の部分は、従って、当該デバイスが動作しているとき、電気的にアクティブではない。このことは、ＩＧＢＴセルを製造する際、エミッタ・コンタクトを形成するために必要となる後続のエッチング工程の際の、潜在的なゲート−エミッタ短絡の問題のためのプロセス感受性を改善すると言う優位性をもたらす。
【００１２】
本発明の方法の好ましい変形形態において、第一のプロセス・マスクが、深いベース領域を追加するための、ドープ用マスクとして用いられる。この深いベース領域は、存在するドープ用マスクを用いて、第一の導電型のドーパントでドープを行うことによって、好ましくは、注入及び後続の拡散によって、形成される。このことは、深いベース領域が第一のストリップに対して正確に位置合せされると言う優位性をもたらす。
【００１３】
好ましくは、ドープ用マスクは、その後に除去され、後続するプロセス工程で、好ましくは、それぞれ、第一の及び第二の導電型のドーパントの注入及び後続の拡散によって、浅いベース領域及びソース領域が形成される。このようにして、深いベース領域、浅いベース領域及びソース領域は、互いに対して正確に位置合せされる。
【００１４】
本発明の方法の、もう一つの好ましい実施形態では、第一のプロセス・マスクが、コンタクト・マスクとして用いられる。ソース領域が、コンタクト・マスクが形成する前に、セル・ウインドウを介して、第二の導電型のドーパントでドープを行うことにより、追加される。次いで、コンタクト・マスクが適切な位置に配置された後、第一のメインコンタクトが、ソース領域を貫通してエッチングをすることにより、形成される。第一のメインコンタクトのセル・ウインドウ内での正確な位置合せが、実現される。
【００１５】
本発明の方法の他の好ましい変形形態において、第一のプロセス・マスクが、ドープ用マスクとして用いられる。第一のプロセス・マスクの除去及び複数の中間のプロセス工程の後、第二のプロセス・マスクが追加され、それによって、上記ストリップが、前記第二のプロセス・マスクのためのエッジとしても、用いられる。ここで、第二のプロセス・マスクは、好ましくは、コンタクト・マスクとして用いられる。
【００１６】
本発明による方法の他の好ましい変形形態において、一つまたはそれ以上の、好ましくは全てのストリップが、後続のプロセス工程で取り除かれる。
【００１７】
請求項７による本発明の半導体装置において、層状構造の少なくとも一つのストリップが，半導体基板の上表面の第三の領域上で、ゲートのエッジと第一のメインコンタクトとの間に配置される。このことは、第一のメインコンタクトのゲートのエッジに対する位置合せ誤差により生ずる短絡性能の低下が、現状技術の半導体装置と比べて小さくなると言う優位性をもたらす。
【００１８】
本発明の半導体装置の好ましい実施形態において、層状構造の導電層の第二の部分（前記導電層の第二の部分は、少なくとも一つのストリップによって構成されている）は、第一のメインコンタクトに電気的に接続される。このようにして、位置合せ誤差に起因する短絡性能の低下が、完全に取り除かれる。
【００１９】
更なる、優位性のある実施形態は、従属請求項の中に見出すことができる。
【発明を実施するための最良の形態】
【００２０】
本発明について、以下のテクストにおいて、実施形態及びその図面を参照しながら、より詳細に説明する。これらの図面の中で使用されている参照符号については、参照符号のリストの中で説明されている。原則として、同一の参照符号は、同一の部分を指すために使用されている。
【００２１】
図１に、ｎ−ドープ・半導体基板１の断面図を示す。層状構造２は、酸化物層２２とポリシリコン層２１を有し、半導体基板１の上表面の上に配置されている。図２，３，４及び５に、半導体基板１の中にＩＧＢＴセルのカソードを製造する方法を示す。第一のステップにおいて、図２の斜視図及び図３ａの断面図に示されているように、層状構造２の中にセル・ウインドウ３が作られる。好ましくは、フォトリソグラフィ技術において当業者により知られている標準的な方法が、必要な場合には、層状構造２を取り除くために使用される。
【００２２】
セル・ウインドウ３は、次のように形成される；即ち、層状構造２の絶縁されたストリップ４１の第一の列、及び、層状構造２の絶縁されたストリップ４２の第二の列が、それぞれの列の中に少なくとも一つの開口４１１及び４２１が作られるように、セル・ウインドウ３の内側に残される。ポリシリコン層２１の第二の部分は、絶縁されたストリップ４１，４２により構成され、セル・ウインドウ３を取り囲んでいるポリシリコン層２１の第一の部分（メイン部分）には電気的に接続されておらず、従って、当該デバイスが動作しているとき、電気的にアクティブではない。
【００２３】
このことは、後続のコンタクト・エッチの際の、潜在的なゲート−エミッタ短絡の問題に対して、プロセス感受性を改善すると言う優位性をもたらす。
【００２４】
次いで、第一のプロセス・マスク５１（典型的にはフォトレジスト）が形成され、それによって、図３ｂに示されているように、前記第一のプロセス・マスク５１が、セル・ウインドウ３を部分的に覆い、且つ、ストリップ４１及び４２を少なくとも部分的に覆う。幅ｗ１及びｗ２は、好ましくは、プロセス・マスク５１の位置についての代表的な不確定性と比べて大きい。即ち、ｗ１及びｗ２の寸法は、好ましくは、数マイクロメータ、好ましくは２〜３マイクロメータである。
【００２５】
次いで、深いｐ＋ベース領域１１が、図３ｄに示されているように、第一のイオン注入工程、及び後続の第一の導電型のドーパント（例えば、ボロン）の第一の拡散工程によって形成される。このことにより、良好な安全動作領域（ＳＯＡ）性能を備えたＩＧＢＴセルが作り出される。イオン注入工程の間、ストリップ４１，４２は、プロセス・マスクのエッジとして機能する。従って、その結果得られる第一の注入プロファイル１１ａは、図３ｃに示されているように、上記ストリップの位置によって、縦方向に関して限定される。第一のプロセス・マスク５１は、更なるプロセシング工程のために、取り除くことが可能である。
【００２６】
追加のプロセシング工程が、ＩＧＢＴセルを完成するために、必要となる。第一の導電型のドーパントを有する浅いｐ−ベース領域１２は、図４ｂに示されているように、再度、第二の注入ステップによって、追加され、その結果、図４ａに示されているように、第二の注入プロファイル１２ａが得られる。このとき、注入が、セル・ウインドウ３の全断面に渡って行われる。第二の拡散工程の後、浅いｐ−ベース領域１２が得られる。
【００２７】
後続する工程において、第二の導電型のドーパント（例えば、砒素またはリン）を有するｎ＋ソース領域１３が、図４ｃに示されているように、好ましくは、第三の注入ステップ及びそれに続く第三の拡散工程によって、追加される。
【００２８】
次いで、本発明の好ましい実施形態において、第二のプロセス・マスク５２が、図５ａに示されているように、形成される。後続するコンタクト・エッチ工程において、この第二のプロセス・マスク５２は、再びマスクのエッジとして機能するストリップ４１及び４２とともに、コンタクト・マスクとして使用される。エミッタ・コンタクト６が、図５ｂに示されているように、ｎ＋ソース領域１３を通るエッチングによって、ストリップ４１とストリップ４２の間の領域に形成され、その結果得られるコンタクト・ウエルに金属を充填することによって、エミッタ・コンタクト６と深いｐ＋ベース領域１１の間に、良好な電気的接続が形成される。
【００２９】
図２から５に示された上記製造プロセスによって得られるＩＧＢＴセルのカソードが、図６に示されている。ここに示された構造は、いわゆるミニ・ストリップ・デザインである。
【００３０】
図７ａは、図６の構造の、Ａ−Ａ’線に沿い且つＺ軸に対して垂直な断面図を示している。代替的なデザイン、いわゆるフル・ストリップ・デザインが、図７ｂに示されている。開口４１１及び４２１は、各ストリップ４１，４２と、ｎ＋ソース領域１３の外側の部分（セル・ウインドウ３を取り囲む層状構造２の第一の部分（メイン部分）との間に位置している）が、分散された抵抗（エミッタ・コンタクト６と直列であって、エミッタ・バラスティングと区別される）を介して、ミッタ・コンタクト６に電気的に接続されることを確保する。開口のストリップの全長に対する比率の関係は、ＩＧＢＴセルのデザインにおいて、重要なファクターである。
【００３１】
このアプローチの基本となるアイデアは、次のようなものである；即ち、もし、エミッタ電流が局所的に増大したとき、エミッタ・バラスト抵抗を通る電圧低下も増大し、それによって、エミッタ電流が減少し、エミッタ電流の方向を変えて、ｎ＋ソース領域１３の他の領域の方向に向ける。このことは、より均一な電流分布を作り出すと言う優位性をもたらす。
【００３２】
本発明の他の好ましい実施形態において、電気的接続が、エミッタ・コンタクト６と、ストリップ４１，４２により構成されるポリシリコン層２１の第二の部分との間に形成される。このことは、好ましくは、ストリップ４１，４２の内、コンタクト・マスク５２によって覆われていない部分が、コンタクト・エッチ工程の間に、同時に取り除かれることにより、且つ、エミッタ・コンタクト６の厚さを適切に選択することにより、実現される。
【００３３】
本発明の他の好ましい実施形態において、ストリップ４１及び４２は、深いｐ＋ベース領域１１が形成された後、ドライ・エッチ工程によって除去される、ドライエッチ・マスクが、ポリシリコン層２１の内、ドライ・エッチ工程で除去されない部分に、特に、セル・ウインドウ３を取り囲んでいるポリシリコン層２１の第一の部分（メイン部分）（即ち、将来のゲート領域）に、形成される。このことは、本発明による方法の他の好ましい変形形態において、特別な優位性を有している。この変形形態では、残されるストリップが閉ループ（例えば、矩形、円形、六角形、その他）を形成するような状態で、層状構造のセル・ウインドウ３が形成される。
【００３４】
図８に、本発明によるゲート絶縁型半導体装置の縦方向の断面図が示されている。この装置は、半導体基板１の底部に形成されたｐ−ドープ・アノード領域１４を有するＩＧＢＴ構造を表している。前記ｐ−ドープ・アノード領域１４は、アノード電極７に電気的に接続されている。低温度酸化物層８が、ポリシリコン層２１の上面及び周囲に配置され、ポリシリコン層２１をエミッタ・メタライゼイション９から電気的に絶縁している。この実施形態においては、ポリシリコン層２１の第二の部分のストリップ４１，４２と、エミッタ・メタライゼイション９またはエミッタ・コンタクト６のいずれとの間にも、電気的接続がない。
【００３５】
図９に、本発明による半導体装置のストリップおける、開口の一つを通る他の縦方向断面図が示されている。
【００３６】
本発明による半導体装置の好ましい実施形態において、ストリップ４１，４２によって構成されるポリシリコン層２１の第二の部分と、エミッタ・メタライゼイション９及びエミッタ・コンタクト６との間に、電気的な接続が存在する。
【図面の簡単な説明】
【００３７】
【図１】上表面の上に配置された層状構造を備えた半導体基板の断面図を示す。
【図２】ＩＧＢＴセルのカソードを製造する方法を示す。
【図３ａ】ＩＧＢＴセルのカソードを製造する方法を示す。
【図３ｂ】ＩＧＢＴセルのカソードを製造する方法を示す。
【図３ｃ】ＩＧＢＴセルのカソードを製造する方法を示す。
【図３ｄ】ＩＧＢＴセルのカソードを製造する方法を示す。
【図４ａ】ＩＧＢＴセルのカソードを製造する方法を示す。
【図４ｂ】ＩＧＢＴセルのカソードを製造する方法を示す。
【図４ｃ】ＩＧＢＴセルのカソードを製造する方法を示す。
【図５ａ】ＩＧＢＴセルのカソードを製造する方法を示す。
【図５ｂ】ＩＧＢＴセルのカソードを製造する方法を示す。
【図５ｃ】ＩＧＢＴセルのカソードを製造する方法を示す。
【図５ｄ】ＩＧＢＴセルのカソードを製造する方法を示す。
【図６】図２から５に示された製造プロセスに作られるＩＧＢＴセルのカソードを示す。
【図７ａ】図６に示された構造の断面図を示す。
【図７ｂ】図６に示された構造の断面図を示す。
【図８】本発明によるゲート絶縁型半導体装置を示す。
【図９】本発明によるゲート絶縁型半導体装置を示す。
【符号の説明】
【００３８】
１・・・半導体基板、
１１・・・第一のドープされた領域（深いｐ＋ベース）、
１１ａ・・・第一の注入プロファイル、
１２・・・第二のドープされた領域（浅いｐ−ベース）、
１２ａ・・・第二の注入プロファイル、
１３・・・第三のドープされた領域（ｎ＋ソース）、
１４・・・ｐ−ドープ・アノード領域、
２１・・・導電層（ポリシリコン層）、
２２・・・電気的絶縁層、
３・・・セル・ウインドウ、
４１・・・第一のストリップ、
４２・・・第二のストリップ、
４１１・・・第一の開口、
４２１・・・第二の開口、
５１・・・第一のプロセス・マスク（ドープ用マスク）、
５２・・・第二のプロセス・マスク（コンタクト・マスク）、
６・・・第一のメインコンタクト（エミッタ・コンタクト）、
７・・・アノード・メタライゼイション、
８・・・低温度酸化物、
９・・・カソード・メタライゼイション。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
2006509355.tif 000006
【図３ｃ】
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【図３ｄ】
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【図４ａ】
2006509355.tif 000009
【図４ｂ】
2006509355.tif 000010
【図４ｃ】
2006509355.tif 000011
【図５ａ】
2006509355.tif 000012
【図５ｂ】
2006509355.tif 000013
【図５ｃ】
2006509355.tif 000014
【図５ｄ】
2006509355.tif 000015
【図６】
2006509355.tif 000016
【図７ａ】
2006509355.tif 000017
【図７ｂ】
2006509355.tif 000018
【図８】
2006509355.tif 000019
【図９】
2006509355.tif 000020
【国際調査報告】
2006509355.tif 000021
2006509355.tif 000022