(57)【要約】改善された基準電圧の発生について説明している。実施例において、メモリ区画は、ワード線とビット線によって相互接続された複数のメモリセルを含む。複数の基準セルが提供される。ビット線は基準セルを含む。メモリ区画のビット線が、ビット線のグループ内へ提供される。グループ内の基準セルのみが、検知ウインドウを改良するための基準セル電荷の変動を平均化するために相互接続される。
2006503388.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリ区画と；
第２の方向にメモリセルを結合するワード線と；
第１の方向にメモリセルを結合するビット線と；
複数の基準セルであって、ビット線が基準メモリセルを含むことと；
前記メモリ区画のビット線が、ビット線のグループに分けられ、グループ内における少なくともいくつかの前記基準セルが、前記基準セル電荷の変動を平均化するために相互接続される、集積回路。
【請求項２】
前記メモリセルが直列構成で配列される請求項１に記載の集積回路。
【請求項３】
前記メモリセルが折れ曲がったビット線構成で配列される請求項１に記載の集積回路。
【請求項４】
前記メモリセルが開放ビット線構成で配列される請求項１に記載の集積回路。
【請求項５】
前記メモリセルが強誘電体メモリセルである請求項１に記載の集積回路。
【請求項６】
前記メモリセルが直列構成で配列される請求項５に記載の集積回路。
【請求項７】
前記メモリセルが折れ曲がったビット線構成で配列される請求項５に記載の集積回路。
【請求項８】
前記メモリセルが開放ビット線構成で配列される請求項５に記載の集積回路。
【請求項９】
少なくともいくつかのグループでグループ内にある前記基準メモリセルが相互接続される請求項１に記載の集積回路。
【請求項１０】
前記相互接続された基準セルが、キャパシタと前記基準メモリセルのトランジスタとの間で相互接続される請求項９に記載の集積回路。
【請求項１１】
少なくとも１つの冗長要素を有する冗長区画であって、前記冗長要素が、前記メモリ区画において不具合ビット線を修復するためのｎ冗長ビット線からなり、ｎはその値が２以上の整数である、ことから更になる請求項９に記載の集積回路。
【請求項１２】
前記相互接続された基準セルが、キャパシタと前記基準メモリセルのトランジスタとの間で相互接続される請求項１１に記載の集積回路。
【請求項１３】
グループ内の前記基準メモリセルが相互接続される請求項１に記載の集積回路。
【請求項１４】
前記相互接続された基準セルが、キャパシタと前記基準メモリセルのトランジスタとの間で相互接続される請求項１３に記載の集積回路。
【請求項１５】
少なくとも１つの冗長要素を有する冗長区画であって、冗長要素が、前記メモリ区画において不具合ビット線を修復するためのｎ冗長ビット線からなり、ｎは、その値が２以上の整数である、ことから更になる請求項１３に記載の集積回路。
【請求項１６】
前記グループがｎビット線からなる請求項１５に記載の集積回路。
【請求項１７】
前記相互接続された基準セルが、キャパシタと前記基準メモリセルのトランジスタとの
間に相互接続される請求項１６に記載の集積回路。
【請求項１８】
前記メモリ区画のビット線が、検知増幅器へ結合される第１および第２のビット線を有する列の中に形成される請求項１に記載の集積回路。
【請求項１９】
前記相互接続された基準セルが、キャパシタと前記基準メモリセルのトランジスタとの間に相互接続される請求項１８に記載の集積回路。
【請求項２０】
少なくとも１つの冗長要素を有する冗長区画であって、冗長要素が、前記メモリ区画において不具合ビット線を修復するためのｎ冗長ビット線列からなり、ｎは、その値が２以上の整数である、ことから更になる請求項１８に記載の集積回路。
【請求項２１】
前記グループがｎビット線からなる請求項２０に記載の集積回路。
【請求項２２】
前記相互接続された基準セルが、キャパシタと前記基準メモリセルのトランジスタとの間に相互接続される請求項２１に記載の集積回路。
【請求項２３】
グループ内の前記基準メモリセルが相互接続される請求項１７に記載の集積回路。
【請求項２４】
前記相互接続された基準セルが、キャパシタと前記基準メモリセルのトランジスタとの間に相互接続される請求項２３に記載の集積回路。
【請求項２５】
少なくとも１つの冗長要素を有する冗長区画であって、冗長要素が、前記メモリ区画において不具合ビット線を修復するためのｎ冗長ビット線列からなり、ｎは、その値が２以上の整数である、ことから更になる請求項２３に記載の集積回路。
【請求項２６】
前記グループがｎの列を含む請求項２５に記載の集積回路。
【請求項２７】
前記相互接続された基準セルが、キャパシタと前記基準メモリセルのトランジスタとの間に相互接続される請求項２６に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ集積回路（ＩＣ）に関し、特に強誘電体メモリＩＣに関するものである。
【背景技術】
【０００２】
ジルコン酸チタン酸鉛（ＰＺＴ）のような強誘電性金属酸化物セラミック材料は、強誘電性半導体メモリ装置への利用のために研究されてきた。図１は、トランジスタ１３０と強誘電体キャパシタ１４０を有する従来の強誘電体メモリセル１０５を示している。キャパシタ電極１４２は、プレート線１７０へ結合され、別のキャパシタ電極１４１は、トランジスタへ結合され、そのトランジスタは、トランジスタのゲートに接続されるワード線１５０の状態（活性または不活性）によってビット線１６０からのキャパシタを選択的に結合または分離する。複数のメモリセルは、ワード線と、ビット線を介して相互されて、アレーを形成する。検知増幅器は、メモリセルにアクセスするためにビット線へ結合される。
【０００３】
情報は、残留分極としてキャパシタ内に保存される。メモリセルが読み込まれた場合、読み出し信号は、ビット線上に生成される。読み出し信号電圧は、ＶＨＩもしくはＶＬＯであり、ロジック１もしくは０がメモリセル内に保存されるか否かに依存している。読み出し信号は、検知増幅器による基準電圧と比較され、増幅される。基準電圧は、ＶＬＯとＶＨＩとの間のレベル（検知ウインドウ）に設定される。通常、動作電圧約２．５ＶのＩＣ用のＶＬＯは約０．６Ｖ、ＶＨＩは１．２Ｖである。
【０００４】
基準電圧は、基準セル法を使用して生成され得る。通常、基準セルは、各ビット線に提供され、基準電圧を生成するためにプレバイアスされる。基準セルは、基準ワード線および基準プレート線に結合される、という点を除き、メモリセルに類似している。例えば、基準電荷を生成するために基準セルへ「０」を書き込み、その基準電荷はセル信号（例：「０」の非切替読み込み）を受信した基準電荷から反対のＢＬに連続的に共有されることにより、プレバイアスが実行される。基準セルの大きさは、通常のメモリセルと比べて、より高いセル容量を生成するために選択されるべきである。何故なら、基準信号（基準セルの「０」信号）は、実際のメモリセルの「０」と「１」との間の信号でなければならないからである。
【０００５】
読み出し信号は、基準ビット線上の基準セルによって生成された基準電圧と比較される。一般に、読み出し信号は、図２に示すように、電圧値全体に分配される。これは、異なるセルによるビット線の容量のプロセスによる変動、もしくは差異のような、様々な理由によるものである。基準電圧２６６は、最適な検知ウインドウ２９４を得るために、ロジック０および１の読み出し信号の分布２０４、および２０６との間になるように選択される。
【０００６】
メモリセルアレイのように、基準セルによって生成された電荷も、レンジ２６８内で分配される。基準信号の分布は、効率的に検知ウインドウを減らす。例えば、ロジック１の信号検知ウインドウ２９６は、基準セル分布の終点とロジック１の読み出し信号の分布（２９８）の始点との間を効率的に減少させる。特に将来の動作電圧減少のための、より小さな検知ウインドウを有する設計の場合に、検知の不具合を生じる。
【非特許文献１】「１Ｔ１Ｃ  ＦｅＲＡＭ上の均一な主および基準ビット線電圧発生のためのパルス調整電荷制御法」，Sｙｍｐ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ，ｐ．１２５，２００１年６月。
【非特許文献２】「高密度連鎖の強誘電体ランダムアクセスメモリ（連鎖ＦＲＡＭ）」ＩＥＥＥ  Ｊｒｎｌ．ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３３，ｐｐ．７８７−７９２，１９９８年５月。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ｎ個のビット線ＢＬ０−ＢＬｎ−１を有する基準セル３１４０−３１４ｎ−１アレーの異なる基準セル間の偏差を減らすために、図３に示すように、基準セルトランジスタ３７４とコンデンサ３７６との間の容量線３７６によって相互接続される。アレー内の全ての基準セルの相互接続は、例えば、Ｋａｎｇらの、「１Ｔ１Ｃ  ＦｅＲＡＭ上の均一な主および基準ビット線電圧発生のためのパルス調整電荷制御法」，Sｙｍｐ  ｏｎ  ＶＬＳＩ
Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ，ｐ．１２５，２００１年６月，によって説明されており、本発明の目的に関する参照として本明細書に全て組み込まれる。しかし、このような方法において、１つの基準セル不具合は、アレー全体の不具合をもたらす。
【０００８】
前述の論議から、基準セル電荷分布の少ない、改善された基準セル方法が提案されることが望ましい。
【課題を解決するための手段】
【０００９】
本発明は、メモリ集積回路（ＩＣ）について、特に、メモリＩＣにおける基準電圧の発生に関するものである。実施例において、メモリＩＣは、複数のメモリセルを有するメモリ区画を含む。そのメモリセルは、ワード線による第１の方向、および第２の方向にあるビット線によって相互接続される。複数のメモリセルによって、メモリ区画が形成される。ビット線は、基準セルを含む。実施例において、メモリ区画のビット線は、グループに分けられ、グループ内の少なくともいくつかの基準セルは、基準セルの電荷変動を平均化するために相互接続される。基準セルの電荷変動を平均化する工程によって、より狭い基準電圧分布が形成され、その分布が検知ウインドウを増加する。これは、信頼性を改善し、生産性を向上させる。
【発明を実施するための最良の形態】
【００１０】
本発明は、改善した基準セル法による強誘電体メモリＩＣに関するものである。図４に、本発明による１つの実施例を示す。メモリアレー４０２を同図に示す。メモリアレーは、図１に示すような、ワード線、ビット線、およびプレート線によって相互接続される、複数の強誘電体メモリセルからなる。ビット線が第２の方向にあり、ワード線とプレート線は、第１の方向にある。実施例において、メモリアレーは、第１、２区画４２１ａ−ｂを含む。他の多くのメモリ区画も活用され得る。検知増幅器（ＳＡバンク）のバンク４７５は、ワード線とプレート線方向に沿った区画間に配置される。区画のビット線は、ＳＡバンクの検知増幅器へ結合される。列復号器４８５は、ビット線方向に沿ったブロックの側面に配置される。列復号器は、例えば、ワード線とプレート線のドライバを含む。
【００１１】
ある実施例において、基準セルはビット線の１つの終端に結合され、区画の基準セル領域４３２を生成する。例えば、基準セルは、ＳＡバンクに結合された終端とは反対のビット線の終端上に配置される。基準セルが反対側の終端でも、ビット線の他の部分で有用である。
【００１２】
一対のビット線は、ＳＡバンクにおける検知増幅器へ結合されて、列４１５を形成する。セルは、一対のビット線のうちの１つのビット線から選択される。選択されたセルは、個別のビット線上に読み出し信号を生成する。一対のビット線の他方のビット線は、基準ビット線として作用する。基準ビット線における基準セルは基準電圧を生成する。読み出し信号は、基準ビット線の基準電圧と比較される。
【００１３】
実施例において、アレーのメモリセルは、開放ビット線構造において配置される。アレーの列４１５は、より詳細に表わされている。列は、一対のビット線４５０ａと４５０ｂを含み、メモリ区画４２１ａと４２１ｂのそれぞれからの１つを含む。各ビット線は、複数のメモリセル４０５と１つの基準セル４１４からなる。ビット線あたり１つ以上の基準セルよりも有用である。メモリアレーは、折れ曲がったビット線構成のような、他のタイプの構成でも、配列され得る。折れ曲がり構成において、一対のビット線のビット線は、同一のメモリ区画からのものである。直列構造のような、他の構造も有用である。直列構造については、例えば、Ｔａｋａｓｈｉｍａ等の「高密度連鎖の強誘電体ランダムアクセスメモリ（連鎖ＦＲＡＭ）」ＩＥＥＥ  Ｊｒｎｌ．ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３３，ｐｐ．７８７−７９２，１９９８年５月，に記載されており、全ての目的に関する参照として本明細書に組み込まれる。
【００１４】
ＩＣ処理工程において、メモリセルが動作不能となるような欠陥が生じる。歩留まりを改善するために、メモリセルの冗長区画４９０が形成される。冗長区画は、１つ以上の冗長要素４９２を含む。冗長区画を、説明のためのメモリ区画の分離ユニットとして示す。冗長区画が、必ずしもメモリ区画から分離される必要がないことは当然である。ある実施例において、冗長要素は、複数のビット線からなる。冗長要素は、例えば列の冗長である。例えば、ビット線数は、２−８の間である。他の大きさの冗長要素も有用である。一般に、冗長要素は、同数のビット線を有する。異なる数のビット線による冗長要素も有用である。冗長要素におけるビット線数が、設計の必要性に適合するように選択され得る。
【００１５】
ある実施例において、メモリアレーは、冗長要素によってそれぞれ交換可能な、冗長ユニットに分けられる。メモリアレーの冗長ユニットにおいて、１つ以上の不具合セルが発生した場合、不具合冗長ユニットは、冗長要素で置き換えることにより修復され得る。修復され得る不具合冗長ユニットの数は、冗長区画における冗長要素の数と同数である。冗長は、ヒューズのような、従来の方法を介してもたらされ得る。
【００１６】
本発明における１つの実施例において、メモリアレーの冗長ユニット内の基準セルの少なくともいくつかは、基準セルの電荷変動を平均化するために相互接続される。冗長ユニット内の全ての基準セルは、相互接続されるのが望ましい。
【００１７】
上述のように、本発明により、従来の基準セル法による悪影響を及ぼさずに基準セル分布の平均化が可能になる。図５は、本発明の１つの実施例による、基準セルの分布を示す。図に示すように、基準セル分布５６８は、図２の従来の基準セル法に比べてさらに狭い。基準セル分布を狭める工程は、さらに大きな検知ウインドウ（例：ロジック１の読み出し信号用２９８）を生む結果になる。さらに、冗長ユニット内の基準セルを相互接続した場合のみ、１つ以上の不具合冗長セルが全体のアレーに悪影響を与えないと思われる。さらに、冗長ユニット中の不具合冗長セルは、冗長要素によって修復され得る。
【００１８】
本発明では詳細な実施例を示し、述べてきたので、当業者は改変と改良は発明の精神と範囲から逸脱せず実現できるであろう。従って、本発明は上述の参照に限定されず、それと等価な全てのものは請求事項の範囲内にある。
【図面の簡単な説明】
【００１９】
【図１】従来の強誘電体キャパシタ。
【図２】従来の強誘電体メモリアレーにおける、読み出し信号の配置図。
【図３】従来の基準セル法を示す図。
【図４】本発明の実施例による、基準セル法を示す図。
【図５】本発明の実施例による、基準セル法を示す図。
【図１】
2006503388.tif 000003
【図２】
2006503388.tif 000004
【図３】
2006503388.tif 000005
【図４】
2006503388.tif 000006
【図５】
2006503388.tif 000007
【手続補正書】
【提出日】平成16年8月6日(2004.8.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリ区画と；
第２の方向にメモリセルを結合するワード線と；
第１の方向にメモリセルを結合するビット線と；
複数の基準セルであって、ビット線が基準メモリセルを含むことと；
前記メモリ区画のビット線が、ビット線のグループに分けられ、グループ内における少なくともいくつかの前記基準セルが、前記基準セル電荷の変動を平均化するために相互接続され、異なるグループの基準セルは相互接続されないことによって、機能しない基準セルが単一グループの不具合の最大値になることを特徴とする、集積回路。
【請求項２】
前記メモリセルが直列構成で配列される請求項１に記載の集積回路。
【請求項３】
前記メモリセルが折れ曲がったビット線構成で配列される請求項１に記載の集積回路。
【請求項４】
前記メモリセルが開放ビット線構成で配列される請求項１に記載の集積回路。
【請求項５】
前記メモリセルが強誘電体メモリセルである請求項１に記載の集積回路。
【請求項６】
前記メモリセルが直列構成で配列される請求項５に記載の集積回路。
【請求項７】
前記メモリセルが折れ曲がったビット線構成で配列される請求項５に記載の集積回路。
【請求項８】
前記メモリセルが開放ビット線構成で配列される請求項５に記載の集積回路。
【請求項９】
少なくともいくつかのグループでグループ内にある前記基準メモリセルが相互接続される請求項１に記載の集積回路。
【請求項１０】
前記相互接続された基準セルが、キャパシタと前記基準メモリセルのトランジスタとの間で相互接続される請求項９に記載の集積回路。
【請求項１１】
少なくとも１つの冗長要素を有する冗長区画であって、前記冗長要素が、前記メモリ区画において不具合ビット線を修復するためのｎ冗長ビット線からなり、ｎはその値が２以上の整数である、ことから更になる請求項９に記載の集積回路。
【請求項１２】
前記相互接続された基準セルが、キャパシタと前記基準メモリセルのトランジスタとの間で相互接続される請求項１１に記載の集積回路。
【請求項１３】
グループ内の前記基準メモリセルが相互接続される請求項１に記載の集積回路。
【請求項１４】
前記相互接続された基準セルが、キャパシタと前記基準メモリセルのトランジスタとの間で相互接続される請求項１３に記載の集積回路。
【請求項１５】
少なくとも１つの冗長要素を有する冗長区画であって、冗長要素が、前記メモリ区画において不具合ビット線を修復するためのｎ冗長ビット線からなり、ｎは、その値が２以上の整数である、ことから更になる請求項１３に記載の集積回路。
【請求項１６】
前記グループがｎビット線からなる請求項１５に記載の集積回路。
【請求項１７】
前記相互接続された基準セルが、キャパシタと前記基準メモリセルのトランジスタとの間に相互接続される請求項１６に記載の集積回路。
【請求項１８】
前記メモリ区画のビット線が、検知増幅器へ結合される第１および第２のビット線を有する列の中に形成される請求項１に記載の集積回路。
【請求項１９】
前記相互接続された基準セルが、キャパシタと前記基準メモリセルのトランジスタとの間に相互接続される請求項１８に記載の集積回路。
【請求項２０】
少なくとも１つの冗長要素を有する冗長区画であって、冗長要素が、前記メモリ区画において不具合ビット線を修復するためのｎ冗長ビット線列からなり、ｎは、その値が２以上の整数である、ことから更になる請求項１８に記載の集積回路。
【請求項２１】
前記グループがｎビット線からなる請求項２０に記載の集積回路。
【請求項２２】
前記相互接続された基準セルが、キャパシタと前記基準メモリセルのトランジスタとの間に相互接続される請求項２１に記載の集積回路。
【請求項２３】
グループ内の前記基準メモリセルが相互接続される請求項１７に記載の集積回路。
【請求項２４】
前記相互接続された基準セルが、キャパシタと前記基準メモリセルのトランジスタとの間に相互接続される請求項２３に記載の集積回路。
【請求項２５】
少なくとも１つの冗長要素を有する冗長区画であって、冗長要素が、前記メモリ区画において不具合ビット線を修復するためのｎ冗長ビット線列からなり、ｎは、その値が２以上の整数である、ことから更になる請求項２３に記載の集積回路。
【請求項２６】
前記グループがｎの列を含む請求項２５に記載の集積回路。
【請求項２７】
前記相互接続された基準セルが、キャパシタと前記基準メモリセルのトランジスタとの間に相互接続される請求項２６に記載の集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
ＸＰ−００  ２２  ５８  ８８７は、複数のメモリセルを有するメモリ区画からなる集積回路を示している。ワード線は、メモリセルを第１の方向に結合し、ビット線を第２の方向に結合している。更に、複数の基準セルが、基準セル電荷の変動を平均化するために相互接続され、ビット線のグループ内で接続される。しかしながら、ビット線のグループ内にある全ての基準セルが相互接続された場合、１つの基準セルの不具合は、全体のメモリグループに影響を及ぼす。
ＸＰ−０１  ０２  ４５  ９５３は、ビット線接続からの距離が最も遠いセルが選択された場合の、ビット線によって相互接続された区画内で配列された強誘電体キャパシタを有する集積回路および、選択されたセル区画において電圧降下を克服するためのダミーセルを用いたワード線を開示する。
日本公開特許第０５１１４７４１号は、セルがビット線で結合された、不揮発性メモリを開示している。単一の基準が単一のキャパシタによって作られることにより、電荷変動の平均は達成されていない。
米国特許第６，３１７，３５５号は、不揮発性メモリ装置を開示し、基準セル区画へ添付されたビット線およびワード線によって相互接続されたメモリセルを開示している。更に、アドレスの際の不具合が、追加された冗長メモリ区画によって克服されたことを示している。しかし、基準セルの不具合を克服するための、あるいは単一基準セルの不具合による装置全体のダメージを減らすための、簡単な方法はない。
ジルコン酸チタン酸鉛（ＰＺＴ）のような強誘電性金属酸化物セラミック材料は、強誘電性半導体メモリ装置への利用のために研究されてきた。図１は、トランジスタ１３０と強誘電体キャパシタ１４０を有する従来の強誘電体メモリセル１０５を示している。キャパシタ電極１４２は、プレート線１７０へ結合され、別のキャパシタ電極１４１は、トランジスタへ結合され、そのトランジスタは、トランジスタのゲートに接続されるワード線１５０の状態（活性または不活性）によってビット線１６０からのキャパシタを選択的に結合または分離する。複数のメモリセルは、ワード線と、ビット線を介して相互されて、アレーを形成する。検知増幅器は、メモリセルにアクセスするためにビット線へ結合される。


【手続補正書】
【提出日】平成17年1月19日(2005.1.19)
【手続補正１】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正２
【補正方法】変更
【補正の内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
ＸＰ−００  ２２  ５８  ８８７は、複数のメモリセルを有するメモリ区画からなる集積回路を示している。ワード線は、メモリセルを第１の方向に結合し、ビット線を第２の方向に結合している。更に、複数の基準セルが、基準セル電荷の変動を平均化するために相互接続され、ビット線のグループ内で接続される。しかしながら、ビット線のグループ内にある全ての基準セルが相互接続された場合、１つの基準セルの不具合は、全体のメモリグループに影響を及ぼす。
ＸＰ−０１  ０２  ４５  ９５３は、ビット線接続からの距離が最も遠いセルが選択された場合の、ビット線によって相互接続された区画内で配列された強誘電体キャパシタを有する集積回路および、選択されたセル区画において電圧降下を克服するためのダミーセルを用いたワード線を開示する。
日本公開特許第０５１１４７４１号は、セルがビット線で結合された、不揮発性メモリを開示している。単一の基準が単一のキャパシタによって作られることにより、電荷変動の平均は達成されていない。
米国特許第６，３１７，３５５号は、不揮発性メモリ装置を開示し、基準セル区画へ添付されたビット線およびワード線によって相互接続されたメモリセルを開示している。更に、アドレスの際の不具合が、追加された冗長メモリ区画によって克服されたことを示している。しかし、基準セルの不具合を克服するための、あるいは単一基準セルの不具合による装置全体のダメージを減らすための、簡単な方法はない。
ジルコン酸チタン酸鉛（ＰＺＴ）のような強誘電性金属酸化物セラミック材料は、強誘電性半導体メモリ装置への利用のために研究されてきた。図１は、トランジスタ１３０と強誘電体キャパシタ１４０を有する従来の強誘電体メモリセル１０５を示している。キャパシタ電極１４２は、プレート線１７０へ結合され、別のキャパシタ電極１４１は、トランジスタへ結合され、そのトランジスタは、トランジスタのゲートに接続されるワード線
１５０の状態（活性または不活性）によってビット線１６０からのキャパシタを選択的に結合または分離する。複数のメモリセルは、ワード線と、ビット線を介して相互接続されて、アレーを形成する。検知増幅器は、メモリセルにアクセスするためにビット線へ結合される。
【手続補正書】
【提出日】平成17年1月19日(2005.1.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
ｎ個のビット線ＢＬ０−ＢＬｎ−１を有する基準セル３１４０−３１４ｎ−１アレーの異なる基準セル間の偏差を減らすために、図３に示すように、基準セルトランジスタ３７４とコンデンサ３７６との間の導電線３７８によって相互接続される。アレー内の全ての基準セルの相互接続は、例えば、Ｋａｎｇらの、「１Ｔ１Ｃ  ＦｅＲＡＭ上の均一な主および基準ビット線電圧発生のためのパルス調整電荷制御法」，Sｙｍｐ  ｏｎ  ＶＬＳＩ
Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ，ｐ．１２５，２００１年６月，によって説明されており、本発明の目的に関する参照として本明細書に全て組み込まれる。しかし、このような方法において、１つの基準セル不具合は、アレー全体の不具合をもたらす。
【国際調査報告】
2006503388.tif 000008
2006503388.tif 000009
2006503388.tif 000010