(57)【要約】【課題】低解像度工程を用いるアクティブ・プレートの製造方法、及び対応するアクティブ・プレートの設計を行うこと。【解決手段】アクティブ・マトリックス液晶ディスプレイの蓄積容量は、第1電極(10)に横方向に重なり合う第2の電極（28）を有するために形成される。薄膜トランジスタのドレイン（30）は、ゲート電極(2)を横切って延在する。蓄積容量のゲート電極(2)及び第1電極(10)は、単一の金属被覆層から形成される。ゲート電極(2)と第一電極(10)の幅は、工程変動に対して、平行して変化する傾向を示すであろう。この平行する変動は、キックバック電圧のその後に続く変動をキャンセルする傾向がある。
2004527012.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
ゲート電極を規定しかつ更に前記基板に渡って縦方向に延在する第1の蓄積容量電極を規定している第1の金属被覆層と、
ソース電極及びドレイン電極並びに第2の蓄積容量電極を規定している第2の金属被覆層と、
前記ソース電極と前記ドレイン電極との間に薄膜トランジスタ本体を形成している半導体本体層と、
前記第1の蓄積容量電極と前記第2の蓄積容量電極との間の絶縁層とを含み、
前記ドレイン電極は、前記ゲート電極の幅を横切って延在し、かつ前記第2の蓄積容量電極は、前記第1の蓄積容量電極の横方向のエッジと重なり合うアクティブ・プレート。
【請求項２】
前記ゲート電極の前記幅は、前記第1の蓄積容量電極の前記幅の0.8倍から1.2倍である請求項１に記載のアクティブ・プレート。
【請求項３】
前記半導体本体は、前記ゲート電極上に縦方向に延在する請求項1又は2に記載のアクティブ・プレート。
【請求項４】
前記第2の蓄積容量電極は、その幅が前記ドレイン電極の前記幅の2倍以内である複数の素子から形成される請求項1から3のいずれかに記載のアクティブ・プレート。
【請求項５】
前記複数の素子は、前記第1の蓄積容量電極を横切って横方向に延在する請求項４に記載のアクティブ・プレート。
【請求項６】
前記第2の蓄積容量電極は、前記第1の蓄積容量電極の幅を横切って横方向に延在する複数の素子から形成されており、かつ、少なくとも一つの縦素子によって相互に接続されている請求項5に記載のアクティブ・プレート。
【請求項７】
請求項1から6のいずれかに記載のアクティブ・プレートと、パッシブ・プレートと、前記アクティブ・プレートと前記パッシブ・プレートとの間の液晶とを含んでいる液晶ディスプレイ。
【請求項８】
基板上にゲート電極及び前記基板に渡って縦方向に延在する第1の蓄積容量電極を規定している第1の金属被覆層を規定精度が低いパターニング工程を用いて堆積及びパターニングし、
絶縁層を堆積し、
薄膜トランジスタ本体を形成している半導体本体層を規定精度が低いパターニング工程を用いて堆積及びパターニングし、
ソース電極及びドレイン電極及び第2の蓄積容量電極を規定している第2の金属被覆層を規定精度が高い工程を用いて堆積及びパターニングするステップを含んでおり、
前記第2の蓄積容量電極は、前記第1の蓄積容量電極の側面エッジと重なり合っているアクティブ・プレートの製造方法。
【請求項９】
前記ドレイン電極は、前記ゲート電極の前記幅を横切って延在する請求項8に記載の方法。
【請求項１０】
前記規定精度が高い工程は、フォトリソグラフィー工程で、かつ前記規定精度が低い工程は、印刷工程である請求項8又は9に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、蓄積容量を含んでいるアクティブ・プレート、及びアクティブ・プレートの製造方法、特に、蓄積容量、画素構造体、及びアクティブマトリクス型液晶ディスプレイなどに用いられるアクティブ・プレートの製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型液晶ディスプレイ（AMLCDs）は、ラップトップ・パーソナルコンピュータなどの多くの応用分野で、高精度が高いディスプレイを提供するために広く用いられている。この種のアクティブマトリクス型液晶ディスプレイでは、個々の画素電極に対応する各トランジスタは、液晶表示素子を駆動するために用いられている。それらのトランジスタには、通常、薄膜トランジスタ（TFT）が用いられる。
【０００３】
従来、アクティブマトリクス型液晶ディスプレイは、アクティブ画素電極およびこれに対応するTFTドライブトランジスタを担持しているアクティブ・プレートと、アクティブ・プレートに対向する、対極を支持しているパッシブ・プレートとを含み、アクティブ・プレートとパッシブ・プレートとの間には液晶がはさまれている。
【０００４】
図1には、従来のAMLCDのアクティブ・プレートの平面図が示されている。図2には、図1のA−Aに沿った断面が示されている。アクティブ・プレートは、実質的に平坦な基板1上に形成される。行電極2と列電極4とは、アクティブ・プレート中を、実質的に垂直な方向に延在する。ゲート電極6は、各々の画素素子の下部ゲートを形成するために、行電極2から分かれて延在する。絶縁領域8は、行電極2と列電極4とを分離している。容量電極10は、同様に、アクティブマトリクス内に、行電極2に対して並列に延在する。
【０００５】
絶縁層16は、ゲート絶縁層を形成するためにゲート電極6上に形成され、かつ容量誘電体を形成するために容量電極10上に形成されている。半導体領域12は、絶縁層16上に形成されている。半導体領域12は、ゲート絶縁層16上でソース領域34からドレイン領域36に延在する、下側のドープされていないアモルファスシリコン層14と、ソース領域34及びドレイン領域36で高ドープされているコンタクト領域18とを含む。ソースコンタクト32は、ソース領域34に接続されていて、ドレインコンタクト30は、ドレイン領域36に接続されている。スプール24は、列電極4から延在してソースコンタクト32に接続されている。
【０００６】
薄膜トランジスタ（TFT）構造体は、半導体領域12と、ゲート電極6と、絶縁層16と、ソース及びドレインのコンタクト領域18とによって形成されている。
【０００７】
TFT構造体は、絶縁層20によって覆われている。バイアホール22は、この絶縁層20を介してドレインコンタクト30に接続されている。透明画素電極26は、通常、酸化インジウム錫で形成され、バイアホール22を介してドレインコンタクト30に接続されている。蓄積容量は、画素電極26と容量線10との間に形成される。このために、上部容量電極28は、蓄積容量電極10上の絶縁層16より上に、各々の画素に形成される。透明画素電極26は、バイアホール22を介して上部容量電極28に接続されている。
【０００８】
上記の単一の画素電極及びTFT構造体が、マトリックス画素を規定するために、基板1中に繰り返し形成されている。
【０００９】
アクティブ・プレートを形成するための、画素電極アレーの典型的な製造工程では、構造体を構成するために用いられる各種層をパターン化するために、フォトリソグラフィー工程及びエッチング工程が用いられる。いくつかの製造工程では、マスク層を4枚しか用いないという提案がされていたが、多数の製造工程では、5枚のマスク層が採用されている。複数の材料層を堆積すること、各々の材料層上にフォトレジストを規定すること、及び、その後に各々の材料層を95％程度にエッチングする又は現像させることが必要であるので、可能なコスト削減にも限界がある。さらに、フォトリソグラフィー工程は、設備投資コストが高く、スループットが制限されている工具を用い、かつ、高価なフォトレジスト及び現像液を大量に消費するという高コスト工程である。
【００１０】
その結果、アクティブマトリックスプレートを製作するために、低コスト・低解像度工程、例えば、印刷工程、を用いるという提案がなされた。残念なことに、印刷工程は、従来のフォトリソグラフィー工程と比較して、解像度及びアラインメント精度が劣る。さらに、グラビア・オフセットのような印刷工程では、形体のテールエッジから外へ延在する材料層に、ヘア又はテールが残存する傾向がある。これらのヘア又はテールは、ショートを引き起こすことがある。したがって、アクティブ・プレートを、印刷法を用いて製造することは、非常に困難である。
【００１１】
したがって、低解像度工程を用いるアクティブ・プレートの製造方法、及びそれに対応するアクティブ・プレートの設計が必要とされている。
【発明の開示】
【課題を解決するための手段】
【００１２】
本発明によれば、基板と、ゲート電極を規定すると共に更に前記基板中に縦方向に延在する第1の蓄積容量電極を規定している第1の金属被覆層と、ソース電極及びドレイン電極及び第2の蓄積容量電極を規定している第2の金属被覆層と、前記ソース電極と前記ドレイン電極との間の薄膜トランジスタ本体を形成している半導体本体層と、第1の蓄積容量電極と第2の蓄積容量電極との間の絶縁層とを含み、前記ドレイン電極は、前記ゲート電極の幅を横切って延在し、かつ前記第2の蓄積容量電極は、前記第1の蓄積容量電極の横方向のエッジと重なり合うアクティブ・プレートが、提供される。
【００１３】
このように、第2の容量電極は、第1の容量電極を横切って延在し、かつドレイン電極は、ゲート電極を横切って延在する。
【００１４】
通常、特定の層の線幅についての工程変動は、基板に渡って徐々に変動する。したがって、ゲート電極及び第1の蓄積容量電極が双方とも同じ第1の金属被覆層に形成されることから、ゲート電極の線幅及び第1の蓄積容量電極の線幅の変動は、同一である傾向にある。ドレイン電極が、ゲートの幅を横切って延在し、かつ第2の蓄積容量電極が、第1の容量電極を横切って延在するので、蓄積容量は、ゲート−ドレイン容量と平行して変化する傾向にある。したがって、これらの2つの量の比であるキックバック電圧は、ゲート電極の第1の容量電極と第1の金属被覆層とを規定するために用いられるパターニング工程における変動性に依存する率は、はるかに小さくなるであろう。
【００１５】
第2の蓄積容量電極は、その幅がドレイン電極の幅の2倍以内である複数の素子から形成しても良い。これによって、第2の金属被覆層の幅の変動による、キックバック電圧の感度の減少を可能にする場合がある。複数の素子は、第1の蓄積容量電極に対して実質的な法線方向に延在する場合がある。
【００１６】
いくつかの実施例の場合、第2の蓄積容量電極は、第1の蓄積容量電極の幅を横切って横に延在する複数の素子から形成されており、かつ縦方向に延在する少なくとも一つの素子によって相互に接続されている場合がある。この構造によって、第1の金属被覆層と第2の金属被覆層のいずれについての幅の変動に対しても、キックバック電圧の感度が低下する。
【００１７】
アクティブ・プレートには、１以上の層を規定精度が低いパターニング工程により形成することを可能にする特徴を組み込んでもよい。例えば、半導体本体を、ゲート電極に渡って縦方向に延在させ、これにより、半導体本体から延在するいかなるヘア又はテールも、短絡回路の形成によって、この構造に大きな影響を及ぼすことなしにゲート電極上に残存するようにさせてもよい。
【００１８】
ゲート電極は、基板に渡って縦方向に延在していてもよい。それらは、実質的に一定の幅を有していてもよい。これらの特徴は、ゲート電極層に対して規定精度が低いパターニング工程を使用することを促進する。
【００１９】
アクティブ・プレートを、アクティブ・プレートとパッシブ・プレートとの間に液晶が配置された液晶ディスプレイに組み込んでもよい。
【００２０】
また、本発明は、アクティブ・プレートの製造方法に関し、基板上にゲート電極及び前記基板に渡って縦方向に延在する第1の蓄積容量電極を規定している第1の金属被覆層を規定精度が低いパターニング工程を用いて堆積及びパターニングし、絶縁層を堆積し、薄膜トランジスタ本体を形成している半導体本体層を規定精度が低いパターニング工程を用いて堆積及びパターニングし、ソース電極及びドレイン電極及び第2の蓄積容量電極を規定している第2の金属被覆層を規定精度が高い工程を用いて堆積及びパターニングするステップを含んでおり、前記第2の蓄積容量電極は、前記第1の蓄積容量電極の側面エッジと重なり合っている。
【００２１】
この重なり合っている第2の蓄積容量電極によって、いくつかの層、特に第1の金属被覆層をパターン化するために用いる規定精度が低い工程の使用からの、不利な効果を低下させる。特に、このように製造されたデバイスでは、このように製造されなかった場合に比して、キックバック電圧が小さな変動を示す場合がある。
【００２２】
いくつかの実施例では、規定精度が高い工程によって、フォトリソグラフィー工程を行い、規定精度が低い工程によって、印刷工程を行ってもよい。
【００２３】
ドレイン電極は、ゲート電極の幅を横切って延在していてもよい。
【００２４】
この構造体は、蓄積容量が、TFTの2つの電極間容量の如何なる変動にも追随する傾向があることが、望まれる応用例であれば、如何なるものにも、適している。
【発明を実施するための最良の形態】
【００２５】
つぎに、単なる一例として、本発明の特定の実施例が、添付の図面によって説明される。全ての図は、単に模式的であり、特に、比率が一定でないことに留意する必要がある。
【００２６】
図3は、本発明の薄膜デバイスの典型的な製造方法のステップの模式的な平面図を示す。図4は、このようにして製造される薄膜デバイスの図3のB−Bを通る断面を示す。この実施例では、デバイスは、アクティブマトリクス型液晶ディスプレイのアクティブ・プレートである。
【００２７】
この例示的な実施例のアクティブ・プレートの製造方法は、基板1から開始される。基板1は、図示するように、実質的に平面である上表面40を有する、ガラスのような透明材料から製造される。
【００２８】
第1の金属被覆層2、10は、基板1の表面40に印刷される。第1の金属被覆層2、10は、基板1中に延在する複数の行電極2と、行電極2に対して並列に同様に基板1中に延在する複数の蓄積容量線10とによって規定される。明瞭のため、図3には、1つの行電極2及び1つの蓄積容量線10のみが示されるが、多数の行電極2及び蓄積容量線10がアレーを製造するために設けられる場合があることはいうまでもない。
【００２９】
第1の金属被覆層2、10は、行電極2に対して並列な行方向42に向けて、基板1内に印刷される、単一のオフセット印刷操作によって印刷される。ディスプレイ用のアレー領域では、行電極2及び蓄積容量電極10の双方は、実質的に一定幅である。行電極2及び蓄積容量電極10の端部に生じるいかなるテール44も、ディスプレイ領域の外側で生じるので、ほとんど影響を及ぼさない。
【００３０】
その後、窒化シリコンのゲート誘電層16が、基板1全体に渡って形成される。
【００３１】
つぎに、各半導体アイランド12が、形成される。これらは、真性アモルファスシリコン（i水素化アモルファスシリコン（i a-Si:H））層14と、その後に、ドープされたアモルファスシリコン（n+水素化アモルファスシリコン（n+a-Si:H））層18とを堆積させることによって形成される。各々の層は、同じ形のマスクを用いて印刷される。半導体アイランド12は、行電極2上に縦方向に配置されており、行電極2に対して、すなわち、行方向42に、平行な矩形12の長い側面を有している矩形形状である。印刷は、行方向42に行われる。半導体アイランド12の下の行電極2の領域6は、ゲート電極として作用する。
【００３２】
つぎのステップでは、第2の金属被覆層4、28、30、46が設けられる。これは、基板1全体の上に堆積され、その後、従来のフォトリソグラフィーを用いてパターン化される。第2の金属被覆層4、28、30、46は、行電極2に対して垂直な方向に向けて基板1中に延在する列電極4と、ソースコンタクト32を構成する部分とを形成する。フィンガー46は、更なるソースコンタクト32を形成するために、列電極4からドレイン電極30の周囲に延在する。第2の金属被覆層4、28、30、46は、ドレイン電極30も形成する。列電極4、フィンガー46及びドレイン電極30は、行方向42に対して垂直に半導体アイランド12中に延在する。
【００３３】
第2の金属被覆層4、28、30、46は、蓄積容量48の上部電極28を形成するためにも用いられる。上部電極28の形状については、後述する。絶縁層16は、上部電極28と蓄積容量線10との間の容量誘電体として作用する。
【００３４】
その後、第2の金属被覆層4、28、30、46は、第2の金属被覆層4、30、46の下を除く、ドープされたアモルファスシリコン層18をエッチングするために、バックチャネルのエッチングステップを行うためのエッチング・マスクとして用いられる。これによって、薄膜トランジスタのチャネルを形成するために、行電極2上に真性アモルファスシリコン層14が残存する。半導体アイランド12の下の行電極2の領域6は、薄膜トランジスタのゲートを形成する。
【００３５】
このようにして、薄膜トランジスタのチャネル長は、規定精度が低い印刷方法に代えて、規定精度が高いフォトリソグラフィー・パターニング方法によって規定される。層の配置、特に、半導体アイランド12及び行電極2のシンプルな形状は、半導体アイランド12及び行電極2の規定精度が不正確であることが、従来のアレー構造体に比して重要ではないことを意味する。
【００３６】
その後、パッシベーション層20が、基板1の全体に形成される。パッシベーション層20は、印刷方法のような、規定精度が低い方法によってパターン化させてもよい。その後、コンタクトホール・マスクが、印刷され、かつ、容量の上部電極28及びドレインコンタクト30上のバイアホール22のエッチングのために用いられる。パッシベーション層20は、窒化シリコンからなる。高分子材材料のような、他の材料を用いてもよい。その後、周知のように、コンタクトホール・マスクは、除去される。
【００３７】
その後、インジウム錫酸化物（ITO）からなる透明画素電極26が、アクティブ・プレートを完成するためにパッシベーション層20上に印刷される。印刷方向は、行方向42に対して垂直方向である。透明画素電極26とこれに隣接する行電極2との間のギャップは、透明画素電極26からのテールヘア44が、隣接する行電極2に重ならなければ十分である。
【００３８】
透明画素電極26は、バイアホール22を介して、ドレインコンタクト30及び上部容量電極28にコンタクトしている。
【００３９】
上部電極28が、低い蓄積容量電極10の側面エッジに重なり合っていることは、留意されたい。このようにして、行電極2及び蓄積容量電極10の幅が、標準設計値より少ししか大きく又は小さくない場合には、蓄積容量の容量は増加する。しかし、それはTFTのゲート−ドレイン容量の増加である。
【００４０】
キックバック電圧は、アドレス指定パルスの終端でのゲート電圧の変化と、全画素容量（すなわち、蓄積容量と、アクティブ・プレートとパッシブ・プレートとの間の液晶容量と、ゲート−ドレイン容量との合計）に対するゲート−ドレイン容量の割合との積に比例する。したがって、キックバック電圧は、ゲート−ドレイン容量と蓄積容量と画素容量との割合に依存する。これらの容量は、これらに対応する方法で変動するので、これらの割合、つまり、キックバック電圧の変動は、従来の装置の工程変動よりも、はるかに小さい。
【００４１】
ここに記載した提案は、フィリップス社（我々のPHGB010030参照）の出願中の英国特許出願第0105145.7号明細書において記載してある提案を改良したものである。そして、これは、引用文献として、本願明細書に組み込まれているものとする。同時継続出願の提案において、5つの層パターニング工程は、アクティブ・プレートの各層を規定するために用いられる。フォトリソグラフィーのような高精度工程を用いることによって、ソース及びドレイン金属被覆層に対して用いる、一方の層のみをパターン化させれば良いので、各層の設計は、従来用いられたものとは異なる。他方の各層は、印刷工程のような規定精度が低い工程を用いてパターン化することができる。
【００４２】
キックバック電圧の変動の減少は、ゲート電極6の特定形状に依存していない点に留意する必要がある。例えば、ドレインが、ゲート電極6の幅を横切って延在する限り、ゲート電極6が、行電極2からスプールの形で横に延在する装置にも、本発明を、用いることができる。
【００４３】
そうは言っても、半導体本体12を有するゲート電極6としての行電極2の使用によって、構造体を、規定精度が低いパターニング工程を用いるよりも容易に製造することが可能になる。
【００４４】
図5は、蓄積容量の第2の蓄積容量電極28の多数の可能な形状を示す。本実施例では、ドレイン電極30を規定しており、かつ第2の蓄積容量電極28を提供するためにパターン化され、複数のフィンガー50を有すると、記載されている第2の金属被覆層4、28、30、46が、第1の金属被覆層2、10の上に提供されると説明されている。しかしながら、本発明は、第2の金属被覆層4、28、30、46が、第1の金属被覆層2、10下に提供される装置においても適用できる。
【００４５】
図5aは、既述の同時継続出願において説明されている装置を示す。そこでは、第2の蓄積容量電極28は、完全に第1の蓄積容量電極10の領域内であって、領域上にある。
【００４６】
図5bの比較例では、対照的に、第2の蓄積容量電極28は、低い容量電極10のエッジに重なり合っている。こうして、上部蓄積容量電極28が標準よりも広いときには、工程変動の結果、ゲート電極の幅が、同様に標準よりも広がる傾向がある。このように、蓄積容量48の容量とTFTのゲート・ドレーンの寄生容量とが同時に変動し、かつ、キックバック電圧の変動のいくつかは低下する。この容量を用いるという設計では、ゲート電極2及び低い容量電極10の金属被覆層の幅の変動に対して、図5aにおいて示されるそれと比較して、キックバック電圧の感度が40%だけになるという推測が示された。
【００４７】
本発明によると、図5cに示される設計では、列電極4、ドレイン電極30、及び蓄積容量48の第2の電極28を形成する、第2の金属被覆層4、28、30、46の幅の変動に対して、キックバック電圧の感度がより低下する。ドレイン電極30の幅の変動は、ゲート容量の第2のストレージ電極28とマッチするので、ゲート−ドレインと蓄積容量とが、同時に変動する傾向にある。モデリングは、この装置が、第2の金属被覆層4、28、30、46における形体の幅の変動に対して、キックバック電圧の感度を実質的に低下させることができることを示唆する。
【００４８】
図5dは、図5bと図5cとの利点の双方を組み合わせた本発明の装置を示す。この場合、蓄積容量48の設計によって、第1の金属被覆層2、10と第2の金属被覆層4、28、30、46との双方の幅の変動による影響が低下する。
【００４９】
蓄積容量中の第2の金属被覆層4、28、30、46のフィンガー50が、縦方向の素子52によって共に接続されることは重要でなく、適切な電気的接続のいくつかが、用いられる場合がある。例えば、その接続が、各々のフィンガーに対応して分離したバイア22を通じたものであってもよい。各バイア22は、他の層（好都合には画素電極26）のコンダクタに接続してもよい。
【００５０】
図6は、アクティブ・プレート62、パッシブ・プレート64、及び、アクティブ・プレート62とパッシブ・プレート64との間の液晶66を有する液晶ディスプレイを通る模式的な断面を示す。当業者にとっては、このように、アクティブ・プレートからの液晶ディスプレイ・デバイスを製造することはよく知られている。
【００５１】
本発明は、図示される装置に制限されるものではない。特に、本発明は、薄膜トランジスタ及び容量という特定の形で説明されたが、蓄積容量及び薄膜トランジスタを有するアクティブ・プレートという他の形にも適用できる。本発明の提案が適切であろう一応用例は、蓄積容量を有する、集積化されたTFTを備える場合がある大きいイメージセンサ（例えば、産業用Ｘ線検出器）の製造である。
【００５２】
さらに、変形例として、記載した実施例を詳細にする。例えば、基板は不透明体でもよいし、プレートは反射光によって動作するものでもよい。この場合、画素電極は、透明である必要はない。
【００５３】
更なる変形例として、層のいくつか又は全部を、材料層を有する基板を覆い、材料層上にレジストパターンを印刷し、層のパターン化が要求されていない材料層から分かれてエッチングするということによって形成してもよい。印刷されたレジストを用いることによって、フォトリソグラフィー法を含むフォトレジスト工程の必要性が回避される。このように、低コストである印刷法を、使用する層を、直接印刷する必要がないパターニングに対して用いてもよい。
【００５４】
本発明は、上記のような下部ゲート構造体の製造に限られず、上部ゲート構造体の製造にも適用できる。当業者は、層のオーダーが製造ステップのオーダーを決めると認識している。例えば、行電極がゲートを形成している下部ゲート構造体は、ゲート絶縁膜、続いて半導体領域、それからソース金属及びドレイン金属の順で堆積及びパターン化をすることができる。逆に、上部ゲート構造体を形成するために、ゲートによって規定している行電極が、ソース金属及びドレイン金属、半導体層、及びゲート絶縁体が堆積された後に、規定されるようにしてもよい。
【００５５】
ここで説明した実施例では、高解像度工程としてフォトリソグラフィー工程を用い、低解像度工程として印刷工程を用いる。しかしながら、本発明は、工程の他の組み合わせにも適用できる。例えば、大半の層に対して用いられる低解像度工程を、例えば、コンタクト露光装置を用いている低解像度工程のフォトリソグラフィー工程としてもよい。そして、高解像度工程に対して、投影露光装置を用いるようにしてもよい。これに代えて、コンタクト露光装置を、低解像度工程として用いられる印刷がある、高解像度工程に用いてもよい。
【００５６】
さらに、工程数は2つに制限する必要はない。例えば、一方の層を一方の規定精度が低い工程を用いてパターン化し、他方の層を別の規定精度が低い工程を用いてパターン化することは好都合な場合がある。
【００５７】
本発明には、様々な半導体技術を適用することが出来る。ここで説明したアモルファスシリコン層は、多くのタイプの半導体のいずれかによって置き換えてもよい。実施例には、ポリシリコン、有機半導体、カドミウムテルルのようなII−VI族化合物半導体、ガリウム砒素のようなIII−V族化合物半導体等が、含まれる。
【００５８】
金属被覆層は、アルミニウム、銅、又は適切な導電体のいずれとしてもよく、必ずしも金属である必要はない。
【００５９】
本開示を読めば、これ以外の変更及び修正は、当業者には明らかであろう。この種の変更及び修正は、設計と、製造と、薄膜回路及び半導体デバイス及び構成部品を含んでいる電子デバイスの使用とが、既知であり、かつ本願明細書において既述の特徴の代わりに、又はこれに加えて用いることができる同等及び他の特徴を含んでもよい。
【００６０】
各請求項は、この出願においては特徴の特定の組み合わせにより構成されているが、本発明の開示範囲には、現に記載された請求項のいずれかと同じ発明に関連するか否かにかかわらず、又は、本発明と同一の技術的課題のいずれか又は全てを解決しているか否かにかかわらず、本明細書において明示的であれ暗示的であれ開示された新規な特徴のいずれか又は特徴の新規な組み合わせのいくつか、又は、それらの一般化されたもののいずれも含まれると理解すべきである。
【００６１】
個々の実施例の文脈において説明される特徴は、単一の実施例の組み合わせにおいて提供されてもよい。反対に、簡潔さのために、単一の実施例の文脈において説明される各種の特徴が、別に又は適当な補助的な組み合わせのいくつかにおいて提供されてもよい。本出願人は、本出願又はそこから導出される更なる出願の審査中に、この種の特徴、及び／又は、この種の特徴の組み合わせについて、新しい請求項が請求される可能性があるということを注記しておく。
【図面の簡単な説明】
【００６２】
【図１】従来のアクティブマトリクス型液晶ディスプレイの平面図である。
【図２】図1の装置の薄膜トランジスタを通る断面を示す図である。
【図３】本発明の実施例のアクティブ・プレートを作成するための製造ステップの平面図である。
【図４】図3eに示されるアクティブ・プレートのB−Bに沿った側部断面を示す図である。
【図５】本発明の実施例及び比較例の容量電極の形状の詳細図である。
【図６】本発明の液晶装置の模式的な側部断面を示す図である。
【符号の説明】
【００６３】
1  基板
2  行電極（第1の金属被覆層）
4  列電極（第2の金属被覆層）
6  ゲート電極（領域）
10  第1の金属被覆層
12  半導体アイランド
16  ゲート誘電層
18  アモルファスシリコン層
20  パッシベーション層
22  バイアホール
26  透明画素電極
28  上部電極（第2の金属被覆層）
30  ドレインコンタクト／ドレイン電極（第2の金属被覆層）
32  ソースコンタクト
34  ソース領域
36  ドレイン領域
40  上表面
42  行方向
44  テール
46  第2の金属被覆層
48  蓄積容量
50  フィンガー
62  アクティブ・プレート
64  パッシブ・プレート
66  液晶
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際公開パンフレット】
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【国際調査報告】
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