(57)【要約】本発明のセラミック多層キャパシタアレイは、表面実装互換性パッケージ（１０）内に複数のキャパシタ（１，２，３，４）を有する。このアレイは複数の第１誘電体プレート（１１）と複数の第２誘電体プレート（２１）とにより構成され、第１誘電体プレートの各々は第１パターンの電極（１３，１４）を有し、第２誘電体プレートの各々は第２パターンの電極（２３，２４，２５）を有する。第２パターンの電極（２３，２４，２５）は第１パターンの電極（１３，１４）とほぼ同一であり、第１パターンの電極に対してずらされている。電極（１３，１４，２３，２４，２５）の各々は少なくとも１つのタブ部（１８，１９；２６，２７，２８，２９）を有し、このタブ部はパッケージ（１０）の側面（３８，３９，４８，４９）の少なくとも１つに延在する。第１及び第２誘電体プレート（１１；２１）を垂直に投影すると、第１誘電体プレート（１１）における電極（１３，１４）のタブ部（１８，１９）は第２誘電体プレート（２１）における電極（２３，２４，２５）の第２タブ部（２６，２７，２８，２９）から離れている。
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【特許請求の範囲】
【請求項１】
表面実装互換性パッケージ（１０，１１０）内に複数のキャパシタ（１，２，３，４）を有するセラミック多層キャパシタアレイであって、前記アレイが、第１パターンの電極（１３，１４）を有する複数の第１誘電体プレート（１１）と、第２パターンの電極（２３，２４，２５）を有する複数の第２誘電体プレート（２１）とを具え、前記第１及び第２誘電体プレート（１１；２１）が交互に堆積され、
前記パッケージ（１０，１１０）が、前記第１及び第２誘電体プレート（１１；２１）にほぼ平行な上面（９）と、第１及び第２対の対向した側面（３８，３９；４８，４９）とを有し、
前記第１誘電体プレート（１１）の前記電極（１３，１４）の各々が第１タブ部（１８，１９）の少なくとも１つを有し、前記第１タブ部（１８，１９）が第１端子（３１，３３，３４，３６）により相互に連結され、
前記第２誘電体プレート（２１）の前記電極（２３，２４，２５）の各々が第２タブ部（２６，２７，２８，２９）の少なくとも１つを有し、前記第２タブ部（２６，２７，２８，２９）が第２端子（３２，３５，４１，４２）により相互に連結され、
前記タブ部（１８，１９，２６，２７，２８，２９）の各々が側面（３８，３９，４８，４９）の少なくとも１つに延在し、前記端子（３１〜３６，４１，４２）が前記パッケージ（１０，１１０）に配置されているセラミック多層キャパシタアレイにおいて、前記第２パターンの電極（２３，２４，２５）が前記第１パターンの電極（１３，１４）とほぼ同一であって、前記第１パターンの電極（１３，１４）に対して、前記第１及び第２誘電体プレート（１１；２１）の垂直投影において前記第１タブ部（１８，１９）が前記第２タブ部（２６，２７，２８，２９）から離れるようにずらされていることを特徴とするセラミック多層キャパシタアレイ。
【請求項２】
請求項１に記載のセラミック多層キャパシタアレイにおいて、前記第２パターンの電極（２３，２４，２５）が、前記第１パターンの電極（１３，１４）に対して、同一側面（３８）における２つの隣接するタブ部（１８）間の距離のほぼ半分にわたってずらされていることを特徴とするセラミック多層キャパシタアレイ。
【請求項３】
請求項１に記載のセラミック多層キャパシタアレイにおいて、前記端子（３１〜３６，４１，４２）が少なくとも前記第１対の側面（３８，３９）の一方と前記側面（３８，３９，４８，４９）の前記第２対の側面（４８，４９）の一方とに存在することを特徴とするセラミック多層キャパシタアレイ。
【請求項４】
請求項１に記載のセラミック多層キャパシタアレイにおいて、前記誘電体プレート（１１，２１）が前記パッケージ（１０）の前記第１対の側面（３８，３９）に沿って一連の電極（１３，１４；２３，２４，２５）を有し、前記パッケージ（１０）の前記第２対の側面（４８，４９）に沿って１つの電極を有することを特徴とするセラミック多層キャパシタアレイ。
【請求項５】
請求項１又は４に記載のセラミック多層キャパシタアレイにおいて、前記電極（１３，１４；２３，２４，２５）の各々が少なくとも２つのタブ部（１８，１９；２６，２７，２８，２９）を有し、これらタブ部の一方のタブ部（１８，２６，２８）が前記パッケージ（１０）の前記第１対の側面（３８，３９）の一方の側面（３８）に配置され、他方のタブ部（１９，２７，２９）が他方の側面（３９）に配置されていることを特徴とするセラミック多層キャパシタアレイ。
【請求項６】
請求項２に記載のセラミック多層キャパシタアレイにおいて、前記第１パターンの電極（１３，１４）及び前記第２パターンの電極（２３，２４，２５）が対称構造を有し、この対称構造の対称ラインが前記パッケージ（１０）の前記第２対の側面（４８，４９）に沿って存在することを特徴とするセラミック多層キャパシタアレイ。
【請求項７】
請求項１又は３に記載のセラミック多層キャパシタアレイにおいて、前記側面（３８，３９，４８，４９）のすべてに前記端子（３１〜３６，４１，４２）が存在していることを特徴とするセラミック多層キャパシタアレイ。
【請求項８】
請求項１に記載のセラミック多層キャパシタアレイにおいて、前記パッケージ（１０）が少なくとも４つのセラミック多層キャパシタ（１，２，３，４）を含むことを特徴とするセラミック多層キャパシタアレイ。
【発明の詳細な説明】
【０００１】
本発明は、表面実装互換性パッケージ内に複数のキャパシタを有するセラミック多層キャパシタアレイであって、前記アレイが、第１パターンの電極を有する複数の第１誘電体プレートと、第２パターンの電極を有する複数の第２誘電体プレートとを具え、前記第１及び第２誘電体プレートが交互に堆積され、前記パッケージが、前記第１及び第２誘電体プレートにほぼ平行な上面と、第１及び第２対の対向した側面とを有し、前記第１誘電体プレートの前記電極の各々が第１タブ部の少なくとも１つを有し、前記第１タブ部が第１端子により相互に連結され、前記第２誘電体プレートの前記電極の各々が第２タブ部の少なくとも１つを有し、前記第２タブ部が第２端子により相互に連結され、前記タブ部の各々が側面の少なくとも１つに延在し、前記端子が前記パッケージに配置されているセラミック多層キャパシタアレイに関するものである。
【０００２】
このようなセラミック多層キャパシタアレイ（以後キャパシタアレイとも称する）は米国特許第５８８０９２５号明細書から既知である。このアレイは、主部分及び複数のタブ部を有する第１パターンの電極を具える。このアレイは更に、第２パターンを有する４つの電極を具え、これら電極の各々は１つのタブ部を有する。第１パターンを有する第１プレートと、第２パターンを有する第２プレートとは交互に堆積されている。
【０００３】
この既知のセラミック多層キャパシタアレイの欠点は、これを容易に製造することができないということである。製造に対して講じるべき多くの動作や、用いるべき複雑な条件がある。
【０００４】
従って、本発明の目的は、頭書に規定した種類のセラミック多層キャパシタアレイであって、容易に製造することができるキャパシタアレイを提供することにある。
【０００５】
前記第２パターンの電極を前記第１パターンの電極とほぼ同一とし、前記第１パターンの電極に対して、前記第１及び第２誘電体プレートの垂直投影において前記第１タブ部が前記第２タブ部から離れるようにずらすことにより、上述した目的を達成する。パターンの個数を１つに限定するので、本発明のキャパシタアレイを容易に製造することができる。タブ部は相互に離間されているので、第１及び第２端子は接触しない。
【０００６】
導電材料より成るパターン化された層をシートレベル上の基板の上に堆積することにより本発明のキャパシタアレイを製造するのが好ましい。その後、このシートを、例えば切断ラインに沿って複数のプレートに分割することができる。
【０００７】
本発明のキャパシタアレイの更なる利点は、費用がかからないということである。パターンの個数が減少される。キャパシタアレイの欠陥率は低い。キャパシタアレイを、シートレベル上で実行することができ且つ歩留りを高める方法により製造することができる。
【０００８】
本発明のキャパシタアレイの一例では、第２パターンの電極は、同一側面における２つの隣接するタブ部の間のほぼ半分の距離にわたって第１パターンの電極に対してずらされている。利用可能な空間に対するこのような有効利用により、前記タブ部従って端子の間の距離を拡大することができる。このことは、キャパシタアレイを使用しやすくする。或いは又、前記タブ部間の距離を最小限度に維持し、０８０５のような小型パッケージ内にキャパシタアレイを構成する。
【０００９】
本発明のキャパシタアレイの他の例では、端子は少なくとも第１対の側面の一方と第２対の側面の一方とに存在する。第１及び第２パターンが同一であることにより、この手段は、一方のパターンではパッケージの隅部に電極のタブ部が存在することを意味する。このパターンは例えば第２パターンである。複数の第２プレートの隅部におけるタブ部を第１対の一方の側面だけでなく、隅部で終端する他の側面でも連結させることができる。この他の側面は第２対の側面の一方である。従って、隅部における前記タブ部を連結させる端子を、相互に成す角度が０及び１８０°に殆ど等しくない相互に異なる側面に配置させることができる。好ましくは、この角度を９０°にほぼ等しくする。
【００１０】
この例の利点は、キャパシタアレイの外部で端子を導電ラインに連結させることができるということである。更なる利点は、一側面において端子を広げることができ、このことによりキャパシタアレイの誘電率を減少させるということである。
【００１１】
他の例では、誘電体プレートは、パッケージの第１対の側面に沿って一連の電極を有し、パッケージの第２対の側面に沿って１つの電極を有する。本発明の特にこの例でのキャパシタアレイの利点は、短絡の可能性が、既知のキャパシタアレイにおける短絡の可能性に比べて小さいということである。既知のキャパシタアレイの第２プレートには４つの電極が存在するので、これら電極は相互に接近して配置され、電極の外形の全長は大きい。従って、欠陥が電極パターンの適用中に発生する可能性がかなり大きい。これに反して、４つのキャパシタを有する本発明のキャパシタアレイの実施例では、第２プレートのみが３つの電極を有し、これらは１つの側面に沿って相互に分離されている。従って、短絡の可能性は比較的低い。
【００１２】
本発明のキャパシタアレイの他の例では、電極の各々は少なくとも２つのタブ部を有し、これらタブ部の一方はパッケージの第１対の側面の一方に配置され、他方のタブ部は第１対の他方の側面に配置されている。好ましくは、タブ部を向かい合うように配置する。キャパシタアレイのこの例の利点は、各電極につきタブ部を１つだけ有する類似のキャパシタアレイに比べて浮遊インダクタンスが低いということである。浮遊インダクタンスが低いことによりキャパシタアレイのデカップリング特性を良好にする。
【００１３】
本発明のキャパシタアレイの更なる他の例では、第１パターンの電極及び第２パターンの電極は対称構造を有し、この対称構造の対称ラインは、パッケージの第２対の側面に沿って存在する。この例では、電極はこのような対称構造又はその半分だけを有する。この例のキャパシタアレイは極めて容易に製造することができる。このキャパシタアレイは端子に対する空間を最大限にする。更に、端子をパッケージのすべての側面に配置することができ、好ましくはそのように配置する。
【００１４】
本発明のキャパシタアレイの他の例では、パッケージは少なくとも４つのセラミック多層キャパシタを含む。このようなキャパシタアレイを、当該技術分野で０６１２として既知である寸法のパッケージに設けることができる。このキャパシタアレイは、優れた高周波特性を生じ、高い信頼性を有する。
【００１５】
本発明のキャパシタアレイには様々な更なる例があることに注意すべきである。キャパシタアレイは７個又は１０個又は１２個のような多数のキャパシタを有することができる。キャパシタアレイを種々の製造寸法、好ましくは０６１２，１２０６，０８０５，１２１０，１００５，１６０８のような、受動素子の分野での基準に基づいた寸法に構成することができる。種々の電極材料及び誘電材料を本発明のキャパシタアレイに適用することができる。電極材料の一例に、Ａｇ、Ｃｕ、Ｎｉ及びＡｇＰｄがある。誘電材料を、ＢａＴｉＯ３ に基づいた材料いわゆる“クラス１”材料とするのが好ましいが、受動素子の製造分野で既知である他の誘電材料を代わりに用いることができる。第１プレートの個数及び誘電層の厚みを所望のキャパシタに応じて変化させることができる。更に、上述した例のすべてを組み合わせることができることに注意すべきである。
【００１６】
本発明のセラミック多層キャパシタアレイ及びその製造方法の上述した観点及びその他の観点を、図面を参照して更に説明する。
図１に、本発明のセラミック多層キャパシタアレイの断面図を線図的に示す。キャパシタアレイ１０は４つのキャパシタ１、２、３及び４を有する。このアレイは、第１パターンの電極１３及び１４を有する複数すなわち３つの第１誘電体プレート１１と、第２パターンの電極２３、２４及び２５を有する複数すなわち３つの第２誘電体プレート２１とを表面実装可能なパッケージ１０内に有する。前記電極１３及び１４の各々は少なくとも１つのタブ部１８を有する。前記電極２４の各々は少なくとも１つのタブ部２８を有する。前記電極２３及び２５の各々は少なくとも１つのタブ部２６を有する。パッケージ１０は、第１及び第２誘電体プレート１１及び２１にほぼ平行な上面９を有する。このパッケージは更に、図２、３及び４に示すように、第１対の対向する側面３８及び３９と第２対の対向する側面４８及び４９とを有する。
【００１７】
図２に、第１パターンの電極１３及び１４を有する第１誘電体プレート１１を示す。誘電体プレートは、ＢａＴｉＯ３ に基づいた誘電材料Ｘ７Ｒを含有し、２２マイクロメートルの厚みを有する。電極の各々は２つの第１タブ部１８及び１９を有する。第１タブ部の一方のタブ部１８は第１対の側面３８及び３９の一方の側面３８に延在している。第１タブ部の他方のタブ部１９は第１対の側面３８及び３９の他方の側面３９に延在している。第１パターンの電極１３及び１４は対称構造を有し、この対称構造の対称ラインはパッケージ１０の第２対の側面４８及び４９に沿って存在する。
【００１８】
図３に、第２パターンの電極２３、２４及び２５を有する第２誘電体プレート２１を示す。電極２４は２つの第２タブ部２８及び２９を有し、これら第２タブ部２８及び２９は、第１対の対向した側面３８及び３９の一方の側面３８及び他方の側面３９にそれぞれ延在している。電極２３及び２５は２つの第２タブ部２６及び２７を有し、これら第２タブ部２６及び２７はそれぞれ側面３８及び３９に延在している。電極２３の第２タブ部２６及び２７は側面４８にも延在している。電極２５の第２タブ部２６及び２７は側面４９にも延在している。第２パターンの電極２３、２４及び２５は対称構造を有し、対称構造の対称ラインはパッケージ１０の第２対の側面４８及び４９に沿って存在している。第２誘電体プレート２１の第２パターンの電極２３、２４及び２５は第１パターンの電極１３及び１４と同一であり、第１パターンの電極１３及び１４に対してずらされている。このずれは、上面９上の第１及び第２誘電体プレート１１及び２１の垂直投影において第１タブ部１８及び１９が第２タブ部２６、２７、２８及び２９から離れるようになっている。この例では、ずれの大きさは、同一側面３８における２つの隣接するタブ部１８間のほぼ半分の距離に等しい。
【００１９】
図２及び３から以下のことが分かる。誘電体プレート１１及び２１は、パッケージ１０の第１対の側面３８及び３９に沿って一連の電極１３，１４；２３，２４，２５を有し、パッケージ１０の第２対の側面４８及び４９に沿って１つの電極を有する。更に、電極１３，１４；２３，２４，２５の各々は少なくとも２つのタブ部１８，１９；２６，２７，２８，２９を有する。前記タブ部の一方のタブ部１８、２６及び２８はパッケージ１０の第１対の側面３８及び３９の一方の側面３８に配置され、他方のタブ部１９、２７及び２９は他方の側面３９に配置されている。
【００２０】
図４に、本発明のセラミック多層キャパシタアレイのパッケージ１０を線図的に示す。端子３１〜３６はパッケージ１０の側面３８及び３９に取り付けられている。端子４１及び４２はパッケージ１０の側面４８及び４９に取り付けられている。前記端子３１〜３６；４１，４２の端子３１、３３、３４及び３６は第１端子であり、これら端子は複数の第１誘電体プレート１１における電極１３及び１４の第１タブ部１８及び１９を相互に連結させている。従って、第１端子３１は複数の第１誘電体プレート１１における電極１３の第１タブ部１９を相互に連結させている。第１端子３３は複数の第１誘電体プレート１１における電極１４の第１タブ部１９を相互に連結させている。第１端子３４は複数の第１誘電体プレート１１における電極１３の第１タブ部１８を相互に連結させている。第１端子３６は複数の第１誘電体プレート１１における電極１４の第１タブ部１８を相互に連結させている。
【００２１】
前記端子３１〜３６；４１，４２の端子３２、３５、４１及び４２は第２端子であり、これら端子は第２タブ部２６、２７、２８及び２９を相互に連結させている。従って、第２端子３２は複数の第２誘電体プレート２１における電極２４の第２タブ部２９を相互に連結させている。第２端子３５は複数の第２誘電体プレート２１における電極２４の第２タブ部２８を相互に連結させている。第２端子４１は複数の第２誘電体プレート２１における電極２３のタブ部２６及び２７を相互に連結させている。第２端子４２は複数の第２誘電体プレート２１における電極２５のタブ部２６及び２７を相互に連結させている。図４から明らかなように、端子３１〜３６、４１及び４２は少なくとも第１対の側面３８及び３９の一方と側面３８、３９、４８及び４９の第２対の側面４８及び４９の一方とに存在する。この例では、端子は側面３８、３９、４８及び４９のすべてに存在する。
【００２２】
図５に、セラミック多層キャパシタアレイ１０の用途を示し、アレイ１０は２つのワイヤ６３及び６４間に存在する。ワイヤ６３及び６４は電圧レギュレータ６１とプロセッサ６２とを連結する。この例では、ワイヤ６３の電位はワイヤ６４よりも高い。アレイ１０は３つの接続部７１、７２及び７３によりワイヤ６３に連結されている。アレイ１０は２つの接続部７４及び７５によりワイヤ６４に連結されている。キャパシタ１及び３の電位差がキャパシタ２及び４に対して反対方向に向けられているので、セラミック多層キャパシタアレイ１０のインダクタンスは極めて小さい。
【００２３】
キャパシタアレイ１０のデカップリング特性を改善するため、更に、端子３１及び３３を、基板を二度通過する接続部によりワイヤ６４に連結することができる。更に、このような接続部により端子３２をワイヤ６３に連結することができる。或いは又、キャパシタアレイの費用を減少させるため、端子３１〜３６うちの３つをなくすことができる。更に、端子４１及び４２が側面４８及び４９をそれぞれ被覆する必要はない。これら端子４１及び４２を前記側面４８及び４９のみのいずれの位置にも配置することができる。
【００２４】
図６に、セラミック多層キャパシタアレイ１１０の断面図を線図的に示す。このアレイ１１０は１０個の第１誘電体プレート１１と１０個の第２誘電体プレート２１と基板８とを有する。誘電体層１２及び２２には、ＢａＴｉＯ３ に基づいた材料Ｙ５Ｖが用いられ、これら層は６６マイクロメートルの厚みを有する。電極材料はＮｉとする。キャパシタアレイ１１０は１２０６として既知の寸法を有し、その寸法は約３．２×１．６ミリメートルである。アレイ１１０内の各キャパシタ当たりのキャパシタンスは約２５ｎＦである。
【図面の簡単な説明】
【図１】本発明のセラミック多層キャパシタアレイの断面図を線図的に示す。
【図２】図１の第１パターンを線図的に示す。
【図３】図１の第２パターンを線図的に示す。
【図４】セラミック多層キャパシタアレイを線図的に示す。
【図５】セラミック多層キャパシタアレイの用途を示す。
【図６】本発明のセラミック多層キャパシタアレイの他の実施例の側面の断面図を線図的に示す。
【国際公開パンフレット】
2004502315.tif 000003
2004502315.tif 000004
2004502315.tif 000005
2004502315.tif 000006
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2004502315.tif 000008
2004502315.tif 000009
2004502315.tif 000010
2004502315.tif 000011
2004502315.tif 000012
2004502315.tif 000013
2004502315.tif 000014
2004502315.tif 000015
【国際調査報告】
2004502315.tif 000016
2004502315.tif 000017