(57)【要約】【課題】  トランジスタ特性の空間的変動の影響を受けない比較回路を提供する。【解決手段】  単一トランジスタ・カレントミラーが、適切なスイッチ群と組み合わされた適切な負荷と接続されて、比較回路の機能を達成する。すなわち、差動回路は単一トランジスタのカレントミラーを備え、また、スイッチを介して前記トランジスタに接続されたコンデンサと、それぞれ独立したスイッチを介して前記カレントミラーに接続された２つの電流源とを備える。一方の前記電流源用の前記スイッチを前記コンデンサ用の前記スイッチとともに動作させて前記コンデンサを充電し、前記差動回路が電流源負荷を有するソースフォロワ増幅回路として動作するように、他方の前記電流源用の前記スイッチを動作させる。
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【特許請求の範囲】
【請求項１】
単一トランジスタのカレントミラーを備える差動回路であって、
スイッチを介して前記トランジスタに接続されたコンデンサと、
それぞれ独立したスイッチを介して前記カレントミラーに接続された２つの電流源とを備え、
一方の前記電流源用の前記スイッチを前記コンデンサ用の前記スイッチとともに動作させて前記コンデンサを充電し、
前記差動回路が電流源負荷を備えたソースフォロワ増幅回路として動作するように、他方の前記電流源用の前記スイッチを動作させる、差動回路。
【請求項２】
前記スイッチのそれぞれがＮチャネルトランジスタにより実施されている、請求項１に記載の差動回路。
【請求項３】
一つまたは複数の前記電流源が独立したトランジスタにより実施されている、請求項１または２に記載の差動回路。
【請求項４】
前記電流源が、ゲートが２つの前記電流源用の前記スイッチのそれぞれを介して各電圧入力に接続された単一のトランジスタにより実施されている、請求項１または２に記載の差動回路。
【請求項５】
少なくとも一つの追加のスイッチが前記電流源としての前記単一のトランジスタの前記ゲートに接続され、
前記追加のスイッチは、前記電流源に印加される駆動信号から独立し、かつ該駆動信号にオーバーラップしない、前記電流源としての前記単一のトランジスタの前記ゲートに独立した電圧を印加可能な駆動信号により動作される、請求項４に記載の差動回路。
【請求項６】
前記カレントミラーの出力がＭＯＳ入力増幅回路に接続されている、請求項１ないし５のいずれか一項に記載の差動回路。
【請求項７】
前記カレントミラーの出力が第２の単一トランジスタ・カレントミラーの入力に接続されている、請求項１ないし５のいずれか一項に記載の差動回路。
【請求項８】
２つの前記電流源用の前記スイッチは、それぞれのゲートが２つの前記電流源用の前記スイッチの各１つに接続されており、よって２つの前記電流源用の前記スイッチに与えられる各駆動信号が入力される、互いに並列に接続された２つのトランジスタを含むトランジスタ対を介して、前記単一トランジスタのカレントミラーに接続されている、請求項１ないし７のいずれか一項に記載の差動回路。
【請求項９】
前記単一トランジスタのカレントミラーの出力が、前記トランジスタ対を介して自己バイアス比較回路に接続されている、請求項８に記載の差動回路。
【請求項１０】
前記差動回路が電流源負荷を備えるソースフォロワ増幅回路として動作するように接続可能な電流源が、アクティブマトリックス・センサアレイのセンサ画素の出力である、請求項１ないし９のいずれか一項に記載の差動回路。
【請求項１１】
請求項１ないし１０のいずれか一項に記載の差動回路を備える、電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動回路に関する。差動回路は、例えばアクティブマトリックス表示装置などの様々な電子デバイスに用いられる。
【背景技術】
【０００２】
差動電圧比較回路の従来の回路記号および図示による定義をそれぞれ、図１（ａ）、図１（ｂ）に示す。出力電圧ＶOUTは、ノードＰ、Ｎの２つの入力電圧（すなわち、ＶP、ＶN）と以下のような関係にある。
（ＶP−ＶN−ＶOS）＞ＶSensitivityのとき  ＶOUT＝ＶDD
（ＶP−ＶN−ＶOS）＜ＶSensitivityのとき  ＶOUT＝ＶSS
｜ＶP−ＶN−ＶOS｜＜ＶSensitivityのとき  ＶSS＜ＶOUT＜ＶDD
ここで、ＶDDとＶSSは供給レールの電圧で、ＶOSは非理想的トランジスタ特性に起因する入力オフセット電圧である。ＶSensitivityは、フル出力振幅（ＶDD−ＶSS）が起こる前の入力電圧差の最小値である。
【０００３】
従来技術の差動電圧比較回路は、よく知られているように２段の増幅回路からなる。図２および図３に示すように、従来の差動電圧比較回路は差動増幅回路からなり、２つの入力電圧ＶP、ＶN間の電圧差の増幅を行う。最適な動作のために、互いに特性が同じである１対の入力トランジスタＴ3、Ｔ4を、互いに同等な１対のカレントミラートランジスタＴ1、Ｔ2に接続する必要がある。それらの入力トランジスタは、図２ではＮＭＯＳトランジスタで、図３ではＰＭＯＳトランジスタである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
論理上は、同じチャネル幅およびチャネル長（ＷおよびＬ）を有するトランジスタは同じ挙動を示すはずである。このことは通常、単結晶技術において当てはまる。しかし、素子サイズがサブミクロンレベルに近づくと、トランジスタ特性の空間的変動が、絶対的には小さいものであっても問題となる。なぜなら、変動が動作電圧と連動して大きくなるためである。しかし、変動が位置の１次関数で記述できる場合、トランジスタに適したトポロジーを選択することによって、変動の影響を平均化してこの問題を解決できる。しかし、薄膜トランジスタ（ＴＦＴ）技術の場合、トランジスタ特性の空間的変動は（絶対的におよび相対的に）大きく、ランダムに分散している。よって、トポロジーによる解決法を用いることができない。本発明の目的は、この問題を解決することである。
【０００５】
差動対を含む従来の比較回路におけるトランジスタ特性のランダムな空間的変動の影響は、予測不可能な入力オフセット電圧ＶOSとなる。比較回路における非理想的トランジスタ特性に起因するこの入力オフセット電圧ＶOSを検出し相殺するために、スイッチの追加とコンデンサの接続を実施することが解決法の一つとして提案されている。この方法は効果的ではあるが、構成要素の数が増えることになる。
【課題を解決するための手段】
【０００６】
別の解決法は、差動対を使用しないことである。電荷平衡の差動電圧比較回路では電気容量が同じであればよい。電気容量はトランジスタよりも一致させることが容易である。
【０００７】
カレントミラー対の問題点を解決するために、図４（ａ）に示すように単一トランジスタのカレントミラーを用いる。この回路の動作には互いにオーバーラップしない２つのクロックパルスΦ1、Φ2が必要となる。スイッチＳ1とＳ2がオンになると入力電流ＩINはトランジスタＴ1のゲートバイアス電圧ＶGS1を定める。このバイアス状態はコンデンサＣ1に蓄積され、Ｓ3がオンになるとトランジスタＴ1の出力電流ＩOUTとして入力電流ＩINをミラーする。図４（ｂ）はこの動作を図示するものである。クロックパルスΦ1がＨｉｇｈのときのＡ点の電流レベルは、クロックパルスΦ2がＨｉｇｈのときのＢ点の電流レベルとほぼ同じであり（すなわち、ＩOUT≒ＩIN）、よってカレントミラー機能が達成されている。図中の回路における負荷は受動素子である。
【０００８】
本発明によると、単一トランジスタのカレントミラーが、適切なスイッチ群と組み合わせられた適切な負荷と接続されて、比較機能を達成する。したがって、比較機能はトランジスタ特性の空間分布の影響を受けない。
【０００９】
さらなる例示により、本発明の実施形態を添付図面を参照して説明する。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を差動電流比較回路に関して説明する。また、この回路を差動電圧比較回路に変換する方法を続けて説明する。
【００１１】
本発明の実施形態に係る回路を図５（ａ）に示す。単一トランジスタ・カレントミラーはトランジスタＴ1と、トランジスタＴ1のソースとゲートとの間に接続されたコンデンサＣ1と、トランジスタＴ1のゲートとドレイン間に接続されたスイッチＳ3を備える。スイッチＳ3は制御信号により動作する。単一トランジスタ・カレントミラー回路は、電流ＩREF、ＩSENを出力する２つの電流源とスイッチＳ10、Ｓ11のそれぞれを介して接続されている。スイッチＳ10、Ｓ11はそれぞれ、互いにオーバーラップしない２つのクロック信号Φ1、Φ2により駆動される。単一トランジスタ・カレントミラー回路への制御信号はクロック信号Φ1に接続されている。この回路の出力はノードＣである。該ノードにおける電圧をＶCとする。
【００１２】
この回路の動作を以下に説明する。
（ステップ１）
クロック信号Φ2はＬｏｗのままで、クロック信号Φ1がＨｉｇｈとなり、スイッチＳ3、Ｓ10が閉じられる。これにより電流ＩREFがダイオード接続のトランジスタＴ1を流れ、コンデンサＣ1の両端に電圧（トランジスタＴ1のゲート−ソース電圧であるＶGS1）が与えられる。充電時間は、容量Ｃ1の値やスイッチＳ3のオン抵抗により決まる。このサイクルの終わりには、電圧ＶCの値はＶC1に落ち着く。
（中間ステップ）
クロック信号Φ1、Φ2の両方がＬｏｗになり、全スイッチが開状態になる。両方の電流源が単一トランジスタ・カレントミラー回路から遮断される。出力電圧ＶCはフローティング状態であるか、あるいはノードＣに接続された図示しない出力負荷を介しての放電により定められる。
（ステップ２）
クロック信号Φ1はＬｏｗのままで、クロック信号Φ2がＨｉｇｈとなり、スイッチＳ11が閉じられる。このとき回路は電流源負荷を有するソースフォロワ増幅回路と見なすことができる。出力電圧は電流源ＩSENにより決まる。すなわち、図５（ｂ）に示すように、定常状態では、ＩSEN＝ＩSEN2（ＩSEN2＞ＩREF）のとき、ＶCはＶC1よりも小さくなる。一方、ＩSEN＝ＩSEN1（ＩSEN1＜ＩREF）のとき、ＶCはＶC1よりも大きくなる。
【００１３】
図６は、電圧出力を備えた上述の差動電流比較回路を示す記号である。この回路に必要な駆動波形を図７に示す。
【００１４】
図８は図５（ａ）に示す基本回路図に対する実施形態の具体例を示す図である。図５（ａ）のスイッチＳ3、Ｓ10、Ｓ11がそれぞれ、ＮチャネルトランジスタＴ3、Ｔ10、Ｔ11に置き換えられている。原則的にはＰチャネルトランジスタの使用も可能であるが、Ｎチャネルトランジスタの方が好ましい。なぜならＮチャネルトランジスタはオン抵抗がより低く、したがってトランジスタのサイズをより小さくすることが必要であるため、結果として、クロック信号Φ1、Φ2のノードＣおよびノードＭへの電圧フィードスルー効果を抑えられるためである。
【００１５】
電流源の実施は実アプリケーションに依存する。電流源の一つまたは両方を、図９に示す第２実施形態のトランジスタＴ12、Ｔ13のような、飽和領域で動作するようにバイアスされた独立したトランジスタにより実施してもよい。第２実施形態では、電圧ＶP、ＶNがそれぞれトランジスタＴ12、Ｔ13を制御して電流ＩREF、ＩSENを生成する。この回路は差動電圧比較回路のように見えるが、トランジスタＴ12、Ｔ13のトランスコンダクタンスが（たとえトランジスタサイズが同じであっても）同じ特性でないことがあるため、差動電圧比較回路として用いるときには注意が必要である。この回路がどのように差動電圧回路として用いられるかを図１０に示す回路により示す。図１０で、トランジスタＴ12、Ｔ13は一つのトランジスタＴ14に統合されている。トランジスタＴ14のゲート端子は、クロック信号Φ1、Φ2によりそれぞれ制御されるトランジスタスイッチＴ10、Ｔ11を介して電圧ＶPまたはＶNに接続されている。
【００１６】
図５（ａ）および図８〜１０に示す回路は入力信号間の差分をあらかじめ増幅し、差分信号を次段に送る。出力電圧振幅をさらに増加させ、また確実に最小出力負荷がノードＣに接続されるようにするために、従来のＭＯＳ入力増幅回路（例えば、シングルエンドのソースフォロワ増幅回路）を用いることができる。図１１にその回路を示す。あるいは、図１２に示すように、さらなる増幅のための別の単一トランジスタ・カレントミラー回路をノードＣに接続してもよい。基本的にノードＣは、ＶＳＳと第２の単一トランジスタ・カレントミラーの出力との間に接続されたトランジスタＴ35のゲートに接続される。また、図１３（ａ）に示すように、追加のトランジスタスイッチを導入することで基本回路を拡張することができる（図１０参照）。図１３（ａ）ではトランジスタＴ12がＶBIASとトランジスタＴ14のゲートとの間に接続されている。また、図１３（ｂ）に示すような、他のパルスとオーバーラップしない追加のクロックパルスが必要となる。図１３（ａ）で、クロックパルスΦ1はトランジスタＴ12のゲートに与えられ、クロックパルスΦ2はトランジスタＴ10のゲートに与えられ、クロックパルスΦ3はトランジスタＴ11のゲートに与えられる。
【００１７】
図５〜１３に関する上述の回路に変更を加え、性能を向上させることができる。クロックパルスΦ1がＬｏｗになると、トランジスタＴ3、Ｔ10の電圧フィードスルー効果によりノードＣ、Ｍのノード電圧は低下する。ノードＣはトランジスタＴ3、Ｔ10の両方の電圧フィードスルー効果の影響を受けるため、より大きな乱れが生じる。この乱れは第２の比較回路段における予測不可能な出力スパイクをもたらす。この問題を避けるために、追加のトランジスタＴ6、Ｔ7を導入し、ノードＣをトランジスタＴ1から分離させてもよい。図８の回路にこのような変更を加えて得た回路を図１４に示す。追加のトランジスタＴ6、Ｔ7は互いに並列に接続され、それぞれのゲートが２つの電流源スイッチ（Ｔ10、Ｔ11）の各１つに効率よく接続されており、よって電流源スイッチに付与される各駆動信号（Φ1、Φ2）が入力される。
【００１８】
図９に示す回路に対して上述の変更が加えられた、ポリシリコンＴＦＴを用いた回路に対するシミュレーション結果を図１５に示す。電圧ＶCはクロックパルスΦ1の立ち下がりエッジの間に低下するが、クロックパルスΦ2の立ち上がりエッジの間に同量だけ上昇する。したがって、クロックパルスΦ2出力間の電圧ＶCの初期動作点には影響がない。
【００１９】
入力段がどのように後段に接続されるかを図１６、１７に概略的に示す。図１８に、本発明の好適な実施形態に係る入力段および自己バイアス比較回路の詳細回路図を示す。この回路の第１段は、図１４の回路と同じ回路である。出力ノードＣは自己バイアス比較回路の入力に接続されている。自己バイアス比較回路はトランジスタＴ2、Ｔ4、Ｔ5、Ｔ12、Ｔ13、Ｔ14、Ｔ17およびコンデンサＣ2、Ｃ3を含む。自己バイアス比較回路の出力段はトランジスタＴ8、Ｔ9を含む。ノードＣはトランジスタＴ4、Ｔ12の両方のソースに接続されている。トランジスタＴ4、Ｔ12のドレインはそれぞれ、コンデンサＣ2、Ｃ3を介してトランジスタＴ2、Ｔ17の各ゲートに接続されている。トランジスタＴ4、Ｔ12のドレインはまた、トランジスタＴ5、Ｔ13のソースにそれぞれ接続されている。トランジスタＴ5、Ｔ13のドレインは両方、ＶＳＳに接続されている。制御信号Φ1がトランジスタＴ4、Ｔ13のゲートに与えられ、制御信号Φ2がトランジスタＴ5、Ｔ12のゲートに与えられる。トランジスタＴ2、Ｔ17のゲートは互いに接続されるとともにトランジスタＴ14のソースに接続されている。トランジスタＴ14のドレインはトランジスタＴ17のソースに接続され、ゲートには信号Φ1が入力される。トランジスタＴ2のソースはＶＤＤに接続され、ドレインはトランジスタＴ17のソースに接続されている。トランジスタＴ17のドレインはＶＳＳに接続されている。トランジスタＴ2のドレインとトランジスタＴ17のソースとの接続点から、トランジスタＴ8、Ｔ9の両方のゲートに出力が供給される。トランジスタＴ8のソースはＶＤＤに接続されており、トランジスタＴ9のドレインはＶＳＳに接続されている。トランジスタＴ8のドレインとトランジスタＴ9のソースとの接続点から、最終の回路出力が供給される。
【００２０】
指紋センサにおいて指紋の凹凸を検出するために本発明を用いることができる。指紋センサ回路の一例を図１９に示す。電流ＩSENの電流源はアクティブマトリックス・センサアレイのセンサ画素からの出力信号である。よって、図１９を図１４と比較すると、参照電流源がトランジスタＴ20により設けられてそのゲートには電圧Ｖ1が入力され、一方検出電流源がトランジスタＴ21により設けられてそのゲートには電圧Ｖ2が入力されることがわかる。トランジスタＴ20、Ｔ10の間にはアクティブマトリックス選択スイッチＴ15、Ｔ18が設けられ、トランジスタＴ21、Ｔ11の間にはアクティブマトリックス選択スイッチＴ16、Ｔ19が設けられている。検出セルが選択されると、電圧ＶＤＤがトランジスタＴ15、Ｔ18、Ｔ16、Ｔ19の全ゲートに印加される。
【００２１】
図２０に、出力段として自己バイアス電荷平衡比較回路を有する電流検出回路の実施形態を示す。この回路の入力段は図１９に示す回路と同じで、図１８に示す回路と同じ自己バイアス比較回路が出力段を形成している。その駆動方法を図２１に示す。非オーバーラップ波形生成器がクロックパルスΦ1、Φ2を出力する。クロックパルスΦ1、Φ2は第１および第２の電流センサへの入力、さらにはマルチプレクサおよびラッチ回路への入力として供給される。２つの電流センサには入力電流Ｉinが入力され、各電流センサはマルチプレクサおよびラッチ回路にそれぞれ接続された出力端子を有する。マルチプレクサおよびラッチ回路の出力は、出力バッファ段を介して送られ、最終の回路出力が供給されることになる。図２０、２１で説明した回路のタイミング図を図２２に示す。
【００２２】
上述の説明は単なる例示として行われたものであり、本発明の要旨を逸脱しない範囲の変更が可能であることは当該技術分野の当業者にとっては明らかである。例えば、図２０においてＰ型トランジスタがＮ型トランジスタに置き換えられた場合は、ＶDDがＶSSになり、ＶSSがＶDDになる。
【図面の簡単な説明】
【００２３】
【図１】（ａ）は差動電圧比較回路の従来の回路記号を示す図であり、（ｂ）は差動電圧比較回路の図示による定義を示す図である。
【図２】ＮＭＯＳ入力トランジスタを備えた、差動対を用いた従来の比較回路の入力段を示す図である。
【図３】ＰＭＯＳ入力トランジスタを備えた、差動対を用いた従来の比較回路の入力段を示す図である。
【図４】（ａ）は単一トランジスタのカレントミラーを示す図であり、（ｂ）はこの回路の動作を説明するための図である。
【図５】（ａ）は本発明の実施形態に係る回路を示す図であり、（ｂ）はこの回路の動作を説明するための図である。
【図６】本発明の実施形態に係る差動比較回路の内部構造を記号的に示す図である。
【図７】図６の回路の駆動波形を示す図である。
【図８】本発明の実施形態に係る回路を示す図である。
【図９】本発明の他の実施形態に係る回路を示す図である。
【図１０】本発明のさらなる実施形態に係る回路を示す図である。
【図１１】実施形態の回路と電子デバイス内の後続段との接続を示す図である。
【図１２】実施形態の回路と電子デバイス内の後続段との接続の他の例を示す図である。
【図１３】（ａ）は本発明に係る回路の他の実施形態を示す図であり、（ｂ）はこの回路の駆動波形を示す図である。
【図１４】図８の回路の変形形態を示す図である。
【図１５】図９の回路のシミュレーション結果を示す図である。
【図１６】出力段を含む本発明に係る差動比較回路を記号により示す図である。
【図１７】図１６の変形例を示す図である。
【図１８】本発明に係る回路の詳細図である。
【図１９】アクティブマトリックス・センサセルの入力段を示す回路図である。
【図２０】識別回路を有する電流センサおよび出力段を示す回路図である。
【図２１】指紋センサに用いられる多重電流センサの駆動方法を説明するのに有用なブロック図である。
【図２２】指紋センサに用いられる多重電流センサのタイミング図である。
【符号の説明】
【００２４】
Ｔ1〜Ｔ35  トランジスタ、Ｃ1〜Ｃ3  コンデンサ  Φ1〜Φ3  クロック信号、Ｓ1〜Ｓ11  スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
2006515732.tif 000025
2006515732.tif 000026