(57)【要約】メモリセルアレイは、バイアス電圧が、その「オフ」状態漏れ電流が減るように、メモリセル（１００）内の１つまたは複数のＦＥＴのソースに印加される、「ソースバイアス」を使用する。ソースバイアス電圧は、「オフ」ＦＥＴの場合の小さな正のバイアスとＦＥＴが読み出される場合のアースの間で選択的に切り換えられる。複数のソースバイアス回路（１１０、１１２、１１４、１１６）は、選択的に切り換えられたバイアス電圧を、アレイのメモリセルに供給する。
2006509325.tif 000002
【特許請求の範囲】
【請求項１】
ソースバイアス式メモリセルアレイであって、
行および列アレイに配列した複数のメモリセル（１００）を備え、前記列のそれぞれは、各共通ノード（１０２、１０４、１０６、１０８）を有し、前記セルのそれぞれは、少なくとも１つの電界効果トランジスタ（ＦＥＴ）を備え、所与の列のそれぞれのセルからの少なくとも１つのＦＥＴのソースは、前記列の共通ノードで一緒に接続され、それぞれのセルからの少なくとも１つのＦＥＴの前記ゲートは、前記メモリセルの前記状態が読み出される時にイネーブルされる各行アドレスライン（ＲＯＷ  ０、…、ＲＯＷ  Ｎ）に接続され、前記セルの少なくともいくつかの中の前記ＦＥＴの少なくとも１つは、前記セルが読み出されていない時に前記共通ノードに閾値以下の漏れ電流を伝導し、
複数のソースバイアス回路（１１０、１１２、１１４、１１６）を備え、前記複数のソースバイアス回路はそれぞれ、前記共通ノードの各１つの共通ノードに接続され、前記複数のソースバイアス回路はそれぞれ、
前記ソースバイアス回路の共通ノードとアース間に接続される抵抗（１１８、１２０、１２２、１２４）と、
前記抵抗の両端に接続されるスイッチ（１２６、１２８、１３０、１３２）であって、スイッチは、閉じると、前記ソースバイアス回路の共通ノードとアース間に低抵抗導電性経路を提供し、スイッチは、前記ソースバイアス回路の共通ノードに接続されるメモリセルの１つが読み出される時にはいつでもイネーブルされる読出選択信号（ＲＳ０、…、ＲＳＮ）に応答して閉じる、スイッチとを備え、
前記メモリセルアレイは、前記読出選択信号がディセーブルされると、前記抵抗が、前記ソースバイアス回路の共通ノードに接続される前記ＦＥＴの前記閾値以下のドレイン−ソース漏れ電流を伝導し、それによって、前記閾値以下のドレイン−ソース漏れ電流を減らす前記共通ノードの電圧を生成するソースバイアス式メモリセルアレイ。
【請求項２】
前記抵抗は、その線形領域で動作するようにＦＥＴバイアスされる請求項１に記載のメモリセルアレイ。
【請求項３】
前記抵抗はダイオード接続式ＦＥＴである請求項１に記載のメモリセルアレイ。
【請求項４】
前記スイッチは、前記読出選択信号がイネーブルされると、オンし、それによって、前記低抵抗導電性経路を提供するように、ドレイン−ソース回路が前記抵抗の両端に接続され、ゲートが前記読出選択信号に接続されるＦＥＴである請求項１に記載のメモリセルアレイ。
【請求項５】
前記読出選択信号を前記ソースバイアス回路に供給するインタフェース回路（１３８）をさらに備える請求項１に記載のメモリセルアレイ。
【請求項６】
前記インタフェース回路は、任意のメモリセルが読み出されると、前記ソースバイアス回路に供給される前記読出選択信号の全てをイネーブルするように配置される請求項５に記載のメモリセルアレイ。
【請求項７】
前記インタフェース回路は、活動的に読み出されているメモリセルを含む列に接続されるソースバイアス回路に供給される前記読出選択信号のみをイネーブルするように配置される請求項５に記載のメモリセルアレイ。
【請求項８】
それぞれのメモリセルは、各１つのアドレスを有し、前記インタフェース回路は、読み出されるアドレスを受け取る入力、および、前記アドレスを復号し、それによって、前記アドレスが存在するのが前記列の中のどれかを識別するデコーダ（１４０）をさらに備え、前記インタフェース回路は、前記デコーダによって識別された列に接続されるソースバイアス回路に供給される前記読出選択信号のみをイネーブルするように配置される請求項７に記載のメモリセルアレイ。
【請求項９】
前記メモリセルアレイのそれぞれの列は、複数のサブ列に分割され、前記サブ列はそれぞれ、前記共通ノードの各１つを有し、所与のサブ列における、それぞれのセルからの少なくとも１つのＦＥＴのソースは、前記サブ列の共通ノードで一緒に接続され、前記共通ノードはそれぞれ、前記ソースバイアス回路（１１０、１１２、１１４、１１６、１４０、１４２、１４４、１４６）の各１つに接続される請求項１に記載のメモリセルアレイ。
【請求項１０】
前記読出選択信号を前記ソースバイアス回路に供給するインタフェース回路（１５０）をさらに備え、前記コントローラは、読み出されている行のメモリセルを含むサブ列に接続されるソースバイアス回路に供給される前記読出選択信号のみをイネーブルするように配置される請求項９に記載のメモリセルアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（ＦＥＴ）メモリに関し、特に、メモリセルのアレイを構成するＦＥＴの閾値以下の漏れ電流を減らす技法に関する。
【背景技術】
【０００２】
半導体コンピュータメモリは通常、行および列のアレイに配列された多数のメモリセルを備える。ランダムアクセスメモリ（ＲＡＭ）および読み出し専用メモリ（ＲＯＭ）などの、種々のタイプのメモリを提供するようにセルが配列される可能性がある。
【０００３】
例示的な４個の行×４個の列のメモリセルを有する従来のＲＯＭが図１に示される。それぞれのメモリセル１０は単一のＦＥＴトランジスタを備える。所与の行のＦＥＴのゲートは各ＲＯＷラインに接続され、所与の列のＦＥＴのドレインは各ＢＩＴＬＩＮＥに接続され、アレイ内のＦＥＴのソースはアースに接続される。ＦＥＴは、それぞれが、元のままである（ｉｎｔａｃｔ）（「０」にプログラムされる）か、または、元のままでない（「１」にプログラムされる）ように、一定の手段によってプログラムされる。それぞれのメモリセルの状態を読み出すために、ＢＩＴＬＩＮＥは通常、特定の供給電圧へ事前充電される。メモリセルは、その後、そのＲＯＷラインをイネーブルにし、そのＢＩＴＬＩＮＥの電圧を検知することによって読み出される。読み出されるＦＥＴが元のままである場合、ＦＥＴは、ドレインからソースへ電流を伝導し、ＢＩＴＬＩＮＥ電圧をプルダウンする。元のままでない場合、ＢＩＴＬＩＮＥ電圧は影響を受けない。ＢＩＴＬＩＮＥ電圧が検知されて、メモリセルの状態が判断される。
【０００４】
実際、いずれのメモリセルも読み出されない長い期間が存在する場合がある。ＲＯＭが読み出される時でさえも、一般に、メモリセルの比較的小さなサブセットのみが任意所与の時点で読み出される。そのため、アレイ内の元のままのＦＥＴのほとんど、または、全ては、通常、「オフ」または「スタンドバイ」状態、すなわち、ＲＯＷラインがアースで、ＢＩＴＬＩＮＥが供給電圧である。残念ながら、こうした状況下で、「オフ」であるそれぞれの、元のままのＦＥＴは、ある程度の閾値以下の漏れ電流、すなわち、ＦＥＴのゲート電圧がその閾値電圧より小さい時にドレインからソースへ伝導する電流を示す。この漏れ電流は、典型的には、ＦＥＴ当たり約数百ナノアンペアであり、大きなアレイの場合、全漏れ電流は、数百ミリアンペア以上になる可能性がある。
【０００５】
最新世代のＣＭＯＳ技術の使用は、この問題をさらに悪化させる可能性がある。より高速のスイッチング速度を生成するために、ＦＥＴのチャネル長はますます短くなり、ゲート酸化物層はますます薄くなり、閾値電圧はますます低くなる。これらのより小さな幾何形状のトランジスタは、より高速のスイッチング速度、および、より高い「オン」電流を提供するが、これらのトランジスタをオフする能力は、非常に難しくなり、過度の漏れ電流が生ずる可能性がある。
【０００６】
漏れ電流を減らすのに使用される一手法は、基板背景バイアス電圧の印加である。背景バイアス電圧は、ＦＥＴの基板に印加され、それによって、ＦＥＴの閾値電圧を上昇させる効果がある。これは、ＦＥＴの「オフ」電流を実際に減らすが、背景バイアス電圧が常に存在するため、ＦＥＴの「オン」電流も減らし、このことは望ましくない。スタンドバイモード中だけ、背景バイアスをオンすることが可能であるが、高い容量性負荷である、ＩＣの基板全体を駆動することが必要とされるため、背景バイアスをオン／オフするのに必要とされる時間は、法外に長い場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した問題を克服し、セルの「オン」電流またはスイッチング速度に、ほとんど影響を与えないか、全く影響を与えることなく、「オフ」状態の漏れ電流の低減を可能にするメモリセルアレイが提示される。
【課題を解決するための手段】
【０００８】
本発明は、「ソースバイアス」を使用するメモリセルアレイであり、その「オフ」状態漏れ電流が減るように、バイアス電圧が、メモリセル内に収容される１つまたは複数のＦＥＴのソースに印加される。ソースバイアス電圧は、ＦＥＴを「オフ」する小さな正のバイアス電圧と、ＦＥＴを「オン」するアースの間で選択的に切り換えられる。
【０００９】
本発明によるメモリセルアレイは、行および列のアレイに配列された複数のＦＥＴを備える。それぞれの列は、列の全てのＦＥＴのソースに接続される各共通ノードを有する。複数のソースバイアス回路が各共通ノードに接続される。それぞれのソースバイアス回路は、共通ノードとアース間に接続された抵抗、および、閉じると、共通ノードとアース間に低抵抗導電性経路を提供する、抵抗の両端に接続されたスイッチを備える。スイッチは、ソースバイアス回路の共通ノードに接続されるＦＥＴの１つが読み出される時にはいつでもイネーブルされる「読出選択」信号に応答して閉じる。「読出選択」信号がディセーブルされると、抵抗は、ソースバイアス回路の共通ノードに接続されるＦＥＴの閾値以下のドレイン−ソース漏れ電流を伝導し、それによって、ＦＥＴの前記ソースを正にバイアスする電圧が共通ノードに生成され、それによって、閾値以下のドレイン−ソース漏れ電流が減る。本発明は、ＲＯＭおよびＲＡＭを含む、多数の異なるＦＥＴベースのメモリタイプに適用可能である。
【００１０】
本発明のさらなる特徴および利点は、添付図面に関して行われる以下の詳細な説明から当業者には明らかになるであろう。
【発明を実施するための最良の形態】
【００１１】
本発明によるソースバイアス式メモリセルアレイが図２に示される。例示的な実施形態は、ＲＯＭアレイを示すが、本発明は、スタティックＲＡＭ（ＳＲＡＭ）などの他のＦＥＴベースのメモリタイプに同様に適用可能である。
【００１２】
ＲＯＭアレイ内のそれぞれのセル１００は、単一のＦＥＴを収容し、ＦＥＴは、Ｎ行およびＭ列のアレイに配列される。先に説明したように、所与の行のＦＥＴのゲートは、各ＲＯＷラインに接続され、所与の列のＦＥＴのドレインは、各ＢＩＴＬＩＮＥに接続される。ＦＥＴは、それぞれが、元のままである（「０」にプログラムされる）か、または、元のままでない（「１」にプログラムされる）ように、一定の手段によってプログラムされる。それぞれのメモリセルの状態を読み出すために、ＢＩＴＬＩＮＥは通常、特定の供給電圧へ事前充電される。メモリセルは、その後、そのＲＯＷラインをイネーブルにし、そのＢＩＴＬＩＮＥの電圧を検知することによって読み出される。読み出されるＦＥＴが元のままである場合、ＦＥＴは、ドレインからソースへ電流を伝導し、ＢＩＴＬＩＮＥ電圧を低下させ、「０」を指示する。元のままでない場合、ＢＩＴＬＩＮＥ電圧は影響を受けない（「１」を指示する）。ＢＩＴＬＩＮＥ電圧が検知されて、メモリセルの状態が判断される。
【００１３】
以前は、ＲＯＭのそれぞれのＦＥＴのソースは、アースに接続された。しかし、ここで、アレイ内のそれぞれの列は、各共通ノード（１０２、１０４、１０６、１０８）を有し、それぞれの列のＦＥＴのソースは、列の共通ノードに接続される。複数のソースバイアス回路（１１０、１１２、１１４、１１６）が各共通ノードに接続される。それぞれのソースバイアス回路は、ソースバイアス回路の共通ノードとアース間に接続される抵抗（１１８、１２０、１２２、１２４）、および、抵抗の両端に接続されるスイッチ（１２６、１２８、１３０、１３２）であって、スイッチは、閉じると、ソースバイアス回路の共通ノードとアース間に低抵抗導電性経路を提供する、スイッチを備える。
【００１４】
それぞれのスイッチ（１２６、１２８、１３０、１３２）は、ソースバイアス回路の共通ノードに接続されるＦＥＴの１つが読み出される時にはいつでもイネーブルされる「読出選択」信号（ＲＳ０、ＲＳ１、ＲＳ２、ＲＳＮ）に応答して閉じる。ソースバイアス回路の共通ノードに接続されるいずれのＦＥＴも読み出されない時、ソースバイアス式回路の抵抗（１１８、１２０、１２２、１２４）が、共通ノードとアース間で接続されるように、ソースバイアス式回路の「読出選択」信号がディセーブルされる。
【００１５】
上述したように、アレイのＢＩＴＬＩＮＥは、通常、供給電圧まで充電される。読み出されない時、ＦＥＴのＲＯＷラインはイネーブルされないこと、また、こうしたイネーブルされないＦＥＴは、元のままである場合、ドレインからソースへ閾値以下のドレイン−ソース漏れ電流を伝導させる。アレイ内のＦＥＴが全て考慮される時、これらの漏れ電流の累積和は、かなりの電流になる可能性がある。
【００１６】
本発明は、これらの閾値以下のドレイン−ソース漏れ電流の大きさを減らす。ソースバイアス回路の共通ノードに接続されるいずれのＦＥＴも読み出されない時、ソースバイアス式回路の「読出選択」信号がディセーブル（ｄｉｓａｂｌｅ）され、そのスイッチが開き、その結果、ソースバイアス式回路の抵抗（１１８、１２０、１２２、１２４）が、共通ノードに接続されるＦＥＴの閾値以下のドレイン−ソース漏れ電流を伝導する。これによって、抵抗の両端に、したがって共通ノードに電圧が生じ、その電圧が、ＦＥＴのソース端子を正にバイアスし、それによって、閾値以下のドレイン−ソース漏れ電流が減る。
【００１７】
たとえば、メモリセル１００は、列「０」内にあり、列「０」のＦＥＴのソースは、共通ノード１０２に接続される。抵抗１１８および「読出選択」信号ＲＳ０によって制御されるスイッチ１２６は、共通ノード１０２とアース間に接続される。列「０」のいずれのセルも読み出されない時、ＲＳ０はディセーブルされ、スイッチ１０６を開く。列「０」のそれぞれのＦＥＴの閾値以下の漏れ電流は、抵抗１１８を通って流れ、共通ノード１０２に接続されるＦＥＴのそれぞれのソース端子をバイアスする電圧を生じる。このソースバイアス電圧は、ＦＥＴの閾値以下の漏れ電流の大きさを減らす。しかし、列「０」の１つまたは複数のメモリセルが読み出される場合、ＲＳ０はイネーブルされ、スイッチ１０６は閉じる。これは、実質的に、列「０」のＦＥＴのソース端子をアースに接続し、その結果、本発明は、ＦＥＴの「オン」電流、すなわち、ＦＥＴのスイッチング速度に悪い影響を与えない。
【００１８】
スイッチ１２６、１２８、１３０、および１３２は、好ましくは、それぞれ、共通ノード１０２、１０４、１０６、および１０８と、アース間に接続されるドレイン−ソース回路を有するＦＥＴである。ＦＥＴのゲートは、各「読出選択」信号に接続され、その結果、「読出選択」信号がイネーブルされる時はいつでも、それぞれのＦＥＴスイッチがオンされる。オンすると、ＦＥＴスイッチは、ソースバイアス回路の共通ノードとアース間に低抵抗導電性経路を提供する。
【００１９】
抵抗１１８、１２０、１２２、１２４は、多くの形態のうちの任意の形態をとってよい。図２に示すように、ソースバイアス回路の抵抗は、各抵抗器で実施される可能性がある。ソースバイアス回路の共通ノードに接続されるいずれのＦＥＴも読み出されない時、抵抗は回路内（ｉｎ−ｃｉｒｃｕｉｔ）であるため、抵抗値は、事実上可能な限り大きくなければならず、可能な最も高いソースバイアス電圧、したがって、可能な最も低い閾値以下の漏れ電流が提供される。
【００２０】
抵抗１１８、１２０、１２２、１２４の可能な別の実施態様が図３に示される。ここで、バイアス電圧ＶＲ１でバイアスされて、その線形領域で動作するＦＥＴによって抵抗が提供される。これは、それぞれのソースバイアス回路の共通ノードに接続される、「オフ」のＦＥＴの閾値以下の漏れ電流を減らすのに十分である小さなソースバイアス電圧を提供する。この手法、すなわち、ソースバイアス回路抵抗を提供するのにＦＥＴを使用することは、非常に実用的で、実施するのが容易である。しかし、こうして提供される抵抗は、バイアスされたＦＥＴの両端の電圧によってある程度変わることになり、したがって、漏れ電流低減の大きさは、ＲＯＭ内の任意所与の列に存在する可能性がある、元のままのメモリセルＦＥＴの数が可変であるために、変わる可能性がある。
【００２１】
抵抗１１８、１２０、１２２、１２４の可能なさらに別の実施態様が図４に示される。ここで、ダイオード接続式ＦＥＴを有する抵抗が提供され、ダイオード接続式ＦＥＴは、ＦＥＴの飽和領域で動作し、それによって、それぞれのＦＥＴの閾値電圧にほぼ等しいソースバイアス電圧が供給される。ソースバイアス電圧は、任意所与の列に接続されるメモリセルＦＥＴの数に関係なく比較的一定のままである。これらの比較的一定のソースバイアス電圧は、メモリセルＦＥＴ当たりの予測可能な漏れ電流の低減を提供する。すなわち、所与のＦＥＴの漏れは、ただ１つのＦＥＴが元のままである列の場合と、数十または数百のＦＥＴが元のままである列の場合で同じであることになる。
【００２２】
「読出選択」信号（ＲＳ０、ＲＳ１、ＲＳ２、ＲＳ３）の生成は、いくつかの異なる方法で行われる可能性がある。最も簡単な配置は、「読出選択」信号が全体に接続されることであり、その結果、読み出し動作の一部として任意の行が選択されると、全ての「読出選択」ラインがイネーブルされる。このように配置されると、本発明は、読み出し動作中に閾値以下の漏れ電流の低減を提供しない。それは、全てのソースが、各ソースバイアス回路を通ってアースに接続されることになるからである。しかし、読み出し動作が起こらない時、「読出選択」ラインはイネーブルされず、ソースバイアス回路は、各共通ノードにソースバイアス電圧を印加し、それによって、アレイの閾値以下の漏れ電流が減る。多くの用途において、メモリアレイは、長い期間にわたって、読み出されない、すなわち、「スタンドバイ」モードにある。したがって、本発明は、電力消費が、理想的に最小である、すなわち、スタンドバイ中に、閾値以下の漏れ電流を減らすのに役立つ。
【００２３】
「読出選択」信号（ＲＳ０、ＲＳ１、ＲＳ２、ＲＳ３）の生成に対する別の手法は、活動的に読み出されるＢＩＴＬＩＮＥに接続される「読出選択」信号のみをイネーブルすることである。実際、メモリアレイ内のセルは、一意のアドレスが割り当てられ、セルまたはセルの群は、適切なアドレスをインタフェース回路１３８に指定することによって読み出される。インタフェース回路１３８は、適切な行（ＲＯＷ）ラインをイネーブルし、適切なＢＩＴＬＩＮＥを検知し、所望のメモリ内容を戻す。読み出されるアドレスは、たとえば、デコーダ１４０（図２に示す）によって復号されて、読み出される１個または複数個のアドレスについて、単一ビットラインのｎ個から１個の選択またはビットラインの群、および、行が確定される。どのビットラインが読み出されるかを指示する、同じ信号を使用して、適切な「読出選択」ラインをイネーブルする可能性もある。
【００２４】
たとえば、２５６×２５６セルのメモリセルアレイを仮定する。「読出選択」ラインが全体に接続される場合、読み出しが起こると、全ての「読出選択」ラインがイネーブルされる。この場合、アレイ内のいずれのＦＥＴもソースバイアスされず、したがって、選択されない行のＦＥＴが、最大の閾値以下の漏れ電流を与えることになる。読み出し中、選択された行の２５６個のＦＥＴは、「オン」電流を伝導し、一方、（２５６＊２５６）−２５６＝６５，２８０個のＦＥＴは、最大の閾値以下の漏れ電流を示すことになる。
【００２５】
しかし、読み出されるビットラインの選択に関連する「読出選択」ラインのみがイネーブルされるように、メモリアドレスが復号される場合、選択されない行において、読み出されないビットラインの全てのＦＥＴがソースバイアスされる。たとえば、読み出し中に、任意のある時点で、１６個のビットラインのみが活動的に読み出されるように、メモリアドレスが復号されると仮定する。この場合、ソースが、各ソースバイアス回路のスイッチ側を通って（１６個の選択されたビットラインから）アースに接続され、その結果、ＦＥＴに完全な「オン」電流が見られる、１６個のＦＥＴが存在する。選択された行の残りのＦＥＴ、すなわち、２５６−１６＝２４０個のＦＥＴは、擬似的に完全な「オン」電流が見られることになる、すなわち、ＲＯＷラインはｈｉｇｈであるが、ソースはバイアスされる。したがって、２５５＊１６＝４０８０個のＦＥＴは、最大の、ソースバイアスされない「オフ」電流を示し、残りのＦＥＴ（（２５６−１６）＊２５５＝６１，２００個のＦＥＴ）は、最小の、ソースバイアスされた「オフ」電流を有する。
【００２６】
図２〜４に示す実施形態の場合、列の任意のセルがアクセスされる、すなわち、読み出される時、選択された列において「オフ」のままである（ＲＯＷラインは選択されない）ＦＥＴは、列の「読出選択」ラインがイネーブルされるため、そのソースがアースまたはアース近くに接続される。したがって、これらのＦＥＴは、上述したように、閾値以下の漏れ電流を示すことになる。この影響を減らす１つの方法が、図５に示すメモリセルアレイの実施形態に示される。ここで、列は、セクションに分離される、セクションはそれぞれ、自分自身のソースバイアス回路を有する。たとえば、図５では、それぞれの列は、それぞれ４個のＦＥＴの「サブ列」に分割され、それぞれのサブ列が自分自身のソースバイアス回路を有する。したがって、アレイの下側部分のサブ列は、ソースバイアス回路１１０、１１２、１１４、および１１６に接続され、一方、アレイの上側部分のサブ列は、ソースバイアス回路１４０、１４２、１４４、および１４６に接続され、ソースバイアス回路はそれぞれ、各「読出選択」信号（ＲＳ４、ＲＳ５、ＲＳ６、およびＲＳ７）を受け取る。
【００２７】
列がサブ列に分離されると、「読出選択」ラインは、先に説明した方法の任意の方法で動作する可能性がある。たとえば、サブ列の任意の行が、読み出し動作の一部として選択されると、ソースバイアス回路の「読出選択」ラインがイネーブルされる可能性がある。たとえば、メモリセルアレイが、それぞれの列に５１２個のＦＥＴを含むと仮定する。アレイが本明細書に述べるように分離していない場合、所与の行が読み出し動作の一部として選択されると、閾値以下の漏れ電流を生成する５１１個の数のＦＥＴが存在するであろう。しかし、それぞれの列が、たとえば、それぞれ１２８個のＦＥＴからなる４個のサブ列に分離される場合、行が選択されると、最大の閾値以下の漏れ電流を示す１２７個のＦＥＴが存在することになり、列の他の３８４個のＦＥＴは、総合の閾値以下の漏れ電流を減らすようにソースバイアスされる。
【００２８】
分離式アレイはまた、先に説明したように、活動的に読み出されるビットラインに接続される「読出選択」信号のみをイネーブルするように配置されはずである。読み出されるアドレスは、たとえば、デコーダ１５０によって復号されて、読み出される１個または複数個のアドレスについて、単一ビットラインのｎ個から１個の選択またはビットラインの群、および、行が確定される。どのビットラインが読み出されるかを指示する、同じ信号を使用して、適切な「読出選択」ラインをイネーブルする可能性もある。たとえば、先に述べたように、２５６×２５６セルのメモリセルアレイを仮定する。メモリセルアレイは、６４個の行からなる４個の群に分離され、メモリセルアレイについて、任意のある時点で、１６ビットラインのみが活動的に読み出される。この場合、ソースが、（１６個の選択されたビットラインから）アースに接続され、その結果、ＦＥＴに完全な「オン」電流が見られる、１６個のＦＥＴが存在する。選択された行の残りのＦＥＴ、すなわち、２５６−１６＝２４０個のＦＥＴには、擬似的に完全な「オン」電流が見られることになる、すなわち、ＲＯＷラインはｈｉｇｈであるが、ソースはバイアスされる。したがって、６３＊１６＝１００８個のＦＥＴは、最大の、ソースバイアスされない「オフ」電流を示し、残りのＦＥＴ（（２５６−１６）＊２５５＋（１６＊（２５６−６４））＝６４，２７２個のＦＥＴ）は、最小の、ソースバイアスされた「オフ」電流を有する。
【００２９】
上述した列分離は、漏れ電流に関連しない別の利点を提供する。列分離が存在しないと、切り換えられたソースラインは、アレイの全長に延びる。これらの切り換えられたソースラインは、かなりの負荷を呈し、この負荷は、読み出しが起こる時に、ソースバイアスされたレベルからアースレベルへラインが切り換わる速度を低下させる可能性がある。本明細書で述べるように、列を分離することによって、ソースラインの長さを減らすことは、アレイが動作する可能性がある速度を改善する。
【００３０】
本発明は、図２〜５のＲＯＭの一部として使用される。しかし、本発明は、マスクプログラム式ＲＯＭに関する使用に限定されないことに留意されたい。ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＰＲＯＭ、フラッシュメモリなどを含む、許容不可能な量の閾値以下の漏れ電流を示すＦＥＴベースのメモリセルの任意のアレイは、本発明から利益を受けるであろう。本発明はまた、ランダムアクセスメモリ（ＲＡＭ）に関して使用されると有用である可能性がある。
【００３１】
ＲＡＭに関して使用されると思われる本発明の例は、図６に示される。ここで、ＲＡＭは、６個のトランジスタ（６Ｔ）ＳＲＡＭセルのアレイを備える、スタティックＲＡＭ（ＳＲＡＭ）である。セル２００などのそれぞれのセルは、ラッチ構成で配置された、一対のＰＭＯＳプルアップＦＥＴ  Ｐ１とＰ２、および、一対のＮＭＯＳプルダウンＦＥＴ  Ｎ２とＮ３、ならびに、一対のＮＭＯＳパスＦＥＴ  Ｎ１とＮ４を含む。前のように、セルは、行および列のアレイに配置され、それぞれの行のセルは各ＲＯＷラインに接続され、それぞれの列のセルは相補的なＢＩＴＬＩＮＥに接続される（たとえば、ＢＩＴＬＩＮＥ  ０、および、その相補物、ＢＩＴＬＩＮＥＢ  ０）。たとえば、セル２００が、ロジック「１」に対応するデータを保持している時、ＦＥＴ  Ｐ１およびＮ２の接合部２０２の電圧は、ＶＤＤであり、ＦＥＴ  Ｐ２およびＮ３の接合部２０４の電圧は、ゼロである。
【００３２】
通常、相補的なビットラインは、公称供給電圧へ事前充電される。こうして配置されると、ＳＲＡＭセルに関連して３つの異なる漏れ経路が存在する。プルアップＦＥＴの一方（Ｐ１かＰ２のいずれか）を通る経路、プルダウンＦＥＴの一方（Ｎ２かＮ３のいずれか）を通る経路、および、パスＦＥＴの一方（Ｎ１かＮ４のいずれか）を通る経路が存在する。ノード２０２および２０４の電圧が上述した電圧で、ＲＯＷラインが選択されていない状態の、図示の場合では、「オフ」ＦＥＴ  Ｐ２、Ｎ２、およびＮ４を流れる閾値以下の漏れ電流が存在する。小さな正のソースバイアスが、Ｎ２およびＮ３のＦＥＴのソースに印加されると、これらのＦＥＴからの閾値以下の漏れ電流は、大幅に減るであろう。ソースバイアス電圧は、Ｐ２の漏れ電流にはほとんど影響を与えないが、これは、３つのうちの最も小さな漏れ成分である。この例では、Ｎ２は、そのソースにおいて直接ソースバイアス電圧が見られるであろう。また、Ｎ４は、「オン」ＦＥＴ  Ｎ３を介して、そのソースにおいてソースバイアス電圧が見られるであろう。
【００３３】
ＲＡＭの場合、ソースバイアス回路に接続される一定数のＲＡＭセルが存在するであろう。対照的に、ＲＯＭの場合、「０」にプログラムされるＦＥＴの数は変わることになり、したがって、所与の列についての総漏れ電流は変わることになる。ＲＡＭの漏れ電流は、この変動性を有さない。これが実情であるため、抵抗がバイアス式ＦＥＴ（図３に示す）であるソースバイアス回路は、抵抗がダイオード接続式ＦＥＴ（図４に示す）であるソースバイアス回路に比べて好ましい。図３の手法は、バイアス電圧に対するより大きな制御を提供するが、図４の方式は、バイアスを少なくとも閾値電圧に制限する。
【００３４】
図６に示すＳＲＡＭ回路構成が例示に過ぎないことに留意されたい。本発明は、読み出されていない時に閾値以下の漏れ電流を示す、任意のＦＥＴベースのＲＡＭセルに関して有用である。
【００３５】
本発明の特定の実施形態が、示され、述べられたが、多くの変形および代替の実施形態を、当業者が思い付くであろう。したがって、本発明は、添付特許請求項によってのみ制限されることが意図される。
【図面の簡単な説明】
【００３６】
【図１】知られているメモリセルアレイの略図である。
【図２】本発明によるソースバイアス式メモリセルアレイの略図である。
【図３】本発明によるソースバイアス式メモリセルアレイの別の実施形態の略図である。
【図４】本発明によるソースバイアス式メモリセルアレイの別の実施形態の略図である。
【図５】本発明によるソースバイアス式メモリセルアレイの別の実施形態の略図である。
【図６】本発明によるソースバイアス式ＲＡＭアレイの１の可能な実施形態の略図である。
【符号の説明】
【００３７】
１０、１００  メモリセル
１０２、１０４、１０６、１０８  共通ノード
１１０、１１２、１１４、１１６、１４０、１４２、１４４、１４６  ソースバイアス回路
１１８、１２０、１２２、１２４  抵抗
１２６、１２８、１３０、１３２  スイッチ
１３８  インタフェース回路
１４０、１５０  デコーダ
２００  ラッチ構成（セル）
２０２、２０４  接合部
【図１】
2006509325.tif 000003
【図２】
2006509325.tif 000004
【図３】
2006509325.tif 000005
【図４】
2006509325.tif 000006
【図５】
2006509325.tif 000007
【図６】
2006509325.tif 000008
【国際調査報告】
2006509325.tif 000009
2006509325.tif 000010