(57)【要約】埋め込み層間でドーパントが拡散するのを防ぎ、絶縁破壊電圧が下がるリスクを減少させること。たとえばシリコンでできた半導体基板による集積回路を提供する。半導体基板は、少なくとも幅の５倍より大きい高さをもち、２つの領域を側面で分け、誘電体により分離する少なくとも１つの垂直に埋められたトレンチと、前記トレンチを覆う、たとえばシリコンでできたエピタキシャル半導体層とを含む。手順として、ａ）前記トレンチが前記基板上に形成され、ｂ）同一のタイプの導電性または異なるタイプの導電性を有する２つの領域が、注入により前記トレンチのそれぞれの側に形成され、ｃ）アニ−リング処理が実行され、ｄ）前記エピタキシャル層が、前記ステップｃ）で得られた構造にエピタキシャルに成長される。
2004527102.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも幅の５倍より大きい高さをもち、２つの領域を側面で分け、誘電体により分離する、少なくとも１つの垂直に埋められたトレンチと、
前記トレンチを覆うエピタキシャル半導体層とを含む半導体基板を備える集積回路。
【請求項２】
前記２つの領域は異なるタイプの導電性を有する請求項１に記載の集積回路。
【請求項３】
前記基板は単結晶シリコンにより形成される、請求項１または２に記載の集積回路。
【請求項４】
前記トレンチの幅は0.3μｍよりも小さい、請求項１から３のいずれか１つに記載の集積回路。
【請求項５】
前記トレンチの幅は0.2μｍであり、高さは5μｍより大きく、前記トレンチは少なくとも0.8μｍの深さに埋められている、請求項４に記載の集積回路。
【請求項６】
前記基板は、少なくとも２つの埋められたトレンチと、交互に別々となる導電性をもつ少なくとも３つの隣接した埋め込み領域とを含み、前記３つの埋め込み領域はそれぞれ、隣接する領域から前記トレンチにより側面で分離される、請求項１から５のいずれか１つに記載の集積回路。
【請求項７】
前記基板は、前記交互に別々となる導電性をもつ３つの埋め込み領域の上に、該３つの埋め込み領域のそれぞれと同じタイプの導電性をもつ３つのエピタキシャル領域を含み、
前記集積回路は、同一タイプの導電性をもつ２つのエピタキシャル領域に形成されるものと同じ種類の２つのMOSトランジスタを含む、請求項１から６のいずれか１つに記載の集積回路。
【請求項８】
前記基板は、前記交互に別々となる導電性をもつ３つの埋め込み領域の上に、該３つの埋め込み領域のそれぞれと同じタイプの導電性をもつ３つのエピタキシャル領域を含み、
前記集積回路は、それぞれ異なるタイプの導電性をもつ２つのエピタキシャル領域に形成されるものと異なる種類の２つのMOSトランジスタを含む、請求項６に記載の集積回路。
【請求項９】
前記第3のエピタキシャル領域に形成されるバイポーラトランジスタを含む請求項８に記載の集積回路。
【請求項１０】
少なくとも幅の５倍より大きい高さをもち、２つの領域を側面で分け、誘電体により分離する、少なくとも１つの垂直に埋められたトレンチを形成することと、
前記トレンチを覆うエピタキシャル半導体層を形成することと、
を含む集積回路の製造方法。
【請求項１１】
前記２つの領域は異なるタイプの導電性を有し、ドーパントの注入によって得られる請求項１０に記載の製造方法。
【請求項１２】
前記トレンチの幅は0.3μｍよりも小さい、請求項１０または１１に記載の製造方法。
【請求項１３】
基板はシリコンにより形成され、
ａ）前記トレンチが前記基板上に形成され、
ｂ）同一のタイプの導電性または異なるタイプの導電性を有する２つの領域が、注入により前記トレンチのそれぞれの側に形成され、
ｃ）アニーリング処理が実行され、
ｄ）前記エピタキシャル層が、前記ステップｃ）で得られた構造にエピタキシャルに成長される、請求項１０から１２のいずれか１つに記載の製造方法。
【請求項１４】
前記ステップｂ）の前に、前記トレンチはシリコン酸化物などの誘電体で満たされる、請求項１３に記載の製造方法。
【請求項１５】
前記基板は、少なくとも２つの埋められたトレンチと、交互に別々となる導電性をもつ少なくとも３つの隣接した埋め込み領域とを含み、前記３つの埋め込み領域はそれぞれ、隣接する領域から前記トレンチにより側面で分離され、
前記基板は、前記交互に別々となる導電性をもつ３つの埋め込み領域の上のエピタキシャル層に、該３つの埋め込み領域のそれぞれと同じタイプの導電性をもつ３つのエピタキシャル領域が形成される、請求項１０から１４のいずれか１つに記載の製造方法。
【請求項１６】
同じ種類の２つのMOSトランジスタが、同一タイプの導電性をもつ２つのエピタキシャル領域に形成される、請求項１５に記載の製造方法。
【請求項１７】
異なる種類の２つのMOSトランジスタが、それぞれ異なるタイプの導電性をもつ２つのエピタキシャル領域に形成される、請求項１５に記載の製造方法。
【請求項１８】
バイポーラトランジスタが前記第３のエピタキシャル領域に形成される請求項１７に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の製造に関し、特にMOSまたは相補型MOSデバイスの生産、または同じ半導体基板上にバイポーラトランジスタおよび相補型MOSトランジスタ（BiCMOS）の製造に適している、
【背景技術】
【０００２】
バイポーラまたはMOSコンポーネントの製造では、まず埋め込み層が半導体基板上に形成される。半導体基盤は一般的にシリコンにより形成され、それによりこれらの埋め込み層は生成されたコンポーネントによって重要な役割を果たしている。したがって埋め込み層は、バイポーラトランジスタのコレクタ、またはMOSトランジスタのためのウェルボトムコンタクト（well bottom contact）にすることができる。これらの埋め込み層は、所望のコンポーネント（npnまたはpnpバイポーラトランジスタ、またはnMOSまたはpMOSトランジスタ）の特性に合致させるべく、ｐタイプまたはｎタイプのドーピングにより性質が決められる。同一の半導体デバイス内で、異なる導電性を持つ２つの隣接したMOSトランジスタ、逆の導電性を持つ領域により分けられる同一の導電性を持つ２つの隣接したMOSトランジスタ、MOSトランジスタおよびバイポーラトランジスタ（BiCMOS）、を接触させるもつことが可能である。
【０００３】
同一基板内の埋め込み層は、別々のコンポーネントの要素により構成されているが、他の層と独立してドープすることができない。埋め込み層のドーピングレベルが、特にｐタイプ層とｎタイプ層との間の絶縁破壊電圧（breakdown voltage）や、同じタイプの導電性をもつ層の間の突き抜け（voltage-through）電圧を決定するからである。
【特許文献１】
特開2000-332098
【特許文献２】
欧州特許出願公開番号EP 0 398 468 A2
【特許文献３】
米国特許番号4,862,240
【非特許文献１】
IBM Technical Disclosure Bulletin vol.34 No.9 Feb.1992/Complementary subcollector process with self-aligned trench isolation
【非特許文献２】
H.Jansen et al/Microelectronic Engineering 35(1997)45-50/Rie lag high aspect ration trench etching of silicon
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって例えば、逆の導電性をもつ２つの層の間の絶縁破壊電圧は、これらの層の間のドーピングの勾配が大きくなるにつれ小さくなる。このことは、埋め込み層がかなりドーピングされた場合に特に当てはまる。
【０００５】
さらに、２つの層を隔てる距離が小さくなればなるほど、同一タイプの埋め込み層の間のつき抜けのリスクは高くなる。逆の導電性を持つ分離領域は、あまりドープされているわけではなく徐々に狭くなっていくので、同一タイプの２つの埋め込み層の間の分離を提供するという役割をもはや満たすことはできない。集積回路を小型化することで、必然的にこのリスクが増大する。
【０００６】
突き抜けの問題を解決するために、同一の種類の層のドーピングレベルを減らし、それらを隔てる逆の導電性の層のドーピングレベルを増やすことが考えられる。そのことにより、かなりドープされた層からあまりドープされていない分離層に拡散することを制限する結果になっている。しかしながら、埋め込み層のドーピングレベルを修正することで、所望のデバイスの真性化処理も修正することになる。さらに、分離層のドーピングが増える場合、絶縁破壊電圧が下がるというリスクがある。
【０００７】
コンポーネントおよび集積回路のサイズが減少すると、デバイスを真性化処理しつつ分離も行うにあたり、うまく調整することが難しくなる。
【０００８】
したがって、コンポーネントが近接すること、特に埋め込み層が近接することに起因する、これらのパラサイト現象を解決する必要がある。
【０００９】
さらに、生成されるコンポーネントを適切に真性化処理する一方で、埋め込み層の突き抜けおよび絶縁破壊電圧の低下のリスクを、最小化しまたは除去するための解決策を提供する必要がある。
【００１０】
本発明は、上述の問題を解決するための方法を提供することを目的としている。
【発明の効果】
【００１１】
本発明は本質的に、同一または異なる導電性をもつ埋め込み層を、互いに側面で分離する埋め込みトレンチの形成によりなるものである。特に、そのような半導体基板のトレンチを層の間に加えることにより、埋め込み層の突きぬけを防ぐことができることがわかった。これらのトレンチは、互いに同一または異なる導電性を有する埋め込み層を分離すべく配置されている。これらのトレンチは、ある埋め込み層から別のものへとドーパントが拡散するのを防いでおり、絶縁破壊電圧が下がるリスクを減少させている。
【００１２】
デバイスの埋め込み層を独立してドーピングするので、コンポーネントの適切な真性化処理が確保される。
【課題を解決するための手段】
【００１３】
したがって本発明は、たとえばシリコンでできた半導体基板による集積回路を提供している。半導体基板は、少なくとも幅の５倍より大きい高さをもち、２つの領域を側面で分け、誘電体により分離する少なくとも１つの垂直に埋められたトレンチと、前記トレンチを覆う、たとえばシリコンでできたエピタキシャル半導体層とを含む。
【００１４】
トレンチにより、層の間のドーパントの拡散を防ぎ、またはガルバニ（galvanic）分離をできるようにしている。
【００１５】
トレンチは、半導体ウェハーの表面全体上に同質のエピ層を成長できる程度に狭くなければならない。好ましくは、これらのトレンチの幅は1μｍよりも小さく、より好ましくは0.3μｍよりも小さく、より具体的には0.2μｍである。
【００１６】
トレンチの深さは基板内でつくられた半導体デバイスの要件に応じて変化させることができる。
【００１７】
たとえばトレンチは、幅は0.2μｍで高さは5μｍより大きいとすることができ、少なくとも0.8μｍの深さのところに埋めることができる。
【００１８】
本発明は、少なくとも３つのｎ、ｐ、およびｎまたはｐをもち、ｎおよびｐによる隣接した埋め込み層があるとき、特に逆の導電性を持つ領域で分離される埋め込み層をもつ場合やBiCMOS技術を用いる場合に、同種の２つのMOSトランジスタをつくりたいときに望ましい。この場合、埋め込み層の突きぬけのリスクが高いからである。側面で埋め込み層を互いに分離すべく狭いトレンチを形成することで、このリスクを劇的に減らし、場合によってはなくすことができる。
【００１９】
従って本発明の一形態によれば、基板は、少なくとも２つの埋められたトレンチと、交互に別々となる導電性をもつ少なくとも３つの隣接した埋め込み領域とを含み、３つの埋め込み領域はそれぞれ、隣接する領域からトレンチにより側面で分離される。
【００２０】
基板は、前記交互に別々となる導電性をもつ３つの埋め込み領域の上に、該３つの埋め込み領域のそれぞれと同じタイプの導電性もつ３つのエピタキシャル領域を含み、同一タイプの導電性をもつ２つのエピタキシャル領域に形成されるものと同じ種類の２つのMOSトランジスタを含むことができる。
【００２１】
変形例として回路は、それぞれ異なるタイプの導電性をもつ２つのエピタキシャル領域に形成されるものと異なる種類の２つのMOSトランジスタを含むことができる。
【００２２】
さらに回路は、第３のエピタキシャル領域に形成されるバイポーラトランジスタを含むことができる。
【００２３】
本発明の対象は集積回路の製造方法とすることもできる。この方法で、少なくとも幅の５倍より大きい高さをもち、２つの領域を側面で分け、誘電体により分離する、少なくとも１つの垂直に埋められたトレンチを形成する。そしてトレンチを覆うエピタキシャル半導体層を形成する。
【００２４】
２つの領域は異なるタイプの導電性を有することができ、それはドーパントの注入によって得られる。
【００２５】
実現する方法に従えば、
ａ）前記トレンチが前記基板上に形成され、
ｂ）同一のタイプの導電性または異なるタイプの導電性を有する２つの領域が、注入により前記トレンチのそれぞれの側に形成され、
ｃ）アニ−リング処理が実行され、
ｄ）前記エピタキシャル層が、前記ステップｃ）で得られた構造にエピタキシャルに成長される。
【００２６】
トレンチは、続いて埋め込み層を形成することが意図される基板の領域にドーパントを注入する前に形成するのが好ましい。このプロセスの後、熱の量は少なくなるが層から層にドーパントが拡散するリスクは少なくなる。しかしながら、所定のデバイスが必要となる特定の場合、注入後にトレンチをエッチングすることも考えられる。
【００２７】
この注入ステップは通常、好ましくはトレンチの深さより小さい厚さでドーパントを拡散させるための、アニーリング処理に続いて行われる。
【００２８】
本発明の一形態によれば、基板の表面全体に第１単結晶シリコン層がエピタキシャル成長される。極小サイズのトレンチをつくることで、基板の表面全体にほぼ同質の単結晶シリコンが成長されるようになる。
【００２９】
このエピタキシャル単結晶シリコン層に、すぐ下の埋め込み層と同じ導電性をもつ領域を形成することが可能であり、アニーリング処理を実行することで、このエピタキシャル領域のドーパントと埋め込み層のドーパントとの間が連続するようになる。
【００３０】
本発明の一形態によると、ステップｂ）の前に、前記トレンチはシリコン酸化物などの誘電体で満たされる。窒素化合物、または二酸化シリコン＋ポリシリコンなどの「絶縁物＋導体」の化合物にすることもかのうである。
【００３１】
本発明の方法は、好ましくは隣接するMOSやバイポーラトランジスタ、特にBiCMOSおよびCMOS技術によるものを生成するために具現化することもできる。
【発明を実施するための最良の形態】
【００３２】
本発明の説明にあたっては、添付の図面の図１から図４を参照する。図では本発明の狭い埋められたトレンチを含む半導体デバイスの生成プロセスを実現する方法の、主要なステップを概略的に説明している。ここで説明する本発明のプロセスを実現する方法は、一例であり本発明の趣旨を限定するものではない。
【００３３】
図１から図２で説明される方法に従って生産された集積回路のコンポーネントは、３つの埋め込み層が近接することが必要である。この３つのうち中央は、第１のタイプの導電性を有し、側面の２つは第２のタイプの導電性を有する。もちろん本発明はこの形態に限定されるものではなく、異なる導電性を持つ２つの埋め込み層が近接するもの、３つ以上の埋め込み層が近接するものも含んでいる。
【００３４】
本発明のプロセスによると、半導体基板１上の位置は従来の方法によりあらかじめ決められる。基板は、シリコンや、さまざまな位置にｎタイプまたはｐタイプのドーパントを注入したものによってつくられ、その結果これらの領域は埋め込み層を形成する。
【００３５】
本発明のプロセスを実現する好ましい形態を、図１を用いて説明する。トレンチ２は、これらの領域の間の接合点の位置でエッチングされる。これらのトレンチ２は、深いまたは浅いものにすることができる。大きさは、本質的に続いて行う注入および埋め込み層の厚さに依存し、アニーリング（annealing）処理に依存し、従ってより一般的には生産することが望まれるコンポーネントに依存する。
【００３６】
深さを変えることができる場合、トレンチ２の幅は重要なパラメータである。理由は、トレンチ２を技術的に作ることができて誘電体で統一的に満たすことができる一方で、異なる導電性を持つ２つの層を分離するという役割を果たすことができる程度に、トレンチ２の幅が広くなければならないからである。さらに、トレンチ２は、ウェハーの表面全体上に単結晶シリコンの同質エピタキシャル層を成長できる程度に狭くなくてはならない。
【００３７】
本発明のプロセスにおけるトレンチ２の幅は、1μｍより小さいことが望ましく、0.3μｍよりも小さいことがより望ましい。さらに本発明を具現化する好ましい方法の１つによると、トレンチ２は、約0.2μｍの幅を有している。
【００３８】
シリコン酸化物をトレンチ内の分離材料に用いることが好ましい。
【００３９】
図２で説明されるように、中央領域は導電性がｐタイプであり、側面領域は導電性がｎタイプである。これらの領域の導電性は、本発明のプロセスの範囲内で逆に変えることができる。領域４および５は、生産された半導体コンポーネントの埋め込み層を構成する。これらの埋め込み層は、たとえばバイポーラトランジスタのコレクタや、MOSトランジスタのウェルボトムコンタクトにすることができる。
【００４０】
ドーピング後、本プロセスでは通常に熱アニ−リング処理を続ける。その結果注入領域４および５が望ましい厚さになり、好ましくはトレンチ２の深さよりも薄くなる。
【００４１】
本発明を具現化する好ましい方法によると、分離トレンチは埋め込み層の注入の前に形成され、その結果ある領域から他の領域へのドーパントの拡散を、特にアニ−リングステップの間に防いでいる。
【００４２】
本発明のプロセスのステップにおいて、異なる導電性を持つ領域は、図２に示されるように互いに分離トレンチによって隔てられている。領域４および５の側面拡散は制限される。これらのさまざまな領域の間でドーパントは補償されない。さらに、かなりドープされた部分は、従来のやり方でトレンチがなかった場合のようには、他方と接触することはない。誘電体の壁は、かなりドープされた埋め込み層を分離し、その結果、絶縁破壊電圧が上昇し、生産される半導体の性能が上がる。
【００４３】
さらに、本発明のプロセスによると、埋め込み層へのドープをもう一方から独立して行うことは可能であり、そのことによりコンポーネントの生産にさらなる自由度を与える。これは、ドーピングレベルの選択が、生産が望まれ真性化処理を尊重するコンポーネントの性質にのみ依存するからである。
【００４４】
第１の単結晶シリコン層６は、ウェハー全体上にエピタキシャル成長される。この層６は、基板１およびトレンチ２の表面上に、側面を垂直なエピタキシャル成長により成長する。
【００４５】
図３に説明されるように、この第１エピタキシャル層６への、前述のステップで形成された領域のそれぞれの上への注入は、同一の導電率をもつ領域を形成するために生成される。従って層８は第１タイプの導電率を持ち、層７は第２タイプの導電率を持つが、それぞれ層５と層４に対応している。
【００４６】
この注入の後、熱アニ−リング処理が行われ、その結果層７および層８がエピタキシャル層６の全体の厚さへと拡大していく。
【００４７】
図４で示されるように、ドーピング処理が実行され、その結果中央領域８がｐドープされ側面領域７がｎドープされる。エピタキシャル層のドーピングは、埋め込み層の導電性または生産される半導体デバイスに依存している。示された状況と逆の導電率にすることは、本発明の趣旨の範囲内で可能である。
【００４８】
本発明のプロセスによると、所望の半導体コンポーネントが、標準プロセスを用いて異なる導電率をもつエピタキシャル層の上に形成される。
【００４９】
例であってこれに限定するものではないが、図４で説明されたデバイスから、いくつかのタイプの半導体デバイスを生産することもできる。
【００５０】
第１の変形例によると、２つのpMOSトランジスタを、ｎタイプエピタキシャル領域７につくることができる。ｎドープ埋め込み層は、これらのトランジスタのウェルボトムコンタクトを構成している。中央のｐタイプ領域は、逆の導電性を持つ分離領域を構成している。
【００５１】
他の変形例によると、同じようにエピタキシャル領域７にpMOSトランジスタをつくることが考えられる。もう一方の、ｎドープされたエピタキシャル領域７で、npnバイポーラトランジスタをつくることが考えられる。この場合ｎタイプ埋め込み層４はMOSトランジスタのウェルボトムコンタクトとバイポーラトランジスタをそれぞれ構成する。層５と層８よりなるｐドープされた中央領域は、nMOSトランジスタをつくるにあたりベースとして提供することができる。
【００５２】
これらの様々なデバイスは、接合部20および深く入り込んだ誘電分離物３により、互いに分離されている。
【００５３】
本発明のプロセスは、MOS、CMOS、またはBiCMOS技術でのトランジスタの生産に特に適している。
【００５４】
本発明のプロセスに従って生産された半導体デバイスにより、絶縁破壊動作をよりよいものにし、存在したとしても、埋め込み層の突き抜けをかなり減らす。
【００５５】
本発明はまた、誘電分離物を深く入り込ませることにより、出力デバイスにも適用される。
【００５６】
また、センサデバイスに適用することで、深くにある接合部から側面に電流がもれるのを防ぐ。
【図面の簡単な説明】
【００５７】
【図１】トレンチが基板上に形成されることを示す図。
【図２】同一のタイプの導電性または異なるタイプの導電性を有する２つの領域が、注入により前記トレンチのそれぞれの側に形成されることを示す図。
【図３】アニーリング処理が実行されることを示す図。
【図４】エピタキシャル層が、図３の構造にエピタキシャルに成長されることを示す図。
【符号の説明】
【００５８】
１      半導体基板
２      トレンチ
３      誘電体
４，５  注入領域
６      単結晶シリコン層
【図１】
2004527102.tif 000003
【図２】
2004527102.tif 000004
【図３】
2004527102.tif 000005
【図４】
2004527102.tif 000006
【国際公開パンフレット】
2004527102.tif 000007
2004527102.tif 000008
2004527102.tif 000009
2004527102.tif 000010
2004527102.tif 000011
2004527102.tif 000012
2004527102.tif 000013
2004527102.tif 000014
2004527102.tif 000015
2004527102.tif 000016
2004527102.tif 000017
2004527102.tif 000018
2004527102.tif 000019
2004527102.tif 000020
【国際調査報告】
2004527102.tif 000021
2004527102.tif 000022
2004527102.tif 000023
2004527102.tif 000024
2004527102.tif 000025
2004527102.tif 000026