(57)【要約】本発明は、トランジスタの入力端子間に電流経路を設け、一方、そのトランジスタのジャンクションにかかる逆バイアス電圧を制限することによって、トランジスタから成る差動ペアを保護する方法を提供する。本発明は、また、トランジスタ差動ペアにおける入力電圧の比較的大きなスイングを許可する。本発明によれば、静電放電保護回路がトランジスタ差動ペアを保護するために設けられている。各トランジスタは、第１および第２の端子並びに入力端子を含む。トランジスタの第２の端子は、互いに接続されている。この回路は、バイパス回路およびクランプ回路の一対を備えている。各バイパス回路は、トランジスタのうち付随するトランジスタの入力端子および第２の端子によって形成されるジャンクションに対して並列に接続され、それにより、このジャンクションが逆バイアスされたときにそのジャンクションにかかる電圧を制限する。クランプ回路は、トランジスタの２つの入力端子に並列に接続され、その入力端子間で許可された差動電圧スイングを所定のレベルに設定する。
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【特許請求の範囲】
【請求項１】
トランジスタの差動ペアを保護するための静電放電保護回路であって、
各トランジスタは第１および第２の端子並びに入力端子を含み、これらのトランジスタの第２の端子は互いに接続されており、
該静電放電保護回路は、
これらのトランジスタうちの関連する１つのトランジスタの入力端子および第２の端子によって形成されたジャンクションに対して並列に接続されており、該ジャンクションが逆バイアスされたときに該ジャンクションにかかる電圧を制限するバイパス回路のペアと、
これらのトランジスタの２つの入力端子に並列に接続され、これらの入力端子間において、許可された差動電圧スイングを所定のレベルに設定するクランプ回路とを備えていることを特徴とする静電放電保護回路。
【請求項２】
前記クランプ回路はこれらのトランジスタの入力端子間に接続されていることを特徴とする請求項１に記載の静電放電保護回路。
【請求項３】
前記クランプ回路は、これらのトランジスタの入力端子にそれぞれ接続された２つの外部パッドの間に接続されていることを特徴とする請求項１に記載の静電放電保護回路。
【請求項４】
前記クランプ回路は、一組のアンチパラレルダイオード含むことを特徴とする請求項１に記載の静電放電保護回路。
【請求項５】
前記一組のアンチパラレルダイオードにおいて、電流を第１の方向へ流すことを可能するように接続されたダイオードの数は、前記第１の方向とは反対の第２の方向へ電流を流すことを可能するように接続されたダイオードの数に等しいことを特徴とする請求項４に記載の静電放電保護回路。
【請求項６】
前記バイパス回路のそれぞれは、関連するトランジスタのジャンクションに対して並列に接続され、該ジャンクションが逆バイアスされている場合に、該ジャンクションを電流が迂回することを可能することを特徴とする請求項１に記載の静電放電保護回路。
【請求項７】
前記クランプ回路は、一組のアンチパラレルダイオードを含み、該一組のアンチパラレルダイオードにおいて、順バイアスされたダイオードの数が、バイパス回路内で順バイアスされたダイオードと前記トランジスタのうちの１つの入力端子および第２の端子からなるジャンクションによって形成された等価的な順バイアスされたダイオードとを足した数に等しいことを特徴とする請求項６に記載の静電放電保護回路。
【請求項８】
前記第１および第２の端子はそれぞれコレクタ端子およびエミッタ端子であり、
前記入力端子はベース端子であることを特徴とする請求項１に記載の静電放電保護回路。
【請求項９】
トランジスタの差動ペアを保護するための静電放電保護回路であって、
各トランジスタは第１および第２の端子並びに入力端子を含み、これらのトランジスタの第２の端子は互いに接続されており、
該静電放電保護回路は、
これらのトランジスタうちの関連する１つのトランジスタの入力端子および第２の端子によって形成されたジャンクションに対して並列に接続されており、それにより該ジャンクションが逆バイアスされたときに該ジャンクションに掛かる電圧を制限するバイパス手段のペアと、
これらのトランジスタの２つの入力端子に並列に接続され、これらの入力端子間において、許可された差動電圧スイングを所定のレベルに設定するクランプ手段とを備えていることを特徴とする静電放電保護回路。
【請求項１０】
前記クランプ回路は、一組のアンチパラレルダイオードを含むことを特徴とする請求項９に記載の静電放電保護回路。
【請求項１１】
前記バイパス回路のそれぞれは、関連するトランジスタのジャンクションに対して並列に接続され、該ジャンクションが逆バイアスされている場合に、該ジャンクションを電流が迂回することを可能することを特徴とする請求項９に記載の静電放電保護回路。
【請求項１２】
前記第１および第２の端子はそれぞれコレクタ端子およびエミッタ端子であり、
前記入力端子はベース端子であることを特徴とする請求項９に記載の静電放電保護回路。
【請求項１３】
差動増幅回路であって、
第１および第２の端子並びに入力端子を含み、該第２の端子は互いに接続されているトランジスタの差動ペアおよび、
これらのトランジスタうちの関連する１つのトランジスタの入力端子および第２の端子によって形成されたジャンクションに対して並列に接続されており、該ジャンクションが逆バイアスされたときに該ジャンクションに掛かる電圧を制限するバイパス回路のペアと、これらのトランジスタの２つの入力端子に並列に接続され、これらの入力端子間において、許可された差動電圧スイングを所定のレベルに設定するクランプ回路とを含む静電放電保護回路、
を備えた差動増幅回路。
【請求項１４】
前記クランプ回路はこれらのトランジスタの入力端子間に接続されていることを特徴とする請求項１３に記載の差動増幅回路。
【請求項１５】
前記クランプ回路は、これらのトランジスタの入力端子にそれぞれ接続された２つの外部パッドの間に接続されていることを特徴とする請求項１３に記載の差動増幅回路。
【請求項１６】
前記クランプ回路は、一組のアンチパラレルダイオード含むことを特徴とする請求項１３に記載の差動増幅回路。
【請求項１７】
前記バイパス回路のそれぞれは、関連するトランジスタのジャンクションに対して並列に接続され、該ジャンクションが逆バイアスされている場合に、該ジャンクションを電流が迂回することを許可することを特徴とする請求項１３に記載の差動増幅回路。
【請求項１８】
前記クランプ回路は、一組のアンチパラレルダイオードを含み、該一組のアンチパラレルダイオードにおいて、順バイアスされたダイオードの数が、バイパス回路内で順バイアスされたダイオードと前記トランジスタのうちの１つの入力端子および第２の端子からなるジャンクションによって形成された等価的な順バイアスされたダイオードとを足した数に等しいことを特徴とする請求項１７に記載の差動増幅回路。
【請求項１９】
前記第１および第２の端子はそれぞれコレクタ端子およびエミッタ端子であり、
前記入力端子はベース端子であることを特徴とする請求項１８に記載の差動増幅回路。
【請求項２０】
トランジスタの差動ペアに静電放電保護を与えるための方法であって、
各トランジスタは第１および第２の端子並びに入力端子を含み、これらのトランジスタの第２の端子は互いに接続されており、
これらのトランジスタのそれぞれの入力端子および第２の端子によって形成されたジャンクションに掛かる電圧を、該ジャンクションが逆バイアスされたときに制限するステップと、
これらのトランジスタの入力端子間の電流経路を与えるステップと、
これらのランジスタの入力端子間において、許可された差動電圧スイングを所定のレベルに設定するステップとを備えた方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、代表的には電子保護装置に関し、特に、トランジスタの差動ペアに用いられる静電放電（ＥＳＤ）保護装置に関する。
【背景技術】
【０００２】
集積回路は、様々な信頼性の問題に敏感である。これらの問題の１つに、ＥＳＤの事象に対して生じ得る脆弱性である。ＥＳＤは、電荷を帯びた物体、例えば、印刷回路基板に集積回路を設置するために用いられる１つの装置などが、この電荷を帯びた物体に比較して異なる電位にある集積回路のピンの近傍に接近したときに生じる。典型的には、この電荷は、２００ナノ秒未満の時間の間に１アンペアを超えるレベルの電流からなる。ピーク電流の大きさおよび放電の波形は、システムの実効抵抗、容量およびインピーダンス、並びに、放電前に存在した電荷量に依存する。保護されていない集積回路においてＥＳＤは、結果として、回路の一部の溶解および／または破裂によって特徴付けられる破壊を頻繁に引き起こす。ＥＳＤの発生によって破壊されないように、通常の回路動作に用いられる部品をバイパスする目的で集積回路内に追加の部品を含めることは設計者が一般的に行なう事項である。
【０００３】
ＢｉＣＭＯＳ集積回路において、頻繁に用いられる回路構成として、図１に示すようなバイポーラ・トランジスタの差動ペア１０がある。この回路構成が外部のボンディングパッドへ接続されたトランジスタのベースを入力として使用する場合、ＥＳＤの事象からこれらのトランジスタを保護することは非常に困難である。
【０００４】
典型的なＥＳＤ保護方式が図２に示されている。パッドＡがパッドＢに対して正電位に印加されている場合に、ＥＳＤ電流が流れると考えられる経路の１つは、抵抗Ｒ１、順バイアスされたベース−エミッタジャンクションＢＥ−１、逆バイアスされたベース−エミッタジャンクションＢＥ−２および抵抗Ｒ２を通る経路である。高周波集積回路において、トランジスタＱ１およびＱ２は、面積的に小さく、内部電力損失がダメージを充分に引き起こす前に、順方向に電流を流すようにベース−エミッタジャンクションの能力を充分に制限している。ベース−エミッタジャンクションは逆方向においては非常に弱く、典型的な耐圧は４Ｖである。抵抗Ｒ１およびＲ２は、性能を改善するために頻繁に低抵抗値とする。このような回路構成の結果として、ＥＳＤ発生の影響に対して差動ペアを保護することは非常に困難になる。
【０００５】
図２に示すＥＳＤ保護法式では、典型的ＥＳＤの発生の間に、放電電流が２Ａを超え得るＣ点とＤ点との間の電圧を安全な値に制限することが要求される。高い順方向電流にとって、ダイオードからなる内部直列抵抗は、典型的な低電流ダイオードによる電圧降下（drop）（０．７Ｖ）よりも大きな順方向電圧降下（典型的には２〜３Ｖ）を引き起こす。好ましい電流経路は、ダイオードＤ１、電力供給クランプ１２およびダイオードＤ４を通る経路であろう。電力供給クランプ１２を横切るときの電圧降下が５Ｖであり、ＥＳＤ発生のもとで２つのダイオードのそれぞれに順方向のバイアスとして掛かる電圧が３Ｖであると仮定すると、パッドＡからパッドＢへ１１Ｖが生じる。また、逆方向にバイアスされたＢＥ−２を通して流れる電流が４Ｖの電圧降下で１０Ａに制限され、順方向にバイアスされたＢＥ−１を横切るときの電圧降下が１０Ａにおいて０．６Ｖであると仮定すると、抵抗Ｒ１および抵抗Ｒ２を横切るときの電圧降下は１０Ａにおいて６．４Ｖでなければならない。この結果は、等しいＲ１およびＲ２が素子を保護するために少なくとも３２０ｋΩでなければならないことを示す。高性能化のために、Ｒ１およびＲ２はそれぞれ１００Ω未満であることが必要である。逆バイアスされたベース−エミッタジャンクションを通して流れる電流を、非常に小さな素子のために１Ａまたはそれ以下に制限することが必要とされることに注目されたい。代替案として、ＥＳＤ保護を改善するためにトランジスタの物理的な大きさを増加させてもよいが、これでは性能を低下させる。
【０００６】
代替的なアプローチとして、入力パッドＡからＢへ直接に電流を迂回させることが考えられる。このようなアプローチとして、図３に示されているように、アンチパラレル（anti-parallel）ダイオードＤ５およびＤ６がパッドＡとＢとの間に接続されている。このアプローチは、図２に関する上記の記載と同様の仮定が用いられた場合、差動ペアにかかる電圧を一方の高い電流ダイオードの電圧降下（約３Ｖ）に制限される。他方のダイオードは、パッドから電力供給およびグランドまでのＥＳＤストレスに対する保護を与えるためにも必要であることに注目されたい。このアプローチの主な困難性は、入力信号電流もダイオードペアＤ５およびＤ６によって部分的に迂回し、入力電圧スイングが両極において約０．６Ｖに制限されることである。入力スイングが０．６Ｖよりも大きい場合には、アンチパラレルダイオードＤ５およびＤ６は、もはやＥＳＤ保護のための妥当な解決策ではなくなる。
【０００７】
よって、大きな入力電圧スイングを可能とする有効なＥＳＤ保護方法が所望されている。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明は、トランジスタの入力端子間に電流経路を提供することによって、一方、逆バイアスされたトランジスタのジャンクションにかかる電圧を制限することによってトランジスタの差動ペアを保護する方法を提供する。本発明は、また、トランジスタの入力端子における大きな入力電圧スイングを可能とする。
【０００９】
本発明によれば、静電放電保護回路は、トランジスタの差動ペアを保護するために設けられる。各トランジスタは第１および第２の端子並びに入力端子を含む。両トランジスタの第２の端子は、互いに接続されている。この回路は、バイパス回路のペアおよびクランプ回路を備えている。各バイパス回路は、これらのトランジスタうちの関連する１つのトランジスタの入力端子および第２の端子によって形成されたジャンクションに対して並列に接続されており、それにより、このジャンクションが逆にバイアスされたときにジャンクションにかかる電圧を制限する。クランプ回路は、これらのトランジスタの２つの入力端子に並列に接続され、その入力端子間で許可された差動電圧スイングを所定のレベルに設定する。
【００１０】
本発明に係る実施形態によれば、クランプ回路はトランジスタの入力端子間に接続されている。
【００１１】
本発明に係る他の実施形態によれば、クランプ回路は、これらのトランジスタの入力端子にそれぞれ接続された２つの外部パッドの間に接続されている。
【００１２】
本発明に係る特定の実施形態において、クランプ回路は、一組のアンチパラレルダイオード含み、各バイアス回路は、関連するトランジスタのジャンクションに対して並列に接続されているダイオードを含む。
【００１３】
本発明の完全な理解とともに他の目的および効果が、添付図面に関して記述された次の記載および特許請求の範囲を参照することによって明確になり理解されるであろう。
【発明を実施するための最良の形態】
【００１４】
本発明は、例示的に添付図面を参照して、さらに詳細に説明される。図面において、同一の参照番号は、類似または同一の要素または機能を示す。
【００１５】
図４は、本発明に係る第１の実施形態に従い、順方向にバイアスされたダイオードＤ９およびＤ１０、並びに、アンチパラレルダイオードＤ５からＤ８を含むＥＳＤ保護方式を示す。ダイオードＤ９およびＤ１０のそれぞれは、ＥＳＤが発生している間においてトランジスタＱ１およびＱ２のベース−エミッタ間ジャンクションＢＥ−１およびＢＥ−２が逆バイアスされているときに、このベース−エミッタ間ジャンクションＢＥ−１およびＢＥ−２を電流が迂回する（bypass）ことを可能とするように電流分岐（current branch）として機能する。例えば、図４において、順バイアスされたダイオードＤ１０は、パッドＡからパッドＢへの正方向電圧ストレスで、ＢＥ−２にかかる逆バイアスされたダイオードの電圧をクランプする。もし、Ｄ１０が無いとすると、ＢＥ−２はＥＳＤによる電圧のほとんどを吸収してしまい、その結果、ダメージを受けあるいは破壊されてしまうであろう。Ｃ点からＢＥ−１およびＤ１０を介してＤ点までの順バイアスされたダイオードの経路は、パッドＡからパッドＢへ電流を流すことを可能とし、ＢＥ−１およびＢＥ−２を介してより均一にＥＳＤ電圧を分配する。この経路が無い場合には、これらのジャンクションは、ダメージを受けまたは破壊されてしまい、結果的に、回路の動作を変化させてしまうであろう。
【００１６】
本発明における可能な実施形態がいくつかある。図４において、ダイオードの組合せＤ５からＤ８は、パッドＡとＢとの間に直接に接続されている。本実施形態において、ダイオードＤ５からＤ８は、これらの２つのパッドＡとＢとの間のいずれかの極性におけるＥＳＤ事象のための主要な保護経路である。ダイオード−クランプの組合せＤ１からＤ４並びに１２は、パッドＡとＶＤＤまたはＶＳＳとの間およびパッドＢとＶＤＤまたはＶＳＳとの間のいずれかの極性におけるＥＳＤ事象に対する保護を提供する。図４における実施形態にとって、ＥＳＤ事象の結果として生じるＡからＢへの電圧降下は、パッドＢに対してパッドＡの正電位が約６Ｖに制限される。この電圧は、Ｒ１、ＢＥ−１およびＤ９の並列の組合せ、ＢＥ−２およびＤ１０の並列の組合せ、並びに、Ｒ２の両端にも生じる。次に、この事象は、結果的に、ＢＥ−１を順バイアスし、および、Ｄ１０を順バイアスする。これらの素子を流れる電流は、Ｒ１およびＲ２、ＢＥ−１およびＤ１０に掛かる順方向の電圧降下、ＡからＢへの総電圧（本実施形態では６Ｖ）によって制限される。Ｒ１およびＲ２の大きさに依存して、この電流はＤ５およびＤ６を流れる電流よりも相当少なくなり得る。ダイオードＤ５からＤ８は、破壊されることなしにＥＳＤ事象を充分に吸収できるほどに大きくしなければならない。
【００１７】
図５Ａに示す第２の実施形態においては、他の場面が示されている。この場合、Ｄ５からＤ８の組合せはＣとＤとの間に接続されている。ダイオードＤ１からＤ４およびクランプ１２によって与えられる主要なＥＳＤ保護は、パッドＡとＢとの間のＥＳＤ事象に対する保護にも用いられる。パッドＢに対して正電位のパッドＡにとって、電流の一部は、Ｒ１を通って、（１）Ｄ５からＤ６および（２）ＢＥ−２およびＤ１０並びにＲ２という並列経路を流れる。主要な保護要素内へのＥＳＤ事象を迂回させるために、パッドＡからパッドＢへの電圧は、ＥＳＤ事象による電流のほとんどがＤ１、クランプ１２およびＤ４の経路を通ることを可能とするようなポイントに生じなければならない。このような場面は、Ｒ１およびＲ２を通して充分な電圧降下がある場合に生じる。Ｒ１およびＲ２が大きな値である場合には、ダイオードＤ５からＤ１０（並びにＢＥ−１およびＢＥ−２）は、適切なＥＳＤ保護としては面積的に（および容量的に）比較的小さくし得る。Ｒ１およびＲ２が小さな値である場合には、ＥＳＤ事象のほとんどがダイオードＤ５からＤ１０（並びにＢＥ−１およびＢＥ−２）によって吸収されなければならない。
【００１８】
図５Ｂは、図５Ａに示した第３の実施形態の変形例を示す。図５Ｂに示すように、アンチパラレルダイオードの各ペアは、ＥＳＤ保護の電気的性能を変化させることなく、Ｄ６およびＤ７のアノードの間および同様にＤ５およびＤ８のカソードとの間に個々に接続され得る。これは、アンチパラレルの任意の構成に当てはまり、直列に接続されている。
【００１９】
上述の図４、図５Ａおよび図５Ｂの両方において、ダイオードの数は、入力パッドＡおよびＢにおける許可された差動電圧スイングを上昇させるために、増加させることができるが、各並列経路における順バイアスされたダイオードの数は一致しなければならない。もし、それらが一致しない場合には、入力電流は順バイアスされたダイオードのより少ない経路に迂回し、その結果、仕様で許可された電圧スイングにおいて改善がなされない。例えば、図４において、パッドＡからパッドＢへ２つのダイオードＤ５およびＤ６は、Ｃ点とＤ点との間における２つの並列ダイオードＢＥ−１およびＤ１０と適合する。パッドＡからＢまでに必要とされるダイオードの数は、入力パッドＡおよびＢの最大差動電圧によって決定される。この数は、上述したように、Ｃ点とＤ点との間の総てのダイオードの組合せによって適合されるべきである。
【００２０】
図６には、本発明に係る第３の実施形態として図示した例が示されている。図６において、入力パッドＡおよびＢの最大差動電圧スイングが１．５Ｖであるとすると、３つのダイオードＤ１１、Ｄ５およびＤ６（ダイオードごとにほぼ０．５から０．６Ｖ）が、これらのダイオードを通して入力信号の大きな迂回を回避するために、Ａ点からＢ点までに必要とされるであろう。このような場合、図６に示すように、３つの適合ダイオード（matching diodes）、即ち、ＢＥ−１、Ｄ１０およびＤ１４が、Ｃ点からＤ点までに必要とされる。同様にして、３つの並列ダイオードＤ１２、Ｄ７およびＤ８を適合させるために、ＢＥ−２、Ｄ９およびＤ１３が他の方向への経路として設けられている。これにより、ジャンクションＢＥ−１およびＢＥ−２はＥＳＤ事象の間に保護され、従って、差動入力の性能は保持される。
【００２１】
図７は、本発明に係る第４の実施形態を示す。本実施形態は、図６における実施形態と類似するが、アンチパラレルダイオードＤ５からＤ８、Ｄ１１およびＤ１２が、パッドＡおよびＢの代わりに、Ｃ点とＤ点との間に接続されている。
【００２２】
本発明は、例えば、差動増幅器、エミッタ結合ロジック、電流モードロジックおよび比較器などを含み、入力信号が本来差分である保護回路に有用である。
【００２３】
本発明は、特定の実施形態に関して記述されたが、多くの代替、変形や変更が上記の観点から当業者にとって明白であることは明らかである。例えば、本発明は、ＰＮＰバイポーラ・トランジスタから構成される差動増幅器を保護するために用いることもできる。また、ダイオードのような特性を示す、即ち、１つの方向に電流を導通させ、逆方向への電流をブロックするように作用する素子が、本発明に係る上述の実施形態の中でダイオードＤ９、Ｄ１０、Ｄ１３およびＤ１４の代わりに用いられてもよい。このように、すべてのこのような代替、変形および変更が特許請求の範囲の概念および範囲内に包含されることを意図している。
【図面の簡単な説明】
【００２４】
【図１】バイポーラ・トランジスタからなる従来の差動ペアを示す。
【図２】従来の典型的なＥＳＤ保護方式を示す。
【図３】従来の代替的なＥＳＤ保護方式を示す。
【図４】本発明に係る第１の実施形態に従ったＥＳＤ保護方式を示す。
【図５Ａ】本発明に係る第２の実施形態に従ったＥＳＤ保護方式を示す。
【図５Ｂ】図５Ａにおける第２の実施形態の変形例を示す。
【図６】本発明に係る第３の実施形態に従ったＥＳＤ保護方式を示す。
【図７】本発明に係る第４の実施形態に従ったＥＳＤ保護方式を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【国際公開パンフレット】
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2004537864.tif 000024
2004537864.tif 000025
【国際公開パンフレット（コレクトバージョン）】
2004537864.tif 000026
【国際調査報告】
2004537864.tif 000027
2004537864.tif 000028