(57)【要約】本発明は不揮発性メモリデバイスとして動作できる平面ポリマーメモリデバイス（１００）を提供する。平面メモリデバイス（１００）は２つ又はそれ以上の電極と、１つの電極と関連付けられた１つの電極延長部で形成され、選択的導電性媒体と誘電体により電極が分離される。平面ポリマーデバイス（１００）を形成する方法は、関連するプラグを備えた第１電極（１２５）を形成するステップ、第２電極（１４０）を形成するステップ、延長部上にパッシブ層（１３０）を形成するステップ、有機ポリマーを蒸着し、有機ポリマー（１１５）にパターンを描くステップ、のうちの少なくとも１つを含む。本方法により、半導体製造プロセスに平面ポリマーメモリデバイスを組み入れることができる。さらに平面ポリマーメモリデバイス（１００）とともに薄膜ダイオード（ＴＦＤ）が用いられ、プログラミングが容易にされる。ＴＦＤは第１電極（１２５）と選択的導電性媒体の間、もしくは第２電極（１４０）と選択的導電媒体の間に形成される。
2006526898.tif 000002
【特許請求の範囲】
【請求項１】
平面有機メモリデバイス（１００）であって、
情報を記録するための有機半導体層（１１５）と、
前記情報の記録を容易にするために、前記有機半導体層（１１５）と動作するパッシブ層（１３０）と、
前記有機半導体層（１１５）とアクセスするための第１電極（１２５）及び第２電極（１４０）であって、前記有機半導体層（１１５）は前記第１電極及び前記第２電極の上に配置されている、第１および第２電極（１１５，１２５）と、
前記層は、水平にスタックされる、並列構成に配置される、層と層との間に垂直に配列される、少なくとも１つのその他の層に対して対角に配置される、及び、１つもしくはそれ以上の層に層の一部が突出するように交差される、のうちの少なくとも１つである、平面有機メモリデバイス。
【請求項２】
前記層は、正方形構造、長方形構造、楕円構造、円形構造、角錐構造、多角形構造、台形構造、ダイアモンド構造、“Ｌ”形構造、及び台形構造、のうちの少なくとも１つを含む、様々な幾何学パターンに形成される、請求項１記載の平面メモリデバイス（１００）。
【請求項３】
前記幾何学模様は少なくとも２つの層により形成される、請求項２記載の平面メモリデバイス（１００）。
【請求項４】
少なくとも１つの前記層はスタックピラープロセスにより形成される、請求項１記載の平面メモリデバイス（１００）。
【請求項５】
前記層へのアクセスを容易にするために、ダイオード、薄膜ダイオード（ＴＦＤ）、ツェナーダイオード、ＬＥＤ、トランジスタ、薄膜トランジスタ（ＴＦＴ）、シリコン制御整流器（ＳＣＲ）、単接トランジスタ（ＵＪＴ）、及び電界効果トランジスタ（ＦＥＴ）の少なくとも１つを含む非対称ブロックデバイスをさらに含む、請求項１記載の平面メモリデバイス（１００）。
【請求項６】
集積メモリデバイス内に形成された複数の有機メモリ構造へのアクセスを容易にするための、１つもしくはそれ以上のグローバルアクセスラインを含む、請求項１記載の平面メモリデバイス（１００）。
【請求項７】
前記有機半導体層（１１５）は、ポリアセチレン、ポリフェニルアセチレン、ポリジフェニルアセチレン、ポリアニリン、ポリ（ｐ−フェニレンビニレン）、ポリチオフェン、ポリポルフィリン、ポリフィリン大環状分子、チオール誘導ポリポルフィリン、ポリメタロセン、ポリフェロセン、ポリフタロシアニン、ポリビニレン、およびポリピロールからなる群より選択される少なくとも１つを含む、請求項１記載の平面メモリデバイス（１００）。
【請求項８】
不揮発性メモリデバイスを形成する前記層はコンピュータシステムにおいてコンポーネントとして用いられる、請求項１記載の平面メモリデバイス（１００）。
【請求項９】
平面有機メモリデバイス（１００）を形成する方法であって、
基板上にビット線を形成するステップと、
前記ビット線上に誘電層を形成するステップと、
前記誘電層に、前記ビット線と関連付けられた導電性プラグを形成するステップであって、前記導電性プラグは前記ビット線と動作可能に結合されるステップと、
前記誘電層にワード線を形成するステップと、
前記導電性プラグ及び前記ワード線上に有機半導体を形成するステップとを含む方法。
【請求項１０】
前記誘電層に前記導電性プラグおよび前記ワード線を同時に形成するステップと、
前記導電性プラグと前記有機半導体との間のアクセスを促進するために、前記導電性プラグ上にパッシブ材を形成するステップとをさらに含む、請求項２３記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
概して本発明は有機メモリデバイスに関し、特に平面ポリマーメモリデバイスに関する。
【背景技術】
【０００２】
コンピュータ及び電子デバイスのボリューム、利用、及び複雑性は増加の一途をたどっている。コンピュータは一貫してよりパワフルになり、新たな、及び改良された電子デバイスは継続的に開発されている（例えば、デジタルオーディオプレーヤ、ビデオプレーヤ）。さらに、デジタル媒体（例えば、デジタルオーディオ、ビデオ、画像など）の発達や利用がさらにこれらのデバイスの開発を後押ししている。このような発達及び開発により、コンピュータ及び電子デバイスに記録及び保持が望まれる／要求される情報量は非常に増加している。
【０００３】
一般にメモリデバイスはメモリセルアレイを含む。各メモリセルはアクセスされ、もしくは情報とともに“読み出し”、“書き込み”、及び“消去”される。メモリセルは“オフ”もしくは“オン”状態（例えば、２つの状態に限定される）で情報を維持し、これは“０”及び“１”とも呼ばれる。一般にメモリデバイスはアドレス指定され、特定のバイト数（例えば、１バイトにつき８メモリ）が読み出される。揮発メモリデバイスについては、メモリセルは定期的に“リフレッシュ”され、状態が維持される必要がある。一般にそのようなメモリデバイスはこれらの様々な機能を実施する半導体デバイスから製造され、かつ、そのようなメモリデバイスはこの２つの状態を切り替え、かつ維持することができる。多くの場合、このデバイスは無機ソリッドステート（inorganic solid state）技術、例えば、結晶シリコンデバイスを用いて製造される。メモリデバイスに用いられる一般の半導体デバイスは酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。
【０００４】
情報ストレージに対する要求が高まっているために、メモリデバイスの開発者と製造者たちはメモリデバイスに対するストレージ容量を増加させるための努力を常に行っている（例えば、ダイもしくはチップごとのストレージを増加する）。数千万のトランジスタが切手サイズのシリコンに含まれており、各トランジスタのサイズは数百ナノメータである。しかしシリコンベースのデバイスはファンダメンタルな物理サイズ(fundamental physical size)の限界へと達しつつある。一般に無機ソリッドステートデバイスは構造が複雑であるために、高額となり、かつデータストレージ密度の損失を招く。無機半導体材料をベースとする揮発性半導体メモリには常に電流を供給する必要があり、その結果、記録済み情報を維持するために、熱と高電力を消費する。不揮発性半導体デバイスはデータの転送速度の低下させ、電力消費が比較的高く、また、複雑度が大きい。
【０００５】
さらに、無機ソリッドステートデバイスのサイズが縮小し、集積化が高まるにつれ、アラインメント許容値に対する厳密性が高まり、その結果、製造をより一層困難にしている。極小サイズで構造（feature）を形成することは、動作回路の形成に最小サイズを用いうることを意味するものではない。極小サイズよりも小さな、例えば最小サイズの４分の１サイズのアライメント許容値を有することが求められる。
【０００６】
無機ソリッドステートデバイスのスケーリングはドーパント拡散長とともに問題をもたらす。サイズが縮小するにつれ、シリコンのドーパント拡散長はプロセス設計において困難をもたらす。これに関して、ドーパントの移動度を低減し、高温における時間を低減するために多くの調整がなされる。しかし、そのような調整をいつまでも続けられるかどうかは明らかではない。さらに、半導体接合部に渡って電圧を印加することにより（逆バイアス方向に）、接合部周辺に空乏領域が生成される。この空乏領域の幅は半導体のドーピングレベルに対応する。空乏領域が広がり、別の空乏領域に接すると、パンチスルー、もしくは制御されていない電流が発生する。
【０００７】
パンチスルーを防ぐために必要な分離は、高ドーピングレベルによって最小に抑えられる傾向にある。しかし、単位距離ごとの電圧変化が大きいと、単位距離ごとの大きな電圧変化によって大きな電界をもたらす点で更なる困難が生じる。そのような急勾配（sharp gradient）を移動する電子は、最小の導電バンドエネルギーよりも実質的に高いエネルギーレベルにまで加速される。そのような電子は“ホットエレクトロン”として知られており、絶縁体を貫通して、半導体デバイスの不可逆的劣化をもたらすほど十分に高いエネルギーを持つ。
【０００８】
スケーリングと統合によってモノリシック半導体基板の絶縁がより困難になる。特に、ある場合においては、デバイスを互いから横方向に絶縁するのは困難である。別の問題点は漏れ電流のスケーリングである。さらに別の問題点は、基板内のキャリアの拡散によりもたらされる。つまり、自由なキャリアは数十ミクロン上に拡散するとともに蓄積電荷を中和する。従って、無機メモリデバイスに対しては、更なるデバイスの縮小と密度の増加が制限される。さらに、増加する性能要求を満たしながら、特に低コストを維持しながら、無機の不揮発メモリデバイスにおいて、デバイスをそのように縮小することは、とりわけ困難である。
【発明の開示】
【０００９】
以下は本発明のいくつかの形態を基本的に理解するための、本発明の概要である。この概要は、本発明のキー／クリティカルエレメントの識別、もしくは本発明の範囲の描写を意図としたものではなく、後述するさらに詳細な説明の前置きとして、簡素化した形式で本発明のいくつかの概念を示すことをその唯一の目的としている。
【００１０】
本発明は平面ポリマー（例えば、有機半導体）メモリデバイスを製造するためのシステム及び方法に関する。デバイス内に形成された有機材料内に情報を記録できる有機メモリデバイスが提供される。このメモリデバイスは少なくとも第１及び第２電極、有機材料、及び１つの電極上に蒸着（デポジット）されたパッシブ層を備えている。パッシブ層に関連付けられた電極の一部およびその他の電極は誘電層内に形成され、電極を実質的に並行プロセスで、かつ平面的方法で動作可能なように接続するために、有機材料は電極と誘電層上に形成される。
【００１１】
本方法は半導体プロセスと平面ポリマーメモリデバイスを構成するプロセスとの統合を容易にする。情報を記録するための有機半導体層、及び情報の記録を容易にする、有機半導体層と動作可能なパッシブ層を備えた有機メモリデバイスが提供される。第１電極及び第２電極は有機半導体層の上もしくは下に集合的に配置される。従って、本プロセスは時間の節約とコストの削減を同時に行い、平面ポリマーメモリデバイスと半導体デバイスを実効的に製造するために利用され得る。
【００１２】
さらに、薄膜ダイオード（ＴＦＤ）もしくは類似の非対称ブロックデバイスは平面ポリマーメモリデバイスに統合され、半導体のストレージ材料のプログラミングを容易にする。例えばＴＦＤは各々のメモリ構造間に電圧／電流制御の絶縁障壁を形成する。メモリセルはコンポーネントにしきい値電圧を印加することによって（例えば、順方向ダイオード電圧、逆ツェナー降伏電圧）、また、メモリ構造内の下のパッシブ層及び導電層に電圧を印加することによって起動する。ビットは０、１形式で、もしくは選択した部分もしくはメモリ構造内のその他の中間インピーダンス状態で記録される。
【００１３】
本発明の他の形態は多層有機半導体メモリデバイスを製造するシステム及び方法に関する。多層有機メモリ構造が提供され、該構造は構造に関連付けられた有機材料内に情報を記録できる。そのようなメモリ構造は複数の電極、有機材料及び１つの電極と関連付けられたパッシブ層を備えている。有機メモリ構造は垂直配置で形成され、２つもしくはそれ以上の有機メモリデバイスは電極に対して様々に配置される。さらに、複数の垂直配置スタックが並列に形成され、その結果、高密度のメモリデバイスの構成を容易にし、多層の垂直に配列されたメモリセルを備え、かつ、各々のセルへ高速の並列アクセスを提供する。このようにして、メモリデバイスの利用状態、密度、包装が実質的に改善される。
【００１４】
本発明は以下のうちの少なくとも１つもしくはそれ以上を備えた有機メモリデバイスを提供する。それらは、無機メモリデバイスと比較して小型であること、多ビット情報を記録できること、短絡抵抗性／インピーダンススイッチタイム、低動作電圧、低コスト、高信頼性、長寿（数千／数百万サイクル）、３Ｄ包装が可能なこと、関連づけられた低温プロセス、軽量、高密度／集積化、及び延長されたメモリ保持時間、である。
【００１５】
前述の、及び関連する目標を実現するために、本発明は以下で十分に説明し、特に請求項で指摘している特徴を含む。以下の説明及び添付の図面は本発明のある例示的な形態及び実装品を詳細に説明している。しかし、これらは本発明の原理が用いられている様々な方法のうちのほんのわずかなものだけを示しているに過ぎない。本発明のその他の目的、利点、及び新たな特徴は、添付の図面と併せて考慮する場合に、以下の詳細な説明から明らかになるであろう。
【発明の詳細な説明】
【００１６】
本発明は不揮発性メモリデバイスとして動作できる平面ポリマーメモリデバイスを提供する。単一セルのメモリコンポーネントは２つもしくはそれ以上の電極、少なくとも１つの電極と関連づけられた電極延長部、パッシブ層、個々のメモリセルを形成するように動作可能なように結合された選択的導電性媒体、及び任意に、プログラミングを促進し、及び／又はメモリセル層を絶縁するためのパーティション層(partitioning layer)で構成され得る。
【００１７】
２つもしくはそれ以上の電極にわたって様々なバイアス電圧を印加することによって、メモリセルに対するインピーダンス状態が選択的導電性媒体内に記録される。このインピーダンス状態は電流を印加し、選択的伝導媒体のインピーダンス状態を測定することにより読み出される。選択的導電性媒体のインピーダンス状態は１つもしくはそれ以上のビット情報を表し、記録したインピーダンス状態を保持もしくは維持するために一貫した電源もしくはパワーサイクルのリフレッシュを必要としない。
【００１８】
本発明の方法は誘電層にビット線を形成するステップを含む。次ぎに、ビット線とワード線に関連付けられた導電性プラグ（例えば、延長部）は、続いて／同時に、ビット線上に形成された誘電層内に個々に形成される。導電性プラグは、ビット線と動作可能に接続されるように形成される。一般にパッシブ材はビット線に関連付けられた導電性プラグ上に形成され、導電性プラグと選択的導電性媒体との間のアクセスを容易にする。この、選択的導電性媒体はパッシブ材とワード線の上に形成される。任意のパーティション部材はメモリセルの様々な場所に形成される。例えば、パーティション部材は第１電極に隣接して、及び／または第２電極に隣接して形成される。
【００１９】
まず図１を参照すると、本発明による有機メモリデバイス（例えば、平面ポリマーメモリデバイス）の一般的な層及び構造のブロック図が例示されている。一形態では、有機メモリデバイスは１つ又はそれ以上の層として表される。層は、有機メモリデバイスをメモリセルとして使用できる機能性（例えば、導電性、半導電性、及び非導電性）を提供する構造に対し、媒体及び／又は機能性を提供する。
【００２０】
例えば、有機メモリデバイス１００は下位層１０５、中間層１１０、有機層１１５、及び任意的に上位層１２０を含む。一般に下位層１０５は有機メモリデバイスのボトムもしくは第１層である。つまり、下位層１０５上に、及び／又は下位層１０５に続く層の上に、有機メモリデバイス１１０に基づき別の層が形成される。下位層１０５は以下に詳細を説明しているように、誘電体及び電極などの１つ又はそれ以上の構造を含み、また、一般に有機メモリデバイス１００の電極と関連付けられている。
【００２１】
中間層１１０は下位層１０５の延長として描かれている。しかし、その他の層と層との間と同じく、中間層１１０と下位層１０５との間には、障壁（例えば、空気）が存在し得ることが分かる。一般に中間層１１０は下位層１０５と追加層との間の相互作用（例えば、電気的）を容易にするために利用される。有機層１１５は任意の上位層１２０と接触しており、中間層１１０と上位層１２０との間に存在するように、中間層１１０上に例示されている。一般に、有機層１１５は有機メモリデバイス１００のメモリストレージ機能性を含む。下位層１０５と同様に、１つ又はそれ以上の構造は中間層１１０、有機層１１５、及び任意の上位層１２０内に形成される。
【００２２】
様々な一般的な層が有機メモリデバイス１００とともに例示されているが、ほとんどの層は本発明により形成され、及び／または提供され得る。例えば、本発明によるメモリ構造を形成するために協働する層の組合せ及び／又はパーティション層を用いることができる。さらに、層は水平及び並列構造（つまり、１つの層が別の層の上部にある）で個々にスタックされて描かれている。しかし層は、層内に縦、横、対角、及び曲線配置などの様々な組合せで別の層に対して垂直に、及び／又は対角に形成され、及び／又は層の一部が１つもしくはそれ以上のその他の層に突出するように交差して形成されることが分かる。説明されている様々な組合せによれば、層に対して様々な幾何学模様が使用される。例えば、層は長方形（図示しているように）、楕円形、円形、円錐形、六角形、などとして形成される。
【００２３】
上に示しているように、有機メモリデバイスは１つもしくはそれ以上の構造を含む。例えば、有機メモリデバイス１００は下位電極１２５、パッシブ材１３０、障壁１３５、上位電極１４０、有機材料１４５、及び任意にマスク１５０を備え、この構造は以下に説明しているようにメモリとして動作するように配置される。
【００２４】
下位電極１２５は導電性媒体を提供し、それにより電流が誘導され（例えば、電気的、磁気的、及び電磁気的に）、下位電極１２５と少なくとも１つのその他の導電性媒体との間に電流が流れる。描かれているように、下位電極１２５は“Ｌ”形であり、また、１つ以上の層内に存在する。しかし、下位電極１２５の形や位置はそのように限定されるものではないことが分かる。さらに、下位電極１２５及びその他の構造は層内に、及び／または層を超えて存在する（例えば、中間層１１０）。
【００２５】
一般に、下位電極１２５の表面部はパッシブ材１３０などの要素に対して露出され、下位電極１２５と半導体材料との間の相互作用を容易にする。必要に応じてバリア１３５が形成され、下位電極１２５とパッシブ材１３０を上位電極１４０から隔離、つまり絶縁する。一般的な障壁は誘電の特性及び属性を備えている。上位電極１４０は第２の導電性媒体を提供する。電流は電気経路を通じて１つの導電性媒体から別の導電性媒体へ、例えば、パッシブ材１３０と有機材料１４５を通じて下位電極１２５から上位電極１４０へ流れる。
【００２６】
有機メモリデバイス１００のストレージ要素は有機材料１４５である。有機材料１４５は、下位電極１２５の表面上のパッシブ材１３０及び上位電極１４０と少なくとも接触するように形成される。さらに、有機材料１４５は障壁１３５上に延在する。有機材料１４５はパターニングに利用可能な任意のマスクを露出表面上に備えることができる。
【００２７】
構造の形、サイズ、及び配置は本発明を限定するものではなく、むしろ本発明の形態を例示するための例を提供する。さらに、ほとんどのコンポーネントが含まれ、例えば以下に詳細を説明しているように、薄膜ダイオードを組み入れることができる。簡素化のために、構造の様々な構成は示していないが、層に関して上述した少なくとも形、サイズ、構成、配置は各構造に適用可能である。
【００２８】
図２を参照すると、有機メモリデバイス２００の上面図が本発明の一形態により例示されている。有機メモリデバイス２００は層内の複数の層及び構造（例えば、図１に説明した層及び構造）の三次元構造である。上から見ると、二次元平面に複数の層及び構造が重ね合わせられている。簡明化のために、最上位層及び／又はすぐに見ることができる構造は実線で描かれ、また、中間もしくは重なった層及び構造は破線と一点鎖線で描かれている。図３と関連付けられた断面図（基準線１−１に沿って）に対応する点線も描かれている。
【００２９】
選択的な表面皮膜が蒸着されていないと仮定すると、最上部構造は有機材料２１０である。図１の有機材料と同様に、有機材料２１０は少なくとも上位電極及びパッシブ材（一般に下位電極上に蒸着される）に接するように塗布される。このことは有機材料２１０が上位電極２２０とパッシブ材２３０を覆っていると見ることができる。一般的には、覆われているのは上位電極２２０の一部だけである（図示しているように）。上位電極２２０は有機メモリデバイス２００を超えて、更なるメモリストレージセルを生成するために別のメモリデバイスと接合して利用される、ある程度の長さまで延びることが分かる。これについての詳細を以下に説明する。
【００３０】
上位電極２２０とは異なり、パッシブ材２３０は一般に有機材料２１０及びパッシブ材２３０をサポート及び／もしくは格納するいずれのその他の材料によってカプセル化される。重ね合わせによっては、パッシブ材２３０は下位電極２４０内に存在するように見えるが、パッシブ材２３０を表す点鎖線は、このパッシブ材２３０が基底構造であることを示す。上述しているように、一般的にパッシブ材２３０は下位電極２４０の表面に施される。有機メモリデバイス２００内の構造的位置付けは、以下に提供されている有機メモリデバイス２００の断面図の説明により明らかになるであろう。
【００３１】
上位電極２２０と同様に、下位電極２４０は有機メモリデバイス２００を超えて延び、また付加的有機メモリデバイスで利用されるある程度の長さを有す。図示しているように、下位電極２４０は上位電極２２０に対して垂直であるが、その他の方向が用いられることが分かる。例えば、下位電極２４０と上位電極２２０は互いに並行に、もしくは特定のアプリケーションに適切な角度に位置する。
【００３２】
図３は本発明の一形態による、図２に示されている１−１線に沿った有機メモリデバイス２００（以下、有機メモリデバイス３００）の断面図を例示している。有機メモリデバイス３００は上述のように、有機材料２１０、上位電極２２０、パッシブ材２３０、及び下位電極２４０を備えている。さらに有機メモリデバイス３００は誘電体３１０、下位電極延長部３２０、及び任意の表面皮膜（トップコート）３３０を備えている。
【００３３】
下位電極２４０はボトム構造つまり基礎であり、そこからその他の構造が築かれる。下位電極に隣接しているのは誘電体３１０と下位電極延長部３３０である。本発明の一形態では、誘電体３１０はまず下位電極２４０上に形成される。次に誘電体３１０の一部は、下位電極２４０の表面が露出されるように、適切な誘電体除去技術を用いて除去される。次いで誘電体３１０を除去することにより生成された体積（volume）内に下位電極延長部３２０が形成される。ここでは、下位電極延長部３２０は下位電極２４０と動作可能となるように接する。下位電極延長部３２０を形成するために利用される材料は、下位電極に対して用いられる材料と同じもしくは同類の材料であることができる。適切な材料には、好ましくはメモリデバイスの整合性を低下もしくは妥協させない同様の属性もしくは特徴（例えば、電気的、機械的、及び化学的）を有する材料が含まれる。
【００３４】
本発明の別の形態では、下位電極２４０はまず延長部とともに形成される（例えば、図１の下位電極）。本形態に対して、下位電極延長部は形成されてもよいし、されなくてもよい。つまり、形成された下位電極２４０の延長部が十分であれば下位電極延長部３２０を形成する必要はない。しかし、更なる延長部を必要とするという理由から、形成された下位電極２４０の延長部が構造上の設計を満たさない場合は、下位電極延長部３２０が形成される。下位電極２４０もしくは下位電極延長部３２０の露出面（例えば、誘電体３１０もしくは下位電極２４０などの材料で覆われていない面）を、パッシブ材２３０に対して露出することができる。
【００３５】
下位電極２４０上に形成される誘電体３１０は層間絶縁膜（ＩＬＤ）であり、例えば、半導体材料及び／又は誘電特性を備えた実質的にいずれのタイプの材料であり得る。誘電層３１０上には有機材料２１０（例えば、半導体材料及びポリマー）が形成される。有機材料２１０はパッシブ層２３０と上位電極２２０を覆うように形成され、下位電極２４０から上位電極２２０へ、また上位電極２２０から下位電極２４０へ、選択的に活性化する電気経路が確立される。次に、任意の表面皮膜３４０（例えば、絶縁塗料もしくは反射防止材料）が有機材料２１０に蒸着され、（例えば、エッチングにより）パターンが描かれる。
【００３６】
一例として、有機メモリデバイス３００はメモリセルとして用いられる。下位電極２４０及び上位電極２２０にわたり活性化電圧(activation voltage)（例えば、有機材料２１０の導電性を活性化する電圧）を印加することによって、下位電極２４０から、下位電極延長部３２０、パッシブ材２３０、及び有機材料２１０を通じて、上位電極２２０まで電流を流すことができる。次いで、ストレージ状態（例えば、１、０、その他のインピーダンス状態）が有機メモリデバイス３００に記録される、もしくは有機メモリデバイス３００から読み出される。
【００３７】
図４は本発明の一形態による、デュアルセルの有機メモリデバイス（メモリデバイス）４００の断面図（図２の１−１線と同様）を例示している。カッドセル（quad cell）もしくはその他の多数セルのメモリデバイスが同様の方法で構成されることが分かる。さらに、複数のそのようなメモリデバイスは、集積回路（ＩＣ）メモリデバイス（例えば、１Ｍビット、２Ｍビット、８Ｍビットストレージセル、などであり、不揮発性メモリＩＣとして構成される）により製造される。
【００３８】
メモリデバイス４００はビット線４１０（例えば、銅（Ｃｕ）もしくはその他の導電性媒体）を備え、ビット線プラグ４２０（例えば、Ｃｕもしくはその他の導電性媒体）が取り付けられている。ビットプラグ４２０はビット線４１０の一部である、もしくはビット線４１０に統合する、もしくはビット線４１０とインターフェース接続する。ビットプラグ４２０の上面に蒸着されているのはパッシブコーティング４３０（例えば、Ｃｕ2Ｓなど）であり、ビットプラグ４２０とポリマー４４０（例えば、半導体材料）との間のアクセスを容易にする。ビット線４１０上には層間絶縁膜（ＩＬＤ）４５０があり、ビットプラグ４２０とパッシブコーティング４３０は中に形成済みである。
【００３９】
第１メモリセルは、ＩＬＤ４５０内に第１ワード線４６０を形成し、第１ワード線４６０をポリマー４４０でパッシブコーティング４３０へ接続することによって構成される。第１ワード線４６０はＩＬＤ４５０内に埋め込まれるようにＩＬＤ４５０の第１セクションを除去することによって形成される。次いで第１ワード線４６０はＩＬＤ４５０内に形成される。
【００４０】
第２メモリセルは第１メモリセルに続いて及び／又は第１メモリセルと同時に構成される。第２メモリセルの形成は、ＩＬＤ４５０内に第２ワード線４７０を形成するステップと、第２ワード線４７０をポリマー４４０でパッシブコーティング４３０へ接続するステップを含む。第２ワード線４７０はＩＬＤ４５０の第２セクションを除去し、ＩＬＤ４５０内に第２ワード線４７０を埋め込むことによって形成される。
【００４１】
続いて、ＩＬＤ４８０はパッシブコーティング４３０、ＩＬＤ４５０、第１ワード線４６０、及び第２ワード線４７０上に形成される。第１開口部はＩＬＤ４８０に形成され、パッシブコーティング４３０の第１部位と第１ワード線４６０が露出される。第２開口部は続いて及び／又は同時にＩＬＤ４８０に形成される。第２開口部はＩＬＤ４８０を介して第１開口部から離され、かつ、パッシブコーティング４３０の第２部位と第２ワード線４７０を露出するように形成される。
【００４２】
第１開口部及び第２開口部の形成後に、ポリマー４４０は、第１及び第２開口部内に、また、第１メモリセルを形成するために第１ワード線４６０及びパッシブコーティング４３０の第１部位上に、かつ、第２メモリセルを形成するために第２ワード線４７０及びパッシブコーティング４３０の第２部位上に形成される。次いで、任意のハードマスク４９０がＩＬＤ４８０及びポリマー４４０上に蒸着（例えば、スピンオン塗布）される。
【００４３】
メモリデバイス４００は本発明の一形態による一例であり、本発明を限定するものでないことが分かる。例えば、上記の説明は３つのＩＬＤ層を含むが、それより少ない、もしくはそれ以上の数のＩＬＤ層を用いることができる。さらに、いくつかのパッシブコーティングを用いることができる。さらに、ポリマーが形成された開口部の形や方向は異なってよい。また、第１及び第２ポリマーは同一の、もしくは同様の材料であってよい。同様に、ＩＬＤは同一の、もしくは同様の材料であってよい。
【００４４】
図５を参照すると、本発明による半導体プロセスに平面ポリマーメモリデバイスの製造過程を統合する方法論５００が例示されている。説明を簡素化するために、この方法論は一連の動作として示され説明されているが、本発明は動作の順序によって制限されるものではないことを理解すべきであり、またそのことは理解できるであろう。その理由は本発明によれば、本文中に示され説明されているその他の動作とは異なる順序で実行され、及び／又は同時に実行することができる動作もあるからである。例えば、方法論は、一連の相互に関連する状態又は事象として（例えば、状態図などにおいて）他の形態で表すことができることは、当業者に理解され、かつ理解できる。さらに、例示の全アクションが本発明による方法論を実装するために必要とされる訳ではない。
【００４５】
５１０へ進むと、ビット線（例えば、下位電極）は周知のシングルもしくはデュアルダマシンプロセスにより形成される。５２０へ進むと、ワード線（例えば、上位電極）は同様の方法（例えば、シングルもしくはデュアルダマシン）で形成される。５３０において、シングルもしくはデュアルダマシンによってビットプラグも形成される。次いで５４０において、パッシブ層はビットプラグの表面に施される。
【００４６】
次に５５０において、ポリマー（もしくはその他の有機材料）がパッシブ層とワード線とをカプセル化するように表面上に蒸着（例えば、スピンオン塗布）される。有機材料は必要に応じて周知の表面平坦化プロセスもしくは化学機械研磨（ＣＭＰ：chemical mechanical polish）プロセスによりエッチバックされる。５６０において、任意のハードマスクがポリマー上に蒸着される。次いで、５７０において、ハードマスク（用いられている場合）もしくはポリマーのどちらかにパターンがエッチされる。５８０において、周知の半導体プロセスに対するプロセスステップが用いられ製造が完了する。
【００４７】
図６〜８を参照すると、本発明の一形態による平面ポリマーメモリデバイスを構成するための一般的なシステム及びプロセスが例示されている。各図面において、中央の図は３Ｄ斜視図である。一番上の図は２−２線に沿った３Ｄ斜視図からの、ＸＹ平面からＺ−からＺ＋方向へ見た断面図を例示している。一番下の図もまた、ＸＹ平面から見た３Ｄ斜視図からの断面図であるが、これは３−３線に沿った裏側の図（Ｚ＋からＺ−方向へ見た図）を示している。
【００４８】
図６から参照すると、誘電体６０５はシステム６００に対する基礎として利用される。誘電体６０５（例えば、層間絶縁膜（ＩＬＤ））は様々な誘電材料、例えば、半導体材料及び／又は誘電特性を有する実質的にいずれのタイプの材料、であり得る。図面では、誘電体６０５はブロックとして示されている。この図は説明を目的としており、その他の形態も許容されることが分かる。例えば、基礎は１つ以上の誘電材料から、及び／又は均一ではない（例えば、厚み）体積から構成され得る。
【００４９】
誘電層６０５部は除去されてチャネル６１０が生成され、その中に電極が形成される。チャネル６１０内において、任意の障壁６１５は下位電極が隣接する材料へ、例えば誘電体６０５へ拡散するのを緩和するために利用される。一例として、任意の障壁は金属（例えば、タンタル）拡散障壁として形成される。障壁として用いられるその他の材料としては、コバルト、クロム、ニッケル、パラジウム、タンタル、窒化シリコンタンタル、チタン、窒化チタン、窒化シリコン、窒化タングステン、及び窒化シリコンタングステン、などが挙げられる。
【００５０】
システム６００に対する２つの電極のうちの１つとして協働するビット線６２０（例えば、下位電極）はチャネル６１０内に、及び障壁６１５の上部に形成される。一般的な障壁６１５を三面チャネル(a three sided channel)として断面図に示す。しかし、その他の構造、例えば様々な程度のチャネル厚みを有する半円、を用いることができる。さらに、ビット線６２０は誘電体６０５の表面と同じ高さを持つように描かれている。この表面も誘電体６０５の表面よりも下に埋め込まれる、もしくは誘電体６０５の表面よりも上に設けることができることが分かる。
【００５１】
続いて図７を参照すると、本発明の一形態による次の層の構造が例示されている。描かれているように、誘電体６２５は誘電体６０５、チャネル６１０、及び下位電極６２０上に設けられている。
【００５２】
ビアもしくはその他のタイプの開口部はワード線６３０、ビットプラグ６３５、及び受動素子６４０に対して誘電体６２５内に形成される。ビア（用いられる場合）は、例えばリソグラフエッチング技術により、及び／もしくは誘電体６２５部を除去するためのその他のプロセスにより形成される。
【００５３】
一般にワード線６３０（例えば、上位電極）は金属材料である。その他の適切なワード線材料としては、タングステン（Ｗ）、タリウム（Ｔｉ）、窒化タリウム（ＴｉＮ）、及びアルミニウム（Ａｌ）などが挙げられる。ワード線６３０は、少なくとも一面が露出され、露出されていない残りの面が非導電性媒体を通じて下位電極６２０から離間されて、誘電体６２５内に埋め込まれる。本発明のその他の形態では、ワード線６３０は誘電体６２５の上部に形成され、また、ワード線６３０は円柱もしくはその他の３D形状であり得る。さらに、下位電極６２０とともに用いられているものと同様の障壁はワード線６３０とともに用いられる。ワード線６３０の位置は、電流経路がワード線６３０から半導体材料を通じてビット線６２０へ確立される間は変化する。
【００５４】
ビットプラグ６３５（例えば、銅（Ｃｕ））は誘電体６２５を通じて突出するビット線６２０の延長部を生成するビア内に形成される。ビットプラグ６３５はワード線６３０が形成済みの誘電体内に形成され、かつ、ビット線６３５と動作可能なように接する。さらに、ビット線６２０と接する側と反対側のビットプラグ６３５の表面は、ワード線６３０よりも、誘電体６０５と誘電体６２５との間のインターフェースからの距離が大きい、等しい、もしくは小さい。上述しているように、ビットプラグ６３５はビット線６２０には不可欠であり、もしくはビットライン６２０と統合される。
【００５５】
受動素子６４０（例えば、Ｃｕ2Ｓ）はビットプラグ６３５の表面上に形成される。受動素子６４０は誘電体６２５表面上（例示のように）、及び／又は下に存在する。さらに、受動素子６４０の形はビットプラグ６３５と同じ形である必要はない。例えば、ビットプラグ６３５は図示しているように長方形であってよく、また、受動素子６４０は円形であってよい。しかし、一般に受動素子６４０はビットプラグ６３５の表面を覆う。ビットプラグ６３５と同様に、受動素子６４０もまた非導電性媒体を通じてワード線６３０から離される（例えば、物理的接触はない）。
【００５６】
図８は図７の延長であり、システム６００の第３層を例示している。ポリマー６４５がスピンオン塗布されて受動素子６４０、ワード線６３０の一部、及び誘電体６２５の一部が覆われる。ポリマー６４５は受動素子６４０とワード線６３０との間に選択的導電性インターフェース接続を与え、それにより、ビット線６２０、ビットプラグ６３５、受動素子６４０、ポリマー６４５、及びワード線６３０を通じて、電子のための経路が確立される。任意のハードマスク６５０は有機ポリマー６４５上にコーティングを与える。ハードマスクは従来周知のいずれの適切な材料であることができ、例えば、アルファ炭素（α−Ｃ）、窒化シリコン（ＳｉＮ）、及び酸窒化シリコン（ＳｉＯＮ）などである。
【００５７】
上記に示されている一般的なシステムはさらに、用いられる有機半導体材料のプログラミングを容易にするコンポーネントを備えている。適切なコンポーネントの例としては、薄膜ダイオード（ＴＦＤ）、ツェナーダイオード、発光ダイオード（ＬＥＤ）、トランジスタ、薄膜トランジスタ（ＴＦＴ）、シリコン制御整流器（ＳＣＲ）、単接トランジスタ（ＵＪＴ）、電界効果トランジスタ（ＦＥＴ）などが挙げられる。簡素化のために、以下の説明は薄膜ダイオード（ＴＦＤ）の統合を伴うものとする。
【００５８】
図９を参照すると、本発明の一形態による、メモリデバイス、例えば平面ポリマーメモリデバイスと統合される、基本的の薄膜ダイオード（ＴＦＤ）のブロック図が例示されている。ＴＦＤ９００は導電性のカソード９１０、選択的に導電性の有機材料９２０（例えば、ポリマー膜）、及び導電性アノード９３０、を備えており、カソード９１０及びアノード９３０は電極として用いられる。
【００５９】
カソード９２０に対してアノード９４０に順方向バイアスもしくは正バイアスを印加することにより、電流が順方向に流れる。逆バイアス電圧が降伏しきい値（breakdown threshold）を超えて増加しない限り、電流は一般に逆バイアス電圧によって最小にされる。従って、例えばＴＦＤ９００を平面ポリマーメモリデバイス、例えば図３の平面ポリマーメモリデバイス３００と統合し、かつ、ＴＦＤ９００（もしくはトランジスタなどのその他の制御素子）へ印加される順方向及び逆電圧を制御することにより、関連する有機メモリ構造へプログラミング及びアクセスが与えられる。また、ＴＦＤ９００は各々の層と層との間を絶縁／分離することができる。従って、ＴＦＤ９００は順方向にバイアスがかけられることにより、１方向においてプログラミング及び／又はアクセスを容易にするために使用される。また、逆方向おいて、例えばツェナーコンディション(zener condition)においてダイオードが降伏するようにバイアス電圧がかけられ、逆方向において、有機メモリデバイスへのプログラミング／アクセスを容易にする。
【００６０】
様々な一般的な層がＴＦＤ９００に例示されているが、本発明によりその他の層が形成及び／又は提供されることは明らかである。例えばそのような層としては、層間絶縁膜（ＩＬＤ）、障壁層、コーティング、及び／または本発明によるパーティション部材及び／又は構造を形成するために協働するその他の素子／層の組合せであり、本発明は以下にさらに詳細を説明している他の形態の層及び／又は素子を含む。
【００６１】
一例として、図１０−１２は一般的な平面ポリマーメモリデバイスとともにＴＦＤ９００を用いる他の形態の方法を描いている。そのような例は包括的なものではなく、また本発明を限定するものではない。さらに、図面には同一の構造が用いられており、同一の参照符号は同一の構造を表す。また、以下に説明するプロセスは先に説明しているものと同様であり得るが、それに限定されるものではなく、また、それらは本発明の範囲を制限するものではない。また、ＴＦＤを統合することにより、選択的導電性ポリマーのプログラミングが容易になる。
【００６２】
図１０を参照すると、本発明の一形態によるシステム１０００が例示されている。システム１０００は、Ｃｕビット線１０１０、ＩＬＤ１０２０、ＴＦＤ１０３０、Ｃｕビットプラグ１０４０、パッシブＣｕ2Ｓ層１０５０、ワード線１０６０、ポリマー１０７０、及び任意のハードマスク１０８０を備えている。
【００６３】
Ｃｕビット線１０１０はボトム層の導電性電極として形成される。次いでＩＬＤ１０２０はＣｕビット線１０１０上に形成され得る。ビアもしくはその他のタイプの開口部がＴＦＤ１０３０、Ｃｕビット線プラグ１０４０、及びパッシブＣｕ2Ｓ層１０５０によって生成及び占有され、例えば、Ｃｕビット線１０１０からビアの開口部の周囲まで直列に接続される。
【００６４】
図１１は本発明の一形態によるスタックメモリデバイス１１００を例示した図である。スタックメモリデバイス１１００は２つの垂直列１１１０及び１１１４を描いており、各列は２つの有機メモリセル層を備えている。このスタックメモリデバイス１１００は２つの列及び層が例示されている点において実際には具体例であるが、複数のそのような列及び／又は層（層の数と列の数は一致する必要はない）が提供されることが分かる。さらに、上記の例に示されているものとは別の材料が用いられ、スタックメモリデバイス１１００が形成されることも分かり、これについての詳細を以下に説明する。スタックメモリデバイス１１００はダマシン／ビア手法により構成される。
【００６５】
以下の説明は垂直列１１１０に関し、また、垂直列１１１４にも適用することができる。ＴＦＤ１１５０及びＩＬＤ１１５１はＣｕ線１１２０上に形成される。Ｃｕ2Ｓパッシブ層１１４２を備えたＣｕビット線プラグ１１４３はＴＦＤ１１５０上に形成される。続いて及び／又は同時に、電極１１４８はＩＬＤ１１５１上に形成される。続いて、ポリマー１１４６はＣｕ2Ｓパッシブコーティング１１４２及び電極１１４８上に蒸着され、メモリ構造が形成される。第２メモリ構造も、銅線１１２０（もしくは別の銅線）、ＴＦＤ１１３６、ＩＬＤ１１３７、Ｃｕ2Ｓパッシブ層１１２４を備えたＣｕプラグ１１２５、電極１１３２、及びポリマー層１１２８を用いて同様に構成される。１１１４における垂直列はコンポーネント１１６０−１１８１から同様に構成される。
【００６６】
図１２を参照すると、本発明の一形態によるＴＦＤ１０３０に対して２つの他の位置を利用したシステム１０００を説明するシステム１２００が示されている。上部の図では、ＩＬＤ１０２０の形成後に、ビア及び／又は開口部が生成され、ワード線１０６０とＴＦＤ１０２０がどちらも格納される。ワード線１０６０は既述のように、開口部内に形成される。次いで、ＴＦＤ１０２０は動作可能なように接続され、かつワード線１０６０と直列接続されて形成され、かつ、ＩＬＤ１０２０内に形成される。
【００６７】
下部の図では、ビア及び／又は開口部はワード線１０６０に対してＩＬＤ１０２０に生成される。ワード線１０６０がビア及び／または開口部に組み込まれた後、ＴＦＤ１２１０はワード線１０６０及びＩＬＤ１０２０上に、もしくはＴＦＤ１２１０はワード線及びＩＬＤ１０２０と接するように形成される。次いでポリマー１０７０が表面上に蒸着される。本発明の一形態では、ポリマー１０７０の厚みは約３００Åから５０００Åである。選択的に、上部のハードマスク（例えば、絶縁塗料）１０８０をポリマー１０７０上に蒸着してもよい。反射防止コート（ＡＲＣ）（図示せず）もまたポリマー１０７０上に蒸着されて、集合性スタック(collective stack)の反射性を高めることができる。
【００６８】
上記の実例は、２Ｄの長方形及び楕円として、もしくは３Ｄドメインで描かれているように、主に直方体として、平面ポリマーメモリデバイスの様々な構造を描いている。しかし本発明はそのようなものに限定されない。図１３を参照すると、本発明の一形態による有機メモリセルに対する複数の様々な形状の構造が例示されている。本構造は２Ｄ平面で示されているが、３Ｄやその他の適切な形状も用いることができる。図面では、ダイアモンド構造１３１０、円形構造１３２０、台形（例えば、菱形）構造１３３０、六角形構造１３４０、七角形構造１４５０、及び八角形構造１４６０の上面図を例示している。
【００６９】
図１４−１８は本発明の一形態により用いられる別の材料及びプロセスを例示している。従って、電極、導電性材料、パッシブ層、有機材料／層、及びそれらの製造プロセスなどの、先に説明済みのコンポーネントは、本発明の他の形態により以下にさらに詳細が説明される。
【００７０】
図１４を参照すると、本発明の一態様による有機メモリデバイス１４００の３Ｄ図が描かれている。メモリデバイスは、第１電極１４１０、有機ポリマー材料１４２０、パッシブ構造１４３０、第２電極１４４０、及び第１電極１４１０、パッシブ構造１４３０、及び第２電極１４４０間に障壁１４６０を備えている。本図はまた、第１電極１４１０と第４電極１４４０に接続された電源１４５０も例示しており、電源１４５０は第１電極１４１０と第２電極１４４０に渡って電圧を印加する。単一の第１電極は例示のために説明されている。
【００７１】
第１電極１４１０及び第２電極１４４０は銅、銅合金、又は銀合金などの導電性材料を含む。その他の材料としては、アルミニウム、クロム、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、チタン、亜鉛、その合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルファスシリコン、金属シリサイドなどが挙げられる。導電性材料のために利用される一般的な合金としては、銅−銀合金、銅−亜鉛合金、が挙げられる。その他の材料は、Ｈａｓｔｅｌｌｏｙ（登録商標）、Ｋｏｖａｒ（登録商標）、Ｉｎｖａｒ、Ｍｏｎｅｌ（登録商標）、Ｉｎｃｏｎｅｌ（登録商標）、真ちゅう、ステンレス鋼、マグネシウム−銀合金、及び様々なその他の合金である。
【００７２】
第１電極１４１０及び第２電極１４４０の厚みは、構成されるメモリデバイス及び実装品に応じて変化する。しかし、いくつかの一般的な厚みの範囲は、約０．０１μｍ以上約１０μｍ以下、約０．０５μｍ以上約５μｍ以下、及び／又は約０．１μｍ以上約１μｍ以下である。
【００７３】
有機層１４２０及びパッシブ層１４３０は集合的に、選択的導電性媒体もしくは選択的導電層と呼ばれる。この媒体の導電性特性（例えば、導電性、非導電性、半導電性）は、電極１４１０及び１４４０を介して媒体を通じて様々な電圧を印加することによって、制御された方法で変更することができる。
【００７４】
有機層１４２０は共役有機材料から構成される。有機層がポリマーである場合は、共役有機ポリマーのポリマー骨格は電極１４１０と１４４０との間に縦方向に延びることができる。骨格がその共役性を保持するように、共役有機分子は線状であることができ、もしくは分岐することができる。そのような共役分子の特徴は、重なったπ軌道を有する点と、２つもしくはそれ以上の共鳴構造を推測できる点である。共役有機材料の共役性によって、選択的導電性媒体の制御可能な導電性特性がもたらされる。
【００７５】
これに関して、共役有機材料は電荷（正孔及び／又は電子）を与え、受取る能力を有する。一般に、共役有機分子は少なくとも２つの比較的に安定した酸化還元状態を有す。この２つの比較的に安定した酸化還元状態により、共役有機ポリマーは電荷を与え、かつ受取ることができ、また、導電促進コンパウンドと電気的に相互作用することができる。
【００７６】
有機材料は環式又は非環式である。ある場合、例えば有機ポリマー、に対して、有機材料は形成もしくは蒸着中に電極間にセルフアセンブル(self assemble)する。共役有機ポリマーの例としては、ポリアセチレン、ポリフェニルアセチレン、ポリジフェニルアセチレン、ポリアニリン、ポリ（ｐ−フェニレンビニレン）、ポリチオフェン、ポリポルフィリン、ポルフィリン大環状分子(porphyrinic macrocycles)、チオール誘導ポリポルフィリン、ポリフェロセン、ポリフタロシアニンなどのポリメタロセン、ポリビニレン、ポリピロールなどが挙げられる。さらに、有機材料の特性は、適切なドーパント（例えば、塩）でドーピングすることによって変更できる。
【００７７】
有機層１４２０は製造されるメモリデバイス及び／又は選択した実装品に応じて適切な厚みを有している。有機ポリマー層１４２０に対する適切な厚み範囲は一般に、約０．００１μｍ以上約５μｍ以下、約０．０１μｍ以上約２．５μｍ以下、及び約０．０５μｍ以上約１μｍ以下の厚みである。
【００７８】
有機層１４２０は多くの適切な技術によって形成され得る。利用される１つの適切な技術はスピンオン技術である。該技術は材料と溶剤との混合物を蒸着し、基板／電極から溶剤を除去するステップを含む。その他の適切な技術は化学蒸着（ＣＶＤ：chemical vapor deposition）である。ＣＶＤは低圧化学蒸着（ＬＰＣＶＤ：low pressure chemical vapor deposition）、プラズマ支援化学蒸着（ＰＥＣＶＤ：plasma enhanced chemical vapor deposition）、及び高密度化学蒸着（ＨＤＣＶＤ：high density chemical vapor deposition）を含む。一般に、有機分子の１つもしくはそれ以上の端部を電極／パッシブ層に接続するために、端部を機能的にする必要はない。有機分子は共役有機ポリマーとパッシブ層１４３０との間に形成された化学結合を有す。
【００７９】
パッシブ層１４３０は、選択的導電性媒体の制御可能な導電特性をもたらす、少なくとも１つの導電促進コンパウンドを含む。導電促進コンパウンドは電荷（正孔及び／又は電子）を与えかつ受取る機能を有す。一般に、導電促進コンパウンドは少なくとも２つの安定した酸化還元状態を有す。この２つの安定した状態によって、導電促進コンパウンドは電荷を与えかつ受け取り、電気的に有機層１４２０と相互作用できる。使用される特定の導電促進コンパウンドは、２つの比較的安定した状態が層１４２０の共役有機分子の２つの比較的安定した状態に一致するように選択される。
【００８０】
ある例ではパッシブ層１４３０は有機層１４２０を形成する場合に触媒として作用する。これに関して、まずパッシブ層１４３０に沿って共役有機分子の骨格を形成し、パッシブ層の表面に実質的に垂直に成長、もしくはアセンブルする。その結果、共役有機分子の骨格は２つの電極を横切る方向に自己整合する。
【００８１】
パッシブ層１４３０を形成する導電促進コンパウンドの例としては、１つもしくはそれ以上の硫化銅（Ｃｕ2-xＳy、ＣｕＳ）、酸化銅（ＣｕＯ、Ｃｕ2Ｏ）、酸化マンガン（ＭｎＯ2）、二酸化チタン（ＴｉＯ2）酸化インジウム（I3Ｏ4）、硫化銀（Ａｇ2-xＳ2、ＡｇＳ）、銀−銅硫化物の複合物（silver-copper-sulfide complex）（ＡｇyＣｕ2-xＳ2）、硫化金（Ａｕ2Ｓ、ＡｕＳ）、硫化セリウム（Ｃｅ（ＳＯ4）2）、過硫酸アンモニウム（（ＮＨ4）2Ｓ2Ｏ8）、酸化鉄（Ｆｅ3Ｏ4）、リチウム錯体（ＬｉxＴｉＳ2、ＬｉxＴｉＳｅ2、ＬｉxＮｂＳｅ3、ＬｉxＮｂ3Ｓｅ3）、水素化パラジウム（ＨxＰｄ）（ｘ及びｙは所望の特性を生成するように選択される）、などが挙げられる。パッシブ層１４３０は酸化技術を用いて成長され、気相反応を通じて形成され、もしくは電極間に蒸着される。
【００８２】
パッシブ層１４３０は製造されるメモリデバイス及び／又は実装品に基づいて変化する適切な厚みを有する。パッシブ層１４３０に対する適切な厚みの例としては、以下のように、約２Å以上約０．１μｍ以下の厚み、約１０Å以上約０．０１μｍ以下の厚み、及び約５０Å以上約０．００５μｍ以下の厚みである。
【００８３】
有機メモリデバイスの動作を容易にするために、一般に有機層１４２０はパッシブ層１４３０よりも厚い。一形態では、有機層はパッシブ層の約０．１から約５００倍の厚みを有す。その他の適切な比率が本発明により用いられ得ることは明らかである。
【００８４】
層間絶縁（ＩＬＤ）層１４６０は例えば、半導体材料及び／又は実質的に誘電特性を有するいずれのタイプの材料であり得る。順方向バイアス電圧が印加される場合に、第１電極１４１０、有機層１４２０、パッシブ層１４３０、及び第２電極１４４０を通じて電流の流れがその経路に続くように、層間絶縁層は第１電極１４１０及びパッシブ層１４３０又は第２電極１４４０の間で障壁として機能することができる。
【００８５】
従来のメモリデバイスのような有機メモリデバイスは２つの状態、つまり、導電性（低インピーダンスもしくは“オン”）状態、又は非導電性（高インピーダンス、もしくは“オフ”）状態を有す。しかし、２つの状態（例えば、オフ又はオン）に限定されている従来のメモリデバイスとは違って、有機メモリデバイスは複数の状態を有す／維持することができる。有機メモリデバイスは付加的状態を識別するために、様々な程度の導電性を用いることができる。例えば、有機メモリデバイスは低インピーダンス状態、例えば、非常に高い導電性状態（非常に低いインピーダンス状態）、高導電性状態（低インピーダンス状態）、導電性状態（中間レベルのインピーダンス状態）、及び非導電性状態（高インピーダンス状態）など、を有することができ、その結果、単一の有機メモリセルにおいて多数ビットの情報、例えば、２以上ビットの情報、あるいは４以上ビットの情報（例えば、２ビット情報を与える４つの状態、３ビット情報を与える８つの状態）を記録することができる。
【００８６】
一般的なデバイス動作において、有機層がｎ型導体である場合は電源１４５０によって電極へ印加される電圧に基づき、電子は第２電極１４４０から選択的導電性媒体を通じて第１電極１４１０へ流れる。他の形態では、有機層１４２０がｐ型導体の場合、正孔は第１電極１４１０から第２電極１４４０へと流れる。もしくは、有機層がパッシブ層及び第２電極１４４０と一致する適切なエネルギーバンドを有するｎ型及びｐ型のどちらでもあり得る場合は、電子及び正孔はどちらも有機層に流れる。そのようにして、電流は第１電極１４１０から第２電極１４４０へ選択可能導電性媒体を介して流れる。
【００８７】
特定の状態へ有機メモリデバイスを切り替えることは、プログラミングもしくは書き込み（ライティング）と呼ばれる。電極１４１０及び１４４０を介して、選択可能導電性媒体にわたって特定の電圧（例えば、０．９ボルト、０．２ボルト、０．１ボルト）を印加することによって、プログラミングが実現される。しきい値電圧とも呼ばれるこの特定の電圧は、各々が所望する状態によって変化し、また一般的に、通常の動作中に用いられる電圧よりも実質的に大きい。従って、一般には所望の状態（例えば、“オフ”、“オン”．．．）に対応する個々のしきい値電圧が存在する。このしきい値は、有機メモリデバイスを構成する材料のアイデンティティ(identity)、様々な層の厚み、などを含む数々の要因に応じて変わる。電源１４５０は本発明の本形態において、制御可能に用いられ、しきい値電圧が印加される。しかし本発明のその他の形態は、その他の手段を利用してしきい値電圧を印加することができる。
【００８８】
一般的に、しきい値を超過する、例えば印加電界などの外部刺激が存在することによって（“オン”状態）、印加電圧は有機メモリセルへの／有機メモリセルからの、情報の書き込み、読み出し、もしくは消去ができる。一方で、しきい値を超過する外部刺激が存在しない場合は（“オフ”状態）、印加電圧は有機メモリへの／有機メモリセルからの、情報の情報を書き込み、もしくは消去ができない。
【００８９】
電源１４５０を介して電圧もしくは電界（例えば、１ボルト、０．５ボルト、０．１ボルト）が印加され、有機メモリデバイスから情報が読み出される。次いで、インピーダンス測定を実施し、メモリデバイスの動作状態を判断する（例えば、高インピーダンス、非常に低いインピーダンス、低インピーダンス、中間インピーダンス、など）。上述しているように、インピーダンスは例えば、デュアルステートデバイスに対して“オン”（例えば、１）もしくは“オフ”（例えば、０）に、もしくはカッドステートデバイスに対して“００”、“０１”、“１０”、もしくは“１１”、と関連する。その他の多くの状態がその他のバイナリインタープリテーション(binary interpretation)を与えることができることが分かる。有機メモリデバイスに書き込まれた情報を消去するためには、負電圧、もしくは閾値を超過する書き込み信号の極性と逆の極が印加される。
【００９０】
図１５は本発明の一形態によるパッシブ層１５００の製造を描いたブロック図である。Ｃｕ2-xＳy層は気相反応オペレーションにより形成される。第１層１５０６が形成され、該層は銅を含む。第２層１５０４は第１層上に形成される。第２層はＣｕ2-xＳy（例えば、Ｃｕ2-xＳy、ＣｕＳもしくはその混合物）を含み、厚みは約２０Å以上である。第３層１５０２は第２層１５０４上に形成される。第３層１５０２はＣｕ2Ｏ、及び／又はＣｕＯを含み、一般に厚みは１０Å以下である。本発明のその他の形態は、構成及び厚みにおいて適切なバリエーションを用いることができるが、それでも本発明に従うものである。
【００９１】
図１６は本発明の一形態による化学蒸着（ＣＶＤ）プロセスにより形成された有機層１６００を例示したブロック図である。有機層１６００は気相反応プロセスを通じて形成される。一般に、有機層１６００はパッシブ層及び電極に接して形成される。有機層１６００はポリマーポリジフェニルアセチレン（ＤＰＡ）で構成される。図１４に示しているように、このポリマー層は厚みが約６５−７５Åとなるように製造される。
【００９２】
図１７を参照すると、本発明の一形態によるＣＶＤプロセスから形成された別の有機層１７００を描いたブロック図が例示されている。同様に、有機層１７００は気相反応プロセスを通じて形成される。有機層１７００はパッシブ層と電極に接するように形成される。有機ポリマー層１７００はポリマーポリフェニルアセチレン（ＰＰＡ）で構成される。図１８を参照すると、本発明の一形態によりスピン塗装によって形成された別の有機層１８００のブロック図が例示されている。この有機層１８００は気相反応プロセスではなく、スピン塗装プロセスを通じて形成される。有機層１８００はパッシブ層と電極に接するように形成される。有機層１８００は実質的にＰＰＡで形成され、約１０００Åの厚みを有す。図１４−１８に説明している層の様々なバリエーション、及び該層に対する様々な代替が本発明により用いられる。
【００９３】
上述しているのは本発明の１つもしくはそれ以上の形態である。当然のことながら、本発明を説明するための、あらゆる方法論やコンポーネントの考えられる組合せを説明することはできない。しかし、当業者であれば、本発明のさらに多くの組合せ及び置換が可能であることは認識されよう。従って、本発明は添付の請求項の精神及び範囲の範疇に属する全ての改良、変更、変形例を包含するものである。さらに、本発明の特定の特徴がいくつかの実装品のうちの１つだけに関して開示されているが、そのような特徴は、いずれの所定の、もしくは特定のアプリケーションに対して便利であり、また、所望され得るために、他の実装品の１つ又はそれ以上の特徴と組み合わせることができる。さらに、用語“包む”は詳細な説明及び請求項において使用されているが、この用語は用語“備える”に類似した方法で含むことを意味する。
【図面の簡単な説明】
【００９４】
【図１】本発明の一形態によるメモリデバイスの一般的な層及び構造を例示したブロック図。
【図２】本発明の一形態による基本の単一セルメモリデバイスの上面図。
【図３】本発明の一形態による平面ポリマーメモリデバイスの一部の断面切取り図。
【図４】本発明の一形態による平面ポリマーメモリデバイスの一部の断面切取り図。
【図５】本発明の一形態による平面ポリマーメモリデバイスを製造するためのプロセスの一部の一般的方法論の説明図。
【図６】本発明の一形態によるメモリデバイスのボトム層形成の３Ｄ図及び平面図。
【図７】メモリデバイスの第２層形成の説明図。
【図８】メモリデバイスの上部層形成の説明図。
【図９】本発明の一形態による平面ポリマーメモリデバイスとともに利用される基本のＴＦＤコンポーネント構成の説明図。
【図１０】本発明の一形態によるＴＦＤを用いた第１の一般的平面ポリマーメモリデバイスの説明図。
【図１１】本発明の一形態による一般的スタック平面ポリマーメモリデバイスの説明図。
【図１２】本発明の一形態によるＴＦＤを用いた２つの一般的平面ポリマーメモリデバイスの説明図。
【図１３】本発明の一形態によるメモリデバイス構造とともに利用できるいくつかの他の構造上の形状の説明図。
【図１４】本発明の一形態によるメモリデバイスの一般的動作を示した説明図。
【図１５】本発明の一形態による有機メモリデバイスで利用できるパッシブ層のブロック図。
【図１６】本発明の一形態によるＣＶＤにより形成される有機ポリマー層を例示したブロック図。
【図１７】本発明の一形態によるＣＶＤにより形成される別の有機ポリマー層を例示したブロック図。
【図１８】本発明の一形態によるＣＶＤプロセスにより形成されるさらに別の有機ポリマー層のブロック図。
【図１】
2006526898.tif 000003
【図２】
2006526898.tif 000004
【図３】
2006526898.tif 000005
【図４】
2006526898.tif 000006
【図５】
2006526898.tif 000007
【図６】
2006526898.tif 000008
【図７】
2006526898.tif 000009
【図８】
2006526898.tif 000010
【図９】
2006526898.tif 000011
【図１０】
2006526898.tif 000012
【図１１】
2006526898.tif 000013
【図１２】
2006526898.tif 000014
【図１３】
2006526898.tif 000015
【図１４】
2006526898.tif 000016
【図１５】
2006526898.tif 000017
【図１６】
2006526898.tif 000018
【図１７】
2006526898.tif 000019
【図１８】
2006526898.tif 000020
【手続補正書】
【提出日】平成17年3月24日(2005.3.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
平面有機メモリデバイス（１００）であって、
情報を記録するための有機半導体層（１１５）と、
前記情報の記録を容易にする、前記有機半導体層（１１５）と動作するパッシブ層（１３０）であって、前記パッシブ層は電荷を与えかつ受け取ることができる導電促進コンパウンドを含み、前記導電促進コンパウンドは、硫化銅、硫化銀、硫化金、過硫酸アンモニウム、水素化パラジウム、及び銀−銅硫化物混合物のうちの少なくとも１つを含むパッシブ層と、
前記有機半導体層（１１５）とアクセスするための第１電極（１２５）及び第２電極（１４０）であって、前記有機半導体層（１１５）は前記第１電極（１２５）及び前記第２電極（１４０）の上に配置されており、前記パッシブ層は前記第１及び第２電極のうちの１つに隣接して配置されている第１および第２電極と、
前記有機半導体及びパッシブ層及び電極前記層は、水平にスタックされる、並列構成に配置される、層と層との間に垂直に配列される、少なくとも１つのその他の層に対して対角に配置される、及び、１つもしくはそれ以上の層に層の一部が突出するように交差される、のうちの少なくとも１つである、平面有機メモリデバイス。
【請求項２】
前記有機半導体、パッシブ層及び前記電極層は、正方形構造、長方形構造、楕円構造、円形構造、角錐構造、多角形構造、台形構造、ダイアモンド構造、“Ｌ”形構造、及び台形構造、のうちの少なくとも１つを含む、様々な幾何学模パターンに形成されている、請求項１記載の平面メモリデバイス（１００）。
【請求項３】
前記幾何学模様は少なくとも２つの層により形成される、請求項２記載の平面メモリデバイス（１００）。
【請求項４】
少なくとも１つの前記層及び電極はスタックピラープロセスにより形成される、請求項１記載の平面メモリデバイス（１００）。
【請求項５】
前記層及び電極へのアクセスを容易にするために、ダイオード、薄膜ダイオード（ＴＦＤ）、ツェナーダイオード、ＬＥＤ、トランジスタ、薄膜トランジスタ（ＴＦＴ）、シリコン制御整流器（ＳＣＲ）、単接トランジスタ（ＵＪＴ）、及び電界効果トランジスタ（ＦＥＴ）の少なくとも１つを含む非対称ブロックデバイスをさらに含む、請求項１記載の平面メモリデバイス（１００）。
【請求項６】
集積メモリデバイス内に形成された複数の有機メモリ構造へのアクセスを容易にするための、１以上のグローバルアクセスラインを含む、請求項１記載の平面メモリデバイス（１００）。
【請求項７】
前記有機半導体層（１１５）は、ポリアセチレン、ポリフェニルアセチレン、ポリジフェニルアセチレン、ポリアニリン、ポリ（ｐ−フェニレンビニレン）、ポリチオフェン、ポリポルフィリン、ポリフィリン大環状分子、チオール誘導ポリポルフィリン、ポリメタロセン、ポリフェロセン、ポリフタロシアニン、ポリビニレン、及びポリピロールからなる群より選択される少なくとも１つを含む、請求項１記載の平面メモリデバイス（１００）。
【請求項８】
不揮発性メモリデバイスを形成する前記層はコンピュータシステムにおいてコンポーネントとして用いられる、請求項１記載の平面メモリデバイス（１００）。
【請求項９】
平面有機メモリデバイス（１００）を形成する方法であって、
基板上にビット線を形成するステップと、
前記ビット線上に誘電層を形成するステップと、
前記誘電層の前記ビット線と関連付けられた導電性プラグを形成するステップであって、
前記導電性プラグは前記ビット線と動作可能に結合されるステップと、
前記導電性プラグと有機半導体との間のアクセスを容易にするために、前記導電性プラグ上にパッシブ材を形成するステップであって、前記パッシブ材は電荷を与えかつ受け取ることができる導電促進コンパウンドを含み、前記導電促進コンパウンドは、硫化銅、硫化銀、硫化金、過硫酸アンモニウム、水素化パラジウム、及び銀−銅硫化物混合物のうちの少なくとも１つを含むステップと、
前記誘電層にワード線を形成するステップと、
前記導電性プラグ及び前記ワード線上に有機半導体を形成するステップとを含む、方法。
【請求項１０】
前記誘電層に前記導電性プラグ及び前記ワード線を同時に形成するステップをさらに含む、請求項９記載の方法。
【国際調査報告】
2006526898.tif 000021
2006526898.tif 000022
2006526898.tif 000023