(57)【要約】本発明は、半導体基板（１）と、第１のドーピング領域と、第２のドーピング領域（２）と、接続ドーピング領域（３）と、絶縁層（６）と平坦化した導電性構造（４、５）とを備えるソリッドステート回路組立品に関する。第１および第２のドーピング領域（１、２）内に形成される放電ドーピング領域（７）により、平坦化の間に生成される電荷キャリアを確実に除去することが可能になり、それにより樹状結晶形成を避ける。好ましくは、放電ドーピング領域（７）は、第１および／または第２のドーピング領域（１、２）のドーパント濃度よりも著しく高いドーパント濃度を有する。
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【特許請求の範囲】
【請求項１】
第１の伝導タイプ（ｐ）の少なくとも１つの第１のドーピング領域を有する半導体基板（１）と、
該第１の伝導タイプ（ｐ）と反対である第２の伝導タイプ（ｎ）の第２のドーピング領域（２）であって、該第１のドーピング領域において形成される第２のドーピング領域（２）と、
第２の伝導タイプ（ｎ）の接続ドーピング領域（３）であって、該第２のドーピング領域を接続するために該第２のドーピング領域（２）において形成される接続ドーピング領域（３）と、
該半導体基板（１）の表面上に形成される絶縁層（６）と、
平坦化され、少なくとも部分的に該絶縁層（６）に埋め込まれており、該接続ドーピング領域（３）を用いて電気接触をする導電性構造（４、５）とを有する半導体回路構造であって、
少なくとも該第１および第２のドーピング領域（１、２）において形成されることによって、平坦化ステップの間に生じる電荷キャリアを消散する該第２の伝導タイプ（ｎ）の放電ドーピング領域（７；３Ａ；７Ａ、７Ｅ）を備える、半導体回路構造。
【請求項２】
前記放電ドーピング領域（７；３Ａ；７Ａ；７Ｅ）は、前記半導体基板（１）の前記表面において形成される、請求項１に記載の半導体回路構造。
【請求項３】
前記放電ドーピング領域（７；３Ａ）は、前記第１および／または第２のドーピング領域（１、２）のドーパント濃度よりも著しく高いドーパント濃度を有する、請求項１または請求項２に記載の半導体回路構造。
【請求項４】
前記放電ドーピング領域（３Ａ）は、前記接続ドーピング領域の一部として形成される、請求項１〜請求項３のいずれか一項に記載の半導体回路構造。
【請求項５】
前記接続ドーピング領域と隔てられている前記放電ドーピング領域（７）は、前記第１のドーピング領域と第２のドーピング領域（１、２）との間の接合領域において拡散ストリップとして形成される、請求項１〜請求項３のいずれか一項に記載の半導体回路構造。
【請求項６】
前記放電ドーピング領域は、前記第１のドーピング領域（１）において形成される第１の放電ドーピングサブ領域（７Ｂ）と、前記第２のドーピング領域（２）において形成される第２の放電ドーピングサブ領域（７Ａ）とを有しており、該放電ドーピングサブ領域（７Ａ、７Ｂ）は互いに電気的に接続されている、請求項１〜請求項３のいずれか一項に記載の半導体回路構造。
【請求項７】
前記第２のドーピング領域（２）の表面積と、該第２のドーピング領域（２）に接続された前記導電性構造（５）の平坦化された表面の表面積との間の表面積比は、１０より大きい、請求項１〜請求項６のいずれか一項に記載の半導体回路構造。
【請求項８】
前記平坦化された導電性構造（５）の前記表面積は、０．４μｍ２未満である、請求項１〜請求項７のいずれか一項に記載の半導体回路構造。
【請求項９】
前記導電性構造は、ダマシンプロセスを用いて生成される少なくとも１つのＣｕ相互接続層（５；５Ａ）を有する、請求項１〜請求項８のいずれか一項に記載の半導体回路構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路構造に関し、特に、平坦化ステップの間に樹状結晶を形成することを避ける半導体回路構造に関する。
【背景技術】
【０００２】
かつてないほど高い集積密度が集積半導体回路において追い求められており、半導体材料において縮小した特徴寸法がもたらされ、特に、導電性構造の縮小した特徴幅がもたらされる。これら導電性構造が、これまでのところ、対応する配線レベルにおいてアルミニウム層を用いて好ましく堆積されることにより、相互接続を生成し、そしてフォトリソグラフィによってパターン化されてきたところに、この種の従来の方法は、限られたスケーラビリティと、不十分なマイグレーション性質とが原因で、現在および将来の相互接続構造にもはや用いられ得ない。
【０００３】
それ故、代わりの材料および方法が、高まる集積密度を満たすために、ますます採用されており、特に、この種のメタライゼーション層において使用されている。例えば、このタイプの配線レベルに銅を用いることにより、アルミニウムと比較して著しく改善されたスケーラビリティのために、著しく高い通電容量で、かつ、より低い消費電力において機能する集積半導体回路を開発することが可能になる。
【０００４】
その結果、絶縁層または誘電体層におけるトレンチが導電性材料でしっかりと埋められており、それから平坦化され、高度に平面的な導電性構造を導く、ダマシンプロセスまたはデュアルダマシンプロセスとして知られるものがますます用いられることにより、非常に小さい特徴寸法を有するこの種の導電性構造が実現されている。
【０００５】
特に、この種の平坦化ステップの場合において、金属相互接続において形成される樹状結晶の形で残留物のリスクがあり、これにより機能不全がもたらされ得る。
【０００６】
図１Ａおよび図１Ｂは、前に述べた平坦化ステップの間に、この種の樹状結晶が形成されることを示すために、従来技術に従った半導体回路構造の概略的な平面図と概略的な断面図とを示す。
【０００７】
図１Ａおよび図１Ｂによると、半導体回路構造は、例えば、第１の伝導タイプｐの第１のドーピング領域を有する半導体基板１を備える。この第１のドーピング領域１において、例を挙げると、ｎドープウェルの形の第２のドーピング領域２が形成され、第２のドーピング領域２を接続するために、例えば、ｎ＋ドーピングを有する接続ドーピング領域３が半導体表面に形成されている。
【０００８】
図１Ａおよび図１Ｂによると、導電性構造は、例えば、導電性材料で埋められたトレンチおよびコンタクトホールまたはビア４に形成された相互接続層５を有する。
【０００９】
上記のトレンチに相互接続層５を生成する間、平坦化ステップは、微細な特徴寸法を実現することが基本的に必要とされており、これは通常、化学機械的研磨（ＣＭＰ）ステップを実行することを伴う。しかしながら、この平坦化ステップにより、第２のドーピング領域またはウェル２の所望されない帯電（Ａｕｆｌａｄｕｎｇ）がもたらされ得、これは、特に、相互接続層５において表面積が非常に小さいために、この場所に過度な電界の強さをもたらす。上記の帯電効果により生成されるこれら電場ピークは、研磨材と金属破片との混合を引き起こす。この混合物は通常、導電性であり、平坦化ステップの間に形成されることにより、これら静電気的に帯電した相互接続層５に蓄積し、および／または、樹状結晶（デンドライト）として知られるものを形成することを引き起こす。
【００１０】
研削残留物Ｓ（スラリー）、特に、密集した半導体回路と、平坦化された相互接続層５の非常に小さい表面積とを有する研削残留物Ｓの成長および／または蓄積は、その除去が困難であり、その結果、所望されない短絡が近傍の相互接続構造によって生じ得、あるいは、被包性の状態において、腐食および劣化がこの腐食性の汚れから広がり得る。
【００１１】
図２Ａおよび図２Ｂは、従来技術に従った半導体回路構造の概略的な平面図と概略的な断面図とを示し、ここでは、樹状結晶の形成および／または研磨材Ｓの蓄積に関するこの問題が解消されている。
【００１２】
図２Ａおよび図２Ｂによると、集積半導体回路における樹状結晶形成に関するこの問題は、通常、対応する平坦化された相互接続層または平坦化されるべき相互接続層が、それらの表面積を増やすことによって鈍らされ、かつ、それによってこの領域において電界の強さを減らすことによって解消される。特に、図２Ａおよび図２Ｂによると、この種の樹状結晶形成が検出される場合には、通常、これら非常に小さい相互接続表面積５が相応して大きくなるように、相互接続面またはメタライゼーション面へのレイアウトが変更され、この領域における電場ピークが十分に減少され、かつ、前記した樹状結晶形成および／または研削残留物の蓄積が確実に避けられ得るという結果になる。
【００１３】
しかしながら、この場合における欠点は、実際追い求められるより高い集積密度の利点が、このようにして再び、少なくとも部分的に打ち消されることである。これは、樹状結晶の形成を避けるために、６倍まで大きいメタライゼーションまたは相互接続の表面積が各メタライゼーション面または相互接続面に必要とされるためである。
【００１４】
これは、次いで、回路設計と既存のレイアウトへの修正とに逆効果を有し、その結果、既存のレイアウトを変更することにより、次の大きさの縮小または次の集積密度の低下をすることが容易にはできない。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、それ故に、非常に小さい特徴寸法であっても、確実にこの種の樹状結晶形成を避ける半導体回路構造を提供することを目的としている。
【課題を解決するための手段】
【００１６】
本発明によると、この目的は、特許請求項１の特徴によって達成される。
【００１７】
特に、少なくとも第１および第２のドーピング領域における第２の伝導タイプの放電ドーピング領域の形成は、特に、平坦化工程の間に形成される電荷が確実に、半導体基板に消散（ａｂｆｕｅｈｒｅｎ）されることを可能にし、その結果、平坦化されるべき導電性構造における電場ピークを形成すること、およびそれにより樹状結晶を形成することが確実に避けられ得る。
【００１８】
この放電ドーピング領域は、第１のドーピング領域と第２のドーピング領域との間の接合領域において、半導体基板の表面に直接拡散ストリップとして形成されることが好ましい。これにより、第２のドーピング領域により生成される電気接触と、第１のドーピング領域へのダイオード接合との両方がさらなる支出を最小限にしてもたらされ、その結果として、帯電現象が特に効率的に、かつ、容易に補償され得る。
【００１９】
放電ドーピング領域はまた、好ましくは、接続ドーピング領域の一部として形成され得、これによりさらなる簡素化をもたらし、および、半導体基板へ電荷キャリアを望ましく消散するさらなる機能を実現するために、接続ドーピング領域が第１のドーピング領域と第２のドーピング領域との接合領域にシフトすることのみが必要であることを意味する。
【００２０】
さらに、放電ドーピング領域はまた、第１のドーピング領域において第１の放電ドーピングサブ領域と、第２のドーピング領域において第２の放電ドーピングサブ領域とを有し得、これら放電ドーピングサブ領域は、互いに導電性構造を介して接続されている。この場合においても、電荷キャリアを第２のドーピング領域から望ましく除去することが達成されており、その結果、平坦化される導電性構造に樹状結晶を形成することが、確実に避けられ得る。
【００２１】
さらなる従属請求項が、本発明のさらなる有効な構成を特徴づける。
【００２２】
本発明は、例示的な実施形態に基づいて、かつ、図面を参照しながら以下で詳細に記載される。
【発明を実施するための最良の形態】
【００２３】
図３Ａおよび図３Ｂは、第１の例示的な実施形態に従った半導体回路構造の概略的な平面図と概略的な断面図とを示す。同一の参照記号は、図１Ａ〜図２Ｂに示された参照記号と同一のまたは対応する要素および／または層を示し、これら要素および層はかさねて記載されない。
【００２４】
図３Ａおよび図３Ｂによると、少なくとも１つの第１の伝導タイプｐの第１のドーピング領域を有する半導体基板１はまた、第２の伝導タイプｎの第２のドーピング領域２を含み、この第２の伝導タイプｎは、第１の伝導タイプｐと逆である。さらに、第２の伝導タイプｎの高度にドープされた接続ドーピング領域３は、この第２のドーピング領域を接続するために、第２のドーピング領域２に位置づけられており、第２のドーピング領域２とのオーム接合がもたらされる。平坦化される導電性構造が少なくとも部分的に埋め込まれており、かつ、接続ドーピング領域３との電気接触を生成する１つまたは複数の絶縁層６が、半導体基板１の表面上に形成される。導電性構造は、この場合において、導電性材料で埋められたコンタクトホールまたはビア４と、導電性構造に電気的に接続される相互接続層５とを備える。
【００２５】
相互接続層５を実現させるためには、相互接続層５へのトレンチが誘電体層または絶縁層６に形成される、ダマシンプロセスまたはデュアルダマシンプロセスとして知られるものを実行することが好ましい。それに続くステップにおいて、例を挙げると、例えば、Ｃｕ層５のその後の成長を可能にするか、もしくは簡易化する拡散バリア層（図示せず）とシード層（図示せず）とが、絶縁層６の表面上とトレンチ内との両方に形成される。最後に、平坦化ステップが、例えば、ＣＭＰ（化学機械的研磨）プロセスを用いて実行される。この平坦化プロセスは、トレンチ上に残留する層シーケンスを除去することに用いられ、かつ、前記した帯電および／または樹状結晶形成の実際の原因であると考えられている。
【００２６】
図１Ｂに示されたような樹状結晶形成および／または研削残留物Ｓの蓄積のこの上記の現象を避けるために、第１の例示的な実施形態に従った半導体回路構造は、ここで、第２の伝導タイプｎの（高度にドープされた）放電ドーピング領域７を有し、この放電ドーピング領域７は、少なくとも第１のドーピング領域１と第２のドーピング領域２とにおいて形成され、かつ、導電性であり、その結果として、平坦化ステップの間に形成された電荷キャリアが、第２のドーピング領域２から半導体基板および／または第１のドーピング領域１に消散され得る。
【００２７】
さらに正確には、放電ドーピング領域７は、第１のドーピング領域１と第２のドーピング領域２との間の接合領域において、接続ドーピング領域３とは間隔をあけて半導体基板１の表面に直接形成される。これにより、特に簡易な方法で、減少したブレークダウン電圧で、電気的に第２のドーピング領域２に接続されるダイオードまたはｐ−ｎ接合がもたらされる。その形成とそのアライメントとの両者を実現することは、この場合において、放電ドーピング領域が、例えば、ｎウェルまたは第２のドーピング領域２の一部を覆う拡散ストリップを形成する場合、非常に容易である。従って、第２のドーピング領域２内で、この放電ドーピング領域７は、オーム接触の機能を果たすのに対して、第２のドーピング領域の外、または、半導体基板の第１のドーピング領域１においては、この放電ドーピング領域７は、非常に効率的な放電ダイオードの機能を果たす。
【００２８】
平坦化ステップの間、特に化学機械的研磨工程の間 に生じる帯電は、それにより確実に避けられ得、その結果として、樹状結晶形成および／または研削残留物の蓄積の発生が、関連した短絡と併せて抑えられる。このような方法で、特に、例えば、相互接続面およびメタライゼーション面のマスクセットへの、以前の集積密度から生まれるレイアウトのガイドラインは、変更することなく引き継がれ得、これにより、将来の集積密度の費用が大幅に削減される。
【００２９】
図３Ａによると、第２のドーピング領域２は、例えば、幅ＢＷおよび長さＬＷを有し、第２のドーピング領域２の表面積がＦＷ＝ＢＷ×ＬＷとなる。同様に、導電性構造および／または相互接続層５の平坦化される表面は、幅ＢＭおよび長さＬＭを有し、同様に、平坦化される導電性構造の表面の関連した表面積がＦＭ＝ＢＭ×ＬＭとなる。
【００３０】
前記した樹状結晶の形成が、特に、第２のドーピング領域２の表面積ＦＷの導電性構造の表面積ＦＭに対する表面積比Ｖにも依存するので、本発明による放電ドーピング領域７が使用されるときに、樹状結晶形成を生じさせることなく、初めて１０より大きい表面積比Ｖ=ＦＷ／ＦＭさえも処理することが可能であることが特に注目され得る。
【００３１】
同様に、平坦化された導電性構造の絶対的な表面積はまた、前記した樹状結晶の形成に影響を与えるということが浮上する。従って、導電性構造および／または相互接続層５の覆いのない、または平坦化された表面積は、ここで初めて、前記した研削残留物の蓄積と短絡のリスクとを引き起こすことなく、０．４μｍ２を下回り得る。
【００３２】
図４は、第２の例示的な実施形態に従った半導体回路構造中の概略的な断面図を示し、同一の参照記号は、同様に、図１Ａ〜図３Ｂに示された参照記号と同一のまたは対応する層および要素を示しており、それ故に、これら要素および層は以下にかさねて記載されない。
【００３３】
図３Ａおよび図３Ｂに示された例示的な実施形態とは違って、この第２の例示的な実施形態においては、放電ドーピング領域はまた、接続ドーピング領域の一部として形成され得、第１のドーピング領域に広がる接続／放電ドーピング領域３Ａをもたらす。
【００３４】
この場合でも、放電ドーピング領域は、第２の伝導タイプｎの高度にドープされた領域を有し、導電性構造４および５への、および／または第２のドーピング領域２に形成されるｎウェル２と、半導体基板１に形成される第１のドーピング領域への最適化された放電ダイオードとへのオーム接触を有する。
【００３５】
さらに、単一のドーピング領域のみが用いられ、かつ、所望の放電ドーピング領域がこの接続／放電ドーピング領域３Ａの大きさ、および／または、位置を変更することによって簡単に実現され得るので、樹状結晶の形成が削減された半導体回路構造は、特に簡単で、かつ、費用のかからない方法で実現される。
【００３６】
図５は、第３の例示的な実施形態に従った半導体回路構造中の概略的な断面図を示し、この場合にも、同一の参照記号は、図１〜図４に示された参照記号と同一のまたは対応する要素および層を示しており、これら要素および層は以下に続く明細書中にかさねて記載されない。
【００３７】
図５によると、本発明はまた、マルチプルウェル構造として知られるものにも適用され得る。つまり、この場合において例を挙げると、トリプルウェル構造が示されている。
【００３８】
従って、図５によると、第１のドーピングｐを有する半導体基板１は、さらなるウェル、または、反対のドーピングｎを有するさらなるドーピング領域８を含み、ここでは、最終的に、接続ドーピング領域３を有する第３のウェル２がある。この第３のウェル２は、絶縁層６に埋め込まれた導電性構造４および５に接続される。
【００３９】
ここでも同様に、放電ドーピング領域７が設けられることにより、第３のウェル２から第２のウェル８への帯電効果を防ぎ得る。つまり、さらなる放電ドーピング領域９が、半導体基板と第２のウェル８との間に望ましくない帯電を避けるために、それぞれのｐ−ｎ接合の接合領域に形成される。
【００４０】
放電ドーピング領域７は、接続ドーピング領域とは間隔をあけられているが、第２の例示的な実施形態におけるときのように、この接続ドーピング領域の一部としても認識され得る。対応する放電ドーピング領域の作用形態は、この場合において、第１および第２の例示的な実施形態に類似するので、以下に詳細な説明をする必要がない。それ故、このタイプのマルチプルウェル構造においても、樹状結晶の形成を確実に防ぐことが基本的に可能である。
【００４１】
図６は、第４の例示的な実施形態に従った概略的な断面図を示し、この場合にも、同一の参照記号は、同一のまたは対応する層および要素を示しており、これら層および要素は以下に続く明細書中にかさねて記載されない。
【００４２】
図６によると、図３Ｂに示された第１の例示的な実施形態に関して著しく異なることは、放電ドーピング領域がここでは、第１の放電ドーピングサブ領域７Ｂを有することであり、第１の放電ドーピングサブ領域７Ｂは、半導体基板の第１のドーピング領域１に形成されており、一方、第２の放電ドーピングサブ領域７Ａは、第２のドーピング領域２に形成されている。放電ドーピングサブ領域７Ａおよび７Ｂは、同様に、第２の伝導タイプｎの高度にドープされた領域を備えており、これらサブ領域は、例えば、絶縁層６にあり、かつ、さらなる相互接続層５０と、導電性材料を埋められた２つのさらなるコンタクトホール４１および４２とを備える導電性構造を介して互いに接続されている。
【００４３】
第１の放電ドーピングサブ領域７Ｂは、同様に、第１のドーピング領域における特別な放電ダイオードを表しており、かつ、第２の放電ドーピングサブ領域７Ａは、第２のドーピング領域におけるオーム接続コンタクトを表しており、その結果として、平坦化ステップに間に生じる電荷キャリアは、半導体基板に確実に消散され得る。
【００４４】
さらに、図６は、さらなる相互接続レベルまたはメタライゼーションレベルを示しており、ここで、さらなる相互接続層５Ａと、導電性材料を埋められたさらなるコンタクトホールまたはビア４Ａが形成されている。従って、対応する研削残留物の蓄積および／または前記の樹状結晶の形成は、（例えば、第１の）相互接続レベルにおいて、ウェルまたは第２のドーピング領域２に直接接続される導電性構造においてだけでなく、上記の相互接続レベルおよび／またはメタライゼーション層に属している導電性構造においてもまた確実に防ぎ得る。特に、この場合においても、第２のドーピング領域と平坦化された表面との表面積の間の前記した表面積比Ｖと、平坦化された表面の絶対的な表面積値とは、当てはまる。
【００４５】
例を挙げると、単結晶シリコンが、半導体基板１として用いられることにより、最適化された半導体回路構造を実現する。この場合において、第１のドーピング領域は、ドーパント濃度が１×１０１７〜１×１０１８ｃｍ−３であるｐウェルを有する。この目的では、ホウ素を用いることが好ましい。例を挙げると、第２のドーピング領域２またはｎウェルに対する１×１０１７〜１×１０１８ｃｍ−３のドーパント濃度は、リンを用いて成立する。第１のドーピング領域および／または第２のドーピング領域と比べて、大幅により高いドーパント濃度を有するｎ＋放電ドーピング領域または接続ドーピング領域を実現するためには、３×１０２０〜６×１０２０ｃｍ−３のドーパント濃度を用いることが好ましく、この場合において、好ましくは「活性の」ヒ素が用いられる。このようにして、前記した樹状結晶の形成を避けるために最適な放電性質を有する放電ダイオードを実現することが可能である。
【００４６】
前記のマルチプルウェル構造の場合において、ｐ＋放電ドーピング領域が１×１０２０〜３×１０２０ｃｍ−３のドーパント濃度を有することもまた可能であり、この場合において、好ましくは「活性の」ホウ素が同様に用いられる。
【００４７】
本発明は、関連したドーパント濃度を有するシリコン半導体材料に基づいて記載されてきた。しかしながら、この特定の実施形態に制限されず、かつ、同様の方法で、対応するドーパント濃度を有する代わりの半導体材料により所望の放電ドーピング領域を形成することもまた包含する。
【図面の簡単な説明】
【００４８】
【図１】図１Ａおよび図１Ｂは、従来技術に従った半導体回路構造の概略的な平面図と断面図とを示す。
【図２】図２Ａおよび図２Ｂは、従来技術に従ったさらなる半導体回路構造の概略的な平面図と断面図とを示す。
【図３】図３Ａおよび図３Ｂは、第１の例示的な実施形態に従った半導体回路構造の概略的な平面図と断面図とを示す。
【図４】図４は、第２の例示的な実施形態に従った半導体回路構造中の概略的な断面図を示す。
【図５】図５は、第３の例示的な実施形態に従った半導体回路構造中の概略的な断面図を示す。
【図６】図６は、第４の例示的な実施形態に従った半導体回路構造中の概略的な断面図を示す。
【図１】
2006509356.tif 000003
【図２】
2006509356.tif 000004
2006509356.tif 000005
【図４】
2006509356.tif 000006
【図５】
2006509356.tif 000007
【図６】
2006509356.tif 000008
【手続補正書】
【提出日】平成17年2月23日(2005.2.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の伝導タイプ（ｐ）の少なくとも１つの第１のドーピング領域を有する半導体基板（１）と、
該第１の伝導タイプ（ｐ）と反対である第２の伝導タイプ（ｎ）の第２のドーピング領域（２）であって、該第１のドーピング領域において形成される第２のドーピング領域（２）と、
第２の伝導タイプ（ｎ）の接続ドーピング領域（３）であって、該第２のドーピング領域を接続するために該第２のドーピング領域（２）において形成される接続ドーピング領域（３）と、
該半導体基板（１）の表面上に形成される絶縁層（６）と、
平坦化され、少なくとも部分的に該絶縁層（６）に埋め込まれており、該接続ドーピング領域（３）を用いて電気接触をする導電性構造（４、５）とを有する半導体回路構造であって、
少なくとも該第１および第２のドーピング領域（１、２）において設計されることにより、平坦化ステップの間に形成される電荷キャリアを消散する該第２の伝導タイプ（ｎ）の放電ドーピング領域（７；３Ａ；７Ａ；７Ｅ）を備え、
該放電ドーピング領域（７）は、該第１および第２のドーピング領域（１、２）との間の接合領域に形成されているか、または、該第１のドーピング領域（１）において形成される第１の放電ドーピングサブ領域（７Ｂ）と、該第２のドーピング領域（２）において形成される第２の放電ドーピングサブ領域（７Ａ）とを有しており、該放電ドーピングサブ領域（７Ａ、７Ｂ）は互いに電気的に接続されている、半導体回路構造。
【請求項２】
前記放電ドーピング領域（７；３Ａ；７Ａ；７Ｅ）は、前記半導体基板（１）の前記表面において形成される、請求項１に記載の半導体回路構造。
【請求項３】
前記放電ドーピング領域（７；３Ａ）は、前記第１および／または第２のドーピング領域（１、２）のドーパント濃度よりも著しく高いドーパント濃度を有する、請求項１または請求項２に記載の半導体回路構造。
【請求項４】
前記放電ドーピング領域（３Ａ）は、前記接続ドーピング領域の一部として前記接合領域に形成される、請求項１〜請求項３のいずれか一項に記載の半導体回路構造。
【請求項５】
前記接続ドーピング領域と隔てられている前記放電ドーピング領域（７）は、前記接合領域において拡散ストリップとして形成される、請求項１〜請求項３のいずれか一項に記載の半導体回路構造。
【請求項６】
前記第２のドーピング領域（２）の表面積と、該第２のドーピング領域（２）に接続された前記導電性構造（５）の平坦化された表面の表面積との間の表面積比は、１０より大きい、請求項１〜請求項５のいずれか一項に記載の半導体回路構造。
【請求項７】
前記平坦化された導電性構造（５）の前記表面積は、０．４μｍ２未満である、請求項１〜請求項６のいずれか一項に記載の半導体回路構造。
【請求項８】
前記導電性構造は、ダマシンプロセスを用いて生成される少なくとも１つのＣｕ相互接続層（５；５Ａ）を有する、請求項１〜請求項７のいずれか一項に記載の半導体回路構造。
【国際調査報告】
2006509356.tif 000009
2006509356.tif 000010
2006509356.tif 000011
2006509356.tif 000012
2006509356.tif 000013
2006509356.tif 000014