(57)【要約】第１段（１１０）および第２段（１１２）を備えるダーリントン増幅器。第１段（１１０）は、通常、１つまたは複数の第１トランジスタ（Ｑ１Ａ、Ｑ１Ｂ）を備え、入力信号(ＲＦ＿ｉｎ)に応答して第１信号（Ａ）および第２信号（Ｂ）を生成するように構成される。第２段（１１２）は、一般に、１つまたは複数の第２トランジスタ（Ｑ２Ａ、Ｑ２Ｂ）を備え、第１信号（Ａ）および第２信号（Ｂ）に応答して出力信号（ＲＦ＿ｏｕｔ）を生成するように構成することが可能である。ダーリントン増幅器は、第１トランジスタ（Ｑ１Ａ、Ｑ１Ｂ）の熱エミッタバラストを提供するように構成することが可能である。
2004531979.tif 000002
【特許請求の範囲】
【請求項１】
１つまたは複数の第１トランジスタを備え、入力信号に応答して第１信号および第２信号を生成するように構成された第１段と、
１つまたは複数の第２トランジスタを備え、前記第１信号および第２信号に応答して出力信号を生成するように構成された第２段とを備えるダーリントン増幅器であって、
前記第１トランジスタの熱エミッタバラストを提供するように構成されるダーリントン増幅器。
【請求項２】
前記ダーリントン増幅器が、高出力応用において動作するように構成されたトポロジを提供する、請求項１に記載のダーリントン増幅器。
【請求項３】
前記第１トランジスタの外周は、前記高出力応用に必要な高電流を処理するために大きく、前記第２トランジスタの外周は、前記高電流を処理するために大きい、請求項２に記載のダーリントン増幅器。
【請求項４】
前記第１トランジスタが並列バイポーラ素子を備え、かつ前記第２トランジスタが並列バイポーラ素子を備える、請求項２に記載のダーリントン増幅器。
【請求項５】
前記入力信号を受信して、前記入力信号のバイアスを生成するように構成された入力回路をさらに備え、前記バイアスが、前記第１段および第２段に供される、請求項１に記載のダーリントン増幅器。
【請求項６】
前記入力回路が、前記出力信号の帰還を受信するようにさらに構成され、前記バイアス信号が、前記第１および第２の１つまたは複数のトランジスタのそれぞれのエミッタに接続される、請求項５に記載のダーリントン増幅器。
【請求項７】
前記ダーリントン増幅器が、雑音または出力帯域の特性を妨げることなく、前記熱エミッタバラストを提供するようにさらに構成される、請求項１に記載のダーリントン増幅器。
【請求項８】
前記ダーリントン増幅器が、熱分散型ダーリントン増幅器を備える、請求項１に記載のダーリントン増幅器。
【請求項９】
前記１つまたは複数の第１トランジスタおよび第２トランジスタのコレクタが、前記出力信号を生成するように構成された出力端子に接続される、請求項１に記載のダーリントン増幅器。
【請求項１０】
前記１つまたは複数の第１トランジスタのベースが、前記入力信号を受けるように構成された入力端子に接続される、請求項１に記載のダーリントン増幅器。
【請求項１１】
前記１つまたは複数の第１トランジスタのそれぞれのエミッタが、前記１つまたは複数の第２トランジスタのそれぞれのベース端子に接続される、請求項１０に記載のダーリントン増幅器。
【請求項１２】
前記第１段が、前記１つまたは複数の第１トランジスタの少なくとも１つとそれぞれが直列接続された１つまたは複数の第１抵抗をさらに備え、
前記第２段が、前記１つまたは複数の第２トランジスタの少なくとも１つとそれぞれが直列接続された１つまたは複数の第２抵抗をさらに備える、
請求項１に記載のダーリントン増幅器。
【請求項１３】
前記出力信号を制御するように構成された出力回路をさらに備える、請求項１に記載のダーリントン増幅器。
【請求項１４】
１つまたは複数の第１トランジスタを用いて入力信号に応答して第１信号および第２信号を生成する手段と、
１つまたは複数の第２トランジスタを用いて前記第１信号および第２信号に応答して出力信号を生成する手段と、
前記第１トランジスタの熱エミッタバラストを提供する手段と、
を備えるダーリントン増幅器。
【請求項１５】
熱分散型ダーリントン増幅器対トポロジを提供する方法であって、
（Ａ）１つまたは複数の第１トランジスタを用いて入力信号に応答して第１信号および第２信号を生成するステップと、
（Ｂ）１つまたは複数の第２トランジスタを用いて前記第１信号および第２信号に応答して出力信号を生成するステップと、
（Ｃ）前記第１トランジスタの熱エミッタバラストを提供するステップと、
を含む方法。
【請求項１６】
前記ダーリントン増幅器対トポロジが、高出力応用において動作するように構成される、請求項１５に記載の方法。
【請求項１７】
ステップ（Ａ）が、前記第１トランジスタを用いて前記高出力応用に必要な高電流を処理することをさらに含み、
ステップ（Ｂ）が、前記高電流を処理することをさらに含む、
請求項１６に記載の方法。
【請求項１８】
前記第１トランジスタが並列バイポーラ素子を備え、かつ前記第２トランジスタが並列バイポーラ素子を備える、請求項１７に記載の方法。
【請求項１９】
ステップ（Ｃ）が、雑音または出力帯域の特性を妨げることなく、熱エミッタバラストを提供することをさらに含む、請求項１５に記載の方法。
【請求項２０】
ステップ（Ａ）が、１つまたは複数の第１抵抗と直列に前記第１トランジスタを接続することをさらに含み、
ステップ（Ｂ）が、１つまたは複数の第２抵抗と直列に前記第２トランジスタを接続することをさらに含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、増幅器を実施するための方法および／または構造に関し、より詳細には、高出力ダーリントン帰還増幅器に関する。
【背景技術】
【０００２】
従来のダーリントン帰還増幅器のトポロジは、高出力帯域特性に広く使用されてきた。しかし、ダーリントントポロジは、入力トランジスタの熱エミッタバラストを成立させるために、重要なＲＦ（高周波）性能を著しく妨げていた。
【０００３】
図１を参照すると、従来のダーリントン帰還増幅器１０が示されている。出力応用では、所与の送信器に適用することによって要求される電流および電圧の変動を提供するために、多重並列の入力トランジスタおよび出力トランジスタが必要である。増幅器１０は、入力トランジスタ熱バラストがないことを示している。入力トランジスタＱ１ＡおよびＱ１Ｂは、通常、トポロジによって本質的に熱暴走を呈しやすい。増幅器１０は、出力段トランジスタＱ２ＡおよびＱ２Ｂの抵抗ＲＥ２ＡおよびＲＥ２Ｂを介して個々のエミッタの負帰還利得（損失）を差し引くことができる。しかし、入力トランジスタＱ１ＡおよびＱ１Ｂは、出力段トランジスタＱ２ＡおよびＱ２Ｂの共通ベース端子Ａに給電し、エミッタのバラストを実施しない。入力トランジスタＱ１ＡおよびＱ１Ｂの両方のエミッタが、共通ノードＡに連結されているので、抵抗ＲＥ１ＡおよびＲＥ１Ｂは、入力トランジスタＱ１ＡおよびＱ１Ｂを効果的にバラストすることを妨げる。増幅器１０は、入力トランジスタＱ１ＡおよびＱ１Ｂに関して局所的にベースおよびエミッタのバラストを実施することができる。しかし、そのようなベースおよびエミッタのバラストは、性能（すなわち利得および雑音）を妨げてなされる。出力トランジスタＱ２ＡおよびＱ２Ｂは、通常、ＲＦ（高周波）帰還同様にエミッタバラストを行うために、エミッタ負帰還利得（損失）を備えて構成される。この構成により、出力段の熱暴走が防止される。
【０００４】
図２を参照すると、例示的なＧａＡｓ  ＨＢＴ（Heterojunction Bipolar Ｔransistor)半導体チップ上の能動素子の相対温度および絶対温度を示す赤外線熱走査２０が示されている。走査２０は、入力トランジスタ（すなわち６つの並列接続されたＨＢＴ素子）が、熱暴走しており、素子の２つが、熱−電気正帰還によるバイアス電流で明らかに「暴走」をしていることを示す。走査２０に示す熱暴走は、従来のダーリントン増幅器１０の入力トランジスタの熱不安定性を実証しており、この増幅器１０は、入力段トランジスタＱ１ＡおよびＱ１Ｂに関する熱バラストには当然役立たない。熱安定性を出力素子（図示せず）に提供するために、出力トランジスタＱ２ＡおよびＱ２Ｂにおいて、エミッタの負帰還利得（損失）または直列帰還が通常なされる。出力トランジスタＱ２ＡおよびＱ２Ｂは、安定した熱特性をもたらすエミッタバラストを通常利用する。ダーリントン増幅器１０は、通例、出力トランジスタＱ２ＡおよびＱ２Ｂのエミッタ負帰還を組み込んでおり、一方、エミッタ負帰還は、入力トランジスタＱ１ＡおよびＱ１Ｂにおいては使用されない。
【０００５】
図３を参照すると、従来のベースバラストダーリントン増幅器３０が示されている。増幅器３０は、トランジスタＱ１ＡおよびＱ１Ｂの独立したベースバラストを使用する。ベースバラストは入力トランジスタＱ１ＡおよびＱ１Ｂに局所的に適用することができ、ベースバラスト抵抗値であるＲＢ１およびＲＢ２の値は、通常、β×Ｎである。このとき、Ｎが適切な熱エミッタバラストに必要な抵抗値である。ベースバラスト値は、５０〜２００オームにわたることがあり、帯域幅を著しく低下させる。バラスト範囲は、また、増幅器３０の入力において熱雑音ももたらす。ベースバラストの実施は、入力における熱雑音の増大と、温度に関する増幅器のより高い雑音指数感度とを代償にして行われる。熱雑音（温度変化に非常に鋭敏である）の増大により、ＧＳＭまたはＣＡＴＶなどの無線送信器への適用には、ベースバラストの使用が予め排除されることがある。ＧＳＭは、一定包絡線変調を使用する欧州型セル電話規格である：セルラ規格は、一般に、出力増幅器構成要素に関する雑音性能仕様を有する。ＣＡＴＶは、高出力のみならず、低い伝送雑音も要する共同アクセスＴＶである。
【０００６】
図４を参照すると、従来のエミッタバラストダーリントン増幅器４０が示されている。抵抗ＲＥＥＡおよびＲＥＥＢからのエミッタバラストを、入力トランジスタＱ１ＡおよびＱ１Ｂに適用することができる。増幅器４０は、ノードＡを駆動する前に、トランジスタＱ１ＡおよびＱ１Ｂについて抵抗ＲＥＥＡおよびＲＥＥＢからのエミッタバラストを使用する。このような手段により、入力トランジスタＱ１ＡおよびＱ１Ｂの熱安定性は改善されるが、エミッタバラスト抵抗ＲＥＥＡおよびＲＥＥＢとバイアス抵抗ＲＥ１ＡおよびＲＥ１Ｂとに由来する分圧器のために、電圧利得の降下を代償とする。
【０００７】
発明者リング（Ｒｉｎｇ）による米国特許第３，８１３，５８８号「Ｅｆｆｉｃｉｅｎｔ  Ｐｏｗｅｒ  Ｄａｒｌｉｎｇｔｏｎ  Ｄｅｖｉｃｅ  Ｃｏｎｆｉｇｕｒａｔｉｏｎ」は、ダーリントン３端子素子を構築するために半導体領域を効率的に確立するダーリントン素子のレイアウト構造に関する。この素子は、出力トランジスタエミッタバラストを組み込んでいる。しかし、リング（Ｒｉｎｇ）の発明が、入力トランジスタに関してエミッタバラストを使用することは明確ではない。また、リング（Ｒｉｎｇ）の発明は、「第１列において各エミッタのサブ領域に隣接して配置された」エミッタバラスト抵抗を暗示している。これは、増幅器４０のエミッタバラスト実施形態とほぼ同様である。リング（Ｒｉｎｇ）の発明である‘５８８は、素子を単独能動素子トランジスタ（ｓｉｎｇｌｅ  ａｃｔｉｖｅ  ｃｏｍｐｏｎｅｎｔ  ｔｒａｎｓｉｓｔｏｒ）として扱われるダーリントン素子構成に対処している。
【０００８】
発明者モジャラディ（Ｍｏｊａｒａｄｉ）らによる米国特許第５，５４１，４３９号「Ｌａｙｏｕｔ  Ｆｏｒ  Ａ  Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｄａｒｌｉｎｇｔｏｎ  Ｐａｉｒ」は、限られた領域で、高出力ダーリントンを得るために、ダーリントン素子環状レイアウト構成を使用する。モジャラディ（Ｍｏｊａｒａｄｉ）らは、トランジスタの熱的および物理的に分散した回路配置とは対照的に、素子が配向した（素子に重点を置いた）配置を提供する。モジャラディ（Ｍｏｊａｒａｄｉ）らは、ダーリントンの入力トランジスタの熱暴走を処理するためのエミッタバラストは考慮していない。
【０００９】
発明者ウエノ（Ｕｅｎｏ）らによる米国特許第５，６６１，４３１号「Ｏｕｔｐｕｔ  Ｃｉｒｃｕｉｔ  Ｉｎ  Ｄａｒｌｉｎｇｔｏｎ  Ｃｏｎｆｉｇｕｒａｔｉｏｎ」には、バラストが組み込まれていない出力段構成が開示されている。ウエノ（Ｕｅｎｏ）らの発明は、能動トポロジを使用することによって、漏れ特性のない出力回路に関する。ウエノ（Ｕｅｎｏ）らの発明は、ダーリントン対の動的動作を制御するためにＰＭＯＳ素子を使用することを除けば、熱暴走の問題に応用できない。
【００１０】
エリクソン（Ｅｒｉｋｓｓｏｎ）社による発明米国特許第５，８８３，５４２号「Ａｒｒａｎｇｅｍｅｎｔ  Ｆｏｒ  Ｒｅｄｕｃｉｎｇ  Ａｎｄ  Ｓｔａｂｉｌｉｚｉｎｇ  Ｔｈｅ  Ａｍｐｌｉｆｉｃａｔｉｏｎ  Ｏｆ  Ａ  Ｄａｒｌｉｎｇｔｏｎ−Ｃｏｕｐｌｅｄ  Ｏｕｔｐｕｔ  Ｓｔａｇｅ」は、負帰還を提供する能動素子によるダーリントン素子のバイアス安定化に関する。エリクソン（Ｅｒｉｋｓｓｏｎ）の回路は、暴走入力素子を安定させることはできるが、入力素子が複数の細長い伝達ライン（フィンガ；fingers) を有する場合は安定させることができない。
【００１１】
一般に、ダーリントン増幅器は、広帯域利得回路として使用されてきた。アバンテック（Ａｖａｎｔｅｋ）社独自のレイアウトであるダーリントン増幅器シリーズ、すなわちMSAｓは、入力トランジスタのフィンガをバラストしないことを示している。これらの部品の出力能力が低く、しかもＧａＡｓより優れた伝熱性のシリコンを使用しているので、バラストをする必要がない。局所的なエミッタおよびベースのバラストを用いる従来の手法は、ダーリントン増幅器の入力段トランジスタと共に使用することができる当然の技法である。
【００１２】
ＧａＡｓ  ＨＢＴｓ  などの劣った伝熱技術に伴う熱管理の問題に対処するために、熱分散型ダーリントントポロジを提供することが望ましい。さらに、電気的性能に悪影響を与えることのなく、良好な熱バラストを提供することが望ましい。さらに、個々の入力トランジスタの熱的および空間的に分散した素子の熱集中（ホットスポット）にエミッタバラストを備えた増幅器を提供することが望ましいであろう。また、そのような分散を実施する回路配置トポロジを提供することが望ましいであろう。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明が解決しようとする課題は、（ｉ）電気的性能を犠牲にすることなく熱安定性を得る、（ｉｉ）温度に対して雑音指数性能を維持する、および／または（ｉｉｉ）利得帯域積(gain-bandwidth product)を維持する、ことが可能である高出力ダーリントン帰還増幅器を実施するための方法および／または構造を提供することである。
【課題を解決するための手段】
【００１４】
本発明は、第１段および第２段を備えるダーリントン増幅器に関する。第１段は、一般に、１つまたは複数の第１トランジスタを備え、入力信号に応答して第１信号および第２信号を生成するように構成される。第２段は、一般に、１つまたは複数の第２トランジスタを備え、第１信号および第２信号に応答して出力信号を生成するように構成することが可能である。ダーリントン増幅器は、第１トランジスタの熱エミッタバラストを提供するように構成することが可能である。
【００１５】
本発明のこれらおよび他の目的、特徴、および利点は、以下の詳細な説明、添付の特許請求の範囲、および図面から明らかになるであろう。
【発明の効果】
【００１６】
本発明によれば、入力トランジスタの熱バラストを達成するために、電気的性能に悪影響を与えずに、入力トランジスタのエミッタバラストを可能にするという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
本発明は、本来のダーリントン帰還増幅器トポロジの雑音または電力−帯域特性を犠牲にすることなく、ダーリントン帰還増幅器の入力段のエミッタを熱的にバラストする方法および／または実施態様を提供しうる。本発明は、入力トランジスタの熱バラストを達成するために、電気的性能に悪影響を与えずに、入力トランジスタのエミッタバラストを可能にする熱分散トポロジを実施する。
【００１８】
本発明は、高電力応用において、ダーリントン対トポロジを実施することが可能である。電力応用では、高出力に必要な高電流を処理するために、第１段および第２段の外周が大きいことが必要となることがある。したがって、複数の素子が、入力および出力の両方に提供されることが可能である。入力素子および出力素子は、並列バイポーラ素子として実施することが可能である（たとえば、ベース、エミッタ、およびコレクタは、各々バスで共に接続される）。
【００１９】
図５を参照すると、本発明の好的実施形態に従う回路１００のブロック図が示されている。回路１００は、通常、第１ブロック（または回路）１０２と、第２ブロック（または回路）１０４と、第３ブロック（または回路）１０６とを備える。第１セクション（回路）１０２は、抵抗（ＲＦＢなど）および抵抗（ＲＢＩＡＳなど）として実施することが可能である。セクション（回路）１０４は、セクション（回路）１１０およびセクション（回路）１１２として実施することが可能である。セクション（回路）１１０は、トランジスタＱ１Ａ、トランジスタＱ１Ｂ、抵抗ＲＥ１Ａ、および抵抗ＲＥ１Ｂとして実施することが可能である。セクション１１２は、トランジスタＱ２Ａ、トランジスタＱ２Ｂ、抵抗ＲＥ２Ａ、および抵抗ＲＥ２Ｂとして実施することが可能である。トランジスタＱ１Ｂのエミッタは、通常、トランジスタＱ２Ａのベースに接続されて、ノードＡを形成する。同様に、トランジスタＱ１Ａのエミッタは、通常トランジスタＱ２Ｂのベースに接続されて、ノードＢを形成する。回路１０６は、通常、キャパシタ（ＢＹＰＡＳＳなど）、抵抗（ＲＤＣなど）、およびインダクタ（ＣＨＯＫＥなど）を備える。入力信号（ＲＦ＿ＩＮなど）は、回路１０２に呈示され、回路１０４を通過し、次いで通常、出力信号を呈示（発生）する（ＲＦ＿ＯＵＴなど）ために、回路１０６を通過する。一例では、回路１００は、熱分散型高出力ダーリントン増幅器トポロジとして実施することが可能である。
【００２０】
トランジスタＱ１Ａ、Ｑ１Ｂ、Ｑ２Ａ、およびＱ２Ｂのコレクタは、通常、出力ＲＦ＿ＯＵＴに直接接続されたままである。入力トランジスタＱ１ＡおよびＱ１Ｂのベース端子は、通常、入力信号ＲＦ＿ＩＮに直接接続され、一方、各エミッタは、第２段トランジスタＱ２ＡおよびＱ２Ｂの各ベース端子に別々に接続される。このような構成により、回路１００の電気的性能を妨げることなく、入力トランジスタＱ１ＡおよびＱ１Ｂのエミッタを単独でバラストすることが可能である。各入力素子がエミッタ抵抗（ＲＥ１ＡおよびＲＥ１Ｂなど）を有して、熱分散トポロジによって可能になるバラストを提供するように、入力素子および出力素子は配置できる。
【００２１】
さらに、出力素子が大規模になる場合、またはより高い周波数で動作している場合、入力素子と出力素子とが、動作周波数（１０ＧHｚなど）における４分の１波長の１／１０程度の、大きな間隔をおいて離される場合がある。トランジスタＱ１ＡおよびＱ１ＢのエミッタからトランジスタＱ２ＡおよびＱ２Ｂのベースへの伝送供給線路（図１１および１２により詳細に記載する）は、トランジスタＱ２ＡおよびＱ２Ｂの出力コレクタにおいて合流する信号の等位相整合させるように、同じ長さになる。さらに、伝送線路のインピーダンス(impedance)は、対象とする特定動作周波数について最適化することが可能である。さらに、トランジスタＱ１ＡおよびＱ１ＢのコレクタをＱ２ＡおよびＱ２Ｂにそれぞれ接続する追加の伝送線路は、出力において合流した信号（combined signal）を位相均衡させるように、長さを整合させることが可能である。さらに、幅または特性インピーダンスは、最大出力伝送について最適化することが可能である。
【００２２】
回路１００は、図３のベースバラストダーリントン増幅器３０の場合における雑音指数の性能を妨げることなく、また、図４のエミッタバラストダーリントン増幅器４０の場合のように利得帯域を妨げることなく、第１段トランジスタＱ１ＡおよびＱ１Ｂの熱暴走を防止することが可能である。本発明の技法は、複数の第１および第２段トランジスタに拡張することもできる。また、本発明が、第１段トランジスタと第２段トランジスタとの間の１対１対応に限定されないことが理解されるべきである。具体的には、第１段トランジスタエミッタの種々の形態が第２段トランジスタの異なるベース端子またはベース端子の群に連結することができる。
【００２３】
図６（ａ〜ｂ）を参照すると、２つの動作グラフが示されている。図６ａは、従来のダーリントン増幅器のシミュレーション概略図を示す。図６ａの従来の増幅器では、２つの大型素子Ｄ１およびＤ２が、入力段トランジスタおよび出力段トランジスタを表す。図６ｂの熱分散型ダーリントン増幅器では、４つの入力トランジスタＩ１〜Ｉ４が各々、独立してエミッタバラストされ、３つの出力トランジスタをそれぞれ駆動する（たとえば、トランジスタＩ１は、出力トランジスタＯ１、Ｏ２、およびＯ３を駆動する）。図６ａおよび６ｂの概略図は、ＩＰ３(Third-Order Intercept Point)、Ｐ１ｄＢ（１dB Compression Point)、および小信号利得応答をシミュレーションするために使用された。その結果（図示せず）は、分散トポロジを使用しても、ＲＦ(高周波）性能に明瞭な変化がないことを示している。
【００２４】
図７（ａ〜ｂ）を参照すると、２つの動作グラフが示されている。図７ａおよび７ｂは、それぞれ、従来設計と熱分散設計との高帯域Ｓパラメータシミュレーションの比較を示す。図７（ａ〜ｂ）は、１０ＧＨｚより広い帯域幅をシミュレーションしたと考えられる。図７ａおよび７ｂのグラフは、分散型ダーリントン増幅器トポロジを使用することにより、通常、帯域幅利得応答の低下がないことを示す。実際には、動作周波数が増す際に、２つの実施態様の異なる伝送線路相互接続寄生振動(interconnect parasitics)のために、著しく性能が異なる可能性がある。分散型ダーリントントポロジは、分散伝送線路素子を使用することにより高周波の電気的性能を最適化して適応させる。したがって、本発明は、従来の手法と比較して、電気的性能の利点を提供できる。互い違いの(staggered)エミッタ配置（図５、１０、および１１に示す入力トランジスタと同様に）は、ｘ軸に関して両方とも同じ配向のトランジスタＱ１ＡおよびＱ１Ｃと、反対の配向のトランジスタＱ１ＢおよびＱ１Ｄとを実施する。そのような配向は、抵抗ＲＥ１Ａ、Ｂ、Ｃ、およびＤから発生した熱を分散させるのに役立つ。
【００２５】
図８（ａ〜ｂ）を参照すると、２つの動作グラフが示されている。図８ａおよび８ｂは、それぞれ、従来設計と熱分散設計との比較のシミュレーションを示す。図８ａおよび８ｂは、熱分散型ダーリントントポロジを使用することにより、基本波の出力電力および利得圧縮の特性低下がないことを示す。図８ａは、従来のダーリントンの入力電力に対する出力電力と利得とを示している。図８ｂは、分散型ダーリントン入力電力に対する出力電力と利得とを示している。図８（ａ〜ｂ）は、両方とも、近似的に２４ｄＢｍのＰ１ｄＢをもたらすことが可能である。
【００２６】
図７ｂおよび８ｂの図は、ダーリントンのトランジスタの熱分散、抵抗、入力トランジスタの熱バラストを考慮に入れた本発明の動作グラフを示す。最適出力伝送のために適切な位相均衡を考慮して、分散伝送線路を用いた入力トランジスタと出力トランジスタとを組み合わせる構造が、通常実施される。
【００２７】
図９（ａ〜ｂ）を参照すると、２つの動作グラフが示されている。図９ａおよび９ｂは、それぞれ、従来設計と分散設計との比較のＩＰ３シミュレーションを示す。図９ａおよび９ｂは、熱分散型ダーリントントポロジを使用することにより、ＩＰ３特性に著しい低下がないことを示す。図９ａは、従来のダーリントンＩＰ３特性を示す。図９ｂは、分散型ダーリントンＩＰ３特性を示す。
【００２８】
図１０を参照すると、回路１００’の実施形態の詳細な図面が示されている。回路１００’は、食い違い状（staggered）であるが対称的に配向し、かつ共通の抵抗ＲＦＢおよび抵抗ＲＢＩＡＳを有する入力トランジスタの他の実施形態を示す。回路１００’は、回路１００と同様の特徴を有するが、伝送線路ブロック１１１および伝送線路ブロック１１３が追加されている。回路１００’には、抵抗とトランジスタとの間の熱共有を低減するためにエミッタバラストレイアウトを有する入力トランジスタＱ１Ａ、Ｂ、Ｃ、およびＤが示される。回路１００’は、出力において位相出力の合流を最適化するように、ｘ軸に関して対称にすることができる。伝送線路対ＴＬＩＮ１Ａ／ＴＬＩＮ１ＣおよびＴＬＩＮ１Ｂ／ＴＬＩＮ１Ｄは、最大出力動作のための最適な電気的接続を維持するように、通常、すべて同じ長さである。伝送線路ＴＬＩＮ１ＢＤおよび伝送線路ＴＬＩＮ１ＡＣも、同じ長さとすることができる。出力伝送線路ＴＬＩＮ２ＡＣおよびＴＬＩＮ２ＢＤの長さを整合させることができる。また、出力伝送線路ＴＬＩＮ１ＢＤおよびＴＬＩＮ１ＡＣも、長さを整合させることが可能である。ＲＢＩＡＳおよびＲＦＢの値は、電気帰還の熱放出を分散させるために、対称的に分配することができる。
【００２９】
図１１を参照すると、本発明の他の実施形態を示す回路１００”の詳細な図面が示されている。回路１００”は、個別にエミッタバラストを有するために、回路１００’と同様とすることが可能である。回路１００’は、個別にエミッタバラストを有するために、入力トランジスタＱ１Ａ、Ｂ、Ｃ、およびＤを有効なものとし、ｘ軸に関して対称的な並列レイアウト（配列）構造を組み込むことが可能である。回路１００”の構成は、出力において位相出力の合流を最適化するように、ｘ軸に関して対称的にすることが可能である。伝送線路対ＴＬＩＮ１Ａ、ＴＬＩＮ１Ｂ、ＴＬＩＮ１Ｃ、およびＴＬＩＮ１Ｄは、最大出力動作のための最適な電気的接続を維持するように、同じ長さとすることができる。出力伝送線路ＴＬＩＮ１ＢＤとＴＬＩＮ１ＡＣおよびＴＬＩＮ２ＡＣとＴＬＩＮ２ＢＤは、同じ長さとすることが可能である。抵抗ＲＢＩＡＳおよびＲＦＢは、分散させないことが可能であり、熱分散型ダーリントン増幅器１００”全体に総体的な帰還経路を提供することが可能である。
【００３０】
回路１００は、広範囲の利得ブロックおよび出力増幅器の製品に適用できる幅広い用途を有する。回路１００は、多くの（たとえば５０％を超える）既存の標準的な利得ブロックの製品にも効果的に使用することが可能であり、ＣＡＴＶ、無線、および有線のインフラストラクチャの製品など、将来の広帯域高出力応用についてもさらなる幅広い用途が見込まれる。回路１００は、電気的性能を妨げることなく、熱安定性を得て、温度に対して雑音指数の性能を維持し、かつ利得帯域積を維持することも可能である。
【００３１】
本発明について、本発明の好ましい実施形態を参照して具体的に示し、記載してきたが、当業者なら、本発明の精神および範囲から逸脱せずに、形態および詳細について様々な変更を実施することが可能であることを理解するであろう。
【図面の簡単な説明】
【００３２】
【図１】入力トランジスタの熱バラストを行わない従来のダーリントンの概略図である。
【図２】従来のダーリントン増幅器の赤外線熱走査を示す図である。
【図３】入力段ベースバラストを有する従来のダーリントン増幅器の概略図である。
【図４】入力段エミッタバラストを有する従来のダーリントン増幅器の概略図である。
【図５】本発明の好適実施形態に従う熱分散型ダーリントン帰還増幅器の概略図である。
【図６】（ａ）従来のダーリントン増幅器の概略図であり、（ｂ）は、分散型ダーリントン増幅器の概略図である。
【図７】（ａ）従来のダーリントンＳパラメータ周波数応答の動作を示すグラフであり、（ｂ）は、分散ダーリントンＳパラメータ周波数応答の動作を示すグラフである。
【図８】（ａ）  入力電力に対する従来のダーリントンの出力電力および入力電力に対する従来のダーリントンの利得を示すグラフであり、（ｂ）は、入力電力に対する分散ダーリントンの出力電力および入力電力に対する分散ダーリントンの利得を示すグラフである。
【図９】（ａ）は、従来のダーリントンＩＰ３特性の動作を示すグラフであり、（ｂ）は、分散ダーリントンＩＰ３特性の動作を示すグラフである。
【図１０】本発明の実施形態の接続図である。
【図１１】本発明の他の実施形態の接続図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際公開パンフレット】
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【国際調査報告】
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