(57)【要約】本発明は、安価な読み出し専用メモリを書き込み可能メモリと共に用いることを可能にする。このために、メモリ管理ロジックユニット（２）は、制御ユニット（１）、読み出し専用メモリ（３）および書き込み可能メモリ（４）と双方向通信する。この読み出し専用メモリ（３）の特定のメモリ領域内のデータは、書き込み可能メモリ（４）内のデータと置換されている。制御ユニット（１）が読み出し専用メモリ（３）内の置換されたデータにアクセスした場合、メモリ管理ロジックユニット（２）は、このアクセスを書き込み可能メモリ（４）内の対応するデータに方向転換させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリ管理ロジックユニット（２）であって、
制御ユニット（１）、読み出し専用メモリ（３）および書き込み可能メモリ（４）と双方向通信し、
該読み出し専用メモリ（３）内の所定のアドレスへの該制御ユニット（１）によるアクセスを該書き込み可能メモリ（４）に方向転換するように設計される、メモリ管理ロジックユニット。
【請求項２】
前記読み出し専用メモリ（３）内の前記所定のアドレスは、前記書き込み可能メモリ（４）内の関連アドレスと、関連テーブルによって関連付けられることを特徴とする、請求項１に記載のメモリ管理ロジックユニット（２）。
【請求項３】
前記関連テーブルは、前記書き込み可能メモリ（４）内に格納されることを特徴とする、請求項２に記載のメモリ管理ロジックユニット（２）。
【請求項４】
前記関連テーブルは、前記メモリ管理ロジックユニット（２）に転送され得ることを特徴とする、請求項３に記載のメモリ管理ロジックユニット（２）。
【請求項５】
前記読み出し専用メモリ（３）および前記書き込み可能メモリ（４）内の前記アドレスは、バイナリコード化された形態であることを特徴とする、請求項１〜４の１つ以上に記載のメモリ管理ロジックユニット（２）。
【請求項６】
前記所定のアドレスを含む前記読み出し専用メモリ（３）の領域の大きさ、および前記書き込み可能メモリ（４）の前記メモリ領域の大きさは、２の整数のべき乗に対応することを特徴とする、請求項５に記載のメモリ管理ロジックユニット（２）。
【請求項７】
前記メモリ管理ロジックユニット（２）は、前記制御ユニット（１）によってアクセスされる前記アドレスと前記所定のアドレスとを比較するためのバイナリ比較器を含むことを特徴とする、請求項１〜６の１つ以上に記載のメモリ管理ロジックユニット（２）。
【請求項８】
前記メモリ管理ロジックユニット（２）は、バイナリ比較器を含み、該バイナリ比較器は、前記制御ユニット（１）によって前記読み出し専用メモリ（３）内の所定のアドレスにアクセスされると、該バイナリ比較器は、該アクセスのための該所定のアドレスを前記書き込み可能メモリ（４）内の前記関連するアドレスに置換するように設計されることを特徴とする、請求項１〜７の１つ以上に記載のメモリ管理ロジックユニット（２）。
【請求項９】
メモリ管理システムであって、
請求項１〜８の１つ以上の項に記載の制御ユニット（１）、読み出し専用メモリ（３）、書き込み可能メモリ（４）およびメモリ管理ロジックユニット（２）を備える、メモリ管理システム。
【請求項１０】
前記制御ユニット（１）は、マイクロプロセッサであることを特徴とする、請求項９に記載のメモリ管理システム。
【請求項１１】
前記制御ユニット（１）は、前記読み出し専用メモリ（３）、前記書き込み可能メモリ（４）および前記メモリ管理ロジックユニット（２）と、共通の基板上でモノリシックに集積されることを特徴とする、請求項９または１０のいずれか一つに記載のメモリ管理システム。
【請求項１２】
前記メモリ管理システムは、不揮発性かつ書き込み可能なメモリと、データインターフェースを介して接続されることを特徴とする、請求項９から１１の１つ以上に記載のメモリ管理システム。
【請求項１３】
前記メモリ管理システム内の前記書き込み可能メモリ（４）は、揮発性メモリであることを特徴とする、請求項９〜１２の１つ以上に記載のメモリ管理システム。
【請求項１４】
格納データを管理する方法であって、該格納データは、実質的に読み出し専用メモリ（３）内に格納され、
必要に応じて、該読み出し専用メモリ（３）のメモリ領域を置換するように意図されるメモリ領域は、書き込み可能メモリ（４）内で生成され、
該置換されたメモリ領域内に格納データへのアクセスは、該書き込み可能メモリ（４）の対応するメモリ領域へなされる方向転換を含む、方法。
【請求項１５】
格納データは、制御ユニット（１）によってアクセスされることを特徴とする、請求項１４に記載の方法。
【請求項１６】
前記読み出し専用メモリ（３）および前記書き込み可能メモリ（４）内のアドレスは、バイナリコード化された形態であることと、
該読み出し専用メモリ（３）の置換されたメモリ領域内の格納データへのアクセスは、該書き込み可能メモリ（４）の対応するメモリ領域内の該アドレスのビットと置換されている該置換されたメモリ領域内のすべてのアドレスについて同じである該アドレスの該ビットのみを含むことと
を特徴とする、請求項１４または１５のいずれか一つに記載の方法。
【請求項１７】
格納データへのアクセスは、前記アクセスされたアドレスと、前記読み出し専用メモリ（３）の前記置換されたメモリ領域内の該アドレスとを比較するバイナリ比較器を含むことと、
必要に応じて、該バイナリ比較器は、該アクセスされたアドレスを、前記書き込み可能メモリ（４）の前記対応する領域内の該アドレスに置換することと
を特徴とする、請求項１４〜１６の１つ以上に記載の方法。
【請求項１８】
格納データへのアクセスは、前記前のアクセスのために用いられる前記メモリに最初に転送されることと、
前記前のアクセスが前記書き込み可能メモリ（４）にもたらされた場合、前記前のアクセスのための前記アドレスの開始点にある前記ビットが、新しいアクセスのための該アドレスのために用いられることと、
該読み出し専用メモリ（３）と該書き込み可能メモリ（４）との間、または該書き込み可能メモリ（４）の２つの領域間で変更が必要とされる場合、該変更の前に該メモリによって戻されるデータ項目は、前記制御ユニット（１）に直送されないことと
を特徴とする、請求項１４〜１７の１つ以上に記載の方法。
【請求項１９】
請求項１８に基づいて、アクセスが異常な場合、前記制御ユニット（１）に直送されるデータはディスエーブルされることと、
請求項１８に基づいて、アクセスが有効である場合、該制御ユニット（１）に直送されるデータはイネーブルされることと
を特徴とする、請求項１４〜１８の１つ以上に記載の方法。
【請求項２０】
請求項１８に基づいて、直送されるデータは、ＲＥＡＤＹおよびＷＡＩＴ信号を用いてイネーブルおよびディスエーブルされることを特徴とする、請求項１４〜１９の１つ以上に記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、概して、半導体メモリおよび半導体メモリの管理の分野に関する。この記載で、本発明は、特に、読み出し専用メモリの使用を拡大するためのメモリ管理ロジックに関する。
【０００２】
現在、プログラムは、書込み不可能な読み出し専用メモリ（ＲＯＭ）の他に、ＲＡＭまたはフラッシュメモリといった書き込み可能メモリもまた用いるマイクロプロセッサシステムに格納される。書き込み可能メモリと比較して、読み出し専用メモリは安価に製造され得、かつモノリシック集積が容易にインプリメントされるために、より高速のアクセス時間、従って、マイクロプロセッサシステム内のより高い動作速度を提供する。読み出し専用メモリは、通常、費用の理由で、マスクを用いてプログラミングされるので、それらのメモリの内容を、製作後に再び変更することが不可能である。メモリが製作された後でも格納データを再び改変することを可能にするために、さらに、読み出し専用メモリではなく書き込み可能メモリが用いられる。しかしながら、これらの書き込み可能メモリは、上述の読み出し専用メモリにと比べて不利な点を有する。
【０００３】
本発明は、読み出し専用メモリを使用する機会を拡大するという目的に基づく。特に、目的は、読み出し専用メモリの利点を有し、にもかかわらず、書き込み可能であるという選択肢を有するメモリシステムを提供することである。
【０００４】
本発明が基づく目標は、独立請求項の特徴によって達成される。有利な実施形態および改良点は、従属請求項に明示される。
【０００５】
本発明の基本的な考え方は、実質的に読み出し専用メモリ内に格納された格納データ、および同様に、さらに、読み出し専用メモリ内に格納データと比較して、変更されたデータへのアクセスを制御ユニットによって可能にすることである。これらの変更されたデータは、書き込み可能メモリ内に格納される。これは、メモリ管理ロジックユニットを用いてインプリメントされ得る。このメモリ管理ロジックユニットは、制御ユニット、読み出し専用メモリおよび書き込み可能メモリと双方向通信し、かつ制御ユニットによって読み出し専用メモリ内の所定のアドレスへのアクセスを、書き込み可能メモリに方向転換し（ｄｉｖｅｒｔ）、このメモリ管理ロジックユニットを用いてインプリメントされ得る。従って、書き込み可能メモリ内のデータと置換された読み出し専用メモリ内のデータは、所定のアドレスによって特徴付けられる。書き込み可能メモリ内の対応するデータは、関連アドレスを有する。制御ユニットが読み出し専用メモリ内の所定のアドレスにアクセスする場合、メモリ管理ロジックユニットは、このアクセスを書き込み可能メモリ内の関連するアドレスへ方向転換する。そうでない場合、読み出し専用メモリにアクセスされる。
【０００６】
本発明は、読み出し専用メモリのフレキシビリティを向上させる。なぜなら、読み出し専用メモリ内の格納データは、この読み出し専用メモリが製造された後でさえも改変され得るからである。通常、読み出し専用メモリ内の格納データの小さい部分のみが、改変されたデータと置換されることを必要とされるので、書き込み可能メモリは、読み出し専用メモリよりも、対応して小さい記憶容量を有し得る。これは、読み出し専用メモリを書き込み可能メモリと完全に置換することと比べて、この解決策をはるかに安価にする。さらに、書き込み可能メモリ内のデータが比較的小さい部分であることは、格納データへのアクセスの制御ユニットの速度があまり減速されないことをもまた意味する。従って、この発明の方策は、読み出し専用メモリの利点と、メモリ内に格納されるデータを改変することができる機会とを組み合わせる斬新な方法を提供する。
【０００７】
好適には、上述の目的のために、メモリ管理ロジックユニットは、読み出し専用メモリ内の所定のアドレスを、書き込み可能メモリ内の関連アドレスと関連付ける関連テーブルへのアクセスを有する。
【０００８】
本発明の１つの好適な実施形態に基づいて、書き込み可能メモリ内に関連テーブルが格納される。この方策の利点は、関連テーブルもまた改変され得るということである。従って、必要に応じて、読み出し専用メモリの他のメモリ領域が、書き込み可能メモリのメモリ領域と置換され得る。この方策は、さらに大きいフレキシビリティを有するメモリシステムを提供する。
【０００９】
有利にも、関連テーブルは、書き込み可能メモリからメモリ管理ロジックユニットに転送され得る。例えば、関連テーブルは、プログラムの実行が開始する前に、メモリ管理ロジックユニット内のレジスタセットにコピーされ得る。これは、関連テーブルを高いアクセス速度にて利用可能にし、メモリにアクセスする時間の増加が回避される。
【００１０】
本発明の１つの好適な方策は、読み出し専用メモリ内および書き込み可能メモリ内のアドレスが、バイナリコード化された形態であることを特徴とする。これは、データへのアクセスを容易にする。さらに、所定のアドレスの格納データを含む読み出し専用メモリの領域、およびさらに、書き込み可能メモリの領域が、従って、好適に選択され得、これらの領域の大きさは、２の整数のべき乗に対応する。この方策は、読み出し専用メモリの置換されたメモリ領域を迅速に見出すこと、および書き込み可能メモリ内のメモリ領域を省スペース態様で構成するための両方に用いられる。
【００１１】
本発明の別の実施形態は、メモリ管理ロジックユニットが、バイナリ比較器を備えることを特徴とする。この方策は、メモリ管理ロジックユニットが、関連記憶装置の形態であることを可能にする。この記載で、バイナリ比較器のタスクは、制御ユニットによってアクセスされるアドレスと、読み出し専用メモリ内の所定のアドレスとを比較することである。さらに、メモリ管理ロジックユニットがバイナリ比較器を含むように準備され得、このバイナリ比較器は、制御ユニットによって読み出し専用メモリ内の所定のアドレスにアクセスされると、アクセスのための所定のアドレスを、書き込み可能メモリ内の関連アドレスと置換するように設計される。従って、これは、このアクセスを書き込み可能メモリに方向転換する。バイナリ比較器の各々は、便宜上、比較を実行する対象となるアドレスビット数がメモリ領域の数と一致され得るように設計される。
【００１２】
本発明の、特に好適な１実施形態は、メモリ管理ロジックユニットが、メモリ管理システム内に組み込まれ、このメモリ管理システムは、制御ユニット、読み出し専用メモリおよび書き込み可能メモリをさらに備えることを特徴とする。例えば、制御ユニットは、マイクロプロセッサであり得る。これは、好適には、メモリ管理システムの他の構成素子と一緒に、共通の基板上にモノリシックに集積され得る。このような、モノリシックに集積されたシステムは、データ処理速度の高速および大量製造のコストの低さを特徴とする。
【００１３】
さらに、上述のメモリ管理システムは、本発明の好適な１実施形態において、データインターフェースを介して、外部の不揮発性書き込み可能メモリと接続され得る。このメモリは、例えば、読み出し専用メモリの置換された領域の改変された内容、および例えば、さらに、関連テーブルを含む。プログラムの実行が開始される前に、このメモリ内容は、メモリ管理システム内の内部の書き込み可能メモリの中にロードされる。このメモリ管理システムは、例えば、揮発性、かつ書き込み可能なメモリであり得る。この方策は、外部メモリの内容を、高いアクセス速度にてメモリ管理システムに利用可能にする。他方、外部の不揮発性書き込み可能メモリが、メモリ管理システム内で書き込み可能メモリとして動作させるべき場合、上述の好適な実施形態の場合と同じアクセス速度に到達するために、多数のアドレスおよびデータピンが必要とされる。対照的に、小さい数のアドレスおよびデータピンは、好適な実施形態の場合に、モノリシックチップを製作するための費用を急激に低減する。さらに、これは、端子基板の配線を著しく低減し、従って、端子の物理的大きさをより小さくすることをさらに達成する。
【００１４】
格納データが実質的に読み出し専用メモリ内に格納される、格納データを管理するための本発明の方法は、
必要に応じて、読み出し専用メモリのメモリ領域を置換するように意図されたメモリ領域が、書き込み可能メモリ内で生成される工程と、
置換されたメモリ領域内の格納データへのアクセスが、書き込み可能メモリの対応するメモリ領域へなされる方向転換を含む工程と
を特徴とする。
【００１５】
本方法に従って、格納データは、通常、読み出し専用メモリ内で保持され、かつ、そこから、ほんの短時間で要求され得る。しかしながら、読み出し専用メモリ内の格納データは、直接的に上書きされ得ない。しかしながら、その中に格納データを改変することが必要である場合、メモリ領域が、書き込み可能メモリ内で生成され、読み出し専用メモリの特定のメモリ領域内のデータを置換することを必要とするデータは、書き込み可能メモリ内に格納される。読み出し専用メモリの置換された領域にアクセスされた場合、このアクセスは、書き込み可能メモリの対応する領域に方向転換される。従って、本発明の方法は、格納データがフレキシブルに管理されることを可能にするので、読み出し専用メモリ内の格納データは、ある程度にまで改変可能にされる。アクセスの方向転換がたまにしかリクエストされないことが、単にアクセス時間の損失が少ないことと関連することを意味する。
【００１６】
本発明の方法の好適な１実施形態において、格納データは、制御ユニットによってアクセスされる。これは例えば、マイクロプロセッサであり得る。
【００１７】
特定の好適な１実施形態は、読み出し専用メモリおよび書き込み専用メモリにおけるアドレスが、バイナリコード化された形態であることを特徴とする。さらに、この特定の好適な実施形態において、制御ユニットによる読み出し専用メモリ内（置換された領域に位置する）のアドレスへのアクセスは、書き込み可能メモリのビットと置換されるこの置換された領域におけるすべてのアドレスについて同じのアドレスのビットのみを含む。この方法の利点は、置換された領域内のすべてのアドレスに関して同じであるビットが達成される前に必要とされるのと同じ数の、アドレスの開始時にて存在するビットの数だけが読み出される必要があるということである。この方策は、アクセスされたアドレスを置換されたメモリ領域内のアドレスと調整するために必要とされる時間を最小化する。この特定の好適な実施形態の別の利点は、アクセスを書き込み可能メモリに方向転換する場合、元のアドレスのフロントビットのみが、書き込み可能メモリ内のアドレスのビットと置換されることを必要とする。好適には、この特定の好適な実施形態は、バイナリ比較器によってインプリメントされ得る。これらの比較器は、アクセスされたアドレスと、読み出し専用メモリの置換されたメモリ領域内のアドレスとを比較し、このアドレスを、必要に応じて、書き込み可能メモリの対応する領域内のアドレスと置換する。
【００１８】
本発明の方法の別の実施形態は、制御ユニットによるアクセスが、最初に、前のアクセスのために用いられるメモリに直送されるようにする。このアクセスが、書き込み可能メモリにもたらされた場合、前のアクセスのアドレスの開始時に存在するビットは、新しいアクセスのアドレスのために用いられる。連続して２度のメモリへのアクセスが、読み出し専用メモリと書き込み可能メモリとの間、または書き込み可能メモリの２つの異なった領域間の変更を必要とする場合にのみ、メモリによって戻されたデータ項目は制御ユニットに直送されない。これは、メモリアクセスが減速される唯一の状態である。なぜなら、正しいメモリは、再びアクセスされることを必要とするからである。メモリアクセス動作の総数と関連して、変更の数は、概して、重要でない。しかしながら、この数は、平均アクセス時間をわずかにのみ増加させることを意味する。
【００１９】
例えば、制御ユニットへのデータの転送は、ＲＥＡＤＹおよびＷＡＩＴ信号によって制御され得る。ほとんどのマイクロプロセッサが利用可能であるこの信号は、有効なデータ項目が、データ線上ですでに利用可能であるか否かをマイクロプロセッサに示す。メモリへの初期アクセスが異常である場合、データ項目は、マイクロプロセッサに対してディスエーブルされる。第２の正しいアクセスの後のみ、データ項目がマイクロプロセッサによって読み出されることをイネーブルさせる。
【００２０】
本発明は、以下において、図面を参照して、３つの例示の実施形態を用いて、より詳細に説明される。
【００２１】
図１は、メモリ管理システムの本発明による第１の実施形態のブロック図を示す。この場合、制御ユニット１は、読み出し専用メモリ３および書き込み可能メモリ４に接続される。さらに、メモリ管理ロジックユニット２は、制御ユニット１による読み出し専用メモリ３内のデータへのアクセス、および、さらに、読み出し専用メモリ３から制御ユニット１へのデータの流れを制御する。
【００２２】
読み出し専用メモリ３におけるデータのいくつかは、このメモリ管理システム内で、書き込み可能なメモリ４と置換されている。制御ユニット１が読み出し専用メモリ３内にあるアドレスを有するデータをリクエストする場合、メモリ管理ロジックユニット２は、これらのアドレスが、書き込み可能メモリ４内のデータと置換されたデータに属するか否かを点検する。置換されたデータに属する場合、メモリ管理ロジックユニット２は、読み出し専用メモリ３から制御ユニット１へのデータの流れをブロックし、その代わりに書き込み可能メモリ４へのアクセスを方向転換する。この目的のために、元のアクセスのアドレスは、書き込み可能メモリ４の対応する領域のアドレスと置換される。
【００２３】
読み出し専用メモリ３のどのメモリ領域が、書き込み可能メモリ４のメモリ領域と置換されたかを識別することができるように、メモリ管理ロジックユニット２は、例えば、読み出し専用メモリ３の置換された領域と、書き込み可能メモリ４内の対応する領域との関連を一覧表示する関連テーブルへのアクセスを有する。この関連テーブルは、通常、書き込み可能メモリ４にて格納され、アプリケーションプログラムを実行する前に、メモリ管理ロジックユニット２の中にロードされる。その後、この関連テーブルは、高いアクセス速度にてメモリ管理ロジックユニット内で利用可能である。
【００２４】
本例示の実施形態において、格納データへの制御ユニットのアクセスが、常に前のアクセスのために用いられたメモリ内に存在するように制御ユニット１が設計されることが、さらに考えられ得る。この場合、制御ユニット１は、どのメモリ（単数または複数）およびどのアドレス（単数または複数）にアクセスされるかに関する情報をメモリ管理ロジックユニット２に直送する。メモリ管理ロジックユニット２は、その後、アクセスのためのアドレスを関連テーブルにおけるアドレスと調整する。制御ユニット１が誤ったメモリにアクセスする場合、メモリ管理ロジックユニット２は、正しいメモリにアクセスされるまで制御ユニット１へのデータの任意の直送を避ける。このような異常な初期アクセスは、格納データへのアクセス時間が減速される唯一の状態である。しかしながら、書き込み可能メモリ４が、通常、読み出し専用メモリ３よりもはるかに少ないデータを含むので、上述の状態が生じるのは比較的まれである。従って、格納データへのアクセス時間は、平均して、ほんのわずかに減速されるだけである。
【００２５】
図１に示されるメモリ管理システムの可能な１実施形態において、制御ユニット１はマイクロプロセッサ、読み出し専用メモリ３はＲＯＭ、および書き込み可能メモリ４は、ＲＡＭの形態であり得る。この場合、メモリ管理ロジックユニット２は、論理回路内、特に、ハード回路内に存在し得るか、またはコンピュータプログラムの形態で単にソフトウェア内でインプリメントされ得る。
【００２６】
制御ユニット１がマイクロプロセッサである場合、メモリ管理ロジックユニット２は、便宜上、ＲＥＡＤＹおよびＷＡＩＴ信号を用い、メモリへのアクセスが異常な場合、データをマイクロプロセッサに転送できないようにし得る。同様に、それぞれのメモリからマイクロプロセッサへのデータの転送は、有効なアクセスの場合、ＲＥＡＤＹおよびＷＡＩＴ信号を用いて可能にされ得る。
【００２７】
図２は、メモリ管理システムの別の実施形態のブロック図を示す。この例示の実施形態と図１に示される例示の実施形態との間の決定的な相違は、この場合、メモリ管理ロジックユニット２が、制御ユニット１と読み出し専用メモリ３または書き込み可能メモリ４との間に直列に接続されることである。従って、制御ユニット１による格納データへのすべてのアクセスは、メモリ管理ロジックユニット２を介してルーティングされ、そこから、２つのメモリのうちの１つに直送される。
【００２８】
この記載で、メモリ管理ロジックユニット２には、制御ユニット１による格納データへのすべてのアクセスを、前のアクセスのために用いられたメモリに最初に直送する準備ができている。しかしながら、誤ったメモリである場合、メモリ管理ロジックユニット２は、そのメモリからのデータを制御ユニット１に直送することを避け、アクセスを正しいメモリに方向転換する。誤ったメモリでない場、この例示の実施形態は、図１に示される例示の実施形態と同じ機能を有し得る。
【００２９】
図３は、読み出し専用メモリ３および書き込み可能メモリ４のメモリ領域、ならびに読み出し専用メモリ３の置換されたメモリ領域と、書き込み可能メモリ４の対応するメモリ領域との間の関連を模式的に示す。
【００３０】
読み出し専用メモリ３内のアドレスおよび書き込み可能メモリ４内のアドレスの両方は、本例示の実施形態において、バイナリコード化された形態である。バイナリコード化とは、書き込み可能メモリ４内の領域と置換されることを必要とする読み出し専用メモリ３の領域が、これらの領域の大きさが２の整数のべき乗に対応するように選択されることを意味する。この場合、置換されたメモリ領域は、読み出し専用メモリ３内で置換されるべきそれぞれのメモリロケーションを完全に含むように選択される。例えば、読み出し専用メモリ３のうちで領域５が選択される。この領域は、アドレス１０１ｘｙ（ただし、ｘ、ｙ＝０、１）を含む。同時に、この領域（選択されたコード化を有する）は、この領域において置換されるべきメモリロケーションを覆うための可能な最小単位である。この実行は、読み出し専用メモリ３の置換された領域がより迅速に見出され得る限りにおいて有利である。従って、この実行は、同時に、メモリ領域が書き込み可能メモリ４内に空間節約態様で構成されることもまた可能にする。
【００３１】
さらに、両方のメモリにおけるアドレスのバイナリコード化は、読み出し専用メモリ３の置換された領域にアクセスすると、選択された領域におけるすべてのビットに対して同じアドレスのビットのみが、書き込み可能メモリ４内のアドレスの関連するビットと置換されることを必要とするという利点をもたらす。領域５の上述の例において、元のアドレス１０１ｘｙは、０００ｘｙと置換される。すなわち、最下位の２つのビットは、アドレスの各々について維持される。なぜなら、これらのビットは、置換された領域５におけるアドレスが異なるビットだからである。
【００３２】
アクセスするとアドレスを置換するというまさしく上述の課題は、適宜、バイナリ比較器によって実行され得る。バイナリ比較器は、最初に、アクセスされるアドレスと、読み出し専用メモリ３の置換された領域におけるアドレスとを比較することを必要とし、その後、必要に応じて、アクセスのためのアドレスの対応するビットを置換することを必要とする。
【００３３】
読み出し専用メモリ３の置換された領域と、書き込み可能メモリ４の対応する領域との間の関連は、図３において矢印で示される。好適には、この関連は、関連テーブルに転送される。関連テーブルは、さらに、例えば、書き込み可能メモリ４に格納され得、高いアクセス速度が利用可能になるように、プログラムの実行が開始される前に、メモリ管理ロジックユニット２の中にロードされる。
【図面の簡単な説明】
【図１】
図１は、メモリ管理システムの第１の実施形態のブロック図を示す。
【図２】
図２は、メモリ管理システムの第２の実施形態のブロック図を示す。
【図３】
図３は、読み出し専用メモリおよび書き込み可能メモリのメモリ領域ならびにこれらの関連の模式図を示す。
【図３】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【手続補正書】
【提出日】平成14年12月17日(2002.12.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
格納データを管理する方法であって、格納データは、実質的に読み出し専用メモリ（３）内に格納され、
必要に応じて、該読み出し専用メモリ（３）のメモリ領域を置換するように意図されるメモリ領域は、書き込み可能メモリ（４）内で生成され、
該置換されたメモリ領域内の格納データへのアクセスは、該書き込み可能メモリ（４）の対応するメモリ領域への方向転換がなされる工程を包含する、方法であって、
（ａ）格納データへの現在のアクセスは、前のアクセスのために用いられた該メモリに最初に直送されることと、
（ｂ）該読み出し専用メモリ（３）と該書き込み可能メモリ（４）、または該書き込み可能メモリ（４）の２つの領域間の変更が、現在のアクセス動作と前のアクセス動作との間で必要とされる場合、方法工程（ａ）においてアドレス指定された該メモリによって戻されたデータ項目は用いられず、該現在のアクセスは、その後、正しいメモリに再び直送されることと、
（ｃ）該読み出し専用メモリ（３）と該書き込み可能メモリ（４）との間、または該書き込み可能メモリ（４）の２つの領域間の変更が現在のアクセス動作と前のアクセス動作との間で必要とされない場合、方法工程（ａ）内でアドレス指定された該メモリによって戻されたデータ項目が用いられることと
を特徴とする、方法。
【請求項２】
格納データは、制御ユニット（１）によってアクセスされることを特徴とする、請求項１に記載の方法。
【請求項３】
前記読み出し専用メモリ（３）および前記書き込み可能メモリ（４）内の前記アドレスは、バイナリコード化された形態であることと、
該読み出し専用メモリ（３）の置換されたメモリ領域内の格納データへのアクセスは、該書き込み可能メモリ（４）の対応するメモリ領域内の前記アドレスの前記ビットと置換されている該置換されたメモリ内のすべてのアドレスについて同じである該アドレスの該ビットのみを含むことと
を特徴とする、請求項１または２に記載の方法。
【請求項４】
格納データへのアクセスは、前記アクセスされたアドレスと、前記読み出し専用メモリ（３）の前記置換されたメモリ領域内の該アドレスと比較するバイナリ比較器を含むことと、
該バイナリ比較器は、必要に応じて、該アクセスされたアドレスを該書き込み可能メモリ（４）の前記対応する領域内の該アドレスと置換することと
を特徴とする、請求項１に記載の方法。
【請求項５】
前記制御ユニット（１）へ転送されたデータは、ＲＥＡＤＹおよびＷＡＩＴ信号を用いてイネーブルおよびディスエーブルされることを特徴とする、請求項１および２に記載の方法。
【国際調査報告】
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2004512623.tif 000027
2004512623.tif 000028
2004512623.tif 000029
2004512623.tif 000030
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