(57)【要約】装置への電源の投入を制御するオン／オフ制御回路が提供される。オン／オフ制御回路の効率は、コスト、電力消費、部品寿命及び実用性について最適化される。Ｒ−Ｃ回路が、制御される装置を時間的な遅れをもたせてターンオン及びターンオフさせるために用いられる。これは、オン／オフ状態を維持し、制御される装置への電源の結合を制御するラッチを伴う。ラッチは、時間的な遅れをもたせたスイッチ入力により制御されるクロック信号を備えるデータフリップフロップ（ＤＦＦ）として構成される。このフリップフロップは、自身の入力としての反転出力信号を持ち、これにより、オン／オフ動作をトグルする。ラッチはまた、独立したリセット入力を含み、これにより、制御される装置内の電源管理コントローラによる独立したターンオフ動作を可能にする。休止状態において、好ましい実施例は、半マイクロワット以下の電力しか消費しない。
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【特許請求の範囲】
【請求項１】
第1スイッチの活性化に対して特有のＲ−Ｃ応答を与えるように構成されるＲ−Ｃ遅延回路と、
前記Ｒ−Ｃ遅延回路にオペラブルに結合されるトリガ装置であって、前記特有のＲ−Ｃ応答を受け、該応答から前記第1スイッチの活性化に対応する遅延遷移信号を与えるように構成されるトリガ装置と、
前記トリガ装置にオペラブルに結合されるラッチ装置であって、前記遅延遷移信号を受け、該信号からスイッチ制御信号を与えるように構成されるラッチ装置と、を有し、
前記スイッチ制御信号が、電源を被制御装置に結合する第２スイッチを制御するように構成される制御回路。
【請求項２】
前記第１スイッチ及び前記第２スイッチの少なくとも一つを含むことを特徴とする請求項１に記載の制御回路。
【請求項３】
前記ラッチ装置が、前記第１スイッチとは無関係に前記スイッチ制御信号を制御するリセット制御信号を受けるように構成されることを特徴とする請求項１に記載の制御回路。
【請求項４】
第３スイッチの活性化を検出してから予め規定された時間遅延後前記リセット制御信号を与えるように構成される他のＲ−Ｃ遅延回路を含むことを特徴とする請求項３に記載の制御回路。
【請求項５】
前記特有のＲ−Ｃ応答は、前記ラッチ装置の状態に依存することを特徴とする請求項１に記載の制御回路。
【請求項６】
前記Ｒ−Ｃ遅延回路及び前記トリガ装置は、前記第１スイッチが該第１スイッチの前の活性化から所定の期間内に活性化される場合、前記遅延遷移信号の生成を妨げるように構成されることを特徴とする請求項１に記載の制御回路。
【請求項７】
前記第１スイッチは、機械的スイッチ及び被制御トランジスタの少なくとも一つであることを特徴とする請求項１に記載の制御回路。
【請求項８】
前記Ｒ−Ｃ遅延回路が、
前記第１スイッチ及び抵抗を含む直列回路と、
前記第１スイッチの活性化が、前記抵抗を通る電流フローを介してコンデンサにおける充電電位の変化をもたらすように、前記直列回路に並列にオペラブルに結合される該コンデンサと、を含み、
前記トリガ装置が、前記充電電位に依存して前記遅延遷移信号を与えることを特徴とする請求項１に記載の制御回路。
【請求項９】
前記第２スイッチが、ＭＯＳＦＥＴ装置、トライアック装置、バイポーラ装置、リレー及びソレノイドの少なくとも一つを含むことを特徴とする請求項１に記載の制御回路。
【請求項１０】
当該制御回路が休止状態にある場合に半マイクロワット以下しか必要とされないことを特徴とする請求項１に記載の制御回路。
【請求項１１】
１つ以上の機能的ブロックと、
電源を前記１つ以上の機能的ブロックに選択的に結合するように構成されるオン／オフ制御回路と、を有するシステムであって、
前記オン／オフ制御回路が、
第1スイッチの活性化に対して特有のＲ−Ｃ応答を与えるように構成されるＲ−Ｃ遅延回路と、
前記Ｒ−Ｃ遅延回路にオペラブルに結合されるトリガ装置であって、前記特有のＲ−Ｃ応答を受け、該応答から前記第1スイッチの活性化に対応する遅延遷移信号を与えるように構成されるトリガ装置と、
前記トリガ装置にオペラブルに結合されるラッチ装置であって、前記遅延遷移信号を受け、該信号からスイッチ制御信号を与えるように構成されるラッチ装置と、
前記ラッチ装置にオペラブルに結合される第２スイッチであって、前記スイッチ制御信号に基づいて、前記電源を前記１つ以上の機能的ブロックに選択的に結合する第２スイッチ、とを含むシステム。
【請求項１２】
前記オン／オフ制御回路と前記１つ以上の機能的ブロックとの間にオペラブルに結合されるパワーサプライであって、前記第２スイッチを介して前記オン／オフ制御回路から電力を受け、該電力から調整電力を前記１つ以上の機能的ブロックに与えるように構成されるパワーサプライを含むことを特徴とする請求項１１に記載のシステム。
【請求項１３】
前記ラッチ装置が、前記第１スイッチとは無関係に前記スイッチ制御信号を制御するリセット制御信号を前記１つ以上の機能的ブロックから受けるように構成されることを特徴とする請求項１１に記載のシステム。
【請求項１４】
第３スイッチの活性化の時点から予め規定された遅延後前記リセット制御信号を与えるように構成される他のＲ−Ｃ遅延回路を含むことを特徴とする請求項１３に記載のシステム。
【請求項１５】
前記第３スイッチの活性化は電圧異常の検出に対応し、これにより、電圧異常がある状態において前記装置のデカップリングを促すことを特徴とする請求項１４に記載のシステム。
【請求項１６】
前記特有のＲ−Ｃ応答は、前記ラッチ装置の状態に依存することを特徴とする請求項１１に記載のシステム。
【請求項１７】
前記Ｒ−Ｃ遅延回路及び前記トリガ装置は、前記第１スイッチが該スイッチの前の活性化から所定の期間内に活性化される場合、前記遅延遷移信号の生成を妨げるように構成されることを特徴とする請求項１１に記載のシステム。
【請求項１８】
前記Ｒ−Ｃ遅延回路が、
前記第１スイッチ及び抵抗を含む直列回路と、
前記第１スイッチの活性化が、前記抵抗を通る電流フローを介してコンデンサにおける充電電位の変化をもたらすように、前記直列回路に並列にオペラブルに結合される該コンデンサと、を含み、
前記トリガ装置が、前記充電電位に依存して前記遅延遷移信号を与えることを特徴とする請求項１１に記載のシステム。
【請求項１９】
スイッチ入力信号を受け、該信号から、トリガ電圧レベルを介す前記スイッチ入力信号の遷移に対応する遅延遷移信号を与えるように構成されるトリガ装置と、
前記トリガ装置にオペラブルに結合されるラッチ装置であって、前記遅延遷移信号がない状態において論理状態を維持し、前記遅延遷移信号を受けると逆の状態にトグルするように構成されるラッチ装置と、を有するオン／オフ制御回路であって、
前記ラッチ装置の論理状態は、電源を被制御装置に結合するように構成される電源スイッチを制御するように構成され、
前記スイッチ入力信号の遷移は、Ｒ−Ｃ時間遅延により決定されるオン／オフ制御回路。
【請求項２０】
前記スイッチ入力信号は、コンデンサにかかる充電電位に対応し、
当該オン／オフ制御回路が、
スイッチが活性化すると前記充電電位の変化に関するパスを与えるように構成される第１抵抗と、
前記スイッチが非活性化すると前記充電電位の逆変化に関する他のパスを与えるように構成される第２抵抗と、を含み、
前記Ｒ−Ｃ時間遅延が、前記コンデンサのキャパシタンス値及び前記第１抵抗の抵抗値に依存することを特徴とする請求項１９に記載のオン／オフ制御回路。
【請求項２１】
前記第１抵抗、及び前記ラッチ装置の論理状態に対応する該ラッチ装置の出力にオペラブルに結合されるダイオードであって、前記ラッチ装置の論理状態に依存して、前記スイッチが活性化すると前記充電電位の変化に関する並列パスを与えるように構成されるダイオードを含むことを特徴とする請求項２０に記載のオン／オフ制御回路。
【請求項２２】
前記ラッチ装置が、前記遅延遷移信号に無関係に、前記ラッチ装置の論理状態を既知の状態に強制するリセット信号を受けるように構成されることを特徴とする請求項１９に記載のオン／オフ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路及び装置の分野に関し、とりわけ、コンフィギュラブルな遅延特性を備える、装置内のパワーサプライに対する低電力且つ低コストのオン／オフ制御を行う回路及び装置に関する。
【背景技術】
【０００２】
装置内の電源の投入を制御する殆どのスイッチは、バッテリ又は他の電源(power source)を電圧調整供給源等のパワーサプライに接続する機械的接触スイッチである。
【０００３】
コンピュータ等の複雑な電子装置は、ユーザが操作する機械的スイッチが入力を電子回路に与え、この電子回路が電源と当該装置のパワーサプライとの間の接続を与える、電子的オン／オフ制御スイッチを含む。このようにして、別の入力を電子回路に与えることにより、別の制御スキームをオン／オフ制御を行うために用いることができる。これらのオン／オフ制御回路はまた、しばしば、遅れをもたせたターンオフを行う。これは、データ損失を招く恐れのある不慮の電源のシャットオフを避けるために、装置から電源を切る前に延長された継続期間機械的オン／オフスイッチの押下を必要とする。遅れをもたせたターンオフは、かなり単純な設計作業である。なぜなら、装置をターンオンさせている際に、電源を、タイマ回路を実行する、シャットダウンプロシージャを活性化させる等に供することができるからである。
【０００４】
携帯型低電力装置に共通の問題は、ユーザが不慮に機械的スイッチを活性化させる場合の当該装置の不用意のターンオンであり、これは、有用なバッテリ寿命をかなり縮める可能性がある。有用なバッテリ寿命はまた、使用後装置を不用意にターンオンさせたままにしておくことによっても縮められる可能性がある。他の問題は、オン／オフスイッチを酷使したり、過度に頻繁に用いることである。なぜなら、頻繁に電源を投入したり、抜いたりすることは、装置内の部品に必要以上のストレスをもたらし、早期故障を招くからである。
【０００５】
従来のオン／オフ制御回路で用いられているものと同様のタイミング回路を、不用意の活性化を防止するため、装置を遅れをもたせてターンオンさせるために用いることができる。しかし、斯かる回路は、とりわけ不用意の活性化毎の間に電力を消費するであろう能動素子を必要とする。また、従来のオン／オフ制御スイッチのコストがしばしば、それらスイッチを低コストの装置や、セルラホン等の小さな利鞘の装置に使用できなくする。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、装置の不慮のターンオンの見込みを低減するオン/オフ制御回路を提供することにある。本発明の他の目的は、休止状態において最少の電流しか引き込まないオン/オフ制御回路を提供することにある。本発明の更に他の目的は、制御される装置内の別の機能的素子により使用可能なオン/オフ制御回路を提供することにある。本発明の更に別の目的は、オン/オフ制御回路内及び制御される装置内の部品にかかるストレスを最少にするオン/オフ制御回路を提供することにある。
【課題を解決するための手段】
【０００７】
これらの及び他の目的は、オン/オフ制御回路の効率を最適化するように設計された多種多様な技術を用いて達成される。オン／オフ制御回路の効率は、コスト、電力消費、部品寿命及び実用性について最適化される。Ｒ−Ｃ回路が、制御される装置を時間的な遅れをもたせてターンオン及びターンオフさせるために用いられる。これは、オン／オフ状態を維持し、制御される装置への電源の結合を制御するラッチを伴う。ラッチは、時間的な遅れをもたせたスイッチ入力により制御されるクロック信号を備えるデータフリップフロップ（ＤＦＦ）として構成される。このフリップフロップは、自身の入力としての反転出力信号を持ち、これにより、オン／オフ動作をトグルする。ラッチはまた、独立したリセット入力を含み、これにより、制御される装置内の電源管理コントローラによる独立したターンオフ動作を可能にする。休止状態において、好ましい実施例は、半マイクロワット以下の電力しか消費しない。
【０００８】
本発明を、更に詳細に、且つ一例として添付の図面を参照して説明する。
【発明を実施するための最良の形態】
【０００９】
図全体にわたって、同じ参照数字及び符号は、同様の又は対応するフィーチャ又は機能を示している。
【００１０】
図１は、本発明によるオン／オフ制御回路１００の例示のブロック図を図示する。オン／オフ制御回路１００は、図示のPower Outノードを介して、電源Ｖbatを制御される装置(図示せず)に結合するスイッチＱ３を制御するように構成されている。回路１００は電源Ｖbatにより直に給電されても良いが、好ましい実施例においては、Ｒ−ＣフィルタＲ５−Ｃ１が、電源Ｖbat上の過渡事象を装置１００に影響を及ぼすことからフィルタリングする。
【００１１】
回路１００の初期条件は以下の通りである。Ｒ７−Ｃ３の抵抗とコンデンサとの組合せが、データフリップフロップ（ＤＦＦ）Ｕ２を、クリア即ちリセット状態に初期化する。ここで、Ｑ出力は、論理ローレベルにアサートされる。論理ローのＱ出力は、インバータＵ１Ｂを論理ハイ状態にし、これにより、スイッチＱ３を非導電状態にすることにより該スイッチＱ３をターンオフし、従って、電源ＶbatをPower Outノードから切り離す。
【００１２】
プッシュボタンスイッチＳ１が、以下のように、回路１００のターンオン、ターンオフ動作を制御する。休止状態において、スイッチＳ１が開状態にある場合、コンデンサＣ１が、抵抗Ｒ５及びＲ６を介して、Ｖbatに等しい電圧レベルに充電される。Ｃ１にかかるこの電圧は、インバータＵ１Ａの出力を論理ロー状態にする。
【００１３】
ＤＦＦＵ２へのデータ入力は、インバータＵ１Ｂを介す、自身の出力Ｑの反転である。このデータ入力は、インバータＵ１Ａの出力のローからハイへの遷移において出力Ｑに対してクロックされるであろう。これにより、出力Ｑは、それぞれローからハイへの遷移をもって状態変化する（トグルする）。
【００１４】
スイッチＳ１が閉じられる場合、コンデンサＣ１は、Ｖbat×（Ｒ９／（Ｒ９＋Ｒ５＋Ｒ６）の電圧レベルに向けて抵抗Ｒ９を介して放電する。放電の速さは、ＲＣ時定数Ｒ９×Ｃ１により決定される。コンデンサＣ１がインバータＵ１Ａの下位トリガレベル(lower trigger level)まで放電すると、インバータＵ１Ａの出力がハイになる。これが、ＤＦＦＵ２のクロック入力におけるローからハイへの遷移をもたらす。図示のように、インバータＵ１Ａは、下位トリガレベルを介す入力電圧の遷移としての多過渡事象(multiple transients)を防止するため、及び以下に更に説明される、過度に頻繁な遷移を防止するため“再イネーブル(re-enabling)”遅延を行うために、シュミットトリガ装置であることが好ましい。前記遷移を起こさせるために、上述の電圧レベルＶbat×（Ｒ９／（Ｒ９＋Ｒ５＋Ｒ６）は、インバータＵ１Ａの下位トリガレベル以下でなければならない。ＤＦＦＵ２へのクロック入力におけるローからハイへの遷移により、出力Ｑが、論理ハイレベルに立ち上がる。これにより、インバータＵ１Ｂがローになり、スイッチＱ３が導通し、従って、電源ＶbatをPower Outノードに結合する。
【００１５】
スイッチＳ１が、ＤＦＦＵ２へのクロック入力におけるローからハイへの遷移前に解放される場合、コンデンサＣ１が、抵抗Ｒ５−Ｒ６を介して、Ｖbatレベルへ再充電を開始することに注意されたい。即ち、スイッチＳ１が不慮に短時間閉じることにより、回路１００が、被制御装置をターンオンさせることはないであろう。なぜなら、スイッチＱ３が非導電状態のままだからである。本発明によれば、スイッチＳ１が、ＲＣ時定数Ｒ９×Ｃ１に比例する継続時間閉じられなければならない。実際のターンオン継続時間は、当技術分野で知られているように、装置Ｕ１Ａのトリガレベル、Ｒ９／（Ｒ９＋Ｒ５＋Ｒ６）の比率及びコンデンサＣ１により決定される。供給電圧の１／２の下位トリガレベルを持つ従来のシュミットトリガを用いた場合、５秒までの遅延が、５μＦのコンデンサＣ１及び１ＭΩの抵抗Ｒ９を用いることにより達成される。スイッチＳ１が再度閉じることにより、コンデンサＣ１が到達しているいかなる再充電電圧レベルから該コンデンサＣ１の放電を続けるであろうことにも注意されたい。即ち、（Ｒ５＋Ｒ６）×Ｃ１により与えられる時間遅延がかなり長いことを前提として、スイッチＳ１の間欠的な解放が、タイミング遅延(timing delay)の“再始動”をもたらさないであろう。
【００１６】
ある好ましい実施例においては、回路１００として識別される破線枠内に含まれる部品は、多種多様なアプリケーションで用いられ得る５ピンモジュールに封入される。図示のように回路１００を封入することにより、制御される装置の設計者は、単に、オン／オフ遅延時間を決定するためにコンデンサＣ１の値を選択し、該制御される装置の期待される電流引き込みに適したスイッチＱ３を設けるにすぎない。
【００１７】
スイッチＳ１が解放されると、コンデンサＣ１は再びＶbatに向けて充電する。インバータＵ１Ａの上位トリガレベルを超える遷移が起きると、インバータＵ１Ａの出力が再びローになる。インバータＵ１Ａの出力がローになった後しか、ローからハイへの遷移がＤＥＦＵ２のクロック入力において生じ得ないことに注意されたい。即ち、インバータＵ１Ａの出力がローになるまで、繰り返しスイッチＳ１が閉じられても、ＤＥＦＵ２の状態に影響を与えることはなく、それ故、装置Ｑ３の電流電導状態に影響を与えることはないであろう。インバータＵ１Ａがローになると、ＤＦＦＵ２は、スイッチＳ１が再び閉じられた場合に装置Ｑ３をトグルするために再イネーブルになる。このように、回路１００は、過度に頻繁なオン／オフ状態の変化を防止し、従って、制御される装置内の部品にかかるストレスを低減する。インバータＵ１Ａの上位トリガレベルに達する時間は、当技術分野で知られているように、装置Ｕ１Ａのトリガレベル、Ｒ５、Ｒ６及びＣ１の値、並びに放電電圧レベルＶbat×（Ｒ９／（Ｒ９＋Ｒ５＋Ｒ６）により決定される。従来のシュミットトリガ装置Ｕ１Ａを用いた場合、図１で図示された回路構造の再イネーブル遅延(re-enabling delay)は、約２秒である。
【００１８】
ＤＦＦＵ２が再イネーブルになると、その後のスイッチＳ１の閉鎖により、再び、コンデンサＣ１の放電が始まる。コンデンサＣ１にかかる電圧がインバータＵ１Ａの下位トリガレベルに達すると、ＤＦＦＵ２は、自身の逆の状態にトグルし、従って、スイッチＱ３をターンオフするであろう。このように、上述の再イネーブル期間後、上述のオン／オフ遅延期間のスイッチＳ１の閉鎖が、導電から非導電へ、また導電へ等々スイッチＱ３をトグルするであろう。
【００１９】
抵抗Ｒ９はスイッチＳ１と直列であり、典型的には少なくとも１００ＫΩであることに注意されたい。斯かる高い直列抵抗は、かなり高い接触抵抗を持つスイッチＳ１の使用を可能にし、従って、スイッチＳ１の期待耐用年数を延ばし、且つ期待原価を低減することができる。
【００２０】
図２及び図３は、オン／オフ遅延を制御し、Power Out信号の過度に頻繁な状態変化を保護する、図１について述べた原理を用いる、他の実施例を図示する。
【００２１】
図２は、本発明による独立したターンオフ制御及びその他のフィーチャを備えるオン／オフ制御回路２００の例示のブロック図を図示する。スイッチＱ２が、ＤＦＦＵ２へのクロック又はデータ入力の状態とは無関係に、ＤＦＦＵ２をクリア（出力Ｑがロー）状態にリセットするために設けられている。このクリア状態は、インバータＵ１Ｂの出力を論理ハイ状態にし、従って、スイッチＱ３を非導電状態にし、電源と制御される装置とを切り離す。好ましい実施例においては、スイッチＱ２は、典型的には、制御される装置内の電源管理機能により制御される。このようにして、自動シャットオフ機能を、当該装置がアクティブに用いられていない間にバッテリが放電してしまうことを防止するために設けることができる。スイッチＱ２又はスイッチＱ２に並列の他のスイッチが、既知のパワーオフ状態にオン／オフ制御回路１００を強制するための“リセット”ボタンとして設けられても良い。Ｒ４及びＣ３の値は、この設計に対してクリティカルなものではない。コンデンサＣ３は、ノイズ信号によるＤＦＦＵ２の望ましくないリセットを防止するために設けられ、抵抗Ｒ４は、装置Ｑ２が導通する際の電流引き込みを最少にするために及びこのターンオフ制御のための、コンデンサＣ３と協働する、Ｒ−Ｃ時間遅延を与えるために設けられる。このＲ−Ｃ時間遅延は、例えば、電圧異常モニタ（voltage fault monitor）へ装置Ｑ２の入力をカップリング(coupling)し、低電圧が該Ｒ−Ｃ時間遅延に対応する予め規定された継続時間の間に検出された場合に当該装置を断路することを容易にする。
【００２２】
また、図２には、スイッチＳ１に対して異なるターンオン及びターンオフ遅延を与えるために設けられているダイオードと抵抗の組合せＤ１−Ｒ８が図示されている。ＤＦＦＵ２がオフ状態（スイッチＱ３は非導電）にある場合、出力Ｑはローである。ＤＦＦＵ２がオフ状態にある間にスイッチＳ１が閉じられると、ダイオードＤ１は、コンデンサＣ１にかかる電圧のために、順方向導通状態になり、抵抗Ｒ８が、放電抵抗Ｒ９と並列になる。ＤＦＦＵ２がオン状態にある場合、出力Ｑはハイであり、スイッチＳ１が閉じられる戸、ダイオードＤ１は、順方向導通状態にはならず、抵抗Ｒ８は、放電抵抗Ｒ９と並列にならない。それ故、ターンオン遅延は、抵抗Ｒ８及びＲ９の並列抵抗に依存し、ターンオフ遅延は、抵抗Ｒ９に依存し、Ｒ８に依存しないであろう。このようにして、異なるターンオン及びターンオフ遅延に適応させることができる。ターンオフ時間よりターンオン時間を長くしたい場合、ダイオードＤ１の向きを逆にする。
【００２３】
図３は、本発明による外部スイッチコントローラ用の付加的なインタフェースを含むオン／オフ制御回路３００の例示のブロック図を図示する。スイッチＱ１が、制御回路３００を介すスイッチＱ３の電子的制御を可能にするため、スイッチＳ１と抵抗Ｒ９との放電経路に並列に設けられている。抵抗Ｒ２の値は、上述した、抵抗Ｒ９がスイッチＳ１に対する遅延時間を決定するのと同様に、スイッチＱ１を介すオン／オフ遅延時間を決定するであろう。
【００２４】
また、図３には、供給可能な出力信号Ｑout及びその反転信号Ｑoutb、並びにキー状態信号ＫＢ０及びＫＢ１が図示されている。出力Ｑout及びＱoutbは、回路１００の現在のオン／オフ状態を与え、キー状態信号ＫＢ０及びＫＢ１は、セレクタスイッチＵ３を介して、スイッチＳ１の現在の状態を与える。好ましくは、スイッチＵ３への選択入力Ｓは、抵抗Ｒ９により与えられる放電時定数に悪影響を及ぼさないように、高インピ−ダンスである。これらの出力は、図４に図示されるように、制御される装置による使用に供される。
【００２５】
図４は、本発明によるオン／オフ制御回路３００を備える被制御装置４００の例示のブロック図を図示する。被制御装置４００は、例えば、最適なオン／オフ制御性能に向けて構築されたセルラホン装置であっても良い。オン／オフ制御回路３００は、バッテリ４１０と、当該装置内の多種多様な機能的ブロック４３０に配電する多機能調整パワーサプライ(multi-function regulated power supply)４２０との間の結合を制御する。例えば、セルラホンの例においては、別個の調整電圧が、General Purpose Input/Output、Digital Signal Processing、Analog及びRFモジュール機能に与えられる。ＰＤＡ装置においては、別個の制御電圧が、電力の利用を効率よく管理するために、プロセッサ、ディスプレイ及びメモリに与えられても良い。
【００２６】
不必要な電力消費を最少にするために、装置４００は、オン/オフ制御回路３００へのオン/オフ及びオフ制御入力信号を介して当該装置を自動的にターンオン又はターンオフさせる制御ブロック４４０を含む。自動ターンオンは、例えば、メッセージを周期的にチェックするために当該装置を周期的にターンオンさせることを可能にする。しかしながら、自動的にターンオンさせるためには、装置４４０は、バッテリ４１０と装置４４０との間に破線により図示されるように、バッテリ４１０から直に電力を引き込むであろう。自動ターンオフは、このバッテリ４１０への直接接続なしに行うことができる。なぜなら、オン/オフ制御装置がオン状態にあり、電力が、当該装置のパワーサプライ４２０に対するPower Out接続を介して当該装置に与えられるであろうからである。オン/オフ制御回路３００の独立したオフ制御は、典型的には、当該装置が“ハング”又は“クラッシュ”状態に入った場合に自動的に電源と当該装置とを断路するために、制御ブロック４４０における監視タイマ機能に関連付けられる。監視タイマは、当該装置の通常動作中に周期的に自動的にリセットされるように構築され、該通常動作に影響が及ぼされ且つ自動リセットが生じない場合のみタイムアウトする。他の例においては、オフ制御は、当該装置のシャットダウンを強制するために手動で活性化され得る無意識にアクセスし難いスイッチ(not-easy-to-accidentally-access switch)に関連付けられても良い。
【００２７】
その他の機能的ブロック４５０及び４６０は、オン/オフ制御回路３００の状態又はスイッチＳ１の状態に依存して動作するように構築されても良い。例えば、スイッチＳ１が当該装置をターンオフさせるために押下された場合に警告メッセージが与えられても良く、また、インジケータライトが、当該装置がターンオンされる前に、スイッチＳ１が活性化された場合にビジュアルフィードバックを与えるために含まれても良い。さらに、スイッチＳ１は、キーボードマトリクス４６０を介して、ターンオフ継続時間未満におけるスイッチＳ１の押下及び解放が、ディスプレイの照明を活性化する瞬時ブレイク機能(momentary-break function)等の特定の他の信号として解釈される等々、多機能を備えるようにも構築され得る。
【００２８】
上述したものは、本発明の原理を単に説明したに過ぎない。即ち、当業者が、ここに明示的に記載又は示されていないが、本発明の原理を具体化し、斯くして本発明の精神及び範囲内に入る種々の装置を想到できるであろうことを理解されたい。例えば、図１乃至３の例示の回路はＤＣ制御回路として図示されているが、スイッチＱ３としてトライアック装置を用いれば、ＡＣ負荷のスイッチングも同様に可能にするであろう。バイポーラ及びＭＯＳＦＥＴの両方の技術が、電源スイッチＱ３を設けるために用いられても良い。ソレノイド及びリレー等の他のスイッチング装置も、斯かる装置は低コスト、低電力のアプリケーションに適してないかもしれないが、スイッチＱ３として用いられても良い。また、スイッチＱ３によりスイッチングされる電圧は、回路１００へＶbatの供給電圧を与える電圧源と同一である必要はないことに注意されたい。即ち、例えば、小型のボタン電池をＶbatの供給源として設けることができ、より大容量の電圧源を、スイッチＱ３を介して制御される装置にカップリングされる及びデカップリングされる電圧とすることができる。また、図示されている構造を変形させて具体化しても良い。例えば、スイッチＳ１及び抵抗Ｒ９（並びに同様にスイッチＱ１及び抵抗Ｒ２）は、コンデンサＣ１を放電させるのではなく、該コンデンサＣ１を充電するように構築されても良い。これらの及びその他のシステム構造及び最適化フィーチャが、この開示をかんがみて当業者にとって明らかになるであろうし、これに付随する特許請求の範囲内に含まれている。
【図面の簡単な説明】
【００２９】
【図１】本発明によるオン／オフ制御回路の例示のブロック図を図示する。
【図２】本発明による独立したターンオフ制御を備えるオン／オフ制御回路の例示のブロック図を図示する。
【図３】本発明による外部スイッチコントローラ用のインタフェースを含むオン／オフ制御回路の例示のブロック図を図示する。
【図４】本発明によるオン／オフ制御回路を備える被制御装置の例示のブロック図を図示する。
【図４】
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【国際公開パンフレット】
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【国際調査報告】
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