(57)【要約】本発明の回路構造は、ＥＳＤダイオード（３２）とＥＳＤ保護素子（３１）とを有するＥＳＤ保護経路（３）を備え、このＥＳＤ保護経路は、接続部（１）と集積回路（２）の電力供給電圧（５）との間に接続されている。ＥＳＤ保護素子（３１）に対して並列に、電流経路（４）が接続されている。集積回路の通常動作では、ＥＳＤ保護素子（３１）が遮断しており、制限された漏れ電流は、ＥＳＤダイオード（３２）と電流経路（４）とを介して流通可能である。その結果、ＥＳＤダイオード（３２）で規定の電圧降下が生じ、ＥＳＤ保護素子での電圧降下が制限され、接続部（１）に対する許容可能な電圧の範囲が広がる。
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【特許請求の範囲】
【請求項１】
静電放電または電気的な過大負荷から集積回路（２；２１）を保護する回路構造であって、
少なくとも１つの保護素子（３１）を備え、この保護素子が、集積回路（２；２１）の接続部（１）に生じる静電放電を、上記少なくとも１つの保護素子（３１）を介して、供給電圧（５）へ導くように配線されている回路構造において、
上記少なくとも１つの保護素子に対して並列に、電流を制限する少なくとも１つの回路素子（４１）を有する電流経路（４）が接続されていることを特徴とする、回路構造。
【請求項２】
上記電流経路（４）の少なくとも１つの回路素子（４１）が抵抗器を備えていることを特徴とする、請求項１に記載の回路構造。
【請求項３】
上記抵抗器が、少なくとも１ｋΩの抵抗を有していることを特徴とする、請求項２または３に記載の回路構造。
【請求項４】
上記電流経路（４）が少なくとも１つのダイオード（４２）を備えていることを特徴とする、請求項１〜３のいずれか１項に記載の回路構造。
【請求項５】
上記電流経路が切替可能に構成されていることを特徴とする、請求項１〜４のいずれか１項に記載の回路構造。
【請求項６】
上記電流経路のスイッチオンまたはオフが、電流経路に設けられた電気的に制御可能な切替手段（４３；４４）によって行われることを特徴とする、請求項５に記載の回路構造。
【請求項７】
上記電気的に制御可能な切替手段（４３；４４）を制御するための制御回路を備えていることを特徴とする、請求項６に記載の制御回路。
【請求項８】
上記制御回路が、第１および第２トランジスタを備え、
第１トランジスタは、集積回路の接続部（１）と電気的に制御可能な切替手段（４３；４４）の制御入力部との間に接続されており、
第２トランジスタは、電気的に制御可能な切替手段（４３；３３）の制御入力部と、供給電圧（５）との間に接続されていることを特徴とする、請求項７に記載の回路構造。
【請求項９】
上記集積回路（２；２１）の入力部（１）に印加されている電圧が所定の値を上回る場合に、上記電流経路（４）がスイッチオンされるように構成されていることを特徴とする、請求項５〜８のいずれか１項に記載の回路構造。
【請求項１０】
少なくとも１つの他の保護素子（３２）をさらに備え、この保護素子が、少なくとも１つの保護素子（３１）と電流経路（４）とを有する並列回路に対して直列に接続されていることを特徴とする、請求項１〜９のいずれか１項に記載の回路構造。
【請求項１１】
回路構造に対して保護されている集積回路の通常動作時には、少なくとも１つの保護素子（３１）が、遮断特性を有しており、電流経路と少なくとも１つの他の保護素子（３２）とを制限された電流が流れることを特徴とする、請求項１０に記載の回路構造。
【請求項１２】
上記少なくとも１つの他の保護素子（３２）が、少なくとも１つのダイオードを備えていることを特徴とする、請求項１０または１１に記載の回路構造。
【請求項１３】
上記少なくとも１つの保護素子（３１）が、ＮＭＯＳまたはＰＭＯＳベースの保護素子、バイポーラトランジスタまたはサイリスタを備えていることを特徴とする、請求項１〜１２のいずれか１項に記載の回路構造。
【請求項１４】
請求項１〜１３のいずれか１項に記載の少なくとも１つの回路構造を有する集積回路。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、静電放電（ＥＳＤ）または電気的な過大負荷に対して集積回路（ＩＣ）を保護する回路構造であって、特に、集積回路の通常動作時に従来のＥＳＤ保護回路よりも広い許容電圧範囲を有する回路構造に関する。
【０００２】
放電に対する保護は、現在の集積回路にとってはほぼ不可欠なものである。この目的のために、このようなＩＣは特別な保護回路を備えている。この保護回路は、例えば人間の接触によって回路の入力部に生じる放電を供給電圧（例えば、接地）へ導くものである。
【０００３】
このような構造を図６に概略的に示す。この場合、集積回路の回路部分２を、接続部１（例えば、Ｉ／Ｏパッド）に印加されているＥＳＤパルスまたはＥＯＳ現象から保護する方がよい。この目的のために、接続部１と接地線（ＧＮＤ）５との間に、ＥＳＤ保護素子３３が接続されている。接地線５の代りに、他の供給電圧線（例えば、正の供給電圧ＶＤＤ）を選択することもできる。さらに、正の供給電圧と接地との間の保護経路を、同様なものとみなすことができる。以下では、入力部または出力部と接地との間の保護経路についてだけ詳しく説明するが、以下のことは、言及される他の可能性に同様に当てはまるものである。ＥＳＤ保護素子は、回路の通常動作時には遮断特性を有しているが、例えばＥＳＤまたはＥＯＳ現象のときに生じるように臨界電圧Ｕｃを上回ると、低抵抗になる構成要素である。従って、矢印１２で示すように、相当するＥＳＤ／ＥＯＳパルスが接地へ導かれる。このような構成要素の例としては、ツェナーダイオードやこれに相当するように配線されたＭＯＳ構造があげられる。
【０００４】
多くの場合、このようなＥＳＤ保護素子３３は、モジュールの通常動作（つまり、導電していない状態）において、特定の電圧領域のためにのみ許容されている。この電圧領域外のより長時間にわたる動作は、信頼性を理由として許可されていない。このことは、図６に示した構造では、接続部１で許可される信号電圧範囲が限定されており、従って、被保護回路の機能性が限定されていることを意味する。
【０００５】
さらに、構成要素すなわちＥＳＤ保護素子が許容できる動作電圧は、新しい技術世代毎に低くなる。これに対して、標準Ｉ／Ｏインターフェース（例えば、ＰＣＩまたはＵＳＢ）の信号範囲は、複数の世代に渡って維持されている。従って、例えば１．５ＶのＣＭＯＳ技術でも、３．３Ｖのインターフェースを使用する必要がある。
【０００６】
この問題を解決するための一方法は、単一素子での電圧降下をより少なくするために、複数の保護素子を直列に接続することである。この例を、図７に示す。図７Ａに、２つのＥＳＤ保護素子３３ａ・３３ｂの直列回路を示す。この場合、それぞれの個々のＥＳＤ保護素子での電圧降下は、図６に示す回路よりも少なくなる。図７Ｂでは、ＥＳＤ保護素子３３で降下する電圧を、第３２の１つまたは複数のダイオードカットオフ電圧により低減するほうがよい。この場合に使用するダイオードは、バイポーラｐｎダイオードまたはＣＭＯＳダイオードでもよい。さらに、以下で説明する構造は、ＣＭＯＳまたはバイポーラトランジスタを有する直列回路に転用できる。
【０００７】
単一素子が直列接続されているこのような方法では、「『全体的な電圧降下が保護回路の単一素子に効果的に分配される』ということを保証できるのは、例えば直列回路のダイオード３２の動作点を設定するために、電流フローが規定されている場合だけである」という問題が生じる。ダイオード３２がＮＭＯＳベースの保護素子３３と直列接続されている場合は、例えば「自然な」漏れ電流は、一般的に、ほんの１ｎＡ〜１μＡの間である。従って、電圧降下は、ダイオード閾値につきたった数１０ｍＶまたは１００ｍＶとなる。従って、保護素子３３での電圧降下は、少ししか低減されない。その結果、回路の通常動作（すなわち、ＥＳＤ素子の遮断モード）時に、ＮＭＯＳベースの保護素子では例えばゲート酸化物が損傷されることにより、保護素子が破損または劣化する危険性が生じる。
【０００８】
様々な動作電圧を容認できる、集積回路用の他のＥＳＤ回路構造は、米国特許公報第５，７１９，７３７号Ａに記載されている。この保護構造は、集積回路の電流供給部を保護するために特別に考案されたものである。この文献に開示された回路構造では、ＥＳＤ保護素子で降下する電圧を少なくするために、分圧器が使用されている。
【０００９】
本発明の目的は、より高い動作電圧も容認し、特に、回路の信号入力部または出力部のためにも使用でき、簡単な手段によって実現できる、集積回路用のＥＳＤ保護回路構造を提供することである。
【００１０】
本目的は、請求項１の特徴を有する回路構造によって本発明に基づき達成される。従属請求項は、本発明の有利なまたは好ましい実施例を定義するものである。
【００１１】
本発明では、電流経路がＥＳＤ保護素子と並列に接続されている。この電流経路は、この電流経路を通る電流を制限する回路素子を含んでいる。この電流経路を追加することによって、ＩＣの通常動作時に、破損を引き起こす信号または供給される電圧からＥＳＤ保護素子を保護できる。一方、ＥＳＤ保護素子のＥＳＤ保護作用は、依然として限定されない。
【００１２】
この並列回路に、例えば、ダイオードといった、さらなる保護素子が直列接続されていることが好ましい。電流経路があるので、（ＥＳＤ保護素子が並列回路を遮断する）集積回路の通常動作時にもこれらダイオードに僅かな漏れ電流が流れ、このダイオードで規定の電圧降下が生じる。これにより、並列回路のＥＳＤ保護素子での電圧降下を低減することができる。このように、漏れ電流経路（または、横断電流経路）をさらに組み込むことで、ＥＳＤ保護回路内のポテンシャル（電位）が規定される。
【００１３】
特に、本発明の回路構造により、Ｉ／Ｏ回路にとって許容可能な電圧範囲を有利に拡大できる。この場合に電流経路を介して流れる相対的に小さな漏れ電流は、問題のないものである。
【００１４】
電流経路を、特に切替可能に設計できる。その場合は、ＥＳＤ保護素子にとって容認できない電圧が集積回路の相当する入力部または出力部に印加されている場合にだけ、電流経路が起動される。このために、電気的に制御可能な切替手段（例えば、トランジスタ）、または、制御回路が備えられていてもよい。なお、この制御回路は、モジュールレベルに存在する特定の比較電圧（最も簡単は場合は正の供給電圧）を上回ると直ぐ電流経路を開放する。
【００１５】
添付の図を参考にしながら、本発明を以下で詳しく説明する。
【００１６】
図１は、本発明の実施例を示す図であって、図１Ａおよび図１Ｂは、実施例の可能な２つの代替形態を示す図である。図２Ａは、回路シミュレーションを施した後の図１Ａの実施例に類似した実施例を示す図であり、図２Ｂおよび図２Ｃは、その結果を示す図である。図３は、本発明の第２実施例を示す図である。図４Ａは、回路シミュレーションを施した後の図３の実施例に類似した実施例を示す図であり、図４Ｂおよび図４Ｃは、その結果を示す図である。図５Ａは、回路シミュレーションを施した後の本発明の第３実施例を示す図であり、図５Ｂおよび図５Ｃは、その結果を示す図である。図６は、従来技術の簡単なＥＳＤ回路構造の概略図である。図７Ａおよび図７Ｂは、従来技術に基づく複数の保護素子を有するＥＳＤ回路構造の図である。
【００１７】
図１Ａに、集積回路の入力部／出力部（Ｉ／Ｏ）回路部分２を示す。この集積回路は、Ｉ／Ｏ接続部１（connection・端子）を介して、信号を受信または送信する。また、この集積回路には、正の供給電圧線６と接地線５とを介して電流が供給される。Ｉ／Ｏ回路部分２は、素子（例えば、高感度のゲート酸化物）を含んでいる。これらの素子を、Ｉ／Ｏ接続部１に印加されている静電放電または電気的な過大負荷（ＥＯＳ）から保護するほうがよい。Ｉ／Ｏ回路部分２は、集積回路の残りの部分（Rest）と、他の配線（図示せず）を介して通信可能である。
【００１８】
ＥＳＤまたはＥＯＳ現象に対する保護のために、Ｉ／Ｏ接続部１と接地線５との間に、ＥＳＤ保護経路３が接続されている。この実施例では、この保護経路が、ＮＭＯＳ保護素子３１と、このＮＭＯＳ保護素子３１に対して直列に接続されている１つまたは複数のＥＳＤダイオード３２とを含んでいる。直列回路のダイオード側端部は、Ｉ／Ｏ接続部１と接続されており、直列回路のＮＭＯＳ側端部は、接地線５と接続されている。ＥＳＤダイオード３２を、現在のＣＭＯＳ技術（例えば、ｎウェルへのｐ＋拡散）によって実現できる。
【００１９】
この場合、ＥＳＤダイオード３２の寸法は、以下のようである必要がある。すなわち、一方では、ＥＳＤダイオード３２は、ＥＳＤ電流を導くことが出来るように、充分なＥＳＤ安定度を有している必要がある。他方では、ＥＳＤダイオード３２は、ＥＳＤのときに電圧降下が出来るだけ少なくなるように、従って、被保護Ｉ／Ｏ回路部分２を介して、最良の電圧制限を保証するように、充分に低い高電流抵抗（低オーム、理想的には１〜２Ω未満）を有している必要がある。このようなダイオードのｐ−ｎ遷移部の幅は、一般的に、１００μｍオーダーである。
【００２０】
ＮＭＯＳ保護素子は、許容可能な電圧範囲を有している。この許容可能な電圧範囲は、Ｉ／Ｏ接続部のために存在している許容可能な電圧範囲よりも下であってもよい。このＮＭＯＳ保護素子に対して並列に、電流経路４が接続されている。この電流経路４は、１ｋΩと１００ｋΩとの間の抵抗を有していることが好ましい抵抗器４１、および、ダイオード４２（好ましくは最小寸法のダイオード）からなる。
【００２１】
回路の通常動作時には、ＮＭＯＳ保護素子が遮断し、制限された漏れ電流が、ＥＳＤダイオード３２および電流経路４を流れる。従って、ＥＳＤダイオード３２で電圧が降下する。このＥＳＤダイオード３２は、ＮＭＯＳ保護素子で降下する電圧を、著しく低減し、その結果、構造全体の電圧容認度が高まる。
【００２２】
上記および以下の実施例では、それぞれ、ＥＳＤ保護回路構造が、Ｉ／Ｏ接続部と接地線との間に接続されている。同様に、ＥＳＤ保護回路構造は、Ｉ／Ｏ接続部と特に正の供給電圧との間にも接続されていてもよいし、または、例えば、正の供給電圧と接地線との間にも接続されていてもよい。このことは、信号端子だけではなく、例えば集積回路の電圧供給用の端子（すなわち、集積回路の一般的な全ての端子）にも、ＥＳＤおよびＥＯＳ現象に対する本発明の保護回路を備えられることを意味する。 さらに、回路構造は、実施例のようにＮＭＯＳ保護素子に制限されず、全てのＥＳＤ保護素子、特に、制限された電圧範囲でだけ動作できる素子にも使用できる。考えられるＥＳＤ保護素子の例としては、ＰＭＯＳ保護素子、バイポーラトランジスタ、（例えば、ＮＭＯＳまたはＰＭＯＳ構成要素の下部構造において生じる可能性のあるような）寄生バイポーラトランジスタ、または、サイリスタ（例えば、いわゆるシリコン制御整流器；ＳＣＲ）などがあげられる。
【００２３】
図１Ｂに、変化形態を示す。この変化形態は、ＮＭＯＳ保護素子３１とＥＳＤダイオード３２との順番が交替している点が、図１Ａに示す実施例とは異なっている。基本的にどちらの構造も可能である。図１Ａに示す構造では、電圧降下が、ＮＭＯＳ保護素子３２の全ての遷移部を介して制限される。一方、図１Ｂに示す構造では、多くの場合このような保護素子に存在する寄生ダイオード（例えば、ドレインとウエルとの間）を、ＥＳＤ保護のために積極的に共用する。なぜなら、この場合は、ＮＭＯＳ保護素子が、直接Ｉ／Ｏ接続部１と接続されているからである。この場合に注目すべき点は、このようなＮＭＯＳ構成要素のバルクが、事実上、同じく、接地上に存在している点である。
【００２４】
以下の実施例では、図１Ａと同様の構造だけをそれぞれ示した。しかし、図１Ｂと同様の構造も、それぞれ可能である。
【００２５】
図２Ａに示す実施例は、図１Ａに示した実施例に類似しているが、Ｉ／Ｏ回路部分２の代りに複数のＭＯＳ構成要素を含むＩ／Ｏ回路部分２１が示されているという相違を有している。この回路構造には、ＮＭＯＳ保護素子３１に印加されている電圧と、電流経路４を流通する漏れ電流とを、Ｉ／Ｏ接続部に印加されている入力電圧に応じて査定するためのシミュレーションが施されている。この場合、抵抗器４１は、１０ｋΩとなっている。
【００２６】
この場合、図２Ｂに、電流経路４が設けられていない場合（曲線８）および設けられている場合（曲線９）のＮＭＯＳ保護素子での電圧降下を、入力電圧に応じて示す。明瞭に分かるように、入力電圧が約２Ｖよりも大きくなると、漏れ電流経路が設けられている場合、印加されている電圧は、漏れ電流経路が設けられていない場合よりも約１Ｖだけ低減される。このことは、ＥＳＤダイオード３２の２つのダイオード閾値に相当している。
【００２７】
図２Ｃに、電流経路４を通る漏れ電流のためのシミュレーションの結果を、入力電圧に応じて示す（曲線１０）。ダイオード４２のダイオード閾値により、電圧が２Ｖを上回ったとき初めて、顕著な漏れ電流が生じる。この漏れ電流は、調査した電圧範囲では、数１００μＡに達する。抵抗器４１の抵抗値の最適化およびダイオード４２の数によって、漏れ電流の大きさを最適化できる。
【００２８】
本発明の他の実施例を図３に示す。図１Ａにと比較して、電流経路４だけが変更されている。回路の他の部分は変更されていない。
【００２９】
図３の電流経路４は、抵抗器４１と、ＰＭＯＳ構成要素４３（好ましくは最小寸法の構成要素（最小ＰＭＯＳ））とからなる。このＰＭＯＳ構成要素４３は、正の供給電圧線６と接続されているゲートを有している。このＰＭＯＳ構成要素４３は、Ｉ／Ｏ接続部に入力される電圧が正の供給電圧を臨界値だけ上回っている場合のみ、電流経路を介して漏れ電流を流せるように作用する。なお、上記臨界値は、ＥＳＤダイオード３２とＰＭＯＳカットオフ電圧とによって決定されるものである。この回路構造により、漏れ電流（経路）は、ＮＭＯＳ保護素子３１に破損を引き起こす電圧降下が存在するであろう値域のときにだけ起動される。電圧がより低い場合は漏れ電流経路が起動せず、妨害（干渉）となる漏れ電流が抑制されている。
【００３０】
この特性は、同じく、回路シミュレーションによって証明された。この回路シミュレーションを、図４に示す。この場合、図４Ａに示す本発明の実施例は、図４に記載の実施例に類似しているが、回路部分２の代りに、複数のＭＯＳ構成要素を含む回路部分２１が示されている。シミュレーションに対する抵抗器４１は、同じく１０ｋΩになっている。
【００３１】
図４Ｂおよび図４Ｃのグラフは、図２Ｂおよび図２Ｃのグラフと同様のものである。また、図４Ｂおよび図４Ｃは、図４Ａに示す回路構造に対して実施したシミュレーションの結果を示す図である。図４Ｂに、漏れ電流経路４が設けられていない場合（曲線８）および設けられている場合（曲線９）の、ＮＭＯＳ保護素子３１に印加されている電圧を、入力電圧に応じて示す。約４Ｖの入力電圧以降は、ＮＭＯＳ保護素子に印加されている電圧が、２つのＥＳＤダイオード３２のダイオード閾値に相当する約１Ｖだけ低減されている。その結果、ここでは、入力電圧が高く電位的に破損を引き起こすものである場合には、電圧が確実に低減されている。
【００３２】
図４Ｃに、電流経路４を介した漏れ電流を、入力電圧に応じて示す（曲線１０）。この場合、入力電圧が４Ｖを上回ったときに初めて、顕著な漏れ電流が生じる。この漏れ電流は、６Ｖの入力電圧まででは、約７μＡに上昇する。従って、この漏れ電流は、図２に示す実施例の場合よりもかなり小さい。このことは、ＰＭＯＳ構成要素４３を有するこのような制御回路により、漏れ電流を効果的に低減できること示す。
【００３３】
図５Ａに、本発明の第３実施例を示す。図２Ａおよび図４Ａに示す実施例と比べて、電流経路４だけが変更されており、その他の回路構造は変更されていない。特に、図４Ａに示す回路構造と比べると、ＰＭＯＳ素子４５・４６からなる制御回路が、ＮＭＯＳトランジスタ４４のためにさらに備えられている。 
漏れ電流を制限するために、抵抗器４７がさらに備えられている。この回路にシミュレーションを実施するために、抵抗器４１・４７は、それぞれ、１０ｋΩになっている。
【００３４】
図５Ｂに、ＮＭＯＳ保護素子３１での電圧降下を、接続部１に印加されている入力電圧に応じて示す。この場合、曲線８は、電流経路４がない場合の電圧降下を示し、曲線９は、電流経路４がある場合の電圧降下を示す。２段階の制御回路を有する電流経路４が設けられていることにより、ＮＭＯＳ保護素子３１での電圧降下は、入力電圧が４Ｖを下回っている場合でも、図４Ｂよりも効果的に低減される。その結果、例えば入力電圧が４Ｖである場合は、ＮＭＯＳ保護素子３１で降下する電圧は、たったの約３Ｖである。
【００３５】
図４Ｃに、抵抗器４１を介して電流経路を流通する漏れ電流（曲線１０）と、抵抗器４７を介して流れる電流（曲線１１）とを、入力電圧に応じて示す。入力電圧が６Ｖである場合は、これらの電流はちょうど２５μＡまたは約１０μＡになっている。すなわち、図４に示す回路構造での場合よりも僅かに大きい。従って、上記のように、ＮＭＯＳ保護素子での電圧降下は、電圧がより低い場合に既に低減される。
【００３６】
最後に、本発明を、これまで、ＥＳＤ保護素子と直列接続されたＥＳＤダイオード３２を有する好ましい実施形態を参照しながら説明してきたが、基本的に、冒頭部分で述べた目的は、このようなＥＳＤダイオードがなくても、あるいは、たった１つまたは２つ以上のＥＳＤダイオードによっても達成できる。
【図面の簡単な説明】
【００３７】
【図１Ａ】本発明の実施例の可能な代替形態を示す図である。
【図１Ｂ】本発明の実施例の可能な代替形態を示す図である。
【図２Ａ】回路シミュレーションを施した後の図１Ａの実施例に類似した実施例を示す図である。
【図２Ｂ】回路シミュレーションの結果を示す図である。
【図２Ｃ】回路シミュレーションの結果を示す図である。
【図３】本発明の第２実施例を示す図である。
【図４Ａ】回路シミュレーションを施した後の図３の実施例に類似した実施例を示す図である。
【図４Ｂ】図４Ａの回路シミュレーションの結果を示す図である。
【図４Ｃ】図４Ａの回路シミュレーションの結果を示す図である。
【図５Ａ】回路シミュレーションを施した後の本発明の第３実施例を示す図である。
【図５Ｂ】図５Ａの回路シミュレーションの結果を示す図である。
【図５Ｃ】図５Ａの回路シミュレーションの結果を示す図である。
【図６】従来技術の簡単なＥＳＤ回路構造の概略図である。
【図７Ａ】従来技術に基づく複数の保護素子を有するＥＳＤ回路構造の図である。
【図７Ｂ】従来技術に基づく複数の保護素子を有するＥＳＤ回路構造の図である。
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【手続補正書】
【提出日】平成16年11月8日(2004.11.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
静電放電または電気的な過大負荷から集積回路（２；２１）を保護する回路構造であって、
少なくとも１つの第１保護素子（３１）を備え、これは、集積回路（２；２１）の接続部（１）に生じる静電放電をこの少なくとも１つの第１保護素子（３１）を介して、供給電圧（５）へ導くように配線され、
少なくとも１つの他の保護素子（３２）をさらに備え、これが、上記少なくとも１つの第１保護素子（３１）に対して直列に接続されている回路構造において、
上記少なくとも１つの第１保護素子に対して並列に、電流を制限する少なくとも１つの回路素子（４１）を有する電流経路（４）が接続されており、
上記少なくとも１つの第１保護素子（３１）が遮断状態となる、上記回路構造により保護される集積回路の通常動作時には、限定された電流が上記電流経路および少なくとも１つの他の保護素子（３２）を貫流することを特徴とする、回路構造。
【請求項２】
上記電流経路（４）の少なくとも１つの回路素子（４１）が抵抗器を備えていることを特徴とする、請求項１に記載の回路構造。
【請求項３】
上記抵抗器が、少なくとも１ｋΩの抵抗を有していることを特徴とする、請求項２または３に記載の回路構造。
【請求項４】
上記電流経路（４）が少なくとも１つのダイオード（４２）を備えていることを特徴とする、請求項１〜３のいずれか１項に記載の回路構造。
【請求項５】
上記電流経路が、オンオフ切替可能に構成されていることを特徴とする、請求項１〜４のいずれか１項に記載の回路構造。
【請求項６】
上記電流経路のスイッチオンまたはオフが、電流経路に設けられた電気的に制御可能な切替手段（４３；４４）によって行われることを特徴とする、請求項５に記載の回路構造。
【請求項７】
上記電気的に制御可能な切替手段（４３；４４）を制御するための制御回路を備えていることを特徴とする、請求項６に記載の制御回路。
【請求項８】
上記制御回路が、第１および第２トランジスタを備え、
第１トランジスタは、集積回路の接続部（１）と電気的に制御可能な切替手段（４３；４４）の制御入力との間に接続されており、
第２トランジスタは、電気的に制御可能な切替手段（４３；３３）の制御入力と供給電圧（５）との間に接続されていることを特徴とする、請求項７に記載の回路構造。
【請求項９】
上記集積回路（２；２１）の接続部（１）に印加される電圧が所定の値を上回る場合に、上記電流経路（４）がスイッチオンされるように構成されていることを特徴とする、請求項５〜８のいずれか１項に記載の回路構造。
【請求項１０】
上記少なくとも１つの他の保護素子（３２）が、少なくとも１つのダイオードを備えていることを特徴とする、請求項１〜９のいずれか１項に記載の回路構造。
【請求項１１】
上記少なくとも１つの第１保護素子（３１）が、ＮＭＯＳまたはＰＭＯＳベースの保護素子、バイポーラトランジスタまたはサイリスタを備えていることを特徴とする、請求項１〜１０のいずれか１項に記載の回路構造。
【請求項１２】
請求項１〜１１のいずれか１項に記載の少なくとも１つの回路構造を備えることを特徴とする、集積回路。
【国際調査報告】
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2006503540.tif 000017
2006503540.tif 000018
2006503540.tif 000019