(57)【要約】集積半導体メモリ構成を製作する本発明による方法において、選択トランジスタ（８）ごとに２つのキャパシタモジュール（１０、２０）が、しかも、それぞれ、基板ディスク（１）の前面および後面から形成される。提示されるプロセス工程によって、一方で、ディスクの後面を利用することによって、メモリセルのより高い実装密度が達成され得る。同じセル面において、２倍の読み出し信号が利用され得る。さらに、両方のキャパシタモジュールが、層厚さ、面または材料の点で異なるように構成される場合、アドレスごと、すなわち、選択トランジスタ（８）ごとに、「０」または「１」のみよりも多い状態が格納され得る。【選択図】図８ｂ
2004516687.tif 000002
【特許請求の範囲】
【請求項１】
集積強誘電体半導体メモリ構成またはＤＲＡＭ半導体メモリ構成をディスク基板（１）上に製作する方法であって、メモリセルごとに一つの選択トランジスタ（８）と、該選択トランジスタ（８）によって応答可能な２つのメモリキャパシタ（１０、２０）とが形成される方法であって、
該２つのメモリキャパシタ（１０、２０）は、該各メモリセルについて、該ディスク基板（１）の前面および後面から、それぞれ形成されることを特徴とする、方法。
【請求項２】
Ａ  基板ディスク（１）を準備し、かつ前記選択トランジスタ（８）の電極領域をＣＭＯＳトランジスタとして前記ディスクの前面から形成する工程と、
Ｂ  前記ディスクの後面において溝領域（４）をエッチングする工程と、
Ｃ  前記溝領域（４）内に第１の導電性プラグ（７）を形成して、該第１のプラグ（７）が、工程Ａにて形成された該選択トランジスタ（８）の電極領域（ｎ＋）と接触接続するようにする工程と、
Ｄ  該溝領域（４）において、第１のメモリキャパシタ（１０）を前記ディスクの後面から形成して、該選択トランジスタ（８）の電極領域（ｎ＋）に面する第１のメモリキャパシタ（１０）の電極プレート（１１）が、工程Ｃにて形成されたプラグ（７）によって、該選択トランジスタ（８）の該上述の電極領域（ｎ＋）と導電性接続されるようにする工程と、
Ｅ  第２の導電性プラグ（１７）を前記ディスク（１）の該前面から形成して、該第２のプラグ（１７）が該選択トランジスタ（８）の該同じ電極領域（ｎ＋）と接触接続されるようにする工程と、
Ｆ  第２のメモリキャパシタ（２０）を該ディスク（１）の該前面から形成して、該選択トランジスタ（８）の該電極領域（ｎ＋）に面する該第２のメモリキャパシタ（２０）の電極プレート（２１）が、該選択トランジスタ（８）の該電極領域（ｎ＋）と、工程Ｅにて形成された該第２のプラグ（１７）によって接触接続されるようにする工程とを特徴とする、請求項１に記載の製作方法。
【請求項３】
前記工程Ａ〜Ｆは、この順番どおりに実行されることを特徴とする、請求項２に記載の製作方法。
【請求項４】
前記工程Ａ、ＥおよびＦがまとめられ、前記工程Ｂ、ＣおよびＤの前に実行されることを特徴とする、請求項２に記載の製作方法。
【請求項５】
前記第１のメモリキャパシタ（１０）は、前記溝領域（４）内で前記ディスク後面から導入され、該第１のメモリキャパシタ（１０）を覆う第１の絶縁層（１４）は、電気的に絶縁され、次に続くプロセス工程による破損から保護されることを特徴とする、請求項１〜４のいずれか１つに記載の製作方法。
【請求項６】
前記第２のメモリキャパシタ（２０）は、前記ディスク（１）の前記前面上に設けられた該第２のメモリキャパシタを覆う第２の絶縁層（２４）によって、電気的に絶縁され、次に続くプロセス工程による破損から保護されることを特徴とする、請求項１〜５のいずれか１つに記載の製作方法。
【請求項７】
強誘電体メモリ構成の場合、前記メモリキャパシタ（１０、２０）の強誘電体薄膜（１２、２２）は、異なった厚さで形成されることを特徴とする、請求項１〜６のいずれか１つに記載の製作方法。
【請求項８】
強誘電体メモリ構成の場合、前記２つのメモリキャパシタ（１０、２０）のキャパシタ形成面は、異なった大きさで形成されることを特徴とする、請求項１〜６のいずれか１つに記載の製作方法。
【請求項９】
強誘電体メモリ構成の場合、特に、前記両方のメモリキャパシタ（１０、２０）の前記強誘電体薄膜（１２、２２）の材料は、それぞれ異なった化学組成で形成されることを特徴とする、請求項１〜６のいずれか１つに記載の製作方法。
【請求項１０】
集積強誘電体半導体メモリ構成またはＤＲＡＭ半導体メモリ構成であって、ディスク基板（１）内のメモリセルごとに、１つの選択トランジスタ（８）と、該選択トランジスタ（８）によって応答可能な２つのメモリキャパシタ（１０、２０）とが提供される、メモリ構成であって、
該第１のメモリキャパシタ（１０）はディスク後面に、および該第２のメモリキャパシタ（２０）はディスク前面に形成されることを特徴とする、半導体メモリ構成。
【請求項１１】
強誘電体メモリ構成の場合、前記両方のメモリキャパシタ（１０、２０）の強誘電体薄膜（１２、２２）が異なった厚さであることを特徴とする、請求項１０に記載の集積半導体メモリ構成。
【請求項１２】
強誘電体半導体メモリ構成の場合、前記両方のメモリキャパシタ（１０、２０）のキャパシタ形成面は、異なった大きさであることを特徴とする、請求項１０に記載の集積半導体メモリ構成。
【請求項１３】
強誘電体半導体メモリ構成の場合、特に、前記両方のメモリキャパシタ（１０、２０）の前記強誘電体薄膜（１２、２２）の材料は、異なった化学組成を有することを特徴とする、請求項１０に記載の集積半導体構成。
【発明の詳細な説明】
【０００１】
本発明は、集積半導体メモリ構成を製作する方法、および、それぞれ、請求項１および１０の前提部による、このような集積強誘電体半導体メモリ構成またはＤＲＡＭ半導体メモリ構成に関する。このような方法およびこのような半導体メモリ構成は、ＪＰ  ０５２４３５２１  Ａ号と同時に関連する要約から公知である。
【０００２】
高い誘電率εを有する強誘電体メモリ（ＦｅＲＡＭ）およびＤＲＡＭの機能性および信頼性にとって、切り換え可能な分極の大きさおよびキャパシタプレートに格納可能な電荷が極めて重要である。これらの分極または電荷によって読み出す際にビット線（ＢＬ）上で引き起こされる電圧は、製品に専用の最小値を下回ってはならない。最も単純な場合、ＢＬ信号の上昇は、キャパシタ面を拡大することによって達成され得るが、これはチップ面の拡大を伴う。
【０００３】
厚さの低減および設計の最適化（低いビット線キャパシタンス）ならびに強誘電体または誘電体（高い誘電率ε）によってＢＬ信号を大きくすることが既に試みられた。しかしながら、この方法には技術的制限が課される。なぜなら、これらの措置は、大抵の場合、実装密度の負担になるキャパシタ面の拡大を伴うからである。
【０００４】
公知のメモリセルにおいて、通常、選択トランジスタごとに一つのメモリキャパシタが応答される。従って、さらに、各アドレスに対して１ビットの情報だけが格納され得る。
【０００５】
上述のＪＰ  ０５２４３５２１  Ａ号（要約）はＤＲＡＭメモリセルを示し、このＤＲＡＭセルの場合、メモリキャパシタのメモリキャパシタンスを大きくするために、最小のチップ占有面を保持しながら、櫛状に互いの中に組み込まれた第１の電極および第２の電極を有する２つのメモリキャパシタが、選択トランジスタのソース電極およびドレイン電極に関して対称的であるように絶縁基板層内に形成される。本刊行物の図１によると、重なり合うメモリキャパシタのそれぞれの電極が一緒に、選択トランジスタのドレイン領域と電気的に接続されている。
【０００６】
ＤＥ  ３８  ４０  ５５９  Ａ１号において、半導体メモリデバイス、およびこの半導体メモリデバイスのために提供される製作方法が記載される。この出願において、ＭＯＳＦＥＴとして実行された選択トランジスタのソース電極またはドレイン電極と接続されるメモリキャパシタンス素子がシリコン基板の後側から形成される。メモリキャパシタンス素子は、トレンチキャパシタとしてシリコン基板の後側から製作された溝内に形成される。
【０００７】
本発明の課題は、ＤＲＡＭまたは強誘電体半導体メモリ構成の製作方法、および、この方法によって製作可能なＤＲＡＭ半導体メモリまたは強誘電体半導体メモリを提示して、メモリセルのより高い実装密度が可能にされるか、または同じセル面において、明らかにより高い読み出し信号が達成されるようにすることである。
【０００８】
特別な実施形態において、メモリセルごと、すなわち、アドレスごとに、０または１のどちらかのみよりも多くの状態が格納され得ることがさらに達成される。本課題は、請求項に従って解決される。
【０００９】
本課題を解決するために、本発明は、重要な局面に従って、集積強誘電体半導体メモリ構成またはＤＲＡＭ半導体メモリ構成をディスク基板上に製作する方法を提示する。この方法の場合、メモリセルごとに一つの選択トランジスタ、および選択トランジスタによって応答可能な２つのメモリキャパシタが形成される。本方法は、各メモリセルについて２つのメモリキャパシタが、それぞれ、基板の前面および後面から形成されることを特徴とする。
【００１０】
好適な実施形態によると、本発明による方法は、
Ａ  基板ディスクを準備し、かつ選択トランジスタの電極領域をディスクの前面から形成する工程と、
Ｂ  ディスクの後面において溝領域をエッチングする工程と、
Ｃ  溝領域内に第１の導電性プラグを形成して、第１のプラグが、工程Ａにて形成された選択トランジスタの電極領域と接触接続するようにする工程と、
Ｄ  溝領域において、第１のメモリキャパシタをディスクの後面から形成して、選択トランジスタの電極領域に面する第１のメモリキャパシタの電極プレートが、工程Ｃにて形成されたプラグによって、選択トランジスタの上述の電極領域と導電性接続されるようにする工程と、
Ｅ  第２の導電性プラグをディスクの前面から形成して、第２のプラグが選択トランジスタの同じ電極領域と接触接続されるようにする工程と、
Ｆ  第２のメモリキャパシタをディスクの前面から形成して、選択トランジスタのこの電極領域に面する第２のメモリキャパシタの電極プレートが、選択トランジスタのこの電極領域と、工程Ｅにて形成された第２のプラグによって接触接続されるようにする工程とを包含する。
【００１１】
一つの方法において、工程Ａ〜工程Ｆは順番どおりに実施され得る。代替的方法は、工程Ａ、ＥおよびＦをまとめ、これらの工程を、次に続くＢ、ＣおよびＥの前に実施する。
【００１２】
さらに別の代替的方法は、メモリキャパシタを両方のディスク面上で並行に、すなわち、例えば、同時に形成し、かつ、可能な限り多くのエッチング、堆積、マスキング等をディスクの両面上で実行する。
【００１３】
ディスク後面を考慮に入れることによって、このように製作された集積半導体メモリ構成のチップ面の有効利用が達成され得る。提示されたプロセスによって、同じ選択トランジスタによって応答可能な２つのメモリキャパシタが形成され、これらのメモリキャパシタは、一つのメモリキャパシタのみのために以前用いられたものと同じチップ面を必要とする。組になっているメモリキャパシタのキャパシタンス形成面、および、従って、格納された電荷および分極は、従って、同じチップ面にある場合、２倍になる。これは、信頼性の向上（より高いビット線信号）の形態で利用され得るか、またはチップ面をさらに縮小する際に利用され得る。
【００１４】
本発明の提示による強誘電体メモリ構成において、両方のメモリキャパシタの強誘電体薄膜が、異なった厚さで、および／または両方のメモリキャパシタ面が異なった大きさで、および／または両方のメモリキャパシタの強誘電体が異なった化学的組成で形成されている場合、このような手順によって、アドレスごと、すなわち選択トランジスタごとに２つのビットが格納され得る。例えば、両方のメモリキャパシタにおける強誘電体薄膜が異なった厚さで堆積される場合、抗電圧（すなわち、分極への切り換えを開始する電圧）は、異なった値である。読み出し電圧の大きさに応じて、片方のみまたは両方のメモリキャパシタが応答され得る。従って、対応する評価回路によって、一つのアドレスの４つの状態（００、０１、１０、１１）を区別することが可能である。強誘電体の異なった厚さと並んで、上述のように、両方のメモリキャパシタは、さらに、そのメモリキャパシタの面、またはそのメモリキャパシタの材料、および、従って、格納された電荷／分極の点で区別され得る。読み出しの際の電圧レベルは、両方のメモリキャパシタのうちどちらが高いレベルまたは低いレベルであるのか、または両方のメモリキャパシタが高いレベルであるのか、低いレベルであるのかを逆推理することを可能にする。
【００１５】
以下の記載は、図面を参照して、集積強誘電体メモリ構成を製作するための、本発明による製作方法の例示的実施形態を説明する。図１〜図８ａ、図８ｂは、それぞれ、本発明による製作方法の個々の製作工程を、半導体基板ディスク（ウェハ）の部分の模式的断面図の形態で示す。
【００１６】
図１および図２に示された断面図によると、工程Ａにおいて、集積強誘電体メモリ構成を製作するために準備された半導体基板ディスク１が提供される。この半導体基板ディスクは、ＳＯＩウェハ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｗａｆｅｒ）であり得るか、またはイオン注入による電気化学的エッチングストップを有する。図２は、ＣＭＯＳ−ＦＥＯＬ−プロセスが、層３において、中間酸化物にまで実行されることを示す。選択的に、ＣＭＯＳ−ＦＥＯＬ−プロセスの代わりに、製作プロセス全体もまた実行され得る。製作プロセス全体は、選択トランジスタの電極領域およびメタライゼーション領域を前面から、前面のメモリキャパシタをウェハの前面から製作する。
【００１７】
図３によると、工程Ｂにおいて、異方性エッチングプロセスによって溝領域４が、ディスク１の後面から適切なエッチングストップ（例えば、ＳＯＩ）によって規定された深さにまで形成される。あるいは、エッチストップなしでも時間によってエッチングされ得る。
【００１８】
さらなる（選択的）工程Ｂ’によって、図４によると、障壁層５がディスク１の前面および後面上の領域全体にわたって堆積され得る。
【００１９】
図５は、ビア６が、ディスク１の後面から半導体層３内に位置するＣＭＯＳ選択トランジスタの電極領域（図６ｂにおけるｎ＋）にまでエッチングされることを示し、図６ａは、これらのビア６が、その後、例えば、ポリシリコン、タングステンまたは銅といった適切な導電性材料を用いて、導電性プラグ７を形成しながら充填されることを示す。図６ｂに示される、図６ａから拡大された領域ｂは、これらのプラグ７が、選択トランジスタ８の電極領域を半導体層３において接触接続させることを示す。
【００２０】
図７ａに示され、かつ図７ｂに拡大された図が示される、さらなる工程Ｄにより、第１のメモリキャパシタ１０がディスク１の後側から溝領域４に堆積された絶縁層１４が形成される。第１のメモリキャパシタ１０は、プラグ７によって選択トランジスタ８の電極領域ｎ＋と接続された第１の電極プレート１１、および第２の電極プレート１３を有し、２つの電極プレート１１と１３との間に強誘電体１２が位置する。
【００２１】
図８ａおよび図８ｂに示された工程Ｅは、ディスク１の前面から、選択トランジスタ８ごとに、選択トランジスタ８の同じ電極領域ｎ＋と接触接続するさらなるプラグ１７を形成する。さらなる工程Ｆにおいて、ディスク１の前面上に形成されたさらなる絶縁層２４において、第２のメモリキャパシタ２０が形成される。この第２のメモリキャパシタ２０は、電極プレート２１および２３から構成され、電極プレート２１と２３の間には強誘電層２２が位置する。選択トランジスタ８に面する第２のメモリキャパシタ２０の電極プレート２１は、ディスクの厚さ方向の反対側に位置する第１のメモリキャパシタ１０の電極プレート１１と同様に、プラグ１７によって選択トランジスタ８の同じｎ＋型電極領域と接触する。
【００２２】
原理的に、上述の製作工程Ａ〜Ｆは、上述の、および図１〜図８に示された順番にて実施され得る。代替的、および図に示されない製作方法は、すべて、ディスク１の前面から実行されるプロセス工程Ａ、ＥおよびＦをまとめ、かつこれらの工程は、次に続く工程Ｂ、ＣおよびＤの前に実行される。工程Ｂ、ＣおよびＤは、強誘電体メモリ構成の素子をディスク１の後面から形成する。
【００２３】
さらなる代替的（図示せず）製作方法において、両方のメモリキャパシタ１０、２０は、ディスクの両側から並行して製作され得、ここで、可能な限り多くの層および素子が同時にディスクの両面上に形成される。
【００２４】
さらに、図８ｂの拡大された図は、選択トランジスタ８の第２のｎ＋型電極極領域がさらなるプラグを介して、例えば、ビット線のメタライゼーションレベルと接続されることが示される。
【００２５】
本発明による製作方法により、選択トランジスタごとに、同じ選択トランジスタによって応答される２つのメモリキャパシタが、それぞれ、ディスク１の前面および後面に製作され得る。その結果、キャパシタ面、および、従って、同じチップ面における格納された電荷／分極が２倍になる。これは、信頼性の向上（より高いビット線信号）、またはチップ面のさらなる縮小に表れる。
【００２６】
強誘電体メモリの場合、上述の構想によって、アドレスごとに（すなわち、選択トランジスタごとに）２つのビットが格納され得る。このために、例えば、両方のメモリキャパシタ１０、２０の強誘電体薄膜１２、２２が異なった厚さで堆積される。その後、それらのメモリキャパシタの抗電圧（すなわち、分極への切り換えを開始する電圧）は、それぞれ、異なった値を有する。読み出し電圧の大きさに応じて、１つまたは２つのメモリキャパシタ１０、２０が応答される。対応する評価回路によって、アドレスの４つの状態（００、０１、１０、１１）を区別することが可能である。強誘電体の異なった厚さと並んで、両方のメモリキャパシタは、さらに、それらのキャパシタのキャパシタンス形成面またはそれらのキャパシタの材料、従って、格納された電荷／分極の点で区別され得る。従って、読み出しの際の電圧レベルは、メモリキャパシタのうち、高いのはどちらか、低いのはどちらか、あるいは、両方のメモリキャパシタが高いか、または低いかを逆推理することを可能にする。
【００２７】
ここで、当業者は、上述の方法工程が本発明にとって重要なプロセスのみを記載すること、および、従って、参照された図は、模式図にすぎないことを容易に理解する。当然、実際に、基板の後面に示された２つの溝４よりも多くの溝、および、各溝４内に、関連する２つのメモリキャパシタ１０、２０および選択トランジスタ８を有するセルが５つよりも多く形成される。
【００２８】
１      基板ディスク（ウェハ）
２      溝が掘られた酸化物または他のエッチングストップ層
３      ＣＭＯＳ−ＦＥＯＬの半導体
４      ディスク１の後面の溝が掘られた領域
５      障壁層
６      ビア
７      第１のプラグ
８      選択トランジスタ
１０    第１のキャパシタモジュール
１１、１２、１３  第１のキャパシタモジュール１０のキャパシタプレートおよび誘電体
１４    後面の絶縁層
１７    第２のプラグ
２０    第２のキャパシタモジュール
２１、２２、２３  第２のキャパシタモジュール２０のキャパシタプレートおよび誘電体
２４    ディスク１の前面の絶縁層
ｎ＋      選択トランジスタ８の電極領域
【図面の簡単な説明】
【図１】
図１は、本発明による製作方法の製作工程を、半導体基板ディスク（ウェハ）の部分の模式的断面図の形態で示す。
【図２】
図２は、本発明による製作方法の製作工程を、半導体基板ディスク（ウェハ）の部分の模式的断面図の形態で示す。
【図３】
図３は、本発明による製作方法の製作工程を、半導体基板ディスク（ウェハ）の部分の模式的断面図の形態で示す。
【図４】
図４は、本発明による製作方法の製作工程を、半導体基板ディスク（ウェハ）の部分の模式的断面図の形態で示す。
【図５】
図５は、本発明による製作方法の製作工程を、半導体基板ディスク（ウェハ）の部分の模式的断面図の形態で示す。
【図６ａ】
図６ａは、本発明による製作方法の製作工程を、半導体基板ディスク（ウェハ）の部分の模式的断面図の形態で示す。
【図６ｂ】
図６ｂは、本発明による製作方法の製作工程を、半導体基板ディスク（ウェハ）の部分の模式的断面図の形態で示す。
【図７ａ】
図７ａは、本発明による製作方法の製作工程を、半導体基板ディスク（ウェハ）の部分の模式的断面図の形態で示す。
【図７ｂ】
図７ｂは、本発明による製作方法の製作工程を、半導体基板ディスク（ウェハ）の部分の模式的断面図の形態で示す。
【図８ａ】
図８ａは、本発明による製作方法の製作工程を、半導体基板ディスク（ウェハ）の部分の模式的断面図の形態で示す。
【図８ｂ】
図８ｂは、本発明による製作方法の製作工程を、半導体基板ディスク（ウェハ）の部分の模式的断面図の形態で示す。
【図４】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【手続補正書】
【提出日】平成15年1月14日(2003.1.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積強誘電体半導体メモリ構成またはＤＲＡＭ半導体メモリ構成をディスク基板（１）上に製作する方法であって、メモリセルごとに一つの選択トランジスタ（８）と、該選択トランジスタ（８）によって応答可能な２つのメモリキャパシタ（１０、２０）とが形成され、該２つのメモリキャパシタ（１０、２０）は、該各メモリセルについて、該ディスク基板（１）の前面および後面から、それぞれ形成される、方法であって、
Ａ  基板ディスク（１）を準備し、かつ該選択トランジスタ（８）の電極領域をＣＭＯＳトランジスタとして該ディスクの前面から形成する工程と、
Ｂ  該ディスクの後面において溝領域（４）をエッチングする工程と、
Ｃ  該溝領域（４）内に第１の導電性プラグ（７）を形成して、該第１のプラグ（７）が、工程Ａにて形成された該選択トランジスタ（８）の電極領域（ｎ＋）と接触接続するようにする工程と、
Ｄ  該溝領域（４）において、第１のメモリキャパシタ（１０）を該ディスクの後面から形成して、該選択トランジスタ（８）の電極領域（ｎ＋）に面する第１のメモリキャパシタ（１０）の電極プレート（１１）が、工程Ｃにて形成されたプラグ（７）によって、該選択トランジスタ（８）の該上述の電極領域（ｎ＋）と導電性接続されるようにする工程と、
Ｅ  第２の導電性プラグ（１７）を該ディスク（１）の該前面から形成して、該第２のプラグ（１７）が該選択トランジスタ（８）の該同じ電極領域（ｎ＋）と接触接続されるようにする工程と、
Ｆ  第２のメモリキャパシタ（２０）を該ディスク（１）の該前面から形成して、該選択トランジスタ（８）の該電極領域（ｎ＋）に面する該第２のメモリキャパシタ（２０）の電極プレート（２１）が、該選択トランジスタ（８）の該電極領域（ｎ＋）と、工程Ｅにて形成された該第２のプラグ（１７）によって接触接続されるようにする工程とを特徴とする、方法。
【請求項２】
前記工程Ａ〜Ｆは、この順番どおりに実行されることを特徴とする、請求項１に記載の製作方法。
【請求項３】
前記工程Ａ、ＥおよびＦがまとめられ、前記工程Ｂ、ＣおよびＤの前に実行されることを特徴とする、請求項１に記載の製作方法。
【請求項４】
前記第１のメモリキャパシタ（１０）は、前記溝領域（４）内で前記ディスク後面から導入され、該第１のメモリキャパシタ（１０）を覆う第１の絶縁層（１４）は、電気的に絶縁され、次に続くプロセス工程による破損から保護されることを特徴とする、請求項１〜３のいずれか１つに記載の製作方法。
【請求項５】
前記第２のメモリキャパシタ（２０）は、前記ディスク（１）の前記前面上に設けられた該第２のメモリキャパシタを覆う第２の絶縁層（２４）によって、電気的に絶縁され、次に続くプロセス工程による破損から保護されることを特徴とする、請求項１〜４のいずれか１つに記載の製作方法。
【請求項６】
強誘電体メモリ構成の場合、前記メモリキャパシタ（１０、２０）の強誘電体薄膜（１２、２２）は、異なった厚さで形成されることを特徴とする、請求項１〜５のいずれか１つに記載の製作方法。
【請求項７】
強誘電体メモリ構成の場合、前記２つのメモリキャパシタ（１０、２０）のキャパシタ形成面は、異なった大きさで形成されることを特徴とする、請求項１〜５のいずれか１つに記載の製作方法。
【請求項８】
強誘電体メモリ構成の場合、特に、前記両方のメモリキャパシタ（１０、２０）の前記強誘電体薄膜（１２、２２）の材料は、それぞれ異なった化学組成で形成されることを特徴とする、請求項１〜５のいずれか１つに記載の製作方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、請求項１の前提部に記載の集積半導体メモリ構成を製作する方法に関する。このような方法は、ＪＰ  ０５２４３５２１  Ａ号と同時に関連する要約から公知である。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
ＤＥ  ３８  ４０  ５５９  Ａ１号において、半導体メモリデバイス、およびこの半導体メモリデバイスのために提供される製作方法が記載される。この出願において、ＭＯＳＦＥＴとして実行された選択トランジスタのソース電極またはドレイン電極と接続されるメモリキャパシタンス素子がシリコン基板の後側から形成される。メモリキャパシタンス素子は、トレンチキャパシタとしてシリコン基板の後側から製作された溝内に形成される。
ＵＳ−Ａ−５，６８４，３１６号は、セルトランジスタの上部および下部に形成された２つのメモリキャパシタを記載する。このメモリキャパシタを形成するために用いられる、この出願に記載される方法は、最初に、第１の基板の上面に第１のメモリキャパシタが形成されて進められる。第１のメモリキャパシタの構造は、その後、第２の基板と接続され、その結果生じた構造が回転されるので、これまでの上面が下方へ向く。次に、２つのトランジスタからなるセルトランジスタ構造が形成され、最後に、この構造の上に第２のメモリキャパシタが製作される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明の課題は、ＤＲＡＭまたは強誘電体半導体メモリ構成の製作方法を提示して、メモリセルのより高い実装密度が可能にされるか、または同じセル面において、明らかにより高い読み出し信号が達成されるようにすることである。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本課題を解決するために、本発明は、重要な局面に従って、集積強誘電体半導体メモリ構成またはＤＲＡＭ半導体メモリ構成をディスク基板上に製作する方法を提示する。この方法の場合、メモリセルごとに１つの選択トランジスタ、および選択トランジスタによって応答可能な２つのメモリキャパシタが形成され、かつ各メモリセルについて２つのメモリキャパシタが、それぞれ、基板の前面および後面から形成される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本方法は、
Ａ  基板ディスクを準備し、かつ選択トランジスタの電極領域をＣＭＯＳトランジスタとしてディスクの前面から形成する工程と、
Ｂ  ディスクの後面において溝領域をエッチングする工程と、
Ｃ  溝領域内に第１の導電性プラグを形成して、第１のプラグが、工程Ａにて形成された選択トランジスタの電極領域と接触接続するようにする工程と、
Ｄ  溝領域において、第１のメモリキャパシタをディスクの後面から形成して、選択トランジスタの電極領域に面する第１のメモリキャパシタの電極プレートが、工程Ｃにて形成されたプラグによって、選択トランジスタの上述の電極領域と導電性接続されるようにする工程と、
Ｅ  第２の導電性プラグをディスクの前面から形成して、第２のプラグが選択トランジスタの同じ電極領域と接触接続されるようにする工程と、
Ｆ  第２のメモリキャパシタをディスクの前面から形成して、選択トランジスタのこの電極領域に面する第２のメモリキャパシタの電極プレートが、選択トランジスタのこの電極領域と、工程Ｅにて形成された第２のプラグによって接触接続されるようにする工程を特徴とする。




【国際調査報告】
2004516687.tif 000022
2004516687.tif 000023
2004516687.tif 000024
2004516687.tif 000025