(57)【要約】【解決手段】受信器または送信器における可変利得要素（すなわち、可変利得増幅器またはＶＧＡ）の利得を（ｄＢが）線形的に調節する技術。入力制御信号は、制御信号を調節する調節回路に提供され、さまざまな信号特性を実現する。入力制御信号は、特定の範囲の値に限定され、温度補償され、供給電圧に調整（または正規化）され、オフセットによりシフトされ、または他の方法で処理される。調節された信号は、次に、１組の指数関連信号を発生させるリニアライザの入力ステージに提供される。これは、例えば、調節された制御信号が差動増幅器の入力に印加され、差動増幅器からのコレクタ電流が指数関連信号を含む差動増幅器を使用して実現される。リニアライザ内の出力ステージは、指数関連信号を受信し、これに応答して、利得制御信号を発生させる。出力ステージを可変利得要素の利得ステージにほぼ整合させることにより、および出力ステージにより発生した利得制御信号を使用することにより、ＶＧＡの利得伝達関数は、指数関連信号の利得伝達関数に近似する。【選択図】図１
2004511943.tif 000002
【特許請求の範囲】
【請求項１】
可変利得要素に制御信号を提供するリニアライザ回路であって、
入力信号を受信して指数関連信号を発生させる第１の回路と、
第１の回路に結合され、指数関連信号を受信して、この受信された指数関連信号に応答した制御信号を発生させる第２の回路であって、可変利得要素内の利得回路とほぼ整合する第２の回路とを具備するリニアライザ回路。
【請求項２】
第１の回路は差動増幅器を具備する請求項１記載のリニアライザ回路。
【請求項３】
差動増幅器は１対のトランジスタを具備し、指数関連信号はこの１対のトランジスタによって伝えられる１組の電流を具備する請求項２記載のリニアライザ回路。
【請求項４】
第２の回路は差動増幅器を具備する請求項１記載のリニアライザ回路。
【請求項５】
差動増幅器は、共通点で共に結合された１対のトランジスタを具備し、指数関連信号の１つはトランジスタの一方に提供され、指数関連信号の他方は共通点に提供される請求項４記載のリニアライザ回路。
【請求項６】
指数関連信号の１つを提供されたトランジスタのベースおよびコレクタは、共に結合されている請求項５記載のリニアライザ回路。
【請求項７】
第２の回路は、指数関連信号の１つを提供されたトランジスタのベースとコレクタとの間に結合されたバッファをさらに具備する請求項６記載のリニアライザ回路。
【請求項８】
第２の回路は、差動増幅器の抵抗特性を可変利得要素内の利得回路の抵抗特性に整合させる差動増幅器に結合された１組の抵抗をさらに具備する請求項４記載のリニアライザ回路。
【請求項９】
第２の回路は、１対のトランジスタのベースに結合された１組の抵抗をさらに具備する請求項５記載のリニアライザ回路。
【請求項１０】
第２の回路は、１対のトランジスタのエミッタに結合された１組の抵抗をさらに具備する請求項５記載のリニアライザ回路。
【請求項１１】
入力信号は、上方の限度および下方の限度によって定められた範囲の値の中にあるよう調節される請求項１記載のリニアライザ回路。
【請求項１２】
入力信号は、指数関連信号の比が温度変化に対してほぼ不変であるよう温度補償される請求項１記載のリニアライザ回路。
【請求項１３】
入力信号は、連続的に調節可能である請求項１記載のリニアライザ回路。
【請求項１４】
入力信号は、個々のステップでさらに調節可能である請求項１３記載のリニアライザ回路。
【請求項１５】
可変利得要素に制御信号を提供するリニアライザ回路であって、
前のステージからの入力制御信号または出力制御信号を受信して、指数関連信号を発生させる第１の回路と、
第１の回路に結合され、指数関連信号を受信して、受信された指数関連信号に応答して出力信号を発生させる第２の回路とをそれぞれ具備する複数の回路のステージを有し、ここで、第２の回路は可変利得要素内の利得回路とほぼ整合し、
各ステージは、線形伝達関数を全部の伝達関数の一部に提供するよう構成されているリニアライザ回路。
【請求項１６】
利得制御信号を可変利得要素に提供する利得制御回路であって、
入力制御信号を受信して調節し、調節された制御信号を発生させる調節回路と、
調節回路に結合され、調節された制御信号を受信し、処理して利得制御信号を発生させるリニアライザ回路であって、利得制御信号が特定の範囲の値にわたって、ｄＢ的にほぼ線形な利得伝達関数を可変利得要素内に提供するリニアライザ回路とを具備する利得制御回路。
【請求項１７】
リニアライザ回路は、
調節された制御信号を受信して、１組の指数関連信号を発生させる第１の差動増幅器と、
第１の差動増幅器に結合され、指数関連信号を受信して利得制御信号を発生させる第２の差動増幅器とを具備する請求項１６記載の利得制御回路。
【請求項１８】
調節回路は、
入力制御信号を受信し、上方の限度および下方の限度によって定められた範囲の値に限定されているクリップされた制御信号を提供するクリッパ回路を具備する請求項１６記載の利得制御回路。
【請求項１９】
調節回路は、
入力制御信号を受信し、可変利得要素における利得伝達関数が温度変化に対してほぼ不変であるよう温度補償された信号を提供する温度補償回路を具備する請求項１６記載の利得制御回路。
【請求項２０】
調節回路は、
信号を合成して調節された制御信号を発生させる加算器であって、トリム信号と入力制御信号とを受信する加算器を具備する請求項１６記載の利得制御回路。
【請求項２１】
直列に結合され、アナログ信号を受信するよう作動する少なくとも１つの可変利得要素であって、それぞれが、各利得制御信号に基づいて特定の利得をアナログ信号に提供する少なくとも１つの可変利得要素と、
少なくとも１つの可変利得要素に結合された少なくとも１つの利得制御回路とを具備するアナログ信号処理回路であって、
この少なくとも１つの利得制御回路の１つ以上は、
入力制御信号を受信し、処理して、利得制御信号を発生させるリニアライザ回路であって、利得制御信号が特定の範囲の値にわたって、ｄＢ的にほぼ線形な利得伝達関数を可変利得要素内に提供するリニアライザ回路を有する回路。
【請求項２２】
少なくとも１つの可変利得要素の１つ以上は、可変利得増幅器である請求項２１記載の回路。
【請求項２３】
利得制御回路は、
入力信号を受信して、クリップされた制御信号を発生させるクリッパ回路をさらに有し、
リニアライザ回路は、クリップされた制御信号を受信して処理するよう構成され、利得伝達関数は、入力制御信号が高いしきい値を超えるときは上方の利得を、入力制御信号が低いしきい値を下回るときは下方の利得を含む請求項２１記載の回路。
【請求項２４】
利得制御回路は、
入力制御信号およびトリム信号を受信し、これらの信号を合成して合成された制御信号を発生させる加算器をさらに有し、
リニアライザ回路は、合成された制御信号を受信して処理するよう構成され、利得伝達関数は、トリム信号の値に基づいて垂直方向に調節可能である請求項２１記載の回路。
【請求項２５】
利得制御回路は、
入力制御信号を受信して、温度補償された信号を提供する温度補償回路をさらに有し、
リニアライザ回路は、温度補償された信号を受信して処理するよう構成され、利得伝達関数は、温度変化に対してほぼ不変である請求項２１記載の回路。
【請求項２６】
請求項２１の処理回路を具備する送信器。
【請求項２７】
請求項２１の処理回路を具備する受信器。
【請求項２８】
セルラ電話機における送信器であって、
直列に結合され、アナログ信号を受信するよう作動する少なくとも１つの可変利得要素であって、それぞれが、各利得制御信号に基づいて特定の利得をアナログ信号に与える少なくとも１つの可変利得要素と、
少なくとも１つの可変利得要素に結合された少なくとも１つの利得制御回路とを具備し、
この少なくとも１つの利得制御回路の１つ以上は、
入力制御信号を受信して、クリップされた制御信号を発生させるよう構成されたクリッパ回路と、
クリップされた制御信号およびトリム信号を受信し、これらの信号を合成して合成された制御信号を発生させる加算器と、
合成された制御信号を受信して処理し、利得制御信号を発生させるよう構成されたリニアライザ回路であって、利得制御信号が特定の範囲の値にわたって、ｄＢ的にほぼ線形な利得伝達関数を可変利得要素内に提供するリニアライザ回路を具備する送信器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信回路に関する。特に、本発明は、可変利得増幅器の利得を調節するための新規で改良された技術に関する。
【０００２】
【従来の技術】
可変利得増幅器（ＶＧＡ）は一般的に、通信受信器および通信送信器において使用され、例えば、作動状態、システム要求条件、または他の要因にしたがって、調節可能な利得を提供し、これにより、変更可能な信号振幅が提供される。特に、自身の出力電力をある範囲で調節することが要求される送信器もある。この電力調節を要求しているアプリケーションの１つは、符号分割多元接続（ＣＤＭＡ）通信システムである。
【０００３】
ＣＤＭＡシステムにおいて、各ユーザからの信号は、システム帯域幅全体（例えば、１．２２８８ＭＨｚ）にわたってスペクトルに拡散される。したがって、各送信ユーザから送信された信号は、システムにおける他のユーザから送信された信号への干渉として作用する。システム容量を増加させるために、各送信遠隔局の出力電力は、他のユーザへの干渉を最小にしながら、要求されたレベルの性能（例えば、特定のビット誤り率）が維持されるように調節される。
【０００４】
遠隔局から送信された信号は、経路損失およびフェーディングを含む、さまざまな伝送現象による影響を受ける。これらの現象は、送信電力を制御する必要性とともに、要求される送信電力の制御範囲に難しい基準を課すかもしれない。実際、ＣＤＭＡシステムに関して、各遠隔局送信器は一般的に、８５ｄＢより大きい範囲にわたって、その出力電力を調節することのできる性能で設計されている。
【０００５】
ＣＤＭＡ遠隔局に関する電力調節は、一般的に、送信信号経路中の１つ以上の可変利得増幅器によって提供される。電力調節は、通常、一般的に指定される増分で行われる。例えば、ＩＳ‐９５‐Ａ標準規格に準拠するＣＤＭＡ遠隔局に対して、０．５ｄＢの増分で出力電力が調節される。
【０００６】
電力調節の基準および他のシステムに容易に準拠するために、送信信号経路中で、少なくとも１つの可変利得増幅器の利得を（ｄＢについて）線形的に調節できることが好ましい。制御電圧と対照してｄＢ的に線形な利得は、指数的な利得伝達関数に対応する。いくつかのＶＧＡ設計では、指数的な利得は、差動入力制御電圧に応じて指数的に変化する出力電流を提供する差動増幅器ステージを用いて実現される。差動増幅器についての伝達関数は、ｄＢはほぼ線形であるが、大きな制御電圧では圧縮している。
【０００７】
【発明が解決しようとする課題】
ｄＢ的に線形でない伝達関数を有するＶＧＡは、性能の劣化を生じるおそれがある。例えば、“歪んだ”（すなわち、線形でない）伝達関数は、送信出力電力を正確に特定のレベルに設定することを、より困難にさせるかもしれない。ＣＤＭＡシステムでは、この不正確さが、特定の遠隔局に対して、（出力電力の設定が低すぎる場合には）性能の劣化、あるいは（出力電力の設定が高すぎる場合には）より低いシステム容量をもたらすかもしれない。歪んだ伝達関数は、ＶＧＡの利得の傾きに依存する他の回路（例えば、ＡＧＣループ）に影響を与えるおそれもある。例えば、制御電圧と対照して非線形な利得は、大きな傾きをもたらし、送信された信号により容易に雑音を伝達させる。大きな利得の傾きは、ＡＧＣループの安定性を妨害するおそれもある。
【０００８】
ｄＢ的に線形なＶＧＡを使用することにより、さまざまな利点が得られるであろう。例えば、ｄＢ的に線形なＶＧＡは、ＲＦ較正の要求を低減させることができる。ｄＢ的に線形なＶＧＡからの電圧はＡＧＣループへ提供され、いくつかのアプリケーションにおいて有用なログ（振幅）検出器を発生させることもできる。
【０００９】
このように、可変利得要素の（ｄＢ的に）線形な調節を可能にする技術が強く望まれている。
【課題を解決するための手段】
本発明は、受信器または送信器において、可変利得要素（すなわち、可変利得増幅器またはＶＧＡ）の利得を、（ｄＢについて）線形的に調節する技術を提供する。入力制御信号は制御信号を調節する調節回路に提供され、さまざまな信号特性が達成される。例えば、入力制御信号は、特定の範囲の値に限定され、温度補償され、供給電圧に調整（正規化）され、オフセットによりシフトされ、または他の方法で処理されてもよい。調節された信号は、次に、１組の指数関連信号を発生させるリニアライザの入力ステージに提供される。これは、例えば差動増幅器を使用して実現されてもよく、この差動増幅器の入力には調節された制御信号が印加され、差動増幅器からのコレクタ電流は指数関連信号を含んでいる。差動増幅器は、例えば、ＢＪＴ差動対で構成されていてもよい。リニアライザ内の出力ステージは指数関連信号を受信し、これに応答して利得制御信号を発生させる。出力ステージを可変利得要素の利得ステージへほぼ整合することにより、および、出力ステージによって発生させられた利得制御信号を使用することにより、ＶＧＡの利得伝達関数を指数関連信号の利得伝達関数に近似させることができる。
【００１０】
本発明の実施形態は、可変利得要素に制御信号を提供するリニアライザ回路を提供する。リニアライザは、第２の回路に結合された第１の回路を含む。第１の回路は、入力信号を受信して、指数関連信号を発生させるよう構成される。第２の回路は、指数関連信号を受信して、受信された指数関連信号に応答して制御信号を発生させるよう構成される。第２の回路は、可変利得要素の中の利得回路とほぼ整合する。特定の構成で、第１の回路または第２の回路、あるいはこの両者は、それぞれ差動増幅器を用いて構成されていてもよい。改良された性能に関して、第２の回路は、可変利得要素の利得ステージと（できる限り密接に）整合されることができる。入力信号も調整されて、特定な範囲の値に限定され、温度補償され、連続的に調節可能であり、個々のステップで調節可能であり、個々のステップで垂直にオフセットされている等の、さまざまな信号特性を達成することができる。
【００１１】
本発明の別の実施形態は、可変利得要素に利得制御信号を提供する利得制御回路を提供する。利得制御回路は、リニアライザ回路に結合された調節回路を含む。調節回路は、入力制御信号を受信して調節し、調節された制御信号を発生させるよう構成されている。リニアライザ回路は、調節された制御信号を受信して処理し、利得制御信号を発生させるよう構成されている。利得制御信号は、特定の範囲の値にわたって、ｄＢ的にほぼ線形な利得伝達関数を可変利得要素内に提供する。調節回路は、クリッパ回路、温度補償回路、加算器、および他の回路を全く含まないか、いくつか含んでいてもよい。クリッパ回路は、入力信号を受信して、上方の限度および下方の限度によって定められた範囲の値に限定されるクリップされた信号を提供するよう構成されている。温度補償回路は、入力信号を受信して、可変利得要素における利得伝達関数が温度変化に対してほぼ不変であるような温度補償信号を提供するよう構成されている。加算器は、入力信号およびトリム信号を受信し、これらの信号を合成して、合成された信号を発生させるよう構成されている。これらの回路は、異なる順序で配列されてもよい。
【００１２】
本発明のさらに別の実施形態は、アナログ信号を処理する回路を提供する。処理回路は直列に結合され、アナログ信号を受信するよう作動する少なくとも１つの可変利得要素を含む。各可変利得要素は、それぞれの利得制御信号に基づいてアナログ信号に特定の利得を提供する。処理回路は、可変利得要素に結合された少なくとも１つの利得制御回路も含む。一般的に、各可変利得要素に１つの利得制御回路が提供される。１つ以上の利得制御回路は、リニアライザ回路を含むよう設計されてもよい。リニアライザ回路は、入力制御信号を受信して処理し、利得制御信号を発生させるよう構成される。利得制御信号は、特定の範囲の値にわたって、その利得制御信号を受信するよう作動する可変利得要素に、（ｄＢ的に）ほぼ線形な利得伝達関数を提供する。利得制御回路はさらに、リニアライザ回路に結合された調節回路を含むよう設計されてもよい。調節回路は、クリッパ回路、温度補償回路、加算器、および他の回路を全く含まないか、いくつか含むことができる。処理回路は、セルラ電話機等で使用可能な受信器または送信器の中などに含まれていてもよい。
【００１３】
【発明の実施の形態】
本発明の特徴、目的および効果は、同一の参照文字が全体を通して対応したものを識別している図面を参照すれば、後述の詳細な説明からより明らかになるであろう。
【００１４】
図１は、送信器１００の実施形態の簡単なブロック図を示す。デジタルプロセッサ１１０はデータを発生させ、そのデータを符号化して変調し、デジタル的に処理されたデータをアナログ信号に変換する。アナログ信号は、信号をバッファするベースバンド（ＢＢ）バッファ１２２に提供され、バッファされた信号をミクサ１２４に提供する。ミクサ１２４はさらに、中間周波数（ＩＦ　ＬＯ）で局所的なシヌソイドを受信し、ＩＦ　ＬＯを用いて、バッファされたベースバンド信号をアップコンバートしてＩＦ信号を発生させる。ＩＦ信号は、ＩＦ可変利得増幅器（ＩＦ　ＶＧＡ）１２６に提供され、このＩＦ　ＶＧＡ１２６は、利得制御回路１３０からの利得制御信号１２８によって決定された利得で、信号を増幅する。増幅されたＩＦ信号はフィルタ１３２に提供され、このフィルタ１３２は、ＩＦ信号をフィルタして帯域外雑音および余計な信号を除去する。
【００１５】
フィルタされたＩＦ信号は、ＩＦバッファ１４２に提供される。このＩＦバッファ１４２は、信号をバッファしてバッファされたＩＦ信号をミクサ１４４に提供する。ミクサ１４４はさらに、無線周波数（ＲＦ　ＬＯ）で局所的なシヌソイドを受信し、ＲＦ　ＬＯを用いてバッファされたＩＦ信号をアップコンバートして、ＲＦ信号を発生させる。ＲＦ信号は、ＲＦ　ＶＧＡ１４６に提供される。このＲＦ　ＶＧＡ１４６は、利得制御回路１３０からの利得制御信号１４８により決定された利得で、信号を増幅する。増幅されたＲＦ信号は、要求された信号ドライブを提供する電力増幅器（ＰＡ）１５０に提供される。ＰＡ１５０の出力は、アイソレータおよびデュプレクサを介してアンテナに結合される（これら３つの要素のどれも、図１に示されていない）。
【００１６】
図２は、可変利得増幅器に関して、利得伝達関数２１０ａから２１０ｅの特定（かつ理想）の組の図を示す。実施形態において、各利得伝達関数は、低および高制御電圧で固定された利得、並びに、中間の制御電圧にわたって線形なｄＢ利得を有する。図２に示すように、利得伝達関数２１０ａは、ＶＬＯＷより低い制御電圧についてＡＶｍｉｎ、ＶＨＩＧＨより高い制御電圧についてＡＶｍａｘの利得を有し、ＶＬＯＷとＶＨＩＧＨとの間の制御電圧ついて｛（ＡＶｍａｘ−ＡＶｍｉｎ）／（ＶＨＩＧＨ−ＶＬＯＷ）｝の利得の傾きを有する。特定の実施形態において、ＶＬＯＷは、最大目盛電圧の６分の１に設定され、ＶＨＩＧＨは、最大目盛電圧の６分の５に設定される。特定の実施形態において、利得伝達関数２１０ａから２１０ｅは、ＶＨＩＧＨおよびＶＬＯＷの近くでよりラウンドになる。
【００１７】
改良された雑音および線形性の性能について、個々の利得量によって利得伝達関数を垂直にずらしてもよいことが、ときには好ましい。図２に示すように、利得伝達関数は形状は同様であるが、上方または下方へずらされる。
【００１８】
図３Ａは、簡単な差動増幅器３１０の模式図を示し、この差動増幅器３１０は、ほぼ指数的な（またはｄＢ的に線形な）利得伝達関数を提供するために用いることができる。差動増幅器３１０は、エミッタで共に結合され、電流源３１２に結合された１対のトランジスタ３１０ａおよび３１０ｂを含む。差動入力制御電圧ＶＩＰおよびＶＩＮは、それぞれ、トランジスタ３１０ａおよび３１０ｂのベースに提供される。トランジスタ３１０ｂのコレクタからの出力電流ＩＯＵＴは、制御電圧によって変化し、差動増幅器の伝達関数は、次のように表される：
【数１】
2004511943.tif 000003
ここで、ＶＩ＝ＶＩＰ−ＶＩＮ、かつＶＴは、次のように表される熱電圧である：
【数２】
2004511943.tif 000004
ここで、ｋはボルツマン定数、Ｔは温度（ケルビン）、ｑは電子電荷である。ＶＴは温度従属の項であり、３００ケルビンで、ほぼ
【数３】
2004511943.tif 000005
であってもよい。
【００１９】
図３Ｂは、式（１）における伝達関数の対数の図を示す。大きな正の制御電圧（すなわち、ＶＩ≫ＶＴ）については、式（１）の分母は１．０に近づき、差動増幅器３１０の利得はその分子によって決定され、ｄＢ的にほぼ線形である。大きな負の制御電圧（すなわち、ＶＩ≪−ＶＴ）については、分母における指数的な項が大きくなり始め、差動増幅器３１０の利得は利得１．０へと圧縮される。こうして、差動増幅器の利得伝達関数は、限定された範囲の制御電圧にわたって、ｄＢ的にほぼ線形となる。
【００２０】
図４は、利得制御回路４００の実施形態のブロック図を示す。この利得制御回路４００は、可変利得増幅器（ＶＧＡ）の（ｄＢ的に）線形な調節を処理する利得制御信号ＶＧを発生させる。図１を参照すると、送信信号経路は、複数のＶＧＡを含むことができる。一般的に、各ＶＧＡ用の利得制御信号を発生させるよう１つの利得制御回路が提供される。こうして、利得制御回路１３０は、複数の利得制御回路４００（すなわち、各ＶＧＡについて１つ）、または他のタイプの利得制御回路とともに任意の数の利得制御回路４００を含むことができる。代りに、利得制御回路は、複数のＶＧＡで共有されてもよい。
【００２１】
図４に示される特定の実施形態において、利得制御回路４００は、リニアライザ４２２と直列に結合された調節回路４１０を含む。調節回路４１０は、入力制御信号ＶＣＴＲＬを受信し、調節して、調節された制御信号ＶＣを提供する。調節された制御信号は、調節回路４１０の特定の設計にしたがって、さまざまな特性を有していてもよい。例えば、調節された制御信号は、（１）特定の範囲の値に限定（すなわち、クリップ）され、（２）特定のオフセット量によって上方へまたは下方へ調節することができ、（３）温度補償され、（４）供給電圧にしたがって調整（すなわち、“正規化”）されてもよい。リニアライザ４２２は、調節された制御信号ＶＣを受信し、ＶＧＡを駆動する利得制御信号ＶＧを発生させる。
【００２２】
調節回路４１０の中で、入力制御信号ＶＣＴＲＬは、電圧電流コンバータ（Ｖ‐トゥ‐Ｉ）４１２に提供される。この電圧電流コンバータは、制御信号を制御電流ＩＣＴＲＬに変換する。同様に、電圧電流コンバータ４１４に入力トリム信号ＶＴＲＩＭが提供される。この電圧電流コンバータ４１４は、トリム信号をトリム電流ＩＴＲＩＭに変換する。制御電流ＩＣＴＲＬは、電流信号をクリップするクリッパ回路４１６に提供され、必要により、特定の範囲の値に信号を維持する。クリップされた電流信号およびトリム電流ＩＴＲＩＭは、加算器４１８に提供される。加算器４１８は電流を合成して、電流電圧（Ｉ‐ｔｏ‐Ｖ）コンバータ４２０に提供される合成電流ＩＳＵＭを発生させる。コンバータ４２０は、合成電流ＩＳＵＭに基づいて、調節された制御信号ＶＣを発生させ、この調節された制御信号をリニアライザ４２２に提供する。コンバータ４２０はさらに、制御信号に対して温度補償を行う。
【００２３】
リニアライザ４２２は、調節された制御信号ＶＣに応答し、ＶＧＡ（図４に示されていない）の利得を（ｄＢが）線形的に制御する、利得制御信号ＶＧを発生させる。基準発生器４３０は供給電圧ＶＤＤを受け、温度と供給を補償された基準源（例えば、帯域間隔基準回路）を使用して、１組のバイアス電流および電圧を発生させ、このバイアス電流および電圧をそれぞれの回路に提供する。
【００２４】
図４は、調節回路４１０の特定の実施形態を示す。信号特性の異なる組を提供する、異なる設計が実現されてもよく、本発明の範囲内である。さらに、リニアライザは調節回路なしに作動してもよい。
【００２５】
図５は、電圧電流コンバータ４１２および４１４、クリッパ回路４１６、並びに加算器４１８の特定の実施形態の模式図を示す。制御信号ＶＣＴＲＬおよびトリム信号ＶＴＲＩＭは、それぞれ、抵抗５１２および５１４の一端に提供される。抵抗５１２および５１４の他端は、それぞれ、電流源５１６および５１８に結合する。抵抗および電流源は、制御およびトリム電圧を制御およびトリム電流に変換する役目を果たす。
【００２６】
増幅器５２２は、非逆変換入力端子で中間目盛電圧ＶＭＩＤを受ける。増幅器５２２の出力は、Ｎ‐チャネルトランジスタ５２６および５２８のゲートに結合する。Ｎ‐チャネルトランジスタ５２８の電源は、増幅器５２２の逆変換入力に結合して、フィードバック経路を形成する。Ｎ‐チャネルトランジスタ５２６および５２８の電源は、それぞれ、電流源５１６および５１８に結合する。Ｎ‐チャネルトランジスタ５２６および５２８のドレインは、それぞれ、電流ミラー回路５３２および５３４の基準経路に結合する。電流ミラー回路５３２は、Ｐ‐チャネルトランジスタ５３２ａおよび５３２ｂによって形成され、電流ミラー回路５３４は、Ｐ‐チャネルトランジスタ５３４ａおよび５３４ｂによって形成される。
【００２７】
図５に示される実施形態において、制御信号ＶＣＴＲＬは、シングルエンドされ、増幅器５２２によって中間目盛電圧ＶＭＩＤと比較される。中間目盛電圧は、シングルエンドされた信号からの差動信号（または相補信号）の発生を容易にする。中間目盛電圧は、上述の基準発生器４３０によって発生させられてもよい。差動制御信号ＶＣＴＲＬ（すなわち、ＶＣＴＲＬ＋およびＶＣＴＲＬ−を含む）について、制御信号の１つが増幅器５２２の非逆変換入力に提供されてもよいが、代りに、差動入力ステージが使用されてもよい。
【００２８】
電流ミラー回路５３４の基準経路（すなわち、Ｐ‐チャネルトランジスタ５３４ａを介する）における制御電流ＩＣＴＲＬは制御信号ＶＣＴＲＬと関連する。この制御電流ＩＣＴＲＬは、その後、必要により、これに続くクリッパ回路によってクリップされる。
【００２９】
図５に示される実施形態において、クリッパ回路は、電流源５３６および５４２、並びに、電流ミラー回路５３８および５４４を含む。電流ミラー回路５３４のミラー経路（すなわち、Ｐ‐チャネルトランジスタ５３４ｂを介する）は、電流源５３６と直列に、電流ミラー回路５３８の基準経路と並列に結合する。電流ミラー回路５３８のミラー経路（すなわち、Ｐ‐チャネルトランジスタ５３８ｂを介する）は、電流源５４２と直列に、電流ミラー回路５４４の基準経路と並列に結合する。電流ミラー回路５４４のミラー経路（すなわち、Ｐ‐チャネルトランジスタ５４４ｂを介する）における電流は、クリップされた制御電流である。
【００３０】
図６Ａは、クリッパ回路の簡単なモデルの模式図を示す。このモデルにおいて、電流源６３６、６４２、および６５０は、図５における電流源５３６、５４２、および５５０に対応し、電流ミラー回路６３８および６４４は、電流ミラー回路５３８および５４４に対応する。入力電流ｘは、電流源６３４によって表される。入力電流ｘが電流源６３６の電流ｘ１より大きいとき、Ｐ‐チャネルトランジスタ６３８ａはターンオフし、Ｐ‐チャネルトランジスタ６３８ｂを通る電流は、ほぼゼロである。代りに、入力電流ｘが電流ｘ１より小さいとき、Ｐ‐チャネルトランジスタ６３８ｂを通る電流は、ｙ＝ｆ（ｘ）＝α（ｘ１−ｘ）であり、ここで、αは、Ｐ‐チャネルトランジスタ６３８ａおよび６３８ｂのサイズの比によって決定される換算係数である。
【００３１】
同様に、電流ｙが電流源６４２の電流ｙ１より大きいとき、Ｐ‐チャネルトランジスタ６４４ａはターンオフし、Ｐ‐チャネルトランジスタ６４４ｂを通る電流は、ほぼゼロである。代りに、電流ｙが電流ｙ１より小さいとき、Ｐ‐チャネルトランジスタ６４４ｂを通る電流は、ｚ＝ｇ（ｙ）＝β（ｙ１−ｙ）であり、ここで、βは、Ｐ‐チャネルトランジスタ６４４ａおよび６４４ｂのサイズの比によって決定されるもう一つの換算係数である。伝達関数は、次のように要約される：
【数４】
2004511943.tif 000006
および
【数５】
2004511943.tif 000007
式（３）および式（４）は、次のように合成され、表される：
【数６】
2004511943.tif 000008
【００３２】
図６Ｂは、式（６）によって定められた伝達関数の図を示す。式（５）に記されるように、伝達関数ｇｏｆは、（１）入力信号ｘが（ｘ１−ｙ１／α）より小さいときゼロに等しく、（２）入力信号ｘがｘ１より大きいとき、βｙ１に等しく、（３）入力信号ｘが（ｘ１−ｙ１／α）とｘ１との間の範囲にあるとき、αβの傾きを有する。出力電流ｚについての伝達関数は、単に、電流源６５０によって提供されたオフセットだけ垂直にシフトされた伝達関数ｇｏｆであり、次のように表される。
ｚ＝ｇｏｆ＋オフセット　　　　　　　　　　　　　　　　　（式６）。
【００３３】
四つの自由度を用いて、上方の電流限度ＩＭＡＸ、下方の電流限度ＩＭＩＮ、低入力しきい値電流ＩＬＯＷ、高入力しきい値電流ＩＨＩＧＨは、五つの変数ｘ１、ｙ１、α、β、およびオフセットを調節することによって、任意の特定の組の値に設定することができる。変数ｘ１およびｙ１は、それぞれ、適正な回路設計により設定可能な電流源６３６および６４２の電流に対応する。変数αおよびβは、それぞれ、電流ミラー回路６３８および６４４におけるトランジスタサイズの比を制御することによって設定することができる。オフセットは、伝達関数を垂直にシフトさせるためにＰ‐チャネルトランジスタ６４４ｂからの電流へ加えられる。オフセットは固定あるいはプログラム可能であり、図２に示された一群の曲線を提供することができる。
【００３４】
本発明の態様にしたがって、断片的に線形な伝達関数は、上記で説明したものと同様な回路を接続することにより構成することができる。各々の回路の五つの変数は、全体の伝達関数の一部に線形関数を提供するよう調節されてもよい。
【００３５】
再び図５を参照すると、クリップされた制御電流（すなわち、Ｐ‐チャネルトランジスタ５４４ｂからの）、トリム電流ＩＴＲＩＭ（すなわち、Ｐ‐チャネルトランジスタ５３２ｂからの）、およびオフセット電流ＩＯＦＦＳＥＴ（すなわち、電流源５５０からの）は、加算ノード５４６で共に加算される。合成された電流ＩＳＵＭは、Ｎ‐チャネルトランジスタ５４８ａ、５４８ｂ、および５４８ｃからなる電流ミラー回路５４８の基準経路に提供される。Ｎ‐チャネルトランジスタ５４８ｂを通るミラー経路は、Ｐ‐チャネルトランジスタ５５２ａおよび５５２ｂからなる電流ミラー回路５５２の基準経路に結合される。Ｎ‐チャネルトランジスタ５４８ｃを通るミラー経路は、電流源５５４に結合される。出力電流信号ＩＡおよびＩＢは、それぞれ、トランジスタ５５２ｂおよび５４８ｃを通るミラー経路を介して提供される。
【００３６】
Ｐ‐チャネルトランジスタ５５２ｂを通る電流は、Ｎ‐チャネルトランジスタ５４８ｃを通る電流と大きさがほぼ等しいが、極性は異なる（すなわち、Ｎ‐チャネルトランジスタ５４８ｃは、流入電流を与え、かつＰ‐チャネルトランジスタ５５２ｂは、流出電流を提供する）。しかしながら、出力電流信号ＩＢは、電流源５５４における電流ＩＦＳとＮ‐チャネルトランジスタ５４８ｃを通る電流との間の差である（すなわち、ＩＢ＝ＩＦＳ−Ｉ５４８Ｃ）。したがって、ＩＦＳが最大目盛に設定される場合には、Ｎ‐チャネルトランジスタ５４８ａを通る電流ＩＡとＰ‐チャネルトランジスタ５５２ｂを通る電流ＩＢとの大きさは同様であるが、位相はずれる。ＩＡおよびＩＢはオフセットと相補的であり、電流が常にゼロより大きいようにする（すなわち、ＩＡ＞０およびＩＢ＞０）。
【００３７】
図７は、電流電圧コンバータ４２０の特定の実施形態の模式図を示す。コンバータ４２０内で、加算器の出力ステージからの電流信号ＩＡおよびＩＢは、トランジスタ７１２ａおよび７１２ｂからなる差動増幅器７１２のコレクタに提供される。トランジスタ７１２ａおよび７１２ｂのエミッタは、共に、抵抗７１４と直列に結合する。トランジスタ７１２ａおよび７１２ｂのコレクタは、それぞれ、トランジスタ７１６ａおよび７１６ｂのベースに結合する。トランジスタ７１６ａおよび７１６ｂのコレクタは供給電圧ＶＤＤを結合し、トランジスタ７１６ａおよび７１６ｂのエミッタは、それぞれ、トランジスタ７１２ａおよび７１２ｂのベースに、さらに、それぞれ、電流源７１８ａおよび７１８ｂに結合する。
【００３８】
トランジスタ７１６ａおよび７１６ｂのエミッタからの出力は、それぞれ、トランジスタ７２２ａおよび７２２ｂのベースに結合する。トランジスタ７２２ａおよび７２２ｂのコレクタは、それぞれ、抵抗７２４ａおよび７２４ｂの一端に結合し、それぞれ、調節された制御信号ＶＣＰおよびＶＣＮを具備する。抵抗７２４ａおよび７２４ｂの他端は、供給電圧ＶＤＤに結合する。トランジスタ７２２ａおよび７２２ｂのエミッタは、ＶＴおよびＲ１の比（すなわち、ＩＰＴＡＴ∝ＶＴ／Ｒ１）に比例するＩＰＴＡＴの電流を提供するよう設計された電流源７２８に結合する。
【００３９】
コンバータ４２０は、入力電流ＩＡおよびＩＢに応答して、差動制御電圧ＶＣを発生させる。トランジスタ７１２ａ、７１２ｂ、７１６ａ、７１６ｂ、７２２ａおよび７２２ｂを具備する回路は、差動入力電流に基づいて、差動出力電圧を発生させ、さらに、温度補償を提供する。トランジスタ８１２ａおよび８１２ｂを具備する回路は、差動入力電圧の（ｄＢ的に線形な）指数関数である差動出力電流を発生させる。電流電圧コンバータについての伝達関数は、次のように表されることができる。
【数７】
2004511943.tif 000009
ここで、αＶＴは、電流源７２８からの電流に関係している。
【００４０】
式（７）から、差動制御電圧ＶＣが温度補償されていることが留意されてもよい。特に制御電圧は、後述の、この後に続くリニアライザ回路のように、逆の意味でＶＴに依存する（すなわち、ＶＴによって調整される）ように“事前歪曲化（ｐｒｅｄｉｓｔｏｒｔｅｄ）”されている。ＶＴによる調整は、ある程度温度不変な利得制御機構を提供する。
【００４１】
図８は、リニアライザ４２２の特定の実施形態の模式図を示す。リニアライザ４２２は、出力差動増幅器８３０に結合された入力差動増幅器８１２を含む。差動増幅器８１２は、エミッタで結合された１対のトランジスタ８１２ａおよび８１２ｂを具備し、差動増幅器８３０は、エミッタで結合された１対のトランジスタ８３０ａおよび８３０ｂを具備する。
【００４２】
リニアライザ４２２内で、コンバータ４２０からの調節された制御信号ＶＣＰおよびＶＣＮは、差動増幅器８１２の入力に提供される。トランジスタ８１２ａおよび８１２ｂのエミッタは、共に、電流源８１４に結合する。トランジスタ８１２ａのコレクタは、Ｐ‐チャネルトランジスタ８２０ａおよび８２０ｂからなる電流ミラー回路８２０の基準経路に結合する。同様に、トランジスタ８１２ｂのコレクタは、Ｐ‐チャネルトランジスタ８２２ａおよび８２２ｂから構成される電流ミラー回路８２２の基準経路に結合する。
【００４３】
電流ミラー回路８２２のミラー経路（すなわち、Ｐ‐チャネルトランジスタ８２２ｂを介する）は、Ｎ‐チャネルトランジスタ８２４ａおよび８２４ｂから構成される電流ミラー回路８２４の基準経路に結合する。電流ミラー回路８２０のミラー経路（すなわち、Ｐ‐チャネルトランジスタ８２０ｂを介する）は、トランジスタ８３０ａのコレクタに結合する。電流ミラー回路８２４のミラー経路（すなわち、Ｎ‐チャネルトランジスタ８２４ｂを介する）は、差動増幅器８３０のエミッタに結合する。トランジスタ８３０ａのコレクタはさらに、トランジスタ８３０ａのベースに結合する。トランジスタ８３０ａおよび８３０ｂのベースは、それぞれ、利得制御信号ＶＣＰおよびＶＣＮを提供する。
【００４４】
リニアライザ４２２の入力ステージは、差動制御信号ＶＣを受信し、１組の指数的に関連した電流信号Ｉ１およびＩ２を発生させる。電流の比についての伝達関数は、次のように表される：
【数８】
2004511943.tif 000010
【００４５】
式（８）において、電流の比（例えば、Ｉ２／Ｉ１）が差動制御電圧（例えば、ＶＣ＝ＶＣＰ−ＶＣＮ）に関して指数（すなわち、ｄＢ的に線形な）関数であることが留意されてもよい。電流の比がＶＴの関数であることも留意されてよい。しかしながら、前掲の式（７）で示すように、差動制御電圧ＶＣは、ＶＣがＶＴの調整係数を含むよう温度補償と共に発生する。ＶＣが式（８）に適用されるとき、式（７）および（８）におけるＶＴ項は相殺され、電流の比（Ｉ２／Ｉ１）は、大きな範囲で温度が不変である（すなわち、ＶＴに依存しない）。電流の比（Ｉ２／Ｉ１）は、入力制御信号ＶＣＴＲＬに基づいて調節された信号である制御信号ＶＣの関数である。
【００４６】
図８に示すように、入力差動増幅器８１２の一つの経路からの電流（Ｉ２）は、出力差動増幅器８３０の一つの経路用の電流として提供される。入力差動増幅器８１２の他の経路からの電流（Ｉ１）は、出力差動増幅器８３０用のエミッタ電流として提供される。差動増幅器８３０は、指数的に関連した電流信号Ｉ２およびＩ１に基づいて差動利得制御電圧ＶＧ（ＶＧ＝ＶＧＰ−ＶＧＮ）を発生させる。
【００４７】
図９は、リニアライザと、リニアライザによって制御されるＶＧＡの簡単なモデルの模式図を示す。リニアライザの入力差動増幅器８１２は、式（８）で示すように、指数的に関連した電流Ｉ１およびＩ２を発生させる。出力差動増幅器は、指数的に関連した電流Ｉ１およびＩ２を受信し、かつ指数的に関連した電流Ｉ１およびＩ２に基づいて、これに対応した差動利得制御電圧ＶＧを発生させる。差動利得制御電圧ＶＧは、ＶＧＡに提供される。
【００４８】
ＶＧＡはそれぞれ、差動利得制御電圧ＶＧＰとＶＧＮを受信するトランジスタ９３０ａと９３０ｂからなる差動増幅器９３０を含む。差動増幅器９３０は、入力電流ＩＩＮに線形的に関連した出力電流ＩＯＵＴを発生させるが、利得は制御電圧と指数的に関連している。改良された性能に関して、差動増幅器９３０は差動増幅器８３０と（できる限り密接に）整合し、電流源９２４は電流源８２４に整合する。差動増幅器と電流源との整合は、現実的でないかもしれない。なぜなら、例えば、制御回路における複製の差動増幅器の電流消費を最小にすることは望ましいが、制御されているＶＧＡの電流消費は他の性能要求によって設定されるかもしれないからである。本発明の態様にしたがって、異なる電流密度での作動にもかかわらず、回路の作動上の整合を改良するために抵抗が使用される。
【００４９】
差動増幅器８３０および９３０の両方は、同一の差動利得制御信号ＶＧによって制御され、さらに整合のためにＩＩＮに対するＩＯＵＴの比はＩ１に対するＩ２の比にほぼ等しい。ＶＧＡについての伝達関数は、次のように表される。
【数９】
2004511943.tif 000011
【００５０】
式（９）により示されるように、本発明のリニアライザを用いて、ＶＧＡにおける差動増幅器用に（ｄＢ的に）線形な利得伝達関数を得ることができる。図９における差動増幅器９３０と図３Ａにおける差動増幅器３１０との形状が同様であることが留意されてもよい。リニアライザを使用して利得制御電圧ＶＧを“事前歪曲化”することによって、差動増幅器９３０用の（ｄＢ的に）線形な利得伝達関数が得られる。逆に、式（１）により示されるように、利得制御電圧が“事前歪曲化”されていないとき、限定された範囲の値にわたって、（ｄＢ的に）ほぼ線形な利得伝達関数が得られる。
【００５１】
図１０は、リニアライザ出力差動増幅器をＶＧＡの差動増幅器に整合するいくつかの技術を図示する模式図を示す。リニアライザ差動増幅器は一般的に、節電のために低電流で作動する。逆に、ＶＧＡ差動増幅器は一般的に、要求された信号振幅、線形性、および雑音性能を提供するためより高い電流で作動する。
【００５２】
改良された性能について、差動増幅器は、例えば、同様のサイズでトランジスタを設計し、同様の位置で、同様のオリエンテーションでトランジスタを配置することにより、物理的に整合される。しかしながら、他の要因のせいでいくつかの不整合が生じる。例えば、制御されているＶＧＡ装置は一般的に高電流で作動するので、それらの動的抵抗は小さい。（トランジスタについての動的抵抗は、
【数１０】
2004511943.tif 000012
として計算され、ここで、ＩＣは、トランジスタについてのバイアス電流である。）しかしながら、装置の構造に内在する寄生抵抗は、作動電流と共に変化しない。制御回路の複製装置は低電流で作動し、寄生抵抗は一般的に、動的抵抗と比較してより重要性が低い。したがって、付加抵抗は複製装置のベースおよびエミッタに付加され、制御されている装置の比較的高い寄生抵抗の影響に近似する。エミッタ抵抗を整合するために、外部抵抗Ｒｅｘｔはトランジスタのエミッタと電流源との間に配置され、以下が達成される：
【数１１】
2004511943.tif 000013
ここで、ｒｐｅはエミッタ寄生抵抗である。同様に、ベース抵抗を整合するために、外部抵抗Ｒｂはトランジスタのベースに配置され、以下が達成される：
【数１２】
2004511943.tif 000014
【００５３】
実施形態において、ほぼ単位利得を有するバッファ８４０は、トランジスタ８３０ａのコレクタとベースとの間に結合される。バッファ８４０は、トランジスタ８３０ａおよび９３０ａのベースにバイアスを提供する。
【００５４】
わかりやすいように、本発明は、バイポーラ接合トランジスタ（ＢＪＴ）を使用して構成された差動増幅器を用いて説明されてきた。本発明はさらに、ＦＥＴ、ＭＯＳＦＥＴ、ＭＥＳＦＥＴ、ＨＢＴ、Ｐ‐ＨＥＭＴ等を含む他の回路を用いて構成されてもよい。ここで用いられているように、“トランジスタ”は一般的に任意の能動回路に適用され、ＢＪＴには限定されない。
【００５５】
本発明のリニアライザは、可変利得増幅器、減衰器（すなわち、ダイオード）、乗算器、および他の回路を含む、さまざまな可変利得要素と組み合わせて使用されてもよい。一般的に、リニアライザの出力ステージは、可変利得要素の利得ステージをほぼ整合させるよう設計可能であり、リニアライザの入力ステージは、所望の（ｄＢ的に）線形な利得伝達関数を提供する指数関連信号を発生させるよう設計可能である。
【００５６】
リニアライザは、受信器または送信器で使用されてもよい。実際、本発明のリニアライザは、アナログ信号を処理するよう設計され、少なくとも１つの可変利得要素を含む任意の回路でも使用されてよい。特に、リニアライザは、ＩＳ‐９５仕様の１つ以上の異なる形にしたがって作動するよう設計された送信器で、都合よく使用される。
【００５７】
図１に示された送信器の実施形態に対して、さまざまな変更をなすことができる。例えば、フィルタ、バッファ、および増幅器ステージを減らしたり追加したりすることが、送信信号経路中でなされてもよい。さらに、信号経路中の要素は、異なる形状で配列されてもよい。加えて、送信信号経路における可変利得は、（図１に示すように）ＶＧＡ、可変減衰器、乗算器、他の可変利得要素、またはこれらの組み合わせによって提供されてもよい。特定の構成において、ＢＢバッファ１２２からＰＡ１５０への送信信号経路（おそらくは、フィルタ１３２を除外する）は、１つ以上の集積回路内で構成されてもよいが、個々の要素も用いられてよい。
【００５８】
１つの特定の送信器の実施形態において、デジタルプロセッサからの同相（Ｉ）基底帯域信号および直交（Ｑ）基底帯域信号上で直交変調が行われる。この設計において、１対のＢＢバッファおよびミクサが使用され、それぞれ、同相および直交ＩＦ　ＬＯを用いて、同相および直交基底帯域信号をバッファし、アップコンバートする。次に、同相および直交変調された信号が合成され、ＩＦ信号を発生させる。別の特定の送信器の実施形態において、直交変調は、デジタルプロセッサ内でデジタル的に行われ、その後変調された信号は、１つ以上の周波数アップコンバージョンステージを使用して、ＩＦまたはＲＦにアップコンバートされる。
【００５９】
送信器１００は、セルラ通信システムのような多くの通信アプリケーションにおいて使用可能である。セルラ通信システムの例は、符号分割多元接続（ＣＤＭＡ）通信システム、時分割多元接続（ＴＤＭＡ）通信システム、およびアナログＦＭ通信システムを含む。ＣＤＭＡシステムは、一般的に、“デュアルモード広帯域スペクトル拡散セルラシステムのためのＴＩＡ／ＥＩＡ／ＩＳ‐９５‐Ａ移動局‐基地局適合性標準規格”に適合するために設計され、ここにＩＳ‐９５‐Ａ標準規格として参照されている。
【００６０】
ＩＳ‐９５‐Ａ標準規格は、遠隔局からの出力電力が指定された（例えば、０．５ｄＢ）の増分において、８５ｄＢの範囲にわたって調節可能であることを要求する。一般的な遠隔局は、ほぼ５０ｄＢｍから＋２３ｄＢｍまでの間で送信するよう設計される。（ＩＳ‐９５‐Ａは、遠隔局の最小および最大の出力電力レベルを指定する。）いくつかの送信器の実施形態において、出力ＰＡは、固定された利得だが可変ドライブ能力をもって設計される。可変ドライブは、要求されていないときに選択的にターンオフ可能な複数の（すなわち、並列の）ドライバを有するＰＡ設計によって提供されてもよい。
【００６１】
図１に示すように、バイアス制御回路１６０ａは、利得制御信号１２８を受信し、受信された利得制御信号に基づいて、ＩＦバッファ１４２、ミクサ１４４、およびＲＦ　ＶＧＡ１４６のバイアス電流を調節することができる。同様に、バイアス制御回路１６０ｂは、利得制御信号１２８および１４８を受信し、受信された利得制御信号に基づいて、ＰＡ１５０のバイアス電流を調節することができる。
【００６２】
図１に示すように、利得制御回路１３０並びにバイアス制御回路１６０ａおよび１６０ｂは、個々の回路として構成される。しかしながら、これらの回路は、単一の回路内で構成され、またはデジタルプロセッサ１１０のような他の回路の中で集積化されてもよい。これらの制御回路は、アナログ信号経路における回路を構成する集積回路内で集積化されてもよい。
【００６３】
前述の好ましい実施形態の説明は、技術的に習熟したどのような人も、本発明を製造しまたは使用することができるように提供される。これらの実施形態に対するさまざまな変更は、技術的に習熟した人達には容易に明白であり、この中で定められた包括的な原理は、創意的な能力を使用しなくても他の実施形態に応用することができる。このように、本発明は、ここに示された実施形態に限定されるように意図されるものではなく、ここに開示された原理および新規な特徴と矛盾することのない最も広い範囲に一致するものである。
【図面の簡単な説明】
【図１】
図１は、送信器の実施形態の簡単なブロック図を示す。
【図２】
図２は、可変利得増幅器（ＶＧＡ）について利得伝達関数の特定（かつ理想）の組の図を示す。
【図３Ａ】
図３Ａは、ほぼ指数的な（またはｄＢ的に線形な）利得を提供するために使用可能な簡単な差動増幅器の模式図を示す。
【図３Ｂ】
図３Ｂは、図３Ａにおける差動増幅器の伝達関数の対数の図を示す。
【図４】
図４は、可変利得増幅器の（ｄＢ的に）線形な調節を処理する利得制御信号ＶＧを発生させる利得制御回路の実施形態のブロック図を示す。
【図５】
図５は、利得制御回路の中の２つの電圧電流コンバータ、クリッパ回路、および加算器の特定の実施形態の模式図を示す。
【図６Ａ】
図６Ａは、クリッパ回路の簡単なモデルの模式図を示す。
【図６Ｂ】
図６Ｂは、クリッパ回路の伝達関数の図を示す。
【図７】
図７は、利得制御回路内の電流電圧コンバータの特定の実施形態の模式図を示す。
【図８】
図８は、リニアライザの特定の実施形態の模式図を示す。
【図９】
図９は、リニアライザと、リニアライザによって制御されるＶＧＡとの簡単なモデルの模式図を示す。
【図１０】
図１０は、リニアライザ出力差動増幅器をＶＧＡの差動増幅器に整合させるいくつかの技術を図示する模式図を示す。
【図１】
2004511943.tif 000015
【図２】
2004511943.tif 000016
【図３Ａ】
2004511943.tif 000017
【図３Ｂ】
2004511943.tif 000018
【図４】
2004511943.tif 000019
【図５】
2004511943.tif 000020
【図６Ａ】
2004511943.tif 000021
【図６Ｂ】
2004511943.tif 000022
【図７】
2004511943.tif 000023
【図８】
2004511943.tif 000024
【図９】
2004511943.tif 000025
【図１０】
2004511943.tif 000026
【国際公開パンフレット】
2004511943.tif 000027
2004511943.tif 000028
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2004511943.tif 000058
2004511943.tif 000059
【国際公開パンフレット（コレクトバージョン）】
2004511943.tif 000060
2004511943.tif 000061
【国際調査報告】
2004511943.tif 000062
2004511943.tif 000063