(57)【要約】ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、読出、書込、およびリフレッシュ動作を行なう。ＤＲＡＭは複数のサブアレイを含み、サブアレイの各々は複数のメモリセルを有し、メモリセルの各々は相補ビット線対およびワード線に結合されている。ＤＲＡＭはさらに、ワード線のうちの選択された１つをアサートするためのワード線イネーブルデバイスと、ビット線対のうちの選択された１つをアサートするための列選択デバイスとを含む。ワード線タイミングパルスに応答して、ワード線イネーブルデバイスと、列選択デバイスと、読出、書込、およびリフレッシュ動作とを制御するために、タイミング回路が提供される。読出、書込、およびリフレッシュ動作は同じ時間量で行なわれる。
2004502267.tif 000002
【特許請求の範囲】
【請求項１】
読出、書込、およびリフレッシュ動作を行なうためのダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、前記ＤＲＡＭは、
（ａ）　複数のサブアレイを含み、サブアレイの各々は複数のメモリセルを有し、メモリセルの各々は相補ビット線対およびワード線に結合されており、前記ＤＲＡＭはさらに、
（ｂ）　前記ワード線のうちの選択された１つをアサートするためのワード線イネーブルデバイスと、
（ｃ）　前記ビット線対ののうちの選択された１つをアサートするための列選択デバイスと、
（ｄ）　ワード線タイミングパルスに応答して、前記ワード線イネーブルデバイスと、前記列選択デバイスと、前記読出、書込、およびリフレッシュ動作とを制御するためのタイミング回路とを含み、前記読出、書込、およびリフレッシュ動作は同じ時間量で行なわれる、ＤＲＡＭ。
【請求項２】
入力アドレスによって特定されるアドレスロケーションにデータを記憶するためのメモリデバイスであって、前記メモリデバイスは読出、書込、およびリフレッシュコマンドに対してのみ応答し、前記コマンドの各々は前記入力アドレスから独立した均一の待ち時間を有する、メモリデバイス。
【請求項３】
前記メモリデバイスはダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、請求項２に記載のメモリデバイス。
【請求項４】
前記メモリデバイスは埋込み型ダイナミックランダムアクセスメモリ（ＤＲＡＭ）マクロセルを含む、請求項２に記載のメモリデバイス。
【請求項５】
前記読出コマンドは、入力アドレスから独立して、
（ａ）　ビット線プリチャージおよび等化ステップ、
（ｂ）　ワード線アドレスデコードおよびワード線アサートステップ、
（ｃ）　関連するビット線対へのメモリセルアクセスステップ、
（ｄ）　ビット線感知ステップ、
（ｅ）　メモリセル復元ステップ、および、
（ｆ）　ワード線デアサートステップ
を含むフル行アクセス動作を含む、請求項２に記載のメモリデバイス。
【請求項６】
前記メモリデバイスはシステムクロックの前縁ごとに新しいコマンドを受取可能である、請求項２に記載のメモリデバイス。
【請求項７】
前記メモリデバイスは、同時読出／書込コマンドに応答して、単一のシステムクロックサイクルで読出および書込動作を行なうことが可能である、請求項２に記載のメモリデバイス。
【請求項８】
前記同時読出／書込動作は、ビット線センスアンプが選択されたビット線上の差動電圧を増幅している間、および、フル差動電圧レベルが前記ビット線上に確定される前に、行サイクルの第１の部分の間、書込動作を行なうことを含む、請求項７に記載のメモリデバイス。
【請求項９】
前記ワード線アドレスデコードステップと前記ビット線プリチャージおよび等化ステップとは、行サイクルの第１の部分の間、実質的に同時に行なわれる、請求項５に記載のメモリデバイス。
【請求項１０】
システムクロックと同期してメモリデバイスで読出コマンドを行なうための方法であって、
（ａ）　システムクロックから導き出される主要自己タイミングパルスを生成するステップと、
（ｂ）　前記主要自己タイミングパルスに基づいて、カスケードに活性化される複数の自己タイミングパルスを生成し、アドレスおよびデータ回路の動作を制御するステップとを含む、方法。
【請求項１１】
前記複数の自己タイミングパルスは、選択されたセンスアンプ電源を活性化するための第１の自己タイミングパルスと、ローカルメモリ列を活性化するために前記第１の自己タイミングパルスから生成される第２の自己タイミングパルスとを含む、請求項９に記載の読出コマンドを行なうための方法。
【発明の詳細な説明】
【０００１】
この発明は一般に高速ＤＲＡＭアーキテクチャに関し、特に読出、書込、およびリフレッシュ動作のタイミングに関する。
【０００２】
【発明の背景】
従来より、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスの商品の設計は、より高いメモリ性能の達成よりも、高い集合体ビット密度による低い１ビット当りのコストの達成に焦点が当てられている。この理由は、２次元のメモリアレイのセル容量がスケーリングで２次的に増加するのに対し、ビット線センスアンプ、ワード線ドライバ、行アドレス（またはｘ−アドレス）デコーダ、および列アドレス（またはｙ−アドレス）デコーダのオーバーヘッド区域はスケーリングで一時的に増加するためである。したがって、メモリ密度に焦点を当てた設計重視により、設計されているＤＲＡＭ商品は、セル読出、ビット線感知、セル復元、およびビット線等化とプリチャージを行なうために必要な時間に対して非常に有害な影響を与えるにもかかわらず、実用的にできるだけ大きなサブアレイを有するようになってきている。その結果、スタティックランダムアクセスメモリ（ＳＲＡＭ）と比べて比較的低い従来のＤＲＡＭアーキテクチャの性能は一般にその使用を、性能は副次的な大容量、高密度用途、コストに敏感な用途に限定している。
【０００３】
さらに、従来のＤＲＡＭアーキテクチャは、アドレスの行および列構成要素間のアドレス線を多重化することによって、メモリデバイス上の信号ピンの数を最小限に抑える。その結果、ＤＲＡＭアレイ構成の２次元の性質は常に、メモリ制御または論理とＤＲＡＭメモリデバイスとのインターフェイスの固有部分となってきた。
【０００４】
ＳＤＲＡＭ、ダイレクトＲＡＭＢＵＳ、およびダブルデータレート（ＤＤＲ）ＳＤＲＡＭなどの同期インターフェイスＤＲＡＭ技術の出現は、高速ページモード（ＦＰＭ）および拡張データ出力（ＥＤＯ）などの非同期インターフェイスＤＲＡＭ技術の別個の行および列制御信号を、符号化されたコマンドに置換えた。しかし、以前のアーキテクチャの従来の２次元論理アドレッシング構成は保持されてきた。
【０００５】
大きなセルアレイの使用による遅い行アクセス動作の待ち時間とサイクルタイム衝撃とを最小限に抑えることによってＤＲＡＭ性能を高めようとする初期の試みは、２つの異なるクラスのメモリ動作の作成をもたらしたが、それらは双方とも業界では周知である。第１のクラスはバンクアクセスを含む。バンクアクセスは行オープンコマンドで構成され、それに列アクセスが続く。図１ａを参照すると、バンクアクセスのタイミング図が示されている。第２のクラスはページアクセスを含む。ページアクセスは、前の行オープンコマンドまたはバンクアクセスコマンドによって開いたままの行への列アクセスで構成される。その結果、ページアクセスは通常、バンクアクセスよりも速い。図１ｂを参照すると、ページアクセスのタイミング図が示されている。平均待ち時間を減少させるページアクセスの効力は、多くの計算および通信用途のメモリアクセスパターンでの統計的な空間局所性による。つまり、連続するメモリアクセスが同じ行を対象とする見込みは強い。
【０００６】
そのようなデュアルメモリアクセスクラス方式のさらなる改良は、各メモリデバイスを２つまたはそれ以上のバンクと呼ばれる等しい大きさの領域に明確に分割するＤＲＡＭアーキテクチャの作成である。このアーキテクチャ向上の意図は、一方のバンクが行オープンまたはクローズ動作に関わっている間に、他方のバンクへのメモリアクセスのオーバーラップを許可することによって、行アクセスのオーバーヘッドを部分的に減少させることにある。マルチバンクアーキテクチャを実現するシステムは業界では周知であり、図２ａでは数字２００によって一般に示される。そのようなシステムのタイミング図を図２ｂに示す。
【０００７】
これらの方式すべてについての根本的な問題は、大きなＤＲＡＭアレイに関連する遅い行アクセスを部分的に補償するために、２クラスのメモリアクセスのシステムが保持されることである。デジタル信号プロセッサなどの多くのリアルタイム用途は、最悪の場合のメモリ性能によって制限される。これらのシステムは、メモリアクセスタイミングにおける差を、連続するアクセスの特定のアドレスパターンの関数として許容することができない。性能が最適化された埋込み型ＤＲＡＭマクロブロック設計でさえ、商品ＤＲＡＭアーキテクチャのデュアルアクセスクラスパラダイムを保持する傾向が強い。
【０００８】
図３ａを参照すると、デュアルポートアーキテクチャを使用してＤＲＡＭの性能を高めようとするさらなる試みが、数字３００によって一般に示されている。デュアルポートのアーキテクチャは、より高い性能を達成するためのＤＲＡＭアーキテクチャにおけるより最近の進歩である。各メモリセルＭＣは、２つのビット線ＢＬ１およびＢＬ２に、アクセストランジスタＮ１およびＮ２をそれぞれ介して接続される。このセルアーキテクチャにより、一方のアクセストランジスタおよびその関連するビット線、たとえばＮ１およびＢＬ１を介するメモリセルＭＣの同時アクセスが、他方のアクセストランジスタＮ２に関連するＢＬ２がプリチャージおよび等化を受けている間に可能となる。その結果、第２のアクセスがＮ２を介して直ちに起こってビット線ＢＬ２をプリチャージすることが可能である。
【０００９】
２つのアクセストランジスタおよびそれらのそれぞれのビット線の間を往復して交互することにより、このアーキテクチャは、行のクローズとビット線のプリチャージおよび等化とに関連するオーバーヘッドを完全に隠すことができる。しかし、この方式の主な欠点は、従来のＤＲＡＭ設計に比べ、メモリセル１個当りのアクセストランジスタおよびビット線の数が２倍になるため、ＤＲＡＭアレイ内のビット密度が大幅に減少することである。さらに、そのようなシステムはオープンビット線アーキテクチャも用いるが、それはビット線対に対して整合しないノイズ結合の影響を受けやすいため望ましくない。
【００１０】
この発明の目的は、上述の欠点を未然に防ぎ、緩和することにある。
【００１１】
【発明の概要】
この発明の一局面によれば、読出、書込、およびリフレッシュ動作を行なうためのダイナミックランダムアクセスメモリ（ＤＲＡＭ）が提供される。ＤＲＡＭは複数のサブアレイを含み、サブアレイの各々は複数のメモリセルを有し、メモリセルの各々は相補ビット線対およびワード線に結合されている。ＤＲＡＭはさらに、ワード線のうちの選択された１つをアサートするためのワード線イネーブルデバイスと、ビット線対のうちの選択された１つをアサートするための列選択デバイスとを含む。ワード線タイミングパルスに応答して、ワード線イネーブルデバイスと、列選択デバイスと、読出、書込、およびリフレッシュ動作とを制御するために、タイミング回路が提供される。読出、書込、およびリフレッシュ動作は同じ時間量で行なわれる。
【００１２】
以下の図面を参照して、この発明の実施例を、単なる例として説明する。
【００１３】
【好ましい実施例の詳細な説明】
ＤＲＡＭアーキテクチャは、連続するメモリアクセス動作のアドレスパターンにかかわらず、高速性能のために最適化される。すべての読出、書込、またはリフレッシュ動作は同じタイミングを有する。これは、動作タイミングがターゲットアドレスの値と前のメモリ動作の履歴とに依存する従来のＤＲＡＭアーキテクチャとは異なる。
【００１４】
全メモリコマンドに対して同じアクセスタイミングを達成することは、受取られたすべての読出、書込、およびリフレッシュコマンドに対して完全な行アクセス動作を行なうことによって遂行される。完全な行アクセス動作は、ワード線アサート、メモリセル読出、ビット線感知、セル内容復元、ワード線デアサート、およびビット線等化とプリチャージを含む。以下の説明は、従来のＤＲＡＭプロセス技術を用いて製造されたメモリデバイスまたはメモリマクロブロックが、従来のアーキテクチャのＤＲＡＭによって行なわれるページアクセスと同様の待ち時間およびサイクルタイムでデータアクセスを行なうようにする実現化例の詳細を示す。しかし、本アーキテクチャは、以前の技術と同様、メモリがアクセスされるパターンに依存していない。
【００１５】
この発明の本実施例の主な実現化例の詳細は、物理的構成と、動作順序付けと、オーバーラップ、信号レベル、クロッキング、およびタイミング生成手法とを含むが、これらに限定されない。本実施例は、同期インターフェイスクロック信号の１周期内でＤＲＡＭアレイアクセス全体を行ない、クロック周期ごとに新しいコマンドを受付可能な一実現化例を説明する。しかし、当業者であれば、メモリ動作とインターフェイスクロックタイミングとの他の関係が可能であることを理解するであろう。さらに、ある状況の下では、他のタイミング関係がこの発明の範囲から逸脱することなく望ましいとすらされてもよい。
【００１６】
図５を参照すると、この発明の一実施例に従ったメモリの一般的なアーキテクチャが、数字５００によって一般に示されている。メモリ５００内の区域のうちの１つを拡大した部分が、数字５０１によって一般に示されている。ＤＲＡＭデバイスまたはメモリマクロブロック５０２は、折返しビット線アーキテクチャで構築された複数の等しい大きさで比較的小さい矩形のＤＲＡＭサブアレイ５０４を含む。ビット線分離デバイスによって導入される遅延を制限するため、隣接するサブアレイ５０４はセンスアンプデバイスを共有しない。むしろ、隣接するサブアレイ５０４は別個の専用センスアンプ５０６を有する。
【００１７】
さらに、本実施例では、サブアレイ５０４は、同じプロセス技術のＤＲＡＭ用に従来設計されたものに比べ、１ビット線当りの物理メモリセルの数がおよそ４分の１で構成されている。１ビット線につきより少ない物理メモリセルを用いることはビット線キャパシタンスを減少させ、それは次に、メモリセルキャパシタンスに対するビット線キャパシタンスの比率を低下させる。ビット線上の電圧差は以下の式によって与えられる。
【００１８】
【数１】
2004502267.tif 000003
【００１９】
したがって、ビット線キャパシタンスＣＢＬが減少すると、ＶＣＥＬＬは、依然として同じビット線電圧差ΔＶＢＬを達成しつつ、減衰もされ得る。この比率低下により、減衰された電荷レベルを蓄積するメモリセルは、以下に詳細に説明されるように、従来設計のＤＲＡＭのものと同様のビット線電圧差をより迅速に達成するようになる。このことによりさらに、メモリセル復元または行アクセスの書込部分は、遅い条件（高温、低電圧、遅いプロセス）の下でセルがＶＤＤまたはＶＳＳのフル電圧レベルに達する前に終了されるようになり、標準のセンスアンプ回路設計で頑強な読出感知を達成する。
【００２０】
図４ａおよび４ｂを参照すると、従来のＤＲＡＭセルおよびこの発明に従ったＤＲＡＭセルを充電するために必要な時間を示すグラフが、数字４００および４５０によってそれぞれ一般に示されている。この例のため、従来のＤＲＡＭは各ビット線セグメントにつき２５６のセルを有する。最悪の場合のシナリオとして電荷レベルが９５％でのＶＤＤ／２のプリチャージ電圧ＶＢＬＰについては、論理「０」を記憶するにはセル電圧はおよそ０．０２５ＶＤＤである。論理「１」を記憶するには、セル電圧はおよそ０．９７５ＶＤＤである。また、これに代えて、この発明に従った部分電荷蓄積レベルを用いることによって、６０％の最悪の場合のシナリオが可能となり、論理「０」を記憶するために０．２０ＶＤＤの電圧を、論理「１」を記憶するために０．８０ＶＤＤを産出する。したがって、許容可能な電荷蓄積レベルとして電荷レベルの６０％を用いたセル復元または書込については、必要なレベルに達するのに、従来のＤＲＡＭではおよそ３時定数３τが必要となるのに対し、１時定数τしか必要とされない。
【００２１】
各アレイ当りのビット線対の数は、所与のワード線に対するサブアレイを横切る非常に迅速な信号伝搬を達成するために制限されており、それによりタイミングスキューを制限する。この比較的少数の各アレイ当りのビット線を補償するため、ワード線が十分に接近した間隔で金属相互接続を用いて適切に結び付けられているならば、アーキテクチャは比較的幅が広いサブアレイを使用できる。これは、ＲＣ寄生によって導入されるワード線伝搬遅延を制限する。簡潔にするため図５には特に示されていないものの、ワード線とビット線対とは交互配置されている。つまり、ワード線はサブアレイの交互の側のワード線ドライバによって駆動され、ビット線はサブアレイの交互の側のセンスアンプおよび等化回路に接続されている。
【００２２】
図６を参照すると、メモリアドレスフィールドおよびそのマッピングが数字６００によって一般に示されている。各サブアレイ６０２は、ワード線６０４とビット線対６０６のアレイを含む。行（またはＸ）デコーダ６０８はワード線を選択し、列（またはＹ）デコーダ６１０はビット線対を選択する。列（またはＹ）デコーダ６１０は、メモリアドレス６１２の最下位Ｎビットをデコードして列アドレスを選択する。行（またはＸ）デコーダはメモリアドレス６１２の次に最上位のＭビットをデコードし、行アドレスを選択する。メモリアドレス６１２の最上位ＬＡビットは、ローカルイネーブル信号を生成して適切なサブアレイを選択するために用いられる。
【００２３】
メモリアドレス６１２の第１のセグメント６１２ａは、行内の個々のワードをアドレッシングするための最下位Ｎビットを含む。したがって、各ワード線には２Ｎワードが含まれる。１ワードの長さはＷで表わされる。したがって、各ワード線は各行においてＷ＊２Ｎビットへのアクセスを制御する。リフレッシュ動作については、１つの行全体が選択され、そのため最下位Ｎビットはこのコマンドに対して本質的に無視されるかまたは「ドントケア」として扱われる。
【００２４】
メモリアドレス６１２の第２のセグメント６１２ｂは、サブアレイ内のワード線をアドレッシングするための次に最上位のＭビットを含む。各サブアレイ当りのワード線の数は２Ｍである。この発明の一実施例によれば、Ｍ＝７であり、したがって各サブアレイは１２８のワード線を有するが、これには冗長行要素（図示せず）は含まれない。
【００２５】
メモリアドレス６１２の第３のセグメント６１２ｃは、メモリ内の特定のサブアレイをアドレッシングするために用いられる最上位ＬＡビットを含む。完全なメモリデバイスまたはマクロブロックはＡ個のサブアレイで構成される。ＬＡは、２ＬＡがＡよりも大きく、またはＡと等しくなるような最小の整数である。したがって、メモリの総容量は（Ｗ＊２Ｎ）＊（２Ｍ）＊Ａ＝Ａ＊Ｗ＊２（Ｍ＋Ｎ）ビットである。さらに、メモリインターフェイスはＬＡ＋Ｍ＋Ｎビットのアドレスサイズを用いる。この発明の一実施例によれば、Ｎ＝３、Ｍ＝７、Ａ＝１０４、ＬＡ＝７、およびＷ＝２４である。したがって、１０６，４９６の２４ビットのワードから１つを特定するために１７アドレスビットが用いられ、メモリは２，５５５，９０４ビットの総容量を有する。
【００２６】
全ＤＲＡＭサブアレイに対するデフォルト静止状態とは、全ワード線が論理ローに保持され、全ビット線およびデータ線が等化されて予め定められたプリチャージ電圧レベルにプリチャージされた状態である。読出、書込、およびリフレッシュ動作は、メモリアドレス６１２内の最上位ＬＡビット６１２ｃによってアドレッシングされたサブアレイのみに影響を与える。メモリデバイスまたはマクロブロック内のＡ個のサブアレイは、値０、１、…、Ａ−１によってアドレッシングされる。アドレッシングされたサブアレイのみが動作中にアクセスされる。その他のサブアレイはすべてデフォルト静止状態にとどまる。読出、書込、およびリフレッシュコマンドは、メモリアドレス６１２の中央のセグメント６１２ｂのＭビットの値によって選択されたワード線を用いて、アドレッシングされたサブアレイ内で行動作を引き起こす。読出および書込動作は、メモリアドレス６１２の最下位Ｎビット６１２ａによって選択されたワードにアクセスする。
【００２７】
図７を参照すると、メモリアーキテクチャの上述の実現化例に対する２つの読出コマンドと１つの書込コマンドの一般的な動作を示すタイミングおよびパイプラインフロー図が示されている。この特定の実現化例では、コマンド、アドレス、および書込データ入力は同期インターフェイスクロックＣＬＫの立上がりエッジでサンプリングされ、新しいコマンドは連続するクロック立上がりエッジごとに発行され得る。第１の読出コマンドＲＤ１は、クロックＣＬＫの第１の立上がりエッジでアドレスＡ１に対する読出ＲＥＡＤ１を始動する。同様に、次の第２のクロック立上がりエッジで、第２の読出コマンドＲＤ２がアドレスＡ２に対する読出ＲＥＡＤ２を始動する。次に、書込コマンドＷＲ３が、次の第３のクロック立上がりエッジで、データ入力に存在するデータＷＤ３をアドレスＡ３のメモリセルに書込むために書込ＷＲＩＴＥ３を始動する。読出コマンドによってアクセスされるデータＲＥＡＤ　ＤＡＴＡ１およびＲＥＡＤ　ＤＡＴＡ２は、２サイクルの読出待ち時間の後にデータ出力ラインへ出力される。
【００２８】
図７からわかるように、この発明の一実施例によれば、完全な行アクセス動作はサンプリングされた各コマンドに応答して行なわれる。行アクセス動作は単一のシステムクロック周期よりも長くかかるが、コマンドはオーバーラップされることによってクロックの立上がりエッジごとに入力され得る。たとえば、２つのコマンドＲＥＡＤ１とＲＥＡＤ２とが連続するクロックサイクルで立て続けに発行される場合、コマンドＲＥＡＤ１のワード線デアサートおよびビット線等化とプリチャージは、コマンドＲＥＡＤ２のアドレスとコマンドのデコード、行冗長アドレス比較、および信号伝搬とオーバーラップされる。同様に、ＲＥＡＤ２コマンドのプリチャージ部分は、書込３コマンドのデコード部分と並行して動作する。
【００２９】
プリチャージおよび等化動作の各々は、それが別のコマンド用のセットアップにオーバーラップ可能であることを示すため、動作の終わりに示されている。プリチャージおよび等化動作は、前の読出動作に付加されて概念的に示されている。なぜなら論理的には、プリチャージおよび等化機能は、サブアレイを待機状態に戻すために必要な前のコマンドの最終動作であるためである。しかし、実際の実現化例では、立上がりクロックエッジはその特定のコマンドにとって適切なプリチャージおよび等化ステップと同期をとっている。たとえば図７では、ＲＥＡＤ２コマンドは第２のクロックエッジでサンプリングされ、その関連するプリチャージおよび等化も同時に、つまり第２のクロックサイクルの初めにサンプリングされている。
【００３０】
図８を参照すると、１システムクロックサイクル内での同じアドレスへの同時読出および書込動作を支援する能力を示すタイミングおよびパイプラインフロー図が、数字８００によって一般に表わされている。同時読出および書込動作は、いくつかのデータ処理用途においては有益である。なぜなら、メモリに記憶されるべきデータが同じアドレスから次のロードへ送られるようになるためである。通常、先行技術は、メモリデータインおよびデータアウトピンまたはパッドからの別個の外部バイパス経路を必要とする。クロック信号ＣＬＫの立上がりエッジにおいて、データ入力に呈示されたデータＶＡＬＵＥ　Ｘは、選択されたアドレスＡＤＤＲ１へ書込まれる。行アクセスに割当てられた時間の終わりにかけて、アドレスＡＤＤＲ１に書込まれたデータＶＡＬＵＥ　Ｘはサンプリングされ、データ出力に呈示される。データＶＡＬＵＥ　Ｘは、読出、書込、およびリフレッシュ動作と同じ待ち時間である２サイクルの待ち時間の後、データ出力において利用可能である。
【００３１】
図９を参照すると、この発明の一実施例に従ったサブアレイ用の制御回路要素およびデータ経路要素が、数字９００によって一般に示されている。選択されたサブアレイでの動作の一般的なタイミングは、ワード線タイミングパルス（ＷＴＰｉ）と呼ばれる単一のマスタタイミング基準信号に基づく。ターゲットアドレスがアドレスレジスタ９０２に入力される。動作コマンドがレジスタ／デコーダ９０３に入力される。アドレスレジスタ９０２とレジスタ／デコーダ９０３は両方とも、同期インターフェイスクロック信号ＣＬＫによってクロック制御される。レジスタ／デコーダ９０３は、受取られた外部コマンドに依存して、ＲＥＡＤ、ＷＲＩＴＥ、またはＲＥＦＲＥＳＨ内部コマンド信号を生成する。
【００３２】
アドレスレジスタ９０２の出力は複数のアドレスデコーダ９０４へ送られる。第１のデコーダ９０４ａは、入力アドレスの最下位Ｎビットをデコードして、グローバル列選択信号またはＹ−アドレスを生成する。第２のデコーダ９０４ｂは、次に上位のＭビットをデコードして、プリデコードされたＸ−アドレスを生成する。第３のデコーダ９０４ｃは、メモリアドレスの最上位ＬＡビットをデコードして、サブアレイ選択信号を生成する。サブアレイ選択信号は、メモリデバイスまたはマクロブロック内の複数のサブアレイのうちの１つをイネーブルにする。第４のデコーダ９０４ｄは、サブアレイグループをデコードする。メモリ内にはサブアレイのグループがある。１つのサブアレイグループは、同じデータ線、読出データレジスタ／マルチプレクサ、および書込バッファを共有するが、それらは以下により詳細に説明される。アドレスの最上位ＬＡビットは、サブアレイのグループとそのグループ内のサブアレイを選択する。
【００３３】
読出、書込、およびリフレッシュ信号はＯＲゲート９０６によって組合わされる。ＯＲゲート９０６の出力はワード線タイミングパルスＷＴＰｉを生成するために複数のＡＮＤゲート９０８へ入力される。ワード線タイミングパルスＷＴＰｉは各サブアレイに対して局所的に生成される。したがって、ＡＮＤゲート９０８はサブアレイ選択信号をさらなる入力として有し、ＡＮＤゲート９０８の出力は、関連するサブアレイがサブアレイ選択信号によって選択される場合のみアサートされ得る。ＡＮＤゲート９０８への別の入力は、遅延Ｄ１によって遅延されるクロック信号ＣＬＫである。
【００３４】
ＡＮＤゲート９０８の出力はＳＲ型フリップフロップ９１０へのＳ入力である。ＳＲ型フリップフロップ９１０へのＲ入力は、ＡＮＤゲート９１２を介してクロック信号ＣＬＫを遅延Ｄ１により遅延されたクロック信号ＣＬＫの反転と組合わせることによって生成される。ＳＲ型フリップフロップ９１０のＲ入力で提供される信号の反転は、ＡＮＤゲート９０８へのさらなる入力としても用いられ、ＳＲ型フリップフロップのＳおよびＲ入力が決して両方とも１と等しくならないことを確実にする。ＳＲ型フリップフロップ９１０の出力は、ｉ番目のサブアレイに対するワード線タイミングパルスＷＴＰｉである。ワード線タイミングパルスＷＴＰｉは、プリデコーダ９０４ｂからのプリデコードされたＸアドレスと、複数のＡＮＤゲート９１１を介して論理的に組合わされている。ＡＮＤゲート９１１の出力は、選択されたワード線をイネーブルにするためのワード線イネーブル信号ＷＬである。ワード線タイミングパルスＷＴＰｉは、インバータ９１５を介してビット線等化回路９１３へさらに結合されており、ＷＴＰｉがローである場合、ビット線対は等化され、ビット線プリチャージ電圧ＶＢＬＰにプリチャージされる。反転された信号はビット線等化信号ＢＬＥＱと呼ばれる。
【００３５】
ワード線タイミングパルスＷＴＰｉは、それ自体の遅延されたバージョンとＡＮＤゲート９１４を介してさらに組合わされ、センスアンプ電源イネーブル信号９１６を提供する。センスアンプ電源イネーブル信号９１６は、ビット線センスアンプのＰＭＯＳデバイスへ電力を提供するためのセンスアンプＳＡＰと、ビット線センスアンプのＮＭＯＳデバイスへ電力を提供するためのセンスアンプＳＡＮとに電力を供給する。ワード線タイミングパルスＷＴＰｉは遅延要素Ｄ３によって遅延される。センスアンプイネーブル信号９１６はセンスアンプ電源をイネーブルにして、選択されたサブアレイ用のビット線対間のセンスアンプに電力を供給する。
【００３６】
センスアンプ電源イネーブル信号９１６は遅延要素Ｄ４によってさらに遅延されて、列選択イネーブル信号ＣＳＥが生成される。列選択イネーブル信号ＣＳＥは、列デコーダ９０４ａからのグローバル列選択アドレス信号と、その特定のサブアレイに関連するＡＮＤゲート９１８を介して組合わされる。ＡＮＤゲート９１８の出力はローカル列選択信号ＬＣＳＬを提供する。ローカル列選択信号ＬＣＳＬは、読出、書込、またはリフレッシュ動作のいずれかのため、列アクセスデバイスを介して適切なビット線対をイネーブルにする。
【００３７】
ＡＮＤゲート９２０は、グループ選択信号、クロック信号ＣＬＫ、および遅延Ｄ２により遅延されたクロック信号を組合わせる。ＡＮＤゲート９２０の出力は読出−書込活性信号ＲＷＡＣＴＩＶＥである。信号ＲＷＡＣＴＩＶＥは、インバータ９２２により反転され、直列に結合されたデータ線プリチャージおよび等化トランジスタ９２４をゲート制御し、サブアレイが選択されていない場合に１対のデータ線９２６をデータ線プリチャージ電圧ＶＤＬＰへプリチャージする。
【００３８】
ＲＷＡＣＴＩＶＥ信号は、ＡＮＤゲート９２８によってＷＲＩＴＥ信号とも組合わされている。ＡＮＤゲート９２８の出力は書込バッファ９３０をイネーブルにして、１対のデータ線９２６上へ受取られた入力データを駆動する。書込バッファ９３０への入力はＤ型フリップフロップ９３２から受取られ、それはその入力として外部入力データを受取り、クロック信号ＣＬＫによってクロック制御される。ＲＷＡＣＴＩＶＥ信号はさらに、ＮＯＲゲート９３４を介して、読出信号の反転とクロック信号ＣＬＫとに組合わされている。ＮＯＲゲート９３４の出力は読出サンプルクロック信号ＲＳＡＭＰＣＬＫで、差動Ｄ型フリップフロップ９３６をイネーブルにして１対のデータ線９２６上に存在するデータを読出す。差動Ｄ型フリップフロップ９３６の出力はワードサイズマルチプレクサ９３８へ結合される。マルチプレクサ９３８は概念的な形式で図示されているが、物理的な実現化例では、それは分散型マルチプレクサ構成を用いて構築される。ワードサイズマルチプレクサ９３８へのイネーブルは、Ｄ型フリップフロップ９４０の出力から提供される。Ｄ型フリップフロップ９４０への入力はグループ選択信号であり、Ｄ型フリップフロップ９４０はクロック信号ＣＬＫによってクロック制御される。
【００３９】
図１０ａを参照すると、読出動作に対する図９での関連する信号のタイミングについてのタイミング図が、数字１０００によって一般に示されている。以下に回路の動作を、図９および１０の両方を参照して説明する。ワード線タイミングパルスＷＴＰｉは、メモリがアイドルの場合、論理ローに保持される。ＷＴＰｉがローの場合、すべてのワード線はローであり、サブアレイ内のビット線とデータ線とは等化されプリチャージされた状態に活性的に保持される。各サブアレイは、サブアレイ選択ゲート９０８を介して選択される専用ＷＴＰｉ信号を有する。選択されたサブアレイに関連するＷＴＰｉ信号は、メモリインターフェイスでの有効コマンドをサンプリングするクロックの立上がりエッジから一定の遅延期間の後にアサートされる。ＷＴＰｉは、クロックの次の立上がりエッジにより無条件でリセットされるまで、クロック周期の残りの間ハイのままである。ＷＴＰｉは正規のおよび冗長な（図示せず）ワード線ドライバ用のゲート信号として作用する。ＷＴＰｉが上下するにつれ、サンプリングされたアドレスにより選択されたサブアレイ内のワード線はそれとともに上下する。ＷＴＰｉの立上がりエッジはまた、自己タイミング回路を駆動して、ビット線センスアンプとローカル列選択アクセスデバイスとをイネーブルにもする。
【００４０】
図１０を再度参照すると、プログラム可能な予め設定された遅延Ｄ１の後、ワード線タイミングパルスＷＴＰｉはハイになり、ビット線等化信号ＢＬＥＱとワード線信号ＷＬとをハイにする。なお、遅延Ｄ１、Ｄ２、Ｄ３、Ｄ４はすべて、モサイド（Ｍｏｓａｉｄ）の同時係属出願０９／６１６，９７３（ここに引用により援用する）に記載された新規な遅延回路を用いて実現される。クロック信号の立上がりエッジからプログラム可能な予め設定された遅延Ｄ２の後、ＲＷＡＣＴＩＶＥ信号がアサートされ、ＲＳＡＭＰＣＬＫ信号をハイにする。ワード線信号ＷＬのアサートに応答して、電圧差がビット線対間に生じ始める。組合わされた遅延Ｄ１＋Ｄ３の後、センスアンプ電源信号ＳＡＰ、ＳＡＮがアサートされ、ビット線対間の電圧差を増幅する。組合わされた遅延Ｄ１＋Ｄ３＋Ｄ４の後、ローカル列選択信号ＬＣＳＬがアサートされ、それにより、データがそこから転送されるべき列が選択される。ローカル列選択信号ＬＣＳＬのアサートに応答して、データは選択された列から関連する１対のデータ線へ転送される。
【００４１】
上述のステップの各々はマスタワード線タイミングパルスＷＴＰｉから導き出された自己タイミング信号によって始動され、それにより各信号のタイミングの精度の微調整が可能となることについて言及することが重要である。また、上述の説明は１つの選択された列と関連するデータ線対とに包括的に言及したが、当業者であれば、実際には多数の列が列選択信号によって選択可能であり、その各々が関連するデータ線を有することを理解するであろうということについても、言及すべきである。
【００４２】
読出動作については、入力クロック信号ＣＬＫの遅延されたバージョン　／ＲＳＡＭＰＣＬＫ（／は図中のオーバーバーを示す）は、相補サンプリング入力を１組のＨワードサイズの差動入力Ｄ型フリップフロップ９３６へ提供し、それは１つまたはそれ以上のサブアレイのグループ用のデータ線９２６にも接続されている。Ｄ型フリップフロップは好ましくは、２０００年７月３０日に提出されたモサイドの同時係属特許出願ＰＣＴ／ＣＡ００／００８７９に記載されたものであり、ここに引用により援用する。クロックＣＬＫの次の立上がりエッジにおいて、／ＲＳＡＭＰＣＬＫは、行アクセス動作の終わりに読出データを捕らえる読出データフリップフロップ９３６へのサンプリングクロック入力をラッチする。アクセスされたサブアレイを含むサブアレイグループ用の読出データフリップフロップ９３６の出力は、マルチプレクサネットワーク９３８を介してルート付けされ、最終出力データがデバイスピンまたはマクロピンへ呈示される前に適切なサブアレイグループから選択される。読出動作を制御するためにそのような自己参照タイミング方式を採用することによって、読出コマンドはクロックサイクルごとにメモリへ発行可能となり、２サイクルの有効待ち時間を有するようになる。つまり、立上がりクロックエッジＮでサンプリングされた読出コマンドは、その出力データを十分なセットアップ時間でインターフェイスに呈示し、メモリコントローラが立上がりクロックエッジＮ＋２を用いてそれをラッチできるようにする。
【００４３】
書込動作も、自己タイミング回路を用いて、図９に示されるように入力クロック信号ＣＬＫの遅延されたバージョンに参照されるＲＷＡＣＴＩＶＥを生成する。自己タイミング回路は、インバータ９２２からの論理ロー出力を介してデータ線等化およびプリチャージ回路９２４をオフにする。それはＡＮＤゲート９２８の出力から論理ハイを提供することによって書込バッファ９３０をイネーブルにし、インターフェイスでサンプリングされた書込データをデータ線９２６へ駆動する。サブアレイ内の列アクセスデバイスは、前述のように、ＡＮＤゲート９１８によって生成されたローカル列選択信号ＬＣＳＬにより制御される。
【００４４】
ビット線感知と列アクセスデバイスのイネーブルとの相対的なタイミングの精密な制御は、書込動作を行なうために重要である。通常、ワード線が一旦選択されると、その特定のワード線に関連するすべてのメモリセルはアクセスされ、記憶されたデータがワード線アクセストランジスタを介してそれぞれのビット線へ転送される。次に、選択されたサブアレイに関連するすべてのセンスアンプが（行内の選択されなかったビット線内のデータ保全性を確実にするため）それらの関連する全ビット線上のデータを感知し始める。従来のＤＲＡＭでは、書込動作については、特定の列が一旦選択されると、書込ドライバはビット線センスアンプが感知したデータに上書きする。しかし、この発明によれば、書込動作の初めには、ワード線が活性化されるのに応答してセンスアンプがビット線電圧分割を増加させ始めるときと、ビット線電圧分割がフルレール電圧レベルへ近づくときとの間に短い間隔がある。この間隔の間、書込動作は、ビット線センスアンプ活性化と列アクセスデバイス活性化との間のタイミングの精密な制御によって行なわれ得る。列デバイスがイネーブルされるのが遅すぎる場合、ビット線上の逆位相のデータに上書きしようとする書込動作はより長くかかる。なぜなら、書込ドライバが逆位相のフル電圧分割を克服しなければならないためである。列アクセスデバイスがイネーブルされるのが早過ぎる場合、ローカルデータバス（この実施例ではビット線と平行に走る）と書込動作用に選択されなかったビット線との間のノイズ結合から起こるデータ破損の危険がある。選択されなかった線は本質的に感知および復元動作のみを行なっている。
【００４５】
このため、この発明の自己タイミングの性質により、ワード線活性化、ビット線センスアンプ活性化、書込ドライバ活性化、および列選択活性化のタイミング間の非常に厳密な制御が可能となる。具体的には、ＷＴＰｉ信号は、遅延Ｄ１、ゲート９１２、およびフリップ／フロップ９１０を介してクロック信号ＣＬＫから自己タイミングをとる。センスアンプは次に、遅延Ｄ３およびゲート９１４を含む自己タイミング回路に基づいて活性化される。ゲート９１４によって生成される同じ自己タイミング信号９１６を次に用いて、遅延Ｄ４およびゲート９１８を駆動し、それらはしたがってセンスアンプの活性化から自己タイミングをとり、ビット線センスアンプが活性化された後で精密に同時に活性化される。一方、書込ドライバ９３０も、遅延Ｄ２およびゲート９２０、９２８によって形成される自己タイミング回路を介して活性化される。このように、書込ドライバは、従来のＤＲＡＭ実現化例よりも迅速に、それらが書込んでいるビット線上の逆位相論理状態を反転させ得る。図１０ｂを参照すると、ＷＴＰｉを生成するためのタイミング図が数字１０５０によって一般に示されている。サブアレイが活性である場合、つまり選択された場合、ＳＲ型フリップフロップ９１０のＳ入力はハイとなる。したがって、ＷＴＰｉはハイとなり、コマンドに必要な制御動作のシーケンスを開始する。ＷＴＰｉは、クロックの次の立上がりエッジでローにリセットされる。この状況をケース１として示す。しかし、サブアレイが不活性である場合、つまり選択されていない場合、ＳＲ型フリップフロップ９１０へのＳ入力はローのままであり、したがって、ＷＴＰｉはローのままである。この状況をケース２として示す。
【００４６】
コマンドのパイプライン処理およびグループ選択役割に関連して、図９を再度参照すると、読出動作がサイクルＮにおいて所与のサブアレイグループ内で行なわれる場合、そのグループ選択はサイクルＮの間、アサートされる。レジスタ９４０は、クロック周期ＮとＮ＋１とを分ける立上がりクロックエッジで、グループ選択信号をラッチする。９４０の出力はクロック周期Ｎ＋１の間、マルチプレクサ９３８の選択を制御する。
【００４７】
デバイスまたはマクロブロック５０２のメモリ内容のリフレッシュは、外部メモリコントローラによって制御される。外部メモリコントローラは、リフレッシュパターンおよびタイミングを、特定の用途にとって最適のやり方で取りまとめる。しかし、各セルは、予め規定されたリフレッシュ間隔に少なくとも１回リフレッシュされるべきである。リフレッシュ間隔は使用される実現化例および技術に依存する。
【００４８】
全メモリセルを周期的にリフレッシュするため、メモリコントローラはＡ＊２Ｍのリフレッシュコマンドを、各行アドレスに１つずつ、最大リフレッシュ間隔ごとに１回も発行する。リフレッシュコマンドは、１つのサブアレイ内で１度にセルの１つの行全体に動作し、メモリアドレス６１２の最下位Ｎビット６１２ａを「ドントケア」として扱う。
【００４９】
読出および書込動作を行なう場合、アドレッシングされたワードを含む行全体の内容がリフレッシュされる。したがって、すべての行内の少なくとも１つのワードが最大リフレッシュ間隔よりも短いまたは等しい間隔で読出または書込コマンドの対象となることを保証できる用途は、明白なリフレッシュコマンドを行なう必要がない。
【００５０】
上述のこの発明を具体化するＤＲＡＭアーキテクチャおよび回路は、複数の高性能用途を対象としている。この発明のアーキテクチャおよび回路は、従来のＤＲＡＭアーキテクチャのデュアルアクセスクラスモデルを置換える。その結果、メモリアドレスの行および列構成要素への明白な分割はもはやなく、メモリインターフェイスは行状態の概念を含まない。行状態がなければ、メモリ容量のバンクへの副分割はなく、行を明白に開いたり閉じたりするコマンドもない。アーキテクチャは、読出、書込、およびリフレッシュコマンドを支援し、必要とする。これらの動作の待ち時間およびサイクルタイムはしたがって一定であり、入力アドレスの値に依存しない。
【００５１】
明白な行状態が支援されていないため、全ＤＲＡＭアレイの状態はすべての動作の開始時には同じように見える。全動作の初期条件では、全ワード線はローにプリチャージされ、全ビット線およびデータ線は等化されてプリチャージ電圧にプリチャージされる。各メモリ動作は、完全な行アクセス動作と、続いて起こるビット線およびデータ線の等化およびプリチャージとを行なう。これは、もはや開いたバンクを追跡する必要がないため、外部メモリコントローラの設計を非常に簡略化する。
【００５２】
さらに、外部メモリコントローラは、各読出または書込動作のアドレスをチェックして動作を実行するために適切なＤＲＡＭコマンドシーケンスを選ぶ必要がない。これに対し、従来のＤＲＡＭシステムでは、メモリコントローラは、それがアクセスしたいメモリアドレスがバンクの開いたページ、閉じたバンク、または違うページへ開いたバンクをヒットするかどうかを判定しなければならない。
【００５３】
上述の実現化例は特定の実施例を参照して説明されてきたが、当業者にはさまざまな修正が明らかであろう。たとえば、差動サンプリングフリップフロップ９３６を差動増幅器と置換えることは、読出待ち時間を２クロックサイクルから１クロックサイクルへ削減でき、最大動作クロックレートの十分な削減を与える。逆に、上述のアーキテクチャを用いて実現された非常に大容量のＤＲＡＭは、メモリ内の読出データまたは書込データ内部経路に１つまたはそれ以上の別途のパイプラインレジスタ段を採用してもよい。これは、メモリの最大クロックを増加させるかまたは読出データを増加させて、外部メモリコントローラが利用可能なセットアップ時間をクロック制御するために行なわれてもよい。多くのサブアレイへの非常に高い分割度を有するＤＲＡＭについても、状況は同じである。
【００５４】
この発明の本実施例は、ある種の製造欠陥の冗長ベースの修復のために、各メモリセルサブアレイ内に別途の行および列要素を提供する。一般に、この慣行はサブアレイの大きさを若干増加させ、メモリアクセスに小さい遅延を導入する。これは、サブアレイの動作がより遅いため、および、行冗長の場合にはワード線ドライバを、列冗長の場合には列をアサートする前に、入力アドレスを不良アドレスのリストと比較する必要があるためである。本実施例で説明されたタイミングシーケンスは、メモリサイクルタイムの行アドレス冗長比較遅延構成要素のいくつかまたはすべてを、行サイクルの初めにそれをビット線等化およびプリチャージとオーバーラップさせることによって、除去することができる。しかし、代替的な可能性は、冗長要素をサブアレイから全体的に除外し、その代わりに、不良サブアレイの冗長置換による修復のためにメモリデバイスまたはマクロブロックにサブアレイの余剰分を設けることである。
【００５５】
列冗長は、サブアレイグループデータ線９２６とサンプリングフリップフロップ９３６／書込バッファ９３０との間にマルチプレクサ（図９には図示せず）を置くことによって実現され、正規のデータ要素から冗長列要素への置換を可能にする。また、相補冗長要素データ線対は、単独でまたはより大きなグループの一部として、相補正規データ線対の代わりに置換可能である。データ線等化およびプリチャージ回路は、データ線冗長マルチプレクサのメモリアレイ側に配置され、この動作を行なうために必要な時間を最小限に抑える。
【００５６】
行サイクルの第１の部分でビット線プリチャージおよび等化を行ない、次に、選択された行にアクセスするためＷＴＰｉ始動タイミングシーケンスが続くという慣行は、従来の実施例をしのぐいくつかの利点を有する。入力クロックの立上がりエッジの後でワード線タイミングパルス（ＷＴＰｉ）のアサートを遅延させるために用いられる遅延要素Ｄ１は、ＷＴＰｉがその間ローである最小必要期間を生成するよう設計されている。ＷＴＰｉのこの最小必要ロー期間は、プロセス変動、供給電圧、およびデバイス温度の最悪の場合の条件の下で適切なビット線等化およびプリチャージを確実にするよう設計されている。その結果、ワード線タイミングパルスＷＴＰｉは可能な限り精密である。
【００５７】
図１１ａを参照すると、遅延要素Ｄ１とビット線等化間のこの相関関係を示すタイミング図が示されている。メモリの最大クロックレートは最悪の場合の条件の下で必要なＷＴＰｉハイ期間によって設定され、行アクセスおよび読出または書込動作を確実に行なう。ＷＴＰｉロー周期によって消費されるクロック周期の一部、したがって連続する動作間のビット線等化およびプリチャージは、プロセス、電圧、および温度の最悪の場合の遅延条件の下での最大クロックレートでのメモリ動作に対する最大量である。
【００５８】
より遅いクロックレートでの動作のため、または最悪の場合の論理遅延よりも良好な状態の下では、ＷＴＰｉが連続する動作間でローであるクロック周期の一部は減少される。これは、選択されたワード線がサブアレイ行アクセス中にアサートされる時間を増加させる。このため、全動作に対するメモリセル復元および読出動作に対するデータ線上の分割電圧の品質は向上する。図１１ｂを参照すると、最大クロックレートよりも遅く動作する、または最悪の場合の論理遅延よりも良好な状態の下で動作するメモリを示すタイミング図が示されている。
【００５９】
本実施例はまた、インターフェイス入力クロックの１周期当り１コマンドのレートでコマンドを受付けて行なう同期インターフェイスを用いたシステムも説明している。しかし、当業者にとっては、上述のＤＲＡＭアーキテクチャを非同期インターフェイスを用いて実現することは明らかであろう。非同期インターフェイスのタイミング図を図１２ａに示す。
【００６０】
さらに別の代替的な実施例では、サブアレイアクセスをインターフェイスクロックの２つまたはそれ以上の周期にわたって伸ばす同期インターフェイスも可能である。図１２ｂを参照すると、そのような実施例のタイミング図が示されている。
【００６１】
さらに別の代替的な実施例では、１クロックサイクルの読出データ待ち時間で、１クロックサイクルにつき１つのレートで動作を行なう同期インターフェイスが可能である。そのような実施例を図１３ａに示す。
【００６２】
さらに別の代替的な実施例では、３またはそれ以上のクロックサイクルの読出データ待ち時間で、１クロックサイクルにつき１つのレートで動作を行なう同期インターフェイスが実現される。そのような実施例を図１３ｂに示す。
【００６３】
この発明をある特定の実施例を参照して説明してきたが、そのさまざまな修正は、ここに添付された特許請求の範囲に概説されたようなこの発明の精神および範囲から逸脱することなく、当業者には明らかであろう。さらに、この発明は、効率の良い歩留まりを増加させるために冗長記憶要素を利用するいかなる種類の電子メモリにも適用可能である。これらは、ＳＲＡＭ、および、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＰＲＯＭ、およびＦＲＡＭなどのさまざまな不揮発性メモリを含むが、これらに限定されない。
【図面の簡単な説明】
【図１ａ】メモリバンクアクセスのタイミング図である。
【図１ｂ】メモリページアクセスのタイミング図である。
【図２ａ】マルチバンクメモリアーキテクチャ（先行技術）を示す簡略化されたブロック図である。
【図２ｂ】図２ａに示されたシステムのタイミング図である。
【図３ａ】デュアルポートメモリアーキテクチャ（先行技術）の概略図である。
【図３ｂ】図３ａに示されたデュアルポートアーキテクチャの読出および書込動作を示すタイミング図である。
【図４】従来のＤＲＡＭセル（先行技術）をこの発明の一実施例に従ったＤＲＡＭセルと比較するグラフである。
【図５】この発明の一実施例に従った一般的なメモリアーキテクチャのブロック図である。
【図６】メモリアドレスフィールドおよびそれらの有効範囲を示す概念的な概略図である。
【図７】図６に示されたアーキテクチャの動作を示すタイミングおよびパイプラインフロー図である。
【図８】単一のコマンドに対して読出および書込の両方を行なう、図６に示された回路の能力を示すタイミングおよびパイプラインフロー図である。
【図９】図６に示されたメモリアーキテクチャを示す機能ブロック図である。
【図１０ａ】図９に示された機能ブロックのタイミングを示すタイミング図である。
【図１０ｂ】サブアレイが選択された場合、および選択されなかった場合におけるワード線タイミングパルスの活性化を示すタイミング図である。
【図１１ａ】ビット線等化およびプリチャージとアクセス時間とに対する最小タイミング要件を示すタイミング図である。
【図１１ｂ】最小条件よりも良い条件で動作する回路の利点を示すタイミング図である。
【図１２ａ】図６に示されたメモリアーキテクチャの非同期実施例のタイミングおよびパイプラインフロー図である。
【図１２ｂ】サブアレイアクセスに対し２クロックサイクルを必要とする一実施例のタイミングおよびパイプラインフロー図である。
【図１３ａ】サブアレイアクセスに対し１クロックサイクルを必要とし、１クロックサイクルの待ち時間を有する一実施例のタイミングおよびパイプラインフロー図である。
【図１３ｂ】サブアレイアクセスに対し１クロックサイクルを必要とし、３クロックサイクルの待ち時間を有する一実施例のタイミングおよびパイプラインフロー図である。
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９ａ】
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【図９ｂ】
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【図１０ａ】
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【図１０ｂ】
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【図１１ａ】
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【図１１ｂ】
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【図１２ａ】
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【図１２ｂ】
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【図１３ａ】
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【図１３ｂ】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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