(57)【要約】論理回路（１１０）は、低電力モード・高ライトレイテンシモード、又は高電力モード・低ライトレイテンシモードのいずれかでダイナミックランダムアクセス記憶装置（２０、２２）内のライトレシーバを作動させる。論理回路（１１０）は、高電力・低ライトレイテンシモードが有効にされたかどうかを示す第１の信号、記憶装置内のメモリセルの行がアクティブ状態であるかどうかを示す第２の信号、記憶装置がパワーダウンモードで作動させられているかどうかを示す第３の信号および記憶装置内のリードトランスミッタがアクティブ状態であるかどうかを示す第４の信号を受信する。論理回路（１１０）は、記憶装置内のメモリセルの行がアクティブ状態であり、記憶装置がパワーダウンモードで作動中でなく、記憶装置内のリードトランスミッタがアクティブ状態でない場合、高電力・低ライトレイテンシモードが有効にされているときにライトレシーバへの電力を維持する。
2006515453.tif 000002
【特許請求の範囲】
【請求項１】
複数のライトレシーバが高電力・低ライトレイテンシモード又は低電力・高レイテンシモードのいずれかで作動するよう記憶装置で使用されるライトレシーバ制御回路であって、該ライトレシーバ制御回路は、該高電力・低ライトレイテンシモードが有効にされているかどうかを示す第１の信号、及び、リードトランスミッタがアクティブ状態であるかどうかを示す第２の信号を受信する論理回路を備え、該論理回路は、該ライトレシーバがアクティブ状態であるかどうかとは無関係に、該リードトランスミッタがアクティブ状態ではない場合に電力を該ライトレシーバへ供給し、該リードトランスミッタがアクティブ状態である場合に該ライトレシーバから電力を除去するように、該高電力・低ライトレイテンシモードが有効にされていることを示す前記第１の信号に応答して作動可能であり、該論理回路は、該ライトレシーバがアクティブ状態であり該リードレシーバがアクティブ状態ではない場合に電力を該ライトレシーバへ供給し、該ライトレシーバがアクティブ状態ではないか、又は、該リードトランスミッタがアクティブ状態である場合に該ライトレシーバから電力を除去するように、該高電力・低ライトレイテンシモードが有効にされていないことを示す該第１の信号に応答してさらに作動可能である、ライトレシーバ制御回路。
【請求項２】
前記論理回路は、メモリセルの行がアクティブ状態であるかどうかを示す第３の信号をさらに受信し、該論理回路は、前記第１の信号及び前記第２の信号の状態とは無関係に、メモリセルの行がアクティブ状態ではないことを示す前記第３の信号に応答して、電力が前記ライトレシーバへ供給されることを禁止するようさらに作動可能である、請求項１に記載のライトレシーバ制御回路。
【請求項３】
前記論理回路は、パワーダウンモードがアクティブ状態であるかどうかを示す第３の信号をさらに受信し、該論理回路は、前記第１の信号及び前記第２の信号の状態とは無関係に、該パワーダウンモードがアクティブ状態であることを示す該第３の信号に応答して、電力が前記ライトレシーバへ供給されることを禁止するようさらに作動可能である、請求項１に記載のライトレシーバ制御回路。
【請求項４】
前記第１の信号を発生するモードレジスタをさらに備え、該モードレジスタは、第１の状態において該第１の信号によって前記高電力・低ライトレイテンシモードが有効にされていることを示し、第２の状態において該第１の信号によって該高電力・低ライトレイテンシモードが有効にされていないことを示すようにプログラムされる、請求項１に記載のライトレシーバ制御回路。
【請求項５】
前記モードレジスタが、信号の組み合わせをデコードすることによってプログラムされる、請求項４に記載のライトレシーバ制御回路。
【請求項６】
前記第１の信号を発生するモード制御回路をさらに備え、該モード制御回路は、ライトレイテンシを決定し、該決定されたライトレイテンシが前記ライトレシーバを前記高電力・低ライトレイテンシモードで作動させることにより達成可能であるライトレイテンシよりも大きいかどうかに応じて該第１の信号を発生する、請求項１に記載のライトレシーバ制御回路。
【請求項７】
前記モード制御回路が、リードレイテンシを示す第３の信号をさらに受信し、該モード制御回路が、該第３の信号によって示される該リードレイテンシに応じて前記ライトレイテンシを決定するように作動可能である、請求項６に記載のライトレシーバ制御回路。
【請求項８】
前記論理回路が集積回路を備え、前記第１の信号が該集積回路の外部からアクセス可能な端子を介し該論理回路へ供給される信号を含む、請求項１に記載のライトレシーバ制御回路。
【請求項９】
記憶装置であって、以下：
記憶装置の外部アドレス端子に適用された行アドレス信号を受信しデコードするよう作動可能である行アドレス回路；
該外部アドレス端子に適用された列アドレス信号を受信しデコードするよう作動可能である列アドレス回路；
該デコードされた行アドレス信号及び該デコードされた列アドレス信号によって決定される場所で書き込まれるか、又は、読み出されるデータを記憶するよう作動可能であるメモリセルのアレイ；
該データに対応するデータ信号を該アレイと該記憶装置の外部データ端子との間に結合するよう作動可能であり、それぞれが該外部データ端子の一つずつに接続された複数のライトレシーバ及びそれぞれが該外部データ端子の一つずつに接続された複数のリードトランスミッタを含むデータパス回路；
該記憶装置のそれぞれの外部コマンド端子に適用された複数のコマンド信号をデコードするよう作動可能であり、該デコードされたコマンド信号に対応する制御信号を発生するよう作動可能であるコマンドデコーダ；
前記ライトレシーバを高電力・低ライトレイテンシモード又は低電力・高ライトレイテンシモードのいずれかで作動させ、該高電力・低ライトレイテンシモードが有効にされているかどうかを示す第１の信号及びリードトランスミッタがアクティブ状態であるかどうかを示す第２の信号を受信する論理回路を備えたライトレシーバ制御回路であって、該論理回路は、該ライトレシーバがアクティブ状態であるかどうかとは無関係に、該リードトランスミッタがアクティブ状態ではない場合に該ライトレシーバへ電力を供給し、該リードトランスミッタがアクティブ状態である場合に該ライトレシーバから電力を除去するように、該高電力・低ライトレイテンシモードが有効にされていることを示す該第１の信号に応答して作動可能であり、該論理回路は、前記ライトレシーバがアクティブ状態であり該リードレシーバがアクティブ状態ではない場合に該ライトレシーバへ電力を供給し、該ライトレシーバがアクティブ状態でないか又は該リードトランスミッタがアクティブ状態である場合に該ライトレシーバから電力を除去するように、該高電力・低ライトレイテンシモードが有効にされていないことを示す該第１の信号に応答してさらに作動可能である、ライトレシーバ制御回路；および
該ライトレシーバ制御回路に接続され、該第１の信号を発生し、該第１の信号を前記ライトレシーバ制御回路へ供給するモード制御回路
を備える、記憶装置。
【請求項１０】
前記論理回路は、前記アレイ内のメモリセルの行がアクティブ状態であるかどうかを示す第３の信号をさらに受信し、該論理回路は、前記第１の信号及び前記第２の信号の状態とは無関係に、メモリセルの行がアクティブ状態ではないことを示す該第３の信号に応答して、電力が前記ライトレシーバへ供給されることを禁止するようさらに作動可能である、請求項９に記載の記憶装置。
【請求項１１】
前記論理回路は、前記記憶装置がパワーダウンモードで作動されているかどうかを示す第３の信号をさらに受信し、該論理回路は、前記第１の信号及び前記第２の信号の状態とは無関係に、該記憶装置がパワーダウンモードで作動されていることを示す該第３の信号に応答して、電力が前記ライトレシーバへ供給されることを禁止するようさらに作動可能である、請求項９に記載の記憶装置。
【請求項１２】
前記モード制御回路が、前記第１の信号を発生するモードレジスタを備え、該モードレジスタは、第１の状態において該第１の信号によって前記高電力・低ライトレイテンシモードが有効にされていることを示し、第２の状態において該第１の信号によって該高電力・低ライトレイテンシモードが有効にされていないことを示すようプログラムされる、請求項９に記載の記憶装置。
【請求項１３】
前記モードレジスタが、前記コマンドデコーダに組み込まれ、該モードレジスタが複数の前記コマンド信号をデコードすることによってプログラムされる、請求項１２に記載の記憶装置。
【請求項１４】
前記モード制御回路が、前記第１の信号を発生する第２の論理回路を備え、該第２の論理回路は、ライトレイテンシを決定し、該決定されたライトレイテンシが前記ライトレシーバを前記高電力・低ライトレイテンシモードで作動させることにより達成可能であるライトレイテンシよりも大きいかどうかに応じて、該第１の信号を発生する、請求項９に記載の記憶装置。
【請求項１５】
前記第２の論理回路が、リードレイテンシを示す第３の信号を受信し、該第２の論理回路が該第３の信号によって示される該リードレイテンシに応じて該ライトレイテンシを決定するよう作動可能である、請求項１４に記載の記憶装置。
【請求項１６】
前記モード制御回路が、該記憶装置の外部からアクセス可能な端子から前記論理回路までの信号パスを備え、前記第１の信号が該記憶装置の外部からアクセス可能な端子を介して該論理回路へ供給される信号を含む、請求項９に記載の記憶装置。
【請求項１７】
ダイナミックランダムアクセスメモリ装置を備える、請求項９に記載の記憶装置。
【請求項１８】
前記論理回路が、該記憶装置の作動パラメータを示す第３の信号をさらに受信し、該論理回路が、前記第１の信号、前記第２の信号及び該第３の信号に応じて電力を前記ライトレシーバへ供給するよう作動可能である、請求項９に記載の記憶装置。
【請求項１９】
前記論理回路が、
前記第１の信号及び前記第３の信号に応じてレシーバイネーブル信号を発生する第１の回路、および
該レシーバイネーブル信号及び前記第２の信号に応じて電力を前記ライトレシーバへ供給する第２の回路
を備える、請求項１８に記載の記憶装置。
【請求項２０】
集積回路を備え、前記第１の回路が、前記ライトレシーバよりも前記コマンドデコーダに近い場所で前記集積回路上に作製され、前記第２の回路が、前記コマンドデコーダよりも前記ライトレシーバに近い場所で前記集積回路上に作製される、請求項１９に記載の記憶装置。
【請求項２１】
記憶装置であって、
該記憶装置の外部アドレス端子に供給された行アドレス信号を受信しデコードするよう作動可能である行アドレス回路；
該外部アドレス端子に供給された列アドレス信号を受信しデコードするよう作動可能である列アドレス回路；
該「デコードされた行アドレス信号及び該デコードされた列アドレス信号によって決定される場所で書き込まれるか、又は、読み出されるデータを記憶するよう作動可能であるメモリセルのアレイ；
該データに対応するデータ信号を該アレイと該記憶装置の外部データ端子との間に結合するよう作動可能であるデータパス回路；
該記憶装置のそれぞれの外部コマンド端子に供給された複数のコマンド信号をデコードするよう作動可能であり、該デコードされたコマンド信号に対応する制御信号を発生するよう作動可能であるコマンドデコーダ；
該記憶装置のリードレイテンシとは独立して該記憶装置のライトレイテンシを設定するよう作動可能であるライトレイテンシ制御回路
を備える、記憶装置。
【請求項２２】
前記ライトレイテンシ制御回路が、前記リードレイテンシを示す信号を受信する論理回路を備え、該論理回路が該信号によって示された該リードレイテンシに応じて該ライトレイテンシを決定する、請求項２１に記載の記憶装置。
【請求項２３】
前記論理回路が、前記リードレイテンシよりも所定の値だけ小さい前記ライトレイテンシを決定する、請求項２２に記載の記憶装置。
【請求項２４】
前記ライトレイテンシ制御回路が、該ライトレイテンシを選択するようにプログラムされたモードレジスタを備える、請求項２１に記載の記憶装置。
【請求項２５】
前記モードレジスタが、前記コマンドデコーダに組み込まれ、該モードレジスタが複数の前記コマンド信号をデコードすることによりプログラムされる、請求項２４に記載の記憶装置。
【請求項２６】
前記ライトレイテンシ制御回路が、該記憶装置の外部からアクセス可能な端子からの信号パスを備え、該ライトレイテンシが該記憶装置の該外部からアクセス可能な端子を介して信号を供給することにより選択される、請求項２１に記載の記憶装置。
【請求項２７】
ダイナミックランダムアクセスメモリ装置を備える、請求項２１に記載の記憶装置。
【請求項２８】
コンピュータシステムであって、以下：
プロセッサバスを有するプロセッサ；
該プロセッサバスを介して該プロセッサに接続され、データが該コンピュータシステムへ入力されることを可能にする入力装置；
該プロセッサバスを介して該プロセッサに接続され、データが該コンピュータシステムから出力されることを可能にする出力装置；
該プロセッサバスを介して該プロセッサに接続され、データが大容量記憶装置から読み出されることを可能にするデータ記憶装置；
該プロセッサバスを介して該プロセッサに接続されたメモリコントローラ；および
該メモリコントローラに接続された記憶装置
を備え、該記憶装置が、以下：
該記憶装置の外部アドレス端子に供給された行アドレス信号を受信しデコードするよう作動可能である行アドレス回路；
該外部アドレス端子に供給された列アドレス信号を受信しデコードするよう作動可能である列アドレス回路；
該デコードされた行アドレス信号及び該デコードされた列アドレス信号によって決定される場所で書き込まれるか、又は、読み出されるデータを記憶するよう作動可能であるメモリセルのアレイ；
該データに対応するデータ信号を該アレイと該記憶装置の外部データ端子との間に結合するよう作動可能であり、それぞれが該外部データ端子の一つずつに接続された複数のライトレシーバ及びそれぞれが該外部データ端子の一つずつに接続された複数のリードトランスミッタを含むデータパス回路；
該記憶装置のそれぞれの外部コマンド端子に供給された複数のコマンド信号をデコードするよう作動可能であり、前記デコードされたコマンド信号に対応する制御信号を発生するよう作動可能であるコマンドデコーダ；
該ライトレシーバを高電力・低ライトレイテンシモード又は低電力・高ライトレイテンシモードのいずれかで作動させ、該高電力・低ライトレイテンシモードが有効にされているかどうかを示す第１の信号及びリードトランスミッタがアクティブ状態であるかどうかを示す第２の信号を受信する論理回路を備えるライトレシーバ制御回路であって、該論理回路は、該ライトレシーバがアクティブ状態であるかどうかとは無関係に、該リードトランスミッタがアクティブ状態ではない場合に該ライトレシーバへ電力を供給し、前記リードトランスミッタがアクティブ状態である場合に該ライトレシーバから電力を除去するように、該高電力・低ライトレイテンシモードが有効にされていることを示す前記第１の信号に応答して作動可能であり、該論理回路は、該ライトレシーバがアクティブ状態であり該リードレシーバがアクティブ状態ではない場合に該ライトレシーバへ電力を供給し、該ライトレシーバがアクティブ状態でないか又は該リードトランスミッタがアクティブ状態である場合に該ライトレシーバから電力を除去するように、該高電力・低ライトレイテンシモードが有効にされていないことを示す該第１の信号に応答してさらに作動可能である、ライトレシーバ制御回路；および
該ライトレシーバ制御回路に接続され、該第１の信号を発生し、該第１の信号を該ライトレシーバ制御回路へ供給するモード制御回路
を備える、コンピュータシステム。
【請求項２９】
前記論理回路は、前記アレイ内のメモリセルの行がアクティブ状態であるかどうかを示す第３の信号をさらに受信し、該論理回路は、前記第１の信号及び前記第２の信号の状態とは無関係に、メモリセルの行がアクティブ状態ではないことを示す該第３の信号に応答して、電力が前記ライトレシーバへ供給されることを禁止するようさらに作動可能である、請求項２８に記載のコンピュータシステム。
【請求項３０】
前記論理回路は、前記憶装置がパワーダウンモードで作動させられているかどうかを示す第３の信号をさらに受信し、該論理回路は、前記第１の信号及び前記第２の信号の状態とは無関係に、該記憶装置がパワーダウンモードで作動させられていることを示す該第３の信号に応答して、電力が前記ライトレシーバへ供給されることを禁止するようさらに作動可能である、請求項２８に記載のコンピュータシステム。
【請求項３１】
前記モード制御回路が、前記第１の信号を発生するモードレジスタを備え、該モードレジスタは、第１の状態において該第１の信号によって前記高電力・低ライトレイテンシモードが有効にされていることを示し、第２の状態において該第１の信号によって該高電力・低ライトレイテンシモードが有効にされていないことを示すようプログラムされる、請求項２８に記載のコンピュータシステム。
【請求項３２】
前記モードレジスタが、前記コマンドデコーダに組み込まれ、該モードレジスタが複数の前記コマンド信号をデコードすることによってプログラムされる、請求項３１に記載のコンピュータシステム。
【請求項３３】
前記モード制御回路が、前記第１の信号を発生する第２の論理回路を備え、該第２の論理回路は、ライトレイテンシを決定し、該決定されたライトレイテンシが該ライトレシーバを前記高電力・低ライトレイテンシモードで作動させることにより達成可能であるライトレイテンシよりも大きいかどうかに応じて該第１の信号を発生する、請求項２８に記載のコンピュータシステム。
【請求項３４】
前記第２の論理回路が、リードレイテンシを示す第３の信号を受信し、該第２の論理回路が該第３の信号によって示される該リードレイテンシに応じて前記ライトレイテンシを決定するよう作動可能である、請求項３３に記載のコンピュータシステム。
【請求項３５】
前記モード制御回路が、前記記憶装置の外部からアクセス可能な端子から前記論理回路までの信号パスを備え、前記第１の信号が、該記憶装置の外部からアクセス可能な端子を介して該論理回路へ供給される信号を含む、請求項２８に記載のコンピュータシステム。
【請求項３６】
前記記憶装置が、ダイナミックランダムアクセスメモリ装置を備える、請求項２８に記載のコンピュータシステム。
【請求項３７】
前記論理回路が、前記記憶装置の作動パラメータを示す第３の信号をさらに受信し、該論理回路が、前記第１の信号、前記第２の信号及び該第３の信号に応じて電力を前記ライトレシーバへ供給するよう作動可能である、請求項２８に記載のコンピュータシステム。
【請求項３８】
前記論理回路が、
前記第１の信号及び前記第３の信号に応じてレシーバイネーブル信号を発生する第１の回路、および
該レシーバイネーブル信号及び前記第２の信号に応じて電力を前記ライトレシーバへ供給する第２の回路
を備える、請求項３７に記載のコンピュータシステム。
【請求項３９】
前記記憶装置が集積回路を備え、前記第１の回路が、前記ライトレシーバよりも前記コマンドデコーダに近い場所で前記集積回路上に作製され、前記第２の回路が、前記コマンドデコーダよりも前記ライトレシーバに近い場所で前記集積回路上に作製される、請求項３８に記載のコンピュータシステム。
【請求項４０】
コンピュータシステムであって、以下：
プロセッサバスを有するプロセッサ；
該プロセッサバスを介して該プロセッサに接続され、データが該コンピュータシステムへ入力されることを可能にする入力装置；
該プロセッサバスを介して該プロセッサに接続され、データが該コンピュータシステムから出力されることを可能にする出力装置；
該プロセッサバスを介して該プロセッサに接続され、データが大容量記憶装置から読み出されることを可能にするデータ記憶装置；
該プロセッサバスを介して該プロセッサに接続されたメモリコントローラと、および
該メモリコントローラに接続された記憶装置
を備え、該記憶装置が、以下：
該記憶装置の外部アドレス端子に供給された行アドレス信号を受信しデコードするよう作動可能である行アドレス回路；
該外部アドレス端子に供給された列アドレス信号を受信しデコードするよう作動可能である列アドレス回路；
該デコードされた行アドレス信号及び該デコードされた列アドレス信号によって決定される場所で書き込まれるか、又は、読み出されるデータを記憶するよう作動可能であるメモリセルのアレイ；
該データに対応するデータ信号を該アレイと該記憶装置の外部データ端子との間に結合するよう作動可能であるデータパス回路；
該記憶装置のそれぞれの外部コマンド端子に供給された複数のコマンド信号をデコードするよう作動可能であり、該デコードされたコマンド信号に対応する制御信号を発生するよう作動可能であるコマンドデコーダ；および
該記憶装置のリードレイテンシとは独立して該記憶装置のライトレイテンシを設定するよう作動可能であるライトレイテンシ制御回路
を備える、コンピュータシステム。
【請求項４１】
前記ライトレイテンシ制御回路が、前記リードレイテンシを示す信号を受信する論理回路を備え、該論理回路が、該信号によって示された該リードレイテンシに応じて該ライトレイテンシを決定する、請求項４０に記載のコンピュータシステム。
【請求項４２】
前記論理回路が、前記リードレイテンシよりも所定の値だけ小さい前記ライトレイテンシを決定する、請求項４１に記載のコンピュータシステム。
【請求項４３】
前記ライトレイテンシ制御回路が、前記ライトレイテンシを選択するようプログラムされたモードレジスタを備える、請求項４０に記載のコンピュータシステム。
【請求項４４】
前記モードレジスタが、前記コマンドデコーダに組み込まれ、該モードレジスタが、複数の前記コマンド信号をデコードすることによりプログラムされる、請求項４３に記載のコンピュータシステム。
【請求項４５】
前記ライトレイテンシ制御回路が、前記記憶装置の外部からアクセス可能な端子からの信号パスを備え、該ライトレイテンシが、該記憶装置の該外部からアクセス可能な端子を介して信号を供給することにより選択される、請求項４０に記載のコンピュータシステム。
【請求項４６】
前記記憶装置が、ダイナミックランダムアクセスメモリ装置を備える、請求項４０に記載のコンピュータシステム。
【請求項４７】
データバスからそれぞれのデータビットを受信する複数のライトレシーバとデータバスにそれぞれのデータビットを供給する複数のリードトランスミッタとを有する記憶装置において、該ライトレシーバを高電力・低ライトレイテンシモード又は低電力・高ライトレイテンシモードのいずれかで作動させる方法であって、以下：
該ライトレシーバが該高電力・低ライトレイテンシモードで作動されている場合に該ライトレシーバがアクティブ状態であるかどうかとは無関係に、該リードトランスミッタがアクティブ状態ではない場合に前記ライトレシーバに電力を供給する工程；
該ライトレシーバが該高電力・低ライトレイテンシモードで作動されているときに該リードトランスミッタがアクティブ状態である場合に、該ライトレシーバから電力を除去する工程；
該ライトレシーバが該低電力・高ライトレイテンシモードで作動されているときに該ライトレシーバがアクティブ状態でありかつ該リードトランスミッタがアクティブ状態ではない場合に、該ライトレシーバに電力を供給する工程；および
該ライトレシーバが前記低電力・高ライトレイテンシモードで作動されているときに該ライトレシーバがアクティブ状態ではないか又は該リードトランスミッタがアクティブ状態である場合に、該ライトレシーバから電力を除去する工程
を包含する、方法。
【請求項４８】
請求項４７に記載の方法であって、以下：
前記記憶装置内のメモリセルの行がアクティブ状態であるかどうかを判定する工程；
該記憶装置内のメモリセルの行がアクティブ状態であると判定された場合に、電力が前記ライトレシーバへ供給されることを可能にする工程；および
該記憶装置内のメモリセルの行がアクティブ状態ではないと判定された場合に、電力が該ライトレシーバへ供給されることを禁止する工程
さらに包含する、方法。
【請求項４９】
請求項４７に記載の方法であって、以下：
前記記憶装置がパワーダウンモードで作動しているかどうかを判定する工程；
該記憶装置がパワーダウンモードで作動していないと判定された場合に、電力が前記ライトレシーバへ供給されることを可能にする工程；および
該記憶装置がパワーダウンモードで作動していると判定された場合に、電力が該ライトレシーバへ供給されることを禁止する工程
をさらに包含する、方法。
【請求項５０】
請求項４７に記載の方法であって、前記記憶装置内のモードレジスタをプログラミングすることにより前記高電力・低ライトレイテンシモード又は前記低電力・高ライトレイテンシモードのいずれかを選択する工程をさらに包含する、方法。
【請求項５１】
請求項４７に記載の方法であって、前記記憶装置の外部からアクセス可能な端子へ信号を供給することにより前記高電力・低ライトレイテンシモード又は前記低電力・高ライトレイテンシモードのいずれかを選択する工程をさらに包含する、方法。
【請求項５２】
請求項４７に記載の方法であって、以下：
ライトレイテンシを決定すること、
該決定されたライトレイテンシが前記ライトレシーバを前記高電力・低ライトレイテンシモードで作動させることを必要とするライトレイテンシよりも大きい場合に、前記低電力・高ライトレイテンシモードを選択すること、および
該決定されたライトレイテンシが該ライトレシーバを該高電力・低ライトレイテンシモードで作動させることを必要とするライトレイテンシ以下である場合に、該高電力・低ライトレイテンシモードを選択すること
によって、該高電力・低ライトレイテンシモード又は該低電力・高ライトレイテンシモードのいずれかを選択する工程
をさらに包含する、方法。
【請求項５３】
前記ライトレイテンシを決定する工程の行為が、前記記憶装置の前記リードレイテンシに応じて該ライトレイテンシを決定することを包含する、請求項５２に記載の方法。
【請求項５４】
前記記憶装置が、ダイナミックランダムアクセスメモリ装置を備える、請求項４７に記載の方法。
【請求項５５】
データバスからそれぞれのデータビットを受信する複数のライトレシーバとデータバスにそれぞれのデータビットを供給する複数のリードトランスミッタとを有する記憶装置において、該ライトレシーバを作動させる方法であって、以下：
該記憶装置のリードレイテンシとは独立して該記憶装置のライトレイテンシを決定する工程；
該決定されたライトレイテンシに応じて該ライトレシーバへ電力を供給する工程
を包含する、方法。
【請求項５６】
請求項５５に記載の方法であって、前記決定されたライトレイテンシに応じて前記ライトレシーバへ電力を供給する工程の行為が、以下：
該決定されたライトレイテンシが所定のライトレイテンシよりも大きい場合、該ライトレシーバがアクティブ状態でありかつ前記リードレシーバがアクティブ状態ではないときに、該ライトレシーバへ電力を供給すること、
該決定されたライトレイテンシが所定のライトレイテンシよりも大きい場合、該ライトレシーバがアクティブ状態であるか又は該リードトランスミッタがアクティブ状態であるときに、該ライトレシーバへの電力を除去すること、
該決定されたライトレイテンシが所定のライトレイテンシ以下である場合、該ライトレシーバがアクティブ状態であるかどうかとは無関係に該リードレシーバがアクティブ状態ではないときに、該ライトレシーバへ電力を供給すること、および
該決定されたライトレイテンシが所定のライトレイテンシ以下である場合、該リードトランスミッタがアクティブ状態であるときに、該ライトレシーバから電力を除去すること
を包含する、方法。
【請求項５７】
前記記憶装置のリードレイテンシとは独立して前記記憶装置のライトレイテンシを決定することが、該ライトレイテンシを選択するために該記憶装置内のモードレジスタをプログラミングすることを包含する、請求項５５に記載の方法。
【請求項５８】
前記記憶装置のリードレイテンシとは独立して前記記憶装置のライトレイテンシを決定することが、該記憶装置の外部からアクセス可能な端子を介して信号を供給することを包含する、請求項５５に記載の方法。
【請求項５９】
前記メモリ装置が、ダイナミックランダムアクセスメモリ装置を備える、請求項５５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（技術分野）
本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関し、特に、低電力・高ライトレイテンシモード又は高電力・低ライトレイテンシモードのいずれかでＤＲＡＭを作動させる回路及び方法に関する。
【背景技術】
【０００２】
（発明の背景）
集積回路が消費する電力は、あるアプリケーションにおいては集積回路の実用性に関して重要な要因となり得る。たとえば、携帯型パーソナルコンピュータで使用される記憶装置が消費する電力は、該コンピュータに給電するためのバッテリーを充電することなくコンピュータが使用可能である期間に大きな影響を与える。消費電力は、記憶装置がバッテリーから給電されない場合においても重要であるが、その理由は記憶装置から発生した熱を制限する必要があるためである。
【０００３】
一般に、記憶装置の消費電力は記憶装置の容量と作動速度の両方と共に増加する。記憶装置の容量が増加すると、たとえば、記憶装置は、定期的にリフレッシュすべきより多くのメモリセルを含み、受信され且つ処理されるべきアドレスビット数が増加する。記憶装置の速度が増加すると、記憶装置内の多数の信号線はより急速に状態を変化させ、状態が変化するごとに電力を消費する。記憶装置の消費電力を低下させるため様々なアプローチが試みられている。たとえば、他の記憶装置がアクセスされているときに、記憶装置の所要リフレッシュレートを低下させる技術、記憶装置の全部又は一部を作動させるために必要な電圧の大きさを減少させる技術、記憶装置が消費する電力を低下させる技術が開発されている。たとえば、消費電力は、あるＤＲＡＭリフレッシュモードの間に、ＤＲＡＭが該モードで作動しているときに入力バッファへの電力を取り除くことにより低下させられている。
【０００４】
周知のように、記憶装置は、一般に、バスアーキテクチャにおいて、メモリコントローラ又はシステムコントローラ等の制御装置に接続される。バスアーキテクチャでは、複数の記憶装置が互いに並列接続され、且つ制御装置に接続される。その結果として、制御装置がアドレス又はデータを１個の記憶装置へ供給するとき、他の記憶装置のすべてがそのアドレス又はデータを同様に受信する。アドレス及びデータは、従来的には、単なるインバータであってもよいレシーバ又は入力バッファを介してデータバス及びアドレスバスへ結合される。これらのレシーバのうちの１個へ結合されるデータビット又はアドレスビットが状態を変化させると、そのたびにレシーバが切り換わり、それによって電力を消費する。それでも、これらのデータ又はアドレスを使用する記憶装置は１個だけである。他のすべての記憶装置のレシーバを切り換えることによって消費される電力は、したがって、電力の浪費である。
【０００５】
非アクティブ状態の記憶装置が消費する電力を低下させるため使用されている一つの技術は非アクティブ状態の記憶装置内のデータバッファから電力を除去することである。このアプローチを使用して、各記憶装置は記憶装置にアクセスするためにコマンドが発行されるときを決めるべくコマンドをデコードする。各記憶装置はまたメモリアクセスがその特定の記憶装置へ向けられるときを検出するためアドレスをデコードする。記憶装置内の制御回路は、その特定の記憶装置へ向けられた書き込みアクセスが検出されるまで、すべてのデータ入力バッファ（ライトレシーバとしても知られている）への電力を除去する。同様に、制御回路は、その特定の記憶装置へ向けられた読み出しアクセスが検出されるまで、すべてのデータ出力バッファ（リードトランスミッタとしても知られている）への電力を除去する。書き込みアクセス又は読み出しアクセスがそれぞれその特定の記憶装置へ向けられるまで、ライトレシーバ及びリードトランスミッタへの電力を除去することにより、記憶装置が消費する電力の著しい低下が達成される。
【０００６】
記憶装置が非アクティブ状態であるときにデータレシーバ及びデータトランスミッタから電力を除去することが可能であるが、コマンドレシーバ及びアドレスレシーバは読み出し又は書き込みアクセスがその記憶装置へ向けられるときを検出するためにアクティブ状態でなくてはならないので、同じように電力を除去することは不可能である。電力がコマンドバッファ及びアドレスバッファから除去される場合、それらはコマンド信号及びアドレス信号を、その記憶装置へ向けられた読み出しアクセス又は書き込みアクセスを検出する内部回路へ結合できない。
【０００７】
ライトレシーバ及びリードトランスミッタへの電力を選択的に除去することは消費電力を低下させる利点があるが、この利点はデータアクセス速度の低下を犠牲にして得られる。より詳細には、記憶装置がその記憶装置へ向けられた書き込みコマンド及びアドレスをデコードするまで従来の記憶装置のライトレシーバへ電力は供給され始めない。電力がライトレシーバへ完全に供給されるまで、ライトレシーバは書き込みデータを記憶装置内の回路へ結合できない。従来の記憶装置では記憶装置内のライトレシーバを十分にパワーアップするため、典型的に６〜８ｎｓを必要とする。たとえば、３００ＭＨｚのクロック信号で作動するとき、ライトレシーバが書き込みデータを内部回路へ結合できるようになる前に２クロックサイクルを要する。その結果として、該記憶装置の最小ライトレイテンシは２クロックサイクルである。しかし、多くの場合、ライトレイテンシは２クロックサイクルよりも短くすることが望ましい。記憶装置のライトレイテンシは通常様々な技術を使用して設定される。ある種の記憶装置の場合、ライトレイテンシはないか、又は、ライトレイテンシは１クロックサイクル等の所定のクロックサイクル数に固定される。他の記憶装置の場合、ライトレイテンシはユーザがモードレジスタをプログラミングすることによって設定される。さらに別の記憶装置では、ライトレイテンシは記憶装置のリードレイテンシを選択することによって設定される。ライトレイテンシは、たとえば、リードレイテンシよりも１〜２クロックサイクルだけ短い。この例では、２クロックサイクルの最小ライトレイテンシは、リードレイテンシを３〜４クロックサイクルに制限する。この大きさのレイテンシは従来の記憶装置の作動速度を著しく低下させることがある。
【０００８】
記憶装置内のライトレシーバへの電力を選択的に除去することは記憶装置のライトレイテンシに悪影響を与えるが、記憶装置内のリードトランスミッタへの電力の選択的除去は記憶装置のリードレイテンシに悪影響を与えない。この差の主な理由は、読み出しデータは最初にメモリセルのアレイからアクセスされ、次に記憶装置のデータバス端子へ結合される必要があるので、読み出しデータは読み出しコマンド及び読み出しアドレスが記憶装置へ結合された後に十分に時間が経過するまで記憶装置から結合されないからである。対照的に、書き込みデータは、書き込みコマンド及び書き込みアドレスが記憶装置へ結合されたときに、同時に又は直後に、記憶装置のデータバス端子へ結合することができるが、その理由は、書き込みデータが後にメモリセルのアレイへ結合されるからである。このように、レシーバ又はトランスミッタへの電力を選択的に除去することによって生じるレイテンシ増加の問題はライトレシーバへの電力を除去する場合に限り存在する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、記憶装置が低電力モードで作動することを許可し、さらに、最小ライトレイテンシを実現することが省電力を実現することよりも重要である状況でライトレイテンシに悪影響を与えない回路及び方法が必要である。
【課題を解決するための手段】
【００１０】
（発明の要旨）
記憶装置のための方法及び回路は、記憶装置が、記憶装置のライトレイテンシを増加させる低電力モード、又は、記憶装置のライトレイテンシを最小化する高電力モードのいずれかで作動することを許可する。低電力モードでは、記憶装置は、記憶装置がその記憶装置への書き込みアクセスを検出したときを除いて記憶装置内のライトレシーバへの電力を除去するため上記の従来形式で作動する。高電力モードでは、電力は殆どの状況下でライトレシーバから除去されないので、ライトレシーバは書き込みデータを内部回路へ直ちに結合可能であり、それによって、低電力モードで作動するときに生じることがあるライトレイテンシの増加を回避する。しかし、高電力モードであっても、電力は、好ましくは、記憶装置内のメモリセルにアクティブ状態である行が存在しないときにライトレシーバから除去される。また、記憶装置のリードトランスミッタがアクティブ状態である高電力モードにおいても、ライトレシーバから電力を除去することが好ましい。記憶装置が低電力モード又は高電力モードのいずれかで作動することを許可する方法及び回路は、好ましくは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）において使用され、該ＤＲＡＭ装置はコンピュータシステム又はその他の電子システムで使用される。
【発明を実施するための最良の形態】
【００１１】
（発明の詳細な説明）
図１は本発明の一実施例によるデュアルパワーシステムを利用可能である従来の同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）２のブロック図である。しかし、本発明の種々の実施形態が他のタイプのＤＲＡＭ又は他のタイプの記憶装置で使用可能であることが理解される。
【００１２】
ＳＤＲＡＭ２の作動は、制御バス６上で受信されたハイレベルコマンド信号に応答して、コマンドデコーダ４が制御する。典型的にはメモリコントローラ（図１に示されない）が生成するこれらのハイレベルコマンド信号は、クロックイネーブル信号ＣＫＥ*、クロック信号ＣＬＫ、チップセレクト信号ＣＳ*、ライトイネーブル信号ＷＥ*、行アドレスストローブ信号ＲＡＳ*、列アドレスストローブ信号ＣＡＳ*、及び、データマスク信号ＤＭであり、ここで、「*」はアクティブローである信号を指定する。コマンドデコーダ４は、一括して参照番号１０で示される複数の入力バッファ又はコマンドレシーバを含み、それらを介してハイレベルコマンド信号が結合される。既に説明したように、コマンドレシーバ１０は通常は実質的に常時給電されるので、記憶装置２へ向けられたメモリコマンドは検出できる。コマンドデコーダ４は、ハイレベルコマンド信号のそれぞれによって指定された機能（たとえば、読み出し又は書き込み）を実行するためハイレベルコマンド信号に応答してコマンド信号の系列を生成する。これらのコマンド信号、ならびに、コマンド信号がそれらのそれぞれの機能を達成する方法は従来どおりである。したがって、簡略にするため、これらのコマンド信号についてのこれ以上の説明は省略する。コマンドデコーダ４は、ＳＤＲＡＭ２の作動モード、たとえば、そのリードレイテンシを制御するためプログラム可能であるモードレジスタ１１をさらに含む。
【００１３】
ＳＤＲＡＭ２は、アドレスバス１４を介して行アドレス及び列アドレスを受信するアドレスレジスタ１２を含む。アドレスバス１４は一般にメモリコントローラ（図１に示されない）に結合される。アドレスレジスタ１２は、一括して参照番号１６によって示される複数の入力バッファ又はアドレスレシーバを含む。アドレスレシーバ１６のそれぞれは、それぞれのアドレスビットをアドレスレジスタ１２内の回路に結合する。同様に既に説明したように、アドレスレシーバ１６は通常は実質的に常時給電されるので、ＳＤＲＡＭ２は特定のメモリコマンドがそこへ向けられていることを判定可能である。行アドレスは一般に最初にアドレスレジスタ１２によって受信され、行アドレスマルチプレクサ１８へ供給される。行アドレスマルチプレクサ１８は、行アドレスを、行アドレスの一部を形成するバンクアドレスビットの状態に応じて、２個のメモリバンク２０、２２のいずれか一方に関連した多数のコンポーネントへ結合する。メモリバンク２０、２２のそれぞれには、行アドレスを記憶するそれぞれの行アドレスラッチ２６と、行アドレスをデコードし対応する信号をアレイ２０又は２２の一方へ供給する行デコーダ２８とが関連付けられる。行アドレスマルチプレクサ１８はまたアレイ２０、２２内のメモリセルをリフレッシュする目的で行アドレスを行アドレスラッチ２６へ結合する。行アドレスはリフレッシュカウンタ３０によってリフレッシュの目的のため発生させられ、そのリフレッシュカウンタはリフレッシュコントローラ３２が制御する。リフレッシュコントローラ３２はまたコマンドデコーダ４によって制御される。
【００１４】
行アドレスがアドレスレジスタ１２へ供給され、行アドレスラッチ２６の一方に記憶された後、列アドレスがアドレスレジスタ１２へ供給される。アドレスレジスタ１２は列アドレスを列アドレスラッチ４０へ供給する。ＳＤＲＡＭ２の作動モードに応じて、列アドレスは、バーストカウンタ４２を介して列アドレスバッファ４４へ結合されるか、又は、アドレスレジスタ１２が出力した列アドレスから始めて列アドレスの系列を列アドレスバッファ４４へ供給するバーストカウンタ４２へ結合される。いずれの場合においても、列アドレスバッファ４４は列アドレスを列デコーダ４８へ供給し、該列デコーダ４８は、それぞれのアレイ２０、２２の一方のための対応するセンス増幅器及び関連した列回路５０、５２へ種々の列信号を供給する。
【００１５】
アレイ２０、２２の一方から読み出されるべきデータは、アレイ２０、２２の一方のための列回路５０、５２へそれぞれ結合される。データは次にデータ出力レジスタ５６へ結合され、該データ出力レジスタ５６は、一括して参照番号５７によって示された複数のリードトランスミッタを含む。リードトランスミッタ５７のそれぞれは、それぞれのデータビットをデータバス５８のそれぞれの導体へ供給する。電力は通常では、そのＳＤＲＡＭ２へのメモリ読み出しアクセスの検出に応答してリードトランスミッタ５７が読み出しデータをデータバス５８へ結合するため要求されるときに限り、リードトランスミッタ５７へ供給される。アレイ２０、２２の一方へ書き込まれるべきデータはデータバス５８からデータ入力レジスタ６０を介して結合される。データ入力レジスタ６０は、データバス４８からの書き込みデータのそれぞれのビットをデータ入力レジスタ６０の内部回路へ結合する複数のライトレシーバ６２を含む。次いで、ライトデータは、列回路５０、５２へ結合され、ここで、ライトデータはそれぞれアレイ２０、２２の一方へ送信される。マスクレジスタ６４は、たとえば、アレイ２０、２２から読み出されるデータを選択的にマスクすることにより、列回路５０、５２へのデータの流入及び流出を選択的に変更するためデータマスクＤＭ信号に応答する。上述のように、従来のＳＤＲＡＭ２では、電力は通常においてはそのＳＤＲＡＭ２へのメモリ書き込みアクセスが検出されたときに限りライトレシーバ６２へ供給される。
【００１６】
図１のＳＤＲＡＭ２又は他の記憶装置が低電力・高ライトレイテンシモード、又は、高電力・低ライトレイテンシモードで作動することを許可するシステム１００の一実施形態を図２に示す。
【００１７】
図２に示すシステム１００は、電力がライトレシーバ６２（図１）へ供給されるべきときに、レシーバイネーブル信号「ＲXＥN」を発生させるため多数の入力信号を受信する論理回路１１０を含む。論理回路１１０は、これらの入力信号のある組合わせをデコードするため本質的に機能する。そのため、論理回路１１０は、好ましくは、コマンドデコーダ４の一部であるが、ＳＤＲＡＭ２の他のコンポーネントの一部であってもよく、あるいは、ＳＤＲＡＭ２又は他の記憶装置の別個のコンポーネントであってもよい。
【００１８】
論理回路１１０に供給される入力信号は、アクティブ状態になるとシステム１００が上記の高電力・低ライトレイテンシモードで作動することを許可する「低ライトレイテンシ」信号を含む。この低ライトレイテンシ信号は、好ましくは、従来の方法でこのモードを選択するためプログラムされたコマンドデコーダ４（図１）のモードレジスタ１１によって与えられる。しかし、低ライトレイテンシ信号は、その代わりに、ＳＤＲＡＭ２内の他のコンポーネントによって供給してもよい。たとえば、それは高電力・低ライトレイテンシモードを選択する論理回路（図示せず）によって供給され、そのようにするならば、記憶装置がユーザによって選択されたライトレイテンシ、又は、リードレイテンシに基づいてレイテンシ値を獲得することを可能にさせる。さらなる一例として、低ライトレイテンシ信号は、ＳＤＲＡＭ２の外部からアクセス可能な端子に供給してもよく、それによって、高電力・低ライトレイテンシモード、又は、低電力・高ライトレイテンシモードのいずれかがＳＤＲＡＭ２の外部にある装置によって直接的に選択可能になる。たとえば、モードは、実行中のソフトウェアの性質に基づいてマイクロプロセッサによって選択可能である。
【００１９】
論理回路１１０によってデコードされる他の入力信号は、バンク０  ２０（図１）又はバンク１  ２２のいずれかの行を示す「バンクアクティブ」信号である。周知のように、メモリセルの行がアクティブ状態にされなければ、データはメモリセルのバンク２０、２２のいずれかから読み出し、又は、書き込むことができない。ＳＤＲＡＭ２にアクティブ状態の行が存在しない場合、電力をライトレシーバ６２へ供給する必要は書き込みアクセス時間を制限しないが、その理由は、書き込みアクセス時間がＳＤＲＡＭ２の行をアクティブ状態にするためにはライトレシーバ６２をパワーアップするために要する時間よりも遙かに長い時間を要するからである。バンクアクティブ信号は、通常は他の目的のためＳＤＲＡＭ２に存在する。しかし、それがＳＤＲＡＭ２に既に存在しない場合、従来手段によって供給することが可能である。
【００２０】
論理回路１１０に供給される他の入力信号は、同様に通常ＳＤＲＡＭ２に存在している「パワーダウン」信号である。パワーダウン信号は、ＳＤＲＡＭ２が相当な期間に亘って非アクティブ状態にされるとき、電力がＳＤＲＡＭ２内の殆どの回路から除去されるべきであることを示すためアクティブ状態になる。たとえば、コンピュータシステムが非アクティブ状態である「スリープ」モードを有するコンピュータシステムにおいて、ＳＤＲＡＭ２は通常では、メモリバンク２０、２２内のメモリセルを定期的にリフレッシュすることを除いて非アクティブ状態である。パワーダウン信号は通常では、コマンドデコーダ４内のクロックイネーブル回路（図示せず）によって供給されるが、その代わりに、ＳＤＲＡＭ２内、あるいは従来方法で他の場所の他の回路によって供給してもよく、又は、何らかの他の手段によって供給してもよい。
【００２１】
論理回路への最後の入力信号は、通常では従来方法でライトレシーバ６２から電力を除去するためコマンドデコーダ４によって供給されるレシーバイネーブル「ＲXＥN∧」信号である。上記のように、ＲＸＥＮ∧信号は、通常ではコマンドデコーダ４がメモリ書き込みアクセスに対応するコマンドを検出し、行デコーダ２８がＳＤＲＡＭ２へのアクセスを検出するときはいつでもアクティブ状態である。
【００２２】
論理回路１１０の作動は以下の真理値表から明らかであり、表中、「１」はアクティブ状態を表し、「０」は非アクティブ状態を表し、Ｘは他の信号が表示された状態を有するときに信号が使用されない「ドントケア」状態を表す。
【００２３】
【表１】
2006515453.tif 000003
この真理値表は、該表に示された機能を実現するように論理回路１１０を簡単に設計するため当業者によって使用される。
【００２４】
上記の真理値表からわかるように、高電力・低ライトレイテンシモードでは、ＲXＥN信号は、ＳＤＲＡＭ２内のバンク２０、２２がアクティブ状態であり、ＳＤＲＡＭ２がそのパワーダウンモードに切り換えられていないときはいつでも、コマンドデコーダ４が電力をライトレシーバ６２から除去するか、又は、ライトレシーバ６２へ供給しようとしているかとは無関係に、電力をライトレシーバ６２へ供給するためアクティブ状態である。低電力・高ライトレイテンシモードでは、コマンドデコーダ４からのＲＸＥＮ∧信号は、ＳＤＲＡＭ２内のバンク２０、２２がアクティブ状態であり、ＳＤＲＡＭ２がそのパワーダウンモードへ切り換えられていない限り、電力をライトレシーバ６２へ供給するためＲＸＥＮ信号をアクティブ状態にする。しかし、いずれのモードでも、ＳＤＲＡＭ２内のバンク２０、２２が非アクティブ状態であるか、又は、ＳＤＲＡＭ２がそのパワーダウンモードへ切り換えられていない場合、電力がライトレシーバ６２へ供給されることはない。
【００２５】
図２をさらに参照すると、システム１００はまた、論理回路１１０からＲＸＥＮ信号と「レシーバオフ」ＲＸＯｆｆ信号を受信するレシーバイネーブル論理回路１２０を含む。ＲＸＯｆｆ信号は、リードトランスミッタ５７が読み出しデータをデータバス５８へ供給することを許可するため電力がリードトランスミッタ５７（図１）へ供給されるときはいつでもアクティブ状態である。ＲＸＯｆｆ信号は、好ましくは、電力をリードトランスミッタ５７へ供給するため使用されるＳＤＲＡＭ２内の従来の回路によって供給される。この理由のため、レシーバイネーブル論理回路１２０は、好ましくは、典型的にＳＤＲＡＭ２のデータバス端子の非常に近傍に作製されるライトレシーバ６２及びリードトランスミッタ５７の近くに配置される。このレシーバイネーブル論理回路１２０のライトレシーバ６２及びリードトランスミッタ５７への近接性は、レシーバイネーブル論理回路１２０が図２において論理回路１１０の一部として示されていない理由である。しかし、レシーバイネーブル論理回路１２０及び論理回路１１０は単一の論理回路に組み合わせてもよく、レシーバイネーブル論理回路１２０又は論理回路１１０のいずれかを２個以上の別個の論理回路に分割してもよいことが理解される。
【００２６】
作動時、レシーバイネーブル論理回路１２０は、ＲＸＯｆｆ信号がアクティブ状態でない限り、ＲＸＥＮ信号がアクティブ状態であるときにはいつでも、アクティブ状態の電力信号「ＰＷＲ」を出力する。このように、ＲＸＯｆｆ信号はＰＷＲ信号よりも優先される。電力がリードトランスミッタ５７から除去されると直ちに、ＲＸＯｆｆ信号は非アクティブ状態へ遷移し、レシーバイネーブル論理回路１２０がアクティブ状態のＰＷＲ信号を出力することを許可する。
【００２７】
図２にさらに示すように、レシーバイネーブル論理回路１２０からのＰＷＲ信号は、２個が図２に示される、ライトレシーバ６２のパワーイネーブル入力へ結合される。ライトレシーバ６２は、データバス５８からそれぞれの書き込みデータビットを受信し、従来設計でもよいそれぞれのデータキャッシュ回路１３０へ書き込みデータビットを供給する。書き込みデータは、データキャッシュ回路１３０に記憶され、続いて適当なデータパス回路（図示せず）を介してメモリセルのバンク２０、２２へ結合される。書き込みデータは、当然のことながら、代替的に他の手段を用いてライトレシーバ６２からメモリバンク２０、２２へ結合してもよい。
【００２８】
上記のように、レイテンシモードは適当な方法でモードレジスタ１１（図１）をプログラミングすることにより選択可能である。しかし、高電力・低ライトレイテンシモード又は低電力・高レイテンシモードを選択するためその他の技術が使用可能である。たとえば、論理回路１１０は、外部からアクセス可能な端子を介してＳＤＲＡＭ２へ供給された信号に応じて、低電力・高ライトレイテンシモード又は高電力・低ライトレイテンシモードのいずれかを選択するように設計される。外部信号は、実行中のソフトウェアの性質に応じて、プロセッサ（図２に示されない）又はその他の回路によって供給することができる。プロセッサがグラフィックスプログラム等のメモリ集約的なアプリケーションを実行中である場合、プロセッサは高電力・低レイテンシモードを選択可能である。プロセッサが、スプレッドシートのように計算集約的なプログラム等のメモリ集約的ではないアプリケーションを実行中である場合、プロセッサは低電力・高ライトレイテンシモードを選択可能である。
【００２９】
ライトレイテンシは、当然ながら、リードレイテンシに応じてライトレイテンシを選択することにより従来通りの方法で決定され得る。たとえば、３クロックサイクルのリードレイテンシが選択される場合、ライトレイテンシは適当な手段によって自動的に（ライトレイテンシがリードレイテンシよりも１クロックサイクル短い場合には）２クロックサイクルに、（ライトレイテンシがリードレイテンシよりも２クロックサイクル短い場合には）１クロックサイクルに設定される。ライトレイテンシがリードレイテンシよりも２クロックサイクル短い場合には、論理回路１１０は、高電力・低ライトレイテンシモードを自動的に選択し、ＳＤＲＡＭ２が１クロックサイクルのライトレイテンシで作動することを許可するように設計される。ライトレイテンシがリードレイテンシよりも１クロックサイクル短い場合には、ＳＤＲＡＭ２が２クロックサイクルで作動するならば、高電力モードを使用することによって利益が得られないので、論理回路１１０は低電力・高ライトレイテンシモードを選択する。その他の技術を使用してライトレイテンシを、及び／又は、高電力・低ライトレイテンシが使用されるかどうかを選択してもよい。
【００３０】
図３は、低電力モード若しくは高電力モードのいずれかによる作動を許可するシステム１００を含むＳＤＲＡＭ２若しくはその他の記憶装置を使用するコンピュータシステム４００の一実施形態、又は、本発明によるシステムのその他の実施形態を示す図である。コンピュータシステム４００は、特定の計算又はタスクを実行するために特定のプログラムを実行するような種々のコンピューティング機能を実行するプロセッサ４０２を含む。プロセッサ４０２は、通常ではアドレスバス、制御バス、及びデータバスを含むプロセッサバス４０４を備える。その上、コンピュータシステム４００は、プロセッサ４０２に接続され、オペレータがコンピュータシステム４００と連動することを可能にさせるキーボード又はマウス等の１個以上の入力装置４１４を含む。典型的に、コンピュータシステム４００はまた、プロセッサ４０２に接続された、典型的にプリンタ又はビデオ端末である出力装置等の１個以上の出力装置４１６を含む。１個以上のデータ記憶装置４１８はまた典型的にプロセッサ４０２に接続され、外部記憶媒体（図示せず）にデータを蓄積し、外部記憶媒体からデータを取り出す。典型的な記憶装置４１８の例には、ハードディスク、フレキシブルディスク、テープカセット、及び、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）が含まれる。プロセッサ４０２はまた、典型的に、一般にスタティックランダムアクセスメモリ（ＳＲＡＭ）であるキャッシュメモリ４２６に接続され、メモリコントローラ４３０を介してＳＤＲＡＭ２に接続される。メモリコントローラ４３０は、行アドレス及び列アドレスをＤＲＡＭ２へ結合するためアドレスバス１４（図１）に接続されたアドレスバスを含む。メモリコントローラ４３０はまた、コマンド信号をＳＤＲＡＭ２の制御バス６へ結合する制御バスを含む。ＳＤＲＡＭ２の外部データバス５８は、プロセッサ４０２のデータバスへ直接的に、又は、メモリコントローラ４３０を介して接続される。
【００３１】
以上の説明から明らかであるように、本発明の特定の実施形態が例示の目的のため本明細書に記載されているが、様々な実施形態が本発明の精神及び範囲を逸脱することなく構成される。したがって、本発明は特許請求の範囲に記載された事項だけによって制限される。
【図面の簡単な説明】
【００３２】
【図１】図１は、本発明の一実施形態に従って低電力モード又は高電力モードのいずれかで作動するように変更可能である従来の記憶装置のブロック図である。
【図２】図２は、図１の記憶装置が低電力モード又は高電力モードのいずれかで作動することを可能にする、本発明によるシステムの一実施形態のブロック図である。
【図３】図３は、図２のデュアルモードシステムを含む図１の記憶装置を使用するコンピュータシステムのブロック図である。
【図１】
2006515453.tif 000004
【図２】
2006515453.tif 000005
【図３】
2006515453.tif 000006
【国際調査報告】
2006515453.tif 000007