(57)【要約】制御ＦＥＴ（ＣＦ）と同期整流器ＦＥＴ（ＳＦ）とを含む集積回路を含むダウンコンバータ。制御ＦＥＴは横二重拡散（ＬＤＭＯＳ）ＦＥＴであり、このＬＤＭＯＳＦＥＴの導電型と基板の導電型とが同じ型である。
2006509360.tif 000002
【特許請求の範囲】
【請求項１】
制御ＦＥＴと同期整流器ＦＥＴとを有する集積回路を備え、前記制御ＦＥＴはＬＤＭＯＳＦＥＴであり、該ＬＤＭＯＳＦＥＴの導電型と基板の導電型とが同じ型であるダウンコンバータ。
【請求項２】
前記同期整流器ＦＥＴはＶＤＭＯＳＦＥＴである請求項１に記載のダウンコンバータ。
【請求項３】
前記同期整流器ＦＥＴは縦型トレンチＤＭＯＳＦＥＴである請求項１に記載のダウンコンバータ。
【請求項４】
前記同期整流器ＦＥＴは他のＬＤＭＯＳＦＥＴである請求項１に記載のダウンコンバータ。
【請求項５】
電気的に並列に接続された複数の導電プラグをさらに備え、これらプラグにより、前記制御ＦＥＴのソースから基板の表面の出力への数ミリオームのオーミック接続がもたらされる請求項２に記載のダウンコンバータ。
【請求項６】
電気的に並列に接続された複数の導電プラグをさらに備え、これらプラグにより、前記制御ＦＥＴのソースから基板の表面の出力への数ミリのオームオーミック接続がもたらされる請求項３に記載のダウンコンバータ。
【請求項７】
電気的に並列に接続された複数の導電プラグをさらに備え、これらプラグにより、前記制御ＦＥＴのソース及び前記同期整流器ＦＥＴのドレインから基板の表面の出力への数ミリオームオーミック接続がもたらされる請求項４に記載のダウンコンバータ。
【請求項８】
前記ＶＤＭＯＳＦＥＴ及び前記ＬＤＭＯＳＦＥＴは相反する極性のウエル内に堆積される請求項２に記載のダウンコンバータ。
【請求項９】
前記縦型トレンチＶＤＭＯＳＦＥＴ及び前記ＬＤＭＯＳＦＥＴは相反する極性のウエル内堆積される請求項３に記載のダウンコンバータ。
【請求項１０】
前記集積回路は前記制御ＦＥＴと前記同期整流器ＦＥＴとの間に分離領域を含まない請求項１に記載のダウンコンバータ。
【請求項１１】
前記導電型はｎ型である請求項１に記載のダウンコンバータ。
【請求項１２】
制御ＦＥＴと同期整流器ＦＥＴとを有する集積回路を備え、前記制御ＦＥＴ及び前記同期整流器ＦＥＴはＬＤＭＯＳＦＥＴであり、該ＬＤＭＯＳＦＥＴの導電型と基板の導電型とが同じ型であるダウンコンバータ。
【請求項１３】
高側スイッチと低側スイッチとを有する集積回路を含み、前記高側スイッチはＬＤＭＯＳＦＥＴであり、該ＬＤＭＯＳＦＥＴの導電型と基板の導電型とが同じ型である電力変換器を提供する電気的負荷のスイッチング方法。
【請求項１４】
前記低側スイッチはＶＤＭＯＳＦＥＴである請求項１３に記載の方法。
【請求項１５】
前記低側スイッチは縦型トレンチＤＭＯＳＦＥＴである請求項１３に記載の方法。
【請求項１６】
前記低側スイッチは他のＬＤＭＯＳＦＥＴである請求項１３に記載の方法。
【請求項１７】
前記電力変換器はさらに複数の導電プラグをさらに備え、これらプラグにより、基板の表面の出力への数ミリオームのオーミック接続がもたらされる請求項１４に記載の方法。
【請求項１８】
前記電力変換器はさらに複数の導電プラグをさらに備え、これらプラグにより、基板の表面の出力への数ミリオームのオーミック接続がもたらされる請求項１５に記載の方法。
【請求項１９】
前記電力変換器はさらに複数の導電プラグをさらに備え、これらプラグにより、基板の表面の出力への数ミリオームのオーミック接続がもたらされる請求項１６に記載の方法。
【請求項２０】
前記高側スイッチは制御ＦＥＴであり、そして、前記低側スイッチは同期整流器ＦＥＴである請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、ハーフブリッジを用いた集積電力変換回路に関し、そして、特に、スイッチング特性が改善されたダウンコンバータ電源のための集積電力トランジスタに関する。
【背景技術】
【０００２】
電力変換器は電源、電力増幅器、モータ駆動回路によく用いられる。Ｂｕｃｋコンバータを含むダウンコンバータは、マイクロプロセサ等の負荷に電力を供給するために、入力電圧を低電圧に変換するのによく用いられる。これらマイクロプロセサはパーソナルコンピュータ（ＰＣ）や他の電子機器に用いられる。ＰＣでの応用では、コンバータへの入力電圧は１２Ｖのオーダであり、要求される出力は約１．４Ｖのオーダ、又は、１／１０にステップダウンされる。さらに、これらコンバータで要求される出力電流５０Ａを超え、これら回路、そしてそれら装置を設計する上でさらに考慮すべきものになっている。
【０００３】
ダウンコンバータは制御トランジスタと同期整流器とを含むことが多い。これらの装置は、シリコンをベースとした電界効果型トランジスタ（ＦＥＴ）である金属酸化半導体（ＭＯＳ）トランジスタであることが多い。制御ＦＥＴ（ＣＦ）と同期整流器ＦＥＴ（ＳＦ）とを用いると利点が多い。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、既知の回路では、これら装置はディスクリート素子又はモジュール化されている。そのような回路は様々な欠点がある。例えば、より早いスイッチング周波数に対する要求が高まるにつれ、そのような装置への寄生効果が、これら要求を満たすためのＣＦ及びＳＦの機能に大きな影響をもたらす。
【０００５】
ダウンコンバータのオンオフ・スイッチングに関わる損失は可能な限り少ない方が良い。これは、例えば、ＰＣの寿命が延びたりや熱損失が低減される等の利点がある。ＭＯＳＦＥＴでの変換損失は、部分的には抵抗値により、また、部分的に、オン抵抗Ｒｏｎとゲート・ドレイン間電荷Ｑｇｄに比例する装置の性能指数により決まる。
【課題を解決するための手段】
【０００６】
この発明の一実施形態によれば、ダウンコンバータは制御ＦＥＴと同期整流器ＦＥＴとを有する集積回路を備え、制御ＦＥＴは横二重拡散（ＬＤＭＯＳ）ＦＥＴであり、このＬＤＭＯＳＦＥＴの導電型と基板の導電型とが同じ型である。
【０００７】
この開示が進むにつれ明らかになるが、ここに記載された実施形態によりオン抵抗とゲート・ドレイン間電荷が改善される。これら実施形態のその他の利点としては寄生低減、インターフェース回路集積化の選択肢（電力装置スイッチング制御向上）、そして、製造コスト低下がある。
【０００８】
本発明は添付の図面と共に以下の詳細な説明から明らかになろう。様々な特徴部分が寸法通りには描かれていない。事実、記述を明瞭にするために寸法は拡大又は縮小されている。
【発明を実施するための最良の形態】
【０００９】
以下の詳細な説明においては、この発明を完全に理解するために例として実施形態が詳細に開示されるが、これらは例であり、この発明を限定するものではない。当業者にとっては、この開示から、特にここに開示された実施形態とは異なる実施形態にもこの発明が適用できることは明らかである。さらに、この発明が不明瞭にならないように、よく知られている装置、方法そして材料の説明は省略されている。
【００１０】
図１はこの発明の実施形態によるダウンコンバータ回路１００を示す。回路１００はＣＦ１０１とＳＦ１０２を有するＢｕｃｋダウンコンバータとして示されている。入力電圧は、例として約１２Ｖのオーダであり、電圧源又は電源（図示しない）より入力端子１０３，１０４に与えられる。出力端子１０５，１０６がインダクタ１０７，グランドに各々接続されている。負荷は大容量キャパシタ１０８及び抵抗１０９である。抵抗１０９はダウンコンバータ１００に接続される多様な電子機器の一つを現している。例えば、抵抗１０９はマイクロプロセサでもよい。しかし、この実施形態のダウンコンバータ１００の用途はマイクロプロセサ・ベースの用途には限定されないことに留意すべきである。例えば、ダウンコンバータ回路はスイッチ・モード（オーディオ）アンプでもよい。この開示の恩恵として、さらに別のダウンコンバータ回路１００の用途があることが当業者にとって明らかとなる。
【００１１】
通常、回路１００等のダウンコンバータにかかる要求は負荷での出力電圧のさらなる低下であり、これに対し、負荷への電流のさらなる増加である。これら要求は非常にオーミック抵抗の小さいスイッチという要求と結びつく。さらには、小型の高速ダウンコンバータの用途（例えば、約３００ＫＨｚから約２ＭＨｚのオーダで、トランジスタがナノ・セコンドのオーダ）において物理的サイズ及び値の低下がインダクタ１０７及びキャパシタ１０８（典型的には数ｍＦのオーダ）に要求され、そして、負荷への電流のオン／オフスイッチング時間がさらに早まるよう要求されている。負荷へのさらに効率的で早い電力供給という必要性にもかかわらず、ダウンコンバータ回路１００は有効に電気的寄生を減らしている。
【００１２】
知られているように、効率的な高速電力装置及び回路においては、最も大きな寄生効果の源は寄生抵抗及び容量であり、これらが装置の効率とスイッチング速度を低下させる。従って、すべてのスイッチング経路（例えば、トランジスタ、電送線、パッケージ等）においてすべての寄生（抵抗及び誘導的）を減らすことが有効である。この開示が進むにつれ明らかになるが、ここに開示された実施形態の集積回路によりこれらの寄生が低減される。
【００１３】
これら実施形態では、半導体装置構造（チップ）内にＣＦ１０１及びＳＦ１０２を集積化し、多様な方法、構造により望ましくない電気的寄生を低減する。これら実施形態では、最小の処理工程数で、集積パッケージ内へ、又は、直接、負荷の回路ボード（例えば、マイコロプロセサの応用ではＰＣボード）へＣＦ１０１及びＳＦ１０２を作り込むことができ、処理の簡素化により装置コストがかなり削減される。トランジスタの選択と設計を通じた抵抗及び誘導的寄生の低下に加え、これら実施形態では、トランジスタ間のスペースが削減されて寄生低下が達成される。
【００１４】
図２ａはこの発明の実施形態による集積回路（ＩＣ）２００を示す。これら実施形態を説明するために多様な材料並びにドーピング極性が示されていることに留意されたい。当然であるが、これらの実施形態を実現するのに他の材料、素子並びにドーピング極性を用いても良い。さらには、ＩＣ２００を実現するのに既知の材料並びに半導体処理技術を用いても良い。従って、これら実施形態の開示を簡潔、明瞭にするためにそれら既知の材料並びに半導体処理技術については原則として省略する。
【００１５】
ＩＣ２００として示されているにはハーフブリッジ回路であり、ここでは、ｎドープ・シリコンの共通ｎ＋基板２０１上に作られた複数素子を含む。縦型二重拡散ＭＯＳ（ＶＤＭＯＳ）２０２はゲート・コンタクト２０５を有するゲート２９，ドレイン・コンタクト２２３，ｎ＋ソ−ス２１６、そして、ソ−ス・コンタクト２０３を介してソ−ス２１６と短絡しているｐ部分２１８を含む。ＶＤＭＯＳはｎドープ・エピタキシャル（エピ）ウエル２０６内に形成されている。ＶＤＭＯＳ構造のドレインは重くドープされた（ｎ＋）ドレイン２０４とｎエピウエル２０６より成る。以後、ＶＤＭＯＳドレインをドレイン２０４と称する。
【００１６】
この実施形態では、ＶＤＭＯＳトランジスタ２０２は、この開示が進むにつれ明らかになるように、ダウンコンバータ１００のＳＦ整流器１０２として機能するように構成されている。効果的なこととして、ＶＤＭＯＳＦＥＴ２０２はトレンチ・ゲート構造であり、これは、通常、他のＦＥＴと比べて、オン状態抵抗が小さくなる（例えば、約２５Ｖの動作電圧の装置では１０ｍＯｈｍ*ｍｍ２のオーダである）。
【００１７】
ＬＤＭＯＳトランジスタ２０７が埋め込みｐウエル２２１内に形成され、ゲート２１１，ｐ部分２１７と短絡されたｎ＋ソース２１４、そして、ｎ−ドレイン２１５を含み、ｎ＋ソース２１４はｎ型ウエル２２０内に形成されている。ゲート・コンタクト２０５，２１１は各々、ＦＥＴ２０２，２０７のオン、オフをスイッチングするためにゲート２１９，２１１を駆動する制御部（図示しない）に接続されている。この実施形態では、ＬＤＭＯＳＦＥＴはダウンコンバータ回路１００のＣＦとして機能する。
【００１８】
ＩＣ２００は、さらに、ＮＭＯＳＦＥＴ２２６及びＰＭＯＳＦＥＴ２２７を含んでもよく、これらはＩＣの様々な用途に用いることができる。これらＦＥＴをインターフェース回路（図示しない）と組み合せることにより、スイッチング制御性能を高め、そして、ゲート駆動回路のインダクタンスを低減することができる。これらの実施形態との調和を保ちつつ、これら、そして、他の装置をＩＣ上に組み込むことができる。
【００１９】
例として、ゲート２１９がグランドと約５Ｖ乃至約１２Ｖとの間で駆動される。ゲート２１１がＬＤＭＯＳＦＥＴ２０７のゲート電圧とソース電圧との間で駆動される。ソ−ス・コンタクト２０８がソ−ス２１４を出力２０８及びドレイン２０４に接続し、これは、入力電圧（約１２Ｖ）とフライバック電圧（典型的には約−０．２Ｖ）との間で振られる。従って、ゲート２１１が外部キャパシタにより与えられる制御ブロックにより駆動され、これは、例として、ブートストラップ回路且つ又はチャージポンプ回路（図示されない）によりチャージされる。
【００２０】
上述のように、既知の装置と比べて寄生インダクタンス及びオン抵抗が低下した電力トランジスタ（ＦＥＴ）を含む回路１００を設けることは有用である。例として、ＩＣ２００により、実施形態のハーフブリッジＩＣ２００を含む回路１００の寄生インダクタンスは約１．０ｎＨのオーダであり、一方、オン抵抗は約５ｍＯｈｍ乃至約１０ｍＯｈｍのオーダである。寄生インダクタンスが低下したため、負荷（例えば、キャパシタ１０８及び抵抗１０９）のスイッチング速度（オン／オフ時間）が早まり、一方、オン抵抗が低下したため、ＩＣの導電損失が低下する。
【００２１】
ＩＣ２００の半導体装置構造と設計により、一つの理由としては、ＩＣ２００を構成する装置の寄生が低下するため、寄生が低下するという利点がある。例として、ＶＤＭＯＳＦＥＴ２０２はオン状態抵抗が比較的小さく、例えば、２５Ｖ装置で１０ｍＯｈｍ*ｍｍ２のオーダであり、Ｑｇｄも妥当な値である。ＬＤＭＯＳＦＥＴ２０７もオン状態抵抗が適度に小さく（例えば、２５Ｖ装置で２５ｍＯｈｍ*ｍｍ２）で、Ｑｇｄも小さく、積（Ｒｏｎ*Ｑｇｄ）は、例として、ＬＤＭＯＳＦＥＴ２０７において約１２ｍＯｈｍ*ｎＣのオーダである。勿論、これは単に例であり、用途に応じて、実施形態により他の改善された値が達成されるものである。
【００２２】
図２ａに示される実施形態では、ドレイン・コンタクト２０９がダウンコンバータ１００の電圧入力（例えば、上述の１２Ｖ）に接続され、一方、ソ−ス・コンタクト２０８がＶＤＭＯＳＦＥＴのドレイン・コンタクト２２３に接続されており、ドレイン・コンタクト２２３は、この実施形態では、ＳＦ１０２のドレインでもある。ソ−ス・コンタクト２０８は、例として、基板２０１内の導電ｎ＋プラグ２１０（又は重くドープされたシンカ）等のディープコネクションにより接続されている。これとは別に、この接続を達成するために、ｎ＋プラグ２１０をエッチングされたトレンチ又はディップ内に設けてもよく、又は、金属ショート（又はバイア）をエッチングされたトレンチ内に設けてもよい。いずれの場合でも、横方向の寸法が小さい低オーミック接続がもたらされる。導電プラグ２１０又は同様な素子がＬＤＭＯＳ装置のセル内の複数箇所に適用され、（例えば、図２ｂに見られるように）、これにより、比較的薄い第一の金属配線のみのコンタクト２２２を用いて、低抵抗のソ−ス・コンタクト２０８を重くドープされたドレイン２０４に接続し、セル内に微小パターンが実現できる。これにより、底部側（即ち、基板下部）における出力のために、粗いパターン及び厚い電力金属配線（ドレイン・コンタクト２２３）をもって、ＩＣの上面側の２０３及び２０９に対し厚い（第二の）電力金属配線を設けることができる。
【００２３】
理解されるように、ＬＤＭＯＳＦＥＴ２０２のソ−ス・コンタクト２０８とＶＤＭＯＳＦＥＴ２０７のドレイン・コンタクト２２３とが、今、チップ上で低オーミック接続され、図１のインダクタ１０７のようなダウンコンバータのインダクタに接続される。効果的なことに、これにより、他の構造と比べて寄生が低下する。最後に、比較的簡単な方法で、他の接続がなされ、ＩＣ２００がダウンコンバータ１００の他の素子と接続される。
【００２４】
ＩＣ２００は、例として、既知の半導体処理技術により以下のようにして形成される。ｎ＋シリコン層が基板２０１を形成し、約３乃至４μｍ厚みのｎ−エピタキシーによりｎ−ウエル２０６を形成する。このエピ層は処理最後には２乃至３μｍ厚みとなる。この工程の後に、最初に、Ｐウエル注入及び拡散が行われてＮＭＯＳ、ＰＭＯＳＦＥＴ２２６，２２７のｐウエル２１１及びｐウエル２２４，２２５を各々形成する。Ｎウエル注入が行われてＬＤＭＯＳドリフト領域のｎウエル２２０とＰＭＯＳＦＥＴｎウエル２２８とを形成する。この後、ドーパント拡散が行われる。必要に応じて深いｎ＋プラグ２１０を埋め込んでもよく、その後、拡散が行われる。その後、ＶＤＭＯＳＦＥＴ２０２のためにトレンチがエッチングされる。
【００２５】
これとは別に、トレンチを用いて深いｎ型プラグ２１０を形成することもでき、ここでは、ドレイン・コンタクト２０４を形成するためにｎ＋ウエハに対する表面コンタクトとしてトレンチ底部にさらなるｎ＋インプラントを加える。次に、シリコンの局所酸化（ＬＯＣＯＳ）を介してさらなるフィールド酸化工程が行われる。フィールド酸化物（図示されない）も成長、堆積又はエッチングにより形成されてもよい。その後、ゲート酸化物形成（例えば、酸化物成長）工程が行われてＶＤＭＯＳＦＥＴ２０２及びＬＤＭＯＳＦＥＴ２０７のゲート酸化物が形成される。必要とされるゲート・ソース電圧（Ｖｇｓ）、例としては、約５Ｖ乃至約１２Ｖに応じて、これらゲート酸化物の厚みは約１５乃至約４０ｎｍとなる。
【００２６】
その後、ポリシリコン堆積及びｎ＋ドーピングが行われ、続いて、ポリシリコンがパターンニングされる。ポリシリコン堆積の連続工程完了後、浅いｐ型ＤＭＯＳ部分を埋め込んで部分２１８形成をする（例えば，Ｌａｔｉｄボロン、砒素リンクを用いて）。次に、標準の処理技術により（酸化物）スペーサ（図示されない）が形成される。この一連の処理によりソースへの短チャネルの良いリンクが形成でき、ＬＤＭＯＳＦＥＴ２０７のＲｏｎが小さくなる。次に、浅いｎ＋領域及び浅いｐ＋領域が埋め込まれ、そして、活性化され、これに続いて、フィールド酸化物（ＦＯＸ）堆積、コンタクト・ウインドウ（図示されない）、第一の金属配線、酸化物又は窒化物堆積、バイア（図示されない）、種層及びガルバニック銅１０乃至１５μｍを有する厚い第二の金属配線（図示されない）が保護膜で覆われ、そして、ボンドパッド（図示されない）のために開口される。
【００２７】
動作においては、ＬＤＭＯＳＦＥＴ２０７（ＣＦ）がオンすると、ｎ＋基板が入力電圧（例えば、１２Ｖ）にチャージされ、負荷インダクタ１０７に電流が供給される。ＣＦがオフであると、ＶＤＭＯＳＦＥＴ２０２のターンオン時間に応じて、負荷インダクタ１０７がｎ＋基板を１２Ｖから約−０．１Ｖ又は約−０．７Ｖへと引き込む。ダウンコンバータの電流は、通常、負荷インダクタ１０７を介してソース２１４から負荷へと流れる。従って、ｎ＋基板上の電位は＋１２Ｖを超えることは無く、２０９上の電位がこの値を超えることがあり、これはインダクタンスによる。最後に、ここに記載した実施形態では、表面ハンダ・バンプ又はフリップチップ・パッケージングによりインダクタンスがさらに低下することに留意されたい。
【００２８】
図３はこの発明の別の実施形態によるＩＣ３００を示す。このＩＣ３００は上述のＩＣ２００と同じ特徴並びに材料を有する。従って、異なる部分のみを取りあげ、共通部分には言及しない。ここに示されているＩＣ３００は二つのＤＭＯＳＦＥＴ３０２，３０３０を有するｎ型基板３０１を含む。ＬＤＭＯＳＦＥＴ３０２は図１のＳＦ１０２，一方，ＬＭＯＳＦＥＴ３０３はＣＦ１０１であると有用である。ＬＭＯＳＦＥＴ３０３は実質的に図２ａに示されているものと同一である。一つ異なるのはソ−ス接続であり、これはＤＭＯＳＦＥＴ３０２のドレイン・コンタクト３０４に接続されているバイア配線である。これは、当然、図１の出力１０５に相当する。
【００２９】
ＳＦ１０２として機能するＬＤＭＯＳＦＥＴ３０２はソース３０６と、ソ−ス・コンタクト３０８を介してグランドに接続される部分３０７とを有する。ゲート３０９が制御機能（図示されない）に接続され、これは、上述のゲート２１１の制御機能とよく似ている。ドレイン２１５がｎ−ウエル２２０上に設けられ、３０５を介して出力３０４に接続されている。この装置はｎ−エピウエル２０６上に設けられている。効果的なこととして、ＩＣ３００はオン抵抗が小さく、各ＬＤＭＯＳＦＥＴ３０２の単位面積当たりのオン抵抗（Ｒｏｎ）は２０Ｖで約１０ｍＯｈｍ*ｍｍ２のオーダである。さらに、このＩＣへのすべての電力接続がチップの同じ側で行われており、裏側でのコンタクト、又は、深い導電（複数）プラグ、又は、同様な装置を必要としない。ここで見られる実施形態は、寄生抵抗を減らすために、又は、スーパー・ドーピングにより微小抵抗とするために処理中に基板を薄くする必要がなく、有用である。この実施形態は、しかし、両ＬＤＭＯＳＦＥＴ装置のメタライゼーションに対する要求が高く、さらなる（第三の）金属層及びバイアパターンを必要とすることもある。
【００３０】
図４はこの発明の別の実施形態を示す。この実施形態は図２ａ、２ｂ、３のものと同じ特徴並びに構造を有し、図１に見られるような回路に用いることができる。図４のＩＣ４００は、基本的に、ＩＣ３００に、ｎ＋プラグ４０１（拡散、プレエッチング又はトレンチ）と、配線２２３を介して底部側に図１の回路の出力１０５を有するｎ＋基板２０１とを備えたものである。プラグ４０１は両ＬＤＭＯＳＦＥＴのメタライゼーションに対する要求が和らげ、製造時に効果的な二層金属構造とすることができる。
【００３１】
図５はこの発明の別の実施形態を示す。ここで、また、ＩＣ５００は図２乃至４のものと同じ特徴並びに構造を有する。例えば、ｐ−エピタキシャル層５０１がｎ＋基板２０１上に堆積され、又は、ブランケットｐ−ウエル埋め込み又は拡散によりｎ−エピ層がｎ＋基板２０２上に堆積されることを除いて、ＩＣ５００は基本的にＩＣ４００である。ここで、装置３０９がｐ−ウエル５０１内に設けられる。プラグ４０１は、また、この実施形態ではウエルを分離するよう機能する。これにより少なくともマスク工程が一工程不要となる。
【００３２】
以上のようにこの発明が記載されたが、この開示の恩恵を持って当業者がその一部を多様に変えられることは明らかである。そのような変更はこの発明の精神の範囲から外れるものではなく、さらに、そのような改善は請求項並びにそれらの法的均等物の範囲に含まれることは当業者にとって明らかである。
【図面の簡単な説明】
【００３３】
【図１】この発明の実施形態によるダウンコンバータの概略回路図である。
【図２ａ】この発明の実施形態によるダウンコンバータで用いられる集積ＣＦ及びＳＦの断面図である。
【図２ｂ】この発明の実施形態によるダウンコンバータのＣＦスイッチのセル（ソース／ドレインフィンガ）内の複数導電プラグを示す断面図である。
【図３】この発明の実施形態によるダウンコンバータで用いられる集積ＣＦ及びＳＦの断面図である。
【図４】この発明の実施形態によるダウンコンバータで用いられる集積ＣＦ及びＳＦの断面図である。
【図５】この発明の実施形態によるダウンコンバータで用いられる集積ＣＦ及びＳＦの断面図である。
【図１】
2006509360.tif 000003
2006509360.tif 000004
2006509360.tif 000005
【図３】
2006509360.tif 000006
【図４】
2006509360.tif 000007
【図５】
2006509360.tif 000008
【国際調査報告】
2006509360.tif 000009
2006509360.tif 000010