(57)【要約】内容アドレス可能メモリ（２４）を用いた関係演算を提供する方法および装置について開示される。一形式には、内容アドレス可能記憶場所（３０）へ多重ビット入力を供給するステップ及び入力と記憶場所（３０）との間の算術的関係に対応する関係状態ビット出力を生成するステップが含まれる。第１ビットと場所の最上位ビットが同等でない場合には、入力の第１ビット又はそれの補数は出力に向かって経路指定される。第１ビットと最上位ビットが同等であって、第２ビットと場所のその次の最上位ビットが同等でない場合には、入力の第２ビット又はその補数は出力に向かって経路指定される。関係論理回路（５２）は、関係演算を提供するために、場所（３０）に所在する各メモリセル（４０）用として含まれる。
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【特許請求の範囲】
【請求項１】
装置であって、
幾つかの内容アドレス可能メモリセルと、
幾つかの関係論理回路とを有し、前記回路の各々が前記セルの異なる１つに記憶されている１つのビットと多重ビット入力ワードのそれぞれのビットとを比較するように作動可能であり、前記関係論理回路が、それぞれ、選択論理を含み、
前記関係論理回路のそれぞれ１つに関して、記憶されている前記ビットと前記それぞれのビットが等しいならば、前記選択論理が前記関係論理回路のそれぞれの１つへ第１信号入力を前記関係論理回路のそれぞれ１つの出力へ経路指定するように作動可能であり、記憶された前記ビットと前記それぞれのビットが等しくないならば、前記選択論理が前記ワードと前記セルに記憶されているデータとの間の関係不等を表す第２信号を前記出力へ経路指定するように作動可能であることを特徴とする装置。
【請求項２】
前記第２信号が、それぞれの前記ビット又はそれぞれの前記ビットの補数に対応する請求項１に記載の装置。
【請求項３】
前記選択論理が、それぞれの前記ビット及び前記セルの異なる１つの記憶されている前記ビットに応答する排他的論理和演算子を含む請求項１に記載の装置。
【請求項４】
前記第２信号が、前記入力ワードと前記データとの間の関係比較の「より大きい」又は「より小さい」形式に対応する請求項１に記載の装置。
【請求項５】
装置であって、
複数の内容アドレス可能メモリセルと、
複数の関係論理回路とを有し、多重ビット入力ワードと前記セルに記憶されているデータとの間の関係比較を実施するために前記関係論理回路の各々が前記セルの異なる１つに対応し、制御信号に応答して前記入力から前記出力へ信号を選択的にパスするように、前記関係論理回路の各々が幾つかの信号通路の対応する１つによって前記関係論理回路のもう一方に結合され、前記関係論理回路の各々が１つの前記通路に結合された１つの入力および前記通路のもう一方へ結合された１つの出力を備えたデバイスを含む装置。
【請求項６】
前記セルの対応する１つに関して記憶されているビットと前記入力のそれぞれのビットとが等しい場合、前記関係論理回路のそれぞれの１つに関する前記制御信号がアクティブである請求項５に記載の装置。
【請求項７】
記憶されている前記ビットとそれぞれの前記ビットとが同等でない場合、前記関係論理回路の各々が前記それぞれのビット又は前記それぞれのビットの補数に等しい関係状態を提供するように動作可能である請求項６に記載の装置。
【請求項８】
集積回路デバイスが、前記メモリセルおよび前記関係論理回路を含む請求項１から７のいずれかに記載の装置。
【請求項９】
前記関係論理回路の１つが最下位ビット位置に対応し、不等関係演算のオアイコール形式（ｏｒ−ｅｑｕａｌ ｆｏｒｍ）に前記関係論理回路を提供する手段を有する請求項１から７のいずれかに記載の装置。
【請求項１０】
方法であって、
多重ビット記憶場所と、前記場所の最上位ビットに対応する第１関係論理と、前記場所の次の最上位ビットに対応する第２関係論理とを有する内容アドレス可能メモリを操作するステップと、
前記メモリへ多重ビット入力を供給するステップと、
前記入力の第１ビットと前記場所の最上位ビットとが異なる場合には、前記第１関係論理を用いて出力に対して第１信号を選択するステップと、
前記入力の第１ビットと前記場所の最上位ビットとが等しい場合には、前記第１関係論理を用いて出力に対して第２信号を選択するステップとを含み、前記第２信号が前記第２関係論理から受け取られることを特徴とする方法。
【請求項１１】
前記第１信号が前記第１ビットに等しく、前記入力と前記場所との間の「より小さい関係」に対応する請求項１０に記載の方法。
【請求項１２】
前記第１信号が前記第１ビットの逆に等しく、前記入力と前記場所との間の「より大きい関係」に対応する請求項１０に記載の方法。
【請求項１３】
前記第１ビットと前記最上位ビットとが等しく、前記第２ビットと次の前記最上位ビットとが等しく、前記入力の第３ビットと前記場所の別のビットとが等しくない場合には、第３関係論理を用いて第３信号を生成するステップと、
前記第３信号を前記第２関係論理を介して前記第１関係論理へ出力に対してパスするステップとを更に含む
請求項１０に記載の方法。
【請求項１４】
前記場所の最下位ビットと前記入力のそれぞれのビットとを比較するステップと、
前記最下位ビットと前記入力の前記それぞれのビットとが等しくない場合には、前記それぞれのビット又は前記それぞれのビットの補数を出力に対して前記第１関係論理へ供給するステップと、
前記最下位ビットと前記それぞれのビットが等しい場合には、オアイコール（ｏｒ−ｅｑｕａｌ）ビットを出力に関して前記第１関係論理へ供給するステップとを更に含む
請求項１０に記載の方法。
【請求項１５】
方法であって、
内容アドレス可能記憶場所へ多重ビット入力を供給するステップと、
前記入力と前記記憶場所との間の算術的関係に対応する関係状態ビット出力を生成するステップと、
前記第１ビットと前記場所の最高位ビットとが等しくない場合に、前記入力の第１ビット又は前記第１ビットの補数を前記出力へ経路指定するステップと、
前記第１ビットと前記最上位ビットが等しく、前記入力の第２ビットと前記場所の次の最上位ビットとが等しくない場合に、前記入力の第２ビット又は前記第２ビットの補数を前記出力へ経路指定するステップとを含むことを特徴とする方法。
【請求項１６】
前記第１ビットを経路指定する前記ステップと前記第２ビットを経路指定する前記ステップとが前記入力および前記場所内容に応答する関係論理によって実施され、前記関係論理が複数の論理回路の形で提供され、各々の論理回路が前記記憶場所を画定する幾つかのメモリセルの異なる１つに応答し、前記論理回路の前記それぞれの１つを介して選択的に信号を通過させるために前記論理回路のそれぞれの１つを用いて排他的論理和演算を実施するステップを更に含む請求項１５に記載の方法。
【請求項１７】
請求項１０から１６のいずれかに記載の方法を実施するように動作可能な集積回路デバイス。
【発明の詳細な説明】
【０００１】
（背景技術）
本発明は電子回路に関し、更に詳細には、排他的でない、内容アドレス可能メモリ用関係論理（ｒｅｌａｔｉｏｎａｌ ｌｏｇｉｃ ｆｏｒ ａ ｃｏｎｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ）に関する。
【０００２】
内容アドレス可能メモリ（ＣＡＭ）は、例えば特定用途向け集積回路（ＡＳＩＣ）、連想型キャッシュ、及び、データベースのための冗長「バックアップ」メモリシステムのような種々異なる多くの用途に用いられる。一般的な使用において、入力は各ＣＡＭ記憶場所と比較され、あらゆる照合が識別される。いくつかのシステムは、突き合わせ状態に対する代替または付加として関係情報を提供するために組み込まれたスキームを有する。都合の悪いことに、これらのスキームは一般にかなりの量の回路、及び／又は、処理時間の付加を伴う。従って、ＣＡＭ技術に関して更なる進歩が要求される。本発明はこの要求を満足させ、かつ他の利益および利点を提供する。
【０００３】
（発明の概要）
本発明の一実施形態は、特有の内容アドレス可能メモリシステムである。他の実施形態には、内容アドレス可能メモリ用の関連演算に関係する特有のデバイス及び方法が含まれる。
【０００４】
更なる一実施形態において、内容アドレス可能メモリ（ＣＡＭ）デバイスは１つの入力と１つ又は複数の場所（ロケーション）との間の不一致に対応する表示を提供するための一意的論理（ｕｎｉｑｕｅ ｌｏｇｉｃ）を含む。この不一致は、関係演算よりも大きい、又は、関係演算よりも大きいか等しい、又は、関係演算よりも小さい、又は、関係演算よりも小さいか等しい関係に対応する。
【０００５】
本用途の他の形式には、複数の内容アドレス可能メモリセル及び複数の関係論理回路が含まれる。この回路は、セルの１つに記憶されている１つのビットと入力語（ワード）のそれぞれのビットとを比較する。関係論理回路は、それぞれ、記憶されているビットとそれぞれのビットとが等しい場合、第１信号入力をそれぞれの出力へ経路指定し、記憶されているビットとそれぞれのビットが等しくない場合、この語（ワード）とセルに記憶されているデータとの間の不等関係を示す第２信号を出力へ経路指定するための選択演算子を有する。
【０００６】
本発明の他の一実施形態において、装置は複数の内容アドレス可能メモリセル、及びセルの異なる１つにそれぞれ対応する複数の関係論理回路を有する。これらの回路のそれぞれ１つは、複数の関係信号通路の対応する１つによって一方の回路に結合され、回路のそれぞれは、制御信号に応答して入力からの信号を出力へ選択的に通過させるために、これらの通路の１つに結合された入力およびこれらの通路のもう一方へ結合された出力を備えたデバイスを有する。
【０００７】
更に他の一実施形態は、多重ビット記憶場所と、当該場所の最上位ビットに対応する第１関係論理と、当該場所のその次の最上位ビットに対応する第２関係論理とを含む内容アドレス可能メモリを操作するステップを含む。メモリには１つの多重ビット入力が装備され、入力の第１ビットと当該場所の最上位ビットとが異なる場合には、第１関係論理の出力用に第１信号が選択される。入力の第１ビットと当該場所の最上位ビットが等しい場合には、第１関係論理の出力用に第２信号が選定される。この第２信号は第２関係論理から受け取られる。
【０００８】
従って、本発明の一目的は、特有の内容アドレス可能メモリを提供することにある。
【０００９】
他の一目的は、内容アドレス可能メモリの関係演算に向けられた特有のシステム、方法、または装置を提供することにある。
【００１０】
更に、本発明の目的、実施の形態、形式、利益、態様、特徴、および、利点は、ここに記載されている記述および図面から得ることができる。
【００１１】
（好ましい実施形態の詳細な説明）
本発明は、種々異なる多くの形態において実装可能であるが、本発明の原理の理解を促進するために、図面に示される実施の形態を参照することとし、かつ本発明について記述するために特有の言語が用いられるものとする。ただし、これによって本発明の範囲が制限されないことを理解されたい。記載された実施の形態におけるあらゆる変更および更なる修正、及び、ここに記載された本発明の原理の更なる用途は、当該技術分野における当業者にとって通常推測可能なはずである。
【００１２】
本発明の一実施形態の電子システム２０を図１に示す。システム２０は集積回路（ＩＣ）２２を含む。集積回路２２は、内容アドレス可能メモリ（ＣＡＭ）２４を含む。明瞭性を維持するために、図１には、内容アドレス可能メモリ２４の代表的な部分のみを示すこととする。一例において、ＩＣ２２は特定用途向け集積回路（ＡＳＩＣ）の一種であり、ここでは、ＩＣ２２用回路の少なくとも一部分が、例えばＶｅｒｉｌｏｇ又はＶＨＤＬのようなハードウェア開発言語（ＨＤＬ）を介して定義される。ＨＤＬは、例えばＣＡＭセルのような所望の論理構造を定義するため、１つ又は複数のマクロを介して標準論理セルタイプの配置構成を定義するために使用可能である。ここで用いられるように、「マクロ」は、１つ又は複数のＨＤＬによって定義されたセルを表す用語によって記述される論理モジュールを意味する。
【００１３】
デジタルデータバスＤＩは、内容アドレス可能メモリ２４に結合されている。データバスＤＩは、直列型、並列型、またはこれらの組合わせとなり得るものであり、ＩＣ２２に対して内部または外部であっても差し支えない。一動作モードにおいて、データバスＤＩはメモリ２４の１つ又は複数の別々にアクセス可能な記憶場所３０の内容との比較のために、多重ビット入力データワードＤＷを提供する。各場所（ロケーション）３０は、内容アクセス可能メモリ２４（図示せず）の対応するワードラインを活性化することによってアクセスされ得る。図２において、明瞭性を保持するために、ただ１つの代表的なアドレス可能な内容メモリ場所３０だけが図示されている。内容アドレス可能メモリ２４の他の場所３０は同様な手法で（図示せず）配置され得る。
【００１４】
データワードＤＷは、最下位ビットＤ０から最上位ビットＤＮまでの範囲に亙り、全長は「Ｎ＋１」ビットである。また、この範囲は表記法［Ｄ０：ＤＮ］、または、数列Ｄ０、Ｄ１，．．．、ＤＮによって表示され得る。また、データワードＤＷの１つのビットはＤｉによって一般に表される。ここで、「ｉ」は０からＮまでの範囲内における個別ビットに関する整数のインデックスである。最後尾に付記されたアポストロフィによって示すように、相補ビットＤｉ’を提供するために、データワードＤＷの各ビットＤｉはインバータ３２ａ、３２ｂ、．．．、３２ｃ（集合的に表示されたインバータ３２）の対応する１つへ入力される。従って、インバータ３２の出力はシリーズＤ０’、Ｄ１’、．．．、ＤＮ’によって表される。
【００１５】
場所（ロケーション）３０は、そのうちいくつかのセルがＣＡＭセル４０ａ、４０ｂ、．．．、及び４０ｃとして更に明確に示される複数のＣＡＭセル４０を含む。０からＮまでの範囲内における所定値「ｉ」に対するビットＤｉ及びビットＤｉ’の各相補対（ペア）が異なるＣＡＭセル４０へ入力される。図に示すＣＡＭセル４０ａ、４０ｂ、４０ｃに対して、入力対Ｄ０とＤ０’、Ｄ１とＤ１’、及びＤＮとＤＮ’をそれぞれ図１に明確に示す。各ＣＡＭセル４０は、ＣＡＭセル４０ａに対してＴ０とＴ０’、ＣＡＭセル４０ｂに対してＴ１とＴ１’、ＣＡＭセル４０ｃに対してＴＮとＴＮ’でそれぞれ表されるように、真および補数の形において記憶されているそのビット内容の出力を提供する。また、ＣＡＭセル４０に対する真および補数ビットは、一般にＴｉおよびＴｉ’によって表される。ここで、データワードＤＷ真および補数ビットＤｉおよびＤｉ’に関連して既に述べたように、「ｉ」は０（最下位ビット場所）からＮ（最上位ビット場所）までの範囲全体に亙る個々のセルに対する整数インデックスである。一実施形態において、ＣＡＭセル４０は、例えば６トランジスタ（６Ｔ）スタティックランダムアクセスメモリ（ＳＲＡＭ）セル又は４トランジスタ（４Ｔ）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのような、それぞれ真および補数ビット記憶ノードを有する標準メモリセルの構成に対応する。他の一実施形態において、ＣＡＭセル４０はツインセルＤＲＡＭタイプ、様々なセルタイプの組合わせ、及び／又は当該技術分野における当業者にとって遭遇し得る異なる構成である。
【００１６】
各々のＣＡＭセル４０に関して、データバスＤＩからの対応入力ビットＤｉとＤｉ’、及びセル内容ＴｉとＴｉ’が関係論理５０に供給される。関係論理５０は複数の同様に構成された論理回路５２を含み、これら論理回路の中のいくつかの回路はセルロジック５２ａ、セルロジック５２ｂ、及びセルロジック５２ｃとして明示される。関係論理５０の出力ビットＣＯＵＴが、データワードＤＷと場所３０のＣＡＭセル４０の内容との特定の関係比較に対し真または偽表示を提供する。以下に更に十分に説明するように、この関係演算は、データワードＤＷの各Ｄｉビットと場所３０の各Ｔｉビットとの間で、通常は並列かつビット毎に実施される。
【００１７】
関係論理５０内において、論理回路５２は左端に位置するＣＩＮ＝Ｃ０（ｉ＝０）から出発し、右端に位置するＣｉ＝ＣＮ＋１＝ＣＯＵＴ（ｉ＝Ｎ＋１）で終結する一連の関係信号通路Ｃｉによって接続される。これらの端位置の間に介在する信号通路Ｃｉは、例えば、セル論理５２ａがＣｉ＝Ｃ１（ｉ＝１）によってセル論理５２ｂに接続される、等々のように、１からＮまでの範囲に含まれる整数インデックス「ｉ」に対応する。関係論理通路Ｃｉは、関係信号線ＲＬを集合的に提供する。図１全体を通じて、略号は、インバータ３２、セル４０、論理回路５２、及び、必要に応じて図に示すようにビット幅が３より大きい所望のビット幅を提供するために、１つ又は複数のビットを加えるための信号接続通路の１つ又は複数の類似する組を任意に追加することを表す。他の一実施形態において、３未満のビット幅は、１つ又は複数のこれらの組を対応させた状態で削除することによって提供することが可能である。
【００１８】
関係論理５０の代表的論理回路５２を更に図２に示す。ここに図示されているデータワードＤＷ入力ＤｉとＤｉ’、セル出力ＴｉとＴｉ’、及び関係選択入力Ｒｉが、内容アドレス可能メモリ２４に対する信号Ｄ０、Ｄ０’、Ｔ０、Ｔ０’及びＲ０；Ｄ１、Ｄ１’、Ｔ１、Ｔ１’及びＲ１；．．．；及びＤＮ、ＤＮ’、ＴＮ、ＴＮ’及びＲＮのそれぞれの組を表す。論理回路５２は、データワードＤＷのＮ＋１ビットの各々および場所３０に対して繰り返される。いいかえれば、各セル論理５２ａ、５２ｂ、．．．、５２ｃは、図２に示す論理回路５２と同様に構成される。
【００１９】
論理回路５２は、排他的論理和（ＸＯＲ）論理７０および不等論理８０を含む。排他的論理和論理７０は、各々が入力ビットＴｉ’及びＴｉの論理ハイレベルによってそれぞれ活性化されるアクティブハイゲートデバイス７２及び７４と、各々が入力ビットＴｉ及びＴｉ’の論理ローレベルによってそれぞれ活性化されるアクティブローゲートデバイス７６及び７８として特に示された４つのゲートデバイスを含む。ここで用いられるように、ゲートデバイスのアクティブロー制御は、バブル入力記号によってアクティブハイ制御と区別される。活性化されると、対応するゲートデバイス７２、７４、７６、７８は、図２において矢印によって示された対応する入力を介して、出力ＸＯＲとして示された共通出力ノードへ通過する。ゲート７２及び７６に対し、選択可能な入力はＤｉであり、ゲート７４及び７８に対して選択可能な入力はＤｉ’である。対応させた形で、排他的論理和論理７０に関する真理値表（表１）を次に示す。
【表１】
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【００２０】
排他的論理和論理７０の出力ＸＯＲは、不等論理８０へ入力される。不等論理８０は、アクティブハイゲートデバイス８２と８４、アクティブローゲートデバイス８６と８８、及びインバータ９０を含む。排他的論理和論理７０の出力ＸＯＲは、インバータ９０へ入力され、ゲートデバイス８２と８８を制御する。インバータ９０の出力（ＸＯＲ’）は、ゲートデバイス８４と８６を制御する。関係選択入力Ｒｉは、対応する矢印によって示されるようにゲートデバイス８２と８６へ入力される。入力する関係論理通路Ｃｉは、対応する矢印によって図示されるように、ゲートデバイス８４及び８８へ入力される。ゲートデバイス８２、８４、８６、８８は全てＣｉ＋１で表される共通出力ノードを共有する。ゲートデバイス８２と８６は逆の活性化型であり、排他的論理和論理７０の出力（ＸＯＲ及びＸＯＲ’）の相補形式によってトリガされるので、両方のゲートデバイス８２及び８６は同時にアクティブまたは非アクティブである。図に示された構成に関して、ＸＯＲがローであって、対応する形でＲｉからＣｉ＋１まで通過するときに、ゲートデバイス８２及び８６はアクティブである。同様に、ゲートデバイス８４及び８８は逆の活性化型であり、ＸＯＲのハイ状態によって両方とも活性化される。その結果、排他的論理和論理７０は、不等論理８０によってＣｉ＋１へ経路指定される信号を決定するために選択論理として動作する（替わりに参照番号７９によって示される）。従って、不等論理８０の演算用の真理値表（表２）は次のとおりである。
【表２】
2004516596.tif 000004
【００２１】
図１及び２を全般的に参照することとし、関係論理５０の演算について次に説明する。関係論理５０は、入力ＣｉおよびＲｉに応じてＤｉおよびＴｉに関する不等関係演算に対して選定された「より大きい（＞）」、「より大きいか又は等しい（≧）」「より小さい（＜）」、又は、「より小さいか又は等しい（≦）」を提供するように配置構成されている。選択された関係演算の結果は、ＣＯＵＴのアクティブハイ表示を介して提供される。より詳しくは、「より小さいか又は等しい」又は「より大きいか又は等しい」という演算を対応させた形で提供するために、各論理回路５２に対する関係選択入力Ｒｉが、「より小さい」又は「より大きい」という不等演算を決定し、関係論理５０へ入力されたＣＩＮが、「又は等しい」という関係が、選択された「より小さい又はより大きい」関係に含まれるかどうかを決定する。
【００２２】
ＣＡＭセル４０ｃ及びセル論理５２ｃは、データワードＤＷの最上位ビット（ＤＮ）および場所３０（ＴＮ）に対応する。従って、ＣＡＭセル４０ｃの内容がそれぞれのデータワードＤＷ入力ビット（ＴＮ≠ＤＮ）に等しくないならば、場所３０の内容と入力データワードＤＷとの間の選択された不等状態（「より大きい又はより小さい」）を決定するために十分な情報が存在するということを理解されたい。この不等に対応して、ゲートデバイス８２及び８６が活性化されるように、セル論理５２ｃに対するＸＯＲはハイ論理レベル（ＸＯＲ＝１）に設定される。ゲートデバイス８２及び８６が活性化されている場合には、ＣＯＵＴ＝Ｃｉ＋１＝Ｒｉ＝ＲＮであるように、Ｒｉ＝ＲＮが出力ＣＯＵＴへパスされる。ＤＮを入力ＲＮ（ＲＮ＝ＤＮ）へ接続することにより、セル論理５０ｃに関してＸＯＲ＝１であるときＣＯＵＴ＝ＤＮであるように、「より小さい」という関係演算が実施される（（ＴＮ＜ＤＮ）である場合に、場所３０の内容＜データワードＤＷ）。ＤＮの補数をＲＮ（ＲＮ＝ＤＮ’）へ接続することにより、セル論理５０ｃに対してＸＯＲ＝１であるときＣＯＵＴ＝ＤＮ’であるように、より大きい関係演算が実施される（（ＴＮ＞ＤＮ）である場合に、場所３０の内容＞データワードＤＷ）。ＴＮ＜ＤＮまたはＴＮ＞ＤＮのどちらかに対し、データワードＤＷの残りの下位ビット及び場所３０が無視され得る。
【００２３】
ただし、最上位のビットが等しい場合には（ＤＮ＝ＴＮ）、データワードＤＷと場所３０の内容との間の関係不等の決定は、その次の最高位ビット（Ｔｉ＝ＴＮ−１、及びＤｉ＝ＤＮ−１）について考察することに帰着する。ＴＮ−１がＤＮ−１に等しくない場合には、対応する関係選択入力ＲｉがＣｉ＋ｉに経路指定される。ここで、「より小さい」演算に対する関係選択入力Ｒｉ＝Ｄｉ＝ＤＮ−１（場所の内容３０＜データワードＤＷ）と、その次の最上位ビットに対応するセル論理に対する、「より大きい」演算に対する関係入力選択入力Ｒｉ＝Ｄｉ’＝ＤＮ−１’（場所３０の内容＞データワードＤＷ）である。従って、その次の最上位ビットに対するセル論理出力（Ｃｉ＋１）が、信号通路Ｃ１として最上位ビットのセル論理５２ｃに入力され、最上位ビット均等ＤＮ＝ＴＮによってゲートデバイス８４および８８の活性化によりＣＯＵＴへパスされる。ビットＴＮ−１及びＤＮ−１が同じである（ＴＮ−１＝ＤＮ−１）場合には、ビットＴＮ−２とＤＮ−２は同じ手法により考察され、同じ順位の同等でないビットが発見されるか又はデータワードＤＷおよび場所３０の全てのビットが等しいと決定されるまで、比較されたビットの順位が低下する方向に、考察が継続される。
【００２４】
最下位ビットＴ０とＤ０との比較段階に到達した場合には、関係演算の「又は等しい」形式が、入力ＣＩＮ＝Ｃ０（ｉ＝０）によって設定される。更に詳細には、データワードＤＷおよび場所３０の全てのビットが同じである場合には、Ｔ０＝Ｄ０であり、セル論理５２ａに対してゲートデバイス８８および８４を対応させた形で活性化する。その結果、ＣＩＮの論理レベルは、全ての論理回路５２を介してＣＯＵＴ（ＣＩＮ＝Ｃ０＝Ｃ１＝．．．＝ＣＯＵＴ）へ供給される。従って、関係論理５０に対する関係関数が、次の真理値表（表３）に従って選択される。
【表３】
2004516596.tif 000005
【００２５】
論理回路５２の一実施形態において、アクティブハイゲートデバイス７２、７４、８２及び８４は、それぞれ、切換えモードにおいて操作されるｎ型トランジスタ（例えば、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）のＮＭＯＳ種）によって実装され、アクティブローゲートデバイス７６，７８、８６及び８８は、それぞれ、切換え（ｗｉｔｃｈｉｎｇ）モードにおいて操作されるｐ型トランジスタ（例えばＩＧＦＥＴのＰＭＯＳ種として）によって実装される。他の一実施形態において、１つ又は複数のゲートデバイス７２、７４、７６、７８、８２、８４、８６、８８の異なる実装が利用可能であり、１つ又は複数の異なるタイプのデバイスが利用可能であり、及び／又は、論理回路５２に関連して説明される１つ又は複数の演算機能を提供するために異なる論理配置構成が利用可能である。
【００２６】
また、関係論理５０の図示されている配置構成は、ＮＭＯＳおよびＰＭＯＳ  ＩＧＦＥＴ実装に関して必ずしもＶＴ降下を含むことを必要とせず、各論理回路５２に関して排他的論理和論理７０の完全レールツーレール演算を可能にし、一般的に低電圧メモリセル構成の使用を容易にすることを理解されたい。更に、図示されている関係ラインＲＬに関し、ＩＧＦＥＴ型のゲートデバイス実装に際して「パストランジスタ」構成が利用可能である。この場合、所望のデバイス性能に応じて、例えば３から５の論理回路５２毎に周期的論理通路間隔（インタバル）において当該ラインをバッファ又は再ドライブすることが望ましいこともあり得る。
【００２７】
他の一実施形態において、関係論理５０を用いて実施される関係演算タイプの外部からの選択を容易にするために、更なる論理を提供することが可能である。例えば、ＣＡＭデバイス２４内において、各ＲｉがＤｉ又はＤｉ’に設定されるかどうかを制御するために１つの単一選択信号Ｓの印加が可能である。このような一例において、対応するＲｉをドライブするために、１つの２入力排他的論理和ゲートが各論理回路５２に含まれる。これらの排他的論理和ゲートのそれぞれに各Ｄｉが１つの入力を供給し、もう一方の入力として選択入力Ｓが共通に供給される。その結果、Ｓがロー（Ｓ＝０）であるときに、これら排他的論理和ゲートの各々の出力は対応するＤｉビットに設定され、Ｓがハイ（Ｓ＝１）であるときに、対応するＤｉ’ビットに設定される。この実施形態に関して、対応する真理値表（表４）を次に示す。
【表４】
2004516596.tif 000006
【００２８】
更なる実施形態において、当該技術分野における当業者であれば当然推測可能であるように、図に示す構成要素の幾つか又は全ての代わりに異なる論理配置構成が使用可能である。図に示す構成を利用する一実施形態において、ＣＡＭセル及び排他的論理和論理は既存のＨＤＬマクロから容易に供給可能であり、反復不等論理回路８０は個別のマクロとしてＡＳＩＣデバイス内に実装し、既存のＣＡＭセルマクロの再設計必要性を最小限化することが可能であることを理解されたい。更に他の実施形態において、当該技術分野における当業者にとって当然推測可能であるように、関係ＣＡＭデバイス２４は、複数の個別集積回路、及び／又は他のタイプの構成要素の形で実装可能である。
【００２９】
本明細書に引用された全ての出版物および特許出願は、各個々の出版物または特許出願が引用によって組み込まれることがあたかも明確かつ個々に示されているかのように、引用によってここに組み込まれている。更に、あらゆる理論、動作のメカニズム、プルーフ、又はここに表明されている発見は、本発明の理解を更に高めることを意味し、どのような方法においても、本発明を、この理論、動作のメカニズム、プルーフ、又は発見に限定することを意図するものでない。本発明は図面および前述の説明に詳細に図示および記述済みであり、説明的であって、制限的な意味を持たないが、選定された実施形態のみが図示および記述されていること、及び、ここに限定されているかあるいは添付特許請求の範囲に規定された本発明の趣旨に含まれる全ての等価、変更、および修正の保護が望ましいことを理解されたい。
【図面の簡単な説明】
【図１】
本発明の一実施形態としてのシステムの概略図である。
【図２】
図１のシステムに関する関係論理回路の概略図である。
【符号の説明】
２０  電子システム
２２  集積回路
２４  内容アドレス可能メモリ
３０  場所（ロケーション）
３２ａ〜３２ｃ  インバータ
４０ａ〜４０ｃ  ＣＡＭセル
５０  関係論理
５２ａ〜５２ｃ  セルロジック
７０  排他的論理和
８０  不等論理
【図１】
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【国際公開パンフレット】
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2004516596.tif 000009
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【国際調査報告】
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