(57)【要約】データがグループで配置されている場合に、同期データストリームを切り替えている高いデータレートスイッチにおいてノンブロッキングクロスコネクションを実現するために、前記データグループのビットが、1又は2以上のビットのサブセットに拡散され、前記サブセットがより低いビットレートスイッチに渡り個別に切り替えられる。ビットスプレッダー及び再結合器は、スイッチカード、又は送信元及び宛先インターフェースにそれぞれに配置される。保護スイッチが1:Nの保護を提供し、前記宛先インターフェースから前記送信元インターフェースに信号を送ることなくXOR関数が1:Nの保護を提供するために保護スイッチに組み込まれている。
2004537936.tif 000002
【特許請求の範囲】
【請求項１】
第1のインターフェースと第2のインターフェースの間の同期データストリームを切り替えるための装置であって、
前記同期データストリームのデータビットがビットのグループに分割されている装置であって、
データグループを2つ又は3つ以上のサブセットに分割するビットスプレッダーと、
前記2つ又は3つ以上のデータサブセットの1つを切り替えるための複数のスイッチそれぞれと、
前記ビットグループを修正するために切り替えられるビットグループのサブセットを再結合する再結合器と、
前記複数のスイッチの1つに故障が生じた時に前記第1と第2のインターフェースの間のデータサブセットのために択一的なスイッチング経路を提供する保護スイッチと、を含んでいる装置において、
前記ビットスプレッダー及び前記ビット再結合器におけるそれぞれの排他的論理和関数XORであって、
前記ビットスプレッダーにおける前記XOR関数は、前記データサブセットの前記ビットを第1の入力として受信し、前記入力ビットのXOR関数を前記保護スイッチに出力し、
前記ビット結合器おける前記XOR関数は、第1の入力として受信し、
前記データビットが、前記保護スイッチによって切り替えられ、さらに入力として前記データビットが、複数のスイッチのうちの故障した1つを除く全てによって切り替えられ、
前記XOR関数の出力が、前記故障したスイッチを通過した前記データビットの前記切り替えられたビットを含んでいることを特徴とする装置。
【請求項２】
データグループが、単一ビットを有するサブセットそれぞれに分割される請求項1に従う装置であって、前記複数のスイッチにおけるスイッチの数が、各々のグループにおけるビット数に等しい請求項1に従う装置。
【請求項３】
前記ビットスプレッダーが、前記第1のインターフェースに配置されており、前記ビット再結合器が、前記第2のインターフェースに配置されている請求項1又は2に従う装置。
【請求項４】
前記複数のスイッチそれぞれが、分離したスイッチカードを含んでいる請求項3に従う装置。
【請求項５】
前記同期データストリームが、同期デジタルハイアラーキ（SDH）ビットストリームを含んでいる上記請求項のいずれか1つに従う装置。
【請求項６】
少なくとも1つのさらなるインターフェースを含んでいる上記請求項のいずれか1つに従う装置であって、前記複数のスイッチが、前記第1、第2、及び少なくとも1つのさらなるインターフェースの任意の間でデータサブセットを切り替えることができる上記請求項のいずれか1つに従う装置。
【請求項７】
前記ビットスプレッダーが、別のインターフェースから受信されるデータサブセットを再結合するためにビット再結合器を含んでおり、
前記再結合器が、前記複数のスイッチに渡って前記第2のインターフェースから別のインターフェースにデータグループを分割するためにビットスプレッダーを含んでいる上記請求項のいずれか1つに従う装置。
【請求項８】
第1のインターフェースから第2のインターフェースへ同期データストリームを切り替える方法であって、
前記データストリームが、グループに配置されるデータビットを含み、
前記データのグループを2つ又は3つ以上のサブセットに分割することと、
前記データのサブセットのそれぞれを別々に切り替えることと、
前記切り替えられたサブセットを再結合することと、
保護スイッチを介して損失データサブセットを切り替えることと、を含んでいる方法において、
前記第1のインターフェースにおいてXOR出力を提供するために前記データサブセットの前記ビットに排他的論理和関数（XOR）を実行し、前記保護スイッチを介して前記XOR出力を切り替えることと、
前記第2のインターフェースにおいて前記データサブセットのうちの1つの前記損失を検出した時に、前記損失データサブセットを作り直すために、前記XOR出力及び前記残存するスイッチデータサブセットでXOR関数を実行することと、を特徴とする方法。
【請求項９】
前記データサブセットそれぞれが、少なくとも1データビットを含んでいる請求項8に従う方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気通信及びデータ通信のスイッチに関し、より詳細には、完全ノンブロッキングクロスコネクションを実行し得るスイッチに関する。また、スイッチング方法にも関する。
【背景技術】
【０００２】
SDH（同期デジタルハイラーキ）多重化装置に関連して、フルノンブロッキングクロスコネクションを実行するためには、単一のスイッチマトリクスに全てのインターフェースをクロスコネクトするのに十分な容量を提供することが必要である。前記スイッチは、単純なASIC、回路基板、装置のラック、又はクロス（Clos）構造を利用した任意の結合で実現される。
【０００３】
図1は、2つの40Gbpsのインターフェース12、14及び、2つの10Gbpsのインターフェース16、18を有する典型的なスイッチサブシステム10を示す。これらのインターフェースは、最低限100Gbpsの全スイッチ容量を必要とする。
【０００４】
図1の全ての前記インターフェースが、2倍であったならば、前記必要とされるスイッチ容量は、その時200Gbpsである。実際、十分にノンブロッキングスイッチを維持して、前記スイッチを実現するのに必要とされるリソースは、2倍よりはむしろ4倍である。これは、非常に不利な点であると共に、現在では技術的に生存能力がないものである。加えて、生存能力があるとしても、実行するには不経済である。
【０００５】
【特許文献１】
ヨーロッパ特許出願公開第905 996
【０００６】
同期データストリームにおけるビットのグループを1又は複数のビットのサブセットに拡散すること、及び各々の前記サブセットの個々のスイッチングを提供することが提案されている（EP-A-0 905 996）。これは、高いデータレートのノンブロッキングクロスコネクトスイッチが、1又は複数のビットのデータサブセットを切り替える多くの低いレートスイッチのそれぞれを利用して構成され得るという優位性を備えている。これにより、完全なノンブロッキングスイッチに、以前から可能であった容量を超えるものを提供することができる。
【０００７】
【特許文献２】
ヨーロッパ特許出願公開第061 766
【０００８】
さらに、前記スイッチのうちの1つに故障が生じた時に択一的なスイッチング経路をデータサブセットに提供するために保護スイッチを提供することが提案されている（EP-A-1 061 766）。単一保護スイッチは、1:Nの保護を提供するものであるが、ここで、Nはスイッチの数であり、前記単一保護スイッチは、再構成するのに失敗したスイッチングファブリックに記憶されたデータを許容するためにパリティストライプが与えられている。
【発明の開示】
【課題を解決するための手段】
【０００９】
本発明は、第1のインターフェースと第2のインターフェースの間の同期データストリームを切り替えるための装置であって、
前記同期データストリームのデータビットがビットのグループに分割されている装置であって、
データグループを2つ又は3つ以上のサブセットに分割するビットスプレッダーと、
前記2つ又は3つ以上のデータサブセットの1つを切り替えるための複数のスイッチそれぞれと、
前記ビットグループを修正するために切り替えられるビットグループのサブセットを再結合する再結合器と、
前記複数のスイッチの1つに故障が生じた時に前記第1と第2のインターフェースの間のデータサブセットのために択一的なスイッチング経路を提供する保護スイッチと、を含んでいる装置において、
前記ビットスプレッダー及び前記ビット再結合器におけるそれぞれの排他的論理和関数XORであって、
前記ビットスプレッダーにおける前記XOR関数は、前記データサブセットの前記ビットを第1の入力として受信し、前記入力ビットのXOR関数を前記保護スイッチに出力し、
前記ビット結合器おける前記XOR関数は、第1の入力として受信し、
前記データビットが、前記保護スイッチによって切り替えられ、さらに入力として前記データビットが、複数のスイッチのうちの故障した1つを除く全てによって切り替えられ、
前記XOR関数の出力が、前記故障したスイッチを通過した前記データビットの前記切り替えられたビットを含んでいることを特徴とする装置を提供する。
【００１０】
本発明は、第1のインターフェースから第2のインターフェースへ同期データストリームを切り替える方法であって、
前記データストリームが、グループに配置されるデータビットを含み、
前記データのグループを2つ又は3つ以上のサブセットに分割することと、
前記データのサブセットのそれぞれを別々に切り替えることと、
前記切り替えられたサブセットを再結合することと、
保護スイッチを介して損失データサブセットを切り替えることと、を含んでいる方法において、
前記第1のインターフェースにおいてXOR出力を提供するために前記データサブセットの前記ビットに排他的論理和関数（XOR）を実行し、前記保護スイッチを介して前記XOR出力を切り替えることと、
前記第2のインターフェースにおいて前記データサブセットのうちの1つの前記損失を検出した時に、前記損失データサブセットを作り直すために、前記XOR出力及び前記残存するスイッチデータサブセットでXOR関数を実行することと、を特徴とする方法も提供する。
【００１１】
これは、前記保護スイッチを介して損失データサブセットが同期して作り直されるという優位性を備えている。
【００１２】
望ましくは、前記ビットスプレッダーは、前記第1のインターフェースに配置され、前記ビット再結合器は、前記第2のインターフェースに配置される。これは、必要とされる接続量が複数のスイッチに拡散されるという優位性を備えており、それぞれのスイッチは、セパレートスイッチカード上にある。これにより、利用できる接続が不足するという問題を避けて、前記スイッチカードと前記インターフェースを接続するバックプレーンにおけるトラックルーティング要求を低減し、より多くのスイッチインターフェースがサポートされることも可能となる。さらにその上、多くのカードを介して拡散されるのでスイッチカードエリア及びワット損についての要求が低減されるという優位性を備えている。
【００１３】
望ましくは、前記ビットスプレッダー及びビット結合器は、それぞれ1つのビット結合器及びビットスプレッダーを含んでおり、それによって、データは前記第1から前記第2のインターフェースへ、又はその逆へ切り替えられる。
【００１４】
ここで、本発明の実施例について、例を介し、添付図を参照して述べる。
【００１５】
描写されている配置において、前記スイッチは、多くのサブシステムに渡って並列に拡散される。この技術は、データがグループ化されている任意の同期データシステムに応用できる。描写されている配置は、データビットがシリアル伝送であって、バイト又はオクテットにグループ化されているSDHに特に関連している。これは、3つのインターフェース1、2及びMにおいてシリアルビットストリームを示す図2で説明される。各チャネル1、2、・・・、nは、スイッチングの目的のために共にグループ化され、連続的に伝送される8ビットから成る。
【００１６】
この例で完全なノンブロッキングクロスコネクションを実行するために、前記スイッチングサブシステムは、前記インターフェースにおいて、あるチャネルから前記8ビットの任意の他のチャネルに全8ビットを接続することができなければならない。例えば、インターフェース1のチャネル2をインターフェース2のチャネル3に切り替えることが必要とされる。これは、インターフェース1のチャネル2のビット1-8がインターフェース2のチャネル3のビット1-8に渡って接続されることを必要とする。ビット列の整合性は、前記接続が行われている時、常に維持されていなければならない。
【００１７】
8ビットの全データグループ又はそのサイズがどうであろうとも、ビット列の整合性が維持された状態で同じ送信元から同じ宛先に切り替えられなければならないが、前記データグループのビットは、前記同じ物理的スイッチを介して共に切り替えられる必要はない。
【００１８】
図3は、各チャネルの前記個々のビットが、どのように分離して切り替えられ、その後、必要とされるチャネルを作るためにどのように出力インターフェースで結合されるかを示す。前記ビット及びビット列は、ビットの入出力インターフェースで維持されなければならないということが認識されるが、前記SDHの例の8ビットである完全なユニットとして切り替えられなければならないことはない。
【００１９】
このように、図3において、各チャネルのビットは、それぞれ個々のインターフェース及びチャネルから分配されており、各ビットは前記スイッチの前記ノンブロッキングの性質を妥協することなく分離して切り替えられ得る。
【００２０】
図3の例において、各スイッチが40Gbpsインターフェース12のチャネルのビット1-8の１つを他の40Gbpsインターフェース14のチャネルに切り替えている状態で8x12.5Gbpsスイッチ20は利用される。100Gbpsスイッチは、それゆえ、多くのより小さなスイッチ、この場合8x12.5Gbpsスイッチを利用して成し遂げられている。
【００２１】
図3においては、前記2つの10Gbpsインターフェースが明瞭のために省略されているということが認識されるべきである。
【００２２】
図3の例において、前記全スイッチ容量が100Gbpsから200Gbpsに倍増することは、前記個々のスイッチサブシステムの各々が、12.5Gbpsから25Gbpsに倍増される必要があるということが理解される。これは、技術的ステップはわずかなものであり、200Gbpsのスイッチよりも非常に容易のかつ経済的に達成され得る。
【００２３】
この例において示されているように、経済的に実現され得る最大スイッチサイズが、100Gbpsであるならば、その時、8のスイッチサブシステムに渡って前記ビットの8ビットデータグループを拡散することによって、800Gbpsの完全なノンブロッキングスイッチが確立されるということが理解され得る。これは、一般に制限が示されている技術よりも8倍大きい。ASIC技術が非常に迅速に発達しているために、年々容量が2から4倍に増大しているということに注目すべきである。1996年においては、1.25Gbpsのスイッチが1チップで実現されていた。2002年には、20Gbpsが1チップで出荷されている。
【００２４】
上述したように、（図8を参照して以下に示される）本発明の原理は、データが2又は3以上のビットのワードにグループ化される任意の同期データシステムで用いられる。しかしながら、前記ワードを構成している前記ビットは、個々に切り替えられる必要はないが、4ビットニブルのグループ又は別の約数のデータワードサイズのグループを一組として切り替えられる。
【００２５】
図4及び5は、上述した前記ビット拡散技術の2つの可能な実施例を示す。ほとんどの応用例は、トラフィック幅を調整する中心スイッチから成り、カードをインターフェースで連結する。従って、前記ビット拡散技術は、スイッチカード又はトラフィックインターフェースカードにおいて実現される。
【００２６】
図4は、拡散が前記スイッチカード上で実現される論理上可能な配置を示す。図4においては、明瞭のために、2つのインターフェースのみが示されており、データが左から右へ流れている状態のみが示されている。実際には、多くのインターフェースが、任意に与えられるインターフェース及び任意の他のインターフェースの間のデータフローに提供されている。
【００２７】
図4の説明において、全ての前記カードは、データ通信/電気通信業界において標準手法であるような、インターカード接続を提供するメインバックプレーンPCBに適合していることが想定されている。
【００２８】
このように、図4において、2つのインターフェースカード202、204は、スイッチカード200に接続する。データは、矢印の方向に左から右へ流れるように示されている。前記スイッチカード200に搭載されるのは、ビットスプレッダー及びビット結合器の206、208である。前記与えられるデータの流れの方向で、ビットスプレッダー206は、前記インターフェース202から8ビットデータグループを受信し、それらを8つのスイッチサブシステム210a-210hに提供される8の分離されている1ビットデータストリームに分割する。100Gbpsの例では、前記スイッチサブシステム210a-210hの各々は12.5Gbpsのスイッチである。ビット結合器208は、前記8ビットグループを修正するために前記スイッチサブシステム200によって切り替えられたビットを再結合し、作り直されたグループをインターフェースカード204に通過させる。前記ビットスプレッダー及びビット結合器の206、208は、データフローの方向次第で前記データグループをそれぞれ分解して、再び集合させることができる。このようにして、各々はビットスプレッダー及びビット結合器を含んでいる。図4の配置は、前記データが1つの装置で切り替えられたならば、前記スイッチ装置が必要とされるよりも小さいという優位性を備えている。前記ビット拡散技術は、標準nビット幅のスイッチインターフェースを認識する前記インターフェースカードに対して透過的である。
【００２９】
少なくとも、図4の実施例は、大規模スイッチに関連する他の問題を扱わない点で多くの優位性を備えている。とりわけ、次の3つの特別な困難が存在する。
a）カードの電気的接続容量の切り替え。データレート及びインターフェースカードサポートが増大するに連れて、増大する数のインターフェースが前記スイッチカードに接続するのに必要とされる。これは、前記カードの接続カウントの要求を増大させることになる。
b)前記スイッチカードを実装するのに必要とされる大多数の装置は、カードエリア及び熱損失の両方に関して物理的に容易に1つのカードに適合しない。
c)データ保護は、全ての前記スイッチカードハードウェアの完全な保護を提供し、完全な第2のスイッチカードアセンブリを必要としている1+1保護を用いることのみにより成し遂げられ、前記スイッチカードの任意の構成要素の故障に対して保護する。
【００３０】
図5の配置は、前記インターフェースカードに関してビット拡散を実現し、図6から8を参照すると描写されているように、図4の配置の不利な点を回避している。
【００３１】
図4のように、単純のために、図5は、2つのインターフェースを示すのみであって、左から右へデータフローのみを示す。前記カード全てがバックプレーンを介して相互接続していることも想定されている。ビットスプレッダー、ビット結合器の306、308は、前記インターフェースカード302、304それぞれに配置されており、ビットスプレッダー306は、前記データグループのビットを上述したようにスイッチカード310a-310hのそれぞれに拡散する。宛先カード304におけるビット結合器308は、切り替えられたデータを再結合する。
【００３２】
前記インターフェースカード上のビット拡散は、3つの主な優位性を備えている。各インターフェースカードからのデータの一部のみが、各スイッチカードによって必要とされる時、その接続カウント（connection count）も前記スイッチカードを介して拡散される。これにより、前記個々のスイッチカード接続カウント問題を縮小することができ、前記カードを相互に接続するのに用いられる前記PCBバックプレーン上のトラックの経路指定要求を低減することができる。さらに、これにより、全てのスイッチインターフェース数が増大し、より全体の接続が利用できるようにサポートされ得る。
【００３３】
図5の配置は、カードエリア及びパワー損失に関する要求が実質的に低減されるというさらなる優位性を備えており、この場合は8個である、多くのカードを介して拡散される。1:Nのスイッチカード保護が、全体のスイッチプレーンをここで述べたように保護する代わりに用いられ得るというさらなる優位性を備えている。
【００３４】
図6は、図4の実施例で用いられなければならない1+1スイッチプレーン保護であって、前記スイッチプレーンを保護するためにデータ/電気通信業界によって従来用いられてきている1+1スイッチプレーン保護を例証する。本質において、第2のスイッチプレーンが提供され、対象となるインターフェースは、どのスイッチカードから受信したデータを用いるかを選択する。図6において、2つのスイッチカード400a、400bは、2つのインターフェースカード402と404の間で接続されている。インターフェースカード402は、そのトラフィックを両方のスイッチカード400a、400bに送信し、インターフェースカード404は、トラフィックを両方のカード400a、400bから受信し、適当な故障基準に従って前記トラフィックを前記スイッチカードのうちの1つから選択する。
【００３５】
図7は、インターフェースカード上のトラフィックのビット拡散が、1:Nの技術を用いている保護に対してどのように様々な解決をするかを示している。
【００３６】
図7において、配置は、図5と同様であり、類似の構成要素は、200増加させた同様の参照で示されている。加えて、特別の保護スイッチカード520が追加されている。前記ビットスプレッダー506は、データの流れの方向を示し、カードのうちのどれが故障を回復する必要があるかに従って任意のメインカード510を表しているデータを送信することができる。
【００３７】
例えば、スイッチカード510cが故障すると想定する。インターフェースカード504は前記故障及びスイッチカード510cからのデータが消失してしまったインターフェースカード502に逆戻りする信号を検出する。その時、インターフェースカード502は、各チャネルの全ての第3ビットであるカード510cに対するものと意図されたデータを保護スイッチカード520に送信する。インターフェースカード504は、前記故障したカード510cから受信したデータとして保護スイッチカード520から受信されるデータを処理することができ、問題の状態を回復させることができる。
【００３８】
前記故障は、前記保護カードそれ自体のデータパスを介するか、又は全ての前記カードを接続している共通の制御バス530を介して、インターフェースカード504によって信号が送られる。
【００３９】
このようにして、各々の前記スイッチカード510a-hと同様の容量である単一の付加的スイッチカードは、前記スイッチカード510の任意の1つの故障の際に提供することができる。
【００４０】
図7の配置は、インターフェースカード504が、故障が存在しているインターフェースカード502に逆戻りして信号を送らなければならないという不利な点を除けば、非常に優位性がある。それゆえ、故障したデータに対するデータが、前記保護カード520を介して別ルートで送られるまで、データが消失される期間がある。
【００４１】
故障の本質を考慮している前記インターフェースカードの間で任意の信号を送ることなく、データが復元され、保護が起動されるのに対して、本発明に従う図8の実施例は、図5及び7を参照して描写されるようなビット拡散を実行する。
【００４２】
これは、受信しているインターフェースカードが、前記送信元カードに逆戻りして信号を送ることなくオリジナルデータを再構成できる方法において、情報を搬送する前記保護カードを通ってデータを送信することによって成し遂げられる。
【００４３】
これは、排他的論理関数（“XOR”）を用いて達成される。表1は、2ビットXORの論理表を示す。
【００４４】
表1
2004537936.tif 000003
【００４５】
明瞭の目的で、図8は、2つのデータビットを有する単純化されたシステムである。これら2ビットは、2つのスイッチ610a、610bを介してインターフェースカード602、604に配置されるビットスプレッダー606、608を用いてビット拡散され、第3のビットによって保護されている。
【００４６】
ここで、前記ビットスプレッダーが、2つのデータビットから成るデータ入力A、Bを受信するXOR612を有する前記送信元インターフェースカードでXOR関数を備えているということが図8から理解される。前記XOR関数の出力は、保護スイッチカード614に提供され、宛先インターフェースカードビットスプレッダー608のXOR関数616に対する入力として切り替えられる。前記XOR関数は、前記入力として2つの切り替えられたビットの内のどちらかを選択できる前記宛先インターフェースカードにおける第1のセレクタ618からの前記出力を、その他の入力として備えている。
【００４７】
前記宛先インターフェースカード604は、通常、そのデータを前記2つのスイッチカードから受ける。しかしながら、これらのカードの内の1つに故障の生じた場合、前記残存するカードデータが、前記保護カードからのデータでXOR演算される。論理XOR関数の性質のために、前記XOR関数の出力は、故障したカードからのデータ入力である。これは、スイッチカード610aが故障し、カード610bからの前記データBビットが、前記保護スイッチカードデータビットとXOR演算される時、前記2つのXOR関数612、616の出力を考慮することによって理解され得る。これは、表2に示される。
【００４８】
表2
2004537936.tif 000004
【００４９】
このように、XOR出力B xor Pは、Aと同様であるということが理解できる。
【００５０】
表3は、カード610bが故障し、カード610aからの前記データAビットが前記保護スイッチ過度データビットとXOR演算される状況を示す。
【００５１】
表3
2004537936.tif 000005
【００５２】
ここで、XOR出力A XOR Pは前記データBビットと同様であることが理解できる。
【００５３】
このように、XOR関数は、前記損失データストリームを正確に復元できることが理解できる。その復元されるデータストリームは、ワーキングスイッチカード610a/b及び前記XOR出力から前記データを通過して第2のセレクタ620に進行し、必要なデータ出力を形成する。
【００５４】
単純化のために2ビットに関して述べてきたが、図8の実施例は、任意のビット数である例えば8ビットで動作し、スイッチカードが故障した所に前記スプレッドビットストリームの任意の1つの置換を可能にする。前記宛先スイッチカードから前記送信元スイッチカードに信号を送ることが必要とされず、データ上の任意の損失は最小限である。
【００５５】
要約すると、述べてきた本発明は、現存する技術を用いて高速スイッチレートを達成し得る多くのスイッチパスを介して伝送プロトコルにおいて反復性のある結果を形成しているビットを拡散することによって、フルアクセススイッチングが非常に高速な同期データシステムにおいて達成されることを可能にし、前記インターフェースカードの間で信号を送ることを必要とせずに保護を提供している。
【００５６】
上述した実施例に対する多くの変更が可能であって、本発明から出発することなく技術的に熟練者によって行われ得る。例えば、SDH以外の同期データ伝送プロトコルは、データが同じ長さの規則的なビットグループで伝送されるという条件で適合する。
【図面の簡単な説明】
【００５７】
【図１】100Gbpsのスイッチサブシステムの概略図である。
【図２】スイッチに対するインターフェースにおけるシリアルビットストリームが、どのようにグループ化されているかを示す。
【図３】ビット拡散スイッチの概略表現である。
【図４】スイッチカードにおけるビット拡散を示す。
【図５】インターフェースカードにけるビット拡散を示す。
【図６】図4の調整がどのようにスイッチカード保護を誘導するのに用いられなければならないかを示す。
【図７】1:Nのスイッチカード保護を示す。
【図８】本発明の前記1:Nのスイッチカード保護において用いられるXOR関数を示す。
【図１】
2004537936.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際公開パンフレット】
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2004537936.tif 000015
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2004537936.tif 000017
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2004537936.tif 000019
2004537936.tif 000020
2004537936.tif 000021
2004537936.tif 000022
2004537936.tif 000023
2004537936.tif 000024
2004537936.tif 000025
2004537936.tif 000026
2004537936.tif 000027
2004537936.tif 000028
2004537936.tif 000029
2004537936.tif 000030
2004537936.tif 000031
2004537936.tif 000032
2004537936.tif 000033
2004537936.tif 000034
2004537936.tif 000035
2004537936.tif 000036
2004537936.tif 000037
【国際調査報告】
2004537936.tif 000038
2004537936.tif 000039
2004537936.tif 000040