(57)【要約】マルチ電圧環境入力パッドは、シュミットトリガである。これは、レベルシフタ回路（Ａ）と、バッファ回路（Ｂ）とを備える。バッファ回路Ｂは、少なくとも２つの反対のタイプのトランジスタ（６、７）を備えるインバータと、これらに続く反対のタイプの二重の可制御分圧器（８、１０；４、５、９）とを備える。各可制御分圧器（８、１０；４、５、９）は、少なくとも２つの可制御分圧器入力と、１つの可制御分圧器出力とを備える。それぞれの可制御分圧器（８、１０；４、５、９）において、入力のうちの一方は、レベルシフタ回路（Ａ）の出力（１６）に接続され、入力のうちの他方は、インバータの出力（１４）に接続される。それぞれの可制御分圧器（８、１０；４、５、９）において、分圧器出力は、インバータの対応するタイプのトランジスタ（６、７）の電流入力接続に接続される。レベルシフタ回路（Ａ）は、直列パストランジスタ（２）と、これに並列して、トランジスタキャパシタ（１５）とを備える。更に、トランジスタキャパシタ（１８）が、インバータの出力と２つの可制御分圧器（８、１０；４、５、９）のうちの１つの出力との間に接続される。
2004531154.tif 000002
【特許請求の範囲】
【請求項１】
回路入力を有するマルチ電圧環境入力パッドであって、
レベルシフタ回路およびバッファ回路を備え、
前記レベルシフタ回路は、前記回路入力に接続されたレベルシフタ回路入力と、レベルシフタ回路出力と、を備え、
前記バッファ回路は、少なくとも２つの反対のタイプのトランジスタと前記レベルシフタ回路出力に接続された入力と、出力と、を備えるインバータと、それぞれ、少なくとも２つの可制御分圧器入力と、１つの可制御分圧器出力と、を有する、反対のタイプの二重の可制御分圧器と、を備え、
それぞれの前記可制御分圧器において、前記入力のうちの一方は前記レベルシフタ回路出力に接続され、前記入力のうちの他方は前記インバータ出力に接続され、
それぞれの前記可制御分圧器において、前記分圧器出力は、前記インバータの対応するタイプのトランジスタの電流入力接続に接続され、
入力パッド出力が、前記インバータ出力に接続されている、
ことを特徴とする入力パッド。
【請求項２】
前記レベルシフタ回路は、直列パストランジスタを備え、
トランジスタキャパシタが、前記直列パストランジスタに並列に接続されている、ことを特徴とする請求項１に記載の入力パッド。
【請求項３】
トランジスタキャパシタが、前記インバータの前記出力と２つの前記可制御分圧器のうちの１つの前記出力との間に接続されている、ことを特徴とする請求項１または請求項２に記載の入力パッド。
【請求項４】
２つの前記可制御分圧器のうちの１つは、Ｎ型極性であることを特徴とする請求項３に記載の入力パッド。
【請求項５】
弱いプルアップ素子が、前記レベルシフタ回路の前記出力に接続されていることを特徴とする請求項２、請求項３、または請求項４に記載の入力パッド。
【請求項６】
前記弱いプルアップ素子は、供給電圧と前記レベルシフタ回路の前記出力との間に接続されたプルアップトランジスタを備え、
前記プルアップトランジスタの制御入力が、前記インバータの前記出力に接続されている、ことを特徴とする請求項５に記載の入力パッド。
【請求項７】
ヒステリシスを有するマルチ電圧環境入力パッドであって、
レベルシフタ回路およびバッファ回路を有し、
前記レベルシフタ回路は、直列パストランジスタを備え、
前記バッファ回路は、前記入力パッドの上トリガポイント電圧および下トリガポイント電圧を定義し、
前記直列パストランジスタに並列に接続されたトランジスタキャパシタを有している、ことを特徴とする入力パッド。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシスを有するマルチ電圧環境入力パッドに関する。
【０００２】
本発明は、また、回路入力を有するマルチ電圧環境入力パッドに関する。
【背景技術】
【０００３】
マルチ電圧環境においては、外部電圧は、コア電圧と異なる場合がある。必要とされる外部信号のインターフェーシングは、主に信号認識およびノイズ低減の役割を持つ、レベルシフタ回路とバッファ回路とによって行われる。これらは共に、いわゆる入力パッドを形成する。外部信号ノイズは、ヒステリシス技術を適用することによって抑制され、この技術では、２つの電圧しきい値（トリガポイント）が使用される。２つのうち最も高い方を超えることにより、インターフェース回路の出力信号は１となり、２つのうち最も低い方を下回ることにより、出力信号は「０」になる。中間の電圧、すなわちノイズ耐性領域においては、出力信号は不変のままである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、入力パッドのノイズ耐性領域を増加することである。本発明の他の目的は、入力パッドの出力特性を改良することである。
【課題を解決するための手段】
【０００５】
本発明に係るヒステリシスを有するマルチ電圧環境入力パッドは、レベルシフタ回路およびバッファ回路によって特徴付けられ、レベルシフタ回路は、直列パストランジスタを備え、バッファ回路は、入力パッドの上トリガポイント電圧および下トリガポイント電圧を定義し、また、直列パストランジスタに並列に接続されたトランジスタキャパシタによって特徴付けられる。
【０００６】
回路入力を有するマルチ電圧環境入力パッドは、レベルシフタ回路およびバッファ回路によって特徴付けられ、レベルシフタ回路は、回路入力に接続されたレベルシフタ回路入力と、レベルシフタ回路出力と、を備え、バッファ回路は、少なくとも２つの反対極性のトランジスタと、レベルシフタ回路出力に接続された入力と、出力と、を有するインバータと、それぞれ、２つの可制御分圧器入力と、１つの可制御分圧器出力と、を有する、反対のタイプの二重の可制御分圧器と、を備え、それぞれの可制御分圧器において、入力のうちの一方はレベルシフタ回路出力に接続され、入力のうちの他方はインバータ出力に接続され、それぞれの可制御分圧器において、分圧器出力は、インバータの対応するタイプのトランジスタの電流入力接続に接続され、入力パッド出力が、インバータ出力に接続されている。
【０００７】
入力パッドは、ボンドパッドからの信号を、コア回路にインターフェースするために使用される。マルチ電圧環境においては、ボンドパッドの外部電圧と、コア回路に供給される電圧とは、異なる場合がある。外部電圧は、通常、内部コア電圧よりも高い。従って、外部信号レベルを、コア回路へ通す前に、正しい電圧レベルに変換する必要がある。このような電圧レベルの変換は、レベルシフタ回路によって行われる。
【０００８】
ボンドパッドに入る外部信号は、完全にクリーンな信号ではない。これは、いくらかのノイズパルスとリンギングを含む場合がある。ノイズのある信号がコアへ通ることを避け、クリーンな信号を達成するために、入力パッドに、上トリガポイントおよび下トリガポイント仕様が定められる。上トリガポイントは、入力パッドの出力電圧がハイになる入力電圧レベルであり、下トリガポイントは、入力パッドの出力がローになる入力電圧レベルである。入力パッドの出力がすでにハイである場合、入力信号が下トリガポイントを下方へ通過しない限り、出力は不変のままである。入力パッドの出力がすでにローである場合、入力信号が上トリガポイントを上方へ通過しない限り、出力は不変のままである。上および下トリガポイントの間の領域は、回路のノイズ耐性を定義する。上および下トリガポイントが互いに非常に近い場合、トリガポイントに近い入力信号のノイズパルスまたはリンギングにより、出力が変えられてしまう。ノイズのある環境では、ヒステリシスは高い値を持つことが求められ、入力パッドは、入力パッドの出力信号が供給される回路の仕様により設定された境界内で互いに可能な限り遠ざけられた、上および下トリガポイントを有する必要がある。
【０００９】
マルチ電圧環境で使用される、ヒステリシスを有する入力パッドの機能性は、２つの部分に分けることができる。第１部分は、外部電圧レベルをコア電圧レベルにインターフェースすることからなる。第２部分は、入力信号が上トリガポイントおよび下トリガポイントを通過する際に、入力信号をそれぞれ“１”または“０”として正しく認識することからなる。この必要条件は、入力信号にノイズがあり、明確な“１”または“０”の状態を持たない場合に、特に適用される。
【００１０】
機能性の第1部分は、直列パストランジスタを備えるレベルシフタ回路によって達成される。機能性の第２部分は、バッファ回路によって達成され、バッファ回路の上および下トリガポイントは、インバータのトランジスタのソース電圧を制御する可制御分圧器によって制御される。
【００１１】
本発明に係る入力パッドの好適な実施形態は、レベルシフタ回路が、直列パストランジスタを備え、トランジスタキャパシタが、直列パストランジスタに並列に接続されていることを特徴とする。
【００１２】
トンランジスタキャパシタは、トランジスタのドレイン、ソースおよびバルクを互いに接続して１つの端子を形成する一方、トランジスタのゲートによって他の端子を形成することにより形成される。これにより、レベルシフタ回路の入力における入力信号と、レベルシフタ回路の出力との結合（荷電結合）が実現される。これにより、レベルシフタ回路の入力におけるパルス電圧が、トランジスタキャパシタとバッファ回路の入力容量との間で分配される。トランジスタキャパシタは、入力パッドの高速化、および、レベルシフタ回路の入力に高電圧が現れた際の、レベルシフタ回路の出力の電圧増加、の２つの役割を果たす。これにより、高い許容入力信号の値、特に、入力パッドへの供給電圧よりも高い値を持つ入力信号を達成することが可能となる。なお、トランジスタキャパシタは、常にオンである直列パストランジスタの極めて低い抵抗でシャントされるため、トランジスタキャパシタを通じた電荷蓄積はない。
【００１３】
本発明に係る入力パッドの更なる実施形態は、トランジスタキャパシタが、インバータの出力と、２つの可制御分圧器のうちの１つの出力との間に接続されていることを特徴とする。
【００１４】
これにより、正帰還が導入され、入力パッドは、より高い周波数の、より高い入力信号の値を受け入れることができる。
【００１５】
本発明に係る入力パッドの更なる実施形態は、弱いプルアップ素子が、供給電圧とレベルシフタ回路の出力との間に接続されたプルアップトランジスタを備え、プルアップトランジスタの制御入力が、第１のインバータの出力に接続されていることを特徴とする。
【００１６】
これにより、入力信号がハイになって上トリガポイントを通過する際の、レベルシフタ回路の出力における弱いプルアップの発生が実現される。
【発明を実施するための最良の形態】
【００１７】
これより、添付の図面を参照して、本発明を更に説明する。
【００１８】
図１は、レベルシフタ回路Ａと、バッファ回路Ｂと、出力ステージＣと、を備える入力パッドを示している。レベルシフタ回路Ａは、入力１と、直列パストランジスタ２と、抵抗器３とを備える。抵抗器３は、外部供給電圧とトランジスタ２のゲートとの間に接続される。バッファ回路Ｂは、外部供給電圧と外部グランドとの間に直列に接続された５つのトランジスタ４、５、６、７、および８を備える。トランジスタ４、５、および６は、Ｐ型であり、トランジスタ７および８はＮ型である。トランジスタ４のゲートは、入力１に接続される。トランジスタ６および７のドレインは、Ｐ型トランジスタ９およびＮ型トランジスタ１０のゲートに接続される。トランジスタ９のソースは、トランジスタ５のドレインとトランジスタ６のソースとの間の接続に接続される。トランジスタ９のドレインは、外部グランドに接続される。トランジスタ１０のソースは、トランジスタ７のソースとトランジスタ８のドレインとの間の接続に接続される。トランジスタ１０のドレインは、外部供給電圧に接続される。
【００１９】
トランジスタ５、６、７、および８のゲートは、すべてトランジスタ２のソースに接続される。トランジスタ９および１０のゲートの間、ならびに、トランジスタ６および７のドレインの間の接合は、更に、インバータＣの入力に接続される。インバータＣは、トランジスタ１１および１２を備え、これらはコア供給電圧およびコアグランドの間に直列に接続される。トランジスタ１１および１２のゲートは、トランジスタ９および１０のゲートの間の接合に接続される。トランジスタ１１および１２のドレインの間の接続は、インバータの出力１３である。
【００２０】
レベルシフタ回路Ａにおいて、トランジスタ２はＮ型トランジスタであるため、入力１において低電圧を減衰なしに通過させる。高電圧が入力１に現れた場合、レベルシフタ回路Ａは、入力電圧、または、外部供給電圧からボディエフェクトによる電圧降下を引いたトランジスタ２を通るしきい値電圧降下を引いた電圧、のいずれかに等しい電圧を通過させる。これにより、外部供給電圧よりも高い入力１の高電圧が、上述の電圧にクランプされる。
【００２１】
入力１に高電圧が存在する、と仮定する。この場合、トランジスタ９および１０のゲートの間、ならびに、トランジスタ６および７のドレインの間の接合（以下、接合１４）は、ローとなる。これにより、トランジスタ９がオンとなり、トランジスタ１０がオフとなる。入力１における電圧が下降し始めた場合、トランジスタ４および５が最初にオンとなる。トランジスタ６のソースにおける電位は、トランジスタ４、５、および９の強さによって制御され、これらは可制御分圧器を形成する。接合１４がまだローなので、出力１３は、まだハイである。出力１３がローに変化するためには、入力１の入力電圧が、トランジスタ６のソースの電圧からトランジスタ６のしきい値電圧を引いた電圧よりも下降する必要がある。入力１における電圧が、前記電圧を、高い電圧から低い電圧へ通過すると、接合１４における電圧が上昇し、出力１３における電圧がローになる。従って、前記入力電圧は、下トリガポイント電圧である。その結果、トランジスタ６のソースにおける電圧を制御することによって、出力１３における入力パッドの状態がハイからローへ変化する電圧レベルを、制御することができる。
【００２２】
同様に、入力１がローだと仮定する。この場合、接合１４はハイとなる。その結果、トランジスタ１０はオンとなり、トランジスタ９はオフとなる。ここで、入力１における電圧が上昇し始めた場合、ソースがグランドされているトランジスタ８が、最初にオンとなる。トランジスタ７のソースにおける電位は、トランジスタ８および１０の強さによって制御され、これらは共に可制御分圧器を形成している。ここで、出力１３がハイに変わるためには、入力１における入力電圧は、トランジスタ７のソースにおける電圧にトンランジスタ７のしきい値電圧を足した電圧より高く上昇しなければならない。入力１における電圧が、前記電圧より下から前記電圧の上へ上昇すると直ちに、出力１３がローからハイへ変化する。従って、入力１における前記電圧は、上トリガポイント電圧である。その結果、トランジスタ７のソースにおける電圧を制御することによって、出力１３において入力パッドの状態がローからハイへ変化する電圧レベルを、制御することができる。
【００２３】
外部供給電圧が３．３Ｖの基準状態においては、内部供給電圧は１．８Ｖであり、温度は２５℃であり、入力スルーレートは１ｎｓであり、上トリガポイント電圧は約１．７Ｖであり、下トリガポイント電圧は約１．０Ｖであり、ヒステリシスは約０．７Ｖである。上昇および下降遅延時間は、それぞれ約１．４ｎｓおよび１．１ｎｓであり、入力パッドの最大動作周波数は、約１２８Ｍ／ｚである。
【００２４】
トランジスタ１０の長さ対幅の比率を変えることにより、上トリガポイント電圧を、ある程度まで制御できる。しかしながら、上トリガポイント電圧が、およそ２．０Ｖの高い値に変えられると、入力パッドはもはや完璧に動作しなくなる。これは、レベルシフタ回路Ａが、高電圧を上トリガポイント電圧のレベルに通過させることができないためである。また、入力パッドの上昇および下降遅延も、完全な非対称として現れる。
【００２５】
図２は、図１に示される入力パッドの改良を示している。図２および図１における同一の要素は、同一の参照符号で識別し、ここでは説明しないものとする。
【００２６】
トランジスタキャパシタ１５が、入力１と接合１６との間に接続されている。接合１６は、レベルシフタ回路出力である。トランジスタキャパシタ１５は、ドレイン、ソースおよびバルクを互いに接続して１つの端子を形成する一方、ゲートによって他の端子を形成することにより形成される。トランジスタキャパシタ１５は、Ｐ型トランジスタを用いて形成されているため、バルクは、単にこれを配置するＮウェルである。更に、トランジスタ１７は、外部供給電圧と接合１６の間に接続され、トランジスタ１７のゲートは、接合１４に接続される。
【００２７】
トランジスタキャパシタ１５は、入力１の電圧を、レベルシフタ回路Ａの出力１６に結合する。入力１に存在するパルス電圧は、レベルシフタ回路の出力１６に、完全には結合されず、トランジスタキャパシタ１５とバッファ回路Ｂの入力容量との間で分配される。このように、入力１における入力電圧が５Ｖに上昇した場合でも、レベルシフタ回路Ａの出力に存在する出力電圧は、接合１６において２．９Ｖを超えず、最終的に、トランジスタ１７を通じて３．３Ｖとなる。これは、バッファ回路Ｂのトランジスタのストレスを回避する。
【００２８】
トランジスタキャパシタ１５は、２つの役割を果たすことが発見されている。第１に、入力パッドの高速化である。第２に、入力１に高電圧が現れた際に、レベルシフタ回路の出力における電圧を増加させる。その結果、より高い上トリガポイント電圧の値を達成することが可能となる。なお、トランジスタキャパシタ１５は、常にオンである直列パストランジスタ２の極度に低い抵抗で分路されるため、電荷蓄積を起こさない。
【００２９】
トランジスタ１７は、入力パッドの動作の信頼性を向上させる。
【００３０】
なお、更に、入力１に高パルスが現れると、この高パルスの一部は、トランジスタキャパシタ１５を通してバッファ回路Ｂに結合される。この電圧が、外部供給電圧ＶＤＤＥからトランジスタ５のしきい値電圧を引いた電圧より高い場合、トランジスタ２がオフになり、接合１６をフローティングにする可能性がある。しかしながら、この時点で接合１６がフローティングしても、まったく問題はない。その理由は、入力パッドは、すでに出力１３における高電圧への変換を行っており、入力１における電圧が下トリガポイント電圧を下回らない限り、この出力１３における状態を変えないからである。なお、接合１６は、入力１または接合１６のいずれか一方が、ＶＤＤＥの値からトランジスタ５のしきい値電圧を引いた値を下回るとすぐに、それ以上フローティングしなくなる。
【００３１】
いずれの接合のフローティングも避けるために、トランジスタ１７を、接合１６がフローティングしないような方法で接続する。トランジスタ１７は、入力１における入力電圧がハイになり、上トリガポイント電圧を通過すると、レベルシフタ回路Ａの出力において弱いプルアップとして機能する。
【００３２】
図２による回路においては、上トリガポイント電圧は、約２．２Ｖであり、下トリガポイント電圧は約１Ｖである。ヒステリシスは、約１．２Ｖである。上昇および下降遅延は、それぞれ約１．４ｎｓおよび１．２ｎｓである。図２に示される入力パッドの入力スルーが０．５ｎｓから１．５ｎｓに変化すると、上昇および下降遅延は、それぞれ１．５ｎｓから４．３ｎｓおよび１．１ｎｓから３．４ｎｓに変化する。各入力スルーに対し、上昇および下降遅延は近くなっているが、向上させることは可能である。遅延は、トランジスタキャパシタ１５の値が増加すると、互いに近くなる。しかしながら、トランジスタキャパシタの容量を増加させるには、より大きな空間がレイアウトに必要となる。更に、トランジスタキャパシタ１５の値を増加させると、外部供給電圧ＶＤＤＥよりも高い高電圧パルスが入力１に供給される際に、バッファ回路Ｂのトランジスタのストレスを増大させる。図２に示される入力パッドの最大動作周波数は、約２０８ＭＨｚであり、これは、図１に示される入力パッドに対する大幅な改良である。
【００３３】
図３は、図１に示された入力パッドを改良するための他の方法を示している。図３においても、図１と同一の要素は、同一の参照符号で識別される。図３に示される入力パッドは、トランジスタキャパシタ１８が接合１４とトランジスタ１０のソースとの間に接続されているという点で、図１に示される入力パッドと異なっている。
【００３４】
トランジスタキャパシタ１８の追加は、図２に示される入力パッドにおけるトランジスタキャパシタ１５の追加と同じ効果を有する。
【００３５】
入力１における入力信号がハイになると、トランジスタ８がオンになり、トランジスタ８のドレインがローになる。トランジスタ８のドレインにおけるこの下降は、トランジスタキャパシタ１８を通して、トランジスタ１０のゲートに結合される。これは、トランジスタ１０を通したドライブを減少させ、これにより、トランジスタ８のドレインを更に下降させる。これにより、正帰還が実現される。トランジスタキャパシタ１８が存在しなかった場合に、接合１６における電圧が十分に高くなかったとしても、正帰還によって入力パッドは状態を変化させる。
【００３６】
基準状態下では、上トリガポイント電圧は約２Ｖであり、下トリガポイント電圧は約１Ｖであり、ヒステリシスは約１．２Ｖである。上昇および下降遅延は、両方とも１．４ｎｓである。入力スルーの０．５ｎｓから４．０ｎｓへの変化に対し、上昇および下降遅延は、それぞれ、１．３５ｎｓから１．４３ｎｓおよび１．３１ｎｓから２．０１ｎｓに変化する。１０ｎｓおよび１５ｎｓの、より大きな入力スルーの値に対しては、上昇および下降遅延は、大きく逸脱する。
【００３７】
出力の上昇および下降遅延の対称性は、図２に示される入力パッドの対称性よりも良好である。しかしながら、最大動作周波数は若干低く、合計で１８７ＭＨｚとなる。より大きな入力スルーの値におけるより大きな下降遅延は、これ以上、トランジスタキャパシタ１８の値を増加させることによって減少させることはできない。この遅延を減少させるには、トランジスタ７および８の幅を増加させなければならないが、このような増加は、遅延時間の非対称性を引き起こす。
【００３８】
図４は、入力パッドの更なる実施形態を示しており、基本的に、図２および図３に示される入力パッドに用いられる手段を結合して、図１に示される入力パッドを改良している。図１、図２、および図３における同一の要素は、同一の参照符号で識別し、ここでは詳細に説明しないものとする。トランジスタキャパシタ１５が、入力１と接合１６との間に接続され、トランジスタキャパシタ１８が、接合１４とトランジスタ１０のソースとの間に接続され、トランジスタ１７が、外部供給電圧ＶＤＤＥと接合１６との間に接続され、トランジスタ１７のゲートが、接合１４に接続されている。
【００３９】
図１に示される入力パッドにおいて、トランジスタキャパシタ１５および１８を組み合わせることにより、すべての考えられるプロセス、電圧および温度条件、ならびに異なる入力スルーレートにおいて、上昇および下降遅延が極めて対称的になる。トランジスタキャパシタ１５およびトランジスタキャパシタ１８の両方を適用することにより、これらのトランジスタキャパシタの個々の値を、図２および図３に示される入力パッドにおけるこれらの値に対し、それぞれほぼ５０％減少できる。更なる利点として、キャパシタ１５の容量値の減少により、バッファ回路Ｂのトランジスタにおけるストレスの発生を防止する。
【００４０】
図４に示される入力パッドの上トリガポイント電圧は約２．２Ｖであり、下トリガポイントは約１Ｖであり、ヒステリシスは約１．２Ｖである。基準状態下では、上昇および下降遅延は、１．２７ｎｓおよび１．３６ｎｓである。入力スルーレートの０．５ｎｓから１５ｎｓへの変化に対し、上昇および下降遅延は、それぞれ、１．２３ｎｓから３．５７ｎｓおよび１．２８ｎｓから３．７１ｎｓに変化する。更に、図４に示される入力パッドの最大動作周波数は、約２２６ＭＨｚである。
【００４１】
上述の本発明の説明後、さまざまな修正および改良が、当業者に対し明白となるであろう。すべてのそのような修正および改良は、本発明の範囲内であると考えられる。
【図面の簡単な説明】
【００４２】
【図１】図１は、レベルシフタ回路とバッファ回路とを有する入力パッドを示す図である。
【図２】図２は、直列パストランジスタに並列するトンランジスタキャパシタとプルアップトランジスタとを有する入力パッドを示す図である。
【図３】図３は、インバータの出力と可制御分圧器の出力との間に接続されたトランジスタキャパシタを備える入力パッドを示す図である。
【図４】図４は、直列パストランジスタに並列に接続されたトランジスタキャパシタと、インバータの出力と可制御分圧器の出力との間に接続されたトランジスタキャパシタと、プルアップトランジスタとを有する入力パッドを示す図である。
【国際公開パンフレット】
2004531154.tif 000003
2004531154.tif 000004
2004531154.tif 000005
2004531154.tif 000006
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2004531154.tif 000011
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2004531154.tif 000014
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2004531154.tif 000017
【国際調査報告】
2004531154.tif 000018
2004531154.tif 000019
2004531154.tif 000020