(57)【要約】高い柔軟性とコンパクトな構造を保証するために、ヒステリシスプロセスに基づいて動作するメモリデバイス（１）において、メモリキャパシタ（１０）の状態、従って、格納された情報の状態を検出するように、既存のプレート線デバイスを形成することが提示される。メモリキャパシタ（１０）は、第１の電極（１１）および第２の電極（１２）、第１の電極と接続された第１の端子（１３）および該第２の電極と接続された第２の端子（１４）、ならびに電極（１１、１２）間に提供された、影響媒体（１６）を有する影響領域（１５）を備える。【選択図】図１
2004516646.tif 000002
【特許請求の範囲】
【請求項１】
情報を格納するために、ヒステリシスプロセスに基づいて設計され、かつそのために、第１の電極（１１）および第２の電極（１２）、該第１の電極と接続された第１の端子（１３）および該第２の電極と接続された第２の端子（１４）、ならびに該電極（１１、１２）間に提供された、影響媒体（１６）を有する影響領域（１５）を備える、少なくとも１つのキャパシタデバイス（１０）と、
該情報を読み出しおよび変更するための該キャパシタデバイス（１０）にアクセスするために設計され、かつそのために、該キャパシタデバイス（１０）と接続可能に形成される、少なくとも１つのトランジスタデバイス（２０）と、
自由な端子（１３）を介して、該キャパシタデバイス（１０）と導通するように接続可能であり、読み出し増幅器（５１）を有する該キャパシタデバイス（１０）の電磁状態をセンシングするように形成されて、該キャパシタデバイスに格納された情報にアクセスする、少なくとも１つのプレート線デバイス（５０）とを有するメモリデバイスであって、
該キャパシタデバイス（１０）の該第２の電極（１２）およびビット線デバイス（３０）は、好適には金属の、同じ材料を含み、かつ半導体基板（６０）の同じ垂直層領域において形成されることを特徴とする、メモリデバイス。
【請求項２】
実質的に、ＦｅＲＡＭセルおよびＭＲＡＭセル等として形成される、請求項１に記載のメモリデバイス。
【請求項３】
前記トランジスタデバイス（２０）は、電界効果トランジスタとして形成され、かつソース領域（Ｓ）、ドレイン領域（Ｄ）およびゲート領域（Ｇ）を備え、該ソース領域は、提供された第１の端子領域（２５）の第１の端末、該ドレイン領域は、提供された第２の端子領域（２６）の第１の端末、および該ゲート領域は、提供された第３の端子領域（２７）の第１の端末と、それぞれ導通するように接続可能に形成され、ここで、該第１の端子領域（２５）の該第２の端末は、該キャパシタデバイス（１０）の該第２の端子（１４）と接続可能に形成されることを特徴とする、請求項１または２に記載のメモリデバイス。
【請求項４】
前記第３の端子領域（２７）を介して、前記トランジスタデバイス（２０）の前記ドレイン領域（Ｄ）と導通するように接続可能であり、かつ特に、動作の際に、複数のさらなるメモリデバイス（１）と接触接続されるか、または接触接続されているように形成される、ビット線デバイス（３０）が提供されることを特徴とする、請求項３に記載のメモリデバイス。
【請求項５】
前記第２の端子領域（２６）を介して、トランジスタデバイス（２０）の前記ゲート領域（Ｇ）と導通するように接続可能であり、かつ特に、動作の際に、複数のさらなるメモリデバイス（１）と接触接続されるか、または接触接続されているように形成されるワード線デバイス（４０）が提供されることを特徴とする、請求項１〜４のいずれか１つに記載のメモリデバイス。
【請求項６】
影響媒体（１６）として、強誘電性媒体、特に、ＳＢＴおよびＳｒＢｉ２Ｔａ２Ｏ９等が提供されることを特徴とする、請求項１〜５のいずれか１つに記載のメモリデバイス。
【請求項７】
前記メモリデバイス（１）は、半導体基板（６０）等の中および／または上の集積回路の少なくとも部分として形成されることと、および／または、前記キャパシタデバイス（１０）は、実質的に、垂直に構成された層構造として形成されることとを特徴とする、請求項１〜６のいずれか１つに記載のメモリデバイス。
【請求項８】
前記プレート線デバイス（５０）は、実質的に、前記半導体基板（６０）上の表面層領域に形成されることを特徴とする、請求項１〜７のいずれか１つに記載のメモリデバイス。
【請求項９】
前記キャパシタデバイス（１０）の前記第１の電極（１１）は、前記プレート線デバイス（５０）の領域において、および／または該領域の一部として形成されることを特徴とする、請求項１〜８のいずれか１つに記載のメモリデバイス。
【請求項１０】
請求項１〜９のいずれか１つに記載のメモリデバイスを動作させる方法であって、
読み出しの際にメモリデバイス（１）に提供されたワード線デバイス（４０）および／または該読み出されるべきメモリデバイス（１）を活性化するためのビット線デバイス（３０）が、実質的に、該読み出しが開始する直前に、比較的低い電位値から比較的高い電位に増加され、および、実質的に、該読み出しが終了する直後に、比較的高い電位値から比較的低い電位値に低減されることを特徴とする、方法。
【請求項１１】
ワード線デバイス（４０）および／またはビット線デバイス（３０）が、実質的に、パルスの形態で、０電位から対応する活性電位に増加されることと、
特に、ワード線電位が、ビット線電位の前には高く、および該ビット線電位の後では再び低減されることとを特徴とする、請求項１〜９のいずれか１つに記載のメモリデバイスを動作させる方法。
【発明の詳細な説明】
【０００１】
本発明は、請求請１の前提部に記載のメモリデバイス、および請求請１０に記載のメモリデバイスを動作させる方法に関する。
【０００２】
最近のメモリ技術の開発において、有効なメモリモジュールを設計し、さらに格安で開発し、かつ市場に出回り得るように、異なった、部分的に、さしあたり矛盾する種々の境界条件が同時に満たされなければならない。これらの基本的な要求は、それぞれのメモリモジュールまたは個々のメモリセルが基づく半導体基板に実現されるべきレイアウトの幾何学的広がり、スイッチング速度、および複雑性に該当する。
【０００３】
メモリセルは、メモリデバイス内で、通常、マトリックス形態で構成され、割り当てられた行線またはワード線を介して、および割り当てられた列線またはビット線を介して同時に応答することによって活性化されて、読み出しおよび／または書き込みされる。活性化に対応して、その後、例えば、情報を格納するように形成されたキャパシタ等にアクセスされる。従来のアクセスは、実質的に、キャパシタと接続可能であるか、または接続されているトランジスタを介して行われ、しかも、これは、活性化された後、キャパシタ上の読み出されるべき、かつ情報を搬送する信号が、列線またはビット線における対応する読み出し増幅器を介して検出され、対応して増幅されて、その後、増幅されたデータ信号として取り出し可能な状態で転送され得ることによって行われる。
【０００４】
メモリメカニズムに対するさらなる要求、特に、メモリ管理を簡略化するという目的、および動作電圧に依存せずにメモリ内容を維持するという希望が、いわゆる不揮発性メモリ技術を駆り立ててきた。この技術は、例えば、実質的に、メモリ素子またはメモリキャパシタ内のヒステリシスプロセスまたはヒステリシス効果に基づく。これらの局面は、例えば、例えば、ＦｅＲＡＭセル、ＭＲＡＭなどの開発に表れている。
【０００５】
不揮発性タイプ、特に、ＦｅＲＡＭセル等のメモリセルは、通常、列線またはビット線と、プレート線、「プレート」またはプラッテ線（Ｐｌａｔｔｅｎｌｅｉｔｕｎｇ）とも呼ばれる、さらなる充電線（Ｌａｄｅｌｅｉｔｕｎｇ）との間に接続される。プレート線は、通常、プレート線を所与の電位に保持するために用いられる駆動回路と接続される。メモリデバイスの従来の動作において、メモリデバイスの列線またはビット線、および充電線またはプレート線は、それぞれ１つの活性および不活性動作モード、またはこのような状態を有する。例えば、メモリセルの内容が読み出される等の活性動作モードの場合、対応する列線またはビット線は、読み出し増幅器と接続される。その際、プレート線または充電線は所与の電位にある。不活性動作モードの場合、対応する列線またはビット線、およびそれぞれの充電線は、通常、特に、例えば、妨害等による、メモリ内容の意図されない変更が回避されるように、共通の供給電位の端子と接続される。
【０００６】
しかしながら、このような進歩にもかかわらず、さらに、半導体基板における個々のメモリセルをさらに高集積化、およびスイッチング時間を短縮するという必要が生じる。同時に、この構想を実現するために、メモリセル全体における個々のメモリセルのそれぞれの配線のレイアウトは、全体として、特に小さい必要面積で形成される必要がある。
【０００７】
本発明は、メモリ内容に関して確実に応答可能であるが、特に面積節約型のレイアウトを可能にするメモリデバイスを提供するという課題に基づく。
【０００８】
本課題は、デバイスに関しては、請求項１に記載の特徴付ける特徴を有する、本発明による、導入部で述べたタイプのメモリデバイスの場合に、および方法に関しては、請求項１０に記載の方法によって解決される。従属請求項は、有利なさらなる実施形態に関する。
【０００９】
デバイスに関する解決策は、プレート線デバイスが、特に、電磁および／または強誘電状態のキャパシタデバイスを読み出しまたはセンシングするために形成されて、そこに格納された情報にアクセスすることである。
【００１０】
電磁および／または強誘電状態は、特に、帯電状態（Ｌａｄｕｎｇｓｚｕｓｔａｎｄ）または分極状態（ｐｏｌａｒｉｓａｔｉｏｎｓｚｕｓｔａｎｄ）と解釈され得る。しかしながら、特定の磁気特性または大きさと関連する状態もまた考えられ得る。
【００１１】
従って、本発明の根底にある考え方は、従来のメモリデバイスと比較して、ヒステリシスプロセスまたはヒステリシス効果に基づいて、キャパシタデバイスをセンシングまたは読み出しする、既存のプレート線デバイスが利用され得るように設計および形成することである。キャパシタデバイスのセンシングまたは読み出しは、キャパシタデバイスのそれぞれの電磁および／または強誘電状態の検出を介して行われる。従って、全体として、プレート線デバイスは、キャパシタデバイス内に格納された情報にアクセスするために設計され、これは、読み出しおよび／または書き込み方式である。
【００１２】
メモリ内容のセンシングまたは読み出しのためにプレート線デバイスを形成することによって、従来のメモリデバイスにおいてそのために提供されていた列線またはビット線が省略される。従って、ビット線には、この課題がもはや当てはまらないので、場合によっては、メモリモジュール全体に関するビット線のレイアウトおよび設計についてより高い柔軟性が得られ、同時に、他のビット線およびワード線に関する構成が行われることが明らかである。従って、センシングまたは読み出しのためにプレート線を用いることによって、本発明によるメモリデバイスは、従来技術よりも高い柔軟性を提供する。この場合、短いスイッチング時間、およびメモリ内容の不揮発性は、印加される動作電圧に関係無く保持される。柔軟性の向上により、本発明によるメモリデバイスは、従来技術よりもさらに微細化され、かつ集積度が高いと考えられ得る。
【００１３】
上記および以下において、不揮発性または残留ヒステリシスプロセスまたはヒステリシス効果とは、好適には、電磁および／または強誘電プロセスまたは効果と理解されるべきである。このプロセスまたは効果は、格納情報を格納するメモリデバイスの領域内で行われるか、または、存在し、かつ電気および／または磁気特性または大きさに関する。さらに、このプロセスまたは効果によって、複数の、好適には２つの、互いに区別され得る物理的状態が生成され得る。この状態は、メモリデバイスの外部動作電圧がオフにされた後でも保持された状態である、特定の情報内容に割り当てられる。この状態は、好適には、実質的に、明示的および活性的変更によってのみ変更可能であり得る。
【００１４】
プレート線デバイスによってキャパシタデバイスのセンシングを保証し、かつ信頼できる構成にするために、本発明によるメモリデバイスの好適な実施形態により、プレート線デバイスが、取り出された信号を検出可能にし、かつ増幅可能にするために用いられる読み出し増幅デバイスと接続されるか、または接続できるように形成される。
【００１５】
メモリデバイスは、それぞれ、実質的に、特に基本的なＦｅＲＡＭセル、ＭＲＡＭセル等として構成され得る。
【００１６】
ＦｅＲＡＭセルの場合、不揮発性ヒステリシスプロセスは、キャパシタデバイスの電極間に不揮発性分極を形成することである。
【００１７】
これに対応して、ＭＲＡＭセルの場合、不揮発性ヒステリシスプロセスによって、磁化状態等が適切に変更される。従って、この場合、キャパシタデバイスの代わりに、対応する磁界および／または磁化状態が直接的または間接的に生成可能および／またはセンシング可能にするために用いられる電磁デバイスまたは対応するメモリ素子を用いることが考えられる。
【００１８】
本発明によるメモリデバイスの好適な実施形態によると、キャパシタデバイスは、少なくとも１つの第１の電極および第２の電極、第１の電極と接続された第１の端子および第２の電極と接続された第２の端子、ならびに電極間に提供された影響媒体を有する影響領域を備える。この場合、影響領域とは、情報を伝送および読み出すために、特に、電磁的影響が及ぼされる空間的領域と理解される。影響が及ぼされるために、この影響領域または作用領域に含まれる媒体、すなわち作用媒体の対応する電気および／または磁気特性または大きさにも同様に、影響が及ぼされる。ＦｅＲＡＭセルの場合、例えば、強誘電性誘電体であり、この強誘電性誘電体の分極状態は、特に、電磁的影響に基づいて変更および／または読み出しされ得る。
【００１９】
この構成は、メモリ媒体として提供される影響媒体の、電磁、特に、強誘電状態へのアクセスを可能にする。格納されるべき情報は、影響媒体のこの状態によって表され、かつ例えば、キャパシタデバイスの両方の電極を介して読み出し可能および／または変更可能である。
【００２０】
有利にも、トランジスタデバイスは、電界効果トランジスタとして形成され、ソース領域、ドレイン領域およびゲート領域を有する。これらの領域は、それぞれ、同様に提供された第１の端子領域、第２の端子領域および第３の端子領域の第１の端末と導通するように接続可能である。第１の端子領域の第２の端末は、キャパシタデバイスの第２の端子と接続可能に形成される。この構成によって、キャパシタデバイスへのトランジスタデバイスのアクセスが実現される。
【００２１】
さらなる実施形態によると、ビット線デバイスが提供される。これらのビット線デバイスは、第３の端子領域を介して、トランジスタデバイスのドレイン領域と導通するように接続可能である。好適には、このビット線デバイスは、動作の際に、複数のさらなるメモリデバイスと接触接続されるように形成される。
【００２２】
さらに、ワード線デバイスが提供される。このワード線デバイスは、第２の端子領域を介してトランジスタデバイスのゲート領域と導通するように接続され得る。ワード線デバイスもまた、特に、動作の際に、複数のメモリデバイスと接触接続されるように形成される。
【００２３】
本発明によるメモリデバイスのさらなる実施形態によると、影響媒体は、特に、ＳＢＴ、ＳｒＢｉ２Ｔａ２Ｏ９等を含む強誘電媒体として形成される。強誘電媒体は、いわゆるＦｅＲＡＭセルが構成される際に利用され得る、特に有利なヒステリシス特性を有する。ＭＲＡＭの場合、軟磁性作用媒体は、対応して、特に、硬磁性領域と組み合わせられると有利である。
【００２４】
多数のメモリデバイスを高集積化するために、メモリデバイスが、半導体基板などにおける集積回路の少なくとも部分として形成されることは有利である。
【００２５】
従って、この場合、キャパシタデバイスが、実質的に、垂直に構成された層構造として、特に、半導体基板上に形成されることが望ましい。
【００２６】
複数のメモリデバイスを有するメモリモジュールのレイアウトおよび設計に応じて、極めて小さい空間において、可能な限り高いメモリデバイスの実装密度を得るために、平面／垂直のキャパシタデバイスおよび／またはトランジスタデバイスを互いに組み合わせるか、または多少強い形態で、厳密な平面性または垂直性からはずれることは有効である。
【００２７】
さらに有利なのは、キャパシタデバイスの第２の電極およびビット線デバイスが、実質的に、同じ、好適には、金属の材料を含むことである。この場合、さらに好適なのは、キャパシタデバイスの第２の電極およびビット線デバイスが、半導体基板における、実質的に、同一の垂直の層領域に形成されることである。
【００２８】
これは、本発明による複数のメモリデバイスを含むメモリモジュールの層状の構造において、これまでの製作プロセスが、根本的には変更される必要がないという利点をもたらす。
【００２９】
多くの場合、いわゆる下部電極またはボトム電極として形成される、ＦｅＲＡＭセルのキャパシタデバイスの第２の電極は、金属、好適には、プラチナを含み、特定の製作工程の枠内で、半導体基板上に設けられる。記載された実施形態により、第２のまたはボトム電極の付与と同時に、いわゆるビット線デバイスまたはビット線もまた、同じ製作工程で半導体基板上で実行されることが可能であり、ここで、同一の材料の使用は、製作技術上の利点をもたらし、かつ電気化学的問題の回避を支援する。従って、ビット線のためにメタライゼーション層を追加および／または削除（ａｂｗｅｉｃｈｅｎｄ）することは必要とされない。
【００３０】
さらなる実施形態により、プレート線デバイスまたはプレートデバイスが、実質的に、半導体基板上の表面層領域に形成される場合、本発明によるメモリデバイスは、製作技術上、特に有利である。ここで、表面層領域は、例えば、層構造において、実質的に一番上に設けられる層と理解される。
【００３１】
メモリモジュールにおける本発明による複数のメモリデバイスを含む構成のレイアウトおよび設計の柔軟性に関して、表面領域におけるプレート線の構成は、さらに、通常提供されるビット線およびワード線をほぐし、かつ等化することを可能にする。さらに、既存の回路レイアウトが、特に単純な態様でとり入れられ得、ここで、その後、プレート線デバイスが後に続くパターニング工程において、実績のあるレイアウト上にいわば載せられ得る。
【００３２】
特に有利なのは、どのみち形成されるべきキャパシタデバイスの第１の電極が、プレート線デバイスの領域において、および、特に、その領域の部分として形成されるような実施形態である。従って、プレート線用のメタライゼーション層を設ける際に、同時に、ＦｅＲＡＭセルのキャパシタデバイス用の対応する電極またはキャパシタプレートもまた作製される。
【００３３】
方法に関して、本発明による解決策は、メモリデバイス、特に、本発明によるメモリデバイスを動作させる方法において、メモリデバイスの情報がメモリデバイス内に提供されたプレート線デバイスを介して読み出され、このデバイスは、特に、動作の際に、メモリセルのキャパシタデバイスの第１の電極と接続される。この手順によって、まさに、通常、メモリ内容の読み出しと関連するビット線デバイスは、この課題を免除され、その結果、レイアウトおよび、さらにメモリ管理の柔軟性がより高くなり、かつ小型化される。
【００３４】
メモリデバイスを動作させる本方法は、本方法の好適な実施形態により、読み出し工程において、読み出されるべきメモリデバイスを活性化するために、ワード線デバイスおよび／またはビット線デバイスが、実質的に、読み出しを開始する直前に、相対的に低い電位値から相対的に高い電位値に上昇され、および、実質的に、読み出しの直後に、相対的に高い電位値から相対的に低い電位値に低減される場合、特に有利に形成される。
【００３５】
有利にも、ワード線、および特にビット線は、実質的に、パルスの形態でゼロ電位から、対応する活性化電位に上昇され、ここで、好適には、ワード線電位が、ビット線電位の前で高く、およびビット線電位の後で再び低減される。
【００３６】
ビット線電位を用いる対応するメモリデバイスの活性化は、ここで、初めて、有利にも、まさに本発明によるメモリデバイスに関して適用され得る。これは、ビット線パルスによって、全体として、従来のメモリデバイスの場合よりも高い信号レベルが達成され得、しかも時間の損失がないためである。この場合、パルスエッジの上昇の時間定数τは、τ＝Ｒ×Ｃと決定される。ここで、Ｃは、線を介して応答されるセルアレイ、すなわち、並列接続された個々のセルキャパシタンスとビット線の線キャパシタンス（Ｌｅｉｔｕｎｇｓｋａｐａｚｉｔａｅｔ）、およびＲは、キャパシタンスに接続するビット線のオーム抵抗を意味する。従来のビット線を有する従来のセルのレイアウトにおいて、対応するオーム抵抗は比較的高い。しかしながら、本発明によるメモリデバイスの場合、上述のように、ビット線は、ボトム電極または下部キャパシタ電極と同じ垂直の層領域に形成される。好適には、これらは、低オームの金属材料、特に、プラチナを含む。その結果、ビット線デバイスのオーム抵抗Ｒは、劇的に低減され得、従って、小さい時定数τが求められる。これは、最初、ビット線上でのパルス動作を可能にする。
【００３７】
次に、本発明は、好適な例示的実施形態に基づいて、模式図を用いてさらに説明される。
【００３８】
図１は、本発明によるメモリデバイス１の実施形態の回路構成を示す。
【００３９】
メモリデバイス１は、いわゆるＦｅＲＡＭとして形成される。このデバイスは、第１の電極１１および第２の電極１２を有するメモリキャパシタ１０を備える。これらの電極の間に、影響領域１５が形成され、この影響領域は、それ自体、影響媒体１６で充填される。
【００４０】
さらに、メモリデバイス１は、ソース領域Ｓ、ドレイン領域Ｄおよびゲート領域Ｇを有するアクセストランジスタ２０として電界効果トランジスタを備える。第１の端子領域２５上に、アクセストランジスタ２０のソース領域Ｓが、メモリキャパシタ１０の第２の端子１４、特に、その第２の電極１２、下部電極と接続される。
【００４１】
メモリデバイス１にアクセスするために、列線またはビット線３０、および行線またはワード線４０が提供される。ビット線３０は、第３の端子２７を介してアクセストランジスタ２０のドレイン領域Ｄと接続される。ワード線４０は、第２の端子領域２６を介してアクセストランジスタ２０のゲート領域Ｇと接続される。
【００４２】
影響領域１５における影響媒体１６の電磁、特に、強誘電状態によって表されるメモリ内容にアクセスするために、本発明により、プレート線５０が読み出し増幅器デバイス５１（ＳＡ、センス増幅器）と接続され、この増幅器デバイスによって、取り出された信号が同定され、転送するために増幅される。プレート線５０は、メモリキャパシタ１０の第１の端子１３を介してそのキャパシタの第１の電極１１、すなわち上部電極と接続される。
【００４３】
図２は、複数、すなわち４つの、本発明により接続された、同じ構造を有するメモリデバイスＩ〜ＩＶを備えたセルアレイ１００の構成の、模式的回路図の形態で示す。本発明による接続されたメモリセルＩ〜ＩＶの各々は、ＦｅＲＡＭとしてメモリキャパシタ１０１、．．．、１０４を有する。このセルの各々に、アクセストランジスタ２０１、．．．、２０４を用いてそれぞれアクセスされる。アクセストランジスタ２０１、．．．、２０４は、ワード線４０１および４０２、ならびにビット線３０１および３０２を介して応答かつ活性化される。メモリキャパシタ２０１、．．．、２０４は、それぞれ１つの端子によってプレート線５０１または５０２と接続され、その別の電極によってそれぞれのアクセストランジスタ２０１、．．．、２０３と接続される。プレート線５０１および５０２とは、取り出された信号をセンシング、検出および増幅するために、読み出し増幅器５１１および５１２を有する。
【００４４】
図３は、半導体基板６０上の本発明によるメモリデバイス１の実施形態の構成を、断面図の形態で示す。
【００４５】
半導体基板６０の上部領域において、アクセストランジスタ２０のソース領域Ｓおよびドレイン領域Ｄが、例えば、半導体基板６０においてｎ＋型ドーピング領域として構成される。半導体基板６０上のこの領域の上に設けられた層において、中央部に、まず、アクセストランジスタ２０のゲート領域Ｇが形成される。この領域の上に、それ自体いわゆるワード線４０をなす層が直接的に設けられる。このワード線は、半導体基板６０内で長手方向に延び、従って、図２の図面の中に延びる。
【００４６】
ソース領域Ｓに第１の端子領域２５およびドレイン領域Ｄに第３の端子領域２７が、例えば、いわゆるプラグの形態で接続されることがわかる。これらは、キャパシタ１０の下部または第２の電極１２と、およびビット線３０と接続される。キャパシタ１０の下部電極または第２の電極１２、および、同じ材料、すなわちプラチナのビット線３０が製作され、半導体基板６０上の同じ層領域にて構造化される。この場合、ビット線３０は、場合によっては、拡散領域等としても設置され得る。
【００４７】
キャパシタ１０の下部電極または第２の電極１２の上部に、影響領域１５が形成される。この影響領域には影響媒体１６が提供される。この影響領域１５の上部で左から右に向かっていわゆるプレート線５０が、設けられたメタライゼーション層の形態で伸び、ここで、このプレート線５０は、同時に、キャパシタ１０の上部電極または第１の電極１１をなし、読み出し増幅器５１と接続される。
【００４８】
図４は、図３の構成の、切断面Ｘ−Ｘに沿うレイアウト平面図を示す。
【００４９】
図３と図４との関連で、ワード線４０およびビット線３０は、互いにほぼ並列に、しかも、半導体基板６０上の異なった層領域において延びることが明らかになる。ワード線およびビット線を横断してプレート線５０が、しかも図３および図４に示された例示的実施形態で、半導体基板６０上の最上部に設けられた層領域において延びる。
【００５０】
図５Ａおよび図５Ｂは、本発明によるメモリデバイスの実施形態において現れ、本発明によるメモリデバイスの可能な動作モードが明らかになる種々の信号の時間プロファイルをグラフの形態で示す。
【００５１】
図５Ａは、電磁または強誘電状態の、すなわち、本発明によるメモリデバイス１のメモリキャパシタ１０の影響媒体１６の電気的分極Ｐの時間プロファイルを示す。キャパシタ１０の影響領域１５における影響媒体１６の分極Ｐに応じて、規定に従って、メモリ内容「０」および「１」が実現される。分極Ｐは、時間ｔとともに変化するので、第１の時間領域において、論理値「１」および第２の時間領域において論理値「０」が示される。
【００５２】
図５Ｂは、本発明によるメモリデバイス１のワード線４０、ビット線３０およびプレート線５０の電圧ＷＬ（ワード線電圧）、ＢＬ（ビット線電圧）およびＰＬ（プレート線電圧）の時間プロファイルを示す。
【００５３】
時点ｔ０にて、本発明のメモリデバイス１がワード線電圧ＷＬおよびビット線電圧ＢＬを上昇させることによって活性化されて読み出される。その後、時間的にずらされた時点ｔ１にて、すなわち、信号の発生開始点にて、影響媒体１６の分極状態Ｐによって影響を受ける信号レベルがプレート線５０上で上昇する。比較レベルＵｃと比較して、分極Ｐに基づいて、レベルが高くなり、プレート線電圧ＰＬは、時点ｔ２、すなわちセンシングおよび増幅の時点で読み出し増幅器５１によって「高く」設定され、これはメモリユニット「１」に相当する。時点ｔ３にてビット線ＢＬは不活性化されて、読み出された情報をメモリセルに再び書き込む。再書き込みプロセスは、ｔ４にて増幅器がオフにされて終了する。時点ｔ５にて、ワード線電圧ＷＬがオフにされて、メモリセルが活性化され、しかしながら、ここで、不揮発性ヒステリシスプロセスに基づいて、影響媒体１６において情報内容が保持された状態である。
【００５４】
以下における動作部分について、影響媒体１６は、対向する極性状態Ｐに位置し、この状態によって、メモリ内容として論理値「０」が表される。
【００５５】
時点ｔ’０にてもまた、ワード線電圧ＷＬおよびビット線電圧ＢＬを上昇させることによって、本発明によるメモリデバイス１が活性化される。時間的にわずかに遅延された時点ｔ’１にて、その後、プレート線５０上で信号レベルが読み出され、これもまた、影響媒体１６の極性状態Ｐによって影響を受ける。分極が逆であるために（１つの「０」状態を表す）、信号レベルは、比較電圧Ｕｃの下方に降下し、その後、時点ｔ’２にて、読み出し増幅器によって「ロー（ｌｏｗ）」に設定される。その結果、プレート線５０上に、対応する値として論理値「０」が現れる。
【００５６】
本発明によるメモリデバイスの動作における手順にて重要なのは、特に、格納された情報を、本発明によるメモリデバイス１から読み出す際に、対応するビット線信号ＢＬによって、時間的に一時的なビット線３０の上昇が可能なことである。
【００５７】
このパルス動作は、費やされるべき時間に関して、組織的観点で、利点をもたらし、ビット線３０がキャパシタ１０の下部の第２の電極１２と同じ材料から形成されるので、ここで初めて可能になる。ビット線３０の低オーム性実施形態によって、有利にもビット線３０上でのパルス動作が初めて可能になる。
【００５８】
まとめると、本発明によるメモリデバイス、およびメモリデバイスを動作させる方法のいくつかの重要な局面として明らかになるのは、メモリキャパシタ等の情報をセンシングまたは読み出しするために既存のプレート線デバイスが形成され、そのために、特に、対応する読み出し増幅器またはセンス増幅器と接続されることと、さらに、既存のビット線デバイスが、下部キャパシタ電極またはボトム電極のほぼ同じ垂直の層領域にて実施され、および／またはボトム電極と同じ材料を含むこととである。レイアウトおよび材料設計に基づいて、特に、ビット線デバイス上で、しかも、対応して低い抵抗を有するように設計されたビット線デバイスにより、ビット線電位パルスのエッジの時定数を低減することによる時間の損失を起こさないパルス動作が可能になる。
【００５９】
参照記号リスト
１      メモリデバイス
１０    キャパシタデバイス、記憶キャパシタ
１１    第１の上部電極
１２    第２の下部電極
１３    第１の端子
１４    第２の端子
１５    影響領域
１６    影響媒体
２０    トランジスタデバイス、アクセストランジスタ
２５    第１の端子領域
２６    第２の端子領域
２７    第３の端子領域
３０    ビット線デバイス、ビット線
４０    ワード線デバイス、ワード線
５０    プレート線デバイス、プレート線
ＢＬ    ビット線電圧
Ｄ      ドレイン領域
Ｇ      ゲート領域
Ｐ      分極状態
Ｓ      ソース領域
Ｕｃ      比較レベル
ＷＬ    ワード線電圧
Ｘ      切断線
【図面の簡単な説明】
【図１】
図１は、本発明によるメモリデバイスの実施形態の基本的な回路構成を示す。
【図２】
図２は、メモリセルアレイにおける、本発明による複数の同様のメモリデバイスの基本的な構成を示す。
【図３】
図３は、半導体基板における本発明によるメモリデバイスの実施形態の構成を断面で示す。
【図４】
図４は、図３の断面図のレイアウトの平面図を示す。
【図５】
図５は、本発明によるメモリデバイス上で読み出し／書き込みする動作方法を説明する。
【国際公開パンフレット】
2004516646.tif 000003
2004516646.tif 000004
2004516646.tif 000005
2004516646.tif 000006
2004516646.tif 000007
2004516646.tif 000008
2004516646.tif 000009
2004516646.tif 000010
2004516646.tif 000011
2004516646.tif 000012
2004516646.tif 000013
2004516646.tif 000014
2004516646.tif 000015
2004516646.tif 000016
2004516646.tif 000017
2004516646.tif 000018
2004516646.tif 000019
2004516646.tif 000020
2004516646.tif 000021
2004516646.tif 000022
2004516646.tif 000023
2004516646.tif 000024
2004516646.tif 000025
2004516646.tif 000026
2004516646.tif 000027
2004516646.tif 000028
2004516646.tif 000029
【国際公開パンフレット（コレクトバージョン）】
2004516646.tif 000030
2004516646.tif 000031
【国際調査報告】
2004516646.tif 000032
2004516646.tif 000033
2004516646.tif 000034
2004516646.tif 000035