(57)【要約】【課題】改良されたデバイス性能および密度をもたらすダブル・ゲート・トランジスタおよびそれを形成する方法を提供すること。【解決手段】本発明の好ましい実施例では、非対称ゲート・ドーピングを有するダブル・ゲート・トランジスタが使用され提供され、このダブル・ゲート・トランジスタでは、ダブル・ゲートの一方は縮退したｎ型にドープされ、他方は縮退したｐ型にドープされる。ゲートの一方をｎ型に、他方をｐ型にドープすることで、結果として得られるデバイスの閾値電圧が改善される。特に、２つのゲートを非対称にドープすることで、結果として得られるトランジスタは、その本体を適切にドープした場合、低電圧ＣＭＯＳ動作を可能にする範囲の閾値電圧を有することができる。例えば、ｎＦＥＴについて０Ｖと０．５Ｖの間、ｐＦＥＴについて０と−０．５Ｖの間の閾値電圧を有するトランジスタを作ることができる。【選択図】図１
2004531085.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを形成する方法であって、
ａ）半導体基板を設けるステップと、
ｂ）前記半導体基板をパターン形成して、第１の本体端部を与えるステップと、
ｃ）前記第１の本体端部に近接して第１のフェルミ・レベルの第１のゲート構造を与えるステップと、
ｄ）前記半導体基板をパターン形成して、第２の本体端部を与えるステップであって、前記半導体基板の前記第１および第２の本体端部がトランジスタ本体を画定するものであるステップと、
ｅ）前記第２の本体端部に近接して第２のフェルミ・レベルの第２のゲート構造を与えるステップとを備える方法。
【請求項２】
第１のフェルミ・レベルの前記第１のゲート構造がｐ型材料を含み、第２のフェルミ・レベルの前記第２のゲート構造がｎ型材料を含む、請求項１に記載の方法。
【請求項３】
第１のフェルミ・レベルの前記第１のゲート構造がｎ型材料を含み、第２のフェルミ・レベルの前記第２のゲート構造がｐ型材料を含む、請求項１に記載の方法。
【請求項４】
前記半導体基板がシリコン・オン・インシュレータ層を備え、前記半導体基板をパターン形成して第１の本体端部を与える前記ステップが、前記シリコン・オン・インシュレータ層をパターン形成することを含み、前記半導体基板をパターン形成して第２の本体端部を与える前記ステップが、前記シリコン・オン・インシュレータ層をパターン形成することを含む、請求項１に記載の方法。
【請求項５】
さらに、前記第１の本体端部に第１のゲート誘電体層を形成するステップと、前記第２の本体端部に第２のゲート誘電体層を形成するステップとを備える、請求項１に記載の方法。
【請求項６】
前記半導体基板をパターン形成して第１の本体端部を与える前記ステップが、前記半導体基板にマンドレル層を形成すること、前記マンドレル層をパターン形成して露出された側面を形成すること、および前記露出側面に近接した側壁スペーサを形成することを含み、さらに前記側壁スペーサの第１の端部が前記第１の本体端部を画定する、請求項１に記載の方法。
【請求項７】
前記半導体基板をパターン形成して第２の本体端部を与える前記ステップが、前記側壁スペーサの第２の端部を使用して前記第２の本体端部を画定することを含む、請求項６に記載の方法。
【請求項８】
さらに、前記トランジスタ本体に角度付き打込みを行って、前記トランジスタの本体中にソース／ドレイン打込み部を形成するステップを含む、請求項１に記載の方法。
【請求項９】
さらに、前記トランジスタ本体中に実質的に一様なドーパント濃度密度を形成するステップを備える、請求項１に記載の方法。
【請求項１０】
前記トランジスタ本体中に実質的に一様なドーパント濃度密度を形成する前記ステップが、前記本体中に複数の角度付き打込みを行うことを含む、請求項９に記載の方法。
【請求項１１】
前記トランジスタ本体中に実質的に一様なドーパント濃度密度を形成する前記ステップが、０．３ＮＡと３ＮＡの間のドーパント濃度を形成することを含み、ＮＡが次式で定義されるものである、請求項１に記載の方法。
【数１】
2004531085.tif 000005
【請求項１２】
前記トランジスタ本体中に実質的に一様なドーパント濃度密度を形成する前記ステップが、前記第１の本体端部が露出しているときに第１の角度付き打込みを行い、さらに前記第２の本体端部が露出しているときに第２の角度付き打込みを行うこと含む、請求項９に記載の方法。
【請求項１３】
前記第１の角度付き打込みが、前記半導体基板に対してほぼ４５°の打込みを含み、さらに前記第２の角度付き打込みが、前記半導体基板に対してほぼ４５°の打込みを含む、請求項１１に記載の方法。
【請求項１４】
前記半導体基板をパターン形成して第１の本体端部を与える前記ステップが、前記半導体基板にマンドレル層を形成すること、前記マンドレル層をパターン形成すること、および前記パターン形成されたマンドレル層を使用して前記第１の本体端部を画定することを含む、請求項１に記載の方法。
【請求項１５】
前記半導体基板をパターン形成して第２の本体端部を与える前記ステップが、ゲート材料層に近接した側壁スペーサを形成し、前記側壁スペーサを使用して前記第２の本体端部を画定することを含む、請求項１４に記載の方法。
【請求項１６】
電界効果トランジスタを形成する方法であって、
ａ）シリコン・オン・インシュレータ基板を設けるステップであって、前記シリコン・オン・インシュレータ基板が埋め込まれた誘電体層の上にシリコン層を備えるものであるステップと、
ｂ）前記シリコン層の上にマンドレル層を形成し、前記マンドレル層をパターン形成してマンドレル層端部を画定するステップと、
ｃ）前記マンドレル層端部を用いて前記シリコン層をパターン形成するステップであって、前記シリコン層をパターン形成することで第１の本体端部が与えられるステップと、
ｄ）前記第１の本体端部に第１のゲート誘電体を形成するステップと、
ｅ）前記第１の本体端部に近接して前記第１のゲート誘電体の上に第１のフェルミ・レベルの第１のゲート構造を与えるステップと、
ｆ）前記マンドレル層をパターン形成して前記第１のゲート構造の第１の端部を露出させるステップと、
ｇ）前記第１のゲート構造の前記第１の端部に近接して側壁スペーサを形成するステップであって、前記側壁スペーサが第１の端部および第２の端部を有するものであるステップと、
ｈ）前記側壁スペーサの前記第２の端部を用いて前記シリコン層をパターン形成するステップであって、前記シリコン層をパターン形成することで第２の本体端部が与えられ、前記パターン形成されたシリコン層の前記第１および第２の本体端部がトランジスタ本体を画定するものであるステップと、
ｉ）前記第２の本体端部に第２のゲート誘電体を設けるステップと、
ｊ）前記第２の本体に近接して前記第２のゲート誘電体に第２のフェルミ・レベルの第２のゲート構造を与えるステップとを備える方法。
【請求項１７】
第１のフェルミ・レベルの前記第１のゲート構造が、ｐ型ポリシリコン材料を備え、さらに第２のフェルミ・レベルの前記第２のゲート構造が、ｎ型ポリシリコン材料を備える、請求項１６に記載の方法。
【請求項１８】
第１のフェルミ・レベルの前記第１のゲート構造が、ｎ型ポリシリコン材料を備え、さらに第２のフェルミ・レベルの前記第２のゲート構造が、ｐ型ポリシリコン材料を備える、請求項１６に記載の方法。
【請求項１９】
さらに、前記トランジスタ本体中に角度付き打込みを行って、前記トランジスタの本体中にソース／ドレイン打込み部を形成するステップを備える、請求項１６に記載の方法。
【請求項２０】
側壁スペーサの溝に側壁スペーサ材料を堆積するステップが、前記溝に側壁酸化物層を形成し、前記側壁酸化物層の上に窒化物層を形成し、さらに前記側壁スペーサ溝を酸化物の堆積で満たすことを備える、請求項１６に記載の方法。
【請求項２１】
さらに、前記トランジスタ本体中に実質的に一様なドーパント濃度密度を形成するステップを備える、請求項１６に記載の方法。
【請求項２２】
前記トランジスタ本体中に実質的に一様なドーパント濃度密度を形成する前記ステップが、前記本体中に複数の角度付き打込みを行うことを含む、請求項２１に記載の方法。
【請求項２３】
前記トランジスタ本体中に実質的に一様なドーパント濃度密度を形成する前記ステップが、前記第１の本体端部が露出したときに第１の角度付き打込みを行い、さらに前記第２の本体端部が露出したときに第２の角度付き打込みを行う、請求項２１に記載の方法。
【請求項２４】
前記第１の角度付き打込みが、前記シリコン・オン・インシュレータ基板に対してほぼ４５°の打込みを含み、さらに前記第２の角度付き打込みが、前記シリコン・オン・インシュレータ基板に対してほぼ４５°の打込みを含む、請求項２３に記載の方法。
【請求項２５】
ａ）基板に形成されたトランジスタ本体であって、第１の垂直な端部と第２の垂直な端部を有するトランジスタ本体と、
ｂ）前記トランジスタ本体の第１の垂直な端部に近接した第１のゲート構造であって、第１のフェルミ・レベルを有する第１のゲート構造と、
ｃ）前記トランジスタ本体の第２の垂直な端部に近接した第２のゲート構造であって、第２のフェルミ・レベルを有する第２のゲート構造とを備えるトランジスタ。
【請求項２６】
前記第１のゲート構造が、ｐ型材料を備え、さらに前記第２のゲート構造が、ｎ型材料を備える、請求項２５に記載のトランジスタ。
【請求項２７】
前記第１のゲート構造が、ｎ型材料を備え、さらに前記第２のゲート構造が、ｐ型材料を備える、請求項２５に記載のトランジスタ。
【請求項２８】
前記トランジスタ本体が、シリコン・オン・インシュレータ層の一部を備える、請求項２５に記載のトランジスタ。
【請求項２９】
前記第１および第２のゲート構造が、ポリシリコンを含む、請求項２５に記載のトランジスタ。
【請求項３０】
さらに、前記トランジスタ本体の第１の端部と前記第１のゲート構造の間に第１のゲート誘電体を備え、さらに前記トランジスタ本体の第２の端部と前記第２のゲート構造の間に第２のゲート誘電体を備える、請求項２５に記載のトランジスタ。
【請求項３１】
前記トランジスタ本体が、前記トランジスタ本体中へのソース／ドレイン打込み部を備える、請求項２５に記載のトランジスタ。
【請求項３２】
前記トランジスタ本体が、実質的に一様なドーパント濃度密度を有する、請求項２５に記載のトランジスタ。
【請求項３３】
前記実質的に一様なドーパント濃度密度が、実質的に一様なドーパント濃度密度をもたらすように選ばれた、前記トランジスタ中への複数の角度付き打込みを含む、請求項３２に記載のトランジスタ。
【請求項３４】
前記実質的に一様なドーパント濃度密度が、０．３ＮＡと３ＮＡの間のドーパント濃度を含み、ＮＡが次式で定義される、請求項３２に記載のトランジスタ。
【数２】
2004531085.tif 000006
【請求項３５】
前記トランジスタ本体の第１の端部が、前記トランジスタ本体の第２の端部に向かい合っており、さらに前記トランジスタ本体の第１の端部および前記トランジスタ本体の第２の端部が、前記基板の上面に対して実質的に垂直である、請求項２５に記載のトランジスタ。
【請求項３６】
ダブル・ゲート電界効果トランジスタであって、
ａ）絶縁物層の上に形成されたシリコン層で形成され、第１の垂直な端部と第２の垂直な端部を有するトランジスタ本体であって、前記トランジスタ本体の第１の端部と前記トランジスタ本体の第２の端部が、互い向かい合い、かつ前記絶縁物層に対して実質的に垂直であるトランジスタ本体と、
ｂ）前記トランジスタ本体の第１の端部に形成された第１のゲート誘電体層と、
ｃ）前記トランジスタ本体の第２の端部に形成された第２のゲート誘電体層と、
ｄ）前記トランジスタ本体の第１の端部に近接した前記第１のゲート誘電体層に形成された第１のゲート構造であって、ｐ型ポリシリコンを含む第１のゲート構造と、
ｅ）前記トランジスタ本体の第２の端部に近接した前記第２のゲート誘電体層に形成された第２のゲート構造であって、ｎ型ポリシリコンを含む第２のゲート構造とを含むダブル・ゲート電界効果トランジスタ。
【請求項３７】
さらに、前記トランジスタ本体中に角度付き打込みを行って形成された、トランジスタ本体中のソース／ドレイン打込み部を含む、請求項３６に記載のダブル・ゲート電界効果トランジスタ。
【請求項３８】
前記本体が、実質的に一様なドーパント濃度密度を含む、請求項３６に記載のダブル・ゲート電界効果トランジスタ。
【請求項３９】
前記実質的に一様なドーパント濃度密度が、前記トランジスタ本体中に複数の角度付き打込みを行うことで形成される、請求項３８に記載のダブル・ゲート電界効果トランジスタ。
【請求項４０】
さらに、前記第１のゲート構造を前記第２のゲート構造に電気的に結合するポリシリコン・プラグを備える、請求項３６に記載のダブル・ゲート電界効果トランジスタ。
【請求項４１】
半導体デバイスを形成する方法であって、
ａ）第１の側面および第２の側面を有する単結晶半導体フィンを形成するステップと、
ｂ）前記単結晶半導体フィンの前記第１の側面に傾斜打込みを行い、かつ前記単結晶半導体フィンの前記第２の側面に傾斜打込みを行うステップとを備える方法。
【請求項４２】
単結晶半導体フィンを形成する前記ステップが、シリコン・オン・インシュレータ層をパターン形成してトランジスタ本体を画定することを含む、請求項４１に記載の方法。
【請求項４３】
さらに、前記第１の側面に近接して第１のフェルミ・レベルの第１のゲート構造を用意し、かつ前記第２の側面に近接してフェルミ・レベル機能の第２のゲート構造を形成するステップを含む、請求項４１に記載の方法。
【請求項４４】
第１のフェルミ・レベルの前記第１のゲート構造がｐ型材料を含み、第２のフェルミ・レベルの前記第２のゲート構造がｎ型材料を含む、請求項４３に記載の方法。
【請求項４５】
さらに、前記第１の側面に第１のゲート誘電体層を形成するステップ、および前記第２の側面に第２のゲート誘電体層を形成するステップを備える、請求項４３に記載の方法。
【請求項４６】
前記単結晶半導体フィンを形成する前記ステップが、半導体層の上にマンドレル層を形成し、前記マンドレル層をパターン形成して露出された側面を形成するステップを含み、前記マンドレル層の前記露出側面が前記単結晶半導体フィンの第１の側面を画定する、請求項４１に記載の方法。
【請求項４７】
前記単結晶半導体フィンを形成する前記ステップが、さらに、側壁スペーサを形成することを含み、前記側壁スペーサが前記単結晶半導体フィンの第２の側面を画定する、請求項４６に記載の方法。
【請求項４８】
前記第１の側面に傾斜打込みを行い、かつ前記第２の側面に傾斜打込みを行う前記ステップが、前記単結晶半導体フィン中に実質的に一様なドーパント濃度密度を与える、請求項４１に記載の方法。
【請求項４９】
前記トランジスタ本体中に実質的に一様なドーパント濃度密度を形成する前記ステップが、０．３ＮＡと３ＮＡの間のドーパント濃度を形成することを含み、ＮＡが次式で定義される、請求項４８に記載の方法。
【数３】
2004531085.tif 000007
【請求項５０】
前記単結晶半導体フィンの前記第１の側面に傾斜打込みを行い、かつ前記単結晶半導体フィンの前記第２の側面に傾斜打込みを行うステップが、前記第１の側面に対してほぼ４５°で、かつ前記第２の側面に対してほぼ４５°で打ち込むことを含む、請求項４１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体製造の分野に関し、より詳細には、ダブル・ゲート電界効果トランジスタを形成する方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造においてコストおよび性能競争力を維持していく必要から、集積回路のデバイス密度が絶えず増加している。デバイス密度の増加を促進するために、この半導体デバイスの特徴サイズを減少させることができる新しい技術が常に必要とされている。
【０００３】
デバイス密度を絶えず増加させようとする努力は、特に、電界効果トランジスタ（ＦＥＴ）の設計および製造におけるようなＣＭＯＳ技術で強い。ＦＥＴは、ほとんど全ての種類の集積回路設計（すなわち、マイクロプロセッサ、メモリなど）で使用されている。残念なことに、ＣＭＯＳＦＥＴのデバイス密度の増加は、性能または信頼性あるいはその両方の低下をもたらすことが多い。
【０００４】
デバイス密度の増加を促進するために提案されたＦＥＴの１つの種類は、ダブル・ゲート電界効果トランジスタである。ダブル・ゲートＦＥＴは、本体の各々の側に１つずつの２つのゲートを使用して、許容可能な性能を維持しながら、ＣＭＯＳ寸法の比例縮小を容易にする。特に、ダブル・ゲートの使用でゲート面積が増加し、これによって、トランジスタは、デバイスのゲート長を増すことなしに、より優れた電流制御を有することができるようになる。そのようなものとして、ダブル・ゲートＦＥＴは、より大きなトランジスタのデバイス・スペースを必要とすることなしに、より大きなトランジスタの電流制御を持つことができる。
【０００５】
都合の悪いことに、ダブル・ゲートＣＭＯＳトランジスタの設計および製造でいくつかの問題が生じる。第１に、ダブル・ゲート・トランジスタの相対的な寸法は、信頼性の高い性能と最小の特徴寸法とを有するものを確実に製造することが困難であるようなものである。第２に、ダブル・ゲート・トランジスタの閾値電圧は、２つのゲートに使用される材料に大きく依存している。特に、現在製造技術は、一般に、高すぎる閾値電圧か、または低すぎる閾値電圧かどちらかを持つダブル・ゲート・トランジスタをもたらしている。例えば、ゲートがソースと同じ極性にドープされた場合、閾値電圧は一般にゼロに近くなる。逆に、ゲートがソースの反対極性にドープされた場合、閾値電圧はほぼ１ボルトになる。大抵のＣＭＯＳ用途では、どちらの結果も望ましくない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、製造の複雑さを過度に増すことなく、結果として得られるダブル・ゲートＣＭＯＳの改良された閾値電圧を実現するダブル・ゲートＣＭＯＳデバイスの改良されたデバイス構造および製造方法が必要とされている。
【課題を解決するための手段】
【０００７】
したがって、本発明は、改良されたデバイス性能および密度をもたらすダブル・ゲート・トランジスタおよびそれを形成する方法を提供する。本発明の好ましい実施例では、非対称ゲート・ドーピングを有するダブル・ゲート・トランジスタが使用され提供され、このトランジスタでは、ダブル・ゲートの一方は縮退したｎ型にドープされ、他方は縮退したｐ型にドープされる。ゲートの一方をｎ型に、他方をｐ型にドープすることで、結果として得られるデバイスの閾値電圧が改善される。特に、２つのゲートを非対称にドープすることで、結果として得られるトランジスタは、その本体を適切にドープした場合、低電圧ＣＭＯＳ動作を可能にする範囲の閾値を有することができる。例えば、ｎＦＥＴについて０Ｖと０．５Ｖの間で、ｐＦＥＴについて０と−０．５Ｖの間の閾値電圧を有するトランジスタを作ることができる。
【０００８】
本発明の好ましい実施例は、フィン型ダブル・ゲート構造を使用して実施される。フィン型構造では、その本体がゲート間に水平に配置されている状態で、ダブル・ゲートは、本体の両側に形成される。このダブル・ゲート・トランジスタを形成する好ましい方法によって、本体の厚さはゲート長よりも遥かに小さいことが可能でありながら、デバイスのゲート長は最小特徴サイズを有することができるようになる。これによって、結果として得られるデバイスの閾値電圧の制御が改善される。ダブル・ゲート・トランジスタを形成する好ましい方法は、画像強調技術を使用して、トランジスタ本体の厚さを画定するように側壁の像転写を達成して、そのトランジスタ本体の厚さを最小特徴サイズ以下で確実に形成することができるようにする。
【０００９】
本発明の前述および他の利点および特徴は、添付の図面に示されるような本発明の好ましい実施例についての以下のより詳細な説明から明らかになるであろう。
【００１０】
本発明の好ましい例示の実施例を、添付の図面に関連して以下で説明する。図面では、同様な呼称は同様な要素を示す。
【発明を実施するための最良の形態】
【００１１】
したがって、本発明は、改良されたデバイス性能および密度をもたらすダブル・ゲート・トランジスタおよびそれを形成する方法を提供する。本発明の好ましい実施例は、非対称ゲート・ドーピングを有するダブル・ゲート・トランジスタを使用し提供し、このトランジスタでは、ダブル・ゲートのうちの一方は縮退したｎ型にドープされ、他方は縮退したｐ型にドープされる。ゲートの一方をｎ型に、他方をｐ型にドーピングすることで、結果として得られるデバイスの閾値電圧は改善される。特に、２つのゲートを非対称にドープすることによって、結果として得られるトランジスタは、本体の適切なドーピングで、低電圧ＣＭＯＳ動作を可能にする範囲の閾値電圧を有することができるようになる。例えば、ｎＦＥＴについて０Ｖと０．５Ｖの間で、ｐＦＥＴについて０と−０．５Ｖの間の閾値電圧を有するトランジスタを作ることができる。
【００１２】
本発明の好ましい実施例は、フィン型ダブル・ゲート構造を使用して実施される。フィン型構造では、ダブル・ゲートは本体の両側に形成され、本体はゲートの間に水平に配置されている。このダブル・ゲート・トランジスタを形成する好ましい方法によって、デバイスのゲート長は最小限の特徴サイズを有することができるようになり、一方で、本体の厚さはゲート長よりも遥かに小さくすることができる。これによって、結果として得られるデバイスの閾値電圧の制御が改良される。ダブル・ゲート・トランジスタを形成する好ましい方法は、画像強調技術を使用して、トランジスタ本体の厚さを画定するように側壁の像転写を達成し、トランジスタ本体を最小特徴サイズ以下で確実に形成できるようにする。
【００１３】
様々な導電性材料は、しばしばフェルミ・レベル（fermi level）と呼ばれる内部電位と関連づけられ、この内部電位は、外部印加電圧と共に、電子（または正孔）に対する導体の相対的な親和力を決定する。金属では、フェルミ・レベルは材料に固有であるが、一方で、シリコンのような半導体では、このフェルミ・レベルは、過剰な正孔または電子を供給する不純物を添加することで価電子帯と伝導帯の間の値に調整することができる。好ましい実施例の非対称ダブル・ゲートＦＥＴでは、２つのゲート電極は反対の極性をドープされて、一方のゲートはｎ型にドープされ、他方のゲートはｐ型にドープされる。このようにして、２つのゲート電極は、異なるフェルミ・レベルを有し、したがって、一方のゲート電極（強いゲート、ｎＦＥＴのｎゲート）は、反転キャリアに対してより大きな親和力を有するが、他方の電極（弱いゲート、ｎＦＥのｐゲート）は、反転キャリアに対してより小さな親和力を有する。そのために、半導体本体中の「強い」ゲートにより近い位置に反転チャネルが形成され、結果として、両方のゲート電極が比較的低い閾値電圧（例えば、０と０．５Ｖの間）をもたらす反転電位に寄与するようになる。
【００１４】
ここで図１に戻ると、好ましい実施例に従ってダブル・ゲート・トランジスタを形成する方法１００が図示される。方法１００によって、製造の信頼性および簡単さを維持しながら、トランジスタの閾値電圧を改良するやり方で、ダブル・ゲート・トランジスタが形成される。
【００１５】
方法１００の第１のステップ１０１は、適切なウェーハを供給し、様々なエッチング停止層を堆積し、さらにマンドレル層（mandrel layer）を堆積することである。好ましい実施例では、使用されるウェーハは、シリコン・オン・インシュレータ（ＳＯＩ）のウェーハを含む。そのようなものとして、ウェーハはＳＯＩ層の下に埋込み酸化物層を含む。明らかになるように、ＳＯＩ層は、ダブル・ゲート・トランジスタの本体を形成するために使用される。そのようなものとして、トランジスタの閾値電圧の適切なセンタリングおよび制御を実現するために、３×１０１８ｃｍ−３から８×１０１８ｃｍ−３までの範囲のｐ型（ＮＦＥＴの場合）ドーピング密度を有するＳＯＩ層を使用するのが一般に好ましい。しかし、後で説明する他の実施例では、ＳＯＩ層のドーピングは、本体全体にわたった一様な濃度密度の実現を容易にするように角度付けされた打込みを用いて行われる。
【００１６】
しかし、ＳＯＩでないウェーハを使用することができる。ＳＯＩでないウェーハを使用するとき、加工は、注記以外は、すべての点でＳＯＩウェーハの場合のものと同一である。
【００１７】
ＳＯＩが供給された場合、好ましくは二酸化珪素層、窒化珪素層、および第２の酸化珪素層を含んだ３つのエッチング停止層が、ウェーハの上に形成される。これらのエッチング停止層は、適切なエッチング停止が必要とされるときに、製造プロセス全体を通じて使用される。
【００１８】
次に、マンドレル層を形成する。マンドレル層は、好ましくは、酸化物または他の適切な材料の層を含む。後でより詳細に説明するように、マンドレル層は、ダブル・ゲート・トランジスタの本体を画定するために使用される側壁像転写の一部として存在する。そのようなものとして、マンドレル層は側壁スペーサを形成するために使用され、そして次に、この側壁スペーサは、トランジスタ本体を画定するために使用される。好ましい実施例では、マンドレル層は１０ｎｍから１００ｎｍの厚さを有するが、そのような厚さは所望の本体厚さに依存して変えることができる。
【００１９】
ここで図２に注意を向けると、エッチング停止層およびマンドレル層を形成した後のウェーハ部２００が示されている。好ましい実施例のウェーハ部２００はＳＯＩウェーハを含み、そのようなものとして、ＳＯＩ層２０２および埋め込み酸化物層２０４を含む。ＳＯＩ層の表面に、酸化物層２０６、窒化物層２０８、および酸化物層２１０を形成する。これらの層は、エッチング停止層として作用する。酸化物層２１０の表面に、マンドレル層２１２を形成する。
【００２０】
図１に戻って、次のステップ１０２は、マンドレル層をパターン形成し、側壁スペーサを形成し、さらにエッチング停止層をパターン形成することである。マンドレル層は、ダブル・ゲートの一方が形成されるその領域を開けるようにパターン形成する。側壁スペーサは、好ましくは、窒化珪素の堆積とこれに続く適切な指向性エッチングを使用して形成される。後で示すように、側壁スペーサの厚さによって、側壁の像転写を使用して、ダブル・ゲート・トランジスタの本体領域が画定される。
【００２１】
図３に注意を向けると、マンドレル層２１２がパターン形成され、側壁スペーサ２１４が形成され、さらに露出部分のエッチング停止層が除去された後のウェーハ部２００が示される。
【００２２】
図１に戻って、次のステップ１０４は、側壁スペーサおよび残っているマンドレル材料をマスクとして使用してＳＯＩ層をパターン形成し、さらに、ＳＯＩ層の露出側面にゲート酸化物を形成することである。これは、好ましくは、適切な反応性イオン・エッチングを使用して行われる。ゲート酸化物は、好ましくは、一般に７５０〜８００℃で、熱酸化によって形成する。また、このステップ中に、トランジスタの本体中に打込みを行うことができる。好ましくは、これは、ＳＯＩ層の露出側壁中への角度付き打込みを含み、ゲート酸化物の形成前に行われるかもしれない。これは、トランジスタの本体を適切にドープする役目をするかもしれない。以下でより詳細に説明するように、この角度付き打込みは、閾値電圧のばらつきを補償するのに役立つように一様な濃度密度を実現するやり方で行うことができる。
【００２３】
ここで図４に注意を向けると、ＳＯＩ層２０２がパターン形成され、ゲート酸化物２１６がＳＯＩ層２０２の側面に形成された後のウェーハ部２００が示される。再度、ゲート酸化物の形成前に、角度付き本体打込みを行うこともできる。
【００２４】
図１に戻って、次のステップ１０６は、ゲート材料を堆積しかつ平坦化することである。上で述べたように、好ましい実施例では、ダブル・ゲート・トランジスタはｎ＋に形成された１つのゲートとｐ＋に形成された別のゲートを有する。例示の打込みでは、ｎ＋ゲートが最初に形成される。図５に注意を向けると、ｎ＋ポリシリコン２１８が堆積され、かつ平坦化された後のウェーハ部２００が示される。明らかになるように、ｎ＋ポリシリコン２１８は、好ましい実施例のダブル・ゲート・トランジスタにおいて、ゲートの１つを形成するために使用される。
【００２５】
次のステップ１０８は、残っているマンドレル層を選択的に除去することである。これは、好ましくは、窒化物側壁スペーサ、窒化物エッチング停止層、およびゲート・ポリシリコンに対して選択的にマンドレルを反応性イオン・エッチングすることで行われる。それから、好ましくはポリシリコン・ゲートに熱酸化物を成長させて、ポリシリコン・ゲート材料に中間酸化物層を形成する。ここで図６に注意を向けると、マンドレル層２１２が除去され、酸化物エッチング停止層２１０が除去され、そしてゲート・ポリシリコン２１８に熱酸化物層２２０が形成された後のウェーハ部２００が示される。残っているマンドレル層の下の窒化物層２０８は、酸化物２２０に対して選択的にエッチングされ、この後に短時間のフッ酸エッチングが続き、このフッ酸エッチングで、残っているマンドレル層の下の残っている酸化物層２０６が除去される。
【００２６】
次のステップ１１０は、露出されたＳＯＩ層をエッチングすることである。これは、好ましくは、ＳＯＩ層をエッチングする反応性イオン・エッチングを使用して行われ、埋め込み酸化物層で止まる。これによって、ダブル・ゲート・トランジスタの本体の厚さを画定するＳＯＩ層のパターン形成が完了する。次に、トランジスタ本体の露出された側面にゲート酸化物を形成する。
【００２７】
また、このステップ中に、トランジスタの本体に別の打込みを行うことができる。再び、これは、好ましくは、ＳＯＩ層の露出側面への角度付き打込みを含み、ゲート酸化物の形成前に行われるかもしれない。
【００２８】
図７に注意を向けると、ＳＯＩ層２０２のパターン形成後のウェーハ部２００を示す。ＳＯＩ層２０２の残っている部分は、ダブル・ゲート・トランジスタの本体を含む。熱酸化を使用して、または誘電体膜を堆積して、露出ＳＯＩ層２０２上にゲート酸化物２２１を形成する。
【００２９】
ＳＯＩでないウェーハが使用されるとき、シリコン・フィンが所望の深さ（一般に、元のシリコン表面より下に１００〜２００ｎｍ）までの時間だけエッチングされた後で、酸化物の堆積／エッチング・プロセスを使用して、エッチングされたフィンの高さのほぼ４分の１の厚さの二酸化珪素を、エッチングされたシリコンの底の水平表面にだけ堆積する。ｎＦＥＴの場合、酸化物に硼素をドープすることができ、またはｐＦＥＴの場合リンをドープすることができ、ドーパントのいくらかの部分は、ドープされた酸化物に直ぐ隣接するフィンの部分に外方拡散する。これは、フィンのゲート制御されない表面であるところでの、ソースからドレインへの漏れを抑制する役目をする。
【００３０】
ＳＯＩの実施例に戻って、留意すべきことであるが、ＳＯＩ層のパターン形成で、ダブル・ゲート・トランジスタの本体が画定される。ＴＳＩとして示す本体厚さをゲート長に比べて狭くすることが、一般に望ましい。一般に、優れた閾値電圧制御をもたらすために、本体厚さは、ゲート長の４分の１よりも小さくなければならない。また、量子閉込め問題による移動度の低下を避けるために、本体厚さは２．５ｎｍよりも大きいことが一般に望ましい。ゲート長は一般に最小特徴サイズに作られるので、側壁の像転写を使用して、最小特徴サイズ以下の本体を実現する。したがって、上で図示し説明したように、側壁スペーサの幅で本体厚さが決定される。
【００３１】
次のステップ１１２は、第２のゲートのためのゲート材料を堆積しかつ平坦化することである。上で述べたように、好ましい実施例では、２つのゲートを形成するために、反対ドーピングのゲート材料が使用される。このように、好ましい実施例では、ｐ＋ドープのポリシリコンを使用して、２つのゲートのうちの第２のものを形成する。ｐ＋ポリシリコン・ゲート材料の平坦化は、ｎ＋ポリシリコン・ゲートの表面に前に形成された熱成長酸化物で止まる。ｐ＋ポリシリコンを平坦化した後で、熱成長酸化物の第２の層が形成される。ここで図８に注意を向けると、第２のゲートを形成するようにｐ＋ドープのポリシリコン２２６を堆積しかつ平坦化した後のウェーハ部２０２が示される。そして、堆積されたポリシリコン２２６上に熱成長酸化物２２８を形成する。
【００３２】
次のステップ１１４は、側壁スペーサを除去し、側壁スペーサの穴に真性ポリシリコンを充填して、プロセスのもっと後でこの領域でのシリサイド形成を最大にすることである。別個の独立したゲート・コンタクトが望ましい場合には、随意に、側壁スペーサを所定の位置に残すことができる。それから、熱成長酸化物の２つの層で止まるＣＭＰプロセスを使用して、真性ポリシリコンを平坦化する。除去する過剰な真性ポリシリコンが非常に少ないので、この平坦化プロセスは、高い選択性を必要としない。それから、２つのゲートの露出熱成長酸化物を同様な平坦化プロセスを使用して除去する。再び、この加工ステップに高い選択性は必要とされない。ここで図９に注意を向けると、側壁スペーサ２１４の残っている部分が除去され、それからスペーサが真性ポリシリコン２３０で充填された後のウェーハ部２００が示される。そして、図１０は、過剰なポリシリコン２３０および熱成長酸化物２２０および２２８がＣＭＰプロセスで除去された後のウェーハ部２００を示す。これによって、真性ポリシリコンの小さな部分２３０だけが、最初に形成された側壁スペーサの位置に残される。この部分の真性ポリシリコン２３０を使用して、プロセスの流れのもっと後で、ｐ＋とｎ＋のポリシリコン・ゲートをつなぐシリサイド・ブリッジを形成することができる。
【００３３】
方法１００に戻って、次のステップ１１６は、ゲートをパターン形成することである。これには、トランジスタのソースおよびドレイン領域に近接して存在するゲート材料の部分を選択的に除去することが含まれる。これは、好ましくは、標準的なリソグラフィ技術すなわちハードマスクの堆積およびパターン形成を使用し、それから、このパターン形成されたハードマスクを、ゲート材料のエッチング中に、エッチング阻止物として使用して行う。ハードマスクは、好ましくは、本体上にすでに形成されたエッチング停止層と同じであるような窒化物ハードマスクである。
【００３４】
ここで図１１に注意を向けると、遠近法の形式でウェーハ部２００が示される。窒化物ハードマスク２３２は、ｎ＋ゲート・ポリシリコン２１８およびｐ＋ゲート・ポリシリコン２２６を含む２つのゲートにわたって延びるように形成されている。ここで図１２に注意を向けると、ゲート・ポリシリコン２１８およびゲート・ポリシリコン２２６がハードマスクに対して選択的なエッチングを使用してパターン形成された後のウェーハ部２００が示される。パターン形成で、好ましくは、埋め込み酸化物層２０４までゲート・ポリシリコン全てが除去される。ゲートのパターン形成は、好ましくは、窒化物に対して選択的な指向性エッチングを使用して行われる。このようにして、パターン形成で、前に形成された窒化物エッチング停止層２０８で保護されたＳＯＩ本体の部分２０２は除去されない。パターン形成で、ダブル・ゲート・トランジスタの２つのゲートを画定する、ｎ＋ポリシリコン２１８およびｐ＋ポリシリコン２２６の部分は残る。
【００３５】
好ましい実施例では、緩衝ＨＦ洗浄が行われ、その後に、露出シリコン表面全てに酸化物を成長するように設計された熱再酸化が続く。これによって、好ましくは、薄い５０オングストロームの酸化膜が形成され、この酸化膜は、ゲートが本体と接するときの優れた境界面を実現する。
【００３６】
方法１００の次のステップ１１８は、トランジスタにソース、ドレインの打込みおよびハロー打込み（halo implant）を形成することである。好ましくは、これらの打込みは、本体の両側面に一様な打込みが行われることを保証するために、本体の４方向全てに行われる。特に、ソースおよびドレインの両方の打込みは、本体のソースおよびドレイン部の両側から行われる。それから、短チャネル効果を改善するハロー打込みを形成するように、もうひとつの打込みが異なる打込みエネルギーおよび角度で行われる。ゲート電極の下にソース／ドレイン・ドーパントよりももっと深くハロー・ドーパントを確実に位置付けするために、ハロー打込みは、より高いエネルギーで、かつフィンに対してより鋭角で行われる。ｎＦＥＴでは、一般に、ソース／ドレイン打込みには、１から５ｋｅＶおよび５×１０１４から２×１０１５ｃｍ−３のドーズ量の範囲で、フィンに対して７５°と８５°の間の角度で、砒素が使用され、ハロー打込みには、５から１５ｋｅＶの範囲のエネルギーおよび１×１０１３から８×１０１３ｃｍ−３のドーズ量で、フィンに対して２０°と３０°の間に向けられたハローで、硼素が使用される。同様に、ｐＦＥＴでは、一般に、ソース／ドレイン打込みには、０．５から３ｋｅＶおよび５×１０１４から２×１０１５ｃｍ−３のドーズ量の範囲で、フィンに対して７５°と８５°の間の角度で、硼素が使用され、ハローには、２０から４５ｋｅＶのエネルギーおよび１×１０１３から８×１０１３ｃｍ−３のドーズ量で、フィンに対して２０°と３０°の間に向けられたハローで、砒素が使用される。さらに、上の打込み全ては、ウェーハの方位から適切な角度、一般には方位から７°と３０°の間でなければならない。
【００３７】
次のステップ１２０は、ゲート電極全体および露出されたフィンを覆う筺体の上の組み合わされたゲート電極とハードマスクの高さよりも大きな厚さの誘電体を堆積し、ハードマスクおよびゲート電極の一部（一般に、１０から５０ｎｍ）は露出されるがソース／ドレイン・フィン領域のどこも露出されないところまで、平坦化しかつ部分的にくぼますことである。明らかになるように、このステップは、トランジスタ・ゲートの端部に側壁スペーサを形成することの一部である。使用される誘電体は、好ましくは、酸化物を含み、この酸化物は、すでに形成された窒化物ハードマスクに対して選択的にエッチングすることができる。ここで図１３に注意を向けると、誘電体２４０がトランジスタ・ゲート電極を囲繞して堆積され、平坦化され、そしてくぼまされた後のウェーハ部２００が示される。誘電体は、好ましくは、前に与えられた窒化物ハードマスク２３２に対して選択的な指向性エッチングを使用してくぼまされる。
【００３８】
次のステップ１２２は、ゲートの端部に側壁スペーサを形成し、前に堆積された誘電体をエッチングすることである。これは、好ましくは、誘電体材料の共形堆積とこれに続く指向性エッチングを使用して行われる。側壁スペーサは、好ましくは、窒化物で形成される。それから、窒化物側壁スペーサを、窒化物ハードマスクと共に使用して、指向性エッチングを遮蔽し、それによって、ゲートに隣接する以外の酸化物を除去することができる。
【００３９】
ここで図１４に注意を向けると、窒化物側壁スペーサ２４２が形成され、誘電体２４０がエッチング除去されて、トランジスタ・ゲートに隣接する側壁部分２４４だけを残した後のウェーハ部２００が示される。ハードマスク２３２、側壁スペーサ２４２、および側壁部分２４４が組み合わさって、次に形成されるソースおよびドレインのコンタクトからゲートを有効に分離する。
【００４０】
次のステップ１２４は、ソースおよびドレインのコンタクトを形成することである。これは、好ましくは、前に除去された領域にコンタクト材料を充填することで行われる。コンタクト材料は、ｎ＋シリコンまたはｐ＋シリコンあるいはその両方に対して低抵抗コンタクトを作るシリコン、タングステン、または他の導電性材料の選択的堆積であることができる。シリコンが使用される場合、シリコンは、ｎＦＥＴまたはｐＦＥＴの場合それぞれ、縮退したｎ＋またはｐ＋にドープされる。この材料は、窒化物ハードマスクの高さより上の高さでウェーハを覆うまで堆積し、それから、窒化物ハードマスクが完全に露出されるまでＲＩＥまたは化学機械研磨あるいはその両方で平坦化することができる。次に、図１５に示すように、ソース／ドレイン・コンタクト材料の不要部分をエッチングしてソースをドレインから分離しかつ複数のそのようなＦＥＴを互いに分離するために使用されるマスクを用いて、ウェーハをパターン形成する。最後に、ＲＩＥまたは熱燐酸のような他のエッチング方法で、ハードマスクを選択的に除去することができる。そして、コバルトまたはチタンのような金属をほぼ７００℃で堆積しかつ焼結して、ゲートの上に、またシリコン・コンタクトの場合にはソースおよびドレインのコンタクトの上にも、金属シリサイドを形成する。
【００４１】
ここで図１６に注意を向けると、代替えの好ましい実施例の方法３００が示される。この方法は、トランジスタ本体を画定するために使用される側壁スペーサの侵食が最少になるという利点を有する。というのは、スペーサは反応性イオン・エッチングに一度だけさらされるからである。結果として、この実施例で達成されるシリコン・エッチングのプロファイルは全く満足に制御される。ステップ３０１で、ウェーハが準備され、上で説明した方法１００のステップ１０１のように、エッチング停止層およびマンドレル層が形成される。そして、ステップ３０２で、マンドレル層がパターン形成され、さらにエッチング停止層が直接エッチングされる。これは、エッチング停止層がパターン形成される前にマンドレル層の上に側壁スペーサが形成されないという点で、方法１００と違っている。図１７に注意を向けると、エッチング停止層、マンドレル層の形成およびマンドレル層とエッチング停止層の直接エッチングの後のウェーハ部２００が示される。
【００４２】
次のステップ３０４は、残っているマンドレル層をマスクとして使用してＳＯＩ層をパターン形成し、ＳＯＩ層の露出側面にゲート酸化物を形成することである。これは、好ましくは、適切な反応性イオン・エッチングと、これに続く一般に７５０℃と８００℃の間での熱酸化または酸化アルミニウムのような大きなｋの材料のＣＶＤ堆積と、を使用して行われる。また、このステップ中に、トランジスタの本体中に打込みを行うことができる。これは、好ましくは、ＳＯＩ層の露出側面への角度付き打込みを含み、ゲート酸化物の形成前に行われるかもしれない。この打込みは、トランジスタの本体を適切にドープする役目をする。以下でより詳細に説明するように、この打込みは、そうでなければ本体厚さのばらつきに起因するかもしれない閾値電圧のばらつきを補償するのに役立つように一様な濃度密度を実現するやり方で、行うことができる。
【００４３】
ここで図１８に注意を向けると、ＳＯＩ層２０２がパターン形成され、ゲート酸化物２１６がＳＯＩ層２０２の側面に形成された後のウェーハ部２００が示される。再び、ゲート酸化物の形成前に、角度付き本体打込みを行うこともできる。
【００４４】
図１６に戻って、次のステップ３０６は、ゲート材料を堆積し平坦化することである。上で説明したように、好ましい実施例では、ダブル・ゲート・トランジスタは、ｎ＋に形成された一方のゲートとｐ＋に形成された他方のゲートを有する。例示の実施例では、ｎ＋ゲートのゲートが最初に形成される。図１９に注意を向けると、ｎ＋ポリシリコン２１８が堆積され、かつ平坦化された後のウェーハ部２００が示される。明らかになるように、ｎ＋ポリシリコンは、好ましい実施例のダブル・ゲート・トランジスタのゲートの１つを形成するために使用される。
【００４５】
次のステップ３０８は、残っているマンドレル材料を除去し、残っている第１のゲート材料の端部に沿って側壁スペーサを形成し、さらに、ポリシリコン・ゲート材料上に中間酸化物層を形成することである。中間酸化物層は、ポリシリコン・ゲートに熱酸化物を成長させて形成される。ここで図２０に注意を向けると、マンドレル層２１２が除去され、側壁スペーサ３０２が第１のゲート材料の側壁の上に形成され、さらに熱酸化物層２２０がゲート・ポリシリコン２１８上に形成された後のウェーハ部２００が示される。残っているマンドレル層の下の窒化物層２０８は、酸化物２２０に対して選択的にエッチングされ、この後に短時間のＨＦエッチングが続き、このＨＦエッチングは、残っているマンドレル層の下の残っている酸化物層２０６を除去する。
【００４６】
次のステップ３１０は、露出ＳＯＩ層をエッチングすることである。これは、好ましくは、ＳＯＩ層をエッチングする反応性イオン・エッチングを使用して行われ、埋め込み酸化物層で止まる。これによって、ダブル・ゲート・トランジスタの本体の厚さを画定するＳＯＩ層のパターン形成が完了する。次に、トランジスタ本体の露出された側面上にゲート酸化物を形成する。再び、このステップ中に、トランジスタの本体中に打込みを行うことができる。再び、これは、好ましくは、ＳＯＩ層の露出側面への角度付き打込みを含み、ゲート酸化物の形成前に行われるかもしれない。
【００４７】
ここで図２１に注意を向けると、ＳＯＩ層２０２のパターン形成後のウェーハ部２００が示される。ＳＯＩ層２０２の残っている部分は、ダブル・ゲート・トランジスタの本体を含む。熱酸化を使用して、または誘電体膜を堆積して、露出ＳＯＩ層２０２上にゲート酸化物２２１を形成する。
【００４８】
次のステップ３１２は、第２のゲート用のゲート材料を堆積しかつ平坦化することである。上で述べたように、好ましい実施例では、２つのゲートを形成するために、反対ドーピングのゲート材料が使用される。このように、好ましい実施例では、ｐ＋ドープのポリシリコンを使用して、２つのゲートのうちの第２のものを形成する。ｐ＋ポリシリコン・ゲート材料の平坦化は、ｎ＋ポリシリコン・ゲートに前に形成された熱成長酸化物で止まる。ｐ＋ポリシリコンを平坦化した後で、熱成長酸化物の第２の層を形成する。ここで図２２に注意を向けると、第２のゲートを形成するようにｐ＋ドープのポリシリコン２２６を堆積しかつ平坦化した後のウェーハ部２００が示される。そして、堆積されたポリシリコン２２６上に熱成長酸化物２２８を形成する。
【００４９】
次のステップ３１４は、側壁スペーサを除去しかつ側壁スペーサの穴に真性ポリシリコンを充填して、プロセスのもっと後でこの領域でのシリサイド形成を最大にすることである。別個の独立したゲート・コンタクトが望ましい場合には、随意に、側壁スペーサを所定の位置に残すことができる。それから、熱成長酸化物の２つの層で止まるＣＭＰプロセスを使用して、真性ポリシリコンを平坦化する。除去する過剰な真性ポリシリコンが非常に少ないので、この平坦化プロセスは、高い選択性を必要としない。それから、２つのゲートの露出熱成長酸化物を同様な平坦化プロセスを使用して除去する。再び、この加工ステップに高い選択性は必要とされない。
【００５０】
ここで図２３に注意を向けると、側壁スペーサ３０２の残っている部分が除去され、それからスペーサが真性ポリシリコン２３０で充填された後のウェーハ部２００が示される。そして、図２４は、過剰なポリシリコン２３０および熱成長酸化物２２０および２２８がＣＭＰプロセスで除去された後のウェーハ部２００を示す。これによって、真性ポリシリコンの小さな部分２３０だけが、最初に形成された側壁スペーサの位置に残される。この部分の真性ポリシリコン２３０によって、プロセスの流れのもっと後で、ｐ＋とｎ＋のポリシリコン・ゲートをつなぐシリサイド・ブリッジを形成することが可能になる。
【００５１】
方法３００に戻ると、残っているステップ３１６から３２６は、方法１００で説明したステップ１１６から１２６と全く同じである。再び、スペーサは今や反応性イオン・エッチングに一度だけさらされるので、方法３００は、トランジスタ本体を画定するために使用される側壁スペーサの侵蝕が最小限になるという利点を有する。その結果、この実施例で実現されるシリコン・エッチング・プロファイルは、非常に適切に制御される。
【００５２】
本発明の他の実施例では、本体厚さのばらつきによって通常生じる閾値電圧のばらつきを補償するステップが行われる。特に、閾値電圧は、少なくとも部分的に本体の厚さに依存している。上で説明したように、本体の厚さは、側壁の像転写中に本体を画定するように使用される側壁スペーサの厚さでほとんど決定される。一般に、側壁スペーサを形成するプロセスは、側壁スペーサの厚さに多少の変化をもたらすことがある。そのようなものとして、結果として得られるデバイスの閾値電圧に多少の変化があることがある。多くの場合、この閾値電圧変化は、許容可能な限界内にある。しかし、いくつかの場合、この変化を補償することが望ましいかもしれない。
【００５３】
この実施例では、厚さの違いを補償するために本体の一様なドーピングが行われる。本体厚さと関係して変化する密度を有する一様なドーパント量をもたらすドーピング方法とは対照的に、ドーピングを３次元の意味で一様にすることが、この実施例では一般的に望ましい。これは、本体に一定の一様なドーパント濃度密度を生じる打込みをすることで行われる。好ましくは、これは、本体の側面が露出されたときに、本体にいくつかの角度付き打込みすることで行われる。例えば、一方の側面が露出されたときに（図４に示すように）打込みを行い、さらに他方の側面が露出したときに（図７に示すように）第２の打込みを行うことができる。例えば、イオン打込みがウェーハ表面に対して４５°傾いた、したがって垂直フィンに対して４０°傾いた状態で、ゲート酸化直前に図４のシリコンの露出側壁に打ち込むことによって、一様なフィン・ドーピングを実現することができる。フィンの範囲全体にドーパント原子の一様な分布を作るように組み合わさるやり方で、様々なドーズ量の一連のエネルギーが使用されるかもしれない（図２５に示すように）。この場合、０．６ｋｅＶ、１．２ｋｅＶ、２．４ｋｅＶ、および９．６ｋｅＶの硼素エネルギーが、それぞれ２．１、４．４、９．３、１９．５および４０．８×１０１２原子／ｃｍ２のそれぞれのドーズ量でシリコン側壁中に打ち込まれた。
【００５４】
他の方法では、エッチング停止層およびマンドレル層の形成前に垂直打込みを行って、この一様な濃度が作られる。そのような打込みが行われ、これに広範囲なアニールが続いたとき、実質的に一様なドーピング濃度が実現される。さらに、多数の垂直打込みを使用して、この一様性を実現することができる。
【００５５】
これらの実施例全てで、ｐＦＥＴおよびｎＦＥＴは、別々にマスクしかつ打ち込む必要があり、ｐＦＥＴにリンまたは砒素が使用され、そしてｎＦＥＴには硼素が使用されるかもしれない。
【００５６】
本体ドーピングＮａを有する非対称ダブル・ゲートＦＥＴの閾値電圧（Ｖｔ）は、次式で与えられる。
【００５７】
【数１】
2004531085.tif 000003
ここで、εＳｉはシリコンの誘電率であり、Ｅｇはシリコンのバンドギャップ・エネルギー（≒１．１ｅＶ）であり、ＴＳｉは本体厚さであり、λは強いゲートに近接した表面の下のシリコン本体中の反転層の電荷重心の深さ（≒１ｎｍ）であり、Ｑｅは電子の電荷であり、Ｎａは本体（フィン）のドーピング密度であり、ψｍｓは形成された場合の反転層のフェルミ・レベルに対するゲート電極のフェルミ・レベルであり、そしてεＯＸはゲート誘電体の誘電率であり、Ｔｏｘｓはゲート電極のフェルミ・レベルが反転チャネル・キャリアにより引き付けられた状態にある絶縁体の厚さ（ｎＦＥＴのｎ＋電極、ｐＦＥＴのｐ＋電極）であり、Ｔｏｘｗはゲート電極のフェルミ・レベルが反転チャネル・キャリアに余り引き付けられない状態にある絶縁体の絶縁体厚さである（ｎＦＥＴのｐ＋電極、およびｐＦＥＴのｎ＋電極）。この式から数学的に示されることであるが、この式をＮａについて微分し、その導関数がゼロになる条件を解いて与えられるドーピングＮａを選ぶことで、ドーピングに対して比較的敏感でないＶｔが与えられる。明らかに、本体のドーピングＮａがほぼ式２であるように選ばれるとき、Ｖｔは、シリコン本体の厚さのばらつきに対して比較的敏感でない。
【００５８】
【数２】
2004531085.tif 000004
【００５９】
本体にいくつかの角度付き打込みを行うか、いくつかの垂直打込みを行うか、または広範囲なアニールを使用するかで、より一様なドーパント濃度密度が実現される。一様な密度を本体の厚さに関係なく有することで、異なる厚さに対して異なるドーピング総量になる。例えば、一様なドーピング濃度が作られるとき、より厚い本体はより薄い本体よりも大きなドーピング総量を有する。このドーピング量の変化で、異なる本体厚さが補償され、本体厚さの変化の結果として通常生じるかもしれない閾値電圧変化がより小さくなる。図２５に注意を向けると、通常の補償されないダブル・ゲート・トランジスタと、より一様なドーピング濃度を実現して閾値電圧ばらつきを補償したダブル・ゲート・トランジスタとについて、本体厚さ（ＴＳＩ）に対してプロットされた閾値電圧（ＶＴ）が、グラフに示される。
【００６０】
図示のように、本体が一様にドープされたダブル・ゲート・トランジスタの閾値電圧は、本体厚さの関数としてより小さな変化を示す。このように、本体の一様な濃度密度のドーピングは、通常閾値電圧に大きな影響を及ぼすかもしれない本体厚さのばらつきを補償するのに役立つ。
【００６１】
したがって、本発明は、改良されたデバイス性能および密度をもたらすダブル・ゲート・トランジスタおよびそれを形成する方法を提供する。本発明の好ましい実施例は、非対称ゲート・ドーピングを有するダブル・ゲート・トランジスタを使用し提供し、このダブル・ゲート・トランジスタでは、ダブル・ゲートの一方が縮退したｎ型にドープされ、他方が縮退したｐ型にドープされる。ゲートの一方をｎ型にドープし、他方をｐ型にドープすることで、結果として得られるデバイスの閾値電圧が改善される。特に、２つのゲートを非対称にドープすることで、結果として得られるトランジスタは、本体を適切にドープした場合、低電圧ＣＭＯＳ動作を可能にする範囲の閾値電圧を有することができる。
【００６２】
フィン型ダブル・ゲート電界効果トランジスタを使用する例示の実施例に関連して本発明を特に示しまた説明したが、当業者は認めるであろうが、好ましい実施例は、他の型のダブル・ゲート・トランジスタに適用することができ、また実施の細部の変化は本発明の精神および範囲から逸脱することなく行うことができる。例えば、また当業者は理解するであろうが、本発明は、異なる分離技術（例えば、ＬＯＣＯＳ、埋込み酸化物（ＲＯＸ）など）、ウェルおよび基板技術、ドーパントの型、エネルギーおよび種に応用することができる。また、理解されるであろうが、本発明の精神は、他の半導体技術（例えば、ＢｉＣＭＯＳ、バイポーラ、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・ゲルマニウム（ＳｉＧｅ））に応用することができる。
【図面の簡単な説明】
【００６３】
【図１】第１の製造方法を示す流れ図である。
【図２】製造中の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図３】製造中の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図４】製造中の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図５】製造中の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図６】製造中の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図７】製造中の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図８】製造中の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図９】製造中の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図１０】製造中の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図１１】製造中の例示のダブル・ゲート・トランジスタを示す透視図である。
【図１２】製造中の例示のダブル・ゲート・トランジスタを示す透視図である。
【図１３】製造中の例示のダブル・ゲート・トランジスタを示す透視図である。
【図１４】製造中の例示のダブル・ゲート・トランジスタを示す透視図である。
【図１５】製造中の例示のダブル・ゲート・トランジスタを示す透視図である。
【図１６】第２の製造方法を示す流れ図である。
【図１７】製造中の第２の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図１８】製造中の第２の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図１９】製造中の第２の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図２０】製造中の第２の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図２１】製造中の第２の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図２２】製造中の第２の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図２３】製造中の第２の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図２４】製造中の第２の例示のダブル・ゲート・トランジスタを示す断面側面図である。
【図２５】閾値電圧対本体厚さを示すグラフである。
【図１】
2004531085.tif 000008
【図２】
2004531085.tif 000009
【図３】
2004531085.tif 000010
【図４】
2004531085.tif 000011
【図５】
2004531085.tif 000012
【図６】
2004531085.tif 000013
【図７】
2004531085.tif 000014
【図８】
2004531085.tif 000015
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【手続補正書】
【提出日】平成15年10月15日(2003.10.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電界効果トランジスタを形成する方法であって、
ａ）シリコン・オン・インシュレータ基板を設ける（１０１）ステップであって、前記シリコン・オン・インシュレータ基板が埋め込まれた誘電体層の上にシリコン層を備えるものであるステップと、
ｂ）前記シリコン層の上にマンドレル層を形成し（２１２）、前記マンドレル層をパターン形成してマンドレル層端部を画定する（１０２）ステップと、
ｃ）前記マンドレル層端部を用いて前記シリコン層をパターン形成する（１０４）ステップであって、前記シリコン層をパターン形成することで第１の本体端部が与えられるステップと、
ｄ）前記第１の本体端部に第１のゲート誘電体を形成する（１０４）ステップと、
ｅ）前記第１の本体端部に近接して前記第１のゲート誘電体に第１のフェルミ・レベルの第１のゲート構造を与える（２１６）ステップと、
ｆ）前記マンドレル層をパターン形成して前記第１のゲート構造の第１の端部を露出させる（１０８）ステップと、
ｇ）前記第１のゲート構造の前記第１の端部に近接して側壁スペーサを形成する（２１４）ステップであって、前記側壁スペーサが第１の端部および第２の端部を有するものであるステップと、
ｈ）前記側壁スペーサの前記第２の端部を用いて前記シリコン層をパターン形成する（１１４）ステップであって、前記シリコン層をパターン形成することで第２の本体端部が与えられ、前記パターン形成されたシリコン層の前記第１および第２の本体端部がトランジスタ本体を画定するものであるステップと、
ｉ）前記第２の本体端部に第２のゲート誘電体を形成する（１１６）ステップと、
ｊ）前記第２の本体に近接して前記第２のゲート誘電体に第２のフェルミ・レベルの第２のゲート構造を与える（１１２）ステップとを備える方法。
【請求項２】
第１のフェルミ・レベルの前記第１のゲート構造がｐ型ポリシリコン材料を含み、第２のフェルミ・レベルの前記第２のゲート構造がｎ型ポリシリコン材料を含む、請求項１に記載の方法。
【請求項３】
第１のフェルミ・レベルの前記第１のゲート構造がｎ型ポリシリコン材料を含み、第２のフェルミ・レベルの前記第２のゲート構造がｐ型ポリシリコン材料を含む、請求項１に記載の方法。
【請求項４】
さらに、前記トランジスタ本体中に角度付き打込みを行って、前記トランジスタの本体中にソース／ドレイン打込み部を形成するステップを備える、請求項１に記載の方法。
【請求項５】
側壁スペーサの溝に側壁スペーサ材料を堆積するステップが、前記溝に側壁酸化物層を形成し、前記側壁酸化物層の上に窒化物層を形成し、さらに前記側壁スペーサ溝を酸化物の堆積で満たすことを備える、請求項１に記載の方法。
【請求項６】
さらに、前記トランジスタ本体中に実質的に一様なドーパント濃度密度を形成するステップを備える、請求項１に記載の方法。
【請求項７】
前記トランジスタ本体中に実質的に一様なドーパント濃度密度を形成する前記ステップが、前記本体中に複数の角度付き打込みを行うことを含む、請求項１に記載の方法。
【請求項８】
前記トランジスタ本体中に実質的に一様なドーパント濃度密度を形成する前記ステップが、前記第１の本体端部が露出しているときに第１の角度付き打込みを行い、さらに前記第２の本体端部が露出しているときに第２の角度付き打込みを行うこと含む、請求項６に記載の方法。
【請求項９】
前記第１の角度付き打込みが、前記シリコン・オン・インシュレータ基板に対してほぼ４５°の打込みを含み、さらに前記第２の角度付き打込みが、前記シリコン・オン・インシュレータ基板に対してほぼ４５°の打込みを含む、請求項８に記載の方法。
【請求項１０】
電界効果トランジスタを形成する方法であって、
ａ）シリコン・オン・インシュレータ基板を設けるステップ（１０１）であって、前記シリコン・オン・インシュレータ基板が埋め込まれた誘電体層の上にシリコン層を備えるものであるステップ（１０１）と、
ｂ）前記シリコン層の上にマンドレル層を形成（２１２）し、前記マンドレル層をパターン形成してマンドレル層端部を画定するステップ（１０２）と、
ｃ）前記マンドレル層端部を用いて前記シリコン層をパターン形成するステップ（１０４）であって、前記シリコン層をパターン形成することで第１の本体端部が与えられるステップと、
ｄ）前記第１の本体端部に第１のゲート誘電体を形成するステップ（１０４）と、
ｅ）前記第１の本体端部に近接して前記第１のゲート誘電体の上に第１のフェルミ・レベルの第１のゲート構造を与えるステップ（２１６）と、
ｆ）前記マンドレル層をパターン形成して前記第１のゲート構造の第１の端部を露出させるステップ（３０２）と、
ｈ）前記シリコン層をパターン形成することで第２の本体端部が与えられ、前記パターン形成されたシリコン層の前記第１および第２の本体端部がトランジスタ本体を画定するものであるステップと、
ｉ）前記第２の本体端部に第２のゲート誘電体を設けるステップ（１１６）と、
ｊ）前記第２の本体に近接して前記第２のゲート誘電体に第２のフェルミ・レベルの第２のゲート構造を与えるステップ（１１２）とを備える方法。
【請求項１１】
先行する請求項のいずれか一項に記載の方法を使用して製造される電界効果トランジスタ。
【請求項１２】
先行する請求項のいずれか一項に記載の方法を使用して製造されるダブル・ゲート電界効果トランジスタ。
【国際調査報告】
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