(57)【要約】本発明は、基体（１）を備え、該基体が第１および第２の種類の相互にスタックされている電極層（２，３）を有している電気的な多層素子に関する。電極層（２，３）は誘電体層（４）によって相互に分離されておりかつ少なくとも１つの容量（Ｃ１，Ｃ２）を形成している。基体（１）は外部コンタクト（７）の２つの対（５，６）を有しており、該外部コンタクト対は基体（１）の相対向する側面（８）に配置されていて、それぞれの対（５，６）のうちそれぞれ１つの外部コンタクト（７）がそれぞれの側面（８）に存在しているようになっており、かつ対（５，６）にそれぞれ属する外部コンタクト（７）の直接接続が相互に交差するようになっている。外部コンタクト（７）の第１の対（５）は第１の種類の電極層（２）とコンタクト形成されておりかつ外部コンタクト（７）の第２の対（６）は第２の種類の電極層（３）とコンタクト形成されている。素子を通る外部コンタクト（７）のダイアゴナルフィードスルーは、小型化された構造形態を実現することができるという利点を有している。
2004516676.tif 000002
【特許請求の範囲】
【請求項１】
電気的な多層素子であって、
基体（１）を備え、該基体は第１および第２の種類の相互にスタックされている電極層（２，３）を有しており、該電極層は誘電体層（４）によって相互に分離されておりかつ少なくとも１つの容量（Ｃ１，Ｃ２）を形成し、
基体（１）は外部コンタクト（７）の２つの対（５，６）を有しており、該外部コンタクト対は基体（１）の相対向する側面（８）に配置されていて、それぞれの対（５，６）のうちそれぞれ１つの外部コンタクト（７）がそれぞれの側面（８）に存在しているようになっており、かつ対（５，６）にそれぞれ属する外部コンタクト（７）の直接接続が相互に交差するようになっており、
外部コンタクト（７）の第１の対（５）が第１の種類の電極層（２）とコンタクト形成されておりかつ外部コンタクト（７）の第２の対（６）が第２の種類の電極層（３）とコンタクト形成されており、
第１の種類の電極層（２）に、２つの外部コンタクト（７）を相互に接続する導電層（９）が含まれており、
第２の種類の電極層（３）に、１つの外部コンタクト（７）に接続されている導電層（１０）が含まれている
電気的な多層素子。
【請求項２】
外部コンタクト（７）は扁平な側面（８）に配置されている請求項１記載の素子。
【請求項３】
外部コンタクト（７）は、電極層（３）に平行に延在していない、基体（１）の側面であって、互いに最も僅かな距離を有している方の側面（８）に配置されている
請求項１または２記載の素子。
【請求項４】
誘電体層（４）の少なくとも１つは電圧に依存している抵抗を有するバリスタ層である
請求項１から３までのいずれか１項記載の素子。
【請求項５】
第２の種類の電極層（３）に、２つの外部コンタクト（７）を相互に接続する導電層（１０）が含まれている
請求項１から４までのいずれか１項記載の素子。
【請求項６】
第２の種類の電極層（３）に、２つの相互に離間配置されている導電層（１０）が含まれており、該導電層はそれぞれ１つの外部コンタクト（７）に接続されておりかつ２つの相互に分離されている容量（Ｃ１，Ｃ２）に属している
請求項１から４までのいずれか１項記載の素子。
【請求項７】
第１の種類の電極層（２）に、２つの相互に離間配置されている導電層（９，１１）が含まれており、該導電層はそれぞれ１つの外部コンタクト（７）に接続されておりかつ抵抗層（１２）によって互いに接続されている請求項１から６までのいずれか１項記載の素子。
【請求項８】
第１の種類の電極層（２）に、２つの外部コンタクト（７）を相互に接続する抵抗層が含まれている
請求項１から７までのいずれか１項記載の素子。
【請求項９】
基体（１）の表面に抵抗層（１３）が配置されており、該抵抗層は外部コンタクト（７）の第１の対を相互に接続する
請求項１から８までのいずれか１項記載の素子。
【請求項１０】
導電層（９，１０）および／または抵抗層（１２）は狭幅個所を備えている
請求項１から９までのいずれか１項記載の素子。
【請求項１１】
抵抗層（１２）はルテニウムを含んでいるペーストから製造されている
請求項１から１０までのいずれか１項記載の素子。
【請求項１２】
該素子は、セラミックグリーンシートを上下にスタックしたものを焼結することで製造されている
請求項１から１１までのいずれか１項記載の素子。
【請求項１３】
第１の種類の同じ電極層（２）は第２の種類の同じ電極層（３）と互いに交番的にスタックされている
請求項１から１２までのいずれか１項記載の素子。
【請求項１４】
外部コンタクト（７）は導電材料が被膜されているホイールを側面（８）に転動することによって製造されている
請求項１から１３までのいずれか１項記載の素子。
【請求項１５】
導電層（１０，１０１）の面積は相互に１０％より僅かだけ相異している
請求項７記載の素子。
【請求項１６】
導電層（１０，１０１）の面積は相互に２０％より僅かだけ相異している
請求項７記載の素子。
【請求項１７】
基体（１）の底面は２．５ｍｍ２より小さい
請求項１から１６までのいずれか１項記載の素子。
【請求項１８】
請求項１から１７までに記載の素子を備えた障害防止回路であって、
素子（１５）は同じ別の素子（１６）と一緒にプリント基板（１７）に配置されており、
外部コンタクト（７）を備えている、基体（１）の外面（８）は導体路（１８）に対して垂直であり、該導体路（１８）は３つの平行な直線に沿って延在しており、
かつそれぞれ２つの外部コンタクト（７）は２つの外側の直線に沿って配置されておりかつ４つの外部コンタクト（７）は内側の直線に沿って配置されている障害防止回路。
【請求項１９】
導体路（１８）はアース線路（１９）を有しており、該アース線路は３つの導体路（１８）の外側の縁に延在しておりかつ素子（１６，１７）内の２つの別の導体路（１８）と交差している
請求項１４記載の回路。
【発明の詳細な説明】
【０００１】
本発明は、基体を有しており、該基体が第１および第２の種類の相互にスタックされている電極層を有している電気的な多層素子に関する。電極層は誘電体層によって相互に分離されておりかつ少なくとも１つの容量を形成している。基体の側面に２対の外部コンタクトが配置されている。それぞれ１つの対に属している外部コンタクトの直接的な接続は相互に交差している。外部コンタクトの第１の対は第１の種類の電極層とコンタクト形成されておりかつ外部コンタクトの第２の対は第２の種類の電極層とコンタクト形成されている。
【０００２】
刊行物ＵＳ５８８９４４５号から、２つの端面および２つの幅広側にそれぞれ１つの外部コンタクトが配置されている、冒頭に述べた形式の素子が公知である。このような素子は当業者には「フィードスルー素子」という名前でも知られている。端面に配置されている外部コンタクトは基体を導電性のペーストに浸すことによって被着され、それ故に基体の端面上にキャップ形状に存在している。外部コンタクトの配置構成およびその製造の種類に基づいて公知の素子は、２．０ｍｍの長さおよび１．２５ｍｍの幅を有する寸法より小さくすることはできないという欠点を有している。すなわち、外部コンタクトは相互に最小間隔を有していて、表面電流による短絡の発生が防止されるようにしなければならない。
【０００３】
移動電話の今日のデザインでは、上に挙げた構造嵩より小さなものが必要なので、公知の素子はこの種の使用のために考えに入れることはできない。
【０００４】
更に、公知の素子の比較的大きな寸法は、そこから大きな寄生インダクタンスが生じ、それが、障害周波数を取り除くための障害防止素子として移動電話において使用される素子の減衰特性に不都合に作用する。
【０００５】
このような公知の素子は誘電体層にバリスタセラミックを使用することによってバリスタとして使用することができる。この場合も、素子の大きな寸法は、殊に寄生のインダクタンス並びに側縁のインパルスが急峻な場合の比較的高い端子電圧を考えると不都合なものとして作用する。
【０００６】
公知の素子は更に、外部コンタクトの被着のために、基体の４つの種々の側面が成膜されなければならず、このために例えば素子の転動のために相応に手間がかかることになる。
【０００７】
それ故に本発明の課題は、小型化可能でかつ容易に製造することができる冒頭に述べた形式の素子を提供することである。
【０００８】
この課題は本発明によれば、請求項１に記載の電気的な多層素子によって解決される。本発明の別の実施形態並びに本発明の多層素子を備えている障害防止回路はその他の請求項から読み取ることができる。
【０００９】
本発明は、基体を備え、該基体が第１および第２の種類の相互にスタックされている電極層を有しているという電気的な多層素子に係っている。更に、基体は電極層を相互に分離する誘電体層を有しており、これにより少なくとも１つの容量が形成される。基体の相対向する側面に、２対の外部コンタクトが配置されている。その際それぞれの対のうちそれぞれ１つの外部コンタクトがそれぞれの側面に存在している。更に外部コンタクトは、１つの対にそれぞれ属する外部コンタクトの直接的な接続が相互に交差するように配置されている。本発明に対して、直方体の基体を使用することができ、これにより外部コンタクトを直方体の隅の近傍に配置することによってほぼダイアゴナルなフィードスルーパスを実現することができる。
【００１０】
外部コンタクトの第１の対は第１の種類の電極層とコンタクト形成されている。相応に、外部コンタクトの第２の対は第２の種類の電極層にコンタクト形成されている。第１の種類の電極層に、２つの外部コンタクトを相互に接続する導電層が含まれている。更に、第２の種類の電極層には、外部コンタクトの１つに接続されている導電層が含まれている。
【００１１】
本発明の多層素子は、外部コンタクトは基体の側面の２つにしか配置されていないという利点を有している。これによりこれらは特別容易に製造可能である。というのは、素子は外部コンタクトを被着させるために僅か１回だけ回転させればいいからである。更に、本発明の多層素子は、外部コンタクトを基体の２つの相対向する側面に一層小さな構造形態が可能であるという利点を有している。このことは殊に、外部コンタクトが存在していない別の側面を外部コンタクト間のスペースホルダとして用いることができることから生じる。これにより、外部コンタクトは相互に申し分なく隔離されている。
【００１２】
構造嵩が小さくなれば寄生インダクタンスも小さくなると言う利点が得られ、これにより本発明の多層素子は障害防止素子としての使用のために一層良好な減衰特性を有してる。
【００１３】
更に誘電体層の１つがバリスタ層として実現されている場合には、更に、構成部品インダクタンスの低減により端子電圧が低減されるという利点が生じる。
【００１４】
本発明の特別有利な実施形態において、外部コンタクトは基体の扁平な側面に配置されている。この場合、外部コンタクトはペーストのプリントまたは別の適当な措置によって基体に特別容易に被着させることができる。殊にこの場合外部コンタクトは、導電性の材料で成膜されているホイールを扁平な側面に転動させることで簡単かつコスト面で有利に製造することができる。このような、外部コンタクトの簡単な製造手法により、別の利点が、すなわち空間的に正確に制限されたストラクチャを生成する可能性が提供され、これにより素子の一層の小型化が可能になる。
【００１５】
１つの底面と１つのカバー面を備え、これら面の一方がプリント基板へのマウントのために設けられている基体が使用される場合、外部コンタクトは特別有利には、互いに最も僅かな距離を有している方の、基体の側面に配置されるようにすることができる。直方体の形状の基体が使用される場合、それは外部コンタクトを支持している、直方体の広幅側ということになる。この種の素子は、インダクタンスが一段と低いという利点を有している。というのは、側面の相互距離が僅かなので短い電流パスが実現されることになるからである。
【００１６】
本発明の素子のこの種の形態は更に、基体を細めにかつ同時に長めにすることで高い容量を断念することなく一層低い寄生インダクタンスを実現することができるという利点を有している。
【００１７】
誘電体層の少なくとも１つは電圧に依存している抵抗を有するバリスタ層として実現することができる。この種の素子は、１つまたは２つのコンデンサが電圧に依存している抵抗（ＶＤＲ）と一緒に唯一の素子に集積されているという利点を有している。従って障害防止機能に対して付加的に、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）に対する防止機能も実現することができる。
【００１８】
誘電体層として例えばいわゆる“ＣＯＧ”セラミックを使用することができる。この種の材料は例えば（Ｓｍ，Ｂａ）ＮｄＴｉＯ３セラミックである。しかし“Ｘ７Ｒ”セラミックも、例えばドープされたチタン酸バリウムも考えられる。電圧に依存している抵抗を備えているバリスタ層として例えば、プラセジウムまたはビスマス酸化物が必要に応じてドープされている亜鉛酸化物セラミックも適している。
【００１９】
多層素子において唯一の容量が含まれている本発明の実施形態において、第２の種類の電極層は、それらが２つの外部コンタクトを相互に接続する導電層を含んでいるように構成されている。
【００２０】
別の実施形態において本発明の多層素子は２つの容量を含んでいるようにすることもでき、その際第２の種類の電極層に、２つの相互に離間配置されている導電層が含まれており、該導電層はそれぞれ１つの外部コンタクトに接続されておりかつ２つの相互に分離されている容量に属している。
【００２１】
本発明の素子が２つの容量を含んでいる場合には、第１の種類の電極層に、２つの相互に離間配置されている導電層が含まれており、該導電層はそれぞれ１つの外部コンタクトに接続されているようにすれば特別有利である。更に、相互に離間配置されている導電層は抵抗層によって互いに接続されている。これにより、２つの容量が、抵抗層によって実現されている抵抗によって相互に接続されているπ回路を実現することができる。この種のπ回路は改善された減衰特性を有しており、その際容量によって規定される２つの減衰周波数間に延在している周波数帯全体を減衰することができる。
【００２２】
この実施形態の変形形態において、第１の種類の電極層は、全体としても、２つの外部コンタクトを相互に接続する抵抗層として実現されているようにすることができる。
【００２３】
この実施形態の別の変形形態において、基体の表面に、第１の対の外部コンタクトを相互に接続する抵抗層が配置されるようにすることができる。
【００２４】
更に、導電層および／または抵抗層が少なくとも１つの狭幅個所を備えているようにすれば特別有利である。１つまたは複数の狭幅個所の形成によって、素子の電気的な特性の規定通りの設定を行うことができる。狭幅個所の形成によって設定することができるこの種の電気的な特性は例えば、インダクタンス、電気抵抗であるが、容量のこともある。これにより、減衰のために必要な、素子の共振曲線が適当な形にもっていかれる。
【００２５】
本発明の素子に場合によって含まれている抵抗層は有利には、ルテニウムを含んでいるペーストから製造することができる。通例、導電層の製造のために、銀ペーストが使用される。銀ペーストにルテニウムを添加することで電気的な抵抗が高められるが、ルテニウムはペースト中の銀の有利な特性を大幅に損なうものではない。
【００２６】
本発明の素子は特別有利には、セラミックグリーンシートを上下にスタックしたものを焼結して製造することができる。これにより、非常に迅速かつ簡単に大量に製造することができるモノリシックな、コンパクトな素子が生じる。
【００２７】
本発明の別の有利な実施形態において、第１の種類の同じ電極層が第２の種類の同じ電極層と互いに交番的にスタックされている。このような簡単なデザインの素子は、容易に実現することができるという利点を有している。電極層を交番的にスタックすることによって、入り組みあっているコム形状のストラクチャが生じ、これらは並列接続されている容量を形成している。これにより、素子の外寸が非常に小さくとも最大の容量を実現することができる。
【００２８】
第１の種類および第２の種類の電極層の導電層の面積は相互に１０％より僅かだけ相異しているようにすることができ、これにより２つの近似的に同じ容量を有する多層素子を実現することができる。
【００２９】
しかし第１の種類の電極層における導電層の面積が相互に２０％より多く相異しているようにすることで、異なった容量を有する素子を実現することもできる。このことは、容量の大きさは実質的にコンデンサの電極の面積によって予め決まってくると言うことから生じる。
【００３０】
本発明の素子は殊に、小型化された形態において実現されるようにすることができ、その際基体の底面は２．５ｍｍ２より小さい。この種の底面は例えば、長さが１．２５ｍｍでありかつ幅が１．０ｍｍである基体の構造形態によって実現されよう。
【００３１】
更に本発明は、素子が同じ別の素子と一緒にプリント基板に配置されているという、本発明の素子を備えた障害防止回路を提供する。外部コンタクトを備えている、素子の基体の外面はプリント基板の導体路に対して垂直であり、導体路は３つの平行な直線に沿って延在している。外部コンタクトのそれぞれ２つは、２つの外側の直線に沿って配置されておりかつ４つの外部コンタクトは内側の直線に沿って配置されている。これにより、著しく僅かなスペースしか要求しないで２つの導体の障害防止を可能にする非常にコンパクトな配置構成が生じる。
【００３２】
本発明の障害防止回路の別の有利な実施形態において、導体路はアース線路を有しており、該アース線路はそれぞれ、３つの導体路の外側の縁に延在しておりかつ素子内の２つの別の導体路と交差している。この種の回路は、アースが外側から別の側に導かれかつこれにより容易にかつ非常に僅かな所要スペースで例えばシールドされたコネクタのアース接続端子に接続することができるという利点を有している。
【００３３】
次に本発明を図示の実施例および対応図を用いて詳細に説明する：
図１は、本発明の素子の一例を縦方向に切断したて見ており、
図２は、本発明の素子の一例を図１のＤ−Ｄに沿って切断して見ており、
図３は、本発明の素子の一例を図１のＦ−Ｆに沿って切断して見ており、
図４は、図１の素子の別の実施例をＦ−Ｆに沿って切断して見ており、
図５は、図１の素子の別の実施例をＦ−Ｆに沿って切断して見ており、
図６は、図１に図示の素子の等価回路を略示し、
図７は、別の本発明の素子の一例を縦方向に切断して見ており、
図８は、図７の素子をＥ−Ｅに沿って切断して見ており、
図９は、図７の素子の別の実施例をＥ−Ｅに沿って切断して見ており、
図１０は、図７の素子の等価回路を略示し、
図１１は、図７の素子をＤ−Ｄに沿って切断して見ており、
図１２は、図７の素子の別の実施例をＤ−Ｄに沿って切断して見ており、
図１３は、図７および図１１の素子の等価回路を略示し、
図１４は、図７および図１１の別の素子の等価回路を略示し、
図１５は、図１４の素子の減衰特性を略示し、
図１６は、本発明の障害防止回路の一例を平面にて略示している。
【００３４】
図３，４，５，８，９，１１および１２の参照番号を付されていないエレメントは図２のエレメントに相応している。
【００３５】
図１には、基体１と、第１の種類の電極層２と、第２の種類の電極層３とを備えている本発明の素子が縦方向に切断されて示されている。第１の種類の電極層２は第２の種類の電極層３と交番的にスタックされている。電極層２，３間に誘電体層４が配置されている。素子の縁部に適当に配線することで、部分コンデンサの並列回路が実現され、これにより比較的高い容量を有するコンデンサが生じる。
【００３６】
図２には図１のＤ−Ｄの切断面が示されている。第１の種類の電極層２は導電層９を有している。この導電層は外部コンタクト７の第１の対５を相互に導電接続する。基体１の２つの相対向している側面８に外部コンタクト７が配置されている。４つの外部コンタクト７は対５，６にまとめられており、その際それぞれの対５，６のうちそれぞれの側面８に外部コンタクト７が配置されている。
【００３７】
図３には図１のＦ−Ｆの切断面が示されている。図３に図示の、第２の種類の電極層３は導電層１０を含んでおり、この層は外部コンタクトの第２の対６を相互に接続する。図３に図示のその他のエレメントは図２に図示のエレメントに相応している。
【００３８】
図４には図１の変形例がＦ−Ｆの切断面で示されている。図４に図示の、第２種類の電極層３は、ほぼ真ん中に配置されている狭くなった個所１４を持った導電層１０を有している。
【００３９】
図５には図１の別の変形例がＦ−Ｆの切断面で示されている。図５に図示の、第２種類の電極層３は、２つの狭くなった個所１４を持った導電層１０を有している。
【００４０】
図６には、図１，図２および図３に示されているように構成されている素子に対する等価回路が略示されている。電極層は、外部コンタクトを用いて実現される並列回路を通って１つのコンデンサＣ１にまとめられる。図６の接続端子Ａ１ないしＡ４は次のように図２の外部接続端子７に対応付けられる：Ａ１は左上の外部コンタクトに相応する。Ａ２は左下の外部コンタクトに相応する。Ａ３は右上の外部コンタクトに相応する。Ａ４は右下の外部コンタクトに相応する。
【００４１】
図７には、２つの容量を有する別の本発明の素子が縦断面略図にて例示されている。図示のエレメントは図１のエレメントに相応している。図１とは異なって、電極層２，３の導電層は異なった形状を有している。
【００４２】
例えば第１の種類の電極層２は図２の断面Ｄ−Ｄで切断して見ているように実現されていてよい。図２に図示の導電層９も抵抗ペーストから成る層であってよい。
【００４３】
図８には図７の線Ｅ−Ｅに沿って見た断面が略示されている。図８に図示の、第２の種類の電極層３は導電層１０および導電層１０１を有してる。これらはそれぞれ、外部コンタクト７の第２の対５の外部コンタクト７と導電接続されている。第２の種類の電極層３を図８に示すように構成することによって、２つの容量を有する素子を実現することができる。その際導電層１０および１０１は異なっている容量に属している。導電層１０および１０１は大体同じ面積を有しているので、両方の容量はおおよそ同じ大きさを有していることになる。
【００４４】
図９に図７の変形例であって、図７の線Ｅ−Ｅに沿って見た断面が略示されている。図９に図示の、第２の種類の電極層３は導電層１０および導電層１０１を有しており、これらはそれぞれ、外部コンタクトの第１の対に接続されている。導電層１０および１０１は著しく異なった面積を有しているので、２つの異なった容量を有する多層素子を実現することができる。
【００４５】
図１０には図７の素子の等価回路が簡単に例示されている。２つの容量Ｃ１およびＣ２は相互に並列に接続されている。接続端子Ａ１ないしＡ４の対応は、図６において説明したものと同じ仕方において行える。
【００４６】
図１１には図７の変形例をＤ−Ｄに沿って切断してみた断面が示されている。図１１に図示の、第１の種類の電極層２は、外部コンタクト７の第１の対５の外部コンタクト７に接続されている導電層９を有している。更に、第２の種類の電極層２は第１の対５の別の外部コンタクト７に接続されている導電層１１を有している。導電層９，１１は抵抗層１２によって相互に接続されている。抵抗層１２によって、図１３に図示されているように、２つの容量Ｃ１およびＣ２が抵抗Ｒを通して相互に接続されているπ回路が実現される。
【００４７】
図１２には図７の別の変形例をＤ−Ｄに沿って切断してみた断面が示されている。図１２に図示の、第１の種類の電極層２は、外部コンタクト７の第１の対５の外部コンタクト７を相互に接続している抵抗層１３を有している。図１１に図示の、第１の種類の電極層２の配置とは異なって、ここでは導電層は完全に省略される。図１２のものでも、２つの容量を相互に接続する抵抗を有するπフィルタが実現される。
【００４８】
図１２には図７の素子が平面にて示されている。基体１の上側に、外部コンタクト７の第１の対５を相互に接続する抵抗層１３が配置されている。図１１に対する図１２に図示の変形例は、素子の内部に付着される抵抗ペーストと同様に、図１３のπフィルタを実現するために使用することができる。
【００４９】
図１４には、図７，図１１および図９に従って実現されている本発明の素子に対する等価回路が略示されている。更に、誘電体層の１つはバリスタ層として実現されている。素子の相応の形態によって、Ｃ１＝６０ｐＦおよびＣ２＝２５ｐＦであるように実現することができる。更に抵抗Ｒは１０Ωに選択された。
【００５０】
図１５には、図１４に図示の素子の挿入損が示されている。挿入損Ｓは周波数ｆに関して図示されている。２つの容量Ｃ１，Ｃ２によって決められる共振周波数ｆ１，ｆ２は高められた減衰を示している。共振周波数ｆ１，ｆ２の間にも、素子はπ回路を実現する抵抗Ｒに基づいて非常に良好な減衰を有しており、これによりこの素子は、共振周波数ｆ１（Ｃ１に属している）とｆ２（Ｃ２に属している）との間にある周波数帯の障害防止のために適している。
【００５１】
容量Ｃ１およびＣ２はそれぞれ、図１５に示されている共振周波数ｆ１およびｆ２を定めている。
【００５２】
図１６には、本発明の障害防止回路が平面にて示されている。プリント基板１７には第１の本発明の素子１５および第２の本発明の素子１６が配置されている。素子１５，１６の外部コンタクト７は３つの平行に走っている直線に沿って配置されている。２つの外部コンタクト７はそれぞれ外側の直線に沿って配置されている。４つの外部コンタクト７は真ん中の直線に沿って配置されている。直線に沿ってプリント基板１７上を導体路１８が延在している。左側では下側の導体路１８が、右側では上側の導体路１８がアース線路１９として実現されている。素子１５，１６においてアース線路１９は２つの別の導体路１８と交差している。図１６に図示の配置構成は、それが非常にコンパクトでありかつアース線路１９をそれぞれ、導体路１８の群の縁部にガイドすることができるという利点を有している。
【００５３】
本発明は、図示の実施例に制限されず、請求項１による一般的な形において規定される。
【図面の簡単な説明】
【図１】
本発明の素子の一例の縦断面略図である。
【図２】
本発明の素子の一例を図１のＤ−Ｄに沿って切断して見た略図である。
【図３】
本発明の素子の一例を図１のＦ−Ｆに沿って切断して見た略図である。
【図４】
図１の素子の別の実施例をＦ−Ｆに沿って切断して見た略図である。
【図５】
図１の素子の別の実施例をＦ−Ｆに沿って切断して見た略図である。
【図６】
図１に図示の素子に対する等価回路図である。
【図７】
別の本発明の素子の一例の縦断面略図である。
【図８】
図７の素子をＥ−Ｅに沿って切断して見た略図である。
【図９】
図７の素子の別の実施例をＥ−Ｅに沿って切断して見た略図である。
【図１０】
図７の素子の等価回路図である。
【図１１】
図７の素子をＤ−Ｄに沿って切断して見た略図である。
【図１２】
図７の素子の別の実施例をＤ−Ｄに沿って切断して見た略図である。
【図１３】
図７および図１１の素子の等価回路である。
【図１４】
図７および図１１の別の素子の等価回路である。
【図１５】
図１４の素子の減衰特性の略図である。
【図１６】
本発明の障害防止回路の一例の平面略図である。
【国際公開パンフレット】
2004516676.tif 000003
2004516676.tif 000004
2004516676.tif 000005
2004516676.tif 000006
2004516676.tif 000007
2004516676.tif 000008
2004516676.tif 000009
2004516676.tif 000010
2004516676.tif 000011
2004516676.tif 000012
2004516676.tif 000013
2004516676.tif 000014
2004516676.tif 000015
2004516676.tif 000016
2004516676.tif 000017
2004516676.tif 000018
2004516676.tif 000019
2004516676.tif 000020
2004516676.tif 000021
2004516676.tif 000022
2004516676.tif 000023
2004516676.tif 000024
2004516676.tif 000025
2004516676.tif 000026
2004516676.tif 000027
【国際調査報告】
2004516676.tif 000028
2004516676.tif 000029
2004516676.tif 000030
2004516676.tif 000031
2004516676.tif 000032
2004516676.tif 000033