(57)【要約】マルチチャンネル回路（１）は、複数のオンチップチャンネル（ＣＨ１からＣＨ４）を備えていて、それらの各々は、インターフェース及び制御論理回路（１１）の制御下で、互いに別々に、デジタルデータをアナログ出力信号に変換するためのＤＡＣ（３）を備えている。ＤＡＣ（３）からのアナログ出力信号は、それぞれのチャンネル（ＣＨ１からＣＨ４）の出力端子（７）に出力される。デジタル入力データと、ＤＡＣ（３）内のデジタルデータの変換を制御するための制御及びアドレス信号とが、Ｉ／Ｏポート（１０）を通して、インターフェース及び制御論理回路（１１）に入力される。ＤＡＣレジスタ（９）が、それぞれのチャンネル（ＣＨ１からＣＨ４）に設けられていて、対応するＤＡＣ（３）で変換されるべきデジタルワードを格納する。アナログ入力端子（２０）が設けられていて、アナログ入力信号、例えば、ＤＡＣ（３）からの出力信号によって制御可能な外部システムからのアナログ信号を受信する。マルチプレクサ（１５）は、インターフェース及び制御論理回路（１１）の制御下で操作可能であり、ＤＡＣ（３）からのアナログ出力信号と、アナログ入力端子（２０）からのアナログ入力信号とを、監視出力端子（１６）に、選択的かつ順次的に加えて、ＤＡＣ（３）からのアナログ出力信号と、アナログ入力端子（２０）上のアナログ入力とを別々に監視することを容易にする。
2006509441.tif 000002
【特許請求の範囲】
【請求項１】
マルチチャンネル集積回路において、複数のオンチップチャンネルと、各々がアナログ出力を有している、各チャンネルに設置されたデジタル−アナログ変換器（ＤＡＣ）と、デジタルデータを受信するためのオンチップデジタル入力ポートと、前記デジタル入力ポートからデジタルデータを受信して、このデジタルデータをアナログ出力信号に変換するためのＤＡＣに選択的に加えるオンチップインターフェース及び制御論理回路とを備えていて、オンチップ監視出力端子が設けられ、オンチップスイッチネットワークが、前記オンチップ監視出力端子と、ＤＡＣのうちの少なくともいくつかのアナログ出力とに接続され、前記スイッチネットワークは、前記インターフェース及び制御論理回路の制御下で操作可能であり、ＤＡＣのうちの少なくともいくつかからのアナログ出力信号を監視出力端子に選択的に切り換えて、その外部監視を容易にすることを特徴とするマルチチャンネル集積回路。
【請求項２】
各ＤＡＣのアナログ出力は、スイッチネットワークに接続されていることを特徴とする請求項１に記載のマルチチャンネル集積回路。
【請求項３】
前記複数のオンチップチャンネルのうちの各オンチップチャンネルは、対応するオンチップアナログ出力端子で終端していて、対応するＤＡＣからのアナログ出力信号を出力することを特徴とする請求項１または２に記載のマルチチャンネル集積回路。
【請求項４】
少なくとも１つのオンチップアナログ入力端子が、対応するアナログ入力信号を受信するために設けられ、各アナログ入力端子は、スイッチネットワークに接続され、このスイッチネットワークは、インターフェース及び制御論理回路の制御下で操作可能であり、各アナログ入力信号を監視出力端子に選択的に切り換えることを特徴とする請求項１から３のうちのいずれか一項に記載のマルチチャンネル集積回路。
【請求項５】
複数のアナログ入力端子が設けられていて、その各々は、それぞれのアナログ入力信号を受信するためのスイッチネットワークに接続されていることを特徴とする請求項４に記載のマルチチャンネル集積回路。
【請求項６】
前記スイッチネットワークは、インターフェース及び制御論理回路の制御下で操作され、ＤＡＣからのアナログ出力信号と、アナログ入力端子からのアナログ入力信号とを監視出力端子に順次的に切り換えることを特徴とする請求項４または５に記載のマルチチャンネル集積回路。
【請求項７】
前記インターフェース及び制御論理回路は、外部で生成されて、入力ポートを通して加えられる、スイッチネットワークを操作するための制御信号に応答することを特徴とする請求項１から６のうちのいずれか一項に記載のマルチチャンネル集積回路。
【請求項８】
前記スイッチネットワークは、マルチプレクサであることを特徴とする請求項１から７のうちのいずれか一項に記載のマルチチャンネル集積回路。
【請求項９】
ＤＡＣレジスタが、各オンチップチャンネルに設置されていて、インターフェース及び制御論理回路の制御下で、入力ポートからデジタルデータワードを順次的に受信し、その変換のために対応するＤＡＣにロードすることを特徴とする請求項１から８のうちのいずれか一項に記載のマルチチャンネル集積回路。
【請求項１０】
それぞれのＤＡＣのうちの少なくともいくつかに対応する校正コードレジスタが設けられ、それぞれの校正コードを格納して、対応するＤＡＣにおけるオフセット誤差を校正し、かつ、対応する加算手段が設けられ、校正コードを、対応するＤＡＣによって変換されるべきデジタルデータワードに加えることを特徴とする請求項１から９のうちのいずれか一項に記載のマルチチャンネル集積回路。
【請求項１１】
各校正コードレジスタは、プログラム可能であることを特徴とする請求項１０に記載のマルチチャンネル集積回路。
【請求項１２】
マルチチャンネル集積回路のそれぞれのオンチップチャンネルに設置された複数のオンチップＤＡＣのうちの少なくともいくつかからの、それぞれのアナログ出力信号を監視するための方法において、集積回路内にオンチップ監視出力端子を設けて、ＤＡＣのうちの少なくともいくつかからのアナログ出力信号を順次的に監視するステップと、オンチップスイッチネットワークを設けて、複数のＤＡＣのうちの少なくともいくつかのアナログ出力を監視出力端子に選択的に接続し、複数のＤＡＣからのアナログ出力信号を監視出力端子に選択的に加えるステップと、オンチップインターフェース及び制御論理回路を設けて、スイッチネットワークを制御し、アナログ出力信号を監視出力端子に選択的に切り換えるステップと、監視出力端子からアナログ出力信号を読み出すステップとを有していることを特徴とする方法。
【請求項１３】
オンチップ入力ポートが設けられていて、外部で生成された制御信号をインターフェース及び制御論理回路に入力し、スイッチネットワークの動作を制御することを特徴とする請求項１２に記載の方法。
【請求項１４】
少なくとも１つのオンチップアナログ入力端子を設けて、対応するアナログ入力信号を受信するステップと、各アナログ入力端子をスイッチネットワークに接続するステップと、インターフェース及び制御論理回路の制御下でスイッチネットワークを操作して、各アナログ入力端子のアナログ入力信号を、その監視のための監視出力端子に、選択的に切り換えるステップとを更に有していることを特徴とする請求項１２または１３に記載の方法。
【請求項１５】
複数のアナログ入力端子が設けられていて、それぞれのアナログ入力信号を受信することを特徴とする請求項１４に記載の方法。
【請求項１６】
それぞれのＤＡＣからのアナログ出力信号と、それぞれのアナログ入力端子からのアナログ入力信号とが、スイッチネットワークによって監視出力端子に順次的に切り換えられることを特徴とする請求項１４または１５に記載の方法。
【請求項１７】
アナログ入力信号をそれぞれのアナログ入力端子に加えるステップを更に有していることを特徴とする請求項１４から１６のうちのいずれか一項に記載の方法。
【請求項１８】
複数のオンチップアナログ出力端子が設けられていて、１つのオンチップアナログ出力端子は、各オンチップチャンネルに対して設けられていて、それぞれのＤＡＣのアナログ出力信号を互いに別々に出力することを特徴とする請求項１２から１７のうちのいずれか一項に記載の方法。
【請求項１９】
インターフェース及び制御論理回路の制御下で、デジタルデータを、オンチップデジタル入力ポートを通して、それぞれのＤＡＣに選択的に加えて、それをアナログ出力信号に変換するステップを更に有していることを特徴とする請求項１２から１８のうちのいずれか一項に記載の方法。
【請求項２０】
それぞれのＤＡＣのうちの少なくともいくつかに対応する校正コードレジスタを設けて、それぞれの校正コードを格納し、対応するＤＡＣにおけるオフセット誤差を校正するステップと、対応する加算手段を設けて、校正コードを、対応するＤＡＣによって変換されるべきデジタルデータワードに加えるステップとを更に有していることを特徴とする請求項１２から１９のうちのいずれか一項に記載の方法。
【請求項２１】
各校正コードレジスタは、プログラム可能であることを特徴とする請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチチャンネル集積回路に関し、特に、複数のＤＡＣを備えていて、１つのＤＡＣが各チャンネルに設けられているマルチチャンネル集積回路に関する。本発明は、また、マルチチャネル集積回路のＤＡＣの出力を監視するための方法に関する。
【背景技術】
【０００２】
１つ以上の供給源からのデジタルデータをアナログ出力信号に変換するためには、一般に、複数のＤＡＣを備えていて、１つのＤＡＣが各チャンネルに設置されているマルチチャンネル集積回路が用いられる。一般に、それぞれのＤＡＣからのアナログ出力信号は、対応する出力端子に供給され、それぞれのアナログ出力信号は、アナログ出力端子から読み出すことができ、または更なる処理のために、他のアナログ回路に加えることができる。一般に、それぞれのＤＡＣからのアナログ出力信号のうちのいくつかまたは全てを監視することは望ましく、また、多くの場合、それぞれのＤＡＣのうちのいくつかまたは全てからのアナログ出力信号を基準信号と比較して、例えば、それぞれのＤＡＣによって出力されているアナログ出力信号が、あるレベル、例えば、アナログ出力信号が生成されるデジタルワードの値に対応する電圧レベルまたは電流レベルであるかどうかを判定することは、望ましいどころか、必要である。このためには、一般に、適切な監視回路をアナログ出力端子の各々に接続して、出力端子上のアナログ出力信号を順次的に読み出すことが必要である。アナログ出力信号が基準信号と比較されるべきである場合には、監視回路からの信号は、適切な比較回路によって読まれなければならず、この比較回路は、更に、対応する基準信号を読んで、アナログ出力信号を基準信号と比較しなければならない。このような方法は、それぞれのＤＡＣのアナログ出力信号を監視するためには、厄介で、不便であるどころか、正確な比較がなされることの役に立たない。なぜなら、それぞれの出力端子に追加の接続がなされなければならない場合には、電圧降下が起こる可能性があるからである。加えて、出力端子と監視回路間に線間電圧降下(line voltage drops)が起こる可能性もある。これは望ましくない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、この問題を克服する、複数のＤＡＣを備えているマルチチャンネル集積回路が必要であり、かつ、同様にこれらの問題を克服する、マルチチャンネル集積回路のＤＡＣの出力を監視するための方法も必要である。
【０００４】
本発明は、このようなマルチチャンネル集積回路を提供することを目的とし、かつ、これらの問題を克服する、マルチチャンネル集積回路の複数のＤＡＣからのアナログ出力信号を監視するための方法を提供することも目的とする。
【課題を解決するための手段】
【０００５】
本発明によれば、以下のものを備えたマルチチャンネル集積回路が提供される。
複数のオンチップチャンネルと、
各チャンネルに設置されていて、各々がアナログ出力を有しているデジタル−アナログ変換器（ＤＡＣ）と、
デジタルデータを受信するためのオンチップデジタル入力ポートと、
デジタル入力ポートからデジタルデータを受信して、このデジタルデータをアナログ出力信号に変換するためのＤＡＣに選択的に加えるオンチップインターフェース及び制御論理回路と、
オンチップ監視出力端子と、
オンチップ監視出力端子およびＤＡＣのうちの少なくともいくつかのアナログ出力に接続されたオンチップスイッチネットワークとを備えていて、スイッチネットワークは、インターフェース及び制御論理回路の制御下で操作可能であり、ＤＡＣのうちの少なくともいくつかからのアナログ出力信号を監視出力端子に選択的に切り換えて、その外部監視を容易にする。
【０００６】
本発明の一実施形態において、各ＤＡＣのアナログ出力は、スイッチネットワークに接続されている。好ましくは、複数のオンチップチャンネルのうちの各オンチップチャンネルは、対応するオンチップアナログ出力端子で終端していて、対応するＤＡＣからのアナログ出力信号を出力する。
【０００７】
本発明の他の実施形態では、少なくとも１つのオンチップアナログ入力端子が、対応するアナログ入力信号を受信するために設けられ、各アナログ入力端子は、スイッチネットワークに接続され、このスイッチネットワークは、インターフェース及び制御論理回路の制御下で操作可能であり、各アナログ入力信号を監視出力端子に選択的に切り換える。好ましくは、複数のアナログ入力端子が設けられていて、その各々は、それぞれのアナログ入力信号を受信するためのスイッチネットワークに接続されている。
【０００８】
有益にも、前記スイッチネットワークは、インターフェース及び制御論理回路の制御下で操作され、ＤＡＣからのアナログ出力信号と、アナログ入力端子からのアナログ入力信号とを監視出力端子に順次的に切り換える。
【０００９】
本発明の一実施形態において、前記インターフェース及び制御論理回路は、外部で生成されて、入力ポートを通して加えられる、スイッチネットワークを操作するための制御信号に応答する。
【００１０】
本発明の他の実施形態では、前記スイッチネットワークは、マルチプレクサである。
【００１１】
本発明の更なる実施形態では、ＤＡＣレジスタが、各オンチップチャンネルに設置されていて、インターフェース及び制御論理回路の制御下で、入力ポートからデジタルデータワードを順次的に受信し、その変換のために対応するＤＡＣにロードする。
【００１２】
本発明の一実施形態において、それぞれのＤＡＣのうちの少なくともいくつかに対応する校正コードレジスタが設けられ、それぞれの校正コードを格納して、対応するＤＡＣにおけるオフセット誤差を校正し、かつ、対応する加算手段が設けられ、校正コードを、対応するＤＡＣによって変換されるべきデジタルデータワードに加える。好ましくは、各校正コードレジスタは、プログラム可能である。
【００１３】
加えて、本発明は、以下のような方法を提供する。マルチチャンネル集積回路のそれぞれのオンチップチャンネルに設置された複数のオンチップＤＡＣのうちの少なくともいくつかからの、それぞれのアナログ出力信号を監視するための方法において、
集積回路内にオンチップ監視出力端子を設けて、ＤＡＣのうちの少なくともいくつかからのアナログ出力信号を順次的に監視するステップと、
オンチップスイッチネットワークを設けて、複数のＤＡＣのうちの少なくともいくつかのアナログ出力を監視出力端子に選択的に接続し、複数のＤＡＣからのアナログ出力信号を監視出力端子に選択的に加えるステップと、
オンチップインターフェース及び制御論理回路を設けて、スイッチネットワークを制御し、アナログ出力信号を監視出力端子に選択的に切り換えるステップと、
監視出力端子からアナログ出力信号を読み出すステップとを有している。
【００１４】
本発明の一実施形態において、オンチップ入力ポートが設けられていて、外部で生成された制御信号をインターフェース及び制御論理回路に入力し、スイッチネットワークの動作を制御する。
【００１５】
本発明の他の実施形態では、少なくとも１つのオンチップアナログ入力端子を設けて、対応するアナログ入力信号を受信するステップと、各アナログ入力端子をスイッチネットワークに接続するステップと、インターフェース及び制御論理回路の制御下でスイッチネットワークを操作して、各アナログ入力端子のアナログ入力信号を、その監視のための監視出力端子に、選択的に切り換えるステップとを更に有している。好ましくは、複数のアナログ入力端子が設けられていて、それぞれのアナログ入力信号を受信する。
【００１６】
本発明の一実施形態において、それぞれのＤＡＣからのアナログ出力信号と、それぞれのアナログ入力端子からのアナログ入力信号とが、スイッチネットワークによって監視出力端子に順次的に切り換えられる。
【００１７】
本発明の他の実施形態では、アナログ入力信号をそれぞれのアナログ入力端子に加えるステップを更に有している。
【００１８】
好ましくは、複数のオンチップアナログ出力端子が設けられていて、１つのオンチップアナログ出力端子は、各オンチップチャンネルに対して設けられていて、それぞれのＤＡＣのアナログ出力信号を互いに別々に出力する。
【００１９】
本発明の一実施形態において、インターフェース及び制御論理回路の制御下で、デジタルデータを、オンチップデジタル入力ポートを通して、それぞれのＤＡＣに選択的に加えて、それをアナログ出力信号に変換するステップを更に有している。
【００２０】
本発明の更なる実施形態では、それぞれのＤＡＣのうちの少なくともいくつかに対応する校正コードレジスタを設けて、それぞれの校正コードを格納し、対応するＤＡＣにおけるオフセット誤差を校正するステップと、対応する加算手段を設けて、校正コードを、対応するＤＡＣによって変換されるべきデジタルデータワードに加えるステップとを更に有している。好ましくは、各校正コードレジスタは、プログラム可能である。
【発明の効果】
【００２１】
本発明によるマルチチャネル集積回路の利点は多い。マルチチャンネル回路の特に重要な利点は、それぞれのＤＡＣからのアナログ出力信号を、それぞれのオンチップチャンネルのアナログ出力端子上の信号とは無関係に、個々に監視可能であることである。これは、マルチチャンネル回路によるデジタルデータのアナログ信号への変換に影響を及ぼすことなく、ＤＡＣのアナログ出力信号の選択的な監視を可能にする。本発明の更なる利点は、オンチップアナログ入力端子が設けられて、それぞれのアナログ入力信号を受信する場合に達成される。これは、それぞれのアナログ入力端子に加えられるアナログ入力信号を、監視出力端子に選択的に切り換えて、個々にそれを監視することを可能にする。スイッチネットワークに接続されるアナログ入力端子を設けることは、特に有益であり、その中で、外部システムからのアナログ応答信号が、アナログ入力端子に加えられてもよく、前記外部システムは、例えば、ＤＡＣからの出力信号によって制御されてもよい。アナログ入力端子上のアナログ応答信号は、それから、適切な監視回路による監視のために、選択的に監視出力端子に切り換えられる。前記監視回路は、一般に、アナログ応答信号を分析するためにマイクロプロセッサを備えている。監視回路のマイクロプロセッサは、必要であれは、アナログ入力端子に加えられたアナログ応答信号に基づいて、マルチチャンネル集積回路のＤＡＣに、適切なデジタルコードを書き込んで、ＤＡＣのうちの１つ以上からのアナログ出力信号を変えることができる。
【００２２】
本発明およびその多くの利点は、添付の図面を参照して、単に例としてのみ与えられる、いくつかのその好ましい実施形態の以下の記載から直ちに明らかであろう。
【発明を実施するための最良の形態】
【００２３】
図面を参照し、最初に図１を参照すれば、本発明によるマルチチャンネル集積回路が示されていて、参照番号１によって示されている。マルチチャンネル集積回路１は、単一のチップ２上の集積回路として実現されていて、これはスタンドアロン集積回路であってもよいし、チップ２上のより大きい集積回路の一部を形成していて、それと接続していてもよい。マルチチャンネル回路１は、複数のオンチップチャンネルＣＨ１からＣＨＮを備えている。しかし、本発明のこの実施形態においては、４つのチャンネルＣＨ１からＣＨ４が示されている。ただし、言うまでもないが、いかなる数のチャンネルでも設けることができることは、当業者には直ちに明らかであろうし、マルチチャンネル回路１の典型的な実現において、４０個のチャンネルＣＨ１からＣＨ４０まで設けることができると考えられる。ＤＡＣ  ３は、それぞれのチャンネルＣＨ１からＣＨ４の中に設けられ、互いに別々に、デジタルデータをアナログ出力信号に変換する。アナログ出力信号は、それぞれのＤＡＣ  ３のアナログ出力５に供給され、その結果としてオンチップアナログ出力端子７に中継され、ここで対応するチャンネルＣＨ１からＣＨ４は終端する。便宜上、ＤＡＣ  ３は、ＤＡＣ１からＤＡＣ４として識別され、これはチャンネルＣＨ１からＣＨ４に対応する。対応するアナログ出力端子７上のそれぞれのＤＡＣ  ３からのアナログ出力信号は、そこから読み出すこともできるし、更なる処理のために他の適切な回路に加えることもできる。そして、このような更なる回路は、チップ２上の集積回路であってもよいし、チップ２の外部の回路であってもよい。ＤＡＣレジスタ９が、各チャンネルＣＨ１からＣＨ４内に設けられていて、対応するＤＡＣ  ３による変換のためのデジタルワードを順次的に受信する。それぞれのチャンネルＣＨ１からＣＨ４のＤＡＣレジスタ９は、ＤＡＣ  Ｒｅｇ  １からＤＡＣ  Ｒｅｇ  ４として識別され、チャンネルＣＨ１からＣＨ４に対応する。
【００２４】
オンチップＩ／Ｏポート１０が設けられていて、ＤＡＣ  ３内で変換されるべきデジタルデータと、マルチチャンネル集積回路１の動作を制御するためのアドレス及び制御信号とを受信する。Ｉ／Ｏポート１０は、シリアルＩ／Ｏポート１０であってもよいし、パラレルＩ／Ｏポート１０であってもよい。オンチップインターフェース及び制御論理回路１１が、Ｉ／Ｏポート１０からのデジタルデータ、アドレス及び制御信号を受信して、アナログ信号に変換されるべきデジタルデータのデジタルデータワードを、対応するＤＡＣ  ３のＤＡＣレジスタ９に、選択的に加える。ＤＡＣ  ３は、インターフェース及び制御論理回路１１の制御下で、別々に操作可能であり、デジタルワードをアナログ出力信号に変換する。
【００２５】
ＤＡＣ  ３内で変換されるべきデジタルデータワードは、インターフェース及び制御論理回路１１から、パラレルデータバス１２上に出力され、ＤＡＣレジスタ９に至る。デジタルワードは、インターフェース及び制御論理回路１１からの第１制御バス１４上の制御信号の制御下で、対応するＤＡＣレジスタ９に選択的に書き込まれる。インターフェース及び制御論理回路１１からの第１制御バス１４上の制御信号は、ＤＡＣレジスタ９から対応するＤＡＣ  ３へのデジタルデータワードのロードを制御する。それぞれのチャンネルＣＨ１からＣＨ４内のＤＡＣ  ３およびＤＡＣレジスタ９は、互いに別々に、インターフェース及び制御論理回路１１の制御下で、第１制御バス１４上の制御信号に応じて操作可能であり、それぞれのデジタルデータワードをアナログ出力信号に変換する。
【００２６】
オンチップマルチプレクサ１５から成るスイッチネットワークが、ＤＡＣ  ３のそれぞれのアナログ出力５に接続されていて、ＤＡＣ  ３からのアナログ出力信号をオンチップ監視出力端子１６に選択的かつ順次的に加え、アナログ出力端子７とは無関係に、ＤＡＣ  ３からのアナログ出力信号を監視することを容易にする。マルチプレクサ１５は、インターフェース及び制御論理回路１１の制御下で操作可能であり、第２制御バス１８上のマルチプレクサ１５に加えられる切り換え信号に応じて、ＤＡＣ  ３からのアナログ出力信号を監視出力端子１６に選択的に加える。インターフェース及び制御論理回路１１は、Ｉ／Ｏポート１０を通して入力される外部で生成された信号に応じて、第２制御バス１８上に、マルチプレクサ１５に向けて、適切な切り換え信号を出力し、選択されたＤＡＣ  ３からのアナログ出力信号を、監視出力端子１６に、順次的に切り換える。
【００２７】
複数のオンチップアナログ入力端子、本発明のこの実施形態においては５つのアナログ入力端子２０が設けられていて、それぞれのアナログ入力信号を受信するが、これは、例えば、ＤＡＣ  ３からの出力信号によって制御されている外部システムからのアナログ信号であってもよい。アナログ入力端子２０は、マルチプレクサ１５に接続されていて、これもまた、インターフェース及び制御論理回路１１からの第２制御バス１８上の切り換え信号の制御下にあり、アナログ入力端子２０上のアナログ入力信号を、監視出力端子１６に、選択的かつ順次的に切り換える。ＤＡＣ  ３からのアナログ出力信号とアナログ入力端子２０からのアナログ入力信号とが監視出力端子１６に切り換えられる順序と、それぞれのアナログ出力と入力信号とが監視出力端子１６に切り換えられる継続時間とは、Ｉ／Ｏポート１０を通してインターフェース及び制御論理回路１１の中にプログラムすることができる。代替案として、マルチプレクサ１５が、外部で生成された切り換え信号によって、直接、操作されてもよい。この切り換え信号は、Ｉ／Ｏポート１０を通して入力されて、インターフェース及び制御論理回路１１を通して、第２制御バス１８上から、マルチプレクサ１５に、直接、加えられる。
【００２８】
使用において、デジタルデータおよびアドレス及び制御信号が、Ｉ／Ｏポート１０を通してインターフェース及び制御論理回路１１に加えられる。インターフェース及び制御論理回路１１の制御下で、Ｉ／Ｏポート１０を通して受信される制御及びアドレス信号に応じて、デジタルデータは、ＤＡＣ  ３内で、アナログ出力信号に変換され、対応する出力端子７を通して出力される。ＤＡＣ  ３からのアナログ出力信号を監視することが望まれる場合には、適切な制御信号が、Ｉ／Ｏポート１０を通してインターフェース及び制御論理回路１１に入力され、このインターフェース及び制御論理回路１１は、前記適切な制御信号に応じて、マルチプレクサ１５を操作し、ＤＡＣ  ３からのアナログ出力信号を監視出力端子１６に選択的に切り換える。加えて、アナログ入力端子２０上のアナログ入力信号を監視出力端子１６に切り換えることが望まれる場合には、マルチプレクサ１５は、インターフェース及び制御論理回路１１の制御下で、Ｉ／Ｏポート１０を通して入力される適切な制御信号に応じて操作され、それぞれのアナログ入力端子２０上のアナログ入力信号を、監視出力端子１６に、選択的に切り換える。
【００２９】
一般に、使用において、ＤＡＣ  ３からの出力信号によって制御される外部システムからのアナログ応答信号が、アナログ入力端子２０に加えられる可能性があると考えられる。このようなアナログ応答信号は、例えば、外部システムの動作を監視するためのセンサまたは他のこのようなデバイスからのアナログ信号である可能性がある。適切な時間に、適切な監視回路によって、このようなアナログ応答信号を監視することが望まれるが、前記監視回路は、一般に、マイクロプロセッサを備えている。従って、外部システムからのアナログ応答信号をアナログ入力端子２０に加えることによって、アナログ応答信号は、アナログ入力端子２０から監視出力端子１６に順次的に切り換えられ、そこから監視回路のマイクロプロセッサに中継される。すると、アナログ入力端子２０からのアナログ応答信号は、監視回路のマイクロプロセッサによって、対応する基準信号と比較される。そして、もしアナログ応答信号が対応する基準信号に比べて勝っていないのであれば、マイクロプロセッサは、適切なコードをＤＡＣ  ３のうちの１つ以上に書き込んで、ＤＡＣ  ３のアナログ出力信号を変え、その結果として、ＤＡＣ  ３によって制御される外部システムに修正を加える。デジタルコードがＤＡＣ  ３に書き込まれると、ＤＡＣ  ３からのアナログ出力信号は、マルチプレクサ１５によって監視出力端子１６に順次的に切り換えられ、監視回路によって監視される。そして、ＤＡＣ  ３からのアナログ出力信号が望ましい値ではない場合には、監視回路のマイクロプロセッサによって、更に適切なコードをＤＡＣ  ３に書き込むことができる。
【００３０】
ＤＡＣ  ３のアナログ出力信号が、監視出力端子１６上で、選択的に監視されている間も、それぞれのＤＡＣ  ３からのアナログ出力信号は、チャンネルＣＨ１からＣＨ４の対応する出力端子７上で、同時かつ無関係に利用可能である。
【００３１】
以下、図２を参照すると、本発明の他の実施形態によるマルチチャンネル集積回路が示されていて、参照番号３０によって示されている。回路３０は回路１とほぼ同様であり、同様の構成要素は同じ参照番号によって識別される。回路３０もまた、４つのオンチップチャンネルＣＨ１からＣＨ４を備えているが、チャンネルＣＨ１およびＣＨ４のみが示されている。チャンネルＣＨ２およびＣＨ３は、チャンネルＣＨ１およびＣＨ４と同様である。回路３０と回路１の主な違いは、各オンチップチャンネルＣＨ１からＣＨ４に、プログラマブル校正コード格納レジスタ３１が設けられている点であり、対応するチャンネルＣＨ１からＣＨ４のＤＡＣ  ３内の電圧オフセット、および／またはチャンネルＣＨ１からＣＨ４内の電圧オフセットを校正するための校正コードを格納して、その結果として、ＤＡＣ  ３、および／またはチャンネルＣＨ１からＣＨ４を較正する。合計手段、すなわち、各ＤＡＣ  ３に対応する加算器３２が、対応する校正コードレジスタ３１内の校正コードを、順次的に、対応するデジタルデータワードと合計して、それらは、対応するＤＡＣ  ３内での変換のために、対応するＤＡＣレジスタ９に書き込まれる。
【００３２】
マルチチャンネル回路３０の較正の間、適切な校正コードが、インターフェース及び制御論理回路１１によって、パラレルデータバス３３を介して、校正コードレジスタ３１に書き込まれる。第１制御バス１４上の制御信号が、校正コードの校正コードレジスタ３１への書き込みを制御する。マルチチャンネル回路３０の較正は、一般に、マイクロプロセッサの制御下で実行され、このマイクロプロセッサは、対応するＤＡＣ  ３内での変換のために、Ｉ／Ｏポート１０を通して、インターフェース及び制御回路１１に、制御デジタルワードを入力する。マイクロプロセッサは、更に、対応する基準電圧をアナログ入力端子２０に加えることもできる。そして、適切な切り換え信号を、Ｉ／Ｏポート１０を通して、インターフェース及び制御論理回路１１に加えて、マルチプレクサ１５を操作して、ＤＡＣ  ３からのアナログ出力信号を、監視出力端子１６に、選択的に加える。更に、インターフェース及び制御論理回路１１を操作するための制御信号が、マルチプレクサ１５を操作して、アナログ入力端子２０を、監視出力端子１６に、選択的に切り換えることもできる。マルチプレクサ１５によって監視出力端子１６に順次的に加えられる、ＤＡＣ  ３からのアナログ出力信号は、マイクロプロセッサによって読み出され、アナログ入力端子２０に加えられる、対応する基準アナログ入力信号と比較され、それぞれのＤＡＣ  ３のアナログ電圧オフセットが判定される。次に、マイクロプロセッサは、各ＤＡＣ  ３の電圧オフセットを校正するための適切な校正コードを決定し、この適切な校正コードは、インターフェース及び制御論理回路１１の制御下で、適切な校正コードレジスタ３１に書き込まれる。
【００３３】
ひとたびマルチチャンネル回路３０が較正されたら、その動作は、既に述べたマルチチャンネル回路１のそれと同様である。
【００３４】
ＤＡＣからのアナログ出力信号と、アナログ入力端子からのアナログ入力信号とが監視出力端子に切り換えられる順序は、いかなる所望の順序であってもよいことは、認められるであろうし、全てのＤＡＣのアナログ出力がマルチプレクサに接続されることが、必須だというわけではないことは、もちろん当業者に直ちに明らかであろう。アナログ出力が監視されるべきＤＡＣのみ、監視出力端子に切り換える必要がある。
【００３５】
また、以下のことも認められるであろう。すなわち、それぞれのＤＡＣ出力とアナログ入力端子とが監視出力端子に切り換えられる継続時間は、各ＤＡＣおよびアナログ入力端子で、同じであってもよいし、違っていてもよい。また、各ＤＡＣ出力および／またはアナログ入力端子が監視出力端子に切り換えられる際に、それぞれの所望の継続時間は、インターフェース及び制御論理回路内にプログラムされてもよいし、任意の適切な供給源、例えば、マイクロプロセッサからの外部信号によって選択されてもよい。
【００３６】
マルチチャンネル回路を、特定の数のオンチップチャンネルおよびアナログ入力端子を備えるものとして述べてきたが、このマルチチャンネル回路は、いかなる所望の数のオンチップチャンネルおよびアナログ入力端子を備えていてもよい。更に、ある場合には、マルチチャネル回路が、アナログ入力端子を備えていなくてもよいことは、認められるであろう。
【００３７】
図２を参照して述べたマルチチャンネル回路は、各ＤＡＣに対して校正コードレジスタを備えるものとして述べてきたが、校正コードレジスタは、必ずしも全てのＤＡＣに対して設けられる必要があるわけではない。更に、校正コードレジスタは、プログラム可能であるものとして述べてきたが、これは好ましいとはいえ、必須ではない。
【図面の簡単な説明】
【００３８】
【図１】本発明によるマルチチャンネル集積回路のブロック図である。
【図２】本発明の他の実施形態によるマルチチャンネル集積回路のブロック図である。
【符号の説明】
【００３９】
１  マルチチャンネル集積回路
２  チップ
３  ＤＡＣ
５  アナログ出力
７  アナログ出力端子
９  ＤＡＣレジスタ
１０  Ｉ／Ｏポート
１１  インターフェース及び制御論理回路
１２  パラレルデータバス
１４  第１制御バス
１５  マルチプレクサ
１６  監視出力端子
１８  第２制御バス
２０  アナログ入力端子
ＣＨ１〜ＣＨ４  チャンネル
【図１】
2006509441.tif 000003
【図２】
2006509441.tif 000004
【国際調査報告】
2006509441.tif 000005
2006509441.tif 000006