(57)【要約】乗算論理回路は、配列生成論理及び配列縮小論理を具備する。前記配列生成論理は、最大長のカラムを縮小するための最大長並列カウンタを具備する配列縮小の第１レベルのための配列縮小論理を具備する。それから、最大長並列カウンタの出力は、さらに、最大長並列カウンタの出力によって体験された差異のある遅延を補償するために、非対称の遅延を有する論理回路を具備する縮小論理の第２レベルによって縮小される。
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【特許請求の範囲】
【請求項１】
二つの２進数を乗算するための乗算論理回路であって、
前記二つの２進数から加算することが要求される二つの２進値の配列を生成するための配列生成論理と、
前記配列の深さを二つの２進数に縮小するための配列縮小論理と、
前記２進数の前記２進値を加算するための加算論理と
を具備し、
前記配列縮小論理は、
前記配列のそれぞれのカラムにおける全ての２進数の前記２進値を受け取り且つ２進数を出力するための複数の２進カウンタを有する第１配列縮小論理と、
前記論理への入力に非対称遅延を与えると共に前記入力で前記並列カウンタから前記２進数を受け取り且つ前記２進数を前記加算論理に出力するための第２配列縮小論理と
を具備する乗算論理回路。
【請求項２】
前記第１配列縮小論理は、それぞれのカラムにおける２進数の２進値を加算するための加算論理を具備することを特徴とする請求項１に記載された乗算論理回路。
【請求項３】
前記加算論理は、少なくともひとつの全加算器を具備することを特徴とする請求項２に記載された乗算論理回路。
【請求項４】
前記加算論理は、３又はそれよりも少ないビットを有する前記配列におけるカラムについて２進数の２進値を加算するように構成されたことを特徴とする請求項２または３に記載された乗算論理回路。
【請求項５】
前記第２配列縮小論理は、全加算器、半加算器、および４−２コンプレッサ論理のうちの任意の一つまたは組み合わせを具備することを特徴とする請求項１ないし４の何れか１項に記載された乗算論理回路。
【請求項６】
前記配列生成論理は、論理的な組み合わせの配列として２進値の配列を生成するために、一方の２進数における各ビットと他方の２進数における各ビットとの間の論理的組み合わせを実行するように構成されたことを特徴とする請求項１ないし５の何れか１項に記載された乗算論理回路。
【請求項７】
前記配列生成論理は、論理積の組み合わせの配列として２進値の前記配列を生成するために、一方の２進数における各ビットと他方の２進数における各ビットとの間の論理積演算を実行するように構成されたことを特徴とする請求項６に記載された乗算論理回路。
【請求項８】
請求項１ないし７に記載された乗算論理回路を具備する乗算累積論理回路であって、前記配列生成論理は、以前の乗算の累積を有するように構成されたことを特徴とする乗算累積論理回路。
【請求項９】
請求項１ないし８の何れか１項に記載された論理回路を具備する集積回路。
【請求項１０】
請求項１ないし９の何れか１項に記載された論理回路を具備するデジタル電子装置。
【請求項１１】
請求項１ないし７の何れか１項に記載された乗算論理回路の設計方法であって、
前記乗算論理回路の特性を規定する情報を生成するためのコンピュータプログラムを実行するステップを具備する設計方法。
【請求項１２】
前記情報は、コードとして生成されることを特徴とする請求項１１に記載された設計方法。
【請求項１３】
請求項１１または１２の方法を実行するコンピュータを制御するためのコンピュータ読み取り可能なコードを収容するキャリア媒体。
【請求項１４】
請求項１１または１２の方法を用いて生成されたコードを収容するキャリア媒体。
【請求項１５】
請求項１ないし７の何れか１項に記載された乗算論理回路を設計するための設計システムであって、前記乗算論理回路の特性を規定する情報を生成するためのコンピュータシステムを具備する設計システム。
【請求項１６】
請求項１ないし７の何れか１項に記載された乗算論理回路の特性を規定するモードを収容するキャリア媒体。
【請求項１７】
請求項１ないし７の何れか１項に記載された乗算論理回路の製作方法であって、前記乗算論理回路の特性を規定するコードに従って半導体材料に前記乗算論理回路を設計し、そして形成するステップを具備する製作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、デジタル電子装置に関し、さらには特に二つの２進数を乗算するための乗算論理回路(multiplication logic circuit)、および乗算して以前の乗算を累積するための乗算累積論理回路(multiply-accumulate logic circuit)に関する。
【背景技術】
【０００２】
多くのアプリケーションにとって、ｎ入力を一緒にして加算するブロックを備えることは有用である。このブロックの出力はハイの入力数の２進表示である。このようなブロックは、並列カウンタ(parallel counter)と呼ばれ（L.Dadda, Some Schemes for Parallel Multipliers, Alta Freq 34:349-356(1965);E.E.Swartzlander Jr., Parallel Counters, IEEE Trans. Comput. C-22:1021-1024(1973))、２進乗算を実行する回路で使用される。並列カウンタの他のアプリケーションには、例えば、多数決論理デコーダ(majority-voting decoders)またはＲＳＡエンコーダおよびデコーダがある。最大限のスピードを達成する並列カウンタを実現することは重要である。乗算では並列カウンタを使用することが知られている(L.Dadda, On Parallel Digital Multipliers, Alta Freq 45:574-580(1976))。
【０００３】
全加算器は、３ビット入力と２ビット出力とを有する特殊な並列カウンタである。より上級な並列カウンタ、即ち入力数の多い並列カウンタの最新の実現は、全加算器を使用することに基づいている(C.C.Foster and F.D.Stockton, Counting Responders in an Associative Memory, IEEE Trans. Comput. C-20:1580-1583(1971))。一般に、出力の最下位ビット(least significant bit)は、このような実施において最も速く生じるビットであり、一方、他のビットは通常遅く生じる。
【０００４】
次の表記法が論理演算に使用される。
【０００５】
【数１】
2004531804.tif 000003
【０００６】
並列カウンタの効率の良い従来技術の設計(Foster and Stockton)では全加算器が使用される。全加算器は、ＦＡで表され、図１に示される３ビット入力の並列カウンタである。それは、３入力Ｘ１，Ｘ２，Ｘ３と２出力ＳおよびＣとを有している。出力についての論理的な表現は次式で与えられる。
【０００７】
【数２】
2004531804.tif 000004
【０００８】
ＨＡで表される半加算器は、図１に示される２ビット入力の並列カウンタである。それは、２入力Ｘ１，Ｘ２と２出力ＳおよびＣとを有している。出力についての論理的な表現は次式で与えられる。
【０００９】
【数３】
2004531804.tif 000005
【００１０】
図２に７ビット入力の並列カウンタの従来の実施を示す。
乗算は基本的演算である。二つのｎディジットの２進数を
Ａｎ−１２ｎ−１＋Ａｎ−２２ｎ−２＋…＋Ａ１２＋Ａ０  及び
Ｂｎ−１２ｎ−１＋Ｂｎ−２２ｎ−２＋…＋Ｂ１２＋Ｂ０
とすると、それらの積は、
Ｐ２ｎ−１２２ｎ−１＋Ｐ２ｎ−２２２ｎ−２＋…＋Ｐ１２＋Ｐ０
となり、２ｎディジットに達する。ウォーレス(Wallace)は、乗算器のための最初の高速アーキテクチャを考案し、今ではウォーレスツリー(Wallace tree)乗算器(Wallace, C.S., A Suggestion for a Fast Multiplier, IEEE Trans. Electron. Comput. EC-13:14-17(1964))と呼ばれている。ダッダ(Dadda)は、乗算器におけるビットの振る舞いを調査した(L.Dadda, Some Schemes for Parallel Multipliers, Alta Freq 34:349-356(1965))。彼は、様々な乗算器を作成し、そして殆どの乗算器はダッダの考えに沿ったものである。
【００１１】
ダッダの乗算器は、図３のスキームを用いている。入力が８ビットを有しているとすれば、６４の並列のＡＮＤゲートが図４に示す配列(array)を生成する。このＡＮＤゲートの記号∧は説明を簡明にするために省略され、Ａｉ∧ＢｊはＡｉＢｊである。図４の残りは、全加算器（ＦＡ）および半加算器（ＨＡ）に関係する配列縮小(array reduction)を示している。同一のカラムからのビットは半加算器または全加算器により加算される。全加算器に与えられるビットのグループのいくつかは長方形の中にある。半加算器に与えられるビットのグループのいくつかは楕円の中にある。配列縮小の結果は、最後のステップで加算されるちょうど二つの２進数である。例えば条件加算器(conditional adder)またはキャリー先見型加算器(carry-look-ahead adder)などの高速な加算スキームの一つによってこれらの二つの数を加算する。
【００１２】
ＵＫ特許出願番号００１９２８７．２および０１０１９６１．１、ＵＳ特許出願番号０９／６３７５３２、０９／７５９９５４および０９／９１７２５７および国際特許出願番号ＧＢ０１／０３４１５およびＧＢ０１／０４４５５の全ての内容は、本明細書の中で引用することにより組み入れられており、配列縮小に先だって配列の修正(modification)または変形(deformation)のための技術を開示している。配列の変形は、配列の深さ(the depth of the array)を２ｎ−１よりも大きく且つ２ｎ−１に等しいか小さい数に縮小することの利益を引き出す。ここで、ｎは整数である。この配列の最大深さ(the maximum depth)の縮小は、配列縮小ステップにおいて並列カウンタの効率的な使用を可能にする。
【特許文献１】
ＵＫ特許出願番号００１９２８７．２および０１０１９６１．１
【特許文献２】
ＵＳ特許出願番号０９／６３７５３２、０９／７５９９５４および０９／９１７２５７
【特許文献３】
国際特許出願番号ＧＢ０１／０３４１５およびＧＢ０１／０４４５５
【非特許文献１】
L.Dadda, Some Schemes for Parallel Multipliers, Alta Freq 34:349-356(1965);E.E.Swartzlander Jr., Parallel Counters, IEEE Trans. Comput. C-22:1021-1024(1973)
【非特許文献２】
C.C.Foster and F.D.Stockton, Counting Responders in an Associative Memory, IEEE Trans. Comput. C-20:1580-1583(1971)
【非特許文献３】
Wallace, C.S., A Suggestion for a Fast Multiplier, IEEE Trans. Electron. Comput. EC-13:14-17(1964)
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、論理回路の演算速度が改善された乗算論理回路(multiplication logic circuit)および乗算累積論理回路(multiply-accumulate logic circuit)を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、配列縮小ステップにおいて、最大長並列カウンタ(the maximal length pararell counters)が、従来技術の配列縮小論理で見られる配線遅延(wiring delay)を著しく低減できることを実現した。また一方において、本願発明者は、最大長並列カウンタの出力が異なったゲート遅延を有することを実現した。このように、本発明によれば、配列縮小ステップにおける最大長並列カウンタの使用に加え、この最大長並列カウンタの出力が対称遅延を伴って縮小論理に入力され、並列カウンタ回路の出力の差異のある遅延(differential delay)効果を改善する。
【００１５】
従って、本発明によれば、より短い遅延を有する最大長並列カウンタ論理から生成された出力が、出力生成においてより長い遅延を招く縮小論理の入力部に入力される。並列カウンタ論理内でより長い遅延を有する最大長並列カウンタ論理の出力は、出力生成においてより短い遅延を有する非対称縮小論理の入力部に入力される。従ってこの方法では、並列カウンタ論理及び更なる縮小論理を通した全体遅延はバランスが取られ、且つ並列カウンタ論理を通した遅延における差分が更なる縮小論理によって補償される。
【００１６】
本発明によれば、少なくとも一つの最大並列カウンタが配列縮小ステップにおいて使用され、配列におけるひとつのカラムの全ての値を受け取ることにより、ひとつの次元において配列を縮小する。
【００１７】
本発明の好ましい実施形態において、同時係属中のＵＫ出願番号００１９２８７．２および０１０１９６１．１、ＵＳ特許出願番号０９／６３７５３２、０９／７５９９５４および０９／９１７２５７および国際特許出願番号ＧＢ０１／０３４１５およびＧＢ０１／０４４５５に開示されているように、配列は配列変形(array deformation)を経ることにより修正される。配列変形は、最大カラム数に対する入力数を、２ｎ−１よりも大きく且つ２ｎ−１に等しいか小さい数に低減するという利益をもたらす。ここで、ｎは整数である。例えば、二つの１６ビット数の乗算について、配列変形プロセスは、任意に仮定されたカラムにおいて配列の最大深さを１５ビットに低減し、これにより、１５ビット入力、４ビット出力の並列カウンタが第１縮小ステップにおいて使用されることを可能とし、配列の深さを４ビットに低減する。３２ビット入力について、配列変形ステップは、任意に仮定されたカラムにおいて配列の最大高さを３１ビットに低減し、これにより、３１ビット入力、５ビット出力の並列カウンタの使用を可能とし、最大値が５ビットの低減された深さを有する配列を提供する。
【００１８】
本発明の実施形態において、非対称遅延を有する縮小論理は、全加算器、半加算器および４−２コンプレッサの任意の組み合わせを具備する。並列カウンタからの出力数が４またはそれ以上の場合、好ましくは４−２コンプレッサが２ビット出力を生成するために使用される。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を、添付の図面を参照して説明する。
ここで、図１は、従来技術による全加算器および半加算器を図式的に示す図である。
図２は、従来技術による全加算器を用いた並列カウンタを図式的に示す図である。
図３は、乗算のために従来技術において使用されるステップを示す図である。
図４は、図３の処理を更に詳細に図式的に示す図である。
図５は、本発明の実施形態により生成され変形された配列の構造を図式的に示す図である。
図６は、本発明の実施形態による最大長並列カウンタによる縮小後の配列を図式的に示す図である。
図７は、ゲート遅延を示す全加算器の論理回路図である。
図８は、本発明の実施形態による全加算器から構成された４−２コンプレッサ(4 to 2 compressor)を図式的に示す図である。
図９は、本発明の実施形態による４−２コンプレッサを用いた配列縮小の第２ステージのための論理回路を図式的に示す図である。
図１０は、４−２コンプレッサを示す図である。
【００２０】
図５に示された本実施形態において、二つの１６ビット２進数ＡとＢとを乗算するための処理において生成された配列は、係属中のＵＫ出願番号００１９２８７．２および０１０１９６１．１、ＵＳ特許出願番号０９／６３７５３２、０９／７５９９５４および０９／９１７２５７および国際特許出願番号ＧＢ０１／０３４１５およびＧＢ０１／０４４５５に開示された処理により、変形された配列として形成され、その全ての内容は、本明細書の中で引用することにより組み入れられている。図４に示されたような従来技術の配列に対するこの配列の有利点は、カラムにおけるビットの最大数がより小さいことである。従来技術では、１６ビットの乗算のためには、カラムは１６ビットを有する。図５の配列は４つの１５ビットのカラムを有する。
【００２１】
配列を縮小するための第１縮小ステップでは、図６に示すように１５ビットの最大数から４ビット最大数に低減する並列カウンタを使用する。最大カラムを１５ビットから４ビットに低減するために任意の従来の並列カウンタを使用できるが、上記の係属中の出願において開示された並列カウンタを使用することが好ましい。
【００２２】
並列カウンタからの４ビットの出力は異なるゲート遅延を有している。一般に、２出力は４ゲート遅延を有し、２出力は５ゲート遅延を有する。しかしながら、配列の縮小のために最大長並列カウンタ(maximal length parallel counter)の形態において単一の論理回路を使用することは回路間の配線(wiring)を著しく低減する。従って、最大長並列カウンタを使用することには、配線についての際立った利益がある。
【００２３】
図７は、回路の非対称特性を例示する全加算器の論理回路図である。入力ＡおよびＢは、４ゲート遅延を有する最大長並列カウンタからの出力からなり、従って５ゲート遅延を有する最大長並列カウンタからの出力である回路Ｃに対する入力と比較して相対的に進む。この例における各ゲート遅延は、最も遅いゲートであるＥＸＯＲゲートの遅延として表される。ＡＮＤおよびＯＲゲートは、０．５の相対的遅延を有すると考えられる。図７は、累積ゲート遅延(the cumulate gate delay)を示し、この図から理解されるように、和Ｓは、６の累積的なゲート遅延を伴い、且つキャリーＣもまた６の累積的なゲート遅延を有する。従って、全加算器は、配列縮小の第１レベルにおける最大長並列カウンタの出力のゲート遅延を補償するために、配列縮小の第２レベルの一部として使用できる。
【００２４】
図８は、隣り合った二つの４−２コンプレッサの論理回路図を示し、各コンプレッサは二つの全加算器から構成される。本発明のこの実施形態における論理縮小の第２レベルとして使用される論理の非対称特性を例示するために、相対的ゲート遅延が示されている。
【００２５】
図９は、最大長並列カウンタによる縮小の第１レベルに続いて、縮小された配列から４つの各カラムのビットを受け取るために使用される４−２コンプレッサのチェーン(chain)を示す。各カラムについての４−２コンプレッサの出力は２ビットで構成される。そして、この２ビットは、２ｎビットの２進数の乗算からなる出力２進数を生成するために従来の加算論理回路を用いて加算することができる。
【００２６】
図１０は、本発明の実施形態による４−２コンプレッサの論理回路図である。
【００２７】
このように、本発明のこの実施形態では、配列が生成され、そして本出願の前の発明の配列修正技術に係る配列変形により修正される。この配列は、二つのステージで縮小される。第１ステージは、配列の各カラムを縮小するために単一の並列カウンタを使用すれば乗算論理回路の配線を低減することができるという認識を基礎としている。しかしながら、このことは、悩みの差異のあるゲート遅延を有する出力を生じる結果となる。そこで、本発明は、配列縮小の第２レベルを用いることによりこの問題を改善し、この配列縮小は、入力が相対的に差異のあるゲート遅延を有する論理回路、即ち入力に非対称遅延を与える論理回路を使用する。この方法では、最大長並列カウンタの使用に起因する相対的遅延は、更なる縮小ステップにおいて遅延を生じない。
【００２８】
従って、この乗算論理回路は、論理回路におけるゲート遅延のバランスをとるために配線を低減し且つスピードを上げるので高効率である。
【００２９】
本発明は、特定の実施形態を参照して本明細書においてこれまで述べられたが、変形が本発明の思想および範囲内にあることは当業者にとって明らかであろう。
【００３０】
例えば、本発明は、配列が配列縮小の前に変形(deform)されるという特定の実施形態を参照して本明細書においてこれまで述べられたが、本発明は、アンダーフォーム(underform)された配列の縮小に適用することができる。例えば、配列は、任意の従来技術を用いて生成することができる。ビットの論理的な組み合わせを実行するための任意の論理ゲート演算は、ＡＮＤ、ＮＡＮＤ、ＯＲまたはＮＯＲゲートのような配列を構成するのに使用できる。更に、この配列は、ブースエンコード(Booth encoding)により生成することができる。
【００３１】
本発明において、任意の従来技術の並列カウンタ論理回路は、配列縮小の第１レベルに使用することができる。並列カウンタは、任意のカラム数について使用でき、全カラムについては使用される必要がない。例えば、３ビットを有するカラムについては、全加算器を使用することができる。また、いくつかのカラムについては、並列カウンタよりも全加算器を使用する方が望ましいのかもしれない。並列カウンタを使用することにより低減されるカラム数は、設計上の選択事項である。しかしながら、配列において３ビットよりも多いビットを有する任意のカラムについては、並列カウンタを使用することが望ましいと考えられる。
【００３２】
本発明によれば、第２配列縮小ステップは、任意の適当な論理によって実行することができ、その論理のため、出力生成には入力によって得られた差異のある遅延が存在する。
【００３３】
本発明において、如何なる形態の並列カウンタでも使用することができるが、好ましい実施形態においては、ＵＫ出願番号００１９２８７．２および０１０１９６１．１、ＵＳ特許出願番号０９／６３７５３２、０９／７５９９５４および０９／９１７２５７および国際特許出願番号ＧＢ０１／０３４１５およびＧＢ０１／０４４５５に開示された並列カウンタが使用される。
【００３４】
本発明において、乗算論理回路の出力を生成する目的で二つの２進数の加算ステップのために如何なる従来方法も使用することができる。
【００３５】
本発明は特定の乗算論理回路を参照して説明されたが、本発明は、また、乗算累積論理回路を備えて乗算を実行する如何なる論理回路（それは、乗算論理回路の特殊なケースと見ることができる）に対しても適用することができる。乗算累積論理回路においては、Ａ×Ｂ＋Ｃなる演算が実行される。ここで、Ｃは以前の乗算の累積である。乗算論理回路について本明細書で前述したように、乗算累積論理回路は、Ａ×Ｂの配列を生成することにより演算を行う。Ｃのビットのために付加的なロウ(row)が配列に加えられる。Ｃは、以前の累積により、ＡまたはＢよりも非常に多くのビットを有する。そして、この増大した配列は、本明細書で述べたように配列縮小を経る。
【００３６】
本発明は、本明細書で述べた創意に富んだ乗算論理回路の如何なる設計および製造方法を包含する。本発明は、更にこの創意に富んだ乗算論理回路を特徴づけるコードまたはデータを包含する。また、本発明は、本明細書で述べられた乗算論理回路の創意に富んだ機能性をモデリングするためのコードを包含する。
【００３７】
この分野では、論理の特徴および機能性をモデル化するために実行されるコードを用いて論理回路がコンピュータシステム上で設計されるということは良く知られている。このような設計手順の結果、論理の特徴および機能性を規定するコードが得られる。従って、論理回路の特性または機能を規定するコードは、論理設計者(designers)および製造者(builders)が利用できるように生成することができる。設計者のためのコードおよび論理回路の特性または機能を規定するためのコードは、ストレージ媒体のような如何なる適切なキャリア媒体上で利用でき、その媒体例としては、フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭ、テープ装置、もしくは固体記憶装置、または任意タイプの信号のような一時的な媒体があり、その信号例としては、電気信号、光信号、マイクロ波信号、音響信号(acoustic signal)、または磁気信号（例えば、通信ネットワーク上を搬送される信号）がある。
【００３８】
このように、スタンダードセルの特性および機能を規定するコードを論理回路のメーカーに供給することが可能になり、且つこのコードを半導体材料における論理回路のメーカーが既知の製造技術を用いて使用することができる。
【００３９】
本発明の一つの実施形態では、設計プロセスは、スタンダードセル設計プロセスを用いたスタンダードセルの使用を包含する。設計者は、完全な論理機能又は乗算論理回路の一部を実行するスタンダードセルを設計するために設計プログラムを実行することができる。この設計プロセスは、設計、製作、およびシリコンに形成されたスタンダードセルの試験、および無事に試験されたスタンダードセルを特徴づけるライブラリデータの形成を含む。スタンダードセル設計を特徴づけるこのデータライブラリは、スタンダードセルを用いた論理回路設計に使用することができる情報を含む。このように、このライブラリのデータまたはコードは、スタンダードセルのモデルを規定する論理回路についての特徴を保持する。このデータは、スタンダードセルによって実現される機能モデルと同様に、ジオメトリー(geometry)、パワーおよびタイミング情報を含む。従って、スタンダードセル設計のベンダーは、スタンダードセルライブラリの機能性を用いて特定機能を実行する論理回路の設計を容易化する上で設計者に役立つスタンダードセルコードのライブラリを作成することができる。論理回路設計者は、論理回路、即ちスタンダードセルを用いた乗算論理回路を作成するために、コンピュータモデリングの実施においてスタンダードセル用のコードのライブラリを使用することができる。従って、設計者は、所望の論理回路のモデルを構築するためのコードを使用する設計アプリケーションを実行する。結果として生じるデータは、スタンダードセルの組み合わせに関して、論理回路、即ち乗算論理回路の特性を規定する。そして、このデータは、論理回路設計者によって生成されたモデルデータを使用してチップの設計および製作を行うために、チップメーカーによって使用される。
【００４０】
本発明は、本発明による機能を実行するためのスタンダードセルの設計、即ちこの創作に富んだ機能を実行するスタンダードセルの特性を規定するモデルデータの生成を包含する。本発明は、また、スタンダードセルライブラリを用いたこの創作に富んだ乗算論理回路の設計方法、即ちこの創作に富んだ乗算論理回路の特性をモデル化するデータを生成するためのコンピュータプログラムを使用するステップを包含する。本発明は、また、設計データを用いて乗算論理回路を製作するプロセスを包含する。
【００４１】
本発明は、特定の実施形態を参照して本明細書において述べられたが、その変形が本発明の思想および範囲内にあることは当業者には明らかである。
【図面の簡単な説明】
【００４２】
【図１】従来技術による全加算器および半加算器を図式的に示す図である。
【図２】従来技術による全加算器を用いた並列カウンタを図式的に示す図である。
【図３】乗算のために従来技術において使用されるステップを示す図である。
【図４】図３の処理を更に詳細に図式的に示す図である。
【図５】本発明の実施形態により生成され変形された配列の構造を図式的に示す図である。
【図６】本発明の実施形態による最大長並列カウンタによる縮小後の配列を図式的に示す図である。
【図７】ゲート遅延を示す全加算器の論理回路図である。
【図８】本発明の実施形態による全加算器から構成された４−２コンプレッサを図式的に示す図である。
【図９】本発明の実施形態による４−２コンプレッサを用いた配列縮小の第２ステージのための論理回路を図式的に示す図である。
【図１０】４−２コンプレッサを示す図である。
【符号の説明】
【００４３】
Ａ，Ｂ  入力
Ｃ  キャリー
【図１】
2004531804.tif 000006
【図２】
2004531804.tif 000007
【図３】
2004531804.tif 000008
【図４】
2004531804.tif 000009
【図９】
2004531804.tif 000010
【国際公開パンフレット】
2004531804.tif 000011
2004531804.tif 000012
2004531804.tif 000013
2004531804.tif 000014
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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