(57)【要約】受信データに対し、第１周期コード生成部（３）で生成した第１周期コードと、その第１周期コードを極性判定部（４）で反転してなる反転第１周期コードとのそれぞれを乗算器（１，２）で掛け合わせる。そして乗算器（１，２）のそれぞれの出力を、それぞれ１６種類のハダマードシーケンスパターンに対応した１６個のセレクタ（５）に与える。セレクタ（５）へは、１６種類のハダマードシーケンスパターンのそれぞれに対して第２周期コードの各チップを「１」を「０」に、また「−１」を「１」にそれぞれ変換してなるコードにより排他的論理和を取って定めた１６パターンの選択信号をそれぞれ与える。そしてセレクタ（５）は、選択信号に基づいて乗算器（１，２）のそれぞれを選択出力し、累積部（７）で累積させる。【選択図】図１
2004511172.tif 000002
【特許請求の範囲】
【請求項１】
第１コードと第２コードとの排他的論理和を取ってなる第３コードに唯一含まれる可変パターンがｉ種類（ｉは２以上の自然数）の可変パターンのうちのいずれであるかを検出するために、前記第３コードに対する前記ｉ種類の可変パターンのそれぞれの相関値を求めるコード検出回路であって、
（１） 前記第１コードは、第１周期コードと第２周期コードとを掛け合わせて構成される。
（２） 前記第１周期コードは、ｍチップ（ｍは自然数）長の第１固定パターンをｎパターン（ｎは自然数）繰り返し配列してなる。
（３） 前記第１固定パターンは、それぞれ「１」または「−１」を示すチップを所定の順序でｍ個配列してなる。
（４） 前記第２周期コードは、前記第１周期コードのｍ倍のチップ周期を持つｎチップ長の第２固定パターンよりなる。
（５） 前記第２固定パターンの各チップは、前記第１固定パターンの正転／反転を示す。
（６） 前記第２コードは、前記第２周期コードと同じチップ周期を持つｎ／ｐビット（ｐは自然数）長の前記可変パターンをｐパターン繰り返し配列してなる。
（７） 前記ｉ種類の可変パターンは、「０」または「１」をそれぞれ異なる順序でｎ／ｐビット配列してなる。
なる各条件を前提として、
前記第１周期コードを前記第３コードに同期させたときに、前記第１周期コードが「１」である期間に相当する前記第３コードのチップはそのままの極性で、また前記第１周期コードが「−１」である期間に相当する前記第３コードのチップは極性を反転させてそれぞれ出力する第１のコード変換手段と、
前記第１周期コードを前記第３コードに同期させたときに、前記第１周期コードが「１」である期間に相当する前記第３コードのチップは極性を反転させて、また前記第１周期コードが「−１」である期間に相当する前記第３コードのチップはそのままの極性でそれぞれ出力する第２のコード変換手段と、
前記ｉ種類の可変パターンのそれぞれに対して、前記第２周期コードの各チップを「１」を「０」に、また「−１」を「１」にそれぞれ変換してなるコードにより排他的論理和を取って形成したｉ本の選択パターンを前記第３コードに同期してそれぞれ並列に出力する選択パターン出力手段と、
この選択パターン出力手段が出力するｉ本の選択パターンのそれぞれに対応し、この対応する選択パターンが「０」であるときに前記第１のコード変換手段の出力を、また対応する選択パターンが「１」であるときに前記第２のコード変換手段の出力をそれぞれ選択して出力するｉ個の選択手段と、
このｉ個の選択手段のそれぞれに対応して設けられ、この対応する選択手段の出力を累積するｉ個の累積手段とを具備したことを特徴とするコード検出回路。
【請求項２】
前記第３コードが、その極性が前記条件に従う複数ビットの２の補数で表わされたものであることを前提として、
前記第１のコード変換手段は、前記第１周期コードが「１」となる期間に「０」を、また前記第１周期コードが「−１」となる期間に「１」をそれぞれ発生する第１の簡易コード生成手段と、
この第１の簡易コード生成手段の出力と前記第３コードの各ビットとの排他的論理和を取る第１の演算手段とを具備し、
かつ前記第２のコード変換手段は、前記第１周期コードが「１」となる期間に「１」を、また前記第１周期コードが「−１」となる期間に「０」をそれぞれ発生する第２の簡易コード生成手段と、
この論理反転手段の出力と前記第３コードの各ビットとの排他的論理和を取る第２の演算手段とを具備することを特徴とする請求項１に記載のコード検出回路。
【請求項３】
前記第１の簡易コード生成手段および前記第２の簡易コード生成手段は、前記第１周期コードが「１」となる期間に「０」および「１」の一方を、また前記第１周期コードが「−１」となる期間に「０」および「１」の他方をそれぞれ発生する単一のコード生成回路を共用し、
さらにこのコード生成回路を前記第１周期コードが「１」となる期間に「０」を出力するものとするならば前記第２の簡易コード生成手段に、また前記コード生成回路を前記第１周期コードが「１」となる期間に「１」を出力するものとするならば前記第１の簡易コード生成手段にそれぞれ前記コード生成回路の出力の論理を反転させる論理反転手段を備えてなることを特徴とする請求項２に記載のコード検出回路。
【請求項４】
第１コードと第２コードとの排他的論理和を取ってなる第３コードに唯一含まれる可変パターンがｉ種類（ｉは２以上の自然数）の可変パターンのうちのいずれであるかを検出するために、前記第３コードに対する前記ｉ種類の可変パターンのそれぞれの相関値を求めるコード検出方法であって、
（１） 前記第１コードは、第１周期コードと第２周期コードとを掛け合わせて構成される。
（２） 前記第１周期コードは、ｍチップ（ｍは自然数）長の第１固定パターンをｎパターン（ｎは自然数）繰り返し配列してなる。
（３） 前記第１固定パターンは、それぞれ「１」または「−１」を示すチップを所定の順序でｍ個配列してなる。
（４） 前記第２周期コードは、前記第１周期コードのｍ倍のチップ周期を持つｎチップ長の第２固定パターンよりなる。
（５） 前記第２固定パターンの各チップは、前記第１固定パターンの正転／反転を示す。
（６） 前記第２コードは、前記第２周期コードと同じチップ周期を持つｎ／ｐビット（ｐは自然数）長の前記可変パターンをｐパターン繰り返し配列してなる。
（７） 前記ｉ種類の可変パターンは、「０」または「１」をそれぞれ異なる順序でｎ／ｐビット配列してなる。
なる各条件を前提として、
前記第１周期コードを前記第３コードに同期させたときに、前記第１周期コードが「１」である期間に相当する前記第３コードのチップはそのままの極性で、また前記第１周期コードが「−１」である期間に相当する前記第３コードのチップは極性を反転させてそれぞれ出力する第１のコード変換ステップと、
前記第１周期コードを前記第３コードに同期させたときに、前記第１周期コードが「１」である期間に相当する前記第３コードのチップは極性を反転させて、また前記第１周期コードが「−１」である期間に相当する前記第３コードのチップはそのままの極性でそれぞれ出力する第２のコード変換ステップと、
前記ｉ種類の可変パターンのそれぞれに対して、前記第２周期コードの各チップを「１」を「０」に、また「−１」を「１」にそれぞれ変換してなるコードにより排他的論理和を取って形成したｉ本の選択パターンを前記第３コードに同期してそれぞれ並列に出力する選択パターン出力ステップと、
この選択パターン出力ステップで出力されるｉ本の選択パターンのそれぞれに応じて、この対応する選択パターンが「０」であるときに前記第１のコード変換ステップでの出力を、また対応する選択パターンが「１」であるときに前記第２のコード変換ステップでの出力をそれぞれ選択して出力する選択ステップと、
この選択ステップでのｉ本の選択出力をそれぞれ累積する累積ステップとを具備したことを特徴とするコード検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｗ−ＣＤＭＡ方式の移動無線通信システムにおけるセカンドサーチ処理などのために用いられるコード検出回路およびコード検出方法に関する。
【０００２】
【従来の技術】
移動無線通信システムの一つであるＷ−ＣＤＭＡ方式では、セカンダリシンクロナイゼーションコード（Ｓｅｃｏｎｄａｒｙ Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ Ｃｏｄｅ）に混合されているハダマードシーケンス（Ｈａｄａｍａｒｄ Ｓｅｑｕｅｎｃｅ）が１６種類のコードのうちのいずれであるかを検出する、いわゆるセカンドサーチ処理を行う。
【０００３】
セカンダリシンクロナイゼーションコードは、第１コードであるゴーレイシーケンス（Ｇｏｌａｙ Ｓｅｑｕｅｎｃｅ）と第２コードであるハダマードシーケンスとの排他的論理和（ＥＸ−ＯＲ）を取ったコードである。
【０００４】
ゴーレイシーケンスは図５にＳ１４で示すような固定のパターンである。このゴーレイシーケンスは、図５にＳ１２で示すような第１周期コードと図５にＳ１３で示すような第２周期コードとを掛け合わせて構成されている。第１周期コードは、第１固定パターンＡを１６回繰り返してなる。第１固定パターンＡは、図５にＳ１１で示すように「１」または「−１」を示すチップを所定の順序で１６チップ配列してなる。かくして第１周期コードは、２５６ビット長となっている。
【０００５】
また第２周期コードは、「１」または「−１」を示すチップを所定の順序で配列してなる１６チップ長のコードである。つまり第２周期コードのチップ周期は第１固定パターンＡのチップ周期の１／１６となっている。従って、第１周期コードのほうが第２周期コードよりも速いレートのコードとなっている。そこで、第１周期コードのレートを速いレート、第２周期コードのレートを遅いレートと称する。
【０００６】
このようにゴーレイシーケンスは、第１固定パターンＡを、ある決まったパターンで正転または反転を繰り返して１６回配列してなるコードである。そしてゴーレイシーケンスは、２５６チップ長であり、第１周期コードと同一チップ周期を持つ。
【０００７】
一方、ハダマードシーケンスには、図６に示すような１６種類のビット列よりなるハダマードシーケンスパターンが存在する。これらのハダマードシーケンスパターンは、いずれも１６ビット長である。これらの１６種類のハダマードシーケンスパターンには、それぞれ「１」〜「１６」のハダマードシーケンス番号が付されている。そしてハダマードシーケンスには、これらの１６種類のハダマードシーケンスパターンのうちの任意の１つが選択的に使用される。ハダマードシーケンスは、図５にＳ１５で示すように第２周期コードのチップレートと同様なビットレート、すなわち遅いレートを持つ。なお図５のＳ１５における「ｂ０」〜「ｂ１５」は、１つのハダマードシーケンスパターンをなす各ビットを示す。
【０００８】
図７は以上のようなセカンダリシンクロナイゼーションコードに含まれているハダマードシーケンスパターンがいずれであるかを検出するためのセカンドサーチ回路の従来の構成を示すブロック図である。
【０００９】
この図に示すセカンドサーチ回路は、ゴーレイシーケンス発生部５１、乗算器５２（５２−１，５２−２）、累積加算部５３（５３−１，５３−２）、１６段シフトレジスタ５４（５４−１，５４−２）、第１ハダマード回路５５（５５−１，５５−２）を有して構成されている。
【００１０】
まず、ゴーレイシーケンス発生部５１にて上述のゴーレイシーケンスを生成し、これを受信したＩｃｈおよびＱｃｈ のそれぞれのセカンダリシンクロナイゼーションコードに乗算器５２−１，５２−２にて乗算させる。
【００１１】
ハダマードシーケンスはゴーレイシーケンスの１６チップ期間に１ビットが相当するので、乗算器５２−１，５２−２の出力をゴーレイシーケンスの１６チップ期間分づつ累積加算部５３−１，５３−２にて累積した上で、その結果を１６段シフトレジスタ５４−１，５４−２に取込むことで、１６ビットのハダマードシーケンスパターンを抽出する。
【００１２】
そしてこのように抽出されたハダマードシーケンスパターンと１６種類のハダマードシーケンスパターンとの相関値を第１ハダマード回路５５−１，５５−２で求める。第１ハダマード回路５５−１，５５−２は、抽出されたハダマードシーケンスパターンと１６種類のハダマードシーケンスパターンとの相関値、すなわち１６個の相関値をそれぞれ別々に出力する。従ってこの１６個の相関値の大小関係から、セカンダリシンクロナイゼーションコードに含まれていたハダマードシーケンスパターンがいずれであるかを判定することが可能である。
【００１３】
ところで第１ハダマード回路５５は、１６種類の各ハダマードシーケンスパターンに合わせて、出来るだけ演算器を共有して演算器をツリー状に構成している。このようにツリー状に演算器を構成しているため、回路規模が非常に大きい。またこのように演算器が多いことで消費電力も非常に大きいという不具合があった。
【００１４】
【課題を解決するための手段】
本発明の目的は、小さな回路規模および低い消費電力でコード検出のための相関値算出を行うことを可能とすることである。
【００１５】
この目的は次のようなコード検出回路によって実現される。
【００１６】
第１コードと第２コードとの排他的論理和を取ってなる第３コードに唯一含まれる可変パターンがｉ種類（ｉは２以上の自然数）の可変パターンのうちのいずれであるかを検出するために、前記第３コードに対する前記ｉ種類の可変パターンのそれぞれの相関値を求めるコード検出回路であって、
（１） 前記第１コードは、第１周期コードと第２周期コードとを掛け合わせて構成される。
【００１７】
（２） 前記第１周期コードは、ｍチップ（ｍは自然数）長の第１固定パターンをｎパターン（ｎは自然数）繰り返し配列してなる。
【００１８】
（３） 前記第１固定パターンは、それぞれ「１」または「−１」を示すチップを所定の順序でｍ個配列してなる。
【００１９】
（４） 前記第２周期コードは、前記第１周期コードのｍ倍のチップ周期を持つｎチップ長の第２固定パターンよりなる。
【００２０】
（５） 前記第２固定パターンの各チップは、前記第１固定パターンの正転／反転を示す。
【００２１】
（６） 前記第２コードは、前記第２周期コードと同じチップ周期を持つｎ／ｐビット（ｐは自然数）長の前記可変パターンをｐパターン繰り返し配列してなる。
【００２２】
（７） 前記ｉ種類の可変パターンは、「０」または「１」をそれぞれ異なる順序でｎ／ｐビット配列してなる。
【００２３】
なる各条件を前提として、
前記第１周期コードを前記第３コードに同期させたときに、前記第１周期コードが「１」である期間に相当する前記第３コードのチップはそのままの極性で、また前記第１周期コードが「−１」である期間に相当する前記第３コードのチップは極性を反転させてそれぞれ出力する第１のコード変換手段と、
前記第１周期コードを前記第３コードに同期させたときに、前記第１周期コードが「１」である期間に相当する前記第３コードのチップは極性を反転させて、また前記第１周期コードが「−１」である期間に相当する前記第３コードのチップはそのままの極性でそれぞれ出力する第２のコード変換手段と、
前記ｉ種類の可変パターンのそれぞれに対して、前記第２周期コードの各チップを「１」を「０」に、また「−１」を「１」にそれぞれ変換してなるコードにより排他的論理和を取って形成したｉ本の選択パターンを前記第３コードに同期してそれぞれ並列に出力する選択パターン出力手段と、
この選択パターン出力手段が出力するｉ本の選択パターンのそれぞれに対応し、この対応する選択パターンが「０」であるときに前記第１のコード変換手段の出力を、また対応する選択パターンが「１」であるときに前記第２のコード変換手段の出力をそれぞれ選択して出力するｉ個の選択手段と、
このｉ個の選択手段のそれぞれに対応して設けられ、この対応する選択手段の出力を累積するｉ個の累積手段とを具備したことを特徴とするコード検出回路。
【００２４】
また前記目的は次のようなコード検出方法によって実現される。
【００２５】
第１コードと第２コードとの排他的論理和を取ってなる第３コードに唯一含まれる可変パターンがｉ種類（ｉは２以上の自然数）の可変パターンのうちのいずれであるかを検出するために、前記第３コードに対する前記ｉ種類の可変パターンのそれぞれの相関値を求めるコード検出方法であって、
（１） 前記第１コードは、第１周期コードと第２周期コードとを掛け合わせて構成される。
【００２６】
（２） 前記第１周期コードは、ｍチップ（ｍは自然数）長の第１固定パターンをｎパターン（ｎは自然数）繰り返し配列してなる。
【００２７】
（３） 前記第１固定パターンは、それぞれ「１」または「−１」を示すチップを所定の順序でｍ個配列してなる。
【００２８】
（４） 前記第２周期コードは、前記第１周期コードのｍ倍のチップ周期を持つｎチップ長の第２固定パターンよりなる。
【００２９】
（５） 前記第２固定パターンの各チップは、前記第１固定パターンの正転／反転を示す。
【００３０】
（６） 前記第２コードは、前記第２周期コードと同じチップ周期を持つｎ／ｐビット（ｐは自然数）長の前記可変パターンをｐパターン繰り返し配列してなる。
【００３１】
（７） 前記ｉ種類の可変パターンは、「０」または「１」をそれぞれ異なる順序でｎ／ｐビット配列してなる。
【００３２】
なる各条件を前提として、
前記第１周期コードを前記第３コードに同期させたときに、前記第１周期コードが「１」である期間に相当する前記第３コードのチップはそのままの極性で、また前記第１周期コードが「−１」である期間に相当する前記第３コードのチップは極性を反転させてそれぞれ出力する第１のコード変換ステップと、
前記第１周期コードを前記第３コードに同期させたときに、前記第１周期コードが「１」である期間に相当する前記第３コードのチップは極性を反転させて、また前記第１周期コードが「−１」である期間に相当する前記第３コードのチップはそのままの極性でそれぞれ出力する第２のコード変換ステップと、
前記ｉ種類の可変パターンのそれぞれに対して、前記第２周期コードの各チップを「１」を「０」に、また「−１」を「１」にそれぞれ変換してなるコードにより排他的論理和を取って形成したｉ本の選択パターンを前記第３コードに同期してそれぞれ並列に出力する選択パターン出力ステップと、
この選択パターン出力ステップで出力されるｉ本の選択パターンのそれぞれに応じて、この対応する選択パターンが「０」であるときに前記第１のコード変換ステップでの出力を、また対応する選択パターンが「１」であるときに前記第２のコード変換ステップでの出力をそれぞれ選択して出力する選択ステップと、
この選択ステップでのｉ本の選択出力をそれぞれ累積する累積ステップとを具備したことを特徴とするコード検出方法。
【００３３】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態につき説明する。
【００３４】
（第１の実施形態）
図１は本実施形態に係るコード検出回路を適用して構成されたセカンドサーチ回路の構成を示すブロック図である。
【００３５】
この図に示すように本実施形態のセカンドサーチ回路は、乗算器１（１−１，１−２），２（２−１，２−２）、第１周期コード生成部３、極性反転部４、セレクタ５（５−１〜５−１６）、選択信号生成部６および累積部７（７−１〜７−１６）を有している。
【００３６】
乗算器１，２にはそれぞれ、受信したＩｃｈおよびＱｃｈ のそれぞれの受信データが入力される。すなわち、乗算器１−１，２−１にＩｃｈの受信データが分岐入力される。また乗算器１−２，２−２にＱｃｈの受信データが分岐入力される。また乗算器１にはそれぞれ、第１周期コード生成部３で生成される第１周期コードが与えられる。乗算器２にはそれぞれ、極性反転部４で生成される反転第１周期コードが与えられる。そして各乗算器１，２は、それぞれの２入力を掛け合わせる。かくして、乗算器１は受信データに第１周期コードを掛け合わせる処理を行う。また、乗算器２は受信データに反転第１周期コードを掛け合わせる処理を行う。
【００３７】
第１周期コード生成部３は、図５に示した前述の第１周期コードを生成し、受信データ中のセカンダリシンクロナイゼーションコードのタイミングに同期して出力する。
【００３８】
極性反転部４は、第１周期コード生成部３で生成された第１周期コードの各チップの極性を反転させて上述の反転第１周期コードを生成し、これを乗算器２に与える。
【００３９】
セレクタ５は、ハダマードシーケンスのパターン数と同数の１６個が設けられている。これらのセレクタ５は、それぞれ２系統の入力端子Ｉ１，Ｉ２を有している。そして各系統の入力端子は、２つの入力端子Ｉ１−１，Ｉ１−２およびＩ２−１，Ｉ２−２を備えていて、合計で入力端子は４つとなっている。入力端子Ｉ１は、Ｉｃｈに関するデータを入力するための系統であり、入力端子Ｉ１−１に乗算器１−１の出力が、また入力端子Ｉ１−２に乗算器２−１の出力がそれぞれ与えられる。また入力端子Ｉ２は、Ｑｃｈに関するデータを入力するための系統であり、入力端子Ｉ２−１に乗算器１−２の出力が、また入力端子Ｉ２−２に乗算器２−２の出力がそれぞれ与えられる。そしてセレクタ５は、選択信号生成部６から与えられる選択信号が「０」であるときに入力端子Ｉ１−１，Ｉ２−１をそれぞれ選択し、また選択信号が「１」であるときに入力端子Ｉ１−２，Ｉ２−２をそれぞれ選択する。セレクタ５は、入力端子Ｉ１−１，Ｉ１−２のうちの選択したほうの端子に入力されているデータを出力端子Ｏ１より出力する。またセレクタ５は、入力端子Ｉ２−１，Ｉ２−２のうちの選択したほうの端子に入力されているデータを出力端子Ｏ２より出力する。
【００４０】
選択信号生成部６は、図２に示すように定められた１６種類の入力データ選択パターンに従った選択信号を並列発生して、各セレクタ５に与える。入力データ選択パターンは１６ビットよりなり、これを選択信号生成部６は、セカンダリシンクロナイゼーションコードのタイミングに同期して遅いレートで出力することで各選択信号を生成する。ここで図２に示す入力データ選択パターンは、そのパターンに対応付けて図２で示してあるＮｏ．のハダマードシーケンスパターンのそれぞれに対して、第２周期コードの各チップを「１」を「０」に、また「−１」を「１」にそれぞれ変換してなるコードにより排他的論理和を取って定めたものである。従ってこれらの入力データ選択パターンはハダマードシーケンスパターンのそれぞれに対応しており、同一のハダマードシーケンスパターンに対応するセレクタ５へと与える選択信号のパターンを示している。なお選択信号生成部６は、このような入力データ選択パターンを毎回演算により発生する構成としても良いし、あるいは図２のパターンを示したデータテーブルをＲＡＭまたはＲＯＭ等に格納して用意しておく構成としても良い。
【００４１】
累積部７は、ハダマードシーケンスのパターン数と同数の１６個が設けられていて、セレクタ５と対をなしている。そして累積部７には、この対をなすセレクタ５の出力端子Ｏ１，Ｏ２からのそれぞれの出力データがともに与えられている。累積部７は、これら２系統のデータの値を個々に累積する。累積部７は、セレクタ５の出力端子Ｏ１からの出力データ値の累積値をＩｃｈに関する相関値として、またセレクタ５の出力端子Ｏ２からの出力データ値の累積値をＱｃｈに関する相関値としてそれぞれ出力する。なお、累積部７−１〜７−１６はそれぞれＮｏ．１〜Ｎｏ．１６の各ハダマードシーケンスパターンに対応していて、出力する２つの相関値はいずれもこの対応するハダマードシーケンスパターンに関するものである。
【００４２】
次に以上のように構成されたセカンドサーチ回路の動作につき説明する。なおここでは、説明の簡略化のために、フェージングおよび伝送路における位相回転などの無線の影響がない理想的な状態を想定する。このため、通常はノイズ成分などの影響を受けないように１チップ当り複数ビットで表わされた受信データが入力されるのであるが、ここでは「１」または「−１」に識別されたデータが入力されることとして説明する。
【００４３】
さて、セカンダリシンクロナイゼーションコードは、その１６チップ毎に着目すると、図５からも明らかなようにパターンＡまたはパターン−Ａと「０」または「１」とのＥＸ−ＯＲを取ったパターンであるから、Ａ×１、Ａ×０、−Ａ×１、−Ａ×０の４パターンしか存在しない。しかし、Ａ×１および−Ａ×０、あるいはＡ×０および−Ａ×１はおのおの同じパターンであるため、実際はＡまたは−Ａの２つのパターンのみである。
【００４４】
そこで、パターンＡが１６回繰り返される第１周期コードやパターン−Ａが１６回繰り返される反転第１周期コードを第１周期コード生成部３および極性反転部４により生成して各チャネルの受信データに対して乗算器１および乗算器２でそれぞれ乗算することで、セカンダリシンクロナイゼーションコードにおける１６チップ毎の１６回の周期のそれぞれについて、乗算器１および乗算器２の出力のいずれか一方が必ず「ａｌｌ １」となる。
【００４５】
具体的には、セカンダリシンクロナイゼーションコードに含まれているハダマードシーケンスコードがＮｏ．１のものであるならば、そのハダマードシーケンスコードは図６に示すように「ａｌｌ ０」であるから、セカンダリシンクロナイゼーションコードとしてはゴーレイシーケンスがそのまま現れる。すなわちこの場合のセカンダリシンクロナイゼーションコードは、図３にＳ１で示すようなパターンのコードとなる。
【００４６】
そして乗算器１および乗算器２の出力は図３にＳ２およびＳ３で示す状態となり、１，２，３，５，６，９，１１番目の各１６チップ期間にて乗算器１の出力が「ａｌｌ １」となり、残りの４，７，８，１０，１２〜１６番目の各１６チップ期間にて乗算器２の出力が「ａｌｌ １」となる。
【００４７】
ところで、各１６チップ期間にて「ａｌｌ １」が乗算器１および乗算器２のいずれの出力に現れるかは、ハダマードシーケンスパターンに対して、第２周期コードの各チップを「１」を「０」に、また「−１」を「１」にそれぞれ変換してなるコードによりＥＸ−ＯＲをとって得られるパターンにより定まる。
【００４８】
このため、セレクタ５において１６種類のハダマードシーケンスパターンのそれぞれに応じたパターンで乗算器１および乗算器２の出力を選択すれば、セカンダリシンクロナイゼーションコードに含まれているハダマードシーケンスパターンのそれぞれに応じたパターンで選択を行ったセレクタ５のみセカンダリシンクロナイゼーションコード期間（２５６チップ期間）の全域に渡り「ａｌｌ １」が出力されることとなる。
【００４９】
具体的には、セレクタ５−１にはＮｏ．１のハダマードシーケンスパターンに応じた図２に示す入力データ選択パターンに応じて図３にＳ４で示すように選択信号が与えられる。セレクタ５は、選択信号が「０」であるときに乗算器１の出力を、また「１」であるときに乗算器２の出力をそれぞれ選択出力するようになっている。従ってセレクタ５−１は、選択信号が「０」である１，２，３，５，６，９，１１番目の各１６チップ期間にて乗算器１の出力を、また選択信号が「１」である４，７，８，１０，１２〜１６番目の各１６チップ期間にて乗算器２の出力をそれぞれ選択出力する。この結果、セカンダリシンクロナイゼーションコードに含まれているハダマードシーケンスパターンがＮｏ．１のパターンであって乗算器１，２の出力が図３にＳ２およびＳ３で示すものであったならば、セレクタ５−１の出力は図３にＳ５で示すように全ての１６チップ期間で「ａｌｌ １」となる。
【００５０】
これに対して例えばセレクタ５−２にはＮｏ．２のハダマードシーケンスパターンに応じた図２に示す入力データ選択パターンに応じて図３にＳ６で示すように選択信号が与えられる。従ってセレクタ５−２は、選択信号が「０」である１，３〜５，８〜１２，１４，１６番目の各１１チップ期間にて乗算器１の出力を、また選択信号が「１」である２，６，７，１３，１５番目の各５チップ期間にて乗算器２の出力をそれぞれ選択出力する。この結果、セカンダリシンクロナイゼーションコードに含まれているハダマードシーケンスパターンがＮｏ．１のパターンであって乗算器１，２の出力が図３にＳ２およびＳ３で示すものであったならば、セレクタ５−２の出力は図３にＳ７で示すように「ａｌｌ １」である期間と「ａｌｌ −１」である期間とが混在したものとなる。
【００５１】
このようなセレクタ５の出力は、それぞれ累積部７で累積される。従って、セカンダリシンクロナイゼーションコードに含まれているハダマードシーケンスパターンに対応しており、上述のように全ての１６チップ期間で「ａｌｌ １」であるセレクタ出力が与えられる累積部７の累積値が、他の累積部７の累積値よりも大きくなり、ハダマードシーケンスパターンの識別のために適正な相関値が得られることとなる。
【００５２】
以上のように本実施形態によれば、第１ハダマード回路のような複雑な演算回路を用いることなしに、ごく簡単な処理を行う簡易な回路の組み合わせにより相関値の算出を実現することができる。この結果、小さな回路規模で、かつ低い消費電力で動作することが可能なセカンドサーチ回路が達成される。
【００５３】
（第２の実施形態）
さて、前記第１実施形態では、本発明の原理を分かり易くするために、「１」または「−１」に識別されたデータが入力されることとして説明しているが、以下に２の補数で表わされた複数ビットの受信データが入力される場合に好適な実施形態につき説明する。
【００５４】
図４は本実施形態に係るコード検出回路を適用して構成されたセカンドサーチ回路の構成を示すブロック図である。なお、前記図１と同一部分には同一符号を付し、その詳細な説明は省略する。
【００５５】
この図に示すように本実施形態のセカンドサーチ回路は、セレクタ５、選択信号生成部６、累積部７、ＥＸ−ＯＲ回路１１（１１−１，１１−２），１２（１２−１，１２−２）、簡易第１周期コード生成部１３および論理反転部１４を有している。すなわち本実施形態のセカンドサーチ回路は、前記第１実施形態のセカンドサーチ回路における乗算器１，２、第１周期コード生成部３および極性反転部４に代えて、ＥＸ−ＯＲ回路１１，１２、簡易第１周期コード生成部１３および論理反転部１４を備えて構成される。
【００５６】
ＥＸ−ＯＲ回路１１，１２にはそれぞれ、受信したＩｃｈおよびＱｃｈ のそれぞれの受信データが入力される。すなわち、ＥＸ−ＯＲ回路１１−１，１２−１にＩｃｈの受信データが分岐入力される。またＥＸ−ＯＲ回路１１−２，１２−２にＱｃｈの受信データが分岐入力される。またＥＸ−ＯＲ回路１１にはそれぞれ、簡易第１周期コード生成部１３で生成される簡易第１周期コードが与えられる。ＥＸ−ＯＲ回路１２にはそれぞれ、論理反転部１４で生成される反転簡易第１周期コードが与えられる。そして各ＥＸ−ＯＲ回路１１，１２は、それぞれの２入力のＥＸ−ＯＲを取る。かくして、ＥＸ−ＯＲ回路１１は受信データと簡易第１周期コードとのＥＸ−ＯＲをとる処理を行う。また、ＥＸ−ＯＲ回路１２は受信データと反転簡易第１周期コードとのＥＸ−ＯＲを取る処理を行う。ここで、受信データは２の補数で表わされた複数ビットのデータであるので、ＥＸ−ＯＲ回路１１，１２は受信データの各ビットに対して簡易第１周期コードまたは反転簡易第１周期コードとのＥＸ−ＯＲを個々に取る。
【００５７】
そしてＥＸ−ＯＲ回路１１−１の出力はセレクタ５−１〜５−１６のそれぞれの入力端子Ｉ１−１に与えられる。ＥＸ−ＯＲ回路１１−２の出力はセレクタ５−１〜５−１６のそれぞれの入力端子Ｉ２−１に与えられる。ＥＸ−ＯＲ回路１２−１の出力はセレクタ５−１〜５−１６のそれぞれの入力端子Ｉ１−２に与えられる。ＥＸ−ＯＲ回路１２−２の出力はセレクタ５−１〜５−１６のそれぞれの入力端子Ｉ２−２に与えられる。
【００５８】
簡易第１周期コード生成部１３は、図５に示した前述の第１周期コードにおける各チップを「１」を「０」に、また「−１」を「１」にそれぞれ変更してなる簡易第１周期コードを生成し、受信データ中のセカンダリシンクロナイゼーションコードのタイミングに同期して出力する。
【００５９】
論理反転部１４は、簡易第１周期コード生成部１３で生成された簡易第１周期コードの各チップの論理を反転させて上述の反転簡易第１周期コードを生成し、これをＥＸ−ＯＲ回路１２に与える。
【００６０】
次に以上のように構成されたコード検出回路の動作につき説明する。
【００６１】
まず前記第１実施形態において、乗算器１は受信データに対して第１周期コードを掛け合わせる処理を行う。ここで第１周期コードは「１」および「−１」よりなるパターンであるから、乗算器１が行う処理は、第１周期コードが「１」である期間には受信データをそのままの極性で、また第１周期コードが「−１」である期間には受信データを極性を反転させてそれぞれ出力する処理である。
【００６２】
本実施形態においては、ＥＸ−ＯＲ回路１１は受信データと簡易第１周期コードとのＥＸ−ＯＲを取る処理を行う。簡易第１周期コードは、第１周期コードの各チップを「１」を「０」に、また「−１」を「１」にそれぞれ変更してなるコードであるから、簡易第１周期コードが「０」であるとき、すなわち第１周期コードが「１」である期間には、ＥＸ−ＯＲ回路１１の出力には入力データがそのまま現れる。
【００６３】
また簡易第１周期コードが「１」であるとき、すなわち第１周期コードが「−１」である期間には、ＥＸ−ＯＲ回路１１の出力には入力データの各ビットが反転して現れる。ここで入力データは２の補数により表わされているのだから、ＥＸ−ＯＲ回路１１の出力は入力データの極性を反転させたのとほぼ同じ値となる。なお、厳密には絶対値にして２進数で「１」だけの誤差が生じるが、これは微小であるため無視して問題ない。
【００６４】
一方、前記第１実施形態において、乗算器２は受信データに対して反転第１周期コードを掛け合わせる処理を行う。ここで反転第１周期コードは第１周期コードの各チップの極性を反転してなるパターンであるから、乗算器２が行う処理は、第１周期コードが「１」である期間には受信データを極性を反転させて、また第１周期コードが「−１」である期間には受信データをそのままの極性でそれぞれ出力する処理である。
【００６５】
本実施形態においては、ＥＸ−ＯＲ回路１２は受信データと反転簡易第１周期コードとのＥＸ−ＯＲを取る処理を行う。このため、反転簡易第１周期コードが「０」であるときには、ＥＸ−ＯＲ回路１２の出力には入力データがそのまま現れる。ここで反転簡易第１周期コードは簡易第１周期コードの各チップの論理を反転してなるコードであるから、反転簡易第１周期コードが「０」であるときは簡易第１周期コードが「１」であるとき、すなわち第１周期コードが「−１」である期間である。
【００６６】
また反転簡易第１周期コードが「１」であるとき、すなわち第１周期コードが「１」となる期間には、ＥＸ−ＯＲ回路１２の出力には入力データの各ビットが反転して現れる。ここで入力データは２の補数により表わされているのだから、ＥＸ−ＯＲ回路１２の出力は入力データの極性を反転させたのとほぼ同じ値となる。なお、厳密には絶対値にして２進数で「１」だけの誤差が生じるが、これは微小であるため無視して問題ない。
【００６７】
このようにして、ＥＸ−ＯＲ回路１１，１２の出力は、前記第１実施形態における乗算器１、２の出力と同様にして変換されたデータとなる。
【００６８】
かくして、以後の処理が前記第１実施形態の場合と同様にして行われることで、ハダマードシーケンスパターンの識別のために適正な相関値が累積部７の出力として得られることとなる。
【００６９】
このように本実施形態によれば、簡易第１周期コード生成部１３は、「０」および「１」からなるコードを生成すればよいのであり、正負の極性を持った第１周期コードを生成する前記第１実施形態の第１周期コード生成部３に比べて簡易な構成で実現することが可能である。これにより、さらなる回路規模の縮小と消費電力の低減を図ることができる。
【００７０】
なお、本発明は前記各実施形態に限定されるものではない。例えば前記各実施形態では、セカンダリシンクロナイゼーションコードにおけるハダマードシーケンスパターンに関する相関値を求めるセカンドサーチ回路に本願発明を適用した例を示している。しかし、処理対象とするコードは本発明の条件に合致するものであれば任意であって良く、従って本願発明はセカンドサーチ回路以外としても適用が可能である。
【００７１】
また前記第２実施形態では、簡易第１周期コード生成部１３を簡易第１周期コードの生成と反転簡易第１周期コードの生成とに共用することとしている。しかし、第１周期コードにおける各チップを「１」を「０」に、また「−１」を「１」にそれぞれ変更してなるコードを生成するコード生成部と、第１周期コードにおける各チップを「１」を「１」に、また「−１」を「０」にそれぞれ変更してなるコードを生成するコード生成部とを個別に設けるようにしても良い。
【００７２】
また前記第２実施形態では、簡易第１周期コード生成部１３にて第１周期コードにおける各チップを「１」を「０」に、また「−１」を「１」にそれぞれ変更してなる簡易第１周期コードを生成し、この簡易第１周期コードの各チップの論理を反転させることで反転簡易第１周期コードを生成している。しかし第１周期コードにおける各チップを「１」を「１」に、また「−１」を「０」にそれぞれ変更してなるコードを生成するコード生成部を設けてその出力をＥＸ−ＯＲ回路１２に与え、またそのコード生成部の出力の各チップの論理を論理反転部にて反転してなるコードをＥＸ−ＯＲ回路１１に与えるようにしても良い。
【００７３】
このほか、本発明の要旨を逸脱しない範囲で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】
本発明の第１実施形態に係るコード検出回路を適用して構成されたセカンドサーチ回路の構成を示すブロック図。
【図２】
１６種類のハダマードシーケンスパターンのそれぞれに対応して定めた入力データ選択パターンを示す図。
【図３】
図１中の乗算器１，２およびセレクタ５の動作の様子を示すタイミング図。
【図４】
本発明の第２実施形態に係るコード検出回路を適用して構成されたセカンドサーチ回路の構成を示すブロック図。
【図５】
Ｗ−ＣＤＭＡ方式におけるセカンダリシンクロナイゼーションコードの構造を説明する図。
【図６】
ハダマードシーケンスパターンを示す図。
【図７】
セカンドサーチ回路の従来の構成を示すブロック図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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