(57)【要約】本発明は、半導体本体（１）の表面の能動回路領域（４）に形成された回路を含む集積回路デバイスに関する。回路は、回路デバイス（２、３）と、回路デバイス（２，３）を相互接続して回路を形成する、少なくとも１つのパターン化された金属層（５，６）を有する相互接続構造とを含む。パターン金属層（５，６）は回路デバイス（２，３）全体にわたり配置されている。回路はさらに、相互接続構造（８）の上に置かれた不活性材料の層（９）と、回路を外部回路に接続するためのバンプ電極（１１，１２，１３）とを含む。バンプ電極（１１，１２，１３）は能動回路領域（４）の上方に実質的に垂直に置かれている。本発明によれば、基本的に回路デバイス（２，３）は、相互接続構造（８）から延び、不活性材料の層（９）を貫通する電気接続体（１０）により、バンプ電極（１１，１２，１３）に直接電気的に接続される。
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【特許請求の範囲】
【請求項１】
半導体本体（１）の表面の能動回路領域（４）に形成された回路を含む集積回路デバイスであって、前記回路は、回路デバイス（２，３）と、回路デバイス（２，３）を相互接続して回路を形成する、少なくとも１つのパターン化された金属層（５，６）を有する相互接続構造（８）とを含み、
前記パターン化金属層（５，６）は、前記回路デバイス（２，３）と、前記相互接続構造（８）の上に置かれた不活性材料の層（９）と、前記回路を外部回路に接続するためのバンプ電極（１１，１２，１３）とに対し上に重ねて置かれ、
前記バンプ電極（１１，１２，１３）は、前記能動回路領域（４）の上方に実質的に垂直に置かれ、前記回路デバイス（２，３）は、前記相互接続構造（８）から延びて、不活性材料の層（９）を貫通する電気接続体（１０）により、実質的に前記バンプ電極（１１，１２，１３）に直接電気接続されている、集積回路デバイス。
【請求項２】
請求項１記載の集積回路デバイスにおいて、
前記バンプ電極（１１，１２，１３）が、第１サブレイヤーおよび第２サブレイヤーを備え、前記第１サブレイヤーが中間層（１１，１２）であり、前記第２サブレイヤーがバンプ（１３）であることを特徴とする、集積回路デバイス。
【請求項３】
請求項２記載の集積回路デバイスにおいて、
前記中間層がバリヤ層（１１）を備え、前記バンプ（１３）が金バンプであることを特徴とする、集積回路デバイス。
【請求項４】
請求項２記載の集積回路デバイスにおいて、
前記中間層がバリヤ層（１１）および金属層（１２）を備え、前記バンプ（１３）がはんだバンプであることを特徴とする、集積回路デバイス。
【請求項５】
集積回路デバイスを製作する方法であって、
半導体本体（１）を回路デバイス（２，３）に提供するステップと、
少なくとも１つのパターン化された金属層（５，６）を備える相互接続構造（８）を形成し、前記回路デバイス（２，３）を相互接続することにより、回路を形成するものであり、前記パターン化金属層（５，６）が前記回路デバイス（２，３）に対し重なるように形成するステップと、
前記不活性材料の層（９）を前記相互構造（８）の上に形成するステップと、
前記相互接続構造（８）から延び、前記不活性材料の層（９）を貫通するバイア（１０）を形成するステップと、
電気メッキによりバンプ電極（１１，１２，１３）を形成するものであり、前記バンプ電極（１１，１２，１３）が前記バイア（１０）の上に形成されるステップとをそなえ、
バイア（１０）を形成するステップの直後に、バンプ電極（１１，１２，１３）を形成するステップを実行することを特徴とする集積回路デバイスを製作する方法。
【請求項６】
請求項５記載の集積回路デバイスを製造する方法において、
バンプ電極（１１，１２，１３）を形成するステップが第１サブステップと第２サブステップとを含み、前記第１サブステップが不活性層（９）の上およびバイア（１０）内にＴｉＷバリヤ層（１１）を形成するステップを含み、前記第２サブステップが電気メッキにより金バンプ（１３）を形成するステップを含むことを特徴とする、集積回路デバイスを製造する方法。
【請求項７】
請求項５記載の集積回路デバイスを製造する方法において、
バンプ電極（１１，１２，１３）を形成するステップが第１サブステップと第２サブステップとを備え、前記第１サブステップが、不活性層（９）の上およびバイア（１０）の内部にＴｉＷバリヤ層（１１）とその後にＡｕ金属層（１２）とを形成するステップを含み、前記第２サブステップが電気メッキによりはんだバンプ（１３）を形成するステップを含むことを特徴とする、集積回路デバイスを製造する方法。
【発明の詳細な説明】
【０００１】
本発明は、半導体本体表面の能動回路領域に形成される回路を含む集積回路デバイスに関する。前記回路は、回路デバイスと、回路デバイスを相互接続して回路を形成する、少なくとも１つのパターン化された金属層を有する相互接続構造とを備える。前記パターン金属層は、回路デバイス、相互接続構造の上に置かれた不活性材料の層、回路を外部回路に接続するためのバンプ電極に対し上に重ねて配置されている。前記バンプ電極は、能動回路領域の上方に実質的に垂直に置かれている。
【０００２】
本発明はさらに、集積回路デバイスを製造する方法に関するものであり、以下のステップ、すなわち、
半導体本体を回路デバイスに提供するステップと、
少なくとも１つのパターン化された金属層を備える相互接続構造を形成して、前記回路デバイスを相互接続することにより回路を形成するものであり、前記パターン化金属層が回路デバイスに対し重なるように形成するステップと、
不活性材料の層を相互構造の上に形成するステップと、
相互接続構造から延び、不活性材料の層を貫通するバイアを形成するステップと、
電気メッキによりバンプ電極を形成するものであり、前記バンプ電極がバイア接触穴の上に形成されるステップと、を含む。
【０００３】
能動回路領域は、そこに回路が形成される半導体本体の表面の領域を意味する。これら回路デバイスは、例えばトランジスタまたはダイオードのような能動デバイス、ならびに例えば抵抗またはキャパシタのような受動デバイスを含むことができる。
【０００４】
本文の最初に述べたタイプの集積回路デバイスは、ＪＰ−Ａ−９２８３５２５から公知である。本明細書で述べる集積回路は、半導体本体の表面の能動領域に形成される、ＭＯＳトランジスタのような能動回路デバイスを含むことができる。相互接続構造は能動回路デバイス全体にわたり配置され、その構造は層間絶縁フィルムによって提供される。バイアは、前記層間絶縁フィルム内に形成され、相互接続構造を外部引き出し電極であるアルミニウム・パッドに接続する。能動領域は大部分アルミニウム・パッドの直ぐ下に形成される。パッド開放部分を設けられた不活性フィルムはアルミニウム・パッド上に形成される。最後に、バンプ電極が形成される。この電極は不活性フィルムのパッド開放部分を通してアルミニウム・パッドに接続される。
【０００５】
公知の集積回路デバイスは、かなり複雑である。
【０００６】
本発明の目的は、本文の最初に述べた種類の、製造が簡単かつ容易な集積回路デバイスを提供することである。
【０００７】
本発明によれば、この目的を達成するには、回路デバイスが基本的に、相互接続構造から延びかつ不活性材料の層を貫通する電気接続によりバンプ電極に電気接続されることで達成される。
【０００８】
バンプに接続するアルミニウム・パッドを無くすることにより、本発明の集積回路デバイスは、従来公知の集積回路デバイスに比べて簡単化される。層数の減少のため、必要なステップが減少し、その結果集積回路デバイスの製作方法が簡単化される。
【０００９】
さらに、本発明による集積回路デバイスは、バンプ電極が能動回路領域の上に実質的に垂直に置かれているため、面積減少の利点を有する。この小型化は特に、多数のバンプ電極を持つ、例えばディスプレイ・デバイダＩＣとして提供されるデバイスなどのような集積回路デバイスでは重要である。本発明による集積回路デバイスは、従来公知の集積回路デバイスと機能的に差が無い、すなわち、キャリア上にデバイスを取り付けるバンプ・プロセスは変更する必要が無いことが判明した。
【００１０】
本発明による集積回路デバイスの利点は、寄生キャパシタンスが減少することである。従来のデバイスでは、バンプ電極に匹敵する横方向寸法を有するアルミニウム・パッドが不活性層の下に存在する。結果的に、アルミニウム・パッドが下にある相互接続ラインおよび／またはそれを通り金属誘電層中に入る能動エレメントの電極から分離する。本発明のデバイスでは、バンプ電極とその下にある相互接続ラインとの分離部は、１μｍまたはそれ以上の好ましい厚さの不活性層を含む。さらに、低い誘電率を持つ任意の誘電材料、例えばＨＳＱ、ＭＳＱ、シルクおよび多孔質シリカなどを、不活性層の下に直接形成することができる。
【００１１】
本発明による集積回路デバイスの実施例は、バンプ電極が第１サブレイヤーおよび第２サブレイヤーを含むことを特徴とし、前記第１サブレイヤーは中間層であり、前記第２層がバンプである。
【００１２】
発明者らは、相対的に小さい面積のバイアにより付加的な金属層を形成する必要が無くなったことを確認した。このような付加的な金属層は、従来はアルミニウム・パッドを形成するために必要であった。不活性層を貫通するバイアは、従来の整列手段（すなわち、ダマスク・プロセス（波型文様を施す処理）における、光学的または機械的手段）を用いて相互接続構造に位置合わせされる。
【００１３】
本発明による集積回路デバイスを製作する方法は、バイアを形成するステップの直後に、バンプ電極を形成するステップを実行することを特徴とする。
【００１４】
これらおよび他の態様は、以下に述べる実施例により明らかになるであろう。
【００１５】
理解し易くするために、本発明の以下の説明では、集積回路デバイスはＭＯＳトランジスタだけを含むことを基本とする。しかし、当業者には、集積回路デバイスは複数の能動回路デバイスを含むことができ、ＭＯＳトランジスタに限定する必要がなく、バイポーラ・トランジスタまたはＤＭＯＳ／ＶＤＭＯＳトランジスタも同様に含むことができることは明らかであろう。したがって、本発明は一般に、ＣＭＯＳおよびＢＩＣＭＯＳ集積回路デバイスにも適用可能である。
【００１６】
図１に示す集積回路デバイスは、本実施例では、ＭＯＳトランジスタ（２）およびポリ・トラック（３）を有する回路デバイスを含む回路をそなえる。この回路は、半導体本体（１）の表面の能動回路領域（４）に形成される。相互接続構造（８）は回路デバイス（２、３）全体にわたり形成され、回路デバイス（２、３）を相互接続して回路を構成する。この実施例では、相互接続構造（８）は、第１パターン化金属層（５）、第２パターン化金属層（６）、および相互接続バイア（７）を有する。不活性材料の層（９）は、相互接続構造（８）の上に置かれる。不活性材料のこの層（９）は、例えば、Ｓｉ３Ｎ４またはＳｉＯ２から構成できる。この回路、相互接続構造（８）および不活性材料層（９）は、すべて当業者には公知の方法で形成される。光学的処理およびエッチングにより、バイア（１０）は第２パターン化金属層（６）から延び、不活性材料層（９）を貫通して形成される。バイア（１０）を形成後直ぐに（すなわち、中間処理段階を必要とせずに）、バリヤ層（１１）が、例えばスパッタリング・プロセスにより、不活性材料層（９）の上およびバイア接触穴（１０）の内部に形成される。このバリヤ層（１１）は、例えばＴｉＷまたはＴｉ／Ｐｔから構成される。バリヤ層（１１）は、不活性材料層（９）に比較して相対的に薄く、約２００から３００ｎｍの厚さである。バリヤ層（１１）の上に、金属層（１２）が、例えばスパッタリング・プロセスにより置かれる。この金属層（１２）は、例えばＡｕで構成でき、約１００から２００ｎｍの厚さである。その後、バンプ寸法（またはサイズ）を決定する写真印刷ステップ後の電気メッキにより、Ｐｂ／Ｓｎバンプ（１３）がバリヤ層（１１）および金属層（１２）の上の形成される。バリヤ層（１１）、金属層（１２）およびバンプ（１３）は、一体となってバンプ電極を形成する。バンプ電極は、これらの回路と外部回路との直接接続を形成し、能動回路領域（４）の上に実質的に垂直に置かれている。
【００１７】
別の実施例では、金バンプ（１３）が使用される。この実施例では、金属層（１２）を無くすことができ、金バンプ（１３）を、例えばＴｉＷまたはＴｉ／Ｐｔから構成できるバリヤ層（１１）の上に直接形成できる。Ｐｂ／ＳｎまたはＡｕの代わりに、Ｓｎ、Ａｇ、Ｃｕ、Ｂｉ、Ｉｎ、Ｚｎおよびそれらの合金などの、他の導電性材料をバンプ（１３）に使用できる。このことは、コスト面だけでなく環境面からも利点が多い。
【００１８】
さらに別の実施例では、バンプは、銅またはアルミニウムを含むことができる。このバンプ電極は、基板上に第２電極を形成できる。この場合、中間層は、バンプ電極と基板との間に存在する。バンプ電極と第２電極とは、引用により本明細書に取り込まれている出願番号ＥＰ０１０００６８０．７（ＰＨＣＨ００００２６）の未公開出願に記載されているような接続構造を形成する。
【図面の簡単な説明】
【図１】
本発明による集積回路デバイスの能動回路領域に形成されている回路の一部だけを示す断面図である。
【国際公開パンフレット】
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【国際調査報告】
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