(57)【要約】プリスケーラ論理部と、エンドオブサイクル論理部と、周波数ｆｎの入力クロックを受信するためのクロック入力部と、次のセルに周波数ｆｍの出力クロックを供給するためのクロック出力部と、前記次のセルからモード制御入力信号を受信するためのモード制御入力部と、先行するセルにモード制御出力信号を供給するためのモード制御出力部とを具備する周波数分周セルを有する装置である。前記周波数分周セルの前記エンドオブサイクル論理部は、スイッチング可能なテール電流源を有する。前記スイッチング可能なテール電流源により、電力節減のために前記エンドオブサイクル論理部の前記バイアス電流がスイッチオフされることが可能となる。
2004516768.tif 000002
【特許請求の範囲】
【請求項１】
プリスケーラ論理部と、
エンドオブサイクル論理部と、
周波数ｆｎの入力クロックを受信するためのクロック入力部と、
次のセルに周波数ｆｍの出力クロックを供給するためのクロック出力部と、
前記次のセルからモード制御入力信号を受信するためのモード制御入力部と、
先行するセルにモード制御出力信号を供給するためのモード制御出力部と
を具備する周波数分周セルを有する装置であって、前記エンドオブサイクル論理部は、前記エンドオブサイクル論理部のバイアス電流がスイッチオフされることを可能にする、スイッチング可能なテール電流源を有する装置。
【請求項２】
周波数分周セルのチェーンを有する請求項１に記載の装置。
【請求項３】
分周されるべきクロック信号が、前記チェーンの一つの周波数分周セルの前記クロック入力部に入力可能であり、前記チェーンの前記一つの周波数分周セルの前記クロック出力部が、前記チェーンの前記次の周波数分周セルの前記クロック入力部に接続され、前記チェーンの前記一つの周波数分周セルの前記モード制御入力部が、前記チェーンの前記次の周波数分周セルの前記モード制御出力部に接続される請求項２に記載の装置。
【請求項４】
分周されるべき前記クロック信号が、前記チェーンの前記一つの周波数分周セルの前記クロック出力部において前記周波数ｆｍよりも高い周波数ｆｎを有する請求項３に記載の装置。
【請求項５】
前記周波数分周セルは、前記分周比ｆｎ／ｆｍが２と３との間でスイッチングされ得る２／３分周セルである請求項１、２、３、又は４に記載の装置。
【請求項６】
前記プリスケーラ論理部及び前記エンドオブサイクル論理部が、電流切換え型論理回路（ＣＭＬ）で実現されているラッチを有する請求項１、２、又は３に記載の装置。
【請求項７】
前記プリスケーラ論理部及び前記エンドオブサイクル論理部の前記ラッチが、前記クロック入力部において入力される同じ入力クロックによってトリガされる請求項６に記載の装置。
【請求項８】
前記スイッチング可能なテール電流源が、一つのサイクル内のほとんどの期間において、スイッチオフされる請求項１乃至７の何れか一項に記載の装置。
【請求項９】
前記スイッチング可能なテール電流源が、先行するセルに対してモード制御出力信号を生成するために必要とされるときに、スイッチオンされる請求項１乃至７の何れか一項に記載の装置。
【請求項１０】
前記スイッチング可能なテール電流源が、前記エンドオブサイクル論理部によって前記プリスケーラ論理部に供給されるスワロー信号を生成するために必要とされるときに、スイッチオンされる請求項１乃至７の何れか一項に記載の装置。
【請求項１１】
前記スイッチング可能なテール電流源が、前記スワロー信号を生成するために必要とされるときに、スイッチオンされる請求項１０に記載の装置。
【請求項１２】
前記モード制御出力信号の前記状態及び前記スワロー信号の前記状態は、前記スイッチング可能なテール電流源がスイッチオフされるときに、保持されることを可能にする手段を有する請求項１乃至１１の何れか一項に記載の装置。
【請求項１３】
周波数分周セルの前記チェーンのいくつかの周波数分周セルが、スイッチング可能なテール電流源を有し、好ましくは前記周波数分周セルが、周波数分周セルの前記チェーンから離れた前部において位置される請求項２に記載の装置。
【請求項１４】
複数の周波数分周セルの前記エンドオブサイクル論理部の前記バイアス電流がスイッチオフされることを可能にする共通のスイッチングバイアスブロック及び共通の制御ブロックを有する請求項１乃至１３の何れか一項に記載の装置。
【請求項１５】
前記制御ブロックが、前記バイアス電流を制御するために使用される第一の制御信号と、第二の制御信号と、前記第二の制御信号の反転された信号となる第三の制御信号とを生成する請求項１４に記載の装置。
【請求項１６】
前記第一の制御信号、前記第二の制御信号、及び前記第三の制御信号がレールトゥレール信号となる請求項１５に記載の装置。
【請求項１７】
前記スイッチングバイアスブロックが、スイッチオフされるべき複数の周波数分周セルの前記エンドオブサイクル論理部に対して前記バイアス電流を伝える多重出力カレントミラーを有する請求項１４に記載の装置。
【請求項１８】
スイッチオフされるべき前記周波数分周セルの各々は、前記各々の周波数分周セルの前記エンドオブサイクル論理部の前記バイアス電流がスイッチオフされることを可能にするスイッチングバイアスブロックを有する装置であって、更に共通の制御ブロックを有する請求項２乃至１３の何れか一項に記載の装置。
【請求項１９】
共通制御ブロックが、周波数分周セルの前記チェーン内の異なる端子において供給される信号を処理する請求項１４又は１８に記載の装置。
【請求項２０】
セルの前記チェーンの各々の周波数分周セルは、前記モード制御入力信号と共に、前記周波数分周セルの前記分周比ｆｎ／ｆｍがスイッチングされることを可能にするバイナリコードワードの入力に対する書き込み入力部を有する請求項２に記載の装置。
【請求項２１】
スイッチングされるべき前記周波数分周セルが、第一のマルチプレクサ及び第二のマルチプレクサを有する請求項１乃至２０の何れか一項に記載の装置。
【請求項２２】
前記第一のマルチプレクサ及び前記第二のマルチプレクサが、ｐＭＯＳトランジスタを有する請求項２１に記載の装置。
【請求項２３】
特にＣＭＯＳによるトランシーバであって、請求項１乃至２２の何れか一項に記載の装置を有するトランシーバ。
【請求項２４】
制限されたパワーリソースを具備するデバイスであって、請求項１乃至２２の何れか一項に記載の装置を有するデバイス。
【請求項２５】
プリスケーラ論理部と、
エンドオブサイクル論理部の前記バイアス電流はスイッチオフされることを可能にする、スイッチング可能なテール電流源を具備するエンドオブサイクル論理部と、
周波数ｆｎの入力クロックを受信するためのクロック入力部と、
次のセルに周波数ｆｍの出力クロックを供給するためのクロック出力部と、
前記次のセルからモード制御入力信号を受信するためのモード制御入力部と、
先行するセルにモード制御出力信号を供給するためのモード制御出力部と
を具備する周波数分周セルを有する装置の前記消費電力を低減するための方法であって、前記装置の前記出力の一つのサイクルの一部の間に前記エンドオブサイクル論理部の前記バイアス電流をスイッチオフするステップを有する方法。
【請求項２６】
オン／オフ信号が、前記周波数分周器自身によって生成され、前記オン／オフ信号が、前記バイアス電流をスイッチオン及びスイッチオフするために使用される請求項２５に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、周波数分周のための、周波数分周器、装置、及び方法に関する。更に特に当該発明は、ジッパー分周器アーキテクチャに基づく、周波数分周器アーキテクチャ、回路技術、及び方法に関する。
【０００２】
【従来の技術】
近年、高周波（ＲＦ）設計において、標準の相補型金属酸化膜半導体（ＣＭＯＳ）によるワンチップトランシーバ化への多大な努力が払われてきた。特に、トランシーバにおいてキーとなる構成要素の一つである周波数シンセサイザ及び周波数分周器のＣＭＯＳによる実現は大変注目されてきた。この場合最も注意すべきトレンドとなるものは、ジッパー分周器アーキテクチャ及びいわゆる電流切換え型論理回路（ＣＭＬ）である。
【０００３】
知られているジッパー分周器は、同一回路の２／３分周セル（ｄｉｖｉｄｅ−ｂｙ−２／３  ｃｅｌｌ）のチェーンから構成されている。
【０００４】
クロック入力（ＣＫｉｎ）１１、分周クロック出力部（ＣＫｏｕｔ）１２、モード制御入力部（ＭＤｉｎ）１３、モード制御出力部（ＭＤｏｕｔ）１４、及び書き込み入力部（Ｐ）１５の五つの端子１１乃至１５を有する従来の２／３分周セル１０が図１に示されている。各々の２／３分周セル１０は、二つの回路ブロック、すなわち、エンドオブサイクル論理（ｅｎｄ−ｏｆ−ｃｙｃｌｅ  ｌｏｇｉｃ）部１７と称される別のブロックによって生成されるスワロー信号（ｓｗａｌｌｏｗ  ｓｉｇｎａｌ（ＳＷ））によって制御され、２分周又は３分周の何れかで分周するプリスケーラ論理ブロック１６から構成されている。
【０００５】
書き込みビットＰ＝０（ＭＤｉｎ＝１又はＭＤｉｎ＝０の場合）が書き込み入力部１５において入力されるとき、セル１０は２分周し、Ｐ＝１且つＭＤｉｎ＝１のとき、前記セル１０は３分周する。
【０００６】
２／３分周セルは通常ＣＭＬで実現される。基本的なＣＭＬ論理回路は、いくつかのスタックト差動対と、二つの抵抗負荷又は能動負荷と、一つのテール電流源（ｔａｉｌ  ｃｕｒｒｅｎｔ  ｓｏｕｒｃｅ）とを有している。前記入力論理の状態に依存して、前記テール電流はＣＭＬ論理回路内部でリルーティングされるので、前記二つの負荷の両端の電圧降下が所望の論理機能を正確に表す。このような回路動作において、各々の差動対における金属酸化膜半導体（ＭＯＳ）トランジスタは単にスイッチとして働く。ＣＭＬ論理回路の消費電流は、テール電流によって決定され、入力周波数に依存せず、入力信号が存在するかしないかに影響されない。
【０００７】
六つの２／３分周セル２１乃至２６のチェーンを有する、知られている周波数分周器２０の例が図２Ａに示されている。分周器２０は、ＧＨｚ帯の入力クロック周波数（ＣＫ１）で動作することが可能である。図２Ｂは、周波数分周器２０の端子信号を示している。前記クロック入力及びクロック出力信号が、図２Ｂの左側のグラフに示されており、前記モード制御信号が、右側において示されている。分周器２０はＣＭＬで実現されているため、当該例における前記クロック入力及びクロック出力信号の振幅は、（ピークからピークで）−５００ｍＶと＋５００ｍＶとの間の範囲となっている。当該例において、大部分の期間で、セル２１乃至２６は自身の入力クロックを２分周している。分周比が３の場合、図２Ｂの左側に示されているように、パルス幅はより広くなる。信号ＣＫ３の場合、例えば、時点ｔ１及びｔ２において前記分周比は３となる。これは、バイナリワードＰ＝１１１１１１が書き込み入力部に入力されていることによる。該書き込み入力が常に論理値“１”である場合、個々のセル２１乃至２６の分周比は、先行するセルに対して後続するセルにより供給されるモード制御信号（ＭＤ）によってのみ決定される。
【０００８】
右側に示されているように、当該モード制御信号（ＭＤ）は、通常、論理値“０”に相当する状態３０になる。ほんの短い期間において、モード制御信号（ＭＤ）は、論理値“１”に相当する状態３１をとる。これは特にセルのチェーンの始めの少数のセルに対して当てはまる。
【０００９】
別の周波数分周器が、米国特許第５，５８１，２１４号に示されている。前記ジッパー分周器アーキテクチャと異なる従来の周波数分周器アーキテクチャに基づいている当該周波数分周器は、必要とされない場合スイッチオフされ得る。前記周波数分周器をオンオフすることによって、時分割用途等への該分周器の適用が極めて制限される。該米国特許において提案されている周波数分周器がオンされ続ける場合、電力節減は決して達成され続けない。前記周波数分周回路が交互にターンオフされると、消費電力は低減されるが、同時に前記分周器が動作を停止してしまう。前記周波数分周器は、更に、完全なプリスケーラ論理部がオンとオフとの間でスイッチングされることを特徴としている。前記周波数分周器は、外部のオン／オフ信号によって接続される。前記米国特許において提案されている周波数分周器の場合、ほんの数パーセントの電力しか節減され得ないという評価が明らかとなっている。
【００１０】
【発明が解決しようとする課題】
モバイル電話、パーソナルディジタルアシスタント、及びパームトップ（ｐａｌｍ  ｔｏｐ）等のような多くのシステム及び装置は、バッテリに依存するという事実により非常に制限されたパワーリソースを有している。
【００１１】
ＧＨｚ周波数帯及びそれ高い周波数帯において動作する場合、周波数分周器は不可避的に通常数ｍＡもの大量の電力を消費する。従って、制限されたリソースを伴うシステム及び装置において前記周波数分周器を使用することが所望される場合、前記周波数分周器の消費電力は重要なパフォーマンスパラメータとなる。
【００１２】
従って、本発明の目的は、大幅に低減された消費電力及び改善された電力効率を伴う周波数分周器を提供することにある。
【００１３】
【課題を解決するための手段】
この場合電力節減を可能にする斬新な回路技術及び方法だけでなく斬新な周波数分周器アーキテクチャが提供される。前記斬新なアーキテクチャ及び技術は、電流切換え型論理回路（ＣＭＬ）と組み合わされる、知られているジッパー分周器アーキテクチャに基づいている。
【００１４】
この場合提供される前記周波数分周器アーキテクチャにより、５０％までの電力低減又はそれより高い電力低減さえ可能となる。本発明のコンセプトの好ましい実現により、常に、すなわち、テール電流がターンオン又はターンオフされるかどうかに関係なく、正しい論理動作が保証される。
【００１５】
本発明によれば、前記周波数分周器のほんのいくつかのサブ回路がオンとオフとの間でスイッチングされる。
【００１６】
この場合提案される本発明によれば、オンしている期間は一つのレファレンスサイクルのうちのほんの何分の一かになる。
【００１７】
オン／オフの周期は固定され、前記周波数分周器の出力周波数の周期と等しくなる。
【００１８】
本発明によれば、前記オン／オフ信号は、前記周波数分周器自身によって生成される。
【００１９】
本発明の利点は、前記周波数分周器がオンモード又はオフモードの何れであるかにかかわらず、前記周波数分周器が動作し続けることである。
【００２０】
本発明によれば、５０％までの電力節減及び５０％を上回る電力節減が達成され得る。従って前記電力効率は顕著に改善される。
【００２１】
【発明の実施の形態】
本発明のより完全な記載と、本発明の他の目的及び利点のためのより完全な記載とのために、添付図面を伴う、以下の記載に符号が設けられている。
【００２２】
簡略化のため、様々な図における信号線は、シングルエンドの信号線として示されている。実際、全ての信号は差動である。このことは、実際は二つの信号線が存在していること意味する。
【００２３】
図２Ｂにおいて示されているように、プリスケーラブロック１６の出力は、一つの出力サイクル３２内でたった一度しか変化させないエンドオブサイクル論理部１７の変化する回数よりもずっと多くの回数にわたって自身の論理状態を変化させる。一つの出力サイクル３２内のほとんどの期間において、前記モード制御信号（ＭＤ）は論理値０を保持しており、ほんのわずかな期間において、各々のサイクルの終わりにおいて論理値１に変化するのみである。
【００２４】
プリスケーラブロック１６及びエンドオブサイクル論理ブロック１７は、各々のセルにおいて、ＣＭＬで実現されるラッチを含んでいる。当該ラッチは、セル１０と同じ入力クロック（ＣＫｉｎ）によってトリガされるので、同じスイッチング動作をする。
【００２５】
本発明の基本的なアイデア、すなわち、前記テール電流が出力サイクル３２のうちのほとんどの期間においてターンオフされると共に、前記テール電流が先行するセルに対するモード制御信号（パルス）及び同じセルにおけるプリスケーラ論理ブロック１６に対するスワロー信号（ＳＷ）を生成するために必要とされるときにのみターンオンされる態様で、スイッチング可能な電流によってエンドオブサイクル論理部１７における一定のテール電流を置き換えるというアイデアは、当該波形によって観測される。正しい動作のために、前記テール電流がスイッチオフされるとき、当該信号の状態は保持されなければならない。保持されることによって、大きな分周比に対して、エンドオブサイクルブロック１７の電流消費がほとんどゼロにまで低減され得る。
【００２６】
各々のセルによって出力される入力周波数は、チェーンに沿って（書き込み入力部１５及びモード制御入力部１３における状態に依存して）少なくとも２のファクタによって逓減されるので、前記テール電流は、ここでもチェーンに沿ってセルごとに通常ほぼ同じファクタによって低減される。このことは、前記テール電流が最も多く流れるずっと前部のセル（すなわち、図２Ａにおいて左側のセル）において、最も多くの電力節減が見込めることを意味している。
【００２７】
この場合提案される改善された周波数分周器アーキテクチャ４０は、比較のため、ここでも全部で六つの周波数分周セル４１乃至４６を含む図の例で記載されている。図３において詳細に記載されているように、当該新たな周波数分周器４０は制御ブロック４７と、スイッチングバイアスブロック４８と、前部における三つの修正された２／３分周セル４１、４２、及び４３と、（図２Ａにおいて示されているように）後部における三つの従来の２／３分周セル４４，４５、及び４６とを有している。修正されたセル４１、４２、及び４３により、正しい論理状態の保持が保証されている間、エンドオブサイクル論理部のバイアス電流はスイッチオフされることが可能となる。
【００２８】
図３において、三つの信号がＣＫ４及びＭＤ４から取り出され、最初の三つのセル４１、４２、及び４３の動作を制御するための制御ブロック４７に入力される。本例において、第一の周波数分周セル４１は４ＧＨｚのクロック入力（ＣＫ１）を受信し、第二の周波数分周セル４２はほぼ２ＧＨｚのクロック入力（ＣＫ２）を受信し、第三の周波数分周セル４３はほぼ１ＧＨｚのクロック入力（ＣＫ３）を受信する。当該信号が、他の端子信号（２５０ＭＨｚより後）又は多くの端子信号の組み合わせと共に生成され得ることはいうまでもない。概して、最大限に可能な電力低減を達成するために最終段のセル４６に過度に近いセルから端子信号をとらないことは好ましい。このことは以下の記載から更により明らかとなるであろう。本実施例における制御ブロック４７は、Ｃｂｓ、Ｃｍｘ、及びＣｍｘバーとして設計される三つの制御信号を生成する。Ｃｂｓは、最初の三つの周波数分周セル４１、４２、及び４３におけるエンドオブサイクルブロックに対する電流バイアスを専ら制御する。当該三つの信号が、０Ｖと電源電圧ＶＤＤの値との間の幅を有するレールトゥレール（ｒａｉｌ−ｔｏ−ｒａｉｌ）信号であることは注意されるべきである。Ｃｂｓが‘ロー’（すなわち、０Ｖに近い）のとき、最初の三つのセル４１乃至４３の各々におけるエンドオブサイクルブロックに対する前記バイアス電流はターンオフされる一方、Ｃｂｓが‘ハイ’（すなわち、ＶＤＤに近い）のとき、前記バイアス電流はターンオンされる。従って、Ｃｂｓ＝１の期間において、図３の新たな回路４０は、図２Ａの従来回路２０とちょうど同じ動作をする。
【００２９】
最初の三つのセル４１乃至４３の各々における前記エンドオブサイクルブロックは大変正しく構成されているので、前記テール電流がターンオフされているにもかかわらず、図３の新たな周波数分周器４０も図２Ａの従来回路２０とちょうど同じ動作をする。
【００３０】
電力及び面積の最小化についてのオーバヘッドを防止する多くの可能な回路方式のうち、大変よくロバスト（ｒｏｂｕｓｔ）設計された制御回路４７が図４Ａにおいて示されている。周波数分周セル４１乃至４３を制御するための制御信号は、従来の論理部分によって後続される（差動からシングルエンドへのコンバータとしても参照される）二つのＣＭＬからＲ２Ｒへの（レールトゥレール）コンバータ７０及び７１を介して、差動モード制御信号ＭＤ４及びＭＤ４バーと、クロック信号ＣＫ４及びＣＫ４バーとから取り出される。本実施例におけるこの従来の論理部分は、図４Ａにおいて示されているように、二つのＤ−フリップフロップ（ＤＦＦ）７２及び７３と、インバータ７４と、二つの論理和ゲート７５及び７６と、一つの論理積ゲート７７とを有している。基本動作は、図４Ｂの左側に示されている波形によって端的に示される。また、図４Ｂの右側において、信号ＭＤ０乃至ＭＤ２は、Ｃｍｘのパルス幅の中央にうまく位置されている。また、スワロー信号ＳＷ１乃至ＳＷ３（図４Ｂにおいて図示略）はＣｍｘ及びＣｍｘバーによってうまくカバーされている。
【００３１】
ＣＭＬ回路の電流バイアスは、通常、ダイオード接続されたＭＯＳトランジスタを通じて入力バイアス電流がバイアス電圧を生成するカレントミラーで実現される。
【００３２】
同じ種類の別のトランジスタのゲートを入力トランジスタの共通のゲート及びドレインノードに接続することによって、正確なバイアス電流が、前記二つのトランジスタの適切なアスペクト比を選択することにより生成され得る。いくつかの知られている分周器において、カレントミラーは各々の周波数分周セルにおいて設けられるので、入力バイアス電流が各々の当該セルにおいて必要とされている。全体の周波数分周器に対して一つの入力バイアス電流のみが必要とされるのでより高い電力効率をもたらす多重出力カレントミラーが、他の分周器において使用されている。
【００３３】
制御回路４７によって生成される信号Ｃｂｓが各々の周波数分周セルに入力されなければならないか否かは、明らかに実際のバイアス方式に依存している。
【００３４】
図３は、共通のバイアス方式を示している。この場合スイッチングバイアスブロック４８は、最初の三つの周波数分周セル４１乃至４３のエンドオブサイクルブロックに対してテール電流をそれぞれ伝えるために多重出力カレントミラー（本実施例においては三つの出力４９、５０、及び５１）を含んでいる。簡略化のために、他の三つのセル４４乃至４６ばかりでなく最初の三つの周波数分周セル４１乃至４３のプリスケーラ論理ブロックに対するバイアス手段が図３において示されていないことは注意されるべきである。
【００３５】
各々の周波数分周セル内でローカルにバイアスがなされる場合、各々のセル内にスイッチングバイアス手段が設けられなければならない。そのとき図３において破線によって示されているように、信号Ｃｂｓが直接各々の周波数分周セルに入力される。
【００３６】
スイッチングバイアスブロック４８の構成例が図５Ａに示されている。通常動作において、ＰＵバー（パワーアップ）がゼロなので、当該ブロック４８は動作している。トランジスタＰ５及びＮ５はＣＭＯＳスイッチを形成している。端子６０において信号Ｃｂｓがゼロのとき、前記ＣＭＯＳスイッチはオープンとなり、トランジスタＮ６はターンオンする。トランジスタＮ１乃至Ｎ３と、ライン４９、５０、及び５１とを通じて周波数分周セル４１、４２、及び４３に電流は流れ込まない。
【００３７】
しかしながら、端子６０において信号Ｃｂｓが１になると、前記ＣＭＯＳスイッチがクローズされ、トランジスタＮ６はオフされる。図５Ｂにおいて示されているように、トランジスタＮ１乃至Ｎ３のドレイン電流Ｉ１、Ｉ２、及びＩ３は、コンデンサＣによってノード６２における電圧が実際上変化しない状態が保持されるので、すぐに最終的な値６３、６４、及び６５に達する。
【００３８】
図２Ｂは、全ての周波数分周セルのプリスケーラ論理ブロックが入力クロック（ＣＫ１乃至ＣＫ７）周波数を常に分周し続けている一方、（図２Ｂの左側においては）前記エンドオブサイクルブロックからの信号（ＭＤ１乃至ＭＤ６）が一つのサイクル３２毎に一度状態を変化させていることを明確に示している。Ｃｂｓ＝０の期間において、最初の三つの周波数分周セル４１乃至４３におけるエンドオブサイクルブロックのＣＭＬ回路に対するバイアス電流は流れない。このため、特に何の予防策もとられない場合、当該周波数分周セル４１乃至４３におけるプリスケーラ論理ブロックは適切に動作しないであろう。
【００３９】
適切な動作を常に保証する、本発明による新たな周波数分周セル８０が、図６Ａに示されている。
【００４０】
周波数分周セルにおいて、該セルのモード制御出力（ＭＤｏｕｔ）は、該セルのモード制御入力（ＭＤｉｎ）が論理値１になった後にのみ論理値１に変化し、ほとんどの全ての期間において論理値０を保持するということが図２Ｂから分かる。図６Ａの新たな周波数分周セル８０の開発によって常に正しい機能が保証されることが可能となっていることが当該波形により観測される。バイアス手段の取扱いについては従来から詳細に議論されてきたので、簡潔化のために図６Ａには示されていない。エンドオブサイクル論理部８１は、二つの論理積ラッチ８２及び８３を含んでいる。第一の論理積ラッチ８２は、周波数分周セル８０に対して端子８４においてモード制御出力（ＭＤｏｕｔ）信号を生成し、第二の論理積ラッチ８３は、スワロー信号（ＳＷ）を生成する。当該ＳＷ信号は、プリスケーラ論理ブロック８５が一つの追加のパルスをスワローするか否かを決定する。二つのマルチプレクサ（ＭＵＸ１及びＭＵＸ２）、すなわち、ＭＵＸ１が論理積ラッチ８２の後に追加され、ＭＵＸ２が論理積ラッチ８３の後に追加されてきた。端子８６においてＭＤｉｎがゼロのとき、論理積ラッチ８２の出力Ｑもゼロ、従ってＭＤｏｕｔもゼロとなっているであろう。しかしながら、論理積ラッチ８３のＱ出力は論理値１となっているであろう。このことは、追加のパルスがスワローされないことを意味している。Ｃｂｓ＝０の期間において正しい動作を保証するために、ＭＵＸ１及びＭＵＸ２におけるスイッチＳｐ及びＳｎはポール（ｐｏｌｅ）番号２にスイッチングされる。明確に規定されているＤＣ電圧ＶＬ及びＶＨは、図６Ａに示されているように、ポール番号２に接続される。通常、当該電圧ＶＬ及びＶＨは、電流源及び抵抗によって非常に容易に供給され得る。
【００４１】
従来の周波数分周器において、全ての入力信号（ＣＫｉｎ）及び出力信号（ＮＤｏｕｔ）は、ＶＨ各々のＶＬの規定も示されている図６Ｂに示されるように、同じオフセット及び振幅を有している。ＶＨ＝ＶＤＤは注意されるべきである。
【００４２】
周波数分周セルのチェーンにおいて先行するセルに対してＭＤｏｕｔが生成される前に、Ｃｂｓは１になり、従ってバイアス電流をここでもターンオンする。Ｃｍｘが論理値１にセットされると、マルチプレクサＭＵＸ１及びＭＵＸ２の各々における二つのスイッチはポール番号１にスイッチングされる。当該モードにおいて、図３に示されている周波数分周セルの詳細な接続は図２Ａにおける接続とちょうど同じなので、同じ機能が保証される。
【００４３】
好適なマルチプレクサ９０の例が図６Ｃにおいて示されている。当該マルチプレクサ９０は、ＭＵＸ１及び／又はＭＵＸ２として使用され得る。マルチプレクサ９０は、二つのｐＭＯＳトランジスタ対９１及び９２を含んでいる。
【００４４】
上記に基づいて、最初の三つの周波数分周セル４１乃至４３におけるエンドオブサイクル論理ブロックは、バイアス電流のオンオフを伴う、基本的に二つの動作モードを有している。当該二つのモードの間の遷移は、常に正しい動作を保証するように注意深く処理されなければならない。このことは、Ｃｂｓ及びＣｍｘ制御信号のタイミングによって保護される。当該信号のタイミング及び動作は図４Ｂのグラフにおいて示されている。Ｃｍｘのパルス幅（ＰＷｘ）は、ある程度のオーバラップでＭＤ２及びＭＤ１をカバーするために、ＭＤ３（ＰＷ３（図２Ｂ参照））のパルス幅とほぼ等しくなければならないし、Ｃｂｓのパルス幅（ＰＷｂ）も、スイッチングディレイ及びテール電流セッティング期間を考慮するために、Ｃｍｘ及びＣｍｘバーを十分なオーバラップでカバーしなければならない。
【００４５】
図３の全体の周波数分周回路４０は、図４Ｂにおいて示されている前記制御信号でうまく動作することを確認するために、シミュレーションが使用され得る。
【００４６】
前記新たな周波数分周セルにおけるテール電流のスイッチング特性により、該セルの消費電力は大幅に低減される。同じテール電流が流され、各々の周波数分周セルはバッファを有しないと仮定し、更に制御ブロック４７による電力オーバヘッドを無視すると、電力節減又は電力低減は、パーセントで示すと３７．５％から４３．７％の間の範囲になる。分周比が非常に大きくなると、電力節減は最大５０％に近づくことが可能である。
【００４７】
いくつかの分周回路において、論理積ラッチは、普通のラッチよりも高いテール電流を必要とする。この場合、電力節減は容易に５０％を超すことが可能である。
【００４８】
本提案のアーキテクチャは、例外なく、いかなる数のセルを有する周波数分周器に対しても適用され得ることは注目に値する。
【００４９】
本発明は、トランシーバにおける使用に対して非常に適している。本発明は、ワンチップＣＭＯＳトランシーバにおける使用に対して特に非常に適している。
【００５０】
本発明による周波数分周器は、トランシーバ、高周波（ＲＦ）集積回路（ＩＣ）、ＧＳＭソリューション、ＤＥＣＴデバイス、ＰＣＳ、及びブルートゥースソリューションの電力の効率的な構成を実現するために、他の回路と組み合わせることが可能である。
【００５１】
容易な理解を助けるために別々の実施例の内容において記載されている本発明の様々な特徴が一つの実施例における組み合わせにおいて提供されてもよいことは評価される。逆に、簡潔にするために一つの実施例の内容において記載されている本発明の様々な特徴は、別々又はいかなる好適なサブコンビネーションにおいて提供されてもよい。
【００５２】
図及びスペックにおいては、本発明の好ましい実施例が示されており、特定の専門用語が使用されているが、一般的な説明のために該専門用語を使用しているにすぎず、特定のものに限定することを目的とするものではない。
【図面の簡単な説明】
【図１】
二つの論理ブロックを有する従来の２／３分周セルである。
【図２Ａ】
六つの２／３分周セルを有する従来のジッパー分周器アーキテクチャである。
【図２Ｂ】
図２Ａの従来のジッパー分周器アーキテクチャのクロック信号及びモード制御信号を示すグラフである。
【図３】
本発明による装置の代表的な概略図である。
【図４Ａ】
本発明による、図３の装置のビルディングブロックの代表的な概略図である。
【図４Ｂ】
様々な信号の波形を示すグラフである。
【図５Ａ】
本発明による、図３の装置の周波数分周セルをバイアスするために使用されるビルディングブロックの代表的な概略図である。
【図５Ｂ】
ドレイン電流Ｉ１、Ｉ２、及びＩ３と、信号Ｃｂｓとを示すグラフである。
【図６Ａ】
本発明による、周波数分周セルの代表的な概略図である。
【図６Ｂ】
電圧ＶＨ及びＶＬを規定するグラフである。
【図６Ｃ】
図６Ａの周波数分周セルにおいて使用され得る、本発明によるマルチプレクサの代表的な概略図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ｂ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【国際公開パンフレット】
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【国際調査報告】
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