(57)【要約】ガロア体線形変成器格子システムは、ＧＦＬＴ行列と、前記行列に、１つ或いは２つ以上の格子ビットストリーム内の多くの入力ビットと、前記行列の格子状態出力とを与える入力選択回路と、前記行列に、前記１つ或いは２つ以上の格子ビットストリームの複数サイクルのガロア体線形変成を実行させ、格子状態出力に、複数の格子出力チャネルシンボルと新しい格子状態出力を１サイクルの間に提供させるように構成するためのプログラム可能な記憶素子とを含む。
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【特許請求の範囲】
【請求項１】
ガロア体線形変成器（ＧＦＬＴ）格子システムにおいて、
ＧＦＬＴ行列と、
前記行列に、１つ或いは２つ以上の格子ビットストリーム内の多くの入力ビットと、前記行列の格子状態出力とを与える入力選択回路と、
前記行列に、前記１つ或いは２つ以上の格子ビットストリームの複数サイクルのガロア体線形変成を実行させ、格子状態出力に、複数の格子出力チャネルシンボルと新しい格子状態出力を１サイクルの間に提供させるように構成するためのプログラム可能な記憶素子と
を備えることを特徴とするガロア体線形変成器格子システム。
【請求項２】
前記行列には、複数のセルが含まれ、各セルには、
ＥＯＲ論理回路と、
前記ＥＯＲ論理回路に接続される出力と、入力ビットを受け取るために前記入力選択回路に接続される入力とを持ったＡＮＤ論理回路と
が含まれることを特徴とする請求項１記載のガロア体線形変成器格子システム。
【請求項３】
前記プログラム可能な記憶素子には、各々が別のガロア体線形変成を有効にするようにプログラムされる多くの記憶ユニットが含まれることを特徴とする請求項１記載のガロア体線形変成器格子システム。
【請求項４】
前記プログラム可能な記憶素子を再構成して、前記格子出力チャネルシンボルを所定の順序に並び換えるための制御回路を含むことを特徴とする請求項１記載のガロア体線形変成器格子システム。
【請求項５】
前記プログラム可能な記憶素子を再構成して、所定のビットパターンを異なる出力ビットパターンに並べ替えるために、前記行列の各行と列の中の唯一つのセルを有効にする制御回路を含むことを特徴とする請求項１記載のガロア体線形変成器格子システム。
【請求項６】
前記入力選択回路には、入力レジスタと、状態レジスタと、前記入力レジスタ及び状態レジスタの内の１つ或いは２つから前記行列へのデータを選択的に入力するためのシステム切り換え回路とが含まれることを特徴とする請求項１記載のガロア体線形変成器格子システム。
【請求項７】
前記プログラム可能な記憶素子を再構成して、所定の入力ビットパターンを別の出力ビットパターンに拡張するために、前記行列の各行の中の唯一つのセルを有効にする制御回路を含むことを特徴とする請求項１記載のガロア体線形変成器格子システム。
【請求項８】
ガロア体線形変成器（ＧＦＬＴ）格子システムにおいて、
ＧＦＬＴ行列と、
前記行列に、１つ或いは２つ以上の格子ビットストリーム内の多くの入力ビットと、前記行列の格子状態出力とを与える入力選択回路と、
前記行列に、前記１つ或いは２つ以上の格子ビットストリームの複数サイクルのガロア体線形変成を実行させ、格子状態出力に、複数の並べ替えられた格子出力チャネルシンボルと新しい格子状態出力を１サイクルの間に提供させるように構成するためのプログラム可能な記憶素子と
を備えることを特徴とするガロア体線形変成器格子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、改良のされたガロア体の線形変成器格子システム（linear transformer trellis system）に関し、より細かくは、１つ或いは２以上のビットでの完全な格子演算および／または１つのサイクル内での出力ビット偶置換を実行することのできるシステムに関する。
【０００２】
本願は、２００３年４月８日出願の特許文献１であるStein他“ENTITLED METHOD TO PREDICT TRELLIS OUTPUT USING THE FG-2 ALU”の優先権を主張する。
【背景技術】
【０００３】
前進型誤信号訂正（ＦＥＣ：forward error correction）の目的は、いくつかの注意深く設計された冗長な情報を、チャネルを通して送信されるデータに加えることで、チャネル容量を改善することである。この冗長な情報を加える処理は、チャネル符号化として知られている。畳込み符号化とブロック符号化は、チャネル符号化の２つの重要な形式である。畳込み符号は、一度に１ビットあるいは数ビットのシリアルデータに対して作用する。ブロック符号は、比較的大きな（典型的には、２００バイトまで）メッセージブロックに対して作用する。いくつかの場合、畳込み符号は、冗長なビットと訂正誤りを連続的に生成するので、ブロック符号よりもより便利である。
【０００４】
格子は、例えば誤り検査のために拡張して冗長を取り入れることでビットを符号化するのに使用される装置である。格子は、線形帰還シフトレジスタ（ＬＦＳＲ）を備えたフリップフロップと、２を法とした加算器を備えたＯＲゲートから構成される。ＬＦＳＲゆえに、畳込み符号はメモリを持つ。例えば、２つ或いは３つ或いはそれより多くの入力は、３つ或いは４つ或いはそれより多くの、現在の入力のブロックだけでなく前のブロックにも依存するチャネルシンボルの出力を作り出すだろう。実施する必要のある多くの異なる格子がある：それらは基本的な１：２の符号化器或いは基本的な１：３の符号化器或いは基本的なｎ：ｍの符号化器である。格子システムは、プログラム可能であるかも知れないし、ハードウェアによる解決を必要とするかも知れない。プログラム可能な畳込み格子の問題の１つは、それがチャネルシンボルを生成するのに１ビット当たり数サイクルの動作を必要とすることである。典型的な方法の中には、多くの加算あるいはシフトの処理を必要とする線形帰還シフトレジスタを使用することが含まれる。さらに、生成されるチャネルビットは、次の処理に必要な順序ではないであろう。ハードウェアによる解決は、特定の機能に対して更に効率的である限り、必要とされる多くの異なる種類の格子に対応するために再構成可能ではない。
【０００５】
【特許文献１】米国仮出願第６０／４６１,２６７号明細書
【特許文献２】米国特許第３,６５８,８６４号明細書
【特許文献３】米国特許出願公開第１０／０５１,５３３号明細書
【特許文献４】米国特許出願公開第１０／１７０,２６７号明細書
【特許文献５】米国特許出願公開第１０／１３６,１７０号明細書
【発明の開示】
【課題を解決するための手段】
【０００６】
従って、本発明の目的は、ガロア体の線形変成器格子システムを提供することである。
【０００７】
本発明のさらなる目的は、そのようなガロア体の線形変成器格子システムの、より高速でチャネルシンボル出力を、次の処理に対応する希望の順序に並び換えることのできるものを提供することである。
【０００８】
本発明のさらなる目的は、そのようなガロア体の線形変成器格子システムの、複数の出力チャネルシンボルを１つあるいは２つ以上のビットから１つのサイクル内に予測することのできるものを提供することである。
【０００９】
本発明のさらなる目的は、そのようなガロア体の線形変成器格子システムの、１サイクル内に多くの並列の入力ビットから出力を予測することのできるものを提供することである。
【００１０】
本発明のさらなる目的は、そのようなガロア体の線形変成器格子システムの、さらに様々な独立した入出力ビット置換を実現するように構成することのできるものを提供することである。
【００１１】
本発明は、１ビット或いはそれ以上を並列に受信し出力チャネルシンボルを直接或いは並び換えた形式で与えることのできる、より高速でより簡単な再構成可能な格子システムが、ガロア体線形変成器行列と、行列に１つ或いは２つ以上の格子ビットストリームの多くの入力ビットと行列の格子状態出力とを提供する入力選択回路と、１つ或いは２つ以上の格子ビットストリームの複数サイクルガロア体の線形変成、及び複数の格子出力チャネルシンボルあるいは偶置換された格子出力チャネルシンボルと新しい格子状態を１サイクルで提供するための格子状態の出力を実行するように行列を設定するためのプログラム可能な記憶素子とを用いて達成することができることを理解することに起因する。
【００１２】
本発明は、ガロア体の線形変成器格子行列と、行列に多くの入力ビットを１つ或いは２つ以上の格子ビットストリームを提供し、行列の格子状態出力を提供する入力選択回路とを含む、ガロア体線形変成器格子システムを特徴としている。プログラム可能な記憶素子は、１つ或いは２つ以上の格子ビットストリームと格子状態出力の複数サイクルガロア体線形変成を行って、複数の格子出力チャネルシンボルと新しい格子状態出力を１サイクルに提供する行列を構成する。
【００１３】
一実施形態において、行列には、複数のセルが含まれ、各セルには、排他的論理和（ＥＯＲ）回路と、ＥＯＲ回路に接続される出力を持ったＡＮＤ論理回路と、入力ビットを受信するために入力選択回路に接続される入力とが含まれるだろう。プログラム可能な記憶素子には、別のガロア体線形変成を有効にするようにそれぞれがプログラムされた多くの記憶ユニットが含まれるだろう。プログラム可能な記憶素子を再構成して、格子出力チャネルシンボルを所定の順序に並び換える制御回路があるだろう。この制御回路は、また、プログラム可能な記憶素子とを再構成して、所定の入力ビットパターンを異なる出力ビットパターンに並び換えるために行列の各行と列の中の１つだけのセルを有効にするだろう。
【発明を実施するための最良の形態】
【００１４】
他の目的と特徴と利点とは、以下の実施形態の説明と添付の図面とから、当業者には分かるであろう。
【００１５】
以下に開示する実施形態に加えて、本発明は、他の実施形態が可能であり、また様々な方法で実施又は実行することができる。従って、本発明は、その応用範囲が、以下の明細書に記載されたり図面に描かれたりする構成の詳細や部品の配置に限定されないことを理解されたい。
【００１６】
図１に、本発明による、一般的にｕ３，ｕ２，ｕ１として描かれる１つ或いは２つ以上の格子ビットストリーム内の多くの入力ビットと、そこからシステムが出力１２及びＳｎ＋１として描かれる次の又は新しい格子状態出力１４を生成する、Ｓｎとして描かれる行列の格子状態出力とを受信する、ガロア体線形変成器格子システム１０が示される。
【００１７】
図２Ａに、ＡＤＳＬモデム格子２０内などで、ハードウェアで線形帰還シフトレジスタ（ＬＦＳＲ）２２として実現される典型的な格子システムを示す。線形帰還シフトレジスタ２２には、４つの記憶素子であるフリップフロップ２４，２６，２８，３０が含まれ、これらは、線形帰還シフトレジスタの状態ｓ０，ｓ１，ｓ２，ｓ３を表す。格子ビットストリームｕ３，ｕ２，ｕ１，ｕ０は、入力３２において、ビットのストリームｕ３０，ｕ３１，ｕ３２，ｕ３３...ｕ３７...，ｕ２０，ｕ２１，ｕ２２，ｕ２３...ｕ２７...，ｕ１０，ｕ１１，ｕ１２，ｕ１３...ｕ１７...として現れる。ビットストリームｕ３は、出力ｖ０を入力３２において直接に提供する。出力ｖ１は、ｕ３入力とｕ１入力とに応答して、ＥＯＲゲート３４によって作られる。出力ｗ０は、ｕ３入力とｕ２入力とに応答して、ＥＯＲゲート３６によって作られる。出力ｗ１は、入力ｕ３，ｕ２，ｕ１に加えて、ライン４０上の線形帰還シフトレジスタ２２の出力状態ｓ３の全てに応答して、ＥＯＲ３８によって提供される。格子システム２０が様々な特定の格子入力ビットｕ３０，ｕ３１，ｕ３２，ｕ３３...ｕ３７...，ｕ２０，ｕ２１，ｕ２２，ｕ２３...ｕ２７...，ｕ１０，ｕ１１，ｕ１２，ｕ１３...ｕ１７...に応答して出力ｖ０，ｖ１，ｗ０，ｗ１を得るために迅速に処理を実行するのに対し、一方で、ＡＤＳＬモデム格子機能を提供するのに特化したハードワイヤーゆえの欠点に悩まされ、他の目的のために容易に再構成することができない。
【００１８】
動作中のクロック各サイクル、図２Ｂの列５０において、状態ｓ０，ｓ１，ｓ２，ｓ３は、表IIに示されるようになる。
【００１９】
図２Ａの格子２０は、特定の格子（この場合はＡＤＳＬモデム格子）の機能を実行することに特化されて、一度に１つのビットのみ処理できるのに対して、図３Ａの本発明のガロア体線形変成器格子システム１０ａは、４，８，１２或いは何ビットでも、特定の応用物で可能な範囲のガロア体線形変成器行列の大きさによって、同時に処理することができる。これは、図３Ａに示されており、そこでは一般化された格子ビットストリーム入力ｕ１０〜ｕ１３，ｕ２０〜ｕ２３，ｕ３０〜ｕ３３が全て同時に受け入れられることが示されている。特定のビットが、最初の瞬間あるいは最初のクロックサイクルに対してｚ１０からｚ１３までと、ｙ２０からｙ２３までと、ｘ３０からｘ３３までとして示されている。この特定の例であるＧＦＬＴ格子システム１０は、一度に４ビットずつ受け入れ、真のガロア体変成器形式での出力は、４番目のクロックサイクルあるいは図２Ｂの表Ｉの囲んだ領域５２内の明るくなった、表Ｉ内のクロックサイクル番号３に対応して、出力を提供する。図２Ｂの表Ｉ内で５４，５６，５８，６０で示される状態ｓ０，ｓ１，ｓ２，ｓ３に対するこれらの値は、従って図３Ａの新しい格子状態５４ａ，５６ａ，５８ａ，６０ａである。それらは、新しい格子状態であるｓ０ｎ＋１，ｓ１ｎ＋１，ｓ２ｎ＋１，ｓ３ｎ＋１であり、格子入力ｓ３ｎ，ｓ２ｎ，ｓ１ｎ，ｓ０ｎに帰還される。従って、本発明のガロア体線形変成器格子システムの最初の瞬間または最初のクロックサイクルは、４番目のクロックサイクルあるいは従来技術のシステム２０のクロックサイクル番号３と同じ出力を作り出す。従って、１サイクル内に１でなく４（もしくは８あるいは１２あるいは何か他の数字）ビットが処理される。これは、何か他のソフトウェアや再構成可能なシステム内でこれを達成するのに必要であろう数サイクルに比肩する。
【００２０】
図３Ｂの表II内のクロックサイクル０の次或いは２番目のクロックサイクルにおいて、状態ｓ０ｎ＋１が列５１に、ｓ３とｙ２１（ｙ２１はｕ２１の現在の値）とｓ０とｙ２０（ｙ２０はｕ２０の現在の値）とｚ１２（ｚ１２はｕ１２の現在の値）のＥＯＲ結合として示されている。これは、列５３に示されるように展開することができ、次の格子状態を与える第３列５５に示されるように冗長さが取り除かれ（２を法とした加算）、同じことがｓ１ｎ＋１とｓ２ｎ＋１とｓ３ｎ＋１に対して行うことができる。出力ｖ０とｖ１とｗ０とｗ１は、信号を直截にＥＯＲ結合したものなのでチャート形式で表にまとめられておらず、その例は、図４のガロア体線形変成格子システムの行列６０に示されている。そこでは、行列６０の行と列の交点の選択した場所でＥＯＲを有効にすることによって、表Ｉと表IIで必要な出力が得られる。例えば、図３Ｂの表IIを参照するとｓ３の値がｓ１とｓ２とｓ３とｕ２１とｕ１３とｕ１０のＥＯＲ結合として表れており、例えばｗ０３については、その表記は単純にｕ３３とｕ２３のＥＯＲ結合であり、ｖ１２については、ｕ３２とｕ１２のＥＯＲであり等々。このように、単純な１サイクルの処理内に、出力と状態を提供するのに４ビットが処理されるが、これは、通常、図２ＡのＡＤＳＬモデム格子内に示されたようなハードウェアで実施する場合は４サイクル、再構成可能なソフトウェアで実施する場合は、さらに多くのサイクルを使うだろう。
【００２１】
本発明のさらなる利点は、格子出力チャネルシンボルで必要な形態で組むことができるように、行列が、希望するいかなる順序でも出力を操作することができる能力を持っていることである。例えば、０から３の全てのｗ１がまとめられ、０から３の全てのｗ０及び全てのｖ１と全てのｖ０がまとめられるような、図４に示されるように表された１サイクルの後の出力の代わりに、ｗ１［３］，ｗ０［３］，ｖ１［３］，ｖ０［３］がまとめられ、ｗ１［２］，ｗ０［２］，ｖ１［２］，ｖ０［２］がまとめられなどするが、これらは図５に示される通りである。
【００２２】
図６のガロア体線形変成器格子システム１０ｂには、行列７０と入力選択回路７２が含まれ、その中には入力レジスタ或いは“ｕ”レジスタ７４と、状態レジスタ或いは“ｓ”レジスタ７６と、多くのマルチプレクサ７８，８０，８２，８４と、対応する数のラッチ８６，８８，９０，９２が含まれるだろう。最初に、レジスタ７６の段９４における全ての入力は、全ての状態“ｓ”がゼロなので、ゼロである。入力レジスタ７４の第１段９６内には格子ビットストリームビットはないが、予め定められた格子ビットストリームビットが存在し、それは段９８ではビットｕ１０，ｕ１１，ｕ１２，ｕ１３であり、段１００ではビットｕ２０，ｕ２１，ｕ２２，ｕ２３であり、段１０２ではビットｕ３０，ｕ３１，ｕ３２，ｕ３３である。これらが段９４内のゼロの状態と共に現れるならば、レジスタ７６ガロア体線形変成器行列６０ｂは１サイクルですぐに結果を予測して、それを出力レジスタ１０４内に作り出す。状態条件ｓ００，ｓ０１，ｓ０２，ｓ０３は、出力レジスタ１０４内にも常駐し、状態レジスタ７６の段９４へ帰還され、次の４ビットの組それぞれがそれと共に処理されて、出力レジスタ１０４内の次の出力を与えて図３Ａ、図３Ｂ、図４、図５に関して説明される動作を実行する。図７の各セル６２ａには、その出力１１２が次のセルに接続され、その入力１１４が前のセルからの出力に接続されるＥＯＲゲート１１０を含むが、その入力がゼロに接続される行の中の最初のセルと、その出力が行列の出力を表す各行の中の最後のセルは除く。ＡＮＤゲート１１６は、ＥＯＲゲート１１０への他の入力を与え、プログラム可能な記憶素子であるフリップフロップ１１８は、ライン１２０上の書き込み信号に応答してＡＮＤゲート１１６の無効化を、そしてセル６２ａの有効化を制御する。プログラム可能なセル或いはフリップフロップ１１８の各々は、図６に示されるように別の面１２２上の残りのセルとは無関係に実現される。その後、制御回路は、単にフリップフロップのプログラム可能な面１２２をアドレス指定して、いずれか特定の格子の実現の役に立たせるために行列を構成或いは再構成する。
【００２３】
これは図８に図示されており、そこでは例えばＤＳＰ或いはマイクロプロセッサ或いはシーケンサーなどの制御回路１３０が、１つ或いは２つ以上の記憶平面１２２，１２２ａ，１２２ｂ，１２２ｎを制御する。ガロア体線形変成器および付随回路が、特許文献２に示され、これはここに参照のために全体が組み入れられる。プログラム可能な記憶素子１２２，１２２ａ，１２２ｂ，１２２ｎは、別の格子動作のために行列を再構成することのみに限定されず、格子動作の間にも再構成をする、例えば格子入力ビットストリームと格子出力チャネルシンボルの間で様々な並び換えを実行するだろう。行列６０の有効化されたセル６２を再構成することで得るものに２種の並び換えがある。第１の種類には、入力と出力のビット数が等しい並び換えが含まれる。その場合、行列の各行と列の中で、ただ１つのセルのみが有効化される。第２の種類には、入力ビットよりも多くの出力ビットがある（拡張）並び換えが含まれる。その場合、行列の各行の中で、ただ一つのセルのみが有効化される。２つの種類の典型的な並び換えが図９Ａ〜９Ｈに示され、ここで図９Ａはビットフリップの並び換え、図９Ｂはビットインターリーブ並び換え、図９Ｃはビット交換、図９Ｄはビットデインターリーブ、図９Ｅはバイトアンパック、図９Ｆはビット拡張、図９Ｇはバイトパック、図９Ｈは右シフトとバイト結合を表している。
【００２４】
以下の件は、ここに参考のために全体を組み入れる：２００２年１月１８日出願のStein他の特許文献３‘GALOIS FIELD LINEAR TRANSFORMER(AD-239J)’と、２００２年６月１２日出願のStein他の特許文献４‘PROGRAMMABLE DATA ENCRYPTION ENGINE(AD297J) ’と、２００２年５月１日出願のStein他の特許文献５‘RECONFIGURABLE INPUT GALOISFIELD LINEAR TRANSFORMER SYSTEM(AD-300J) ’。
【００２５】
本発明の特別な特徴は、他ならぬいくつかの図面に示されるが、これは、本発明に関して各特徴が他の特徴のどれか或いは全部と組み合わせることができることのみの理由から便宜のためである。“含まれる”、“備える”、“持つ”、“共に”というここで使用される語は、ここでは、広く総合的に解釈されるべきものであり、何か物理的内部接続に限定されるものではない。さらに、本明細書に開示される実施形態は、全て単に可能性のある実施形態として取られるべきではない。
【００２６】
他の実施形態は、当業者には、思い付くものであろうし、添付の特許請求の範囲に含まれるものである。
【図面の簡単な説明】
【００２７】
【図１】本発明による再構成可能なガロア体線形変成器格子システムの簡略化されたブロック図である。
【図２Ａ】典型的な従来のＡＤＳＬモデム格子システムのハードウェア線形帰還シフトレジスタの例のブロック図である。
【図２Ｂ】図２Ａの従来のＡＤＳＬモデム格子の８クロックサイクルに渡る４つの状態条件を示す表Ｉである。
【図３Ａ】図１の再構成可能なガロア体線形変成器格子システムの、より詳細なブロック図である。
【図３Ｂ】図３Ａのガロア体線形変成器格子システム内で発生する４つの状態条件の内の２つを示す表IIである。
【図４】１サイクルで入力ビットから格子出力チャネルシンボルを作り出すように構成された、図３のガロア体線形変成器行列の、より詳細な図である。
【図５】１サイクルで入力に関して並び直された格子出力チャネルシンボルを作り出すように構成された、図３のガロア体線形変成器行列の図である。
【図６】図３のガロア体線形変成器格子システムの、より詳細なブロック図である。
【図７】プログラム可能な記憶素子を備えた行列のセルの図である。
【図８】複数の面のプログラム可能な装置と、その構成と再構成のための制御回路とを備えた、本発明のガロア体線形変成器格子システムのブロック図である。
【図９Ａ】本発明のガロア体線形変成器格子システムによって達成可能な並び替えの例の図である。
【図９Ｂ】本発明のガロア体線形変成器格子システムによって達成可能な並び替えの例の図である。
【図９Ｃ】本発明のガロア体線形変成器格子システムによって達成可能な並び替えの例の図である。
【図９Ｄ】本発明のガロア体線形変成器格子システムによって達成可能な並び替えの例の図である。
【図９Ｅ】本発明のガロア体線形変成器格子システムによって達成可能な並び替えの例の図である。
【図９Ｆ】本発明のガロア体線形変成器格子システムによって達成可能な並び替えの例の図である。
【図９Ｇ】本発明のガロア体線形変成器格子システムによって達成可能な並び替えの例の図である。
【図９Ｈ】本発明のガロア体線形変成器格子システムによって達成可能な並び替えの例の図である。
【符号の説明】
【００２８】
１０，１０ａ…ガロア体線形変成器格子システム
１２…出力
１４…格子状態出力
６０，６０ｂ，７０…行列
６２，６２ａ…セル
７２…入力選択回路
７４…入力レジスタ或いは“ｕ”レジスタ
７６…状態レジスタ或いは“ｓ”レジスタ
７８，８０，８２，８４…マルチプレクサ
８６，８８，９０，９２…ラッチ
１０４…出力レジスタ
１１０…ＥＯＲゲート
１１２…出力
１１４…入力
１１６…ＡＮＤゲート
１１８…フリップフロップ
１２０…ライン
【図１】
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【図２Ｂ】
2006526904.tif 000005
【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
2006526904.tif 000019
【図９Ｈ】
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