(57)【要約】実質的に高いΔＶＴでプログラムすることで、デュアルビットメモリセルのメモリアレイ（６８）のノーマルビットをプログラムするための方法およびシステムが提供される。実質的に高くなったＶＴは、ストレスおよび／または相当な時間数にわたる顧客の操作を保証する。さらに、プログラム時に実質的に高いゲートおよびドレイン電圧を用いることで、電荷損失をひどくすることなくプログラム時間が短く維持される。プログラム・消去サイクルの間にシングルビットの動作の電荷損失を判断する方法論が得られる。次に、サイクル処理およびストレス下で電荷損失を利用して、コマンドロジック（６４）およびステートマシン（６５）にプログラムするのに適したΔＶＴを判断する。
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【特許請求の範囲】
【請求項１】
少なくとも１ビットのドレイン（３２、３４）への電圧印加と少なくとも１ビットのゲート（８９、９０、９２、９４）への電圧印加とを並行して行うことで、少なくとも１ビットにプログラムパルスを印加するステップと、
少なくとも１ビットのΔＶＴを２．０から３．０ボルトの範囲内で検証するステップと、
少なくとも１ビットのΔＶＴが２．０から３．０ボルトの範囲内になるまでプログラムパルスを印加するステップを繰り返すステップとを含む、ＯＮＯデュアルビットメモリセル（１０、８２、８４、８６、８８）のビットをプログラムする方法。
【請求項２】
プログラムパルスを印加するステップが、５．５から６．０ボルトの範囲の電圧をドレイン（３２、３４）に印加するステップと９．５から１０．０ボルトの範囲の電圧をゲート（８９、９０、９２、９４）に印加するステップとを並行して行うことを含む、請求項１に記載の方法。
【請求項３】
前記ＯＮＯデュアルビットメモリセル（１０、８２、８４、８６、８８）がシングルビットモードで動作し、前記ＯＮＯデュアルビットメモリセル（１０、８２、８４、８６、８８）がノーマルビットと相補ビットとを含み、ノーマルビットのみがプログラムされる場合において、前記方法が、
前記ノーマルビットの消去検証を行うステップと、
前記相補ビットの消去検証を行うステップとをさらに含む、請求項１に記載の方法。
【請求項４】
ロットに含まれる少なくとも１つのアレイ（６８）についてあらかじめ定められた回数のプログラム・消去サイクルを実施した後、加速ベークを行うステップと、
前記プログラム・消去サイクルおよび加速ベーク後に少なくとも１つのアレイ（６８）の少なくとも１ビットの電荷損失を求めるステップと、
ΔＶＴの増加量を求めて、ロットに含まれる別のアレイのために少なくとも１つのアレイ（６８）の少なくとも１ビットの電荷損失を調節するステップとを含む、ＯＮＯデュアルビットメモリセルのアレイ（６８）のビットをプログラムするためのΔＶＴを判断する方法。
【請求項５】
ΔＶＴを高くして許容可能な時間以内に少なくとも１ビットをプログラムできるように、プログラム時に少なくとも１ビットのゲート（８９、９０、９２、９４）とドレイン（３２、３４）に印加するのに適切な電位を求めるステップをさらに含む、請求項４に記載の方法。
【請求項６】
高くしたドレインおよびゲート電位を用いて高くしたΔＶＴへのプログラム用のコマンドロジック（６４）とステートマシン（６５）とをプログラムするステップをさらに含む、請求項５に記載の方法。
【請求項７】
デュアルビットフラッシュメモリセルのアレイ（６８）と、
ＯＮＯデュアルビットフラッシュメモリセルのアレイ（６８）に接続され、前記ＯＮＯデュアルビットフラッシュメモリセルのビットに対するアクセスを提供することができるアドレスデコーダコンポーネント（６２）と、
前記ＯＮＯデュアルビットフラッシュメモリセルのビットのプログラムおよび消去を行うのに適した電圧を提供することができる電圧発生器（６６）と、
ステートマシン（６５）を含むコマンドロジックコンポーネント（６４）とを含み、前記コマンドロジックコンポーネント（６４）および前記ステートマシン（６５）が前記アレイ（６８）および前記アドレスコンポーネント（６２）に接続されて前記電圧発生器（６６）を制御するように動作可能であり、前記コマンドロジックコンポーネント（６４）および前記ステートマシン（６５）が、少なくとも１ビットを選択し、少なくともその１ビットのドレイン（３２、３４）に第１の電圧を印加してゲート（８９、９０、９２、９４）に第２の電圧を印加するプログラムパルスを印加し、少なくとも前記１ビットのΔＶＴを２．０から３．０ボルトの範囲内で検証し、少なくとも１ビットのΔＶＴが２．０から３．０ボルトの範囲内になるまでプログラムパルスを印加するステップを繰り返すことで、少なくとも１ビットをプログラムすることができる、ＯＮＯデュアルビットメモリセルのアレイにおけるビットをプログラムするためのシステム。
【請求項８】
前記ドレイン（３２、３４）への電圧が５．５から６．０ボルトの範囲であり、前記ゲート（８９、９０、９２、９４）への電圧が９．５から１０．０ボルトの範囲である、請求項７に記載のシステム。
【請求項９】
前記ＯＮＯデュアルビットメモリセルのアレイ（６８）がシングルビットモードで動作し、前記ＯＮＯデュアルビットメモリセルの各々がノーマルビットと相補ビットとを含み、前記ノーマルビットのみがプログラムされる、請求項７に記載のシステム。
【請求項１０】
前記コマンドロジックコンポーネント（６４）がさらに、消去コマンドを受信し、前記メモリセルのノーマルビットを２．０から３．０ボルトの範囲内のΔＶＴにプログラムする消去アルゴリズムを実行するように動作することができ、ノーマル列位置におけるノーマルビットの消去検証を行い、相補列位置における相補ビットの消去検証を行う、請求項９に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は広義にはメモリシステムに関し、特に、シングルビットモードで動作するデュアルビットメモリトランジスタ素子を有する電子フラッシュメモリデバイスにおいてビットセクタをプログラムし、消去し、検証するためのシステムおよび方法に関する。
【背景技術】
【０００２】
書き換え可能かつ電力のない状態で中身を保持できる一種の電子記憶媒体にフラッシュメモリがある。通常、フラッシュメモリデバイスの寿命は書き込みサイクル数で１００，０００回から３００，０００回である。１バイトずつの消去が可能なダイナミックランダムアクセスメモリ（ＤＲＡＭ）やスタティックランダムアクセスメモリ（ＳＲＡＭ）のメモリチップとは異なり、フラッシュメモリでは一般に消去や書き込みが固定のマルチビットブロックまたはセクタ単位で行われる。実装したまま消去できる電気的に消去可能な読出専用メモリ（ＥＥＰＲＯＭ）チップ技術から発展し、費用を抑えて密度を上げたものがフラッシュメモリである。この新たなＥＥＰＲＯＭのカテゴリは、ＥＰＲＯＭの密度とＥＥＰＲＯＭの電気的な消去性の利点を兼ね備える重要な不揮発性メモリとして浮上してきた。
【０００３】
従来のフラッシュメモリは各セルに１ビットの情報が格納されるセル構造で構成されている。このようなシングルビットのメモリアーキテクチャでは、ソース、ドレイン、チャネルを基板またはＰウェルに形成し、このチャネルをスタックゲート構造で覆った金属酸化膜半導体（ＭＯＳ）トランジスタ構造をセルごとに持たせるのが一般的である。スタックゲートではさらに、Ｐウェルの表面に薄いゲート絶縁層（トンネル酸化膜と呼ばれることもある）を設ける場合もある。また、スタックゲートは、トンネル酸化膜に載ったポリシリコンのフローティングゲートと、このフローティングゲートを覆う層間絶縁層とを含む。層間絶縁層は窒化層が２つの酸化層に挟まれた酸化窒化酸化（ＯＮＯ）層などの多層の絶縁体であることが多い。最後に、ポリシリコンのコントロールゲートが層間絶縁層上に設置される。
【０００４】
一般的なＮＯＲ型の構成では、上記のようなセルの行に関連したワード線にコントロールゲートを接続し、このようなセルのセクタを形成している。また、セルのドレイン領域を導電性のビット線で一緒に接続してある。スタックゲート構造によってセルのチャネルに電界をかけると、この電界に応じてソースとドレインとの間がチャネルを介して導通される。ＮＯＲ型の構成では同じ列内にあるトランジスタの各ドレイン端子が同じビット線に接続されている。また、個々のフラッシュセルにはそれぞれ別のワード線に接続されたスタックゲート端子があるのに対し、ソース端子はアレイを構成しているすべてのフラッシュセルで共通のソース端子に接続されている。動作時、周辺にあるデコーダと制御回路とを用いてそれぞれのビット線とワード線によって個々のフラッシュセルを指定することで、プログラム（書き込み）、読み出しまたは消去の機能を達成する。
【０００５】
このようなシングルビットのスタックゲート型フラッシュメモリセルをプログラムするには、コントロールゲートに電圧を印加してソースを接地し、ソースよりも高いあらかじめ定められた電位にドレインを接続する。結果としてトンネル酸化膜に高い電界が発生し、「ファウラー・ノルドハイム」トンネリングと呼ばれる現象が起こる。この過程でコアセルのチャネル領域の電子はゲート酸化膜をトンネルしてフローティングゲートに注入されるが、フローティングゲートが層間絶縁膜とトンネル酸化膜とによって囲まれているため、電子はフローティングゲートにトラップされる。電子がトラップされるとセルの閾値電圧が高くなる。こうしてトラップされた電子によるセルの閾値電圧（よって、チャネルのコンダクタンス）の変化こそが、セルをプログラムさせるものである。
【０００６】
一般的なシングルビットのスタックゲート型フラッシュメモリセルを消去するには、ドレインをフロートさせたままソースに電圧を印加し、コントロールゲートを負の電位に保持する。これによりフローティングゲートとソースとの間のトンネル酸化膜に電界がかかる。フローティングゲートにトラップされていた電子がフローティングゲートのソース領域を覆っている部分に向かって移動してその部分に集まる。さらに、ファウラー・ノルドハイムトンネリングにより、電子はトンネル酸化膜を通ってフローティングゲートからソース領域に抜ける。フローティングゲートから電子が取り除かれたため、セルは消去される。
【０００７】
従来のシングルビットのフラッシュメモリデバイスでは、ブロック内のセルまたはこのようなセルの集まりが正しく消去されたか否かを判断するための消去検証が行われる。現段階におけるシングルビットの消去検証の方法論は、ビットまたはセルの消去を検証し、最初の検証で不合格となった個々のセルに追加で消去パルスを印加しようというものである。その後、セルの消去後のステータスを再検証し、セルまたはビットの消去に成功するか、あるいはセルが使用できないとしてマークされるまで、プロセスは継続する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年、２ビットの情報をひとつのメモリセルに格納できるデュアルビットフラッシュメモリセルが導入されてきている。シングルビットのスタックゲートアーキテクチャで用いられている従来のプログラム・消去検証方法は、このようなデュアルビットのデバイスには適さない。最近になって、ワード線の接続用にＯＮＯ層上にポリシリコン層を用いるＯＮＯフラッシュメモリデバイスなど、フローティングゲートを使わないデュアルビットフラッシュメモリ構造が導入されてきている。従来の手法はこのようなタイプのデバイスに関連した特性には対応していない。したがって、デュアルビットメモリのアーキテクチャでデータビットを適切にプログラムおよび消去することができ、かつ、その構造的な特性を明らかにする、新規なプログラム方法および改良されたプログラム方法ならびに消去検証方法およびシステムの技術に、いまだ満たされていない需要がある。
【課題を解決するための手段】
【０００９】
シングルビットモードで動作するフラッシュメモリなどのメモリデバイスで１つまたはそれ以上のデュアルビットセルの消去を検証するためのシステムおよび方法論を提供する。本発明によれば、消去を効率的かつ完全に検証できるため、シングルビットモードで動作するＯＮＯデュアルビットセルアーキテクチャ特有のデータ保持と過消去の問題を最小限にできるという効果がある。本発明ではデータの格納にアクティブに使うのが１ビットだけで、顧客にはこれしか見えないデュアルビットメモリセル（ＯＮＯアーキテクチャなど）との関連で用いると重要な利点が得られる。しかしながら、本発明はデュアルビットメモリセルのアーキテクチャ全般に関連して役立つものであり、よって本発明は特定のデュアルビットセルの使用方法の実現または構成に限定されるものではないことは明らかであろう。プログラムの対象となるのはデュアルメモリセルのノーマルビットだけであるが、ノーマルビットの通常の消去では消去できない残留電荷がセルの中央の領域に蓄積される。したがって、このシステムおよび方法論は、同じＯＮＯトランジスタの対向する側であるセルのノーマルビットと相補（副、complement）ビットの両方を検証して消去することを含む。相補ビットよりもノーマルビットの消去パルスの方が長いが、これは相補ビットの消去パルスがノーマルビットのプログラムによって発生した残留電荷のみを除去する役目を果たすものであるためである。
【００１０】
本発明の一態様では、シングルビットモードで動作するデュアルビットフラッシュメモリセルのメモリアレイの消去を検証するためのシステムおよび方法が得られる。このシステムおよび方法は、ノーマルビット列位置のビットを予備プログラムすることを含み、続いてノーマル列位置と相補ビット列位置の両ビットの消去を検証する。消去のプロセスでは、同じトランジスタのノーマルビットと相補ビットの両方が次のトランジスタに移る前に消去検証に合格する必要がある。あるいは、Ｉ／Ｏのノーマルビットおよび相補ビットが次のＩ／Ｏまたはワードに移る前に合格しなければならないように、Ｉ／Ｏまたはビットからなるワードで消去検証を行うことができる。ノーマルビット位置のビット（単数または複数）がブランク状態を規定する最大ＶＴ未満ではない場合、特定の時間にわたってノーマル列位置のビットに消去パルスを印加する。続いて、前に試験したノーマルビット位置のビット（単数または複数）とは対向する相補ビット位置のビット（単数または複数）について消去検証（verify erasure）を行う。相補位置のビット（単数または複数）がブランクセルを規定する最大ＶＴ未満ではない場合、特定の時間にわたって相補列位置のビットに消去パルスを印加する。セクタのノーマルビットおよび相補ビットの各々がブランクセルを規定する最大ＶＴ未満になるまで検証と消去のステップを繰り返す。これらのステップを各セクタについて繰り返す。
【００１１】
次に、ノーマルビットを評価してビットが過消去されたかブランクセルを規定する最小ＶＴ未満まで落ちたかを判断する。ビットが過消去されたと判断した場合はノーマルビットにソフトプログラムパルスを与える。ソフトプログラム検証には、同じ列の他のセルからのリークを遮断する低レベルのソース電圧を含む必要がある。次に相補ビットを評価してビットが過消去されたかブランクセルを規定する最小ＶＴ未満まで落ちたかを判断する。ビットが過消去されたと判断した場合は相補ビットにソフトプログラムパルスを与える。ノーマル列位置と相補列位置の両方のビットに対して消去検証の２番目または最後のルーチンを実施し、ソフトプログラムパルスによってビットがブランクセルを規定する最大ＶＴよりも高い値になってはいないことを確認する。
【００１２】
本発明のもうひとつの態様では、消去検証を行うための上記のシステムおよび方法論が、セクタの各Ｉ／Ｏ（Ｉ／Ｏは８ビット、１６ビット、３２ビットなどのメモリのワードである）に一度にひとつずつ実質的に高い電界を与える消去パルスを印加することを含む。アレイ全体の消去帯間電流の開始がドレインポンプで供給できるよりも大きいため、この動作は単一電源式のデバイスでは重要である。たとえば、５．０メガボルト／ｃｍ２（（ドレイン電圧＋｜ゲート電圧｜）×１００／Ｔｏｘ）を超える電界を利用して、サイクル処理の最初から最後まで長時間安定した消去を行うことができる。第１の消去パルスの後は、すべてのＩＯについてまとめて消去検証ルーチンを行うことができる。特定の一例では、Ｖｄｒａｉｎ電圧を実質的に高い正の電圧になるように選択し（５．５〜６ボルトなど）、Ｖｇａｔｅ電圧の値が実質的に高い負の電圧（｜Ｖｇ｜＞｜−５．５｜など）であり、ＶｄｒａｉｎとＶｇａｔｅとの間の電圧電位も実質的に高電圧（Ｖｄｉｆｆ＝１１〜１２ボルトなど）である。上記の消去電圧は、高い電界を提供して多数回のサイクルにわたってデュアルビットメモリセルの適切な消去を確実に行うのに適していることが見出された。
【００１３】
本発明のもうひとつの態様では、実質的に高いΔＶＴ（２．０〜３．０Ｖなど）でプログラムすることで、メモリアレイのノーマルビットをプログラムする。ＶＴを実質的に高くすると、メモリアレイにプログラムしたデータを保持し、高温ストレス下（１００〜２５０℃など）におかれた後および／または顧客が相当な時間数にわたって操作した後に一貫してデータを消去することが保証される。さらに、プログラム時に実質的に高いゲートおよびドレイン電圧（Ｖｇａｔｅ＝９．５〜１０．０Ｖ、Ｖｄｒａｉｎ＝５．５〜６．０Ｖなど）を用いることで、電荷損失をひどくすることなくプログラム時間が短く（１マイクロ秒など）維持される。プログラム・消去サイクル（１００，０００ＰＥサイクルなど）の間にシングルビットの動作の電荷損失を判断する方法論が得られる。次に、サイクル処理およびストレス下で電荷損失を利用して、コマンドロジックおよびステートマシンにプログラムするのに適したΔ（デルタ）ＶＴを判断する。新たな消去方法論、プログラム方法論、正しく選択したΔＶＴを組み合わせることで、電荷損失を制御しやすくなる。
【００１４】
本発明のさらに別の態様では、上述の実質的に高くしたΔＶＴおよびゲートおよびドレイン電圧をプログラム・消去サイクルに利用する。プログラム・消去サイクルでは、まず実質的に高くしたΔＶＴを利用してデュアルビットのアレイのノーマルビットをプログラムし、実質的に高い電界をセクタの各Ｉ／Ｏに一度にひとつずつ与える消去パルスを印加することで消去検証を行う。第１の消去パルスの後は、すべてのＩＯについてまとめて消去検証ルーチンを行う。
【００１５】
本発明のもうひとつの態様では、メモリセルのブロックのギャップ間にダミーのワード線を提供し、大きなギャップを有するメモリセルのブロックのエッジ部ワード線に見られる高くなった応力温度で高くなった電荷損失を補正する。他の方法として、エッジ部ワード線の線幅を小さくする、窒化物を薄くして高温下での導電性を低くする、あるいは高温中でのコンダクタンスが小さい異なる窒化物のタイプを用いることなどがあげられる。ダミーのワード線は一般に、メモリの通常の動作時には無視される。
【００１６】
本発明のさらに他の態様では、エッジ列外側の製造時に形成されるメモリセルのダミー列をセクタの実際に使用されるメモリセルなどに接続する。ダミーメモリセルについては通常のプログラム・消去サイクルの間にフロートさせるか、あるいは実際に使用するセクタのメモリセルと一緒にダミーメモリセルをプログラムして消去することによって、ダミーメモリセルの列を補正する。ダミーメモリセルを実際に使用するセルと同じように扱うことで、高くなったストレス温度で悪影響をもたらす、および／または顧客の操作時間の長さによる、製造および通常の動作時にダミーセルにリークする電荷を排除する。
【００１７】
上記の目的および関連の目的を達成するために、本発明は、以下において十分に説明し、特許請求の範囲において明示した特徴を含む。以下の説明および添付の図面は本発明の特定の例示的な態様および実現形態を詳細に明記するものである。しかしながら、これらは本発明の原理を利用できるさまざまな方法のうちのほんの数例を示すにすぎない。添付の図面を考慮すれば、以下に示す本発明の詳細な説明から、本発明の他の目的、利点および新規な特徴が明らかになろう。
【発明を実施するための最良の形態】
【００１８】
以下、添付の図面を参照して本発明について詳細に説明する。図中、全図をとおして同様の参照符号は同様の構成要素を示す。本発明は、シングルビットモードで動作するデュアルビットメモリセルをプログラム（書き込み）し、検証（読み出し）し、適切に消去するための方法論およびシステムを提供するものである。本発明をフラッシュメモリデバイスでのチップ消去オペレーションまたはセクタ消去オペレーションと併用することもできる。さらに、本発明は、シングルビットモードで動作するアレイにおいてデュアルビットメモリセルを適切に配置および維持管理するための方法論およびシステムを提供するものである。なお、以下においては、セルひとつあたり１ビットしか使わずにデータを格納するＯＮＯデュアルビットメモリセルのアーキテクチャを例にあげて本発明を図示および説明するが、本発明は他のタイプのアーキテクチャおよび他のデュアルビットのアーキテクチャ利用法にも適用できるものであることは明らかであろう。
【００１９】
以下、図面を参照すると、図１は本発明のさまざまな態様のうちの１つまたはそれ以上を実施できる代表的なデュアルビットメモリセル１０を示している。メモリセル１０は、上側の二酸化シリコン層１４と下側の二酸化シリコン層１８との間に窒化シリコン層１６を挟んで形成したＯＮＯ層３０を含む。ＯＮＯ層３０の上にはポリシリコン層１２が設けられ、メモリセル１０に対するワード線の接続がなされている。ＯＮＯ層３０裏側の第１の領域４の下に第１のビット線３２が通り、ＯＮＯ層３０裏側の第２の領域６の下に第２のビット線３４が通っている。ビット線３２および３４は、導電性部分２４と任意の酸化物部分２２とで形成されている。ビット線３２および３４のそれぞれの両端に、ビット線が下側の二酸化シリコン層１８と接する部分で、あるいはトランジスタ全体に沿って、ホウ素コア注入物（ｂｏｒｏｎ  ｃｏｒｅ  ｉｍｐｌａｎｔ）２０が設けられている。ホウ素コア注入物はＰ型基板よりも多くドープされ、メモリセル１０のＶＴを制御する上での助けになる。セル１０は、Ｐ型基板を横切るチャネル８を間に挟んでビット線３２および３４の導電性部分２４をＮ＋ヒ素注入物から作った状態でＰ型基板９の上に設けられている。メモリセル１０は、Ｐ型基板領域９の上にあるＮ＋ヒ素注入物部分２４から作られる交替可能なソースコンポーネントとドレインコンポーネントとを有し、かつゲートがポリシリコンワード線１２の一部として形成された、単一のトランジスタで構成されている。
【００２０】
以上、第１および第２のビット線３２および３４を導電性部分２４と任意の酸化物部分２２とを含むものとして示してあるが、ビット線を導電性部分のみで形成してもよいことは理解できよう。さらに、図１の図面では窒化ケイ素層１６にギャップを設けてあるが、窒化ケイ素層１６を１つの帯状片または層としてギャップなしで製造してもよいことは理解できよう。
【００２１】
窒化ケイ素層１６は電荷トラップ層を形成する。セルをプログラムするには、ドレインおよびゲートに電圧を印加し、ソースを接地する。この電圧によってチャネルに沿って電界が発生し、電子が加速されて基板層９から窒化物１６に飛び込む。これは、ホットエレクトロン注入として知られている。電子は大半のエネルギをドレインで得るため、これらの電子はドレイン近傍の窒化物層１６にトラップされ、そこに保持された状態になる。セル１０はおおむね一様であるため、ドレインとソースは交替可能である。窒化シリコンは非導電性であるため、中央の領域５の第１の端の近傍で窒化物１６に第１の電荷２６を注入することが可能であり、中央の領域５の第２の端の近傍で窒化物１６に第２の電荷２８を注入することが可能である。したがって、電荷が移動しなければ、ひとつのセルで１ビットではなく２ビットにすることができるのである。
【００２２】
上述したように、メモリセル１０ひとつあたり２ビットを持つことができるように、中央の領域５の第１の端で窒化物層１６に第１の電荷２６を保持し、中央の領域５の第２の端で第２の電荷２８を保持することが可能である。通常、デュアルビットメモリセル１０は対称であるため、ドレインとソースは交替可能である。よって、左側のビットＣ０のプログラム時に第１のビット線３２をドレイン端子として機能させ、第２のビット線３４をソース端子として機能させることができる。同様に、右側のビットＣ１をプログラムするには、第２のビット線３４をドレイン端子として機能させ、第１のビット線３２をソース端子として機能させることができる。第１のビットＣ０と第２のビットＣ１とを有するデュアルビットメモリセル１０の読み出し、プログラム、片側消去を行う際の電圧パラメータセットの例を表１に示す。
【００２３】
【表１】
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【００２４】
本発明の１つまたはそれ以上の態様に従って、デュアルビットメモリセルのアーキテクチャをさまざまな形で実現することができる。特に、本発明は、デュアルビットセルの１ビットしか使わずにデータまたは情報を格納するメモリデバイスに適用できるものである。本願発明者らは、このようなセルの１ビットがデータの格納に使われない（たとえばセル１０のビットＣ０）場合ですら、データ格納ビット（たとえばビットＣ１）をプログラムおよび／または消去することで使わない方のビット（たとえばビットＣ０）にさまざまな物理現象が発生する可能性があることを見出した。
【００２５】
たとえば、セル１０のビットＣ１を繰り返しプログラムするとビットＣ０に電荷が蓄積される場合があり、逆もまたしかりである。あるいは、ビットＣ１に消去電圧パルスを繰り返し印加するとビットＣ０の過消去が発生する場合がある。使わない方のビットＣ０におけるこれらの現象は、ひいてはデータの格納に使用するビットの動作（ビットＣ１を効率よく読み出し、書き込み／プログラムおよび／または消去する機能など）を損ねることがある。本発明は、フラッシュメモリデバイスにおけるブロック消去動作またはセクタ消去動作などの際にメモリセルの適切な消去をさらに確実なものとするために、このようなメモリセルの個々のビットを選択的にプログラムし、検証し、消去し、再検証することで、デュアルビットメモリセル技術に関するこれらの問題に対処するものである。
【００２６】
図２は、メモリセル１０をシングルビットモードでプログラムすることについて説明するための図である。説明の目的で、使用するビット（たとえば顧客側から見えるビット）をノーマルビット（ＮＢ）と呼び、使わない方のビット（たとえば顧客側からは見えないビット）を相補（コンプルメント）ビット（ＣＢ）と呼ぶ。シングルビットの動作では、読み出し動作および書き込み動作時に顧客からはノーマルビットしか見ることができない。この状況において、プログラム時には第２のビット線３４がドレインで第１のビット線３２はソースであるのに対し、読み出し時には第１のビット線３２がドレインで第２のビット線３４はソースである。読み出し動作時、読み出し対象となるセルに最も近い接合部がアース端子、トランジスタの反対側がドレインである。これをリバースリードと呼ぶ。ドレインはプログラムの途中で切り替わり、最も近い接合部への消去戻し（ｅｒａｓｅ  ｂａｃｋ）がアースではなくＶｄｒａｉｎ電圧になる。これを読み出しおよび検証動作に使用する。
【００２７】
デュアルビットメモリセル１０については、一緒に動作する３つの個別の要素であると見なすことができる。この３つの要素とは、相補ビット領域４０、中央の領域４２、ノーマルビット領域４４である。相補ビット領域４０とノーマルビット領域４４がドレイン／ソース接合部の近傍にあるため、プログラム動作および消去動作時に局所ＶＴが変化してしまう可能性がある。中央の領域４２はメモリセル１０の製作プロセスで生成される自然なＶＴに近くなければならない。ノーマル領域４４に電荷３８を格納するにはＯＮＯスタック３０の窒化シリコン１６を使用する。窒化物は導体ではないため、プログラム動作および消去動作の際に足し引きされる電荷は再分配されることなく、最初に注入された場所にとどまるはずである。これは、トランジスタの一方の側に反対側とはほぼ無関係に異なる電荷と異なるＶＴを持たせられることを意味する。たとえば、ＣＢとＮＢの自然なＶＴまたは消去／ブランクＶＴが約１．２ＶのときにＮＢをＶＴ約３．８Ｖにプログラムしても、ＣＢはブランク状態に近いままのはずである。さらに、両方のビットをＶＴ３．８Ｖにプログラムした後にＮＢを消去すると、ＣＢが約３．８ＶでＮＢは約１．２Ｖになるはずである。
【００２８】
また、ソース（アース）は常に検証対象となるセルに最も近い接合部にあるため、ＮＢの読み出しを行っている間はＣＢビット線近傍の電荷の一部をドレインの空乏領域で覆わなければならない。検証されるセルの接合部が接地されることから、これはリバースリード動作と呼ばれる。リバースリード法では他方のビットの接合部近傍にある電荷のいくらかは隠されるが、チャネル中央の電荷によって実効ＶＴはＣＢとＮＢの両方で変化する。これらのエリアはいずれも同じトランジスタの一部であるため、一方のＶＴが上下するとそれが他方の領域にも影響する可能性がある。図３は、プログラミング電荷３８をＮＢ領域４４にプログラムすると、蓄積した電荷４６を１またはそれ以上のプログラム・消去サイクルでどのようにして中央の領域４２に流出させることができるのかを説明するための図である。結局は、図４に示すように、蓄積した残留電荷またはリーク電荷４６に通常のＮＢ消去サイクルの間で手出しすることはできない。このように残留電荷４６が蓄積するとＮＢ領域４４の実効ＶＴが変わり、プログラム・消去のサイクル数が増えるにつれて消去時間が長くなってしまう可能性がある。
【００２９】
したがって、シングルビットの動作では、メモリセルを正しく動作させるために、ＣＢ領域４０、中央の領域４２、ＮＢ領域４４のＶＴを監視し、既知のレベルに維持できるようにすることが重要である。一般に、ＣＢとＮＢのＶＴを監視して制御するプロセスは消去中に行われる（以下、「テイラード消去」と呼ぶ）。したがって、中央の領域４２の残留電荷を確実に制御するには、ＣＢの消去も実施しなければならない。消去中にＶＴ分布を制御することによって、プログラム・消去サイクルにおいて消去時間とプログラム時間がいずれも安定したまま保たれる。図５は、本発明のテイラー消去方法論を用いるＮＢのプログラム・消去サイクル後におけるメモリセル１０を示している。
【００３０】
多くのフラッシュメモリには、複雑なプログラム動作および消去動作を自動的に行う内蔵のステートマシンとコマンドロジックとが設けられている。スタティックランダムアクセスメモリ（ＳＲＡＭ）モジュールコンポーネントには、コマンドロジックおよびメモリシステムの動作制御で使用できるようにマイクロコントローラで実現されるプログラムが含まれることがある。これらのプログラムは一般にシステムの起動時にＳＲＡＭにロードされる。プロセッサからコマンドロジックデバイスに制御コマンドを送信し、フラッシュメモリデバイスから読み出されるまたはフラッシュメモリデバイスに書き込まれるデータをコマンドロジックおよびホストプロセッサとやり取りするには、バスを利用することができる。フラッシュデバイスの内蔵のステートマシンは、プログラム、読み出し、消去の各動作を実行するのに必要なさまざまな個々のステップなどの詳細な動作のためのコマンドロジック制御を生成する。よって、ステートマシンは、一般にフラッシュメモリを含むマイクロチップに関連して用いられるプロセッサ（図示せず）に求められるオーバーヘッドを低減する機能を果たす。
【００３１】
以下、図６を参照すると、本発明のデュアルビットメモリセルを用いたメモリアレイ６８のプログラム、検証、ソフトプログラム、消去を行うためのシステム６０が示されている。図示の例では、複数の６４Ｋのセクタ６９によってメモリアレイ６８が構成されている。フラッシュメモリアレイ６９の各セクタは、同一のセクタアドレスを共有するすべてのワード線を介してグループ化したすべてのメモリセルからなるメモリアレイ６８の一部を含む。セクタアドレスは一般に、メモリデバイスの１つまたはそれ以上のセルをアドレス指定するのに用いられるアドレスビット信号の最上位アドレスビットｎ桁（たとえば６桁）であり、ｎは整数である。たとえば、６４Ｋのセクタ６９各々を８つのＩＯで構成することができる。この場合のＩＯは、シングルビットモードで動作する８つのノーマルビットと８つの相補ビットとを有する８つのセルまたは８つのデュアルビットメモリセルからなる行である。なお、メモリアレイ６８は、１６のセル上にある１６のノーマルビットと１６の相補ビットとで構成される１２８Ｋのセクタなど、多数の異なる構成を取り得るものであることは理解できよう。さらに、どのような数のセクタであっても単に用途ごとの大きさおよびフラッシュメモリアレイ６８を使用する装置の大きさに応じた制約の中で使用されることもある。
【００３２】
システム６０は、アレイ６８上で行われるさまざまな動作（プログラム、読み出し、検証、消去など）の間にＩＯをデコードするためにフラッシュメモリアレイ６８に接続されたアドレスデコーダ６２を含む。アドレスデコーダ６２はシステムコントローラ（図示せず）などからアドレスバス情報を受信する。
【００３３】
コマンドロジックコンポーネント６４は内部ステートマシン６５を含む。このコマンドロジックコンポーネント６４はメモリアレイ６８に接続されている。コマンドロジック６４およびステートマシン６４は、システムコントローラなどに接続されたデータバスからコマンドまたは指示を受信する。このコマンドまたは指示によって、コマンドロジック６４およびステートマシン６５に埋め込まれたアルゴリズムが呼び出される。このアルゴリズムは、本願明細書で説明するプログラム、読み出し、消去、ソフトプログラム、検証のさまざまな方法論を実行する。メモリアレイ６８およびコマンドロジック６４ならびにステートマシン６５には電圧発生器コンポーネント６６も接続されている。電圧発生器コンポーネント６６はコマンドロジック６４とステートマシン６５とによって制御される。電圧発生器コンポーネント６６は、メモリアレイ６８のメモリセルのプログラム、読み出し、消去、ソフトプログラム、検証に必要な電圧を生成するよう機能する。
【００３４】
図７は、メモリセルの部分レイアウトを、６４Ｋのブロック７０の例の上面図すなわち平面図から示している。図示の例は８ビットＩ／Ｏからなる６４Ｋのブロックに関して示したものである。ブロックは、１６ビット、３２ビット、６４ビットまたはそれ以上のＩ／Ｏであってもよく、６４Ｋに限定されるものではない（１２８Ｋ、２５６Ｋなど）ことは理解できよう。６４Ｋのブロック７０はセクタであってもセクタの一部であってもよい。たとえば、共通のメタルビット線を接続しているコンタクトを含む１つまたはそれ以上のブロックでひとつのセクタを形成することができる。ＯＮＯスタックストリップまたは層７２がメモリアレイの長さ方向に沿って延在し、これにブロック７０が含まれている。ブロック７０は１６のＩ／Ｏすなわち列のグループ７９を含む。各「ワード」またはＩＯのグループは８つのトランジスタまたは８つのノーマルビットと８つの相補ビットとで構成されている。８つのノーマルビットは顧客から見えており、Ｉ／Ｏは各々、セルの行をアドレス指定するためのポリシリコンワード線７４を含む。ＯＮＯスタックストリップ層７２の裏側には、メモリセルの個々のビットの読み出し、書き込み、消去を可能にするために複数のビット線が走っている。それぞれのビット線は、１６行のグループの一端で第１のコンタクト７８およびメタルビット線（図示せず）と接続され、グループの他端で第２のコンタクト７９と接続されている。図７の例では、５本のビット線を示してある。列に含まれる１つおきのトランジスタの端にビット線が結合され、２つの選択トランジスタを用いて２つのトランジスタの４ビットから１ビットずつ選択して読み出し、書き込み、消去を行う。
【００３５】
図８は、ビットの読み出し、書き込み、消去のために選択トランジスタと３本のビット線とを利用している、行に並んだデュアルビットメモリセルのうち最初の４つのアドレス指定を示す概略図である。第１のデュアルビットメモリセル８２は第１のビットＣ０と第２のビットＣ１とを含み、第２のデュアルビットメモリセル８４は第１のビットＣ２と第２のビットＣ３とを含み、第３のデュアルビットメモリセル８６は第１のビットＣ４と第２のビットＣ５とを含み、第４のデュアルビットメモリセル８８は第１のビットＣ６と第２のビットＣ７とを含む。ダブルビットモードでは４つのデュアルビットメモリセルで８ビットのワードを構成することができ、シングルビットモードでは４つのデュアルビットメモリセルで同じ８ビットのワードの半分しか構成することができない。シングルビットモードでは、ビットＣ０、Ｃ３、Ｃ４、Ｃ７が相補ビットであり、ビットＣ１、Ｃ２、Ｃ５、Ｃ６がノーマルビットである。デュアルビットメモリ８２のビットＣ０およびＣ１とデュアルビットメモリ８４のビットＣ２およびＣ３との読み出し、書き込み、消去を可能にするために、選択ゲート８９（Ｓｅｌ０）選択ゲート９０（Ｓｅｌ１）とが設けられている。デュアルビットメモリ８６のビットＣ４およびＣ５とデュアルビットメモリ８８のビットＣ６およびＣ７との読み出し、書き込み、消去を可能にするために、選択ゲート９２（Ｓｅｌ２）と選択ゲート９４（Ｓｅｌ３）とが設けられている。第１のスイッチ９６が第１のビット線ＢＬ０に接続され、第２のスイッチ９８が第２のビット線ＢＬ１に接続され、第３のスイッチ１００が第３のビット線ＢＬ２に接続されている。第１、第２、第３のスイッチは、電源（ＶＤＤ）とアース（ＧＮＤ）との間に対応するビット線をカップリングしている。以下の表２に示すように、異なる電圧構成にすることで、デュアルビットメモリセルのどのビットでも読み出すことができる。図８に示す例では、デュアルビットメモリセル８２のセルＣ０が読み出し中である。
【００３６】
【表２】
2004529448.tif 000004
【００３７】
図１〜図８にて上述した構造に照らして、本発明の一態様によるシングルビットモードで動作するデュアルビットメモリセルのテイラード消去の方法論に対する理解を、図９〜図１１の流れ図にてなお一層深めることができよう。説明を簡単にする目的で、図９〜図１１の方法論を一連のステップとして図示および説明するが、本発明によれば、いくつかのステップを本願明細書に図示および記載するものとは異なる順序および／または他のステップと同時に行うことができるため、本発明はステップの順序に制約されるものではない点は理解できよう。さらに、本発明の態様による方法論を実現するのに図示のステップすべてが必要になるとは限らない場合がある。図９〜図１１のテイラード消去方法論は、各メモリトランジスタの相補側とノーマル側の両方についてブランクまたは消去条件のＶＴ閾値の上限値と下限値（たとえば最小ＶＴ＝１．０Ｖ、最大ＶＴ＝１．８Ｖ）を制御するためのセル消去ルーチンを含む。さらに、テイラード消去方法論は、プログラム時間の延長を招きかねないセルの過消去を防いでプログラム時間を制御するソフトプログラムルーチンを含む。ソフトプログラムはサイクル処理後の電荷損失の量にも影響する可能性がある。最後に、テイラード消去ルーチンは、どのセルもソフトプログラムルーチンからプログラムされていないことを保証するためのチップブロック消去を含む。図９〜図１１のテイラード消去方法論を用いることで、長時間のサイクル処理（たとえば、プログラム・消去（ＰＥ）サイクル１００,０００回）にわたってシングルモードで動作する本発明のフラッシュメモリアレイのプログラムおよび消去の特性が改善される。
【００３８】
図９は、高電圧のドレイン接合部近傍でのホットホール注入を利用した消去方法論を示している。ノーマルビットを何度もプログラムするプロセスでは、１０ＰＥ（プログラム・消去）サイクル以内のノーマルドレインからの消去時に手出しできない残留電荷が蓄積されるため、このテイラード消去方法は各サイクルでの検証および消去によって相補ビットのＶＴを確実に制御するものである。この残留電荷はドレイン接合部近傍ではなく、読み出しまたは検証時に高めのＶｄで隠すことはできない。こうして残留電荷が蓄積されると、ノーマルビットの実効ＶＴが変化し、ＰＥサイクル数でみた消去時間が長くなってしまう。プログラムしたノーマルビットに加えて相補ビットも高い電界で消去すると残留電荷が除去され、消去時間は正常値に戻る。各ＰＥサイクルで相補ビットの消去検証を行えば残留電荷の蓄積を検出することが可能であり、相補側の短い消去パルスで残留電荷を除去することができる。
【００３９】
図９は、シングルビットモードで動作するデュアルビットメモリセルを有するフラッシュメモリアレイのプログラムおよび消去を行うための本発明の一態様による特定の一方法論を示している。この方法は、すべてのノーマル列をΔＶＴにプログラムするステップ１２０で開始される。次に、この方法は、アレイのメモリアドレスを示しているアドレスカウンタをアドレス０．０に設定するステップ１２５に進む。この方法論はさらにステップ１３０に進む。ステップ１３０において、この方法ではセクタ内のノーマルビット位置の消去検証を行う。ノーマルビット位置はシングルビット位置のメモリアドレスであってもよいし、セクタのＩ／Ｏまたはワード位置のメモリアドレスであってもよい。ノーマルビット位置の消去検証に失敗すると、この方法論はステップ１３５に進み、セクタのノーマル列位置に持続時間８〜１２ｍｓで消去パルス（１０ｍｓのパルスなど）を印加する。ノーマルビット位置の消去検証に成功するか、あるいは消去パルスの印加が終わると、方法論はステップ１４０に進み、関連の相補ビット（単数または複数）位置の消去検証を行う。相補ビット（単数または複数）の消去検証に失敗すると、方法論はステップ１４５に進み、セクタの相補列位置に持続時間０．２５〜２ｍｓで消去パルス（１ｍｓのパルスなど）を印加する。
【００４０】
相補ビットの消去検証に成功すると、方法論はステップ１５０に進んで現在のセルまたはＩ／Ｏアドレスが合格したか否かを判断する。現在のセルまたはＩ／Ｏアドレスが合格していない（ノー）場合、方法はステップ１６５に進んで最大パルスカウント（たとえばノーマルビットに６０００パルス、相補ビットに６０００パルスなど）に達したか否かを判断する。最大パルスカウントに達していない（ノー）場合、この方法ではステップ１３０に戻り、ノーマルビット位置と相補ビット位置との消去を検証して必要に応じて消去パルスを印加するステップを繰り返す。最大パルスカウントに達していた（イエス）場合、ステップ１７０で真の失敗である旨が示される。ステップ１５０で現在のアドレスが合格していた（イエス）場合、方法はステップ１５５に進んで最大セクタアドレスに達したか否かを判断する。最大セクタアドレスに達していない（ノー）場合、方法論はステップ１７５に進み、アドレスカウンタのアドレス位置を次のアドレス位置にインクリメントし、方法はステップ１６５に戻る。ステップ１５５で最大アドレスに達していた（イエス）場合、方法は図１０のソフトプログラムルーチンに進んでメモリセルが過消去されていないことを確認する。
【００４１】
図９の消去方法論に続いて、ソフトプログラムの方法論を利用してブランク状態のノーマルビットおよび相補ビットの最小（過消去）ＶＴを制御する。過消去セルはブランク状態の最小値未満のＶＴを持つセルであり、古典的な列リークビット（ｃｏｌｕｍｎ  ｌｅａｋａｇｅ  ｂｉｔ）ではない。窒化物層にトラップされた穴（ｔｒａｐｐｅｄ  ｈｏｌｅ）を保つことが可能であるとは考えられていなかったが、メモリセルの消去に用いられる電界は極めて高く、セルのＶＴが部分的に自然な状態よりも小さくなる可能性がある。このような状態に陥ると、過消去セルのプログラム時間がノーマルビットセルで長くなってしまう。したがって、図１０のソフトプログラム方法論を実施して過消去セルを排除し、サイクル処理の間をとおして安定したプログラム時間を維持する。
【００４２】
図１０は、フラッシュメモリアレイのソフトプログラムを行ってフラッシュメモリのメモリセルが過消去されていないことを確認するための特定の一方法論を示している。ステップ２００において、このソフトプログラム方法論がノーマル列をソフトプログラムするブロックで開始される。次に、この方法はアドレスカウンタをアドレス０．０に設定するステップ２０５に進む。方法論はさらにステップ２１０に進む。ステップ２１０において、この方法ではソフトプログラムのノーマル列位置の検証を行う。この検証には、閾値下のリーク電流を抑えるための弱いソース電圧を含むようにする。ノーマル列位置の検証ソフトプログラムに失敗すると、方法論はステップ２１５に進んで最大パルスカウント（５パルスなど）に達しているか否かを判断する。最大パルスカウントに達していた（イエス）場合、ステップ２２５で真の失敗である旨が示される。最大パルスカウントに達していない（ノー）場合、方法はステップ２２０に進んでノーマル列アドレスにソフトプログラムパルスを印加してステップ２１０に戻り、ノーマルビットがソフトプログラム検証条件を合格しているか否かを検証する。ステップ２１０でセクタのノーマル列位置が合格した場合、方法はステップ２３０に進み、セクタの最大アドレスに達しているか否かを判断する。最大セクタアドレスに達していない（ノー）場合、ステップ２３５でアドレスカウンタのアドレス位置を次のセクタ位置に動かし、方法はステップ２１０に戻ってメモリアレイにおける次のセクタをソフトプログラム検証するステップを繰り返す。すべてのセクタが消去され、ステップ２３０で最大セクタアドレスに達していた（イエス）場合、方法はステップ２４０の相補列ブロックに進む。
【００４３】
ステップ２４０において、このソフトプログラム方法論が相補列ソフトプログラムブロックで開始される。次に、この方法はアドレスカウンタをアドレス０．０に設定するステップ２４５に進む。方法論はさらにステップ２５０に進む。ステップ２５０において、この方法ではソフトプログラムの相補列ビット位置の検証を行う。相補ビットの検証ソフトプログラムに失敗すると、方法論はステップ２５５に進んで最大パルスカウントに達しているか否かを判断する。最大パルスカウントに達していた（イエス）場合、ステップ２６５で真の失敗である旨が示される。最大パルスカウントに達していない（ノー）場合、方法はステップ２６０に進んでセクタの相補列位置にソフトプログラムパルスを印加してステップ２５０に戻り、相補ビットがソフトプログラムを合格しているか否かを検証する。ステップ２５０でセクタの相補列位置が合格した場合、方法はステップ２７０に進み、セクタの最大アドレスに達しているか否かを判断する。最大セクタアドレスに達していない（ノー）場合、ステップ２７５でアドレスカウンタのアドレス位置を次のセクタ位置に動かし、方法はステップ２５０に戻ってメモリアレイにおける次のセクタをソフトプログラム検証するステップを繰り返す。ステップ２７０で最大セクタアドレスに達していた（イエス）場合、方法は図１１の第２の消去ブロックに進む。
【００４４】
図１１は、フラッシュメモリアレイの第２の消去ブロックを行って、ソフトプログラムルーチンにおいてメモリセルが過剰にプログラムされていないことを確認するための本発明の一態様による特定の一方法論を示している。この方法は、第２の消去ブロックのステップ３００で開始される。次に、この方法はアドレスカウンタをアドレス０．０に設定するステップ３０５に進む。方法論はさらにステップ３１０に進む。ステップ３１０において、この方法ではセクタ内のノーマル列位置の消去検証を行う。ノーマル列位置の消去検証に失敗すると、方法論はステップ３１５に進んでセクタのノーマル列位置に消去パルスを印加する。ノーマル列位置の消去検証に成功するか、あるいは消去パルスの印加が終わると、方法論はステップ３２０に進み、関連の相補ビット位置の消去検証を行う。相補ビットの消去検証に失敗すると、方法論はステップ３２５に進み、セクタの相補列位置に消去パルスを印加する。相補ビットの消去検証に成功すると、方法論はステップ３３０に進んで現在のセクタアドレスが合格したか否かを判断する。現在のセクタアドレスが合格していない（ノー）場合、方法はステップ３４５に進んで最大パルスカウント（たとえば合計５０パルスなど）に達したか否かを判断する。
【００４５】
第２の消去ブロックを、セクタのノーマル列位置への消去パルスを持続時間８〜１２ｍｓ（１０ｍｓのパルス）で印加できる図９の消去ブロックと同様のものとすることができるが、セクタの相補列位置への消去パルスについては０．２５〜２ｍｓの持続時間（１ｍｓのパルスなど）で印加できる点は理解できよう。あるいは、セクタのノーマル列位置への消去パルスとセクタの相補列位置への消去パルスを持続時間０．２５〜２ｍｓ（１ｍｓのパルスなど）で印加することも可能である。
【００４６】
最大パルスカウントに達していない（ノー）場合、この方法ではステップ３１０に戻り、ノーマル列位置と相補列位置との消去を検証して必要に応じて消去パルスを印加するステップを繰り返す。最大パルスカウントに達していた（イエス）場合、ステップ３５０で真の失敗である旨が示される。ステップ３３０で現在のアドレスが合格していた（イエス）場合、方法はステップ３３５に進んで最大セクタアドレスに達したか否かを判断する。最大セクタアドレスに達していない（ノー）場合、ステップ３４０でアドレスカウンタのアドレス位置を次のセクタ位置に動かし、方法はステップ３４５に戻る。すべてのセクタが消去され、ステップ３３５で最大セクタアドレスに達していた（イエス）場合、方法は終了する。
【００４７】
図１２は、ソフトプログラムを併用しない場合における、シングルビットモードで動作するデュアルビットメモリセルを有するフラッシュメモリアレイの通常のプログラム・消去動作時におけるブランクセルのＶＴ分布とセル数との関係の一例を表すグラフ３８０を示している。グラフ３８０に示されるように、相補ビット攪乱作用が原因で多くのセルが過消去される。図１３は、シングルビットモードで動作するデュアルビットメモリセルを有するフラッシュメモリアレイにおける、図９〜図１１に示すテイラード消去ルーチン後のブランクセルのＶＴ分布とセル数との関係の一例を表すグラフ３９０を示している。図９〜図１１のテイラード消去方法はプログラム時間と消去時間の両方を急速に延ばしてしまう問題に対するセルの特性を正すものであることが明らかになった。
【００４８】
図９〜図１１のテイラード消去アルゴリズムに示されるように、ノーマルビットと相補ビットの検証／消去をインターリーブして、ノーマルビットの消去検証に対する相補ビット攪乱作用を補正する。ノーマルビットと相補ビットをインターリーブせずに消去すると、過消去が発生して消去状態の検証に失敗する可能性がある。シングルビットモードで動作する２ビットメモリセルの消去動作もやはり消去パルス印加時の電界に極めて影響されやすい。消去パルスの電界はチャネルの中央に達することができる程度に強いものでなければならない。この作業では電界が低いと効率が大幅に悪くなる。２ビットメモリセル消去用のホットホールを生成するには高い電界が必要である。消去開始時、ドレイン接合部近傍の電荷と負のゲート電圧によって価電子帯と伝導帯とが実際に重なるほどに大幅に屈曲する。２つの帯が重なっているため、ドレインとＯＮＯ層との境界近傍で電子が価電子帯から伝導帯に移動する際に極めて大きな電流が発生する（すなわち帯間電流（ｂａｎｄ  ｔｏ  ｂａｎｄ  ｃｕｒｒｅｎｔ））。２ビットメモリセルの消去に必要なホットホールを生成するにあたって、この大きな帯間電流が鍵になる。
【００４９】
消去の初めの方では帯間電流が高い（たとえばセルに値するセクタで約３OｍＡ）。この帯間電流は消去プロセスの間に急激に降下し、セクタの各Ｉ／Ｏに印加される１０ｍｓのパルスによって帯間電流がセクタ全体で３ｍＡよりもかなり低い値まで下がることが明らかになった。最初の消去パルスでの大きな帯間電流を慎重に制御し、製品の電源バス（ｐｒｏｄｕｃｔ  ｐｏｗｅｒ  ｂｕｓｓｅｓ）に過剰なストレスがかかるのを防止しなければならない。第１の消去パルスの後は、セクタのすべてのＩＯをまとめて消去しても安全である。以下の表３に、サイクル間隔をプログラム・消去サイクルで１から１０００まで変化させて試験した特定のセクタを消去するためのさまざまなドレイン電圧およびゲート電圧における消去パルス数の個々の例を示す。表３から明らかなように、ゲートとドレインの差電圧が大きくなるにつれて、サイクル数が増加してもセクタの消去に必要な消去パルスは一定値により近くなる。最も良い結果が得られるのは、Ｖｄｒａｉｎが実質的に正の高い電圧（５．５〜６ボルトなど）で、かつＶｇａｔｅの絶対値が実質的に高電圧（｜Ｖｇ｜＞｜−５．５｜）になる場合だということが明らかになった。このとき、ＶｄｒａｉｎとＶｇａｔｅとの間の電圧電位も実質的に高くなる（Ｖｄｉｆｆ＞１１ボルトなど）。
【００５０】
【表３】
2004529448.tif 000005
【００５１】
第１のパルスへの高い電界をノーマルビットに印加すると、通常のプログラム状態の場合よりも帯間電流が１／１０未満まで低下して消去時間が改善されることが分かった。たとえば、５．０メガボルト／ｃｍ２（（ドレイン電圧＋｜ゲート電圧｜）×１００／Ｔｏｘ）を超える電界を利用して、サイクル処理の最初から最後まで長時間安定した消去を行うことができる。さらに、ノーマル列でセクタの各Ｉ／Ｏに１０ｍｓのパルスを加えた後、セクタ全体の各Ｉ／Ｏのノーマルビット位置に１０ｍｓのパルスを印加し、続いてセクタ全体の各Ｉ／Ｏの相補ビット位置に１ｍｓのパルスを印加すれば、同じ電界を使って消去を継続できることが見出された。この方法論ではセクタのＩ／Ｏごとに最初の１０ｍｓのパルスから２〜５パルス以内で５２４,２８８のセルを有するセクタを完全消去できることが明らかになった。
【００５２】
図１４は、シングルビットモードで動作するデュアルビットセルを有するメモリアレイに高電界の消去電圧を使用してプログラムおよび消去を行うための本発明の一態様による特定の一方法論を示している。この方法は、すべてのノーマル列をΔＶＴにプログラムするステップ４００で開始される。次に、この方法は、アドレスカウンタをアドレス０．０に設定するステップ４０５に進む。この方法論はさらにステップ４１０に進む。ステップ４１０では、アレイのメモリセルに高い電界を与えてノーマルビットのプログラムされたメモリセルの帯間電流を低減するための消去電圧を設定する。ステップ４１５では、各セクタのすべてのノーマルビットに高い電界消去パルスが与えられるまで、持続時間約８〜１２ｍｓ（１０ｍｓなど）で、セクタのＩ／Ｏごとに各ノーマルビットのゲートとドレインとの間に一度にひとつずつ差電圧を印加する。方法はさらにステップ４２０に進む。
【００５３】
各ノーマル列位置にはステップ４１５ですでに消去パルスが与えられているため、図１４の方法論では消去検証および消去パルスの印加の最初の繰り返し時にステップ４２０をスキップしてもよい。あるいは図１４のフローチャートに従って消去検証を行って消去パルスを印加してもよい。
【００５４】
ステップ４２０において、この方法ではセクタの各ノーマルビットまたはＩ／Ｏ位置ごとに消去の検証を行う。ノーマルビットまたはＩ／Ｏ位置の消去検証に失敗すると、この方法論はステップ４２５に進んでセクタのノーマル列位置に消去パルスを印加する。方法論はステップ４３０に進み、同じトランジスタまたはＩ／Ｏの相補ビットまたはＩ／Ｏ位置の消去検証を行う。相補ビットの消去検証に失敗すると、この方法論はステップ４３５に進んでセクタの相補列位置に消去パルスを印加する。相補ビットの消去検証に成功すると、方法論はステップ４４０に進んで現在のセクタアドレスが合格したか否かを判断する。現在のアドレスが合格していない（ノー）場合、方法はステップ４５５に進んで最大パルスカウントに達したか否かを判断する。最大パルスカウント（合計５０パルスなど）に達していない（ノー）場合、この方法ではステップ４２０に戻り、次のノーマルビットおよびその相補ビットの消去を検証して必要に応じて消去パルスを印加するステップを繰り返す。最大パルスカウントに達していた（イエス）場合、ステップ４６０で真の失敗である旨が示される。ステップ４４０で現在のアドレスが合格していた（イエス）場合、方法はステップ４４５に進んで最大セクタアドレスに達したか否かを判断する。最大セクタアドレスに達していない（ノー）場合、ステップ４５０でアドレスカウンタのアドレス位置を次のセクタ位置に動かし、方法はステップ４５５に戻る。ステップ４４５で最大セクタアドレスに達していた（イエス）場合、方法は図１０に示すものなどのソフトプログラムルーチンに進み、メモリセルが過消去されていないことを確認する。
【００５５】
本発明のフラッシュメモリアレイにおけるデュアルビットメモリセルの鍵になる特性のひとつに、高温加速ベーク（７５〜２５０℃）時の電荷損失とプログラム・消去サイクル数との間に強い相関関係があることがあげられる。電荷損失量はプログラム・消去サイクルのサイクル数１０，０００回以下でサイクル毎に大きくなるため、上記の相関関係がゆえに考えられる信頼性の問題が発生する。トランジスタのシングルビットが１−０または０−１状態（これはトランジスタの片側をプログラムし、もう一方がブランクすなわちプログラムされていない状態のときに発生する）のときにサイクル数が多くなると電荷損失が増す問題が見られる。ベーク温度２５０℃では、セルのトランジスタの挙動はガウシアン（Ｇａｕｓｓｉａｎ）ではない。２５０℃では、窒化物中で電荷が再分配され、大きい方のポリギャップ近傍のトラップされた窒化物電荷が局所的に強まることで、大きい方のワード線（コアのポリゲート）ギャップ近傍のセルのトランジスタの方が多くの電荷を失う。この電荷損失分布は、すべての同じ数のサイクルでサイクル処理されるデバイスの同じデータパターンについてどのダイでも再現可能であることが見出された。サイクル処理時のプログラムおよび消去の条件は、１０００サイクルを超えるサイクル処理では電荷損失とサイクル数との関係にほとんど影響しないようにみえる。
【００５６】
１００，０００サイクル後の電荷損失について明らかにするために、プログラムΔＶＴ（ΔＶＴ＞２．５ボルトなど）を高くしてプログラムしたセルの有効ＶＴをフラッシュメモリアレイの寿命が終わる時点で確保する。シングルビット動作の極めて短いプログラム時間を維持したまま、高めのゲート電圧およびドレイン電圧でデュアルビットメモリセルを高めのＶＴ（２．０〜３．０ボルト）にプログラムできる（たとえばＶｇａｔｅ＝９．５〜１０．０ボルト、Ｖｄｒａｉｎ＝５．５〜６．０ボルトで１ワードあたり１マイクロ秒）ことが明らかになった。また、高温（２５０℃など）では電荷損失がＰＥサイクル数の関数になることも明らかになった。このタイプのサイクル処理関連電荷損失を補正する方法は、セルを一層しっかりとプログラムする（ΔＶＴが２．５ボルトを超えるなど）ことであった。ドレインとゲートに極めて高い電圧を用いるとプログラム時間を改善することができ、トランジスタの１−０または０−１のデータパターンに最も影響されやすい電荷損失がひどくなることはなかった。
【００５７】
図１５は、シングルビットモードで動作するメモリアレイのデュアルビットメモリセル用のΔＶＴ電圧を求めるための本発明の一態様による特定の一方法論を示している。この方法は、あるロットについてアレイにおけるメモリセルのノーマルブランクまたはプログラムされていないＶＴを求めるステップ５００で開始される。ステップ５０５では、プログラムにさまざまなΔＶＴを用いてロットに含まれるアレイについてプログラム・消去サイクルを何度も行い、引き続いて高温加速ベーク（１００〜２５０℃）を行う。次に、ステップ５１０でセルの電荷損失を求める。ステップ５１５では、電荷損失量に応じてΔプログラムＶＴを増やす。ステップ５２０では、無難な時間内でセルを新たなΔＶＴにプログラムするために、ゲートとドレインとの間の適切なプログラム電位を求める。ステップ５２５では、ΔＶＴを高くし、メモリセルのドレインとゲートとの間のプログラム電位を高くした状態で、ロットに含まれる別のアレイについてプログラム・消去サイクルを行い、続いて加速ベークを行う。ステップ５３０において、この方法ではステップ５２５で用いたプログラム・消去サイクルの結果が許容範囲内であるか否かを判断する。プログラム・消去サイクルの結果が許容範囲内ではない（ノー）場合、方法はステップ５２０に戻る。一方、プログラム・消去サイクルの結果が許容範囲内である（イエス）場合、方法はステップ５３５に進み、ΔＶＴと高くしたドレインおよびゲート電位とを用いてデュアルビットメモリセルのノーマルビットをプログラムするために、コマンドロジックおよびステートマシンをプログラムする。
【００５８】
通常のプログラム条件のみならず事前プログラムまたはテイラード消去方法論の実施時のプログラムにも高めのΔＶＴを用いるプログラムを利用することができる点は理解できよう。図１６は、メモリセルの自然なＶＴを超える高めのΔＶＴプログラム電圧を利用し、セルに対して高めの電界を与えるのに消去電圧を用いる方法論を示している。この方法は、ドレインとゲートとの間の電圧を高めて（Ｖｇａｔｅに９．５Ｖから１０．OＶ、Ｖｄｒａｉｎに５．５Ｖから６．OＶなど）セルの自然なＶＴよりも高めのΔＶＴ（ΔＶＴ＝２．０〜３．０ボルトなど）にノーマル列のすべてのセルをプログラムするステップ５６０で開始される。次に、この方法はアドレスカウンタをアドレス０．０に設定するステップ５６５に進む。この方法論はさらにステップ５７０に進む。ステップ５７０では、アレイのメモリセルに高い電界を与えてノーマルビットのプログラムされたメモリセルを消去するための消去電圧を設定する。ステップ５７５では、各セクタのすべてのノーマルビットに高い電界消去パルスが与えられるまで、持続時間約８〜１２ｍｓ（１０ｍｓなど）で、セクタの各Ｉ／Ｏごとに各ノーマルビットのゲートとドレインとの間に一度にＩ／Ｏひとつずつ差電圧を印加する。方法はさらにステップ５８０に進む。
【００５９】
各ノーマル列位置にはステップ５７５ですでに消去パルスが与えられているため、図１６の方法論では消去検証および消去パルスの印加の最初の繰り返し時にステップ５８０をスキップしてもよい。あるいは図１６のフローチャートのステップ５８０および５８５に従って消去検証を行って消去パルスを印加してもよい。
【００６０】
ここで再度図１６のフローチャートを参照すると、ステップ５８０において、この方法ではセクタの各ノーマルビットまたはＩ／Ｏ位置ごとに消去の検証を行う。ノーマルビットまたはＩ／Ｏ位置の消去検証に失敗すると、この方法論はステップ５８５に進んでセクタのノーマル列位置に消去パルスを印加する。方法論はステップ５９０に進み、ノーマルビットと同じトランジスタまたはＩ／Ｏの相補ビット位置の消去検証を行う。相補ビットの消去検証に失敗すると、この方法論はステップ５９５に進んでセクタの相補列に消去パルスを印加する。相補ビットまたはＩ／Ｏ位置の消去検証に成功すると、方法論はステップ６００に進んで現在のセクタアドレスが合格したか否かを判断する。現在のセクタアドレスが合格していない（ノー）場合、方法はステップ６１５に進んで最大パルスカウントに達したか否かを判断する。最大パルスカウントに達していない（ノー）場合、この方法ではステップ５８０に戻り、ノーマルおよび相補ビットまたはＩ／Ｏ位置の消去を検証して必要に応じて消去パルスを印加するステップを繰り返す。最大パルスカウントに達していた（イエス）場合、ステップ６２０で真の失敗である旨が示される。ステップ６００で現在のアドレスが合格していた（イエス）場合、方法はステップ６０５に進んで最大セクタアドレスに達したか否かを判断する。最大セクタアドレスに達していない（ノー）場合、ステップ６１０でアドレスカウンタのアドレス位置を次のセクタ位置に動かし、方法はステップ５８０に戻って、ノーマルおよび相補ビットまたはＩ／Ｏ位置を消去検証して次のセクタ用に消去パルスを与えるステップを繰り返す。すべてのセクタが消去され、ステップ６０５で最大セクタアドレスに達していた（イエス）場合、方法は図１０のソフトプログラムルーチンに進んでメモリセルが過消去されていないことを確認する。
【００６１】
シングルビットモードで動作するデュアルビットメモリセルを用いるフラッシュメモリアレイの別の特性として、高温時の電荷損失が低温の場合とは異なる点があげられる。さらに、ブロック間のギャップが大きいセルのブロック（セクタなど）のエッジ部分にあるワード線の方が他のワード線にある他のセルよりも高温時の電荷損失が大きい。電荷損失が高くなるのは、リソグラフィプロセスでエッジ部分にあるワード線の方が幅が広いことや、あるいはセルとセルとの間にある窒化物が製造過程で帯電することが原因の場合がある。したがって、フラッシュメモリアレイを高温で使用する用途では電荷損失率の違いを補正しなければならない。
【００６２】
セルのブロックごとにエッジ部ワード線の電荷損失率を小さくするひとつの方法に、ブロック間のギャップを最小限にすることがある。これは、ブロックとブロックとの間にダミーのワード線を加える、最後のブロックまたはセクタのワード線のワード線幅を変える、あるいは高温中でのコンダクタンスが小さい別の窒化物を使用することにより達成できる。
【００６３】
図１７は、メモリセルのブロックとブロックとの間に加えたダミーのワード線の構造および方法を示す。フラッシュメモリアレイ６４０の一部を、シングルビットモードまたはダブルビットモードで動作させることのできる複数のデュアルビットメモリセルを含むＯＮＯスタック層６５０に形成した第１のセクタ６６０、第２のセクタ６７０、第３のセクタ６８０と共に図示してある。この例は１６本のワード線からなる１つのブロックでセクタを形成した場合を示しているが、一般にセクタはコンタクトが共通のメタルビット線に接続されたいくつかのメモリブロックで構成され、セクタとセクタとの間には選択回路が設けられている点は理解できよう。たとえば、一般には１６本のワード線からなるブロックを複数用いて１〜３２個のブロックを含むセクタが構成される。したがって、図１７に示す例は図示の目的のものであり、当業者であればさまざまな異なるメモリ構成で本発明をどのように実現すればよいかが分かるであろう。
【００６４】
第１のセクタ６６０は複数のワード線６６８と複数のビット線６６２とを含む。各ビット線６６２は第１のセクタ６６０の第１の端に第１のコンタクト６６４を含み、セクタ６６０の第２の端に第２のコンタクト６６５を含む。ワード線の第２のブロック６７０は複数のワード線６７８と複数のビット線６７２とを含む。各ビット線６７２はブロック６７０の第１の端に第１のコンタクト６７４を含み、ブロック６７０の第２の端に第２のコンタクト６７７を含む。第３のセクタ６８０は複数のワード線６８８と複数のビット線６８２とを含む。各ビット線６８２は、セクタ６８０の第１の端に第１のコンタクト６８４を含み、セクタ６８０の第２の端に第２のコンタクト６８７を含む。１６本のワード線からなる第１のブロック６６０の第１の端に第１のダミーのワード線６６５が形成されている。第１のブロック６６０と第２のワード線ブロック６７０との間に第２のダミーのワード線６７５が設けられている。第２のブロック６７０と第３のブロック６８０との間には第３のダミーのワード線６８５が設けられ、第３のブロック６８０の第２の端に第４のダミーのワード線６９０が設けられている。
【００６５】
ＯＮＯスタック６５０の窒化物がエッチング工程で帯電するのを抑えるために、ダミーのワード線はコンタクトとコンタクトとの間に設けられている。ダミーのワード線についてはフロートさせておかなければならず、プログラム、検証、消去などのフラッシュメモリアレイの通常の動作時には無視される。ダミーのワード線をフロートさせると、電流を発生させずにダミーのワード線をコンタクトに短絡させることができる。ここではダミーのワード線をセクタとセクタとの間にだけ図示してあるが、ＯＮＯスタックの窒化物に電荷が溜まる可能性のあるギャップ近傍に位置するすべてのエッジ部ワード線間にダミーのワード線を設ける必要がある。たとえば、ブロックをまとめてグループ化してセクタを形成し、大きなギャップがブロック間ではなくセクタ間にくるようにすることが可能である。
【００６６】
図１８は、デュアルビットメモリのブロック（またはセクタ）の他のワード線よりも薄いダミーのエッジ部ワード線を形成する構造および方法を示す。シングルビットモードで動作させることのできる複数のデュアルビットメモリセルを含むＯＮＯスタック層７０２に、ブロック７００にまとめた１６本のワード線が形成されている。ブロック７００は複数のワード線７１２と複数のビット線７０４とを含む。各ビット線７０４はブロック７００の第１の端に第１のコンタクト７０５を含み、ブロック７００の第２の端に第２のコンタクト７０６を含む。ブロック７００はブロックの第１の端に第１のエッジ部ワード線７０８を含み、ブロックの第２の端に第２のエッジ部ワード線７１０を含む。第１および第２のエッジ部ワード線７０８および７１０はポリシリコンで製造され、残りのワード線７１２よりも幅が薄く形成されている。この例でもダミーのワード線を利用することができる。たとえば、残りのワード線７１２にさらに２本のワード線を加え、残りのワード線が合計で１６本、ワード線が全部で１８本になるようにして、第１のエッジ部ワード線７０８と第２のエッジ部ワード線７１０とをダミーのワード線にすることができる。このタイプのダミーのワード線については、他のメモリセルを用いてプログラムおよび消去を行い、過消去を回避しなければならない。フラッシュメモリの読み出し動作時にはダミーのワード線を接地する必要がある。
【００６７】
図１９は、アレイを高温下においたときに大きなギャップに隣接するワード線に影響しかねない電荷を補正することを含む、デュアルビットメモリセルを有するメモリアレイを形成するための特定の一方法論を示す。ステップ７２０ではＰ型基板にアレイのアクティブコア領域を形成および画定する。ステップ７３０ではコア領域上にＯＮＯスタックを形成する。ステップ７３５でデュアルビットフラッシュメモリのアレイ全体についてビット線拡散領域を形成するＮ＋ヒ素注入を行って複数のデュアルビットトランジスタを形成する。ステップ７４０では、ＯＮＯスタック上でトランジスタのゲートの行に沿ってワード線の正規の行とダミーの行とを形成する。メモリブロックのメモリセルにアクセスできるように、ステップ７４５で選択回路と相互接続回路とを設ける。
【００６８】
一般的なフラッシュメモリデバイスでは、製造の目的でダミー列が設けられる。ダミー列は、プログラム、読み出し、消去検証の各アルゴリズムの間は無視される複数の非アクティブデバイスを含む。シングルビットモードで動作するデュアルビットメモリセルを有するフラッシュメモリアレイのもうひとつの特性が、メモリセルのプログラム・消去に対するダミー列の影響である。たとえば、アクティブなトランジスタに対応する相補ビットがダミー列に含まれる場合、このダミー列は電荷を蓄積することになる。この電荷は、アレイのエッジの列に沿ってセルを消去するのに必要な能力と時間とに影響する。ダミー列をアレイのセクタの他のメモリデバイスに接続し、フラッシュメモリアレイのプログラムおよび消去検証時にこれらのダミー列を考慮することで、上記の問題を補正することができる。真のダミー列（アクティブなトランジスタの一部ではない列など）については最も端の列で接地しておく必要がある。アクティブな列の隣の列については、通常の動作時にフロートおよび／またはプログラムし、消去する必要がある。プログラムされるダミー列位置はダム（ｄｕｍｂ）プログラムされる。これは、検証シーケンスなしでこれらの位置にパルスが供給されることを意味する。
【００６９】
図２０は、シングルビットモードで動作させることのできる複数のデュアルビットメモリセルを含むＯＮＯスタック層７６８に形成される１６行からなるブロック７６０を示す。一般的なセクタは、いくつかのワード線のブロックで構成されることになる。ワード線ブロック７６０は複数のワード線７６６と複数のビット線７６２とを含む。ブロック７６２内の各ビット線はブロックのトップに第１のコンタクト７６４を含み、ブロックの終わりに第２のコンタクト７６５を含む。ブロック７６２はデュアルビットメモリトランジスタ素子の第１のダミー列とデュアルビットメモリトランジスタ素子の第２のダミー列とを、ブロック７６２の異なる側に含む。第１および第２のダミー列にアクセスできるように別のビット線と別の選択用トランジスタとが用いられているため、ダミー列のトランジスタをセクタ内の他のトランジスタと同様に扱うことができる。
【００７０】
図２１は、行７９０の第１の端に第１のダミーセル７９２を含み、第２の端に第２のダミーセル７９６を含むセクタ７６０のデュアルビットメモリセルの行７９０におけるワード線とビット線との接続部分の概略ブロック図を示す。この概略図は、ダミー列のダミーセルにおける接続部分を示すための例示のみを目的とするものである。この概略図にはシングルビットモードの８ビットワードが示されているが、他の用途では１ワードあたり１６ビット、３２ビットまたは６４ビットを含む形であってもよいことは理解できよう。行７９０は、第１のデュアルビットトランジスタのダミーメモリセル７９２と第２のデュアルビットトランジスタのダミーメモリセル７９６との他に、デバイスの実際のメモリ行を形成している複数のメモリセル７９４を含む。第１のデュアルビットのダミーメモリセル７９２は、ノーマルビットである第１のビットＤ０と、相補ビットである第２のビットＤ１とを含む。第２のデュアルビットのダミーメモリセル７９６は、相補ビットである第１のビットＤ３と、ノーマルビットである第２のビットＤ４とを含む。
【００７１】
この行の各トランジスタのゲートにはワード線が接続されている。ビット線ＢＬ０がダミーメモリセル７９２のビットＤ０に接続され、ビット線ＢＬ１がビットＣ１およびＣ２に接続され、ビット線ＢＬ２がビットＣ５およびＣ６に接続され、ビット線ＢＬ３がビットＣ９およびＣ１０に接続され、ビット線ＢＬ４がセルＣ１３およびＣ１４に接続され、ビット線ＢＬ５がダミーメモリセル７９６のセルＤ４に接続されている。異なるセルを個々に選択できるように複数の選択トランジスタ７９８が設けられている。図２１の概略図から明らかなように、ダミー列のダミーセルは、ワード線と、ビット線と、選択トランジスタ７９８とに接続されているため、フラッシュメモリアレイ７６０のセクタに含まれる実際のセルと同じように扱うことができる。したがって、プログラムおよび消去のサイクルの間、ダミーセルを接地またはフローティングしたまま残すこともできるし、あるいはメモリの実際のセルと一緒にプログラムおよび消去することもできる。
【００７２】
図２２は、セクタのダミー列位置が考慮されるデュアルビットセルを有するフラッシュメモリアレイのプログラムおよび消去を行うための本発明の一態様による特定の一方法論を示す。この方法は、ダミー列を含むすべてのノーマルビット列位置をプログラムするステップ８００で開始される。ダミー列位置はダムプログラムされるが、これは検証シーケンスなしでパルスが供給されることを意味する。この方法は、アドレスカウンタをアドレス０．０に設定するステップ８０５に進む。この方法論はさらにステップ８１０に進む。ステップ８１０において、この方法ではセクタ７６０のノーマルビット位置について消去の検証を行う。ノーマルまたは相補ビット位置の消去検証にはダミー列は含まれない。ノーマルビット位置の消去検証に失敗すると、この方法論はステップ８１５に進み、セクタのノーマル列位置に消去パルスを印加する。方法論はステップ８２０に進み、ノーマルビットと同じトランジスタの相補ビットの消去検証を行う。相補ビット位置の消去検証に失敗すると、この方法論はステップ８２５に進み、すべてのダミー列を含むセクタの相補列位置に消去パルスを印加する。
【００７３】
相補ビット位置の消去検証に成功すると、方法論はステップ８３０に進んで現在のセクタアドレスが合格したか否かを判断する。現在のアドレスが合格していない（ノー）場合、方法はステップ８４５に進んで最大パルスカウントに達したか否かを判断する。最大パルスカウントに達していない（ノー）場合、この方法ではステップ８１０に戻り、ノーマルおよび相補ビット位置の消去を検証して必要に応じて消去パルスを印加するステップを繰り返す。最大パルスカウントに達していた（イエス）場合、ステップ８５０で真の失敗である旨が示される。ステップ８３０で現在のアドレスが合格していた（イエス）場合、方法はステップ８３５に進んで最大セクタアドレスに達したか否かを判断する。最大セクタアドレスに達していない（ノー）場合、アドレスカウンタのアドレス位置を次のセクタ位置に動かし、方法は８１０から８４５までのステップに戻って次のセクタのノーマルビット位置と相補ビット位置とを消去検証するステップを繰り返す。すべてのセクタが消去され、ステップ８３５で最大セクタアドレスに達していた（イエス）場合、方法は図１０に示すソフトプログラムルーチンに進んでメモリセルが過消去されていないことを確認する。これで、図１０に示すようなソフトプログラムルーチンおよび図１１に示すような第２のブロック消去時にダミー列が考慮される。
【００７４】
上記にて説明したものは本発明の１つ以上の態様である。もちろん、本発明を説明する目的で構成要素または方法論の考えられるすべての組み合わせについて記載するのは不可能であるが、当業者であれば本発明の他の多くの組み合わせや変形が可能であることが分かるであろう。したがって、本発明では添付の特許請求の範囲の趣旨および範囲内のすべての変更、改変および修正を包含することを意図している。また、いくつかの実現形態ののうちの１つのみに関して本発明の特定の特徴を開示した部分もあるが、需要に応じてこのような特徴を他の実現形態の１つまたはそれ以上の他の特徴と組み合わせてもよく、このような特徴は特定の用途において都合がよい場合もある。さらに、詳細な説明または請求の範囲のいずれかで「含む（ｉｎｃｌｕｄｅｓ）という表現を使用する限りにおいて、この表現は「含む（ｃｏｍｐｒｉｓｉｎｇ）」という表現の場合と同様に該当する箇所に記載した以外の構成要素も含むことを想定している。
【図面の簡単な説明】
【００７５】
【図１】本発明のさまざまな態様を実施することのできる代表的なデュアルビットメモリセルの横断面図である。
【図２】プログラムされた電荷をデュアルビットメモリセルのノーマル領域に格納することを説明するためのデュアルビットメモリセルの横断面図である。
【図３】デュアルビットメモリセルのノーマル領域にあるプログラムされた電荷が原因でセルの中央の領域に残留電荷が蓄積されることについて説明するためのデュアルビットメモリセルの横断面図である。
【図４】ノーマル領域にあるプログラムされた電荷の消去後もセルの中央の領域に残っている残留電荷について説明するためのデュアルビットメモリセルの横断面図である。
【図５】デュアルビットメモリセルの相補領域の消去後にセルの中央の領域に残っている残留電荷を除去することについて説明するためのデュアルビットメモリセルの横断面図である。
【図６】本発明のさまざまな態様を実行するのに適したシステムの概略ブロック図を示している。
【図７】本発明に従ってシングルビットモードで動作する場合における８ビットのメモリ１６ワード分を含むデュアルビットフラッシュメモリのアレイの６４Ｋのセクタの部分上面図を示している。
【図８】本発明によるデュアルビットメモリセルの行の一部を概略的に示した図である。
【図９】デュアルビットメモリセルのアレイを消去検証するための本発明の一態様による方法論を示す流れ図である。
【図１０】図９の消去検証方法の後にデュアルビットメモリセルのアレイにおいてセルをソフトプログラムするための本発明の一態様による方法論を示す流れ図である。
【図１１】図１０のソフトプログラム方法の後にデュアルビットメモリセルのアレイにおいてセルの消去を検証するための本発明の一態様による方法論を示す流れ図である。
【図１２】従来の方法論によるノーマルビットの古典的な消去方法論を利用した場合におけるブランクセルのＶＴ分布とセル数との関係を示すグラフである。
【図１３】本発明の一態様によるノーマルビットおよび相補ビットの消去方法論を利用した場合のブランクセルのＶＴ分布とセル数との関係を示すグラフである。
【図１４】実質的に高い電界を消去に利用してデュアルビットメモリセルのアレイを消去検証するための本発明の一態様による方法論を示す流れ図である。
【図１５】デュアルビットメモリセルのノーマルビットをプログラムするための実質的に高いΔＶＴを求めるための本発明の一態様による方法論を示す流れ図である。
【図１６】実質的に高い電界を消去に利用し、プログラム時に実質的に高いΔＶＴを利用してデュアルビットメモリセルのアレイを消去検証するための本発明の一態様による方法論を示す流れ図である。
【図１７】メモリブロックの大きなギャップの間にダミーのワード線がある本発明によるデュアルビットフラッシュメモリのアレイのセクタの平面図を示す。
【図１８】エッジ部ワード線の厚さが残りのワード線よりも薄い本発明によるデュアルビットフラッシュメモリのアレイのセクタの平面図を示す。
【図１９】トランジスタブロックのギャップ間にダミーのワード線を形成したデュアルビットメモリセルのアレイを製造する本発明による方法論を示す流れ図である。
【図２０】ダミーメモリセルの列を実際に使用されるメモリセルと同じように扱うことのできる本発明によるデュアルビットフラッシュメモリのアレイのセクタの平面図を示す。
【図２１】本発明による実際に使用されるデュアルビットメモリセルとダミーのデュアルビットメモリセルの行の接続部分の概略図を示す。
【図２２】実際に使用されるデュアルビットメモリセルおよびダミーのメモリセルのアレイを消去検証するための本発明の一態様による方法論を示す流れ図である。
【図６】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１９】
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【図２１】
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【図２２】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
2004529448.tif 000063
2004529448.tif 000064
【国際調査報告】
2004529448.tif 000065
2004529448.tif 000066
2004529448.tif 000067
2004529448.tif 000068
2004529448.tif 000069