(57)【要約】高速イーサネット（Ｒ）スイッチのための、プログラマブルな１ポートの通信モジュールを使用したモジュラおよびスケーラブル構成が開示される。転送プロセスは順次であり、蓄積交換方式で動作する。その設計は厳密に予測可能な構成に従っている。転送プロセス、分配論理、最大待ち時間およびプログラマブルな機能、すなわちトラフィックモニタリング能力、トラフィックフィルタリング／警備能力およびネットワーク管理機能能力を、典型的な例を参照して記載、説明している。
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【特許請求の範囲】
【請求項１】
高速イーサネット（Ｒ）スイッチを設計するためのモジュラおよびスケーラブル構成であって、イーサネット（Ｒ）スイッチ装置は、共通の分配バス（１０）にアクセスするための複数の個々にプログラマブルな１ポートの通信モジュールとして実装されることを特徴とする、モジュラおよびスケーラブル構成。
【請求項２】
各々の１ポートの通信モジュールは、縮小命令セットコントローラとして組織されたプログラマブルなマイクロコントローラを含むイーサネット（Ｒ）媒体アクセス装置（ＭＡＣ＋ＲＩＳＣ  ＣＰＵ  １）と、特定の前記１ポートの通信モジュールに到達したイーサネット（Ｒ）データフレームのリアルタイム処理およびアドレス指定された宛先ポートへの転送を可能にするデータフレーム分配論理（５）とを含む、請求項１に記載の高速イーサネット（Ｒ）スイッチの設計の構成。
【請求項３】
各々の１ポートの通信モジュールは、一方で前記プログラマブルなマイクロコントローラ（１）を含み、他方で前記データフレーム分配論理（５）と協働するように配置されたデュアルポートフレームバッファ（４）を含み、受信された有効なデータフレームは、少なくとも前記フレームバッファ（４）の転送情報（ＣＡＭベクトル）に関して更新され、前記データ分配バス（１０）を介した転送のために有効にされる、請求項２に記載の高速イーサネット（Ｒ）スイッチの設計の構成。
【請求項４】
仲裁論理（９）は、前記１ポートの通信モジュールの各々に分散して与えられ、前記データフレーム分配論理（５）のそれぞれ１つに関連付けられ、ポートのナンバリングまたは識別に基づいた公平な仲裁および制御信号方式に従って有効なデータフレームの前記データ分配バス（１０）へのアクセスを与える、請求項３に記載の高速イーサネット（Ｒ）スイッチの設計の構成。
【請求項５】
前記プログラマブルなマイクロコントローラは、インターフェイス装置を介した個々のプログラミングのためにアクセス可能である、請求項２に記載の高速イーサネット（Ｒ）スイッチの設計の構成。
【請求項６】
前記インターフェイス装置はＲＳ−２３２インターフェイスである、請求項５に記載の高速イーサネット（Ｒ）スイッチの設計の構成。
【請求項７】
ダイレクトメモリインターフェイス（ＤＭＩ２）は、直接のメモリツーメモリ動作および／または前記データフレーム分配論理（５）または前記データバス（１０）内の故障の場合の管理データおよび／またはステータス情報の交換のために、ＤＲＡＭ（３）に関連して与えられる、請求項２に記載の高速イーサネット（Ｒ）スイッチの設計の構成。
【請求項８】
蓄積交換方式に従ってイーサネット（Ｒ）データフレームを分配するための方法であって、内部データフレームの分配のために組織された個々にプログラマブルな１ポートの通信モジュールのモジュラおよびスケーラブル構成を実装し、各々のポートは、データフレームを受信し、記憶し、その完全性について検査した後、ポートのナンバリングまたは識別に基づいた公平な仲裁方式に従って、高速データ分配バスへのアクセスについて競合し、次にそれぞれのデータフレームを、規定された数のデータフレームサイクルで少なくとも１つの出力ポートに転送し、出力ポートは、その出力バッファのステータスによって、前記それぞれの転送されたデータフレームを受取るか捨てるかを独立して決定することを特徴とする、蓄積交換方式に従ってイーサネット（Ｒ）データフレームを分配するための方法。
【請求項９】
前記規定された数のデータフレームサイクルは、それぞれの前記１ポートの通信モジュールによって同時にサービスされる出力ポートの数にかかわらず、１および１のみであることを特徴とする、請求項８に記載の方法。
【請求項１０】
前記１ポートの通信モジュール内で受信されたデータフレームは、ＯＳＩ層２（ＭＡＣ層）に対して行なわれる縮小命令セット制御プロセスによって少なくとも帯域幅、フレームのサイズおよびフレームのアドレスに関してフィルタリングすることによってリアルタイムで処理される、請求項８に記載の方法。
【請求項１１】
前記制御プロセスは、書換可能構成パラメータによって、そのプロセスでフィルタリングの量に関して変形可能であることを特徴とする、請求項１０に記載の方法。
【請求項１２】
前記１ポートの通信モジュールの少なくとも１つは、トラフィックモニタリングの動作の前および／または動作中に特定の構成テーブルを専用に用いることができ、それによりあるデータフレームをトラフィック分析のためにフィルタリングおよび入手することが可能になることを特徴とする、請求項８に記載の方法。
【請求項１３】
予め定められた期間（ｔｂｄ［ｍｓ］）よりも短いいかなる必要とされる最大スイッチ待ち時間も、前記１ポートの通信モジュールの出力待ち行列サイズのみによって決定されることを特徴とする、先行する方法請求項のうちの少なくとも１つに記載の方法。
【請求項１４】
前記１ポートの通信モジュールの少なくとも１つは、少なくとも１つの管理／制御機能の実行のために構成されることを特徴とする、先行する方法請求項のうちの少なくとも１つに記載の方法。
【請求項１５】
前記少なくとも１つの管理／制御機能は、簡易ネットワーク管理プロトコル（ＳＮＭＰ）および／または管理情報ベース（ＭＩＢ）によって実装され、いかなる１ポートの通信モジュールを介してもアクセス可能なそれぞれの適切なネットワークアドレスおよびアプリケーション層（ＯＳＩ層７のためのシリーズ）を与えるイーサネット（Ｒ）スイッチ構成のインスタンスを表わすことを特徴とする、請求項１４に記載の方法。
【発明の詳細な説明】
【０００１】
この発明は、共通のデータ分配バスにアクセスする高速のイーサネット（Ｒ）スイッチを設計するためのモジュラおよびスケーラブル構成ならびに蓄積交換方式に従ってイーサネット（Ｒ）データフレームを分配するための方法に関する。
【０００２】
現在、イーサネット（Ｒ）スイッチは、特にＩＥＥＥ８０２．１Ｄ標準に対応するイーサネット（Ｒ）スイッチは、一般的にイーサネット（Ｒ）フレームのフィルタリングおよび転送を実現するための２つの異なるアプローチ、すなわち
（ａ）  蓄積交換方式および
（ｂ）  カットスルー転送方式
に基づいている。
【０００３】
ＩＥＥＥ標準８０２．３（１９９８版）によって規定されるように、蓄積交換方式に従って動作するスイッチは、入来データフレームを完全に記憶し、続いて転送する。データフレームがバッファに受信されるおよび／または含まれる限り、フィルタリング機能は適用可能である。このようなフィルタリング機能は、たとえば、
−アドレスの検出および受信ポートの決定（常時）
−ＣＲＣ検査による、エラーを含むフレームのフィルタリング（常時）
−故障のフレーム構造のトラフィックコントロール（常時）、アドレス、フレーム内容、フレームレートのトラフィックコントロール（随時）
を含む。
【０００４】
（ａ）に従った蓄積交換スイッチのデータの流れは、図４で概略的に示されている。
【０００５】
入力バッファ４０は常にこのスイッチ構成に必要である。このようなデータバッファリングはそれぞれのスイッチの機能に強い影響を及ぼし、ブロッキング状態をもたらすかもしれない。受信ポートがオーバーロードした場合に生じる短期のオーバーロード状態は、このような中間のバッファリングによって等化され得る。受信ポートへの分配の実現はそれぞれのアーキテクチャに依存している。１つの可能性は、任意の出力バッファ４１によって示されるように、受信または送信ポートに関連したデータフレームのさらなるバッファリングを与えることである。上記ストラテジの不利な点は、中間のバッファリングのために、全体的なシステムに対して追加の待ち時間が考慮されなければならないという点である。
【０００６】
蓄積交換スイッチは通常、プロセッサに基づくシステムである。プロセッサまたは固定のハードウェア論理は複数のポートのデータをフィルタリングし、データは続いて分配される。通常、この分配は、受信ポートの処理装置もアクセスを有するスイッチの共有メモリのデータフレームをコピーすることによって行なわれる。
【０００７】
カットスルー転送ストラテジ（ｂ）に従うと、データフレームは受信アドレスの分析に続いて、すなわち中間のバッファリングがない状態で即座に転送される。上述のストラテジ（ａ）と比べて、待ち時間は最小にされる。しかしながら、データフレームがリアルタイムで分配のために送信されるので、複雑なフィルタリング機能を適用することができない。エラーを包含したまたは誤伝送されたデータフレーム（ラント）もまた転送され、したがってネットワークに貴重な帯域幅を割当てる。
【０００８】
図５および図６は、共有メモリ原理、すなわちすべてのポートが共通のメモリへのアクセスを有する原理に従って動作する２つのアーキテクチャを示している。
【０００９】
図５のブロック構造に従うと、集中化された構成要素５０は、すべての入来データフレームの処理および転送の責任を負う。ポートおよび／またはデータ交換の数が増加した場合、集中化された構成要素５０はアーキテクチャ全体のボトルネックになり得る。さらに、完全なデータ転送は共通データバス５１を介して交換されるので、このバスは通常負荷が大きい。最初に、入来フレームは共通データバス５１を介して共有メモリ５２に送信され、集中化された要素５０の中央処理装置によってフィルタリングおよび転送される。続いて、データフレームはデータバス５１を介して共有メモリ５２から出力ポート５３へ分配される。したがって、各々のデータフレームは二度バス５１の上を走る。これによって、必要とされる帯域幅を評価するための以下の式で因子「２」が使用されなければならない理由が説明される。
【００１０】
帯域幅＝ポートの数＊入力データ率＊２＝３．２Ｇｂｉｔ／ｓｅｃ
（１６ポートで１００Ｍｂｉｔ／ｓの場合）
この式は、１つのフレームが１つの出力ポートに転送される場合（ユニキャストの場合）にのみ有効である。マルチキャスト分配（１つのフレームが複数の出力ポートに転送される場合）について、帯域幅は相応じて増加する。１６の全二重高速イーサネット（Ｒ）チャネルの蓄積交換アプローチに従った先行技術のイーサネット（Ｒ）スイッチング構成の典型的な例は、商標名ＩＸＰ１２００を有する集中ネットプロセッサを使用するレベルワン（ＬＥＶＥＬ ＯＮＥ）社によってフォローアップされている。
【００１１】
図６は、分配アーキテクチャを有する先述の共有メモリ原理の別の例を示している。すべてのサブユニット６０は、データフレームがそれぞれのユニット内のみで転送されなければならないとき、互いに独立して動作する。複数のサブユニットの接続は共通データバス６１を介して設けられる。ポート６２の数の増加は、それぞれのサブモジュールを追加することによって実装することができるので、このような分配アーキテクチャはより容易にスケーラブルである。
【００１２】
この種類のアーキテクチャを表わす典型的な先行技術は、ガリレオテクノロジー社（ＧＡＬＩＬＥＯ ＴＥＣＨＮＯＬＯＧＹ， ＬＴＤ．）のギャルネットＩＩファミリー（ＧＡＬＮＥＴ ＩＩ−ｆａｍｉｌｙ）である。ポートバイポート方式のフレーム前処理およびフィルタリングは固定のハードウェア論理によって与えられる。しかしながら、これは少数の機能のみに制限されており、これらの機能はユーザによって修正、拡張またはプログラムができない。特に、この種類のアーキテクチャの制限因子は、高速接続（バックプレーン）の帯域幅である。さらに、より多くの量のポートにサービスしなければならない場合、バックプレーンの帯域幅が制限されているために、マルチキャスト接続に対してフレーム分配速度のかなりの減少が考慮されなければならない。
【００１３】
カットスルー転送ストラテジは、いわゆるセルバススイッチによってさらに発展してきた。入来データフレームはデータブロック（等しいサイズのセル）に細分され、したがってスイッチの分配装置内で規定された送信時間を有する。これによって、データスループットがデータフレームのサイズ、データ量およびポートの数と無関係になる可能性がある。宛先ポートで、セルのフラグメンテーションの解消および再編成が行なわれて、最初の（完全な）データフレームが復元され、これは通常出力バッファのデータフレームを再びコピーすることによって実現される。しかしながら、セルに基づいたデータ分配は、セキュリティが重要なアプリケーション、たとえばアビオニックには許容されないことを認めなければならない。
【００１４】
最後に、先行技術に関する限り、データフレームの完全に異なる分配は、図７に示されるような特定用途向けＩＣに基づいたスイッチで実現される。目的または受信者アドレスを分析した後に、ポイントツーポイント接続がクロスバーマトリックスを介して設けられる。上で簡単に説明したバス概念と比べて、このクロスバーマトリックス概念は、複数の接続が同時に存在し得る、すなわち帯域幅を要求に応じて増加できるという利点を有する。しかしながら、この利点は、フレームが同時にいくつかのポートに転送される必要がない（マルチキャストでない）限りにおいてのみ達成できる。このような場合、各々の受信ポートがそれぞれのデータフレームを受信するために解放されるまで、完全なデータ分配が妨げられる。
【００１５】
この種類のアーキテクチャの典型的な例は、アイキューブ社（Ｉ−Ｃｕｂｅ， Ｌｔｄ．）のＬＳ１００／ＬＳ１０１ファミリー（ＬＳ１００／ＬＳ１０１−ｆａｍｉｌｙ）である。
【００１６】
クロスバーマトリックスの技術の利点は一般的に、
−複数の接続が同時に存在し得る（集約している）ことによりデータスループットが高い
−待ち時間が短い
−直列スイッチングが可能である
−ハードウェア解が単純である、すなわち頑強性が高い。
【００１７】
一方で、この技術の不利な点は、
−多数のピン（ポートの数＊２＊ポートインターフェイスのバス帯域幅）が必要とされ、これはスケーラビリティが制限されるということである
−フレームがいくつかの受信ポートに転送されなければならない場合に帯域幅が集約していない
−複雑なクロスバーマトリックス装置の故障によりスイッチが完全に故障する
−ポート方式でのプログラマブルなフレーム処理が不可能である。
【００１８】
この発明の目的は、高速イーサネット（Ｒ）スイッチとともにイーサネット（Ｒ）データフレームを分配するための既知の方法を改良することにより、蓄積交換方式の概念に基づき、待ち時間が最小のデータ分配管理の柔軟性をさらに向上できるようにすることである。
【００１９】
この発明に従って、最小の数のバーストでの、好ましくは１バーストすなわち１データ転送サイクルでの柔軟性の高いユニキャスト転送またはマルチキャスト宛先転送を行なう高速のイーサネット（Ｒ）スイッチを設計するためのモジュラおよびスケーラブル構成は、請求項１に従って個々にプログラマブルな１ポートの通信モジュールとして各々のイーサネット（Ｒ）スイッチを実装することによって達成される。
【００２０】
従属クレームの主題である有利な実施例、変更および改善は、以下の説明で同様に図面を参照して説明する。
【００２１】
蓄積交換方式に従ってイーサネット（Ｒ）データフレームを分配するための方法は、請求項８に従って、内部データフレームの分配のために組織された個々にプログラマブルな１ポートの通信モジュールのモジュラおよびスケーラブル構成を実装することによって特徴付けられ、各々のポートは、データフレームを受信し、記憶し、その完全性について検査した後で、高速データ分配バスへのアクセスについて競合し、ポートのナンバリングおよび識別に基づいた仲裁方式が使用される。続いて、それぞれのデータフレームは、好ましくは１データフレームサイクルで１つのまたはいくつかの受信（出力）ポートに転送される。出力ポートは、関連する出力バッファのステータスに従って、それぞれの転送されたデータフレームを受取るか、捨てるかを独立して決定する。
【００２２】
好ましくは、１つの通信モジュール内で受信されたデータフレームは、少なくとも帯域幅、フレームのサイズおよびフレームのアドレスに関して、特に縮小命令セット制御プロセッサ（ＲＩＳＣ）によってリアルタイムでフィルタリングされる。この発明に従って、上記制御プロセスが書換可能構成パラメータによって、そのプロセスでフィルタリングの量を修正できれば有利である。
【００２３】
この発明の特に有利な特徴は、上記１ポートの通信モジュールの少なくとも１つを、特定の構成テーブルによって、動作の前か動作中にトラフィックモニタリングに専用化することができ、バックプレーンの追加の帯域幅を占めなくとも、あるデータフレームをデータトラフィック分析のためにフィルタリングおよび入手することが可能になるということである。
【００２４】
この発明のさらに有利な特徴は、予め定められた期間よりも短いいかなる必要とされる最大スイッチ待ち時間も、１ポートの通信モジュールの出力待ち行列のサイズのみによって決定されるということである。上記１ポートの通信モジュールまたは上記１ポートの通信モジュールのうちの少なくとも１つが、たとえば簡易ネットワーク／管理プロトコル（ＳＮＭＰ）、管理情報ベース（ＭＩＢ）を実装することによって、１つのまたはいくつかの管理および／または制御機能を実行するように、特に適切なネットワークアドレスおよび／またはアプリケーション層シリーズ、すなわちいかなる１ポートの通信モジュールを介してもアクセス可能なＯＳＩ層を与える、イーサネット（Ｒ）スイッチ構成のインスタンスを表わすように、構成された場合にこの発明で特定の利点が達成され得る。
【００２５】
この発明のさらなる特定の利点は、特定の１ポートの通信モジュール内で受信されたデータフレームが、ＯＳＩ層２、すなわちＭＡＣ層に対して行なわれる縮小命令セット制御処理によって、少なくとも帯域幅、フレームのサイズおよびフレームのアドレスに関してフィルタリングすることによって、リアルタイムで処理されるという点である。
【００２６】
以下では、見識のある読者に対する非常に冗長な説明を避けるために、多くの略語を使用するが、これらは本文中で説明する。
【００２７】
この発明ならびにこの発明の有利な詳細および実施例を添付の図面を参照して以下で説明する。
【００２８】
この発明に従って設計された実施例の典型的な例のハードウェア構成およびその典型的なソフトウェア機能要素との相互作用を、図１、２および３を参照して以下で説明する。
【００２９】
図１の機能ブロック図において、たとえば、変圧器１２による磁気結合によってガルヴァーニ電気分離された方向ごとのシールドおよびツイスト２線式線略を介して、イーサネット（Ｒ）信号が与えられている。次に、物理装置としてトランシーバ１３、すなわち、特にパラレル／シリアル変換およびチャネルコーディングデータライン制御を処理するイーサネット（Ｒ）送／受信装置がある。トランシーバ１３は、次に続く、イーサネット（Ｒ）フレームの構成および処理の責任を負うＭＡＣ＋ＲＩＳＣ  ＣＰＵ１内の、縮小命令セットにより制御される中央処理装置を含むイーサネット（Ｒ）媒体アクセス制御装置に接続され、それによりこのＣＰＵ１は、縮小され単純化されたコマンドセットを用いて１つのプロセッササイクルにおいて段階的処理を行なう。ブロック１４は、プロトコルＲＳ−２３２に従うシリアルインターフェイス装置であり、最大１１５キロボーのＰＣのＣＯＭインターフェイスに対応する同期開始および停止ビットならびにパリティチェックを備える。ＭＡＣ＋ＲＩＳＣ  ＣＰＵ１は、一方で、たとえば３２ビットのシステムバスを介してデュアルポートＲＡＭ４（ＤＰＲＡＭ）に接続され、他方で、ＣＰＵ１から独立してメモリツーメモリ転送動作を行なうダイレクトメモリインターフェイス機能モジュール２（ＤＭＡ）と協働するダイナミックランダムアクセスメモリ３（ＤＲＡＭ）に接続される。消去可能なプログラムＲＯＭ６（ＥＰＲＯＭ）は、システムバスを介してＣＰＵ１、ＤＲＡＭ３およびＤＰＲＡＭ４に接続される。ＤＰＲＡＭ４およびそれに続く高速アービタ９を含むフレーム分配論理５が示されており、ここでは１ポートの通信モジュールの複数の配置が図３の発明に従ってイーサネット（Ｒ）スイッチをセットアップし、一方で高速データバス１０に接続され、他方で、高速アービタ９を介して仲裁バスおよび制御信号のソース１１に接続される。
【００３０】
この発明に従った１ポートの通信モジュールの典型的なソフトウェアの機能要素が図２に描かれている。このようなソフトウェアの機能要素は
−ＥＰＲＯＭに含まれ、モジュールの正確な機能を規定する構成テーブル２０
−リアルタイムオペレーティングシステム２１
−構成データの装填とその検査とともにメンテナンス／ユーザ装置との通信のための構成サービスおよび目標データローダ２２
−動作パラメータの制御、記録等のためのソフトウェアモジュールである管理機能およびアプリケーション装置２３
−ブロックでの簡易ネットワーク管理プロトコル（ＳＮＭＰ）２５すなわち動作パラメータの送信／交換のためのプロトコル
−動作パラメータの分類および符号化のためのシステムを含む管理情報ベース（ＭＩＢ）２４
−データの接続および交換を行なうのに必要で、転送制御プロトコル（ＴＣＰ）、ユーザデータプロトコル（ＵＤＰ）およびインターネットプロトコル（ＩＰ）を含むプロトコルスタックブロック２６
−ネットワークモニタリングおよび検査機能とともにデータトラフィックのための複数のソフトウェアモジュール２７
−切換およびポートモニタリングサービスのための、すなわちイーサネット（Ｒ）フレームの切換およびポート／チャネルのデータ交換のミラリングのためのソフトウェア／ハードウェアモジュール２８
を含む。
【００３１】
この文脈におけるトラフィックフィルタリングとは、たとえばフレームサイズ、アドレス等の規定された基準に従ったデータのフィルタリングのことである。警備サービスは、定められたデータ率および帯域幅に関するデータトラフィックの制御／モニタリングのことである。
【００３２】
以下では、動作の原理を説明する。
この発明に従って、高速イーサネット（Ｒ）スイッチを設計するために、プログラマブルな、１ポートの通信モジュールを使用すると、転送プロセスは、厳密に順次的性質のものであり、仕事量保存サービス原理に従い、上述の蓄積交換方式で動作する。転送プロセスを開始する前のフレーム整合性検査は、蓄積交換メカニズムを暗に示す。たとえば空輸環境で必要とされるような最大限のデターミニズムを与えるために、この発明に従って、この設計は厳密に予測可能な計画の実装を考慮に入れる。
【００３３】
このメカニズムは、ポートが、有効で完全なフレームを受信し処理した後で、すなわちトラフィックフィルタリング、警備の後、（＝「記憶」）、フレームバッファのすなわちＤＰＲＡＭ４の適切な転送情報（ＣＡＭベクトル）とともに、このフレームの（内部の）ヘッダを更新するように作用し、このフレームは転送に有効であるというタグ／印が付けられる。これは、図１に示されるように、ＤＰＲＡＭ４にもアクセスを有するスイッチの高速データフレーム分配論理５によって達成されるであろう（：＝「転送」）。
【００３４】
スイッチの内部高速データ分配バス１０へのアクセスについて競合した後で、データ／フレーム分配論理５は、今度は完全なフレームを、与えられたＣＡＭベクトル次第で、１バーストで１つの（ユニキャスト）またはいくつかの（マルチキャスト）宛先出力ポートに転送する。いかなる出力ポートも、再びＤＰＲＡＭ４に関連したポートであり、出力バッファのステータスによりおよび以下でさらに詳細に説明する内部待ち時間必要条件により、転送されたフレームを受取るか捨てるかを独立して決定する。
【００３５】
１６ポートスイッチの一例として、ワイヤ速度性能は、典型的には１フレーム当たり約４２０ｎｓ（すなわち１秒当たり１６・１４８．８００の最小サイズフレーム≒２，４Ｍｆｐｓ）の内部フレーム分配時間をもたらす。
【００３６】
データ分配バス１０のデータ転送率は、すべてのポート（たとえば最大１６ポート）がワイヤ速度で６４バイトのサイズのフレームを持続的に送信し続けるのに十分高い。１ポートのモジュールの構成のため、ポートトラフィックフィルタリングサービスは、フレームパーフレーム（ｆｒａｍｅ−ｐｅｒ−ｆｒａｍｅ）方式でリアルタイムで動作するように容易に実装することができ、このことは必要とされるスイッチリレー速度が、データ分配バス１０（バックプレーン）の転送能力のみに依存することを暗に示している。
【００３７】
フレーム分配論理５を介した転送プロセスの動作は以下のとおりである。
内部データ分配メカニズムは次のように機能する。ポートが、関連したＤＰＲＡＭ４に記憶された完全なフレームを受信し、検査した後に、モジュールの高速データ分配バス１０へのアクセスについて競合する。各々の１ポートの通信モジュールのフレーム分配論理５内に等しく存在する分散した高速アービタ９は、ポートのナンバリングまたは識別に基づいた公平な仲裁方式に従ってバス１０へのアクセスを与える。ポートは、今度はフレームを１バーストで、１つの（ユニキャスト）またはそれ以上の（マルチキャスト）宛先出力ポートに転送する。いかなる出力ポートも、その出力バッファのステータスにより、転送されたフレームを受取るか捨てるかを独立して決定する。
【００３８】
この発明に従って、最大待ち時間は以下で説明するように設定可能である。
待ち時間は、フレームの第１のビットの到着時間とスイッチから出る同じフレームの最後のインスタンスの第１のビットの出発時間との差と定義され、「最後のインスタンス」という用語は、コピーされたフレームが異なる時間にスイッチから出得るマルチキャストサービスのことである。
【００３９】
以下でさらに説明するように、スイッチの内部データ処理および転送機能によるいかなる追加の遅延も０に等しく、ｔｂｄ  ｍｓより短いいかなる必要とされる最大待ち時間も、ＤＰＲＡＭ４のみに位置するスイッチの出力待ち行列のサイズによって決定される。
【００４０】
例：
必要とされる最大待ち時間は１ｍｓと想定される。６４バイトのＭＡＣデータサイズのフレームについて、出力待ち行列は、９６ビットのフレーム間隔で、１００Ｍｂｐｓの媒体速度に正確に対応する１４９のフレームを保持できるように、設計されなければならない。サイズが６４バイトを超えるフレームについて、出力待ち行列に記憶されたフレームの数はそれぞれ減少する。これは、ＴＲ＝１ｍｓの間隔内で１００Ｍｂｐｓの固定された媒体速度で転送できるフレームの数は、フレームのサイズが増加すると減少するということに起因する。
【００４１】
結果として、ＤＰＲＡＭ４の出力待ち行列は、
１４９＊（６４バイトのフレームの内部メッセージブロックのサイズ）［バイト］
の容量または合計サイズを有するように設計される。
【００４２】
出力待ち行列のステータス／レベル次第で、いかなるポートも内部データ分配論理によって転送されたフレームを受取るか捨てるかを独立して決定する。１ポートの通信モジュールの出力待ち行列のサイズは、ソフトウェアによってまたは動作中に構成パラメータをロードすることによって構成可能である。
【００４３】
プログラマブルな機能を以下で説明する。
トラフィックモニタリング能力：１ポートのモジュールの数をｎと想定して、そのうち１つまたはいくつかをモニタリング専用にすることができる。このようなモニタリングポートの基本的な目的は、あるフレームをトラフィック分析のためにフィルタリングおよび入手することを可能にすることである。
【００４４】
モニタリングポートは、モニタリングポートそれ自体を除いて、１組の入力ポートからどのＭＡＣ宛先アドレスをモニタリングポート出力に再びコピーすべきかを選択することを可能にする独自の構成テーブルを有する。したがって、構成テーブル２０はスイッチに到達する１つまたはそれ以上のＭＡＣアドレスを選択し、それらをモニタリングポートを介して送信することを許可する。
【００４５】
すべての非モニタポートは常に、各々の受信し有効なフレームの１つのコピーを、高速データバス１０の追加の帯域幅を占有することなくモニタリングポートに送信する。これは、上述したようなデータバスの固有のマルチキャスト能力によって達成される。モニタリングポートの構成テーブルは、たとえばＭＡＣ宛先アドレスによって、これらのフレームのうち送信のために選択されるべきフレームを規定する。すべての他のフレームは無視される。したがって、モニタリング構成における変化はすべての他のポートに関連する転送テーブルに影響を与えない。
【００４６】
トラフィックフィルタリング／警備能力：受信された各々のフレームをＥＰＲＯＭ６領域の構成テーブルに記憶された特定用途向けパラメータに関して評価することができる。フィルタリング／警備サービスは、１ポート当たり１つのＭＡＣ＋ＲＩＳＣ  ＣＰＵ１のアベーラビリティにより、ソフトウェアにおいて実装されるため、いかなるアルゴリズムも特定用途向け必要条件次第で適用できる。空輸環境において、重要なフィルタリングサービスは、
−帯域幅およびジッタ制御
−フレームの長さの制御
−フレームのアドレスの制御
−フレームのデータの制御等
に拡張する（しかしながら上記に制限されない）。
【００４７】
たとえば、帯域幅およびジッタ制御は、以下のパラメータに基づくバジェットアカウント値に関連したフレームのアベーラビリティを導入することによって達成することができる。
【００４８】
−特定のＭＡＣアドレスに関連した帯域割当ギャップ（秒で表わされる）
−ジッタ値に従い、特定のＭＡＣアドレスに関連した最大バジェットアカウント値（秒で表わされる）
この発明に従って説明したスイッチアーキテクチャの基本的な概念および目的は、最適の帯域幅およびデータ処理性能を、対をなす入力および出力ポート間のすべての機能ブロックに与えることであり、それによってワイヤ速度処理を維持することができる。これは、ポートトラフィックフィルタリング／警備機能の性能を含み、この性能は（例として）各ポート専用の３２ビットのＭＡＣ＋ＲＩＳＣ  ＣＰＵ１によって主に達成される。
【００４９】
性能評価の例を以下のように示すことができる。
スイッチの入力ポートが、最小サイズ、たとえば、ＵＤＰ／ＩＰを使用し、１２バイトの最小フレーム間隔を有する１８バイトのユーザデータに対応するＭＡＣデータフィールドに対する６４バイトのフレームを受信するときに、最大の負荷がスイッチの入力ポートへ課せられる。たとえば１００Ｍｂｐｓの媒体速度で、約１４９フレーム／ｍｓとなるであろう。ＩＥＥＥ８０２．３イーサネット（Ｒ）ＭＡＣフレーム構成に従いかつ４バイトのＩＥＥＥ８０２．１ｐ／１Ｑタグヘッダがない状態で、全体のＭＡＣフレームサイズは８４バイトである。
【００５０】
各々のスイッチのポート内に位置するイーサネット（Ｒ）ＭＡＣ装置は、ＭＡＣプロトコルデータ単位だけでなく、ＣＲＣフィールド、ＭＡＣソースおよび宛先アドレス、タイプ／長さフィールドとともにその他のフレームの特定情報、すなわち切換サービスのために使用されるタイムスタンプ、ステータス、ポインタ、ＣＡＭベクトル等も含むいわゆる内部メッセージブロックも記憶するように構成されている。最小サイズの内部メッセージブロックの最悪例のサイズが１２８バイト（＝３２・４バイトすなわち３２ビットワード）であると想定して、帯域制御すなわちバジェットアカウント警備を行なうのに必要とされるとともに、メッセージブロックを更新するためのＲＩＳＣ  ＣＰＵの処理電力は、１秒当たり以下の命令数（ＩＰＳ）になるであろう。
【００５１】
【数１】
2004518381.tif 000003
【００５２】
残余の典型的なトラフィックフィルタリングサービス、すなわちフレームおよびＭＡＣ宛先アドレスに基づいたフィルタリングは、追加の≒２．２５ＭＩＰＳであると評価することができ、ＣＰＵ負荷の合計は、最小サイズのフレームで最高ワイヤ速度で実行するポートについては≒１０ＭＩＰＳとなる。１０ＭＩＰＳだけで１ポート当たりに１つのＭＡＣ＋ＲＩＳＣ  ＣＰＵ１を使用する際に、フレームパーフレーム方式でのリアルタイムでのフレームフィルタリングは全ワイヤ速度でさえも与えることができる。
【００５３】
１つのフレームのトラフィックフィルタリングに必要な演算時間は、１０ＭＩＰＳ／１４９・１０３フレーム≒６７ＩＰＳ／フレームであると計算することができ、これは２０ｎｓのＣＰＵサイクル時間では、すなわち５０ＭＨｚのＲＩＳＣ  ＣＰＵ１については１．３４μｓとなり、３３ＭＨｚでは必要な演算時間は６７・３３ｎｓ＝２．２μｓとなる。
【００５４】
受信されたフレームは、ＭＡＣ＋ＲＩＳＣ  ＣＰＵ１のＤＭＡコントローラによってＤＲＡＭ３に転送される。フルワイヤ速度で、６４バイトのＭＡＣデータを有するフレームのフレーム存続期間は≒５．７６μｓであり、続く１２オクテットのフレーム間隔は０．９６μｓである。これは結果として１フレームにつき合計最小転送時間は６．７２μｓとなる。
【００５５】
したがって、使用される最小フレーム転送時間は１．３４／６．７２≒２０％（それぞれ２．２／６．７２≒３３％）であり、このことは実際には、スイッチの内部データ処理および転送機能によるいかなる追加の遅延もゼロに等しく、１ｍｓ未満の必要な最大待ち時間がスイッチの出力待ち行列のサイズのみによって決定されるということを意味する。
【００５６】
上記は、ＤＰＲＡＭ４に転送され完全に記憶された１フレームに対し時間ｔ０＝０であることに関連しては正しい。次にフレームフィルタリングプロセスが直ちに始まり、ＭＡＣ＋ＲＩＳＣ  ＣＰＵ１に並列して次のフレームの受信プロセスを実行する（パイプライン動作）。
【００５７】
以下でネットワーク管理機能の能力を説明する。
この発明に従ったモジュールに基づいたスイッチアーキテクチャは、管理情報ベース（ＭＩＢ）にアクセス可能な簡易ネットワーク管理プロトコル（ＳＮＭＰ）を通して、たとえば図２の参照符号８によって示されたいずれかのポートのＭＡＣ＋ＲＩＳＣ  ＣＰＵ１でユーザデータプロトコル／インターネットプロトコル（ＵＤＰ／ＩＰ）および簡易ネットワーク管理プロトコルを実装することによって、公衆内部情報にアクセスする能力をもたらす。インターフェイスではＳＮＭＰプロトコルがこの情報にアクセスするのに使用される。
【００５８】
内部ＳＮＭＰ関連のトラフィックが、スイッチのバックプレーン帯域幅のあまりにも多くの部分を占有し、その結果性能が低下する、すなわち待ち時間、リレー速度などが増大することを避けるために、代わりにダイレクトメモリインターフェイス（ＤＭＩ）２の共有メモリバスを使用することができる。このＤＭＩ２は別の、たとえば１６ビットのバスを与え、各々のＣＰＵのローカルメモリ、すなわちＤＲＡＭ３、ＥＰＲＯＭ６およびＤＰＲＡＭ４に記憶されたデータの交換を可能にする。
【００５９】
さらに、スイッチサービス内でポートに特定の故障が生じた場合に、このアプローチではなおも、ＭＡＣ＋ＲＩＳＣ  ＣＰＵ１のモニタリングにより、それぞれの故障ポートに関するステータス／エラー情報を入手することが可能であり、これは、たとえばバックプレーンの混合トラフィックおよびステータス情報の解については作用しない。
【図面の簡単な説明】
【図１】この発明に従った１ポートの通信モジュールの機能ブロック図を示す。
【図２】この発明に従った典型的な１ポートの通信モジュールの例として相互作用する機能ソフトウェア要素のブロックを示す。
【図３】蓄積交換分配論理のブロック図を示す。
【図４】この発明に従った蓄積交換ストラテジの配置の原理を視覚化した図である（既に説明）。
【図５】先行技術に従って、共有メモリを使用して入来データフレームを処理、転送するための集中型構造を示す（既に説明）。
【図６】独立したサブユニットを含む先行技術に従った分配アーキテクチャイーサネット（Ｒ）スイッチの配置を示す（既に説明）。
【図７】先行技術に従ったクロスバースイッチマトリックスを介したポイントツーポイント接続のための特定用途向けＩＣに基づいたイーサネット（Ｒ）スイッチの配置を示す（既に説明）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際公開パンフレット】
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【手続補正書】
【提出日】平成15年1月20日(2003.1.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
高速イーサネット（Ｒ）スイッチのモジュラおよびスケーラブル構成であって、イーサネット（Ｒ）スイッチ装置は、共通の分配バス（１０）にアクセスするための複数の個々にプログラマブルな１ポートの通信モジュールとして実装されることを特徴とし、各々の１ポートの通信モジュールは、縮小命令セットコントローラとして組織されたプログラマブルなマイクロコントローラを含むイーサネット（Ｒ）媒体アクセス装置（ＭＡＣ＋ＲＩＳＣ  ＣＰＵ  １）と、特定の前記１ポートの通信モジュールに到達したイーサネット（Ｒ）データフレームのリアルタイム処理およびアドレス指定された宛先ポートへの転送を可能にするデータフレーム分配論理（５）とを含む、高速イーサネット（Ｒ）スイッチのモジュラおよびスケーラブル構成。
【請求項２】
各々の１ポートの通信モジュールは、一方で前記プログラマブルなマイクロコントローラ（１）を含み、他方で前記データフレーム分配論理（５）と協働するように配置されたデュアルポートフレームバッファ（４）を含み、受信された有効なデータフレームは、少なくとも前記フレームバッファ（４）の転送情報（ＣＡＭベクトル）に関して更新され、前記データ分配バス（１０）を介した転送のために有効にされる、請求項１に記載の高速イーサネット（Ｒ）スイッチの構成。
【請求項３】
仲裁論理（９）は、前記１ポートの通信モジュールの各々に分散して与えられ、前記データフレーム分配論理（５）のそれぞれ１つに関連付けられ、ポートのナンバリングまたは識別に基づいた公平な仲裁および制御信号方式に従って有効なデータフレームの前記データ分配バス（１０）へのアクセスを与える、請求項２に記載の高速イーサネット（Ｒ）スイッチの構成。
【請求項４】
前記プログラマブルなマイクロコントローラは、インターフェイス装置を介した個々のプログラミングのためにアクセス可能である、請求項１に記載の高速イーサネット（Ｒ）スイッチの構成。
【請求項５】
前記インターフェイス装置はＲＳ−２３２インターフェイスである、請求項４に記載の高速イーサネット（Ｒ）スイッチの構成。
【請求項６】
ダイレクトメモリインターフェイス（ＤＭＩ２）は、直接のメモリツーメモリ動作および／または前記データフレーム分配論理（５）または前記データバス（１０）内の故障の場合の管理データおよび／またはステータス情報の交換のために、ＤＲＡＭ（３）に関連して与えられる、請求項１に記載の高速イーサネット（Ｒ）スイッチの構成。
【請求項７】
蓄積交換方式に従って、独立してかつ個々にプログラマブルな１ポートの通信モジュールを含むモジュラ構成を用いたイーサネット（Ｒ）データフレームを分配するための方法であって、前記方法は、
内部データフレームの分配のために組織された個々にプログラマブルな１ポートの通信モジュールの前記モジュラおよびスケーラブル構成を実装するステップを利用し、各々のポートは、データフレームを受信し、記憶し、その完全性について検査した後、ポートのナンバリングまたは識別に基づいた公平な仲裁方式に従って、高速データ分配バスへのアクセスについて競合し、前記方法はさらに、
それぞれのデータフレームを、規定された数のデータフレームサイクルで少なくとも１つの出力ポートに転送するステップと、
出力ポートが、その出力バッファのステータスによって、前記それぞれの転送されたデータフレームを受取るか捨てるかを独立して決定することを実装するステップとを利用する、蓄積交換方式に従ってイーサネット（Ｒ）データフレームを分配するための方法。
【請求項８】
前記規定された数のデータフレームサイクルは、それぞれの前記１ポートの通信モジュールによって同時にサービスされる出力ポートの数にかかわらず、１および１のみであることを特徴とする、請求項７に記載の方法。
【請求項９】
前記１ポートの通信モジュール内で受信されたデータフレームは、ＯＳＩ層２（ＭＡＣ層）に対して行なわれる縮小命令セット制御プロセスによって少なくとも帯域幅、フレームのサイズおよびフレームのアドレスに関してフィルタリングすることによってリアルタイムで処理される、請求項７に記載の方法。
【請求項１０】
前記制御プロセスは、書換可能構成パラメータによって、そのプロセスでフィルタリングの量に関して変形可能であることを特徴とする、請求項９に記載の方法。
【請求項１１】
前記１ポートの通信モジュールの少なくとも１つは、トラフィックモニタリングの動作の前および／または動作中に特定の構成テーブルを専用に用いることができ、それによりあるデータフレームをトラフィック分析のためにフィルタリングおよび入手することが可能になることを特徴とする、請求項７に記載の方法。
【請求項１２】
予め定められた期間（ｔｂｄ［ｍｓ］）よりも短いいかなる必要とされる最大スイッチ待ち時間も、前記１ポートの通信モジュールの出力待ち行列サイズのみによって決定されることを特徴とする、先行する方法請求項のうちの少なくとも１つに記載の方法。
【請求項１３】
前記１ポートの通信モジュールの少なくとも１つは、少なくとも１つの管理／制御機能の実行のために構成されることを特徴とする、先行する方法請求項のうちの少なくとも１つに記載の方法。
【請求項１４】
前記少なくとも１つの管理／制御機能は、簡易ネットワーク管理プロトコル（ＳＮＭＰ）および／または管理情報ベース（ＭＩＢ）によって実装され、いかなる１ポートの通信モジュールを介してもアクセス可能なそれぞれの適切なネットワークアドレスおよびアプリケーション層（ＯＳＩ層７）を与えるイーサネット（Ｒ）スイッチ構成のインスタンスを表わすことを特徴とする、請求項１３に記載の方法。
【国際調査報告】
2004518381.tif 000037
2004518381.tif 000038
2004518381.tif 000039