(57)【要約】組込み自己試験回路（１１）は、位相ロックループ（１０）を試験することを補助する。位相ロックループは、複数の周波数乗算器を有する。組込み自己試験回路（１１）は、周波数分割器（２４）及びマルチプレクサ（２５）を含む。周波数分割器（２４）は、複数の分周用カウンタを含む。複数の周波数乗算器中の各周波数乗算器に対して対応する分周用カウンタがある。各周波数乗算器に対する乗数と、対応する分周用カウンタの除数（２４）の比は、全ての周波数乗算器及び対応する分周用カウンタに対して一定の数である。複数の周波数乗算器中の周波数乗算器が選択されると、マルチプレクサ（２５）は、対応する分周用カウンタを選択し、試験出力クロック（１４）を生成する。
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【特許請求の範囲】
【請求項１】
複数の周波数乗算器を有する位相ロックループを試験することを補助する組込み自己試験回路であって、
複数の分周用カウンタを有する周波数分割器と、
マルチプレクサとを有し、
上記複数の周波数乗算器中の各周波数乗算器に対して対応する分周用カウンタがあり、
上記各周波数乗算器に対する乗数と、対応する分周用カウンタの除数の比は全ての周波数乗算器及び対応する分周用カウンタに対して一定の数であり、
上記マルチプレクサは、上記複数の周波数乗算器中の周波数乗算器が選択されたとき対応する分周用カウンタを選択し、試験出力クロックを生成する、組込み自己試験回路。
【請求項２】
上記定数は１／２である請求項１記載の組込み自己試験。
【請求項３】
乗算器選択ラインは、周波数乗算器を選択するために位相ロックループ回路によって使用され、対応する分周用カウンタを選択するためにマルチプレクサによって使用される請求項１記載の組込み自己試験。
【請求項４】
上記複数の周波数乗算器は、
周波数を６倍にする乗算器、
周波数を５倍にする乗算器、
周波数を４倍にする乗算器、
周波数を３倍にする乗算器、及び、
周波数を２倍にする乗算器を含む請求項１記載の組込み自己試験。
【請求項５】
上記複数の周波数乗算器は、
周波数を６倍にする乗算器、
周波数を５倍にする乗算器、
周波数を４倍にする乗算器、
周波数を３倍にする乗算器、及び、
周波数を２倍にする乗算器を含み、
上記複数の分周用カウンタは、
周波数を１２で分割するカウンタ、
周波数を１０で分割するカウンタ、
周波数を８で分割するカウンタ、
周波数を６で分割するカウンタ、及び、
周波数を４で分割するカウンタを含む請求項１記載の組込み自己試験。
【請求項６】
複数の周波数乗算器を有する位相ロックループ回路を試験する方法であって、
（ａ）上記周波数乗算器中の周波数乗算器を選択する段階と、
（ｂ）上記段階（ａ）で選択された上記周波数乗算器に対応する分周用カウンタを選択する段階とを有し、
周波数分割器は、周波数分割器内の複数の分周用カウンタの一つであり、
上記複数の周波数乗算器中の各周波数乗算器に対して対応する分周用カウンタがあり、
上記各周波数乗算器に対する乗数と、対応する分周用カウンタの除数の比は全ての周波数乗算器及び対応する分周用カウンタに対して一定の数であり、
上記分周用カウンタは、上記位相ロックループから出力クロックを受信し、試験出力クロックを生成する、方法。
【請求項７】
上記段階（ｂ）において上記定数は１／２である請求項６記載の方法。
【請求項８】
上記段階（ａ）及び上記段階（ｂ）における選択は、乗算器選択ラインを用いて制御される請求項６記載の方法。
【請求項９】
上記複数の周波数乗算器は、
周波数を６倍にする周波数乗算器、
周波数を５倍にする周波数乗算器、
周波数を４倍にする周波数乗算器、
周波数を３倍にする周波数乗算器、及び、
周波数を２倍にする周波数乗算器を含む請求項６記載の方法。
【請求項１０】
上記複数の周波数乗算器は、
周波数を６倍にする周波数乗算器、
周波数を５倍にする周波数乗算器、
周波数を４倍にする周波数乗算器、
周波数を３倍にする周波数乗算器、及び、
周波数を２倍にする周波数乗算器を含み、
上記段階（ｂ）において上記複数の分周用カウンタは、
周波数を１２で分割するカウンタ、
周波数を１０で分割するカウンタ、
周波数を８で分割するカウンタ、
周波数を６で分割するカウンタ、及び、
周波数を４で分割するカウンタを含む、請求項６記載の方法。
【請求項１１】
複数の周波数乗算器を有し、入力クロック及び出力クロックを有する位相ロックループ回路と、
上記出力クロックを受信し分割する周波数分割器、及び、
マルチプレクサを含む組込み自己試験回路とを有し、
上記周波数分割器は、複数の分周用カウンタを有し、
上記複数の周波数乗算器中の各周波数乗算器に対して対応する分周用カウンタがあり、
上記各周波数乗算器に対する乗数と、対応する分周用カウンタの除数の比は全ての周波数乗算器及び対応する分周用カウンタに関して一定の数であり、
上記マルチプレクサは、上記複数の周波数乗算器中の周波数乗算器が選択されると対応する分周用カウンタを選択し試験出力クロックを生成する、回路。
【請求項１２】
上記定数は１／２である請求項１１記載の回路。
【請求項１３】
乗算器選択ラインは、周波数乗算器を選択するために上記位相ロックループ回路によって使用され、対応する分周用カウンタを選択するために上記マルチプレクサによって使用される請求項１１記載の回路。
【請求項１４】
上記複数の周波数乗算器は、
周波数を６倍にする周波数乗算器、
周波数を５倍にする周波数乗算器、
周波数を４倍にする周波数乗算器、
周波数を３倍にする周波数乗算器、及び、
周波数を２倍にする周波数乗算器を含む請求項１１記載の回路。
【請求項１５】
上記複数の周波数乗算器は、
周波数を６倍にする周波数乗算器、
周波数を５倍にする周波数乗算器、
周波数を４倍にする周波数乗算器、
周波数を３倍にする周波数乗算器、及び、
周波数を２倍にする周波数乗算器を含み、
上記複数の分周用カウンタは、
周波数を１２で分割するカウンタ、
周波数を１０で分割するカウンタ、
周波数を８で分割するカウンタ、
周波数を６で分割するカウンタ、及び
周波数を４で分割するカウンタを含む請求項１１記載の回路。
【発明の詳細な説明】
【０００１】
本発明は、回路試験に関わる。より特定的には、本発明は、位相ロックループ（ＰＬＬ）を試験する組込み自己試験（ＢＩＳＴ）回路に関わる。
【０００２】
一度製造されると、回路の正確な動作を損ねる或いは妨げる処理故障を検出するために超大規模集積回路（ＶＬＳＩ）を試験することが必要となる。この試験は、典型的には、回路の入力に対して様々なテスト励振を外部適用し、予想する応答に対して実際の応答を確認することで行われる。
【０００３】
幾らかの回路の複雑性が増すと、テスト励振の外部適用だけを用いてこのような回路を完全に試験することはますます困難となる。これらより複雑な回路の試験を容易にするために多くの場合、試験処理を補助する機能を果たす組込み自己試験（ＢＩＳＴ）回路が製造された回路内に含まれる。例えば、Ｅｄｗａｒｄ Ｊ． ＭｃＣｌｕｓｋｅｙ， Ｂｕｉｌｔ−Ｉｎ−Ｓｅｌｆ−Ｔｅｓｔ Ｔｅｃｈｎｉｑｕｅｓ， ＩＥＥＥ Ｄｅｓｉｇｎ ＆ Ｔｅｓｔ， Ｖｏｌｕｍｅ ２， Ｎｕｍｂｅｒ ２， Ａｐｒｉｌ １９８５， ｐａｇｅｓ２１−２８を参照したい。更に、例えば、Ｅｄｗａｒｄ Ｊ． ＭｃＣｌｕｓｋｅｙ， Ｂｕｉｌｔ−Ｉｎ−Ｓｅｌｆ−Ｔｅｓｔ Ｓｔｒｕｃｔｕｒｅｓ， ＩＥＥＥ Ｄｅｓｉｇｎ ＆ Ｔｅｓｔ， Ｖｏｌｕｍｅ ２， Ｎｕｍｂｅｒ ２， Ａｐｒｉｌ １９８５， ｐａｇｅｓ２９−３６を参照したい。
【０００４】
［発明の要約］
本発明の好ましい実施例によると、組込み自己試験回路は、位相ロックループ回路を試験することを補助する。位相ロックループは、複数の周波数乗算器を有する。組込み自己試験回路は、周波数分割器及びマルチプレクサを含む。周波数分割器は、複数の分周用カウンタを有する。複数の周波数乗算器中の各周波数乗算器に対して対応する分周用カウンタがある。各周波数乗算器の乗数と、対応する分周用カウンタの除数の比は、全ての周波数乗算器及び対応する分周用カウンタに対して一定である。複数の周波数乗算器中のある周波数乗算器が選択されると、マルチプレクサはその対応する分周用カウンタを選択し試験出力クロックを発生する。
【０００５】
特定の好ましい実施例において定数は１／２である。本実施例では、複数の周波数乗算器は、周波数を６倍にする周波数乗算器と、周波数を５倍にする周波数乗算器と、周波数を４倍にする周波数乗算器と、周波数を３倍にする周波数乗算器と、周波数を２倍にする周波数乗算器とを含む。複数の分周用カウンタは、周波数を１２で分割するカウンタと、周波数を１０で分割するカウンタと、周波数を８で分割するカウンタと、周波数を６で分割するカウンタと、周波数を４で分割するカウンタとを含む。乗算器を選択するラインは、周波数乗算器を選択するためにＰＬＬによって使用され、且つ、対応する分周用カウンタを選択するためにマルチプレクサによって使用される。
【０００６】
本発明は、位相ロックループによって実施される周波数の乗算に関わらず、位相ロックループを効率的且つ正確に試験することを可能にする。
【０００７】
［好ましい実施例の詳細］
図１は、試験中の装置４２に接続されたテスタ４１を示すブロック図である。テスタ４１は、入力クロック１２を追加信号４３と共に試験中の装置４２に供給する。試験中の装置４２は、試験出力クロック１４を追加信号４４と共に生成する。例えば、テスタ４１は、ディジタルテスタである。
【０００８】
図２は、試験中の装置４２の簡略化されたブロック図を示す。試験中の装置４２は、位相ロックループ（ＰＬＬ）１０と、組込み自己試験（ＢＩＳＴ）回路並びに追加的な回路とを含む。
【０００９】
ディジタルテスタは、１回のテスタサイクル当たり出力波形を１回だけ一般的に試験する。しかしながら、ＰＬＬは、ＰＬＬからの出力クロックが１回のテスタサイクルで何回も切換られるようテスタで生成された入力クロックを乗算することができる。従って、ＰＬＬの出力クロック１３は、入力クロック１２の何倍も高い周波数を得ることができる。
【００１０】
ＢＩＳＴ回路１１は、ＰＬＬ１０の出力クロック１３が正しいか否かをテスタ４１（図１に示す）に決定させる。ＢＩＳＴ回路１１は、図２に示すように、出力クロック１３の周波数を分割し、入力クロック１２（ＰＬＬ１０への入力として機能する）の周波数の半分の周波数を有する信号を生成する。
【００１１】
ＰＬＬ１０は、例えば、幾つかの異なる周波数乗算器を含む。例えば、ＰＬＬ１０は、入力クロック１２の周波数を６倍に乗算して出力クロック１３を生成する、周波数を６倍にする乗算器を含む。ＰＬＬ１０は、入力クロック１２の周波数を５倍に乗算して出力クロック１３を生成する、周波数を５倍にする周波数乗算器を含む。ＰＬＬ１０は、入力クロック１２の周波数を４倍に乗算して出力クロック１３を生成する、周波数を４倍にする周波数乗算器を含む。ＰＬＬ１０は、入力クロック１２の周波数を３倍に乗算して出力クロック１３を生成する、周波数を３倍にする周波数乗算器を含む。ＰＬＬ１０は、入力クロック１２の周波数を２倍に乗算して出力クロック１３を生成する、周波数を２倍にする周波数乗算器を含む。
【００１２】
ＢＩＳＴ回路１１によりテスタ４１は、テスタサイクル時間及びＰＬＬ周波数乗算器とは無関係に試験中の装置４２内でＰＬＬ１０を試験することが可能となる。周波数分割器２４は、周波数を４で分割するカウンタと、周波数を６で分割するカウンタと、周波数を８で分割するカウンタと、周波数を１０で分割するカウンタと、周波数を１２で分割するカウンタとを含む。マルチプレクサ（ＭＵＸ）２５は、試験出力クロック１４が入力クロック１２の周波数の常に半分となるよう周波数分割器２４から出力を選択する。乗算器選択ライン（ＭＳライン）２０、２１、及び、２２上の乗算器選択（ＭＳ）ビットは、ＰＬＬ１０内の周波数乗算器を選択し、且つ、ＢＩＳＴ回路１１内のＭＵＸ２５を制御するために使用される。
【００１３】
以下の表１は、試験出力クロック１４を生成するために、ＭＳビット（即ち、ＭＳライン２２、ＭＳライン２１、及び、ＭＳライン２０上の値）の各組み合わせに対してＰＬＬ１０内のどの周波数乗算器が選択され、周波数分割器２４内のどの分周用カウンタがマルチプレクサ２５によって選択されるかを示す。
【００１４】
【表１】
2004511993.tif 000003
上記表１に示すように、試験クロック出力１４の周波数は、入力クロック１２の半分の周波数（１／２周波数）である。これは、ＰＬＬ１０が周波数を乗算する乗算器選択（ＭＳ）ビットの全ての値に対して成立する。
【００１５】
従って、ＭＳビットが１０１（ＭＳ２２が１に等しく、ＭＳ２１が０に等しく、ＭＳ２０が１に等しい）であるとき、ＰＬＬ１０の出力クロック１３は入力クロック１２の周波数の６倍（６×周波数）に等しく、マルチプレクサ２５は周波数分割器２４内の、周波数を１２で分割するカウンタを選択し、試験クロック出力１４の周波数は入力クロック１２の周波数の半分（１／２周波数）となる。ＭＳビットが１００（ＭＳ２２が１に等しく、ＭＳ２１が０に等しく、ＭＳ２０が０に等しい）であるとき、ＰＬＬ１０の出力クロック１３は入力クロック１２の周波数の５倍（５×周波数）に等しく、マルチプレクサ２５は周波数分割器２４内の、周波数を１０で分割するカウンタを選択し、試験クロック出力１４の周波数は入力クロック１２の周波数の半分（１／２周波数）となる。
【００１６】
ＭＳビットが０１１（ＭＳ２２が０に等しく、ＭＳ２１が１に等しく、ＭＳ２０が１に等しい）であるとき、ＰＬＬ１０の出力クロック１３は入力クロック１２の周波数の４倍（４×周波数）に等しく、マルチプレクサ２５は周波数分割器２４内の、周波数を８で分割するカウンタを選択し、試験クロック出力１４の周波数は入力クロック１２の周波数の半分（１／２周波数）となる。ＭＳビットが０１０（ＭＳ２２が０に等しく、ＭＳ２１が１に等しく、ＭＳ２０が０に等しい）であるとき、ＰＬＬ１０の出力クロック１３は入力クロック１２の周波数の３倍（３×周波数）に等しく、マルチプレクサ２５は周波数分割器２４内の、周波数を６で分割するカウンタを選択し、試験クロック出力１４の周波数は入力クロック１２の周波数の半分（１／２周波数）となる。ＭＳビットが００１（ＭＳ２２が０に等しく、ＭＳ２１が０に等しく、ＭＳ２０が１に等しい）であるとき、ＰＬＬ１０の出力クロック１３は入力クロック１２の周波数の２倍（２×周波数）に等しく、マルチプレクサ２５は周波数分割器２４内の、周波数を４で分割するカウンタを選択し、試験クロック出力１４の周波数は入力クロック１２の周波数の半分（１／２周波数）となる。ＭＳビットに対する他の値は、本実施例では使用されない。
【００１７】
試験クロック出力１４の周波数が入力クロック１２の周波数の半分（１／２周波数）であるとき、テスタ４１は、入力クロック１２に対する次の高い−低い遷移の直前に、各テスタサイクルの終わりに近いところで試験出力クロック１４をストローブし得る。このストローブ時間は、乗算器選択入力２０乃至２２の全ての値に対して同じとなる。
【００１８】
ＰＬＬ１０内の周波数乗算器の数及び値は例である。当業者は、周波数乗算器の数及び値が幅広く変化するＰＬＬの試験に本発明が適用できることを理解するであろう。例えば、ＶＳＣ１０Ｐｌ０１クロック分配（Ｃｌｏｃｋ　Ｄｉｓｔｒｉｂｕｔｉｏｎ）ＰＬＬは、周波数乗算器を１から１０２４までプログラムするために１０の乗算器選択入力によって選択されたプログラム可能な乗算器を有する。本発明は、周波数乗算器の全ての組み合わせを試験するのに使用することができる。
【００１９】
上記説明は、本発明の典型的な方法及び実施例を開示し、説明するに過ぎない。当業者は、本発明がその精神及び主要な特性から逸脱することなく他の特定の形態で例示され得ることを理解するであろう。従って、本発明の開示は、添付の特許請求の範囲に記載する本発明の範囲を例示することを意図するものであり、制限するものではない。
【図面の簡単な説明】
【図１】
装置を試験するテスタを示すブロック図である。
【図２】
本発明の代替の好ましい実施例による位相ロックループ（ＰＬＬ）を試験することを補助する組込み自己試験（ＢＩＳＴ）回路を示す図である。
【国際公開パンフレット】
2004511993.tif 000004
2004511993.tif 000005
2004511993.tif 000006
2004511993.tif 000007
2004511993.tif 000008
2004511993.tif 000009
2004511993.tif 000010
2004511993.tif 000011
2004511993.tif 000012
2004511993.tif 000013
2004511993.tif 000014
2004511993.tif 000015
【国際公開パンフレット（コレクトバージョン）】
2004511993.tif 000016
【国際調査報告】
2004511993.tif 000017
2004511993.tif 000018
2004511993.tif 000019