(57)【要約】回路装置の作製方法を提供する。導電性にドープされたシリコンと誘電材との間に厚さ２０Å以下（または７０以下のＡＬＤサイクルで生じた厚さ）の金属含有材を形成する。導電性にドープされたシリコンとしてｎ型を用いることができ、誘電材は高ｋ誘電材を用いることができる。金属含有材は誘電層上へ直接形成でき、導電性にドープされたシリコンは金属含有材上へ直接形成できる。回路装置はコンデンサ構造体あるいはトランジスタ構造体とすることができる。回路装置がトランジスタ構造体である場合はＣＭＯＳ装置中へ組み入れることができる。本発明による種々装置はメモリ構造体中へ組み入れられる他、電子システムへも組み入れることができる。
2006515471.tif 000002
【特許請求の範囲】
【請求項１】
ＰＭＯＳゲート領域及びＮＭＯＳゲート領域を含む基板を供する工程と、
前記基板の前記ＰＭＯＳ及びＮＭＯＳゲート領域上へゲート誘電層を形成する工程と、
前記ＰＭＯＳゲート領域上に存在するが前記ＮＭＯＳゲート領域上には存在しないように、厚さが２０Å以上の厚い金属含有材を形成する工程と、
前記ＰＭＯＳ及びＮＭＯＳゲート領域上に薄い金属含有層を形成する工程であって、前記薄い金属含有層は厚さが２０Å以下に形成され、前記ＰＭＯＳゲート領域上の前記厚い金属含有材上へ形成される工程と、
前記薄い金属含有材上へ前記ＰＭＯＳ及びＮＭＯＳゲート領域を横切って拡がる導電性にドープされたシリコン層を形成する工程と、
前記ＰＭＯＳゲート領域上のＰＭＯＳトランジスタ積重ねゲート中へ前記厚い金属含有材、前記薄い金属含有材及び前記導電性にドープされたシリコンを組み入れる工程と、
前記ＮＭＯＳゲート領域上のＮＭＯＳトランジスタ積重ねゲート中へ前記薄い金属含有材及び前記導電性にドープされたシリコンを組み入れる工程から構成される、ＰＭＯＳ装置及びＮＭＯＳ装置の作製方法。
【請求項２】
前記導電性にドープされたシリコンの大部分がｎ型にドープされていることを特徴とする請求項１項記載の方法。
【請求項３】
前記ゲート誘電層にタンタル、ハフニウム、及びアルミニウムの１または２以上が含まれることを特徴とする請求項１項記載の方法。
【請求項４】
前記ゲート誘電層が二酸化シリコン上の酸化アルミニウムから成ることを特徴とする請求項１項記載の方法。
【請求項５】
前記薄い金属含有材に窒化チタン、窒化タンタル、窒化ハフニウム、及び窒化タングステンの１または２以上が含まれることを特徴とする請求項１項記載の方法。
【請求項６】
前記薄い金属含有材に珪化チタン、珪化タンタル、珪化ハフニウム、及び珪化タングステンの１または２以上が含まれることを特徴とする請求項１項記載の方法。
【請求項７】
前記薄い金属含有材の金属がチタン、タンタル、タングステン、及びハフニウムの１または２以上から成ることを特徴とする請求項１項記載の方法。
【請求項８】
前記薄い金属含有材の厚さが約１５Å以下であることを特徴とする請求項１項記載の方法。
【請求項９】
前記薄い金属含有材の厚さが約１０Å以下であることを特徴とする請求項１項記載の方法。
【請求項１０】
基板上の誘電層と、
前記誘電層上のＰＭＯＳゲート及びＮＭＯＳゲートと、
前記ＰＭＯＳゲート内かつ前記誘電層上の２０Å以上の厚さをもつ第一金属含有材と、
前記ＮＭＯＳゲート内かつ前記誘電層上の約２０Å以下の厚さをもつ第二金属含有材と、
前記ＰＭＯＳゲート内かつ前記第一金属含有材上のｎ型にドープされたシリコンから成る第一層と、
前記ＮＭＯＳゲート内かつ前記第二金属含有材上のｎ型にドープされたシリコンの第二層とから構成されるＣＭＯＳ。
【請求項１１】
前記誘電層にタンタル、ハフニウム、及びアルミニウムの１または２以上が含まれることを特徴とする請求項１０項記載のＣＭＯＳ。
【請求項１２】
前記誘電層に酸化アルミニウムが含まれることを特徴とする請求項１０項記載のＣＭＯＳ。
【請求項１３】
前記第一及び第二金属含有材が酸化アルミニウムと物理的に接していることを特徴とする請求項１１項記載のＣＭＯＳ。
【請求項１４】
前記第一及び第二金属含有材が互いに同一の組成をもつことを特徴とする請求項１０項記載のＣＭＯＳ。
【請求項１５】
前記第一及び第二金属含有材が主として窒化チタン、窒化タンタル、窒化タングステン、及び窒化ハフニウムの１または２以上から成ることを特徴とする請求項１４項記載のＣＭＯＳ。
【請求項１６】
前記第一及び第二金属含有材が主として珪化チタン、珪化タンタル、珪化タングステン、及び珪化ハフニウムの１または２以上から成ることを特徴とする請求項１４項記載のＣＭＯＳ。
【請求項１７】
前記第二金属含有材の厚さが約１５Å以下であることを特徴とする請求項１０項記載のＣＭＯＳ。
【請求項１８】
前記第二金属含有材の厚さが約１０Å以下であることを特徴とする請求項１０項記載のＣＭＯＳ。
【請求項１９】
前記第一金属含有材の厚さが約１００Å以上であることを特徴とする請求項１０項記載のＣＭＯＳ。
【請求項２０】
記第一金属含有材の厚さが約１５０Å以上であることを特徴とする請求項１０項記載のＣＭＯＳ。
【請求項２１】
記第一金属含有材の厚さが約１５０Å以上であり、前記第二金属含有材の厚さが約１５Å以下であることを特徴とする請求項１０項記載のＣＭＯＳ。
【請求項２２】
請求項１０項記載のＣＭＯＳを含んだ電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトランジスタ装置（ｎ-チャネル金属酸化膜半導体（ＮＭＯＳ）装置及びｐ-チャネル金属酸化膜半導体（ＰＭＯＳ）装置を含む）、及び相補性金属酸化膜半導体（ＣＭＯＳ）構造体に関する。本発明はさらにコンデンサ装置、トランジスタ装置及びＣＭＯＳ構造体の各製造方法に関する。本発明は、より具体的観点において、トランジスタ装置、コンデンサ構造体及び／またはＣＭＯＳ装置を含む記憶装置に関し、また本発明は一部の観点において動的ランダムアクセスメモリ（ＤＲＡＭ）に関する。さらに本発明はより具体的観点においてコンデンサ構造体、トランジスタ装置及び／またはＣＭＯＳ装置を含む電子システムに関する。
【背景技術】
【０００２】
例えばトランジスタ装置及びコンデンサ装置を含む種々半導体構造体において高ｋゲート誘電体を用いることには利点がある。高ｋ誘電体は二酸化シリコンの誘電率よりも大きい誘電率をもつ誘電材料であると理解され、かかる誘電体としては例えばＴａ２Ｏ５、Ａｌ２Ｏ３の他、多数の材料がある。
【０００３】
これまで標準的ＣＭＯＳフロー中へ高ｋ誘電材料を組み入れるいくつかの試みが為されてきた。しかしながら、かかる試みにおいて、典型例としてＣＭＯＳ構造体のようなシリコンゲート電極と連結して用いる場合にはいくつかの難点があることが見出された。例えば、高ｋゲート誘電体フィルム上へシリコン（例えば多結晶質シリコン等）を直接蒸着すると、典型例としてシリコンと誘電体との界面に反応層が生ずる。この反応層は、シリコン蒸着中、及び／またはその後におけるシリコンの高温焼鈍し中に生じ得る。この反応層によってシリコンと誘電材間にケイ酸塩等から成る界面膜が生成される。この界面膜は誘電積重ね構造体の有効誘電率を低下させ、それによって誘電体の計測能が制限される。さらに前記界面層は一部金属原子ｄ状態及び帯電原子欠陥によって電荷トラップ性／固定電荷の発生源となり得る。この電荷トラップ性／固定電荷は後段ゲート焼鈍しによって影響を受け、トランジスタ装置の閾値電圧に制御不能なずれを生ずる可能性がある。さらに、前記閾値電圧はｐ型の導電性にドープされたシリコンから高ゲート誘電体中へのホウ素拡散によってずれる可能性もある。このような閾値電圧のずれは例えばメモリセル処理等の高温集合処理にとって特に重要でありかつ問題である。前記誘電体中へのホウ素拡散は高誘電率フィルムを用いて誘電体厚を増加させても問題となり得る。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した理由から、ＣＭＯＳフロー中へ高ｋ誘電材料を組み入れる新規な方法が開発されることが望ましい。加えて、ＣＭＯＳ装置以外の他の半導体構造体に高ｋ誘電材料が用いられていることから、前記新規方法がＣＭＯＳフロー以外の他の半導体作製に適用可能であり、また特にコンデンサ装置作製に適用可能であることが望ましい。また、前記新規方法が高ｋ誘電材料のみならず他の誘電材料にも適用可能であることが望ましい。
【課題を解決するための手段】
【０００５】
本発明は一観点として回路装置の作製方法に関する。この方法では、基板上へ誘電層が形成され、この誘電層上へ金属含有材（例えば元素金属、金属珪化物、及び／または金属窒化物；金属としては例えばタングステン、ハフニウム、タンタル及びチタンの１または２以上）が直接形成される。前記金属含有材は約２０Å以下の厚さに形成される。続いて、前記金属含有材上へ導電性にドープされたシリコンが直接形成される。前記回路装置としては例えばトランジスタ装置あるいはコンデンサ装置を挙げることができる。
【０００６】
本発明は別の観点としてトランジスタ装置の作製方法に関する。この方法では、基板上へゲート誘電体が直接形成される。前記誘電体上へ金属含有材が約２０Å以下の厚さで形成される。前記金属含有材上へ導電性にドープされたシリコンが形成され、次いで前記金属含有材及び導電性にドープされたシリコンが積重ねゲートへとパターン化される。次いで前記積重ねゲートの側近にソース／ドレイン部分が設けられる。
【０００７】
本発明はさらに別の観点としてＣＭＯＳに関する。このＣＭＯＳは基板上に誘電層を有する。前記誘電層上にはＰＭＯＳゲート及びＮＭＯＳゲートがある。前記ＰＭＯＳ内及び前記誘電層上には２０Å以上、より典型的には１５０Å以上の厚さをもつ第一金属含有材がある。前記ＮＭＯＳゲート内及び前記誘電層上には約２０Å以下の厚さをもつ第二金属含有材がある。前記ＰＭＯＳゲート内及び前記第一金属含有材上にはｎ型にドープされたシリコンの第一層があり、前記ＮＭＯＳゲート内及び前記第二金属含有材上にはｎ型にドープされたシリコンの第二層がある。
【０００８】
本発明はさらに別の観点としてコンデンサ構造体に関する。この構造体は導電性にドープされたシリコンから成る第一コンデンサ電極を備える。前記第一コンデンサ電極側近には誘電層があり、前記第一コンデンサ電極から前記誘電層を横切って第二コンデンサ電極が配されている。前記第一コンデンサ電極の前記導電性にドープされたシリコンと前記誘電層との間には金属含有材がある。前記金属含有材は２０Å以下の厚さをもつ。
【０００９】
本発明に従った種々構造体を、例えばＤＲＡＭ装置等の記憶装置中へ組み入れることが可能である。また本発明に従った種々構造体を電子システムへ組み入れることも可能である。
【発明を実施するための最良の形態】
【００１０】
以下に本発明の好ましい実施態様について添付図面を参照しながら説明する。
【００１１】
本発明の一観点は、ＣＭＯＳ構造中のＮＭＯＳ装置及びＰＭＯＳ装置の双方において、誘電材と導電性にドープされたシリコンとの間へ金属含有材を組み込むことが利点となることである。さらに、前記ＰＭＯＳ装置中に用いられる前記金属含有材が前記ＮＭＯＳ装置中に用いられる前記金属含有材よりも実質的に厚く（ＰＭＯＳ装置中の金属含有材の厚さは２０Å以上であり、１００Å以上のことも多く、１５０Å以上であることもある）、他方前記ＮＭＯＳ装置中に用いられる前記金属含有材の厚さが薄ければ有利であることが見出されている。前記ＮＭＯＳ装置中に用いられる前記金属含有材の厚さは一般的には２０Å以下であり、１５Å以下であることも多く、さらに１０Å以下であることもある。他方、前記ＮＭＯＳ装置中に用いられる前記金属含有材は一般的には７０原子層蒸着（ＡＬＤ）サイクル以下、しばしば５０ＡＬＤサイクル以下、さらには４０ＡＬＤサイクル以下で作製され、本発明に適用される際に用いられるＡＬＤでは約０．３〜約０．４Å／サイクルの蒸着速度が用いられる。しかしながら、本発明では約０．３〜約０．４Å／サイクルとは異なる蒸着速度を用いるＡＬＤも実施可能であることが理解されるべきである。前記ＮＭＯＳ装置中に用いられる金属含有層は該層が薄いため不連続であってもよいが、猶本発明の特定の適用場面には適している。
【００１２】
特定の態様において、前記金属含有材をチタン、ハフニウム、タンタルあるいはタングステンから構成することができる。例示的金属含有材は、実質的にチタン元素、ハフニウム元素、タンタル元素及びタングステン元素の１または２以上、及び／またはチタン、タンタル、ハフニウム及びタングステンの窒化物及び珪酸塩の１または２以上から成るか、あるいは上記元素等の１または２以上から成る。いくつかの態様においては、前記金属含有材は、望ましくは窒化タンタル、窒化タングステン、窒化ハフニウム及び窒化チタンの１または２以上を含み、あるいは実質的にそれらから成り、あるいはそれらから成るように構成される。
【００１３】
特定用途において、誘電材とホウ素でドープされたポリシリコン間へ金属含有材を使用することによって、前記誘電材中へのホウ素の外部拡散を軽減し、さらには防止することが可能である。さらに、前記金属含有材と前記ｐ型シリコンの仕事関数の類似性によって前記ＰＭＯＳ装置の閾値電圧のずれが無視できる程度となるように特定の金属含有材を選択することも可能である（適する金属含有材の例示としては窒化チタン及び窒化タングステンが挙げられる）。さらに、高ｋ誘電体とポリシリコン材間へこのような金属含有材を用いることにより、前記誘電材へシリコンが直接接触することによって生ずるケイ酸塩等のケイ酸塩界面層の形成を軽減し、さらには防止することが可能である。
【００１４】
ｐ型にドープされたシリコンと同等の仕事関数をもつ金属含有材のＰＭＯＳゲートにおける使用は極めて適する一方、かかる金属含有材のＮＭＯＳゲートにおける使用は問題を生ずる。例えば、窒化チタンはｐ型ドープシリコンと同等の仕事関数をもつ金属含有材であるが、窒化チタンの厚い層によってＮＭＯＳ閾値電圧が窒化チタンを欠くゲートに対しておよそ１Ｖずれる。この問題は、ＰＭＯＳゲートにおいて用いた金属含有材の仕事関数と異なる仕事関数をもつ金属含有材をＮＭＯＳゲートにおいて用いることによって回避することができる。しかしながら、仕事関数の低い金属は、ｎ型シリコンにとっては適する代替材となるが、高温において極めて不安定となる傾向がある。それゆえ、このような金属は半導体装置作製下において用いられる一般的熱処理条件に対しては適当な材料とはなり得ない。
【００１５】
本発明の他の一観点として、ＮＭＯＳ装置内への、ｎ型シリコンの仕事関数とは実質的に異なる仕事関数をもつ極めて薄い金属含有材バリヤ層（数個あるいはそれ以下の単層の厚さ）の使用がある。この金属含有材はシリコンと誘電材（酸化アルミニウム等の高ｋ誘電体）との間に配置される。この金属含有材の厚さは、好ましくは前記ｎ型シリコンと前記金属含有材との組合せ仕事関数に対して完全に優位になることが避けられる一方において、前記誘電材とシリコンとの反応を軽減し、さらには防止できる程度に薄く形成される。前記シリコンと誘電材との反応を軽減することにより、従来技術において問題であったシリコンと高ｋ誘電材との界面における電荷トラップを防止することができ、前記ＮＭＯＳ装置の閾値電圧をさらに制御することが可能となる。
【００１６】
前記ＮＭＯＳ装置中に用いられる薄い金属含有材バリヤ層は、例えば原子層蒸着（ＡＬＤ）及び／または化学蒸着（ＣＶＤ）等のいずれか適する方法によって作製可能である。好ましくは、金属含有材の厚さ及び均質性を極めて良好に調節でき、また前記金属含有材と直接物理的に接触する表面下にある誘電体への損傷及びそれとの相互作用を軽減しさらには防止できる原子層蒸着が用いられる。
【００１７】
前記金属含有材は一般的には前記誘電材上へ直接形成される。ここで前記用語「上へ直接」とは、ＣＶＤを用いて形成される場合は金属含有材が誘電材と物理的に接触して形成され、あるいはＡＬＤを用いて形成される場合は金属含有材の形成に用いられる層が誘電材と物理的に接触して蒸着されることを意味する。いくつかの態様においては、金属含有材本体の形成前に誘電材本体上へ界面層を形成して、金属含有材を前記界面層上へ形成することが可能である。前記界面層は例えば窒化シリコンあるいは窒化ハフニウム等の窒化物で構成することができる。前記窒化物は例えば表面特徴的誘電材のニトリデーションによって生成することができる。
【００１８】
前記金属含有材上へ形成されるシリコンは、例えば化学蒸着等のいずれか適する方法を用いて形成可能である。導電性を増加させるドーパントは前記蒸着中あるいは前記蒸着後の適当な植込みによって前記シリコン内に形成することができる。
【００１９】
前記金属含有材上へシリコンを直接形成することにより（ここで用語「上への直接」とは、化学蒸着処理の場合、シリコンが前記金属含有材と物理的に接触する状態で形成されることを意味する）、前記シリコン及び金属含有材が反応して、例えばチタン・窒素・シリコンから成る材料（ＴｉＮｘＳｉｙ、ここでｘ及びｙは０より大きい数字を表す）、ハフニウム・窒素・シリコンから成る材料、タングステン・窒素・シリコンから成る材料、あるいはタンタル・窒素・シリコンから成る材料等の金属及びシリコンを含む複合材料を生成することが可能となる。前記複合材料がチタン、窒素及びシリコンから成るのであれば、かかる材料には珪化チタン及び窒化チタンの仕事関数の中間の仕事関数が備えられる。参考資料によれば、珪化チタン及び窒化チタンの仕事関数はそれぞれ３．６７〜４．２５電子ボルト及び４．８３〜４．９５電子ボルトの範囲内である。
【００２０】
図１は、平坦帯域電圧（Ｖｆｂ）に対する原子層蒸着された窒化チタンバリヤ厚の影響を示す高周波キャパシタンス／電圧データを示すグラフである。１００Å厚の窒化チタンバリヤは窒化チタン本体の仕事関数を示し、短絡トランジスタ試験においてＰＭＯＳ閾値電圧に適合することが示されている。窒化チタンフィルムを１５ＡＬＤサイクルまで薄膜化することにより（約５Å〜約７Å厚と推定される）、前記Ｖｆｂは−３００ｍＶまでずれる。さらに、前記窒化チタンバリヤをさらに薄膜化してＶｆｂのずれを生ずることが可能である。図１中のデータは、原子層蒸着５サイクルの窒化チタンが窒化チタンの使用に関して酸化アルミニウムに対し認め得るほどの影響を与えないことを示している。実際、３サイクルから生成された窒化チタン及び５サイクルから生成された窒化チタンのキャパシタンス／電圧曲線は、窒化チタンバリヤの介在なしに酸化アルミニウム上へ直接形成されたポリシリコンゲートの同曲線と同一である。キャパシタンス／電圧曲線の広がりは界面状態における増加を示している。かかる増加は、蓄積キャパシタンスの減少とともに、窒化チタンの無存在下、あるいは５またはそれ以下のＡＬＤサイクルから生成された窒化チタン存在下（図示されたＡＬＤサイクルは窒化チタンの成長比約０．３Å〜約０．４Åに相当する）における界面ケイ酸塩層の形成を支えている。
【００２１】
次に本発明の例示的態様について図２〜７を参照しながら説明する。まず図２には第一断片部分１２及び第二断片部分１４を含んで成る半導体構造体が図示されている。断片部分１２及び１４はそれぞれＮＭＯＳ領域及びＰＭＯＳ領域に相当し、両者が一体化することによりＣＭＯＳ構造が得られる。
【００２２】
構造体１０は、ＮＭＯＳ領域１２においてｐ型にドープされ及びＰＭＯＳ領域１４においてｎ型にドープされた基板１６を含んで構成されている。基板１６は例えばモノクリスタルシリコンから作製することができる。以下に述べる特許請求の範囲の解釈を補完するため、用語「半導電性基板」及び「半導体基板」は、以下に限定されないが、半導電性ウェハー（単体または他材料を上部に含む組合せ体）及び半導電性材料層（単体または他材料を含む組合せ層）等の半導電性材料本体を含めて半導電性材料を含んで成る構造体を意味すると定義される。用語「基板」は、以下に限定されないが、上記半導電性基板を含め、なんらかの支持構造体を指している。
【００２３】
基板１６上には誘電材１８が広がっている。誘電材１８は分離した１対の層、すなわち基板２０上面へ直接形成された下部薄層２０とこの薄層２０上へ形成された上部の厚い層２２から成る。薄層２０は例えば二酸化シリコンから成り、特定用途においては、モノクリスタル基板１６上面上へ形成される自然発生酸化物で対応させることも可能である。誘電材２２はいずれか適する誘電材で対応可能であり、例えば高ｋ誘電材が用いられる。前記厚い層２２は、例えば１または２以上の酸化物、及び／または１または２以上のケイ酸塩から構成することができる。特定用途においては、前記厚い層２２はタンタル、ハフニウム及びアルミニウムの１または２以上から成る。前記層は、例えばタンタル酸化物（Ｔａ２Ｏ５等）、アルミニウム酸化物（Ａｌ２Ｏ３等）、ハフニウム酸化物及び／またはハフニウムケイ酸塩から構成することができ、特定用においては異種材料（例えばＡｌ２Ｏ３／ＨｆＯ２等）から成る多層に構成することができる。前記多層は例えばナノラミネートであってもよい。前記誘電材１８は分離された２層として構成されているが、誘電材は単層、あるいは２以上の分離された層にも構成できると理解されなければならない。特定の観点において、二酸化シリコン層２０を省略して、誘電層１８全体に高ｋ誘電材を用いることが可能である。他の態様として、誘電材全体を例えば二酸化シリコン等の高ｋ誘電材以外の材料で構成することも可能である。
【００２４】
誘電材２２上には、金属含有材層２４が、図示された実施態様では誘電材２２に物理的に接した状態で、あるいは言い方を変えれば誘電材２２上へ直接形成される。後続して形成される金属含有層と区別するため、前記金属含有層２４を厚い金属含有層あるいは第一金属含有層と呼ぶことができる。前記金属含有層２４は例えば化学蒸着等の適当な方法によって形成可能である。前記層２４に用いられる金属としては例えばチタン、タンタル、タングステン、ハフニウム等を挙げることができる。特定の態様においては、前記層２４は、ハフニウム元素、チタン元素、タンタル元素及びタングステン元素を含み、あるいは実質的にそれら元素から成り、あるいはそれら元素から成るか、あるいはチタン、タンタル、タングステン及びハフニウムの窒化物及び／またはケイ酸塩を含み、あるいは実質的にそれらから成り、あるいはそれらから成るように構成される。前記層２４は２０Å以上の厚さに形成されるが、典型例としては１００Å以上の厚さ、例えば１５０Å以上の厚さに形成される。
【００２５】
図３では、層２４材料がＰＭＯＳ領域１４上にはあるがＮＭＯＳ領域１２上にはないように層２４がパターン化されている。この層２４のパターン化では該層材料がブロック状に形成されている。このようなパターン化は、例えばフォトリトグラフィー処理によって層２４上へパターン化されたフォトレジストマスク（図示せず）を形成し、層２４の適当なエッチングによってパターンを前記マスクから前記層へ移し、次いで前記フォトレジストマスクを取り除くことによって達成することができる。但し、図２及び３に示した手順は、ＰＭＯＳ領域１４上にはあるがＮＭＯＳ領域１２上にはない金属含有材ブロック（図３には層２４の一部が残存している）の形成に用いられるいくつかの方法の一例にすぎない。
【００２６】
図４に示すように、ＮＭＯＳ領域１２及びＰＭＯＳ領域１４上へ積重ね層３０、３２、３４及び３６が形成される。層３０は金属含有材から成り、約２０Å以下の厚さに形成される。層３０は、前記第一金属含有層２４と区別するため第二金属含有層と呼ぶことができる。本発明の図示された態様においては、層３０はＮＭＯＳ領域１２の全域で誘電材２２と物理的に接して形成され、またＰＭＯＳ領域１４の全域で前記第一金属含有層２４と物理的に接して形成される。金属含有層３０は例えば原子層蒸着によって約１５Å以下の厚さに、また特定の態様においては約１０Å以下の厚さに形成可能であり、あるいは約５０以下、あるいは３０以下のＡＬＤサイクルで形成可能である。第二金属含有層３０の組成は前記第一金属含有層２４の組成と同一であっても異なっていてもよい。金属含有層３０を主として窒化チタンで構成することも可能である（金属含有層３０の５０重量％以上が窒化チタンであってもよい）。あるいは代替例として、金属含有層３０を主として窒化タンタル、窒化タングステン、あるいは窒化ハフニウムで構成することも可能である。特定の観点から、前記層３０を、チタン元素、タンタル元素、タングステン元素及びハフニウム元素の１または２以上を含み、あるいは実質的にそれらから成り、あるいはそれらから成るように構成でき、またチタン、タンタル、タングステン及びハフニウムの窒化物及び／またはケイ酸塩を含み、あるいは実質的にそれらから成り、あるいはそれらから成るように構成することも可能である。
【００２７】
前記層３２は、導電性にドープされたシリコンを含み、あるいは実質的に該シリコンから成り、あるいは該シリコンから成るように構成することができる（例えば、導電性にドープされた非結晶シリコン又は導電性にドープされた多結晶シリコン）。本発明の図示された態様では、シリコン含有層３２は金属含有層３０と物理的に接している。また、本発明の図示された態様では、同一の導電性ドープシリコン層がＮＭＯＳ及びＰＭＯＳ両領域を横切って延びている。それゆえ、前記導電性ドープ層３２の大部分がｎ型にドープされているならば、かかる材料がＮＭＯＳ及びＰＭＯＳ両領域において利用される。本発明には、ＮＯＭＳ領域とは異なる導電性ドープ材料がＰＭＯＳ両域に用いられ、あるいは導電性ドープシリコン材料がＮＭＯＳ領域とＰＭＯＳ領域のいずれか一方に用いられていない他の態様（図示せず）も含まれることが理解されるべきである。しかしながら、本発明の図示された態様は、同一の導電性ドープシリコン層が基板のＮＭＯＳ及びＰＭＯＳ両領域に亘って形成されるならば、加工が簡略される点で好ましいものである。
【００２８】
前記層３４は例えば金属及び／または金属合金から成り、特定の態様においてはタングステンから成る。
【００２９】
前記層３６は例えば窒化シリコン等の電気絶縁性キャップで構成することができる。
【００３０】
図５に示すように、前記層３０、３２、３４及び３６はパターン化され、ＮＭＯＳ領域１２及びＰＭＯＳ領域１４のそれぞれに積重ねゲート４０及び４２が形成される。これらパターン化された積重ね材４０及び４２は、前述した積重ね体と区別するためそれぞれ第一及び第二材と呼ぶことができる。例えば、パターン化されたシリコン層３２は、積重ね体４０中のものは第一シリコン材、また積重ね体４２中のものは第二シリコン材と呼ぶことができる。
【００３１】
積重ね体４０及び４２間の顕著な相違は、積重ねゲート４０が導電性ドープシリコン層３２と誘電材２２との間に薄い金属含有材層３０のみ備える一方、積重ねゲート４２が前記導電性ドープシリコン層３２と誘電材２２との間に前記薄い金属含有材層３０に加えて厚い金属含有材層２４を備えることである。
【００３２】
好ましくは、積重ねゲート４２中の導電性ドープシリコン層３２と誘電材２２との間の前記金属含有材は、積重ねゲート４２の仕事関数が前記金属含有材のみの仕事関数と等しくなるように十分厚く形成される。対照的に、積重ねゲート４０中の前記金属含有材は好ましくは、積重ね体４０の仕事関数が前記金属含有材のみの仕事関数と等しくならない代わりに前記導電性ドープシリコン層３２によって調節されるように薄く形成される。しかしながら、前記金属含有材層３０は、好ましくは積重ね体４０の仕事関数が前記金属含有材の仕事関数と等しくならない代わりに、前記金属含有材のみの仕事関数と前記導電性ドープシリコンの仕事関数との間の範囲内に含まれるように十分厚く形成される。特定の観点において、ＮＭＯＳ領域の積重ね体４０中の導電性ドープシリコン層３２及び金属含有材層３０の仕事関数は、単一形態での導電性ドープシリコン及び金属含有材の仕事関数に対してずれ、また単一形態での金属含有材の仕事関数から少なくとも５０ｍＶずれる。
【００３３】
ＮＭＯＳ領域の積重ねゲート４０の仕事関数に導電性ドープシリコン層３２が寄与する適用においては、前記材３２のドーパント型の大部分は一般的にｎ型である。
【００３４】
ＰＭＯＳ領域の積重ねゲート４２の仕事関数は事実上金属含有材２４の仕事関数であるので、シリコン層３２の導電性型ドープは前記積重ねゲートの仕事関数とは無関係である。従って、ＰＭＯＳ領域の積重ねゲート４２の前記層３２はｎ型シリコンあるいはｐ型シリコンで構成することができる。しかしながら、積重ねゲート４２のシリコンとしては好ましくはｎ型シリコンが用いられる。次いで図４に示した処理と同様に、積重ね体４２のシリコンが積重ね体４０のシリコンとともに単一工程で形成される。
【００３５】
前記層３０、３２、３４及び３６からの積重ねゲート４０の形成は、これら層の材料のＮＭＯＳ積重ねゲート中への組込みであると考えることができる。同様に、前記層２４、３０、３２、３４及び３６からの積重ねゲート４２の形成は、これら層の材料のＰＭＯＳ積重ねゲートへ中の組込みであると考えることができる。
【００３６】
本発明の特定の態様において、積重ねゲート４０及び４２下方の領域はそれぞれＮＭＯＳゲート領域及びＰＭＯＳゲート領域と呼ぶことができる。また、積重ねゲート４０及び４２の下の誘電材２０及び２２は、本発明の特定の態様においてゲート誘電層と呼ぶことができる。
【００３７】
金属含有層３０と接触する層３２のシリコンは、シリコンと金属含有材との界面において本発明の種々態様における金属含有材と反応して、金属、シリコン、及びおそらくは窒素を含む組成物を生成する。このような組成物は金属珪化物及び金属含有材の仕事関数の中間に位置する仕事関数をもち、ＮＭＯＳゲート４０の場合、これら組成物の仕事関数は最終的に前記積重ねゲートの全仕事関数に影響を与える可能性がある。
【００３８】
図６に示すように、積重ねゲート４０及び４２それぞれの側壁に沿って側壁スペーサ４６及び４８が形成される。スペーサ４６及び４８は例えば窒化シリコン及びに二酸化シリコンの一方または双方を含めた適当な絶縁性材料のいずれかから成り、例えば適当な材料の蒸着及びそれに続く該材料の異方性エッチングによって作製することができる。
【００３９】
積重ねゲート４０に最も近い基板１６内にｎ型ソース／ドレイン領域５０が形成されてＮＭＯＳトランジスタ装置の作製が完成し、積重ねゲート４２に最も近い基板１６内にｐ型ソース／ドレイン領域５２が形成されてＰＭＯＳトランジスタ装置の作製が完成される。これらソース／ドレイン領域５０及び５２は、例えば側壁スペーサ４６及び４８の形成前及び／または形成後に行われる植込み等のいずれか適当な方法を用いて形成することができる。
【００４０】
図２〜６に示した加工処理はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ（すなわちＣＭＯＳ構造の作製）に言及して説明したが、本発明の種々態様が単一トランジスタの作製にも利用できることが理解されるべきである。例えば、図６に示したタイプのＮＭＯＳトランジスタは種々回路装置中へそれだけを組み入れるようにも作製可能である。
【００４１】
前記ＮＭＯＳトランジスタ装置の作製に関して上述した加工処理は、たとえばコンデンサ装置等の他の装置の作製においも利用可能である。かかる他装置作製への利用については、ＤＲＡＭユニットセル１０２を備える構造体１００を示した図７を参照して説明する。このＤＲＡＭユニットセルには、コンデンサ構造体１０６及びビット線１３０へ電気的に接続されたソース／ドレイン領域１０７を有するトランジスタ構造体１０４が含まれている。
【００４２】
トランジスタ構造体１０４はＮＭＯＳ構造体として示されている。従ってソース／ドレイン領域１０７はｎ型ドープ領域である。前記ソース／ドレイン領域はｐ型基板１０８中へ延びている。基板１０８は例えばモノクリスタルシリコンを含めたいずれか適当な構造体から構成できる。トランジスタ装置１０４にはさらにゲート誘電体１１２によって基板１０８から分離された導電性ゲート１１０が含まれる。ゲート誘電体１１２は例えば二酸化シリコン及び／または高ｋ誘電材を含めたいずれか適当な材料から作製することができる。導電性ゲート１１０はいずれか適当な材料または複数材料を組み合わせて作製することができる。特定の態様において、図７に示したＮＭＯＳトランジスタ装置は図６に示したＮＭＯＳ装置に対応する。従ってゲート１１０には層３０、３２及び３４が含まれている。他の態様において、ゲート１１０を従来構造体で構成することも可能である。
【００４３】
導電性ゲート材１１０上には絶縁性キャップ１１４が形成され、前記導電性ゲート材の側壁に沿って絶縁性側壁スペーサ１１６が形成される。キャップ１１４及びスペーサ１１６は例えば二酸化シリコン及び窒化シリコンの一方または双方を含めいずれか適当な材料から作製可能である。
【００４４】
トランジスタ装置１０４の上方及び周囲には電気絶縁性材１１８が広がっている。この絶縁材１１８は例えば硼リン珪酸ガラス（ＢＰＳＧ）等のいずれか適当な材料の１または２以上から作製することができる。
【００４５】
前記絶縁材１１８を貫通し前記ソース／ドレイン領域１０７の一方にまで至る開口部が広がっている。この開口部内には導電性ペデスタル１２０があり、このペデスタルは前記ソース／ドレイン領域と電気的に接続されている。前記導電性ペデスタルは例えば導電性にドープされたシリコン、金属及び／または金属化合物等のいずれか適当な導電性材料から作製することができる。
【００４６】
前記絶縁材１１８中の前記開口部内にはコンデンサ構造体１０６が延び、該コンデンサ構造体は導電性ペデスタル１２０と電気的に接続されている。コンデンサ構造体１０６には蓄積ノード１２２、誘電材１２４及び金属含有材１２６が含まれている。
【００４７】
前記蓄積ノード１２２は例えば導電性にドープされたでこぼこのあるシリコン（例えば半球形粒状シリコン等）のようないずれか適当な導電性材料から作製することができる。
【００４８】
前記誘電材１２４は例えば高ｋ誘電材（例えば図２の誘電領域１８に関して前述した高ｋ材料等）及び／または二酸化シリコン、及び／または二酸化シリコンと窒化シリコンの混合物等のいずれか適当な材料から作製することができる。特定の態様において、前記誘電材１２４を酸化アルミニウムと、蓄積ノード１２２の導電性ドープシリコンと酸化アルミニウムとの間にある薄層形状の二酸化シリコン（図示せず）から作製することができる。
【００４９】
前記金属含有材１２６は前記層３０の金属含有材に関して前述した組成と同一の組成とし、例えばＡＬＤまたはＣＶＤによって形成可能である。
【００５０】
コンデンサ電極１２８は例えば導電性ドープシリコンで作製でき、ｐ型あるいはｎ型のいずれにもドープ可能である。前記薄膜状の金属含有材１２６をコンデンサ板１２８の導電性ドープシリコンと組合せて用いることの利点は、前記材１２６及び１２８を含む積重ね体の仕事関数を調節及び変調できることである。
【００５１】
金属含有材１２６は誘電材１２４と第二コンデンサ電極１２８との間に図示されているが、かかる構成に代えあるいは加えて、金属含有材を前記誘電材と前記コンデンサ蓄積ノードとの間に形成してもよい。
【００５２】
本発明の方法論に従って形成されたでこぼこ状の半導体材料を含む回路装置は例えばコンピュータシステム及び他の電子システム等の多数の組立装置に利用可能である。
【００５３】
図８は、本発明の一観点に従ったコンピュータシステム４００の例示的であって限定でない実施態様を全体的に示した図である。このコンピュータシステム４００にはモニター４０１または他の出力装置、キーボード４０２または他の通信入力装置、及びマザーボード４０４が含まれる。マザーボード４０４にはマイクロプロセッサ４０６または他のデータ処理ユニット、及び少なくとも１台の記憶装置４０８が搭載されている。記憶装置４０８は、例えばトランジスタ装置、ＣＭＯＳ構造体、コンデンサ構造体及びＤＲＡＭユニットセル等の本発明の種々態様から構成することができる。記憶装置４０８をメモリセルアレイから構成し、このアレイを該アレイ中の個々のメモリセルへアクセスするためのアドレス指定回路構成と連結させることができる。さらに、前記メモリセルアレイをメモリセルからデータを読み出す読出回路へ連結させることができる。前記アドレス指定及び読出回路構成を用いて記憶装置４０８とプロセッサ４０６間で情報の伝達を行うことが可能である。図９にはこのような構成がマザーボード４０４のブロック図中に示されている。このブロック図においてはアドレス指定回路構成は符号４１０で示され、読出回路構成は符号４１２で示されている。
【００５４】
本発明の特定の態様においては、記憶装置４０８はメモリモジュールに相当する。例えば、本発明の教示を利用した実施において、シングルインラインメモリモジュール（ＳＩＭＭ）及びデュアルインラインメモリモジュール（ＤＩＭＭ）を用いることができる。記憶装置のメモリセルから読出し及びメモリセルへ書き込む種々方法を提供する多様な設計のいずれにもこのような記憶装置を組み入れることが可能である。その方法の一つとしてページモード操作がある。ＤＲＡＭ中におけるページモード操作は、メモリセルアレイの行をアドレス指定して該アレイの異なる列へランダムにアクセスする方法として定義される。その列へのアクセス中に、行及び列の共通部分に記憶されたデータを読出し及び出力することが可能である。
【００５５】
上記に代わるタイプの装置として、アドレス指定された列が閉じられた後に出力として有効なメモリアレイアドレスへのデータ記憶を可能とする拡大データ出力（ＥＤＯ）メモリがある。このメモリは、メモリ出力データがメモリバス上において有効である時間を減ずることなく信号へのアクセスを短縮することによって通信速度をある程度速めることができる。他の代替可能なタイプの装置として、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＳＬＤＲＡＭ、ＶＲＡＭ及びダイレクトＲＤＲＡＭがある他、ＳＲＡＭあるいはフラッシュメモリ等の他の装置もある。
【００５６】
図１０は、本発明に係る例示的電子システム７００の種々実施態様の高レベル構成を簡略化して示した図である。前記システム７００は、例えばコンピュータシステム、プロセス制御システム、あるいはプロセッサ及び付帯メモリを用いるいずれか他のシステムであってもよい。電子システム７００には、プロセッサあるいは算術論理演算器（ＡＬＵ）７０２、制御装置７０４、メモリ装置７０６、及び入力／出力（Ｉ／Ｏ）装置７０８が備えられる。電子システム７００には通常、データに対してプロセッサ７０２によって行われる操作及びプロセッサ７０２、メモリ装置７０６及びＩ／Ｏ装置７０８間の相互作用を規定する命令処理が備えられている。前記制御装置７０４は、メモリ装置７０６から指示を引き出させ及び実行させる一連の操作を持続的に循環させることによりプロセッサ７０２、メモリ装置７０６及びＩ／Ｏ装置７０８の操作を調整する。種々実施態様において、前記メモリ装置７０６には、以下に限定されないが、ランダムアクセスメモリ（ＲＡＭ）装置、読出し専用メモリ（ＲＯＭ）、及びフロッピィディスクドライブ及びコンパクトディスクＣＤ−ＲＯＭドライブ等の周辺機器が含まれる。当業者は、本願開示を読み理解したならば、図示された電子構成部分のいずれもが本発明の種々態様に従った構成部分を含むように作製可能であることを理解するであろう。
【００５７】
図１１は例示的電子システム８００の種々実施態様における高レベル構成を簡略的に示したブロック図である。このシステム８００は、メモリセル８０４のアレイを備えるメモリ装置８０２、アドレスデコーダ８０６、行アクセス回路構成８０８、列アクセス回路構成８１０、操作制御のための読出し／書込み制御回路構成８１２、及び入力／出力回路構成８１４から構成される。前記メモリ装置８０２には、電力回路構成８１６及び、メモリセルが低閾値処理状態にあるか、あるいは高閾値非処理状態にあるかを検知する電流センサ等のセンサ８２０がさらに含まれている。図示された電力回路構成８１６には、電力供給回路構成８８０、基準電圧を与える回路構成８８２、第一ワード線へパルスを与える回路構成８８４、第二ワード線へパルスを与える回路構成８８６、及びビット線へパルスを与える回路構成８８８が含まれる。前記システム８００にはプロセッサ８２２あるいはメモリアクセスのためのメモリ制御装置も含まれている。
【００５８】
前記メモリ装置８０２はプロセッサ８２２からの制御信号８２４を配線あるいは金属化ラインを通して受信する。メモリ装置８０２はＩ／Ｏラインを介してアクセスされるデータを記憶するために用いられる。回路構成及び制御信号をさらに追加すること、及び本発明の明瞭な理解のためメモリ装置８０２が単純化されていることは当業者によって認識されるところである。プロセッサ８２２あるいはメモリ装置８０２の少なくとも一方へ本開示において前述したタイプのＤＲＡＭセル、ＣＭＯＳ、コンデンサあるいはトランジスタを含ませることも可能である。
【００５９】
本願開示において図示された種々システムは、本発明に係る回路構成及び構造体の適用について全体的な理解を得ることを意図したものであり、本発明の態様に従ったメモリセルを用いる電子システムのすべての構成要素及び特徴を完全に記載することを意図したものではない。プロセッサとメモリ装置間の通信時間を減ずるため、種々電子システムを単一パッケージ処理ユニットに、あるいはさらに単一の半導体チップ上に作製できることは当業者の理解するところである。
【００６０】
メモリセルの適用用途としては、メモリモジュール、装置ドライバ、電力モジュール、通信モデム、プロセッサモジュール、及びアプリケーション専用モジュールがあり、さらに多層マルチチップモジュールも含まれる。またかかる回路構成は、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業制御システム、航空機、その他の種々電子システムの下位構成部分ともなり得るものである。
【図面の簡単な説明】
【００６１】
【図１】酸化アルミニウムと多結晶質シリコンとの間に原子層蒸着（ＡＬＤ）された窒化チタンを含む種々構造体についての電圧とキャパシタンス（単位：ミリピコファラド）の相関性を示すグラフである。前記窒化チタンの厚さに関しては、チタン層が存在しない場合、窒化チタン層の形成に特定数のＡＬＤサイクルが用いられている場合、及び１００Å厚の窒化チタンが存在する場合に分けてグラフ中に挿入記載されている。各ＡＬＤサイクルは約０．３Åから約０．４Åまでの窒化チタンの成長速度に対応している。
【図２】予備加工段階にある半導体ウェハー構造体の断片の対を示した略断片図である。
【図３】図２に示した段階に後続する加工段階にある図２のウェハー断片を示した図である。
【図４】図３に示した段階に後続する加工段階にある図２のウェハー断片を示した図である。
【図５】図４に示した段階に後続する加工段階にある図２のウェハー断片を示した図である。
【図６】図５に示した段階に後続する加工段階にある図２のウェハー断片を示した図である。
【図７】本発明の別の実施態様に従った半導体ウェハー断片をＤＲＡＭセルとともに示した略断片断面図である。
【図８】本発明の適用例を示すコンピュータの略図である。
【図９】図８に示したコンピュータのマザーボードの特定の特徴を示すブロック図である。
【図１０】本発明の例示的観点に従った電子システムの高レベルブロック図である。
【図１１】本発明の一観点に従った例示的電子システムを簡略化したブロック図である。
【図１】
2006515471.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006515471.tif 000011
【図１０】
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【図１１】
2006515471.tif 000013
【手続補正書】
【提出日】平成17年9月6日(2005.9.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＰＭＯＳ装置及びＮＭＯＳ装置の作製方法であって、該方法は、
ＰＭＯＳゲート領域及びＮＭＯＳゲート領域を含む基板を供する工程と、
前記基板の前記ＰＭＯＳ及びＮＭＯＳゲート領域上へゲート誘電層を形成する工程と、
前記ＰＭＯＳゲート領域上に存在するが前記ＮＭＯＳゲート領域上には存在しないように、厚さが２０Å以上の厚い金属含有材を形成する工程と、
前記ＰＭＯＳ及びＮＭＯＳゲート領域上に薄い金属含有層を形成する工程であって、前記薄い金属含有層は厚さが２０Å以下に形成され、前記ＰＭＯＳゲート領域上の前記厚い金属含有材上へ形成される工程と、
前記薄い金属含有材上へ前記ＰＭＯＳ及びＮＭＯＳゲート領域を横切って拡がる導電性にドープされたシリコン層を形成する工程と、
前記ＰＭＯＳゲート領域上のＰＭＯＳトランジスタ積重ねゲート中へ前記厚い金属含有材、前記薄い金属含有材及び前記導電性にドープされたシリコンを組み入れる工程と、
前記ＮＭＯＳゲート領域上のＮＭＯＳトランジスタ積重ねゲート中へ前記薄い金属含有材及び前記導電性にドープされたシリコンを組み入れる工程と、
から構成されるＰＭＯＳ装置及びＮＭＯＳ装置の作製方法。
【請求項２】
前記導電性にドープされたシリコンの大部分がｎ型にドープされていることを特徴とする請求項１項記載の方法。
【請求項３】
前記ゲート誘電層が二酸化シリコン上の酸化アルミニウムから成ることを特徴とする請求項１項記載の方法。
【請求項４】
基板上の誘電層と、
前記誘電層上のＰＭＯＳゲート及びＮＭＯＳゲートと、
前記ＰＭＯＳゲート内かつ前記誘電層上の２０Å以上の厚さをもつ第一金属含有材と、
前記ＮＭＯＳゲート内かつ前記誘電層上の約２０Å以下の厚さをもつ第二金属含有材と、
前記ＰＭＯＳゲート内かつ前記第一金属含有材上のｎ型にドープされたシリコンから成る第一層と、
前記ＮＭＯＳゲート内かつ前記第二金属含有材上のｎ型にドープされたシリコンの第二層と、
から構成されることを特徴とするＣＭＯＳ。
【請求項５】
前記誘電層にタンタル、ハフニウム、及びアルミニウムの１または２以上が含まれることを特徴とする請求項４項記載のＣＭＯＳ。
【請求項６】
記第一金属含有材の厚さが約１５０Å以上であり、前記第二金属含有材の厚さが約１５Å以下であることを特徴とする請求項４項記載のＣＭＯＳ。
【請求項７】
請求項４項記載のＣＭＯＳを含んだ電子システム。
【国際調査報告】
2006515471.tif 000014
2006515471.tif 000015
2006515471.tif 000016