(57)【要約】データ処理装置は、一時的に連続なビットを含む通信信号を受信する。プログラマブル処理器回路は、前記ビットの１つずつの受信毎に、パリティ・チェックのような動作に関する複数の群のプログラムされた命令を実行する。前記処理器回路は、前記群の命令の対応するものを実行した後に、各々処理を一時停止する。同期回路は、前記群の対応するものの実行を、前記群のうちの最後のものを除き前記データ語に寄与する１以上の後のビットの受信より前に、前記ビットの対応するものの受信時に各々トリガする。
2006503469.tif 000002
【特許請求の範囲】
【請求項１】
データ処理装置であって、当該装置が、
−一時的に連続なビットを含む通信信号を受信する入力ポートと、
−前記ビットの各々から形成されたデータ語を出力する出力ポートと、
−前記入力ポートに結合されたプログラマブル処理器であって、該処理器は、前記受信及び／又は出力を支持する複数の群のプログラムされた命令を、前記ビットの対応するものの受信時に各々実行し、当該処理器は、前記命令の群の対応するものを実行した後に、その都度処理を一時停止する、プログラマブル処理器と、
−前記群の対応するものの実行を、前記群のうちの最後のものを除き該データ語に寄与する１以上の後のビットの受信より前に、前記ビットの対応するものの受信時に各々トリガする、前記処理器に結合された同期回路と、
を有する、データ処理装置。
【請求項２】
前記プログラマブル処理器が、前記データ語が形成される元になる前記ビットの組合せの機能に対応して、累積情報を計算するようにプログラムされ、各々の群の命令が、前記群が実行される受信の際に前記ビットの前記対応するものの前記累積情報への寄与を加えるようにプログラムされる、請求項１に記載のデータ処理装置。
【請求項３】
前記累積的情報が、１つ以上のパリティ・ビットを有する、請求項２に記載のデータ処理装置。
【請求項４】
請求項１に記載のデータ処理装置であって、当該処理器は、
連続命令実行ステップが、ハンドシェイキング信号を用い、
前記命令の各々の実行ステップが、要求信号の各々によってトリガされ、
前記群の各々の命令の実行ステップが、各々の群における最後の命令を除いて、前記群における前記命令の次のものに関する前記要求信号を生成し、
前記同期回路が、前記群における前記命令の該最初のものに関する要求信号を適用するように結合される、
ように構成される、データ処理装置。
【請求項５】
前記同期回路が、前記群の命令の前記実行をトリガする周波数を前記通信信号における遷移のタイミングの制御の元に適合するように配置された、適合可能なタイマ回路を含む、請求項１に記載のデータ処理装置。
【請求項６】
前記適合可能なタイマ回路が、前記データ語に寄与する前記ビットに先立つ前記通信信号における同期間隔の持続時間を測定すると共に、前記測定された持続時間に応じて前記群の命令の実行をトリガするように用いられる前記周波数を設定するように配置される、請求項５に記載のデータ処理装置。
【請求項７】
前記タイマ回路が、前記データ語に寄与する前記ビットの前にある前記通信信号における妥当性検証の存在又は欠如を検出するように構成され、当該タイマ回路が、前記妥当性検証部分の存在を検出する際にのみ前記トリガ信号を生成する、請求項６に記載のデータ処理装置。
【請求項８】
前記処理器が、１ビット・オペランド・データを有する命令のみを実行するように設計された、請求項１に記載のデータ処理装置。
【請求項９】
データを処理する方法であって、当該方法が、
−一時的に連続なビットを含む通信信号を受信するステップと、
−複数の前記連続するビットから導出されたデータ語を出力するステップと、
−前記受信及び／又は出力を支持する複数の群のプログラムされた命令を、前記ビットの対応するものの受信時に各々実行し、前記群の命令の対応するものを実行した後に、その都度前記命令の実行を一時停止するステップと、
−前記群の対応するものの実行を、前記群のうちの最後のものを除き該データ語に寄与する１以上の後のビットの受信より前に、前記ビットの対応するものの受信時に各々トリガするステップと、
を有する、データを処理する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信信号を受信する入力ポートを備えるデータ処理装置に関する。
【背景技術】
【０００２】
データ処理機器において、データ・シリアル・ビット・ストリームは、異なる装置間でデータを通信するのに頻繁に用いられる。連続して受信されたビットは、データ・メッセージに形成される。受信の間、ストリームからの異なったビットのサンプリングは、通常クロック信号の制御の元に実行される。既定された固定周波数を有するクロック信号は、この目的に頻繁に用いられるが、代わりの周波数間の選択も、既知である。例えば、ＰＣＴ特許出願第ＷＯ９９６０７６０号から、サンプリング・クロック信号がマスタ・クロックから得られる際に用いる除数を、通信信号の測定された特性に適合するクロック回路は、既知である。
【０００３】
ビットの受信及びデータ語への変換に加え、様々な種類の処理が、ビットへ適用され得る。例えば、１つ以上のパリティ値を計算する必要があり得る。この目的に関して、専用回路が備えられ得、新しいビットが受信される度毎に、累積的に斯様な計算を実行し、（中間パリティ計算結果等の）累積的な結果を更新する。一般的に、斯様な専用回路は、１つのアクションのみで、すなわち複数のクロック・サイクルを必要することなく、これらの結果を作成する。
【０００４】
この目的に関して、代わりとして、プログラマブル処理器が用いられ得、例えば、装置の応用例次第で処理機能への変更が熟考される必要がある場合に有利である。通常、この場合、完全なデータ語は、パリティ値を決定するのに処理される。プログラマブル処理器が、この目的に関して用いられる場合、データ語自身の、すなわち、単に累積的ビット処理ではない、更なる処理をも実行するマクロ制御器が、よく用いられる。しかし、このことは、比較的重い（ｈｅａｖｙ）処理器が必要であることを意味する。更なる代替案として、累積的処理及び更なる処理の各々に関する異なる処理器を用いられ得るが、このことは、ハードウェアによる解決策と比べ相対的に複雑な処理回路をなお必要とし得る。加えて、多数の処理器の使用は、電力消費を増加させる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、特に、プログラマブル処理回路が、入力通信ストリームから受信されたビットを用いる累積的計算を実行するのに用いられる場合の処理器複雑性を低減させることである。
【０００６】
本発明の更なる目的は、特に、プログラマブル処理回路が、入力通信ストリームから受信されたビットを用いる累積的計算を実行するのに用いられる装置における電力消費を低減させることである。
【課題を解決するための手段】
【０００７】
本発明による装置は、請求項１において説明される。本発明によると、処理回路は、受信のサポートにおける、及び／又は入力ビットの受信の間に処理をするプログラマブル命令の小バーストで入力ビットを出力するステップにおける、処理を実行するのに用いられる。バースト間で、処理回路の動作は、一時停止される。受信のサポートにおける処理は、原則的に、入力から出力への受信された情報の転送に影響しないが、パリティ・ビットの計算、エラー検出、エラー信号発信又はエラー補正のような、補助的な処理に関する処理に関わる。本発明を用いることにより、斯様な補助処理に関する計算は、データ語へ寄与するビットが受信される間である時間間隔にわたり広げられ、ビットの全てが受信された後に同じ結果を実現するのに必要とされるよりも複雑でない処理回路を用いて、データ語の全てのビットが受信された後に比較的素早く計算の結果を作成することが可能になる。ビットの１つを処理する命令の全てが実行された後に、すなわち、次の群の命令が開始されるまで、処理を一時停止することによって、電力消費が低減される。好ましくは、累積的情報は、複数の群の命令を実行することによって計算される。各々の群の命令の実行は、ビットの各々の１つに関する累積的情報へ寄与を加える。各々の群の命令の実行は、ビットの受信の際においてトリガされ、連続の命令の実行が完了された後、処理は一時停止される。
【０００８】
実施例において、処理回路は、非同期であり、各々の群の命令から連続した命令の実行を配列するハンドシェイキングを用いており、各々の群の命令からの第１命令の実行は、次の入力ビットの受信を示すタイミング信号によってトリガされる。このことは、当該処理回路による電力消費を最小にすることを可能にする。
【０００９】
更なる実施例において、適合可能なタイミング回路は、各々の群の命令の実行をトリガするのに用いられる。前記タイミング回路は、入力信号のある特性を測定し、群の命令の実行が開始される周波数に適合させる。この周波数は、群の命令の個別の命令が実行される命令周期の持続時間にリンクされる必要はないことを注意するべきである。前記周波数を適合することによって、装置の動作に関して必要である最小周波数が用いられ得、電力消費も最小にすることが可能にされる。好ましくは、周波数は、ある同期間隔を用いてデータ語全体に関して１度設定される。したがって、データ語におけるビットの値に依存しない、簡単な調整が実現され得る。更により好ましくは、入力信号の妥当性検証（ｖａｌｉｄａｔｉｏｎ）部分は、群の命令の実行のトリガ・ステップを条件付けるのに用いられる。これは、何の有効なデータも受信されない場合、何の実行ステップも実行されないので、電力消費を更に低減する。
【００１０】
本発明のこれら及び他の目的及び有利な点は、添付図面を用い説明される。
【発明を実施するための最良の形態】
【００１１】
図１は、入力処理器１０及び更なる処理器１２を備えるデータ処理装置を示す。入力処理器１０は、命令処理器１００、命令メモリ１０２、クロック回路１０４、タイマ回路１０６及びハンドシェイク（ｈａｎｄｓｈａｋｅ）回路１０８を含む。データ処理装置の通信入力１４は、命令処理器１００及びタイマ回路１０６に結合される。クロック回路１０４は、タイマ回路１０６に結合され、このタイマ回路は、順に、ハンドシェイク回路１０８を介して命令処理器１００に結合される。命令処理器１００は、命令メモリ１０２、ハンドシェイク回路１０８及び更なる処理器１２に結合される。
【００１２】
図２は、時間の関数として、パルス２８を有するトリガ（ｔｒｉｇｇｅｒ）信号２６、命令周期のバースト２２並びにビット期間２１及びデータ語周期２０を示す。図２は、単一データ語におけるビットに関するビット期間２１の一つのグループを示すのみであるが、メッセージは、斯様な複数のグループを含み得、各々のグループは連続するデータ語に関し、各々のグループは自身のデータ語周期２０を備えることを理解されるべきである。
【００１３】
動作において、異なるビット期間２１における一時的に連続的なビットを表す信号が、入力１４へ供給される。ビットが、入力１４において入手可能である場合、タイマ回路１０６は、各々の時点においてトリガ・パルス２８を生成する。トリガ・パルス２８のタイミングは、トリガ・パルス２８が、対応するビットが入力１４において安定していると既知である期間内のどこかで各々生成される限りにのみ重要である。更に、パルスは、次のトリガ・パルス２８の前において各々のバースト２２の完了を可能にするため、互いの間に十分な距離を有するべきである。受信ラッチは、入力ビットをラッチするように与えられ得、この場合、トリガ・パルスは、ビットが安定である期間の外でも生成され得る。
【００１４】
命令処理器１００は、トリガ・パルス２８に応答して、命令メモリ１０２から一群の命令をフェッチして、各々の群の命令を命令周期の各々のバースト２２において実行する。多数の斯様なバースト２２の後、データ語の全てのビットは、入力１４に到着してあり、命令処理器１００によって処理されている。前記バースト２２の最後の１つにおいて、命令処理器１００は、当該データ語を更なる処理器１２へデータ語周期２０において出力する。このことは、如何なるクロック信号も複数ビットの連続ビットをクロックするのに用いられ得るようにして、全ての受信されたビットをパラレルに又はビットをシリアルに出力することによってなされ得る。
【００１５】
前後関係の必要条件に応じて、様々な種類の処理が、バースト２２内で実行され得る。一つの例において、複数のパリティ・ビットは、異なったパリティ・ビットに関する公式及び受信ビットの値に応じて、様々なパリティ値を更新する個別の命令を各々のバースト２２において連続的に実行することによって、各々のバースト２２において潜在的に更新される（当該公式は、ある程度寄与するとすれば、データ語における特定の位置のビットが個別のパリティ・ビットにどのように寄与するかを決定し、一般的には、特定のパリティ・ビットに関する公式が、特定の受信ビットが特定のパリティ・ビットに寄与すると示す場合、受信ビット及び個別のパリティ・ビットの先立つ値の排他的ＯＲ関数が計算される）。一般的な一群の命令は、
【数１】
2006503469.tif 000003
入力ビットをレジスタｆに読み込む、
【数２】
2006503469.tif 000004
入力ビットを場所ｍ１に記憶する、
【数３】
2006503469.tif 000005
第１パリティ・ビットを場所ｍ２で更新する、
【数４】
2006503469.tif 000006
第２パリティ・ビットを場所ｍ３で更新する、
【数５】
2006503469.tif 000007
次のビットまで動作を一時停止する、
である（データ語におけるビットの連続する数に応じて、異なるパリティ・ビットが更新され得るか、又は場所ｍ２及びｍ３におけるパリティ・ビットが、更新され得ないこともある）。バースト２２の全ての命令が、処理された場合、命令処理ステップは、次のバースト２２が、トリガされるまで一時停止される。好ましくは、まったくの又は実質的にまったくの内部信号遷移（ｔｒａｎｓｉｔｉｏｎ）も、電力消費を最小にするように、命令処理器１００で一時停止の間に発生しない。全ての入力ビットが、処理された場合、パリティ・ビットは、更なる処理器１２へ出力され得るか、パリティ・ビットは、命令処理器１００によって信号誤差を修正するのに用いられ得る。
【００１６】
ハンドシェイキングは、命令処理器１００の操作の制御をするのに用いられる。初めに、タイマ回路１０６は、（一般的にトリガ信号２６を上げることによって）要求信号を生成する。該要求信号に応答して、命令処理器１００は、バースト２２における第１の群の命令を処理し始める。命令処理器１００は、応答（ａｃｋｎｏｗｌｅｄｇｅ）信号を、（一般的にトリガ信号２６を低くすることによって）この応答信号に応答して要求信号を無効にする（ｄｅａｓｓｅｒｔ）タイマ回路１０６へ送り戻す。ひとたび命令処理器１００が、次の要求信号を受信する準備にあるということを示すと、タイマ回路１０６は、新しい要求信号を生成するが、新しい入力ビットが入手可能である場合、一般的に時間的に遅れて、上記動作を行う。タイマ回路１０６からのトリガ信号に続いて、命令処理器１００は、当該命令処理器自身がバースト２２の連続命令の後に続く命令の実行をトリガするために一群の要求信号を生成する。このことは、（プログラミング例において「ｗａｉｔ」により示されるように）、何の更なる要求信号も命令処理器１００によって生成されなくなるように、この群の命令が終了するまで繰り返す。
【００１７】
ハンドシェイクは、原理的に命令処理器１００で内部的に伝えられ得、命令実行に関与する何れの副回路も、ハンドシェイクによって有効にされ、更に関与する副回路をハンドシェイクで順に有効にするようにし得る。したがって、副回路が特定の命令の実行に関して必要でない場合、何の副回路も信号遷移を生成する必要がないので、電力消費は、低減される。当然、本発明は、動作の一時停止を保証するハンドシェイキングに制限されない。例えば、クロックされた命令処理器は、何のクロック信号もバースト２２の外において命令処理器１００に供給されないことを保証する、ある形式のクロック・ゲーティング（ｃｌｏｃｋ・ｇａｔｉｎｇ）と組み合わせて用いられ得る。このことも、電力消費を低減するが、ハンドシェイキングを用いるよりも少ない。
【００１８】
本発明は、命令処理器１００によるビットの受信に関して記述されているが、本発明から逸脱することなく、命令処理器１００は、データを何れの又は全てのビット期間２１においても通信入力１４を介して伝送して戻るように構成され得ることも理解される。例えば、先立つビット期間２１における情報から以下の様なデータを伝送することが必要とされるということがひとたび識別されると、命令処理器１００は、１ビット期間２１において肯定応答を戻すか、又は命令処理器１００は、複数のビット期間２１においてデータを伝送し得る。
【００１９】
図３は、タイマ回路１０６の実施例の例示を示す。この実施例は、計数器及び制御器３０、周波数分割器３２、同期フィールド開始検出器３４及び同期フィールド停止検出器３６を含む。同期フィールド開始検出器３４及び同期フィールド停止検出器３６は、入力１４に結合され、計数器および制御器３０に結合された出力を有する。計数器及び制御器３０は、クロック回路１０４に結合された入力及び分割器３２に結合された出力を有する。分割器３２は、クロック回路１０４並びに計数器及び制御器３０に結合された入力と、ハンドシェイク回路１０８に結合された出力とを有する。
【００２０】
図４は、入力１４からの入力信号の同期部分の例を示す。この同期部分は、本質的に公に既知である、ＬＩＮプロトコルの同期部分に対応する。この同期部分は、図２のビット期間２１より前に来る。同期部分は、同期ブレイク間隔５０及び同期フィールド間隔５２を含む。同期ブレイク間隔５０において、入力信号は、第１時間間隔にわたりローレベル５３を呈し、その後で当該信号は、ハイレベルへ上昇する。同期ブレイク間隔５０の長さは、この長さが、（ゼロで満ちる１バイトより長い）メッセージ内の他の場所における何れのビット・パターンによって引き起こされ得るローレベルの長さよりも長いように、選択される。同期フィールド間隔５２において、入力信号は、入力信号が初めにローレベルを呈し、後にハイレベルを呈する、４つのパルス５４を含む。同期フィールド５２は、ビット期間２１（図示せず）が生じる後続のメッセージ間隔が後に続く。ビット期間の持続時間は、同期フィールド間隔５２の持続時間に対する既定の比率を有する。
【００２１】
動作において、入力信号は、伝送器（図示せず）によって生成され、タイマ回路１０６によって処理される。同期フィールド開始検出器３４は、入力１４からの入力信号において同期フィールド５２の開始を検出する。同期フィールド開始検出器３４は、検出に応答し、計数器及び制御器３０に、計数をリセットすると共にクロック回路１０４からのクロック・パルスを計数するのを開始するように信号を送る。同期フィールド停止検出器３６は、同期フィールド間隔５２の終わりを検出し、計数器及び制御器３０に計数を停止するように信号を送る。そこにおいて、計数器及び制御器３０は、クロック・パルスの計数された数から決定された除数値を、前記除数値でクロック周波数を割る分割器３２へ供給する。分割器３２は、割られた周波数でのクロック・パルスを、バースト２２を開始するハンドシェイク回路１０８へ供給する。
【００２２】
分割器３２において、計数回路（図示せず）が、用いられ得、当該計数回路は、クロック回路１０４から設定数のクロック・パルスを計数した場合、パルスを毎回発生する。この場合、前記設定数は、計数器及び制御器３０によって計数され、同期フィールドのビット期間の数を表す既定の係数で除されるパルスの数に対応する。しかし、本発明はこの種類の分割器３２に制限されない。
【００２３】
同期フィールドが、１ビット期間より多くを含む場合、クロック回路１０４のクロック・パルスの数を正又は負の１クロック・パルス未満の分数誤差で決定することが可能である。例えば、８ビット期間が、同期フィールドで生じる場合、ビット期間の長さは、１クロック期間の１／８以内として決定され得る。分割器３０が、簡単な計数器を用いる場合、分数の精度は、放棄される。更なる実施例において、この分数の精度は、平均してビット期間の持続時間が、分数の精度で測定されたビット期間により近接して対応するように、ビット期間毎のクロック回路１０４のクロック期間の数が変化するのを可能にするデジタル・オシレータを用いることによって享受される。
【００２４】
斯様なデジタル・オシレータは、例えば、クロック回路１０４の各々のクロック期間において１インクリメントを計数値に加えると共に、前記計数値が閾値を超える場合、閾値により計数を低くする一方で同時に毎回ビット期間を示すパルスを生成する、加算回路として実装され得る。この場合、ビット期間毎のクロック回路１０４の平均クロック期間数が、計数器及び制御器３０によって同期フィールドから決定されたビット期間の分数的に精度のある持続時間に等しいように、閾値及び／又はインクリメントは、カウント及び制御気３０からの計数に対応するように設定され得る。結果として、ビット期間毎のクロック・パルスの数は、平均してビット期間の長さが、所要の分数的に精度のあるビット期間に等しいように、変化し得る。
【００２５】
クロック回路１０４は、トリガ信号パルス２８の周波数における誤差が小さく、何の誤差も入力信号からのビットのサンプリングの間に生じないように、クロック回路１０４からのクロック・パルスの周波数が十分に高くなるように、好ましくは設計される。一般的に、前記誤差は、クロック回路１０４からのクロック信号における遷移と入力信号における遷移との予測不可能な相対的タイミングに起因する、タイミング誤差を含む。これら語差の最大累積影響は、クロック回路１０４からのクロック信号のクロック期間の持続時間の既定の数倍（例、１０）である誤差である。所望の精度を与えられる場合（例えば、毎秒２０ｋｂｉｔで伝送される９ビット・データ語の末端でわずか１．５％の誤差）、クロック回路１０４の最小許容周波数は、導出され得る（例えば、この場合１．４ＭＨｚ）。
【００２６】
したがって、タイマ回路１０６は、命令処理器１００が入力ビットを命令実行の短いバースト２２で処理することを可能にするために、トリガ・パルス２８の周波数を入力１４における入力信号の測定された特性に適合させる。
【００２７】
加えて、入力信号の他の特性も、データ語が供給されるかを検出するのに、すなわち、本当にトリガ・パルスが生成されるべきかを決定するのに用いられ得る。この目的のため、同期ブレイク間隔５０の検出が用いられ得る、及び／又は同期フィールド間隔５２における適切な継続時間を用いたパルス５４の正しい数の検出が用いられ得る。同期ブレイク間隔５０におけるロー信号レベル５３は、特定の最小持続時間にわたり継続する。この最小持続時間は、同期フィールド間隔５２の持続時間に対する既定の比率にある。したがって、タイマ回路１０６は、除数の設定に関してと同様に、対応する同期ブレイクが検出された後にのみ、同期間隔によって制御されるように、連続トリガ・パルス２８を生成するように構成され得る。
【００２８】
タイマ回路１０６は、入力処理器１０によるメッセージの通常処理と並行して、同期ブレイクに関するモニタリングを実施することが可能である。したがって、同期ブレイクに関する連続するモニタリングは、可能である。入力処理器１０が、メッセージを処理して活動中であるので、何の同期ブレイクも失われることはない。
【００２９】
図５は、１つ以上の間隔及びパルス５４の持続時間を確認するタイマ回路の実施例を示す。図３の成分に加え、図５の実施例は、同期ブレイク計数器６０、同期ブレイク終了検出器６４及び比率比較回路６２を含む。同期ブレイク計数器６０は、クロック回路１０４に結合されたクロック入力、開始検出器３４に結合された開始入力及び同期ブレイク終了検出器６４の出力に結合された停止入力を有する。計数器及び制御器３０および同期ブレイク計数器６０の出力は、分割器３２に結合された制御出力を有する、比率比較回路６２に結合される。
【００３０】
この実施例は、クロック・レートが事前に十分な精度で知られていない場合、同期ブレイク間隔５０の最小持続時間が確認され得ない、という問題に対処する。ビットレートにおける小変量のみが許容される場合、可能な最低クロック・レートでの任意の通常データ・パターンの結果としてのローレベルの持続時間より長いが、可能な最高クロック・レートに関する同期ブレイクの最小持続時間より短い、同期ブレイク間隔５０に関する閾持続時間を設定することは、可能である。しかし、斯様な閾持続時間は、クロック・レートにおいて多量の変量が生じ得る場合、見つけられ得ない。
【００３１】
図５の実施例において、タイマ回路１０６は、クロック・レート測定と組み合わせて帰納的に同期ブレイク５０の存在を検出する。同期ブレイク計数器６０は、信号が時間間隔においてローレベル５３を呈し、斯様な間隔が、同期ブレイク間隔５０であり得ると示す場合、時間間隔におけるクロック回路１０４からのクロック・パルスの数を計数する。計数器及び制御器３０は、同期フィールド間隔５２におけるクロック・パルスの数を計数する。同期ブレイク計数器６０と計数器及び制御器３０とからの計数は、比率比較回路６２へ供給され、この比率比較回路６２は、同期ブレイク計数器６０と計数器及び制御器３０とから連続的に決定された計数の間の比率が、同期ブレイク間隔５０の特定の最小持続時間に対応する規定の範囲内にあるかを検査し、誤差及びクロック・レート変動をサンプリングすることを可能にする。比率比較回路６２が、斯様な組合せを検出する場合にのみ、比率比較回路６２は、分割器３２に計数器及び制御器３２によって決定される除数を採用するように信号を送る。
【００３２】
比率比較回路６２は、例えば、組合せからの両方の係数を適切な係数で乗算し、その後これらの積の比較により、比較を実行し得る。好ましくは、比率比較回路６２は、パイプライン方式を活用し、すなわち、比率比較回路６２は、同期ブレイク計数器６０からの多数の連続した規定計数を記憶する記憶要素を有し、（図４に示されるような既定の数のロー信号間隔による、同期フィールド５２の終わりの前にあるロー信号間隔に対応する）一番古い計数を計数器及び制御器３０からの計数と比較する。したがって、検出が失敗する場合、同期ブレイクは、より最近のものである、同期ブレイク計数６０からの計数を用いて検出され得る。しかし、例えば、（パルス５４間の間隔のような）非常に短い間隔は、最小持続時間閾値を規準にして予め同期ブレイク間隔５０としては除かれ得る場合、これらの間隔に関する計数が記憶される必要がないように、斯様なパイプライン化された記憶要素は、必要とされない。
【００３３】
除数を設定することに関してと同様に、この実施例におけるタイマ回路１０６は、対応する同期ブレイクが検出された後にのみ、同期間隔によって制御されるようにして、連続トリガ・パルス２８を生成するように構成され得る。
【００３４】
別々の同期ブレイク計数器６０並びに計数器及び制御器３０が示されているが、関係する異なった時間間隔のクロック・パルスの計数を記憶すると共に同期ブレイク間隔５０と同期フィールド間隔５２と間の比率を検出するのにこれら計数を組み合わせる記憶要素が備えられると仮定する場合、同じ計数器が両方の計数形式の関して用いられ得ることが理解される。
【００３５】
タイマ回路１０６もまた、入力信号において更なる確認を処理し、斯様な検査の良い結果を条件としてトリガ・パルス２８の生成を行うように構成され得る。したがって、例えば、タイマ回路１０６は、同期フィールド間隔５２における適切な相対的タイミングを有するパルス５４に起因する十分な信号レベル変化の存在に関して確認し得る。斯様なレベル変化がない場合、同期ブレイクの検出は抑えられ、除数は更新されず、何のメッセージも受信されない。
【００３６】
当然、タイマ回路１０６の多くの代わりの実施例は存在する。例えば、ビット期間２１の長さが極めて予想可能である場合、固定された、トリガ・パルスのタイミングが用いられ得る。また入力信号の他の特性も、タイミングを調整するのに用いられ得、例えば、クロック信号を通信信号に同期させるため、位相同期ループ（ｐｈａｓｅ−ｌｏｃｋｅｄ・ｌｏｏｐ）が用いられ得る。入力信号へのトリガ・パルスの周波数の適合を許可することにより、伝送速度を通信される必要があるデータの量に適合させ、命令処理器１００による電力消費が最小にされ得ることが可能になる。
【００３７】
図６は、命令処理器１００として用いられ得る１ビット幅処理器の実施例を示す。当該命令処理器１００は、論理ユニット４２、１ビット・レジスタ４０、データ・メモリ４４、プログラム計数器４８及びデータ語メモリ４６を含む。論理ユニット４２は、入力１４、１ビット・レジスタ４０、データ・メモリ４４、プログラム計数器４８及びデータ語メモリ４６に結合される。本発明から逸脱することなく、１ビット・レジスタ以上のものも、備えられ得る。プログラム計数器４８は、命令メモリ１０２のアドレス入力に結合される出力を有し、この命令メモリは、論理ユニット４２に結合される命令出力を同様に有する。データ語メモリ４６は、更なる処理器１２（図示せず）に結合される。データ・メモリ４４は、如何なる種類のものでもよい。ある例において、循環シフト・レジスタは、データ・ビットが記憶される場合すなわち各々のクロック周期において、記憶されたビットのアドレスを毎回１ステップずつシフトする、データ・メモリとして用いられ得る。この場合、データ・メモリ４４をアドレス処理する必要はなくてもよく、代わりに、既定のアドレスからのデータが用いられ得る。適切なデータは、所要のデータが既定のアドレスに位置される適切な周期を用いることによりアクセスされ得る。
【００３８】
動作において、命令処理器１００は、レジスタ４０から、入力１４から及び／又はデータ・メモリ４４からの１ビット・オペランドを用いる一群の命令を実行し、ビットを（データ語が更なる処理器１２へ供給される元の）データ語メモリ４６へ出力する。プログラム計数器の中身は、実行されなければならない命令を扱い、通常、次の命令をアドレス処理する各々の命令の後にインクリメントされる。命令メモリ１０２は、アドレス処理された命令を論理ユニット４２へ供給する。論理ユニット４２が実行することが可能な命令は、１ビット・データを様々なソースからレジスタ４０へロードする命令、１ビット記憶データへの記憶命令、様々なソースからの１ビット・オペランドを持つＡＮＤ、ＯＲ及び排他的ＯＲ命令等の論理命令、並びにブランチ命令を含み、条件次第ではあり得るが、ブランチ命令は、ブランチ命令において指定された量でプログラム計数器４８の中身を変更する。
【００３９】
動作中にバースト２２において命令メモリ１０２から供給される命令は、入力１４から入力ビットを読み込む命令及びビットをデータ語メモリ４６へ出力する命令を含む。一度データ語に関する全ての入力ビットが届き、データ語メモリ４６へ出力されていると、データ語メモリ４６は、該データ語を更なる処理器１２（図示せず）へ供給する。計算されたパリティ・ビットは、データ語へ加えられ得る。原理的に、データ語の全てのビットは、並行にデータ語メモリ４６から更なる処理器１２へ供給され得るが、当然代わりとしてシリアル転送が用いられ得る。
【００４０】
１ビット幅オペランド処理器は、１ビット幅オペランド処理器が、プログラミングの柔軟性を比較的小型の回路で提供する、という有利な点を持つ。このことは、多ビット・オペランド処理器によって必要とされる命令の数と比べ、比較的多数の、特定の操作を実行する命令を低い処理能力で実行することを必要にさせる。しかし、処理ステップがバースト２２にわたり展開されるので、各々の入力ビットに関して、比較的少数の命令が、各々のバースト２２毎において実行される必要があるだけである。
【００４１】
当然本発明は、図６のプログラマブル１ビット・オペランド処理器の使用に限定されない。他の種類のプログラマブル１ビット・オペランド処理器又はプログラマブル多ビット・オペランド処理器も、後者は回路の複雑性を増加させるが、用いられ得る。
【図面の簡単な説明】
【００４２】
【図１】図１は、データ処理装置を示す。
【図２】図２は、命令実行のバーストを示す。
【図３】図３は、タイマ回路を示す。
【図４】図４は、入力信号の同期部分を示す。
【図５】図５は、更なるタイマ回路を示す。
【図６】図６は、処理器回路を示す。
【図１】
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【図３】
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【図２】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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