(57)【要約】本発明は、非接触スマートカードに関し、特に、そのようなカードにおいて、データフレームを検出し、且つ、該データフレームをそれらの処理のためにパラレル形式として提供する回路に関する。本発明は、現在受け取られているフレームの８ビットバイト（ｏｃｔｅｔ）の数を決定するために、最初の８ビットバイトに含まれる情報を使用することを特徴とし、それによって、それらバイトの数が受け取られ、それらをレジスタ（８０）に届けるようにアイデンティファイすることが可能になる。これは、回路（６２，７６）の出力信号によって、或る状態から他の状態へのシフトが切り換えられる状態機械（６０）によって提供される。
2004512754.tif 000002
【特許請求の範囲】
【請求項１】
状態機械（６０）と、
フレームのための二進デジットまたは信号ビット（ＳＤＡ）を検出し、それらをバイトの形式に配列する手段（６２〜７６）と、
連続して受け取られたバイトのビットを登録するレジスタ（８０）と、
前記フレームにおけるバイトの数をデコードするデコード回路（７８）と、を備えることを特徴とする非接触スマートカードにおけるデータフレーム検出およびフォーマット回路。
【請求項２】
請求項１に記載の回路において、前記状態機械（６０）は、前記検出手段（６２，７８）により出力された信号の機能として状態を変化させ、代わりに、該検出手段に与えられる信号を出力することを特徴とするデータフレーム検出およびフォーマット回路。
【請求項３】
請求項１または２に記載の回路において、前記検出手段（６２〜７８）は、
受け取られるフレームにおけるバイト数を決定するために、前記フレームにおける少なくとも１つの最初のバイトをデコードするデコーダ（７８）と、
前記フレームにおけるバイト数を含むようにロードされ、且つ、新たなバイトが検出される毎に１ユニットだけデクリメントされるバイトカウントダウン部（７２）と、を備えることを特徴とするデータフレーム検出およびフォーマット回路。
【請求項４】
請求項３に記載の回路において、前記検出手段（６２〜７８）は、
フレーム開始部分（ＳＯＦ）およびフレーム終了部分（ＥＯＦ）を検出する検出器（６２，７６）と、
バイト開始部分（ＳＴＡＲＴＢＩＴ）およびバイト終了部分（ＳＴＯＰＢＩＴ）を検出する検出器（６４）と、
前記バイト開始部分（ＳＴＡＲＴＢＩＴ）と前記バイト終了部分（ＳＴＯＰＢＩＴ）との間で受け取られるビットをカウントするビットカウンタ（６８）と、を備えることを特徴とするデータフレーム検出およびフォーマット回路。
【請求項５】
請求項４に記載の回路において、前記検出手段（６２〜７８）は、
次のバイトが登録されるであろうレジスタにアドレスするために、バイトが検出される度毎に１ユニットだけインクリメントするレジスタカウンタ（７０）を備えることを特徴とするデータフレーム検出およびフォーマット回路。
【請求項６】
請求項５に記載の回路において、前記検出手段（６２〜７８）は、
それらが検出されるとき、連続して受け取られたバイトにおけるビットをチェックするエラー検出器（６６）を備えることを特徴とするデータフレーム検出およびフォーマット回路。
【請求項７】
請求項６に記載の回路において、該回路がＩＳＯ標準１４４４３−３および１５６９３−３に適用され、発生多項式がＩＳＯ／ＩＥＣ標準１３２３９−Ｂにおいて示されるとき、
前記ＳＤＡ信号は、前記発生多項式により受け取られるメッセージにおけるビットの分割のための零剰余を獲得するために、前記エラー検出器（６６）に与えられる前に排他的論理和回路（１２０）を介して補足されることを特徴とするデータフレーム検出およびフォーマット回路。
【請求項８】
請求項１〜７のいずれか１項に記載の回路において、該回路は、前記スマートカードの選択アイデンティファイア（ＩＤ）を構成するビットとシリアル番号（ＳＮ）を構成するビットとの比較を行うシリアル比較器を備え、該比較器は、
その入力端子（Ｄ）は前記アイデンティファイア（ＩＤ）を受け取り、他の入力端子（ＣＫ）に与えられるクロックパルス（ＣＬＫ）の立ち上がり部で変化する第１のフリップフロップ（１３０）と、
その１つの入力端子（Ｄ）は前記スマートカードの前記シリアル番号を受け取り、他の入力端子（ＣＫ）に与えられるクロックパルス（ＣＬＫ）の立ち上がり部で変化する第２のフリップフロップ（１３２）と、
その１つの入力端子は前記第１のフリップフロップ（１３０）の出力端子（Ｑ）に接続され、他の入力端子は前記第２のフリップフロップ（１３２）の出力端子（Ｑ）に接続された排他的論理和回路（１３６）と、
その１つの入力端子は前記排他的論理和回路（１３６）の出力端子（Ｑ）に接続され、その出力端子は第３のフリップフロップ（１３４）の入力端子（Ｄ）に接続された論理積回路（１３８）と、を備え、
前記第３のフリップフロップ（１３４）の出力端子（Ｑ）は前記論理積回路（１３８）の他の入力端子に接続され、該第３のフリップフロップ（１３４）は他の入力端子（ＣＫ）に与えられるクロックパルス（ＣＬＫ）の立ち下がり部で変化することを特徴とするデータフレーム検出およびフォーマット回路。
【請求項９】
非接触スマートカードにより受け取られた信号のデータフレーム検出およびフォーマットを行う方法であって、
（ａ）フレーム開始部分（ＳＯＦ）およびフレーム終了部分（ＥＯＦ）信号を検出する（６２）ステップと、
（ｂ）バイト開始部分（ＳＴＡＲＴＢＩＴ）信号およびバイト終了部分（ＳＴＯＰＢＩＴ）信号を検出する（６４，７６）ステップと、
（ｃ）バイトが獲得されるまで、各バイト開始部分の後、受け取られるビットをカウントする（６８）ステップと、
（ｄ）前記受け取られるバイトをレジスタの１つに切り換えるためにカウント（７０）するステップと、
（ｅ）現在受け取られているフレームにおけるバイトの数を決定するために、少なくとも受け取られる最初のバイトを分析する（７８）ステップと、
（ｆ）前記フレームにおけるバイトの数をカウントダウンし（７）、且つ、前記フレームにおける全てのバイトが受け取られたことを示すデジット『０』が獲得されるまで、バイトが受け取られるときにデクリメントするようにロードするステップと、を備えることを特徴とする非接触スマートカードにより受け取られた信号のデータフレーム検出およびフォーマットを行う方法。
【発明の詳細な説明】
【０００１】
本発明は、非接触スマートカードとも呼ばれる非接触集積回路カードに関し、特に、そのようなカードにおいて、カードによって受け取られた二進信号を分析して、データフレームを検出し、且つ、該データフレームを、それらを処理するためにパラレル形式にアップデートする回路に関する。
【０００２】
非接触スマートカードは、遠隔読取機（ｒｅｍｏｔｅ ｒｅａｄｅｒ）から送信機によって送られた搬送波周波数Ｆ０における無線周波数（ＲＦ）信号を検出し、該読取機に信号を送信するアンテナ１０と、
ＲＦ（無線周波数）インターフェース１２と、
論理ブロック１４と、
メモリ１６とを備える（図１）。
【０００３】
受信において、ＲＦインターフェース１２がアンテナ１０によって検出された信号を受け取り、最初に異なる電子回路に電力を供給する調整された電圧Ｖｄｄを出力し、次に論理ブロック１４に与えられるデータ信号およびクロック信号を出力する。
【０００４】
受信において、論理ブロック１４は、メモリ１６において実行されるデータの読み出し、書き込みまたは消去のような動作の形式を解釈するために、シリアルの二進信号を分析してその信号をパラレル形式としてレジスタに提供する。
【０００５】
メモリ１６におけるアドレスは、上述したレジスタの１つまたは幾つかの内容によって与えられ、同様のものはメモリ１６に書き込まれるデータに適用され得る。
【０００６】
命令に応答して、論理ブロック１４は、メモリ１６における読み出しデータ動作を実行し、そして、このデータの処理を実行することになる。
【０００７】
メモリにおけるデータ読み出しは、論理ブロック１４により処理された後も可能であり、遠隔読取機に伝達するためのアンテナ１０に与えられる変調信号を出力するＲＦインターフェース１２に送信される。
【０００８】
遠隔読取機によって送られた二進信号は、従って論理ブロック１４によって分析されなければならず、標準によって定義される形式によって『１』または『０』の二進デジットのフレームの形式である。
【０００９】
従って、図２ａは、ＩＳＯ標準１４４４３−３に従ったフレーム形式であり、また、図２ｂは、ＩＳＯ標準１５６９３−３に従ったフレーム形式の一例である。
【００１０】
従って、ＩＳＯ標準１４４４３−３に従ったフレーム形式は、２つの『１』の二進デジットが後に続く１０〜１１の『０』を有するフレーム開始部分（参照符号２０およびＳＯＦ）によって始まり、そして、１つの『１』が後に続く１０〜１１の『０』を有するフレーム終了部分（参照符号２２およびＥＯＦ）によって終わる。
【００１１】
例えば、開始部分ＳＯＦの後には、読み出し命令を示すバイト２４が後に続き、そして、メモリ１６におけるアドレスに対応するｎバイト（参照符号２６）、および、しばしば省略してＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ：巡回冗長検査）としてより知られている２つのエラーチェックバイト（参照符号２８）が後に続く。
【００１２】
同様に、ＩＳＯ標準１５６９３−３に従ったフレーム形式は、フレーム開始部分ＳＯＦ，３０によって始まり、そして、フレーム終了部分ＥＯＦ，３２によって終わる。例えば、フレーム開始部分ＳＯＦの後には要求バイト３４が続き、さらに、命令バイト３６、そして、ｎ個のデータバイトおよび２つのＣＲＣバイト３８が続く。
【００１３】
フレームを検出するために、論理ブロック１４は、フレーム開始部分ＳＯＦを検出するために、ＲＦインターフェースにより出力される二進信号のシーケンスを分析しなければならない。もし、このフレーム開始部分が検出されると、以下に続いて到達する二進のデジットが検出され、そして、各レジスタが１バイトに対応するレジスタに登録される。
【００１４】
２つのＣＲＣバイトを用いたエラーチェックの後、受け取られたフレームを有効化するのに対応するレジスタの内容が有効化される。そして、計画された動作（セーブ、書き込み、または、消去）がレジスタの１つの内容をデコードすることによって決定され、そして、実行されることになる。
【００１５】
このフレームを検出するために二進信号を分析してそれをパラレル形式とし、そして、それを有効化およびデコードする方法は、全ての処理を実行するために利用できる時間が、非接触スマートが読取機の前を通過する時間により制限される中で、比較的長いフレーム処理時間を占める。
【００１６】
従って、本発明の１つの目的は、データフレーム検出回路を作り、そして、処理時間が非常に短いデータフレームのフォーマットを行うことにある。
【００１７】
本発明は、
状態機械（ｓｔａｔｅ ｍａｃｈｉｎｅ）と、
フレームの二進デジットまたは信号ビットを検出し、それらをバイトの形式に配列する手段と、
受け取られたバイトのビットのそれぞれをセーブするレジスタと、
前記フレームの間に受け取られるバイトの数をデコードするための回路と、を備えることを特徴とする非接触スマートカードにおけるデータフレーム検出およびフォーマット回路に関する。
【００１８】
本発明は、非接触スマートカードにより受け取られた信号のデータフレーム検出およびフォーマットを行う方法であって、
（ａ）フレーム開始部分ＳＯＦおよびフレーム終了部分ＥＯＦ信号を検出するステップと、
（ｂ）バイト開始部分ＳＴＡＲＴＢＩＴ信号およびバイト終了部分ＳＴＯＰＢＩＴ信号を検出するステップと、
（ｃ）バイトが獲得されるまで、各バイト開始部分の後、受け取られるビットをカウントするステップと、
（ｄ）前記受け取られるバイトをレジスタの１つに切り換えるためにカウントするステップと、
（ｅ）現在受け取られているフレームにおけるバイトの数を決定するために、少なくとも受け取られる最初のバイトを分析するステップと、
（ｆ）前記フレームにおけるバイトの数をカウントダウンし、且つ、前記フレームにおける全てのバイトが受け取られたことを示すデジット『０』が獲得されるまで、バイトが受け取られるときにデクリメントするようにロードするステップと、を備えることを特徴とする非接触スマートカードにより受け取られた信号のデータフレーム検出およびフォーマットを行う方法にも関する。
【００１９】
本発明の他の特徴および長所は、添付図面を参照して行われる以下の特別な実施例の記載を読んだ後に明瞭になるであろう。
【００２０】
図１、図２ａおよび図２ｂは、再度説明しないが、これらの図は本発明の記載の不可欠な部分を形成する。
【００２１】
本発明は、図２ａにおけるフォーマットに対応して使用されるＩＳＯ標準１４４４３−３の場合において記載されるが、本発明は、他のいかなる標準に従っても使用され得る。
【００２２】
もし、フレームが１バイトだけ備えていると、フォーマットは図３に示されるように、フレーム開始部分ＳＯＦおよびフレーム終了部分ＥＯＦを備える。
【００２３】
単一バイト５０は、開始ビットＳＴＢｉｔによって先導され、また、終了ビットＳＴＯＰＢＩＴによって後続される。
【００２４】
本発明に係る回路は、現在解析されているフレームにおけるバイトの数の認識に基づいており、そのバイト数は、行われる動作によるフレームの最初において与えられ、換言すると、例えば、最初の１、２または３バイトといったフレームの最初のバイトによって与えられる。
【００２５】
本発明に係るデータフレーム検出およびフォーマット回路（図５）は、
状態機械６０と、
状態機械６０に制御信号を供給する回路６２〜７８と、
２つのＣＲＣバイトを除き、バイトが検出されるとフレームにおけるバイトをそれぞれセーブするレジスタ８０１〜８０ｍと、
受け取られるバイトの数（Ｍ＋２）、換言すると、２つのＣＲＣバイトを含むバイト数をデコードするためのデコード回路７８と、を備える。
【００２６】
回路６２は、『ＳＯＦ／ＥＯＦ検出器』と呼ばれ、それはフレーム開始部分ＳＯＦおよびフレーム終了部分ＥＯＦを検出する回路である。
【００２７】
ＳＯＦ／ＥＯＦ検出器は、その入力端子で以下の信号を受け取る。それは、
ＳＤＡシリアル二進信号（図４ａ）、
パワーオンリセット信号であるＰＯＲ信号、
回路６２をフレーム開始検出状態にリセットするＲＳＴＳＯＦ信号、および、
例えば、１０６ＫＨｚの周波数のクロック信号（図４ｃ）であるＣＬＫ１０６信号であり、１０６ＫＨｚは二進データ信号の周波数であり、搬送波周波数Ｆ０は１３．５６ＭＨｚであり、これら２つの周波数の比率は１２８である。
【００２８】
検出回路６２は、状態機械６０の入力端子にそれぞれ与えられるフレーム開始部分ＳＯＦ信号およびフレーム終了部分ＥＯＦ信号を出力する。
【００２９】
回路６４は、『バイト開始部分検出器』と呼ばれ、バイトの開始部分および該バイトの最初の二進デジット『０』を検出する。回路６４は、ＳＤＡ，ＰＯＲおよびＣＬＫ１０６信号、並びに、ＲＳＴＺＥＲＯ信号（それは、状態機械によって出力されるリセット信号である）を、その４つの入力端子で受け取る。回路６４は、ＳＴＡＲＴＢＩＴバイト開始部分信号、および、ＺＥＲＯ信号（図４ｂ）を、その２つの出力端子で出力する。最初のデータが論理レベル『０』に対応するとき、ＺＥＲＯ信号およびＳＴＡＲＴＢＩＴ信号は、８４７ＫＨｚの、すなわち第１のクロックＣＬＫ１０６の周波数よりも約８倍周波数が高い周波数の、第２のクロック信号ＣＫの周期に対応する１．２マイクロ秒の時間の後、論理レベル『１』に変化する。
【００３０】
回路６６は、『エラー検出器』と呼ばれ、ＳＤＡおよびＰＯＲ信号、並びに、状態機械６０によって出力されるＲＳＴＣＲＣ、ＩＢＩＴおよびＣＲＣＶＡＬＩＤ信号を、その５つの入力端子で受け取る。回路６６は、状態機械６０の入力端子に与えられるＣＲＣ信号を、その出力端子で出力する。
【００３１】
回路６８は、『ビットカウンタ』と呼ばれ、ＰＯＲ，ＣＬＫ１０６およびＩＢＩＴ信号、並びに、状態機械６０によって出力されるＲＳＴＢＩＴリセット信号を、その４つの入力端子で受け取る。回路６８は、それぞれが状態機械６０の入力端子に与えられるＢＩＴ信号およびＥＧＴ信号を、その２つの出力端子で出力する。
【００３２】
回路７０は、『レジスタカウンタ』と呼ばれ、バイトにおけるビットを適切なレジスタに切り換えるために、レジスタ８０１〜８０ｍをカウントする回路である。回路７０は、ＰＯＲおよびＣＬＫ１０６信号、ＲＳＴＰＴＲカウンタリセット信号、並びに、カウンタインクリメント信号ＩＮＣＰＴＲを、その４つの入力端子で受け取る。回路７０は、それぞれが状態機械６０の２つの入力端子に与えられるＰＴＲ信号およびＴＩＭＥＯＶＥＲ信号を、その２つの出力端子で出力する。
【００３３】
回路７２は、『バイトカウントダウン部』と呼ばれ、パラレルに登録されたデータ値からカウントダウンする回路である。回路７２の４つの入力端子は、ＰＯＲ信号および他の３つの信号を受け取り、これら３つの信号は、
ＲＳＴＢＹＴＥリセット信号、
ＬＤＢＹＴＥロードデータ値信号、および、
ＤＥＣＢＹＴＥカウントダウン信号である。
【００３４】
回路７２は、状態機械６０の１つの入力端子に与えられるＢＹＴＥ信号を、その第１の出力端子で出力し、また、受け取られるバイトがＣＲＣバイトであることを示すＣＲＣＶＡＬＩＤ信号を、その第２の出力端子で出力する。
【００３５】
回路７４は、『パルスジェネレータ』と呼ばれ、その３つの入力端子の１つに与えられる８４７ＫＨｚのＣＫクロック信号から始まる１０６ＫＨｚのクロック信号ＣＬＫ１０６を、その出力端子で出力する。他の３つの入力端子は、ＰＯＲ信号、ＺＥＲＯ信号（図４ｂ）およびＳＯＦ信号を受け取る。
【００３６】
回路７６は、『バイト終了部分検出器』と呼ばれ、その３つの入力端子は、ＳＤＡ信号、並びに、状態機械６０によって出力されるＳＴＯＰＢＩＴおよびＲＳＴＳＴＯＰ信号を受け取り、状態機械６０の入力端子に与えられるＳＴＯＰ信号を出力する。
【００３７】
回路７８は、『バイト数デコーダ』と呼ばれ、フレームに含まれるバイトの数をデコードする回路である。回路７８は、フレームにおける最初のバイト、または、最初の２バイト、または、最初の３バイトＢＹＴＥ−１，ＢＹＴＥ−２，ＢＹＴＥ−３を、そのフレームに含まれるＤＡＴＡバイト（Ｍ＋２）に変換する。ＤＡＴＡの値は、バイトカウントダウン部７２に登録される。
【００３８】
ｍ個のレジスタ８０１〜８０ｍは、登録されない２つのＣＲＣバイトを除いて、それぞれがフレームの１バイトを登録するように設計され、各レジスタは、４つの入力端子および１つの出力端子バイトＢＹＴＥ−１〜ＢＹＴＥ−ｍを備える。信号ＳＤＡ，ＰＯＲ，ＩＢＩＴおよびＰＴＲ−１〜ＰＴＲ−ｍは、入力端子に与えられる。
【００３９】
図６の状態図は、状態機械６０の状態が或る状態から他の状態に移り変わる様子を示す。
【００４０】
実行される最初の動作がフレーム開始部分、すなわち、ＳＯＦ＝１を検出するためのものであり、それは、状態機械をＳＴＡＴＥ−０（サークル１００）からＳＴＡＴＥ−１（サークル１０１）へ変化させ、そこで、ＳＴＡＲＴＢＩＴ＝１によって合図されるバイト開始部分の検出を待ち続ける。
【００４１】
もし、標準によって定義される所定時間の後、バイト開始部分のビットが検出されないと、信号ＥＧＴ＝１（ここで、ＥＧＴは、『拡張保護時間（Ｅｘｔｒａ Ｇｕａｒｄ Ｔｉｍｅ）』の省略である）は、状態機械をＳＴＳＴＥ−１からＳＴＳＴＥ−０へ変化させ、そこで、回路６２によって出力されるＳＯＦ＝１信号を待ち続ける。
【００４２】
このＳＴＡＴＥ−１において、ＺＥＲＯ信号（図４ｂ）は、ローカル値『０』と等しく、状態機械は、ＳＤＡ＝０（図４ａ）に対応するバイト開始部分ビットを待ち続ける。
【００４３】
もし、バイト開始部分のビットが回路６４によって検出されると、ＺＥＲＯ信号が論理値『１』に変化してこの状態を持続する間に、ＳＴＡＲＴＢＩＴ信号は値『１』に変化する。状態機械６０は、クロックＣＬＫ１０６の次のパルスでＳＴＡＴＥ−２（サークル１０２）に変化する。このＳＴＡＴＥ−２において、ＩＮＣＰＴＲ，ＲＳＴＳＴＯＰおよびＲＳＴＢＩＴ信号は、論理レベル『１』に変化する。ＩＮＣＰＴＲ＝１信号は、ロードされるレジスタ８０を選択するカウンタ７０をインクリメントする。例えば、もし、ＰＴＲ＝１ならば、レジスタ８０１が選択される。
【００４４】
ＲＳＴＢＩＴ＝１信号は、ＲＳＴＳＴＯＰ信号が回路７６を『０』状態に初期化する間に、ビットカウンタ６８を初期化する。次のＣＬＫ１０６パルスは、状態機械を有用なデータを待ち続けるＳＴＡＴＥ−３（サークル１０３）に変化させる。
【００４５】
次のパルスＣＬＫ１０６のとき、データは有効化され、状態機械はＳＴＡＴＥ−４（サークル１０４）に変化する。そして、ＩＢＩＴ信号は論理レベル『１』に変化し、そのＩＢＩＴの立ち上がり部で、ビットカウンタ６８が１ユニットだけインクリメントされ、データはレジスタカウンタ７０の値によって指示されたレジスタ８０に登録される。ＩＢＩＴ信号は、シリアルデータをサンプルする。
【００４６】
ＩＢＩＴ信号の７つの立ち上がり部の後、換言すると、ビットカウンタ６８が値７に到達したとき、信号ＰＴＲ−１によって指示された最初のレジスタは、最初のバイトがレジスタ８０１に登録されるようにして満たされる。
【００４７】
次のパルスＣＬＫ１０６は、状態機械をＳＴＡＴＥ−５（サークル１０５）に変化させる。このＳＴＡＴＥ−５において、停止ビットに対応する第９のビットの値は、ＳＴＯＰＢＩＴ信号の立ち上がり部によってロックされる。もし、ＳＴＯＰ＝０だと、エラーがあると見做されて状態機械はＳＴＡＴＥ−０に戻され、そして、全てのフリップフロップおよび全てのレジスタを再度初期化する。
【００４８】
一般に、フレームに含まれるバイトの数は、フレームの最初の８，１６または２４ビットにより示される。第１の場合、これはＰＴＲ−１（レジスタ８０１）に対応し、第２の場合はＰＴＲ−２（レジスタ８０２）に対応し、そして、第３の場合はＰＴＲ−３（レジスタ８０３）に対応する。
【００４９】
回路７８によって、最初の８，１６または２４ビットの値は、２つのＣＲＣバイトを含むフレームに含まれるバイトの数、換言すると、回路７８のパラレル出力端子のＤＡＴＡコードに変換される。このＤＡＴＡコードは、バイトカウントダウン部７２に登録される。
【００５０】
上述した例において、最初の８ビットの値は、十分である。従って、もし、ＰＴＲ＝１ならば、状態機械は、ＬＯＡＢＹＴＥ＝１信号がＤＡＴＡ値（フレームにおけるバイトの数）をカウントダウン部７２に変化させるようなＳＴＡＴＥ−６（サークル１０６）に変化する。もし、ＰＴＲが『１』に等しくないならば、ＤＡＴＡコードは、カウントダウン部７２にロードされない。
【００５１】
状態機械は、次のＣＬＫ１０６パルスでＳＴＡＴＥ−７に変化する。このＳＴＡＴＥ−７において、カウントダウン部７２は、ＤＥＣＢＹＴＥ＝１信号によって１単位だけデクリメントされ、ビットカウンタ６８は、ＲＳＴＢＩＴ＝１信号によって零にリセットされる。
【００５２】
ＳＴＯＰ値がチェックされ、もし、ＳＴＯＰ＝１ならば、これは最初のバイトが正しく受信されたことを意味し、また、もし、ＳＴＯＰ＝０ならば、これはエラーが有ってエラー信号が適用によって発生されまたは発生されないことを意味する。もし、ＢＹＴＥ信号が『０』に等しくないならば、状態機械はＳＴＡＴＥ−１に戻って新たなＳＴＡＲＴＢＩＴおよびＮＥＷＢＹＴＥ信号に対応する次のバイトを待つことになる。
【００５３】
フレームからのバイトを実行し、それをレジスタ８０１〜８０ｍに登録するための動作は、フレームの全てのバイトが受け取られたことを意味するＢＹＴＥ＝０信号が得られるまで継続する。ＢＹＴＥ信号が２に等しく、それから、１に等しくなるとき、これは次の２バイトがエラー検出コードバイトであることを意味するが、ＣＲＣＶＡＬＩＤ信号は『１』状態に変化する。
【００５４】
受け取られたデータがサンプルされている間に、シリアルデータは、フレームが正しく伝達されたかをチェックするエラー検出器６６に切り換えられる。
【００５５】
もし、ＢＹＴＥ＝０のとき、状態機械はＳＴＡＴＥ−８に変化し、エラー検出器６６の結果がチェックされる。もし、結果が零に等しくないと、エラーが存在し、そして、状態機械は、ＳＴＡＴＥ＝０に戻されて新たなデータフレームを待つことになる。
【００５６】
もし、結果が零に等しいと、伝達エラーは存在せず、そして、状態機械は、フレーム終了部分、換言すると、ＥＯＦ＝１且つＥＧＴ＝１が得られるのを待ち始める。
【００５７】
もし、ＺＥＲＯ＝１且つＥＯＦ＝１のとき、状態機械は、全てのデータはデコードおよび実行が行われるレジスタに在ることを意味するＳＴＡＴＥ−９に変化する。
【００５８】
伝達エラーは、フレーム終了部分で２つのＣＲＣバイトの手段によって検出される。伝達の間中、ＳＯＦ，ＥＯＦ，ＳＴＡＲＴＢＩＴおよびＳＴＯＰＢＩＴを除いて、伝達されるビットでＣＲＣまたはキーがリアルタイムに計算され、そして、フレーム終了部分で追加される。このキーは、発生多項式（ｇｅｎｅｒａｔｉｎｇ ｐｏｌｙｎｏｍｉａｌ）によるメッセージの二進分割（ｂｉｎａｒｙ ｄｉｖｉｓｉｏｎ）のリセットに対応している。
【００５９】
同じ動作は、受信におけるメッセージビットでも実行される。
【００６０】
もし、分割の剰余が零に等しいと、メッセージは、伝達エラーによって影響されないと仮定される。さもなければ、伝達エラーが存在し、受け手は受信データおよびエラーを検出した送り手に対する信号を無視する。
【００６１】
本発明の上述の記載は、非接触スマートカードにより受け取られた信号のデータフレーム検出およびフォーマットを行う方法であって、
（ａ）フレーム開始部分ＳＯＦおよびフレーム終了部分ＥＯＦ信号を検出する６２ステップと、
（ｂ）バイト開始部分ＳＴＡＲＴＢＩＴ信号およびバイト終了部分ＳＴＯＰＢＩＴ信号を検出する６４，７６ステップと、
（ｃ）バイトが獲得されるまで、各バイト開始部分の後、受け取られるビットをカウントする６８ステップと、
（ｄ）前記受け取られるバイトをレジスタ８０の１つに切り換えるためにカウント７０するステップと、
（ｅ）現在受け取られているフレームにおけるバイトの数を決定するために、少なくとも受け取られる最初のバイトを分析する７８ステップと、
（ｆ）前記フレームにおけるバイトの数をカウントダウンし７、且つ、前記フレームにおける全てのバイトが受け取られたことを示すデジット『０』が獲得されるまで、バイトが受け取られるときにデクリメントするようにロードするステップと、を備えることを特徴とする非接触スマートカードにより受け取られた信号のデータフレーム検出およびフォーマットを行う方法、を規定する。
【００６２】
もし、ＩＳＯ標準１４４４３−３および１５６９３−３を使用する非接触スマートカードが用いられると、発生多項式は標準ＩＳＯ／ＩＥＣ１３２３９−Ｂによって示され、それは、特に、
レジスタの初期状態は、１６進コードにおける『ＦＦＦＦ』であり、
フレームに追加される前に、計算されたキーは判定され、そして、
メッセージの分割の剰余およびキーは、１６進コードにおけるＦ０Ｂ８に等しい。
【００６３】
従って、この特別な構成を無視するために、本発明は、本発明がリアルタイムで進むＣＲＣバイトを含むバイトを定義するという事実により可能である、受信でＣＲＣバイトを検出したならば該ＣＲＣバイトを反転することを提案する。
【００６４】
これは、ＳＤＡ信号を、排他的論理和（ＥＸＣＬＵＳＩＶＥ ＯＲ）回路１２０（図８）における２つの入力端子の一方に与え、且つ、他方の入力端子がＣＲＣバイトの受信を示すＣＲＣＶＡＬＩＤ信号を受け取ることによって達成される。排他的論理和回路１２０からの出力における補足のＳＤＡ信号は、エラー検出器６６にＳＤＡ信号の代わりに与えられる。従って、これは、エラー検出器における比較を簡略化する。
【００６５】
非接触スマートカードが選択要求を含む命令に対応するフレームを受け取るとき、カードは読み出しフィールドを示してデコードし、そして、受け取られたアイデンティファイアを、例えば、メモリ１６（図１）に含まれるそれらのシリアル番号と比較する。比較が一致すると、カードは選択されて有効状態（ａｃｔｉｖｅ ｓｔａｔｅ）となり、そして、他の命令を受け取る準備がなされる。
【００６６】
この比較は、２つのレジスタの間で並列に行われ得るものであることが知られており、一方はメモリ１６で読み出されたシリアル番号を含み、他方は受け取られたアイデンティファイアを含んでいる。これは、比較される各デジットで２つのレジスタおよび排他的論理和回路を持つこと、換言すると、多数の回路を使用することになる。
【００６７】
本発明によれば、この比較は、メモリ１６を読み出し、且つ、各ビットを受け取られたアイデンティファイアにおける対応するビットと比較することによって連続して実行されなければならないことが提案される。従って、本発明は、図９における図面に係るシリアル比較器を提案する。
【００６８】
比較器は、３つのＤ型フリップフロップ１３０，１３２および１３４、排他的論理和回路１３６、並びに、論理積（ＡＮＤ）回路１３８を備える（図９）。
【００６９】
フリップフロップ１３０の入力端子Ｄは、フリップフロップ１３２の入力端子Ｄがメモリ１６において直列に読み出されたシリアル番号ＳＮのデジットを受け取る間に、アイデンティファイアＩＤのデジットをそれが受け取られると直ちに受け取る。クロック信号ＣＬＫは、メモリ１６を読み出すために使用される信号に対応しており、２つのフリップフロップのクロック入力端子ＣＫに与えられる。
【００７０】
リセット入力端子Ｒは、該端子は反転されているので、／ＰＯＲ信号を受け取る。各フリップフロップ１３０または１３２の出力端子Ｑは、その出力端子が論理積回路１３８の反転入力端子に接続された排他的論理和回路１３６の入力端子に接続されている。論理積回路１３８の他方の入力端子は、その入力端子Ｄが論理積回路１３８の出力端子に接続されたフリップフロップ１３４の出力端子Ｑに接続されている。
【００７１】
フリップフロップ１３４は、反転入力端子Ｐに与えられる／ＰＯＲ信号によって１状態にされる。
【００７２】
フリップフロップ１３４のクロック入力端子ＣＫは、その状態変化がクロック信号ＣＬＫの立ち下がり部分で生じ、且つ、フリップフロップ１３０および１３２に対するクロックの立ち上がり部分では生じないような端子である。
【００７３】
図９におけるシリアル比較器は、比較される構成が同じときにはフリップフロップ１３４の出力端子Ｑが『０』状態信号を出力し、且つ、比較される構成が異なるときにはフリップフロップ１３４の出力端子Ｑが『１』状態信号を出力するように動作する。
【図面の簡単な説明】
【図１】
非接触スマートカードの簡略化された機能的な図である。
【図２ａ】
１つのＩＳＯ標準により定義されたフレームのフォーマットを示す図である。
【図２ｂ】
他の１つのＩＳＯ標準により定義されたフレームのフォーマットを示す図である。
【図３】
単一バイトを有するフレームを示す図である。
【図４ａ】
データ同期を示す信号のための図である。
【図４ｂ】
データ同期を示す信号のための図である。
【図４ｃ】
データ同期を示す信号のための図である。
【図４ｄ】
データ同期を示す信号のための図である。
【図５】
本発明に係るデータフレーム検出およびフォーマット回路の図である。
【図６】
バイトフレームの検出およびフォーマット動作を順番に配列するための状態機械の状態図を示す図である。
【図７ａ】
或るバイトにおけるビットの検出を示す信号の図である。
【図７ｂ】
或るバイトにおけるビットの検出を示す信号の図である。
【図７ｃ】
或るバイトにおけるビットの検出を示す信号の図である。
【図７ｄ】
或るバイトにおけるビットの検出を示す信号の図である。
【図７ｅ】
或るバイトにおけるビットの検出を示す信号の図である。
【図７ｆ】
或るバイトにおけるビットの検出を示す信号の図である。
【図７ｇ】
或るバイトにおけるビットの検出を示す信号の図である。
【図７ｈ】
或るバイトにおけるビットの検出を示す信号の図である。
【図８】
ＳＤＡ信号の補足信号を獲得するための論理回路の図である。
【図９】
シリアル型の比較回路の図である。
【図１】
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【図２ａ】
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【図２ｂ】
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【図５】
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【図６】
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【国際公開パンフレット】
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【国際調査報告】
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