(57)【要約】第一の期間の間の第一の信号レベル及び第二の期間の間の第二の信号レベルを有する差動バイナリ信号（Ｖｉｎ）を検出するための検出器（１）がもたらされ、検出器（１）は、検出バイナリ信号（Ｖｏｕｔ）、振幅信号（Ｖｃｏｎ）、及びスライスレベル信号に応答してスライスレベルオフセット信号を生成するためオフセット回路（５）を有する。差動バイナリ信号は、第一の期間の間の第一のスライスレベルを使用すると共に第二の期間の間の第二のスライスレベルを使用して検出される。
2006503470.tif 000002
【特許請求の範囲】
【請求項１】
第一の期間の間に第一の信号レベルを有すると共に第二の期間の間に第二の信号レベルを有する差動バイナリ信号を検出するための検出器であって、
−前記バイナリ信号の前記第一の期間と前記第二の期間との両方の振幅を示す振幅信号を生成するための振幅検出回路と、
−前記バイナリ信号にもたらされるべき平均のスライスレベルを示すスライスレベル信号を生成するためのスライスレベル検出回路と、
−前記検出されたバイナリ信号を出力するための出力回路と、
−前記出力されたバイナリ信号、前記スライスレベル信号、及び前記振幅信号に応答してスライスレベルオフセット信号を生成するためオフセット回路と、
−前記スライスレベルオフセット信号に応答して前記バイナリ信号をレベルシフトするための前記出力回路に結合されるレベルシフト回路と
を有し、
前記回路は、前記第一の期間の間に第一のスライスレベルを使用すると共に前記第二の期間の間に第二のスライスレベルを使用して前記差動バイナリ信号を検出するように結合され、全ての前記回路が差動回路である検出器。  
【請求項２】
前記出力回路がリミッタ回路を有する請求項１に記載の検出器。
【請求項３】
前記振幅検出回路に結合される第一の更なるレベルシフト回路及び／又は前記スライスレベル検出回路に結合される第二の更なるレベルシフト回路を更に有する請求項１又は２に記載の検出器。
【請求項４】
前記バイナリ信号を他の回路にもたらすことに先行して前記バイナリ信号を減結合するための減結合回路を更に有する請求項１乃至３の何れか一項に記載の検出器。  
【請求項５】
−検出された差動バイナリ信号を処理するための第一の差動増幅器と、
−スライスレベル信号及びその反転信号を処理するための少なくとも第二の差動増幅器と
を有する請求項１乃至４の何れか一項に記載の検出器における使用のためのオフセット回路。
【請求項６】
前記スライスレベルオフセット信号が最大値及び最小値に制限される請求項５に記載のオフセット回路。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はダイナミックスライスレベル検出器（ｄｙｎａｍｉｃ  ｓｌｉｃｅ  ｌｅｖｅｌ  ｄｅｔｅｃｔｏｒ）に関する。より具体的には本発明は、スライスレベルをダイナミックに（動的に）調整するための回路を備える、バイナリ信号（２進信号（ｂｉｎａｒｙ  ｓｉｇｎａｌ））を検出するための検出器に関する。
【背景技術】
【０００２】
バイナリ信号の二つの信号レベルは通常、“ハイ（ｈｉｇｈ）”及び“ロー（ｌｏｗ）”と称され、それぞれ論理“１”及び“０”と表されてもよい。“ハイ”レベルは例えば＋５Ｖの信号レベルに対応してもよい一方、“ロー”レベルは例えば−５Ｖ又はグランド、すなわち０Ｖの信号レベルに対応してもよい。送信バイナリ信号が再生（ｒｅｃｏｖｅｒ）されるとき、どの信号部分がハイでどの信号部分がローかが決定されなければならない。このために閾値レベルは通常、ハイ信号レベルとロー信号レベルとの間のほぼ中間（ｈａｌｆｗａｙ）にセットされる。当該閾値又は“スライスレベル”を超えるいかなる信号レベルもハイレベルを示すとみなされ、そうでなければ前記信号はローに分類される。
【０００３】
ノイズが存在すると、誤差（エラー）がもたらされる可能性がある。ローレベル信号部分にもたらされるノイズピークは、ハイレベルが誤って検出されるようにするようにスライスレベルを超えてもよく、その逆でもよい。      
【０００４】
米国特許第４，７０７，７４０号公報は、ビデオ信号から同期信号を再生するための同期検出器（ｓｙｎｃ  ｄｅｔｅｃｔｏｒ）を開示している。スライスレベル信号は、ビデオ信号のローレベル（“ｓｙｎｃ  ｔｉｐ”）部分の間、調整される。このためにノイズ検出器はこのローレベル部分の間、平均ノイズを表す出力をもたらす。このノイズ検出器出力は、ローレベル信号部分の間、正のスライスレベルオフセットを生成するために使用され、ハイレベル信号部分の間、同じ大きさの負のオフセットを生成するために使用される。その結果、ハイレベル信号部分の間のスライスレベルオフセットはそれらの部分において実際のノイズ又は信号レベルに基づいていないが推定レベル（ｅｓｔｉｍａｔｅｄ  ｌｅｖｅｌ）に基づいている。これにより検出誤り（ｄｅｔｅｃｔｉｏｎ  ｅｒｒｏｒ）がもたらされ得る。更に従来の装置は差動信号処理（ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｉｎｇ）に適していない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って本発明は、第一の期間の間に第一の信号レベルを有すると共に第二の期間の間に第二の信号レベルを有する差動バイナリ信号を検出するための検出器であって、
−前記バイナリ信号の前記第一の期間と前記第二の期間との両方の振幅を示す振幅信号を生成するための振幅検出回路と、
−前記バイナリ信号にもたらされるべき平均のスライスレベルを示すスライスレベル信号を生成するためのスライスレベル検出回路と、
−前記検出されたバイナリ信号を出力するための出力回路と、
−前記出力されたバイナリ信号、前記スライスレベル信号、及び前記振幅信号に応答してスライスレベルオフセット信号を生成するためオフセット回路と、
−前記スライスレベルオフセット信号に応答して前記バイナリ信号をレベルシフトするための前記出力回路に結合されるレベルシフト回路と
を有し、
前記回路は、前記第一の期間の間に第一のスライスレベルを使用すると共に前記第二の期間の間に第二のスライスレベルを使用して前記差動バイナリ信号を検出するように結合され、全ての前記回路が差動回路である検出器を提供する。
【課題を解決するための手段】
【０００６】
第一の信号レベルと第二の信号レベルとの両方の振幅信号を使用することによって、両方のレベルにおいて実際のノイズ及び信号レベルを反映し、それ故にスライスレベルのオフセットをより正確に決定するスライスレベルオフセット信号が生成される。これにより今度は検出誤りの数が低減される。
【０００７】
差動スライスレベル検出回路、差動振幅検出回路、差動出力回路、差動オフセット回路、及び差動レベルシフト回路のような差動回路を使用することによって、下までずっと差動信号を処理することが可能になる。
【０００８】
有利なことに本発明の検出器は振幅検出回路に結合される第一の更なるレベルシフト回路及び／又はスライスレベル検出回路に結合される第二の更なるレベルシフト回路を更に有していてもよい。
【０００９】
好ましくは検出器は、バイナリ信号が他の回路にもたらされることに先行してバイナリ信号を減結合するための減結合回路（デカップリング回路（ｄｅｃｏｕｐｌｉｎｇ  ｃｉｒｃｕｉｔ））を更に有する。このような減結合回路は、各々の入力端子に直列に接続される単一のコンデンサから構成されていてもよい。
【００１０】
本発明は、
−検出された差動バイナリ信号を処理するための第一の差動増幅器と、
−スライスレベル信号及びその反転信号を処理するための少なくとも第二の差動増幅器と
を有する、検出器における使用のためのオフセット回路も提供する。
【００１１】
更なる差動増幅器又は非差動増幅器がオフセット回路にもたらされてもよい。信号レベルの高速変化を可能にするために増幅器がバイポーラＮＰＮトランジスタを有することは好ましい。
【００１２】
本発明は以下添付図面に記載の実施例に関して更に説明されるであろう。      
【発明を実施するための最良の形態】
【００１３】
図１において限定されない例によってのみ示される検出器１は、相互に逆相成分（ａｎｔｉ−ｐｈａｓｅ  ｃｏｍｐｏｎｅｎｔ）でＩ及びＱを有するバイナリ信号Ｖｉｎを受信するための入力端子１０を有する。第一、第二、及び第三のレベルシフト回路６、７及び８が減結合コンデンサを介して入力端子１０に接続される。第一、第二、及び第三のレベルシフト回路６、７、及び８の出力部は、バイナリ信号の振幅を示す振幅信号を生成するための振幅検出回路２、バイナリ振幅にもたらされるべき平均のスライスレベルを示すスライスレベル信号を生成するためのスライスレベル検出回路３、及び検出されたバイナリ信号を出力するための出力端子１１に結合される出力回路４にそれぞれ結合される。出力回路４は示されている実施例においてリミッタ回路（ｌｉｍｉｔｅｒ  ｃｉｒｃｕｉｔ）によって構成される。
【００１４】
本発明によれば、検出されたバイナリ信号、振幅信号、及びスライスレベル信号に応答してスライスレベルオフセット信号を生成するためのオフセット回路５がもたらされる。このために、振幅検出回路２とスライスレベル回路３との出力部は、出力回路（リミッタ）４の出力部と同様、オフセット回路５に結合される。これによりオフセット回路５は、検出されたバイナリ信号を考慮すると共にそれ故に信号周期に従って変化してもよいスライスレベルオフセット信号を生成し得る。すなわちスライスレベルは好ましくは、信号レベルがハイのとき下げられ、信号レベルがローのとき上げられる。このことは、スライスレベルオフセット信号に応答してバイナリ信号をレベルシフトすると共にそれ故に信号レベルに対してスライスレベルにオフセットをもたらすレベルシフト回路６によってもたらされる。
【００１５】
図２の実施例において、全ての前記回路２、３、４、５、及び６は差動回路として実現される。すなわち当該回路は差動信号を処理し得る。抵抗Ｒ１乃至Ｒ４は、当該抵抗Ｒ１乃至Ｒ４を介する電流を制御している関連するトランジスタＴ１乃至Ｔ２０と共に、破線によって囲われているレベルシフト回路６、７、及び８を構成する。理解され得るように、第一及び第二の差動増幅器を構成するトランジスタＴ１乃至Ｔ８及びＴ９乃至Ｔ１６はこのために使用される。
【００１６】
ＮＰＮバイポーラトランジスタＴ１乃至Ｔ８は、第一の差動増幅器を構成するレベルシフト回路６（図１）を形成する。トランジスタＴ１、Ｔ３、Ｔ５、及びＴ７のエミッタは第一のエミッタ接続点２０に接続される。同様にトランジスタＴ２、Ｔ４、Ｔ６、及びＴ８のエミッタは第二のエミッタ接続点２１に接続される。トランジスタＴ１、Ｔ２、Ｔ７、及びＴ８のベースは互いに接続され、第一のベース接続点２２に接続される。トランジスタＴ３、Ｔ４、Ｔ５、及びＴ６のベースは互いに接続され、第二のベース接続点２３に接続される。トランジスタＴ１のコレクタはトランジスタＴ４のコレクタに結合され、減結合コンデンサ９によって前記回路の入力端子Ｑに結合される。トランジスタＴ２のコレクタはトランジスタＴ３のコレクタに接続され、減結合コンデンサ９によって前記回路の入力端子Ｉに接続される。トランジスタＴ５のコレクタはトランジスタＴ８のコレクタに接続されると共に抵抗Ｒ１の第一の端部に接続され、抵抗Ｒ１の第二の端部はトランジスタＴ１及びＴ４のコレクタに接続される。トランジスタＴ６及びＴ７のコレクタは第二の抵抗Ｒ２の端部に接続され、抵抗Ｒ２の他の端部はトランジスタＴ２及びＴ３のコレクタに接続される。
【００１７】
バイポーラトランジスタＴ９乃至Ｔ１６は、第二の差動増幅器を構成するレベルシフト回路８（図１）を実現する。トランジスタＴ９及びＴ１２は、それらのエミッタ電流が、トランジスタＴ１０、Ｔ１１、Ｔ１３、Ｔ１４、及びＴ１５の何れか一つのエミッタ電流のほぼ４倍の大きさになるように構成される。
【００１８】
トランジスタＴ９、Ｔ１１、Ｔ１３、及びＴ１５のベースは第三のベース接続点２４に接続される。トランジスタＴ１０、Ｔ１２、Ｔ１４、及びＴ１６のベースは第四のベース接続点２５に接続される。トランジスタＴ９及びＴ１０のエミッタは第三のエミッタ接続点２６に接続される。トランジスタＴ１１及びＴ１２のエミッタは第四のエミッタ接続点２７に接続される。トランジスタＴ１３及びＴ１４のエミッタは第四のエミッタ接続点２８に接続され、トランジスタＴ１５及びＴ１６のエミッタは第六のエミッタ接続点２９に接続される。トランジスタＴ９及びＴ１２のコレクタは第二のエミッタ接続点２１に結合され、トランジスタＴ１０及びＴ１１のコレクタは第一のエミッタ接続点２０に結合される。トランジスタＴ１３のコレクタは抵抗Ｒ１に、トランジスタＴ５及びＴ８のコレクタが接続される抵抗Ｒ１の端部で接続される。トランジスタＴ１４のコレクタは抵抗Ｒ２に、トランジスタＴ６及びＴ７が自身のコレクタで接続される抵抗Ｒ２の端部で接続される。
【００１９】
トランジスタＴ１５のコレクタは抵抗Ｒ３の端部に接続され、抵抗Ｒ３の他の端部は、減結合コンデンサ９を介して入力端子Ｉに接続される。トランジスタＴ１６のコレクタは抵抗Ｒ４の端部に接続され、抵抗Ｒ４の他の端部は、自身の関連する減結合コンデンサ９を介して入力端子Ｑに接続される。
【００２０】
バイポーラＮＰＮトランジスタＴ１７乃至Ｔ２０が、図１のレベルシフト回路７を形成する。短い水平線によって示されているようにトランジスタＴ１７乃至Ｔ２０のエミッタは信号グランドに接続される。トランジスタＴ１７乃至Ｔ２０のベースは第五のベース接続点３０に接続される。トランジスタＴ１７のコレクタは第四のエミッタ接続点２７に接続される。トランジスタＴ１８のコレクタは第三のエミッタ接続点２６に接続される。トランジスタＴ１９のコレクタは第五のエミッタ接続点２８に接続され、トランジスタＴ２０のコレクタは第六のエミッタ接続点２９に接続される。振幅検出回路２の出力部は第五のベース接続点３０に結合される。振幅検出回路２の入力部は、各々の減結合コンデンサ９を介して入力端子Ｉ及びＱに結合される。
【００２１】
スライスレベル検出回路３の入力部は、トランジスタＴ１５及びＴ１６のコレクタにそれぞれ接続され、スライスレベル検出回路３の出力部は、第三のベース接続点２４及び第四のベース接続点２５にそれぞれ接続される。
【００２２】
出力回路４の出力部は、第一のベース接続点２２及び第二のベース接続点２３にそれぞれ結合される。出力回路４の出力部は抵抗Ｒ１及びＲ２に、トランジスタＴ４、Ｔ６、及びＴ１４のコレクタ並びにトランジスタＴ３、Ｔ５、Ｔ８、及びＴ１３のコレクタにそれぞれ接続される当該抵抗Ｒ１及びＲ２の端部でそれぞれ結合される。
【００２３】
図２に示されているように、出力端子１１における出力回路４の出力信号はＶｏｕｔとして示されている。
【００２４】
図２に示されているように、振幅検出回路２によって出力される振幅信号Ｖｃｏｎは、トランジスタＴ１７乃至Ｔ２０を介して検出回路を通じて流れる電流全体を制御する一方、スライスレベル検出回路３によって出力されるスライスレベル信号（その反転信号と共に）はトランジスタＴ９乃至Ｔ１６を通じてレベルシフトを調整する。出力回路又はリミッタ４の検出信号出力により、トランジスタＴ１乃至Ｔ８によるスライスレベルオフセットに等しい最終的なレベルシフトがもたらされる。
【００２５】
レベルシフト回路の電流入力部Ｉは、インピダンスＺの５０Ωに結合される。入力信号Ｖｉｎは、振幅検出回路２によってセットされるコモンモード（ｃｏｍｍｏｎ  ｍｏｄｅ）レベルで差動になる。このコモンモードレベルによって、入力振幅と関係のある全てのパラメータがセットされる。すなわち差動入力電流Ｉｅ及びＩｆは
Ｉｅ＝Ｉｆ＝（Ｉａ＋Ｉｂ＋Ｉｃ＋Ｉｄ）／２
のようにセットされる。ここで
Ｉａ、Ｉｂ、Ｉｃ、及びＩｄは、それぞれトランジスタＴ２０、Ｔ１９、Ｔ１７、及びＴ１８のコレクタ電流である。
【００２６】
電流Ｉａ、Ｉｂ、Ｉｃ、及びＩｄがそれぞれ値Ｉを有して等しくなる場合、５０Ωインピダンス、すなわち好ましい実施例における抵抗を通じて流れる電流はそれぞれほぼ２＊Ｉになる。
【００２７】
抵抗Ｒ１乃至Ｒ４は、値Ｒを有して等しくなるように選択される。５０ΩインピダンスＺと値Ｒとの間の関係は最大スライスレベルを決定する。
【００２８】
第二の差動増幅器における電流の４：１及び１：４の関係（すなわちエミッタ電流とエミッタ基板表面との関係）によって、スタティック（静的）オフセット（ｓｔａｔｉｃ  ｏｆｆｓｅｔ）がもたらされ得る。このことは図３に関して更に説明されるであろう。
【００２９】
図３に示されているバイナリ信号Ｔは二つの信号レベル、すなわち第一の期間の間の（論理“１”と表されてもよい）ハイ信号レベル及び第二の期間の間の（論理“０”と表されてもよい）ロー信号レベルを有する。両方の信号レベルはノイズによってくずされる。示されている例において、第一の期間の間のノイズレベルは第二の期間の間のノイズレベルよりも高くなる。しかしながらこのことは本発明にとって本質的なことではない。スライスレベルは、ハイレベルが第一の期間の間に検出され、ローレベルが第二の期間の間に検出されるように選択されるべきである。理解され得るように、基本又は平均スライスレベルａはゼロ信号レベルｂよりも低くセットされる。更にスライスレベルは、オフセットスライスレベルｃ及びｄをそれぞれもたらすように、第一の期間の間（本実施例における判定（ｄｅｃｉｓｉｏｎ）“１”）、より低くセットされ、第二の期間の間（本実施例における判定“０”）、より高くセットされる。最小値及び最大値がこれらのオフセットスライスレベルに対してセットされる。図３に示されている例において、最小値ｍｉｎは第一の期間のオフセットスライスレベルｃに一致する一方、最大値ｍａｘは第二の期間のオフセットスライスレベルｄを超える。オフセットがゼロになる場合、基本スライスレベルａがもたらされる。
【００３０】
本発明の検出器は、光リンク（ｏｐｔｉｃａｌ  ｌｉｎｋ）におけるリミッタ及びトランスインピダンス（インピダンス変換）増幅器（ｔｒａｎｓｉｍｐｅｄａｎｃｅ  ａｍｐｌｉｆｉｅｒ）における使用に特に適している。
【００３１】
本発明が上記実施例に限定されず、多くの変形例及び追加例が、請求項に記載の本発明の範囲を逸脱することなくもたらされてもよいことは当業者によって理解されるであろう。      
【図面の簡単な説明】
【００３２】
【図１】本発明の検出器のブロック図を概略的に示す。
【図２】本発明の検出器の好ましい実施例を概略的に示す。
【図３】図１の検出器における様々な信号レベルの例を概略的に示す。
【図１】
2006503470.tif 000003
【図２】
2006503470.tif 000004
【図３】
2006503470.tif 000005
【国際調査報告】
2006503470.tif 000006
2006503470.tif 000007
2006503470.tif 000008