(57)【要約】データコンバータは、例えばＤ級パワーアンプを駆動する離散時間シグマデルタ変調器を有する。前記シグマデルタ変調器のローパスフィルタは、当該データコンバータの出力部に供給される増加された群をなすパルスを得るために、該シグマデルタ変調器の発振周波数（リミットサイクル）を低下させるように適切に位置決めされた極を付加することによって、変更されることができる。
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【特許請求の範囲】
【請求項１】
特定のサンプリング周波数で動作するシグマデルタ変調器を有するデータコンバータであって、前記シグマデルタ変調器は、フィードバックループ内に、コンパレータと、離散時間ローパスフィルタと、量子化器とを、この順に有し、前記コンパレータは前記量子化器の出力を、変換されるべき入力信号と比較する、データコンバータにおいて、前記シグマデルタ変調器のアイドル発振周波数を低下させるように、前記離散時間ローパスフィルタが、前記サンプリング周波数の少なくとも４分の１未満である周波数において、正の群遅延を有する１８０°位相遅延を持つことを特徴とする、データコンバータ。
【請求項２】
前記離散時間ローパスフィルタの伝達関数が、自身の複素ｚ平面において、該平面の単位円の点（１；０）に又はこの近傍における複数の極と、前記シグマデルタ変調器のアイドル発振周波数を低下させる、該平面の正の実軸上の０．２０と０．９２との間の値における付加的な極とを有することを特徴とする、請求項1に記載のデータコンバータ。
【請求項３】
前記離散時間ローパスフィルタの前記伝達関数が、前記離散時間ローパスフィルタの零点の数を少なくとも２つ上回る複数の極を有する、請求項２に記載のデータコンバータ。
【請求項４】
前記離散時間ローパスフィルタは、縦続の積分器と、係数器を介して前記積分器の出力を総和して前記離散時間ローパスフィルタの出力とする総和手段と、前記複素ｚ平面の実軸上の前記付加的な極を生じる、前記縦続の積分器の一番目のものと直列に位置決めされている１次のローパスフィルタ部とを有することを特徴とする、請求項３に記載のデータコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特定のサンプリング周波数で動作するシグマデルタ変調器を有するデータコンバータであって、該シグマデルタ変調器は、フィードバックループ内に、コンパレータと、離散時間ローパスフィルタと、量子化器とを、この順に有し、該コンパレータは、該量子化器の出力を、変換されるべき入力信号と比較する、データコンバータに関する。
【背景技術】
【０００２】
前記データコンバータは、A.J. Margrath and M.B. Sandler の論文“Digital Power Amplification Using Sigma-Delta Modulation and Bit Flipping”（J. Audio Engineering Society, Vol. 45, No 6, pp 476-487, June 1997）から知られている。
【０００３】
本発明は、排他的にではないが、特に、スイッチングパワーアンプ（Ｄ級アンプ）の駆動に関して興味深いものである。これらのアンプは、例えば、モータドライバ、サプライレギュレータ及びオーディオアンプにおいて使用されている。従来型のＤ級アンプは、アナログパルス幅変調器を使用している。しかしながら、今日、信号は、しばしば、デジタル領域において利用可能であり処理されているので、デジタルパルス幅変調器が必要である。しかし、問題は、信号振幅の、比例した幅を有するパルスへの直接変換が行われる、デジタルパルス幅変調器が、サンプラに起因する著しい信号の歪みを被ることである。非常に高いサンプリング周波数を使用することにより、この歪みを軽減することが可能であるが、これは、非常に複雑で高価な回路が必要であるという欠点を有する。
【０００４】
上述の論文による解決策は、デジタルＰＣＭ入力信号を、シグマデルタ変調器によって、パルス密度変調された信号に変換することである。続いて、前記シグマデルタ変調器の出力パルスは、１ビットＤ／Ａコンバータとして動作する前記パワーアンプをスイッチングするのに使用され、該パワーアンプの出力は、全体的に又は部分的に該パワーアンプの負荷によって構成されているローパスフィルタリング手段に供給される。しかしながら、従来型のシグマデルタ変調器に関する問題は、前記パルス密度変調された信号が、パルス幅変調された信号よりも非常に高いスイッチング周波数を有することにある。このことは、Ｄ級アンプにおける電力損失がスイッチングフランクの数に比例して増大するので、特に電力変換器におけるこれらの利便性を制限する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述の論文においては、分離したコントローラを該シグマデルタ変調器の周りに使用し、低周波数のパルスパターンを発生するように強制する方法が提案されている。この方法は、「ビットフリッピング」と呼ばれており、これは、非常に有力な結果を生じるが、回路の複雑度が増加される欠点を有する。
【０００６】
本発明は、前記論文の解決策よりも非常に低い回路の複雑度を用いると同時に、これらのパルスパターンの平均長の選択に高い柔軟性を有して、前記シグマデルタ変調器に低周波数のパルスパターンを発生するように強制することを目的とする。
【課題を解決するための手段】
【０００７】
従って、本発明によるデータコンバータは、前記シグマデルタ変調器のアイドル発振周波数を減少するように、前記離散時間ローパスフィルタが、前記サンプリング周波数（ｆＳ）の少なくとも４分の１よりも低い周波数における正の群遅延による１８０°位相遅延を有することを特徴とする。
【０００８】
前記群遅延は、通常、位相対周波数特性の勾配の負数として規定される。従って、これは、本発明によれば、前記位相対周波数特性が、増加する周波数に対して、サンプリング周波数（ｆｓ）の少なくとも４分の１よりも低い周波数において、１８０°レベルを下向きに通過することを意味する。
【０００９】
理論的には、各シグマデルタ変調器は、発振パターン（しばしば「リミットサイクル」と呼ばれる）を発生する。コンパレータが後続している単一の積分器を有するアナログシグマデルタ変調器は、理論的には、無限大の周波数で発振し始め、平均出力信号は、入力信号に等しくなる。零入力信号を有する等価なデジタルシグマデルタ変調器は、前記離散時間積分器の固有時間遅延のために、前記サンプリング周波数の半分の周りで発振し始める。本発明の背後にある発想は、前記離散時間ローパスフィルタを適切に設計（ｄｉｍｅｎｓｉｏｎｉｎｇ）することにより、前記シグマデルタ変調器は、「ビットフリッピング」を有さずに、従来技術のシグマデルタ変調器による場合よりも実質的に低い周波数で発振するように強制されることができること、及びこの発振周波数の低下によって、該シグマデルタ変調器の出力における広いパルスパターンと、これに対応しての少ないスイッチングフランクとを生じることにある。
【００１０】
例えば、音声信号用のシグマデルタ変調器であって、２５６ｘ４４．１ＫＨｚのサンプリングレートｆｓに最初にアップサンプリングされる４４．１ＫＨｚの標準ＣＤ音声サンプリングレートによる音声信号用のシグマデルタ変調器において、平均発振周波数は、ｆS／２＝１２８ｘ４４．１ＫＨｚから、約８ｘ４４．１ＫＨｚ、即ち１６分の１に減少されることができる。本出願において後述される実施例は、これらの周波数の数値に基づいている。
【００１１】
本発明によるデータコンバータの最も重要な利点は、特に、当該コンバータがＤ級パワーアンプを駆動するのに使用される場合にエネルギー散逸の対応する減少を伴う、非常に低いスイッチング周波数である。更に、前記低いスイッチング周波数よって、本発明のデータコンバータは、１ビットコンバータに関連する最も重要な問題、即ちシンボル間干渉（ＩＳＩ）及びクロックジッタに対する感度を低下される。前記パルスの平均幅は、従来技術の１ビットコンバータの場合よりも非常に大きく、従って、スイッチングの瞬間における差分による前記パルス幅の相対的な差異は、より小さい。更に、提案されているデータコンバータの前記スイッチング周波数は、従来型のデータコンバータのスイッチング周波数よりも安定である、即ち入力信号に、より依存しない。従って、本発明のデータコンバータの後ろのアナログバックエンドは、より少ない高調波歪み（ｈａｒｍｏｎｉｃ  ｄｉｓｔｏｒｔｉｏｎ）を発生する。本発明によれば、ほとんどのスイッチング誤りが、ノイズフロアの増大と、まして前記高調波歪みの増大とを生じる。
【００１２】
本発明によるデータコンバータの好適実施例は、前記離散時間ローパスフィルタの伝達関数が、自身の複素ｚ平面において、該平面の単位円の点（１；０）又はこの近傍における複数の極と、当該シグマデルタ変調器のアイドル発振周波数を減少する、該平面の正の実軸上の０．２０と０．９２との間の値における付加的な極とを有することを特徴とする。前記複数の極は、例えば、バタワース（Ｂｕｔｔｅｒｗｏｒｔｈ）又はチェビシェフ（Ｃｈｅｂｙｓｈｅｖ）特性、及び十分に急峻な減衰（ｒｏｌｌ  ｏｆｆ）を有する適切な低周波数通過帯域が得られるように、既知の態様で位置決めされることができる。これらの極は、変換されるべき前記信号のベースバンドに、主に作用し、ノイズ・シェーピング、即ち該ベースバンド内のノイズ電力の減少に、実質的に寄与する。前記実軸上の付加的な極は、高周波数帯域内に主に作用し、前記ループが発振する平均周波数、即ち前記パルスパターンの平均長を決定する。後述する例において、この極は、前記複素ｚ平面の点（０．８８；０）に位置決めされる。前記付加的な極を、点（１；０）から更に離して位置決めすると、前記発振周波数を増加させる、即ち、該付加的な極が、点（１；０）から離れているほど、前記パルスパターンに対する該極による影響は小さくなる。前記発振周波数を更に減少することが望まれる場合、前記極は、点（１；０）の近傍に位置決めされるべきであるが、約０．９２を超えるこれ以上のシフトは、該極を、あまりにも点（１；０）の近傍に動かし、該極の前記発振パターンに対するいかなる制御も失わせる。
【００１３】
好ましくは、本発明のＤＡコンバータは、前記離散時間ローパスフィルタの伝達関数が、前記離散時間ローパスフィルタの零点の数を、少なくとも２つだけ上回る複数の極を持つことを、更に特徴とする。通常、デジタルシグマデルタ変調器において、極の数は零点の数を１つだけ上回るので、このことは、前記付加的な極が、付加的な零点の導入なしに、導入されることを意味する。前記零点の位置は、当該シグマデルタ変調器の安定性の必要条件とノイズ・シェーピングの必要条件との間の折衷であって、この折衷は、低周波数における高次の特性に、中間周波数における１次の特性が続く場合に、最良に保持される。前記付加的な零点の導入なしに、前記付加的な極を付加することにより、前記中間周波数よりも高いの周波数領域において２次の特性が得られると同時に、前記中間周波数に対する前記１次の特性は、保持される。しかしながら、いくつかの場合において、付加的な零点を前記実軸上のどこかに配し、前記フィルタの位相特性を変更し、これにより、前記ノイズ・シェーピングの特性を著しく変化させずに前記発振周波数を変更することが可能である。
【００１４】
本発明による適切なデータコンバータは、当該離散時間ローパスフィルタが、縦続の積分器と、該積分器の出力を、係数器を介して総和して該離散時間ローパスフィルタの出力とする総和手段と、前記縦続の積分器の一番目のものと直列に配される１次のローパスフィルタ部であって、前記複素ｚ平面の実軸上に前記付加的な極を生じる１次ローパスフィルタ部とを有することを特徴とすることができる。前記ローパスフィルタ部は、前記一番目の前記積分器の前又は後のいずれかに配置されることができるが、前記零点の付加が回避されるべきである場合、前記総和手段への第１タップの前に配置されることができる。代替的には、前記ローパスフィルタ部は、前記総和手段の出力部に配置されることができることに、留意されたい。本発明の範囲から逸脱することなしに、前記零点のいくつか又は全てが、前記量子化器の出力を、前記離散時間ローパスフィルタ内の１つ以上の箇所にフィードバックすることによって、作成されることができることにも留意されたい。
【００１５】
本発明のデータコンバータは、例えば、デジタルＰＣＭデータの、単一ビットデジタルデータへの変換に限定されるものではなく、アナログデータを単一ビットデジタルデータに変換するように配されることもできることに、更に留意されたい。前記コンバータは、例えば、前記量子化器の出力を、（アナログ）コンパレータに利用するためのアナログパルスに変換する単一ビットＤ／Ａコンバータと、前記コンパレータのアナログ出力をサンプリングし、得られたアナログサンプルを前記離散時間ローパスフィルタに供給するサンプラとを有することができる。
【発明を実施するための最良の形態】
【００１６】
本発明は、添付図面を参照して、以下に更に記載されるであろう。
【００１７】
図１のデータコンバータは、デジタルＰＣＭ信号のようなデジタル入力信号Ｕを、単純な減算器であり得るコンパレータＧを介して、自身の入力端子において受信するデジタルローパスフィルタＦＤを有する。デジタルローパスフィルタＦＤの出力信号Ｖは、１ビット量子化器Ｑにおいて量子化され、該量子化器Ｑの出力Ｗは、コンパレータＧにフィードバックされる。従って、前記コンパレータは、入力信号Ｕから、前記量子化器の出力Ｗを減算し、差分信号Ｕ−Ｗが、デジタルローパスフィルタＦＤに通過され、この差分信号Ｕ−Ｗの低周波数成分が、該量子化器に供給される。前記量子化器の出力は、単一ビットパルスの並びであって、基準値に対して、＋１又は−１のいずれかの値をとることができる。コンパレータＧ、デジタルローパスフィルタＦＤ、及び量子化器Ｑの構造は、離散時間シグマデルタ変調器を構成し、該離散時間シグマデルタ変調器は、ＰＣＭ入力信号の値とパルスＷの前記低周波数成分との間の差分を、できるだけ小さく保つ。従って、前記入力信号の値が増加する場合は、前記量子化器の出力における＋１パルスの数が増加し、−１パルスの数が減少する。同様に、前記入力信号の値が減少する場合は、前記量子化器の出力における＋１パルスの数が減少し、−１パルスの数が増加する。前記シグマデルタ変調器のデジタル入力信号Ｕがビットを有し、これらの値が該ビット（即ち、より重要なビット及びより重要でないビット）の位置に依存している場合、デジタル出力パルスＷの全ては、同一の重要度を持つ。前記デジタル入力信号とは対照的に、当該シグマデルタ変調器のデジタル出力信号は、アナログ信号成分とほぼ一致する低周波数成分を有し、このアナログ信号成分は、アナログローパスフィルタが後続する適切な単一ビットＤＡコンバータによって、復元されることができる。実際には、前記単一ビットＤＡコンバータは、スイッチングされるパワーアンプ（Ｄ級アンプ）を含むことができ、前記アナログローパスフィルタは、１つ以上のスピーカを有することができる。
【００１８】
前記シグマデルタ変調器の出力信号Ｗの全電力は、前記ベースバンド信号の電力よりも実質的に高く、前記信号の帯域の外側の一定の周波数帯域は、残りの出力電力（ノイズ電力）を分散するのに使用されるべきである。このノイズ電力を、残りの周波数帯域に十分に整形（ｓｈａｐｅ）するために、当該シグマデルタ変調器の前記デジタルローパスフィルタは、十分に高次のものであらなくてはならない。図１の配置において、デジタルローパスフィルタＦＤは、６つの積分器Ｉ１ないしＩ６を縦続に有する。前記積分器のそれぞれは、ｚ変換１／（ｚ−１）を有する。積分器Ｉ1及びＩ２のそれぞれは、複素ｚ平面の単位円上の点（１；０）に極を持つ。積分器Ｉ３及びＩ４も、点（１；０）に２つの極を持つが、積分器Ｉ4の出力は、乗算器Ａ１を介して、減算器Ｓ１によって積分器Ｉ３の入力から減算され、この手段は、点（１；±ｓｑｒｔ（Ａ１））における共役な極を得るように、前記２つの極のうちの一方を上方へシフトさせ、前記２つの極のうちの他方を下方へシフトさせる。同様に、積分器Ｉ５及びＩ６は、点（１；±ｓｑｒｔ（Ａ２））に２つの共役な極を作成するように、乗算器Ａ２と、該積分器Ｉ５への入力リードにおける減算器Ｓ２とを有する。
【００１９】
６つの積分器Ｉ１ないしＩ６の出力部は、係数器Ｃ１ないしＣ６にそれぞれ接続されており、これらの係数器の出力は、総和器ＡＤにおいて総和され、デジタルローパスフィルタＦＤの出力Ｖとなる。よく知られているように、この構造は、デジタルローパスフィルタの伝達関数における複数の零点を作成する。図１における６つの前記係数器は、５つの零点を作成し、複素ｚ平面におけるこれらの位置は、係数Ｃ１ないしＣ６の相応な選択によって、選択されることができる。前記６つの極は、複素ｚ平面の点（１；０）上又はこの非常に近くにあり、これらが通過帯域全体に渡る十分な信号対ノイズ比と、該通過帯域よりも上における前記伝達特性の十分に急峻なエッジとを保証するように、分散される。前記５つの零点は、高い入力信号値における最適な安定性と、より高い周波数帯域におけるサンプリングノイズの最適な整形とを得るように、位置される。
【００２０】
図１の配置は、更に、デジタルローパスフィルタＦＤの前記入力端子と積分器Ｉ１との間に位置決めされたローパスフィルタ部Ｌを有する。ローパスフィルタ部Ｌは、伝達関数１／（ｚ−Ｂ）を有し、例えば、サンプリング遅延が後続する加算器によって実施されることができ、該遅延の出力は、係数Ｂを有する乗算器を介して、該加算器にフィードバックされる。出力が１−Ｂ倍にされ、次いで自身の入力から減算される積分器も、これを実施することができる。ローパスフィルタ部Ｌは、複素ｚ平面の水平軸上の付加的な極を、位置（Ｂ；０）に生成する。前記ローパスフィルタ部Ｌは、積分器Ｉ１に後置されることもできるが、好ましくは、ローパスフィルタ部Ｌが付加的な零点を作成しないように、係数器Ｃ１のタップに前置される。ローパスフィルタ部Ｌによって、ローパスフィルタＦＤは、７つの極と５つの零点とを有する７次のものである。実際に試験された配置の前記極及び零点の位置が、以下の表に記載されている。
【数１】
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【００２１】
積分器Ｉ３、Ｉ４と係数Ａ１＝０．０００１１４４９を有する乗算器Ａ１とは、２つの共役な極３及び４を作成する。同様に、積分器Ｉ５、Ｉ６と、係数Ａ２＝０．００００５６２５を有する乗算器Ａ２とは、２つの共役な極５及び６を作成する。極１及び２は、積分器Ｉ１及びＩ２それぞれによって作成され、極７は、Ｂ＝０．８８を有するローパスフィルタ部Ｌによって作成される。極１ないし６は、全て、複素ｚ平面の点（１；０）に又はこの近傍に位置されていることがわかる。このことは、これら６つの極は、主な影響を、０．０１＊ｆｓ／２より低い周波数、即ち音声ベースバンドの周波数及びこれに近い周波数に対して持っていることを意味する。このことと対比して、前記付加的な極７は、前記点（１；０）から更に大きく離れて位置されているので、該極の影響は、主に、０．０１＊ｆｓ／２から１＊ｆｓ／２までの周波数に対するものである。ｆｓ＝２５６＊４４．１ＫＨｚの場合、前記６つの極は、主に、５６．５ＫＨｚ未満において作用する一方、前記極７は、主に、５６．５ＫＨｚと５６５０ＫＨｚとの間の周波数領域に作用する。前記５つの零点は、前記ノイズ・シェーピングを改善するように、前記点（１；０）から出来る限り離して位置されるのが好ましいが、これは、前記安定性の必要条件によって制限される。上述の例において、前記零点は、高次（６次）の伝達と低次（１次）の伝達との間の遷移点が約８０ＫＨｚであるように、位置される。
【００２２】
上述の、極２ないし６、及び零点１ないし５の位置から、係数Ｃ１ないしＣ６が計算されることができる。これは、係数Ｃ５及びＣ６を、極５及び６の位置において最初に計算し、次いで係数Ｃ３及びＣ４を、計算された前記係数Ｃ５及びＣ６によって、極３及び４の位置において計算し、最後に、計算された前記係数Ｃ３ないしＣ６によって、極２の位置において係数Ｃ２を計算することによって、行われることができる。上述の極及び零点の位置に関するこの結果は、以下に与えられる。
【数２】
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【００２３】
実際には、係数Ｃ１ないしＣ６と係数Ａ１及びＡ２とは、好ましくは、回路の複雑性を軽減するように、２つのべき乗、又は２つのべき乗の総和であるバージョンに変換される。
【００２４】
付加的な極７の機能は、最良に以下に説明される。シグマデルタ変調器のフィードバックループは、常に発振する。デジタルインプット信号Ｕが、多数のサンプリング周期の間、ゼロであるとする。そうすると、極７を有さずに、量子化器Ｑは、交互の＋１及び−１パルスの並びを出力する。言い換えれば、前記ループは、周波数ｆｓ／２＝５６５０ＫＨｚで発振する。他の入力信号レベルにおいて、前記発振周波数は、例えば、＋１、＋１、−１、＋１、＋１、−１等、又は＋１、＋１、＋１、−１、−１、＋１、＋１、−１、−１のような異なるパルスパターンを発生するために、変化する。前記付加的な極７の機能は、前記発振周波数を低下させること、即ち前記シグマデルタ変調器に長いパルスパターンを発生させることである。例えば、アイドル周波数、即ち前記入力信号の値がゼロである場合の前記発振周波数は、約８＊ｆｓ＝３５２．８ＫＨｚに低下されることができ、これは、元のアイドル周波数の１６分の１よりも低い。ゼロ入力信号の値における前記パルスパターンは、１６個の＋１パルス、１６個の−１パルス、１６個の＋１パルス等であって、これらのパルスがＮＲＺであるので、このことは、前記データコンバータによって駆動されるパワーアンプが、前記付加的な極７を有さずに、約１６回未満、スイッチングしなければならないことを意味する。極７の効果は、図２及び３のグラフによっても説明されることができ、これらは、０．０１＊ｆｓ／２と、１＊ｆｓ／２との間の領域における、極７を有する場合及び有さない場合のデジタルローパスフィルタＦＤの伝達関数の、振幅対周波数、及び位相対周波数特性を示している。曲線Iは、ローパス部Ｌを有さない場合の前記特性を表しており、曲線IIは、ローパスフィルタ部Ｌを有する場合の前記特性を表している。図３の位相対周波数特性から、曲線Iは、ｆｓ／２において、−π（１８０°）レベルを下向きに通過している一方で、曲線IIは、約０．０７＊ｆｓ／２という非常に低い周波数において、このレベルを下向きに通過していることがわかる。
【００２５】
上述の極及び零点は、デジタルローパスフィルタＦＤに関するものであることに留意されたい。前記シグマデルタ変調器の発振挙動に更に関連するのは、閉シグマデルタループ自体の極である。しかしながら、このループにおける前記量子化器は、非線形性が高く、このような解析を困難にする。前記ループの発振挙動の近似は、量子化器Ｑをサンプリングノイズ源、及び信号依存増幅係数を有するアンプとみなすことよって得ることができる。この場合、前記閉ループの前記極は、（低い増幅係数を有する）ローパスフィルタの極から、該ローパスフィルタの零点か、又は（高い増幅係数を有する）ｚ平面の単位円の外側かにシフトする。当該シグマデルタ変調器は、おおよそ、前記シフトする極の軌道と単位円との交点に対応する周波数で発振する。前記軌道は、通常、「根軌跡（root locus）」と呼ばれ、例えば、（Ｃ）ＭａｔＬａｂツールによって、確立され、解析されることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明によるデータコンバータの実施例の模式図を示している。
【図２】図２の実施例において使用されるデジタルローパスフィルタの伝達関数の振幅対周波数図を示している。
【図３】図２の実施例において使用されるデジタルローパスフィルタの伝達関数の位相対周波数図を示している。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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