(57)【要約】薄膜ｐ−ｉ−ｎヘテロ接合ホトダイオードが、標準ＣＭＯＳデバイスの予め指定された活性エリア領域に選択的エピタキシャル成長／成膜によって形成される方法。薄膜ｐ−ｉ−ｎホトダイオードは、（たとえば、ｎ＋ドープされた）活性エリアに形成され、これらは底部（基板）側で特別な活性エリアに対応した「ウェル接触部」に接触する。その特別な活性エリアはただ１つのタイプのドーピングを有するので実際の電位ウェルは存在しない。ｐ−ｉ−ｎホトダイオードの選択的エピタキシャル成長は、「純粋な」ＣＭＯＳプロセスフローのために開発されたいずれのステップも変更する必要がないという意味で、モジュラーである。活性領域はエピタキシャルに成膜されるので、シャープなドーピングプロファイルを形成し、エピタキシャル工程のあいだバンドギャップエンジニアリングの可能性があり、これによって高い性能のためいくつかのデバイスパラメータを最適化できる。この新しいタイプの光検出構造は、ＣＭＯＳとモノリシックに一体化され、ＭＯＳＦＥＴから光吸収成活性領域を分離し、そのため、ホトダイオードに印加されるバイアスはＭＯＳＦＥＴのソース、ドレイン、ゲートおよび基板（ウェル）のあいだのバイアスから独立であり得る。
2004512686.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳとモノリシックに一体化されたヘテロ接合ホトダイオードの製造方法であって、
（ａ）複数の活性領域が存在するＣＭＯＳ構造であって、そのうちのいくつかの活性領域は標準的なＣＯＭＳ製造工程で製造され、少数の選択された他の活性領域ではただ１つのドーピングタイプがウェルおよび接合部両方に埋め込まれるＣＭＯＳ構造を製造するステップと、
（ｂ）前記複数の活性領域のうちの選択された領域上にホトダイオードモジュールを選択性エピタキシャル成長によって形成するステップと、
（ｃ）各エピタキシャル成長させたホトダイオードモジュールの少なくとも選択された領域上に金属相互接続のためのコンタクト層を形成するステップと、
（ｄ）前記コンタクト層の頂部に金属相互接続を形成するステップと
を含む方法。
【請求項２】
前記金属相互接続のためのコンタクト層が、各エピタキシャル成長させたホトダイオードモジュールの選択された領域上に形成される、たとえば金属シリサイド層などの不透明導電性材料である請求項１記載の方法。
【請求項３】
前記金属相互接続のためのコンタクト層が、各エピタキシャル成長させたホトダイオードモジュールの上部に成膜された導電性透光層である請求項１記載の方法。
【請求項４】
前記ホトダイオードモジュールを選択性エピタキシャル成長によって形成するステップが、
選択された活性領域上の特定の範囲のゲルマニウムおよび／またはカーボン原子濃度を有するシリコン合金薄膜の積層をエピタキシャル成長させるステップを含み、
記ゲルマニウムおよび／またはカーボン原子濃度が下方の膜から上方の膜へと減少し、該上方の膜が、該積層の下の前記活性領域の最上層のタイプと反対のタイプである請求項１記載の方法。
【請求項５】
前記エピタキシャル成長させたｐ−ｉ−ｎホトダイオードが、シリコンランダム合金膜の積層から製造される請求項１記載の方法。
【請求項６】
前記エピタキシャル成長させたｐ−ｉ−ｎホトダイオードが、シリコン合金の量子井戸の積層から製造される請求項１記載の方法。
【請求項７】
前記エピタキシャル成長させたｐ−ｉ−ｎホトダイオードが、シリコン合金の超格子膜の積層から製造される請求項１記載の方法。
【請求項８】
多量ドープされたシリコンキャップ薄膜が、前記スタックの上部にエピタキシャル成長する請求項７記載の方法。
【請求項９】
前記ホトダイオードモジュールを選択的エピタキシャル成長によって形成するステップが、
ＰｂＴｅ、Ｐｂ１−ｘＳｎｘＳｅ、ＺｎＳ、ＧａＮ、ＡｌＮ、Ａｌ２Ｏ３、ＬａＡｌＯ３、Ｐｒ２Ｏ３、ＣｅＯ２、ＣａＦ２、Ｓｒ２ＴｉＯ４、ＳｒＴｉＯ３などのエピタキシャルに両立できる材料の薄膜の積層のエピタシアル成長のステップを備える請求項１記載の方法。
【請求項１０】
前記エピタキシャル成長させたｐ−ｉ−ｎホトダイオードが、ＰｂＴｅ、Ｐｂ１−ｘＳｎｘＳｅ、ＺｎＳ、ＧａＮ、ＡｌＮの膜の積層から製造される請求項９記載の方法。
【請求項１１】
前記エピタキシャル成長させたｐ−ｉ−ｎホトダイオードが、シリコン、およびエピタキシャルに両立できるＰｂＴｅ、Ｐｂ１−ｘＳｎｘＳｅ、ＺｎＳ、ＧａＮ、ＡｌＮ、Ａｌ２Ｏ３、ＬａＡｌＯ３、Ｐｒ２Ｏ３、ＣｅＯ２、ＣａＦ２、Ｓｒ２ＴｉＯ４、ＳｒＴｉＯ３などの材料のいずれかで製造された量子井戸の積層から製造される請求項９記載の方法。
【請求項１２】
前記エピタキシャル成長させたｐ−ｉ−ｎホトダイオードが、シリコン、およびエピタキシャルに両立できるＰｂＴｅ、Ｐｂ１−ｘＳｎｘＳｅ、ＺｎＳ、ＧａＮ、ＡｌＮ、Ａｌ２Ｏ３、ＬａＡｌＯ３、Ｐｒ２Ｏ３、ＣｅＯ２、ＣａＦ２、Ｓｒ２ＴｉＯ４、ＳｒＴｉＯ３などの材料のいずれかで製造された超格子膜の積層から製造される請求項９記載の方法。
【請求項１３】
前記エピタキシャル成長させたｐ−ｉ−ｎホトダイオードが、シリコン結晶格子について歪み緩和を許容する緩衝膜上で行なわれる請求項９、１０、１１または１２記載の方法。
【請求項１４】
共通の半導体基板、および該基板の表面上に光を検出するため配列された複数の離間して並んで一体化された光検出デバイスを含むＣＭＯＳイメージャセンサであって、該複数の光検出デバイスが、特定の波長範囲の可視光、および／または赤外光、および／または紫外光スペクトルのおのおのを検出するようにされた光検出デバイスを含むＣＭＯＳイメージャセンサ。
【請求項１５】
発電のための太陽電池として動作する光検出領域をさらに含む請求項１４記載のＣＭＯＳイメージャセンサ。
【請求項１６】
請求項１記載の方法により製造された光検出デバイスとモノリシックに一体化されたＣＭＯＳ回路を備える光−電子トランシーバ。
【発明の詳細な説明】
【０００１】
［発明の背景］
本発明は、シリコン相補型金属酸化物半導体（ＣＭＯＳ）回路に基づくと共に、該回路と一体化した感光デバイスの製造に関する。
【０００２】
シリコン技術には、主に二つの光センサー・アーキテクチャ、すなわち、ＭＯＳダイオードに基づいて動作する電荷結合素子（ＣＣＤ）と、ｐｎ−接合に基づいて動作するＣＭＯＳイメージ・センサーがある。これらのデバイスの動作原理は、Ｓ．Ｍ． Ｓｚｅ， ワイリー、ニューヨーク、１９８１、第７章および第１３章による「半導体デバイスの物理特性」に記載されている。
【０００３】
どちらのデバイスタイプについても、波長の関数としての吸収効率は、全体的に、バルクシリコンの光−電子特性に依存する。そのため、両デバイスタイプは、可視スペクトルの極限（紫／青対赤）での波長に関する応答が、著しく異なる。また、そのため、両デバイスは、近赤外線（ＩＲ）検出の効率が非常に低くなり、光ファイバーによる通信に使用される１．３ミクロンおよび１．５５ミクロンの波長の検出を行なうことができない。さらに、同じ理由により、両デバイスは、「ソーラーブラインド」紫外線（ＵＶ）検出を行なうことができない。「ソーラーブラインド」とは、ＵＶより長い波長（可視およびＩＲ範囲）が、検出されないことである。すなわち、これらの波長のフォトンは、吸収されない。
【０００４】
可視波長範囲については、ＣＭＯＳイメージ・センサーは、マイクロプロセッサ、ＤＲＡＭ、ＤＳＰ、ひいてはイメージ・センサーがキー部品となるシステム・オン・チップ（ＳｏＣ）などに使用できる標準ＣＭＯＳ製造プロセスとの両立性がより大きいことに基づいて、ＣＣＤ上での適用の基盤を得てきた。ＣＭＯＳ回路（ロジックおよびメモリー）と単に一体化しただけでも、機能性がより高くなり、コストもより低減される。従来のＣＭＯＳイメージャの断面図を図１に示す。ＣＭＯＳイメージャは、デジタル・カメラおよびカムコーダー、ＰＣカメラ、第３世代（３Ｇ）セル電話用イメージャ（ｉｍａｇｅｒ）など多くの製品に採用されるイメージ・センサーとして急速に成長しつつある。
【０００５】
また、ＣＭＯＳイメージャは、回路設計、各ピクセルへのランダム・アクセスの可能性、信号増幅および信号処理を迅速化する回路のピクセルへの内蔵の点で利点を提供しているため、画質全体の向上につながっている。
【０００６】
プロセス技術の点からは、ＣＭＯＳイメージャのもう一つの考えうる利点は、ピクセルのスケーリング（微細化）が、ＣＭＯＳトランジスタのスケーリングのペースに簡単に追従できるので、技術開発に関して大幅なスケーリングの恩恵を受けられることだと思われていた。しかしながら、高度ＣＭＯＳ技術（たとえば、０．２５ミクロン以下）については、標準ＣＭＯＳロジックを有するイメージ・センサーのモジュラーを直接的に一体化することを困難にするという基本的な問題があることが明らかになりつつある。
【０００７】
現在、標準ＣＭＯＳを有する光センサーの一体化という問題は、臨界寸法が小さくなる（より高度なＣＭＯＳ技術）につれて困難になるという証拠が、全て揃っている。これは、可視スペクトル（赤色。λ≒６５０ｎｍ）のより長い波長を有するフォトンの検出／吸収について、特に当てはまる。
【０００８】
ＣＭＯＳイメージャのスケーリングは、二種類の問題、すなわち半導体物理特性および技術上の問題に直面している。
【０００９】
半導体の物理特性の問題は、有益な電気信号を生成するために充分な光を吸収するために必要なシリコンの厚さ（深さ）に関係する。これは、ホトダイオードの活性層のバンド構造によって決定される。
【００１０】
一方、ＣＭＯＳデバイス間のトレンチアイソレーションの深さと、ソース／ドレイン接合が、それぞれ新しい、より高度なＣＭＯＳ技術の世代では、より浅くなるため、技術的な問題となる。アイソレーショントレンチの深さが、特定の波長のフォトンを吸収するために必要な距離を下回るとき、近接ピクセルでの透光シリコンによって生成される電荷キャリアを分離することが、もはや可能でなくなる。その結果、その色の検出についての解像度のロスが発生する。
【００１１】
同様に、電子−ホールペアが、ますます浅くなるソース／ドレインと、基板／ウェルとのあいだの金属間接合から遠く離れた位置で生成されるとき、電界は非常に弱くなるので、電荷キャリアは電極に向かって非常にゆっくりと拡散によって移動する。これにより、電極に到達する前に発生する再結合の可能性が増すため、光電流が低減し、信号対ノイズ比や、画像収集の速度などのパラメータに影響する。
【００１２】
したがって、二つの矛盾した要求が発生する。一つは、光吸収用のシリコンにおいて、不変なパラメータ、すなわちシリコン中での光の吸収係数であり、これらは基本的な各色（３原色）／波長について異なる。もう一つは、ＣＭＯＳ技術の進歩により、接合がより浅く、隣接ＭＯＳＦＥＴ間のトレンチがより浅いデバイスが要求されていることである。
【００１３】
これまで、これらの問題を解決すべく適用されたさまざまな作業（ｗｏｒｋａｒｏｕｎｄ）は、標準ＣＭＯＳプロセスフローを特定の世代の技術チューニング（適合化）することにあり、光吸収分野に関係するデバイスに特有のプロセス工程を導入している。これらの特別な工程は、光センサー・デバイスに必要なトレンチ深さと、接合の深さとプロファイルを規定する。しかし、これらの特別な工程は、ホトダイオード・デバイスの構造および／または材料には関与しておらず、不変のままである。
【００１４】
これらの特別な工程の幾つかは、ＣＭＯＳプロセスフローにおいて非常に早い段階で行なわれることを強調しなければならない。そのため、ほかの後続のプロセス工程／モジュール（工程の組合わせ）に影響を与えるため、後者の調整／詳細なチューニング（適合化）を行なう必要がある。
【００１５】
たとえば、０．２５ミクロン以下のＣＭＯＳについての標準アイソレーション技術である、シャロートレンチアイソレーション（ＳＴＩ）は、ＣＭＯＳデバイスを製造する長い工程リストにおける最初のプロセスモジュールのうちの一つである。
【００１６】
光センサーデバイスのための改良を必要とするほかの工程は、電位ウェルと、接合のドーピングファイルであるため、イオン注入工程と、熱焼きなまし／活性化工程とを変更する。これらの改良により、イメージセンサーの製造は、もはやモジュラー（１組の工程）ではなくなり、新しいＣＭＯＳの技術世代が発生するたびにさらなる調整が必要となる。このさらなる調整は、ＣＭＯＳ技術の進歩に固有な臨界寸法のさらなる微細化につれて、より厳格になる。
【００１７】
現時点で、光検出デバイス（ホトダイオード）と、トランスインピーダンス増幅器とからなる、光ファイバー通信用の光−電子トランシーバーは、異なった（基板と）ＩＩＩ／Ｖ族合成材料で構成され、モノリシックに一体化されない。このホトダイオードは、たとえば、１．３ミクロンまたは１．５５ミクロンなどの対象波長に感応する材料で構成され、トランスインピーダンス増幅器は、高速電子回路用のより幅広いバンドギャップ材料で構成される。
【００１８】
光検出用の他のデバイスアーキテクチャも存在するが、可視または非可視範囲において製造可能な高品質の光検出に必要な要件を全ては満たしてはおらず、標準的なＣＣＤとＣＭＯＳを直接組合わせたイメージャと競合することができなかった。
【００１９】
最も興味深いさらなるデバイスアーキテクチャの一つは、アバランシェホトダイオード（ＡＰＤ）で、数十年も前から知られているにも拘らず、ＢｉＣＭＯＳプロセスに一体化されるのに考えうる光センサーとして非常に最近注目を集め始めたものである（アリス　バイラー、ペーター　ザイツ、ハインツ　ジェッケル、「標準シリコンＢｉＣＭＯＳ技術におけるアバランシェ・ホトダイオード・イメージ・センサー」、セネター・アンド・アクチュエータ　Ａ　９０（２００１）８２−８８ページ）。しかし、アクティブ層材料（イオン注入によるバルクシリコン）の品質に関する理由と、デバイスアーキテクチャ（バルクラテラルｐｎ−ホトダイオード）に関するほかの理由で、この種のＡＰＤは、ＣＣＤおよびＣＭＯＳに対して競合したことはなく、その傾向もない。
【００２０】
アバランシェモードは、ｐｎ−接合の空乏層を、接合のブレークダウンに近い電界強度のもとにおくことが必要であり、シリコンの場合、５００ｋＶ／ｃｍに近くなるため、従来のＣＭＯＳ光センサーとともに成長できるオプションではない。たとえば、約２００ｎｍの広さ（深さ）の空乏層については、約１０ボルトが必要である。このように大きな電圧により、その接合において、光吸収が発生するＭＯＳＦＥＴの酸化膜ゲートを破壊する可能性がある。また、ＣＭＯＳロジックがピクセル外にある状態で、電気レベルでのシームレス一体化を困難にすることになる。
【００２１】
１．３ミクロンおよび１．５５ミクロン波長および同様なほかの対象波長を含む、可視範囲、赤外線のより大きい吸収係数は、シリコンとは異なるバンドギャップを有する材料の採用により達成することができる（たとえば、Ｓ．Ｍ．Ｓｚｅ、「半導体デバイスの物理特性」、ワイリー、ニューヨーク　１９８１、図５、ｐ．７５０および図６、ｐ．７５１、参照）。
【００２２】
シリコン上に化学蒸着（ＣＶＤ）、または物理蒸着（ＰＶＤ）によって成長または蒸着してもよい、材料の例が多くある。
【００２３】
例としては、Ｓｉ１−ｘＧｅｘ、Ｓｉ１−ｙＣｙ、Ｓｉ１−ｘ−ｙＧｅｘＣｙ、ＰｂＴｅ、ＺｎＳ、ＧａＮ、ＡｌＮ、Ａｌ２Ｏ３、ＬａＡｌＯ３、Ｐｒ２Ｏ３、ＣｅＯ２、ＣａＦ２、Ｓｒ２ＴｉＯ４などが挙げられる。
【００２４】
これまでの実施例としては、クリスタルＳｉ１−ｘＧｅｘおよび／またはＳｉ１−ｘ−ｙＧｅｘＣｙ　ｐ−ｉ−ｎホトダイオードのみが、ヘテロ接合バイポーラートランジスタとの一体化が可能であるが、標準ＣＭＯＳ［３］（「モノシリック一体化ＳｉＧｅ−Ｓｉ　ＰＩＮ−ＨＢＴ　フロントエンド・フォトレシーバ」、Ｊ．リー等、ＩＥＥＥフォトン、Ｔｅｃｈ． Ｌｅｔｔ． 、第１０巻、１９９８、４１５−４１７ページ）では可能とならない。
【００２５】
［発明の目的］
本発明の目的の一つは、０．２５ミクロンから０．１ミクロン・ゲート長以下のＣＭＯＳ生成を含む、ＣＭＯＳ回路と一体化した可視および非可視波長用の感光デバイスを製造する新しい方法を提供することである。
【００２６】
本発明のもう一つの目的は、Ｓｉ１−ｘＧｅｘ、Ｓｉ１−ｙＣｙ、Ｓｉ１−ｘ−ｙＧｅｘＣｙ、ＰｂＴｅ、ＺｎＳ、ＧａＮ、ＡｌＮ、Ａｌ２Ｏ３、ＬａＡｌＯ３、Ｐｒ２Ｏ３、ＣｅＯ２、ＣａＦ２、Ｓｒ２ＴｉＯ４などのランダム合金、および／または量子ウェル、および／または超格子を含むがこれらに限定されず、格好デバイスの非常に厚膜の二次元配列の製造に適切な、より高度な感光デバイス・アーキテクチャおよび材料を実現する新しい方法を提供することである。
【００２７】
本発明のさらにもう一つの目的は、ＣＣＤおよび従来のＣＭＯＳイメージャと競合可能である、可視範囲における高品質のイメージ検知に必要な要件を充足し、かつ０．２５ミクロンから０．１ミクロン以下のゲート長ＣＭＯＳを生成させるＣＭＯＳ技術との統合に好適である、高度な感光用デバイスアーキテクチャを提供することである。
【００２８】
本発明のさらにもう一つの目的は、従来のＡＰＤの欠点を克服した多くの利点を有し、アバランシェ・モードにおける動作に最適な、ＣＭＯＳ回路と一体化された感光デバイスを組み立てる方法を提供することである。
【００２９】
本発明のさらにもう一つの目的は、ＣＭＯＳ回路と一体化され、ＩＲ感知デバイスの非常に厚い膜の二次元配列の製造に適切な赤外線（ＩＲ）イメージング機能を製造する新しい方法を提供することである。
【００３０】
本発明のさらにもう一つの目的は、Ｒ、Ｇ、Ｂセンサーの各々についてのエリアに関して、非常に小さなぺナルティー（８％まで）で、Ｒ、Ｇ、Ｂイメージングによりサイド・バイ・サイドで赤外線（ＩＲ）イメージングの非常に厚い膜の二次元配列のオプションを可能にする新しい製造方法を提供することである。
【００３１】
本発明のさらにもう一つの目的は、ＣＭＯＳ回路と一体化され、ＵＶ感光デバイスの非常に大きい二次元配列の製造に適した紫外線（ＵＶ）イメージング機能を製造する新しい方法を提供することである。
【００３２】
本発明のさらにもう一つの目的は、Ｒ、Ｇ、Ｂセンサーの各々についてのエリアに関して、非常に小さなぺナルティー（８％まで）で、Ｒ、Ｇ、Ｂイメージングによりサイド・バイ・サイドで紫外線（ＵＶ）イメージングの非常に大きい二次元配列のオプションを可能にする新しい製造方法を提供することである。
【００３３】
本発明のさらにもう一つの目的は、ＣＭＯＳ回路と一体化され、ＵＶ、ＩＲ感光デバイスの非常に厚い膜の二次元配列の製造に適した紫外線（ＵＶ）、および赤外線（ＩＲ）イメージング機能を製造する新しい方法を提供することである。
【００３４】
本発明のさらにもう一つの目的は、ＣＭＯＳ回路と一体化され、ＵＶ、ＩＲ、ＲＧＢ感光デバイスの非常に厚い膜の二次元配列の製造に適した紫外線（ＵＶ）、赤外線（ＩＲ）、およびＲＧＢイメージング機能を製造する新しい方法を提供することである。
【００３５】
本発明のさらなる目的は、トランスインピーダンス増幅器、デジタル・ロジック、メモリーなどの高度ＣＭＯＳデバイスと完全に一体化された、１．３ミクロンおよび１．５５ミクロンの波長範囲の光検出を可能にする新しい方法を提供することである。
【００３６】
本発明のさらにもう一つの目的は、感光フィルムを有するマイクロクーリング・デバイスのモノリシック一体化を許容および可能にする新しい製造方法を提供することである。
【００３７】
［発明の要旨］
本発明によれば、実施方法の一例として、標準ＣＭＯＳデバイスの予め設計されたアクティブ・エリアの領域で、選択的なエピタキシャル成長／成膜によって、薄膜ｐ−ｉ−ｎヘテロ接合ホトダイオードを形成することが挙げられる。非選択的なエピタキシャル成長／放出も可能であるが、シリコン表面を越えて「ウィンドウ」の外で形成された非エピタキシャル材料を除去する特別な工程が必要となる。
【００３８】
高温処理から感光フィルムを節約するため、フロントエンド・オブ・ライン（ＦＥＯＬ）の最後の工程の直前または直後で、これらのフィルムの形成を成すことができ、金属化（相互接続）前に、ソース、ドレイン、ゲート・ポリＳｉライン上の金属シリサイド層の形成となる。感光フィルムの形成後の高温工程が無ければ、これらのフィルムは、高度に変色したヘテロ構造を含む、幅広い選択肢の材料で構成することが可能である。
【００３９】
ケイ化金属により、ポリＳｉラインの接触と系列抵抗と、感光に使用されないソース／ドレイン接合のポリＳｉラインの接触と系列抵抗を最小限にする。また、ケイ化物により、相互接続に使用される金属によるソース／ドレイン接合のスパイクを防止する。０．２５ミクロン以下の技術に基づく従来のＣＭＯＳイメージャについては（Ｓｈｏｕ−Ｇｗｏ Ｗｕｕ等、「非ケイ化ソース／ドレイン・ピクセルによる高性能０．２５ミクロンＣＭＯＳカラー・イメージャ技術」国際電子デバイス会議、Ｔｅｈｃｈ、Ｄｉｇｅｓｔ、２０００）、ケイ化金属の形成に特別な注意が必要である。
【００４０】
薄膜ｐ−ｉ−ｎホトダイオードは、アクティブ・エリア（たとえば、ｎ＋添加）上で形成され、これらは、その特定のアクティブ・エリアに対応する「ウェル接触部」によって底部（基板）側に接触される。その特定のアクティブ・エリアは、添加タイプが一つしかないため、実際には電位ウェルは無い。各ホトダイオードの最上部は、その上に別々の接触部が形成されている。
【００４１】
この最上部の接触部は、対象となる波長に透過な材料で構成される場合、全体的なホトダイオード・フィルムを覆うことができる。可視範囲およびＩＲについては、インジウム酸化スズ（ＩＴＯ）は、このような材料の一例である（このオプションは、図には記載されていない）。ケイ化金属など、シリコン材料およびデバイスに接触する従来の材料は、ＩＲからＵＶへ可視のものへの波長には不透明である。したがって、ケイ化物で構成される最上部接触部は、相互接続の製造に充分なホトダイオード・フィルムの表面の最小エリアだけを覆えば良い。
【００４２】
上記ｐ−ｉ−ｎホトダイオードの選択的なエピタキシャル成長は、「純粋な」ＣＭＯＳプロセス・フロー用に開発された工程のいずれかを変更する必要が無いという意味で、モジュラーである。エピタキシャル成膜プロセス自体に関連する余熱の影響はないと予想される。エピタキシー（エピタキシー前のベーク）前の通常の表面条件化は、水面の高温焼きなましを含んでいる。しかし、高度表面調製技術は、このエピタキシ前の表面条件化に必要な温度の低減が顕著になることが可能であることを示す。この温度が、ドーパンド拡散点を下回るまで低減されたとき、あらかじめ作成されたＣＭＯＳデバイスには如何なる影響も存在しない。
【００４３】
アクティブ領域が、エピタキシャル成膜された薄膜であるｐ−ｉ−ｎホトダイオードは、該アクティブ層が、幾つかのイオン注入工程を経た広い領域であっても、結果的により良い結晶フィルム品質が得られる。完成度の高い結晶品質の利点は、キャリア寿命がより長く、すなわち、再結合率が低減し、移動性がより高く、電子ノイズが低減したという特徴を有する。薄膜デバイスは、非常に強力な、電圧の低い電気領域が実現する。また、薄膜内にフォトン全てが吸収されるため、キャリア収集の効率が高く、その収集速度が速く、隣接ピクセル間の雑音が無い。
【００４４】
このアクティブ領域は、エピタキシャルに成膜されるため、エピタキシャル・プロセス時のくっきりとした添加プロフィールの形成と、バンドギャップ・エンジニアリングとの可能性があることによって、より高い機能の幾つかのデバイス・パラメータを最適化する。ＣＭＯＳとモノリシックに一体化した、この新しいタイプの光センサー・アーキテクチャは、ＭＯＳＦＥＴから光吸収アクティブ層を分離させるので、このホトダイオードに適用されたバイアスは、ＭＯＳＦＥＴのソース、ドレイン、ゲートおよび基板（ウェル）のあいだのバイアスから独立することができる。
【００４５】
結論として、本発明の光センサーは、最小のプロセス開発作業で使用可能な最新のＣＭＯＳ技術で使用することかできる。
【００４６】
本発明による縦方向ホトダイオード構造は、アバランシェ・モードと、ガイガー・モードでの動作に適切である。アバランシェ・モードで動作する（ヨシダタケシ、オオトモユウスケ、シマヤマサカズ、「１ギガヘルズ２ボルトＣＭＯＳ　ＯＥＩＣ用のＳＩＭＯＸ上で製造された新規のｐ−ｉ−ｎの光検出器」ＩＥＥＥ国際電子デバイス会議、ワシントンＤ．Ｃ．１９９８．２９−３２ページ）純粋な５０ｎｍの薄膜ホトダイオードは、周知のＣＭＯＳイメージ・センサーにおいて使用されるものなど、厚膜の縦方向ｐｎ接合ホトダイオードの応答性に整合することが可能であるにも拘らず、応答性の値が同一になる理由は、非常に異なる。厚いホトダイオードが、ほとんど全ての入射光のパワーを吸収できる一方、すなわち、吸収された各フォトンについて、電流ゲインが一定になり、生成された電子ホール・ペアが発生する。一方、薄膜アバランシェ光検出器は、入射光パワーの一部しか吸収しないが、その電流ゲインは、すなわち、多くの電子ホール・ペアが生成することができる各吸収フォトン、アバランシェ効果については、一定した状態をはるかに越えることができる。
【００４７】
応答性の値が同じ場合、アバランシェｐ−ｉ−ｎホトダイオードは、高品質のエピタキシャル成膜した単結晶フィルムで構成される場合、より良好な信号対ノイズ比（Ｓ．Ｍ．Ｓｚｅ 「半導体デバイスの物理特性」、ウィリー、ニューヨーク　１９８１、７６７ページ、Ｅｑ．３８および７７０ページ）を得ることができる。これは、光度が低い場合に、より関連性が高くなる。最近の提案（Ｄ．Ｃ．ハーバートおよびＥ．Ｔ．Ｒチドリー、「非常に低い雑音アバランシェ検出」、ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔ． Ｄｅｖ．， 第４８巻、第７号、２００１年７月、１４７５−１４７７ページ）に、ホトダイオードの高周波ＡＣバイアスで、大きなゲインの利点を維持しつつ、半導体内のアバランシェ・プロセスに関連したノイズ関連の欠点を避けることも可能になる。
【００４８】
特定の波長についての吸収効率は、光検出器材料のバンド構造に依存する。このため、バンドギャップ・エンジニアリングにより、薄膜アクティブ層が、異なった材料で構成される「厚い膜」（または厚膜）ホトダイオードと殆ど同じ入射光パワーを吸収することが可能になる。最適化された添加と、合金プロフィール／組成の導入により、薄膜アバランシェｐ−ｉ−ｎホトダイオードは、高い電流ゲインを有し、特定の波長範囲について殆ど全ての入射光パワーの吸収において厚膜のホトダイオードと同等の効率とすることが同時に可能になる。
【００４９】
可視スペクトルの波長がより長い場合や、ＩＲについては、ｐ−ｉ−ｎホトダイオードは、好ましくは、特定の範囲のゲルマニウムおよびカーボン原子濃度を有する疑形（ｐｓｅｕｄｏｍｏｒｐｈｉｃ）Ｓｉ１−ｘ−ｙＧｅｘＣｙのランダム合金および／または超格子フィルムで構成することができる。この特性は、結果的に、可視赤、緑、青、また赤外線（ＩＲ）における全ての原色の光吸収効率の増加に対して、Ｓｉに関するバンドギャップが低減することになる。さらに、カーボン内蔵レベルが高ければ、Ｓｉ１−ｘＧｅｘへの歪み補償が行なわれることにより、高いゲルマニウム含有量を有するＳｉ１−ｘＧｅｘフィルムの臨界厚さが増加する。カーボンの内蔵自体により、バンド・ギャップが減少することにより、（シリコンに関して）伝導バンド・エッジを低下させる。このため、このフィルムのＧｅおよびＣレベルが同時に高くなるため、デバイスおよび製造に関係する利点がある。
【００５０】
また、Ｓｉ１−ｘ−ｙＧｅｘＣｙで構成されるｐ−ｉ−ｎホトダイオードは、ホトダイオード・フィルムの厚さ、添加プロフィール、合金、ヘテロ接合プロフィールの最適化について、ＳｉまたはＳｉＧｅに比べて、自由度がより大きくなり、ユーティリティ・ゲイン・モード、アバランシェ・モード、ガイガー・モード（単一フォトン計数モード）で動作するようになる。
【００５１】
したがって、薄膜ｐ−ｉ−ｎホトダイオードの信号振幅および信号対ノイズ比は、従来の「厚膜の」ホトダイオードのそれを凌駕することが可能になる。これらの最適化されたプロフィールは、該ホトダイオードが埋め込まれるＣＭＯＳロジック回路の制限にしたがって、アバランシェ・ヘテロ接合ｐ−ｉ−ｎホトダイオードの動作電圧の調整に使用することもできる。ホトダイオード・フィルムの任意の厚さについては、アクティブ層のバンドギャップが低ければ、アバランシェ・プロセスを可能にするのに必要なバイアスも低くなる。
【００５２】
また、シリコン上に歪み成膜（ｓｔｒａｉｏｎ）したＳｉ１−ｘＧｅｘおよびＳｉ１−ｘ−ｙＧｅｘＣｙフィルムは、シリコンにＳｉに関するバンドギャップの著しい低下が得られるだけでなく、バルク状態のゲルマニウムよりも小さい（すなわち、約０．６７ｅＶより小さい）バンドギャップが可能になる。したがって、このような小さいバンドギャップを有するＳｉ１−ｘ−ｙＧｅｘＣｙフィルムは、バルクのＧｅよりも、同一波長についての吸収係数が大きくなり（それに対し、透過深さが浅くなる）、特定の波長の入射フォトンの任意パーセントを得るのに必要なアクティブ体積（光吸収層の厚さ）が少なくなる。
【００５３】
その上、（バルクのＧｅが得られるものよりも長い）ＩＲ波長がより長くても、その検出が可能になる。また、疑形Ｇｅ１−ｙＣｙ（シリコンのないゲルマニウム・カーボン・ランダム合金）が、シリコン上にうまく成膜されたとしても（Ｍ．Ｔｏｄｄ等、「化学蒸着を使用したヘテロエピタキシャル・ダイアモンド構造化Ｇｅ１−ｘＣｘ（ｘ＝１．５−５．０％）合金の合成および特性」Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ６８、第１７号、１９９６年４月２２日、２４０７−２４０９ページ）、このような極端な合金組成（Ｇｅ１−ｙＣｙ）も、完全な歪み補償も、可視光または１．３ミクロンおよび１．５５ミクロン波長の効率的な光検出のために必要と考えられない。
【００５４】
ＰｂＴｅまたはＰｂ１−ｘＳｎｘＳｅなど、ほかの材料の薄膜も、中間から遠赤外線波長の検出のためシリコン上で擬形的に成長または成膜することが可能になる。
【００５５】
同様に、「ソーラー・ブラインド」ＵＶ検出が可能になる材料および／または構造を含むことが可能になる。可視波長およびＩＲ波長に対して透明な構造を意味する「ソーラー・ブラインド」構造は、半導体構造と、ＧａＮ、ＡｌＮ、ＡｌＧａＮなどのシリコンのバンドギャップよりも幅広いバンドギャップを有する材料のエピタキシャル成長により達成することができる。「ソーラー・ブラインド」ＵＶ検出は、Ａｉ２Ｏ３、ＬａＡｌＯ３、Ｐｒ２Ｏ３、ＣｅＯ２、ＣａＦ２、ＳｒＴｉＯ３などの、エピタキシャル互換性のある絶縁体のシリコン・ベースの量子ウェルおよび／または超格子で得られる。
【００５６】
量子ウェルには、局所化されたエネルギー・サブバンドの形成を有し、これにより伝導バンドへの価電子帯からの遷移（バンド間遷移）または価電子帯内遷移または伝導帯による遷移（サブバンド内の遷移）を通じて、より高いエネルギー（より短い波長）のフォトンに吸収エッジをシフトし、波長選択性のフォトン吸収を許容する。
【００５７】
より高いエネルギー（より短い波長）のフォトンに対する吸収エッジのシフトは、短い周期の超格子と、Ａｌ２Ｏ３、ＬａＡｌＯ３、Ｐｒ２Ｏ３、ＣｅＯ２、ＣａＦ２、ＳｒＴｉｏ３など、より大きなバンドギャップを有する材料で達成することもできる。これらの構造は、構成材料のバンドギャップ同士のバンドギャップ規模の「ミニバンド」の形成に導く、局所化されたサブバンドを有する。
【００５８】
また、本発明による独自の一体化プロセス・フロー／アーキテクチャは、ホトダイオード・フィルム自体とともに、他の高度化されたデバイスの内蔵を容易にする経路を提供し、性能全体の向上につながり、システム・オン・チップ（ＳｏＣ）への新しい機能性をもたらす。
【００５９】
ホトダイオード・フィルムの製造に使用される同一のエピタキシャル・プロセス時、他のフィルムも成膜させることができる。ホトダイオード・フィルムの成長／成膜前に、ランダム合金、量子ウェルおよび／またはＳｉ１−ｘ−ｙＧｅｘＣｙ、Ｓｉ１−ｘＧｅｘ／Ｓｉ１−ｙＣｙの超格子も成長／成膜させることができる。この付加的なフィルムは、Ｓｉ１−ｘ−ｙＧｅｘＣｙランダム合金および／またはＳｉ１−ｘＧｅｘ／Ｓｉ１−ｙＣｙ　ＱＷおよび／または超格子（Ｘｉａｏｆｅｎｇ Ｆａｎ等、「ＳｉＧｅＣ／Ｓｉ超格子マイクロクーラー」Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ７８、第１１号、第１２号、２００１年３月、１５８０ないし１５８２ページ）に基づく固体ヘテロ接合一体化熱イオン（ＨＩＴ）マイクロクーラー（微小冷却）に使用することができる。このため、マイクロクーラーは、ホトダイオード層の効率のよいクーリングに最も好適な構成である、冷却されるフィルムとの密接な熱接触において、感光層直下に配置することができる。
【００６０】
この構成により、薄膜ホトダイオード層が、基板の厚みの一部となる従来の光センサー・アーキテクチャ（ＣＣＤおよびＣＭＯＳイメージャ）と反対に、冷却される非常に小さな質量をもたらすことに着目すべきである。さらにまた、横方向の寸法が低減したマイクロクーラー層は、それらをより効率的にする非線型効果をもたらすとの兆候がある。
【００６１】
簡単に言うと、本発明による光センサーの非常に大きな二次元配列の製造に多くの利点がある。
【００６２】
［発明の説明］
本発明は、以下の知識に基づく。厚膜（ｂｕｌｋ）の半導体材料で構成される、すなわち三つの空間方向のうちのいづれにおいても量子を封じ込めないアクティブ・メディアについて、任意のフォトン・エネルギーまたは波長（カラー）についての吸収深さが、厚膜の材料のバンド構造によって決定される。
【００６３】
フォトン用の半導体材料の吸収効率は、波長の関数として変化する。６５０ｎｍ位の波長については、ゲルマニウムの吸収係数は、シリコンの吸収係数よりも約５０倍大きく、逆に、その波長については、Ｓｉよりも５０倍薄いＧｅフィルムに同じ量の光を吸収することができる（Ｓ．Ｍ．Ｓｚｅ、「半導体デバイスの物理特性」ウィリー、ニューヨーク　１９８１、７５０ページ、図５）。
【００６４】
任意の半導体材料の吸収特性は、ほかの材料で合金化したり、および／または、少なくとも一つの空間方向における「寸法の低減」から発生する「量子化効果」により、変更することができるのは周知である。「低減された寸法」構造を製作するのに最もよく知られ、かつ最も簡単な方法は、量子ウェル（ＱＷＳ）と、複数の量子ウェル（ＭＱＷＳ）と、短周期の超格子である。
【００６５】
通常、これらの構造は、（基板の平面に垂直な）縦方向のヘテロ接合のエピタキシャル（擬形）配置を通じて製作される。
【００６６】
フィルム配置プロセスに関する原子単一層制御の能力を有するエピタキシャル成長により、縦方向の構造の組成および「寸法」のエンジニアリング（設計）を行なう直接の方法が提供される。合金化および量子化の効果は、ほかの各効果を向上させるのに組み合わせることができる。
【００６７】
シリコン材料システムにおいて、Ｓ１−ｘＧｅｘ、Ｓｉ１−ｙＣｙ、Ｓｉ１−ｘ−ｙＧｅｘＣｙ、またはＧｅ１−ｙＣｙのランダム合金および／またはＱＷおよび／または超格子は、シリコンウエハ基板上のバンドギャップのエンジニアリングを行なう手段を提供する。Ｓｉ１−ｘＧｅｘは、シリコン−ゲルマニウムのランダム合金を意味し、Ｓｉ１−ｙＣｙは、シリコン−カーボンのランダム合金を意味し、炭化シリコン（ＳｉＣ）と混同しないようにすべきである。Ｓｉ１−ｘ−ｙＧｅｘＣｙは、シリコン−ゲルマニウム−カーボンのランダム合金を意味し、ゲルマニウム添加の炭化シリコンと混同しないようにすべきである。Ｇｅ１−ｙＣｙは、ゲルマニウム−カーボンのランダム合金を意味する。（Ｍ．Ｔｏｄｄ等、「化学蒸着を使用したヘテロエピタキシャル・ダイアモンド構造のＧｅ１−ｘＣｘ（ｘ＝１．５−５．０％）合金の合成および特性」Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ６８、第１７号、１９９６年４月２２日、２４０７−２４０９ページ）。Ｇｅ１−ｙＣｙ合金は、ｘ＋ｙ＝１の場合、シリコン原子なしで、より一般的な化合物Ｓｉ１−ｘ−ｙＧｅｘＣｙにおいてｘ＋ｙ＝１、すなわちシリコン原子を含まない特別の場合と見ることができる。
【００６８】
シリコン基板上に歪み成膜（ｓｔｒａｉｎ）したＳｉ１−ｘＧｅｘ薄膜は、主に価電子帯のエッジのシフトにより、ゲルマニウム含有率が増加するにつれて減少するバンドギャップを有する。シリコンに歪み成膜したＳｉ１−ｙＣｙも、減少したバンドギャップを有するが、これは、主に、伝導帯のエッジの低下によるものである（Ｏ．Ｇ．シュミットおよびＫ．エバート、「Ｓｉ上で張力歪み化され、正確に歪み補償され、および圧縮歪み付着したＳｉ１−ｘ−ｙＧｅｘＣｙ層の光ルミネセンス」Ｐｈｙｓ． Ｒｅｖ． Ｌｅｔｔ． 第８０巻、第１５号、１９９８年４月１３日、３３９６ないし３３９９ページ）。したがって、Ｓｉ１−ｙＣｙフィルムは、Ｓｉ１−ｘＧｅｘフィルムがホールの閉じ込めに有用なのと同様に、電子の閉じ込めに有用である。
【００６９】
非常に高品質のＳｉ１−ｘＧｅｘ層が実用化されて製造中であり、ＢｉＣＭＯＳ回路用のシリコン・ベースのヘテロ接合バイポーラー・トランジスタ（ＨＢＴ）を供給している（Ｄ．Ｃ．Ａｈｌｇｒｅｎ等、「アナログおよび無線市場用に一体化されたＳｉＧｅ　ＨＢＴ技術の生産性の実状」、ＩＥＥＥ国際電子デバイス会議、ワシントン、Ｄ．Ｃ．，１９９６年、８５９ないし８８６ページ）。
【００７０】
これらの回路は、無線関係の通信製品の最先端の機能を提供する。最近では、Ｓｉ１−ｘ−ｙＧｅｘＣｙフィルムは、主に、カーボン含有層の処理関連の利点について、製造する価値があることも実証している（「Ｋ．Ｅ．エドワード等、深いサブミクロン、エピタキシーフリーＣＭＯＳプロセスにおける高性能ＳｉＧｅ：Ｃ　ＨＢＴのモジュラー一体化」、国際電子デバイス会議、Ｔｅｃｈ． Ｄｉｇｅｓｔ、１９９９年）。
【００７１】
Ｓｉ１−ｘＧｅｘへのカーボンの添加により、デバイス物理特性および技術的観点の両面からの多くの利点をもたらすことが実証されている。技術的立場からは、Ｓｉ１−ｘＧｅｘフィルムへのカーボンの添加により、歪みを低減（歪み補償）し、同一のＧｅ含有率を有するより厚いフィルムまたは同一の膜の厚さにつてＧｅ含有率が増加したフィルムのいずれかが実現される。Ｓｉ１−ｘ−ｙＧｅｘＣｙの歪みのないフィルムは、Ｇｅ原子対Ｃ原子の比が、８．２対１と９．４対１のあいだとなるときに形成することができる（カール・エバート等、「三元Ｓｉ１−ｘ−ｙＧｅｘＣｙ合金システムにおける成長および歪み補償効果」Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ． 第６０巻、１９９２年　３０３３ないし３０３５ページ、および［１３］Ｈ．Ｊ．オステン、Ｅ．バジール、およびＰ．ツオイムセイル、「少量のカーボン添加によるＳｉ（００１）上の反転４価ズレＳｉＧｅ層の成長」Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， 第６４巻、１９９４年　３４４０ないし３４４２ページを参照）。また、これらのＳｉ１−ｘ−ｙＧｅｘＣｙフィルムヘのカーボンの導入は、ｐタイプおよびｎタイプのドーパントの拡散を大きく抑制することが示されている（Ｋ．Ｅ．エドワード等、深いサブミクロン、エピタキシフリーＣＭＯＳプロセスにおける高性能ＳｉＧｅ：Ｃ　ＨＢＴのモジュラー一体化」、国際電子デバイス会議、Ｔｅｃｈ，Ｄｉｇｅｓｔ， １９９９年）。これにより、よりくっきりとした添加プロファイルを実現できる。
【００７２】
添加およびヘテロ接合プロファイルの変化したシリコンおよび／またはＳｉ１−ｘＧｅｘフィルムの選択的エピタキシャル成長（ＳＥＧ）は、いろいろなデバイスおよび適用について実証されている。
【００７３】
一適用例としては、ＰＭＯＳデバイスに特に注目した平面状のＣＭＯＳアーキテクチャを０．１ミクロンの技術に導入することを支援するアーキテクチャに関するオプションとして提唱された「ソース／ドレインの上下動」が挙げられる（Ｈｓｉａｎｇ−Ｊｅｎ Ｈｕａｎｇ等、「Ｓｉ１−ｘＧｅｘ上昇されたソースおよびドレインを有するＰ−チャネルＭＯＳＦＥＴの低温特性の改良」、ＩＥＥＥ Ｔｒａｎｓ． 電子デバイス、第４８巻、第８号、２００１年８月、１６２７ないし１６３２ページ）。この場合、このフィルムは、大量にｐタイプ添加されるているにもかかわらず、成長プロセスの選択性は維持されている。
【００７４】
選択的エピタキシャル成長（ＳＥＧ）によって作成されたほかのデバイスは、ＳｉＧｅ　ｐ−ｉ−ｎホトダイオードからなる赤外線（ＩＲ）検出器である（Ａｄｒｉａｎ Ｖｏｎｓｏｖｉｃｉ等、「選択的エピタキシによって成長したＳｉＧｅ／Ｓｉ　ｐ−ｉ−ｎホトダイオードの室温光電流スペクトロスコピー」、ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔ． Ｄｅｖ．， 第４５巻、第２号、１９９８年２月、５３８ないし５４２ページ）。このデバイスの場合、ｎ−添加フィルムも、選択的に成長し、誘電体ウィンドウ内で歪み成膜したエピタキシャルフィルムが、同一のプロセスパラメータおよび同一の組成でブランケット基板上に形成されたフィルムに比べて、より大きな臨界厚さを有する。
【００７５】
Ｓｉ１−ｘＧｘ、Ｓｉ１−ｙＣｙ、Ｓｉ１−ｘ−ｙＧｅｘＣｙランダム合金および／またはＱＷおよび／または超格子のアピタキシャル擬形成長により、シリコンのバンドギャップよりもかなり狭いバンドギャップを有する歪み補償フィルムの形成を許容するので、シリコンベースの技術によって作成されたデバイスの電子光学特性を著しく変えることができる。
【００７６】
Ｓｉ１−ｘ−ｙＧｅｘＣｙ合金に加えて、たとえば、ＰｂＴｅまたはＰｂ１−ｘＳｎｘＳｅなどの、より狭いバンドギャップさえも有する物質の薄膜も使用することができる。これらの材料は、ＣＭＯＳにモノリシックに一体化されて、中赤外線ないし遠赤外線の光検出が可能になる。
【００７７】
ＣＭＯＳと一体化された「ソーラーブラインド」ＵＶ光検出器も、シリコンと互換性のある幅広いバンドギャップの半導体と絶縁層による量子ウェルや短周期の超格子などの、材料および構造のエピタキシャル成長および／または成膜によって構成される。また、ＡｌＮ　ＧａＮおよびＡｌＧａＮなどのフィルムも、使用してもよい。大きい誘電定数（高いＫの絶縁層）を有するほかの絶縁層によってＣＭＯＳデバイスのゲート絶縁層としてのＳｉＯ２の置換に向かっての研究努力が、Ａｌ２Ｏ３、ＬａＡｌＯ３、Ｐｒ２Ｏ３、ＣａＯ２、ＣａＦ２、ＳｒＴｉＯ３などの材料の擬形薄膜が、成長／成膜させることができることが実証されている。
【００７８】
代替材料の短周期超格子構造は、非局所化されたエネルギー状態（サブバンド）を導入し、構成材料のバンドギャップの中間のバンドギャップの大きさを有する「ミニバンド」の形成に導く。このため、ギャップ、すなわち、伝導帯および価電子ミニバンド間の違いが、シリコンより長い合成バンド構造を超格子の成長および構造パラメータを制御することによって構成することが可能になっている。
【００７９】
また、エピタキシャル互換性のある絶縁層の幾つかは、非常に非対称的なバンド配置（ａｌｉｇｎｍｅｎｔ）を有することにも留意すべきである。一般的に、価電子帯オフセット（ホールに対するバリア高さ）は、伝導帯オフセット（電子に対するのバリア高さ）よりかなり大きくなる。たとえば、ＣｄＦ２およびＳｒＴｉＯ３は、シリコンに対して僅かな伝導帯オフセットを有することが知られている。これらの場合において、伝導帯ミニバンドも、シリコンの伝導帯に対して僅かなオフセットを有すると考えられるため、価電子帯において全てのバンドギャップの拡大が発生すると考えられる。
【００８０】
可視範囲（紫外線、Ｅ≒３．１ｅＶに対応するλ＝４００ｎｍ）の最短の波長フォトンのエネルギーよりもミニバンドのギャップを大きくした状態の超格子構造は、可視範囲（およびより長い波長）に透明となる一方、ＵＶ放射を吸収する。
【００８１】
本発明によれば、ホトダイオードフィルムは、ｐ＋シリコンよりも高いモビリティを有するので、ＭＯＳＦＥＴのｎ＋アクティブエリア上にエピタキシャルに形成される。これにより、読み出し速度を最適化する助けになる。また、プロセス技術の観点から、単純なヘテロ接合および添加プロファイルは、ｎタイプ領域だけのｐ−ｉ−ｎホトダイオードを形成することによって簡単に得ることができ、それによってエピタキシャル成膜プロセス時にただ１つのタイプの添加のみが要求される。これは、後者の場合、ｐタイプ添加よりもｎタイプ添加において、シャープな添加プロフィールを得ることが困難であるため、最も一般的に使用されるフィルム製造技術、すなわち化学蒸着（ＣＶＤ）の使用が実質的に有利である。
【００８２】
シリコンに歪み成膜したＳｉ１−ｘ−ｙＧｅｘＣｙの特定の事例については、ヘテロ接合および添加プロファイルが、設計に慎重さが必要であるが、その理由は、Ｓｉ１−ｘ−ｙＧｅｘＣｙの場合、カーボンのパーセントが少ないとき、バンドギャップの低減が、ほとんど価電子帯内で発生するからである。非アバランシェモードにおける動作においては、ホトダイオードフィルムは、透光深さが対象となる波長全てについてできるだけ小さくなるように、できるだけ狭いバンドギャップを有するべきである。
【００８３】
ここで、図２について説明すると、本発明によるホトダイオードモジュールの断面図を示す。薄膜ｐ−ｉ−ｎホトダイオードが、従来のＣＭＯＳプロセスにおいて作成された、Ｎ−ウェルの上部のｎ＋アクティブ・エリア上に作成されることが判る。ホトダイオードの上部では、小さいエリアがホトダイオードの最上部フィルムと電気的な接触を付与するシリサイドフィルムによって覆われる。
【００８４】
図３は、マイクロクーラーモジュールを有する従来技術のＣＭＯＳホトダイオードの考えうる構成の断面図を示す。このマイクロクーラーモジュールは、基板の裏側に装着されているのが判る。そのため、マイクロクーラーフィルムは、ホトダイオードのアクティブ領域（厚膜のｐｎ−接合）と熱的に密着した状態になり得ないことも判る。
【００８５】
図４は、本発明によって構成されたホトダイオードモジュールおよびマイクロクーラーモジュールの断面図を示す。薄膜マイクロクーラーフィルムは、ｎ＋アクティブエリアと、ｐ−ｉ−ｎホトダイオードの上部に形成されることにより、モノリシックな一体化が得られる。
【００８６】
図５ａ−ｄは、可視波長およびＩＲ波長用のｐ−ｉ−ｎホトダイオード層の断面図と、それに対応するバンド図を示す。それらの全ては、ｎ＋アクティブ領域上に成膜されるホトダイオード層を示す。全ての場合において、Ｆｅｒｍｉ−Ｌｅｖｅｌは、ｎ−添加された領域の伝導バンド内にあり、ｐタイプ添加された層においては、Ｆｅｒｍｉ−Ｌｅｖｅｌは、価電子バンド内にある。したがって、これらの二層は、光吸収および電子ホール光生成用に伝導性が高く、優れた電荷キャリアリザーバとなる。
【００８７】
図５ａにおいて、ホトダイオードの無添加（非ドープ）層およびｐ添加層は、一定組成のＳｉＧｅＣ合金で、したがって、シリコンよりも狭い一定バンドギャップとなるものとして示される。図５ｂは、ｐ＋−ＳｉＧｅＣ領域の上部にあるｐ＋シリコン層が追加されているが、図５ａと非常に似た層とバンド図を示す。このｐ＋シリコンキャップ層は、シリサイド層の形成時に部分的に消費される必要があってよい。図５ｃにおいて、ホトダイオードの無添加領域は、傾斜化されたＳｉＧｅＣ合金組成を有し、ｎ＋−エリアとの境界で最も狭いバンドギャップを有し、合金化されていないシリコンで構成されるｐ＋添加された領域との境界で、シリコンに転移する最も広いバンドギャップを有するものとして示される。図５ｄにおいて、ホトダイオードの無添加領域は、傾斜化されたＳｉＧｅＣ／シリコン／傾斜化されたＳｉＧｅＣの積み重ねによって示される。このプロファイルは、印加された電界に加えて、ホールに対するアバランシェプロセスは、ホールが最大の価電子バンドの不連続性を有する領域を横切るときに運動エネルギーを得ることによって支援される。
【００８８】
図６は、可視範囲の三原色であるＲＧＢに対して、従来のＣＣＤおよびＣＭＯＳイメージャにおいて、色のフィルタリング／分離が如何にして得られるかを図示している。
【００８９】
図７ａは、ＲＧＢおよびＩＲ（赤外線）のカラーフィルタリング／分離用の、考えうる選択肢の一つを図示する。この解決策において、ＩＲを収集するためのホトダイオードには波長フィルタリングは行なわない。そのため、日中では、ＩＲサブピクセルが、「白色光」イメージを収集する。可視範囲における非常に弱いフォトン強度（たとえば、夜間）のもとでは、そのホトダイオードによって生成される光電流は、広帯域のＩＲ放射によるものである。日中では、このサブピクセルは、「ソーラーセル」として機能するように適宜バイアスさせることができ、イメージセンサーが埋め込まれるシステムのパワーの要求を満足する助けとなる。
【００９０】
図７ｂは、ＲＧＢおよびＩＲのカラーフィルタリング／分離用の、ほかの考えうる選択肢を図示する。この解決策によれば、ＩＲを収集するホトダイオードに関する波長フィルターがあり、「ソーラー・ブラインド化」される。そのため日中でさえも、ＩＲサブピクセルは、可視範囲内のイメージを収集することはなく、ＩＲ放射だけを収集する。
【００９１】
図８は、ＲＧＢおよびＩＲ用のサブピクセルを有する「全カラーピクセル」の三次元斜視図を示す。
【００９２】
ここで、図９ａ−ｇについて説明すると、エピタキシャルＳｉＧｅＣホトダイオードとＣＭＯＳとの一体化のための、考えうるプロセスフローの一実施例を示す。Ｓｉ３Ｎ４を付着させたあと、ブランケットまたはパターン化エッチバックを行なってスペーサを形成することは、ＣＭＯＳ処理における共通のプロセス工程である。このパターン化されたＳｉ３Ｎ４フィルムのエッチバックは、抵抗性の高い回路素子を製造する好ましい方法であり、無添加のポリシリコンラインの上部にＳｉ３Ｎ４を設けて、シリサイドの形成を阻止する。
【００９３】
図９ａは、窒化シリコン（Ｓｉ３Ｎ４）フィルムの成膜およびエッチバック後のシリコンウエハ基板の概略断面図を示す。二重ウェルＣＭＯＳプロセスが前提となる。三重ウェルも使用することができ、その場合、ホトダイオードは、三重ウェルのアクティブエリア内で形成することができる。ホトダイオードが作成されるアクティブエリアは、フィールド酸化物（ＦＯＸ）領域によって周辺のＣＭＯＳデバイスから分離した状態にある。この図に示される通り、このアクティブエリアを覆う薄い酸化物（ＳｉＯ２）フィルムがあり、このフィルムは、Ｓｉ３Ｎ４フィルムの成膜およびエッチングの前に形成されたものである。以下にプロセス工程の例について説明する。
【００９４】
「光センサーモジュール」
１）ホトレジストのないホトダイオード領域だけを残したフォトリソグラフィー；
２）たとえば、希釈−ＨＦによるシリコン表面からの薄い酸化膜の除去（図９ｂ）
３）ホトレジストの剥離および清浄化
４）適切な合金および添加プロファイルを有するホトダイオード層のＳＥＧ形成（図９ｃ）
【００９５】
「シリサイド形成モジュール」
５）ポリＳｉラインおよび接合からの薄い酸化膜の除去（たとえば、希釈ＨＦ）；
６）従来の方法によるシリサイドの形成（図９ｄ）
【００９６】
「ポストシリサイドモジュール」
７）シリサイドがエッチング除去されるホトダイオード領域だけを露出するフォトリソグラフィー（ホトレジストの除去）；
８）オーミック接触用に小さいエリアだけを残して、ホトダイオードエピタキシャル層の表面のほとんどからシリサイドを（たとえば、緩衝化されたＨＦを有する）選択的ウェットエッチングで除去する（図９ｅ）；
１２）ホトレジストの除去および清浄；
１３）プレメタル（金属層の前面の）誘電層の成膜；
１４）平面化（図９ｆ）
【００９７】
「標準金属化」
ホトダイオードの存在は、相互接続用の処理に影響を与えるべきではない。図９ｇは、金属接触部と、最初の金属レベルだけを示す。
【００９８】
図１０および図１１について説明すると、エピタキシャルマイクロクーラーおよびＳｉＧｅＣダイオードとＣＭＯＳとの一体化のためのプロセスフローの一例を図示する。ホトダイオードおよびマイクロクーラーデバイスの、開示されたプロセス一体化アーキテクチャは、ホトダイオードの底部電極とマイクロクーラーの最上部電極とがエピタキシャル積層において互いに対面することを示す。
【００９９】
付着されるべきエピタキシャルフィルムが、シリコンウエハの表面より上にあるフィールド酸化物（ＦＯＸ）の突出部よりも厚いとき、追加分の「壁の高さ」を設けて、エピタキシャルフィルムの選択的成長を横方向に含むようにする。ホトダイオードフィルムと、マイクロクーラーフィルムの合計厚さは、シリコンウエハ表面より上にあるフィールド酸化物の突出部の高さを越える傾向がある。したがって、選択的エピタキシャル成長（ＳＥＧ）プロセスは、より厚いフィルム内に開かれた「ウィンドウ」内部で行なわれる必要がある。以下に記載されるプロセスは、この状況を想定して、そのための解決策を示唆している。ＳＥＧプロセス前に、窒化シリコンフィルム内により深いウィンドウを設ける。
【０１００】
図１０ａ〜ｄは、マイクロクーラーと、ｐ−ｉ−ｎホトダイオードフィルムを備える、幾つかの可能な積層の断面図を示す。定性的なバンド図は、考えうるバイアス条件に関する、異なった添加シーケンスの影響を図示するためだけに設けられている。このバンド図は一般的な説明を意図しており、マイクロクーラー層またはホトダイオード層のいずれかの合金組成の詳細を実際に表わすことを意図してはいない。
【０１０１】
図１０ａは、ｎタイプ添加された端子を有するマイクロクーラーを示す。図中、このマイクロクーラーの最上部の電極は、最上部の電極が、ｐ＋添加されたホトダイオードの底部電極と同一のｎ＋層を共有する。このバンド図は、ホトダイオードの最上部の電極と、（「ウェル接触部」を通じて接触させた）マイクロクーラーの底部電極とのあいだにバイアスが適用される状況を図示する。
【０１０２】
図１０ｂは、ｐタイプ添加された端子を有するマイクロクーラーを示す。図中、このマイクロクーラーの最上部の電極は、最上部の電極が、ｎ＋添加されたホトダイオードの底部電極と同一のｐ＋層を共有する。このバンド図は、ホトダイオードの最上部の電極と、（「ウェル接触部」を通じて接触させた）マイクロクーラーの底部電極とのあいだにバイアスが適用される状況を図示する。
【０１０３】
図１０ａおよび図１０ｂに示される構成では、エピタキシャル積層の中間におけるフィルムの何れにも、外部接触を行なう必要はない。この構成では、ホトダイオードの下部電極と、マイクロクーラーの最上部電極が、同じタイプの添加を行なうことが必要となる。このスキームの主な利点としては、エピタキシャル積層の中間に接触が必要ないことが挙げられる。しかし、このスキームは、二つの不利な点を有する。すなわち、ホトダイオードと、マイクロクーラーが、互いに独立してバイアスさせることができない点と、該バイアスが、直列のデバイス両者に跨って適用されるので、特別な電圧ソースを必要とする大電圧が必要となる点が挙げられる。
【０１０４】
図１０ｃは、ｐタイプ添加された端子を有するマイクロクーラーを示す。図中、マイクロクーラーの最上部電極は、ホトダイオードのｎ＋添加された底部電極と対面し、その最上部電極は、ｐ＋添加されている。共通のオーミック接触は、シリサイドの形成により達成される。バンド図は、シリサイドの仕事関数がシリコンのバンドギャップの中間に位置決めされた状態であって、前記シリサイド領域と、ホトダイオードの最上部電極とのあいだにバイアスが印加され、前記シリサイド領域と、マイクロクーラーの（「ウェル接触部」を通じた）底部電極とのあいだにバイアスが印加された状態を示す。
【０１０５】
図１０ｄは、ｎタイプ添加された端子を有するマイクロクーラーを示す。図中、マイクロクーラーの最上部電極が、ホトダイオードのｐ＋添加された底部電極と対面し、その最上部電極は、ｎ＋添加されている。共通のオーミック接触は、シリサイドの形成により達成される。バンド図は、シリサイドの仕事関数がシリコンのバンドギャップの中間に位置決めされた状態であって、前記シリサイド領域と、ホトダイオードの最上部電極とのあいだにバイアスが印加され、前記シリサイド領域と、マイクロクーラーの（「ウェル接触部」を通じた）底部電極とのあいだにバイアスが印加された状態を示す。
【０１０６】
図１０ｃおよび図１０ｄに示される構成では、「シリサイド」として図示される外部接触部は、ホトダイオードの底部電極と、マイクロクーラーの最上部電極に対して形成され、電気的に接触させられる。このスキームの主な利点は、エピタキシャル積層の中間に接触を行なう必要がある点である。この特別な添加タイプのシーケンスは、以下の二つの利点を有する。
（ａ）ホトダイオードおよびマイクロクーラーに印加されるバイアスが、互いに完全に独立している点。
（ｂ）中間接触部が、「グラウンド」である一方、同一の極性の電圧が、ホトダイオードおよびマイクロクーラーの他方の電極に印加される点。
【０１０７】
この時点で、図１０ｃおよび図１０ｄのオプションは、以下の理由で、最適のオプションであることが判る。
（ａ）（ＣＭＯＳ技術における傾向に関して）より低い電源電圧
（ｂ）デバイス性能（バンドギャップの独立した最適化とドーピングの設計）
（ｃ）ホトダイオードの動作モードに関する回路設計（たとえば、低ノイズ動作のための高周波ＡＣバイアス）。
【０１０８】
以下に記載され、エピタキシャル積層の中間に接触層を形成するプロセス工程に関する、ほかの理由により、好ましい実施例は、図１０ｄに示されるものであると決定される。プロセス技術に関する理由に加え、図１０ｄの構成において、マイクロクーラーは、ｎタイプ添加されるため、ｎ＋アクティブエリア上に形成され、ｐ＋アクティブエリアよりもモビリティの点で有利である。
【０１０９】
これらのデバイスへの接触に特有のプロセス工程は、一般的な全てのデバイスへの接触を形成する前に行なわれる必要がある。
【０１１０】
中間電極との接触を行なうため、これらの電極より上にあるエピタキシャル層は、エッチング除去される。エッチングされるフィルムの厚さが薄く、これらのフィルムの損傷の少ないエッチングの要件については、その解決策は、少なくとも最初の段階ではウェットエッチングにある傾向がある。
【０１１１】
プロセスを簡潔にするため、同一のエピタキシャル積層内に幾つかの異なったフィルムに幾つかの接触を行なわせるよりも、エピタキシャル積層の中間部に一つのフィルムに一つだけの接触を行なうのが便利である。中間電極をホトダイオードと、マイクロクーラーとに共通化にさせることにより、単一の接触を得ることができる。したがって、デバイスおよびエピタキシャル成膜プロセスの両者の設計（合金の正確なシーケンスおよび添加プロファイル）には、この方法を反映させる必要がある。
【０１１２】
エピタキシャル積層の中間部にあるフィルムに接触形成させるには、それより上にあるフィルムの除去が必要となり、その場合、おそらく厚さは非常に薄くなる（たとえば、５０ｎｍ未満）。これらの状況において、最適な技術的解決策は、添加感応型で、異方性のウェットエッチングを使用することであると考えられる（たとえば、ＫＯＨまたは、その類似）。
【０１１３】
これらのエンジニアリング要素を考慮して、エピタキシャル層の最適なシーケンスは、ホトダイオードの最上部電極が、ｎタイプ添加され、底部電極は、ｐタイプ添加されるようなシーケンスとする。このマイクロクーラーの最上部電極および底部電極は、ｎタイプ添加される。
【０１１４】
このシーケンスにより、ホトダイオードの下部電極のフィルムは、ＫＯＨに対するエッチイングストップ（または相当する異方性ウェットエッチング剤）として使用することができる。ＫＯＨ混合物は、ｐタイプ添加されたシリコンよりずっと早く非添加のシリコンと、ｎタイプ添加されたシリコンをエッチングすることは周知である。実際、高度にｐタイプ添加されたシリコンは、ＫＯＨおよびほかの混合物に対するのエッチストップとして通常使用される。側壁部が、垂直でなく、傾斜しているという事実は、最小化されるか、無関係とされるが、フィルムが極端な厚さの場合は、エッチング除去される（５０ｎｍまで）。エッチングされるべきコンタクトホールの直径は、技術レベルに左右されるが、０．１ミクロン以上のＣＭＯＳ世代であっても、このホールのアスペクト比は、常に１未満となるべきである。
【０１１５】
図１１ａは、窒化シリコン、すなわちＳｉ３Ｎ４フィルムのパターン化されたエッチングバック後の、シリコン・ウエハ基板の概略断面図を示す。二重ウェルＣＭＯＳプロセスが、前提となる。三重ウェルも使用可能であるが、その場合、ホトダイオードは、三重ウェルのアクティブエリア内に形成することができる。
【０１１６】
スペーサを形成するためにＳｉ３Ｎ４のパターン化されたエッチングバックを行なうのは、ＣＭＯＳ処理における共通の実施要綱であり、非添加のポリＳｉラインの最上部にＳｉ３Ｎ４フィルムを設けることにより、抵抗性の高い回路素子を製造する好ましい方法であり、これらの上にシリサイドの形成を防ぐためである。
【０１１７】
図の左側では、ホトレジストは、ホトダイオードフィルムが形成される領域を覆っている。図の右側は、ＰＭＯＳデバイスおよびＮＭＯＳデバイスの接合およびウェルと、ポリＳｉゲートの側壁部にあるＳｉ３Ｎ４スペーサを示す。フィールド酸化物（ＦＯＸ）領域により、ホトダイオードフィルムおよびＣＭＯＳデバイスのアクティブエリアを分離させる。この図に示すように、このアクティブエリアを覆う薄いオキシド（ＳｉＯ２）フィルムがあり、これは、Ｓｉ３Ｎ４フィルムの成膜およびエッチングの前に形成されたものである。このプロセス工程の例を以下に詳述する。
【０１１８】
「マイクロクーラーおよび光センサーモジュール」
１）薄膜（５ｎｍまでの）のＳｉＯ２と、低歪みの厚いＳｉ３Ｎ４（数百ｎｍ）の成膜（図１１ｂ）
２）ホトレジストを用いないホトダイオード領域だけのフォトリソグラフィー；
３）薄膜のオキシド・フィルム上で停止するＳｉ３Ｎ４の選択的ドライエッチング（図１１ｃ）
４）ホトレジストの剥離と洗浄
５）たとえば希釈ＨＦによる、シリコン表面からの薄膜酸化物の除去（図１１ｄ）
６）マイクロクーラー層と、ホトダイオード層のＳＥＧ（図１１ｅ）
【０１１９】
「中間電極への接触」
７）フォトリソグラフィー：コンタクトホール（アラインメント許容度を含むよう大型化）
８）ホトダイオードのｐ＋底部電極上で停止する最上部ホトダイオード層（ｎタイプおよび非添加）のウェットエッチング（たとえば、ＫＯＨ）（図１１ｆ）
９）ホトレジストの剥離
１０）窒化物の選択的ウェットエッチング
１１）（厚いＳｉ３Ｎ４フィルムより前に付着させた）薄膜のＳｉＯ２の完全洗浄および除去（図１１ｇ）
１２）薄膜（５ｎｍまでの）ＳｉＯ２フィルムの成膜（たとえば、ＴＥＯＳ）
１３）薄膜（１０ｎｍ未満の）ＳｉＯ２フィルムの成膜（図１１ｈ）
１４）フォトリソグラフィー：シリサイドが形成される部位への全ての領域の露出（ホトレジストの除去）
１５）薄膜Ｓｉ３Ｎ４のエッチング（ドライまたはウェット）と、その後のシリコンおよび、たとえば、希釈ＨＦポリによる、Ｓｉ表面からの薄膜ＳｉＯ２のウェットエッチング（図１１ｉ）
【０１２０】
「シリサイドモジュール」
１６）ホトレジストの剥離および洗浄
１７）従来の方法によるシリサイドの形成（図１１ｊ）
従来の方法によるシリサイドの形成により、基板の一部の反応（消費）を含むことの注意が必要である。ここでは、その特性は、「中間層」へのコンタクトホールにおいて、ｐ＋フィルムとｎ＋フィルムに同時にオーミック接触させるのに利用される。
１８）プレメタル誘電層の付着
１９）平面化（図１１ｋ）
【０１２１】
「標準金属化」
ホトダイオードおよびマイクロクーラーの存在により、相互接続の処理に影響が及ばないようにする。図１１ｌは、金属接触部と、第１の金属レベルだけを示す。
【図面の簡単な説明】
【図１】
従来のＣＭＯＳイメージャ・センサーの断面図を示す。
【図２】
本発明によるホトダイオード・モジュールの断面図を示す。
【図３】
マイクロクーラー・モジュールを有する従来のＣＭＯＳホトダイオードの考えうる構成の断面図を示す。
【図４】
本発明にしたがって構成されたホトダイオード・モジュールと、マイクロクーラー・モジュールの断面図を示す。
【図５ａ】
可視波長およびＩＲ波長と、それに対応するバンド図のｐ−Ｉ−ｎホトダイオード層の断面図を示す。
【図５ｂ】
可視波長およびＩＲ波長と、それに対応するバンド図のｐ−Ｉ−ｎホトダイオード層の断面図を示す。
【図５ｃ】
可視波長およびＩＲ波長と、それに対応するバンド図のｐ−Ｉ−ｎホトダイオード層の断面図を示す。
【図５ｄ】
可視波長およびＩＲ波長と、それに対応するバンド図のｐ−Ｉ−ｎホトダイオード層の断面図を示す。
【図６】
可視範囲の三原色（ＲＧＢ）について、従来のＣＣＤイメージャおよびＣＭＯＳイメージャで如何にしてカラー・フィルタリング／分離が得られ、一つのカラー・ピクセルが、三つのサブピクセル、これら原色の各々についての一つずつで、構成されていることを示す。
【図７ａ】
ＩＲ収集用のホトダイオードに関する波長フィルタリングを使用して、ＲＧＢおよびＩＲカラー・フィルタリング／分離について考えうる一つの選択肢を図示する。
【図７ｂ】
ＩＲ収集用のホトダイオードに関する波長フィルタリングを使用して、ＲＧＢおよびＩＲカラー・フィルタリング／分離について考えうるもう一つの選択肢を図示する。
【図８】
ＲＧＢおよびＩＲ用のサブピクセルを有する「全カラー・ピクセル」の三次元透視図を示す。
【図９ａ】
ＣＭＯＳを有するエピタキシャルＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図９ｂ】
ＣＭＯＳを有するエピタキシャルＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図９ｃ】
ＣＭＯＳを有するエピタキシャルＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図９ｄ】
ＣＭＯＳを有するエピタキシャルＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図９ｅ】
ＣＭＯＳを有するエピタキシャルＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図９ｆ】
ＣＭＯＳを有するエピタキシャルＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図９ｇ】
ＣＭＯＳを有するエピタキシャルＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図１０ａ】
考えうるバイアス条件に関する添加の異なったシーケンスの影響を図示する定性的なバンド図と共に、マイクロクーラーと、ｐ−ｉ−ｎホトダイオード・フィルムを備える積層の概略図を示す。
【図１０ｂ】
考えうるバイアス条件に関する添加の異なったシーケンスの影響を図示する定性的なバンド図と共に、マイクロクーラーと、ｐ−ｉ−ｎホトダイオード・フィルムを備える積層の概略図を示す。
【図１０ｃ】
考えうるバイアス条件に関する添加の異なったシーケンスの影響を図示する定性的なバンド図と共に、マイクロクーラーと、ｐ−ｉ−ｎホトダイオード・フィルムを備える積層の概略図を示す。
【図１０ｄ】
考えうるバイアス条件に関する添加の異なったシーケンスの影響を図示する定性的なバンド図と共に、マイクロクーラーと、ｐ−ｉ−ｎホトダイオード・フィルムを備える積層の概略図を示す。
【図１１ａ】
ＣＭＯＳを有するエピタキシャルマイクロクーラーやＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図１１ｂ】
ＣＭＯＳを有するエピタキシャルマイクロクーラーやＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図１１ｃ】
ＣＭＯＳを有するエピタキシャルマイクロクーラーやＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図１１ｄ】
ＣＭＯＳを有するエピタキシャルマイクロクーラーやＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図１１ｅ】
ＣＭＯＳを有するエピタキシャルマイクロクーラーやＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図１１ｆ】
ＣＭＯＳを有するエピタキシャルマイクロクーラーやＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図１１ｇ】
ＣＭＯＳを有するエピタキシャルマイクロクーラーやＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図１１ｈ】
ＣＭＯＳを有するエピタキシャルマイクロクーラーやＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図１１ｉ】
ＣＭＯＳを有するエピタキシャルマイクロクーラーやＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図１１ｊ】
ＣＭＯＳを有するエピタキシャルマイクロクーラーやＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図１１ｋ】
ＣＭＯＳを有するエピタキシャルマイクロクーラーやＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図１１ｌ】
ＣＭＯＳを有するエピタキシャルマイクロクーラーやＳｉＧｅＣホトダイオードの一体化について、考えうるプロセス・フローの一実施例を図示する。
【図１】
2004512686.tif 000003
【図２】
2004512686.tif 000004
【図３】
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【図４】
2004512686.tif 000006
【図５ａ】
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【図５ｂ】
2004512686.tif 000008
【図５ｃ】
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【図５ｄ】
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【図６】
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【図７ａ】
2004512686.tif 000012
【図７ｂ】
2004512686.tif 000013
【図８】
2004512686.tif 000014
【図９ａ】
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【図９ｂ】
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【図９ｃ】
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【図９ｄ】
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【図９ｅ】
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【図９ｆ】
2004512686.tif 000020
【図９ｇ】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
2004512686.tif 000024
【図１０ｄ】
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【図１１ａ】
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【図１１ｂ】
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【図１１ｃ】
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【図１１ｄ】
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【図１１ｅ】
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【図１１ｆ】
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【図１１ｇ】
2004512686.tif 000032
【図１１ｈ】
2004512686.tif 000033
【図１１ｉ】
2004512686.tif 000034
【図１１ｊ】
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【図１１ｋ】
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【図１１ｌ】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
2004512686.tif 000093
【手続補正書】
【提出日】平成14年12月17日(2002.12.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＣＭＯＳ構造とモノリシックに一体化されたホトダイオードモジュールの製造方法であって
ウェルに埋め込まれた少なくとも１つのウェル埋込半導体領域を有する半導体基板を形成するステップと、
該ウェル埋込半導体領域上に感光層をエピタキシャル成長させるステップと、
該エピタキシャル成長させた感光層の少なくとも１つの選択された領域上にコンタクト層を成膜するステップと、
該エピタキシャル成長させた感光層の各選択された領域の上部に金属相互接続層を形成するステップと、
該エピタキシャル成長させた感光層の非選択領域に、該金属相互接続層の上部のレベルにまで平坦化された誘電体層を成膜するステップ
とを含み、
前記ウェル埋込半導体領域が規定された極性を有し、前記ウェル埋込半導体領域が、隣接するＣＭＯＳ構造と電気的に隔離され
前記感光層が下部にある前記ウェル埋込半導体領域の極性と同じ極性を有するドープされた半導体材料を備える方法。
【請求項２】
前記金属相互接続のためのコンタクト層が、各エピタキシャル成長させたホトダイオードモジュールの選択された領域上に形成される、たとえば金属シリサイド層などの不透明導電性材料である請求項１記載の方法。
【請求項３】
前記金属相互接続のためのコンタクト層が、各エピタキシャル成長させたホトダイオードモジュールの上部に成膜された導電性透光層である請求項１記載の方法。
【請求項４】
前記感光層を選択性エピタキシャル成長によって形成するステップが、
選択された活性領域上の特定の範囲のゲルマニウムおよび／またはカーボン原子濃度を有するシリコン合金薄膜の積層をエピタキシャル成長させるステップを含み、
記ゲルマニウムおよび／またはカーボン原子濃度が下方の膜から上方の膜へと減少し、該上方の膜が、該積層の下の前記活性領域の最上層のタイプと反対のタイプである請求項１記載の方法。
【請求項５】
前記エピタキシャル成長させたｐ−ｉ−ｎホトダイオードが、シリコンランダム合金膜の積層から製造される請求項１記載の方法。
【請求項６】
前記エピタキシャル成長させたｐ−ｉ−ｎホトダイオードが、シリコン合金の量子井戸の積層から製造される請求項１記載の方法。
【請求項７】
前記エピタキシャル成長させたｐ−ｉ−ｎホトダイオードが、シリコン合金の超格子膜の積層から製造される請求項１記載の方法。
【請求項８】
多量ドープされたシリコンキャップ薄膜が、前記積層の上部にエピタキシャル成長する請求項７記載の方法。
【請求項９】
前記感光層を選択的エピタキシャル成長によって形成するステップが、
ＰｂＴｅ、Ｐｂ１−ｘＳｎｘＳｅ、ＺｎＳ、ＧａＮ、ＡｌＮ、Ａｌ２Ｏ３、ＬａＡｌＯ３、Ｐｒ２Ｏ３、ＣｅＯ２、ＣａＦ２、Ｓｒ２ＴｉＯ４、ＳｒＴｉＯ３などからなる群から選択される少なくとも１つの材料から選択される薄膜の積層のエピタシアル成長のステップを備える請求項１記載の方法。
【請求項１０】
前記薄膜の積層が、ＰｂＴｅ、Ｐｂ１−ｘＳｎｘＳｅ、ＺｎＳ、ＧａＮおよびＡｌＮからなる群から選択される少なくとも１つの材料から製造される請求項９記載の方法。
【請求項１１】
前記感光層の選択的エピタキシャル成長のステップが、シリコン、およびＰｂＴｅ、Ｐｂ１−ｘＳｎｘＳｅ、ＺｎＳ、ＧａＮ、ＡｌＮ、Ａｌ２Ｏ３、ＬａＡｌＯ３、Ｐｒ２Ｏ３、ＣｅＯ２、ＣａＦ２、Ｓｒ２ＴｉＯ４、ＳｒＴｉＯ３などからなる群から選択される少なくとも１つの材料で製造された量子井戸の積層をエピタキシャル成長させることを備える請求項９記載の方法。
【請求項１２】
前記感光層の選択的エピタキシャル成長のステップが、シリコン、およびＰｂＴｅ、Ｐｂ１−ｘＳｎｘＳｅ、ＺｎＳ、ＧａＮ、ＡｌＮ、Ａｌ２Ｏ３、ＬａＡｌＯ３、Ｐｒ２Ｏ３、ＣｅＯ２、ＣａＦ２、Ｓｒ２ＴｉＯ４、ＳｒＴｉＯ３などからなる群から選択される少なくとも１つの材料で製造された超格子膜の積層をエピタキシャル成長させることを備える請求項９記載の方法。
【請求項１３】
前記感光層の選択的エピタキシャル成長が、シリコン結晶格子について歪み緩和を許容する緩衝膜上で行なわれる請求項１記載の方法。
【請求項１４】
ウェルに埋め込まれたウェル埋込半導体領域を有する共通の半導体基板、少なくとも１つのホトダイオードデバイスおよびＣＭＯＳ回路を備えるＣＭＯＳイメージャセンサであって、該少なくとも１つのホトダイオードデバイスが、隣接するデバイスから電気的に隔離されたウェル埋込半導体領域上に成長するＣＭＯＳイメージャセンサ。
【請求項１５】
ウェルに埋め込まれた少なくとも１つのウェル埋込半導体領域を有する半導体基板と、
該少なくとも１つのウェル埋込半導体領域上に形成されたエピタキシャル感光層と、
該エピタキシャル感光層の少なくとも１つの選択された領域上に形成されたコンタクト層と、
該コンタクト層のおのおのの上部に形成された金属相互接続層と
を備えるＣＭＯＳイメージャセンサであって、
前記ウェル埋込半導体領域が規定された極性を有し、
前記感光層が、少なくとも、下部にあるウェル埋込半導体領域の極性と同じ極性を有するドープされた半導体材料を備え、
前記金属相互接続層が、前記エピタキシャル感光層の非選択領域に、前記金属相互接続層の上部のレベルにまで形成される平坦化された誘電体材料に埋め込まれるＣＭＯＳイメージャセンサ。
【請求項１６】
前記コンタクト層が、不透明導電材料である請求項１５記載のＣＭＯＳイメージャセンサ。
【請求項１７】
前記コンタクト層が、透光性導電材料である請求項１５記載のＣＭＯＳイメージャセンサ。
【請求項１８】
共通の半導体基板、および複数の離間して並んで一体化された光検出デバイスを含むＣＭＯＳイメージャセンサであって、該光検出デバイスが、特定の波長範囲の可視光、および／または赤外光、および／または紫外光スペクトルのおのおのを検出するようにされた請求項１４記載のＣＭＯＳイメージャセンサ。
【請求項１９】
発電のための太陽電池として動作する光検出領域をさらに含む請求項１８記載のＣＭＯＳイメージャセンサ。
【請求項２０】
ウェルに埋め込まれた離間して並ぶウェル埋込半導体領域を有する共通の半導体基板と、隣接するデバイスから電気的に隔離されるウェル埋込半導体領域上に成長した少なくとも１つの光検出デバイスと、ＣＭＯＳ回路とを備える光−電子トランシーバ。
【国際調査報告】
2004512686.tif 000094
2004512686.tif 000095
2004512686.tif 000096