(57)【要約】処理中に分子電子デバイスのアクティブ分子層の元の状態を保持する分子電子デバイスを形成する方法が記載される。一態様では、障壁層が設けられ、下側ワイヤ層と上側ワイヤ層との間に狭持される分子層が上側ワイヤ層のパターニング中に劣化するのを防ぐ。この製造工程から形成される分子電子デバイス構造およびメモリシステムが記載される。分子電子デバイスは、下側ワイヤ層と、デバイス領域において前記下側ワイヤ層上に配置される分子層と、前記デバイス領域において前記分子層上に配置される上側ワイヤ層と、前記デバイス領域を画定し、前記分子層および前記上側ワイヤ層の組み合わせの厚みよりも厚い障壁層とを含む。
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【特許請求の範囲】
【請求項１】
分子電子デバイスを形成する方法であって、前記上側ワイヤ層をパターニングする間に下側ワイヤ層と上側ワイヤ層との間に挟まれる分子層が劣化するのを防ぐように、障壁層を設けることを含む方法。
【請求項２】
前記分子層および前記上側ワイヤ層は、前記分子電子デバイスを画定する領域において前記障壁層よりも薄い厚みを有する請求項１に記載の方法。
【請求項３】
前記上側ワイヤ層は、前記障壁層上にリフトオフ層を堆積し、前記分子層および前記リフトオフ層上に導電層を堆積し、前記リフトオフ層を溶解することによりパターニングされる請求項１に記載の方法。
【請求項４】
前記リフトオフ層は前記障壁層とは異なる溶解性を有する請求項３に記載の方法。
【請求項５】
前記リフトオフ層は、前記障壁層が概ね不溶性である溶媒で溶解される請求項４に記載の方法。
【請求項６】
前記リフトオフ層はポリマーを含み、前記障壁層は異なるポリマーを含む請求項３に記載の方法。
【請求項７】
前記リフトオフ層はＰＭＭＡを含み、前記障壁層はＰＤＭＳを含む請求項６に記載の方法。
【請求項８】
前記リフトオフ層はアセトンで溶解される請求項７に記載の方法。
【請求項９】
前記リフトオフ層はポリマーを含み、前記障壁層は無機絶縁体を含む請求項３に記載の方法。
【請求項１０】
前記障壁層は絶縁体を含む請求項１に記載の方法。
【請求項１１】
前記障壁層はポリマーを含む請求項１０に記載の方法。
【請求項１２】
前記障壁層はＰＤＭＳを含む請求項１１に記載の方法。
【請求項１３】
前記障壁層は無機絶縁体を含む請求項１０に記載の方法。
【請求項１４】
分子電子デバイスを形成する方法であって、
パターニングされた下側ワイヤ層を基板上に堆積することと、
前記パターニングされた下側ワイヤ層上に、リフトオフ層とその下にある障壁層とを含む複合層を堆積することを含み、該複合層は、前記下側ワイヤ層が前記リフトオフ層および前記障壁層を通して露出されるデバイス領域を画定するようにパターニングされ、
前記パターニングされた複合層および前記露出された下側ワイヤ層の上に、前記デバイス領域における組み合わせの厚みが前記障壁層よりも薄い、分子層および上側ワイヤ層を堆積することと、
前記上側ワイヤ層を、前記障壁層が概ね不溶性である溶媒で前記リフトオフ層を溶解することによりパターニングすることを含む方法。
【請求項１５】
前記リフトオフ層はポリマーを含み、前記障壁層は異なるポリマーを含む請求項１４に記載の方法。
【請求項１６】
前記リフトオフ層はＰＭＭＡを含み、前記障壁層はＰＤＭＳを含む請求項１５に記載の方法。
【請求項１７】
前記リフトオフ層はポリマーを含み、前記障壁層は無機絶縁体を含む請求項１４に記載の方法。
【請求項１８】
前記リフトオフ層はアセトンで溶解される請求項１４に記載の方法。
【請求項１９】
分子電子デバイスであって、
下側ワイヤ層と、
デバイス領域において前記下側ワイヤ層上に配置される分子層と、
前記デバイス領域において前記分子層上に配置される上側ワイヤ層と、
前記デバイス領域を画定し、前記分子層および前記上側ワイヤ層の組み合わせの厚みよりも厚い障壁層とを含む分子電子デバイス。
【請求項２０】
分子電子デバイスのアレイを含む分子メモリシステムであって、各分子電子デバイスは、
下側ワイヤ層と、
デバイス領域において前記下側ワイヤ層上に配置される分子層と、
前記デバイス領域において前記分子層上に配置される上側ワイヤ層と、
前記デバイス領域を画定し、前記分子層と前記上側ワイヤ層の組み合わせの厚みよりも厚い障壁層とを含む分子メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分子電子デバイスを形成するためのシステムおよび方法に関する。
【背景技術】
【０００２】
種々の異なる分子電子論理回路およびメモリデバイスが提案されている。たとえば、１つの分子電子デバイス構造では、分子層（たとえば、ラングミュア−ブロジェット膜）が一対の導電層（たとえば、一対の金属層、金属層およびドープ半導体層、あるいは一対のドープ半導体層）間に挟まれる。分子層は薄い絶縁性の膜としての役割を果たし、その膜は、トンネル接合デバイスあるいはスイッチングデバイスとして構成される場合がある金属−絶縁体−金属（ＭＩＭ）構造において、あるいはエレクトロ・ルミネセンス・デバイスとして構成される場合がある金属−絶縁体−半導体（ＭＩＳ）構造において用いることができる。
【０００３】
米国特許第6,128,214号は、ナノスケールデバイスの２次元のアレイから形成される分子ワイヤ・クロスバー・メモリ（ＭＷＣＭ）システムとして構成される別の分子電子デバイス構造を記載する。各ＭＷＣＭデバイスは、一対の交差するワイヤの交点（すなわち接合部）に形成され、その場所において、少なくとも１つの分子結合種が一対の交差するワイヤ間で双安定分子スイッチとしての役割を果たす。
【０００４】
結果として形成されるデバイス構造は、抵抗、ダイオードあるいは非対称非線形の抵抗として構成されることができる。各ＭＷＣＭデバイスの状態は、破壊するほどではないが比較的高い状態変化用の電圧を印加することにより、変更することができる。そして、状態変化を引き起こさない電圧で読み取ることができる。さらに他の分子電子デバイスも提案されている。
【特許文献１】
米国特許第6,128,214号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、処理中に電子デバイスのアクティブ分子層を元の状態に保持する分子電子デバイスを形成する新規のプロセスを提供することを目的とする。さらに本発明は、新規の分子電子デバイス構造、およびこの形成プロセスで形成される新規のメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
一態様では、本発明は分子電子デバイスを形成する方法であり、その方法によれば、下側ワイヤ層と上側ワイヤ層との間に挟まれる分子層が上側ワイヤ層のパターニング中に劣化するのを防ぐように、障壁層が設けられる。
【０００７】
本発明の複数の実施形態が以下に記載される機構のうちの１つあるいは複数の機構を含むことができる。
【０００８】
分子層および上側ワイヤ層は、分子電子デバイスを画定する領域における障壁層の厚みよりも薄いことが好ましい。
【０００９】
上側ワイヤ層は、障壁層上にリフトオフ層を堆積し、分子層およびリフトオフ層上に導電層を堆積し、リフトオフ層を溶解することによりパターニングされることが好ましい。リフトオフ層は、障壁層とは異なる溶解性を有することが好ましい。リフトオフ層は、障壁層が概ね不溶性の溶媒で溶解されることが好ましい。いくつかの実施形態では、リフトオフ層はあるポリマー（たとえば、ＰＭＭＡ）を含むことができ、障壁層は異なるポリマー（たとえば、ＰＤＭＳ）を含むことができる。これらの実施形態では、リフトオフ層はアセトンに溶解されることができる。他の実施形態では、リフトオフ層はあるポリマーを含むことができ、障壁層は無機絶縁体を含むことができる。
【００１０】
本発明の別の態様では、分子電子デバイスは以下のように形成される。パターニングされた下側ワイヤ層が基板上に堆積される。リフトオフ層と、その下にある障壁層とを含む複合層が、パターニングされた下側ワイヤ層上に堆積される。複合層はパターニングされ、下側ワイヤ層がリフトオフ層および障壁層を通して露出されるデバイス領域を画定する。分子層、およびその上にある上側ワイヤ層が、パターニングされた複合層および露出された下側ワイヤ層上に堆積される。分子層および上側ワイヤ層は、デバイス領域における組み合わせの厚さが、デバイス領域を画定する障壁層の厚みよりも薄い。上側ワイヤ層は、障壁層が概ね不溶性の溶媒でリフトオフ層を溶解することによりパターニングされる。
【００１１】
また本発明は、下側ワイヤ層と、デバイス領域内にある下側ワイヤ層上に堆積される分子層と、デバイス領域内にある分子層上に堆積される上側ワイヤ層と、障壁層とを含む分子電子デバイスを備える。障壁層は、デバイス領域を画定し、分子層および上側ワイヤ層の組み合わせの厚さよりも厚い。
【００１２】
別の態様では、本発明は、先の段落に記載される分子電子デバイスに相当するデバイスのアレイを含む分子メモリシステムを備える。
【００１３】
本発明の他の特徴および利点は、図面および特許請求の範囲を含む、以下に記載される説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００１４】
以下に記載される詳細な説明では、類似のデバイスを特定するために類似の参照番号が用いられる。さらに、図面は例示的な実施形態の主な機構を概略的に例示することを意図している。その図面は、実際の実施形態の全ての機構を示すことや、図示されるデバイスの相対的な寸法を示すことを意図するわけではなく、縮尺どおりにも描かれていない。
【００１５】
図１を参照すると、一実施形態では、分子電子デバイス１０は、０°より大きな角度で交差する２つの導電性ワイヤ１２、１４を含む。各ワイヤ１２、１４は、金属あるいはドープ半導体材料から形成されることができる。双安定分子あるいは分子化合物１６の層（記号Ｒによって示される）は、ワイヤ１２、１４の間に狭まれる。特定の１つあるいは複数の分子１８（記号Ｒｓによって示される）は、ワイヤ１２、１４の交差部分に配置され、スイッチ分子として機能し、分子電子デバイス１０のアクティブな部分に対応する。
【００１６】
動作時に、分子電子デバイス１０の状態は、比較的高い状態変化用の電圧をワイヤ１２、１４に印加することにより変更することができる。状態変化用の電圧の大きさは、スイッチ分子１８を酸化あるいは還元するのに十分な大きさである。スイッチ分子１８は、協動して電荷のバランスをとる一対のレドックス分子種を含むことができる。その結果、分子種の一方が酸化（あるいは還元）される際に、他方の分子種が還元（あるいは酸化）される。
【００１７】
動作時に、一例では、一方の分子種を還元し、関連する分子種（レドックス対の他方）を酸化することができる。別の例では、一方の分子種を還元し、ワイヤ１２、１４のうちの一方を酸化することができる。第３の例では、一方の分子種を酸化し、ワイヤ１２、１４のうちの一方を還元することができる。第４の例では、一方のワイヤを酸化し、他方のワイヤに関連する酸化物を還元することができる。これらの各例では、酸化あるいは還元することで、２つのワイヤ間のトンネル効果距離あるいはトンネル効果障壁高に影響を及ぼす。その結果、ワイヤ接合部を越える電荷輸送の速度が指数関数的に変わる。この電子的な機能は、分子電子デバイス１０を電気的スイッチとして動作させるための基礎としての役割を果たす。
【００１８】
分子電子デバイス１０の全般的な機能に関するさらに細かい点は、米国特許第6,128,214号から得ることができる。
【００１９】
上記のように、アクティブ分子層１８の元の状態を保持するように、分子電子デバイス１０を形成することができる。図２〜図８Ｂを参照すると、一実施形態では、分子電子デバイス１０は以下のように形成することができる。
【００２０】
最初に図２、図３Ａおよび図３Ｂを参照する。パターニングされた下側ワイヤ層１２が、基板２０上に堆積される（ステップ２２）。下側ワイヤ層１２は、導電性の金属あるいはドープ半導体材料から形成されることができ、従来の薄膜堆積プロセスによって基板２０上に堆積されることができる。従来の薄膜堆積プロセスは、物理的薄膜堆積プロセス（たとえば、マグネトロンスパッタリングまたは電子ビーム堆積）あるいは化学的薄膜堆積プロセス（たとえば、化学気相成長）を含む。基板２０は、絶縁性材料たとえば半導体基板上に形成される酸化物層（たとえば、シリコン基板上に形成される二酸化シリコン（ＳｉＯ２）層）あるいはサファイアから形成されることができる。パターニング後（たとえば、リソグラフィによる）、下側ワイヤ層１２は、厚み寸法を0.01〜0.1μｍの範囲に、幅寸法を約１ｎｍ〜数μｍの範囲内にすることができる。
【００２１】
図４Ａおよび図４Ｂを参照する。複合層２４は、リフトオフ層２６とその下にある障壁層２８とを含む。複合層２４は、下側ワイヤ層１２上に堆積され、パターニングされて、デバイス領域３０が画定される（図２のステップ３２）。リフトオフ層２６および障壁層２８は異なる材料から形成されることができる。詳細には、リフトオフ層２６および障壁層２８は、異なる溶解性を有する材料から形成される。そのことによりリフトオフ層２６は、障壁層２８が概ね不溶性の溶媒内に溶解できるようになる。リフトオフ層２６は、ポリマー（たとえば、ＰＭＭＡ（ポリメチルメタクリレート））から形成されることができる。また障壁層は、異なるポリマー（たとえば、ＰＤＭＳ（ポリジメチルシロキサン）あるいは無機絶縁体（たとえば、ＳｉＯ２、Ｓｉ３Ｎ４またはＡｌＯｘのような酸化物）から形成されることができる。ＰＭＭＡおよびＰＤＭＳのようなポリマー層は、堆積された後に、従来のリソグラフィ技法（たとえば、光リソグラフィ、紫外線リソグラフィ、電子ビームリソグラフィあるいはインプリンティングリソグラフィ）によってパターニングされることができる。無機絶縁体層は、堆積された後に、従来のリソグラフィ技法（たとえば、光リソグラフィ、紫外線リソグラフィ、電子ビームリソグラフィあるいはインプリンティングリソグラフィ）あるいはエッチングによるパターニング技法によってパターニングされることができる。
【００２２】
図５Ａ〜図６Ｂに示されるように、分子層１６および導電性の上側ワイヤ層１４が、パターニングされた複合層２４上に堆積される（図２のステップ３４）。デバイス領域３０では、障壁層２８が、分子層１６と上側ワイヤ層１４を合わせたよりも厚くなるように、障壁層２８の厚みが選択される。以下に詳細に説明されるように、障壁層２８の厚みおよび溶解性によって、後続の上側ワイヤ層１４のパターニング中に分子層１６が劣化することを防いでいる。
【００２３】
分子層１６は、種々の異なる双安定分子種から形成されることができる。たとえば、1999年3月29日に出願の米国特許出願第09／282,048号に記載される、ロタクサン分子のうちの１つあるいは複数の分子がある。いくつかの実施形態では、選択された分子種を、溶媒（たとえば、テトラヒドロフラン）内に溶解することができる。そしてその分子種を、ラングミュア単層膜として準備し、複合層２４と、デバイス領域３０において複合層２４を通して露出される下側ワイヤ層１２の部分との上に、ラングミュア−ブロジェット単分子単層膜として移すことができる。その他、選択された分子薄膜を、自己組織化単層膜法によって、あるいは熱堆積プロセスによって準備することができる。他の実施形態では、適当な分子種を、基板２０上に直に堆積することができる。
【００２４】
上側ワイヤ層１４は、導電性の金属あるいはドープ半導体材料から形成されることができ、従来の薄膜堆積プロセスによって分子層１６上に堆積されることができる。従来の薄膜堆積プロセスは、物理的薄膜堆積プロセス（たとえばマグネトロンスパッタリングまたは電子ビーム堆積）または化学的薄膜堆積プロセス（たとえば化学気相成長）を含む。
【００２５】
図７Ａおよび図７Ｂを参照すると、上側ワイヤ層１４は、障壁層が概ね不溶性である溶媒でリフトオフ層を溶解することによりパターニングされる（図２のステップ３６）。障壁層２８は、分子層１６および上側ワイヤ層１４の組み合わせの厚さよりも厚いので、障壁層２８は、デバイス領域３０の分子層１６を封止および保護し、剥離溶媒が侵入しないようにする。そうしなければ、溶媒が侵入することにより、分子層１６が劣化するか、あるいは完全に破壊されることになるであろう。結果として形成される分子電子デバイス１０において、障壁層２８は、デバイス領域３０を画定し、分子層１６および上側ワイヤ層１４の組み合わせの厚さよりも厚い。分子電子デバイス１０は、０．０１〜０．１μｍの範囲の厚み寸法と、約１０ｎｍ〜数μｍに及ぶ範囲の横寸法とを有することができる。
【実施例１】
【００２６】
一実施形態では、下側ワイヤ層１２は、上側にＡｌＯｘ（〜１ないし２ｎｍ厚）をコーティングされたアルミニウム層（〜０．０１ないし０．１μｍ厚）から、従来の堆積およびリソグラフィパターニング技法を用いて形成される。上側ワイヤ層１４は、電子ビーム堆積技法によって堆積される、チタン層（〜１ないし５ｎｍ厚）と、その上にあるアルミニウム層（〜０．０１ないし０．１μｍ厚）とから形成される。下側ワイヤ層１２および上側ワイヤ層１４は、約１０ｎｍ〜数μｍの範囲の幅寸法を有することができる。
【００２７】
分子層１６は、1999年3月29日に出願の米国特許出願第09／282,048号に記載されるロタクサン分子のうちの１つから形成されることができる。選択されたロタクサン分子は、溶媒（たとえば、テトラヒドロフラン）内に溶解され、２８ｍＮ／ｍの表面圧でラングミュア単層膜として準備され、複合層２４とデバイス領域３０において複合層２４を通して露出される下側ワイヤ層１２の部分との上に、ラングミュア−ブロジェット単分子単層膜１６として移されることができる。結果として形成される分子層は、0.1〜100ｎｍ２／分子の表面被覆率を有することができ、約５オングストローム〜約100オングストロームの厚みを有することができる。
【００２８】
障壁層２８はＰＤＭＳ層（〜0.01ないし1μｍ厚）から形成され、リフトオフ層２６はＰＭＭＡ層（〜0.01ないし1μｍ厚）から形成される。障壁層２８およびリフトオフ層２６は、従来の光リソグラフィプロセスあるいは従来のインプリンティングリソグラフィプロセスによって、パターニングされることができる。リフトオフ層２６は、アセトンでリフトオフ層２６を溶解することにより、上側ワイヤ層１４のリフトオフパターニング（図２のステップ３６）中に選択的に除去される。
【実施例２】
【００２９】
別の実施形態では、下側ワイヤ層１２は、従来の堆積およびリソグラフィパターニング技法を用いて、上側にＡｌＯｘ（〜１ないし２ｎｍ厚）をコーティングされたアルミニウム層（〜0.01ないし0.1μｍ厚）から形成される。上側ワイヤ層１４は、チタン層（〜１ないし５ｎｍ厚）と、その上にあるアルミニウム層（〜0.01ないし0.1μｍ厚）とを、電子ビーム堆積技法によって堆積することで形成される。下側ワイヤ層１２および上側ワイヤ層１４は、約１０ｎｍ〜数μｍの範囲の幅寸法を有することができる。
【００３０】
分子層１６は、1999年3月29日に出願の米国特許出願第09／282,048号に記載されるロタクサン分子のうちの１つから形成されることができる。選択されるロタクサン分子は、溶媒（たとえば、テトラヒドロフラン）内に溶解され、２８ｍＮ／ｍの表面圧でラングミュア単層膜として準備され、複合層２４とデバイス領域３０において複合層２４を通して露出される下側ワイヤ層１２の部分との上に、ラングミュア−ブロジェット単分子単層膜として移されることができる。結果として形成される分子層は、０．１〜１００ｎｍ２／分子の表面被覆率を有することができ、約５オングストローム〜約５０オングストロームの厚みをもつことができる。
【００３１】
障壁層２８は二酸化珪素層（〜0.01ないし1μｍ厚）から形成され、リフトオフ層２６はＰＭＭＡ層（〜0.01〜1μｍ厚）から形成される。障壁層２８およびリフトオフ層２６はそれぞれ、従来のリソグラフィ技法およびエッチング技法によってパターニングされることができる。リフトオフ層２６は、アセトンでリフトオフ層２６を溶解することにより、上側ワイヤ層１４のリフトオフパターニング（図２のステップ３６）中に選択的に除去される。
【００３２】
分子層１６のために選択される分子あるいは材料に応じて、分子電子デバイス１０は、種々の異なる電気的スイッチング機能を示すことができる。この機能は、下側ワイヤ層１２および上側ワイヤ層１４の接続あるいは切断を制御するために用いることができる。分子電子デバイスは、個々に構成可能あるいは構成変更可能にすることができる。個々に構成可能な実施形態では、分子電子デバイス１０の初期状態は開いているか、閉じているかのいずれかにすることができる。ある特定の閾値電圧よりも高い電圧で分子電子デバイス１０にバイアスをかけることにより、アクティブ材料あるいは分子１８は、酸化あるいは還元することができる。それによりデバイスの初期状態を永久に反転することができ、デバイスのスイッチング状態を不可逆的に閉じるか開いておくことができる。構成変更可能な実施形態では、印加電圧の極性および大きさを入れ替えて適当な閾値を越えるようにすることにより、スイッチングデバイスを何度も開閉することができる。この場合の閾値は、アクティブ材料あるいは分子１８を可逆的に酸化および還元するように選択される。
【００３３】
一般的に、下側ワイヤ層１２と上側ワイヤ層１４との間に形成される電気的接続のタイプは、ワイヤ層１２、１４および分子層１６を形成する材料に依存する。表１は、異なるデバイス材料の組み合わせから得られる、種々のタイプの電気的スイッチング機能を示す。
【００３４】
【表１】
2004537845.tif 000003
【００３５】
図８を参照する。一実施形態では、分子電子デバイス１０は、抵抗性分子ワイヤ・クロスバーメモリ４０内に実装されることができる。抵抗性分子ワイヤ・クロスバーメモリ４０は、多数の行および多数の列に配列される複数のメモリセル４２を含む。各メモリセル４２は、分子電子デバイス１０を含む。分子電子デバイス１０は、個々の下側ワイヤ線４４、４６、４８、５０と個々の上側ワイヤ線５２、５４、５６、５８との間に結合される。メモリセルに印加される電圧は、そのメモリセルがその間に結合される下側ワイヤ線と上側ワイヤ線とに印加される電圧によって決定される。メモリセルアレイ４０内の１つあるいは複数のメモリセル４２をアドレス指定（選択）し、その中に情報を書き込み、さらにそこから情報を読み出すように、制御回路６０が構成される。分子電子デバイス１０は、下側ワイヤ線と上側ワイヤ線との間に狭まれる分子１８を電気化学的に還元あるいは酸化することによりアクティブになる。この実施形態では、分子層１６の分子は、スイッチが相対的に高い電圧で酸化され、その状態が低い電圧で読み出されることができるように、ボルタモグラムにおいて大きなヒステリシスを有するように選択される。スイッチが（電気化学的に）閉じられるとき、接続しているワイヤ間の抵抗は低いので、「１」の論理レベルに対応することができる。スイッチが開かれるとき、抵抗は高いので、「０」の論理レベルに対応することができる。抵抗性分子クロスバーメモリの動作に関するさらに細かい点は、米国特許第6,128,214号から得ることができる。
【００３６】
他の実施形態も特許請求の範囲内にある。たとえば、抵抗性分子ワイヤ・クロスバーメモリのほかに、他の分子ワイヤ・クロスバーメモリの実施形態には、分子電子デバイスのアレイを含むことができる。分子電子デバイスのアレイは、表１において明らかにされる他のスイッチング機能を提供するように構成される。さらに、上記の分子電子デバイスは、１つあるいは複数の論理（メモリではない）機能を実行するように設計される回路内に実装されることもできる。さらに他の実施形態も特許請求の範囲内にある。
【図面の簡単な説明】
【００３７】
【図１】２つの交差する導電性ワイヤ間に挟まれる少なくとも１つの電気的にアドレス指定可能な分子種から形成される、分子電子デバイスの概略的な斜視図。
【図２】図１の分子電子デバイスを形成する工程のフローチャート。
【図３Ａ】下側ワイヤ層を基板上に堆積しパターニングするときの概略的な断面図。
【図３Ｂ】下側ワイヤ層を基板上に堆積しパターニングするときの、図３Ａと直交する概略的な断面図。
【図４Ａ】パターニングされた複合層を、図３Ａのパターニングされた下側ワイヤ層上に堆積するときの、概略的な断面図。
【図４Ｂ】パターニングされた複合層を、図３Ｂのパターニングされた下側ワイヤ層上に堆積するときの、図４Ａと直交する概略的な断面図。
【図５Ａ】分子層を図４Ａのパターニングされた複合層上に堆積するときの、概略的な断面図。
【図５Ｂ】分子層を図４Ｂのパターニングされた複合層上に堆積するときの、図５Ａと直交する概略的な断面図。
【図６Ａ】図５Ａの分子層上に堆積される導電層の概略的な断面図。
【図６Ｂ】図５Ｂの分子層上に堆積される導電層の、図６Ａと直交する概略的な断面図。
【図７Ａ】図６Ａの導電層がパターニングされ、分子電子デバイスの上側ワイヤ層を画定するときの概略的な断面図。
【図７Ｂ】図６Ｂの導電層がパターニングされ、分子電子デバイスの上側ワイヤ層を画定するときの図７Ａと直交する概略的な断面図。
【図８】図７Ａおよび図７Ｂの分子電子デバイスに相当するデバイスのアレイを含む、抵抗性クロスバーメモリ構造の回路図。
【符号の説明】
【００３８】
１２  下側ワイヤ層
２０  基板
２４  複合層
２６  リフトオフ層
２８  障壁層
３０  デバイス領域
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
2004537845.tif 000008
【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
2004537845.tif 000012
【図６Ｂ】
2004537845.tif 000013
【図７Ａ】
2004537845.tif 000014
【図７Ｂ】
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【図８】
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【国際公開パンフレット】
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2004537845.tif 000020
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2004537845.tif 000034
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【国際公開パンフレット（コレクトバージョン）】
2004537845.tif 000036
【国際調査報告】
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2004537845.tif 000038
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