(57)【要約】【課題】エッチ・バック法を用いるが、高濃度にドーピングされたエッチ・ストップ層を一つも追加せずに、望ましい基板上に低欠陥ＳｉＧｅ層を移動することができる方法を提供すること。【解決手段】緩和ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）上のひずみＳｉまたはＳｉＧｅ、あるいはＳｉＧｅオンＳｉへテロ構造の形成方法には、半導体基板上にエピタキシャルＳｉ１−ｙＧｅｙ層を成長させること、化学的機械的研磨によって表面を平滑化すること、熱処理によって２つの基板を貼り合わせること、およびＳｉＧｅ自体をエッチ・ストップとして用いた高選択性エッチングによって、ＳｉＧｅ層を１つの基板からもうひとつの基板へ移動させることが組み込まれている。移動されたＳｉＧｅ層は、緩和Ｓｉ１−ｙＧｅｙや、組成に応じてひずみＳｉ、ひずみＳｉＣ、ひずみＧｅとなるひずみＳｉ１−ｙＧｅｙ、ひずみＧｅＣ、およびひずみＳｉ１−ｙＧｅｙＣを、あるいはＳｉＧｅ／Ｓｉヘテロ接合ダイオード用の電気的コンタクトを作製する高濃度ドーピング層を、エピタキシャル成長させるために、ＣＭＰでその上面が平滑化される。【選択図】図６
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【特許請求の範囲】
【請求項１】
絶縁体上の緩和ＳｉＧｅ層（３０）およびＳｉＧｅ／Ｓｉヘテロ構造の製造方法であって、
第１単結晶半導体基板（１０）上に傾斜Ｓｉ１−ｘＧｅｘエピタキシャル層（２０）を形成するステップと、
前記傾斜Ｓｉ１−ｘＧｅｘ層の上に緩和Ｓｉ１−ｙＧｅｙエピタキシャル層（３０）を形成するステップと、
前記緩和Ｓｉ１−ｙＧｅｙエピタキシャル層の表面を平滑化して、自乗平均平方根（ＲＭＳ）約０．３ｎｍ〜約１ｎｍの範囲の表面粗さにするステップと、
主表面の表面粗さがＲＭＳ約０．３ｎｍ〜約１ｎｍの範囲である、絶縁体を有するか、絶縁体を有していない第２基板（８０）を選択するステップと、
前記第１基板上の前記緩和Ｓｉ１−ｙＧｅｙエピタキシャル層の前記上面（３２）を、前記第２基板の上面（９０）に貼り合わせるステップとを含む方法であって、前記貼り合わせるステップが、貼り合わせた界面にわたって十分強固な結合を形成して、単一の力学的な構造を形成するアニーリングのステップと、
を含む方法。
【請求項２】
前記第２基板（８０）上の前記緩和Ｓｉ１−ｙＧｅｙ層（３０）の上面（３２）を平滑化するステップであって、それによって追加のエピタキシャル層を成長させることができるステップをさらに含む、請求項１に記載の方法。
【請求項３】
Ｓｉ１−ｙＧｅｙ、Ｓｉ、ＳｉＣ、Ｇｅ、ＧｅＣ、およびＳｉ１−ｙＧｅｙＣからなる群から選択される材料からなるエピタキシャル層（６０）を成長させるステップをさらに含む、請求項２に記載の方法。
【請求項４】
ひずみ層（６０）を形成するような、あるいはＳｉＧｅのバンドギャップを低下させて赤外範囲（波長＞１μｍ）の光の吸収を可能にするようなｙの値を有する前記Ｓｉ１−ｙＧｅｙ材料を選択する、請求項３に記載の方法。
【請求項５】
前記第１基板（１０）を取り除くステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記第２基板上の前記低欠陥緩和Ｓｉ１−ｙＧｅｙ層（３０）の厚みが、前記第１基板（１０）上に形成される層構造で決まる約５０ｎｍ〜約１０００ｎｍの範囲である、請求項１に記載の方法。
【請求項７】
Ｓｉ、ＳｉＯ２、ポリＳｉ、およびＳｉ３Ｎ４からなる群から選択される材料からなる封入層（４０）を、前記第１基板（１０）の前記緩和ＳｉＧｅ（３０）層の表面上に形成する、請求項１に記載の方法。
【請求項８】
約４００℃〜約９００℃の範囲の温度で、前記封入層（４０）を形成しアニールする、請求項７に記載の方法。
【請求項９】
前記第１基板（１０）が、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ＧａＡｓ、またはＩｎＰからなる群から選択される、請求項１に記載の方法。
【請求項１０】
前記平滑化のステップが、前記緩和Ｓｉ１−ｙＧｅｙ層（３０）の前記表面を平滑化してＲＭＳ約０．３ｎｍ〜約１ｎｍの範囲の表面粗さとする、化学的機械的平坦化（ＣＭＰ）のステップをさらに含む、請求項１に記載の方法。
【請求項１１】
緩和Ｓｉ１−ｙＧｅｙエピタキシャル層を形成する前記ステップの後に、封入層を形成するステップをさらに含む、請求項１に記載の方法。
【請求項１２】
前記平滑化のステップが、前記前記封入層の表面を平滑化して、ＲＭＳ約０．３ｎｍ〜約１ｎｍの範囲の表面粗さとする、化学的機械的平坦化（ＣＭＰ）のステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
ひずみＳｉ／ＳｉＧｅオン・インシュレータを形成するために前記第２基板上に絶縁体層を形成し、ｐ−ｉ−ｎＳｉＧｅ／Ｓｉヘテロダイオードを形成するために前記第２基板上に導電層を形成する、請求項１に記載の方法。
【請求項１４】
前記絶縁体層が、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＬｉＮｂＯ３、ｋが３．２未満の低ｋ材料、または２種以上の前記材料の組み合わせからなる群から選択される材料を含む、請求項１３に記載の方法。
【請求項１５】
前記導電層が、高濃度にドーピングされたｐ＋Ｓｉまたはｐ＋ポリＳｉを含む、請求項１３に記載の方法。
【請求項１６】
前記絶縁体層が、ＰＥＣＶＤ，ＬＰＣＶＤ、ＵＨＶＣＶＤおよびスピン・オン技術からなる群から選択される方法で形成される、請求項１３に記載の方法。
【請求項１７】
前記絶縁体層が、約４００℃〜約９００℃の範囲の温度で形成される、請求項１３に記載の方法。
【請求項１８】
前記第２基板が、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ＧａＡｓ、ＩｎＰ、サファイア、ガラス、石英、ＬｉＮｂＯ３、およびＰＬＺＴからなる群から選択される、請求項１に記載の方法。
【請求項１９】
前記第１基板上の前記第１Ｓｉ１−ｙＧｅｙ緩和層の前記平滑化上面を、前記第２基板上の絶縁体層の前記上面と密着させる、請求項１に記載の方法。
【請求項２０】
Ｇｅ、Ａｌ、Ｗ、Ｃｏ、およびＴｉからなる群から選択される中間剤層を用いて貼り合わせ界面を強化することができる、請求項１８に記載の方法。
【請求項２１】
前記アニーリングのステップが、前記貼り合わせ界面に強固な結合を形成する熱処理サイクルを含み、前記熱処理が、炉アニールおよび／または瞬時熱アニール（ＲＴＡ）からなる群から選択される、請求項１に記載の方法。
【請求項２２】
前記アニーリングのステップが、空気、Ｎ２およびＡｒからなる群から選択されるアニール雰囲気を含む、請求項２１に記載の方法。
【請求項２３】
前記アニーリングのステップが、約１００℃〜約８００℃の範囲の温度に加熱するステップを含む、請求項２１に記載の方法。
【請求項２４】
高選択性湿式エッチング法を用いて前記第１基板（１０）のＳｉ基板を取り除く、請求項５に記載の方法。
【請求項２５】
湿式エッチング液としてＥＰＰＷ、ＫＯＨまたはＴＭＡＨを用いる、請求項２４に記載の方法。
【請求項２６】
ＥＰＰＷ、ＫＯＨまたはＴＭＡＨ中での湿式エッチングを、約７０℃〜約１２０℃の範囲の温度で行う、請求項２４に記載の方法。
【請求項２７】
前記化学的機械的研磨（ＣＭＰ）ステップが、前記ステップ傾斜Ｓｉ１−ｘＧｅｘ層（２０）を取り除くステップと、露出した緩和Ｓｉ１−ｙＧｅｙ（３０）を研磨して約０．３ｎｍ〜約１ｎｍの範囲の平滑性とするステップとを含む、請求項２４に記載の方法。
【請求項２８】
緩和Ｓｉ１−ｙＧｅｙ層（３０）を、前記平滑化緩和Ｓｉ１−ｙＧｅｙ層の前記上面にエピタキシャル成長させることができる、請求項２４に記載の方法。
【請求項２９】
前記緩和Ｓｉ１−ｙＧｅｙ層（３０）をエピタキシャル成長させる前記ステップが、約５０ｎｍ〜約５００ｎｍの範囲の厚みに成長させるステップを含む、請求項２６に記載の方法。
【請求項３０】
前記平滑化緩和Ｓｉ１−ｙＧｅｙ層上に、ひずみＳｉまたはひずみＳｉＧｅの１種を成長させるステップ、またはｎ＋ポリＳｉ層を付着させるステップをさらに含む、請求項２４に記載の方法。
【請求項３１】
集積回路の形成に使用する多層基板であって、
シリコン含有基板（１０）と、
前記シリコン含有基板上の酸化シリコン層および前記酸化シリコン層上の緩和Ｓｉ１−ｙＧｅｙ層（３０）とを含む多層基板。
【請求項３２】
前記酸化シリコン層が、ＲＭＳ約０．３ｎｍ〜約１ｎｍの範囲の埋込上面粗さを有する、請求項３１に記載の多層基板。
【請求項３３】
前記緩和Ｓｉ１−ｙＧｅｙ層（３０）が、ＲＭＳ約０．３ｎｍ〜約１ｎｍの範囲の埋込下面粗さを有する、請求項３１に記載の多層基板。
【請求項３４】
前記酸化シリコン層と前記緩和Ｓｉ１−ｙＧｅｙ層（３０）を化学的に結合させる、請求項３１に記載の多層基板。
【請求項３５】
前記緩和Ｓｉ１−ｙＧｅｙ層（３０）と貼り合わせる前記酸化シリコン層が、ＲＭＳ約０．３ｎｍ〜約１ｎｍの範囲の埋込表面粗さを有する、請求項３４に記載の多層基板。
【請求項３６】
前記緩和Ｓｉ１−ｙＧｅｙ層（３０）が、約０．２〜約０．５の範囲のｙ値を有する、請求項３１に記載の多層基板。
【請求項３７】
前記緩和Ｓｉ１−ｙＧｅｙ層（３０）上に、ひずみエピタキシャル・シリコン含有層をさらに含む、請求項３１に記載の多層基板。
【請求項３８】
集積回路の形成に使用する多層基板であって、
シリコン基板（１０）と、
前記シリコン基板上の緩和Ｓｉ１−ｙＧｅｙ層（３０）、前記シリコン基板と化学的に結合している緩和Ｓｉ１−ｙＧｅｙ層（３０）とを含む多層基板。
【請求項３９】
前記緩和Ｓｉ１−ｙＧｅｙ層（３０）が、ＲＭＳ約０．３ｎｍ〜約１ｎｍの範囲の埋込下面粗さを有する、請求項３８に記載の多層基板。
【請求項４０】
前記緩和Ｓｉ１−ｙＧｅｙ層（３０）に貼り合わせる前記シリコン基板が、ＲＭＳ約０．３ｎｍ〜約１ｎｍの範囲の埋込表面粗さを有する、請求項３８に記載の多層基板。
【請求項４１】
前記緩和Ｓｉ１−ｙＧｅｙ層（３０）が、約０．２〜約０．５の範囲のｙ値を有する、請求項３８に記載の多層基板。
【請求項４２】
前記緩和Ｓｉ１−ｙＧｅｙ層（３０）上に、ひずみエピタキシャル・シリコン含有層をさらに含む、請求項３８に記載の多層基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳｉＧｅ層の第２基板上への移動、およびマイクロエレクトロニクスおよびオプトエレクトロニクスで新たに浮上しつつある適用分野を有する新しい材料構造の形成に関する。特に、絶縁体構造上のひずみＳｉ／ＳｉＧｅ層は、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、およびバイポーラ・トランジスタ（ＢＴ）などの高速デバイスの製作に有用である。Ｓｉヘテロ構造上のＳｉＧｅ層を用いて、通信、監視、および医療用途のＳｉ系遠赤外検出を可能にする光検出器を製造することができる。
【０００２】
【従来の技術】
マイクロエレクトロニクスでの適用分野については、高いキャリヤ移動度が望ましい。ひずみＳｉ／ＳｉＧｅチャネルにおける電子移動度は、バルクＳｉにおける電子移動度より著しく高いことが見出されている。例えば、室温でのひずみＳｉの電子移動度測定値は、バルクＳｉの４００ｃｍ２／Ｖｓに対して、約３０００ｃｍ２／Ｖｓである。同様に、Ｇｅ濃度の高い（６０％〜８０％）ひずみＳｉＧｅの空孔移動度は８００ｃｍ２／Ｖｓに達しており、この値は、バルクＳｉの空孔移動度１５０ｃｍ２／Ｖｓの約５倍である。現在最高の技術水準のＳｉデバイスにこれらの材料を使用することにより、一段と高い性能、特に、より高い動作速度をもたらすことが期待されている。しかし、ＭＯＤＦＥＴおよびＨＢＴの下層導電性基板、またはこの下層基板とＣＭＯＳの活性デバイス領域との相互作用は、高速デバイスの完全実装を制限する望ましくない性質である。この問題を解決のために、基板からＳｉＧｅデバイス層を分離する絶縁層が提案されている。したがって、絶縁体材料上にひずみＳｉ／ＧｉＧｅを製作できる技術が求められている。
【０００３】
ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）を作るには２つの技術が利用できる。１つは、Ｔ．Ｍｉｚｕｎｏ等による刊行物“ＨｉｇｈＰｅｒｆｏｒｍａｎｃｅ Ｓｔｒａｉｎｅｄ−Ｓｉ ｐ−ＭＯＳＦＥＴｓ ｏｎ ＳｉＧｅ−ｏｎ−Ｉｎｓｕｌａｔｏｒ Ｓｕｂｓｔｒａｔｅｓ Ｆａｂｒｉｃａｔｅｄ ｂｙＳＩＭＯＸ Ｔｅｃｈｎｏｌｏｇｙ，”ＩＥＤＭ， ９９−９３４に報告されているように、ＳＩＭＯＸを経由するものである。しかし、格子不整合によって引き起こされた既存の欠陥に加えて、酸素注入が緩和ＳｉＧｅ層にさらに損傷を誘発するので、この方法にはいくつかの限界がある。さらに、酸素注入後、酸化物を形成するために必要になる高温アニール（＞１１００℃）は、６００℃を超える温度でＧｅが拡散し凝集しやすいので、ひずみＳｉ／ＳｉＧｅ層に有害である。この作用は、Ｇｅ含有率が１０％を超えるとさらに著しくなる。
【０００４】
ＳｉＧｅオン・インシュレータを作る第２の技術は、エッチ・ストップを利用した選択性エッチングを経由するものである。米国特許第５，９０６，９５１号では、ウェーハ・ボンディング、およびＫＯＨ中でｐ＋＋ドープＳｉＧｅエッチ・ストップを用いた裏面ウェーハ・エッチングを利用して、ＳＯＩ基板上のひずみＳｉ／ＳｉＧｅを移動する方法が記述されている。しかし、ＫＯＨ中でのｐ＋＋ドープＳｉＧｅエッチ・ストップに対するＳｉＧｅのエッチング選択性は、エッチ・ストップ層のドーピング濃度が１０１９／ｃｍ３を下回ると急激に低下する。そのために、ｐ＋＋エッチ・ストップ層におけるドーパントの変動のために、ｐ＋＋ＳｉＧｅエッチ・ストップ層でエッチングが均一に停止しないと、ひずみＳｉ／ＳｉＧｅ層もＫＯＨエッチングを受ける恐れがある。さらに、ＳｉＧｅエッチ・ストップ層は、約５×１０１９〜約５×１０２０／ｃｍ３の範囲のホウ素で高濃度にドーピングされているので、熱処理中にひずみＳｉ／ＳｉＧｅがオート・ドーピングする可能性がある。
【０００５】
光ファイバー用途については、ＳｉＧｅ／Ｓｉヘテロ接合ダイオードが、３００Ｋで１．３〜１．６μｍの光を復調するためのよい選択肢である。所望の波長１．３〜１．６μｍでの吸収を実現するには、Ｇｅ３０％から５０％の使用が勧められる。さらに、光検出器の感度を高めるには、ＳｉＧｅ層に転位などの欠陥が少ないことが必要である。高応答性、低騒音、および高速応答を有するＳｉＧｅ／Ｓｉヘテロ接合ダイオードを実現するための現在最高の技術は、１００周期のＳｉＧｅ／Ｓｉひずみ層超格子を形成することである。しかし、このとき、この合金は量子サイズ効果のために、もはやバルク材料のような動作を行わない。この量子サイズ効果の最終結果は、予測されたものより短い波長（１．１〜１．３μｍ）に吸収が起こることである。したがって、１．３〜１．６μｍの範囲の光を吸収する光検出器を製作するには、望ましいＧｅ含有率を有し、かつ欠陥の少ないバルクＳｉＧｅ合金が必要である。
【０００６】
【発明が解決しようとする課題】
本発明は、エッチ・バック法を用いるが、高濃度にドーピングされたエッチ・ストップ層を一つも追加せずに、望ましい基板上に低欠陥ＳｉＧｅ層を移動することができる方法を提供する。本発明の枢要な特徴は、ＳｉＧｅ層が、その上にエピタキシャルひずみＳｉ／ＳｉＧｅを成長させる層としての役割を果たし、同時に、ある特定のエッチング液でエッチ・ストップ層自体としての役割も果たすことである。すなわち、ＳｉＧｅ層は、この場合は自己エッチ・ストップである。その結果、ひずみＳｉ／ＳｉＧｅオン・インシュレータまたはＳｉＧｅ／Ｓｉヘテロ構造を製作する方法は、はるかに簡便になり、ひずみＳｉ／ＳｉＧｅまたはＳｉＧｅ／Ｓｉヘテロ構造の品質は著しく改善した。
【０００７】
【課題を解決するための手段】
本発明によれば、低欠陥ＳｉＧｅバルク層を第２基板上に移動して、絶縁体上のひずみＳｉ／ＳｉＧｅ（ＳＧＯＩ）またはＳｉＧｅ／Ｓｉヘテロ構造を形成する方法が記述される。この方法は、半導体基板を選択するステップと、半導体基板上にＳｉ１−ｘＧｅｘの第１エピタキシャル傾斜層を形成するステップと、第１傾斜Ｓｉ１−ｘＧｅｘ層上に第２緩和Ｓｉ１−ｙＧｅｙ層を形成するステップと、第２基板を選択するステップと、第１基板を前記第２基板に貼り合わせて接合基板を形成するステップと、第１基板をその裏側から研削および研磨して前記第１基板の大部分を取り除くステップと、第１基板の残りの材料をエッチングし、ＳｉＧｅ高選択性湿式エッチング法を用いてＳｉ１−ｘＧｅｘで停止させるステップと、化学的機械的平坦化（ＣＭＰ）を施して傾斜Ｓｉ１−ｘＧｅｘ層の欠陥部分を取り除くステップと、ＣＭＰ法工程によってＳｉ１−ｘＧｅｘ層の表面を平滑化するステップと、Ｓｉ１−ｘＧｅｘ層の平滑化表面上に、マイクロエレクトロニクス用途のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴまたはＢＴ用のひずみＳｉ／ＳｉＧｅ層を成長させるか、またはオプトエレクトロニクス用途のＳｉＧｅ光検出器を成長させるステップとを含む。
【０００８】
本発明は、エッチ・バック法を用いるが、高濃度にドーピングされたエッチ・ストップ層を一つも追加せずに、望ましい基板上に低欠陥ＳｉＧｅ層を移動することができる方法を提供する。本発明の枢要な特徴は、ＳｉＧｅ層が、その上にエピタキシャルひずみＳｉ／ＳｉＧｅを成長させる層としての役割を果たし、同時に、ある特定のエッチング液でエッチ・ストップ層自体としての役割も果たすことである。すなわち、ＳｉＧｅ層は、この場合は自己エッチ・ストップである。その結果、ひずみＳｉ／ＳｉＧｅオン・インシュレータまたはＳｉＧｅ／Ｓｉヘテロ構造を製作する方法は、はるかに簡便になり、ひずみＳｉ／ＳｉＧｅまたはＳｉＧｅ／Ｓｉヘテロ構造の品質は著しく改善した。
【０００９】
【発明の実施の形態】
本発明を、非限定的な実施形態に対して、かつ付随した図面を参照して、以下にさらに詳細に説明する。
【００１０】
付随した図面と組み合わせて以下に説明する実施形態は、表面平坦化、ウェーハ・ボンディング、およびＳｉＧｅをエッチ・ストップ層として用いた選択性湿式エッチング法を利用して、絶縁体材料上の単結晶ひずみＳｉ／ＳｉＧｅの層（ＳＧＯＩ）、またはＳｉ上のＳｉＧｅ層を形成させることに関する。
【００１１】
まず図１を参照すると、基板１０および複数の層２０、３０、および４０を有する本発明の一部の実施形態の横断面図を示す。基板１０は、その上にエピタキシャル層を形成するのに適した、Ｓｉ、ＳｉＧｅ、ＳｅＧｅＣ、ＳｉＣなどの単結晶材料とすることができる。Ｓｉ１−ｘＧｅｘのエピタキシャル傾斜層２０が、基板１０の上面１２の上に形成される。傾斜層２０の上面２２は、実質的に緩和または完全に緩和している。緩和は、米国特許第５，６５９，１８７号に記載の修正フランクリード・メカニズム（ｍｏｄｉｆｉｅｄ Ｆｒａｎｋ−Ｒｅａｄ ｍｅｃｈａｎｉｓｍ）によることができ、この特許を参照により本明細書に組み込む。傾斜ＳｉＧｅ層２０の形成方法は、米国特許第５，６５９，１８７号に記載されている。層２０ならびに層３０（下記）は、米国特許第５，２９８，４５２号に記載のＵＨＶ　ＣＶＤ法で形成することができ、この特許を参照により本明細書に組み込む。層２０では、Ｇｅの濃度ｘは、ゼロから０．２〜０．５の範囲の値とすることができる。層２０の厚みは、約３，０００オングストローム（３００ｎｍ）〜１０００ｎｍの範囲である。
【００１２】
エピタキシャル層３０は、おおむねまたは完全に緩和したＳｉ１−ｙＧｅｙからなり、層２０の上面２２の上に形成されている。層３０の厚みは、２００ｎｍ〜１０００ｎｍの範囲である。層３０のＧｅ含有率ｙは、層３０が緩和するか、または実質的にひずみがなくなるように、層２０の上面２２の結晶格子定数に一致するように選ばれる。層３０のＧｅ含有率ｙは、上面２２でのｘの値に等しいか、またはほぼ等しい値とすることができる。このｙ値は、約０．２〜約０．５の範囲とすることができる。緩和層３０の上に、封入層４０を形成することができる。封入層４０は、ＰＥＣＶＤ、ＬＰＣＶＤ、ＵＨＶ　ＣＶＤまたはスピン・オン技術で層３０の上面３２の上に形成することができる。封入層４０は、上面４２を有することができる。封入材料は、例えば、Ｓｉ、ＳｉＯ２、ポリＳｉ、Ｓｉ３Ｎ４、低ｋ誘電体材料、例えば、ダイヤモンド・ライク・カーボン（ＤＬＣ）、フッ素化ダイヤモンド・ライク・カーボン（ＦＤＬＣ）、Ｓｉ、Ｃ、Ｏ、およびＨのポリマー、または上記材料の任意の２種以上の組み合わせとすることができる。Ｓｉ、Ｃ、Ｏ、およびＨのポリマーの一例は、米国特許第６，１４７，００９号に記載のＳｉＣＯＨであり、この特許を参照により本明細書に組み込む。層４０を形成するための付着温度は、９００℃未満とすることができる。封入層の厚みは、約５ｎｍ〜約５００ｎｍの範囲である。封入層４０は、層３０の上面３２を保護する役割、または分離層を提供する役割を果たす。
【００１３】
図２では、第２基板８０を、層３０の上面３２または層４０の上面４２に貼り合わせる。ウェーハ貼り合わせの前に、層３０の上面３２または層４０の表面４２は、化学的機械的平坦化または研磨（ＣＭＰ）法で研磨して表面４２を平滑化し、表面粗さが自乗平均平方根（ＲＭＳ）で約０．３ｎｍ〜約１ｎｍの範囲の平坦な表面とする。基板８０は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣなどの半導体、サファイア、ガラス、セラミックス、または金属とすることができ、かつ上面９０を有する。この上面９０を上記のように研磨して、ＲＭＳが約０．３ｎｍ〜約１ｎｍの範囲の平滑な上面９０を形成することができる。
【００１４】
表面粗さを低下させるための研磨に関するさらなる説明については、米国特許出願第０９／６７５８４１号を参照する。この特許出願を参照により本明細書に組み込む。
【００１５】
ウェーハを貼り合わせて貼り合わせ構造を形成することに関するさらなる説明については、米国特許出願第０９／６７５８４０号を参照する。この特許出願を参照により本明細書に組み込む。ウェーハ・ボンディングおよびＨ注入誘発層移動によるＳＧＯＩの製造方法が、米国特許出願第０９／６７５８４０号に記載されている。この方法は、従来技術と比べてＧｅ含有率のより高いＳｉＧｅを絶縁体上に生成することができる。さらに、この方法は、従来技術と比べて不整合転位が排除されているため、ＳｉＧｅ層内の欠陥の量を低下させることができる。しかし、この方法では移動ＳｉＧｅ層は比較的薄く（＜１μｍ）、層移動を誘発させるＨの注入および５００〜６００℃でのアニーリングのために、高Ｇｅ含有層の移動を実現することは依然として難しい。
【００１６】
図１に示す層４０の上面４２を裏返して、基板８０の表面９０と接触させる。２つの表面４２と９０を、ウェーハ・ボンディングの手法で合わせる。貼り合わせた表面、すなわち表面４２と９０を、温度約２０℃〜約５００℃の範囲で、約２時間〜約５０時間の範囲の時間をかけてアニールする。別の実施形態では、Ｇｅまたは金属材料などの中間層を用いる。この金属材料は、低融点を有するかまたはシリコンと反応してシリサイドを形成する、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）などの材料であり、約１００℃〜約８００℃の範囲のアニール温度で高接着力が得られる。アニールは、炉アニールまたは瞬時熱アニール（ＲＴＡ）とすることができる。
【００１７】
図３は、厚みが約６００μｍ〜約７５０μｍの範囲である第１基板１０の大部分を、研削法または研削と研磨を組み合わせた方法で取り除いたことを示す。第１基板１０の残りの層７０は、厚みが約５０μｍ〜約１００μｍである。
【００１８】
図４は、温度約９０℃〜約１２０℃の範囲のエチレンジアミン、ピロカテコール、ピラジン、水（ＥＰＰＷまたはＥＤＰ）の溶液中で、または温度約７０〜約８５℃の範囲の２０％ＫＯＨ溶液中で、またはＴＭＡＨ（水酸化テトラメチルアンモニウム、（ＣＨ３）４ＮＯＨ）のもう一つの有機Ｓｉエッチング溶液中で、湿式エッチング法を用いて層７０を取り除いたことを示す。ＥＰＰＷ中でＳｉ（１００）をＳｉ１−ｘＧｅｘ（ｙ＝０．１５〜０．３）へエッチングする選択性は、５０〜１８００の範囲であることが実験的に求められている。ＫＯＨ中でＳｉ（１００）をＳｉ１−ｘＧｅｘ（ｙ＝０．２〜０．３）へエッチングする選択性は、３５０〜１２８０の範囲であることが実験的に求められており、ＴＭＡＨ中でＳｉ（１００）をＳｉ１−ｘＧｅｘ（ｙ＝０．２〜０．３）へエッチングする選択性は、５０〜１１５の範囲であることが実験的に求められている。米国特許第５，４７６，８１３号の先行技術では、ＫＯＨ、Ｋ２Ｃｒ２Ｏ７、およびプロパノールの混合溶液が、ＳｉＧｅ層で停止させるシリコンの選択性エッチングに用いられている。しかし、約１７〜２０というはるかに低い選択性が得られている。本発明では、ＥＰＰＷ、ＫＯＨ、またはＴＭＡＨは、Ｓｉ１−ｙＧｅｙ（ｙ＞０．１）と比べるとＳｉのエッチング速度がはるかに大きく、その結果、このエッチング・プロセスは、米国特許第５，９０６，９５１号に記載されているようなｐ＋＋ＳｉＧｅエッチ・ストップなど、いかなる追加のエッチ・ストップ層なしに緩和Ｓｉ１−ｙＧｅｙでうまく停止する。
【００１９】
図５は、ＣＭＰ法工程を適用してステップ傾斜Ｓｉ１−ｘＧｅｘ層２０を取り除いた後の絶縁体上のＳｉＧｅ層またはＳｉＧｅ／Ｓｉヘテロ構造の横断面図を示す。この構造では、緩和Ｓｉ１−ｙＧｅｙ層３０が一番上にある。化学的機械的平坦化（ＣＭＰ）法を用いて、傾斜Ｓｉ１−ｘＧｅｘ層２０を取り除き、移動された緩和Ｓｉ１−ｙＧｅｙ層３０の厚みを調整する。最終仕上げ研磨と洗浄を用いて、ひずみＳｉ／ＳｉＧｅのエピタキシャル成長用に、またはｐ−ｉ−ｎ光検出器の形成に必要なｎ＋Ｓｉ層の付着用に、表面を平滑化、洗浄する。
【００２０】
図６では、ひずみＳｉ／ＳｉＧｅまたはｎ＋Ｓｉの層６０が、ＳｉＧｅ層３０の上にエピタキシャル成長または形成される。ひずみＳｉ／ＳｉＧｅ層のエピタキシャル成長については、ひずみＳｉ／ＳｉＧｅ層６０の成長前に、層３０の上に任意選択のエピタキシャルＳｉＧｅ緩衝層７２が必要になるかもしれない。
【００２１】
尚、図面では、同様な要素または構成要素は、同様なかつ対応する参照数字によって参照されている。
【００２２】
ウェーハ・ボンディングおよび湿式エッチングを用いて、ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）上にひずみＳｉまたはＳｉＧｅを形成する方法、あるいはひずみＳｉＧｅ／Ｓｉヘテロ構造を形成する方法を記述しかつ図示したが、当分野の技術者なら、本発明の広い範囲から逸脱することなく修正および変更が可能であることは明らかであり、本発明は、本明細書に頭記した特許請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【図１】
エピタキシャル成長傾斜Ｓｉ１−ｘＧｅｘ層および緩和Ｓｉ１−ｙＧｅｙ層を有する第１基板の横断面図である。
【図２】
絶縁体層を有するか、絶縁体層を有していない第２基板に貼り合わせた、図１に示す第１半導体基板の横断面図である。
【図３】
裏側から研削および研磨によって薄くした、図２に示す第１基板の横断面図である。
【図４】
エッチングし、高選択性湿式エッチング法によって傾斜Ｓｉ１−ｘＧｅｘ層で停止させるステップの後における、図３に示す第１基板の残りの横断面図である。
【図５】
化学的機械的平坦化（ＣＭＰ）法を用いて、図４の残ったＳｉ１−ｘＧｅｘ層を研磨して取り去り、Ｓｉ１−ｙＧｅｙ層を平滑化した横断面図である。
【図６】
図５の平滑化Ｓｉ１−ｙＧｅｙ層の上に、エピタキシャル成長させたひずみＳｉ／ＳｉＧｅ層、またはエピタキシャル成長させたｐ−ｉ−ｎ光検出器の横断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際公開パンフレット】
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【国際調査報告】
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