(57)【要約】直交発振器は、同相（Ｉ）差動キャリア信号と直交位相（Ｑ）差動キャリア信号との間の直交位相関係を改善するように位相エラー検出器を開発する。位相エラー検出器は、差動Ｉ、Ｑおよび２つのバイポーラトランジスタミキサ回路を結合させる広帯域幅のためのインピーダンスブリッジを含む。インピーダンスブリッジ回路網は、第１の差動信号の正極性信号が第１および第４の容量性脚鉄を接続する第１の主要な接合部において受信され、第１の差動信号の負極性信号が第２および第３の容量性脚鉄を接続する第３の主要な接合部において受信され、第２の差動信号の正極性信号が第１および第２の容量性脚鉄を接続する第２の主要な接合部において受信され、そして第２の差動信号の負極性信号が第３および第４の容量性脚鉄を接続する第４の主要な接合部において受信された第１、第２、第３、および第４の容量性脚鉄とを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１および第２の差動信号の正極性と負極性との間の位相エラーを検出および訂正するための位相エラー検出器であって、
該第１および該第２の差動信号の正極性信号を加算することによる第１の加算信号、該第１および該第２の差動信号の負極性信号を加算することによる第２の加算信号、該第１の差動信号の正極性信号を該第２の差動信号の負極性信号に加算することによる第３の加算信号、および該第１の差動信号の負極性信号を該第２の差動信号の正極性信号に加算することによる第４の加算信号を発生させる加算回路網と、
該第１および該第２の加算信号に基づいて該位相エラー信号の第１の極性信号を発生させる、該加算回路網に接続された第１のミキサ回路と、
該第３および該第４の加算信号に基づいて該位相エラー信号の第２の極性信号を発生させる、該加算回路網に接続された第２のミキサ回路と
を含む、位相エラー検出器。
【請求項２】
前記第１、第２、第３、および第４の加算信号からのＤＣを除去する前記加算回路網と、
該第１および該第３の加算信号の正の部分に応答し、前記位相エラー信号の第１の極性信号を結合された信号として発生させる、第１のミキサ回路と、
該第２および該第４の加算信号の正の部分に応答し、該位相エラー信号の第２の極性信号を結合された信号として発生させる、第２のミキサ回路と
をさらに含む、請求項１に記載の位相エラー検出器。
【請求項３】
前記加算回路網は、インピーダンスブリッジ回路網を含む、請求項１に記載の位相エラー検出器。
【請求項４】
前記インピーダンスブリッジ回路網は、
第１、第２、第３、および第４の主要な接合部において互いに接続された第１、第２、第３、および第４の容量性脚鉄であって、前記第１の差動信号の正極性信号が該第１および該第４の容量性脚鉄を接続する該第１の主要な接合部において受信され、該第１の差動信号の負極性信号が該第２および該第３の容量性脚鉄を接続する該第３の主要な接合部において受信され、前記第２の差動信号の正極性信号が該第１および該第２の容量性脚鉄を接続する該第２の主要な接合部において受信され、そして前記第２の差動信号の負極性信号が該第３および該第４の容量性脚鉄を接続する該第４の主要な接合部において受信された、第１、第２、第３、および第４の容量性脚鉄と、
前記第１の加算信号を供給するための第１の中間接合部において互いに接続された２つのキャパシタを含む第１の容量性脚鉄と、
前記第４の加算信号を供給するための第２の中間接合部において互いに接続された２つのキャパシタを含む第２の容量性脚鉄と、
前記第３の加算信号を供給するための第３の中間接合部において互いに接続された２つのキャパシタを含む第３の容量性脚鉄と、
前記第２の加算信号を供給するための第４の中間接合部において互いに接続された２つのキャパシタを含む第４の容量性脚鉄と
を含む、請求項３に記載の位相エラー検出器。
【請求項５】
前記インピーダンスブリッジ回路網の各容量性脚鉄の２つのキャパシタが互いに整合される、請求項４に記載の位相エラー検出器。
【請求項６】
４つのバイアスデバイスであって、それぞれがバイアス信号と前記インピーダンスブリッジ回路網の容量性脚鉄の中間接合部のそれぞれ１つとの間に接続された４つのバイアスデバイスをさらに含む、請求項４に記載の位相エラー検出器。
【請求項７】
前記４つのバイアスデバイスが抵抗器を含む、請求項６に記載の位相エラー検出器。
【請求項８】
前記第１のミキサ回路は、共通接続されたコレクタを有する第１の整合された対のバイポーラトランジスタを含み、該第１の整合された対の各トランジスタのベースは、該第１の整合された対の共通接続されたコレクタは、前記第１および第３の加算信号の内の１つを受信し、前記位相エラー信号の第１の極性信号を発生させ、
前記第２のミキサ回路は、共通接続されたコレクタを有する第２の整合された対のバイポーラトランジスタを含み、該第２の整合された対の各トランジスタのベースは、前記第２および第４の加算信号の１つを受信し、該第２の整合された対の共通接続されたコレクタは、前記位相エラー信号の第２の極性信号を発生させる、請求項４に記載の位相エラー検出器。
【請求項９】
整合された対のバイアス抵抗器であって、それぞれが電源信号と前記第１および第２の整合された対のバイポーラトランジスタの共通接続されたコレクタのそれぞれ１つとの間に接続された、整合された対のバイアス抵抗器をさらに含む、請求項８に記載の位相エラー検出器。
【請求項１０】
整合された対のフィルタキャパシタであって、それぞれが前記第１および第２の整合された対のバイポーラトランジスタのそれぞれ１つの共通接続されたコレクタとエミッタとの間に接続された整合された対のフィルタキャパシタをさらに含む、請求項８に記載の位相エラー検出器。
【請求項１１】
位相エラー検出フィードバックを有する直交発生器システムであって、
正および負の方形波同相（Ｉ）キャリア信号、および正および負の方形波直交位相（Ｑ）キャリア信号を発生させ、そして該Ｉキャリア信号とＱキャリア信号との間で位相エラーを訂正するための差動位相エラー信号を受信する直交発生器と、
位相エラー検出器と
を含み、該位相エラー検出器は、
該正のＩキャリア信号および該正のＱキャリア信号を加算することによる第１の加算信号、該負のＩキャリア信号および該負のＱキャリア信号を加算することによる第２の加算信号、該正のＩキャリア信号および該負のＱキャリア信号を加算することによる第３の加算信号、そして該負のＩキャリア信号および該正のＱキャリア信号を加算することによる第４のキャリア信号を発生させる加算回路と、
該第１および第２の加算信号を結合させ、該差動位相エラー信号の第１の極性信号を発生させる、該加算回路網に接続された第１のミキサ回路と、
該第３および第４の加算信号を結合させ、該差動位相エラー信号の第２の極性信号を発生させる、該加算回路網に接続された第２のミキサ回路と
を含む、直交発生器システム。
【請求項１２】
前記加算回路は、インピーダンスブリッジを含む、請求項１１に記載の直交発生器システム。
【請求項１３】
前記インピーダンスブリッジは、
第１、第２、第３、および第４の主要な接合部において互いに接続された第１、第２、第３、および第４の容量性脚鉄であって、前記正のＩキャリア信号が該第１および該第４の容量性脚鉄を接続する該第１の主要な接合部において受信され、前記負のＩキャリア信号が該第２および該第３の容量性脚鉄を接続する該第３の主要な接合部において受信され、前記正のＱキャリア信号が該第１および該第２の容量性脚鉄を接続する該第２の主要な接合部において受信され、そして前記負のＱキャリア信号が該第３および該第４の容量性脚鉄を接続する該第４の主要な接合部において受信された、第１、第２、第３、および第４の容量性脚鉄と、
前記第１の加算信号を供給するための第１の中間接合部において互いに接続された２つのキャパシタを含む第１の容量性脚鉄と、
前記第４の加算信号を供給するための第２の中間接合部において互いに接続された２つのキャパシタを含む第２の容量性脚鉄と、
前記第３の加算信号を供給するための第３の中間接合部において互いに接続された２つのキャパシタを含む第３の容量性脚鉄と、
前記第２の加算信号を供給するための第４の中間接合部において互いに接続された２つのキャパシタを含む第４の容量性脚鉄と
を含む、請求項１２に記載の直交発生器システム。
【請求項１４】
前記第１、第２、第３、および第４の加算信号からＤＣを除去する加算回路と、
前記差動位相エラー信号の第１の極性信号を発生させるように該第１および該第３の加算信号の正の部分を結合する第１のミキサ回路と、
前記差動位相エラー信号の第２の極性信号を発生させるように該第２および該第４の加算信号の正の部分を結合する第２のミキサ回路と、
をさらに含む、請求項１１に記載の直交発生器システム。
【請求項１５】
さらに前記直交発生器システムは、
前記第１のミキサ回路は、共通接続されたコレクタを有する第１の整合された対のバイポーラトランジスタを含み、該第１の整合された対の各トランジスタのベースは、前記第１および第３の加算信号の１つを受信し、該第１の整合された対の共通接続されたコレクタは、前記差動位相エラー信号の第１の極性信号を発生させ、
前記第２のミキサ回路は、共通接続されたコレクタを有する第２の整合された対のバイポーラトランジスタを含み、該第２の整合された対の各トランジスタのベースは、前記第２および第４の加算信号の１つを受信し、該第２の整合された対の共通接続されたコレクタは、該差動位相エラー信号の第２の極性信号を発生させる、請求項１１に記載の直交発生器システム。
【請求項１６】
整合された対のバイアス抵抗器であって、それぞれが電源信号と前記第１および第２の整合された対のバイポーラトランジスタの共通接続されたコレクタのそれぞれ１つとの間に接続された、整合された対のバイアス抵抗器と、
４つの整合されたバイアス抵抗器であって、それぞれがバイアス信号と第２の整合された対のバイポーラトランジスタのベースのそれぞれ１つとの間に接続された、４つの整合されたバイアス抵抗器と
をさらに含む、請求項１５に記載の直交発生器システム。
【請求項１７】
整合されたフィルタキャパシタであって、それぞれが前記第１および第２の整合された対のバイポーラトランジスタのそれぞれ１つの共通接続されたコレクタとエミッタとの間に接続された整合されたフィルタキャパシタをさらに含む、請求項１６に記載の直交発生器システム。
【請求項１８】
無線トランシーバであって、
アンテナと、
該アンテナを介して受信されたＲＦ信号を検出する無線周波数（ＲＦ）受信回路と、
該受信されたＲＦ信号と正および負の同相（Ｉ）キャリア信号とを混合し、Ｉ受信信号を発生させる、該ＲＦ受信回路に接続された第１の受信ミキサと、
該受信されたＲＦ信号と正および負の直交位相（Ｑ）キャリア信号とを混合し、Ｑ受信信号を発生させる、該ＲＦ受信回路に接続された第２の受信ミキサと、
該正および負のＩキャリア信号およびＱキャリア信号を供給する、位相エラー検出フィードバックを有する直交発生器と
を含み、該直交発振器は、
該正および負のＩキャリア信号、ならびに該正および負のＱキャリア信号を発生させ、互いに対して１／４周期の位相差で該Ｉキャリア信号およびＱキャリア信号を維持するための差動位相エラー信号を受信する直交ローカル発振器と、
位相エラー検出器と
を含み、該位相エラー検出器は、
該正のＩキャリア信号および該正のＱキャリア信号を加算することによって第１の加算信号を発生させ、該負のＩキャリア信号および該負のＱキャリア信号を加算することによって第２の加算信号を発生させ、該正のＩキャリア信号および該負のＱキャリア信号を加算することによって第３の加算信号を発生させ、そして該負のＩキャリア信号および該正のＱキャリア信号を加算することによって第４のキャリア信号を発生させる加算回路と、
該第１および第２の加算信号を結合させ、該差動位相エラー信号の第１の極性信号を発生させる、該加算回路網に接続された第１のミキサ回路と、
該第３および第４の加算信号を結合させ、該差動位相エラー信号の第２の極性信号を発生させる、該加算回路網に接続された第２のミキサ回路と
を含む、無線トランシーバ。
【請求項１９】
整合されたインピーダンスブリッジを含む加算回路と、
第１の整合された対のバイポーラトランジスタであって、それぞれのエミッタおよびコレクタにおいて互いに接続された第１の整合された対のバイポーラトランジスタ、ならびに供給信号と該第１の整合された対のバイポーラトランジスタの共通のコレクタとの間に接続されたバイアスデバイスを含む第１のミキサ回路と、
第２の整合された対のバイポーラトランジスタであって、それぞれのエミッタおよびコレクタにおいて互いに接続された第２の整合された対のバイポーラトランジスタ、ならびに供給信号と該第２の整合された対のバイポーラトランジスタの共通のコレクタとの間に接続されたバイアスデバイスを含む第２のミキサ回路と
をさらに含む、請求項１８に記載の無線トランシーバ。
【請求項２０】
第１および第２の差動信号の正極性と負極性の間の任意の位相エラーを示す位相エラー信号を供給する方法であって、
該第１および該第２の差動信号の正極性信号を結合して第１の加算を供給するステップと、
該第１および該第２の差動信号の負極性信号を結合して第２の加算を供給するステップと、
該第１および該第２の差動信号の第１の正極性信号および第１の負極性信号を結合して第３の加算を供給するステップと、
該第１および該第２の差動信号の第２の正極性信号および第２の負極性信号を結合して第４の加算を供給するステップと、
該第１の加算と該第３の加算とを混合して第１の極性位相エラー信号を生成するステップと、
該第２の加算と該第４の加算とを混合して第２の極性位相エラー信号を生成するステップと、
該第１の極性位相エラー信号と該第２の極性位相エラー信号との間の差として該位相エラー信号を供給するステップと
を含む、位相エラー信号を供給する方法。
【請求項２１】
前記各結合するステップは、信号を加算するステップを含む、請求項２０に記載の方法。
【請求項２２】
前記第１、第２、第３、および第４の加算から、混合する前に除去するステップをさらに含む、請求項２０に記載の方法。
【請求項２３】
前記第１の加算の正の部分に応答して第１の信号を生成するステップおよび該第３加算の正の部分に応答して第２の信号を生成するステップを含む、該第１および該第３の加算を混合するステップと、
該第１および第２の信号を結合して該第１の極性位相エラー信号を達成するステップと、
該第２の加算の正の部分に応答して第３の信号を生成するステップおよび該第４の加算の正の部分に応答して第４の信号を生成するステップを含む、該第２および該第４の加算を混合するステップと、
該第３および該第４の信号を結合して、該第２の複数の位相エラー信号を達成するステップと
をさらに含む、請求項２０に記載の方法。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は変調技術に関し、より詳細には、直交発振器の同相キャリア信号および直交位相キャリア信号等の差動信号間の位相エラー検出および位相エラーの訂正に関する。
【０００２】
（従来技術の説明）
多くの小型回路網は、一般的にワイヤのセットを介して接続される。有線回路網は、所定のレベルの利便性を提供するが、種々のケーブル管理および利便性の問題等の多くの制限を有する。種々の理由のために、無線ＬＡＮ（ＷＬＡＮ）技術がより好まれるようになっている。無線周波数（ＲＦ）は、実現可能なＷＬＡＮを確立するための技術の選択であるように見える。しかし、無線通信の典型的な環境はノイズが多く、通信のために最適化されない。例えば、ほとんどの家庭および職場は、多くの電子デバイス（例えばマイクロ波オーブン、車庫扉開閉器、ラジオ、テレビセット）を含み、このことがＷＬＡＮ通信を妨害し得る電子的なノイズが多い環境を生じさせる。さらに、無線デバイス間の通信メディアは、動的であり絶えず変化する。例えば、ほとんどの環境または室内は、複数の反射設備（ｒｅｆｌｅｃｔｉｖｅ  ｓｅｒｖｉｃｅ）を含み、多重通路雑音を生成する。手、体、宝石、マウスポインタ等のアイテムまたはデバイスの運動、あるいは冷却ファン等の電子デバイスの起動は、全体の無線通信経路に影響を与え、潜在的に無線通信性能を低下させる。要約すると、無線通信は動的および予測不可能なメディアを介して行われなければならない。
【０００３】
このような無線メディアの制限にもかかわらず、消費者は高速無線アプリケーションおよび比較的高品質のサービス（ＱＯＳ）アプリケーションを要求している。このようなアプリケーションはメディアストリームを含む。このメディアストリームは、ビデオ情報およびオーディオ情報、ならびに他のデータの任意の組み合わせをさらに含む。無線通信が行われなければならない動的かつ予測できない環境のために、無線通信は概して、対応する有線通信よりもロバスト性が小さく、信頼性が少ない。あるいは著しい量のオーバーヘッドが無線通信を成功させるために必要とされる。例えば、無線メディアを介して提示された情報のフレームまたはパケットは、典型的には受信デバイスが無線メディアのノイズおよび歪みの影響を測定することを可能にする公知のプリアンブルを含む。イーサネット（Ｒ）有線環境で一般的に使用されるような衝突検出技術は、無線通信では特に有用ではない。なぜなら、トランジーバが送信しつつ、信号の受信を不可能にするためである。従って、多くの規則およびタイミング制約は、半二重モードで互いに通信するワイヤレスデバイスに従わなければならない。
【０００４】
無線トランシーバが、データスループットを最大にし、帯域幅要求を満たすことを可能にする最も効率的な態様で無線メディアを利用することが重要である。１つの技術では、情報は振幅および位相角を変調することによってＲＦキャリアに符号化される。位相変調／復調は直交ローカル発振器（ＬＯ）信号によって駆動されたミキサの対を使用することによって達成される。Ｉ（同位相）およびＱ（直交位相）として示されたローカル発振器の２つの位相は、同じ周波数であるが、Ｑ位相は、Ｉ位相キャリア信号に対して１／４サイクルすなわち周期（９０°）遅れる。所与のキャリア周波数で送信され得るデータ量は、Ｉ／Ｑ位相の関係の精度に比例する。
【０００５】
例示的実施形態では、２つのローカル発振器の位相が単一の電圧制御発振器（ＶＣＯ）から発生され、コヒーレンスを確保している。しかし、直交発生および／または分配回路の不完全性が、典型的には直交位相エラーを引き起こす。高いデータ伝送速度を得るためには、Ｉ／Ｑ位相の関係は、２、３度より大きい角度だけ９０°からずれてはいけない。これは、典型的な無線トランシーバ構成において達成されることが困難であることが証明されてきた。例えば、２．５ギガヘルツ（ＧＨｚ）のローカル発振周波数を用いると、１．１ピコ秒（ｐｓ）のタイミングエラーが１°の位相エラーと等価である。トランシーバ回路内部では、１００オームの抵抗器間の１１フェムトファラッド（ｆＦ）の寄生容量の不整合は、１°の位相エラーを生成し得る。バイポーラ接合トランジスタ（ＢＪＴ）の１０％のｆｔ不整合（ここで「ｔ」は、図面中でギリシャ文字タウ（すなわちτ）で示される）は、ＲＦにおいて１°の位相エラーを生成し得る。１つ以上のバッファステージのローカル発振器チェーンは、数度を超え得るＩとＱとの間の蓄積されたタイミングエラーを引き起こし得る。
【０００６】
直交発振器のＩ／Ｑキャリア信号などの差動信号間の位相エラーを検出および低減、あるいは除去することが望ましい。位相エラーの低減は、ＲＦ直交変調技術に従って送信され得るデータの量を増加させ得る。
【０００７】
（発明の要旨）
本発明の実施形態による位相エラー検出器は、第１および第２の差動信号の正極性と負極性との間の任意の位相エラーを検出および訂正するために使用され得る。第１および第２の差動信号は、例えば、直交発生器のキャリア信号であり得る。直交発生器は、正および負の同相（Ｉ）キャリア信号、ならびに正および負の直交位相（Ｑ）キャリア信号を供給し、位相エラー信号を受信する。直交発振器は、位相エラー信号に基づいて互いに対して１／４周期の位相差におけるＩキャリア信号およびＱキャリア信号を維持するように試みる。しかし、本発明の実施形態による位相エラー検出器が、位相ロックループ（ＰＬＬ）、電圧制御発振器（ＶＣＯ）等の他のタイプの回路および用途に対して利用され得ることが理解される。
【０００８】
位相エラー検出器は、加算回路網ならびに第１および第２のミキサ回路を含む。加算回路網は、第２の差動信号の正極性信号および第１の差動信号の正極性信号、第２の差動信号の負極性信号および第１の差動信号の負極性信号、第２の差動信号の負極性信号および第１の差動信号の正極性信号、第２の差動信号の負極性信号および第１の差動信号の正極性信号、ならびに第２の差動信号の正極性信号および第１の差動信号の負極性信号を加算することによって４つの加算信号を発生させる。第１のミキサ回路は、第１および第２の加算信号に基づいて位相エラー信号の第１の極性信号を発生させ、第２のミキサ回路は、第３および第４の加算信号に基づいて位相エラー信号の第２の極性信号を発生させる。発生する位相エラー信号は第１および第２の極性信号の差である。
【０００９】
一実施形態では、加算回路網は、第１、第２、第３、および第４の加算信号からＤＣを除去する。第１のミキサ回路は、第１および第３の加算信号の正の部分に応答しており、位相エラー信号の第１の極性部分を結合された信号として発生させる。同様に、第２のミキサ回路は、第２および第４の加算信号の正の部分に応答しており、位相エラー信号の第２の極性部分を結合された信号として発生させる。特定の実施形態では、例えば、加算信号は、トランジスタスイッチをアクティブにするパルス電圧信号である。トランジスタは、位相エラー極性信号を発生させるようにバイアス抵抗器を介して平均され結合された電流信号を引き出す。
【００１０】
別の実施形態では、加算回路網は、インピーダンスブリッジ回路網を含む。より詳細な実施形態では、インピーダンスブリッジ回路網は、第１、第２、第３、第４の一次（ｐｒｉｍａｒｙ）接合部に互いに接続された、第１、第２、第３、および第４の容量性脚鉄（ｌｅｇ）を含む容量性ブリッジ回路網である。第１の差動信号の正極性信号は、第１および第４の容量性脚鉄を接続する第１の一次接合部において受信される。第１の差動信号の負極性信号は、第２および第３の容量性脚鉄を接続する第３の一次接合部において受信される。第２の差動信号の正極性信号は、第１および第２の容量性脚鉄を接続する第２の一次接合部において受信される。第２の差動信号の負極性信号は、第３および第４の容量性脚鉄を接続する第４の一次接合部において受信される。各容量性脚鉄は、対応する加算信号を供給するように中間接合部で互いに接続された２つのキャパシタを含む。特に、各中間接合部において、第１の容量性脚鉄は第１の加算信号を供給し、第２の容量性脚鉄は第４の加算信号を供給し、第３の容量性脚鉄は第３の加算信号を供給し、そして第４の容量性脚鉄は、第２の加算信号を供給する。容量性回路網の各容量性脚鉄の内の２つのキャパシタは互いに整合され、これによりミキサの入力インピーダンスが主に容量性になる場合、特に有用であり得る。あるいは、容量性ブリッジ回路網のキャパシタの全てが整合され得る。
【００１１】
各ミキサ回路は、共通接続コレクタを有するバイポーラトランジスタの整合された対を含み得る。各トランジスタのベースは、４つの加算信号の内の対応する１つを受信する。特に、第１および第３の加算信号は、第１の極性信号を発生させるようにトランジスタの整合された対の内の１つに供給され、第２および第４の加算信号は、位相エラーの第２の極性信号を発生させるようにトランジスタの整合された対の内の他の１つに供給される。バイアス回路は、ミキサのトランジスタをバイアスするように供給される。一実施形態では、一対のバイアス抵抗器は、電源信号とバイポーラトランジスタの第１および第２の整合された対の共通接続されたコレクタのそれぞれ１つとの間にそれぞれ接続される。このバイアス抵抗器は、対称性のために互いに整合され得る。バイアス抵抗器は、代替的にはインダクタ等であってもよいし、電流ミラーによってまとめて置換されてもよい。
【００１２】
バイアス回路が提供され、ミキサに接続され得る。一実施形態では、４つのバイアスデバイスは、バイアス信号と、容量性ブリッジ回路網の容量性脚鉄の中間接合部の内の対応する１つとの間に接続される。バイアスデバイスは抵抗器であり得るが、代替的には電流源またはインダクタ等であり得る。ミキサのバイポーラトランジスタベースの構成において、バイアスデバイスは、それぞれバイアス信号およびミキサ回路の４つのトランジスタの各ベースに接続される。２つのフィルタが提供され得る。各フィルタは、バイポーラトランジスタの第１および第２の整合された対の内のそれぞれ１つのコレクタとエミッタとの間にそれぞれ接続される。ＤＣ電流のみがバイアス抵抗器に流れるようにフィルタはＡＣ電流をグラウンドに分流する。このフィルタはキャパシタであってもよいし、他のより多くの高性能なタイプのフィルタであってもよい。
【００１３】
本発明の実施形態による位相エラー検出フィードバックを用いる直交発生器システムは、直交発生器および位相エラー検出器を含む。直交発生器は、正および負の方形波Ｉキャリア信号、ならびに、正および負の方形波Ｑキャリア信号を発生させ、Ｉキャリア信号とＱキャリア信号との間の位相エラーを訂正するために差動位相エラー信号を受信する。位相エラー検出器は、上述の検出器と同様であり、第１および第２のミキサ回路、ならびに四つの加算信号を供給するための加算回路を含む。第１のミキサ回路は、第１および第２の加算信号を結合し、差動位相エラー信号の第１の極性信号を発生させる。第２のミキサ回路は、第３および第４の加算信号を結合し、差動位相エラー信号の第２の極性信号を発生させる。
【００１４】
無線トランシーバは、本発明の実施形態による位相エラー検出器を用いてインプリメントされ得ることが理解される。この受信器は、受信された信号のＩ部分およびＱ部分からキャリア信号を分離するように、Ｉキャリア信号およびＱキャリア信号をそれぞれ受信するＩ無線周波数（ＲＦ）ミキサおよびＱ無線周波数ミキサを含む。送信器は、送信のために結合された信号を発生させるために、Ｉキャリア信号およびＱキャリア信号をそれぞれ混合する同様のＩ  ＲＦミキサおよびＱ  ＲＦミキサを含む。無線トランシーバは、正確なＩキャリア信号およびＱキャリア信号を可能にする本発明の実施形態による位相エラー検出を有する直交発振器を含む。単一の位相エラー検出器は、送信回路および受信回路の両方のために利用され得ることに留意のこと。スイッチングされた位相エラー検出器は、送信および受信回路の内の１つのみが任意の所与の時間で動作状態になる半二重動作に対して企図される。あるいは、個々の送信および受信位相エラー検出器が、精度を改善するために対応する送信および受信ミキサに隣接して提供され得る。
【００１５】
本開示はまた、第１および第２の差動信号の正極性と負極性との間の任意の位相エラーを示す位相エラー信号を説明する。第１および第２の差動信号はそれぞれ、正極性信号および負極性信号を含む。本方法は、第１および第２の差動信号の正極性信号を組み合わせて第１の加算を供給すること、第１および第２の差動信号の負極性信号を組み合わせて第２の加算を供給すること、第１および第２の差動信号の第１の正極性信号および第１の負極性信号を組み合わせて第３の加算を供給すること、第１および第２の差動信号の第２の正極性信号および第２の負極性信号を組み合わせて第４の加算を供給することを含む。本方法はさらに、第１および第３の加算を混合して第１の極性位相エラー信号を生成すること、第２および第４の加算を混合して第２の極性位相エラー信号を生成すること、位相エラー信号を第１の極性位相エラー信号と第２の極性位相エラー信号との間の差として供給することを含む。
【００１６】
各Ｉ信号およびＱ信号の結合は、各信号を互いに加算することを含み得る。本方法はまた、混合の前に第１、第２、第３、および第４の加算からＤＣを除去することを含む。本方法はさらに、第１の加算の正の部分に応答する第１の信号を生成すること、第３の加算の正の部分に応答する第２の信号を生成すること、および第１および第２の信号を結合して、第１の極性位相エラー信号を達成することを含み得る。あるいは、本方法は、第２の加算の正の部分に応答する第３の信号を生成すること、第４の加算の正の部分に応答する第４の信号を生成すること、および第３および第４の信号を結合して、第２の極性位相エラー信号を達成することを含み得る。
【００１７】
本発明の十分な理解は、以下の本発明の実施形態の詳細な説明が以下の図面と共に考慮される場合に獲得され得る。
【００１８】
（発明の実施形態の詳細な説明）
図１は、本発明の実施形態によってインプリメントされた１つ以上の位相エラー検出器３００（図３）を含む例示的な無線トランシーバ１００の簡略化されたブロック図である。この無線トランシーバ１００は、任意の所望されたキャリア周波数および変調技術を使用して、任意のいくつかの対応するデータスループットを達成し得る。例えば、ワイヤレストランシーバ１００は、電気電子技術者協会（ＩＥＥＥ）８０２．１１ｂに従って、約２．４ギガヘルツ（ＧＨｚ）のキャリア周波数および１秒当たり１、２、５．５、または１１メガビット（Ｍｂｐｓ）のデータスループットを用いて動作するように構成され得る。あるいは、無線トランシーバ１００は、ＩＥＥＥ８０２．１１ａに従って、１秒当たり６、１２、２４、３６、または５４メガビットのデータスループットを達成するために、約５ギガヘルツのキャリア周波数を用いて構成され得る。多くの通信および変調技術および規格が企図されるが、ダイレクトシーケンス拡散スペクトル（ＤＳＳＳ）変調技術が使用され得る。本発明は、本明細書に記載された特定の実施形態に限定されず、直交位相変調技術を利用する無線トランシーバの任意のタイプに適用され得ることが理解される。
【００１９】
インターフェース１２９を介して、無線トランシーバ１００から送信されたかまたは無線トランシーバ１００によって受信されたデジタルデータは、メディアアクセス制御（ＭＡＣ）デバイス１０１を介して処理される。送信するために、ＭＡＣデバイス１０１は、送信器システム１０３にデジタルデータ信号をアサートする。送信器システム１０３は、送信のためにデータをパケットに方式化するエンコーダ（図示せず）、および各ＩチャンネルおよびＱチャンネル上に同相（Ｉ）位相信号および直交（Ｑ）位相信号を供給する直交生成技術を使用する拡散エンコーダ（図示せず）を含む。拡散デコーダは種々の公知の任意の１つの拡張アルゴリズムに従って構成される。Ｉチャンネル信号およびＱチャンネル信号は、各Ｉチャンネルアナログ信号およびＱチャンネルアナログ信号をアサートする各デジタルアナログコンバータ（ＤＡＣ）（図示せず）に供給される。Ｉチャンネルアナログ信号およびＱチャンネルアナログ信号は、送信器システム１０３によってフィルタリングされる。送信器システム１０３は、Ｉチャンネルミキサ１０５およびＱチャンネルミキサ１０７の入力のそれぞれに対応するＴＸＩ信号およびＴＸＱ信号を供給する。
【００２０】
直交発振器回路１０９は、同相キャリア信号ＩＣおよび直交位相キャリア信号ＱＣを含む２つの個々のＲＦキャリア信号を生成する。ＩＣおよびＱＣキャリア信号は、互いに対して９０°位相がずれることが意図される（すなわち、１／４サイクルまたは周期の差）。ＩＣ信号は、Ｉチャンネルミキサ１０５の別の入力に供給され、ＱＣ信号は、Ｑチャンネルミキサ１０７の別の入力に供給される。Ｉチャンネルミキサ１０５は、ＩＣ信号とＴＸＩ信号とを結合し、送信のためにＩチャンネル送信信号を所望のＲＦ範囲にアップコンバートする。Ｑチャンネルミキサ１０７は、ＱＣ信号とＴＸＯ信号とを結合し、送信のためにＱチャンネル送信信号を所望のＲＦ範囲にアップコンバートする。Ｉ／Ｑチャンネルミキサ１０５、１０７の出力は、増幅器１１１の入力において結合される。増幅器１１１は、結合され増幅された送信信号をＲＦ送信回路１１３の入力にアサートし、ＲＦ送信回路１１３は、送信モードである場合、送信／受信（Ｔ／Ｒ）スイッチ１１５を介してアンテナ１１７に増幅されたＲＦ信号をアサートする。
【００２１】
Ｔ／Ｒスイッチ１１５は、受信モードである場合にアンテナ１１７から信号を受信し、受信された信号をＲＦ受信回路１１９の入力に供給するように選択される。ＲＦ受信回路１１９は、受信された信号を増幅器１２１に供給し、増幅器１２１は、増幅されたＲＦ受信信号をＩチャンネルミキサ１２３およびＱチャンネルミキサ１２５の各入力にアサートする。直交発振器回路１０９は、ＩＣ信号をＩチャンネルミキサ１２３の別の入力にアサートし、ＱＣ信号をＱチャンネルミキサ１２５の別の入力にアサートする。Ｉチャンネルミキサ１２３は、受信された信号の内のＩチャンネル受信信号ＲＸＩからＩＣ信号を分割し、ＲＸＩ信号を受信器システム１２７に供給する。同様に、Ｑチャンネルミキサ１２５は、受信された信号の内のＱチャンネル受信信号ＲＸＱからＱＣ信号を分割し、ＲＸＱ信号を受信器システム１２７の別の入力に供給する。
【００２２】
受信器システム１２７は、一般的には送信器システム１０３の逆の機能を実行する。特に、受信器システム１２７は、アナログＲＸＩおよびＲＸＱ信号をデジタル形式に変換するアナログデジタルコンバータ（ＡＤＣ）（図示せず）を含む。受信器システム１２７は、符号化されたパケットを取り出す拡散デコーダ（図示せず）およびパケットからのパケットペイロードを取り出し、受信されたデータ信号のストリームを生成するパケットデコーダ（図示せず）をさらに含む。受信器システム１２７から受信されたデータ信号は、ＭＡＣデバイス１０１の受信入力に供給される。ＭＡＣデバイス１０１は、インターフェース１２９を介して受信されたデータ信号を対応するデバイスに供給する。ＭＡＣインターフェース１２９は、ＰＣカード等としてデバイス内部に組み込まれてもよいし、ＵＳＢ等による適切な外部コネクタを用いて外部に設けられてもよい。
【００２３】
図２は、本発明の実施形態に従って、無線トランシーバ１００のより詳細な実施形態を表し、インプリメントされた１つ以上の位相エラー検出器を含む無線トランシーバ２００の概略的ブロック図である。図２は、無線トランシーバ１００のより詳細なバージョンを表す。無線トランシーバ２００がＷＬＡＮ構成、あるいは他のタイプの用途のための無線または有線通信の任意の他のタイプの構成に対して適用可能であることが理解される。無線トランシーバ２００は、ＺＩＦトランシーバ２０１およびベースバンドプロセッサ２０３を含むゼロ中間周波数（ｚｅｒｏ  ｉｎｔｅｒｍｅｄｉａｔｅ  ｆｒｅｑｕｅｎｃｙ）アーキテクチャとしてインプリメントされる。ＺＩＦアーキテクチャは、中間周波数（ＩＦ）論理およびこれに関連する回路を全体的に除去することによって簡略化された構成を可能にする。このように、２つのみの主なモジュール、チップ、またはＩＣ（トランシーバおよびプロセッサ）が無線通信を可能にするようにＺＩＦアーキテクチャにおいて使用される。ＺＩＦトランシーバ２０１は、以下にさらに説明されるように位相エラー訂正を有する直交発振器２２７を含む。ベースバンドプロセッサ２０３は、受信器システム１２７、送信器システム１０３、およびＭＡＣデバイス１０１の多くの機能を実行するが、詳細には説明されない。
【００２４】
無線トランシーバ２００は、任意の所望のキャリア周波数および変調技術を利用して、任意のいくつかの対応するデータスループットを達成し得る。例えば、無線トランシーバ２００は、電気電子技術者協会（ＩＥＥＥ）８０２．１１ｂに従って、約２．４ギガヘルツ（ＧＨｚ）のキャリア周波数および１秒当たり１、２、５．５、または１１メガビット（Ｍｂｐｓ）のデータスループットを用いて動作するように構成され得る。あるいは、無線トランシーバ２００は、ＩＥＥＥ８０２．１１ａに従って、６、１２、１８、２４、３６、または５４Ｍｂｐｓのデータスループットのために、約５ギガヘルツのキャリア周波数を用いて構成され得る。示された一実施形態では、無線トランシーバ２００は、ＩＥＥＥ８０２．１１ｂに従って、２．４ＧＨｚのキャリア周波数、１、２、５．５、または１１Ｍｂｐｓのデータスループットレートを用いて動作する。ダイレクトシーケンス拡散スペクトル（ＤＳＳＳ）変調技術が使用され得るが、本発明は、任意の特定の通信または変調技術または規格に限定されないことが理解される。
【００２５】
無線トランシーバ２００から送信されたかまたは無線トランシーバ２００によって受信されたデジタルデータは、ベースバンドプロセッサ２０３によって処理される。送信するために、ベースバンドプロセッサ２０３は、送信器システム１０３について上述した機能を実行し、上述したように受信されたデータをＩチャンネルアナログ信号およびＱチャンネルアナログ信号のそれぞれに変換する。Ｉチャンネルアナログ出力信号は、アンチエイリアシングローパスフィルタ（ＡＡ  ＬＰＦ）２１５に供給され、アンチエイリアシングローパスフィルタ（ＡＡ  ＬＰＦ）２１５は、Ｉチャンネル送信信号ＴＸ１をＺＩＦトランシーバ２０１内のＬＰＦ２１９に供給する。ベースバンドプロセッサ２０３は、Ｑチャンネルアナログ出力信号を別のＡＡ  ＬＰＦ２１７にアサートし、ＡＡ  ＬＰＦ２１７は、Ｑチャンネル送信信号ＴＸＱをＺＩＦトランシーバ内の別のＬＰＦ２２１の入力に供給する。
【００２６】
外部電圧制御発振器（ＶＣＯ）２２９は、約４．８〜５ＧＨｚで出力ローカル発振器（ＬＯ）信号を直交発振器２２７の入力に供給する。一実施形態では、基準水晶（ｒｅｆｅｒｅｎｃｅ  ｃｒｙｓｔａｌ）は、４．８〜５ＧＨｚのＬＯ信号を生成するように、電圧制御によってＶＣＯ２２９を調整するように使用される。直交発振器１０９は、直交発振器２２７およびＶＣＯ２２９の簡略化されたバージョンを集合的に表すことに留意されたい。直交発振器２２７は、ＬＯ信号を２つに分割し、４つの別々の２．４ＧＨｚキャリア信号を生成する。この４つの信号は、それぞれが差動信号を含む２つの同相（Ｉ）キャリア信号および２つの受信直交（Ｑ）キャリア信号を含む。特に、Ｉキャリア信号は、差動Ｉ送信キャリア信号（ＩＴ＋，ＩＴ−）および差動Ｉ受信キャリア信号（ＩＲ＋，ＩＲ−）、ならびにＱキャリア信号は、差動Ｑ送信キャリア信号（ＱＴ＋，ＱＴ−）および差動Ｑ受信キャリア信号（ＱＲ＋，ＱＲ−）を含む。ＩおよびＱキャリア信号は、互いに対して９０°位相がずれることが意図される。Ｉ送信キャリア信号は、ドライバ２３２を介してＩチャンネルミキサ２２３（ミキサ１０５に対応する）の１つの入力に供給され、Ｑ送信キャリア信号は、別のドライバ２３４を介してＱチャンネルミキサ２２５（ミキサ１０７に対応する）の１つの入力に供給される。Ｉチャンネルミキサ２２３の他の入力はＬＰＦ２１９の出力を受信し、Ｑチャンネルミキサ２２５の他の入力はＬＰＦ２２１の出力を受信する。Ｉチャンネルミキサ２２３は、Ｉキャリア信号とＩチャンネル送信信号を結合して、ベースバンドから２．４ＧＨｚの無線周波数（ＲＦ）にＩチャンネルをアップコンバートする。Ｑチャンネルミキサ２２５は、Ｑキャリア信号とＱチャンネル送信信号を結合して、ベースバンドから２．４ＧＨｚのＲＦにＱチャンネルをアップコンバートする。Ｉ／Ｑチャンネルミキサ２２３、２２５の出力は、可変利得増幅器（ＶＧＡ）２３３の入力において結合される。ＶＧＡ２３３は、増幅された送信信号を固定利得増幅器２３５の入力にアサートする。固定利得増幅器２３５は、以前に説明されたＲＦ送信回路１１３等の送信のために外部回路に出力送信信号を供給する。
【００２７】
送信検出（ＴＸ  ＤＥＴ）フィードバック信号は、ＲＦ送信回路１１３等の外部送信回路からベースバンドプロセッサ２０３にアサートされる。ベースバンドプロセッサ２０３は、ＴＸ  ＤＥＴ信号を介して送信された出力信号を検出するパワー制御アルゴリズムを実行し、フィードフォワード送信自動利得制御（ＴＸ  ＡＧＣ）信号をＺＩＦトランシーバ２０１に供給して、ＶＧＡ２３３の利得を制御する。さらに、ＺＩＦトランシーバ２０１は、ＺＩＦトランシーバ２０１およびベースバンドプロセッサ２０３のための電圧基準（ＶＲＥＦ）信号を供給する電圧基準源２５５を含む。ＶＲＥＦ信号は、１．２ボルト等の任意の都合のよい電圧であり得る。あるいは、クロックソース２５７は、クロック基準（ＣＲＥＦ）信号をＺＩＦトランシーバ２０１およびベースバンドプロセッサ２０３に供給する。
【００２８】
ＲＦ入力信号ＲＲＦは、ＺＩＦトランシーバ２０１内部の可変ＬＮＡ２６１の入力において、ＲＦ受信回路１１９等の外部回路から受信される。ＬＮＡ２６１は、その出力を固定された利得ＬＮＡ２６３の入力にアサートする。ＬＮＡ２６３は、増幅されたＲＦ受信信号をＩチャンネルミキサ２６５（ミキサ１２３に対応する）およびのＱチャンネルミキサ２６７（ミキサ１２５に対応する）の各入力にアサートする。直交発振器２２７は、Ｉ受信キャリア信号（ＩＲ＋，ＩＲ−）をドライバ２３６を介してＩチャンネルミキサ２６５の別の入力にアサートし、Ｑ受信キャリア信号（ＱＲ＋，ＱＲ−）を別のドライバ２３８を介してＱチャンネルミキサ２６７の別の入力にアサートする。Ｉチャンネルミキサ２６５は、ＲＦ受信信号のＩチャンネル出力信号からＩキャリア周波数を分割し、Ｉチャンネル出力信号をＬＰＦ２６９に供給する。同様に、Ｑチャンネルミキサ２６７は、ＲＦ受信信号のＱチャンネル出力信号からＱキャリア周波数を分割し、Ｑチャンネル出力信号をＬＰＦ２７１に供給する。
【００２９】
ＬＰＦ２６９の出力は、可変ベースバンド自動利得制御（ＢＢ  ＡＧＣ）増幅器２７３の入力に供給される。同様に、ＬＰＦ２７１は、その出力を別のＢＢ  ＡＧＣ増幅器２７５の入力にアサートする。ＢＢ  ＡＧＣ増幅器２７３は、増幅されたＩチャンネルアナログ受信信号（ＲＸＩ）をＩチャンネルレシーバＡＡ  ＬＰＦ２７７の入力にアサートする。ＡＡ  ＬＰＦ２７７は、その出力をベースバンドプロセッサ２０３のＩチャンネル入力にアサートする。ＢＢ  ＡＧＣ増幅器２７５は、増幅されたＱチャンネルアナログ受信信号（ＲＸＱ）をＱチャンネルＡＡ  ＬＰＦ２７９の入力にアサートする。ＡＡ  ＬＰＦ２７９は、その出力をベースバンドプロセッサ２０３のＱチャンネル入力に供給する。ベースバンドプロセッサ２０３は、上述したように、受信器システム１２７の機能を実行し、そして受信されたデータ信号のストリームを生成する。
【００３０】
ＺＩＦトランシーバ２０１内部の過負荷検出器（ＯＤ）２８９は、受信された入力信号における過負荷を検出するように、ＬＰＦ２６９およびＬＰＦ２７１の各出力に接続された第１および第２の入力を有する。過負荷検出器２８９は、ベースバンド過負荷（ＢＢ  ＯＶＬＤ）信号をベースバンドプロセッサ２０３内部の補償システムにアサートする。このように、補償システムは受信された信号の過負荷を検出し、ＺＩＦトランシーバ２０１の可変ＬＮＡ２６１を制御するようにＨＩ／ＬＯ信号をアサートする。示された一実施形態では、可変ＬＮＡ２６１はハイゲイン（ＨＩ）とロウゲイン（ＬＯ）との間で約３３デシベル（ｄＢ）のステージ差（ｓｔｅｐ  ｄｉｆｆｅｒｅｎｔｉａｌ）を有する。この利得は、弱い信号を検出するため最初にハイに設定され、受信された信号が過負荷検出器２８９によって検出されたような過負荷状態を引き起こす場合、所定の条件に応じて低利得にスイッチングされる。
【００３１】
補償システムはまた、アナログフィードバック利得制御信号（ＧＡＩＮ  ＡＤＪＵＳＴ）をアサートしてＢＢ  ＡＧＣ増幅器２７３および２７５の両方の利得を制御することによって、受信された信号の利得を目標のパワーレベルに制御する。単一の利得制御信号は、ＢＢ  ＡＧＣ増幅器２７３、２７５の両方に供給され、それにより受信信号のＩチャンネルおよびＱチャンネルの利得が互いに適切にトラッキングされる。補償システムは、各デジタルＩチャンネルＤＣオフセット信号およびデジタルＱチャンネルＤＣオフセット信号（それぞれＩ  ＯＦＦＳＥＴおよびＱ  ＯＦＦＳＥＴ）をＬＰＦ２６９およびＬＰＦ２７１それぞれにさらにアサートする。このように、補償システムは、ＺＩＦトランシーバ２０１内部の受信信号のＩチャンネルおよびＱチャンネルの両方におけるＤＣオフセットを測定または低減し、あるいは他の場合では、除去することを試みる。
【００３２】
示された実施形態では、位相（φ）エラー検出器２２８は、差動Ｑ受信キャリア信号（ＱＲ＋，ＱＲ−）および差動Ｉ受信キャリア信号（ＩＲ＋，ＩＲ−）を受信し、差動受信位相エラー信号ＥＲ（正および負のコンポーネント（ＥＲ＋，ＥＲ−）を有する）を生成する。同様に、別の位相エラー検出器２３０は、差動Ｑ受信キャリア信号（ＱＴ＋，ＱＴ−）および差動Ｉ送信キャリア信号（ＩＴ＋，ＩＴ−）を受信し、差動送信位相エラー信号ＥＴ（正および負のコンポーネント（ＥＴ＋，ＥＴ−）を有する）を生成する。各位相エラー検出器２２８、２３０は、対応する差動ＩおよびＱキャリア信号間において求積法（ｑｕａｄｒａｔｕｒｅ）によって相対位相を測定し、測定されたエラーを、位相エラー検出器２２８、２３０の出力信号のＤＣコンポーネントである位相エラー電圧に変換する。位相エラー信号ＥＲおよびＥＴは、以下にさらに説明されるように、Ｉキャリア信号およびＱキャリア信号をそれに従って調整する直交発振器２２７に供給される。
【００３３】
示された実施形態では、位相エラー検出器２２８は、受信回路におけるより正確な位相エラー決定のために受信ミキサ２６５、２６７の近くに配置される。同様に、位相エラー検出器２３０は、送信回路におけるより正確な位相エラー決定のために送信ミキサ２２３、２２５の近くに配置される。このミキサの近くに配置された別々の検出器の使用は、位相エラー検出および訂正に対して最も高い精度のレベルを提供する。しかし、位相エラー検出器機能の種々の実施形態および構成が企図されることに留意されたい。一つの改変では、位相エラー検出器２２８、２３０の内の１つのみが送信ミキサおよび受信ミキサの両方に１つのフィードバック位相エラー信号を供給するように使用される。あるいは、位相エラー検出器２２８、２３０は、単一位相エラー検出器によって置換される。単一の位相エラー検出器は、ＺＩＦトランシーバ２０１上のいたるところ（直交発振器２２７の入力またはその内部等）に配置され得る。半二重動作に対して、単一のスイッチング位相エラー検出器は、動作の送信モードおよび受信モード間でスイッチングすることが企図される。
【００３４】
図３は、例示的な位相エラー検出器３００の概略図である。図３は、位相エラー検出器２２８および２３０の両方のいずれかに使用され得る。位相エラー検出器３００は、差動Ｉ受信キャリア信号（Ｉ＋，Ｉ−）および差動Ｑ送信キャリア信号（Ｑ＋，Ｑ−）を受信し、２つの極性ＶＯＵＴ＋およびＶＯＵＴ−それぞれを有する差動出力位相エラー信号ＶＯＵＴをアサートする。位相エラー検出器２２８として使用する場合、入力信号はＩＲ＋、ＩＲ−、ＱＲ＋、およびＱＲ−信号であり、出力信号はＥＲ＋およびＥＲ−になる。位相エラー検出器２３０として使用する場合、入力信号はＩＴ＋、ＩＴ−、ＱＴ＋、およびＱＴ−信号であり、出力信号はＥＴ＋およびＥＴ−になる。前述のように、任意の１つ以上の位相エラー検出器は、無線トランシーバ１００および／または無線トランシーバ２００内部で使用され得る。
【００３５】
位相エラー検出器３００は、直交発振器または発生器のＩ信号およびＱ信号の間の位相エラーを検出および訂正するように示されることに留意のこと。しかし、本明細書中で説明された位相エラー検出器および位相エラー訂正技術が位相ロックループ（ＰＬＬ）、電圧制御発振器（ＶＣＯ）等の他のタイプのシステムに利用可能であることが理解される。概して本明細書中で説明されたような位相エラー検出および訂正は、任意の２つの差動信号間の位相エラーを検出および訂正することに利用可能である。任意の２つの差動信号のそれぞれは、正極性の信号および負極性の信号を有する。
【００３６】
電圧源または供給信号ＶＳＵＰＰＬＹは、２つのミキサ回路３０３および３０５に供給される。特に、ＶＳＵＰＰＬＹ信号は、バイアス抵抗器Ｒ１およびＲ２の１つの側に供給される。バイアス抵抗器Ｒ１の他の側は、２つのＮＰＮバイポーラトランジスタ（ＢＪＴ）Ｑ１およびＱ３のコレクタおよびフィルタキャパシタＣ９の一端に接続され、この接合部は、ＶＯＵＴ＋信号を発生させる。このように、トランジスタＱ１およびＱ３は共通接続されたコレクタを有する。トランジスタＱ１およびＱ３のエミッタおよびキャパシタＣ９の他方の側はグラウンドに接続される。抵抗器Ｒ２の他方の側は、２つのさらなるＮＰＮ  ＢＪＴ  Ｑ２およびＱ４（共通接続コレクタ）のコレクタおよびフィルタキャパシタＣ１０の１つの側に接続され、この接合部はＶＯＵＴー信号を発生させる。トランジスタＱ２、Ｑ４のエミッタおよびフィルタキャパシタＣ１０の他の側がグラウンドに接続される。
【００３７】
示された実施形態では、トランジスタＱ１〜Ｑ４は対称性を達成するように整合されたＢＪＴである。ＰＮＰ、金属酸化物半導体（ＭＯＳ）タイプ、または電界効果型トランジスタ（ＦＥＴ）等の他のタイプのトランジスタデバイスが企図される。バイアス抵抗器Ｒ１およびＲ２がインダクタ等のバイアスデバイスの他のタイプによって置換され得る。あるいは、単一の電流ミラーは、バイアス抵抗器Ｒ１、Ｒ２の両方を置換し得る。キャパシタＣ９、Ｃ１０は、任意の適切なフィルタ回路によって置換され得る。
【００３８】
Ｉ＋、Ｉ−およびＱ＋、Ｑ−入力信号は、加算回路または加算回路網３０１の主要な（ｐｒｉｍａｒｙ）接合部それぞれに供給される。加算回路網３０１は、８つのキャパシタＣ１〜Ｃ８を含むように示される容量性ブリッジ等のインピーダンスブリッジ回路網であり得る。容量性ブリッジ回路網が示されるが、他の加算回路網または回路が企図されることに留意のこと。加算回路網３０１は４つの主要な接合部で互いに接続された４つの容量性脚鉄を含む。第１の容量性脚鉄は、第１の中間接合部で互いに接続されたキャパシタＣ１およびＣ２を含む。第２の容量性脚鉄は、第２の中間接合部で互いに接続されたキャパシタＣ３およびＣ４を含む。第３の容量性脚鉄は、第３の中間接合部で互いに接続されたキャパシタＣ５およびＣ６を含む。第４の容量性脚鉄は、第４の中間接合部で互いに接続されたキャパシタＣ７およびＣ８を含む。Ｉ＋信号はキャパシタＣ１およびＣ８のそれぞれの１つの側に接続される。Ｉ−信号はキャパシタＣ４およびＣ５のそれぞれの１つの側に接続される。Ｑ＋信号はキャパシタＣ２およびＣ３のそれぞれの１つの側に接続される。Ｑ−信号はキャパシタＣ６およびＣ７のそれぞれの１つの側に接続される。
【００３９】
バイアス信号ＶＢＡＩＳは、バイアス抵抗器Ｒ３、Ｒ４、Ｒ５、およびＲ６のそれぞれの側に供給される。バイアス抵抗器Ｒ３〜Ｒ６は、インダクタまたは電流源等のバイアスデバイスの他のタイプによって置換され得る。抵抗器Ｒ４の他の側は、第１の中間接合部でキャパシタＣ１およびＣ２の他の側およびトランジスタＱ１のベースに接続され、バイアス電圧信号ＶＢ１を発生させる。抵抗器Ｒ５の他の側は、第２の中間接合部においてキャパシタＣ３およびＣ４の他の側およびトランジスタＱ４のベースに接続され、ベース電圧信号ＶＢ４を発生させる。抵抗器Ｒ６の他の側は、第３の中間接合部においてキャパシタＣ５およびＣ６の他の側およびトランジスタＱ３のベースに接続され、ベース電圧信号ＶＢ３を発生させる。バイアス抵抗器Ｒ３の他の側は、第４の中間接合部においてキャパシタＣ７およびＣ８の他の側およびトランジスタＱ３のベースに接続され、ベース電圧信号ＶＢ２を発生させる。
【００４０】
トランジスタＱ１〜Ｑ４のコレクタ電流は、それぞれＩＣ１、ＩＣ２、ＩＣ３、およびＩＣ４である。抵抗器Ｒ１を流れる電流はＩＲ１であり、抵抗器Ｒ２を流れる電流はＩＲ２である。バイアス抵抗器Ｒ３〜Ｒ６のインピーダンスは、トランジスタＱ１〜Ｑ４のそれぞれのベースに向かうインピーダンスと比較して大きい。ＲＦ周波数では、トランジスタのベースインピーダンスはほとんど容量性であり、ＣＪＥＸと呼ばれる。ここで、「Ｘ」は、トランジスタＱ１〜Ｑ４のそれぞれ１つを表す１〜４の整数である。加算回路網３０１は、広帯域電圧分割器および電圧加算器として使用される。加算回路網３０１は、直交発振器２２７の入力への任意の直流（ＤＣ）を阻止する。フィルタキャパシタＣ９およびＣ１０は、交流（ＡＣ）をグラウンドに分流し、それによりＤＣ電流のみが位相エラー信号を生成するバイアス抵抗器Ｒ１およびＲ２を通って流れる。
【００４１】
入力Ｉ＋およびＱ＋におけるＡＣ電圧は、それぞれＶＩ＋、ＶＱ＋である。入力Ｉ−およびＱ−におけるＡＣ電圧は、それぞれＶＩー、ＶＱ−である。
トランジスタＱ１のベースに印加されたベース電圧ＶＢＥ１は、以下の式１によって供給される。
2004516747.tif 000003
残りのトランジスタＱ２〜Ｑ４のそれぞれのベース電圧は、変数の置換を除いて式１と同様の式で決定される。例えば、ベース電圧ＶＢＥ２は、変数ＶＢＥ１、Ｃ１、Ｃ２、ＣＪＥ１、およびＶＱ＋をそれぞれ変数ＶＢＥ２、Ｃ７、Ｃ８、ＣＪＥ２、およびＶＱーに置換することによって式１を用いて決定される。ベース電圧ＶＢＥ３およびＶＢＥ４は同様な態様で見出される。ＤＣ位相エラー電圧は以下の式２によって供給される。
【００４２】
2004516747.tif 000004
ここで、ＩＣ１［ａｖｇ］、ＩＣ２［ａｖｇ］、ＩＣ３［ａｖｇ］、およびＩＣ４［ａｖｇ］は、各トランジスタＱ１〜Ｑ４を流れる平均電流またはＤＣコレクタ電流である。
【００４３】
図４は、唯一の変数であるＩ／Ｑ位相遅延を用いて、時間に対して除去およびプロットされたＤＣ除去した理想化された形態のＩ＋、Ｉ−、Ｑ＋、およびＱ−キャリア信号のグラフである。この波形は、各信号が方形波であり、正確に５０％のデューティサイクルを有する点において理想化され、Ｉ＋およびＩ−信号は、互いに正確に１８０°位相がずれ、Ｑ＋およびＱ−信号は、互いに正確に１８０°位相がずれる。Ｉ波形およびＱ波形のそれぞれの周期「Ｔ」は互いに等しい。Ｑ＋信号およびＱ−信号は、位相「ｔｐｈ」（ここで「ｔ」は図面中、ギリシャ文字タウ（すなわちτ）で示される）だけＩ入力から遅延する。この遅延は、理想的には、１／４周期（Ｔ／４）すなわち９０°である。従って、各波形の正のパルス幅は、Ｔ／２である。Ｑ＋信号の立ち上がりエッジ（またはＱ−信号の立ち下がりエッジ）からＩ＋信号の立ち下がりエッジ（またはＩ−信号の立ち上がりエッジ）までの遅延は、Ｔ／２−ｔｐｈに等しい（この遅延はｔｐｈに等しい）ことが意図される。
【００４４】
図５は、図４に示されたＩ＋、Ｉ−、Ｑ＋、およびＱ−入力キャリア信号に応答する時間に対してプロットされたＶＢ１、ＶＢ３、ＶＢ４、およびＶＢ２信号のための理想化された波形を示すグラッフィカルな図である。例示の目的のために、位相エラー検出器３００は、対称性を達成するための整合するコンポーネントを含み、それによりキャパシタＣ１〜Ｃ８が整合し、キャパシタＣ９およびＣ１０が整合し、抵抗器Ｒ１およびＲ２が整合し、抵抗器Ｒ３およびＲ４が整合し、そしてトランジスタＱ１〜Ｑ４が整合することが想定される。第２に、ＶＢ１〜ＶＢ４信号および対応するトランジスタＱ１〜Ｑ４の対応するコレクタ電流ＩＣ１〜ＩＣ４間の指数関数的な関係が存在することが理解される。室温での特定の実施形態では、例えば、トランジスタＱ１〜Ｑ４のベースエミッタ電圧が６０ミリボルト（ｍＶ）だけ増加する場合、コレクタ電流が１０倍だけ増加する。ＶＢＩＡＳ信号は、トランジスタＱ１〜Ｑ４を非常に低い値でオンにする。ベース入力の両方が高い場合、有意なレベルのコレクタ電流のみが発生する。トランジスタＱ１のベースにおける電圧は、Ｉ＋入力およびＱ＋入力の加算であり、トランジスタＱ３のベースにおける電圧は、Ｉ−入力およびＱ−入力の加算であり、トランジスタＱ２のベースにおける電圧は、Ｉ＋入力およびＱ−入力の加算であり、トランジスタＱ４のベースにおける電圧は、Ｉ−入力およびＱ＋入力の加算である。従って、Ｉ＋信号およびＱ＋信号の両方がＶＢ１をハイにプルアップする場合のみ、トランジスタＱ１がターンオンし、入力Ｉ＋およびＱ−がＶＢ２をハイにプルアップする場合のみ、トランジスタＱ２がターンオンし、入力Ｑ−およびＩ−がＶＢ３をハイにプルアップする場合のみ、トランジスタＱ３がターンオンし、入力Ｑ＋およびＩ−がＶＢ４をハイにプルアップする場合のみ、トランジスタＱ４がターンオンする。
【００４５】
５０１および５０３において示されるように、トランジスタＱ１は、ＶＢ１が正にアサートされつつ、パルス幅周期ｔＢ１の間ターンオンされる。同様に、トランジスタＱ３は、５０５および５０７に示されるように、ＶＢ３が正にアサートされつつ、パルス幅周期ｔＢ３の間ターンオンされる。以下の式３は、周期Ｔおよび位相ｔｐｈに関するｔＢ１とｔＢ３との関係を示す。
【００４６】
ｔＢ１＝ｔＢ３＝Ｔ／２−ｔｐｈ      （３）
同様に、５０９および５１１に示されるように、トランジスタＱ４は、パルス幅期間ｔＢ４の間、ＶＢ４信号が正になりつつ、ターンオンされる。あるいは、トランジスタＱ２は、正のベース電圧パルス幅期間ｔＢ２の間、５１３および５１５に示されるように、ＶＢ２信号が正になりつつターンオンされる。正のベース電圧パルス幅ｔＢ２およびｔＢ４は、以下の式４に従って直交位相遅延ｔｐｈに関連付けられる。
【００４７】
ｔＢ２＝ｔＢ４＝ｔｐｈ      （４）
トランジスタＱ１〜Ｑ４のそれぞれについての平均的なコレクタ電流は、対応するＶＢ１〜ＶＢ４信号に直接関連付けられ、さらに正のベース電圧パルス幅ｔＢ１〜ｔＢ４に直接関連付けられることが理解される。ｔｐｈが９０°（すなわち厳密に１／４周期（Ｔ／４））に等しいことを想定すると、正のベース電圧パルス幅ｔＢ１〜ｔＢ４は、互いに等しい。さらに、ＶＢ１〜ＶＢ４信号の大きさが同じである理想化された条件を想定すると、トランジスタＱ１〜Ｑ４の平均的なコレクタ電流ＩＣ１［ａｖｇ］〜ＩＣ４［ａｖｇ］は同じであり、その結果、ＶＯＵＴ位相エラー信号は、式２を参照すると０に等しくなる。あるいは、同じ振幅を想定すると、パルス幅の増大に伴って、平均的なコレクタ電流が増大する。従って、Ｑキャリア信号は、ｔｐｈがＴ／４よりも大きくなるように１／４周期よりも大きく遅延される場合、対応するトランジスタＱ２およびＱ４の正のベース電圧パルス幅ｔＢ２およびｔＢ４は、１／４周期よりも大きくなる一方で、対応するトランジスタＱ１およびＱ３に対する正のベース電圧パルス幅ｔＢ１〜ｔＢ３が１／４周期よりも小さくなる。この場合、平均的なコレクタ電流ＩＣ２［ａｖｇ］およびＩＣ４［ａｖｇ］は、コレクタ電流ＩＣ１［ａｖｇ］およびＩＣ３［ａｖｇ］よりも大きくなり、それによりＶＯＵＴ信号は正になる。同様に、ｔｐｈが１／４周期よりも小さくなる（すなわちｔｐｈ＜Ｔ／４）場合、対応するトランジスタＱ１およびＱ３の正のベース電圧パルス幅ｔＢ１およびｔＢ３が、対応するトランジスタＱ２およびＱ４の正のベース電圧パルス幅ｔＢ２およびｔＢ４よりも大きくなり、それにより対応する平均コレクタ電流ＩＣ１［ａｖｇ］およびＩＣ３［ａｖｇ］は、コレクタ電流ＩＣ２［ａｖｇ］およびＩＣ４［ａｖｇ］よりも大きくなる。この場合、ＶＯＵＴ信号は負になる。
【００４８】
要するに、位相エラー検出器３００は、トランジスタＱ２およびＱ４と比較して、トランジスタＱ１およびＱ３の平均コレクタ電流の差としてＶＯＵＴ＋、ＶＯＵＴ−信号をアサートする。直交発振器２２７は、ＶＯＵＴ＋、ＶＯＵＴ−信号（ＥＲ＋、ＥＲ−信号またはＥＴ＋、ＥＴ−信号等の形態で）に対応し、位相エラーを訂正するようにＩ信号とＱ信号との間の直交位相差を調整する。出力極性は、Ｑ信号遅延が１／４周期よりも大きいか小さいかどうかに依存する。出力の大きさは、直交位相ｔｐｈが１／４周期からどれくらいずれるかに依存する。
【００４９】
図６は、特定の不正確の源を示すパルス幅改変を有する理想化されたキャリア波形を示すグラフである。平均Ｉ／Ｑ正のパルス幅が半周期よりも大きい場合、トランジスタのベースにおける正のパルス幅が１／４周期よりも大きい。しかし、この条件は、差動出力電圧を生成せず、それにより想定されたコモンモードの第２の高調波は偽の位相エラー信号を生成しない。Ｉ＋、Ｉ−、Ｑ＋、およびＱ−信号は、周期Ｔおよびピーク間振幅ＶＩｐ、ＶＩｎ、ＶＱｐ、およびＶＱｎ、をそれぞれ有する方形波であることが想定される。このＩ＋信号は、例えば、電圧ＶＩｐｐとＶＩｐｎとの間で変動する。このＩ＋およびＱ＋入力は、正のパルス幅ｔＩおよびｔＱ、ならびに負のパルス幅ｔＩｎおよびｔＱｎをそれぞれ有する。理想的には、Ｉ＋、Ｉ−、Ｑ＋、Ｑ−信号は、非常に対称的である。これらの信号は、正および負の振幅が等しく、５０％のデューティサイクルをそれぞれ有する。しかし、第２の高調波では、コモンモード電圧の存在は、個々の信号を理想的な５０％のデューティサイクルからのずれを引き起こし得る。例えば、図６に示されるように、Ｉ信号の正のパルス幅ｔＩは、負のパルス幅ｔＩｎよりも大きく、Ｑ信号の正のパルス幅ｔＱは、負のパルス幅ｔＱｎよりも大きい。
【００５０】
Ｉ／Ｑ位相遅延ｔｐｈは、差動信号のゼロ交差から通常測定される。しかし、個々の信号に対して十分定義された基準は存在しない。この位相遅延は、Ｉ＋正のパルスの中心からＱ＋正のパルスの中心まで、または、式５に示されるように立ち上がりエッジと立ち下がりエッジとの間の遅延の平均を取ることによって測定され得る。
【００５１】
ｔｐｈ＝（ｔｒ＋ｔｆ）／２    （５）
ここで、ｔｒは、Ｉ＋の立ち上がりエッジに対するＱ＋の立ち上がりエッジの遅延であり、ｔｆは、Ｉ＋信号の立ち下がりエッジに対するＱ＋信号の立ち下がりエッジの遅延である。以下の式６は、全ての規定された期間は必ずしも独立的ではないことを示す。
【００５２】
ｔＩ＋ｔｆ＝ｔＱ＋ｔｆ    ｔＩ−ｔＱ＝ｔｒ−ｔｆ      （６）
以下の式７は、周期Ｔおよび正のパルス幅ｔＩに関係するＩ信号の負のパルス幅ｔＩｎを定義する。
【００５３】
ｔＩｎ＝Ｔ−ｔＩ    （７）
以下の式８は、Ｉ信号のパルス幅の差を説明する。
【００５４】
ｔＩ−ｔＩｎ＝ｔＩ−（Ｔ−ｔＩ）＝２ｔＩ−Ｔ      （８）
図７は、図６のキャリア信号に従う差動Ｉ［（Ｉ＋）−（Ｉ−）］信号および差動Ｑ［（Ｑ＋）−（Ｑ−）］信号のグラフである。図示されたように、Ｉ信号およびＱ信号の仮定された対称性は、Ｉ＋／Ｉ−およびＱ＋／Ｑ−ゼロ交差が、正のパルス幅と負のパルス幅との間の差の半分だけ分離される。これはまた、正のパルス幅と周期Ｔの半分との間の差に等しい。式９は、平均Ｉ／Ｑパルス幅を定義する。
【００５５】
ｔＰＷ＝（ｔＩ＋ｔＱ）／２      （９）
Ｉ／Ｑパルス幅の差ｔＰＷＤは、以下の式１０によって定義される。
【００５６】
ｔＰＷＤ＝ｔＩ−ｔＱ      （１０）
従って、Ｉ＋の立ち上がりエッジに関するＱ＋の立ち上がりエッジの遅延（すなわちｔｒ）は、ｔＰＷＤおよびｔｐｈに関して以下の式１１において定義される。
【００５７】
ｔｒ＝（ｔｐｈ＋ｔＰＷＤ）／２      （１１）
およびＩ＋信号に関するＱ＋信号の立ち下がりエッジの遅延（すなわちｔｆ）は、ｔＰＷＤおよびｔｐｈに関して以下の式１２において定義される。
【００５８】
ｔｆ＝ｔｐｈ−ｔＰＷＤ／２      （１２）
図８は、図６のＩキャリア信号およびＱキャリア信号に応答するＶＢ１、ＶＢ３、ＶＢ４、およびＶＢ２信号のグラフである。以下の式１３〜１６は、それぞれＶＢ１、ＶＢ３、ＶＢ２、およびＶＢ４信号の正のパルス幅ｔＢ１、ｔＢ３、ｔＢ２、およびｔＢ４を定義する。
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キャパシタＣ９、Ｃ１０は、トランジスタＱ１〜Ｑ４のＤＣ電圧を遮断するために、トランジスタベースにおけるＶＢＩＡＳの正の振幅は、以下の式１７〜１９によって示されるようなデューティサイクルによって調整される。
【００５９】
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図９は、ＶＢ１、ＶＢ３、ＶＢ２、およびＶＢ４信号のそれぞれに対するＶＢＩＡＳ信号の正の振幅偏位およびパルス継続時間を要約するテーブルである。
【００６０】
要するに、Ｑ信号が１／４周期より大きい分だけＩ信号を遅らせる場合、トランジスタＱ２およびＱ４はトランジスタＱ１およびＱ３よりも長くオン状態であり、そして逆の場合トランジスタＱ１およびＱ３は、トランジスタＱ２およびＱ４よりも長くオン状態であり、それにより差動位相エラー信号が意図されたように存在する。平均Ｉ／Ｑ正のパルス幅が半周期よりも大きい場合、トランジスタのベースにおける正のパルス幅は１／４周期より大きい。しかし、この条件は、差動出力電圧を生成せず、それにより想定されたコモンモードの第２の高調波が偽の位相エラー信号を生成しない。
【００６１】
ベース電圧振幅エラーは、偽の位相エラーの別の潜在的な原因である。直交発振器およびその出力のための合理的なモデルは、抵抗器／キャパシタ（Ｒ／Ｃ）ローパスフィルタのように挙動することを想定することである。ＱチェーンがＩチェーンよりもわずかに低いカットオフ周波数を有する（例えば、より高い寄生容量のために）場合、Ｑ信号はＩ信号よりもより遅延し、Ｑの振幅はＩ信号の振幅よりも減衰する。そのため、Ｉ信号とＱ信号との間の振幅差が存在することを期待することは合理的である。しかし、Ｉ＋／Ｉ−とＱ＋／Ｑ−対との間の振幅整合が存在する限り、偽の位相エラー信号が生成しない。
【００６２】
本発明による位相エラー検出器は、比較的簡単であり、非常に少数の能動素子を含み、意図されたＲＦ動作を含む高周波数で動作可能であることが理解される。位相エラー検出器は、コモンモード電圧またはＩ／Ｑ振幅不均衡に対する一次イミュニティ（ｉｍｍｕｎｉｔｙ）によって所望の直交位相差からの位相偏位を検出する。位相エラー検出器３００の多くの改変が可能であり、企図されることに留意のこと。例えば、抵抗器Ｒ３〜Ｒ６は、電流源またはインダクタを含み得る。抵抗器Ｒ１およびＲ２はインダクタであってもよいし、これら両方は電流ミラーによって置換されてもよい。示された実施形態はＮＰＮバイポーラ接合トランジスタを用いて示されるが、他のタイプトランジスタおよびトランジスタ技術（例えば、ＰＮＰまたは金属酸化物半導体（ＭＯＳ）型、あるいは電界効果型トランジスタ（ＦＥＴ）等）が利用され得ることが理解される。フィルタキャパシタＣ９およびＣ１０は、任意のタイプの適応可能なフィルタ（より高度なフィルタ等）によって置換され得る。加算回路網３０１は、示されたキャパシタＣ１〜Ｃ８以外の任意のタイプのインピーダンス素子を使用し得る。
【００６３】
本発明によるシステムおよび方法が本発明の１つ以上の実施形態と連携して説明されてきたが、本明細書において説明された特定の形態に限定されることが意図されない。これに対して、上掲の特許請求の範囲によって規定されたような本発明の趣旨および範囲内に十分に含まれ得るものとしてこのような代替、変更、および均等物を網羅することが意図される。
【図面の簡単な説明】
【図１】
図１は、本発明の実施形態に従ってインプリメントされた１つ以上の位相エラー検出器を含む例示的な無線トランシーバの簡略化されたブロック図である。
【図２】
図２は、ゼロ中間周波数（ＺＩＦ）アーキテクチャにおいておよび本発明の実施形態に従ってインプリメントされた無線トランシーバのより詳細な概略的ブロック図である。
【図３】
図３は、図２の任意の位相エラー検出器として利用され得る位相エラー検出器のより詳細な概略図である。
【図４】
図４は、唯一の変数であるＩ／Ｑ位相遅延を有する時間に対してプロットされたＤＣ除去の理想化された形態のキャリア信号のグラフである。
【図５】
図５は、図４のキャリア信号に応答する時間に対してプロットされたトランジスタのベース電圧に対する理想化された波形を示すグラフィカルな図である。
【図６】
図６は、不正確な特定の源を示すパルス幅変動を有する理想化されたＩキャリア信号およびＱキャリア信号を示す図である。
【図７】
図７は、図６のＩキャリア信号およびＱキャリア信号による差動キャリア信号のグラフである。
【図８】
図８は、図６のＩキャリア信号およびＱキャリア信号に応答する生成したトランジスタのベース電圧のグラフである。
【図９】
図９は、上述のバイアス信号を超える正の振幅偏位および図６のＩキャリア信号およびＱキャリア信号に応答する各トランジスタのベースに対するパルスの継続時間を要約するテーブルである。
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際公開パンフレット】
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【国際調査報告】
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