(57)【要約】複数の入力と複数の出力とを接続するための超伝導クロスバースイッチであって、入力、出力、および入力を出力と接続してその間で双方向でデータを伝送するための回路を有する切換セルを含む。複数のセルの保持／解除回路の接続によって、スイッチが同時にセルのグループの選択されたセルを保持しかつそのグループの残りのセルを不能化することが可能になり、不能化されたセルへの後続の照会は、選択されたセルが解除されるまで動作不能である。クロスバースイッチは、ナノ秒のオーダの待ち時間、毎秒ギガビットのオーダのチャネル当たりのデータレート、本質的にゼロのクロストーク、ナノ秒以下での競合の検知およびナノ秒以下での競合の解決を特徴とする。
2004537211.tif 000002
【特許請求の範囲】
【請求項１】
超伝導クロスバースイッチであって、
複数の入力線と、
複数のセルの行列とを含み、前記複数のセルの各々は前記複数の入力線の１つに結合され、各セルは、
第１の超伝導スイッチを含む第１の回路部分と、
第２の回路部分とを含み、前記第２の回路部分を介する第１の信号が前記第１の超伝導スイッチを起動し、前記超伝導クロスバースイッチはさらに、
複数の出力線を含み、前記複数の出力線の各々は前記複数のセルの１つに結合される、超伝導クロスバースイッチ。
【請求項２】
前記第２の回路部分は第２の超伝導スイッチを含む、請求項１に記載のスイッチ。
【請求項３】
前記第２の回路部分は第１の脚および第２の脚を含み、前記第２の脚は前記第２の超伝導スイッチを含み、前記第２の回路部分の前記第１の脚を介する信号が前記第１の超伝導スイッチを起動する、請求項２に記載のスイッチ。
【請求項４】
前記複数のセルの各セルは、
第３の回路部分をさらに含み、前記第３の回路部分を介する第２の信号が前記第２の超伝導スイッチを起動する、請求項３に記載のスイッチ。
【請求項５】
前記第１の回路部分は、前記第１の超伝導スイッチと直列に第１の抵抗器を含む、請求項１に記載のスイッチ。
【請求項６】
前記第１の超伝導スイッチは、第１の接地接続への結合に直列である、請求項５に記載のスイッチ。
【請求項７】
前記第１の回路部分は、前記第１の抵抗器に直列に結合される第２の抵抗器を含む、請求項６に記載のスイッチ。
【請求項８】
前記第２の抵抗器は、前記複数の出力線からの１つへの結合に直列である、請求項７に記載のスイッチ。
【請求項９】
前記第２の回路部分の前記第１の脚は、インダクタを含む、請求項４に記載のスイッチ。
【請求項１０】
前記第２の回路部分の前記第２の脚は、第２の接地接続への結合に直列である、請求項４に記載のスイッチ。
【請求項１１】
前記第１の信号は、前記第２の回路部分内の第１の電流を介して生成される、請求項１に記載のスイッチ。
【請求項１２】
前記第２の信号は、前記第３の回路部分内の第２の電流を介して生成される、請求項４に記載のスイッチ。
【請求項１３】
前記第１の信号は光信号である、請求項１に記載のスイッチ。
【請求項１４】
前記第２の信号は光信号である、請求項４に記載のスイッチ。
【請求項１５】
複数のセルの前記行列は３２行および３２列のセルを含み、前記複数の入力線は３２の入力線を含み、前記複数の出力線は３２の出力線を含む、請求項１に記載のスイッチ。
【請求項１６】
複数の積算素子をさらに含み、前記複数の出力線の各々は前記複数の積算素子からの１つに直列に結合される、請求項１に記載のスイッチ。
【請求項１７】
前記複数の積算素子の各々は、第３の超伝導スイッチを含む、請求項１６に記載のスイッチ。
【請求項１８】
前記複数の積算素子の各々は、第１の積算素子回路部分および第２の積算素子回路部分を含む、請求項１６に記載のスイッチ。
【請求項１９】
前記第２の積算素子回路部分は、第３の超伝導素子を含み、前記第１の積算素子回路部分を介する第３の信号が前記第３の超伝導素子を起動する、請求項１８に記載のスイッチ。
【請求項２０】
前記複数の積算素子の各々は、積算素子出力を含む、請求項１９に記載のスイッチ。
【請求項２１】
前記第３の超伝導素子の前記起動は、前記積算素子出力を介して出力信号を生成する、請求項２０に記載のスイッチ。
【請求項２２】
前記積算素子出力は、メモリ素子に結合される、請求項２０に記載のスイッチ。
【請求項２３】
前記複数の積算素子の各々は、積算素子入力を含む、請求項２２に記載のスイッチ。
【請求項２４】
前記積算素子入力は、前記第１の積算素子回路に結合される、請求項２３に記載のスイッチ。
【請求項２５】
前記第１の積算素子回路は、少なくとも第４の超伝導素子を含む、請求項２４に記載のスイッチ。
【請求項２６】
前記少なくとも第４の超伝導素子の各々は、第３の接地接続に直列に結合される、請求項２５に記載のスイッチ。
【請求項２７】
前記少なくとも第４の超伝導素子は、前記第４の超伝導素子および第５の超伝導素子を含む、請求項２５に記載のスイッチ。
【請求項２８】
前記積算素子入力は、前記メモリ素子に結合される、請求項２６に記載のスイッチ。
【請求項２９】
前記少なくとも第４の超伝導スイッチの各々は、前記第３の接地接続への前記結合と、前記積算素子入力が前記第１の積算素子回路へと結合される点との間に直列に結合される、請求項２６に記載のスイッチ。
【請求項３０】
前記複数の出力線の各々は、双方向に信号を伝送することができる、請求項１６に記載のスイッチ。
【請求項３１】
前記複数の入力線の各々に直列に結合された複数の入力ドライバをさらに含む、請求項２２に記載のスイッチ。
【請求項３２】
前記複数の入力ドライバの各々は、第６の超伝導スイッチを含む、請求項２３に記載のスイッチ。
【請求項３３】
前記複数の入力ドライバの各々は、第１の入力駆動回路部分および第２の入力駆動回路部分を含む、請求項３１に記載のスイッチ。
【請求項３４】
前記第２の入力駆動回路部分は、第６の超伝導素子を含み、前記第１の入力駆動回路部分を介する第４の信号が前記第６の超伝導素子を起動する、請求項３３に記載のスイッチ。
【請求項３５】
前記入力ドライバは、入力駆動出力を含む、請求項３４に記載のスイッチ。
【請求項３６】
前記第６の超伝導素子の前記起動は、前記入力駆動出力を介して出力信号を生成する、請求項３５に記載のスイッチ。
【請求項３７】
前記入力駆動出力は、プロセッサに結合される、請求項３５に記載のスイッチ。
【請求項３８】
前記複数の入力ドライバの各々は、入力駆動入力を含む、請求項３７に記載のスイッチ。
【請求項３９】
前記入力駆動入力は、前記第１の入力駆動回路に結合される、請求項３８に記載のスイッチ。
【請求項４０】
前記第１の入力駆動回路は、少なくとも第７の超伝導素子を含む、請求項３９に記載のスイッチ。
【請求項４１】
前記少なくとも第７の超伝導素子の各々は、第４の接地接続に直列に結合される、請求項４０に記載のスイッチ。
【請求項４２】
前記少なくとも第７の超伝導素子は、前記第７の超伝導素子および第８の超伝導素子を含む、請求項４１に記載のスイッチ。
【請求項４３】
前記入力駆動入力は、前記プロセッサに結合される、請求項４２に記載のスイッチ。
【請求項４４】
前記少なくとも第７の超伝導スイッチの各々は、前記第４の接地接続への前記結合と、前記入力駆動入力が前記第１の入力駆動回路へと結合される点との間に直列に結合される、請求項４１に記載のスイッチ。
【請求項４５】
前記複数の積算素子の各々は、増幅器を含む、請求項１６に記載のスイッチ。
【請求項４６】
前記複数の積算素子の各々は、第３の積算素子回路部分を含む、請求項１８に記載のスイッチ。
【請求項４７】
前記第３の積算素子回路部分は、第９の超伝導素子を含み、前記第１の積算素子回路部分を介する第５の信号が前記第９の超伝導素子を起動する、請求項４６に記載のスイッチ。
【請求項４８】
前記複数の積算素子の各々は、積算素子競合出力を含む、請求項４７に記載のスイッチ。
【請求項４９】
前記第９の超伝導素子の前記起動は、前記積算素子競合出力を介して出力信号を生成する、請求項４８に記載のスイッチ。
【請求項５０】
超伝導クロスバースイッチであって、
複数のセルの行列を含み、各セルは、
第１の超伝導スイッチを含む第１の回路部分と、
第２の回路部分とを含み、前記第２の回路部分を介する第１の信号が前記第１の超伝導スイッチを起動する、超伝導クロスバースイッチ。
【請求項５１】
超伝導クロスバースイッチであって、
複数のセルの行列を含み、各セルは、
第１の超伝導スイッチを含む第１の回路部分と、
第２の回路部分とを含み、前記第２の回路部分を介する第１の信号が前記第１の超伝導スイッチを起動し、前記超伝導クロスバースイッチはさらに、
複数のセルの前記行列に結合される第１および第２のプロセッサグルーチップと、
複数のセルの前記行列に結合される第１および第２のメモリグルーチップと、
第１の入力データ線を介して前記第１のグルーチップに結合される第１の複数のプロセッサと、
前記第２のグルーチップに結合される第２の複数のプロセッサと、
前記第１のメモリグルーチップに結合される第１の複数のメモリ素子と、
前記第２のメモリグルーチップに結合される第２の複数のメモリ素子とを含む、超伝導クロスバースイッチ。
【請求項５２】
複数の入力を複数の出力と接続するためのクロスバースイッチであって、
少なくとも１つのスイッチングセルを含み、これは、
少なくとも１つの入力素子と、
少なくとも１つの出力素子と、
前記少なくとも１つの入力素子と前記少なくとも１つの出力素子との間でデータを双方向に伝送するための少なくとも１つの接続スイッチを含み、前記少なくとも１つの接続スイッチの各々は、
第１の超伝導スイッチと、
前記接続スイッチの動作を制御するための第１の制御スイッチとを含む、クロスバースイッチ。
【請求項５３】
前記第１の超伝導スイッチは、抵抗がゼロでありかつクロストークがわずかである、請求項５２に記載のクロスバースイッチ。
【請求項５４】
前記接続スイッチは、複数の機能ユニット間での接続を可能にする、請求項５２に記載のクロスバースイッチ。
【請求項５５】
第２の超伝導スイッチと、
前記第１の超伝導スイッチの動作を保持および解除するための第２の制御スイッチとをさらに含む、請求項５２に記載のクロスバースイッチ。
【請求項５６】
スイッチングセルをさらに含み、これは、
行列に配置された複数のセルを含み、前記少なくとも１つの入力素子は前記複数のセルに結合され、前記少なくとも１つの出力素子は前記複数のセルに結合される、請求項５２に記載のクロスバースイッチ。
【請求項５７】
前記スイッチングセルは、
フィードバック機構をさらに含む、請求項５６に記載のクロスバースイッチ。
【請求項５８】
前記複数のセルは、
同時に前記複数のセルの選択されたセルを保持しかつ前記複数のセルの残りのセルを不能化して、前記選択されたセルが解除されるまで不能化されたセルへの後続の伝送を動作不能にするための、少なくとも１つの出力素子に接続される保持解除素子をさらに含む、請求項５７に記載のクロスバースイッチ。
【請求項５９】
前記少なくとも１つの出力素子は、
出力電流を積算するための積算素子を含む、請求項５２に記載のクロスバースイッチ。
【請求項６０】
前記積算素子は、
積算増幅器と、
付加的な超伝導スイッチとから選択される少なくとも１つを含む、請求項５９に記載のクロスバースイッチ。
【請求項６１】
セルへの同時のパルスを検知し、前記同時のパルスからの競合の指標を生成し、前記競合を解決するための前記少なくとも１つの接続スイッチに結合される検出装置をさらに含む、請求項５２に記載のクロスバースイッチ。
【請求項６２】
超伝導クロスバースイッチを介して情報を伝送するための方法であって、前記スイッチは複数のセルを含み、前記セルの各々は第１の回路部分内に第１の超伝導スイッチ、入力線への結合、出力線への結合、および第２の回路部分を含み、前記方法は、
制御信号を前記第２の回路部分へと伝送するステップと、
前記制御信号を受取ったことに応答して、前記第２の回路部分が第１の切換信号を生成するステップと、
前記第１の切換信号が前記第１の超伝導スイッチを起動するステップと、
前記第１の超伝導スイッチの前記起動が前記出力線を介する出力信号の伝送を可能にするステップとを含む、方法。
【請求項６３】
前記切換信号は電気信号を含む、請求項６２に記載の方法。
【請求項６４】
前記切換信号は光信号を含む、請求項６２に記載の方法。
【請求項６５】
前記第２の回路部分は第２の超伝導スイッチを含み、前記セルの各々は第３の回路部分を含み、前記方法は、
クランプ線信号を前記第３の回路部分へと伝送するステップと、
前記クランプ線信号を受取ったことに応答して、前記第３の回路部分が第２の切換信号を生成するステップと、
前記第２の切換信号が前記第２の超伝導スイッチを起動するステップと、
前記第２の超伝導スイッチの前記起動が、前記第２の回路部分が前記第１の切換信号を生成することを可能にするステップとをさらに含む、請求項６２に記載の方法。
【請求項６６】
前記超伝導クロスバースイッチへと入力を伝送するステップと、
前記入力の伝送が前記出力線を介して前記出力信号を生成するステップとを含む、請求項６２に記載の方法。
【請求項６７】
複数の出力線は前記複数のセルに関連付けられ、前記超伝導クロスバースイッチへと入力を伝送するステップは、
前記複数の出力線からデータを伝送すべき出力線を選択するステップと、
前記複数の出力線から選択された出力線に対応する前記複数のセルからの少なくとも１つを識別するステップとを含む、請求項６６に記載の方法。
【請求項６８】
前記複数のセルに対する各出力線は積算素子に結合され、前記積算素子は第１の回路部分および第２の回路部分を含み、前記第２の回路部分は第３の超伝導スイッチを含み、前記方法は、
前記出力線を介して前記出力信号を前記積算素子の前記第１の回路部分へと伝送するステップと、
前記積算素子の前記第１の回路部分が積算素子制御線信号を生成するステップと、
前記制御線信号が前記第３の超伝導スイッチを起動するステップと、
前記第３の超伝導スイッチの前記起動がメモリ入力への伝送を生成するステップとをさらに含む、請求項６６に記載の方法。
【請求項６９】
前記複数のセルに対する各入力線は入力ドライバに結合され、前記入力ドライバは第１の回路部分および第２の回路部分を含み、前記入力ドライバの第２の回路部分は第４の超伝導スイッチを含み、前記入力ドライバの第１の回路部分は少なくとも第５の超伝導スイッチを含み、前記方法は、
前記入力ドライバの第１の回路部分が信号を受取るステップと、
前記受取られた入力ドライバの第１の回路部分の信号が前記少なくとも第５の超伝導スイッチの各々を電圧状態へと駆動するステップとをさらに含む、請求項６８に記載の方法。
【請求項７０】
前記積算素子の第１の回路部分は少なくとも第６の超伝導スイッチを含み、前記方法は、
前記メモリ入力に対応する反転された増幅信号を前記積算素子の第１の回路部分へと伝送するステップと、
前記反転された増幅信号が前記少なくとも第６の超伝導スイッチの各々を電圧状態へと駆動するステップと、
前記複数のセルの少なくとも１つを介して前記反転された増幅信号を入力ドライバの第１の回路部分へと伝送するステップとをさらに含む、請求項６８に記載の方法。
【請求項７１】
前記入力ドライバの第１の回路部分によって受取られる前記反転された増幅信号は、確認信号を含む、請求項７０に記載の方法。
【請求項７２】
複数の入力、少なくとも１つの出力、複数のスイッチング素子および少なくとも１つの競合センサを有するクロスバースイッチでの競合を解決するための方法であって、前記スイッチング素子の各々は前記複数の入力の少なくとも１つに結合され、前記少なくとも１つの競合センサの各々は前記少なくとも１つの出力の１つに結合され、前記方法は、
前記複数の入力の第１の入力が第１の入力信号を前記複数のスイッチング素子の第１のスイッチング素子へと伝送するステップと、
前記第１の入力信号の伝送と同時に、前記複数の入力の第２の入力が第２の入力信号を前記複数のスイッチング素子の第２のスイッチング素子へと伝送するステップと、
前記第１および前記第２のスイッチング素子からの組合された切換出力を前記少なくとも１つの出力の１つへと伝送するステップと、
前記競合センサが前記組合された切換出力を検出するステップと、
前記組合された切換出力を検出すると、前記競合センサは前記少なくとも１つの出力の前記１つを介して出力信号を生成することを防止するステップとを含む、方法。
【請求項７３】
前記少なくとも１つの出力の前記１つを介した出力信号の生成を防止するステップは、
前記複数の入力の前記第１の入力および前記第２の入力の各々への確認信号の生成を防止するステップをさらに含む、請求項７２に記載の方法。
【請求項７４】
前記複数のスイッチング素子の各々は、スイッチング素子超伝導スイッチを含む、請求項７２に記載の方法。
【請求項７５】
前記競合センサは、競合センサ超伝導素子を含む、請求項７２に記載の方法。
【請求項７６】
確認信号がないと判定するステップと、
確認信号がないと判定すると、前記複数の入力の前記第１の入力は前記第１の入力信号を再伝送し、前記複数の入力の前記第２の入力は前記第２の入力信号を再伝送するステップとをさらに含む、請求項７３に記載の方法。
【請求項７７】
複数の入力、少なくとも１つの出力および複数のスイッチング素子を有するクロスバースイッチを介してブロードキャスト信号を提供するための方法であって、前記スイッチング素子の各々は前記複数の入力の少なくとも１つに結合され、前記方法は、
そこから切換出力が伝送されるべき前記複数のスイッチング素子の各々に制御信号を伝送するステップと、
前記複数のスイッチング素子の少なくとも１つに入力信号を伝送するステップと
前記複数のスイッチング素子の各々が前記制御信号を受取りかつ前記入力信号を受取り、前記スイッチング素子が前記少なくとも１つの出力のいずれかに出力信号を生成するステップとを含む、方法。
【請求項７８】
前記複数のスイッチング素子の各々は、超伝導スイッチを含む、請求項７７に記載の方法。
【請求項７９】
前記スイッチング素子が前記少なくとも１つの出力のいずれかへの出力信号の生成を防止するステップは、
スイッチング素子内に電流を生成するステップと、
前記生成された電流が前記超伝導スイッチを導電するステップとを含む、請求項７８に記載の方法。
【請求項８０】
複数の入力、少なくとも１つの出力、および複数のスイッチング素子を有するクロスバースイッチを介して信号を伝送するための方法であって、前記スイッチング素子の各々は、前記複数の入力の少なくとも１つに結合され、前記方法は、
前記複数のスイッチング素子の各々へと入力信号を伝送するステップと、
そこから出力信号が生成されるべき前記複数のスイッチング素子の前記少なくとも１つの各々へと制御信号を伝送するステップと、
前記複数のスイッチング素子の各々が前記制御信号を受取りかつ前記入力信号を受取り、前記スイッチング素子が前記少なくとも１つの出力の１つに出力信号を生成するステップとを含む、方法。
【請求項８１】
入力信号を受取りかつ制御信号を受取らない前記複数のスイッチング素子の各々は、前記出力信号を前記少なくとも１つの出力のいずれかに生成することを防止される、請求項８０に記載の方法。
【請求項８２】
前記複数のスイッチング素子の各々は、超伝導スイッチを含む、請求項８１に記載の方法。
【請求項８３】
前記複数のスイッチング素子内の超伝導スイッチはグラウンドに結合され、前記複数のスイッチング素子の各々が前記少なくとも１つの出力のいずれかへの前記出力信号の生成を防止するステップは、
前記入力信号が前記スイッチング素子内に電流を生成するステップと、
前記生成された電流を前記超伝導スイッチを介して前記グラウンドへと導通するステップとを含む、請求項８２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２００１年７月２３日に出願された米国仮特許出願連続番号第６０／３０６，８８０号から優先権を主張する。この仮特許出願の全体をここに引用により援用する。
【０００２】
発明の背景
発明の分野
この発明は、超伝導スイッチング素子に関し、特に複数の入力と複数の出力とを双方向に接続するための超伝導クロスバースイッチに関する。
【背景技術】
【０００３】
技術の背景
高性能コンピューティングの発展が多くのさまざまな方向で見られる。技術の推進は、少数のプロセッサに組織され、非常に高速かつ回路密度の高い低電力のチップ（パッケージングの小型化が可能である）に向けられている。また、協調して働く数十からおそらく数千もの多くのプロセッサを使用して計算を行なうことも進められている。この場合、個々の要素にかかる負荷が軽減され、計算能力が向上するが、ソフトウェアの複雑さが増すにつれて生じる相互接続の問題を解決しなければならない。
【０００４】
巨大な並列コンピューティングシステムのための構成の１つは、等しくアクセスできるように多数のプロセッサを大きな共有メモリシステムに接続することを必要とする。相互接続スイッチへの要求は、複雑さ、スピードおよび知能の面で非常に大きなものである。たとえば、スイッチの待ち時間は短くなくてはならず、スイッチはプロセッサの短いクロックタイム内で要求された接続を非常に速く理想的に確立しなければならない。チャネル当たりのデータレートも非常に高くなくてはならない。たとえば、３０ナノ秒クロックの３２ビットワードマシンでは、プロセッサ当たり１０9ビット／秒（すなわち、ギガビット／秒）のデータレートが必要とされる。一旦確立されると、データ経路にはノイズがあってはならず、クロストークは最小限に抑えられなければならない。確立されたリンクはプロセッサのトランザクション時間中に侵害されてはならず、かつクロックサイクル内に非常に速く理想的に解除できなければならない。
【０００５】
接続が成功したことをプロセッサに伝える必要がある。２つ以上のプロセッサが同じメモリポートに対して競合する時間は、これらの競合をすばやく解決して最小限にする必要がある。最後に、データは両方の方向に転送される必要がある。多くのスイッチアーキテクチャソリューションがあるが、一般に、要求者に同じレベルで出力線へのアクセスを与えるスイッチであるクロスバーが最良のソリューションであると考えられている。
【０００６】
コンピュータシステムは、メモリとプロセッサとの間、およびプロセッサ間でのデータ交換を実行するために大きな帯域幅および短いアクセス時間を必要とする。
【０００７】
関連技術
クロスバースイッチは先行技術で周知であり、たとえば、イマムラ（Imamura）に対する米国特許第３，５３９，７３０号は二段リンク接続システムで使用されるクロスバースイッチを開示している。各スイッチは垂直のグループに従って２つの部分に分けられる。スイッチの部分は第１の格子および第２の格子にそれぞれ割当てられ、１つのスイッチの第１の格子から出る線を別のスイッチの第２の格子と接続することによって格子間のリンクが形成されている。
【０００８】
ジョセフソン接合素子（たとえば、干渉計）、および利用回路に結合される超伝導相互接続を利用し、１つまたは複数のメモリセルもしくは論理回路を含む極性切換回路も先行技術で知られている。そのような回路は、たとえば、ファリス（Faris）に対する米国特許第４，２１０，９２１号に開示されている。
【０００９】
以前の切換回路には固有の欠点があるため、多数のコンピューティング素子とともに使用するには適さない。結果として、それらは巨大な並列コンピューティングシステムのための上述の要件を満たすことができない。
【発明の開示】
【課題を解決するための手段】
【００１０】
発明の概要
この発明は、サイズが拡張可能であり、低電力かつ短い待ち時間で動作し、２つ以上のプロセッサが同じメモリポートに対して競合するときに起こるコンフリクトを検知かつ解決するモジュール方式のクロスバースイッチを設けることで、以前のスイッチング回路およびその他の上述の欠点を克服する。この発明のスイッチは、Ｎ個のコンピュータまたはプロセッサをＭ個のメモリまたは他のプロセッサもしくはコンピュータに接続することができ、ＮおよびＭは１０００以上のオーダであり得る。この発明の一実施例もモジュール方式であり、小型のクロスバーを非常に大きなものに容易に拡張することができる（たとえば、３２×３２を１０００×１０００に拡張できる）。さらに、コンピュータのデータレートが１つのチャネルのデータレートを超えると、チャネルの並列化を容易に行なうことができる。このスイッチは一般的な通信ネットワークの用途にも好適である。
【００１１】
この発明のある実施例は、複数の入力素子を複数の出力素子に接続するためのクロスバースイッチと、入力、出力およびそれらの間でデータを双方向で伝送するために出力を接続するための装置を有するスイッチングセルとを含む。接続装置は、抵抗がゼロでかつクロストークがごくわずかな超伝導素子、および接続装置の動作を制御するための制御素子を含む。接続装置は複数のプロセッサまたは機能ユニットを互いに接続するための接続を提供する。たとえば、加算器、乗算器および除算器の構成は、データを任意で１つの機能から別のものへと逐次ルーティングできるように切換えることができる。
【００１２】
この発明の別の実施例は、第２の超伝導素子、および第１の超伝導素子の動作を保持および解除するための第２の制御素子を含む。
【００１３】
この発明のさらに別の実施例は、複数の入力、複数の出力、および行列に配置された複数のセルを含み、入力は複数のセルに結合され、出力は別の複数のセルに接続されて超伝導素子行列を規定している。この発明のある実施例では、セルは入力および出力に並列に接続される。
【００１４】
この発明のさらに別の実施例では、各出力は、そこに接続されるセルの出力電圧または電流を合計するための積算素子を含み、入力を収容しかつ行列の入力および出力の数を拡張可能にする。積算素子は、積算増幅器または付加的な超伝導素子を含んでもよい。この発明の別の実施例では、スイッチングセルは、データを出力に与えかつ確認パルスを要求者に戻す、出力に接続されるフィードバック機構を含む。
【００１５】
この発明のさらに別の実施例では、セルのための保持／解除素子は出力に接続され、相互に接続され、同時に複数のセルの選択されたセルを保持しかつ複数のセルの残りのセルを不能化するように動作可能である。不能化されたセルに対する後続の照会は、選択されたセルが解除されるまで動作不能である。クロスバーは、どれでも１つの入力を同時にまたは任意の順序で複数の出力ポートまたはすべての出力ポートに接続することのできるマルチキャストまたはブロードキャストも可能にする。
【００１６】
この発明のさらに別の実施例では、検出装置が出力の各々に接続され、セルのそれぞれのグループのセルに対する同時の照会を検知し、それらセルを介して同時の照会からの競合の指標をプロセッサに生成しかつさらに別の干渉を防止しつつこれらの競合を解決する。
【００１７】
この発明の別の利点および新たな特徴の一部は以下の説明に示され、また一部は以下の説明を検討するかまたはこの発明を実行することによって当業者にはさらに明らかとなるであろう。
【発明を実施するための最良の形態】
【００１８】
発明の詳細な説明
図１は、先行技術で知られるジョセフソントンネル接合素子を示す。ジョセフソントンネル接合素子は、薄い絶縁膜２２を挟む超伝導材料の上部層および底部層２０、２１を含む。抵抗Ｒを通じて電圧Ｖが上部層と底部層との間に印加されると、Ｉmまでのゼロ抵抗電流を２つの要素間でトランスポートすることのできる電流の範囲ができる。
【００１９】
図２は、図１に示されるジョセフソントンネル接合素子内で代表的な抵抗Ｒに対して入力電圧Ｖが増やされたときの回路電流Ｉの挙動を示す。素子にわたる電圧Ｖjは、素子の電流がＩmを超えるまでゼロであり、この点で、接合は、物理学および製造技術によって決定される回路負荷抵抗器Ｒおよび素子自身の電圧−電流曲線Ｊに一致した電圧状態へと切換わる。
【００２０】
図３は、先行技術で知られるジョセフソン接合素子２９を示し、切換は、接合の上方に置かれた制御線を介して接合に磁界を印加することによって行なわれる。制御される電流Ｉは、基板３１上の超伝導材料３０の第１の層を通じて運ばれる。絶縁体の薄膜３２は、第１の超伝導材料３０を超伝導材料３３の第２の層から分離する。絶縁体層３５は、層３３を超伝導材料３６の第３の層から分離する。制御電流Ｉcが層３６を通るとき、接合に磁界３７が作られ、最大許容のゼロ抵抗電流を低減する。したがって、素子のトランスポート電流Ｉが新しい許容された値よりも大きい場合、図１および図２に関して述べた場合と同様に、素子は電圧状態へと切換わる。素子はピコ秒の立上がり時間で切換わるように製造することができ、その最終的な電圧状態は現在入手可能な材料でミリボルトの範囲である。切換えられる電流は、多くの場合、数百マイクロアンペアの範囲である。ユニット当たりの電力消失はマイクロワットの範囲である。
【００２１】
先行技術は、素子が図２と比較して図４に示される電流対電圧曲線を有するジョセフソン接合の製造も含む。この挙動は、図１の素子の電極と対電極との間に抵抗器を置くことで得られる。または、図１の２つの電極間に導体を備えたジョセフソン素子を作ることでそのような「弱いリンク」の挙動を実現することもできる。そのような挙動は、いわゆる「高温」超伝導ジョセフソン接合の標準的な特性であることがよく知られている。そのような素子の効果は、切換えられたときに電圧を提供することであり、これは回路内の抵抗器に依存する。それでも、必要な回路をそのような接合から作ることができる。
【００２２】
ジョセフソン接合をインダクタンスに並列に接続すると、閉じたループが先行技術でよく知られる超伝導量子干渉素子（ＳＱＵＩＤ）を形成する。図５に示されるように、このループに第２の接合を挿入してもＳＱＵＩＤが作られるが、装置の特性は切換の用途に非常に有利である。特に、入力電流Ｉgが挿入されかつ２つの接合Ｊ1およびＪ2に分けられると、ゼロ抵抗トランスポート電流は、制御電流Ｉcを介して閉じたループに磁束を導入することによって制御可能である。図６は、印加された制御電流Ｉcの関数としての許容のゼロ抵抗電流Ｉgの曲線を示す。Ｉmは制御電流Ｉcの関数としての最大ゲート電流Ｉgを示す。特に、入力電流Ｉgが挿入されると、インダクタＬ1ならびにＬ2および最大臨界電流Ｊ1ならびにＪ2のサイズによって、および磁気的にループに結合される制御線電流Ｉcによって、２つの経路に分けられる。図６は、電流Ｉgが抵抗ゼロでループを通ってトランスポートされ得るＩgとＩcとの結合値を示す。この領域は網掛けされた区域で示される。ＩgとＩcとの結合値はこの区域の上方であり、Ｉgのゼロでない電圧トランスポートになる。このように、制御線は、２端子ジョセフソン接合またはＳＱＵＩＤの最大ゼロ抵抗電流を変化させるために使用することができる。詳細な特性は、インダクタンス、素子の臨界電流および電流の挿入点によって異なる（ジョセフソン接合およびＳＱＵＩＤの構造および動作のさらに詳細な説明は、ＩＢＭ研究開発誌（１９８０年３月）第２号２４巻（IBM Journal of Research and Development, vol.24, No.2 (March 1980)）にあり、これをここに引用により援用する）。
【００２３】
超伝導クロスバースイッチ
図７は、この発明のある実施例による超伝導クロスバースイッチを示す。超伝導クロスバースイッチ３９は、入力線Ｉi４０および出力線Ｏi４３の数に従って行および列に配置される行列内の少なくとも１つのセル４１を含む。たとえば、配線接続、無線接続または光ファイバ接続などを介してもしくはそれらを含む接続でＮ個のプロセッサをＭ個のメモリに結合するためにＮ個の入力とＭ個の出力がある。入力および出力の数は等しい必要はない。この発明の一実施例では、超伝導クロスバースイッチ３９は、多数のプロセッサおよびメモリを収容するように拡張可能である。このように、たとえば、以下に詳しく説明するように、モジュールは３２入力×３２出力から１０２４入力×１０２４出力へと容易に拡張することができる。
【００２４】
各入力ポートは、入力線Ｉi４０を介してセル４１の行に接続する。各セル４１は、入力線Ｉiを選択された出力線Ｏiに接続して双方向でデータを伝送する接続回路４４を含む。接続回路は、抵抗がゼロである第１の超伝導素子４２を含む。第１の端子４５に印加される第１の制御信号は、外部からコマンドで第１の超伝導素子４２を制御して超伝導クロスバースイッチ３９の動作を制御する。一実施例では、第１の制御信号は電流を含む。
【００２５】
各セル４１は、第１の超伝導素子４２の動作を保持（すなわち、クランプする）および解除するための保持／解除回路も含む。保持／解除回路は、第２の超伝導素子４６およびクランプ線４９を通って第２の端子４７に運ばれる第２の制御信号を含み、図７に示されるように、セル４１の同じ列内のセル４１の第２の超伝導素子４６を制御する。
【００２６】
この発明の別の実施例では、第１および第２の超伝導素子４２および４６は、光照射によってアドレス指定することもできる。たとえば、第１の超伝導素子４２が光照射されると、入力から出力への切換セル接続は光信号の継続する間は維持される。つまり、光線が所望の接続を「イネーブルした」のである。第２の超伝導素子４６が光線によってアドレス指定される場合、電流は第１の超伝導素子４２のための制御線へと導かれる。またはこれに代えて、光線の代わりに電子ビームを使用してもよい。
【００２７】
図７に示されるようにセル４１が行列に配置されるとき、各入力線Ｉi４０はセル４１（たとえば、セルの行）に結合され、これによってセルの行列が規定される。
【００２８】
超伝導クロスバースイッチを使用する方法
図８および図９は、この発明のある実施例による超伝導クロスバースイッチ３９の使用を示す。図８を参照すると、入力線４０（Ｉi＝Ｉ4、Ｉ5、Ｉ6）および出力線４３（Ｏi＝Ｏ8、Ｏ9、Ｏ10）に結合されるプロセッサおよびメモリは、それぞれ同期してクロックされる必要はなく、独立して作動してもよい。図８に示されるように組織された３２入力×３２出力のクロスバーチップの例についての動作を説明するが、入力４０および出力４３はいくつ設けてもよいことを理解されたい。この例では、３２のプロセッサからの３２の入力線の各々は、シリアルビットストリームを伝送する。プロセッサ（または、その他のソース）からの第１のシリアルビットワードまたはその一部は、プロセッサが入手しようとしている特定のメモリ線のアドレスを含む。さらに、アドレスビットには「ＦＬＡＧ」ビット、「１」が続く。宛先アドレスおよびＦＬＡＧビットを運ぶこの最初のワードは、要求しているプロセッサのデータ線へと入力される。デコーダは適切な第１の制御線（４５ａ）を選択しかつそれに導電して、これによってＦＬＡＧビットが出力線へと進むことができるようにする。
【００２９】
各セルの初期状態は、図７の第１の端子４５に対応する第１のアドレス端子４５ａ、４５ｂ、４５ｃおよび４５ｄの電流がゼロの状態である。アドレス線に電流がないため、すべての素子４２ａ、４２ｂ、４２ｃおよび４２ｄは入力線４０上のプロセッサパルスをグラウンドにショートし、このため、出力線４３では出力は見られない。
【００３０】
入力線Ｉ4に結合されるプロセッサが出力線Ｏ8に結合されるメモリにアクセスしようとすると、図９のプロセスが行なわれる。プロセッサデコーダは、プロセッサの要求ワードに含まれる出力線Ｏ8のためのアドレス線を選択する（図９のステップ９０５）。アドレス線が見つかると（デコードされると）、アドレス線に対する制御電流があるかが判定される（図９のステップ９１０）。
【００３１】
制御電流があれば（図９のステップ９１０）、デコーダ電流は端子４５ａに印加され、超伝導素子４２ａのゼロ抵抗電流のしきい値を押し下げ、これによって、入力パルスを超伝導素子４２ａにわたって転送することが可能になる（図９のステップ９１５）。プロセッサまたは入力線Ｉ4からの後続のパルスは出力線Ｏ8に与えられ、たとえば、積算回路５０へと与えられる。
【００３２】
アドレス線に対する制御電流がない場合（図９のステップ９１０）、入力線Ｉ5上の入力パルスは出力線Ｏ8へと転送されず（図９のステップ９２０）、図８に示されるように、超伝導素子４２ｂによってグラウンドにショートされる。したがって、別のプロセッサからの入力パルスは出力線Ｏ8上で入力線Ｉ4からのデータパルスと干渉しない。
【００３３】
これに対応して、たとえば、入力線Ｉ5が出力線Ｏ9にデータを送りたい場合、プロセッサのデコーダによって端子４５ｄに電流が印加され、入力データパルスストリームは出力線Ｏ9に印加され、入力線Ｉ4に結合されるプロセッサからの干渉はない。なぜなら、その制御線４５ｂは駆動されていないためである。
【００３４】
積算素子に結合される超伝導クロスバースイッチ
図１０および１１は、この発明のある実施例による積算素子６８に結合される例示的な超伝導クロスバースイッチ３９の使用を示す。図１０を参照すると、各セル４１は図８に示されるセル４１と類似である。さらに、各出力線４３は、制御線６５によって制御される第３の超伝導素子５１を含む積算素子６８に結合される。入力駆動回路５２は各入力線を対応するプロセッサへと結合する。
【００３５】
図１１は、図１０に示されるように積算素子６８に結合される超伝導クロスバースイッチ３９を使用するための例示的なプロセスを示す。図１０において、プロセッサからのパルスａは、付加的な超伝導素子５５を電圧状態へと駆動し、これによって、そのプロセッサによってアクセスされるすべての行セルに結合される入力線４０に電圧を印加する（図１１のステップ１１０５）。印加された電圧によって、電流は抵抗５７を通って流れ、第１の超伝導素子４２を介してグラウンドへショートされる（図１１のステップ１１１０）。
【００３６】
端子４５に与えられる制御信号が導電されているかが判定される（図１１のステップ１１１５）。もしそうであれば、その制御信号は第１の超伝導素子４２を通る臨界電流を低減させるのに十分なものにすることができ、第１の超伝導素子はギャップ電圧を示す（図１１のステップ１１２０）。第１の超伝導素子４２を通るパルス電流は最大ゼロ抵抗電流を超え、第１の超伝導素子４２は電圧状態へと切換わり、これによって、その「ギャップ」電圧が抵抗器５７と６２との間のセルの連結点に印加される。
【００３７】
制御信号が導電されていない場合（図１１のステップ１１１５）、超伝導素子４２は抵抗状態に移るように動作させることもできるし、または超伝導素子４２自身を「ギャップ」電圧を示さないように製造してもよい（図１１のステップ１１２５）。この電圧は、電流を抵抗器６２を通って出力線６３へと流れさせ、制御６５およびその他の超伝導素子６６を通らせる。この電流は付加的な超伝導素子６６を切換えるには不十分であり、制御６５は非常に低インダクタンスであるため、制御６５および付加的な超伝導素子６６にわたる電圧は非常に小さく、非常に急速に減衰するため、抵抗器６２を通る電流の大部分は制御６５を通り、わずかな量のみが抵抗器６７を通り、最終的にはすべての電流は制御６５および付加的な超伝導素子６６を通る。
【００３８】
制御６５を通る電流は超伝導素子５１の最大許容のゼロ抵抗電流を押し下げ、次に、メモリ回路への転送ための信号が起動され、生成される（図１１のステップ１１３０）。代替の実施例では、その代わりに他の相当する検出回路を使用してもよい。メモリ回路によって検出されたパルスは反転され、増幅され、適切な遅延の後に端子７０を介してフィードバックされるが（図１１のステップ１１３５）、超伝導素子６６を通る許容最大電流を超えかつそれによって出力線４３に電圧を印加するのに十分な電流を備え、このことによって電流は抵抗器６２および６７を通って流れる。しかしながら、超伝導素子４２のみが抑制された最大電流を有するため、線５６のみで電流が抵抗器５７を介して制御７１に戻るが、入力線７２ではそうならない。上述のように、制御７１は超伝導素子７５を制御し、超伝導素子５５を通る電流は超伝導素子５５を電圧状態へと切換えるのには小さすぎる。選択されたセル４１のみが通電されているとすると、入力パルスａは、「確認」パルスｔとしてプロセッサ６１にのみ戻され、これによってパルスａが生成されるが（図１１のステップ１１４０）、他にはされない。この戻りの経路は、メモリからプロセッサ６１へ戻されるデータの転送にも有効である。
【００３９】
積算素子を備えた超伝導クロスバースイッチ
図１２を参照すると、クロスバースイッチ３９があり、この実施例では各出力線４３（たとえば、Ｏ3、Ｏ9、Ｏ10）に結合される増幅器Ｍiで示されるある数の積算素子７８を有する。積算増幅器Ｍ9は出力線Ｏ9などに結合される。積算素子７８は、それぞれの出力線Ｏiに結合されるセルの出力電圧を積算するように動作可能である。このような態様で入力電圧を積算することで、クロスバースイッチは複数の入力を収容することができ、行列の入力および出力の数を拡張することができる。これは、増幅器の入力端子はゼロ電圧へと積算され、これによって、選択されたプロセッサから他のプロセッサへのクロストークは生成されないためである。
【００４０】
付加的な接合および制御線を備えた超伝導クロスバースイッチ
出力線が入手された後に他のプロセッサによる干渉を防止するため、図１３に示されるように、付加的な接合制御線が設けられる。この素子の動作を図１４および１５を参照して以下に説明する。クロスバーの初期状態では、電流はクランプ線Ｃ3に印加され、超伝導素子４６ａの最大ゼロ抵抗電流を押し下げる（図１４のステップ１４０５）。端子４５ａが活性化されるとき、電流はインダクタ１０６および制御線１０７を通って流れる。なぜなら、超伝導素子４６ａの臨界電流は、印加されたデコーダ電流レベルより下に低減されているためである。これが起こるのは、クランプ電流Ｃが素子４６ａの最大ゼロ抵抗電流を抑制するためである。
【００４１】
セル４１ｂに関して、端子４５ｂでの電流は、まずインダクタ１０８に流れ込む。なぜなら、インダクタ１０８のインダクタンスはインダクタ１０６のインダクタンスよりも低い必要があるためである（図１４のステップ１４１０）。しかしながら、超伝導素子４６ａは、Ｃ8に印加される信号によって最大ゼロ抵抗電流を低減されているため、超伝導素子４６ａは電圧状態へと切換わり、端子４５ｂに印加される電流はすべてインダクタ１０６および制御線１０７へ向けられる。
【００４２】
デコーダがその電流を端子４５ｂに印加した後、フラグパルスまたはパルスのセットがＩ4でプロセッサデータストリームへと挿入される（図１４のステップ１４１５）。これらパルスは、通常、アドレスを選択するパルスのすぐ後ろに続く。これらフラグパルスがセルに対する出力線Ｏ8上で検知されると、Ｃ8上のＣＬＡＭＰ電流は低下させられる（図１４のステップ１４２０）。ここで、端子４５ｂへのデコーダ電力が取除かれると、インダクタ１０６に記憶される磁束は、インダクタ１０６、１０８および素子４６ａを含むループの循環電流によって維持される。クランプ信号を低下させるこの動作は、デコーダの電源が落とされた後にセル４１ａ内で出力線の使用を保持するだけでなく、同じ出力線（たとえば、セル４１ｃ内）に対する他の要求者による干渉も禁止する。
【００４３】
図１３のセル４５ｃを参照すると、図７に関して述べたのと同様に、初期状態では、ＣＬＡＭＰ線Ｃ8は通電されている。Ｃ8のＣＬＡＭＰ電流を取除くと、素子４６ａの臨界電流はもはや押し下げられない（図１４のステップ１４２５）。端子４５ｃに印加されるデコーダ電力は、主に、インダクタ１１２のインダクタンスよりもインダクタンスがはるかに小さい必要があるインダクタ１１１へと流れ込む。
【００４４】
インダクタ１１２および制御線１１３を通る結果的な電流は、データ電流が抵抗器１１７を通って流れるときに素子１１６が切換わるのに十分なほど素子１１６の臨界電流を押し下げるには不十分である。つまり、これによって、既に使用されている出力線Ｏ8に線Ｉ5に結合されるプロセッサが干渉するのを防止できる（図１４のステップ１４３０）。さらに、この動作はある出力線に対するすべての後の要求者に対して有効である。
【００４５】
図１５は上述の挙動の概要である。プロセッサ１は、そのデコーダ出力が導電されて示され、これによって、そのフラグビットをＳＥＮＳＥ回路へと送ることができる。後に、このことによって、ＣＬＡＭＰは、時間Ｃにおいてセルの場所でＯＰＥＮからＣＬＡＭＰＥＤへと低下させられる。このため、プロセッサ２はそのフラグパルスを出力線に挿入することができない。最終的に、「確認」戻りパルスはプロセッサ１のみによって受取られ、プロセッサ２の接続はイネーブルされない。
【００４６】
競合状態
２つのプロセッサが「同時に」同じメモリ線を要求すると、競合状態が発生する。たとえば、図１６では、アドレス線４５ｂと４５ｄが「同時に」導電されると、入力Ｉ4およびＩ5を介して結合されるプロセッサ間で出力線Ｏ9に結合されるメモリに対する競合が発生する。これによって、Ｉ4およびＩ5に結合される両方のプロセッサからの「フラグ」ビットへのメモリの入手が起こり、同時に出力線が駆動される。これは制御線９１内に電流の２つのユニットを作り、「競合」センサ９２を起動する。この事象が検知されると、支持電子機器はＳＥＮＳＥ信号を無視し、ＣＬＡＭＰ線を電流ＨＩＧＨに保つ。この機能は、極低温回路によって設けることもできる。戻り「確認」パルスが送られないため、それがないことによって、要求ソースには要求した出力線の入手に失敗したことが伝えられる。
【００４７】
２つのプロセッサがメモリを要求した状態
図１７は、プロセッサ１および２が同時にメモリを要求した状態を示す。この場合、クランプ線はＣで低下させられず、そのメモリ線上のクロスバーセルは使用可能であり、要求者には「確認」パルスは戻されない。この沈黙によって、要求者は再施行するように指示される。プロセッサ２がａとＣとの間のある時間にメモリ線を要求した場合、電子機器は依然としてＣＬＡＭＰハイを保ち、「確認」を与えず、これによって他の要求者への利用可能性を維持することができる。これは低温でも室温でも行なうことができる。
【００４８】
１２８×１２８スイッチの例
図１８は、この発明の特徴を実現した１２８入力×１２８出力のクロスバースイッチの一例を示す。６４個のプロセッサ１２６〜１２６は、プロセッサグルーチップ１２７に結合され、６４個のメモリ１２８〜１２８は各々メモリグルーチップ１３１に結合される。第２のプロセッサグルーチップ１３７に結合されるさらに６４個のプロセッサ１３６〜１３６があり、さらに第２のメモリグルーチップ１３３に結合される６４個のメモリ１３２〜１３２がある。これらグルーチップの間には、本質的に複数の相互に接続するセルの行列Ｓ１−Ｓ１６を含むクロスバースイッチ１３８が接続され、セルの行列の各々は３２×３２のクロスバー行列である。６４個のプロセッサ１２６〜１２６の各々は入力データ線１４１を介してプロセッサグルーチップ１２７に結合され、そこに６４のプロセッサ１２６〜１２６の各々はシリアルビットデータを伝送する。プロセッサグルーチップ１２７は、チップＳ１、Ｓ２、Ｓ５、Ｓ６へのデータを出力しかつ受取り、６４個のプロセッサ１２６〜１２６によるメモリ１２８〜１２８へのトランザクションおよびそこからのトランザクションを行なう。それはまた、チップＳ９、Ｓ１０、Ｓ１３、Ｓ１４へのデータを出力しかつ受取り、同じ６４個のプロセッサ１２６〜１２６によるメモリ１３２〜１３２へのトランザクションおよびそこからのトランザクションも行なう。同様に、チップＳ３、Ｓ４、Ｓ７、Ｓ８はプロセッサ１３６〜１３６をメモリ１２８〜１２８に接続し、チップＳ１１、Ｓ１２、Ｓ１５、Ｓ１６はプロセッサ１３６〜１３６をメモリ１３２〜１３２に接続する。
【００４９】
ある所与のプロセッサによるメモリ線の選択は、宛先メモリアドレスをそのプロセッサのサブミットしたデータワードに含め、それを適切なクロスバーチップ上の入力クロック線を介してクロックすることで行なわれる（すなわち、要求される入力プロセッサおよび出力を求めるメモリ線）。宛先アドレスは、外部のコントローラによって導入してもよいし、外部のデコーダによってデコードしてもよい。
【００５０】
応答指令信号を送られたメモリ線からの戻りデータは、クロスバーバンクと並列に戻され、ＤＲＩＶＥとして対応するメモリグルーチップに与えられ、活性化されかつロックされたプロセッサ線にのみ転送される。そこから、それは対応するプロセッサグルーチップおよび元々のプロセッサまで進む。クランピングは別の線（図示せず）を制御することによって行なわれ、これによって、すべての選択されていないプロセッサが活性化されているメモリ線にアクセスすることが不可能となる。競合はメモリグルーチップ上で別に検知される。
【００５１】
スイッチチップ
図１９は、上述のセルの行列を介して３２の入力線を３２の出力線へと相互に接続するスイッチチップのある実施例を示す。この例では、各プロセッサはそれ自身のデコーダに割当てられかつ結合され、上述のように、デコーダはプロセッサによって要求された宛先アドレスをデコードし、適切なセルのアドレス線を活性化する。そのようなチップを複製して、図１７に示される１２８×１２８の行列を満たすことができる。
【００５２】
この発明の例示的な実施例を上述の利点に従って説明した。これらの例はこの発明の例示に過ぎないことが理解されるであろう。当業者には多くの変形例および修正例が明らかであろう。
【図面の簡単な説明】
【００５３】
【図１】先行技術のジョセフソン接合素子の図である。
【図２】図１のジョセフソン接合素子の動作を示すグラフである。
【図３】磁界制御線を備えた先行技術のジョセフソン接合素子の簡略化した斜視図である。
【図４】図１に示される素子に対して抵抗器が電極と対電極との間に置かれたジョセフソン接合の先行技術の動作の図である。
【図５】先行技術の超伝導量子干渉素子（ＳＱＵＩＤ）の概略図である。
【図６】図５のＳＱＵＩＤ素子の動作を示すグラフである。
【図７】この発明のある実施例による超伝導クロスバースイッチを含むセルの行列の図である。
【図８】この発明のある実施例による超伝導クロスバースイッチの使用の図である。
【図９】この発明のある実施例による超伝導クロスバースイッチの使用の図である。
【図１０】この発明のある実施例による積算素子に接続される超伝導クロスバースイッチの使用の図である。
【図１１】この発明のある実施例による積算素子に接続される超伝導クロスバースイッチの使用の図である。
【図１２】この発明のある実施例による、複数の積算素子、クランプおよびクロスバーセルメモリ回路を示すスイッチの概略図である。
【図１３】この発明のある実施例によるセル回路ならびにクランプ回路、および競合のない状態でのそれらの動作の概略図である。
【図１４】この発明のある実施例による図１２の回路の動作のフロー図である。
【図１５】この発明のある実施例による、図１３の回路の動作、およびメモリ線に対する同時でない要求の状態（競合はない）を示すタイミング図である。
【図１６】この発明のある実施例による同じメモリ線に対する２つの同時の要求の状態を示すセル回路の概略図である。
【図１７】この発明のある実施例による同じ出力線に対して競合する２つのプロセッサの動作を示すタイミング図である。
【図１８】この発明のある実施例による１２８×１２８クロスバースイッチの代表的な物理的レイアウトの図である。
【図１９】この発明のある実施例による別のデコーダおよびスイッチング行列を含むクロスバースイッチチップの図である。
【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１９】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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