(57)【要約】状態は、強誘電体トランジスタから読み出されるか、または強誘電体トランジスタに格納される。トランジスタは、さらなる強誘電体トランジスタを有する複数のさらなるメモリセルを有するメモリマトリックスにおいて構成され、状態は、該強誘電体トランジスタから読み出されるか、または該強誘電体トランジスタに格納される。状態を読み出しまたは格納する間、メモリマトリックスにおける少なくとも１つのさらなる強誘電体トランジスタが、空乏領域にて動作するように駆動される。
2004516604.tif 000002
【特許請求の範囲】
【請求項１】
状態をメモリセルの強誘電体トランジスタから読み出すか、またはメモリセルの強誘電体トランジスタに格納する方法であって、該トランジスタは、さらなる強誘電体トランジスタを有する複数のさらなるメモリセルを有するメモリマトリックスにおいて構成され、
該状態は、該強誘電体トランジスタから読み出されるか、または該強誘電体トランジスタに格納され、
メモリマトリックスにおける少なくとも１つのさらなる強誘電体トランジスタが、該状態の読み出しまたは格納の間、該さらなる強誘電体トランジスタが空乏領域にて動作するように駆動される、方法。
【請求項２】
前記状態は、該状態を読み出しまたは格納する目的で、読み出し／格納電圧が前記強誘電体トランジスタのゲート電極に印加されることによって、該強誘電体トランジスタから読み出されるか、または該強誘電体トランジスタに格納される、請求項１に記載の方法。
【請求項３】
前記さらなる強誘電体トランジスタは、該さらなる強誘電体トランジスタに存在するゲートソース電圧が、該トランジスタの閾値電圧から強誘電体分極に依存する１つの項を引いたよりも小さくなるように駆動されることによって前記空乏領域にて動作される、請求項１または２に記載の方法。
【請求項４】
前記さらなる強誘電体トランジスタは、
ＶＦＢ−Ｆ（ＰＦＥ）≦ＶＧＳ≦Ｖｔｈ−Ｆ（ＰＦＥ）
に当てはまるように駆動されることによって、前記空乏領域にて動作され、ここで、
ＶＦＢは、該さらなる強誘電体トランジスタのフラットバンド電圧を示し、
ＶＧＳは、該さらなる強誘電体トランジスタの該ゲートソース電圧を示し、
Ｖｔｈは、該さらなる強誘電体トランジスタの該閾値電圧を示し、
Ｆ（ＰＦＥ）は、該さらなる強誘電体トランジスタの強誘電体分極ＰＦＥの関数を示す、請求項１または２に記載の方法。
【請求項５】
前記さらなる強誘電体トランジスタは、該さらなる強誘電体トランジスタに印加された前記ゲート電圧が、該さらなる強誘電体トランジスタに印加されたソース電圧および該さらなる強誘電体トランジスタに印加されたドレイン電圧と等しくなるように駆動されることによって、前記空乏領域にて動作される、請求項１〜４のいずれか１つに記載の方法。
【請求項６】
複数のトランジスタが、前記メモリマトリックスの少なくとも１つのメモリセル内で用いられる、請求項１〜５のいずれか１つに記載の方法。
【請求項７】
互いに接続される複数のメモリセルであって、該メモリセルの少なくともいくつかは、少なくとも１つの強誘電体トランジスタを有する、メモリセルと、
メモリマトリックスのメモリセルの強誘電体トランジスタからの状態の読み出し、または該強誘電体トランジスタへの状態の格納を制御する読み出し／格納制御デバイスとを備え、
該読み出し／格納制御デバイスは、該状態が該強誘電体トランジスタから読み出されるか、または該強誘電体トランジスタに格納されるようにセットアップされ、
該状態が読み出しまたは格納される間、該メモリマトリックスにおける少なくとも１つのさらなる強誘電体トランジスタが空乏領域にて動作するように駆動される、メモリマトリックス。
【請求項８】
前記読み出し／格納制御デバイスは、前記状態を読み出しまたは書き込む目的で、読み出し／格納電圧が前記強誘電体トランジスタのゲート電極に印加されるようにセットアップされる、請求項７に記載のメモリマトリックス。
【請求項９】
前記読み出し／格納制御デバイスは、該さらなる強誘電体トランジスタに存在するゲートソース電圧が、強誘電体分極に依存する１つの項を引いたトランジスタの閾値電圧よりも小さくなるように前記さらなる強誘電体トランジスタが駆動されるようにセットアップされる、請求項７または８に記載のメモリマトリックス。
【請求項１０】
前記メモリマトリックスの少なくとも１つのメモリセルは、複数のトランジスタを有する、請求項７〜９のいずれか１つに記載のメモリマトリックス。
【請求項１１】
前記読み出し／格納制御デバイスは、前記さらなる強誘電体トランジスタが、
ＶＦＢ−Ｆ（ＰＦＥ）≦ＶＧＳ≦Ｖｔｈ−Ｆ（ＰＦＥ）
に当てはまるように駆動されるようにセットアップされ、ここで、
ＶＦＢは、該さらなる強誘電体トランジスタのフラットバンド電圧を示し、
ＶＧＳは、該さらなる強誘電体トランジスタのゲートソース電圧を示し、
Ｖｔｈは、該さらなる強誘電体トランジスタの閾値電圧を示し、
Ｆ（ＰＦＥ）は、該さらなる強誘電体トランジスタの強誘電性分極ＰＦＥの関数を示す、請求項９または１０に記載の方法。
【請求項１２】
前記読み出し／格納制御デバイスは、該さらなる強誘電体トランジスタに印加される前記ゲート電圧が、該さらなる強誘電体トランジスタに印加される前記ソース電圧および該さらなる強誘電体トランジスタに印加される前記ドレイン電圧と等しくなるように駆動されるように前記さらなる強誘電体トランジスタがセットアップされる、請求項７〜１１のいずれか１つに記載のメモリマトリックス。
【発明の詳細な説明】
【０００１】
本発明は、状態をメモリセルの強誘電体トランジスタから読み出し、および強誘電体トランジスタに状態を格納する方法ならびにメモリマトリックスに関する。
【０００２】
このような方法、およびこのようなメモリマトリックスは、［１］に開示される。
【０００３】
［１］に開示されるメモリマトリックスは、複数のメモリセルを有するマトリックスで、各々が正方マトリックスの形態で互いに接続される、強誘電体トランジスタを有する。さらに、メモリマトリックスは、読み出し／格納制御デバイスを有し、このデバイスは、メモリマトリックスにおけるメモリセルの強誘電体トランジスタの状態を格納するために用いられ得るか、またはメモリセルの対応する強誘電体トランジスタの現在の状態を読み出すために用いられ得る。
【０００４】
［１］に開示された手順によると、メモリマトリックスのメモリセルの強誘電体トランジスタにおける状態が格納、消去または読み出される場合、対応する読み出し／格納電圧が対応するワード線およびビット線に印加される。必要とされる読み出し／格納電圧の印加は、さらに、メモリマトリックスの近傍に位置し、かつ状態を格納または読み出すことが意図された強誘電体トランジスタと接続される、さらなる強誘電体トランジスタに影響を及ぼす。このようにして、メモリマトリックスの１つの強誘電体トランジスタの状態が読み出しまたは格納されると、メモリマトリックスのさらなる強誘電体トランジスタの状態が誤って、すなわち意図されずに変更されるということが起こり得る。
【０００５】
［１］に示されるように、Ｖｐｐ／Ｖｒｒの読み出し／格納電圧は、状態を読み出すこと、または格納することが意図された強誘電体に存在する。この場合、約±Ｖｐｐ／２または±Ｖｐｐ／３の干渉電圧が、強誘電体トランジスタと接続されるさらなる強誘電体の近傍に存在し、この干渉電圧によって、対応するさらなる強誘電体トランジスタの状態が誤って変更され得る。
【０００６】
この問題領域は、以下において図２を参照して説明される。
【０００７】
図２は、印加されたゲート電圧ＶＧＳ２０２の関数としての、強誘電体トランジスタのゲートにおける強誘電体分極２０１のプロファイルをともなう図２００を示す。図２００において、ゲート電圧２０２は、ｖｏｌｔ（［Ｖ］）で表され、強誘電体分極２０１は、ｃｏｕｌｏｍｂ／ｍ２（［Ｃ／ｍ２］）表される。
【０００８】
ゲート電極ＶＧＳ２０２の関数としての強誘電体分極２０１のプロファイルは、ヒステリシスループ２０３によって示される。図２から推測され得るように、従来の強誘電体トランジスタは、２つの安定した分極状態、すなわち、第１の安定した分極状態２０４および第２の安定した分極状態２０５を有する。印加されたゲート電極ＶＧＳが変化の結果として、特に、上述のＶｐｐ／２またはＶｐｐ／３の「干渉電圧」の結果として、強誘電体トランジスタの状態が、ヒステリシスループ２０３に沿って電気的に識別不可能な分極状態、すなわち、第１の識別不可能な分極状態２０６および第２の識別不可能な分極状態２０７に遷移し得る。
【０００９】
これに対して、第１の識別可能な分極状態２０４と第２の識別可能な分極状態２０５とを簡単に電気的に識別することが可能である。これによって、２つの異なった状態が、メモリマトリックス内の強誘電体トランジスタによって実現および識別され得、このような電気的識別可能性は、識別不可能な分極状態２０６、２０７の場合には保証されない。
【００１０】
従って、このような干渉電圧の結果として、メモリマトリックスにおける近傍のさらなる強誘電体トランジスタに格納された状態が変更され得るか、または少なくとも不定になり得る。換言すると、分極状態は、対応する近傍の強誘電体トランジスタ内に形成され、確実には読み出され得ず、すなわち、電気的に識別され得ない。
【００１１】
さらなる強誘電体トランジスタおよび強誘電体トランジスタを製作する方法が［２］に示される。
【００１２】
［３］は、強誘電体ＤＲＡＭメモリを記載し、各メモリセルは、それぞれのメモリ素子として強誘電体電界効果トランジスタを有する。さらに、強誘電体ＤＲＡＭメモリは、メモリセルと結合された読み出しおよびリフレッシュ回路を備え、それぞれの強誘電体電界効果トランジスタのソース／ドレイン導電性を検出することによって、それぞれのメモリセル内に格納されたデータを読み出し、かつ強誘電体電界効果トランジスタ内に格納されたデータをリフレッシュするために利用される。
【００１３】
従って、本発明は、強誘電体トランジスタから状態を読み出す、またはメモリセルの強誘電体トランジスタに状態を格納する問題に基づく。このメモリセルは、さらなる強誘電体を有する複数のさらなるメモリセルを有するメモリマトリックスに構成される。本目的は、メモリマトリックスのさらなるメモリセル内のさらなる強誘電体が、強誘電体トランジスタの読み出しまたは格納の結果としての、識別不可能な分極状態に遷移される状況を回避するということである。
【００１４】
この問題は、メモリセルの強誘電体から状態を読み出すか、または強誘電体に状態を格納する方法によって、および、さらに、独立請求項に記載の特徴を有するメモリマトリックスによって解決される。
【００１５】
さらなる強誘電体トランジスタを有する複数のさらなるメモリセルでメモリマトリックスに構成されたメモリセルの強誘電体トランジスタから状態を読み出すか、または強誘電体トランジスタに状態を格納する方法において、状態は、強誘電体トランジスタから読み出されるか、または強誘電体トランジスタに格納される。少なくとも１つのさらなる強誘電体トランジスタは、状態の読み出しまたは格納の間、さらなる強誘電体トランジスタが空乏領域にて動作するように駆動される。
【００１６】
メモリマトリックスは、互いに接続される複数のメモリセルを有し、メモリセルのうちの少なくともいくつかは、少なくとも１つの強誘電体トランジスタを有する。さらに、読み出し／格納制御デバイスがメモリマトリックスにおいて提供され、このデバイスは、メモリマトリックスのメモリセルの強誘電体トランジスタから状態を読み出すか、または強誘電体トランジスタに状態を格納することを制御する。読み出し／格納制御デバイスは、状態が強誘電体トランジスタから読み出されるか、または強誘電体トランジスタに格納されるようにセットアップされる。読み出し／格納制御デバイスは、さらに、メモリマトリックスにおける少なくとも１つのさらなる強誘電体トランジスタが、状態の読み出しまたは格納の間、さらなる強誘電体トランジスタがその空乏領域にて動作するように駆動されるようにセットアップされる。
【００１７】
本発明は、メモリセル内の強誘電体トランジスタをプログラムするために、このトランジスタが反転領域の状態にされなければならないということが認識されたという事実において明らかに理解され得る。しかしながら、近傍のメモリセルの近傍の強誘電体トランジスタが誤ってプログラムされてはならないので、これらのトランジスタは、それぞれの反転領域の状態にされない。このことは、本発明によると、メモリマトリックスにおける少なくとも１つのさらなる強誘電体トランジスタ、またはメモリマトリックスにおけるすべてのさらなる強誘電体トランジスタが、状態を強誘電体トランジスタから読み出す間、または強誘電体トランジスタに格納する間、それぞれの空乏領域にて動作されることで保証される。
【００１８】
従来技術と比較して、本発明は、メモリマトリックスにおける強誘電体トランジスタのプログラムスキーマが、さらなる強誘電体トランジスタのゲートバルク電圧（以下において、ゲート基板電圧とも呼ばれる）を［１］からのプログラムスキーマの場合に必要とされるように、Ｖｐｐ／２またはＶｐｐ／３に制限しないことを初めて可能にさせる。
【００１９】
その結果、［１］に記載される手順と対照的に、メモリマトリックスにおけるさらなる強誘電体トランジスタにおけるバルク電位が一定に保たれ得る。
【００２０】
本発明によると、バルク材料全体は、この場合、荷電を逆にする必要がないので、メモリマトリックスにおける強誘電体トランジスタのプログラミングのために必要とされる電荷およびプログラミングのために必要とされる時間の両方がかなり低減される。
【００２１】
従って、本発明により、状態を強誘電体トランジスタから読み出す間、または強誘電体トランジスタに格納する間、さらなる強誘電体トランジスタに印加されるゲートソース電圧を適切に選択することによって、強誘電体トランジスタから構成されたメモリの妨害挙動に決定的な影響が及ぼされることが明らかに認識されている。
【００２２】
本発明の好適なさらなる実施形態は、従属請求項から明らかである。
【００２３】
後述される構成は、読み出し／格納制御デバイスの方法および構成の両方に関係する。この場合、対応する開発により、読み出し／格納制御デバイスは、各場合について、対応するさらなる開発が実現されるようにセットアップされる。
【００２４】
読み出し／格納制御デバイスの対応する構成は、読み出し／格納制御デバイスのメモリに提供され、かつプロセッサによって、ソフトウエアまたはハードウエア内で特別な電子回路によって実行される、コンピュータプログラムによって実現され得る。
【００２５】
本発明の好適な構成において、状態を読み出すか、または格納するという目的で、強誘電体トランジスタのゲート電極に印加される読み出し／格納電圧によって、状態が強誘電体トランジスタから読み出されるか、または強誘電体トランジスタ内に格納される。
【００２６】
複数のトランジスタ、特に、強誘電体トランジスタは、メモリマトリックスのメモリセル内で用いられ得る。
【００２７】
特定の方法により製作された強誘電体トランジスタは、さらなる例示的実施形態にて用いられるが、任意のさらなる強誘電体トランジスタがなお、本発明の範囲内の代替的実施形態にて用いられ得る。
【００２８】
従って、特に、強誘電体トランジスタの誘電体中間層（特に、約３ｎｍ〜２５ｎｍの厚さを有する）に対して異なった材料を用いることが可能である。これは、例えば、酸化セリウムＣｅＯ２、酸化ハフニウムＨｆＯ２、酸化プラセオジムＰｒ２Ｏ３、酸化ジルコニウムＺｒＯ２、酸化チタンＴｉＯ２、酸化タンタルＴａＯ２、または三酸化二アルミニウムＡｌ２Ｏ３を含む。
【００２９】
例として、ＢＭＦ（ＢａＭｇＦ４）、ＰＺＴ（（ＰｂＺｒ）ＴｉＯ３）またはＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）が強誘電体層として用いられ得る。強誘電体層は、約３０ｎｍ〜３００ｎｍの厚さを有する。
【００３０】
さらに、本発明は、ｐ型チャネル強誘電体トランジスタの関連でも用いられ得るが、本発明は、さらなる例示的実施形態においてｎ型チャンネル強誘電体トランジスタを用いて明らかに記載される。この場合、対応して印加されるべき電圧の分極を逆にすることだけが必要とされる。
【００３１】
さらに、上述の材料の１つ以上を有する複数の電気的中間層を強誘電体トランジスタ内に提供することが可能である。
【００３２】
通常、可能な限り大きい誘電率を有する任意の絶縁体および高いバンドギャップが、強誘電体トランジスタの電気的中間層のために用いられ得る。
【００３３】
妨害中間層の形成が、例えば、強誘電体層のエピタキシャル成長によって回避され得る場合、強誘電体層は、さらに、基板上に直接的に堆積され得る。
【００３４】
この関連で、本発明は、例示的実施形態に記載される強誘電体トランジスタの構造に制限されず、むしろ、例えば、［１］または［２］に記載される強誘電体トランジスタの構造が、さらに、本発明の範囲内で容易に用いられ得ることに留意されたい。
【００３５】
メモリマトリックスにおけるさらなる強誘電体トランジスタまたは複数のさらなる強誘電体トランジスタは、状態を強誘電体トランジスタから読み出す間、または強誘電体トランジスタに格納する間、さらなる強誘電体トランジスタに存在するゲートソース電圧がそれぞれの閾値電圧より小さくなるように、さらなる強誘電体トランジスタが駆動されることによって、空乏領域にて動作され得る。
【００３６】
さらなる強誘電体トランジスタ（単数または複数）を駆動することは、非常に単純に可能となり、従って、非常に費用効果的となり、強誘電体トランジスタそれ自体の永久特性が変更される必要がない。
【００３７】
さらに、さらなる強誘電体トランジスタ（単数または複数）は、次のように駆動される、さらなる強誘電体トランジスタ（単数または複数）によってそれぞれの空乏領域にて動作される。
【００３８】
ＶＦＢ−Ｆ（ＰＦＥ）≦ＶＧＳ≦Ｖｔｈ−Ｆ（ＰＦＥ）
ここで、
ＶＦＢは、さらなる強誘電体トランジスタのフラットバンド電圧を示し、
ＶＧＳは、さらなる強誘電体トランジスタのゲートソース電圧を示し、
Ｖｔｈは、さらなる強誘電体トランジスタの閾値電圧を示し、
Ｆ（ＰＦＥ）は、さらなる強誘電体トランジスタの強誘電性分極ＰＦＥの関数を示す。
【００３９】
本発明の別の実施形態において、さらなる強誘電体トランジスタ（単数または複数）は、それぞれのさらなる強誘電体トランジスタにおいて、印加されたゲート電圧が、それぞれ印加されたソース電圧、および印加されたドレイン電圧と等しくなるように駆動される。
【００４０】
このことは、それぞれのさらなる強誘電体トランジスタのゲートソース電圧が、さらなる強誘電体トランジスタのゲートドレイン電圧と等しいこと、すなわち、値０ボルトを有することを保証し、これは、それぞれのさらなる強誘電体トランジスタに存在するゲートソース電圧が、その閾値電圧よりも常に小さいことを意味する。
【００４１】
本発明の例示的実施形態は、図に示され、かつ以下においてより詳細に説明される。
【００４２】
図１Ａは、４つのメモリセル１０１、１０２、１０３、１０４を有するメモリマトリックス１００を示す。
【００４３】
各メモリセル１０１、１０２、１０３、１０４は、強誘電体トランジスタ１０５、１０６、１０７、１０８を有する。
【００４４】
さらに、メモリマトリックス１００は、第１のワード線１０９および第２のワード線１１０を有する。
【００４５】
さらに、メモリマトリックス１００は、第１のビット線１１１、第２のビット線１１２、第３のビット線１１３および第４のビット線１１４を有する。
【００４６】
第１の強誘電体トランジスタ１０５のゲート１１５、および、さらに、第２の強誘電体トランジスタ１０６のゲート１１６が第１のワード線１０９と結合される。
【００４７】
第３の強誘電体トランジスタ１０７のゲート１１７、および第４の強誘電体トランジスタ１０８のゲート１１８が第２のワード線１１０と結合される。
【００４８】
第１の強誘電体トランジスタ１０５のソース１１９、および第３の強誘電体トランジスタ１０７のソース１２０は、第１のビット線１１１と結合される。
【００４９】
第１の強誘電体トランジスタ１０５のドレイン１２１、および第３の強誘電体トランジスタ１０７のドレイン１２２は、第２のビット線１１２と接続される。
【００５０】
第２の強誘電体トランジスタ１０６のソース１２３、および第４の強誘電体トランジスタ１０８のソース１２４は、第３のビット線１１３と接続される。
【００５１】
第２の強誘電体トランジスタ１０６のドレイン１２５、および第４の強誘電体トランジスタ１０８のドレイン１２６は、第４のビット線１１４と接続される
ワード線１０９、１１０およびさらにビット線１１１、１１２、１１３、１１４は、読み出し／格納制御デバイス１２７と接続される。
【００５２】
さらに、第１の強誘電体トランジスタ１０５のバルク端子１２８、および第２の強誘電体トランジスタ１０６のバルク端子１２９は、さらなる電気線１３２を介して互いと結合される。
【００５３】
さらに、第３の強誘電体トランジスタ１０７のバルク端子１３０、および第４の強誘電体トランジスタ１０８のバルク端子１３１は、さらなる電気線１３３を介して互いと結合される。
【００５４】
メモリマトリックス１００における強誘電体トランジスタの状態の格納、およびメモリマトリックス１００における強誘電体トランジスタの状態の読み出しは、読み出し／格納制御デバイス１２７によって、後述されるように、対応するワード線１０９、１１０および／または対応するビット線１１１、１１２、１１３、１１４に異なった電圧を印加されることによって制御される。
【００５５】
図３は、第１の強誘電体トランジスタ１０５として、第２の強誘電体トランジスタ１０６として、第３の強誘電体トランジスタ１０７として、および第４の強誘電体トランジスタ１０８としてメモリマトリックス１００において提供される強誘電体トランジスタ３００を示す。
【００５６】
強誘電体トランジスタ３００は、シリコンから成るｐ型ドーピングされた基板３０１、ソース領域３０２およびドレイン領域３０３をさらに有し、これらのソース領域３０２およびドレイン領域３０３の近傍に２つのシリコン酸化物領域３０４、３０５が配置される。これらの領域は、従来のＣＶＤ法によって堆積される。その後、誘電体中間層３０６は、シリコン酸化物から成る強誘電体トランジスタ３００のソース領域３０２とドレイン領域３０３との間のチャネル領域３０７の上に堆積される。代替的誘電体中間層３０６は、さらに、例えば、Ａｌ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、またはＰｒ２Ｏ３等の異なった誘電体を含み得、これは例えば、ＣＶＤ法の支援により付与される。
【００５７】
強誘電体層３０８が、その後、例えば、ＣＶＤ法の支援により、この上に付与される。この層は、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）またはＰＺＴ（（Ｐｂ，Ｚｒ）ＴｉＯ３）を含み得る。
【００５８】
所望の層特性を設定するための、これらの２つの層３０６、３０８の焼戻しが、その後、すなわち、個々の層の各々の堆積の後に行われるが、この焼戻しは、（所望される場合）２つの層３０６、３０８の堆積の後、一つの工程で行うこともできる。
【００５９】
誘電体中間層３０６および強誘電体層３０８は、次に、エッチングプロセスによってパターニングされる。
【００６０】
金属ゲート電極３０９が用いられる場合、この電極は、スパッタリング法によって、および次に、エッチングプロセスによってパターニングされることによって製作される。
【００６１】
金属電極は、下部に位置する層をパターニングするためのハードマスクとして用いられ得る。
【００６２】
ソース領域３０２およびドレイン領域３０３の注入は、ゲートスタックと自己整合されて行われ得る。
【００６３】
強誘電体ゲートスタックの製造前後の残りのプロセス工程は、標準的なＣＭＯＳ製作方法と同様に行われ得る。
【００６４】
さらに、誘電体トランジスタ３００は、接点３１０、３１１、３１２を有し、これらの接点は、ソース３０２、ドレイン３０３およびゲート電極３０９と、対応して導通するように接続される。
【００６５】
さらに、強誘電性トランジスタ３００は、シリコン平坦化層３１３を有する。
【００６６】
第１の強誘電体トランジスタ１０５内の状態の読み出しおよび格納は、図４および図１Ｂ、図１Ｃおよび図１Ｄを参照して、より詳細に説明される。
【００６７】
第１の工程（工程４０１）において、第１の状態を格納するために、格納電圧Ｖｐｐ（ただし、例示的実施形態によりＶｐｐ＝５Ｖ）が第１のワード線１０９に印加される。
【００６８】
ゲートソース電圧は、さらなる強誘電体トランジスタ１０６、１０７、１０８のそれぞれのゲートにわたって印加される。これは、以下において、より詳細に説明される。
【００６９】
換言すると、これは、より詳細に後述されるゲート電圧が、選択されない第２のワード線１１０に印加され、ソース電圧が選択されない第３のビット線１１３に印加され、より詳細に後述されるドレイン電圧が、選択されない第４のビット線１１４に印加されることを意味する。
【００７０】
図１Ｂは、第１の電圧グラフ１４０において、第１のワード線１０９に印加された電圧１４２の電圧プロファイル１４１を、秒で示される時間ｔ１４３の関数として示す。
【００７１】
特に、第１の電圧グラフ１４０は、電圧Ｖｐｐ＝５Ｖを印加することによって、第１の強誘電体トランジスタ１０５がプログラムされる間、すなわち、初期状態「０」から最終状態「１」に再プログラムされる間のプログラミング領域１４４を示す。
【００７２】
図１Ｂと関連する第２の電圧グラフ１５０（図１Ｃを参照）に示されるように、第１の強誘電体トランジスタ１０５がプログラムされる間、第１のビット線１１１および第２のビット線１１２に０ｖｏｌｔの電圧が印加される。これは、第２の電圧グラフ１５０の電圧信号プロファイル１５１から推測され得る。第２の電圧グラフにおいて、第１のビット線１１１および第２のビット線１１２それぞれに存在する電圧１５２は、秒で示される時間ｔ１５３の関数として示される。
【００７３】
図１Ｄは、選択された第１の強誘電体トランジスタ１０５の分極プロファイル１６３を分極グラフ１６０において示す。このグラフは、ｖｏｌｔで表される、存在するゲート基板電圧ＶＧＢ１６２の関数としての分極１６１をμＣ／ｃｍ２で示す。
【００７４】
図１Ｄは、電圧Ｖｐｐ＝５Ｖを第１のワード線１０９に印加することによって、第１の強誘電体トランジスタ１０５が、矢印１６７によって表されるプロファイルにより、ヒステリシス曲線１６６に沿って、初期状態「０」１６４から最終状態「１」１６５に遷移することを示す。
【００７５】
図１Ｄは、ヒステリシスループ１６６における２つのプラトー領域、第１のプラトー領域１６８および第２のプラトー領域１６９を示す。これらの領域は、少なくとも部分的に、実質的に互いに並行に伸びるが、ゲート基板電圧１６２に沿って、互いに置き換わり、さらに、これらの領域の各々は異なった分極を有するが、まさにこれが、実際に、２つの状態１６４、１６５を識別することを可能にする。
【００７６】
換言すると、これは、第１の強誘電体電界効果トランジスタ１０５が、第１の強誘電体トランジスタ１０５のゲートと基板端子との間に電圧差を印加することによってプログラムされることを意味する。
【００７７】
基板に適切なドーピングがなされ、さらに、第１の強誘電体トランジスタ１０５のゲート酸化物キャパシタンスが適切であると仮定して、図５における電荷グラフ５００に例として示されるように、ゲート電荷曲線５０１の勾配は、トランジスタの空乏領域におけるよりも、トランジスタの反転領域にて著しく大きい。
【００７８】
図５は、存在するゲート基板電圧ＶＧＢ５０３の関数としてのゲート電荷Ｑｇ５０２のプロファイル、および３つの領域５０４、５０５、５０６に分割され得るゲート電荷プロファイル５０１を示す。
【００７９】
第１の領域５０４は、蓄積領域と呼ばれ、第２の領域５０５は、強誘電体トランジスタの空乏領域を表し、第３の領域５０６は、トランジスタの反転領域を表す。
【００８０】
メモリセルを形成する強誘電体トランジスタをプログラムするために、強誘電体トランジスタが反転領域５０６の状態になるようにする。
【００８１】
強誘電体トランジスタの近傍の強誘電体トランジスタが、望ましくない態様でさらにプログラムされないように、本発明により、前者のトランジスタが、それぞれの反転領域５０６の状態にされないように保証されなければならない。
【００８２】
より詳細に後述されるように、これは、ゲートソース電圧ＶＧＳの適切な選択によって、ゲートソース電圧ＶＧＳが、選択されないセル、すなわち、さらなる強誘電体トランジスタ１０６、１０７、１０８に、閾値電圧Ｖｔｈよりも小さくなるように印加されることによって保証される。これは、強誘電体トランジスタのそれぞれの分極に依存し、換言すると、
ＶＧＳ−Ｖｔｈ＋Ｆ（ＰＦＥ）≦０                                  （１）
に当てはまる。ここで、Ｆ（ＰＦＥ）は、さらなる強誘電体トランジスタの強誘電体分極ＰＦＥの関数を示す。
【００８３】
図４において、第１の強誘電体トランジスタ１０５をプログラムする工程が、さらなるブロック４０２で象徴的に表される。
【００８４】
実質的に同時に、格納電圧１４１と同じ値の電圧が、図６（Ｂ）にてグラフ６１０に示されるように、各場合について、第３のビット線１１３および第４のビット線１１４に印加され、第３のビット線１１３および第４のビット線１１４に印加される電圧６１２の電圧プロファイル６１１は、各場合について、秒で示される時間６１３の関数として示される。
【００８５】
この駆動を示すために、図６（Ａ）は、さらなるグラフ６００において、電圧プロファイル６０３における時間６０２の関数として、第１のワード線１０９に印加された電圧６０１を再び示す。
【００８６】
この例示的実施形態により、プログラミング領域６０４における第１のワード線１０９に印加される電圧は、第３のビットライン１１３および第４のビット線１１４に印加された各場合の電圧と同じ値を有することに留意されたい。
【００８７】
図６（Ｃ）は、さらなる分極グラフ６２０において、第１の強誘電体トランジスタ１０５をプログラムする間の第２の強誘電体トランジスタ１０６の分極６２１のプロファイルを、図１Ｂ〜図１Ｄに示されるように、ゲート基板電圧ＶＧＢ６２２の関数として示す。
【００８８】
さらなる分極グラフ６２０から推測され得るように、ゲートソース電圧を適切に印加することによって、特に、さらなる強誘電体トランジスタ１０６、１０７、１０８に印加されるべきそれぞれのドレイン電圧およびソース電圧を、それぞれのプログラミング電圧に依存して、従って、ゲートに存在するそれぞれの電圧に依存して選択することによって、第２のプラトー領域６２３の幅の拡大が達成される。
【００８９】
さらなる強誘電体トランジスタ１０６、１０７、１０８の状態の変更は、第２のプラトー領域６２３の幅が拡大されると回避される。
【００９０】
図６（Ｃ）から推測され得るように、第２の強誘電体トランジスタ１０６は、初期状態６２４「０」から最終状態「１」６２５に遷移しない。なぜなら、このトランジスタは、図６（Ｃ）において矢印６２７によって表されるように、ヒステリシスループ６２６に沿って、プラトー領域６２３を超え得ないからである。
【００９１】
この関連で、この例示的実施形態により、ゲート電位および基板電位の両方は、予め固定されて決定されることに留意されたい。
【００９２】
さらなる強誘電体トランジスタ１０６、１０７のソースおよびドレイン接点にて選択され得る２つの電圧は、ソース電圧Ｖｓが印加されたドレイン電圧ＶＤ、およびそれぞれの印加されたゲート電圧ＶＧと等しいということが当てはまり、従って、
ＶＧＳ＝ＶＧＤ＝０                                                （２）
および、従って、
ＶＧＳ＝ＶＧＤ≦Ｖｔｈ−Ｆ（ＰＦＥ）                                （３）
に当てはまるように駆動される。
【００９３】
図１からのマトリックス構成を考慮に入れて、強誘電体トランジスタ１０８に、ゲート電極ＶＧ＝０、例えば、Ｖｓ＝ＶＤ＝５Ｖのソース電圧およびドレイン電圧、および、さらに、バルク電圧（基板電圧）ＶＢ＝０Ｖが存在する。これらの電圧も、強誘電体分極の状態を変更しない。
【００９４】
強誘電体トランジスタ１０８に
ＶＧＢ≦Ｖｔｈ−ＶＢＳ−Ｆ（ＰＦＥ）                                  （４）
が当てはまる場合、強誘電体トランジスタ１０８は、反転または、蓄積の状態である可能性がさらにある。
【００９５】
１．ｎ型チャネル強誘電体トランジスタが反転の状態にならないことと、
２．バルクソース電圧ＶＢＳの結果として、強誘電体トランジスタは、ＶＢＳ＝０が当てはまる場合よりも蓄積の状態に深く入らないことと
が保証される必要がある。
【００９６】
このことは、上述のように駆動されたそれぞれのさらなる強誘電体トランジスタ１０６、１０７、１０８が、空乏領域５０５にて動作され、反転領域５０６では動作されず、これによって、それぞれのさらなる強誘電体トランジスタ１０６、１０７の望ましくない再プログラムを回避することを保証する。
【００９７】
このことは、特に、それぞれの強誘電体トランジスタが、トランジスタの空乏領域５０５にて十分に小さくなるように選択されるゲート電荷曲線５０１の勾配を有する場合、非常に簡単に保証され得る。
【００９８】
通常、強誘電体トランジスタ、従って、さらなる強誘電体トランジスタ１０６、１０７、１０８は、それぞれのさらなる強誘電体トランジスタ１０６、１０７、１０８のゲートソース電圧ＶＧＳに
ＶＦＢ−Ｆ（ＰＦＥ）≦ＶＧＳ≦Ｖｔｈ−Ｆ（ＰＦＥ）              （５）
が当てはまる場合、第１の強誘電体トランジスタ１０５の読み出しの間、空乏領域５０５にて動作される。ここで、
ＶＦＢは、さらなる強誘電体トランジスタのフラットバンド電圧を示し、
ＶＧＳは、さらなる強誘電体トランジスタのゲートソース電圧を示し、
Ｖｔｈは、さらなる強誘電体トランジスタの閾値電圧を示し、
Ｆ（ＰＦＥ）は、さらなる強誘電体トランジスタの強誘電体分極ＰＦＥの関数を示す。
【００９９】
この例示的実施形態により、閾値電圧Ｖｔｈは、次の規格値
【０１００】
【数１】（６）
2004516604.tif 000003
に従って規定され、ここで、
【０１０１】
【数２】（７）
2004516604.tif 000004
であり、ただし、γは、基板制御係数であり、かつ
【０１０２】
【数３】（８）
2004516604.tif 000005
であり、ここで、ΦＦは、フェルミ準に電位を示し、Ｃ’Ｓｔａｃｋは、それぞれのさらなる強誘電体トランジスタ１０６、１０７、１０８のゲートスタックキャパシタンスを示す。
【０１０３】
例示的実施形態により、表
【０１０４】
【表１】
2004516604.tif 000006
に列挙されるパラメータ値は、上述の規格値に存在するパラメータに対して用いられる。
【０１０５】
上述の例示的実施形態のいくつかの代替策が、以下において、より詳細に説明される。
【０１０６】
本発明は、メモリマトリックスの上述の具体的な形態に限定されず、特に、４つのメモリセルを有するメモリマトリックスに限定されない。本発明は、任意の数のメモリセル、すなわちメモリセルとしての強誘電体トランジスタを有する任意に構成されたメモリマトリックスの関連で用いられ得る。
【０１０７】
この関連で、本発明による上述のプログラムスキーマが、状態を変更することが意図されない１つ以上の選択されたメモリセルにも適用され得ることに留意されたい。
【０１０８】
例として、すべてのメモリセルは、プログラムスキーマの開始時にて論理値「０」に初期化され得る。論理値「０」が選択されたメモリセルに格納される、すなわち、書き込まれる場合（このメモリセルの場合ＶＧ＝ｈｉｇｈ）、その状態は変更されない。
【０１０９】
このことを保証するために、次の電圧
ＶＧ＝ＶＳ＝ＶＤ＝Ｈｉｇｈ                                        （９）
が状態を変更することが意図されないそれぞれのメモリセルに印加される。
【０１１０】
従って、選択されたメモリセルの状態は、この場合、再プログラムされない。
【０１１１】
さらに、メモリセルは、複数のトランジスタ、特に、複数の強誘電体トランジスタもまた有し得る。
【０１１２】
本明細書中で以下の刊行物が引用される。
【０１１３】
［１］Ｔ．Ｎａｋａｍｕｒａらによる「Ａ  Ｓｉｎｇｌｅ−Ｔｒａｎｓｉｓｔｏｒ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｙ  Ｃｅｌｌ」ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ、ＩＳＳＣＣ９５、Ｓｅｓｓｉｏｎ４、Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｒｅｃｔｉｏｎｓ：Ｄｉｓｐｌａｙｓ，Ｐｈｏｔｏｎｉｃｓ  ａｎｄ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｉｅｓ、１９９５年、６８〜６９ページ。
【０１１４】
［２］Ｊｏｎｇ−Ｓｏｎ  Ｌｙｕらによる「Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ（ＭＦＳＦＥＴ）  ｆｏｒ  Ｓｉｎｇｌｅ  Ｔｒａｎｓｉｓｔｏｒ  Ｍｅｍｏｒｙ  ｂｙ  Ｕｓｉｎｇ  Ｐｏｌｙ−Ｓｉ  Ｓｏｕｒｃｅ／Ｄｒａｉｎ  ａｎｄ  ＢａＭｇＦ４  Ｄｉｅｌｅｃｔｒｉｃ、ＩＥＤＭ  １９９６、５０３〜５０６ページ、１９９６年。
【０１１５】
［３］ＵＳ  ６，０６７，２４４号
【図面の簡単な説明】
【図１Ａ】
図１Ａは、４つのメモリセルを有し、各々が強誘電体トランジスタを有するメモリマトリックスを示す。
【図１Ｂ】
図１Ｂは、選択されたメモリセルのゲートに印加された電圧の電圧プロファイルを示す。
【図１Ｃ】
図１Ｃは、選択されたメモリセルのソースに印加された電圧の電圧プロファイルを示す。
【図１Ｄ】
図１Ｄは、強誘電体トランジスタに印加されるゲートバルク電圧の関数として選択された強誘電体トランジスタの分極のプロファイルを示すグラフを示す。
【図２】
図２は、従来技術により、状態が強誘電体トランジスタから読み出されるか、または強誘電体トランジスタに格納される間の、ゲート電圧の関数として、従来通りの強誘電体トランジスタのゲートにおける強誘電体分極のプロファイルを表すグラフを示す。
【図３】
図３は、本発明の例示的実施形態による、強誘電体トランジスタのスケッチを示す。
【図４】
図４は、本発明の例示的実施形態による、状態を強誘電体トランジスタから読み出すか、または強誘電体トランジスタに格納する個々の工程を表すフローチャートを示す。
【図５】
図５は、強誘電体トランジスタに存在するゲートバルク電圧の関数としてのゲート電荷のプロファイルを表すグラフを示す。
【図６】
図６（Ａ）は、さらなる選択されないメモリセルのゲートに印加された電圧の電圧プロファイルを示し、図６（Ｂ）は、さらなる選択されないメモリセルのソースに印加された電圧の電圧プロファイルを示し、図６（Ｃ）は、強誘電体トランジスタに印加されたゲートバルクの関数としての、選択されない強誘電体トランジスタの分極のプロファイルを表すグラフを示す。
【符号の説明】
１００    メモリマトリックス
１０１    メモリセル
１０２    メモリセル
１０３    メモリセル
１０４    メモリセル
１０５    第１の強誘電体トランジスタ
１０６    第２の強誘電体トランジスタ
１０７    第３の強誘電体トランジスタ
１０８    第４の強誘電体トランジスタ
１０９    第１のワード線
１１０    第２のワード線
１１１    第１のビット線
１１２    第２のビット線
１１３    第３のビット線
１１４    第４のビット線
１１５    第１の強誘電体トランジスタのゲート
１１６    第２の強誘電体トランジスタのゲート
１１７    第３の強誘電体トランジスタのゲート
１１８    第４の強誘電体トランジスタのゲート
１１９    第１の強誘電体トランジスタのソース
１２０    第３の強誘電体トランジスタのソース
１２１    第１の強誘電体トランジスタのドレイン
１２２    第３の強誘電体トランジスタのドレイン
１２３    第２の強誘電体トランジスタのソース
１２４    第４の強誘電体トランジスタのソース
１２５    第２の強誘電体トランジスタのドレイン
１２６    第４の強誘電体トランジスタのドレイン
１２７    読み出し／格納制御デバイス
１２８    第１の強誘電体トランジスタのバルク端子
１２９    第２の強誘電体トランジスタのバルク端子
１３０    第３の強誘電体トランジスタのバルク端子
１３１    第４の強誘電体トランジスタのバルク端子
１３２    電気線
１３３    電気線
１４０    第１の電圧グラフ
１４１    電圧プロファイル
１４２    電圧
１４３    時間
１４４    プログラミング領域
１５０    第２の電圧グラフ
１５１    電圧プロファイル
１５２    電圧
１５３    時間
１６０    分極グラフ
１６１    分極
１６２    ゲート基板電圧
１６３    分極プロファイル
１６４    初期状態
１６５    最終状態
１６６    ヒステリシス曲線
１６７    矢印
１６８    第１のプラトー領域
１６９    第２のプラトー領域
２００    ゲート電圧の関数としての、強誘電体トランジスタのゲートにおける強誘電体分極プロファイル
２０１    強誘電体トランジスタのゲートにおける強誘電体分極
２０２    ゲート電圧
２０３    ヒステリシスループ
２０４    第１の識別可能な分極状態
２０５    第２の識別可能な分極状態
２０６    第１の識別不可能な分極状態
２０７    第２の識別不可能な分極状態
３００    強誘電体トランジスタ
３０１    基板
３０２    ソース領域
３０３    ドレイン領域
３０４    シリコン酸化物領域
３０５    シリコン酸化物領域
３０６    誘電体中間層
３０７    チャネル領域
３０８    強誘電体層
３０９    金属ゲート電極
３１０    接点
３１１    接点
３１２    接点
３１３    保護層
４０１    第１のワード線への格納電圧の印加
４０２    第１のワード線への格納電圧の印加
４０３    さらなる強誘電体トランジスタへのドレイン電圧およびソース電圧の印加
５００    電荷グラフ
５０１    ゲート電荷曲線
５０２    ゲート電荷
５０３    ゲート基板電圧
５０４    強誘電体トランジスタの蓄積領域
５０５    強誘電体トランジスタの空乏領域
５０６    強誘電体トランジスタの反転領域
６００    グラフ
６０１    電圧
６０２    時間
６０３    電圧プロファイル
６０４    プログラミング領域
６１０    グラフ
６１１    電圧プロファイル
６１２    電圧
６１３    時間
６２０    分極グラフ
６２１    分極
６２２    ゲート基板電圧
６２３    第２のプラトー領域
６２４    初期状態
６２５    最終状態
６２６    ヒステリシスループ
６２７    矢印
【図１Ｂ】
2004516604.tif 000007
【図１Ｃ】
2004516604.tif 000008
【図１Ｄ】
2004516604.tif 000009
【図２】
2004516604.tif 000010
【図４】
2004516604.tif 000011
【図５】
2004516604.tif 000012
【図６】
2004516604.tif 000013
2004516604.tif 000014
【国際公開パンフレット】
2004516604.tif 000015
2004516604.tif 000016
2004516604.tif 000017
2004516604.tif 000018
2004516604.tif 000019
2004516604.tif 000020
2004516604.tif 000021
2004516604.tif 000022
2004516604.tif 000023
2004516604.tif 000024
2004516604.tif 000025
2004516604.tif 000026
2004516604.tif 000027
2004516604.tif 000028
2004516604.tif 000029
2004516604.tif 000030
2004516604.tif 000031
2004516604.tif 000032
2004516604.tif 000033
2004516604.tif 000034
2004516604.tif 000035
2004516604.tif 000036
2004516604.tif 000037
2004516604.tif 000038
2004516604.tif 000039
2004516604.tif 000040
2004516604.tif 000041
2004516604.tif 000042
2004516604.tif 000043
2004516604.tif 000044
2004516604.tif 000045
2004516604.tif 000046
2004516604.tif 000047
2004516604.tif 000048
2004516604.tif 000049
2004516604.tif 000050
2004516604.tif 000051
2004516604.tif 000052
2004516604.tif 000053
2004516604.tif 000054
【国際公開パンフレット（コレクトバージョン）】
2004516604.tif 000055
2004516604.tif 000056
【国際調査報告】
2004516604.tif 000057
2004516604.tif 000058
2004516604.tif 000059
2004516604.tif 000060