(57)【要約】ＥＳＤ保護を行うためのＥＳＤ保護回路（８１）および方法。ある実施形態の場合には、ＥＳＤ損傷を受ける恐れがあるＮチャネル・トランジスタ（２４）が選択的にオンになり、導通する。Ｎチャネル・トランジスタ（２４）をオンにする目的は、Ｎチャネル・トランジスタ（２４）のＶｔ１を最大にするためである。Ｖｔ１は、Ｎチャネル・トランジスタ（２４）の寄生バイポーラ行動が最初に発生するドレイン−ソース間電圧点である。ある実施形態の場合には、ＥＳＤ保護回路（８１）は、Ｉ／Ｏパッド３１から第１の電源ノード（７６）に別の電流経路を供給するダイオード（６４）からなる。
2006515960.tif 000002
【特許請求の範囲】
【請求項１】
出力端子に結合している第１の電流電極、抵抗素子を介して電源電圧に結合している第２の電流電極、および制御電極を有するＮＭＯＳトランジスタをＥＳＤから保護するための方法であって、
ＥＳＤの発生を検出するステップと、
前記ＥＳＤの発生の検出に応答して、ＥＳＤの持続時間の少なくとも１０％の間、前記ＮＭＯＳトランジスタと前記出力端子の間に位置する回路ノードで電圧を実質的に追跡する前記ＮＭＯＳトランジスタの、制御電極で電圧を印加するステップと、
を含み、前記持続時間の前記少なくとも１０％の間、前記ＮＭＯＳトランジスタが前記抵抗素子を通して電流経路を形成する方法。
【請求項２】
ＥＳＤ回路であって、
出力端子と、
前記出力端子に結合している第１の端子と第２の端子を有する抵抗素子と、
前記第１の抵抗素子の前記第２の端子に結合している第１の電流電極と、第１の電源に結合している第２の電流電極と、制御電極と、を有するトランジスタとを備え、ＥＳＤの持続時間の少なくとも５０％の間、前記トランジスタが、前記抵抗素子を通して前記出力端子からの電流経路を形成するＥＳＤ回路。
【請求項３】
ＥＳＤ回路であって、
出力端子と、
前記出力端子に結合している第１の端子と第２の端子を有する抵抗素子と、
前記抵抗素子の前記第２の端子に結合している第１の電流電極と、第１の電圧供給ノードに結合している第２の電流電極と、制御電極とを有するトランジスタと、
前記抵抗素子の前記第２の端子に結合している第１の端子と、第２の電圧供給ノードに結合している第２の端子とを有する第１のダイオードと、
を備えるＥＳＤ回路。
【請求項４】
抵抗素子を介して出力端子に結合している第１の電流電極と、第１の電圧供給ノードに結合している第２の電流電極と、制御電極と、を有するＮＭＯＳトランジスタをＥＳＤから保護するための方法であって、
第１のダイオード、第２の電圧供給ノード、および前記第１および第２の電圧供給源間に結合しているレール・クランプを介して、前記出力端子から前記第１の電圧供給ノードへ、ＥＳＤの際に一次電流経路を介して電流を供給するステップと、
抵抗素子、第２のダイオード、前記第２の電圧供給ノード、および前記レール・クランプを介して、前記出力端子から前記第１の電源電圧へＥＳＤの際に二次電流経路を通して電流を供給するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して回路に関し、特に静電気放電の際の集積回路への潜在的損傷を低減するための回路および方法に関する。
【背景技術】
【０００２】
集積回路は、その集積回路の設計電圧よりも高い電圧がかかると損傷する恐れがある。メカニカル・チップ・キャリア、プラスチック・チップ記憶デバイスまたは人体のようなソースから発生する静電気放電（「ＥＳＤ」）は、集積回路の設計電圧より何倍も高い電圧を発生する恐れがある。例えば、通常の人体は、最高４キロボルトの静電気放電を起こすことがある。例えば、５ボルトより低い電圧で動作する集積回路の場合には、このような高い電圧の静電気放電は集積回路を完全に破壊する恐れがある。
【０００３】
高電圧またはＥＳＤから内部回路を保護するために、一般的に、集積回路の内部回路と入力／出力（「Ｉ／Ｏ」）ピンとの間に保護回路が使用される。ＥＳＤの際に回路を損傷する１つの機構は、「バイポーラ・スナップバック」と呼ばれる現象である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１は、従来技術によるＮチャネル金属酸化物半導体（ＭＯＳ）トランジスタおよび固有寄生のバイポーラ・トランジスタの部分的略図および部分断面図である。図１に示すように、ＮＰＮバイポーラ・デバイスは、ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタのソースに結合しているエミッタと、ドレインに結合しているコレクタと、基板に結合しているベースとを有するｐ基板内に形成されている。図１においては、基板タイおよびソースは、図に示すように、ドレインがＩ／Ｏパッドに結合している状態でアースと結合している。Ｉ／Ｏパッドは、図に示すように、正のＥＳＤを受けている。
【０００５】
バイポーラ・スナップバックの際、Ｉ／Ｏパッド（コレクタ）に結合しているｎ＋拡散により形成された寄生バイポーラ・デバイス、およびアース（エミッタ）に結合しているｎ＋拡散は、「Ｒｓｕｂ」で示す固有の基板抵抗を通して、自己バイアス機構により大量のＥＳＤ放電電流を流すことができる。自己バイアスは、アバランシェが発生した電子−正孔ペアが発生するコレクタ−ベース（すなわち、ｎ＋ドレイン−ｐ基板）接合のところのアバランシェ降伏によるものである。図１の電流源Ｉｇｅｎはアバランシェ−発生源の略図である。Ｉｇｅｎは基板（正孔）電流を表す。この効果から発生した正孔は、固有の基板抵抗を通して基板タイの方向に流れ、それによりトランジスタの近くに基板電位の局部的上昇が起こる。この電位が約０．７Ｖを超えると、寄生デバイスのベース−エミッタ接合（すなわち、ｎ＋−ｐ基板）に順方向のバイアスをかけるのに十分な電圧になり、それによりデバイスはオンになる。ドレイン−ソース間電圧および寄生バイポーラ行動が最初に起こるドレイン電流点は、（Ｖｔ１，Ｉｔ１）と呼ばれる。通常、例えば、出力バッファのＮチャネルＭＯＳデバイスに本来内蔵されているバイポーラ・デバイスは、スナップバックに最も弱い。この寄生デバイスは、多くの場合、ＥＳＤを起こした回路で損傷が発生する点である。
【０００６】
この寄生バイポーラ問題を軽減するための周知の１つの解決方法は、ＮチャネルＭＯＳトランジスタのドレインと出力ピンとの間にバラスト抵抗を接続する方法である。この技術は、ＮＭＯＳトランジスタ（または１つのＮＭＯＳトランジスタを形成しているいくつかのフィンガー）を通るすべての放電電流を均一に分配することにより、回路内でバイポーラ導通が起こった場合、ＥＳＤ保護のいくつかの追加的手段を確実に行うのを助ける。
バラスト抵抗は、損傷を起こす点のところで、もう１つのコレクタ−エミッタ間電圧Ｖｔ２が、電流が寄生バイポーラ・トランジスタ内を流れ始めるコレクタ−エミッタ間電圧Ｖｔ１より確実に高くなるように追加される。図２はＶｔ１およびＶｔ２間の関係を示す。
【０００７】
図２は、図１のＮチャネル・トランジスタのドレイン電流対ドレイン電圧のグラフである。図２は、２つの曲線を示す。一方の曲線は、典型的な非サリサイド化技術のドレイン電流対ドレイン−ソース間電圧のグラフを示し、他方の曲線は、典型的なサリサイド化技術のドレイン電流対ドレイン−ソース間電圧のグラフを示す。いくつかのＮＭＯＳトランジスタ（または、１つのＮＭＯＳトランジスタを形成しているいくつかのフィンガー）が、寄生バイポーラ・デバイスとして動作した場合、このようなデバイスは、固有寄生バイポーラ・トランジスタの「スナップバック」電流−電圧特性に依存する。すでに説明したように、電流は、あるコレクタ−エミッタ間電圧Ｖｔ１のところで、バイポーラ・トランジスタを通って流れ始める。その後で、電流が増大するにつれて、コレクタ−エミッタ間電圧が低減する。すなわちＶｔ１から「スナップバック」する。ドレイン電圧が増大すると、状態が逆になり、電流が同様に増大するにつれてコレクタ−エミッタ間電圧が増大する。最後に、バイポーラ・トランジスタは、もう１つの特定のコレクタ−エミッタ間電圧Ｖｔ２のところで故障を起こす。典型的な非サリサイド化技術の場合には、Ｖｔ２は、通常Ｖｔ１より高い。何故なら、トランジスタが示すオン抵抗が非常に高いからである（すなわち、図２のラインの勾配がもっと緩やかであるからである）。典型的なサリサイド化技術の場合には、Ｖｔ２は通常Ｖｔ１より低い。何故なら、サリサイド化したソース／ドレイン拡散が、デバイスの実効直列抵抗を小さくする働きをするからである（すなわち、図２のラインの勾配がもっと大きいからである）。どちらの技術の場合でも、バラスト抵抗の形をしている直列抵抗を追加することにより、Ｖｔ２がＶｔ１より大きくなるように制御することができる。これにより、第１のＮＭＯＳトランジスタ（またはＮＭＯＳトランジスタのフィンガー）が、第２のＮＭＯＳトランジスタがオンになる電圧より低い電圧では故障しないことが保証される。これにより、故障を起こしていないデバイスの故障電流が、スナップバックする第１のセグメントの総和ではなく、その個々の構成要素の総和になることが保証される。故障電流は、図２に示す第２の降伏電流Ｉｔ２である。ＥＳＤ中、Ｉｔ２の値を超えてはならない。超えた場合には、デバイスは他の永久的損傷を起こす。それ故、バラスト抵抗を追加するのは、所与のトランジスタから入手することができるＩｔ２の全量を最大にするためである。一般的に、Ｉｔ２は特定の技術の特定の製造パラメータに依存し、技術により異なる。
【０００８】
半導体技術スケーリングの一般的な傾向は、各新しい世代の技術に対してＩｔ２を低減することであった。これは、浅く、サリサイド化したソース／ドレイン接合の使用、濃くドーピングしたｐ＋基板上でのエピタキシャル層の使用のようないくつかの要因によるものである。多重フインガ・デバイス内で幅の狭いスケーリングを推進する他に、サリサイド層は、また、第２の降伏故障電流しきい値（Ｉｔ２）を低減することが分かっている接合の深さの有意の部分を使用する。エピタキシャル基板は基板抵抗が非常に低く、そのためチップ全体を通して基板電位をアースにしっかりと結合することができる。このことはラッチアップを避けるためには望ましいことであるが、寄生バイポーラ行動を大きく阻害する。何故なら、バイポーラ行動を均一にスタートし、維持するのが難しいからである。
【課題を解決するための手段】
【０００９】
以下に本発明について詳細するが、これは例示としてのものであって、本発明は添付の図面により制限されない。図面中、類似の参照番号は類似の要素を示す。
当業者であれば、図面の要素は見やすく、分かりやすくするためのもので、必ずしも正確な縮尺でないことを理解することができるだろう。例えば、本発明の実施形態を分かりやすくするために、図面のいくつかの要素の寸法は他の要素に対して誇張してある。
【００１０】
以下に本発明のいくつかの実施形態について詳細に説明するが、すべての実施形態に共通の本発明の原理は、ＥＳＤ保護回路であり、保護するＮチャネル・トランジスタの実効Ｖｔ１を最大にする方法である。本発明は、Ｖｔ１がＶｔ２以上になると（すなわち、Ｖｔ２＝Ｖｔ１）、デバイスがほとんど瞬間的に故障する高度半導体技術でのバイポーラ・スナップバックを禁止する。これらのデバイスの場合には、発生した場合、バイポーラ・スナップバックの影響を緩和するだけでは十分でない。何故なら、故障電流Ｉｔ２の値が非常に低いからである。それどころか、これらの技術の場合には、スナップバックを完全に避けることが望ましく、出力バッファＮＭＯＳデバイスが、ＥＳＤ放電中にスナップバックを起こさないように、Ｖｔ１の実効値を増大するようにしなければならない。このことは、バラストのような周知の技術によりスナップバック後に、寄生バイポーラ行動を制御しようとする従来の方法とは有意に異なる。
【発明を実施するための最良の形態】
【００１１】
図３は、集積回路（ＩＣ）１０の一部である、ＥＳＤ保護を有する出力バッファ回路である。図３の本発明の実施形態の場合には、バイアス回路１２は、ＩＣ１０上の他のロジックから信号を受信し、Ｎチャネル・トランジスタ２４の制御電極２０に結合していて、トランジスタ２４のドレイン１６に結合している。出力端子（例えば、Ｉ／Ｏパッド３１）は、外部でＩＣ１０に結合することができ、それ故、外部ＥＳＤソース３２に結合することができる。本発明のある実施形態の場合には、Ｉ／Ｏパッド３１は、抵抗Ｒｄ２８によりドレイン１６に結合している。他の実施形態の場合には、抵抗Ｒｄ２８を使用していないで、Ｉ／Ｏパッド３１がドレイン１６に結合している。抵抗Ｒｄ２６は、第１の電源電圧に結合している第１の端子、およびトランジスタ２４のソース１８に結合している第２の端子を有する。他の実施形態の場合には、抵抗Ｒｓ２６を使用していないで、第１の電源電圧は、トランジスタ２４のソース１８に結合している。
【００１２】
Ｎチャネル・トランジスタ２４は、ゲート領域２０、ドレイン領域１６、およびソース領域１８を含む。層１９は、ゲート領域２０の一部であり、酸化物絶縁層である。ある実施形態の場合には、珪化物層１５は、トランジスタ２４の本体への上に位置するオーム性タイ２２上に形成され、珪化物層２１は、上に位置するソース１８上に形成され、珪化物層１７は、上に位置するドレイン１６上に形成され、珪化物層１３は、上に位置するゲート２０上に形成される。Ｎチャネル・トランジスタ２４は、寄生バイポーラ・トランジスタ１４、電流源Ｉｇｅｎ、および固有の基板抵抗Ｒｓｕｂを含む。
【００１３】
図４は、本発明の一実施形態によるＥＳＤ保護を有する回路である。回路８１は、第１の電源電圧（例えば、ＶＳＳ）に結合しているノード７６、および第２の電源電圧（例えば、ＶＤＤ）に結合しているノード７４を含む。ダイオード７２は、第２の電源電圧に結合している第１の端子、および第１の電源電圧に結合している第２の端子を有する。ＥＳＤレール・クランプ７０は、第１および第２の電源電圧の両方に結合している。ＥＳＤレール・クランプ７０は、トリガ回路７３およびＮチャネル・トランジスタ７５を含む。トランジスタ７５は、第２の電源電圧に結合している第１の電流電極、第１の電源に結合している第２の電流電極、およびノード７９に接続している制御電極を有する。トリガ回路７３は、第１および第２の電源電圧の両方に結合していて、出力信号をノード７９のところに供給する。ダイオード６６は、第２の電源電圧に結合している第１の端子と、およびＩ／Ｏパッド３１およびダイオード６８の第１の端子の両方に結合している第２の端子とを有する。ダイオード６８の第２の端子は、第１の電源電圧に結合している。
【００１４】
さらに図４を参照すると、Ｐチャネル・トランジスタ６２は、第２の電源電圧に結合している第１の電流電極を有し、Ｉ／Ｏパッド３１に結合している第２の電流電極、およびＩＣ１０上の他のロジック（図示せず）から入力信号を受信する制御電極を有する。Ｐチャネル・トランジスタ５４は、それ自身の本体、Ｉ／Ｏパッド３１、および抵抗Ｒｄ２８
の第１の端子に結合している第１の電流電極を有する。トランジスタ５４は、ノード５５およびＰチャネル・トランジスタ５６の制御電極、および抵抗６０の第１の端子に結合している第２の電流電極を有する。トランジスタ５４の制御電極は、第２の電源電圧と結合している。ノード８０は、抵抗Ｒｄ２８の第２の端子、Ｐチャネル・トランジスタ５２の第１の電流電極、Ｎチャネル・トランジスタ２４の第１の電流電極、およびダイオード６４の第２の端子に結合している。ダイオード６４の第１の端子は、第２の電源電圧に結合している。トランジスタ２４の第２の電流電極は、抵抗Ｒｓ２６の第１の端子に結合している。抵抗Ｒｓ２６の第２の端子は、第１の電源電圧と結合している。ノード８２は、トランジスタ２４の制御電極、トランジスタ５２の第２の電流電極、およびトランスミッション・ゲート５０の出力に結合している。トランスミッション・ゲート５０の入力は、ＩＣ１０上の他のロジック（図示せず）と結合している。トランスミッション・ゲート５０のＮチャネル制御入力は、トランジスタ５２の制御電極、Ｐチャネル・トランジスタ５６の第２の電流電極、およびＮチャネル・トランジスタ５８の第１の電流電極と結合している。トランスミッション・ゲート５０のＰチャネル制御入力は、トランジスタ５６および５８の制御電極、および抵抗６０の第１の端子に結合している。抵抗６０の第２の端子は第１の電源電圧に結合している。トランジスタ５６の第１の電流電極は第２の電源電圧に結合している。トランジスタ５８の第２の電流電極は、第１の電源電圧に結合している。ＥＳＤ検出回路４３はＰチャネル・トランジスタ５４を含む。スイッチング回路４４は、トランジスタ５２、５６および５８、トランスミッション・ゲート５０および抵抗６０を含む。バイアス回路１２は、ＥＳＤ検出回路４３およびスイッチング回路４４の両方を含む。
【００１５】
「抵抗」という用語を使用してきたが、実際には、図４の抵抗が、トランジスタまたは任意の他の適当なデバイスの使用を含む任意の方法で行うことができる抵抗素子であることは周知である。
【００１６】
図４には、ＥＳＤレール・クランプ７０がアクティブ・クランプ回路として示してあり、ＥＳＤがトリガ回路７３により検出された場合には、第１および第２の電源ノード７６および７４の間に、ＥＳＤ放電経路を形成するために使用される。トリガ回路７３により制御されるＮチャネル・トランジスタ７５は、第１および第２の電源ノード７６および７４間で、一次ＥＳＤ電流分流装置としての働きをする。本発明の他の実施形態の場合には、ＥＳＤレール・クランプ７０は、図４に示す構成とは異なる構成にすることができる。本発明のある実施形態の場合には、トランスミッション・ゲート５０を使用しないで、ＩＣ１０上の他のロジックはもっと直接にノード８２と結合している。回路ノード８０は、トランジスタ２４のドレイン１６（図３参照）と抵抗Ｒｄ２８の第２の端子との間に位置していることに留意されたい。本発明のある実施形態の場合には、Ｒｄ２８の抵抗は０であり、一方、本発明の他の実施形態の場合には、Ｒｓ２６の抵抗がゼロである。バイアス回路１２は、種々の方法で実施することができる。回路８１のある実施形態の場合には、ダイオード６４を使用していない。回路８１のさらに他の実施形態の場合には、バイアス回路１２および抵抗Ｒｓ２６を使用することができない。
【００１７】
図４の回路８１の動作について以下に説明する。第１の電源電圧（ノード７６）に対して正の電圧を過度に高くするＩ／Ｏパッド３１のところのＥＳＤの間、回路８１は、ダイオード６６、ノード７４、ＥＳＤレール・クランプ７０およびノード７６により、Ｉ／Ｏパッド３１からノード７６へ第１および一次ＥＳＤ電流経路（経路１）を形成する。４．０Ａ（アンペア）ピーク電流を超えることがあるＥＳＤ電流の大部分は通常この経路を通る。それ故、経路に沿った全抵抗を確実にできるだけ少なくするために、大型能動素子が経路１に沿って使用される。例えば、ＥＳＤレール・クランプ７０内のダイオード６６およびＮチャネル・トランジスタ７５は、通常、ＥＳＤ中、Ｉ／Ｏパッドが８．０Ｖのピーク電圧に達し、ノード７４が４．７６Ｖのピーク電圧に達するように、非常に低いオン抵
抗のための大きさにすることができる。ダイオード６６両端間の全電圧降下は、通常の０．７Ｖの順方向バイアス・ダイオード降下に、電流に抵抗をかけた（ＩＲ）電圧降下を加えたものである。現在の集積回路においては、約０．６７オーム未満の抵抗でダイオード６６を実施するのは難しい。それ故、４．０ＡピークＥＳＤ電流の場合には、０．７Ｖのダイオード電圧降下にダイオード６６の両端間の約２．５４ＶのＩＲ電圧降下を加えた電圧降下が発生する。ダイオード６６およびＥＳＤ保護のために、ＥＳＤレール・クランプ７０を使用する集積回路の場合には、経路１沿いの全電圧降下の半分が、通常、ダイオード６６の両端に発生する。本明細書に記載する本発明のある実施形態の場合には、２つの二次ＥＳＤ電流経路、経路２および経路３も形成される。第２のＥＳＤ電流経路（経路２）は、抵抗Ｒｄ２８、Ｎチャネル・トランジスタ２４、抵抗Ｒｓ２６、およびノード７６により、Ｉ／Ｏパッド３１からノード７６に延びる。第３のＥＳＤ電流経路（経路３）は、抵抗Ｒｄ２８、ダイオード６４、ノード７４、ＥＳＤレール・クランプ７０、およびノード７６により、Ｉ／Ｏパッド３１からノード７６に延びる。両方の経路２および経路３は、Ｉ／Ｏパッド３１とノード７６の間の分流ＥＳＤ電流の一次ＥＳＤ電流経路（経路１）を増大するが、本発明のある実施形態に対するその使用目的は、経路１を通る電流または経路１に沿った全電圧降下を有意に低減するためではない。それどころか、ある実施形態の場合のその使用目的は、経路１に沿って経路指定したＥＳＤ電流のわずかな一部の電流の方向を変え、この電流を抵抗Ｒｄ２８、Ｒｓ２６または両方を通して強制的に送ることである。以下に説明するように、これらの抵抗の両端間の結果としてのＩＲ電圧降下は、トランジスタ２４がスナップバックを起こし、永久的なＥＳＤ故障を起こすＩ／Ｏパッド電圧を増大する。それ故、Ｎチャネル・トランジスタ２４が損傷する前に、もっと高いＥＳＤ電流を経路１沿いに経路指定することができる。
【００１８】
次に経路２に関連する回路について説明する。上記ＥＳＤ中、バイアス回路１２は、Ｎチャネル・トランジスタ２４のゲート上にバイアス電圧を供給する。ダイオード６６を通る経路１沿いのＥＳＤ電流により、Ｉ／Ｏパッド３１とノード７４との間に有意な電位差が確実に発生する。Ｉ／Ｏパッド電圧がノード７４のところで、Ｐチャネル・トランジスタしきい値電圧より大きい値でこの電圧を超えた場合には、Ｐチャネル・トランジスタ５４はオンになり、ノード５５をＩ／Ｏパッド電圧に上昇する。抵抗６０は十分高い抵抗値を有しているので、Ｐチャネル・トランジスタ５４がオンになると、ノード５５の電圧を容易にＩ／Ｏパッド電圧近くに上昇することができる。Ｐチャネル・トランジスタ５６およびＮチャネル・トランジスタ５８は、ノード５５の電圧がＩ／Ｏパッド電圧に上昇した場合、Ｐチャネル・トランジスタ５２のゲート端子の電圧が第１の電源電圧に近くなるようにＣＭＯＳインバータを形成する。これにより、Ｐチャネル・トランジスタ５２がオンになり、それによりノード８２の電圧がノード８０の電圧とほぼ同じ電圧に上昇する。このようにして、ＥＳＤ中、バイアス回路１２は、Ｎチャネル・トランジスタ２４のゲートにバイアス電圧を供給する。このバイアス電圧は、ノード８０のところのバイアス電圧にほぼ等しい。ノード８０は、Ｎチャネル・トランジスタ２４のドレイン端子でもある。それ故、ＥＳＤ検出回路４３が検出したＥＳＤ中、そのゲート電圧（Ｖｇａｔｅ）がそのドレイン電圧（Ｖｄｒａｉｎ）にほぼ等しくなるように、トランジスタ２４にバイアスが供給される。バイアス回路１２は、また、Ｎチャネル・トランジスタ２４のゲートを、ＥＳＤ中、バイアス回路１２の動作と干渉するかもしれないＩＣ１０の他のロジックから切り離す働きをするトランスミッション・ゲート５０を含む。ＥＳＤ中、バイアス回路１２を使用しないで、ＩＣ１０上の他のロジックは、トランジスタ２４のゲートをノード７６の電圧にまたはそれに近い値に保持するか、容量的に結合することができると仮定する。しかし、回路８１を正しく機能させるためにこのようにする必要はない。ＩＣ１０が電力の供給を受けて正常に動作している間は、バイアス回路１２は、回路８１の正常な動作に干渉すべきではない。Ｉ／Ｏパッド電圧は、通常、正常な回路動作中、ノード７６および７４上の電圧間だけでスイングするので、Ｐチャネル・トランジスタ５４は、ＥＳＤ中を除いて決してオンにすべきではない。それ故、正常な全回路動作中、ノード５５はノード７
６の電位またはそれに近い電位でなければならない。これにより、Ｐチャネル・トランジスタ５２は確実にオフの状態に維持される。さらに、トランスミッション・ゲート５０がオンになり、正常な動作のために必要なように、Ｎチャネル・トランジスタ２４のゲートをＩＣ１０上の他のロジックに結合する。
【００１９】
図５は、本発明の一実施形態の測定データのグラフである。このグラフは、Ｎチャネル・トランジスタ２４のＶｔ１が、Ｖｇａｔｅの関数として変化する様子を示す。Ｖｔ１データは、２つの例示としてのプロセス技術、すなわちプロセスＡおよびプロセスＢのものである。この図は、両方のプロセスの場合、Ｖｇａｔｅが０Ｖから上昇すると、Ｖｔ１が、Ｖｇａｔｅ＝０Ｖのところの約８Ｖの初期値から中間のＶｇａｔｅバイアス状態のところの約６Ｖの最小値に減少し、次にＶｇａｔｅ≒Ｖｄｒａｉｎバイアス状態のところでもっと高いレベルに再度上昇する様子を示す。プロセスＡの場合、Ｖｇａｔｅ≒Ｖｄｒａｉｎの場合のＶｔ１が、Ｖｇａｔｅ＝０Ｖの場合のＶｔ１よりも約１．０Ｖ高いことに留意されたい。一方、プロセスＢの場合、Ｖｇａｔｅ≒Ｖｄｒａｉｎ≒７．４Ｖの場合のＶｔ１は、Ｖｇａｔｅ＝０Ｖの場合のＶｔ１より約０．６Ｖ低い。それ故、Ｎチャネル・トランジスタ２４のゲートをＶｇａｔｅ≒ＶｄｒａｉｎだけにバイアスするＥＳＤ回路は、Ｖｇａｔｅ＝０Ｖバイアスと比較すると、いつでもＶｔ１の増大を保証するものではないことは明らかである。実際、プロセスＢの場合には、抵抗Ｒｄ２８および抵抗Ｒｓ２６の両方が０オームに設定された場合で、図４のバイアス回路１２を使用している場合には、Ｎチャネル・トランジスタ２４のためのＶｔ１を低減することが考えられる。上記の本発明の実施形態の１つの利点は、バイアス回路１２によるトランジスタ２４上のＶｇａｔｅ≒Ｖｄｒａｉｎバイアス状態が、経路２に沿ったＲｄ２８またはＲｓ２６または両方の抵抗と協力して、トランジスタ２４に対してもっと高い「実効」Ｖｔ１を生成することである。トランジスタ２４に対する実効Ｖｔ１は、Ｎチャネル・トランジスタ２４が、局地的にその「固有の」（ドレイン−ソース）Ｖｔ１しきい値に達するＩ／Ｏパッド３１の電圧として定義される。トランジスタ２４に対する実効Ｖｔ１は、固有のＶｔ１に抵抗Ｒｄ２８およびＲｓ２６の両端間のすべてのＩＲ電圧降下を加算したものに等しいことが分かる。それ故、ＥＳＤ中、Ｎチャネル・トランジスタ２４を、Ｖｇａｔｅ≒Ｖｄｒａｉｎバイアスに完全にオンすることにより、またこのトランジスタ２４と直列なＲｄ２８またはＲｓ２６または両方の抵抗を加算することにより、保護するトランジスタのスナップバック（故障）に対応するＩ／Ｏパッド電圧が増大する。図５には示していないが、あるプロセス技術の場合には、ＶｇａｔｅがＶｄｒａｉｎより高いある電圧にバイアスされると、Ｖｔ１がさらに若干増大するのが見られる。しかし、印加された過度の電圧により、ＥＳＤ中、トランジスタ２４のゲート酸化物が損傷するかもしれないという懸念から、Ｖｇａｔｅは、通常、Ｖｄｒａｉｎの数ボルト内のある電圧に制限される。本発明のある実施形態の場合には、バイアス回路１２は、トランジスタ２４上でＶｇａｔｅ＞Ｖｄｒａｉｎバイアス状態を生成することができる。
【００２０】
図６は、追加したドレイン側（図４のＲｄ２８）またはソース側（図４のＲｓ２６）の直列抵抗の関数としての、Ｖｇａｔｅ＝Ｖｄｒａｉｎバイアス状態で測定した本発明のある実施形態のＶｔ１データである。図の抵抗値は、１ミクロン（マイクロメートル）チャネル幅のＮチャネル・トランジスタ２４に対応する。もっと広いトランジスタの場合には、これらの抵抗値をトランジスタ・チャネル幅で割ることにより、同じＶｔ１性能を達成するために必要な抵抗値を得ることができる。図６は４つの曲線を示す。「Ｒｄ、実効」とも表示されている曲線９２について最初に説明する。この曲線は、ドレイン側抵抗Ｒｄ２８の値が０オームから増大した場合の実効Ｖｔ１の増大を示す。この場合、抵抗Ｒｓ２６は０オームに等しいと仮定する。実効Ｖｔ１は、Ｒｄ＝０オームの場合の７．４Ｖから、Ｒｄ＝１２５０オームの場合の９．７Ｖに増大するのが分かる。図６の場合には、「Ｒｄ、固有」とも表示してある曲線９４が水平ラインであることが分かる。この曲線は、デバイスのドレイン端子とソース端子との間で測定することができる、Ｎチャネル・トラン
ジスタ２４の固有のＶｔ１のグラフである。固有のＶｔ１は、抵抗Ｒｄ２８のすべての値に対して一定の７．４Ｖであることが分かる。曲線９２を曲線９４と比較することにより、実効Ｖｔ１の改善が、全面的にＥＳＤ中の抵抗Ｒｄ２８の両端間のＩＲ電圧降下によるものであることが分かる。本発明のこの実施形態の場合には、７．４Ｖと９．８Ｖとの間のすべての実効Ｖｔ１は、０オームから１２５０オームの間の対応する値をＲｄの値として選択することにより達成することができることが分かる。
「Ｒｓ、実効」とも表示してある曲線９１について以下に説明する。この曲線は、ソース側の抵抗Ｒｓ２６の抵抗値が、０オームから増大するにつれて実効Ｖｔ１が増大することを示す。この場合、抵抗Ｒｄ２８は０オームに等しいと仮定する。実効Ｖｔ１は、Ｒｓ＝０オームの場合の７．４ＶからＲｓ＝１２５０オームの場合の１１．２Ｖに増大するのが分かる。曲線９４とは対照的に、「Ｒｓ、固有」とも表示してある曲線９３は水平ラインではなく、Ｒｓ＝０オームの場合の７．４ＶからＲｓ＝１２５０オームの場合の８．３Ｖに増大する。Ｒｓの抵抗値の増大によるトランジスタの固有のＶｔ１値のこの増大は、寄生ＮＰＮバイポーラ・トランジスタのバイアスを除去したことによるものである。Ｎチャネル・トランジスタ２４の基板は、ノード７６に直接接続していて、一方、ソースは抵抗Ｒｓ２６を通してノード７６に接続しているので、Ｒｓを通るすべての経路２の電流は、トランジスタのソース電位を基板電位以上の電位に上昇する働きをする。これにより、トランジスタのソース−基板接合上に逆バイアスが発生する。Ｎチャネル・トランジスタ２４のソースは、固有の寄生ＮＰＮバイポーラ・トランジスタのエミッタでもあるので、ＮＰＮのエミッタ−ベース接合にも逆バイアスがかかる。これにより、すでに説明したように、このエミッタ−ベース接合の順方向バイアスによりスタートする寄生ＮＰＮスナップバックが防止される。Ｎチャネル・トランジスタ２４の固有のＶｔ１は上昇する。何故なら、より大きなアバランシェ電流（Ｉｇｅｎ）が発生し、そのため、局部基板電位がバイポーラ・トランジスタのエミッタ−ベース接合の順方向バイアスを十分大きくする前に、もっと大きなドレイン電圧が必要になる。Ｒｓ２６の両端間のＩＲ電圧降下は、バイポーラ・トランジスタのエミッタ−ベース接合にある程度の逆バイアスをかけ、それによりスナップバックが防止される。曲線９１および曲線９３を見れば分かるように、ソース側抵抗（Ｒｓ２６）は、トランジスタ２４に対する実効Ｖｔ１を２つの方法で増大する。第１の方法は、抵抗Ｒｓ２６の両端間にＩＲ電圧降下により実効Ｖｔ１が増大する場合である。第２の方法は、ＮＰＮバイポーラ・トランジスタ上のバイアス除去効果により固有のＶｔ１が増大する場合である。図６を見れば分かるように、これら２つの効果の組合わせにより、所与の値の抵抗が、本発明のいくつかの実施形態のドレイン側上にではなく、Ｎチャネル・トランジスタ２４のソース側に置かれた場合、実効Ｖｔ１はもっと大きく増大する。しかし、両方の抵抗を実効Ｖｔ１値を増大するために効果的に使用することができる。本発明のこの実施形態の場合には、Ｒｓの対応する値を０オーム〜１２５０オームに選択することにより、７．４Ｖと１１．２Ｖの間の任意の実効Ｖｔ１を達成できることは明らかである。
【００２１】
本発明の一実施形態は、ＥＳＤ中に、このデバイス２４を通して十分なＭＯＳＦＥＴ電流の流れを確保するために、図４のＮチャネル・トランジスタ２４をＶｇａｔｅ≒Ｖｄｒａｉｎバイアス状態にするバイアス回路１２を含む。さらに、Ｒｄ２８またはＲｓ２６あるいはこれら両方の抵抗が、ＥＳＤ電流経路２に沿ってトランジスタ２４に直列に追加される。ＥＳＤ中、これらの素子の組合わせは、トランジスタ２４に対する実効Ｖｔ１を有意に増大する。トランジスタ２４の場合にはＶｔ２＝Ｖｔ１と仮定しているので、Ｖｔ１を最大にしても、トランジスタのＥＳＤ故障電圧が非常に高くなる。従来のアプローチの場合には、ドレイン側ＥＳＤ抵抗をＥＳＤ保護のために使用してきたが、これらの抵抗は通常、バイポーラ・スナップバックの後で、トランジスタ２４の導通幅を横切るバイポーラ電流の流れを確実に均一にするために、バラスト抵抗としてだけ使用してきた。本明細書に記載する本発明の場合には、その目的は、ＥＳＤ中に、スナップバックを全面的に防止するためにトランジスタ２４の実効Ｖｔ１を増大することである。
【００２２】
図４のトランジスタ２４に直列に接続している任意の追加ソース、またはドレイン側抵抗は、ほとんどの場合、正常なＩ／Ｏ回路の電気的性能にマイナスの影響を与える。それ故、所与のＲｄまたはＲｓの抵抗値のＥＳＤ改善と電気的性能の劣化との間の折り合いを比較するために、シミュレーションが使用される。ほとんどの場合、Ｉ／Ｏパッド３１のところでＥＳＤをさらに丈夫にするためには、ある程度の抵抗があっても構わない。本発明のすべての実施形態の有意な利点は、ＳＰＩＣＥのような標準回路シミュレーション・ツールにより、ＥＳＤ回路を容易にシミュレーションすることができることである。ＥＳＤ中のトランジスタ２４の寄生バイポーラ・スナップバックに依存している従来技術の回路は、ＳＰＩＣＥによりシミュレーションするのが非常に困難である。
【００２３】
次に経路３に関連するＥＳＤ回路について説明する。すでに説明したように、ＥＳＤ中、経路２に沿った図４の抵抗Ｒｄ２８を通るすべての電流は、この抵抗の両端間にＩＲ電圧降下を生じ、そのため、Ｎチャネル・トランジスタ２４に対する実効Ｖｔ１が増大する。ダイオード６４は、電流経路３により抵抗Ｒｄ２８を通してＥＳＤ電流を経路指定するためのもう１つの手段である。この追加の電流は、抵抗Ｒｄ２８の両端間にもう１つのＩＲ電圧降下を生じ、そのためＮチャネル・トランジスタ２４に対する実効Ｖｔ１がさらに増大する。ＥＳＤ中、電流経路２をブロックしても（例えば、バイアス回路１２を除去し、トランジスタ２４をオフにすることにより）、ダイオード６４に直列に接続している抵抗Ｒｄ２８は、その固有のＶｔ１値を超えてＮチャネル・トランジスタ２４に対する実効Ｖｔ１を有意に増大することができる。すでに説明したように、通常の４．０Ａ  ＥＳＤ中、Ｉ／Ｏパッド３１は８．０Ｖに達することができ、ノード７４は４．７６Ｖに達することができる。Ｉ／Ｏパッド３１とノード７４との間のこの３．２４Ｖの電位差は、一次ＥＳＤ電流経路（経路１）の一部としてのこのデバイスを通る非常に大きな電流の流れによるダイオード６６の両端間の電圧降下によるものである。それ故、これらのバイアス状態の場合には、ダイオード６４には順方向バイアスがかかり、ノード８０がノード７４より高い（約０．７Ｖの）ダイオードの電圧降下を超える電圧に上昇すると電流が流れる。それ故、ノード８０が５．４６Ｖ以上に上昇すると、ダイオード６４は順方向にバイアスされ経路３がオンになる。この電流は、抵抗Ｒｄ２８の両端間にＩＲ電圧降下を起こし、そのためＮチャネル・トランジスタ２４に対する実効Ｖｔ１が増大する。
【００２４】
本発明のいくつかの実施形態のためのＮチャネル・トランジスタ２４の実効Ｖｔ１に対する経路２および経路３に関連する回路の影響は、図７の表に示すＳＰＩＣＥシミュレーション・データが示すとおりである。すべてのシミュレーションは、４．０Ａピーク電流正のＥＳＤが、アースしたノード７６に関するＩ／Ｏパッド３１に供給されたと仮定して行ったものである。すべてのシミュレーションの場合、ダイオード６６のアクティブ周辺部を３００ミクロンにセットし、ダイオード６４のアクティブ周辺部を３０ミクロンにセットし、レール・クランプのＮチャネル・トランジスタ７５のチャネル幅を２９２０ミクロンにセットし、Ｎチャネル・トランジスタ２４のチャネル幅を１５０ミクロンにセットし、Ｒｄを４オームにセットした。さらに、すべてのシミュレーションの場合、Ｒｓを０オームにセットした。図７の場合には、回路８１、Ｉ／Ｏパッド３１、ノード８０およびノード７４の３つのノード上のシミュレーションしたピーク電圧は、４つの異なるＥＳＤ回路構成または状況に対するものである。ケース１の場合には、一次ＥＳＤ電流経路（経路１）だけが存在し、ＥＳＤ電流を流す。これは、ダイオード６４およびバイアス回路１２を図４において回路８１から除去したと仮定した場合である。ケース２の場合には、経路１と経路２だけが存在し、ＥＳＤ電流を流す。これは、ダイオード６４を回路８１から除去したと仮定した場合である。ケース３の場合には、経路１および経路３だけが存在し、ＥＳＤ電流を流す。これは、回路８１からバイアス回路１２を除去したと仮定した場合である。ケース４の場合には、３つすべての経路、経路１、経路２および経路３が存在し、ＥＳＤ電流を流す。
【００２５】
ケース１の場合のデータについて最初に説明する。ケース１の場合、Ｉ／Ｏパッド３１電圧およびノード７４電圧は、それぞれ８Ｖおよび４．７６Ｖである。トランジスタ２４を通して電流が流れていないので、ノード８０のところの電圧は８Ｖであり、この電圧はＩ／Ｏパッド３１の電圧と同じである。Ｉ／Ｏパッド電圧（８Ｖ）全部が、トランジスタ２４の両端間にかけられることに留意されたい。図５の場合には、トランジスタ２４のＶｔ１は、Ｖｇａｔｅ＝０Ｖの状態で約８Ｖである。それ故、ケース１の場合、トランジスタ２４は、そのＥＳＤ故障しきい値のところで右にバイアスされる。
【００２６】
ケース２の場合には、Ｉ／Ｏパッド３１電圧、ノード８０電圧およびノード７４電圧は、それぞれ７．６Ｖ、６．５６Ｖおよび４．４８Ｖである。このデータをケース１と比較すると、Ｉ／Ｏパッド３１のところの電圧降下は０．４Ｖであるのに、ノード８０のところの電圧降下は１．４４Ｖであることが分かる。それ故、トランジスタ２４はその故障しきい値以下の１．４４Ｖにバイアスされ、Ｉ／Ｏパッド３１をトランジスタ２４の実効Ｖｔ１に上昇するには、有意に高いＥＳＤ電流が必要になる。バイアス回路１２、抵抗Ｒｄ２８、およびトランジスタ２４（経路２に沿ったデバイス）は、トランジスタ２４の実効Ｖｔ１を低減することは明らかである。
【００２７】
ケース３の場合には、Ｉ／Ｏパッド３１電圧、ノード８０電圧およびノード７４電圧は、それぞれ７．８７Ｖ、７．０３Ｖおよび４．７３Ｖである。これらのデータをケース１と比較すると、Ｉ／Ｏパッド３１のところの電圧降下は０．１３Ｖだけであるのに、ノード８０のところの電圧降下は０．９７Ｖであることが分かる。それ故、トランジスタ２４はその故障しきい値以下の０．９７Ｖにバイアスされ、Ｉ／Ｏパッド３１の電圧をトランジスタ２４の実効Ｖｔ１に上昇するには、有意に高いＥＳＤ電流が必要になる。ダイオード６４および抵抗Ｒｄ２８（経路３の一部に沿ったデバイス）は、トランジスタ２４の実効Ｖｔ１を低減することは明らかである。
【００２８】
ケース４の場合には、Ｉ／Ｏパッド３１電圧、ノード８０電圧およびノード７４電圧は、それぞれ７．５６Ｖ、６．２Ｖおよび４．４８Ｖである。このデータをケース１と比較すると、Ｉ／Ｏパッド３１のところの電圧降下は０．４４Ｖであるのに、ノード８０のところの電圧降下は１．８Ｖであることが分かる。それ故、トランジスタ２４はその故障しきい値以下の１．８Ｖにバイアスされ、Ｉ／Ｏパッド３１の電圧をトランジスタ２４の実効Ｖｔ１に上昇するには、有意に高いＥＳＤ電流が必要になる。バイアス回路１２、抵抗Ｒｄ２８、およびトランジスタ２４（経路２に沿ったデバイス）は、ダイオード６４（経路３の一部に沿ったデバイス）と一緒に、共にトランジスタ２４の実効Ｖｔ１を低減する働きをすることができることは明らかである。
【００２９】
図７のデータから、経路２および経路３両方は、Ｉ／Ｏパッド３１およびノード７６の間でＥＳＤ電流を分流する際に、一次ＥＳＤ電流経路（経路１）を増大するが、これら２つの二次電流経路は、Ｉ／Ｏパッド３１のところのピーク電圧を有意に低減しないことが分かる。本発明のある実施形態の場合には、経路２および経路３両方の使用目的は、経路１に沿ってすでに経路指定されたＥＳＤ電流のわずかな一部の方向を変え、この電流を抵抗Ｒｄ２８を通して強制的に流すことである。この抵抗の両端間の結果としてのＩＲ電圧降下は、ノード８０のところの電圧を低減し、それ故トランジスタ２４がスナップバックを起こし、永久的なＥＳＤ損傷を被るＩ／Ｏパッド電圧を増大する。それ故、Ｎチャネル・トランジスタ２４が損傷する前に、もっと大きなＥＳＤ電流を経路１に沿って経路指定することができる。
【００３０】
図７のすべての例示としてのシミュレーション・データの場合、Ｒｓ２６は０オームにセットされていると仮定する。これらのシミュレーションの場合、Ｒｓ２６がゼロでない
場合には、この抵抗の両端間の結果としてのＩＲ電圧降下は、Ｎチャネル・トランジスタ２４のソース端子のところの電圧を、アース（ノード７６）より高くする。これにより、トランジスタ２４の両端間のドレイン／ソース電位差が低減する。さらに、トランジスタ２４のソース電位はアースしている基板電位よりも高いので、トランジスタ２４の固有のＶｔ１は、上記影響を防止するバイポーラ・スナップバックにより増大する。
【００３１】
本発明の一実施形態の場合には、図４のバイアス回路１２は、抵抗Ｒｓ２６を０オームにセットし、ダイオード６４を除去した状態で、非ゼロ抵抗Ｒｄ２８と一緒に実施することができる。本発明の他の実施形態の場合には、バイアス回路１２は、抵抗Ｒｄ２８を０オームにセットし、ダイオード６４を除去した状態で、非ゼロ抵抗Ｒｓ２６と一緒に実施することができる。本発明のもう１つの他の実施形態の場合には、ダイオード６４は、抵抗Ｒｓ２６を０オームにセットし、バイアス回路１２を除去した状態で、非ゼロ抵抗Ｒｄ２８と一緒に実施することができる。さらに、上記３つの実施形態のどれかを任意の組合わせで使用することができる。
【００３２】
本発明のある実施形態の場合には、図４のバイアス回路１２の目的は、検出したＥＳＤ中、トランジスタ２４上をＶｇａｔｅ≒Ｖｄｒａｉｎバイアス状態にすることである。当業者であれば、バイアス回路１２を種々の回路構成で実施することができることを理解することができるだろう。一例を挙げて説明すると、Ｐチャネル・トランジスタ５４を除去して、ノード５５をＥＳＤレール・クランプ回路７０内のノード７９に接続することにより、ＥＳＤ検出回路４３を修正することができる。この場合、バイアス回路１２は、ＥＳＤを検出するために、ＥＳＤレール・クランプ７０内のトリガ回路７３に依存するだけである。本発明の他の実施形態の場合には、バイアス回路１２の目的は、検出したＥＳＤ中、トランジスタ２４上をＶｇａｔｅ＞Ｖｄｒａｉｎバイアス状態にすることである。図４のバイアス回路１２は、ノード８０からＰチャネル・トランジスタ５２の第１の電流電極を切り離し、それをＩ／Ｏパッド３１に接続することにより、Ｖｇａｔｅ＞Ｖｄｒａｉｎバイアス状態にするように容易に修正することができる。図４のバイアス回路１２をこのように修正することにより、ＥＳＤ中に、Ｖｇａｔｅの電圧は、抵抗Ｒｄ２８の両端間のＩＲ電圧降下に等しい値だけＶｄｒａｉｎよりも高くなる。本発明を実施するために種々様々な回路構成を使用することができる。
【００３３】
Ｒｄ２８の抵抗がゼロでない回路８１の実施形態の場合には、ＥＳＤの持続時間の少なくとも１０％の間、バイアス回路１２は、ほぼ等しいトランジスタ２４の制御電極にある電圧をかけるか、または総合的に、トランジスタ２４の第１の電流電極と抵抗Ｒｄ２８の第２の端子間に位置する回路ノード８０のところの電圧を実質的に追跡する。他の実施形態の場合には、この百分率は少なくとも１０％ではなくて、少なくとも５０％になる。
【００３４】
Ｒｄ２８の抵抗がゼロであるいくつかの実施形態の場合には、ＥＳＤの持続時間の少なくとも１０％の間、バイアス回路１２は、ほぼ等しいトランジスタ２４の制御電極にある電圧をかけるか、または総合的に、トランジスタ２４の第１の電流電極とＩ／Ｏパッド３１との間に位置する回路ノード８０のところの電圧を実質的に追跡する。他の実施形態の場合には、この百分率は少なくとも１０％ではなくて、少なくとも５０％になる。
【００３５】
特定の導電性タイプまたは電位の極性を参照しながら本発明を説明してきたが、当業者であれば、導電性のタイプおよび電位の極性を逆にすることができることを理解することができるだろう。例えば、ＥＳＤから保護するＮチャネル・トランジスタ２４は、Ｐチャネル・トランジスタであってもよい。また、本明細書に記載した選択した例に対して特定の電圧、抵抗、寸法等を使用してきたが、これらの選択した例は、説明のためだけのものであって、決して本発明の範囲を制限するものではない。
【００３６】
上記説明においては、本発明を特定の実施形態を参照しながら説明してきたが、通常の当業者であれば、特許請求の範囲に記載する本発明の範囲から逸脱することなしに、種々の修正および変更を行うことができることを理解することができるだろう。それ故、上記説明および図面は説明のためだけのものであって、本発明を制限するためのものではなく、このようなすべての修正は、本発明の範囲に含まれる。
【００３７】
特定の実施形態を参照しながら利益、他の利点および問題の解決方法について説明してきたが、利益、利点または問題の解決方法、および任意の利益、利点または解決方法をもたらし、もっと顕著なものにすることができるすべての要素は、任意のまたはすべての請求項の重要な、必要なまたは本質的な機能または要素と解釈すべきではない。本明細書で使用する場合、「備える」「備えている」またはその任意の他の派生語は、これらの要素だけを含んでいるのではなく、明示していないまたはプロセス、方法、物品または装置に固有な他の要素を含む一連の要素を備えているプロセス、方法、物品または装置のようなすべてのものを網羅するためのものである。
【図面の簡単な説明】
【００３８】
【図１】従来技術によるＮチャネルＭＯＳトランジスタおよび固有の寄生バイポーラ・トランジスタの部分的略図および部分断面図。
【図２】図１のＮチャネルＭＯＳトランジスタのドレイン電流対ドレイン電圧のグラフ。
【図３】本発明によるＥＳＤ回路の部分的略図および部分断面図。
【図４】本発明によるＥＳＤ保護を有する回路の略図。
【図５】複数の回路構成に対するＶｔ１およびＶｇａｔｅ間の関係のグラフ。
【図６】複数のプロセスに対するＶｔ１と抵抗の関係のグラフ。
【図７】複数のＥＳＤ電流経路用のＩ／Ｏパッド３１、ノード８０、およびノード７４のところの電圧間の関係の表形式。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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