(57)【要約】ダミーフィーチャ（１４）を有する集積回路素子を形成する方法とそれによる構造を開示した。一実施例において、第１の能動フィーチャ（２５）と、より小さな第２の能動フィーチャ（１２）と、は能動フィーチャの間隙のダミー可能領域によって隔てられている。ダミー可能領域内で第２の能動フィーチャに近接して、ダミーフィーチャ（１４）が存在する。
2004529504.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板中の第１の幅の第１の能動フィーチャと、
該半導体基板中の、第１の能動フィーチャよりも小さい第２の幅を有する第２の能動フィーチャと、
該半導体基板中の、能動フィーチャの間隙にあって、第１の能動フィーチャと第２の能動フィーチャとを少なくとも２０ミクロン隔てる第１のダミー可能領域と、
該第１のダミー可能領域中にあって、第２の能動フィーチャに近接している第１のダミーフィーチャと、
該第１のダミーフィーチャと該第１の能動フィーチャとを少なくとも２０ミクロン隔てている該第１のダミー可能領域中で、ダミーフィーチャの間隙である、該第１のダミー可能領域中の第２のダミー可能領域と、
からなる集積回路素子。
【請求項２】
前記第２の能動フィーチャと前記第１のダミーフィーチャとが第１の距離だけ隔てられている請求項１に記載の集積回路素子。
【請求項３】
前記第２の能動フィーチャを囲み、かつ、該第２の能動フィーチャから第１の距離だけ隔てられている、複数のダミーフィーチャから更になる請求項２に記載の集積回路素子。
【請求項４】
前記第１のダミー可能領域中にあって、かつ、第１の能動フィーチャに近接している第２のダミーフィーチャから更になる請求項３に記載の集積回路素子。
【請求項５】
前記半導体基板中に、第１の幅の第１の能動フィーチャ、能動フィーチャのダミー可能領域間隙によって第１の能動フィーチャから隔たっている、第２の幅の第２の能動フィーチャ、及び、ダミー可能領域中の第３の幅の第１のダミーフィーチャを同時に形成する工程であって、
該第１のダミーフィーチャは該第２の能動フィーチャと近接しており、第３の幅の少なくとも５倍の距離を有する、ダミー可能領域の無ダミー部分によって第１の能動フィーチャから隔たっている、
半導体基板上に集積回路素子を形成する方法。
【請求項６】
ダミー可能領域中に、第１の能動フィーチャに近接して第２のダミーフィーチャを形成することから更になる請求項５に記載の方法。
【請求項７】
前記第３の幅が１乃至１０ミクロンである請求項６に記載の方法。
【請求項８】
前記第１の能動フィーチャが複数の高密度の能動フィーチャからなる請求項７に記載の方法。
【請求項９】
ゼロの第１の所望のダミーフィーチャ密度を有するフィーチャレベルでの第１の領域と、
第１の領域中の第１の局所領域と、
第１の所望のダミーフィーチャ密度よりも大きな、第２の所望のダミーフィーチャ密度を有するフィーチャレベルでの第２の領域と、
第１の局所領域中の第１の能動フィーチャと、
第１の局所領域中の第２の能動フィーチャと、
第１の距離を横切る無ダミー領域を有する、第１の能動フィーチャと第２の能動フィーチャとの間のダミー可能領域と、
第１の所望のダミーフィーチャ密度を超えるように、第２の能動フィーチャに近接したダミー可能領域部分中の第１のダミーフィーチャと、
からなる半導体基板上に形成された集積回路素子。
【請求項１０】
研磨ダミーフィーチャの無い第１の能動フィーチャ領域と、
該第１の能動フィーチャ領域に近接して囲んでいる第１の研磨ダミーフィーチャ密度を有する研磨ダミーフィーチャ領域と、
第２の研磨ダミーフィーチャ密度を有する研磨ダミーフィーチャ領域部の少なくとも一部に近接するダミー可能領域であって、該第２の研磨ダミーフィーチャ密度は第１の研磨ダミーフィーチャ密度よりも低いこと、
からなる集積回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路素子に関し、特には、ダミーフィーチャを有する集積回路素子に関する。
【背景技術】
【０００２】
研磨は、集積回路素子を形成する際の表面平坦化に使用される。従来は、集積回路素子を形成する際に、タイリングは使用されなかった。タイリングが使用されないと、研磨によって、ディッシングや集積回路素子基板の厚さの不均一性に関連する他の問題が発生する。これらの問題は、リソグラフィの焦点深さを越えたり、エッチング関連の問題を含む。
【０００３】
ダミーフィーチャは、ディッシングや他の累積厚み効果に関する問題を解決するために使用されてきた。研磨を支援するために使用されるダミーフィーチャは、「タイリング（ｔｉｌｌｉｎｇ）」によって形成される。なぜならば、集積回路素子の平面図を見ると、ダミーフィーチャのパターンはタイルのように見える。一般にタイリング工程は、回路レイアウトの作成、レイアウト内の能動フィーチャの周囲でのバッファゾーン（通常は約１〜１０ミクロン）の形成、及び、除外される領域を決定するための最小のゾーンでの回路レイアウトの組み合わせ、を含む。他の領域はすべてタイリング可能である。
【０００４】
回路密度に関係なく、すべての能動フィーチャの間の距離が、ある除外ゾーンを除いた最小幅以上ならばタイリングが使用される。一般的には、最小幅は１０ミクロン以下であって、約１０ミクロンである。タイル又は少なくとも部分的タイルは、少なくとも５ミクロン幅の領域に設置される。タイリングパターン（即ちタイルのサイズと密度）は、通常、集積回路素子の全領域で同一である。米国特許明細書第５，２７８，１０５号および欧州公開特許明細書第０７１２１５６号（１９９６）のそれぞれの中に図５が見られる。タイルの部分は欠落しているが、同一のフィーチャ密度が使用されている。
【０００５】
本発明を実施例によって説明するが、本発明は添付図によって限定されるものではない。図中で同類の参照は同様の部品を示す。
図中の部品は、単純、明解に描かれており、必ずしも寸法通りではない。本発明の実施例の理解を深めるために、例えば、図中の部品の幾つかの寸法は他の部品に較べて誇張されている。
【特許文献１】
米国特許明細書第５，２７８，１０５号
【特許文献２】
欧州公開特許明細書第０７１２１５６号（１９９６）
【発明を実施するための最良の形態】
【０００６】
研磨ダミーフィーチャを配置する場所を決定する場合、物理的な近接効果、電気的な近接効果、又は、その両方が考慮される。研磨ダミーフィーチャは、集積回路素子の性能に悪影響を与えずに十分な平坦性を達成するために、１つ以上のフィーチャレベルで挿入、除去、移動，或いは改変され得る。基本的には、研磨ダミーフィーチャパターンを無差別配置するではなくて、研磨ダミーフィーチャパターンを選択的に配置する。最大限に実施すると、本発明の実施例で十分な平坦性が可能になる。
【０００７】
明細書を理解するために、多くの言葉を下記で定義する。
１、能動フィーチャは、集積回路素子のために設計された回路に対応するフィーチャである。能動フィーチャは、トランジスタ、キャパシタ、抵抗体等の部分を含む。能動フィーチャは、殆ど一定の電位で動作すべく設計された電力供給フィーチャと、一定の電子条件下ではある１つの電位で、他の電子条件では別の電位で動作すべく設計された信号フィーチャと、からなる。
【０００８】
２、制御フィーチャは、半導体基板の加工の制御を支援するフィーチャである。制御フィーチャは、配列マーク、フィーチャ（ＣＤバー）の寸法を測定する構造、電気的試験をする構造等を含む。一般に制御フィーチャは、集積回路素子基板上のダイ間のスクライブライン内に位置する。
【０００９】
３、環境保護フィーチャは、作製後、環境条件から集積回路素子を保護するための基本（最重要）機能を有するフィーチャである。ダイの外縁のリング封止は最も一般的で、環境防御素子の唯一の例である。外縁のリング封止は、ダイシングやパッケージングの際のイオン移動を防御する。
【００１０】
４、集積回路領域は、ダイの、能動フィーチャを有する部分である。一般的には、集積回路領域はダイのエッジ近傍のボンドパッドによって境界が決定される。
５、周辺領域は、ダイの、集積回路領域とスクライブラインとの間の部分である。多くの集積回路においては、周辺領域は、ダイの、ボンドパッドとスクライブラインとの間の部分である。
【００１１】
６、解像度支援フィーチャは、集積回路素子基板上に印刷される能動フィーチャの解像度を支援するためのサブ解像度フィーチャである。この解像度支援フィーチャはマスク中にあって、半導体基板上に分離されたフィーチャとして印刷されるわけではない。位相シフタは解像度支援フィーチャの例である。この明細書の目的においては、光学近似補正のために付加されるフィーチャを解像度支援フィーチャと考える。
【００１２】
７、ダミーフィーチャは集積回路素子基板上に印刷された、上記で規定した他のいずれのフィーチャのタイプでもないフィーチャを示す。集積回路素子中には、種々の理由で、異なるタイプのダミーフィーチャが使用される。ダミービット線はメモリアレーにおいては、アレー中のすべての能動ビット線が均一にパターン化されるように、最外エッジに沿って使用される。ダミービット線とは異なって、研磨ダミーフィーチャは、その後に形成されるレベルでの研磨特性を向上させるために、集積回路素子のマスクのフィーチャレベルで付加されるダミーフィーチャである。研磨ダミーフィーチャは、素子の適切な動作のために必要なわけではない。
【００１３】
８、電子設計ルールは、最小間隔、フィーチャサイズ、又は，集積回路内のフィーチャ間のオーバラップのためのルールである。電子設計ルールは、ある程度は、工程マージンや素子性能（ラッチアップに対する耐性、漏れ電流等）によって決定される。
【００１４】
９、研磨ダミーフィーチャ設計ルールは、研磨ダミーフィーチャに特定した電子設計ルールのサブセットである。従来は、研磨ダミーフィーチャと、能動フィーチャや他の研磨ダミーフィーチャと、の間の最小間隔は少なくとも１ミクロンで、一般的には約１０ミクロン以下である。
【００１５】
１０、差異除外ゾーンは、同一のフィーチャレベルで、研磨ダミーフィーチャと能動フィーチャとの間の最小間隔、および、２つの能動フィーチャ間の最小間隔との間の差異である。
【００１６】
１１、ダミー可能領域は、ダイの、ダミーフィーチャによって占有され得る部分である。その部分は、ダイの面積から、能動制御や環境防御フィーチャ及び除外ゾーンに対応するフィーチャ、を差し引いた領域である。好ましい実施例においては、この領域はすべての能動フィーチャの空隙である。
【００１７】
１２、フィーチャ密度は、フィーチャによって占有された領域の割合を決定することによって計算される。一実施例において、その領域は正方形か円形である。
１３、低局所フィーチャ密度は、フィーチャ密度の特殊タイプである。「局所」という言葉は、その領域が約５〜３５ミクロンの幅や高さであることを意味する。低局所フィーチャ密度値は一般に、両側少なくとも１０〜１５ミクロンには他のフィーチャがない、小さな能動フィーチャ（各側が３ミクロン以下）の近傍に見出される。
【００１８】
一実施例において、集積回路素子は、第１のゼロの所望のダミーフィーチャ密度を有するフィーチャレベルでの第１の領域、第１の領域中の第１の局所領域、第１のゼロの好ましいダミーフィーチャ密度よりも大きな第２の所望のダミーフィーチャ密度を有するフィーチャレベルでの第２の領域、第１の局所領域中の第１の能動フィーチャ２５、第１の局所領域中の第２の能動フィーチャ１２、第１の能動フィーチャと、第１の距離を横断する無ダミー領域を有する第２の能動フィーチャと、の間のダミー可能領域、および、第２の能動フィーチャに隣接するダミー可能領域部分中の第１のダミーフィーチャ１４、を有し、従って、第１の所望のダミーフィーチャ密度を超えている。一実施例において、所望のダミーフィーチャ密度は約１００×１００ミクロンよりも大きな面積について計算された。
【００１９】
他の実施例において、集積回路素子は研磨ダミーフィーチャ１４の無い第１の能動フィーチャ領域、研磨ダミーフィーチャ領域、および、研磨ダミーフィーチャ領域の少なくとも一部に隣接するダミー可能領域を有する。研磨ダミーフィーチャ領域は、第１の能動フィーチャ領域に隣接、又は囲んで、第１の研磨ダミーフィーチャ密度を有し、ダミー可能領域は第２の研磨ダミーフィーチャ密度を有する。第２の研磨ダミーフィーチャ密度は、第１の研磨ダミーフィーチャ密度よりも小さい。一実施例において、第１の能動フィーチャ領域は４００平方ミクロン以下である。
【００２０】
更に、ダミー可能領域は少なくとも４００平方ミクロンでよい。集積回路素子は、部分的に能動フィーチャが密でもよい。研磨ダミーフィーチャ領域は、第１の能動フィーチャ領域を囲むダミーフィーチャの少なくとも行を有し得る。本発明は、請求項によって規定されるもので、図によって本発明の理解が増すであろう。
【００２１】
図１は、半導体素子の集積回路素子のゲート電極の形成前の、順次形成されたトランジスタ間の領域の断面図である。トランジスタは半導体基板１０上に形成される。半導体基板１０はシリコン、絶縁体上シリコン（ＳＯＩ）、砒化ガリウム等である。好ましい実施例において、半導体基板１０は、単結晶シリコンか多結晶シリコンである。能動フィーチャ１２と能動フィーチャ２５とは共に、半導体基板１０、パッド酸化物層４０、及び，窒化物層６０の部分で形成される。能動フィーチャ１２と２５を形成するために、パッド酸化物層４０および窒化物層６０は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、スピンオン法、熱成長等、およびそれらの組合せによって形成される。一実施例において、パッド酸化物層４０は１４０オングストローム厚の二酸化珪素で、熱成長によって形成される。同様な又は別の実施例においては、窒化物層６０が、ＣＶＤやＰＶＤによって、１４００オングストローム厚成膜される。次に、パッド酸化物層４０、及び，窒化物層６０、および半導体基板１０はパターニングされエッチングされて、トレンチ１５と３５および能動層１２と２５を形成する。
【００２２】
トレンチ１５と３５はダミー可能領域を含む。半導体基板１０内にあるトレンチ１５は、能動フィーチャ１２と２５とを少なくとも約１０ミクロン、特には、２０ミクロン隔てる。能動フィーチャ１２は低局所フィーチャ密度を有する。この実施例において、能動フィーチャ１２の幅は約０.２ミクロンである。能動フィーチャ２５と１２との幅は、フィーチャの先端部で測定される。一実施例において、能動フィーチャ１２は、少なくとも１０ミクロン長のトレンチによって他の能動フィーチャ１２と隔てられる。トレンチ１５と３５はダミー可能領域を含む。一実施例において、能動フィーチャ２５は、少なくとも能動フィーチャ１２と同一幅である。他の実施例において、能動フィーチャ１２の幅は、能動フィーチャ２５の幅よりも小さい。一実施例において、能動フィーチャ２５は１０ミクロン幅である。他の実施例において、能動フィーチャ２５は小さな能動フィーチャの群である。小さな能動フィーチャは複数の高密度能動フィーチャであってもよい。この実施例において、能動フィーチャ２５の群の幅は、（フィーチャ先端部での）各能動フィーチャ幅と、フィーチャ先端部間で測定した各能動フィーチャ間の距離との和の合計である。
【００２３】
図２に示すように、第１の誘電体層８０は、残されている窒化物層６０の上とトレンチ１５，３５内とに成膜される。誘電体を成膜する一般的な方法は、ＣＶＤ，ＰＶＤ，およびそれらの組合せ等である。一般的に、誘電体層８０は、３，０００〜１０，０００オングストロームの二酸化珪素である。第１の誘電体層８０は化学機械研磨（ＣＭＰ）法によって平坦化された結果、図３に示されるように、第１の殆ど平坦な面９０と第２の殆ど平坦な面９５とになる。平坦化後、第１の誘電体層８０は主として、トレンチ１５と３５内にのみ残る。更に、窒化物層６０は薄くされて、窒化物層６２になる。しかしながら、トレンチ１５内の殆ど平坦な面９０と９５とは同一平面ではないことが、発明者によって発見された。即ち、第１の誘電体層８０は、トレンチ内で厚さが測定される場所によって、平坦化の後に異なる厚さを有する。これは、能動フィーチャ１２と２５との上の第１の誘電体層８０の研磨速度の差異による。
【００２４】
窒化物６２とパッド酸化物層４０とは、ウェットエッチングやドライエッチング、或いはその組合せ等によって除去される。一実施例において、パッド酸化物層４０を除去するために、ＣＦ４やＮＦ３等の弗素を含む化合物によってドライエッチングがなされ、窒化物層６２を除去するために、ＣＦ４等のカーボンと弗素を含む化合物によってドライエッチングがなされる。エッチング結果、図４に示されるように、第１の誘電体層８０内に窪み２００ができる。
【００２５】
図５において、能動フィーチャ２５と１２との上に第２の誘電体層１００が形成される。一実施例において、第２の誘電体層１００は熱成長の二酸化珪素層である。或いは、第２の誘電体層１００を形成するために、ＣＶＤ，ＰＶＤ等、およびその組合せも使用される。ＣＶＤやＰＶＤが行われた場合、パターニングやエッチング加工も必要である。他の実施例において、第２の誘電体層は、ＣＶＤ，ＰＶＤまたは原子層成膜（ＡＬＤ）によって、ＺｒＯ２やＨｆＯ２等の高誘電率材料が形成され得る。第２の誘電体層１００はパターニングとエッチングがなされて、半導体素子の近接領域に形成されるトランジスタのゲート酸化物が形成される。導体層１１０は、ＣＶＤ，ＰＶＤおよびその組合せ等によって基板１０上に成膜される。導体層１１０は、ポリシリコン、金属材料、他の導電材料等である。導体層１１０は、パターニングとエッチングがなされて、半導体基板１０の上に形成されるトランジスタのゲート電極を形成する。
【００２６】
図６に示されるように、導体層１１０と誘電体層１００とが、ウェットエッチング、ドライエッチングあるいはその組合せによって除去された後、窪み２００中にストリンガ（ｓｔｒｉｎｇｅｒ）１２０が残る。ストリンガ１２０は、図中に示す領域の両側に形成されて、ダイ上の複数のトランジスタのゲート電極を電気接続するので好ましくない。他の実施例においては、ストリンガ１２０は、集積回路素子の短絡や漏れの原因になる。本発明者は、ストリンガ１２０のような問題は、能動層２５と１２との研磨速度の差異によると認識した。
【００２７】
第１の誘電体層８０の研磨速度の変化を補償するために、図７に示されるように、能動フィーチャ１２の形成の際に、能動フィーチャ１２のいずれかの側の近傍やダミー可能領域内やトレンチ１５，３５内に、ダミーフィーチャ１４が形成される。能動フィーチャ２５、１２のように、ダミーフィーチャ１４は、パッド酸化物層４０と窒化物６０を含む。一実施例において、ダミーフィーチャ１４は約１〜２０ミクロン幅、より好ましくは、１〜１０ミクロン幅である。一実施例において、ダミーフィーチャは能動フィーチャ１２よりも広幅である。ダミーフィーチャの幅１４も又フィーチャの先端部で測定される。一実施例において、ダミーフィーチャ１４の幅は能動フィーチャ１２の幅と少なくとも同一である。一実施例において、トレンチ１５の幅は、ダミーフィーチャ１４の幅の少なくとも５倍、より具体的には、５〜１０倍である。一実施例において、能動フィーチャ２５とダミーフィーチャ１４との間にはダミー可能領域がある。それはダミーフィーチャ１４の空隙であり、無ダミー部分とも呼ばれ、少なくとも２０ミクロン幅である。他の実施例において、ダミーフィーチャ１４は第１のダミー可能領域中に位置し、少なくとも２０ミクロンで、能動フィーチャ１２と能動フィーチャ２５とを隔てる。ダミーフィーチャ１４は能動フィーチャ１２と近接している。一実施例において、ダミーフィーチャ１４は、能動フィーチャ１２の約１〜１０ミクロン内にある。更に一実施例において、能動フィーチャ１２は能動フィーチャ２５よりは幅が小さい。この実施例において、能動フィーチャ２５とダミーフィーチャ１４との間には第２のダミー可能領域があり、それはダミーフィーチャ間の空隙で、少なくとも２０ミクロン幅である。更に、第１のダミー可能領域中に別のダミーフィーチャもあり得る。
【００２８】
第１の誘電体層８０は、図７に示されるように、能動フィーチャ１２、２５、及びダミーフィーチャ１４の上に成膜される。第１の誘電体層８０に関して論じたすべての材料や方法が使用可能である。
【００２９】
誘電体層８０と窒化物層６０の部分が除去されると、図８に示されるように、集積回路素子の表面１７０は殆ど平坦である。能動フィーチャ２５とダミーフィーチャ１４との間のダミーフィーチャ以外のダミー可能領域では、誘電体層８０は平坦でなくてもよい。しかしながら、好ましい実施例の場合と同様に、この領域内に能動フィーチャがなくても、これは素子の機能にとっては重要ではない。更に、ダミーフィーチャ１４が存在せず、そして、ダミーフィーチャ１４以外の構造変化よりも小さいならば、厚さの変化は小領域についてである。
【００３０】
研磨後、パッド酸化物層４０と窒化物層６２とは、上述したウェットエッチング化合物を使用して除去される。第２の誘電体層１００と導電層１１０とは、図１０に示されるように、半導体基板１０上に形成される。図５で論じたのと同じ材料と方法が使用可能である。導電層１１０が除去されたとき、図１０に示されるように、ダミーフィーチャ１４が追加されると、ストリンガ１２０はできない。これは、ダミーフィーチャ１４が無い場合よりも、窪み２００がより小さくて一定であることによる。
【００３１】
必要ならば、研磨等の他の問題を勘案して、同一か異なるフィーチャレベルでの追加のダミーフィーチャを集積回路素子に追加してもよい。
図１１は、ダミーフィーチャ１４と３０とに囲まれている能動フィーチャ２５と１２の平面図である。図７〜１０で論じたように、ダミーフィーチャ１４は能動フィーチャ１２の両側に近接している。能動フィーチャ１２は必ずしもダミーフィーチャ１４によってすべての側を囲まれなくてもよく、能動フィーチャ２５はすべてのダミーフィーチャ１４に囲まれなくてもよい。能動フィーチャ１２、２５を囲むダミーフィーチャ１４の存在や不存在は、能動フィーチャ１２、２５の種々のエッジでのフィーチャ密度による。上述のように、一実施例において、能動フィーチャ２５のフィーチャ密度は十分に大きいので、能動フィーチャ２５はダミーフィーチャには囲まれていない。図１１に示されるように、他の実施例において、能動フィーチャ２５の低局所フィーチャ密度の故に、能動フィーチャ２５はダミーフィーチャ３０に全体を囲まれている。従って、フィーチャ密度を増加させるために、ダミーフィーチャ１４が追加される。能動フィーチャ２５を囲む複数のダミーフィーチャ１４は、第１の距離で、能動フィーチャ２５と隔たっている。第１の距離は、ダミーフィーチャ１４が能動フィーチャ１２から隔たっているのと同じ距離である。別の実施例において、能動フィーチャ２５のコーナーでフィーチャ密度が低く、エッジでは低くない場合は、ダミーフィーチャ１４はコーナーのみに存在する。能動フィーチャ１２においても同様である。例えば、前述の実施例において、能動フィーチャ１２は２つの側でダミーフィーチャ１４に囲まれる。別の実施例において、能動フィーチャ１２は、図１１に示されるように、ダミーフィーチャ１４によって全側が囲まれている。繰り返すが、これは、能動フィーチャ１２、２５のコーナーやエッジのフィーチャ密度による。一般に、フィーチャ密度が２５〜７５％以下ならば、ダミーフィーチャが追加される。
【００３２】
上述の明細書において、本発明を具体的な実施例に基づいて説明した。しかしながら、請求項で示した本発明の範囲を逸脱せずに、種々の改変が可能である。例えば、トランジスタのソース・ドレイン領域を形成するために、半導体基板１０の他の領域で行われるドーピング工程は、上述した方法の中で行われてもよい。従って、明細書や図は説明のためであって、限定するためではない。すべてのそのような改変は本発明の範囲内に含まれる。
【００３３】
利点、他の優位点、および問題の解決方法を、具体的な実施例に関して述べた。しかしながら、利点、他の優位点、問題の解決方法、および、利点、他の優位点、および問題の解決方法が発生し、深まる要素は、請求項の臨界の、必要な、又は、本質の形態としては構築されていない。ここで使用されている「からなる」「備える」あるいは他の多様な言葉は、工程、方法、事項、装置等を非限定的に包含する。これらの要素のみを含むのではなくて、そのような工程、方法、事項，装置に固有の、具体的にリストとして示されていない他の要素も含み得る。
【図面の簡単な説明】
【００３４】
【図１】半導体基板とパターン層の部分の断面図。
【図２】パターン層上に第１の誘電体層を成膜した後の半導体基板とパターン層の断面図。
【図３】研磨後の半導体基板とパターン層の断面図。
【図４】パターン層を除去した後の半導体基板の断面図。
【図５】導体層形成後の半導体基板の部分の断面図。
【図６】導体層の一部を除去後の半導体基板の部分の断面図。
【図７】本発明の実施例による、ダミーフィーチャ、パターン層、および、第１の誘電体層を有する半導体基板の部分の断面図。
【図８】本発明の実施例による、第１の誘電体層の一部を除去後の半導体基板の部分の断面図。
【図９】本発明の実施例による、パターン層を除去し、第２の誘電体層と導体層を形成した後の半導体基板の部分の断面図。
【図１０】本発明による、導体層の一部を除去した後の半導体基板の部分の断面図。
【図１１】本発明の一実施例の平面図。
【国際公開パンフレット】
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【国際調査報告】
2004529504.tif 000031
2004529504.tif 000032
2004529504.tif 000033