(57)【要約】本発明は、基板端子又は接地点（ＧＮＤ）と、Ｖｃｃ電源端子と、入力点（ｉｎ）と出力点（ｏｕｔ）とを含む複数の端子を備えるサブ回路をもつ基板（ＳＢＳＴＲ）を有する集積回路に関する。Ｖｃｃ電源端子、入力点又は出力点のうち少なくとも１つの端子が、過電圧保護回路を介して基板端子又は接地点に接続され、過電圧保護回路が、前記少なくとも１つの端子と基板端子又は接地点との間の基板に形成されるダイオード動作を伴う手段を有する。前記手段は、直列に接続される２つ以上のツェナー型ダイオード素子を有する。第１導電性タイプの基板は、基板に形成される第１導電性タイプとは反対の第２導電性タイプの井戸（ＷＬＬ）を備える。第１ダイオード素子は、第１導電性タイプの基板に設けられるとともに、基板に配される対向し合う導電性タイプの２つの界面領域（Ｓ１，Ｓ２）間の第１ｐｎ接合により形成される。少なくとも１つの第２ダイオード素子が、第２導電性タイプの井戸に設けられるとともに、その井戸に配される対向し合う導電性タイプの２つの界面領域（Ｓ３，Ｓ４）間の第２ｐｎ接合により形成される。前記井戸は、第１ダイオード素子から少なくとも第２ダイオード素子を絶縁する。
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【特許請求の範囲】
【請求項１】
基板端子又は接地点と、Ｖｃｃ電源端子と、入力点と出力点とを含む複数の端子を備えるサブ回路をもつ基板を有する集積回路であって、
前記Ｖｃｃ電源端子、前記入力点又は前記出力点のうち少なくとも１つの端子が、過電圧保護回路を介して前記基板端子又は前記接地点に接続され、
前記過電圧保護回路が、前記少なくとも１つの端子と前記基板端子又は前記接地点との間に、前記基板に形成されるダイオード動作を伴う手段を有し、
前記手段が、直列に接続される２つ以上のツェナー型ダイオード素子を有し、第１導電性タイプの前記基板が、前記基板に形成される第１導電性タイプとは反対の第２導電性タイプの井戸を備え、
第１ダイオード素子が、前記第１導電性タイプの基板に設けられるとともに、前記基板に配される対向し合う導電性タイプの２つの界面領域間の第１ｐｎ接合により形成され、また、少なくとも１つの第２ダイオード素子が、前記第２導電性タイプの前記井戸に設けられるとともに、前記井戸に配される対向し合う導電性タイプの２つの界面領域間の第２ｐｎ接合により形成され、
前記井戸が、前記第１ダイオード素子から少なくとも前記第２ダイオード素子を絶縁する集積回路。
【請求項２】
前記第１ダイオード素子のアノード部が、前記基板端子又は前記接地点に電気的に接続され、このカソード部が、前記第２ダイオード素子のアノード部に電気的に接続され、また、前記第２ダイオード素子のカソード部が、他のダイオード素子のアノード部、又は前記少なくとも１つの端子に電気的に接続される、請求項１に記載の集積回路。
【請求項３】
前記ｐｎ接合のｎ＋界面領域が、ｐ＋界面領域に形成される、請求項１又は２に記載の集積回路。
【請求項４】
前記第２ダイオード素子のｐｎ接合のｎ＋界面領域と前記井戸とが、前記ｐ＋界面領域によって互いに隔離される、請求項３に記載の集積回路。
【請求項５】
前記井戸を適正電圧にするように、前記井戸の導電性タイプと一致する導電性タイプの、前記井戸に配される界面領域を有する、請求項４に記載の集積回路。
【請求項６】
ダイオード素子のｎ＋界面領域及びｐ＋界面領域が、互いにすぐ隣接して位置付けられる、請求項１に記載の集積回路。
【請求項７】
ｐ＋界面領域が、ｎ＋界面領域の内側に形成され、前記基板とのインターフェースを遮断する、請求項１に記載の集積回路。
【請求項８】
前記ｐ＋界面領域と前記ｎ＋界面領域とが置き換えられる、請求項３乃至７の何れか１項に記載の集積回路。
【請求項９】
ダイオード素子が、約５ボルトのツェナー電圧を有する、請求項１乃至８の何れか１項に記載の集積回路。
【請求項１０】
請求項１乃至９の何れか１項に記載の集積回路の製造方法であって、
拡散によって、第１導電性タイプの基板に第２導電性タイプの井戸を配し、
拡散によって、前記井戸に前記第２導電性タイプの高ドープされた界面領域を配し、
拡散によって、前記基板に前記第２導電性タイプの高ドープされた界面領域を配し、
拡散によって、前記第２導電性タイプの高ドープされた界面領域に、前記第１導電性タイプの高ドープされた界面領域を配する製造方法。
【請求項１１】
請求項１乃至９の少なくとも１項に記載の集積回路を対象とすることが明らかな過電圧保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板端子又は接地点と、Ｖｃｃ電源端子と、入力点と出力点とを含む複数の端子を備えるサブ回路をもつ基板を有する、ＣＭＯＳ又はＢＩＣＭＯＳ型の集積回路であって、Ｖｃｃ電源端子、入力点又は出力点のうち少なくとも１つの端子が、過電圧保護回路を介して基板端子又は接地点に接続され、過電圧保護回路が、前記少なくとも１つの端子と基板端子又は接地点との間に、基板に形成されるダイオード動作を伴う手段を有する、集積回路に関する。
【０００２】
集積回路は、短い持続時間（数ナノ秒）の高電圧（数キロボルト）のパルス及びわずかなアンペアのアンペア数を特徴とする静電気放電（ＥＳＤ）に起因する損壊から保護されなければならない。ＥＳＤの原因としては、例えば、人体及び機械から発生する電界などがある。
【０００３】
集積回路がますます小型化されるのにつれて、静電気放電に対する感度も上がる。
【０００４】
【従来の技術】
静電気放電（ＥＳＤ）から集積回路を保護するための過電圧保護回路は既に知られている。かかる過電圧保護回路において、一方ではレジスタと直列結合されるダイオードであり、他方ではそのゲートがダイオードとレジスタとの間のノードに接続されるＮＭＯＳトランジスタである並列回路が適用されている。既知の過電圧保護回路の欠点は、それが基板上でかなり大きな場所をとってしまうということである。既知の保護回路の他の欠点は、アバランシェ型のダイオードが使用されていること、すなわち、アバランシェ効果の結果としてダイオードブレークダウンが実質的に起こるということである。このようなダイオードは、例えば、１０Ｖのマグニチュードのオーダーで、かなり高い破壊的な電圧をもちうるけれども、切り換え速度はかなり低い。これは高速パルスを受信するのに不利であり、直列抵抗がかなり高くなる。これはＥＳＤパルスの場合、かなり大きな電圧降伏につながる。従って、双方の上記ファクタは、保護回路の保護能力に悪影響を及ぼす。
【０００５】
アバランシェ型のダイオードの代わりに、実在のツェナー型ダイオード、すなわち、いわゆるツェナー効果の結果としてダイオードブレークダウンが実質的に起こるダイオードが、適用されることもできる。このようなダイオードは、もっと高速な切り換え回路速度ばかりでなくもっと低い直列抵抗も備えている。ツェナーダイオードの欠点は、動作電圧が約５Ｖと低いことである。これにより関連端子間にかなり小さな電圧差をもつ保護回路に適用範囲が限定される。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、上述された欠点を未然に防ぐ過電圧保護回路を備える、上記に説明されたタイプの集積回路を提供することである。
【０００７】
【課題を解決するための手段】
本発明の第１態様によると、基板端子又は接地点と、Ｖｃｃ電源端子と、入力点と出力点とを含む複数の端子を備えるサブ回路をもつ基板を有する集積回路であって、Ｖｃｃ電源端子、入力点又は出力点のうち少なくとも１つの端子が、過電圧保護回路を介して基板端子又は接地点に接続され、過電圧保護回路が、前記少なくとも１つの端子と基板端子又は接地点との間に、基板に形成されるダイオード動作を伴う手段を有し、この手段が、直列に接続される２つ以上のツェナー型ダイオード素子を有し、第１導電性タイプの基板が、基板に形成される第１導電性タイプとは反対の第２導電性タイプの井戸（ｗｅｌｌ）を備え、第１ダイオード素子が、第１導電性タイプの基板に設けられるとともに、基板に配される対向し合う導電性タイプの２つの界面領域間の第１ｐｎ接合により形成され、また、少なくとも１つの第２ダイオード素子が、第２導電性タイプの井戸に設けられるとともに、井戸に配される対向し合う導電性タイプの２つの界面領域間の第２ｐｎ接合により形成され、この井戸が、第１ダイオード素子から少なくとも第２ダイオード素子を絶縁する、集積回路を提供する。２つ以上のツェナーダイオードを直列配置することによって、静電気放電（ＥＳＤ）からの迅速な保護が提供され、このＥＳＤ保護は、任意の動作電圧の集積回路に対して一般に適用されることができる。
【０００８】
好ましい実施例によると、第１ダイオード素子のアノード部が、基板端子又は接地点に電気的に接続され、このカソード部が、第２ダイオード素子のアノード部に電気的に接続される。また、第２ダイオード素子のカソード部は、他のダイオード素子のアノード部又は前記少なくとも１つの端子に電気的に接続される。
【０００９】
他の好ましい実施例によると、前記接合は、それぞれｐ＋界面領域ｎ＋界面領域によって形成され、ｐ−ｎ接合のｎ＋界面領域が、ｐ＋界面領域に形成され、第２ダイオード素子のｐ−ｎ接合のｎ＋界面領域と井戸とが、ｐ＋界面領域によって互いに隔離される。これら実施例において、井戸の導電性タイプと一致する導電性タイプの界面領域が、井戸を適正電圧にするように前記井戸に配される。別の好ましい実施例において、ダイオード素子のｎ＋界面領域及びｐ＋界面領域は、互いにすぐ隣接して位置付けられる。ｐ＋界面領域をｎ＋界面領域の内側に形成することも可能であり、これによりｐ＋界面領域が基板とのインターフェースを遮断する。
【００１０】
前述において、基板はＰ型材料から製造され、井戸はＮ型材料から製造されるけれども、本発明は、Ｎ型の基板及びＰ型の井戸にも同様に適用されることが可能である。本発明は、いわゆる、双井戸（ｔｗｉｎ−ｗｅｌｌ）工程においても適用されることができる。
【００１１】
本発明の別の態様によると、上記に説明されたタイプの保護回路を製造する方法であって、
拡散によって、第１導電性タイプの基板に第２導電性タイプの井戸を配し、
拡散によって、井戸に第２導電性タイプの高ドープされた界面領域を配し、
拡散によって、基板に第２導電性タイプの高ドープされた界面領域を配し、
拡散によって、第２導電性タイプの高ドープされた界面領域に、第１導電性タイプの高ドープされた界面領域を配する製造方法を提供する。
【００１２】
本発明の他の利点、特徴及び詳細は、本発明の好ましい幾つかの実施例を以下において説明し明瞭にされる。また添付される図面を参照して説明がなされる。
【００１３】
【発明の実施の形態】
図１は、回路への入力用端子と、回路の出力用端子と、供給電圧Ｖｃｃ用端子と、接地ＧＮＤ用端子とである４つの端子を備える集積回路を示す。この供給電圧の値は任意であり、例えば、１０Ｖである。
【００１４】
この図に図示される集積回路は、単に概略的に示されているのに過ぎないことは明らかであろう。実際は、集積回路は、一般的にもっと多数の端子又はクランプを有する。１つ又は複数の端子が、静電気放電（ＥＳＤ）から回路を保護するためのプロテクションを設けている。
【００１５】
ＥＳＤは、そのうち一方が人体でありうる、異なる電圧をもつ２つの材質間における電荷の移動として規定されることができる。集積半導体回路がますます小型化しつつあるために、このような電荷移動が起こりうる電圧差も縮小し続けている。半導体回路の現在のディメンジョンであれば、前記移動は１５００Ｖの電圧差においてすでに起こりうる。
【００１６】
ＥＳＤは、半導体の電気特性に悪影響を及ぼし、又は電子システムの通常動作を阻害する可能性がある。こうしたＥＳＤに起因する損壊は、例えば、酸化破壊、金属若しくは接触の高熱故障（ｂｕｒｎ−ｏｕｔ）、又は回路の過熱により引き起こされる拡散という結果になりうる。
【００１７】
図２は、集積半導体回路を保護するために実現されるＥＳＤ保護回路の第１実施例の断面図を示す。ツェナー型の第１素子が、界面領域Ｓ１を得るためにＰ＋（ＳＰ）拡散によって基板に配され、さらに界面領域Ｓ２を得るためにＮ＋（ＳＮ）拡散によって全面的に界面領域Ｓ１内に配される。更に、Ｎ材料の浮き井戸（ｆｌｏａｔｉｎｇ ｗｅｌｌ）ＷＬＬが、Ｐ−材料の基板ＳＢＳＴＲに配される。基板ＳＢＳＴＲに浮いている井戸ＷＬＬにおいて、ツェナー型の第２素子が、界面領域Ｓ３を得るためにＰ＋拡散によって配され、さらに界面領域Ｓ４を得るためにＮ＋拡散によって全面的に界面領域Ｓ３内に配される。
【００１８】
界面領域Ｓ１はアースに電気的に接続され、界面領域Ｓ２は界面領域Ｓ３に接続され、また界面領域Ｓ４は、保護のために集積回路の関連端子（Ｖｃｃ／ｉｎ／ｏｕｔ）に電気的に接続される。
【００１９】
浮き井戸ＷＬＬを適正電圧にするために、付加的な界面領域Ｓ５が、Ｎ＋拡散によって井戸ＷＬＬに配され、かかる界面領域Ｓ５は、界面領域Ｓ２に電気的に接続される。この界面領域Ｓ５は、図２に示されるように、界面領域Ｓ３に接続されることができるが、界面領域Ｓ４（Ｖｃｃ／ｉｎ／ｏｕｔ）に接続されることも可能である。
【００２０】
基板に形成されるダイオード素子及び井戸は、実在のツェナー型であり、フィールド型とも呼ばれる。すなわち、ｐ＋界面領域及びｎ＋界面領域の双方のドーピング濃度が非常に高く、（５Ｖの印加電圧において１００ボルト／マイクロメートルのマグニチュードのオーダーで）発生された電界が非常に強く、空乏層が非常に狭い（１０ナノメートルより小さい）ので、量子力学的「トンネル」効果が起こる。このトンネル効果によって、極めて短い切り換え時間及びダイオード素子の低い抵抗が可能になる。
【００２１】
用いられる材料及びドーピングの度合いに依って、５Ｖ乃至８Ｖの範囲にある電圧でツェナーブレークダウンが起こる。ダイオード素子のツェナーブレークダウン電圧が、例えば、６Ｖになると仮定すると、図示される実施例では、供給電圧において１２Ｖを超える電圧ピークでブレークダウン（降伏）が起こる。
【００２２】
図３に示される第２の好適な実施例において、（高度にドープされた）ｎ＋界面領域及びｐ＋界面領域が、互いに隣接して位置されるように、第１ダイオード素子が、拡散によって基板ＳＢＳＴＲに配される。（高度にドープされた）ｎ＋界面領域及びｐ＋界面領域が、互いに隣接して位置されるように、第２ダイオード素子が、拡散によってＮ井戸ＷＬＬに配される。この実施例においては、ｎ＋領域がＮ井戸ＷＬＬに更に隣接するので、第１好適実施例のように適正電圧で井戸を保持するための付加的な界面領域は全く必要ない。
【００２３】
図４に示される第３の好適な実施例において、第１ダイオード素子は、以下の如く形成される。界面領域Ｓ２が、まず第１にＮ＋拡散によって基板ＳＢＳＴＲに配される。界面領域Ｓ１が、さらにＰ＋拡散によってＳ２の領域よりもずっと小さい領域にわたって配される。この界面領域Ｓ１においては、Ｐ＋拡散深さの方が、ｎ＋拡散深さよりもずっと基板の奥深くにわたって形成される。更に、同じやり方で、第２ダイオード素子がＮ井戸に拡散される。この実施例において、Ｎ井戸は界面領域Ｓ４を介して適正電圧にされるので、付加的な界面領域がここでも省略されることが可能である。
【００２４】
本発明は、Ｎ型開始材料から製造される半導体回路にも勿論適用されることができる。
【図面の簡単な説明】
【図１】４つの端子をもつ集積回路を説明的なやり方で概略的に示す。
【図２】本発明による保護回路の第１の好適な実施例で形成される集積回路基板の断面図を概略的に示す。
【図３】本発明による保護回路の第２の好適な実施例で形成される集積回路基板の断面図を概略的に示す。
【図４】本発明による保護回路の第３の好適な実施例で形成される集積回路基板の断面図を概略的に示す。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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