(57)【要約】実質的に平面状の誘電材料層と導電材料層が交番する複数の層を有し、さらに第１の表面および第２の表面を有する超小型電子基板であって、該誘電材料層および導電材料層が、第１の表面と第２の表面の間を実質的に直角に延びた超小型電子基板である。
2004527898.tif 000002
【特許請求の範囲】
【請求項１】
実質的に平面状の基板誘電材料層と基板導電材料層とが交番する複数の層と、
第１の表面と第２の表面と
を備え、実質的に平面状の基板誘電材料層と基板導電材料層が交番する前記複数の層が、前記第１の表面と前記第２の表面の間を実質的に直角に延びるマイクロエレクトロニック基板。
【請求項２】
前記基板誘電材料層が、充填エポキシ樹脂、ＦＲ４材料、ポリイミドおよびビスベンゾシクロブテンからなるグループから選択される請求項１に記載のマイクロエレクトロニック基板。
【請求項３】
前記基板導電材料層が、銅、アルミニウムおよびそれらの合金からなるグループから選択される導電材料である請求項１に記載のマイクロエレクトロニック基板。
【請求項４】
前記基板導電材料層が、少なくとも１つの連続導電材料層を備えた請求項１に記載のマイクロエレクトロニック基板。
【請求項５】
前記基板導電材料層が、少なくとも１つの間欠導電材料層を備えた請求項１に記載のマイクロエレクトロニック基板。
【請求項６】
前記少なくとも１つの間欠導電材料層が、導電材料の部分と誘電材料の部分が交番する部分を有する請求項５に記載のマイクロエレクトロニック基板。
【請求項７】
第１の表面と第２の表面を有し、実質的に平面状の基板誘電材料層と基板導電材料層が交番する複数の層を備え、基板誘電材料層の各々および基板導電材料層の各々が、前記第１の表面と第２の表面の間を実質的に直角に延びている基板と、
前記基板の第１の表面および前記基板の第２の表面の少なくともいずれか一方に配置されたトレース網と
を備えたマイクロエレクトロニック・デバイス。
【請求項８】
前記トレース網が、前記基板の第１の表面に配置された少なくとも１つの誘電体層を備え、かつ、前記少なくとも１つの第１の表面の誘電体層上に配置され、少なくとも１つの基板導電材料層と接触するように、前記少なくとも１つの第１の表面の誘電体層を貫通して延びた少なくとも１つの導電トレースをさらに備えた請求項７に記載のマイクロエレクトロニック・デバイス。
【請求項９】
前記少なくとも１つの第２の表面の誘電体層上に配置され、かつ、少なくとも１つの基板導電材料層と接触するように、前記少なくとも１つの第２の表面の誘電体層を貫通して延びた少なくとも１つの導電トレースを備えた前記基板の第２の表面に配置されたトレース網をさらに備えた請求項８に記載のマイクロエレクトロニック・デバイス。
【請求項１０】
前記基板誘電材料層が、充填エポキシ樹脂、ＦＲ４材料、ポリイミドおよびビスベンゾシクロブテンからなるグループから選択される請求項７に記載のマイクロエレクトロニック・デバイス。
【請求項１１】
前記基板導電材料層が、銅、アルミニウムおよびそれらの合金からなるグループから選択される導電材料である請求項７に記載のマイクロエレクトロニック・デバイス。
【請求項１２】
前記基板導電材料層が、少なくとも１つの連続導電材料層を備えた請求項７に記載のマイクロエレクトロニック・デバイス。
【請求項１３】
前記基板導電材料層が、少なくとも１つの間欠導電材料層を備えた請求項７に記載のマイクロエレクトロニック・デバイス。
【請求項１４】
前記少なくとも１つの間欠導電材料層が、導電材料の部分と誘電材料の部分が交番する部分を有する請求項１３に記載のマイクロエレクトロニック・デバイス。
【請求項１５】
マイクロエレクトロニック基板を製造する方法であって、
ブロックを形成するために、実質的に平面状の誘電材料層と導電材料層が交番する層を形成するステップと、
前記ブロックから前記平面状の誘電材料層および前記導電材料層に直角にスライスするステップとを含む方法。
【請求項１６】
前記導電層を形成するステップが、少なくとも１つの連続導電材料層を形成するステップを含む請求項１５に記載の方法。
【請求項１７】
前記導電層を形成するステップが、少なくとも１つの間欠導電材料層を形成するステップを含む請求項１５に記載の方法。
【請求項１８】
前記少なくとも１つの間欠導電材料層を形成するステップが、導電材料の部分と誘電材料の部分が交番する前記少なくとも１つの間欠導電材料層を形成するステップを含む請求項１７に記載のマイクロエレクトロニック基板。
【請求項１９】
マイクロエレクトロニック・デバイスを製造する方法であって、
ブロックを形成するために、実質的に平面状の誘電材料層と導電材料層が交番する層を形成するステップと、
第１の表面と第２の表面を有する基板を得るために、前記ブロックから前記平面状の誘電材料層および前記導電材料層に直角にスライスするステップと、
前記基板の第１の表面および前記基板の第２の表面の少なくとも一方にトレース網を配置するステップと
を含む方法。
【請求項２０】
前記トレース網を配置するステップが、前記基板の第１の表面に少なくとも１つの誘電体層を配置するステップを含み、かつ、少なくとも１つの導電トレースを前記少なくとも１つの第１の表面の誘電体層に配置し、少なくとも１つの基板導電材料層に接触させるように、前記少なくとも１つの第１の表面の誘電体層を貫通して延びるステップをさらに含む請求項１９に記載の方法。
【請求項２１】
前記少なくとも１つの第２の表面の誘電体層上に配置され、かつ、少なくとも１つの基板導電材料層と接触するように、前記少なくとも１つの第２の表面の誘電体層を貫通して延びた少なくとも１つの導電トレースを備えた前記基板の第２の表面に、第２のトレース網を配置するステップをさらに含む請求項２０に記載の方法。
【請求項２２】
前記トレース網に取り付けられるように少なくとも１つのマイクロエレクトロニック・ダイを取り付けるステップをさらに含む請求項１９に記載の方法。
【請求項２３】
前記導電層を形成するステップが、少なくとも１つの連続導電材料層を形成するステップを含む請求項１９に記載の方法。
【請求項２４】
前記導電層を形成するステップが、少なくとも１つの間欠導電材料層を形成するステップを含む請求項１９に記載の方法。
【請求項２５】
前記少なくとも１つの間欠導電材料層を形成するステップが、導電材料の部分と誘電材料の部分が交番する前記少なくとも１つの間欠導電材料層を形成するステップを含む請求項１９に記載の方法。
【発明の詳細な説明】
【０００１】
発明の背景
発明の分野：  本発明は導電基板を製造するための装置および方法に関し、より詳細には、介在物として使用することができる、導電材料層と誘電材料層が交番する積層基板に関する。
【０００２】
従来技術：  より優れた性能、より低いコスト、より高度な集積回路素子の小型化、およびより高い実装密度は、コンピュータ産業における継続目標である。これらの目標を達成することにより、マイクロエレクトロニック・ダイがさらに小型化される。より小型化されることにより、各半導体ウェハ上により多くのマイクロエレクトロニック・ダイを製造することができ、これにより、マイクロエレクトロニック・ダイのコストを低減することができる。しかしながら、小型化されたマイクロエレクトロニック・ダイの各々をマイクロエレクトロニック・デバイスに直接組み込むことは困難であり、そのためにマイクロエレクトロニック・ダイには、他のデバイス構成要素へのマイクロエレクトロニック・ダイの接続をより容易にするための介在物が取り付けられている。
【０００３】
図１８は、介在物２０４に電気接続されたマイクロエレクトロニック・ダイ２０２を備えたパッケージ２００を示したものである。介在物２０４は、基板コア２０６（例えば、ビスマレイミド・トライアジン樹脂（ｂｉｓｍａｌｅｉｍｉｄｅ ｔｒｉａｚｉｎｅ ｒｅｓｉｎ）、ＦＲ４、ポリイミド材料等）を備えており、該基板コア２０６は、頂部トレース網２１２を形成するための誘電体層（例えば、エポキシ樹脂、ポリイミド、ビスベンゾシクロブテン（ｂｉｓｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）等）とその誘電体層の頂部表面上の導電トレース（例えば、銅、アルミニウム等）、および底部トレース網２１４を形成するための誘電体層とその誘電体層の底部表面上の導電トレースを有している。頂部トレース網２１２と底部トレース網２１４の間の電気相互接続を達成するために、特定の位置に基板コア２０６を貫通して孔が穿たれ、導電材料でめっきが施されている。このめっきが施された孔は、「めっきスルーホール」（ＰＴＨ）ビア２１８として当分野で知られている。図１９は、基板コア２０６上に頂部トレース網２１２および底部トレース網２１４を備えた介在物２０４を示したものである。頂部トレース網２１２は、第１の誘電体層２２２を備えており、第１の導電トレース２２４が誘電体層２２２上に形成されている。第１の導電トレース２２４は、ＰＴＨビア２１８またはＰＴＨビア２１８と接触しているトレース２２６と接続するべく、第１の誘電体層２２２を貫通して延びている。第１の誘電体層２２２および第１の導電トレース２２４の上に第２の誘電体層２２２’が配置されている。第２の誘電体層２２２’上に第２の導電トレース２２４’が形成され、それぞれの第１の導電トレース２２４と接触するように、第２の誘電体層２２２’を貫通して延びている。第２の誘電体層２２２’および第２の導電トレース２２４’の上に第３の誘電体層２２２”が配置され、該第３の誘電体層２２２”を貫通して延びた第１のソルダ・ボール・ランド２２８が形成されている。第３の誘電体層２２２”の上に第１のソルダ・レジスト２３２が形成され、第１のソルダ・ボール・ランド２２８を取り囲んでいる。底部トレース網２１４も、第１、第２および第３の誘電体層（それぞれ２３４、２３４’および２３４”）および第１、第２および第３の導電トレース（それぞれ２３６、２３６’および２３６”）を使用して、頂部トレース網２１２と同様の方法で形成されている。第３の導電トレース２３６”と共に第２のソルダ・ボール・ランド２３８が形成され、また、第３の誘電体層２３４”および第３の導電トレース２３６”の一部の上に第２のソルダ・レジスト２４２が形成され、第２のソルダ・ボール・ランド２３８を取り囲んでいる。
【０００４】
図１８を参照すると、マイクロエレクトロニック・ダイ２０２は、微小ソルダ・ボール２４４を介して頂部トレース網２１２に取り付けられ、かつ、電気接触している。微小ソルダ・ボール２４４は、マイクロエレクトロニック・ダイ２０２のコンタクト２４６と第１のソルダ・ボール・ランド２２８（図１９参照）の間に延びている。外部コンタクト２４８（ソルダ・ボールとして示されている）は、第２のソルダ・ボール・ランド２３８（図１９参照）に形成されている。外部コンタクト２４８は、外部電気システム（図示せず）に接続される。したがって介在物２０４の使用が、マイクロエレクトロニック・ダイ２０２と外部電気システム（図示せず）の間の電気連絡を可能にしている。
【０００５】
図２０〜２４は、図１８および１９に示すＰＴＨビア２１８などの銅めっきスルーホール・ビアを形成するパネルめっき方法を示したものである。図２０に示すように、基板２０６の第１の表面２５４に第１の銅層２５２を設け、基板２０６の第２の表面２５８に第２の銅層２５６を設ける。図２１に示すように、第１の銅層２５２、基板２０６および第２の銅層２５６を貫通して孔２６２を穿つ。図２２に示すように、当分野で知られている無電解銅めっき技法およびそれに引き続く銅電気めっき処理によって、孔２６２の１つまたは複数の側壁２６６に銅側壁層２６４を形成する。図２３に示すように、孔２６２（図２２参照）、第１の銅層２５２の一部と第２の銅層２５６の一部の上に、レジスト層２６８をパターニングする。次に、図２４に示すように、めっきスルーホール・ビア２１８を形成するため第１の銅層２５２と第２の銅層２５６にエッチングを施し、レジスト層２６８を除去する。
【０００６】
介在物２０４の製造には多くの処理ステップが必要であり、パッケージのコストを高くしている。特にＰＴＨビア２１８の形成には、極めて多くの時間集約処理ステップが必要であり、したがって、ＰＴＨビアを形成する必要のない介在物およびその介在物を製造するための技法を設計することが有利である。
【０００７】
本明細書は、本発明であることを個々に指摘し、かつ、明確に主張した特許請求で完結しているが、本発明の利点は、本発明についての以下の説明を添付の図面と共に読むことにより、より容易に確認することができよう。
【０００８】
例示的実施形態の詳細な説明
以下、本発明が実践されている特定の実施形態を例として示した添付の図面を参照して詳細に説明する。これらの実施形態は、当分野の技術者が本発明を実施できるように十分詳細に記述されている。本発明の様々な実施形態は、異なってはいても互いに必ずしも排他的ではないことを理解すべきである。例えば、本明細書において、１つの実施形態に関連して説明する特定の特徴、構造あるいは特性は、本発明の精神および範囲を逸脱することなく、他の実施形態の中で実施することができる。また、開示する各実施形態内における個々のエレメントの位置および配列は、本発明の精神および範囲を逸脱することなく修正することができることを理解すべきである。したがって以下の詳細な説明は本発明を制限する意味で捕えてはならず、本発明の範囲は、適切に解釈された特許請求の範囲の各請求項と、各請求項が権利を主張することができるすべての範囲の均等物によってのみ定義されるものとする。図面においては、類似の数表示は、いくつかの図面を通して、同一または類似の機能を表している。また、図面は、単に本発明の一般概念を説明したものに過ぎず、本発明の何らかのスケールを表したものではない。
【０００９】
図１は、本発明による平行平面基板ブロック１００を示したものである。平行平面基板ブロック１００は、基板誘電材料層１０２と基板導電材料層１０４が交互に配置されている。基板誘電材料層１０２には、充填エポキシ樹脂、ＦＲ４、ポリイミド、ビスベンゾシクロブテン、セラミック材料等が含まれるが、これらに限定されない。基板導電材料層１０４には、銅、銅合金、アルミニウム、アルミニウム合金、タングステン、タングステン合金等が含まれるが、これらに限定されない。平行平面基板ブロック１００の厚さ１０６、高さ１０７および深さ１０８は、約２インチと１２インチの間であることが好ましい。
【００１０】
図２に示すように、基板ブロック１００は、基板誘電材料１０２１の第１の層を用意し、その第１の基板誘電材料１０２１上に第１の基板導電材料層１０４１を配置することで形成される。第１の基板導電材料層１０４１の上に第２の基板誘電材料層１０２２が配置され、第２の基板誘電材料層１０２２の上に第２の基板導電材料層１０４２が配置されている。このプロセスは、所望する数の基板誘電材料層１０２ｎおよび所望する数の基板導電材料層１０４ｎ−１が形成されるまで繰り返される。これにより、基本的に誘電材料層と導電材料層の積層構造である基板ブロック１００が形成される。基板誘電材料層１０２の各々が複数の誘電材料層からなり、また、基板導電材料層１０４の各々が複数の導電材料層からなってもいことは当然理解されよう。
【００１１】
充填エポキシ樹脂に銅箔が成膜され、それが２５層ブロック（１２層の銅箔および１３層の充填エポキシ樹脂）を形成するように繰り返されていることが好ましい。次に、２５層ブロックが、当分野の技術者に良く知られている積層プロセスで圧縮される。続いて個々の２５層ブロックが互いに整列させられかつ積層され、平行平面基板ブロック１００が形成される。２５層以外のブロック層を備えた他の積層手段も可能である。積層中に必要な重要な要素は、ブロックに含まれている多数の層と層の間を一様にするために、誘電材料を良好に制御された厚さに維持することである。
【００１２】
図３に示すように、基板ブロック１００は、積層基板誘電材料層１０２および基板導電材料層１０４に対して直角にスライスされ、平行平面基板１１０を形成する。この方法で平行平面基板１１０をスライスすることにより、基板誘電材料層１０２の各々、および基板導電材料層１０４の各々が、平行平面基板１１０の第１の表面１１６から、平行平面基板１１０の反対側の第２の表面１３０に向かって延びることになる（図５に示す）。このスライスは、これらに限定されないが、ダイヤモンド鋸およびウォータ鋸を始めとする、当分野で知られている任意の適切な切断装置を使用して達成される。平行平面基板１１０の厚さ１１２は、約０．５ｍｍと３ｍｍの間であることが好ましく、約１ｍｍであることが最も好ましい。図４に示すように、平行平面基板１１０は、当分野で知られているピッチが５０ミルのボール・グリッド・アレイ・パッケージの形成を補助するために、基板導電材料層１０４のピッチ“Ａ”が約０．３１７５ｍｍ（１２．５ミル）になるように設計されることが好ましい。基板誘電材料層１０２の厚さ“Ｂ”は、約０．２８２５ｍｍ（１１．１２ミル）であり、また、基板導電材料層１０４の厚さ“Ｃ”は、約０．０３５ｍｍ（１．３８ミル）であることが好ましい。
【００１３】
平行平面基板１１０を介在物の基板コアとして使用することができる。図５〜１２は、このような介在物の製造を示したものである。図５に示すように、平行平面基板の第１の表面１１６上の所望する位置に、少なくとも１つの導電ランド１１１が形成される。導電ランド１１１は、実質的に直角配向で、それぞれ個々の基板導電材料層１０４と接触している。導電ランド１１１は、当分野で知られている任意の技法を使用して形成することができる。導電ランド１１１は、知られている任意のパネルめっき技法を使用して、銅で形成されることが好ましい。
【００１４】
図６に示すように、平行平面基板の第１の表面１１６および導電ランド１１１の上に、第１の誘電材料層１１４が配置される。図７に示すように、第１の誘電材料層１１４を貫通して、少なくとも１つのビア１１８が形成され、少なくとも１つの基板導電材料層１０４の少なくとも一部が露出される。ビア１１８は、これらに限定されないが、レーザせん孔およびエッチングを始めとする、知られている任意の技法を使用して形成することができる。
【００１５】
次に、図８に示すように、第１の誘電材料層１１４上に、第１のレジスト層１２２をパターニングする。図９に示すように、少なくとも１つの第１の導電トレース１２４が、第１の誘電材料層１１４のパターニングされた第１のレジスト層１２２で覆われていない部分に形成され、それぞれの基板導電材料層１０４と接触するように第１の誘電材料層１１４を貫通して延びている。図１０に示すように、第１の誘電材料層１１４および第１の導電トレース１２４の上に、第２の誘電材料層１１４’が配置される。図１１に示すように、パターニングされた第２のレジスト層１２２’を使用して、既に説明した方法と同じやり方で、少なくとも１つの第２の導電トレース１２４’が第２の誘電材料層１１４’上に形成される。第２の導電トレース１２４’は、それぞれの第１の導電トレース１２４と接触するように、第２の誘電材料層１１４’を貫通して延びている。第２のレジスト層１２２’および第２の導電トレース１２４’の上に、第３の誘電材料層１１４”が配置される。パターニングされた第３のレジスト層１２２”を使用して、第１のソルダ・ボール・ランド１２６（ソルダ１２９が配置されたトレース１２７として示されている）が、第３の誘電材料層１１４”を貫通して延びるように形成される。第３のレジスト層１２２”の上に、第１のソルダ・ボール・ランド１２６を取り囲むように第１のソルダ・レジスト１２８が形成され、こうして頂部トレース網１４４が形成される。第１のレジスト層１２２、第２のレジスト層１２２’および第３のレジスト層１２２”の各々を除去することができることは当然理解されよう。
【００１６】
図１２に示すように、底部トレース網１４６が、頂部トレース網１４４と同様の方法で、導電ランド１３１、第１、第２および第３の誘電材料層（それぞれ１３２、１３２’および１３２”）、第１、第２および第３のレジスト層（それぞれ１３４、１３４’および１３４”）、および第１、第２および第３の導電トレース（それぞれ１３６、１３６’および１３６”）を使用して、平行平面基板の第２の表面１３０上に形成される。第３の導電トレース１３６”と共に第２のソルダ・ボール・ランド１４２が形成され、また、第３のレジスト層１３４”および第３の導電トレース１３６”の一部の上に、第２のソルダ・レジスト１３８が形成され、第２のソルダ・ボール・ランド１４２を取り囲んでいる。こうして、図１２に示す介在物１４８が形成される。３つの誘電材料層および導電トレースが示されているが、本発明はそれには限定されないことは、当然理解されよう。このような層の数は、３層以外の任意の数にすることができる。
【００１７】
頂部トレース網１４４の第１の導電トレース１２４は、対応する底部トレース網１４６の第１の導電トレース１３６と垂直方向に整列させる必要はないことに留意されたい（その間に電気連絡があることが望ましい）。頂部トレース網１４４の第１の導電トレース１１４および対応する底部トレース網１４６の第１の導電トレース１３６に必要なことは、基板導電材料層１０４の長さ（図１２に対して直角）に沿ったどこかで、共通基板導電材料層１０４と接触することだけである。
【００１８】
図１３は、マイクロエレクトロニック・パッケージ１５０を示したもので、微小ソルダ・ボール１５４を介して、平行平面基板１１０の頂部トレース網１４４にマイクロエレクトロニック・ダイ１５２が取り付けられ、かつ、電気接触している。微小ソルダ・ボール１５４は、マイクロエレクトロニック・ダイ１５２上のコンタクト１５６と頂部トレース網１４４の第１のソルダ・ボール・ランド１２６（図１２参照）の間に延びている。外部コンタクト１５８（ソルダ・ボールとして示されている）は、底部トレース網１４６の第２のソルダ・ボール・ランド１４２（図１２参照）上に形成されている。当然のことではあるが、本発明は、図１３に示す、ソルダ・ボール１５４を介して接続されたマイクロエレクトロニック・ダイ１５２に限定されない。マイクロエレクトロニック・ダイ１５２は、当分野の技術者に知られているワイヤ・ボンドまたは他の接続技法を使用して接続することができる。
【００１９】
大型の平行平面基板１１０の個別頂部トレース網に複数のマイクロエレクトロニック・ダイを接続し、図１３に示すような個別パッケージを形成するようにダイシングすることができることについては、当然理解されよう。
【００２０】
本発明は、基板導電材料層１０４が層の全体にわたって導電性であるものに限定されない。例えば本発明の一実施形態は、図１４に示すように、第１の間欠導電材料層１６０である。第１の間欠導電材料層１６０は、例えば幅１６６が約０．１６５１ｍｍ（６．５ミル）の導電材料１６２（銅など）と、例えば幅１６８が約０．１５２４ｍｍ（６．０ミル）の誘電材料１６４（充填エポキシ樹脂など）との交番部分が形成された誘電体基板１６５（ＦＲ４基板あるいはＢＴ樹脂基板など）を備えている。第１の間欠導電材料層１６０自体の厚さ１７０は約０．３１７５ｍｍである。この第１の間欠導電材料層１６０は、当分野で良く知られている標準の印刷回路基板製造設備を使用して、単層印刷回路基板を製造する方法と同じ方法で製造できる。基板の製造に間欠導電材料層１６０を使用することにより、図３に示す実施形態の場合と同じく、導電平面ではなく、基板を貫通して延びた個別導電ビアが形成されることが分かるであろう。
【００２１】
また、導電材料の幅１６６または誘電材料の幅１６８は、変更することができる。図１５に示すように、図１４で説明した導電材料１６２と誘電材料１６４の交番部分の間に、例えば幅１７４が約１６．９ｍｍ（６６５．４ミル）である幅の広い導電材料１７２の部分を構成し、第２の間欠導電材料層１７６を形成することができる。この幅の広い導電材料１７２の部分を使用して電源（最終アセンブリ中のマイクロエレクトロニック・ダイの真下に配置されることが好ましい）を供給し、また、導電材料１６２の部分を使用して電気信号を伝送することができる。
【００２２】
図１６は、図１４および１５に示す第１の間欠導電材料層１６０および第２の間欠導電材料層１７６の実施形態が組み込まれ、かつ、平面導電材料層１８２（図１〜１３に示す基板導電材料層１０４に類似）を備えた基板ブロック１８０から切断した基板１７８の斜視図を示したものである。第１の間欠導電材料層１６０、第２の間欠導電材料層１７６および平面導電材料層１８２は、誘電材料層１８４によって分離されている。
【００２３】
図１７に示すように、介在物１９２（図１２に示す介在物１４８に類似）を製造するために、図１６に示す基板と同様の基板１９５に頂部トレース網１８６と底部トレース網１８８を形成することにより、マイクロエレクトロニック・パッケージ１９０を製造することができる。微小ソルダ・ボール１９６を介して、頂部トレース網１８６にマイクロエレクトロニック・ダイ１９４が取り付けられ、かつ、電気接触している。微小ソルダ・ボール１９６は、マイクロエレクトロニック・ダイ１９４のコンタクト１９７と頂部トレース網１８６の間に設けられている。外部コンタクト１９８（ソルダ・ボールとして示されている）は、底部トレース網１８８に形成されている。
【００２４】
本発明に関しては、一般的に極めて多数の平行平面が互いに近接して配置されるため、電源用としてマイクロエレクトロニック・ダイに供給される電流は、インダクタンスおよびレジスタンスが、めっきスルーホールを備えた典型的な標準多層パッケージより小さい経路を流れることになる。また、平行平面のコアを貫通して通っている信号トレースは、めっきスルーホールを備えた標準多層パッケージに勝る方法で、互いに遮蔽されている。図１６に示すように、これは、平行平面のコアを貫通して通っている信号トレースの４つのすべての面が、接地レベルまたは電源電圧レベルのいずれかに保持されている基準平面によって囲まれていることによるものである。この絶縁は、めっきスルーホールを備えた標準の多層パッケージでは不可能である。
【００２５】
以上、本発明の実施形態について詳細に説明したが、特許請求の範囲の各請求項によって定義される本発明は、上述の説明の中で示した特定の詳細に制限されることはなく、本発明の精神および範囲を逸脱することなく、多くの明白な変形形態が可能であることを理解すべきである。
【図面の簡単な説明】
【図１】
本発明による平行導電平面基板ブロックの斜視図である。
【図２】
本発明による図１の平行平面基板ブロックの側横断面図である。
【図３】
本発明による図１のブロックから切断した平行平面基板の斜視図である。
【図４】
本発明による平行平面基板の側横断面図である。
【図５】
本発明による、平行平面基板を使用して介在物を形成する方法を示す側横断面図である。
【図６】
本発明による、平行平面基板を使用して介在物を形成する方法を示す側横断面図である。
【図７】
本発明による、平行平面基板を使用して介在物を形成する方法を示す側横断面図である。
【図８】
本発明による、平行平面基板を使用して介在物を形成する方法を示す側横断面図である。
【図９】
本発明による、平行平面基板を使用して介在物を形成する方法を示す側横断面図である。
【図１０】
本発明による、平行平面基板を使用して介在物を形成する方法を示す側横断面図である。
【図１１】
本発明による、平行平面基板を使用して介在物を形成する方法を示す側横断面図である。
【図１２】
本発明による、平行平面基板を使用して介在物を形成する方法を示す側横断面図である。
【図１３】
本発明によるマイクロエレクトロニック・パッケージの側横断面図である。
【図１４】
本発明による第１の交番基板層の斜視図である。
【図１５】
本発明による第２の交番基板層の斜視図である。
【図１６】
本発明による、図１４に示す第１の交番基板層および図１５に示す第２の交番基板層を備えたブロックから切断した交番平行平面基板の斜視図である。
【図１７】
本発明によるマイクロエレクトロニック・パッケージの側横断面図である。
【図１８】
当分野で知られているマイクロエレクトロニック・パッケージの側横断面図である。
【図１９】
当分野で知られている、介在物中のめっきスルーホール・ビアおよび図１８の頂部および底部トレース網を示す側横断面図である。
【図２０】
当分野で知られている、めっきスルーホール・ビアを製造する方法を示す側横断面図である。
【図２１】
当分野で知られている、めっきスルーホール・ビアを製造する方法を示す側横断面図である。
【図２２】
当分野で知られている、めっきスルーホール・ビアを製造する方法を示す側横断面図である。
【図２３】
当分野で知られている、めっきスルーホール・ビアを製造する方法を示す側横断面図である。
【図２４】
当分野で知られている、めっきスルーホール・ビアを製造する方法を示す側横断面図である。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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