(57)【要約】再帰的組織畳込み符号Ｐnのストリームは、入力ビットストリームＩnの各ビットとシフト素子（２２）の内容の予め定められたビットとの排他的論理和をとることによって発生される。シフト素子（２２）の内容は、入力ビットストリームＩnの制御による加算器（２６）によって更新される。
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【特許請求の範囲】
【請求項１】
第１のＭ列内の予め定められた位置からのビットと各ストリームビットとの排他的論理和をとることによって該各ストリームビットを符号化するステップと、符号化する連続したストリームビット間で前記Ｍ列を更新するステップと、を備えることを特徴とするビットストリームを符号化する方法。
【請求項２】
請求項１に記載の方法において、前記第１のＭ列を更新するステップは、前記更新が生じる２つの連続するストリームビットの後の方のレベルに従って、前記第１のＭ列を回転するステップ、および、それから前記第１のＭ列に第２のＭ列を加えるステップ、を備えることを特徴とするビットストリームを符号化する方法。
【請求項３】
請求項２に記載の方法において、前記第１のＭ列を回転するステップは、前記第１のＭ列の一端からの幾つかのビットを他端に移動するステップを備えることを特徴とするビットストリームを符号化する方法。
【請求項４】
請求項１〜３のいずれか１項に記載の方法において、前記第２のＭ列は、インパルス応答ワードまたはその回転されたバージョンであることを特徴とするビットストリームを符号化する方法。
【請求項５】
伝送するように予定されたビットストリームのためのエラーチェック情報を生成する方法であって、請求項１〜４のいずれか１項に記載の方法によって、前記ビットストリームを符号化することによりエラーチェック情報の第１のストリームを発生するステップと、前記ビットストリームをインターリーブするステップと、請求項１〜４のいずれか１項に記載の方法によって、前記インターリーブされたビットストリームを符号化することによりエラーチェック情報の第２のストリームを発生するステップと、を備えることを特徴とするエラーチェック情報を生成する方法。
【請求項６】
請求項１〜５のいずれか１項に記載の方法を実行するデータ処理装置のためのプログラム。
【請求項７】
ビットストリームを符号化する符号化装置であって、第１のＭ列内の予め定められた位置からのビットと各ストリームビットとの排他的論理和をとることによって該各ストリームビットのための符号化ビットを生成するために設けられた符号化手段と、符号化する連続したストリームビット間で前記Ｍ列を更新するために設けられた更新手段と、を備えることを特徴とするビットストリームを符号化する符号化装置。
【請求項８】
請求項７に記載の符号化装置において、前記更新手段は、前記更新が生じる２つの連続するストリームビットの後の方のレベルに従って、前記第１のＭ列を回転する回転手段、および、回転の後、前記第１のＭ列に第２のＭ列を加える加算手段、を備えることを特徴とするビットストリームを符号化する符号化装置。
【請求項９】
請求項８に記載の符号化装置において、前記回転手段は、前記第１のＭ列の一端からの幾つかのビットを他端に移動することによって該第１のＭ列を回転するように設けられていることを特徴とするビットストリームを符号化する符号化装置。
【請求項１０】
請求項７〜９のいずれか１項に記載の符号化装置において、前記第２のＭ列は、インパルス応答ワードまたはその回転されたバージョンであることを特徴とするビットストリームを符号化する符号化装置。
【請求項１１】
伝送するように予定されたビットストリームのためのエラーチェック情報を生成する符号器であって、エラーチェック情報の第１のストリームを生成するために前記ビットストリームにより動作するように設けられた請求項７〜１０のいずれか１項に記載の第１の符号化装置と、前記ビットストリームをインターリーブされたビットストリームにインターリーブするように設けられたインターリーバと、エラーチェック情報の第２のストリームを生成するために前記インターリーブされたビットストリームにより動作するように設けられた請求項７〜１０のいずれか１項に記載の第２の符号化装置と、を備えることを特徴とする符号器。
【請求項１２】
実質的に添付図面を参照して以前に記載されたような、ビットストリームを符号化する方法。
【請求項１３】
実質的に添付図面を参照して以前に記載されたような、ビットストリームを符号化する符号化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビットストリームを符号化することに関する。特に、本発明は、ビットストリームの側に沿って伝送され得るエラーチェック情報を発生するためのビットストリームの符号化に関する。そのようなエラーチェック情報は、ビットストリームにおける伝送エラーがその伝送先で訂正されるようにする。
【背景技術】
【０００２】
図１は、ＵＭＴＳ送信機におけるターボ符号器の一部を示すブロック図である。伝送される情報を表すビットストリームＩは、最終的に、送信機のアンテナ１０に供給されるが、該ビットストリームＩは、パリティー情報の２つのストリームＰ１およびＰ２を発生するためにも使用される。パリティー情報ストリームＰ１およびＰ２は、ビットストリームＩと共に伝送されるエラーチェック情報を生成するために使用される。パリティーストリームＰ１を発生するために、ビットストリームＩは、応答してパリティーストリームＰ１を出力するＲＳＣ (Recursive Systematic Convolutional：再帰的組織畳込み)要素符号器１２に供給される。パリティーストリームＰ２を発生するために、ビットストリームＩは、インターリーブされたビットストリームＩ’を出力するインターリーバ１４に供給される。インターリーブされたビットストリームＩ’は、応答してパリティーストリームＰ２を出力する第２のＲＳＣ要素符号器１６に供給される。ＲＳＣ要素符号器１２および１６は、同じ構成を有しており、同じ方式でそれらの入力ビットストリームにより動作する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的の１つは、例えば、ターボ符号器において使用され得るような信号符号化の効率的な手法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明は、第１のＭ列内の予め定められた位置からのビットと各ストリームビットとの排他的論理和をとることによって該各ストリームビットを符号化するステップと、符号化する連続したストリームビット間で前記Ｍ列を更新するステップと、を備えるビットストリームを符号化する方法に存在する。
【０００５】
また、本発明は、ビットストリームを符号化する符号化装置であって、第１のＭ列内の予め定められた位置からのビットと各ストリームビットとの排他的論理和をとることによって該各ストリームビットのための符号化ビットを生成するために設けられた符号化手段と、符号化する連続したストリームビット間で前記Ｍ列を更新するために設けられた更新手段と、を備えるビットストリームを符号化する符号化装置にも存在する。
【発明を実施するための最良の形態】
【０００６】
そのため、本発明は、ビットストリームをターボ符号器における使用に適したフォーマットに符号化する効率的な手法を提供する。
【０００７】
よく知られているように、バイナリワード（binary word）は、ワードの一端からの幾つかのビットを他端に移動することによって周期的にシフトされ得る。本発明の記載において、Ｍ列（M-sequence）は、それが第１の総量（amount）によって周期的にシフトされたそれ自身のバージョン（version）にモデューロ２加算（modulo 2 addition）を使用して結合されたときに、その結果が第２の総量によって周期的にシフトされたオリジナルのＭ列のバージョンであるプロパティ（property）を有するバイナリワードである。ワード『０１１１００１』は、Ｍ列の一例である。もし、このワードが『１１００１０１』（その左端からの２ビットが右端に循環されるのを伴ったオリジナルのＭ列のバージョン）にモデューロ２加算を使用して結合されると、その結果は、『１０１１１００』（その左端からの６ビットが右端に移動されるのを伴ったオリジナルのＭ列のバージョン）となる。上記の定義に従って、零のストリングがＭ列であることが明らかになるであろう。
【０００８】
或る実施例において、第１のＭ列は、更新が生じる２つの連続するストリームビットの後の方のレベルに従って、第１のＭ列を回転し、その後、該第１のＭ列に第２のＭ列を加えることによってストリームの符号化する連続ビット間で更新される。第１のＭ列の回転は、好ましくは、該第１のＭ列の一端からの幾つかのビットを他端に移動することを備える。或る実装において、第２のＭ列は、例えば、ＲＳＣ要素符号器といった符号器のインパルス応答である。
【０００９】
或る実施例において、本発明は、伝送するように予定されたビットストリームを符号化することによりエラーチェック情報の第１のストリームを発生するために使用され、また、伝送するように予定されたビットストリームのインターリーブされたバージョンを符号化することによりエラーチェック情報の第２のストリームを発生するためにも使用される。
【００１０】
さらに、本発明は、本発明の符号化処理を実行するデータ処理装置のためのプログラムにも及ぶ。また、本発明は、そのようなプログラムを伝えるコンピュータが読み出し可能なデータキャリアにおいても存在する。
【実施例１】
【００１１】
例としてだけのために、本発明の一実施例が添付図面を参照して説明される。
図２のＲＳＣ要素符号器２０は、パリティー情報Ｐnを生成するために入力ビットストリームＩnに従って動作する。ＲＳＣ要素符号器２０は、図１の符号器１２または１６として使用され得るものであり、好ましくは、ＩnはＩまたはＩ’であり、また、ＰnはＰ１またはＰ２である。
【００１２】
符号器２０は、シフト素子２２、記憶素子２４、および、加算器２６または排他的論理和（ＸＯＲ）ゲート２８を備える。
【００１３】
シフト素子２２は、バイナリワードを格納することができ、そして、ワードが含むその最も左側のビット（最左端ビット）を該ワードの右側の端に移動するのを開始させることができる。シフト素子２２は、入力ビットストリームＩnによってこの周期的なシフト動作を実行すること始めさせる。シフト素子２２および記憶素子２４は、それぞれ自身の内容を加算器２６に入力として与える。加算器２６は、入力ビットストリームＩnの形式における制御信号に従って、その入力にモデューロ２加算を行う。加算器２６は、その入力ワードによりビットワイズ排他的論理和（bitwise XOR）動作を実行するものと見做され得る。加算器２６により与えられた結果は、シフト素子２２に格納される。ＸＯＲゲート２８は、入力ビットストリームＩnおよびシフト素子２２の予め定められたビットにより排他的論理和動作を実行する。予め定められたビットは、シフト素子内における位置ｆのビットであり、シフト素子では、そのビットに左側の端から、零から始まる番号が付されている。ＸＯＲゲート２８の出力は、パリティーストリームＰnである。
【００１４】
符号器２０は、パリティーストリームＰnを生成するためにＭ列を処理するように動作する。次に、Ｍ列の使用の本質が説明される。
【００１５】
【数１】
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【００１６】
初期化において、シフト素子２２は零で満たされており、そして、上記の例ではｈ(0)である最初（時間的な意味で）のビットが素子２４のビット位置ｆに来るように位置決めされてインパルス応答ワードが素子２４に入力される。インパルス応答ワードの続くビットは、素子２４の最後に届くまでｆ＋１，ｆ＋２，等の位置に格納され、インパルス応答ワードの残ったビットは、素子２４の最初に回って重ねられ、インパルス応答ワードの最初の残ったビットが素子２４の零の位置でインパルス応答ワードの最後のビットが位置ｆ−１の位置に来るように連続して格納される。
【００１７】
ビットストリームＩnのビットｂnが符号器２０に到着すると、Ｍ列の左端からの１ビットを該Ｍ列の右端に移動することによって、シフト素子２２がＭ列を回転するのを開始させる。また、シフト素子２２の内容は、加算器２６に対して入力として与えるように出力される。さらに、加算器２６は、ビットｂnの制御により動作する。もし、ｂnがレベル『１』であれば、加算器２６は、素子２２および２４に格納されたワードである該加算器の入力にモデューロ２加算を実行する。そして、シフト素子２２の内容は、加算器２６の出力によって更新される。もし、ｂnがレベル『０』であれば、加算器２６は動作せず、シフト素子２２の内容は更新されない。
【００１８】
さらに、ＸＯＲゲート２８は、入力ビットストリームＩnのビットｂnおよびその内容が加算器２６により（ｂnのレベルに依存して）更新されているかも知れないシフト素子２２のビットｆにより動作する。ＸＯＲゲート２８の出力結果は、入力ビットストリームＩnのビットｂnのパリティーストリームＰnのパリティービットである。入力ビットストリームＩnのビットｂnが符号器２０に到着すると、パリティーストリームＰnの次のビットを発生するために、シフト素子２２、記憶素子２４、加算器２６およびＸＯＲゲート２８の動作が繰り返される。この技術における熟練者にとって、パリティーストリームＰnを発生するために符号器２０の構成要素の動作タイミングを調整することはできるであろうが、それにも関わらず、符号器２０によって実行される動作のタイミングは、ディジタル信号処理装置（ＤＳＰ）上で動作可能な符号器２０のソフトウェア実装を表す次の疑似符号リストから明らかになるであろう。
【００１９】
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【００２０】
ここで、
ｘはシフト素子２２の内容を表し、それは、ビット『０』から始まるその左側の端から検索されるＭ列である。
【００２１】
ｉは入力ビットｂn-1，ｂn，ｂn+1，等を備える入力ビットストリームＩnを示している。表の第２および８行は、符号器２０に到着する入力ビットの各々のために実行されるループの境界を定める。
【００２２】
第３行は、ストリームＩnの各ビットの到着によりシフト素子２２によって実行される周期的な単一ビットシフトである。ｘにおけるビットは、１ビット毎に左にシフトされ、移動された最も左側のビットはｘの右端に追加される。
【００２３】
第４、５および６行は、条件付きの、加算器２６によって実行されるモデューロ２加算を示している。定数ｍは記憶素子２４の内容である。ｍのビットｆはＲＳＣ符号器のインパルス応答ワードの最初のビットであり、また、ｍのビットｆ−１はインパルス応答ワードの最後のビットである。
【００２４】
変数ｏは入力ストリームビットにより排他的論理和機能を実行することによって生成された出力パリティーストリームＰnおよびｘのビットｆを示している。値ｆは疑似符号表および図２の回路の両方において、都合よく『０』に設定され得るものである。
【図面の簡単な説明】
【００２５】
【図１】従来技術に係るターボ符号器の一部を示すブロック図である。
【図２】本発明に係るＲＳＣ要素符号器のブロック図である。
【図２】
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【国際公開パンフレット】
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【国際調査報告】
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