(57)【要約】受信器、特にＵＨＦ受信器又はＶＨＦ受信器を具備すると共に、次に設けられるコントローラユニット（２００）を具備するシステムにおける平均消費電流が明らかに低減され得る受信器、特にＵＨＦ受信器又はＶＨＦ受信器における同期パターンを検出するための方法及び回路（１００）を提供するために、入力信号が入力部に印加されると共に特に前記スロープによって決定される前記信号状態パターンを取り込むか、転送するために設けられる少なくとも一つのシフトレジスタ（３０）と、前記入力信号が入力部にここでも印加され得る少なくとも一つのスロープ検出器（４０）と、前記信号に同期されると共にスロープ検出器（４０）によって先行されるクロック抽出ユニットであって、前記クロック抽出ユニットの前記出力部がシフトレジスタ（３０）のクロック入力部（３０ｃ）に接続される少なくとも一つのクロック抽出ユニット（５０）と、シフトレジスタ（３０）によって受信されると共に完全に反転もされ得る前記信号状態パターンを、決定ユニット（６０）に割り当てられる少なくとも一つのパターンメモリ（７０）内に記憶される所定の状態パターンと比較、特に継続的に比較するために、シフトレジスタ（３０）によって先行される少なくとも一つの決定ユニット（６０）とが設けられる。
2004518328.tif 000002
【特許請求の範囲】
【請求項１】
受信器、特にＵＨＦ受信器又はＶＨＦ受信器において同期パターンを検出する方法であって、次の連続及び／又は同時進行のステップ、すなわち、
少なくとも一つのクロック抽出ユニットを入力信号に同期させるステップと、
少なくとも一つのシフトレジスタに前記信号を印加、特に連続的に印加するステップと、
少なくとも一つのスロープ検出器、及び／又は、前記スロープ検出器により先行される前記クロック抽出ユニットによって、前記信号からスロープを生成するステップと、
前記シフトレジスタにおける前記信号の、前記スロープによって決定される瞬時の状態を取り込むか、転送するステップと、
前記シフトレジスタによって受信される前記状態パターンを、少なくとも一つのパターンメモリにおいて記憶される所定の状態パターンと比較、特に継続的に比較するステップと、
前記シフトレジスタによって受信されると共に完全に反転もされ得る前記状態パターンが前記所定の状態パターンに対応するとき、特に少なくとも一つのコントローラユニットにおいて更に処理するために前記信号をイネーブルするステップと
を有する方法。
【請求項２】
前記信号が、少なくとも一つの復調ユニットによって同期される前に復調される請求項１に記載の方法。
【請求項３】
前記クロック抽出ユニットが、前記信号の前記周波数よりも高い周波数を有するクロック信号によって制御される請求項１又は２に記載の方法。
【請求項４】
前記ネガティブスロープ情報のみ、及び／又は、前記ポジティブスロープ情報のみが、前記クロック抽出ユニットを同期させるために評価される請求項１乃至３の何れか一項に記載の方法。
【請求項５】
前記クロック抽出ユニットの各々のオーバフローの際、
スロープが、前記クロック抽出ユニットの出力部において生成され、及び／又は
前記信号が、前記シフトレジスタにおいて転送される
請求項１乃至４の何れか一項に記載の方法。
【請求項６】
前記クロック抽出ユニットが、前記入力信号におけるスロープによって値２ｎ−１−１にリセットされる請求項１乃至５の何れか一項に記載の方法。
【請求項７】
前記入力信号におけるスロープによって、前記クロック抽出ユニットが、ディジタル信号理論によるアベレージングによって計算される値にリセットされる請求項１乃至５の何れか一項に記載の方法。
【請求項８】
前記シフトレジスタによって取り込まれる前記状態パターンが、少なくとも一つの決定ユニットにおける前記所定の状態パターンと比較される請求項１乃至７の何れか一項に記載の方法。
【請求項９】
前記クロック抽出ユニットによって生成される前記データクロックが、前記コントローラユニットにおいても更に処理される請求項１乃至８の何れか一項に記載の方法。
【請求項１０】
前記クロック抽出ユニットによって生成される前記データクロックが、前記信号の前記状態パターンが前記所定の状態パターンに対応する後まで、前記回路の前記出力部に入力されない請求項９に記載の方法。
【請求項１１】
受信器、特にＵＨＦ受信器又はＶＨＦ受信器において同期パターンを検出するための回路であって、
入力信号が入力部に印加されることが可能であり、
特に前記スロープによって決定される前記信号状態パターンを取り込むか、転送するために設けられる
少なくとも一つのシフトレジスタと、
前記入力信号が入力部にここでも印加され得る少なくとも一つのスロープ検出器と、
前記信号に同期されると共に前記スロープ検出器によって先行され、出力部が前記シフトレジスタの前記クロック入力部に接続される少なくとも一つのクロック抽出ユニットと、
前記シフトレジスタによって受信されると共に完全に反転もされ得る前記信号状態パターンを、割り当てられる少なくとも一つのパターンメモリ内に記憶される所定の状態パターンと比較、特に継続的に比較するための、前記シフトレジスタによって先行される少なくとも一つの決定ユニットと
を有する回路。
【請求項１２】
前記シフトレジスタと前記スロープ検出器との両方が、少なくとも一つの第一の遅延型フリップフロップユニットによって先行される請求項１１に記載の回路。
【請求項１３】
前記第一の遅延型フリップフロップユニットのデータ入力部が少なくとも一つの復調ユニットによって先行され、
前記第一の遅延型フリップフロップユニットの前記データ入力部に前記信号が印加され得る
請求項１２に記載の回路。
【請求項１４】
前記第一の遅延型フリップフロップユニットの前記クロック入力部と、
前記クロック抽出ユニットの前記入力部との両方にクロック信号が印加され得る請求項１２又は１３に記載の回路。
【請求項１５】
ｎが前記クロック抽出ユニットの長さである場合、前記クロック信号の周波数は前記信号の前記周波数よりも高い２ｎ＋１倍である請求項１４に記載の回路。
【請求項１６】
前記クロック抽出ユニットが、少なくとも一つのデュアルカウンタとして形成される請求項１１乃至１５の何れか一項に記載の回路。
【請求項１７】
前記信号からスロープを生成するために、前記スロープ検出器及び／又は前記クロック抽出ユニットが設けられる請求項１１乃至１６の何れか一項に記載の回路。
【請求項１８】
前記パターンメモリの全体のサイズが、前記同期パターンのビット数より２倍多い請求項１１乃至１７の何れか一項に記載の回路。
【請求項１９】
前記決定ユニットは、クロック入力部が前記決定ユニットの前記出力部に接続される、少なくとも一つの第二の遅延型フリップフロップユニットに先行する請求項１１乃至１８の何れか一項に記載の回路。
【請求項２０】
前記シフトレジスタ及び前記第二の遅延型フリップフロップユニットは、
前記シフトレジスタの前記出力部に接続される第一の入力部と、
前記第二の遅延型フリップフロップユニットの前記出力部に接続される第二の入力部と、
前記シフトレジスタによって受信されると共に完全に反転もされ得る前記信号状態パターンが前記所定の状態パターンに対応するときに、特に少なくとも一つのコントローラユニットにおいて更に処理するために前記信号を供給し得る出力部と
を有する少なくとも一つの論理積回路に先行する請求項１９に記載の回路。
【請求項２１】
前記クロック抽出ユニットによって生成される前記データクロックが前記コントローラユニットに印加され得る請求項２０に記載の回路。
【請求項２２】
前記シフトレジスタの前記長さが、検出される前記信号状態パターンの前記長さによって決定される請求項１１乃至２１の何れか一項に記載の回路。
【請求項２３】
請求項１１乃至２２の何れか一項に記載の少なくとも一つの回路によって制御される、特にコントローラユニットである集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、受信器、特に、ＵＨＦ（ｕｌｔｒａ  ｈｉｇｈ  ｆｒｅｑｕｅｎｃｙ（極超短波））受信器又はＶＨＦ（ｖｅｒｙ  ｈｉｇｈ  ｆｒｅｑｕｅｎｃｙ（超短波））受信器における同期パターンを検出するための方法及び回路に関する。
【０００２】
【従来の技術】
ＵＨＦ又はＶＨＦに基づいて現在使用されている多くの無線システムにおいて、アンテナによって受信される高周波の信号は、受信帯域及び受信周波数に準拠しているＵＨＦ受信器又はＶＨＦ受信器に入力される。復調されると共にディジタル化される低周波信号は、更なる処理のために、接続されているコントローラユニット、特にマイクロコントローラユニットへのデータ出力部を介して伝送される。
【０００３】
復調されると共にディジタル化される信号が有効なデータ信号かただのディジタルノイズかについての決定は、専ら従来システムにおける前記コントローラユニットによってなされる。この点で、同じ搬送周波数を有する多くの送信ユニットがＩＳＭ帯域（ＩＳＭ  ｂａｎｄ）の周波数帯において使用されているので、前記コントローラユニットが所望の送信ユニットに全く起因しない多くの他の信号を受信することは注意されるべきである。
【０００４】
上記の従来システムは、基本的に、両方のシステムコンポーネント、すなわち前記ＵＨＦ又はＶＨＦ受信器と前記コントローラユニットとの両方が、上記の理由のために永続的又は少なくともほとんどの期間において動作しなければならないという事実を共通に有している。当該事実は、特に、低い平均消費電流が必要とされる当該従来システム、例えば電池駆動型システムにおける欠点となっている。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、受信器、特にＵＨＦ受信器又はＶＨＦ受信器を具備すると共に、次に設けられるコントローラユニットを具備するシステムにおける平均消費電流が明らかに低減され得る、冒頭の段落において記載されている種類の方法及び回路を提供することにある。
【０００６】
当該目的は、請求項１に規定されている方法及び請求項１１に規定されている回路によって達成される。本発明の有利な実施例及び他の構成例は、従属請求項において規定されている。
【０００７】
【課題を解決するための手段】
本発明の記載によれば、受信され復調された信号は前記受信器、特に前記ＵＨＦ受信器又は前記ＶＨＦ受信器によって評価されるので、前記信号が受信されると前記コントローラユニットは電流節減待機モード又はスリープモードに保持され得るという点で、平均消費電流の顕著な低減が達成され得る。前記コントローラユニットには前記信号だけが印加され、それによって、前記コントローラユニットは、前記受信器が前記復調された信号において所与のパターン、特に同期パターンを検出すると、更にスイッチオンされる。従って、例えばディジタルノイズのみしか存在しないということではなく有効なデータ信号が存在するということになる。
【０００８】
既に知られている回路（例えば、従来技術の米国特許第４，１９４，１５３号、米国特許第４，７４５，４０８号、又は米国特許第５，４２８，８２０号参照）とは異なり、本発明は、たいていの無線放送システムのプロトコルが、前記各々のデータ信号のスタート前に設定されると共に、有効なデータ信号をディジタルノイズと区別するため、及び／又は、前記受信されたデータ信号が前記所望の送信ユニットに起因しているかどうかを検出するために使用される同期パターンを有しているという事実を利用している。
【０００９】
本発明の有利な実施例によれば、前記シフトレジスタによって受信されると共に完全に反転もされ得る前記信号状態パターンが、例えば前記決定ユニットに起因する前記決定信号との組み合わせで論理積をとることによって所定の状態パターンと比較される後まで、前記クロック抽出ユニットによって生成される前記データクロックは、前記データクロックに割り当てられる出力部に入力されない。
【００１０】
それとは独立に、又はそれに加えて、前記コントローラユニットは、有効なデータパターン又は状態パターンが検出されるとき、論理積回路に先行されているデータラインを通じて再びスイッチオンされる必要はないが、別の制御ラインを通じて、例えば前記クロック抽出ユニットに後続するデータクロックラインを通じて行われてもよい。
【００１１】
本発明の要旨に関連して、前記シフトレジスタが、本発明による方法と回路との両方において、不可欠な役割を果たしていることは注意されるべきである。前記シフトレジスタは、基本的に、直列に構成される、複数のメモリセル、例えばフリップフロップを有してもよいシリアル情報メモリである。前記メモリセルのそれぞれは、概して一つのビットを記憶することが可能である。
【００１２】
各々のメモリセルの情報コンテンツは、基本的に、前記クロック信号によってメモリセルからメモリセルへ、すなわち前記シフトレジスタの入力部から前記シフトレジスタの出力部へシフトされ得る。前記シリアル入力により、前記シフトレジスタのチェーンにおける最初のメモリセルのみにしか直接アクセスされないので、前記情報に対するアクセス期間は、例えばパラレルレジスタにおけるアクセス期間よりも長くなる。
【００１３】
前記シフトレジスタは、好ましくはスイッチング回路として形成される。例えばＣＣＤ（ｃｈａｒｇｅ−ｃｏｕｐｌｅｄ  ｄｅｖｉｃｅ（電荷結合素子））技術が、６４キロビットまでの非常に長いシフトレジスタを実現するのに適しているためである。
【００１４】
本発明は、集積回路、特に、上記の少なくとも一つの回路によって制御されるコントローラユニットにも関する。
【００１５】
本発明のこれら及び他の態様は、以下に記載された実施例から明らかであり、これらの実施例を参照して説明される。
【００１６】
【発明の実施の形態】
図１に示されている回路１００は、ＵＨＦ受信器又はＶＨＦ受信器における同期パターン（当該実施例においては、８ビット同期パターン（図２参照））を検出するように構成されている。
【００１７】
アンテナ（理解し易いように図１乃至３において図示略）によって受信され、復調器１０により復調される、ディジタル化された信号は、第一のＤ−フリップフロップ（Ｄｅｌａｙ−ｆｌｉｐｆｌｏｐ（遅延型フリップフロップ））ユニット２０のＤ入力部２０ｄによって受信され、第一のＤ−フリップフロップユニット２０のクロック入力部２０ｃによって受信されるクロック信号に同期され、シフトレジスタ３０の入力部に入力される。
【００１８】
シフトレジスタ３０の長さは、検出されるべき信号状態パターン（当該実施例においては、１６ビット状態パターン（図２参照））の長さによって決定される。前記信号の瞬時の状態は、シフトレジスタ３０において、クロック抽出ユニット５０によって生成される各々のスロープのタイミングで転送（ｔａｋｅ  ｏｖｅｒ）される。
【００１９】
図２に関連して、前記同期パターンにおける各々のデータビットが、二つの連続した状態（“０”又は“１”、若しくは“ｌｏｗ”又は“ｈｉｇｈ”）によって記載され、パターンメモリ７０（図１参照）において記憶されることは注意されるべきである。パターンメモリ７０の全体のサイズ（ｄｅｐｔｈ）は、前記同期パターンのビット数より２倍大きいので、１６ビット状態パターンが得られる。
【００２０】
シフトレジスタ３０の記憶された状態は、この場合継続的に、パターンメモリ７０の規定された所定の値と比較される。シフトレジスタ３０によって受信されると共に完全に反転もされ得る信号状態パターンがパターンメモリ７０内の状態パターンに完全に対応するときにのみ、前記信号は、コントローラユニット２００（図１参照）において更に処理するためにイネーブルされる。この場合、クロック抽出ユニット５０によって生成されるデータクロックも、次に設けられる回路、例えば、次に設けられるコントローラユニット２００によって使用され得る。
【００２１】
特に前記信号を開放（ｒｅｌｅａｓｅ）するために、決定ユニット６０が、シフトレジスタ３０とパターンメモリ７０との間のコントローラユニット２００において更に処理するために設けられる。前記決定ユニットは、クロック入力部８０ｃが決定ユニット６０の出力部に接続されると共にリセット機能を有する第二のＤ−フリップフロップユニット８０の後に設けられる。
【００２２】
前記信号は、シフトレジスタ３０及び第二のＤ−フリップフロップユニット８０の後に設けられる論理積回路９０によってイネーブルされる。前記論理積回路は、シフトレジスタ３０の出力部に接続される第一の入力部と、第二のＤ−フリップフロップユニット８０の出力部に接続される第二の入力部とを有する。前記出力部は、シフトレジスタ３０によって受信されると共に完全に反転もされ得る信号状態パターンが所定の状態パターンに完全に対応するときに更に処理するために信号を供給し得る。
【００２３】
同期プロセスの具体的な実現のために、クロック抽出ユニット５０は、特に、前記クロック信号によって制御され、前記クロック信号周波数が前記信号自身の周波数よりも高い２ｎ＋１倍（ａ  ｆａｃｔｏｒ  ｏｆ  ２ｎ＋１）であるような、長さｎを有するデュアルカウンタとして構成される（しかしながら、本発明によれば、代わりに、前記クロック信号周波数を前記信号の２ｎ＋１倍の値と異なる任意の値に設定することが可能である）。クロック抽出ユニット５０の全てのオーバフローの際、当該ユニットの出力にスロープが生成される（完全を期すために、本発明が、前記カウンタオーバフローの時点以外の時点においても、シフトレジスタ３０における信号の転送（ｔａｋｅ−ｏｖｅｒ）の可能性も備えていることは注意されるべきである）。
【００２４】
前記信号において発生するスロープは、この場合クロック抽出ユニット５０のカウントを値２ｎ−１−１にリセットする（図３参照）。回路１００の他の実施例によれば、前記信号においてスロープが存在するとき、クロック抽出ユニット５０のカウントを２ｎ−１−１に等しくない値にリセットすることも可能である。当該値は、例えば、ディジタル信号理論によるアベレージングによって計算され得るので、クロック抽出ユニット５０が前記信号で同期される（クロック抽出ユニット５０の同期のために、本発明は、スロープの情報、すなわちポジティブスロープかネガティブスロープかについてのみしか評価しない可能性も備える）と共に、いかなるジッタ又はデューティサイクルも、一つのビット期間の四分の一よりも短いずれ（ｄｅｖｉａｔｉｏｎ）を伴う信号において補償され得る。これは、前記信号のビットレートとクロック信号のビットレートとの間のずれも補償する。
【００２５】
参照記号一覧
１００  回路
１０    復調ユニット
２０    第一のＤ−フリップフロップユニット
２０ｃ  第一のＤ−フリップフロップユニット２０のクロック入力部
２０ｄ  第一のＤ−フリップフロップユニット２０のＤ入力部
３０    シフトレジスタ
３０ｃ  シフトレジスタ３０のクロック入力部
４０    スロープ検出器
５０    クロック抽出ユニット
６０    決定ユニット
７０    パターンメモリ
８０    第二のＤ−フリップフロップユニット
８０ｃ  第二のＤ−フリップフロップユニット８０のクロック入力部
９０    論理積回路
２００  コントローラユニット
【図面の簡単な説明】
【図１】
本発明による回路の実施例を概略的に示す。
【図２】
状態パターン及び結果として発生する同期パターンの記憶状態が示されているグラフが示す。
【図３】
シフトレジスタのためのクロック抽出ユニットによるクロック抽出の態様が時点に対してグラフ化されている図を示す。
【図１】
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【図２】
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【図３】
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【国際公開パンフレット】
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2004518328.tif 000014
2004518328.tif 000015
2004518328.tif 000016
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【国際調査報告】
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