(57)【要約】ドーパントのイオン注入及びその後の熱処理によって形成される半導体領域（８，１２，１６）がシリコンスライス（１）の表面に設けられる電荷結合イメージセンサの製造方法。表面（２）には、シリコン酸化物層（３）と前記シリコン酸化物層（３）上に堆積されるシリコン窒化膜層（４）とから成るゲート誘電体（３，４）が設けられる。ゲート誘電体（３，４）上には電極系（１７，２０）が形成される。この方法においては、ゲート誘電体（３，４）の形成が終了するまで、半導体領域（８，１２，１６）がシリコンスライス（１）中に形成されず、ゲート誘電体（３，４）を通じてイオンが注入される。このように形成されるイメージセンサは、暗電流が非常に小さく、所定のパターンノイズが非常に低い。また、センサによって形成される画像は、白点が殆ど無い。【選択図】図１１
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【特許請求の範囲】
【請求項１】
ドーパントのイオン注入及びその後の熱処理によって、シリコンスライスの表面と隣接するように半導体領域がシリコンスライス中に形成され、シリコンスライスの表面には、シリコン酸化物層とシリコン酸化物層上に堆積されるシリコン窒化膜層とから成るゲート誘電体が設けられ、このゲート誘電体上に電極系が形成される電荷結合イメージセンサの製造方法において、シリコンスライスの表面上にゲート誘電体が設けられるまで、半導体領域がシリコンスライス中に形成されず、ゲート誘電体を通じてドーパントのイオンが注入されることを特徴とする方法。
【請求項２】
シリコン窒化膜層は、ＬＰＣＶＤ（減圧ＣＶＤ）処理によって、シリコン酸化物層上に堆積されることを特徴とする請求項１に記載の方法。
【請求項３】
シリコン窒化膜層が少なくとも５０ｎｍの厚さで堆積されることを特徴とする請求項２に記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、ドーパントのイオン注入及びその後の熱処理によって、シリコンスライスの表面と隣接するように半導体領域がシリコンスライス中に形成され、シリコンスライスの表面には、シリコン酸化物層とシリコン酸化物層上に堆積されるシリコン窒化膜層とから成るゲート誘電体が設けられ、このゲート誘電体上に電極系が形成される電荷結合イメージセンサの製造方法に関する。
【０００２】
そのような方法は、例えばＷＯ９８／１１６０８号明細書に開示されている。開示された方法では、ｎ形ドープトシリコンスライスが基体材料として使用される。この場合、スライスの表面に隣接するｐ−ウェルと称されるｐ形ドープ表面領域が、センサが形成される場所に形成される。このｐ−ウェル中には、電荷移動に適し且つ互いに平行に延びる複数のｎ形チャネル形状半導体領域が形成されるとともに、チャネルどおしを分離するｐ形チャネル中断領域が前記半導体領域間に形成される。これらの半導体領域の形成後、熱的に形成されたシリコン酸化物層とシリコン酸化物層上に堆積されたシリコン窒化膜層とから成るゲート誘電体がスライスの表面に設けられる。ゲート誘電体上には、チャネルに対して横方向に方向付けられた多結晶シリコンの電極系が形成される。
【０００３】
実際には、前述の半導体領域を形成するため、パッド酸化物とも称されるシリコン酸化物の薄い層がスライスの表面に複数回、この場合には３回設けられる。次に、パッド酸化物の層上にフォトレジストマスクが形成され、その後、ドーパントのイオン注入が行なわれて、フォトレジストマスクが除去され、熱処理が行なわれる。そして、最後に、パッド酸化物の層がエッチングによって除去される。シリコン酸化物のこの層がエッチングによって除去される時、半導体領域の形成中にこの層に入り込んだかもしれない任意の不純物も除去される。パッド酸化物の除去後、スライスの表面が濯がれて乾燥される。このようにして、シリコンスライスの汚染が防止される。
【０００４】
実際には、このように製造されたイメージセンサは、比較的大きな暗電流及び比較的高い所定のパターンノイズを示すことがある。また、前記イメージセンサによって拾われた画像中には、一般に白点と称される白いドットの形態を成す画像エラーが観察される。
【０００５】
特に、前記欠点を除去することが本発明の目的である。これを果たすため、本発明に係る方法は、シリコンスライスの表面上にゲート誘電体が設けられるまで、半導体領域がシリコンスライス中に形成されず、ゲート誘電体を通じてドーパントのイオンが注入されることを特徴とする。
【０００６】
本発明に係る方法においては、前述のパッド酸化物と、パッド酸化物及びパッド酸化物中に存在する不純物を除去する対応するエッチング処理とが不要になる。驚くべきことに、このような方法により、前述した公知の方法によって製造されるセンサと比べて暗電流が小さく且つ所定のパターンノイズが低いとともに、いわゆる白点画像エラーの発生が防止されるイメージセンサを製造できることが分かった。公知の方法では、パッド酸化物をエッチングによって除去して濯ぎ及び乾燥操作を行なった後、シリコンスライスの表面が露光され、不純物がスライスの表面に残存して、その後の熱処理中に不純物がスライス中に拡散し或は表面に付着すると考えられる。ここで述べた従来技術の方法では、そのような処理が複数回すなわち３回行なわれるため、比較的多くの不純物がゲート誘電体の下側の表面及びその近傍に存在している場合がある。その結果、前述した大きな暗電流、高い所定のパターンノイズ、白点の形態を成す画像エラーが生じる可能性がある。本発明に係る方法では、パッド酸化物処理工程が省かれる。この方法においては、従来技術の方法と同様に、ゲート誘電体上に直接にフォトレジストマスクが複数回形成され、注入が行なわれ、フォトレジストマスクが除去され、濯ぎ及び乾燥操作によってスライスの表面が清掃され、熱処理が行なわれる。ゲート誘電体の形成後、スライスの表面は露光されない。任意の不純物がシリコン窒化膜層中に残存する。これらの不純物がイメージセンサの適切な動作に悪影響を及ぼさないことが分かった。
【０００７】
シリコン窒化膜層は、ＬＰＣＶＤ（減圧ＣＶＤ（化学蒸着））処理によって、シリコン酸化物層上に堆積されることが好ましい。このようにして、高密度シリコン窒化膜層が得られる。そのような高密度層を薄い厚さで設けると、前記不純物をスライスの表面に到達させないようにすることができる。更に確実性を期すため、シリコン窒化膜層を少なくとも２０ｎｍの厚さで堆積させることができる。
【０００８】
本発明のこれらの態様及び他の態様は、後述する１または複数の実施形態から明らかとなり、また、後述する１または複数の実施形態を参照して説明される。
【０００９】
図１は、本発明に係る方法によって製造される電荷結合イメージセンサの関連部分の概略平面図であり、図２〜図１０は、図１に示されるイメージセンサの複数の製造段階の概略断面図である。この例に示されるセンサは、垂直方向の焦点ぼけがない（垂直の反ブルーミングを有する）ｎ形埋設チャネルセンサである。
【００１０】
このセンサの製造においては、表面２を有するｎ形ドープトシリコンスライス１が基体材料として使用される。スライス１内には、ドーパントのイオン注入及びその後の熱処理によって、表面２に隣接する半導体領域８，１２，１６が通常の方法で形成される。表面２には、シリコン酸化物層３とシリコン酸化物層３上に堆積されたシリコン窒化膜層４とから成るゲート誘電体３，４が設けられている。ゲート誘電体３，４上には電極系１７，２０が形成されている。
【００１１】
図２に示されるように、最初に、スライス１の表面２上にゲート誘電体３，４が形成される。第１の工程においては、スライス１の表面２の熱酸化によって、厚さが約６０ｎｍのシリコン酸化物層３が通常の方法で形成される。次に、通常のＬＰＣＶＤ（減圧ＣＶＤ（化学蒸着））処理によって、厚さが約７５ｎｍのシリコン窒化膜層４がシリコン酸化物層３上に堆積される。
【００１２】
図３〜図８に示されるその後の処理工程は、図１のＡ−Ａ線に沿う断面に関して示されている。
【００１３】
ゲート誘電体３，４が形成された後、スライス１に半導体領域８，１２，１６が形成される。最初に、一般にｐ−ウェルと称されるｐ形ドープ領域が表面２に隣接して形成される。実際には、一般に複数のイメージセンサがスライス上に形成され、後述するように、各センサ毎に、ｐ−ウェルがセンサそのものに関して形成されるだけでなく、読み出しレジスタや信号増幅器等のセンサに集積される電子要素に関してもｐ−ウェルが形成される。センサそのもののｐ−ウェルを形成するため、図３に示されるように、フォトレジストマスク５が表面２に設けられる。フォトレジストマスク５は、図面の面に対して横方向に延びるフォトレジスト６のストリップから成る。次に、破線７によって示されるホウ素イオンが注入される。フォトレジストマスク５の除去後、熱処理を行なって、ｐ−ウェル８を形成する。チャネル領域１２が形成される場所でのｐ−ウェルの厚さがチャネル中断領域１６が形成される場所でのｐ−ウェルの厚さよりも小さくなるようにｐ−ウェルを形成するべく、注入されたイオンがスライス内で拡散される。
【００１４】
図５に示されるように、ゲート誘電体３，４上にｐ−ウェル８を形成した後、図面の面に対して横方向に延びるフォトレジスト１０のストリップから成るフォトレジストマスク９が形成される。このフォトレジストマスク９は、ｐ−ウェル８内に形成されるｎ形チャネルを規定するために使用される。フォトレジストマスク９を形成した後、破線１１で示されるリンイオンがスライス１内に注入される。フォトレジストマスク９を除去した後、スライスに熱処理が施される。この場合、図１及び図６に示されるｎ形チャネル領域１２が形成される。これらのチャネルの下側の中央でｐ−ウェル９の厚さが小さくなっている。図１において、チャネル領域１２は、破線によって示された平面図で示されている。
【００１５】
ｎ形チャネル１２を形成した後、図７に示されるように、次のフォトレジストマスク１３がゲート誘電体３，４に設けられる。フォトレジストマスク１３は、図面の面に対して横方向に延びるフォトレジスト１４のストリップから成る。前記フォトレジストマスク１３は、ｎ形チャネル１２どおしを分離するチャネル中断領域をｐ−ウェル８内に形成するようになっている。フォトレジストマスク１３を形成した後、破線１５で示されるホウ素イオンがスライス１内に注入される。フォトレジストマスク１３を除去した後、スライスに熱処理が施される。この場合、図１及び図７に示されるように、ｐ形チャネル中断領域１６が形成される。破線で示されるチャネル中断領域１６も図１に平面図で示されている。
【００１６】
図９及び図１０に示されるその後の処理工程は、図１のＢ−Ｂ線に沿う断面に関して示されている。
【００１７】
半導体領域８，１２，１６を形成した後、多結晶シリコンから成る厚さが約５００ｎｍのｎ形導電層１４がゲート誘電体３，４上に通常の方法で堆積され、前記多結晶シリコン層内で第１の電極系１７がエッチングされる。これらの電極には、熱的に形成されたシリコン酸化物１８から成る絶縁層が設けられる。シリコン窒化膜層４の存在により、酸化処理を行なうためにマスクは必要ない。その後、シリコン窒化膜層１９によって全体が覆われる。電極１７の平面図が図１に示されている。
【００１８】
第１の電極系１７が形成された後、多結晶シリコンから成る次の層が堆積され、電極１７間で延びる第２の電極系２０が形成される。これらの電極にも熱的に形成されたシリコン酸化物２１の層が設けられる。シリコン窒化膜層１９の存在により、この酸化工程もマスクを必要としない。電極２０の平面図が図１に示されている。図１０は、図１のＡ−Ａ線に沿う断面におけるこのようにして製造されたセンサを示している。
【００１９】
動作中に、そのようなイメージセンサ上に画像が投影されると、一定の集約時間中に隣接する電極１７，２０群（例えば、４つの電極から成る群）の下側にあるチャネル１２内に電荷の束が収束するように、電極１７，２０に電圧が印加される。これらのピクセル中の電荷の量は、ピクセルへ入射される光の量に依存する。前記集約時間後、電気パルスが電極１７，２０に加えられ、電荷の束がチャネル１２を通じて読み出しレジスタに運ばれる。したがって、得られた画像情報は、この読み出しレジスタから読み出すことができる。チャネル１２の下側にある厚さが薄いｐ−ウェル８の部位で電位バリアが形成されて、露光によってチャネル１２内に形成される電荷が最大値を超えることができないように、半導体領域８，１２の深さ及びドーピング濃度が選択される。任意の過剰な電荷は、前記電位バリアを横切って、ｐ−ウェル８の下側に位置するスライス１の部分へと流れることができる。したがって、過剰な電荷が隣接する複数のピクセルにわたって広がることが防止される。
【００２０】
本発明に係る方法において、半導体領域８，１２，１６は、ゲート誘電体３，４の形成が終了するまで形成されない。注入中及びその後の熱処理中並びにクリーニング工程中に表面に付着する任意の不純物は、シリコン窒化膜層内に残存し、ゲート誘電体３，４の下側に位置するスライスに達しない。これらの不純物は、ゲート誘電体中において、大きな暗電流や、高い所定のパターンノイズ、及び、白点の形態を成す画像エラーを生じる可能性がある。ここで説明した方法によれば、暗電流が非常に小さい、すなわち、暗電流が２００ｐＡ／ｃｍ２よりも小さい電荷結合イメージセンサを製造することができる。また、この方法で製造されるイメージセンサは、所定のパターンノイズが殆ど無く、また、白点の形態を成す画像エラーも殆ど無い。
【００２１】
シリコン窒化膜層４は、ＬＰＣＶＤ（減圧ＣＶＤ（化学蒸着））処理によって、シリコン酸化物層上に堆積される。このようにして、高密度シリコン窒化膜層４が得られる。そのような高密度層を薄い厚さで設けると、前記不純物をスライス１の表面２に到達させないようにすることができる。更に確実性を期すため、シリコン窒化膜層を少なくとも２０ｎｍの厚さで堆積させることができる。
【００２２】
一例として、垂直方向の焦点ぼけがない（垂直の反ブルーミングを有する）ｎ形埋設チャネルセンサの製造について述べてきたが、インターラインイメージセンサ等の他の電荷結合イメージセンサの製造においてこの方法を有利に使用できることは言うまでもない。
【図面の簡単な説明】
【図１】
本発明に係る方法によって製造された電荷結合イメージセンサの関連部分の平面図を概略的に示している。
【図２】
図１の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図３】
図１の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図４】
図１の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図５】
図１の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図６】
図１の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図７】
図１の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図８】
図１の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図９】
図１の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図１０】
図１の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図１１】
図１の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【国際公開パンフレット】
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2004502297.tif 000013
【国際公開パンフレット（コレクトバージョン）】
2004502297.tif 000014
【国際公開パンフレット（コレクトバージョン）】
2004502297.tif 000015
【国際調査報告】
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2004502297.tif 000017
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