(57)【要約】メモリデバイス内で使用される改良型スタートアップ／リセット較正装置および方法が開示されている。複数のデータパスの１つが、クロック信号に対してビットごとに較正され、その後複数のデータパスのその他が、前に較正されたデータパスに対してビットごとにアライメントされ、全てのデータパス上にシリアルおよびパラレルビットアライメントを生じさせる。
2004516591.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスのデータパスを較正する方法であって、
第１データパス上のデータをクロックインするためのクロック信号に対して、前記第１データパス上にあるデータをアライメントするため、前記メモリデバイスの前記第１データパスを較正するステップと、
前記第１データパスからの較正されたデータを使用して、前記クロック信号に対して、第２データパス上にあるデータをアライメントするため、前記メモリデバイスの前記第２データパスを較正するステップと
を備えたことを特徴とする方法。
【請求項２】
請求項１において、前記第１および第２データパスの一方からの較正されたデータを使用して、前記クロック信号に対して、第３データパス上にあるデータをアライメントするため、前記メモリデバイスの前記第３データパスを較正するステップをさらに備えたことを特徴とする方法。
【請求項３】
請求項２において、前記第３データパスは、前記第１データパスからの較正されたデータを使用して較正されることを特徴とする方法。
【請求項４】
請求項２において、前記第３データパスは、前記第２データパスからの較正されたデータを使用して較正されることを特徴とする方法。
【請求項５】
請求項１において、前記第１データパスは、ＦＬＡＧデータパス、またはコマンドバスのデータパスのうちの一方のデータパスであり、
前記第２データパスは、前記ＦＬＡＧデータパス、または前記コマンドバスのデータパスのうちの他方のデータパスである
ことを特徴とする方法。
【請求項６】
請求項１において、前記第１データパスは、データバスの１つのデータパスであり、
前記第２データパスは、前記データバスのもう１つのデータパスである
ことを特徴とする方法。
【請求項７】
請求項１において、前記第２データパスを較正するステップは、
前記第１データパスからの較正されたデータを、前記第２データパスからの較正していないデータと比較するステップと、
前記第１および第２データパスにおける較正データを一致させるため、前記第２データパスにおける遅延を調整するステップと
を備えたことを特徴とする方法。
【請求項８】
請求項２において、前記第３データパスを較正するステップは、
前記第１および第２データパスのうちの一方のデータパスからの較正データを、前記第３データパスからの較正していないデータと比較するステップと、
前記第３データパスからの較正データと、前記第１および第２データパスのうちの前記一方のデータパスからの較正データを一致させるため、前記第３データパスにおける遅延を調整するステップと
を備えたことを特徴とする方法。
【請求項９】
請求項１において、前記第１データパスを較正するステップは、
第１較正パターンを一定時間の間に繰り返し生成するステップと、
前記第１較正パターンを前記第１データパスに供給するステップと、
前記供給した第１較正パターンと前記クロック信号を使用して、前記第１データパスにおける遅延要素を、前記第１較正パターンをリライアブルに検出する遅延値に調整するステップと
を備えたことを特徴とする方法。
【請求項１０】
請求項９において、前記遅延要素を開始遅延値として設定するステップと、
前記クロック信号を使用して前記第１データパスにおける前記遅延要素の出力をサンプリングするステップと、
前記第１較正パターンが前記開始遅延値でリライアブルに検出されているかどうかを判断するステップと
をさらに備えたことを特徴とする方法。
【請求項１１】
請求項１０において、前記第１較正パターンがリライアブルに検出されない場合に、前記第１データパスにおける前記遅延値を別の遅延値に変え、前記遅延要素の出力を再びサンプリングするステップと、
前記第１較正パターンがリライアブルに検出されているかどうかを判断するステップと
をさらに備えたことを特徴とする方法。
【請求項１２】
請求項１１において、前記第１較正パターンがまだリライアブルに検出されていない場合に、前記第１較正パターンがリライアブルに検出されるまで、前記遅延値の設定を変えてサンプリングし判断することを繰り返すステップをさらに備えたことを特徴とする方法。
【請求項１３】
請求項９において、前記第１データパスの前記調整可能な遅延要素を開始遅延値として設定するステップと、
前記調整可能な遅延要素の出力を前記クロック信号を用いてサンプリングするステップと、
前記第１較正パターンがリライアブルに検出されているかどうかを判断するステップと、
複数の可能な遅延値を設定しサンプリングし判断することを繰り返し、前記可能な遅延値のうちのどの遅延値が前記第１較正パターンをリライアブルに検出させることになるかを判断するステップと
をさらに備えたことを特徴とする方法。
【請求項１４】
請求項１３において、前記第１較正パターンをリライアブルに検出させることになる遅延値の１つを、前記遅延要素の最終設定値として選択するステップをさらに備えたことを特徴とする方法。
【請求項１５】
請求項１４において、前記最終設定値は、前記第１較正パターンをリライアブルに検出することになるこれら遅延値のほぼ中心にある遅延値として選択されることを特徴とする方法。
【請求項１６】
請求項１において、前記較正するステップは、前記メモリデバイスのパワーアップ時とリセット時にパフォームされることを特徴とする方法。
【請求項１７】
請求項９において、前記第１較正パターンは、２Ｎビットパターンであることを特徴とする方法。
【請求項１８】
請求項９において、前記第１較正パターンは、２Ｎ−１ビットパターンであることを特徴とする方法。
【請求項１９】
請求項９において、前記第１較正パターンは、格納されたパターンであることを特徴とする方法。
【請求項２０】
請求項９において、前記第１較正パターンは、生成されたパターンであることを特徴とする方法。
【請求項２１】
請求項１において、前記クロック信号は、前記クロック信号の立ち上がりまたは立ち下がりエッジの少なくとも一方のエッジでデータをクロックすることを特徴とする方法。
【請求項２２】
請求項１において、前記クロック信号は、前記クロック信号の立ち上がりおよび立ち下がりエッジの両方のエッジでデータをクロックすることを特徴とする方法。
【請求項２３】
メモリデバイスの複数のデータパスを較正する方法において、
第１データパス上のデータをクロックインするためのクロック信号に対して前記第１データパス上にあるデータのタイミングをアライメントするために、前記メモリデバイスの前記第１データパスを較正するステップと、
残りの各データパス上にあるデータを前記第１データパス上の較正されたデータとアライメントするために、前記メモリデバイスの前記残りのデータパスを較正し、前記第１および残りのデータパス上のデータをシリアルおよびパラレルにアライメントするステップと
を備えたことを特徴とする方法。
【請求項２４】
請求項２３において、前記残りのデータパスは、
前記残りの各データパス上の較正していないデータを、前記第１データパス上の較正されたデータと比較し、
前記残りの各データパス上のデータが、前記第１データパス上の較正されたデータとアライメントされるように、該残りの各データパスにおける遅延要素を調整する
ことにより較正されていることを特徴とする方法。
【請求項２５】
請求項２４において、前記残りの各データパスは、同時に、前記第１データパスに較正されることを特徴とする方法。
【請求項２６】
請求項２３において、前記残りのデータパスの少なくとも幾つかは、直前に較正されたデータパスに較正されることを特徴とする方法。
【請求項２７】
請求項２６において、前記残りの各データパスは、直前に較正されたデータパスに較正されることを特徴とする方法。
【請求項２８】
請求項２７において、前記残りの各データパスは、
前記残りの各データパス上の較正していないデータを、直前に較正されたデータパス上の較正されたデータと比較し、
前記残りの各データパス上のデータが、前記直前にアライメントされたデータパスにおける較正されたデータとアライメントし一致するように、前記残りの各データパにおける遅延要素を調整する
ことにより較正されていることを特徴とする方法。
【請求項２９】
メモリ回路の着信データパスを較正するデジタル回路において、
クロック信号が伝送されている着信クロック信号パスと、
第１データパスと、
第２データパスと、
前記クロック信号に対して前記第１データパス上にあるデータをアライメントするために接続したコントロールロジック回路と
を備え、
前記コントロールロジック回路は、前記第２データパス上にあるデータを、前記第１データパス上のアライメントされたデータとアライメントして、前記クロック信号に対して、前記第２データパス上にあるデータをさらにアライメントする
ことを特徴とするデジタル回路。
【請求項３０】
請求項２９において、前記コントロールロジック回路は、前記第１データパス上にある前記アライメントしたデータを、前記第２データパス上にある前記データと比較する比較回路を備え、
前記コントロールロジック回路は、前記比較回路の比較結果を使用して、前記クロック信号に対して、前記第２データパス上にある前記データをアライメントする
ことを特徴とするデジタル回路。
【請求項３１】
請求項３０において、前記第１データパス上に第１遅延要素をさらに備え、
前記コントロールロジック回路は、前記第１遅延要素の遅延値を調整して、前記クロック信号に対して前記第１データパスにおけるデータをアライメントすることを特徴とするデジタル回路。
【請求項３２】
請求項３１において、前記第２データパス上に第２遅延要素をさらに備え、
前記コントロールロジック回路は、前記比較に応じて、前記第２遅延要素の遅延値を調整して、前記クロック信号に対して前記第２データパスにおけるデータをアライメントする
ことを特徴とするデジタル回路。
【請求項３３】
請求項２９において、前記クロック信号は、前記クロック信号の立ち上がりまたは立ち下がりエッジのうちの少なくとも一方のエッジで、前記第１および第２データパス上にあるデータをクロックインすることを特徴とするデジタル回路。
【請求項３４】
請求項２９において、前記クロック信号は、前記クロック信号の立ち上がりおよび立ち下がりエッジの両方のエッジで、前記第１および第２データパス上にあるデータをクロックインすることを特徴とするデジタル回路。
【請求項３５】
請求項２９において、第３データパスをさらに備え、
前記コントロールロジック回路は、前記第１および第２データパスのうちの一方からのアライメントしたデータを使用して、前記クロック信号に対して前記第３データパス上にあるデータをアライメントするために接続された
ことを特徴とするデジタル回路。
【請求項３６】
請求項３５において、前記コントロールロジック回路は、前記第１データパスからのアライメントしたデータを使用して、前記クロック信号に対して前記第３データパス上にあるデータをアライメントすることを特徴とするデジタル回路。
【請求項３７】
請求項３５において、前記コントロールロジック回路は、前記第２データパスからのアライメントしたデータを使用して、前記クロック信号に対して前記第３データパス上にあるデータをアライメントすることを特徴とするデジタル回路。
【請求項３８】
請求項３６において、前記コントロールロジック回路は、
前記第１データパス上にあるアライメントしたデータを、前記第３データパス上にある前記データと比較する比較回路と、
該比較回路の比較結果に基づいて、前記クロック信号に対して前記第３データパス上にある前記データをアライメントするロジック回路と
を備えたことを特徴とするデジタル回路。
【請求項３９】
請求項３７において、前記コントロールロジック回路は、
前記第２データパス上にあるアライメントしたデータを、前記第３データパス上にある前記データと比較する比較回路と、
該比較回路の比較結果に基づいて、前記クロック信号に対して前記第３データパス上にある前記データをアライメントするロジック回路と
を備えたことを特徴とするデジタル回路。
【請求項４０】
請求項３９において、前記第１データパスは、前記第２データパスに隣接しており、
前記第２データパスは、前記第３データパスに隣接する
ことを特徴とするデジタル回路。
【請求項４１】
請求項２９において、前記第１および第２データパス上にある前記データは、偶数のビット位置を有する繰り返しビットパターンであることを特徴とするデジタル回路。
【請求項４２】
請求項４１において、前記ビットパターンは、追加ビットが、擬似ランダムの奇数ビットパターンに追加されていることを特徴とするデジタル回路。
【請求項４３】
請求項４１において、前記ビットパターンは、１１１１０１０１１００１００００であることを特徴とするデジタル回路。
【請求項４４】
請求項２９において、複数の他のデータパスと、
複数の個別の比較回路と
をさらに備え、
前記複数の個別の比較回路は、前記第１データパス上にある前記アライメントしたデータを、前記複数の他のデータパス上にあるデータと比較し、
前記コントロールロジック回路は、前記比較回路のそれぞれの比較結果を使用して、前記クロック信号に対して前記複数の他のデータパス上にあるデータをアライメントする
ことを特徴とするデジタル回路。
【請求項４５】
請求項２９において、複数の他のデータパスと、
複数の個別の比較回路と
をさらに備え、
前記複数の個別の比較回路は、隣接する他のデータパス上にある、前にアライメントしたデータを、各前記複数の他のデータパス上にあるデータと順次に比較し、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較結果を使用して、引き続き、前記クロック信号に対して各前記複数の他のデータパス上にあるデータをアライメントする
ことを特徴とするデジタル回路。
【請求項４６】
請求項４４において、前記複数の他のデータパス上に複数の個別の遅延要素をさらに備え、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較結果に応じて、前記個別の遅延要素のそれぞれの遅延値を調整し、前記複数の他のデータパス上にあるデータを前記クロック信号にアライメントする
ことを特徴とするデジタル回路。
【請求項４７】
請求項４５において、前記複数の他のデータパス上に複数の個別の遅延要素をさらに備え、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較結果に応じて、前記個別の遅延要素のそれぞれの遅延値を調整し、前記複数の他のデータパス上にあるデータを前記クロック信号にアライメントする
ことを特徴とするデジタル回路。
【請求項４８】
メモリモジュールと、
該メモリモジュールに接続したメモリコントローラと、
前記メモリモジュールに入ってくるデータを較正する較正回路と
を備え、
前記較正回路は、
クロック信号が伝送される着信クロック信号パスと、
第１データパスと、
第２データパスと、
前記クロック信号に対して前記第１データパス上にあるデータをアライメントするために接続したコントロールロジック回路と
を備え、
前記コントロールロジック回路は、前記第２データパス上にあるデータを、前記第１データパス上のアライメントしたデータとアライメントすることにより、前記クロック信号に対して前記第２データパス上にあるデータをさらにアライメントする
ことを特徴とする半導体メモリ回路。
【請求項４９】
請求項４８において、前記コントロールロジック回路は、前記第１データパス上にある前記アライメントしたデータを、前記第２データパス上にある前記データと比較する比較回路を備え、
前記コントロールロジック回路は、前記比較回路の比較結果を使用して、前記クロック信号に対して前記第２データパス上にある前記データをアライメントする
ことを特徴とする半導体メモリ回路。
【請求項５０】
請求項４９において、前記第１データパス上に第１遅延要素をさらに備え、
前記コントロールロジック回路は、前記第１遅延要素の遅延値を調整して、前記クロック信号に対して前記第１データパスにおけるデータをアライメントすることを特徴とする半導体メモリ回路。
【請求項５１】
請求項５０において、前記第２データパス上に第２遅延要素をさらに備え、
前記コントロールロジック回路は、前記比較回路の比較に応じて、前記第２遅延要素の遅延値を調整して、前記クロック信号に対して前記第２データパスにおけるデータをアライメントする
ことを特徴とする半導体メモリ回路。
【請求項５２】
請求項４８において、前記クロック信号は、前記クロック信号の立ち上がりまたは立ち下がりエッジのうちの少なくとも一方のエッジで、前記第１および第２データパス上にあるデータをクロックインする
ことを特徴とする半導体メモリ回路。
【請求項５３】
請求項４８において、前記クロック信号は、前記クロック信号の立ち上がりおよび立ち下がりエッジの両方のエッジで、前記第１および第２データパス上にあるデータをクロックインする
ことを特徴とする半導体メモリ回路。
【請求項５４】
請求項４８において、第３データパスをさらに備え、
前記コントロールロジック回路は、前記第１および第２データパスのうちの一方からのアライメントしたデータを使用して、前記クロック信号に対して前記第３データパス上にあるデータをアライメントするために接続された
ことを特徴とする半導体メモリ回路。
【請求項５５】
請求項５４において、前記コントロールロジック回路は、前記第１データパスからのアライメントしたデータを使用して、前記クロック信号に対して前記第３データパス上にあるデータをアライメントすることを特徴とする半導体メモリ回路。
【請求項５６】
請求項５４において、前記コントロールロジック回路は、前記第２データパスからのアライメントしたデータを使用して、前記クロック信号に対して前記第３データパス上にあるデータをアライメントすることを特徴とする半導体メモリ回路。
【請求項５７】
請求項５５において、前記コントロールロジック回路は、
前記第１データパス上にあるアライメントしたデータを前記第３データパス上にある前記データと比較する比較回路と、
該比較回路の比較結果に基づいて、前記クロック信号に対して前記第３データパス上にある前記データをアライメントするロジック回路と
を備えたことを特徴とする半導体メモリ回路。
【請求項５８】
請求項５６において、前記コントロールロジック回路は、
前記第２データパス上にあるアライメントしたデータを前記第３データパス上にある前記データと比較する比較回路と、
前記比較結果に基づいて前記クロック信号に対して前記第３データパス上にある前記データをアライメントするロジック回路と
を備えたことを特徴とする半導体メモリ回路。
【請求項５９】
請求項５８において、前記第１データパスは、前記第２データパスに隣接しており、
前記第２データパスは、前記第３データパスに隣接している
ことを特徴とする半導体メモリ回路。
【請求項６０】
請求項４８において、前記第１および第２データパス上にある前記データは、偶数のビット位置を有する繰り返しビットパターンであることを特徴とする半導体メモリ回路。
【請求項６１】
請求項６０において、前記ビットパターンは、追加ビットが、擬似ランダムの奇数ビットパターンに追加されたことを特徴とする半導体メモリ回路。
【請求項６２】
請求項６０において、前記ビットパターンは、１１１１０１０１１００１００００であることを特徴とする半導体メモリ回路。
【請求項６３】
請求項４８において、複数の他のデータパスと、
複数の個別の比較回路と
をさらに備え、
前記複数の個別の比較回路は、前記第１データパス上にある前記アライメントしたデータを、各前記複数の他のデータパス上にあるデータと比較し、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較結果を使用して、前記クロック信号に対して各前記複数の他のデータパス上にあるデータをアライメントする
ことを特徴とする半導体メモリ回路。
【請求項６４】
請求項４８において、複数の他のデータパスと、
複数の個別の比較回路と
をさらに備え、
前記複数の個別の比較回路は、隣接する他のデータパス上にある、前にアライメントしたデータを、各前記複数の他のデータパス上にあるデータと順次に比較し、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較結果を使用して、引き続き、前記クロック信号に対して各前記複数の他のデータパス上にあるデータをアライメントする
ことを特徴とする半導体メモリ回路。
【請求項６５】
請求項６３において、前記複数の他のデータパス上に複数の個別の遅延要素をさらに備え、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較比較に応じて、各前記個別の遅延要素のそれぞれの遅延値を調整して、各前記複数の他のデータパス上にあるデータを前記クロック信号にアライメントする
ことを特徴とする半導体メモリ回路。
【請求項６６】
請求項６４において、前記複数の他のデータパス上に複数の個別の遅延要素をさらに備え、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較比較に応じて、前記個別の遅延要素のそれぞれの遅延値を調整して、前記複数の他のデータパス上にあるデータを前記クロック信号にアライメントする
ことを特徴とする半導体メモリ回路。
【請求項６７】
プロセッサと、
該プロセッサに接続した集積半導体メモリ回路と
を備え、
前記集積半導体メモリ回路は、
クロック信号が伝送される着信クロック信号パスと、
第１データパスと、
第２データパスと、
前記クロック信号に対して前記第１データパス上にあるデータをアライメントするために接続したコントロールロジック回路と
を備えた較正回路を備え、
前記コントロールロジック回路は、前記第２データパス上にあるデータを、前記第１データパス上のアライメントしたデータとアライメントすることにより、前記クロック信号に対して前記第２データパス上にあるデータをさらにアライメントする
ことを特徴とするプロセッサベースシステム。
【請求項６８】
請求項６７において、前記コントロールロジック回路は、前記第１データパス上にある前記アライメントしたデータを前記第２データパス上にある前記データと比較する比較回路を備え、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較結果を使用して、前記クロック信号に対して前記第２データパス上にある前記データをアライメントする
ことを特徴とするプロセッサベースシステム。
【請求項６９】
請求項６８において、前記第１データパス上に第１遅延要素をさらに備え、
前記コントロールロジック回路は、前記第１遅延要素の遅延値を調整して、前記クロック信号に対して前記第１データパスにおけるデータをアライメントすることを特徴とするプロセッサベースシステム。
【請求項７０】
請求項６９において、前記第２データパス上に第２遅延要素をさらに備え、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較結果に応じて前記第２遅延要素の遅延値を調整して、前記クロック信号に対して前記第２データパスにおけるデータをアライメントする
ことを特徴とするプロセッサベースシステム。
【請求項７１】
請求項６７において、前記クロック信号は、前記クロック信号の立ち上がりまたは立ち下がりエッジのうちの少なくとも一方のエッジで、前記第１および第２データパス上にあるデータをクロックインすることを特徴とするプロセッサベースシステム。
【請求項７２】
請求項６７において、前記クロック信号は、前記クロック信号の立ち上がりおよび立ち下がりエッジの両方のエッジで、前記第１および第２データパス上にあるデータをクロックインすることを特徴とするプロセッサベースシステム。
【請求項７３】
請求項６７において、第３データパスをさらに備え、
前記コントロールロジック回路は、前記第１および第２データパスのうちの一方からのアライメントしたデータを使用して、前記クロック信号に対して前記第３データパス上にあるデータをアライメントするために接続されたことを特徴とするプロセッサベースシステム。
【請求項７４】
請求項７３において、前記コントロールロジック回路は、前記第１データパスからのアライメントしたデータを使用して、前記クロック信号に対して前記第３データパス上にあるデータをアライメントすることを特徴とするプロセッサベースシステム。
【請求項７５】
請求項７３において、前記コントロールロジック回路は、前記第２データパスからのアライメントしたデータを使用して、前記クロック信号に対して前記第３データパス上にあるデータをアライメントすることを特徴とするプロセッサベースシステム。
【請求項７６】
請求項７４において、前記コントロールロジック回路は、
前記第１データパス上にあるアライメントしたデータを、前記第３データパス上にある前記データと比較する比較回路と、
該比較回路の比較結果に基づいて前記クロック信号に対して前記第３データパス上にある前記データをアライメントするロジック回路と
を備えたことを特徴とするプロセッサベースシステム。
【請求項７７】
請求項７５において、前記コントロールロジック回路は、
前記第２データパス上にあるアライメントしたデータを前記第３データパス上にある前記データと比較する比較回路と、
該比較回路の比較結果に基づいて前記クロック信号に対して前記第３データパス上にある前記データをアライメントするロジック回路と
を備えたことを特徴とするプロセッサベースシステム。
【請求項７８】
請求項７７において、前記第１データパスは、前記第２データパスに隣接しており、
前記第２データパスは、前記第３データパスに隣接している
ことを特徴とするプロセッサベースシステム。
【請求項７９】
請求項６７において、前記第１および第２データパス上にある前記データは、偶数のビット位置を有する繰り返しビットパターンであることを特徴とするプロセッサベースシステム。
【請求項８０】
請求項７９において、前記ビットパターンは、追加ビットが、擬似ランダムの奇数ビットパターンに追加されていることを特徴とするプロセッサベースシステム。
【請求項８１】
請求項７９において、前記ビットパターンは、１１１１０１０１１００１００００であることを特徴とするプロセッサベースシステム。
【請求項８２】
請求項６７において、複数の他のデータパスと、
複数の個別の比較回路と
をさらに備え、
前記個別の比較回路は、前記第１データパス上にある前記アライメントしたデータを前記複数の他のデータパス上にあるデータと比較し、
前記コントロールロジック回路は、前記それぞれの比較結果を使用して、前記クロック信号に対して前記複数の他のデータパス上にあるデータをアライメントする
ことを特徴とするプロセッサベースシステム。
【請求項８３】
請求項６７において、複数の他のデータパスと、
複数の個別の比較回路と
をさらに備え、
前記個別の比較回路は、隣接する他のデータパス上にある、前にアライメントしたデータを、前記複数の他のデータパス上にあるデータと順次に比較し、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較結果を使用して、引き続き、前記クロック信号に対して前記複数の他のデータパス上にあるデータをアライメントする
ことを特徴とするプロセッサベースシステム。
【請求項８４】
請求項８２において、前記複数の他のデータパス上に複数の個別の遅延要素をさらに備え、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較結果に応じて、前記個別の遅延要素のそれぞれの遅延値を調整して、前記複数の他のデータパス上にあるデータを前記クロック信号にアライメントする
ことを特徴とするプロセッサベースシステム。
【請求項８５】
請求項８３において、前記複数の他のデータパス上に複数の個別の遅延要素をさらに備え、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較結果に応じて、前記個別の遅延要素のそれぞれの遅延値を調整して、前記複数の他のデータパス上にあるデータを前記クロック信号にアライメントする
ことを特徴とするプロセッサベースシステム。
【請求項８６】
プロセッサと、
該プロセッサと同じ集積回路上に形成した半導体メモリ回路と
を備え、
前記半導体メモリ回路は、
クロック信号が伝送される着信クロック信号パスと、
第１データパスと、
第２データパスと、
前記クロック信号に対して前記第１データパス上にあるデータをアライメントするために接続したコントロールロジック回路と
を備えた較正回路を備え、
前記コントロールロジック回路は、前記第２データパス上にあるデータを、前記第１データパス上のアライメントしたデータとアライメントすることにより、前記クロック信号に対して前記第２データパス上にあるデータをさらにアライメントする
ことを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項８７】
請求項８６において、前記コントロールロジック回路は、前記第１データパス上にある前記アライメントしたデータを前記第２データパス上にある前記データと比較する比較回路を備え、
前記コントロールロジック回路は、前記比較回路の比較結果を使用して、前記クロック信号に対して前記第２データパス上にある前記データをアライメントする
ことを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項８８】
請求項８７において、前記第１データパス上に第１遅延要素をさらに備え、
前記コントロールロジック回路は、前記第１遅延要素の遅延値を調整して、前記クロック信号に対して前記第１データパスにおけるデータをアライメントすることを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項８９】
請求項８８において、前記第２データパス上に第２遅延要素をさらに備え、
前記コントロールロジック回路は、前記比較回路の比較結果に応じて前記第２遅延要素の遅延値を調整して、前記クロック信号に対して前記第２データパスにおけるデータをアライメントする
ことを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項９０】
請求項８６において、前記クロック信号は、前記クロック信号の立ち上がりまたは立ち下がりエッジのうちの少なくとも一方のエッジで、前記第１および第２データパス上にあるデータをクロックインすることを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項９１】
請求項８６において、前記クロック信号は、前記クロック信号の立ち上がりおよび立ち下がりエッジの両方のエッジで、前記第１および第２データパス上にあるデータをクロックインすることを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項９２】
請求項８６において、第３データパスをさらに備え、
前記コントロールロジック回路は、前記第１および第２データパスのうちの一方からのアライメントしたデータを使用して、前記クロック信号に対して前記第３データパス上にあるデータをアライメントするために接続された
ことを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項９３】
請求項９２において、前記コントロールロジック回路は、前記第１データパスからアライメントしたデータを使用して、前記クロック信号に対して前記第３データパス上にあるデータをアライメントすることを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項９４】
請求項９２において、前記コントロールロジック回路は、前記第２データパスからアライメントしたデータを使用して、前記クロック信号に対して前記第３データパス上にあるデータをアライメントすることを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項９５】
請求項９３において、前記コントロールロジック回路は、前記第１データパス上にあるアライメントしたデータを前記第３データパス上にある前記データと比較する比較回路と、
該比較回路の比較結果に基づいて前記クロック信号に対して前記第３データパス上にある前記データをアライメントするロジック回路と
を備えたことを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項９６】
請求項９４において、前記コントロールロジック回路は、
前記第２データパス上にあるアライメントしたデータを前記第３データパス上にある前記データと比較する比較回路と、
該比較回路の比較結果に基づいて前記クロック信号に対して前記第３データパス上にある前記データをアライメントするロジック回路と
を備えたことを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項９７】
請求項９６において、前記第１データパスは、前記第２データパスに隣接しており、
前記第２データパスは、前記第３データパスに隣接している
ことを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項９８】
請求項８６において、前記第１および第２データパス上にある前記データは、偶数のビット位置を有する繰り返しビットパターンであることを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項９９】
請求項９８において、前記ビットパターンは、追加ビットが、擬似ランダムの奇数ビットパターンに追加されたことを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項１００】
請求項９８において、前記ビットパターンは、１１１１０１０１１００１００００であることを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項１０１】
請求項８６において、複数の他のデータパスと、
複数の複数の個別の比較回路と
をさらに備え、
前記複数の個別の比較回路は、前記第１データパス上にある前記アライメントしたデータを前記複数の他のデータパス上にあるデータと比較し、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較結果を使用して、前記クロック信号に対して前記複数の他のデータパス上にあるデータをアライメントする
ことを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項１０２】
請求項８６において、複数の他のデータパスと、
複数の複数の個別の比較回路と
をさらに備え、
前記複数の個別の比較回路は、隣接する他のデータパス上にある、前にアライメントしたデータを、前記複数の他のデータパス上にあるデータと順次に比較し、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較結果を使用して、引き続き、前記クロック信号に対して前記複数の他のデータパス上にあるデータを、アライメントする
ことを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項１０３】
請求項１０１において、前記複数の他のデータパス上に複数の個別の遅延要素をさらに備え、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較結果に応じて、前記個別の遅延要素のそれぞれの遅延値を調整して、前記複数の他のデータパス上にあるデータを前記クロック信号にアライメントする
ことを特徴とするメモリエンベッドプロセッサベースシステム。
【請求項１０４】
請求項１０２において、前記複数の他のデータパス上に複数の個別の遅延要素をさらに備え、
前記コントロールロジック回路は、前記個別の比較回路のそれぞれの比較結果に応じて、前記個別の遅延要素のそれぞれの遅延値を調整して、前記複数の他のデータパス上にあるデータを前記クロック信号にアライメントする
ことを特徴とするメモリエンベッドプロセッサベースシステム。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は、メモリデバイス、例えばＳＬＤＲＡＭメモリデバイスにおける制御信号およびデータ信号のタイミングを較正するのに有用な改良型二進較正技術に関する。
【０００２】
（関連技術）
メモリデバイスは現在でもより高速でより高記憶密度という方向に進歩している。そのため、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）デバイスにあっては、簡単なＤＲＡＭデバイスからＥＤＯ、ＳＲＡＭ、ＤＤＲＳＤＲＡＭ、ＳＬＤＲＡＭへと進化し、ＳＬＤＲＡＭについては、現在、業界において多大な関心が寄せられている。ＳＬＤＲＡＭは、帯域幅が大きく、レイテンシーが小さく、低電力で、ユーザにより拡張可能であり、大きな階層型メモリアプリケーションをサポートしている。ＳＬＤＲＡＭは、複数の独立バンクを有し、リード／ライト（ｒｅａｄ／ｗｒｉｔｅ）バスターンアラウンドが速く、完全にパイプライン処理された小さいバーストに対しても処理能力を有する。
【０００３】
ＳＬＤＲＡＭの１つの特徴は、ＳＬＤＲＡＭがダブルデータレートデバイスであって、クロックサイクルの立ち上がり及び立ち下がりエッジを共に使用して、データをメモリセルにリード及びライトし、メモリコントローラからコマンドとフラグデータを受信する点にある。
【０００４】
ＳＬＤＲＡＭデバイスについては、その概要が”ＳＬＤＲＡＭ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｆｕｎｃｔｉｏｎａｌ Ｏｖｅｒｖｉｅｗ，” ｂｙ Ｇｉｌｌｉｎｇｈａｍ， １９９７ ＳＬＲＡＭ Ｃｏｎｓｏｒｔｉｕｍ （Ａｕｇｕｓｔ ２９， １９９７）に記述されており、ここにこの文献名を記して本明細書の一部とする。
【０００５】
ＳＬＤＲＡＭや他の現行のメモリデバイスにあっては高速動作が要請されているから、初期設定時（スタートアップやリセットを含む）において、システムのタイミングと出力信号の駆動レベルとを較正することは、このようなデバイスが個々のデバイスパラメータの大幅な変動を補償するというオペレーションの中でも非常に重要なものである。
【０００６】
較正手順は幾つかあるが、このうち現行のＳＬＤＲＡＭデバイスにおいてパフォームされている較正手順は、クロック信号、すなわちＣＣＬＫ（コマンドクロック信号）およびＤＣＬＫ（データクロック信号）を、着信コマンドパスＣＡおよびＦＬＡＧパス（ＣＣＬＫ信号用）上のデータと、データパスＤＱ（ＤＣＬＫ信号用）上のデータとのタイミングの同期をとるものであり、そうすることにより、着信データが正しくサンプリングされる。現行においては、システムの初期設定時に、メモリコントローラが、ＣＣＬＫとＤＣＬＫの連続する遷移をクロックパス上に送信し、１５ビットの繰り返し擬似ランダムＳＹＮＣパターン「１１１１０１０１１００１０００」の反転バージョンと非反転バージョンを、データパスＤＱと、コマンドパスＣＡと、ＦＬＡＧパス上に送信し、これによりこのタイミングの較正を行なっている。ＳＬＤＲＡＭにおいては、ＦＬＡＧビットが２つ連続して「１」であるとき、これにより擬似ランダムシーケンスを認識する。またＳＬＤＲＡＭにおいては、ＣＣＬＫおよびＤＣＬＫがそれぞれ周知のビットパターンを適正にサンプリングするためにクロックするように、ＣＣＬＫおよびＤＣＬＫの当該データに対する適正な内部遅延を決定する。適正な遅延を得るため、受信データビットのテンポラルポジション（ｔｅｍｐｏｒａｌ ｐｏｓｉｔｉｏｎ）を調整して、当該クロックに対して所望のビットアライメントを行なっている。これは、受信データがクロックによって適正にサンプリングされ内部的に認識されるまで、受信データの遅延を受信パスにおいて調整することにより行われる。一度、同期がとられると、つまり、データ受信パスに対して適正な遅延が設定されると、メモリコントローラがＳＹＮＣパターンの送信を停止するから、全ての較正が完了した後は、ＳＬＤＲＡＭを、正規のメモリＲＥＡＤおよびＷＲＩＴＥアクセスに使用することができる。
【０００７】
上述した較正ビットパターンを使用する従来の同期スキームにおいては、全ての着信データを、当該データにラッチするのに用いられるクロックに対して適正にアライメントすることができ、このアライメントは、クロック（ＣＣＬＫまたはＤＣＬＫ）に対するデータの遅延を調整して、データの「アイ（ｅｙｅ）」または「窓」の中心またはその近くに、すなわちデータが着信データパス上で有効であるところに、サンプリングクロックのエッジを位置させて行われている。しかし、この較正手順が各着信データパスに対して独立して行われるから、この較正には時間がかかり、極端な場合には、異なる着信データパス上のデータの「アイ」が、クロック信号の異なるエッジに対してアライメントされる。
【０００８】
図１は、例えば、代表的なＦＬＡＧデータパスと、３つのコマンドバスデータパスＣＡ＜０＞、ＣＡ＜１＞、ＣＡ＜２＞とに対するデータであって、メモリコントローラからＳＬＤＲＡＭモジュールへのロウ（ｒａｗ）データを示す。例示したＳＬＤＲＡＭコマンドバスに対しては、このようなデータパスが、実際には、１０個ある。図１に示すように、代表的なＦＬＡＧデータパスと、コマンドバスデータパスＣＡ＜０＞、ＣＡ＜１＞、ＣＡ＜２＞上に到着するデータのポジションは、全て、互いにスキューしている。
【０００９】
上述した１５ビットの擬似ランダムパターンを使用して、慣用の較正手順をパフォームすると、各着信データパス上の各データビットは、ＦＬＡＧデータパスとコマンドバスデータパスＣＡ＜０＞、ＣＡ＜１＞、ＣＡ＜２＞との例にあっては、図２に示すように、ＣＣＬＫのエッジと、シリアルに適正にアライメントされる。つまり、ＣＣＬＫのエッジは、各データパス上の各データビットに対して、データの「アイ」または「窓」の中心またはその近くにある。しかし、図２にも示すように、１つのデータパスのデータビットが、別のデータパスのデータビットと適正にアライメントされていない可能性がある。例えば、コマンドバスデータパスＣＡ＜０＞上のデータのポジションと、ＦＬＡＧデータパス上のデータとは、互いに適正にアライメントされているが、コマンドバスデータパスＣＡ＜１＞、ＣＡ＜２＞上のデータビットに対しては、アライメントされていない。そうすると、各データラインをＣＣＬＫに対してシリアルに較正したとしても、全てのデータパスにおいては、パラレルにアライメントされていない虞がある。
【００１０】
（発明の概要）
本発明によれば、メモリモジュール、例えばＳＬＤＲＡＭモジュールに入力されるデータが、複数の着信データパス上で、シリアルおよびパラレルに、適正にアライメントされる。シリアルデータアライメントは、まず着信データパスのうちの１つに対して行われ、ついで残りのデータパスが、前にアライメントされたデータパスに対してパラレルに、ビット単位で、アライメントされる。そうすると、全てのデータパスがシリアルおよびパラレルに較正される。
【００１１】
本発明の利点および特徴は、上述したものであれその他のものであれ、発明の詳細な説明と添付図面とから明瞭に理解することができる。
【００１２】
（好ましい実施形態）
データパスをクロック信号にアライメントする方法については、２０００年５月１０日に出願された米国特許出願第０９／５６８，１５５号に詳細に記述してあり、ここにこの番号を記して本明細書の一部とする。以下、本発明のコンテキストを説明するため、当該出願の関連する部分を説明する。
【００１３】
本発明とともに利用できるＳＬＤＲＡＭシステムを図３に示す。このＳＬＤＲＡＭシステムには、複数のＳＬＤＲＡＭモジュール１１ａ…１１ｎが含まれ、これらＳＬＤＲＡＭモジュール１１ａ…１１ｎはメモリコントローラ１３によってアクセスされ制御されている。メモリコントローラ１３は、コマンドリンクをＳＬＤＲＡＭモジュール１１ａ…１１ｎにそれぞれ提供している。ＳＬＤＲＡＭモジュール１１ａ…１１ｎには、反転および非反転クロック信号パス上のクロック信号ＣＣＬＫと、ＦＬＡＧデータパス上の１ｂｉｔＦＬＡＧ信号と、１０ｂｉｔコマンドバスデータパスＣＡ０−９とが含まれている。加えて、ＳＬＤＲＡＭ Ｉ／Ｏイネーブル信号ＳＯ、ＳＩが、メモリコントローラ１３から、デイジーチェーン方式で、ＳＬＤＲＡＭモジュール１１ａ…１１ｎに供給される。加えて、双方向データバスＤＱ０−１７が、メモリコントローラ１３と各ＳＬＤＲＡＭモジュール１１ａ…１１ｎとの間に設けてあり、同様に、双方向データクロックＤＣＬＫ０およびＤＣＬＫ１が、メモリコントローラ１３と各ＳＬＤＲＡＭモジュール１１ａ…１１ｎとの間で、供給される。クロックＤＣＬＫ０は、ＳＬＤＲＡＭモジュールに対する入出力データをストローブするために用いられ、ＤＣＬＫｌ信号パスが間欠的に用いられるプロセスに対する入出力データをストローブするために用いられる。
【００１４】
図４はＳＬＤＲＡＭモジュール１１ａ…１１ｎのうちの１つについて関連する部分を簡単に示す。図４のＳＬＤＲＡＭモジュールには、コントロールロジック回路２１と、ラッチ２３、２５、４９、５９とが含まれ、リング遅延デバイスとすることができる遅延デバイス２７、２９、３１、５５、５７と、バッファ３５、３７、３９、３３、４５、４７、５１、５３と、遅延ロックループ４１と、マルチプレクサ４３と、パイプライン回路６１、６３と、ＳＲＡＭ Ｉ／Ｏ回路６５および６７と、個別のメモリバンクＢａｎｋ（０）６９およびＢａｎｋ（１）７１とが含まれている。図４には２つのメモリバンクを示したが、これは例示にすぎず、任意の数のメモリバンクを使用できる、ことに留意されたい。
【００１５】
コントロールロジック回路２１は、ＣＡ０−９バスからコマンドを受信し解析し、メモリバンク６９、７１のＩ／Ｏアクセスオペレーションをコントロールする。コントロールロジック回路２１はＦＬＡＧ信号およびクロック信号ＣＣＬＫ、ＤＣＬＫも受信する。
【００１６】
コマンドバスパスＣＡ０−９上の信号が、調整可能な個別のリング遅延回路２７を介して個別のラッチ２３へ渡され、他方、ＣＣＬＫ信号がバッファ３９によってバッファリングされ、遅延デバイス３１によって遅延され、バッファ３３によってバッファリングされるようになっており、バッファ３３からのＣＣＬＫ信号により、コマンドバスパスＣＡ０−９上の信号がラッチ２３においてラッチされる。信号ＣＣＬＫはバッファ３９から遅延ロックループ回路４１に渡される。遅延ロックループ回路４１は１６個のクロック信号をマルチプレクサ４３に供給している。マルチプレクサ４３は、１８個のクロック出力信号をそれぞれバッファ４５を介してラッチ４９に供給している。ラッチ４９はメモリバンク６９、７１から出力されたデータをラッチしている。メモリバンク６９、７１からの出力データは、Ｉ／Ｏバッファとしてアクト（ａｃｔ）するＳＲＡＭ６５、６７に渡され、パイプライン回路６１を介して、ラッチ４９にロードされる。ラッチ４９にラッチされた出力データは、それぞれバッファアンプ４７に供給され、バッファアンプ４７からデータバスＤＱを介してメモリコントローラ１３（図３）に渡される。
【００１７】
メモリバンク６９、７１へのデータは、ＤＱデータバスに接続されているメモリコントローラ１３（図３）によって供給され、ＤＱデータバスのパスにそれぞれ接続されているゲートバッファ５１及びリング遅延５７を介してラッチ５９に渡され、ついでパイプライン回路６３に渡される。ＤＱバス上の入力データが、パイプライン回路６３から、バッファＳＲＡＭ６５、６７を介して、メモリバンク６９、７１に渡される。メモリコントローラが、コマンドバスＣＡ０−９上のデータにあるＷＲＩＴＥコマンドにより、メモリアクセスＷＲＩＴＥオペレーションを示すとき、必ず、コントロールロジック回路２１がイネーブルコマンドＲＸＥＮを発行する。このイネーブルコマンドＲＸＥＮは、データ入力バッファ５１およびデータクロック入力バッファ５３をイネーブルにする。ゲートバッファ５３及び遅延回路５５を介して渡されたデータクロックＤＣＬＫを用いてラッチ５９をコントロールすることにより、データバスＤＱ上の着信データがラッチ５９にラッチされる。
【００１８】
ＳＬＤＲＡＭモジュール１１ａ…１１ｎによってパフォームされる種々のメモリオペレーションについて適正なタイミングを保証するためには、図４の回路を同期させて、着信データがクロック信号ＣＣＬＫおよびＤＣＬＫによって適正にクロックされていることを保証する必要がある。このため、及び２０００年５月１０日に出願された関連出願第０９／５６８，１５５号に記述されている発明によれば、２Ｎｂｉｔ同期パターンがデータ入力パスＣＡ０−９およびＦＬＡＧにそれぞれ供給され、他方で、当該データパターンが、遅延されたクロック信号ＣＣＬＫによって、ラッチ２３および２５においてサンプリングされる。コントロールロジック回路２１は、データサンプリングが行われるとき、リング遅延２７および２９の可能な全ての遅延ポジションをステップスルー（ｓｔｅｐ ｔｈｒｏｕｔｈ）し、次のようなパターン、すなわち、２Ｎｂｉｔパターンを適正にサンプリングし認識するため、リング遅延２７および２９に対するどの遅延値を供給するかを表すパターンを、ストアする。その結果として、コントロールロジック回路２１は、コマンドデータパスＣＡ０−９に対する各リング遅延２７と、ＦＬＡＧ入力パスに対するリング遅延２９とに対して、許容できる遅延を有する「アイ」または「窓」を確立する。一度、各リング遅延２７およびリング遅延２９に対する許容できる遅延を有する「窓」が見い出されると、コントロールロジック回路２１は、窓のほぼ中央にある値として、「最適な（ｂｅｓｔ）」遅延値を決定する。２Ｎ１６ｂｉｔパターンはこの目的のために使用されるが、２Ｎ−１ｂｉｔパターンは、上述したように、例えば、１５ｂｉｔ擬似ランダムパターン（上記ＳＬＤＲＡＭの明細書に記述された）を使用しても較正することができる。
【００１９】
較正プロセスを説明するため、ＦＬＡＧデータパス上に現れるデータの較正について記述するのに、２Ｎ１６ｂｉｔ同期パターンを使用するが、当然に、同じ較正プロセスを、コマンドバスＣＡ０−９のどのデータパス上でも、及びデータバスＤＱのどの受信データパス上でも、行うことができる（ただし、後者にあっては、クロックとしてＤＣＬＫ信号が使用される。）。図５は、クロック信号ＣＣＬＫと、ＦＬＡＧ信号と、コマンドバス信号ＣＭＤと、データバス信号ＤＱ／ＤＢＵＳと、データストローブ信号ＤＣＬＫのタイミングの関係を示す。図５に示すように、データクロック信号ＤＣＬＫが、最初のＰＲＥＡＭＢＬＥ部が現れた後、順次に、４つの正遷移及び負遷移をしたとき、データバス（ＤＢＵＳ）のＤＱパス上にある４ｂｉｔデータがクロックインされる。コマンド信号パスＣＡ０−９およびＦＬＡＧパス上にあるデータは、コマンドクロック信号ＣＣＬＫが順次に正遷移および負遷移したとき、クロックインされる。
【００２０】
再び、図４を説明する。図４から明らかなように、ＦＬＡＧ信号パスにエンタされるデータは、リング遅延回路２９を介してラッチ２５に渡され、ラッチ２５において、コマンドクロック信号ＣＣＬＫによりラッチされる。ついで、このデータはシリアルにコントロールロジック回路２１に供給される。較正期間においては、周知の２Ｎｂｉｔ同期パターンが、自走クロック信号ＣＣＬＫとともに、メモリコントローラ１３（図３）によってＦＬＡＧパスに供給される。コントロールロジック回路２１は、どの２Ｎｂｉｔ較正パターンがストアされ、および／または、どの２Ｎｂｉｔ較正パターンが生成されたか知っていて、ＦＬＡＧデータパス上の着信した繰り返しパターンを、ラッチ２５から、ビットごとに、リード（ｒｅａｄ）する。そうすると、コントロールロジック回路２１は、まずＦＬＡＧパスに対するリング遅延２９に、１つの周知の遅延設定値を設定する。ついで、コントロールロジック回路２１は、ラッチ２５から順次に受信したビットパターンを調べて、それが周知の同期ビットパターンと一致するかどうかを見る。ＦＬＡＧパス上の同期パターンデータのタイミングが、ＣＣＬＫ信号の遷移と一致していない場合は、適正なビットパターンが、ラッチ２５の出力部で認識されず、コントロールロジック回路２１は、リング遅延２９に次の遅延設定値を設定して、前の遅延設定に対して所定遅延量だけオフセットする。コントロールロジック回路２１が、再び、ラッチ２５から出力されるビットパターンを継続して調べ、それが周知の同期ビットパターンと一致しているかどうかを見る。一致していない場合には、引き続きリング遅延２９の遅延値をインクリメントさせ、適正な２Ｎｂｉｔが認識されるまで、サンプリングおよび検査プロセスを繰り返す。そして、適正な同期ビットパターンがラッチ２５の出力部で認識された場合には、較正プロセスを停止せず、コントロールロジック回路２１は、実際には、リング遅延２９の可能な全ての遅延値をステップスルーし、どの遅延値により、２Ｎｂｉｔ同期パターンが適正に認識されたかを追跡し続ける。ついで、コントロールロジック回路２１は、２Ｎｂｉｔ同期パターンが適正に認識された全ての遅延値間のほぼ中央にある値を、リング遅延２９に対する最終遅延値として選択する。
【００２１】
図６は、ラッチ２５においてデータをラッチするクロック信号ＣＣＬＫと、２Ｎｂｉｔの同期パターンの４つの連続するビット＜０＞＜１＞＜２＞＜３＞に対するデータエンベロープまたは「アイ」を示す図である。データエンベロープおよびコントロールデータクロックＣＣＬＫの相対的なタイミングが、ＣＣＬＫ１…１０という１０個の可能性、つまり、リング遅延２９に対する可能な１０個の遅延値として示してある。データエンベロープの始点および終点おいては、ＦＬＡＧデータパス上のデータが不安定であるため、データサンプリングに誤りが生じ易い。図６に示したように、リライアブル（ｒｅｌｉａｂｌｅ）なデータキャプチャは、相対的なタイミングロケーションＣ４〜Ｃ７において行われ、アンリライアブル（ｕｎｒｅｌｉａｂｌｅ）なデータキャプチャは、相対的なタイミングロケーションＣ１…Ｃ３およびＣ８…Ｃ１０で行われる。これらは、コントロールロジック回路２１においては、遅延値Ｄ４…Ｄ７として表され、２Ｎｂｉｔ同期パターンが適正に認識される。
【００２２】
図７は、許容できるか又は許容できない遅延値を、コントロールロジック回路２１において、どのように表されるかを示す図である。ここで、遅延値Ｄ１…Ｄ３およびＤ８…Ｄ１０は、論理０を示し、２Ｎｂｉｔの同期パターンが認識されなかったことを示し、他方、遅延値Ｄ４…Ｄ７は、論理１を示し、２Ｎｂｉｔ同期パターンが適正に認識されたことを示す。コマンドクロック信号ＣＣＬＫに対するデータの相対遅延状態を１０個だけ示してあるが、これは説明を簡単にするためにすぎず、実際には、リング遅延２９に対してこれよりはるかに多くの遅延状態や図７に示す遅延状態パターンが可能であることは、当然のことである。
【００２３】
一度、図７に示した遅延状態パターンがコントロールロジック回路２１によって展開されると、コントロールロジック回路２１は、リング遅延２９に対する最終遅延として、次のような遅延値、すなわち、Ｄ４…Ｄ７のような遅延値のほぼ中央にある遅延値であって、２Ｎｂｉｔ同期パターンを適正に認識する遅延値を選択する。例示したように、最終遅延は、Ｄ５またはＤ６として選択されることになるであろう。一度この値がリング遅延２９に設定されると、ＦＬＡＧデータパスが較正される。同一の較正手順を、ＣＭＤデータパスＣＡ０−９にそれぞれ適用することができ、ＤＱバスの各データパスに適用することができる（ＤＱバスについては、上述したが、ＤＱデータバスの各データパスにあるデータを、ラッチ５９にラッチする場合を除く。）。しかし、これら較正手順においては、全ての着信データパスにおいて、データがパラレルにアライメントされることを保証するものではない。
【００２４】
既に説明したように、極端なケースであるが、データパスを独立にシリアルにアライメントすると、データラインにおいてはパラレル方向にビット単位で誤りが生じる。このことは図２と図８を比較してみると理解できる。図２は、各ＦＬＡＧ、ＣＡ＜０＞、ＣＡ＜１＞、ＣＡ＜２＞データパスにおいて、シリアルにアライメントされたが、パラレルにアライメントされていない例を示す図である。この図に照らすと、各データパスがこれらクロックと一致し、その結果、クロックの立ち上がりエッジおよび立ち下がりエッジ（図２の上部に示す）が、各データパスに対するデータのアイの中心とアライメントされる、ことが分かる。しかし、ＣＡ＜１＞およびＣＡ＜２＞データパス上の最初の複数のビットが、正しくないクロックエッジと、シリアルにアライメントされ、その結果、他のデータパスに対するパラレルなアライメントにおいては、誤りが生じる。
【００２５】
これに対して、図８は、シリアルアライメントおよびパラレルアライメントが行われた後のデータパスＦＬＡＧ、ＣＡ＜０＞、ＣＡ＜１＞、ＣＡ＜２＞を示す図である。各データパスにおいては、データアイがクロックの立ち上がりエッジまたは立ち下がりエッジの中心に正しく置かれ（シリアルアライメント）、全てのデータパスにおいて、対応するビットが一致する（パラレルアライメント）。
【００２６】
したがって、本発明によれば、データラインのうちの１つ、例えば、ＦＬＡＧが、まず、既に図１〜図７を参照して説明した手順を用いて、シリアルに較正される。ついで、残りのデータラインを較正せずに、同様にして、残りのデータラインを、前に較正されたデータライン、例えばＦＬＡＧデータパスに、較正する。次に、図９および図１０を参照して、この方法を説明する。
【００２７】
図９はコントロールロジック回路２１の一部を示す図である。コントロールロジック回路２１には、既に説明した、データパスＦＬＡＧ、ＣＡ＜０＞、ＣＡ＜１＞、ＣＡ＜２＞とに対する比較回路７３ａ、７３ｂ、７３ｃとが含まれている。これらデータパスＦＬＡＧ、ＣＡ＜０＞、ＣＡ＜１＞、ＣＡ＜２＞は、ＦＬＡＧ、ＣＡ０−９およびＤＱ０−１７を代表するデータパスとして図示した。データパスＦＬＡＧおよびＣＡ０−９がＣＣＬＫにアライメントされるが、データパスＤＱ０−１７がＤＣＬＫにアライメントされる、ことに再度留意されたい。
【００２８】
着信データパスのうちの１つ、例えば、ＦＬＡＧが、既に図１〜図７を参照して説明した方法で、シリアルにアライメントされた後、コントロールロジック回路２１は、アライメントしたデータパス、例えばＦＬＡＧ上の新しくアライメントされた較正パターンと、アライメントされる他のデータライン、例えばＣＡ＜０＞からの較正パターンを比較する。コントロールロジック回路２１は、ＣＡ＜０＞ラインのリング遅延２９ａに対して初期遅延値を確立し、前にアライメントしたデータパスに接続されているラッチ回路２３からの出力を、較正中のデータパスのラッチ回路２５ａと比較する。比較回路７３ａによって比較した結果、パターンが一致しない場合には、コントロールロジック回路２１は、リング遅延２９ａをインクリメントし、再び、ラッチ２３および２５ａから現れる較正パターンを比較する。このプロセスは、パターンの一致が見つかるまで続行されることになる。一度、パターンの一致が見つかっても、コントロールロジック２１は、引き続きリング遅延２９ａをインクリメントして較正パターンを比較することになる。そして、リング遅延２９ａのインクリメントにあっては、パターンの一致が見つからないものも含めて全ての可能な遅延値に対して、パターンが一致するかどうか注意することになる。そうすると、データパスＣＡ＜０＞上のデータがＦＬＡＧデータパス上のデータと、シリアルアにライメントするとともにパラレルにアライメントする遅延の範囲が確立される。ついで、コントロールロジック回路２１は、ラッチ回路２３および２５ａから現れる較正パターンが一致する遅延値の中心またはその近くの値として、リング遅延２９ａに対する遅延値を設定する。前にアライメントしたＦＬＡＧデータパスに、データパスＣＡ＜０＞をアライメントする間、残りのデータパス、例えば、ＣＡ＜１＞またはＣＡ＜２＞は、同一のアライメントを同時にすることができる。残りのデータパスを同時に較正する代りに、前にアライメントしたＦＬＡＧデータパスに順次にそれぞれをアライメントすることも可能である。あるいはまた、コントロールロジック回路２１においては、較正される次のデータパスと、ちょうど較正されたデータパスとを比較するように構成するとともに、上述した方式で新しいデータパスに対して行うリング遅延のインクリメント調整を、最終遅延値が選択されるまで、コントロールするように構成することができる。このような構成を図１０に示す。図１０において、前にアライメントしたデータパス、例えばリング遅延５７ａを備えたＤＱ＜０＞が、リング遅延５７ｂを備えた次の番号のデータパスＤＱ＜１＞とアライメントされる。本実施の形態においては、ＤＱ０−１７データバスに対するデータパスを使用して説明する。一度、第１データパス、例えばＤＱ０が、図１〜７を参照して説明した技術を使用して、ＤＣＬＫにシリアルにアライメントされると、アライメントされていない後続のデータパスの較正パターンが、前にアライメントされたデータパス上にある較正パターンと比較され、これにより残りのＤＱ１−１７データパスのアライメントを行うことができる。一例として、各データパスを、直前にアライメントしたデータパスにアライメントできる。したがって、ＤＱ０が最初にシリアルにアライメントされたデータパスである場合は、次のデータパスＤＱ１が、前にアライメントされたＤＱ０パスにアライメントされる。このため、コントロールロジック回路２１には比較回路８３ａが含まれ、比較回路８３ａによれば、アライメントしたデータパスＤＱ０上の較正パターンをＤＱ１データパス上の較正パターンと比較することにより、リング遅延５７ｂを含むＤＱ１データパスが、リング遅延５７ａを含む、前にアライメントしたＤＱ０データパスにアライメントされる。上述したように、コントロールロジック回路２１は、リング遅延５７ｂの可能な全ての遅延値をステップスルーし、データパスＤＱ＜０＞およびＤＱ＜１＞上の較正パターンを一致させる遅延に注意し、許容できる遅延の中心またはその近くにあるリング遅延５７ｂに対する最終遅延値を選択する。同様に、比較回路８３ｂが、リング遅延５７ｃを含むデータパスＤＱ＜２＞上の較正パターンを、リング遅延５７ｂを含む、前にアライメントしたデータパスＤＱ＜１＞上の較正パターンと、アライメントする。
【００２９】
同様にして、アライメントしていない他のデータパスＤＱ＜Ｘ＞が、前にアライメントされたデータパスＤＱ＜Ｘ−１＞にアライメントされる。したがって、コントロールロジック回路２１は、全てのデータパスをステップスルーし、較正中のパスのリング遅延を、直前に較正されたデータパスに、全てのデータパスが較正されるまで、アライメントする。
【００３０】
既に述べたが、第１データパス、例えば、ＤＱ＜０＞に対するシリアルのアライメントの手順は、２０００年５月１０日に出願された米国特許出願第０９／５６８，１５５号に記述されている改良型２Ｎ較正パターンか、上述したＳＬＤＲＡＭ明細書に記述されているパターンの２Ｎ−１較正を使用できる。
【００３１】
２Ｎｂｉｔ（ここで、Ｎ＝４）較正パターンを作成して、繰り返し１６ビットパターンを生成する回路を、図１１に示す。この回路には、ビット位置＜０＞＜１＞＜２＞＜３＞を有する４つのステージシフトレジスタ５１と、シフトレジスタ５１の＜０＞＜１＞＜２＞出力部にそれぞれ接続する３つの入力部を有するＮＯＲゲート５３と、シフトレジスタ５１の出力部＜３＞およびＮＯＲゲート５３の出力部にそれぞれ接続する２つの入力部を有するＸＯＲ（ｅｘｃｌｕｓｉｖｅ ＯＲ）ゲート５５と、ＸＯＲゲート５５の出力部およびシフトレジスタ５１の第２ステージ出力部＜１＞にそれぞれ接続する１対の入力部を有するＸＯＲゲート５７とが含まれる。ＸＯＲゲート５７の出力は、シフトレジスタ５１のステージ＜０＞への入力として供給される。クロック信号ＣＬＫ（またはＤＣＬＫ）は、シフトレジスタ５１に供給される。シフトレジスタ５１は、ステージ＜０＞＜１＞＜２＞＜３＞において、初めに、全てゼロ「０」をシード（ｓｅｅｄ）することができ、繰り返し１６ビットパターン「１１１１０１０１１００１００００」を生成することになる。このパターンは、ＳＬＤＲＡＭ明細書に記述した１５ｂｉｔ擬似ランダムパターン「１１１１０１０１１００１０００」と同様であるが、１５ビットパターンに追加した追加ビット、例えば「０」を含む。回路を用いて繰り返しビットパターンを生成する代りに、パターンを、メモリコントローラ１３（図３）に格納し、較正中、繰り返し読み出すこともできる。
【００３２】
較正構造を含むメモリデバイスであって上述したように動作するメモリデバイスが、図１２に示したタイプのプロセッサベースシステムにおいて使用することができる。プロセッサベースシステム９０には、プロセッサ９４と、メモリデバイス９６と、Ｉ／Ｏデバイス９２とが含まれる。メモリデバイス９６には、本発明に従って、記述したように動作する較正構造が含まれる。メモリデバイスは、ＳＬＤＲＡＭを含むどのようなタイプのＤＲＡＭデバイスでもよい。さらに、プロセッサ９４が、それ自体、較正構造を含むオンチップメモリデバイスを利用し、本発明に従って動作する統合プロセッサである場合もある。
【００３３】
以上、本発明による装置および方法を、１クロックサイクルに対して２回、すなわちクロックの立ち上りおよび立ち下りエッジの両方で、データをクロックする（すなわち、データをリードするかライトする）メモリデバイスについて説明した。しかし、本発明は、１クロックサイクルに対して１回、例えば、クロックの立ち上がりまたは立ち下がりエッジのいずれか１つでデータをクロックするデバイスを含み、較正を実施するどのようなメモリデバイスでも使用できる。
【００３４】
本発明を、例示した実施形態を参照して説明したが、本発明の趣旨および範囲を逸脱することなく、種々に変形でき、また均等物に代えることができる。したがって、本発明は、上述した内容に限定されるものではなく、添付した特許請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【図１】
メモリデバイスの４つの異なる着信データパスに入ってくるロウデータを示す図である。
【図２】
図１に示した異なるデータパスに入ってくるデータビットのシリアルのアライメントを示す図である。
【図３】
本発明において使用できるＳＬＤＲＡＭバストポロジを示す図である。
【図４】
図３に示したＳＬＤＲＡＭモジュールの一部を示す図である。
【図５】
図４の回路のオペレーションに使用されるタイミング信号の一部を示すタイミング図である。
【図６】
図３のＳＬＤＲＡＭシステムの１つのデータパスを同期させるために使用される同期技術の例を示すグラフである。
【図７】
本発明で使用される同期のために許容できる遅延値のパターンを示す図である。
【図８】
図１に示した着信データパス上のデータのシリアルおよびパラレルのアライメントを説明するための図である。
【図９】
本発明の第１実施形態に係る回路の例を示す図である。
【図１０】
本発明の第２実施形態に係る回路の例を示す図である。
【図１１】
本発明に使用できる２Ｎ１６ｂｉｔコードを生成する典型的な回路を示す図である。
【図１２】
本発明による較正構造およびプロセス方法を用いるメモリデバイスを使用したプロセッサベースシステムを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際公開パンフレット】
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【国際調査報告】
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