(57)【要約】バッファ回路（３１）、例えばオンチップバスの信号線のためのリピータまたは受信回路は、入力信号を受けて出力信号を生成する。バッファ回路（３１）は第１および第２のインバータステージ（７，９）を備えている。第２のインバータステージ（９）は、出力（５）のためのドライブを与える。第１のインバータステージ（７）は、プルアップ経路およびプルダウン経路の強さを制御するための付加回路（１５，１７，１９，２１，２３，２５，２７，２９）を有している。プルアップ／プルダウン経路は、１または複数の攻撃信号の状態にしたがって動的に制御される。一実施形態においては、最悪の場合の遅延シナリオにおいてのみ、すなわち、信号線（３）が攻撃信号と異なる論理レベルにある時だけ切換閾値が下げられる。他の実施形態においては、信号線および攻撃信号が全て同じ論理レベルにある時に切換閾値が上げられ、それにより、クロストークが低減される。
2006526335.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受けて出力信号を生成するとともに、第１および第２のインバータステージを備え、１または複数の攻撃信号が信号線に対して悪影響を与える可能性がある集積回路の前記信号線のためのバッファ回路において、
前記１または複数の攻撃信号の状態にしたがって前記第１のインバータステージの切換閾値を動的に制御するための手段を備えていることを特徴とするバッファ回路。
【請求項２】
切換閾値を動的に制御するための前記手段は、切換閾値を制御するための第１および第２の攻撃信号を受ける請求項１に記載のバッファ回路。
【請求項３】
切換閾値を動的に制御するための前記手段は、前記信号線が第１の論理レベルにあり且つ前記第１および第２の攻撃信号が第２の論理レベルにある時に前記切換閾値を下げるための手段を備えている請求項２に記載のバッファ回路。
【請求項４】
前記信号線がロー論理レベルにある時に前記第１のインバータステージの切換電圧を下げることにより、前記切換閾値が下げられる請求項３に記載のバッファ回路。
【請求項５】
前記信号線がハイ論理レベルにある時に前記第１のインバータステージの切換電圧を上げることにより、前記切換閾値が下げられる請求項３に記載のバッファ回路。
【請求項６】
切換閾値を動的に制御するための前記手段は、前記信号線および前記第１および第２の攻撃信号が同じ論理レベルにある時に前記切換閾値を上げるための手段を備えている請求項２に記載のバッファ回路。
【請求項７】
対応する攻撃信号線から受けられた攻撃信号の遅延バージョンである第１および第２の攻撃信号を使用して、前記切換閾値が所定の期間にわたって動的に制御される請求項２に記載のバッファ回路。
【請求項８】
切換閾値を動的に制御するための前記手段は、前記第１のインバータステージにおけるプルアップ経路および／またはプルダウン経路を選択的に制御するための手段を備えている請求項１に記載のバッファ回路。
【請求項９】
前記切換閾値を下げるための前記手段は、
前記第１のインバータステージに対して並列に接続され、前記第１のインバータステージのプルアップ経路およびプルダウン経路を選択的に制御するための第１および第２の制御信号（Ｘ，Ｙ）を受ける付加回路を備えている請求項３に記載のバッファ回路。
【請求項１０】
前記付加回路は、
前記第１のインバータステージのプルアップ経路に対して並列に接続される第１および第２のｐ−ＭＯＳデバイスを備え、前記第１のｐ−ＭＯＳデバイスは、電源電圧に接続されたソース（Ｖｄｄ）と、第２のｐ−ＭＯＳデバイスに接続されたドレインとを有し、ｐ−ＭＯＳデバイスのゲートが前記入力信号によって制御され、前記第２のｐ−ＭＯＳデバイスのゲートが前記第１の制御信号（Ｘ）によって制御され、前記第２のｐ−ＭＯＳデバイスのドレインが前記第１のインバータステージの出力部に接続され、
前記第１のインバータステージのプルダウン経路に対して並列に接続される第１および第２のｎ−ＭＯＳデバイスを備え、前記第１のｎ−ＭＯＳデバイスは、前記第１のインバータステージの出力部に接続されたドレインと、前記第２のｎ−ＭＯＳデバイスのドレインに接続されたソースとを有し、前記第１のｎ−ＭＯＳデバイスのゲートが前記第２の制御信号（Ｙ）によって制御され、前記第２のｎ−ＭＯＳデバイスのゲートが前記入力信号を受け、前記第２のｎ−ＭＯＳデバイスのソースがグランドに接続されている、
請求項９に記載のバッファ回路。
【請求項１１】
以下の方程式にしたがって前記制御信号（Ｘ，Ｙ）を供給するための選択論理を更に備え、
【数１】
2006526335.tif 000007
ここで、Ｖｉｎが前記入力信号であり、Ａｇｇ１およびＡｇｇ２がそれぞれ前記第１および第２の攻撃信号である請求項１０に記載のバッファ回路。
【請求項１２】
前記選択論理は、以下の遅延基準を満たすように実施され、
ＴＣＬＫ＞ＴＳＩ＞δｍａｘ
ここで、ＴＣＬＫがクロック周期であり、ＴＳＩが選択論理回路の遅延であり、δｍａｘが、信号入力の遅延と前記攻撃信号との間の最大差である請求項１１に記載のバッファ回路。
【請求項１３】
オンチップバスを有する集積回路であって、前記オンチップバスにおける１または複数の信号線が請求項１に記載のバッファ回路を有するリピータまたは受信回路を備えている集積回路。
【請求項１４】
前記リピータ回路が二地点間配置で接続されている請求項１３に記載の集積回路。
【請求項１５】
第１および第２のインバータステージを使用して入力信号を受けて出力信号を生成するステップを含み、１または複数の攻撃信号が信号に対して悪影響を与える可能性がある集積回路の信号線の信号をバッファリングする方法において、前記１または複数の攻撃信号の状態にしたがって前記第１のインバータステージの切換閾値を動的に制御するステップを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バッファ回路に関し、特に、オンチップバスの信号線等の集積回路の信号線でリピータまたは受信器として動作するバッファ回路に関する。
【背景技術】
【０００２】
集積回路技術が向上して、チップ上の密度が増大するにつれて、オンチップ相互接続は益々狭くなってくる。また、オンチップ相互接続の高さは、相互接続の幅に伴って直線的に増減する傾向になく、したがって、そのアスペクト比は大きくなる。これらの傾向は、隣接する配線との結合容量の増大を招き、それにより、配線間のクロストークが増大する。これらの悪影響は、高い配線抵抗と結びつき、配線の受信端部でのＲＣ応答の悪さに起因して、性能を低下させる可能性がある。
【０００３】
このシナリオは、考慮中の１つの配線（以下、「犠牲」配線と称する）に対して隣接する配線（以下、「攻撃」配線と称する）が反対方向に切り換わる時には、オンチップバスシステムにおいて更に悪化する。例えば、一般的なバスにおいて、最悪の場合の切り換えに起因する遅延は、攻撃配線が犠牲線に対して反対方向に切り換わる際に生じるが、配線が同じ方向に切り換わる場合よりも最大で２〜４倍高くなる可能性がある。クロストークに起因するグリッチは、犠牲配線が静的な状態を保ち且つ複数の攻撃配線が同じ方向に同時に切り換わる時に犠牲配線上で生じる場合がある。
【０００４】
オンチップ相互接続の結合長さを減少させることにより前述した問題を解消することは知られている。結合長さを減少させるための１つの方法は、各バス配線にリピータを導入することである。従来のリピータは、２つの反転ステージ（インバータステージ）を備えるバッファ回路である。リピータは、バス配線間のクロストークを減少させるのに役立つとともに、配線の全長にわたる遅延依存の線形化を助ける。
【０００５】
図１は、信号線の経路に接続された一般的なリピータ回路１の概略図を示しており、リピータ回路１は、入力信号３を受けて出力信号５を生成するようになっている。図１のリピータを実現するための一般的な回路が図２に示されている。リピータ回路１は、特定の負荷を駆動するために適切な大きさにされて直列に接続された第１および第２の反転ステージ７，９を備えている。リピータ回路１の切換閾値はＶｄｄ／２である（Ｖｄｄは供給電圧）。図２のリピータ回路は、結合長さを減少させて、バス上の配線間のクロストークを減少させるのに役立つ。そのようなリピータ回路は、配線部分の受信端部におけるＲＣ応答の悪さに起因して、性能が低下してしまう。
【０００６】
遅延および遅延ノイズを減少させるために通常使用される技術は、リピータ挿入方式および遅延切換方式である。しかしながら、そのような方式では、高い配線容量（およびミラー結合）に起因して、長い配線上での応答が悪化する。これは、リピータおよび受信器の切換閾値が供給電圧の半分すなわちＶｄｄ／２に固定されているからである。
【０００７】
シュミットトリガタイプの回路を使用することによりリピータの切換閾値を下げることは知られているが、クロストークによって引き起こされるグリッチに対する感受性の増大により、バス性能の向上が相殺される。また、クロストークによって引き起こされる電荷は、配線に沿って移動するにつれて大きくなる可能性があり、それにより、遅延ノイズが増大して、速度が低下してしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、集積回路上の信号線のためのバッファ回路、例えばオンチップバスの信号線でリピータまたは受信器としての機能を果たすバッファ回路であって、前述した欠点を殆ど伴わないバッファ回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の態様においては、入力信号を受けて出力信号を生成するとともに、第１および第２のインバータステージを備え、１または複数の攻撃信号が信号線に対して悪影響を与える可能性がある集積回路の前記信号線のためのバッファ回路において、前記１または複数の攻撃信号の状態にしたがって前記第１のインバータステージの切換閾値を動的に制御するための手段を備えていることを特徴とするバッファ回路が提供される。
【００１０】
本発明の他の態様においては、第１および第２のインバータステージを使用して入力信号を受けて出力信号を生成するステップを含み、１または複数の攻撃信号が信号に対して悪影響を与える可能性がある集積回路の信号線の信号をバッファリングする方法において、前記１または複数の攻撃信号の状態にしたがって前記第１のインバータステージの切換閾値を動的に制御するステップを含むことを特徴とする方法が提供される。
【００１１】
本発明の他の態様においては、オンチップバスを有する集積回路であって、請求項に記載されたバッファ回路を有する集積回路が提供される。
【００１２】
有利な実施形態が従属請求項によって規定されている。
【００１３】
本発明を良く理解できるように、また、本発明をどのようにして実行に移すことができるのかを明確に示すため、以下、一例として、添付図面を参照する。
【発明を実施するための最良の形態】
【００１４】
図３は、本発明に係るリピータ回路、より一般的にはバッファ回路の概略図を示している。前述したように、バッファ回路は、集積回路の信号線上のリピータまたは受信器として使用することができる。したがって、好適な実施形態の以下の説明は、バッファ回路をリピータとして使用することに関するものであるが、バッファ回路を受信器としても使用できることは言うまでもない。
【００１５】
従来のリピータと同様に、図３のリピータ回路３１は、それが入力信号３を受け且つ出力信号５を生成するように信号線（すなわち、犠牲配線）の経路に位置されている。しかしながら、本発明において、リピータ回路３１は、攻撃信号１１，１３も受ける。攻撃信号は、例えば、隣接する配線からオンチップバスシステムの犠牲配線へと引き出される。攻撃信号１１，１３は、リピータ回路の動作を制御するために使用され、これにより、攻撃信号１１，１３の状態に応じて、リピータ回路３１の切換閾値が動作中に動的に変動される。
【００１６】
本発明の一態様によれば、リピータ回路３１の切換閾値は、攻撃信号１１，１３が特定の状態にあるときだけ、例えば攻撃信号の切り換えが最悪の場合に遅延を引き起こす可能性がある場合に下げられる。これは、攻撃配線が犠牲配線に対して反対の方向に切り換わる時に生じる。なお、「切換閾値を下げる」とは、犠牲配線上の信号の移行（変化）が論理０から論理１であるか或いは論理１から論理０であるかどうかに応じて、リピータの切換電圧を下げたり上げたりすることを含むことができる。
【００１７】
すなわち、論理０から論理１への移行中、通常の切換閾値は、通常の切換電圧（例えばＶｄｄ／２）を値「Δ」だけ下げて（Ｖｄｄ／２）−Δにすることによって下げられる。これにより、リピータは、０から１への入力移行に対して感度が良くなる。同様に、論理１から論理０へと切り換わると、切換電圧を値「Δ」だけ上げて（Ｖｄｄ／２）＋Δにすることにより、切換閾値が下げられ、これにより、リピータの感度が１から０への入力移行に対して更に良くなる。
【００１８】
以下の表１は、犠牲配線および攻撃配線の様々な状態にしたがってリピータ回路３１の切換閾値がどのように動的に変化するかを示している。
【表１】
2006526335.tif 000003
【００１９】
表から分かるように、リピータ回路３１の切換閾値は、攻撃信号１１，１３の切り換えが最悪の場合に遅延を引き起こす可能性がある場合（すなわち、攻撃配線が犠牲配線に対して反対の方向に切り換わる時）にだけ下げられる。
【００２０】
これは、表の第１行および第４行に示されている。第１行においては、犠牲配線が論理０であり、攻撃配線が論理１であるとともに、リピータの切換電圧を（Ｖｄｄ／２）−Δとなるように変えることにより切換閾値が下げられる。犠牲配線が論理１にあり且つ攻撃配線が論理０にある第４行においては、リピータの切換電圧を上げて（Ｖｄｄ／２）＋Δにすることにより切換閾値が下げられる。
【００２１】
本発明のこの態様は、これらの特定の状況での切換閾値の低下によって信号完全性が低下しないという利点を有している。これは、そのような状態においては、本出願で以下に詳述するように、常に、ノイズが犠牲配線にグリッチをもたらし得ないように生じるからである。
【００２２】
図４は、図３のリピータ回路３１を実現するための第１の実施形態を示している。図２で説明した従来のリピータと同様に、リピータ回路３１は、入力信号３を受けるとともに、出力信号５を生成する。リピータ回路は、第１の反転ステージ７と、第２の反転ステージ９とを備えている。第２の反転ステージ９（出力５のためのドライブを形成する）は、図２に見られるような標準的なインバータ回路を構成する。しかしながら、第１の反転ステージ７は、プルアップ経路（１５，１９，２１，２３）およびプルダウン経路（１７，２５，２７，２９）の強度を制御するための付加回路を有しており、これにより、攻撃信号１１，１３の状態にしたがってリピータ回路の切換閾値を制御する。この付加回路は、攻撃信号１１，１３の遅延値ａ１，ａ２のそれぞれによって制御される。
【００２３】
遅延攻撃値ａ１，ａ２を使用して、リピータ回路３１の切換閾値（Ｖｄｄ／２，Ｖｄｄ／２±Δ）は、先の表１に示されるように、攻撃信号１１，１３の状態によって決定される。例えば、入力信号３すなわち犠牲信号が論理レベル０であり且つ攻撃信号１１，１３が論理レベル１であるとする。これは、考えられる最悪の場合の切り換えにおける初期状態を形成する。これにより、ａ１，ａ２が論理１となり、その結果、装置２７，２９がＯＮに切り換えられる一方で、装置２１，２３がＯＦＦに切り換えられる。したがって、反転ステージ７は、プルアップ経路と比べて強いプルダウン経路を有する。つまり、このステージは、その入力部で、０→１移行に対して更に感度が良くなる。
【００２４】
前述したように、ノイズが常にリピータ／受信器の出力部でグリッチをきたし得ないように生じるため、遅延における最悪の場合の切り換えが予期される時だけ切換閾値を低下させても信号完全性は低下しない。この現象は、以下のように説明される。
【００２５】
犠牲配線が論理レベル０であり且つ攻撃配線（隣接）が論理レベル１であるとした場合、遅延における「最悪の場合」の切り換えがこの状態で生じる可能性があり、これにより、他の全ての場合と比べて遅延が大きくなる。この状態において、犠牲配線が論理レベル０のまま変わらず、攻撃配線が論理レベル１から論理レベル０へと切り換わると、引き起こされたノイズは、犠牲配線を、論理レベル０よりも低い電圧にする。
【００２６】
同様に、遅延における最悪の場合の切り換えは、犠牲配線が論理レベル１であり且つ攻撃配線（隣接）が論理レベル０である場合にも生じ得る。犠牲配線が論理レベル１のまま変わらず、攻撃配線が論理レベル０から論理レベル１へと切り換わると、引き起こされたノイズは、犠牲配線を、論理レベル１よりも高い電圧にする。
【００２７】
前述した状態においてのみ、遅延における最悪の場合の切り換えが起こり得る。他の全ての場合（すなわち、バス配線の他の状態）において、遅延は、最悪の場合の遅延よりも小さい。このことは、この状態で生じるノイズが受信器でグリッチを引き起こす可能性がなく、そのため、リピータ／受信器の切換閾値を安全に減らすことができることを意味している。
【００２８】
本発明の他の態様によれば、切換閾値を上げてリピータ／受信器の出力部でのグリッチを回避するために、図４に示される実施形態を使用することもできる。信号完全性にとって有害となる可能性があるクロストークノイズは、犠牲および攻撃が同じ状態の時に引き起こされ、また、攻撃配線が切り換わる一方で、犠牲配線が静的状態を保つ。この状態では、リピータ回路の閾値が上げられることが好ましく、これにより、グリッチが広がる可能性が減少し、そのため、信号完全性が高まる。しかしながら、これにより、一般的な場合の遅延が更に大きくなる。なお、これによって、バス性能は低下しない。
【００２９】
例えば、３つの全ての配線が同じ論理レベル（例えば０）であると、ａ１，ａ２も０となる。これは、犠牲側が切り換わらず両方の攻撃側が切り換わる場合にグリッチを招く虞があるクロストークノイズに対して、考えられる最悪の場合の切り換えの最初の場合を形成する。この場合には、切換閾値が上げられる。ａ１，ａ２が０であるため、これにより、装置２１，２３がＯＮとなり、装置２７，２９がＯＦＦとなる。そのため、インバータ７のプルアップ強さはプルダウン強さよりも大きい。その結果、０→１移行に対するリピータの感度が低下し、そのため、更に頑強となる。前述したように、制御信号ａ１，ａ２は、隣接する配線から得られる遅延信号である。この遅延は、これらの遅延線が回路の次の移行に対する一時的状態保持要素として作用する場合に不可欠である。
【００３０】
切換閾値を下げることと同様の方法で、切換閾値を上げることは、論理１から論理０への移行或いは論理０から論理１への移行が予期されるかどうかに応じて、切換電圧を下げたり上げたりすることを含んでいる。
【００３１】
図５は、図３のリピータ回路３１を実現するための第２の実施形態を示している。図２に示される従来のリピータと同様に、リピータ回路３１は、第１の反転ステージ７と、第２の反転ステージ９とを備えている。リピータ回路３１の第２の反転ステージ９は、標準的なインバータ回路を備えているとともに、出力信号５のためのドライブを提供する。しかしながら、図２の従来のリピータとは異なり、第１の反転ステージ７は、それに対して並列に接続された付加回路５０を有している。この付加回路５０は、選択可能なプルダウン／プルアップ経路を有しており、それにより、制御信号Ｘ，Ｙにしたがって第１の反転ステージのプルダウン／プルアップ経路を制御することができる。制御信号Ｘ，Ｙは攻撃信号から得られる。
【００３２】
最も低いと想定される切換閾値は、経路の一方（プルダウンまたはプルアップのいずれか）が選択される際のＮ（プルダウン）装置およびＰ（プルアップ）装置の閾値電圧によって決まる。
【００３３】
付加回路５０は第１のｐ−ＭＯＳデバイス５１を備えており、このデバイス５１は、そのソースがＶｄｄに接続されるとともに、そのドレインが第２のｐ−ＭＯＳデバイス５３に接続されている。ｐ−ＭＯＳデバイス５１のゲートは、入力信号３（すなわちＶｉｎ）によって制御される。第２のｐ−ＭＯＳデバイス５３のドレインは、第１のインバータステージ７の出力部、第２のインバータステージ９の入力部、第１のｎ−ＭＯＳデバイス５５のドレインに接続されている。第１のｎ−ＭＯＳデバイス５５のソースは第２のｎ−ＭＯＳデバイス５７のドレインに接続され、また、第１のｎ−ＭＯＳデバイス５５のゲートは第２の制御信号Ｙによって制御される。第２のｎ−ＭＯＳデバイス５７のゲートは入力信号３（すなわち、Ｖｉｎ）を受け、また、第２のｎ−ＭＯＳデバイス５７のソースはグランドに接続されている。
【００３４】
制御信号Ｘ，Ｙは、リピータの入力信号３（すなわち、Ｖｉｎ）および攻撃信号１１，１３（以下、それぞれＡｇｇ１およびＡｇｇ２と称する）の状態に基づき、選択論理（図示せず）を使用して得られる。選択論理は以下のように構成される。
【数１】
2006526335.tif 000004
【００３５】
選択論理は、遅延が以下の基準を満たすように実施される。
ＴＣＬＫ＞ＴＳＩ＞δｍａｘ          （１）
ここで、ＴＣＬＫはクロック周期であり、ＴＳＩは選択回路の遅延であり、δｍａｘは、リピータによってリフレッシュされる配線部の遅延とその攻撃側との間の最大差である。ＴＳＩの下限により、リピータの入力がＶｄｄ／２を超え且つ第１の反転ステージ７が切り換わるまで状態選択が維持される。さもなければ、リピータ回路の内部ノードが一時的にフリップする可能性があり、短いグリッチが生じてしまう。
【００３６】
前述した実施形態において、攻撃信号１１（Ａｇｇ１）および攻撃信号１３（Ａｇｇ２）は、考慮中の犠牲配線に対する直ぐ隣の攻撃配線の信号を表わしている。リピータ回路３１の内部ノードがトライステートとなるように経路選択および入力状態が設定されると、第１のインバータステージ７すなわち図５の「弱い」インバータは、リピータ回路３１の内部ノードの状態を維持するように作用する。
【００３７】
付加回路５０は、最悪の場合の切り換えが予期される時だけリピータ回路３１の切換閾値を下げるように動作し、一般的な場合の切り換えが予期される場合には閾値を上げない。これは、インバータステージ７のプルアップ／プルダウン経路と付加回路５０とが協働して全体のプルアップ／プルダウン経路を形成するように付加回路５０が並列に接続された「弱い」第１の反転ステージ７を有することにより達成される。
【００３８】
犠牲配線が攻撃配線と比べて反対の状態にあると、デバイス５３またはデバイス５５のいずれかが選択され、これにより、低移行または高移行のそれぞれに対して入力ステージの感度が更に良くなる。しかしながら、全ての配線が同じ状態である場合には、デバイス５３およびデバイス５５の両方がＯＮになり、したがって、切換閾値がＶｄｄ／２のままとなる。
【００３９】
この構成は、遅延における最悪の場合の切り換えが予期される場合（すなわち、犠牲配線が攻撃配線に対して反対の状態にある時）にだけリピータ回路の切換閾値が下げられ且つ他の全ての状態では切換閾値が一定に、例えばＶｄｄ／２に維持されるように、リピータ回路３１が構成されるのを可能にする。一方、図４で説明したリピータ回路は、それが高いローバスト性（頑強性）も対象としている場合、特定の状態中に、すなわち、全ての配線が同じ状態にあり、犠牲配線が一定の状態を維持し且つ攻撃配線が切り換わる時あるいはその逆の時に、リピータ回路の閾値を増大することにより、一般的な場合の遅延を増大させる。
【００４０】
図５の回路構成によれば、表１の反転表示された列に対応して、犠牲側とその攻撃側のうちの１つとが反対方向に切り換わる場合に、バスの遅延を減少させることができる。
【００４１】
図５のリピータ回路の最も低いと考えられる切換閾値は、ローカルウェルバイアス電圧を与えることによりトリプルウェル技術を使用して更に下げることができる。ローカルバイアス回路は、図６に示されるようにそのゲートドレインが互いに短絡されたｐ−ＭＯＳトランジスタ（６１）およびｎ−ＭＯＳトランジスタ（６３，６５，６７）を接続することにより実施される。これらのトランジスタのサイズは、非常に小さいウェルにバイアスをかけなければならない場合、技術によって許容される最小の寸法であっても良い。この回路は、デバイス５１，５７のｐウェルおよびｎウェルに局所的にバイアスをかけるように設けられ、一方、残りの回路は、全体的にバイアスがかけられる。これにより、閾値電圧したがって切換閾値を更に減少させることができるため、回路の性能が更に高まる。この特徴は、特にＳＯＩ（シリコン・オン・インシュレータ）技術に適している。
【００４２】
図７は、図５のリピータ回路におけるシミュレーション波形（電圧［Ｖ］対時間［ｓ］）を示している。加えられた入力は、約２ｍｍ〜３ｍｍの一般的なリピータ間隔に対応する１ｎｓの立ち上がり時間／立ち下がり時間を有している。ＶＮ（ＯＵＴ）信号は図５のリピータ回路の出力５であり、一方、ＶＮ（ＯＵＴ１）信号は、遅延における最悪の場合の切り換えが生じる状態中の従来のリピータの出力である。ＳＩは、本発明によってもたらされる速度の向上を示している。
【００４３】
図８は、図４に係る攻撃認識リピータ回路におけるｎウェルおよびｐウェルバイアスを示している。オフセットは、装置５７，５１のそれぞれにおけるｐウェルおよびｎウェルのためのバイアス電圧を示している。ｐウェルの「ｇｎｄ」値よりも高いことは、閾値が下げられることを示している。ｎウェルバイアスの場合も同様である。
【００４４】
図９ａ乃至図９ｃは、本発明に係るリピータ回路をオンチップバスの信号線内にどのようにして挿入できるかを示している。図９ａは二地点間接続を示している。図９ｂはリピータ挿入を示している。図９ｃは交互交代のリピータ挿入を示している。リピータ挿入技術の選択は、実用的態様によって決まる。例えば、遅延に関する二次依存を一次依存に下げるために、リピータ挿入を使用することができる。交互交代の挿入は、良好な結果を与えることができるが、その代償として、集積回路のレイアウト中にリピータを配置することが更に難しくなる。同様に、並列にリピータを挿入することも難しいが、通常、交互交代のリピータ挿入よりも容易である。したがって、挿入技術がかなりの程度まで特定の集積回路の様々な設計制約およびレイアウト態様に依存するのが分かる。
【００４５】
本発明によるリピータ回路は、後述するように性能を向上させる。性能シミュレーションは、ＣＭＯＳ０．１３μｍ技術で金属層面上にわたって位置する第２の金属層上の１０ｍｍの長さのバスに基づいている。シミュレーションに基づく手法は、最適な電力−遅延積に基づいてリピータサイズすなわち所定の負荷におけるドライブ強度を計算するために使用される。
【００４６】
配線をモデリングするために分散配線ＲＬＣ（抵抗−インダクタンス−キャパシタンス）モデルが使用される。従来のリピータおよび本発明によるリピータにおいては速度と電力損との比較が行なわれる。両方とも、異なる構成において同じ出力ドライブを有しており、リピータ挿入、図９に示されるようなリピータ挿入および交互交代のリピータ挿入がない。交互交代のリピータ挿入の場合、反転ステージは、出力を反転させるための出力インバータ（図５）の前に挿入される。
【００４７】
表２，３は、最小ピッチで配置された１０ｍｍ長のバスにおける最悪の場合の遅延および電力と遅延の平方との積（すなわち、電力−遅延２積）を示している。電力図をシミュレートするために１２５ＭＨｚデータ転送速度が使用される。
【表２】
2006526335.tif 000005
【表３】
2006526335.tif 000006
【００４８】
図１０および図１１は、様々なピッチでレイアウトされたバスにおける最悪の場合の遅延および電力と遅延の２乗との積（ｍＷ−ｎｓ２）を示している。Ｗ１−Ｓ１は最小幅および最小間隔を示しており、Ｗ１−Ｓ２は最小幅および最小間隔の２倍等を示している。図から分かるように、最大ピッチで利得が最大となり、これにより、結合容量および配線抵抗の両方が増大する今後の技術に本発明のリピータが適しているのが分かる。各状態において、列は、左から右に向かって、リピータ無し、攻撃認識受信器、リピータ挿入、攻撃認識リピータ、交互交代リピータ、攻撃認識交互交代リピータを示している。
【００４９】
例えば直ぐ隣からの第１および第２の攻撃信号にしたがって切換閾値が動的に下げられる好適な実施形態について説明してきたが、犠牲配線に影響を与え得る集積回路上の任意の信号線から攻撃信号が得られても良いことは言うまでもない。例えば、犠牲配線およびその直ぐ隣の攻撃配線が切り換わっていないが、それにより、他の攻撃配線が切り換わってノイズが発生する際に、遠くの攻撃側からのクロストークの影響を減少させるため、リピータ回路を使用することができる。そのような状態においては、シミュレーション結果から分かるように、６個（それぞれの側に３つずつ）の離れた攻撃配線（全部で９個の配線、そのうちの６個が離れた攻撃配線であり、２個が直ぐ隣の攻撃配線であり、１個が犠牲配線である）の同時切り換えに起因して、２２５ｍＶのピークノイズが犠牲配線上で観察される。
【００５０】
図１２は、リピータの切換閾値の変化または適合が遅延にどのように重大な影響を与え得るかを示す、１０ｍｍ長の相互接続の遠位端における信号波形を示している。ＤＩはドライバ入力を示し、ＦＥは遠端を示し、ＴＲは閾値範囲を示し、Ｕはアンダシュートを示している。
【００５１】
前述した本発明は、１または複数の攻撃配線の状態にしたがって切換閾値が動的に変えられるリピータまたは受信回路として使用するためのバッファ回路を提供している。このバッファ回路は、バスの性能が向上するという利点を有している。
【００５２】
前述した例においては、直ぐ隣の犠牲配線が殆どのノイズを生じ、その後の攻撃側によって生じるノイズが更に少ないと仮定している。しかしながら、当業者であれば容易に分かるように、好適な実施形態は攻撃配線が犠牲配線の直ぐ隣にあることに言及しているが、攻撃配線は、犠牲配線に影響を与える他の信号線から選択することもできる。例えば、攻撃配線は、直ぐ隣の犠牲配線以外の信号線であっても良く、あるいは、考慮中のバスと同期する異なる通信バスからのものであっても良い。また、直ぐ隣とは、同じ面内にある直ぐ隣と、例えば考慮中の金属面の上側および下側にある異なる面内にある隣との両方を包含している。
【００５３】
また、例えば通信バスの端部近傍でバッファがリピータ／受信器として使用される場合には、たった１つの攻撃信号と共に本発明を使用することができ、あるいは、例えば二次または三次クロストークを受ける場合には、３つ以上の攻撃信号と共に本発明を使用することができる。
【００５４】
また、添付の請求項に規定された本発明の範囲から逸脱することなく、他の変形例も考えられる。例えば、当業者であれば分かるように、好適な実施形態に示される様々な回路素子を、同じ機能を実行する等価な回路に取って代えることができる。例えば、図５において、デバイス５５，５６を置き換えることができ、同様に、デバイス５１，５３を置き換えることができる。
【００５５】
なお、前述した実施形態は、単なる例示であり、本発明を限定するものではなく、また、当業者であれば、添付の請求項に規定された本発明の範囲から逸脱することなく、多くの他の実施形態を設計することができる。請求項において、括弧内に記載された任意の参照符号は、請求項を限定するものと解釈すべきではない。用語「備えている（含んでいる）」および「備える（含む）」等は、任意の請求項または明細書全体に記載された要素またはステップ以外の要素またはステップの存在を排除するものではない。１つの要素の単一の参照は、そのような要素の複数の参照を排除するものではなく、逆もまた同様である。本発明は、幾つかの異なる要素を備えるハードウェアによって、また、適切にプログラムされたコンピュータによって実施されても良い。幾つかの手段を列挙する装置の請求項において、これらの手段の幾つかは、ハードウェアの１つの同じアイテムによって具現化されても良い。特定の手段が互いに異なる従属請求項に記載されているという事実だけで、これらの手段の組み合わせを有利に使用できないことを示唆するものではない。
【図面の簡単な説明】
【００５６】
【図１】従来に係るリピータ回路の概略図を示している。
【図２】図１のリピータ回路の更なる詳細を示している。
【図３】本発明に係るリピータ回路の概略図を示している。
【図４】本発明の第１の態様に係るリピータ回路を更に詳細に示している。
【図５】本発明の他の態様に係るリピータ回路を示している。
【図６】図５のリピータ回路におけるバイアス回路の更なる詳細を示している。
【図７】図５のリピータ回路におけるシミュレーション波形を示している。
【図８】図６に示される回路におけるＮウェルおよびＰウェルバイアスを示している。
【図９Ａ】オンチップバスシステムにおいて本発明のリピータ回路をリピータとして接続できる方法を示している。
【図９Ｂ】オンチップバスシステムにおいて本発明のリピータ回路をリピータとして接続できる方法を示している。
【図９Ｃ】オンチップバスシステムにおいて本発明のリピータ回路をリピータとして接続できる方法を示している。
【図１０】本発明と従来との間での最悪の場合の遅延の比較を示している。
【図１１】本発明と従来との間での電力−遅延の２乗の比較を示している。
【図１２】リピータ回路の切換閾値の変化または適合が回路遅延にどのように影響を与え得るかを示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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