(57)【要約】【課題】第一の導電型の半導体基板（１）、レトログレードドーピングによる第二の導電型のウェル（２）、前記ウェルの境界はウェル間絶縁領域（４）で覆われた、ＣＭＯＳ集積回路に関しての発明である。ウェル内の回路素子はウェル内絶縁領域で分離され、第二の導電型により高濃度にドーピングされた第一の絶縁要素は各々のウェル内絶縁層の下に広がっている。【解決手段】第二の導電型により高濃度ドーピングされた第二の絶縁領域（２１）を各々のウェルを超え、部分的にウェル間絶縁層の下に広げる。【選択図】図２
2004531073.tif 000002
【特許請求の範囲】
【請求項１】
第一の導電型の半導体基板（１）の中に、レトログレードドーピングによる第二の導電型のウェル（２）を有し、前記ウェルの境界はウェル間絶縁領域（４）で覆われ、前記ウェルに含まれる回路素子はウェル内絶縁領域（６，７）により相互に分離され、各々のウェル内絶縁領域の下に第二の導電型で高濃度にドーピングされた第一絶縁領域（１５）を有するＣＭＯＳ集積回路において、
第一領域と同じ第二の導電型で高濃度にドーピングされた第二領域（２１）が、各々のウェルの周囲を越えて、部分的にウェル間絶縁層の下に広がっていることを特徴とするＣＭＯＳ集積回路。
【請求項２】
ウェルから横方向に突き出た第二領域（２１）の量がウェルの深さと同程度である請求項１記載のＣＭＯＳ集積回路。
【請求項３】
基板は薄くドーピングされたエピタキシャル層で、該エピタキシャル層は、該エピタキシャル層より濃くドーピングされた第一の導電型の単結晶シリコンウェハ上に形成されたものである請求項１記載のＣＭＯＳ集積回路。
【請求項４】
レトログレードウェルの深さの最大ドーピングレベルが１０１７から１０１８atoms/cm3で、第二の領域の表面ドーピングレベルも同程度である、請求項１記載のＣＭＯＳ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ集積回路の製造に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ集積回路には、多様な回路素子が適切にドーピングされたウェル内に形成される。基板は第一の導電型からなり、例えば、Ｎ＋型ウェハー上のＮ型エピタキシャル層である。ウェルは基板と反対の導電型で、本例ではＰ型ウェルとなる。ここでドーピングがレトログレードドーピングである場合について検討をおこなう。レトログレードドーピングウェルとは、少なくとも一回の高濃度の深いインプランテーションと、少なくとも一回の低濃度の浅いインプランテーションの連続により形成されるウェルをいう。この構造は必要な温度処理を減少させ、垂直寄生トランジスタの利得を抑えるという利点がある。
【０００３】
この構造の例を図１に示す。濃くドーピングされたＮ型シリコンウェハ上に形成される例えばエピタキシャル層の、薄くドーピングされたＮ型基板１が形成される。この基板内にＰ型ウェル２がレトログレードドーピングにより形成される。ウェル２の周囲はエピタキシャル層１の表面に位置する絶縁領域４により確定される。この絶縁領域はＬＯＣＯＳ法として広く知られる製造方法の結果である厚い酸化層であることができる。しかし、周辺部を絶縁する他の方法、例えば、トレンチを掘って充填すること等も使用可能である。ここでは絶縁領域４をウェル間絶縁領域と定義する。
【０００４】
ウェル２内で半導体部品が構成される活性化領域８，９，１０が厚い酸化層６，７でその範囲が確定される。ここで酸化層６，７はウェル内絶縁領域と定義する。図中にＮ型ＭＯＳトランジスタが各々の領域に図示されているが、当該回路素子は本発明の目的ではなく、簡単に図示するのみで、詳細な説明は省略する。しかし本技術分野の熟練者には、これら回路素子のさまざまな製造方法や、置換可能なさまざまな構造が知られている。
【０００５】
ウェル間絶縁領域４の外側の領域には、他の回路素子をシリコンウェハ上に形成することができる。それらは、他のＰ型ウェルである場合もあり、図示されているように、エピタキシャル層１に直接形成されたＰ型ＭＯＳトランジスタ１２である場合もある。トランジスタ１２は他のウェル内絶縁領域１４により区切られている。またその中の回路素子を最適化するようにドーピングしたＮ型ウェルも形成することが可能である。
【０００６】
Ｐ型ドーピング領域１５が、従来絶縁インプランテーションと呼ばれ、図１に示されているように、ウェル内絶縁領域６，７の下に形成される。絶縁インプランテーション１５は、従来ウェル内絶縁領域６，７が形成される前に、１０１７から１０１８atoms/cm3といった比較的高い表面ドーピングレベルで形成される。絶縁インプランテーション１５の目的は横方向の寄生トランジスタが形成されることを避けるためである。横方向の寄生トランジスタは、例えば、絶縁領域７の片側にあるトランジスタのドレインに対応するソース、絶縁領域７の反対側にあるトランジスタのソースに対応するドレイン、絶縁領域の下でＰ型ウェルの上部に対応するチャネルが形成されることにより生ずる。この寄生トランジスタは絶縁領域７の上を走るメタライゼーションに電圧がかけられた場合、作動状態となる。絶縁インプランテーション１５はそのような寄生トランジスタがオン状態とならないよう比較的濃いドーピングレベルをもつ。
【０００７】
前述したように、ウェル２でレトログレードドーピングを使用することで、回路素子の多くのパラメーターを最適化することが可能で、特に垂直寄生トランジスタの作用を減らすことが可能となる。
【０００８】
しかし、レトログレードウェルは逆バイアス、つまりウェルＰに基板１に対して負の電圧がかけられた場合の、破壊電圧が従来のウェルより小さい。ここで従来のウェルとはドーピングレベルがウェルの上部から下部方向に徐々に減少していくものをいう。この破壊電圧の減少は一般的には、図１の符号１７で示される領域の接合部の形状が原因であると考えられている。従来のウェルの場合は図中に１８で示された形状を持つのに対し、レトログレードウェルの場合、ウェルの周辺部が突き出たこぶの様な形状となる。このこぶはレトログレードなインプランテーションが行われた結果として生じるものである。実際、濃く深いドーピングが、薄く浅いドーピングの前に行われると、濃いドーピングの深い部分が、横方向に広がりを持つ。接合部の周辺におけるこの形状において、逆バイアス時、電気力線は曲がろうとし、引き締められ、結果として破壊電圧の減少につながる。
【０００９】
この破壊電圧を改良するための種々の方法が知られている。第一の方法は絶縁領域４の上にフィールドプレートを構成することから成る。フィールドプレートは、ウェルの電圧に接続された導電性の領域であり、逆電圧がかけられた際に電気力線を広げる働きがある。この解決方法は限定的な効果のみをもち、それ自身で破壊電圧を充分に増大させることはできない。一般的には他の解決方法の補完として用いられる。
【００１０】
他の解決方法として、ウェル２の外延で絶縁層４の下に、より薄くドーピングしたリングを、ウェルより深く形成するものがある。この解決方法は効果的であるが、付加的な工程が必要となる。従って、低い製造コストが要求される場合には適用できない。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明はウェルの逆バイアスに対する破壊電圧を改良する、新しいレトログレードウェルの周囲構造を提供することを目的とする。また本発明は当該目的を、製造コストおよび製造工程を増大させることなしに達成することを意図している。
【課題を解決するための手段】
【００１２】
この目的達成のため、本発明は、第一の導電型の半導体基板の中に、レトログレードドーピングによる第二の導電型のウェルを有し、前記ウェルの境界はウェル間絶縁領域で覆われ、前記ウェルに含まれる回路素子はウェル内絶縁領域により相互に分離され、各々のウェル内絶縁領域の下に第二の導電型で高濃度にドーピングされた第一の絶縁領域を有するＣＭＯＳ集積回路を提供する。第一の領域と同じ、第二の導電型で高濃度にドーピングされた第二領域が、各々のウェルの周囲を越えて、部分的にウェル間絶縁層の下に広がっている。
【００１３】
本発明の実施例によると、ウェルから横方向に突き出た第二の領域の量がウェルの深さと同程度である。
【００１４】
本発明の実施例によると、基板は薄くドーピングされたエピタキシャル層で、該エピタキシャル層は、該エピタキシャル層より濃くドーピングされた第一の導電型の単結晶シリコンウェハ上に形成されている。
【００１５】
本発明の実施例によると、レトログレードウェルの深さの最大ドーピングレベルは１０１７から１０１８atoms/cm3程度であり、第二の領域の表面ドーピングレベルも同程度である。
【発明を実施するための最良の形態】
【００１６】
上述した本発明の目的、特徴そして利点を、以下、特定の実施例に関連付けられた図をもとに、詳細に説明する。ただし、以下の記述は発明を限定しない。
【００１７】
図２は図１と同じ回路素子を、同じ参照番号を用いて表示している。これらの回路素子について、再度の記述は行わない。図２に示された本発明の構造と、図１に示された従来の構造の違いは、ウェルの周囲部領域の構造である。従来と同様、周囲部は厚い酸化層であるウェル間領域４の下にせり出している。ウェル２はレトログレードウェルであり、図１で説明したのと同じ方法で形成されたものである。しかし、ウェル間絶縁層の下にＰ型領域２１がインプラントされている。領域２１は、絶縁インプランテーション領域１５を、ウェル間絶縁領域６，７の下に形成するのと同時に形成する。領域２１は、ウェル周辺部から選択された量だけ突き出るように形成される。実際には２．５μｍから５μｍ程度、つまり、ウェルの深さと同程度の突起で、従来の方法で形成されたウェルと同程度の破壊電圧を達成することがきる。ここで従来の方法で形成されたウェルとは、ドーピングの濃度が半導体ウェハの表面から奥方向に向かって徐々に減少してくウェルをいう。
【００１８】
例として、ＣＭＯＳ構造として、チャネル長が１μｍよりずっと小さい、０．３５μｍで検討する。またウェルＰの深さを３μｍより小さく、ドーピングピークは２μｍより少し短い深度にあり、最大のドーピング濃度は１０１７から１０１８atoms/cm3で検討を行う。図１に示した、従来のレトログレードウェルの構造では、逆バイアス時の破壊電圧は６０V程度であるが、本発明の構造をもちいると、領域２１の長さをおよそ３μｍとすることで、７７V程度の破壊電圧が達成でき、５μｍ以上では８０V以上の破壊電圧を達成できる。もちろん、本発明は前述のフィールドプレートと併用することも可能である。
【００１９】
２つのＰウェル間に含まれる領域の破壊電圧について、より詳細に検討する。図３に簡単な構造を示す。第一のレトログレードＰウェルが図の左側に示され、浅い部分で濃くドーピングされたＰ型絶縁インプランテーションで形成された、接合拡張部３２を有している。図の右側には、第二のレトログレードＰウェル３３が示され、同様に比較的濃くドーピングされたＰ型周辺部の拡張である３４を有している。二つのウェルの境界は、厚い酸化層であるウェル間絶縁層３６から広がっている。
【００２０】
図４に、本発明による、領域３２と３４を適用しなかった場合の破壊電圧ＢＶと、ウェル３１と３２間の距離ｄとの関係を示す。曲線４１はウェルと基板（エピタキシャル層１）間の逆バイアス破壊電圧を示し、曲線４２は二つのウェルが逆にバイアスされた場合の、二つのウェルの間の破壊電圧を示す。縦座標（ＢＶ）は破壊電圧を示し、単位はボルトであり、横座標はウェル間の距離ｄを示し、単位はμｍである。曲線４１より、ウェル-基板間の破壊電圧はウェル間の距離が増加するに従い減少している。逆に曲線４２は、ウェル間の破壊電圧はウェル間の距離が増加するに従い、増加することを示している。本例において、選択されたドーピングレベルにおいて最適な妥協点は、ウェル間距離が６μｍ程度であり、破壊電圧は６０から６５Vの範囲である。
【００２１】
図５において、曲線４３，４４はそれぞれ、図３において示された拡張領域３２，３４を有する場合を示している。条件は図４と同じであり、ウェルの拡張領域は３μｍ程度の長さである。曲線の概略は図４に示されたものと同じであるが、理想的な妥協点における破壊電圧は７０から７５Vとなっている。本発明による、最適なウェル間距離はおよそ１３μｍであり、つまり、結合された拡張領域の終点間の距離はおよそ７μｍとなる。
【００２２】
さらに、本発明による構造は、破壊電圧の増大に加え、最適な領域の近傍において、ウェル間、ウェル-基板間共に破壊電圧が滑らかに変化しているという利点があり、これにより設定が臨界的なものでなくなる。
【００２３】
このように、本発明により、レトログレードウェルを有するＣＭＯＳ集積回路において、ウェル間及びウェル-基板間の破壊電圧を増加させることが可能となり、これは複雑な製造工程を行うことなく、絶縁インプランテーションのマスクを修正するだけで可能となる。従来の技術では、これらのインプランテーションはウェル内絶縁層の下にのみ存在していたが、本発明においてはウェル間絶縁領域の下、Ｐウェルの周辺部に、付加的に形成される。
【００２４】
もちろん、本発明は、当該技術分野の熟練者により容易に、各種の置換、修正、改良が可能である。またＰウェルの場合について記述してきたが、Ｐ型のエピタキシャル層に形成されたＮウェル等のように、全ての導電型を反対にした場合でも適用できる。
【図面の簡単な説明】
【００２５】
【図１】従来のレトログレードウェルを有するＣＭＯＳ構造を示す。
【図２】本発明による、レトログレードウェルを有するＣＭＯＳ構造を示す。
【図３】本発明による、２つのＰウェル間の限られた領域の構造を示す
【図４】従来の技術によるＰウェル間、及びウェルと基板間の破壊電圧を示す。
【図５】本発明によるＰウェル間、及びウェルと基板間の破壊電圧を示す。
【符号の説明】
【００２６】
１  基板
２  Ｐウェル
４  ウェル間絶縁領域
６  ウェル内絶縁領域
７  ウェル内絶縁領域
８  Ｎ型ＭＯＳトランジスタ
９  Ｎ型ＭＯＳトランジスタ
１０  Ｎ型ＭＯＳトランジスタ
１２  Ｐ型ＭＯＳトランジスタ
１４  ウェル内絶縁領域
１５  絶縁インプランテーション領域
１７  領域１７
１８  ウェル周辺部形状
１９  ウェル周辺部形状
２１  第二領域
３１  Ｐウェル
３２  絶縁領域
３３  Ｐウェル
３４  絶縁領域
３６  ウェル間絶縁領域
４１  ウェル-基板間破壊電圧
４２  ウェル間破壊電圧
４３  ウェル-基板間破壊電圧
４４  ウェル間破壊電圧
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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