(57)【要約】信号ルーターは、Ｎ個の入力からＭ個の出力への経路を定める。全ての入力信号は、多数のバスラインの全体に分配され、かつ、時間多重化を行うことによって最終的にデータバスへ供給される。データはバスから読み出され、同じイメージでＫ個のランダムアクセスメモリへ書き込まれる。メモリは、最終的にＭ個の出力へ逆多重化されるＫ個の各出力信号に対する別々のスケジュールに応じてアドレッシングされ、読み出される。一方のＲＡＭイメージが読み出されるとき、別のＲＡＭイメージが書き込まれ、逆に別のＲＡＭイメージが読み出されるとき、一方のＲＡＭイメージが書き込まれる。各ＲＡＭイメージは同じデータを収容するので、Ｋ個の各出力信号を供給するための各ＲＡＭからの信号の発生は、従来技術と比較して、入力、バス、又は、ＲＡＭ書込み動作に実質的に依存することのないレートで行われ得る。
2004516764.tif 000002
【特許請求の範囲】
【請求項１】
第１の時間間隔中に、Ｎ個の入力からの第１のデータ集合のＪ個の同一イメージを、Ｊ個のランダムアクセスメモリへ書き込むよう構成された信号変換器と、
Ｊ個の該同一イメージの夫々から対応した部分を読み出すように構成されたＭ個のビットセレクタと、
を含み、
Ｋ個の該ビットセレクタは、第２の時間間隔中に、Ｋ個の出力データストリームの夫々を構築するように更に構成されている、
信号ルーター。
【請求項２】
該信号変換器は、該第２の時間間隔中に、該Ｎ個の入力からの第２のデータ集合のＪ個の同一イメージをＫ個の該ランダムアクセスメモリへ書き込むように更に構成されている、請求項１記載の信号ルーター。
【請求項３】
該信号変換器は、
該第１のデータ集合が供給されるバスと、
該バスからのデータを該ランダムアクセスメモリへ書き込むように構成されたアドレッシングコントローラと、
を含み、
これにより、Ｊ個の該同一イメージが書き込まれる、
請求項１記載の信号ルーター。
【請求項４】
Ｎ入力からのデータの同一イメージをＫ個のメモリへ書き込むようにプログラミングされたコントローラを含み、
該コントローラは、Ｋ個の対応した出力データストリームを生成するため、該Ｋ個の各メモリから該データの夫々のビットを読み出すように更にプログラミングされ、
これにより、Ｎ個の入力がＫ個の出力へ割り当てられる、
信号ルーター。
【請求項５】
該Ｎ個の入力を受け、該Ｎ個の入力を該Ｋ個のメモリへ分配するため接続されたデータバスを更に有する、請求項４記載の信号ルーター。
【請求項６】
該Ｋ個の出力毎のビットレートは該バスのビットレートよりも低い、請求項５記載の信号ルーター。
【請求項７】
Ｎ個の入力からＭ個の出力へのデータの経路を決定する方法であって、
該Ｎ個の入力からのデータを、時間多重化と空間多重化のうちの少なくとも一方を用いてデータバスへ供給する手順と、
該データを該データバスからＭ個のランダムアクセスメモリへイメージングする手順と、
後で逆多重化され該Ｍ個の出力を形成する対応した信号を生成するため、
該ランダムアクセスメモリから対応したビットの組を読み出す手順と、
を有する方法。
【発明の詳細な説明】
【０００１】
〔発明の分野〕
本発明は、非パケット型信号のルーティング又は交換システムに係り、特に、Ｎ個のソース（出力）の中より選択された１個のソースから、Ｍ個のシンク（入力）の中より選択された１個のシンクへ信号を供給するルーティング又は交換システムに関する。
【０００２】
〔背景技術〕
放送システムの場合、ビデオ（映像）及びオーディオ（音声）は、Ｎ個の発信ソースからＭ個の着信シンクへ伝送される。このようなシステムは、データの同期を必要とするので、パレット網間接続技術に簡単には依存し得ない。発信ソースには、ＣＤプレーヤーからの記録物、ライブ放送、デジタルビデオファイルなどが含まれる。放送設備の制御は、多数の発信源と着信先の間の高速スイッチングを行う。現時点で、このようなシステムに使用されるルーターとして、空間多重化方式、時間多重化方式、及び、空間多重化と時間多重化の結合方式の３種類のルーターがある。空間多重化方式の場合、異なる物理チャネルが、通例的な電話交換システムと同じように発信ソースと着信シンクの間に形成される。時間多重化方式の場合、全てのソース及び全てのシンクは、同じ物理チャネルへ接続され、各ソース及びシンクは、異なるタイムスロットを使用する。結合方式の場合、端点は、多重物理チャネル上のタイムスロット化されたデータを獲得する。
【０００３】
交換システムがソース台数及びシンク台数に関して成長する場合、交換システムは、３種類のシステムに伴う全ての問題を取り扱う必要がある。時間多重化システムの場合、共通物理チャネルの帯域は、チャネルを共用する経路の数に比例して増加させなければならない。また、接続された各装置は、物理チャネルの周波数の上昇と共に、干渉問題及び信号減衰問題を生じる物理チャネルに接続する必要がある。空間多重化システムの場合、スイッチの複雑さは、端点の数が増加するのに応じて、幾何学的に増大する。なぜならば、各ソースは、各シンクへ選択的に接続可能とする必要があり、そのため、考えられる経路の数がソース台数及びシンク台数の増加と共に指数関数的に増加するからである。
【０００４】
したがって、デジタルデータを同期的に処理し、時間的に揃えられた状態を保ち、端点収容量が増加しても複雑さが直ちに増大することのない、スイッチが常に求められている。
【０００５】
〔発明の概要〕
分散型ランダムアクセスメモリ（ＲＡＭ）を使用するスイッチは、高速ワイドバスへ供給された時間多重化入力を受け取る。入力データは、複数のＲＡＭによって同時にイメージングされる。全てのＲＡＭが各入力のあるビット（全体としてブロックと称する）のイメージングを終了したとき、別のブロックがメモリセルの連続したレンジに格納される。各ブロックはイメージングされるので、対応した出力コントローラは、夫々の出力物理チャネルで時間多重化されるべき信号に対する出力ストリームに対応したメモリ場所をアドレス指定する。各ＲＡＭは、各出力で全ての入力データが得られるようにする。出力コントローラは、夫々のＲＡＭから、夫々の出力ストリームを構築するため必要なデータだけを選択する。
【０００６】
この技術は、大規模高速データバスの高速性と、データバスをアドレス指定可能な電子部品の高速性とによって実現可能である。個々に時間多重化された多数の物理チャネル上の全ての入力データは、一つの大規模バスへ供給される。このような高速バス上のデータを格納できるＲＡＭは、バスからの連続的なデータのブロックが書き込まれる。ある意味で、スイッチの空間多重化の局面の多対多の物理スイッチ相互接続特性は、ホイールのハブのように、単一の相互接続、すなわち、高速バスによって置き換えられる。したがって、相互接続の複雑さは、空間多重化方式スイッチの高レート特性で拡大縮小しない。むしろ、物理的なスイッチの複雑さは、端点の個数に関して直線的に変化する。さらに、受信電子部品及び出力電子部品を駆動する装置に対する周波数要求は、端点の個数が増加するのに伴って制限することが可能である。
【０００７】
以下では、本発明がよりよく理解されるように、幾つかの好ましい実施例に関して、添付図面を参照して、本発明を説明する。図面に関しては、図示されている詳細は、一例であり、本発明の好ましい実施例を例示的に説明するためのものであり、本発明の原理及び概念的な局面の最も有効で、かつ、容易に理解されるであろうと考えられる記述を提供するために提示されている。この点に関して、本発明の基本的な理解のために必要以上に詳細に本発明の構成上の細部を説明しようとしていないが、当業者は、添付図面を参照して以下の説明を読むことによって、本発明の幾つかの実施形態がはっきりと理解できるであろう。
【０００８】
〔好ましい実施例の詳細な説明〕
図１を参照するに、別個の物理チャネル１８５上の信号は、スイッチ７０（一般的に、信号変換器若しくは信号トランスデューサ）の夫々の時間マルチプレクサ（ＴＭ）１８０に到着する。マルチプレクサ１８０は、夫々の物理チャネル１８５に到着した数個の別々の信号を多重化し、多重化した信号を夫々のチャネル１９０へ出力する。チャネル１９０は、バス１５０に接続され、幾つかのランダムアクセスメモリ（ＲＡＭ）１４５に同時に読み込まれる。ＲＡＭ１４５は、バス１５０からのデータを用いて、任意のサイズのブロックで同時にイメージングされる。一実施例において、各ブロックは、各物理チャネル１８５からの１ビットを収容する。ブロックが書き込まれるとき、別のブロックが読み出される。ブロックは、メモリの任意のエリアに対応し、所与のブロックに対する書込み動作と読み出し動作が交互するように再利用される。
【０００９】
各ＲＡＭ１４５は、コントローラ１１０によって制御された夫々のアドレッシングコントローラ（ＡＤＤＲ）１２１−１２４によって読み出される。当業者には明らかであるように、アドレッシングコントローラ１２１−１２４は、シーケンサ（図示しない）を備えたアドレッシングＲＡＭ（図示しない）でもよく、その場合、コントローラ１１０は、アドレスの系列をアドレッシングＲＡＭに入れ、アドレスはシーケンサに応答して夫々のＲＡＭ１４５のアドレスライン（明示的には図示されず）に順番に供給される。
【００１０】
バス１５０からの全てのデータをＲＡＭ１４５に収容することによって、バス１５０上の信号の一部分は、データがバス１５０から直接的に出力チャネル１６５へ供給される場合には必要とされるタイミング（同期）をとらなくても、夫々の出力チャネルに信号を発生するためランダムにアクセスできる。アドレッシングコントローラ１２１−１２４は、ビットセレクタ（ＢＳ）１４０によって要求された全てのビットを供給するため、チャネル１６５上の適切なシーケンスで、夫々のＲＡＭ１４５内で適切なメモリ場所をアドレス指定する。ビットセレクタ１４０は、最終的に、最終的なＭ個の出力チャネルを形成するため時間逆多重化された夫々の出力チャネル１６０に信号を発生する。
【００１１】
図２には、図１に示されたチャネル１−Ｎに到着するデータが、１ブロック当たり１ビットのブロックとして例示されている。最上段のビット２１０は、第１チャネル（図１）に送られたデータに対応する。２段目のビット２１２は、第２チャネル（図２）に到着したデータに対応する。Ｎ段目のビット２１４は、第Ｎチャネル（図２）に到着してデータに対応する。チャネル１−Ｎは、図１では、全体としてチャネル１８５のように示されていることに注意する必要がある。１段目２１０、２段目２１２乃至Ｎ段目２１４は、別々の物理チャネル１８５上の任意の個数のデータストリームを表わす。本実施例の場合に、これらのＮ個のストリーム２１０、２１２、．．．、２１４の各グループは、夫々のマルチプレクサ１８０によって、Ｎ／５の割合で時間多重化されたストリーム１９０に時間多重化される。１個のマルチプレクサ１８０毎に５本のチャネルが結合され、その結果として、正確に、Ｎ／５で多重化されたストリーム１９０が得られるが、当業者にとっては明らかであるように、この結合の例は任意的であり、マルチプレクサ１８０の１個あたりのチャネル１−Ｎの本数は任意に変えることができ、本発明の目的のためには、複数でなくても構わない。
【００１２】
時間多重化データストリーム２３１、２３２、及び、２３３は、マルチプレクサ１８０からのＮ／５に多重化された出力信号を表現する。図示されているように、各チャネル１−５の第１ビットは、多重化データストリーム２３１を生成するため時間的に並べ替えられ、各チャネル６−１０の第１ビットは、多重化データストリーム２３２を生成するため時間的に並べ替えられ、以下同様である。Ｎ／５多重化データストリーム２３１、２３２及び２３３は、バス１５０に供給される。本例の場合、バス１５０はＪビット幅であり、ビットは、多重化データストリーム１２１、１２２及び１２３の先頭から、１バスサイクルについてＪビットずつ、５本の対応したバスラインへ（データストリーム２４０、２４２及び２４４によって表現される）、順番に供給される。バス１５０上のデータは、Ｋ個のＲＡＭ１４５の各ＲＡＭの第１部分２５０、２５４に読み込まれ、各ＲＡＭの第１部分２５０、２５４に同一イメージが作成される。第１部分２５０、２５４は、Ｎビットを書き込むことによって埋まる。次に、アドレスコントローラ１２１−１２４は、ＲＡＭ１４５の第２部分２５２、２５６から読出し、夫々のビットセレクタ１４０は、夫々の入力へ割り当てられる出力に応じて、出力チャネル１６０に出力ストリームを発生する。ビットストリーム２７０及び２７２は、出力チャネル１６０に多重化ストリームを生じる。ＮビットからなるブロックがＲＡＭ１４５の第１部分２５０、２５４に書き込まれた後、第１部分２５０、２５４は第２部分２５２、２５６と役割を交換し、第２部分２５２及び２５６が読み出されている間に書き込まれる。第２部分２５２及び２５６と、第１部分２５０及び２５４は、データが流れるとき、読出しと書込みの間で連続的に交互に切り替る。
【００１３】
上述の実施例において、各入力チャネルからの単独ビットは、第１部分２５０及び２５４と第２部分２５２及び２５６が役割を交換する前に、ＲＡＭ１４５に読み込まれるが、必要に応じて、望ましいスケジュールに基づいて実行し得ることは明らかである。すなわち、チャネル１−Ｎ毎に２ビット以上の入力をＲＡＭ１４５に一時記憶させてもよい。また、一部のチャネルが他のチャネルよりも高いデータレートによって特徴付けられるようにすることによって、ＲＡＭ１４５に一時記憶されるビット数は、各チャネル１−Ｎに対して一致させなくてもよい。
【００１４】
当業者にとって明らかであるように、本発明は、上述の説明用の実施例の詳細に限定されることはなく、本発明は、本発明の精神若しくは基本的性質を失うことなく、他の特定の形態で実施される。したがって、本発明の実施例は、全ての局面において、例示であると解されるべきであり、限定的に解釈されるべきではなく。本発明の範囲は、上述の説明によって定められるのではなく、請求項の記載によって示されるものであり、請求項に記載された事項と等価な意味と範囲に含まれるすべての変更は、本発明の範囲に包含されることが意図されている。
【図面の簡単な説明】
【図１】
本発明の一実施例による非パケットルータースイッチの略構成図である。
【図２】
本発明の特定の一実施例による時間間隔中の考えられるビットのフロー及び保持の説明図である。
【図１】
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【図２】
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【国際公開パンフレット】
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【国際調査報告】
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