(57)【要約】デジタルＣＭＯＳ集積回路（１２０）は、一連の２又はそれ以上の電界効果トランジスタ（ＦＥＴ）を有するアナログ信号処理回路を備える。それらのＦＥＴは最大許容供給電圧値（Ｖｍａｘ）をもつ。デジタルＣＭＯＳ集積回路（１２０）は更に、最大許容供給電圧値（Ｖｍａｘ）より大きい高められた供給電圧（Ｖｓｕｐｐｌｙｄｉｆｆ）を生成するためのローカルなチャージポンプ（１３５）を有する。ローカルなチャージポンプ（１３５）は、この高められた供給電圧（Ｖｓｕｐｐｌｙｄｉｆｆ）が一連の２又はそれ以上の電界効果トランジスタ（ＦＥＴ）に供給されるように構成される。
2004518324.tif 000002
【特許請求の範囲】
【請求項１】
バイアス状況下において最大許容供給電圧値を大きく下回って動作させられる複数の電界効果トランジスタを有するアナログ信号処理回路を備えるデジタルＣＭＯＳ集積回路であって、
前記最大許容供給電圧値より大きい高められた供給電圧を生成するためにローカルなチャージポンプが使用され、前記ローカルなチャージポンプが、前記高められた供給電圧が前記電界効果トランジスタのうち一連の２又はそれ以上の電界効果トランジスタに供給されるように構成されることを特徴とする、デジタルＣＭＯＳ集積回路。
【請求項２】
最大許容供給電圧値をもつ複数の電界効果トランジスタを有するアナログ信号処理回路を備えるデジタルＣＭＯＳ集積回路であって、前記アナログ信号処理回路のレイアウトが、前記電界効果トランジスタのうち一連の２又はそれ以上の電界効果トランジスタがバイアス状況下において前記最大許容供給電圧値を大きく下回って動作させられるものである、デジタルＣＭＯＳ集積回路であって、
前記最大許容供給電圧値より大きい高められた供給電圧を生成するためにローカルなチャージポンプが使用され、前記ローカルなチャージポンプが、前記高められた供給電圧が前記電界効果トランジスタのうち一連の２又はそれ以上の電界効果トランジスタに供給されるように構成されることを特徴とする、デジタルＣＭＯＳ集積回路。
【請求項３】
最大許容供給電圧値をもつ一連の２又はそれ以上の電界効果トランジスタを有するアナログ信号処理回路を備えるデジタルＣＭＯＳ集積回路であって、
前記最大許容供給電圧値より大きい高められた供給電圧を生成するためにローカルなチャージポンプが使用され、前記ローカルなチャージポンプが、前記高められた供給電圧が前記電界効果トランジスタのうち一連の２又はそれ以上の電界効果トランジスタに供給されるように構成されることを特徴とする、デジタルＣＭＯＳ集積回路。
【請求項４】
前記ローカルなチャージポンプがポンプ回路及びクロック生成回路を有する、請求項１、２又は３に記載のデジタルＣＭＯＳ集積回路。
【請求項５】
前記ポンプ回路が前記高められた供給電圧を生成する、請求項４に記載のデジタルＣＭＯＳ集積回路。
【請求項６】
前記ポンプ回路が、複数の回路及び複数のキャパシタを有し、前記複数のキャパシタは、前記高められた供給電圧が生成されるとき段階的に充電されるように構成される、請求項４に記載のデジタルＣＭＯＳ集積回路。
【請求項７】
前記クロック生成回路が、前記ポンプ回路に供給される複数のクロック信号を生成し、前記複数のクロック信号が、前記ポンプ回路において前記キャパシタの充電を段階的にトリガーする、請求項６に記載のデジタルＣＭＯＳ集積回路。
【請求項８】
前記ポンプ回路が、前記高められた供給電圧を低下させる電流が該ポンプ回路内を逆流しないことを確実にするために使用される回路を有する、請求項４乃至７のいずれか１項に記載のデジタルＣＭＯＳ集積回路。
【請求項９】
前記ポンプ回路が、該ポンプ回路に基準電圧を供給する基準電圧発生器を有する、請求項４乃至８のいずれか１項に記載のデジタルＣＭＯＳ集積回路。
【請求項１０】
前記基準電圧発生器が、電流源及び複数のトランジスタを有する、請求項４乃至８のいずれか１項に記載のデジタルＣＭＯＳ集積回路。
【請求項１１】
前記クロック信号が、重複しない位相をもつクロック信号である、請求項７に記載のデジタルＣＭＯＳ集積回路。
【請求項１２】
前記クロック生成回路が、複数の遅延ブロック及び論理ゲートを有する、請求項７に記載のデジタルＣＭＯＳ集積回路。
【請求項１３】
前記電界効果トランジスタがＣＭＯＳトランジスタである、請求項４に記載のデジタルＣＭＯＳ集積回路。
【請求項１４】
前記ローカルなチャージポンプにおける安全マージンを可能にするため、供給電圧が、前記最大許容供給電圧値より２０％乃至５％低く選択され、好適には前記最大許容供給電圧値より約１０％低く選択される、請求項１、２又は３に記載のデジタルＣＭＯＳ集積回路。
【請求項１５】
前記高められた供給電圧が特定のスレッショルド値より高い場合にエネルギーが節約されるモードに前記クロック生成回路が切り替えられることを可能にする制御ユニットを有する、請求項４に記載のデジタルＣＭＯＳ集積回路。
【請求項１６】
前記制御ユニットが、前記クロック生成回路を通常の動作モードに戻させる、請求項１５に記載のデジタルＣＭＯＳ集積回路。
【請求項１７】
請求項１乃至１６のいずれか１項に記載のデジタルＣＭＯＳ集積回路を有する、シングルチップのデジタルラジオ又は光通信チップ。
【請求項１８】
デジタルＣＭＯＳ集積回路の一部であるアナログ信号処理回路の一連の２又はそれ以上の電界効果トランジスタに供給される高められた供給電圧を生成するための方法であって、前記電界効果トランジスタが最大許容供給電圧値をもち、前記高められた供給電圧が最大許容供給電圧値より大きい、方法であって、
複数のクロック信号を生成し、これらのクロック信号を、複数のキャパシタを有するポンプ回路に供給するステップと、
前記ポンプ回路に基準電圧を供給するステップと、
前記複数のキャパシタを段階的に充電させることにより前記高められた供給電圧を生成するステップと、
を含む方法。
【請求項１９】
前記高められた供給電圧が特定のスレッショルド値より高いかどうか検出するステップを含む、請求項１８に記載の方法。
【請求項２０】
前記高められた供給電圧が前記特定のスレッショルド値より高いときにエネルギーが節約される動作モードに切り替えるステップを含む、請求項１９に記載の方法。
【請求項２１】
前記高められた供給電圧が前記特定のスレッショルド値より低いときに該高められた供給電圧が生成される通常の動作モードに切り替えるステップを含む、請求項１９に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子回路に関する。本発明は、特に、デジタル及びアナログ信号を処理する新規の改善された集積回路及び装置に関する。
【０００２】
【従来の技術】
多くのアプリケーションにおいて、アナログ回路及びデジタル回路が必要とされている。例として、デジタルラジオ、光通信チップ及びデジタル信号プロセッサ（ＤＳＰ）が挙げられる。
【０００３】
これらのアプリケーションでは、デジタル及びアナログ信号処理回路を含む超大規模集積（ＶＬＳＩ）回路のような集積回路（ＩＣ）が使用される。これらのＩＣは、時には混成信号ＩＣと呼ばれる。デジタル信号処理回路は、デジタル供給電圧が一般に１．０−２．０ボルトである低電圧回路と、アナログ信号処理回路と同様に供給電圧が２ボルトより大きい高電圧回路との両方を有することができる。
【０００４】
電界効果トランジスタ（ＦＥＴ）、特に金属酸化物半導体（ＭＯＳ）タイプの電界効果トランジスタが、ＩＣ内で今日使用されている主要な能動回路素子を構成している。これは、ＣＭＯＳ（相補型金属酸化膜半導体）回路のインプリメンテーションの場合も同様である。
【０００５】
アナログ及び高電圧デジタル部分におけるＦＥＴの動作特性は、一般に、低電圧デジタル部分におけるＦＥＴの特性とは異なる。
【０００６】
ＩＣの低電圧デジタル回路において使用されるＦＥＴは、一般に、信頼性をもって形成されるとともに許容できる電気的性能特性をもたらすことが可能な最小ゲート長で製造される。装置の小型化により最小ゲート長は０．１−０．２μｍまでになった。最小ゲート長が低減されるとき、ゲート誘電体の厚さ、ソース／ドレイン接合深さ、ネットチャネルドーピング、スレッショルド電圧及び供給電圧のような物理的パラメータが共に適当なスケーリング則に従って調整される。これは、非飽和出力特性、チャネル長へのスレッショルド電圧依存、及びドレイン誘導電流リークのような短チャネルＦＥＴに関連する有害な影響を及ぼすことなく、小さい寸法でトランジスタが製造されることを可能にする。
【０００７】
これまでのところＩＣ用の低電圧ＦＥＴを製造するのに使用される製造プロセスは、一層高い電圧でアナログ機能を実施することができる異なって設計されるＦＥＴをも提供しなければならない。デジタル信号処理回路のＦＥＴ及びアナログ信号処理回路のＦＥＴが異なる供給電圧で動作させられるＩＣ設計は、複雑であり高価である。
【０００８】
デジタルＣＭＯＳ集積回路のアナログ信号処理回路及びデジタル信号処理回路において同じＦＥＴを使用しなければならないことは非常に多い。これは、アナログ信号処理回路内のＦＥＴが最大許容供給電圧（Ｖｍａｘ）よりかなり低いバイアス電圧下で動作させられる状況をもたらす。従って、信号対雑音（Ｓ／Ｎ）比はもはや許容できなくなりうる。
【０００９】
今日のＭＯＳ及びＣＭＯＳプロセスにおいて、最大許容供給電圧（ここで、ＶＤＤｍａｘと呼ばれる）は、標準のデジタルゲートにおけるトランジスタ（ＦＥＴ）の適用に関する信頼性の考察によって決定される。要求は、トランジスタのノード間の電圧差が特定の制限Ｖｍａｘを越えないことである。図１には、ｎチャネルＦＥＴ１０の関連する電圧が示されている。ゲート１１とドレイン１２との間の電圧はＶＧＤと呼ばれ、ドレイン１２とソース１４との間の電圧はＶＤＳと呼ばれ、ゲート１１とソース１４との間の電圧はＶＧＳと呼ばれる。ＦＥＴ１０が信頼性をもって動作するためにはすべての電圧がＶｍａｘより低くなければならない。デジタルゲートの場合、これは、ＶｍａｘがＩＣチップ全体の最大許容供給電圧であることを要求する。バルク１３に向かう電圧は、同程度には制限されない。
【００１０】
【発明が解決しようとする課題】
アナログ信号処理回路内で同じＦＥＴが使用されている場合、これは信号スイングが最大許容供給電圧Ｖｍａｘにより与えられる制限内にあることを要求する。ジオメトリの小型化がすすみ供給電圧が更に低下する場合、これは、達成できるダイナミック信号レンジに深刻な影響を与える。すなわち、Ｓ／Ｎ比が悪化する。
【００１１】
他方、アナログ信号処理回路では、トランジスタのノード間の電圧が必ずしもＩＣチップ全体の供給電圧に等しいというわけではない。図２に一例が示されている。この図は、演算増幅器（ＯｐＡｍｐ）、比較器等におけるアナログ信号処理の中で頻繁に使用される良く知られた差動アンプ２０を示している。
【００１２】
ノードＶＩＮ１ ２１及びＶＩＮ２ ２２上の信号はそれぞれ、適正な動作のためにＶｓｕｐｐｌｙｄｉｆｆ−Ｖｓ−Ｖｔ１の値を越えてはならない。Ｖｔ１＝Ｖｔ２は、飽和状態（すなわちスレッショルド値に近い）における入力トランジスタ２３及び２４のゲート−ソース間電圧（ＶＧ）を表している。Ｖｓは、カレントミラーの役目を果たすトランジスタ２５のソース−ドレイン間電圧（ＶＳＤ）である。ノードＶＩＮ１ ２１及びＶＩＮ２ ２２上のアナログ信号の許容信号スイングが供給電圧Ｖｓｕｐｐｌｙより何百ミリボルトも低いことは本回路２０の不利な点である。他方、トランジスタ２３及び２４にかかるすべての電圧は決してＶｓｕｐｐｌｙの値に達しない。
【００１３】
本発明の目的は、改善されたアナログ信号処理性能をもつ混成信号集積回路を提供することである。
【００１４】
本発明の目的は、アナログ信号処理回路内の信号スイングが０ボルトと最大許容供給電圧（Ｖｍａｘ）との間の供給電圧レンジ全体をカバーすることが許されるアナログ信号処理回路を有するデジタルＣＭＯＳ集積回路を提供することである。
【００１５】
【課題を解決するための手段】
本発明によれば、電圧が、ローカルなチャージポンプによって生成され、チップ供給電圧に局所的に付加されることにより、アナログ信号スイングが０ボルトとＦＥＴの最大許容供給電圧値（Ｖｍａｘ）との間を変動することを可能にする。
【００１６】
必要とされる高められた（供給）電圧を生成することを可能にするローカルなチャージポンプがここに示されている。本発明によれば、ローカルなチャージポンプは、パルスを、キャパシタに記憶される電荷に変える。この電荷は、高められた電圧を生成するために使用される。アナログ信号処理回路の幾つかのトランジスタノードのための供給電圧を局所的に増大させることにより、アナログ信号処理回路のそれぞれの部分のダイナミック信号レンジが増大される。
【００１７】
言い換えると、サブミクロン又はディープサブミクロンプロセスの最大許容供給電圧（Ｖｍａｘ）を越えるローカルなチャージポンプを有するアナログ信号処理回路の供給電圧が、あらゆる個々のＦＥＴにかかる電圧を、Ｖｍａｘより低く保つことを可能にする方法が提案される。
【００１８】
本発明のより完全な説明及び他の目的及び利点については図面に関連する以下の説明を参照する。
【００１９】
【発明の実施の形態】
本発明によると、アナログ信号スイングが０ボルトとＦＥＴの最大許容供給電圧値（Ｖｍａｘ）との間を変動することを可能にするように電圧が生成され、その電圧がチップ供給電圧に局所的に付加される。特別なローカルなチャージポンプが提案される。
【００２０】
本発明の方策は、図３乃至図１１に関連してより詳細に説明される。
【００２１】
ここに示されるローカルなチャージポンプは、必要とされる高められた電圧（例えばＶｓｕｐｐｌｙｄｉｆｆ）を生成することを可能にする。本発明によれば、ローカルなチャージポンプは、パルスを、キャパシタに記憶される電荷に変える。この電荷は、高められた電圧を生成するために使用される。アナログ信号処理回路の幾つかのトランジスタノードのための供給電圧を局所的に増加させることによって、アナログ信号処理回路の個々の部分のダイナミック信号レンジが増大される。
【００２２】
ローカルなチャージポンプ３０（図３を参照）は、電圧（ここで基準電圧Ｖｒｅｆと呼ばれる）を、供給電圧（ここでＶＤＤと呼ばれる）に加える回路であり、その結果として高められた電圧（ここでＶｈｉｇｈと呼ばれる）を生じさせる。言い換えると、ローカルなチャージポンプ３０は、Ｖｈｉｇｈ＝ＶＤＤ＋Ｖｒｅｆを供給する。
【００２３】
この原理は、図４に概略的に示されている。ローカルなチャージポンプ３０は、クロック生成回路３１及びポンプ回路３２を有する。このようなポンプ回路３２の１つの可能な実施例の詳細が図５に示されている。基準電圧（Ｖｒｅｆ）が電圧源３４により生成される。この基準電圧Ｖｒｅｆはポンプ回路３２に与えられる。更に、供給電圧ノード４０を介して供給電圧ＶＤＤが供給される。
【００２４】
本例では、クロック生成回路３１は、クロック信号Ｐ１、Ｐ２、Ｐ３及びＰ４を供給する。これらのクロック信号は、ポンプ回路３２に入力ライン３５、３６、３７及び３８を介して供給され、ポンプ回路３２内において特定のステップを「トリガー」する。ポンプ回路の最後に、出力部３３において高められた電圧Ｖｈｉｇｈが得られる。図４に示されるように、クロック生成回路３１は、クロック入力ライン３９を介して供給されるクロック信号ＣＬＫに関して動作する。このクロック信号ＣＬＫは、例えばローカルなチャージポンプ３０が一部を形成する集積回路のような周辺回路によって供給されるクロック信号であってもよい。
【００２５】
図５に、ポンプ回路３２の１つの可能な具体化の詳細が示されている。図５において、インバータの役目を果たすすべてのＣＭＯＳ  ＦＥＴトランジスタは小文字「ｉ」によって示され、スイッチの役目を果たすすべてのＣＭＯＳ  ＦＥＴトランジスタは小文字「ｓ」によって示されている。更に、ｎチャネルＣＭＯＳ  ＦＥＴは「ｎ」によって示されており、ｐチャネルＣＭＯＳ  ＦＥＴは「ｐ」をもつ。本実施例において、ｎチャネルトランジスタｎｉ１、ｎｉ３及びｎｓ１の各々のＣＭＯＳバルクは、グランドに接続されていることに注意されたい。２つのｐチャネルトランジスタｐｉ１，ｐｉ３の各々のＣＭＯＳバルクは、ＶＤＤに接続されている。
【００２６】
本実施例において、ｐチャネルトランジスタ４８、４９及び５０は、キャパシタＣ１、Ｃ２及びＣａｕｘの役目を果たす。
【００２７】
ポンプ回路３２は、５つの回路４１−４５を有し、これらの回路の幾つかは、概略的に図示されているようにキャパシタＣ１、Ｃ２及びＣａｕｘを有する。これらのキャパシタは充電される。クロック信号Ｐ１−Ｐ４のタイミングは、高められた電圧Ｖｈｉｇｈが出力部３３において生成されるように選択される。出力部３３における負荷は、リザーバキャパシタＣ２を放電させる。リザーバキャパシタＣ２の電圧がスレッショルド電圧より低く下がる前に、ローディングサイクルが何度も繰り返される。クロックサイクルの期間は、電圧Ｖｈｉｇｈがスレッショルド電圧より低くならないように調節される。
【００２８】
図５に図示される実施例によると、キャパシタＣ１はそれが電圧Ｖｒｅｆをとるようにロードされる点で、電圧Ｖｒｅｆ及びＶＤＤが足し合わせられる。基本的には、重複しない位相Ｐ３及びＰ４は、スイッチｎｓ１を利用してキャパシタＣ１にＶｒｅｆを記憶させる。キャパシタＣ１は、その低い側のプレートにより供給電圧ＶＤＤに押し上げられる。従って、その高い側のプレートでは、Ｖｈｉｇｈが生成され、スイッチｐｓ２を通してリザーバキャパシタＣ２に伝えられる。言い換えると、幾つかのクロックサイクルの終わりに、高められた電圧Ｖｈｉｇｈ＝Ｖｒｅｆ＋ＶＤＤが得られるように、キャパシタＣ１の電圧Ｖｒｅｆが、リザーバキャパシタＣ２の電圧ＶＤＤに加えられる。
【００２９】
キャパシタＣ１を放電させる電流が流れないことを確実にするために回路４５が使用される。回路４５のすべてのトランジスタｐｓ２、ｐｓ３及びｐｓ４のバルクは、すべての寄生ダイオードがブロックされることを確実にするため、すなわち関連する寄生ダイオードがそれらの導通領域に入ることを避けるために、最も高い可能な電圧Ｖｂに接続される。
【００３０】
トランジスタｐｓ２のゲートを適当な方法で駆動することができるようにするため、すなわち、トランジスタを非導通にするようにオフに切り替え、適切にオンに切り替え、また、ｐｓ２の端子間の電圧をＶＤＤの制限内に保つことができるようにするため、補助回路４２が使用される。この回路４２は、スイッチｎｓａｕｘ及びキャパシタＣａｕｘを有する。回路４２が電圧ＶａｕｘによりキャパシタＣａｕｘを充電するように、位相Ｐ１及びＰ２が選択される。この電圧Ｖａｕｘは回路４５に供給され、そこでトランジスタｐｓ２を閉じる。このトランジスタｐｓ２は、それが閉じられるとき、回路４５を逆流する電流により出力部３３における高められた電圧Ｖｈｉｇｈが低下されないことを確実にする。
【００３１】
図５に示される構成において、トランジスタは、その如何なる端子においてもＶＤＤの許容最大電圧レンジを越えて動作させられないように注意される。
【００３２】
選択的に、リザーバキャパシタＣ２は、外部のより大きいキャパシタによりシャントされてもよく、あるいはより大きいものと置き換えられてもよい。
【００３３】
図６に、対応するタイミング図が示されている。４つのクロック信号Ｐ１、Ｐ２、Ｐ３及びＰ４の重複しない個々の位相の関係が示されている。
【００３４】
図７に、対応するチャージポンプ信号が示されている。キャパシタＣ１の電圧、電圧Ｖｈｉｇｈ及び電圧Ｖｂが、クロック信号Ｐ１のパルスに関連して示されている。本例においては、電圧Ｖｒｅｆ＝１Ｖ、電圧ＶＤＤ＝２．５Ｖである。
【００３５】
図８に、クロック生成回路３１の例示的な具体化が示されている。重複しないクロック信号Ｐ１−Ｐ４が、デジタル設計技法を利用してクロック信号ＣＬＫから生成されうることは明らかである。しかしながら、低消費電力のために、クロック信号Ｐ１−Ｐ４をアナログ形態で生成することが有用なこともある。そのようなアナログインプリメンテーションが図８に示されている。クロック生成回路３１は、一連のインバータ６０−６７を有する。これらのインバータは、図６に示されるようにクロック信号Ｐ１−Ｐ４の間に必要な時間のギャップＸを与えるために、キャパシタ７０−７７と協働してクロック信号ＣＬＫを段階的に遅延させる。インバータ６１の出力信号８０は、インバータ６７の出力信号８１と共に論理積（ＡＮＤ）ゲート９０に供給される。このＡＮＤゲートは、クロック信号Ｐ１を生成する。インバータ６３の出力信号８２は、インバータ６５の出力信号８３と共に論理和（ＯＲ）ゲート９２に供給される。このＯＲゲートは、クロック信号Ｐ２を生成する。第２のＡＮＤゲート９１は、出力信号８２及び８３を処理してクロック信号Ｐ３を生成し、ＯＲゲート９３は、信号８０及び８１を処理してクロック信号Ｐ４を生成する。
【００３６】
基準電圧Ｖｒｅｆを生成するためのいくつかの異なる方法がある。基準電圧を生成するための３つの実施例について図９Ａ−図９Ｃを参照して説明する。これらの３つの実施例の利点は、基準電圧が要求に適切に合致するやり方で生成されることである。図２に示す例の場合、基準電圧発生器は、大きさ、製造プロセスマッチング及び温度係数に関して、電流源の役目を果たすトランジスタ２５の飽和電圧Ｖｓと、２つの入力トランジスタ２３又は２４のうちの１つのスレッショルド値Ｖｔｈとの直列接続の挙動を反映しなければならない。個々のノード間の最大許容電圧に関する製造プロセス要求が満たされるならば、図９Ａ−図９Ｃに示される原理に従って任意のＶｒｅｆ値が生成されることが可能である。
【００３７】
図９Ａ−図９Ｃに示されるように、マッチングは、基準電圧Ｖｒｅｆが供給される構成（例えば図４Ａの構成３２）で使用されるように、サイズ及び動作点に関して同じタイプのトランジスタを使用することにより達成される。
【００３８】
図９Ａの基準電圧発生器１００は、基準電流Ｉｒｅｆを供給する電流源１０１と、２つのｐチャネルトランジスタ１０２、１０３とを有する。この基準電圧発生器１００は、出力ノード４６とグランドとの間に基準電圧Ｖｒｅｆを供給する。Ｖｒｅｆは、飽和電圧Ｖｓ１とスレッショルド電圧Ｖｔ１との重ね合せ、すなわちＶｒｅｆ＝Ｖｓ１＋Ｖｔ１により規定される。
【００３９】
別の基準電圧発生器１０５が図９Ｂに示されている。発生器１０５は、基準電流Ｉｒｅｆを供給する電流源１０６と、４つのｐチャネルトランジスタ１０７乃至１１０とを有する。基準電圧発生器１０５は、出力ノード１１１とグランドとの間に基準電圧Ｖｒｅｆ２を供給する。Ｖｒｅｆ２は次のように規定される。Ｖｒｅｆ２＝Ｖｔ１＋Ｖｔ２＋Ｖｓ１＋Ｖｓ２。
【００４０】
これらの２つの電圧発生器１００及び１０５の一般化について図９Ｃに示されている。基準電圧発生器１１５は、基準電流Ｉｒｅｆを供給する電流源１１６と、一連のｐチャネルトランジスタとを有する。出力ノード１１７とグランドとの間の基準電圧Ｖｒｅｆｎは、次のように規定される。
【数１】
2004518324.tif 000003
【００４１】
本発明によるローカルなチャージポンプ１３５の適用及び使用の一例として、ミラー（Ｍｉｌｌｅｒ）タイプのオペレーショナルアンプ１２０が図１０に示されている。ミラータイプのオペレーショナルアンプ１２０（ＯｐＡｍｐ）は、図２の差動入力段２０と同様の差動入力段１２１を有する。差動入力段１２１は、６つのトランジスタｐ０１、ｐ０２、ｐ０３、ｐ０５、ｎ０１及びｎ０２及び電流源Ｉ２を有する。更に、ミラータイプのオペレーショナルアンプ１２０は、出力段１２２を有する。この出力段１２２は、トランジスタｐ０４、ｐ０６、ｎ０３、ミラーキャパシタｃｍ及び電流源Ｉ１を有する。ミラータイプのオペレーショナルアンプ１２０は、ユニティゲインバッファとして働くように構成される。出力段１２２では、ノード１２３にＶＤＤが供給され、差動入力段１２１では、ノード１２４にＶｓｕｐｐｌｙｄｉｆｆが供給される。フル電圧スイングは、ミラータイプのオペレーショナルアンプ１２０の出力部ＯＵＴにおいて得られる。この場合、ＩＮＰにおける信号は、ＶＤＤのみに達する差動段の供給電圧によって制限されることなく、Ｖ乃至ＶＤＤのフルスイングをカバーすることができる。
【００４２】
ローカルなチャージポンプ１３５は、ノード１２４において高められた電圧Ｖｓｕｐｐｌｙｄｉｆｆを供給する。ローカルなチャージポンプ１３５は、ポンプ回路１３０（例えば図４のポンプ回路３２と同様のポンプ回路）、クロック生成回路１３２（例えば図４のクロック生成回路３１と同様のクロック生成回路）及び基準電圧発生器１３１を有する。クロック生成回路１３２は、クロック信号（例えば信号Ｐ１−Ｐ４）を接続部１３３を通してポンプ回路１３０に供給する。ポンプ回路１３０の適正な動作のために必要な基準電圧は、接続部１３４を通して供給される。
【００４３】
モバイルアプリケーションについて考える場合、オプションの低消費電力インプリメンテーションは、制御ユニット１４３を帰還ループと一体化させる点にありうる。このような変形されたローカルなチャージポンプ１４０が図１１に示されている。この変形されたローカルなチャージポンプ１４０は、同じミラータイプのオペレーショナルアンプ１２０に高められた電圧Ｖｓｕｐｐｌｙｄｉｆｆを供給する。検知ライン１４１を通して出力部１２４において電圧を検知することを可能にする制御ユニット１４３が付加される。制御ユニット１４３は、高められた電圧Ｖｓｕｐｐｌｙｄｉｆｆが特定のスレッショルド値Ｖｘより高い場合にエネルギーが節約されるモードにクロック生成回路１３２が切り替えられるように設計される。高められた電圧Ｖｓｕｐｐｌｙｄｉｆｆが特定のスレッショルド値Ｖｘより低くなると、制御ユニット１４３は、個々のクロック信号（例えば信号Ｐ１−Ｐ４）が接続部１３３を通してポンプ回路１３０に送られるようにクロック生成回路１３２が通常の動作モードに戻るようにする。ポンプ回路１３０は、高められた電圧Ｖｓｕｐｐｌｙｄｉｆｆを押し上げる。このプロセスは繰り返されることができる。
【００４４】
本実施例において、Ｖｘは例えば次のように定義されうる。
Ｖｘ＝Ｖｓｕｐｐｌｙｍａｘ−５０ｍＶ．
【００４５】
供給電圧発生器における安全マージンを可能にするため、一般的なＶＤＤは、Ｖｍａｘより２０％乃至５％低く選択されうる。好適には、ＶＤＤはＶｍａｘより約１０％低い。
【００４６】
本発明によれば、電圧（例えば図２の場合にはＶｄｉｆｆ＝Ｖｔ１＋Ｖｓ）が生成され、チップ供給電圧（例えばＶＤＤ）に局所的に付加されることにより、アナログ信号スイング（例えば増幅器２０の入力部２１及び２２における信号スイング）が０ボルトとＶＤＤとの間をとることができるようになる。
【００４７】
本発明は、より良いシングルチップのデジタルラジオ及び光通信チップを実現することを可能にする。本発明は、コンピュータ、ハンドセット、ワイヤレスモデム及び関連する装置において使用されることが可能である。
【００４８】
本発明による集積回路（ＩＣ）は、通信マーケットに役立つように使用されてもよい。
【００４９】
本発明は、低電圧レンジで動作するデジタル信号プロセッサ（ＤＳＰ）を可能にする。
【００５０】
ここに示された回路は、完全に集積化されたプロセスでアナログ回路及びデジタル信号処理回路と共に作られることが可能である。
【００５１】
分かり易くするために別個の実施例のコンテクストで説明された本発明の多様な特徴が組み合わされて一つの実施例で実現されてもよいことを理解されたい。逆に、簡潔さのために一つの実施例のコンテクストで説明された本発明の多様な特徴が、個別に又は任意の適切な副次的な組み合わせにおいて実現されてもよい。
【００５２】
図面及び明細書において、本発明の好適な実施例が記述されている。その中で、特定の用語が使用されているが、このようにして与えられる説明は限定する目的ではなく、一般的且つ説明的な意味合いでのみ用語を使用している。
【図面の簡単な説明】
【図１】電界効果トランジスタ（ＦＥＴ）及びトランジスタのノード間の電圧を示す図。
【図２】既知の差動アンプを示す概略図。
【図３】本発明によるローカルなチャージポンプを示す概略図。
【図４】本発明によるローカルなチャージポンプを示す概略図。
【図５】本発明によるポンプ回路を示す概略図。
【図６】本発明によるクロック信号Ｐ１乃至Ｐ４を示すタイミング図。
【図７】本発明によるチャージポンプ信号を示す図。
【図８】本発明によるアナログクロック回路を示す概略図。
【図９Ａ】本発明による基準電圧発生器を示す概略図。
【図９Ｂ】本発明による別の基準電圧発生器を示す概略図。
【図９Ｃ】本発明による一般化された基準電圧発生器を示す概略図。
【図１０】本発明による適用例の概略図。
【図１１】本発明による別の適用例の概略図。
【国際公開パンフレット】
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【国際調査報告】
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