(57)【要約】入力電圧ＶＩＮをデジタル出力に変換するための方法、装置、及びシステムが開示される。一つ或いは複数のフラッシュタイプアナログ・デジタル（Ａ／Ｄ）変換器内で、ＶＩＮと参照電圧とを比較することで、ＶＩＮを表すデジタル出力が生成される。１つのＡ／Ｄ変換器が用いられる場合は、そのＡ／Ｄ変換器は非線形とされる。１つより多くのＡ／Ｄ変換器が用いられる場合は、これらＡ／Ｄ変換器は互いに線形とされる。
2006509416.tif 000002
【特許請求の範囲】
【請求項１】
最低電圧ＶＲＥＦ−と最高電圧ＶＲＥＦ＋によって定義された動作電圧範囲内にある入力電圧ＶＩＮを、デジタル出力に変換するように適応されたフラッシュタイプアナログ・デジタル（Ａ／Ｄ）変換器であって、
前記Ａ／Ｄ変換器は、Ｎが少なくとも３であるとき、
ＶＲＥＦ−とＶＲＥＦ＋との間に非線形的に分配され、ＶＲＥＦ−＜Ｖ１＜Ｖ２＜．．．＜ＶＮ＜ＶＲＥＦ＋に従って順序付けられたＮ個の参照電圧Ｖ１，Ｖ２，．．．，ＶＮと、
前記Ｎ個の参照電圧と１対１の原理で関連付けられ、それぞれがＶＩＮと、関連付けられた参照電圧との間の比較を行うように適応されて前記比較の結果を反映するバイナリビットを生成するためのビット生成手段を備えた、Ｎ個の比較器と、
前記ビット生成手段によって生成されたバイナリビットの解析からデジタル出力を生成する符号器手段と、
を備えているＡ／Ｄ変換器。
【請求項２】
Ｍが１＜Ｍ＜Ｎであるとき、前記参照電圧Ｖ１，Ｖ２，．．．，ＶＭ−１は、ＶＲＥＦ−とＶＭの間に線形的に分配されている請求項１記載のＡ／Ｄ変換器。
【請求項３】
Ｍが１＜Ｍ＜Ｎであるとき、前記参照電圧Ｖ１，Ｖ２，．．．，ＶＭ−１は、ＶＲＥＦ−とＶＭとの間に一定の参照電圧ステップサイズ△Ｖ１で線形的に分配され、前記参照電圧ＶＭ＋１，．．．，ＶＮは、ＶＭとＶＲＥＦ＋との間に一定の参照電圧ステップサイズ△Ｖ２で線形的に分配され、△Ｖ１＜△Ｖ２である請求項１記載のＡ／Ｄ変換器。
【請求項４】
Ｍが１＜Ｍ＜Ｎであるとき、前記参照電圧Ｖ１，Ｖ２，．．．，ＶＭ−１は、ＶＲＥＦ−とＶＭとの間に線形的に分配され、前記参照電圧ＶＭ＋１，．．．，ＶＮは、ＶＭとＶＲＥＦ＋との間に等比的に分配される請求項１記載のＡ／Ｄ変換器。
【請求項５】
前記参照電圧Ｖ１，Ｖ２，．．．，ＶＮは、ＶＲＥＦ−とＶＲＥＦ＋との間に等比的に分配される請求項１記載のＡ／Ｄ変換器。
【請求項６】
マルチビットストリング内のＶＩＮに対する誤差（相対誤差）は、ＶＲＥＦ−≦ＶＩＮ≦ＶＲＥＦ＋の範囲のＶＩＮの区分的連続関数であり、前記ＶＩＮの区分的連続関数は複数の区分を有し、前記複数の区分の各２つの連続する区分は互いに不連続に連結され、前記区分それぞれの範囲内の前記相対誤差はＶＩＮの単調減少関数である請求項１記載のＡ／Ｄ変換器。
【請求項７】
前記複数の区分の各区分は、概ね同一の最大相対誤差を有する請求項６記載のＡ／Ｄ変換器。
【請求項８】
入力電圧ＶＩＮが最低電圧ＶＲＥＦ−と最高電圧ＶＲＥＦ＋との間に入るように、前記入力電圧ＶＩＮをデジタル出力に変換する方法であって、
Ｎが少なくとも３であるとき、ＶＲＥＦ−とＶＲＥＦ＋との間に非線形的に分配され、ＶＲＥＦ−＜Ｖ１＜Ｖ２＜．．．＜ＶＮ＜ＶＲＥＦ＋に従って順序付けられたＮ個の参照電圧Ｖ１，Ｖ２，．．．，ＶＮを提供するステップと、
ＶＩＮを前記Ｎ個の参照電圧の各々と比較するステップと、
前記比較の各々に対して、前記比較のバイナリ結果を反映するバイナリビットを生成するステップと、
前記生成されたバイナリビットの解析から前記デジタル出力を生成するステップと、
を含む方法。
【請求項９】
Ｍが１＜Ｍ＜Ｎであるとき、前記参照電圧Ｖ１，Ｖ２，．．．，ＶＭ−１は、ＶＲＥＦ−とＶＭの間に線形的に分配される請求項８記載の方法。
【請求項１０】
Ｍが１＜Ｍ＜Ｎであるとき、前記参照電圧Ｖ１，Ｖ２，．．．，ＶＭ−１は、ＶＲＥＦ−とＶＭとの間に一定の参照電圧ステップサイズ△Ｖ１で線形的に分配され、前記参照電圧ＶＭ＋１，．．．，ＶＮは、ＶＭとＶＲＥＦ＋との間に一定の参照電圧ステップサイズ△Ｖ２で線形的に分配され、△Ｖ１＜△Ｖ２である請求項８記載の方法。
【請求項１１】
Ｍが１＜Ｍ＜Ｎであるとき、前記参照電圧Ｖ１，Ｖ２，．．．，ＶＭ−１は、ＶＲＥＦ−とＶＭとの間に線形的に分配され、前記参照電圧ＶＭ＋１，．．．，ＶＮは、ＶＭとＶＲＥＦ＋との間に等比的に分配される請求項８記載の方法。
【請求項１２】
前記参照電圧Ｖ１，Ｖ２，．．．，ＶＮは、ＶＲＥＦ−とＶＲＥＦ＋との間に等比的に分配される請求項８記載の方法。
【請求項１３】
マルチビットストリング内のＶＩＮに対する誤差（相対誤差）は、ＶＲＥＦ−≦ＶＩＮ≦ＶＲＥＦ＋の範囲のＶＩＮの区分的連続関数であり、前記ＶＩＮの区分的連続関数は複数の区分を有し、前記複数の区分の各２つの連続する区分は互いに不連続に連結され、前記各区分内の前記相対誤差はＶＩＮの単調減少関数である請求項８記載の方法。
【請求項１４】
前記複数の区分の各区分は、概ね同一の最大相対誤差を有する請求項１３記載の方法。
【請求項１５】
入力電圧ＶＩＮをデジタル出力に変換するためのシステムであって、
Ｋ≧２であるとき、それぞれが、△Ｖ１＜△Ｖ２＜．．．＜△ＶＫである参照電圧ステップサイズ△Ｖ１，△Ｖ２，．．．，△ＶＫによって特徴付けられ、それぞれが、ＶＩＮをマルチビットストリングＳ１，Ｓ２，．．．，ＳＫに変換するために適応された、Ｋ個の線形フラッシュタイプアナログ・デジタル（Ａ／Ｄ）変換器装置Ｚ１，Ｚ２，．．．，ＺＫと、
Ｓ１，Ｓ２，．．．，ＳＫ内に含まれる精度を保存するために十分なビット数を有する前記デジタル出力を生成するためにＳ１，Ｓ２，．．．ＳＫを組み合わせるための符号器手段と、
を備えているシステム。
【請求項１６】
Ｓ１，Ｓ２，．．．，ＳＫは、おのおの同一のビット数を有する請求項１５記載のシステム。
【請求項１７】
Ｓ１，Ｓ２，．．．，ＳＫは、おのおの同一のビット数を有さない請求項１５記載のシステム。
【請求項１８】
ｋ＝１，２，．．．，Ｋに対して、前記Ａ／Ｄ変換器装置Ｚｋは、Ａ／Ｄ変換器Ｂｋに直列な演算ユニットＡｋを備え、前記Ａ／Ｄ変換器は同一の動作電圧範囲を有し、ＶＩＮは前記動作電圧範囲内に入り、前記動作電圧範囲は、低い電圧から高い電圧に整列されたδＶ１，δＶ２，．．．，δＶＫと表記されるＫ個の連続する電圧部分範囲を含み、
ここで、ｋ＝１，２，．．．，Ｋに対して、前記演算ユニットＡｋは、δＶｋの前記動作電圧範囲への変換に従ってＶＩＮを新たな入力電圧ＶＩＮ，ｋに変換するように適応され、Ａ／Ｄ変換器ＢｋはＶＩＮ，ｋを前記マルチビットストリングＳｋに変換するように適応される請求項１５記載のシステム。
【請求項１９】
δＶ１，δＶ２，．．．，δＶＫは、前記デジタル出力の相対誤差が前記動作電圧範囲内のＶＩＮの区分的連続関数となるような値を有し、前記ＶＩＮの区分的連続関数はＫ個の区分を有し、前記Ｋ個の区分の各２個の連続する区分は互いに不連続に連結され、前記Ｋ個の区分の前記各区分内の相対誤差はＶＩＮの単調減少関数であり、前記Ｋ個の区分の各区分は概ね同一の相対誤差を有する請求項１８記載のシステム。
【請求項２０】
Ｋ＝２であり、前記Ａ／Ｄ変換器装置Ｚ１およびＺ２は、δ２がδ１の部分集合であって、δ２／δ１が、δ２／δ１＞１となるような整数である動作電圧範囲δ１およびδ２をそれぞれ有するＡ／Ｄ変換器Ｂ１およびＢ２を備え、前記Ａ／Ｄ変換器Ｂ１およびＢ２は、それぞれ、ＶＩＮをＳ１およびＳ２に変換するように適応され、前記符号器手段は、Ｓ２が前記電圧範囲δ１内にないときは前記デジタル出力をＳ２として生成するように適合化され、そうでない場合は、前記符号器手段は、前記デジタル出力をＳ１×δ２／δ１として生成するように適応される請求項１５記載のシステム。
【請求項２１】
δ２／δ１＝２Ｊであり、Ｊは正の整数である請求項２０記載のシステム。
【請求項２２】
入力信号ＶＩＮをデジタル出力に変換するための方法であって、
Ｋ≧２であるとき、△Ｖ１＜△Ｖ２＜．．．＜△ＶＫである参照電圧ステップサイズ△Ｖ１，△Ｖ２，．．．，△ＶＫによってそれぞれ特徴付けられたＫ個の線形フラッシュタイプアナログ・デジタル（Ａ／Ｄ）変換器装置Ｚ１，Ｚ２，．．．，ＺＫを提供するステップと、
変換器装置Ｚ１，Ｚ２，．．．，ＺＫによって、ＶＩＮを、それぞれマルチビットストリングＳ１，Ｓ２，．．．ＳＫに変換するステップと、
Ｓ１，Ｓ２，．．．，ＳＫ内に含まれる精度を保存するために十分なビット数を有する前記デジタル出力を生成するためにＳ１，Ｓ２，．．．，ＳＫを組み合わせるステップと
を含む方法。
【請求項２３】
Ｓ１，Ｓ２，．．．，ＳＫは、おのおの同一のビット数を有する請求項２２記載の方法。
【請求項２４】
Ｓ１，Ｓ２，．．．，ＳＫは、おのおの同一のビット数を有さない請求項２２記載の方法。
【請求項２５】
ｋ＝１，２，．．．，Ｋに対して、前記Ａ／Ｄ変換器装置Ｚｋは、Ａ／Ｄ変換器Ｂｋに直列な演算ユニットＡｋを備え、前記Ａ／Ｄ変換器は同一の動作電圧範囲を有し、ＶＩＮは前記動作電圧範囲内に入り、前記動作電圧範囲は、低い電圧から高い電圧に整列されたδＶ１，δＶ２，．．．，δＶＫと表記されるＫ個の連続する電圧部分範囲を含み、
前記方法はさらに、
ｋ＝１，２，．．．，Ｋに対して、δＶｋの前記動作電圧範囲への変換に従って、前記演算ユニットＡｋによって、ＶＩＮを新たな入力電圧ＶＩＮ，ｋに変換するステップと、
前記Ａ／Ｄ変換器Ｂｋによって、ＶＩＮ，ｋを前記マルチビットストリングＳｋに変換するステップと、
を含む請求項２２記載の方法。
【請求項２６】
δＶ１，δＶ２，．．．，δＶＫは、前記デジタル出力の相対誤差が前記動作電圧範囲内のＶＩＮの区分的連続関数となるような値を有し、前記ＶＩＮの区分的連続関数はＫ個の区分を有し、前記Ｋ個の区分の各２個の連続する区分は互いに不連続に連結され、前記Ｋ個の区分の前記各区分内の相対誤差はＶＩＮの単調減少関数であり、前記Ｋ個の区分の各区分は概ね同一の相対誤差を有する請求項２５記載の方法。
【請求項２７】
Ｋ＝２であり、前記Ａ／Ｄ変換器装置Ｚ１およびＺ２は、δ２がδ１の部分集合であり、δ２／δ１が、δ２／δ１＞１となるような整数である動作電圧範囲δ１およびδ２をそれぞれ有するＡ／Ｄ変換器Ｂ１およびＢ２を備え、前記Ａ／Ｄ変換器Ｂ１およびＢ２は、ＶＩＮをＳ１およびＳ２にそれぞれ変換するように適応され、前記組み合わせるステップは、Ｓ２が前記電圧範囲δ１内にないときは前記デジタル出力を本質的にＳ２として生成するステップを含み、そうでない場合は、前記組み合わせるステップは、前記デジタル出力を本質的にＳ１×δ２／δ１として生成するステップを含む請求項２２記載の方法。
【請求項２８】
δ２／δ１＝２Ｊであり、Ｊは正の整数である請求項２７記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は入力信号をデジタル出力に変換するための方法、装置、及びシステムに関する。
【発明の背景】
【０００２】
現在のフラッシュタイプアナログ・デジタル（Ａ／Ｄ）変換器は、低入力電圧において高い相対誤差によって特徴付けられる。このため、フラッシュタイプアナログ・デジタル（Ａ／Ｄ）変換器のデジタル出力内の相対誤差を低い入力電圧において効率的に低減できる方法、装置、及びシステムに対する必要性がある。
【発明の開示】
【０００３】
第一の実施例においては、本発明は、最低電圧ＶＲＥＦ−と最高電圧ＶＲＥＦ＋によって定義された動作電圧範囲内にある入力電圧ＶＩＮを、デジタル出力に変換するように適応されたフラッシュタイプアナログ・デジタル（Ａ／Ｄ）変換器を提供し、
前記Ａ／Ｄ変換器は、Ｎが少なくとも３であるとき、
ＶＲＥＦ−とＶＲＥＦ＋との間に非線形的に分配され、ＶＲＥＦ−＜Ｖ１＜Ｖ２＜．．．＜ＶＮ＜ＶＲＥＦ＋に従って順序付けられたＮ個の参照電圧Ｖ１，Ｖ２，．．．，ＶＮと、
前記Ｎ個の参照電圧と１対１の原理で関連付けられ、それぞれがＶＩＮと、関連付けられた参照電圧との間の比較を行うように適応されて前記比較の結果を反映するバイナリビットを生成するためのビット生成手段を備えた、Ｎ個の比較器と、
前記ビット生成手段によって生成されたバイナリビットの解析からデジタル出力を生成する符号器手段と、
を備えている。
【０００４】
第二の実施例においては、本発明は、入力電圧ＶＩＮが最低電圧ＶＲＥＦ−と最高電圧ＶＲＥＦ＋との間に入るように、前記入力電圧ＶＩＮをデジタル出力に変換するための方法を提供し、この方法は、
Ｎが少なくとも３であるとき、ＶＲＥＦ−とＶＲＥＦ＋との間に非線形的に分配され、ＶＲＥＦ−＜Ｖ１＜Ｖ２＜．．．＜ＶＮ＜ＶＲＥＦ＋に従って順序付けられたＮ個の参照電圧Ｖ１，Ｖ２，．．．，ＶＮを提供するステップと、
ＶＩＮを前記Ｎ個の参照電圧の各々と比較するステップと、
前記比較の各々に対して、前記比較のバイナリ結果を反映するバイナリビットを生成するステップと、
前記生成されたバイナリビットの解析から前記デジタル出力を生成するステップと、
を含む。
【０００５】
第三の実施例においては、本発明は、入力電圧ＶＩＮをデジタル出力に変換するためのシステムを提供し、このシステムは、
Ｋ≧２であるとき、それぞれが、△Ｖ１＜△Ｖ２＜．．．＜△ＶＫである参照電圧ステップサイズ△Ｖ１，△Ｖ２，．．．，△ＶＫによって特徴付けられ、それぞれが、ＶＩＮをマルチビットストリングＳ１，Ｓ２，．．．，ＳＫに変換するために適応された、Ｋ個の線形フラッシュタイプアナログ・デジタル（Ａ／Ｄ）変換器装置Ｚ１，Ｚ２，．．．，ＺＫと、
Ｓ１，Ｓ２，．．．，ＳＫ内に含まれる精度を保存するために十分なビット数を有する前記デジタル出力を生成するためにＳ１，Ｓ２，．．．ＳＫを組み合わせるための符号器手段と、
を備えている。
【０００６】
第四の実施例においては、本発明は、入力電圧ＶＩＮをデジタル出力に変換するための方法を提供し、この方法は、
Ｋ≧２であるとき、△Ｖ１＜△Ｖ２＜．．．＜△ＶＫである参照電圧ステップサイズ△Ｖ１，△Ｖ２，．．．，△ＶＫによってそれぞれ特徴付けられたＫ個の線形フラッシュタイプアナログ・デジタル（Ａ／Ｄ）変換器装置Ｚ１，Ｚ２，．．．，ＺＫを提供するステップと、
変換器装置Ｚ１，Ｚ２，．．．，ＺＫによって、ＶＩＮを、それぞれマルチビットストリングＳ１，Ｓ２，．．．ＳＫに変換するステップと、
Ｓ１，Ｓ２，．．．，ＳＫ内に含まれる精度を保存するために十分なビット数を有する前記デジタル出力を生成するためにＳ１，Ｓ２，．．．，ＳＫを組み合わせるステップと
を含む。
【０００７】
本発明はフラッシュタイプアナログ・デジタル（Ａ／Ｄ）変換器のデジタル出力における相対誤差を、低い入力電圧において効率的に低減するための方法、装置、及びシステムを提供する。
【発明を実施するための最良の形態】
【０００８】
フラッシュタイプアナログ・デジタル（Ａ／Ｄ）変換器は、あるアナログ入力電圧を一組の参照電圧と比較する比較器のアレイを備える。これら参照電圧の間には、電圧ステップ(voltage steps)の関連付けられた組が存在する。これら比較器からの出力は、アナログ入力電圧と直接の関係を有するデジタル値に組み合わせられる。線形フラッシュタイプのＡ／Ｄがあれば、これら参照電圧は、線形的に分配され、これら電圧ステップは、一定とされる。非線形フラッシュタイプＡ／Ｄがあれば、これら参照電圧は、非線形的に分配され、これら電圧ステップは、一定でない。
【０００９】
図１は、本発明の実施例に従って、各々が０或いは１なるバイナリビットを含む出力ビット１１及び１２から決定されるとき２ビットデジタル出力符号１３を有する線形アナログ・デジタル（Ａ／Ｄ）変換器１０を示す。この出力符号１３（ビット１１、ビット１２）は、左から右へのシーケンスとされる。例えば、ビット１１とビット１２がそれぞれ１と０を含む場合は、この出力符号１３は、１０ｂ（２進数）となり、これは、２ｄ（１０進数）と等価である。線形変換器であるので、このＡ／Ｄ変換器１０は、最低電圧ＶＲＥＦ−と最高電圧ＶＲＥＦ＋との間に、各々が同一の抵抗値Ｒを有する、４つの等しい抵抗を直列に有する。従って、これら４つの抵抗は、最低電圧ＶＲＥＦ−と最高電圧ＶＲＥＦ＋との間に線形的に分配される。これは、３つの参照電圧Ｖ１、Ｖ２、及びＶ３と、４つの電圧ステップとを、ＶＲＥＦ−＜Ｖ１＜Ｖ２＜．．．＜ＶＮ＜ＶＲＥＦ＋となるように定義する。（Ｖ１−ＶＲＥＦ−）、（Ｖ２−Ｖ１）、（Ｖ３−Ｖ２）、及び（ＶＲＥＦ＋−Ｖ３）から成るこれら４つの電圧ステップは、このＡ／Ｄ変換器１０の線形性により互いに等しくされ、これら３つの参照電圧Ｖ１、Ｖ２、及びＶ３は、最低電圧ＶＲＥＦ−と最高電圧ＶＲＥＦ＋との間に線形的に分配されるといわれる。
【００１０】
この線形Ａ／Ｄ変換器１０は、更に、それぞれ、これら３つの参照電圧Ｖ１、Ｖ２、及びＶ３と関連する３つの比較器Ｃ１、Ｃ２、及びＣ３を備える。比較器Ｃ１は、入力電圧ＶＩＮを参照電圧Ｖ１と比較し、この比較の結果を反映するバイナリビットｂ１（例えば、ＶＩＮ＜Ｖ１の場合はｂ１＝０、ＶＩＮ≧Ｖ１の場合はｂ１＝１）を出力する。比較器Ｃ２は、入力電圧ＶＩＮを参照電圧Ｖ２と比較し、この比較の結果を反映するバイナリビットｂ２（例えば、ＶＩＮ＜Ｖ２の場合はｂ２＝０、ＶＩＮ≧Ｖ２の場合はｂ２＝１）を出力する。比較器Ｃ３は、入力電圧ＶＩＮを参照電圧Ｖ３と比較し、この比較の結果を反映するバイナリビットｂ３（例えば、ＶＩＮ＜Ｖ３の場合はｂ３＝０、ＶＩＮ≧Ｖ３の場合はｂ３＝１）を出力する。
【００１１】
この線形Ａ／Ｄ変換器１０は、加えて、ビットｂ１、ｂ２、及びｂ３の解析から、ビット１１及び１２によって定義される出力符号１３を生成するための符号器１５を備える。この出力符号１３は、本発明の実施例に一致して、図２に示されるように、４つの可能な値、つまり、００ｂ、１０ｂ、０１ｂ、及び１１ｂ、の内の一つを有し、ここで、“ｂ”は二進数を表す。図２は、入力電圧ＶＩＮに対する出力符号１３の図であり、ＶＩＮは０から１の範囲に渡って（ＶＲＥＦ−＝０とＶＲＥＦ＋＝１の間で）定義されるものと想定される。従って、図２は、０から１／４、１／４から１／２、１／２から３／４、及び３／４から１の間の、４つの等しい電圧ステップを示す。これら４つの出力符号がテーブル１に要約されるが、ここで、“出力符号”列内の“ｂ”及び“ｄ”は、それぞれ、二進数及び十進数を表す。
表１
出力符号              ＶＩＮの範囲                  ＶＩＮの等価範囲
００ｂ＝０ｄ        ０≦Ｖｉｎ＜１／４            Ｖｉｎ＝１／８±１／８
０１ｂ＝１ｄ        １／４≦ＶＩＮ＜１／２        ＶＩＮ＝３／８±１／８
１０ｂ＝２ｄ        １／２≦ＶＩＮ＜３／４        ＶＩＮ＝５／８±１／８
１１ｂ＝３ｄ        ３／４≦ＶＩＮ＜１            ＶＩＮ＝７／８±１／８
【００１２】
図３は、本発明の実施例に一致する、１０個の出力ビットを用いる図１の線形Ａ／Ｄ変換器１０のための、入力電圧ＶＩＮに対する相対誤差を表現する。
【００１３】
図３からわかるように、相対誤差は、ＶＩＮが減少するにつれて、単調に増加し、ＶＩＮが０．１に接近すると、急激に増加する。この相対誤差は、ＶＩＮが０に接近すると、無限大となるが、これは、線形と非線形の両Ａ／Ｄ変換器の特性である。
【００１４】
図１乃至図３は、線形Ａ／Ｄ変換器１０と関連する２ビット出力符号を表現しているが、以下の議論では、一般的に、線形変換器のＸビット出力符号に関し、ここで、Ｘ≧２である。Ｎ＝２Ｘ−１と定義すると、各々が同一の抵抗値Ｒを有する２Ｘ個の抵抗が直列に存在し、これら２Ｘ個の抵抗は、Ｘ＝２の場合である図１に表現されているように、最低電圧ＶＲＥＦ−と最高電圧ＶＲＥＦ＋との間に直列に配置される。これら最低電圧ＶＲＥＦ−と最高電圧ＶＲＥＦ＋との間に線形的に分配されたＮ個の参照電圧Ｖ１、Ｖ２、．．．、ＶＮが存在する。同様に、Ｎ個の比較器が存在する。ＶＲＥＦ−からＶＲＥＦ＋の間には、電圧ステップの数が１＋比較器或いは参照電圧の数となるように、２Ｘ個の電圧ステップが存在する。任意の２つの連続する参照電圧間、或いはＶ１とＶＲＥＦ−の間、或いはＶＲＥＦ＋とＶＮの間の電圧ステップは、（ＶＲＥＦ＋−ＶＲＥＦ−）／２Ｘとなる。絶対誤差は一定であり、（ＶＲＥＦ＋−ＶＲＥＦ−）／２Ｘ＋１である。相対誤差は（ＶＲＥＦ＋−ＶＲＥＦ−）／（ＶＩＮ＊２Ｘ＋１）として表されるが、これは、ＶＩＮが減少するにつれて増加し、ＶＩＮが０に接近すると無限大となる。この相対誤差のＶＩＮに対する曲線の傾きは、１／ＶＩＮ２の割合で変化し、これによって、図３において、ＶＩＮが０．１に接近したとき、及び低い値のときに、相対誤差が極端に悪化する挙動を説明することができる。
【００１５】
ＶＩＮが低い値のときの相対誤差の減少することは、Ｘを増加させることで達成することもできるが、このことは、抵抗及び関連する参照電圧ならびに比較器の数を増加する。最大相対誤差εおよびＶＭＩＮからＶＭＡＸまでの入力範囲を、ＶＩＮに対して、０＜ＶＭＩＮ＜ＶＭＡＸ、かつ、ＶＭＩＮ≦ＶＩＮ≦ＶＭＡＸを満たすものと想定すると、必要となる出力ビット数Ｘを計算することができる。最もクリティカルなポイントにおいて（つまり、ＶＩＮがＶＭＩＮに近いときに）、この最大誤差εが超えられないことを保証するためには、最大参照電圧ステップサイズは、２εＶＭＩＮとなる。従って、要求される出力ビットの最小数ＸＭＩＮは
ＸＭＩＮ＝ｌｎ［（ＶＭＡＸ−ＶＭＩＮ）／（２εＶＭＩＮ）／ｌｎ２    （１）
となる。
【００１６】
式（１）から計算されたとき、ＸＭＩＮが整数でない場合は、ＸＭＩＮは、次の整数値へ切り上げることが必要となる。一例として、０．１から１ボルトの入力範囲において、０．２％より大きな相対誤差を有することは許されない、線形フラッシュＡ／Ｄ変換器の場合は、少なくとも１２ビットデジタル出力を生成することを要求されるが、このためには、４０９５（つまり、２１２−１）個の比較器或いは４０９６個の参照電圧ステップが要求される。つまり、ＶＭＩＮ＝ＶＲＥＦ−＝０．１ボルト、ＶＭＡＸ＝ＶＲＥＦ＋＝１ボルト、及びε＝０．００２なることが要求される。ＶＭＩＮ、ＶＭＡＸ、及びεのこれら値を、式（１）に代入すると、ＸＭＩＮ＝１１．１４が得られ、これは、切り上げられ、ＸＭＩＮ＝１２となる。図３に示されるように、最大相対誤差は、この切り上げのために概ね０．００１２となるが、これは指定される０．００２よりも低く、この相対誤差は要求されるそれよりも低くなる。ＶＩＮがＶＭＡＸ＝１．０に近いときは、相対誤差は。概ね０．０００１１となり、これら要求されるそれよりもかなり低くなる。
【００１７】
図４は、本発明の実施例にしたがった、各々が０或いは１なるバイナリビットを含む出力ビット２１及び２２から決定される、２ビットデジタル出力符号２３を有する非線形フラッシュタイプＡ／Ｄ変換器２０を表している。この出力符号２３（ビット２１、ビット２２）は、左から右へのシーケンスとされる。例えば、ビット２１とビット２２がそれぞれ１と０を含めば、このときこの出力符号２３は、１０ｂ（二進数）となり、これは、２ｄ（十進数）と等価である。非線形変換器であるため、このＡ／Ｄ変換器２０は、抵抗Ｒ１、Ｒ２、Ｒ３、及びＲ４を有する直列の４つの抵抗器を備え、ここで、Ｒ１、Ｒ２、Ｒ３、及びＲ４は全て等しい抵抗値を有することはない。こうして、これら抵抗Ｒ１、Ｒ２、Ｒ３、及びＲ４は、最低電圧ＶＲＥＦ−と最高電圧ＶＲＥＦ＋の間に、非線形的に分配され、これによって、３つの参照電圧Ｖ１、Ｖ２、及びＶ３と、４つの電圧ステップが、ＶＲＥＦ−＜Ｖ１＜Ｖ２＜．．．＜ＶＮ＜ＶＲＥＦ＋となるように定義される。（Ｖ１−ＶＲＥＦ−）、（Ｖ２−Ｖ１）、（Ｖ３−Ｖ２）、及び（ＶＲＥＦ＋−Ｖ３）から成るこれら４つの電圧ステップは、このＡ／Ｄ変換器２０が非線形であるために、全て同一の値を有することはなく、これら３つの参照電圧Ｖ１、Ｖ２、及びＶ３は、最低電圧ＶＲＥＦ−と最高電圧ＶＲＥＦ＋の間に非線形的に分配されるといわれる。
【００１８】
この非線形Ａ／Ｄ変換器２０は、更に、それぞれ、これら３つの参照電圧Ｖ１、Ｖ２、及びＶ３と関連する３つの比較器Ｃ１、Ｃ２、及びＣ３を備える。比較器Ｃ１は、入力電圧ＶＩＮを参照電圧Ｖ１と比較し、この比較の結果を反映するバイナリビットｂ１（例えば、ＶＩＮ＜Ｖ１の場合はｂ１＝０、ＶＩＮ≧Ｖ１の場合はｂ１＝１）を出力する。比較器Ｃ２は、入力電圧ＶＩＮを参照電圧Ｖ２と比較し、この比較の結果を反映するバイナリビットｂ２（例えば、ＶＩＮ＜Ｖ２の場合はｂ２＝０、ＶＩＮ≧Ｖ２の場合はｂ２＝１）を出力する。比較器Ｃ３は、入力電圧ＶＩＮを参照電圧Ｖ３と比較し、この比較の結果を反映するバイナリビットｂ３（例えば、ＶＩＮ＜Ｖ３の場合はｂ３＝０、ＶＩＮ≧Ｖ３の場合はｂ３＝１）を出力する。
【００１９】
この非線形Ａ／Ｄ変換器２０は、加えて、ｂ１、ｂ２、及びｂ３の解析から、ビット２１及び２２によって定義される出力符号２３を生成する符号器２５を備える。この出力符号２３は、４つの可能な値、つまり、００ｂ、１０ｂ、０１ｂ、及び１１ｂ、の内の一つを有し、ここで、“ｂ”は二進数を意味する。
【００２０】
非線形Ａ／Ｄ変換器の一つの特定のタイプは、参照電圧の連続する値間の比が一定であることを特徴とする等比(geometric)Ａ／Ｄ変換器である（これは“対数(logarithmic)”Ａ／Ｄ変換器とも呼ばれる）。こうして、もし図４が等比Ａ／Ｄ変換器を表すものとすると、ＶＲＥＦ＋／Ｖ３＝Ｖ３／Ｖ２＝Ｖ２／Ｖ１＝Ｖ１／ＶＲＥＦ−＝Ｃ＝一定＝（ＶＲＥＦ＋／ＶＲＥＦ−）１／４となる。図１乃至図３と関連して上述の数値例（つまり、ＶＭＩＮ＝ＶＲＥＦ−＝０．１ボルト、ＶＭＡＸ＝ＶＲＥＦ＋＝１ボルト、及びε＝０．００２）において、この等比Ａ／Ｄ変換器は、特性として、Ｃ＝（１．０／０．１）１／４＝１．７７８、Ｖ１＝Ｃ＊ＶＲＥＦ−＝０．１７７８、Ｖ２＝Ｃ＊Ｖ１＝０．３１６２、Ｖ３＝Ｃ＊Ｖ＝０．５６２３を有することとなる。図５は、０から１の範囲内で（つまり、ＶＲＥＦ−＝０とＶＲＥＦ＋＝１との間で）定義されるＶＩＮを有する等比Ａ／Ｄ変換器に対して上述の数値例を想定し、入力電圧ＶＩＮに対して出力符号２３の図である。こうして、図５は、０．１０から０．１８、０．１８から０．３２、０．３２から０．５６、及び０．５６から１０の間の、４つの等しくない電圧ステップを示す。これら４つの出力符号がテーブル２に要約されるが、ここで、“出力符号”列の“ｂ”及び“ｄ”は、それぞれ、二進数及び十進数を表す。
表２
出力符号              ＶＩＮの範囲        
００ｂ＝０ｄ        ０．１０≦ＶＩＮ＜０．１８
０１ｂ＝１ｄ        ０．１８≦ＶＩＮ＜０．３２
１０ｂ＝２ｄ        ０．３２≦ＶＩＮ＜０．５６
１１ｂ＝３ｄ        ０．５６≦ＶＩＮ＜１．０
【００２１】
図４及び図５は、非線形Ａ／Ｄ変換器２０と関連する２ビット出力符号を表現しているが、以下の議論は、一般的に、非線形変換器のＸ−ビット出力符号に関し、ここで  Ｘ≧２である。Ｎ＝２Ｘ−１と定義すると、Ｘ＝２の場合に対する図４に表現されているように、最低電圧ＶＲＥＦ−と最高電圧ＶＲＥＦ＋の間に、直列の抵抗Ｒ１、Ｒ２、．．．、ＲＮ＋１を有する２Ｘ個の抵抗器が存在することとなる。最低電圧ＶＲＥＦ−と最高電圧ＶＲＥＦ＋の間に非線形的に分配されたＮ個の参照電圧Ｖ１、Ｖ２、．．．、ＶＮが存在する。同様にして、Ｎ個の比較器が存在する。ＶＲＥＦ−からＶＲＥＦ＋の間には、２Ｘ個の電圧ステップが存在し、このため、電圧ステップの数は、１＋比較器或いは参照電圧の数となる。任意の２つの連続する参照電圧の間、或いはＶ１とＶＲＥＦ−の間、或いはＶＲＥＦ＋とＶＮの間の電圧ステップは、これら電圧ステップの少なくとも１つは、これら電圧ステップの他の１つと異なるという意味において、可変(variable)である。もし、この非線形Ａ／Ｄ変換器２０が等比Ａ／Ｄ変換器である場合は、相対誤差Ｅは一定となり（つまり、ＶＩＮに独立であり）、
Ｅ＝（Ｃ−１）／２                                        （２）
によって与えられる。ここで
Ｃ＝（ＶＲＥＦ＋／ＶＲＥＦ−）１／Ｎ                      （３）
である。
【００２２】
しかし、Ｎは任意ではなく、最大相対誤差εが指定される場合は、
（ＶＲＥＦ＋／ＶＲＥＦ−）１／Ｎ≦１＋２ε                  （４）
を満たすことが必要とされ、これからＮは
Ｎ＝ｌｎ（ＶＲＥＦ＋／ＶＲＥＦ−）／ｌｎ（１＋２ε）        （５）
として計算される。
【００２３】
式（５）から得られるＮが整数でない場合は、Ｎは次の整数に切り上げる必要がある。現在の例に対して、式（５）を用いると、Ｎ＝ｌｎ（１．０／０．１）／ｌｎ（１＋２＊０．００２）＝５７６．８となり、これはＮ＝５７７に切り上げられ、式（３）からＣ＝（１／０．１）／５７７＝１．００４が得られる。チェックとして、式（２）は、Ｅ＝０．００２を生じる。図６には、このＥ＝０．００２なる一定の相対誤差がプロットされている。等比Ａ／Ｄ変換器は、式（５）から推論できるように、ＶＲＥＦ−が０に接近すると必要な参照電圧ステップの数Ｎが無限大となるために、ＶＲＥＦ−＝０は処理できないことに注意する。
【００２４】
等比Ａ／Ｄ変換器は、この結果として、実用的でない分数出力値を有し、このため、符号器２５の複雑さが増す。より実用的なアプローチにおいては、線形フラッシュＡ／Ｄ変換器の設計が用いられ、必要とされない電圧の比較は省かれ、これによって、例えば、とりわけ、抵抗器或いは比較器或いは両方を省くことが可能となる。ある比較は、その比較を省略しても、相対誤差が、ある与えられた最大相対誤差εを超えることがない場合は、省くことができる。比較を省略するための任意のアルゴリズムを、もしそのようなアルゴリズムが当業者において知られている或いは明らかである場合は、用いることができる。現在用いられている１つのこのようなアルゴリズムは、図１乃至図３の例の条件（つまり、ＶＭＩＮ＝ＶＲＥＦ−＝０．１ボルト、ＶＭＡＸ＝ＶＲＥＦ＋＝１ボルト、及びε＝０．００２）を満たすために、たった６５９ステップを必要とするのみである。これは、図１乃至図３との関連で上で議論された純粋の線形Ａ／Ｄ変換器において要求される４０９６個の参照電圧ステップと比較してかなり優れている。図７には、このアルゴリズムが相対誤差に与える影響が、入力電圧ＶＩＮの関数として示されている。図７において、相対誤差は、ＶＲＥＦ−≦ＶＩＮ≦ＶＲＥＦ＋の範囲のＶＩＮの区分的連続関数である。ＶＩＮのこの区分的連続関数は、複数の区分を有し、これら複数の区分の各々の２つの連続する区分は互いに不連続に結合される。この各々の区分内の相対誤差は、ＶＩＮの単調減少関数である。図７において、これら複数の区分のこれら各部分は、概ね同一の最大相対誤差、つまり、約０．００２を有する。
【００２５】
図７と関連するアルゴリズムを用いた場合、結果として得られる非線形Ａ／Ｄ変換器は、１２ビット線形Ａ／Ｄ変換器のそれと匹敵するダイナミック電圧範囲を有する一方、複雑さは、１０ビット変換器のそれと概ね匹敵することとなる（つまり、６５９ステップは、２９と２１０ステップの間にあり、このため、６５９は２１０に切り上げられ）。ここでは考慮されてない点は、比較器からの６５８個の出力ビットを１２ビット出力値に変換することを要求されるデジタル符号器２５（図４参照）の機能が若干複雑になることと、類似の要件が、１２ビット線形Ａ／Ｄ変換器のそれに匹敵する参照電圧と比較器に当てはまることである。
【００２６】
他の実施例においては、図４の非線形Ａ／Ｄ変換器２０が、複数の線形範囲を有するように構成される。例えば、１＜Ｍ＜Ｎなる範囲内の正の整数Ｍが与えられ、Ｎはこの非線形Ａ／Ｄ変換器２０内の参照電圧ステップの総数を表すものとすると、参照電圧Ｖ１，Ｖ２，．．．，ＶＭ−１は、ＶＲＥＦ−とＶＭとの間に、参照電圧ステップサイズ△Ｖ１にて、線形的に分配され、参照電圧ＶＭ＋１，．．．，ＶＮは、ＶＭとＶＲＥＦ＋との間に、参照電圧ステップサイズ△Ｖ２にて、線形的に分配させる。ここで、△Ｖ１＜△Ｖ２である。より一般的な例として、これら複数の線形範囲は、Ｌ≧２であるような、Ｌ個の線形範囲を含み、これらＬ個の線形範囲は、ＶＲＥＦ−からＶＲＥＦ＋に向かって、参照電圧ステップサイズ△Ｖ１，△Ｖ２，．．．，△ＶＬにて、△Ｖ１＜△Ｖ２，．．．，△ＶＬなる条件下で、昇順に並べられる。これら他の例においても、不必要な電圧の比較を、図７との関連で上で説明されたように、これら線形範囲の幾つか或いは全てから、省くこともできる。
【００２７】
もう一つの実施例においては、参照電圧Ｖ１，Ｖ２，．．．，ＶＭ−１は、ＶＲＥＦ−とＶＭとの間に、参照電圧ステップサイズ△Ｖにて、線形的に分配され、参照電圧ＶＭ＋１，．．．，ＶＮは、ＶＭとＶＲＥＦ＋との間に非線形的に（例えば、等比的に）分配され、ここで、１＜Ｍ＜Ｎとされる。このもう一つの実施例においても、不必要な電圧の比較を、図７と関連して説明したように、これら線形及び／或いは非線形範囲から、省くこともできる。
【００２８】
上述の様々な非線形Ａ／Ｄ変換器の実施例の説明は以下のように要約することができる。フラッシュタイプＡ／Ｄ変換器はある入力電圧ＶＩＮをあるデジタル出力に変換するように適応され、ここで、ＶＩＮはそのＡ／Ｄ変換器の動作電圧範囲内とされる。この動作電圧範囲は最低電圧ＶＲＥＦ−と最高電圧ＶＲＥＦ＋によって定義される。このＡ／Ｄ変換器は、Ｎ（Ｎ≧３）個の参照電圧と、Ｎ個の比較器と、１つの符号器とを備える。これらＮ個の参照電圧はＶ１，Ｖ２，．．．，ＶＮと表記され、ＶＲＥＦ−とＶＲＥＦ＋の間に非線形的に分配され、ＶＲＥＦ−＜Ｖ１＜Ｖ２＜．．．＜ＶＮ＜ＶＲＥＦ＋に順序付けられ。これらＮ個の比較器はこれらＮ個の参照電圧と１対１のベースにて関連付けられる。各比較器は、ＶＩＮと、その比較器と関連する参照電圧との間の比較を行うように適応され、各比較器はこの比較のバイナリ結果を反映するバイナリビットを生成するためのビット生成手段を備える。符号器手段は、このビット生成手段によって生成されたバイナリビットの解析からデジタル出力を生成する。
【００２９】
図８乃至図１３は、本発明の実施例による、複数の線形フラッシュタイプＡ／Ｄ変換器の使用を示す。図８および図９は、このタイプの第一の実施例を示す。図１０および図１１は、このタイプの第二の実施例を示す。図１２および図１３は、このタイプの第三の実施例を示す。
【００３０】
図８は、本発明の実施例による、線形フラッシュタイプＡ／Ｄ変換器３１、３２を備えるシステム３０を表現している。これらＡ／Ｄ変換器３１、３２は、各々、入力電圧の異なる範囲を処理するが、しかし、各々、同一の動作電圧範囲を有する。演算ユニット４５は入力電圧ＶＩＮを電圧ＶＩＮ１に線形的に変換し、Ａ／Ｄ変換器３１はこの電圧ＶＩＮ１を、マルチビットストリングＳ１に変換する。演算ユニット４５は減算器４６と乗算器４７とを備える。このＡ／Ｄ変換器３１と演算ユニット４５との組合せは、ここではＡ／Ｄ変換器装置Ｚ１と呼ばれる。演算ユニット４０は入力電圧ＶＩＮを電圧ＶＩＮ２に線形的に変換し、Ａ／Ｄ変換器３２はこの電圧ＶＩＮ２をマルチビットストリングＳ２に変換する。演算ユニット４５は減算器４１と乗算器４２とを備える。このＡ／Ｄ変換器３２と演算ユニット４０との組合せは、ここではＡ／Ｄ変換器装置Ｚ２と呼ばれる。これらストリングＳ１とＳ２とは、各々、同一のビット数を有することも、或いは代わりに異なるビット数を有することもできる。
【００３１】
符号器３５はこれらマルチビットストリングＳ１とＳ２とをデジタル出力３６に結合する。符号化器３５は、これらマルチビットストリングＳ１とＳ２とを、結果として演算ユニット４５と４０との数値演算が反転されるように変換する。そして、Ｓ１の反転は、４．６２５による除算と、これに続く０．１の加算を伴う。Ｓ２の反転は、１．４６２による除算と、これに続く０．３１６２の加算を伴う。デジタル出力３６は、Ｓ１とＳ２との各々に含まれる精度を保存するために十分な数を有する。こうして、デジタル出力３６はＳ１とＳ２とのいずれよりも多くのビットを含む。
【００３２】
図８に示される実施例においては、０から１ボルトのＶＩＮの範囲は、２つの電圧部分範囲δＶ１とδＶ２に分割される。Ａ／Ｄ変換器３１と３２とはそれら自身身、この実施例においては、０から１ボルトの動作電圧範囲を有する。部分範囲δＶ１は０．１０から０．３１６２ボルトであり、部分範囲δＶ２は０．３１６２から１ボルトである。δＶ１とδＶ２とに対する先行する数値は最適値であり、部分範囲δＶ１の最大相対誤差ε１が、部分範囲δＶ２の最大相対誤差ε２のそれと同一の値を有するように拘束する。Ｘは部分範囲δＶ１とδＶ２内の同数の電圧ステップ数を表し、部分範囲δＶ１とδＶ２とがインタフェースする遮断電圧ＶＣとして定義するものとすると、［（ＶＣ−０．１）／０．１］／２Ｘ＋１及びε２＝［（１−ＶＣ）／ＶＣ］２Ｘ＋１なる関係が得られることに注意する。ε１＝ε２と設定し、ＶＣに関して解くと、ＶＣ＝１／１０１／２＝０．３１６２が得られ、この値から上述の部分範囲δＶ１とδＶ２とに対する数値が定義される。図８において、演算ユニット４５は、ＶＩＮ１＝（ＶＩＮ−０．１）＊４．６２５を実行するが、この結果として、０．１０から０．３１６２ボルトの部分範囲δＶ１がＡ／Ｄ変換器３１の０から１ボルトの動作電圧範囲に変換される。これも図８において、演算ユニット４０は、ＶＩＮ２＝（ＶＩＮ−０．３１６２）＊１．４６２４を実行するが、この結果として、０．３１６２から１ボルトの部分範囲δＶ２がＡ／Ｄ変換器３２の０から１ボルトの動作電圧範囲に変換される。
【００３３】
図９は、部分範囲δＶ１とδＶ２との各々に対して０．００２なる最大相対誤差を想定する前述の実施例を用いる、図８のシステム３０に対する、デジタル出力３６の相対誤差を入力電圧に対して表現したものである。図９に示されるように、デジタル出力３６の最大相対誤差は、たった０．００１であり、これは、１つのＡ／Ｄの代わりに２つのＡ／Ｄ変換器を用いることで得られる（０．００２と比較しての）改善を示す。δＶ１とδＶ２との各々が０．００２なる最大相対誤差を有する場合は、マルチビットストリングＳ１とＳ２は、各々、少なくとも１０ビットを有することが必要である。符号器３５は、デジタル出力３６に対して１２ビットの結果を生成する。前述のように、ＶＩＮがＶＩＮ１とＶＩＮ２とに変換される結果として、部分範囲δＶ１とδＶ２とは、△Ｖ１と△Ｖ２とからなる有効参照電圧ステップサイズを有することとなるが、これは、概ね、△Ｖ１／△Ｖ２＝０．３１６２／（１−０．３１６２）＝０．４６なる比を有し、この比は△Ｖ１＜△Ｖ２なる一般的関係を満たす。
【００３４】
図８および図９の実施例は、一般的に、それぞれ、参照電圧ステップサイズ△Ｖ１，△Ｖ２，．．．，△ＶＫを有することを特徴とし、それぞれ、ＶＩＮをマルチビットストリングスＳ１，Ｓ２，．．．，ＳＫに変換するように適応された、Ｋ個の線形フラッシュタイプＡ／Ｄ変換器装置Ｚ１，Ｚ２，．．．，ＺＫにも当てはまり、ここで、△Ｖ１＜△Ｖ２＜．．．＜△ＶＫ、及びＫ≧２である。符号器はＳ１，Ｓ２，．．．，及びＳＫを組み合わせることでデジタル出力を生成するが、ここでこのデジタル出力は、Ｓ１，Ｓ２，．．．，及びＳＫ内に含まれる精度を保存するために十分なビット数を有する。ｋ＝１，２，．．．，Ｋに対して、このＡ／Ｄ変換器装置Ｚｋは、１つの演算ユニットＡｋとこれと直列に接続された１つのＡ／Ｄ変換器Ｂｋとを備える。これらＡ／Ｄ変換器は、同一の動作電圧範囲を有し、ＶＩＮは、この動作電圧範囲内とされる。この動作電圧範囲は、低い電圧値から高い電圧値の順のδＶ１，δＶ２，．．．，δＶＫと表記されるＫ個の連続する電圧部分範囲を含む。ｋ＝１，２，．．．，Ｋに対して、演算ユニットＡｋは、ＶＩＮを、δＶｋを動作電圧範囲に変換することで、新たな入力電圧ＶＩＮ，ｋに変換するように適応され、Ａ／Ｄ変換器Ｂｋは、ＶＩＮ，ｋをマルチビットストリングＳｋに変換するように適応される。
【００３５】
図８および図９の実施例においては、部分範囲δＶ１とδＶ２とは、最適化アルゴリズムに基づいて生成されたが、部分範囲δＶ１とδＶ２とは、図１０乃至図１３に示される本発明の実施例によって図解されるように、相対誤差の観点からは最適ではないが、しかし、符号器が大幅に簡素化される電圧の分割に基づくこともできる。図１０乃至図１３は、同一のアイデアに基づく２つのバリエーション、つまり、図１０および図１１の実施例と、図１２および図１３の実施例を含む。
【００３６】
図１０は本発明の実施例による、線形フラッシュタイプＡ／Ｄ変換器５１、５２を備えるシステム５０を表現している。これらＡ／Ｄ変換器５１、５２は、各々、入力電圧の異なる範囲を処理するが、しかし、各々、同一の動作電圧範囲を有する。演算ユニット５１は、入力電圧ＶＩＮを、２２なる係数にて、電圧ＶＩ１に増幅し、Ａ／Ｄ変換器５１はこの電圧ＶＩ１をマルチビットストリングＳ１Ａに変換する。Ａ／Ｄ変換器５２は入力電圧ＶＩＮをマルチビットストリングＳ２Ａに変換する。Ａ／Ｄ変換器５１と演算ユニット５３の組合せは、ここではＡ／Ｄ変換器装置と呼ばれる。これらストリングＳ１ＡとＳ２Ａとは、各々、示されるように同数のビットを有することも、或いは代替として異なるビット数を有することもできる。
【００３７】
ある与えられた入力電圧ＶＩＮに対して、そのＶＩＮの大きさに基づいて、Ａ／Ｄ変換器５１を用いてマルチビットストリングＳ１Ａが生成されるか、或いはＡ／Ｄ変換器５２を用いてマルチビットストリングＳ２Ａが生成される。両方のＶＩＮが０から１ボルトの入力範囲を有し、Ａ／Ｄ変換器５１と５２とはそれら自身、各々、０から１ボルトの動作電圧範囲を有するものと想定すると、ＶＩＮ＜１／２２のときはＡ／Ｄ変換器５１が用いられ、ＶＩＮ≧１／２２のときはＡ／Ｄ変換器５２が用いられる。ＶＩＮ＜１／２２のときはＶＩＮに２２を乗ずることの効果として、ＶＩＮ＜１／２２の場合の相対誤差が２２の係数だけ低減される。
【００３８】
符号化器５４は、Ａ／Ｄ変換器５１或いは５２のいずれが用いられたかに依存して、マルチビットストリングＳ１Ａ或いはＳ２Ａのどちらかを選択し、デジタル出力５５を生成するする。符号器５５は、マルチビットストリングＳ１Ａについては、結果として、演算ユニット５３の数値演算が反転されるように変換する。こうして、Ｓ１Ａの反転は、図１０に示されるように２２による除算を伴う。デジタル出力５５は、Ｓ１とＳ２の各々に含まれる精度を保存するために十分なビット数を有する。
【００３９】
図１１は、解説された数値例を用いる、図１０の実施例に対するデジタル出力５５の相対誤差をＶＩＮに対して示す。図１１からわかるように、ＶＩＮが０から１に変化すると、相対誤差は、ＶＩＮ＝１／２２の所で、上述のように、Ａ／Ｄ変換器５１の使用からＡ／Ｄ変換器５２の使用への遷移が行なわれるために、期待される約２２の係数だけ増加する。
【００４０】
図１０においては、演算ユニット５３は、ＶＩＮに２２を乗ずるが、演算ユニット５３或いはこの同等物は、ＶＩＮに２Ｊを乗ずることもでき、ここで、Ｊは正の整数を表す。一般に、演算ユニット５３或いはこの同等物は、ＶＩＮに、符号器５４がその実数Ｒに関してＶＩＮの反転を正しく実行できる限り、１より大きな任意の実数Ｒを乗ずることができる。この乗算に２Ｊ（Ｊは正の整数を表す）とは異なる実数Ｒが用いられる場合は、符号器５４がより複雑となる。上述の処理の結果として、Ａ／Ｄ変換器５１と５２とは、それぞれ、△Ｖ１＜△Ｖ２であるような、△Ｖ１と△Ｖ２とからなる参照電圧ステップサイズを有することとなる。
【００４１】
図１２は、本発明の実施例による、第一の線形フラッシュタイプＡ／Ｄ変換器６１と第二の線形フラッシュタイプＡ／Ｄ６２を備えるシステム６０を表現している。図１２のシステム６０は、図１０のシステム５０によって生成されるそれと同一の、図１１に示されるような相対誤差曲線を生成する。Ａ／Ｄ変換器６１と６２は、それぞれ、δ１とδ２なる動作電圧範囲を有し、ここでδ１／δ２＝１／２２ボルトなる関係を有する。こうして、Ａ／Ｄ変換器６２が０から１ボルトの電圧を処理する場合は、δ２＝１ボルト、δ１＝１／２２ボルトとされる。入力電圧ＶＩＮはＡ／Ｄ変換器６１と６２との両方によって処理される。Ａ／Ｄ変換器６１はＶＩＮをマルチビットストリングＳ１Ｂに変換する。Ａ／Ｄ変換器６２は、入力電圧ＶＩＮをマルチビットストリングＳ２Ｂに変換する。これらストリングＳ１Ｂ及びＳ２Ｂは、各々、図示されるように同一のビット数を有することも、或いは代替として異なるビット数を有することもできる。
【００４２】
符号化器６４は、Ｓ２Ｂの値に基づいて、マルチビットストリングＳ１Ｂ或いはＳ２Ｂのいずれかを選択し、デジタル出力６５を生成する。Ｓ２Ｂがδ１内にないときは、符号器６４はＳ２Ｂを選択し、そうでない場合は、符号器６４は、Ｓ１Ｂを選択する。符号器６５は、マルチビットストリングＳ１Ｂには、δ２／δ１を乗ずる。デジタル出力６５は、Ｓ１とＳ２との各々に含まれる精度を保存するために十分なビット数を有する。Ａ／Ｄ変換器６１の動作電圧範囲をＡ／Ｄ変換器６２のそれに対して低減することの効果として、ＶＩＮ＜１／２２の場合の相対誤差が２２なる係数だけ低減される。
【００４３】
図１３は、本発明による、図１２のシステム６０の動作を示す流れ図である。ステップ７１と７２において、それぞれ、（動作電圧範囲δ１を有する）第一のＡ／Ｄ変換器６１と（動作電圧範囲δ２を有する）第二の線形Ａ／Ｄ変換器６２が提供される。ステップ７３において、ＶＩＮが第一のＡ／Ｄ変換器６１によってＳ１Ｂに変換される。ステップ７４において、ＶＩＮが第二のＡ／Ｄ変換器６２によってＳ２Ｂに変換される。ステップ７５において、Ｓ２Ｂがδ１内であるか否か照会される。ＮＯの場合は、符号器６４は、ステップ７６において、Ｓ２Ｂからデジタル出力６５を生成する。ＹＥＳの場合は、符号器６４は、ステップ７７において、Ｓ１Ｂ×（δ２／δ１）からデジタル出力６５を生成する。
【００４４】
図１１は、図１０のシステム５０に対しても当てはまるが、同様に、システム６０にも当てはまり、これは、説明の数値例を用いた場合の、デジタル出力６５の相対誤差をＶＩＮに対して示すものと見ることもできる。図１２および図１３との関連で、図１１からわかるように、ＶＩＮが０から１へと変化すると、相対誤差は、ＶＩＮ＝１／２２（＝０．２５ボルト）の所で、δ１内のＳ１Ｂからδ２内のＳ２Ｂへの遷移が行なわれるために、期待される約２２の係数だけ増加することを示す。
【００４５】
図１２および図１３における数値例においては、δ１／δ２＝約１／２２とされたが、δ１／δ２は、１／２Ｊなる形式であってもよく、ここでＪは正の整数を表す。一般に、δ１／δ２は、符号器６４がＳ１ＢにＲを効果的に乗算できる限り、１より大きな任意の実数Ｒであり得る。δ１／δ２が２Ｊ（ここでＪは正の整数を表す）とは異なる実数Ｒとされた場合は、符号器６４はより複雑となる。上述の処理の結果として、Ａ／Ｄ変換器６１と６２とは、それぞれ、△Ｖ１＜△Ｖ２であるような、△Ｖ１と△Ｖ２なる参照電圧ステップサイズを有することとなる。
【００４６】
図８乃至図１３の実施例は、一般的に、それぞれ、参照電圧ステップサイズ△Ｖ１，△Ｖ２，．．．，△ＶＫを有することを特徴とし、それぞれ、ＶＩＮをマルチビットストリングスＳ１，Ｓ２，．．．，ＳＫに変換するように適応された、Ｋ個の線形フラッシュタイプＡ／Ｄ変換器装置Ｚ１，Ｚ２，．．．，ＺＫにも当てはまり、ここで、△Ｖ１＜△Ｖ２＜．．．＜△ＶＫ、及びＫ≧２である。符号器はＳ１，Ｓ２，．．．，及びＳＫを組み合わせることでデジタル出力を生成するが、ここでこのデジタル出力は、Ｓ１，Ｓ２，．．．，及びＳＫ内に含まれる精度を保存するために十分なビット数を有する。
【００４７】
上では本発明の実施例が解説の目的で説明されたが、当業者においては多くの修正及び変更が明らかであると思われる。従って、添付のクレームは、これら全ても修正及び変更も、本発明の精神及び範囲内に入るものとして、包含するものと解されるべきである。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例に従う、線形フラッシュタイプアナログ・デジタル（Ａ／Ｄ）変換器を示す図である。
【図２】本発明の実施例に従う、図１の線形Ａ／Ｄ変換器に対するデジタル出力と入力電圧を示す図である。
【図３】本発明の実施例に従う、図１の線形Ａ／Ｄ変換器に対する、１０個の出力ビット数を用いた場合の、相対誤差と入力電圧を示す図である。
【図４】本発明の実施例に従う、非線形フラッシュタイプアナログ・デジタル（Ａ／Ｄ）変換器を示す図である。
【図５】本発明の実施例に従う、等比Ａ／Ｄ変換器に対するデジタル出力と入力電圧を示す図である。
【図６】本発明の実施例に従う、図５の等比Ａ／Ｄ変換器に対する相対誤差と入力電圧を示す図である。
【図７】本発明の実施例に従う、図１の線形Ａ／Ｄ変換器に対する、不必要な参照電圧ステップを省いた場合の、相対誤差と入力電圧を示す図である。
【図８】本発明の実施例に従う、２つの線形フラッシュタイプＡ／Ｄ変換器を備える第一のシステムを示す図である。
【図９】本発明の実施例に従う、図８の第一のシステムに対する、相対誤差と入力電圧の関係を示す図である。
【図１０】本発明の実施例に従う、２つのフラッシュタイプ線形Ａ／Ｄ変換器を備える第二のシステムを示す図である。
【図１１】本発明の実施例に従う、図１０の第二のシステムに対する、相対誤差と入力電圧を示す図である。
【図１２】本発明の実施例に従う、２つのフラッシュタイプ線形Ａ／Ｄ変換器を備える第三のシステムを示す図である。
【図１３】本発明の実施例に従う、図１２の第三のシステムによる、入力電圧のデジタル出力への変換を示す流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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