(57)【要約】【課題】1つまたはいくつかの特定のデータ処理回路と、1つまたはいくつかのコントローラとのための単一の共通のメモリであって、データ処理回路とコントローラそれぞれの効率、またはデータ処理システム全体としての効率に悪影響を及ぼすことのない、単一の共通のメモリを提供すること。【解決手段】複数のデータ処理回路(4, 7)から、いくつかのバンク(A-D)を有する共通のメモリ(1)へのアクセスを管理する方法であって、メモリが、通常データを処理するための1つまたはいくつかの回路(7)と、優先データを処理するための回路(4)とに接続され、この方法が、-  通常データを処理するための1つまたは複数のうちの1つの回路の、メモリのバンクへのアクセス要求を生成するステップと、-  要求されたアクセスの実現を開始するステップと、-  次いで、優先データを処理するための回路の、メモリの別のバンクへのアクセス要求を生成するステップと、-  1つまたは複数のうちの1つの通常データ処理回路によって要求されたアクセスを実現している間に、メモリのその別のバンクを準備する(PRE, ACT)ステップと、-  この準備が完了した時点ですぐに、実現の過程におけるアクセスに割り込むステップと、を有する方法。【選択図】図１
2004527058.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ処理回路から、いくつかのバンクを有しかつ同時に一回のアクセスを実現できる共通のメモリへのアクセスを管理する方法であって、前記メモリが、少なくとも、通常データを処理するための回路と、優先データを処理するための回路とに、適切なインタフェースを介して接続され、当該方法が、
-  前記インタフェースのレベルにおいて、通常データを処理するための前記回路の、前記メモリのバンクへのアクセス要求を生成するステップと、
-  前記要求されたアクセスの実現を開始するステップと、
-  次いで、前記インタフェースのレベルにおいて、前記優先データを処理するための回路の、前記メモリの別のバンクへのアクセス要求を生成するステップと、
-  前記通常データ処理回路によって要求された前記アクセスを実現している間に、前記メモリの当該別のバンクを準備するステップと、
-  当該準備が完了した時点ですぐに、前記優先データを処理するための回路の前記アクセスをただちに実現するために、前記実現の過程における前記アクセスを一時中断するステップと、
を有する、方法。
【請求項２】
請求項1に記載の方法であって、前記優先データ処理回路の前記アクセスが完了した時点ですぐに、前記一時中断されたアクセスを再開するステップも有する、方法。
【請求項３】
前記優先データ処理回路が、コントローラを有し、前記優先データが、コマンド命令を有する、請求項1に記載の方法。
【請求項４】
前記メモリが、SDRAMタイプであり、前記準備ステップが、アクセス操作の対象となる当該別のバンクの行を起動するステップを有する、請求項1に記載の方法。
【請求項５】
データ処理システムであって、当該データ処理システムが、
-  いくつかのバンクを有するメモリと、
-  前記メモリに接続されたインタフェース回路と、
-  いずれも前記インタフェース回路に接続された、少なくとも、通常データを処理するための回路と、優先データを処理するための回路であって、当該各データ処理回路が、前記要求されたアクセス操作を実現することを命令するのに適した前記インタフェース回路を介して、前記メモリへのアクセスの操作を要求するのに適していて、当該メモリへの一回のアクセスを同時に実現できる、回路と、
を有するデータ処理システムにおいて、前記インタフェース回路が、以下のステップ、すなわち、
-  前記優先データ処理回路が、前記メモリの特定のバンクへのアクセスを要求するときに、前記通常データ処理回路の、前記メモリの別のバンクへのアクセス操作を実現している間に、当該特定のバンクを準備するステップと、
-  前記優先データ処理回路の、当該特定のバンクへの前記アクセスを実現するための当該準備が完了した時点ですぐに、前記実現の過程における前記アクセスを一時中断するステップと、
を行うための手段を有する、データ処理システム。
【請求項６】
前記インタフェース回路が、前記優先データ処理回路の前記アクセスが完了した時点ですぐに、前記一時中断されたアクセスを再開するための手段も有する、請求項5に記載のシステム。
【請求項７】
各データ処理回路が、アクセス要求を前記インタフェース回路に送信することによって、当該メモリへのアクセスを要求でき、当該各アクセス要求が、読み取りタイプと書き込みタイプのいずれかのアクセスタイプを定義し、かつ、アクセス操作の前記対象となる1つまたはいくつかのメモリ位置を指定し、前記通常データ処理回路の前記アクセス要求が、前記通常データ専用の当該メモリの少なくとも1つのバンク内のメモリ位置を指定し、前記優先データ処理回路の前記アクセス要求が、前記優先データ専用の当該メモリの少なくとも1つのバンク内のメモリ位置を指定する、請求項5に記載のシステム。
【請求項８】
いくつかのバンクを有しかつ同時に一回のアクセスのみをサポートできるメモリのインタフェース回路であって、少なくとも、通常データを処理するための回路と、優先データを処理するための回路とに接続されるように意図され、当該各データ処理回路が、前記要求されたアクセス操作を実現することを命令するのに適した前記インタフェース回路を介して、前記メモリへのアクセスの操作を要求するのに適していて、かつ、当該インタフェース回路が、以下のステップ、すなわち、
-  前記優先データ処理回路が、前記メモリの特定のバンクへのアクセスを要求するときに、前記通常データ処理回路の、前記メモリの別のバンクへのアクセス操作を実現している間に、当該特定のバンクを準備するステップと、
-  前記優先データ処理回路の、当該特定のバンクへの前記アクセスを実現するための当該準備が完了した時点ですぐに、前記実現の過程における前記アクセスを一時中断するステップと、
を行うための手段を有する、インタフェース回路。
【請求項９】
請求項8に記載のインタフェース回路であって、前記優先データ処理回路の前記アクセスが完了した時点ですぐに、前記一時中断されたアクセスを再開するための手段も有する、インタフェース回路。
【請求項１０】
記録担体から読み取るまたは記録担体に格納するのに適した命令コードを有するコンピュータプログラムであって、当該命令コードが、いくつかのバンクを有しかつ同時に一回のアクセスのみをサポートできるメモリと、少なくとも、通常データを処理するための回路と優先データを処理するための回路とに接続されるように意図されたプログラム可能なインタフェース回路によって実行されるのに適していて、当該各データ処理回路が、前記要求されたアクセス操作を実現することを命令するのに適した前記インタフェース回路を介して、前記メモリへのアクセスの操作を要求するのに適していて、当該コンピュータプログラムにおいて、当該命令コードの前記実行が、前記インタフェース回路のレベルにおいて、以下のステップ、すなわち、
-  前記優先データ処理回路が、前記メモリの特定のバンクへのアクセスを要求するときに、前記通常データ処理回路の、前記メモリの別のバンクへのアクセス操作を実現している間に、当該特定のバンクを準備するステップと、
-  前記優先データ処理回路の、当該特定のバンクへの前記アクセスを実現するための当該準備が完了した時点ですぐに、前記実現の過程における前記アクセスを一時中断するステップと、
を実行するのに適している、コンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いくつかのバンクを有するメモリ、特にSDRAM（Synchronous Dynamic Random Access Memory）タイプのメモリへのアクセスの操作を管理する方法と、メモリインタフェース回路と、そのようなインタフェース回路によって実行されるのに適したコンピュータプログラムと、データ処理システムとに関する。
【背景技術】
【０００２】
いくつかのバンクを有するメモリ、特にSDRAMタイプのメモリを有するデータ処理システムであって、プロセッサなどのデータ処理回路が、アクセス要求を生成することによって適切なインタフェースを介してこのメモリにアクセスする、データ処理システムが、公知である。また、データ処理システムであって、特定のデータ（例：ビデオデータ）を処理し、互いに独立するかまたは組み合わせて機能し、かつ特定のデータを読み取るまたは書き込むためにメモリにアクセスする1つまたは複数の回路と、適切な命令コードを読み取るまたは書き込むために別のメモリにアクセスする1つまたはいくつかのコントローラと、を有するデータ処理システムも、公知である。
【０００３】
コントローラは、命令コードを読み取るまたは書き込む目的でメモリにアクセスする。コントローラは、アクセスを完了するまでは、遮断された状態のままであり、このため、コントローラが実行する必要のあるプロセスすべてを実行する速度が低下する。しかしながら、コントローラにキャッシュメモリが設けられていると、例えば、ビデオデータ処理回路など、データを高い頻度で使用して機能を実行する回路よりも、コントローラがメモリにアクセスする必要のある頻度が少なくなる。
【発明の開示】
【課題を解決するための手段】
【０００４】
本発明の目的は、1つまたはいくつかの特定のデータ処理回路と、1つまたはいくつかのコントローラとのための単一の共通のメモリであって、データ処理回路とコントローラそれぞれの効率、またはデータ処理システム全体としての効率に悪影響を及ぼすことのない、単一の共通のメモリを提供することである。
【０００５】
この目的のため、本発明は、複数のデータ処理回路から、いくつかのバンクを有しかつ同時に一回のアクセスを実現できる(realize)共通のメモリへのアクセスを管理する方法であって、前記メモリが、少なくとも、通常データを処理するための回路と、優先データを処理するための回路とに、適切なインタフェースを介して接続され、当該方法が、
-  前記インタフェースのレベルにおいて、通常データを処理するための前記回路の、前記メモリのバンクへのアクセス要求を生成するステップと、
-  前記要求されたアクセスの実現(realization)を開始するステップと、
-  次いで、前記インタフェースのレベルにおいて、前記優先データを処理するための回路の、前記メモリの別のバンクへのアクセス要求を生成するステップと、
-  前記通常データ処理回路によって要求された前記アクセスを実現している間に、前記メモリの当該別のバンクを準備するステップと、
-  当該準備が完了した時点ですぐに、前記優先データを処理するための回路の前記アクセスをただちに実現するために、前記実現の過程における前記アクセスを一時中断するステップと、
を有する、方法を提供する。
【０００６】
この方法によって、優先データを処理するための回路、例えば、コントローラは、通常データ（例：ビデオデータ）を処理するための回路のアクセス操作すべてに割り込むことによって、最小の遅延でメモリにアクセスできる。従って、コントローラが制御する操作すべての進行の遅延が、最小限になる。さらに、進行中のアクセスは、最大限可能な遅い瞬間、すなわち優先データ処理回路のアクセスをただちに実現する準備が整った瞬間に、割り込まれる。この結果、メモリの通過帯域が、最適に使用される。
【０００７】
また、本発明による方法は、前記優先データ処理回路の前記アクセスが完了した時点ですぐに、前記一時中断されたアクセスを再開するステップも有し、このことは有利である。
【０００８】
前記優先データを処理するための回路は、コントローラを有し、前記優先データが、コマンド命令を有することが、望ましい。
【０００９】
前記メモリは、SDRAMタイプであり、その一方で、前記準備ステップは、アクセス操作の対象となる当該別のバンクの行を起動するステップを有することが望ましい。
【００１０】
本発明は、データ処理システムであって、当該データ処理システムが、
-  いくつかのバンクを有するメモリと、
-  前記メモリに接続されたインタフェース回路と、
-  いずれも前記インタフェース回路に接続された、少なくとも、通常データを処理するための回路と、優先データを処理するための回路であって、当該各データ処理回路が、前記要求されたアクセス操作を実現することを命令するのに適した前記インタフェース回路を介して、前記メモリへのアクセスの操作を要求するのに適していて、当該メモリへの一回のアクセスを同時に実現できる、回路と、
を有するデータ処理システムにおいて、
前記インタフェース回路が、
-  前記優先データ処理回路が、前記メモリの特定のバンクへのアクセスを要求するときに、前記通常データ処理回路の、前記メモリの別のバンクへのアクセス操作を実現している間に、当該特定のバンクを準備するための手段と、
-  前記優先データ処理回路の、当該特定のバンクへの前記アクセスを実現するための当該準備が完了した時点ですぐに、前記実現の過程における前記アクセスを一時中断するための手段と、
を有する、データ処理システムである。
【００１１】
異なるデータ処理回路用の共通のメモリを使用することにより、システム全体を実現するコストを低減できる。
【００１２】
また、当該インタフェース回路は、前記優先データ処理回路の前記アクセスが完了した時点ですぐに、前記一時中断されたアクセスを再開するための手段、も有し、このことは有利である。
【００１３】
各データ処理回路は、アクセス要求を前記インタフェース回路に送信することによって、当該メモリへのアクセスを要求でき、当該各アクセス要求が、読み取りタイプと書き込みタイプのいずれかのアクセスタイプを定義し、かつ、アクセスの前記対象となる1つまたはいくつかのメモリ位置を指定し、前記通常データ処理回路の前記アクセス要求が、前記通常データ専用の当該メモリの少なくとも1つのバンク内のメモリ位置を指定し、前記優先データ処理回路の前記アクセス要求が、前記優先データ専用の当該メモリの少なくとも1つのバンク内のメモリ位置を指定することが、望ましい。
【００１４】
本発明は、いくつかのバンクを有しかつ同時に一回のアクセスのみをサポートできるメモリのインタフェース回路であって、少なくとも、通常データを処理するための回路と、優先データを処理するための回路とに接続されるように意図され、当該各データ処理回路が、前記要求されたアクセス操作を実現することを命令するのに適した前記インタフェース回路を介して、前記メモリへのアクセスの操作を要求するのに適していて、かつ、当該インタフェース回路が、
-  前記優先データ処理回路が、前記メモリの特定のバンクへのアクセスを要求するときに、前記通常データ処理回路の、前記メモリの別のバンクへのアクセス操作を実現している間に、当該特定のバンクを準備するための手段と、
-  前記優先データ処理回路の、当該特定のバンクへの前記アクセスを実現するための当該準備が完了した時点ですぐに、前記実現の過程における前記アクセスを一時中断するための手段と、
を有する、インタフェース回路も、提供する。
【００１５】
また、本発明は、記録担体から読み取るまたは記録担体に格納するのに適した命令コードを有するコンピュータプログラムであって、当該命令コードが、いくつかのバンクを有しかつ同時に一回のアクセスのみをサポートできるメモリと、少なくとも、通常データを処理するための回路と優先データを処理するための回路とに接続されるように意図されたプログラム可能なインタフェース回路によって実行されるのに適していて、当該各データ処理回路が、前記要求されたアクセス操作を実現することを命令するのに適した前記インタフェース回路を介して、前記メモリへのアクセスの操作を要求するのに適していて、当該コンピュータプログラムにおいて、当該命令コードの前記実行が、前記インタフェース回路のレベルにおいて、以下のステップ、すなわち、
-  前記優先データ処理回路が、前記メモリの特定のバンクへのアクセスを要求するときに、前記通常データ処理回路の、前記メモリの別のバンクへのアクセス操作を実現している間に、当該特定のバンクを準備するステップと、
-  前記優先データ処理回路の、当該特定のバンクへの前記アクセスを実現するための当該準備が完了した時点ですぐに、前記実現の過程における前記アクセスを一時中断するステップと、
を実行するのに適している、コンピュータプログラムも、提供する。
【００１６】
本発明は、いくつかのバンクを有し、かつ1つのバンクへのアクセスを別のバンクがアクセスされている間に準備することのできる、SDRAMまたはその他のタイプのメモリへのアクセスの操作に関する。
【００１７】
本発明の上記およびその他の観点は、具体例によって、以下に説明する実施例を参照することにより、明確に理解されるであろう。ただし、本発明はこの具体例に限定されない。
【発明を実施するための最良の形態】
【００１８】
図1に示されているデータ処理システムは、4個のバンクA、B、C、Dを有するSDRAMタイプのメモリ1を有する。メモリ1は、バッファメモリ3を有するメモリインタフェース回路2に接続されている。インタフェース回路2は、論理および演算装置5とコントローラ6とを有する中央装置4と、データ処理回路7とに接続されている。データ処理回路7は、例えば、MPEG (Motion Picture Expert Group)形式のデータなど、オーディオ、ビデオ、グラフィック（AVG）データの処理専用のプロセッサである。
【００１９】
中央装置4は、データバスと、アドレスバスと、コマンド線とを有する接続手段8によって、インタフェース回路2に接続されている。データ処理回路7は、同様にデータバス15と、アドレスバスと、コマンド線16とを有する接続手段9によって、インタフェース回路2に接続されている。このインタフェース回路は、図2に示されている。データインタフェースモジュール40は、データバス15に接続されていて、インタフェース回路2からのAVGデータの受信と送信を確実に行う。
【００２０】
インタフェース回路2は、データバス10と、アドレスバス11と、2本のバンク選択線12および13と、コマンド線14とを有する接続手段17によって、メモリ1に接続されている。読み取るまたは書き込むデータがメモリワード(memory word)よりも短いときには、どのメモリ位置部分にアクセスするかをマスクコマンドDQMによって選択することもできる。メモリワードは、例えば、32ビットで構成される。
【００２１】
メモリ1は、集合的なメモリである。このメモリ内において、中央装置4は、データと命令コードの読み取りおよび書き込みのアクセス操作を実行し、データ処理回路7は、AVGデータの読み取りおよび書き込みのアクセス操作を実行する。メモリ1の設計に起因して、同時に実行できるアクセス操作は1つのみである。中央装置4とデータ処理回路7は、いずれも、書き込みと読み取りのためにインタフェース回路2を介してメモリ1にアクセスし、このアクセスは、インタフェース回路2に送信されるアクセス要求、すなわちインタフェース回路2によって実行される転送コマンドを生成することによって行われる。
【００２２】
バリエーションにおいては、いくつかのアナログデータ処理回路それぞれが、メモリ1へのアクセスの要求を生成する。この場合には、相異なるデータ処理回路が、共通のデータ中央装置を介してインタフェース回路2と通信し、この共通のデータ中央装置は、要求の転送元のデータ処理回路とインタフェース回路2の間で、アクセス要求と対応するデータとを公知の方法で伝送する。この場合、図1におけるブロック7が、一連のデータ処理回路と、これらの共通のデータ中央装置とを表すものとみなされる。
【００２３】
メモリ1の設計により、アクセス操作は、1つまたは複数のバンク内の連続する位置の1つまたは複数のバーストとして実行される。ここで説明している実施例の場合、データ処理回路7の要求は、毎回、例えば画像の一部のピクセル値を表す16個のメモリワードを参照する。中央装置による要求は、1個、4個、または8個のメモリワードを参照する。
【００２４】
アクセス要求は、アクセスの対象となるべき一連のメモリ位置を指定し、かつ、転送する一連のデータと実施する転送方向とを定義する。例えば、転送方向は、インタフェース回路2のいくつかの固有の入力レジスタの高値または低値によって定義される。読み取る一連のデータは、メモリ1におけるアドレスによって指定される。書き込む一連のデータは、インタフェース回路2の入力におけるデータバス上の信号によって指定される。アクセスの対象となるメモリ位置は、次のパラメータによって定義される。すなわち、メモリ1において読み取るまたは書き込む最初のブロックの最初の位置のアドレスと、読み取るまたは書き込むブロックの数と、各ブロックの間でスキップする位置の数と、各ブロックにおいて読み取るまたは書き込む連続的なメモリ位置の数である。当然ながら、いくつかの隣接する位置で構成される1つのブロックでもよい。アドレスは、バンク番号と、行番号と、列番号とを有する。
【００２５】
インタフェース回路2は、各アクセス要求を次のように処理する。すなわち、書き込み要求と読み取り要求のいずれが関与するかに応じて、定義された一連のデータが、要求元から、上記のように定義されたメモリ位置に、または上記のように定義されたメモリ位置から、要求元に、転送されるように処理する。
【００２６】
次に、メモリインタフェース回路2の動作について、図2を参照しながら説明する。最初に、データ処理回路7によって送信されるアクセス要求に固有な処理段階について説明する。
【００２７】
インタフェース回路2は、アービトレーションモジュール18を有する。このモジュールは、コマンド線16に接続され、1つまたは複数の処理回路7によって送信されるアクセス要求のアービトレーション専用である。アービトレーションモジュール18は、1つまたは複数の処理回路7から送信されてキューに入っているアクセス要求を実行する順序を決定するために、特定のアービトレーション手順を適用する。この手順の開始時、アクセス要求42が受理されて、コマンドレジスタによって前処理モジュール19に伝送される。この後、キュー内の残りの要求について、再アービトレーションが行われる。
【００２８】
受理されたアクセス要求42は、このコマンドレジスタ内で、例えば、次のように符号化される。すなわち、8個の最下位ビットが、読み取るまたは書き込むデータの各ブロック間でスキップするメモリワードの数を指定し、次の4個のビットが、1ブロックあたりの連続的なメモリワードの数を指定し、次のビットが、読み取りタイプと書き込みタイプのいずれかのアクセスタイプを指定し、それに続くビットが、メモリ1における読み取るまたは書き込む最初のブロックの最初のメモリワードのアドレスを指定する。
【００２９】
前処理モジュール19は、回路7から、または回路7の1つから受信されたアクセス要求42に、次の2つのステップの手順を適用する。
【００３０】
-  再編成ステップにおいて、そのアクセス要求に関与する異なるバンクの数が計算される。アクセス要求がいくつかのバンクに関与する場合、アクセス要求が、バンクの数と同じ数の部分に分割される。要求の各部分は、要求によって指定されるメモリ位置のうち、該当するバンクに属すメモリ位置すべてを指定する。
【００３１】
-  並べ替えステップにおいては、実行される要求の2つの部分が同じバンクに連続的に関与することを防止するために、前処理モジュール19は、前処理対象の要求から生成される要求部分を並べ替える。これを目的として、前処理モジュールは、前処理の間に、その要求の直前の要求の最後の部分に関与するバンクを調べ、それと異なるバンクを指定する要求の部分を最初の位置に配置する。
【００３２】
アクセス要求から得られる要求の1つまたは複数の部分21が、それぞれ、バンク番号と、そのバンク内の指定される行の番号と、その行内の指定される列の番号およびリストと、アクセスタイプのインジケータとが指定された状態で利用可能になった時点ですぐに、部分21は、前述されているように決定された順序で、列生成器20に伝送される。列生成器20は、データ処理回路7のアクセス要求専用である。
【００３３】
前処理モジュール19は、信号23を衝突マネージャ(collision manager) 22に送信し、この信号は、実行する準備ができている要求の部分が存在することを示す。
【００３４】
次に、中央装置4によって送信されるアクセス要求に固有の処理段階について説明する。中央装置4からのアクセス要求は、接続手段8に接続されている中央装置インタフェースモジュール28によって受信される。このインタフェースモジュール28は、処理を待機している要求を1つのみ含むキューを有する。インタフェースモジュール28は、その時点で処理中の要求が終了するまで待機してから、次の要求を受理する。中央装置4から送信されるメモリ1へのアクセスの要求は、常に一連の連続的なアドレスに関与し、すなわち、このアクセス要求にはスキップされる位置が含まれない。インタフェースモジュール28は、要求を受理すると、実行する準備ができている中央装置の要求が存在することを示す信号29を衝突マネージャ22に伝送し、かつ、受理された要求33を、中央装置4のアクセス要求専用である列生成器30に伝送する。
【００３５】
衝突マネージャ22は、実行する準備ができている要求の部分と、中央装置の要求との間で調停を行う機能を有する。衝突マネージャ22は、第一優先度を持つ要求を処理するために、中央装置4と1つまたは複数のデータ処理回路7によって要求されたアクセス操作の実現を管理する。実際には、AVGデータは通常のデータとしてみなされ、これと対照的に、中央装置4のデータと命令コードは、優先データとしてみなされる。システムを動作させるため、衝突マネージャ22は、所定の方法に従って、それぞれ列生成器20と30を送信先とする起動信号24と34を生成する。
【００３６】
次に、すべての要求に共通する処理段階について説明する。列生成器20と30は、衝突マネージャ22の起動信号24または34を受信することによって起動する。列生成器20または30は、対応する起動信号を受信すると、コマンド生成器25に対して適切な詳細度（要求の部分、または中央装置の要求にそれぞれ関与する、各メモリ位置のバンクの番号、行の番号、列の番号）のアクセス要求を形成するために、それぞれ、データ処理回路の要求の1つまたは複数の部分21、または中央装置の要求33を、それぞれ、一連の列番号31または一連の列番号32に変換することによって処理する。また、コマンド生成器25は、起動された列生成器20または30と協力して、一連の基本アクセスコマンドも生成し、各基本コマンドは、1つのアドレスへのアクセスの操作を定義する。
【００３７】
さらに、コマンド生成器25は、関与するバンクのプリロードコマンドと、アクセス操作の対象となる行の起動など、実行するアクセス操作を準備するのに必要なコマンドも生成する。また、コマンド生成器25は、メモリ1を定期的にリフレッシュする（例えば1ミリ秒あたり64回のオーダーで）のに必要なコマンドを生成する。
【００３８】
信号生成器26は、当業者には公知である例えば、RAS、CAS、WE信号など、メモリ1に固有なコマンド信号を、コマンド生成器25によって送信されるコマンド27の関数として線14上に生成する。要求によって定義される一連のデータの各データ項目は、メモリ1のメモリ位置とバッファメモリ3の間でデータバス10によって転送される。各データ項目に対して、バンク選択線12と13を位置合わせする(positioning)ことによってバンクが選択され、かつ、アドレスバス11によって行番号と列番号が選択される。また、インタフェース2は、バンクの状態を監視するためのモジュール54も有する。このモジュールは、各バンクの状態とそのアクティビティを示す信号を生成する。
【００３９】
次に、図1に示されているデータ処理システムのその他の特徴について、図3と4を参照しながら説明する。
【００４０】
図3は、インタフェース回路2によって受信されるアクセス要求の中で指定される、メモリ1のアドレスの24個の符号化ビットのシーケンス35を示す。各符号化ビットは、それぞれ、0から23の範囲の重みによって個別に番号が付けられている。また、図3は、インタフェース回路2によるシーケンス35の各ビットの解釈も示す。図示されている例においては、メモリ1は、それぞれ256列×2048行の4個のバンクを有する合計容量64 MのSDRAMメモリであるとする。従って、列番号は8ビット、行番号は11ビット、バンク番号は2ビットでそれぞれ符号化され、アドレス全体は、2 + 11 + 8 = 21ビットで符号化される。また、当然ながら、これとは異なる列数および／または行数を有するバンクも、対応する数を符号化するためのビット数を適合させることによって使用できる。さらに、それぞれ4個のバンクを有する2つの同じSDRAMメモリ装置を、対応する方法によってメモリ1に使用して、メモリ装置の選択ビットのアドレスを長くすることも可能である。実際には、アドレスは32ビットにおいて標準化され、この場合、参照数字36によって示されている余分な最上位ビットは使用されない。
【００４１】
図3に示されているように、インタフェース回路2は、処理回路7から、または中央装置4から送信されるアクセス要求の中のアドレスを、次の方法で変換する。すなわち、バンクは、シーケンス35のそれぞれ重み20と3のビット（以降ではそれぞれB1、B0と呼ぶ）によって重みの降順に形成される2ビットのバイナリコードによって、決定される。列番号は、シーケンス35のそれぞれ重み8、7、6、5、4、2、1、0のビットによって、重みの降順に形成される8ビットのバイナリコードによって、決定される。行番号は、シーケンス35のそれぞれ重み19〜9のビットによって重みの降順に形成される11ビットのバイナリコードによって、決定される。
【００４２】
バンクは、次の方法で選択される。すなわち、バンクの選択ビットB1は、バンクの対A-B（低値）またはバンクの対C-D（高値）のいずれかを指定する。バンクの選択ビットB0は、それぞれの対において、それぞれ、バンクAまたはC（低値）、または、バンクBまたはD（高値）をのいずれかを指定する。
【００４３】
図1のシステムにおいて、データ処理回路7と中央装置4は、それぞれに属すデータをバンクの異なる対A-BまたはC-Dにおいて読み取るまたは書き込むように設計されている。例えば、データ処理回路7に属すAVGデータは、バンクの対A-Bの中で書き込み、読み取り、記憶が行われ、この場合にビットB1は、データ処理回路7のアクセス要求によって指定されるアドレスにおいて常に低値である。これに対して、中央装置4に属すデータ（例：コマンド命令）は、バンクの対C-Dの中で書き込み、読み取り、記憶が行われ、この場合にビットB1は、中央装置4の対応するアクセス要求によって指定されるアドレスにおいて常に高値である。
【００４４】
従って、図4において、メモリ1のアドレスマッピングは次のようになる。すなわち、メモリ1は、アドレスの昇順（軸37によって表されている）に、第一ゾーン38と第二ゾーン39とを有する。第一ゾーン38は、データ処理回路7に属すデータ専用であり、かつ、交互に並ぶバンクAとBのブロック（各ブロックの長さLは8ワード）によって構成されている。第二ゾーン39は、中央装置4に属すデータ専用であり、かつ、同じ8ワード長の交互に並ぶバンクCとDのブロックによって構成されている。
【００４５】
データ処理回路7の要求は、メモリの第一ゾーン38の16個のアドレスのシーケンスにおける一連のデータを指定し、これは例えば、ブロックの数と、1ブロックあたりのワードの数と、各ブロックの間でスキップする位置の数という形式である。メモリ1のこのマッピングのため、これらの16個のアドレスは、バンクAとBとに任意の方式で分散させることができる。要求が16個の連続的なアドレスを指定することがしばしばあり、この場合には、アドレスは、バンクAとBとに均等に分散された位置に常に対応する。この特徴により、まったく同じバンクを指定する、2つの要求、または要求の2つの連続的な部分のシーケンスが発生する確率が減少する。
【００４６】
メモリ位置におけるアドレスの変換はインタフェース回路2によって実施されるため、中央装置4と処理回路7によって使用されるアドレス指定モードは、メモリ1のマッピングを実現するために変更する必要はない。従って、中央装置4と処理回路7が通信する必要のある他の構成要素に対しても、このアドレス指定モードをそのまま使用できる。
【００４７】
次に、前処理モジュール19による要求の前処理について、図5a〜5cを参照しながらさらに詳細に説明する。
【００４８】
図5aは、前処理モジュール19によって受信される、アービトレーションモジュール18からのアクセス要求42を線図的に示す。第一行目は、要求によって指定される特定の行における、アクセス操作の対象となる列の番号を示す。第二行目は、各列が属すバンクを示す。メモリ1のc1〜c16で表されている列は、データd1〜d16を有するとする。
【００４９】
図5bにおいて、前処理モジュール19は、要求42によって指定される16個の列の番号を、これらが指定されている順に読み取る。次いで、各列について、その列が存在しているバンクの番号を1ビットに符号化して（例えば、バンクAの場合は0、バンクBの場合は1）、インタフェースモジュール40にキュー41を通じて送信する。また、前処理モジュール19は、要求の中に指定される異なるバンクの数も調べる。
【００５０】
図5cにおいて、前処理モジュール19は、最後の列が位置するバンクの番号を示す状態インジケータ44を有する。この場合の最後の列は、その前に前処理された最後の要求または要求の部分によって指定されていた列であり、その時点でコマンドプロセッサ25によって処理中であるか、またはキューの中に中央装置のアクセス要求の後ろに格納されている。図5cにおいて、状態インジケータ44はバンクAを示している。要求42がいくつかのバンク（すなわち図に図示されている例においてはAとB）を指定する場合、前処理モジュール19は、関連付けられたバンクごとに、バンクと同じ数の一連の列に再編成することによって、要求42の列を並べ替える。状態インジケータ44によって示されるバンクと異なるバンク、すなわち図に図示されている例においてはバンクBに属す一連の列が、最初に配置される。従って、要求42の中にこの順に指定されていて、かつバンクBに属す一連の列番号c2とc4〜c16が、要求の第一部分21aとして処理される。要求42の中にこの順に指定されていて、かつバンクAに属す一連の列番号c1とc3が、要求の第二部分21bとして処理される。要求部分21aと21bは、前述したように、列生成器20にこの順に伝送される。
【００５１】
次に、インタフェースモジュール40による、データ処理回路7の読み取りタイプの要求の後処理段階について、図5dと5eを参照しながら説明する。処理される要求42は、読み取りタイプであるとする。
【００５２】
図5dにおいて、コマンド生成器25による要求の第一部分の処理時には、列生成器20に列が指定されていた順にデータが読み取られる。従って、インタフェース回路2に転送される最初のデータ項目は、列c2に記憶されていたd2である。読み取られたデータ項目が到着した時点から、インタフェースモジュール40は、バッファメモリ3から利用可能なアドレスを、（利用可能なアドレスすべてを有する）キュー43の中で読み取り、受信されたデータ項目d2をこのアドレス@1に一時的に格納する。また、インタフェースモジュール40は、それぞれバンクAとBからのデータ専用である2つのアドレスキュー45aと45bを有する。この時点で、状態インジケータ44は、データが読み取られているバンクBを示している。従って、インタフェースモジュール40は、バンクBからのデータ専用であるキュー45bに格納アドレス@1をコピーする。要求42によって定義される一連のデータd1〜d16全体について、このプロセスが繰り返される。
【００５３】
図5eにおいて、すべてのデータがメモリ1からインタフェース回路2のバッファメモリ3に転送されたとする。アドレスキュー45aと45bは、最終状態で示されている。インタフェースモジュール40は、受信されたデータの並べ替えを行う。これを目的として、キュー41が読み取られる。インタフェースモジュール40は、バンク番号が読み取られるたびに、対応するバンクからのデータ専用のキューの最初のアドレスを読み取る。この例では、読み取られる最初のバンク番号は0であるため、キュー45aの中のアドレス@15を最初に読み取る。インタフェースモジュール40は、アドレス@15に格納されているデータ項目（データ項目d1）を読み取り、これをデータバス15を介して処理回路7に伝送する。キュー43の中のアドレス@15が解放され、リセットされる。キュー41のすべてのバンク番号について、要求の最後の列に達したことを示す信号が読み取られるまで、このプロセスが繰り返される。その時点で、その要求が終了する。従って、データは、要求42によって定義されるメモリ位置の順に処理回路7に転送される。
【００５４】
書き込み要求については、インタフェースモジュール40は、上記に説明されている後処理操作に対称的な前処理操作を実行する。
【００５５】
要求の部分、または現在の中央装置からの要求を実行している間に（現在のアクセス）、コマンド生成器25は、準備中のその要求の部分、または中央装置の    次の要求のパラメータを調べる（次のアクセス）。
【００５６】
次のアクセスが、現在のアクセスに関与するバンクとは異なるバンクを参照する場合、コマンド生成器25は、現在のアクセスを実行している間に、次のアクセスに関与するバンクのプリロードと起動のコマンドを生成する。この生成は、次のアクセスを準備するためにクロックサイクルを損失しない方法において行われる。これを目的として、コマンド生成器25は、列生成器20および30と衝突マネージャ22から同時に受信する信号に対応するコマンドを、次に示すように優先度の高い順に生成する。
1. 中央装置の要求によって指定されるバンクのプリロード
2. 中央装置の要求によって指定されるバンクの起動
3. 中央装置の基本アクセスコマンドの生成
4. 処理回路7の基本アクセスコマンドの生成
5. 処理回路7の要求によって指定されるバンクの起動
6. 任意のバンクのプリロード
7. 中立的なコマンド
図6aと6bは、インタフェース回路2によって要求を前処理することによって得られる、アクセス時間の短縮を図示する。処理回路7の2つの要求46と47は、中央装置4からの要求が発生することなく連続的に処理されるとする。要求46は、バンクAの8つの列のバッチ46aと、バンクBの3つの列のバッチ46bと、バンクAの2つの列のバッチ46cと、バンクBの3つの列のバッチ46dとを、この順に指定する。要求47は、バンクBの8つの列のバッチ47aと、バンクAの8つのバッチ47bとを、この順に指定する。
【００５７】
図6aは、要求が前処理なしで実行される場合における、要求46と47の処理の進行を時間に対して図示する。バンクへのアクセス操作を実現するためには、バンクをプリロードすることと、アクセス操作の対象となる行を起動することとによって、アクセスを準備する操作が必要となる。この準備には、時間Dtが必要であり、このDtの値は、例えば、SDRAMメモリの6クロックサイクルである。次のアクセス操作の準備は、現在のアクセスに対応するデータの転送の開始から実行される。しかしながら、列46bと46cのバッチに対応する転送は、準備時間Dtよりも短く、従って、バッチ46cと46dに対応する転送の前に遅延が生じる。さらに、要求47は、バンクB内のアクセス操作から始まり、このバンクBには、アクセス操作46の間にアクセスされた最後の列が存在する。従って、2つの要求の処理の間に、バンクBの準備のための遅延Dtが生じる。
【００５８】
図6bは、モジュール19によって前処理操作が行われる場合における、要求46と47の処理の進行を時間に対して図示する。列バッチ46aと46cに対応するデータの転送コマンドは、第一要求部分48に再編成され、バッチ46cを処理する前に生じる遅延が抑圧されるように連続的に処理される。列バッチ46bと46dに対応するデータ転送のコマンドは、第二要求部分49に再編成され、バッチ46dを処理する前に生じる遅延が抑圧されるように連続的に処理される。要求47は、それぞれ列バッチ47aと列バッチ47bを指定する2つの要求部分50と51として処理される。この処理は、列バッチ47bを指定する部分51から開始され、バンクAとインタフェース回路2の間でのデータ転送に対応する操作の準備が、要求部分49に対応する転送を実現している間に行われる。従って、2つの要求46と47の処理の間に生じる遅延も抑圧される。従って、2つの要求を処理するのに必要な時間は、前処理操作が実行されない場合と比較して、例えば、30 %のオーダーで実質的に短縮される。
【００５９】
次に、衝突マネージャ22によるアクセス操作のアービトレーションについて、図7〜11を参照しながらより詳細に説明する。これらの図は、いずれも、タイプの異なる1つまたは複数のアクセス操作の進行を時間tの関数として示す。示されているテーブルの各列は、SDRAMメモリのクロックサイクル（例：8 ns）に対応する。テーブルの第一行は、SDRAMの特定の準備コマンドの、コマンド線14での伝送を表す。プリロードコマンドは、記号PREとして表されている。起動コマンドは、記号ACTとして表されている。テーブルの第二行は、基本読み取りまたは基本書き込みコマンドの、コマンド線14での伝送を表す。データ処理回路によって要求される基本読み取りまたは基本書き込みコマンドは、それぞれ、記号TRとTWによって表されている。中央装置によって要求される基本読み取りまたは基本書き込みコマンドは、それぞれ、記号CRとCWによって表されている。いくつかのメモリ位置を指定するアクセス要求は、0からの番号が付けられるいくつかの連続する基本コマンドに変換される。テーブルの第三行は、データバス10で転送中のデータを表す。基本読み取りまたは基本書き込みコマンドを実行している間に転送されるデータ項目は、文字Dの後に、対応する基本コマンドの記号を付けることによって表されている。
【００６０】
図7において、データ処理回路7のアクセス操作を実現している間に、衝突マネージャ22が信号29を受信して、中央装置の要求33によって指定されるバンクをプリロードする必要があるときには、衝突マネージャ22は、進行中のアクセス操作の2つの基本コマンドの間にプリロードコマンドを挿入するためのコマンドを、矢印59によって示されているように、コマンド生成器25に渡す。衝突マネージャ22は、プリロードコマンドを伝送できるようにメモリのコマンド線を解放するために、基本アクセスコマンドの生成を中断する。これを目的として、列生成器20は、基本コマンドの生成を中断する必要のある時間長の間（すなわち、例えば、1クロックサイクルの間）、待機信号52を起動する。次いで、衝突マネージャ22は、基本アクセスコマンドの生成の再開を命令する。この命令は、再開の1クロックサイクル前に起動信号24を列生成器20に伝送することによって行われ、この起動信号は待機信号52を再初期化する。
【００６１】
図8においては、データ処理回路7の書き込みアクセスが起動信号24によって起動され、この書き込みアクセスを実現している間に中央装置4が書き込みアクセスを要求するとする。中央装置の要求によって指定されるバンクの起動コマンドは、進行中のアクセス操作を実現している間に、すなわち図示されている例においては基本コマンドTW3の伝送の間に、生成される。ここで留意すべき点として、起動コマンドは、SDRAMの行のコピーをレジスタの中に生成し、このレジスタ内で以降に個々の列を読み取るまたは書き込むことができ、かつ、その実行は、いくつかのクロックサイクル（例：2クロックサイクル）かかる。起動が終了した時点ですぐに、すなわち図示されている例においては起動コマンドの後の3番目のクロックサイクルにおいて、進行中のアクセス操作は、待機信号52によって中断される。図示されている例においては、進行中のアクセス操作は、基本コマンドTW5の伝送後に中断される。そして、中央装置の書き込みアクセスが、起動信号34によって開始される。中央装置によって要求されるアクセス操作の最後の基本アクセスコマンド、すなわち基本コマンドCW7を生成している間に、列生成器30は、アクセス終了信号53をマネージャ22に送信し、これにより、起動信号24が伝送され、かつ待機信号52が再初期化される。中断されたアクセス操作の基本アクセスコマンドの生成は、次のクロックサイクルから、次の基本コマンドTW6から再開される。基本コマンドの以上のシーケンスによって、通過帯域を損失することなく、各クロックサイクルにおいてデータの転送が実施される。
【００６２】
図9においては、データ処理回路7の読み取りアクセス操作が起動信号24の伝送によって開始され、次いで、衝突マネージャが信号29を受信する。前の場合と同様に、中央装置4の要求によって指定されるバンクの起動コマンドは、回路7のアクセス操作を実現している間に、すなわち基本コマンドTR2を伝送している間に伝送される。回路7のアクセス操作を一時的に中断することによって中央装置のアクセス操作を挿入するため、信号24と34と52が前述されているように使用される。書き込みアクセス操作時には、書き込むデータは、対応する基本コマンドの伝送と同じクロックサイクルにおいてデータバス10に送信される。これと対照的に、読み取りアクセス操作時には、基本コマンドを伝送してから対応するデータ項目を転送するまでの間に遅延が存在する。この理由は、個々の列LCにアクセスするときの遅延であり、この遅延はメモリ1に本質的なもので、待ち時間CASと呼ばれる。この遅延は、例えば、3クロックサイクルである。
【００６３】
バンクの状態を監視するためのモジュール54は、各バンク用のアクセスインジケータを有する。このアクセスインジケータは、そのバンクにおける各アクセス操作の最初に起動され、アクセス操作の最後に再初期化される。図示されている例においては、アクセスインジケータ55は、データ処理回路7によってデータが読み取られるバンク（例：バンクA）用であり、アクセスインジケータ56は、中央装置4の要求によって指定されるバンク（例：バンクC）用である。
【００６４】
図10には、回路7の読み取りアクセス操作の間に中央装置4の書き込みアクセス要求が生成される場合に生成される、基本コマンドシーケンスが示されている。読み取りアクセスを書き込みアクセスに移行させるため、メモリのデータバス10が出力状態から入力状態に移る必要がある。状態のこの変化は、バス10のトランジスタによって実行される。このトランジスタは、短絡の危険を回避するため、記号HIZによって表される強いインピーダンスの状態を通過し、この状態時には、バス10上でデータ転送を実施できない。この伝送には、1クロックサイクルの遅延が必要である。コマンドACTの後の3番目のクロックサイクルにおいて起動が終了した時点ですぐに、中央装置のアクセスが開始される。状態HIZを経由する移行は、その直前に、すなわちコマンドACTの後の2番目のクロックサイクルにおいて実施される。このようにして転送可能となる（従ってバス10上に転送できる）データ項目のうち最後に読み取られたデータ項目が、コマンドACTの後の最初のクロックサイクルにおいて転送される。待ち時間CASは3クロックサイクルであるため、このデータ項目は、コマンドACTより2つ前のクロックサイクルにおいて伝送される基本コマンド、すなわち図示されている例においてはコマンドTR0に対応する。従って、コマンドACTの伝送より1つ前のサイクルから読み取りコマンドを生成することは、意味がない。実際には、中断するアクセス操作の基本アクセスコマンドは、中央装置のアクセス操作の開始まで、コマンドACTに基づく中立的なコマンドNOPに置き換えられる。しかしながら、コマンドACTの直前の基本アクセスコマンド、すなわちTR1は、生成されるが、アクセス操作を中断する前にこれを実行する時間がない。従って、この場合には、中央装置のアクセス操作が完了次第に、実行されていないコマンドTR1を再伝送することによって、中断されていたアクセス操作が再開される。これを目的として、衝突マネージャ22は、列生成器20のカウンタをその再起動中に更新する。この場合、明らかに、再伝送する基本コマンドの数は、各実現において使用されるメモリの特性の関数として適合化する必要がある。
【００６５】
図11は、回路7の書き込みアクセス操作が中央装置4の読み取りアクセス操作によって中断されるときに生成される、基本コマンドのシーケンスを示す。この場合、状態HIZへの移行は、中央装置のアクセス操作の最後に実施する必要がある。しかしながら、中央装置によって読み取られるすべてのデータを転送するためには、最後の読み取りコマンドCR7を生成してから状態HIZに移行するまでの間に、待ち時間CASに等しい遅延、すなわち図示されている例においては3クロックサイクルを残す必要がある。この遅延の間、列生成器20は、待機状態にある。中断されたアクセス操作は、移行の直後に再開される。
【００６６】
この遅延を確保するために、バンクの状態を監視するためのモジュール54にカウンタ58が設けられる。各クロックサイクルにおけるこのカウンタの値が、図11のテーブルの第3行に示されている。カウンタ58の値は、基本読み取りコマンドが伝送されるときは常に、LC+1に等しい値、すなわち図示されている例においては値4である。カウンタ58の値は、基本読み取りコマンドが伝送されないたびに1ずつ小さくなる。カウンタの値が0に達した時点ですぐに、状態HIZへの移行をただちに実施できることをコマンド生成器25に示すために、図2に示されているように、モジュール54によって信号57が生成される。
【００６７】
本発明は、特定の実施例を参照しながら説明されているが、明らかに、本発明は、これらの実施例に限定されることはなく、本発明の範囲内であれば、説明されている手段と同等な技術すべてとその組合せとを有する。実際に、ハードウェア要素および／またはコンピュータプログラム要素によって機能を実行する方法は多数ある。この観点において、各図は非常に線図的であり、各図は、1つの実施例を表す。図によっては、いくつかの機能が個別のブロックの形式で示されているが、このことは、1つの機能をいくつかの個別のブロックによって実行できることを除外するものではない。
【図面の簡単な説明】
【００６８】
【図１】本発明によるデータ処理システムを線図的に示す。
【図２】本発明によるプログラム可能なメモリインタフェース回路を線図的に示す。
【図３】図1のシステムのメモリアドレスを符号化するビットのシーケンスを示す。
【図４】図1に示されているシステムのメモリのアドレスマッピングである。
【図５ａ】図2に示されているメモリインタフェース回路による、アクセスの要求を前処理する3つのステップを図示する。
【図５ｂ】図2に示されているメモリインタフェース回路による、アクセスの要求を前処理する3つのステップを図示する。
【図５ｃ】図2に示されているメモリインタフェース回路による、アクセスの要求を前処理する3つのステップを図示する。
【図５ｄ】図2に示されているメモリインタフェース回路による、読み取り要求を後処理する2つのステップを図示する。
【図５ｅ】図2に示されているメモリインタフェース回路による、読み取り要求を後処理する2つのステップを図示する。
【図６ａ】2つのアクセス操作を図5a〜5cに示されている前処理ステップなしに処理するときの時間に対する進行を示す。
【図６ｂ】2つのアクセス操作を図5a〜5cの前処理ステップを行って処理するときの時間に対する進行を示す。
【図７】図1に示されているシステム内で、データ処理回路のアクセス操作を実現している間に、中央装置のアクセス要求によって指定されるバンクをプリロードするときの進行を示す。
【図８】データ処理回路による書き込みアクセス操作に割り込む、中央装置による書き込みアクセス操作の進行を示す。
【図９】データ処理回路による読み取りアクセス操作に割り込む、中央装置による読み取りアクセス操作の進行を示す。
【図１０】データ処理回路による読み取りアクセス操作に割り込む、中央装置による書き込みアクセス操作の進行を示す。
【図１１】データ処理回路による書き込みアクセス操作に割り込む、中央装置による読み取りアクセス操作の進行を示す。
【符号の説明】
【００６９】
1  メモリ
2  メモリインタフェース回路
3  バッファメモリ
4  中央装置
5  論理および演算装置
6  コントローラ
7  データ処理回路
8、9、17  接続手段
10、15  データバス
11  アドレスバス
12、13  バンク選択線
14、16  コマンド線
18  アービトレーションモジュール
19  前処理モジュール
20  列生成器
21  要求の部分
21a  要求の第一部分
21b  要求の第二部分
22  衝突マネージャ
23、29、57  信号
24、34  起動信号
25  コマンド生成器
26  信号生成器
27  コマンド
28  中央装置インタフェースモジュール
30  列生成器
31、32  列番号
33、46、47  要求
35  シーケンス
36  余分な最上位ビット
37  軸
38、39  ゾーン
40  データインタフェースモジュール
41、43  キュー
42  アクセス要求
44  状態インジケータ
45a、45b  アドレスキュー
48、49、50、51  要求部分
52  待機信号
53  アクセス終了信号
54  モジュール
55、56  アクセスインジケータ
58  カウンタ
59  矢印
A、B、C、D  バンク
DQM  マスクコマンド
【図１】
2004527058.tif 000003
【図２】
2004527058.tif 000004
【図３】
2004527058.tif 000005
【図４】
2004527058.tif 000006
【図５ａ】
2004527058.tif 000007
【図５ｂ】
2004527058.tif 000008
【図５ｃ】
2004527058.tif 000009
【図５ｄ】
2004527058.tif 000010
【図５ｅ】
2004527058.tif 000011
【図６ａ】
2004527058.tif 000012
【図６ｂ】
2004527058.tif 000013
【図７】
2004527058.tif 000014
【図８】
2004527058.tif 000015
【図９】
2004527058.tif 000016
【図１０】
2004527058.tif 000017
【図１１】
2004527058.tif 000018
【国際公開パンフレット】
2004527058.tif 000019
2004527058.tif 000020
2004527058.tif 000021
2004527058.tif 000022
2004527058.tif 000023
2004527058.tif 000024
2004527058.tif 000025
2004527058.tif 000026
2004527058.tif 000027
2004527058.tif 000028
2004527058.tif 000029
2004527058.tif 000030
2004527058.tif 000031
2004527058.tif 000032
2004527058.tif 000033
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2004527058.tif 000041
2004527058.tif 000042
2004527058.tif 000043
2004527058.tif 000044
2004527058.tif 000045
【国際調査報告】
2004527058.tif 000046
2004527058.tif 000047