(57)【要約】本発明は、バンクに細分され、かつ、各アドレスが行および列で編成されたバンクに割り当てられるとともに、行アドレス、列アドレス、および、バンクアドレスによって規定されているアドレス構造を有する半導体メモリモジュールの欠陥メモリセルの既知のアドレスと、メモリセルのアドレスとを比較する方法である。メモリへアクセスする際に、バンクが、バンク選択信号により活動化されるとともに、欠陥メモリセルのための有効アドレスへのアクセスが、動作許可レジスタにより置き換えられることによって、行アドレス、列アドレス、および、バンクアドレスを決定する。
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【特許請求の範囲】
【請求項１】
バンクに細分され、かつ、各アドレスが行および列で編成されたバンクに割り当てられるとともに、行アドレス、列アドレス、および、バンクアドレスによって規定されているアドレス構造を有する半導体メモリモジュールの欠陥メモリセルの既知のアドレスと、メモリへアクセスするためのアドレスとを比較する方法であって、
（ａ）第１周期にて、ある１つの行を、行アドレス（ＲＡ）、および、該行に関連付けられたバンクアドレス（ＢＡ）を用いて活動化し、
（ｂ）第２周期にて、列アドレス（ＣＡ）、および、バンクアドレス（ＢＡ）を用いて、活動化された行にアクセスし、
（ｃ）行の活動化中に、
（ｃ１）活動化された行の行アドレス（ＲＡ）を、欠陥メモリセルの行アドレス（ＲＡ＿ｆａｉｌ）と比較し、論理段階（１７）に出力信号を入力するラッチ回路（Ｌａｔｃｈ）に入力し、
（ｃ２）バンクアドレス（ＢＡ）を、欠陥メモリセルのバンクアドレス（ＣＡ＿ｆａｉｌ）と比較し、比較結果を、論理段階（１７）に印加し、
（ｃ３）列アドレス（ＣＡ）を、欠陥メモリセルの列アドレス（ＢＡ＿ｆａｉｌ）と比較し、比較結果を、論理段階（１７）に印加し、
（ｃ４）バンクアドレス（ＢＡ）と欠陥メモリセルのバンクアドレス（ＢＡ＿ｆａｉｌ）との比較によって、両者が一致し、かつ、動作許可レジスタ（ＥＮ）が設定されている場合に、パルス発生器におけるバンク選択信号（ＢＡＮＫＳＥＬ）の上昇傾斜から活動化パルスを獲得するとともにラッチ回路に印加し、
（ｃ５）ラッチ回路は、工程ｃ１）の比較結果が正であり、かつ、工程ｃ４）の活動化パルス（ＡＣＴＰ１）が到達している場合に、ラッチ信号を出力し、
（ｄ）工程ｃ２）およびｃ３）における比較結果が正であり、かつ、ラッチ回路（Ｌａｔｃｈ）が、ラッチ信号を出力する場合に、論理段階（１７）は、欠陥メモリセルへのアクセスを指示する的中信号（ｈｉｔ）を出力する、
ことによって、行アドレスと、列アドレスおよびバンクアドレスとを比較する方法。
【発明の詳細な説明】
【０００１】
本発明は、アドレス構造を有し、バンク（Baenke）に細分された半導体メモリモジュール（Halbleiter-Speicherbausteins）の欠陥メモリセルの既知のアドレスと、メモリセルのアドレスとを比較する方法に関するものである。上記アドレス構造は、各アドレスが、行および列で編成されたバンクに割り当てられており、行アドレス、列アドレス、および、バンクアドレス（Bankadresse）により規定されているものである。
【０００２】
これまで、論議の対象となっている方法では、基本的に、行アドレスまたは列アドレスのみを、欠陥アドレスと比較している。アドレスが的中する(Adresstreffer)とすぐに、的中した行全体または列全体を、置換え行または置換え列によって、置き換える。この従来の方法の主な問題点としては、アドレス間の比較が、十分に迅速に行われないことであり、その結果、特に即座に比較すること（Echtzeitvergleich）が不可能になることが挙げられる。従来の方法では、アドレスの的中が確認された場合に、行全体または列全体を包括的に置き換えることによって、冗長性メモリ空間(Redundanz-Speicherplatz)が無駄となる。
【０００３】
Ｄ１（Lucente, Michael A. ; Harris, Clifford H. ; Muir, Robert M.著「相関キャッシュ冗長性によるメモリシステムの信頼性改善（Memory system reliability improvement through associative cache redundancy）」ＩＥＥＥ誌(IEEE j.)  solidstate circuits、２６巻、３号、１９９１年３月、４０４〜４０９ページ）により、アクセスの全アドレスを、個々の欠陥メモリセルの既知のアドレスと比較する方法が公知となっている。
【０００４】
本発明の目的は、非常に迅速に実行され、即座に決定することが可能であり、メモリ空間を無駄にしない、冒頭で説明した型の方法を提供することである。
【０００５】
本目的は、特許請求項の特徴により達成される。
【０００６】
本発明にかかる方法の場合、メモリへアクセスする（Speicherzugriff）際に、行アドレスだけでなく、列およびバンクアドレスも、常に決定している。そのため、メモリにおける欠陥位置を特定するために、アドレス構造における特定のアドレスだけを置き換えればよいので、冗長性メモリ空間を無駄にしてしまうことを防止できる。
【０００７】
本発明にかかる方法の特に有利な実施形態では、アドレス決定を行う際の時間的な余裕のない工程を使用して、即座に処理することを保証するために、行アドレス、列アドレス、バンクアドレスを、以下のように決定する：
（ａ）第１周期にて、１つの行を、行アドレス、および、該行に関連付けられた(zugehoerigen)バンクアドレスを用いて活動化する(aktiviert)、
（ｂ）第２周期にて、列アドレス、および、バンクアドレスを用いて、活動化された行にアクセスする、
（ｃ）行の活動化中に、
（ｃ１）活動化された行の行アドレスを、欠陥メモリセルの行アドレスと比較し、比較結果を、論理段階（Verknuepfungsstufe）に出力信号を印加する(angelegt)ラッチ回路（Verriegelungsschaltkreis）に印加し、
（ｃ２）列アドレスを、欠陥メモリセルの列アドレスと比較し、比較結果を、論理段階に印加し、
（ｃ３）バンクアドレスを、欠陥メモリセルのバンクアドレスと比較し、比較結果を、論理段階に印加し、
（ｃ４）バンクアドレスと欠陥メモリセルのバンクアドレスとの比較によって、両者が一致し、かつ、動作許可レジスタ（Freigaberegister）（ＥＮ）が設定されている場合に、パルス発生器におけるバンク選択信号の上昇傾斜（steigenden Flanke）から活動化パルスを獲得するとともにラッチ回路に印加し、
（ｃ５）ラッチ回路は、工程ｃ１）の比較結果が正(positivem)であり、かつ、工程ｃ４）の活動化パルス（ＡＣＴＰ１）が到達している(eintreffendem Aktivierungsimpuls)場合に、ラッチ信号（Verriegelungssignal）を出力する、
（ｄ）工程ｃ２）およびｃ３）における比較結果が正であり、かつ、ラッチ回路が、ラッチ信号を出力する場合に、論理段階は、欠陥メモリセルへのアクセスを指示する的中信号（Treffersignal）を出力する。
【０００８】
さらに、本発明によれば、以下のような利点を達成できる。すなわち、比較工程の一部を、実際には、初期比較段階にて行う。また、時間が問題となる第２周期にて行う他の比較過程の一部は、ラッチ回路を使用することにより、その過程数が減少する。さらに、ラッチ回路は、決定過程（Ermittlungsvorgangs）が活動化される場合には必ず、常に自動的に正しい値を含んでいるので、決定の信頼性（Ermittlungssicherheit）が得られる。
【０００９】
以下に、例を挙げて、図を参照しながら本発明を詳細に説明する。ただ１つの図は、本発明に基づき設計されている、半導体モジュールの部分を示す。
【００１０】
図に、パルス発生器を、参照番号１０により示す。３つの比較段階（Vergleichsstufen）を、参照番号１１、１２、および、１３により示す。２つの論理段階を、参照番号１４、および、１５により示す。ラッチ回路、または、ラッチ（Latch）を、参照番号１６により示す。論理段階を、参照番号１７により示す。欠陥バンクアドレスを、参照番号１８（ＢＡ＿ｆａｉｌ）により示す。欠陥行アドレスを、参照番号１９（ＲＡ＿ｆａｉｌ）により示す。欠陥列アドレスを、参照番号２０（ＣＡ＿ｆａｉl）により示し、レジスタ設定（Registersatz）（ＥＮ）を、参照番号２１により表す。
【００１１】
上記の要素は、以下のように、相互に接続すなわち連結されている：比較段階１１の一方の入力部に、欠陥バンクアドレス１８が印加される。比較段階１１の他方の入力部に、バンクアドレスを供給する（beaufschlagt）。比較段階１２の一方の入力部に、欠陥行アドレス１９を印加する。比較段階１２の他方の入力部に、行アドレスＲＡを印加する。比較段階１３の一方の入力部に、欠陥列アドレス２０を印加する、比較段階１３の他方の入力部に、列アドレスＣＡを印加する。
【００１２】
論理段階１４の一方の入力部に、論理段階１１の出力を印加する。論理段階１４の他方の入力部に、レジスタ設定２１を印加する。論理段階１５の一方の入力部に、比較段階１４の出力を印加する。論理段階１５の他の入力部に、パルス発生器１０の出力信号を印加する。パルス発生器１０の入力部に、１つあるいはそれ以上のバンク選択信号(ＢＮＫＳＥＬ)を印加する。
【００１３】
ラッチ回路１６の一方の入力部に、論理段階１５の出力信号を印加する。ラッチ回路１６の他方の入力部に、比較段階１２の出力を印加する。論理段階１７は、３つの入力部を備え、これらのうち１つには、ラッチ回路１６の出力信号を印加し、一方、第２の入力部には、比較段階１１の出力信号を印加する。論理段階１７の第３の入力部には、比較段階１３の出力を印加する。
【００１４】
上記に説明した回路の操作は、以下のように行われる：
メモリへのアクセスが行われると、第１周期にて、１つの行が、行アドレスＲＡ、および、該行に関連付けられたバンクアドレスＢＡによって活動化される。続いて、第２周期にて、バンクアドレスＢＡ、および、列アドレスＣＡによって、活動化された行にアクセスする。ここで、４つの独立したバンクが備えられる場合を例に挙げる。各バンクにて、１つの行が最大限に活動化されていてもよい。バンク数は、設計に応じて、上述した４つとは異なっていてもよい。しかしながら、バンク数を変更しても、バンク機能の基本原理が変更されることはない。
【００１５】
上述の第１周期にて、行が活動化されている間に、パルス発生器にて、バンク選択信号(ＢＮＫＳＥＬ)の上昇傾斜から、パルスＡＣＴＰ(活動化パルス)が得られる。同時に、現時点で使用されているバンクアドレスＢＡを、既知の欠陥バンクアドレス１８(ＢＡ＿ｆａｉｌ)と比較する。これら２つのアドレスが一致し、全レジスタ設定２１(ＥＮ)が活動化している(ＥＮ＝１)場合、ＡＣＴＰパルスを、パルスＡＣＴＰ１の形状でラッチ回路１６へ転送する(weitergeleitet)。ラッチ回路１６では、転送されたパルスＡＣＴＰ１を用いて、現時点での行アドレスＲＡと既知の欠陥行アドレス１９(ＲＡ＿ｆａｉｌ)とを比較した結果を、保持(verriegelt)すなわちラッチする（gelatcht）。行アドレスが一致すると、ラッチ回路１６の出力部が、論理値１を生成する。これら全てのことは、ただ１つのクロック周期にて起こる。したがって、結果的に、即座にアドレスの比較を行うことが保証される。事実上、データにアクセスできるのは、早くてもその次の周期であるため、この比較を行うために、比較的長い時間をかけることができる。
【００１６】
列にアクセスする間に、現時点での列アドレスＣＡと、既知の欠陥列アドレス２０(ＣＡ＿ｆａｉｌ)とを比較しなければならない。さらに、現時点でのバンクアドレスＢＡを、既知の欠陥バンクアドレス１８（ＢＡ＿ｆａｉｌ）と比較する。２つの比較は、正であるか、あるいは、一致しているという結果になり、また、ラッチ回路１６が、既に述べた比較によって設定されている場合には、論理段階１７の出力は、「的中」すなわち「ヒット」、または、「論理値１」となり、これによって、欠陥メモリセルへのアクセスを信号で知らせる。
【００１７】
上記方法における長所としては、必要な比較アクセスの全シークエンス(ganze Reihe)が、既に該方法の初期段階にて行われているので、十分に時間をかけることが出来るということが挙げられる。さらに、前述した、時間が問題となる上記第２周期における比較数が著しく減少している。最後に、ラッチ回路は、各活動化の際には常に、自動的に正しい値を含んでいる。
【図面の簡単な説明】
【００１８】
【図１】本発明に基づき設計されている、半導体モジュールの部分を示す図である。
【図１】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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