(57)【要約】ウエハ・レベル集積回路（ＩＣ）テスタのためのタイミング較正システムを開示する。各テスタ・チャネルの比較較正遅延を調節するために、相互接続システムは、試験されるウエハ上のＩＣの代わりに、「較正」ウエハ上の相互接続領域に、テスタ・チャネルを順次接続する。各相互接続領域は、較正されるチャネルをスペア・チャネルに連結する経路を提供する。較正されているチャネルのプログラム可能な駆動遅延と、スペア・チャネルのプログラム可能な比較および比較較正遅延とが標準値に設定されているので、較正されているチャネルの駆動較正遅延は、スペア・チャネルが、試験信号エッジをサンプリングするときに接近して、チャネルが試験信号エッジをスペア・チャネルに送信するように調節される。
2004502174.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）テスタと、半導体ウエハの上に実装されたＩＣの入力／出力（Ｉ／Ｏ）端子に前記ＩＣテスタを接続するための相互接続システムとのタイミングを較正するための方法であって、
前記ＩＣテスタが、前記半導体ウエハ上に実装された前記ＩＣを試験するための複数のテスタ・チャネルを含み、
前記テスタが、スペア・チャネルをも含み、
前記テスタが、クロック信号エッジのシーケンスを前記テスタ・チャネルと前記スペア・チャネルとに送信するための手段を含み、
前記テスタ・チャネルと前記スペア・チャネルが、それぞれ、プログラム可能な駆動遅延と調節可能な駆動較正遅延とを含んでいる駆動遅延で、前記クロック信号エッジのいずれかの受信に続いて、エッジを有する出力信号を生成し、かつプログラム可能な比較遅延と調節可能な比較較正遅延とを含んでいる比較遅延で、前記クロック信号エッジのいずれかに続く入力信号をサンプリングするための手段を含み、
前記相互接続システムが、前記ＩＣを接触させて、各前記Ｉ／Ｏ端子と前記テスタ・チャネルの対応する１つとの間に、その間で信号を伝達するために、第１導電経路を提供し、
ａ．前記相互接続システムを適合して、第２導電経路を提供するステップと、
ｂ．それぞれが、前記テスタ・チャネルの別々の１つに対応する、複数の第１導体を提供するステップと、
ｃ．前記複数のテスタ・チャネルの各テスタ・チャネルに対し、
ｃ１．前記相互接続システムに、前記テスタ・チャネルの対応する前記第１導体に接触させ、前記対応する第１導体と前記第１および第２導体経路とが、前記テスタ・チャネルと前記スペア・チャネルとの間に、第１信号経路を形成し、
ｃ２．前記テスタ・チャネルに、その出力信号を入力信号として、前記第１信号経路を介して、前記スペア・チャネルに繰り返して送信させ、
ｃ３．サブステップｃ２と同時に、前記スペア・チャネルに、前記クロック信号エッジに続く固定遅延で、入力信号をサンプリングさせるステップとを含む方法。
【請求項２】
ステップｃが、
ｃ４．サブステップｃ２およびｃ３と同時に、テスタ・チャネルの較正遅延を調節して、スペア・チャネルが、前記出力信号エッジの付近で出力信号をサンプリングするように、テスタ・チャネルが、その出力信号のエッジを、前記クロック信号エッジの１つから遅延して、前記出力信号を前記スペア・チャネルに送信するサブステップをさらに含む、請求項１に記載の方法。
【請求項３】
ｄ．複数の第２導体を提供するステップと、
ｅ．ステップｃに続いて、前記相互接続システムに前記第２導体を接触させ、前記相互接続システムと前記第２導体が、前記テスタ・チャネルの対の間に、第２信号経路を提供するステップとをさらに含む、請求項２に記載の方法。
【請求項４】
ｆ．ステップｅに続いて、前記対のそれぞれに対し、
ｆ１．前記対の１つの前記テスタ・チャネルに、出力信号エッジを有する出力信号を、前記信号経路を介して、前記対の他のテスタ・チャネルに送信させ、
ｆ２．サブステップｆ１と同時に、前記出力信号エッジの付近で、前記出力信号をサンプリングするように、前記対の前記他のテスタ・チャネルの前記較正遅延を調節するステップとをさらに含む、請求項３に記載の方法。
【請求項５】
前記複数の前記第１導体が、前記半導体ウエハ上に実装される、請求項１に記載の方法。
【請求項６】
前記複数の第１導体が、前記半導体ウエハ以外の較正ウエハの上に実装される、請求項１に記載の方法。
【請求項７】
前記複数の第１導体と前記複数の第２導体とが、前記半導体ウエハ上に実装される、請求項３に記載の方法。
【請求項８】
前記複数の第１導体と前記複数の第２導体とが、前記半導体ウエハ以外の較正ウエハの上に実装される、請求項３に記載の方法。
【請求項９】
集積回路（ＩＣ）テスタと相互接続システムのタイミングを較正する方法であって、
前記ＩＣテスタが、半導体ウエハ上に実装されたＩＣを試験するための複数のテスタ・チャネルを有し、
前記ウエハが、各Ｉ／Ｏ端子が、前記テスタ・チャネルの別々の１つに対応する、複数の入力／出力（Ｉ／Ｏ）端子を有し、
前記テスタが、クロック信号エッジのシーケンスを、前記テスタ・チャネルとスペア・チャネルに送信するための手段を含み、
前記テスタ・チャネルと前記スペア・チャネルが、それぞれ、プログラム可能な駆動遅延と調節可能な駆動較正遅延とを含んでいる駆動遅延で、前記クロック信号エッジのいずれかの受信に続いて、エッジを有する出力信号を生成し、かつプログラム可能な比較遅延と調節可能な比較較正遅延とを含んでいる比較遅延で、前記クロック信号エッジのいずれかに続く入力信号をサンプリングするための手段を含み、
前記相互接続システムが、前記ＩＣを接触させて、各前記Ｉ／Ｏ端子とその対応する前記テスタ・チャネルとの間に、その間で信号を伝達するために、第１導電経路を提供し、
ａ．前記クロック信号のエッジと、前記テスタ・チャネルのいずれか１つの出力信号のエッジとの時間間隔を測定するための測定回路を提供するステップと、
ｂ．前記相互接続システムを適合して、第２導電経路を提供するステップと、
ｃ．それぞれが、前記テスタ・チャネルのそれぞれに対応する、複数の第１導体を提供するステップと、
ｄ．前記複数のテスタ・チャネルの各テスタ・チャネルに対し、
ｄ１．前記相互接続システムに、前記テスタ・チャネルの対応する第１導体を接触させ、前記対応する第１導体と、前記第１および第２導電経路とが、前記テスタ・チャネルと前記測定回路の間に、第１信号経路を形成し、
ｄ２．前記テスタ・チャネルに、前記クロック信号エッジに続く出力信号エッジを生成させ、前記第１信号経路が、前記出力信号エッジを入力信号エッジとして、前記測定ユニットに伝達し、
ｄ３．前記測定ユニットに、前記クロック信号エッジと、前記第１信号経路により到着する入力信号エッジとの間隔を測定させるステップとを含む方法。
【請求項１０】
ステップｄが、
ｄ４．サブステップｄ２およびｄ３と同時に、前記測定ユニットが、特定の持続期間の間隔を測定するように、テスタ・チャネルの較正遅延を調節するサブステップをさらに含む、請求項９に記載の方法。
【請求項１１】
ｅ．複数の第２導体を提供するステップと、
ｆ．ステップｄに続いて、前記相互接続システムに、前記第２導体を接触させ、相互接続システムと前記第２導体が、前記テスタ・チャネルの対の間に、第２信号経路を提供するステップとをさらに含む、請求項１０に記載の方法。
【請求項１２】
ｇ．前記対のそれぞれに対し、
ｇｌ．前記対の１つの前記テスタ・チャネルに、出力信号エッジを有する出力信号を、前記信号経路を介して、前記対の他のテスタ・チャネルに送信させ、
ｇ２．サブステップｇ１と同時に、前記出力信号エッジに近い出力信号をサンプリングするように、前記対の前記他のテスタ・チャネルの前記較正遅延を調節するステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記複数の前記第１導体が、前記半導体ウエハの上に実装される、請求項９に記載の方法。
【請求項１４】
前記複数の第１導体が、前記半導体ウエハ以外の較正ウエハの上に実装される、請求項９に記載の方法。
【請求項１５】
前記複数の第１導体と前記複数の第２導体が、前記半導体ウエハ上に実装される、請求項１１に記載の方法。
【請求項１６】
前記複数の第１導体と前記複数の第２導体が、前記半導体ウエハ以外の較正ウエハ上に実装される、請求項１１に記載の方法。
【発明の詳細な説明】
【０００１】
発明の背景
発明の分野
本発明は、一般に、集積回路（ＩＣ）ウエハのテスタに関し、より具体的には、テスタと較正ウエハ上の試験プローブ点との間の信号経路の差異を補償するために、ＩＣウエハ・テスタ・チャネルの信号タイミングを較正するシステムに関する。
【０００２】
関連技術の説明
集積回路（ＩＣ）は、通常、半導体ウエハ上にダイの形態で製作され、ダイは、その後、互いに分離して、実装することが可能である。欠陥のあるＩＣを実装するコストを回避するために、ＩＣがまだウエハの形態である間に、ＩＣを試験することが有利である。集積回路テスタは、試験信号のシーケンスをその入力端子に送信し、ＩＣによって生成された出力信号を監視することによって、ＩＣを試験して、ＩＣが予想通りに行動するかを判定する。通常の集積回路テスタには、１組のテスタ・チャネルを実装している回路板を包含する「テスト・ヘッド」が含まれる。各テスタ・チャネルは、試験信号入力をＩＣ入力／出力（Ｉ／Ｏ）端子に供給することができ、またはそのＩ／Ｏ端子において生成されたＩＣ出力信号を監視することができる。テスタには、試験中に、各チャネルを、試験されているウエハ上のダイの適切なＩ／Ｏ端子に連結する相互接続システムも含まれる。例えば、相互接続システムは、テスト・ヘッドのチャネルとプローブ・カードの間で信号を伝達するために、テスト・ヘッドから下方に延びているポゴ・ピンの先端を受ける接点を含んでいる上面を有する「プローブ・カード」を含むことが可能である。プローブ・カードの下面にある１組のプローブは、ＩＣのＩ／Ｏ端子として機能するＩＣダイの表面上のパッドまたは他のタイプの接点を接触させるように構成される。プローブ・カードには、プローブとポゴ・ピン接触を相互接続するためのバイアおよび他の導体も含まれる。ダイ上のＩ／Ｏ端子の数と、ウエハ上のダイの数との積は、通常、テスタ上の使用可能なチャネルの数を超えるので、テスタは、プローブ・タッチダウンあたりのウエハの一部を試験し、あるときは１つのダイのみを試験する。試験されている間、ウエハを保持する「プローバ」は、試験されるダイの特定の組をプローブの下に配置し、試験中に、ウエハをプローブと接触させる。各試験が完了した後、プローブが、試験されるダイの次の組にアクセスするように、プローバは、ウエハを再配置する（ステップ）。
【０００３】
ＩＣを適切に試験するために、テスタは、チャネルの活動のタイミングを調整しなければならない。第１テスタ・チャネルが、あるＩＣ入力端子におけるＩＣ入力信号の状態を変化させるとき、第２テスタ・チャネルが、特定の時間の後、いくつかのＩＣ出力端子に出現するＩＣ出力信号の特定の状態変化を観測することを予期することが可能である。適切なＩＣ出力信号の状態変化が、ＩＣ入力信号状態変化に続く妥当な遅延で生じないとき、ＩＣに欠陥があると見なされる。したがって、テスタは、第２テスタ・チャネルが、ＩＣ出力信号をサンプリングして、その状態を決定する時間と共に、第１テスタ・チャネルが、入力信号の状態を変化させる時間を、厳密に調整しなければならない。
【０００４】
ＩＣテスタは、周期的なマスタ・クロック信号を、すべてのチャネルに同時に供給することによって、試験事象のタイミングを調整する。チャネルは、マスタ・クロック信号のタイミングを基準にして、活動のタイミングをとる。しかし、単に同じマスタ・クロック信号をすべてのチャネルに供給するだけでは、事象のタイミングを精確に調節することを保証するには十分ではない。この１つの理由は、チャネルは、テスト・ヘッド内の別々の位置にあるので、マスタ・クロック信号は、そのソースから各チャネルまで、別々の信号経路によって進行しなければならず、各クロック信号経路の長さまたは電気的特性の相違のために、クロック信号エッジが、異なる時間にチャネルに到着することがあり得るということである。タイミングの相違は、チャネル間の相違から生じることもある。テスタ・チャネルは、同一設計の集積回路で作成することが可能であるが、プロセスの差異のために、２つのＩＣは全く同一ではなく、１つのＩＣは、他のＩＣよりわずかに速く信号を処理する可能性がある。また、チャネルは、テスト・ヘッド内の別々の位置にあるので、異なる温度環境で動作する可能性があり、または信号が、各チャネル内の内部回路と導体を通過する速度に影響を与える漂遊容量あるいは他の環境ファクタの様々なレベルの影響を受ける可能性がある。テスタ・チャネルをウエハに連結する相互接続システム信号経路の長さまたはインピーダンス特性の差異も、チャネル間のタイミングの差異を生じる。
【０００５】
より精確なタイミングの調整を提供するために、各チャネルのタイミングを較正して、そのようなファクタによって生じるタイミングの差異を大きく低減する必要がある。例えば、テスタ・チャネルには、通常、マスタ・クロック信号に対して位相が変化する１組のタイミング信号を生成するためのタイミング信号生成装置が含まれる。タイミング信号は、ＤＵＴに送信された試験信号の状態変化またはＤＵＴ出力信号のサンプリングなど、様々な試験事象のタイミングを制御する。いくつかのテスタは、マスタ・クロック信号に対する各チャネルのタイミング信号の位相を別々に遅らせるまたは進めて、チャネル間のタイミングの相違を補償する機構を提供する。他のテスタは、マスタ・クロック信号に対して、各チャネルのタイミングを別々に調整する他の機構を使用する。
【０００６】
そのようなタイミング較正システムを使用するために、各チャネルのタイミングを別々に測定して、マスタ・クロック信号に対するチャネルの活動のタイミングを遅らせるかまたは進めるかを決定する必要がある。通常、各チャネルのＩ／Ｏ端子（ポゴ・ピンなど）において生成された試験信号の状態変化のタイミングは、マスタ・クロック信号の状態変化のタイミングと比較される。そのため、各チャネルによって生成されたタイミング信号の相対位相は、出力試験信号の状態変化が、マスタ・クロック信号のエッジの上で行われるように、反復して調整することができる。これにより、すべてのチャネルが、ポゴ・ピンの先端における事象に関して、同じ相対タイミングを有することが保証される。
【０００７】
試験中に装置を接触させるプローブの先端ではなく、ポゴ・ピンの先端において事象のタイミングを測定することは、チャネルのＩ／Ｏ端子をウエハの試験点に連結する相互接続システムによって提供された信号経路の相違の補償とはならないが、測定は、いくつかの理由で、プローブの先端ではなく、ポゴ・ピンにおいて実施される。第１に、試験機器が、プローブの先端ではなく、ポゴ・ピンにアクセスすることは、ポゴ・ピンがはるかにより大きく、かつより間隔を空けて配置されているので、はるかにより容易である。第２に、異なるウエハは、異なる相互接続システムを必要とするので、新しい相互接続システムが必要なときはいつでも、システムを再較正する必要がある。最後に、おそらくは最も重要なのは、相互接続システムの信号経路の相違によって生じた比較的小さいタイミング・スキューは、しばしば無視することができることである。
【０００８】
しかし、ＩＣの動作周波数が、増大し続けたので、該分解能で事象のタイミングをとらなければならない分解能も、相互接続システムを通る信号経路のさらに小さい差異をもはや無視することができない程度まで、増大した。したがって、ウエハを接触させるプローブの先端において、チャネル間のタイミングの相違を容易に測定するためのシステムが必要である。
【０００９】
テスタ・チャネルをウエハに相互接続する経路に関連する他のファクタは、高周波数ＩＣを試験するテスタの能力に、悪影響を与えることがある。すべての信号経路は、信号を減衰させ、信号の減衰量は、経路の抵抗だけでなく、経路の抵抗、静電容量、およびインダクタンスの関数である、周波数応答にも依存する。信号経路は、一般に、より低い周波数の信号より、より高い周波数の信号を減衰させる。比較的低い周波数応答を有する信号経路は、高周波数ＩＣ入力または出力の信号が宛先に到着したとき、見かけの状態を変化させるのと同程度に、高周波数ＩＣの入力信号または出力信号を減衰させることがある。したがって、ＩＣ信号周波数が、増大し続けるので、試験技術者は、相互接続経路が、確実に高周波数信号を過度に減衰させないようにするために、相互接続経路の周波数応答により注目し始めた。
【００１０】
しかし、相互接続システム信号経路の周波数応答は、試験技術者が期待するものではない可能性がある。周波数応答は、例えば、製造の欠陥、プローブまたは他のシステム構成要素のゆがみあるいは汚染、または環境の影響などのために、変化することがある。相互接続経路の周波数応答が、あるべきものではないとき、高周波数論理信号の状態は、テスタまたは試験中のＩＣによって、誤り解釈されることがあり、または、健全なＩＣが、試験に合格しないことがある。
【００１１】
したがって、相互接続システムの信号経路の周波数応答を容易に測定するためのシステムが、やはり必要である。
【００１２】
発明の概要
本発明は、まだ半導体ウエハ上のダイの形態である間に、集積回路（ＩＣ）を試験するための集積回路テスタに関する。テスタには、相互接続システムを通る経路によって、ＩＣの入力／出力端子（パッド）に連結された１組のテスタ・チャネルが含まれる。各チャネルには、試験信号を、相互接続経路を介して、選択的にパッドに送信するためのドライバ回路が含まれる。駆動回路は、「プログラム可能な駆動」遅延と調節可能な「駆動較正」遅延の和を含む遅延で、クロック信号の各エッジに続く試験信号の状態を変化させることができる。各チャネルには、ＩＣのパッドにおいて作成されたあらゆるＩＣ出力信号を受信することができ、かつ「プログラム可能な比較」遅延と調節可能な「比較較正」遅延の和を含む各クロック信号エッジに続く遅延を有する出力信号の状態を決定することができる比較回路も含まれる。本発明は、具体的には、ＩＣを試験しているとき、テスタ・チャネルの活動を厳密に調整することができるように、テスタ・チャネルの駆動較正遅延と比較較正遅延を調節するための方法および装置に関する。
【００１３】
本発明の第１態様によれば、相互接続システムは、スペア・テスタ・チャネルをパッド以外のＩＣ上の点に連結する追加の経路を提供するように適合される。
【００１４】
本発明の第２態様によれば、ＩＣパッドにアクセスする各テスタ・チャネルのタイミングを較正するために、相互接続システムは、テスタ・チャネルとスペア・チャネルを、較正ウエハ上の１組のコネクタ領域に順次接続する。各相互接続領域には、較正されるテスタ・チャネルの１つまで伸びる相互接続経路を、スペア・テスタ・チャネルまで伸びる相互接続経路に連結するための導電経路によって接続された１対の端子が含まれる。したがって、各コネクタ領域により、別々のテスタ・チャネルが、試験信号をスペア・チャネルに送信することが可能になり、またはスペア・テスタ・チャネルから試験信号を受信することが可能になる。
【００１５】
本発明の第３態様によれば、較正される各テスタ・チャネルは、同じプログラム可能な駆動遅延で、選択されたクロック信号エッジに続く出力試験信号にエッジを生成するようにプログラムされる。次いで、各テスタ・チャネルは、その出力試験信号エッジが、スペア・テスタ・チャネルに送信されるように、較正ウエハ上の相互接続領域の１つを介して、スペア・チャネルに連結される。スペア・テスタ・チャネルは、選択されたＣＬＯＣＫ信号パルスのそれぞれの後、固定された遅延で、試験信号を繰り返してサンプリングするようにプログラムされる。各テスタ・チャネルの駆動較正遅延は、スペア・チャネルが、エッジに可能な限り近接して試験信号をサンプリングするまで、反復して調節される。
【００１６】
本発明の第４態様によれば、各テスタ・チャネルの駆動較正遅延が調節された後、テスタ・チャネルの対は、相互接続システムを介してアクセスされたとき、較正ウエハ上の追加の相互接続領域を通して連結される。各対の１つのテスタ・チャネルは、次いで、試験信号エッジを、既知のプログラム可能な遅延で、その対の他のテスタ・チャネルに送信する。その対の他のテスタ・チャネルは、同じ既知のプログラム可能な遅延で、試験信号をサンプリングするようにプログラムされる。他のテスタ・チャネルの比較較正遅延は、次いで、他のテスタ・チャネルが、試験信号エッジに可能な限り近接して試験信号をサンプリングするまで、反復して調節される。次いで、各対の２つのチャネルの役割を交替し、プロセスを繰り返して、他のテスタ・チャネルの比較較正遅延を調節する。
【００１７】
上述したシステムは、Ｉ／Ｏ端子に生じる事象に関してではなく、試験中にＩＣパッドを接触させるプローブの先端に生じる事象に関して、テスタ・チャネルの駆動と比較のタイミングを較正する。したがって、先行技術のシステムとは異なり、本発明の較正システムは、テスタ・チャネルにおける相違だけでなく、それらのテスタ・チャネルを試験されているＩＣに連結する信号経路における相違をも補償するために、タイミングを較正する。これにより、ＩＣ端子における事象のタイミングに対して、非常に精確な制御を提供することが必要である、高周波数ＩＣを試験することが可能になる。
【００１８】
したがって、本発明の目的は、ＩＣテスタ・チャネルの試験の開始を厳密に調整することが可能であるように、ＩＣテスタ・チャネルの駆動較正遅延と比較較正遅延を調節するためのシステムを提供することである。
【００１９】
本明細書の結論部分は、本発明の主題を特に指摘し、かつ明瞭に主張する。しかし、当業者なら、添付の図面を考慮して、本明細書の残りの部分を読むことによって、本発明の他の利点および目的と共に、本発明の動作の構成と方法の両方を、最適に理解するであろう。添付の図面では、同じ参照符号は同じ要素を指している。
【００２０】
好適な実施形態の記述
図１は、半導体ウエハ１４上に多くのダイの１つとして実装されたＩＣ装置１２を試験するための通常の先行技術の集積回路（ＩＣ）テスタ１０の簡略的な正面断面図である。図２は、多数のＩＣ１２を実装しているウエハ１４の簡略的な平面図である。テスタ１０には、１組のテスタ・チャネルを実装している回路板を包含している「テスト・ヘッド」１６と呼ばれるシャーシが含まれる。各テスタ・チャネルは、試験信号入力をＩＣ１２の入力／出力（Ｉ／Ｏ）端子に供給することができ、および／またはそのＩ／Ｏ端子において生成されたＩＣ出力信号を監視して、その状態を決定することができる。テスタ１０には、テスト・ヘッド１６内の各テスタ・チャネルを、試験されているＩＣ１２の表面上の適切なＩ／Ｏ端子に連結するための相互接続システム１８も含まれる。この例では、相互接続システム１８には、テスト・ヘッド内のチャネルとプローブ・カード２０との間で信号を伝達するために、テスト・ヘッド１６から下方に延びるポゴ・ピン２２（または同軸ケーブルなどの他の相互接続構造）の先端を受ける接点を含んでいる上面を有するプローブ・カード２０が含まれる。プローブ・カード２０の下面にある１組のプローブ２４（例えばマイクロスプリング接触など）は、ＩＣのＩ／Ｏ、電源端子、および接地端子として機能するＩＣ１２の表面上にあるパッドにアクセスするように構成される。プローブ・カード２０内の導体（図示せず）は、各ポゴ・ピン２２を１つまたは複数のプローブ２４に連結して、テスタ・チャネルとＩＣ１２のＩ／Ｏ端子との間の信号経路を完成する。いくつかの場合では、抵抗器およびキャパシタなど、様々な受動構成要素をプローブ・カード２０の上に取り付けて、それらの信号経路の周波数応答に影響を与えることが可能である。ウエハ１４は、多数のＩＣ１２を実装し、かつ各ＩＣは、多くのＩ／Ｏ端子を有することができるので、テスタ１０は、ウエハ１４上のすべてのＩＣ１２を同時に試験するのに十分なチャネルを有していない。テスタ１０は、１つのＩＣ１２のみ、または極少数のＩＣ１２を同時に試験する可能性があるので、ウエハ１４を保持している「プローバ」２５は、試験される特定のＩＣ（または複数のＩＣ）１２を、プローブ２４の下に配置して、それらをプローブと接触させる。各試験、完了した後、プローバ２５は、プローブが、試験される次のＩＣ（または複数のＩＣ）にアクセスするように、ウエハ１４を再配置する（「ステップ」）。
【００２１】
図３は、図１のテスタ１０を示すブロック図である。テスト・ヘッド１６には、バス２８を介してホスト・コンピュータ３０に相互接続された１組のテスタ・チャネル２６が含まれる。試験前に、ホスト・コンピュータ３０は、クロック生成装置３２によって生成され、かつすべてのテスタ・チャネル２６に分配された周期的なＣＬＯＣＫ信号のエッジに応答して、試験活動のシーケンスを実施するように、各チャネル２６をプログラムする。相互接続システム１８は、テスタ・チャネル２６のチャネルＩ／Ｏ端子３４をＩＣ１２上の試験点３６に連結する。
【００２２】
図４は、図３のテスタ・チャネル２６の１つを、簡略的なブロック図の形態で示す。テスタ・チャネル２６には、試験信号をＩＣ端子３６に送信するためのトライステート・バッファ４０が含まれる。アナログ・コンパレータ回路４２は、ＩＣ端子３６において生成されたＩＣ出力信号を基準電圧（ＲＥＦ）と比較して、ＩＣ出力信号の状態を示すデジタル出力信号ＳＴＡＴＥを生成する。デジタル・コンパレータ４３は、ＩＣ出力信号の実際の状態（ＳＴＡＴＥ）を、予想状態（ＥＸＰＥＣＴ）を表すデータと比較して、ＩＣ出力信号が、予想した状態であるかを示すＦＡＩＬ信号を生成する。データ獲得システム４４は、各試験サイクルのＦＡＩＬデータをホスト・コンピュータ３０に配信する。
【００２３】
ＣＬＯＣＫ信号の各エッジは、チャネル２６が、試験が開始される前に、図３のホスト・コンピュータ３０によって供給されたデータをプログラムすることによって確定された１つまたは複数の活動を実施する、試験サイクルの開始を記す。制御およびタイミング回路４６は、信号Ｚを介して、バッファ４０をイネーブルあるいはトライステートにすることによって、バッファの入力信号（ＤＲＩＶＥ）をハイあるいはローに駆動することによって、および／またはＥＸＰＥＣＴデータをコンパレータ４３に供給し、かつＦＡＩＬデータを獲得するように、ＣＯＭＰＡＲＥ信号を介して、獲得システム４４に信号合図することによって、ＣＬＯＣＫ信号の各エッジに応答することが可能である。
【００２４】
ホスト・コンピュータ３０は、制御およびタイミング回路４６によって生成されたＤＲＩＶＥ信号、Ｚ信号、およびＣＯＭＰＡＲＥ信号のタイミングを較正するために、バス２８（図３）を介して、較正データを各チャネル２６に供給する。例えば、試験中、チャネル２４（１）が、試験点３６（１）に送信された試験信号の状態を変化させ、テスタ・チャネル２６（２）が、Ｎナノ秒後に、試験点３６（２）に出現するＩＣ出力信号の特定の状態変化を観測することが予想されるとする。出力信号の状態変化が、入力信号の状態変化に続く適切な遅延で試験点３６（２）において行われない場合、ＩＣ１２は、欠陥があると見なされる。したがって、テスタ１０は、任意のテスタ・チャネル２６が、試験信号の状態を変化させる時間と、任意の他のテスタ・チャネル２６が、ＩＣ出力信号を順次サンプリングする時間とを、厳密に調節することができなければならない。
【００２５】
すべてのチャネル２６は、同じＣＬＯＣＫ信号のエッジに関して、活動のタイミングをとるので、それらの活動は、厳密に同期することができる。しかし、ＣＬＯＣＫ信号を各チャネル２６に伝達する経路３８（図１）の長さまたは電子的特性の相違により、ＣＬＯＣＫ信号のエッジは、わずかに異なる時間にチャネルに到着し、それにより、試験事象の調整に悪影響を及ぼすことがある。また、タイミングの相違は、様々なチャネル構成要素４０〜４６（図４）の固有遅延のチャネルごとの差異から、またはテスタ・チャネル２６をＩＣパッド３６に連結する相互接続システム１８を通る信号経路の長さまたはインピーダンス特性の差異から、生じることがある。
【００２６】
したがって、ホスト・コンピュータ３０は、すべてのチャネルが、試験信号の状態変化と出力信号のサンプリングを厳密に調整することができるように、ＣＬＯＣＫ信号に対してチャネルによって実施された試験事象のタイミングを調整して、そのような差異を補償するために、較正データを各テスタ・チャネル２６の制御およびタイミング回路４６（図４）に供給する。
【００２７】
図４を参照すると、ＣＬＯＣＫ信号エッジと、ＩＣ端子３６における試験信号エッジの出現との間の全駆動遅延ＤＤＴは、以下の遅延の和に等しい。
ＤＤＩ：制御およびタイミング回路の固有駆動遅延
ＤＤＣ：較正データによって制御された駆動較正遅延
ＤＰＤ：ホスト・コンピュータからのプログラム・データによって各試験サイクルに対して設定されたプログラム可能な駆動遅延
ＤＤ：トライステート・ドライバの固有遅延
ＤＣＰ：テスタ・チャネルとＩＣ端子の間の固有経路遅延
したがって、次のようになる。
ＤＤＴ＝ＤＤＩ＋ＤＤＣ＋ＤＰＤ＋ＤＤ＋ＤＣＰ
【００２８】
ホスト・コンピュータ３０は、例えば、プログラム可能な遅延ＤＰＤが０のとき、全遅延ＤＴが、すべてのチャネルに対し定数Ｋであるように、制御およびタイミング回路４６に供給された較正データを使用して、すべてのテスタ・チャネルに対し、ＤＤＣを調節する。したがって、下のようになる。
Ｋ＝ＤＤＩ＋ＤＤＣ＋ＤＤ＋ＤＣＰ
したがって、試験中、制御およびタイミング回路４６に入力されたプログラム・データが、この回路に、ＣＬＯＣＫ信号エッジに続くＴのプログラム可能な遅延ＤＰＤで、試験信号エッジをＩＣ端子３６に送信するように通知するとき、試験信号エッジは、ＣＬＯＣＫ信号エッジの後、遅延Ｔ＋Ｋで、端子３６に実際に到着する。追加の定数遅延Ｋは、すべてのチャネルが、同じ追加の定数駆動遅延を提供するので、問題ではない。
【００２９】
ＣＬＯＣＫ信号エッジとＣＯＭＰＡＲＥ信号エッジとの間の実際の遅延は、次のようになる。
ＤＣＴ＝ＤＣＩ＋ＤＣＣ＋ＤＰＣ＋ＤＣ＋ＤＣＰ
上式で、ＤＣＴは、制御およびタイミング回路の固有の比較遅延、ＤＣＣは、制御およびタイミング回路４６に入力された較正データによって制御された駆動較正遅延、ＤＰＣは、ホスト・コンピュータからのプログラム・データによって各試験サイクルに対して設定されたプログラム可能な比較遅延、ＤＣは、トライステート・ドライバの固有遅延、ＤＣＰは、テスタ・チャネルとＩＣ端子の間の固有比較経路遅延である。
【００３０】
プログラム・データが、制御およびタイミング回路４６に、ＣＬＯＣＫ信号エッジに続く遅延Ｔで、ＩＣ出力信号をサンプリングするように通知するとき、制御およびタイミング回路４６は、ＣＬＯＣＫ信号に続く遅延Ｔではなく、ＦＡＩＬデータが、ＩＣ出力信号の状態を表す精確な瞬間に、ＣＯＭＰＡＲＥ信号を実際にアサートすべきであるが、その理由は、ＩＣ出力信号は、較正された駆動遅延である、ＣＬＯＣＫ信号のＴ＋Ｋ秒後に、ＩＣ端子３６に出現したからである。これにより、駆動遅延Ｔと比較遅延Ｔは、ＩＣ端子３６の事象に関して、同じ意味を有することが保証される。
【００３１】
ホスト・コンピュータ３０は、プログラム可能な比較遅延ＤＰＣＰが、ある値Ｔであるとき、タイミング回路４６が、遅延ＤＣＴ＝Ｔ＋Ｋ＋ＤＣＰで、ＣＯＭＰＡＲＥ信号をアサートするように、各チャネルに対して、比較較正遅延ＤＣＣを調節しなければならない。
【００３２】
先行技術のタイミング較正
先行技術のタイミング較正システムは、通常、ＣＬＯＣＫ信号エッジに続くあるプログラム可能な駆動遅延に対して、すべてのテスタ・チャネルを設定し、次いで、オシロスコープ、または波高点ボックスなど他の間隔測定装置を使用して、ポゴ・ピン２２（図１）の先端に出現しているチャネル２６からの試験信号間のタイミング・スキューを測定する。そのようなシステムは、チャネルが、同じ公称遅延に対してプログラムされたとき、ポゴ・ピンの先端における様々なチャネルの試験信号出力間に、最小限の測定可能なタイミング・スキューが存在するように、制御およびタイミング回路４６（図４）に入力された較正データを反復して調整する。Ｚ信号の遅延は、同様の方式で、較正される。
【００３３】
各チャネル２６に対するＣＯＭＰＡＲＥ信号のタイミングは、通常、ＤＲＩＶＥ信号のタイミングが較正された後、較正される。これを実施する１つの方式は、各ＣＬＯＣＫ信号パルスの後、ある既知の時間に、ＤＲＩＶＥ信号エッジを、開路プローブまたは短絡プローブの先端に設定するように、チャネルをプログラムすることである。次いで、エッジは、比較回路４２に後方反射される。ＲＥＦ電圧とＥＸＰＥＣＴデータは、各反射されたＤＲＩＶＥ信号エッジに応答して、ＦＡＩＬ信号に状態を変化させるように設定される。次いで、各チャネル２６の制御およびタイミング回路４６に入力された較正データは、ＦＡＩＬ信号が、ちょうど状態を変化させたときに、獲得システム４４が、ＦＡＩＬ信号をサンプリングするまで、反復して調節される。
【００３４】
較正プロセスは、ＩＣ試験点３６を接触させるプローブ２４の先端ではなく、ポゴ・ピン２２（図１）の先端において実施されるが、その理由は、ポゴ・ピン２２が、プローブ２４より長くかつより広く間隔を空けて配置されており、したがって、試験機器がアクセスすることが、はるかにより容易であるからである。プローブ・カード２０とプローブ２４を通る信号経路の差異は、チャネル２６間のタイミングの相違を増大することがあるが、そのような差異は、過去、無視できるほど小さかった。しかし、ＩＣの入力と出力の信号周波数が増大するにつれ、相互接続システム１８を通る信号経路間の小さな差異は、著しくなり、テスタ・チャネル１６のタイミングを較正するとき、補償されなければならない。したがって、チャネル２６のタイミングを較正するとき、より容易にアクセス可能なポゴ・ピン２２の先端ではなく、プローブ２４の先端において、出力信号のスキューを測定することが望ましい。本発明により、これを実施することが可能になる。
【００３５】
駆動較正
本発明は、相互接続システム１８を通る時間遅延を補償するように、プローブ２４の先端において、テスタ１０のチャネル２６（図３）の駆動および比較のタイミングを較正するための方法を提供する。方法は、ＩＣ１２と同様の、サイズと形状が適切である、１組の「相互接続領域」を使用する。各相互接続領域は、試験されるウエハ１４と、サイズと形状が同様であるとすることが可能である、別々の「較正」ウエハ上に適切に実装される。較正プロセス中、較正ウエハは、試験されるウエハ１４の代わりに、プローバ２５（図１）の上に配置される。相互接続領域も、試験されるウエハ１４の上に実装することが可能である。
【００３６】
図５は、試験されるウエハ１４のＩＣ１２の簡略的な平面図である。この例では、ＩＣ１２には、図４のプローブ２４によってアクセスされる表面上の１組の８つのパッド３６（１）〜３６（８）が含まれる。
【００３７】
図６〜１３は、図５の試験ＩＣ１２に必要な８つのテスタ・チャネル２６のタイミングを較正するとき使用するために、較正ウエハの上に実装することが可能である、１組の８つの相互接続領域４１〜４８を示す。各試験領域４１〜４８は、図５のＩＣ１２によって占有された領域と同じサイズおよび形状を有する較正ウエハの領域を占有し、プローバ２５（図１）が、それらを１対のプローブ２４の先端と接触させることが可能であるように配置された１対のパッド５０および５２を実装する。具体的には、各試験領域４１〜４８には、図５のＩＣ１２のパッド３６（１）〜３６（８）の対応する１つと同じ相対位置を有する第１パッド５０（１）〜５０（８）と、ＩＣ１２のあらゆるパッド３６の位置に対応しない位置の試験領域内に配置された第２パッド５２とが含まれる。図１のテスタ１０は、パッド５２と、相互接続１８を通る信号経路とを接触させるための余分なプローブ２４を備え、このプローブをスペア・チャネル２６に接続させる。ＩＣ１２が、試験中に、プローブ２４の下にあるとき、余分なプローブ２４は、どのパッド３６とも接触しない。各試験領域４１〜４８には、２つのパッドを相互接続する導体５４も含まれる。すべての試験領域４１〜４８の導体５４は、パッド間の距離のあらゆる相違に関係なく、長さが均一であることが適切である。
【００３８】
図１４を参照すると、チャネル２６（１）のＤＲＩＶＥ信号のタイミングを較正するために、プローバ２５（図１）は、当初、相互接続領域４１をプローブ２４の下に配置する。試験中、チャネル２６（１）をＩＣ１２（図５）の接触パッド３６（１）に連結するプローブ２４（１）は、ここで、チャネル２６（１）をパッド５０（１）に連結する。余分なプローブ２４（９）は、スペア・テスタ・チャネル２６（９）をパッド５２に連結する。したがって、テスタ・チャネル２６（１）が、出力試験信号を生成するとき、その信号は、パッド５０（１）に進んで、導体５４を通って、パッド５２に進み、次いで、チャネル２６（９）に戻る。
【００３９】
ホスト・コンピュータ３０（図３）は、例えば、選択されたＣＬＯＣＫ信号パルスに続く、選択されたプログラム可能な駆動遅延（ＤＰＤ＝Ｘナノ秒）で、ＤＲＩＶＥ信号をローからハイに駆動するように、チャネル２６（１）をプログラムし、ＣＬＯＣＫ信号パルスに続く、一定のプログラム可能な比較遅延（ＤＣＤ＝Ｙナノ秒）で、戻りＤＲＩＶＥ信号をサンプリングするように、スペア・チャネル２６（９）をプログラムする。チャネル２６（９）に対する制御およびタイミング回路４６（図４）のＲＥＦ信号とＥＸＰＥＣＴデータ出力は、コンパレータ４３のＦＡＩＬデータ出力が、ＤＲＩＥ信号エッジに応答して、状態を変化させるように設定される。
【００４０】
図１５〜１７は、図１４のチャネル２６（９）に到着したときのＣＬＯＣＫ信号エッジと、パッド５０（１）に到着したときのＴＥＳＴ信号エッジと、チャネル２６（９）内の獲得システムに到着したときのＦＡＩＬ信号エッジと、ＦＡＩＬ信号のサンプリングを開始したときのＣＯＭＰＡＲＥ信号エッジとの間の様々な関係を示すタイミング図である。
【００４１】
較正プロセス中、Ｔ１における各ＣＬＯＣＫ信号エッジと時間Ｔ４におけるＣＯＭＰＡＲＥ信号エッジの間隔は、ホスト・コンピュータ３０が、ＣＯＭＰＡＲＥ信号のタイミングを変化させないので、固定されたままである。ＴＥＳＴ信号エッジとＦＡＩＬ信号エッジの間隔も、パッド５０（１）とチャネル２６（９）の間では、固有信号経路遅延の調節可能な関数ではないので、固定されたままである。しかし、較正プロセス中、ホスト・コンピュータ３０は、チャネル２６（１）の駆動較正遅延ＤＤＣを反復して調節することによって、ＴＥＳＴ信号較正プロセス中に、時間Ｔ１におけるＣＬＯＣＫ信号エッジと、時間Ｔ２におけるＴＥＳＴ信号エッジの間隔を、反復して調節する。時間Ｔ４におけるＣＯＭＰＡＲＥエッジが、図１５に示したように、時間Ｔ３におけるＦＡＩＬエッジの後に生じるとき、ホスト・コンピュータ３０は、ＴＥＳＴ信号エッジとＦＡＩＬ信号エッジの両方が、ＣＯＭＡＰＲＥエッジより後に生じるように、テスタ・チャネル２６（１）の駆動較正遅延ＤＤＣを増加させて、ＤＲＩＶＥ信号遅延を増大させる。反対に、時間Ｔ４におけるＣＯＭＡＰＲＥエッジが、図１６に示したように、時間Ｔ３におけるＦＡＩＬエッジより前に生じたとき、ホスト・コンピュータ３０は、ＴＥＳＴ信号エッジとＦＡＩＬ信号エッジの両方が、ＣＯＭＰＡＲＥ信号エッジより前に生じるように、テスタ・チャネル２６（１）遅延の駆動較正遅延ＤＤＣを減少させる。ホスト・コンピュータ３０は、ＣＯＭＰＡＲＥ信号が、図１７に示したように、状態を変化させるとき、ＦＡＩＬエッジが、可能な限り時間Ｔ４の近くで生じるまで、プロセスを反復して繰り返す。
【００４２】
プローバ２５（図１）は、次いで、チャネル２６（２）をスペア・チャネル２６（９）に連結するために、相互接続領域４２（図７）をプローブ２４の下に配置し、上述した駆動較正プロセスを繰り返して、チャネル２６（１）の駆動較正遅延を調節したのと同じ方式で、チャネル２６（２）の駆動較正遅延ＤＤＣを調節する。これを実施するために、ホスト・コンピュータ３０は、チャネル２６（２）を、チャネル２６（１）を設定したのと同じプログラム可能な駆動遅延Ｔおよび比較遅延Ｔに設定する。したがって、チャネル２６（２）較正中のＣＬＯＣＫからＣＯＭＡＰＲＥのエッジ間隔（Ｔ１とＴ４の間隔）は、チャネル２６（１）較正プロセスと同じになる。したがって、チャネル２６（２）の較正プロセスの終了時には、同様のプログラム可能なＤＲＩＶＥ遅延ＤＰＤを有するときはいつでも、同じ全ＴＥＳＴ信号遅延Ｔ２−Ｔ１を有することになる。
【００４３】
残りの６つのテスタ・チャネル２６（３）〜２６（８）の駆動較正遅延ＤＤＣが、それぞれ、図８〜１３の相互接続領域４３〜４８を使用して、同様の方式で調節されるとき、すべてのチャネル２６（１）〜２６（８）は、同じプログラム可能な駆動遅延ＤＰＤを有するとき、ＣＬＯＣＫ信号エッジと、ＩＣ１２上のパッド３６におけるＴＥＳＴ信号の到着との間に、ほぼ同じ遅延を提供する。
【００４４】
比較較正
すべてのチャネル２６に対して、駆動経路を較正したので、ホスト・コンピュータ３０は、ここで、比較信号経路を較正することが可能である。比較較正を補助するために、図１８に示したように、追加の相互接続領域６０を提供することができる。基準領域６０は、構成が、ＩＣ１２のパッド３６と同様である、１組のパッド６２を有する。１組の導体６４は、長さが図６〜１３の導体５４と同じであることが適切であり、パッド６２の対を相互接続する。したがって、相互接続領域６０のパッド６２が、プローブ２４によって接触されているので、各チャネル２６は、相互接続パッド６２を介して、試験信号を他のチャネル２６に送信することができる。
【００４５】
図９〜１２は、比較較正プロセス中の、様々なテスタ・チャネルのＣＬＯＣＫ信号、ＴＥＳＴ信号、ＦＡＩＬ信号、およびＣＯＭＰＡＲＥ信号のタイミング関係を示す。相互接続領域６０が、テスタ・プローブの下にあるので、ホスト・コンピュータ３０は、時間Ｔ２に、試験信号エッジをパッド６２に送信することによって、時間Ｔ１に到着する各ＣＬＯＣＫ信号エッジに応答するように、あるプログラム可能な駆動遅延Ｔに対して、各相互接続された対の１つのチャネル２６をプログラムする。これにより、ＦＡＩＬ信号は、ＣＬＯＣＫ信号エッジに続く時間Ｔ３に、状態を変化させる。遅延Ｔ２−Ｔ１とＴ３−Ｔ１は、固定され、比較較正プロセス中に変化しない。ホスト・コンピュータ３０は、また、プログラム可能なＣＯＭＰＡＲＥ信号遅延ＤＣＤＴを有するように、各相互接続された対の他のチャネル２６をプログラムする。上記で議論したように、ＣＯＭＰＡＲＥ信号の全遅延Ｔ４−Ｔ１は、ＤＤＣ、制御およびタイミング回路４６の固有遅延および較正遅延の和である。受信チャネル２６によって生成されたサンプリングしたＦＡＩＬデータが、図１９に示したように、時間Ｔ４におけるＣＯＭＰＡＲＥ信号エッジが、時間Ｔ３におけるＦＡＩＬエッジに続くことを示すときはいつでも、ホスト・コンピュータ３０は、受信チャネル２６の比較較正遅延ＤＣＣを減少させて、ＣＯＭＰＡＲＥ信号エッジを進める。反対に、受信チャネル２６によって生成されたサンプリングしたＦＡＩＬデータが、図２０に示したように、Ｔ４におけるＣＯＭＰＡＲＥ信号エッジが、時間Ｔ３におけるＦＡＩＬエッジに先行することを示すときはいつでも、ホスト・コンピュータ３０は、受信チャネル２６の比較較正遅延ＤＣＣを増加させて、ＣＯＭＡＰＲＥ信号エッジを遅らせる。受信チャネル２６に対する比較較正プロセスは、ＣＯＭＡＰＲＥ信号エッジが、時間Ｔ３におけるＦＡＩＬ信号エッジと可能な限り近く一致するときに終了する。次いで、比較較正プロセスは、残りのチャネル２６を比較較正するために、送信および受信チャネル２６の役割を反対にして、反復される。
【００４６】
図６〜１３の相互接続領域パターンは、唯一のスペア・チャネル２６（９）の比較機能を使用して、すべての他のチャネル２６（１）〜２６（８）の駆動信号のタイミングを較正する較正プロセスに対して設計される。しかし、単一のスペア・チャネルを比較基準として使用することは、較正される各チャネル２６（１）〜２６（８）に、１つの相互接続領域４１〜４８を提供することを必要とし、また、すべてのチャネル２６（１）〜２６（８）を順次較正することを必要とする。ＩＣ１２が、ちょうど８の代わりに、数百のパッド３６を有するとき、駆動較正プロセスは、長時間かかり、かつ多数の相互接続領域を必要とすることがあり得る。１の代わりに、Ｎのスペア・チャネルを比較基準として使用する場合、時間と、必要とされる相互接続領域の数をほぼＮ分の１に低減することができる。
【００４７】
図２２は、図３のテスタのチャネル２６（１）〜２６（１２）によって試験することが可能である１２のパッド３６を有するＩＣを示す。この構成は、唯一のスペア・チャネルを比較基準として使用した場合、駆動構成のために、１２の試験領域を必要とする。しかし、２つのスペア・チャネル２６（１３）と２６（１４）が、比較基準として使用可能なとき、わずかに７つの相互接続領域が必要である。図２３〜２８は、必要な７つの相互接続領域７１〜７６の６つを示す。基準領域７１には、２つのスペア・チャネル２６（１３）と２６（１４）によってアクセスされたパッド５２（１）と５２（２）の第１対が含まれる。領域７１のパッド５０（１）と５０（２）の第２対は、やはり図２２のＩＣ１２のパッド３６（１）と３６（２）の対にアクセスするチャネル２６（１）と２６（２）によってアクセスされる。基準領域７２〜７６は、一般に、相互接続領域２３と同様であるが、各領域７２〜７６のパッドの第２対が、ＩＣ１２のパッド３６の異なる対に対応するように配置される点が異なる。
【００４８】
各テスタ・チャネルに対する駆動構成プロセスは、一般に、上述したものと同様であるが、２つのチャネルを同時に駆動構成することができる点が異なる。しかし、チャネルを駆動較正する前に、まず、テスタ・チャネルが駆動較正されたとき、整合比較タイミングを有するように、２つのスペア・チャネル１２（１３）と１２（１４）の一方の比較較正を調節する必要がある。図２３の試験領域７１は、当初、プローブの下に配置される。パッド５０（１）にアクセスしている第１スペア・チャネル２６（１３）は、次いで、パッド５０（１）にアクセスしているチャネル２６（１）（図３）を駆動基準として使用して、比較較正される。次いで、追加の相互領域７７（図２９）が、プローブの下に配置される。図２３の相互接続領域７１は、チャネル２６（１）をパッド５０（１）と５２（１）を介して第１スペア・チャネルに連結するが、相互接続領域７７は、チャネル２６（１）をパッド５０（１）と５２（２）を介して第２スペア・チャネルに連結することに留意されたい。相互接続領域７７を配置し、再びチャネル２６（１）を駆動基準として使用して、第２スペア・チャネル２６（１４）は、第１スペア・チャネル２６（１３）の比較較正と整合するように、比較較正される。その後、相互接続領域７１〜７６は、連続して、プローブの下に配置され、２つのスペア・チャネル２６（１３）と２６（１４）を比較基準として使用して、１２のチャネルの比較較正をする。
【００４９】
そしてさらに、以上の議論から、多数のパッドを有するＩＣに対して、３つ以上のスペア・チャネルを比較基準として使用して、テスタ・チャネルを駆動較正するために必要な相互接続領域の数と時間をさらに低減することができることが明らかである。
【００５０】
図３０は、図３の先行技術のテスタ１０と一般に同様である集積回路テスタを示すが、ＣＬＯＣＫ信号とバス２８を外部「測定ユニット」８２まで延ばすための接続を含む点が異なる。図３１は、プローバ２５上のウエハ１４への接触を提供するプローブ・カード２０を含んでいる、図３０の集積回路テスタと測定ユニットの簡略的な断面平面図である。
【００５１】
図３０を参照すると、プローブ・カード２０とテスト・ヘッド１６の導体８４とを通る追加の経路は、追加のプローブ８３を測定ユニット８２に連結する。測定ユニット８２は、ＩＣ試験には関係しないので、ＩＣが試験されているときに、測定ユニット８２によってアクセスされたプローブ８３が、ＩＣ１２と接触している間、プローブは、ＩＣのパッド３６のいずれとも接触しない。
【００５２】
測定ユニット８２には、クロック生成装置３２によって生成されたＣＬＯＣＫ信号のエッジと、プローブ８３を介して到着し、かつ該時間間隔を再びホスト・コンピュータ３０に報告する信号のエッジとの間の間隔を測定するための従来の間隔測定回路が含まれる。試験されるＩＣ１２が、図５に示したパッド構成を有すると想定すると、図６〜１３に示した相互接続領域は、間隔測定ユニット８２をテスタ・チャネル２６（１）〜２６（８）と接続するように、連続して配置される。したがって、ホスト・コンピュータ３０は、測定ユニット８２を使用して、ＣＬＯＣＫ信号エッジと、各テスタ・チャネル２６（１）〜２６（８）からの試験信号エッジの到着との絶対的な時間間隔を測定することができる。すべてのチャネル２６（１）〜２６（８）が、同じプログラム可能な遅延に対して設定されているので、ホスト・コンピュータ３０は、測定ユニット８２が、すべてのチャネルに対して、同じ遅延を測定するまで、各チャネルの駆動較正遅延を反復して調節することによって、すべてのチャネルの駆動遅延を較正することができる。
【００５３】
相互接続領域の数を低減し、かつテスタ・チャネルを駆動較正するのに必要な時間を低減するために、２つ以上の測定ユニット８２を提供することができる。例えば、２つの測定ユニット８２が提供されたとき、図２３〜２８の相互接続領域パターンを使用して、図２２のＩＣ１２のパッドにアクセスするチャネルを駆動較正することができる。必要であれば、図２９の追加のパターンを使用して、ホスト・コンピュータ３０が、２つの測定ユニットの間隔測定のあらゆる相違を決定することを可能して、チャネルの較正を駆動するそのような相違を補償することを可能にするようにすることができる。
【００５４】
フライバイ比較較正
図３を参照すると、先行技術のテスタ・チャネル２６のドライバ４０とコンパレータ４２は、単一の相互接続経路を介して、ＩＣパッド３６に連結される。したがって、パッド３６が、ＩＣ出力信号を送信することと、ＩＣ入力信号を受信することの両方ができるとき、入力信号と出力信号は、同じ経路上を進行しなければならない。高周波数の応用分野では、相互接続システムの経路遅延は、ＩＣ入力信号パスルに近接して後続するまたは先行するＩＣ出力信号パルスの状態を決定するチャネルの能力に悪影響を及ぼすが、その理由は、２つのパルスの一部が、コンパレータ４２の入力において、重複することがあるからである。
【００５５】
図３２は、一方がドライバ４０からパッド３６までで、他方がパッド３６からコンパレータ４２までである、２つの経路を介して、チャネル２６をパッド３６に接続するための代替「フライバイ」システムを示す。ドライバ４０からの信号経路が、パッド３６において、適切に終端するとき、ＩＣ入力信号は、ドライバ４２への入力に出現しない。したがって、さらに近接して配置されても、入力信号と出力信号は、コンパレータ４２への入力において重複しない。
【００５６】
図３と３２のテスタ・チャネルは、１つまたは２つの経路を使用して、チャネルをパッド３６に接続するかに関係なく、上述した方式で、駆動較正および比較較正することができる。しかし、図３２に示したフライバイ接続では、比較較正は、相互接続領域の使用を必要としないわずかに異なる方式で実施することもできる。上述したように、相互接続領域の比較構成を使用して、１対のテスタ・チャネルが連結される。テスタ・チャネルの一方の駆動回路は、他のチャネルの比較較正遅延を調節するとき、基準として使用される試験信号エッジを生成する。図３２に示したフライバイ接続では、各チャネル内のドライバ４０は、チャネルの比較較正遅延が調節されているとき、時間基準として、試験信号タイミング・エッジを供給することができる。したがって、そのような場合では、比較較正プロセス中に、チャネルの対を連結するために、コネクタ領域を使用する必要はない。
【００５７】
以上の明細書は、本発明の好適な実施形態を記述してきたが、当業者なら、より広範な態様で、本発明から逸脱せずに、好適な実施形態に対して多くの修正を施すことが可能である。したがって、添付の特許請求の範囲は、本発明の真の範囲と精神の範囲内にあるそのようなすべての修正を網羅することを意図している。
【図面の簡単な説明】
【図１】半導体ウエハ上のダイの形態であるＩＣを試験するための通常の先行技術の集積回路（ＩＣ）テスタの簡略的な正面断面図である。
【図２】先行技術の半導体ウエハの簡略的な平面図である。
【図３】図１のテスタを例示するブロック図である。
【図４】図３のテスタのテスタ・チャネルの１つを簡略的なブロック図の形態で示している。
【図５】図４の半導体ウエハのＩＣの簡略的な平面図である。
【図６】図５のＩＣを試験するＩＣテスタのテスタ・チャネルのタイミングを較正することに使用される、本発明による半導体較正ウエハの１組の相互接続領域の簡略的な平面図である。
【図７】図５のＩＣを試験するＩＣテスタのテスタ・チャネルのタイミングを較正することに使用される、本発明による半導体較正ウエハの１組の相互接続領域の簡略的な平面図である。
【図８】図５のＩＣを試験するＩＣテスタのテスタ・チャネルのタイミングを較正することに使用される、本発明による半導体較正ウエハの１組の相互接続領域の簡略的な平面図である。
【図９】図５のＩＣを試験するＩＣテスタのテスタ・チャネルのタイミングを較正することに使用される、本発明による半導体較正ウエハの１組の相互接続領域の簡略的な平面図である。
【図１０】図５のＩＣを試験するＩＣテスタのテスタ・チャネルのタイミングを較正することに使用される、本発明による半導体較正ウエハの１組の相互接続領域の簡略的な平面図である。
【図１１】図５のＩＣを試験するＩＣテスタのテスタ・チャネルのタイミングを較正することに使用される、本発明による半導体較正ウエハの１組の相互接続領域の簡略的な平面図である。
【図１２】図５のＩＣを試験するＩＣテスタのテスタ・チャネルのタイミングを較正することに使用される、本発明による半導体較正ウエハの１組の相互接続領域の簡略的な平面図である。
【図１３】図５のＩＣを試験するＩＣテスタのテスタ・チャネルのタイミングを較正することに使用される、本発明による半導体較正ウエハの１組の相互接続領域の簡略的な平面図である。
【図１４】２つのテスタ・チャネルを相互接続するための、本発明による相互接続領域を示すブロック図である。
【図１５】本発明によるタイミング較正プロセス中に、図１４のテスタ・チャネル内における様々な信号間のタイミングの関係を示している。
【図１６】本発明によるタイミング較正プロセス中に、図１４のテスタ・チャネル内における様々な信号間のタイミングの関係を示している。
【図１７】本発明によるタイミング較正プロセス中に、図１４のテスタ・チャネル内における様々な信号間のタイミングの関係を示している。
【図１８】図３のＩＣテスタのテスタ・チャネルのタイミングを較正することに使用される、本発明による半導体較正ウエハの他の相互接続領域の簡略的な平面図である。
【図１９】本発明によるタイミング較正プロセス中の、図３のテスタ・チャネル内における様々な信号間のタイミングの関係を示す図である。
【図２０】本発明によるタイミング較正プロセス中の、図３のテスタ・チャネル内における様々な信号間のタイミングの関係を示す図である。
【図２１】本発明によるタイミング較正プロセス中の、図３のテスタ・チャネル内における様々な信号間のタイミングの関係を示す図である。
【図２２】試験されるＩＣの簡略的な平面図である。
【図２３】図２２のＩＣを試験するＩＣテスタのテスタ・チャネルのタイミングを較正することに使用される、本発明による半導体較正ウエハの１組の相互接続領域の簡略的な平面図である。
【図２４】図２２のＩＣを試験するＩＣテスタのテスタ・チャネルのタイミングを較正することに使用される、本発明による半導体較正ウエハの１組の相互接続領域の簡略的な平面図である。
【図２５】図２２のＩＣを試験するＩＣテスタのテスタ・チャネルのタイミングを較正することに使用される、本発明による半導体較正ウエハの１組の相互接続領域の簡略的な平面図である。
【図２６】図２２のＩＣを試験するＩＣテスタのテスタ・チャネルのタイミングを較正することに使用される、本発明による半導体較正ウエハの１組の相互接続領域の簡略的な平面図である。
【図２７】図２２のＩＣを試験するＩＣテスタのテスタ・チャネルのタイミングを較正することに使用される、本発明による半導体較正ウエハの１組の相互接続領域の簡略的な平面図である。
【図２８】図２２のＩＣを試験するＩＣテスタのテスタ・チャネルのタイミングを較正することに使用される、本発明による半導体較正ウエハの１組の相互接続領域の簡略的な平面図である。
【図２９】図２２のＩＣを試験するＩＣテスタのテスタ・チャネルのタイミングを較正することに使用される、本発明による半導体較正ウエハの１組の相互接続領域の簡略的な平面図である。
【図３０】本発明による測定ユニットに並べられた集積回路テスタの簡略的なブロック図である。
【図３１】図３０の集積回路テスタと測定ユニットの簡略的な正面断面図である。
【図３２】従来のフライバイ相互接続システムを介してＩＣパッド似接続された、先行技術のテスタ・チャネルを、ブロック図の形態で示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１９】
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【図２０】
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【図２１】
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【図３０】
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【図３１】
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【図３２】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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