(57)【要約】半導体構造は、上側表面および下側表面を有する基板層１３を有する基板であって基板層１３が第１導電型であるところの基板と、基板内において、前記基板層１３の前記上側表面の第１の部分の下に前記下側表面に沿って延びている第１の埋め込み層１２、並びに、基板内において、前記基板層１３の前記上側表面の第２の部分の下に前記下側表面に沿って延びている第２の埋め込み層１２と、前記第１導電型とは反対の第２導電型であり、前記基板層１３の前記第１の部分内にある第１の拡散領域２６であって、該第１の拡散領域２６と前記第１の埋め込み層１２との間の第１の耐圧を決定するために前記第１の埋め込み層１２まで第１の距離を有する第１の拡散領域２６と、前記第２導電型であり、前記基板層１３の第２の部分内にある第２の拡散領域４５であって、該第２の拡散領域４５と前記第２の埋め込み層１２との間の第２の耐圧を決定するために前記第１の埋め込み層１２まで第１の距離を有する第１の拡散領域２６とを備え、前記第１の耐圧が前記第２の耐圧よりも大きくなるように、前記第１の距離が前記第２の距離よりも大きい。
2004511912.tif 000002
【特許請求の範囲】
【請求項１】
上側表面および下側表面を有する基板層を有する基板であって前記基板層が第１の導電型であるところの基板と、
前記基板内にある第１の埋め込み層であって前記基板層の前記上側表面の第１の部分の下に前記下側表面に沿って延在している第１の埋め込み層、並びに、前記基板内にある第２の埋め込み層であって前記基板層の前記上側表面の第２の部分の下に前記下側表面に沿って延在している第２の埋め込み層と、
前記基板層の前記第１の部分内にある第１の拡散領域であって、前記第１の導電型とは反対の第２の導電型でありかつ該第１の拡散領域と前記第１の埋め込み層との間の第１の耐圧を決定するために前記第１の埋め込み層まで第１の距離を有する第１の拡散領域と、
前記基板層の第２の部分内にある第２の拡散領域であって、前記第２導電型でありかつ該第２の拡散領域と前記第２の埋め込み層との間の第２の耐圧を決定するために前記第２の埋め込み層まで第２の距離を有する第１の拡散領域とを備え、
前記第１の耐圧が前記第２の耐圧よりも大きくなるように、前記第１の距離が前記第２の距離よりも大きい半導体構造。
【請求項２】
前記第１の拡散領域はバイポーラ・トランジスタのベースであり、前記第１の埋め込み層は前記バイポーラ・トランジスタのコレクタであることを特徴とする請求項１に記載の半導体構造。
【請求項３】
前記第２の拡散領域は保護ダイオードのアノードであり、前記第２の埋め込み層は前記保護ダイオードのカソードであることを特徴とする請求項１または請求項２に記載の半導体構造。
【請求項４】
前記第１の埋め込み層は前記第２の埋め込み層に接続されており、前記第１および第２の埋め込み層は同一の工程で製造されることを特徴とする請求項１から請求項３のいずれかに記載の半導体構造。
【請求項５】
前記基板層の前記第２の部分内にあるチャネルストッパ領域をさらに備え、該チャネルストッパ領域は、前記第１の導電型であり、前記基板内に前記基板層の前記第２の部分を電気的に絶縁するために用いられ、
前記チャネルストッパ領域は、前記第２の耐圧を低下させるために前記第２の拡散領域と前記第２の埋め込み層との間における延伸チャネルストッパ領域として実質的に延在しているように配置されていることを特徴とする請求項１から請求項４のいずれかに記載の半導体構造。
【請求項６】
上側表面および下側表面を有する基板層を有する基板であって、前記基板層は第１の導電型であり、第１の埋め込み層は該基板内に設けられ前記基板層の前記上側表面の第１の部分の下に前記下側表面に沿って延在しており、並びに、第２の埋め込み層は該基板内に設けられ前記基板層の前記上側表面の第２の部分の下に前記下側表面に沿って延在しているところの基板を準備するステップと、
前記基板層の前記第１の部分内に第１の拡散領域を拡散するステップであって、該第１の拡散領域は、前記第１の導電型とは反対の第２の導電型でありかつ該第１の拡散領域と前記第１の埋め込み層との間の第１の耐圧を決定するために前記第１の埋め込み層まで第１の距離を有するところのステップと、
前記基板層の前記第２の部分に第２の拡散領域を拡散するステップであって、該第２の拡散領域は、前記第２導電型でありかつ該第２の拡散領域と前記第２の埋め込み層との間の第２の耐圧を決定するために前記第２の埋め込み層まで第２の距離を有するところのステップとを具備し、
第１の耐圧が前記第２の耐圧よりも大きくなるように、前記第１の距離は前記第２の距離よりも大きいことを特徴とする半導体構造を製造する方法。
【請求項７】
前記第１の部分の第１のエリアに第１のポリシリコン層を並びに前記第２の部分内の第２のエリアに第２のポリシリコン層を単一製造工程において堆積し、さらに前記第１および第２のポリシリコン層のそれぞれから前記第１および第２の拡散領域を単一の熱処理工程において拡散することによって前記第１および第２の拡散領域が形成され、前記第１のエリアは前記第２のエリアよりも小さいことを特徴とする請求項６に記載の半導体構造を製造する方法。
【請求項８】
前記基板層の前記第２の領域にチャネルストッパ領域をイオン注入によって形成するステップであって、該チャネルストッパ領域は前記第１の導電型であり前記基板内において前記基板層の前記第２の部分を電気的に絶縁するために用いられ、
該チャネルストッパ領域は前記第２の耐圧を低下させるために前記第２の拡散領域と前記第２の埋め込み層との間の延伸チャネルストッパ領域としてイオン注入によって形成されるところのステップをさらに具備することを特徴とする請求項６または請求項７に記載の半導体構造を製造する方法。
【発明の詳細な説明】
【０００１】
無線周波数パワートランジスタの耐圧を改善するための保護ダイオードを用いた半導体構造に係り、請求項１のアウトセット部に規定されたような保護ダイオードを製造するための自己決定方法に関する。
【０００２】
無線周波数（ＲＦ）パワートランジスタは、例えば、９００ＭＨｚから２ＧＨｚまでの周波数域における携帯型通信デバイスに用いられる。ＲＦパワートランジスタの欠陥は、負荷インピーダンス（例えば、アンテナ）とトランジスタの出力インピーダンスとの不整合のために生じ得る。インピーダンス不整合のために、ＲＦトランジスタのベースとコレクタとの間の電圧は、絶縁破壊（ｂｒｅａｋｄｏｗｎ）が起きトランジスタが破壊されるレベルよりも高く上昇し得る。コレクタとエミッタとの間に接続される保護ダイオードは、そのダイオードの耐圧をより低くすることによってトランジスタの絶縁破壊を防止する。このようなデバイスは、保護ダイオードとしてのツェナーダイオードを集積したトランジスタを開示する米国特許５７５１０５２により公知である。米国特許５７５１０５２の図２において、トランジスタおよび保護ダイオードを備えたデバイスの断面図が示されている。この先行技術に従うデバイスの製造の間には、ツェナーダイオードの構成が追加の処理ステップを必要とする。半導体技術の当業者に知られているように、そのような工程は、正確に規定された横方向拡散域の形成を含み、そのためにはそれぞれの深さも正確に規定されなければならない。
【０００３】
それにより、ツェナーダイオードの形成はそのデバイスの費用および製造時間について不利となる。さらに、ツェナーダイオードの形成は、技術により課される制限のためにいくつかのタイプのパワートランジスタデバイスには禁止される。例えば、当技術分野において公知のバイポーラデバイス用のダブルポリシリコン処理においては、ＲＦパワートランジスタへ接続されたツェナーダイオードの形成は可能である。
【０００４】
本発明の目的は、ＲＦパワートランジスタおよび保護ダイオードを備えたバイポーラデバイス、並びに、そのようなバイポーラデバイスをダブルポリシリコン処理で製造する方法を提供することである。
【０００５】
本発明は、上側表面および下側表面を有する基板層を有する基板であって基板層が第１の導電型であるところの基板と、その基板内にある第１の埋め込み層であって前記基板層の前記上側表面の第１の部分の下に前記下側表面に沿って延びている第１の埋め込み層、並びに、その基板内にある第２の埋め込み層であって前記基板層の前記上側表面の第２の部分の下に前記下側表面に沿って延びている第２の埋め込み層と、前記基板層の前記第１の部分内にある第１の拡散領域であって、前記第１の導電型とは反対の第２の導電型でありかつ該第１の拡散領域と前記第１の埋め込み層との間の第１の耐圧を決定するために前記第１の埋め込み層まで第１の距離を有する第１の拡散領域と、前記基板層の第２の部分内にある第２の拡散領域であって、前記第２の導電型でありかつ該第２の拡散領域と前記第２の埋め込み層との間の第２の耐圧を決定するために前記第２の埋め込み層まで第２の距離を有する第２の拡散領域とを備え、前記第１の耐圧が前記第２の耐圧よりも大きくなるように、前記第１の距離が前記第２の距離よりも大きい半導体構造（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ａｒｒａｎｇｅｍｅｎｔ）に関する。
【０００６】
さらに、本発明は、上述の通りの構造において、前記第１の拡散領域がバイポーラ・トランジスタのベースであり、前記第１の埋め込み層が前記バイポーラ・トランジスタのコレクタである構造に関する。
【０００７】
さらに、本発明は、前述した構造において、前記第２の拡散領域が保護ダイオードのアノードであり、前記第２の埋め込み層が前記保護ダイオードのカソードである構造に関する。
【０００８】
さらに、本発明は、前述した構造において、前記第１の埋め込み層が前記第２の埋め込み層に接続されており、前記第１および第２の埋め込み層が同一工程で製造される構造に関する。
【０００９】
さらに、本発明は、上で規定したとおりの構造に、さらに前記基板層の前記第２の部分内にあるチャネルストッパ領域を備え、そのチャネルストッパ領域は、前記第１の導電型であり基板内に前記基板層の前記第２の部分を電気的に絶縁するために用いられ、前記チャネルストッパ領域は、前記第２の耐圧を低下させるために前記第２の拡散領域と前記第２の埋め込み層との間における延伸チャネルストッパ領域として実質的に延びているように形成されている構造に関する。
【００１０】
本発明は、
・上側表面および下側表面を有する基板層を有する基板を準備するステップであって、基板層は第１の導電型であり、第１の埋め込み層は該基板内に設けられ前記基板層の前記上側表面の第１の部分の下に前記下側表面に沿って延びており、並びに、第２の埋め込み層は該基板内に設けられ前記基板層の前記上側表面の第２の部分の下に前記下側表面に沿って延びているところステップと、
・前記基板層の前記第１の部分内に第１の拡散領域を拡散するステップであって、第１の拡散領域は、前記第１の導電型とは反対の第２の導電型でありかつ該第１の拡散領域と前記第１の埋め込み層との間の第１の耐圧を決定するために前記第１の埋め込み層まで第１の距離を有するところのステップと、
・前記基板層の前記第２の部分に第２の拡散領域を拡散するステップであって、第２の拡散領域は、前記第２の導電型でありかつ該第２の拡散領域と前記第２の埋め込み層との間の第２の耐圧を決定するために前記第２の埋め込み層まで第２の距離を有するところのステップとを具備し、
第１の耐圧が前記第２の耐圧よりも大きくなるように、前記第１の距離は前記第２の距離よりも大きい半導体構造を製造する方法に関する。
【００１１】
さらに、本発明は、上述した方法において、前記第１の部分の第１のエリアに第１のポリシリコン層を、並びに、前記第２の部分の第２のエリアに第２のポリシリコン層を単一製造工程において堆積し、さらに、前記第１および第２のポリシリコン層のそれぞれから前記第１および第２の拡散領域を単一の熱処理工程において拡散することによって、前記第１および第２の拡散領域が形成され、前記第１のエリアは前記第２のエリアよりも小さいところの方法に関する。
【００１２】
本発明は、前述の方法において、前記基板層の前記第２の領域にチャネルストッパ領域をイオン注入によって形成するステップであって、該チャネルストッパ領域は前記第１の導電型であり基板内において前記基板層の前記第２の部分を電気的に絶縁するために用いられ、該チャネルストッパ領域は前記第２の耐圧を低下させるために前記第２の拡散領域と前記第２の埋め込み層との間の延伸チャネルストッパとしてイオン注入によって形成されるところのステップをさらに具備する方法に関する。
【００１３】
本発明によれば、保護ダイオードの形成は、分離したＲＦパワートランジスタを構成するために必要とされる処理ステップに比較して、追加の処理ステップ（例えば、堆積、注入、マスキングおよびエッチング）を全く必要としない。保護ダイオードはパワートランジスタと同じ処理工程内で形成される。さらに、本発明の方法は、自己決定的である。即ち、処理ステップの間に生じるいずれの変化も、パワートランジスタおよび保護トランジスタの両方の電気的（および物理的）特性に同様に影響する。これらの環境のもとで、保護ダイオードの耐圧は、弊害をもたらすトランジスタの耐圧よりも常に低い。
【００１４】
以下、本発明は、添付図面に関連して説明がなされる。添付図面は、特許請求の範囲において規定されたとおりの保護範囲を限定するものではなく、図示する目的ためにのみ示されている。
【００１５】
図１は、ＲＦパワートランジスタおよび保護ダイオードを備えた従来の回路の概略図を示す。図１の回路１において、ＲＦパワートランジスタ２はベース３、エミッタ４およびコレクタ５を備えていることを示している。ＲＦパワートランジスタ２は、構成においては、共通エミッタ構成として公知であり、ここで、エミッタ４および基板領域６（図示せず）は電気的に接地レベルである。エミッタ４とコレクタ５との間には、抵抗器８と直列に寄生容量７がある。コレクタ５とエミッタ４との間に保護ダイオード９が製造工程において寄生容量７および抵抗器８と平行に形成されている。保護ダイオード９はカソード１０およびアノード１１を含む。保護ダイオード９は、コレクタ５とベース３との間の電圧がトランジスタの破壊レベルにまで上昇する場合にＲＦパワートランジスタ２の損傷を防止する役目を果たす。保護ダイオード９は、トランジスタの絶縁破壊が生じる前に、低レベル電圧ＶＣＥで動作する（ｃｌｉｐ）。
【００１６】
本発明に従った回路１は、付加的な処理ステップを適用することなしに、バイポーラ・トランジスタ・デバイスの標準的なダブルポリシリコン処理で製造される。保護ダイオード９は、パワートランジスタ２に必要とされるものと同じ処理ステップの間に形成される。
【００１７】
図２は、本発明に従ったＲＦパワートランジスタ２および保護ダイオード９を備えたデバイスの平面における例示的な構造を概略的に示す。基板６のｎ型エピタキシャル表面層１３上に、ベース領域３、エミッタ領域４、コレクタ領域１２および保護ダイオード領域９が定めされている。基板６の表面レベルにおけるこの構造において、ベース領域３およびエミッタ領域４は、共通のエリアに互いの近傍に位置付けられている。同じ表面レベルにおいて、ある距離をおいてダイオード領域９が位置付けられている。基板６の表面レベルの下に、ベースおよびエミッタ領域３、４の下からダイオード領域９の下まで延びている埋め込みコレクタ領域１２が定められている。コレクタ領域１２内には該コレクタに接続するコレクタ開口領域３１が設けられている。これらの領域３、４、５、９、３１の周りには、チャネルストッパ（鎖線により図示されている）が該デバイスを近傍のデバイスから絶縁するように定められている。コレクタ領域１２の外側では、チャネルストッパがｎ型エピタキシャル表面層１３を部分的にｐ型にドーピングする。線Ａ‐Ａ´および線Ｂ‐Ｂ´は、それぞれ図３ａから図３ｍおよび図４ａ、図４ｂに示されている断面図の位置を示す。ここで、埋め込みコレクタ領域１２は、並列接続により単一の大きなパワートランジスタを形成する複数のベースおよびエミッタ領域３、４の下に延びていてもよいことに注意されたい。その場合、チャネルストッパは、この単一の大きなパワートランジスタを含む領域を分離する。
【００１８】
本発明に従った回路１を形成するために必要とされる処理ステップは、パワートランジスタ２が連続的ステップで形成される図２の線Ａ−Ａ´によって定められた断面領域を模式的に示した次の図３ａから図３ｍに図示されている。
【００１９】
図４ａおよび図４ｂは、メタライゼーション（ｍｅｔａｌｉｚａｔｉｏｎ）工程後の２つの各好適な実施の形態のうち保護ダイオード９の断面領域であって、図２における線Ｂ−Ｂ´によって定められたものを示す。
【００２０】
図３ａはコレクタ領域の形成のステップＦ１を示す。基板６内に埋め込みコレクタ領域１２が形成される。不純物注入工程は、コレクタ５を形成するために、ｐ−型にドーピングされた基板６内にｎ＋型領域１２を横方向に制限する（ｃｏｎｆｉｎｅｄ）ように定める。当業者に知られているように、コレクタ領域１２はいくつかのエリアを含み、それらのエリアはその形成の間に本ステップＦ１においてマスクにより分離される。
【００２１】
図３ｂはｎ＋領域１２の上にｎ型エピタキシャルシリコン層１３を形成するステップＦ２を図示している。ｎ＋領域１２の不純物は、ｎ型エピタキシャルシリコン層１３の堆積工程の間の熱照射により、層１３内へわずかに拡散される。
【００２２】
図３ｃは、後の処理ステップにおいてベースおよびエミッタ領域３、４並びにｎ＋領域１２（コレクタ５）への接続が形成される位置を決定する犠牲マスク１４、１５を、リソグラフィにより形成するステップＦ３を図示している。
【００２３】
図３ｄは、ｎ型エピタキシャルシリコン層１３内にチャネルストッパ１７、１８を決定するドーパント領域へ不純物注入を行うステップＦ４を図示する。
【００２４】
図３ｅは、ステップＦ５においてＬＯＣＯＳ酸化の後の断面図を示す。ｎ型エピタキシャルシリコン層１３において、酸化領域２１が犠牲マスク１４および１５を用いて形成されている。酸化領域２１は、後の処理ステップにおいて、ベースおよびエミッタ３、４並びにコレクタ領域５への接続をそれぞれ形成するためにエリア１９、２０を分離する。ＬＯＣＯＳ酸化処理の間の熱照射により、ｐ型不純物は基板６内へさらに拡散し、チャネルストッパ１７および１８を基板６内へ延ばす。
【００２５】
図３ｆには、コレクタ領域５（ｎ＋領域１２）への接続を形成するステップＦ６が図示されている。エリア２０に、深いｎ＋型ドープトプラグ２２が不純物注入工程により定められる。プラグ２２はエリア２０の表面までｎ＋型領域１２を接続する。
【００２６】
図３ｇは、ベースおよびエミッタ領域３、４を形成するステップＦ７を図示する。第１のｐ＋＋型ドープトポリシリコン層２３は、堆積され、続いて、従来から知られているリソグラフィおよびエッチングステップを用いてエリア１９上にパターニングされる。
【００２７】
本構造のうち保護および分離をもたらすために、次の処理ステップＦ８において、酸化層２４が、図３ｈに示されているように、その構造の上に堆積される。従来から知られている処理ステップを用いたマスク後のエッチングにより、層２３および２４におけるエリア１９へのエミッタ開口が決定される。
【００２８】
図３ｉには、そのエミッタ開口の壁上にナイトライドＬ−スペーサ２５が形成されるステップＦ９が図示されている。Ｌ‐スペーサの形成の間に、ポリシリコン層２３からのｐ型不純物（例えば、ボロン（Ｂ））がｎ＋型エピタキシャルシリコン層１３内へ拡散し、浅いｐ＋型ドープト領域２６を形成する。部分的不純物注入により、注入された浅いｐ＋型ドープト領域２６ａが形成される。代表的には、領域２６よおび領域２６ａを含む浅いｐ＋型ドープト領域全体は、１から１０μｍの長さ、０．３μｍの幅および０．２から０．２５μｍの深さを有する。また、部分的不純物注入工程によって、高濃度ｎ＋領域５０が、低いコレクタ直列抵抗をもたらすように、ｎ型エピタキシャルシリコン層１３内に形成される。
【００２９】
図３ｊは、従来から知られている処理ステップを用いてポリシリコン層およびプラグを形成するステップＦ１０を図示する。第２のポリシリコン層２８が堆積され、続いて、トランジスタのエミッタ領域４への接続としてパターニングされる。ポリシリコン層２８からのｎ型不純物（例えば、ヒ素（Ａｓ））の拡散によって、非常に浅いｎ＋ドープト領域２７が浅く注入されたｐ＋ドープト領域２６ａの上部に形成される。
【００３０】
図３ｋは、酸化層２４を選択エッチングすることによってベース領域コンタクト開口２９、３０およびコレクタ領域コンタクト開口３１を形成するステップＦ１１を示す。
【００３１】
最後に、図３ｌは、メタライゼーションのステップＦ１２を図示する。メタライゼーションにおいて構造の上に金属層が堆積される。パターニング工程によって、金属コンタクト３２、３３、３４、３５は、それぞれ、コンタクト開口２９、３０を介してベース領域３へ、コンタクト開口３１を介してコレクタ領域５へ、並びに、ポリシリコンプラグ２８を介してエミッタ領域４へ接続するように決定される。
【００３２】
図３ｍは、不純物領域１３、２６、２６ａ、２７および５０を表示するために、デバイスのトランジスタ部分の断面図をより近接して詳細に模式的に図示している。図３ｍにおいて、ベース領域３、エミッタ領域４、ｎ型エピタキシャルシリコン層１３、酸化領域２１、第１のｐ＋＋ドープトポリシリコン層２３、酸化層２４、ナイトライドＬ−スペーサ２５、浅いｐ＋ドープト領域２６、注入された浅いｐ＋領域２６ａ、非常に浅いｎ＋ドープト領域２７および高濃度ｎ＋領域５０が示されている。第１のｐ＋＋ドープトポリシリコン層２３とｎ型エピタキシャルシリコン層１３との間のコンタクトエリアの大きさおよび幾何学的形状のために、図３ｍに概略的に示されているとおり、浅いｐ＋ドープト領域２６の不純物プロファイルは拡散処理の間に形成される。また、拡散処理により、ベース領域３の下の浅いｐ＋ドープト領域２６は、エミッタ領域４の下の注入された浅いｐ＋領域２６ａにおけるｐ型不純物の濃度プロファイルよりも深く延びたｐ型不純物の濃度プロファイルを有する。
【００３３】
トランジスタ２と同時に、保護ダイオード９が形成される。これは、トランジスタを形成するために用いられる上述のステップＦ１からＦ１２の処理において分離工程の選択的利用によって達成される。
【００３４】
図４ａは、メタライゼーションの工程の後、本発明に従った保護ダイオード９を示す。ステップＦ１においては、トランジスタの埋め込みコレクタ領域５として形成されるｎ＋領域１２が基板６内において保護ダイオード９のカソード領域１０として横方向に延びる。続いて、ステップＦ２においてｎ型エピタキシャルシリコン層１３が堆積される。ｎ＋領域１２からの不純物が、エピ成長の間の熱照射により、ｎ型エピタキシャルシリコン層１３内へ薄く拡散される。ステップＦ３においては、犠牲マスクは、ダイオードのアノード１１が後の工程で形成されるべきエリア４１を決定するために形成される。ステップＦ４では、チャネルストッパ４２が形成される。ステップＦ５では、酸化領域４３がアノード１１の領域を分離するためにＬＯＣＯＳ処理を用いて形成される。ここで、ＬＯＣＯＳ処理の間の熱処理により、チャネルストッパ４２は基板６内へ延びる。ステップＦ７では、第１のｐ＋＋ドープトポリシリコン層２３が、アノード１１の領域の上にｐ＋＋ドープトポリシリコンコンタクト４４として堆積され、かつパターニングされる。続いて、ステップＦ８では、保護および分離のために酸化層２４がｐ＋＋ドープトポリシリコンコンタクト４４の上を覆うように堆積される。ステップＦ９の間の熱処理により、ｐ＋＋ドープトポリシリコンコンタクト４４からのｐ型不純物が、ｎ型エピタキシャルシリコン層内に拡散され、それにより、ｐ型ドープト領域４５を形成する。ステップＦ１１では、酸化層２４は、アノードコンタクト開口を形成するように開かれる。メタライゼーションステップＦ１２では、アノードコンタクト開口がメタル４６で充填される。
【００３５】
この好適な実施の形態において、ダイオード９の耐圧レベルは、トランジスタのベースとコレクタとの間の耐圧レベルよりも小さい。それらは、浅いｐ＋ドープト領域２６およびｐ型ドープト領域４５のそれぞれの不純物プロファイル、並びに、それらの埋め込み層１２までの距離によって決定される。
【００３６】
本発明において、ｐ型ドープト領域４５によって表されているとおり、アノード１１の領域は、代表的には、１から１０μｍの長さ、１０μｍの幅および０．３μｍの深さを有する。図３ｍに示されているように、トランジスタの合成した浅いｐ＋ドープト領域２６、２６ａの長さおよび幅（長さ：１から１０μｍ、幅：０．３μｍ、深さ：０．２から０．２５μｍ）と比較して、ダイオード９のアノード１１の面積の大きさは、トランジスタのベースおよびエミッタ領域３、４の面積の大きさよりも非常に大きい。
【００３７】
面積の大きさの相違は、拡散処理によって形成されるときに、ｐ＋ドープト領域２６およびｐ型ドープト領域４５における不純物プロファイルに影響する。当業者に知られているように、浅いｐ＋ドープト領域２６およびｐ型ドープト領域４５の両方における不純物拡散処理の反応速度（ｋｉｎｅｔｉｃｓ）は同じであり、即ち、トランジスタ２およびダイオード９の熱照射は処理ステップＦ１からＦ１２の間において同じである。トランジスタおよびダイオード領域の源材料、即ち、第１のｐ＋＋ドープトポリシリコン層２３および／またはコンタクト４４からのｐ型ドーパントが同じである。ターゲット材料、即ち、同じ処理ステップＦ２において成長するｎ型エピタキシャルシリコンも同じである。
【００３８】
しかしながら、比較的大きなｐ＋＋ドープトポリシリコンコンタクトエリア４４の下の不純物プロファイルは、幾何学的影響、即ち、エリア４５によって決定される不純物源の大きさがより大きいために、ｎ型エピタキシャルシリコン層１３内へわずかにより深く延びる。浅いｐ＋ドープト領域２６の深さが０．２から０．２５μｍであるのに対し、ｐ型ドープト領域４５は０．３０μｍであると推定される。
【００３９】
また、浅いｐ＋ドープト領域２６およびｐ型ドープト領域４５の両方における不純物拡散処理の反応速度が同じであるので、付随する処理の変更は、同じ様に、浅いｐ＋ドープト領域２６およびｐ型ドープト領域４５の両方における不純物プロファイルに影響する。即ち、本発明にしたがった保護ダイオードを製造する方法は自己決定的（ｓｅｌｆ−ｄｅｆｉｎｉｎｇ）である。例えば、ステップＦ９においてより高い熱処理温度により、不純物の拡散の深さが、浅いｐ＋ドープト領域２６およびｐ型ドープト領域４５の両方に関してより深くなり、他の総てのものが等しい場合には、ｐ型ドープト領域４５の不純物プロファイルは依然として比較的深い方である。従って、ダイオード９は、トランジスタのベース‐コレクタ間の遷移よりも低い耐圧を有する。
【００４０】
デバイスにおいて、本発明に従ったトランジスタ２およびダイオード９を比較すると、ベースとコレクタとの間のトランジスタの耐圧は１８から２０Ｖであり、一方で、ダイオード９は、２Ｖ低い、１６から１８Ｖの耐圧を有する。
【００４１】
保護ダイオード９は、エミッタ４とコレクタ５との間に、寄生トランジスタ容量７と並列に存在する容量を含む。トランジスタ２の能力（ｅｆｆｉｃｉｅｎｃｙ）をあまり強く受けないように、ダイオード９の容量はダイオード９の面積の大きさによって最適化されなければならない。ダイオード９の大きな容量は、電力を加える能力（直流（ｄｃ）入力電力からＲＦ出力電力への変換）によって決定されるトランジスタの能力を軽減する。ダイオード９の小さな容量は、結果的に、ダイオード９を通る電流を（非常に）小さくし、従って、ダイオード９の保護能力を低下させる。
【００４２】
第２の好適な実施の形態においては、保護ダイオード９は、依然として、低い耐圧を示し得る。図４ｂには、本第２の好適な実施の形態内の保護ダイオード９が示されている。第２の実施の形態に従った保護ダイオード９は、図４ａに関して上で説明した方法と同じ方法で形成される。ここで、図４ａにおいて示されているチャネルストッパ４２はチャネルストッパ４７によって交替され、それに比して（図４ｂの）チャネルストッパ４２はダイオード９のｐ型ドープト領域４５の下に延びる大きな領域を含む。図４ｂに示されているダイオード構造の総ての他の部分は、図４ａにおいて示されたものと同じである。ダイオード９のｐ型ドープト領域４５の下にチャネルストッパ４７が延びていることにより、耐圧レベルは、有利なことに、約１０Ｖまで低下する。しかしながら、チャネルストッパ４７の大きさが大きいために、保護ダイオード９の容量は、（電流の上昇および電力付加効力（ｐｏｗｅｒ ａｄｄｅｄ ｅｆｆｉｃｉｅｎｃｙ）の低下とともに）大きく（ｓｔｒｏｎｇｌｙ）上昇する。チャネルストッパエリア４７を最適化することによって、ダイオード９の容量および耐圧は、装置の仕様に要求されるとおりの調整がなされ得る。
【００４３】
自己決定法によるマイクロ電子デバイスの製造方法が上述した処理ステップの特定のシーケンスに制限されないことを理解されたい。上述したものと同じ技術または他の技術を含む他の自己決定処理シーケンスが想到できるであろう。また、その方法は、記載されたパワートランジスタ２および保護ダイオード９を備えたデバイスに限定されず、他の型のマイクロ電子デバイスにも適用可能である。例えば、ダイオード９は異なる機能を有してもよく、パワートランジスタ２から分離するのに用いられてもよい。概して、本発明による方法は、ポリシリコンから単結晶シリコンへのジャンクションを備えたダイオードの形成のためのダブルポリシリコンプロセスにおいて用いてもよい。例えば、本発明による方法は、各ダイオードの面積の大きさに依存してわずかに異なる耐圧を有する複数のこのようなダイオードを、１つの処理シーケンスで製造するために利用され得る。
【００４４】
さらに、被覆フィード（ｃｏｖｅｒｉｎｇ ｆｅｅｄ）層からマトリックス層内への不純物の拡散がマトリックス層と被覆フィード層との間のインタフェースエリアの幾何学的形状に依存するという原理は、インタフェースエリアの実際の大きさおよび形状の適切な決定によって、１、２または３次元的に進展（ｐｒｏｃｅｅｄ）するように、不純物の拡散的搬送を変更するために適用され得る。即ち、１次元的な長さの拡散における相違は、インタフェースエリアの領域の大きさを変更することによって上述の通り達成され得る。拡散における２次元の相違はインタフェースエリアとして様々な大きさを有する細い線によって得ることができる。インタフェースエリアとして様々な大きさを有するポイント接触を用いることによって、３次元的な相違でさえも得ることができる。
【図面の簡単な説明】
【図１】
ＲＦパワートランジスタおよび保護ダイオードを備えた回路を図示した概略的な従来技術の図。
【図２】
本発明に従ったＲＦパワートランジスタおよび保護ダイオードを備えた装置の概略的な平面配置図。
【図３】
本発明に従った連続した処理ステップの後におけるデバイスのトランジスタ部分の概略的な断面図。
【図４】
メタライゼーション工程後の２つの各好適な実施の形態における保護ダイオードの断面領域図。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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