(57)【要約】【課題】複数のメモリブロック（例えばメモリチップ）を持つメモリシステム内でさまざまな電圧レベル群を発生し、供給する。【解決手段】さまざまな電圧レベル群は電圧発生回路（例えばチャージポンプおよび／またはレギュレータ回路）によってメモリシステム内で発生できる。さまざまな電圧レベルは複数のメモリブロックに電源バスを通して供給できる。ある局面によれば、チャージポンプおよび／またはレギュレータ回路がメモリシステムのメモリブロックの多くとも一つの中に提供され（フォールト・トレランスのためにバックアップが提供されない限り）、電源バスが発生された電圧レベルを他のメモリブロックに分配するために用いられる。他の局面によれば、メモリコントローラは、メモリブロックのそれぞれに分配される（例えば電源バスを介して）複数の供給電圧を発生する。【選択図】図２
2004531801.tif 000002
【特許請求の範囲】
【請求項１】
外部供給電圧をホストから受け取るメモリシステムであって、前記メモリシステムは、
複数のメモリブロックであって、前記メモリブロックのそれぞれは少なくとも複数のデータ記憶要素を含むメモリブロックと、
前記メモリブロックと動作可能に結合され、前記メモリシステムが前記ホストに動作可能に接続されるときに前記外部供給電圧を受け取るように動作可能に結合されたメモリコントローラであって、前記メモリコントローラは、前記メモリブロックのそれぞれによって使用されるための少なくとも第１および第２供給電圧を発生するように動作可能な電圧発生回路を少なくとも含むメモリコントローラと、
を備えるメモリシステム。
【請求項２】
請求項１に記載のメモリシステムであって、前記メモリシステムはさらに、
前記メモリブロックのそれぞれに接続された電源バスであって、前記電源バスは、前記メモリブロック間で少なくとも前記第１および第２供給電圧を供給する、電源バスを備えるメモリシステム。
【請求項３】
請求項１に記載のメモリシステムであって、前記メモリブロックは、内部的に供給電圧を発生する電圧発生回路を含まないメモリシステム。
【請求項４】
請求項１に記載のメモリシステムであって、前記データ記憶要素は、不揮発性データ記憶を提供するメモリシステム。
【請求項５】
請求項４に記載のメモリシステムであって、前記データ記憶要素は、半導体ベースのデータ記憶を提供するメモリシステム。
【請求項６】
請求項５に記載のメモリシステムであって、前記データ記憶要素は、ＥＥＰＲＯＭまたはＦＬＡＳＨであるメモリシステム。
【請求項７】
請求項４に記載のメモリシステムであって、前記データ記憶要素のそれぞれは、少なくとも一つのフローティングゲート記憶デバイスを備えるメモリシステム。
【請求項８】
請求項１に記載のメモリシステムであって、前記メモリシステムはメモリカードであるメモリシステム。
【請求項９】
請求項１に記載のメモリシステムであって、前記メモリシステムは、単一のパッケージの中に提供されるメモリシステム。
【請求項１０】
請求項９に記載のメモリシステムであって、前記単一のパッケージはメモリカードであるメモリシステム。
【請求項１１】
請求項１に記載のメモリシステムであって、前記メモリシステムは取り外し可能なデータ記憶製品であるメモリシステム。
【請求項１２】
請求項１に記載のメモリシステムであって、前記ホストはコンピューティングデバイスであるメモリシステム。
【請求項１３】
請求項１に記載のメモリシステムであって、前記メモリシステムは取り外し可能に前記ホストに結合されるメモリシステム。
【請求項１４】
請求項１に記載のメモリシステムであって、前記電源バスは少なくとも前記第１供給電圧を前記メモリブロックのそれぞれに供給するメモリシステム。
【請求項１５】
請求項１に記載のメモリシステムであって、前記電圧発生回路は前記第１供給電圧および第２供給電圧を発生し、
前記電源バスは前記第１供給電圧および前記第２供給電圧を前記メモリブロック間に供給する、メモリシステム。
【請求項１６】
請求項１に記載のメモリシステムであって、前記電圧発生回路は電圧レギュレータであるメモリシステム。
【請求項１７】
外部供給電圧をホストから受け取るメモリシステムであって、前記メモリシステムは、
複数のメモリブロックであって、前記メモリブロックのそれぞれは少なくとも複数のデータ記憶要素を含み、少なくとも一つの前記メモリブロックは、メモリで発生された少なくとも一つの供給電圧を発生するように動作可能な第１電圧発生回路を少なくともさらに含む、メモリブロックと、
前記メモリブロックと動作可能に結合され、前記メモリシステムが前記ホストに動作可能に接続されるときに前記外部供給電圧を受け取るように動作可能に結合されたメモリコントローラであって、前記メモリコントローラは、メモリ発生された少なくとも一つの供給電圧を発生するように動作可能な第２電圧発生回路を含む、メモリコントローラと、
前記メモリブロックのそれぞれに結合された電源バスであって、前記電源バスは前記少なくとも一つの、メモリで発生された供給電圧を前記メモリブロック間に供給する、電源バスと、
を備えるメモリシステム。
【請求項１８】
請求項１７に記載のメモリシステムであって、前記電源バスはさらに、前記少なくとも一つのコントローラで発生された供給電圧を前記メモリブロック間に供給する、メモリシステム。
【請求項１９】
請求項１７に記載のメモリシステムであって、前記メモリシステムは、
前記メモリコントローラと、前記メモリブロックのそれぞれとの間を動作可能に結合する入力／出力（Ｉ／Ｏ）バス
をさらに備えるメモリシステム。
【請求項２０】
請求項１７に記載のメモリシステムであって、前記メモリシステムが前記ホストに動作可能に接続されるとき、前記外部供給電圧は、前記第１電圧発生回路を少なくとも含む前記少なくとも一つの前記メモリブロックに供給される、メモリシステム。
【請求項２１】
請求項２０に記載のメモリシステムであって、前記メモリシステムが動作可能に前記ホストに結合され、前記外部供給電圧が前記第１電圧発生回路によって前記少なくとも一つのメモリで発生された供給電圧を発生するために用いられるときに、前記第１電圧発生回路は前記外部供給電圧を受け取る、メモリシステム。
【請求項２２】
請求項１７に記載のメモリシステムであって、前記メモリシステムは、前記メモリコントローラを前記少なくとも一つの前記メモリブロックに結合するリンクを備え、前記リンクは前記少なくとも一つのコントローラで発生された供給電圧を、前記メモリコントローラから前記少なくとも一つの前記メモリブロックへと運ぶ、リンクをさらに備えるメモリシステム。
【請求項２３】
請求項１７に記載のメモリシステムであって、前記第１電圧発生回路は電圧制御回路であり、前記第２電圧発生回路はチャージポンプおよび制御回路であるメモリシステム。
【請求項２４】
請求項１７に記載のメモリシステムであって、前記少なくとも一つの前記メモリブロック以外の前記メモリブロックは、内部的に供給電圧を発生する電圧発生回路を含まないメモリシステム。
【請求項２５】
請求項１７に記載のメモリシステムであって、前記データ記憶要素は不揮発性データ記憶を提供するメモリシステム。
【請求項２６】
請求項１７に記載のメモリシステムであって、前記メモリシステムはメモリカードであるメモリシステム。
【請求項２７】
請求項２６に記載のメモリシステムであって、前記メモリシステムは単一のパッケージの中に提供されるメモリシステム。
【請求項２８】
請求項１７に記載のメモリシステムであって、前記メモリシステムは取り外し可能なデータ記憶製品であるメモリシステム。
【請求項２９】
請求項１７に記載のメモリシステムであって、前記ホストはコンピューティングデバイスであって、前記メモリシステムは取り外し可能に前記ホストに結合するメモリシステム。
【請求項３０】
請求項１７に記載のメモリシステムであって、
前記電圧発生回路は、メモリで発生された複数の供給電圧を発生し、前記メモリで発生された供給電圧の一つは少なくとも一つのメモリで発生された供給電圧であり、
前記電源バスは、前記メモリで発生された複数の供給電圧を前記メモリブロック間に供給する、
メモリシステム。
【請求項３１】
請求項１７に記載のメモリシステムであって、前記メモリブロックの少なくとも他のものは、前記少なくとも一つのメモリで発生された供給電圧を発生するように動作可能な少なくとも一つの電圧発生回路をさらに含むメモリシステム。
【請求項３２】
外部供給電圧をホストから受け取るメモリシステムであって、前記メモリシステムは、
複数のメモリブロックであって、前記メモリブロックのそれぞれは少なくとも複数のデータ記憶要素を含み、少なくとも一つの前記メモリブロックは、メモリで発生された少なくとも一つの供給電圧を発生するように動作可能な第１電圧発生回路を少なくともさらに含む、メモリブロックと、
前記メモリブロックにアクセスするよう動作可能に結合されたメモリコントローラと、
前記メモリブロックのそれぞれに結合された電源バスであって、前記電源バスは前記少なくとも一つの、メモリで発生された供給電圧を前記メモリブロック間に供給する、電源バスと、
を備えるメモリシステム。
【請求項３３】
請求項３２に記載のメモリシステムであって、前記メモリシステムは前記ホストに動作可能に接続され、前記外部供給電圧は、少なくとも前記第１電圧発生回路を含む前記少なくとも一つの前記メモリブロックに供給されるメモリシステム。
【請求項３４】
請求項３３に記載のメモリシステムであって、前記メモリシステムは、
前記メモリコントローラと、前記メモリブロックのそれぞれとの間を動作可能に結合する入力／出力（Ｉ／Ｏ）バス
をさらに備えるメモリシステム。
【請求項３５】
請求項３２に記載のメモリシステムであって、前記メモリブロックの少なくとも他のものは、前記少なくとも一つのメモリで発生された供給電圧を発生するように動作可能な少なくとも一つの電圧発生回路をさらに含むメモリシステム。
【請求項３６】
請求項３２に記載のメモリシステムであって、前記メモリシステムはメモリカードであるメモリシステム。
【請求項３７】
請求項３２に記載のメモリシステムであって、
前記電圧発生回路は、メモリで発生された複数の供給電圧を発生し、前記メモリで発生された供給電圧の一つは少なくとも一つのメモリで発生された供給電圧であり、
前記電源バスは、前記メモリで発生された複数の供給電圧を前記メモリブロック間に供給する、
メモリシステム。
【請求項３８】
請求項３７に記載のメモリシステムであって、前記複数のメモリで発生された供給電圧の少なくとも一つは前記メモリコントローラに供給されるメモリシステム。
【請求項３９】
請求項３８に記載のメモリシステムであって、前記メモリコントローラは、前記メモリブロックによって用いられるための供給電圧を発生する電圧発生回路を含まないメモリシステム。
【請求項４０】
請求項３２に記載のメモリシステムであって、
前記メモリシステムは、
前記メモリコントローラおよび前記メモリブロックから離れた電圧レギュレータであって、前記電圧レギュレータは、前記電源バスに供給される、レギュレータで発生された供給電圧を発生する電圧レギュレータ
をさらに備え、
前記レギュレータで発生された供給電圧は、前記メモリブロック間に前記電源バスを介して供給される、
メモリシステム。
【請求項４１】
取り外し可能にホストユニットに結合するデータ記憶デバイスであって、前記データ記憶デバイスは、
メモリコントローラと、
前記メモリコントローラに動作可能に結合された複数のメモリブロックであって、前記メモリブロックのそれぞれは少なくともデータ記憶要素を含む、メモリブロックと、
異なるレベルの供給電圧群を前記メモリブロックのそれぞれの間に動作可能に供給する電源バスであって、前記異なるレベルの供給電圧群は、前記メモリコントローラ、または前記メモリブロックのうちの一つによって中央で発生される、電源バスと、
を備えるデータ記憶デバイス。
【請求項４２】
データ取得デバイスと、
前記データ取得デバイスに取り外し可能に結合されたデータ記憶デバイスであって、前記データ記憶デバイスは、前記データ取得デバイスによって取得されたデータを記憶し、
前記データ記憶デバイスは、
メモリコントローラと、
前記メモリコントローラに動作可能に結合された複数のメモリブロックであって、前記メモリブロックのそれぞれは少なくともデータ記憶要素を含む、メモリブロックと、
異なるレベルの供給電圧群を前記メモリブロックのそれぞれの間に動作可能に供給する電源バスであって、前記異なるレベルの供給電圧群は、前記メモリコントローラ、または前記メモリブロックのうちの一つによって中央で発生される、電源バスと、
を少なくとも含む、データ記憶デバイスと、
を備える電子システム。
【請求項４３】
請求項４２に記載の電子システムであって、前記データ取得デバイスは、カメラ、ネットワークカードまたは装置、ハンドヘルドまたはノートブックコンピュータ、セットトップボックス、ハンドヘルドまたは他の小型オーディオプレーヤ／レコーダ、および医療モニタのうちの一つである電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電圧発生に関し、より具体的にはメモリシステム内の電圧発生システムに関する。
【背景技術】
【０００２】
メモリカードは一般にさまざまな製品（例えば電子機器）に用いられるディジタルデータを格納するために用いられる。メモリカードの例としては、フラッシュタイプまたはＥＥＰＲＯＭタイプメモリセルを用いてデータを格納するフラッシュカードがある。フラッシュカードは比較的小さいフォームファクタを有し、カメラ、ハンドヘルドコンピュータ、セットトップボックス、ハンドヘルドまたは他の小さなオーディオプレーヤ・レコーダ（例えばＭＰ３機器）、および医療モニタのような製品のディジタルデータを格納するために用いられてきた。フラッシュカードの大手供給元としてはカリフォルニア州、サニーベールのサンディスク社がある。
【０００３】
図１は従来のメモリシステム１００のブロック図である。従来のメモリシステム１００は、不揮発性データ記憶を提供し、例えばメモリカード（例えばフラッシュカード）を表す。従来のメモリシステム１００は、ホスト１０２に結合する。ホスト１０２は例えばパーソナルコンピュータまたは電子機器でありえる。メモリシステム１００はメモリコントローラ１０４およびメモリチップ１０６および１０８を含む。メモリコントローラ１０４は電圧レギュレータ１１０を含む。ホスト入力／出力（Ｉ／Ｏ）バスは、メモリコントローラ１０４をホスト１０２に結合する。ホスト１０２はまた、供給電圧ＶＤＤをメモリコントローラ１０４に供給する。メモリコントローラ１０４内の電圧レギュレータ１１０は供給電圧ＶＤＤを受け取り、供給電圧を制御し、安定化された供給電圧ＶＤＤＲを発生する。安定化された供給電圧ＶＤＤＲは、メモリチップ１０６および１０８のそれぞれに供給される。安定化された供給電圧ＶＤＤＲは、メモリチップ１０６および１０８に供給される固定された電圧レベル（典型的には許容差の範囲内）である。この実施形態においては、メモリチップ１０６および１０８は、メモリチップ１０６および１０８に供給される供給電圧がある特定の電圧レベルであることを要求する。メモリシステム１００はさまざまな異なるホストに結合するので、供給電圧ＶＤＤは、異なる電圧範囲にわたって、例えば１．８ボルト、３．３ボルトまたは５ボルトと変化しえる。しかし現在のメモリチップは電圧が３．３ボルトであることを要求する。電圧レギュレータ１１０は、供給電圧ＶＤＤのレベルに依らず、安定化された供給電圧ＶＤＤＲがある特定の電圧レベル（例えば３．３ボルト）であることを確実にする。
【０００４】
いずれにしてもメモリチップ１０６および１０８は、それらの動作のために、メモリコントローラ１０４から受け取られた特定の電圧レベル（つまりＶＤＤＲ）とは異なるさまざまな供給電圧レベルを要求する。よってメモリチップ１０６および１０８は、チャージポンプ回路１１２および１１４をそれぞれ含む。チャージポンプ回路１１２および１１４は、安定化された供給電圧ＶＤＤＲを受け取り、それらに関連づけられたメモリチップによって内部で用いられる目的で、独立に内部で追加の供給電圧レベルを発生する。他の実施形態においてはメモリコントローラが電圧安定化を行わないとき、メモリチップは異なる供給電圧を受け取って動作しえる。しかしそうするときに、メモリチップは入力供給電圧レベルを検出してから、入力供給電圧の検出されたレベルに対応する一組の動作パラメータを選択しなければならないので、メモリチップ設計はより複雑になり、最適性能が失われる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のメモリシステム１００の一つの問題は、メモリチップのそれぞれがチャージポンプ回路を含むことが必要とされることである。チャージポンプ回路は貴重な半導体ダイエリアを消費するだけでなく、追加の供給電圧を発生するときにかなりのノイズも発生することになる。ノイズ発生は、メモリチップの敏感なアナログ部分に悪影響を与えうる。したがってチャージポンプ回路によって加わる追加のノイズはメモリチップの動作性能を低下させる。
【０００６】
よって不揮発性データ記憶を提供するメモリチップによって用いられる、さまざまな異なる供給電圧レベルを発生するための改良されたアプローチが必要である。
【課題を解決するための手段】
【０００７】
大まかには、本発明は、さまざまな電圧レベルを複数のメモリブロック群（例えばメモリチップ群）を持つメモリシステム内で発生し分配する技術に関する。さまざまな電圧レベルは、電圧発生回路（例えばチャージポンプおよび／またはレギュレータ回路）によってメモリシステム内で発生されえる。さまざまな電圧レベルは、メモリブロックに、またはメモリブロック間で電源バスを通して供給されえる。
【０００８】
本発明は、さまざまな方法で実現可能であり、例えばシステム、装置、デバイス、および方法が含まれる。本発明のいくつかの実施形態が以下に説明される。
外部供給電圧をホストから受け取るメモリシステムとして、本発明のある実施形態は、少なくとも複数のメモリブロックを含み、メモリブロックのそれぞれは少なくとも複数のデータ記憶要素を含むメモリブロックと、メモリブロックと動作可能に結合され、メモリシステムがホストに動作可能に接続されるときに外部供給電圧を受け取るように動作可能に結合されたメモリコントローラであって、メモリコントローラは、メモリブロックのそれぞれによって使用されるための少なくとも第１供給電圧を発生するように動作可能な電圧発生回路を少なくとも含む。本発明の実施形態は代替として、少なくとも第１供給電圧をメモリブロック間に供給する、メモリブロックのそれぞれに結合された電源バスを含んでもよい。
【０００９】
ホストから外部供給電圧を受け取るメモリシステムとして、本発明の他の実施形態は、少なくとも複数のメモリブロックであって、メモリブロックのそれぞれは少なくとも複数のデータ記憶要素を含み、メモリブロックの少なくとも一つは、少なくとも一つのメモリで発生された供給電圧を発生するように動作可能な少なくとも第１電圧発生回路をさらに含む、メモリブロックと、メモリブロックに動作可能に結合され、メモリシステムがホストに動作可能に接続されているときに、外部供給電圧を受け取るように動作可能に結合されたメモリコントローラであって、メモリコントローラは、少なくとも一つのコントローラで発生された供給電圧を発生するように動作可能な第２電圧発生回路を少なくとも含む、メモリコントローラと、メモリブロックのそれぞれに結合された電源バスと、を備える。電源バスは少なくとも一つのメモリで発生された供給電圧をメモリブロック間に供給する。
【００１０】
外部供給電圧をホストから受け取るメモリシステムとして、本発明のさらに他の実施形態は、複数のメモリブロックであって、メモリブロックのそれぞれは少なくとも複数のデータ記憶要素を含み、少なくとも一つのメモリブロックは、メモリで発生された少なくとも一つの供給電圧を発生するように動作可能な第１電圧発生回路を少なくともさらに含む、メモリブロックと、メモリブロックにアクセスするよう動作可能に結合されたメモリコントローラと、メモリブロックのそれぞれに結合された電源バスとを備える。電源バスは少なくとも一つの、メモリで発生された供給電圧をメモリブロック間に供給する。
【００１１】
取り外し可能にホストユニットに結合するデータ記憶デバイスとして、本発明のある実施形態は、少なくとも一つのメモリコントローラと、メモリコントローラに動作可能に結合された複数のメモリブロックであって、メモリブロックのそれぞれは少なくともデータ記憶要素を含む、メモリブロックと、異なるレベルの供給電圧群をメモリブロックのそれぞれの間に動作可能に供給する電源バスであって、異なるレベルの供給電圧群は、メモリコントローラ、またはメモリブロックのうちの一つによって中央で発生される、電源バスと、を備える。
【００１２】
電子システムとして、本発明のある実施形態は、少なくとも一つのデータ取得デバイスと、データ取得デバイスに取り外し可能に結合されたデータ記憶デバイスとを備える。データ記憶デバイスは、データ取得デバイスによって取得されたデータを記憶する。データ記憶デバイスは、メモリコントローラと、メモリコントローラに動作可能に結合された複数のメモリブロックであって、メモリブロックのそれぞれは少なくともデータ記憶要素を含む、メモリブロックと、異なるレベルの供給電圧群をメモリブロックのそれぞれの間に動作可能に供給する電源バスであって、異なるレベルの供給電圧群は、メモリコントローラ、またはメモリブロックのうちの一つによって中央で発生される、電源バスと、を少なくとも含む。
【００１３】
本発明の他の局面および利点は、本発明の原理を例示的に図示する添付の図面とあわせれば以下の詳細な説明から明らかになるだろう。
【発明を実施するための最良の形態】
【００１４】
本発明は、複数のメモリブロック（例えばメモリチップ）を有するメモリシステム内でさまざまな電圧レベルを発生し、供給する技術に関する。さまざまな電圧レベルは、メモリシステム内の電圧発生回路（例えばチャージポンプおよび／またはレギュレータ回路）によって発生されえる。さまざまな電圧レベルは、電源バスを通して複数のメモリブロックに、または複数のメモリブロック間に供給されえる。
【００１５】
本発明のある局面によれば、チャージポンプおよび／またはレギュレータ回路が、メモリシステムのメモリブロックのうちの一つの中に提供され（故障耐性のために複数のバックアップが提供される場合を除き）、電源バスは発生された電圧レベルをメモリブロックの他の部分へ供給するのに用いられる。この局面の場合はせいぜい、メモリブロックのうちの一つだけがチャージポンプおよび／またはレギュレータ回路を含む必要がある。よって本発明は、チャージポンプおよび／またはレギュレータ回路によって発生される不要ノイズがメモリシステムのメモリブロックの敏感なアナログ要素の動作に影響を与える程度を抑えるようにはたらく。
【００１６】
本発明の他の局面によれば、メモリコントローラは複数の供給電圧レベルを発生し、これらはメモリブロックのそれぞれに分配される（例えば電源バスを介して）。ここでこの局面においては、メモリブロックはいかなるチャージポンプまたはレギュレータ回路を含む必要はないが、これはメモリコントローラが中央で全ての必要とされる供給電圧群を作り、それらをメモリブロックのそれぞれに分配できるからである。
【００１７】
本発明のこの局面の実施形態は以下に図２〜５を参照して説明される。しかし当業者には容易に理解されるように、ここに与えられたこれらの図面についての詳細な説明は説明のためであって、本発明はこれらの限定された実施形態を超える。
【００１８】
図２は、本発明のある実施形態によるメモリシステム２００のブロック図である。メモリシステム２００は、例えば、メモリカード（プラグインカードのような）、メモリスティック、または他のデータ記憶製品と関連づけられている。メモリカードの例には、ＰＣカード（以前のＰＣＭＣＩＡデバイス）、フラッシュカード、フラッシュディスク、マルチメディアカード、およびＡＴＡカードがある。
【００１９】
メモリシステム２００はホスト２０２と協働する。特にメモリシステム２００は、ホスト２０２によって利用されるデータを記憶する。メモリシステム２００およびホスト２０２は、ホスト入力／出力（Ｉ／Ｏ）バス上で通信する。ホスト２０２は、ホスト電圧ＶＨ（供給電圧）をメモリシステム２００に供給する。
【００２０】
メモリシステム２００は、メモリコントローラ２０４およびメモリブロック２０６および２０８を含む。この実施形態においては、メモリシステム２００は、二つのメモリブロックを含む。しかしメモリシステム２００は、２つ以上のメモリブロックを含みえることに注意されたい。典型的には、追加のメモリブロックがメモリシステム２００に加えられることで、そのデータ記憶容量を増すことができる。
【００２１】
メモリコントローラ２０４は、電圧発生回路２１０を含む。電圧発生回路２１０は、ホスト２０２によって供給されるホスト電圧（ＶＨ）を受け取り、メモリブロック２０６および２０８に供給される複数の供給電圧群を発生する。この実施形態（および以下の他の実施形態）においては、複数の供給電圧は供給電圧Ｖ１、Ｖ２およびＶ３として表される。供給電圧Ｖ１、Ｖ２およびＶ３は、メモリブロック２０６および２０８によってそれらの動作時に利用される電圧レベルを表す。よってメモリブロック２０６および２０８は、さらにチャージポンプまたはレギュレータ回路を含まないが、これはこれらのメモリブロック２０６および２０８が、メモリコントローラ２０４から受け取られた供給電圧Ｖ１、Ｖ２およびＶ３以外の異なる供給電圧を内部で発生しないからである。したがってメモリコントローラ２０４は、メモリブロック２０６および２０８のために必要とされる全ての供給電圧を発生し、よってチャージポンプレギュレータ回路はメモリブロック２０６および２０８の内部には必要とされない。その結果、チャージポンプ回路によって発生されるノイズは、メモリブロック２０６および２０８の動作（特に、敏感なアナログ要素の動作）に悪影響を及ぼさない。さらに、メモリブロック２０６および２０８に関連づけられた半導体ダイの高価なダイエリアは、チャージポンプレギュレータ回路によって消費される必要がない。
【００２２】
さらにメモリコントローラ２０４によって提供される供給電圧Ｖ１、Ｖ２およびＶ３は、メモリブロック２０６に供給される。電源バス２１２は、供給電圧Ｖ１、Ｖ２およびＶ３をメモリブロック２０６および２０８間に供給するように動作する。換言すれば、電源バス２１２は供給電圧Ｖ１、Ｖ２およびＶ３をメモリブロック２０８に運ぶ。さらにもしメモリシステム２００が追加のメモリブロックを含むなら、電源バス２１２はまた、供給電圧Ｖ１、Ｖ２およびＶ３をそれら他の追加メモリブロックに供給する。電源バス２１２は、供給電圧Ｖ１、Ｖ２およびＶ３をメモリブロック２０６に供給するとも考えられる。
【００２３】
典型的にはメモリコントローラ２０４は、供給電圧Ｖ１、Ｖ２およびＶ３を出力する出力接点（例えばピン、パッド、端子など）を持つ。メモリブロック２０６および２０８は、供給電圧Ｖ１、Ｖ２およびＶ３を受け取る入力接点を持つ。ある実現例においては、メモリコントローラ２０４の出力接点を、電源バス２１２のリンクに結合するとともに、メモリブロック２０６の入力接点にも結合するためにリンク（例えばワイヤ、トレースなど）が用いられる。他の実施形態においては、メモリコントローラ２０４の出力接点をメモリブロック２０６および２０８の両方の入力接点に結合するために電源バス２１２のリンクが用いられる。
【００２４】
供給電圧のレベルは実現例によって変わりえる。ある例では、ホスト電圧（ＶＨ）は、３．３または１．８ボルトであり、供給電圧Ｖ１、Ｖ２およびＶ３は２．５ボルト、６．５ボルト、および３．３ボルトでありえる。図２に示されるメモリシステム２００の実施形態は供給電圧Ｖ１、Ｖ２およびＶ３をメモリコントローラ２０４において発生するが、メモリコントローラ２０４は、メモリシステム２００の一つ以上のメモリブロックが必要とする複数の供給電圧レベルをいくつ発生してもよいことに注意されたい。
【００２５】
メモリブロック２０６および２０８のそれぞれは、不揮発性ディジタルデータ記憶を提供するデータ記憶要素のアレイを含む。ある実施形態においては、データ記憶要素は、電気的にプログラム可能で電気的に消去可能である。例えばデータ記憶要素はフローティングゲートデバイスに基づくものでありえる。メモリブロック２０６および２０８は、それぞれ別個の半導体ダイ、チップまたは製品である。メモリブロックは例えば、ＥＥＰＲＯＭまたはＦＬＡＳＨデバイスでありえる。メモリコントローラ２０４はまたしばしば、別個の半導体ダイ、チップまたは製品である。
【００２６】
図３は本発明の別の実施形態によるメモリシステム３００のブロック図である。メモリシステム３００はホスト３０２に結合する。メモリシステム３００およびホスト３０２間のインタフェースは、ホスト電圧（ＶＨ）およびホストＩ／Ｏバスを含む。
【００２７】
メモリシステム３００は、メモリコントローラ３０４およびメモリブロック３０６および３０８を含む。メモリシステム３００は、２つのメモリブロックしか含まないが、追加のメモリブロックがメモリシステム３００の中に提供されてもよいことに注意されたい。メモリコントローラ３０４およびメモリブロック３０６および３０８は、Ｉ／Ｏバス上で通信する。さらにメモリコントローラ３０４内の電圧レギュレータ３１０は、供給電圧Ｖ１を発生する。電圧レギュレータ３１０によって発生された供給電圧Ｖ１は例えば、ホスト電圧ＶＨの安定化された電圧を表す。供給電圧Ｖ１は、メモリブロック３０６に供給される。
【００２８】
メモリブロック３０６はまた、チャージポンプ回路３１２を含む。チャージポンプ回路３１２は、供給電圧Ｖ１をメモリコントローラ３０４から受け取り、少なくとも一つの追加の供給電圧を発生する。この実施形態においては、チャージポンプ回路３１２が第２供給電圧Ｖ２および第３供給電圧Ｖ３を発生すると想定されている。したがってチャージポンプ回路３１２は２つより多い供給電圧を発生することもでき、あるいは単一の供給電圧を発生することもできることに注意されたい。典型的にはチャージポンプ回路３１２は、チャージポンプおよび／またはレギュレータを含む。
【００２９】
メモリシステム３００はまた電源バス３１４を含む。電源バス３１４は、供給電圧Ｖ１をメモリコントローラ３０４（またはメモリブロック３０６）から受け取り、また供給電圧Ｖ２およびＶ３をメモリブロック３０６から受け取る。電源バス３１４はそれから、これらの供給電圧群を他のメモリブロック群、すなわちメモリ３０８に転送する。特にメモリブロック３０６およびメモリブロック３０８は、それぞれ供給電圧Ｖ１、Ｖ２およびＶ３に結合するためにそれぞれ３つの接点（例えば端子、ピンまたはパッド）を含む。電源バス３１４は、メモリブロック３０６および３０８のそれぞれのこれら３つの接点間をそれぞれ接続する。したがってメモリコントローラ３０４によって発生された供給電圧Ｖ１は、メモリブロック３０６に結合されることが可能なだけではなく、電源バス３１４を用いてメモリブロック３０８にも結合されることが可能である。同様に、チャージポンプ回路３１２によって発生された供給電圧Ｖ２およびＶ３は、メモリブロック３０６の内部で用いられることが可能なだけではなく、電源バス３１４を通してメモリブロック３０８へと（およびおそらくは他のブロックへと）外部に供給されることも可能である。したがってメモリシステム３００は、メモリブロックの一つがチャージポンプ回路を含むことで、さまざまなメモリブロックによって必要とされる追加の供給電圧レベル群を発生することを要求するだけである。
【００３０】
さらにホスト電圧ＶＨはまた、メモリブロック３０６にも供給されえる。チャージポンプ回路３１２はそれから、第１供給電圧Ｖ１および／またはホスト電圧ＶＨを用いて第２および第３供給電圧Ｖ２およびＶ３を発生する。メモリブロック３０６においてホスト電圧ＶＨが利用可能であるおかげで、チャージポンプ回路３１２はより効率的に第２および第３供給電圧Ｖ２およびＶ３を発生することができる。例えばもしホスト電圧ＶＨが５．０ボルトであり、第１供給電圧Ｖ１が３．０ボルトであるとするなら、３．０ボルトのスタート点と比べ、５．０ボルトのスタート点から６．５ボルトの第３供給電圧を発生するほうがより効率的（すなわちより少ないチャージポンピングで済む）だろう。ホスト電圧ＶＨは、リンク３１６を通ってメモリブロック３０６に直接に結合されえる。リンク３１６は、ワイヤ、トレースまたは他の電子的相互接続として実現できる。あるいはホスト電圧ＶＨは、メモリコントローラ３１０を通してメモリブロック３０６に間接的に供給されてもよい。
【００３１】
さらにメモリブロック３０８内に示された点線の四角は、オプションのチャージポンプ回路３１８を表すことに注意されたい。オプションのチャージポンプ回路３１８は、メモリブロック３０８（またはメモリシステム内の他のメモリブロック）内に２次的な、またはバックアップのチャージポンプ回路として提供されえる。ある実施形態においては、そのオプションのチャージポンプ回路３１８は、電源バス３１３からは利用可能でない一つ以上の追加の供給電圧をメモリブロック３０８のために発生するのに用いられる。他の実施形態においては、チャージポンプ回路３１８は、チャージポンプ回路３１２が動作不能な場合に供給電圧Ｖ２およびＶ３を発生し、よって供給電圧Ｖ２およびＶ３をメモリブロック３０６に電源バス３１４を介して供給するために起動されえる。そのようなオプションのチャージポンプ回路を含む実施形態においては、ホスト電圧ＶＨはまた、メモリ３０８に電源バス３１４またはリンク３２０を介して結合されえる。
【００３２】
図４は、本発明のさらに他の実施形態によるメモリシステム４００のブロック図である。メモリシステム４００はホスト４０２に結合する。ホスト４０２およびメモリシステム４００は、ホストＩ／Ｏバス上で通信する。ホスト４０２はまたホスト電圧ＶＨをメモリコントローラ４０４に供給する。メモリシステム４００は、メモリコントローラ４０４およびメモリブロック４０６および４０８を含む。この実施形態においては、図３に示されたメモリシステム３００のように、メモリブロック４０６はチャージポンプ回路４１０を含む。しかしメモリシステム３００とは異なりメモリコントローラ４０４は、電圧レギュレータを含まない。換言すれば、メモリコントローラ４０４は、メモリブロック４０６および４０８によって利用されるいかなる供給電圧も発生しない。その代わりこの実施形態においては、メモリブロック４０６に設けられたチャージポンプ回路４１０がメモリブロック４０６および４０８によって必要とされる全ての供給電圧群を供給する。特にチャージポンプ回路４１０は、複数の供給電圧群、すなわち供給電圧Ｖ１、Ｖ２およびＶ３を発生する。チャージポンプ回路４１０は、ホスト４０２によってリンク４１２を通して提供されるホスト電圧ＶＨを受け取る。チャージポンプ回路４１０は、供給電圧Ｖ１、Ｖ２およびＶ３を発生するのにこのホスト電圧ＶＨを用いる。チャージポンプ回路４１０は、もしメモリコントローラによって望まれるなら、供給電圧Ｖ１をメモリブロック４０６に内部的に供給するだけでなく、メモリコントローラ４０４に外部的に供給することもできる。さらに供給電圧Ｖ１、Ｖ２およびＶ３（さらにメモリブロック４０６の内部で用いられるのに加え）は、電源バス４１４に結合される。電源バス４１４は、供給電圧Ｖ１、Ｖ２およびＶ３をメモリブロック４０６および４０８間で結合させるように動作する。よって供給電圧Ｖ１、Ｖ２およびＶ３は、メモリブロック４０８に電源バス４１４を介して供給される。換言すれば、メモリブロック４０８は、内部的に供給電圧レベル群のいずれかを発生するのではなく、その代わり、供給電圧レベル群を電源バス４１４を通して受け取る。
【００３３】
さらにメモリブロック４０８内に描かれた点線の四角形は、オプションのチャージポンプ回路４１６を表す。このオプションのチャージポンプ回路４１６は、２次チャージポンプ回路またはバックアップチャージポンプ回路としてメモリブロック４０８の内部に提供されえる。ある実現例においては、オプションチャージポンプ回路４１６は、メモリブロック４０８のための、電源バス４１４からは利用可能ではない一つ以上の追加の供給電圧を発生するのに用いられえる。他の実現例においては、チャージポンプ回路４１６は、チャージポンプ回路４１０が動作不能の場合に供給電圧Ｖ１、Ｖ２およびＶ３を発生し、それにより供給電圧Ｖ１、Ｖ２およびＶ３をメモリブロック４０６に電源バス４１４を介して供給するためにアクティベートされえる。このようなオプションチャージポンプ回路を含む実施形態においては、ホスト電圧ＶＨは、メモリブロック４０８にも電源バス４１４を介して結合されえる。
【００３４】
図５は、本発明のさらに他の実施形態によるメモリシステム５００のブロック図である。メモリシステム５００は、ホスト５０２に結合する。ホスト５０２およびメモリシステム５００は、ホストＩ／Ｏバス上を通信する。ホスト５０２はまたホスト電圧ＶＨをメモリシステム５００に供給する。
【００３５】
メモリシステム５００は、メモリコントローラ５０４およびメモリブロック５０６および５０８を含む。メモリコントローラ５０４およびメモリブロック５０６および５０８は、Ｉ／Ｏバス上を通信する。メモリシステム５００はまた、電圧レギュレータ５１０を含む。この実施形態においては、電圧レギュレータ５１０は、メモリコントローラ５０４またはメモリブロック５０６および５０８から別個の機能ユニットを表す。典型的には、電圧レギュレータ５１０は、メモリシステム５００内の別個の半導体ダイまたはチップとして提供される。電圧レギュレータ５１０は、ホスト電圧ＶＨをリンク５１２を通して受け取る。リンク５１２はまた、ホスト電圧ＶＨをメモリブロック５０６に結合できる。電圧レギュレータ５１０は、第１供給電圧Ｖ１を発生する。電圧レギュレータ５１０は、第１供給電圧Ｖ１をメモリコントローラ５０４およびメモリブロック５０６に供給する。
【００３６】
さらにメモリブロック５０６は、チャージポンプ回路５１４を含む。チャージポンプ回路５１４は、少なくとも一つの追加の供給電圧を発生するように動作する。この実施形態においては、チャージポンプ回路５１４は、第２供給電圧Ｖ２および第３供給電圧Ｖ３を発生する。チャージポンプ回路５１４は、第１供給電圧Ｖ１とともにホスト電圧ＶＨを受け取り、それによりこれらのソース電圧のいずれか、または両方を用いて供給電圧Ｖ２およびＶ３を発生することができる。ホスト電圧ＶＨを用いることによって、チャージポンプ回路５１４はしばしばより効率的に供給電圧Ｖ２またはＶ３のいずれかを発生することができるが、それはより少ない「チャージポンピング」しか要求されないからである。
【００３７】
メモリシステム５００は電源バス５１６も含む。電源バス５１６は、供給電圧Ｖ１、Ｖ２およびＶ３をメモリブロック５０８に結合する。よって供給電圧Ｖ１、Ｖ２およびＶ３は、メモリブロック５０８に電源バス５１６を介して入力される。換言すれば、メモリブロック５０８は、供給電圧群のいずれも発生しない。実際、メモリブロック５０８は典型的には、いかなるチャージポンプ回路も含まない。しかしもし望ましいならメモリブロック５０８は、一次チャージポンプ回路５１４が動作しないときに用いるためのバックアップ用のチャージポンプ回路を含むこともできよう。
【００３８】
図２〜５に示された本発明の実施形態においては、メモリシステムは２つのメモリブロックを含んだ。しかしメモリシステムは、より一般的には２つ以上のメモリブロックを含みえることに注意されたい。典型的には追加のメモリブロックがメモリシステムに加えられることでそれらのデータ記憶容量が増やされる。これら追加のメモリブロックは通常、メモリブロック２０８、３０８、４０８または５０８と同様に構成され、および／または動作する。また上述の本発明の実施形態のいずれにおいても、オプションのチャージポンプおよび／またはレギュレータ回路がメモリブロックの一つ以上の中に設けられえる。そのようなオプションのチャージポンプおよび／またはレギュレータ回路は、一次チャージポンプおよび／またはレギュレータ回路が動作不能になった場合にバックアップ用として、または二次的機能としてはたらく。追加として、または代替として、オプションのチャージポンプおよび／またはレギュレータ回路は、メモリブロック群によって必要とされる電圧群がメモリブロックに供給されない場合に、メモリブロック内で追加の内部電圧発生を提供するよう動作しえる。
【００３９】
本発明は単一レベルメモリおよびマルチレベルメモリと用いるのに適している。メモリまたはメモリブロックは、データ記憶要素を含むデータ記憶デバイスである。データ記憶要素は、半導体デバイス（例えばフローティングゲート）、または他のタイプのデバイスに基づきえる。マルチレベルメモリにおいては、それぞれのデータ記憶要素は２つ以上のデータビットを記憶する。
【００４０】
本発明はさらに、上述のようにメモリシステムを含む電子システムに関しえる。メモリシステム（すなわちメモリカード）は、さまざまな電子機器とともに用いるためのディジタルデータを記憶するのにふつう用いられる。メモリシステムは、電子システムからしばしば取り外し可能で、それにより格納されたディジタルデータは携帯できる。本発明によるメモリシステムは、比較的小さいフォームファクタを持ちえて、カメラ、ハンドヘルドまたはノート型コンピュータ、ネットワークカード、ネットワーク機器、セットトップボックス、ハンドヘルドまたは他の小さなオーディオプレーヤ・レコーダ（例えばＭＰ３機器）、および医療モニタのような電子製品のディジタルデータを格納するために用いられえる。
【００４１】
本発明の利点は数多くある。異なる実施形態または実現例は、以下の利点の一つ以上を生む。本発明の一つ利点は、供給電圧の発生および分配をより高いコスト効率で行えることである。本発明の他の利点は、異なる電圧レベルの発生からのノイズがメモリアクセスパフォーマンスに悪影響を与えないことである。本発明のさらに他の利点は、信頼性のある、高いパフォーマンスのメモリシステムが得られることである。本発明のさらに他の利点は、メモリシステムが低い電力消費で、かつコントローラ設計についてより高い融通性をもって実現できることである。
【００４２】
本発明の多くの特徴および利点は、記載された説明から明らかであり、よってそのような本発明の全ての特徴および利点は添付の特許請求の範囲によってカバーされるものと意図される。さらに多くの改変および変更が当業者によって用意になされるであろうために、本発明は図示され記載されたものと同じ構成および動作に限定されるべきものではない。したがってすべての適当な改変および等価物は、本発明の範囲内にあるものとしてなされえる。
【図面の簡単な説明】
【００４３】
【図１】従来のメモリシステムのブロック図である。
【図２】本発明のある実施形態によるメモリシステムのブロック図である。
【図３】本発明の他の実施形態によるメモリシステムのブロック図である。
【図４】本発明のさらに他の実施形態によるメモリシステムのブロック図である。
【図５】本発明のさらに他の実施形態によるメモリシステムのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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2004531801.tif 000038
【国際調査報告】
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