(57)【要約】いくつかの実施形態では、本発明は、電源電圧を伝える第１導体および接地電圧を伝える第２導体を有するダイに係る。空乏モードで動作する半導体キャパシタは、第１導体と第２導体の間に結合されて、第１導体と第２導体の間にデカップリング・キャパシタンスを供給し、この半導体キャパシタはゲート電圧を有する。　ｎ−ボデー内のｎ＋ゲート・ポリおよびｎ＋ソース／ドレイン領域；ｎ−ボデー内のｐ＋ゲート・ポリおよびｎ＋ソース／ドレイン領域；ｎ−ボデー内のｐ＋ゲート・ポリおよびｐ＋ソース／ドレイン領域；ｐ−ボデー内のｐ＋ゲート・ポリおよびｐ＋ソース／ドレイン領域；ｐ−ボデー内のｎ＋ゲート・ポリおよびｐ＋ソース／ドレイン領域；ｐ−ボデー内のｎ＋ゲート・ポリおよびｎ＋ソース／ドレイン領域を含めた様々な構造を用いることができる。電源電圧は、フラットバンド電圧より大きな絶対値を有することができる。
2004501501.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を伝える第１導体と、
接地電圧を伝える第２導体と、
第１導体と第２導体の間に結合され、空乏モードで動作して第１導体と第２導体の間にデカップリング・キャパシタンスを形成する少なくとも１個の半導体キャパシタとを備え、前記少なくとも１個の半導体キャパシタがゲート電圧を有するダイ。
【請求項２】
少なくとも１個の半導体キャパシタが、ｎ−ボデー内にｎ＋ゲート・ポリと、ｎ＋ソース／ドレイン領域とを有する請求項１に記載のダイ。
【請求項３】
少なくとも１個の半導体キャパシタが、ｎ−ボデー内にｐ＋ゲート・ポリと、ｎ＋ソース／ドレイン領域とを有する請求項１に記載のダイ。
【請求項４】
少なくとも１個の半導体キャパシタが、ｎ−ボデー内にｐ＋ゲート・ポリと、ｐ＋ソース／ドレイン領域とを有する請求項１に記載のダイ。
【請求項５】
少なくとも１個の半導体キャパシタが、ｐ−ボデー内にｐ＋ゲート・ポリと、ｐ＋ソース／ドレイン領域とを有する請求項１に記載のダイ。
【請求項６】
少なくとも１個の半導体キャパシタが、ｐ−ボデー内にｎ＋ゲート・ポリと、ｐ＋ソース／ドレイン領域とを有する請求項１に記載のダイ。
【請求項７】
少なくとも１個の半導体キャパシタが、ｐ−ボデー内にｎ＋ゲート・ポリと、ｎ＋ソース／ドレイン領域とを有する請求項１に記載のダイ。
【請求項８】
電源電圧が、フラットバンド電圧より小さい絶対値を有する請求項１に記載のダイ。
【請求項９】
少なくとも１個の半導体キャパシタにボデー電圧を供給するための電圧回路をさらに備え、かつゲート電圧が第１導体によって供給される請求項１に記載のダイ。
【請求項１０】
少なくとも１個の半導体キャパシタにボデー電圧を供給するための電圧回路をさらに備え、かつゲート電圧が第２導体によって供給される請求項１に記載のダイ。
【請求項１１】
ゲート電圧を供給するための電圧回路をさらに備え、かつ少なくとも１個の半導体キャパシタのボデー電圧が第１導体によって供給される請求項１に記載のダイ。
【請求項１２】
ゲート電圧を供給するための電圧回路をさらに備え、かつ少なくとも１個の半導体キャパシタのボデー電圧が第２導体によって供給される請求項１に記載のダイ。
【請求項１３】
第１導体と第２導体の間に、少なくともそのいくつかが空乏モードにはない追加のキャパシタをさらに備える請求項１に記載のダイ。
【請求項１４】
電源電圧（Ｖｃｃ）を伝える第１導体、
接地電圧（Ｖｓｓ）を伝える第２導体、および
（ａ）伝導ゲートと、
（ｂ）誘電絶縁体と、
（ｃ）半導体ボデーとを有するキャパシタ
を備え、前記キャパシタが空乏モードにあるダイ。
【請求項１５】
キャパシタが、ｎ−ボデー内にｎ＋ゲート・ポリと、ｎ＋ソース／ドレイン領域とを有する請求項１４に記載のダイ。
【請求項１６】
キャパシタが、ｎ−ボデー内にｐ＋ゲート・ポリと、ｎ＋ソース／ドレイン領域とを有する請求項１４に記載のダイ。
【請求項１７】
キャパシタが、ｎ−ボデー内にｐ＋ゲート・ポリと、ｐ＋ソース／ドレイン領域とを有する請求項１４に記載のダイ。
【請求項１８】
キャパシタが、ｐ−ボデー内にｐ＋ゲート・ポリと、ｐ＋ソース／ドレイン領域とを有する請求項１４に記載のダイ。
【請求項１９】
キャパシタが、ｐ−ボデー内にｎ＋ゲート・ポリと、ｐ＋ソース／ドレイン領域とを有する請求項１４に記載のダイ。
【請求項２０】
キャパシタが、ｐ−ボデー内にｎ＋ゲート・ポリと、ｎ＋ソース／ドレイン領域とを有する請求項１４に記載のダイ。
【請求項２１】
電源電圧が、フラットバンド電圧より小さい絶対値を有する請求項１４に記載のダイ。
【請求項２２】
電源電圧を伝える第１導体と、
接地電圧を伝える第２導体と、
第１導体と第２導体の間に結合されて、第１導体と第２導体の間にデカップリング・キャパシタンスを形成する少なくとも１個の半導体キャパシタと
を備え、前記半導体キャパシタがゲート電圧を有し、前記半導体キャパシタがフラットバンド電圧を有し、かつ電源電圧がフラットバンド電圧より小さい絶対値を有するダイ。
【請求項２３】
少なくとも１個の半導体キャパシタが、ｎ−ボデー内にｎ＋ゲート・ポリと、ｎ＋ソース／ドレイン領域とを有する請求項２２に記載のダイ。
【請求項２４】
少なくとも１個の半導体キャパシタが、ｎ−ボデー内にｐ＋ゲート・ポリと、ｎ＋ソース／ドレイン領域とを有する請求項２２に記載のダイ。
【請求項２５】
少なくとも１個の半導体キャパシタが、ｎ−ボデー内にｐ＋ゲート・ポリと、ｐ＋ソース／ドレイン領域とを有する請求項２２に記載のダイ。
【請求項２６】
少なくとも１個の半導体キャパシタが、ｐ−ボデー内にｐ＋ゲート・ポリと、ｐ＋ソース／ドレイン領域とを有する請求項２２に記載のダイ。
【請求項２７】
少なくとも１個の半導体キャパシタが、ｐ−ボデー内にｎ＋ゲート・ポリと、ｐ＋ソース／ドレイン領域とを有する請求項２２に記載のダイ。
【請求項２８】
少なくとも１個の半導体キャパシタが、ｐ−ボデー内にｎ＋ゲート・ポリと、ｎ＋ソース／ドレイン領域とを有する請求項２２に記載のダイ。
【発明の詳細な説明】
【０００１】
（発明の背景）
（発明の技術分野）
本発明は集積回路に関し、より具体的には、集積回路のデカップリング・キャパシタに関する。
【０００２】
（背景技術）
デカップリング・キャパシタ（「デキャップ」）は、雑音の遮断のために集積回路（ＩＣ）に使用されている。実際、これらは、ほほすべてのＩＣに多用されている。半導体キャパシタの一つのタイプは、ＭＯＳ−Ｃまたは金属酸化膜半導体キャパシタと呼ばれる。ＭＯＳ−Ｃは、（ゲート酸化膜など少なくとも絶縁体を含む）誘電体領域によって分離された２個の端子を有する。端子の１つはゲートであり、他の１つはボデー（およびおそらくソース拡散およびドレイン拡散）である。半導体キャパシタのもう一つのタイプは、ｎ−チャネル金属酸化膜半導体ＦＥＴ（ＮＭＯＳＦＥＴ）またはｐ−チャネル金属酸化膜半導体ＦＥＴ（ＮＭＯＳＦＥＴ）などの電界効果トランジスタ（ＦＥＴ）を使用している。端子の一つはゲートであり、他の端子はソース、ドレイン、およびボデーである。端子は、（ゲート酸化膜など少なくとも絶縁体を含む）誘電体によって分離されている。ＭＯＳ−ＣとＦＥＴキャパシタの違いは、ＦＥＴでは、ソースおよびドレインがボデーと異なる極性タイプを有することである。ＭＯＳ−Ｃでは、ソース拡散／ドレイン拡散（存在する場合）は、ボデーと同じ極性を有する。集積回路でのキャパシタの挙動は、Ｒ．Ｐｉｅｒｒｅｔ等「Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｄｅｖｉｃｅｓ」（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ、第２版、１９９０年）４７〜５９頁、およびＮ．Ｗｅｓｔｅ等「Ｐｒｉｎｃｉｐｌｅｓ　ｏｆ　ＣＭＯＳ　ＶＬＳＩ　Ｄｅｓｉｇｎ」（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ、第２版、１９９３年）１８０〜８２頁に記載されている。
【０００３】
高誘電率絶縁体によって２本の金属線を間に挟んだキャパシタなど、その他のデカップリング・キャパシタも可能である。しかし、今日のＭＯＳ技術での材料の課題および集積は非常に難しい。
【０００４】
キャパシタのキャパシタンスＣは、式Ｃ＝＿Ａ／ｄによって与えられ、但し＿は誘電率、Ａは面積、ｄは距離である。ＩＣの設計では、部品の寸法を小さくすることが望ましい。したがって、数年来、キャパシタの面積Ａは縮小しており、一方、電極間の距離ｄもまた短縮された。現在使用されているキャパシタ構造は、漏洩のない酸化膜を用いることによって概して動作は良好である。現在のデカップリング・キャパシタ構造は、ＭＯＳ−Ｃを反転に保つように電圧を印加することによって、単位面積あたり最大のキャパシタンス値と、良好な高周波応答時間と、低い直列抵抗とを得る。プロセス技術のスケーリングに伴って、トランジスタの良好な駆動電流能力および良好な短チャネル効果を維持するために、ゲート酸化膜の厚みもスケーリングさせる。ゲート酸化膜がスケーリングを続けると（例えば、３０Ａ未満へ）、このキャパシタ構造は酸化膜を通して著しい漏洩伝導を引き起こすことになる（例えば、高いトンネル漏洩）。
【０００５】
（概要）
いくつかの実施態様では、本発明は、電源電圧を伝える第１導体および接地電圧を伝える第２導体を有するダイを含む。空乏モードで動作する半導体キャパシタが第１導体と第２導体の間にデカップリング・キャパシタンスを形成するために第１導体と第２導体の間に結合される。この半導体キャパシタはゲート電圧を有する。
【０００６】
ｎ−ボデー内のｎ＋ゲート・ポリおよびｎ＋ソース／ドレイン領域；ｎ−ボデー内のｐ＋ゲート・ポリおよびｎ＋ソース／ドレイン領域；ｎ−ボデー内のｐ＋ゲート・ポリおよびｐ＋ソース／ドレイン領域；ｐ−ボデー内のｐ＋ゲート・ポリおよびｐ＋ソース／ドレイン領域；ｐ−ボデー内のｎ＋ゲート・ポリおよびｐ＋ソース／ドレイン領域；ｐ−ボデー内のｎ＋ゲート・ポリおよびｎ＋ソース／ドレイン領域を含めた様々な構造を用いることができる。電源電圧は、フラットバンド電圧より大きな絶対値を有することができる。
【０００７】
さらなる実施形態を説明し特許を請求する。
【０００８】
本発明は、下記の詳細な説明から、および本発明の実施形態に付随する図面から、さらに完全に理解されるであろう。しかし、これらは、説明した特定の実施形態に本発明を限定するものではなく単に説明および理解のためである。
【０００９】
（詳細な説明）
本発明は、半導体キャパシタ（トランジスタまたはＭＯＳ−Ｃ）を空乏モードで動作させて、絶縁体（例えば、ゲート酸化膜）中の漏洩を低減させることに係る。空乏モードでの動作は面積あたりのキャパシタンスを低下させるので、これは直観に反するものである。キャパシタンスのこの低下を補うために、面積を拡大することができるが、それは望ましくない。本発明を生み出す際に、本発明者らは、空乏モードで動作させることによってキャリアの数が低減し、したがってゲート酸化膜内のトンネリングの量が低減し、漏洩も低減することに気が付いた。
【００１０】
一般的な考え方では、反転モードで動作するＭＯＳトランジスタ構造に由来するＭＯＳ−Ｃキャパシタを使用しない方向である。代替案は、空乏モードで動作する絶縁体として、ゲート酸化膜を用いたキャパシタ構造の使用である。有効キャパシタンスは約２５％（概算値）低下するが、一方、約１Ｖの電源技術について漏洩はほぼ１００分の１に低減する。キャパシタは空乏モードでバイアスするので（蓄積領域近くへ）、キャパシタンスの低下はＣ−Ｖ曲線で観察できる。漏洩の低減は、ゲート酸化膜下の空乏チャネルには薄いゲート酸化膜を通り抜けるキャリアが少ないという事実による。こうしたキャパシタのＱファクタは、反転のＭＯＳトランジスタ・キャップに類似しているであろう。少数キャリアの発生および再結合に依存しないで、デキャップにかさねるＡＣ信号に応答する必要のあるキャリアを供給する場合は特にそうである。デキャップを通しての漏洩を一桁より大きく低減させる必要がある場合は、やや大きな面積のキャパシタを使用することによって、低下したキャパシタンスをいつでも補うことができる。
【００１１】
ｎ−ボデーを有するデカップリング・キャパシタ
図１を参照すると、従来技術のＰＭＯＳトランジスタ・キャパシタ１０は、ｐ−基板、ｎ−ウェル、ｐ＋ソースＳ、ｐ＋ドレインＤ、ｐ＋ポリシリコン・ゲート電極（ポリ）Ｇ、およびボデーＢのｎ＋ボデー・タップＢＴを含む。本開示の専門用語によれば、トランジスタ・キャパシタ１０は、ｎ−ボデー（ｎ−ウェル）上ｐ＋／ｐ＋キャップと呼ばれる。但し、第１のｐ＋はポリ・タイプの意味であり、第２のｐ＋はＳ／Ｄ領域のタイプを意味する。なお、キャパシタ構造の場合、１つの拡散領域をソース、他方をドレインと呼ぶことは特に意味のあることではないが、学術用語の便宜上そうしている。なお、ソース拡散／ドレイン拡散は、本発明のすべての実施形態で必要というわけではないが、しかし、これは直列抵抗を低下させてＲＣ周波数応答に役立つこともある。ゲート酸化膜の直下が表面１２である。ゲート酸化膜の表面の下がチャネルＣｈである。本開示では、トランジスタではないＭＯＣ−Ｃ構造の場合でも、この領域をチャネルと呼ぶ。トランジスタ・キャパシタ１０には以下のように電圧を印加する。ボデー電圧Ｖｂは電源電圧Ｖｃｃ（ある場合はＶｄｄと呼ぶ）であり、ソース電圧およびドレイン電圧ＶｓおよびＶｄはどちらもＶｃｃであり、ゲート電圧ＶＧとｐ−基板はどちらも接地されている（Ｖｓｓまたは０と呼ぶ）。基板は、下、上、またはその他から接地することができる。図１では、ＶｇはＶｓｓに接続されている。しかし、いくつかの実施形態では、ＧはＶｓｓに接続されず、非ゼロおよび非Ｖｃｃ値の可能性がある。
【００１２】
図２は、ポリとボデーが同じタイプを有するためにゼロ仕事関数のｎ−ボデー（例えば、ｎ−ウェル）キャパシタ構造の、キャパシタンス対ゲート・ツー・ボデー電圧ＶＧＢ曲線を示す。なお、ドレイン電圧とソース電圧は、ボデー電圧と同じでもよい。この曲線は、一般の関係を示すことだけを意図しており、正確な値または形を示すものではない。実際の曲線は少し違って見えることがある。さらに、曲線の形は、異なる周波数で変化する可能性がある。明らかなように、キャパシタンスは、蓄積と反転で高く、空乏で低い。Ｖｔがしきい値電圧である。一般に、蓄積モード、空乏モード、反転モードの境界は厳密ではないかもしれないが、蓄積モードは０＜ＶＧＢの場合に起こり、空乏モードは−Ｖｔ＜ＶＧＢ＜０の場合に起こり、反転モードはＶＧＢ＜−Ｖｔの場合に起こる。
【００１３】
図３は、ポリとボデーが異なるタイプを有するために非ゼロ仕事関数（非ゼロ・フラット・バンド電圧ＶＦＢ）のｎ−ボデーキャパシタ構造の、キャパシタンス対ゲート・ツー・ボデー電圧ＶＧＢ曲線を示す。この曲線は、一般の関係を示すことだけを意図しており、正確な値または形を示すものではない。実際の曲線は少し違って見えることがある。さらに、曲線の形は、異なる周波数で変化する可能性がある。明らかなように、キャパシタンスは、蓄積および反転で高く、空乏で低い。高濃度でドープされたポリのＶＦＢは約１．０ボルトである。一般に、蓄積モード、空乏モード、反転モードの境界は厳密ではないかもしれないが、蓄積モードはＶＦＢ＜ＶＧＢの場合に起こり、空乏モードは−Ｖｔ＜ＶＧＢ＜ＶＦＢの場合に起こり、反転モードはＶＧＢ＜−Ｖｔの場合に起こる。なお、−Ｖｔと０の間、０とＶＦＢの間、０とＶｔの間の相対的距離は、ＶＢＧまたはＶｔの実際の値を制約するものではなく、これらは実施形態ごとに異なる可能性がある。
【００１４】
図１の従来技術トランジスタ・キャパシタ１０の場合について考えると、ｎ−ボデーがあり、ポリおよびボデーが異なるタイプを有し、したがって非ゼロ仕事関数があるので、図３の曲線が当てはまる。この構造のフラットバンド電圧（ＶＦＢ）は約１Ｖである。図１の場合には、ＶＧＢ＝−Ｖｃｃであり、これは−Ｖｔよりもさらに負である。したがって、トランジスタ・キャパシタ１０は、反転モードである（より具体的には、チャネルがボデーの反対タイプであるホールを含むので、このチャネルは反転である）。したがって、これは、単位面積あたりキャパシタンスが非常に高く（おそらく最大）、周波数応答が非常に良好で、直列抵抗が低い。しかし、これには、ゲート酸化膜を通る漏洩も見られ、特に薄いゲート酸化膜では高い（おそらく最大）。Ｖｃｃは、このデキャップ構造ではＶｔより高くするべきである。なお、（変位電流に対する）このキャップの、周波数および直列抵抗の関数としてのキャパシタンスが、このデキャップのＱファクタを表す。なお、ｐ＋ポリ・ゲートおよびｎ−ボデーなので、反転のＰＭＯＳキャップのフラットバンド電圧（ＶＦＢ）は約１Ｖ（非ゼロ）である。
【００１５】
図４は、本発明のいくつかの実施形態によるＭＯＳ−Ｃ　４０を示す。なお、用語ＭＯＳ（金属酸化膜半導体）は広い解釈を意図している。すなわち、金属がどんな特別のタイプの導体にも限定されず（すなわち、ポリシリコンである必要はなく）、絶縁体が酸化膜である必要はなく、半導体部分は特別のタイプの構造に限定されない。ＭＯＳ−Ｃ　４０は、上記の命名法によればｎ−ボデー上ｎ＋／ｎ＋と示される（すなわち、ポリがｎ＋、Ｓ／Ｄがｎ＋である）。ＶｇはＶｃｃであり、Ｓ／Ｄ／Ｂは０（Ｖｓｓ）である。ｎ−ウェルが用いられ、ポリとボデーが同じタイプを有するので、図２の曲線が当てはまる。ＭＯＳ−Ｃ　４０のＶＦＢは０Ｖである。ＶＧＢ＝Ｖｃｃであり、したがってＭＯＳ−Ｃ　４０は蓄積モードにある（チャネルには、ボデーと同じタイプの電子が蓄積される）。図４の構造では、デザイン・ツールでこうしたレイアウト（ｎ−ウェル上にｎ−ポリを描く）にすることが望ましいかもしれない。ＭＯＳ−Ｃ　４０はすべてのＶｃｃ値で動作する。これは、単位面積あたりのキャパシタンスが高く（良好）、漏洩はやや低い。これは、周波数応答が良好で、直列抵抗が低い。
【００１６】
図５は、本発明のいくつかの実施形態によるＭＯＳ−Ｃ　５０を示す。ＭＯＳ−Ｃ　５０は、上記の命名法によればｎ−ボデー上ｐ＋／ｎ＋と示される。ＶｇはＶｃｃであり、Ｓ／Ｄ／Ｂは０（Ｖｓｓ）である。ｎ−ウェルが用いられ、ポリとボデーが異なるタイプを有するので、図３の曲線が当てはまる。ＭＯＳ−Ｃ　５０のＶＦＢは約１Ｖである。ＶＧＢ＝Ｖｃｃである。Ｖｃｃ＞ＶＦＢの場合は、ＭＯＳ−Ｃ　５０は蓄積モードにあり（チャネル蓄積）、ＭＯＳ−Ｃ＜ＶＦＢの場合は、ＭＯＳ−Ｃ　５０は空乏モードにある（チャネル空乏）。Ｖｃｃ＝ＶＦＢの場合は、モードは蓄積モードと空乏モードの間である。本発明のいくつかの実施形態では、ＶｃｃはＶＦＢより小さく、したがってＭＯＳ−Ｃ　５０は空乏モードにあり、漏洩は低減するであろう。この構造は特別のレイアウトを必要とするかもしれない。ＭＯＳ−Ｃ　５０は、単位面積あたりのキャパシタンスが低いが、空乏モードのため（漏れるキャリアが少ない）漏洩は著しく低い。これは、周波数応答は良好であるが、直列抵抗が高い可能性がある。なお、この構造は埋め込みチャネルＭＯＳトランジスタ構造に似ている。
【００１７】
図６は、本発明のいくつかの実施形態によるＰＭＯＳトランジスタ・キャパシタ６０ＭＯＳ−Ｃ　６０を示す。トランジスタ・キャパシタ６０は、上記の命名法によればｎ−ボデー上ｐ＋／ｐ＋と示される。ＶｇはＶｃｃであり、Ｓ／Ｄ／Ｂは０（Ｖｓｓ）である（図１の反対）。ｎ−ウェルが用いられ、ポリとボデーが異なるタイプを有するので、図３の曲線が当てはまる。ＭＯＳ−Ｃ　５０のＶＦＢは約１Ｖである。ＶＧＢ＝Ｖｃｃである。Ｖｃｃ＞ＶＦＢの場合は、ＭＯＳ−Ｃ　６０は蓄積モードにあり（チャネル蓄積）、ＭＯＳ−Ｃ＜ＶＦＢの場合は、ＭＯＳ−Ｃ　６０は空乏モードにある（チャネル空乏）。本発明のいくつかの実施形態では、ＶｃｃはＶＦＢより小さく、したがってＭＯＳ−Ｃ　６０は空乏モードにあり、漏洩は低減するであろう。ＭＯＳ−Ｃ　６０は、単位面積あたりのキャパシタンスが低減しているが、空乏モードのため（漏れるキャリアが少ない）漏洩は著しく低減している。しかし、周波数応答および直列抵抗が問題かもしれない。
【００１８】
ｐ−ポリを有するデカップリング・キャパシタ
ｐ−ボデー（ｐ−ウェルまたはｐ−基板）を有するトランジスタおよびＭＯＳ−Ｃキャパシタの構造の例を以下に説明する。なお、ｐ−ウェルが示されているが、ボデーはｐ−基板だけのこともある。さらに、基板は、ｐ−ウェルを有するｎ−タイプもありうる。
【００１９】
図７は、ポリとボデーが同じタイプを有するためにゼロ仕事関数を有するｐ−ボデー・キャパシタ構造の、キャパシタンス対ゲート・ツー・ボデー電圧ＶＧＢ曲線を示す。この曲線は、一般の関係を示すことのみを意図しており、正確な値または形を示すものではない。実際の曲線は少し違って見えることがある。さらに、曲線の形は、異なる周波数で変化する可能性がある。明らかなように、キャパシタンスは、蓄積および反転で高く、空乏で低い。一般に、蓄積モード、空乏モード、反転モードの境界は厳密ではないかもしれないが、蓄積モードはＶＧＢ＜０の場合に起こり、空乏モードは０＜ＶＧＢ＜Ｖｔの場合に起こり、反転モードはＶＧＢ＞Ｖｔの場合に起こる。
【００２０】
図８は、ポリとボデーが異なるタイプを有するために非ゼロ仕事関数（非ゼロ・フラット・バンド電圧ＶＦＢ）のｐ−ボデー・キャパシタ構造の、キャパシタンス対ゲート・ツー・ボデー電圧ＶＧＢ曲線を示す。この曲線は、一般の関係を示すことのみを意図しており、正確な値または形を示すものではない。実際の曲線は少し違って見えることがある。さらに、曲線の形は、異なる周波数で変化する可能性がある。明らかなように、キャパシタンスは、蓄積および反転で高く、空乏で低い。高濃度でドープされたポリのＶＦＢは、約１．０ボルトである（これは、曲線の負領域にあるが）。一般に、蓄積モード、空乏モード、反転モードの境界は厳密ではないかもしれないが、蓄積モードはＶＧＢ＜−ＶＦＢ（例えば、−１Ｖ）の場合に起こり、空乏モードは−ＶＦＢ＜ＶＧＢ＜Ｖｔの場合に起こり、反転モードはＶｔ＜ＶＧＢの場合に起こる。なお、−ＶＦＢと０の間、および０とＶｔの間の相対的距離は、ＶＦＢまたはＶｔの実際の値を制約するものではなく、これらは実施形態ごとに異なる可能性がある。
【００２１】
図９は、従来技術のＮＭＯＳトランジスタ・キャパシタ９０を示し、上記の命名法によれば、ｐ−ボデー上ｎ＋／ｎ＋で示される。この場合、これはｐ−ボデーすなわちｐ−基板であるが、ｎ−基板上のｐ−ウェルまたはｐ−基板内のｐ−ウェルでもよい。Ｖｇ＝Ｖｃｃであり、Ｓ／Ｄ／Ｂは０（Ｖｓｓ）である。ポリとボデーが異なるタイプを有するので、図８の曲線が用いられる。ＶＧＢ＝Ｖｃｃである。曲線８で、ＶｃｃはＶｔより大きく、したがって、トランジスタ・キャパシタ９０は反転モード（チャネルが反転）で動作している。デキャップ９０は、トリプル・ウェル・プロセスを必要とせず、特別のレイアウト要求を用いない。これは、単位面積あたりのキャパシタンスが非常に高く（多分最大）、周波数応答が非常に良好で、直列抵抗が低い。主な問題は、ゲート酸化膜、特に薄いゲート酸化膜からの漏洩もまた多い（多分最大）ことである。このデキャップ構造については、ＶｃｃはＶｔより大きくするべきである。
【００２２】
図１０は、上記命名法によればｐ−ボデー上ｐ＋／ｐ＋を有するＭＯＳ−Ｃキャパシタ１００を示す。ｐ−ウェルが示されているが、これは必要ではない。Ｖｇ＝０（Ｖｓｓ）であり、Ｓ／Ｄ／Ｂ＝Ｖｃｃである。ポリとボデーが同じタイプなので、図７の曲線が当てはまる。ＶＧＢ＝−Ｖｃｃであり、したがって、キャパシタ１００は蓄積モードにある（チャネルに蓄積される）。いくつかの実施形態では、キャパシタ１００は、ｐ−ウェルとｐ−基板の間にｎ−ボデーまたは他の絶縁体を含む。目的は、Ｖｃｃ電圧が基板または他のボデーの電圧に与える影響を防止することである。このトリプル・ウェル・プロセスは、デザイン・ツールに追加のレイアウト（Ｐ−ウェル上にＰ−ポリを描く）を必要とするかもしれない。デキャップ１００はすべてのＶｃｃ値で動作する。これは、単位面積あたりのキャパシタンスが高く（良好）、漏洩はやや少ない。これは、周波数応答が良好で、直列抵抗が低い。
【００２３】
図１１は、上記命名法によればｐ−ボデー上ｎ＋／ｐ＋を有するＭＯＳ−Ｃキャパシタ１１０を示す。ｐ−ウェルが示されているがこれは必要ではない。Ｖｇ＝０（Ｖｓｓ）であり、Ｓ／Ｄ／Ｂ＝Ｖｃｃである。ポリとボデーが異なるタイプなので、図８の曲線が当てはまる。ＶＧＢ＝−Ｖｃｃである。Ｖｃｃ＞ＶＦＢ（−Ｖｃｃ＜−ＶＦＢ）の場合は、キャパシタ１１０は蓄積モードにある（チャネルに蓄積される）。Ｖｃｃ＜ＶＦＢ（−Ｖｃｃ＞−ＶＦＢ）の場合は、キャパシタ１１０は空乏モードにある（チャネルは空乏である）。いくつかの実施形態では、漏洩の役に立つように空乏モードを用いる。いくつかの実施形態では、キャパシタ１１０は、ｐ−ウェルとｐ−基板の間にｎ−ボデーまたは他の絶縁体を含む。キャパシタ１１０は、単位面積あたりのキャパシタンスが低く、かつ漏洩が著しく低い。これは、周波数応答は良好であるが、直列抵抗が高い。
【００２４】
図１２は、上記命名法によればｐ−ボデー上ｎ＋／ｎ＋を有するＮＭＯＳトランジスタ１２０を示す。ｐ−ウェルが示されているがこれは必要ではない。Ｖｇ＝０（Ｖｓｓ）であり、Ｓ／Ｄ／Ｂ＝Ｖｃｃである。ポリとボデーが異なるタイプなので、図８の曲線が当てはまる。ＶＧＢ＝−Ｖｃｃである。Ｖｃｃ＞ＶＦＢ（−Ｖｃｃ＜−ＶＦＢ）の場合は、キャパシタ１２０は蓄積モードにある（チャネルに蓄積される）。Ｖｃｃ＜ＶＦＢ（−Ｖｃｃ＞−ＶＦＢ）の場合は、キャパシタ１２０は空乏モードにある（チャネルは空乏である）。いくつかの実施形態では、漏洩の役に立つように空乏モードを用いる。いくつかの実施形態では、キャパシタ１２０は、ｐ−ウェルとｐ−基板の間にｎ−ボデーまたは他の絶縁体を含む。この構造では漏洩は良好である（低減）。しかし、周波数応答および直列抵抗が問題になるかもしれない。この構造は、トリプル・ウェル・プロセスを必要とするかもしれない。
【００２５】
下記の付録は、上記のキャパシタ、および本発明のいくつかの実施形態の範囲内の他のキャパシタの比較一覧表を提供する。
【００２６】
他の情報および実施形態
図１３は、本明細書記載の１つまたは複数の構造を含めたキャパシタ（例えば、キャパシタ１３４）が含まれるダイ１３０を示す。ダイ１３０は、マイクロプロセッサ、ＤＳＰ（デジタル信号プロセッサ）、エンベディド・コントローラ、ＡＳＩＣ（特定用途向け集積回路）、およびコミュニケーション・チップを含めて、任意の様々なタイプの電気デバイスとすることができる。
【００２７】
上記のように、いくつかの実施形態では、キャパシタを空乏モードとすることが望ましい。多くの状況では、キャパシタを蓄積モードまたは反転モードに接近させることも望ましいであろう。なお、図２、３、７、８において、空乏モードでは、蓄積モードまたは反転モードに向かって曲線は上向きである。ゲート電圧、ボデー電圧、ソース／ドレイン電圧、しきい値電圧、および／またはドーピング濃度を調節することによって、キャパシタンスを微調整することが可能である。図１４を参照すると、ダイ１４０は、（その中に記載された１つまたは複数の様々なキャパシタを表す）キャパシタ１３４を含む。ダイ１４０は電圧回路１４２を含み、これが、１つまたは複数のボデー、ゲート、およびソース／ドレインに電圧を供給して、所望のキャパシタンス・レベルを実現することができる。ボデー電圧を変化させて、キャパシタに順方向または逆方向ボデー・バイアスを持たせることができる。なお、ボデー・バイアスが変化するとＶｔが変化する。所望のキャパシタンス・レベルを得るために、フィードバック機構があってもよい。
【００２８】
単に一例としてであるが、いくつかの実施形態では、有効キャパシタンスを約２５％低下させることができるが、一方約１Ｖの電源技術について、漏洩はほぼ１００分の１に低減すると思われる。キャパシタは空乏モードでバイアスするので（蓄積領域近くへ）、キャパシタンスの低下はＣ−Ｖ曲線で観察できる。漏洩の低減は、ゲート酸化膜下の空乏チャネルには薄いゲート酸化膜を通り抜けるキャリアが少ないためである。こうしたキャパシタのＱファクタは、反転のＭＯＳトランジスタ・キャップに類似しているであろう。少数キャリアの発生および再結合に依存しないで、デキャップにかさねるＡＣ信号に応答する必要のあるキャリアを供給する場合は特にそうである。デキャップを通しての漏洩を一桁より大きく低減させる必要がある場合は、やや大きな面積のキャパシタを使用することによって、低下したキャパシタンスを補うことができる。したがって、本発明は、さらなる供給電圧のスケーリング、ならびに低電圧、高性能、および低電力ＣＭＯＳ回路用のプロセス技術の開発を支持するものである。将来、ゲート酸化膜の厚みを、既にスケーリングされたトランジスタの要求に合わせてスケーリングしても、雑音遮蔽用のデキャップを、本発明者らが提案する構造を有する本発明者らのＩＣに継続して利用することができる。本発明らが提案した解決法は、現在の加工技術と適合するものである。
【００２９】
本発明は、ＳＯＩ（シリコン・オン・インシュレータ）構造と接続して使用することができる。
【００３０】
さらに、周知のように、電源電圧および接地電圧は必ずしも一定ではなく、雑音、負荷、または他の理由で変動がある。
【００３１】
ＭＯＳＦＥＴ以外のＦＥＴも使用できる。図示した実施形態はエンハンスメント・モード・トランジスタを含むが、当分野の技術者なら本開示の恩恵があれば明白な回路の改造を行うことによって、空乏モード・トランジスタも使用することができる。
【００３２】
本明細書で「実施形態」、「一実施形態」、「いくつかの実施形態」、または「他の実施形態」と言及した場合は、実施形態に関して説明された特定の特徴、構造、または特性が、本発明の実施形態の必ずしもすべてではないが、本発明の実施形態の少なくともいくつかに含まれていることを意味する。様々な表現「実施形態」、「一実施形態」、または「いくつかの実施形態」は、必ずしもすべてが同じ実施形態に言及するものではない。
【００３３】
本明細書が、部品、特徴、構造、または特性を含んでもよい（「ｍａｙ」、「ｍｉｇｈｔ」、または「ｃｏｕｌｄ」　ｂｅ　ｉｎｃｌｕｄｅｄ）と言う場合は、その特定の部品、特徴、構造、または特性を含む必要はない。本明細書または特許請求の範囲が、「ａ」または「ａｎ」要素に言及する場合は、これは唯一の要素があることを意味していない。明細書または特許請求の範囲が「追加の（ａｎ　ａｄｄｉｔｉｏｎａｌ）」要素に言及する場合、これは、２つ以上の追加の要素があることを排除しない。
【００３４】
当技術分野の技術者なら本開示の恩恵があれば、上記説明および図面から、本発明の範囲内で多くの他の変形を行うことができることを理解するであろう。したがって、本発明の範囲を定義するのは、その任意の修正を含めて頭書の特許請求の範囲である。
【００３５】
付録：いくつかの可能性を列挙した比較一覧表。これは、包括的であることを意図したものではない。他の可能性が存在する。情報のいくつかは単なる最高の推測である。
【表１】
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【図面の簡単な説明】
【図１】
従来技術のキャパシタの概略横断面図である。
【図２】
ゼロ仕事関数のｎ−ボデーを有するキャパシタの、キャパシタンス対ゲート・ツー・ボデー電圧のグラフである。
【図３】
非ゼロ仕事関数のｎ−ボデーを有するキャパシタの、キャパシタンス対ゲート・ツー・ボデー電圧のグラフである。
【図４】
本発明のいくつかの実施形態によるキャパシタの概略横断面図である。
【図５】
本発明のいくつかの実施形態によるキャパシタの概略横断面図である。
【図６】
本発明のいくつかの実施形態によるキャパシタの概略横断面図である。
【図７】
ゼロ仕事関数のｐ−ボデーを有するキャパシタの、キャパシタンス対ゲート・ツー・ボデー電圧のグラフである。
【図８】
非ゼロ仕事関数のｐ−ボデーを有するキャパシタの、キャパシタンス対ゲート・ツー・ボデー電圧のグラフである。
【図９】
従来技術のキャパシタの概略横断面図である。
【図１０】
本発明のいくつかの実施形態によるキャパシタの概略横断面図である。
【図１１】
本発明のいくつかの実施形態によるキャパシタの概略横断面図である。
【図１２】
本発明のいくつかの実施形態によるキャパシタの概略横断面図である。
【図１３】
本発明のいくつかの実施形態によるキャパシタを有するダイのブロック図である。
【図１４】
本発明のいくつかの実施形態によるキャパシタおよび電圧回路を有するダイのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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