(57)【要約】基板に支持される管形状の炭素分子を組み込んでいる電子デバイスであって、分子が、ソース及びドレイン電極を具備した電子デバイスにおいて、前記ゲート電極が、金属性の電極である。前記金属性の電極は、酸化物の表面層を有し、好ましくは、天然酸化物を有する。前記金属性の電極は、アルミニウム、亜鉛、銅のグループから選択される。
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【特許請求の範囲】
【請求項１】
基板に支持されている管形状の炭素分子を組み込んでいる電子デバイスであって、
分子がソース及びドレイン電極、及びゲート電極を具備した電子デバイスにおいて、
前記ゲート電極が金属性の電極であることを特徴とする電子デバイス。
【請求項２】
前記金属性電極が、望ましくは天然酸化物の表面層を有することを特徴とする請求項1に記載の電子デバイス。
【請求項３】
前記金属性電極が、アルミニウム、亜鉛、銅のグループから選択されることを特徴とする請求項1又は2に記載の電子デバイス。
【請求項４】
前記金属性電極が、アルミニウム電極であることを特徴とする請求項3に記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板に支持されている管形状の炭素分子を組み込んでいる電子デバイスであって、分子が、ソースドレインの電極、及びゲート電極で提供される電子デバイスに関する。
【背景技術】
【０００２】
前記電子デバイスは、Natureの1998年5月7日第393巻の15から17ページにより知られている。この出版物から、トランジスタはソース及びドレイン電極に橋を掛ける直径約1ナノメートルのいわゆる半導体カーボンナノチューブを有することが知られている。ゲート電圧は、キャリアをナノチューブに誘導して、前記トランジスタを制御するために前記カーボンナノチューブを支えるシリコン基板に加えられる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
複数又は多くのナノチューブ電子をシリコン基板上で実装しようとする時、その難題はそれぞれのトランジスタを個別に制御できることである。それゆえ、主な要求の導入部に従って個別に制御され得る電子デバイスを提供することが本発明の第1の目的である。
【０００４】
実質的に複数のゲインを有する前記電子デバイスを提供することがさらなる目的である。
【課題を解決するための手段】
【０００５】
本発明に従う前記電子デバイスは、そのために前記ゲート電極が金属性の電極であることを特徴とする。前記金属性電極は、性質上、望ましくは前記基板によって支えられる。
【０００６】
望ましくは、前記金属性電極は、ソース、ドレイン電極を短絡することを妨げる酸化物の表面層を有する。天然酸化物は、前記炭素分子それ自体と前記それぞれのソースドレイン電極の両方に関して効果的な絶縁層を提供する。前記酸化物の層は、例えば蒸着によっても成長し得るが、薄いままである。
【０００７】
前記金属性電極がアルミニウム、亜鉛、及び銅から成るグループから選択される時、特に、有効な結果に達し得る。とはいえ、望ましくは、前記金属性電極は、アルミニウム電極である。
【０００８】
ここで、本発明について、図を参照してさらに説明する。
【０００９】
最初に図1を参照すると、本発明に従う電子デバイスの概略装置配置が示されている。前記装置1は、アルミニウムワイヤ3によって支えられている管状の形状にされた炭素分子2を取り込んでおり、管状の炭素分子2に面している側面に、絶縁する天然Al2O3層3'が提供される。両方のその先端において、前記管状炭素分子2が、それぞれ前記ソースドレイン電極として作用している金接触面4及び5に接触している。前記アルミニウム電極3の表面にある前記Al2O3層3'の厚さは、数ナノメートルの大きさのオーダーであって、およそ100ナノメートルである前記接触面電極4及び5の間の間隔よりもかなり短い。これにより、前記ゲート電極3及び前記管状炭素分子の間の優れた容量結合が提供される。本発明に従う電子デバイスの本構成により、同様の基板6上に（ナノチューブ）フィールド効果トランジスタとして作用する装置に類似する多重の統合が可能になり、それによって、各トランジスタは、個別に制御され得る。
【００１０】
図2は、典型的なナノチューブFETの装置特性を示す。ゲート電圧Vgの関数として装置を通る電流Iの変化（図2a）が、非常に重要なドーピングが達成され得るかを示す。負のVgで始まり、最初、電流は減少し、その後、計測不能にまで小さくなり、最終的に再度増加する。これは、Vgが価電子帯（蓄積動作有効期間）からギャップ（空乏）までフェルミレベルをシフトし、最終的には、半導体ナノチューブの伝導帯（反転）までフェルミレベルをシフトすることを示す。このようにして、近くのアルミニウムゲートにより、pドーピングからnドーピングまでの全範囲を介してナノチューブのドーピングを変化させることができる。数ボルトが、酸化物の層を破壊することなくゲートに与えることができる。前記絶縁層は数ナノメートルの薄さしかない時、これはかなり注目すべきことであり、ゲート酸化物の優れた品質を示している。層が破壊される絶縁破壊閾値電圧は、典型的には2から5ボルトの間である。小さなゲートの漏洩電流（数pA）は、前記大きなゲート電圧に接近しているVgのために観測される。
【００１１】
図2bは、バイアス電圧特性に対する電流を示す。典型的なFETタイプの曲線が見られる。小さなソース-ドレイン電圧に対して、前記ソース-ドレイン電圧Vsdが負の値から大きくなる時、電流は急速に変化する。これは、電流がVsdに比例しているので線形動作有効期間と呼ばれている。VsdがVg-Vtよりも大きくなる時、トランジスタを通る電流は、徐々に大きく変化する（飽和動作有効期間）。ここで、Vtは、閾値電圧と呼ばれており、この電圧で電流が（少し）流れ始める。それは、図2bに関するトランジスタに対しては約-1.0Vの値である。飽和動作有効期間における一定のソース-ドレイン電圧に対して、前記電流は、ゲート電圧I〜(Vg-Vt)2に依存する放物線を有する。このデータは、ナノチューブトランジスタの相互コンダクタンスが、4μジーメンスであって、そのオン/オフの割合が少なくとも105であることを示す。ナノチューブトランジスタが許容する最大電流は、100nAのオーダーであって、抵抗に関しては、Vsd=-1.0V、Vg=-1.3Vに対して約Rsd=33MΩであった。高いゲート電圧を利用した時にでさえ、低い抵抗に達し得る（Vg=-3Vに対する80kΩ）ということが、図2aから明白であることに注目すべきである。少なくとも10の電圧利得が達成され得る。
【００１２】
図3aは、ナノチューブトランジスタ及びオフチップ100MΩバイアスレジスタから構成されるインバータの前記入出力特性を示す。インバータは、論理0を論理1に変換し、論理1を論理0に変換する基本論理要素である。入力が論理1（Vin=0V）である時、前記ナノチューブは伝導性が無く、出力は-1.5Vになり、論理1を示す。
【００１３】
ゲート電圧が一掃される時、インバータの出力電圧は、ある論理レベルから他の論理レベルへ迅速な変換をするべきである。本発明に従うこの装置において、出力電圧は、この特定の装置が3の電圧利得（他の装置は6までの利得を示した）を示している遷移領域において入力電圧よりも3回早く変化する。
【００１４】
NORゲートは、インバータにおける単一トランジスタを図3bに示すような並列な2つのトランジスタで単純に置換することによって構成される。入力のどちらか又は両方が論理1である時（Vin=-1.5V）、少なくとも1つのナノチューブは伝導しており、出力は0Vになる（論理0）。両方の入力が論理0である時のみ、前記出力は論理1であることから、ナノチューブのどちらも伝導しないことになる。
【００１５】
図3bにおいて、出力電圧は、4つの可能な入力状態（0、0）、（0、1）、（1、0）、及び（1、1）の関数としてプロットされ、本回路は実際にNORゲートとして動作することを確かめることができる。このように、装置回路の変化を利用して、任意の論理ゲートを実現することができる。
【００１６】
フリップフロップメモリ要素（SRAM）は、図3cに示すように、2つのインバータから構成される。各インバータの出力が他のインバータの入力に接続される時、2つの異なる安定状態が可能であり、出力は、値（1、0）又は（0、1）のいずれかを取ることができる。論理1は、回路を（0、1）状態にすることによってメモリに書き込まれ、論理0は、回路を（1、0）状態にすることによって書き込まれる。メモリセルの動作をテストするために、電源は、１つの入力に接続され、論理0は、Vinから-1.5Vまで駆動することによってVoutに書き込まれる。前記スイッチは、その時、再度開放（open）され、前記メモリセルは、出力で論理１を維持した。このように、これらのデータは、本発明に従う2-トランジスタナノチューブ回路の安定したメモリ機能を例証するものである。
【００１７】
3-トランジスタ装置は、図3dに示すリング発振器において実現された。この回路は、発振AC電圧信号を発生させるのに利用されており、リング状に3つのインバータを接続することによって確立される。リング発振器は、静的に安定した解を有するものではなく、各インバータの出力電圧は、結果として時間の関数として発振する。インバータ出力の1つを図3dにプロットする。明らかな電圧発振が観測される。発振の5Hz周波数は、インバータ（〜GΩ）の出力インピーダンス及びオフチップバイアスレジスタに接続している〜100pFの寄生キャパシタンスのワイヤによって一般に支配される出力節点のキャパシタンスによって決定される。
【００１８】
本発明に従う電子デバイスを製造する方法を以下に説明する。
【００１９】
多重ナノチューブトランジスタに対するAlゲート3は、酸化したSiウェハ6上に電子ビームリソグラフィを利用してパターンニングされる。蒸着の間、サンプルは、Al表面3の粗さを最小にするために液体窒素の温度に冷却される。絶縁層3'は、Al表面3を空気にさらすことによって成長させる天然酸化物から成る。この層の正確な厚さは、数ナノメートルのオーダーである。レーザアブレーションによって作られたカーボンナノチューブ2は、ジクロロエタンの分散からウェハ6に分散される。原子間力顕微鏡を利用して、約1nmの直径を有し、Alゲートワイヤ3の上に位置している前記ナノチューブ2は選択される。それらの座標はアライメントマーカに関して登録される。最後に、接触面電極4、5は、付着層なくナノチューブ2にAuを直接的に蒸着させることによって電子ビームリソグラフィで作られる。
【図面の簡単な説明】
【００２０】
【図１】本発明に従う電子デバイスのレイアウトの側面図を示す。
【図２】本発明に従う単一ナノチューブトランジスタのI-V特性を示す。
【図３】1、2、又は3個のトランジスタを組み込んでいる本発明に従う幾つかの電子デバイスを示す。
【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【国際公開パンフレット】
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【国際調査報告】
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