(57)【要約】【解決手段】デジタルフィルタリング用のシステムには、１組の論理ゲート、状態記憶装置、およびマルチプレクサが含まれている。状態記憶装置には、２つ以上の記憶バンクが含まれ、また組み合わせおよび／または少なくとも１つのルックアップテーブルが含まれている。１つの応用では、有限インパルス応答フィルタ係数ベクトルにしたがったフィルタリング動作がランタイム乗算なしで実行される。対称および反対称フィルタ係数ベクトルに対する応用が説明されるとともに、任意の奇数または偶数長のフィルタ係数ベクトルに対する応用が説明される。【選択図】図６
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【特許請求の範囲】
【請求項１】
デジタルフィルタを具備する、デジタルフィルタリング用システムにおいて、
デジタルフィルタは、
入力ベクトルと位相カウント信号とを受け取り、少なくとも位相カウント信号の一部と、少なくとも入力ベクトルの一部とに基づいて、状態選択ベクトルを生成するように構成され配置されている１組の論理ゲートと、
それぞれが、状態選択ベクトルを受け取り、状態選択ベクトルにより示される状態信号を生成するように構成され配置されている複数の記憶バンクを含む状態記憶装置と、
複数の状態信号と、少なくとも位相カウント信号の一部に基づくバンク選択信号とを受け取り、バンク選択信号に対応する選択された状態信号を送るように構成され配置されているマルチプレクサとを備えているデジタルフィルタリング用システム。
【請求項２】
状態記憶装置には少なくとも１つのルックアップテーブルが含まれている請求項１記載のデジタルフィルタリング用システム。
【請求項３】
少なくとも１つのルックアップテーブルは、有限インパルス応答フィルタ係数ベクトルの成分に基づく値を有する請求項２記載のデジタルフィルタリング用システム。
【請求項４】
少なくとも１つのルックアップテーブルは、対称フィルタ係数ベクトルの成分に基づく値を有する請求項３記載のデジタルフィルタリング用システム。
【請求項５】
少なくとも１つのルックアップテーブルは、反対称フィルタ係数ベクトルの成分に基づく値を有する請求項３記載のデジタルフィルタリング用システム。
【請求項６】
状態記憶装置には、少なくとも状態選択ベクトルの一部に基づいてゼロ選択信号を生成するように構成され配置されている組み合わせ論理回路が含まれている請求項１記載のデジタルフィルタリング用システム。
【請求項７】
複数の記憶バンクの中のそれぞれには、有限インパルス応答フィルタ係数ベクトルの成分に基づく値を有する少なくとも１つのルックアップテーブルが含まれている請求項１記載のデジタルフィルタリング用システム。
【請求項８】
１組の論理ゲートは、少なくとも位相カウント信号の一部に基づくシーケンス選択信号にしたがって入力ベクトルを状態選択ベクトルにマッピングするように構成され配置されている請求項１記載のデジタルフィルタリング用システム。
【請求項９】
バンク選択信号は少なくとも入力ベクトルの一部に基づいている請求項１記載のデジタルフィルタリング用システム。
【請求項１０】
フィルタは選択された状態信号と反転信号とを受け取って、出力信号を生成するように構成され配置されているインバータをさらに備え、
反転信号は少なくとも入力ベクトルの一部に基づいている請求項１記載のデジタルフィルタリング用システム。
【請求項１１】
反転信号は位相カウント信号に基づいている請求項１０記載のデジタルフィルタリング用システム。
【請求項１２】
少なくとも状態選択ベクトルの一部の成分は反転信号に基づいている請求項１０記載のデジタルフィルタリング用システム。
【請求項１３】
システムはクロック信号にしたがった入力信号を受け取り、入力ベクトルを生成するように構成され配置されているシフトレジスタをさらに具備する請求項１記載のデジタルフィルタリング用システム。
【請求項１４】
システムは位相カウント信号を生成するように構成され配置されている位相カウンタをさらに具備し、
位相カウント信号のカウントレートはクロック信号のレートの倍数である請求項１３記載のデジタルフィルタリング用システム。
【請求項１５】
システムは第２の入力ベクトルを受け取り、第２の選択された状態信号に基づく信号を生成するように構成され配置されている第２のフィルタと、
選択された状態信号に基づく信号と、第２の選択された状態信号に基づく信号とを加算するように構成され配置されている加算器とをさらに具備する請求項１記載のデジタルフィルタリング用システム。
【請求項１６】
システムは時間の経過に対して入力信号の値を受け取るように構成され配置されており、
入力ベクトルの成分は第１の時間期間に対して受信された入力信号の値に対応し、
第２の入力ベクトルの成分は、第１の時間期間とは異なる第２の時間期間に対して受信された入力信号の値に対応する請求項１５記載のデジタルフィルタリング用システム。
【請求項１７】
デジタルフィルタリング用システムにおいて、
入力信号を受け取り、複数の入力ベクトルを生成するように構成され配置されているシフトレジスタと、
位相カウント信号を受け取るように構成され配置されている複数のデジタルフィルタとを具備し、
各デジタルフィルタは、
対応する入力ベクトルと位相カウント信号とを受け取り、少なくとも位相カウント信号の一部と、少なくとも入力ベクトルの一部とに基づいて、状態選択ベクトルを生成するように構成され配置されている１組の論理ゲートと、
それぞれが、状態選択ベクトルを受け取り、状態選択ベクトルにより示される状態信号を生成するように構成され配置されている複数の記憶バンクを含む状態記憶装置と、
複数の状態信号と、少なくとも位相カウント信号の一部に基づくバンク選択信号とを受け取り、バンク選択信号に対応する選択された状態信号を送るように構成され配置されているマルチプレクサとを備え、
システムは複数の選択された状態信号に基づいて合計を生成するように構成され配置されている少なくとも１つの加算器をさらに具備し、
複数の入力ベクトルのそれぞれの成分は対応する時間期間に対して受信された入力信号の値に対応し、各入力ベクトルは異なる時間期間に対応しているデジタルフィルタリング用システム。
【請求項１８】
少なくとも１つのデジタルフィルタの状態記憶装置には少なくとも１つのルックアップテーブルが含まれている請求項１７記載のデジタルフィルタリング用システム。
【請求項１９】
少なくとも１つのルックアップテーブルは有限インパルス応答フィルタ係数ベクトルの成分に基づく値を有する請求項１８記載のデジタルフィルタリング用システム。
【請求項２０】
少なくとも１つのデジタルフィルタの１組の論理ゲートは、少なくとも位相カウント信号の一部に基づくシーケンス選択信号にしたがって、対応する入力ベクトルを対応する状態選択ベクトルにマッピングするように構成され配置されている請求項１７記載のデジタルフィルタリング用システム。
【請求項２１】
少なくとも１つのデジタルフィルタのバンク選択信号は少なくとも対応する入力ベクトルの一部に基づいている請求項１７記載のデジタルフィルタリング用システム。
【請求項２２】
少なくとも１つのデジタルフィルタは、対応する選択された状態信号と反転信号とを受け取って、出力信号を生成するように構成され配置されているインバータをさらに備え、
反転信号は少なくとも対応する入力ベクトルの一部に基づいている請求項１７記載のデジタルフィルタリング用システム。
【請求項２３】
反転信号は位相カウント信号に基づいている請求項２２記載のデジタルフィルタリング用システム。
【請求項２４】
少なくとも対応する状態選択ベクトルの一部の成分は反転信号に基づいている請求項２２記載のデジタルフィルタリング用システム。
【請求項２５】
デジタルフィルタリングの方法において、
入力ベクトルと位相カウント信号とを受け取り、
少なくとも位相カウント信号の一部にしたがって入力ベクトルを状態選択ベクトルにマッピングし、
状態選択ベクトルを複数の記憶バンクを備える状態記憶装置に入力し、
複数の記憶バンクのそれぞれから状態選択ベクトルに対応する状態信号を受け取り、
バンク選択信号にしたがって複数の状態信号の中から状態信号を選択することを含むデジタルフィルタリングの方法。
【請求項２６】
状態記憶装置は複数の記憶値を有し、状態信号の少なくともサブセットのそれぞれは記憶値の対応する１つに基づいている請求項２５記載のデジタルフィルタリングの方法。
【請求項２７】
記憶値は有限インパルス応答フィルタ係数ベクトルの成分に基づいている請求項２６記載のデジタルフィルタリングの方法。
【請求項２８】
記憶値は予め定められた最大フィルタ出力値に関して正規化されている請求項２６記載のデジタルフィルタリングの方法。
【請求項２９】
バンク選択信号は少なくとも入力ベクトルの一部に基づいている請求項２５記載のデジタルフィルタリングの方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタル信号処理に関する。
【０００２】
【従来の技術】
デジタル信号処理技術はベースバンド、中間および無線周波数における信号を処理するのに使用される。新しい応用におけるこれらの使用に加えて、このような技術は、信号フィルタリングのような既存の応用におけるアナログ処理技術も置換する。アナログの対応するものに対してデジタルフィルタが持つ多くの利点には、インピーダンス整合問題がないこと、保証された安定性および／または位相線形性、経年による応答における変化からの開放、プログラム可能性および変更の容易性が含まれる。
【０００３】
デジタルフィルタは線形の一定係数フィルタとして主に構成される。このようなフィルタは、無限インパルス応答（ＩＩＲ）フィルタと有限インパルス応答（ＦＩＲ）フィルタの、大きく２つのクラスに分けられる。フィードバックを組み込むことにより、ＩＩＲフィルタは同じ性能を達成するのにより少ないタップしか必要としない。このようなフィルタは同様な特性を有するＦＩＲフィルタよりも生じる遅延がより少なく、より少ないハードウェアで構成することができる。しかしながら、ＩＩＲフィルタはＦＩＲフィルタよりも設計が難しく、一般的に非線形位相特性を有し、その上、安定性の問題を有することもある。
【０００４】
ＩＩＲフィルタと対照的に、ＦＩＲフィルタは有界入力に応答して有界出力を生成するように保証されている。さらに、ＦＩＲフィルタの係数が対称（または反対称）である場合には、フィルタは線形位相応答を有する。１つの基本的なＦＩＲフィルタシステムが図１に示されている。シフトレジスタ２０は入力信号（例えば一連のデジタル値）を受け、Ｎ要素入力ベクトルＳ１０をフィルタ４０に出力する。この例では、クロック３０からのクロック信号の予め定められた遷移時に、新しい入力値がシフトレジスタ２０にシフトされる。フィルタ４０は長さＮのフィルタ係数ベクトル、Ｎ個の乗算器、Ｎ入力加算器を含む。入力ベクトルＳ１０の（一連の値ｘ０，ｘ１，ｘ２，…ｘＮとして表現されるような）各インスタンスに対して、フィルタ４０は以下の式にしたがって値ｙを出力する。
【数１】
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【０００５】
デジタルフィルタの理論および設計におけるさらなる情報は、Ａ．Ｂ．ウイリアム氏およびＦ．Ｊ．テイラー氏による電子フィルタ設計ハンドブック第２版、マグローヒル社、ニューヨーク州、１９９８年；Ｅ．Ｐ．カニングハム氏によるデジタルフィルタリング：イントロダクション、ホートン・ミフリン社、ボストン、１９９２年；Ｗ．Ｋ．チェン氏による編集された回路およびフィルタハンドブック、ＣＲＣプレス社、ボカラトン、ＦＬ、１９９５年のような文書に見出すことができる。
【０００６】
さまざまな計算状況において使用するためにルックアップテーブル（ＬＵＴ）が使用され、数学的に容易に表現することができない判断情報を保持する。ＬＵＴに記憶される２つの例示的な情報は（１）エイリアスに対するまたは物理的なネットワーク位置に対するＩＰアドレスのマッピング、（２）カラーマップである。ルックアップテーブルは波形発生応用にも使用されており、（ｓｉｎ  ｘまたはｃｏｓ  ｘのような）時間インデックス（ｘ）から三角値へのマッピングのような、頻繁に使用するが計算するには厄介な値を保持する。
【０００７】
【発明が解決しようとする課題】
図１に示されているようなデジタルフィルタは計算集中回路である。デジタルフィルタに対する１組の可能性ある入力値は有限であることから、このようなフィルタの応答は完全に確定的であり、ランタイム前に特定される。しかしながら、一般的にデジタルフィルタリング応用においてＬＵＴを使用することはできない。Ｍビット幅の入力データストリームを受け取るＮタップＦＩＲフィルタのすべての可能性ある出力を直接的に表すために、サイズ２Ｍ×Ｎのルックアップテーブルが必要とされる。８ビット幅入力と比較的短い１６タップのフィルタに対して、このようなテーブルは２１２８（すなわち１０３８のオーダ）のシンボル記憶空間を含まなければならない。
【０００８】
フィルタに対する入力データストリームが１ビット幅のみ（すなわち２値化）の場合には、ルックアップテーブルのサイズは２Ｎのシンボル記憶空間に減少する。しかしながら、このケースでさえ、フィルタのサイズは結果的な記憶要求により厳しく制限される。例えば、１６タップフィルタは２１６のシンボル記憶空間（すなわち、出力シンボルの幅のすべてのビットに対して１メガビットの記憶領域）を要求する。より長いフィルタの性能が要求される場合、あるいは（例えばワイヤレス通信に対するポータブル装置にような）応用が厳しい回路領域および／または電力制約を強要する場合には、ルックアップテーブルを使用するＦＩＲ構成は実現できないかもしれない。
【０００９】
【課題を解決するための手段】
本発明の１つの実施形態にしたがったデジタルフィルタリング用のシステムには、１組の論理ゲート、状態記憶およびマルチプレクサを有するデジタルフィルタが含まれる。１組の論理ゲートは入力ベクトルと位相カウント信号を受け取るように構成または配置されている。位相カウント信号は、入力ベクトルと関係するクロックレートの倍数であるレートでカウントする。１組の論理ゲートは、少なくとも位相カウント信号の一部と、少なくとも入力ベクトルの一部とに基づいて、状態選択ベクトルを生成するように構成および配置されている。例えば、１組の論理ゲートは、少なくとも位相カウント信号の一部に基づいたシーケンス選択信号にしたがって、入力ベクトルを状態選択ベクトルにマッピングする。
【００１０】
状態記憶装置は２つ以上の記憶バンクを有し、それぞれ状態選択ベクトルを受け取り、そのベクトルにより示される状態信号を生成するように構成され配置されている。例えば、状態記憶装置（または記憶バンクのそれぞれ）には、（対称または反対称フィルタ係数ベクトルのような）有限インパルス応答フィルタ係数ベクトルの成分に基づく値を有する１つ以上のルックアップテーブルが含まれる。状態記憶装置には、状態選択ベクトルの少なくとも一部に基づく（ゼロ選択信号のような）信号を生成するように構成され配置されている組み合わせ論理回路も含まれる。
【００１１】
マルチプレクサは２つ以上の状態信号を受け取り、バンク選択信号に対応する選択された状態信号を送るように構成され配置されている。バンク選択信号は位相カウント信号に基づき、入力ベクトルの少なくとも一部にも基づいている。
【００１２】
デジタルフィルタには、選択された状態信号および反転信号に基づいて出力信号を生成するように構成および配置されているインバータも含まれる。反転信号は入力ベクトルの少なくとも一部に基づき、位相カウント信号にも基づく。さらに、状態選択ベクトルの少なくとも一部の成分は反転信号に基づいていてもよい。
【００１３】
このようなシステムには、入力ベクトルを生成するように構成され配置されているシフトレジスタと、位相カウント信号を生成するように構成され配置されている位相カウンタが含まれていてもよい。このシステムには、選択された状態信号に基づいて合計を生成するように構成され配置されている１つ以上の加算器とともに、付加的なデジタルフィルタも含まれていてもよい。
【００１４】
本発明の実施形態にしたがったデジタルフィルタリングの方法には、入力ベクトルと位相カウント信号を受け取り、位相カウント信号にしたがって入力ベクトルを状態選択ベクトルにマッピングすることが含まれる。この方法は状態選択ベクトルを状態記憶装置に入力することも含み、状態記憶装置は２つ以上の記憶バンクを含む。各記憶バンクから、状態選択ベクトルに対応する状態信号が受け取られ、状態信号からの１つがバンク選択信号にしたがって選択される。先に着目したように、バンク選択信号は位相カウント信号に基づき、入力ベクトルの少なくとも一部にも基づいていてもよい。
【００１５】
本発明の付加的な実施形態およびその応用がここで説明されおよび／または図示されている。例えば、本発明の実施形態にしたがったシステムおよび方法は、表１に示されている４８タップＦＩＲフィルタにしたがってバイナリデータストリームに適用されてもよい。
【００１６】
【発明の実施の形態】
デジタルフィルタは入力信号の周波数特性を修正するのに頻繁に使用される。このような応用の１つは（例えば無線周波数（ＲＦ）チャネルを通しての）送信前にベースバンド信号の帯域幅を制御することである。図２はパルス形成フィルタシステムのデータパスの１つの例を示しており、このシステムにはゼロパディング動作１０およびＦＩＲフィルタ４５が含まれている。図３の（Ａ）、（Ｂ）および（Ｃ）は信号ａ￣＝［Ｋ，ａ０，ａ１，ａ２，ａ３，Ｋ］、ｘ￣およびｙ￣の例示をそれぞれ提供している。
【００１７】
この非制限例では、入力信号ａ￣は２値化（±１）されている一方、出力信号ｙ￣は１ビット幅よりも大きい。ゼロパディング動作１０は、信号ａ￣の各サンプルに対して（Ｌ−１）個のゼロサンプルを挿入することにより、アップサンプル信号ｘ￣＝［Ｋ，ａ０，０，０，ａ１，０，０，ａ２，０，０，ａ３，０，０，Ｋ］を生成する（この例では、アップサンプリング係数Ｌ＝３、ゼロサンプルが各データ値の後に挿入される）。フィルタ４５は信号ｘ￣をフィルタして、パルス形成信号ｙ￣を生成する。パルス形成フィルタの１つの特定の例についての係数が以下の表１に示されている。この４８タップ対称フィルタは、Ｌ＝４によりアップサンプリングされたバイナリデータストリームに対して、ＴＩＡ／ＥＩＡ暫定標準規格ＩＳ−９５−Ａ（１９９５年５月、通信工業協会、アーリントン、バージニア州）の表６．１．３．１．１０−１で特定されている。
【表１】
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【００１８】
Ｎ要素フィルタ係数ベクトルがゼロパディング入力ストリームに対して特定されている応用では、各出力値に寄与する非ゼロ項の数はＮよりもＮ／Ｌにより制限される（ここでＬはアップサンプリング係数であり、Ｎはフィルタ係数ベクトルの長さである）。入力ベクトル［ａ０，ａ１，ａ２，ａ３］の１つのインスタンスに対して生成されるＬ個の出力値ｙｉのそれぞれに対する式は以下の通りであり、各式にはＮ／Ｌ個のおそらく非ゼロ項が含まれている（この非制限例では、Ｌ＝４、Ｎ＝１６）。
【００１９】
ｙ０＝ａ０ｈ０＋ａ１ｈ４＋ａ２ｈ８＋ａ３ｈ１２；               （１）
ｙ１＝ａ０ｈ１＋ａ１ｈ５＋ａ２ｈ９＋ａ３ｈ１３；               （２）
ｙ２＝ａ０ｈ２＋ａ１ｈ６＋ａ２ｈ１０＋ａ３ｈ１４；              （３）
ｙ３＝ａ０ｈ３＋ａ１ｈ７＋ａ２ｈ１１＋ａ３ｈ１５；              （４）
これらの式は図４（Ａ）に示されており、この図は、このようなフィルタの動作は、フィルタ係数のＬ個の非オーバーラップ剰余類（または位相）への入力ベクトルの独立した適用としてモデル化することができることを示している。
【００２０】
図２に示されているゼロパディングおよびフィルタリング動作は、１つのフィルタリング動作に組み合わせることもできる。これらの原理の１つの可能性ある構成では、式（１）−（４）のＮ項の値は、可能性ある入力ベクトルのそれぞれに対して事前計算され、記憶される。これらの値は、フィルタの出力値として（位相数と入力ベクトルの特定のインスタンスにしたがって）ランタイムに取り出される。このようなケースでは、記憶されるべき状態の総数はＰＮ（バイナリ入力に対して２Ｎ）からＬ＿ＰＮ／Ｌ（バイナリ入力に対してＬ＿２Ｎ／Ｌ）に減少され、ここで、Ｐは入力ベクトルの各成分に対する可能性ある状態の数であり、フィルタは入力ベクトルに関係するクロック（例えば図１のクロック３０）よりも少なくともＬ倍大きいレートでクロックされる。図４（Ａ）の例では、記憶されるべき状態の総数はバイナリ入力に対して２１６から２６に減少される（フィルタ出力値は任意の幅である）。
【００２１】
フィルタ係数ベクトルが対称であるケース（ｈｉ＝ｈ（Ｎ−ｉ−１））では、最大要求記憶容量は（すなわち２倍だけ）さらに減少される。図４（Ｂ）は、ランタイム（例えば連続するフィルタクロック期間）に２つの値がどのようにして減少された記憶から取り出されるかを示しており、それぞれ位相数と入力ベクトルの各半分にしたがっている。これらの２つの値は相互に加算され、フィルタ出力値が生成される。このケースでは、フィルタは入力ベクトルに関係するクロックよりも少なくとも２Ｌ倍大きいレートでクロックされる。さらに、加算されるべき２つの取り出された値は数ビット幅であり、合計演算を実行するために、かなりの複雑さ（およびおそらくはかなりの遅延）を持つ加算器が必要とされる。
【００２２】
図５（Ａ）、（Ｂ）および（Ｃ）は、フィルタ係数ベクトルが対称であるケースにおいて、要求される記憶容量を減少させる代替アプローチを示している。図５（Ａ）は係数の対称性をどのように活用し、全体の入力ベクトルをインデックスとして、各位相に対する減少された記憶に適用できるかを示している。図５（Ｂ）では、Ｌ個の位相は２つの状態を有するシーケンスベクトルによりインデックス付けされているＬ／２個のバンクに減少される。第１の状態では、入力ベクトルはシーケンス｛ａ０，ａ３，ａ１，ａ２｝にマッピングされる。第２の状態では、入力ベクトルはシーケンス｛ａ３，ａ０，ａ２，ａ１｝にマッピングされる。図５（Ｃ）は、各所要フィルタ出力が、バンク選択信号と入力ベクトルの選択されたシーケンスへのマッピングとにしたがって１つのインデックス付け動作でどのようにして取り出されるかを示している。
【００２３】
図６（Ａ）は本発明の実施形態にしたがったデジタルフィルタ１００のブロック図を示している。１組の論理ゲート１１０は入力ベクトルＳ１０と位相カウント信号Ｓ２０とを受け取る。例示的な実施形態では、位相カウント信号Ｓ２０は、入力ベクトルＳ１０に関係するクロックのもののＬ倍のレートでクロックされるので、位相カウント信号Ｓ２０は入力ベクトルの各インスタンスに対して０から（Ｌ−１）までカウントする。位相カウント信号Ｓ２０の少なくとも一部に基づいて、組１１０はシーケンスを選択して、選択されたシーケンスにしたがって、入力ベクトルを状態選択ベクトルＳ３０にマッピングする。組１１０は位相カウント信号Ｓ２０（またはその一部）に基づいてバンク選択信号Ｓ４０も生成する。
【００２４】
状態記憶装置１２０には、２つ以上の記憶バンク１２０ｉが含まれ、それぞれ状態選択ベクトルＳ３０を受け取る。各記憶バンク１２０ｉには組み合わせ論理回路および／または記憶された値を有するルックアップテーブルが含まれていてもよい。いくつかの構成では、２つ以上の記憶バンク１２０ｉには、１つのルックアップテーブルの異なる部分が含まれていてもよい。
【００２５】
各記憶バンク１２０ｉは状態信号Ｓ６０ｉを出力する。マルチプレクサ１３０は状態信号Ｓ６０ｉを受け取って、バンク選択信号Ｓ４０にしたがって、その中の１つを選択された状態信号Ｓ５０として送る。
【００２６】
図５（Ｃ）に示されている例の１つのバイナリ入力構成では、状態記憶装置１２０は２つの記憶バンク１２０ａ（バンク０）および１２０ｂ（バンク１）を持っている。この構成では、バンク０は式（±ｈ０±ｈ３±ｈ４±ｈ７）により表される１６個の値を記憶している一方、バンク１は式（±ｈ１±ｈ２±ｈ５±ｈ６）により表される１６個の値を記憶している 。
【００２７】
図６（Ｂ）は本発明の実施形態にしたがったデジタルフィルタリング用のシステムのブロック図を示している。シフトレジスタ２０は入力信号Ｓ５とクロック３０からのクロック信号を受け取り、Ｎ／Ｌ成分入力ベクトルＳ１０を生成する。フィルタ１００は入力ベクトルＳ１０と（位相カウンタ３００からの）位相選択信号Ｓ２０とを受け取り、選択された状態信号Ｓ５０を生成する。先に着目したように、フィルタ１００は入力ベクトルＳ１０の各インスタンスに対してＬ個の出力値を生成する。
【００２８】
図７はタイプ２ＦＩＲフィルタ（すなわち偶数長の対称フィルタ係数ベクトルを有する）に対する１組の論理ゲート１１０の例示的な構成のブロック図を示している。この構成では、マルチプレクサ対Ｍ１０およびＭ２０は入力ベクトルＳ１０を状態選択信号Ｓ３０にマッピングし、この状態選択信号Ｓ３０はシーケンス選択信号Ｓ５０（ここでは、位相カウント信号Ｓ２０のハイビット）とインバータＩ１０とにしたがって２つのシーケンス間をスイッチングする。ＸＯＲゲートＸ４０は位相カウント信号Ｓ２０を受け取って、バンク選択信号Ｓ４０を生成し、このバンク選択信号Ｓ４０は、先に説明したように状態記憶装置１２０の記憶バンク１２０ａ，１２０ｂ（バンク０，１）により生成される状態信号Ｓ６０間を選択するためにマルチプレクサ１３０を制御する。
【００２９】
図８はタイプ４ＦＩＲフィルタ（すなわち偶数長の反対称フィルタ係数ベクトルを有する）に対する１組の論理ゲート１１０の例示的な構成１１２のブロック図を示している。この構成では、インバータＩ２０およびＩ３０が入力ベクトルＳ１０の後半分における成分（ここではａ２およびａ３）を反転する。
【００３０】
図６に示されている発明の実施形態にしたがったフィルタは、入力ベクトルＳ１０が２値化成分を有する構成に限定されない。例えば、図７および図８に示されているような１組の論理ゲート１１０および１１２の構成を、入力ベクトルＳ１０の成分が１ビットよりも多くを持つ応用で使用してもよい。このようなケースでは、マルチプレクサ対Ｍ１０，Ｍ２０は、（バイナリ制御信号に応答して）複数ビット入力値間を選択するように構成され、またインバータＩ２０，Ｉ３０は複数ビットデータ値を反転するように構成される。
【００３１】
適切なように付加的なマルチプレクサ対（および１つ以上の対応するインバータ）を追加することにより、任意の偶数長Ｎのフィルタ係数ベクトルを構成する際に、図７および図８に示されているような組１１０（および１１２）を使用してもよい。先に着目したように、このようなフィルタをＬ／２個のバンクに分解し（そして状態記憶装置１２０がＬ／２個のバンクを含むように構成し）てもよい。
【００３２】
図９（Ａ）はタイプ２ＦＩＲフィルタの位相分解の例を示しており、Ｌは奇数であり、Ｎ／Ｌは偶数である（ここで、Ｌ＝５、Ｎ１０およびＮ／Ｌ＝２）。図９（Ｂ）に示されているように、（Ｌ個の位相を有する）このようなケースはシール（Ｌ／２）バンクに圧縮される（シール（ｘ）はｘよりも小さくない最小の整数を示す）。最高の番号が付けられたバンクは１つのシーケンスのみを持つ（シーケンス番号Ｘは‘何もするな’を示す）。
【００３３】
図１０は（例えば図９（Ｂ）に示されているような）Ｌが奇数であり、Ｎ／Ｌが偶数であるケースに対する本発明の実施形態にしたがったフィルタ１００の構成１０４のブロック図を示している。この構成では、状態記憶装置１２０にはシール（Ｌ／２）バンクが含まれ、各バンクは状態選択ベクトルＳ３４を受け取り、マルチプレクサ１３４はバンク選択信号Ｓ４４にしたがってシール（Ｌ／２）状態信号Ｓ６０ｉの中から選択する。
【００３４】
図１１（Ａ）は、図９（Ｂ）に示されている特定のケースに適する１組の論理ゲート１１０の構成１１４−１のブロック図を示している。この構成では、ＸＯＲゲートＸ６０は位相カウント信号Ｓ２４（これは０から（Ｌ−１）＝４までカウントする）の２つのハイビットを受け取り、シーケンス選択信号Ｓ５４を生成し、位相カウント信号Ｓ２４の２つのロービットはバンク選択信号Ｓ４４として機能する。
【００３５】
図９（Ｂ）において着目したように、両入力値は同じフィルタ係数値に対応しているので、ａ０およびａ１が状態選択信号Ｓ３４にマッピングされているシーケンスはバンク２に無関係である。この対応の別の結果は、ａ０の値がａ１の値の反転である場合には、フィルタ出力はゼロであることである。実際、ランタイムにゼロと反転値とを生成するために論理回路を含むことにより、このケースではバンク２は１つの記憶された値でのみ構成される。
【００３６】
図１１（Ｂ）はバイナリ入力ケースに対する記憶バンク１２４ｃの構成１２４ｃ１のブロック図を示している。ＸＯＲゲートＸ７０は状態選択ベクトルＳ３４を受け取る。状態選択ベクトルの２つの成分が異なる場合には、ＸＯＲゲートＸ７０はゼロ選択信号Ｓ７０−１を通して、マルチプレクサＭ４０にゼロ値を出力させる。値記憶装置２１０−１は１つの値のみを記憶し、これはＸＯＲゲートＸ８０により受け取られる。反転信号Ｓ８０−１（状態選択ベクトルＳ３４のいずれかの成分）がハイの場合には、記憶値が反転される。ＸＯＲゲートＸ８０は１つの複数ビット値（記憶値）と１つのバイナリ値（反転信号Ｓ８０−１）を受け取るように構成されてもよい。特定の構成において入力値と出力値との間をマッピングすることに依存して、反転信号Ｓ８０−１はＸＯＲゲートＸ８０に入力される前に反転されてもよい。
【００３７】
図１２は図１０に示されているフィルタ１００の構成１０４で使用されるのに適切なマルチプレクサ１３４のブロック図を示している。マルチプレクサ１３４ａはバンク選択信号Ｓ４４のハイビットにしたがってバンク０とバンク２の状態信号Ｓ６４間を選択し、マルチプレクサ１３４ｂはバンク選択信号Ｓ４４のロービットにしたがってバンク１の状態信号Ｓ６４とマルチプレクサ１３４ａの出力との間を選択する。
【００３８】
図１３（Ａ）はタイプ２ＦＩＲフィルタの位相分解の他の例を示しており、Ｌは奇数であり、Ｎ／Ｌは偶数である（ここで、Ｌ＝５、Ｎ＝２０およびＮ／Ｌ＝４）。図１３（Ｂ）はＬ個の位相がどのようにシール（Ｌ／２）バンクに圧縮されるかを示している。
【００３９】
図１４は図１３（Ｂ）に示されているケースに対して適切な１組の論理ゲート１１０の構成１１４−２のブロック図を示している。マルチプレクサ対Ｍ１０およびＭ２０はシーケンス選択信号Ｓ５４とその反転とにしたがって入力ベクトルＳ１４を状態選択ベクトルＳ３４にマッピングする。適切なように付加的なマルチプレクサ対（および１つ以上の対応するインバータ）を追加することにより、任意の偶数長Ｎのフィルタ係数ベクトルを構成する際に、組１１４−２を使用してもよい。
【００４０】
図１５は図１３（Ｂ）に示されているケースに対して適切な記憶バンク１２４ｃの構成１２４ｃ２のブロック図を示している。このケースでは、値記憶装置２１０−２は４つの値のみを記憶する。論理ゲートの集合（ＸＯＲゲートＸ１１０，Ｘ１２０，Ｘ１３０；ＡＮＤゲートＡ１０，Ａ２０，Ａ３０：ＯＲゲートＯ１０；およびインバータＩ４０）とマルチプレクサＭ５０を通して、状態選択ベクトルＳ３４が処理され、適切な値が値記憶装置２１０−２から選択され、ゼロ選択信号Ｓ７０−１および反転信号Ｓ８０−２が選択される。論理ゲートの他の集合を使用してもよく、そして（カルノーマップのような）ブール式最小化技術を使用してこのような他の集合を生成し、および／または値記憶装置２１０のサイズを最小にする一方でさらなる成分を有する状態選択ベクトルに構成１２４ｃ２を拡張してもよい。前述したＸＯＲゲートＸ８０と同様に、ＸＯＲゲートＸ９０は１つの複数ビット値（選択された記憶値）と１つのバイナリ値（反転信号Ｓ８０−２）を受け取るように構成してもよい。
【００４１】
図８を参照して説明したように、入力ベクトルＳ１０の後半分中の成分を反転することにより、１組の論理ゲート１１４−１および１１４−２を拡張して、反対称ケースに適用してもよい。
【００４２】
図１６（Ａ）はタイプ２ＦＩＲフィルタの位相分解の例を示しており、Ｌは偶数であり、Ｎ／Ｌは奇数である（ここで、Ｌ＝４、Ｎ＝２０、およびＮ／Ｌ＝５）。図１６（Ｂ）はＬ個の位相がどのようにしてＬ／２個のバンクに圧縮されるかを示している。
【００４３】
図１７は図１６（Ｂ）に示されているケースに対して適切な１組の論理ゲート１１０の構成１１６−１のブロック図を示している。入力ベクトルＳ１６の中間成分（ここではａ２）は他の成分を持たないフィルタ係数を分担するので、この値はすべてのシーケンスに対する状態選択ベクトルＳ３６の同じ成分に送られてもよい。
【００４４】
図１８は、フィルタ係数が反対称である図１６（Ｂ）に示されているケースに対して適切な１組の論理ゲート１１０の構成１１６−２のブロック図を示している。マルチプレクサＭ７０はシーケンス選択信号Ｓ５０にしたがって入力ベクトルＳ１６の中間成分と（インバータＩ５０により生成される）その反転との間を選択する。入力ベクトルＳ１６の成分が１ビットより多くを持つ応用では、マルチプレクサＭ７０は（バイナリ制御信号に応答して）複数ビット入力値間を選択するように構成してもよく、インバータＩ５０は複数ビットデータ値を反転するように構成してもよい。
【００４５】
適切なように付加的なマルチプレクサ対（および１つ以上の対応するインバータ）を追加することにより、任意の偶数長Ｎのフィルタ係数ベクトルを構成する際に、１組の論理ゲート１１６−１および１１６−２を使用してもよい。先に着目したように、このようなフィルタをシール（Ｌ／２）バンクに分解し（そして状態記憶装置がシール（Ｌ／２）バンクを含むように構成し）てもよい。
【００４６】
図１９（Ａ）は、タイプ１ＦＩＲフィルタ（すなわち奇数長の対称フィルタ係数を有する）の位相分解の例を示している。このようなケースでは、ＬとＮ／Ｌの両方が奇数である（ここでは、Ｌ＝５、Ｎ＝１５およびＮ／Ｌ＝３）。図１９（Ｂ）はＬ個の位相がどのようにしてシール（Ｌ／２）バンクに圧縮されるかを示している。
【００４７】
図２０は図１９（Ｂ）に示されているケースに対して適切な１組の論理ゲート１１０の構成１１８のブロック図を示している。構成１１８は、ここで説明するように拡張することにより、反対称フィルタ係数ベクトル（タイプ３）および／または１ビットよりも多いビットを有する入力ベクトルＳ１８の成分のケースに適用してもよい。さらに、適切なように付加的なマルチプレクサ対（および１つ以上の対応するインバータ）を追加することにより、任意の奇数長Ｎのフィルタ係数ベクトルを構成する際に、１組の論理ゲート１１８を使用してもよい。
【００４８】
先の図１１（Ｂ）および図１５は、入力ベクトルからデコードされた反転信号を適用することにより、記憶バンク中の記憶値の数がどのように減少されるかを示している。１組の出力状態中の対称性を活用するこの原理をさらに一般的に適用して、状態記憶装置のサイズを２倍減少させてもよい。図２１は本発明の他の実施形態にしたがったデジタルフィルタの構成２００のブロック図を示している。この構成では、１組の論理ゲート２１０は反転信号Ｓ５２を生成し、インバータ（ここではＸＯＲゲートＸ５０）は（状態記憶装置２２０の出力から選択された）選択された状態信号Ｓ５０と反転信号Ｓ５２とに基づいて出力信号Ｓ７０を生成する。
【００４９】
図２２は図５（Ｃ）に示されているようなタイプ２ＦＩＲフィルタバンク分解に対する１組の論理ゲート２１０の例示的な構成のブロック図を示している。この構成では、マルチプレクサ対Ｍ１０，Ｍ２０のうちの１つのマルチプレクサの出力は反転信号Ｓ５０として機能する。ＸＯＲゲートＸ１０，Ｘ２０およびＸ３０は反転信号Ｓ５０と他のマルチプレクサからの信号を受け取って、状態選択ベクトルＳ２３０の成分を生成する。状態記憶装置２２０は状態記憶装置１２０の半分の大きさしかないことから、状態選択ベクトルＳ２３０は図７に示されているような状態選択ベクトルＳ３０よりも１ビット狭い。
【００５０】
入力ベクトルＳ１０の成分が１ビットよりも多いビットを持つケースでは、マルチプレクサ対Ｍ１０，Ｍ２０のうちの１つのマルチプレクサの出力の１ビットが反転信号Ｓ５０として機能する。このようなケースでは、そのマルチプレクサの出力の他のビットは、反転信号Ｓ５０を受け取るＸＯＲゲートに入力される。先に説明したＸＯＲゲートＸ１０，Ｘ２０およびＸ３０のように、このＸＯＲゲートも状態選択ベクトルＳ２３０の成分を生成する。
【００５１】
図２３はタイプ４ＦＩＲフィルタに対する１組の論理ゲート２１０の例示的な構成２１２のブロック図を示している。この構成では、ＸＯＲゲートＸ５０はシーケンス選択信号Ｓ５０と、マルチプレクサ対Ｍ１０，Ｍ２０のうちの１つのマルチプレクサの出力の１ビットとを受け取り、反転信号Ｓ５２を生成する。
【００５２】
フィルタ２００と１組の論理ゲート２１０の構成は、任意の長さのフィルタ係数ベクトルのケースに、および／またはフィルタ１００と１組の論理ゲート１１０の構成に関して先に説明したように、ＬとＮ／Ｌのさまざまな奇数／偶数関係に拡張してもよい。
【００５３】
図２４は図５（Ｃ）に示されている例に対する応用に対して適切であるフィルタ２００の１バイナリ入力構成のブロック図を示している。この構成では、状態記憶装置２２２は２つの記憶バンク２２２ａ（バンク０）および２２２ｂ（バンク１）を有し、バンク０は式（±ｈ０±ｈ３±ｈ４±ｈ７）により表される８個の値を記憶している一方、バンク１は式（±ｈ１±ｈ２±ｈ５±ｈ６）により表される８個の値を記憶している 。
【００５４】
いくつかの応用では、１つ以上の記憶バンクをサブバンクに分割することが望ましい。例えば、各バンクを２つのサブバンクに分割することにより、先に説明したような状態記憶装置２２２を修正することが望ましいかもしれない。各サブバンクは状態選択ベクトルを受け取り、状態信号を生成する。図２５はこのような構成２０４の１つのブロック図を示しており、サブバンク２２４ａ０および２２４ａ１はそれぞれ式（ｓ０＋ｓ１±ｓ２±ｓ３）［それぞれ（ｈ０＋ｈ３±ｈ４±ｈ７）および（ｈ１＋ｈ２±ｈ５±ｈ６）］により表される４個の値を記憶する一方、サブバンク２２４ｂ０および２２４ｂ１はそれぞれ式（ｓ０−ｓ１±ｓ２±ｓ３）［それぞれ（ｈ０−ｈ３±ｈ４±ｈ７）および（ｈ１−ｈ２±ｈ５±ｈ６）］により表される４個の値を記憶する。
【００５５】
図２６はフィルタ２０４で使用するのに適切な１組の論理ゲート２１４のブロック図を示している。状態記憶装置２２４中の記憶状態の総数は状態記憶装置２２２中の記憶状態の総数と同じであるが、状態選択ベクトルを受け取り、状態信号を生成するバンクの数はフィルタ２０４においてより多い（ここでは２倍だけ）。結果的に、マルチプレクサ１３４はより多い数の入力から選択する。同時に、各バンク２２４中に記憶されている状態の数は（ここでは２分の１だけ）少ないので、状態選択ベクトルＳ２３４は状態選択ベクトルＳ２３０よりもさらに狭くなる。
【００５６】
この特定の例では、組２１４は状態選択ベクトル成分の１つ（ここでは、組２１０中の状態Ｓ０に対応する成分）をバンク選択信号Ｓ４４に移動することにより組２１０から導出される。他の応用では、状態選択ベクトルとバンク選択信号との間の成分の対応する交換とともに、異なる数のバンクを構成してもよい。図２７はマルチプレクサ２３４の例示的な構成のブロック図を示している。
【００５７】
図２８は本発明の実施形態にしたがったフィルタ２５０のブロック図を示している。この実施形態では、入力ベクトルＳ１０は２つの別々の入力ベクトルＳ１０ａおよびＳ１０ｂに分割され、それぞれ（例えば図６（Ａ）で示されているように構成されている）フィルタ１００に入力される。フィルタ１００により生成される出力信号Ｓ７０は加算器４００により加算され、フィルタ出力信号Ｓ８０が得られる。１つの構成では、フィルタ２００ａ，ｂは同じ位相カウント信号を受け取り、他の構成では、フィルタ２００ａ，ｂは（例えばここで説明したように発生された）同じシーケンス選択信号およびバンク選択信号を受け取る。
【００５８】
図２９（Ａ）は２４タップＦＩＲフィルタ（ここでは、Ｌ＝４）の位相分解を示しており、図２９（Ｂ）はこの対称（または反対称）フィルタのシール（Ｌ／２）バンクへの減少を示している。バイナリ入力を仮定すると、フィルタ２００のこの例への応用における記憶状態の総数は（Ｌ＿２（Ｎ／Ｌ）−１）すなわち１２８に達する。
【００５９】
図３０（Ａ）は図２９（Ｂ）の減少の２つのセクションへの分割を示している。このフィルタ係数ベクトルへのフィルタ２５０の例示的な適用において、入力ベクトルＳ１０ａには第１のセクションの成分（ｈ０−ｈ３）が含まれ、入力ベクトルＳ１０ｂには第２のセクションの成分（ｈ４−ｈ１１）が含まれている。各フィルタ１００ｉの記憶状態の総数はべき乗に対して２のＬ倍（入力ベクトルＳ１０ｉの長さ−１）に達する。この例においてバイナリ入力を仮定すると、この制限はフィルタ２００ａに対して（４＿２２−１）すなわち８、プラス、フィルタ２００ｂに対して（４＿２４−１）すなわち３２、総数で４０として計算することができる。
【００６０】
記憶状態の総数におけるまたさらなる減少は図３０（Ｂ）において示されている３分割を使用することにより達成される。この例では、フィルタ２５０はそれぞれ４つの成分入力ベクトルＳ１０ｉを受け取る３つのフィルタ１００と、３つの出力信号Ｓ７０を受け取ってフィルタ出力信号Ｓ８０を生成する３入力加算器とで構成される。この例では、記憶状態の総数は２４（すなわち３＿８）に達するだけである。
【００６１】
他の例では、図３１（Ａ）は表１に示されているような４８タップ４倍オーバーサンプリング対称ＦＩＲフィルタの位相分解を示している。４つの位相式のそれぞれは図３１（Ｂ）に示されているように、３つの４項ブロックに分割される。各ブロックは（バイナリ入力に対して）１６個の可能性ある値を有し、先に説明したように３フィルタ構成におけるフィルタの１つに対する入力ベクトルとして機能する。
【００６２】
図３１（Ｂ）に示されている入力値の特定のグループ化は多くの可能性あるグループ化の１つに過ぎないことに留意すべきである。例えば、図３１（Ｃ）はこのような他のグループ化を示しており、係数ｈ４−ｈ７およびｈ８−ｈ１１の配置において図３１（Ｂ）のものとは異なっている。特定のグループ化は対応するフィルタ係数の大きさに基づいて選択されてもよいことから、さらに狭い論理バス幅の記憶領域などを使用して処理するために、より大きい大きさのフィルタ係数を有するブロックよりも小さい大きさのフィルタ係数を有するブロックが形成されてもよい。
【００６３】
別の例では、記憶状態値が正規化される。１つの構成では、フィルタ係数ベクトルの正規化は、（例えば未正規化フィルタ係数ベクトルにより決定されるような）フィルタの可能性ある最大出力値を、フィルタ出力に対して提供されるビット数で表される最大値で割ることにより決定される係数にしたがって計算される。例示的な適用において、正規化を使用して浮動小数点成分を有するフィルタ係数ベクトルの整数インプリメーションをサポートする。
【００６４】
図３２は図３１（Ｂ）に示されているように分割される表１の４８タップフィルタに適用されるようなフィルタ２５０の構成２６０のブロック図を示している。この例では、出力信号Ｓ７０ａ，Ｓ７０ｂおよびＳ７０ｃはそれぞれ８，９および１１ビット幅であり、加算器４０２ａおよび４０２ｂの出力はそれぞれ９および１１ビット幅である。フィルタ２００ａおよび２００ｂはオフセット２の補数表示で符号付き整数値を出力するように構成されている一方、フィルタ２００ｃおよび加算器４０２ｂは２の補数表示で符号付き整数値を出力するように構成されている。この特定の構成は３つのフィルタからのキャリービットを処理するための付加的な加算器の必要性を無くす。
【００６５】
特定の適用において使用される数字表示に依存して、例えば図２１に示されているような構成で反転信号が呼び出されるときに付加的な論理演算が実行されることが望ましい。例えば、２の補数表示でエンコードされる値の否定には、１の補数をとることと加法の両方が含まれる。このようなケースにおける１つのアプローチは、ゼロに結びつけられている１つの入力を持ち、他の入力として出力信号Ｓ７０を受け取り、キャリーイン信号として反転信号Ｓ５０を持つ２入力加算器を含むことである。
【００６６】
図３２は付加的な論理回路を使用することなくどのようにして反転が取り扱われるかを示している。オフセット２の補数表示でエンコードされる数は、０．５のバイアスを含むことにより、２の補数表示でエンコードされる数とは異なる。例えばオフセット２の補数表示における数００１０１と１１０１０はそれぞれ十進法値５．５と−５．５を意味する。オフセット２の補数表示の１つの特徴は、このような数の補数をとることがそれを否定することと等価なことである。加算器４０２ａに入力される２つの値のそれぞれは０．５のバイアスを持つことから、この加算器へのキャリーイン入力は１にセットされ、加算器は２の補数表示で値を出力する。
【００６７】
加算器４０２ｂは２の補数表示で２つの入力を受け取る。２の補数表示でエンコードされる値の否定には１の補数を取ることと加法の両方が含まれていることから、反転信号Ｓ５０が加算器４０２ｂのキャリーイン入力に入力され、否定のケースにおいて１の値が提供される。
【００６８】
説明した実施形態の先の提示は当業者が本発明を作りまたは使用できるように提供されている。これらの実施形態に対するさまざまな変更が可能であり、ここで提示されている一般的な原理を同様に他の実施形態に適用してもよい。例えば、本発明は配線された回路として、特定用途向け集積回路に作られた回路構成として、あるいは不揮発性記憶装置にロードされたファームウェアプログラムまたは機械読み取り可能なコードとしてデータ記憶媒体からまたはデータ記憶媒体にロードされるソフトウェアプログラムとして、部分的にまたは全体的に構成してもよい。このようなコードはマイクロプロセッサや他のデジタル信号処理ユニットのような論理素子のアレイにより実行可能な命令である。
【００６９】
ここで説明したようなフィルタの他の構成では、記憶状態の実際の数は先に示した制限よりも小さくてもよい。例えば、入力ベクトルのある形態が特定の適用で生じないことが知られている場合には、これらの形態に対応する状態は記憶される必要はない。
【００７０】
反転信号を生成して適用することによる記憶状態数の減少をここで説明した。可能性あるフィルタ状態に存在する他の線形関係に関して同様の減少を実行してもよい。例えば、１組の可能性あるフィルタ状態の第１の部分での状態は、１組の可能性あるフィルタ状態の第２の部分における複数の対応する状態として表すことができる。このようなケースでは、特定の適用において状態の第２の部分のみを記憶して、ランタイムに必要に応じて第１の部分の状態を導出することがさらに効率的である。
【００７１】
本発明の実施形態にしたがったフィルタを、２０００年１１月３日に出願され、代理人ドケット番号第０１００８６Ｐの“デジタルデータ送信用回路”と題する留保中の米国仮特許出願第６０／２４５，２３２号で説明されているような回路構成とともに使用してもよい。したがって、本発明は上記に示されている実施形態に制限されることを意図しているものではなく、ここで任意の方法で開示されている原理および新規な特徴と矛盾しない最も広い範囲にしたがうべきである。
【図面の簡単な説明】
【図１】
図１は、基本的なＦＩＲフィルタシステムのブロック図である。
【図２】
図２は、パルス形成フィルタシステムのデータパスの例を示している。
【図３】
図３の（Ａ）、（Ｂ）および（Ｃ）は、図２の信号ａ→、ｘ→、ｙ→をそれぞれ図示している。
【図４】
図４の（Ａ）はＦＩＲフィルタの位相分解を示しており、（Ｂ）は各フィルタシステム値に対して減少された記憶装置から２つの値を取り出すことを示している。
【図５】
図５は、本発明の実施形態にしたがった記憶装置を減少させる方法を図示している。
【図６】
図６の（Ａ）は本発明の実施形態にしたがったデジタルフィルタ１００のブロック図を示しており、（Ｂ）は本発明の実施形態にしたがったデジタルフィルタリング用のシステムのブロック図を示している。
【図７】
図７は、１組の論理ゲート１１０の例示的な構成のブロック図を示している。
【図８】
図８は、１組の論理ゲートの例示的な構成１１２のブロック図を示している。
【図９】
図９の（Ａ）はタイプ２ＦＩＲフィルタの位相分解を示しており、（Ｂ）は（Ａ）の分解の減少を示している。
【図１０】
図１０は、本発明の実施形態にしたがったフィルタ１００の構成１０４のブロック図を示している。
【図１１】
図１１の（Ａ）は１組の論理ゲート１１０の構成１１４−１のブロック図を示しており、（Ｂ）は記憶バンク１２４ｃの構成１２４ｃ１のブロック図を示している。
【図１２】
図１２は、マルチプレクサ１３４のブロック図を示している。
【図１３】
図１３の（Ａ）はタイプ２ＦＩＲフィルタの位相分解を示しており、（Ｂ）は（Ａ）の分解の減少を示している。
【図１４】
図１４は１組の論理ゲート１１０の構成１１４−２のブロック図を示している。
【図１５】
図１５は記憶バンク１２４ｃの構成１２４ｃ２のブロック図を示している。
【図１６】
図１６の（Ａ）はタイプ２ＦＩＲフィルタの位相分解を示しており、（Ｂ）は（Ａ）の分解の減少を示している。
【図１７】
図１７は、１組の論理ゲート１１０の構成１１６−１のブロック図を示している。
【図１８】
図１８は、１組の論理ゲート１１０の構成１１６−２のブロック図を示している。
【図１９】
図１９の（Ａ）はタイプ１ＦＩＲフィルタの位相分解を示し、（Ｂ）は（Ａ）の分解の減少を示している。
【図２０】
図２０は、１組の論理ゲート１１０の構成１１８のブロック図を示している。
【図２１】
図２１は、本発明の他の実施形態にしたがったデジタルフィルタの構成２００のブロック図を示している。
【図２２】
図２２は、１組の論理ゲート２１０の例示的な構成のブロック図を示している。
【図２３】
図２３は、１組の論理ゲート２１０の例示的な構成２１２のブロック図を示している。
【図２４】
図２４は、フィルタ２００の１つのバイナリ入力構成２０２のブロック図を示している。
【図２５】
図２５は、フィルタ２００の１つの構成２０４のブロック図を示している。
【図２６】
図２６は、１組の論理ゲート２１４のブロック図を示している。
【図２７】
図２７は、マルチプレクサ２３４の例示的な構成を示している。
【図２８】
図２８は、本発明の実施形態にしたがったフィルタ２５０のブロック図を示している。
【図２９】
図２９の（Ａ）は２４タップＦＩＲフィルタの位相分解を示し、（Ｂ）は（Ａ）の分解の減少を示している。
【図３０】
図３０の（Ａ）は図２９（Ｂ）の減少の分割を示し、（Ｂ）は図２９（Ｂ）の減少の他の分割を示している。
【図３１】
図３１の（Ａ）は４８タップＦＩＲフィルタの位相分解を示し、（Ｂ）は図２９（Ａ）の分解の分割を示している。
【図３２】
図３２は、フィルタ２５０の構成２６０のブロック図を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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2004529519.tif 000098
【国際調査報告】
2004529519.tif 000099
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