(57)【要約】本発明においては、前面（１４）と背面（１６）とを備える半導体基板（１２）であって、基板を（１２）通って前面（１４）と背面（１６）との間を延びる孔（１８、２０、２２）を備える半導体基板（１２）を用意する。孔（１８、２０、２２）は、部分的に、内壁部分によって規定され、外側導電性シースを形成する。導電性材料（５４）を、内壁部分の少なくとも一部に隣接して形成する。その後に誘電体材料層（５６）を、孔内部に、導電性材料上であってそのラジアル方向内側に形成する。次に第２の導電性材料（６０）を、孔内部に、誘電体材料層（５６）上であってそのラジアル方向内側に形成する。後者の導電性材料は、内側導電性コアキシャル線要素を構成する。
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【特許請求の範囲】
【請求項１】
前面と背面を有する基板を用意すること、
前記基板を通って前記前面から前記背面へ延びる側壁を有する孔を形成すること、
外側導電性コアキシャルシースを、前記側壁上に形成すること、
コアキシャル誘電体層をラジアル方向内側に前記外側導電性コアキシャルシース上に形成すること、および、
内側コアキシャル線をラジアル方向内側に前記コアキシャル誘電体層上に形成すること
を含むことを特徴とするコアキシャル集積回路相互接続線の製造方法。
【請求項２】
前記内側コアキシャル線を形成する行為は、
内側導電層を形成すること、
前記内側導電層上にシード層を形成すること、および、
前記シード層上に金属を電気メッキすること
を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記導電性シースはタングステンシースであることを特徴とする請求項１に記載の方法。
【請求項４】
低圧化学気相成長法による堆積によって前記導電性シースを形成することを特徴とする請求項３に記載の方法。
【請求項５】
前記堆積を約１μｍ／分の速度で行うことを特徴とする請求項４に記載の方法。
【請求項６】
前記導電性シースを約０．３μｍ乃至約０．５μｍの厚さに形成することを特徴とする請求項１に記載の方法。
【請求項７】
前記誘電体層は二酸化ケイ素を含むことを特徴とする請求項１に記載の方法。
【請求項８】
前記誘電体層を約０．５μｍ乃至約０．８μｍの厚さに形成することを特徴とする請求項１に記載の方法。
【請求項９】
前記誘電体層は窒化物含有層を含むことを特徴とする請求項１に記載の方法。
【請求項１０】
低圧化学気相成長法によって前記窒化物含有層を形成することを特徴とする請求項９に記載の方法。
【請求項１１】
前記内側導電層はポリシリコン層であることを特徴とする請求項２に記載の方法。
【請求項１２】
前記シード層を約２０ｎｍ〜４０ｎｍの厚さに形成することを特徴とする請求項２に記載の方法。
【請求項１３】
前記金属は銅であることを特徴とする請求項２に記載の方法。
【請求項１４】
前記電気メッキにより形成された層の厚さは約２〜３μｍであることを特徴とする請求項２に記載の方法。
【請求項１５】
前記基板上に回路素子を製造する行為をさらに含むことを特徴とする請求項１に記載の方法。
【請求項１６】
前記基板上に集積回路チップを実装する行為をさらに含むことを特徴とする請求項１に記載の方法。
【請求項１７】
前記集積回路チップと前記基板を封入する行為をさらに含むことを特徴とする請求項１６に記載の方法。
【請求項１８】
前面と背面を有する基板と、
前記基板を通って前記前面から前記背面へ延びる側壁を有する孔と、
前記側壁上に形成された外側導電性コアキシャルシースと、
ラジアル方向内側に前記外側導電性コアキシャルシース上に形成されたコアキシャル誘電体層と、
ラジアル方向内側に前記コアキシャル誘電体層上に形成された内側導電性コアキシャル線と
を備えることを特徴とする集積回路の相互接続線。
【請求項１９】
前記内側導電性コアキシャル線は、
内側導電層と、
前記内側導電層上に設けられたシード層と、
前記シード層上の電気メッキされた金属層と
を備えることを特徴とする請求項１８に記載の相互接続線。
【請求項２０】
前記導電性シースはタングステン層を含むことを特徴とする請求項１８に記載の相互接続線。
【請求項２１】
前記導電性シースは約０．３μｍ乃至約０．５μｍの厚さに形成されることを特徴とする請求項１８に記載の相互接続線。
【請求項２２】
前記誘電体層は二酸化ケイ素を含むことを特徴とする請求項１８に記載の相互接続線。
【請求項２３】
前記誘電体層は約０．５μｍ乃至約０．８μｍの厚さに形成されることを特徴とする請求項１８に記載の相互接続線。
【請求項２４】
前記誘電体層は窒化物含有層を含むことを特徴とする請求項１８に記載の相互接続線。
【請求項２５】
前記誘電体層は窒化ケイ素を含むことを特徴とする請求項１８に記載の相互接続線。
【請求項２６】
前記内側導電層はポリシリコン層であることを特徴とする請求項１９に記載の相互接続線。
【請求項２７】
前記シード層は約２０ｎｍ〜４０ｎｍの厚さに形成されることを特徴とする請求項１９に記載の相互接続線。
【請求項２８】
前記金属層は銅からなることを特徴とする請求項１９に記載の相互接続線。
【請求項２９】
前記電気メッキされた金属層の厚さは約２〜３μｍであることを特徴とする請求項１９に記載の相互接続線。
【請求項３０】
プロセッサと、前記プロセッサに結合された集積回路とを備えるプロセッサシステムであって、前記集積回路とプロセッサとの少なくとも一方が、
前面と背面と有する基板であって、前記基板を通って前記前面から前記背面へ延びる側壁を有する孔を有する基板と、
前記側壁上に形成された外側導電性コアキシャルシースと、
ラジアル方向内側に前記外側コアキシャルシース上に形成されたコアキシャル誘電体層と、
ラジアル方向内側に前記コアキシャル誘電体層上に形成された内側導電性コアキシャル線と
を備えることを特徴とするプロセッサシステム。
【請求項３１】
前記内側導電性コアキシャル線は、
内側導電層と、
前記内側導電層上に設けられたシード層と、
前記シード層上の電気メッキされた金属層と
を備えることを特徴とする請求項３０に記載のシステム。
【請求項３２】
前記導電性シースはタングステンシースであることを特徴とする請求項３０に記載のシステム。
【請求項３３】
前記導電性シースは約０．３μｍ乃至約０．５μｍの厚さに形成されることを特徴とする請求項３０に記載のシステム。
【請求項３４】
前記誘電体層は二酸化ケイ素を含むことを特徴とする請求項３０に記載のシステム。
【請求項３５】
前記誘電体層は約０．５μｍ乃至約０．８μｍの厚さに形成されることを特徴とする請求項３０に記載のシステム。
【請求項３６】
前記誘電体層は窒化物含有層を含むことを特徴とする請求項３０に記載のシステム。
【請求項３７】
前記誘電体層は窒化ケイ素を含むことを特徴とする請求項３０に記載のシステム。
【請求項３８】
前記内側導電層はポリシリコン層であることを特徴とする請求項３１に記載のシステム。
【請求項３９】
前記シード層は約２０ｎｍ〜４０ｎｍの厚さに形成されることを特徴とする請求項３１に記載のシステム。
【請求項４０】
前記金属層は銅からなることを特徴とする請求項３１に記載のシステム。
【請求項４１】
前記電気メッキされた金属層の厚さは約２〜３μｍであることを特徴とする請求項３１に記載のシステム。
【請求項４２】
少なくとも１つの集積回路チップを支持する基板であって、前面および背面と、該基板を通って前記前面から前記背面へ延びる側壁を有する少なくとも１つの孔とを有する基板と、
前記側壁上に形成された外側導電性コアキシャルシースと、
ラジアル方向内側に前記外側導電性コアキシャルシース上に形成されたコアキシャル誘電体層と、
ラジアル方向内側に前記コアキシャル誘電体層上に形成された内側導電性コアキシャル線と、
前記基板と前記少なくとも１つのチップとを入れるパッケージと
を備えることを特徴とする集積回路。
【請求項４３】
前記内側導電性コアキシャル線は、
内側導電層と、
前記内側導電層上に設けられたシード層と、
前記シード層上の電気メッキされた金属層と
を備えることを特徴とする請求項４２に記載の集積回路。
【請求項４４】
前記導電性シースはタングステンシースであることを特徴とする請求項４２に記載の集積回路。
【請求項４５】
前記導電性シースは約０．３μｍ乃至約０．５μｍの厚さに形成されることを特徴とする請求項４２に記載の集積回路。
【請求項４６】
前記誘電体層は二酸化ケイ素を含むことを特徴とする請求項４２に記載の集積回路。
【請求項４７】
前記誘電体層は約０．５μｍ乃至約０．８μｍの厚さに形成されることを特徴とする請求項４２に記載の集積回路。
【請求項４８】
前記誘電体層は窒化物含有層を含むことを特徴とする請求項４２に記載の集積回路。
【請求項４９】
前記誘電体層は窒化ケイ素を含むことを特徴とする請求項４２に記載の集積回路。
【請求項５０】
前記内側導電層はポリシリコン層であることを特徴とする請求項４３に記載の集積回路。
【請求項５１】
前記シード層は約２０ｎｍ〜４０ｎｍの厚さに形成されることを特徴とする請求項４３に記載の集積回路。
【請求項５２】
前記金属層は銅からなることを特徴とする請求項４３に記載の集積回路。
【請求項５３】
前記電気メッキされた金属層の厚さは約２〜３μｍであることを特徴とする請求項４３に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路相互接続線に関し、特にスルーウェハ（through-wafer）の集積回路相互接続線に関する。
【背景技術】
【０００２】
通常、半導体デバイスはウェハ上に製造され、ウェハはその後に試験されて個々のダイまたはチップに分離される。次に個々のダイをパッケージする。次に、パッケージされたチップを、通常はプリント回路基板（ＰＣＢ）上に一体に組み立て、所望の機能を実行できるように電気的に相互接続する。別個に製造されたチップの電気的な相互接続は一般的に、個々のチップの外部で行われる。ＰＣＢ技術は、別個に製造されて組み立てられたチップを接合することに対して有用である。しかし、そのようにすることは、そう簡単には克服されない問題点をいくつか伴う。たとえばＰＣＢは、ＰＣＢに実装されるチップの回路と比較して、多量の物理的スペースを消費する。このようなＰＣＢが必要とする物理的スペースの量を小さくすることが望ましい。さらに、ＰＣＢ上に実装されるチップ間の相互接続部の電気的保全性（electrical integrity）を保証することは難しい問題である。また、ある用途においては、信号ロスまたは電力消費、並びに他の集積回路装置との干渉および他の集積回路装置による干渉が懸念されるため、デバイス間の電気的相互接続部の物理的長さを短くすることが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体工業において常に問題となっているのは、同じダイおよび異なるダイの上に製造された回路素子との電気相互接続部および回路素子間の電気相互接続部を形成する新しくて革新的で能率的な方法を見出すことである。関連して、常に問題となっているのは、特にデバイス寸法が小さくなり続けることに伴って、集積回路装置のパッケージに用いられるパッケージング技術を見出しかつ／または改善することである。
【課題を解決するための手段】
【０００４】
本発明によって、より信頼性が高く、縮小した回路寸法により良好に適応するコアキシャル相互接続線と、このようなコアキシャル相互接続線の製造方法とが提供される。
【０００５】
前面と背面を備える半導体基板であって、基板を通って前面と背面の間に延びる孔を備える半導体基板を用意する。孔は、部分的に、内壁部分によって規定される。導電性材料を、内壁部分の少なくとも一部に隣接して形成する。この導電性材料は、外側コアキシャル線要素を与える。その後に誘電体材料の層を、孔内部に、導電性材料上であってそのラジアル方向内側に形成する。次に第２の導電性材料を、孔内部に、誘電体材料層上であってそのラジアル方向内側に形成する。後者の導電性材料は、内側導電性コアキシャル線要素を構成する。
【０００６】
好ましい実施態様においては、内側導電性コアキシャル線要素の形成は、第１の導電性材料を孔内部に形成することによって行う。第２の材料を第１の材料上に形成し、少なくとも第２の材料をシード層にする。その後に、金属含有層をシード層上に電気メッキする。
【０００７】
基板をチップキャリアとして用いても良いし、基板はその上に製造された回路要素を有していても良いし、およびそれ自体を集積回路チップとして形成しても良い。
【０００８】
本発明の上記利点および特徴は、添付の図面と関連させて与えられる以下の詳細な説明から、より明瞭に理解される。
【発明を実施するための最良の形態】
【０００９】
本発明の典型的な実施形態を、図面と関連させて、以下に説明する。他の実施形態を用いても良く、また本発明の趣旨または範囲から逸脱することなく、構造的または論理的な変形を行っても良い。種々の材料層を形成するための典型的なプロセス条件を以下に説明するが、これらは単に代表的なものであって、本発明を限定するものとみなされることを意味するものではない。図面を通して、同じ単位品は同じ参照数字によって示される。
【００１０】
以下の説明の中で用いる用語「基板（substrate）」は、露出した半導体表面を有するどんな半導体ベースの構造を含んでいても良い。半導体ベースの構造には、シリコン、シリコンオンインシュレータ（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）、ドープおよびアンドープの半導体、ベースとなる半導体構造の基礎によって支持されるシリコンのエピタキシャル層、および他の半導体構造が含まれるものと理解されたい。半導体ベースの構造は、シリコンベースである必要はない。半導体は、シリコンゲルマニウム、ゲルマニウム、またはガリウムヒ素である場合もある。以下の説明の中で基板に言及する場合には、ベースとなる半導体、すなわち基礎の中または上に領域または接合を形成するために、前処理ステップを用いている場合がある。
【００１１】
図１を参照すると、半導体ウェハの断片が、概ね１０で示され、半導体基板１２を備えている。基板１２は、第１の表面すなわち前面１４と、第２の表面すなわち背面１６とを備えている。１つの態様においては、基板１２は、外側に向く第１および第２の表面１４、１６を有する半導体構造であって、その少なくとも一方は製造された集積回路を支持することができる半導体構造である。基板１２は、単結晶シリコンウェハで形成されていても良い。
【００１２】
図２を参照すると、複数の孔または通路１８、２０、および２２が、基板１２内に前面および背面１４、１６の間に形成されている。各孔または通路は、少なくとも部分的には、それぞれの内壁部分１９、２１、および２３によって規定される。例示した内壁部分は、第１および第２の表面１４、１６とつながる内部孔表面を構成する。孔１８、２０、および２２は、好適であればどんなプロセシング技術によって形成することもでき、その１つを、図３および図４を参照して以下に説明する。
【００１３】
図３を参照すると、基板１２が、図１の構造に適用され図２の構造に先行するプロセシングステップにおいて示されている。フォトレジストなどのマスキング材料の層２４を、前面１４上に形成し、複数の開口部２６、２８、および３０を規定するように好適にパターニングする。開口部２６、２８、および３０は、孔１８、２０、および２２（図２）を形成すべき基板領域の上に形成する。所定のエッチピット３２、３４、および３６のパターンの形成に効果的なアルカリエッチを行うことができる。その後、マスキング材料層２４を取り除く。
【００１４】
図４を参照すると、次にＳＦ６／Ｃ４Ｆ８を用いて約２．２μｍ／分の速度で高密度低圧（ＨＤＬＰ）リアクティブイオンエッチング（ＲＩＥ）を用いて、スルーウェハシリコントレンチエッチを行って、孔１８、２０、および２２を形成する。フォトレジストを、このエッチング用のマスクとして用いることができる。連続するエッチング／パッシベーションサイクルを用いて、異方性の高アスペクト比の溝を実現する。１つの実施形態においては、典型的なアスペクト比を約１００よりも大きくすることができる。より好ましくは、アスペクト比を約２００よりも大きくすることができる。
【００１５】
図５を参照すると、外側導電性シース５０を、孔または通路１８、２０、および２２内と、それぞれの内壁部分１９、２１、および２３上とに形成する。シース５０は好ましくは、金属含有材料の層５４を、基板上に、孔内部に、および孔のそれぞれの壁部分１９、２１、および２３上に堆積することによって形成する。好適であれば、このような金属含有層を設けるどんな方法も、用いることができる。典型的な方法としては、シリコン還元によってタングステン膜をもたらす自己制限（self-limiting）プロセスにおけるタングステンの低圧化学気相成長法（ＬＰＣＶＤ）が挙げられる。すなわち孔１８、２０、および２２内のシリコン材料は、ＷＦ６反応ガス中のタングステン原子によって置き替えられ、反応生成物ＳｉＦ４は堆積チャンバから排出されるかそうでなければ除去される。その後、上記の後に、ＷＦ６のシランまたはポリシランの還元を、所望の導電体厚みに達するまで行うことができる。好ましい実施形態においては、層５４の厚みは約０．３μｍから約０．５μｍである。上記に基づく堆積速度は、温度および反応ガス流量に依存する。典型的な堆積速度は、約３００℃の温度において、コールドウォールＣＶＤ反応装置内のＷＦ６の流量が４ｓｃｃｍの場合に、１μｍ／分である。
【００１６】
図６を参照すると、誘電体材料層５６を、層５４上に、並びに孔１８、２０、および２２内に形成する。それによって層５６の部分を、内壁部分１９、２１、および２３、並びに外側導電性シース５０のラジアル方向内側に形成する。典型的な誘電体材料はＳｉＯ２である。これとは別に、誘電体層５６は、それぞれの内壁部分１９、２１、および２３に隣接して配設される窒化物含有層たとえばＳｉ３Ｎ４を含むことができる。酸化物含有層を窒化物含有層上に形成して、ＳｉＯＮ誘電体層を孔内部に設ける。好ましい実施態様においては、窒化物層を化学気相成長法によって形成し、酸化物層を、基板を酸化条件にさらすことによって形成する。具体的には、好ましい実施態様において、誘電体層５６は、例示した好ましいＳｉＯＮ誘電体層を形成する再酸化ＬＰＣＶＤ窒化物膜を構成する。典型的なプロセシング実施態様としては、９５０℃でのアンモニア雰囲気中におけるｉｎ−ｓｉｔｕ窒化がある。７００℃での窒化物の低圧化学気相成長を、ジクロロシランとアンモニアとを用いて、孔径の約３分の２が埋まるまで起こす。その後、窒化物の再酸化を、９００℃から９５０℃の間の温度で起こす。
【００１７】
図７を参照すると、第１の導電性材料層５８を、誘電体層５６上と、各それぞれの孔１８、２０、および２２内とに形成する。好ましい態様においては、このような第１の導電性材料は、好適な化学気相成長技術によって形成されるポリシリコンを構成する。したがって、このような第１の導電性材料を、孔１８、２０、および２２内の誘電体材料層５６上であってそのラジアル方向内側に形成する。第２の導電性材料層６０を、基板１２と第１の材料５８との上に形成する。１つの態様においては、第２の導電性材料６０は、第１の導電性材料５８とは異なる金属材料を含む。好ましい態様においては、第２の導電性材料６０は、第１の導電性材料５８上に形成される銅シード層を構成する。このような材料または膜は、好適なスパッタリングまたは蒸着法によって堆積させることができる。機械的なマスクを用いれば、好ましい銅シード層を堆積させる領域を、より精密に規定することができる。第２の材料６０を好ましくは、前面および背面１４、１６上に、約２０から約４０ｎｍの厚さまで堆積させる。次に金属層、好ましくは銅層を、シード層６０上に電気メッキして、孔１８、２０、および２２を完全に埋める層６２を形成する。好ましくは、層６２を約２〜３μｍの厚さに形成する。
【００１８】
図８を参照すると、層５４、５６、５８、６０、および６２が、基板１２に対応して平坦化され、それぞれの孔１８、２０、および２２内に隔離(isolate)される。上記のことは、好適であればどんなプロセシング技術によって行うこともできる。典型的な技術としては、化学的機械研磨（polishing）による基板の研磨（abrasion）が挙げられる。
【００１９】
ここで、集積回路線たとえばコアキシャル集積回路相互接続線の製造方法について説明する。前面と背面を備える半導体基板を用意し、基板を通って前面と背面の間に延びる孔を形成する。孔は、部分的に、内壁部分によって規定される。導電性材料を、内壁部分の少なくとも一部に隣接して形成して、外側導電層を形成する。その後、誘電体材料層を、孔内部に、導電性材料上であってそのラジアル方向内側に形成する。次に第２の導電性材料を、孔内部に、誘電体材料層上であってそのラジアル方向内側に形成する。後者の導電性材料は、内側導電性コアキシャル線要素を構成する。好ましい実施態様においては、内側導電性コアキシャル線要素は、第１の導電性材料を孔内部に形成することによって形成する。第２の導電性材料を第１の導電性材料上に形成し、少なくとも第２の材料をシード層にする。その後に、金属含有層をシード層上に電気メッキする。
【００２０】
図９および図１０を参照すると、基板１２は、製造された回路素子６４と多層配線パターンとを支持しても良く、また基板１２を、封入剤（encapsulant）６８によって単一の集積パッケージ内に封入（encapsulate）しても良い。このような実施態様においては、内部のパッケージされた導電体を外部回路に接続するための複数の外部端子７０を設ける。また、基板１２は、表面１４、１６の一方または両方の上に実装される他の集積回路チップ６６を実装、支持、および相互接続するために用いるキャリアであっても良い。
【００２１】
図１１に、中央処理演算装置（ＣＰＵ）１１２、ＲＡＭおよびＲＯＭメモリデバイス１０８、１１０、入力／出力（Ｉ／Ｏ）デバイス１０４、１０６、フロッピー（登録商標）ディスクドライブ１１４、およびＣＤ−ＲＯＭドライブ１１６を備えるプロセッサシステム１０２を例示する。上記要素は全て、１つまたは複数のバスシステム１１８上で、互いに通信する。中央処理演算装置（ＣＰＵ）１１２、ＲＡＭおよびＲＯＭメモリデバイス１０８、１１０の１つまたは複数は、図９および図１０に例示するように、本発明によるスルーホールのコアキシャル相互接続部を用いて、基板１２上に製造されるか、基板１２のキャリア上に実装されるＩＣチップとして製造される。また、ＲＡＭ１０８を、１つまたは複数のメモリモジュールとして構成し、それぞれが１つまたは複数のメモリ回路を含み、メモリ回路は本発明により製造されるコアキシャルの相互接続部を含んでいても良い。
【００２２】
本発明を、典型的な実施形態と関連させて上記で説明してきたが、本発明の趣旨または範囲から逸脱することなく、多くの変更および置換を行えることが明らかである。したがって本発明は、上述の説明によって限定されるものとみなしてはならず、添付の特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００２３】
【図１】本発明による１つのプロセシングステップにおける半導体ウェハの断片を示す断面図である。
【図２】図１によって示されるものよりも後のプロセシングステップにおける半導体ウェハの断片を示す断面図である。
【図３】図１によって示されるものよりも後のプロセシングステップにおける半導体ウェハの断片を示す断面図である。
【図４】図３によって示されるものよりも後のプロセシングステップにおける半導体ウェハの断片を示す断面図である。
【図５】図４によって示されるものよりも後のプロセシングステップにおける半導体ウェハの断片を示す断面図である。
【図６】図５によって示されるものよりも後の代替のプロセシングステップにおける半導体ウェハの断片を示す断面図である。
【図７】図６によって示されるものよりも後のプロセシングステップにおける半導体ウェハの断片を示す断面図である。
【図８】図７によって示されるものよりも後のプロセシングステップにおける半導体ウェハの断片を示す断面図である。
【図９】ウェハ上に製造された回路素子を含む図８の半導体ウェハの断片を示す断面図である。
【図１０】ウェハ上に実装された集積回路チップを含む図８の半導体ウェハの断片を示す断面図である。
【図１１】本発明の典型的な実施形態によるスルーホールのコアキシャル相互接続部を用いたプロセッサベースのシステムを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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