(57)【要約】装置は、データ値の連続的な生成をエンコードするＷＯＭコードワードを記憶するメモリを含む。新たなデータ値を表すためにコードワードが更新されなければならないとき、前記装置は、前記ＷＯＭコードワードに対する実行可能な一つのビット更新によって、どのデータワードの更新が達成され得るかを決定する。実行可能な一つのビット更新が不可能な場合、実行可能な２ビット更新が考慮される。新たなデータ値の制御の下、更新のための１ビットによる実行可能性を信号で伝える、様々な更新のための実行可能性信号を接続回路がルーティングする。実行可能性信号の対が実行可能性を示し、前記対に含まれる更新に従ってコードワードを更新するよう、前記対になった信号を選択する。好ましくは、それぞれデータワードのビットによって実行可能性信号をルーティングするサブ回路の多数の層から構成される接続回路によって、ルーティングを行う。更に好ましくは、複数ビットのうちの１ビットを設定してデータワードに対するそれぞれの更新が実現できるよう、ＷＯＭコードを設計する。
2004516537.tif 000002
【特許請求の範囲】
【請求項１】
ＷＯＭコードに応じて連続したデータ値をエンコードするためにコードワードを記憶するためのメモリ位置と、
複数の実行可能性信号を生成するように構成され、前記各々の実行可能性信号は、前記メモリ位置においてエンコードされるデータワードに対する各々の更新のためのものであり、前記各々の実行可能性信号は、前記メモリ位置において現在値が供給される場合、前記更新は実行可能かどうかを示す実行可能性検出器と、
新たなデータ値を受信するための入力部と、
前記実行可能性信号のうち選択された前記信号の対をまとめるように構成され、前記各々の対は、前記メモリ位置に対する前記更新の各々第一及び第二の一つのためのものであり、前記対における前記実行可能性信号の選択は、共に実行される前記対の前記第一及び第二の更新が前記新たなデータ値をエンコードする次の値に対して前記メモリ位置において前記コードワードの現在値を更新するように選択される実行可能性信号をまとめるように前記新たな生成に依存して制御され、前記対の前記第一の実行可能性信号と前記対の前記第二の実行可能性信号との両方が実行可能性を示すかどうかを検出する２ビット更新検出回路と、
第一の信号と第二の信号との両方が前記現在値で実行可能性を示す前記信号の対の一つを選択するための選択回路と、
前記選択された対に応じて前記メモリ位置において前記第一及び第二の更新を実行するために前記選択回路によってトリガされる更新回路と、
を有するデータ処理装置。
【請求項２】
前記検出回路が、
前記新たなデータ値と前記コードワードの前記現在値によってエンコードされる前記データとの間の差を表す多重ビット変更信号の制御のもとで動作可能な交差接続回路と、
前記対のうちの各々の一つから実行可能性信号を受信するための第一及び第二の入力を各々具備し、前記第一及び第二の入力が各々第一及び第二のパスを介して前記実行可能性検出器に結合される一致検出回路のセットと、
を有し、
前記交差接続回路が、前記実行可能性信号を伝達するための導体によって相互に接続される複数の層のカスケードを有し、各々の前記層が各々の前記対のための前記パスの一つを含み、各々の前記層が、前記変更信号の前記ビットの各々の一つの制御のもとで前記リルーティングの機能を果たす
請求項１に記載の装置。
【請求項３】
前記メモリ位置が複数のビットを含み、各々の前記ビットがマスクベクトルと関連付けられ、前記ビットのうちの少なくとも二つが同じマスクベクトルと関連付けられ、前記実行可能性検出器が、前記ビットのうちの前記少なくとも二つのための前記メモリ位置において記憶される情報を収集することによって前記いくつかのマスクによる前記更新に対応する前記信号を生成するために収集回路を含み、前記信号情報は、前記少なくとも二つのビットのうちの少なくとも一つが前記コードワードの前記現在値において設定されていないことを示す請求項１に記載の装置。
【請求項４】
前記装置が、前記メモリ位置において設定されるビットと関連付けられる前記マスクベクトルを合計することによって前記メモリ位置からのデータをデコードするように構成されるＷＯＭコードデコーダを含む請求項３に記載の装置。
【請求項５】
前記新たなデータをエンコードする一つのビット更新が実行可能で、前記２ビット更新検出回路が、前記新たなデータ値をエンコードする実行可能な２ビット更新を検出していないことを示す信号を送信するとき、前記メモリ位置の複数のビットを一括してリセットするように構成される請求項１に記載の装置。
【請求項６】
複数のビットを具備し、各々の前記ビットがマスクベクトルと関連付けられ、前記ビットの少なくとも二つが同じマスクベクトルと関連付けられるメモリ位置と、
前記メモリ位置において設定されるビットと関連付けられる前記マスクベクトルの合計値に対応する、デコードされたデータ値を決定することによって前記メモリ位置からのデータをデコードするように構成されるＷＯＭコードデコーダと、
一つの又はそれ以上のビットの組み合わせを設定することによって前記メモリ位置におけるデータをエンコードするように構成され、前記マスクベクトルの合計値が、前記メモリ位置においてエンコードされる前記データにおける所要の変化値に等しいＷＯＭコードエンコーダと
を有する装置。
【請求項７】
前記デコーダが、まず前記同じマスクベクトルと関連付けられるビットの合計値を決定し、続いて前記マスクベクトルを合計し、前記マスクベクトルに対して前記合計値が設定され、又は、存在するならば、一つのビットしか含まない前記マスクベクトルの合計値に対して前記ビットが設定される請求項６に記載の装置。
【請求項８】
前記マスクベクトルの第一のサブセットの各々が、前記メモリ位置における第一のビット数と各々関連付けられ、前記マスクベクトルの第二のサブセット各々が、前記メモリ位置の第二のビット数と関連付けられ、前記第一のビット数と前記第二のビット数は等しくない請求項６に記載の装置。
【請求項９】
ＷＯＭコードに応じてメモリ位置に情報を記憶する方法であって、前記メモリ位置がビットを含み、各々の前記ビットがマスクベクトルと関連付けられ、少なくとも二つの前記ビットが同じマスクベクトルと関連付けられ、
一つ又はそれ以上のビットの組み合わせを設定することによって前記メモリ位置においてデータをエンコードし、前記マスクベクトルの合計値が前記メモリ位置においてエンコードされる前記データにおける所要の変化値に対応するステップと、
前記メモリ位置において設定されるビットと関連付けられる前記マスクベクトルの合計値を形成することによって前記メモリ位置からのデータをデコードするステップと
を有する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データがＷＯＭ（Ｗｒｉｔｅ  Ｏｎｃｅ  Ｍｅｍｏｒｙ）コードに応じて記憶されるメモリ位置を有するデータ処理装置に関する。
【０００２】
【従来の技術】
米国特許第４，６９１，２９９号より、ＷＯＭコードは既知のものである。ＷＯＭコードにおいて、データワードはメモリ位置におけるいくつかのビットにエンコードされる。前記コードは、データワードが変化するたびに、どのビットもリセットすることなく、メモリ位置にビットを設定することによってのみ新たなデータワードが書き込まれ得るように設計される。これは、設定とリセットとが非対称的な動作であり、不可能でない場合、リセット動作は設定動作よりもずっと多くのオーバーヘッドを要するという意味において、多くの種類のメモリに対し、特に有利である。
【０００３】
既知の種類のＷＯＭコードは、いわゆる線形ＷＯＭコードである。前記既知の線形ＷＯＭコードにおいて、メモリ位置はデータの可能な値と同じだけの数よりは１少ないビット数を含んでいる。すなわち、データがｋビット（例えば、ｋ＝８）の場合、メモリ位置ではｎ＝（２＊＊ｋ）−１（例えば、ｎ＝２５５）ビットとなる。メモリ位置における各ビットは、データの異なる、ゼロでない可能な値に関連し、マスクベクトルと名付けられている。データが、メモリ位置に記憶されたコードワードからデコードされると、ひとつのビットは、既に設定された他のビットに関連したマスクベクトルを加算する（ここで言う”加算する”とは、一般的な意味で使用されており、加算モジュロ（２＊＊ｋ）を表し得るが、同じくらい重要性をもって、マスクベクトルのビットのビットに関する排他的論理和を表す）。
【０００４】
メモリ位置のコンテンツは、全てゼロビットから始まる。単に１ビットを設定することによって、最初のデータ値が書き込み可能で、前記１ビットのマスクベクトルは、データ値に対応する。連続的生成過程において、同時に１ビットを超えるビット数を設定する必要があってもよいので、常に、設定されたビットのマスクベクトルの合計値は結局エンコードされたデータ値における所要の変更値になる。好ましくないことに、１ビットを選択することによってデータを変更できない場合（マスクは所要の変更値に対応するビットが既に設定されている場合）、設定されなければならないビットの選択は、複雑な問題となる。それ故に、通常は、エンコードはビットの適切な組合せの検索を必要とする。メモリ位置におけるビット数の増加に従って、検索に必要な時間は増大する。適当な領域内でこの検索時間を確保しなければならないということは、メモリ位置のビット数を少なくしなければならなくなってしまうということを意味する。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、エンコードのための検索時間をそれほど多くかけないで、データ処理装置におけるＷＯＭコードワードを記憶するために使用され得るビット数を増やすことにある。
【０００６】
【課題を解決するための手段】
本発明によるデータ処理装置は、請求項１に記載されている。新たなデータ値を表すためにＷＯＭコードワードが更新されなければならない場合、前記装置は、前記ＷＯＭコードワードに対して、実行可能な１ビットの更新によってどのデータワードの更新が実現され得るかを決定し、該決定は実行可能性信号によって示される。新たなデータ値をエンコードするＷＯＭコードワードを共に生成する更新のための実行可能性信号対をまとめるために、新たなデータ値の制御の下、多様な更新のための実行可能性信号がルーティングされる。両方の実行可能性信号は更新が実現可能であることを示すように対が選択され、コードワードは前記対に含まれる更新に応じて更新される。その結果、コードワードにおいてビット数にほとんど依存しない検索時間で、２ビットの更新が可能となる。
【０００７】
前記装置の実施例において、新たなデータワードによって必要とされる、エンコードされたデータにおける変更値の各ビットに依存する実行可能性信号をそれぞれルーティングするいくつかのサブ回路層を有する接続回路でルーティングが実現されている。検索時間は、異なる更新をエンコードするコードワード中のビット数に対数的にのみ依存する、前記層を通じた遅延に対応する。ハードウェアは、線形的にこのビット数を超える規模になることはほとんどない。好ましくは、実行可能な２ビット更新を検出するとみなされる信号の対における２つの実行可能性信号は、両信号が実行可能性を示しているか否かを検出する前に、それぞれ半数のサブ回路層（プラス又はマイナス１）を経て、ルーティングされる。従って、両信号が一致検出器に達してしまう前に、遅延は最小化される。
【０００８】
他の実施例において、新たなデータ値が二つ又はそれより少ないビット数を設定することによってエンコードされ得ない場合、エンコードされたデータワードを記憶するメモリ位置がリセットされる。これは、検索を簡略化することによって検索時間を短縮するものである。もちろん、そのような検索の簡略化はデータ書き込み可能な回数のロスを必然的に伴う。しかし、特により大きなコードワードに対して、このロスは非常に小さくなり、何れかのデータが書き込まれてしまう前に、イニシャルコードワード中の１より多いビットを設定することによってより多くの更新のそれぞれが実現され得るとき、更にこのことは当てはまることが分かる。
【０００９】
好ましくは、メモリ位置における各々のビットに関連したマスクベクトルを合計することによって、ＷＯＭコードからデータがデコードされる。また、好ましくは、同じマスクベクトルに対応する複数のビットのうちの１つを設定することによっていくつかのマスクベクトルが実現され得る、ＷＯＭコードが使用される。これにより、適切な更新を検索するために必要とされる時間の著しい増加なしに、メモリにデータが書き込まれ得る回数が増加する。
【００１０】
前記装置の実施例において、同じマスクベクトルに対応するビットがまだ設定されていないかどうかを検出することによって、実行可能性信号が生成される。好ましくは、まず、同じマスクベクトルに対応するビットがデコード中に加算され、前記加算されたビット数の合計値が設定されるマスクベクトルを加算することによって後続される。これにより、エンコード及びデコードのために必要とされるハードウェアが削減され得る。
【００１１】
他の実施例において、全てのマスクベクトルが、メモリ位置における同数のビット数によって実現されるとは限らない。従って、前記コードワードは、該コードワードのための利用可能なメモリに容易に使用され得る。
【００１２】
本発明によるデータ処理装置のこれら及び他の有利な態様は後続する図を使用してより詳細に記載されるであろう。
【００１３】
【発明の実施の形態】
図１は、データ処理回路を示している。このデータ処理回路は、プロセッサ１０とＷＯＭメモリユニット１２とを含む。プロセッサ１０は、データ入力１００と、データ出力１０２と、アドレス出力１０４とを有する。ＷＯＭメモリユニット１２は、メモリ１２０と、デコーダ１２１と、減算器１２２と、実行可能な更新の検出回路１２３と、１ビットの適切な更新の検出回路１２４と、更新回路１２５と、交差接続回路１２６と、一致検出器１２７と、調停器１２８とを含む。
【００１４】
プロセッサ１０のアドレス出力１０４は、メモリ１２０のアドレス入力に接続されている。メモリ１２０は、デコーダ１２１と、実行可能な更新の検出回路１２３と、更新回路１２５とに結合されたデータ出力を有する。デコーダ１２１は、プロセッサ１０のデータ入力１００に結合されたデコード出力を有する。デコーダ１２１のデコード出力とプロセッサ１０のデータ出力１０２とは、減算器１２２に結合されている。減算器１２２の出力と実行可能な更新の検出回路１２３とは、１ビットの適切な更新の検出回路１２４に結合されており、１ビットの適切な更新の検出回路１２４は、順に更新回路１２５に結合される出力を有する。更新回路１２５は、メモリ１２０に結合される書き込み出力を有する。
【００１５】
実行可能な更新の検出回路１２３の出力は、交差接続回路１２６の二つの入力に結合されている。交差接続回路１２６の出力は、一致検出器１２７の第２の入力に結合されている。減算器１２２の出力は、交差接続回路１２６の制御入力に結合されている。一致検出器１２７の出力は、調停器１２８に結合されている。調停器１２８は、減算器１２２の出力に結合される制御入力及び更新回路１２５に結合される出力を有する。
【００１６】
動作中、プロセッサ１０は、ＷＯＭメモリユニット１２からデータを読み込み、および／またはＷＯＭメモリユニット１２にデータを書き込む。読み込み中、プロセッサ１０はメモリ１２０にアドレスを供給し、メモリ１２０は順にアドレスされた位置からＷＯＭコードワードを取り出し、ＷＯＭコードワードをデコーダ１２１に出力する。ＷＯＭコードワードは、ｎビットの幅を有する。コードワードに対して、デコーダ１２１は、ＷＯＭコードワードからのデータワードをデコードし、プロセッサ１０のデータ入力１００に前記デコードされたデータワードを供給する。データワードは、ｋビットの幅を有する（ｋ＜ｎ）。
【００１７】
ＷＯＭコードは、ビットの設定よりもリセットの方が、（仮に完全に可能であっても）ずっと難しいメモリのために設計されたコードである。このようなメモリの例として、ＰＲＯＭメモリ又はフラッシュＥＥＰＲＯＭメモリが挙げられる。ＷＯＭコードは、メモリ１２のコードワードＸと、該コードワードＸをデコードすることによって得られるデータワードＹとの間の関係を規定する。この関係は、第１のデータワード値Ｙ０をエンコードするコードワードＸ０がメモリに記憶される場合、コードワードＸ０において何れのビットもリセットすることなく、コードワードＸ０が、更新されたコードワードが第２のデータワード値Ｙ１をエンコードするようにビットを設定することによって更新され得るように設計される。何れのビットもリセットすることなく、ビットを設定することによって実現され得る更新は実行可能と称される。
【００１８】
いかなるリセットもすることなくビットを設定することによって、コードワードにおいてエンコードされ得るデータ値の連続生成数Ｔから、ＷＯＭコードの質が測定され得る。質、いわゆるＷＯＭコードのレートＲの大きさは、ｋ＊Ｔビットを記憶するために使用されるビット数ｎによって除算された、前記生成におけるビット数ｋ＊Ｔの間の比率、
Ｒ  ＝  ｋＴ／ｎ
である。
【００１９】
実質的に１を超えるレートＲの値が存在可能で、ｋ及びｎがより大きくなる場合、ますます存在可能となることが分かった。
【００２０】
レートＲｍｉｎは、ワースト状態に対して決まり、最も好ましくない一連のデータ値の下で発生するＴ値をとる。これは、１度のメモリ書込みに対する適切なパラメータであり、１度の書き込みによるメモリ位置においては、何れのビットも設定することなくメモリにおいてビットを設定することによって、エンコードされたデータを更新することが不可能となる。
【００２１】
例えばＥＥＰＲＯＭ又はフラッシュメモリの場合のように、メモリがリセットされ得る場合、かなり大きな遅延という犠牲を伴うが、平均レートＲａｖを決定することはより適切である。Ｒａｖは、全ての可能な一連のデータ値のＴ値の中間値をとることによって規定される。Ｒａｖは、メモリがリセットされる必要のある周波数Ｆ（Ｆ＝１／Ｔ）を示しており、それ故に、メモリのリセットと磨耗によって発生する（磨耗によって信頼できない数値となる前の、限られたリセットサイクル数の実現可能なメモリに対する）遅延を示す。
【００２２】
ＷＯＭコードの一つの例として、いわゆる線形ＷＯＭコードが挙げられ、ＷＯＭコードにおいて、デコードされたデータワードが以下の式から決定される。
Ｙ＝ＳＵＭｉＸｉ＊Ｗｉ
Ｙは、積Ｘｉ＊Ｗｉのｉに関する合計であり、ここでｉは、コードワードにおけるビットｎの位置を示し、Ｘｉはビット位置ｉでのコードワードのコンテンツであり、Ｗｉはビット位置ｉに割当てられたｋビットのマスクベクトルである。好ましくは、全ての可能なｋビットのゼロでないビットベクトルが、異なるビット位置ｉに対するマスクベクトルとして利用可能である。前記合計で使用される加算は、べきｋに対するモジュロ２の算術加算、若しくは（ＸｉがゼロでないマスクベクトルＷｉのビットによる排他的論理和をとる）ビットに関する加算又は加算の基本原理を満足する他のどんなタイプの演算であってもよいことは注意されるべきである。
【００２３】
従来技術において、ｎ＝（２＊＊ｋ）−１（以下、２＊＊ｋは、２のｋ番目のべきを表す）、即ち、ｎは非常に大きいので、Ｗｉのあらゆる可能なゼロでない値が正確に１回発生する。このｎの値に対し、従来技術においてＲｍｉｎ、即ち、ワーストの場合のレートに関する様々な結論が実証されてきた。
【００２４】
図２は、そのようなＷＯＭコードの平均レートＲａｖのグラフを、任意に選択されたいくつかの一連のデータ値をエンコードするために使用される生成数を平均化することによって得られるデータワードサイズｋの関数として示している。黒い点は、平均値を示す。垂直な棒（いわゆる分位）は、任意に選択された連続値の異なる値に対して発生するレートの値Ｒの範囲を示す。この範囲は、最低レートの場合の５％連続値及び最高レートの場合の５％連続値に対して生じるレートの値Ｒを除いている。図２に示されているように、データワードサイズｋ（及び該ｋと共にコードワードサイズｎ＝２＊＊ｋ−１）が増加するにつれて、ＷＯＭコードはより有効になってくる。データワードが書き込まれ得る回数において、（２＊＊ｋ）−１）／ｋの通常の増加を超えるｋのほぼ線形なファクターが増加する。
【００２５】
本発明の一つの実施例では、ｎのより大きい値、即ち、ｎ＞（２＊＊ｋ）−１が使用される。本実施例においては、少なくとも１つの、好ましくは２つ又はそれ以上のマスクベクトルＷｉが、コードワード中の１つより多いビットに関する。デコードされたデータワードは、既に設定されたコードワード中のビットに関するマスクベクトルの（上述の一般的な意味における）合計である。有効なことには、例えば、このデコードされたデータワードにより、データワードに対する更新が行われ、続いて前記更新は取り消されることが可能となる。この更新は、所要の更新に相当するマスクベクトルＷｉに対応する、コードワード中のビット”ｉ”を設定することによって実現される。前記更新は、ビットｉのマスクベクトルＷｉに等価なマスクベクトルＷｊに対応する別のビット”ｊ”を設定することによって取り消される。
【００２６】
より大きいコードワードサイズｎの使用によって、ＷＯＭコードの有効性は増加する。
【００２７】
図３は、平均レートＲａｖを、固定されたデータワードサイズｋ＝８に対するコードワードサイズｎの関数として示す（点と分位は図２と同じ意味を持つ）。図３は、ｎ値の増大が、ｎ／ｋによる”通常”の増加を超えてデータワードが書き込まれ得る回数を増加させていることを示している。従来技術におけるｎ＝（２＊＊ｋ）−１（図３の例において、ｎ＝２５５）の値は、最適値ではない。それ故に、（２＊＊ｋ）−１よりも大きなコードワードサイズｎが優先的に使用される。
【００２８】
更に、平均レートはより高いｎ値及びより小さなｎ値に対するレートよりも大きな値をとる、いくつかの優先的なｎ値（例えば、約３００及び約３４０）が存在することが分かる。このようなｎ値が他の有効性を提供する。好ましくは、まず、メモリが異なるｎ値に対してシミュレートされ、優先的なｎ値が回路における使用のために選択される。
【００２９】
図１の回路動作に戻るが、書き込み中は、プロセッサ１０はアドレスをメモリ１２０に供給する。メモリ１２０は、順次、アドレスされた位置からＷＯＭコードワードを取り出し、ＷＯＭコードワードをデコーダ１２１と実行可能な更新検出回路１２３とに出力する。デコーダ１２１は、コードワードからのデータワードをデコードし、このデータワード（これを、先行するデータワードＹ０と称す）を減算器１２２に供給する。プロセッサ１０は、新たなデータワードＹ１を減算器１２２に供給する。減算器１２２は、ｋビットの新たなデータワードＹ１とｋビットの先行するデータワードＹ０との間のｋビットの差Ｄ＝Ｙ１−Ｙ０を表す信号を出力する。差Ｄは、１ビットの適切な更新の検出回路１２４に供給される。差Ｄがゼロの場合、１ビットの適切な更新検出回路１２４は更新回路１２５に更新が必要ないことを通知する。その際、ＷＯＭメモリユニット１２への書き込み操作は完了される。
【００３０】
実行可能な更新の検出回路１２３は、メモリ１２０中のコードワードに対してどの１ビットの更新が実行可能かを検出する。デコードされたデータワード中の可能な変化値のセットの各々に対し、実行可能な更新の検出回路１２３は、前記変化の結果生じる実行可能な１ビットの更新が行われているか否かを示す信号を生成する。メモリ１２０は、例えば、ＰＲＯＭメモリ又はフラッシュＥＥＰＲＯＭであり、これらメモリ中では、ビットの設定よりもリセットの方が、（仮に可能でも）はるかに困難である。１ビットの設定により実現され得る更新を実行可能と称す。
【００３１】
差Ｄがゼロでない場合、１ビットの適切な更新の検出回路１２４は、実行可能な更新の検出回路１２３が、１ビット更新は実行可能であることを示す更新に差Ｄが対応するか否かを検出する。差Ｄが対応する場合、１ビットの適切な更新の検出回路１２４は更新回路１２５に前記更新を信号で伝達し、それに応答して、更新回路１２５は、差Ｄに対応する更新をもたらすメモリ１２０中のビットを設定する。
【００３２】
差Ｄがゼロでなく、１ビットの適切な更新が実行可能でない場合、ＷＯＭメモリユニット１２は、所要の変更値Ｄをもたらすメモリ１２０に対する実行可能な２ビット更新を決定しようとする。この目的のために、実行可能な更新の検出回路１２３の出力は、交差接続回路１２６を経由して、一致検出器１２７に２度供給される。交差接続回路１２６は、差Ｄの制御の下、実行可能な更新の検出回路１２３と一致検出器１２７との出力の間の接続を入れ換える。一致検出器１２７は、いくつかの信号対のための信号間の一致を検出する。また、一致検出器１２７は、例えば、ＡＮＤゲートのような対になっている検出器のセットを含み、対になっている検出器の各々が、各対の信号間の一致を検出する。各対は、交差接続回路１２６を経由して実行可能な更新の検出回路１２３で受信される信号を含む。実行可能な更新の検出回路１２３から直接受信される更新Ｕの実行可能性についての信号を一つの対が含む場合、交差接続回路１２６は、更新Ｖの実行可能性についての信号を前記一対の検出器に供給し、更新Ｖは所要の差Ｄを供給するために更新Ｕに組み合わされる。
【００３３】
一般的には、更新Ｖの特性は、該特性が組み合わされる更新Ｕ（ｋビット）と、所要の差Ｄ（ｋビット）と、メモリ１２０中に現在記憶されているコードワードＸ（ｎビット）との特性の関数ｆ（Ｕ、Ｄ，Ｘ）で表される。
【００３４】
しかし、多くのＷＯＭコード化方式にとって、例えば、線形ＷＯＭコードの場合、更新Ｖの特性は現在記憶されているコードワードに依存するのではなく、差Ｄに関するＶ＝ｆ（Ｕ、Ｄ）に依存する。これは交差接続回路１２６において、更新Ｖについての信号を実行可能な更新の検出回路１２３から更新Ｕについての信号を受信する前記対のための検出器に転送するために使用される。この再転送は差Ｄの制御の下で達成され得る。
【００３５】
一致検出器１２７が、一つの対における両信号は実行可能な更新を示すことを検出するとき、このことにより、前記一対に対応するＷＯＭコードワードの２ビット更新が実行可能で、所要の新たなデータワードの生成には十分であることが意味される。当然、一致検出器は、より多くの対に対して十分であることを示すこの実行可能性を検出することができる。調停器１２８は、実行可能で適切な対のうちのひとつを選択し、前記選択された対からの更新を識別する信号を更新回路１２５に出力する。それに対応して、更新回路１２５は、調停器１２８によって示される更新に対応する更新をもたらす、メモリ１２０中の２ビットを設定する。
【００３６】
基本的に、調停器１２８は、任意な選択、又は、例えば、最下位ビットを有する対を選択してもよい。しかしながら、好ましい実施例においては、対には優先順位が与えられ、最も高い優先順位を有する適切で実行可能な対が選択される。この場合、両ビットが、コードワードに設定されない１を超えるビットに対応するマスクベクトル値に対応するような対に最も高い優先順位が与えられ、好ましくは、このようなビットがより多く存在する場合、前記対の間での前記優先順位はより高くなる。次に、前記ビットのうちひとつが、コードワードに設定されない１を超える他のビットに対応するマスクベクトル値に対応するような対により低い優先順位が与えられ、ここでも好ましくは、そのようなビットが多く存在する場合、前記対の間での前記優先順位はより高くなる。
【００３７】
メモリ１２０がフラッシュメモリ又はＥＥＰＲＯＭであり、調停器１２８が更新不可能であることを信号で伝達する場合、更新回路はメモリ１２０においてアドレスされたメモリ位置を消去する。消去後、所要のデータワードを実現するために（データワードがゼロの場合、ビット設定の必要はない）、一つのビットが前記位置に設定される。すなわち、３ビット又はそれ以上の設定を必要とする更新に対しては、検索は行われない。これは、ある程度のメモリ１２０の容量が失われても、このロスは小さく、通常、線形ＷＯＭコード及び任意な入力に対してｋ＝８およびｎ＝１０２０の場合、わずかに１．１５％である。
【００３８】
図４は、加算としてビットに関する排他的論理和を使用する線形ＷＯＭコードのためのデコーダ回路を示している。前記デコーダ回路は、ベクトル加算器３０及びコレクタ回路３２を含む。ベクトル加算器３０は、同じマスクベクトル値に対応するコードワード中のビット位置におけるビットに関する情報を加算する機能を果たす。様々なマスクベクトル値に対する加算情報は、ベクトル加算器３０に供給される。コレクタ回路３２の各出力は、異なるマスクベクトルに対応する。ベクトル加算器３０は、コレクタ回路３２の出力が論理値１を示すようなベクトルを加算する。
【００３９】
基本的には、（２＊＊ｋ）−１個の異なるマスクベクトルが存在し（ｋはデータワード中のビット数）、それぞれのマスクベクトルはゼロでないマスクベクトル値に対応する。出力は、増加する値（００．．０１、００．．１０、０．．１１、等）を具備するマスクベクトルに、上位から下位の方向で、対応する。従って、（２＊＊ｋ）−１個のマスクベクトルのうち、コレクタ回路３２の出力のより下位の半分（２＊＊（ｋ−１）個のベクトル）に対応するマスクベクトルが、１である最上位ビットを有し、上位の半分（（２＊＊（ｋ−１））−１個のマスクベクトル）が、ゼロである最上位ビットを有する（簡単にいうと、ここでの“半分”という語は、コレクタ回路３２の仮想的に最上位の出力に対応する、仮想的にすべてゼロのマスクベクトルを含む２＊＊ｋ個のマスクベクトルが存在するものとして使われるであろう）。ベクトル加算器３０は２つの部分を有する。ベクトル加算器３０の第１の部分は、前記最上位ビットが１に等しいマスクベクトルに対してコレクタ回路３２の出力を加算し、半加算器３０２及び３０４を有する第２の部分は、マスクベクトルの最下位ビットを加算する。
【００４０】
コレクタ回路３２は、カスケード接続された排他的論理和ゲート３２０ａ乃至ｂ、３２２ａ乃至ｂ、及び３２４の分岐を含む。各分岐は異なるマスクベクトル値に対応し、前記分岐はマスクベクトル値に対応する、アドレスされたコードワード中のビットの排他的論理和を決定する。要するに、コレクタ回路はｎ個の入力を有する（ｎはコードワードサイズを表す）。唯一のビットがあるマスクベクトル値に対応する場合、前記分岐は省略されてもよいし、前記ビットは直接ベクトル加算器に供給され得る。マスクベクトル値が１より多くのビットに対応しない場合、コレクタ回路３２全体が省略されてもよい。トータルでは、前記コレクタ回路は最大（２＊＊ｋ）−１個の出力を有する。
【００４１】
ベクトル加算器３０は、コレクタ回路３２が論理値１を示すようなベクトルのベクトル値を加算する機能を果たす。通常、前記ベクトル加算器は、様々なマスクベクトルに割当てられたバイナリ加重値を示すためにＭ＝（２＊＊ｋ）−１個の入力を有しており、合計されたベクトルの様々なコンポーネントに対するｋ個の出力を有している。例えば、ベクトル加算器３０は、２個の同じ半加算器３０２及び３０４と、いくつかの排他的論理和ゲート３０６ａ、３０６ｂ及び３０９とから構成されることが示されている。
【００４２】
半加算器３０２及び３０４は、マスクベクトルＭ’加重ビットの合計値の最上位ビット以外のすべてを計算する（Ｍ’は、入力加重ビット数Ｍの半分（Ｍ’＝（Ｍ−１）／２）を表す）。加算器３０の最下位／最上位ビット出力を形成するために、（マスクベクトルにおいて同じ上位レベルに対して）半加算器３０２及び３０４の対応する出力が、排他的論理和ゲート３０６ａ乃至ｂに論理的に加算される。最上位ビット出力を形成するために、ベクトル加算器３０の入力のひとつは、半加算器３０２及び３０４には接続されず、排他的論理和のカスケード３８ａ（ただ１つ、３８ａが図示されている）に接続されている。排他的論理和ゲートは第２の半加算器３０４の（Ｍ−１）／２個の入力のうちのほぼ半分の（（Ｍ−３）／４）個からの信号を、この入力の一つからの信号に加算する。カスケード３８ａの出力は、第２の半加算器３０４の出力の最上位ビットの受信もする他の排他的論理和ゲート３０９に供給される。他の排他的論理和ゲート３０９は、合計されたマスクベクトルの最上位ビットを出力する。排他的論理和ゲート３０９は、コレクタ回路３２の出力の下位半分に対するマスクベクトルに対応するコレクタ回路３２の出力を加算するよう機能する。これは、カスケード３８ａをコレクタ回路３２の出力の下位半分における各出力に拡張することによって実現され得る。しかしながら、出力の前記下位半分のさらに下位半分が、いずれにしても半加算器３０４において加算されるため、これは必要ではない。図４の回路は、半加算器３０４からの合計値を使用する。
【００４３】
図４は、ベクトル加算器３０の帰納的規定の基本を示している。半加算器３０２及び３０４のそれぞれが、順次、ベクトル加算器３０と同じ構成を有するが、加算器３０よりも少ない一つの出力及びベクトル加算器３０の入力数の半数から１を引いた入力数に縮減される。同様に半加算器を繰返し分解することによって、１入力１出力の半加算器に達するまで、ベクトル加算器３０は分解され得る。１入力１出力ベクトル加算器は、単に前記入力と前記出力との間を直接つなぐものである。
【００４４】
類似の加算回路は、モジュロ２＊＊ｎ加算のような他の種類の加算を使用するＷＯＭコード用に設計されてもよい。好ましくは、マスクベクトルの最上位ビットを加算するためのセクション及び残りのビットを加算するためのサブセクションを伴って、これらはここでも帰納的に構成される。例えば、多項式ｐ（ｘ）における係数としてＷＯＭコードワード中のビットを取扱うと共にエラー修正コードとして既知のいかなる技術をも使用して、発生器の多項式ｇ（ｘ）による除算後の剰余を決定することにより、他の種類の加算器も可能となる。その結果、各ＷＯＭビットに割当てられる加重値は、発生器の多項式ｇ（ｘ）によりｘのべきを除算する際に得られる剰余に対応する。
【００４５】
図５は、実行可能な更新の検出回路５０、接続回路５２、及び一致検出器５４を含む２ビット更新検出回路を示している。前記２ビット更新検出回路の機能は、デコードされたデータワード中の変化値Ｄをもたらすためにコードワード中の２ビットのどちらの組み合わせが設定可能かを決定することである。元来、実行可能な更新の検出回路５０と、接続回路５２と、一致検出器５４との間の全ての接続によって、いわゆる実行可能性信号が伝達される。各実行可能性信号は、（マスクベクトルは、コードワード中の１ビットを設定することによって実現され得る更新と等価であることが評価されるように）特定のマスクベクトルに対応する。特定マスクベクトルに対応すると共に未だ設定されていないコードワード中に何れかのビットが存在するとき、特定のマスクベクトルに対する実行可能性信号はアクティブである。
【００４６】
一般的には、異なるマスクベクトル用の実行可能性信号に対する図中の信号線は、加重が増加する順（マスクベクトル（００…０１）から始まって、マスクベクトル（１１．．１１）で終わる）に、上から下に配置される。
【００４７】
実行可能な更新の検出回路５０の機能は、様々なマスクベクトル用の実行可能性信号を生成することである。未設定で特定のマスクベクトルに対応するコードワード中に何れかのビットが存在することを実行可能な更新の検出回路５０が検出すると、実行可能性信号がアクティブとなる。例えば、実行可能な更新の検出回路５０は、いくつかのＮＡＮＤゲート５００ａ乃至ｄを含む。各ＮＡＮＤ回路５００ａ乃至ｄは、それぞれのマスクベクトルに対応するＷＯＭコードワード中に記憶されているビットを受信する。従って、各ＮＡＮＤゲート５００ａ乃至ｄの出力は、未設定かつ特定のマスクベクトルに対応するコードワード中の何れかのビットが存在するか否かを示す実行可能性信号を生成する。
【００４８】
一致検出器５４の機能は、実行可能性信号の対の中の信号の同時に起こる活性化を検出することである。１対の実行可能性信号は、デコードされたデータワード中の所要の変更値に共に至る各更新の実行可能性を示している。一致検出器５４は、いくつかのサブ検出器５４０ａ〜５４０ｄを含む（各検出器は、例えば、ＡＮＤゲートである）。ＮＡＮＤゲート５００ａ〜５００ｄの出力は、サブ検出器５４０ａ〜５４０ｄの各々の第一の入力に直接結合される。ＮＡＮＤゲート５００ａ〜５００ｄの出力は、接続回路５２を介して、サブ検出器の各々の第２の入力に結合される。
【００４９】
接続回路５２の機能は、デコードされたデータワード中の所要の変更値に共に至る更新用の実行可能性信号の対をもたらすことである。所要の変更値を表す差信号Ｄの各ビットの制御の下、接続回路５２は動作する。系統的に示すために、接続回路５２は、（無変化の更新に対応する）ダミー入力及びダミー出力を有するよう図示され、前記ダミー入力及びダミー出力は、いずれのＮＡＮＤゲート５００ａ〜５００ｄとサブ一致検出器５４０ａ〜５４０ｄとに接続していない。明らかに、このダミー入力／出力のみを含む回路構成は実際の回路において省略されてもよい。
【００５０】
接続回路５２は、カスケードに接続されるサブ接続回路５６ａ〜５６ｄの一連の層として示されている。層５６ａ〜５６ｄの各対の間の接続は、あらゆる可能な更新のための実行可能性信号を伝達する導体のセットを含む。同様に、第１及び最後の層５６ａ及び５６ｄは、実行可能な更新の検出回路及び一致検出器にそれぞれ接続している。各層は、差信号Ｄのビットのそれぞれを制御信号として受信する。
【００５１】
動作中、層５６ａ〜５６ｄのそれぞれは、差信号Ｄのビットのそれぞれの制御の下、実行可能な更新の検出回路５０から実行可能性信号をリルーティングする。この信号のリルーティングは以下のように行われる。即ち、サブ一致検出器５４０ａ〜５４０ｄが、実行可能な更新の検出回路５０から直接更新Ｕについての実行可能性信号を受信する場合、接続回路５２は、更新Ｕと組み合わされ、差信号Ｄに等しいデータワードにおける変更値に至る更新Ｖについての実行可能性信号をサブ一致検出器５４０ａ〜５４０ｄに供給する。
【００５２】
接続回路５２は、差信号Ｄの連続ビット用の連続層においてこの信号のリルーティングタスクを行う。基本的には、差信号Ｄの異なる適切なビットの制御の下、各層は同じタスクを行う。各層は、差信号Ｄの位置ｉのビットの値Ｄｉによって必要とされる実行可能性信号をリルーティングする。その際、差信号Ｄの剰余Ｄ’は所与の値（例えば、ゼロ）とする。即ち、サブ一致検出器５４０ａ〜５４０ｄが更新Ｕについての実行可能性信号を実行可能な更新の検出回路５０から直接受信する場合、サブ一致検出器５４０ａ〜５４０ｄに一致する出力において、層５６ａ〜５６ｄは、更新Ｕと組み合わされ、剰余Ｄ’に対する所与の値（例えば、ゼロ）を伴う位置ｉのビット値Ｄｉと等しいデータワードにおける変更値に至る更新Ｖについての実行可能性信号を供給する。
【００５３】
異なる信号のビット値Ｄｉがゼロのとき、層５６ａ〜５６ｄがルーティングを行って、各特定の更新Ｖのための実行可能性信号を所与の剰余Ｄ’に対する一致検出器５４の第１の特定入力Ｉ（Ｖ）に供給する。異なる差信号Ｄのビット値Ｄｉが１のとき、各特定の更新Ｖのための実行可能性信号は、一致検出器５４の第２の特定入力Ｉ’（Ｖ）にリルーティングされる。更新Ｖに対して使用される第２の特定の入力Ｉ’（Ｖ）は、ビットＤｉをオリジナルの更新Ｖに加えるときに生じる更新Ｖ’のための第１の特定の入力Ｉ（Ｖ’）に対応する。
【００５４】
線形ＷＯＭコードの場合、層５６ａ〜５６ｄはいかなるシーケンスにおいても接続可能である。また、一致検出器５４を接続回路５２の終端に接続する必要もない。一致検出器５４は、層５６ａ〜５６ｄの対の間に設けられる。短絡した入力の各対を各サブ一致回路５４０ａ〜５４０ｄに供給し、サブ一致検出器５４ａ〜５４ｈをオリジナルの位置から取り除くことによって、図５からこのように変形される回路が得られる。代わりに、各サブ一致検出器５４０ａ〜５４０ｄの入力は、層の対の間に接続導体の各々の一つにそれぞれ接続されるべきであり、サブ一致検出器５４０ａ〜５４０ｄの入力の間の導体は遮断される。異なる層間の同じ更新のための実行可能性信号を同時に伝達し得る導体にサブ一致検出器５４０ａ〜５４０ｄのどの対も接続されない限り、異なるサブ一致検出器５４０ａ〜５４０ｄの入力は互いに異なる層５６ａ〜５６ｄ間の導体に接続される。
【００５５】
交差接続回路５２の正確な実現は、ＷＯＭコード化の種類に依存している。
【００５６】
図６は、ビットによる排他的論理和が加算として使用される線形ＷＯＭコード化のための接続回路の例を示す。図６は、図４と同じ構成要素を含んでいるが、層はより詳細に検討されており、該層は帰納的に規定される低位接続回路５２０各々の５２２に内蔵されている。
【００５７】
２＊＊ｍ（例えば、ｍ＝３）個の信号を交差接続する接続回路５２は、それぞれ２＊＊（ｍ−１）個の信号用の第１及び第２の低位接続回路５２０及び５２２と、いくつかの２＊＊（ｍ−１）個の制御可能信号交換部５２４ａ〜５２４ｄとを含む。制御可能信号交換部５２４ａ〜５２４ｄは、実行可能性信号をリルーティングする層のうちの第１の層を形成する。また、制御可能信号交換部５２４ａ〜５２４ｄは、差信号Ｄの最上位ビットを受信するために結合される制御入力を有する。
【００５８】
実行可能な更新検出器５０中のＮＡＮＤゲートの出力のうち前記加重の下位半分は、各々の制御可能信号交換部５２４ａ〜５２４ｄの第１の入力に接続されている。実行可能な更新検出器５０の出力のうち、前記加重の上位半分は、制御可能信号交換部５２４ａ〜５２４ｄの第２の入力と接続されている。逆に、制御可能信号交換部５２４ａ〜５２４ｄの第１の出力は、第１の低位接続回路５２０の入力に接続されている。制御可能信号交換部５２４ａ〜５２４ｄの第２の出力は、第２の下位接続回路５２２の入力に接続されている。第１の下位接続回路５２０の出力は、交差接続回路５２の出力のうち、前記加重の下位半分の出力にそれぞれ接続されている。第２の下位接続回路５２２の出力は、接続回路５２の出力のうち、前記加重の上位半分の出力に接続されている。
【００５９】
下位接続回路５２０及び５２２の構成は、帰納的に規定されている。入力数２＊＊（ｍ−１）、制御可能信号交換部数、及び出力数は交差接続回路５２の半分であることを除き、下位接続回路５２０及び５２２は交差接続回路５２と同じ構成である。連続する下位接続回路の構成は、回路が単に１対１の入出力接続である１入力１出力の接続回路となるまで二等分することによって同様に得られる。図５中にただ一つのこのような帰納的レベルが明示されている。基本的には、差信号のすべてのビットに対して、２＊＊（ｍ−１）個の制御可能信号交換部の層が存在し、前記層のうち、制御可能信号交換部５２４ａ〜５２４ｄは、最も離れて交差接続する第１層以外となる。差信号Ｄの連続的な最下位ビットによって、連続的に下位の接続回路中の制御可能信号交換部が制御される。
【００６０】
帰納的に規定された下位交差回路５２０及び５２２中の交差接続回路５２の構成は、単に規定及び説明上の目的としたものであることが分かるであろう。
【００６１】
動作中、制御可能信号交換部５２４ａ〜５２４ｄの第１層は、差信号Ｄの剰余Ｄ’の、所与の値（例えば、ゼロ）を仮定して、差信号Ｄの最上位ビットＤｎの値によって必要とされる実行可能性信号をルーティングする。すなわち、サブ一致検出器５４０ａ〜５４０ｄが更新Ｕについての実行可能性信号を実行可能な更新検出回路５０から直接受信する場合、サブ一致検出器５４０ａ〜５４０ｄに対応する出力において、制御可能信号交換部５２４ａ〜５２４ｈが、剰余Ｄ’に対する所与の値（例えば、ゼロ）を有するＤｎと等価なデータワードにおける変更値に至る、更新Ｕと組み合わされる更新Ｖについての実行可能性信号を供給する。
【００６２】
差信号Ｄの最上位ビットＤｎがゼロのとき、信号交換部５２４ａ〜５２４ｄが、ルーティングを行い、各々の特定の更新Ｖに対する実行可能性信号を所与の剰余Ｄ’に対する一致検出器５４の第１の特定の入力Ｉ（Ｖ）に供給する。差信号Ｄの最上位ビットＤｎが１のとき、各々の特定の更新Ｖに対する制御可能信号の、一致検出器５４の第２の特定の入力Ｉ’（Ｖ）へリルーティングされる。更新Ｖに使用される第２の特定の入力Ｉ’（Ｖ）は、最上位ビット位置のみにおいてオリジナルの更新Ｖと異なる更新Ｖ’に対する第１の特定の入力Ｉ（Ｖ’）に対応する。即ち、制御可能信号交換部５２４ａ〜５２４ｄは、最上位ビットを除いて同じ更新に対応する一致検出器５４の入力に供給される実行可能性信号を互いに交換する。
【００６３】
更新Ｕ及びＶが共にデータワード中の所要の変更値Ｄを形成する一致検出器５４中の各サブ一致検出器において、２つの更新Ｕ及びＶのための実行可能性信号をまとめるように、差信号Ｄの残りの最下位ビットの制御の下、下位接続回路５２０及び５２２はこれらの制御可能信号をリルーティングする。差信号Ｄの異なるビット値Ｄｉの制御の下、信号交換部の各層がリルーティングを行う。信号交換部５２４ａ〜５２４ｄのこの層を制御する差信号Ｄのビット値Ｄｉに対応するビット位置においてのみ異なる更新用の実行可能性信号を各層が交換することを除いて、該各層は基本的に、制御可能信号交換部５２４ａ〜５２４ｄの第１層と同様に動作する。
【００６４】
上記説明より、制御可能信号交換部が単に交換可能な電気的接続を行うと想定したが、勿論、該制御可能信号交換部は、一つの方向を示す態様でリルーティングする機能を実現するために、一致検出器５４に向けられる論理ゲートを使用してもよい。例えば、制御可能信号交換部が各層におけるマルチプレクサのセットを使用することができる、マルチプレクサは差信号のビット値Ｄｉの制御の下、第１又は第２の何れかの実行可能性信号の、次の層にルーティングする。
【００６５】
ＷＯＭコードワードをデコードするように使用される加算の種類に依存して、層に対する様々な代わりの構成が可能となる。各々の場合、実行可能性信号と共に特定の差信号Ｄへと導く他の実行可能性信号と組み合わせて一致検出器５４に達するように、該層が各々の実行可能性信号をリルーティングする。値０を有する制御ビット値Ｄｉに対して、線形コードの場合、実行可能性信号は直線的に動くが、値１を有する制御ビットＤｉの場合、加算の種類によって必要とされるように制御ビットを交換する。
【００６６】
図７は、加算演算としてモジュロ２＊＊ｎ加算を使用する線形ＷＯＭコードを伴う使用のための実行可能性信号をリルーティングする層７０の例を示している。例えば、最下位からの順の差信号Ｄの第２ビットＤｊ（ｊ＝２）のための層を、ｎ＝３のビットコードワードに対して示されている。層７０は、２＊＊ｎ＝８個のマルチプレクサ７２ａ〜７２ｈを含み、これらマルチプレクサは２＊＊ｎ個の実行可能性信号に対する入力導体７４ａ〜７４ｈと出力導体７６ａ〜７６ｈとに接続されている。このｉ番目の入力導体７４ａ〜７４ｈは、ｉ番目のマルチプレクサ７２ａ〜７２ｈの第１の入力を介して、ｉ番目の出力導体７６ａ〜７６ｈに結合されている。このｉ番目の入力導体７４ａ〜７４ｈは、（（ｉ＋２）モジュロ２＊＊ｎ）番目のマルチプレクサ７２ａ〜７２ｈを介して、（（ｉ＋２）モジュロ２＊＊ｎ）番目の出力導体に結合されている。差信号ｊの第２ビットＤｊ（ｊ＝２）によって、マルチプレクサ７２ａ〜７２ｈは制御される。他の種類のデコード化が使用されると、前記マルチプレクサ間に他の接続が発生するであろう。
【図面の簡単な説明】
【図１】データ処理回路図である。
【図２】データワードサイズに対するＷＯＭ記憶レートのグラフである。
【図３】コードワードサイズに対するＷＯＭ記憶レートのグラフである。
【図４】デコーダ回路図である。
【図５】２ビット更新用検出回路図である。
【図６】別の２ビット更新用検出回路図である。
【図７】交差接続回路の層である。
【図２】
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【図３】
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【国際公開パンフレット】
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【国際調査報告】
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