(57)【要約】１局面では、実施形態はクロックロスセンスおよびスイッチオーバーの回路と、クロックスイッチオーバーが１次信号のロスと追加のスイッチコマンドシグナリングとに応答する方法を提供する。別の局面では、実施形態は、クロックロスセンス回路と、カウンタおよびリセット信号を用いて１次クロック信号および２次クロック信号を比較する方法とを提供する。１つの局面においては、１次クロック信号のロスを素早く簡単に決定するためにカウンタおよびエッジセンサを使用するクロックロスセンス回路を提供する。また、別の局面では、本発明による実施形態は、クロックロス信号および追加のスイッチコマンド信号の双方に応答するクロックスイッチオーバー回路を提供する。【選択図】図１
2004537908.tif 000002
【特許請求の範囲】
【請求項１】
クロックロスセンス回路であって、
第１クロック信号を示す第１信号を受信するように接続され、該第１信号に応答する第１カウントを提供するように接続される第１カウンタと、
第２クロック信号を示す第２信号を受信するように接続され、該第２信号に応答する第２カウントを提供するように接続される第２カウンタと、
該第２カウントと組み合わせた該第１カウントに応答する該第１および該第２カウンタにリセット信号を提供するように接続されるリセット回路と、
該第１カウントあるいは該第２カウントが何時所定の値に達するかを決定するように接続される検出回路と
を含む、クロックロスセンス回路。
【請求項２】
前記検出回路が、前記所定の値に達する前記第１カウンタに応答する第１出力を提供し、かつ該所定の値に達する前記第２カウンタに応答する第２出力を提供する、請求項１に記載のクロックロスセンス回路。
【請求項３】
前記第１カウンタが前記所定の値に達すると前記第１出力が前記第２クロック信号は不良であることを示し、前記第２カウンタが該所定の値に達すると前記第２出力が前記第１クロック信号は不良であることを示す、請求項２に記載のクロックロスセンス回路。
【請求項４】
前記第１カウンタが前記所定の値に達すると前記第１出力が前記第１クロック信号は不良であることを示し、前記第２カウンタが該所定の値に達すると前記第２出力が前記第２クロック信号は不良であることを示す、請求項２に記載のクロックロスセンス回路。
【請求項５】
前記所定の値が３である、請求項１に記載のクロックロスセンス回路。
【請求項６】
前記第１信号が前記第１クロック信号であり、前記第２信号が前記第２クロック信号である、請求項１に記載のクロックロスセンス回路。
【請求項７】
前記第１クロック信号を受信し、前記第１信号を前記第１カウンタに提供するように接続される第１エッジセンス回路であって、該第１信号は、該第１クロック信号の各遷移を示し、該第１クロック信号の各遷移に対してカウントを引き起こす信号である、第１エッジセンス回路と、
前記第２クロック信号を受信し、前記第２信号を前記第２カウンタに提供するように接続される第２エッジセンス回路であって、該第２信号は、該第２クロック信号の各遷移を示し、該第２クロック信号の各遷移に対してカウントを引き起こす信号である、第２エッジセンス回路と
をさらに含む、請求項１に記載のクロックロスセンス回路。
【請求項８】
前記第１および第２カウンタが２ビットのカウンタである、請求項１に記載のクロックロスセンス回路。
【請求項９】
前記クロックロスセンス回路であって、
前記リセット回路と前記検出回路が共に２つの第１ステージロジック回路と１つの第２ステージロジック回路とを含み、
第１の該第１ステージロジック回路が前記第１カウンタの前記カウントを受信し、該第１カウンタの該カウントに基き、第１出力ビットを該第２ステージロジック回路に提供するように接続されており、
第２の該第１ステージロジック回路が前記第２カウンタの前記カウントを受信し、該第２カウンタの該カウントに基き、第１出力ビットを該第２ステージロジック回路に提供するように接続されており、
該第２ステージロジック回路が該第１の該第１ステージロジック回路および該第２の該第１ステージロジック回路の該第１出力ビットに基き、前記リセット信号を提供するように接続される、請求項１に記載のクロックロスセンス回路。
【請求項１０】
前記クロックロスセンス回路であって
前記第１および前記第２カウンタが２ビットのカウンタを含み、
前記第１カウントおよび前記第２カウントはそれぞれ２カウントビットとして提供され、
前記第１および前記第２の前記第１ステージロジック回路の前記第１出力ビットは少なくとも該第１カウンタおよび該第２カウンタの該カウントビットのＸＯＲ関数を表し、前記リセット信号は少なくとも該第１および該第２の該第１ステージロジック回路の該第１出力ビットのＡＮＤ関数を表している、請求項９に記載のクロックロスセンス回路。
【請求項１１】
前記クロックロスセンス回路であって、
前記第１および前記第２カウントがそれぞれカウントビットとして提供され、
前記第１および前記第２の前記第１ステージロジック回路が第２出力ビットを提供するようにさらに接続され、該第１の該第１ステージロジック回路の第２出力ビットは少なくとも前記第１カウンタによって提供される該カウントビットのＡＮＤ関数を表しており、かつ前記第２クロック信号が不良か否かを示し、該第２の該第１ステージロジック回路の第２出力ビットは少なくとも前記第２カウンタによって提供される該カウントビットのＡＮＤ関数を表しており、かつ前記第１クロック信号が不良か否かを示す、請求項９に記載のクロックロスセンス回路。
【請求項１２】
請求項１に記載のクロックロスセンス回路を含む、プログラム可能なロジックデバイス。
【請求項１３】
請求項２に記載のクロックロスセンス回路を含む、プログラム可能なロジックデバイス。
【請求項１４】
請求項３に記載のクロックロスセンス回路を含む、プログラム可能なロジックデバイス。
【請求項１５】
請求項４に記載のクロックロスセンス回路を含む、プログラム可能なロジックデバイス。
【請求項１６】
請求項５に記載のクロックロスセンス回路を含む、プログラム可能なロジックデバイス。
【請求項１７】
請求項６に記載のクロックロスセンス回路を含む、プログラム可能なロジックデバイス。
【請求項１８】
請求項７に記載のクロックロスセンス回路を含む、プログラム可能なロジックデバイス。
【請求項１９】
請求項８に記載のクロックロスセンス回路を含む、プログラム可能なロジックデバイス。
【請求項２０】
請求項９に記載のクロックロスセンス回路を含む、プログラム可能なロジックデバイス。
【請求項２１】
請求項１０に記載のクロックロスセンス回路を含む、プログラム可能なロジックデバイス。
【請求項２２】
請求項１１に記載のクロックロスセンス回路を含む、プログラム可能なロジックデバイス。
【請求項２３】
１次クロック信号のロスを決定する方法であり、該１次クロック信号は第１および第２クロック信号のうちの１つであり、
該第１クロック信号を第１カウンタに提供する工程と、
該第２クロック信号を第２カウンタに提供する工程と、
該第１カウンタおよび該第２カウンタが共にインクリメントし続けるという条件の基で、該第１カウンタおよび該第２カウンタにリセット信号を提供する工程と、
該第２カウンタまたは該第１カウンタがそれぞれリセットされることなく所定のカウントに達したとき、該第１クロック信号または該第２クロック信号が不良であると認識する工程と
を含む、１次クロック信号のロスを決定する方法。
【請求項２４】
前記第１クロック信号および前記第２クロック信号が前記第１カウンタおよび前記第２カウンタにエッジセンス回路を通じて提供され、該第１カウンタおよび該第２カウンタのそれぞれは、該第１クロック信号および該第２クロック信号それぞれの各立ち上がりエッジおよび立ち下がりエッジに対してインクリメントされる、請求項２３に記載の方法。
【請求項２５】
前記第１カウンタおよび第２カウンタが２ビットカウンタを含み、前記所定のカウントは３である、請求項２３に記載の方法。
【請求項２６】
クロックロスセンス回路であって、
第１クロック信号を受信する手段と、
第２クロック信号を受信する手段と、
該第１クロック信号と該第２クロック信号とを比較し、該第１クロック信号と該第２信号のどちらか１方が該第１クロック信号と該第２クロック信号のもう１方の信号と比べて不良であるか否かを決定する手段と
を含む、クロックロスセンス回路。
【請求項２７】
電子デバイスであって、
少なくとも第１クロック信号および第２クロック信号を示す信号を受信するように接続されるクロックロスセンス回路であって、該クロックロスセンス回路が該第１クロック信号が不良か否かを示す第１クロックロス信号と該第２クロック信号が不良か否かを示す第２クロックロス信号とを提供するようさらに接続される、クロックロスセンス回路と、
該第１クロックロス信号、該第２クロックロス信号およびスイッチコマンドを示すスイッチコマンド信号を受信するように接続されるクロックスイッチオーバー回路であって、該クロックスイッチオーバー回路が該第１クロック信号および該第２クロック信号のうちの１つに対応する該第１クロックロス信号および該第２クロックロス信号のうちの１つに応答する第１クロックスイッチ信号を提供するようさらに接続され、該第１クロックスイッチ信号は該スイッチコマンド信号にさらに応答する、クロックスイッチオーバー回路と、
該第１クロックスイッチ信号および該第１クロック信号と該第２クロック信号とを受信するように接続される第１マルチプレキサであって、該第１マルチプレキサが第１クロック信号および第２クロック信号のうち選択される１つを電子デバイスの少なくとも一部分を駆動するクロック回路に提供するようさらに接続され、該第１マルチプレキサは該第１クロックスイッチ信号に応答して該第１クロック信号と該第２クロック信号のうち１つを選択する、第１マルチプレキサと
を含む、電子デバイス。
【請求項２８】
前記クロックスイッチオーバー回路が第２クロックスイッチ信号を提供するようにさらに接続される、前記電子デバイスであって、該電子デバイスは
該第２クロックスイッチ信号ならびに前記第１クロック信号と前記第２クロック信号とを受信するように接続される第２マルチプレクサであって、該第２マルチプレクサが該第２クロックスイッチ信号に応答して該第１クロック信号および該第２クロック信号のうちの１つを該クロックスイッチオーバー回路に提供するようさらに接続される第２マルチプレクサをさらに含む、請求項２７に記載の電子デバイス。
【請求項２９】
前記電子デバイスであって、前記第１マルチプレクサによって前記電子デバイスの前記クロック回路に提供される前記第１クロック信号および前記第２クロック信号のうちの１つが、前記第２マルチプレクサによって前記クロックスイッチオーバー回路に提供される該第１クロック信号と該第２クロック信号のうちの１つと異なる信号である、請求項２８に記載の電子デバイス。
【請求項３０】
前記電子デバイスであって、該電子デバイスの少なくとも１部分を駆動する前記クロック回路に前記第１クロック信号および前記第２クロック信号が提供されることから選択的にゲートオフするように前記第１マルチプレクサに接続されるゲート回路と、
クロックスイッチオーバーに応答するゲート制御信号を提供するように該ゲート回路に接続され、該第１クロック信号および該第２クロック信号の１次から２次へのスイッチオーバーシーケンスの少なくともある１部分の間で、該第１マルチプレキサの出力が、該２次クロック信号がローになるまで該電子デバイスのクロック回路からゲートオフされる同期回路と
をさらに含む、請求項２７に記載の電子デバイス。
【請求項３１】
前記電子デバイスであって、前記ゲート制御信号が前記第１クロックスイッチ信号に応答し、前記第１および前記第２クロック信号が、該第１および該第２クロック信号の１次から２次へのスイッチオーバーの間、該２次クロック信号がローになるまで該電子デバイスの前記クロック回路からゲートオフされ、該２次クロック信号が前記第１マルチプレキサによって選択される、請求項３０に記載の電子デバイス。
【請求項３２】
前記ゲート回路がＡＮＤゲートを含む、請求項３０に記載の電子デバイス。
【請求項３３】
前記同期回路が前記スイッチオーバー回路の一部分を含む、請求項３０に記載の電子デバイス。
【請求項３４】
前記電子デバイスであって、
前記同期回路が少なくとも１つの同期制御信号を受信し、少なくとも１つの該同期制御信号に応答して前記ゲート制御信号を提供するように接続され、少なくとも前記スイッチオーバーシーケンスの１部分の間、前記１次クロック信号がローの時、前記第１マルチプレクサの出力をゲートオフする、請求項３０に記載の電子デバイス。
【請求項３５】
前記電子デバイスであって、
前記第１クロックロス信号および前記第２クロックロス信号のうちの１つに対する前記第１クロックスイッチ信号の応答性を選択的にディセイブルにし得る、請求項２７に記載の電子デバイス。
【請求項３６】
電子デバイスのクロックロスセンスおよびスイッチオーバーの方法であって、
第１および第２クロック信号をクロックロスセンス回路に提供する工程と、
該第１および該第２クロック信号の１次信号が不良であるか否かを決定する工程と、
該第１および該第２クロック信号の該１次信号が不良であるかどうかを示す第１信号をクロックスイッチオーバー回路に提供する工程と、
第２信号をクロックスイッチコマンドを示すクロックスイッチオーバー回路に提供する工程と、
該第１信号あるいは該第２信号のいづれかに応答して該１次クロック信号から該第１クロック信号および該第２クロック信号の２次クロック信号へ切り替えるクロックスイッチオーバーシーケンスを開始する工程と
を含む、電子デバイスのクロックセンスとスイッチオーバーの方法。
【請求項３７】
前記２次クロック信号を前記クロックスイッチオーバー回路に提供し、前記クロックスイッチオーバーシーケンスを開始する前に前記クロックスイッチオーバー回路を走らせる工程をさらに含む、請求項３６に記載の方法。
【請求項３８】
前記２次クロック信号が不良の時、該２次クロック信号へのクロックスイッチオーバーが発生しないような工程を提供する、請求項３６に記載の方法。
【請求項３９】
前記方法であって、前記スイッチオーバーシーケンスが、
前記電子デバイスのクロック回路から前記第１および第２クロック信号をゲートオフする工程と、
前記１次クロック信号から前記２次クロック信号へクロック信号の選択を切り替える工程と、
該第２次クロック信号がロー値である間、該２次クロック信号を該電子デバイスの該クロック回路に提供する工程と
を含む、前記請求項３６に記載の方法。
【請求項４０】
前記２次クロック信号がロー値である間、クロック信号の選択の切り替え工程が発生する、請求項３９に記載の方法。
【請求項４１】
同期信号に応答して、前記１次クロック信号がロー値である間、前記第１および第２クロック信号を前記電子デバイスのクロック回路からゲートオフする工程を含む、請求項３９に記載の方法。
【請求項４２】
前記第１信号に応答してクロックスイッチオーバーシーケンスが開始されることを選択的にディセイブルにする工程を含む、請求項３６に記載の方法。
【請求項４３】
電子デバイスであって、
クロックロスセンス回路と、
該クロックロスセンス回路および該クロックロスセンス回路の外部にある追加のスイッチコマンドシグナリング回路とに応答するクロックスイッチオーバー回路と
を含む、電子デバイス。
【請求項４４】
電子デバイスであって、
クロックロスセンス手段と、
クロックスイッチオーバー手段と、
該クロックスイッチオーバー手段の外部にあるスイッチコマンド手段と
を含み、
該クロックスイッチオーバー手段が該クロックロスセンス手段および該クロックスイッチオーバー手段に応答する、電子デバイス。
【請求項４５】
前記クロックスイッチオーバー手段が、１次クロックから２次クロックへと切り替わる間、該２次クロックと同期するような同期手段を含む、請求項４４に記載の電子デバイス。
【請求項４６】
前記同期手段が、前記１次クロックから前記２次クロックへと切り替わる間、該１次クロックおよび該２次クロックとに同期するような同期手段である、請求項４５に基く電子デバイス。
【請求項４７】
クロックロスセンス回路であって、
第１クロック信号を示す第１信号を受信するように接続され、かつ該第１信号に応答する第１カウントを提供するように接続される第１カウンタと、
第２クロック信号を示す第２信号を受信するように接続され、かつ該第２信号に応答する第２カウントを提供するように接続される第２カウンタと、
リセット信号を該第２カウントと組み合わせた該第１カウントに応答する該第１カウンタおよび該第２カウンタへ提供するように接続されるリセット回路と、
該第１カウントおよび該第２カウントの比が所定の値に何時交わるかを決定するように接続される検出回路と
を含む、クロックロスセンス回路。
【請求項４８】
前記クロックロスセンス回路であって、
前記所定の値が第１の所定の値であり、前記検出回路が、前記比が該第１の所定値を何時超えるかを決定し、
該検出回路が、該比が第２の所定値を何時下回るかを決定するようにさらに接続される、請求項４７に記載のクロックロスセンス回路。
【請求項４９】
前記検出回路が、前記所定値に交わる比に応答する出力を提供する、請求項４７に記載のクロックロスセンス回路
【請求項５０】
前記検出回路が、前記第１の所定値を超えるか、または前記第２の所定値を下回るかのいづれかの比に応答する出力を提供する、請求項４８に記載のクロックロスセンス回路。
【請求項５１】
クロック信号のロスを決定する方法であって、該クロック信号は第１および第２クロック信号のうちの１つであり、
該第１クロック信号の各サイクルの間、該第２クロック信号の少なくとも１つの遷移についてテストを行う工程と、
該第１クロック信号の１サイクル以上の間に、該第２クロック信号の少なくとも１回の遷移が発生しなければ、該第２クロック信号は不良であることを示す第１クロック不良信号を生成する工程と
を含む、クロック信号のロスを決定する方法。
【請求項５２】
前記第２クロック信号の各サイクルの間、前記第１クロック信号の少なくとも１つの遷移をテストする工程と、
該第１クロック信号の１サイクル以上の間、該第１クロック信号の少なくとも１つの遷移が発生しなければ、該第１クロック信号は不良であることを示す第２クロック不良信号の生成の工程と
を含む、請求項５１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して電子技術に関し、特にクロックロスを検出しクロック信号のスイッチオーバーを実行する回路に関する。
【背景技術】
【０００２】
プログラム可能なロジックデバイスを含む多くの電子デバイスは、クロック信号を使用している。プログラム可能なロジックデバイス（「ＰＬＤ］）（ＰＡＬ、ＰＬＡ、ＦＰＬＡ、ＥＰＬＤ、ＥＥＰＬＤ、ＬＣＡあるいはＦＰＧＡと呼ばれることもある）は、周知の集積回路であり、カスタム化可能集積回路のフレキシビリティを有する固定集積回路という利点を提供する。そのようなデバイスは当該分野で周知され、一般的にはユーザの特定の要求を満たすために電気的にプログラムされ得る少なくとも１つの部分を有する「規格品」デバイスを提供している。専門用途向け集積回路（「ＡＳＩＣ］）は、従来、固定集積回路であったが、プログラム可能な１つの部分あるいは複数の部分を有するＡＳＩＣ回路を提供することは可能である。ゆえに、集積回路デバイスがＡＳＩＣおよびＰＬＤの両方の質を有することは可能である。本明細書において用語ＰＬＤは、このようなデバイスを含むのに十分広範な意味を有すると考えられる。
【０００３】
クロック信号は、電子デバイスの内部あるいは外部で生成され得る。あるケースでは、交互に使用し得る２つ以上のクロック信号を備えることが望ましいことがあり得る。２つ以上の交互のクロック信号を備えることの１つの理由は、仮にそのデバイスで使用された１次クロック信号が失われるか正常に機能しなくなったときでさえ動作が維持されることを可能にする冗長性を持ち得ることである。２つ以上の交互のクロック信号を備えることの別の理由は、デバイスあるいはデバイスのある部分を動作させるために異なる周波数から選択し得ることである。クロック信号のロスに対してスイッチオーバーを備えることは公知であるが、１つにはクロックロスのために、もう１つにはユーザに基く理由のために、同一のデバイスで複数のクロック信号間で切り替えができるフレキシビリティを備える必要性もある。さらに、単純なデジタルクロックロス検出回路の必要性もある。
【発明の開示】
【課題を解決するための手段】
【０００４】
本発明による実施形態は、１つの局面においては、１次クロック信号のロスを素早く簡単に決定するためにカウンタおよびエッジセンサを使用するクロックロスセンス回路を提供する。また、別の局面では、本発明による実施形態は、クロックロス信号および追加のスイッチコマンド信号の双方に応答するクロックスイッチオーバー回路を提供する。さらなる局面では、そのクロックスイッチオーバー回路は、１次クロック信号が基準クロック信号として提供されるフェーズロックループ（ＰＬＬ）回路においてロックがなされているか否かを示す信号に対しても応答する。別の局面では、スイッチオーバー同期が、２次クロック（１次クロックから切り替えられるべきクロック）に関し自動的に起こり得、あるいは（切り替えられる元の）１次クロックと、それへと切り替えられる２次クロック双方に関しスイッチオーバー同期が起きるように選択され得る。
【発明を実施するための最良の形態】
【０００５】
本発明の新規な特徴は、特許請求の範囲に述べられている。しかし、本発明によるいくつかの局面の特定の実施形態を以下に図面を参照して説明する。
【０００６】
図１は、本発明による１局面の原理に基くクロックロスセンスおよびスイッチオーバー回路１０を示す図である。回路１０は２つのクロック信号、ＣＬＫ０およびＣＬＫ１を受信し、これらの信号ＣＬＫ０およびＣＬＫ１は図に示すように、マルチプレクサ（「ｍｕｘ」）１１およびｍｕｘ１２、ならびにクロックセンス回路２０によって受信されるように導かれている。スイッチオーバー回路１４から受信された制御信号ＣＬＫＳＷに基き、ｍｕｘ１１は２つのクロック信号のうち１つを選択して、この信号はＮ−カウンタ１３を通じて、回路１０が組み込まれた電子機器のＰＬＬ回路にある位相周波数検出器（ＰＦＤ）１５に信号ＲＥＦＣＬＫを入力として提供される。ＰＬＬは、一般的には、デバイスを駆動するクロック信号を生成するクロック回路の部分として使用される。図に示すように、スイッチオーバー回路１４から受信した制御信号ＳＭＣＬＫＳＷに基き、ｍｕｘ１２は２つのクロック信号のうち１つを選択して、スイッチオーバー回路１４に提供し、スイッチオーバー回路１４を走らせる。
【０００７】
クロックセンス回路２０は、ＣＬＫ０およびＣＬＫ１信号がそれぞれ正常に機能しているか否かを示す信号ＣＬＫ０ＢＡＤおよびＣＬＫ１ＢＡＤを生成する。クロックスイッチオーバー回路１４はｍｕｘ１１および１２を制御し、クロックセンス回路２０から受信した入力信号、機器から受信した（ユーザによる入力、あるいはＣＬＫ０およびＣＬＫ１のどちらのロスにも関係しない所定の他の条件のどちらかに基く）入力信号ＥＸＴＳＷＩＴＣＨおよび機器のＰＬＬ回路から受信したＧＬＯＣＫ信号に基き、クロック信号を選択させる。ＧＬＯＣＫ信号は、信号ＲＥＦＣＬＫに関してロックが達成されたかどうかを示す。
【０００８】
初期条件として、ＣＬＫＳＷ制御信号は、ｍｕｘ１１がＣＬＫ０またはＣＬＫ１のどちらかを１次クロック信号、つまり、電子機器のクロック回路（この場合にはＰＬＬ回路）に当面供給されるクロック信号として選択するような信号である。他方の信号は、２次クロック信号である。信号ＳＭＣＬＫＳＷ制御信号は、ｍｕｘ１２が２次クロック信号を選択してスイッチオーバー回路１４を走らせるような制御信号である。このことは、回路１０が、走っていないクロック信号への切り替えを引き起こさないことを確実にするための直接的な方法を提供する。なぜなら、２次クロックが失われればスイッチオーバー回路１４はアクティブでない状態となり、スイッチオーバーを引き起こさないからである。
【０００９】
スイッチオーバー回路１４は、１次クロック（ＣＬＫ０またはＣＬＫ１）が「不良」であることを示すクロックセンス回路２０からの信号に応答して、あるいは切り替えを示すＥＸＴＳＷＩＴＣＨ信号に応答して、１次クロック信号から２次クロック信号への切り替えを引き起こすことができる。ＥＸＴＳＷＩＴＣＨは、ユーザによる異なる周波数のクロック間での切り替えの引き起こしが可能であるように、あるいは規準の何らかの別のセットに基く応答を引き起こすために使用され得る。さらに、ＧＬＯＣＫ信号は、電子機器のＰＬＬ回路が１次クロック信号によってロックされたか否かを示す。ＧＬＯＣＫ信号がロックが失われていることを示した場合、スイッチオーバー回路１４は１次クロックから２次クロックへの切り替えを始めることが可能である。
【００１０】
スイッチオーバー回路１４が、切り替え（ＣＬＫ０ＢＡＤ、ＣＬＫ１ＢＡＤ、ＥＸＴＳＷＩＴＣＨあるいはＧＬＯＣＫ信号に応答して示され得る）を示す信号を受信したとき、スイッチオーバー回路１４は、ｍｕｘ１１に送られたＣＬＣＫＳＷ信号およびｍｕｘ１２に送られたＳＭＣＬＫ信号を切り替え、各ｍｕｘによって選択されたクロック信号が切り替わるようにする。しかし、切り替え時、信号間の正常な遷移を確実にするために同期シーケンスが実行される。スイッチオーバー回路１４は制御信号ＳＹＮＣ１およびＳＹＮＣ２に基き、および、スイッチオーバーが始められる時点での１次クロックが良か不良かに基き、同期プロセスを実行する。ＡＮＤゲート１７は、同期中ＰＬＬクロック回路からのクロック信号をゲートオフするために使用されるが、それを以下に図２を参照して説明する。
【００１１】
図２は、切り替え時において同期させるためにスイッチオーバー回路１４によって実行される状態を示している。このプロセスは、スイッチオーバー後、ｍｕｘ１１からＮ−カウンタ１３に送られる信号において提供される最初のハイの信号パルスが過度に狭くないことを確実にする助けとなる。ＳＴＡＲＴ状態２１は、所与のクロック信号（ＣＬＫ０またはＣＬＫ１）がｍｕｘ１１を通じてＮ−カウンタ１３に提供されているときのシステムを定義する。ＳＴＡＲＴ状態２１において、スイッチオーバー回路１４は、ハイのＣＬＫＯＮ信号をＡＮＤゲート１７に提供し、信号ＲＥＦＣＬＫをＰＦＤ１５に提供するために１次クロック信号がＮ−カウンタ１７に提供されるようにする。スイッチオーバーが実行され得るのは、１次クロック信号が失われた（信号喪失に関連性をもつ信号ＣＬＫ０ＢＡＤまたはＣＬＫ１ＢＡＤによって示されるように）ため、または信号切り替えが他の理由によって信号ＥＸＴＳＷＩＴＣＨに基づき開始されたためのいずれかである。
【００１２】
制御信号ＳＹＮＣ１およびＳＹＮＣ２は、同期が単に”ｔｏ”クロック信号、すなわち２次クロックのクロック信号に基いているのかどうか、または”ｔｏ”クロック信号および”ｆｒｏｍ”クロック信号、すなわち１次クロックの信号の双方に基いているのかどうかを決定するために使用される。ＳＹＮＣ１がローに設定されていると、システムは「自動同期」モードとも呼び得るモードに入り、そのモードでは１次クロック信号が不良となった場合にのみクロックを切り替える。１次クロックが不良なら、その場合はシステムはＷａｉｔ  Ｆｒｏｍ  ＣＬＫ状態２２を迂回し、直接、ＧＡＴＥ  ＰＬＬ  ＣＬＫ  ＯＦＦ状態２３に遷移する。この状態では、クロックスイッチオーバー回路１４はローのＣＬＫＯＮ信号をＡＮＤゲート１７に提供し、それにより電子機器のＰＬＬ回路からの１次クロック信号をゲートオフする。Ｗａｉｔ  Ｔｏ  ＣＬＫ状態２４では、システムは２次クロック信号がローのレベルに下がるのを待つ。その後、Ｔｏｇｇｌｅ  Ｒｅｆ  ＣＬＫ状態２５において、スイッチオーバー回路１４はｍｕｘ１１に送られたＣＬＫＳＷ信号を変更し、１次クロック信号（ＣＬＫ０またはＣＬＫ１）と異なって２次クロック信号が選択されるようにする。最後に、一旦２次クロック信号が選択されれば、スイッチオーバー回路１４はＡＮＤゲート１７に送られたＣＬＫＯＮ信号をローからハイに変更し、電子機器のＰＬＬのＰＦＤ１５にＲＥＦＣＬＫ信号を提供するために、Ｎ−カウンタ１３に新しいクロック信号（すなわち２次、つまり”ｔｏ”クロック信号）を提供できるようにする。システムはその後ＳＴＡＲＴ状態２１に遷移する。
【００１３】
ＳＹＮＣ１がハイの場合、システムは「マニュアル」同期モードとも呼べるようなモードに入る。そのようなモードでは、”ｆｒｏｍ”クロックが同期プロセスで使用されているかどうか（すなわち、上で記載したように、システムが直接、ＳＴＡＲＴ状態２１からＷａｉｔ  Ｔｏ  ＣＬＫ状態２３に遷移するのではなくＷａｉｔ  Ｆｒｏｍ  ＣＬＫ状態２２に遷移しているかどうか）はＳＹＮＣ２がハイかどうかに依存する。ＳＹＮＣ２がローでＳＹＮＣ１がハイであれば、ＥＸＴＳＷＩＴＣＨがハイの場合にはシステムはＳＴＡＲＴ状態２１からＷａｉｔ  Ｆｒｏｍ  ＣＬＫ状態２２へ遷移する。Ｗａｉｔ  Ｆｒｏｍ  ＣＬＫ状態２２においてシステムはゲートＰＬＬ  ＣＬＫ  ＯＦＦ状態２３に遷移する前に、１次クロックがローになるのを待つ。スイッチオーバー回路１４は、示されているように、ｍｕｘ１１（信号Ｐ−ＣＬＫ）の出力をモニターし、それにより１次クロックがいつローであるかを決定することができる。一旦システムがＷａｉｔ  Ｆｒｏｍ  ＣＬＫ状態２２になると、状態遷移は上記ですでに説明したように進行する。注意すべきは、ＳＹＮＣ１がハイに設定されていれば、両方のクロックを常に存在させようとするなら、ＳＹＮＣ２はローに設定される以外にないということである。ＳＹＮＣ１がハイに、かつＳＹＮＣ２もハイに設定されているなら、システムは常に”ｔｏ”クロックにだけ同期し、先に説明したように遷移はＷａｉｔ  Ｆｒｏｍ  ＣＬＫ状態２２も使用せずむしろ直接ＳＴＡＲＴ状態２１から状態２３へと進行する。そのようなモード（ＳＹＮＣ１がハイ、かつＳＹＮＣ２もハイ）では、１次クロック不良信号がハイであること、あるいはＥＸＴＳＷＩＴＣＨ信号がハイであること、のいずれかにより遷移が始まり得る。
【００１４】
当業者は、上記の同期信号間の関係が単に例示的実施形態であって本発明の本局面の精神ならびに範囲から逸脱することなく他の改変例も可能であることを認識する。１つ選択肢を挙げるなら、１次クロックが不良になればいつでも自動的に無効にされる「マニュアル」モードが実行され得る。すなわち、上記の実施形態を改変し、ＳＹＮＣ１がハイでありＳＹＮＣ２がローである場合でさえ、”ｆｒｏｍ”クロックが不良であれば、システムがＷａｉｔ  Ｆｒｏｍ  ＣＬＫ状態２２に遷移しようとしないというロジックを実行し得る。
【００１５】
図３は、図１に示した回路１０のクロックロスセンス回路３０を示す図である。信号ＣＬＫ０およびＣＬＫ１は、それぞれエッジセンサー回路３１ａおよび３１ｂで受信される。エッジセンサー回路３１ａおよび３１ｂは、それぞれクロック信号ＣＬＫ０のエッジであることを示す信号ＥＤＧＥ０およびクロック信号ＣＬＫ１のエッジであることを示す信号ＥＤＧＥ１を生成する。信号ＥＤＧＥ０は、クロック信号ＣＬＫ０の立上がりエッジおよび立ち下がりエッジの両方のパルスを有し、ＥＤＧＥ１はＣＬＫ１の立上がりエッジおよび立ち下がりエッジの両方のパルスを有する。別の実施形態では、各クロック信号の遷移をカウントするのではなく各クロックパルスをカウントするカウンタに直接クロック信号をそれぞれ提供し得る。しかし、図に示されたような実施形態でのエッジセンス回路の使用は、クロック信号ロスをより速く検出することを可能にする。信号ＥＤＧＥ０は２−ビットカウンタ３２ａに、ＥＤＧＥ１は２−ビットカウンタ３２ｂにそれぞれに提供される。カウンタ３２ａおよび３２ｂは、対応するエッジ信号の各パルスに対してインクリメントされたカウントを生成し、かつそのカウントはカウンタ３２ａに対して信号ｂｉｔ０ａおよびｂｉｔ１ａとして、カウンタ３２ｂに対しては信号ｂｉｔ０ｂおよびｂｉｔ１ｂとして出力される。
【００１６】
信号ｂｉｔ０ａおよびｂｉｔ１ａは第１ステージロジック回路３３ａに提供され、信号ｂｉｔ０ｂおよびｂｉｔ１ｂは第１ステージロジック回路３３ｂに提供される。第１ステージロジック回路３３ａは２つの信号、ＣＬＫＢＡＤ１およびＲＥＳＥＴ０を出力する。第１ステージロジック回路３３ｂも２つの信号、ＣＬＫＢＡＤ０およびＲＥＳＥＴ１を出力する。ロジック回路３３ａは、ＣＬＫＢＡＤ１を入力信号ｂｉｔ０ａおよびｂｉｔ１ａのＡＮＤ関数とし、ＡＮＤ関数を実行する。同様に、ロジック回路３３ｂはＣＬＫＢＡＤ０を入力信号ｂｉｔ０ｂおよびｂｉｔ１ｂのＡＮＤ関数とし、ＡＮＤ関数を実行する。このようにして、カウンタ３２ａがリセットされることなく、カウント「３」、すなわち２進法で「１１」になれば、ＣＬＫＢＡＤ１はハイとなって信号ＣＬＫ１が不良であることを示す。同様に、カウンタ３２ｂがリセットされることなく、カウント「３」、すなわち２進法で「１１」、となると、ＣＬＫＢＡＤ０はハイとなって信号ＣＬＫ０が不良であることを示す。このような、カウンタ値とクロックロスシグナリングとがこのような関係を有する理由を、回路３３ａ、３３ｂ，および３４によって実行される追加のロジック関数に関連して以下に説明する。
【００１７】
第１ステージロジック回路３３ａは、出力信号ＲＥＳＥＴ０が入力ビットのｂｉｔ０ａおよびｂｉｔ１ａのＸＯＲ関数であるようなＸＯＲ関数を実行する。したがって、ＲＥＳＥＴ０はカウンタ３２ａが１（２進法では「０１」）、または２（２進法では「１０」）であればハイに、そうでなければローになる。同様に、第１ステージロジック回路３３ｂは、出力信号ＲＥＳＥＴ１が入力ｂｉｔのｂｉｔ０ｂおよびｂｉｔ１ｂのＸＯＲ関数であるようなＸＯＲ関数を実行する。
【００１８】
第２ステージロジック回路３４は、その出力信号ＲＥＳＥＴがその入力信号ＲＥＳＥＴ０およびＲＥＳＥＴ１のＡＮＤ関数であるようなＡＮＤ関数を実行する。ＲＥＳＥＴがハイであるときは両カウンタは０（２進法では「００」）にリセットされる。カウンタ３２ａおよび３２ｂ、第１ステージロジック回路３３ａおよび３３ｂ，ならびに第２ステージロジック回路３４はすべて図示したように接続されているが、それらが組み合わされて実行されることによる効果は以下のようなものである。すなわち、クロック信号ＣＬＫ０（すなわちカウンタ３２ａ）を示す信号を受信するカウンタがリセットされることなくカウント３になると、これはクロック信号ＣＬＫ１が不良であることを示す。同様にクロック信号ＣＬＫ１（すなわちカウンタ３２ｂ）を示す信号を受信するカウンタがリセットされることなくカウント３になるとこれはクロック信号ＣＬＫ０が不良であることを示す。
【００１９】
実行されたロジック関数は下記の真理表により要約し得る。
【００２０】
【数１】
2004537908.tif 000003
当業者は、例としての回路３０で説明した原理の目的を達成するために、他の状況においても補関数が使用され得、それにより同一の結果が得られることを理解する。本明細書において、用語ＡＮＤおよびＸＯＲは、実行されると本明細書に記載したと同様の結果を得る補関数ＮＡＮＤおよびＸＮＯＲあるいは他のロジックゲートの組を含むと考えられる。さらに、ＡＮＤおよびＸＯＲ以外のロジック関数も必ずしも本発明のより広い局面の精神および範囲から逸脱することなく使用し得る。
【００２１】
図４ａは、２つの例示的クロック信号のカウント値、リセット、およびクロックロスシグナリングを説明しており、この２つのクロック信号の周波数は図３のクロックロスセンス回路に提供される周波数と実質的に同じである。ここでは、２つのカウンタが図の左側で００からスタートし、図は左から右へ見るものとする。遷移はまず信号ＣＬＫ０に発生し、この遷移は次にはカウンタ３２ａのカウントを０１（つまりニ進法では「１」）へとインクリメントさせる。次の遷移は信号ＣＬＫ１に発生し、この遷移は今度はカウンタ３２ｂのカウントを０１へとインクリメントさせる。上記の真理表に基き、０１の値を持つ両カウンタの条件はリセットを引き起こす。従って、リセットは時刻ｔｌにおいて発生し、両カウント値は００にリセットされる。リセットが時刻ｔ２，ｔ３およびｔ４において再度発生することで、ここに図示されたようなこのパターンが繰り返される。しかし、ｔ４の後で、クロック信号ＣＬＫ１はパルス発生を停止する。従って、ｔ４の後では、カウンタ３２ｂが００に留まっている間、カウンタ３２ａのカウントはインクリメントを続ける。両カウンタのうち１つが００である限り、上記の真理表に基き、ＲＥＳＥＴ信号は全く発生せず、従ってカウンタ３２ａのカウントは０１、１０（２進法の「２」）そして１１（２進法の「３」）とインクリメントされる。一旦カウントが１１になると、上記真理表に基き、信号ＣＬＫ１ＢＡＤはｔ５においてハイになり、そのことは信号ＣＬＫ１が不良であることを示す。
【００２２】
図４ｂは、２つの例示的クロック信号のカウント値、リセット、およびクロックロスシグナリングを説明しており、この２つのクロック信号の周波数は図３のクロックロスセンス回路に提供される周波数と実質的に異なる。ここでは２つのカウンタが図の左側で００からスタートし、図は左から右へ見るものとする。遷移はまず信号ＣＬＫ０に発生し、この遷移は次にはカウンタ３２ａのカウントを０１へとインクリメントさせる。次に発生する遷移は再度信号ＣＬＫ０において発生し、この遷移は今度はカウンタ３２ａのカウントを１０（２進法の「２」）へとインクリメントさせる。次に発生する遷移は信号ＣＬＫ１において発生し、この遷移は今度はカウンタ３２ｂのカウントを０１へとインクリメントさせる。上記真理表に基き、０１または１０の値を有する両カウンタの条件はリセット信号ＲＥＳＥＴを引き起こす。従って、リセットは時刻ｔ１で発生し、両カウント値は００にリセットされる。リセットが再度時刻ｔ２およびｔ３において発生することで、図示されているようなこのパターンが繰り返される。しかし、ｔ３の後、クロック信号ＣＬＫ０はパルス発生を停止する。したがって、ｔ３の後、カウンタ３２ａのカウンタが００に留まっている間、カウンタ３２ｂのカウントは増加を続ける。両カウントのうち１つが００である限り上記真理表に基き、ＲＥＳＥＴ信号は全く発生せず、したがって、カウンタ３２ｂのカウントは０１、１０（「２」）そして１１（「３」）とインクリメントされる。一旦カウンタ３２ｂのカウントが１１になると、上記真理表に基き、信号ＣＬＫ０ＢＡＤは時刻ｔ４においてハイになり、このことは信号ＣＬＫ１が不良であることを示す。
【００２３】
この開示されたクロックロスセンス回路は、カウンタのリセット（例えば開示された例示的実施形態では、信号ＲＥＳＥＴはハイである）は第２カウンタのカウントと組み合された第１カウンタのカウントに応答するとの原理を説明している。すなわち、カウンタのリセットは、第１カウントおよび第２カウントの論理関数である。
【００２４】
当業者には、図４ｂで説明したように、開示された例示的実施形態のクロックロス検出回路はクロック信号間のある一定の周波数差を許容することが認識される。つまり、２つのクロック信号は異なる周波数においては「不良」信号を示すクロックロス信号を必ずしも引き起こすことなく正常に機能し得る。しかし、一定の閾値を超える周波数差がある場合、開示された例示的実施形態のクロックロス回路は一方のクロック信号が他方に比べ「不良」であることを示す。周波数差の大きさは特定の設計選択、例えば使用されるカウンタのサイズおよび実行されるロジック回路を含む設計選択に依存する。しかし、本発明の、開示された実施形態あるいは別の実施形態を改変し、以下のシステムを提供することが望ましいこともまたあり得る。すなわち、クロックロスシグナリングが選択式にディセイブルされたり、選択式に無視されたりすることによって、例えば、クロックスイッチオーバー回路がクロックロス信号に基くスイッチオーバーを引き起こさないようにするシステムである。そのような改変により、特定のクロックロスセンス回路の実施形態によって許容された閾値を超える周波数差を有するクロック信号の使用が可能となる。
【００２５】
他の改変は、別の実施形態を提供する可能性を有し得、この別の実施形態では任意の大きい周波数差が許され、例えば、クロックロス回路が１つの信号の周波数が他の信号の周波数に比べ非常に異なっているかどうかを検出するように構成される。そのような例では、例えば、検出およびリセット回路は第１カウンタの第１カウントと第２カウンタの第２カウントの比に応答するクロック不良信号を提供し得る。２つのカウンタ値の比が２つのクロック信号の周波数比を反映する限り、ある一定の上限または下限に達したカウンタ比は１つのクロック信号の周波数が他の周波数に対して所定の上限または下限を超えて変化したことを示す。そのような実施例では、２つのクロック信号のうちの一方は「ゴールデン（ｇｏｌｄｅｎ）」、すなわちその周波数を用いて他方の周波数が「不良」であるかどうかを決定する基準信号として指定され得る。そのような実施例ではより広範囲のカウンタ比を可能とするため２ビットより大きいカウンタがおそらく使用される。
【００２６】
概して、当業者は本発明の様々な局面の精神と範囲から逸脱することなくこの開示された実施形態に対し多くの改変例が可能であることを理解する。１つの例をあげると、より大きいカウンタ（例えば３ビット）が本明細書で説明されるクロックロスセンス回路のさらに別の実施形態において使用され得る。そのような大きいカウンタは、もちろん、クロック信号のロスの検出における遅延に影響を与える。この遅延は，例えば２つの基準クロック間の周波数差における変化を検出しそれらの変化を切り替えの条件にすることが要望されるアプリケーションにおいては望ましいものであり得る。したがって，ここで述べた実施形態は単なる例である。説明された根底の原理は示された特定の実施例には制限されない。本発明はただ特許請求の範囲によってのみ制限される。
【００２７】
上に述べた説明は、当業者が本発明を製造し、使用することができるためになされ、かつ特定の用途およびそれらの用途が必要とするものに関してなされている。当業者には、好ましい実施形態に対する種々の改変例が既に明らかであり、本明細書に規定されている包括的な原理は本発明の精神と範囲から逸脱することなく他の実施形態および用途に応用され得る。このように、本発明はここに示された実施形態に限定されることを意図しておらず、本明細書に開示された原理および特徴と矛盾のない最大の範囲を与えられることを意図している。
【００２８】
特定の実施形態を詳しく説明してきたが、上で述べられた種々の実施形態の改変が本発明の精神と目的から逸脱することなくなされ得る。したがって、本発明は特許請求の範囲によってのみ制限されるものである。
【図面の簡単な説明】
【００２９】
【図１】図１は，本発明の一局面の原理に基くクロックロスセンスおよびスイッチング回路を示す図である。
【図２】図２は，クロックスイッチオーバー上での同期化を実行するために、図１に示す回路のスイッチオーバー回路部分により実行される状態を示す状態図である。
【図３】図３は、図１に示す回路のクロックロスセンス部分をより詳細に示した図であり、そのクロックロスセンス部分は本発明の一局面原理に基く。
【図４ａ】図４ａは、カウント値、カウントリセット、および図３に示すクロックロスセンス回路に提供された２つの例示的クロック信号の「クロック不良」シグナリングを示すタイミング図であり、その２つのクロック信号は実質的に同じ周波数を有する。
【図４ｂ】図４ｂは、カウント値、カウントリセット、および図３に記載のクロックロスセンス回路に提供された２つの例示的クロック信号の「クロック不良」シグナリングを示すタイミング図であり、その２つのクロック信号は異なる周波数を有する。
【図１】
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【図３】
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【図４ａ】
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【図４ｂ】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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