(57)【要約】【課題】ブリッジ構成の薄膜要素網を有するトランスピンナスイッチを提供する。【解決手段】薄膜要素の選択されたものは巨大磁気抵抗を示す。スイッチは、選択された薄膜要素の第１サブセットに誘導的に結合された少なくとも一つの入力導体、および選択された薄膜要素の第２サブセットに誘導的に結合されそれに磁界を印加するスイッチ導体を含む。スイッチはスイッチ導体を用いて、入力導体上の入力信号を表す出力信号を発生するように構成可能である。スイッチはまた、スイッチ導体を用いて、入力信号の有無に関係なく実質的に出力信号を出さないように構成できる。ここで記載されたトランスピンナスイッチは、例えば、フィールドプログラマブルゲートアレイを含む幅広い応用例において用いられえる。【選択図】図１２ａ
2004527910.tif 000002
【特許請求の範囲】
【請求項１】
ブリッジ構成の薄膜要素の回路網を備えるトランスピンナスイッチであって、前記薄膜要素の選択されたものは巨大磁気抵抗を示し、前記スイッチは、前記選択された薄膜要素の第１サブセットに誘導的に結合された少なくとも一つの入力導体、および前記選択された薄膜要素の第２サブセットに誘導的に結合され、それらに磁界を印加するスイッチ導体を備え、前記スイッチは、前記スイッチ導体を用いて前記入力導体の入力信号を表す出力信号を発生するように構成可能であり、前記スイッチは、前記スイッチ導体を用いて前記入力信号の有無に関係なく出力信号を実質的に発生させないように構成可能であるトランスピンナスイッチ。
【請求項２】
請求項１に記載のトランスピンナスイッチであって、それぞれの選択された薄膜要素は、層群の少なくとも一つの周期を備え、それぞれの周期は、第１保磁力によって特徴付けられる第１磁性層、および第２保磁力によって特徴付けられる第２磁性層を備え、前記第１保磁力は前記第２保磁力よりも大きいトランスピンナスイッチ。
【請求項３】
請求項２に記載のトランスピンナスイッチであって、前記スイッチ導体は、薄膜要素の前記第２サブセット中の前記第１および第２磁性層の両方を反転するように動作可能であるトランスピンナスイッチ。
【請求項４】
請求項２に記載のトランスピンナスイッチであって、前記入力導体は、薄膜要素の前記第１サブセット中の前記第２磁性層だけを反転するように動作可能であるトランスピンナスイッチ。
【請求項５】
請求項２に記載のトランスピンナスイッチであって、前記第１磁性層の反転磁化が第１の向きに方向付けられるとき、前記スイッチは前記出力を発生し、前記反転磁化が前記第１の向きに反平行である第２の向きに方向付けられるとき、前記スイッチは実質的に出力信号を発生しないトランスピンナスイッチ。
【請求項６】
請求項５に記載のトランスピンナスイッチであって、前記第１の向きは、前記入力信号に対応する入力信号磁化に反平行であり、前記第２の向きは、前記入力信号磁化に平行であるトランスピンナスイッチ。
【請求項７】
請求項２に記載のトランスピンナスイッチであって、前記第１磁性層はコバルトを含み、前記第２磁性層はパーマロイを含むトランスピンナスイッチ。
【請求項８】
請求項２に記載のトランスピンナスイッチであって、それぞれの選択された薄膜要素は、前記層群の複数の周期を備えるトランスピンナスイッチ。
【請求項９】
請求項１に記載のトランスピンナスイッチであって、前記トランスピンナスイッチは、アナログ動作のために構成され、前記入力および出力信号はアナログ信号を含み、前記スイッチ導体中のスイッチ電流によって発生されるスイッチ磁界は、薄膜要素の前記第２サブセットの容易軸に垂直であるトランスピンナスイッチ。
【請求項１０】
請求項１に記載のトランスピンナスイッチであって、前記トランスピンナスイッチは、ディジタル動作のために構成され、前記入力および出力信号はディジタル信号を含み、前記スイッチ導体中のスイッチ電流によって発生されるスイッチ磁界は、薄膜要素の前記第２サブセットの容易軸に平行であるトランスピンナスイッチ。
【請求項１１】
請求項１に記載のトランスピンナスイッチであって、前記薄膜要素の少なくとも一つに関連付けられた磁化は、前記ブリッジ構成を抵抗成分について平衡させるように操作されるトランスピンナスイッチ。
【請求項１２】
請求項１に記載のトランスピンナスイッチであって、前記薄膜要素は全金属構造であるトランスピンナスイッチ。
【請求項１３】
請求項１に記載のトランスピンナスイッチであって、それぞれの選択された薄膜要素は、閉磁束構造を形成するトランスピンナスイッチ。
【請求項１４】
請求項１に記載のトランスピンナスイッチであって、それぞれの選択された薄膜要素は、開磁束構造を形成するトランスピンナスイッチ。
【請求項１５】
請求項１に記載のトランスピンナスイッチであって、前記ブリッジ構成は、ホイートストンブリッジを備えるトランスピンナスイッチ。
【請求項１６】
請求項１に記載のトランスピンナスイッチであって、前記ブリッジ構成の前記薄膜要素の全ては、巨大磁気抵抗を示すトランスピンナスイッチ。
【請求項１７】
請求項１に記載のトランスピンナスイッチであって、前記選択された薄膜要素だけが巨大磁気抵抗を示し、前記ブリッジ構成中の残りの薄膜要素は抵抗要素を備えるトランスピンナスイッチ。
【請求項１８】
請求項１に記載のトランスピンナスイッチであって、前記薄膜要素のそれぞれは巨大磁気抵抗を示し、前記薄膜要素のうちの第１および第２のものは第１パスを形成し、前記薄膜要素のうちの第３および第４のものは前記第１パスと平行な第２パスを形成し、前記少なくとも一つの入力導体は、前記第１および第３薄膜要素に誘導的に結合され、前記スイッチ導体は、前記第１および第４薄膜要素に誘導的に結合されるトランスピンナスイッチ。
【請求項１９】
請求項１に記載のトランスピンナスイッチであって、前記少なくとも一つの入力導体は、単一の入力導体を備えるトランスピンナスイッチ。
【請求項２０】
請求項１に記載のトランスピンナスイッチであって、前記少なくとも一つの入力導体は、複数の入力導体を備えるトランスピンナスイッチ。
【請求項２１】
請求項１に記載のトランスピンナスイッチであって、前記選択された薄膜要素のそれぞれは高保磁力層および低保磁力層を備え、前記トランスピンナスイッチは、前記スイッチ導体を用いて薄膜要素の第２サブセットの前記高および低保磁力層を第１の向きに磁化し、その後、前記入力導体を用いて薄膜要素の前記第１サブセットの前記低保磁力層を反転することによって前記出力信号を発生するように構成可能であり、前記トランスピンナスイッチは、前記スイッチ導体を用いて前記高および低保磁力層を前記第１の向きに反平行な第２の向きに磁化することによって実質的に出力信号を発生しないようにさらに構成可能であるトランスピンナスイッチ。
【請求項２２】
請求項１に記載の前記トランスピンナスイッチを備えるプログラマブルデバイス。
【請求項２３】
請求項２２に記載のプログラマブルデバイスであって、前記トランスピンナスイッチによって相互接続が促進される複数の論理ゲートを備えるプログラマブルデバイス。
【請求項２４】
請求項２３に記載のプログラマブルデバイスであって、前記論理ゲートのそれぞれはトランスピンナを備えるプログラマブルデバイス。
【請求項２５】
請求項２２に記載のプログラマブルデバイスであって、前記プログラマブルデバイスは、プログラマブルロジックアレイ、フィールドプログラマブルゲートアレイ、フィールドプログラマブルアナログアレイ、プログラマブルアレイロジック、および読み出し専用メモリのうちの一つを備えるプログラマブルデバイス。
【請求項２６】
前記トランスピンナスイッチを制御する少なくとも一つのメモリ要素を備える請求項２２に記載のプログラマブルデバイス。
【請求項２７】
請求項２６に記載のプログラマブルデバイスであって、前記少なくとも一つのメモリ要素は、巨大磁気抵抗を示す薄膜メモリ要素を備えるプログラマブルデバイス。
【請求項２８】
請求項２２に記載のプログラマブルデバイスを含む複数のシステム要素を備える電子システム。
【請求項２９】
請求項２８に記載の電子システムであって、前記複数のシステム要素の全ては、マスク群の単一セットで単一基板上に製造される電子システム。
【請求項３０】
複数のデバイス要素と、
前記デバイス要素を選択的に相互接続するように動作可能な複数のトランスピンナスイッチであって、それぞれのトランスピンナスイッチは、ブリッジ構成の薄膜要素の回路網を備え、前記薄膜要素の選択されたものは巨大磁気抵抗を示し、前記スイッチは、前記選択された薄膜要素のサブセットに誘導的に結合され、それらに磁界を印加する少なくとも一つの入力導体およびスイッチ導体を備え、前記スイッチは、前記スイッチ導体を用いて前記入力導体の入力信号を表す出力信号を発生するように構成可能であり、前記スイッチは、前記スイッチ導体を用いて前記入力信号の有無に関係なく出力信号を実質的に発生させないように構成可能であるトランスピンナスイッチと、
を備えるプログラマブルデバイス。
【請求項３１】
請求項３０に記載のプログラマブルデバイスであって、前記トランスピンナスイッチを制御する複数のメモリ要素をさらに備えるプログラマブルデバイス。
【請求項３２】
請求項３１に記載のプログラマブルデバイスであって、前記メモリ要素は、巨大磁気抵抗を示す薄膜メモリ要素を備えるプログラマブルデバイス。
【請求項３３】
請求項３０に記載のプログラマブルデバイスであって、前記複数のデバイス要素は、複数の論理ゲートを備えるプログラマブルデバイス。
【請求項３４】
請求項３３に記載のプログラマブルデバイスであって、前記論理ゲートのそれぞれはトランスピンナであるプログラマブルデバイス。
【請求項３５】
請求項３０に記載のプログラマブルデバイスであって、前記プログラマブルデバイスは、プログラマブルロジックアレイ、フィールドプログラマブルゲートアレイ、フィールドプログラマブルアナログアレイ、プログラマブルアレイロジック、および読み出し専用メモリのうちの一つを備えるプログラマブルデバイス。
【請求項３６】
請求項３０に記載のプログラマブルデバイスを含む複数のシステム要素を備える電子システム。
【請求項３７】
請求項３６に記載の電子システムであって、前記複数のシステム要素の全ては、マスク群の単一セットで単一基板上に製造される電子システム。
【請求項３８】
単一の集積回路中のプログラマブルシステムであって、
複数の論理ゲートおよび前記論理ゲートを選択的に相互接続するように動作可能な複数のトランスピンナスイッチを備えるプログラマブルゲートアレイであって、それぞれのトランスピンナスイッチは、ブリッジ構成の薄膜要素の回路網を備え、前記薄膜要素の選択されたものは巨大磁気抵抗を示し、前記スイッチは、前記選択された薄膜要素のサブセットに誘導的に結合され、それらに磁界を印加する少なくとも一つの入力導体およびスイッチ導体を備え、前記スイッチは、前記スイッチ導体を用いて前記入力導体の入力信号を表す出力信号を発生するように構成可能であり、前記スイッチは、前記スイッチ導体を用いて前記入力信号の有無に関係なく出力信号を実質的に発生させないように構成可能であるプログラマブルゲートアレイと、
複数のメモリ要素を備えるメモリアレイであって、メモリ要素のそれぞれは、巨大磁気抵抗を示す薄膜構造を備える、メモリアレイと、
入力／出力回路と、
演算論理ユニットと、
マルチプライ／アキュムレートユニットと、
前記プログラマブルゲートアレイ、前記メモリアレイ、前記入力／出力回路、前記演算論理ユニット、および前記マルチプライ／アキュムレートユニットを相互接続するアドレス／データバスと、
を備えるプログラマブルシステム。
【請求項３９】
請求項３８に記載のプログラマブルシステムであって、前記入力／出力回路、前記演算論理ユニット、および前記マルチプライ／アキュムレートユニットは、それぞれ少なくとも一つのトランスピンナ回路を備えるプログラマブルシステム。
【請求項４０】
請求項３９に記載のプログラマブルシステムであって、前記プログラマブルゲートアレイ、前記メモリアレイ、前記入力／出力回路、前記演算論理ユニット、前記マルチプライ／アキュムレートユニット、および前記アドレス／データバスの全てがマスク群の単一のセットで単一の基板上に製造されるプログラマブルシステム。
【請求項４１】
ブリッジ構成の薄膜要素の回路網を備えるトランスピンナスイッチであって、前記薄膜要素のそれぞれは巨大磁気抵抗を示し、前記薄膜要素のうちの第１および第２のものは第１パスを形成し、前記薄膜要素のうちの第３および第４のものは前記第１パスと平行な第２パスを形成し、前記スイッチは、前記第１および第３薄膜要素に誘導的に結合された少なくとも一つの入力導体、および前記第１および第４薄膜要素に誘導的に結合されたスイッチ導体を備え、前記回路網は、前記スイッチ導体を用いて前記入力導体の入力信号に関係なく抵抗成分について平衡を保ったままにするように構成可能であり、前記回路網は、前記スイッチ導体を用いて前記入力信号に応答して抵抗成分について不平衡になるように構成可能であるトランスピンナスイッチ。
【請求項４２】
請求項４１に記載のトランスピンナスイッチであって、それぞれの薄膜要素は、層群の少なくとも一つの周期を備え、それぞれの周期は、第１保磁力によって特徴付けられる第１磁性層、および第２保磁力によって特徴付けられる第２磁性層を備え、前記第１保磁力は前記第２保磁力よりも大きいトランスピンナスイッチ。
【請求項４３】
請求項４２に記載のトランスピンナスイッチであって、前記スイッチ導体は、前記第１および第４薄膜要素中の前記第１および第２磁性層の両方を反転するように動作可能であるトランスピンナスイッチ。
【請求項４４】
請求項４２に記載のトランスピンナスイッチであって、前記入力導体は、前記第１および第３薄膜要素中の前記第２磁性層だけを反転するように動作可能であるトランスピンナスイッチ。
【請求項４５】
請求項４２に記載のトランスピンナスイッチであって、前記第１および第４薄膜要素の前記第１磁性層の反転磁化が第１の向きに方向付けられるとき、前記回路網は抵抗成分について不平衡になり、前記反転磁化が前記第１の向きに反平行である第２の向きに方向付けられるとき、前記回路網は抵抗成分について平衡を保ったままであるトランスピンナスイッチ。
【請求項４６】
請求項４５に記載のトランスピンナスイッチであって、前記第１の向きは、前記入力信号に対応する入力信号磁化に反平行であり、前記第２の向きは前記入力信号磁化に平行であるトランスピンナスイッチ。
【請求項４７】
請求項４２に記載のトランスピンナスイッチであって、前記第１磁性層はコバルトを含み、前記第２磁性層はパーマロイを含むトランスピンナスイッチ。
【請求項４８】
請求項４２に記載のトランスピンナスイッチであって、それぞれの選択された薄膜要素は、前記層群の複数の周期を備えるトランスピンナスイッチ。
【請求項４９】
請求項４１に記載のトランスピンナスイッチであって、前記トランスピンナスイッチは、アナログ動作のために構成され、前記回路網が抵抗成分について不平衡になるとき、前記入力信号を表す出力信号を発生するように構成可能であり、前記入力および出力信号はアナログ信号を含み、前記スイッチ導体中のスイッチ電流によって発生されるスイッチ磁界は、前記第１および第４薄膜要素の容易軸に垂直であるトランスピンナスイッチ。
【請求項５０】
請求項４１に記載のトランスピンナスイッチであって、前記トランスピンナスイッチは、ディジタル動作のために構成され、前記回路網が抵抗成分について不平衡になるとき、前記入力信号を表す出力信号を発生するように構成可能であり、前記入力および出力信号はディジタル信号を含み、前記スイッチ導体中のスイッチ電流によって発生されるスイッチ磁界は、前記第１および第４薄膜要素の容易軸に平行であるトランスピンナスイッチ。
【請求項５１】
請求項４１に記載のトランスピンナスイッチであって、前記薄膜要素の少なくとも一つに関連付けられた磁化は、前記ブリッジ構成を抵抗成分について平衡させるように操作されるトランスピンナスイッチ。
【請求項５２】
請求項４１に記載のトランスピンナスイッチであって、前記薄膜要素は全金属構造であるトランスピンナスイッチ。
【請求項５３】
請求項４１に記載のトランスピンナスイッチであって、それぞれの選択された薄膜要素は、閉磁束構造を形成するトランスピンナスイッチ。
【請求項５４】
請求項４１に記載のトランスピンナスイッチであって、それぞれの選択された薄膜要素は、開磁束構造を形成するトランスピンナスイッチ。
【請求項５５】
請求項４１に記載のトランスピンナスイッチであって、前記ブリッジ構成は、ホイートストンブリッジを備えるトランスピンナスイッチ。
【請求項５６】
請求項４１に記載のトランスピンナスイッチであって、前記少なくとも一つの入力導体は、単一の入力導体を備えるトランスピンナスイッチ。
【請求項５７】
請求項４１に記載のトランスピンナスイッチであって、前記少なくとも一つの入力導体は、複数の入力導体を備えるトランスピンナスイッチ。
【請求項５８】
請求項４１に記載の前記トランスピンナスイッチを備えるプログラマブルデバイス。
【請求項５９】
請求項５８に記載のプログラマブルデバイスであって、前記トランスピンナスイッチによって部分的に相互接続が促進される複数の論理ゲートをさらに備えるプログラマブルデバイス。
【請求項６０】
請求項５９に記載のプログラマブルデバイスであって、前記論理ゲートのそれぞれはトランスピンナを備えるプログラマブルデバイス。
【請求項６１】
請求項５８に記載のプログラマブルデバイスであって、前記プログラマブルデバイスは、プログラマブルロジックアレイ、フィールドプログラマブルゲートアレイ、フィールドプログラマブルアナログアレイ、プログラマブルアレイロジック、および読み出し専用メモリのうちの一つを備えるプログラマブルデバイス。
【請求項６２】
前記トランスピンナスイッチを制御する少なくとも一つのメモリ要素を備える請求項５８に記載のプログラマブルデバイス。
【請求項６３】
請求項６２に記載のプログラマブルデバイスであって、前記少なくとも一つのメモリ要素は、巨大磁気抵抗を示す薄膜メモリ要素を備えるプログラマブルデバイス。
【請求項６４】
請求項５８に記載のプログラマブルデバイスを含む複数のシステム要素を備える電子システム。
【請求項６５】
請求項６４に記載の電子システムであって、前記複数のシステム要素の全ては、マスク群の単一セットで単一基板上に製造される電子システム。
【請求項６６】
複数のデバイス要素と、
前記デバイス要素を選択的に相互接続するように構成可能な複数のトランスピンナスイッチであって、それぞれのトランスピンナスイッチはブリッジ構成の薄膜要素の回路網であって、前記薄膜要素のそれぞれは巨大磁気抵抗を示し、前記薄膜要素のうちの第１および第２のものは第１パスを形成し、前記薄膜要素のうちの第３および第４のものは前記第１パスと平行な第２パスを形成し、前記スイッチは、前記第１および第３薄膜要素に誘導的に結合された少なくとも一つの入力導体、および前記第１および第４薄膜要素に誘導的に結合されたスイッチ導体を備え、前記回路網は、前記スイッチ導体を用いて前記入力導体の入力信号に関係なく抵抗成分について平衡を保ったままにするように構成可能であり、前記回路網は、前記スイッチ導体を用いて前記入力信号に応答して抵抗成分について不平衡になるように構成可能であるトランスピンナスイッチと、
を備えるプログラマブルデバイス。
【請求項６７】
請求項６６に記載のプログラマブルデバイスであって、前記トランスピンナスイッチを制御する複数のメモリ要素をさらに備えるプログラマブルデバイス。
【請求項６８】
請求項６７に記載のプログラマブルデバイスであって、前記メモリ要素は、巨大磁気抵抗を示す薄膜メモリ要素を備えるプログラマブルデバイス。
【請求項６９】
請求項６６に記載のプログラマブルデバイスであって、前記複数のデバイス要素は、複数の論理ゲートを備えるプログラマブルデバイス。
【請求項７０】
請求項６９に記載のプログラマブルデバイスであって、前記論理ゲートのそれぞれはトランスピンナを備えるプログラマブルデバイス。
【請求項７１】
請求項６６に記載のプログラマブルデバイスであって、前記プログラマブルデバイスは、プログラマブルロジックアレイ、フィールドプログラマブルゲートアレイ、フィールドプログラマブルアナログアレイ、プログラマブルアレイロジック、および読み出し専用メモリのうちの一つを備えるプログラマブルデバイス。
【請求項７２】
請求項６６に記載の前記プログラマブルデバイスを含む複数のシステム要素を備える電子システム。
【請求項７３】
請求項７２に記載の電子システムであって、前記複数のシステム要素の全ては、マスク群の単一のセットで単一の基板上に製造される電子システム。
【請求項７４】
単一の集積回路中のプログラマブルシステムであって、
複数の論理ゲートおよび前記論理ゲートを選択的に相互接続するように動作可能な複数のトランスピンナスイッチを備えるプログラマブルゲートアレイであって、それぞれのトランスピンナスイッチは、ブリッジ構成の薄膜要素の回路網を備え、前記薄膜要素の選択されたものは巨大磁気抵抗を示し、前記薄膜要素のうちの第１および第２のものは第１パスを形成し、前記薄膜要素のうちの第３および第４のものは前記第１パスと平行な第２パスを形成し、前記スイッチは、前記第１および第３薄膜要素に誘導的に結合された少なくとも一つの入力導体、および前記第１および第４薄膜要素に誘導的に結合されたスイッチ導体を備え、前記回路網は、前記スイッチ導体を用いて前記入力導体の入力信号に関係なく抵抗成分について平衡を保ったままにするように構成可能であり、前記回路網は、前記スイッチ導体を用いて前記入力信号に応答して抵抗成分について不平衡になるように構成可能であるトランスピンナスイッチと、
複数のメモリ要素を備えるメモリアレイであって、メモリ要素のそれぞれは、巨大磁気抵抗を示す薄膜構造を備える、メモリアレイと、
入力／出力回路と、
演算論理ユニットと、
マルチプライ／アキュムレートユニットと、
前記プログラマブルゲートアレイ、前記メモリアレイ、前記入力／出力回路、前記演算論理ユニット、および前記マルチプライ／アキュムレートユニットを相互接続するアドレス／データバスと、
を備えるプログラマブルシステム。
【請求項７５】
請求項７４に記載のプログラマブルシステムであって、前記入力／出力回路、前記演算論理ユニット、および前記マルチプライ／アキュムレートユニットは、それぞれ少なくとも一つのトランスピンナ回路を備えるプログラマブルシステム。
【請求項７６】
請求項７５に記載のプログラマブルシステムであって、前記プログラマブルゲートアレイ、前記メモリアレイ、前記入力／出力回路、前記演算論理ユニット、前記マルチプライ／アキュムレートユニット、および前記アドレス／データバスの全てがマスク群の単一のセットで単一の基板上に製造されるプログラマブルシステム。
【請求項７７】
請求項１に記載のトランスピンナスイッチであって、前記薄膜要素のそれぞれは巨大磁気抵抗を示し、前記薄膜要素のうちの第１および第２のものは第１パスを形成し、前記薄膜要素のうちの第３および第４のものは前記第１パスと平行な第２パスを形成し、前記少なくとも一つの入力導体は前記４つの薄膜要素の全てに誘導的に結合され、前記スイッチ導体は前記第１および第４薄膜要素に誘導的に結合されるトランスピンナスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ここで「トランスピンナ」と呼ばれ米国特許第５，９２９，６３６号および第６，０３１，２７３号に記載されたソリッドステートデバイスを組み込んだ回路およびシステムに関し、これら特許の開示内容全体が全ての目的のためにここで参照によって援用される。より具体的には本願は、トランスピンナ型サンプルホールド回路およびそのさまざまな応用例を記載する。現在製造および販売される圧倒的に大部分の電子回路およびシステムは、ここ５０年にわたって開発されてきた半導体技術に基づく。半導体処理技術および集積回路を製造する技術は、非常に高度になり、その結果より小さいデバイスサイズになってきているが、歩留まりおよび信頼性は高くなってきている。しかしそのような技術の精密さはその限界に到達しつつあるため、そのような技術にしたがって製造されるシステムが、可能なデータ処理パワーが時間とともに単調に増加すると仮定するムーアの法則に従い続けることができることはまずないだろう。
【０００２】
さらに半導体集積回路を製造する技術が精巧になるにしたがい、対応してコストも増す。例えば現在の最新の集積回路は、半導体回路、金属層、および組込回路を集積するのに多くの処理ステップを必要とし、さまざまな種類の材料が集積されるために問題が困難なものになる。より高いレベルの複雑さおよび集積度への要求は大きくなるばかりである。半導体産業が直面している技術的困難は、１９９９年９月２４日のＰ．Ｐａｃｋａｎによる雑誌「Ｓｃｉｅｎｃｅ」の３３ページから始まる部分によく要約されており、その全体が全ての目的のためにここで参照によって援用される。
【０００３】
最後に、従来の半導体集積回路技術が純粋に向かない応用例も存在する。そのような応用例の例には、外部の放射線への耐性が非常に重要な宇宙船システムがある。宇宙船に搭載される電子システムは典型的には、周到なシールドと、大気圏外ではふつうに存在する非常に多様な形態の放射線に曝露することによる情報の損失および／またはシステム故障を防ぐ防護システムとを必要とする。これらの対策は、金額および重量の点で高くつくだけでなく、それらはいつも完全に効果的とは言えず、宇宙旅行の危険を考えれば明らかな欠点になる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述を鑑みて、より高いレベルの集積を促進し、製造の複雑さを減らし、より大きいレベルの信頼性をより広い多様性を持つ動作環境で提供することが望ましい。
【課題を解決するための手段】
【０００５】
本発明によれば、ここで「トランスピンナ」と呼ばれる全金属固体デバイスに基づく電子回路およびシステムは、上述の問題に対応する。より具体的には、本発明の実施形態は、従来のサンプルホールド回路が採用されえる、例えばフィールドプログラマブルゲートアレイのような大きい回路で使用されえるトランスピンナに基づくスイッチを提供する。
【０００６】
よって本発明は、ブリッジ構成の薄膜要素網を含むトランスピンナスイッチを提供し、ここで薄膜要素の選択されたものは巨大磁気抵抗を示す。スイッチは、選択された薄膜要素の第１サブセットに誘導的に結合された少なくとも一つの入力導体、および選択された薄膜要素の第２サブセットに誘導的に結合され、それらに磁界を印加するスイッチ導体も含む。スイッチは、スイッチ導体を用いて入力導体の入力信号を表す出力信号を発生するように構成可能である。またスイッチは、スイッチ導体を用いて入力信号の有無に関係なく出力信号を実質的に発生させないように構成可能である。
【０００７】
他の実施形態によれば、トランスピンナスイッチは、ブリッジ構成の薄膜要素の回路網を含み、ここで薄膜要素のそれぞれは巨大磁気抵抗を示す。薄膜要素のうちの第１および第２のものは第１パスを形成し、薄膜要素のうちの第３および第４のものは第１パスと平行な第２パスを形成する。またスイッチは、第１および第３薄膜要素に誘導的に結合された少なくとも一つの入力導体、および第１および第４薄膜要素に誘導的に結合されたスイッチ導体を含む。回路網は、スイッチ導体を用いて入力導体の入力信号に関係なく抵抗成分について平衡を保ったままにするように構成可能である。回路網は、スイッチ導体を用いて入力信号に応答して抵抗成分について不平衡になるように構成可能である。
【０００８】
さまざまな実施形態によれば、本発明の一つ以上のトランスピンナスイッチが用いられてさまざまなプログラマブルデバイスおよびシステムが実現でき、例えばそれにはフィールドプログラマブルゲートアレイおよびフィールドプログラマブルシステムオンチップが含まれる。
【０００９】
本発明の性質および優位性をさらによく理解することは、明細書および図面の残りの部分を参照すれば達成できるだろう。
【発明を実施するための最良の形態】
【００１０】
発明者が考える本発明を実施するベストモードを含む本発明の具体的な実施形態が参照される。これらの具体的な実施形態の例は添付の図面に示される。本発明はこれらの具体的な実施形態とともに説明されるが本発明を記載された実施形態に限定する意図はないことが理解されよう。むしろ添付の特許請求の範囲によって規定される本発明の精神および範囲の中に含まれるとして、代替物、改変および等価物も含まれると意図される。以下の説明においては、本発明の完全な理解のために多くの具体的な詳細が述べられる。本発明はこれらの具体的な詳細の一部または全てがなくても実施できる。さらに、本発明を不必要にぼかさないために、よく知られたプロセス操作は詳細に説明されていない。
【００１１】
「巨大磁気抵抗
（効果）」ＧＭＲは、伝導電子が磁気多層薄膜中を通るときに受ける、多重磁気層中の磁化の相対的な向きに依存する抵抗値の差をいう。強磁性体材料については、磁化と反平行なものよりも平行なスピンの電子についての強磁性体層中の伝導電子のエネルギーレベルが低い（数エレクトロンマイクロボルトだけ）ためにこの差が起こる。ＧＭＲ薄膜は、一つまたはそれ以上の多層の周期（multilayer periods）を含む多層構造（composite structure）であり、それぞれの周期は、非磁性伝導層によって分離された少なくとも二つの磁気薄膜層を有する。近接する磁気層の磁化が平行および反平行のアライメント間で変化するとき、ＧＭＲ内には抵抗の大きな変化が生じえる。
【００１２】
巨大磁気抵抗の特性は、ＧＭＲ薄膜１００に磁界を与えるフィールドコイル１０２を持つ多層ＧＭＲ薄膜１００を示す図１ａを参照して理解されよう。ＧＭＲ薄膜１００は、非磁性伝導層（不図示）によって分離された異なる保磁力の複数の磁性層を含む。抵抗計１０４は、ＧＭＲ薄膜１００の抵抗を測り、この抵抗は入力電流Ｉが変化すると変化する（図１ｂ参照）。ここで点線は高保磁力薄膜の飽和を示し、実線とは逆方向である。上述のようにもし第１保磁力の磁性層の磁化方向が第２保磁力の磁性層の磁化方向が平行であるなら、薄膜の抵抗値は低い。もし磁化方向が反平行なら抵抗値は高い。
【００１３】
ＧＭＲ薄膜１００は、一つ以上の組から形成されえて、それぞれの組は例えば、中程度の保磁力によって特徴付けられるコバルト層、銅層、コバルト層よりも低い保磁力によって特徴付けられるパーマロイ層、および他の銅層を有する。交互に並ぶ磁性層の異なる保磁力は、それぞれの磁化方向の向きを反平行にすることを可能にする。銅層は物理的に磁性層を分離し、これにより交換力（exchange forces）によって密に結合されることを防ぐ。結果として、高保磁力薄膜中の磁化を反転（switch）することなく、低い保磁力中の磁化を反転することが可能になる。図１ｂは、高保磁力コバルト層の極性を反転させるのに充分ではない入力電流Ｉについての仮想的な抵抗曲線を示す。電流が増加すると、低い保磁力の薄膜のほとんどが反転し、よって抵抗が増加する。低い保磁力の薄膜全体が反転すると、それ以上の抵抗の変化はなく、抵抗曲線は水平になる。
【００１４】
図２ａは、トランスピンナ２００の概略図を示し、ここでＧＭＲ多層薄膜ストリップ２０２は、３つの抵抗要素２０４のブリッジ構成の中に設けられる。導体２０６は、ＧＭＲ薄膜２０２の周りに巻かれて、それに磁界を与える。入力信号は端子２０８および２１０に供給される。出力端子２１２および２１４は、電圧計で示される出力電圧を与える。この構成によれば、出力電圧が正負かゼロになる。すぐにわかるように、ＤＣ入力電流Ｉについてでさえ、入力（端子２０８および２１０の間）は、抵抗の点で完全に出力（ノード２１２および２１４）から分離されている。出力の大きさは印加されたＢ＋電圧に比例し、ＧＭＲ薄膜２０２の流量（capacity）を運ぶ電流によってだけ制限される。図２ｂは、トランスピンナ２００の出力電圧を入力電流の関数として示す。もし抵抗２０４が適切に選ばれるなら、出力電圧はオフセット誤差（pedestalペデスタル）を持たない。すなわち曲線は、ｙ軸とｙ＝０において交差し、図１ｂのように持ち上げられない。もし高保磁力薄膜が、強い入力電流または外部磁界によって反転されるなら、図２ｂの点線で示されるように出力の極性は反転される。単一周期（single-period）のＧＭＲ薄膜２０２および３周期（three-period）ＧＭＲ薄膜２０２が図２ｃおよび２ｄにそれぞれ示され、それぞれはパーマロイ（２１６）、コバルト（２１８）および銅（２２０）の層を有する。図２ｃおよび２ｄのＧＭＲ薄膜は、さまざまなトランスピンナ構成が単一周期および多周期構造を採用しえることを示す。
【００１５】
上述のように、ＧＭＲ薄膜２０２の抵抗が変化するとトランスピンナ２００の出力も変化し、電流がＧＭＲ薄膜２０２を通って流れるのでＧＭＲ薄膜２０２にわたる電圧降下に比例する。出力は、他の辺（legs）に選ばれた抵抗比に依存して、両極性または単極性でありえる（つまりバイアスは正、負、またはゼロのいずれかでありえる）。またＢ−Ｈループの角形性に依存して出力は、直線的またはスレッショルドのあるステップ関数的でありえる。さらにもしＧＭＲ薄膜２０２が中心について対称的に構築されると、薄膜を通って流れる電流からの正味の磁界はゼロになる。したがって電流の大きさに関する唯一の制限は、ＧＭＲ薄膜２０２の発熱および／またはエレクトロマイグレーションである。ＧＭＲ薄膜は、銅、コバルト、ニッケルおよび鉄のような高エレクトロマイグレーションスレッショルドを有する金属を採用してもよい。
【００１６】
図３ａは、異なる構成を有する他のトランスピンナ３００の概略図を示す。一つのＧＭＲ薄膜だけでなく、トランスピンナ３００は、界磁を供給する周りに巻かれた導体３０４を持つブリッジ構成の４つのＧＭＲ薄膜３０２を採用する。トランスピンナ２００のように、デバイスの入力（端子３０６および３０８間）は、ＤＣ入力電流であってさえ、抵抗の点で出力（ノード３１０および３１２間）から分離されている。またトランスピンナ３００の出力電圧は、Ｂ＋の大きさおよびＧＭＲ薄膜３０２の流量（capacity）を運ぶ電流によって決定される。図３ｂに示されるように、トランスピンナ３００は、トランスピンナ２００の４倍の出力を持つ。トランスピンナ３００はまた、全ての４つの薄膜が同一である場合、ブリッジが平衡してゼロオフセットになるという利点を有する。
【００１７】
図４は、トランスピンナ３００と実質的に概略的には同じ閉じた磁束（closed-flux）構造を持つトランスピンナ４００を示す。トランスピンナ４００の中央部には絶縁体（不図示）があり、上部ＧＭＲ薄膜４０２および４０４は底部ＧＭＲ薄膜４０６および４０８にほとんど接触するくらいである。４つのＧＭＲ薄膜はホイートストンブリッジを形成し、ここでそれぞれの抵抗は変化しえる。入力導体４１０は磁界を供給し、出力電圧は出力導体４１２および４１４によって与えられる。バイアス電圧Ｂ＋はノード４１６および４１８間に印加される。
【００１８】
図５は、開いた磁束（open-flux）構成を持つトランスピンナ５００を示し、これは実質的に概略においてはトランスピンナ３００と同じである。ＧＭＲ薄膜要素５０２、５０４、５０６および５０８はホイートストンブリッジを形成し、単一のＧＭＲ堆積しか必要としない（すなわちＧＭＲ層は、単一のポンプダウン（pump-down）で堆積され、層の堆積の間でパターニングは必要とされない）。入力導体５１０は、界磁巻線の単一の層として巻かれる。図４の閉じた磁束構造は、優れたパフォーマンス、特に小さいサイズのデバイスを実現するが、複数のＧＭＲ堆積およびパターニングが伴う。
【００１９】
図６は、図５に示された全金属ＧＭＲトランスピンナについての入力電流および出力電圧間の関係を示す。トランスピンナは、まずその４つのＧＭＲ薄膜要素を容易な軸に沿って（つまり薄膜ストリップの方向に平行に）磁石で飽和し、それから要素中の２つにおいてパーマロイ層の磁化方向が完全に反転するまで入力電流を印加する（ホイートストンブリッジからの出力が最大になるには２つの抵抗が高抵抗状態で、２つが低抵抗状態でなければならない）ことによって初期化される。このような初期化の後に、図６の曲線のデータが得られる。実線の曲線は、正も負も、初期化された状態から開始して取られている。点線の曲線は、初期磁化状態を再び確立するために、印加された磁界がより負にされる（最大出力の状態から開始）再磁化曲線である。
【００２０】
図６の実線の曲線は、原点付近で平坦な部分を示し、それから入力電流がスレッショルドに達するとき急な出力電圧の立ち上がりを示す。この平坦な部分およびスレッショルドは、論理または選択マトリクスのようなディジタルの応用例には好ましいことが理解されよう。曲線の平坦な部分は、主にパーマロイおよびコバルト層間の交換バイアス（exchange bias）による。リニアな応用例については、小さな外部バイアスを印加すること、または２つのコバルト層が反対の向きに磁化される対称スピンバルブ構造を作ることのいずれかによって、曲線のこの部分は除去されえる。
【００２１】
図７は、磁石で小さな外部バイアス（例えば１．５Ｏｅ）が容易な方向（つまり薄膜ストリップに平行）に印加されるときの図６のＧＭＲトランスピンナについての出力電圧対入力電流の曲線を示す。明らかに、原点付近の交換バイアスの平坦部は、実質的になくなっている。図６のように実線は初期状態から始まり、点線は再磁化曲線である。有限ヒステリシスのために、このトランスピンナは、リニアな応用例よりもディジタルの応用例により適する。
【００２２】
図６のＧＭＲトランスピンナは、１Ｏｅのパーマロイにおいてかなり大きなヒステリシスを有する。しかし一桁大きさが小さいパーマロイ保磁力もみつかっている。ＧＭＲトランスピンナの電圧および電流ゲインはパーマロイ保磁力に反比例し、電力利得はパーマロイ保磁力の二乗に反比例するのでこれは興味深い。多周期ＧＭＲ薄膜に見られるパーマロイ保磁力は、ふつう単周期ＧＭＲ薄膜よりもずっと低い。この理由は、多周期デバイスの間隔が密の薄膜中で磁壁が対をなして形成され、磁壁の静磁気エネルギーを大きく下げるからである。これはリニアの応用例については有用であり、なぜならトランスピンナの利得を増すからである。残念ながらコバルト層の保磁力においても対応する低下が見られる。この低下は望ましくなく、なぜならある点においてコバルト層の磁化方向は、パーマロイ層のそれらの磁化方向よりも低いスレッショルドで反転を始めるからである。特定の応用例について明らかに、これら２つのパラメータ間で適切なバランスが見つかるはずである。
【００２３】
特定の応用例においては、ＧＭＲトランスピンナは１より大きい利得を有することが望ましい。ＧＭＲトランスピンナの低い周波数の利得は、それらの基本パラメータの関数である。再び図５を参照し、トランスピンナ５００の入力線５１０は、出力回路から完全に絶縁されている。トランスピンナ５００の利得の計算のために、入力電流をｉ、入力電圧をｖ、入力線の抵抗をｒとする。さらにトランスピンナ５００の出力電圧をＶ、出力回路（ＧＭＲ薄膜を含む）の抵抗をＲ、電流をＩとする。また小さな印加磁界によって生じる抵抗のパーセント変化の比を表す変数を導入する。ずれ（shear）が保磁力に比較して無視できるとすると、ここで抵抗率（resistibility）とよぶこの値Ｘは、
【００２４】
【数１】
2004527910.tif 000003
で与えられ、ここでＨCはＧＭＲ薄膜中のパーマロイの保磁力を表す。本発明のＧＭＲトランスピンナの電圧利得は抵抗率に比例し、電力利得は抵抗率の二乗に比例する。
【００２５】
トランスピンナの入力線は磁界を発生する。電流に対するそれによって発生する磁界の比は、ここでコイル効率Ｅと呼ばれる。一般にＥの値は、トランジスタのサイズが小さくなると劇的に大きくなる。もし他のパラメータ（入力線の抵抗も含め）が同じであるなら、電圧増幅はＥに比例し、電力増幅はＥの二乗に比例する。
【００２６】
トランスピンナのさまざまなパラメータの定義が与えられると、電圧増幅は以下のように与えられ、
【００２７】
【数２】
2004527910.tif 000004
電力増幅は以下のように与えられる。
【００２８】
【数３】
2004527910.tif 000005
【００２９】
式（１）および（３）から、トランスピンナ５００の電力増幅は、電流の二乗に比例し、ＧＭＲの二乗に比例し、駆動線効率の二乗に比例し、ＧＭＲ薄膜の保磁力の二乗に反比例する。
【００３０】
電力増幅のいくつかの数値例が理解の助けになろう。第１の例によれば、入力抵抗は０．８オーム、ＧＭＲ薄膜要素の抵抗は１２０オーム、抵抗率は０．０１１／Ｏｅ、コイル効率は２０Ｏｅ／アンペアである。もし入力電流として５００ｍＡが用いられるなら、式（３）によって電力増幅は１．８である。これは特に良い薄膜ではない。
【００３１】
第２の例によれば、抵抗率が０．１９／Ｏｅであることを除きパラメータは上の第１の例と同じである。電力増幅はこんどは５４１になる。これはロジックツリーとして望ましい値よりも高いが、電流を適当に下げることによって望ましい値に下げることができる。
【００３２】
第３の例によれば、小型化されたトランジスタが図４のように構成され、その寸法の幅は１ミクロンオーダーである。銅入力導体は１ミクロンの厚さで３ミクロンの長さである。入力抵抗は０．０５オーム、出力抵抗は８オーム、コイル効率は６０００Ｏｅ／アンペア、抵抗率は０．１９／Ｏｅ、電流は１ｍＡである。電力増幅は２０８である。
【００３３】
結論は、実質的な電力増幅が、既存のＧＭＲ薄膜構成を用いたＧＭＲトランスピンナで達成されえることである。さらに、トランジスタが大きいか、または従来のリソグラフィの限界程度まで小さいかにかかわらず、数百の増幅率が得られるが、これは増幅率がデバイスのサイズに独立しているからである。しかしＧＭＲトランスピンナはデバイスが小型化しても電力増幅が低下しないが、デバイスの電力を扱う能力はもちろんデバイスサイズが小さくなると低下する。ＧＭＲトランスピンナは高出力電流で低出力電圧か、または高出力電圧で低出力電流かのいずれかを実現するように設計されえる。これらのパラメータは、ＧＭＲ薄膜のアスペクト比によって決定される。もしＧＭＲ薄膜が長く幅が狭い導体であるなら、出力は高電圧で低電流である。もしＧＭＲ薄膜が短く幅が広い導体であるなら、出力は低電圧で高電流である。電力増幅はアスペクト比に比較的、独立している。
【００３４】
高い電力増幅を得るには次のことがなされえる。
【００３５】
（１）抵抗ｒを低めるために入力ストリップラインをなるべく厚くする。電力増幅はｒにだけリニアに依存し、これは他のステップよりもクリチカルではない。
【００３６】
（２）ＧＭＲを上げることによって、またはパーマロイの保磁力を低くすることによって抵抗率をなるべく高くする。
【００３７】
（３）エレクトロマイグレーションの問題なしにより高い電流を得るためにＧＭＲ薄膜をなるべく厚くする。これは多くの周期（例えば１５％のＧＭＲを得るために１５周期が採用されている）を意味する。
【００３８】
非常に低い保磁力を持つ低ＧＭＲ薄膜を用いて高電力増幅のＧＭＲトランスピンナを構築することもできるが、結果としてできるデバイスは非効率なものになりえる。もし全体の電力消費が考慮の対象なら、高ＧＭＲ薄膜を使うべきである。例えば２２％より大きいＧＭＲを持つＧＭＲ薄膜を作ることが可能である。
【００３９】
トランスピンナが大きな利点を提供する応用例は幅広い。例えばトランスピンナは、不揮発性論理ゲート、すなわち電力がなくなってもその状態を保持するゲートを実現するのに用いられえる。さらに全金属薄膜は、半導体よりも放射線によるダメージへの耐性がずっと強いので、トランスピンナは本質的に放射線に強い電子機器を実現するのに用いられえる。
【００４０】
図７に示される曲線はヒステリシスを呈する。これは論理デバイスについては害にはならないが（実際、有用でありえる）、リニアのトランスピンナパフォーマンスについては、ヒステリシスループは閉じられ、有限の動作領域内でまっすぐにならなければならず、さらに非常に低い保磁力を持つ薄膜が用いられなければならない。一般に薄膜のヒステリシスループの形状は、印加磁界の方向に依存する。リニア領域でのトランスピンナ動作のための偏ヒステリシスＧＭＲ薄膜を得るのに、ヒステリシスおよびＧＭＲ薄膜からの歪みを除去する３つの異なるアプローチが説明される。あるアプローチは、低保磁力要素の異方性磁界よりもわずかに大きい強度を持つ横（すなわち容易方向に垂直）バイアス磁界の印加である。増幅される信号は変化する容易軸磁界として与えられる。このバイアス磁界は、外部コイルまたは磁石によって、またそれぞれの増幅器上に別個に設けられた磁石によって、またはストリップライン中の電流によって与えられえる。バイアスの効果は、ヒステリシスを除去すること、および縦方向の透磁率を大きく増すことであり、これは２つの文献、E. J. TorokおよびR. A. Whiteによる１９６３年４月、Journal of Applied Physicsの「Longitudinal Permeability in Thin Permalloy Films」の34, No.4, (Part 2) pp. 1064-1066、およびE.J. Torok らによる１９６２年１０月、Journal of Applied Physicsの「Measurement of the Easy-Axis and HkProbability Density Functions for Thin Ferromagnetic Films Using the Longitudinal Permeability Hysteresis Loop」の33, No. 10, pp. 3037-3041に記載されており、それらの全体が全ての目的のためにここで参照によって援用される。これらの文献の数学的手法は、一つ以上の低保磁力層（例えばパーマロイ）を有し、異方性磁界Ｈkを持つ抵抗ＲのＧＭＲ薄膜が困難軸磁界Ｈt＞Ｈkでバイアスされ、微小な容易軸磁界ｄＨLが印加されるとき、薄膜は対応する抵抗変化ｄＲを生じ、以下のように与えられる。
【００４１】
【数４】
2004527910.tif 000006
ここでＧＭＲは最大抵抗変化であり、ＨTは薄膜の任意の領域のＨkの最大よりも大きくなければならない。この抵抗変化の微分は、もし薄膜の不均質性が小さいならかなり大きくなりえる。これは、横バイアスされた透磁率によって偏ヒステリシスＧＭＲ薄膜を得るのに重要な（sensitive）方法である。結果として、ある範囲内でリニアな応答を持つアナログ信号が得られる。
【００４２】
ヒステリシスをなくす他のアプローチにおいては、トランスピンナ内のパーマロイ層は、困難方向において駆動され、センスされる。コバルト層は、その容易軸がパーマロイの困難軸に平行であるように堆積される。これはその堆積中にパーマロイの容易軸から９０度でコバルト層を飽和させることによって達成される。この方法は一般に、バイアス磁界を動作中に必要としない。つまり高保磁力層（群）およびパーマロイ層間の交換バイアスは、困難軸ループが開放することを防ぐのにふつう充分である。困難軸に駆動される薄膜の感度は、横バイアスされた透磁率（上述）に基づくアプローチほどよくはないが、直線性が広い範囲にわたって延び、この方法は困難方向でのバイアスと、容易方向での駆動とを防ぐ点で実現するのがより容易である。
【００４３】
さらに他のアプローチはサンプリング方法を伴う。パルスがそれぞれのデータサンプル間でトランスピンナに印加される。パルスは、トランスピンナのパーマロイ層を飽和させて、その間にどのような信号が印加されるかにかかわらず同一である初期状態にするのに充分な大きさである。印加されるパルスの周波数は、増幅される信号の対象となる最も高い周波数よりは高くなければならない。それぞれのデータサンプルの前に磁性材料を再初期化するために狭いパルスを用いる結果、磁気履歴を消去し、出力におけるヒステリシスをなくすことになる。出力は、サンプリング技術によって、またはローパスフィルタでアナログ出力として検出されえる。
【００４４】
全てのありえる電子回路は、アナログであってもディジタルであっても、能動要素、例えばトランジスタを、４つの基本受動要素、すなわち抵抗、キャパシタ、コイルおよびトランスとともに用いることによって実現されえることが一般に理解される。コイルもトランスも半導体バイポーラ技術では得られないこともわかっている。対称的に、ＧＭＲトランスピンナはこれらの要素を実現するために採用されえる。実際、ＧＭＲトランスピンナは、さまざまなアナログ、ディジタルおよび混合された汎用全金属回路、サブシステム、およびシステムの基本を提供する。容量および抵抗は、受動トランスおよびトランスピンナのために用いられるのと同じ金属技術で実現されえるので、これらの要素全ては同一の基板上で非常に効率的に組み合わされて、包括的に多様な全金属回路を作り出す。限界サイズ（critical size）以下ではパフォーマンスが低下する半導体チップとは違い、ＧＭＲデバイスの特性は寸法が小さくなるほど改善される。
【００４５】
適切な動作領域でバイアスされると、ＧＭＲトランスピンナは、論理ゲートの基本構築ブロックとして用いられえ、それによりＧＭＲベースのディジタル電子回路の基礎を提供する。トランジスタと同様、論理要素がトランスピンナの組み合わせで作りえる一方で、他の代替手段もある。さまざまな論理動作は、単一のトランスピンナで実現されえる。これらのトランスピンナは一つ以上の入力線を有する。そのようなトランスピンナの例が図８および９に示される。
【００４６】
図８は、そのような全金属ＧＭＲトランスピンナ８００および２つのドライブ線を示す。４つのＧＭＲ薄膜８０２は互いに結合されフォールデッドホイートストンブリッジ構成をなす。ＧＭＲ薄膜８０２のそれぞれは、その容易軸を長手方向に有する四角形のストリップとして示される。磁束還流（flux closure）も容易軸に沿うが図示はされない。２つのドライブ線（ゲート＃１および＃２）は、導体ストリップに堆積される。電流をゲート＃２に印加すると、４つのＧＭＲ薄膜全てが同じ向きに磁化される傾向がある。電流をゲート＃１に印加すると、隣接するＧＭＲ薄膜が逆に磁化される傾向がある。適切なパルスの組み合わせで、半選択パルス（half-select pulses）を用いて高保磁力層を正または負にある向きに磁化し、または交互のストリップを交互の向きに磁化できる。
【００４７】
上述のように、トランスピンナの平衡がとれるとき、その出力はゼロである。一つ以上のＧＭＲ薄膜中の低保磁力層を反転するスレッショルドを超える入力電流は、薄膜抵抗を変化しえて、よってトランスピンナを不平衡にし、その結果、出力信号を生じる。論理ゲートの特定のタイプは、入力線の特定の構成によって、かつ適切な入力電流値を選ぶことによって基本トランスピンナから実現できる。トランスピンナ論理ゲートの動作に影響を与える他の特性としては、与えられた入力電流が通る抵抗の選択、選択された抵抗中の電流の極性、およびトランスピンナ中の低保磁力層の磁化に対する入力電流によって発生された磁界の向きがある。
【００４８】
論理ゲートを単一のトランスピンナで実現するには２つのプロシージャが有用である。一つは、ＧＭＲ薄膜中の低保磁力層の保磁力によって決定されるトランスピンナスレッショルドを設定することを伴う。薄膜の保磁力を設定するさまざまな方法が当該技術分野で知られている。よってスレッショルドは、トランスピンナのＧＭＲ薄膜中の低保磁力層の少なくとも一つの保磁力を選ぶか、または調節することによって設定される。他のプロシージャは、全ての薄膜層の磁化方向によって決定されるＧＭＲ薄膜の極性を反転することを伴う。よってトランスピンナの極性は、トランスピンナ中の全てのＧＭＲ薄膜の全ての層の磁化の向きを逆にすることによって反転される。
【００４９】
さまざまな実施形態によれば、トランスピンナＧＭＲ要素の平衡は、磁気抵抗トリミングとして知られる技術を用いて達成され、この磁気抵抗トリミングにおいては、選択されたＧＭＲ要素の磁化が操作されて所望の平衡を得る。磁気抵抗トリミング技術は、２００２年１月１７日公開、MAGNETORESISTIVE TRIMMING OF GMR CIRCUITSと題された国際公表番号ＷＯ  ０２／０５４７０  Ａ２に記載されており、その全体が全ての目的のためにここで参照によって援用される。
【００５０】
単一のトランスピンナで実現される論理動作には以下のものが含まれる。
【００５１】
ＡＮＤゲート：  トランスピンナは、入力線からの磁界の和が反転スレッショルド（switching threshold）を超えない限り反転（switch）しない。ＡＮＤゲートは、その全ての入力が論理「１」でない限り出力を生じないものとして定義される。もしトランスピンナがｎ本の入力線を有し、それぞれの入力パルスの大きさがスレッショルドの（１／ｎ）であるなら、トランスピンナはＡＮＤゲートである。
【００５２】
ＮＡＮＤゲート：  これはＡＮＤゲートの逆であり、もし全ての入力がゼロであるなら、その場合に限り出力を与える。トランスピンナＮＡＮＤゲートは、ＡＮＤゲートと同様に作られ、全ての要素の磁化を反転することによって、ゲートが全てのｎ個の入力が論理「０」である場合にのみ反転し、一つ以上が論理「１」であるなら反転しない。
【００５３】
ＯＲゲート：  ＯＲゲートの定義は、もし一つまたは両方の入力が「１」であるなら出力を与えるものである。これはトランスピンナのスレッショルドを、単一の入力が薄膜の反転に充分であるように設定することによって作られえる。
【００５４】
異なる単一トランスピンナ論理ゲートについて異なる反転スレッショルドが要求されるという事実によって、実際の問題が生じる。しかしこれらのスレッショルドが、同一基板上の異なるタイプのゲートについて調節されえるさまざまな方法が存在する。これらには、堆積の順番を操作するが含まれ、なぜなら順番は、低および高保磁力薄膜の両方の保磁力に大きな影響を与えるからである。この方法は、さらなる堆積ステップを伴う。特定のトランスピンナについての反転スレッショルドを調節するもう一つの方法は、ストリップラインを流れる電流からの磁界はストリップラインの幅に依存するという事実から導かれる。
【００５５】
ＮＯＲゲート：  ＮＯＲゲートの定義は、もし一つまたは両方の入力が「０」であるなら出力を与えるものである。これは単にＯＲの逆である。これは上のＮＡＮＤのようにＧＭＲ薄膜の極性を反転することによって実現されえる。
【００５６】
ＮＯＴゲート：  ＮＯＴゲートは、入力パルスの極性を正から負に変え、またはその逆を行うインバータである。これは入力巻き線の極性を逆にするか、または電源端子を入れ替えることによってトランスピンナで容易に実現できる。
【００５７】
排他的ＯＲ（ＸＯＲ）ゲート：  これは、入力群のうちの一つだけが「１」であるときに出力を与えるゲートである。これは一つの入力が低保磁力要素を反転するのに充分であり、出力を与えるが、一方、２つまたはそれより多いパルス入力は、高保磁力要素も反転するのに充分なだけ大きく、よってゼロ出力を与えるようなトランスピンナで実現できる。ゲートは使用のたびにリセットされなければならない。
【００５８】
トランスピンナベースのＸＯＲゲート９００の回路図が図９に示される。示されるように、入力電流１は抵抗Ｒ１およびＲ３を通り、入力電流２は抵抗Ｒ２およびＲ４を通る。もし両方の入力の電流が反転スレッショルドより小さいなら、出力はゼロである。もし２つの入力電流のうち、ただ一つだけの電流がこのスレッショルドより上なら、抵抗ペアのいずれかの抵抗が変化し、トランスピンナは不平衡になり、出力信号が発生する。もし両方の入力電流が反転スレッショルドより上なら、全ての４つの抵抗が均等に変化し（もし適切にトリミングされているなら）、トランスピンナ平衡のままであり、出力信号はゼロである。
【００５９】
他のトランスピンナ構成の回路図が図１０ａおよび１０ｂに示され、さまざまな実施形態によれば、これらはＡＮＤおよびＯＲゲートを実現するのに用いられる。一つの入力がＧＭＲ要素Ｒ１およびＲ３を通り、他方がＲ２およびＲ４を通っていくＸＯＲゲート９００とは異なり、ＡＮＤゲート１０００およびＯＲゲート１０５０の両方の入力が全ての４つの要素を通っていく。図１０ａをここで参照して、ＡＮＤゲート１０００は、入力１からの電流が、Ｒ２およびＲ４を通る入力２の電流とは逆に流れ、Ｒ１およびＲ３を通る入力２の電流と同じに流れるように電流極性を選択することによってＡＮＤゲートとして機能するように構成される。もし両方の入力の電流が、反転電流の半分以下であるなら、全ての４つのＧＭＲ要素は変化せず、トランスピンナは平衡を保ったままであり、ゲート１０００の出力はゼロである。
【００６０】
もし一方の電流だけがただ一つ、上述の反転スレッショルドよりも上であるなら、全ての４つのＧＭＲ要素は同じように変化し、トランスピンナは平衡を保ったままであり、ゲート１０００の出力はゼロである。もし一方、両方の一方の電流が反転スレッショルドよりも上である（かつ、よってＲ２およびＲ４を通る正味の電流が反転スレッショルドよりも下である）なら、トランスピンナは不平衡になり、ゲート１０００は出力信号を発生する。
【００６１】
こんどは図１０ｂを参照して、ゲート１０５０のＯＲゲートとしての動作が達成されるが、これは入力線が、ＧＭＲ要素Ｒ１およびＲ３内にこれら要素の低保磁力層内の磁化ベクトルの向きの逆の磁界を発生し、Ｒ２およびＲ４内にこれら要素の低保磁力層内の磁化ベクトルの向きと同じ磁界を発生するからである。このような構成では、Ｒ１およびＲ３を通る充分に大きな電流はそれらの抵抗を変化させるが、Ｒ２およびＲ４の抵抗は変化させず、トランスピンナを不平衡にさせ、よって出力を発生する。
【００６２】
もし両方の一方における電流が反転電流の半分よりも小さいなら、全ての４つのＧＭＲ要素は変わらないままであり、トランスピンナは平衡を保ったままであり、ＯＲゲート１０５０の出力はゼロである。しかしもし入力のうちのどちらか、または両方が反転電流よりも上であるなら、要素Ｒ１およびＲ３の抵抗は変わり、一方でＲ２およびＲ４の抵抗は同じままであるので、トランスピンナは不平衡になり、ＯＲゲート１０５０は出力信号を発生する。Ｒ２およびＲ４を通る正味の電流は、これら要素の低保磁力層を反転させる磁界を生むのに充分であってはならない。
【００６３】
ディジタルの応用例については、鋭いスレッショルドおよび方形パルス出力を持つトランスピンナが望ましい。アナログの応用例については、リニア応答が好ましい。リニア領域で動作するトランスピンナは、基本アナログ回路の全ての要素を構成するに用いられえて、これは汎用アナログ回路をＧＭＲ薄膜に基づいて作るのに充分である。
【００６４】
信号増幅の応用例のためにリニア領域で動作するトランスピンナの具体例は、シリコン技術に対するトランスピンナの二元機能の独特の優位性の一部を示す。差動増幅器は典型的には、動作周波数帯内のコモンモード信号およびコモンモードノイズを除去するのに用いられる。上述のようにトランスピンナの動作領域は、そのトランスとしての機能においてはＤＣから（ＤＣも含めて）高周波カットオフリミットまで延びる。ＧＭＲトランスピンナは、そのトランジスタ機能において、シングルエンド出力モードで低信号を増幅するのと同様に、そのトランス機能においてコモンモード信号を差動入力モードで除去するのに有効に利用されえる。低信号増幅においてＧＭＲトランスピンナは、シリコン集積回路で非常に面倒な、入力におけるオフセット電圧の問題をなくせるというさらなる優位性を持つ。集積化差動増幅器のための低オフセット入力電圧を達成するためにシリコン技術においては多大の労力が払われていることに注意されたい。すなわち、低オフセット入力電圧は、シリコン回路においては、他のパラメータを劣化させる犠牲のもとでのみ達成可能である。そのような代価は、トランスピンナを使用する際は不要であるが、これはその二元のトランス／トランジスタ特性による。具体的には入力信号は、トランスの特性を主として持ちつつ、ＤＣを含むフラットな低周波数応答の優位性も併せ持つ差動入力に印加される。出力信号は、トランスピンナ特性を持つ出力によって増幅される。トランスピンナはよって差動増幅器に特に適している。
【００６５】
図１１は、ゲート付きＧＭＲ差動増幅器１１００を示す。再び、４つのＧＭＲ薄膜１１０２がホイートストンブリッジ構成に配される。２つの入力線１１０４および１１０６は、ＧＭＲ薄膜１１０２のパーマロイ層に反転磁界を供給する。もし線１１０４および１１０６上の信号が同一であるなら、反転は起こらず、出力（ノード１１０８および１１１０間）はゼロである。よってどのようなコモンモードノイズも阻止される。４つの線全て（ゲート線＃１および＃２および入力線１１０４および１１０６）は電気的に絶縁されており、すなわちゲート付き差動増幅器１１００中のそれらの線間、またはＧＭＲ薄膜１１０２とは電気的接続は存在しない。
【００６６】
トランスピンナは電流駆動デバイスなので、重要なパラメータは、与えられた入力電流についての与えられたトランスピンナの出力電流である。これは、例えばあるトランスピンナが他のものを反転できるか、またはどのくらいの増幅が得られるかを決定する。特に興味があるのは、増幅率Ａ＝ｉout／ｉinのトランスピンナへの電力供給への、およびそのパラメータへの依存性である。この関係は次の式によって与えられる。
【００６７】
【数５】
2004527910.tif 000007
ここで、Ｖは単位がボルトの電源電圧であり、ｇｍｒは薄膜のＧＭＲ値の比（すなわちＧＭＲ値は通常、百分率で参照される）、Ｈcは単位がＯｅの保磁力、ｗおよびＬは単位がミクロンのＧＭＲストリップの幅および長さであり、Ｒｓｑ＝ｒ／（Ｌ／ｗ）は単位が平方当たりのオームである、抵抗ｒを持つＧＭＲ薄膜のシート抵抗率である（平方当たりのオームは、薄膜技術において標準的な語であり、なぜなら薄膜の正方形の端から端までの抵抗は、正方形のサイズとは独立だからである）。
幅ｗのストリップライン中のｉinで作られる磁界Ｈは、次の式によって与えられる。
【００６８】
【数６】
2004527910.tif 000008
またｉoutは、次の式によって与えられる。
【００６９】
【数７】
2004527910.tif 000009
ここでＨは単位がＯｅであり、ｉoutおよびｉinは単位がｍＡであり、ｗは単位がミクロンであり、Ｖは単位がボルトである。
【００７０】
多くのトランスピンナベースのデバイスは、一つのトランスピンナを反転させるのにもう一つのトランスピンナが必要である。例として、トランスピンナシフトレジスタ、トランスピンナ選択マトリクス、トランスピンナ多段増幅器が挙げられる。トランスピンナが他のトランスピンナを反転する（switch）のに用いられるとき、反転するトランスピンナ（switching transpinnor）の出力電流は、反転されるトランスピンナの入力電流になる。いくつかのトランスピンナベースのデバイスのパフォーマンス特性の以下の数値例によって示されるように、単一のトランスピンナは、容易に複数のトランスピンナを反転できる。
【００７１】
１）シフトレジスタ：  トランスピンナシフトレジスタにおいて、一つのトランスピンナは、同一のトランスピンナを反転し、これがまた他の同一のトランスピンナを反転し、などとなる。増幅率として１が必要とされる。ｗ＝Ｌ＝５ミクロン、Ｈc＝１Ｏｅ、ｇｍｒ＝０．０６、およびＲsq＝６オーム／平方のとき、電源電圧０．１６８が必要とされる（方程式（５）を参照）。
【００７２】
２）増幅器：  上の例１と他のパラメータが同じで、チップ上の電源電圧が３ボルトの場合、増幅率は１８である。
【００７３】
３）分岐ロジック：  例２と同じパラメータについて、一つのトランスピンナは、１８個の他のトランスピンナを反転できる。
【００７４】
４）より小さいトランスピンナ：  もし上の例から、ｗおよびＬがともに１／５のミクロンに小さくなったなら、増幅率１に必要な電圧も５の比で小さくなり、３３．６ｍＶとなる。よって３ボルトの電源については、増幅率９０が達成されえる。
【００７５】
５）異なるアスペクト比：  Ｌ＝５ミクロン（例１のように）で、ｗ＝１ミクロンの場合、増幅率１のために必要とされる電圧は、６．７ｍＶに減少される。
【００７６】
６）単一のトランスピンナ比較器の設計：  比較器は、容易に飽和する高利得差動増幅器である。例えば図１０で、Ｌ＝１０ミクロン、ｗ＝１ミクロン、Ｖ＝０．２ボルト、Ｈｃ＝１Ｏｅ、ｇｍｒ＝０．０６、およびＲｓｑ＝６オーム／平方のＧＭＲ薄膜の場合、増幅率は、方程式（５）によって６３であり、比較器の出力電流は、方程式（７）によって０．１ｍＡである。ｗ＝０．５ミクロンのデコーダ論理について、デコーダ論理に印加される磁界は、方程式（６）によって１．２６Ｏｅであり、これはデコーダ論理を駆動するのに充分なだけ大きい。
【００７７】
７）比較器電力損失：  例６と同じパラメータについて、トランスピンナのそれぞれのＧＭＲ要素の抵抗は６０オームである。これは、トランスピンナの電源およびグラウンド間の実効抵抗である。０．２ボルトの電源電圧について比較器の電力損失は、｛（０．２ボルト）2／６０オーム｝＝０．６７ｍＷである。
【００７８】
前述の例は、中程度のＧＭＲ値を持つトランスピンナでさえ、例えば後述のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含むさまざまな種類の回路を実現するのに必要とされるアナログおよび論理機能を行うために充分な利得が得られることを示す。
【００７９】
本発明のさまざまな実施形態によれば、トランスピンナは、ＥＥＰＲＯＭのような不揮発性でありながらＳＲＡＭ並みのプログラム速度で特徴付けられるスイッチとして動作するように構成されえる。図１２ａおよび１２ｂは、そのような実施形態によって設計されたトランスピンナスイッチ１２００の分解図を示す。それぞれのＧＭＲ薄膜における、高保磁力層１２０８（例えばコバルト）および低保磁力層１２０６（例えばパーマロイ）を分離する非磁性導体層は示されていない。スイッチ１２００の基本動作は、入力導体１２０２上の入力電流の大きさはＲ１およびＲ３の低保磁力層を反転するのに充分な大きさでしかない一方で、ＧＭＲ要素Ｒ１およびＲ４の高および低保磁力層の両方の磁化ベクトルの向きを設定するためにスイッチ１２０４上の充分に大きい電流を選択的に印加することを伴う。
【００８０】
上述のように一般には、トランスピンナ技術は、特定の磁化方向を低保磁力層（例えばパーマロイ）に設定することによって機能する。ディジタルの応用例においては、この層の２つの反対向きの磁化が２つの論理レベルに対応する。対照的に、そのような応用例における高保磁力層（例えばコバルト）は、特定の磁化に固定されたままである。
【００８１】
後述するように、プログラマブルＳＯＣの再構成可能性は、トランスピンナが構成される、例えば図１２のようなＧＭＲ薄膜のさまざまなものに誘導的に結合された２つの非磁性導体層を含むトランスピンナスイッチを通して達成できる。一般に上述のように、トランスピンナスイッチの入力導体中の電流は、入力導体が結合するＧＭＲ薄膜の低保磁力層の磁化を設定（反転）するのには充分に大きいが、高保磁力層のそれを設定（反転）するほどには充分に大きくない。対照的に、スイッチ導体（switch conductor）の電流は、スイッチ導体が結合されるＧＭＲ薄膜中の両方の層の磁化を設定（反転）するのに充分に大きいことがありえる。
【００８２】
ディジタル応用例におけるトランスピンナスイッチの基本的なアイディアは、トランスピンナの選択されたＧＭＲ薄膜中の高保磁力層の磁化を制御するためにスイッチ電流を用いて、出力が入力に従う論理信号であるか、または入力に関係なくゼロであるようにすることである。この機能を実現するためにはトランスピンナスイッチを構成するさまざまな方法が存在することに注意されたい。すなわち非磁性導体は、ＧＭＲ薄膜のさまざまなサブセットに誘導的に結合され、この機能を達成しえ、これは本発明の範囲に入る。
【００８３】
図１２ａおよび１２ｂに示す実施形態によれば、入力導体１２０２およびスイッチ導体１２０４のそれぞれは、トランスピンナ１２００のＧＭＲ薄膜の２つに誘導的に結合される。すなわち入力導体１２０２はＧＭＲ薄膜Ｒ１およびＲ３に結合され、スイッチ導体１２０４はＧＭＲ薄膜Ｒ１およびＲ４に結合される。それぞれのＧＭＲ薄膜中のコバルトおよびパーマロイ間の非磁性導体層は、簡潔さのために示されてはいない。
【００８４】
トランスピンナスイッチ１２００は、互いに平行な４つの薄膜（不図示）の全てにおいて、全ての磁化を初期化される。この初期化された状態において、全ての４つの薄膜における抵抗は低く、トランスピンナは平衡であり、よって電源電圧が印加されるとき出力は存在しない。それから入力導体１２０２を介して電流が印加され、薄膜Ｒ１およびＲ３中の低保磁力層１２０６の磁化を反転させ、その結果、図１２ａに示される高保磁力層１２０８のそれと反平行である磁化を生む。これは薄膜Ｒ１およびＲ３の抵抗を増し、ブリッジを不平衡にさせ、電源電圧が印加されるとき出力端子に電流を生む。よってこの構成では、スイッチ１２００は「オン」であり、すなわち入力導体１２０２上に設定された論理信号は、出力上で対応する論理信号を生む。
【００８５】
スイッチ１２００を「オフ」にするために、スイッチ導体１２０４を介してスイッチ電流が印加され、Ｒ１およびＲ４の高および低保磁力層中の磁化を高保磁力層の以前の磁化状態と逆向きに設定する。それからスイッチ導体１２０４を介して小電流が印加され、Ｒ１およびＲ４中の低保磁力（ただし高保磁力ではなく）磁化を反転させる。最後に図１２ａのＲ１およびＲ３中の低保磁力層を方向づけるのに用いられたのと同じ極性の電流が入力導体１２０２を介して印加される。結果は、図１２ｂに示されるようにＲ１およびＲ２は低く、Ｒ３およびＲ４は高く、トランスピンナスイッチは平衡である。こんどは高保磁力層の反転の以前と同じ極性の入力電流が印加されると、ブリッジは平衡を保ち、出力は発生せず、すなわちスイッチは「オフ」であり、これは設定された入力論理レベルに関係ない。
【００８６】
さまざまな実施形態によれば、本発明によって設計されたいくつかのトランスピンナスイッチは直列に接続されて、単一の入力信号をシステム中のさまざまな回路に経路を割り当てえる。例えば２つのスイッチデバイスは、一つのスイッチが「オン」で、他方が「オフ」になり、プログラマブルシステムにおける２つの回路のうちの一つがイネーブルされる、他方がディセーブルされるように構成されえる。上述のように、「オフ」スイッチ中の低保磁力層は機能せず、すなわち２つの論理レベルのうちのどちらが入力においてアサートされているかに関係なく出力電流はゼロであり、一方で「オン」スイッチ中の低保磁力層は機能し、すなわち出力信号は入力信号に対応する。しかし両方のスイッチ中の適切な薄膜の高保磁力層が他の向きに磁化されると、その２つのスイッチ中の低保磁力層の役割は逆転される。よって再構成はこのように「オン」スイッチを「オフ」にし、「オフ」スイッチを「オン」にすることによって達成される。
【００８７】
ある実施形態によれば、平衡および不平衡トランスピンナ構成間の遷移、すなわち出力および非出力間の遷移は、入力信号の極性を逆転させて軟磁性層（soft layer）だけの磁化を設定することで実現できる。しかしこれにより、与えられた構成の論理回路を動作させるために、与えられた極性の信号を使う必要がなくなる。
【００８８】
本発明のさまざまな実施形態によれば、トランスピンナスイッチ１２００が再構成されえるさまざまな方法が存在する。例えば、Ｒ１およびＲ４中の高保磁力層の磁化を逆転させることによってスイッチをシャットオフさせることはすでに説明された。これは、入力導体が関連付けられた薄膜の低保磁力層への入力に関係なくスイッチをシャットオフさせる。同じ効果を得るためにＲ２およびＲ３中の高保磁力層を逆転させることも可能であることが理解されるだろう。
【００８９】
もしその代わりにＲ１およびＲ３中の高保磁力層を逆転させるなら、これは単に出力の極性を逆転させるだけで、すなわちスイッチはある入力極性についてフルの出力で導通する。同じことはＲ２およびＲ４の高保磁力層を反転させることについても言える。
【００９０】
もし薄膜のうちの一つだけにおける高保磁力層を逆転させるなら、結果は半分の出力のスイッチになる。入力電流で低保磁力層の磁化を逆転させることはスイッチをシャットオフさせない。ＧＭＲ要素の３つ（例えばＲ１、Ｒ２およびＲ３）における高保磁力層を逆転させることも出力を半分に減らす。
【００９１】
要約すると、両方の入力極性についてスイッチ１２００をオフにする２つのスキームは、Ｒ１およびＲ４中の高保磁力層の磁化を逆転させるか、またはＲ２およびＲ３中の高保磁力層の磁化を逆転させるかのいずれかである。
【００９２】
トランスピンナスイッチ１２００は、２つの薄膜要素、すなわちＲ１およびＲ３だけに結合された入力導体１２０２を有する。本発明のさまざまな他の実施形態によって設計されたトランスピンナスイッチは、ブリッジ中の４つの薄膜要素全てにわたる入力導体を有してもよい。そのようなスイッチ１３００は図１３ａに示される。入力導体１３０２はＲ１〜Ｒ４に結合され、スイッチ１３００は両方の極性の入力電流を通すように構成されえる。トランスピンナスイッチ１３００は、Ｒ１およびＲ４、またはＲ２およびＲ３のいずれかの高保磁力層１３０４中の磁化を逆転させることによってスイッチをオフできる。この逆転が達成されるスイッチ導体は、簡潔さのため、かつそれがＲ１およびＲ４か、またはＲ２およびＲ３のいずれかの組み合わせに結合されえるという事実のため、図１３ａでは不図示である。
【００９３】
Ｒ１およびＲ４に誘導的に結合されたスイッチ導体１３０６を持つトランスピンナスイッチ１３００は、図１３ｂに示される。もし４つ全ての薄膜要素の高保磁力層１３０４が同じ向きに磁化されると、この構成は入力電流の両極性を通し、高保磁力層１３０４の磁化がＲ１およびＲ４において逆転されるとき、全ての極性の入力電流は阻止される。同様の実施形態（不図示）は、Ｒ２およびＲ３に関連付けられたスイッチ導体を有する。
【００９４】
さまざまな実施形態によれば、本発明のトランスピンナスイッチは、ディジタルまたはアナログのいずれの応用例にも用いられえることに注意されたい。アナログ信号を伝送するために用いられるトランスピンナスイッチの実施形態によれば、反転電流（switching current）によって発生される反転磁界は、ＧＭＲ要素の容易軸に平行ではなく垂直である。スイッチがイネーブルされるとき、反転バイアス磁界は、低保磁力層の異方性磁界より上に持ち上げられる。これによりトランスピンナは、ロスレスのトランスに近く、リニアに動作する。バイアス磁界がオフになると、信号が低保磁力層の保磁力を超えるのに充分、大きくない限り出力は現れない。このように、アナログ信号はまた、本発明によってポイントからポイントへルーティングされえる。
【００９５】
本発明のさまざまな実施形態によれば、本発明のトランスピンナスイッチは、入力の増幅された形を出力するように構成されえる。すなわち上述の技術を用いて、トランスピンナスイッチは、負の増幅率、すなわちトランスピンナスイッチがインバータとして構成されえる場合も含む幅広い増幅率を提供するように構成されえる。この増幅能力は、トランスピンナスイッチをカスケード接続することが望ましい応用例については重要でありえる（図１４ｂ参照）。
【００９６】
図１４ａは、入力導体１４０２、スイッチ導体１４０４、および出力１４０６を有するトランスピンナスイッチ１４００を表す回路シンボルを示す。図１４ｂは、同じ入力導体１４０２を共用するが、３つの別個の出力１４０６を持ち、それらのそれぞれは対応するスイッチ導体１４０４でオンまたはオフにされえる、３つのそのようなトランスピンナスイッチ１４００を示す。
【００９７】
トランスピンナスイッチをカスケード接続する能力は、図１５に示される２ｘ２スイッチマトリクス１５００のようなスイッチマトリクスを作るのにも有利である。いくつかの例示的なスイッチマトリクスのより具体的な実施形態が図１６ａおよび１６ｂを参照してここで説明される。示されるようなスイッチマトリクスは、さまざまな目的のために信号パスの相互接続を行うための幅広いシチュエーションにおいて用いられえることが理解されよう。これらの基本スイッチマトリクスは、任意の第１の複数本、ｍ本の信号線を、任意の第２の複数本、ｎ本の信号線と選択的に相互接続するために、すなわちｍｘｎのスイッチマトリクスを提供するために、示されたサイズを超えて拡張されえることも理解されよう。このことの関連性は、本発明のトランスピンナスイッチの応用例を参照して以下に説明されるように明らかになろう。
【００９８】
図１６ａは、図１５の簡単化された表現に対応する２ｘ２スイッチマトリクス１６００の具体的な実現例を示す。入力のそれぞれは、任意の出力へスイッチされえる。よって例えば、入力１を出力１に、かつ入力２を出力２に、あるいは入力１を出力２に、かつ入力２を出力１に接続することが可能である。トランスピンナには必要なだけ多くの入力を備えることができ、これは入力線がＧＭＲ薄膜上に堆積され、それからは絶縁されたストリップラインとして実現可能であり、そのような線群はたくさん積み重ねることができるからである。図１６ｂは、任意の入力が任意の出力に接続されえる３ｘ３スイッチマトリクス１６５０の具体的な実現例を示す。
【００９９】
プログラマブルロジックデバイス（ＰＬＤ）は、２レベルの積和ブール関数を実現するためにＬＳＩおよびＶＬＳＩ設計で広く用いられる回路の種類である。ＰＬＤは、プログラマブルアレイロジック（ＰＡＬ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックアレイ（ＰＬＡ）、およびリードオンリーメモリ（ＲＯＭ）を含む。ＰＬＤの優位性の一つに、それらが持つ非常に一般的なレイアウト構造が挙げられる。すなわち、典型的なＰＬＤは、ＡＮＤプレーンに続いてＯＲプレーンがある。このデバイスによって実行される論理関数は、単一の導体レイヤ内のロウおよびカラムの交差点における接触または接続の有無によって決定される。
【０１００】
ＦＰＧＡは、ＰＬＤの中では最も柔軟性があり、これはそれらが複数回、再構成が可能だからである。従来の半導体技術においては、ＦＰＧＡの実現例は典型的には、一つは不揮発性を確保し、もう一つはスピードを確保する、２つの非常に異なるタイプのメモリ間で選択して、それらのスイッチを制御する。汎用ＦＰＧＡアーキテクチャのブロック図が図１７に示される。ＦＰＧＡ１７００は、ｎ個の入力、ｋ個の積項（ＡＮＤアレイ１７０２）、ｍ個の和項（ＯＲアレイ１７０４）、ｍ個の出力、および（２ｎｋ＋ｍｋ＋２ｍ）個のスイッチを有する。従来の半導体技術においては、スイッチは典型的には、ＦＰＧＡを再構成するために異なるデータでリロードされるＥＥＰＲＯＭまたはＳＲＡＭのいずれかについては、ＭＯＳＦＥＴで実現される。ＭＯＳＦＥＴ／ＳＲＡＭの組み合わせの大きな欠点は、もし電源が切れると、ＳＲＡＭはＦＰＧＡが正常に動作するためにはリロードされなければならないことである。一方、ＥＥＰＲＯＭは不揮発性であるからこの問題を避けることができるが、それらはＳＲＡＭよりも一桁違うほど遅く、その分、ＥＥＰＲＯＭ型ＦＰＧＡの再プログラミングスピードを制限する。
【０１０１】
したがって本発明によれば、ＦＰＧＡの積および和項が相互接続されるスイッチマトリクスの基礎として、ここで述べられたトランスピンナスイッチ（例えばトランスピンナスイッチ１２００）のさまざまな実施形態のうちの任意のものを採用するＦＰＧＡアーキテクチャが提供される。これらトランスピンナスイッチの状態が不揮発性であるという特性、およびアクセスおよびスイッチされるスピードによって、付随する不利益なしに従来の両方のオプションの最もよい点を有するソリューションを本発明は提供する。これらの実施形態のいくつかによれば、ＦＰＧＡの積項および和項（例えばアレイ１７０２および１７０４）は、例えば図８〜１０を参照して上述したものを含むトランスピンナ論理ゲートを用いて実現される。
【０１０２】
さまざまな実施形態によれば、本発明によって設計されるＦＰＧＡアーキテクチャは、関連付けられたメモリ要素によってスイッチが制御される従来のパラダイムに則る。これらの実施形態のいくつかによればメモリ要素は、１９９６年１２月２４日に発行された米国特許第５，５８７，９４３号、「NONVOLATILE MAGNETORESISTIVE MEMORY WITH FULLY CLOSED FLUX OPERATION」、および２００２年１月１７日に公開された「ALL METAL GIANT MAGNETORESISTIVE MEMORY」と題された国際公開番号ＷＯ  ０２／０５２６８  Ａ２に記載される任意のＧＭＲ型メモリセルを用いて実現されえて、これらはその全体の開示が全ての目的のためにここで参照によって援用される。そのようなメモリ要素は、ここでは一般にＳｐｉｎＲＡＭ要素と呼ばれる。
【０１０３】
他の実施形態によれば、本発明のトランスピンナスイッチの不揮発性であるという特質は、関連付けられたメモリ要素でスイッチを制御する必要をなくす。すなわち本発明によって設計されたスイッチの状態は不揮発性であるため、関連付けられたメモリ要素を介して間接的にプログラミングするのではなく、スイッチそれら自身が直接にプログラムされえる。
【０１０４】
さらに他の実施形態によれば、本発明によって設計された一つまたはそれ以上のＦＰＧＡは、より大きなフィールドプログラマブルシステムオンチップ（ＦＰＳＯＣ）の一部としても含まれる。そのような一般化された実施形態の一つが図１８に示される。さまざまな実施形態によれば、ＦＰＳＯＣ１８００の任意または全てのシステム要素は、全金属ＧＭＲ電子デバイスに基づいてもよい。例えばＦＰＧＡ１８０２は、上述のようにトランスピンナスイッチマトリクスおよびトランスピンナ論理ゲートを用いて実現されえる。フィールドプログラマブルアナログアレイ１８０４（例えば差動増幅器、サンプルホールド回路など）の混合信号要素の一部または全ては、トランスピンナ型の回路を用いて実現されえる。さらにメモリアレイ１８０６は、ＳｐｉｎＲＡＭアレイとして実現されえる。演算論理ユニット１８０８、マルチプライ／アキュムレートユニット１８１０、および汎用Ｉ／Ｏ１８１２は、全てトランスピンナ論理ゲートを用いて実現されえる。
【０１０５】
従来の半導体技術においてはＦＰＳＯＣを再構成するふつうの方法は、構成信号をルーティングする論理ゲートを採用する。本発明のある実施形態によれば、そのような方法は、ここで述べたトランスピンナ論理ゲートを用いても実現されえる。他の実施形態によれば、そのようなＦＰＳＯＣを再構成するためにトランスピンナスイッチを用いてより簡単なアプローチを提供できるので、トランスピンナ技術のユニークな局面を優位に生かせる。
【０１０６】
広く言えば本発明によって設計されたＰＬＤ、ＦＰＧＡ、およびＦＰＳＯＣは、幅広い機能の任意のものを実現でき、従来技術による対応するものの任意のものと同じ幅広い応用例および環境で採用されえる。さらに回路要素、機能ブロック、およびサブシステムの全てがここで説明された全金属ＧＭＲ技術に基づいている実施形態については、従来の半導体またはハイブリッド実現例に対していくつかの優位性を享受できる。すなわち、そのような全金属回路およびシステムは、本質的に放射能に対して強い。製造面から言えば、より少ないプロセスステップ、より低いプロセス温度、およびより少ないマスクは、そのような全金属による実現例をロジスティック的に、かつ経済的に優位なものとする。従来はより複雑であった回路、例えば論理ゲート、差動増幅器、サンプルホールド回路、比較器などの単一のトランスピンナによる実現例、およびいくつかのメモリの閉磁束による特性は、実装密度を増すとともに、信頼性パフォーマンスを改善する。
【０１０７】
本発明は具体的な実施形態を参照して具体的に示され記載されてきたが、当業者には開示された実施形態の形態および詳細の変更が、本発明の精神または範囲を逸脱することなく行えることが理解されるだろう。例えば実施形態はさまざまなプログラマブルデバイスの具体的なタイプを参照して説明されてきた。しかし任意のタイプのプログラマブルデバイスは、本発明のトランスピンナスイッチを採用することができることが理解されよう。より一般には、本発明のトランスピンナスイッチは、任意の電子または電子・磁気システムにおいて、そのデバイスが適する任意のタイプのスイッチングを行うために用いられえる。
【０１０８】
さらに本発明の基本的なトランスピンナトポロジーは、特定の磁性材料、ブリッジ構成、薄膜周期の数などに限定されないことに注意されたい。すなわちここで述べられた機能を可能にするために適当な薄膜構造の任意の材料、構成、周期（periodicity）などは、本発明の範囲の中である。
【０１０９】
また、ここで説明されたトランスピンナスイッチ構成は単に例示的であって、多くの機能的に等価な構成も本発明の範囲の中であることに注意されたい。すなわち例えば、トランスピンナスイッチの入力およびスイッチ導体は、異なる組み合わせのトランスピンナブリッジ要素に結合されて、説明された効果を得ることもできる、すなわちＧＭＲ薄膜が第１磁化状態にあるときに入力信号を表す出力信号を得て、ＧＭＲ薄膜が第２磁化状態にあるときには実質的に出力を出さないことができる。
【０１１０】
最後に、本発明のさまざまな優位性、局面および目的がここではさまざまな実施形態について説明されてきたが、本発明の範囲はそのような優位性、局面および目的によって限定されるものではないことが理解されよう。むしろ本発明の範囲は添付の特許請求の範囲を参照して決められるべきである。
【図面の簡単な説明】
【０１１１】
【図１ａ】多層ＧＭＲ膜を示す図である。
【図１ｂ】図１ａで示されたようなＧＭＲ膜の典型的な抵抗曲線を示す図である。
【図２ａ】第１のトランスピンナ構成の概略図である。
【図２ｂ】入力電流の関数としての図２ａのトランスピンナの出力電圧のプロットである。
【図２ｃ】図２ａの多層ＧＭＲ膜の代替構造を示す図である。
【図２ｄ】図２ａの多層ＧＭＲ膜の代替構造を示す図である。
【図３ａ】第２のトランスピンナ構成の概略図である。
【図３ｂ】入力電流の関数としての図３ａのトランスピンナの出力電圧のプロットである。
【図４】図３ａのトランスピンナと概略は実質的に同じ閉磁束構成を持つトランスピンナを示す図である。
【図５】図３ａのトランスピンナと概略は実質的に同じ開磁束構成を持つトランスピンナを示す図である。
【図６】全金属ＧＭＲトランスピンナについて入力電流および出力電圧の間の関係を示す図である。
【図７】小さな外部バイアスが印加されたときの図６のＧＭＲトランスピンナについての出力電圧対入力電流を示す図である。
【図８】多入力トランスピンナ構成を示す図である。
【図９】トランスピンナＸＯＲゲートの回路図である。
【図１０ａ】ＡＮＤゲートとして動作するトランスピンナを示す図である。
【図１０ｂ】ＯＲゲートとして動作するトランスピンナを示す図である。
【図１１】ゲート付きＧＭＲ差動増幅器として構成されたトランスピンナを示す図である。
【図１２ａ】本発明の具体的な実施形態によるスイッチとして構成されたトランスピンナを示す図である。
【図１２ｂ】本発明の具体的な実施形態によるスイッチとして構成されたトランスピンナを示す図である。
【図１３ａ】本発明の他の具体的な実施形態によるスイッチとして構成された他のトランスピンナを示す図である。
【図１３ｂ】本発明の他の具体的な実施形態によるスイッチとして構成された他のトランスピンナを示す図である。
【図１４】トランスピンナスイッチの回路シンボルおよび直列に接続された３つのトランスピンナスイッチを示す図である。
【図１５】スイッチマトリクスの簡単化された表現を示す図である。
【図１６】２トランスピンナ型スイッチマトリクスを示す図である。
【図１７】フィールドプログラマブルゲートアレイの簡単化されたブロック図である。
【図１８】フィールドプログラマブルシステムオンチップの簡単化されたブロック図である。
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０ａ】
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【図１０ｂ】
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【図１１】
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【図１２ａ】
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【図１２ｂ】
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【図１３ａ】
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【図１３ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際公開パンフレット】
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【国際調査報告】
2004527910.tif 000108