(57)【要約】モジュール方式で、拡張可能であり、造作なく実現されると共に簡単且つ信頼性のある物理設計の実現を可能にする回路構成体を使用して電子回路の拡張性及び操作性が改善される。本発明の一つの実施例によれば、同じ及び／又は異なるリセット方式を使用してもよい複数の周辺デバイスにおいてリセットをもたらすためにリセット方法及びシステムが使用される。リセットモジュールが、周辺デバイスの各々と外部基準クロックを有するクロックモジュールとに結合される。動作上、クロックモジュールは複数の第一の周波数のうちの一つで周辺デバイスの各々に機能クロック信号を供給する。リセットモジュールは、システムリセット信号に応答して内部リセット信号を生成する。内部リセット信号に応答して、クロックモジュールは、クロックモジュールのクロック出力部を介した周辺デバイスの各々に対して、リセットクロック周波数を有する共通リセットクロック信号をドライブする。リセットクロック周波数は、周辺デバイスの各々にもたらされる機能クロック周波数よりも遅いか、又は当該機能クロック周波数に等しい。周辺デバイスの各々における同期モジュールは、リセットクロック信号を使用してリセット信号を全ての周辺デバイス間で同期させる。リセットモジュールは、選択された期間の間、内部リセット信号を保持し、それからクロックモジュールをリセットクロック信号から解除する。リセットは周辺デバイスの各々においてそのとき同時に解除され、リセットからの円滑な移行が可能となる。
2004537115.tif 000002
【特許請求の範囲】
【請求項１】
リセット信号及びクロック信号を使用する回路を有するディジタル回路構成体において信号のタイミング問題を軽減する方法であって、
リセットモードの間、第一の周波数で前記クロック信号をもたらし、前記リセットモードの後、第二の周波数で前記クロック信号をもたらすように前記回路に対する前記クロック信号を制御し、前記第一の周波数が前記第二の周波数よりも低いことを特徴とするステップ
を有する方法。
【請求項２】
システムリセット信号及び複数のクロック信号を使用する回路を有するディジタル回路構成体において信号のタイミング問題を軽減する方法であって、
前記システムリセット信号のアサートに応答してリセットモードを開始するステップと、
前記リセットモードの間、第一の周波数で前記クロック信号をもたらし、前記リセットモードの後、複数の第二の周波数で前記クロック信号をもたらすように前記回路に対する前記クロック信号を制御するステップと
を有する方法。
【請求項３】
前記第一の周波数が、前記複数の第二の周波数のうちの最も低い周波数と少なくとも同じくらい遅い請求項２に記載の方法。
【請求項４】
前記リセット信号がデアサートされてから遅延期間の後、前記リセットモードをデアサートするステップ
を更に有する請求項３に記載の方法。
【請求項５】
前記第一の周波数で前記クロック信号に同期して前記リセットモードが終了させられる請求項４に記載の方法。
【請求項６】
前記遅延期間は、前記リセット信号がデアサートされた後のＮクロックサイクルである請求項５に記載の方法。
【請求項７】
前記Ｎが少なくとも６である請求項６に記載の方法。
【請求項８】
前記リセットモードは、前記リセット信号のアサート後のインテンショナルディレイなしにアサートされる請求項２に記載の方法。
【請求項９】
複数の回路モジュールを含むクロック論理システムのリセットを最適化する方法であって、前記各々の回路モジュールは複数の第一の周波数のうちの一つのクロック信号を有し、
リセット信号のアサートに応答して前記各々の回路モジュール内の共通リセット信号をアサートするステップと、
前記共通リセット信号のアサートに応答して自身の回路モジュールクロック信号の代わりに前記各々の回路モジュールに第二の周波数で共通クロック信号を供給するステップとを有する方法。
【請求項１０】
前記共通クロック信号に対して前記各々の回路モジュール内の前記共通リセット信号のデアサートを制御するステップを更に有する請求項９に記載の方法。
【請求項１１】
前記各々の回路モジュール内の前記共通リセット信号のデアサートに応答して前記共通クロック信号から前記回路モジュールクロック信号に同期してスイッチするステップを更に有する請求項１０に記載の方法。
【請求項１２】
前記第二の周波数が、前記複数の第一の周波数のうちの最も遅い周波数と少なくとも同じくらい遅い請求項１１に記載の方法。
【請求項１３】
信号のタイミング問題を軽減するためのディジタル回路構成体であって、
リセット信号及びクロック信号を各々使用する複数の回路と、
リセットモードの間、第一の周波数で前記クロック信号をもたらし、前記リセットモードの後、第二の周波数で前記クロック信号をもたらすように前記回路に対する前記クロック信号を制御し、前記第一の周波数が前記第二の周波数よりも低いことを特徴とする手段と
を有するディジタル回路構成体。
【請求項１４】
複数の回路モジュールで構成され、前記各々の回路モジュールは複数の第一の周波数のうちの一つにおけるクロック信号で動作する複数のディジタル回路と、
第二の周波数でリセットクロック信号を生成し、前記第二の周波数は前記複数の第一の周波数のうちの最も遅い周波数と少なくとも同じくらい遅いことを特徴とする手段と、
システムリセット信号に応答して前記各々の回路モジュールに対する内部リセット信号をアサートするための手段と、
前記内部リセット信号に応答して前記リセットクロック信号で動作するように前記複数の回路モジュールをスイッチするための手段と、
前記リセットクロック信号に対して前記各々の回路モジュールにおいて前記内部リセット信号をデアサートするための手段と
を有するクロック論理システム。
【請求項１５】
複数の第一の周波数で動作すると共に複数のクロック信号で動作するクロック論理システムにおける使用のための回路であって、
第二の周波数でリセットクロック信号を供給するクロックモジュールと、
システムリセット信号に応答して前記クロック論理システムに対して内部リセット信号をアサートするための手段と、
前記内部リセット信号のアサートに応答して前記リセットクロック信号に対して前記クロック論理システムをスイッチするための手段と
を有する回路。
【請求項１６】
前記第二の周波数が、前記複数の第一の周波数のうちの最も遅い周波数と少なくとも同じくらい遅い請求項１５に記載の回路。
【請求項１７】
前記リセットクロック信号に対して前記クロック論理システムに対する前記内部リセット信号をデアサートするための手段を更に有する請求項１６に記載の回路。
【請求項１８】
前記システムリセット信号のデアサートに応答してＮリセットクロック信号サイクルによって前記内部リセット信号のデアサートを遅延させる手段を更に有する請求項１７に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明のデバイスは概して電子システムに関し、更には特に、異なるリセット手段からもたらされる電子システム及びコンポーネントに関する。
【背景技術】
【０００２】
電子業界は、高出力、高機能回路を求めて競争し続けている。シリコンウエハの小さな面積における大規模集積回路（ｖｅｒｙ  ｌａｒｇｅ−ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  ｃｉｒｃｕｉｔ）の実現を通じてこれに関する重大な業績が実現されてきた。最近の電子デバイスにおいて、増大する機能を実現するためにこれらの回路は多数集積されてきた。これらの取り組みにより、カスタマイズされたチップの著しい急増がもたらされ、各々のチップは独特の機能及び用途をもたらしてきた。このことにより今度は、効率的且つ安価にチップをうまくテストすると共に設計する様々な取り組みがなされてきた。
【０００３】
大規模システムに対する設計及び開発サイクルの期間は、以前設計されたコンポーネント又はモジュールを使用し、大規模システムの全目標仕様に対応するようにモジュールの機能を調整することによって短縮され得る。異なるリセットの要求仕様を有するシステムのために設計された当該モジュールは、しばしば異なるクロック及びタイミング制約を有する。あるモジュールは、例えば非同期リセット方式（ａｓｙｎｃｈｒｏｎｏｕｓ  ｒｅｓｅｔ  ｓｃｈｅｍｅ）、同期リセット方式（ｓｙｎｃｈｒｏｎｏｕｓ  ｒｅｓｅｔ  ｓｃｈｅｍｅ）、又はその両方の併用方式を使用する。他のモジュールは、ポジティブエッジトリガクロック方式（ｐｏｓｉｔｉｖｅ−ｅｄｇｅ−ｔｒｉｇｇｅｒｅｄ  ｃｌｏｃｋｉｎｇ  ｓｃｈｅｍｅ）、ネガティブエッジトリガクロック方式（ｎｅｇａｔｉｖｅ−ｅｄｇｅ−ｔｒｉｇｇｅｒｅｄ  ｃｌｏｃｋｉｎｇ  ｓｃｈｅｍｅ）、レベルセンシティブ方式（ｌｅｖｅｌ  ｓｅｎｓｉｔｉｖｅ  ｓｃｈｅｍｅ）、及び多位相方式（ｍｕｌｔｉ−ｐｈａｓｅｄ  ｓｃｈｅｍｅ）等を使用する。
【０００４】
同様に、各々のモジュールをリセットするために使用される規則（ｃｏｎｖｅｎｔｉｏｎ）が異なっていてもよい。各々のモジュールに対して、使用されるリセット方式はシステムの特定のクロック方式に関するタイミング制約をもたらす。当該タイミング制約の例は、同期リセットが、クロックのアクティブエッジの前の特定の期間の間、モジュールにもたらされなければならないこと、及び／又はクロックエッジの後の特定の期間の間、アクティブ状態においてもたらされなければならないことと、レベルセンシティブクロック設計においてクロック状態の変化の近傍で非同期リセットが解除されるべきでないことと、セット信号のアサート（有効化（ａｓｓｅｒｔ））又はデアサート（無効化（ｄｅ−ａｓｓｅｒｔ））の近傍でリセット信号がアサート又はデアサートされるべきでないことと、リセット信号の解除が全てのモジュールに対してほぼ同時に有利にもたらされることとを含んでいる。システムの観点から、様々なリセット及びクロック方式が、組み合わされた複合的なセットの設計制約をもたらす。
【０００５】
モジュール間の様々なクロック方式に対応させるために、従来システムは、適切なシステム動作のために互いに対して適切な周波数及び位相で様々なクロック信号をもたらすモジュールクロック生成器（ｍｏｄｕｌｅ−ｃｌｏｃｋ−ｇｅｎｅｒａｔｏｒ）を含んでいる。様々なリセット方式の対応はしばしばほとんどもたらされない。通常、組み合わせの問題のために、特定のリセット回路は、同様の組み合わせのリセット及びクロック構成体を有するモジュールの各々のセット又は各々のモジュールに対して設計される。各々のリセット回路の設計は、過度な負担とならなくてもよいが、当該回路の各々を適切に規定し、構成し、及びテストするシステムレベルの設計作業が重要となり得る。
【０００６】
更に、特定の、期間に依存する（ｔｉｍｅ−ｄｅｐｅｎｄｅｎｔ）リセット回路の使用により、技術の変更又は他の特徴が前記システムに追加されるとき当該回路で設計されるシステムは大規模化（ｓｃａｌｅ）される可能性が最小限化される。同様により大きなシステムにおける将来のモジュールとしての当該システムの使用により、異なるリセット方式及びタイミング制約を有するモジュールに関連する問題を悪化させるのみであろう。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、各々の回路モジュールに対して低減された周波数の共通リセット及びリセットクロック信号をドライブすることによってシステムリセットに応答すると共に、共通リセットクロック信号に対してリセットデアサートを制御するクロック論理システムのためのリセット方法及び回路に向けられ、上記議論の問題及び用途に対処する場合特に有用となる。例えば、ディジタル回路構成体は、リセットモードの間、第一の周波数でクロック信号を供給すると共に、リセットモードの後、第二の周波数でクロック信号を供給するように回路に対するクロック信号を制御し得る。ここで第一の周波数は第二の周波数よりも低い。本発明は、いくつかの実現例及び用途例において例示され、以下概要が記載される。
【課題を解決するための手段】
【０００８】
本発明の他の実施例によれば、先行して議論された用途及び問題に対処する方法を使用して外部リセット信号に応答して内部リセットをイネーブルする複数の回路モジュールがもたらされる。リセットモードは、システムリセット信号に応答して開始される（内部リセット信号がアサートされる）。各々の回路モジュールに送信されるクロック信号は、リセットモードに応答して制御される。第一の周波数はリセットクロック信号としてリセットモードの間にもたらされ、複数の第二の周波数はリセットモードの後にもたらされる。第一の周波数は複数の第二の周波数のうちの最も遅い周波数と少なくとも同じくらい遅い。リセットモードは各々の回路モジュールに対するリセットクロック信号に同期され、同期されたリセット信号は各々の回路モジュールをリセットするために送信される。システムリセットがディスエーブルされるとき、及びＮリセットクロックサイクルの時間遅延の後、リセットモードは終了される。リセットモードが終了されると、各々の回路モジュールは自身の内部リセットを解除する。
【０００９】
関連する実施例において、本発明は、一つの態様で複数の回路モジュールに対するリセットを含むクロック論理システムに向けられる。クロック論理システムは、複数の回路モジュールで構成される複数のディジタル回路を含んでいる。各々の回路モジュールは複数の第一の周波数のうちの一つにおけるクロック信号で動作する。クロックモジュールは第二の周波数でリセットクロック信号を生成する。第二の周波数は複数の第一の周波数のうちの最も遅い周波数と少なくとも同じくらい遅い。リセット論理モジュールは、システムリセット信号に応答して各々の回路モジュールに対する内部リセット信号のアサートを制御すると共に、リセットクロック信号に対して各々の回路モジュールに対する内部リセット信号のデアサートを制御する。クロックセレクタモジュール（ｃｌｏｃｋ  ｓｅｌｅｃｔｏｒ  ｍｏｄｕｌｅ）は、内部リセット信号に応答してリセットクロックで動作するように複数の回路モジュールをスイッチする。同期モジュール（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  ｍｏｄｕｌｅ）は、複数の回路モジュールのうちの一つに各々結合されると共に、リセットモジュールに結合されるリセット入力ポートを有している。同期モジュールは、各々の回路モジュールにおいて内部リセット信号をリセットクロック信号に同期する。回路モジュールは、内部リセット信号に応答して内部リセットをイネーブルする。
【００１０】
他の関連する実施例において、リセット回路は複数の回路モジュールをリセットする。リセット回路は、システムリセット信号に応答して内部リセット信号を生成するリセットモジュールを含んでおり、クロックモジュールはクロック選択スイッチを有している。クロックモジュールは、複数の回路モジュールの各々に対する少なくとも一つのクロックモジュール出力部及び外部基準（参照）クロック（ｅｘｔｅｒｎａｌ  ｃｌｏｃｋ  ｒｅｆｅｒｅｎｃｅ）を有している。クロックモジュールは、生成された内部リセット信号に応答してクロックモジュール選択スイッチを介してリセットクロック信号を回路モジュールの各々に供給する。クロックモジュールの周波数は、外部基準クロックに対して選択可能である。
【００１１】
上記概要は、本発明の全ての実施例又は各々示されている実施例を記載することを意図するものではない。以下更に特定して記載される図及び詳細な説明はこれらの実施例を例示する。
【００１２】
本発明は、添付図面に関して、以下の本発明の様々な実施例の詳細な説明を考慮して、より完全に理解され得る。
【００１３】
本発明は、代わりの形態及び様々な変形例に対して修正可能であるが、その詳細は図面における例によって示されており、詳細に記載されるであろう。しかしながら、本発明が、記載されている特定の実施例に本発明を限定するものではないことは理解されるべきである。逆に、本発明は、従属請求項によって規定される本発明の範囲に含まれる全ての変形例、等価な例、及び代わりの例をカバーするものである。
【発明を実施するための最良の形態】
【００１４】
本発明は、様々な異なる種類の電子デバイスに適用可能であろう。更に、リセットによるタイミングの問題をもたらすデバイスに関した使用に特に適していることが分かっている。本発明は必ずしも当該デバイスに限定されるものではなく、本発明の様々な態様の用途例は、当該用途例を使用する様々な実施例の議論を通じて最もよく実現される。
【００１５】
本発明の実施例によれば、リセット方法及びシステムは、複数の回路モジュール（例えば周辺デバイス）においてリセットをもたらすために使用される。前記システムは、前記複数の回路モジュールの各々及びクロックモジュールに結合されるリセットモジュールを含んでいる。クロックモジュールは、回路モジュールのためのクロックモジュール出力部及びクロック選択スイッチ（ｃｌｏｃｋ  ｓｅｌｅｃｔｉｏｎ  ｓｗｉｔｃｈ）を介した回路モジュールの各々と外部基準クロックとに結合される。クロックモジュールは名目的に、複数の第一の周波数のうちの一つにおける機能（ファンクショナル）クロック信号（ｆｕｎｃｔｉｏｎａｌ  ｃｌｏｃｋ  ｓｉｇｎａｌ）を回路モジュールの各々にもたらす。リセットモジュールは、システムリセット信号に応答して内部リセット信号（ｉｎｔｅｒｎａｌ  ｒｅｓｅｔ  ｓｉｇｎａｌ）を生成する。内部リセット信号は、回路モジュール及びクロックモジュールに供給される。内部リセット信号に応答して、クロック選択スイッチは、クロック出力部を介した回路モジュールの各々に対して第二のクロック周波数を有するリセットクロック信号をドライブする。第二の（リセット）クロック周波数は、第一の複数の機能クロック周波数のうちの何れかと少なくとも同じくらい遅い（ｓｌｏｗ）。
【００１６】
回路モジュールの各々は、クロックモジュールから受信されるリセットクロック信号を使用して全ての回路モジュール間の内部リセット信号を同期させる同期モジュール（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  ｍｏｄｕｌｅ）を含んでいる。システムリセット信号のデアサート後の選択された期間の間、リセットモジュールは内部リセット信号を保持する。内部リセット信号のデアサートの時点において、クロック選択スイッチは回路モジュールに対してリセットクロック信号を解除（ｒｅｌｅａｓｅ）する。リセット信号は、回路モジュールの各々において同時に解除される。
【００１７】
リセットは様々なリセット回路構成体を使用してもたらされ得る。図１は、一つのこのような回路構成体、本発明の他の実施例によるクロック論理システム（ｃｌｏｃｋｅｄ  ｌｏｇｉｃ  ｓｙｓｔｅｍ）１００を示している。クロック論理システム１００は、クロックモジュール１３０、複数の回路モジュール１２０でもたらされる複数のディジタル回路、及びリセットモジュール１１０を含んでいる。例えば、回路モジュール１２０は周辺デバイスでもたらされる。周辺デバイスｃｋｔＡ、ｃｋｔＢ、及びｃｋｔＮが図１に示されている。
【００１８】
クロックモジュール１３０は、クロックドライバ回路（ｃｌｏｃｋ  ｄｒｉｖｅｒ  ｃｉｒｃｕｉｔ）ｄｉｖ１  １３２、ｄｉｖ２  １３４、及びｄｉｖＮ  １３６と、クロックセレクタスイッチ（ｃｌｏｃｋ  ｓｅｌｅｃｔｏｒ  ｓｗｉｔｃｈ）ｓｗ１  １４２、ｓｗ２  １４４、及びｓｗＮ  １４６と、クロック出力部（ｃｌｏｃｋ  ｏｕｔｐｕｔ）ｏｕｔ１  １５２、ｏｕｔ２  １５４、及びｏｕｔＮ  １５６とを含んでいる。クロック信号ｃｌｋ１  １７２、ｃｌｋ２  １７４、及びｃｌｋＮ  １７６は、クロックモジュール１３０によってもたらされる。ｃｌｋ１はｏｕｔ１においてもたらされ、ｃｌｋ２はｏｕｔ２においてもたらされ、ｃｌｋ３はｏｕｔ３においてもたらされる。クロックモジュール１３０は、各々のクロックドライバ回路にもたらされる外部システムクロック信号１７０を受信する。図１に各々示されているように、各々のクロックドライバ回路はクロックセレクタスイッチに結合され、各々のクロックセレクタスイッチはクロック出力部に結合される。例えば、クロックドライバ回路ｄｉｖ１はクロックセレクタスイッチｓｗ１に結合され、セレクタスイッチｓｗ１はクロック出力部ｏｕｔ１に結合される。
【００１９】
内部リセット信号１６０がアサートされていない（すなわちリセットモードでない）とき、クロックモジュール１３０は外部システムクロック信号１７０を受信し、当業者に知られているクロックドライバ論理を通じて機能クロック信号をクロック出力部の各々に供給する。各々の機能クロック信号（例えば、ｃｌｋ１、ｃｌｋ２、及びｃｌｋＮ）は、複数の第一の周波数のうちの一つであり、複数の第一の周波数の各々は、外部システムクロック周波数と等しいか、又は外部システムクロック周波数よりも高い。機能クロックは、例えば、全体のシステムタイミング制約（ｓｙｓｔｅｍ  ｔｉｍｉｎｇ  ｃｏｎｓｔｒａｉｎｔ）と各々の回路モジュールにおける要求仕様とに関する特定の周波数及び位相（ｐｈａｓｅ）を有するクロック信号を含んでいる。クロック出力部ｏｕｔ１  １５２、ｏｕｔ２  １５４、及びｏｕｔＮ  １５６は、周辺デバイスの各々にクロック信号を送信する。図１は、三つの周辺デバイス及び三つのクロック出力部を示しているが、システム１００は、“Ｎ”個のデバイスまでの更なる周辺デバイスと周辺デバイスの各々のためのクロック出力部とを収容することが可能である。ある一つの実施例において、ｃｌｋ１  １７２は最長“挿入遅延（ｉｎｓｅｒｔｉｏｎ  ｄｅｌａｙ）”（すなわち、クロックがソース（ｓｏｕｒｃｅ）から全ての出力先（ｄｅｓｔｉｎａｔｉｏｎ）に伝播する期間の長さ）を持つように選択される。
【００２０】
内部リセット信号１６０がアサートされているとき（すなわちリセットモードになっているとき）、図１に示されているクロックモジュールは、周辺デバイス又は回路モジュールの各々に対するクロックモジュール出力部において外部システム（リセット）クロックをイネーブルする。システムクロック信号は、最も遅い機能クロック周波数と少なくとも同じくらい遅い（すなわち、第一の複数の周波数のうちの最も遅い周波数と少なくとも同じくらい遅い）周波数を有している。リセットクロックは、リセットモードの間、各々の回路モジュールに対して共通である。それ故に、各々の回路モジュールにもたらされるリセットクロック周波数は、各々の回路モジュールに対する機能周波数よりも低いか、又は各々の回路モジュールに対する機能周波数と等しい。リセットクロック信号は、各々の回路モジュールにおいて、同期されている内部リセット信号をもたらすために使用される。
【００２１】
システムリセット信号１６５が再度デアサートされると、その後内部リセット信号１６０は、リセットモジュール出力部（ノード１８５）においてＮクロックサイクルの後、デアサートされる。全ての回路モジュール１２０は、同期させて、又はほとんど同時に自身のリセットを解除する。これにより、システムブート（ｓｙｓｔｅｍ  ｂｏｏｔ）への安全な移行（ｔｒａｎｓｆｅｒ）をもたらす性能が改善される。選択された期間の間、外部システムクロック信号１７０は回路モジュール１２０に対してアサートされた状態を保持し、リセットが解除された後、クロックモジュール１３０はそれから（クロック選択スイッチを介して）各々のモジュールに対する機能クロック信号にスイッチされる。
【００２２】
様々な実施例において、外部システムクロック１７０がアサートされる選択された期間は所望の用途に依存する。例えば、外部システムクロック１７０がアサートされる選択された期間は、複数のクロックサイクルの間、外部システムクロックを保持するようにプログラムされているクロックモジュール１３０におけるレジスタを介してもたらされ得る。内部リセット信号１６０がデアサートされると、レジスタにおけるソフトウエアは、外部システム（リセット）クロック１７０から各々の回路モジュール１２０に対する機能クロックにクロックをスイッチするように動作する。スイッチされる前に回路モジュールリセットが解除されることを可能にする複数のクロックサイクルの後、スイッチは有効となる。更なる特定の実施例において、各々の回路モジュールにおけるリセットは、内部リセット信号がデアサートされてから２クロックサイクル後に解除される。この例において、ソフトウエアは、基準クロックから機能クロックにスイッチするために少なくとも二つのクロックサイクルを使用し、クロックモジュールリセットが、リセット基準クロック（ｒｅｓｅｔ  ｃｌｏｃｋ  ｒｅｆｅｒｅｎｃｅ）を使用して、同期して解除されることを保証する。例えば、１９９９年１２月３０日に提出された米国特許出願第０９／４７５６９７号によって特定される特許文献（ＶＬＳＩ．２８０ＰＡ）、及び訴訟段階で引用された様々な他の特許文献に関して図示及び記載されているように、他のアプローチにおいて、選択された期間は、機能クロックを再生（ｒｅｃｏｖｅｒ）するための同期手段に基づいて決定される。
【００２３】
リセットモジュール１１０は、入力システムリセット信号１６５に応答してクロックモジュール１３０及び回路モジュール１２０（例えば、周辺デバイスｃｋｔ１、ｃｋｔ２、及びｃｋｔＮ）への内部リセット信号１６０を生成すると共に送信する。回路モジュール１２０の各々は同期モジュール（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  ｍｏｄｕｌｅ）１９２、１９４、及び１９６をそれぞれ含んでおり、各々は、クロック信号を受信する少なくとも一つの入力ポートと、内部リセット信号１６０を受信する入力ポートとを有している。同期モジュール１９２はクロック信号ｃｌｋ１を受信し、モジュール１９４はクロック信号ｃｌｋ２を受信し、モジュール１９６はクロック信号ｃｌｋＮを受信する。リセットモードの間、各々の回路モジュールは、各々の回路モジュールの機能クロック周波数よりも低いか、又は各々の回路モジュールの機能クロック周波数と等しい周波数で同じリセットクロック信号を受信する。同期モジュールは、内部リセット信号１６０及びクロック信号を使用して回路モジュールリセットを生成する。同じ入力クロックを使用して各々の周辺デバイスがリセットされるように各々の回路モジュールリセットは同期され、それ故にリセットが解除されるとき各々のデバイスはほとんど同時にリセットから解除される。ここに記載されているリセット回路及び方法は、各々異なるリセット手段を有する様々な周辺デバイスに適用可能である。
【００２４】
リセット論理は、様々なリセット回路構成体を使用してもたらされ得る。図２Ａは、本発明の他の実施例による、概して２００で示されている一つのこのような回路構成体を示している。回路構成体２００は、示されているように、直列に結合されるＮフリップフロップを有している。フリップフロップ２０５は直列部の第一のフリップフロップであり、フリップフロップ２１０は直列部の最後フリップフロップである。破線は、“Ｎ”個までのフリップフロップが直列に含まれ得ることを示している。フリップフロップ２１０の出力部は論理積（ＡＮＤ）ゲート２１５に結合されている。第一のフリップフロップ２０５の入力部は論理“１”（ハイ（ｈｉｇｈ））２２０に硬結合（ｈａｒｄ−ｃｏｕｐｌｅｄ）されている。回路構成体２００においてアクティブロー（ａｃｔｉｖｅ  ｌｏｗ）であるシステムリセット入力部２２５が、論理積ゲート２１５及び各々のフリップフロップ（すなわち、２０５乃至２１０）において受信される。クロック信号部２３０は各々のフリップフロップ（すなわち、２０５乃至２１０）に結合され、スキャンテストモード信号２３５は論理積ゲート２１５において受信される。論理積ゲート２１５は、出力として内部リセット２４０をもたらす。
【００２５】
当業者によって評価されるであろうが、システムリセット信号２２５がロー（アクティブ又は“アサート”）に遷移すると、Ｎ個のフリップフロップ（すなわち、２０５乃至２１０）の各々はリセットされ、自身のそれぞれの出力部はローにドライブされる。内部リセット信号２４０（論理積ゲート２１５の出力）も、システムリセット信号２２５のローによってローにドライブされ、システムリセット信号２２５がアサート（すなわちロー）されている限りローに保持される。
【００２６】
システムリセット信号２２５がハイ（非アクティブ（ｉｎａｃｔｉｖｅ）又は“デアサート”）に遷移すると、クロック信号２３０は、システムリセット信号２２５がハイに遷移した後、直列のフリップフロップを通じてフリップフロップ２０５への論理“１”（ハイ）２２０入力を循環（ｃｙｃｌｅ）させる。直列の“Ｎ”個のフリップフロップの場合、論理積ゲート２１５への最後のフリップフロップ２１０を含む直列部を通じてクロック信号２３０が論理“１”２２０を循環させる“Ｎ”クロックサイクルがもたらされる。システムリセット信号２２５がデアサートされてから“Ｎ”リセットクロックサイクル後、論理積ゲート２１５は内部リセット信号２４０をデアサートする（論理積ゲート２１５出力はハイに遷移する）。内部リセット信号２４０は、システムリセット信号２２５がハイに保持されている限り、デアサート（ハイに）された状態を保持する。
【００２７】
回路モジュールにおけるリセット及びクロックモジュールのタイミングは様々な態様でもたらされてもよい。図２Ｂは、図２Ａのリセット論理部２００に対するタイミング図を示している。クロック信号２３０サイクルはグラフ２５０として示されている。システムリセット入力信号２２５（アクティブロー）はグラフ２６０として示され、内部リセット信号２４０（アクティブロー）はグラフ２７０として示されている。図２Ｂは、システムリセット信号２２５がデアサートされてから“Ｎ”クロックサイクル後の、内部リセット信号２４０のデアサートに対するタイミングを示している。
【００２８】
本発明によれば、様々な例のフロープロセスが、当該回路をリセットするために使用され得る。一つのこのようなプロセスは、内部リセット信号を生成するステップと、二つ又はそれより多くの回路モジュール及びクロックモジュールに信号を供給するステップとを含んでいる。クロックモジュールからの全てのクロック出力は、基準クロック周波数でイネーブルされる。それからクロック出力は、各々の回路モジュールにおいて受信され、回路モジュール間でリセット信号を同期させるために使用される。リセットは選択された数のクロック周期の間、アサートされると共にリセットは選択された数のクロック周期が達せられた後にディスエーブルされ、各々の回路モジュールにおいてリセットの同時デアサートがもたらされる。
【００２９】
他の例のプロセスによれば、まずシステムリセット信号がもたらされる。内部リセット信号がそれからアサートされるので、インテンショナルディレイ（意図的な遅延）（ｉｎｔｅｎｔｉｎａｌ  ｄｅｌａｙ）はなく、比較的遅い（システム）クロックが全てのクロックポートに対してドライブされる。回路は、より遅いクロックを使用してリブート（ｒｅｂｏｏｔ）される。それからシステムリセット信号は解除される。“Ｎ”クロックサイクルの遅延の後、内部リセット信号は遅いクロックと同期して解除される。それからシステムクロックから動作クロック（速度）に戻る、グリッチレススイッチ（信号異常をもたらさないスイッチ）（ｇｌｉｔｃｈｌｅｓｓ  ｓｗｉｔｃｈ）がもたらされる。
【００３０】
本発明はいくつかの特定の実施例を参照して記載されているが、当業者は多くの変更がなされてもよいことを理解するであろう。例えば、テスティング回路及び論理が、同期モジュールのような様々なコンポーネントに追加されてもよい。当該及び他の変形及び／又は追加は、請求項に示されている本発明の範囲から逸脱することなくなされる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例による、回路リセットのための概略図である。
【図２Ａ】本発明の実施例による、リセットモジュールのための概略図である。
【図２Ｂ】本発明の実施例による、リセットモジュールのためのタイミング図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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