(57)【要約】アクティブ・プレート【課題】【解決手段】アクティブ・マトリックス液晶ディスプレイの蓄積キャパシタは、第一電極１０の上に延在する複数のフィンガー５０を有する第二電極２８を有するように、形成される。蓄積キャパシタのドレイン電極３０と第二電極２８は、単一の金属被覆層から形成可能である。製造工程におけるいかなる工程変動の結果、ドレイン電極３０の幅と第二電極１０のフィンガー５０の幅は、同時に変動する傾向を有するであろう。幅が同時に変動するこのフィーチャは、キックバック電圧の変動を相殺する傾向を有する。【選択図】図３
2004527011.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板全体を縦に延在する第一蓄積キャパシタ電極を規定し、かつ更にゲート電極を規定する第一蓄積キャパシタ電極と、
ソース電極とドレイン電極と第二蓄積キャパシタ電極とを規定する第二金属被覆層と、
前記ソース電極とドレイン電極との間の薄膜トランジスタ本体を形成する半導体本体層と、
第一蓄積キャパシタ電極と第二蓄積キャパシタ電極との間の絶縁層と、
を有するアクティブ・プレートにおいて、
前記第二蓄積キャパシタ電極が、前記第一蓄積キャパシタ電極を横切って延在する複数のフィンガーから形成される、アクティブ・プレート。
【請求項２】
前記第二蓄積キャパシタ電極の前記複数のフィンガーが、前記第一蓄積キャパシタ電極の幅全体を横に延在する、請求項１に記載のアクティブ・プレート。
【請求項３】
前記フィンガーの幅が、前記ドレイン電極の幅の半分から二倍までの範囲内にある、請求項１または請求項２に記載のアクティブ・プレート。
【請求項４】
前記第二金属被覆層が、前記第二蓄積キャパシタ電極の前記フィンガーを電気的に共に接続する少なくとも一つのエレメントを規定する、請求項１〜３の何れかに記載のアクティブ・プレート。
【請求項５】
前記半導体本体が、前記ゲート電極の上で縦に延在する、前記請求項の何れかに記載のアクティブ・プレート。
【請求項６】
前記ゲート電極が、実質的に一定の幅で前記基板全体を縦に延在する、前記請求項の何れかに記載のアクティブ・プレート。
【請求項７】
前記請求項の何れかに記載のアクティブ・プレートと、パッシブ・プレートと、前記アクティブ・プレートと前記パッシブ・プレートとの間の液晶と、を有する液晶ディスプレイ。
【請求項８】
低い精細度のパタニング工程を使用して、ゲート電極と、前記基板全体を縦に延在する第一蓄積キャパシタ電極とを規定する第一金属被覆層を基板上に堆積し、かつパタニングするステップと、
絶縁層を堆積するステップと、
低い精細度のパタニング工程を使用して、薄膜トランジスタ・ボディを形成する半導体本体層を堆積し、かつパタニングするステップと、
高い精細度の工程を使用して、ソース電極と、ドレイン電極と、第二蓄積キャパシタ電極を規定する第二金属被覆層と、を堆積し、かつパタニングするステップと、
を有するアクティブ・プレートの製造方法において、
前記第二蓄積キャパシタ電極が、前記第一蓄積キャパシタ電極を横切って延在する複数の別々のフィンガーを有するようにパタニングされる、アクティブ・プレートの製造方法。
【請求項９】
前記ドレイン電極が、前記ゲート電極の前記幅全体に延在するようにパタニングされる、請求項８に記載の方法。
【請求項１０】
前記高い精細度の工程が、フォトリソグラフィであり、かつ前記低い精細度の工程が、印刷である、請求項８または請求項９に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本出願は、蓄積キャパシタを含むアクティブ・プレートと、アクティブ・プレートを作る方法とに関し、かつ特に、蓄積キャパシタと、ピクセル構造と、例えば、アクティブ・マトリックス液晶ディスプレイに使用されるアクティブ・プレートを作る方法と、に関する。
【０００２】
【従来の技術】
アクティブ・マトリックス液晶ディスプレイ（ＡＭＬＣＤｓ（Ａｃｔｉｖｅ ｍａｔｒｉｘ ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙｓ））は、多くの用途（例えば、ラップトップ・パソコン）に高解像度ディスプレイを提供するために広く使用されている。このようなアクティブ・マトリックス液晶ディスプレイでは、液晶ディスプレイを駆動するために、個々のピクセル電極に対応するトランジスタが、使用される。このトランジスタは、通常、薄膜トランジスタ（ＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ））である。
【０００３】
従来のアクティブ・マトリックス液晶ディスプレイは、アクティブなピクセル電極、および対応するＴＦＴドライブ・トランジスタを持つアクティブ・プレートと、カウンター電極を支持する相対するパッシブ・プレートとを含んでおり、液晶は、パッシブ・プレートとアクティブ・プレートとに挟まれている。
【０００４】
ＡＭＬＣＤの従来のアクティブ・プレートの上面図を図１に、かつＡ−Ａに沿った断面を図２に示す。アクティブ・プレートは、実質的に平坦な基板１の上に形成される。行電極２と列電極４は、実質的に直角方向にアクティブ・プレート全体に延在する。ゲート電極６は、各ピクセル・エレメントのボトムゲートを形成するために、行電極２から離れて延在する。絶縁領域８は、行電極と列電極とを分離する。キャパシタ電極１０も、同様に、この行電極と平行にアクティブ・マトリックス全体に延在する。
【０００５】
絶縁層１６は、ゲート絶縁層を形成するためにゲート電極上に形成され、かつキャパシタ誘電体を形成するためにキャパシタ電極の上に形成される。半導体領域１２は、絶縁層１６の上に形成される。この半導体領域は、ソース領域３４からゲート絶縁層１６の上のドレイン領域３６に延在する低くドープされたアモルファスシリコン層１４と、ソース領域３４とドレイン領域３６において高くドープされた接点領域１８とを含む。ソース接点３２は、ソース領域３４に接続し、かつドレイン接点３０は、ドレイン領域３６に接続される。スプール２４は、ソース接点３２に接続するために、列電極４から延在する。
【０００６】
半導体領域１２、ゲート電極６、絶縁層１６、およびソース接点とドレイン接点１８が、薄膜トランジスタ（ＴＦＴ）構造を形成する。
【０００７】
ＴＦＴ構造は、絶縁層２０によって覆われている。バイアホール２２は、この絶縁層を介して、ドレイン接点３０に接続される。一般にインジウム・スズ酸化物により形成される透明なピクセル電極２６は、バイアホール２２を介して、ドレイン接点３０に接続される。
【０００８】
蓄積キャパシタは、ピクセル電極２６と容量ライン１０との間に形成される。このために、上部キャパシタ電極２８は、蓄積キャパシタ電極１０の上の絶縁層１６より上の各ピクセルの中に形成される。ピクセル電極２６は、バイアホール２２を介して、上部キャパシタ電極２８に接続される。
【０００９】
上述した単一のピクセル電極とＴＦＴ構造は、ピクセルのマトリックスを規定するために、基板１全体で反復される。
【００１０】
アクティブ・プレートを形成するためのピクセル電極のアレーを作る典型的な工程では、この構造を作り出すために使用される様々な層をパタニングするために、フォトリソグラフィとエッチングが使用される。４つのマスク層しか使用しない工程も幾つか提案されているが、多くの工程は、５つのマスク層を使用する。材料層を堆積し、各層の上にフォトレジストを規定し、次いで各材料層を９５％もエッチングまたは現像する必要があるため、可能なコスト節約には限りがある。更に、フォトリソグラフィは、資本コストが高く、処理能力は限られ、かつ高価なフォトレジストと現像液を大量に消費する道具を使用する、高コストの工程である。
【００１１】
従って、低コストで低分解能のパタニング工程を用いることによって、アクティブ・マトリックス・プレートを作り上げることが、提案されてきた。例えば、印刷工程が、提案されている。残念ながら、印刷工程は、従来のフォトリソグラフィと比較して、分解能と精度が乏しい。更に、グラビア−オフセットのような印刷工程では、フィーチャーのトレーリングエッジ （ｔｒａｉｌｉｎｇ ｅｄｇｅ） から延在する材料に、ヘアまたはテールが、残る傾向がある。これらのヘヤまたはテールによって、短絡が発生する場合がある。従って、印刷技術を使用してアクティブ・プレートを製造することは、非常に困難である。
【００１２】
従って、低分解能の工程を使用したアクティブ・プレートの製造方法と、これに対応したアクティブ・プレートの設計に対するニーズがある。
【００１３】
【課題を解決するための手段】
本発明によって、基板と、ゲート電極と、基板全体を縦に延在する第一蓄積キャパシタ電極とを規定する第一金属被覆層と、ソース電極と、ドレイン電極と、第ニ蓄積キャパシタ電極とを規定する第ニ金属被覆層と、ソース電極とドレイン電極との間に薄膜トランジスタ本体を形成する半導体本体層と、第一蓄積キャパシタ電極と第ニ蓄積キャパシタ電極との間の絶縁層と、を有するアクティブ・プレートにおいて、第ニ電極が、第一電極を横切って延在する複数のフィンガーから形成されるアクティブ・プレートが、提供される。
【００１４】
アクティブ・マトリックス液晶ディスプレイの性能の重要な要素は、キックバック電圧である。これは、スイッチングＴＦＴ内の寄生的なゲート・ピクセル容量を、全ピクセル容量で除したものに比例する。ある工程の変動が、ＴＦＴ寄生的な容量を変動させ、かつ従って、キックバック電圧をも変動させる場合がある。これは、印刷のような低い精細度のパタニング工程を使用している構成に特有の問題であるが、この問題は、全てのアクティブ・マトリックス液晶ディスプレイに、ある程度当てはまる。
【００１５】
この電圧の変動は、ＡＭＬＣＤだけではなく、ＴＦＴと蓄積キャパシタを有するアクティブ・プレートを使用した他の構造においても発生する。このような構造の一例として、アドレス指定された（ａｄｄｒｅｓｓｅｄ）エレメントの列と蓄積キャパシタとを有する種類のＸ線検出器がある。
【００１６】
本発明によるアクティブ・プレートでは、ドレイン電極の幅の増加が、フィンガーの幅の増加に一致する傾向を有するであろうが、これは、両方とも第ニ金属被覆層で形成され、かつ同じ工程を使用してパタニングされるためである。従って、これら２つの量の比率に依存するキックバック電圧は、アクティブ・マトリックス構造で使用されると、ドレイン電極とフィンガー・キャパシタ電極とを規定するために使用されるパタニング工程の可変性に対する依存度が、かなり低くなるであろう。
【００１７】
第ニ金属被覆層で形成される少なくとも一つの縦のエレメントによって、または個別のバイアを介して各フィンガーをピクセル電極に別々に接続することによって、または他の方法によって、この複数のフィンガーを電気的に共に接続することができる。
【００１８】
効果的な相殺（ｃａｎｃｅｌｌａｔｉｏｎ）のために、フィンガーの幅を、ドレイン電極の幅の半分から二倍、好ましくは、０．８倍から１．２倍とすることができる。
【００１９】
アクティブ・プレートは、低い精細度のパタニング工程から一つ以上の層を形成することを可能にするフィーチャーを組み込むことができる。例えば、半導体本体は、ゲート電極の上で縦に延在することができるため、半導体本体から延在するいかなるヘアまたはテールは、この構造に影響を及ぼすことなく、ゲート電極の上に留まるであろう。
【００２０】
ドレイン電極は、半導体本体とゲート電極の全幅に延在することができる。この単純な構成によって、半導体本体とゲート電極を低分解能の工程で形成することが、容易になる。更に、第一電極の端と重なり合う第ニ電極と組み合わせると、キックバック電圧は、第一蓄積キャパシタ電極とＴＦＴのゲート電極とを形成する金属被覆層の幅の変動の影響を、あまり受けなくなる。
【００２１】
複数のフィンガーと、重なり合う電極とを結合するために、本発明の実施例は、第一電極の幅全体に横に延在する複数のフィンガーから、第ニ電極を形成する。
【００２２】
ゲート電極は、実質的に一定の幅で、基板全体を縦に延在することができる。
【００２３】
アクティブ・プレートを、アクティブ・プレートとパッシブ・プレートとの間に液晶を有する液晶ディスプレイに組み込むことができる。
【００２４】
本発明は、低い精細度のパタニング工程を使用して、ゲート電極と、基板全体を縦に延在する第一蓄積キャパシタ電極とを規定する第一金属被覆層を、基板上に堆積し、かつパタニングするステップと、絶縁層を堆積するステップと、低い精細度のパタニング工程を使用して、薄膜トランジスタ本体を形成する半導体本体層を堆積し、かつパタニングするステップと、高い精細度の工程を使用して、ソース電極と、ドレイン電極と、第二蓄積キャパシタ電極を規定する第二金属被覆層と、を堆積し、かつパタニングするステップと、を有するアクティブ・プレートの製造方法において、第二蓄積キャパシタ電極が、基板を横切って延在する複数の別々のフィンガーを有するようにパタニングされる、アクティブ・プレートの製造方法にも関する。
【００２５】
重なり合う第二蓄積キャパシタ電極は、層の一部、特に、第一金属被覆層をパタニングするために使用される低い精細度の工程を使用することによる副作用を、減少させる。特に、このように製造された素子は、それ以外の方法で製造された場合よりも、キックバック電圧の変動を低くすることができる。
【００２６】
実施例では、高い精細度の工程をフォトリソグラフィとし、かつ低い精細度の工程を印刷とすることができる。
【００２７】
ドレイン電極は、ゲート電極の幅全体に延在することができる。
【００２８】
次に、添付の図面を参照して、本発明の個別の実施例を単なる具体例として説明する。
【００２９】
【発明を実施するための形態】
図３は、本発明による薄膜素子の例示的な製造方法のステップを、上面の略図で示し、かつ図４は、このように作られた薄膜素子を、Ｂ−Ｂを通る断面で示している。この例では、素子は、アクティブ・マトリックス液晶ディスプレイのアクティブ・プレートである。
【００３０】
この例示的な実施例によるアクティブ・プレートの製造方法は、基板１から始まる。基板は、図示されているように実質的に平坦な上面４０を有する透明な材料、例えば、ガラスでできている。
【００３１】
第一金属被覆層２，１０は、基板１の表面４０に印刷される。この金属被覆層２，１０は、基板を横切って延在する複数の行電極２と、行電極２と平行に、同様に基板を横切って延在する複数の蓄積キャパシタ・ライン１０と、を規定する。明確にするために、図３には、１つの行電極２と１つの蓄積キャパシタ・ライン１０しか示されていないが、アレーを作るために、幾つかの行電極２と蓄積キャパシタ・ライン１０を設けても良いことが、認識されるであろう。
【００３２】
第一金属被覆層２，１０ は、一回のオフセット印刷動作により、行電極２に平行な行方向４２に、基板を横切って印刷される。行電極２と容量電極１０の両方は、ディスプレイのために使用されるアレーの領域で、実質的に一定の幅である。行電極２と容量電極１０の端で発生するいかなるテール４４も、ディスプレイ領域の外側で発生するため、影響は、ほとんどない。
【００３３】
次いで、窒化ケイ素のゲート誘電体層１６が、基板１全体の上に形成される。
【００３４】
次に、半導体の島１２が、形成される。これらは、真性アモルファスシリコン（ｉ ａ−Ｓｉ：Ｈ）の層１４と、かつ次いで、ドープされたアモルファスシリコン（ｎ＋ ａ−Ｓｉ：Ｈ）の層１８とを堆積することによって、形成される。各層は、同じ形状のマスクを使用して印刷される。半導体の島１２は、行電極の上で縦に構成され、かつその長辺が、行電極２に平行である、すなわち行方向４２に沿った、長方形の形状をしている。印刷は、行方向４２に行われる。半導体の島１２の下の行電極２の領域６は、ゲート電極として作用する。
【００３５】
次のステップは、第二金属被覆層４，２８，３０，４６を設けることである。
これは、基板全体の上に堆積され、かつ次いで、従来のフォトリソグラフィを使用してパタニングされる。この金属被覆層は、行電極２に対して直角方向に基板を横切って延在する列電極４を形成し、かつこの一部は、ソース接点３２を構成する。フィンガー４６は、列電極からドレイン電極を囲むように延在して、更なるソース接点３２を形成する。第二金属被覆層は、ドレイン電極３０も形成する。列電極４、フィンガー４６、およびドレイン電極３０は、行方向４２に対して直角に半導体の島１２を横切って延在する。
【００３６】
蓄積キャパシタ４８の上部電極２８を形成するために、金属被覆層４，２８，３０，４６も使用される。上部電極の形状は、上部電極２８を共に接続するための複数の縦のエレメント５２によって結び付けられて、ゲート電極の幅全体に延在する、複数のフィンガー５０である。第一電極の上に延在する箇所でのフィンガー５０の幅は、ドレイン電極３０が、ゲート電極２と半導体の島１２の上に延在する箇所でのドレイン電極３０の幅と、実質的に同じである。
【００３７】
第二蓄積電極２８のフィンガー５０の一部または全ては、異なる方向、すなわち、第一蓄積キャパシタ電極１０を横に横切るのではなく、例えば、行方向４２に対して縦または斜めに、延在することもできる。
【００３８】
蓄積キャパシタを横切る第二金属被覆層４，２８，３０，４６のフィンガー５０が、縦のエレメント５２によって共に接続されていることは、必須ではない。すなわち、いかなる適切な電気接続でも使用可能である。例えば、この接続を、各フィンガーに対応する別々のバイア２２を介して行うことも可能である。このバイア２２を、他の層内の導体（ピクセル電極２６が、便利である）に接続することもできる。
【００３９】
絶縁層１６は、上部電極２８と蓄積キャパシタ・ライン１０との間のキャパシタ誘電体として作用する。
【００４０】
第二金属被覆層４，３０，４６は、次に、ドープされたアモルファスシリコン層１８を、第二金属被覆層４，３０，４６の下を除いてエッチング除去する、バック・チャンネル・エッチング・ステップを実行するためのエッチマスクとして使用される。このことによって、薄膜トランジスタのチャンネルを形成する真性アモルファスシリコン層１４が、行電極２の上に残される。半導体の島の下の行電極２の領域６は、薄膜トランジスタのゲートを形成する。このようにして、薄膜トランジスタのチャンネル長は、低い精細度の印刷方法の代わりに、フォトリソグラフィという高い精細度のパタニング方法によって規定される。層の構成、かつ特に、半導体の島と行電極の簡素な形状は、半導体の島と行電極の精細度の不正確さが、従来の配列構造の場合よりも重大でないことを意味する。
【００４１】
次に、例えば、印刷のような低い精細度の工程によって、不活性化層２０が、基板全体を覆って形成される。次に、接点ホールマスクが、印刷され、かつキャパシタの上部電極２８、およびドレイン３０の上方で、バイア２２をエッチングするために、使用される。不活性化層２０は、窒化シリコンである。ポリマー材料のような他の材料を使用することもできる。周知のように、接点ホールマスクは、次に除去される。
【００４２】
次に、インジウム錫酸化物 （ＩＴＯ） のピクセル電極２６が、アクティブ・プレートを完成するために、不活性化層２０全体に印刷される。印刷方向は、行方向４２に対して直角である。ピクセル電極２６と隣接した電極２との間の隙間は十分であるため、ピクセル電極からトレールするヘア４４は、隣接した行電極２に重なり合わない。
【００４３】
キック‐バック電圧は、アドレス指定を行うパルスの端のゲート電圧の変化と、全ピクセル容量に対するゲート−ドレイン容量の比率との積に比例し、すなわち、蓄積容量と、（アクティブ・プレートとパッシブ・プレートとの間の）液晶容量と、ゲート−ドレイン容量との和である。
【００４４】
ドレイン電極３０の幅の僅かな増加または減少を発生させるいかなる工程の変動にも、フィンガー５０の幅の対応する僅かな増加または減少を発生させる傾向があるが、これは、両方のフィーチャーが、第ニ金属被覆層の一部であり、かつ共にパタニングされるためである。各場合における「幅」とは、基板に対して平行であり、かつ電極が延在する方向に対して実質的に垂直な平面内の電極の大きさを意味する。第ニキャパシタ電極２８またはドレイン電極３０が、各々、第一キャパシタ電極１０の幅またはゲート電極２の幅全体を横に延在している場合、この幅は、行方向４２で測定されるであろう。
【００４５】
従って、ゲート−ドレイン容量の増加または減少は、蓄積容量の対応する増加または減少に一致するであろう。従って、提案されている構造は、第ニ金属被覆層で形成されるフィーチャーの幅の変動によって発生するキックバック電圧の工程の変動を減らす傾向を有する。
【００４６】
更に、上部電極２８は、低い蓄積キャパシタの電極１０の端に重ね合わせられる。こうすることにより、行電極２とキャパシタ電極１０の幅が、公称の設計値より少し広いか、または狭い場合、蓄積キャパシタの容量は、増加するが、ＴＦＴのゲート−ドレイン容量も増加するであろう。この場合も、キック‐バック電圧は、工程変動に対して変動する傾向が少なくなるが、今回は、第一金属被覆層の幅の変動に対して変動する傾向が少なくなる。
【００４７】
ここに説明されている方法は、フィリップス社の同時係属出願の特許出願ＧＢ０１０５１４５．７（当社整理番号ＰＨＧＢ０１００３０）（これは、本願明細書に引用として組み込まれている）に記述されているアプローチを発達させたものであり、。この同時係属出願のアプローチでは、アクティブ・プレートの層を規定するために、５つの層によるパタニング工程が使用されている。フォトリソグラフィのような高い精度の工程を使用することによって、ソース金属被覆とドレイン金属被覆のために使用される１つの層をパタニングするのみで良いように、これらの層の設計は、従来使用されていたものとは異なっている。他の層は、低い精細度の工程（例えば、印刷）を使用することによって、パタニングが可能である。
【００４８】
キック‐バック電圧の可変性の減少が、ゲート電極６の特定の形状に依存していないことに、留意すべきである。例えば、ゲート電極６が、行電極２から横に延在するスプールの形状をしている構成でも、本発明を使用することができる。
【００４９】
それにもかかわらず、低い精細度のパタニング工程を使用して、その上にこの構造を容易に製造することが可能な、半導体本体１２を有するゲート電極６として、行電極２は、使用される。
【００５０】
図５は、蓄積キャパシタの第ニ電極２８の可能な形状の数を示す。説明されている実施例では、ドレイン電極３０を規定し、かつ複数のフィンガー５０を有する第ニ蓄積キャパシタ電極２８を設けるようにパタニングされている第ニ金属被覆層４， ２８， ３０， ４６が、第一金属被覆層２， １０の上に設けられている。しかしながら、第ニ金属被覆層４， ２８， ３０， ４６が、第一金属被覆層２， １０の下に設けられている構成にも、本発明を適用することができる。
【００５１】
図５ａは、第ニ電極２８が、完全に第一蓄積キャパシタの電極１０の領域の上と中にある、前述の同時係属出願で説明されている構成を示す。
【００５２】
図５ｂの相対例では、対照的に、第ニキャパシタ電極２８は、低いキャパシタ電極１０の端に重なり合っている。こうすることにより、工程の変動の結果、上部蓄積キャパシタ電極２８が、公称よりも広くなった場合、ゲート電極の幅も同様に広くなる傾向を有する。従って、蓄積キャパシタ４８の容量およびＴＦＴの寄生的なゲートドレイン容量は、同時に変化し、かつキックバック電圧のいかなる変動も、減少する。このキャパシタを使用した設計では、ゲート電極２と低いキャパシタ電極１０の金属被覆層幅の変動に対する感度が、図５ａの場合と比較して４０％しかないことが、計算によって示された。
【００５３】
本発明による、図５ｃに示されている設計の場合、列電極４と、ドレイン電極３０と、蓄積キャパシタ４８の第ニ電極２８とを形成する第ニ金属被覆層４，２８，３０，４６の幅の変動に対する感度が、より低くなる。ドレイン電極３０の幅の変動は、ゲート・キャパシタの第ニ蓄積電極２８で一致するため、ゲート−ドレイン容量と蓄積容量は、同時に変化する傾向を有する。この構成によって、第ニ金属被覆層４，２８，３０，４６のフィーチャーの幅の変動に対するキックバック電圧の感度を著しく減らすことができることを、モデリングは、示している。
【００５４】
図５ｄは、図５ｂと図５ｃの両方の利点を結合した、本発明による構成を示す。この場合、蓄積キャパシタ４８の設計が、第一金属被覆層２，１０と第ニ金属被覆層４，２８，３０，４６の両方の幅の変動による影響を、減少させる。
【００５５】
図６は、アクティブ・プレート６２と、パッシブ・プレート６４と、アクティブ・プレートとパッシブ・プレートとの間の液晶と、を有する液晶ディスプレイを貫く概略断面図を示す。こうすることにより、当業者は、アクティブ・プレートから液晶ディスプレイ装置を製造することに精通するであろう。
【００５６】
本発明は、示されている構成に限定されない。特に、薄膜トランジスタとキャパシタの特定の形状を用いて、本発明を説明してきたが、本発明は、蓄積キャパシタと薄膜トランジスタとを有するアクティブ・プレートの他の態様にも適用可能である。本発明のアプローチが適切である可能性がある出願の一例として、蓄積キャパシタと統合されたＴＦＴを有することができる、大きな画像センサ、例えば、産業用Ｘ線検出器の製造がある。
【００５７】
ここで説明されている実施例の詳細を、更に変更することができる。例えば、基板を不透明にして、かつプレートを反射光に作用させることができる。この場合、ピクセル電極を透明にする必要はない。
【００５８】
更なる変更例では、層の材料によって基板を覆い、レジスト・パターンをこの材料上へ印刷し、かつ層をパタニングする必要がない箇所の材料をエッチング除去することによって、層の一部または全てを形成することができる。印刷されたレジストを使用することにより、フォトレジストをフォトリソグラフィ技術で処理する必要がなくなる。こうすることにより、使用される層を直接印刷する必要がなくなり、低コストの印刷技術をパタニングに使用することが可能となる。
【００５９】
本発明は、上述したような、ボトム‐ゲート型構造の構造体の製造に制限される訳ではなく、トップ‐ゲート型構造の構造体の製造にも適用可能である。当業者が認識するように、層の順序が、製造ステップの順序を決定する。例えば、ボトムゲート型構造の構造体の場合、ゲートを形成する行電極を堆積し、かつパタニングし、これにゲート絶縁層を続け、これに半導体領域を続け、次にソース金属被覆とドレインの金属被覆とを続ける。逆にいえば、トップゲート型構造の構造体を形成するためには、ゲートを規定する行電極は、半導体層、ソースとドレインの金属被覆、およびゲート絶縁物が堆積された後に、規定することができる。
【００６０】
ここに説明されている実施例では、フォトリソグラフィを、高い解像度の工程として使用し、かつ印刷を低い解像度の工程として使用している。しかしながら、本発明は、他の工程の組にも適用可能である。例えば、層の大半に対して使用される低い解像度の工程は、例えば、接点アライナを使用した低い解像度のフォトリソグラフィであり、かつ高い解像度の工程では、投影アライナが使用される。これに代えて、高い解像度の工程として接点アライナを使用し、低い解像度プロセスとして印刷を使用することもできる。
【００６１】
更に、工程の数を２つに制限する必要はない。例えば、１つの低い精細度工程を用いて１つの層をパタニングし、かつ異なる低い精細度工程を用いて他の層を処理すると便利な場合がある。
【００６２】
本発明は、様々な半導体技術にも応用可能である。ここで説明したアモルファスシリコン層は、幾つかの半導体の種類の何れによっても、置き換え可能である。例として、ポリシリコン、有機半導体、ＣｄＴｅのようなＩＩ−ＶＩ族半導体、ガリウム砒素のようなＩＩＩ−Ｖ族半導体等が含まれる。
【００６３】
金属被覆層を、アルミニウム、銅、またはいかなる便利な導体とすることが可能であり、必ずしも金属である必要はない。
【００６４】
本開示を読むことによって、他の変形例と変更例が、当業者には明らかとなるであろう。このような変形例と変更例は、薄膜回路と、半導体装置と、これらの構成部品とを有する電子装置の設計と、製造と、使用とにおいて既に公知であり、かつ、本願明細書で既に説明されたフィーチャーの代わりに、または、これに追加して使用することができる、同等かつその他のフィーチャーを含むことができる。
【００６５】
本出願では、フィーチャーの特定の組合せに対して、請求の範囲を考案してきたが、本発明の開示の範囲には、何れかの請求項で目下請求されているものと同じ発明に関係しているか否かに関わらず、かつ、本発明と同様に同じ技術的な問題の何れか、または、全てを軽減するか否かに関わらず、本願明細書において明確に、または、暗黙に開示されているフィーチャー、または、そのいかなる一般化の、いかなる新規なフィーチャー、または、いかなる新規な組合せも含まれることを、理解すべきである。別々の実施例による前後関係で説明されているフィーチャを、単一の実施例で、組み合わせて提供しても良い。逆に、簡潔さのために単一の実施例による前後関係で説明されている様々なフィーチャを、別々に、または、いかなる適切な副次的な組み合わせによって提供しても良い。本出願の遂行の間、またはそこから導出されるいかなる更なる出願の間、このようなフィーチャー、および／または、このようなフィーチャーの組合せに対して、新たな請求項が請求される可能性があることを、本出願人は、ここに通告しておく。
【図面の簡単な説明】
【図１】従来のアクティブ・マトリックス液晶ディスプレイの上面図である。
【図２】図１の構成における薄膜トランジスタの断面を示す。
【図３】図３ａ〜図３ｅは、本発明の実施例によるアクティブ・プレートを作るための製造ステップを上面図で示す。
【図４】図３ｅに示されている実施例のＢ−Ｂを通る横断面である。
【図５】図５ａ〜図５ｄは、本発明による、かつ相対例における、キャパシタ電極の形状の詳細図である。
【図６】本発明による液晶素子の線図的な横断面である。
【符号の説明】
１…基板
２…行電極
４…列電極
６…ゲート電極
８…絶縁領域
１０…キャパシタ電極
１２…半導体の島
１４…真性アモルファスシリコンの層
１６…絶縁層
１８…ドープされたアモルファスシリコン層
２０…不活性化層
２２…バイアホール
２４…スプール
２６…ピクセル電極
２８…キャパシタ電極
３０…ドレイン接点
３２…ソース接点
３４…ソース領域
３６…ドレイン領域
４０…上面
４２…行方向
４４…テール
４６…フィンガー
４８…蓄積キャパシタ
５０…フィンガー
５２…エレメント
６２…アクティブ・プレート
６４…パッシブ・プレート
【図１】
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【図２】
2004527011.tif 000004
【図３ａ】
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【図３ｂ】
2004527011.tif 000006
【図３ｃ】
2004527011.tif 000007
【図３ｄ】
2004527011.tif 000008
【図３ｅ】
2004527011.tif 000009
【図４】
2004527011.tif 000010
【図５ａ】
2004527011.tif 000011
【図５ｂ】
2004527011.tif 000012
【図５ｃ】
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【図５ｄ】
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【図６】
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【国際公開パンフレット】
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【国際調査報告】
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