(57)【要約】絶縁ゲート薄膜フィルムトランジスタが、ゲート電極及びソース電極（２０）及びドレイン電極（２４）を具えている。これらのソース及びドレイン電極は横方向に離間して、ゲート絶縁層及びアモルファスシリコン層によってゲート電極（１２）から縦方向に分離されている。前記アモルファスシリコン層（１６）の領域が、前記トランジスタのチャンネルを規定する前記ソース電極と前記ドレイン電極との間の横方向の空間と縦に並んで、前記アモルファスシリコン層の領域が１００ｎｍ未満の厚さを有して、この領域をリン原子で２．５×１０１６〜１．５×１０１８原子／ｃｍ３にドーピングする。このことは移動度の増加を可能にして、これにより、シリコン層の厚さの低減を許容することができる。この厚さの低減は、層の感光性を、ブラックマスク層の必要性を回避するために十分なくらいに低下させることを可能にする。
2004516669.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極及びソース電極及びドレイン電極を具えた絶縁ゲート薄膜フィルムトランジスタであって、前記ソース電極とドレイン電極とが横方向に離間して、これらの両電極がゲート絶縁層及びアモルファスシリコン層によって前記ゲート電極から縦方向に分離されて、前記アモルファスシリコン層の領域が、前記トランジスタのチャンネルを規定する前記ソース電極と前記ドレイン電極との間の横方向の空間と縦に並んでいる絶縁ゲート薄膜フィルムトランジスタにおいて、
前記アモルファスシリコン層の領域が１００ｎｍ未満の厚さを有して、前記アモルファスシリコン層を、ｎ型ドーパント原子で２．５×１０１６〜１．５×１０１８原子／ｃｍ３のドーピング密度にドーピングしたことを特徴とする絶縁ゲート薄膜フィルムトランジスタ。
【請求項２】
前記ドーパントの原子がリンを具えていることを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記アモルファスシリコン層の領域の厚さが４０ｎｍ〜８０ｎｍであることを特徴とする請求項１または２に記載のトランジスタ。
【請求項４】
前記アモルファスシリコン層の領域の厚さが４０ｎｍ〜６０ｎｍであることを特徴とする請求項３に記載のトランジスタ。
【請求項５】
前記ドーピング密度が５×１０１６〜１．５×１０１７原子／ｃｍ３であることを特徴とする請求項１〜４のいずれかに記載のトランジスタ。
【請求項６】
前記シリコン層が、少なくとも下部の真性層及び上部のｎ型層を具えて、前記ｎ型層を、前記ソース電極と前記ドレイン電極との間の横方向の空間と縦に並んだ前記アモルファスシリコン層の領域から除去したことを特徴とするアクティブプレート。
【請求項７】
液晶ディスプレイ用のアクティブプレートであって、このアクティブプレートが、
画素トランジスタ用のゲート導体を規定し、そして行導体も規定する、絶縁基板上のゲート導体層と；
前記ゲート導体層上のゲート絶縁層と、
前記ゲート導体の上方にあるトランジスタ本体領域を規定する、前記ゲート絶縁層上のシリコン層と、
前記画素トランジスタ用のソース導体及びドレイン導体を規定し、かつ列導体も規定する、前記シリコン層上のソース導体層及びドレイン導体層とを具えて、前記列導体の各々を、関連するトランジスタのソース及びドレインの一方に接続して、
前記アクティブプレートがさらに、画素電極を規定する画素電極層を具えて、前記画素電極が、前記関連するトランジスタのソース及びドレインの他方に接触しているアクティブプレートにおいて、
前記トランジスタ本体領域が１００ｎｍ未満の厚さを有して、前記トランジスタ本体領域を、ｎ型ドーパント原子で２．５×１０１６〜１．５×１０１８原子／ｃｍ３のドーピング密度にドーピングしたことを特徴とする液晶ディスプレイ用のアクティブプレート。
【請求項８】
前記ドーパント原子がリンを具えていることを特徴とする請求項７に記載のアクティブプレート。
【請求項９】
前記シリコン層が、少なくとも下部の真性層及び上部のｎ型層を具えて、前記ｎ型層を、前記シリコン層の前記トランジスタ本体領域を規定する部分から除去したことを特徴とする請求項７または８に記載のアクティブプレート。
【請求項１０】
前記画素電極の各々が、行導体及び列導体によって区切られた画素空間を占めて、前記画素電極が前記行導体及び列導体に部分的にオーバラップしていることを特徴とする請求項７、８または９に記載のアクティブプレート。
【請求項１１】
請求項７〜１０のいずれかに記載のアクティブプレートと、パッシブプレートと、前記アクティブプレートと前記パッシブプレートとの間に挟んだ液晶材料の層とを具えていることを特徴とするアクティブマトリクス液晶ディスプレイ。
【請求項１２】
液晶ディスプレイ用のアクティブプレートを形成する方法において、この方法が、
絶縁基板上にゲート導体層を堆積させてパターン化するステップと、
前記パターン化したゲート導体層上にゲート絶縁層を堆積させるステップと、
前記ゲート絶縁層上にシリコン層を堆積させるステップとを具えて、この堆積を、ｎ型ドーパント原子及びシリコンを含むガスを含んだ化合物を少なくとも具えたガスからのプラズマ堆積で構成して、前記シリコンを含むガスの体積に対する前記化合物の体積の比率を、前記シリコン層内の前記ｎ型ドーパント原子のドーピング密度が２．５×１０１６〜１．５×１０１８原子／ｃｍ３になるように選択して、
前記方法がさらに、前記シリコン層上にソース導体層及びドレイン導体層を堆積させてパターン化するステップと、
前記トランジスタのソース及びドレインの一方に接触する画素電極層を形成するステップと
を具えていることを特徴とするアクティブプレートの形成方法。
【請求項１３】
前記ドーパント原子を含む化合物がホスフィンを具えて、前記シリコンを含むガスがシランを具えて、シランの体積に対するホスフィンの体積の比率が１×１０−６〜６×１０−５の範囲内にあることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記シリコン層を１００ｎｍ未満の厚さまで堆積させることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記シリコン層を４０ｎｍ〜８０ｎｍの厚さまで堆積させることを特徴とする請求項１４に記載の方法。
【請求項１６】
前記シリコン層を、真性層である第１層及びｎ＋型層である第２層の少なくとも２つの層として堆積させて、前記トランジスタのチャンネルを規定する層の領域から前記ｎ＋型層を除去して、前記トランジスタチャンネルの厚さを１００ｎｍ未満にすることを特徴とする請求項１２に記載の方法。
【請求項１７】
前記シリコン層を、低堆積速度のアンドーピング層、高堆積速度のマイクロドーピング層、及び高度にドーピングした接触層として堆積させることを特徴とする請求項１６に記載の方法。
【請求項１８】
前記トランジスタのチャンネルの厚さを４０ｎｍ〜８０ｎｍにすることを特徴とする請求項１６に記載の方法。
【請求項１９】
前記パターン化したソース及びドレイン層と前記画素電極層との間にパッシベーション層を設けて、該パッシベーション層内にスルーホールを設けて、前記画素電極層と前記トランジスタのソース及びドレインの一方との間の接触を可能にすることを特徴とする請求項１２〜１８のいずれかに記載の方法。
【請求項２０】
前記ゲート導体層が行導体を規定して、前記ソース導体層及びドレイン導体層が列導体を規定して、前記画素電極層が画素電極を規定して、前記画素電極の各々が、行導体及び列導体によって区切られた画素空間を占め、かつ前記行導体及び列導体に部分的にオーバラップしていることを特徴とする請求項１２〜１９のいずれかに記載の方法。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は薄膜フィルムトランジスタに関するものであり、特にアクティブマトリクス液晶ディスプレイのアクティブプレートに使用するトランジスタに関するものである。本発明は、アクティブプレートそのもの、及びディスプレイにも関するものである。
【０００２】
（従来技術）
液晶ディスプレイは通常、アクティブプレート及びパッシブプレートを具えて、これらの間に液晶材料を挟んでいる。アクティブプレートは、トランジスタスイッチングデバイスのアレイを具え、通常、１つのトランジスタがディスプレイの各画素に関連する。各画素もアクティブプレート上の画素電極に関連し、この画素電極に、個々の画素の明るさを制御するための信号を供給する。これらのトランジスタは通常、アモルファスシリコン薄膜フィルムトランジスタで構成される。
【０００３】
アクティブプレートの大きな領域は少なくとも部分的に透明であり、ディスプレイは通常バックライトによって照射するので、このことが必要である。主に、不透明の行導体及び列導体で覆われる領域が、このプレートの唯一不透明な部分である。前記画素電極が透明領域を覆わなければ、画素電極によって調整されない液晶材料の領域が存在するが、この領域はバックライトからの光を受けない。このことは、ディスプレイのコントラストを低下させる。アクティブプレートのこれらの領域を遮蔽するために、そしてトランジスタの動作特性が光に依存するので、これに加えてトランジスタを遮蔽するために、通常、ブラックマスク層を設ける。
【０００４】
従来は、ブラックマスク層がアクティブマトリクスセルのパッシブプレート上に位置している。しかしこの場合には、セルの結合（カップリング）精度が貧弱であることの結果として、ブラックマスク層と画素電極とのオーバラップ（重複）を大きくする必要がある。このオーバラップは表示画素の開口部を減少させて、このことがディスプレイの電力効率を低下させる。このことは特に、携帯製品のような電池駆動の装置にとって不所望である。
【０００５】
アクティブプレートの層を用いて必要なマスク機能を提供することが提案されている。例えば、１つの提案は、行導体と列導体とがオーバラップするように画素電極を規定して、これにより、行及び列導体と画素電極との間にギャップ（隙間）が存在しないようにすることであり、さもなければ画素電極を遮蔽する必要がある。このことは、画素電極と行及び列導体との間に、厚い低誘電率の絶縁体を必要とする。この種のディスプレイは、電界遮蔽画素（ＦＳＰ：Ｆｉｅｌｄ Ｓｈｉｅｌｄｅｄ Ｐｉｘｅｌ）設計として知られている。画素電極が行及び列導体上に重なるオーバラップは、遮蔽を必要とするあらゆるギャップをなくすが、トランジスタの感光性を考えれば、まだ光がトランジスタに到達することを防止しなければならない。従って、有機ブラック層も設けて、トランジスタ領域を覆ってトランジスタ内の光誘起の漏れを防止する。このため、ブラックマスクをパッシブプレートから除去することは、過去には、アクティブプレートのための特別なマスクステップ（工程）という犠牲を払っていた。
【０００６】
液晶ディスプレイを製造するコストの多くはアクティブプレートを製造するコストから生じ、このことはプロセスに用いるマスクステップ数に依存する。トランジスタの感光性を小さくしてブラックマスクの必要性を回避することができれば、マスク数の低減が達成される。
【０００７】
トランジスタの感光性は、トランジスタの本体を規定する前記アモルファスシリコン層の厚さの関数であることが知られている。液晶ディスプレイに使用するトランジスタのごく普通の設計は、ボトム・ゲート・バック・チャンネル・エッチ（ＢＣＥ）トランジスタである。前記アモルファスシリコン層は、トランジスタのチャンネルを規定する下部の真性部分、及び電子注入を提供し、かつソース−ドレインの界面におけるホールの注入を防止する上部のｎ型ドーピング部分を具えている。トランジスタのチャンネル領域は真性である必要があるので、上部のｎ型ドーピング部分をソースとドレインとの間から除去する。従来は、シリコン層の真性部分の厚さは少なくとも１５０ｎｍであり、ｎ型ドーピング部分の厚さはおよそ３０ｎｍである。ｎ型層をチャンネルから除去するためのいわゆるバックチャンネルエッチングの後には、トランジスタ本体を規定する真性アモルファスシリコン層の残りの厚さは通常少なくとも１００ｎｍである。
【０００８】
薄膜フィルムトランジスタの動作は、いわゆるバンドベンディング（帯域曲がり）に依存し、これによって導通レベルが半導体のフェルミレベルに向かう。アクティブマトリクスディスプレイの用途に適したトランジスタの寸法については、およそ１００ｎｍの厚さの真性アモルファスシリコンが、トランジスタの動作特性が適切であるための材料中に生じるバンドベンディングが十分であるための最小許容の厚さであることが判明している。アモルファスシリコン層の厚さが低減されるので、チャンネル層の最上部（「バックチャンネル」領域）における界面準位がフェルミレベルのピン止めをもたらす。このことは、エッチングによるシリコン層のｎ型部分の除去中のプラズマ破壊によって生じる欠陥状態が高密度であることの結果である。下部のシリコンの厚さが、デバイスの移動度の劣化及びより高いしきい値電圧をもたらし、従ってより貧弱なスイッチング特性をもたらす。不都合なことに、必要なシリコンの厚さがいろいろなレベルの感光性を生じさせて、これは光の遮蔽が必要であることを意味する。
【０００９】
（発明の開示）
本発明の第１の要点によれば、ゲート電極及びソース電極及びドレイン電極とを具えた絶縁ゲート薄膜フィルムトランジスタが提供され、前記ソース電極とドレイン電極とが横方向に離間して、これらの両電極がゲート絶縁層及びアモルファスシリコン層によって前記ゲート電極から縦方向に分離されて、前記アモルファスシリコン層の領域が、前記トランジスタのチャンネルを規定する前記ソース電極と前記ドレイン電極との間の横方向の空間と縦に並んで、前記アモルファスシリコン層の領域が１００ｎｍ未満の厚さを有し、かつこの領域を、ｎ型ドーパント原子で２．５×１０１６〜１．５×１０１８原子／ｃｍ３のドーピング密度にドーピングする。
【００１０】
ここで「縦方向」とは、基板に垂直な方向（即ち積層の方向）を意味し、「横方向」とは、基板にほぼ平行な方向（即ち薄膜フィルム層の平面内）を意味する。
【００１１】
本発明は、移動度の増加を可能にして、これにより、シリコン層の厚さの低減を許容可能にする。この厚さの低減は、層の感光性を、ブラックマスク層の必要性を回避するのに十分なくらいに低減することを可能にする。前記ｎ型ドーパントは蛍光体を具えていることが好ましい。
【００１２】
前記アモルファスシリコン層の領域は４０ｎｍ〜８０ｎｍであることが好ましく、４０ｎｍ〜６０ｎｍであることがより好ましい。前記ドーピング密度は、５×１０１６〜１．５×１０１７原子／ｃｍ３とすることができる。
【００１３】
前記シリコン層は、下部の真性層及び上部のｎ型層を具えることができ、ここで、前記ｎ型層を、前記ソース電極と前記ドレイン電極との間の横方向の空間と縦に並んだ前記アモルファスシリコン層の領域から除去する。これによりＢＣＥ構造が規定される。
【００１４】
本発明の第２の好適例によれば、アクティブマトリクスディスプレイ用のアクティブプレートが提供され、このアクティブプレートが、
画素トランジスタ用のゲート導体を規定し、そして行導体も規定する絶縁基板上のゲート導体層と、
前記ゲート導体層上のゲート絶縁層と、
前記ゲート導体の上方にあるトランジスタ本体領域を規定する、前記ゲート絶縁層上のシリコン層と、
前記画素トランジスタ用のソース導体及びドレイン導体を規定し、かつ列導体も規定する、前記シリコン層上のソース及びドレイン導体層とを具えて、前記列導体の各々を、関連するトランジスタのソース及びドレインの一方に接続して、
前記アクティブプレートがさらに、画素電極を規定する画素電極層を具えて、前記画素電極が、前記関連するトランジスタのソース及びドレインの他方に接触して、
前記トランジスタ本体領域が１００ｎｍ未満の厚さを有して、前記トランジスタ本体領域を、ｎ型ドーパント原子で２．５×１０１６〜１．５×１０１８原子／ｃｍ３のドーピング密度にドーピングする。
【００１５】
前記画素電極の各々が、行及び列導体によって区切られた画素空間を占めて、これらの画素電極がこれらの行及び列導体に部分的にオーバラップしている。このことは、前記画素電極と前記行及び列導体との間のあらゆるブラックマスク層の必要性を回避して、前記薄膜シリコン層が、ブラックマスク層によってトランジスタを遮蔽する必要性を回避する。
【００１６】
本発明はアクティブマトリクス液晶ディスプレイも提供し、このアクティブマトリクス液晶ディスプレイは、本発明のアクティブプレートと、パッシブプレートと、これらのアクティブプレートとパッシブプレートとの間に挟んだ液晶材料とを具えている。
【００１７】
本発明の第３の要点によれば、液晶ディスプレイ用のアクティブプレートを形成する方法が提供され、この方法が、
絶縁基板上にゲート導体層を堆積させてパターン化するステップと、
前記パターン化したゲート導体層上にゲート絶縁層を堆積させるステップと、
前記ゲート絶縁層上にシリコン層を堆積させるステップとを具えて、この堆積を、ｎ型ドーパント原子及びシリコンを含むガスを含んだ化合物を少なくとも具えたガスからのプラズマ堆積で構成し、前記シリコンを含むガスの体積に対する前記化合物の体積の比率を、前記シリコン層内の前記ｎ型ドーパント原子のドーピング密度が２．５×１０１６〜１．５×１０１８原子／ｃｍ３になるように選択して、
前記方法がさらに、前記シリコン層上にソース導体層及びドレイン導体層を堆積させてパターン化するステップと、
前記トランジスタのソース及びドレインの一方に接触する画素電極層を形成するステップとを具えている。
【００１８】
前記ドーパント原子を含む化合物がホスフィンを具えて、前記シリコンを含むガスがシランを具えて、シランの体積に対するホスフィンの体積の比率が１×１０−６〜６×１０−５の範囲内にあることが好ましい。
【００１９】
前記ゲート導体層が行導体を規定して、前記ソース及びドレイン導体層が画素電極を規定して、各画素電極が、行導体及び列導体によって区切られた画素空間を占め、かつこれらの行導体及び列導体に部分的にオーバラップしていることが好ましい。
【００２０】
（発明を実施するための最良の形態）
以下、本発明の実施例について図面を参照して詳細に説明する。
なお、図面は図式的なものであり、一定寸法比で描いたものではない。これらの図面の一部の相対寸法及び比率は、明確にするために、そして描画の都合上、拡大あるいは縮小してある。
【００２１】
図１に、電界遮蔽の画素設計を用いた既知のアクティブプレートを製造するための主要なプロセスステップ（工程段階）を示す。
【００２２】
図１Ａにパターン化したゲート導体層１０を示し、これは、関連する行導体１４に接続したトランジスタのゲート１２を規定する。ゲート導体層１０は、例えばクロム（クロミウム）のような透明材料を具えている。図１Ａに示すレイアウト（配置）を達成するためのパターン化は、ウェットエッチングの技法を用いて達成される。ゲート導体層１０の上にゲート絶縁層を、基板全体にわたって設ける。このゲート絶縁層は、例えばチッ化シリコンの単一層とするか、さもなければ多層構造にすることができる。例えば水素ラジカル処理したアモルファスシリコンのようなシリコン層を前記絶縁層上に、基板前体にわたって堆積させる。ドーピングしたｎ＋シリコン接触層も、前記アモルファスシリコン層上に堆積させる。これにより、図１Ａに示す構造が完成し、ここには前記ゲート絶縁層及び前記シリコン層は示していない。
【００２３】
前記シリコン層は、３層構造の薄いアンドーピング（非ドーピング）層を下部に具えることができる。
【００２４】
前記アモルファスシリコンはＰＥＣＶＤプロセス、即ちプラズマからの堆積によって堆積させる。
【００２５】
トランジスタの本体１６、並びに絶縁層１８を規定すべく半導体層をパターン化して、行導体と列導体との交差部における容量結合を低減する。図１Ｂにパターン化した半導体層１６、１８を示す。
【００２６】
ソース及びドレイン導体層をシリコン層上に堆積させてパターン化して、これにより、列導体２２に接続したトランジスタのソース２０、及びドレイン領域２４を規定する。図１Ｃに示すように、領域１８は、行導体１４と列導体２２との交差部における絶縁を行う。前記ソース及びドレイン導体層は、キャパシタの上部接点２６も規定する。これは、行導体１４、前記ゲート絶縁層、及び上部接点２６によって規定される画素電荷蓄積キャパシタである。
【００２７】
図には示していないが、ＢＣＥトランジスタも、トランジスタのチャンネルの上部からシリコン層のｎ＋でドーピングした部分を除去する必要があり、このことは、ソース電極とドレイン電極との間のシリコン層を部分的にエッチングすることによって達成される。上記ｎ＋のエッチングは、ソース、ドレインの金属をエッチングした直後に行う、というのは、この時点ですべての不所望なｎ＋のシリコンが現われるからである。
【００２８】
図１Ｄに示すように、上記の構造全体の上にパッシベーション層を堆積させて、スルーホール（通し孔）２８、３０を設けて、このパッシベーション層を通してドレイン２４及びキャパシタの上部接点２６に接触することを可能にする。このパッシベーション層は、低い誘電率及び大きい厚さを有し、例えば比誘電率２．３及び厚さ２μｍであり、そしてスピンオンポリマー層を具えることができる。最後に、画素電極３２、３４を前記パッシベーション層上に堆積させて、各画素電極がスルーホール２８、３０を通して関連するスイッチングトランジスタのドレイン２４、及び画素電荷蓄積キャパシタの上部接点２６への接触を行う。
【００２９】
画素電極が行及び列導体にオーバラップして、このことは、前記パッシベーション層の電気特性の結果として可能である。このことは、前記画素電極と前記行及び列導体との間のあらゆる空間に遮蔽を設ける必要性を回避する。
【００３０】
図２に、図１に示す画素を作り上げる電気的構成要素を示す。行導体１４をＴＦＴ４０のゲートに接続して、図１を参照して説明したように、列電極２２をソースに結合する。画素上に設けた液晶材料が、トランジスタ４０のドレインと共通接地面４４との間に広がる液晶セル４２を有効に規定する。画素蓄積キャパシタ４６を、トランジスタ４０のドレインと、隣接行の画素に関連する行導体１４ａとの間に接続する。
【００３１】
図１を参照して説明したプロセスでは、行及び列電極を用いて画素のマスキングを行う。特に、画素電極３２及び３４の行及び列導体上へのオーバランプが、遮蔽を必要とするあらゆるギャップをなくす。しかし、トランジスタの感光性を考えれば、まだ光がトランジスタに到達することを防止しなければならない。従って、誘起ブラック層も設けて、トランジスタ領域を覆ってトランジスタ内の光誘起の漏れを防止する。このプロセスは、パッシブプレートからブラックマスクを除くことを可能にするが、アクティブプレート用の特別なマスクステップを必要とする。この追加的なステップは図１には示していないが、マスクをアクティブプレートの前記パッシベーション層の下に設けるか、さもなければ、画素電極を形成した後にマスクを設けるかのいずれかを行うことができる。
【００３２】
この方法はブラックマスク層をアクティブプレート上のみに設けることを可能にし、そしてより正確な整列を可能にするが、マスクのステップが増加することの結果として、ディスプレイの生産コストが増加する。
【００３３】
図３に、トランジスタの簡略化した断面図を示す。ゲート電極１２は１００〜２００ｎｍの厚さを有して、ゲート絶縁体１３（例えば厚さ２００ｎｍ〜４００ｎｍのＳｉＮ）及びアモルファスシリコン層１６によってソース及びドレイン電極２０、２４から分離されて、アモルファスシリコン層１６は、下部の真性部分１６ａ及び上部のｎ＋型部分１６ｂを有する。パッシベーション層１７は構造全体の上に位置する。図に示すように、ｎ＋型部分１６ｂを前記トランジスタのチャンネル領域から除去する。
【００３４】
従来は、シリコン層１６のチャンネル領域の厚さｔは１００ｎｍ以上である。例えば、真性部分１６ａが１５０ｎｍ〜３００ｎｍの厚さを有して、ｎ＋の部分がおよそ３０ｎｍの厚さを有する。
【００３５】
厚さｔを低減してデバイスの感光性を低減することが望ましいが、上述したように、このことは性能の劣化を生じさせる。また、層が厚くなるほど、ソース及びドレイン電極とトランジスタのチャンネル（これは実際にはシリコン層のゲートに最寄の部分であり、即ち下部の層１６ａ）との間の寄生抵抗が大きくなる。
【００３６】
厚さｔを低減することは、これに比例する以上に感光性を低下させる、というのは、エッチング中のプラズマ損傷が前記チャンネル領域の最上部（例えば最上部の３０ｎｍ）の感光性を低下させて、前記ゲート絶縁体と前記シリコン層との界面が、前記チャンネルの下部における感光性を低下させるからである。感光性は表面再結合に支配され、このため、層が薄くなるほど、横方向の電界がかろうじてキャリアを分離する前にキャリアが非常に迅速に再結合する。従って、層１６の中心の「純粋な」部分がデバイスの感光性に最も寄与する。層１６の厚さを低減することは、主に層１６のこの部分の厚さを低減することである。
【００３７】
本発明は、半導体層の、例えばリンによるｎ型ドーピングが厚さの大幅な低減を可能にするという認識にもとづくものであり、ドーピングが移動度の低下を補償する。
【００３８】
図４に、ドーピングが、５〜６μｍのチャンネル長を有するＴＦＴのトランジスタ特性に及ぼす影響を示し、このＴＦＴは実際に、アクティブマトリクス液晶ディスプレイに用いる。チャンネル領域内のアモルファスシリコン層の厚さは５０ｎｍである。このチャンネル長がトランジスタの移動度に影響し、短いチャンネル長については、前記寄生抵抗がデバイスの移動度を決める度合いが大きくなる。図４に、ソース−ドレイン電流をゲート−ソース電圧の関数として（図式的に）示す。これは、トランジスタのオン及びオフ特性を表わす。
【００３９】
プロット４０はアンドーピングのシリコン層についての特性を表わす。オフ特性は満足なものであるが、デバイスの移動度は、液晶ディスプレイの用途に要求される駆動電流のために十分なオン状態を生じさせることができない。プロット４２は本発明のドーピングの効果を示す。オフ特性に悪影響することなしに、オン特性が、アクティブマトリクスディスプレイの用途に用いるのに十分な程度に改善されている。
【００４０】
低レベルのドーピングが要求され、そしてプロット４４で示すように、ドーピング濃度が高すぎる場合には、トランジスタのオフ状態において大きな漏れ電流が存在する。
【００４１】
ドーピングの最適レベルは要求されるスイッチング特性、トランジスタのチャンネル長、及び感光性を低減してブラックマスク層の必要性を回避するために必要なシリコンの厚さに依存する。さらに、堆積速度が増加するにつれて、最適なドーピングレベルが増加する。
【００４２】
ドーピングは、アモルファスシリコンのプラズマ堆積中に達成される。特に、ホスフィン（ＰＨ３）をプラズマガスとしてシラン（ＳｉＨ４）に加える。シランの体積に対するホスフィンの体積の比率は、１×１０−６〜６×１０−５の範囲内にあるべきことが判明している。
【００４３】
通常、前記アモルファスシリコンが約５×１０２２原子／ｃｍ３の密度を有し、堆積させた層内のリン原子数が２．５×１０１６〜１．５×１０１８原子／ｃｍ３の範囲内にあるべきであり、さらに、５×１０１６〜１．５×１０１７原子／ｃｍ３の範囲内にあることが好ましい。これらの範囲は、改善されたオン特性を提供し、かつ現在の堆積速度についてはオフ特性の劣化が限定的である。特に、しきい値（スレッショルド）電圧が低下して、移動度及びサブスレッショルドの傾斜が改善される。
【００４４】
本発明は、アモルファスシリコン層の厚さを１００ｎｍ以下、好適には４０ｎｍ〜８０ｎｍに低減することを可能にする。
【００４５】
上述した例では、アモルファスシリコン層１６が下部の真性部分１６ａ及び上部のｎ＋型部分１６ｂを有する。前記アモルファスシリコン層を次の３層、即ち低堆積速度のアンドーピング層、高堆積速度のマイクロドーピング層、及び高度にドーピングした接触層に堆積させることも可能である。低い堆積速度は最良の界面を提供するが、マイクロドーピングに対する感受性がかなり高く、従って最良にアンドーピングにされる。高堆積速度の材料のマイクロドーピングが主な効果をもたらし、高い堆積速度が材料のドーピングに対する感受性を小さくして、レベルをより制御しやすくする。
【００４６】
トランジスタのアクティブプレートは、図１を参照して一般的に説明した慣例の技法を用いて作製することができる。本発明はブラックマスクをなくすことを可能にし、そしてより薄いアモルファスシリコン層を堆積させることを可能にする。このことは、堆積装置における処理能力も向上させるか、あるいは、より高品質の材料を堆積させることを可能にする、というのは、堆積速度の増加によって性能が大幅に劣化するからである。
【００４７】
図５に、液晶ディスプレイの完成品の構造を示す。液晶材料の層６０をアクティブプレート６２の上に設けて、これは上述した構造を具えている。さらなる基板６４が前記液晶材料の層の上方に存在する。このさらなる基板６４の一方の面上に、カラーフィルタ６６の構成及び（図２に示す）共通電極４４を規定するプレート（平板）を設けることができる。基板６４の反対側には、偏光板６８も設ける。
【００４８】
本発明は特にトランジスタ基板に関するものであるので、液晶ディスプレイの動作及び構造は当業者にとって明らかであり、これ以上詳細に説明しない。
【００４９】
上述した例では、蓄積キャパシタは隣接行の導体を用いて規定する。その代わりに、蓄積キャパシタの線を別個に設けることができる。
【００５０】
上述した層に追加的な層を設けることができ、そして当業者にとって明らかな種々の代替法が存在する。本願では、特別な処理パラメータ及び材料について詳細に記述していない、というのは本発明は既知の個々の処理及び材料に依存しているからである。これらのステップ、及び可能な代替法の範囲は、当業者にとって明らかである。
【００５１】
本発明は、ＢＣＥトランジスタの設計を参照して詳細に説明してきた。本発明は、エッチ・ストップ・トランジスタ、あるいは他のいずれのアモルファスシリコン薄膜フィルムトランジスタの技術に適用することもできる。さらに、本発明のトランジスタはアクティブマトリクス液晶ディスプレイの製造において特に有用であるが、本発明のトランジスタは、例えば撮像（イメージング）アレイ、医用Ｘ線撮像アレイ、または指紋センサのような、小面積のトランジスタのアレイが必要な他の分野にも同等に応用することができる。
【００５２】
上述した特定の例では、チャンネルの導電性を増加させるためのｎ型ドーパントとしてリンを用いている。しかし、例えばチッ素、ヒ素、及びアンチモンのような他のｎ型ドーパントも用いることができる。従って半導体層の堆積は、ｎ型ドーパント原子及び例えばシランのようなシリコンを含むガスを含んだ化合物を少なくとも具えたガスからのプラズマ堆積で構成することができる。前記ドーパント原子を含む化合物はホスフィンで構成することができ、そして前記シリコンを含むガスはシランで構成することができる。シランの体積に対するホスフィンの体積は、１×１０−６〜１×１０−５の範囲にすることができる。
【００５３】
シランは廉価であり、かつ直ちに入手可能なので、これを使用することができるが、クロロシランまたはジシランのような他のシリコンを含む化合物も使用することができる。
【図面の簡単な説明】
【図１】アクティブマトリクス液晶ディスプレイ用のアクティブプレートを生産する既知の方法を示す図である。
【図２】ディスプレイの１画素の電気的等価回路を示す図である。
【図３】慣例の方法あるいは本発明による方法による寸法にすることが可能なトランジスタの簡略化した断面図である。
【図４】トランジスタのスイッチング特性をドーピングレベルの関数として図式的に示す図である。
【図５】液晶ディスプレイの完成品の構造を示す図である。
【国際公開パンフレット】
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【国際調査報告】
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