(57)【要約】読出し動作中、ターゲットセル（３０５）における電流を感知するためのメモリ回路配置が開示される。例示的な一実施形態に従ったメモリ回路配置は、ターゲットセル（３０５）、及びターゲットセル（３０５）に隣接する第１近接セル（３５５）を含む。第１ターゲットセル（３０５）は、グランド（３６５）に接続される第１ビット線（３１６）を有する。ターゲットセル（３０５）は、又、感知回路（３６０）に接続される第２ビット線（３２１）を有する。第１近接セル（３５５）は、ターゲットセル（３０５）と第２ビット線（３２１）を共有し、読出し動作中、感知回路（３６０）に接続される第３ビット線（３４１）も有する。このメモリ回路配置は、結果としてターゲットセル（３０５）の読出し動作中、高速で高精度の方法でエラーマージンの増加をもたらす。
2006509324.tif 000002
【特許請求の範囲】
【請求項１】
読出し動作中にターゲットセル（３０５）における電流を感知するためのメモリ回路配置であって、
前記ターゲットセル（３０５）は、グランド（３６５）に接続される第１ビット線（３１６）を有し、前記ターゲットセル（３０５）は、感知回路（３６０）に接続される第２ビット線（３２１）を有し、
前記ターゲットセル（３０５）に隣接する第１近接セル（３５５）を含み、前記第１近接セル（３５５）は、前記ターゲットセル（３０５）と前記第２ビット線（３２１）を共有し、前記読出し動作中、前記感知回路（３６０）に接続される第３ビット線（３４１）を有する、
メモリ回路配置。
【請求項２】
前記第１近接セル（３５５）に隣接する第２近接セル（３７０）を含み、前記第２近接セル（３７０）は、前記第３ビット線（３４１）を前記第１近接セル（３５５）と共有し、前記第２近接セル（３７０）は、前記読出し動作中、プレチャージ回路（３８０）に接続される第４ビット線（３５１）を有する、
請求項１記載のメモリ回路配置。
【請求項３】
第２近接セル（３７０）に隣接する第３近接セル（３７２）を含み、
前記第３近接セル（３７２）は、前記第４ビット線（３５１）を前記第２近接セル（３７０）と共有し、
前記第３近接セル（３７２）は、前記読出し動作中、前記プレチャージ回路（３８０）に接続される第５ビット線（３７５）を有する、
請求項２記載のメモリ回路配置。
【請求項４】
少なくとも１ビットを記録するためのターゲットセル手段（３０５）を含み、前記ターゲットセル手段（３０５）は、グランド（３６５）に接続される第１ビット線（３１６）を有し、前記ターゲットセル手段（３０５）は、感知回路（３６０）に接続される第２ビット線（３２１）を有し、
少なくとも１ビットを記録するための第１近接セル手段（３５５）を含み、前記第１近接セル手段（３５５）は、前記第２ビット線（３２１）を前記ターゲットセル手段（３０５）と共有し、前記第１近接セル手段（３５５）は、読出し動作中、前記感知回路（３６０）に接続される第３ビット線（３４１）を有する、
メモリ回路配置。
【請求項５】
少なくとも１ビットを記録するための第２近接セル手段（３７０）を含み、
前記第２近接セル手段（３７０）は、前記第１近接セル手段（３５５）に隣接し、前記第２近接セル手段（３７０）は、前記第３ビット線（３４１）を前記第１近接セル手段（３５５）と共有し、
前記第２近接セル手段（３７０）は、読出し動作中、プレチャージ回路（３８０）に接続される第４ビット線（３５１）を有する、
請求項４記載のメモリ回路配置。
【請求項６】
読出し動作中、ターゲットセル（３０５）における電流を感知するためのメモリ回路配置であって、前記メモリ回路配置は、グランド（３６５）に接続される第１ビット線（３１６）を有する前記ターゲットセル（３０５）を含み、前記ターゲットセル（３０５）は、感知回路（３６０）に接続される第２ビット線（３２１）を有し、前記メモリ回路配置は、
前記ターゲットセル（３０５）に隣接する第１近接セル（３５５）を有し、前記第１近接セル（３５５）は、前記第２ビット線（３２１）を前記ターゲットセル（３０５）と共有し、前記第１近接セル（３５５）は、読出し動作中、前記感知回路（３６０）に接続される第３ビット線（３４１）を有する、
メモリ回路配置。
【請求項７】
前記第１近接セル（３５５）に隣接する第２近接セル（３７０）を含み、
前記第２近接セル（３７０）は、前記第３ビット線（３４１）を前記第１近接セル（３５５）と共有し、
前記第２近接セル（３７０）は、読出し動作中、プレチャージ回路（３８０）に接続される第４ビット線（３５１）を有する、
請求項６記載のメモリ回路配置。
【請求項８】
前記第２近接セル（３７０）に隣接する第３近隣セル（３７２）を含み、
前記第３近接セル（３７２）は、前記第４ビット線（３５１）を前記第２近接セル（３７０）と共有し、
前記第３近接セル（３７２）は、読出し動作中、プレチャージ回路（３８０）に接続される第５ビット線（３７５）を有する、
請項７記載のメモリ回路配置。
【請求項９】
前記ターゲットセル（３０５）及び第１近接セル（３５５）の各々は、共有ワード線（３２５）に接続される対応するゲート端子を含む、
請求項６記載のメモリ回路配置。
【請求項１０】
前記ターゲットセル（３０５）、第１近接セル（３５５）、及び前記第２近接セル（３７０）の各々は、共有ワード線（３２５）に接続される対応するゲート端子を含む、
請求項７記載のメモリ回路配置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体デバイス分野に関し、より具体的には、半導体メモリデバイスに関する。
【背景技術】
【０００２】
メモリデバイスは、幅広い電子デバイス及びアプリケーションにおけるデータを記録する技術分野において知られている。例えば、電子メモリは様々な商業的及び大衆消費電子製品において幅広く利用されている。一般的なメモリデバイスは複数のメモリセルを含む。頻繁に、メモリセルはアレイ形式に配置され、メモリセルのロウはワード線に対応し、メモリのコラムはビット線に対応し、各メモリセルがバイナリビット、即ち、ゼロ（“０”）ビットあるいは１（“１”）ビットの何れかを定義する。例えば、メモリセルは、“プログラムされた”セルあるいは“消去された”セルの何れかとして定義され得る。１つの具体的な従来技術によれば、プログラムされたセルは、“０”ビットを表し、消去されたセルは、“１”ビットを表す。メモリセルの１形式において、各セルが２バイナリビット、“左ビット”、“右ビット”を記録する。左ビットは“０”あるいは“１”を表示し得るし、一方、右ビットは左ビットから独立した“０”あるいは“１”を表示し得る。
【０００３】
一般的にメモリセルの状態は、読出し動作中メモリセルに流れた電流を感知することによって判断される。例えば、特定的なメモリセルによって流れた電流を確認するためにメモリセルのドレイン端子が感知回路に接続され、メモリセルのソース端子はグランドに接続されて、メモリセルのゲートが選択される。感知回路はメモリセルに流れた電流の検出を行い、感知された電流を基準電流と比較する。感知された電流が基準電流を超えた場合、メモリセルは消去されたセル（“１”ビットに対応）として考えられる。しかし、メモリセル電流が基準電流より下の場合、メモリセルはプログラムされたセル（“０”ビットに対応）として考えられる。
【０００４】
実用上、感知されたメモリセル電流は、基準電流からエラーマージン分よりも大きいか、あるいはエラーマージン分より小さいか、のいずれかであることが求められる。エラーマージンによって、例えば、メモリセル電流の検索におけるノイズのような外部ファクタの影響を抑えることができる。例えば、比較のために使用される基準電流が、特定的なメモリデバイスにおいて、１５マイクロアンペア（μＡ）と仮定する。この事例において、消去されたセル（“１”ビットに対応）に対しては２０μＡあるいはそれ以上の、プログラムされたセル（“０”ビットに対応）に対しては１０μＡあるいはそれ以下の、メモリセル電流を感知することが望ましい。５μＡのエラーマージンによって、ノイズのようなファクタの影響は著しく減少される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来のメモリリード回路は、読出し動作中メモリセル電流を感知するためのエラーマージンをかなり減少する。エラーマージンが著しく減少すると、ノイズのようなファクタが、より大きな影響を有するようになるので、メモリセル電流を感知する信頼性も減少する。それ故、読出し動作の信頼性が減少し、結果としてメモリデバイスパフォーマンスの不良をもたらす。従って、この技術分野において、メモリ読出し動作中、既存のメモリリード回路の欠陥を克服し、結果として高速で高精度の方法でエラーマージンの増加をもたらすメモリリード回路及び技術を提供することが強く求められている。
【課題を解決するための手段】
【０００６】
本発明は、高精度なメモリ読出し動作用（リードオペレーション）の回路の提供を目的とする。本発明は、メモリ読出し動作中、高速で高精度な方法で、結果としてエラーマージンの増加をもたらすメモリ回路配置に関する技術に関する課題の解決を目的とする。一実施形態においては、読出し動作中ターゲットセルにおける電流を感知するためのメモリ回路配置には、ターゲットセルと、ターゲットセルに隣接する第１近接セルを含む。例示的な実施形態において、ターゲットセルは、グランドに接続される第１ビット線を有し、又、感知回路に接続される第２ビット線を有する。第１近接セルは、ターゲットセルと第２ビット線を共有し、更に、感知回路に接続される第３ビット線を有する。ターゲットセル及び第１近接セルの各々は、共有ワード線に接続される対応するゲート端子を含む。幾つかの実施形態において、ターゲットセルは、又、第１ビット及び第２ビットを記録し得る。
【０００７】
もう１つの例示的な実施形態に従って、メモリ回路配置は、更に、第１近接セルに隣接する第２近接セルを含む。この特定的な実施形態において、第２近接セルは第１近接セルと第３ビット線を共有し、更に、読出し動作中プレチャージ回路に接続される第４ビット線を有する。各ターゲットセル、第１近接セル、及び第２近接セルは、共通ワード線に接続される対応するゲート端子を含む。
【０００８】
もう１つの例示的な実施形態に従って、メモリ回路配置は、更に、第２近接セルに隣接する第３近接セルを含む。この特定的な実施形態において、この第３近接セルは第２近接セルと第４ビット線を共有し、更に、読出し動作中プレチャージ回路に接続される第５隣接ビット線を含む。各ターゲットセル、第１近接セル、第２近接セル、及び第３近接セルは、共通ワード線に接続される対応するゲート端子を含む。
【０００９】
本発明の他のフィーチャ及び利点は、当業者にとって、添付の明細書及び図面を見ることによって容易に明りょうとなるであろう。
【発明を実施するための最良の形態】
【００１０】
本発明は、高精度なメモリ読出し動作用の回路に向けられる。以下の記載は、本発明の実装に包含される特定的な情報を含むものである。当業者であれば、本発明が本文に特定的に論じられる実装とは異なる方法で実装され得ることが理解されよう。更に、本発明の特定的な詳細の幾つかは、本発明をあいまいにしないため、ここでは論じない。
【００１１】
本発明の図面及び明細書は、単に本発明を例示するためのものである。簡潔を来すため、本発明の他の実施形態を個別の記載、あるいは添付の図面による個別の説明は行っていない。以下に記載の明細書において、プログラムされた状態が“０”ビットを表し、消去された状態が“１”ビットを表すという、特定的な従来型について説明するが、本発明は他の従来型での利用にも適用可能である。
【００１２】
本発明のフィーチャ及び利点を表すための既知のメモリ回路配置の簡単な記載が図１Ａ、図１Ｂ及び２を参照しながら与えられる。最初に図１Ａを参照すると、メモリデバイス部分に対応する公知のメモリ回路配置１００が示される。回路配置１００において、ビット線１１６及び１２１が、概して、Ｙ−パス１６６a及び１６６ｂとして示される選択回路を通じてメモリセル１０５によって引かれるメモリセル電流１１０を感知するような方法で接続される。
メモリセル１０５を含む読出し動作が実行されなければならないとき、この配置が実装され得る。Ｙ−パス１６６ａ及び１６６ｂは、回路配置１００における対応するビット線１１６及び１２１に関する接続を確立し、簡明性を期すため、図１Ｂに示されるように簡略化されたＹ−パス１６６によって表され得る。図１Ｂは、単に“Ｙ−パス”１６６と称される簡略化された“Ｙ−デコーダ”あるいは“Ｙ−セレクトパス”を表す。図１Ｂにおいて、トランジスタ１６７及び１６４の双方アクティベートされるとき、例えば、トランジスタ１６７及び１６４の対応するゲートにアクティベーション信号を与えることでアクティベートされるときに、Ｙ−パス１６６が、レジスタ１６９，トランジスタ１６７，レジスタ１６８及びトランジスタ１６４を通じてノード１１７及びノード１１８間に接続を与えることが示される。レジスタ１６８及び１６９はグローバル金属ビット線及びディフュージョンビット線（diffusion bit line）に起因する抵抗を表す。
【００１３】
図１Ａに戻って参照すると、ビット線１２１が、Ｙ−回路１６６ｂを通じてノード１２３を感知回路１６０にノード１２３を接続することによって“ドレイン”ビット線（図１に“Ｄ”として示される）として構成されるのが示される。ビット線１１６は、Ｙ−回路１６６ａを通じてノード１２３をグランドにノード１２３を接続することによって“ソース”ビット線（図１に“Ｓ”として示される）として構成される。ビット線１４１及び１５１は“フローティング”状態であり、隣接メモリセルを通じてグランドへのパターン依存性パスを有し得る。ワード線１２５（図１に“ＷＬ”として指定される）が、メモリセル１０５のゲート端子に接続され、メモリセル１０５をアクティベートするために利用される。メモリセル１０５がアクティベートされると、メモリセル１０５に流れる電流量１１０は、メモリセル１０５の“プログラムされた”あるいは“消去された”状態を示す。この例示的な実施形態において、メモリセル１０５が“プログラムされた”（即ち、“０”ビットを表す）場合、低電流、例えば１０μＡよりすくない電流がメモリセル１０５に流れる。逆に、メモリセル１０５が“消去された”場合（即ち、“１”ビットを表す）、例えば、２０μＡより大きい電流がメモリセル１０５によって流れる。
【００１４】
メモリ回路配置１００によって、感知回路１６０は、メモリセル電流１１０を確認しようとする試みにおいてメモリセル１０５を通じて電流１３０を感知する。しかし、メモリセル１０５が（“０”ビットに対応する）プログラムされたセルであり、隣接メモリセル１５５、メモリセル１５５及びグランド間における近接セル全てが（“１”ビットに対応する）消去されたセルであるとき、ノード１２３からノード１４３までのリーク電流１３５が流れ得る。また、リーク電流１３５のもう１つのポテンシャルソースは過渡電流であり、これは図１Ａにおけるメモリセル１５５の右サイドに位置するメモリセルに関するビット線の幾つかに荷電するために存在し得る。この事例において、感知回路１６０によって検出された電流１３０は、メモリセル電流１１０及びリーク電流１３５の合計になり、メモリセル１０５がプログラムされたセルであるとき、読出し動作中効果的に電流を大きくし、エラーマージンを減少する。上述したように読出し動作中このエラーマージンを削減することは、読出し動作の信頼性を減少する。
【００１５】
次に図２を参照すると、メモリデバイス部分に対応するもう１つの公知のメモリ回路が示される。図１のメモリ回路配置１００と同様に、メモリセル２０５のビット線２２１がＹ−パス２６６ｂを通じてノード２２３を感知回路２６０に接続することによって、“ドレイン”ビット線（図２に“Ｄ”として指定される）として構成される一方、ビット線２１６が、Ｙ−パスａを通じてノード２１７をグランド２６５に接続することによってメモリセル２０５に流れるメモリセル電流２１０を感知するような方法で“ソース”ビット線（図２に“Ｓ”として指定される）として構成される。ワード線２２５（図２に“ＷＬ”として指定される）はメモリセル２０５のゲート端子に接続され、メモリセル２０５をアクティベートするために利用される。メモリセル２０５がアクティベートされると、メモリセル２０５によって引かれた電流２１０の量が、メモリセル２０５の“プログラムされた”あるいは“消去された”状態を示す。
【００１６】
メモリ回路配置２００において、近接セル２５５のビット線２４１は、Ｙ−パス２６６ｃを通じてノード２４３をプレチャージ回路２８０に接続することによって、“プレチャージ ”ビット線（図２に“Ｄ”として指定される）として構成される。ビット線２５１は、“フローティング”状態であり、隣接メモリセルを通じてグランドに至るパターン依存性パスを有し得る。Ｙ−パス２６６ａ〜２６６ｃは、図１Ｂに示されるようにＹ−パス１６６によって表され得るし、上述されている。
【００１７】
メモリセル２０５がプログラムされたセル（“０”ビットに対応）であり、隣接メモリセル２５５が消去されたビット（“１”ビットに対応）であるとき、ビット線２４１に接続されるノード２４３はノード２２３からノード２４３までのリーク電流を削減する試みにおいてプレチャージ電圧が供給される。
例えば、プレチャージ回路２８０は、感知回路２６０によってノード２２３に与えられた電圧とおおよそ同様のレベル電圧をノード２４３に与え得る。メモリセル２０５がプログラムされたセル（“０”ビットに対応）であって隣接メモリセル２５５が消去されたセル（“１”ビットに対応）である場合には、ノード２２３にプレチャージ電圧を供給することがノード２２３からノード２４３までのリーク電流の削減を助長するが、一方、メモリセル２０５が消去されたセル（“１”ビットに応じる）であって隣接メモリセルが消去されたセル（“１”ビットに応じる）であるときは、ノード２４３からノード２２３へのリーク電流が生じ得る。これは、メモリセル２０５が消去されたセルであるとき、メモリセル電流２１０がＹ−パス２６６ｂを通じてノード２２３に印加された電圧を減少するために動作することが理由である。結果として、ノード２４３及びノード２２３間の電圧差が、消去されたメモリセル２５５を通じてノード２４３からノード２２３へとリーク電流を流すよう動作する。この場合、感知回路２６０がメモリセル電流２１０及びリーク電流２３５間の差に対応する電流２３０を感知し、メモリセル２０５が消去されたセルであるとき、電流を有効的に減少させ、それによって読出し動作中のエラーマージンを減少させる。上記に指摘されたように、読出し動作中、このエラーマージンを減少することは、読出し動作の信頼性を減少する。
【００１８】
図３を参照すると、メモリ読出し動作中、高速で高精度の方法でエラーマージンの増加をもたらす本発明に従ったメモリ回路配置３００の一実施形態の回路系統図が示される。本発明は、例示的な実施形態に表される２つのバイナリビット、“左”ビット、“右”ビットを記録する性能を有するメモリセルによる利用に適合可能である。左ビットは、“０”あるいは“１”を表し得る一方、右ビットは、左ビットから独立して“０”あるいは“１”を表し得る。しかし、本発明は、又、例えば、シングルビットのみを記録するようなメモリセルの他の形式に適合可能である。図３に示され、以下に記載されるようにＹ−パス３６６ａ〜３６６ｃが、図１Ｂによって示されるようにＹ−パス１６６によって表され得るし、上述されている。
【００１９】
メモリ回路配置３００は、同じワード線３２５（図３に“ＷＬ”として指定される）に沿って隣接メモリセル３０５，３５５，３７０及び３７２を含むメモリデバイス部分を表す。図３に表される特定的な実施形態において、メモリ回路配置３００は、メモリセル３０５の左ビット３８２を含む読出し動作が実行されなければならないときの例示的な配置を表す。簡明性を期すために本文に記載されないが、メモリセル３０５の右ビット３８４を含む読出し動作が実行されなければならないとき、本発明に従って同様のメモリ回路配置（図示されない）が実装され得る。このアプリケーションにおいて、読出し動作が実行されなければならないメモリセル３０５が、又、“ターゲットセル”と称される一方、メモリセル３０５に隣接する各メモリセル３５５，３７０及び３７２は、又、“近接セル”と称される。
【００２０】
メモリ回路配置３００において、ビット線３１６は、Ｙ−パス３６６ａを通じてノード３１７をグランド３６５に結合することによってメモリセル３０５の“ソース”ビット線（図３に“Ｓ”と指定される）として構成される。ビット線３２１は、Ｙ−パス３６６ｂを通じてノード３２３をノード３２０に接続することによってメモリセル３０５の“ドレイン”ビット線（図３に“Ｄ”として指定される）として構成され、感知回路３６０はノード３２０に接続される。ワード線３２５は、メモリセル３０５のゲート端子に接続され、読出し動作中、メモリセル３０５をアクティベートするために利用される。この実施例において、メモリセル３０５がアクティベートされると、メモリセル３０５に流れる電流３１０の量は、メモリセル３０５の左ビット３８２の“プログラムされた”あるいは“消去された”状態を示す。
【００２１】
メモリセル３５５がメモリセル３０５に隣接あるいは近接し、ノード３２３においてビット線３２１をメモリセル３０５と共有する。本発明に従って、メモリセル３５５のビット線３４１がドレインビット線として構成される。より特定的に、メモリ回路配置３００において、ビット線３４１のノード３４３が、Ｙ−パス３６６ｃを通じてノード３２０に接続される。ノード３２０に接続されるビット線３２１がドレインビット線として構成されるので、ノード３２０に接続されているビット線３４１もドレインビット線として構成され、Ｙ−パス３６６ｃを通じて感知回路３６０に接続される。メモリセル３０５の左ビット３８２が消去されたビット（“１”ビットに対応）で隣接メモリセル３５５が消去されたセル（“１”に対応）である場合、隣接メモリセル３５５に流れるリーク電流３３５は、ノード３２０からノード３４３への電流３３３に概ね等しい。従って、リーク電流３３５に起因する電流３３０の減少分は、感知回路３６０によって感知される総電流３３２が不変となるようにノード３４３及びノード３２０の接続を通じて電流３３０に電流３３３が添加されることから、この減少分が回復されるようになっている。この技術によるリーク電流の修復は、メモリセル３０５の左ビット３８２の状態を感知するとき、結果として著しいリードエラーマージンの増加をもたらす。例えば基準電圧値を１５Ａμとすると、メモリセル３０５が消去されたセルである場合にはメモリセル電流３１０は約２１Ａμであり、メモリセル３５５を通じるリーク電流３３５は約６Ａμであることが想定される。この場合において、電流３３０は、リーク電流３５５をマイナスしたメモリセル電流３１０に対応し、約１５Ａμである。電流３３３は約５Ａμとなるであろう。また、近接セル３７０から流れるリーク電流３４０は約１Ａμとなる。従って、感知回路３６０によって検出された総電流３３２は、電流３３０（１５Ａμ）に電流３３３（５Ａμ）をプラスした値に対応して約２０Ａμとなり得、メモリセル３０５の左ビットによって引き込まれた電流３１０にかなり近い値となる。加えて、基準電流１５Ａμを約５Ａμ超える、所望のエラーマージンが与えられる。  
【００２２】
メモリセル３７０はメモリセル３５５に隣接し、ノード３４３においてビット線３４１をメモリセル３５５と共有する。図３の特定的な実施形態において、メモリセル３７０のビット線３５１は、Ｙ−パス３６６ｄを通じてノード３５３をノード３５０に接続することによって“プレチャージ”ビット線（図３に“Ｐ”として指定される）として構成され、ノード３５０はプレチャージ回路３８０に接続される。メモリセル３７２は、メモリセル３７０と隣接し、ノード３５３においてビット線３５１をメモリセル３７０と共有する。メモリセル３７２のビット線３７５は、又、この特定的な実施形態においてＹ−パス３６６eを通じてノード３７６をノード３５０に接続することによって“プレチャージ”ビット線として構成される。例として、プレチャージ回路３８０は、ノード３５３及び３７６において感知回路３６０によってＹ−パス３６６ｃを通じてノード３４３に印加されたものとほぼ同じレベルの電圧を与え得る。
この構成によって、メモリセル３０５の左ビット３８２がプログラムされたビット（“０”ビットに対応）で、近接セルとメモリセル３７０とグランド間の全てのセルが消去されたセル（“１”ビットに対応）である場合と、及び／又は図３におけるメモリセル３７２の右サイドに位置するメモリセルにおけるビット線の幾つかをチャージするよう存在し得る過渡電流に起因してメモリセル３７０を通じてリーク電流３３７が流れる場合と、において、ノード３５３及び３７６におけるプレチャージ電圧により、メモリセル３７０を通じて（即ち、ノード３４３からノード３５３までの）リーク電流３３７が非常に削減される。ノード３７６においてノード３５３の右サイドに追加のプレチャージ電圧を印加することによってリーク電流３３７が減少されるので、ノード３５３は、ノード３７６における右サイドへの接地パス及び／又は過度電流パスによって影響を及ぼされることがかなり少なくなる。実際、ノード３７６における電圧は、ノード３５３における接地パスからノード３７６の右サイドへの電圧を緩衝するように動作する。ノード３５３は、接地パス及び／又はノード３７６の右サイドへの過度電流によって影響を及ぼされることが少ないので、ノード３５３における電圧がノード３４３における電圧に近くなり、それ故、電流３３７が著しく減少される。従って、リーク電流３３７が大幅に削減されるので、感知回路３６０によって検出される総電流３３２はメモリセル３０５の左ビット３８２に流れる電流３１０にかなり近くなる。加えて、メモリセル３０５の左ビット３８２がプログラムされたビットであるか又は消去されたビットであるかの何れかの場合においても、例え隣接メモリセル３５５，３７０，３７２が消去されたセルであっても、エラーマージンロスはメモリ回路配置３００に起因してかなり減少される。従って、電流３３２と基準電流（図示されない）との比較は、メモリセル３０５の左ビット３８２を含む読出し動作中、比較的高精度及び高信頼性で行われ得る。
【００２３】
図３に例示的な実施形態が表されるように、リーディングされるメモリセルが消去されたビットであり、隣接メモリセルと関連するビットが消去されたビットである場合、リーディングされるメモリセル（例、メモリセル３０５）の少なくとも一つの隣接メモリセル（例、メモリセル３５５）用に構成された追加の“ドレイン”ビット線（例、ビット線３４１）が、エラーマージンロスを削減する。他方では、リーディングされるメモリセルのビットがプログラムされたビットであり、隣接メモリセルが消去されたビットと関連する場合、他の隣接する隣接メモリセル（例、メモリセル３７０及び３７２）用に構成された追加の“プレチャージ”ビット線（例、ビット線３５１及び３７５）は、エラーマージンロスを削減する。
【００２４】
図４を参照すると、本発明のメモリ回路配置４００としてのもう１実施形態の回路系統図が示される。メモリ回路配置４００は、同様のワード線（図４に“ＷＬ”として指定される）４２５に沿って隣接メモリセル４０５，４５５，４７０，４７２，４９０及び４９２を含むメモリデバイス部分を表す。図４に示される特定的な実施形態は、メモリセル４０５の左ビット４８２を含む読出し動作が実行されるときの例示的な配置を表す。同様なメモリ回路配置（図示されない）が、メモリセル４０５の右ビット４８４を含む読出し動作が実行されるとき、本発明に従って実装され得る。このアプリケーションにおいて、読出し動作が実行されるメモリセル４０５が、“ターゲットセル”と称され得る一方で、メモリセル４０５に隣接する各メモリセル４５５，４７０，４７２，４９０，及び４９２は“近接セル”と称され得る。図４に示され、以下に記載されるＹ−パス４６６ａ〜４６６ｇは、図１Ｂに示され、上述されたＹ−パス１６６によって表され得る。
【００２５】
メモリ回路配置４００において、Ｙ−パス４６６ａを通じてノード４１７をグランド４６５に結合することによってビット線４１６が、メモリセル４０５の“ソース”ビット線（図４に“Ｓ”として指定される）として構成される。Ｙ−パス４６６ｂを通じてノード４２３をグランド４２０に接続することによって、ビット線４２１が“ドレイン”ビット線（図４に“Ｄ”として指定される）として構成され、ノード４２０は感知回路４６０に接続される。ワード線４２５は、メモリセル４０５のゲート端子に接続され、読出し動作中メモリセル４０５をアクティベートするために利用される。この実施例において、メモリセル４０５がアクティベートされるとき、メモリセル４０５によって引き込まれる電流４１０の量は、メモリセル４０５の左ビット４８２の“プログラムされた”あるいは“消去された”状態を示す。
【００２６】
図４に表される特定的な実施形態において、メモリセル４５５及び４７０の対応するビット線４４１及び４５１は、“ドレイン”ビット線として構成される。そのような場合、ビット線のノード４４３及びビット線４５１のノード４５３は、対応するＹ−パス４６６ｃ及び４６６ｄを通じてノード４２０で感知回路４６０に接続される。メモリ回路配置４００においてビット線４４１及び４５１を“ドレイン”ビット線として更に構成することによって、電流４３２はメモリセル４０５の左ビット４８２と関連するメモリセル電流をより高精度に表し、更に、特定的にメモリセル４０５の左ビット４８２が消去されたビット（“１”ビットに対応）であり、メモリセル４５５及び４７０が消去されたセル（各々が“１”に対応）であるとき、結果として、エラーマージンロスの減少をもたらす。これは、電流４３３が電流４３０に追加されて総電流４３２が形成され、それによってリーク電流４３５を補償するという理由によるものである。更に、電流４３８は、電流４３３を形成するために電流４９３に追加され、それによってリーク電流４３７を補償する。隣接メモリセルを通じる追加のリーク電流、例えば、メモリセル４７２を通じる電流４４０の規模は、メモリセル４１０に流れる電流４１０と比較するとかなり小さく、それ故、そのような追加の電流は、総電流４３２に与える衝撃が少ない。従って、感知回路４６０によって検出される総電流４３２は、リーク電流４３５及び４３７の補償により、メモリセル４０５の左ビット４８２に流れる電流４１０にかなり近い。加えて、基準電流の１５μＡを大体５μＡ超える、所望のエラーマージンが与えられる。
【００２７】
図４の特定的な実施形態において、メモリセル４７２，４９０，及び４９２の対応するビット線４７５，４９６，及び４９８が、“プレチャージ”ビット線（図４に“Ｐ”として指定される）として構成される。そのような場合、ビット線４７５のノード４７６，ビット線４９６のノード４９５，ビット線４９８のノード４９６が、ノード４７４において対応するＹ−パス４６６ｅ、４６６ｆ、及び４６６ｇを通じてプレチャージ回路４８０に接続される。例として、プレチャージ回路４８０が、Ｙ−パス４６６ｄを通じて感知回路４６０によって与えられた電圧と大体同じレベルの電圧をノード４７６，４９５，及び４９７に供給し得る。この構成によって、特定的にメモリセル４０５の左ビット４８２がプログラムされたビット（“０”ビットに対応）であり、メモリセル４７２、メモリセル４７２及びグランド間の全ての近接セルが消去されたセル（“１”ビットに対応）であり、及び／又は図４におけるメモリセル４９２の右サイドに位置するメモリセルに関する幾つかのビット線に荷電するために存在する過度電流に起因してメモリセル４７２を通じてリーク電流が４３９流れるとき、ノード４７６，４９５，及び４９７におけるプレチャージ電圧がメモリセル４７２を通じて（即ち、ノード４５３からノード４７６まで）大幅にリーク電流を削減する。  
【００２８】
ノード４７６の右サイド、即ち、ノード４９５及び４９７に追加のプレチャージ電圧を与えるのでリーク電流４３９が削減され、ノード４７６はノード４９７の右サイドへの接地パス及び／又は過度電流パスによる影響が著しく少なくなる。実際上、ノード４９５及び４９７における電圧が、ノード４７６においてノード４９７の右サイドへの接地パス及び／又は過度電流パスの電圧を緩衝するよう動作する。ノード４７６がノード４９７の右サイドへの接地パス及び／又は過度電流パスによって受ける影響が少ないので、ノード４７６における電圧が、ノード４５３における電圧に近く、それ故、電流４３９が著しく削減される。従って、感知回路４６０によって検出される総電流４３２は、リーク電流４３９が大幅に削減されるので、メモリセル４０５によって引き込まれた電流４３９にかなり近くなる。
【００２９】
結果として、メモリセル４０５の左ビット４８２がプログラムされたビットであるか、あるいは消去されたビットの何れかの事例においても、例えメモリセル４５５，４７０，４７２，４９０及び４９２が消去されたセルであっても、メモリ回路配置４００に起因してエラーマージンロスがかなり大幅に削減される。従って、電流４３２と基準電流（図示されない）との比較は、メモリセル４０５の左ビット４８２を含む読出し動作中、比較的高精度及び高信頼性で行われ得る。
【００３０】
図４のメモリ回路配置４００は、第３“ドレイン”ビット線４５１及び第３“プレチャージ”ビット線４９８の追加により、図３のメモリ回路配置３００を超える比較的良好な高精度を提供するが、追加の電力消費及びアクセス速度を代償にしてである。従って、本発明の他の実施形態において、“ドレイン”ビット線及び／又は“プレチャージ”ビット線の数は、特定的に求められる精度、電力予算、及びアクセス速度に従って選択され得る。
【００３１】
本発明の上述した例示的な実施形態から、様々な技術が本発明の趣旨の範囲から逸脱することなしに本発明の概念を実装するために利用され得る。更に、本発明は、ある種の実施形態を特定的に参照して記載された一方で、当業者であれば、形態及び詳細において本発明の精神と趣旨の範囲を逸脱することなしに改変が可能であることが認識されよう。例えば、上述されるように“ドレイン”ビット線及び“プレチャージ”ビット線が本発明の範囲を逸脱することなく修正可能である。記載された例示的な実施形態は、全ての面において、説明目的のためであると考えられ得るし、限定されるべきではない。本発明が本文に記載した特定的な実施例に限定されないし、多くの再形成、修正、及び置換が本発明の範囲を逸脱することなしに可能であることが理解されなければならない。
【００３２】
従って、高精度なメモリ読出し動作用の回路が記載されている。
【図面の簡単な説明】
【００３３】
【図１Ａ】公知のメモリ回路配置の回路系統図。
【図１Ｂ】Ｙ−パスとして指定される、簡略化されたＹ−デコーダあるいはＹ−セレクトパスの説明図。
【図２】他の公知のメモリ回路配置の回路系統図。
【図３】本発明の一実施形態に従ったメモリ回路配置の回路系統図。
【図４】本発明の他の実施形態に従ったメモリ回路配置の回路系統図。
【図１Ａ】
2006509324.tif 000003
【図１Ｂ】
2006509324.tif 000004
【図２】
2006509324.tif 000005
【図３】
2006509324.tif 000006
【図４】
2006509324.tif 000007
【手続補正書】
【提出日】平成17年1月10日(2005.1.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
読出し動作中にターゲットセル（３０５）における電流を感知するためのメモリ回路配置であって、
前記ターゲットセル（３０５）は、グランド（３６５）に接続される第１ビット線（３１６）を有し、前記ターゲットセル（３０５）は、感知回路（３６０）に接続される第２ビット線（３２１）を有し、
前記ターゲットセル（３０５）に隣接する第１近接セル（３５５）を有し、この第１近接セル（３５５）は、前記第２ビット線（３２１）を前記ターゲットセル（３０５）と共有し、前記第１近接セルは、前記読出し動作中に前記感知回路（３６０）に接続される第３ビットライン（３４１）を有し、
前記第１近接セル（３５５）に隣接する第２近接セル（３７０）を有し、この第２近接セル（３７０）は、前記第３ビット線（３４１）を前記第１近接セル（３５５）と共有し、前記第２第近接セル（３７０）は、前記読出し動作中にプレチャージ回路（３８０）に接続される第４ビット線（３５１）を有する、
メモリ回路配置。
【請求項２】
第２近接セル（３７０）に隣接する第３第近接セル（３７２）を含み、
前記第３第近接セル（３７２）は、前記第４ビット線（３５１）を前記第２近接セル（３７０）と共有し、
前記第３第近接セル（３７２）は、前記読出し動作中に前記プレチャージ回路（３８０）に接続される第５ビット線（３７５）を有する、
請求項１記載のメモリ回路配置。
【請求項３】
前記ターゲットセル（３０５）、前記第１近接セル（３５５）、前記第２近接セル（３７０）のそれぞれは、共有ワード線（３２５）に接続された対応するゲートターミナルを有する、請求項１又は２に記載のメモリ回路配置。
【請求項４】
前記ターゲットセル（３０５）は、第１ビット（３８２）及び第２ビット（３８４）を記録する、
請求項１又は２又は３に記載のメモリ回路配置。
【国際調査報告】
2006509324.tif 000008
2006509324.tif 000009
2006509324.tif 000010