(57)【要約】一部の実施例では、回路は、発振器回路(102)と制御回路(104)とを含む。発振器回路は、クロック信号を生成し、選択可能遅延回路(106)を含む。制御信号は、発振器からのクロック信号と、基準信号とを受信する。制御回路は、選択可能遅延回路を起動させてクロック信号の周波数を変更するよう、制御信号を発振器回路に供給する。一部の実施例では、方法は、クロック信号を発振器回路において生成する工程と、クロック信号を処理して制御信号を生成する工程と、発振器回路における選択可能遅延回路を制御信号に応じて起動させる工程とを含む。
2006515096.tif 000002
【特許請求の範囲】
【請求項１】
回路であって：
選択可能遅延回路を含む発振器回路を備え、該発振器回路は、周波数を有するクロック信号を生成し；
更に、基準信号を受信し、前記クロック信号を受信し、前記選択可能遅延回路を起動させて前記クロック信号の前記周波数を変更するよう制御信号を前記発振器回路に供給する制御回路を備えることを特徴とする回路。
【請求項２】
請求項1記載の回路であって、前記発振器回路がリング発振器回路を備えることを特徴とする回路。
【請求項３】
請求項2記載の回路であって、前記リング発振器回路が、奇数のインバータ回路を備えることを特徴とする回路。
【請求項４】
請求項3記載の回路であって、前記制御回路が、前記クロック信号のエッジをカウントし、測定カウント信号を生成するカウンタ回路を含むことを特徴とする回路。
【請求項５】
請求項4記載の回路であって、前記制御回路が、値を有する前記測定カウント信号を受信し、前記値が目標値よりも大きい場合に遅延増加信号を生成する判定回路を含むことを特徴とする回路。
【請求項６】
請求項1記載の回路であって、前記選択可能遅延回路が、２つの直列に接続されるインバータ回路を備えることを特徴とする回路。
【請求項７】
請求項6記載の回路であって、前記２つの直列に接続されるインバータ回路がマルチプレクサ回路に接続されることを特徴とする回路。
【請求項８】
請求項7記載の回路であって、前記制御回路は、前記クロック信号のエッジをカウントし、測定カウント信号を生成するカウンタ回路を含むことを特徴とする回路。
【請求項９】
請求項8記載の回路であって、前記制御回路は、値を有する測定カウント信号を受信し、該測定カウント信号が目標値よりも小さい場合に遅延減少信号を生成する判定回路を含むことを特徴とする回路。
【請求項１０】
電子システムであって：
基板；及び
該基板上に形成される回路を備え：
該回路が、選択可能遅延回路を含むリング発振器回路を備え、該リング発振器回路は周波数を有するクロック信号を生成し；
前記基板上に形成される回路が更に、基準信号を受信し、前記クロック信号を受信し、更に、前記選択可能遅延回路を起動させて前記クロック信号の前記周波数を変更するよう、制御信号を前記発振器回路に供給する制御回路を備え；
前記電子システムが前記基板上に形成される通信回路を更に備え、該通信回路は前記クロック信号を受信し、通信信号を生成することを特徴とする電子システム。
【請求項１１】
請求項10記載の電子システムであって、前記基板がシリコンを備えることを特徴とする電子システム。
【請求項１２】
請求項11記載の電子システムであって、前記リング発振器回路が固定遅延回路の間にある選択可能遅延回路を含むことを特徴とする電子システム。
【請求項１３】
請求項12記載の電子システムであって、前記選択可能遅延回路が、マルチプレクサに直列に接続される4つのインバータを含むことを特徴とする電子システム。
【請求項１４】
請求項10記載の電子システムであって、更に、前記通信回路に電気的に結合されて前記通信信号を受信する受信器を備えることを特徴とする電子システム。
【請求項１５】
請求項14記載の電子システムであって、前記受信器がプロセッサを備えることを特徴とする電子システム。
【請求項１６】
請求項10記載の電子システムであって、更に、前記通信信号を受信するアンテナを含む受信器を備えることを特徴とする電子システム。
【請求項１７】
請求項16記載の電子システムであって、前記受信器がディジタル信号プロセッサを備えることを特徴とする電子システム。
【請求項１８】
方法であって：
クロック信号を発振器回路において生成する工程と、
前記クロック信号を処理して制御信号を生成する工程と、
前記発振器回路における選定可能遅延回路を前記制御信号に応じて起動させる工程とを備えることを特徴とする方法。
【請求項１９】
請求項18記載の方法であって、前記クロック信号を前記発振器回路において生成する工程が：
第１の周波数を有する信号を受信する工程と、
該信号から前記第１の周波数よりも大きな第２の周波数を有する前記クロック信号を生成する工程とを備えることを特徴とする方法。
【請求項２０】
請求項19記載の方法であって、前記クロック信号を処理して前記制御信号を生成する工程が：
前記クロック信号のエッジをカウントして、測定カウント信号を生成する工程と、
該測定カウント信号を目標値と比較して比較信号を生成する工程と、
前記制御信号を前記比較信号に応じて生成する工程とを備えることを特徴とする方法。
【請求項２１】
請求項20記載の方法であって、前記発振器回路における前記選択可能遅延回路を起動させる工程が：
マルチプレクサ回路に接続される２つのインバータ回路を介して前記クロック信号をゲーティングする工程を備えることを特徴とする方法。
【請求項２２】
請求項18記載の方法であって、前記クロック信号を処理して前記制御信号を生成する工程が：
前記クロック信号の立ち上がりエッジをカウントして測定カウント信号を生成する工程と、
該測定カウント信号を目標値と比較して比較信号を生成する工程と、
前記制御信号を前記比較信号に応じて生成する工程とを備えることを特徴とする方法。
【請求項２３】
請求項18記載の方法であって、前記発振器回路における前記選択可能遅延回路を起動させる工程が：
マルチプレクサ回路に接続される偶数のインバータ回路を介して前記クロック信号をゲーティングする工程を備えることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に回路に関し、特に、クロック信号を生成する回路に関する。
【背景技術】
【０００２】
コンピュータ・システム、通信システム及びビデオ・システムなどの現代の電子システムにおいては多くの場合、クロック信号を生成する回路が必要である。そのようなシステムにおいてクロック信号を供給するよう、位相ロック・ループが多くの場合、選択される。位相ロック・ループは通常、電圧制御発振器、位相比較器及び基準周波数源を含む。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
残念ながら、位相ロック・ループは、現代の電子システムにおいてクロック信号を生成するのに用いる場合にいくつかの欠点を有する。位相ロック・ループは多くの場合、基準周波数源から基準信号を受信する追加のピンを必要とする。電圧制御発振器及び位相比較器は、大量の空間をダイ上に必要とする。更に、基準周波数源からの基準信号は、電子システムが休止状態モードや他の節電モードで動作する場合には利用可能でない場合がある。
【課題を解決するための手段】
【０００４】
本発明の一部の実施例の以下の説明では、本願の一部を構成し、かつ、実施し得る、本発明の特定の実施例を図示することによって示す添付図面を参照する。添付図面では、同様な数字は、実質的に同様な構成部分をいくつかの図面を通して表す。この実施例は、当業者が本発明を実施することを可能にするのに十分詳細に説明している。他の実施例を利用してもよく、構造的、論理的及び電気的変更を、本発明の範囲から逸脱することなく行い得る。以下の詳細説明は、限定する意味合いで解されないこととし、本発明の範囲は、本特許請求の範囲記載の請求項と、そのような請求項が権利を有する均等物の完全な範囲とによってしか規定されない。
【発明を実施するための最良の形態】
【０００５】
〔実施例〕
図１Aは、本発明の一部の実施例による、発振器回路102と制御回路104とを含む回路100の構成図である。発振器回路102は、特定の種類の発振器回路に限定されない。発振器回路102は、選択可能遅延回路106、入力ポート108及び出力ポート110を含む。選択可能遅延回路106は、特定の種類の選択可能遅延回路に限定されない。一部の実施例では、選択可能遅延回路106は、抵抗・コンデンサ遅延回路を含む。一部の実施例では、発振器102は同期回路111を含む。制御回路104は、入力ポート112及び114並びに出力ポート116を含む。発振器回路102の入力ポート108は、制御回路104の出力ポート116に結合される。制御回路104の入力ポート112は、発振器回路102の出力ポート110に結合される。
【０００６】
図1Bは、図1Aに示す回路100によって処理又は生成される参照信号118、クロック信号120及び制御信号122を示すタイミング図117である。もう一度図1Aを参照すれば、動作上、回路100は、制御回路104の入力ポート114で(図1Bに示す)基準信号118を受信し、発振器回路102の出力ポート110で（図1Bに示す）クロック信号120を生成する。クロック信号120は、基準信号118よりも高い周波数を有する。一部の実施例では、クロック信号120は約50メガヘルツの周波数を用い、基準信号118は約32キロヘルツの周波数を有する。一部の実施例では、クロック信号120は、クロック信号を特定の使用周波数で生成するよう分周される。一部の実施例では、クロック信号120は別の周波数に分周される。特に、回路100は、基準信号118を制御回路104の入力ポート114で受信し、クロック信号120を制御回路104の入力ポート112で受信する。制御回路104は、（図1Bに示す）制御信号122を制御回路104の出力ポート116で生成する。発振器回路102は制御信号122を入力ポート108で受信し、クロック信号120を出力ポート110で生成する。クロック信号120は周波数を有し、制御信号122は発振器回路102に含まれる選択可能遅延回路106を起動させてクロック信号120の周波数を制御する。一部の実施例では、制御信号122は、修正制御信号が選択可能遅延回路106に供給される前に同期回路111によって受信され、処理される。回路100はクロック信号120を発振器回路102の出力ポート110に備える。
【０００７】
図1Cは、本発明の一部の実施例による、図１Aに示す発振器回路102の略図である。（図1Cには図示していない）任意的な同期器回路111は、図1Hに示し、以下に説明する。図1Cに示す発振器回路102は場合によっては、リング発振器回路として呼ばれる。リング発振器回路は、正帰還を備えている閉ループにおいて構成される奇数のインバータ回路を含む。発振器回路102は、特定の種類のインバータに関する利用に限定されない。図1Cに示す発振器回路102は、正帰還を備えている閉ループにおいて構成される、選択可能遅延回路106と、インバータ回路124、126、128、130及び132とを含む。インバータ回路124、126、128、130及び132は固定遅延回路であるが、それは、製造後に回路の遅延を制御することが可能でないからである。図1Cに示す発振器回路102は、自ら起動する（すなわち、発振器回路は、発振し始めるのに開始信号もリセット信号も必要としない。）。一部の実施例では、発振器回路102は、イネーブル信号（図示せず）を受信する。選択可能遅延回路106がゼロの遅延を有するとみなす場合、図1Cに示す発振器回路102の発振周波数は、インバータ回路124、126、128、130及び132の各々が同じ立ち上がり時間遅延を有し、インバータ回路124、126、128、130及び132の各々が同じ立ち下がり時間遅延を有する場合、インバータ数の逆数と、１つのインバータ回路の立ち上がり遅延時間と立ち下がり遅延時間との和とを掛けたものによって求められる。例えば、インバータ回路124、126、128、130及び132の各々の立ち上がり時間遅延が4ナノ秒であり、インバータ回路124、126、128、130及び132の各々の立ち下がり時間遅延が6ナノ秒である場合、図1Cに示す発振器回路102の発振周波数は20メガヘルツである。
【０００８】
図1Dは、本発明の一部の実施例による、図1Cに示す発振器回路102に含まれる選択可能遅延回路106の略図である。選択可能遅延回路106は、マルチプレクサ138と直列に接続される２つの直列に接続されるインバータ134及び136を含む。選択可能遅延回路106は、特定の種類のインバータに関する利用に限定されない。一部の実施例では、選択可能遅延回路106は、1つ又は複数の選択可能遅延回路を含む。一部の実施例では、選択可能遅延回路106は、複数の（2つ以上の）選択可能な遅延回路を含む。
【０００９】
動作上、（図1Bに示す）制御信号122はマルチプレクサ138に、(図1Cに示す)発振器回路102の信号パス（信号が通過する論理素子全て）において２つの直列に接続されるインバータ134及び136を含めさせるか、発振器回路102の信号パスから２つの直列に接続されるインバータ134及び136を除外させる。２つの直列に接続されるインバータ134及び136を信号パスに追加することによって２つの直列に接続されるインバータ134及び136を含めることによって、信号パスにおける遅延が増加し、発振器回路102によって供給される（図1Bに示す）クロック信号120の周波数が減少する。２つの直列に接続されるインバータ134及び136を信号パスから取り除くことによって２つの直列に接続されるインバータ134及び136を信号パスから除外ことによって、信号パスにおける遅延が減少し、クロック信号120の周波数が増加する。
【００１０】
図1Dに示す選択可能遅延回路106は２つのインバータを含むが、選択可能遅延回路106は、２つのインバータしか含まない実施例に限定されない。２つ、４つ、６つ、８つ又は、9つ以上のインバータを選択可能遅延回路106に含み得る。更に一般的には、何れかの偶数のインバータを選択遅延回路106に含め得る。選択可能遅延回路106に含めるインバータ数を大きくすることによって、選択遅延回路106を(図1Cに示す)発振器回路102の信号パスに含めるか、発振器回路102の信号パスから除外すると、クロック信号の周波数に対する漸増的変化が大きくなる。
【００１１】
図1Eは、本発明の一部の実施例による、図1Dに示す選択可能遅延回路106に含まれるインバータ134の略図である。インバータ134は、金属酸化膜半導体電界効果トランジスタ140及び142を含む。
【００１２】
図1Fは、本発明の一部の実施例による、図１Dに示す選択可能制御回路106の伝搬遅延値を制御するのに用いるのにふさわしいチャネル長146を有する、図1Eに示す金属
酸化膜半導体電界効果トランジスタ140を含むダイ144の断面図である。チャネル長146は、金属酸化膜半導体電界効果トランジスタ140におけるドレイン素子とソース素子との対の間の距離である。（図1Eを示す）インバータ134の伝搬遅延値は、（図1Fに示す）チャネル長146に比例する。よって、チャネル長146を増加又は減少させることによって各々、選択可能制御回路106の伝搬遅延値を増加又は減少させる。
【００１３】
もう一度図１Cを参照すれば、選択可能遅延回路106の入力での信号については、入力励起と出力応答との間に時間差が存在する。この時間差が、選択可能遅延回路106の伝搬遅延値である。
【００１４】
一部の実施例では、選択可能遅延回路106は複数の選択可能遅延回路を有し、複数の選択可能遅延回路の各々は、複数の選択可能遅延回路のうちの何れか２つについての伝搬遅延値の比率が実質的に１に等しくなるような伝搬遅延値を有する。よって、複数の選択可能遅延回路の各々は、実質的に同じ伝搬遅延値を有する。複数の遅延回路の各々が実質的に同じ伝搬遅延値を有する複数の遅延回路は、半導体ダイ上でレイアウトする費用が比較的低い。
【００１５】
一部の実施例では、選択可能遅延回路106は複数の選択可能遅延回路を含み、複数の選択可能遅延回路の各々は、２つの異なる伝搬遅延値のうちの１つに実質的に等しい伝搬遅延値を有する。例えば、第１の選択可能遅延回路の伝搬遅延値が5ピコ秒であり、第２の選択可能遅延回路の伝搬遅延値が10ピコ秒である場合、選択可能遅延回路106は、第１の選択可能遅延回路を選択することによって5ピコ秒の伝搬遅延を選択することが可能であり、第２の選択可能遅延回路を選択することによって10ピコ秒の伝搬遅延を選択することも可能である。２つの異なる伝搬遅延値のうちの１つを有する複数の選択可能遅延回路は、（図1Aに示す）回路100において２つの異なる周波数収束速度を備える。
【００１６】
一部の実施例では、選択可能遅延回路106は、約10対1の比率を生じ得る２つの異なる伝搬遅延値を含む。例えば、約50ピコ秒の伝搬遅延値を有する第１の選択可能遅延回路と、約5ピコ秒の伝搬遅延値を有する第２の選択可能遅延回路とを検討する。その場合、第１の選択可能遅延回路と第２の選択可能遅延回路とから構成される選択可能遅延回路106は、選択し得る２つの異なる伝搬遅延値（50ピコ秒及び5ピコ秒）を含む。この例の場合、２つの伝搬遅延値は、(50ピコ秒を5ピコ秒によって除算した)10対1の比率を生じ得る。10対1という、伝搬値間の比率は、（図1Aに示す）回路100において、第１の周波数収束速度と、この第１の速度の10倍の速度である第２の周波数収束速度とを備える。
【００１７】
一部の実施例では、選択可能遅延回路106は、2つ以上の実質的に異なる伝搬遅延値を含む複数の選択可能遅延回路を含む。２つ以上の伝搬遅延値は、少なくとも2倍異なる場合には実質的に異なる。例えば、約50ピコ秒の伝搬遅延値を有する第１の選択可能遅延値と約25ピコ秒の伝搬遅延値を有する第２の選択可能遅延回路とを検討する。その場合、第１の選択可能遅延回路と第２の選択可能遅延回路とから構成される選択可能遅延回路106は、選択し得る２つの異なる伝搬遅延値（50ピコ秒及び25ピコ秒）を含む。この例の場合、２つの伝搬遅延値は、実質的に異なる伝搬遅延値である。選択可能遅延回路106における2つ以上の伝搬遅延値によって、（図1Aに示す）回路100において周波数収束速度が2つ以上備えられる。
【００１８】
一部の実施例では、選択可能遅延回路106は複数の選択可能遅延回路を含み、複数の選択可能遅延回路の各々は、複数の選択可能遅延回路のうちの少なくとも２つについての伝搬遅延値の比率が実質的に対数であるような伝搬遅延値を有する。対数尺度上の各間隔は、先行する間隔よりも大きな特定の共通因数であるので対数率は1に等しくない。例示的な共通因数は、10と、自然対数の庭とを含む。伝搬遅延値間の実質的に対数の比率は、異なる周波数収束速度のうちから選択する判定論理を追加することなく（図1Aに示す）回路100における量子化周波数収束速度の連続体を備える。伝搬遅延値間の実質的に線形的な比率と比較すれば、伝搬遅延値間の実質的に対数の比率によって、シリコンが変化する（すなわち、異なるシリコン群は異なる速度で動作する回路を生成し得る）ことに鑑みて回路特性がより一貫したものになるようにしている。
【００１９】
一部の実施例では、選択可能遅延回路106は、２つの異なる伝搬遅延値を含む複数の選択可能遅延回路を含む。２つの異なる伝搬値は、第１の伝搬遅延値と第２の伝搬遅延値とを含む。複数の選択可能な遅延回路は、第１の伝搬遅延値を有する1つ又は複数の選択可能遅延回路と第２の伝搬遅延値を有する1つ又は複数の選択可能遅延回路とを含む。第２の伝搬遅延値を有する1つ又は複数の選択可能遅延回路は、第１の伝搬遅延値の約2倍の合計伝搬遅延値を有する。これらの実施例は、第２の伝搬遅延値のオーバフローを1つ又は複数の回路が有する場合に第１の伝搬遅延値を増やすようにし、第２の伝搬遅延値のアンダフローを1つ又は複数の回路が有する場合に第１の伝搬遅延値を減らすようにしている。
【００２０】
一部の実施例では、選択可能遅延回路106は、第１群における1つ又は複数の選択可能遅延回路を含む複数の選択可能遅延回路と、第２群における1つ又は複数の選択可能遅延回路とを含む。第１群における1つ又は複数の選択可能遅延回路の各々は第１の伝搬遅延値を有し、第２群における1つ又は複数の選択可能遅延回路の各々は、第１の伝搬遅延値に等しくない第２の伝搬遅延値を有する。第１群における伝搬遅延値と第２群における伝搬遅延値との間の関係は、特定の比率や他の関係に限定されない。上記選択可能遅延回路106の伝搬遅延値間の何れの関係も第１群及び第２群の製造に関して用いるのにふさわしい。選択可能遅延値群を備えることによって、遅延回路毎に一意の設計を必要とすることなく（図1Aに示す）回路100における周波数収束速度が異なるようにしている。伝搬遅延値間の対数率を有する選択可能遅延回路群は、伝搬遅延値間で線形的な関係を有する選択可能遅延回路群よりもダイ上のレイアウト面積が少なくて済む。
【００２１】
図1Gは、本発明の一部の実施例による、図1Aに示す制御回路104の構成図である。制御回路104は、制御回路152と、カウンタ回路154と、判定回路156と、新遅延計算器回路158とを含む。制御回路152と、カウンタ回路154と、判定回路156と、新遅延計算器回路158との詳細な設計は、AND素子、OR素子、NAND素子、NOR素子、EXCLUSIVE  OR素子、FLIP-FLOP素子などの記憶素子、エッジ・トリガ・フリップフロップ素子やメモリ素子、及びプロセッサ素子などの論理素子を用いて実現し得る。図1Gに表す信号は全て、機能ブロック全てが利用可能である。一部の信号は、機能ブロックの一部にしか供給されないものとして示しているが、これは構成図を単純にするために過ぎない。制御回路152、カウンタ回路154、判定回路156及び新遅延計算器回路158の機能的説明は以下に記載する。
【００２２】
制御回路152は、（図1Bに示す）基準信号118と（図1Bに示す）クロック信号120とを受信する。制御回路152は、基準信号118とクロック信号120とを処理して、カウンタ回路154及び判定回路156が用いるよう、リセット信号159を生成する。制御回路152は、（図１Aに示す）発振器回路102から選択可能遅延信号（図示せず）を更新するうえでのセーフの合図も受信する。これに応じて、制御回路152は、（図１Aに示す）選択可能遅延回路106によって用いるよう、更新選択可能遅延信号（図示せず）を生成する。このセーフの合図を交換して制御回路152と発振器回路102との間で選択可能遅延信号と更新選択可能遅延信号とを更新する目的は、クロック信号120におけるグリッチが発生しないようにする時点で発振器回路102が更新されるようにすることである。
【００２３】
カウンタ回路154は、（図1Bに示す）クロック信号120と、リセット信号159とを制御回路152から受信する。一部の実施例では、リセット信号159を受信した後、カウンタ回路154は基準信号118の一周期中のクロック信号120の立ち上がりエッジをカウントして、値を有する測定カウント信号160を生成する。一部の実施例では、カウンタ回路154は、基準信号118の一周期中にクロック信号120の立ち上がりエッジと立ち下がりエッジとをカウントして測定カウント信号160を生成する。測定カウント信号160の値は、（図1Bに示す）基準信号118の一周期中にカウントされる立ち上がりエッジ数、立ち下がりエッジ数、又は立ち上がりエッジ及び立ち下がりエッジの数である。
【００２４】
判定回路156は、測定カウント信号160をカウンタ回路154から受信する。判定回路156は、クロック信号120の所望の周波数を規定する目標カウントと、測定カウント信号160の値とを比較する。測定カウント信号160の値が目標カウントよりも大きい場合、判定回路156は遅延増加信号162を生成する。測定カウント信号160の値が目標カウントよりも小さい場合、判定回路156は遅延減少信号164を生成する。測定カウント信号160の値が目標カウントに等しい場合、判定回路156は信号を生成しない（すなわち、判定回路156は遅延増加信号162も遅延減少信号164も生成しない。）。
【００２５】
新遅延計算器回路158は、遅延増加信号162と遅延減少信号164とを判定回路162から受信する。新遅延計算器回路158は、遅延増加信号162と遅延減少信号164とを処理して（図1Bに示す）制御信号122を生成する。（図1Aに示す）発振器回路102は制御信号122を受信する。（図１Aに示す）選択可能遅延回路106は、制御信号122に応じて、（図1Aに示す）発振器106に選択可能遅延部を含めるか、選択可能遅延部を発振器回路106から除外する。
【００２６】
図1Hは、本発明の一部の実施例による、図1Bに示す制御信号122を図１Aに示す選択可能遅延回路106に結合する、図１Aに示す同期回路111の構成図である。同期回路111は、制御信号122を処理して、選択可能制御回路106のゲート信号として作用する（ラッチされ、同期がとられている）制御信号165を生成する。同期回路111によって、選択可能遅延回路106の更新中に（図1Bに示す）クロック信号120におけるグリッチをもたらす確率が低減する。選択可能遅延回路106に対する変更がクロック信号120と同期がとられていない場合、望ましくない帰還が（図1Aに示す）発振器回路102にもたらされる場合がある。発振器回路102における望ましくない帰還は、発振器回路102を不安定にしかねない。同期回路111によって、発振器回路102における望ましくない帰還と不安定性との確率が低減する。
【００２７】
同期回路111は、記憶装置166とマルチプレクサ168とを含む。記憶装置166は、データ入力ポート170とクロック入力ポート172とデータ出力ポート174とを含む。マルチプレクサ168は、マルチプレクサ入力ポート176及び178、マルチプレクサ制御ポート180、並びにマルチプレクサ出力ポート182を含む。マルチプレクサ出力ポート182は、記憶装置166のデータ入力ポート170に結合される。記憶装置166のデータ出力ポート174は、マルチプレクサ入力ポート176に結合される。
【００２８】
動作上、マルチプレクサ168は、（図1Bに示す）制御信号122をマルチプレクサ入力ポート178で（図１Aに示す）制御回路104から受信し、ゲート制御信号184をマルチプレクサ制御ポート180で受信する。記憶装置166は、マルチプレクサ出力信号185をデータ入力ポート170で受信し、局所クロック信号186をクロック入力ポート172で受信する。局所クロック信号186は、制御される特定の選択可能遅延回路に関連したクロック信号である。一部の実施例では、局所クロック信号186は、制御される特定の遅延回路の入力ノードから選択される。一部の実施例では、局所クロック信号186は、制御される特定の遅延部の出力ノードから選択される。（図1Aに示す）発振器回路102における安定性を改善することは、制御される特定の遅延部の出力ノードからの局所クロック信号186を選択することによって達成される。記憶装置166は、（ラッチされ、同期がとられている）制御信号165を（図1Dに示す）選択可能制御回路106の（図1Dに示す）マルチプレサ138に供給する。ゲート制御信号184は、制御信号122を、マルチプレクサ168を介してゲーティングする。局所クロック信号186は、マルチプレクサ168の出力を記憶装置166にロードする。ゲート制御信号184は、局所クロック信号がアクティブ状態にある以前にアクティブ状態にある。
【００２９】
図2は、本発明の一部の実施例による、図１Aに示す回路100を含む電子システム200の構成図である。電子システム200は、基板202、基板202上に形成される回路100、及び基板202上に形成され、回路100に電子的に結合される通信回路204を含む。
【００３０】
基板202は、特定の材料に限定されない。電子回路の製造に用いるのにふさわしい材料は何れも、電子システム200に関して用いるのにふさわしい。電子システム200に関して用いるのにふさわしい例示的な基板材料は、シリコン、ゲルマニウム及びガリウム砒素などの半導体を含む。例示的な基板材料は、シリコンオンサファイアや、シリコン上のゲルマニウムなどの材料の組み合わせも含む。
【００３１】
（図１Aに示す）回路100と、通信回路204は基板202上に形成される。一部の実施例では、回路100は、（図1Bに示す）クロック信号120を通信回路204に、基板202上に形成される他の回路206が節電モードにある場合に供給する。回路は、回路に電力が全く供給されない場合又は、他の動作モードにおける回路に供給される電力と比較して回路に供給される電力が削減される場合に節電モードにある。
【００３２】
動作上、通信回路204は、（図2Bに示す）クロック信号120を回路100から受信し、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク又は無線ネットワークにおいて用いるのにふさわしいネットワーク通信信号などの通信信号208を生成する。
【００３３】
図3は、本発明の一部の実施例による、図１Aに示す回路100と、通信回路302と、受信器304とを含む電子システム300の構成図である。電子システム300は、通信信号208を受信する受信器304を含む通信回路302に電気的に結合される（図2に示す）電子システム200を含む。一部の実施例では、受信器304はプロセッサを含む。一部の実施例では、受信器304は、電子システム200が発する電磁気信号などの通信信号208を受信するアンテナ306を含む。一部の実施例では、受信器304は、ディジタル信号プロセッサを含む。
【００３４】
図4は、本発明の一部の実施例による、選択可能遅延回路を起動させる工程を含む、クロック信号を生成する方法400の流れ図である。方法400は、クロック信号を発振器回路において生成する工程（ブロック402）、クロック信号を処理して制御信号を生成する工程（ブロック404）、及び発信器回路における選択可能遅延回路を制御信号に応じて起動させる工程（ブロック406）を含む。
【００３５】
方法400の一部の実施例では、クロック信号を発振器回路において生成する工程（ブロック402）は、第１の周波数を有する信号を受信する工程と、該信号から第１の周波数より大きな第２周波数を有するクロック信号を生成する工程とを含む。
【００３６】
方法400の一部の実施例では、クロック信号を処理して制御信号を生成する工程（ブロック404）は、クロック信号のエッジをカウントして測定カウント信号を生成する工程、測定カウント信号を目標値と比較して比較信号を生成する工程と、制御信号を比較信号に応じて生成する工程とを含む。
【００３７】
方法400の一部の実施例では、発振器回路における選択可能遅延回路を起動させる工程（ブロック406）は、マルチプレクサ回路に接続される２つのインバータ回路を介してクロック信号をゲーティングする工程を含む。
【００３８】
方法400の一部の実施例では、クロック信号を処理して制御信号を生成する工程（ブロック404）は、クロック信号の立ち上がりエッジをカウントして測定カウント信号を生成する工程と、測定カウント信号を目標値と比較して比較信号を生成する工程と、制御信号を比較信号に応じて生成する工程とを含む。
【００３９】
方法400の一部の実施例では、発振器回路における選択可能遅延回路を起動させる工程（ブロック406）は、マルチプレクサ回路に接続される偶数のインバータ回路を介してクロック信号をゲーティングする工程を含む。
【００４０】
図5は、本発明の一部の実施例による、選択可能遅延回路を追加するか取り除く工程を含む、クロック信号を生成する方法500の流れ図である。方法500は、基準信号周波数を有する基準信号を受信する工程（ブロック502）、基準信号周波数よりも大きなクロック信号周波数を有するクロック信号を発振器回路において生成する工程（ブロック504）及び粗い選択が可能な遅延回路と細い選択が可能な遅延回路とを含む1つ又は複数の選択可能遅延回路をクロック回路から追加するか取り除いて、クロック信号周波数を目標周波数に制御する工程（ブロック506）を含む。粗い選択が可能な遅延回路は、細かい選択が可能な遅延回路の伝搬遅延値よりも大きな伝搬遅延値を有する。一部の実施例では、粗い選択が可能な遅延回路は、細かい選択が可能な遅延回路の伝搬遅延値の値の2倍の伝搬遅延値を有する。一部の実施例では、粗い選択が可能な遅延回路は、細かい選択が可能な遅延回路の伝搬遅延値の値の10倍の伝搬遅延値を有する。一部の実施例では、粗い選択が可能な遅延回路は、細かい選択が可能な遅延回路の伝搬遅延値の32倍の伝搬遅延値を有する。
【００４１】
方法500の一部の実施例では、1つ又は複数の選択可能遅延回路を追加するか取り除く工程（ブロック506）は、目標周波数よりも当初は小さいクロック信号周波数について、クロック信号周波数が目標周波数よりも大きい状態になるまで発振器回路における粗い選択が可能な遅延回路を取り除く工程と、クロック信号周波数が目標周波数よりも小さい状態になるまで発振器回路における細かい選択が可能な遅延回路を追加する工程とを含む。
【００４２】
方法500の一部の実施例では、クロック信号周波数が目標周波数よりも小さい状態になるまで発振器回路における細かい選択が可能な遅延回路を追加する工程は、制御信号をマルチプレクサ回路に供給することによって細かい選択が可能な遅延回路を追加する工程を含む。
【００４３】
方法500の一部の実施例では、方法500は更に、基準信号の遷移部で細かい選択が可能な遅延回路を追加する工程を含む。
【００４４】
方法500の一部の実施例では、1つ又は複数の選択可能遅延回路（ブロック506）は、目標周波数よりも当初は大きいクロック周波数について、クロック信号周波数が目標周波数よりも小さい状態になるまで発振器回路における粗い選択が可能な遅延回路を追加する工程と、クロック信号周波数が目標周波数よりも大きくなるまで発振器回路における細かい選択が可能な遅延回路を取り除く工程とを含む。
【００４５】
方法500の一部の実施例では、クロック信号周波数が目標周波数よりも大きい状態になるまで発振器回路における細かい選択が可能な遅延回路を取り除く工程は、制御信号をマルチプレクサ回路に供給することによって細かい選択が可能な遅延回路を取り除く工程を含む。
【００４６】
方法500の一部の実施例では、方法500は更に、基準信号の立ち上がり遷移部で細かい選択が可能な遅延回路を取り除く工程を含む。
【００４７】
方法500の一部の実施例では、1つ又は複数の選択可能遅延回路を追加するか取り除く工程（ブロック506）は、細かい選択が可能な遅延回路の全てが発振器回路に追加されるまで、細かい選択が可能な遅延回路を発振器回路に追加してクロック信号周波数を目標周波数に制御する工程と、細かい選択が可能な遅延回路全てが発振器回路に追加された後に、細かい選択が可能な遅延回路のうちの半分を取り除く工程と、粗い選択が可能な遅延回路を発振器回路に追加する工程とを含む。
【００４８】
方法500の一部の実施例では、方法500は更に、基準信号の立ち下がりエッジで粗い選択可能遅延回路を追加する工程を含む。
【００４９】
方法500の一部の実施例では、1つ又は複数の選択可能遅延回路を追加するか取り除く工程（ブロック506）は、細かい選択が可能な遅延回路の全てが発振器回路から取り除かれるまで、細かい選択が可能な遅延回路を発振器回路から取り除いてクロック信号周波数を目標周波数に制御する工程と、細かい選択が可能な遅延回路全てが発振器回路から取り除かれた後に、細かい選択が可能な遅延回路の半分を追加し、粗い選択が可能な遅延回路を発振器回路から取り除く工程とを含む。
【００５０】
図6は、本発明の一部の実施例によってクロック信号を生成する方法600の流れ図である。方法600は、クロック信号を発振器回路において生成する工程（ブロック602）と、発振器回路における選択可能遅延回路の起動と局所クロック信号との同期をとる工程（ブロック604）とを含む。
【００５１】
一部の実施例では、発振器回路における選択可能遅延回路の起動と局所クロック信号との同期をとる工程は、制御信号をラッチする工程を含む。一部の実施例では、発振器回路におけるクロック信号を生成する工程は、奇数のインバータをリング発振器回路に含める工程を含む。
【００５２】
本明細書及び特許請求の範囲では特定の実施例を説明し、図示したが、同様な目的を達成することを意図する何れかの配置を、示した実施例と置換し得るということを本願の開示の恩恵を受ける当業者は分かるものである。本願は、本発明の何れかの改造又は変形を包含することを意図している。したがって、本特許請求の範囲記載の請求項とその均等物とによってのみ本発明が限定されるということを意図している。
【図面の簡単な説明】
【００５３】
【図１Ａ】本発明の一部の実施例による、発振器回路と制御回路とを含む回路の構成図である。
【図１Ｂ】図１Aに示す回路の構成図に示す基準信号、クロック信号及び制御信号を示すタイミング図である。
【図１Ｃ】本発明の一部の実施例による、図1Aに示す発振器回路の略図である。
【図１Ｄ】本発明の一部の実施例による、図1Cに示す発振器回路に含まれる選択可能遅延回路の略図である。
【図１Ｅ】本発明の一部の実施例による、図１Aに示す選択可能遅延回路に関して用いるのにふさわしいインバータの略図である。
【図１Ｆ】本発明の一部の実施例による、図1Dに示す選択可能制御回路の伝搬遅延値を制御するのに用いるのにふさわしいチャネル長を有する、図1Eに示す金属酸化膜半導体を含むダイの断面図である。
【図１Ｇ】本発明の一部の実施例による、図1Aに示す制御回路の構成図である。
【図１Ｈ】本発明の一部の実施例による、図１Bに示す制御信号を図1Aに示す選択可能遅延回路に結合する、図１Aに示す同期回路の構成図である。
【図２】本発明の一部の実施例による、図１Aに示す回路を含む電子システムの構成図である。
【図３】本発明の一部の実施例による、図１Aに示す回路、通信回路及び受信器を含む電子システムの構成図である。
【図４】本発明の一部の実施例による、選択可能遅延回路を起動させる工程を含む、クロック信号を生成する方法の流れ図である。
【図５】本発明の一部の実施例による、選択可能遅延回路を追加するか取り除く工程を含む、クロック信号を生成する方法の流れ図である。
【図６】本発明の一部の実施例によってクロック信号を生成する方法の流れ図である。
【図１Ａ】
2006515096.tif 000003
2006515096.tif 000004
【図１Ｃ】
2006515096.tif 000005
【図１Ｄ】
2006515096.tif 000006
2006515096.tif 000007
【図１Ｇ】
2006515096.tif 000008
【図１Ｈ】
2006515096.tif 000009
【図２】
2006515096.tif 000010
【図３】
2006515096.tif 000011
【図４】
2006515096.tif 000012
【図５】
2006515096.tif 000013
【図６】
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【国際調査報告】
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