(57)【要約】本発明は、特にターボ装置において使用する集積復号化回路の生成モジュール（５０）、畳み込み復号化回路の特性を規定して該回路を生成する方法、及び該モジュール（５０）により得ることができる該回路に関する。このモジュール（５０）はパラメトリックであり、この特徴のため、異なる復号化モードと異なるアーキテクチャを用いるターボ装置において使用できるような異なる性能特性を有する復号化回路を生成できる。また、このモジュール（５０）は、複数の生成多項式を選択的に管理できることで非対称型のターボ装置において使用可能であるという顕著な特徴を有する復号化回路を生成できる。
2004512726.tif 000002
【特許請求の範囲】
【請求項１】
通信用畳み込み符号（ターボ符号）の復号化回路を生成するモジュールであって、
−　パラメトリックに構成可能であり、かつ、デジタル情報に関連した確率情報を記憶できるメモリ回路要素を表す記憶手段；
−　パラメトリックに構成可能であり、かつ、前記デジタル情報を再構成するための少なくとも１対の生成多項式に基づいて前記確率情報を復号化できる計算回路要素を表す計算手段；及び
−　前記モジュールがパラメータシナリオの変化に従って異なる性能特性を有する復号化回路を生成できるように、該パラメータシナリオにより前記記憶手段と前記計算手段を構成できるシナリオ手段
を備える前記モジュール。
【請求項２】
前記シナリオ手段が、
−　前記確率情報に関連し、かつ、前記メモリ回路要素のサイズを設定すべく構成可能な少なくとも１つの長さ制約パラメータ、
を備えることを特徴とする請求項１記載のモジュール。
【請求項３】
前記シナリオ手段が、
−　前記確率情報に関連し、かつ、前記メモリ回路要素及び前記計算回路要素のサイズを設定すべく構成可能な少なくとも１つの状態パラメータ、
を備えることを特徴とする請求項１又は２に記載のモジュール。
【請求項４】
前記シナリオ手段が、
−　共用使用されて畳み込み符号を復号化できる計算回路要素の最大数を設定すべく構成可能な少なくとも１つのリソース共用パラメータ、
を備えることを特徴とする請求項１、２又は３に記載のモジュール。
【請求項５】
前記シナリオ手段が、
−　前記復号化回路につき特定の種類のアーキテクチャーとの関連を決めるべく構成可能な少なくとも１つのアーキテクチャーパラメータ、
を備えることを特徴とする請求項１〜４のいずれか一項に記載のモジュール。
【請求項６】
−　前記確率情報を復号化できる複数対の生成多項式のうちの一つを選択的に駆動するための、前記復号化回路に対する制御信号を表す少なくとも１つのパラメータ、
を特徴とする請求項１〜５のいずれか一項に記載のモジュール。
【請求項７】
通信用ターボ装置における畳み込み符号の復号化回路を実現する方法であって、
［Ａ］−　デジタル情報に関連した確率情報を記憶できるメモリ回路要素を表すパラメトリック命令モジュールを、電子計算機により解釈できるプログラミング言語により開発及び記述する工程；
［Ｂ］−　前記デジタル情報を再構成するための少なくとも１対の生成多項式に基づいて前記確率情報を復号化できる計算回路要素を表すパラメトリック命令モジュールを、前記言語により開発及び記述する工程；
［Ｃ］−　このように開発及び記述されたモジュールを特定化し、特定のパラメータシナリオを前記モジュールに割り当てる工程；
［Ｄ］−　前記パラメータシナリオの変化に従って異なる性能特性を有する復号化回路を前記パラメータシナリオにより得るために、前記特定化したモジュールを前記電子計算機によりシリコン又はプログラマブルロジックユニット上にコンパイルする工程；
を有する前記方法。
【請求項８】
前記段階［Ｂ］が、
−　前記確率情報を復号化できる前記回路において複数対の生成多項式のうちの１つを選択的に駆動するための制御信号を表すパラメータを与える段階、
をさらに有する請求項７記載の方法。
【請求項９】
−　デジタル情報に関連した確率情報を記憶できるメモリ回路要素；
−　前記確率情報を復号化できる計算回路要素；
を備える畳み込み符号の復号化回路であって、
−　前記計算回路要素が、選択的に駆動されて前記確率情報を復号化できる複数の生成多項式を備える、
ことを特徴とする前記復号化回路。
【発明の詳細な説明】
【０００１】
技術分野
本発明は、畳み込み符号を復号化できる通信回路の生成モジュール、この種の回路の生成方法、及びその関連回路に関する。
特に、本発明は、連接畳み込み符号（ターボ符号）の復号化装置において使用する集積復号化回路の生成モジュール、この種の回路の特性を規定する方法、及びこのモジュールにより得ることができる復号化回路に関する。
【０００２】
背景技術
集積回路は、ＶＨＤＬ（Ｖｅｒｙ Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）のようなハイレベル記述言語を用いて設計できる。
この設計技術及び適当なシリコンコンパイラを使用することにより、ハイレベル言語、例えばＶＨＤＬ記述を用いて特定された特性を有する集積コンポーネントを得ることができる。
【０００３】
例えば復号化回路に関係する機能のような所定の機能についてのＶＨＤＬ記述が、ＩＰ又は知的財産ライブラリと称するモジュールライブラリを構成し得、これにより、ＳＯＣ（システムオンチップ）システムのような高度に複雑な電子装置を構成できることが知られている。
【０００４】
ＩＰライブラリ（ＩＰモジュール又はモジュール）に属するモジュールの顕著な特徴は、それらモジュールが複数の電子装置の設計において使用できることである。というのは、他のモジュール又は電子回路とのそれらのインターフェースパラメータをシリコンコンパイレーションの前に「特定化（ｓｐｅｃｉａｌｉｚｅｄ）」でき、設計段階にて決められる変数又はパラメータに対して特定値を割り当てるからである。
【０００５】
本発明の目的に従い、通信用のＩＰモジュール、及び連接畳み込み符号の復号化（ターボ復号化）装置において使用できる対応する復号化回路に言及する。
デジタル情報（データ）の伝送に関しては、チャネル上にデータを伝送する際に導入される誤りにより、伝送前に冗長ビットを加えることにより前記データを符号化し、それらが受け取られた後に冗長ビットを除去することによってそれらを復号化する必要のあることが知られている。実質的には、冗長ビットが存在するおかげで、符号化と復号化によって一定レベルの確実性又は見込みを持って初期データを再構成することができ、このレベルは関係する伝送チャネルにより導入された誤りを許容し得るレベルである。
【０００６】
種々の周知技術を用いてデータを符号化及び復号化できる。
本発明の目的のため、畳み込み符号化及び復号化技術、特に連接型のターボ符号化及び復号化を考える。
知られているように、畳み込み符号化装置は、所定のアルゴリズムを用いて符号化に先立つ情報、すなわちアプリオリ情報をデータを符号化する際に考慮することができる。これも知られているように、符号化が信頼できる程度、換言すればデータが正しく再構成されることを保証する程度は、符号化アルゴリズムが考慮するアプリオリ情報の量に直接比例する。もちろん、符号化及び復号化において用いられるアルゴリズムの複雑さは、それが考慮するアプリオリ情報の量に伴って増大する。
【０００７】
復号化により達成できる結果を改善するため、及び所与のレベルの性能のために要求される符号化及び復号化回路及び装置の複雑さを低減するため、いわゆるターボ符号化及び復号化装置が導入された。
符号化で用いられようと復号化で用いられようと、ターボ装置は、遅延又はビット順を変更できる１以上の回路（インターリーブ回路として公知）により連接式に相互接続された複数の畳み込み回路を有する。
よって、一般に、ターボ符号化装置（ターボ符号器）のアーキテクチャーは、符号化が並列又は直列に行われるように直列又は並列レイアウトを用いて相互接続された複数の畳み込み符号化回路の使用を伴う。
例えば、ターボ符号器用の畳み込み符号化回路（符号化回路）１０（図１）は、１つのデータ入力（ｕ）と２つの出力を含み、これら２つの出力の一つは、入力データの出力（ｕ）であり、この場合には回路はシステマチックと称され、もう一つは、符号化情報（符号）の出力（ｃ）である。
また、当該回路は、ビット数（ν−１）の長さを有するシフトレジスタ１２を含み、この例では３ビット、すなわちそれぞれビット２１、ビット２２及びビット２３である。このシフトレジスタは、符号化回路１０において用いられている内部接続の種類に従って、入力にてデータ（ｕ）を受け取り、符号（ｃ）を出力することができる。
【０００８】
符号化回路１０を特徴付ける主要なパラメータは、次の通りである。
ｋは、単位時間当たり順に導入されるビット数を示す。この例では一般に、ｋ＝１とした符号化が用いられる。
ｋ＊ （ν−１）は、符号化に用いられるシフトレジスタ１２のサイズを示す。
ｎは、符号器により出力されるビット数を示す。
一般に、符号器は一時にｋビットを受け取り、これらはｋ＊ （ν−１）の位置を特徴とするシフトレジスタ１２に導入され、符号器出力では、すべてのｋ入力ビット（ｎ≧ｋ）に対してｎ出力ビットが存在する。各出力ビットは、シフトレジスタ１２中の一定数のビットのバイナリ（すなわち２を法とした）総和によって計算される。当然、この総和は、符号器の内部接続論理に依存し、いわゆる生成多項式を確立するが、これは後に詳細に述べる。この例では、入力ビットの値ｕが、フィードバック接続（パス）を介して得られたビットの値に加えられる。次に、このようにして得られた値が、シフトレジスタ１２の第１ビット２１の値に加えられ、その結果がシフトレジスタ１２の第３ビット２３の値に加えられる。また、フィードバックパスでは、シフトレジスタ１２の第３ビット２３と第２ビット２２が入力ビットに加えられる。
知られているように、符号化回路１０は、フィードバック接続が存在する場合には再帰的と言われる。
【０００９】
このように、符号化された各ビット（ｃ）は、所与の瞬間に受け取ったｋビットのみならず、前に受け取ったｋ＊ （ν−１）ビットにも依存する。
【００１０】
従来技術に従い、用語「符号語（ｃｏｄｅｗｏｒｄ）」が、符号器出力にて供給されるｎビットから成る組を指定するのに用いられる。この例では、２つの符号語、すなわち、入力（ｕ）に与えられたデータとその関連符号（ｃ）が存在する。ｋ／ｎなる値は「符号化率（ｃｏｄｅ ｒａｔｅ）」と称される。
【００１１】
一般に、符号化回路の性能特性は、上述したパラメータに基づいて定められる。特にこれらの特性は、以下のものを含む。
−　ν：　復号化回路又は符号の制約長さであり、これはもちろんシフトレジスタの長さに依存する。
−　Ｎｓｔ：　２ｋ（ｖ−１）なる値に対応する状態の数であり、これはシフトレジスタ中の可能なバイナリ結合に対応する。
−　ｇｃ ：　ｃに対する生成多項式であり、これは符号ｃを生成するための相互接続を定める。
−　ｇｆ ：　ｆｍに対する生成多項式であり、これはフィードバック情報ｆを生成するための相互接続を定める。
【００１２】
知られているように、生成多項式は、νビットから成るバイナリワードにより一意的に特定される。バイナリワードの各ビットは、入力データ又はシフトレジスタの位置に対応し、慣例により、当該ビットが生成多項式内で値１であるならば、入力データ又は対応する位置にてシフトレジスタに記憶されたものが、フィードバック又は出力符号の計算に関与する。当該ビットが値０ならば、それは関与しない。
図１に示した例では、νは４ビットに等しく、多項式ｇｃ は、当該分野の専門家には容易に明らかとなるように、１１０１（１３　ＤＥＣ）であり、多項式ｇｆ は１０１１（１１　ＤＥＣ）である。
【００１３】
一般に、符号化は、いわゆるトレリスダイアグラムにより記述される。
例えば、図１の符号化回路に対し、図２がその対応するトレリスダイアグラム２０を示す。ここで、種々の入力値ｕや回路状態についての符号化回路における可能な総ての時間変化は、エッジと称される接続線を用いて図式的に表される。トレリスダイアグラム２０は、エッジ上の出力データ、すなわちそれぞれｕ及びｃをも示す。
【００１４】
当該技術における専門家には容易に明らかとなるように、復号化回路はもし符号化情報を正しく復号化し得るならば符号化回路の特性と同等の特性を有しなければならないと仮定すると、ターボ装置用の符号化回路の性能特性に関する上述の考慮は、ターボ装置用の復号化回路（ターボ復号器）の特性にも適用される。
もちろん、復号化回路に対する入力情報は、システマチック情報の推定用ビット（ｕ）と、復調操作後に伝送チャネルの出力にて従来技術により得られる冗長情報の推定用ビット（ｃ）とから成る。
【００１５】
ターボ装置により用いられる符号化の種類、例えば並列又は直列は、それらが含むターボ復号器及び復号化回路の両方を実現する上で考慮されるべき別のパラメータである。
【００１６】
ターボ復号器を設計するための従来技術のシステムの技術的な欠点は、特性の変化を無視して使用できる復号化回路のＩＰモジュールが入手できないことである。
特に、畳み込み符号の復号化回路を発生するための公知のＩＰモジュールは、性能特性に制約され、よって、ＩＰモジュールと所与の組の性能特性を有する復号化回路との間の１対１の対応が存在する。
【００１７】
従来技術のシステムにおける別の欠点は、符号化モードの変化に関わりなく使用できる復号化回路のＩＰモジュールが入手できないことである。
もちろん、これはターボ復号器において使用できる復号化回路のＩＰモジュールが、関係するターボ符号化モードによって異なることを意味する。
【００１８】
また、復号化回路の公知のＩＰモジュールは、特定の方法及び技術の使用に制約される。
【００１９】
本質的に、復号化回路の公知のＩＰモジュールは、アーキテクチャー及び復号器の性能特性に関しパラメトリックではない。この制限により、工程の非常に早い段階で設計選択を行う必要が生じる。逆にこれらのモジュールが仮にパラメトリックであり柔軟であったなら、これらの選択は後の段階で行うことができる。このことは、用いられるアルゴリズム又はアーキテクチャーの特性を変える必要が生じる場合において特に明らかな利点を与える。
【００２０】
シリコン上に実現された復号器回路又はプログラマブルロジックを用いる復号器回路に特に影響を与える更に別の技術的な欠点は、これらの回路は、一旦実現されたなら、ただ１つの生成多項式、換言すれば初期データを再構成するただ一種類の復号化機能のみを使用できることである。
【００２１】
これは、特に直列復号化を用いるターボ装置の場合において、従来技術のシステムの非常に大きな制限である。
公知のように直列モードの復号化では、仮に第１段階からの情報が復号化に使用されなければならないとしたら、第２の復号化回路又は段階が、第１回路又は段階とは異なる時間にて復号化に使用される。よって、原理的には、直列復号化のアプローチを用いるターボ復号器においては単一の復号化回路を用いることが可能である。
しかしながら、従来技術のシステムで単一の復号化回路を用いるのは、ターボ復号器の復号化段階が１対の生成多項式を使用する場合にのみ可能である。
２以上の復号化段階が異なる生成多項式を用いる場合には、この制約は、一般に各個別の復号化回路が多数の等価ゲート（例えば約１５０，０００）を含むことを仮定すると、直列ターボ復号器が対応する数の復号化回路を含む必要があり、これは明らかに装置の複雑さと関連する開発コストを増加させることを意味する。
【００２２】
もちろん、この制約は、複数の生成多項式を管理できるターボ装置用の復号器回路が存在するなら解消されるだろう。
【００２３】
本発明の開示
本発明の目的は、異なる復号化モード及び異なる技術を用いる復号化装置において使用できる、異なる性能特性を特徴とする復号化回路の生成用ＩＰモジュールである。
【００２４】
本発明の別の目的は、上述した特性を有する復号化モジュールの生成方法である。
【００２５】
本発明のさらに別の目的は、複数の生成多項式を選択的に管理できるターボ装置用の復号化回路である。
これらの目的に従い、本発明は、請求項１に記載の復号化回路用の生成モジュール、請求項７に記載のこのような回路の生成方法、及び請求項９に記載の畳み込み復号化回路を提案する。
【００２６】
図面の簡単な説明
本発明の上記特徴及びその他の特徴は、本発明の好適な実施態様についての以下の説明からさらによく理解されるであろうが、この実施態様は純粋に例として意図したものであり、制限として解釈されるべきでない。
図１は、システマチックかつ再帰的な畳み込み符号化回路の論理図を示す。
図２は、図１に示される回路についてのトレリスダイアグラムを示す。
図３は、本発明によるモジュール及び回路を生成するフローチャートを示す。
図４は、本発明によるモジュールの一般的な入力及び出力図を示す。
図５は、図３に示されるフローチャートにより得ることができるモジュール及び回路の一般的なアーキテクチャーを示す。
図６は、図５に示されるモジュール及び回路のメモリ要素のアーキテクチャーを示す。
図７は、図５に示されるモジュール及び回路の特徴的な計算要素のアーキテクチャーを示す。
【００２７】
発明を実行するためのベストモード
図３を参照して本発明の好ましい実施態様を説明する。図３は、本発明による畳み込み符号の復号化回路の生成モジュールを設計するためのフローチャートを示す。
【００２８】
１００で示した第１段階では、復号化回路についての一般的な仕様が定められる。特に、種々の符号化方法が、対応する復号化回路の可能なアーキテクチャーと共に検討される。
【００２９】
ターボ符号器での畳み込み符号化を参考として取り上げると、ターボ復号器及びそれらが含む回路に対する第１の制約の一つは、畳み込み符号に対する復号化操作が、ターボ符号器に含まれる畳み込み符号化回路の数の複数倍の回数だけ繰り返されなければならないことである。
このことは、１つの復号器回路の出力が別のこのような回路の入力となることを意味する。これは、軟入力軟出力（ＳＩＳＯ）復号器回路を用いる必要があることを意味する。この軟入力軟出力（ＳＩＳＯ）復号器回路は、公知のように、仕様から要求される信頼性の程度たる時間に達するまで、復号化サイクルを反復し続けることを可能にする。
従って、符号化特性に基づき、本発明による復号化回路生成モジュールに対して第１に要求される仕様は、これらのモジュールがＳＩＳＯ回路を生成しなければならず、その入力及び出力情報が、伝送される情報の確率的推定値から成るということである。
【００３０】
もちろん、ＳＩＳＯ回路を生成するモジュールを実現しなければならないという事実により、第２の制約、すなわち、Ｂｅｎｅｄｅｔｔｏ， Ｄｉｖｓｌａｒ， Ｍｏｎｔｏｒｓｉ ａｎｄ Ｐｏｌｌａｒａの文献 ”Ｓｏｆｔ−Ｉｎｐｕｔ Ｓｏｆｔ−Ｏｕｔｐｕｔ ｍｏｄｕｌｅｓ ｆｏｒ ｔｈｅ ｃｏｎｓｔｒｕｃｔｉｏｎ ａｎｄ ｄｉｓｔｒｉｂｕｔｅｄ ｉｔｅｒａｔｉｖｅ ｄｅｃｏｄｉｎｇ ｏｆ ｃｏｄｅ ｎｅｔｗｏｒｋｓ”， Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ， Ｐｏｌｉｔｅｃｎｉｃｏ ｄｉ Ｔｏｒｉｎｏ， Ｎｏｖｅｍｂｅｒ １９９６ により提案されたアルゴリズムのようなＳＩＳＯ型のアルゴリズムを復号化において利用しなければならないという制約が課せられる。
【数１】
2004512726.tif 000003
公知の種類のアルゴリズム［１］及び［２］は、状態対よりむしろトレリスダイアグラムエッジを参照し、よって完全に一般的である。従って、これは、必ずしもバイナリではないコード、及び複数の遷移を有するトレリスを用いて作動し得る。しかしながら、アルゴリズム［１］及び［２］は、復号化が開始し得る前にデータ伝送の終了を待つことを要求する厳しい実施制約を受けるという点において、大きな欠点を有する。
【００３１】
本発明の目的に従い、同様に公知の種類のいわゆる加法ＳＩＳＯアルゴリズム（加法スライディング・ウィンドウ・アルゴリズム）を利用することが好適であった。
元のＳＩＳＯアルゴリズム［１］及び［２］から導かれるこのアルゴリズムにより、一定量の記憶データ（これは伝送期間に独立）を用いて作動すること、及び出力での固定遅延Ｄ（待ち時間という）により改善された確率分布を戻すことが可能となる。
加法バージョンのアルゴリズムが選択されたのは、計算中に乗算操作よりむしろ加算を実行するので、ハードウエアレベルでの乗算操作を実施する際に生じる周知の困難さにより影響を受けないからである。本アルゴリズムの最終バーションは次の通りである。
【数２】
2004512726.tif 000004
を仮定する。ここで、ブランチメトリックとして公知のα及びβは、時間ｔでの所与のビットの確率を定める際の前及び次のビットの重みを表す。
出力確率計算アルゴリズムは次のようになる。
【数３】
2004512726.tif 000005
ここで
【数４】
2004512726.tif 000006
ここで、
−　イタリック体の大文字（例えばＵ、Ｃ、Ｓ、Ｅ）は、ランダム変数を示す。
−　イタリック体の小文字（例えばｕ、ｃ、ｓ、ｅ）は、上記ランダム変数の個々の発生を示す。
−　大文字Ｐ（Ａ）は、事象Ａの確率を示す。
−　下付き文字ｋは、時間の集合Ｋにおいて定められた離散的な時間を示す。
−　下付き文字及び上付き文字（例えばｕｋｌｋ２）を有するイタリック体の小文字は、時間ｋ１から時間ｋ２までの変数の時間シーケンスを示す。
−　太字の小文字（ｕ、ｃ、ｓ、ｅ）は、関連するランダム変数の完全なシーケンスを示す。
−　まる括弧「（）」は、時間シーケンスを示す。
−　波括弧「｛｝」は、要素の有限集合を示す。
【００３２】
一方、トレリスダイアグラムに関し、次の表記が用いられる。
−　一般エッジは変数ｅにより表される。
−　開始状態はＳＳ（ｅ）である。
−　最終状態はＳＥ（ｅ）である。
−　入力シンボルはｕ（ｅ）である。
−　出力シンボルはｃ（ｅ）である。
【００３３】
アルファ確率又はメトリックの初期化に関しては何も変わらない。一方、繰り返しは未知の状態から開始しなければならないので、ベータメトリックは、すべての状態に対して等しくかつ一定に初期化される。
【数５】
2004512726.tif 000007
【００３４】
従って、複雑性を処理する問題は、乗算操作を行わなければならない問題から、次の関係式により近似できる指数和の対数を計算する問題にシフトされた。
【数６】
2004512726.tif 000008
【００３５】
公知のように、高い信号対雑音比が存在するならば、この簡素化により性能が低下してしまう。
従って、高い性能を達成しなければならない場合には、次の再帰的なアルゴリズムが採用できる。これは次の表式［５］の正確な解決策を与える。
【数７】
2004512726.tif 000009
ここで、アルゴリズム［５］により（ａ）を評価するために、２つの操作が実行される。すなわち、２つの数の最大値を見つけ（相対的に実施が容易）、 ｌｏｇ［１＋ｘｅｐ （−｜Δ｜） ］を計算する。
もちろん、［５］のこの第２の操作は、参照テーブルにより実施し得る。
この特徴を有さず、最大値が近似されるアルゴリズムのバージョンは、ＭＡＸ＿ｌｏｇ＿ＭＡＰといい、一方、補正係数を採用するバージョンは、ｌｏｇ＿ＭＡＰという。いずれにしても、当該アルゴリズム及びその実施近似法の両方とも周知である。
【００３６】
従って、本発明による復号器回路生成モジュールに対して第２に要求される仕様は、関連回路での実施用の復号化アルゴリズムが特定されなければならないことである。
【００３７】
本発明によりモジュールを生成する際に手始めに定められるべき別の要求仕様は、モジュールの可能なアーキテクチャーの一つを特定することから成る。
仕様段階１００にて実行される分析では、ＳＩＳＯアルゴリズムを実施する可能なアーキテクチャーが、２つのファミリー、すなわちメモリを備えたアーキテクチャーと並列レジスタ式パイプラインアーキテクチャーに分けられ得ることが示される。
公知のように、前者はリソースをほとんど必要としないので、速度の制約がないならば明らかに最良の選択である。
最も厳しい制約が速度に関するものであるならば、高い復号化周波数に到達する唯一の方法は、パイプライン技術を用いた並列レジスタ式アーキテクチャーを使用することである。
明らかに、実現すべきアーキテクチャーの選択は、モジュールが意図する用途に相当程度依存するであろう。
【００３８】
最も厳しい制限を考慮するために、並列レジスタ型パイプラインアーキテクチャーを用いた解決策を第３の要求仕様として採用するのが有効であると分かった。
【００３９】
いずれにしても、本発明のこの実施態様の説明から容易に明らかとなるように、本発明による畳み込みコード復号化回路の生成モジュールのパーツもまた、メモリを備えたアーキテクチャーを有する復号化回路を生成できるモデルを実現するのに使用できる。
【００４０】
本発明による段階１００の完了の際、生成すべき回路の種類（例えばＳＩＳＯ）、実施すべきアルゴリズムの種類（例えば加法スライディング・ウィンドウ・アルゴリズム）及び一般的なアーキテクチャーの種類（例えば並列パイプラインアーキテクチャー）を定めるのに必要な仕様が特定される。
【００４１】
２００で指定される第２段階では、プログラマビリティ（ｐｒｏｇｒａｍｍａｂｉｌｉｔｙ）の程度、並びに復号化モジュール又はＩＰモジュール５０及びその対応する回路の内部アーキテクチャーが定められる。
図４は、ＩＰモジュール５０のインターフェース信号とそれらの意味を示し、それらの使用から生じる回路特性を強調している。これらの特性は、モジュールのパラメータに密接に結びついており、これらは広範囲の用途をカバーする回路を実現するための効果的な道具である。
【００４２】
好ましい実施態様の例によると、ＳＩＳＯ入力データ（ＩＮＰＵＴ０−３）は、２ビットの可能な組合せに対応する４ワード確率、すなわちブランチメトリックであり、これらがチャネルから受ける信号を構成する。
従って、モジュール及びＩＰモジュール５０の外部の対応する回路が存在し、このＩＰモジュール５０は、復調器の出力から受け取った尤度比から開始してワード確率を決めることができる。
【００４３】
一方、出力は、情報ビット（ｕ）と冗長ビット（ｃ）の推定値と共に計算された確率から成る。
入力／出力データは、シリコンコンパイレーションの前に特定化されることができ、かつ入力及び出力に対してそれぞれＢ＿ＭＥＴＲＩＣ及びＯＵＴ＿ＭＥＴＲＩＣとして設計されるという意味で、ＩＰモジュール５０においてパラメトリック形式にて実現される。
これらのパラメータのおかげで、入力及び出力データの大きさ、すなわちそれぞれＩＮＰＵＴ　０−３及びＯｕｔｐｕｔ＿ｕ、Ｏｕｔｐｕｔ＿ｃを表すのに用いられるビット数を設定できる。
【００４４】
入力データの確認のため、当該プロトコルは、アクティブハイ信号ＤＶＡＬＩＤ＿Ｉを特徴とする。
【００４５】
ＩＰモジュール５０は、ＳＴＡＲＴ＿ＦＲＡＭＥ＿Ｉ及びＥＮＤ＿ＦＲＡＭＥ＿Ｉ信号をも備え、これらは、データパケットの最初と最後のビットを識別することによりモジュールを同期させることができる。この技術は、パラメータ間で伝送データパケットの長さを含む必要なくモジュール操作を保証する。スライディング・ウィンドウ・アルゴリズムは開始段階、操作段階及び終了段階にてメトリックに対して異なる初期化を伴うので、各パケットの開始及び終了に関する情報がいずれにしても重要である。
【００４６】
出力には、データ確認信号（ＤＶＡＬＩＤ＿Ｏ）、及びパケット中の最初と最後のビットに対する識別信号（ＳＴＡＲＴ＿ＦＲＡＭＥ＿Ｏ及びＥＮＤ＿ＦＲＡＭＥ＿Ｏ）が存在し、これらはＳＩＳＯモジュール５０が次の繰り返しにおいて必要とするものである。
【００４７】
ＥＸＰとして指定される信号により、指数表記によりメトリックを示すことができる。ただし、この指数は、パケット中のすべてのメトリックに対して固定されている。実際、この技術は、ターボ復号器を設計する際にしばしば用いられる。
実際には、これらの事項の重要な面は、計算された大きさを増大させてオーバーフローに導きそうなメトリックをいかに扱うかである。これを防ぐために、しばしば用いられる急場しのぎの方法は、すべてのメトリックを割ることでそれらの仮数を小さくしつつ、一般指数を用いて実行された操作についての情報を保持することである。補正係数は指数の値により影響されるので、この情報は、対数補正を伴うアルゴリズムが実施される際に必要とされる。このことにより、各々の単一メトリックが１つの指数により表される場合に実行されなければならない計算に負荷を掛けすぎることなく、メトリックのオーバーフローの問題を回避できる。
【００４８】
モジュール５０は、制御信号ＧＥＮ＿ＣＴＲＬをも備える。制御信号ＧＥＮ＿ＣＴＲＬにより、符号生成多項式に対する４つの異なる構成のうちの１つ（これはパラメータ間で設定できる）を選択し、よって４つの異なる対の多項式まで管理できる回路を生成することができる。
【００４９】
特に、ＧＥＮ＿ＣＴＲＬ制御信号のおかげで、４対の異なる多項式まで管理できる回路を作ることが可能である。
【００５０】
復号化回路は非常に複雑なので、共用リソースとしてそれを使用できることは、重要な付加価値を有する特徴である。
単一のＳＩＳＯ回路を用いて連接畳み込み符号の復号器を実現する可能性が、連接符号ユニットの生成多項式が変わらない対称伝送の場合に制限されている従来技術とは対照的に、本発明によるモジュール５０により、リソースの利用を最適化し、かつ後に詳細に説明する単一回路を用いる２つの復号化段階を実施するＳＩＳＯ回路を生成することが可能となる。
実際、異なる生成多項式で通信する能力により、従来技術のシステムの制限を克服し、非対称伝送でさえ単一のＳＩＳＯ回路により管理できることを保証することができる。
【００５１】
モジュール５０のパラメトリシティは、種々の用途において動作し得る回路を得るために為された努力によるものである。
この目的を達成することは、入力／出力データに対するパラメータを定めることのみならず、モジュール５０の内部の構成パラメータを用いることも伴った。これらの構成パラメータは、入力／出力パラメータと同様、シリコンコンパイレーション及び合成の時に特定化することもできる。
後の詳細に説明するように、これらの内部モジュール構成パラメータは、合成の前に評価され、異なる回路が単一の記述から開始して生成し得ることを保証する。
【００５２】
以下の説明では第１表を参照する。第１表は、特定化し得るモジュール５０のパラメータすべてを示し、次のものが挙げられる。
１−　符号化パラメータ
２−　復号化パラメータ
３−　インターフェースパラメータ
４−　アーキテクチャーパラメータ
【００５３】
符号化パラメータは、伝送される符号を特徴付ける。
符号化状態の数は、２ｋ（ｖ−１）の値に対応するパラメータＮ＿ＳＴＡＴＥＳにより設定される。
このパラメータは、当該モジュールにおいて使用される実際のリソースを決める際に主要な部分を演じるので、内部構造について多大な影響を有する。
一旦状態の数が設定され、ｋ＝１と仮定すると、実行した符号化を表すトレリスダイアグラム２０（図２）を一意的に定義できる唯一のパラメータは、生成多項式ｇｃ 及びｇｆ である。これらのパラメータは、符号コンパイレーションに先行する段階を伴うので、他のすべてのパラメータとは異なる。実際、それらは、コンパイレーションの前に為され且つトレリス特徴化ベクトルを記憶するパッケージを生じる手順により処理される。４対までの異なる多項式を管理できるので、８つの異なるパラメータが使用される。
【００５４】
復号化パラメータは復号化を特徴付け、それ自体は実行される符号化の種類に関わらず復号器のみを伴う。
ＤＥＰＴＨ及びＭＡＸ＿ｌｏｇ＿ＭＡＰとして指定されるパラメータは、選択されたアルゴリズムを特徴付ける。一方、出力は、全体としての復号器に対して選択されたアーキテクチャーの種類により影響される。以下詳細に説明する。
−　決定ＤＥＰＴＨは、繰り返しが行われるウィンドウの幅を設定する。このパラメータがＳＩＳＯ回路の構造において有する影響は、メトリック記憶ユニットにおいて主に明らかである。実際、予想されるように、記憶すべきデータ項目の数は、このウィンドウの幅と共に増大する。
−　ＭＡＸ＿ｌｏｇ＿ＭＡＰは、実行されるユニットを選択し、補正係数が無視されるか否かを決めることができる。
−　ＯＵＴＰＵＴＳは、一定のターボ復号器の構成がＳＩＳＯ回路により生成される出力の両方は必要としない場合の、ＳＩＳＯモジュールの仕様に従って回路領域の占有を最適化するパラメータである。このような場合には、適当な出力を選択することができ、よって関心のない大きさを生成する論理リソースを用いることを避けることができる。
【００５５】
入力／出力信号に関して既に説明したインターフェースパラメータが、ＳＩＳＯモジュールの入力及び出力パラメータを表す際に関係する。
それらの存在は２つの理由により必要である。第１の理由は、これらの量が内部演算、よって結果の質を定めるので、符号化の質に関連する。第２の理由は、モジュール及びそのインターフェースの両方が必要であることを保証する必要性、よってモジュールが困難なく複雑なシステムに挿入され得ることを確実にする必要性に関連する。
特に、パラメータＢ＿ＭＥＴＲＩＣ（図４）は、入力確率を表すのに用いられるビット量を表し、一方、ＯＵＴ＿ＭＥＴＲＩＣは出力にて行われる遮断である。
【００５６】
アーキテクチャーパラメータは、速度及び領域の占有の観点からその特性を変えるので、所与の種類の復号化に対して内部構造に直接的な影響を有する。
このことが有する重要性は、関係する特定の用途に関連付けられる。
あるシステムは、データフローの処理速度に対して特定の要求を持ち出し得ない。このようなシステムでは、リソース共用技術を採用することにより複雑さを低減できることが重要である。
よって、ＳＰＥＥＤとして指定されるパラメータは、合成されたアーキテクチャーを定めるのに最大の影響を有する。
【００５７】
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2004512726.tif 000011
2004512726.tif 000012
【００５８】
当該分野の専門家には容易に明らかなように、このように定義されたパラメータを有するモジュール５０により、大きな柔軟性を有するターボ装置用の畳み込み復号化回路を生成することができる。特に、前記モジュール５０は、上述のパラメータのおかげで、これまで復号器回路を生成するのに用いられきたモジュールより優れている。
【００５９】
これらのパラメータの特定及びそれらの実施は重要であり、本発明の限定的な特徴の一つである。
【００６０】
また、インターフェースパラメータは、ＩＰモジュール５０により生成し得る復号化回路に対して革新的な特徴である。
【００６１】
ＳＩＳＯモジュール５０のアーキテクチャーは、確率の計算に関係したメトリックを記憶できる記憶ユニット（メモリモジュール）５１（図５）、順方向及び逆方向の繰り返しを実行できる繰り返し用サブモジュール（ＳＴＥＰモジュール）５２、並びにパス及びブランチメトリックの値から開始して出力メトリックを計算できる出力計算用サブモジュール（ＯＣＵモジュール）５５を表すサブモジュールを備える。
各サブモジュールの詳細な説明は後に行う。
説明したアーキテクチャーについては、図５に概略的に示す。図５は、繰り返しを実行する部分が、複数の基本ＳＴＥＰモジュール５２０から成り、その各々が後に詳細に説明する再帰の一工程を実行する。
【００６２】
並列パイプライン構造を伴う好適実施態様の本例に従い、メモリモジュール５１は、シフトレジスタを用いて実現される。レジスタサイズは、個々の繰り返し工程を計算する当該モジュールのパイプ深さに強く依存し、ＤＥＰＴＨパラメータに基づいてパラメトリックである。
ｉ−ｎ番目の再帰工程に関係するレジスタを考慮すると、順方向の繰り返し（アルファメトリック）に必要な深さは、次の工程では更なる工程に対するブランチメトリックを要するので、パイプ深さ−１に等しい。一方、逆方向の繰り返しでは、要求される深さは、この場合における前の工程のメトリックがＳＴＥＰモジュールに送られなければならないので、パイプ深さ＋１となる。リソースの占有を最適化するために、順方向の繰り返しに必要なメトリック用のレジスタと、逆方向の繰り返し用のレジスタが、単一のシフトレジスタに結合される。この単一のシフトレジスタの大きさは、Ｂ＿ＭＥＴＲＩＣの値の４倍である。
【００６３】
この態様は、図６を参照するとよく理解できる。図６は、単純化した例を考えており、パイプ深さは２に等しく、繰り返しウィンドウは４に等しい。
この場合、２＋１のシフトレジスタが各工程において関係すると仮定すると、シフトレジスタ５１０の深さは、１２に等しく、４つの工程が必要となる。
出力では、パスメトリックを計算するモジュールに送られる信号が発生され、これらは、順方向の繰り返しに対してＡＬＰＨＡ ＢＲＡＮＣＨ及び逆方向の繰り返しに対してＢＥＴＡ ＢＲＡＮＣＨ として指定される。
ブランチメトリックを含んだシフトレジスタ５１０に対し、１−ビットシフトレジスタ５１１が付加される。この１−ビットシフトレジスタ５１１は、フレーム中の最初のビット及び最後のビットについての情報を含み（当該プロトコルにて「スタート」及び「エンド」信号から開始して記憶される）、パスメトリックがフレームの始め及び終わりにて正しく初期化されることを可能にする。
【００６４】
各々の基本ＳＴＥＰモジュール（基本モジュール）５２０は、１つの順方向及び逆方向の再帰工程の計算を処理する。
実行されるアルゴリズムの部分が、後に与えられる式［６］及び［７］にまとめられる。これらの式は、式［５］に示される展開を適用することにより、式［３］及び［４］から容易に得られる。
【００６５】
本質的に、各状態に対するパスメトリックは、順方向の再帰に対しては前の状態から、逆方向の再帰に対しては次の状態から開始して計算される。
【００６６】
問題のパスに対するメトリックは記憶モジュール（シフトレジスタ）５１により選択されるので、基本モジュール５２０への入力は、ベータパスメトリックに対しては後続の状態、及びアルファパスメトリックに対しては前の工程を参照する。
【００６７】
これらのモジュールのタスクが単にアルゴリズムの順方向及び逆方向の再帰の工程を実行して、再帰サイクルの実行からそれを開放する場合には、本発明によりＳＴＥＰモジュール５２とその要素５２０が、メモリを有するアーキテクチャーにて十分再使用できる点にも留意すべきである。
式［６］及び［７］
【数８】
2004512726.tif 000013
しかしながら、パイプライン技術がメモリを用いた解決策では全く役に立たないならば、メモリを用いる解決策に対するパラメータ間で例示されるべき数のパイプレジスタを含む必要がある。
もちろん、このことは、合成プログラムの典型的な最適化命令を利用することにより達成され、この最適化命令は、工程の終わりにて例示されるパラメトリックな数のレジスタを分散させることで結合パスを適当に分割する。
【００６８】
従って、上述したようなＳＴＥＰモジュール５２とその基本的な構成要素５２０は、並列パイプラインアーキテクチャーであろうとメモリ付きアーキテクチャーであろうと、アーキテクチャーには依存しない。
基本ＳＴＥＰモジュール５２０の構造は、ＵＭＴＳ用途における符号化のためのトレリスダイアグラム２０（図２、図５及び図７）の一般領域を参照して詳細に説明する。このダイアグラムは、２つの状態を計算するためには２つのみのメトリックに関する情報が必要とされるように、等しいバタフライ型サブパート２０１に分割し得ることに留意されたい。
【００６９】
この分析に基づき、基本モジュール５２０は、さらにバタフライ基本モジュール５２１及びスプリットメトリック基本モジュール５２２に分割されている。
【００７０】
計算されるべきバタフライ２０１に関するメトリック、及び入力状態に関するパスメトリックは、バタフライモジュール５２１に送られなければならない。
ｉ−ｎ番目のバタフライ５２１に対して、もしブロックがアルファメトリック（順方向の再帰）を計算しているならば、状態２＊ ｉ及び２＊ ｉ＋１に対するメトリックを送る必要があるが、ベータメトリックが計算されているならば、状態ｉ及びｉ＋Ｎ＿ＳＴＡＴＥＳ／２に対するメトリックが送られなければならない。
【００７１】
種々のバタフライモジュール５２１にて正しいブランチメトリックを選択するタスクは、スプリットメトリックモジュール５２２に委任され、このスプリットメトリックモジュール５２２が、トレリスにより自動的に生成され且つトレリスベクトルを含んだパッケージから開始して、それらが結びつくバタフライユニットを特定し、正しいワードに対するメトリックを分配する。
【００７２】
一セットのレジスタが、各々の基本モジュール５２０の出力に例示される。これらのレジスタは、次の基本ＳＴＥＰモジュールにより取られ得る正しい位置にバタフライモジュール５２１の出力を記憶する。
好ましい実施態様のこの例により得られる構造を図７に示す。図７は、ＵＭＴＳ用途における符号化のためのトレリスダイアグラム２０（図２）を参照する。
【００７３】
ＳＴＥＰモジュール５２（図２、図５及び図７）のこのような分析により、トレリス２０の全特徴により示されたパラメトリシティを達成できることに留意すべきである。
【００７４】
速度が制限要因ではない用途では、基本的なＳＴＥＰモジュール５２０の機能を数クロックサイクルにて実行するためにバタフライモジュールを共用できると仮定するが理に適っている。
特に、本発明のこの特徴的な要素に対して４つの構成が予想される。これらの構成は、それぞれ８、４、２及び１のバタフライモジュール５２１を実現する。明らかに、メトリック切換のために別のスプリットメトリックモジュール５２２が、種々の段階に対する制御モジュールと共に、これらの構成に加えられる。
また、メモリモジュール５１は、１クロック周期を超える時間の間情報が保持されることを保証しなければならない。このことにより、次の最高の階層レベルにて別の制御モジュールを使用してＳＴＥＰモジュール５２０とメモリモジュール５１を同期させることが必要になる。
【００７５】
この種のアプローチはＶＨＤＬ記述において用いられる特別な手段により可能とされたことに留意すべきである。
実際、「生成」サイクルを用いることにより、高度なパラメトリシティを有する異なるアーキテクチャー構成を管理でき、同時に、合成及び最適化され得る記述を作成できる。
【００７６】
完全を期すため、強調すべきは、バタフライモジュール５２１の機能が、前の工程のメトリックを考慮したパスメトリック及びブランチメトリックを計算することである。バタフライモジュール５２１の概略的な表示においては、クロック、リセット及びプロトコル信号は無視されている。
実行すべき操作は、次の表式［８］及び［９］により特徴付けられる。
【数９】
2004512726.tif 000014
ここで、ＯＵＴ＿ＵＰ及びＯＵＴ＿ＤＮは、ＩＮ＿ＵＰ−ＩＮ＿ＤＮ（入力パスメトリック）及びＰＲＢ＿Ａ−ＰＲＢ＿Ｂ（入力ブランチメトリック）から開始して計算される出力パスメトリックを表し、これらは補正係数を表す。
この補正係数は、参照テーブルを簡単に実現する別のモジュールにより計算される。この解決策は、ＭＡＸ＿ｌｏｇ＿ＭＡＰパラメータによりアルゴリズム選択をユーザーに委任するために採用された。このモジュールは、２つの加算操作を行い、それらを比較し、最も大きな総和を選択する基本的な機能を実行する別のサブモジュールとして例示される。
図示されていないこれらのＡＣＳ（Ａｄｄ Ｃｏｍｐａｒｅ Ｓｅｌｅｃｔ）モジュールは、復号器モジュール５０に対する基本計算ブロックであり、ＳＩＳＯ全体に分散された計算ユニットである。
【００７７】
ＳＴＥＰモジュール５２をパラメトリック記述できるように、Ｓｐｌｉｔ＿ｍｅｔｒｉｃｓモジュール５２２が特別に開発された。
実際、異なるパラメトリック状態の生成多項式を管理する上での最大の難しさは、正しいブランチメトリックを選択することである。
Ｓｐｌｉｔ＿ｍｅｔｒｉｃｓモジュール５２２は、記述中に送られたパラメータから開始し、合成中は、トレリスパラメータにより生成されたベクトル値に基づいてプログラマブルマルチプレクサーを生成する。これらのベクトルは、生成時に詰められる。
このモジュールを開発することにより、複数対のパラメータをパラメータとして送ることができるので、重要な付加価値のある特徴を与えることができる。用いられる生成多項式を管理するｇｅｎ＿ｃｔｒｌ信号は、ｓｐｌｉｔ＿ｍｅｔｒｉｃモジュールに直接作用し、これが主にマルチプレクサーから構成された回路論理を生成し、それにより必要な相互接続が切り替えられる。もしベクトル対の総てが同じならば、合成プログラムは相互接続の設定に進むので、いかなる種類の追加論理も例示されない。
【００７８】
好ましい実施態様のこの例におけるＯＣＵモジュール５５は、基本的なＳＴＥＰモジュール５２０により供給される繰り返し結果と入力データに基づいて出力を計算するモジュールである。
このモジュールは、次の式［１０］及び［１１］による機能を実行する。
式［１０］及び［１１］
【数１０】
2004512726.tif 000015
【００７９】
容易に分かるように、これらの式は、式［６］及び［７］とはほんのわずかに異なる。従って、ＯＣＵモジュール５５は、そのアーキテクチャーが基本ＳＴＥＰモジュール５２０のアーキテクチャーとあらゆる点において類似しているという事実により特徴付けられる。
【００８０】
一旦段階２００が完了すると、プログラマビリティ（ｐｒｏｇｒａｍｍａｂｉｌｉｔｙ）の程度及びＩＰモジュール５０の内部アーキテクチャーが定められ、第３段階３００が実行される。本発明の別の特徴たるこの第３段階では、ＩＰモジュール５０を構成する個々のサブモジュールが開発され、例えばＶＨＤＬ言語を用いて記述される。
【００８１】
完全を期すため、本発明を実行するのに用いられる重要なモジュールのソースを後に与える。
特に、重要なモジュールに対するいわゆる「エンティティ」及び「構造的記述」（これらの用語の意味は、ＶＨＤＬ言語でモジュールを記述するのに用いられる形式に精通している者には公知である）が与えられる。
【００８２】
【表１】
2004512726.tif 000016
【表２】
2004512726.tif 000017
【表３】
2004512726.tif 000018
【表４】
2004512726.tif 000019
【表５】
2004512726.tif 000020
【表６】
2004512726.tif 000021
【表７】
2004512726.tif 000022
【表８】
2004512726.tif 000023
【表９】
2004512726.tif 000024
【表１０】
2004512726.tif 000025
【表１１】
2004512726.tif 000026
【表１２】
2004512726.tif 000027
【表１３】
2004512726.tif 000028
【表１４】
2004512726.tif 000029
【表１５】
2004512726.tif 000030
【表１６】
2004512726.tif 000031
【表１７】
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【表１８】
2004512726.tif 000033
【表１９】
2004512726.tif 000034
【表２０】
2004512726.tif 000035
【表２１】
2004512726.tif 000036
【表２２】
2004512726.tif 000037
【表２３】
2004512726.tif 000038
【００８３】
一旦、ＶＨＤＬ言語ソースの生成段階３００が完了したなら、第４の段階４００が実行される。段階４００では、例えばＵＭＴＳ用途の復号化回路を実現するために、ＩＰ符号化モジュール５０を構成するモジュールが特定のパラメータ群（パラメータシナリオ）により特定化される。
【００８４】
第５の段階５００では、零遅延の論理シミュレーションが、上記定めた各シナリオに対して実行される。
【００８５】
論理シミュレーションは、例えばＳＹＮＯＰＳＹＳ　ＶＳＳのような市販のプログラムを用いて実行できる。
【００８６】
段階５００の間、誤りが見つかったならモジュール及び／又はパラメータを訂正すべくサイクルのやり直しが行われ得る。
【００８７】
一旦この段階が首尾良く完了したなら、一般にＩＰモジュール５０はすべての可能なパラメータシナリオに対して零遅延でシミュレートされたことになる。
【００８８】
第６段階６００では、第１のコンパイレーションが、例えばＳＹＮＯＰＳＹＳ設計分析プログラムにより、例えば特定の畳み込み符号化回路を生じるように設計されたシナリオのような特定のパラメータシナリオを用いて実行される。
【００８９】
段階６００ではサイクルのやり直しも実行し得る。当該分野の専門家には容易に明らかなように、このようなサイクルのやり直しは、モジュール及び／又は一定のパラメータすなわち定数を訂正することを伴い得る。
【００９０】
第７段階７００では、例えば、ＳＹＮＯＰＳＹＳ設計分析プログラムをさらに用いることにより、論理的な最適化が行われる。また、ターボ復号器で使用する符号化回路の物理的レイアウトを作成するのに必要な実際の合成コンパイレーションを得るように、物理的な構成要素のライブラリが、コンパイルされたモジュールに「ラッチ」される。
【００９１】
当該分野の専門家には容易に明らかとなるように、この段階７００の出力は、フルカスタム集積回路の物理的実現に必要な情報（これはもちろんコンパイルされたモジュールに「ラッチ」された物理的ライブラリについてのサプライヤーから得ることができる）（段階８００）、又はその代わりに、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）のようなプログラマブルな構成要素の物理的プログラミング（段階９００）に必要な情報のどちらかとし得る。
【００９２】
従って、上述したフローチャートを用い、ここに記載のアーキテクチャーによる符号化モジュール５０を使用し且つ特定のパラメータシナリオでモジュールを特定化することにより、各々が例えば選択的に作動できる複数の生成多項式により畳み込み符号を復号化し得るような複数の符号化回路を本発明により得ることができる。
上記説明において示したような大きさ、形状、材料、コンポーネント、回路要素及び接点は、説明した回路構成及び構造の詳細と操作方法の種々明らかなすべての点について、説明した特許請求の範囲に記載の発明の範囲から逸脱することなく変更し得る。
【図面の簡単な説明】
【図１】
システマチックかつ再帰的な畳み込み符号化回路の論理図を示す。
【図２】
図１に示される回路についてのトレリスダイアグラムを示す。
【図３】
本発明によるモジュール及び回路を生成するフローチャートを示す。
【図４】
本発明によるモジュールの一般的な入力及び出力図を示す。
【図５】
図３に示されるフローチャートにより得ることができるモジュール及び回路の一般的なアーキテクチャーを示す。
【図６】
図５に示されるモジュール及び回路のメモリ要素のアーキテクチャーを示す。
【図７】
図５に示されるモジュール及び回路の特徴的な計算要素のアーキテクチャーを示す。
【符号の説明】
１０　　畳み込み符号化回路
１２　　シフトレジスタ
２０　　トレリスダイアグラム
２１　　第１ビット
２２　　第２ビット
２３　　第３ビット
５０　　モジュール
５１　　メモリモジュール
５２　　基本ＳＴＥＰモジュール
５５　　ＯＣＵモジュール
５１０　　シフトレジスタ
５２０　　基本モジュール
５２１　　バタフライ基本モジュール
５２２　　スプリットメトリック基本モジュール
【図１】
2004512726.tif 000039
【図２】
2004512726.tif 000040
【図３】
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【図４】
2004512726.tif 000042
【図５】
2004512726.tif 000043
【図６】
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【図７】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
2004512726.tif 000105
2004512726.tif 000106
2004512726.tif 000107
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【国際調査報告】
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