(57)【要約】ラッチアップ耐性のための高保持電流を有する静電放電（ＥＳＤ）保護素子１０２。ＥＳＤ保護回路は、保護される回路構成を有する半導体集積回路（ＩＣ）１００内に形成されている。該ＥＳＤ保護素子は、該ＩＣの保護電源ライン１０４とアース１１２との間に結合されたサイリスタ（ＳＣＲ）を有する。トリガ素子１０８１は、該電源ラインから該ＳＣＲの第１のゲート１３６まで結合されており、第１の基板抵抗器１３０は、該第１のゲートとアースとの間に結合されている。第１の分路抵抗器１１０１は、該第１のゲートとアースとの間に結合されており、該分路抵抗器は、該基板抵抗器よりも低い抵抗値を有する。
2004531055.tif 000002
【特許請求の範囲】
【請求項１】
保護される回路構成を有する半導体集積回路（ＩＣ）（１００）内の静電放電（ＥＳＤ）保護回路（１０２）であって、
該ＩＣの電源ライン（１０４）とアースライン（１１２）との間で結合するサイリスタ（ＳＣＲ）（１０６）と、
前記電源ラインから前記ＳＣＲの第１のゲート（１３６）までを結合する第１のトリガ素子（１０８１）と、
前記第１のゲートと前記アースラインとの間で結合する第１の基板抵抗（１３０）と、
前記第１のゲートと前記アースラインとの間で結合する第１の分路抵抗器（１１０１）であり、前記基板抵抗よりも低い抵抗値を有する前記第１の分路抵抗器と
を備える静電放電保護回路。
【請求項２】
前記第１の分路抵抗器（１１０１）が、固定抵抗器および可変抵抗器からなる群から選択される、請求項１に記載の静電放電保護回路。
【請求項３】
前記電源ラインとアースとの間で結合し、前記第１の分路抵抗器を介して前記第１のゲートにさらに結合された第１のラッチアップ（ＬＵ）制御回路（３１２１）をさらに備える、請求項２に記載の静電放電保護回路。
【請求項４】
前記第１のラッチアップ（ＬＵ）制御回路が、寄生容量（３１６）を介してアースに結合されているリファレンス電源ライン（３１４）にさらに結合されている、請求項３に記載の静電放電保護回路。
【請求項５】
前記電源ラインから前記第２のゲートまで結合する第２の分路抵抗器（１１０２）をさらに備え、前記第２の抵抗器が、固定抵抗器および可変抵抗器からなる群から選択される、請求項４に記載の静電放電保護回路。
【請求項６】
保護される回路構成を有する半導体集積回路（ＩＣ）（１００）内の静電放電（ＥＳＤ）保護回路（６０２）であって、
該ＩＣの電源ライン（１０４）とアース（１１２）との間で結合するサイリスタ（ＳＣＲ）（１０６）と、
前記電源ラインから前記ＳＣＲの第１のゲート（１３６）までを結合する第１のトリガ素子（１０８１）と、
前記第１のゲートと前記アースとの間で結合する第１の分路抵抗器（６０４）と、
前記電源ラインとアースとの間で結合し、さらに前記ＳＣＲの第１のゲートに結合する第１のゲート制御回路（３１２１）と、
前記電源ラインとアースとの間で結合し、さらに前記第１のゲートと前記第１のゲート制御回路との間で結合する共通制御回路（６０６）と
を備える静電放電保護回路。
【請求項７】
前記第１のゲート制御回路が、
ドレインを前記第１のゲートに結合し、かつソースをアースに結合した第１のＮＭＯＳトランジスタ（６０８）と、
入力および出力を有する第１のインバータ（６３０）であって、前記インバータの出力が、前記第１のＮＭＯＳトランジスタのゲートおよび前記共通制御回路に結合されている第１のインバータと
を備え、
前記第１のＮＭＯＳトランジスタが、前記ＳＣＲの第１のトリガゲート１３６のための可変分路素子を形成する、請求項６に記載の静電放電保護回路。
【請求項８】
保護される回路構成を有する半導体集積回路（ＩＣ）（１００）内の静電放電（ＥＳＤ）保護回路（８０２）であって、
該ＩＣの保護電源ライン（８０４）とアース（１１２）との間で結合するサイリスタ（ＳＣＲ）（１０６）と、
前記保護電源ラインから前記ＳＣＲの第１のゲート（１３６）までを結合する第１のトリガ素子（１０８２）と、
前記第１のゲートとアースとの間に結合された第１の分路抵抗器（６０４）と、
前記第１のゲートとアースとの間にそれぞれ結合されたドレインおよびソースを有するＮＭＯＳトランジスタ（６０８）であり、前記ＩＣの電源ラインに結合する当該ＮＭＯＳトランジスタのゲートが、前記ＩＣの保護電源ラインの電位と異なる電位を有する前記ＮＭＯＳトランジスタと
を備える静電放電保護回路。
【請求項９】
前記保護電源ラインより高い電位を有する電源ラインに結合するソース、および、前記第２のゲートに結合されたドレインを有するＰＭＯＳトランジスタ（６１４）と、
前記ＰＭＯＳのソースに接続された電源ラインの電位よりも低い電位を有する電源ラインに結合する、前記ＰＭＯＳトランジスタのゲートと
をさらに備える、請求項８に記載の静電放電保護回路。
【請求項１０】
保護される回路構成を有する半導体集積回路（ＩＣ）（１００）内の静電放電（ＥＳＤ）保護回路（１０２）であって、
ＳＣＲ（１０６ｑ）を具備しており、
前記ＳＣＲ（１０６ｑ）が、各ＧＧＮＭＯＳトランジスタ（９０８ｑ）を当該ＳＣＲの第１のゲート（１３６）に結合し、かつＳＧＰＭＯＳトランジスタ（９０６ｑ）を該ＳＣＲの第２のゲート（１３４）に結合しており、
層状に配列された前記ＧＧＮＭＯＳトランジスタ、前記ＳＧＰＭＯＳトランジスタおよび前記ＳＣＲがさらに、
Ｎウェル（５０２）と、
前記Ｎウェルに隣接して配置され、かつ該Ｎウェルとの間に接合部（５０６）を形成するＰウェル（５０４）と、
前記ＳＣＲのアノード（１２２）を形成する前記Ｎウェル内に散在している、保護電源ライン（１０４）と、前記ＳＧＰＭＯＳトランジスタのソースとに結合するための第１の複数のＰ＋領域（５０８１）と、
前記ＳＣＲのカソード（１４０）を形成する前記Ｐウェル内に散在している第１の複数のＮ＋領域（５１０１）であって、前記第１の複数のＮ＋領域がアース（１１２）および前記ＧＧＮＭＯＳトランジスタのソースに結合され、前記第１の複数のＰ＋領域およびＮ＋領域が、位置合わせされ、かつＳＣＲおよびＭＯＳ層を形成する前記第１の複数のＮ＋領域と、
前記第１の複数のＰ＋領域間で前記Ｎウェル内に散在し、複数の第２のゲート（１３４ｑ）を形成し、前記アノードに結合された第２の複数のＮ＋領域（５１２）と、
前記第１の複数のＮ＋領域間で前記Ｐウェル内に散在し、複数の第１のゲート（１３６ｑ）を形成し、前記カソードに結合された第２の複数のＰ＋領域（５１４）と、
前記Ｎウェル内に散在し、かつ各第１の複数の垂直ゲート領域（１０１６）によって前記第１の複数のＰ＋領域から隔離されている第３の複数のＰ＋領域（１０１２）であって、前記第３の複数のＰ＋領域が、前記ＳＧＰＭＯＳトランジスタのドレインを形成し、前記第１の複数の垂直ゲートが前記アノードに結合され、前記第３の複数のＰ＋領域が前記カソードに結合されている前記第３の複数のＰ＋領域と、
前記Ｐウェル内に散在し、かつ各第２の複数の垂直ゲート領域（１０２４）によって前記第２の複数のＮ＋領域から隔離されている第３の複数のＮ＋領域（１０２０）であって、前記第３の複数のＮ＋領域が、前記ＧＧＮＭＯＳトランジスタのドレインを形成し、前記第２の複数の垂直ゲートが前記カソードに結合され、前記第３の複数のＮ＋領域が前記アノードに結合されている第３の複数のＮ＋領域と
を備える、静電放電保護回路。
【請求項１１】
保護される回路構成を有する半導体集積回路（ＩＣ）（１００）内の静電放電（ＥＳＤ）保護回路（１０２）であって、
Ｎウェル（５０２）と、
前記Ｎウェルに隣接して配置され、かつ該Ｎウェルとの間に接合部（５０６）を形成するＰウェル（５０４）と、
前記Ｎウェル内に配置されたＳＧＰＭＯＳトランジスタ（９０６）のドレインを形成し、アース（１１２）に結合されている第１のＰ＋領域（１１０４）と、
前記ＳＣＲ（１０６）のＰＮＰトランジスタ（１１８）のエミッタを形成し、前記Ｎウェル内に配置されかつ前記第１のＰ＋領域と平行なＳＧＰＭＯＳ（９０６）のソースを形成し、前記ＩＣの電源ライン（１０４）に結合する第２のＰ＋領域（１１０６）と、
前記第１および第２のＰ＋領域に平行に配置され、該両領域の間に配置され、前記Ｎウェルを覆って配置され、前記ＩＣの電源ライン（１０４）に結合する前記ＳＧＰＭＯＳ（９０６）の第１のゲート領域（１１０８）と、
前記ｎウェル内に配置され、且つ前記第１および第２のＰ＋領域と平行なＳＣＲ（１０６）の第２のゲートを形成し、前記ＩＣの電源ライン（１０４）に結合する第１のＮ＋領域（１１３４）と、
前記ＳＣＲのＮＰＮトランジスタ（１１６）のエミッタを形成し、前記Ｐウェル内に配置されたＧＧＮＭＯＳ（９０８）のソースを形成し、アース（１１２）に結合する第２のＮ＋領域（１１１０）と、
前記第２のＮ＋領域と平行に前記Ｐウェル内に配置されたＧＧＮＭＯＳトランジスタ（９０８）のドレインを形成し、前記ＩＣの電源ライン（１０４）に結合する第３のＮ＋領域（１１１２）と、
前記第２のＮ＋領域と第３のＮ＋領域との間に平行に配置され、前記Ｐウェルを覆って配置され、アース（１１２）に結合する第２のゲート領域（１１１４）と、
前記Ｐウェル内に配置され、かつ前記第２および第３のＮ＋領域と平行に配置された、前記ＳＣＲ（１０６）の第２のゲート（１３６）を形成し、アース（１１２）に結合する第３のＰ＋領域（１１３６）と
を備える静電放電保護回路。
【請求項１２】
保護される回路構成を有する半導体集積回路（ＩＣ）（１００）内の静電放電（ＥＳＤ）保護回路（１２０２、１３０２）であって、
ＳＣＲ（１０６ｑ）を具備しており、
前記ＳＣＲ（１０６ｑ）が、当該ＳＣＲの第１のゲート（１３６）に結合されたベースを有する寄生ＮＰＮトランジスタ（９１２）を有する各ＧＧＮＭＯＳトランジスタ（９０８ｑ）を有しており、
層状に配列された前記ＳＣＲおよび前記ＧＧＮＭＯＳトランジスタがさらに、
Ｎウェル（５０２）と、
前記Ｎウェルに隣接して配置され、かつ該Ｎウェルとの間に接合部（５０６）を形成するＰウェル（５０４）と、
前記Ｎウェル内に散在し、前記ＳＣＲのＰＮＰトランジスタ（１１８）のエミッタを形成し、前記ＩＣの電源ライン（１０４）に結合するのに適応した第１の複数のＰ＋領域（１３０６）と、
前記Ｎウェル内に散在し、前記ＧＧＮＭＯＳトランジスタのドレイン接触領域を形成し、前記ＩＣの電源ラインに結合する第１の複数のＮ＋領域（１３０８）と、
前記ＮウェルおよびＰウェルの前記接合部を覆って配置され、前記第１の複数のＮ＋領域に結合し、前記ＧＧＮＭＯＳトランジスタのドレインを形成する第２のＮ＋領域（１３１２）と、
ＮＰＮトランジスタ（１１６）のエミッタおよび前記ＧＧＮＭＯＳトランジスタのソースを形成し、前記Ｐウェル内に配置され、かつ前記第２のＮ＋領域と平行であり、アースに結合する第３のＮ＋領域（１３１０）と、
前記第２および第３ののＮ＋領域との間に平行に配置され、前記Ｐウェルを覆って配置され、アースに結合するゲート領域（１３１４）と、
前記ＳＣＲ（１０６）の第１のゲートを形成し、前記Ｐウェル内に、前記第２および第３のＮ＋領域と平行に配置され、アースに結合する第２のＰ＋領域（１３３６）と
を備える、静電放電保護回路。
【請求項１３】
保護される回路構成を有する半導体集積回路（ＩＣ）（１００）内の静電放電（ＥＳＤ）保護回路（１７０２、１８０２）であって、
ＳＣＲ（１０６ｑ）を具備しており、
前記ＳＣＲ（１０６ｑ）が、当該ＳＣＲの第１のゲート（１３６）に結合された各ＧＧＮＭＯＳトランジスタ（９０８ｑ）を有しており、
層状に配置された前記ＳＣＲおよび前記ＧＧＮＭＯＳトランジスタがさらに、
くし形フィンガ（１８２０）を有するＮウェル（１８０２）と、
くし形フィンガ（１８２２）を有し、前記Ｎウェルフィンガと結合しており、それらの間に接合部（１８０５）を形成するＰウェル（１８０４）と、
前記Ｎウェルの各くし形フィンガ内に配置され、前記ＳＣＲのＰＮＰトランジスタ（１１８）のエミッタを形成し、前記ＩＣの電源ライン（１０４）に結合するのに適応した第１の複数のＰ＋領域（１８０６）と、
前記Ｐウェルの各くし形フィンガ内に配置され、前記ＧＧＮＭＯＳトランジスタのドレインを形成し、前記電源ラインに結合された第１の複数のＮ＋領域（１８０８）と、
前記Ｐウェル内に配置され、ＮＰＮトランジスタ（１１６）のエミッタおよび前記ＧＧＮＭＯＳトランジスタのソースを形成し、アースに結合する第２のＮ＋領域（１８１０）と、
前記第１の複数の散在したＮ＋領域と前記第２のＮ＋領域との間に平行に、かつ前記Ｐウェルを覆って配置され、アースに結合するのに適応したゲート領域（１８１１）と、
前記第１のゲートを形成し、前記Ｐウェル内に、前記第２のＮ＋領域と平行に配置され、アースに結合するのに適応した第２のＰ＋領域（１８３６）と、
前記Ｐウェルの各くし形フィンガ内に配置され、かつ前記第１の複数のＰ＋領域と、前記第１の複数のＮ＋領域との間に配置された複数の第３のＰ＋領域（１８１２）であって、前記ゲート領域に結合された各第３のＰ＋領域が、局部基板ピックアップを形成する前記複数の第３のＰ＋領域と
を備える、静電放電保護回路。
【請求項１４】
保護される回路構成を有する半導体集積回路（ＩＣ）（１００）内の静電放電（ＥＳＤ）保護回路（１０２）であって、
ＳＣＲ（１０６）ほ具備しており、
前記ＳＣＲ（１０６）が、
Ｎウェル（５０２）と、
前記Ｎウェルに隣接して配置され、かつ該Ｎウェルとの間に接合部（５０６）を形成するＰウェル（５０４）と、
前記Ｎウェル内に散在し、アノード（１２２）を形成する第１の複数のＰ＋領域（５０８１）と、
前記Ｐウェル内に散在し、カソード（１４０）を形成し、前記第１の複数のＰ＋領域と位置合わせされた第１の複数のＮ＋領域（５１０１）であって、前記各第１のＮ＋領域（５１０）および第１のＰ＋領域（５０８）が、０．１６〜１０マイクロメータの範囲の第１の長さを有する第１の複数のＮ＋領域と、
前記第１の複数のＮ＋領域間で前記Ｐウェル内に散在し、かつ複数の第１のゲート（１３６）を形成する第２の複数のＰ＋領域（５１４）と、
前記第１の複数のＰ＋領域間で前記Ｎウェル内に散在し、かつ複数の第２のゲート（１３４）を形成する第２の複数のＮ＋領域（５１２）であって、前記各第２のＮ＋領域（５１２）および第２のＰ＋領域（５１４）が、０．２〜２マイクロメータの範囲の第２の長さを有する前記第２の複数のＮ＋領域と
を備え、前記第１のＰ＋領域（５０８１）と前記第２のＮ＋領域（５１２）との間の距離が、０．１２〜１．２マイクロメータの範囲であり、前記第１のＮ＋領域（５１０１）と第２のＰ＋領域（５１４）との距離が、０．１２〜１．２マイクロメータの範囲となっている、静電放電保護回路。
【発明の詳細な説明】
【相互参照出願】
【０００１】
[0001]本特許出願は、２００１年３月１６日にファイルされた米国仮出願番号第６０／２７６，４２０号、２００１年３月３０日にファイルされた同第６０／２８０，３４４号、２００１年３月３０日にファイルされた同第６０／２８０，４３９号、２００１年３月３０日にファイルされた同第６０／２８０，４４１号および２００１年３月３０日にファイルされた同第６０／２８０，４４３号の利益を請求するものであり、これらの内容を本願明細書に援用する。
【発明の分野】
【０００２】
[0002]本発明は、一般に、静電放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ；ＥＳＤ）保護回路の分野に関し、より具体的には、集積回路（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ；ＩＣ）の保護回路におけるサイリスタ（シリコン制御整流素子：ｓｉｌｉｃｏｎ  ｃｏｎｔｒｏｌｌｅｄ  ｒｅｃｔｉｆｉｅｒ；ＳＣＲ）回路の改良に関する。
【発明の背景】
【０００３】
[0003]サイリスタ（ＳＣＲ）は、その優れた性能のために、幅広い技術範囲にわたって使用されてきた。ＥＳＤ発生中、該ＳＣＲは、理想的な分路素子として機能するため、優れた素子と考えられている。
【０００４】
[0004]上記ＳＣＲをＥＳＤ保護素子として使用することについての、当業界における一つの関心事は、通常の作動状態中の故意でないラッチアップである。ラッチアップは、通常動作中の、ＩＣ上の（寄生：ｐａｒａｓｉｔｉｃ）ＳＣＲ構造の制御されていないトリガであるため、電源電圧はアースに短絡される。このような（寄生）ＳＣＲ構造の保持電流は、当業界において、最少ラッチアップ電流として規定されている。一般的な値は、厳しい作動状態において、最少で１００ミリアンペアであり、あるいは、３００〜５００ミリアンペアまでである。ラッチアップ状態は、恒久的に上記ＩＣを損傷させる、電源ラインからの非常に大きな電流につながる可能性がある。
【０００５】
[0005]上記ＳＣＲ・ＥＳＤ保護素子においてラッチアップを回避する一つの方法は、保持電圧が電源電圧より高く保たれるように、例えば、パッドと、該ＳＣＲのアノードとの間に、直列結合ダイオードを設けることである。換言すれば、上記保持電圧が、（ある程度の安全域を有する）電源電圧より高い場合、ラッチアップ状態の危険性は避けられる。一般に、当業界においては、ＩＣを駆動するために、低い電圧を使用する傾向があり、そのうえ、より高い電圧を要する回路用途（例えば、自動車用途あるいは携帯電話におけるある機能のためのＩＣ）がある。従って、電源電圧が高くなればなるほど、より多くの直列ダイオードが必要となる。
【０００６】
[0006]該直列ダイオードをＳＣＲと共に使用する場合には、いくつかの欠点がある。このような高保持電圧の場合の第１の欠点は、多数の直列結合ダイオードが必要であり、それが、追加的な領域（例えば、リアルエステート）をＩＣ上に必要とするということである。第２の欠点は、上記直列ダイオードは、上記保持電圧を上昇させることを除いては、該ＩＣ上の回路に対して機能性を付加しないということである。第３の欠点は、多数の（例えば、３つ以上の）直列ダイオードが、初期段階の漏れ電流を増幅し、かつより高い作動温度においてさらに問題になる、基板への寄生ダーリントン（Ｄａｒｌｉｎｇｔｏｎ）トランジスタによる高漏れ電流を生じる可能性があるということである。
【０００７】
[0007]特に、各直列ダイオードは、ダーリントントランジスタの段を形成し、該段は、一段の漏れ電流が、次の段によって増幅されるように接続されている。これは、標準回路理論において、ダーリントン増幅器と呼ばれ、これらのダーリントン段がより多く結合されるほど、より多くの漏れ電流が発生する。また、高周囲温度またはチップの作動温度が高い場合には、より多くの熱キャリアが発生するので、漏れ電流は増加する。従って、上記直列ダイオードは、上述のラッチアップの懸念も納得させるＳＣＲ素子の用途に対して、強い制限を呈する。
【０００８】
[0008]従って、従来技術においては、回路の通常作動中のラッチアップ状態に対して高耐性を有すると共に、ＩＣ回路に対してＥＳＤ保護を形成することができるＥＳＤ保護素子に対する要望がある。
【発明の開示】
【０００９】
[0009]上記従来技術に関連する欠点は、保護される回路構成を有する半導体集積回路（ＩＣ）内の静電放電（ＥＳＤ）保護回路の種々の実施形態によって克服される。該ＥＳＤ保護回路は、ラッチアップ耐性のための高保持電流を有する。一つの実施形態において、ＥＳＤ保護素子は、該ＩＣの保護電源ラインとアースとの間に結合されたサイリスタ（ＳＣＲ）を有する。トリガ素子は、該電源ラインから該ＳＣＲの第１のゲートまで結合され、第1の基板抵抗器は、上記第1ゲートとアースの間に結合される。第１の固定分路抵抗器は、上記第１のゲートとアースとの間に結合され、該分路抵抗器は、基板抵抗器より低い抵抗値を有する。ＩＣの作動（ｐｏｗｅｒｅｄ−ｏｎ）中または非作動（ｐｏｗｅｒｅｄ−ｏｆｆ）中のいずれかにおいて、トリガ電流および保持電流は、上記ＳＣＲの特定のラッチアップ電流よりも大きい。
【００１０】
[0010]第２の実施形態においては、ＥＳＤ保護素子は、該ＩＣの保護電源ラインとアースとの間に結合されたＳＣＲを有する。トリガ素子は、該電源ラインから該ＳＣＲの第１のゲートまで結合されており、第１の基板抵抗器は、上記第１のゲートとアースとの間に結合されている。第１の可変分路抵抗器は、上記第１のゲートとアースとの間に結合され、該分路抵抗器は、第１の基板抵抗器より低い抵抗値を有する。ＩＣの作動中において、トリガ電流および保持電流は、上記ＳＣＲの特定のラッチアップ電流よりも大きい。しかし、ＩＣの非作動中においては、該トリガ電流は、上記ＳＣＲの特定のラッチアップ電流よりも低い。
【００１１】
[0011]容易に理解できるように、同一の参照数字を、可能な場合、図面に共通する同一の構成要素を示すのに使用する。
【発明の詳細説明】
【００１２】
[0023]本発明は、ＣＭＯＳデバイスに関して説明する。しかし、当業者は、異なるドーパントの種類を選択することおよび濃度を調節することにより、本発明を、バイポーラ、ＢｉＣＭＯＳ、ＳｉＧｅ／ＢｉＣＭＯＳ、ＢＣＤ、高電圧プロセスオプション、およびＥＳＤにより引き起こされる損傷を受けやすいその他のプロセスに適用できるようになっていることを認識するであろう。本発明は、ＥＳＤ保護素子が通常の作動中にラッチアップしないような、ターンオン電圧、保持電圧および高電流クランプ特性を有する、高保持電流サイリスタ（ｈｉｇｈ  ｈｏｌｄｉｎｇ  ｃｕｒｒｅｎｔ  ｓｉｌｉｃｏｎ  ｃｏｎｔｒｏｌｌｅｄ  ｒｅｃｔｉｆｉｅｒ；ＨＨＩＳＣＲ）ＥＳＤ保護素子の様々な実施形態を含む。
【００１３】
[0024]該ＨＨＩＳＣＲ・ＥＳＤ保護素子は、少なくとも一つの電圧供給ライン（例えば、ＶＤＤ）とアースとの間の分路として主に用いられる。しかし、このような構成は、限定するものとして考えるべきではない。特に、ＩＣの電源は、１００ミリアンペアを超える電流を供給することが可能であり、これは、当業界において、一般的な（最少）ラッチアップ電流規格である。対照的に、Ｉ／Ｏパッドへの信号または該Ｉ／Ｏパッドからの信号に使用できる電流は、かなり小さく、１００ミリアンペアのラッチアップ規格以下である。
【００１４】
[0025]上記ＨＨＩＳＣＲ・ＥＳＤ保護素子の以下の実施形態は、ＥＳＤ発生時に、非作動状態において、および上記ＩＣの通常の作動時に（すなわち、該ＩＣが作動している）、該ＩＣの回路要素を保護しなければならず、また、該ＥＳＤ保護素子は、該素子のラッチアップ要求に関連して作動しなければならない。該ＩＣが作動している場合、上記ＥＳＤ素子は、該ＥＳＤ素子の指定ラッチアップ電流よりも大きいトリガおよび保持電流を生成するように設計されている。別法として、該ＩＣが作動していない場合、該ＥＳＤ素子は、該ＥＳＤ素子の指定ラッチアップ電流以下のトリガおよび保持電流を生成するように設計されている。
【００１５】
[0026]図１は、本発明に係るＨＨＩＳＣＲ・ＥＳＤ保護素子１０２の概略ブロック図を示す。図１のＨＨＩＳＣＲ・ＥＳＤ保護素子１０２は、電源ライン１１４とアース１１２との間の電流分路として機能する一般的な、非アクティブ制御保護素子として考えられている。ＨＨＩＳＣＲ保護素子１０２は、ＳＣＲ１０６と、ターンオンのための少なくとも一つのトリガ素子１０８と、少なくとも一つの低抵抗分路抵抗器１１０とを備え、これらは共に、集積回路（ＩＣ）１００上の回路要素のための保護素子１０２として機能する。ＨＨＩＳＣＲ保護素子１０２は、ＩＣ回路構成１００の保護すべき電源ライン１０４において発生する可能性がある静電放電（ＥＳＤ）から該ＩＣを保護する。ターンオン時、ＳＣＲ１０６は、ＥＳＤ電流を電源ライン１１４からアースへ転送する分路として機能する。トリガ素子１０８は、ＳＣＲ１０６をターンオンして、すなわちトリガして、過電圧ＥＳＤ状態を回避する。
【００１６】
[0027]図１の概略図を参照すると、ＳＣＲ１０６は、公知であるように、ＮＰＮトランジスタ１１６およびＰＮＰトランジスタ１１８として描かれている。ＰＮＰトランジスタ１１８のエミッタは、ＳＣＲ１０６のアノード１２２を形成し、該アノードは電源ライン１１４に接続されている。ＰＮＰトランジスタ１１８のコレクタは、ＮＰＮトランジスタ１１６のベースに接続されており、ＳＣＲ１０６の第１のゲートＧ１  １３６を形成している。同様に、ＮＰＮトランジスタ１１６のコレクタは、ＰＮＰトランジスタ１１８のベースに結合されており、ＳＣＲ１０６の第２のゲートＧ２  １３４を形成している。ＮＰＮトランジスタ１１６のエミッタは、アース１１２に結合されてＳＣＲ１０６のカソード１４０を形成している。
【００１７】
[0028]ＳＣＲ１０６のトリガおよび保持電圧・電流は、トリガ１０８および低抵抗分路抵抗器１１０を該ＳＣＲのゲートに結合することによって制御される。一つの実施形態においては、ＳＣＲ１０６をトリガするために、単一のトリガ素子１０８および単一の分路抵抗器１１０が用いられる。例えば、ＳＣＲ１０６の第１のゲート１３６が使用される場合、電源ライン１１４と第１のゲートＧ１  １３６との間に第１のトリガ素子１０８１が結合されると共に、第１の低抵抗分路抵抗器１１０１が、第１のゲートＧ１  １３６からアース１１２に結合される。
【００１８】
[0029]別法として、ＳＣＲ１３６の第２のゲート１３４が使用される場合、第２のゲートＧ２  １３４とアース１１２との間に第２のトリガ素子１０８２が結合されると共に、第２の低抵抗分路抵抗器１１０２が、電源ライン１１４から第２のゲートＧ２  １３４に結合される。第３の実施形態においては、図３に示すように、第１および第２のトリガ素子１０８１、１０８２、および低抵抗分路抵抗器１１０１、１１０２が、それぞれ上述したように、第１および第２のゲート１３６、１３４に結合されている。
【００１９】
[0030]一つの実施形態においては、トリガ素子１０８は、ＭＯＳデバイス、例えば、ゲート接地ＮＭＯＳ（ＧＧＮＭＯＳ）デバイス、またはソース接続ゲートＰＭＯＳ（ＳＧＰＭＯＳ）デバイスであってもよい。別法として、該トリガ素子は、逆方向のツェナダイオード、順方向の小さなダイオード回路、あるいは、従来一般的に使用されているその他のデバイスであってもよい。
【００２０】
[0031]第１のゲート１３６がトリガゲートである場合、第１の分路抵抗器１１０１は、Ｐ型基板の固有抵抗Ｒｓｕｂ１３０に並列に結合されている。同様に、第２のゲート１３４がトリガゲートである場合、第２の分路抵抗器１１０２は、ＳＣＲ１０６のＮウェル抵抗Ｒｎｗｅｌｌ１３２と並列に設けられている。Ｐ型基板の抵抗Ｒｓｕｂ１３０は、５００〜５０００オームの抵抗値を有し、Ｎウェル抵抗Ｒｎｗｅｌｌ１３２は、２００〜２０００オームの抵抗値を有する。また、Ｎウェルおよび／またはＰウェルがフローティングされている場合、それらの各抵抗値は、かなり高くなる（例えば、ギガオーム域）。
【００２１】
[0032]一つの実施形態においては、分路抵抗器１１０は、例えば、シリサイドポリシリコンから形成された外部オンチップ抵抗器であり、固有基板抵抗Ｒｓｕｂ１３０よりもかなり低い抵抗値（例えば、０．１〜１０オーム）を有するものが選択される。第１および第２の抵抗器１１０１、１１０２  は、それぞれ電流を、アース１１２へ流す、あるいは電源ライン１１４から流すための分路として機能する。従って、第１および第２の分路抵抗器１１０１、１１０２  は、それぞれ、上記ＳＣＲのＮＰＮトランジスタ１１６およびＰＮＰトランジスタ１１４のベース−エミッタダイオードと並列になっている。分路抵抗器１１０は、どちらかといえばＳＣＲ１０６をトリガしかねない、トリガ素子１０８とアース１１２または電源１１４との間の有害な漏れ電流のための経路を形成する。さらに、低抵抗抵抗器１１０は、以下に詳細に説明するように、ＳＣＲ１０６のいわゆるトリガおよび保持電流を制御する。
【００２２】
[0033]一つまたはそれ以上の任意のダイオード１４４（図１に点線で示す例示的なダイオード）を、ＮＰＮトランジスタ１１６のエミッタからアース１１２（ＳＣＲ１０６のカソード１４４）へ順方向に直列に結合してもよい。任意のダイオード１４４は、以下にさらに詳細に説明するように、ＮＰＮトランジスタ１１６のエミッタとアース１１２との間で電圧降下を確立するように設けられている。
【００２３】
[0034]ＩＣ１００の通常の作動状態中、ＮＰＮトランジスタ１１６およびＰＮＰトランジスタ１１８からなる保護ＳＣＲ１０６は、アノード１２２と接地されたカソード１４０との間に電流を流さない。すなわち、電源ライン１１４に印加される高電圧（例えば、正のＥＳＤ電圧）がないので、ＳＣＲ１０６はターンオフしない。電源ライン１１４には、規定の信号またはＩＣ１００の作動電圧のみが現れる。ＥＳＤの発生により、電源ライン１１４に過電圧が生じた場合、図示の第１のトリガ素子１０８１および抵抗器１１０１は、かなりの電流を流し始める。
【００２４】
[0035]分路抵抗器１１０１は、固有基板抵抗Ｒｓｕｂ１３０およびＳＣＲ１０６のＮＰＮトランジスタ１１８のベース−エミッタと並列になっているので、最初は、ＥＳＤ電流の大部分は、低抵抗分路抵抗器１１０１を通ってアース１１２へ流れる。分路抵抗器１１０１（および並列な固有基板抵抗Ｒｓｕｂ１３０）の両端の電圧降下が、一旦、約０．７Ｖに達すると、ＮＰＮトランジスタ１１６はターンオンされる（すなわち、トリガされる）。そして、トリガ素子１０８１を通る電流の一部が、ＳＣＲ１０６のトリガゲートＧ１  １３６に供給される。
【００２５】
[0036]具体的には、ＮＰＮトランジスタ１１６のベース−エミッタダイオードＤｎが順方向にバイアスされる。従って、ＮＰＮトランジスタ１１６は、導通し始める。ＮＰＮトランジスタ１１６のコレクタは、ＰＮＰトランジスタ１１８をターンオンさせるキャリアを、ＰＮＰトランジスタ１１８のベースへ供給する。ＳＣＲ１０６の両トランジスタ１１６、１１８が一旦ターンオンすると、ＳＣＲ１０６の再生導通プロセスが、ＥＳＤ電流を即座にアース１１２へ分流させることを可能にする。
【００２６】
[0037]第２のゲート１３４がトリガに使用される場合、電源ラインＶＤＤ１１４で発生する正のＥＳＤ発生により、トリガ素子１０８２がターンオンされる。ＥＳＤの発生により生じた電流は、まず該トリガ素子を流れた後、Ｎウェルの固有抵抗Ｒｎｗｅｌｌよりもむしろ低抵抗分路抵抗器１１０２を流れる。ＳＣＲ１０６のＰＮＰトランジスタ１１８のエミッタ−ベースＤｐと並列な分路抵抗器１１０２の両端の電圧降下が、一旦約０．７Ｖまで上昇すると、該電圧降下により、該ＰＮＰトランジスタがターンオンする。最後に、再生ＳＣＲ動作により、ＥＳＤパルスがアース１１２へ分流される。
【００２７】
[0038]通常の回路動作（すなわち、非ＥＳＤ）中、分路抵抗器１１０２は、どちらかといえばＳＣＲ１０６をトリガしかねない、トリガ素子１０８２とアース１１２との間の有害な漏れ電流のための経路も形成する。さらに、分路抵抗器１１０２は、いわゆるＳＣＲ１０６のトリガおよび保持電流を制御する。
【００２８】
[0039]そのため、ＳＣＲ１０６は、ＮＰＮトランジスタ１１６のベース−エミッタダイオードＤｎの両端電圧、あるいは、ＰＮＰトランジスタ１１８のエミッタ−ベースダイオードＤｐの両端電圧のいずれかが、約０．７Ｖに達したときに起動される。図２に示すように、第１および／または第２のトリガ素子１０８は、ＳＣＲ１０６をトリガし、かつ該ＳＣＲをそのラッチアップ電流以上に保持するのに用いることができる。
【００２９】
[0040]任意のダイオード１４４は、トリガ電圧、トリガ電流および保持電流を増加させるために使用されることに注意すべきである。特に、単一の任意のダイオード１４４も約０．７Ｖで順方向にバイアスされる。従って、接地電位に対する基板は、ターンオンする上記ＳＣＲのための約１．４Ｖに達する必要がある。このように増加した基板電位の場合、トリガ要素１０８は、より高いトリガ電流を生成する必要がある。従って、上記ＳＣＲをターンオンすることはより困難になり、そのため、より高いトリガ電流および保持電流が実現されることになる。さらに、追加的なダイオードは、ＥＳＤ保護素子１０２のトリガ電圧をさらに増加させるために用いることができることに注意すべきである。
【００３０】
[0041]図２は、本発明に係るＨＨＩＳＣＲ・ＥＳＤ保護素子１０２の場合の電流・電圧特性２００のグラフを示す。該グラフは、ＥＳＤ保護素子１０２の電流特性を示す縦座標と２０２、ＥＳＤ保護素子１０２の電圧特性を示す横座標２０４とからなる。該電圧特性は、特定の電圧によって画定される３つの領域に分けられる。具体的には、第１の領域２０６は、０ＶからＩＣ１００の実際の供給電圧まで画定されている。該実際の電圧は、ＩＣの動作に必要などのような供給電圧であってもよい。第２の領域２０８は、上記供給電圧以上で過電圧状態以下に画定されている。過電圧状態に対する第３の領域２１０は、ＩＣ１００のゲート酸化膜に対して有害であると考えられる電圧過渡の範囲を有する。ラッチアップ電流Ｉｌｕは、一般に、１００〜３００ミリアンペアに規定され、これは、一般的な業界基準である。
【００３１】
[0042]曲線２１２、２１４は、ＨＨＩＳＣＲ・ＥＳＤ保護素子１０２の様々な実施形態および作動状態の場合の電流／電圧（Ｉ／Ｖ）特性２００を示す。具体的には、曲線２１２は、ＩＣの作動中および非作動時の図１に示す一般的なＨＨＩＳＣＲ保護素子１０２を示す。また曲線２１２は、以下の図３〜図８に示すような、ＩＣの通常の（すなわち、作動された）動作中のアクティブに制御された（ＡＣ）ＨＨＩＳＣＲ保護素子を示す。また曲線２１４は、以下の図３〜図８に示すような、ＩＣの非作動中の、アクティブに制御された（ＡＣ）ＨＨＩＳＣＲ保護素子を示す。
【００３２】
[0043]曲線２１２について説明すると、これは、ＩＣ１００（図１の一般的なＨＨＩＳＣＲ、および作動したＡＣ−ＨＨＩＳＣＲ）の通常動作を示し、一般的なＨＨＩＳＣＲ保護素子１０２は、電源電圧ＶＤＤより大きく、かつＶｍａｘより小さいトリガ電圧Ｖｔｒｉｇを有するように設計されている。すなわち、トリガ電圧Ｖｔｒｉｇは、ＨＨＩＳＣＲ保護素子１０２の場合のＩＶ特性２００の第２の領域２０８にある。また、保持電圧ＶｈまたはＶｈ−ｏｐは、保護すべき電源ライン（例えば、ＶＤＤ）の電圧よりも小さい電位を有する。さらに、ＨＨＩＳＣＲ保護素子１０２は、ラッチアップ電流Ｉｌｕ以上のトリガ電流Ｉｔｒｉｇを有する。また、保持電流ＩｏｐまたはＩｌ−ｏｐは、ラッチアップ電流Ｉｌｕ以上である（しかし、ヒステリシス効果の場合は、必要ではない）。上記保持電流を、通常のＩＣ動作中の規定のラッチアップ電流以上に設定することは、ラッチアップ耐性およびＩＣ１００の機能性への干渉の実現を補助する。
【００３３】
[0044]曲線２１４について説明すると、これは、ＩＣ１００のアクティブに制御されたＨＨＩＳＣＲの場合の非作動状態を示し、また、ＨＨＩＳＣＲ保護素子１０２は、保護すべき電源ライン（例えば、ＶＤＤ）よりも小さい保持電圧Ｖｈ−ｏｐを有する。より重要なことは、この非作動状態においては、トリガ電流Ｉｔｒｉｇは、作動状態中、ラッチアップ電流Ｉｌｕよりも大きいトリガ電流Ｉｔｒｉｇと比較して、ラッチアップ電流Ｉｌｕよりも小さいことである。従って、ＩＣ１００が非作動状態にあるとき、ＳＣＲ１０６は、ＥＳＤ発生時に、直ちにトリガされる。図３〜図８に示すアクティブに制御されたＨＨＩＳＣＲの実施形態に関連して説明するように、本発明のＳＣＲ保護素子１０２は、非作動ＩＣ・ＥＳＤ状態において、ＨＨＩＳＣＲ保護素子１０２の特定のラッチアップ電流Ｉｌｕ以下の保持電流ＩＨ−ＥＳＤを有する。
【００３４】
[0045]図３〜図８は、図２に示すＩＶ特性を有する種々のＨＩＳＣＲ・ＥＳＤ保護素子１０２の概略図および構成図を示す。図３、図４および図６〜図８の実施形態におけるＥＳＤ保護素子１０６は、アクティブに制御され、かつＩＣ回路構成をＥＳＤ過渡から保護できると共に、ＩＣ１００がターンオフしたときに、低いトリガ電流を与えることができる。さらに、ＥＳＤ保護素子１０６は、通常作動状態下で、ＩＣ１００が動作したときに、最少ＬＵ電流のための要求を満たす高トリガ電流および高保持電流を生成する。
【００３５】
[0046]図３は、アクティブに制御されたラッチアップ回路３１２を有するＨＩＳＣＲ保護素子３０２の第２の実施形態の概略ブロック図を示す。ＨＩＳＣＲ保護素子３０２の構成は、分路抵抗器３１０１および３１０２が可変抵抗器である点を除いて、図１のＨＩＳＣＲ保護素子１０２と同様に構成されている。可変分路抵抗器３１０は、線型または非線型抵抗特性を有する３端子半導体素子（例えば、ＭＯＳデバイス）で形成される。
【００３６】
[0047]また、第１のラッチアップ（ＬＵ）制御回路３１２１は、第１の可変分路抵抗器素子３１０１に結合されている。また、ラッチアップ制御回路３１２１は、保護すべき電源ライン１０４とアース１１２との間にも結合されている。以下にさらに詳細に説明するように、ラッチアップ制御回路３１２は、保護すべき電源ライン１０４上に電力が来ているかどうかを検知すると共に、ＩＣ１００の作動状態により、トリガおよび保持電流を、ＨＨＩＳＣＲ保護素子３０２のラッチアップ電流以上または以下に調節するように設計されている。
【００３７】
[0048]リファレンス電源ライン３１４が使用可能な代替の実施形態においては、ラッチアップ制御回路３１２１は、図３に点線で示すように、リファレンス電源ライン３１４にも結合されている。リファレンス電源ライン３１４とアース１１２との間に形成された寄生容量３１６は、ＩＣ１００が作動しているかまたはオフ状態にあるかを検知するために、ラッチアップ制御回路３１４と共に使用される。以下に、図８に関連して詳細に説明するように、保護すべき電源ライン１０４が、リファレンス電源ライン３１４以上または以下の電位を有する可能性があることに注意すべきである。
【００３８】
[0049]ＩＣ１００が作動している通常の動作中に、ラッチアップ制御回路３１２は可変抵抗器３１０に結合され、それにより、ＳＣＲ１０６のゲートＧ１  １３６およびＧ２  １３４が、低抵抗可変抵抗器３１０を介してそれぞれの電源ラインに結合される。すなわち、ゲートＧ１  １３６はアース１１２に結合され、ゲートＧ２  １３４は、保護される電源ライン１０４に結合される。可変抵抗器３１０は、０．１〜１０Ωの低い抵抗値を有する。従って、上記トリガおよび保持電流は、図２に示すように、ＳＣＲ１０６のラッチアップ電流以上である。
【００３９】
[0050]非作動状態中、ラッチアップ制御回路３１２は、可変抵抗器３１０が高抵抗状態になって、アース１１２または保護電源ライン１０４から切り離され、それにより、ＳＣＲ１０６のゲートＧ１  １３６およびＧ２  １３４がそれぞれアースおよび電源ラインから切り離される。すなわち、ゲートＧ１  １３６は、高抵抗性Ｐ型基板の抵抗Ｒｓｕｂ１３０を介してアース１１２に結合されているだけであり、ゲートＧ２  １３４は、高抵抗性Ｎウェル抵抗Ｒｎｗｅｌｌ１３２を介して保護される電源ライン１０４に結合されているだけである。抵抗器３１０は、約０．１Ω〜１ギガΩの有効な高抵抗値を有すると考えてもよい。従って、トリガおよび保持電流は、図２に示すように、ＳＣＲ１０６のラッチアップ電流以下である。
【００４０】
[0051]ＥＳＤ発生時、トリガ素子１０８はターンオンして、導通し始める。ベースエミッタダイオードＤｎと並列になっている可変分路抵抗器３１０の両端電圧が、一旦、約０．７Ｖに達すると、ダイオードＤｎ  および／またはＤｐが順方向にバイアスされる。ＡＣ−ＨＨＩＳＣＲ１０６はトリガされて、電流再生プロセスを始め、直ちにＥＳＤ電流をアース１１２へ分流させる。
【００４１】
[0052]図４は、マルチＳＣＲフィンガ１０６を有する、アクティブに制御されたＨＨＩＳＣＲ保護素子４０２の概略ブロック図を示す。図４は、ラッチアップ電流以上のトリガおよび保持電流をマルチＳＣＲフィンガ１０６１〜１０６ｎ（ｎは１以上の整数）に供給するために、トリガ素子１０８、可変分路抵抗器１１０およびラッチアップ制御回路を使用することができる点を除いて、図３の実施形態と同様である。トリガゲートの配置を含む、マルチフィンガＳＣＲの一般的な配置実装に対しては、本願明細書にその全体を援用する、２００１年１０月にファイルされた、Ｓａｒｎｏｆｆ社の米国特許出願番号第０９／９７４，０１１号を参照されたい。
【００４２】
[0053]具体的には、マルチＳＣＲフィンガ（例えば、１０６１〜１０６ｎ）は並列に結合されており、それぞれのアノード１２２は、保護すべき電源ライン１０４に結合され、それぞれのカソード１４４は、アース１１２に結合されている。各ＳＣＲフィンガ１０６は、第１および／または第２のゲート１３６、１３４に結合されたトリガ素子１０８によってトリガすることができる。図４は、各ＳＣＲフィンガ１０６の第１および第２のゲート１３６、１３４の両方にトリガおよび保持電流を供給する、トリガ素子１０８、可変分路抵抗器３１０およびラッチアップ制御回路３１２からなる必要な接続を示す。すなわち、第１のトリガ素子１０８１は、保護すべき電源ライン１０４および各ＳＣＲフィンガ１０６の第１のゲート１３６に結合されている。また、第１の可変分路抵抗器３１０１は、第１のゲート１３６およびアース１１２に結合されている。従って、各ＳＣＲフィンガ１０６の各ゲートは、共通のトリガ素子１０８、可変分路抵抗器３１０およびＬＵ制御回路３１２を共用している。
【００４３】
[0054]同様に、第２のトリガ素子１０８２は、アース１１２および各ＳＣＲフィンガ１０６の第２のゲート１３４に結合されている。さらに、第２の可変分路抵抗器３１０２は、アース１１２から第２のゲート１３４に結合されている。図４は、電源ライン１０４およびアース１１２またはＩＣ１００上に存在する寄生バス抵抗Ｒｂｕｓも有する。当業者は、上記寄生バス抵抗が、マルチＳＣＲフィンガのトリガを複雑にし、上記ＩＣに有害である可能性がある局所過電圧状態につながる可能性があることを認識するであろう。一般的なバス抵抗は、０．１〜１０Ωである。従って、従来技術においては、ＩＣ１００上に配置されているマルチＥＳＤ保護素子（ここでは、ＳＣＲフィンガ１０６）をトリガする必要性がある。
【００４４】
[0055]ＨＨＩＳＣＲ保護素子４０２は、図３に関して説明したのと同様の方法で作動する。通常のＩＣ動作中は、ＨＨＩＳＣＲ保護素子４０２は、図２に示すように、特定のラッチアップ電流Ｉｌｕ以上のトリガ電流Ｉｔｒｉｇおよび保持電流Ｉｈ−ｏｐを有する。また、各ＳＣＲ１０６の保持電圧は電源ライン電圧ＶＤＤ以下であるが、回路は、高保持電流Ｉｈ−ｏｐによってラッチアップを受けない。さらに、ＩＣ１００の非作動中、各ＳＣＲフィンガ１０６１〜１０６ｎ（およびＨＨＩＳＣＲ保護素子４０２）は、ＥＳＤ発生中に、ラッチアップ電流Ｉｌｕ以下のトリガ電流Ｉｔｒｉｇでトリガされる。
【００４５】
[0056]図５は、図１のＨＨＩＳＣＲ保護素子１０２の平面配置および断面図を示す。具体的には、Ｎウェル５０２およびＰウェル５０４が互いに隣接して形成され、それらの間に接合部５０６が形成されている。Ｎウェル５０２は、複数のＰ＋ドープ領域５０８１〜５０８ｎと、複数のＮ＋ドープ領域５１２１〜５１２ｍとを備え、Ｎ＋ドープ領域５１２は、隣接するＰ＋ドープ領域５０８の間に点在している。例えば、Ｎ＋ドープ領域５１２１  は、Ｐ＋ドープ領域５０８１とＰ＋ドープ領域５０８２との間に配設されている。さらに、各高ドープＰ＋およびＮ＋領域５０８および５１２は、図５に示すように、Ｎウェル部５１６１〜５１６ｐ等のＮウェル５０２の一部によって分離されている。
【００４６】
[0057]同様に、Ｐウェル５０４は、複数のＮ＋ドープ領域５１０１〜５１０ｎと、複数のＰ＋ドープ領域５１４１〜５１４ｍとを備え、Ｐ＋ドープ領域５１４は、隣接するＮ＋ドープ領域５１０の間に点在している。例えば、Ｐ＋ドープ領域５１４１  は、Ｎ＋ドープ領域５１０１とＮ＋ドープ領域５１０２との間に配設されている。さらに、各高ドープＮ＋およびＰ＋領域５１８および５１４は、図５に示すように、Ｐウェル部５１８１〜５１８ｐ等のＰウェル５０４の一部によって分離されている。それぞれ隣接するＮウェルおよびＰウェル領域５０２、５０４を有するＰ＋およびＮ＋領域５０８および５１０は、一緒にＳＣＲ層１０６ｑを形成する。但し、ｑは１以上の整数である。例えば、それぞれ隣接するＮウェルおよびＰウェル領域５０２、５０４を有するＰ＋およびＮ＋領域５０８１および５１０１は、一緒にＳＣＲ層１０６１を形成する。
【００４７】
[0058]ＳＣＲ１０６のＰＮＰトランジスタ１１８は、Ｐ＋領域５０８、Ｎウェル５０２およびＰウェル５０４によって形成される。同様に、ＳＣＲ１０６のＮＰＮトランジスタ１１６は、Ｎウェル５０２、Ｐウェル５０４およびＮ＋領域５１０によって形成される。従って、Ｎウェル５０２内のＰ＋領域５０８はアノード１２２を形成し、Ｐウェル５０４内のＮ＋領域５１０は、ＳＣＲ１０６のカソード１４０を形成する。また、Ｎウェル５０２内に分散したＮ＋領域５１２は、第２のトリガゲート１３４のトリガタップを形成し、Ｐウェル５０４内に分散したＰ＋領域５１４は、第１のトリガゲート１３６のトリガタップを形成する。
【００４８】
[0059]Ｐ＋領域５０８およびＮ＋領域５１０の長さは、ＳＣＲ１０６の特定のラッチアップ電流以上のトリガ電流を実現するための決定要因である。具体的には、アノード１２２を形成する各Ｐ＋領域５０８の長さＬＡは、カソード１４０を形成する各Ｎ＋領域５１０の長さＬＣに等しい。Ｐ＋アノード領域５０８およびＮ＋カソード領域５１０の実際の長さＬＡおよびＬＣは、ＨＨＩＳＣＲ保護素子１０２により要求されるトリガおよび保持電流によって変化する。一つの実施形態においては、Ｐ＋領域５０８およびＮ＋領域５１０の長さＬＡおよびＬＣは、０．１６〜１０μｍである。また、第１および第２のトリガタップを形成する、各Ｐ＋領域５１８およびＮ＋領域５１２の長さＬＧ１およびＬＧ２は、０．２〜２μｍの長さを有する。
【００４９】
[0060]Ｐ＋領域５０８およびＮ＋領域５１０の各長さＬＡおよびＬＣは、それぞれ、有効なＮウェル抵抗１３２およびＰウェル抵抗５２０に影響を及ぼすことに注意すべきである。具体的には、Ｎウェルの実効抵抗１３２およびＰウェルの実効抵抗５２０は、Ｐ＋領域５０８およびＮ＋領域５１０の長さＬＡおよびＬＣを減らすことにより低減することができ、それらはＰＮＰおよびＮＰＮトランジスタ１１８、１１６のベース領域として機能する。一つの実例となる実施形態においては、有効なＮウェルおよびＰウェル抵抗値は、平方当たり３００Ω〜１ＫΩのシート抵抗値に低減することができる。
【００５０】
[0061]また、Ｐ＋領域５０８の長さＬＡを減らすことにより、第２のゲートＧ２  １３４の隣接するトリガタップを、互いに近接させることができることに注意すべきである。同様に、Ｎ＋領域５１０の長さＬＣを減らすことにより、第１のゲートＧ２  １３６の隣接するトリガタップを、互いに近接させることができる。一つの実施形態において、Ｎウェル５０２内のＰ＋領域５０８とＮ＋領域５１２との間の距離は、０．１２〜１．２μｍである。同様に、Ｐウェル５０４内のＮ＋領域５１０とＰ＋領域５１８との間の距離は、０．１２〜１．２μｍである。従って、散在したトリガゲートＧ１  １３６およびＧ２  １３４に対する、Ｐ＋ドープ領域５０８およびＮ＋ドープ領域５１０の数および長さＬＡおよびＬＣ  は、ＨＨＩＳＣＲ素子１０２のトリガおよび保持電流に影響を及ぼす。
【００５１】
[0062]さらに、それぞれのドーピング濃度によって決定される、Ｎウェル５０２およびＰウェル５０４の実効抵抗（ＰＮＰトランジスタ１１８およびＮＰＮトランジスタ１１６のベース）も、ＨＨＩＳＣＲ素子１０２のトリガおよび保持電流に影響を及ぼす。Ｐ＋ドープ領域５０８およびＮ＋ドープ領域５１０の長さＬＡおよびＬＣ、およびＮウェル５０２およびＰウェル５０４の実効抵抗を低減することにより、上記トリガおよび保持電流は、図２に示すように、ＳＣＲ１０６の特定のラッチアップ電流以上に保持される。さらに、ＳＣＲ層１０６ｑを形成することにより、ＳＣＲ層が設けられていない従来のデバイスとは対照的に、上記長さＬＡおよびＬＣを、ＥＳＤ電流保護を犠牲にすることなく、実質的に低減することができる。すなわち、ＳＣＲ１０６を形成する高ドープ領域の長さを低減するだけで、個々のＳＣＲ層１０６ｑを形成することなく、ＳＣＲ・ＥＳＤ保護素子全体の性能が低下する。
【００５２】
[0063]図６は、図３のアクティブ制御されたＨＨＩＳＣＲ・ＥＳＤ保護素子３０２の第１の実施形態の詳細な概略図である。図６は、図３と共に参照されたい。ＨＨＩＳＣＲ・ＥＳＤ保護素子６０２は、図３のブロック図に示すように、ＳＣＲ１０６に結合されているラッチアップ制御回路３１２の一実施形態の詳細な概略図を示す。具体的には、ＨＨＩＳＣＲ・ＥＳＤ保護素子６０２は、第１のゲート１３６とアース１１２との間に結合されている、並列結合分路抵抗器１１０（存在する場合）を示す等価抵抗器Ｒｌｄ６０４と、固有Ｐ型基板抵抗Ｒｓｕｂ１３０とを有するＳＣＲ１０６を備える。等価抵抗器Ｒｌｄ６０４は、約１ＫΩの抵抗値を有する。
【００５３】
[0064]図６は、ＳＣＲゲートＧ１  １３６およびＧ２  １３４のためのトリガ素子１０８およびラッチアップ制御回路３１２を例示的に示す。ＨＨＩＳＣＲ・ＥＳＤ保護素子６０２は、通常のＩＣ動作において、（特定のラッチアップ電流以上の）高トリガおよび保持電流を生成するために使用される。逆に、ＨＨＩＳＣＲ・ＥＳＤ保護素子６０２は、図２に示すように、ＩＣ１００がオフ状態にあるときのＥＳＤ発生時に、トリガを容易にするような低トリガおよび保持電流を生成するために用いられる。具体的には、ラッチアップの基準は、ＥＳＤ時の作動していないＩＣ１００には適用できないため、上記トリガおよび保持電流は、特定のラッチアップ電流以下である。
【００５４】
[0065]具体的には、第１のラッチアップ制御回路３１２１は、そのドレインおよびソースが、それぞれ、ＳＣＲ１０６の第１のゲート１３６およびアース１１２に結合されているＮＭＯＳトランジスタＮｌｕ６０８を備える。ＮＭＯＳトランジスタ６０８は、５０〜１０００μｍの幅を有し、それにより、大量の駆動電流をＮＭＯＳトランジスタ６０８に流すことが可能である。ＮＭＯＳトランジスタ６０８のゲートは、インバータ段６３０に結合されている。インバータ段６３０は、ＮＭＯＳトランジスタＮＣ６１２に直列結合されたＰＭＯＳトランジスタＰＣ６１０を備える。具体的には、ＰＭＯＳトランジスタ６１０のソースは、保護される電源ライン１０４に結合され、ＰＭＯＳトランジスタ６１０のドレインは、ＮＭＯＳトランジスタ６１２のドレインに結合され、ＮＭＯＳトランジスタ６１２のソースはアース１１２に結合されている。ＰＭＯＳトランジスタ６１０およびＮＭＯＳトランジスタ６１２のゲートは、共通の制御回路６０６に結合されている第１の接続点６３２に結合されている。
【００５５】
[0066]ＳＣＲ１０６をトリガするために第２のゲートＧ２  １３４が利用される場合、ＰＭＯＳトランジスタＰｌｕ６１４は、そのソースおよびドレインを、それぞれ、保護される電源ライン１０４および第２のゲートＧ２  １３４に結合している。また、ＰＭＯＳトランジスタＰｌｕ６１４のゲートは、共通の制御回路６０６に結合されている第１の接続点６３２に結合されている。
【００５６】
[0067]制御回路６０６は、ＮＭＯＳトランジスタＮＤＤ６１６と、第１のプルダウン抵抗Ｒ１  ６２０と、第２のプルダウン抵抗Ｒ２  ６１８と、ツェナダイオードＺＬＵ等のトリガ素子６３４とからなる。ＮＭＯＳトランジスタ６１６のドレインおよびソースは、それぞれ、保護される電源ライン１０４および第１の接続点６３２にに結合されている。第２のプルダウン抵抗Ｒ２  ６１８は、第１の接続点６３２とアース１１２との間に結合されている。ＮＭＯＳトランジスタＮＤＤ６１６のゲートは、第２の接続点６３６に結合されており、そこではさらに、第１のプルダウン抵抗Ｒ１がアース１１２に結合されている。トリガ素子６３４は、保護される電源ライン１０４と第２の接続点６３４との間に結合されている。
【００５７】
[0068]図６は、保護される電源ライン１０４と第２の接続点６３４との間に逆導電方向に結合されたツェナダイオードＺＬＵを例示的に示している。代替的に、コンデンサＣＬＵまたはＧＧＮＭＯＳデバイスをトリガ素子６３４として用いることもできる。制御回路６０６は、ラッチアップ制御回路３１２１および３１２２の両方によって共用されており、かつ第１のトリガゲート１３６および／または第２のトリガゲート１３４のいずれかまたは両方を用いる実施形態のいずれかにおいて必要とされることに注意すべきである。
【００５８】
[0069]通常のＩＣ動作中、上記トリガおよび保持電流は、上記ラッチアップ電流よりも高く引き上げられる。ＳＣＲ１０６の第１のトリガゲート１３６に対して回路解析を行なう。図６の第１のラッチアップ制御回路３１２１および制御回路６０６について説明すると、保護される電源ライン１０４は、公称電位（例えば、ＶＤＤ）になっている。従って、上記トリガ素子／電圧制御部（例えば、ツェナ（Ｚｅｎｅｒ）ダイオードＺｌｕ）６３４はオフになっており、それによってＮＭＯＳトランジスタＮｄｄのゲートを、第１のプルダウン抵抗Ｒ１  ６２０を介してアース１１２に引っ張ることができ、それによりＮＭＯＳトランジスタＮｄｄ６１６がターンオフされる。ＮＭＯＳトランジスタＮｄｄ６１６がオフになっているため、第１の接続点６３２におけるＰＭＯＳトランジスタＰｃ６１０のゲートは、第２のプルダウン抵抗Ｒ２  ６１８を介してアース１１２に引っ張られ、それによりＰＭＯＳトランジスタＰｃ６１０がターンオンされ、ＮＭＯＳトランジスタＮｃ６１６がターンオフされる。従って、ＮＭＯＳトランジスタＮｌｕ６０８のゲートは、ＮＭＯＳトランジスタＮｌｕ６０８のソースの電位よりも高い電位を有することになり、それによってＮＭＯＳトランジスタＮｌｕ６０８がターンオンする。ＮＭＯＳトランジスタＮｌｕ６０８が一旦、ターンオンすると、ＮＭＯＳトランジスタＮｌｕ６０８は、並列の抵抗器Ｒｌｄ（１ＫΩ）に対して、低抵抗分路（例えば、０．１〜１０Ω）として機能する。具体的には、第１のトリガゲート１３６がアース１１２に引っ張られ、それにより、ＩＣ１００の通常の（作動された）動作中のＳＣＲ１０６のトリガおよび保持電流が増加する。実際に、図２の曲線２１２に示すように、トリガ電流Ｉｔｒｉｇおよび保持電流Ｉｈｏｌｄは、ラッチアップ電流ｌｌｕ以上になる。
【００５９】
[0070]ＥＳＤ発生中に、ＩＣ１００が作動していない場合、保護される電源ライン１０４で発生する過電圧状態が、例示的なツェナダイオードＺｌｕ６３４を降伏させて導通させる。ツェナダイオードＺｌｕ６３７は、プルダウン抵抗Ｒ１の両端に電圧降下を生じさせてＮＭＯＳトランジスタＮｄｄのゲートを高電位に引き上げ、それによってＮＭＯＳトランジスタＮｄｄ６１６がターンオンする。また、プルダウン抵抗Ｒ２の両端の電圧降下により第１の接続点６３２も高電位に引き上げられ、それにより、ＰＭＯＳトランジスタＰｃ６１０がターンオフする。ＰＭＯＳトランジスタＰｃ６１０をオフに切り替えるために、上記ゲート電位を、電源ライン１０４の電位以上でＰＭＯＳトランジスタＰｃ６１０のしきい値電圧（例えば、０．２〜０．７Ｖ）にしなければならない。従って、プルダウン抵抗Ｒ２  ６１８は、ＮＭＯＳトランジスタＮｄｄ６１６の抵抗と比較して十分高い抵抗（例えば、１０ＫΩ）を有していなければならない。すなわち、ほとんどの電圧降下は、プルダウン抵抗Ｒ２  ６１８の両端で生じる。
【００６０】
[0071]ＮＭＯＳトランジスタＮｌｕ６０８のゲートをアース１１２に引っ張ると、ＮＭＯＳトランジスタＮｌｕ６０８がターンオフする。ＮＭＯＳトランジスタＮｌｕ６０８が一旦、ターンオフすると、抵抗Ｒｌｄ６０４（すなわち、図１のＰ型基板抵抗１２８および任意の並列分路抵抗１１０）が、第１のトリガゲート１３６とアース１１２との間に結合される。従って、トリガ素子Ｔ１  １０８２の両端電圧が、抵抗Ｒｌｄ６０４を流れる電流を生成し、抵抗Ｒｌｄ６０４の両端電圧が約０．７Ｖに上昇してＮＰＮトランジスタ１１６のベース−エミッタダイオードＤｎが順方向にバイアスされて、ＳＣＲ１０６がトリガされる。ＳＣＲ１０６の電流再生プロセスが始まってＳＣＲ１０６にＥＳＤ電流をアース１１２へ分流させる。実効抵抗Ｒｌｄ６０４の高抵抗が、図２の曲線２１４に示すように、トリガ電流Ｉｔｒｉｇおよび保持電流Ｉｈｏｌｄをラッチアップ電流Ｉｌｕより低くすることに注意することが重要である。
【００６１】
[0072]ＳＣＲ１０６をトリガするために、第２のゲート１３４が使用されている場合にも、同様の解析を行なうことができる。具体的には、通常の動作中（例えば、ＩＣ１００が作動している）、ＰＭＯＳトランジスタＰｌｕ６１４のゲート電位は低く、それによりＰＭＯＳトランジスタＰｌｕ６１４がターンオンして、第２のゲート１３４が、保護される電源ライン１０４の高電位に引き上げられる。第２のゲート１３４の電圧が増加すると、図２の曲線２１２に示すように、ＳＣＲ１０６のトリガ電流Ｉｔｒｉｇおよび保持電流Ｉｈｏｌｄがラッチアップ電流Ｉｌｕ以上になる。
【００６２】
[0073]別法として、ＩＣ１００の非作動状態時には、ＰＭＯＳトランジスタＰｌｕ６１４のゲート電位は高く、ＰＭＯＳトランジスタＰｌｕ６１４はターンオフされる。従って、第２のゲート１３４はフローティングしており、図２の曲線２１４に示すように、ＳＣＲ１０６のトリガ電流Ｉｔｒｉｇおよび保持電流Ｉｈｏｌｄは、ラッチアップ電流Ｉｌｕ以下に低くなっている。ＥＳＤ発生時に、第２のトリガ素子１０８２によりトリガすると、第２のゲートＧ２  １３４が低く引っ張られ、ＰＮＰトランジスタ１８１のエミッタ−ベースダイオードＤｐの両端に電圧降下が生じて、ＳＣＲ１０６の再生導通が始まる。
【００６３】
[0074]ラッチアップ制御回路３１２が、図３、図４および図６に示すように、可変分路抵抗器３１０の実効抵抗を形成するために、固有抵抗Ｒｓｕｂ１３０、任意の分路抵抗器１１０およびＮウェル抵抗１３２と共に、例示的なＮＭＮＯＳトランジスタ６０８およびＰＭＯＳトランジスタ６１４を用いることは容易に分かるであろう。ラッチアップ制御回路３１２は、ＳＣＲのトリガ中は不活性である必要があるので（すなわち、その結果として、接続点６３６は、ＥＳＤパルスの立ち上がりエッジ中に高く引き上げられ、かつラッチアップ制御素子３１２は、オフモードになっている）、第１のプルダウン抵抗Ｒ１  ６２０およびコンデンサＣＬＵに関するＲＣ遅延は、少なくとも、ＥＳＤパルスの立ち上がり時間の長さ程度になければならないことに注意すべきである。上記ＳＣＲが高電流動作にラッチされた後、ＳＣＲ１０６のゲートは、ＳＣＲ動作に対して小さな影響を受けるため、ラッチアップ制御素子３１２の再活性化は、ＥＳＤ保護の機能に対して影響を受けない。さらに、以下に、図７に関して例示的に説明するように、共通の制御回路６０６の代替の実施形態も用いることができることを注意すべきである。
【００６４】
[0075]図７は、図３のアクティブに制御されたＨＨＩＳＣＲ・ＥＳＤ保護素子３０２の第２の実施形態の詳細な概略図を示す。図７は、図３および図６と共に参照すべきである。図７は、図６の共用制御回路６０６を除いて、図６と同様のものである。
【００６５】
[0076]図７について説明すると、制御回路７０６は、ＰＭＯＳトランジスタＰｄｄ７０８およびＮＭＯＳトランジスタＮｄｄ７０４を有する第２のインバータ回路７０４と、プルアップ抵抗Ｒｐｕ７１４と、プルダウンＮＭＯＳトランジスタＮｐｄ７１２とを備える。ＰＭＯＳトランジスタＰｄｄ７０８のソースおよびドレインは、それぞれ、保護される電源ライン１０４およびＮＭＯＳトランジスタＮｄｄ７０４のドレインに結合されている。ＮＭＯＳトランジスタＮｄｄ７０４のソースはアース１１２に結合され、ＮＭＯＳトランジスタＮｄｄ７０４およびＰＭＯＳトランジスタＰｄｄ７０８のゲートは、第２の接続点７１６に結合されている。プルアップ抵抗Ｒｐｕ７１４は、保護される電源ライン１０４と第２の接続点７１６との間に結合されている。プルダウンＮＭＯＳトランジスタＮｐｄ７１２は、第２の接続点７１６とアース１１２との間に結合されていると共に、プルダウンＮＭＯＳトランジスタＮｐｄ７１２のゲートは、ＳＣＲ１０６の第１のゲートＧ１  １３６とフィードバックループ７２０とに結合されている。
【００６６】
[0077]ＳＣＲ１０６の第１のゲートＧ１  １３６に対して回路解析を行なう。具体的には、通常のＩＣ動作中、トリガおよび保持電流は、ラッチアップ電流よりも高く引き上げられる。図７の第１のラッチアップ制御回路３１２１および制御回路７０６について説明すると、保護される電源ライン１０４は、公称電位（例えば、ＶＤＤ）になっている。ＳＣＲ１０６の第１のゲートＧ１  １３６に結合されているプルダウンＮＭＯＳトランジスタＮｐｄ７１２のゲートは、第１のゲートＧ１  １３６が抵抗器ＲＬｄ６０４を介して接地されており、かつＳＣＲ１０６がオフになっているので、低電位になっている。ＮＭＯＳトランジスタＮｐｄ７１２がオフになっており、第２の接続点７１６における、ＮＭＯＳトランジスタＮｄｄ７０８およびＰＭＯＳトランジスタＰｄｄ７０４のゲートが、プルアップ抵抗Ｒｐｕ７１４によって高電位に引き上げられるため、ＮＭＯＳトランジスタＮｄｄ７０８がターンオンされ、ＰＭＯＳトランジスタＰｄｄ７０４がターンオフされる。そして、第１の接続点６３２は、ＮＭＯＳトランジスタＮｄｄ７０８を介してアース１１２に引っ張られて低電位になる。
【００６７】
[0078]第１の接続点６３２における低電位により、ＮＭＯＳトランジスタＮＣ６１２がターンオフされ、ＰＭＯＳトランジスタＰＣ６１０がターンオンされる。ＰＭＯＳトランジスタＰＣ６１０が一旦、ターンオンされると、ＮＭＯＳトランジスタＮｌｕ６０８のゲートが高電位に引っ張られて、ＮＭＯＳトランジスタＮｌｕ６０８がターンオンする。従って、ＮＭＯＳトランジスタＮｌｕ６０８は、並列の抵抗器Ｒｌｄ（１ＫΩ）に対して、低抵抗分流器（０．１〜１０Ω）として機能する。具体的には、第１のトリガゲート１３６はアース１１２に引っ張られ、それにより、ＩＣ１００の通常の（作動した）動作中のＳＣＲ１０６のトリガ電流および保持電流が増加する。実際、図２の曲線２１２に示すように、トリガ電流Ｉｔｒｉｇおよび保持電流Ｉｈｏｌｄは、ラッチアップ電流Ｉｌｕ以上になる。
【００６８】
[0079]ＥＳＤ発生中、ＩＣ１００が作動していない場合、保護されるべき電源ライン１０４で過電圧状態が発生し、それにより、第１のトリガ素子１０８１が該トリガ電圧で導通し始め、上記ＮＭＯＳトランジスタＮＬＵおよび抵抗器ＲＬＤを介してアースに電流が流れる。具体的には、基板電位が上昇し（例えば、数百ミリボルト）、第１のゲートＧ１  １３６におけるこの電位が、フィードバックライン７２０を介して、ＮＭＯＳトランジスタＮｐｄ７１２のゲートにフィードバックされる。該基板電位が、一旦、ＮＭＯＳトランジスタＮｐｄ７１２のしきい値電圧（０．２〜０．７Ｖ）を超えると、該ＮＭＯＳトランジスタＮｐｄは、ターンオンして、第２の接続点７１６における電位をアース１１２へ引っ張る。第２の接続点７１６における低電位により、ＮＭＯＳトランジスタＮｄｄ７０４がターンオフし、ＰＭＯＳトランジスタＰｄｄ７０８がターンオンする。
【００６９】
[0080]ＰＭＯＳトランジスタＰｄｄ７０８が一旦、ターンオンすると、第１のノード６３２が、保護される電源ライン１０４の電位に引き上げられる。そして、ＰＭＯＳトランジスタＰＣ６１０がターンオフされ、ＮＭＯＳトランジスタＮＣ６１２がターンオンされ、それにより、ＮＭＯＳトランジスタＮＬＵ６０８のゲートがアース１１２に引っ張られると共に、ＮＭＯＳトランジスタＮＬＵ６０８がターンオフされる。ＮＭＯＳトランジスタＮＬＵ６０８が一旦、ターンオフすると、抵抗器Ｒｌｄ６０４のみが、第１のゲートＧ１  １３６とアース１１２との間に結合される。そのため、トリガ素子１０８２からの大部分の電流が、さらなるターンオンのために、上記ＳＣＲのトリガゲートＧ１  １３６に供給される。すなわち、ＮＰＮトランジスタ１１６のベース−エミッタダイオードＤｎを順方向にバイアスする抵抗器Ｒｌｄ６０４の両端電圧が、約０．７Ｖに上昇すると、ＳＣＲ１０６はトリガされる。ベース−エミッタダイオードＤｎの順方向バイアスにより、ＥＳＤ電流を分流させるＳＣＲ１０６の電流再生が始まる。
【００７０】
[0081]非作動状態中のトリガ電流Ｉｔｒｉｇおよび保持電流Ｉｈｏｌｄが、図２の曲線２１４に示すように、ラッチアップ電流よりも小さいことに注意することが重要である。また、ＳＣＲ１０６をトリガするために第２のゲート１３４が利用される場合にも、同様の解析を行なうことができることに注意すべきである。実施例６０２にまさる、本発明のこの実施形態７０２の利点は、最初のトリガ素子６３４（図６）が必要ないということである。ここでは、ＳＣＲ１０６のトリガは、単に、すでに存在するトリガ素子１０８によって制御される。
【００７１】
[0082]図８は、複数の電源ライン８０４を保護するためのアクティブに制御されたＨＨＩＳＣＲ・ＥＳＤ保護素子８０２の概略図を示す。複数の電源ライン８０４は、最高電位の電源ライン８０４１から最低電位の電源ライン８０４５までの範囲の変化する電位を有する。図８においては、保護される電源ラインは、複数の電源ライン８０４の第３の電源ライン８０４３を例示的に示している。当業者ならば、アクティブに制御されたＨＨＩＳＣＲ・ＥＳＤ保護素子８０２が、好ましくは、ＩＣ１００の各電源ライン８０４に対して用いられることを理解されよう。
【００７２】
[0083]ＥＳＤ保護素子８０２は、そのアノード１２２を保護される電源ライン（例えば、８０４３）に結合し、かつそのカソード１４０をアース１１２に結合したＳＣＲ１０６からなる。第１のトリガ素子１０８１は、ＳＣＲ１０６のアノード１２２第１のトリガゲート１３６との間に結合されている。第２のトリガ素子１０８２は、第２のトリガゲートＧ２  １３４とアース１１２との間に結合されている。抵抗器Ｒｌｄ６０４は、図６に関して説明したように、第１のトリガゲートＧ１  １３６とアース１１２との間で、ＮＰＮトランジスタ１１８のベース−エミッタダイオードＤｎと並列に結合されている。しかし、上述したように、ＩＣ１００の保護すべき回路は、ＡＣ−ＨＨＩＳＣＲ・ＥＳＤ保護素子８０２のどのトリガゲートを使用するべきかを必然的に決定する。
【００７３】
[0084]また、各電源ライン８０４１〜８０４５（保護される電源ライン８０４３を含む）とアース１１２との間に、寄生容量３１６１〜３１６５（点線で示す集合寄生容量３１６）が形成されていることに注意すべきである。寄生容量３１６は、ＩＣ１００上に形成され、ＩＣ１００が非作動状態（例えば、オフ状態）にあるか、または作動状態（すなわち、オン状態）にあるかを識別するために用いられる。
【００７４】
[0085]また、ＮＭＯＳトランジスタＮｌｕ６０８は、ＮＰＮトランジスタ１１８のベース−エミッタダイオードＤｎおよび負荷抵抗Ｒｌｄ６０４と並列に結合されている。具体的には、ＮＭＯＳトランジスタＮｌｕ６０８のドレインおよびソースは、それぞれ、第１のトリガゲートＧ１  １３６およびアース１１２に結合されている。ＮＭＯＳトランジスタＮｌｕ６０８のゲートは、以下にさらに詳細に説明するように、保護される電源ライン１０４以外のリファレンス電源ライン８０４に結合されている。
【００７５】
[0086]ＰＭＯＳトランジスタＰｌｕ６１４のドレインは、第２のゲートＧ２  １３４に結合されている。ＰＭＯＳトランジスタＰｌｕ６１４のソースは、保護される電源ライン１０４より高い電位を有するリファレンス電源ライン８０４に結合されている。ＰＭＯＳトランジスタＰｌｕ６１４のゲートは、以下にさらに詳細に説明するように、ＰＭＯＳトランジスタＰｌｕ６１４のソースより低い電位を有するリファレンス電源ライン８０４に結合されている。
【００７６】
[0087]図８の概略図は、各電源ライン８０４をＥＳＤから保護するための様々な方法を示している。ＳＣＲ１０６をトリガするために、第１のトリガゲートＧ１  １３６が用いられる場合、ＮＭＯＳトランジスタＮｌｕ６０８のゲートは、保護される電源ライン（例えば、８０４３）に結合できない。保護される電源ライン８０４３と同じ電位を有するリファレンス電源ラインに結合することは可能であるが、それは独立した電源ラインでなければならない。すなわち、異なるパワー領域は、チップ上で同じ電源に接続してはならない。
【００７７】
[0088]通常のＩＣ動作中、上記トリガおよび保持電流は、規定のラッチアップ電流よりも高くなっている。ＳＣＲ１０６の第１のトリガゲート１３６に対して、回路解析を行なう。具体的には、ＩＣ１００が作動している場合、電源ライン８０４間の寄生容量３１６は、充電されている。従って、ＮＭＯＳトランジスタＮｌｕ６０８のゲートは、リファレンス電源８０４の電位まで引き上げられ、それにより、ＮＭＯＳトランジスタＮｌｕ６０８がターンオンする。
【００７８】
[0089]ＮＭＯＳトランジスタＮｌｕ６０８が一旦、ターンオンすると、ＮＭＯＳトランジスタＮｌｕ６０８は、抵抗Ｒｌｄ６０４と並列の低抵抗性分路として機能し、それによって第１のトリガゲートＧ１  １３６がアース１１２へ引っ張られる。第１のトリガゲートＧ１  １３６が接地されると、ＩＣ１００の通常の（作動した）動作中のＳＣＲ１０６のトリガおよび保持電流が増加する。実際に、図２の曲線２１２に示すように、トリガ電流Ｉｔｒｉｇおよび保持電流Ｉｈｏｌｄはラッチアップ電流Ｉｌｕ以上になる。ＮＭＯＳトランジスタＮｌｕ６０８が、可能な限り最も高い電源電位（例えば、電源ライン８０４１）に結合されている場合に、ＮＭＯＳトランジスタＮｌｕ６０８は、最も有効にターンオンすることに注意すべきである。
【００７９】
[0090]ＩＣ１００が作動していないときには、各電源ライン８０４とアース１１２との間の寄生容量３１６は、充電されていない。従って、ＮＭＯＳトランジスタＮｌｕ６０８のゲートは、容量的にアース１１２に引き下げられ、ＮＭＯＳトランジスタＮｌｕ６０８がターンオフする。従って、ＳＣＲ１０６は、所望の低トリガおよび保持電流で、電源ライン８０４３におけるＥＳＤ発生時に導通し始め、ＳＣＲ１０６は、ＥＳＤ電流をアース１１２へ分流させる。非作動状態時の上記トリガ電流Ｉｔｒｉｇおよび保持電流Ｉｈｏｌｄは、図２の曲線２１４に示すように、ラッチアップ電流Ｉｌｕよりも小さくなることに注意すべきである。
【００８０】
[0091]第２のトリガゲートＧ２  １３４およびＰＭＯＳトランジスタＰｌｕ６１４が、単独で、あるいは第１のトリガゲートＧ１  １３６と共に代替的に利用される場合について、同様の回路解析を行なう。しかし、第２のトリガゲートＧ２  １３４を利用して、保護される電源ラインの保護を可能にするために満たさなければならない一定の条件がある。具体的には、ＰＭＯＳトランジスタＰｌｕ６１４のソースは、保護される電源ライン（例えば、８０４３）よりも高い電位でなければならず、使用できるもっとも高い電位のリファレンス電源ライン（例えば、電源ライン８０４１）に接続されている場合が最も有効である。すなわち、ＰＭＯＳトランジスタＰｌｕ６１４のソースは、ＳＣＲ１０６のアノード１２２よりも高い電位でなければならない。また、ＰＭＯＳトランジスタＰｌｕ６１４のゲートは、ＰＭＯＳトランジスタＰｌｕ６１４のソースよりも低い電位でなければならず、使用できるもっとも低い電位のリファレンス電源ライン（例えば、電源ライン８０４５）に接続されている場合が最も有効である。一つの目的は、ソース−ゲート間の可能な限り大きな電圧差によって、可能な限り大きな駆動電流をＰＭＯＳトランジスタＰｌｕ６１４で得ること、その結果、ＳＣＲ１０６の可能な限り高いトリガおよび保持電流を得ることである。また、ＰＭＯＳトランジスタＰｌｕ６１４は、最も高い電位（例えば、８０４１）を有する電源ラインを保護するのに利用することはできないことに注意すべきである。
【００８１】
[0092]ＩＣ１００が作動しているとき、電源ライン８０４間の寄生容量３１６は、充電されている。従って、ＰＭＯＳトランジスタＰｌｕ６１４のゲートは、ソースよりも低く引っ張られ、それによりＰＭＯＳトランジスタＰｌｕ６１４がターンオンする。ＰＭＯＳトランジスタＰｌｕ６１４が一旦、ターンオンすると、ＰＭＯＳトランジスタＰｌｕ６１４は、トリガゲートＧ２  １３４の高電源電位への低抵抗性接続部として機能する。トリガゲートＧ２  １３４を高電位に接続すると、ＩＣ１００の通常の（作動した）動作中のＳＣＲ１０６のトリガおよび保持電流が増加する。実際に、図２の曲線２１２に示すように、上記９トリガ電流Ｉｔｒｉｇおよび保持電流Ｉｈｏｌｄは、ラッチアップ電流Ｉｌｕ以上になる。
【００８２】
[0093]ＩＣ１００が作動していないときには、電源ライン８０４間の寄生容量３１６は、充電されていない。具体的には、ＰＭＯＳトランジスタＰｌｕ６１４のゲートは、容量的にアース１１２に引き下げられ、それによりＰＭＯＳトランジスタＰｌｕ６１４がターンオフする。ＰＭＯＳトランジスタＰｌｕ６１４が一旦、ターンオンすると、今は第２のトリガゲートＧ２  １３４がフローティング状態にあると考えられる。従って、第２のトリガゲートＧ２  １３４は、トリガ要素１０８１のトリガ後、低く引き下げられる。ＰＭＯＳトランジスタＰＬＵのターンオフにより、ＥＳＤ発生中のＳＣＲ１０６のトリガおよび保持電流が、所望の低い値に減少する。実際に、上記トリガ電流Ｉｔｒｉｇおよび保持電流Ｉｈｏｌｄは、図２の曲線２１４に示すように、ラッチアップ電流Ｉｌｕよりも小さくなる。
【００８３】
[0094]図９は、基板および良好なトリガ結合を有する高速ＨＨＩＳＣＲ・ＥＳＤ保護素子９０２の概略図を示す。具体的には、ＨＨＩＳＣＲ１０６は、アノード１２２を、ＩＣ１００の保護される回路のパッド１０４に結合した状態で例示的に示されている。ＨＨＩＳＣＲ１０６のカソード１４０は、アース１１２に結合されている。ＮＰＮトランジスタ１１６の固有Ｐ型基板および／またはＰウェル抵抗ＲＰ１２８は、第１のトリガゲートＧ１  １３６とアース１１２との間に結合され、ＰＮＰトランジスタ１１８のＮウェル抵抗Ｒｎ１３２は、アノード１２２と、第２のトリガゲートＧ２  １３４との間に結合されている。
【００８４】
[0095]ＮＭＯＳトランジスタ９０８は、第１のトリガゲートＧ１  １３６に結合されている。具体的には、ＮＭＯＳトランジスタ９０８のドレインは、アノード１２２に結合されており、ソースは、接地されたカソード１４０に結合されている。ＮＭＯＳトランジスタ９０８のゲートは接地されており、それによってゲート接地ＮＭＯＳ（ＧＧＮＭＯＳ）デバイスを形成している。ＮＭＯＳトランジスタ９０８の基板も、基板抵抗ＲＰ１２８を介して第１のトリガゲートＧ１  １３６とアースとの間に結合されている。
【００８５】
[0096]同様に、ＰＭＯＳトランジスタ９０６は、第２のトリガゲートＧ２  １３４に結合されている。具体的には、ＰＭＯＳトランジスタ９０６のソースは、アノード１２２に結合されており、ドレインは、接地されたカソード１４０に結合されている。ＰＭＯＳトランジスタ９０６のゲートは、ソース・ゲート接続ＰＭＯＳ（ＳＧＰＭＯＳ）を形成するアノード１２２に結合されている。ＰＭＯＳトランジスタ９０６のＮウェルも、Ｎウェル抵抗Ｒｎ１３２を介して第２のトリガゲートＧ２  １３４およびアノード１２２に結合されている。図を見て分かるように、および図１０と図１１に関して以下に説明するように、ＮＭＯＳトランジスタ９０８およびＰＭＯＳトランジスタ９０６は、ＨＨＩＳＣＲ１０６と一体になっている。
【００８６】
[0097]図９の実施形態は、ＧＧＮＭＯＳトランジスタ９０８およびＳＧＰＭＯＳトランジスタ９０６が、ＳＣＲ１０６のアノード１２２およびカソード１１２と並列に接続されていると共に、ＧＧＮＭＯＳトランジスタ９０８の基板およびＳＧＰＭＯＳトランジスタ９０６のＮウェルが、それぞれ、ＳＣＲ１０６のトリガゲートＧ１  １３６およびトリガゲートＧ２  １３４に結合されているので、高速ＨＨＩＳＣＲ・ＥＳＤ保護素子と考えられる。前述したように、図１〜図８の実施形態において、トリガ素子１０８１をアース１１２に結合するために、低抵抗分路抵抗器１１０１が使用され、ＳＣＲ１０６の複数のＮ＋／Ｇ１およびＮ＋／Ｇ２トリガタップを用いた該ＨＨＩＳＣＲの配置が、低基板電位／高Ｎウェル電位に対して非常に良好な制御を有する。図５において、長さＬＡおよびＬＣが、高トリガおよび保持電流にとって重要であることも前述した通りである。さらに、高速特性の理由については、図１０および図１１に関連して以下に説明する。
【００８７】
[0098]具体的には、ＳＣＲ１０６は、ＧＧＮＭＯＳトランジスタ９０８および／またはＳＧＰＭＯＳトランジスタ９０６のトリガの組み合わせによってターンオンし、ＧＧＮＭＯＳトランジスタ９０８は、公知の技術的理由により、一般的に、ＳＧＰＭＯＳトランジスタ９０６よりもわずかに低いトリガ電圧を有する。ＧＧＮＭＯＳトランジスタ９０８および／またはＳＧＰＭＯＳトランジスタ９０６が一旦、トリガされると（すなわち、降伏＋寄生バイポーラトランジスタ９１２および９１４のトリガ）、ＧＧＮＭＯＳトランジスタ９０８の局部基板電位が増加し（＋０．７Ｖ）、および／またはＳＧＰＭＯＳトランジスタ９０６の局部ウェル電位が（−０．７Ｖだった場合は必ず）減少する。
【００８８】
[0099]具体的には、寄生バイポーラトランジスタ９１２は、ＧＧＮＭＯＳトランジスタ９０８によって形成され、そのコレクタはドレインによって形成され、そのエミッタはソースによって形成され、そのベースは、ＧＧＮＭＯＳトランジスタ９０８の局部基板／ｐウェルによって形成される。寄生バイポーラトランジスタ９１２のベースにおける電位は、ＳＣＲ１０６の第１のゲートＧ１  １３６に印加される。寄生バイポーラトランジスタ９１２が一旦、ターンオンし、かつＰ型基板抵抗Ｒｐ１２８が約０．７Ｖまで一旦、増加すると、ベース−エミッタダイオードＤｎが順方向にバイアスされて、ＳＣＲ１０６がターンオンされる。
【００８９】
[0100]同様に、寄生バイポーラトランジスタ９１４は、ＳＧＰＭＯＳトランジスタ９０６によって形成され、そのコレクタはドレインによって形成され、エミッタはソースによって形成され、ベースはＳＧＰＭＯＳトランジスタ９０６のＮウェルによって形成される。寄生バイポーラトランジスタ９１４のベースにおける電位は、ＳＣＲ１０６の第２のゲートＧ２  １３４に印加される。寄生バイポーラトランジスタ９１４が一旦、ターンオンし、Ｎウェル抵抗Ｒｎ１３２の両端電位が、アノード１２２における電位から約０．７Ｖに減少すると、エミッタ−ベースダイオードＤｐが順方向にバイアスされ、ＳＣＲ１０６がターンオンされる。
【００９０】
[0101]従って、パッド９０４とアース１１２との間に、３つの並列の電流経路が形成される。第１は、ＧＧＮＭＯＳトリガ素子９０８である。第２は、ＳＧＰＭＯＳトリガ素子９０６であり、第３は、ＳＣＲ１０６自体である。ＧＧＮＭＯＳデバイス９０８およびＳＧＰＭＯＳデバイス９０６を通る第１の２つの経路は、最初に、ＥＳＤ発生時の最初の数ナノ秒間、過渡電流（例えば、１〜２アンペア）を流す。さらに該第１の２つの経路は、ＨＨＩＳＣＲ１０６のためのトリガ素子として機能する。ＨＨＩＳＣＲ１０６が一旦、トリガされると、ＨＨＩＳＣＲ１０６は、第１の２つの経路と対照的に、保護される電源ライン９０４（またはパッド）からアース１１２まで大電流分路を形成する。
【００９１】
[0102]図１０は、図９のＨＨＩＳＣＲ保護素子の第１の実施形態の平面配置を示す。図１０は、図５および図９と共に参照されるべきものである。具体的には、図１０は、ＧＧＮＭＯＳデバイス９０８およびＳＧＰＭＯＳデバイス９０６が追加的にＳＣＲ１０６に一体化されている点を除いて、図５の平面配置と同じである。具体的には、ＳＣＲ１０６は、図５に関連して上述したように、ＳＣＲ層（ｓｌｉｃｅ）１０６１〜１０６ｑ内に形成されている。
【００９２】
[0103]ＳＧＰＭＯＳデバイス９０６およびＧＧＮＭＯＳデバイス９０８は、各層１０６ｑに割り当てられて一体化されている。例えば、Ｎウェル５０２内のＰ＋ドープ領域５０８１の一部は、ＰＮＰトランジスタ１１８のエミッタおよびＳＧＰＭＯＳトランジスタ９０８のソースを形成し、それらはアノード１２２に結合されている。ＳＧＰＭＯＳトランジスタ９０８のドレインは、Ｎウェル５０２内の第２のＰ＋ドープ領域１０１２内に形成されており、金属経路１００４を介してカソード１４０に接続されている。ＳＧＰＭＯＳトランジスタ９０８のゲート１０１６は、Ｐ＋ドープ領域５０８と第２のＰ＋ドープ領域１０１２との間に形成され、かつ該両領域に対して垂直になっており、該ゲートは経路１００６を介してアノード１２２に結合されている。
【００９３】
[0104]同様に、Ｐウェル５０４内のＮ＋ドープ領域５１０１の一部は、ＮＰＮトランジスタ１１６のエミッタおよびＧＧＮＭＯＳトランジスタ９０６のソースを形成し、それらはカソード１４０に結合されている。ＧＧＮＭＯＳトランジスタ９０６のドレインは、Ｐウェル５０４内の第２のＮ＋ドープ領域１０２０内に形成されており、金属経路１００８を介してアノード１２２に接続されている。ＧＧＮＭＯＳトランジスタ９０６のゲート１０２４は、Ｎ＋ドープ領域５１０と第２のＮ＋領域１０２４との間に形成され、かつ該両領域に対して垂直になっており、該ゲートは経路１０１０を介してカソード１４０に結合されている。
【００９４】
[0105]一つの実施形態においては、ＳＧＰＭＯＳデバイス９０６およびＧＧＮＭＯＳデバイス９０８は、ポリシリコンから形成される。また、ＨＨＩＳＣＲ保護素子９０２の高速性能は、ＭＯＳデバイス９０６、９０８をＳＣＲ層１０６１〜１０６ｑと一体化することによって達成されることに注意すべきである。従って、ＭＯＳデバイス９０６、９０８は、図９に関して説明したように、上述したような共用構成のため、まず電流を流して、ＳＣＲ１０６を即座にトリガする。さらに、ＧＧＮＭＯＳデバイス９０８およびＳＧＰＭＯＳデバイス９０６の固有ＥＳＤ強度は、製造中に局部シリサイドブロックを設けることによって増加する可能性がある。当業者は、該シリサイドブロックを施す製造技術に通じているであろう。
【００９５】
[0106]また、トリガおよび保持電流は、ＨＨＩＳＣＲの前述の実施形態（例えば、図３〜図９）および図２の曲線２１２に関して説明したように、通常のＩＣ動作中のラッチアップ電流以上に調節される。具体的には、長さＬＡおよびＬＣに関する配置方法、およびＧ１およびＧ２用のトリガタップの周波数および配置は、図５で説明したように、トリガおよび保持電圧の調節の鍵となる。さらに、他のＳＣＲに対してではなく、この高速ＨＨＩＳＣＲにとって最も重要なのは、本質的に速いターンオンＳＣＲを得るために最少寸法ＬｎおよびＬｐ（図１０参照）を形成することも重要である。
【００９６】
[0107]図１１は、図９のＨＨＩＳＣＲ保護素子の第２の実施形態の平面配置を示す。図１１は、図９と共に参照すべきである。具体的には、ＳＣＲ１０６は、第１のＰ＋ドープ領域１１０６、Ｎウェル５０２、Ｐウェル５０４および第１のＮ＋ドープ領域１１１０によって形成されている。具体的には、ＰＮＰトランジスタ１１８は、Ｐ＋ドープ領域１１０６、Ｎウェル５０２およびＰウェル５０４によって形成されている。同様に、ＮＰＮトランジスタ１１６は、Ｎウェル５０２、Ｐウェル５０４およびＮ＋ドープ領域１１１０によって形成されている。第１のＰ＋ドープ領域１１０６は、パッド９０４に結合されているアノード１２２も形成している。同様に、上記第１のＮ＋領域は、アース１１２に結合されているカソード１４０も形成している。
【００９７】
[0108]第１のトリガゲートＧ１  １３６は、第２のＰ＋ドープ領域１１３６によって形成され、第２のトリガゲートＧ２  １３４は、第２のＮ＋ドープ領域１１３４によって形成されている。ＳＧＰＭＯＳトランジスタ９０６（図９）は、第３のＰ＋ドープ領域１１０４、第１のＰ＋ドープ領域１１０６およびゲート１１０８によって形成されている。具体的には、第３のＰ＋ドープ領域１１０４は、ＳＧＰＭＯＳトランジスタ９０６のドレインを形成し、該ドレインはアース１１２に結合されている。ＳＣＲ１０６のＰＮＰトランジスタ１１８のエミッタでもある第１のＰ＋ドープ領域１１０６は、ＳＧＰＭＯＳトランジスタ９０６のソースを形成する。
【００９８】
[0109]同様に、ＧＧＮＭＯＳトランジスタ９０８（図９）は、第３のＮ＋ドープ領域１１１２、第１のＮ＋ドープ領域１１１０およびゲート１１１４によって形成されている。具体的には、第３のＮ＋ドープ領域１１１２は、ＧＧＮＭＯＳトランジスタ９０８のドレインを形成し、該ドレインはパッド９０４に結合されている。ＳＣＲ１０６のＮＰＮトランジスタ１１６のエミッタでもある第１のＮ＋ドープ領域１１１０は、ＧＧＮＭＯＳトランジスタ９０８のソースを形成する。
【００９９】
[0110]ＳＧＰＭＯＳトランジスタ９０６の寄生バイポーラトランジスタ９１４が、第１のＰ＋ドープ領域１１０６（エミッタ）、Ｎウェル５０２（ベース）および第３のＰ＋ドープ領域１１０４（コレクタ）によって形成されることに注意すべきである。Ｎ型基板およびＮウェル抵抗ＲＮ１３２は、Ｎウェルベース抵抗によって形成される。同様に、ＧＧＮＭＯＳトランジスタ９０８の寄生バイポーラトランジスタ９１２は、第１のＮ＋ドープ領域１１１０（エミッタ）、Ｐウェル５０４（ベース）および第３のＮ＋領域１１１２（コレクタ）によって形成される。Ｐウェル抵抗ＲＰ１２８は、Ｐウェル５０４ベース抵抗によって形成される。
【０１００】
[0111]図１１の第２の実施形態においては、すべての高ドープＮ＋およびＰ＋ドープ領域（例えば、領域１１３４、１１０４、１１０６、１１１０、１１１２および１１３６）は、互いに並列に形成されている。すなわち、ＳＣＲ層１０６ｑがなく、単一のＳＣＲ１０６および各ＭＯＳトリガ素子１０８が、平行に延びる高ドープ領域によって形成されているので、図１１の第２の実施形態は、図１０の第１の実施形態とは異なる。さらに、ＭＯＳトリガ素子１０８のゲート（１１０８および１１１４）も、図１０に示すように直角になっているのではなく、ＳＣＲ１０６のソースおよびドレイン領域、および各ＭＯＳデバイス９０６、９０８と平行に延びている。
【０１０１】
[0112]上述したように、ＭＯＳトリガ素子９０６、９０８は、ＳＣＲ１０６と一体になっている。従って、ＭＯＳトランジスタ９０６、９０８は、図９に関して説明したように、上述した共用構成のため、まず電流を流し、直ちにＳＣＲ１０６をトリガする。また、ＧＧＮＭＯＳ９０８およびＳＧＰＭＯＳ９０６の固有ＥＳＤ強度は、製造中に局部シリサイドブロックを設けることによって増加する可能性があることに注意すべきである。
【０１０２】
[0113]さらに、Ｎウェル抵抗Ｒｎ１３２およびＰウェル抵抗ＲＰ１２８は、各トリガタップを上記ＭＯＳデバイスのドレインに近接して設けることによってさらに低減することができることに注意すべきである。具体的には、ＳＣＲ１０６の第２のトリガゲートＧ２  １３４を形成する第２のＮ＋領域１１３４は、ＳＧＰＭＯＳトランジスタ９０６のドレインを形成する第２のＰ＋ドープ領域１１０４と並列かつ近接して配置されている。同様に、第１のゲートＧ１  １３６を形成する第２のＰ＋領域１１３６は、ＧＧＮＭＯＳトランジスタ９０８のドレインを形成する第２のＮ＋領域１１１２と並列かつ近接して配置されている。
【０１０３】
[0114]さらに、他のＳＣＲに対してではなく、この高速ＨＨＩＳＣＲにとって最も重要なのは、本質的に速いターンオンＳＣＲを得るために最少寸法ＬｎおよびＬｐ（図１０参照）を形成することも重要である。具体的には、該ＨＨＩＳＣＲのアノード１１０６およびカソード１１０領域は、ＭＯＳデバイス９０６、９０８が該ＨＨＩＳＣＲに実装され、接続され、組み合わされる方法によって決定されるように、（例えば、互いに対向して）形成される。また、図１１のこの第２の実施形態の機能的なＨＨＩＳＣＲが、２つのＭＯＳデバイス９０６または９０８のうちの一方を取り除いても実現できることはよく理解されよう。具体的には、上記ＳＧＰＭＯＳまたはＧＧＮＭＯＳのゲート１１０８または１１４４のいずれか、および各ドレイン領域１１０６または１１１０のいずれかは、任意に取り除いてもよい。
【０１０４】
[0115]図１２は、複数のＨＨＩＳＣＲ・ＥＳＤ保護素子層１０２１〜１０２ｑを有するハイブリッドＨＨＩＳＣＲ保護素子１２０２の概略図を示す。各ＨＨＩＳＣＲ層１０２は、一緒に一体化されているＳＣＲ層（例えば、１０６１〜１０６ｑ）およびＧＧＮＭＯＳデバイス層（例えば、１０８１〜１０８ｑ）からなる。すなわち、ＨＨＩＳＣＲ  ＳＣＲ層１０２１は、ＳＣＲ層１０６１およびＧＧＮＭＯＳデバイス層１０８１からなり、以下同様である。
【０１０５】
[0116]より具体的には、例示的な第１のＳＣＲ層１０６１は、図９に関連して説明したように、ＮＰＮおよびＰＮＰトランジスタ１１６１および１１８１と、Ｎウェル抵抗Ｒｎ１３２とＰ型基板抵抗Ｒｐ１２８とからなる。第１のＧＧＮＭＯＳ層１０８１  は、ＧＧＮＭＯＳトランジスタ９０８１と寄生バイポーラトランジスタ９１２１とからなる。ＧＧＮＭＯＳトランジスタ９０８１は、図９の実施形態にも示したように、アノード１２２１に結合されたドレインと、接地されたカソード１４０に結合されたゲートおよびソースとを有する。同様に、寄生バイポーラトランジスタ９１２１は、それぞれ第１のＧＧＮＭＯＳトランジスタ９０８１  のドレインおよびソース（アノード１２２１およびカソード１４０１）に結合されているコレクタおよびエミッタを有する。
【０１０６】
[0117]寄生バイポーラトランジスタ９１２１のベースは、第１のトリガゲートＧ１  １３６１に結合されている。他のＨＨＩＳＣＲ保護素子層１０２２〜１０２ｑには、回路要素の同じ結合が施されている。従って、ＧＧＮＭＯＳトリガ層１０８１〜１０８ｑの寄生バイポーラトランジスタ９１２１〜９１２ｑの全てのベースは、第１のゲートＧ１  １３６に結合されている。すなわち、各層１０２は、図９の保護素子９０２のＧＧＮＭＯＳトランジスタ９０８およびＳＣＲ１０６に関して説明したのと同じように機能する。
【０１０７】
[0118]図１３〜図１６は、図１２のハイブリッドＨＨＩＳＣＲ保護素子の様々な実施形態の平面図および各断面図を示す。図１３は、ＥＳＤ保護素子１３０２の第１の配置の実施形態を示す。図１３は、図１２と共に参照すべきである。具体的には、Ｎウェル５０２とＰウェル５０４とが互いに隣接して形成され、また、図５に関連して説明したように、それらの間に接合５０６を形成する。第１の複数のＰ＋領域１３０６１〜１３０６ｑは、Ｎウェル５０２内に形成されている。また、第１の複数のＮ＋領域１３０８１〜１３０８ｑは、第１の複数のＰ＋領域１３０６１〜１３０６ｑの各々の間で、Ｎウェル５０２内にそれぞれ形成されている。
【０１０８】
[0119]各第１の散在したＰ＋領域１３０６および各第１の散在したＮ＋領域１３０８は、ＳＣＲ層１０６およびＧＧＭＯＳ層１０８の一部を形成する。具体的には、各第１のＰ＋領域１３０６は、ＰＮＰトランジスタ１１８のエミッタ（アノード１２２）を形成する。さらに、各第１の散在したＮ＋領域１３０８は、ＧＧＮＭＯＳ９０８のドレインおよび寄生トランジスタ９１２のコレクタを形成する。
【０１０９】
[0120]第２のＮ＋領域１３１２は、各ＧＧＮＭＯＳ９０８のドレインを結合するために、Ｎウェル５０２およびＰウェル５０４（すなわち、接合５０６）の一部を覆って広がっている。第２のＮ＋領域１３１２は、第１の複数の散在したＮ＋領域１３０８の各々に結合されているため、第１のＰ＋領域１３０６１〜１３０６ｑは、２つの対向する側部を第１の複数のＮ＋領域１３０８によって囲まれ、第３の側部を第２のＮ＋領域１３１２によって囲まれている。
【０１１０】
[0121]ポリシリコンゲート領域１３１４は、Ｐウェル５０４の一部分１３２６を覆って配置されている。第３のＮ＋領域１３１０は、Ｐウェル５０４の一部分１３２６が、Ｐウェル５０４の一部分１３２６上のポリシリコンゲート領域１３１４を覆って配置されるように、Ｐウェル５０４内に配置されている。第３のＮ＋領域１３１０は、ＳＣＲ１０６のＮＰＮトランジスタのエミッタ（カソード１４０）、ＧＧＮＭＯＳトランジスタ９０８のソースおよび寄生トランジスタ９１２のエミッタを形成する。
【０１１１】
[0122]第２のＰ＋領域１３３６もＰウェル５０４内に形成されていて、第１のトリガゲート１３６を形成する。ゲート領域１３１４、第３のＮ＋領域１３１０および第２のＰ＋領域１３３６が、互いに並列になっており、かつＥＳＤ保護素子層１０２に対して共通（すなわち、共用：ｓｈａｒｅｄ）になっていることに注意すべきである。さらに、シャロートレンチアイソレーション（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）領域１３２０は、それぞれ、Ｎウェル５０２およびＰウェル５０４を覆って、第１の複数のＰ＋領域１３０６、第１の複数のＮ＋領域１３０８、第２のＮ＋領域１３１２および第３のＮ＋領域１３１０、および第２のＰ＋領域１３３６間に形成されている。
【０１１２】
[0123]ＧＧＮＭＯＳトランジスタ９８０のドレイン領域は、二重の目的を果たす。第一に、Ｐウェル５０４を覆うドレインの各部分（すなわち、第２のＮ＋領域１３１２）は、集積されたトリガ素子として機能する。第二に、ドレイン（すなわち、第２のＮ＋領域１３１２）は、上記Ｎウェルからパッド１０４まで結合されたＮウェルタイとして機能し、高トリガおよび保持電流を生成する。また、パッド１０４とアース１１２との間に配置されたＧＧＮＭＯＳトランジスタ９０８は、ＳＣＲ１０６のトリガの前に、アースするＥＳＤ電流のための最初の経路を形成する。
【０１１３】
[0124]図１４は、ＥＳＤ保護素子１４０２の第２の配置の実施形態を示し、図１４は、図１２と共に見てほしい。図１４の第２の実施形態は、散在した第１のＰ＋領域１３０６と第１のＮ＋領域１３０８との間に、複数の散在したポリシリコン層１４０４１〜１４０４ｑが形成されている点を除いて、図１３の第１の実施形態と同様である。具体的には、各第１のＰ＋領域１３０６（ＳＣＲ１０６のアノード１２２）は、上記ポリシリコン層によって（例えば、４つの側部を）囲まれている。ポリシリコン層１４０４を設けることにより、電流の流れのためのより大きな断面が可能になる。具体的には、ポリシリコン層１４０４は、上記Ｎウェルに食い込んで断面積が減るＳＴＩとは対照的に、Ｎウェル５０２の上に形成される。さらに、第２および第３のＮ＋領域１３１２、１３１０およびゲート領域１３１４は、ＧＧＮＭＯＳ層１０８の固有ＥＳＤ強度を改善するために、シリサイドでブロックされている。
【０１１４】
[0125]図１５は、ＥＳＤ保護素子１５０２の第３の配置の実施形態を示し、図１５は、図１２と共に参照すべきである。図１５の第３の実施形態は、Ｎ＋領域、Ｐ＋領域およびポリシリコン領域の全てが、完全にシリサイド化されている点を除いて、図１３の第１の実施形態と同様である。さらに、図１５は、各第１のＮ＋領域１３０８内の（安定抵抗１５０４１〜１５０４ｑとして例示的に示す）各安定抵抗１５０４を示す。また、複数の安定抵抗１５０６も、第３のＮ＋領域１３０８のための安定抵抗１５０６１〜１５０６ｑとして例示的に示されている。
【０１１５】
[0126]シリサイドによる層状化は、シリサイドの被覆領域の表面のシート抵抗を低減する低抵抗被覆を形成するために用いられる。従って、該シリサイドによる層状化は、ＧＧＮＭＯＳトランジスタ９０８を構成するドレイン（第１のＮ＋領域１３０８）、ソース（第３のＮ＋領域１３１０）およびゲート領域１３１４における直列抵抗を低減する。必要とされる安定化は、以下に詳細に説明するように、設けられた安定抵抗１５０４、１５０６によって修復される。
【０１１６】
[0127]通常、複数の層に分割されていないＥＳＤ保護素子１０２は、完全にシリサイド化されている場合、減少した安定抵抗を有する可能性がある。そのため、ＥＳＤ発生時、分割されていないＧＧＮＭＯＳ（すなわち、ＧＧＮＭＯＳ層がない場合）は、電流崩壊を受けやすく、それにより早く作動しなくなる可能性がある。ＥＳＤ保護素子１５０２の配置を、代替のＳＣＲ１０６およびＧＧＮＭＯＳトランジスタ９０８層内に設けることにより、ＥＳＤ発生時に、該ＧＧＮＭＯＳのドレインにおける電流導電領域の崩壊をまねくことなく、ＥＳＤ保護素子１５０２を完全にシリサイド化することができる。ＥＳＤ保護素子１５０２は、その区分化（すなわち、複数の層）によりこのような安定化を実現できる。
【０１１７】
[0128]図１６は、ＥＳＤ保護素子１６０２の第４の配置の実施形態を示し、図１６は、図１２と共に参照すべきである。図１６の第４の実施形態は、ＳＣＲカソード１４０を深くするために、第２のＮウェル１６０４が、Ｐウェル５０４の代わりに部分的に形成されている点を除いて、図１３の第１の実施形態と同様である。具体的には、第２のＮウェル１６０４は、ＮＰＮトランジスタ１１６のエミッタ（カソード）を形成する、第３のＮ＋領域１３１０の深いエクステンションとして形成されている。深いＳＣＲカソードの目的は、ＳＣＲ電流のための大きな断面を形成することであり、第３のＮ＋領域１３１０ののゲートエッジにおける上記ＮＰＮトランジスタの局部エミッタ効率を劣化させるものではない。
【０１１８】
[0129]図１７は、平行な層状に形成されたＳＣＲおよびＧＧＮＭＯＳトリガ素子を有するハイブリッドＨＨＩＳＣＲ保護素子１７０２の第２の実施形態の概略図を示す。具体的には、図１７は、ＧＧＮＭＯＳトランジスタ層９０８１〜９０８ｑが、図１２に示すような硬いアース１１２の代わりに、第１のトリガゲートＧ１  １３６に結合されている点を除いて、図１２と同様である。第１のトリガゲートＧ１  １３６の結合により、基板ピックアップ１７０４が形成される。すなわち、各ＧＧＮＭＯＳ層１８の各ゲートは、基板ピックアップ１７０４１〜１７０４ｑを形成する。
【０１１９】
[0130]基板ピックアップ１７０４は、各ＮＭＯＳトランジスタ９０８のゲートにおける電位を、約０．７Ｖである、第１のトリガゲートＧ１  １３６における電位まで増加することができるようにする。上記ＮＭＯＳゲートを第１のトリガゲートＧ１  １３６の電位まで増加させることは、該ＮＭＯＳを寄生バイポーラトランジスタ９１２と同時にトリガすることを可能にする。従って、図１２の実施形態におけるＮＭＯＳは、該ＮＭＯＳをターンオフした硬い接地ゲートを有しており、トリガは、寄生バイポーラトランジスタ９１２によって行なわれるので、図１７は、図１２とは異なっている。各ＮＭＯＳトランジスタ９０８のゲートを、基板ピックアップ１７０４を介して第１のトリガゲート１３６に対してバイアスすることの利点は、各ＳＣＲ層１０６ｑをトリガするのに要するトリガ電圧が減り、ＧＧＮＭＯＳ層９０８とＳＣＲ層１０６にわたるトリガが広がることである。
【０１２０】
[0131]図１８は、図１７のハイブリッドＨＨＩＳＣＲ保護素子１７０２の平面図を示す。図１８は、図１７と共に参照すべきである。具体的には、くし形フィンガ１８２２１〜１８２２ｕを有するＮウェル１８０２およびくし形フィンガ１８２０１〜１８２０ｖを有するＰウェル１８０４は、互い違いになって結合し、それらの間に接合１８０５を形成するフィンガを備えている。第１の複数のＰ＋領域１８０６１〜１８０６ｑが、Ｎウェル１８０２の各複数のくし形フィンガフィンガ１８２２１〜１８２２ｕ中に挿入されている。また、第１の複数のＮ＋領域１８０８１〜１８０８ｑは、それぞれ、実質的に各第１の複数のＰ＋領域１８０６１〜１８０６ｑの間で、Ｐウェル１８０４の各複数のくし形フィンガ１８２０１〜１８２０ｖ中に散在している。Ｎウェル１８０２が、各第１のＰ＋領域１８０６を囲み、かつＰウェル１８０４内に広がっていることに注意すべきである。従って、Ｎウェル１８０２は、ＳＣＲ層１０６のアノードを形成するために設けられている。
【０１２１】
[0132]各第１の散在したＰ＋領域１８０６は、ＳＣＲ層１０６およびＧＧＮＭＯＳ層１０８の一部分を形成する。具体的には、各第１のＰ＋領域１８０６は、ＳＣＲ１０６のＰＮＰトランジスタ１１８のエミッタ（アノード１２２）を形成する。例えば、第１のＰ＋領域１８０６は、ＳＣＲ１０６２のＰＮＰトランジスタ１１８２のエミッタ（アノード１２２２）を形成する。同様に、各第１の散在したＮ＋領域１８０８は、ＧＧＮＭＯＳ９０８のドレインおよび寄生トランジスタ９１２のコレクタを形成する。
【０１２２】
[0133]第２のＮ＋領域１８１０は、Ｐウェル１８０４の長手方向を覆って延びている。第２のＮ＋領域１８１０は、ＳＣＲ１０６のＮＰＮトランジスタ１１６のエミッタ（カソード１４０）、ＧＧＮＭＯＳトランジスタ９０８のソースおよび寄生トランジスタ９１２のエミッタを形成する。Ｐウェル１８０４は、散在したＮ＋領域１８０８と第２のＮ＋領域１８１０との間に広がっている。さらに、ポリシリコンゲート領域１８１４は、第２のＮ＋領域１８１０と散在したＮ＋領域１８０８との間でＰウェル１８０４を覆って平行に延びている。
【０１２３】
[0134]第２のＰ＋領域１８３６は、ＳＣＲ１０６の第１のトリガゲート１３６を形成するためにＰウェル１８０４内に形成されている。第２のＰ＋領域１８３６は、第２のＮ＋領域１８１０と並列に形成され、Ｐウェル１８０４の一部が、それらの間に配置されている。さらに、複数の第３のＰ＋領域１７０４も、局部基板ピックアップ１７０４を形成するために、Ｐウェル１８０４内に形成されている。具体的には、複数の第３のＰ＋領域１７０４は、散在したＮ＋領域１８０８およびゲート１８１４に隣接して散在している。ゲート１８１４は、接続部１８２０１〜１８２０ｑを介して各第３のＰ＋領域１７０４（基板ピックアップ）に結合されている。
【０１２４】
[0135]ゲート領域１８１４、第２のＮ＋領域１３１０および第２のＰ＋領域１３３６が、互いに並列に形成され、かつ全てのＥＳＤ保護素子層１０２に対して共通（例えば、共用）であることに注意すべきである。シャロートレンチアイソレーション（ＳＴＩ）領域（図示せず）は、それぞれ、第２のＮ＋領域１８１０と第２のＰ＋領域１８３６との間で、Ｐウェル領域１８０４の上に形成されている。さらに、ゲート領域１８０４、散在した第１のＮ＋領域１８０８、第２のＮ＋領域１８１０および全てのＰ＋領域１８０６、１８３６、１８０４は、その上にシリサイド層を有する。
【０１２５】
[0136]第２の実施形態においては、シリサイドのブロックは、ゲート１８１４に対向する複数の第１の散在したＮ＋領域１８０８の一部、ゲート１８１４に対向する第２のＮ＋領域１８１０の一部およびゲート領域１８１４の上に形成してもよい。他の実施形態においては、基板ピックアップ１７０４（すなわち、第３のＰ＋領域１７０４）を接続するために、連続金属接続部を用いることができ、ポリシリコンゲート１８１４は、各ＧＧＮＭＯＳ層１０８に関連する部分内に割り込むことができる。従って、上記配置の実施形態のうちのいずれかにおいて、基板ピックアップ１７０４を介して各ＮＭＯＳトランジスタ９０８のゲートをバイアスすることにより、各ＳＣＲ層１０６ｑをトリガするのに要するトリガ電圧を減らし、ＧＧＮＭＯＳ層９０８とＳＣＲ層１０６にわたるトリガが広げることができる。
【０１２６】
[0137]本発明の教示を含む様々な実施形態を、本願明細書において詳細に示しかつ記載してきたが、当業者は、それらの教示をなお含む多くの別の変形実施形態を容易に発明することができるであろう。
【図面の簡単な説明】
【０１２７】
【図１】本発明に係る高保持電流サイリスタ（ＨＨＩＳＣＲ）ＥＳＤ保護素子の概略ブロック図である。
【図２】ＨＨＩＳＣＲ・ＥＳＤ保護素子の場合の電流／電圧特性を示すグラフである。
【図３】アクティブに制御されたラッチアップ回路制御を有するＨＨＩＳＣＲ保護素子の概略ブロック図である。
【図４】マルチＳＣＲフィンガを有する、図３のアクティブに制御されたＨＨＩＳＣＲ保護素子の概略ブロック図である。
【図５】図１のＨＨＩＳＣＲ保護素子の平面配置を示す図および断面図である。
【図６】図３のアクティブ制御されたラッチアップ回路およびＨＨＩＳＣＲの第１の実施形態の詳細な概略図である。
【図７】図３のアクティブ制御されたＨＨＩＳＣＲ・ＥＳＤ保護素子の第２の実施形態の詳細な概略図である。
【図８】多重電源ラインを保護する、図１のアクティブ制御されたＨＨＩＳＣＲ・ＥＳＤ保護素子の概略図である。
【図９】基板とウェルのトリガ結合を有する高速ＨＨＩＳＣＲ・ＥＳＤ保護素子の概略図である。
【図１０】図９のＨＨＩＳＣＲ保護素子の第１の実施形態の平面配置を示す図である。
【図１１】図９のＨＨＩＳＣＲ保護素子の第２の実施形態の平面配置を示す図である。
【図１】
2004531055.tif 000003
【図２】
2004531055.tif 000004
【図３】
2004531055.tif 000005
【図４】
2004531055.tif 000006
【図５】
2004531055.tif 000007
【図６】
2004531055.tif 000008
【図７】
2004531055.tif 000009
【図８】
2004531055.tif 000010
【図９】
2004531055.tif 000011
【図１０】
2004531055.tif 000012
【図１１】
2004531055.tif 000013
【図１２】
2004531055.tif 000014
【図１３】
2004531055.tif 000015
【図１４】
2004531055.tif 000016
【図１５】
2004531055.tif 000017
【図１６】
2004531055.tif 000018
【図１７】
2004531055.tif 000019
【図１８】
2004531055.tif 000020
【国際公開パンフレット】
2004531055.tif 000021
2004531055.tif 000022
2004531055.tif 000023
2004531055.tif 000024
2004531055.tif 000025
2004531055.tif 000026
2004531055.tif 000027
2004531055.tif 000028
2004531055.tif 000029
2004531055.tif 000030
2004531055.tif 000031
2004531055.tif 000032
2004531055.tif 000033
2004531055.tif 000034
2004531055.tif 000035
2004531055.tif 000036
2004531055.tif 000037
2004531055.tif 000038
2004531055.tif 000039
2004531055.tif 000040
2004531055.tif 000041
2004531055.tif 000042
2004531055.tif 000043
2004531055.tif 000044
2004531055.tif 000045
2004531055.tif 000046
2004531055.tif 000047
2004531055.tif 000048
2004531055.tif 000049
2004531055.tif 000050
2004531055.tif 000051
2004531055.tif 000052
2004531055.tif 000053
2004531055.tif 000054
2004531055.tif 000055
2004531055.tif 000056
2004531055.tif 000057
2004531055.tif 000058
2004531055.tif 000059
2004531055.tif 000060
2004531055.tif 000061
2004531055.tif 000062
2004531055.tif 000063
2004531055.tif 000064
2004531055.tif 000065
2004531055.tif 000066
2004531055.tif 000067
2004531055.tif 000068
2004531055.tif 000069
2004531055.tif 000070
2004531055.tif 000071
2004531055.tif 000072
2004531055.tif 000073
2004531055.tif 000074
2004531055.tif 000075
2004531055.tif 000076
2004531055.tif 000077
2004531055.tif 000078
2004531055.tif 000079
2004531055.tif 000080
2004531055.tif 000081
2004531055.tif 000082
【国際調査報告】
2004531055.tif 000083