(57)【要約】パワーＭＯＳＦＥＴ型デバイス（同様の順方向伝達特性を有するＩＧＢＴまたは他のＶＤＭＯＳデバイスを含み得る）を、非対称なチャネルで作製して、異なるゲート電圧閾値特性をデバイスの異なる部分に形成する。異なるゲート電圧閾値特性（ＶＴＨ１、ＶＴＨ２）は、異なるソース領域ドーピング濃度（２８（１）、２８（２））、もしくはゲート酸化膜（２４）直下の異なるボディ領域ドーピング濃度（２２（１）、２２（２））によって、または非対称なゲート酸化膜（２４（１）、２４（２））厚み（Ｔ１、Ｔ２）によって、実現することができる。チャネル全体のうち影響を受ける部分は、５０％、または低伝導性損失を維持する一方でデバイスのゼロ温度係数点を下げて、リニア動作におけるその安全動作領域を改善するために設計者が選択する他の割合であり得る。非対称なチャネルを有する多段パワーＭＯＳＦＥＴ型デバイスを、並列なリニア・パワー増幅回路において、安全に容易に用いることができる。
2004511084.tif 000002
【特許請求の範囲】
【請求項１】
第１のドーパント型の基板と、
基板表面上に配置され間隔が空けられた第１および第２のゲート構造と、
基板内に形成された第２のドーパント型のボディ領域であって、第１および第２のゲート構造の直下にそれぞれ配置され間隔が空けられた第１および第２のチャネル領域を有するボディ領域と、
ボディ領域内に形成された第１のドーパント型の第１および第２のソース領域と、を備え、
第１および第２のチャネル領域は異なるゲート閾値電圧特性を有するパワーＭＯＳＦＥＴ型デバイス。
【請求項２】
第１のチャネル領域のゲート閾値電圧特性は、ゼロ温度係数点（ＺＴＣＰ）が単一のゲート閾値電圧特性を有するデバイスと比べて小さくなるほどに、第２のチャネル領域のゲート閾値電圧特性と十分に異なっている請求項１に記載のパワーＭＯＳＦＥＴ型デバイス。
【請求項３】
第１のチャネル領域のゲート閾値電圧特性は、温度の関数としてのデバイスの相互コンダクタンスの変化が単一のゲート閾値電圧特性を有するデバイスと比べて小さくなるほどに、第２のチャネル領域のゲート閾値電圧特性と十分に異なっている請求項１に記載のパワーＭＯＳＦＥＴ型デバイス。
【請求項４】
第１のチャネル領域のドーピング濃度は、第２のチャネル領のドーピング濃度を下回る請求項１に記載のパワーＭＯＳＦＥＴ型デバイス。
【請求項５】
第１のソース領域のドーピング濃度は、第２のソース領域のドーピング濃度を上回る請求項１に記載のパワーＭＯＳＦＥＴ型デバイス。
【請求項６】
第１および第２のゲート構造はそれぞれ誘電体層を含み、第１のゲート構造の誘電体層の厚みは、第２のゲート構造の誘電体層の厚みを下回る請求項１に記載のパワーＭＯＳＦＥＴ型デバイス。
【請求項７】
異なるゲート閾値電圧特性を有する２つ以上のチャネル領域を有する請求項１に記載のパワーＭＯＳＦＥＴ型デバイス。
【請求項８】
制御信号に結合するための非反転入力端子と、フィードバック・ループを形成するためにデバイスのソース端子に結合された反転入力端子と、デバイスのゲート構造に結合された出力端子とを有する演算増幅器をさらに備える、請求項１に記載のパワーＭＯＳＦＥＴ型デバイスを含むリニア・パワー回路。
【請求項９】
デバイスのソース端子を基準電圧に結合する抵抗器を備える請求項８に記載のリニア・パワー回路。
【請求項１０】
並列に結合された少なくとも２つの請求項１に記載のパワーＭＯＳＦＥＴ型デバイスを含むリニア・パワー回路であって、
個々の各パワーＭＯＳＦＥＴ型デバイスに結合された演算増幅器をさらに含み、
各演算増幅器は、制御信号に結合するための第１の入力端子と、
該デバイスのソース端子に結合された第２の入力端子と、
個々のパワーＭＯＳＦＥＴ型デバイスのゲート構造に結合された出力端子とを有するリニア・パワー回路。
【請求項１１】
安定したリニア動作のためのパワーＭＯＳＦＥＴ型デバイスの製造方法であって、
第１のドーパント型の活性デバイス領域を含む基板を用意することと、
基板表面近傍の、第１のドーパント型と反対の第２のドーパント型のボディ領域を形成することと、
ボディ領域内の第１のドーパント型の第１および第２のソース領域であって、基板表面近傍のボディ領域内に分離したチャネル領域を規定するように位置するソース領域を形成することと、
第１および第２のチャネル領域上にそれぞれ横たわる基板表面上の第１および第２のゲート部分を含むゲート構造を形成することと、
各チャネル領域のゲート閾値電圧特性を、非対称なゲート閾値電圧特性をデバイス内に形成するように調整することと、を含む方法。
【請求項１２】
５０％非対称なデバイスを形成するように、第１のチャネル領域全体のゲート閾値電圧特性を第２のチャネル領域のゲート閾値電圧特性に対して調整することを含む請求項１１に記載の方法。
【請求項１３】
チャネル全体の等しくない部分が異なるゲート閾値電圧特性を有する非対称なデバイスを形成するように、第１のチャネル領域の全体未満のゲート閾値電圧特性を、第２のチャネル領域のゲート閾値電圧特性に対して調整することを含む請求項１１に記載の方法。
【請求項１４】
単一のゲート閾値電圧特性を有するデバイスと比べてゼロ温度係数点（ＺＴＣＰ）を小さくするように、第１のチャネル領域のゲート閾値電圧特性を第２のチャネル領域のゲート閾値電圧特性に対して調整することを含む請求項１１に記載の方法。
【請求項１５】
単一のゲート閾値電圧特性を有するデバイスと比べて温度の関数としてのデバイスの相互コンダクタンスの変化を小さくするように、第１のチャネル領域のゲート閾値電圧特性を第２のチャネル領域のゲート閾値電圧特性に対して調整することを含む請求項１１に記載の方法。
【請求項１６】
単一のゲート閾値電圧特性を有するデバイスの伝導特性と比べて温度による変化が低減された、ゼロ温度係数点（ＺＴＣＰ）より下の伝導特性を形成するように、第１および第２のチャネル領域の部分の相対的なゲート閾値電圧特性を調整することを含む請求項１１に記載の方法。
【請求項１７】
各チャネル領域のゲート閾値電圧特性を調整することには、第１のチャネル領域のドーピング濃度が第２のチャネル領域のドーピング濃度を下回るように、第１および第２のチャネル領域に異なるドーピングをすることが含まれる請求項１１に記載の方法。
【請求項１８】
各チャネル領域のゲート閾値電圧特性を調整することには、第１のソース領域のドーピング濃度が第２のソース領域のドーピング濃度を上回るように、第１および第２のソース領域に異なるドーピングをすることが含まれる請求項１１に記載の方法。
【請求項１９】
各チャネル領域のゲート閾値電圧特性を調整することには、第１のゲート構造の誘電体層の厚みが第２のゲート構造の誘電体層の厚みを下回るように、ゲート構造のゲート誘電体層の厚みを変えることが含まれる請求項１１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、「リニア」動作条件の下で動作するパワー半導体デバイスの安全動作領域（ＳＯＡ）および伝導損失を改善することに関する。本発明は、パワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の用語で表現されている。同じ原理が、同様の順方向伝達特性を有するＩＧＢＴ（絶縁ゲート型バイポーラ・トランジスタ）などのデバイスに適用される。
【０００２】
【発明の背景】
話を簡単にするために、以下の説明では、縦型Ｎチャネル二重拡散型金属酸化膜半導体電界効果トランジスタ（ＶＤＭＯＳ）に適した記号および構造を用いる。出発原料をＮ＋型基板からＰ＋型基板へ変え、エミッタ端子をドレイン端子の代わりにかつコレクタ端子をソース端子の代わりに用いることによって、同様の説明および結論をＩＧＢＴに対して得ることができる。同様に、説明をＰチャネル・デバイスに適用するために、ドーピング層の極を適切に変えることは当業者にとっては容易なことである。これらのデバイスおよびその製造の例は、米国特許第４，８９５，８１０号および第５，２６２，３３６号に記載されている。総称して、これらのデバイスは一般に、パワーＭＯＳＦＥＴ型デバイスと呼ぶことができる。
【０００３】
市販のＶＤＭＯＳデバイスは、特有のＮ−ドレイン、Ｐ−ボディ、およびＮ＋ソース領域を形成するために、高温酸化、堆積、および拡散プロセスを用いて製造される。Ｎ−ドレイン領域およびＮ＋ソース領域は、Ｐ−ボディ領域によって間隔を空けて配置され、Ｐ−ボディ領域とともに背中合わせのＰＮ接合を２つ形成する。通常、これらのＰＮ接合によってドレインからソースへの電流が抑制される。ゲート酸化膜をＰ−ボディ領域上に成長させ、その上に電極を絶縁して配置して、その下の拡散を電気的に短絡させることなくボディ、ドレイン、およびソース拡散に重なるようにすれば、適切なバイアスをゲート電極に印加してＰ−ボディ領域の表面をｎ−型に変えることによる電界効果によってＮ−型導電性チャネルを形成することができ、ドレイン−ソース・バイアスの存在下で電流を流すことができる。このゲート・バイアスを取り除けば、表面チャネルはＰ−型に戻って電流は止まる。ゲート電圧とドレインからソースへ流れる電流との相互作用を記述する簡単化された数学的表現は以下のようになる。
Ｉ＝εμＷ（ＶＧＳ−ＶＴＨ）２／（２ＬｔＯＸ）　　　　　　　　（１）
【０００４】
ゲート・バイアスによる順方向電流の変化率として定義される相互コンダクタンスは、したがって以下のようになる。
Ｇｍ＝ｄＩ／ｄＶＧＳ＝εμＷ（ＶＧＳ−ＶＴＨ）／（ＬｔＯＸ）　（２）ここで、記号はその通常の意味を有する。εは誘電率、μはキャリア移動度、Ｗはチャネル幅、Ｌはチャネル長、ｔＯＸはゲート酸化膜厚、ＶＧＳはゲート−ソース印加電圧、ＶＴＨは表面反転の閾値電圧、Ｔは温度、Ｇｍは相互コンダクタンスである。Ｗ、Ｌ、およびｔＯＸは、設計およびプロセスで定まり、動作温度で変化しないが、キャリア移動度μおよび閾値電圧ＶＴＨは温度の単調減少関数である。図１に、１０００オングストロームのゲート酸化膜に対して計算された代表的な閾値電圧対温度の曲線を示す。閾値電圧のこの温度依存性は、与えられたＭＯＳＦＥＴをある電流で動作させたときの不安定性の主要な原因である。
【０００５】
経験的に、移動度は、（−１．７）のベキで温度に従うことが分かっている。温度に対する閾値および移動度の依存性が組み合わさる結果、デバイスのドレイン−ソース電流ＩＤのゲート−ソース・バイアス電圧ＶＧＳへの依存性を示す順方向伝達特性グラフが得られる。図２に、このような典型的な曲線の１つを、市販のＶＤＭＯＳ（この場合はＡＰＴ５０２０ＢＶＲ）に対して示す。このグラフはデバイスのユーザに、所定のゲート電圧においてどれくらいの電流がＭＯＳＦＥＴを流れると予想できるかを示す。電流は、３つの異なる温度において、ゲート電圧に対してプロットされている。相互コンダクタンス（この曲線の勾配）が温度とともに減少することに注意されたい。異なる温度で形成された曲線が１つの点を通って交差することがここに示されている。この点はしばしば、「ゼロ温度係数点（ｚｅｒｏ　ｔｅｍｐｅｒａｔｕｒｅ　ｃｏｅｆｆｉｃｉｅｎｔ　ｐｏｉｎｔ）」（ＺＴＣＰ）と呼ばれる。この点より下では、電流は温度とともに増加し、この点より上では、電流は温度とともに減少する。このＺＴＣＰ点より上におけるデバイス動作は熱的に安定しているが、この点より下では動作は熱的に安定しない。
【０００６】
ＺＴＣＰ点より下における動作の不安定性は、以下のような簡単化された説明で理解できる。ＺＴＣＰ点より下で動作する場合、何らかのプロセシングまたはパッケージングの不均質性に起因する局所領域の温度が高くなると、図１に示すように閾値電圧が下がる。閾値電圧が下がると、ゲート駆動が強くまたは式１の（ＶＧＳ−Ｖｔｈ）の項の差が大きくなって、電流を上昇させる。この上昇する電流によって、局所領域においてさらに熱が発生し、閾値電圧がさらに下がる。こうして正帰還ループが生じ、検査しない場合には、ホット・スポッティングおよび最終的にはデバイスの故障が起こり得る。
【０００７】
従来、市販のＶＤＭＯＳは、単位面積当たりの抵抗が最小になるように高実装密度で設計されている。そのため、流すことができる電流およびその結果発生する電力は、シリコンの熱放散能力をはるかに上回っている。ＶＤＭＯＳトランジスタのＡ級、Ｂ級、またはＡＢ級リニア増幅器としての用途では、熱的に不安定な傾向が示されており、リニア増幅器としてのＶＤＭＯＳの適合性に対する懸念が生じている。
【０００８】
ＶＤＭＯＳデバイスのリニア増幅器としての動作を可能にする従来技術の解決方法は、熱放散能力に対するデバイス・サイズを維持する一方で、シリコンの実装密度を下げることである。米国特許５，０９５，３４３号に記載されているような一般的な方法は、前記特許の図３および４に示されるＮ＋ソース拡散の一部を省くことによって、チャネルの一部を電流を流すことから省くことである。図７に、対称的なチャネルを有する従来のＶＤＭＯＳを示す。図８に、デバイスの一方の側でＮ＋拡散が省かれた上述のデバイスを示す。こうすることで、相互コンダクタンスが下がり、さらにＺＴＣＰ点の電流レベルが下がる。このチャネルが縮小されたデバイスを同じ用途で用いることは実際上、温度変動による電流変化が実質的に低減されるＺＴＣＰ点により近いところでの動作を意味する。このように形成されたデバイスは、リニア動作では優れているが、同じ動作電流に対してオン抵抗が増加するために伝導損失が大きくなるという報いを受ける。
【０００９】
したがって、低伝導損失の利点を維持する一方で、ＶＤＭＯＳトランジスタおよび他のパワーＭＯＳＦＥＴデバイスのリニア動作を実現する方法が依然として必要である。
【００１０】
【発明の実施の形態】
したがって本発明の目的は、伝導損失を低く保ちながらパワーＭＯＳＦＥＴ型デバイスのリニア動作を実現することである。
【００１１】
本発明の１つの態様は、チャネルの一部の閾値電圧特性が、チャネルの残りの部分の閾値電圧特性と異なるパワー・デバイスである。このようなパワーＭＯＳＦＥＴ型デバイスは、伝導損失を低く保ちながら、リニア動作を実現する。このようなデバイスの利点は、対称的な閾値特性を有する同じデザインの従来のスイッチ・モード・デバイスよりも高い順方向バイアスの安全動作領域（ＦＢＳＯＡ）が得られるということである。
【００１２】
本発明によるパワーＭＯＳＦＥＴ型デバイスは、第１のドーパント型の基板と、基板表面上に配置され間隔が空けられた第１および第２のゲート構造とを備える。第２のドーパント型のボディ領域が、基板内に形成され、第１および第２のゲート構造の直下にそれぞれ配置され間隔が空けられた第１および第２のチャネル領域を有する。第１のドーパント型の第１および第２のソース領域を、ボディ領域内に形成する。第１および第２のチャネル領域を、異なるゲート閾値電圧特性を有するように形成する。
【００１３】
好ましくは、第１のチャネル領域のゲート閾値電圧特性は、ゼロ温度係数点（ＺＴＣＰ）が、単一のゲート閾値電圧特性が有する他の点では同様な構造のデバイスと比べて小さくなるほどに、第２のチャネル領域のゲート閾値電圧特性と十分に異なっている。同様に、チャネルの異なる割合が異なるゲート閾値電圧特性を有することができる。これらの割合を操作することによって、温度の関数としてのデバイスの相互コンダクタンスの変化を、単一のゲート閾値電圧特性を有するデバイスと比べて小さくすることができる。
本発明の他の態様は、ＩＧＢＴデバイスを含むＭＯＳＦＥＴ型デバイスに非対称な閾値特性を形成する方法である。
【００１４】
種々の方法を用いて、異なるゲート閾値電圧特性を有するように第１および第２のチャネル領域を形成することができる。１つの方法は、第１のチャネル領域のドーピング濃度が第２のチャネル領域のドーピング濃度を下回るように、第１および第２のチャネル領域に差をつけてドープすることである。他の方法は、第１のソース領域のドーピング濃度が第２のソース領域のドーピング濃度を上回るように、第１および第２のソース領域に差をつけてドープすることである。別の方法は、第１のゲート構造の誘電体層の厚みが第２のゲート構造の誘電体層の厚みを下回るように、ゲート構造の誘電体層の厚みを変えることである。
【００１５】
本発明の前述したおよび他の目的、特徴、利点は、添付の図面を参照して始まる本発明の好ましい実施形態の以下の詳細な説明から、より容易に明らかになる。
【００１６】
【発明の実施の形態】
図７は、図２を参照して前述した閾値電圧特性が対称的な従来のＶＤＭＯＳデバイスの一部の断面図である。この構造には、第１のドーパント型にドープされた基板領域２０（図示しないエピタキシャル層が含まれ得る）、たとえばＮ−（低濃度Ｎドープド・ドレイン領域を示す）が含まれている。ボディ領域２２は、逆極性のドーパントが注入されて基板内に拡散され、たとえばＰ−（低濃度Ｐドープド領域を示す）となっている。ポリシリコン層２６などの好適な導電材料で覆われたゲート酸化膜２４が、基板の上部表面を覆っている。開口部が、Ｐ−ボディ領域２２上のゲート酸化膜および導電層内に形成されている。ソース領域２８が、Ｐ−ボディ領域２２内に対称的に配置され、ソース導電層３０と接触している。この構造は、広範囲のプロセスを用いて作製することができ、通常、デバイスの部分の中心線Ｃ／Ｌの周りの実質的な対称性を本質的に達成するセルフ・アライメント技術および拡散プロセスを用いる。この構造では、ドーピング濃度ＮＡ１＝ＮＡ２である。ここでＮＡは、チャネル（Ｐ−）領域におけるアクセプタ原子の濃度である。同様にＮＤ１＝ＮＤ２である。ここでＮＤは、ソース（Ｎ＋）におけるドナー原子の濃度である。また、デバイスのそれぞれの側におけるチャネル長Ｌおよびゲート酸化膜厚Ｔは実質的に等しい。
【００１７】
図８は、図７に類似するがチャネルの半分が省かれている従来のＶＤＭＯＳデバイスの断面図である。図３に、与えられたＶＤＭＯＳデバイスからチャネル長の２分の１を省いた影響を示す。図８のデバイスに対して曲線（ｂ）に示されるＺＴＣＰ点は、図７のデバイスに対して曲線（ａ）で示されるデバイスのＺＴＣＰ点の半分に下がっていることが見られる。
【００１８】
図９，１０および１１はそれぞれ、ゲート・ウィンドウの両側にチャネルを有するが非対称な閾値電圧特性を有する本発明によるデバイスの実施形態を示す。しかし異なる実施形態を形成する構造および方法について述べる前に、非対称な閾値電圧特性を有することの効果および利点について述べることが役に立つ。
【００１９】
図４に、与えられたデバイスにおいて、チャネルを省く代わりに閾値電圧の差を形成したときに何が起こるかを示す。曲線（ａ）は、図３に示す同じデバイス（ｂ）であって導電チャネルの２分の１が省かれたデバイスに対する基準曲線である。図４の曲線（ｂ）は、図３のデバイス（ａ）と同じチャネル長だが、チャネルの２分の１は閾値電圧がデバイスの他方の半分よりも１．０Ｖボルトだけ低いデバイスに対するものである。図４の曲線（ｃ）は、図３のデバイス（ａ）と同じ全チャネル長だが、デバイス・チャネルの２分の１は閾値がデバイスの残りの部分よりも２．０Ｖだけ低いデバイスに対するものである。
【００２０】
図４において、非対称性をデバイス内に形成してデバイス領域の導電性に強制的に差をつけると、ＺＴＣＰ点が下がることが見られる。図４のデバイス（ｃ）では、同図のデバイス（ａ）と同じＺＴＣＰ点に達している。利点は、デバイス全体が伝導し、同じゲート・バイアスにおいて低伝導損失を維持することである。このようにして発明者らは、従来技術の欠点を最小限にする一方でＺＴＣＰ点を下げるための望ましい状態を形成した。
【００２１】
図５に、チャネル閾値の非対称性を他の方向に移動させた、すなわちチャネルの２分の１が２．０Ｖだけ低い閾値を有する代わりに、チャネルの２分の１が２．０Ｖだけ高い閾値を有する場合の同様のプロットを示す。新しいデバイス（ｂ）では、ＺＴＣＰ点より上において同じゲート電圧でより多くの電流が流れることを除いて、閾値が変化したデバイス曲線（ｂ）に対するＺＴＣＰ点は、全チャネル幅の５０％のみを有するデバイスに対する曲線（ｃ）の上にほぼ完全に重なっている。図６は、図５と同様だが、−５０℃に対する曲線を省くことで簡単になっている。
【００２２】
非対称デバイスの導電性は、チャネル幅が縮小されたデバイスよりも優れていることが明らかである。閾値電圧が２．０Ｖだけ低いチャネルが２分の１のデバイス（図４の曲線（ｃ））は、確かに導電性が最も良い。他方で、図６の曲線（ｂ）のデバイスの方が雑音余裕度が優れている。用途に応じて、両方とも有用であり得る。分析の結果、所望のＺＴＣＰ点を形成するには２Ｖが標準値（ｂｅｎｃｈｍａｒｋ　ｖａｌｕｅ）であることが分かっている。この値は、ゲート酸化膜厚と、ゲート酸化膜の性質と、バックグラウンドのドーピング濃度と、分析における他の要因とがもたらす制約に依存する。これらは全て可変であるので、当業者であれば、異なるデバイス構造および特性を得るために容易に変えることができる。説明した原理は、本発明において最も重要であり、実施例を通して推定される具体的な数ではないことを理解することは重要である。
【００２３】
閾値電圧の十分な非対称性が形成されれば、ＺＴＣＰ点と順方向導電性との種々の組み合わせの何れも実現できる。５０％のチャネルのみと２つの閾値電圧のみを用いることによって、原理を説明した。このように区切ったのは任意でしかなく、説明を容易にするためであり、そのように限定する必要はない。後でさらに説明するように、用途に応じて種々の割合のチャネル幅および閾値電圧の組み合わせを形成して、所望のＺＴＣＰ点と導電性とを実現することができる。
【００２４】
多くの方法のうちどれを用いても、ＶＤＭＯＳ内に所望の非対称性を形成できる。ここで説明した原理は、デバイス・レイアウトの幾何形状に関係なく一般的な適用性があることも指摘しておかなければならない。この原理は、１）米国特許第５，０９５，３４３号に示されるような細胞状のゲート−ソース幾何形状だけでなく、２）インターデジタル（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ）・ゲート−ソース・ストライプを用いたデバイス（たとえば米国特許第４，８９５，８１０号および第５，２６２，３３６号）の両方に適用され得る。このような非対称性を形成するための後述する方法は、当業者にとっては簡単なはずである。たとえば、ケース（２）におけるボディ・ドーパントを、５〜４５度の傾斜角度で、ソース・ストリップに沿う一方の端を露出させながら同じソース・ストリップの反対側の端を注入から隠す方向で注入した後、高温で拡散することによって、このような非対称を形成することができる。マスクを通して第１のボディ・ドーズ（ｂｏｄｙ　ｄｏｓｅ）まで注入し、マスクを取り除いて追加のボディ・ドーズを注入した後に、拡散を行なうことで、接合深さの差および閾値の非対称性を形成することができる。ゲート酸化膜厚またはゲート電極材料が異なる領域を形成して閾値電圧を修正するなどの他の方法も、用いることができる。他の方法およびアプローチを用いて、デバイスを区切り、本発明の範囲内である閾値の非対称性を形成し設計しても良い。本発明のこのようなおよび全ての範囲がクレームされている。
【００２５】
図９、１０、および１１に、本発明の非対称な閾値特性を種々の方法で与えるデバイス構造の実施例を示す。一般に、各実施例の構造は図７の従来のデバイスの構造と同様であり得るため、その類似性の程度まで、同様の参照番号を用いている。図９の実施形態においては、デバイスは非対称なチャネル（Ｐ−）ドーピングを有し、ＮＡ１＜ＮＡ２およびＮＤ１＝ＮＤ２である。言い換えれば、ソース領域のドーピング濃度は同じであるが、ボディ領域２２内のゲート酸化膜に隣接するチャネル領域のドーピング濃度（濃度ＮＡ１のチャネル領域に対して２２（１）、濃度ＮＡ２のチャネル領域に対して２２（２）と示す）は異なっている。これを実現するために利用できる技術の例は以下の通りである。
【００２６】
１）チャネルを２回に分けて注入する。１回目の注入は、構造の両側に導入する。フォトマスキング技術を用いて、２回目の注入ドーズを構造の一方の側にのみ導入する。図９において、２回目の注入ドーズをサイド１からマスク（遮蔽）した。
【００２７】
２）チャネルを、角度をずらして注入した。その結果、構造の一方の側に対してポリシリコン２６からのシャドウイング効果が得られる。図９において、注入チャネル・ドーズ（ｃｈａｎｎｅｌ　ｄｏｓｅ）を、サイド１においてシャドウ（低減）した。
サイド１の方が電荷が少なくてチャネルが短い結果、閾値電圧がサイド２よりも低い。
【００２８】
図１０の実施形態においては、デバイスは非対称なソース（Ｎ＋）ドーピングを有し、ＮＡ１＝ＮＡ２およびＮＤ１＞ＮＤ２である。言い換えれば、ボディ領域２２内のゲート酸化膜に隣接するチャネル領域のドーピング濃度は同じであるが、ソース領域のドーピング濃度（濃度ＮＤ１のソース領域に対して２８（１）、濃度ＮＤ２のソース領域に対して２８（２）と示す）は異なっている。このような結果を実現する方法の１つは、ソースを２回に分けて注入することによる。１回目のソース注入は、構造の両側に導入する。フォトマスキング技術を用いて、２回目の注入ドーズは構造の一方の側にのみ導入する。図１０において、２回目の注入ドーズを、サイド２からマスク（遮蔽）した。結果としてサイド２の方がチャネルが長いために、閾値電圧はサイド１よりも高い。
【００２９】
図１１の実施形態においては、デバイスは非対称なゲート酸化膜を有し、ＮＡ１＝ＮＡ２およびＮＤ１＝ＮＤ２であるが、チャネルの２つの異なる部分上のゲート酸化膜厚は異なっている。すなわち、図１１に示すデバイスの左側のゲート酸化膜２４（１）の厚みＴ１＜Ｔ２（図１１の右側のゲート酸化膜２４（２）の厚み）である。これを実現する方法の１つは、最初にゲート酸化膜を成長させた後に、フォトマスキング法によって構造の一方の側を保護することによる。次に、構造の保護されていない側のゲート酸化膜をエッチングして、所定のレベルの厚みにする。図１１において、サイド２のチャネル上のゲート酸化膜の方が厚いために、サイド２の閾値電圧はサイド１よりも高い。
【００３０】
閾値電圧を実現するためにフォトマスキングを必要とする前述の方法の全てにおいて、非対称性の影響を受ける活性領域のパーセントを調整することで、種々の度合いの安全動作領域（ＳＯＡ）の性能改善を実現することができる。
【００３１】
また温度の関数としての相互コンダクタンスＧｍの変化を、非対称性の影響を受けるチャネルの割合を変えることによって操作することができる。図１４、１５、１６に、このことを示す。図１４において、チャネルの１パーセントが薄いゲート酸化膜で形成され、９９パーセントがより厚いゲート酸化膜で形成されている。図１５において、薄いゲート酸化膜のチャネルの割合を５パーセントに増加させ、図１６においては１０パーセントに増加させている。ＺＴＣＰが連続的に低電流側へ移動するだけでなく、ＺＴＣＰより下の導電性曲線が互いに近づいている。これは、チャネルの非対称性の割合を変えることを用いて、温度変化に対するデバイスの耐性が高まるように導電性特性を変えられることを示している。言い換えれば、ゲート閾値電圧特性をチャネル領域の異なる割合で操作することを用いて、温度の関数としてのデバイスの相互コンダクタンスの変化を、単一のゲート閾値電圧特性を有する同様の構造のデバイスと比較して低減することができる。
【００３２】
前述したことは、本発明を物理デバイスにおいて具体化できる方法の実施例である。前述した方法の組み合わせを一緒に用いることができる。本発明の一般的な原理およびその実施を示すためにダイアグラムが簡単化されていることは明らかである。前述したように、本発明は、種々のデバイス幾何形状において、および１つには平面的な基板表面内への溝堀りまたは基板表面からの堆積によってまた種々の製造プロセスによって形成されるデバイスにおいて使用できる。
【００３３】
以下の部分では、前述したデバイスの利点およびリニア・パワー回路においてデバイスを使用できる方法について、さらに説明する。パワーＭＯＳＦＥＴは一般に、スイッチとして設計される。全電力損（ｐｏｗｅｒ　ｄｉｓｓｉｐａｔｉｏｎ）は、「オン」状態での損失Ｉｄ２×Ｒｄｓ（ｏｎ）に、非常に短いスイッチング間隔の間に発生する損失を加えた合計である。所望の特性としては、できるだけ低いＯＮ抵抗、高い絶縁破壊電圧、非常に高いゲイン（ｇｆｓまたはＧｍ）、最小限のスイッチング損失、非常に低いゲート閾値電圧ＶＧＳ（ｔｈ）が挙げられる。
【００３４】
順方向バイアス安全動作領域（ＦＢＳＯＡ）の評価。その理由は、この領域で仕事をする一般的な設計者は気にしないからである。しかしこれらのデバイスを、ドレイン電圧および電流の著しい同時発生の値によって非常に高い内部の電力損が生じる「リニア・モード」で用いることが強いられるエンジニアの間では、そうではない。リニア・デバイスに対する順方向バイアス安全動作領域（ＦＢＳＯＡ）または単にＳＯＡは、図１２に示すように三角形領域であり、左側はデバイスのＲｄｓ（ｏｎ）によって規定される正に傾いた線で境界をなし、右側はデバイスの電力損によって定まる負に傾いた線で境界をなしている。
【００３５】
スイッチ・モード・デバイスの場合、ＦＢＳＯＡは重要ではない。デバイスを、ダイアグラムの２つの点（１つはＲｄｓ線上、１つは同じ電圧およびゼロ電流におけるチャート上）の間で動作させる。スイッチ用途における電力損は、オン損失Ｉｄ２×Ｒｄｓ（ｏｎ）と、２つの動作点の間で遷移を起こす間に発生する動的スイッチング損失との合計である。スイッチモード設計者に関係する特性は、Ｒｄｓ（ｏｎ）特性および動的損失を決めるパラメータである。
【００３６】
リニア動作は違っている。デバイスを、Ｒｄｓ（ｏｎ）線から離れＳＯＡ内のどこかである不飽和モードで動作させる。このモードでは、デバイスは、ゲート制御された電流源として振舞うため、プラグラム可能な能動負荷として使用できる。
【００３７】
ＭＯＳＦＥＴのリニア動作は、負帰還がなくては、信頼性良く行なうことはできない。能動負荷における「プログラム可能な電流源」として用いようと、または一列に並んだレギュレータにおける制御要素として用いようと、デバイスは常に制御ループ内になくてはならない。このようなループ内では、ＶｔｈおよびＧｍの熱変動を吸収することができる。
【００３８】
用途によっては、与えられた電力定格のＭＯＳＦＥＴデバイスを並列化させる必要がある。どんなに注意深くデバイスをＧｍなどの所定の特性にマッチさせても、他のパラメータでの違いおよび機械アセンブリの変化が重なり合って、並列化したデバイスの平衡がくずれる。電流分配を保証するためには、ある形式のフィードバック制御が必要である。こうするための最も簡単な方法は、ソース抵抗を設けて、各ＭＯＳＦＥＴのドレイン電流をモニタすることである。図１３に、典型的な並列配置を示す。こうして抵抗の許容誤差によって、ＭＯＳＦＥＴ間の相対的なマッチングがモニタされる。結果として生じる抵抗電圧を、ゲートを駆動する演算増幅器の反転入力に印加し、非反転入力を、電流に依存する基準電圧に連結する。
【００３９】
ソース抵抗の値は、必要とされる調整のダイナミック・レンジ、出力のノイズ含有量、最小の負荷抵抗、およびシステムの安定性要求に依存する。１〜２Ｖを出力する抵抗Ｒｓが好ましい。抵抗の温度係数によって、システムの温度安定性が決まる。フィードバックは各デバイスに対して固有であるので、どんな数のＭＯＳＦＥＴも危険なしに並列化することができる。同じ電流依存性の基準電圧を、全ての演算増幅器に印加することができる。
【００４０】
本発明によってユーザは、リニア・モードにおける電力損を実質的に増加させることができる。前述したように、ＭＯＳＦＥＴ・ＦＢＳＯＡの故障の背後にある基本的なメカニズムは、ホット・スポッティングが原因の局所的な熱暴走である。これは、ダイ表面上の不均一な加熱と、図１に示したようなゲート閾値電圧の負係数との相互作用から生ずる。この現象は、不安定なフィードバック・ループの典型的な例として見ることができる。
【００４１】
安全動作領域を改善する主な方法は、その交差または折り返し電流を下げることである。すなわちこれは、図２に示した交差電流もしくはＺＴＣＰ、またはゲート電圧対接合温度のグラフで傾きがゼロになる電流である。前述した非対称な閾値特性を用いてゲート−ソース幾何形状を変更することによって、交差電流を容易に半分に下げることができ、リニア・モードＦＢＳＯＡおよび利用できる電力損を相応に改善する。正味の効果は、伝達特性が異なる２つの分散された並列なＭＯＳＦＥＴが形成されることである。ダイのチャネル長が短い部分は、チャネル長が長い部分よりも、わずかにゲート閾値電圧Ｖｔｈが低く、ゼロ温度係数点が低い。ドレイン電流が低いところでは、ダイのＶｔｈが低い方の領域によって電流が支配される。ダイのこの部分は、ゼロ温度係数点により近いところで動作しているため、ホット・スポッティングおよびその後の熱暴走が起こる可能性は低い。電流が高くなると、チャネルの２つの部分の間の電流分配はより均一になり、動作は、通常の対称的なチャネル構造を有するデバイスのそれに近づく。この状況では、使用できるＦＢＳＯＡは、同様の幾何形状のスイッチモード・デバイスの場合よりも５０％高くなり得る。
【００４２】
本発明の原理を、その好ましい実施形態で説明し例示してきたが、このような原理から逸脱することなく本発明を配置および詳細において変更できることが明らかである。添付の特許請求の範囲の趣旨および範囲内にある全ての変更および変形がクレームされている。
【図面の簡単な説明】
【図１】
図１は、典型的な閾値電圧対温度曲線を示す図である。
【図２】
図２は、３つの異なる温度（−５０、２５、および１２５℃）でプロットされた、典型的なパワーＭＯＳＦＥＴに対する順方向伝達特性を示すグラフである。
【図３】
図３は、３つの異なる温度でプロットされた、（ａ）典型的なパワーＭＯＳＦＥＴおよび（ｂ）チャネル幅の半分が省かれた同様のデバイスに対する順方向伝達特性を示すグラフである。
【図４】
図４は、図３と同様な順方向伝達特性を示すグラフであり、チャネル幅の半分を省くこととは対照的にチャネルの半分における閾値電圧を下げることによって生じる異なる特性を示す。
【図５】
図５は、図４と同様な順方向伝達特性を示すグラフであり、デバイスのチャネルの半分における閾値電圧を上げることによって生じる異なる特性（ｂ）を、典型的な非対称デバイス（ａ）およびチャネル幅の半分を省いたデバイス（ｃ）と比較して示す（注：曲線（ｂ）および（ｃ）は互いにほとんど重なっている）。
【図６】
図６は、図５と同様であるが−５０℃の曲線を省いた順方向伝達特性を示すグラフである。
【図７】
図７は、対称的な閾値電圧特性を有する従来のＶＤＭＯＳを示す断面図である。
【図８】
図８は、チャネルの半分が省かれた従来のＶＤＭＯＳデバイスを示す断面図である。
【図９】
図９は、本発明の第１の実施形態による非対称な閾値電圧特性を生じる非対称なチャネル・ドーピング配置を有するＶＤＭＯＳデバイスを示す断面図である。
【図１０】
図１０は、本発明の第２の実施形態による非対称な閾値電圧特性を生じる非対称なソース・ドーピング配置を有するＶＤＭＯＳデバイスを示す断面図である。
【図１１】
図１１は、本発明の第３の実施形態による非対称な閾値電圧特性を生じる非対称なゲート酸化膜厚を有するＶＤＭＯＳデバイスを示す断面図である。
【図１２】
図１２は、典型的な順方向バイアスされた安全動作領域を示すダイアグラムである。
【図１３】
図１３は、本発明によるリニア動作のために複数のＭＯＳＦＥＴを並列化するフィードバック回路の例を示す図である。
【図１４】
図１４は、図４と同様な順方向伝達特性を示すグラフであり、チャネルの異なる割合において閾値電圧を下げることによって生じる異なる特性を示し、１％を薄いゲート酸化膜で形成することによって下げている。
【図１５】
図１５は、図４と同様な順方向伝達特性を示すグラフであり、チャネルの異なる割合において閾値電圧を下げることによって生じる異なる特性を示し、５％を薄いゲート酸化膜で形成することによって下げている。
【図１６】
図１６は、図４と同様な順方向伝達特性を示すグラフであり、チャネルの異なる割合において閾値電圧を下げることによって生じる異なる特性を示し、１０％を薄いゲート酸化膜で形成することによって下げている。
【図１】
2004511084.tif 000003
【図２】
2004511084.tif 000004
【図３】
2004511084.tif 000005
【図４】
2004511084.tif 000006
【図５】
2004511084.tif 000007
【図６】
2004511084.tif 000008
【図７】
2004511084.tif 000009
【図８】
2004511084.tif 000010
【図９】
2004511084.tif 000011
【図１０】
2004511084.tif 000012
【図１１】
2004511084.tif 000013
【図１２】
2004511084.tif 000014
【図１３】
2004511084.tif 000015
【図１４】
2004511084.tif 000016
【図１５】
2004511084.tif 000017
【図１６】
2004511084.tif 000018
【国際公開パンフレット】
2004511084.tif 000019
2004511084.tif 000020
2004511084.tif 000021
2004511084.tif 000022
2004511084.tif 000023
2004511084.tif 000024
2004511084.tif 000025
2004511084.tif 000026
2004511084.tif 000027
2004511084.tif 000028
2004511084.tif 000029
2004511084.tif 000030
2004511084.tif 000031
2004511084.tif 000032
2004511084.tif 000033
2004511084.tif 000034
2004511084.tif 000035
2004511084.tif 000036
2004511084.tif 000037
2004511084.tif 000038
2004511084.tif 000039
2004511084.tif 000040
2004511084.tif 000041
2004511084.tif 000042
2004511084.tif 000043
2004511084.tif 000044
2004511084.tif 000045
2004511084.tif 000046
2004511084.tif 000047
2004511084.tif 000048
2004511084.tif 000049