(57)【要約】この発明はメモリセル（１）の行列マトリクスを備えたプログラム可能な不揮発性半導体メモリ装置に関する。必要となるメモリ領域を削減するだめに、好ましくはＮＭＯＳトランジスタである二つのブリッジ・トランジスタ（ＭＮ０、ＭＮ１）のブリッジと、好ましくはＰＭＯＳトランジスタである読み出しトランジスタと、シリサイド・ポリシリコン・フューズ抵抗（Ｒ）とを備えた３Ｔメモリセルが提案される。読み出しトランジスタは、マトリクス中の同じ行又は列のすべてのメモリセル（１）のための単一のセンス線（ＳＬ）の使用を可能にしてメモリセル（１）をセンスするための共通センスアンプの使用を可能にする。
2006509311.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルの行列マトリクスを備えたプログラム可能な不揮発性半導体メモリ装置であって、各メモリセルが、
並列に結合され、第一及び第二の選択線を介して第一及び第二の選択信号により制御可能な二つのブリッジ・トランジスタのブリッジと、
一端が前記ブリッジに接続され、他端が前記メモリセルをプログラムするためのプログラム線に接続されているシリサイド・ポリシリコン・フューズ抵抗と、
第三の選択線を介して第三の選択信号により制御可能で、一端が前記ブリッジ及び前記フューズ抵抗の前記一端に接続され、他端が前記メモリセルをセンスするためのセンス線に接続されている読み出しトランジスタとを備えている半導体メモリ装置。
【請求項２】
前記ブリッジ・トランジスタ及び前記読み出しトランジスタはＮＭＯＳ、ＰＭＯＳ又はＣＭＯＳトランジスタである請求項１に記載の半導体メモリ装置。
【請求項３】
前記ブリッジは二つのＮＭＯＳトランジスタを備え、前記読み出しトランジスタはＰＭＯＳトランジスタである請求項１に記載の半導体メモリ装置。
【請求項４】
前記ブリッジ・トランジスタのソースが接地電圧に接続され、前記ブリッジ・トランジスタのドレインが共に前記フューズ抵抗の前記一端及び前記読み出しトランジスタのソースに接続されている請求項１に記載の半導体メモリ装置。
【請求項５】
異なるセンス線に接続されている多くのセンスアンプを備え、同じ行又は列のすべてのメモリセルのすべての読み出しトランジスタが、共通センスアンプが接続されている同じセンス線に接続されている請求項１に記載の半導体メモリ装置。
【請求項６】
メモリセルを読み出すために前記第一の選択信号を活性ハイに設定し、メモリセルを書き込むために前記第二の選択信号を活性ハイに設定する前記トランジスタを制御するための前記選択信号を発生する手段をさらに備える請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はメモリセルの行列マトリクスを備えたプログラム可能な不揮発性半導体メモリ装置に関する。
【背景技術】
【０００２】
自己整合シリサイド（ＳＡＬＩＣＩＤＥ）ポリシリコン・フューズを用いた一回プログラム可能（ＯＴＰ）な構造を有するメモリ装置はＷＯ０２／４３１５２より知られている。一例としての実施形態では、ＯＴＰ構造はスイッチングトランジスタにより囲まれたフューズ素子として配されている。フューズ素子をプログラムするのに十分な駆動能力を持ったトランジスタを作るのにはサーペンタイン（ｓｅｒｐｅｎｔｉｎｅ）又は等価なパターン内にトランジスタのゲートを配置する。開示されている構成では、読み出し回路及び書き込み回路をアレイの両側に配置することができる。一つのフューズを一回プログラムするための書き込み電流を供給する間に、ある列のすべてのゲートから同時に読み出すことができる。
【０００３】
ＯＴＰＲＯＭはフューズリンクを有するメモリセルのアレイである。プログラム電流を加え、即ち、フューズを切る「ブローイング」によりフューズリンクが切られる。切られたフューズリンクはプログラムされていないフューズリンクよりインピーダンスが非常に大きい。従って、いずれのタイプのフューズリンクでも、プログラムされたセルの論理状態はプログラムされていないセルの論理状態と反対である。
【０００４】
電気的にプログラム可能な不揮発性メモリ素子構成を備えた他の半導体装置がＷＯ０２／０５２６４７より知られている。ここに提案されている不揮発性メモリ素子は、フューズワイヤと、フューズが設けられ、ジュール熱によりフューズワイヤを飛ばすことによりフューズワイヤをプログラムする間に電流を流すことにより生じるジュール熱によりさらなる熱を生じさせる加熱ワイヤとを備える。加熱ワイヤは空間的にフューズワイヤを囲むヒータとして設けられている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
各メモリセルがスイッチングトランジスタ及びシリサイド・ポリシリコン抵抗を備えたプログラム可能な不揮発性半導体メモリ装置はＷＯ０２／４３１５２より知られている。しかし、メモリセルをセンスする、即ち、メモリセルがプログラムされているか否かを検出するには、各メモリセルに一つのセンシング素子が必要となり、その結果、半導体メモリ装置全体のメモリ領域が大きくなる。
【０００６】
従って、この発明の目的は、メモリ領域が小さいメモリセルの行列マトリクスを備えたプログラム可能な不揮発性半導体メモリ装置を提供することである。
【課題を解決するための手段】
【０００７】
この目的は、この発明によれば、請求項１に記載されたプログラム可能な不揮発性半導体メモリ装置により達成され、各メモリセルが、並列に結合され、第一及び第二の選択線を介して第一及び第二の選択信号により制御可能な二つのブリッジ・トランジスタのブリッジと、一端が前記ブリッジに接続され、他端が前記メモリセルをプログラムするためのプログラム線に接続されているシリサイド・ポリシリコン・フューズ抵抗と、第三の選択線を介して第三の選択信号により制御可能で、一端が前記ブリッジ及び前記フューズ抵抗の前記一端に接続され、他端が前記メモリセルをセンスするためのセンス線に接続されている読み出しトランジスタとを備えている。
【０００８】
この発明は、既知の２Ｔメモリセルに第三の読み出しトランジスタを加え、この読み出しトランジスタをメモリセルをセンスするためのセンス線に接続するという考えに基づいている。これにより、メモリセルのマトリクス内の同じ行又は列のすべてのメモリセルのために、共通センス素子、例えば、共通センスアンプの使用が可能になり、これは、読み出しトランジスタが共通センス線から選択されていないすべてのセルを外すからである。従って、プログラム可能なメモリセルの必要となる領域が削減される。
【０００９】
この発明の好ましい実施形態が従属項に規定される。前記メモリセルの前記トランジスタトランジスタはＮＭＯＳ、ＰＭＯＳ又はＣＭＯＳトランジスタのいずれかから選択できる。好ましい実施態様としては前記二つのブリッジ・トランジスタはＮＭＯＳトランジスタで、前記読み出しトランジスタはＰＭＯＳトランジスタである。
【００１０】
この発明の他の好ましい実施形態では、前記ブリッジ・トランジスタのソースが接地電圧に接続され、前記ブリッジ・トランジスタのドレインが共に前記フューズ抵抗の前記一端及び前記読み出しトランジスタのソースに接続される。この実施態様は、前記二つのブリッジ・トランジスタがＮＭＯＳトランジスタで、前記読み出しトランジスタがＰＭＯＳトランジスタである時に用いられると好ましい。
【００１１】
請求項５に規定され、そして上記のように、同じ行又は列のすべてのメモリセルを唯一の共通センスアンプが接続されている同じセンス線に接続することができ、共通センスアンプにより同じ行又は列のすべてのメモリセルをセンスすることができる。フューズ抵抗の値に応じて、メモリセルがプログラムされているか否かをセンスすることができる。あるメモリセルの読み出しトランジスタを制御する前記第三の選択信号によりセンスすべきメモリセルを選択することができる。
【００１２】
さらなる実施形態では、前記メモリセルの前記トランジスタを制御するために前記選択信号を発生する手段が設けられる。メモリセルを読み出すために前記第一の選択信号が活性ハイに設定され、メモリセルを書き込むために前記第二の選択信号が活性ハイに設定される。マトリクス構成では、前記第一の選択信号を読み出しワード線信号と考えることができ、前記第二の選択信号を書き込みワード線信号と考えることができる。そのような実施形態では、前記選択線上の前記センス線をビット線と考えることができる。
【発明を実施するための最良の形態】
【００１３】
図１はこの発明のメモリセル１の回路の好ましい実施形態を示している。メモリセル１は二つのブリッジ・トランジスタＭＮ０、ＭＮ１を備え、これらのドレインは互いに接続され、ソースが共に接地電圧レベルに接続されている。第一のブリッジ・トランジスタＭＮ０は第一の選択信号、特に、読み出しワード線ＲＷＬに与えられる読み出し選択信号ｒｓｅｌにより制御可能である。第二のブリッジ・トランジスタＭＮ１は第二の選択信号、特に、書き込みワード線ＷＷＬに与えられる書き込み選択信号ｗｓｅｌにより制御可能である。以後、センスノードＳＮと呼ばれるこれらトランジスタＭＮ０、ＭＮ１の共通ドレイン接続がシリサイド・ポリシリコン・フューズ抵抗Ｒの第一の端部に接続され、この他端が書き込み線ＰＬに接続され、メモリセル１をプログラムするためのプログラム電圧ｐｒｏｇｖが与えられる。
【００１４】
メモリセル１は、さらに、読み出しトランジスタＭＰ０を備え、このソースがセンスノードＳＮに接続され、ドレインがセンス線ＳＬに接続され、ここで、センス信号ｓｅｎによりメモリセル１の現在の状態がセンスされる。読み出しトランジスタＭＰ０は第三の選択信号、特に、読み出しワード線ＲＷＬＢに与えられる読み出し選択信号ｂａｒ  ｒｓｅｌｂにより制御可能である。データ信号ｄｉｎｂがデータ線ＤＬに与えられる。データ信号ｄｉｎｂはＮＯＲゲートＮＧに入力され、これには、さらに、書き込みワード線ｂａｒの書き込み選択信号ｂａｒ  ｗｓｅｌｂが入力される。ＮＯＲゲートＮＧの出力が書き込みワード線ＷＷＬに接続されている。
【００１５】
メモリセル１の機能は以下の通りである。フューズ抵抗Ｒはシリサイド・ポリシリコン抵抗である。例として、活性ポリシリコン抵抗値は３０乃至７１オームである。メモリセル１に書き込むには書き込み選択信号ｗｓｅｌが活性ハイとされる。例えば、１０ｍＡの電流を１００ｍｓ流す必要がある。ポリシリコン抵抗Ｒがさらに大きいと消費が大きくなり、抵抗Ｒが溶融することになる。この理由により、書き込みには頑健なＮＭＯＳトランジスタＭＮ１が必要となる。
【００１６】
読み出しモードでは読み出し選択信号ｒｓｅｌが活性ハイとされる。そして、やはりＮＭＯＳトランジスタとして搭載される第一のブリッジ・トランジスタＭＮ０が、例えば、４００μＡの電流源として動作する。読み出し選択信号ｂａｒ  ｒｓｅｌが活性ローとされてＰＭＯＳトランジスタとして搭載される読み出しトランジスタＭＰ０が導電状態に切り替えられると、フューズ抵抗Ｒの値に応じて、センスノードＳＮで振られる電圧が、さらに、外部センス素子を介してのセンシングに用いられる。
【００１７】
典型的な条件では、８０オームの抵抗を有するプログラムされていないセルに対してはセンスノードＳＮの電圧は約１．１６Ｖで、１０００オームの抵抗を有するプログラムされているセルに対してはセンスノードＳＮの電圧は約０．８０Ｖである。さらに、書き込み選択信号ｂａｒ  ｗｓｅｌｂとデータ信号ｄｉｎｂとが共に活性ローの時のみに書き込み選択信号ｗｓｅｌが活性となる。
【００１８】
二つのＮＭＯＳトランジスタＭＮ０、ＭＮ１と一つのＰＭＯＳトランジスタＰＮ０を用いる図１に示される実施形態は、例えば、供給電圧として１．２ボルトを用いるＣＭＯＳ１２のような低電圧ＣＭＯＳに対する最適な解決策である。しかし、幾つか又はすべてのトランジスタをＮＭＯＳ又はＰＭＯＳ技術により代えることもできる。もし、読み出しトランジスタＰＮ０がＮＭＯＳトランジスタに代えられた場合、センシングに用いるセンスノードＳＮで振られる電圧が閾値電圧により低下する。ブリッジ・トランジスタＭＮ０、ＭＮ１がＰＭＯＳ技術により代えられても同じ影響が現れる。ＰＭＯＳ技術では、さらに、同じトランジスタをＮＭＯＳとした場合より大きなメモリ領域を必要とする。
【００１９】
図２はこの発明のメモリ装置のマトリクス構成を示す。多くのメモリセル１がアレイの行及び列に配されている。この例で見られるのは８行で、これらはアドレスデコーダ３の異なるワード線ＷＬ０乃至ＷＬ７によりアドレシッングされる。このマトリクスは、さらに、６列を備え、これらは、図１のセンス線ＳＬに相当するビット線ＢＬ０乃至ＢＬ５によりアドレシッングされる。これらのビット線ＢＬ０乃至ＢＬ５の各々に共通センスアンプ２が接続されている。
【００２０】
図２のマトリクスの一部分が図３に大きく示されている。メモリセル１とセンスアンプ２以外に示されているのは、アドレスデコーダ３の回路、ｖｒｅｆ発生器４、ｖｂｉａｓ発生器５である。様々な素子に入力される信号も示されている。マトリクス中の各ビット線は縦方向での一つのビット出力を表す。ワード線を選択するには８デコーダの内の１のコンセプトが用いられる。各メモリセル１の横方向には三つのワード線があり、特に、これらは、書き込み選択信号ｂａｒ  ｗｓｅｌｂを供給する書き込みワード線、読み出し選択信号ｒｓｅｌを供給する読み出しワード線、そして、読み出し選択信号ｂａｒ  ｒｓｅｌｂを供給する読み出しワード線である。読み出し選択信号ｒｓｅｌの反転は、局部的に反転させるのではなく、アドレスデコーダ３のワード線ドライバ３０に集中されておりメモリ領域を節約している。共通ビット線（センス線ＳＬ）及びデータ入力用共通データ線は縦方向で用いられる。
【００２１】
センスアンプ２の回路がさらに詳細に図４に示されている。これに対する入力は、センス線ＳＬを介してセンスされるメモリセル１から供給されるセンス信号ｓｅｎ、基準電圧発生器４から供給される基準電圧ｖｒｅｆ、バイアス発生器５から供給されるバイアス電圧ｖｂｉａｓ、そして、アドレスデコーダ３から供給され、センシング前に同レベルのセンスアンプのセンスノードを短絡されるのに用いられるｅｑｕ信号である。センスアンプ２はデータ出力信号ｄｏｕｔを出力する。
【００２２】
プログラムされた場合と一度もプログラムされたことがない場合のメモリセルのマージンが、例えば、約３００ｍＶであり、簡単な構成の電圧センスアンプが選択されたメモリセルデータ内容読み出しに適用される。ビット毎に一つのメモリセルというコンセプトの基に、図４に示されるシングルエンドセンスアンプが次のように用いられる。待機モードではセンス信号ｓｅｎと基準電圧ｖｒｅｆとが等しくされ、供給電圧レベルｖｄｄでプリチャージされる。読み出しモードでは等価なトランジスタＭＰ０、ＭＰ２０がスイッチオフされる。選択されたメモリセルの読み出しワード線が活性になると、選択されたメモリセルのセンスノードの電圧が共通ビット線へ伝播される。基準電圧ｖｒｅｆが基準レベル、例えば、約０．９９Ｖに設定される。選択されたメモリセルのデータ内容に応じてセンスノードの電圧が（例として）１．１２Ｖ又は０．８０Ｖの間で振られてセンスアンプがある状態に入る。出力ＡをＣＭＯＳレベルに変換するのにハーフ・シュミット・トリガが用いられる。センスアンプのブレーク点を調整するにはバイアス電圧ｖｂｉａｓの電圧レベルで行われる。待機モードではバイアス電圧ｖｂｉａｓは接地電圧とされてアンプ両側のＤＣ電流をブロックする。
【００２３】
図５ａは「１」を、即ち、プログラムされたメモリセルから読み出す場合の信号波形を示す。図５ｂは「０」を、即ち、プログラムされていないメモリセルから読み出す場合の信号波形を示す。センスアンプ２のセンス入力をＶｄｄレベルとすることにより、「１」を読み出す間、データ出力ｄｏｕｔがＶｄｄレベルとなる。プログラムされたメモリセルのフューズ抵抗の最小値が、従って、基準メモリセルのフューズ抵抗より大きくならなければならず、これは、例えば、４００オームである。通常の条件では、即ち、１．２ボルトでの処理では「０」を読み出す場合、アクセス時間は１．３ｎｓになると考えられる。
【００２４】
基準電圧発生器４のレイアウトが図６に示される。一度もプログラムされたことがない場合メモリセルとして動作するために、五つの直列ポリシリコン抵抗を有するメモリセルから基準電圧発生器４が構成される。活性メモリとして同一電流源を用いると、ｖｄｄ−（５ｘＲ）ｘＩ−ｒｅａｄの出力が得られると考えられる。典型的な条件では、即ち、２５°Ｃで１．２ボルトでの処理では約０．９９Ｖが基準電圧ｖｒｅｆが出力される。チップ選択信号ｃｓにより制御されて、読み出し選択信号ｒｅｓｌがスイッチオフされ、待機モードでは基準電圧発生器での電力消費がない。プログラムされたフューズ抵抗の抵抗値に応じてフューズ抵抗間が短絡されてセンシングのための最適なマージンが調整される。
【００２５】
バイアス電圧発生器５の回路図が図７に示される。ここでは、すべてのセンスアンプのバイアス電圧を作り出すためにミラー変換が用いられる。読み出しモードでイネーブル信号ｅｎが活性ハイに設定される。ノードｖｂｉａｓの電圧がトランジスタＭＮ１５によりトランジスタＭＮ１４の閾値レベルにチャージされる。副閾値領域でトランジスタＭＮ１４が導通し始めトランジスタＭＮ１５のゲートの電圧をディスチャージする。このフィードバックの結果、ｖｂｉａｓノードの電圧レベルがＶｔｎレベル、即ち、ＮＭＯＳの副閾値レベルに制限される。待機モードではバイアス電圧ｖｂｉａｓがトランジスタＭＮ１６を介して接地レベルｇｎｄにディスチャージされ、トランジスタＭＰ１３及びＭＰ１４がスイッチオフされている時は両ブランチにＤＣ電流が流れることはない。
【００２６】
アドレスデコーダ３の一般的なレイアウトが図８に示される。Ｖｅｌｉｑｕａｌ１２の条件の基に、１−ｏｕｔ−８のデコーディングが、図８に見られるように、計８本のワード線のデコーディングに適用される。即ち、アドレスＡ０，Ａ１，そして、Ａ２によりコード化されて８本の内、１本のワード線のみが活性となる。必要なメモリサイズに応じてプレデコーダ又はポストデコーダを用いることができる。構成に示されているように３入力ＮＡＮＤの代わりに３入力ＯＲを用いて必要なチップ領域が削減される。ｂｆｘ４及びｉｖｘ４ワード線ドライバがワード線ドライバ３０として用いられ、メモリを６４ビット幅まで拡張することができる。
【００２７】
この発明の半導体メモリ装置の動作モードが、図９ａに読み出しサイクル、図９ｂに書き込みしサイクルが示されている。メモリ装置はチップ選択信号ｃｓを活性状態にすることにより活性化される。プログラム信号ＰＲＯＧ及び書き込みイネーブル信号ＷＥを図９ａに示されるようにロー状態とすることにより読み出しモードが選択される。書き込みモードでは、プログラム信号ＰＲＯＧ及び書き込みイネーブル信号ＷＥを図９ｂに示されるようにハイ状態とされる。
【図面の簡単な説明】
【００２８】
【図１】この発明のメモリセルの実施形態を示す図である。
【図２】この発明のメモリ装置の一般的な配置を示す図である。
【図３】図２に示されたマトリクス配置の一部を示す図である。
【図４】この発明のセンスアンプの配置を示す図である。
【図５ａ】この発明のメモリ装置の信号波形を示す図である。
【図５ｂ】この発明のメモリ装置の信号波形を示す図である。
【図６】基準電圧を発生する装置の回路図を示す図である。
【図７】バイアス電圧を発生する装置の回路図を示す図である。
【図８】この発明のメモリ装置のアドレスデコーダの回路図を示す図である。
【図９】この発明のメモリ装置の読み出し及び書き込みのための信号波形を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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