(57)【要約】【課題】ゲート酸化膜がゲート電極下部並びに両側に堆積されたいわゆるＬＤＭＯＳＦＥＴの製造方法を提供する。【解決手段】ゲート電極（１）の両側に窒化シリコン並びにスペーサ（５）が配される。スペーサはゲート酸化膜（１）の材料から選択的に除去できる材料より成る。ゲート電極（１）と接する部分にドレイン（３）の低濃度不純物部分（３Ａ）が設けられる。このドレイン（３）の低濃度不純物部分（３Ａ）は二つのマスク層（６，７）を用いて形成され、ドレイン（３）はスペーサ（５）の幅より大きい距離だけゲート電極（１）から離される。この方法により、高動作電圧、高周波数が要求される移 動電話システムの基地局で用いるの特に有効なディスクリートＬＤＳＭＯＳＴが簡単に製造できる。なお、シールド電極（２７）をゲート電極（１）上に設けるとよい。
2004516652.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極、ソ−ス領域、ドレイン領域を有し、ゲート酸化膜がシリコン半導体表面に形成され、前記ゲート酸化膜上の一部に多結晶シリコン層を有するゲート電極が形成され、前記半導体内で前記ゲート電極の両側に前記ソ−ス領域、ドレイン領域が形成され、前記ゲート電極に接するドレイン領域部分の不純物注入濃度が小さく、前記ゲート電極に対して選択的にエッチングされる材料のスペーサが前記ゲート電極の両側に形成された電界効果型トランジスタを含む半導体装置の製造方法であって、前記ドレイン領域及び前記低濃度不純物注入部分の形成に際し、
前記半導体表面に二つのマスク層を堆積し、
前記スペーサの幅より大きい距離だけ前記ゲート電極から離して前記ドレイン領域を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記ドレイン領域の低濃度不純物注入部分の形成に際し、
前記半導体表面に形成される前記ソース領域の前記ゲート電極の両側であって前記ゲート電極上に延在する第１のマスク層を形成し、
前記ゲート電極から前記半導体表面に形成される前記ドレイン領域まで延在する第２のマスク層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ソ−ス領域と前記ドレイン領域上で前記ゲート酸化膜に開口を設け、
前記開口、前記ゲート電極、前記ソ−ス領域及び前記ドレイン領域に金属層を設け、
下部シリコンを用いて前記金属層をシリサイド層に変化させることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記ドレイン領域から前記ゲート電極までの距離は１乃至４μｍの範囲から選ばれることを特徴とする請求項１、２又は３記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極上に絶縁層を堆積し、
前記絶縁層上で前記ゲート電極の位置にシールド電極を形成することを特徴とする請求項１乃至４いずれかに記載の半導体装置の製造方法。
【請求項６】
窒化シリコン層により前記スペーサを形成することを特徴とする請求項１乃至５いずれかに記載の半導体装置の製造方法。
【請求項７】
窒化シリコン層により前記スペーサを形成し、
前記窒化シリコン層上に多結晶シリコン層を形成することを特徴とする請求項１乃至６いずれかに記載の半導体装置の製造方法。
【請求項８】
さらなる半導体要素好ましくは一つ以上のパッシブな要素を前記半導体に組み込むことを特徴とする請求項１乃至７いずれかに記載の半導体装置の製造方法。
【請求項９】
請求項１乃至８いずれかに記載の半導体装置の製造方法により製造された電界効果型トランジスタを備えた半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電界効果型トランジスタを備えた半導体装置の製造方法であって、電界効果型トランジスタがゲート電極、ソ−ス領域、ドレイン領域を有し、ゲート酸化膜をシリコン半導体表面に形成し、ゲート酸化膜上の一部に多結晶シリコン層を有するゲート電極を形成し、シリコン半導体内においてソ−ス領域とドレイン領域をゲート電極の両側に形成し、ゲート電極と接するドレイン領域部分の不純物注入濃度を小さくし、ゲート酸化膜に対して選択的にエッチングできる材料でスペーサをゲート電極の両側に形成する半導体装置の製造方法に関する。このような方法は特に、多方面に用いられるいわゆるＬＤＭＯＳＦＥＴ（横方向拡散ＭＯＳＦＥＴ）の製造に適している。ドレイン領域の低濃度不純物注入部分の存在により高電界に起因するホットチャージキャリアがゲート電極近辺に発生しにくく、トランジスタの寿命が延び、また信頼性も高まる。
【０００２】
【従来の技術】
同様な方法が１９９５年６月１３日に発行された米国特許番号５、４２４、２３４に記載されている。この方法では、ゲート酸化膜とその上のゲート電極がシリコン半導体表面に形成される。スペーサがゲート電極の両側に設けられ、これにより、ゲート電極と接するドレイン領域（及びソース領域）部分の不純物注入濃度が小さくなる。このＬＤＤＭＯＳＴ（低ドープドレインＭＯＳＴ）のスペーサは二つの部分から成り、やはり二つの部分から成るドレインの低濃度不純物注入部分を形成する上でのマスクとなる。
【０００３】
【発明が解決しようとする課題】
この方法の欠点としては、例えば移動通信の基地局における増幅器に用いるＬＤＭＯＳＦＥＴの製造にはそれ程適していないということである。このような場合、ＬＤＭＯＳＦＥＴは２５ボルト程度の比較的高動作電圧と約２ＧＨｚ程度の高周波数で動作させなければならない。
【０００４】
この発明は、上記方面に用いることができ比較的高動作電圧、高周波数で確実に動作するＬＤＭＯＳＦＥＴの製造方法を提供することを目的としている。さらに加えて簡単で低コストで実現できるＬＤＭＯＳＦＥＴの製造方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】
この発明によれば、冒頭で述べた方法であって、ドレイン領域並びに低濃度不純物注入部分を形成するために半導体表面に二つのマスク層を形成する。ドレイン領域はスペーサ幅より大きい距離だけゲート電極から離される。三つ以上のマスク層ではドレイン領域とこの低濃度不純物注入部分は簡単には形成できず、スペーサ幅によって決まる低濃度不純物注入部分が（非常に）長くなってしまうという驚くべき見識を基にしている。この発明の方法による装置は高電圧使用に適する。さらに、スペーサを用いることにより、ドレイン領域側、即ち、ゲート電極、ソース、ドレイン領域上にシリサイド層を堆積するのに効果的である。これにより、特にゲート電極の抵抗が大幅に減少するので、高周波数動作で必要となる小ゲート面積が達成できる。この発明の方法によれば、低濃度不純物注入部分を拡張することなくシリサイド化でき、これは装置動作に重要なことである。何故ならば、ゲート電極以外の部分にもゲート酸化膜が存在するからであり、とりわけゲート酸化膜の材料に対して選択的に除去できる材料を含むスペーサによりこのゲート酸化膜をゲート電極以外の部分にも残すことができるからである。従って、簡単な方法により、移動通信の基地局での使用に適するＬＤＭＯＳＦＥＴを製造することができる。
【０００６】
この発明の重要な実施形態では、半導体表面に形成されるソース領域のゲート電極側のドレイン領域の低濃度不純物注入部分の形成において、ゲート電極上に延在するように第１のマスク層を堆積し、ドレイン領域の形成においては、ゲート電極から形成すべきドレイン領域まで延在する半導体表面に第２のマスク層を堆積する。マスク層にはフォトレジスト層を用いるとよい。また、ドレイン領域とこの低濃度不純物注入部分の形成にはイオン注入が最も適している。なお、イオン注入時に、ゲート電極上に保護層を堆積するとよい。これにより、ゲート電極材料とゲート電極下部領域材料とが、フォトレジスト層で覆われていなければ、このフォトレジスト層から保護される。
【０００７】
チャネル領域形成に際しさらなるイオン注入を行うとよい。その後、この第１追加マスク層を用いてドレイン領域での低濃度不純物注入が行われる。この（又は複数の）マスク層を除去した後、イオン注入に起因する結晶欠損回復をこれら各注入工程直後に行うとよい。また各工程後でなく一度で行ってもよい。これら工程により、各領域がゲート電極下部の所定部分に正確に形成されることになる。次にさらなるマスク層を用いてイオン注入を行い、トランジスタのソース、ドレイン領域を形成し、その後、アニールを施す。なお、ゲート電極からドレイン領域が１乃至４μｍ離れるようにこれら追加マスク層を配置するとよい。この距離がドレイン領域の低不純物注入部分の長さに相当する。これら工程により製造された半導体装置は、低濃度不純物注入部分がスペーサ幅に相当する場合に比べて、十分に高い電圧での動作が可能になる。実際、この低濃度不純物注入部分長さは１μｍの数十分の一以下である。
【０００８】
この発明の好ましい実施形態では、ソース、ドレイン領域上の所定部分のゲート酸化膜内に複数の開口が形成され、これら開口部分であって、ゲート電極、ソース、ドレイン領域上に金属層が形成される。この金属層と下部シィコンによりシリサイドが形成される。金属層としては例えばチタニウム層が用いられるが、タングステン、コバルト、プラチナ等他の金属でもよい。シリサイド形成後に加熱処理を行い、チタニウム層の無変化部分をエッチングにより除去する。
【０００９】
この発明の好ましい変形例では、ゲート電極上に絶縁層を堆積し、ゲート電極上の所定部分のこの絶縁層上にシールド電極を形成する。ＬＤＭＯＳＦＥＴにおいて十分出力ゲインを得るにはゲート電極とドレイン領域間容量は小さいほどよい。現状では、ゲート電極とドレイン領域の間の絶縁層上にいわゆるシールド電極を形成することにより低容量を達成しているが、シールド電極はソース領域外部で短絡、この変形例では、接地されている。ゲート電極を金属ではなくシリサイド化することにより、通常ＬＤＭＯＳＦＥＴ製造において、ゲート電極とドレイン領域間ではなくゲート電極上に（もさらに）シールド電極を設けることができる。このシールド電極はゲート電極全体に対し近隣ソース領域に短絡してもよい。これによりシールド効果が高まり高出力ゲインが得られる。
【００１０】
ゲート電極上にシリコン窒化膜を堆積して複数のスペーサを形成してもよい。プラズマエッチングによりシリコン窒化膜を除去することによりゲート電極の両側にスペーサが残される。窒化シリコンと多結晶シリコンの二重層によりスペーサを形成してもい。多結晶シリコン層エッチング後に形成されるスペーサの多結晶部分は、その後のリン酸による下部窒化膜のエッチングの際にマスクとして用いられる。このようにして、ゲート電極に対してＬ形にスペーサが形成される。これらスペーサ多結晶部分は水酸化カリウムによりエッチング除去すればよい。この方法には様々な特徴がある。主要な特徴としては、選択的シリサイド化に重要なゲート酸化膜がゲート電極両側に残されるということである。なお、スペーサを用いてドレイン領域の低濃度不純物注入部分を二つの注入濃度が異なる部分としてもよい。
【００１１】
この発明は特にＬＤＭＯＳＦＥＴ製造に有効であるが、半導体素子等の他の素子、特にパッシブな素子をＬＤＭＯＳＦＥＴに組み込むことによりいわゆるＭＭＩＣ（モノリシックマイクロウエーブ集積回路）を実現することができる。
【００１２】
【発明の実施の形態】
図面を参照してこの発明の実施形態を詳細に説明する。各図においては理解しやすくするため特に厚み方向における寸法が強調されている。さらに、各図において同じ領域には同じ参照番号が付与され、また同じ領域は同じハッチングで示されている。
【００１３】
図１はこの発明の方法により形成されたＬＤＭＯＳトランジスタを有する半導体装置を示す厚み方向に垂直な断面図を示す図である。この半導体装置は半導体素子１０を備え、この半導体素子１０は、ｐ型エピタキシャル層２１を有するｐ型シリコン基板２０を備える。エピタキシャル層２１の厚みは４乃至１０μｍで抵抗率は５乃至３０Ωｃｍである。シリコン基板２０の厚みは１００乃至５００μｍで抵抗率は５乃至１０００ｍΩｃｍである。ＬＤＭＯＳＦＥＴはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）領域２２で囲まれている。低濃度不純物注入部分３Ａを有するｎ型ドレイン領域３の両側にはゲート電極１が設けられている。このゲート電極１はソ−ス領域２で囲まれている。半導体素子１０はさらにｐ型プラグ領域２３を備え、これによりシリコン基板２０とｐ型チャネル領域２４が電気的に導通してＬＤＭＯＳＦＥＴの導電特性が調整される。ここでは約１μｍ幅のゲート電極１はＰ原子が注入された多結晶シリコン層１で形成され、５０乃至９０ｎｍ厚の二酸化シリコンによるゲート酸化膜４の上に位置している。このゲート酸化膜４はゲート電極１両側の半導体素子１０の表面に延在している。ゲート電極１は二酸化シリコンによる側部層２５を有し、これに対向するように窒化シリコンによるスペーサ５Ａが設けられている。ゲート電極１の上部でありソース領域２とドレイン領域３上のゲート酸化膜４内の開口８，９にはチタニウムシリサイドによる導電層１１が形成れており、ここでは、半導体装置を覆う絶縁層２６内にある。ゲート電極１上部でありドレイン領域３とゲート電極１の間の絶縁層２６上にはシールド電極２７が設けられている。この半導体装置の領域ＩＩにこの発明において重要な要素が形成されている。この発明の方法によるこの半導体装置の製造方法を図１の領域ＩＩを参照して説明する。
【００１４】
図２乃至９はこの発明の方法の一実施形態における各工程で形成された図１の領域ＩＩで示す部分の厚み方向に垂直な断面図を示す図である。（図２において）基礎部分となるのはｐ型シリコン基板２０でありｐ型エピタキシャル層２１により覆われている。半導体素子１０の表面にはＬＯＣＯＳ領域２２が設けられ、この内部にゲート酸化膜４が形成される。ゲート酸化膜４上には厚みが２００乃至５００ｎｍの多結晶シリコンによるゲート電極１が形成される。ゲート電極１は厚みが５乃至１０ｎｍの二酸化シリコンによる中間層３０と厚みが１００乃至３００ｎｍの窒化シリコンによるシールド層３１により覆われる。次に、ゲート電極１と、この上部と右部に位置する図示しないマスク層を介して、ここでは、２乃至８ｘ１０１３ａｔ／ｃｍ２の磁束密度、３０乃至９０ＫｅＶのエネルギでボロンイオンを注入してｐ型チャネル領域２５を形成する。そしてフォトレジスト層６により１μｍ厚のさらなるマスク層６をゲート電極１の左側上部に堆積する。この後、ドレイン領域３の低濃度不純物注入部分３ＡがＰイオン注入により形成される。ここでは、１乃至６ｘ１０１２ａｔ／ｃｍ２の磁束密度、１０乃至１６０ＫｅＶのエネルギで行う。フォトレジスト層６を除去した後、９５０乃至１１００℃、２０乃至６０分の加熱処理を行い、ｐ型チャネル領域２５とドレイン領域３の低濃度不純物注入部分３Ａの原子を電気的に活性化させる。この工程ではさらに、イオン注入に起因する結晶欠損を回復させ、上記領域２５、３Ａをゲート電極１下部の所定部分に拡散させる。
【００１５】
次に（図３において）、第２のさらなるマスク層７、ここではフォトレジスト層７をゲート電極１の右側上部に堆積する。その後、２乃至８ｘ１０１５ａｔ／ｃｍ１５の磁束密度、１００乃至１７０ＫｅＶのエネルギで砒素イオンを注入して（図４に示す）ソース領域とドレイン領域３を形成する。ここでは、ドレイン領域３はゲート電極１から３μｍ離れて形成される。フォトレジスト層７を除去した後、９００℃、１５分の加熱処理により注入されたイオンを活性化させる。
【００１６】
次に（図５において）、８５０乃至１０００℃の熱酸化処理によりゲート電極１に側部酸化層２４を形成する。この層によりゲート電極端部下の電界強度が低下し、半導体装置の信頼性が向上する。側部酸化層２４の厚みは５乃至２０μｍである。この後、リン酸によるウエット化学エッチングでゲート電極１上の窒化シールド層３１を除去する。次に（図６において）、３０乃至８０ｎｍ厚の窒化シリコン層５Ａと２００ｎｍ厚の多結晶シリコン層５Ｂを半導体素子１０上に堆積する。多結晶シリコン層５Ｂをプラズマエッチングで除去してスペーサ５の部分５Ｂが残される。窒化シリコン層５Ａはエッチングストップ層となる。この二重層５Ａ、５Ｂによりスペーサ５を形成することによりゲート電極直下のゲート酸化膜がダメージを受けずに残るという効果がある。スペーサ部分５Ｂをマスクとして用い（図７において）、窒化シリコン層５Ａの余剰部分をリン酸によるウエット化学エッチングで除去する。ここではゲート酸化膜４がエッチングストップ層となる。スペーサ５は高さが約０．２５μｍで幅が約０．２μｍである。次に（図８おいて）、ＫＯＨにより上記同様にエッチングによりスペーサ５の部分５Ｂが除去されて、残る部分５Ａがスペーサ５となる。その後、酸化物を含む中間層３０をウエット化学エッチングで除去する。この中間層３０とゲート酸化膜の厚みを適切に選択することによりゲート電極外側に延在するゲート酸化膜部分が多く残される。
【００１７】
次に（図９おいて）、半導体素子１０表面に金属層１１（ここでは２０乃至７０ｎｍ厚のチタニウム層１１）を堆積する。この金属層１１は、６５０乃至８００℃で約３０秒の熱処理により、ゲート電極上並びに下部シリコンとゲート酸化物４内に形成された開口８，９部分で反応してシリサイド化合物を形成する。シリコンとは反応しなかった金属層１１部分を金属シリサイド１１に対して選択的なエッチャントを用いて除去する。次に、厚みが０．５乃至１．５μｍで二酸化シリコンを含むガラス層２６を半導体素子１０表面に堆積する。この層の上に５００乃至８００ｎｍ厚のアルミニウム又は金の導電層２７を堆積する。ここでは、ゲート電極１上でゲート電極１とドレイン領域３の間にシールド電極２７が形成されるように導電層２７をパターン化する。さらに、接続用導電体２７，２８をソース、ドレイン領域２，３のチタニウムシリサイド１１上に形成する。ここでは、ソース領域２の接続用導電体２７をゲート電極３上のシールド電極２７に接続する。
【００１８】
いわゆるスクラッチ保護層を形成し、基板２０を所望の厚みに研磨してこの発明によるＬＤＭＯＳＦＥＴを形成した後、半導体素子１０（図１）を分離して最終工程に移る。
【００１９】
以上の実施形態はこの発明の一例であり、この発明の範囲と精神から外れることなく各種の変形例が実現されるものである。例えば、上記説明した以外の厚み、（半導体）材料、化合物を用いてもよい。さらには上記説明したすべての導電型を同時に反対の導電型としてもよい。イオン注入された半導体領域、絶縁領域、導電領域は上記説明した以外の方法により堆積してもよい。
【００２０】
さらには、各工程は上記説明したような順番で行わなくてもよい。例えば、ソース、ドレイン領域及び／又はその低濃度不純物部分は後工程で形成してもよい。
【図面の簡単な説明】
【図１】
この発明の方法により形成されたＬＤＭＯＳトランジスタを有する半導体装置を示す厚み方向に垂直な断面図を示す図である。
【図２】
この発明の方法の一実施形態における一工程で形成された図１の領域ＩＩで示す部分の厚み方向に垂直な断面図を示す図である。
【図３】
この発明の方法の一実施形態における一工程で形成された図１の領域ＩＩで示す部分の厚み方向に垂直な断面図を示す図である。
【図４】
この発明の方法の一実施形態における一工程で形成された図１の領域ＩＩで示す部分の厚み方向に垂直な断面図を示す図である。
【図５】
この発明の方法の一実施形態における一工程で形成された図１の領域ＩＩで示す部分の厚み方向に垂直な断面図を示す図である。
【図６】
この発明の方法の一実施形態における一工程で形成された図１の領域ＩＩで示す部分の厚み方向に垂直な断面図を示す図である。
【図７】
この発明の方法の一実施形態における一工程で形成された図１の領域ＩＩで示す部分の厚み方向に垂直な断面図を示す図である。
【図８】
この発明の方法の一実施形態における一工程で形成された図１の領域ＩＩで示す部分の厚み方向に垂直な断面図を示す図である。
【図９】
この発明の方法の一実施形態における一工程で形成された図１の領域ＩＩで示す部分の厚み方向に垂直な断面図を示す図である。
【国際公開パンフレット】
2004516652.tif 000003
2004516652.tif 000004
2004516652.tif 000005
2004516652.tif 000006
2004516652.tif 000007
2004516652.tif 000008
2004516652.tif 000009
2004516652.tif 000010
2004516652.tif 000011
2004516652.tif 000012
2004516652.tif 000013
2004516652.tif 000014
2004516652.tif 000015
【国際調査報告】
2004516652.tif 000016
2004516652.tif 000017
2004516652.tif 000018