(57)【要約】情報処理システムが、送信器と、受信器と、送信器と受信器との間に結合された通信チャネルとを含む。通信チャネルは、第１及び第２のバイナリ論理信号を伝送する。送信器は、データ値と、連続クロック位相を第１及び第２の信号の組み合わせに識別する情報とを符号化する。受信器は、前記データ値及び情報を受信する。送信器は、第１の信号と第２の信号のどちらの信号が、直ちに連続するクロック位相の間の論理レベル変化をもつのかを選択するために、第１及び第２のデータに依存する基準を交互に使用する。その結果、第１の信号と第２の信号とは、互いに逆であり及び互いに等しいことが交互する。第１の基準は、データ値に依存して第１の信号のレベルを選択する。第２の基準は、データ値に依存して第１の信号又は第２の信号のどちらかの信号のレベル変化を提供する。
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【特許請求の範囲】
【請求項１】
送信器と、受信器と、前記送信器と前記受信器との間に結合された通信チャネルとを有する情報処理システムであって、前記通信チャネルが、前記送信器から前記受信器へ第１及び第２のバイナリ論理信号を時間連続的に伝送することが可能であり、前記送信器が、一連のデータ値と連続するクロック位相を識別する情報とを受信し、前記データ値及び前記情報を前記第１の信号と前記第２の信号との組み合わせに符号化し、前記送信器は、前記第１の信号及び前記第２の信号のうちどちらの信号が、直ちに連続するクロック位相の間に論理レベルの変化をもつのかを選択するために、第１及び第２のデータに依存する基準を交互に使用し、それにより前記第１の信号及び前記第２の信号が、互いに逆であり及び互いに等しいことが交互し、前記第１の基準が、前記データ値に依存して前記第１の信号のレベルを選択し、前記第２の基準が、前記データ値に依存して前記第１の信号又は前記第２の信号のどちらかの信号のレベル変化を提供する、情報処理システム。
【請求項２】
前記クロック位相のそれぞれのクロック位相に関する前記第１の信号及び前記第２の信号が、前記第１の基準による前記クロック位相に関する前記データ値と、前記第２の基準による前記クロック位相とすぐ隣りのクロック位相との間の前記データ値における変化と、に交互に依存する、請求項１に記載の情報処理システム。
【請求項３】
前記第１の基準が偶数クロック位相において使用され、前記第２の基準が奇数クロック位相において使用される、請求項１に記載の情報処理システム。
【請求項４】
データ発生回路と、クロック回路と、符号器と、通信チャネル用の接続部とを備える送信器回路であって、前記データ発生回路が、一連のデータ値を発生し、前記クロック回路が、連続するクロック位相を識別する情報を生成し、前記符号器は、前記データ値及び前記情報を、前記通信チャネルを介して時間連続的に伝送するために、第１及び第２のバイナリ論理信号の組み合わせに符号化するとともに、前記第１の信号及び前記第２の信号のうちどちらの信号が、直ちに連続するクロック位相の間に論理レベルの変化をもつかを選択するために、第１及び第２のデータに依存する基準を交互に使用し、それにより前記第１の信号及び前記第２の信号が、互いに逆であり及び互いに等しいことが交互し、前記第１の基準が、前記データ値に依存して前記第１の信号のレベルを選択し、前記第２の基準が、前記データ値に依存して前記第１の信号又は前記第２の信号のどちらかの信号のレベル変化を提供する、送信器回路。
【請求項５】
通信チャネル用の接続部を備える受信器回路であって、前記受信器が、復号器と、データ消費回路と、通信チャネル用の接続部とを有し、前記復号器が、前記データ消費回路のためのクロック信号を復元し、前記クロック信号が、前記接続部の第１及び第２の時間連続的なバイナリ論理信号のうち少なくとも１つの信号がバイナリレベル変化を経験するたびにレベル変化をもち、前記復号器が、第１及び第２の信号に依存する基準を交互に使用して前記クロック信号の連続するクロック位相に関するデータ値を復号し、前記第１の基準が、前記第１の信号のレベルに依存して互いに逆のデータ値を供給し、前記第２の基準は、前記第１の信号又は前記第２の信号が前記クロック位相の間のレベルを変化させるかどうかに依存して互いに逆のデータ値を供給する、受信器回路。
【請求項６】
データ及びクロック情報を、第１及び第２の時間連続的なバイナリ論理信号の形で伝送する方法であって、第１及び第２のデータに依存する基準は、前記第１の信号及び前記第２の信号のうちどちらの信号が直ちに連続するクロック位相の間に論理レベル変化をもつのかを選択するために交互に使用されるので、前記第１の信号及び前記第２の信号が、互いに逆であり及び互いに等しいことが交互し、前記第１の基準が、前記データ値に依存して前記第１の信号のレベルを選択し、前記第２の基準が、前記データ値に依存して前記第１の信号又は前記第２の信号のどちらかの信号のレベル変化を提供する、方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報処理システムと、このようなシステム用の送信器及び受信器装置と、情報を伝送する方法とに関する。
【０００２】
【従来の技術】
国際特許公開公報第ＷＯ００／０５８４８号から、第１及び第２の時間連続的な論理信号をそれぞれ運ぶ第１及び第２の信号ラインを介してデータ及びクロック情報を伝送する情報処理システムが知られる。更に、米国特許公報第ＵＳ５，３４１，３７１号は、２つの信号ラインを介してデータ及びクロック情報を伝送する処理システムを開示する。双方の公報に開示されるシステムにおいて、これら信号ラインのうちちょうど１つのラインの論理信号が、あらゆる新しいクロック位相の開始時に確実に変化する。したがって、クロック信号は、２つの信号の「排他的論理和」（“ＥＸＣＬＵＳＩＶＥ  ＯＲ”）を時間の関数としてとることによって復元されることができる。この排他的論理和の結果は、それぞれの新しいクロック位相の開始時に変化する。それによって、信号ラインの論理レベル遷移の数及び周波数が最小にされ、電力消費を節約し、障害を低減する。
【０００３】
２つの信号のうちどちらの信号がクロック位相の開始時に変化するのかを選択することによって、データは符号化される。米国特許公報第ＵＳ５，３４１，３７１号のシステムは、次のデータビットが前のデータビットに等しくないときにそのつど、信号ラインの第１のものの論理レベルを変化させることによって、一連のデータビットを符号化する。第２の信号ラインの論理レベルは、データビットが変化しないときに変化する。このことは、データビット及び第１の信号が常に同時に変化するという影響を及ぼす。それによって、データ処理の際、第１の信号の論理レベルの変化を妨げる影響が、データの変化と体系的に相関する影響をもたらすだろう。第１の信号ライン及びデータ信号ラインは同じ信号を運び、場合によっては組み合わせられた妨害的な影響を生じさせる。
【０００４】
国際特許公開公報第ＷＯ００／０５８４８号のシステムは、伝送されたデータビットが第１の論理値をもつときに第１の信号ラインの論理レベルを変化させ、伝送されたデータビットが第１の論理値とは逆の第２の論理値をもつときに第２の信号ラインの論理レベルを変化させることによって、データの変化と、上述の信号のうち単一の信号の信号変化とが同時に生じることを回避する。データのコンテントのバリエーションは、前記変化を２つの信号ラインに分散させる。それによって、伝送されたデータビットが変化するときに、上述の信号ラインのうち１つの信号ラインにおける論理レベルが常に変化することが防止される。
【０００５】
【発明が解決しようとする課題】
しかしながら、国際特許公開公報第ＷＯ００／０５８４８号のシステムはメモリに影響を及ぼす。すなわち、信号ラインのうち１つの信号ラインの前の論理レベルに関するデータビット情報を符号化することが要求される。このことは、かなり複雑な回路を必要とし、ある時点における前の論理レベルに関する情報のエラーが、信号に永続的に誤った影響を及ぼすだろうという欠点を有する。
【０００６】
数ある中で、本発明の目的は、それぞれの新しいクロック位相の開始時に信号ラインのうちちょうど１つの信号ラインにおける論理レベル遷移を伴って、情報が第１及び第２の信号ラインを介して伝送され、どちらの信号ラインで論理レベルが変化するのかを選択することによってデータが符号化される、情報処理システムであって、信号エラーが永続的な影響を及ぼすことを避ける一方で、データの変化が常に同じ信号ラインの論理レベルの変化をもたらすことが回避される、情報処理システムを提供することである。
【０００７】
【課題を解決するための手段】
本発明によるシステムは、請求項１に記載される。本発明によると、少なくとも２つの異なる基準が、信号のうちどの信号が遷移を起こすのかを選択するために交互に用いられる。一方の基準は、どの信号がデータレベルの関数として遷移を起こすのかを選択する。これにより、データレベル変化と、信号のうち１つの信号のレベルの変化との間における完全な相関を防止する。別の基準は、データレベルから信号レベルを決定する。これにより、完全な相関を生じることなく、永続的なメモリの影響を防止する。実施例において、後者の基準は、交互する基準のあらゆるサイクルごとに１回だけ使用される。したがって、この基準は、データの遷移といずれか１つの信号との間に体系的な相関を生じない。
【０００８】
本発明によるシステムの実施例において、１つのクロック位相に関する単一のデータビット値に基づいて遷移を起こす信号を選択するために、一方の基準が使用される。同様にして、前記クロック位相に関する単一の信号データビット値に基づいてレベルを選択するために、もう一方の基準が使用される。他の選択肢として、これら基準が、例えば、異なるクロック位相に関する複数のデータビットから決定される中間のビット値に依存することも可能である。
【０００９】
実施例において、２つの異なる基準のみが使用されており、それぞれが交互する基準のあらゆるサイクルごとに１回使用されるので、一方の基準は偶数クロック位相について使用され、他方の基準は奇数クロック位相について使用される。
【００１０】
本発明によるシステム、方法及びステーションのこれら及び他の有利な態様は、以下の図を用いてより詳細に説明されるであろう。
【００１１】
【発明の実施の形態】
図１は、通信バスを備えるシステムを示す。このシステムは、第１の回路１０と、通信バス１２ａ，ｂと、第２の回路１４とを含む。第１の回路１０は、クロック回路１００と、データ発生回路１０２と、トランスミッタ回路１０４とを含む。クロック回路１００は、クロック信号をデータ発生回路１０２及びトランスミッタ回路１０４に供給する。データ発生回路１０２は、データ信号をトランスミッタ回路１０４に供給する。トランスミッタ回路１０４は、通信バス１２ａ，ｂの２本の信号ライン１２ａ，ｂに接続される。第２の回路１４は、受信器回路１４０及びデータ消費回路１４２を含む。一般に、第１の回路１０及び第２の回路１４は、バス１２を形成する配線によって接続される別個の集積回路である。ただし、これら回路１０，１４は、同じ集積回路の異なるサブ回路として実現されることもでき、その場合、バス１２ａ，ｂが同じ集積回路上に導体トラック（ｃｏｎｄｕｃｔｏｒ ｔｒａｃｋ）を含む。
【００１２】
動作上、第１の回路１０は、例えば、ビデオ画像信号データ又は演算の結果などのデータを生成する。第１の回路１０は、このデータを通信バス１２を介して第２の回路１４に伝送する。第２の回路１４は、例えば、ビデオ情報を表示し又は記憶し、あるいはデータに関して演算を実行するために、前記データを受信し処理する。トランスミッタ回路１０４は、データ発生回路１０２からデータを受信し、このデータ及びクロック信号を、それぞれバス１２ａ，ｂの第１の導体及び第２の導体１２ａ，ｂを介して伝送するために、第１の信号及び第２の信号に符号化する。受信器回路１４０は、第１の導体及び第２の導体１２ａ，ｂから２つの信号を受信し、受信された信号からデータ及びクロック信号を復号する。復号されたクロック信号は、データ消費回路１４２をクロックするために用いられる。更に、前記データ消費回路１４２は、復号されたデータを受信し処理する。
【００１３】
これら信号は可能な限り高速で導体１２ａ，ｂを通過されうることが望ましい。このことは、クロックの連続する半周期ごとに異なるデータ値を伝送し、導体１２ａ，ｂの組み合わせにおいて信号の遷移の総数を最小化し、信号を符号化し復号するためのトランスミッタ回路１０４及び受信器回路１４０の一部を可能な限り簡略にするとともに、エラーに対して可能な限りロバストにすることによって、可能にされる。
【００１４】
通常、クロック信号が、第１の信号及び第２の信号の「排他的論理和」をとることによって取り出されることができるように、第１の導体及び第２の導体１２ａ，ｂの第１の信号及び第２の信号は符号化される。すなわち、
Ｃ＝Ｓ１＋Ｓ２又はその論理反転
ここで、Ｃはクロック信号を示し、Ｓ１及びＳ２は第１の信号及び第２の信号を示し、“＋”は排他的論理和の論理演算（０＋０＝１，０＋１＝１，１＋０＝１及び１＋１＝０）を示す。（本明細書の残りの説明を通して、“＋”は明確に記される場合を除き、「排他的論理和」を示すものとする）。この関係は、信号Ｓ１，Ｓ２のうちちょうど１つの信号が、連続するクロック位相の間で変化することを確実にする。
【００１５】
本発明による（“Ｄ”により示される）データ信号を符号化する好ましいやり方は、以下の論理式を満たす。
Ｓ１＝Ｄ＋Ｃ＊Ｅ（Ｄ）
Ｓ２＝ＤＮ＋Ｃ＊Ｅ（ＤＮ）
ここで、ＤＮはＤの反転（ＤＮ＝１＋Ｄ）であり、Ｅ（）はクロック位相だけ信号を遅延させる時間シフト演算を示し、クロック半周期においてＥ（Ｄ）が前のクロック半周期のＤ及びＥ（Ｃ）＝Ｃ＋１によって仮定される値である。“＊”は論理乗算（０＊０＝０，０＊１＝０，１＊０＝０及び１＊１＝１）を示す。“＋”は「排他的論理和」を示す。Ｄ＋ＤＮ＝１（Ｄ及びＤＮは常に論理的に逆のもの）並びにＥ（Ｄ）＋Ｅ（ＤＮ）＝Ｅ（Ｄ＋ＤＮ）＝１なので、＋及び＊（ｘ＊（ｙ＋ｚ）＝ｘ＊ｙ＋ｘ＊ｚ）の分配特性から、必要に応じて、簡単に以下の式が得られる。
Ｓ１＋Ｓ１＝１＋Ｃ
これはＣの反転である。
Ｄは以下の式によってＳ１及びＳ２から復号されうる。
Ｄ＝Ｓ１＋Ｃ＊Ｅ（Ｄ）
すなわち、Ｃ＝０（偶数クロック位相）の場合はＤ＝Ｓ１である。Ｃ＝１（奇数クロック位相）の場合はＤ＝Ｓ１＋Ｅ（Ｄ）であるので、Ｓ１は前のクロック位相からのＤの変化を符号化する。Ｓ１のＤへの依存性は、Ｓ２のＤＮへの依存性と同じであることに留意されたい。依存性に関するこの対称性は、データＤの遷移が、信号Ｓ１，Ｓ２の同じ信号における遷移と常に一致しないということを確実にする。更に、Ｓ１及びＳ２が、２より多くの連続するクロック位相に関するＤの値に全く依存せず、またＤの復号された値がＳ１又はＳ２の２より多くの連続する値に全く依存しないことに留意されるべきである。その結果として、復号化又は符号化における永続的なメモリの影響がなくなる。
【００１６】
図２は、このタイプの符号化により得られた信号の例を示す。図２の第１の線（トレース）は時間の関数としてクロック信号Ｃを示し、第２の線は時間の関数としてデータＤを示し、第３及び第４の線は時間の関数として、（導体１２ａ，ｂを介して）伝送された信号Ｓ１，Ｓ２を示す。同期をとる目的のために、クロック信号Ｃの通常のトグル（ｔｏｇｇｌｉｎｇ）が、周期的に中断される（１つの中断のみが図示される）。この中断により、データ消費回路１４２が異なるデータワードの開始を検出できるようにする。Ｃ＝０の場合、Ｓ１（＝Ｄ）がＳ２（＝ＤＮ）の反転であることに留意されたい。Ｃ＝１の場合、Ｓ１及びＳ２は、Ｄの変化（すなわち、Ｄ＋Ｅ（Ｄ））に依存する。更に、異なる独立のデータビットが利用可能であることに留意されたい。
【００１７】
もちろん異なる種類の符号化が、同じ原則によって実現されることもできる。例えば、信号Ｓ１又はＳ２のうち１つの信号又は双方の信号の反転が使用されることができ、これは例えば、Ｓ２＝Ｄ＋Ｃ＊Ｅ（ＮＤ）である。別の例において、値Ｓ１＝Ｄ＋Ｅ（Ｄ）が、Ｃ＝１の場合の各クロック位相においてだけでなく、ｎクロック位相（ｎが例えばｎ＝４などの整数である）の１サイクルのｎ−１クロック位相においても生成されることができる。ここで、Ｓ１はｎクロック位相の前記サイクルの残りのクロック位相におけるＤと等しくなる。このことは、Ａ＝Ｃ＋Ｅ（Ａ）（Ａがある初期クロックサイクルにおいて０に設定される）により計算される補助信号Ａを用いてクロック位相を数え、Ｓ１＝Ｄ＋（１＋Ａ＊Ｃ）＊Ｅ（Ｄ）及びＳ２＝ＮＤ＋（１＋Ａ＊Ｃ）＊Ｅ（Ｄ）を決定することにより実現されうる。別の例において、いくつかのクロック位相の組み合わされたデータ値を中間データ値に変換し、Ｄの代わりに連続の中間データ値を使用することもできる。このことは、エラー訂正符号化を含むことができる。例えば、連続するデータ値００，０１，１０，１１が、それぞれ中間データ値００，１１，０１，１０に変換され符号化されてもよい。
【００１８】
原則として、関係式Ｓ１＝Ｄ＋Ｃ＊Ｅ（Ｄ）において“＋”及び“＊”をそれぞれ実行するために、排他的論理和ゲート及び論理積ゲートを使用して、データＤ及びクロック情報Ｃから、信号Ｓ１は生成されることができる。Ｓ＝２は、Ｓ２＝ＤＮ＋Ｃ＊Ｅ（ＤＮ）又はそれに相当するＳ２＝Ｓ１＋１＋Ｃから同様に決定されることができる。ただし、これにはクロックＤの半周期に連続するデータビットを供給する必要が生じるだろう。
【００１９】
図３は、新しいデータが、単にクロック周期全体につき１回供給された後にだけ供給される必要があるようなデータを符号化するためのトランスミッタ回路を示す。この回路は、第１及び第２のシフトレジスタ３０ａ，ｂと、ラッチ３２ａ，ｂと、排他的論理和ゲート３４と、インバータ３６と、第１及び第２のマルチプレクサ３８ａ，ｂとを含む。第１のシフトレジスタ３０ａは、第１及び第２のマルチプレクサ３８ａ，ｂの第１のデータ入力部と、第１のラッチ３２ａとに結合される出力部をもつ。第２のシフトレジスタ３０ｂは、第２のラッチ３２ｂのデータ入力部に結合される出力部をもつ。第１及び第２のラッチ３２ａ，ｂの出力部は、排他的論理和ゲート３４の入力部に結合される。この排他的論理和ゲート３４の出力部は、インバータ３６を介して第１のマルチプレクサ３８ａの第２のデータ入力部に結合されるとともに、第２のマルチプレクサ３８ｂの第２のデータ入力部に直接結合される。シフトレジスタ３０ａ，ｂは、クロック信号によってクロックされる。このクロック信号は、選択制御信号としてマルチプレクサ３８ａ，ｂに供給される。ラッチ３２ａ，ｂは、クロック信号の反転によってクロックされるので、データがシフトレジスタ３０ａ，ｂを通してシフトされるクロック遷移の間の半分の周期にデータをラッチさせる。
【００２０】
動作上、偶数クロック位相（Ｃ＝０）に関するデータビットは、第１のシフトレジスタ３０ａへ入力され、奇数クロック位相に関するデータビットは、第２のシフトレジスタ３０ｂへ入力される。マルチプレクサ３８ａ，ｂの出力部は、信号Ｓ１及びＳ２を導体１２ａ，ｂへ出力する。偶数クロック位相において、マルチプレクサ３８ａ，ｂが、第１のシフトレジスタ３０ａからのデータを導体１２ａ，ｂへ伝える。クロック周期の半分のところで、シフトレジスタからのデータは、ラッチ３２ａ，ｂにラッチされる。奇数クロック位相において、ラッチにおけるデータの排他的論理和は第２の導体１２ｂに伝えられ、この排他的論理和を反転したものが第１の導体１２ａに伝えられる。したがって、出力信号Ｘ１，Ｘ２は、以下の式によって与えられる。
Ｘ１＝Ｄ＋Ｃ＊（Ｅ（Ｄ）＋１）
Ｘ２＝Ｄ＋Ｃ＊（Ｅ（Ｄ））
これらは、次のように前述された信号Ｓ１，Ｓ２に関連される。
Ｘ１＝１＋Ｓ２及びＸ２＝Ｓ１
また、これらは、Ｄへの対称的依存性の同じ所望の特性を具え、また長期間のメモリの影響をもたない。ラッチ３２ａ，ｂは、排他的論理和ゲート３４及びインバータ３６を介する遅延が信号の歪みを引き起こさないようにするために、クロック周期の半分のところでラッチされる。もちろん、このことは、クロック位相の持続時間が集積回路のゲート遅延時間に近づく場合、非常に高速のクロック速度でのみ必要になる。
【００２１】
図２に示される同期信号を生成するために、図３の構成部分に与えられるクロック信号が、周期的にディスエーブルにされうる。
【００２２】
もちろん、出力信号Ｘ１，Ｘ２と、データと、クロックとの間の必要な関係を実現するために、多くの他の構造が用いられることもできる。
【００２３】
図４は、受信器回路を示す。この回路は、第１及び第２の排他的論理和ゲート４０，４２と、ラッチ４４と、第１及び第２のシフトレジスタ４６ａ，ｂとを含む。導体１２ａ，ｂは、第１の排他的論理和ゲート４０の入力部に接続される。この排他的論理和ゲート４０の出力部は、受信器回路のためのクロック信号を形成する。ラッチ４４は、第２の導体１２ｂに結合されるデータ入力部と、第１のシフトレジスタ４６ａに結合されるとともに第２の排他的論理和ゲート４２の第１の入力部に結合される出力部とをもつ。第２の導体１２ｂは、第２の排他的論理和ゲート４２の第２の入力部に結合される。第２の排他的論理和ゲート４２の出力部は、第２のシフトレジスタ４６ｂの入力部に結合される。クロック出力部は、シフトレジスタ４６ａ，ｂ及びラッチ４４のクロック入力部に結合される。シフトレジスタ４６ａ，ｂは、クロック信号の遷移の第１の極性でデータをラッチし、ラッチ４４が、第１の極性とは逆の第２の極性でデータをラッチする。
【００２４】
動作上、図４の回路は、第２の導体１２ｂからの信号Ｘ２の値を、偶数クロック位相の開始時に、第１のシフトレジスタ４６ａに伝える。奇数クロック位相の開始時の信号の値をもつ上述の信号の排他的論理和は、第２のシフトレジスタ４６ｂに伝えられる。したがって、２つのシフトレジスタ４６ａ，ｂは、それぞれ偶数（Ｃ＝０）及び奇数（Ｃ＝１）のクロック位相についてデータ値を含む。これらデータ値は、データ消費回路４２（図示せず）に伝えられる。
【００２５】
もちろん、受信器回路は、信号Ｘ１，Ｘ２と、データと、クロック情報との間の必要な復号関係を実現するように、多くの他のやり方において実現されることも可能である。
【図面の簡単な説明】
【図１】通信バスを備えるシステムを示す。
【図２】データ信号、クロック信号及び伝送信号を示す。
【図３】データ及びクロック情報を符号化する回路を示す。
【図４】データ及びクロック情報を復号する回路を示す。
【国際公開パンフレット】
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2004516744.tif 000004
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2004516744.tif 000013
2004516744.tif 000014
【国際公開パンフレット（コレクトバージョン）】
2004516744.tif 000015
【国際調査報告】
2004516744.tif 000016
2004516744.tif 000017
2004516744.tif 000018