(57)【要約】低雑音アクティブ画素回路（１０）は、フォトディテクタ（１２）と、ＣＭＯＳ撮像素子周辺回路に存在する補助的な回路と同一の極性を有するただ４つのＭＯＳＦＥＴ（Ｍ１、Ｍ２、Ｍ３、Ｍ４）とから構成される小型の前置増幅器を用いて、リセット（ｋＴＣ）雑音を効率的に抑圧する。サポート回路は、単純化されたピクセル回路が画像アレーに亘って画像を同期的に取得（すなわち、スナップショットを撮像）し、低雑音で信号を読み出し、低雑音でピクセルを効率的にリセットするためにピクセル回路を補助する。【選択図】図２
2004511183.tif 000002
【特許請求の範囲】
【請求項１】
フォトディテクタと、
上記フォトディテクタと第１のバスとの間に接続されたリセットトランジスタと、
上記フォトディテクタに接続された接続点を有するスナップショットトランジスタと、
第２のバス及び上記スナップショットトランジスタに接続されたドライバトランジスタと、
上記ドライバトランジスタと行バスとの間に接続された分離トランジスタとを備えるアクティブピクセルセンサ回路。
【請求項２】
上記各トランジスタは、金属酸化膜半導体電界効果トランジスタであることを特徴とする請求項１記載のアクティブピクセルセンサ回路。
【請求項３】
上記リセットトランジスタには、傾斜を有するリセット信号が供給され、フォトダイオードからなる上記フォトディテクタがリセットされることを特徴とする請求項２記載のアクティブピクセルセンサ回路。
【請求項４】
上記フォトダイオードからの電荷は、上記スナップショットトランジスタを介して、上記ドライバトランジスタのゲートキャパシタンスに供給されることを特徴とする請求項３記載のアクティブピクセルセンサ回路。
【請求項５】
上記リセットトランジスタは、リセット動作の間、上記フォトディテクタに残っている全ての電荷を、上記ドライバトランジスタのゲート上の電荷とともに放電することを特徴とする請求項４記載のアクティブピクセルセンサ回路。
【請求項６】
上記リセットトランジスタは、信号蓄積モード（ｓｉｇｎａｌ ｉｎｔｅｇｒａｔｉｏｎ ｍｏｄｅ）及びスナップショット捕捉モードの間はディスエーブルにされていることを特徴とする請求項５記載のアクティブピクセルセンサ回路。
【請求項７】
上記リセットトランジスタは、スナップショット画像が捕捉された後にイネーブルにされ、上記信号蓄積モードにおいて発生した全ての好ましくない電荷を除去することを特徴とする請求項６記載のアクティブピクセルセンサ回路。
【請求項８】
更に、上記行バスに接続された行バッファを備える請求項７記載のアクティブピクセルセンサ回路。
【請求項９】
更に、上記ドライバトランジスタに接続された列ドライバ回路を備える請求項８記載のアクティブピクセルセンサ回路。
【請求項１０】
アクティブピクセルセンサ回路において、
光を電気信号に変換する光検出手段と、
上記光検出手段に接続され、該光検出手段からの信号を転送する画像スナップショット手段と、
上記信号が転送された後に上記光検出手段をリセットするリセット手段と、
上記画像スナップショット手段からの信号を増幅する増幅手段と、
当該アクティブピクセルセンサ回路を行バスから分離する分離回路とを備えるアクティブピクセルセンサ回路。
【請求項１１】
アクティブピクセルセンサにおいてスナップ画像を形成するスナップ画像形成方法において、
フォトディテクタをリセットするステップと、
上記フォトディテクタ上に電荷信号を蓄積するステップと、
上記フォトディテクタからの電荷信号を、スナップショットトランジスタを介してキャパシタンスに転送するステップと、
上記電荷信号をバスに読み出すステップとを有するスナップ画像形成方法。
【請求項１２】
上記フォトディテクタは、傾斜を有するクロック信号によってリセットされることを特徴とする請求項１１記載のスナップ画像形成方法。
【請求項１３】
上記キャパシタンスは、ドライバトランジスタのゲートキャパシタンスであることを特徴とする請求項１２記載のスナップ画像形成方法。
【請求項１４】
複数のピクセルを有する相補形金属酸化膜半導体撮像素子アレーにおいて、各ピクセルは、
フォトディテクタと、
上記フォトディテクタに接続されたソースと、リセット入力信号源が供給されるゲートと、第１のバスに接続されたドレインとを有するリセット金属酸化膜半導体電界効果トランジスタと、
上記フォトディテクタに接続されたソースと、スナップ信号が供給されるゲートとを有するスナップショット金属酸化膜半導体電界効果トランジスタと、
第２のバスに接続されたドレインと、上記スナップショット金属酸化膜半導体電界効果トランジスタのドレインに接続されたゲートとを有するドライバ金属酸化膜半導体電界効果トランジスタと、
上記ドライバ金属酸化膜半導体電界効果トランジスタのソースに接続されたドレインと、アクセス信号が供給されるゲートと、行バスに接続されたソースとを有する分離金属酸化膜半導体電界効果トランジスタとを備える相補形金属酸化膜半導体撮像素子アレー。
【請求項１５】
上記リセット金属酸化膜半導体電界効果トランジスタ、スナップショット金属酸化膜半導体電界効果トランジスタ、ドライバ金属酸化膜半導体電界効果トランジスタ及び分離金属酸化膜半導体電界効果トランジスタは、全て同じ極性を有することを特徴とする請求項１４記載の相補形金属酸化膜半導体撮像素子アレー。
【請求項１６】
更に、上記第２のバスに接続された列ドライバ回路を備える請求項１５記載の相補形金属酸化膜半導体撮像素子アレー。
【請求項１７】
更に、上記行バスに接続された行バッファ回路を備える請求項１６記載の相補形金属酸化膜半導体撮像素子アレー。
【請求項１８】
それぞれがフォトディテクタを有する複数のアクティブピクセルセルを有する相補形金属酸化膜半導体撮像素子アレーにおいて、
スナップショット信号が受信されたときに、フォトディテクタから電荷をドライバトランジスタに転送するスナップショットトランジスタを備える相補形金属酸化膜半導体撮像素子アレー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子撮像素子（ｅｌｅｃｔｒｏｎｉｃ ｉｍａｇｅ ｄｅｖｉｃｅ）に関し、詳しくは、「スナップショット（ｓｎａｐｓｈｏｔ）」画像生成能力を有する低雑音相補形金属酸化膜半導体イメージセンサに関する。
【０００２】
【従来の技術】
相補形金属酸化膜半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ：以下、ＣＭＯＳという。）ピクセルセンサ（ｐｉｘｅｌ ｓｅｎｓｏｒｓ）の登場により、カメラ及びビデオのシステム用のフォトセンサの画像処理に対して、特筆すべき利点が新たに見いだされた。ＣＭＯＳを用いたイメージセンサ（ｉｍａｇｅｓ ｓｅｎｓｏｒ）は、電荷結合素子（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ：以下、ＣＣＤという。）等の他の技術に比べて、製造コストが安く、消費電力が小さいという利点を有している。しかしながら、ＣＭＯＳイメージセンサの性能は、多くの場合、各電子画像又はピクチャを読み出す度にフォトダイオードを既知の電位にリセットするときに生じる雑音によって制限される。ＣＣＤを用いたカメラでは、ＣＣＤのリセット雑音は、１つのキャパシタンスのみ、すなわち光によって生成された電荷（ｐｈｏｔｏ−ｇｅｎｅｒａｔｅｄ ｃｈａｒｇｅ）を電圧に変換するセンスデフュージョンダイオード（ｓｅｎｓｅ ｄｉｆｆｕｓｉｏｎ ｄｉｏｄｅ）でしか発生しないので、このような雑音は、容易に抑圧することができる。更に、ピクセル毎のリセットレベルと信号レベルは連続して読み出され、リセット雑音は１つのメモリ素子を用いて効果的に除去でき、リセット雑音を除去するために、ビデオ信号を前処理するためのフルフレームのメモリを必要はない。
【０００３】
また、ＣＭＯＳセンサ内のリセット雑音（ｋＴＣ雑音）により、リセット後の各フォトディテクタの上述した電圧が不安定になるが、ピクセル毎のリセット信号を、通常は、用いることができない。ＣＭＯＳ撮像素子（ｉｍａｇｅｒ）のリセット雑音は、ゆらぎ雑音（ｔｅｍｐｏｒａｌ ｎｏｉｓｅ）が支配的であり、撮像素子の全体的な性能に影響を与えるため、全てのリセット及び信号レベルを個別に読み出すことなく、リセット雑音を抑圧するピクセル毎の前置増幅器を設け、後にフルフレームのメモリを用いて、相関されたリセット雑音を減算する必要がある。更に、前置増幅器は、光を集めるために使用されるピクセルの極小さな領域（ｆｒａｃｔｉｏｎ）を最大にするために、可能な限り小型である必要がある。同時に、集光領域を最大化し、リセット雑音を最小化することにより、センサの性能が高まり、センサは、低レベルの光に対しても動作できるようになる。
【０００４】
【発明が解決しようとする課題】
１９９３年、ＩＥＥＥ電子デバイス会議（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）第５８３頁、メンディス（Ｍｅｎｄｉｓ）他著「高統合型撮像システム用の１２８×１２８ＣＭＯＳアクティブピクセルイメージセンサ（Ａ １２８ｘ１２８ ＣＭＯＳ Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｉｍａｇｅ Ｓｅｎｓｏｒ ｆｏｒ Ｈｉｇｈｌｙ Ｉｎｔｅｇｒａｔｅｄ Ｉｍａｇｉｎｇ Ｓｙｓｔｅｍｓ）」には、単一段の（ｓｉｎｇｌｅ−ｓｔａｇｅ）、電荷結合素子（ＣＣＤ）形のイメージセンサが開示されている。この方式では、従来のＣＭＯＳ技術とは大きく異なるプロセスの拡張が必要であるが、この撮像素子には、ピクセル前置増幅器をサポートする補助的なＣＭＯＳ素子が一緒に集積化されているため、この撮像素子全体は、伝統的にはＣＭＯＳ撮像素子とみなされる。例えば、フォトゲート（ｐｈｏｔｏｇａｔｅ）は、電磁波スペクトルの可視光領域において、光透過性を有していなくてはならない。更に、ＣＣＤにおいて一般的になされているように、例えば薄膜酸化インジウムスズ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ：以下、ＩＴＯという。）ゲート電極（米国特許第６００１６６８号参照）等の透明ゲート電極を用いて、可視スペクトルの青成分の感度を適切なレベルに高める必要がある。ＣＭＯＳにＩＴＯ電極を組み込むと、ウェハが汚染される虞があり、これに伴って歩留まりも低下するため、ＩＴＯ電極の組込みをサポートしているＣＭＯＳ製造プロセスはない。しかしながら、メンディスの電荷に基づく前置増幅器では、スナップ画像の形成とピクセル内相関二重サンプリング（ｉｎ−ｐｉｘｅｌ ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）の両方を容易に実現するために、理想的には、各ピクセル毎にストレージサイト（ｓｔｏｒａｇｅ ｓｉｔｅ）を設ける必要がある。更に、ＣＭＯＳ技術との非互換性に関する問題として、このストレージサイトを光学的に分離して、画像スメアを抑制することが難しいという問題がある。
【０００５】
米国特許第５８９８１６８号には、列毎の回路を設けることによって３つの金属酸化膜半導体電界効果トランジスタ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ：以下、ＭＯＳＦＥＴという。）のみを用いたピクセル毎の前置増幅器を有する小型のＣＭＯＳ、及びリセットレベルと信号レベルを連続して読み出す方法が開示されている。この装置では、例えばリセット雑音を抑圧するために必要な相関二重サンプリングを実行するために、例えば、各特定の列に設けられた各ピクセルの行（ｃｏｌｕｍｎ）をサポートする行バッファ（米国特許５８９８１６８号図５及び図６参照）が必要である。或いは、オンチップ上又は外部のカメラ電子回路（ｃａｍｅｒａ ｅｌｅｃｔｒｏｎｉｃｓ）内にフルページ（ｆｕｌｌ ｐａｇｅ）のメモリを設け、各ピクセルの信号値から各ピクセルのリセット値をフレーム毎に減算しなければならない。更に、ピクセルの各行のソースフォロワは全て互いに接続されているので、各ピクセル毎に検出されたリセット及び信号のレベルの不正確さを最小にするためには、例えば列毎の画像形成処理を実行しなければならない。
【０００６】
【課題を解決するための手段】
包括的に言えば、本発明は、相補形金属酸化膜半導体（ＣＭＯＳ）又は他の半導体製造技術によって実現される低雑音撮像装置を提供する。低雑増幅装置は、フォトディテクタと、ＣＭＯＳ撮像素子周辺回路に存在する補助的な回路と同一の極性を有するただ４つの金属酸化膜半導体電界効果トランジスタとから構成される小型の前置増幅器を用いて、リセット（ｋＴＣ）雑音を効率的に抑圧する。サポート回路（ｓｕｐｐｏｒｔｉｎｇ ｃｉｒｃｕｉｔｓ）は、単純化されたピクセル回路が画像アレーに亘って画像を同期的に取得（すなわち、スナップショットを撮像）し、低雑音で信号を読み出し、低雑音でピクセルを効率的にリセットするためにピクセル回路を補助する。
【０００７】
本発明に基づく低雑音増幅装置は、各ピクセル内の集合的回路と、行バッファ増幅器及び列毎の回路（ｒｏｗ−ｂａｓｅｄ ｃｉｒｃｕｉｔｒｙ）内のサポート回路と、ピクセルの各行及び列に対して動作する波形生成回路とを備える。アクティブピクセルからの信号は、４つの金属酸化膜半導体電界効果トランジスタのみを備えるピクセルと、波形生成器と、標準的な行バッファとを備える低雑音信号増幅装置によって読み出される。フォトディテクタのリセット雑音を抑圧する回路に加えて、ダウンストリーム回路内の行バッファは、代表的には、追加的な信号処理、サンプルアンドホールド処理、オプションであるビデオパイプライン処理を実行し、及び行バッファ自信によって生成される虞がある時間的及び空間的雑音を抑圧するための行増幅オフセットキャンセル機能を有する。
【０００８】
本発明に基づく低雑音装置は、次のようなキーとなる機能を提供する。すなわち、本発明に基づく低雑音装置は、（１）真の「スナップショット（ｓｎａｐｓｈｏｔ）」画像を撮像し、（２）相関二重サンプリングのためのアナログメモリを設けることなく、リセット雑音を抑圧し、（３）センスキャパシタンスが小さなソースフォロワ増幅器により、高い感度を実現し、（４）増幅器に要求される帯域幅を最小化して増幅器の時定数及び漂遊容量の変化に起因した固定パターン雑音の発生を回避し、（５）適切な電源除去比（ｐｏｗｅｒ ｓｕｐｐｌｙ ｒｅｊｅｃｔｉｏｎ）を実現し、専用のサポート回路を必要としないオンチップの撮像素子の開発を可能にし、（６）１０ミクロン以下のピクセルピッチを有する撮像アレーに対する互換性を有する。
【０００９】
本発明は、標準的なシリサイド化されたサブミクロンのＣＭＯＳ（ｓｔａｎｄａｒｄ ｓｉｌｉｃｉｄｅｄ ｓｕｂｍｉｃｒｏｎ ＣＭＯＳ）と完全なプロセス互換性を有するという利点を有している。更に、本発明では、回路の複雑性がアクティブピクセルセルと周辺回路との間に亘って分散されるため、歩留まりが向上し、ダイコストが低減される。スペクトル応答は、近紫外線（４００ｍ）から近赤外線（＞８００ｎｍ）までの広範囲に亘る。
【００１０】
本発明では、各ピクセル内には、４つのＭＯＳＦＥＴのみしかないので、本発明は、ＣＭＯＳにおける０．２５μｍのデザインルールを用いて、ピクセルピッチを５μｍとすると、無処理の光フィルファクタ（ｏｐｔｉｃａｌ ｆｉｌｌ ｆａｃｔｏｒ）＞４０％となる。実際の光フィルファクタは、市販されているＣＭＯＳプロセスにおけるラテラルコレクション（ｌａｔｅｒａｌ ｃｏｌｌｅｃｔｉｏｎ）及び長い拡散長（ｌａｒｇｅ ｄｉｆｆｕｓｉｏｎ ｌｅｎｇｔｈ）に起因して、若干大きくなる。更に、本発明は、電磁干渉に対する高い耐性を実現できるため、デジタル論理回路と信号処理回路を同じ場所に配置することができる柔軟性があるという利点を有している。
【００１１】
低雑音アクティブピクセルセンサ（ａｃｔｉｖｅ ｐｉｘｅｌ ｓｅｎｓｏｒ：以下、ＡＰＳという。）は、所望のオンチップカメラアーキテクチャに実装されて、ゆらぎ読出雑音（ｔｅｍｐｏｒａｌ ｒｅａｄ ｎｏｉｓｅ）を１０ｅ−以下（ビデオ画像又は電子機器による静止画像と互換性を有するデータレートにおいて）にすることができ、最大信号の固定パターン雑音を０．０２％（競合するＣＣＤ撮像素子と同等）より十分低くでき（競合するＣＣＤ撮像素子と同等）、非線形性を０．５％より低くし、３．３Ｖの電源に対して、信号の振幅（ｓｉｇｎａｌ ｓｗｉｎｇ）を１Ｖ以上にすることができ、大きな電荷を処理する能力を有し、単純なシリアルインタフェースを用いてフレーム毎に更新される可変感度（ｖａｒｉａｂｌｅ ｓｅｎｓｉｔｉｖｉｔｙ）を、デジタルインタフェースを介してホストマイクロプロセッサに供給することができる。
【００１２】
【発明の実施の形態】
以下、当業者が本発明を理解し、実施できるように、本願発明者が本発明の最良の実施の形態と考える具体例を説明する。ここでは、特に、「スナップショット（ｓｎａｐｓｈｏｔ）」画像生成能力を有する低雑音ＣＭＯＳイメージセンサ回路の具体例により本発明の基本原理を説明するが、様々な変形例は当業者にとって明らかである。これらのあらゆる変形例、等価物、代替物は、本発明の範囲内にある。
【００１３】
本発明に基づくＣＭＯＳの読出及び増幅装置は、アクティブピクセルＣＭＯＳ撮像素子（ｉｍａｇｅｒ）の具体的設計を含む。本発明のプロトタイプとして、例えば、１０２４（行）×７２８（列）の可視光検出器（フォトディテクタ）アレーからなる可視光撮像素子として低雑音ＡＰＳを構成することができる。アクティブピクセルの行及び列は、０．２５μｍのデザインルールを用いて、中心から中心までの距離を５μｍとすると、無処理の光フィルファクタ（ｏｐｔｉｃａｌ ｆｉｌｌ ｆａｃｔｏｒ）＞４０％となる。光センス領域の周辺部におけるフォトディテクタの幾つかの行及び列を金属により覆い、オフチップ信号処理用のダークレベルの設定に用いてもよい。更に、各列のフォトディテクタを色フィルタで覆い、カラー撮像素子を形成してもよい。例えば、奇数列に対して、左から順に赤フィルタ、緑フィルタ、青フィルタのパターンを繰り返し、偶数列に対して、左から順に青フィルタ、赤フィルタ、緑フィルタのパターンを繰り返し、これらのパターンにより全ての列を構成してもよい。また、標準的なベイヤフィルタ（Ｂａｙｅｒ ｆｉｌｔｅｒ）パターンを用いることもできる。
【００１４】
図２は、本発明に基づいて設計された低雑音ピクセル１０の構成を示す回路図である。この好ましい具体例において、センサアレーの各ピクセル１０は、フォトディテクタ１２と、使用可能なピクセルの実際の状態（ｒｅａｌ ｅｓｔａｔｅ）を効率的に用いることができるようにするための同一の極性の４つの金属酸化膜半導体電界効果トランジスタ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ：以下、ＭＯＳＦＥＴという。）Ｍ１、Ｍ２、Ｍ３、Ｍ４とを備える。ＭＯＳＦＥＴ Ｍ１は、信号を列毎に読み出すときには、ソースフォロワ増幅器のドライバとして機能し、フォトディテクタ１２をリセットするときには、リセット増幅器のドライバとして機能するという２つの役割を有している。実際のスナップショットを撮像する前にも、列毎のリセットが実行される。（後述するように）各列をフィードバック増幅器を介してリセットするために必要な時間は、ほんの約３０μｓであるので、画像を実際に電子的に撮像する前に、数十ｍｓで撮像素子を「セットアップ」することができる。例えば、この具体例に示す１０２４×７２８撮像素子では、約２０ｍｓでＣＭＯＳ撮像素子をリセットすることができる。更に、本発明では、信号をリセットする間に、リセット増幅器を動作させるピクセル外部の回路を用いて、オンチップ又はオフチップメモリを用いた相関二重サンプリングを行うことなく、リセット雑音を抑圧することができる。ＭＯＳＦＥＴ Ｍ２は、画像の電子的な「スナップショット」を得るために、各フォトディテクタ１２からの信号をＭＯＳＦＥＴ Ｍ１のゲートに転送する。
【００１５】
ＭＯＳＦＥＴ Ｍ３は、幾つかの動作モードで使用される。リセットの間、ＭＯＳＦＥＴ Ｍ３は、ＭＯＳＦＥＴ Ｍ１のゲート上の「スナップショット」光電荷（”ｓｎａｐｓｈｏｔ”ｐｈｏｔｏ−ｃｈａｒｇｅ）とともに、フォトディテクタ１２上に残っている全ての電荷を放電し、フィードバックによりエンハンスされた増幅器（ｆｅｅｄｂａｃｋ−ｅｎｈａｎｃｅｄ ａｍｐｌｉｆｉｃａｔｉｏｎ）を介したピクセルの完全なるリセットを容易にする。信号蓄積（ｓｉｇｎａｌ ｉｎｔｅｇｒａｔｉｏｎ）及び画像捕捉の間、ＭＯＳＦＥＴ Ｍ３はディスエーブルにされ、光によって生成されたキャリアは、フォトダイオード１２を前に確立されたリセットレベルから放電させる。スナップショット画像が捕捉された後、蓄積処理（ｉｎｔｅｇｒａｔｉｏｎ ｅｐｏｃｈ）の後に発生する望ましくない全ての光電荷を放出するために、ＭＯＳＦＥＴ Ｍ３はイネーブルにされる。ＭＯＳＦＥＴ Ｍ２は、ＭＯＳＦＥＴ Ｍ１のゲート上に光によって生成された信号をサンプリングするために、スナップ画像捕捉の間に、短時間イネーブルにされる。ＭＯＳＦＥＴ Ｍ４は、リセット及び読出の間はピクセルの各列を分離し、リセットの間はトランスインピーダンス増幅器用のカスコードＦＥＴ（ｃａｓｃｏｄｅ ＦＥＴ）を提供し、スナップショット蓄積（ｓｎａｐｓｈｏｔ ｉｎｔｅｇｒａｔｉｏｎ）の間はソースフォロワをディスエーブルにし、信号読出の間はソースフォロワ増幅器ＭＯＳＦＥＴ Ｍ１を周辺回路の電流源（ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ）に接続するといった機能を交互に果たす。本発明を適用した代表的な２次元アレーにおいては、従来と同様、水平及び垂直シフトレジスタによる多重化処理が実行される。
【００１６】
ここでは、ＭＯＳＦＥＴ Ｍ１をドライバトランジスタとも呼び、ＭＯＳＦＥＴ Ｍ２をスナップショットトランジスタとも呼び、ＭＯＳＦＥＴ Ｍ３をリセットトランジスタとも呼び、ＭＯＳＦＥＴ Ｍ４を分離トランジスタ（ピクセルを行バッファから分離する役割を有しているため）とも呼ぶ。
【００１７】
フォトダイオード１２は、例えば透明なシリサイド（ｓｉｌｉｃｉｄｅ ｃｌｅａｒｅｄ）を有する基板ダイオード（ｓｕｂｓｔｒａｔｅ ｄｉｏｄｅ）により構成することができる。シリサイドは、可視光に対して不透明であるため、この具体例では、シリサイドを透明にする必要がある。ピクセル１０は、広範囲のスペクトル応答、ブルーミング（ｂｌｏｏｍｉｎｇ）及び信号蓄積時間の制御、ＣＭＯＳ製造プロセスとの互換性が得られるとともに、光検出領域が最も広く得られるように設計されている。
【００１８】
標準的なサブミクロンのＣＭＯＳプロセスとの最大限の互換性を保つために、フォトダイオード１２は、ｎ型ＭＯＳＦＥＴの低濃度にドープされたドレイン（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ：ＬＤＤ）注入と同時に形成される。このプロセスにより、多くのＣＭＯＳプロセスにおいて共通である、ｐ型基板にｎオンｐ（ｎ−ｏｎ−ｐ）フォトダイオード接合が形成される。ここでは更なるイオン注入処理が不要であるので、アクティブピクセル回路１０のプロセス及びウェハのコストは、標準的な大量生産のデジタル電子素子のプロセス及びウェハのコストと同程度に押さえることができる。
【００１９】
好ましい具体例においては、図３の回路構成により示すように、フォトディテクタ１２は、画像捕捉の開始時にリセットされる。バス２４は、フォトディテクタアレー内の全てのピクセルを、スイッチングＭＯＳＦＥＴ Ｍ１０１と負荷ＭＯＳＦＥＴ Ｍ１０２を含む行バッファ１００に接続する。負荷ＭＯＳＦＥＴ Ｍ１０２は、ソースフォロワ増幅器ＭＯＳＦＥＴ Ｍ１、カスコードＭＯＳＦＥＴ Ｍ４、及びサポートしている行バッファ内の相補的なＭＯＳＦＥＴ Ｍ１０１から構成される複合インバータ増幅器（ｃｏｍｐｏｓｉｔｅ ｉｎｖｅｒｔｅｒ ａｍｐｌｉｆｉｅｒ）をバイアスする適切な電圧に設定される。リセット増幅器の他の端子は、行ドライバ２００内に設けられたスイッチングＭＯＳＦＥＴ２０１を介して接地されている。フォトダイオード１２をリセットするフィードバックパスは、行バス２０を介してＭＯＳＦＥＴ Ｍ３のゲートをＭＯＳＦＥＴ Ｍ１０２のドレインに接続することにより形成される。したがって、複合インバータ増幅器は、ＭＯＳＦＥＴ Ｍ１のミラーキャパシタンス（Ｍｉｌｌｅｒ ｃａｐａｃｉｔａｎｃｅ）によって実現される容量性フィードバックパスを有するリセット積分器（ｒｅｓｅｔ ｉｎｔｅｇｒａｔｏｒ）として構成されている。その結果、ＭＯＳＦＥＴ Ｍ３のゲートに適切なΦＲ／Ａ／Ｄ波形を供給することにより、傾斜を有する波形のリセット信号（図８に示す）を適用して、低雑音のリセットが達成される。ΦＲ／Ａ／Ｄ波形は、ＣＭＯＳ撮像素子の各列をサポートする列ドライバ回路において特別に生成される。各列がリセットされているとき、ΦＲ／Ａ／Ｄ波形は、図８に示すＶｒｅｓｅｔ波形と同じである。したがって、ＭＯＳＦＥＴ Ｍ１は、相互コンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）として機能し、リセットＭＯＳＦＥＴ Ｍ３は、ΦＲ／Ａ／Ｄ波形によって制御される抵抗として機能する。ＭＯＳＦＥＴ Ｍ３からなる直列抵抗は、減少するランプ波形（ｄｅｃｒｅａｓｉｎｇ ｒａｍｐ ｗａｖｅｆｏｒｍ）（図８）を徐々にゲートに供給することによって徐々に増加し、ＭＯＳＦＥＴ Ｍ１のフィードバック相互コンダクタンスに、フィードバックを介したリセット雑音をゼロにする機会を与える。このアクティブピクセル処理（ａｃｔｉｖｅ−ｐｉｘｅｌ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）により、標準ＣＭＯＳ撮像素子技術を用いて、数十μｓ間にリセットを行うことができる。
【００２０】
図４は、本発明を適用した増幅装置の信号蓄積モード時における構成を示す回路図である。この信号蓄積モードでは、ＭＯＳＦＥＴ Ｍ３及びＭＯＳＦＥＴ Ｍ４は、ディスエーブルにされ、電荷が、フォトダイオード１２のキャパシタンスに蓄積される。ここに示す具体例では、光によって生成された電子は、光電圧（ｐｈｏｔｏｖｏｌｔａｇｅ）をグランド電位に向けて放電する。信号蓄積を確実にさせるために、サポートしている全ての列ドライバ及び行バッファ回路をオフにして、ピクセルのアレーを分離する。ピクセルを上述のように構成することにより、特定された蓄積処理時間に、電子シャッタが実現される。
【００２１】
図５は、上述と同じ回路のスナップショットモード時における構成を示す回路図である。このスナップショットモードでは、ΦＳ／Ｈ＆Ｒ信号が短時間イネーブルにされ、フォトダイオード１２のキャパシタンスからＭＯＳＦＥＴ Ｍ１のゲートキャパシタンスに電荷が移動される。
【００２２】
図６は、同じ回路の信号読出モード時における構成を示す回路図である。各列内のピクセル１０は、左から右に又は右から左に順次読み出される。この読出は、ＭＯＳＦＥＴ Ｍ２０２をイネーブルにすることにより開始され、ＭＯＳＦＥＴ Ｍ１の上側の端子は、列バス２２を介して低インピーダンスの電圧源Ｖａｍｐに接続される。ＭＯＳＦＥＴ Ｍ４の下側の端子は、行バス２４を介して、行バッファ内の電流源Ｍ１０４に接続される。ＭＯＳＦＥＴ Ｍ１は、今度はソースフォロワドライバとなり、各ＭＯＳＦＥＴ Ｍ１のゲートからサンプリングされた信号が、行バス２０に効率的に転送される。更に、低インピーダンスの電圧源Ｖｄｒａｉｎが、列バス２０を介してＭＯＳＦＥＴ Ｍ３のゲートに接続され、これにより、フォトダイオード１２から好ましくない全ての光信号（ｐｈｏｔｏ−ｓｉｇｎａｌ）が継続して放電される。
【００２３】
傾斜を有する波形のリセット信号を複合リセット増幅器に適用することにより、リセットスイッチＭ３が完全に開く前に、ｋＴＣ雑音の包絡線を減衰させることができる。傾斜を有する波形のリセット信号を用いることにより、完全な雑音抑圧のためには、列を数十μｓでリセットすることができ、或いは雑音の低減の度合いを適度にすれば、リセットに要する時間を更に短縮することができる。
【００２４】
参照により本願に援用される、１９９８年４月８日に出願された米国特許出願番号０９／０５７４２３号（出願人管理番号９７Ｃ０８７）「順次的な列リセットを用いた小型の低雑音アクティブピクセルセンサ（ＣＯＭＰＡＣＴ ＬＯＷ−ＮＯＩＳＥ ＡＣＴＩＶＥ ＰＩＸＥＬ ＳＥＮＳＯＲ ＷＩＴＨ ＰＲＯＧＲＥＳＳＩＶＥ ＲＯＷ ＲＥＳＥＴ）」には、リセット時における一般化された小信号等価回路モデルが開示されている。この回路によれば、リセットスイッチ抵抗ＲＳＷに依存した、リセット接続点における定常状態の雑音の包絡線を算出することができる。リセット電圧の立ち下がりが余りにも遅すぎると、各列のリセットに時間がかかりすぎ、ビデオフレームレートにおける動作に問題が生じる。一方、傾斜を有する波形のリセット信号の立ち下がりが余りにも速いと、ｋＴＣ雑音の包絡線は十分に減衰されず、スイッチが完全に開く前にリセット雑音を抑圧することができなくなる。
【００２５】
図７は、複合リセット増幅器の小信号等価回路であり、フォトダイオード１２は、電圧がＶ１である接続点（ｎｏｄｅ）と、接地されたキャパシタンスＣ１とを有する。また、複合リセット増幅器の出力点の電圧はＶ２であり、出力キャパシタンスＣ０及び出力コンダクタンスＧ０は接地されている。出力キャパシタンスＣ０は、リセットアクセスバス全体に関連し、その殆どは、各列のＭＯＳＦＥＴ Ｍ３とＭＯＳＦＥＴ Ｍ４の接合に由来している。ｇｍは、ＭＯＳＦＥＴ Ｍ１の相互コンダクタンスであり、ＭＯＳＦＥＴ Ｍ４によって小さくすることができ、制御された電流源として表される。フィードバックキャパシタンスＣｆｂは、ＭＯＳＦＥＴ Ｍ１の寄生ミラーキャパシタンスである。ＭＯＳＦＥＴ Ｍ１からの雑音は、電流源ｉｎとして表され、ＭＯＳＦＥＴ Ｍ３（線形領域（ｏｈｏｍｉｃ ｒｅｇｉｏｎ）で動作する）からの雑音は、電圧源ｖｎとして表される。この単純化されたモデルには、傾斜を有する波形のリセット信号の容量性フィードスルーに由来する雑音は含まれていない。
【００２６】
小信号等価回路を用いて、以下のように単純化された雑音式を導き出すことができる。
【００２７】
【数１】
2004511183.tif 000003
【００２８】
ここで、増幅器の直流利得Ａｄｃが１より遙かに大きいとすると、実効（ｒｍｓ）リセット雑音は、以下のように表すことができる。
【００２９】
【数２】
2004511183.tif 000004
【００３０】
したがって、傾斜を有する波形のクロック信号の時定数は、無次元量（ｋ１＋ｋ２）が１より遙かに大きくなるように適切に選択される。これにより、リセット雑音は、相互コンダクタンス増幅器のフィードバックキャパシタンスから生じる非常に小さな量に低減される。本発明では、このフィードバックキャパシタンスは、ＭＯＳＦＥＴ Ｍ１の寄生ミラーキャパシタンスである。
【００３１】
本発明では、１０００×７００フォーマット、７μｍ×７μｍピクセル、ｇｍ＝２０μΩ、Ｇ０＝０．０８μΩ、Ａｄｃ＝３００、Ｃ１＝１５ｆＦ、Ｃ０＝３．０ｐＦ、Ｃｆｂ＝０．３ｆＦといった近似設計値を用いる。傾斜を有するクロックの周波数は、ビデオレートの動作との完全互換性を有する２５ｋＨｚが望ましく、したがって、ＲＳＷ＝５０ＧΩとし、傾斜を有するクロックの時定数を２５μｓとする必要がある。これにより、好ましい具体例では、ｋ１＋ｋ２＝５８となり、等化雑音キャパシタンスは１．１８ｆＦとなる。フォトディテクタの公称キャパシタンスは１５ｆＦであり、ｋＴＣは、関連するキャパシタンスの平方根に比例することから、リセット雑音は、約５５ｅ−から僅か１４ｅ−までに抑圧することができる。
【００３２】
スイッチ抵抗ＲＳＷは、サポートするラインレート（ｌｉｎｅ ｒａｔｅ）に応じて、変更する必要がある。ラインレートが高いときは、スイッチ抵抗ＲＳＷを低くする必要がある。傾斜を有するクロックの時定数を適切に短くした場合におけるリセット雑音への影響を、数値化して表１に示す。時定数を２．７μｓとすると、読出雑音は、５５ｅ−に低下する。
【００３３】
【表１】
2004511183.tif 000005
【００３４】
好ましい具体例においては、標準の行バッファは、行バス２０を監視し、ビデオ信号が利用可能になるとビデオ信号を読み出す。行バッファ上のキー要求（ｋｅｙ ｒｅｑｕｉｒｅｍｅｎｔ）は、電圧モード信号を取り扱う従来の設計と同様であり、当業者にとって周知である。
【００３５】
本発明では、標準のＣＭＯＳデジタル論理回路を用いて、様々なクロック信号がオンチップで生成される。したがって、このデジタル論理回路を実装することにより、「ウィンドウ化（ｗｉｎｄｏｗｉｎｇ）」が可能になり、ここでユーザは、適切なサブフォーマットを達成する（ｃｌｏｃｋ）適切なサポート論理回路をイネーブルにするだけで、様々なフォーマットで撮像素子を簡単に読み出すことができる。ウィンドウ化により、候補の具体例（ｃａｎｄｉｄａｔｅ ｅｍｂｏｄｉｍｅｎｔ）のうちの１０２４×７２８フォーマットを、アレー全体を読み出すことなく、１つ以上の任意のサイズ及び縦横比を有するＭ×Ｎアレーとして読み出すことができる。例えば、ユーザがコンピュータに互換性を有する「ＶＧＡ」フォーマット（すなわち、約６４０×４８０）を、アレー全体の全てのピクセルを読み出すことなく、コモンインタフェースフォーマット（Ｃｏｍｍｏｎ Ｉｎｔｅｒｆａｃｅ Ｆｏｒｍａｔ：ＣＩＦ；通常、３５２×２４０）又はクオータコモンインタフェースフォーマット（Ｑｕａｒｔｅｒ Ｃｏｍｍｏｎ Ｉｎｔｅｒｆａｃｅ Ｆｏｒｍａｔ：ＱＣＩＦ；通常、１７６×１２０）に変換することができる。これにより、サポート回路が単純化され、コストが低減され、更に特定の通信媒体の要求に対応できるようになる。例えば、ＱＣＩＦのみを有する遠隔のユーザへの個人的な通信会議（ｔｅｌｅｃｏｎｆｅｒｅｎｃｅ）リンクは、ＱＣＩＦ解像度に対応するように最適化され、これにより、通信会議リンクに必要とされる帯域幅を低減することができる。更なる具体例として、ＣＩＦに基づいて構成された撮像素子により、完全なＣＩＦ画像を提供するとともに、信号処理及びデータ圧縮に対して高い重要度を有する画像の部分に関する情報をウィンドウ化して提供することもできる。通信会議においては、例えば、人の口の周辺のウィンドウを全体のＣＩＦ画像より高い頻度で送信するとよい。これにより、通信会議リンク全体に要求される帯域幅を低減することができる。
【００３６】
本発明の範囲及び思想から逸脱することなく、上述の好ましい具体例を様々な分野に応用し、又は変更できることは当業者にとって明らかである。したがって、本発明は、添付の請求の範囲に基づき、上述した具体例とは異なる形態でも実現できることは明らかである。
【図面の簡単な説明】
【図１】
米国特許第５８９８１６８号に開示されているＣＭＯＳ撮像アレー内の小型増幅装置の構成を示す回路図である。
【図２】
本発明に基づくＣＭＯＳ撮像アレーの小型増幅装置の構成を示す回路図である。
【図３】
本発明に基づくＣＭＯＳ撮像アレーの小型増幅装置における撮像アレー全体の列毎のリセット処理時の動作を示す回路図である。
【図４】
本発明に基づくＣＭＯＳ撮像アレーの小型増幅装置における光によって生成された信号の全体的な蓄積処理時の動作を示す回路図である。
【図５】
本発明に基づくＣＭＯＳ撮像アレーの小型増幅装置における撮像アレーの全体的なスナップ画像形成処理時の動作を示す回路図である。
【図６】
本発明に基づくＣＭＯＳ撮像アレーの小型増幅装置における撮像アレーの列毎の読み出し処理時の動作を示す回路図である。
【図７】
フィードバック拡張リセット処理時の本発明に基づくＣＭＯＳ撮像アレーの小型増幅装置の等価回路の回路図である。
【図８】
画像アレーの列毎のリセット処理時のＶｒｅｓｅｔクロック信号用のリセット波形を示す図である。
【国際公開パンフレット】
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2004511183.tif 000007
2004511183.tif 000008
2004511183.tif 000009
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【国際調査報告】
2004511183.tif 000027