(57)【要約】メモリセルマトリクスのカラムの１つに沿って構成されたチャネル領域（６）は、ゲート誘電層（９）によって包囲されるリブ（７）の部分である。１つのロウに属するＭＯＳトランジスタのゲート電極（１１、１２）は、帯状のワード線（１０）の部分であるので、メモリセルマトリクスの各交差点において、関連するワード線（１０）のゲート電極（１１、１２）を有する垂直デュアルゲートＭＯＳトランジスタが関連するリブ（７）の両側におけるトレンチ（５）において形成される。
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【特許請求の範囲】
【請求項１】
最上部に層として重ね合わされた上部ソース／ドレイン領域（４）、チャネル領域（６）および下部ソース／ドレイン領域（１５）を有するＭＯＳトランジスタ、ならびに該ＭＯＳトランジスタと接続されたキャパシタ（１８、１９、２０）をそれぞれ有するメモリセルのマトリクス構成を有し、
メモリセルマトリクスの該ＭＯＳトランジスタの該チャネル領域（６）がロウおよびカラムで構成され、該カラムの１つに沿って構成された該チャネル領域（６）は、基板（１）において水平に伸びるリブ（７）の部分であり、
該リブ（７）は、両側および該上部ソース／ドレイン領域（４）の上がゲート誘電層（９）によってそれぞれ包囲され、
該メモリセルマトリクスの該ロウの１つに沿って構成された該ＭＯＳトランジスタのゲート電極（１１、１２）は、帯状のワード線（１０）の部分であって、該ワード線は、該ロウと平行に、および該リブ（７）の上に伸び、かつ該リブ間に該カラムの方向で形成されたトレンチ（５）に上部から係合し、該ワード線（１０）の幅を越えて該トレンチを充填し、
従って、該メモリセルマトリクスの各交差点において、該トレンチ（５）内の関連するリブ（７）の両側に、関連する該ワード線（１０）の該ゲート電極（１１、１２）が形成された垂直デュアルゲートＭＯＳトランジスタが存在する、垂直ＭＯＳトランジスタを有するＤＲＡＭセル構成。
【請求項２】
各メモリセルは、前記ＭＯＳトランジスタの下に積み重ねられたキャパシタ（１８、１９、２０）を有し、かつ、前記下部ソース／ドレイン領域（１５）と電気的に接続され、
金属ビット線（２３）は、該ＭＯＳトランジスタの上に伸び、該ＭＯＳトランジスタは、前記カラムの１つに沿って、および該カラムと平行に構成され、該金属ビット線は、前記ワード線（１０）の上に位置し、かつ、該関連するＭＯＳトランジスタの前記上部ソース／ドレイン領域（４）と電気的に接続される、請求項１に記載のＤＲＡＭセル構成。
【請求項３】
前記キャパシタ（１８、１９、２０）の下に構成される補助支持体基板（２２）が提供され、ウェハボンディングが可能な補助層（２１）が該２つのコンポーネント間に挿入される、請求項２に記載のＤＲＡＭセル構成。
【請求項４】
請求項１に記載のＤＲＡＭセル構成を製作する方法であって、
ａ）上部ソース／ドレイン領域（４）のアレイを基板（１）上に生成するために、ドーピングイオンを注入する工程と、
ｂ）リブ（７）を形成するように接続されたチャネル領域（６）を生成するために、リソグラフィによって生成されたマスクパターンを用いてトレンチをエッチングする工程と、
ｃ）該トレンチに被覆層（８）を生成して、該リブ（７）の表面にゲート誘電層（９）を生成する工程と、
ｄ）帯状のワード線（１０）を堆積およびパターニングする工程であって、ゲート電極（１１、１２）が各ＭＯＳトランジスタの両側に生成される、工程と、
ｅ）該基板（１）の上面にウェハボンディングが可能な第１の補助層（１３）を堆積させ、次に、該第１の補助層（１３）に第１の補助支持体基板（１４）を付与し、その後、該基板（１）を除去する工程と、
ｆ）該チャネル領域（６）に下部ソース／ドレイン領域（１５）のアレイを生成するために、ドーピングイオンを注入する工程と、
ｇ）ＳＴＩ技術によって、浅いアイソレーショントレンチ（１６）を生成する工程と
を包含する、方法。
【請求項５】
ｈ）接点構造（１７）、および関連する前記ＭＯＳトランジスタの前記下部ソース／ドレイン領域（１５）との接点を有する前記第１の補助支持体基板（１４）の前記上面に積み重ねられたキャパシタ（１８、１９、２０）を生成する工程と、
ｉ）該第１の補助支持体基板（１４）の上面にウェハボンディングが可能な第２の補助層（２１）を堆積させ、次に、該第２の補助層（２１）に第２の補助支持体基板（２２）を付与し、その後、該第１の補助支持体基板（１４）および前記第１の補助層（１３）を除去する工程と、
ｊ）該上部ソース／ドレイン領域（４）と直接的に電気的接触するために、該第２の補助支持体基板（２２）の上面に、構造化された金属ビット線（２３）を形成する工程と
をさらに包含する、請求項４に記載の方法。
【請求項６】
プロセス工程において、
ａ）ＳＯＩ基板（１、２、３）が用いられ、かつ、プロセス工程の最後において、
ｅ）まず、シリコン基板（１）がエッチングバックまたは除去され、その後、該ＳＯＩ基板（１、２、３）の埋め込み酸化物層（２）が除去される、請求項４または５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、垂直ＭＯＳトランジスタを有するＤＲＡＭセル構成に関し、かつ、この構成を製作する方法に関する。この方法の場合、トランジスタが浮体（ｆｌｏａｔｉｎｇ  ｂｏｄｙ）を有するのではなく、完全に空乏化され得る。
【背景技術】
【０００２】
現在ＤＲＡＭセル構成、すなわち、ダイナミック半導体メモリにおいて用いられるメモリセルは、ほとんどが長年知られた単一トランジスタメモリセルのみであり、これは、ＭＯＳ選択トランジスタおよびキャパシタを備える。メモリセルの情報は、電荷の形態でキャパシタ上に格納される。キャパシタは、トランジスタがワード線を介して駆動された場合、ビット線を介してキャパシタの電荷が読み出され得るように、トランジスタと接続される。
【０００３】
一般に、高い実装密度を有するＤＲＡＭセル構成を生成することが試みられた。このために、ＭＯＳトランジスタを、ソース、チャネル領域およびドレインが重ね合わされて構成される垂直トランジスタとして設計することは有利である。このタイプのＭＯＳトランジスタは、チャネル長さに関係なく小さい量の空間を占有し得る。さらに、垂直トランジスタ、および各メモリセルの関連するキャパシタを半導体基板上に垂直に重ね合わせて構成することが試みられる。
【０００４】
多数のこのタイプのメモリセルを含む構成が、例えば、ＤＥ第４４  ３０  ４８３  Ａ１号から公知である。各メモリセルは、半導体基板のカラム（ｃｏｌｕｍｎ）においてドレイン領域およびソース領域を含む、垂直に構成された柱状の選択トランジスタを有し、同様に垂直方向に伸びる電流チャネルが、ドレイン領域とソース領域との間で伸び、この電流チャネルは、酸化物の層によって分離された基板カラムを完全に包囲する制御ゲート電極によって制御される。例えば、ドーピングポリシリコン、種々のメモリセルからなる制御ゲート電極は、互いに電気的に接続されて、選択トランジスタを駆動するためのワード線を形成する。
【０００５】
公知のＭＯＳトランジスタの問題は、特に、基板から絶縁され、かつ、例えば、閾値電圧を変更し得る電荷キャリアが集まる柱状のチャネル領域である。例えば、複数の有利な点を有するＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板においても存在する活性領域の完全な絶縁は、従って、いわゆる浮体効果（ｆｌｏａｔｉｎｇ  ｂｏｄｙ  ｅｆｆｅｃｔｓ）として公知の負の効果ももたらす。これらの効果は、活性領域において生成された電荷キャリアが流れ出し得ないという事実によって引き起こされる。これは、特に、ＭＯＳトランジスタのチャネル領域において生成される電荷キャリアに当てはまる。
【０００６】
他方、公知のＭＯＳトランジスタにおいて、ゲート電極がチャネル領域を包囲するにもかかわらず、空乏ゾーンが柱状のチャネル領域の周縁部からその中心にまで完全に伸びることが保証されず、すなわち、チャネル領域を完全に満たす空乏ゾーンという意味では、ＭＯＳトランジスタもまた「完全に空乏化される」かどうかは確実でない。
【０００７】
その有利な点に基づいて益々所望される「完全に空乏化された」タイプのＭＯＳトランジスタは、Ｐドーピングされたチャネル領域が、（平面の）標準的なＭＯＳトランジスタ（基板から分離されない）の場合とは異なって、なんらかの方法で制限された場合にのみ達成可能であるように思われる。これは、例えば、公知のトランジスタの柱状のチャネル領域の場合、または、さらに、ＳＯＩ基板上の平面ＭＯＳトランジスタの場合に当てはまる。しかしながら、これらの場合、絶縁に基づいて基板へのチャネル領域の接続が不在であるという事実が見出される一方で、他方、上述のように、実際、浮体をともなう状態をもたらす。
【０００８】
ＤＥ第１９９  ２９  ２１１  Ａ１号は、ＤＲＡＭセル構成、および、ＭＯＳトランジスタが垂直トランジスタとして設計され、かつ浮体効果が回避される製作方法を開示した。その文献に開示されたトランジスタは、横方向に隣接するゲート電極を有する基板においてこぶ状の突起部を形成する一方で、突起部の別の側に、導電構造を介してゲート電極に電気的に接続され、従って、チャネル領域において生成される電荷キャリアが流出し得る。しかしながら、この公知のセル構成における全体的結果は、対応して製作が複雑に織り込まれた（ｉｎｔｅｒｗｏｖｅｎ）構造である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、浮体なしの可能な限り完全に空乏化されたトランジスタを提供し、同時に、簡単な製作プロセスを確実にするＤＲＡＭセル構成、およびこの構成を製作する方法を提供するという目的に基づく。
【００１０】
本発明により、この目的は、請求項１に記載される特徴を有するＤＲＡＭセル構成によって達成される。
【課題を解決するための手段】
【００１１】
本発明は、垂直ＭＯＳトランジスタを有するＤＲＡＭセル構成を提供し、
最上部に層として重ね合わされた上部ソース／ドレイン領域、チャネル領域および下部ソース／ドレイン領域を有するＭＯＳトランジスタ、ならびにこのＭＯＳトランジスタと接続されたキャパシタをそれぞれ有するメモリセルのマトリクス構成を有し、
メモリセルマトリクスのＭＯＳトランジスタのチャネル領域がロウおよびカラムで構成され、カラムの１つに沿って構成されたチャネル領域は、基板において水平に伸びるリブの部分であり、
リブは、その両側および上部ソース／ドレイン領域の上がゲート誘電層によってそれぞれ包囲され、
メモリセルマトリクスのロウの１つに沿って構成されたＭＯＳトランジスタのゲート電極は、帯状のワード線の部分であって、ワード線は、ロウと平行に、およびリブの上に伸び、かつリブ間にカラムの方向で形成されたトレンチに上部から係合し、ワード線の幅を越えてトレンチを充填し、
従って、メモリセルマトリクスの各交差点において、トレンチ内の関連するリブの両側に、関連するワード線のゲート電極が形成された垂直デュアルゲートＭＯＳトランジスタが存在する。
【００１２】
本発明の基本的考え方は、まず、垂直トランジスタの横方向のデュアルゲートが、チャネル領域の幅およびドーピングに依存して、トランジスタが完全に空乏化された形態で生成されることを容易に可能にし得、第２に、チャネル領域を接続するリブを介して基板のエッジにチャネル領域との接点が作製され得、従って、電荷キャリアが流れ出し得ることである。
【００１３】
好適な実施形態は、ＤＲＡＭセル構成を提供し、この構成は、
各メモリセルは、ＭＯＳトランジスタの下に積み重ねられたキャパシタを有し、かつ、下部ソース／ドレイン領域と電気的に接続され、
金属ビット線は、ＭＯＳトランジスタの上に伸び、ＭＯＳトランジスタは、カラムの１つに沿って、およびカラムと平行に構成され、金属ビット線は、ワード線の上に位置し、かつ、関連するＭＯＳトランジスタの上部ソース／ドレイン領域と電気的に接続される。
【００１４】
カラムの上部ソース／ドレイン領域は、有利にも、帯状の連続的領域として形成され得、かつ対応する金属ビット線に一緒に接続され得る。
【００１５】
本発明は、さらに、請求項１に記載のＤＲＡＭセル構成を製作する方法を提供し、この方法は、
ａ）上部ソース／ドレイン領域のアレイを基板上に生成するために、ドーピングイオンを注入する工程と、
ｂ）リブを形成するように接続されたチャネル領域を生成するために、リソグラフィによって生成されたマスクパターンを用いてトレンチをエッチングする工程と、
ｃ）トレンチに被覆層を生成して、リブの表面にゲート誘電層を生成する工程と、
ｄ）帯状のワード線を堆積およびパターニングする工程であって、ゲート電極が各ＭＯＳトランジスタの両側に生成される、工程と、
ｅ）基板の上面にウェハボンディングが可能な第１の補助層を堆積させ、次に、この第１の補助層に第１の補助支持体基板を付与し、その後、この基板を除去する工程と、
ｆ）チャネル領域に下部ソース／ドレイン領域のアレイを生成するために、ドーピングイオンを注入する工程と、
ｇ）ＳＴＩ技術によって、浅いアイソレーショントレンチを生成する工程と
を包含する。
【００１６】
これは、特に、以下のさらなる工程
ｈ）接点構造、および関連するＭＯＳトランジスタの下部ソース／ドレイン領域との接点を有する第１の補助支持体基板の上面に積み重ねられたキャパシタを生成する工程、
ｉ）第１の補助支持体基板の上面にウェハボンディングが可能な第２の補助層を堆積させ、次に、この第２の補助層に第２の補助支持体基板を付与し、その後、第１の補助支持体基板および第１の補助層を除去する工程と、
ｊ）上部ソース／ドレイン領域と直接的に電気的接触するために、第２の補助支持体基板の上面に、構造化された金属ビット線を形成する工程と
を用いて、全体として簡単なＤＲＡＭの製作の可能性を開く。
【００１７】
本発明によるＤＲＡＭセル構成、およびその製作方法の好適な実施形態は、添付の図面を参照して以下に説明される。
【発明を実施するための最良の形態】
【００１８】
本発明によるＤＲＡＭセル構成の製作において含まれる個々のプロセス工程が図１〜図４を参照して以下に説明される。
【００１９】
図１ｂは、例示的に、４つのメモリセルの構成（マトリクス）を示し、図１ｂに平面図で示される帯状のワード線１０（ゲート）は、マトリクスのロウを規定し、かつ、ロウで隣接し合って構成されるトランジスタと接触する一方で、カラムを規定する帯状の上部ソース／ドレイン領域４は、各々、カラムの１つにおいて構成されるトランジスタの上に伸びる。図１ａは、図１ｂに示される線Ａ−Ａにおける、このセル構成の断面図を示す。より詳細に後述されるように、ＳＯＩ基板から、すなわち、基板上にパターニングされるべきｐ型シリコン層３、および基板とｐ型シリコン層との間に位置する埋め込み酸化物層２から開始することが、製造技術上有利である。
【００２０】
図１ａから見出され得るように、まず、ＳＯＩウェハ、すなわち、ｐ型シリコン層３上に上部ｎドーピングソース／ドレイン領域４のアレイを生成するために、注入工程が用いられる。プロセスシーケンスにおけるこの時点において、さらなる注入工程（ウェルのアレイ、周縁部等）、および周縁部のためのＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いるトレンチアイソレーションの生成が有利に実行され得る。
【００２１】
その後、リソグラフィにより生成されたマスクパターンを用いて、カラム方向に伸びるトレンチ５の（ドライ）エッチングが続き、トレンチ５によって区切られたｐ型シリコンの連続的リブ７が残る（図２ｂ参照）。隣接し合って構成されるトランジスタのチャネル領域６がロウの方向にもたらされる（図１ａ参照）。
【００２２】
次の工程において、例示的に、窒化シリコンが堆積され、ＣＭＰプロセスを用いて平坦化され、その後、エッチングバックされて、次に層８を覆うために利用される窒化物層がトレンチ５において生成される。その後、ゲート酸化物９がリブ７の両側および上に生成される。適切な場合、手順は、トランジスタに関して、セルアレイおよび周縁部において別々に実行され得る。ゲート酸化物９は、特に、熱によって成長した酸化物層を用いて生成され得る。
【００２３】
次のプロセス工程は、帯状のワード線１０の堆積、リソグラフィによるパターニングおよびエッチングを含む。例えば、ドーピングポリシリコン、タングステン、窒化シリコン等の導電性材料、または中間の窒化タングステン層を有する層システムもまたトレンチ５を充填し、ゲート電極１１および１２が形成される。ワード線１０のエッチングの後、特に、スペーサを製作するために、さらなるＳｉＮ堆積およびエッチング工程が実行され得る。さらに、例えば、チップ上に論理回路を製作するために、さらなるソース／ドレイン領域が周縁部において注入され得る。最後に、ウェハボンディングが可能な、通常、酸化物層（ＢＰＳＧ層も可能である）である第１の補助層１３が堆積され得、場合によっては、平坦化され得、従って、図１ａに示される製作状態がもたらされる。
【００２４】
さらなるプロセス工程、ウェハボンディング工程において、第１の補助支持体基板１４が平坦化された補助（酸化物）層１３に付与または接着して結合される。これは、反対側の面を過熱し、その後、これらを接合することによって達成され得る。境界面が接合および冷却された後、所定の時間の後に、補助（酸化物）層（１３）と第１の補助支持体基板１４との間に解除不可能な化学結合が形成される。
【００２５】
形成された構造の処理がさらなるプロセス工程について、（最初に）反対側からロウわれる。この目的で、構造全体が「裏返され」、ここで最上部にある基板がウェットエッチングによって剥離され、埋め込み酸化物層２は、有利にも、エッチングとして利用される。さらに、埋め込み酸化物層２は、化学的機械的平坦化ＣＭＰ、またはさらなるエッチング工程によって除去され、これらのプロセスをゲート酸化物９の前で停止させるために被覆層８、特に、予め生成された窒化シリコン層が用いられる。
【００２６】
ここで、下部ソース／ドレイン領域１５のアレイがチャネル領域６上に生成されるために、露出された面（図２ａ参照）、すなわち、以前は裏面であった面にドーピングイオンが注入される。その後、図２ｂおよび図ｃを参照して、ＳＴＩ技術を用いて、通常の方法で（リソグラフィ、エッチング、酸化物堆積、ＣＭＰ）浅いアイソレーショントレンチ１６が帯の形状で生成される。なぜなら、下部ソース／ドレイン領域は、上部ソース／ドレイン領域と異なって、電気的に絶縁される必要があるためである。
【００２７】
これは、図２に示された製作状態をもたらす。本発明の基本的考え方は、それぞれ、図２ｃに示される平面図において示された２つの線の１つに沿って、互いに垂直の断面方向の断面図を示す図２ａおよび図２ｂが組み合わされて考察された場合に最も容易に示される。
【００２８】
図２ａは、それぞれ、上部ソース／ドレイン領域４および下部ソース／ドレイン領域１５、これらの間を垂直に伸びるチャネル領域６、ならびにゲート酸化物９を含む、垂直ＭＯＳトランジスタを明瞭に示す。帯状のワード線１０によって互いに接続されるゲート電極１１および１２は、トレンチ５の各々において、チャネル領域６の側方、すなわち、左右に形成される。
【００２９】
従って、本発明により、横方向のデュアルゲートを有する垂直トランジスタが存在し、第１に、チャネル領域６の幅およびドーピングに依存して、完全に空乏化されたトランジスタを生成することが簡単に可能である。トランジスタは、横方向の各トランジスタが２つのゲート電極１１および１２を有するが、トレンチ５における各ゲート電極も２つの隣接し合うトランジスタに属すると考えられ得るように、ロウ方向で互いに結合される。
【００３０】
第２に、垂直トランジスタは、チャネル領域６が連続的リブ７として形成されるように（図２ｂ参照）カラム方向で互いに結合される。従って、トランジスタ、より具体的には、１つのカラムのトランジスタのチャネル領域６は、互いに分離された個々のシリコンカラムを形成しないが、むしろ、壁状の構造、すなわち、リブ７を形成する。これらの構造は、それら自体のサイズに基づいて、基板のような特性を取り入れ得るか、または、これらの構造は、基板のエッジにおける接触接続の可能性を少なくとも開く。基板エッジにて接点が作製されるという事実によって、接地されるチャネル領域６を用いて、浮体の効果がかなり低減され得るか、または全体的に回避すらされ得る。
【００３１】
垂直トランジスタ、その垂直トランジスタの下に構成されたキャパシタ、およびそのトランジスタの上に設けられる金属ビット線をそれぞれ備えるメモリセルを有するセル構成を製作することが推奨される。これは、実質的に、以下のさらなる工程を必要とする。
【００３２】
まず、接点構造１７が第１の補助支持体基板１４の上面に生成され、積み重ねられたキャパシタがその接点構造の上に生成される。各場合について、接点構造１７は、各トランジスタの下部ソース／ドレイン領域１５を、トランジスタの下に積み重ねられたキャパシタの第１の電極１８に接続する。例えば、五酸化タンタル等の誘電体１９が、各場合について、各場合について、共通のキャパシタプレート２０として設計および接続されるキャパシタの反対側の電極から第１の電極１８を分離する。スタックキャパシタの場合、すべての従来の実施形態（ボックス、シリンダ等）が適切であり、同じことが材料に当てはまり、金属電極、および非常に高い誘電率を有する誘電体が望ましい。従って、全体として、簡単な、低抵抗性端子を有し、かつトレンチキャパシタの場合に生じるようなメタライゼーションによってもたらされるアスペクト比における制限を有さないキャパシタもまた可能である。
【００３３】
積み重ねられたキャパシタが製作された後、第２の補助（酸化物）層２１が、次に、キャパシタ上に堆積され、第２の補助支持体基板２２が、ウェハボンディング工程において付与されるか、または接着して結合される。その後、構造全体が再び裏返され、ここで、従来の方法工程を用いて、金属ビット線２３および接点（図示せず）を補助支持体基板２２の上面に生成することが可能である。
【００３４】
図４に示され、かつ、「裏返し」動作が２回実行された後に、所望の構成（基板、その上の埋め込みキャパシタ、そして、垂直トランジスタ、および最上部の金属ビット線）をここで有する本発明によるＤＲＡＭセル構成は、垂直に構成された選択トランジスタおよびそれらの下に積み重ねられたキャパシタに関して、非常に大きい規模の集積を提供する。メモリセルは、約４Ｆ２のサイズを有し、最小リソグラフィ機能サイズはＦ＜０．２μｍである。
【００３５】
本発明によるＤＲＡＭセル構成を製作するための製作プロセスは、特に、リソグラフィに関して非常に簡単であり（ストリップマスクの使用）、特に、非常に簡単なメタライゼーション動作を含む。
【００３６】
特に、プロセスシーケンスにおけるウェハボンディングの複数回の使用は、トレンチ技術（キャパシタンスおよびメタライゼーションは、デバイスから見て異なった方向に位置するので、メタライゼーションが簡単、垂直トランジスタの集積が容易）、およびスタック技術（デバイス、キャパシタ、メタライゼーションといった降下するサーマルバジェットに従うプロセスシーケンス）の基本的な有利な点を組み合わせることを可能にする。
【図面の簡単な説明】
【００３７】
【図１ａ】図１ａは、本発明によるＤＲＡＭセル構成の製作において含まれる連続的プロセス工程を示す図１ｂにおける切断線Ａ−Ａの断面図を示す。
【図１ｂ】図１ｂは、図１ａおよび図２ａに示されたプロセス工程の本発明により製作されたＤＲＡＭセル構成の平面図を示す。
【図２ａ】図２ａは、本発明によるＤＲＡＭセル構成の製作において含まれる連続的プロセス工程を示す図１ｂにおける切断線Ａ−Ａの断面図を示す。
【図２ｂ】図２ｂは、図２ｃにおける切断線Ｂ−Ｂの断面図を示す。
【図２ｃ】図２ｃは、図１ａおよび図２ａに示されたプロセス工程の本発明により製作されたＤＲＡＭセル構成の平面図を示す。
【図３】図３は、本発明によるＤＲＡＭセル構成の製作において含まれる連続的プロセス工程を示す図１ｂにおける切断線Ａ−Ａの断面図を示す。
【図４】図４は、本発明によるＤＲＡＭセル構成の製作において含まれる連続的プロセス工程を示す図１ｂにおける切断線Ａ−Ａの断面図を示す。
【図１ａ】
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【図１ｂ】
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【図２ａ】
2004527920.tif 000005
【国際公開パンフレット】
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2004527920.tif 000007
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2004527920.tif 000022
2004527920.tif 000023
【国際公開パンフレット（コレクトバージョン）】
2004527920.tif 000024
2004527920.tif 000025
【国際調査報告】
2004527920.tif 000026
2004527920.tif 000027
2004527920.tif 000028
2004527920.tif 000029