(57)【要約】電極層を高誘電率(「high-k」)材料上に形成する方法を提供する。例示の実施の形態では、酸化ジルコニウムなどの高誘電率ゲート絶縁層をまず形成し(70)、次いで後続のシリコン含有ゲート電極の成膜(79)中に還元されないように保護する。具体的には、シード成膜フェーズ(74)は、ゲート絶縁層の水素による還元が最低限になるように選択された条件を含み、それは低い水素含有量、低温および／または低い分圧のシリコン原料ガスを含む。好ましくは、成膜速度がより速くなるように条件を変更し(76)、バルクフェーズ(78)で成膜を続ける。しかし、上記のパラメータを制御することによって、水素の拡散をさらに最低限に抑えることが望ましい。ある実施の形態では、水素キャリヤガスを省略して、高誘電率絶縁層の還元を最低限に抑えている。別の実施の形態では、ジシランやトリシランなどのより高配位のシランが、与えられた成膜速度において水素含有量を減少させるのに役立つ。
2004529489.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタのゲートスタックの形成方法であって、
高誘電率材料を半導体基板上に形成するステップと、
選択されたシードフェーズ条件下で、前記高誘電率材料上にシリコン含有シード層を成膜することにより、前記高誘電率材料の水素による還元を最低限に抑えるようにするステップと、
前記選択されたシードフェーズ条件とは異なるバルクフェーズ条件下で、前記シード層上にシリコン含有バルク層を成膜することにより、前記シードフェーズ条件よりも高速の成膜速度を得るようにするステップとを含むことを特徴とするゲートスタックの形成方法。
【請求項２】
前記シードフェーズ条件における成膜速度が５００Å／ｍｉｎ未満で、前記バルクフェーズ条件における成膜速度が５００Å／ｍｉｎ以上であることを特徴とする請求項１に記載のゲートスタックの形成方法。
【請求項３】
前記シードフェーズ条件における成膜速度が、約１０Å／ｍｉｎ〜１００Å／ｍｉｎであることを特徴とする請求項２に記載のゲートスタックの形成方法。
【請求項４】
前記シードフェーズ条件が、前記バルクフェーズ条件よりも低い温度を含むことを特徴とする請求項１に記載のゲートスタックの形成方法。
【請求項５】
前記シードフェーズ条件が、前記バルクフェーズ条件よりも低い分圧を含むことを特徴とする請求項１に記載のゲートスタックの形成方法。
【請求項６】
前記シードフェーズ条件が、非水素キャリヤガスをシリコン原料ガスと共に供給することを含むことを特徴とする請求項１に記載のゲートスタックの形成方法。
【請求項７】
前記バルクフェーズ条件が、非水素キャリヤガスをシリコン原料ガスと共に供給することを含むことを特徴とする請求項６に記載のゲートスタックの形成方法。
【請求項８】
前記シード層および前記バルク層が、シリコン−ゲルマニウムゲートスタックを形成するものであることを特徴とする請求項１に記載のゲートスタックの形成方法。
【請求項９】
前記バルク層が、in situで電気的にドープされることを特徴とする請求項１に記載のゲートスタックの形成方法。
【請求項１０】
前記シードフェーズ条件が、より高配位のシランを流すことを含むことを特徴とする請求項１に記載のゲートスタックの形成方法。
【請求項１１】
前記より高配位のシランが、ジシランを含むことを特徴とする請求項１０に記載のゲートスタックの形成方法。
【請求項１２】
前記より高配位のシランが、トリシランを含むことを特徴とする請求項１０に記載のゲートスタックの形成方法。
【請求項１３】
成膜が、約４００℃〜６００℃の温度に前記基板を加熱することを含むことを特徴とする請求項１２に記載のゲートスタックの形成方法。
【請求項１４】
前記シードフェーズ条件における前記より高配位のシランの分圧が、約１ｍＴｏｒｒ〜１Ｔｏｒｒ（約０．１３〜１．３×１０2Ｐａ）であることを特徴とする請求項１０に記載のゲートスタックの形成方法。
【請求項１５】
前記シードフェーズ条件が、水素添加していない不活性のキャリヤガスを流すことを含むことを特徴とする請求項１４に記載のゲートスタックの形成方法。
【請求項１６】
前記キャリヤガスが窒素を含むことを特徴とする請求項１５に記載のゲートスタックの形成方法。
【請求項１７】
前記バルクフェーズ条件も、前記水素添加していない不活性のキャリヤガスを流すことを含むことを特徴とする請求項１５に記載のゲートスタックの形成方法。
【請求項１８】
前記高誘電率材料が、酸化ジルコニウム、酸化ハフニウム、五酸化タンタル、酸化アルミニウム、チタン酸バリウムストロンチウム、タンタル酸ストロンチウムビスマス、およびランタニド酸化物からなる群から選択されることを特徴とする請求項１に記載のゲートスタックの形成方法。
【請求項１９】
前記高誘電率材料が酸化ジルコニウムを含むことを特徴とする請求項１８に記載のゲートスタックの形成方法。
【請求項２０】
集積回路に構造体を形成する方法であって、
高誘電率材料層を形成するステップと、
高配位のシランを流すことによって、前記高誘電率材料層上に電極材料を成膜するステップとを含むことを特徴とする構造体の形成方法。
【請求項２１】
前記高配位のシランがトリシランを含むことを特徴とする請求項２０に記載の構造体の形成方法。
【請求項２２】
前記電極材料を成膜するステップが、ゲルマニウム原料ガスを流すことをさらに含むことを特徴とする請求項２１に記載の構造体の形成方法。
【請求項２３】
前記成膜するステップが、反応チャンバ圧力を約１Ｔｏｒｒ〜１００Ｔｏｒｒ（約１．３×１０2〜１．３×１０4Ｐａ）に維持することを含むことを特徴とする請求項２１に記載の構造体の形成方法。
【請求項２４】
前記反応チャンバ圧力を、約１０Ｔｏｒｒ〜８０Ｔｏｒｒ（約１．３×１０3〜１．０×１０4Ｐａ）に維持することを特徴とする請求項２３に記載の構造体の形成方法。
【請求項２５】
前記成膜するステップが、基板温度を約３００℃〜６５０℃に維持することを含むことを特徴とする請求項２１に記載の構造体の形成方法。
【請求項２６】
前記基板温度を、約４００℃〜６００℃に維持することを特徴とする請求項２５に記載の構造体の形成方法。
【請求項２７】
前記基板温度を、約４５０℃〜５７５℃に維持することを特徴とする請求項２６に記載の構造体の形成方法。
【請求項２８】
前記高配位のシランがジシランを含むことを特徴とする請求項２０に記載の構造体の形成方法。
【請求項２９】
前記高誘電率材料層を形成するステップが、原子層成長プロセスを含むことを特徴とする請求項２０に記載の構造体の形成方法。
【請求項３０】
前記高誘電率材料が、酸化ジルコニウム、酸化ハフニウム、五酸化タンタル、酸化アルミニウム、チタン酸バリウムストロンチウム、タンタル酸ストロンチウムビスマス、およびランタニド酸化物からなる群から選択されることを特徴とする請求項２９に記載の構造体の形成方法。
【請求項３１】
前記高誘電率材料が、金属酸化物の混合物を含むことを特徴とする請求項２９に記載の構造体の形成方法。
【請求項３２】
前記混合物が、酸化ハフニウムと酸化アルミニウムを含むことを特徴とする請求項３１に記載の構造体の形成方法。
【請求項３３】
高誘電率材料上にシリコン含有材料を形成する方法であって、
基板を枚葉式反応チャンバ中内に配置するステップと、
水素を流さずにシリコン含有層を基板上の高誘電率層上に成膜するステップとを含むことを特徴とするシリコン含有材料の形成方法。
【請求項３４】
前記成膜するステップが、シードフェーズを第１の温度で実施し、バルクフェーズをそれより高い温度で実施することを含むことを特徴とする請求項３３に記載のシリコン含有材料の形成方法。
【請求項３５】
前記シードフェーズが、基板温度を約４００℃〜６５０℃に維持することを含むことを特徴とする請求項３４に記載のシリコン含有材料の形成方法。
【請求項３６】
前記成膜するステップが、シリコン原料ガスのキャリヤガスとして窒素を流すことを含むことを特徴とする請求項３３に記載のシリコン含有材料の形成方法。
【請求項３７】
前記シリコン原料ガスが、シランを含むことを特徴とする請求項３７に記載のシリコン含有材料の形成方法。
【請求項３８】
前記成膜するステップが、希ガスおよびシリコン原料ガスを含むキャリヤガスを流すことを含むことを特徴とする請求項３３に記載のシリコン含有材料の形成方法。
【請求項３９】
前記成膜するステップが、温度を約３００℃〜８００℃に維持することを含むことを特徴とする請求項３３に記載のシリコン含有材料の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路の製造における半導体層の形成に関し、より詳細には、トランジスタのゲートスタックにおける高誘電率（「ｈｉｇｈ−ｋ」）ゲート絶縁層上へのゲート電極の形成方法に関する。
【背景技術】
【０００２】
集積回路のデザインは、より速い回路動作およびより低い消費電力を追求して、絶えず小型化されてきている。回路デザインの寸法を縮小するには、一般に製造工程における付随的な変更が必要になる。
【０００３】
集積回路の基本的な構成要素は、薄膜トランジスタ（ＴＦＴ）である。この技術分野では周知のように、トランジスタは、通常、半導体層または基板から薄いゲート絶縁材料で分離されたゲート電極を含んでいる。最先端技術に係るトランジスタに関するよく知られた頭文字は、金属−酸化物−シリコンを表すＭＯＳであるが、ゲート電極用の材料には、長い間、金属ではなくシリコンが選択されてきた。様々な利点の中でも、とりわけ、シリコンゲート電極は、高温の処理に耐えるので、トランジスタを完成させるために用いる自己整合(self-aligned)ドーピングが可能である。そのため、コスト高なマスキングステップを省くことができる。
【０００４】
したがって、従来のゲート電極は、ヒ素、燐または硼素などの導電率を高める不純物でドープされた多結晶シリコンによって形成されている。シリコン原料ガス（例えば、シラン）と共にドーパント原料ガス（例えば、アルシン、ホスフィン、ジボランなど）を流すことによる、in situでのドーピングを伴うＣＶＤによって、シリコンの成膜を行うことができる。
【０００５】
近年、シリコン電極をゲルマニウムでドーピングし、それによってトランジスタのゲート電極の電気的仕事関数(work function)を小さくすることに、関心が寄せられている。したがって、低い電圧で回路を動作させる必要があり、引いては熱の発生を少なくしなければならない。さらに、シリコン−ゲルマニウムゲート電極は、周囲の材料との整合性および最近の集積回路の製造プロセスとのとの適合性を有している。シリコン−ゲルマニウム層を形成するための提案には、化学気相成長（ＣＶＤ）法において、シラン（ＳｉＨ4）とともにゲルマン（ＧｅＨ4）を用いることによって、シリコン層に対してin situでドーピングを行うことが含まれる。
【０００６】
In situでドーピングを行うＣＶＤプロセスは、シリコン−ゲルマニウムを製造するのに効果的であることが判明しているが、シランの流れにゲルマンを加えると、絶縁材料、特に二酸化ケイ素などの酸化物および以下に述べる一部の高誘電率材料に対するインキュベーションまたは核形成時間が著しく増加することが分かっている。同様に、他のドーパント原料ガス（例えば、ジボラン、アルシンまたはホスフィン）をin situで流しながら、化学気相成長法により多結晶シリコンを形成させると、絶縁材料に対する核形成が遅くなる傾向がある。ドープされないシリコンの成膜においても、絶縁材料への核形成が起こりにくい傾向がある。
【０００７】
核形成が遅いと、全成膜時間が長くなり、スループットが低くなるので、製造コストが高くなる。半導体業界は、製造コストに非常に敏感である。したがって、ウェーハのスループットがどの処理段階で増加したとしても、製造コストが安くなり、より大きなマージンが得られる。
【０００８】
枚葉式(single wafer)処理では、ウェーハ上の温度およびガス流分布が大幅に改善されている。しかし、プロセスの制御が向上している代償として、バッチ式に比べ、処理時間がさらにクリティカルになってきている。処理時間が１秒増加するごとに、同じ枚葉式処理チャンバの中で、連続的に一枚ずつ処理されるウェーハの数量を掛け合わせなければならない。逆に、ウェーハのスループット改善がどのようなものであっても、製造コストの著しい節減が達成される。枚葉式成膜装置によるＣＶＤプロセスでは、通常キャリヤガスと前駆体ガスとを使用して、全圧を増加させ、それによって成膜速度を増大させている。
【０００９】
ＳｉＧｅまたは他のin situでドープされるシリコンの成膜を促進させる１つの方法に、ゲート絶縁層上にまず核形成層、通常はシリコン層を形成し、続いて多結晶ＳｉＧｅの成膜を行う方法がある。しかし、この追加されるステップにより、プロセスフローが複雑になるので、目標のトランジスタの仕事関数を保証するために、絶縁層−電極界面におけるドーパントの濃度の調整が必要になる。シリコンおよび多結晶ＳｉＧｅの成膜プロセスを最適化することを目的とした最近の研究も、層の均一性を維持しながら、成膜速度を速くすることに集中している。例えば、米国特許第５，６０７，７２４号、第５，６１４，２５７号、第５，７００，５２０号、第５，８７４，１２１号および第５，８７６，７９７号には、ＣＶＤ法によって、「高圧」条件下で多結晶シリコンを高速で成膜する方法が記載されている。
【００１０】
バッチ式の装置では、枚葉式の装置とは違って、複数のウェーハが一度に処理される。したがって、スピードはそれほど重要ではなく、他のオプションも利用できる。例えば、より遅い堆積速度で優れたプロセス制御を達成するために、低圧化学気相成長（ＬＰＣＶＤ）法を採用することができる。ＬＰＣＶＤプロセスでは、キャリヤガスなしで成膜することができる。
【００１１】
プロセス制御が特に重要な別の分野には、トランジスタのゲート絶縁膜の形成がある。さらに速くてより効率的な回路を追求して、半導体のデザインは、製品世代ごとに絶えず小型化されてきている。トランジスタのスイッチング時間は、より速く動作する回路の追求において、大きな役割を果たすものである。スイッチング時間は、トランジスタのチャネル長を短くすることによって短縮できる。トランジスタ性能の向上を最大限に図るには、垂直方向の寸法および水平方向の寸法を縮小する必要がある。したがって、実効ゲート絶縁層厚さ、接合深さなどは、全て次世代集積回路では減少するであろう。
【００１２】
従来のゲート絶縁層は、高品質の二酸化ケイ素で作られており、通常「ゲート酸化物」層と称される。しかし、極薄ゲート酸化物（例えば、５ｎｍ未満）は、ピンホールを含む欠陥の密度が高く、電荷トラッピング状態を示し、ホットキャリヤの注入効果の影響を受けやすいことが判明している。このように欠陥の密度が高いと、ゲート絶縁層を通る漏れ電流およびなデバイスの早期の絶縁破壊を生じ、このことは、０．２５μｍ未満のゲート間隔の回路設計、すなわちサブクォーターミクロン技術では容認されないことである。
【００１３】
実験室条件下では、注意することによって欠陥の密度を制御することができるが、商業規模の大量製造条件下では、こうした制御を実施することは難しい。さらに、たとえ酸化物の完全性が十分に維持されていたとしても、量子力学的効果のために、ゲート酸化物の縮小には基本的な制限が課せられる。高い電界強度では、ダイレクトトンネル効果が、ファウラー・ノードハイムトンネル効果より優位であり、それによって主として酸化物の縮小限界が決定される。この縮小限界は、論理回路では約２ｎｍ、より漏れの影響を受けやすい(leakage-sensitive)なダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路のメモリアレイでは、約３ｎｍと推定されている。例えば、Huら、「Thin Gate Oxides Promise High Reliability」、Semiconductor International(1998年7月)、215〜222頁を参照のこと。
【００１４】
理論上、誘電率の高い材料をゲート絶縁層として組み込むと、さらにデバイスの縮小化への道が開かれる。誘電率が高いため、多くの材料が、より薄い二酸化ケイ素層と同じ静電容量を示すことができるので、トンネル効果によって制限された挙動なしに、より薄い等価の酸化物の厚さが得られる。例えば、窒化ケイ素（Ｓｉ3Ｎ4）は、ＳｉＯ2よりも誘電率が高く、ホウ素の侵入に耐える優れた拡散障壁特性も示す。さらにデバイスの縮小化を可能にするために、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、チタン酸バリウムストロンチウム（ＢＳＴ）、タンタル酸ストロンチウムビスマス（ＳＢＴ）、五酸化タンタル（Ｔａ2Ｏ5）などを含む、さらに高い誘電率を持つより多くの別の材料も研究されている。本明細書では、約７より大きい誘電率（「ｈｉｇｈ−ｋ」）値を持つこうした誘電体を「高誘電率絶縁材料」または「ｈｉｇｈ−ｋ絶縁材料」と称する。
【００１５】
類似の高品質の薄い絶縁材料層は、他の集積回路製造において望ましいものである。メモリアレイの集積キャパシタは、適正なデータ記憶およびデータ検索のための特定の最小静電容量を示さなければならない。与えられた記憶セル空間の静電容量を大きくするためのある種の試みは、上記のものなど、高誘電率を特徴とする材料を使用することに集中している。
【特許文献１】
米国特許第５，６０７，７２４号
【特許文献２】
米国特許第５，６１４，２５７号
【特許文献３】
米国特許第５，７００，５２０号
【特許文献４】
米国特許第５，８７４，１２１号
【特許文献５】
米国特許第５，８７６，７９７号
【非特許文献１】
Hu等、「Thin Gate Oxides Promise High Reliability」、Semiconductor International(1998年7月)、215〜222頁
【特許文献６】
米国特許第５，２２１，５５６号
【特許文献７】
米国特許出願第０８／６３７，６１６号
【特許文献８】
米国特許第４，８２８，２２４号
【非特許文献２】
T.Suntola、「Handbook of Crystal Growth 3、Thin Films and Epitaxy、Part B:Growth Mechanisms and Dynamics、Chapter 14、Atomic Layer Epitaxy」、Elsevier Science B.V.(1994)、601〜663頁
【特許文献９】
米国特許仮出願第６０／３３２，６９６号
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記のように、ドープされたシリコンまたはシリコン−ゲルマニウム合金などの電極材料を、従来のシリコン酸化物または現在研究されている多くの高誘電率材料上に成膜するのは、難しい場合が多い。中間層を用いない場合には、接合性、核生成、界面の電気的な特性、拡散などが劣るということを含む様々な理由から、成膜に先だって、様々な組成の中間層を形成することが多い。このような中間層は、製造工程を複雑にし、製造コストを上昇させる。
【００１７】
また、表面積が広いキャパシタのコンタクトビアホールや折りたたみ構造(folded structure)など、高アスペクト比の構造内で貴重なスペースを占有することにもなる。ゲート絶縁層およびキャパシタ絶縁層の形成のようないくつかの場合には、絶縁層（例えば、窒化ケイ素）をさらに加えると、集積回路の縮小化方向に反して、絶縁層全体の厚さが増加し、絶縁層の効果が小さくなる。
【００１８】
したがって、半導体の製造においては、特にトランジスタのゲートスタックの界面における絶縁層と導体との積層化に対する改善が求められている。
【課題を解決するための手段】
【００１９】
本発明は、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、五酸化タンタル（Ｔａ2Ｏ5）、チタン酸バリウムストロンチウム（ＢＳＴ）、タンタル酸ストロンチウムビスマス（ＳＢＴ）、および様々なランタニド（希土類）酸化物など、ｋ値が７より大きい高誘電率絶縁材料（絶縁層）上への成膜を改善する方法を提供する。シリコン系材料を高誘電率絶縁層上に成膜したトランジスタのゲートスタックに関連付けて、本発明を例示する。
【００２０】
多結晶シリコンおよび多結晶ＳｉＧｅなどのシリコン含有材料を高誘電率絶縁層上に成膜する従来の方法では、得られたデバイスの電気的性能が不十分になる傾向があることを発明者は発見した。発明者が特定した、この不十分な性能となる１つの原因は、酸化物が還元されることである。
【００２１】
したがって、高誘電率絶縁層の還元を最低限に抑えながら、高誘電率絶縁層上に電極材料、好ましくはシリコン含有層を成膜する方法をここで提供する。少なくとも最初のシードフェーズ中は、高誘電率絶縁層への水素の拡散が最低限になるように成膜条件を調整する。好ましくは、成膜の第２のフェーズまたはバルクフェーズは、成膜速度が上昇するように調整され変更された条件を含むので、成膜に対する全体のスループットは過度には影響を受けない。しかし、バルクフェーズの間においても、枚葉式成膜装置による従来の成膜処理に比べて、高誘電率絶縁層への水素の拡散を減らすように、諸条件を調整することが好ましい。
【００２２】
本発明に係る一つの態様は、トランジスタのゲートスタックを形成する方法を提供する。この方法は、半導体基板上に高誘電率絶縁材料（絶縁層）を形成することを含む。次いで、前記高誘電率絶縁層の水素による還元が最低限になるように選択されたシードフェーズ条件下で、前記高誘電率絶縁層上にシリコン含有シード層を成膜する。次いで、前記シードフェーズ条件と異なるバルクフェーズ条件下で、前記シード層上にシリコン含有バルク層を成膜する。前記バルクフェーズ条件は、前記シードフェーズ条件よりも成膜速度が速くなるように選択する。
【００２３】
本発明に係る別の態様は、集積回路中に構造体を形成する方法を提供する。この方法は、高誘電率絶縁層を形成することを含む。より高配位のシランを流すことによって、前記高誘電率絶縁層上に電極材料を成膜する。前記高配位のシランは、例えばトリシランである。
【００２４】
本発明に係る別の態様は、高誘電率絶縁層上にシリコン含有材料を形成する方法を提供する。この方法は、枚葉式反応チャンバ内に基板を配置することを含む。この方法はまた、水素を流すことなく基板上の前記高誘電率絶縁層上にシリコン含有層を成膜することを含む。
【００２５】
本発明は、好ましい実施の形態に係る詳細な説明および添付する図面により、さらに理解されるはずである。ただし、これらは例示的なものであって本発明の技術的範囲を限定するものではない。
【発明を実施するための最良の形態】
【００２６】
トランジスタのゲートスタックに関連付けて、好ましい実施の形態が記載されている。しかし、当業者であれば、本明細書で開示されている原理は、高誘電率材料上に、層を形成しなければならない様々なケースに応用できることが容易に理解できるはずである。こうしたケースの例には、ランダムアクセスメモリ（ＲＡＭ）アレイ用の高密度メモリセルに対して提案されている、高誘電率絶縁層上へのキャパシタ電極の形成がある。本明細書に記載されている方法は、高誘電率材料上にシリコン含有層を成膜するのに特に有効であるが、当業者であれば、高誘電率材料上に金属電極を成膜する場合に、本明細書に記載されている原理および利点が効果的に発揮されることも理解されるはずである。
【００２７】
上記の「発明の開示」の項で述べたように、高誘電率ゲート絶縁層上への従来のゲート電極の成膜では、得られるデバイスの電気的性能が劣ることが判明している。高誘電率絶縁層を含む集積回路の信頼性と歩留まりを上げるために、好ましい実施の形態では、高誘電率材料の還元を最低限に抑えることができる電極材料の成膜方法を開示する。本発明に係る一実施の形態では、高誘電率絶縁層上に導体を形成する２ステップの成膜プロセスを開示する。第１ステップを最適化することにより、高誘電率絶縁材料の還元を最低限に抑える。そのような還元によって、金属酸化物の代わりに、金属または金属シリケートを残すことができるので、実効誘電率が下がり、ゲート絶縁層の短絡を抑制することができる。第２ステップは、第１ステップに比べて成膜速度を速くするための別の条件を含んでいる。第２ステップは、枚葉式成膜装置を用いる従来の成膜プロセスに比べて、下層の高誘電率絶縁材料が化学的に還元されるリスクを軽減することができる条件下で実施することが好ましい。
【００２８】
このプロセスをさらに詳細に説明する前に、まずＣＶＤ法によってシリコン含有導電層を成膜するのに好適な反応器を以下に説明する。個別には説明していないが、後述のＡＬＤプロセスは、フィンランドのEspooにあるASM Microchemistry Oy社から市販されているPulsar(商標)2000 ALCVD(商標)反応器を使用して行うのがより好ましい。
【００２９】
好ましい反応器
枚葉式の水平流低温壁反応器に関連付けて、好ましい実施の形態を説明する。「枚葉」処理装置は、一般に、従来のバッチ式よりも優れたプロセス制御性および均一性を示すものである。しかし、一度に、１枚またはせいぜい数枚の基板しか処理できないので、スループットが犠牲になっている。例示するシングルパス式の水平流装置では、反応ガスを層流にすることも可能であり、滞留時間が少なく、反応ガス同士およびチャンバ表面との反応ガスの相互作用が最小限に抑えられるとともに、連続処理が容易になる。したがって、様々な利点の中でも、とりわけこうした層流は、相互に望ましくない反応をする反応物質を連続的に流すことを可能にするという利点を有している。また、酸素と水素を含む反応物質によって生じる発熱性または爆発性が高い反応、および微粒子によりチャンバが汚染される反応は、回避しなければならない反応である。
【００３０】
図１は、好ましい実施の形態に係る化学気相成長（ＣＶＤ）反応器１０を示す断面図であり、石英が用いられたプロセスまたは反応チャンバ１２を含み、本明細書に開示する方法にとって特に有用な装置を示す図である。反応器は、本来、一度に１枚の基板に対して、最適なシリコンのエピタキシャル成長を行えるように設計されている。しかし、発明者らは、図示した反応器１０は、処理の制御性が優れているので、多くの異なる材料を含むＣＶＤに適用可能なことを発見した。さらに、図示した反応器１０では、同じチャンバ１２内で、連続的に複数の処理ステップを安全にかつ汚染を伴うことなく実施することができる。反応器１０の基本構成は、アリゾナ州PhoenixにあるASM America,Inc.社から、商標名Epsilon（登録商標）として市販されている。
【００３１】
反応チャンバ１２の外側には複数の光輝熱源が支持されており、石英のチャンバ１２の壁にあまり吸収されることなく、熱エネルギをチャンバ１２に供給する。半導体ウェーハを処理する「低温壁」型ＣＶＤ反応器に関して好ましい実施の形態を示したが、本発明に係る処理法では、誘導加熱または抵抗加熱を用いるシステムなど、他の加熱／冷却システムと併用することが有利であることが理解されるであろう。
【００３２】
図示した光輝熱源は、細長い管型の光輝発熱体１３の上部加熱アセンブリを含んで構成されている。この上部発熱体１３は、間隔を空けて相互に平行に配置され、下部の反応チャンバ１２を通る反応ガスの流路とも実質的に平行である。下部の加熱アセンブリは、反応チャンバ１２の下に、同様な細長い管型光輝発熱体１４を含み、この発熱体１４は、上部発熱体１３とクロスする方向に向いていることが好ましい。上部および下部ランプ（発熱体）１３、１４のそれぞれ上または下に位置する面の粗い鏡面反射板（図示せず）を用いて、放射熱の一部をチャンバ１２内に拡散するように反射させることが望ましい。さらに、反応チャンバ１２の下側に広がった低温の支持構造によるヒートシンク効果を打ち消すために、複数のスポットランプ１５により基板の支持構造（後述）の底面に集中して熱を供給するのがよい。
【００３３】
細長い管型発熱体１３、１４は、どちらも、ヨウ素などのハロゲンガスを含む透明石英外筒を有する高輝度タングステンフィラメントランプであることが好ましい。このようなランプは、あまり吸収されることなく、反応チャンバ１２の壁を透過する全スペクトルの放射熱エネルギを発生させる。半導体処理装置の分野では周知のように、種々のランプ１３、１４、１５の出力は、それぞれ独立に、または温度センサに対してグループ化された領域ごとに制御することができる。
【００３４】
好ましくはシリコンウェーハ１６を含むワークピースまたは基板が、反応チャンバ１２内の基板の支持構造１８上に支持されている状態が示されている。図示した実施の形態に係る基板は、単結晶シリコンウェーハであるが、「基板」とは、もちろん成膜が行われるあらゆる表面を広く意味するものと理解されなければならない。さらに、本明細書に記載した原理および利点は、それだけに限定されるものではなく、平面型表示装置に使用されているガラス基板などを含むその他の多くの種類の基板上に成膜する場合にも、同様によく適用される。
【００３５】
図示した支持構造１８は、ウェーハ１６を載せる基板ホルダ２０および支持スパイダ２２を含んでいる。支持スパイダ２２は、チャンバ下部の壁から垂下しているチューブ２６中で下向きに延びる軸２４に取り付けられている。チューブ２６は、処理中に、反応ガスがチャンバ１２の下部に逃げるのを阻止することができるパージガスソースまたはスイープガスソースと接続されていることが好ましい。
【００３６】
複数の温度センサは、ウェーハ１６に近接して配置される。温度センサは、光高温計や熱電対など、どのようなタイプのものでもよい。温度センサの数および配置は、温度の均一性が確保できるように選択するのがよい。また、温度センサは、ウェーハに近接する位置の温度を直接的または間接的に感知することが好ましい。
【００３７】
図示した実施の形態では、温度センサは、任意の適当な方法でウェーハホルダ２０の下に取り付けられた第１の熱電極対または中心の熱電対２８を含む熱電対で構成されている。図示した中心の熱電対２８は、ウェーハホルダ２０に近接するスパイダ２２を貫通している。反応器１０は、さらに、ウェーハ１６に近接して、複数の第２または周縁の熱電対を含み、これらの熱電対は、前縁または前部の熱電対２９、後縁または後部の熱電対３０および側部の熱電対（図示せず）を含むんでいる。周縁の熱電対はどれも、基板のホルダ２０およびウェーハ１６を取り囲むスリップリング３２内に収められている。中心および周縁の熱電対は、いずれも、熱電対の読みに応じてそれぞれの発熱体１３、１４、１５の電力を設定する温度調節器に接続されている。
【００３８】
ウェーハの端部付近の部位では表面積と体積の比が大きいために、高温処理中に放射熱を吸収し放出するので、ウェーハの端部では、熱損失または熱吸収が大きくなる傾向が生じることが知られている。上記のスリップリング３２は、周縁の熱電対を収めるとともに、この現象を補償する作用を有している。端部での熱損失を最少限に抑える作用があるので、スリップリング３２によって、ウェーハ１６全体にわたって放射状の温度むらが生じるリスクを減らすことができる。スリップリング３２は、任意の適当な方法によって吊り下げることができる。例えば、図示したスリップリング３２を、前部チャンバ仕切板３６および後部チャンバ仕切板３８に取り付けられたエルボ３４上に載せる。仕切板３６、３８は石英でできていることが望ましい。別の構成では、後部の仕切板３８を省略することができる。
【００３９】
図示した反応チャンバ１２には、反応物質およびキャリヤガスを導入する入口部４０があり、ウェーハ１６もそこを通してセットすることができる。チャンバ１２における入口部４０の反対側には出口部４２があり、ウェーハ支持構造１８は、入口部４０と出口部４２との間に配置されている。
【００４０】
入口部材５０は、反応チャンバ１２に、入口部４０を囲むように取り付けられており、ウェーハ１６を挿入することができる細長い水平方向のスロット５２が設けられている。通常、垂直方向の入口部５４は、以下に十分に説明するように、離れた位置にある供給源からガスを受け入れ、このガスをスロット５２および入口部４０に導入する。入口部５４には、Hawkins等の米国特許第５，２２１，５５６号（１９９６年４月２５日出願の米国特許出願第０８／６３７，６１６号）の図２１〜２６に関して記載されているガス導入管を含むことができる。これらの開示されている事項を参考として、本明細書に組み込む。このような導入管は、枚葉式反応器におけるガス流が、もっとも均一になるように設計されている。
【００４１】
出口部材５６は、排気口５８が出口部４２と一直線になり、排気ダクト５９に通じるように、同様にプロセスチャンバ１２に取り付けられている。排気ダクト５９は、チャンバ１２を通った反応ガスを吸い出すための適当な減圧手段（図示せず）と接続されていてもよい。好ましい実施の形態では、反応チャンバ１２および下流のスクラバ（図示せず）内に反応ガスを流す。チャンバ１２内への反応ガスの吸い込みを促進し、低圧処理が行われるチャンバを排気するために、ポンプまたはファンを備えていることが好ましい。
【００４２】
反応器１０は、さらに、好ましくはチャンバ１２の上流に位置する活性化された反応物質の供給源６０を含んでいてもよい。実施の形態に係る図示した活性化された反応物質の供給源６０は、リモートプラズマ発生器で生成され、ガスライン６２に沿ったマグネトロンパワー発生器およびアプリケータを含んでいる。リモートプラズマ発生器の例としては、ト゛イツMunichにあるRapid Reactive Radicals Technology(R3T)GmbH社製の商標名ＴＲＷ−８５０が市販されている。図示した実施の形態では、マグネトロンからのマイクロ波エネルギを、ガスライン６２に沿ったアプリケータ内で、流れているガスに結合させる。活性化された反応物質の発生器（供給源）６０内に導入するために、前駆体ガスソース６３がガスライン６２に接続されている。キャリヤガスソース６４もガスライン６２に接続されている。
【００４３】
さらに、別の反応物質用に、１つまたはそれ以上の分岐ライン６５を備えることもできる。本技術分野では周知のように、ガスソース６３、６４は、反応物質の形態または揮発性に応じて、ガスタンク、バブラなどを備えていてもよい。各ガスラインは、活性化された反応物質の発生器６０に導入され、それから反応チャンバ１２に導入される、キャリヤガスおよび反応物質の相対量を選択できるように、図示したように、個別に流量制御器（ＭＦＣ）およびバルブを備えてもよい。別の構成の場合、活性化された反応物質は、反応チャンバ内で生成させられることが理解されるであろう。しかし、後述の好ましいプロセスでは、活性化された反応物質ではなく、熱ＣＶＤによる反応物質を使用する。
【００４４】
ウェーハは、周囲の環境から独立した送り込み(handling)チャンバ（図示せず）から、ピックアップ装置を用いてスロット５２へ通すことが好ましい。送り込みチャンバおよび反応チャンバ１２は、米国特許第４，８２８，２２４号に開示されているタイプの仕切弁（図示せず）によって隔てられていることが好ましい。そこに開示されている事項を参考として、本明細書に組み込む。
【００４５】
直径が２００ｍｍのウェーハを処理するように設計された枚葉式反応チャンバ１２の全容積は、例えば、約３０リットル未満が好ましく、約２０リットル未満がより好ましく、約１０未満が最も好ましい。図示した反応チャンバ１２の容積は、約７．５リットルである。しかし、図示した反応チャンバ１２は、仕切板３６、３８、ウェーハホルダ２０、スリップリング３２およびチューブ２６から流れるパージガスによってその容積が占有されているので、反応ガスが流れる有効容積は全容積の約半分（図示した実施の形態では約３．７７リットル）である。もちろん、ウェーハの大きさに応じて、それに適合するようにチャンバ１２が設計されているので、枚葉式の反応チャンバ１２の容積が様々であることが理解されるであろう。例えば、例示した枚葉式の反応チャンバ１２（ただし直径３００ｍｍのウェーハ用）の容積は、好ましくは約１００リットル未満、より好ましくは約６０リットル未満、最も好ましくは約３０リットル未満である。例えば、直径３００ｍｍのウェーハ処理チャンバは、全容積が約２４リットルであり、有効反応ガス容積が約１１．８３リットルである。
【００４６】
先に言及したように、複数のガス状の前駆体ソース部（図示せず）は、付随する安全弁、制御弁、ガスパネルで調整される流量制御器（「ＭＦＣｓ」）などを備えるガスラインを介して、入口部５４に接続されている。反応ガスは、中央制御装置にプログラムされている指示に従って入口部５４に導入され、導入管を通ってプロセスチャンバ１２内に分散される。反応チャンバ１２を通り抜けた後、未反応の反応ガスおよびガス状の反応副生成物は、スクラバに排出されて、環境上危険なヒュームを凝結させた後に大気中に排出される。
【００４７】
ガスソースは、キャリヤガスの供給源を含むことが好ましい。キャリヤガスは、窒素（Ｎ2）などの不活性ガスを含むことが好ましい。窒素ガスは比較的不活性であり、多くの積層される材料およびプロセスフローに適合性がある。考えられる他の不活性キャリヤガスには、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスがある。水素ガス（Ｈ2）の供給源も反応器１０に設けることができるが、以下の説明によって理解されるように、水素はシードフェーズ(seed phase)の成膜には使用しない方がよく、バルクフェーズ(bulk phase)にも使用しないことが好ましい。Ｈ2は、反応器１０で行う他の処理には、望ましいガスである場合がある。
【００４８】
ガスソースには、液体の反応物質ソースが含まれる。液体のソースには、例えば、バブラ内の液体のジクロロシラン（ＤＣＳ）、トリクロロシラン（ＴＣＳ）、または有機金属ソースがあり、バブリングを行い、ガス状の反応物質をバブラから反応チャンバ１２に運ぶガスラインを含んで構成されていてもよい。バブラには、これらの反応物質に代えて（またはさらに）、金属ソースとしての液体のＴａ（ＯＣ2Ｈ5）5が収容されていてもよい。一方、ガスラインは、キャリヤガスを液体の金属ソース中でバブリングさせ、有機金属の前駆体をガス状で反応チャンバ１２に送り込む。
【００４９】
反応器１０は、ドーパントソース（例えば、ホスフィン、アルシンおよびジボラン）および反応器の壁および他の内部部材を洗浄するエッチング剤（例えば、活性化された反応物質の発生器６０に送り込むためのプラズマ原料ガスとして供給されるＨＣｌまたはＮＦ3／Ｃｌ2）など、他の原料ガスも含むことが望ましい。いくつかの実施の形態に基づいた多結晶ＳｉＧｅの成膜では、ドーピングまたはＳｉＧｅ膜の形成にゲルマニウムの供給源（例えば、ゲルマンまたはＧｅＨ4）を用いることができる。
【００５０】
シリコンソースも供給される。本技術分野では周知のように、モノシラン（ＳｉＨ4）、ＤＣＳおよびＴＣＳを含むシラン類は、多結晶ＳｉＧｅ、窒化ケイ素、金属シリケート、および派生的または本質的シリコン（成膜パラメータに応じた多結晶、アモルファスまたはエピタキシャル）の成膜など、ＣＶＤ法の応用に用いられる通常の揮発性シリコンソースである。まれに、以下の好ましい方法で述べる、ジシラン（Ｓｉ2Ｈ6）、トリシラン（Ｓｉ3Ｈ8）およびテトラシラン（Ｓｉ4Ｈ10）などが供給源として用いられる。影響を受けやすいゲート絶縁構造への塩素の侵入を避けるには、モノシラン、ジシラン、トリシラン、テトラシランなどの非ハロゲン化シランが好ましい。高配位のシランは、原料ガスの水素含有量を低く抑えられる好ましい方法として、特に有用である。
【００５１】
プロセスフロー
図２は、本発明に係る一般的な処理手順を示すフローチャートであり、半導体基板上にトランジスタのゲートスタックを形成する手順を示す図である。図示したステップの前に、半導体構造を含む一枚の基板をまず洗浄して、半導体構造上の汚染物質および自然に存在する酸化物または自然酸化物を除去する。半導体構造は、特に、エピタキシャルシリコン層、またはモノリシックシリコン層の上面を含んでいてもよい。従来、ゲート酸化物を成膜する前のウェーハの洗浄は、反応チャンバ内にウェーハを入れる前に、ex situで実施されている。例えば、ＳＣｌ／ＨＦウェットエッチング浴中でウェーハを洗浄してもよい。別の方法として、ＨＦと酢酸の蒸気との混合物による洗浄を、クラスタ装置内に設けられた隣接するモジュール内で実施することができる。それによって、搬送時間を短縮し、再汚染または再酸化の機会を減らすことができる。
【００５２】
いくつかの応用例では、ＳＣｌステップで残った洗浄酸化物は除去しないで、その代わりに最初の酸化物層として使用する。別の方法として、反応チャンバ１２（図１）内で、水素ベークステップを実施し、自然酸化物を昇華させることもできる。このステップで微量なＨＣｌ蒸気を添加することにより、水素ベーク中に金属汚染物質などの洗浄を促進させることができる。さらに別の装置では、例えば、水素ガスの代わりに、Ｈラジカルを使用することによって、プラズマ生成物によるin situでの洗浄の補助または実施をすることができる。
【００５３】
ex situでの洗浄後またはin situでの洗浄前に、ウェーハまたは他の基板を反応チャンバ内に入れる。自然酸化物の洗浄では、水素終端(hydrogen-terminated)された表面が残る傾向があり、それによって、好ましいことに、クリーンルーム環境または他の酸化剤ソースに曝された後の自然的な再酸化が抑制される。このような水素終端は、後に続く処理の前に取り除く必要があることもある。
【００５４】
次いで、基板上に高誘電率材料を形成する（フェーズ７０）。「背景技術」の項で述べたように、このような高誘電率の絶縁材料には、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、五酸化タンタル（Ｔａ2Ｏ5）、チタン酸バリウムストロンチウム（ＢＳＴ）、タンタル酸ストロンチウムビスマス（ＳＢＴ）およびランタニド酸化物などがあり、一般に、ｋ値が約７以上の金属酸化物の形態をしている。先に記載した絶縁材料には、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）およびルテチウム（Ｌｕ）などの物理的に安定な「希土類」元素の酸化物がある。
【００５５】
高誘電率材料は、ＰＶＤ、ＣＶＤ、ＭＯＣＶＤなどを含む、どのような適用可能なプロセスによっても成膜できる。好ましい実施の形態では、成膜（フェーズ７０）は、原子層成長（ＡＬＤ）プロセスを含んでいる。ＡＬＤは、化学的に自己限定的なプロセスであり、反応前駆体の交互パルスで基板を飽和させ、パルスごとに一単分子層以下の材料しか残さないプロセスである。温度を、反応物質の凝結レベルより高く、熱分解レベルより低く維持する。１つのパルスによる吸着層には、同じパルスのガス状反応物質と反応を起こさない表面終端が残るので、自己飽和反応が確実に起こるように前駆体を選択する。異なる反応物質のその後のパルスは、直前の終端と反応するので、連続的な膜成長が可能である。したがって、交互パルスの各サイクルは、目標の材料をおよそ一分子層以下しか残さない。ＡＬＤ法の原理は、T.Suntolaによって、例えば、「Handbook of Crystal Growth 3、Thin Films and Epitaxy、Part B:Growth Mechanisms and Dynamics、Chapter 14、Atomic Layer Epitaxy」、Elsevier Science B.V.(1994)、601〜663頁に示されている。そこに開示されている事項を、参考として本明細書に組み込む。
【００５６】
ＡＬＤでは、使用する基板および化学反応の条件によっては、異なるスタート基板上には、十分均一な成膜が行われない。例えば、いくつかのＡＬＤプロセスでは、シリコン上、特にエッチングまたは洗浄したシリコン表面上（一般に水素終端されている）への成膜が遅く、さらにはほとんどできないことが判明している。したがって、ＡＬＤに用いられる前駆体が基板に吸着しやすいように、表面処理を施すのがよい。例えば、最初に水をパルスすると、水がシリコンの表面と反応し、水酸基（−ＯＨ）で終端したシリコン表面または酸素で架橋した（Ｓｉ−Ｏ−Ｓｉ）シリコン表面となる。このような表面は、トリメチルアルミニウム（（ＣＨ3）3Ａｌ）など、通常のＡＬＤ法に用いられる金属の前駆体の化学吸着に適したスタート面として作用する。このような表面の終端化により、極めて薄い界面シリコン酸化物層（図８〜１１参照のこと）も得られる。
【００５７】
一実施の形態では、ＡＬＤプロセス用に設計されたPulsar(商標)2000反応器(フィンラント゛EspooにあるASM  Microchemistry社から市販されている)の反応室にシリコンウェーハを配置した。この装置は、図１に示した装置と一体にまとめることができるので、好ましい。機械式真空ポンプを用いて反応室を真空に排気した。真空排気後、純度９９．９９９９％の窒素ガス流を用いて、反応室の圧力を約５〜１０ｍｂａｒ（絶対値）に調整した。次いで、反応室を３００℃で安定させた。外部の供給源から気化させた（ＣＨ3）3ＡｌとＨ2Ｏとの交互の気相パルスを反応室に導入し、基板表面と接触させた。窒素ガス流を用いて、供給源の化学物質のパルスを相互に分離した。他の処理法として、窒素ガスの代わりに、ヘリウム、ネオン、アルゴンなどの不活性ガスを使用してもよい。
【００５８】
各パルスのサイクルは４つの基本ステップで構成される。
・（ＣＨ3）3Ａｌパルス
・Ｎ2パージ
・Ｈ2Ｏパルス
・Ｎ2パージ
酸化アルミニウムを成膜するサイクルの例を表１にまとめて示す。
【００５９】
【表１】
2004529489.tif 000003
【００６０】
サイクル数によって層の厚さが決まる。（ＣＨ3）3Ａｌ（ＴＭＡ）およびＨ2Ｏによって生成されるＡｌ2Ｏ3の成長速度は、一般に３００℃で、０．１ｎｍ／サイクルまたは１Å／サイクル程度、すなわち、約３〜４サイクル／単分子層である（Ａｌ2Ｏ3のバルクの格子定数は約３Åである）。ＴＭＡの各パルスで残ったメチル基終端により、利用可能な化学吸着サイトの数が減少するので、各パルス毎に不完全な単分子層が形成される。パルスのサイクルを十分な回数繰り返すことにより、目標の厚さの層が形成される。酸化アルミニウムは、ゲート絶縁材料または別の絶縁材料の層を形成する前の薄層として使用することができる。
【００６１】
別の処理では、ＡＬＤプロセスによってＺｒＯ2を成膜した。ＺｒＣｌ4ガスを反応チャンバに導入し、ウェーハ表面を１．５秒間曝露した。これの処理をパルスＡと称する。反応チャンバ内を窒素ガスで３．０秒間パージすることにより、反応チャンバから余剰のＺｒＣｌ4ガスおよび反応副生成物を除去した。この処理をパージＡと称する。次いで、水蒸気を反応チャンバに導入し、ウェーハ表面を３．０秒間曝露した。この処理をパルスＢと称する。反応チャンバを４．０秒間パージすることによって、余剰のＨ2Ｏおよび反応副生成物を除去した。この処理をパージＢと称する。各反応フェーズ中に、他のパラメータが与えられている場合には、表面を飽和させるのに十分な量の反応物質を供給する。
【００６２】
各パルスのサイクルは４つの基本ステップで構成される。
・ＺｒＣｌ4パルス
・Ｎ2パージ
・Ｈ2Ｏパルス
・Ｎ2パージ
この高誘電率成膜サイクルの例を表２に要約する。
【００６３】
【表２】
2004529489.tif 000004
【００６４】
一実施の形態では、パルスＡ、パージＡ、パルスＢ、パージＢからなる表２のサイクルを５１回繰り返した。ＺｒＯ2の厚さは、３００℃で、約３０Åであったので、平均成膜速度は、約０．５９Å／サイクルであった。
【００６５】
一般的には、処理中の温度は、許容される膜中の塩素レベルに応じて、約２００℃〜５００℃の範囲内であることが好ましい。アモルファスＺｒＯ2層の場合、温度は、上記の範囲の下限近く、約２００℃〜２５０℃が好ましく、最も好ましい温度は約２２５℃である。結晶膜の場合には、温度は、上記の範囲の上限近く、約２５０℃〜５００℃が好ましく、最も好ましい温度は約３００℃である。しかし、当業者には理解されるように、これら２つの処理の中間の条件の場合には、アモルファス組成物と結晶組成物の混合物が得られる。図示したプロセスは、主に結晶ＺｒＯ2膜を形成する場合である。
【００６６】
この場合は、金属の前駆体相で形成された金属単分子層は、塩素で自己終端しており、好ましい条件下では過剰のＺｒＣｌ4とすぐには反応しない。しかし、既に吸着している塩化ジルコニウム錯体の供給によって制限された配位子交換反応における酸素ガスフェーズの間に、好ましい酸素原料ガスが、塩素終端面と反応するか、または塩素終端面に吸着する。さらに、酸化によって、水酸基終端および酸素架橋終端が残り、これらは飽和相中で過剰の酸化物質とさらに反応することがない。
【００６７】
ＺｒＯ2が、約２０Å〜６０Åの厚さに成長するように、十分にサイクルを繰り返すことが好ましい。約２０Å〜４０Åの厚さに成長するように十分にサイクルを繰り返すことがより好ましい。この層の誘電率は約１８〜２４である。この例では、３０Åの厚さのＺｒ2Ｏ3層が形成された。
【００６８】
別の処理方法では、次にゲート絶縁層を洗浄してもよく（図示せず）、この処理は、後の成膜を容易にするために任意に選択することができる。洗浄を実施する場合には、クラスタ装置環境内で行うことが好ましいが、場合によっては、前または後の成膜と同じチャンバ内で実施してもよい。しかし、後に続く処理の前に高誘電率材料が損傷するのを防ぐために、この段階での洗浄を省略することが好ましい。
【００６９】
次に、ゲート絶縁層上に、好ましくは図１に示した反応チャンバ１２内で、ゲート電極を成膜する。ゲート電極は、シリコンを含むことが好ましく、ＣＶＤ法により成膜する。例えば、ゲート電極は、ドープされたまたは非ドープのＣＶＤ法による多結晶シリコン、またはシリコン−ゲルマニウム合金、特にＳｉ1-xＧｅxの形態をしたシリコン−ゲルマニウム合金で構成されていることが好ましい。これらの成膜は、シリコンソース（好ましくはシラン、ジシランまたはトリシラン）およびゲルマニウムソース（例えば、ゲルマンまたはジゲルマン）を、ゲート絶縁層上に流すことによって成膜する。
【００７０】
ゲート電極の形成には、シードフェーズ７４およびバルクフェーズ７８の２つのフェーズ（ステップ）が含まれる。これらの２つのフェーズは、それぞれの特徴が最適化されるように選択されるので、図示したプロセスは、２つの成膜フェーズ７４、７８の間に成膜条件を変えたフェーズ７６を含むことが好ましい（ただし、必須ではない）。成膜条件を変えたフェーズ７６には、反応ガスの組成、分圧および／または温度の変更が含まれる。シードフェーズ７４とバルクフェーズ７８の両方でゲート電極の成膜フェーズ７９が構成されている。
【００７１】
下層の高誘電率絶縁層の化学的な還元が最低限に抑えられるように、シードフェーズ７４の条件を調整する。上記の高誘電率絶縁層には、上層のＺｒＯ2が含まれ、ＺｒＯ2は、従来の多結晶シリコンまたは多結晶ＳｉＧｅの成膜中に、特に還元されやすいことが分かっている。この還元を最低限に抑える好ましい方法には、反応ガス中の水素含有量を最少限に抑えること、成膜中に高誘電率絶縁層に水素が拡散するのを回避するために、処理温度を最低限にすること、およびシリコン原料ガスの分圧を最低限に抑えることにより、水素の含有量を低くし、水素の拡散を防止することがあり、これらの方法のうちの１つまたは複数を行うのがよい。しかし、これらの手段によって水素の含有量および水素の拡散を減らすためには、一般にプロセス制御および／または成膜速度との兼ね合いを調節する必要がある。したがって、これらの問題のバランスをとるために、一部には使用する前駆体に応じて、シードフェーズ７４における成膜条件を最適化するようにする。
【００７２】
どのようなシリコン前駆体に対しても、シードフェーズ７４ではＨ2をキャリヤガスとして使用しないようにする。したがって、窒素、ヘリウム、アルゴンなどの非水素キャリヤガスを用いて成膜を行うことが好ましい。場合によっては、キャリヤガスを完全に省略してもよい。シリコン成膜プロセスにおける水素含有量は、シリコン原料ガスとして、より高いＳｉ：Ｈ含有量をもつ、ジシランおよびトリシランなどの高配位のシランを、モノシランの代わりまたは追加して使用することによって、さらに低く抑えることができる。シードフェーズ７４における好ましい温度および圧力条件を、以下に説明する。
【００７３】
成膜フェーズ７９における温度条件は、使用する前駆体に応じて、約３００℃〜８００℃の範囲に維持することが好ましい。シードフェーズ７４の温度は、高誘電率絶縁層への水素の拡散を最低限に抑えるために、上記の温度範囲の下限値近くに維持することが好ましい。シランの場合、温度は約４５０℃〜６５０℃であることが好ましく、例えば約５８０℃である。ジシランの場合は、約４００℃〜６５０℃であることが好ましく、約４５０℃〜６００℃の範囲がより好ましい。また、トリシランの場合は、約３００℃〜６５０℃が好ましく、約４００℃〜６００℃の範囲がより好ましく、最も好ましくは約４５０℃〜５７５℃である。温度および圧力の選択（後述する）は、形成される層が、アモルファスか多結晶かによって相違する。アモルファス層の場合は、後続のアニーリング中に、より大きい結晶が形成されるという利点がある。一方、多結晶層の場合は、上層のバルク層（後に続いて成膜される）から粒界に沿って、ドーパントが拡散しやすい。アモルファスシリコンには、低温で成膜することが可能で、続いて水素を含むガスを用いることなく結晶化させることができるという利点がある。
【００７４】
シードフェーズ７４におけるシリコン原料ガスの分圧は、シランの場合、約１０ｍＴｏｒｒ〜１Ｔｏｒｒ（約１．３Ｐａ〜１３３Ｐａ）であることが好ましく、例えば約１５０ｍＴｏｒｒ（約２０Ｐａ）である。分圧が低いと、処理中の水素含有量を低く保つのに有効である。高配位のシランでは、本質的にＨ：Ｓｉ比（Ｈ／Ｓｉ）が低いため、ジシランおよびトリシランの分圧はそれより高くてもよく、約１０ｍＴｏｒｒ〜１Ｔｏｒｒであることが好ましい。
【００７５】
シードフェーズ７４では、in situでドープされたＳｉまたは非ドープのシリコンを成膜することができ、ゲルマニウムソースの供給も含めることができる。しかし、シードフェーズ７４ではドーピングを行わないことが好ましくは、その後でin situで（またはその他の方法で）ドープするバルクフェーズを実施し、続いてドーパントをシード層中に拡散させるのがよい。
【００７６】
シードフェーズ７４における全圧は、約１００ｍＴｏｒｒ〜１００Ｔｏｒｒ（約１３Ｐａ〜１．３×１０4Ｐａ）が好ましく、約１Ｔｏｒｒ〜１０Ｔｏｒｒ（約１．３×１０2Ｐａ〜１．３×１０4Ｐａ）がより好ましく、例えば、圧力は約３Ｔｏｒｒ（４×１０2Ｐａ）である。窒素または他の不活性キャリヤガスは、圧力を高めるので、キャリヤガスなしの場合よりも成膜速度を速くすることができる。上記の条件で得られる成膜では、シードフェーズ７４における成膜速度は、一般に約１０Å／ｍｉｎ〜５００Å／ｍｉｎであり、より一般的には約１０Å／ｍｉｎ〜１００Å／ｍｉｎである。より速い成膜速度が望ましいが、枚葉式反応器における上記のような比較的遅い速度によって、下層の高誘電率絶縁層の品質が維持されるので、そのことによって得られる利点を考慮すると、許容できる範囲である。
【００７７】
シードフェーズ７４は約１分程度行い、その結果、厚さ約１０Å〜５００Åのシード層を形成するのが好ましい。より好ましい厚さは約１０Å〜１００Åである。このような厚さにすると、後続のバルクフェーズ７８における成膜の際の水素の拡散に対して部分的に保護する働きをする。
【００７８】
バルクフェーズ７８の条件は、シードフェーズ７４の条件と同じでもよいが、前のステップに比べて成膜速度が速くなるように、成膜条件を変えたフェーズ７６を行うことが好ましい。バルクフェーズ７８の間に、キャリヤガスとして水素を使用することにより、温度および処理の均一性の制御をさらに容易にすることができたとしても、水素はシード層を通って下層の高誘電率絶縁層まで容易に拡散する。したがって、水素なしで処理を行うことが好ましい。しかし、成膜速度を速くするために、温度および分圧を上げることが好ましい。
【００７９】
直前のシードフェーズ７４をキャリヤガスなしで実施した場合、成膜条件を変えたフェーズ７６では、キャリヤガスを使用することが好ましい。上記のように、キャリヤガスは、窒素、ヘリウム、アルゴンなどの非水素キャリヤガスであることが好ましい。水素含有量は、水素キャリヤガスの使用を控えることによって、引き続き最低限に抑えることが好ましい。また、水素含有量は、高配位のシランの追加またはモノシランの代わりに、シリコン原料ガスとして、Ｈ：Ｓｉ比（Ｈ／Ｓｉ）がより低いジシラン、トリシランなどを継続的に使用することによって、最低限に抑えることができる。これらの前駆体をそれぞれ用いたシードフェーズ７８における好ましい温度および圧力条件を、以下に説明する。
【００８０】
上記のように、成膜フェーズ７９における温度条件は、使用する前駆体に応じて、約３００℃〜８００℃に維持することが好ましい。依然として比較的低温を維持して水素の拡散を最低限に抑えながら、バルクフェーズ７８における温度を高くすることにより成膜速度を上昇させる。それによって、ゲート電極の成膜（フェーズ７９）で、工業的に許容できるスループットを維持することが好ましい。温度は、シランの場合約５５０℃以上、ジシランの場合約４７５℃以上、トリシランの場合約５００℃以上にすることが好ましい。
【００８１】
バルクフェーズ７８におけるシリコン原料ガスの分圧は、シランの場合約１Ｔｏｒｒ〜５０Ｔｏｒｒ（約１．３×１０2Ｐａ〜６．７×１０3Ｐａ）とすることが好ましい。高配位のシランの反応温度は低いため、成膜速度に対する影響なしに、ジシランおよびトリシランの分圧をシランの分圧よりも低くすることができる。したがって、ジシランの分圧は約１Ｔｏｒｒ〜２０Ｔｏｒｒ（約１．３×１０2Ｐａ〜２．７×１０3Ｐａ）とすることが好ましく、トリシランの分圧は約０．５Ｔｏｒｒ〜２０Ｔｏｒｒ（約６７Ｐａ〜２．７×１０3Ｐａ）とすることが好ましい。例示するどのような実施の形態においても、全圧は好ましくは１Ｔｏｒｒ〜１００Ｔｏｒｒ（約１．３×１０2Ｐａ〜１．３×１０4Ｐａ）であり、より好ましくは約１０Ｔｏｒｒ〜８０Ｔｏｒｒ（約１．３×１０3Ｐａ〜１．１×１０4Ｐａ）とするのがよい。
【００８２】
１Ｔｏｒｒよりもはるかに低い圧力（バッチ式ＬＰＣＶＤプロセスでは通常のことである）では、高いコンフォーマリティ(conformality)が得られるが、連続した層を形成するような核生成を起こさせるのは困難である。一方、好ましい範囲よりもはるかに高い圧力（例えば、大気圧）では、核生成が非常に遅いことが分かっている。上記の好ましい範囲では、特にトリシランを用いると、酸化物上での核生成が非常に速いと同時に、パターンが形成されたウェーハに対する温度制御の鈍感さとそれに伴う放熱効果との優れたバランスが得られる。トリシランを用るＣＶＤプロセスにおける好ましい圧力範囲では、驚くべきことに、ＬＰＣＶＤプロセスで用いられる圧力よりもはるかに高い圧力であっても、コンフォーマリティが非常に優れている。
【００８３】
バルクフェーズ７８における全圧は、同様に高くてもよい。窒素または他の不活性キャリヤガスは、圧力を高くし、キャリヤガスなしの場合よりも成膜速度を速くするように作用するので、好ましいガスである。上記の条件によるバルクフェーズ７８における成膜速度は、約５００Å／ｍｉｎ〜２，０００Å／ｍｉｎが好ましく、１，０００Å／ｍｉｎ以上がより好ましい。
【００８４】
目標の全厚さのゲート電極が形成されるまで、十分な時間、バルクフェーズ７８を実施する。従来の技術を用いる集積回路の設計に用いられる通常のゲート電極の全厚さ（シード層とバルク層の両方を含む）は、約１，５００Å〜２，０００Åである。
【００８５】
同じ原理が、多結晶ＳｉＧｅゲート電極の形成にも適用できることを理解されたい。キャリヤガス、前駆体ガス、温度、圧力を適切に選択することによって、水素含有量および水素の拡散が最低限になるように、条件を制御することができる。好ましくは、シードフェーズ７４でシリコン層を形成し、バルクフェーズ７８で多結晶ＳｉＧｅ層を形成する。その層からゲルマニウムがシード層を通って拡散するので、目標の仕事関数を実現することができる。
【００８６】
ゲートスタックが完成した後、引き続き集積回路を製造する（フェーズ８０）。ゲート電極は、従来のフォトリソグラフィ技術およびエッチングによって、パターンの形成を行うことが好ましい。ゲート電極には、さらに、本技術分野では周知のように、横方向の信号強度を改善するために、シリコンを含有するゲート電極層上に、必要に応じて金属層を成膜する前または後に、パターンを形成するのがよい。
【００８７】
ゲートスタックを完成させた後、さらに処理を続けて集積回路を完成させる。例えば、通常ゲートスタックを、絶縁材料のブランケットの成膜およびスペーサのエッチングによって絶縁する。次いで、トランジスタの活性領域にドーピングを行い、パターン化された電極のどちらかの端部に、ソース領域とドレイン領域を形成し、配線工程または「最終段階(back end)」工程によって回路を完成させる。
【００８８】
図３〜７は、上記のプロセスの結果得られた製品を示す断面図である。半導体基板１００は、ワークピース上またはワークピース内に配置されている。通常半導体基板１００は、エピタキシャルシリコン層、または単結晶の上面、ドープされたシリコンウェーハの上面を備えている。ただし、当業者であれば、それらの代わりに、他の半導体材料（例えばＩＩＩ〜Ｖ属の材料）を使用してもよいことが理解されるであろう。
【００８９】
次に、図４に示したように、好ましくは酸化ジルコニウム（ＺｒＯ2）を含む高誘電率絶縁層１１０が、基板１００上に形成される。好ましい実施の形態の場合には、専用のＡＬＤチャンバ内で高誘電率絶縁層１１０が形成され、通常、ゲート絶縁層１１０が形成されたＡＬＤ反応器（チャンバ）からワークピースが取り出される。
【００９０】
次に、図５に示したように、洗浄されたゲート絶縁層１１０の表面にシード層１１５が直接成膜されている。成膜は、アリゾナ州PhoenixにあるASM America社から商標名Epsilon（登録商標）として市販されている、図１に示した好適な枚葉式ＣＶＤ反応器内で実施することが好ましい。適当な他の成膜用反応器を使用することもできる。
【００９１】
ウェッテイング層１１５は、その上に成膜される材料の速いインキュベーション、上層との間の電気的および化学的整合性を向上させることに特徴がある。好ましいことに、ウェッテイング層１１５は、一般に上側のバルク層１２０（図６により説明する）と区別がつかないので、通常最終構造（図７参照）では識別することができない。
【００９２】
次に、図６に示したように、シリコンを含有するシード（ウェッテイング）層１１５上に、シリコンを含有するバルク層１２０が成膜されている。上記のように、バルク層１２０には、電気的な観点でドープされた多結晶シリコンまたは多結晶ＳｉＧｅが含まれる。
【００９３】
図７は、上記の層が組み込まれたトランジスタのゲート電極を示す断面図である。特に、その上にトランジスタのゲートスタック２１０が形成された半導体基板２００が示されている。図示した実施の形態の場合には、基板２００は、単結晶シリコンウェーハの上部を備えているが、当業者には、この基板は、その他の半導体材料で構成されていてもよいことが理解されるであろう。
【００９４】
ゲートスタック２１０は、多結晶シリコンまたは多結晶ＳｉＧｅのゲート電極層２２０を含み、また、上記のプロセスにおけるシード層１１５およびバルク層１２０を含んでいる。側壁スペーサ２３０および絶縁層２４０は、従来と同様に電極２２０を保護し絶縁する。導電性が高いストラップ層２５０も示されており、通常金属を含み、シリコン含有ゲート電極層２２０上に位置する。ストラップ層２５０は、ウェーハを通るトランジスタのゲート間の信号の伝達を速くし、ゲートの論理回路への接続を容易にする。
【００９５】
前述のプロセスによって形成された高誘電率ゲート絶縁層２６０は、ゲート電極２２０を基板２００から電気的に分離する。既に「背景技術」の項で述べたように、ゲート絶縁層２６０は、より高密度で高速の回路を追求する場合に、重要な要素である。
【００９６】
上記の実施の形態では、ゲート電極を成膜するシードフェーズ７４とバルクフェーズ７８との間に、成膜条件を変えたフェーズを含んでいる。当業者であれば、バルクフェーズにおいてもシードフェーズの条件を継続することによって、本発明に係るプロセスの利点、すなわち高誘電率絶縁層の還元を防止する効果が得られることが理解されるであろう。バルクフェーズの成膜速度を向上させるのに適した条件に変えたとしても、絶縁層の還元を最低限に抑える条件のうちの少なくとも一部は維持される。例えば、ある実施の形態では、ゲート電極の成膜の間、水素キャリヤガス（枚葉式成膜装置では通常使用されている）の代わりに窒素キャリヤガスを使用する。
【００９７】
別の実施の形態では、ゲート電極の成膜の間、ジシラン、好ましくはトリシランなどのより高配位のシランを使用する。非水素キャリヤガスは、より高配位のシランと共に使用することも可能であり、その場合には、成膜速度がさらに速くなる。しかし、より高配位のシランでは、水素含有量が低いこと（Ｓｉ／Ｈ比が高い）、成膜温度が低いこと、本質的な成膜速度がより高いこと（他の点は全て等しい）を考えると、プロセスをより高精度に制御するために、高配位のシランと共に水素ガス（Ｈ2）を使用することが好ましい。高配位のシランには、他の利点もあるので、水素を使用しても、高誘電率絶縁層とシリコン含有材料との間の界面の品質に、それほど悪影響を及ぼすことがない。
【００９８】
図８〜９は、一実施の形態に係る、高配位のシランを用いて高誘電率材料上に成膜した結果を示す試料断面の顕微鏡写真である。すなわち、原子層成長法によって形成した酸化ハフニウム（ＨｆＯ2）と酸化アルミニウム（Ａｌ2Ｏ3）との混合物からなる高誘電率絶縁層上に、アモルファスシリコン（α−Ｓｉ）を成膜した。シリコン含有層、すなわちアモルファスシリコン層は、以下の条件で成膜した。トリシランが収容されたバブラ内に、１００ｓｃｃｍのＨ2を流すことによって調製したトリシランガス流、４０Ｔｏｒｒ（約５×１０3Ｐａ）のチャンバ内圧力、１０ｓｌｍのＨ2キャリヤガス流量、５５０℃の基板温度で５分間成膜を行った。in situでこの層にボロンをドープするために、ジボラン（Ｂ2Ｈ6）も供給した。好ましいことに、図８と９から明らかに認められるように、高誘電率絶縁層とその上層のシリコン含有材料との間の界面が非常にはっきりしており、そのことは高誘電率絶縁層の還元による金属シリケートの形成が生じなかったことを示している。
【００９９】
次に、図１０〜１４は、別の例に基づいて調製したサンプルの断面を示す顕微鏡写真である。高誘電率絶縁層の還元を防止する条件下で、酸化ハフニウム（ＨｆＯ2）の高誘電率絶縁層上にシリコン含有層を成膜した。すなわち、トリシランを以下の条件で使用した。トリシランを収容したバブラ内に２５０ｓｃｃｍの水素を流し、１０Ｔｏｒｒ（約１．３×１０3Ｐａ）のチャンバ内圧力、２０ｓｌｍのＨ2キャリヤガス流量、５７５℃の基板温度で、１３４秒間成膜を行った。厚さ約１，５００Åの非常にコンフォーマルで平滑なアモルファスシリコン層が得られた。
【０１００】
図１０〜１２には、アモルファスシリコン（α−Ｓｉ）とその下層の高誘電率材料との間の、非常に清浄なはっきりした界面が示されている。図１０と１３〜１４には、得られたα−Ｓｉ層の表面粗さが非常に低い（滑らか）ことも示されている。
【０１０１】
別の処理条件では、トリシランは、ゲルマニウム原料ガスと一緒に使用すると、酸化物層上に優れた均一性を有するシリコンゲルマニウム層を成膜するのに、非常に効果的であることが分かった。本出願の元出願であり、それに基づいて優先権を主張する２００１年１１月１３日出願の米国特許仮出願第６０／３３２，６９６号には、いくつかのこうした成膜の例が開示されている。米国特許仮出願第６０／３３２，６９６号の開示を、参考として本明細書に明確に組み込む。
【０１０２】
本発明に係る技術的範囲から逸脱することなく、上記のプロセスに様々な省略、追加、変更を行うことができることが当業者には理解されるであろう。例えば、その利点はゲート絶縁層における絶縁層の完全性を保存することに限定されるものではなく、例えばキャパシタ電極の高誘電率キャパシタ絶縁層上への成膜にも適用できる。このようなた全ての変更形態および変形形態は、添付の特許請求の範囲によって定義される本発明の技術的範囲に含まれるものとする。
【図面の簡単な説明】
【０１０３】
【図１】好ましい実施の形態に用いられる枚様式反応チャンバの例を示す模式的断面図である。
【図２】本発明の好ましい実施の形態に係る積層トランジスタのゲートスタックを形成する手順を示すフローチャートである。
【図３】好ましい実施の形態に係るワークピースの上面を表す半導体基板の一部を示す模式的断面図である。
【図４】基板表面上に高誘電率絶縁層を形成した後の図３に示した基板を示す模式的断面図である。
【図５】図４に示したゲート絶縁層上に直接成膜したシリコン含有シード層を示す模式的断面図である。
【図６】図５に示したシード層上に直接成膜したシリコン含有バルク層を示す模式的断面図である。
【図７】本発明に係る好ましい実施の形態に基づいて形成したトランジスタのゲートスタックを示す模式的断面図である。
【図８】本発明に係る好ましい実施の形態に基づいて、高誘電率絶縁層上に成膜したゲート電極層を示す走査型電子顕微鏡（ＳＥＭ）写真のコピーである。
【図９】本発明に係る好ましい実施の形態に基づいて、高誘電率絶縁層上に成膜したゲート電極層を示す走査型電子顕微鏡（ＳＥＭ）写真のコピーである。
【図１０】本発明に係る好ましい実施の形態に基づいて、高誘電率絶縁層上に成膜したゲート電極層を示す走査型電子顕微鏡（ＳＥＭ）写真のコピーである。
【図１１】本発明に係る好ましい実施の形態に基づいて、高誘電率絶縁層上に成膜したゲート電極層を示す走査型電子顕微鏡（ＳＥＭ）写真のコピーである。
【図１２】本発明に係る好ましい実施の形態に基づいて、高誘電率絶縁層上に成膜したゲート電極層を示す走査型電子顕微鏡（ＳＥＭ）写真のコピーである。
【図１３】本発明に係る好ましい実施の形態に基づいて、高誘電率絶縁層上に成膜したゲート電極層を示す走査型電子顕微鏡（ＳＥＭ）写真のコピーである。
【図１４】本発明に係る好ましい実施の形態に基づいて、高誘電率絶縁層上に成膜したゲート電極層を示す走査型電子顕微鏡（ＳＥＭ）写真のコピーである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際公開パンフレット】
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【国際調査報告】
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