(57)【要約】【課題】高速トリガリングのための外部オンチップ・トリガリングとコンパクトな内部寸法を有するシリコン制御整流器静電放電保護回路を提供する。【解決手段】ＥＳＤ保護回路は、保護された回路に接続するアノード（１２２）とグランドに接続するカソード（１２４）とを有しているシリコン制御整流器（ＳＣＲ）（２０２）を含み、カソードが少なくとも１つの高ドープ領域（３１２ｍ）を有する。少なくとも１つの高ドープ領域の近傍に少なくとも１つのトリガ−タップ（４０１）が配置され、外部オンチップ・トリガリングデバイス（２０５）がトリガ−タップと保護された回路に接続する。【選択図】図３
2004531047.tif 000002
【特許請求の範囲】
【請求項１】
保護された回路を有する、半導体集積回路（２００）の静電放電（ＥＳＤ）保護回路（２０１）であって、
保護された回路に接続するアノード（１２２）とグランドに接続するカソード（１２４）とを有し、前記カソードが、少なくとも１つの高ドープ領域（３１２ｍ）を有しているシリコン制御整流器（ＳＣＲ）（２０２）と、
少なくとも１つの高ドープ領域近傍に配置された少なくとも１つのトリガ−タップ（４０１）と、
トリガ−タップと保護された回路に接続する外部オンチップ・トリガリングデバイス（２０５）と、を備える静電放電（ＥＳＤ）保護回路（２０１）。
【請求項２】
前記カソードと側部トリガリングデバイスとの間に接続する側部分路抵抗器（２１０）を更に含む請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記ＳＣＲ（２０２）が、第１バイポーラトランジスタＴ１（２３１）と第２バイポーラトランジスタＴ２（２３２）を備え、前記第１バイポーラトランジスタは、エミッタとして機能し、カソード（１２４）を形成する少なくとも１つの第１高ドープト領域（３１２ｍ）を有し、第１バイポーラトランジスタＴ１のベースと第２バイポーラトランジスタＴ２のコレクタとを同一の広がりをもって形成する第１低ドープト領域（３０６）を備え、第２バイポーラトランジスタＴ２のベースと第１バイポーラトランジスタＴ１のコレクタとを同一の広がりをもって形成する第２低ドープト領域（３０４）を備え、第２バイポーラトランジスタＴ２（２３２）として機能し、エミッタにアノード（１２２）を形成する第２高ドープト領域（３０８）を備える請求項１に記載のＥＳＤ保護回路。
【請求項４】
前記第１バイポーラトランジスタ及び前記第２バイポーラトランジスタの各々の、第１高ドープト領域と第２高ドープト領域との間の表面領域（３０９）が、浅いトレンチアイソレーション（３１６）からブロック化される請求項３に記載のＥＳＤ保護回路。
【請求項５】
前記第１トランジスタ及び第２トランジスタのベースが４．０ミクロンより少ないベース幅を有する請求項３に記載のＥＳＤ保護回路。
【請求項６】
前記第１トランジスタ及び第２トランジスタのベースが０．６〜０．８ミクロンの範囲のベース幅を有する請求項５記載のＥＳＤ保護回路。
【請求項７】
前記少なくとも１つの第１高ドープト領域（３１２ｍ）はＮ＋型材料で、前記第１低ドープト領域（３０６）はＰ型材料で、前記第２低ドープト領域（３０４）はＮ型材料で、前記第２高ドープト領域（３０８）はＰ＋型材料である請求項４に記載のＥＳＤ保護回路。
【請求項８】
前記トリガリングデバイス（２０５）は、ＮＭＯＳ、ドレイン−バルク・ゲート・カップリングが提供されたＮＭＯＳ、絶縁されたＰ−ウェルでのＮＭＯＳ、少なくとも２つの縦列にされたＮＭＯＳトランジスタ及びバラステッドＮＭＯＳからなるトランジスタ・グループから選択されるＭＯＳＦＥＴトランジスタ（２０６）である請求項７に記載のＥＳＤ保護回路。
【請求項９】
前記第１高ドープト領域（３１２ｍ）はＰ＋型材料で、前記第１低ドープト領域（３０６）はＮ−型材料で、前記第２低ドープト領域（３０４）はＰ−型材料で、前記第２高ドープト領域（３０８）は、Ｎ＋型材料である請求項４に記載のＥＳＤ保護回路。
【請求項１０】
トリガリングデバイス（２０５）が、ＰＭＯＳ、ドレイン−バルク・ゲート・カップリングが提供されるＰＭＯＳ、絶縁したＮ−ウェルのＰＭＯＳ、少なくとも２つの縦列にされたＰＭＯＳトランジスタ、及びバラステッドＰＭＯＳからなるトランジスタ・グループから選択されるＭＯＳＦＥＴトランジスタ（２０６）である請求項９に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【０００１】
【クロスリファレンス】
この特許出願は、米国仮出願、連続番号６０／２８０，３４５号（２００１年３月３０日出願）、連続番号６０／２４６，１２３（２０００年１１月６日出願）及び連続番号第６０／２６６，１７１号（２００１年２月２日出願）の利益を主張し、その内容は本明細書に援用する。
【０００２】
【発明の分野】
本発明は、一般に静電気の分野に関し、特に、集積回路（ＩＣ）の保護回路でのシリコン制御整流器（ＳＣＲ）構造の改良に関する。
【０００３】
【発明の背景】
集積回路（ＩＣ）及び他の半導体デバイスは、ＥＳＤ現象と接触することによって発生する可能性のある高電圧に非常に敏感である。従って、静電放電（ＥＳＤ）保護回路は、集積回路にとって不可欠である。ＥＳＤ現象は、通常、高電位（一般的に数キロボルト）の放電から生じ、短い期間（一般的に１００ナノ秒）の高電流（数アンペア）のパルスの原因となる。ＥＳＤ現象は、一例としては、ＩＣのリードとの人間の接触によって、又はＩＣの他のリードに放電する、電気的に帯電した機械類によって、ＩＣ内で発生させられる。製品への集積回路の取り付けの間に、これらの静電放電は、ＩＣを破壊する可能性があり、故に、製品の高価な修理が要求される。しかし、それは、ＩＣが被る可能性がある静電放電の消散のための機構を提供することによって回避されることができるであろう。
【０００４】
ＥＳＤ問題は、特に相補型ＭＯＳ（ＣＭＯＳ）電解効果トランジスタで表明された。これらの過電圧状態に対して保護するために、シリコン制御整流器（ＳＣＲ）及びゲートグランドＮＭＯＳ等の他の保護デバイスが、ＣＭＯＳＩＣの回路内に組み込まれ、高静電位の放電によって作り出される高電流に対する放電パスが提供される。ＥＳＤ現象の発生前、ＳＣＲは非導電的な状態である。一旦、ＥＳＤ現象の高電圧に遭遇すると、グラウンドに電流をそらすようにＳＣＲは伝導性の状態に変わる。電圧が安全なレベルに放電されるまで、ＳＣＲはこの伝導性の状態を維持する。
【０００５】
図１Ａは、ＥＳＤ保護を提供するために集積回路内に含まれる先行技術ＳＣＲの概略図を表し、米国特許第５，４６５，１８９号明細書及び米国特許第５，５０２，３１７号明細書において一例として提供されている。特に、一例としての先行技術の集積回路１００は、パッド１４８からグラウンドまで接続されたＳＣＲ保護回路１０１を有する。パッド１４８は、また、ＩＣの保護回路に（任意に電流制限抵抗ＲＬを通して）接続されている。ＳＣＲ保護回路１０１は、トリガリングデバイス１０５及びＳＣＲ１０２を含む。ＳＣＲ１０２は、ＮＰＮトランジスタＴ１ １３１及びＰＮＰトランジスタＴ２  １３２を更に含む。特に、ＳＣＲ保護デバイス１０１はアノード１２２を含み、それはパッド１４８及び抵抗ＲＢ２１４２の一側に接続されている。抵抗ＲＢ２１４２は、Ｎ−ウェルの抵抗を表し、それは、更に詳細に下で説明するように、ＳＣＲ１０２のＰＮＰトランジスタのベースで見られる。加えて、アノード１２２はＰＮＰトランジスタＴ２  １３２のエミッタ１０８に接続され、それはＮ−ウェル抵抗ＲＢ２１４２と並列である。第一のノード１３４は、ＰＮＰトランジスタＴ２  １３２のベース、抵抗ＲＢ２１４２の他側及びＮＰＮトランジスタＴ１ １３１のコレクタを含む。更に、ＰＮＰトランジスタＴ２  １３２のコレクタ１０６は第二ノード１３６に接続され、それはまた、ＮＰＮトランジスタＴ１ １３１のベース１０６に及び抵抗ＲＢ１１４１の一側に接続されている。抵抗ＲＢ１１４１の他側は、グランドに接続された第三ノード１２４に接続され、カソードとして機能する。更に、ＮＰＮトランジスタＴ１ １３１のエミッタ１１２は、また、グランドに接続された第三ノード１２４に接続されている。
【０００６】
トリガリングデバイス１０５は、一例としてゲートグランドＮＭＯＳ（ＧＧＮＭＯＳ）トランジスタであり、それはグランドに接続されたソース１２７及びゲート１２６を有する。更に、ＧＧＮＭＯＳトランジスタ１０５のドレイン１２５及びソース１２７は、それぞれＮＰＮトランジスタＴ１ １３１のコレクタ１１０及びエミッタ１１２に接続されている。更に、ＧＧＮＭＯＳトランジスタのゲート１２６及びソース１２７は、また、グランドに接続された第三ノード１２４（即ち、ＳＣＲのカソード）に接続されている。
【０００７】
図１Ｂは、図１Ａで表したような先行技術低電圧トリガリングＳＣＲ（ＬＶＴＳＣＲ）デバイスの横断面図を表す。更に、ＩＣ１００のＰ及びＮドープト領域に関して、図１Ｂは一例としてＳＣＲ回路の概略図を含む。特に、集積回路１００は、Ｎ−ウェル１０４及びＰ−ウェル１０６が互いに隣接して形成されるＰ型基板１０３を含む。接合部１０７が、Ｎ−ウェル１０４とＰ−ウェル１０６との隣接した境界で形成されている。
【０００８】
Ｎ−ウェル１０４の範囲内で、第１Ｐ＋領域１０８が形成されている。更に、Ｐ−ウェル１０６内で、第１Ｎ＋領域１１２及び第２Ｐ＋領域１１４が形成されている。加えて、第２Ｎ＋領域１１０が、Ｐ−ウェル１０６及びＮ−ウェル１０４の領域の上に形成され、第２Ｎ＋領域１１０がＰ−ウェル及びＮ−ウェル領域１０６及び１０４の接合部１０７と重なっている。Ｐ＋及びＮ＋で示した領域は、Ｎ−ウェル及びＰ−ウェル領域１０４及び１０６より高いドーピング・レベルを有する領域である。
【０００９】
浅いトレンチアイソレーション（ＳＴＩ）が、高ドープト領域を横に分離するために、最先端ＣＭＯＳ製法技術で大抵の場合使用される。浅いトレンチアイソレーションは、高いＰ＋及びＮ＋ドープト領域を形成する前に行われる。特に、トレンチはシリコン表面から特定のエリアでエッチングされ、絶縁体材料（例えば、二酸化けい素（ＳｉＯ２））がトレンチを充てんするために堆積される。二酸化けい素（ＳｉＯ２）１３０等のゲート誘電層は、むきだしのシリコンを露出させた表面部分の上に成長される。ゲート電極材料（例えばポリシリコン）が、全体の表面上に堆積される。ゲート電極材料及びゲート誘電体が、エッチング・ステップによって続かれるホトリソグラフィックのマスキングによって構築される。マスキング及びエッチング・ステップの後、図示のように、ゲート誘電体１３０のホトパターニングしたエリア及びゲート電極１２８だけが残される。それから、ＳＴＩの間のシリコンは、上で説明したように、高ドープＰ及びＮ領域を形成するためにイオン・インプラントを受ける。
【００１０】
特に、ＳＴＩを行って高ドープ領域を作成した後に、第１ＳＴＩ領域１１６１は、第１Ｐ＋ドープト領域１０８の左に、一例として配置される。加えて、第２ＳＴＩ領域１１６２は、第１Ｐ＋領域１０８及び第２Ｎ＋領域１１０に配置される。更に、第３のＳＴＩ領域１１６３は、第１Ｎ＋領域１１２及び第２Ｐ＋領域１１４に配置され、第４のＳＴＩ領域１１６４は、第２Ｐ＋領域１１４の左に配置される。
【００１１】
ＧＧＮＭＯＳトランジスタ１０５のゲート１２６は、第１Ｎ＋領域１１２と第２Ｎ＋領域１１０とを分離する。更に、ＧＧＮＭＯＳトランジスタ１０５は「トリガ」に使用され、即ち、ＳＣＲをオンにする。特に、ＧＧＮＭＯＳトランジスタ１０５はドレイン及びソースを含むＮチャネルＭＯＳトランジスタで、それは、第２Ｎ＋領域１１０及び第１Ｎ＋領域１１２によってそれぞれ形成されている。ＮＭＯＳ−チャネルは、第１Ｎ＋領域１１２と第２Ｎ＋領域１１０との間の、Ｐ−ウェル領域１２０の表面で形成される。更に、ゲート１２６がグランドに接続されるので、Ｐ−ウェル領域１２０は、第１Ｎ＋領域１１２と第２Ｎ＋領域１１０との間で、ＮＭＯＳ−チャネルを形成するのを防止し、それによって、ＳＣＲのバイポーラトランジスタＴ１ １３１の機能性を保存する。
【００１２】
ＮＰＮトランジスタＴ１ １３１は、第１Ｎ＋領域１１２によって形成されるエミッタ、Ｐ−ウェル１０６によって形成されるベース、及びＮ−ウェル１０４によって形成されるコレクタを有し、それは、第２Ｎ＋領域１１０（ＮＭＯＳドレイン）と、電気的に並列である。ＰＮＰトランジスタＴ２  １３２は、第１Ｐ＋領域１０８によって形成されるエミッタと、第２Ｎ＋領域１１０とＮ−ウェル１０４とによって形成されるベースと、Ｐ−ウェル１０６によって形成されるコレクタと、を有する。Ｎウェル１０４及びドレイン領域１１０がＮＰＮトランジスタＴ１ １３１のコレクタ及びＰＮＰトランジスタＴ２  １３２のベースを画成する点に留意する必要がある。
【００１３】
第１Ｐ＋領域１０８は、第２Ｎ＋領域１１０から離れて配置される。Ｎ−ウェル１０４が、アノード１２２に追加のＮ＋領域（図示せず）によって、任意に接続されたならば、Ｎ−ウェル抵抗ＲＢ２１４２がその間で画成される（例えばＮ−ウェル１０４の追加のＮ＋領域）。逆に、Ｎ−ウェルが浮いている場合、抵抗ＲＢ２１４２は画成されない（図１Ｂにおいて想像線で示す）。このように、ウェルレジスタンスＲＢ２１４２は、ＰＮＰトランジスタＴ２  １３２のベース抵抗で、Ｎ型材料比抵抗値に依存する抵抗値を有する。Ｎ型材料は、Ｎ−ウェル１０４（即ち、ベース）の横断面積及び長さの他にドーピングのレベルを含む。一般的に、抵抗ＲＢ２１４２は、５００オーム〜５０００オームの範囲であり、又は、Ｎ−ウェルが浮いている（図１Ｂで示すように）場合、それは開放されている。更に、第２Ｎ＋領域１１０がＮ−ウェル１０４に接続するので、Ｎ＋領域１１０も、ＰＮＰトランジスタＴ２  １３２のベースの一部として機能する。
同じく、Ｐ−ウェル領域１０６は、ＮＰＮトランジスタＴ１ １３１のベースを形成して、更に基板抵抗ＲＢ１１４１を有する。一般的に、抵抗ＲＢ１１４１は、５００オーム〜５００オームの範囲である。
【００１４】
アノード１２２、カソード１２４及び基板−タイ１２５は、シリサイド層１１８Ａ、１１８Ｃ及び１１８Ｓ（まとめてシリサイド層１１８）を通して、それぞれ第１Ｐ＋領域１０８、第１Ｎ＋領域１１２及び第２Ｐ＋領域１１４に接続する。更に、当該技術で熟練したものは、シリサイド層を有しないより古いプロセス技術があると認識する。このように、アノード１２２、カソード１２４及び基板−タイ１２５は、直接にＮ＋及びＰ＋領域に接続される。シリサイド層１１８は、伝導性の金属（一般的に、タングステン又はコバルト）が、全体のＩＣウェーハの上の非常に浅いフィルムとして堆積されるように形成される。加熱ステップが続き、シリコン表面だけと反応し、金属はシリコン合金及び金属（「シリサイド」）を形成する。酸化物又は窒化物等の他の表面は、金属と反応しない。シリサイド層だけがシリコンの上で残るように、反応しなかった金属は選択的にエッチング除去される。シリサイド層１１８は、アノード１２２、カソード１２４及び基板−タイ１２５の各々の金属接触１２１Ａ、１２１Ｃ、１２１Ｓ（まとめて金属接触１２１）の間で、それぞれ伝導性の結合材として機能する。図１Ｂは、シリサイド形成がＮＭＯＳ１０５の部分でブロックされる代表的な具現例を表す。
【００１５】
動作中、ＮＰＮ及びＰＮＰトランジスタＴ１ １３１及びＴ２  １３２を含む保護ＳＣＲ回路１０２は、アノード１２２とグランドに接続されたカソード１２４との間で電流を伝導しない。即ちＳＣＲ１０２に加えられる高電圧（例えば、ＥＳＤ電圧）がなく、ＩＣの規則的な信号電圧だけがあるのでＳＣＲ１０２は、オフにされる。一旦ＥＳＤ現象がパッド１４８で起こると、電圧電位がアノード１２２に現れる。更に、ＥＳＤ現象によって作られる電圧電位は、Ｎ−ウェル１０４を通してＮ＋領域１１０に部分的に移される。即ちアノード１２２、Ｐ＋領域１０８、Ｎ−ウェル領域１０４及びＮ＋領域１１０は、繋がって接続されており、圧がＮ＋領域１１０で形成するようになっている。
【００１６】
Ｎ＋領域１１０及びＰ−ウェル１０６は、ＳＣＲ１０２のためのトリガリング機構として機能する機能するダイオードを形成する。特に、Ｎ＋領域１１０及びＰ−ウェル領域１２０は、ダイオードＤＲとして動作する。ダイオードにわたる電圧がダイオード逆降伏電圧（一般的に６−１０ボルト）を超えると、ダイオードＤＲ（想像線で引く）は導通しない。即ち、一旦Ｎ＋領域１１０の上のＥＳＤ現象から部分的に伝達される電圧がダイオードＤＲ逆降伏電圧を超えると、雪崩効果が起こり、ホール及び電子が、ダイオードＤＲのＰＮ接合で発生させられる。ホールは、Ｐ−ウェル１０６のＰ−ウェル領域１２０及び１１９、及びグランドに接続されたＰ＋領域１１４に流れる。Ｐ−ウェル領域１２０及び１１９での電位は増加され、主にＰ−ウェル領域１２０へのＮ＋領域１１２（エミッタ）から、そしてＰ−ウェルの１１９で示した領域に部分に、電子が流れる。Ｐ−ウェル領域１２０への小数キャリア（電子）の流れは、ＳＣＲ１０２にトリガを引き起こさせる。同じく、ダイオードＤＲのＰＮ接合で発生させられる電子は、Ｎ−ウェル１０４に流れ、それによってＰ＋エミッタ１０８が、Ｎ−ウェル１０４に小数キャリア（ホール）を注入するようにする。
【００１７】
特に、Ｎ＋領域１１０及びＰ−ウェル領域１２０のＰＮ接合で発生させられる多数キャリア（即ち、ホール）は、Ｎ＋領域１１２（エミッタ）から注入される小数キャリア（電子）と、Ｐ−ウェル領域１２０及び１１９で再び結合する。このように、ＮＰＮトランジスタＴ１ １３１のベースは、一例としてその後ＮＰＮトランジスタＴ１ １３１をオンにするＰ−ウェル領域１２０でのゲートＧ１で電流を引き出す。更に、ＮＰＮトランジスタＴ１ １３１のコレクタはＰＮＰトランジスタＴ２  １３２のベースに接続し、それはＰＮＰトランジスタＴ２  １３２をオンにする。ＮＰＮトランジスタＴ１ １３１のコレクタ電流は、Ｔ１ １３１（β１）の電流利得かけるトランジスタＴ１ １３１のベース電流に等しい。電流利得β１は、ＮＰＮトランジスタＴ１ １３１のベース及びエミッタで幾何学的なディメンジョン及びドーピング・レベルに依存する。同じく、電流利得β２は、ＰＮＰトランジスタＴ２  １３２の幾何学的なディメンジョン及びドーピング・レベルに依存する。
【００１８】
このように、一旦ＮＰＮトランジスタＴ１ １３１がオンにされると、Ｔ１ １３１のコレクタはＰＮＰトランジスタＴ２  １３２にベース電流を提供する。従って、ＰＮＰトランジスタＴ２  １３２のベース電流は、ＮＰＮトランジスタＴ１ １３１のベース電流より大きい。更に、ＰＮＰトランジスタＴ２  １３２の電流利得β２は、Ｔ２  １３２コレクタ電流として実現され、それは、次にＮＰＮトランジスタＴ１ １３１のベースへ送られ、ＮＰＮトランジスタＴ１ １３１のベース電流をそれによって増幅する。ＳＣＲ１０２でのベース電流のこの増幅は、トランジスタＴ１ １３１とＴ２  １３２との間のループで次第に増加し続ける。従って、ターンオンされたＳＣＲでの伝導は、また、「再生過程」と呼ばれる。
【００１９】
ＳＣＲ１０２は、非常に伝導性となり、アノードとカソードとの間で非常に小さい電圧降下（一般的に、１−２Ｖ）で電流の流れを維持する。従って、一旦ＳＣＲ１０２がオンにされると、ＥＳＤ現象からの電流はアノード１２２からグランドに接続されたカソード１２４まで通過する。このように、ＳＣＲ１０２はＩＣ回路１００の残っている部分を保護する。一旦ＥＳＤ現象がアノード１２２からカソード１２４まで放電されると、それがその再生式の伝導モードを維持することができないので、ＳＣＲ１０２はオフにされる。
【００２０】
保護的ＳＣＲ自身と同様に、ＩＣの回路へのダメージを防止するために、ＥＳＤ現象をできるだけ早く放電することは重要である。上記の先行技術ＬＶＴＳＣＲで、ＮＭＯＳトランジスタ１０５は、ＳＣＲ１０２内で一体化される。集積化トリガ手段として挿入されたＮ＋領域拡散１１０は、ＮＰＮトランジスタＴ１ １３１及びＰＮＰトランジスタＴ２  １３２の過度のベース幅のために不利である。従って、Ｎ＋拡散の挿入及び電荷担体の高再結合による大きな側部Ｔ１及びＴ２トランジスタ寸法は、低速のＳＣＲトリガリングという結果になる。特に、Ｎ＋領域１１０（「トリガ拡散領域」）、また、ＰＮＰトランジスタＴ２  １３２のベースの部分で、Ｔ２  １３２のこの部分の電流利得を悪化させる。即ち、Ｎ−ウェル領域１０４がその中で配置されるより高いドープＮ＋領域１１０を有するので、トランジスタＴ２  １３２の全体的な電流利得β２が低減され、それは、ＥＳＤ現象の間、トリガリングからＳＣＲ１０２を妨げるだろう（例えば、遅らせるか、防止する）。従って、信頼性が高い及び制御可能なトリガリング機構を有する、高速なトリガリングＳＣＲ保護デバイスの必要性が当該技術に存在する。
【００２１】
【発明の概要】
これまでの、先行技術に関連してきた不利益は、高速トリガリングのための外部オンチップ・トリガリング及びコンパクトな内部寸法を有するシリコン制御整流器静電放電保護回路の本発明で克服される。ＥＳＤ保護回路は、保護された回路に接続されたアノード及びアースに接続するカソードを有するシリコン制御整流器（ＳＣＲ）を含み、カソードは少なくとも１つの高ドープ領域を有する。少なくとも１つのトリガタップが、少なくとも１つの高ドープ領域に近傍に配置され、外部オンチップ・トリガリングデバイスは、トリガタップ及び保護された回路に接続される。
【００２２】
理解を容易にするように、図に共通な同一のデバイスを示すために、可能な場合、同一の参照符号を使用した。
【００２３】
説明するプロセスステップ及び構造は、集積回路（ＩＣ）を製造するための完全なプロセスフローを形成はしない。本発明は、当該技術で現在使用される集積化された回路製作技術と共に行われることができ、本発明の理解のためにのみ必要なものとして、非常に多くの一般に行われたプロセスステップが含まれている。横断面を表す図及び制作中のＩＣの部分のレイアウトは、一定の比率でないが、代わりに、発明の重要な特徴を図で示すために引かれている。更に、可能な場合、集積回路のＰ及びＮ型ドープト領域に関するように、図面は一例として回路（例えば、ＳＣＲ回路）の概略図を含んでいる。
【００２４】
本発明は、ＣＭＯＳ装置に関して説明される。しかし、当該技術の通常の技術を有する者は、異なるドーパント・タイプを選択すること及び濃度を調整することによって、本発明をＮＭＯＳ、ＰＭＯＳ及びＥＳＤによって引き起こされるダメージに影響されやすい他のプロセスに加えられるこができるようになるということを認識する。
【００２５】
図２Ａは、本発明のＮＭＯＳトリガードＳＣＲＥＳＤ保護デバイス２０１の４つの一例としての概略実施形態（Ａ−Ｄ）を表す。概略図Ａ−Ｄの実施形態の各々は例として、トリガリングデバイス２０５及びＳＣＲ２０２に接続するＩＣパッド１４８を表す。任意の限流抵抗ＲＬが、保護される回路及びＳＣＲＥＳＤ保護デバイス２０１の間で配置されるだろう。トリガリングデバイス２０５及びＳＣＲ２０２は、集積回路（ＩＣ）２００の回路のための保護デバイスとして総合して役に立つ。特に、トリガリングデバイス２０５及びＳＣＲ２０２はＩＣ回路をパッド１４８で起こりうる静電放電（ＥＳＤ）から保護し、それはＩＣ回路に接続されている。オンにされると、ＳＣＲ２０２は、パッド１４８からグランドにいかなるＥＳＤ電流をもリダイレクトするように、分流器として機能する。トリガリングデバイス２０５は、オンにされ、即ち、このような過電圧ＥＳＤ状態をすばやく放散させるために、ＳＣＲ２０２をトリガする。
【００２６】
図２Ａの概略図Ａについて述べる。ＳＣＲ保護デバイス２０１は、アノード１２２を含み、それは、パッド１４８及び任意に抵抗ＲＢ２２４２の一側に接続される。抵抗ＲＢ２２４２は、ＳＣＲ２０２のトランジスタＴ２  ２３２のベースのＮ−ウェル抵抗を表し、それは、更に詳細に以下に説明する。更に、アノード１２２はＰＮＰトランジスタＴ２  ２３２のエミッタ１０８に接続され、それはＮ−ウェル抵抗ＲＢ２２４２と並列である。任意に、多くのダイオードＤｓ（想像線で引く）は、ＰＮＰトランジスタＴ２  ２３２のアノード１２２とエミッタ１０８との間で接続されるだろう。ラッチアップ仕様を実現するために要求されるように、連続的に接続されたダイオードＤｓ（一般的に１−４ダイオード）がＳＣＲの保持電圧を増加させるために任意に提供される。
【００２７】
第１ノード１３４は、ＰＮＰトランジスタＴ２  ２３２のベース、抵抗ＲＢ２２４２の他側及びＮＰＮトランジスタＴ１  ２３１のコレクタを含む。更に、ＰＮＰトランジスタＴ２  ２３２のコレクタは、第２ノード１３６に接続され、それは、抵抗ＲＢ１２４１の一側に及びトリガ２０５（下で説明する）と同様に、ＮＰＮトランジスタＴ１  ２３１のベースに接続されている。抵抗ＲＢ１２４１の他側は、第３のノード１２４に接続され、グランドに接続されてカソードとして機能する。抵抗ＲＢ１２４１は、ＳＣＲ２０２のトランジスタＴ１  ２３１のベースで、基板抵抗を表し、それは、更に詳細に下で説明する。更に、ＰＮＰトランジスタＴ１  ２３１のエミッタは、また、グランドに接続された第３のノード１２４に接続され、それはカソードとして機能する。
【００２８】
概略図Ａの中のトリガリングデバイス２０５は、ＮＭＯＳトランジスタ２０６を含み、ゲートはソース及び外部抵抗２１０に接続される。特に、ＮＭＯＳトランジスタ２０６のドレインは、パッド１４８に接続され、ゲートは、いかなるＭＯＳ電流もターンオフするためにソースに接続され、ＮＭＯＳトランジスタ２０６のソース及びゲートは、ＳＣＲ２０２で第２ノード１３６に接続される。更に、抵抗２１０は一端で第２ノード１３６に接続され、多端で、第３のノード１２４に接続される。即ち、抵抗２１０は、ＳＣＲトランジスタＴ１  ２３１及びＴ２  ２３２への外部で、Ｐ−ウェルが存在しないときはＰ−基板１０３の固有抵抗ＲＢ１２４１と、又はＰ−ウェル１０４と並列で提供される。抵抗２１０は固有のベース抵抗ＲＢ１２４１より低い抵抗値で選択され、グランドに接続するための少ない量の電流を導くための分路抵抗器として機能する。故に、抵抗２１０は、トリガリングデバイス２０５のソースとグランドとの間で望ましくない漏れ電流のためのパスを提供し、さもなければ意図せずに、ＳＣＲ２０２をトリガする。更に、当業者によって認識されるように、抵抗２１０はＳＣＲのいわゆる保持電流を制御する。
【００２９】
図２Ａの図Ｂ−Ｄで表される残りの３つの概略図は、トリガリングデバイス２０５が種々の実施形態で示される以外同じものである。例えば、概略図Ｂでは、ＮＭＯＳトランジスタにはドレイン−バルク・ゲート接続が提供され、即ち、ローカル・バルク（ｐ−ウェル）及びゲートが接続され、ドレインからバルクへの接続は、ドレインからバルクへのキャパシタンス（図示せず）によって達成される。概略図Ｃでは、ＮＭＯＳは絶縁Ｐ−ウェルであり、概略図Ｄの中の、２つの縦接続されたＮＭＯＳトランジスタ２０６１及び２０６２が、トリガリングデバイス２０５の一部として使用される。更に、当該技術に熟練した者は、ＳＣＲ２０２の外部で他のトリガリングデバイス及び構造が実施されうることを認識するだろう。
【００３０】
接続されたトリガＮＭＯＳトランジスタ２０６（図２Ａの概略図で示す）は、ＳＣＲ２０２が従来技術ＬＶＴＳＣＲデバイス（図１Ａを見る）より速くターンオンすることができるようにする。特に、ＮＭＯＳトランジスタ２０６のドレインは、ＮＰＮトランジスタＴ１  ２３１（また、ＰＮＰトランジスタＴ２  ２３２のベース）のコレクタに、もはや接続されておらず、ＰＮＰトランジスタＴ２  ２３２のＮ＋領域１１０（ベース）と、ＮＰＮトランジスタＴ１  ２３１のＰ−ウェル領域１２０（ベース）との間でリバース・バイアス絶縁破壊電圧を提供するために使用された。むしろ、ＮＭＯＳトランジスタ２０６のソース及びゲートは、直接にＮＰＮトランジスタＴ１  ２３１のベースに接続され、それは、図３及び図４に関して以下で詳細に説明される。
【００３１】
更に、本発明が関連する技術に熟練する者は、ＰＭＯＳトリガードＳＣＲＥＳＤ保護デバイスがまた、利用されるだろうこと理解する。例えば、図２Ｂは、本発明のＰＭＯＳトリガードＳＣＲＥＳＤ保護デバイス２０１を表す一例としての概略図Ｅを表す。更に、当該技術に熟練した者は、そのＰＭＯＳドレイン−バルク・ゲート・カップリングを有するトランジスタ、２つの縦列にされたＰＭＯＳトランジスタ、又は他の外部トリガリングデバイス２０５が、上で示したように、ＥＳＤ保護デバイス２０１の一部として使用されることを認識するであろう。
【００３２】
明確の目的のために、本発明は、図２Ａの概略図Ａにおいて一例として表したようにＮＭＯＳトリガードＳＣＲとして議論される。
【００３３】
図３は、図２Ａ及び図２ＢのＮＭＯＳトリガードＳＣＲＥＳＤ保護デバイス２０１のＳＣＲ２０２の断面図を表す。特に、保護デバイス２０１は、Ｎ−ウェル３０４及びＰ−ウェル３０６が形成されるＰ型基板３０３を部分的に含む。Ｎ−ウェル３０４及びＰ−ウェル３０６は、互いに隣接し、隣接した境界で接合部３０７を形成する。Ｎ−ウェル３０４内で、第１Ｐ＋領域３０８が形成される。更に、Ｐ−ウェル３０６内で、単一のＮ＋領域３１２及び第２Ｐ＋領域３１４が、形成される。Ｐ＋及びＮ＋と示された領域は、Ｎ−ウェル及びＰ−ウェル領域３０４及び３０６より高いドーピング・レベルを有する領域である。更に、図１Ｂの従来技術で示したようなＰ−ウェル３０４及びＮ−ウェル３０６の領域の間の接合部３０７の上にわたって重複して形成される「第２Ｎ＋領域１１０」がないことに、留意する必要がある。
【００３４】
図３の一例としての概略図は、ＳＣＲ２０２のコンポーネントを表す。それは図２Ａの概略図に対応している。即ち、一体に接続されたソース及びゲートを有するＮＭＯＳトリガリングデバイスのためのＳＣＲとして、図３は図示されて議論される。しかし、当該技術に熟練した者は、ＰＭＯＳトリガリングデバイスが使用されるところで、電位及び端子と同様に図３において例として示されるＮ及びＰ型領域が逆にされることを理解する。図３を参照すると、ＮＰＮトランジスタＴ１  ２３１は、Ｎ＋領域３１２（エミッタ）、Ｐ−ウェル３０６（ベース）及びＮ−ウェル３０４（コレクタ）によって形成される。ＰＮＰトランジスタＴ２  ２３２は、Ｐ＋領域３０８（エミッタ）、Ｎ−ウェル領域３０４（ベース）及びＰ−ウェル領域３０６（コレクタ）によって形成される。Ｎ−ウェル３０４が、ＰＮＰトランジスタＴ２  ２３２のベースと同様に、ＮＰＮトランジスタＴ１  ２３１のコレクタとして、２つの機能を有する点に留意する必要がある。同じく、Ｐ−ウェル３０６が、ＮＰＮトランジスタＴ１  ２３１のベースと同様に、ＰＮＰトランジスタＴ２  ２３２のコレクタとして２つの機能を有す。第２Ｐ＋領域３１４は基板−タイ１２５を形成する。そして、それは通常カソード１２４に接続され、グランドに接続される。
【００３５】
Ｐ−ウェル３０６は、固有抵抗を有し、それはウェル／基板に又はＮＰＮトランジスタＴ１  ２３１のベース抵抗ＲＢ１２４１として観察される。ウェル／基板抵抗ＲＢ１２４１は、トランジスタＴ１  ２３１の基板−タイ１２５（それは、Ｐ＋領域３１４を含む）と固有ベース・ノードとの間に現れる。同じく、Ｎ−ウェル３０４は固有抵抗を有し、それはＰＮＰトランジスタＴ２  ２３２のベース抵抗ＲＢ２２４２として観察される。Ｎ−ウェル又はベース抵抗ＲＢ２２４２は、トランジスタＴ２  ２３２と任意のＮ−ウェル・タイ（図３でに図示せず）の固有ベース・ノードとの間に現れ、それは、Ｎ−ウェル３０４でＮ＋ドープト領域によって形成される。このＮ−ウェル・タイは、任意であるが、デバイスの機能に関与しないので、外に（図３で浮いている）離してある。このように、Ｎ−ウェル・タイは、Ｎ−ウェルトリガタップＧ２（図２Ｂの概略図Ｅ参照）を有するＰＭＯＳトリガードＳＣＲのために必要とされるだけである。Ｎ−ウェル又はＰ型基板のいずれも、関連する抵抗は、固有の抵抗である。ウェル又は基板抵抗値は、長さ及びＮ−ウェル３０４の及びＰ−ウェル３０６／Ｐ−基板３０３の横断面積及び長さと同様に、ドーピング・レベルに依存する。一般的に、ウェル／基板抵抗ＲＢ１２４１及びＲＢ２２４２（Ｎ−ウェル・タイが提供されるならば）は、シリコン材料に対して５００〜５０００ｏｈｍの範囲の抵抗値を有する。
【００３６】
浅いトレンチアイソレーション（ＳＴＩ）が、図６で示すようにハイドープ（例えば、領域３０８、３１２及び３１４）を受け取る領域を分離するために使用される。特に、トレンチは特性エリアでエッチングされ、絶縁体材料（例えば、二酸化けい素（Ｓｉ０２））が例として堆積される。領域３０８及び３１２は、また、当該技術で既知の他の技術によって分離されており、それは、ＳＣＲ動作に有益である。
【００３７】
Ｎ＋及びＰ＋インプラント及びアニーリング・ステップは、各々、高ドープＮ＋及びＰ＋領域を形成するためにＳＴＩ領域形成の後、実施される。インプランテーションが、Ｎ＋及びＰ＋のために、別個のホトマスクを通してなされ、ドーパントがＩＣ  ２００の専用の領域だけを貫通することができるようにされる。
【００３８】
更に、シリサイド層３１８が、Ｎ＋領域３１２とＰ＋領域３０８と３１４の上に形成される。特に、伝導層（例えば、コバルト、チタンと同類を使用）は、ＩＣ  ２００の表面上に形成される。シリサイド・ブロッキング・マスクが、ＩＣの特定の領域にわたる不必要なシリサイド層をブロックするために提供される。シリサイド層３１８は、各々が、アノード１２２、カソード１２４と基板−タイ１２５での、各々の金属コンタクト１２１Ａ、１２１Ｃと１２１Ｓ（まとめて金属コンタクト１２１）の間の伝導材料として機能する。領域３０８（アノード１２２に対する）と領域３１２（カソード１２４に対する）の特定の部分だけでシリサイド層３１８を使用することによって、（例えば、熱及び機械ストレスからの）アノード１２２と領域３２０Ｎの表面との間と、カソード１２４と領域３２０Ｐの表面との間のショートの危険性を大いに低減する。
【００３９】
特に、図３で左から右へ見たときに、第１ＳＴＩ領域３１６１は、第１Ｐ＋ドープト領域３０８の左に形成される。更に、第２ＳＴＩ領域３１６３は、第１Ｎ＋領域３１２と第２Ｐ＋領域３１４との間に形成され、第３のＳＴＩ領域３１６４は、第２Ｐ＋領域３１４の右に形成される。このように、表面領域３０９（アノード１２２とカソード１２４との間に位置される）は、間に堆積される絶縁性材料、エッチングされるトレンチ又は高ドープ領域のどれも有さない。従って、図３の実施形態は、従来技術（図１ＡのＳＴＩ領域１１６２、Ｎ＋領域１１０及び酸化物層１３０参照）と異なる。従って、Ｎ−ウェル領域３２０ＮとＰ−ウェル領域３２０Ｐ（まとめて、非高ドープ領域３２０）の上に延びる表面領域３０９を含む全体のデバイス横断面が、ＳＣＲ伝導のために利用されるだろう。
【００４０】
高ドープ領域（即ち、Ｎ＋領域３１２及びＰ＋領域３０８並びに３１４）の各々は値「Ｘｊ」の深さを有する。そして、それは根本的な半導体技術によって定められる。一実施形態において、深さＸｊは、０．１〜０．３ミクロン１の範囲である。更に、シリサイドアノードからアノードエッジ３１１への距離は、長さ「Ａｊ」を有する。同じく、シリサイドカソード１２４からカソード端３１３への距離は、長さ「Ｃｊ」を有する。長さＡｊとＣｊは、特定の範囲内で維持され、シリサイド３１８の形成中の、機械的ストレスの起こりうる有害な影響を低減し、それは、後に増加する漏れ電流をもたらす。特に、物理的な長さＡｊとＣｊは、Ｐ＋とＮ＋ドープト領域３０８と３１２の高さＸｊに基づいて比例する。長さＡｊとＣｊは、ドープト領域の深さの２〜５倍の範囲であり、ＡｊとＣｊはほぼ等しい。即ち、ＡｊとＣｊは、ほぼ２Ｘｊ〜５Ｘｊの範囲の値を有する。好ましくは、シリサイドアノードからアノードエッジＡｊへの距離とシリサイドカソードからカソード端Ｃｊへの距離は、ドープト領域３０８と３１２の高さＸｊの約３倍に等しい。アノード１２２と接合部３０７との間にこのような距離を維持することによって、カソード１２４と接合部３０７の他に、漏れ電流に関するストレスとシリサイド層３１８のショートの確立は非常に低減する。
【００４１】
本発明の１つの目的は、ＳＣＲ２０２がターンオンする速度を増加させることである。従来技術を思い出すと、ホール−電子対の高再結合のためにＮ＋ドープト領域１１０は、ＳＣＲのＰＮＰトランジスタのゲインを低減した。ＳＣＲ２０２のターンオン時間を減らすことは、従来技術上の２つの特定の差によって実現される。第１の相違点は、ＳＣＲ２０２でのトランジスタＴ１  ２３１とＴ２  ２３２の各々のベース領域のサイズでの縮小である。図３の中の寸法ＷＰとＷＮは、ＮＰＮトランジスタＴ１  ２３１とＰＮＰトランジスタＴ２  ２３２との各々のベース幅を表す。ベース幅ＷＮとＷＰは、Ｐ＋領域３０８のエッジ３１１から接合部３０７までと、Ｎ＋領域３１２のエッジ３１３から接合部３０７まで各々測定される。ＳＣＲ２０２の各々のトランジスタＴ１  ２３１とＴ２  ２３２のベースのサイズ（即ち、ベース幅）を低減することは、小数キャリアがこれらの領域を通して拡散し、対応したコレクタ領域に到達するためにかかる時間を低減する。トランジスタＴ２  ２３２とＴ１  ２３１は、ベース幅ＷＮとＷＰとが半導体プロセス仕様によって容認される限り可能な限り小さいことが好ましい。
【００４２】
ＳＣＲターンオン時間（ＳＣＲＴｏｎ）は、各々のＳＣＲトランジスタＴ１  ２３１とＴ２  ２３２の組み合わせられたベース幅に、比例する。特に、ＮＰＮトランジスタＴ１  ２３１に対するターンオン時間Ｔｏｎ１は、ＮＰＮトランジスタＴ１  ２３１のベース幅ＷＰの平方に比例する。同じく、ＰＮＰトランジスタＴ２  ２３２に対するターンオン時間Ｔｏｎ２は、ＰＮＰトランジスタＴ２  ２３２のベース幅ＷＮの平方に比例する。このように、ＳＣＲＴｏｎのターンオン時間＝（（Ｔｏｎ１）２  ＋（Ｔｏｎ２）２）１／２である。従って、ベース幅が従来技術と比較して低減されたので、ターンオン時間ＳＣＲＴｏｎも低減された。
【００４３】
従来技術に対する第２の相違点は、排除された第２Ｎ＋領域１１０である。これは、トランジスタＴ２  ２３２のベース（Ｎ−ウェル３０４）の全体的なドーピング・レベルを低減する。このように、図３の実施形態で、Ｎ−ウェル３０４は、ＳＣＲ２０２のＰＮＰトランジスタＴ２  ２３２に、電流利得で増加を提供することができる。それは、より少ない電子正孔対が、ベース領域で拡散中に再び結合するからである。図３の解説用の実施形態は、図１Ｂの従来技術と比較されるべきである。図１Ｂを参照すると、高ドープＮ＋領域１１０は、ＰＮＰトランジスタＴ２  ２３２のベースの部分を形成し、もってＰＮＰトランジスタＴ２  ２３２の全体的なゲインを減らす。このＮ＋領域１１０は、多数キャリア（電子）を有する、小数キャリア（ホール）の高再結合を提供し、トランジスタＴ１  ２３１の低い増幅特性という結果になる。図１Ｂの従来技術についての更なる問題ある見地は、ＮＰＮトランジスタＴ１  ２３１と比較して、Ｎ＋領域１１０、Ｐ−領域１２０とＮ＋領域１１２が表面（図示せず）の近くに比較的良好な横の寄生的なバイポーラトランジスタを形成するという事実であり、それは、基板／Ｐ−ウェル１０６内により深く位置する。この表面ＮＰＮトランジスタは、ＰＮＰトランジスタＴ２  ２３２の劣化（表面）部分に、共通の高ドープトＮ＋領域１１０を通して、非常によく接続する。図１Ｂの従来技術ＳＣＲデバイスは、この寄生的表面ＮＰＮトランジスタだけがスナップバックでモードを実施する状態で残る傾向がある。更に、ＰＮＰトランジスタＴ２  ２３２は順方向バイアスベース−エミッタ・ダイオードとしてのみ機能し、基板（より低い電流利得を有する）でのより深いＮＰＮトランジスタはトリガしない。このように、従来技術ＳＣＲデバイスは、その幾何学的な不足のために所望のＳＣＲモードで完全に作動しない。従来技術は、一般的に１０％低いハンドリング能力を有する。更に、より大きい幾何学的形状により、先のデバイスは、非常に高感度回路デバイスを保護するために十分に安全且つ迅速にトリガしない。
【００４４】
図３を参照すると、トランジスタ・ベースの幅ＷＮ及びＷＰの短縮とＮ＋領域１１０の排除は、トリガ速度を低減する。更に、短くなる幅ＷＮとＷＰは、Ｎ＋領域１１０の存在によって引き起こされるホール−電子再結合結果を減らすことによってＳＣＲ２０２でのトランジスタＴ１  ２３１とＴ２  ２３２の全体的なゲインを増加させる。増加するトランジスタ電流利得は、十分な電流が前方へ各々のトランジスタＴ１  ２３１とＴ２  ２３２のベースにバイアスをかけるために提供されることを確実とするのを援助し、それによって迅速且つ確実に、ＳＣＲ２０２を起動させる。
【００４５】
図３の断面図は、例としてＳＣＲＥＳＤ保護デバイス２０１のＳＣＲ２０２の部分だけを表し、図２で示される本発明のトリガリングデバイス２０５を表さない。しかし、図４は図３のＳＣＲ２０２に関連して、例としてトリガリングデバイス２０５を表す。特に、図４は、図２ＡのＮＭＯＳトリガＳＣＲＥＳＤ保護デバイス２０１の平面図を表しており、図３と共に見るべきである。
【００４６】
特に、図４は、ＳＣＲ１０２の内部にある従来のトリガリングデバイス１０５（図１Ａ及び１Ｂ参照）と比較して、トリガリングデバイス２０５がＳＣＲ２０２に外部にある、集積回路２００の一部の上面図を表す。更に、トリガリングデバイス２０５とＳＣＲ２０２は別個の異なったデバイスであると思われるが、それらは、同じＩＣ  ２００の上へ組み込まれて、複数のＥＳＤ保護デバイス２０１の内の１つであるだろう。実際、代表的なＩＣは、各々ＩＣの内部回路に接続する多数のパッド１４８を有する。かくして、ＩＣのパッド１４８の各々は、好ましくは、その上に接続されたＮＭＯＳトリガＳＣＲ等の、ＥＳＤ保護デバイス２０１を有する。
【００４７】
図４を参照すると、ＳＣＲ２０２の上面図は、Ｎ−ウェル領域３０４とＰ−ウェル領域３０６を表す。特に、Ｎ−ウェル３０４での単一のＰ＋領域３０８は、アノード１２２を形成する。複数の金属コンタクト１２１Ａは、アノード１２２をパッド１４８に接続する。パッド１４８は、また、任意に限流抵抗ＲＬを通してＩＣ  ２００の保護された回路に接続する。金属コンタクト１２１Ａの下の一部のＰ＋領域３０８は、図３に関して上で示したように、シリサイド３１８Ａによってカバーされる。更に、距離Ａｊは、上で示したように図４で示される。
【００４８】
カソード１２４は、Ｎ＋領域３１２１から３１２ｍまで（まとめてＮ＋領域３１２）形成される。複数の金属コンタクト１２１Ｃは、カソード１２４をグランドに接続する。図３に関して上で説明したように、金属コンタクト１２１Ｃの下にある、各々の（散在する）Ｎ＋領域３１２ｍの部分は、対応するシリサイド層（例えば、シリサイド層３１８Ｃ―１と３１８Ｃ―ｍ）によってカバーされる。更に、距離Ｃｊを図４で示す。
【００４９】
トリガタップ４０１が、Ｎ＋領域３１２の近くに配置される。トリガタップ４０１は、Ｐ＋領域４０２の部分の上に配置されるシリサイド層４１８Ｔを有するＰ＋領域４０２によって形成され、１つ以上の金属コンタクト１２１Ｔが、シリサイド層４１８Ｔ上に配置される。更に、一例としてのトリガタップ４０１は、その間に画成されるＰ−ウェル・スペーシング４０４を有する、複数のトリガタップの内の１つであるだろう。
【００５０】
特に、トリガタップ４０１のＰ＋領域４０２は、Ｎ＋領域３１２へのごく近傍に配置される。好ましくは、トリガタップ４０１は、また、Ｎ＋領域３１２と整列される。Ｎ＋領域３１２にごく近傍にトリガタップ４０１を配置することによって、トリガタップからＮＰＮトランジスタＴ１  ２３１の固有ベース・ノードへのベース抵抗は、低減される。Ｐ−ウェル・スペーシング４０４は、Ｐ−ウェル材料３０６によって定められ、大きさにおいて好ましくは最小である。トリガタップ４０１は、隣接のＰウェル・スペーシング４０４とＮ＋領域３１２とをあわせて、のＰ＋領域４０２は、ダイオードを形成し、それは、正電圧がＰ＋領域４０２に現れるとき、順方向にバイアスをかけられる。特に、トリガリングデバイス１０５は、ＮＰＮトランジスタＴ１  ２３１のベースの電流源として機能し、Ｐ型基材に多数キャリア（ホール）を注入することによって、それは前方へ、ＮＰＮトランジスタＴ１  ２３１のベース−エミッタ（Ｐ−ウェル・スペーシング／領域４０４／３０６とＮ＋  ３１２）にバイアスをかける。更に、標準的な回路動作（即ちＥＳＤ現象ではない）のために、後述するように、ＳＣＲ２０２へのトリガタップ４０１とＳＣＲ２０２のＮ＋エミッタ領域３１２のごく近傍は有利である。特定の回路過電圧状態によるＳＣＲの意図されていないトリガリングは、回路（例えば、ラッチアップ状態を引き起こす）を分裂させるとして知られている。トリガタップが分路抵抗器２１０を通してグランドに接続されるように、ＳＣＲのＰ−ウェル３０６はグランドへの追加の接続を受け取り、それはラッチアップを防止する。
【００５１】
ＳＴＩ領域３１６は、ＳＣＲ２０２とトリガリングデバイス２０５を制限し、アノード１２２、カソード１２４及びその間のＳＣＲ２０２部分は、図３に関して上で示したように、ＳＴＩ材料でカバーされない。特に、ドープトＰ＋領域３０８、断続的なＮ＋領域３１２、Ｐ＋とＮ＋ドープト領域３０８と３１２との間の表面領域３０９、トリガタップ４０１、及びＰ−ウェル・スペーシング４０４は、この好ましい実施形態において、上に配置されるいかなるＳＴＩ  ３１６もを有しない。しかし、ダイオード（４０２−４０４−３１２）に無視できる影響のみ発生するので、Ｐ−ウェル・スペーシング４０４はまた、ＳＴＩでカバーされるだろう。このように、Ｎ＋領域１１０とゲート１２６とを省略することからの領域低減レイアウトと、Ｎ＋領域３１２（ＮＰＮトランジスタＴ１  ２３１のエミッタ）とインラインで導入されたトリガタップ４０１との組み合わせは、本発明のＳＣＲ２０２のより速いトリガリングという結果になる。
【００５２】
図４において示される実施形態で、グランドに接続されたローカル基板タイ１２５は、Ｎ＋領域３１２から最大の距離で好ましくは配置され、ＳＴＩ領域３１６３によって分離される。代わりに、ＳＣＲ２０２は、グランドに接続されるＳＣＲ２０２を制限する閉じたリングＰ−基板タイ（図示せず）を有するだろう。ＳＣＲ２０２とトリガリングデバイス２０５からのＰ−基板リングの距離は、２〜２０ｕｍ（好ましくは、５ｕｍより大きい）の範囲だろう。このように、トリガタップ４０１は、閉じたリングＰ基板タイ及びローカル基板タイ１２５から離れて配置され、グランドへの電流漏れを回避する。特に、トリガタップ４０１は、インラインで、Ｎ＋領域３１２のごく近傍である。グランドに接続されたＰ−基板タイ近傍に変わりに位置するトリガタップ４０１が、不都合にも、グランドするＰ＋領域４０２からグランドへの電流漏れをもたらす。グランドへのこのような電流漏れは、ＳＣＲ２０２のトランジスタに順方向にバイアスをかけることが要求される電流から離れるように減算し、それは、ＳＣＲ２０２の活性化を遅らせるだろうか又は妨害するだろう。
【００５３】
一実施形態において、トリガリングデバイス２０５は一例としてＮＭＯＳトランジスタ２０６である。図４と共に図２Ａの概略図Ａを参照すると、ＮＭＯＳトランジスタ２０６は、ＳＣＲ２０２の外部のオンチップ・トランジスタである。ＮＭＯＳトランジスタ２０６のドレインは、パッド１４８に接続される。ＮＭＯＳトランジスタ２０６のソースは、カソード１２４のＮ＋領域３１２に隣接したトリガタップ４０１と同様に抵抗２１０の一端に接続する。更に、抵抗２１０の他端も、グランドに接続される。更に、ＮＭＯＳデバイス２０５のゲート１２６は、ＮＭＯＳ  ２０５のソースに接続されてと抵抗２１０を通して有効にグランドに接続される。
【００５４】
抵抗２１０は、１００〜２０００オームの範囲の選択された抵抗値を有し、それは、Ｐ−基板３０２とＰ−ウェル３０６の固有の抵抗より実質的に低い。後者は、Ｐ＋基板タイ１２５の位置に従い、数キロ・オームの範囲であるだろう。このように、当業者は、抵抗２１０がグランドに容易に全抵抗を制御することができるということを認識し、従って、ＳＣＲのトリガリング及びホールディング電流を制御する。更に、トリガリングデバイス２０５からのいかなる漏れ電流も、この抵抗通したパスによってグランドにそらされる。一実施形態において、抵抗２１０は、シリサイド−ブロック化ポリシリコンから製造される。それは、ポリシリコン・シート抵抗値は、所望の抵抗値の容易な寸法決めが容易にできるようにし、ポリシリコン抵抗２１０が完全に基板３０からＳＴＩによって絶縁されるからである。更に、ＩＣ製造工程で市販されている他のどの抵抗材料も同様に使用することができることを当業者は理解するだろう。
【００５５】
図４において示される解説用の実施形態で、トリガリングデバイス２０５（例えば、ＮＭＯＳトリガ）は、Ｎ＋材料から製造されて、更にシリサイド・ブロッキングを特徴とし、ＳＣＲ２０２にトリガ電流を提供する一方、トリガリングデバイスがそれ自身強いＥＳＤであることを確実にする。特に、コンタクト４２１Ｓと４２１Ｄが配置される領域で、シリサイド層４１８Ｓと４１８ＤはＮＭＯＳトリガリングデバイスのソースとドレインの上に各々配置される。
【００５６】
動作中、トリガ電流が外部ＮＭＯＳトリガリングデバイス２０５によって提供されて、ＳＣＲ２０２のトリガタップ４０１に注入される。特に、外部トリガリング電流はＮＭＯＳトリガリングデバイス２０５のソースから提供され、それはブレークダウンの状態になり、その後スナップバックに入る。ＮＭＯＳトリガリングデバイス２０５は、ＥＳＤ保護デバイスの低いトリガ電圧を確保する。それは、トリガ電圧は、ＳＣＲ２０２の本質的に高いブレークダウン電圧（２５Ｖへの１５の範囲で）ではなくＮＭＯＳトランジスタ２０６のドレイン基板ブレークダウン電圧（例えば、８ボルト）によって調べられるからである。トリガ電流は、ＮＰＮトランジスタＴ１  ２３１のベースへのベース電流に注入される。このように、図２〜図４で示すように、本発明の実施形態では、図１Ａ及び図１Ｂの従来技術ＬＶＴＳＣＲと異なり、トリガ電流は低速に作用するＰＮＰトランジスタＴ２  ２３２のベースに内部ソースによって注入される。
【００５７】
上で示したように、本発明のトリガリングデバイス２０５とＳＣＲ２０２は、ＮＭＯＳトリガリングデバイスとして各々表される。しかし、当該技術に熟練した者は、ＥＳＤ保護のためのＰＭＯＳトリガードＳＣＲ構造が利用されるだろうと認識する。本発明を図示する完全性の目的のために、図２Ｂは、本発明のゲート接地ＰＭＯＳトリガード（ＰＭＯＳ）ＳＣＲＥＳＤ保護デバイスの解説用の概略図を表し、図５は図２ＢのＰＭＯＳ−トリガードＳＣＲＥＳＤ保護デバイスの上面図を表す。図５に言及するトリガリングデバイス２０５とＳＣＲ２０２のレイアウトは、図４で示すものと同じである。しかし、Ｎ型とＰ型材料は、反対にされる。即ち、Ｎ＋又はＮ−型材料が図４において示されるところでは、図５においてＰ＋又はＰ−型材料が各々表される。同じく、Ｐ＋又はＰ−型材料が図４において示されるがところでは、図５においてＮ＋又はＮ−型材料が各々表される。しかし、図３で示すように、Ｐ−基板３０２は、図４と５の両方の実施形態と同じものとして残る。このように、追加のＰ＋基板タイ（例えば、基板−タイ３１４Ｃ１と３１４ＣＳ）は、Ｎ＋領域３１８Ｃの近くに置かれ、閉じたＰ＋基板リング（図示せず）は、全体の構造のまわりに置かれる。ＰＭＯＳトリガリングデバイス２０５は、Ｐ＋型材料から製造されてＮ−ウェルに置かれ、図４で示される逆の実施形態と対照的に、トリガタップ４０１は、Ｎ＋型材料から製造される。
【００５８】
ＩＣの通常運転で、ＰＭＯＳゲートは、外部抵抗２１０を通してＰＭＯＳソースと共にハイに結ばれ、ＰＭＯＳ電流が、ドレイン・チャネルにソースを通して中を流れるようになっている。過度の電圧を有する正のＥＳＤ現象がパッドで起こるとき、アバランシブレークダウンは、所定の閾値電圧（例えば、８〜１０ボルト）より上で、ドレインとＮ−ウェル接合部との間に起こり、ＰＭＯＳトランジスタは、寄生的な水平ＰＮＰトランジスタとして作動する。従って、電流は、ＰＭＯＳデバイスと電圧の中を流れ、ソースとドレイン端子にわたる電圧は、より低い値に落ちる。ゲートＧ２（図２Ｂの中の略図Ｅ）は次に低いように引かれ、ＳＣＲ２０２はターンオンする。ゲートＧ２は、図５のトリガタップ４０１と同一である。電圧降下が、固有Ｎ−ウェル抵抗ＲＢ２２４２を横切り、外部抵抗２１０を横切って形成する。外部抵抗２１０が１００オーム〜２０００オームの抵抗値を有するので、即ち、非常に固有Ｎ−ウェル抵抗ＲＢ２値（５００オーム〜５０００オーム）より少ないので、外部抵抗２１０は、電流分流器として機能し、ＳＣＲ２０２の保持電流とトリガとを制御して調整する。このように、ＥＳＤ保護デバイス２０１のトリガリングは、パッドでの正のＥＳＤ現象中の放電電流をグランドにそらし、故に、過渡的電圧降下をＩＣ  ２００の回路によって許容可能な値に制限する。
【００５９】
図６は、ＮＭＯＳ−トリガードＳＣＲＥＳＤ保護デバイス２０１のＳＣＲ６０２の第２実施形態の断面図を表す。特に、図６はＳＣＲ２０２（即ち完全にＰ＋とＮ＋領域３０８と３１２の上のシリサイド）を表す。各々、トランジスタＴ２  ２３２とＴ１  ２３１のベース幅ＷＮとＷＰを示す。更に、浅いトレンチアイソレーション（ＳＴＩ）が、ＳＴＩ領域３１６１、６１６、３１６３及び３１６４で示すように、全体のＳＣＲ２０２の上に配置される。特に、ＳＴＩ領域６１６は、シリサイド層６１８Ａと６１８Ｃとの間の表面領域３０９の上で配置される。従って、ＳＴＩ領域６１６は、アノード１２２とカソード１２４との間のアイソレータとして役立ち、各々のシリサイド層６１８Ａと６１８Ｃとの間がショートすることを防止する。
【００６０】
更に、トランジスタＴ２  ２３２とＴ１  ２３１の各々のベース幅ＷＮとＷＰは、ＳＴＩ領域６１６の長さによって決定される。特に、ＩＣ  ２００の製造中の、ＳＴＩ材料は、ＳＣＲ２０２の上に選択的に堆積される。その後、Ｐ＋とＮ＋ドープト領域３０８、３１２及び３１４と、各々のシリサイド層６１８Ａ、６１８Ｃ、６１８Ｓとが形成される。図３の実施形態に関して議論されるように、ベース領域の長さ（即ち、幅）を低減することは、その小数キャリアがこれらのベース領域を通して拡散しなければならない全体的な距離が低減されることを意味する。図６において示される第２実施形態で、各々のトランジスタＴ２  ２３２とＴ１  ２３１のためのベース幅ＷＮとＷＰは、図３で表される実施形態で一般的にわずかに少ない。このように、図６において表されるこの第２実施形態は、図１Ｂの従来技術と、トリガリングデバイス２０５から高ドープＮ＋領域１１０が排除され、ＳＣＲの非常にコンパクトな寸法が速いターンオンに対して実現されることができるので異なる。更に、図６において表される実施形態は、消費するシリコン領域がより少ないので、図３において表される実施形態の代替の及び更なる改善である。即ち、全ての高ドープ領域３０８，３１２，３１４とトリガタップ４０２（図４参照）は、完全にシリサイド化されている。
【００６１】
更に、これも完全にシリサイド化されＳＴＩでカバーされたトリガリングデバイス２０５を利用することによって、シリサイド・ブロッキングの追加のと高価な手続が要求されないので、ウェーハ処理費は低減されるだろう。特にバックエンド−バラステッド、デバイスＮＭＯＳ（ＢＥＢＮＭＯＳ）は、トリガリングデバイスとして使用されるだろう。このようなＢＥＢＮＭＯＳデバイスは、２０００年５月３０日に出願された米国出願Ｓ／Ｎ  ０９／５８３／１４１号明細書、発明の名称「電流バラスティングＥＳＤ高感度デバイスのための装置」、代理人整理番号ＳＡＲ１３６６３に開示されており、本明細書で全体として援用されている。
【００６２】
図７は、外部バックエンドバラステッド、ＮＭＯＳ（ＢＥＢＮＭＯＳ）トリガ素子７０５の断面図を表す。複数のバラスティング抵抗７３０及び７３１（図７において各々の１のみ示す）が、トリガ素子７０５のドレイン７１４とソース７１６から延び、保護される電流キャリングデバイス又はＥＳＤデバイスコンタクト電極と外部コンタクトとの間の、電気的に絶縁されたバラステッド電流パスを分離するために使用される。これらの絶縁したバラステッド電流パスは、有利にも、部分的に、他の従来技術デバイスより均一に電流を分配することと、どっと入り込んでいる電流を低減すること（それは次にＥＳＤデバイスの局所加熱を低減する）と、バラスト抵抗リニアリティーと、バラスト抵抗のより低い許容値と、付加された接合容量のないことと、より多くのコンパクト・レイアウトと、シリサイド・ブロック化されたデバイスが有するものと同様な余分のプロセスステップがないこと等を含む。
【００６３】
図７を参照すると、ＢＥＢＮＭＯＳトリガデバイス７０５のソース７１６、ドレイン７１４とゲート７１８の領域は、当該技術で知られる通常の制作プロセスによって形成される。特に、ＢＥＢＮＭＯＳトリガデバイス７０５は、Ｐ−ウェル７１０の表面の上に配置されるＳＴＩ領域を有するＰ−ウェル７１０を含む。ゲート７１８は、Ｐチャンネル７２３の上に配置されてと二酸化けい素層の上に配置されるポリシリコン層によって、一例として形成されるだろう、図１Ｂに関して上に議論されるように、シリコンとポリシリコンは、高Ｎドープト半導体領域であり、ソース電極７１６の下でＮ＋ソース領域７２０、ドレイン電極７１４の下でＮ＋ソース領域７２０Ｄを形成し、Ｐチャンネル７２３がソース７１６とドレイン７１４との間に形成される。
【００６４】
単一の垂直に曲折したストリップ７３０が、一例としてデバイス７０５のドレイン領域への共通端子７３２Ｄに接続する。ストリップ７３０のパスをたどると、外部共通端子７３２Ｄから始まり、ストリップ７３０は、金属コンタクト７３４１を含み、ポリシリコン７３６のセグメントに下がり、第２金属コンタクト７３４２、第１金属層７３８、第１バイア７４０、第２金属層７４２のセグメント、第２バイア７４４、第金属層７４６のセグメントへと上がる。第３の金属層７４６のセグメントは、バイア、第２金属層７４２のセグメント、他のバイア、第１金属層７３８のセグメント及び他の金属コンタクトの直列接続、を通してポリシリコン層７３６の第２セグメントに接続される。ポリシリコンのこの第２セグメントは、金属コンタクト、第１金属層７３８のセグメント、バイア、第２金属層７４２のセグメント及び他のバイアを通して第３の金属層７４６の第２セグメントに接続される。最後に、この一例としての実施形態で、第３の金属層７４６の第２セグメントは、バイア、第２金属層７４２のセグメント、他のバイア、セグメントの第１金属層７３８、及び接続金属コンタクト７４８の直列接続を通してＥＳＤデバイス７０５のドレイン領域７１４に接続される。
【００６５】
ＢＥＢＮＭＯＳトリガリングデバイス７０５の一例としての実施形態で、第１、第２及び第３の金属層７３８，７４２及び７４６はアルミニウム又は銅フィルム及びバイアから製造され、接続している金属コンタクトはタングステン・プラグ又は銅であるだろう。これらの直列接続は、バラスティング抵抗７３０を形成する。本実施形態において、バイアと金属コンタクトの各々は、かなりの抵抗を（例えば、進んだ深いサブミクロン技術での５〜１０オーム）、ポリシリコン層７３６のセグメントの各々はかなりの抵抗を（例えば、進んだ深いサブミクロン技術での４０〜８０オーム）、バラスティング抵抗７３０に加える。他の層の各々も、抵抗をバラスティング抵抗７３０に加える。しかし、金属層７３８，７４２と７４６の抵抗は、ポリシリコン層７３６、接続金属コンタクト７３４とバイア７４０の合成抵抗と比較して無視してよい。
【００６６】
更に、同様のバラスティング抵抗７３１は、ＢＥＢＮＭＯＳトリガリングデバイス７０５のソース７１６の上に形成される。しかし、抵抗はドレイン７１４で一般的に抵抗より少ない。特に、より少ない金属層セグメント７３８，７４２と７４６、バイア７４０、ポリシリコン層セグメント７３６と金属コンタクト７３４は、利用される。更に、当該技術に熟練した者は、満足なバラスティング抵抗が、より多く又はより少ない層及び／又はより多く又はより少ない曲折を使用して製造されるだろうと認識する。
【００６７】
図８は、バラステッド、ＮＭＯＳトリガード（ＢＥＢＮＭＯＳ）ＳＣＲＥＳＤ保護デバイス８００の上面図を表す。ＢＥＢＮＭＯＳトリガードＳＣＲＥＳＤ保護デバイス８００は、図３のＳＣＲ２０２又は図７のＢＥＢＮＭＯＳトリガ７０５に接続する図６のＳＣＲ６０２、及び外部分路抵抗器２１０を含む。特に、ＢＥＢＮＭＯＳトリガ７０５は、ドレイン７１４から外部コネクタ７３２Ｄまで接続させた複数のバラスティング抵抗７３０ｊを有する。外部コネクタ７３２Ｄは、次にパッド１４８に接続される。同じように、ＢＥＢＮＭＯＳトリガ７０５は、外部コネクタに７３２Ｓにソース７１６から接続する複数のバラスティング抵抗７３１Ｋを有する。外部コネクタは、７３２Ｓ、次に分路抵抗器２１０の一端に接続する。各々のバラスティング抵抗７３０と７３１は、図７で上で説明された態様で、曲折、非交差ストリップを有して一例として製造される。ドレイン領域７１４のスペーシング７４０１から７４０Ｋ−１及びソース領域７１６のスペーシング７４１１から７４１Ｋ−１によって互いに分離する。
【００６８】
ＢＥＢＮＭＯＳトリガードＳＣＲＥＳＤ保護デバイス８００の残っている回路は、図６で実施形態に関して説明したものと、同じものである。このように、各々、完全にシリサイドである高ドープ・アノード１２２、カソード１２４、基板タイ１２５とトリガタップ４０１の領域３０８，３１２，３１４と４０２を除いて、ＥＳＤ保護デバイス８００のＳＣＲ６０２及びＢＥＢＮＭＯＳトリガ７０５は、ＳＣＲの全体の表面領域の上に配置されるＳＴＩ  ３１６を有する。
【００６９】
例として図２〜８で表される実施形態は、外部トリガリングデバイス２０５（例えば、ＮＭＯＳトリガ）ととも注意深く選ばれたトリガタップを使用することによって、ＳＣＲ２０２でのトランジスタＴ１  ２３１とＴ２  ２３２のベース幅が低減されることができることを示す。このように、従来技術ＥＳＤ保護デバイスと比較して、電流利得が増加する一方、ＳＣＲ２０２のトリガリング速度はより速く、より信頼性高くトリガリングする。それらが低速のＳＣＲで起こるとき、高速トリガリングはトリガ電圧オーバシュートが防止する鍵である。故に、従来技術デバイスが欠如を明らかに示す一方、本発明の速いＳＣＲは、深いサブミクロン・プロセスの超極薄ゲート酸化膜（７ｎｍ未満）が保護されるようなレベルにＥＳＤ中のうまく過渡的電圧を制限することができる。
【００７０】
本発明の教示内容を組み込む種々の実施形態が示され詳細に本明細書で説明されるが、当業者は、すぐにまだこれらの教示内容を組み込む多くの他の変化された実施形態を工夫することができる。
【図面の簡単な説明】
【図１Ａ】
ＥＳＤ保護を提供するために集積回路内に含まれる先行技術ＳＣＲの概略図を表す。
【図１Ｂ】
図１ＡのＳＣＲ（ＬＶＴＳＣＲ）デバイストリガリング先行技術低電圧の横断面図を表す。
【図２Ａ】
本発明のＮＭＯＳトリガードＳＣＲＥＳＤ保護デバイスの４つの具体的概略図を表す。
【図２Ｂ】
本発明のＰＭＯＳトリガードＳＣＲＥＳＤ保護デバイスの一例となる概略図を表す。
【図３】
ＮＭＯＳのＳＣＲ又は図２Ａ及び２ＢのＰＭＯＳ−トリガードＳＣＲＥＳＤ保護デバイスの第１実施形態の横断面図を表す。
【図４】
図２ＡのＮＭＯＳトリガードＳＣＲＥＳＤ保護デバイスの第１実施形態の平面図を表す。
【図５】
図２ＢのＰＭＯＳトリガードＳＣＲＥＳＤ保護デバイスの第２実施形態の平面図を表す。
【図６】
図２Ａ及び２ＢのＰＭＯＳ−トリガＳＣＲＥＳＤ保護デバイス又はＮＭＯＳのＳＣＲの第２実施実施形態の横断面図を表す。
【図７】
バックエンド・バラスト、ＮＭＯＳトリガデバイスの横断面図を表す。
【図８】
バックエンド・バラスト、ＮＭＯＳ−トリガデバイスを有しているＳＣＲＥＳＤ保護デバイスの平面図を表す。
【図１Ａ】
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【図１Ｂ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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2004531047.tif 000050
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