(57)【要約】複数のメモリ・モジュールが各メモリ・モジュールに対してポイント間接続を提供するデイジー・チェーン接続を通してインターフェイスする。デイジー・チェーン接続の最初と最後のモジュールの各々はリング回路を形成する個別のメモリ制御器ポートに接続する。別個の信号セットは各方向においてメモリ・モジュールに接続する。各メモリ・モジュール内のジャンクション回路は、ラインの分離、デイジー・チェーン接続における隣接メモリ・モジュールへの接続、あるいはデイジー・チェーン接続の最初のモジュールおよび最後のモジュールの場合では、メモリ・モジュールおよびメモリ制御器、およびデータ同期回路を提供する。各ジャンクション回路は電圧変換も提供し、その結果メモリ・モジュール上のメモリ装置はメモリ制御器と異なる電圧で動作し、また多重化／多重分離化も提供し、その結果各ジャンクション回路はより少ない数でインターフェイスする。
2004527018.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリ・モジュールであって、
少なくとも１つのメモリ装置と、
少なくとも１つのメモリ・データ・ラインおよび少なくとも１つの非メモリ・データ・ラインの少なくとも１つによって特徴付けられるデータ・ラインを含むバスに結合する第１ポート、前記メモリ装置に結合された第２ポート、第２メモリ・モジュールに結合する第３ポートを具備し、前記第１ポートから受信されたデータを前記第２ポートおよび前記第３ポート双方へ送信し、前記第２ポートから受信されたデータを前記第１ポートへ送信し、かつ前記第３ポートから受信されたデータを前記第１ポートへ送信するとともに、前記第１ポートおよび前記第３ポートへポイント間接続を提供するための分離回路を含むジャンクション回路と、
から構成されることを特徴とする第１メモリ・モジュール。
【請求項２】
前記ジャンクション回路は、前記第１ポート上の各ライン入力および前記第２ポート上の出力の電圧をメモリ制御器による送信と同一基準の電圧範囲から前記メモリ装置と同一基準の電圧範囲へ上昇させ、および前記第２ポート上の各ライン入力および前記第１ポート上の出力の電圧を前記メモリ装置と同一基準の電圧範囲から前記メモリ制御器による受信と同一基準の電圧範囲へ低下させる電圧変換回路をさらに含み、前記電圧変換回路は前記第１ポートおよび前記第２ポートと電気的に連絡することを特徴とする請求項１記載のメモリ・モジュール。
【請求項３】
前記ジャンクション回路は、
前記第１ポート上の各ライン入力の電圧をメモリ制御器による送信と同一基準の電圧範囲から前記メモリ装置と同一基準の電圧範囲へ上昇させ、および前記第２ポート上の各ライン入力および前記第１ポート上の出力の電圧を前記メモリ装置と同一基準の電圧範囲から前記メモリ制御器による受信と同一基準の電圧範囲へ低下させる第１電圧変換回路であって、前記第１電圧変換回路は前記第１ポート、前記第２ポートおよび第２電圧変換回路と電気的に連絡する第１電圧変換回路と、
前記第３ポート上の各ライン出力の電圧を前記メモリ装置と同一基準の電圧範囲から前記メモリ制御器による送信と同一基準の電圧範囲へ低下させる第２電圧変換回路であって、前記第２電圧変換回路は前記第１電圧変換回路、および前記第３ポートと電気的に連絡する第２電圧変換回路と、
をさらに含むことを特徴とする請求項１記載のメモリ・モジュール。
【請求項４】
前記ジャンクション回路は、
前記第１ポートおよび前記第２ポートと電気的に連絡し、前記メモリ・データ・ライン上の信号入力をｎ本の入力ライン上に送信された第１帯域幅を有する前記第１ポートへ多重分離化し、各入力ラインはｍのビット速度を有し、ｎ−プライム本のライン上に送信された前記第１帯域幅のデータ信号はｍ−プライムのビット速度を有し、ここにｎはｎ−プライムより小さくｍはｍ−プライムより大きい、多重分離化装置と、
前記第１ポートおよび前記第２ポートと電気的に連絡し、前記メモリ・データ・ライン上の信号入力をｎ本のプライム入力ライン上に送信された第１帯域幅を有する前記第２ポートへ多重分離化し、各入力ラインはｍ−プライムのビット速度を有し、ｎ本のライン上に送信された前記第１帯域幅のデータ信号はｍのビット速度を有し、ここにｎはｎ本のプライムより小さくｍはｍ−プライムより大きい、多重化装置と、
をさらに含むことを特徴とする請求項１記載のメモリ・モジュール。
【請求項５】
前記ジャンクション回路は、
前記第１ポートおよび前記第２ポートと電気的に連絡し、前記非メモリ・データ・ライン上の信号入力をｑ本の入力ライン上に送信された第１帯域幅を有する前記第１ポートへ多重分離化し、各入力ラインはｐのビット速度を有し、ｑ−プライム本のライン上に送信された前記第１帯域幅のデータ信号はｐ−プライムのビット速度を有し、ここにｑはｑ−プライムより小さくｐはｐ−プライムより大きい、多重分離化装置と、
前記第１ポートおよび前記第２ポートと電気的に連絡し、前記非メモリ・データ・ライン上の信号入力をｑ−プライム本の入力ライン上に送信された第１帯域幅を有する前記第２ポートへ多重分離化し、各入力ラインはｐ−プライムのビット速度を有し、ｑ本のライン上に送信された前記第１帯域幅のデータ信号はｐのビット速度を有し、ここにｑはｑ−プライムより小さくｐはｐ−プライムより大きい、多重化装置と、
をさらに含むことを特徴とする請求項１記載のメモリ・モジュール。
【請求項６】
メモリ・システムであって、
（ａ）少なくとも１つの第１メモリ装置、および
少なくとも１つのメモリ・データ・ラインおよび少なくとも１つの非メモリ・データ・ラインの少なくとも１つによって特徴付けられるデータ・ラインを含むバスに結合する第１ポート、前記第１メモリ装置に結合された第２ポート、第２メモリ・モジュールに結合された第３ポートを具備し、前記第１ポートから受信されたデータを前記第２ポートおよび前記第３ポート双方へ送信し、前記第２ポートから受信されたデータを前記第１ポートへ送信し、かつ前記第３ポートから受信されたデータを前記第１ポートへ送信するとともに、前記第１ポートおよび前記第３ポートへポイント間接続を提供するための分離回路を具備する第１ジャンクション回路、を含む第１メモリ・モジュールと、
（ｂ）少なくとも１つの第２メモリ装置、および
バスを介して前記第３ポートへ結合された第４ポート、前記第２メモリ装置に結合され前記第４ポートから受信したデータを第５ポートへ送信するとともに前記第５ポートから受信したデータを前記第４ポートへ送信する第５ポート、およびポイント間接続を前記第４ポートへ提供するための分離回路を具備する第２ジャンクション回路、を含む第２メモリ・モジュールと、
を含むことを特徴とするメモリ・システム。
【請求項７】
（ａ）前記第１ジャンクション回路は、前記第１ポート上の各ライン入力および前記第２ポート上の出力の電圧をメモリ制御器による送信と同一基準の電圧範囲から前記第１メモリ装置と同一基準の電圧範囲へ上昇させ、および前記第２ポート上の各ライン入力および前記第１ポート上の出力の電圧を前記第１メモリ装置と同一基準の電圧範囲から前記メモリ制御器による受信と同一基準の電圧範囲へ低下させる第１電圧変換回路をさらに含み、前記第１電圧変換回路は前記第１ポートおよび前記第２ポートと電気的に連絡し、かつ
（ｂ）前記第２ジャンクション回路は、前記第４ポート上の各ライン入力および前記第５ポート上の出力の電圧をメモリ制御器による送信と同一基準の電圧範囲から前記第２メモリ装置と同一基準の電圧範囲へ上昇させ、および前記第５ポート上の各ライン入力および前記第４ポート上の出力の電圧を前記第２メモリ装置と同一基準の電圧範囲から前記メモリ制御器による受信と同一基準の電圧範囲へ低下させる第２電圧変換回路をさらに含み、前記第２電圧変換回路は前記第４ポートおよび前記第５ポートと電気的に連絡する、
ことを特徴とする請求項６記載のメモリ・システム。
【請求項８】
前記第ジャンクション回路は、
前記第１ポート上の各ライン入力の電圧をメモリ制御器による送信と同一基準の電圧範囲から前記第１メモリ装置と同一基準の電圧範囲へ上昇させ、および前記第２ポート上の各ライン入力および前記第１ポート上の出力の電圧を前記第１メモリ装置と同一基準の電圧範囲から前記メモリ制御器による受信と同一基準の電圧範囲へ低下させる第１電圧変換回路であって、前記第１電圧変換回路は前記第１ポート、前記第２ポートおよび第２電圧変換回路と電気的に連絡する、第１電圧変換回路と、
前記第３ポート上の各ライン出力の電圧を前記第１メモリ装置と同一基準の電圧範囲から前記メモリ制御器による送信と同一基準の電圧範囲へ低下させる第２電圧変換回路であって、前記第２電圧変換回路は前記第１電圧変換回路および前記第３ポートと電気的に連絡する、第２電圧変換回路と、
前記第４ポート上の各ライン入力の電圧をメモリ制御器による送信と同一基準の電圧範囲から前記第２メモリ装置と同一基準の電圧範囲へ上昇させ、および前記第５ポート上の各ライン入力および前記第４ポート上の出力の電圧を前記第２メモリ装置と同一基準の電圧範囲から前記メモリ制御器による受信と同一基準の電圧範囲へ低下させる第３電圧変換回路であって、前記第３電圧変換回路は前記第４ポートおよび前記第５ポートと電気的に連絡する、第３電圧変換回路と、
を含むことを特徴とする請求項６記載のメモリ・モジュール。
【請求項９】
前記第１ジャンクション回路は、
前記第１ポートおよび前記第２ポートと電気的に連絡し、前記メモリ・データ・ライン上の信号入力をｎ本の入力ライン上に送信された第１帯域幅を有する前記第１ポートへ多重分離化し、各入力ラインはｍのビット速度を有し、ｎ−プライム本のライン上に送信された前記第１帯域幅のデータ信号はｍ−プライムのビット速度を有し、ここにｎはｎ−プライムより小さくｍはｍ−プライムより大きい、多重分離化装置と、
前記第１ポートおよび前記第２ポートと電気的に連絡し、前記メモリ・データ・ライン上の信号入力をｎ−プライム本の入力ライン上に送信された第１帯域幅を有する前記第２ポートへ多重分離化し、各入力ラインはｍ−プライムのビット速度を有し、ｎ本のライン上に送信された前記第１帯域幅のデータ信号はｍのビット速度を有し、ここにｎはｎ−プライムより小さくｍはｍ−プライムより大きい、多重化装置と、をさらに含み、
前記第２ジャンクション回路は、
前記第４ポートおよび前記第５ポートと電気的に連絡し、前記メモリ・データ・ライン上の信号入力をｎ本の入力ライン上に送信された第１帯域幅を有する前記第４ポートへ多重分離化し、各入力ラインはｍのビット速度を有し、ｎ−プライム本のライン上に送信された前記第１帯域幅のデータ信号はｍ−プライムのビット速度を有し、ここにｎはｎ−プライムより小さくｍはｍ−プライムより大きい、多重分離化装置と、
前記第４ポートおよび前記第５ポートと電気的に連絡し、前記メモリ・データ・ライン上の信号入力をｎ−プライム本の入力ライン上に送信された第１帯域幅を有する前記第５ポートへ多重分離化し、各入力ラインはｍ−プライムのビット速度を有し、ｎ本のライン上に送信された前記第１帯域幅のデータ信号はｍのビット速度を有し、ここにｎはｎ−プライムより小さくｍはｍ−プライムより大きい、多重化装置と、をさらに含むこと、
を特徴とする請求項６記載のメモリ・モジュール。
【請求項１０】
前記第１ジャンクション回路は、
前記第１ポートおよび前記第２ポートと電気的に連絡し、前記非メモリ・データ・ライン上の信号入力をｑ本の入力ライン上に送信された第１帯域幅を有する前記第１ポートへ多重分離化し、各入力ラインはｐのビット速度を有し、ｑ−プライム本のライン上に送信された前記第１帯域幅のデータ信号はｐ−プライムのビット速度を有し、ここにｑはｑ−プライムより小さくｐはｐ−プライムより大きい、多重分離化装置と、
前記第１ポートおよび前記第２ポートと電気的に連絡し、前記非メモリ・データ・ライン上の信号入力をｑ−プライム本の入力ライン上に送信された第１帯域幅を有する前記第２ポートへ多重分離化し、各入力ラインはｐ−プライムのビット速度を有し、ｑ本のライン上に送信された前記第１帯域幅のデータ信号はｐのビット速度を有し、ここにｑはｑ−プライムより小さくｐはｐ−プライムより大きい、多重化装置と、をさらに含み、
前記第２ジャンクション回路は、
前記第４ポートおよび前記第５ポートと電気的に連絡し、前記非メモリ・データ・ライン上の信号入力をｑ本の入力ライン上に送信された第１帯域幅を有する前記第４ポートへ多重分離化し、各入力ラインはｐのビット速度を有し、ｑ−プライム本のライン上に送信された前記第１帯域幅のデータ信号はｐ−プライムのビット速度を有し、ここにｑはｑ−プライムより小さくｐはｐ−プライムより大きい、多重分離化装置と、
前記第４ポートおよび前記第５ポートと電気的に連絡し、前記非メモリ・データ・ライン上の信号入力をｑ−プライム本の入力ライン上に送信された第１帯域幅を有する前記第５ポートへ多重分離化し、各入力ラインはｐ−プライムのビット速度を有し、ｑ本のライン上に送信された前記第１帯域幅のデータ信号はｐのビット速度を有し、ここにｑはｑ−プライムより小さくｐはｐ−プライムより大きい、多重化装置と、をさらに含むこと、
を特徴とする請求項６記載のメモリ・モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンピュータ・システムにおけるメモリ・システムに関する。さらに詳しくは、本発明は、メモリ制御器とメモリ・モジュールとの間のバッファされたデイジー・チェーン接続を実現するための装置に関する。
【０００２】
【従来の技術】
デュアル・インライン・メモリ・モジュール（ＤＩＭＭ）のようなメモリ・モジュールは、一般的なメモリ実装設計になった。ＤＩＭＭは多くのメモリ装置を搭載した小型のプリント回路基板である。ＤＩＭＭは、プリント回路基板の電気的なコネクタの一方端にのみリードを有する先行品であるシングル・インライン・メモリ・モジュール（ＳＩＭＭ）と異なり、プリント回路基板の電気的なコネクタの両側からアクセス可能なリードを具備する。ＤＩＭＭは、より大きなプリント回路基板上にはんだ処理された小型ソケット・コネクタ、またはマザーボードに挿入される。複数のメモリ・モジュールは、メモリ制御器のメモリ側に結合されるメモリ・バスへマルチ・ドロップ接続によって典型的にはメモリ制御器に通常直接に接続される。メモリ制御器は、メモリ・バスによってメモリ・データを送信しかつ受信する。メモリ・モジュールの各々は、メモリ・モジュール上に搭載された複数のメモリ装置（デバイス）を含む。そのメモリ装置は、典型的にはダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である。
【０００３】
図３は、メモリ制御器１１１と２つの典型的なメモリ・モジュール２１０−２１１との間の従来のマルチ・ドロップ・ルーティングの一端を示す図である。メモリ・バス３１０は、スタブ（突起接続体）によって、メモリ装置２１０ａおよび２１０ｂの各々に接続する。スタブ３１０ａは、バス３１０をメモリ装置２１０ａに接続する。スタブ３１０ｂは、バス３１０をメモリ装置２１１ｂに接続する。スタブは、バス３１０によってメモリ装置２１１ａおよび２１１ｂに導かれる信号に対する容量性負荷に対する不連続性を誘導する。さらに、スタブは、電圧変換を含む中間の信号状態のないメモリ装置に直接接続する。マルチ・ドロップ接続によってメモリ・バスに直接接続されたメモリ・モジュールの短所は、メモリ装置とメモリ制御器との間に電圧レベルの分離がないということである。この電圧分離の欠如によって、一方ではメモリ装置の入力およびメモリ制御器の出力における電圧レベル間、他方、メモリ装置の出力およびメモリ制御器の入力における電圧レベル間の相違が許されなくなる。したがって、メモリ制御器の信号レベルがメモリ装置の許容可能な範囲未満であるシステムでは、メモリ装置は入力を認識できないであろうし、また、メモリ装置の出力はメモリ制御器または結合されたＣＰＵの安全な動作レベルを超えることになるであろう。
【０００４】
マルチ・ドロップ接続によってメモリ・バスに直接接続するメモリ・モジュールの別の短所は、容量性負荷分離がマルチ・ドロップ・バスとメモリ装置との間にないということであり、それはマルチ・ドロップ・ラインの容量性負荷がない場合よりメモリ装置の動作を遅くさせることになる。
【０００５】
マルチ・ドロップ接続によってメモリ・バスに結合されたメモリ・モジュールの別の短所は、マルチ・ポイント・バス上の不連続性が周波数につれて増加するインピーダンスを有することから、メモリ・バス上におけるライン当たりのデータ速度のピークがより小さくならざるを得ないということである。このライン当たりのより低いピーク・データ速度は、２地点間接続向けに与えられた信号に対するメモリ・モジュールに接続するピン数をより高い下限に設定せざるをえないことになるであろう。
【０００６】
【発明の概要】
実施例に従って、メモリ・モジュールはメモリ装置およびジャンクション回路を含む。ジャンクション回路は、バスに結合する第１ポート、メモリ装置に結合する第２ポート、第２メモリ・モジュールに結合する第３ポートを具備し、第１ポートから受信したデータを第２ポートおよび第３ポートの双方へ送り、第２ポートから受信したデータを第１ポートへ送り、かつ第３ポートから受信したデータを第１ポートへ送る。ジャンクション回路は分離回路を含み、第１ポートおよび第３ポートへポイント間接続を提供する。
【０００７】
【好適な実施例の詳細な説明】
本発明は、例示によって図示され、添付図面の数字による限定で制限されるものではない。
【０００８】
図１は、本発明の実施例を実行することができるコンピュータ・システム１００を図示する。図１を参照して、コンピュータ・システム１００は、データ信号を処理するプロセッサ１０１を含む。プロセッサ１０１は、複雑命令セット・コンピュータ（ＣＩＳＣ：ｃｏｍｐｌｅｘ ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ｃｏｍｐｕｔｅｒ）マイクロプロセッサ、縮小命令セット・コンピューティング（ＲＩＳＣ： ｒｅｄｕｃｅｄ ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ｃｏｍｐｕｔｉｎｇ）マイクロプロセッサ、超長命令語（ＶＬＩＭ： ｖｅｒｙ ｌｏｎｇ ｉｎｓｔｒｕｃｔｉｏｎ ｗｏｒｄ）マイクロプロセッサ、命令セットの組合せを実行するプロセッサ、または他のプロセッサ装置である。図１は、単一のプロセッサ・コンピュータ・システム１００上で実行される本発明の例を示す。しかしながら、本発明が複数のプロセッサを有するコンピュータ・システム中で実行され得ることが理解される。プロセッサ１０１は、コンピュータ・システム１００中のプロセッサ１０１と他のコンポーネントとの間でデータ信号を送信する中央処理装置ＣＰＵバス１１０に結合される。
【０００９】
コンピュータ・システム１００は、メモリ・システム１１３を含む。メモリ・システム１１３は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）装置、同期直接ＲＡＭ（ＳＤＲＡＭ：ｓｙｎｃｈｒｏｎｏｕｓ ｄｉｒｅｃｔ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）装置、ダブル・データ・レート（ＤＤＲ：ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）ＳＤＲＡＭ、クアッド・データ速度（ＱＤＲ：ｑｕａｄ ｄａｔａ ｒａｔｅ）ＳＤＲＡＭ、Ｄ３ＤＲ  ＳＤＲＡＭまたは他のメモリ装置（図示せず）を含む。メモリ・システム１１３は、プロセッサ１０１によって実行されるデータ信号によって表わされる命令およびコードを格納する。コンピュータ・システム１００の実施例によれば、メモリ・システム１１３は典型的な３つのメモリ・モジュールとして図示されているように、複数のメモリ・モジュール２１０−２１２（図２で図示される）を含む。プリント回路基板の各々は、一般に、コンピュータ・システム１００に接続されるソケット・コネクタへ挿入することができるドータ・カードとして動作する。
【００１０】
ブリッジ／メモリ制御器１１１は、ＣＰＵバス１１０およびメモリ１１３に結合される。ブリッジ／メモリ制御器１１１は、プロセッサ１０１、メモリ・システム１１３、コンピュータ・システム１００中の他のコンポーネントの間におけるデータ信号を管理し、ＣＰＵバス１１０、メモリ・システム１１３、第１Ｉ／Ｏバス１２０の間におけるデータ信号のやり取りを行う。プロセッサ１０１、ＣＰＵバス１１０、ブリッジ／メモリ制御器１１１およびメモリ・システム１１３は、ともに共通のマザーボードに一般に搭載され、図２に関して図示されるようにコンピュータ・チップセット２００と総称して呼ばれる。
【００１１】
第１Ｉ／Ｏバス１２０は、単一バスまたは複数のバスの組合せである。実例として、第１Ｉ／Ｏバス１２０は、周辺コンポーネント相互接続（ＰＣＩ）バス、ＰＣＭＣＩＡ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）バス、ＮｕＢｕｓまたは他のバスを含んでもよい。第１Ｉ／Ｏバス１２０は、コンピュータ・システム１００中のコンポーネント間の通信リンクを提供する。ネットワーク制御器１２１は、第１Ｉ／Ｏバス１２０に結合される。ネットワーク制御器１２１は、コンピュータ・システム１００を、コンピュータ・ネットワーク（図１中では図示されない）にリンクし、装置間の通信をサポートする。表示装置制御器１２２は、第１Ｉ／Ｏバス１２０に結合される。表示装置制御器１２２によって、表示装置（図示せず）はコンピュータ・システム１００に結合され、表示装置とコンピュータ・システム１００との間のインターフェイスの役割を果たす。表示装置制御器１２２は、モノクロ表示アダプタ（ＭＤＡ）カード、色グラフィックス・アダプタ（ＣＧＡ）カード、強化グラフィックス・アダプタ（ＥＧＡ）カード、拡張グラフィックス・アレー（ＸＧＡ）カードまたは他の表示装置制御器であってもよい。表示装置は、テレビジョン・セット、コンピュータ・モニタ、平面パネル・ディスプレイまたは他の表示装置であってもよい。表示装置は、表示装置制御器１２２を通ってプロセッサ１０１からデータ信号を受け取り、コンピュータ・システム１００のユーザへの情報およびデータ信号を表示する。ビデオカメラ１２３は、第１Ｉ／Ｏバス１２０に結合される。
【００１２】
第２Ｉ／Ｏバス１３０は、単一バスまたは複数のバスの組合せであってもよい。実例として、第２Ｉ／Ｏバス１３０は、ＰＣＩバス、ＰＣＭＣＩＡバス、ＮｕＢｕｓ、産業標準アーキテクチャ（ＩＳＡ）バスまたは他のバスを含んでもよい。第２Ｉ／Ｏバス１３０は、コンピュータ・システム１００中のコンポーネント間の通信リンクを提供する。データ格納装置１３１は、第２Ｉ／Ｏバス１３０に結合される。データ格納装置１３１は、ハード・ディスク・ドライブ、フロッピィ・ディスク・ドライブ、ＣＤ−ＲＯＭ装置、フラッシュ・メモリ装置または他の大容量記憶装置であってもよい。キーボード・インターフェイス１３２は、第２Ｉ／Ｏバス１３０に結合される。キーボード・インターフェイス１３２はキーボード制御器または他のキーボード・インターフェイスであってもよい。キーボード・インターフェイス１３２は、専用装置であってもよく、またバス・コントローラまたは他の制御装置のような別の装置に存在してもよい。キーボード・インターフェイス１３２によって、キーボード（図示せず）はコンピュータ・システム１００に結合され、キーボードからコンピュータ・システム１００にデータ信号を送信する。オーディオ制御装置１３３は、第２Ｉ／Ｏバス１３０に結合される。オーディオ制御装置１３３は、音の記録および再生を調整するための動作し、Ｉ／Ｏバス１３０に結合される。バス・ブリッジ１２４は、第１Ｉ／Ｏバス１２０を第２Ｉ／Ｏバス１３０に結合する。バス・ブリッジ１２４は、第１Ｉ／Ｏバス１２０と第２Ｉ／Ｏバス１３０との間のデータ信号をバッファしかつやり取りするために動作する。
【００１３】
図２は、本発明の実施例に従うメモリ・システム１１３を図示する。図２を参照して、メモリ・システム１１３は、一般に、コンピュータ・システム１００のマザーボード２００上で存在する。マザーボード２００は、ブリッジ／メモリ制御器１１１、プロセッサ１０１および他のコンポーネントのようなコンピュータ・システム１００のコンポーネントを相互に接続するプリント回路基板である。メモリ・システム１１３は、複数のメモリ・モジュール２１０−２１２を含む。メモリ・モジュール２１０−２１２の各々は、複数のメモリ装置２１０ｂ−２１２ｂを搭載するプリント回路基板２１０ａ−２１２ａを含む。メモリ・システムは、さらに一般にマザーボード２００上に搭載された複数のソケット・コネクタ２２０−２２２を含む。メモリ・モジュール２１０−２１２は、ソケット・コネクタ２２０−２２２へ挿入することができる。メモリ・モジュール上の電気コネクタは、ソケット・コネクタ中の電気的な接触でインターフェイスを行う。電気コネクタおよび電気的接触によって、マザーボード２００上のコンポーネントがメモリ・モジュール上のメモリ装置にアクセスすることを可能にする。どのような数量のメモリ・モジュールも受け入れるために、どんな数のソケット・コネクタもマザーボード上に搭載できることを理解すべきである。また、どのような台数のメモリ装置を各メモリ・モジュール上に搭載してもよいことを理解すべきである。メモリ・システム１１３は、図１中で図示されたものとは異なるＩ／Ｏ構造に分割したコンピュータ・システムで実施されてもよい。
【００１４】
図４は、デイジー・チェーン接続されたメモリ・モジュール３１０ａ，３１０ｂ，．．．，３１０ｎとして図示される１以上のメモリ・モジュールを有する実施例に対する本発明のルーティング及び構造を図示し、ここにｎは１を越える任意の数で（そしてｎが２であるとき、メモリ・モジュール３１０ｂはメモリ・モジュール３１０ｎの構造的およびるティング特性を有している）。メモリ制御器１１１は、メモリ・データ信号および非メモリ・データ信号（の少なくとも１つ）を含むバス３１５に結合され、そこでは非メモリ・データ信号はアドレス・ライン、コマンド・ラインおよびクロック・ラインの少なくとも１つを含んでいる。
【００１５】
メモリ・モジュール３１０ａは、バッファと呼ばれるジャンクション回路３２０ａを含む。バス３１５は、ジャンクション回路３２０ａの第１ポート３２１ａに結合される。ジャンクション回路３２０ａは、ジャンクション回路３２０ａのポート３２２ａからメモリ装置３１１ａのポート３１２ａへのバスでメモリ装置３１１ａへ結合され、そこで装置３１１ａはメモリ・モジュール３１０ａに位置する個別のメモリ装置の各々を代表する。ジャンクション回路３２０ａは、ジャンクション回路３２０ａのポート３２３ａとジャンクション回路３２０ｂのポート３２１ｂとの間のバス３１５ａによってさらに結合される。バス３１５からジャンクション回路３２０ａへのデータ入力は、ジャンクション回路３２０ａによってポート３２３ａへルート化され、バス３１５ａを通してジャンクション回路３２０ｂに送信される。ジャンクション回路３２０ｂからポート３２３ａ上のジャンクション回路３２０ａへのデータ入力は、ポート３２１ａを通してバス３１５へ経路化される。
【００１６】
メモリ・モジュール３１０ｂは、ジャンクション回路３２０ｂを含む。ジャンクション回路３２０ｂは、ポート３２２ｂからメモリ装置３１１ｂへバスで結合され、ここで装置３１１ｂはメモリ・モジュール３１０ｂに所在する個別のメモリ装置の各々を代表する。ジャンクション回路３２０ａからジャンクション回路３２０ｂのポート３２１ｂへのデータ入力は、ジャンクション回路３２０ｂのポート３２３ｂによって経路化され、バス３１５ｂによってジャンクション回路３２０ｎポートのポート３２１ｎへ伝送される。ジャンクション回路３２０ｎからジャンクション回路３２０ｂへのバス３１５ｂ上のデータ入力は、ポート３２１ｂを通してバス３１５ａへ入力され経路化される。メモリ・モジュール３１０ｎは、ジャンクション回路を３２０ｎ含む。ジャンクション回路３２０ｎのポート３２２ｎは、メモリ装置３１１ｎのポート３１２ｎを介してメモリ装置に３１１ｎに接続され、ここでポート３１１ｎはメモリ・モジュール３１０ｎに所在する個別のメモリ装置の各々を代表する。ジャンクション回路３２０ｎへおよびから伝送されるデータは、ジャンクション回路３２０ｂのポート３２３ｂへおよびからのバス３１５ｂを通して送られる。
【００１７】
図５は、本発明の実施例に従うバッファと称されるジャンクション回路５００のブロック図である。図５を参照して、ジャンクション回路５００は、信号再生回路および信号同期回路のような周知の技術である他の回路類を含むことを理解すべきである。各々のブロック５１０，５２０および５３０は、本発明の個別の回路機能を表わす。しかしながら、電圧変換回路が信号ラインに対し容量分離を提供するように、同じ回路素子が１つ以上の機能を行なうことができることを理解すべきである。さらに、ブロック５１０，５２０および５３０によって表わされるプロセス機能のシーケンスが変更されてもよいことを理解すべきである。
【００１８】
ブロック５２０が電圧上昇機能および電圧降下機能の両方を含む電圧変換回路を表わすので、電圧上昇回路および電圧降下回路はデータ経路中の異なる位置に結合される個別の回路類を含むことが理解される。さらに、ブロック５３０が多重化（マルチプレックス）機能および多重分離化（デマルチプレックス）機能の両方を含む多重化／多重分離化機能を表わすので、多重化回路および多重分離化回路がデータ経路中の異なる位置で各々結合される個別の回路類を含むことが理解される。
【００１９】
多重化／多重分離化ブロック５３０によって表わされる多重分離化機能がブロック５２０によって表わされる電圧変換機能の後に行なわれ、ブロック５３０によって表わされる多重化機能がブロック５２０によって表わされる電圧変換機能の前に行なわれることが選択される。これは、多重分離化機能は所与数のライン上の入力信号をより多くの数のライン上の出力信号へ変換し、多重化機能は所与数のライン上の入力信号をより少ない数のライン上に出力信号へ変換するからである。このように、電圧変換後の多重化によって、より少数の回路が電圧変換機能を行なう結果となり、また電圧変換前の多重化により、より少ない数の回路で電圧変換機能を行なえる結果となる。
【００２０】
さらに、データ信号をメモリ装置の仕様に従うレベルへ上昇させるためのブロック５２０によって表わされる電圧変換機能は、ブロック５２０によって表わされる電圧変換機能をデータ信号がバス５０３ａへ受け渡される前に実行することにより、バス５０３ａによって伝送されるデータ信号に関して行われ、その後バス５０３ａによって伝達されるデータ信号の電圧は、バス５０３ａのデータ経路中に電圧降下回路を配置することによりブロック５２０によって表わされる電圧変換回路によって低下されなければならない。ブロック５２０によって表わされる電圧変換機能は、バス５０３ａによって伝送されるデータ信号には実行されないことが選択される。
【００２１】
メモリ・バス５５０は、ポート５０１でジャンクション回路５００に結合する。メモリ・バス５５０は、複数のラインを含む。好ましい実施態様では、メモリ・データ・ラインおよび非メモリ・データ・ラインの双方に、アドレス・ライン、コマンド・ラインおよびクロック・ラインが含んでいてもよく、それはＡＤＤ／ＣＭＤラインと称される。そのラインは、ブロック５１０によって示される容量性分離回路に結合され、ジャンクション回路５００を入力バス５５０から分離し、図３に関して示されたような複数のメモリ・モジュールを有する回路のための従来のマルチ・ドロップ構成よりむしろ、ジャンクション回路５００とバス５５０の他方端に結合された送受信機／受信機（示せず）との間のポイント間接続を行う。バス５７０からジャンクション回路５００に送信されたデータは、バス５０３ａに導かれ、デイジー・チェーン状に繋がれたジャンクション回路のポート５０１からバス５５０上に送信される。デイジー・チェーン状に繋がれたジャンクション回路からのデータは、ジャンクション回路５００によってバス５７０上のポート５０３で受け取られ、バス５５０のポート５０１へ導かれる。図４で示されたデイジー・チェーン状の構成では、送受信機／受信機はジャンクション回路３２０ａに対するメモリ制御器１１１であり、別のジャンクション回路はジャンクション回路３２０ｎに対してジャンクション回路３２０ａ＋１である。容量性分離回路は、バス５５０に対し終端を提供し、バス５５０上の非常に制限されたインピーダンスの不連続性により、バス５５０が極めて高い周波数を達成することを可能にする。インピーダンスの不連続性は、波形への反射を引き起こしバス５５０の最大周波数を制限する。バスがより低い不連続性を有することによって、バスの周波数は既存のマルチ・ドロップ・メモリ・バスよりはるかに高い速度に増加させることができる。さらに、バッファされたジャンクション回路５００が高速インターフェイスのすべて含んでいるとすれば、メモリ装置５６０は、高速ロジックを有する負担から解放され、より安価に製作することができるであろう。分離回路５１０は、バス５１０ａを介する電圧変換回路５２０およびバス５０３ａを介する出力ポート５０３の両方に結合される。図４において示されたデイジー・チェーン状に繋がれたジャンクション回路の終端のジャンクション回路３２０ｎの場合には、そのジャンクション回路はポート５０３および結合されたバス５０３ａを含んでいなくてもよい。
【００２２】
この実施例の目的のために、バス５１０ａは、メモリ装置５６０に向けて電圧変換回路５２０へ、またメモリ装置５６０から分離回路５１０へデータを送信する。電圧変換機能５２０は、電圧上昇回路を含み、バス５５０（多重分離化回路の位置に依存する）からジャンクション回路への各個別の信号入力の電圧範囲を、メモリ制御器またはＣＰＵからの送信と同一基準の電圧範囲からメモリ装置５６０への入力と同一基準の電圧範囲へ変換する。電圧変換機能５２０は、電圧降下回路を含み、メモリ装置（多重化回路の位置に依存する）からの各個別の信号出力の電圧範囲を、メモリ装置からの送信と同一基準の電圧範囲からメモリ制御器またはＣＰＵへの入力と同一基準の電圧範囲へ変換する。
【００２３】
この実施例のために、バス５２０ａは、電圧変換機能５２０から多重化／多重分離化機能５３０の多重分離化回路へ、および多重化／多重分離化機能５３０の多重化回路から電圧変換機能５２０へ、データを送信する。多重分離化回路は、ｎ本のラインを具備する入力を処理し、かつ出力がｍ本のラインを有するように多重分離化を行い、ｎはｍ未満である（ここで、ｍおよびｎは、ｐおよびｑと二者択一的に表現することができる）。したがって、各ラインの入力ビット速度は、多重分離化回路の入力側の帯域幅を出力側と同じに維持するために、ｎ／ｍ比まで減少する。このように、本発明により、ジャンクション回路５００へ入力されるデータ・ラインの数をメモリ装置５６０より少数にすることは、より小型の接続バス５５０，５７０を許容することを可能にする。これは、メモリ・モジュール上に要求されるピン数を減少させる。さらに、本発明は入力バス５０１をより低い周波数にすることができ、容量性負荷に対し失われる電力を抑えることが可能になる。この実施例のために、バス５３０ａは、ジャンクション回路のポート５０２から、多重化／多重分離化機能５３０の多重化回路へデータを送信し、また、多重化／多重分離化機能５３０の多重分離化回路からジャンクション回路のポート５０２へデータを送信する。多重化回路は、ｍ本のラインを具備する入力を処理し、出力がｎ本のラインを有するように入力を多重分離化する、ここでｎはｍ未満である。したがって、各ライン上の出力ビット速度は、多重分離化回路の入力側の帯域幅を出力側と同じに維持するために、ｍ／ｎ比まで増加する。このように、本発明により、ジャンクション回路５００へ入力されるデータ・ラインの数をメモリ装置５６０が要求するより少数にすることが可能になる。これは、メモリ・モジュール上に要求されるピン数を減少させる。さらに、本発明は入力バス５０１をより低い周波数にすることができ、容量性負荷に対し失われる電力を抑えることが可能になる。
【００２４】
ジャンクション回路のポート５０２から、個別のバス５６０ａ−５６０ｈを介してメモリ装置５６０へデータが入出力され、ＡＤＤ／ＣＭＤデータは、バス５６０ｉを経由してメモリ装置へ入力される。特に、個々のＡＤＤ／ＣＭＤラインにおける信号条件に対する要求はメモリ・データ・ラインへの信号条件と異なっていることを理解すべきであり、これは電圧変換および多重化／多重分離化に関する異なる要求が存在するするためである。従って、異なる多重化回路、多重分離化回路および電圧変換回路が各々のために使用されることが考慮される。さらに、本発明の異なる実施例では、分離機能、電圧変換機能または多重化／多重分離化機能をメモリ・データおよびＡＤＤ／ＣＭＤデータの両方に適用できないこともある。加えて、本発明の実施例は、ジャンクション回路５００のポート５０１から送信されるＣＭＤ／ＡＤＤデータを含んでいないことがあり、従って分離機能、電圧降下機能および復帰ＡＤＤ／ＣＭＤ信号への多重化機能を要求しないこともあるであろう。好適な実施例は、２つの物理的に別個のメモリ・データ処理回路および１つの物理的に個別のＡＤＤ／ＣＭＤ処理回路を具備し、その各メモリ・データ回路はメモリ装置５６０のサブセットに排他的に結合されており、各ＡＤＤ／ＣＭＤ処理回路は、実施例に従って、電圧変換、分離および多重化／多重分離化回路を含む。２つの個別のメモリ・データ回路は、単一の装置の場合より直進的なデータ・ライン位相を可能にする。
【００２５】
前述の記載では、発明はそれの特定の典型的な実施例に関して記述される。しかしながら、様々な修正および変更がより広い精神および本発明の範囲から逸脱することなく添付の特許請求の範囲に示されるようになされることができる。明細書および図面は限定的な見方よりむしろ図示的に示されているとみなすべきである。
【図面の簡単な説明】
【図１】
本発明の実施例を実現するコンピュータ・システムのブロック図である。
【図２】
本発明の実施例に従うマザーボード上に搭載されたメモリ・システムを図示する。
【図３】
メモリ制御器と２つの典型的なメモリ・モジュールとの間の従来のマルチ・ドロップ・ルーティングの一端を示す図である。
【図４】
本発明の実施例に従うメモリ・システムのための配線および構成を図示する。
【図５】
本発明の実施例に従うジャンクション回路を図示する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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