(57)【要約】高ビットレートでデータを伝送するための、特に、全２重プロセスでの有線データ伝送のためのラインドライバは、伝送されるべきデータの関数として伝送インパルスを生成するための差動ペアトランジスタを有する差動ペアを備え、ここで、伝送インパルスは、好適には、差動ペアのトランジスタと共にそれぞれカスコード回路を形成するカスコードトランジスタを介して、ラインドライバに接続されるデータ伝送ライン上に出力される。差動ペアの挙動を再生するために、レプリカ差動ペアトランジスタを有するレプリカ差動ペアが提供され、伝送インパルスに対応するレプリカインパルスを生成し、このレプリカインパルスは、データ伝送線を介して受信されたインパルスに対してエコー補償を行うために、レプリカカスコードトランジスタを介してハイブリッド集積回路に供給され得る。【選択図】図１
2004537923.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのドライバ段（４４）を用いてデータを伝送するラインドライバであって、
伝送されるべき該データの関数として差動的に駆動される２つのトランジスタ（１４、１５）を有し、これにより、伝送されるべき該データの関数として、該トランジスタの第１のペアの一方のトランジスタを介して特定の最大電流が、および、該トランジスタの第１のペアの他方のトランジスタを介して最小電流が供給され、従って、対応する伝送インパルスが、該トランジスタの第１のペアの該トランジスタ（１４、１５）の出力にて生成される、トランジスタの第１のペアと、
該トランジスタの第１のペアの挙動を再生するための、および、該それぞれの伝送インパルスを再生するレプリカインパルスを生成するための、該トランジスタの第１のペアと関連するトランジスタの第２のペアとを備え、該トランジスタの第２のペアは、伝送されるべき該データの関数としての該トランジスタの第１のペアの該トランジスタ（１４、１５）と調和して差動的に駆動される２つのトランジスタ（１８、１９）を備え、これにより、伝送されるべき該データの関数として、該トランジスタの該第２のペアの該一方のトランジスタを介して特定の最小電流が供給され、および、該トランジスタの第１のペアの該他方のトランジスタを介して特定の最大電流が供給され、従って、対応するレプリカインパルスが、該トランジスタの第２のペアの該トランジスタ（１８、１９）の該出力にて生成される、ラインドライバ。
【請求項２】
２つの差動の制御信号を生成する制御回路（７）が提供され、前記一方の制御信号が、各場合について、前記トランジスタの第１のペアおよび／または前記トランジスタの第２のペアのトランジスタに供給され、かつ、該他方の制御信号が、各場合について、該トランジスタの第１のペアおよび／または該トランジスタの該第２のペアの該他方のトランジスタに供給されることを特徴とする、請求項１に記載のラインドライバ。
【請求項３】
トランジスタの第３のペアが提供され、各場合について、該トランジスタの第３のペアのトランジスタ（１６、１７）が、該ラインドライバのデータ伝送出力と、前記トランジスタの第１のペアの対応するトランジスタ（１４、１５）との間にスイッチされ、これにより、該伝送インパルスは、該ラインドライバの該データ伝送出力にて生成されることと、トランジスタの第４のペアが提供され、各場合について、該トランジスタの第４のペアのトランジスタ（２０、２１）は、該トランジスタの第２のペアの対応するトランジスタ（１８、１９）と直列にスイッチされ、これにより、前記レプリカインパルスは、該トランジスタの第４のペアの該トランジスタ（２０、２１）上で生成されることとを特徴とする、請求項１または２に記載のラインドライバ。
【請求項４】
前記トランジスタの第３のペアの前記トランジスタ（１６、１７）および前記トランジスタの第４のペアの前記トランジスタ（２０、２１）は、共通のバイアス電圧でバイアスされることを特徴とする、請求項３に記載のラインドライバ。
【請求項５】
前記トランジスタの第３のペアの前記トランジスタ（１６、１７）は、異なったバイアス電圧でバイアスされることと、前記トランジスタの第４のペアの前記トランジスタ（２０、２１）は、異なったバイアス電圧でバイアスされることとを特徴とする、請求項３に記載のラインドライバ。
【請求項６】
前記トランジスタの第３のペアの前記トランジスタ（１６、１７）の前記バイアス電圧、および、前記トランジスタの第４のペアの前記トランジスタ（２０、２１）の前記バイアス電圧は、前記制御回路（７）から導出されることを特徴とする、請求項２および請求項３〜５のいずれか１つに記載のラインドライバ。
【請求項７】
前記制御回路（７）は、伝送されるべき前記データの関数として、相補的にスイッチされた２つの論理素子（２９、３０）を備え、該論理素子上で前記トランジスタの第１のペアの前記トランジスタ（１４、１５）、および前記トランジスタの第２のペアの前記トランジスタ（１８、１９）の前記差動制御信号が、対応するノード（Ｘ１、Ｘ２）上で取り出されることと、該制御回路（７）の該ノード（Ｘ１、Ｘ２）上に存在する電圧を受け取り、かつ、前記トランジスタの前記第３のペアの前記トランジスタ（１６、１７）および／または前記トランジスタの第４のペアの前記トランジスタ（２０、２１）のバイアス電圧として該電圧の平均を利用可能にする回路トポロジ（３９〜４２）が提供されることとを特徴とする、請求項６に記載のラインドライバ。
【請求項８】
前記回路トポロジは、第１のラインタイプの２つのトランジスタ（４０、４１）を備え、該一方のトランジスタ（４０）の制御ポートは、前記一方のノード（Ｘ２）と接続され、かつ、他方のトランジスタ（４１）の制御ポートは、該制御回路（７）の前記他方のノード（Ｘ１）と接続され、各場合について、該２つのトランジスタ（４０、４１）のさらなるポートが、共に、第２のラインタイプのさらなるトランジスタ（４２）と接続され、ここで、該さらなるトランジスタ（４２）を介して、前記バイアス電圧は、前記トランジスタの第３のペアの前記トランジスタ（１６、１７）のために利用可能にされ、および／または、該バイアス電圧は、前記トランジスタの第４のペアの前記トランジスタ（２０、２１）のために利用可能にされることを特徴とする、請求項７に記載のラインドライバ。
【請求項９】
前記トランジスタの第１のペアの前記トランジスタ（１４、１５）、および前記トランジスタの第２のペアの前記トランジスタ（１８、１９）は、各場合について、ポートを介して互いに接続され、かつ、共通の電源（１０）によって供給されることを特徴とする、請求項１〜８のいずれか１つに記載のラインドライバ。
【請求項１０】
さらなる電源（２４）で動作される、さらなるトランジスタ（２２）は、ライン電圧／電流特性を有する回路素子（２６）と直列にスイッチされ、ここで、該回路素子（２６）は、前記共通の電源（１０）と、および該さらなるトランジスタ（２２）の制御ポートは、前記第３のトランジスタのペアの前記トランジスタ（１６、１７）の制御端子および前記第４のトランジスタのペアの前記トランジスタ（２０、２１）の制御端子と接続されることを特徴とする、請求項９および請求項３〜８のいずれか１つに記載のラインドライバ。
【請求項１１】
前記第１のトランジスタのペアの前記トランジスタ（１４、１５）は、ポートを介して互いに接続され、かつ、共通の第１の電源（１１）によって供給されることと、前記第２のトランジスタのペアの前記トランジスタ（１８、１９）は、ポートを介して互いに接続され、かつ、第２の電源（１０）によって供給されることとを特徴とする、請求項１〜８の１つに記載のラインドライバ。
【請求項１２】
第１のさらなる電源（２５）で動作される第１のさらなるトランジスタ（２３）は、ライン電圧／電流特性を有する第１の回路素子（２７）と直列にスイッチされ、ここで、前記対応する供給電圧を供給するために、該第１の回路素子（２７）は、前記第１の電源（１１）と接続され、かつ、前記第１のさらなるトランジスタ（２３）の制御ポートは、前記トランジスタの第３のペアの前記トランジスタ（１６、１７）の制御ポートと接続されることと、第２のさらなる電源（２４）で動作される第２のさらなるトランジスタ（２２）は、ライン電圧／電流特性を有する第２の回路素子（２６）と直列でスイッチされ、ここで、前記対応するバイアス電圧を印加するために、該第２の回路素子（２６）は、前記第２の電源（１０）と接続され、かつ、前記第２のさらなるトランジスタ（２２）の制御ポートは、前記トランジスタの第４のペアの前記トランジスタ（２０、２１）の制御ポートと接続されることとを特徴とする請求項１１および請求項３〜８のいずれか１つに記載のラインドライバ。
【請求項１３】
キャパシタ（４６）は、前記トランジスタの第１の第１のペアの前記トランジスタ（１４、１５）、および前記トランジスタの第２のペアの前記トランジスタ（１８、１９）と並列にスイッチされることを特徴とする、請求項１〜１２のいずれか１つに記載のラインドライバ。
【請求項１４】
前記レプリカインパルスが供給され、かつ、前記ラインドライバと接続されたデータ伝送線（８、９）を介して受信されたインパルスから該レプリカインパルスを取り除くハイブリッド集積回路（６）が提供されることを特徴とする、請求項１〜１３のいずれか１つに記載のラインドライバ。
【請求項１５】
前記ハイブリッド集積回路（６）は、前記ラインドライバ（３）と共通のチップ上に構成されることを特徴とする、請求項１４に記載のラインドライバ。
【請求項１６】
複数のドライバ段（４４）は、前記ラインドライバ（３）のデータ伝送ポートと並列に接続され、ここで、前記トランジスタの第１のペアの前記トランジスタ（１４、１５）、および／または、該ドライバ段（４４）の前記トランジスタの第２のペアの前記トランジスタ（１８、１９）の差動制御のための差動制御信号を生成するために、各ドライバ段（４４）について、別個の制御回路（７）が提供されることを特徴とする、請求項１〜１５のいずれか１つに記載のラインドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを伝送するためのラインドライバに関し、特に、全２重プロセスで、高ビットレートで有線データを伝送するためのラインドライバに関する。
【背景技術】
【０００２】
伝送線を介してデータが送信および受信される全２重プロセスでデータを伝送するために、通常、同じデータ伝送線を介して送信することが必要とされる、トランシーバによって生成された各伝送インパルスが重なり合い、従って、「エコー」と呼ばれるクロストークによって、同じデータ伝送線を介してトランシーバから受信された信号を壊すという問題が、対応するトランシーバに生じる。従って、従来技術は、可能な限り各伝送インパルスに忠実な、本明細書中で「レプリカパルス」と呼ばれるレプリカを各トランシーバに生成し、ここで、エコーおよび／または伝送インパルス補償のためにレプリカインパルスがトランシーバの受信器部分に投入され得、これにより、このレプリカ信号を入来信号から取り除くことによって、エコー補償された入来信号が受信され得る。
【０００３】
図９は、例として従来技術によるそのようなトランシーバの伝送経路の回路トポロジを示す。ここで、制御ビットによって駆動されるデジタル／アナログコンバータ１が示され、これは、次に、ラインドライバ３を駆動する。デジタル／アナログコンバータ１およびラインドライバ３は、組み合わされた伝送デバイスおよび受信デバイスならびに／あるいはトランシーバの送信器のコンポーネント部分であり、ここで、ラインドライバ３の出力にて取り出された伝送信号は、コンバータ４を介してデータ伝送線に供給される。このデータ伝送線は、ロードレジスタ５を用いて、簡略化されて図９に示される。ラインドライバ３の伝送インパルスの正確な再生および／または複製を生成するために、伝送信号は、多くの場合、送信器および／またはラインドライバ３の出力にて外部に取り出され、かつエコー補償のために、外部ハイブリッド集積回路を介して対応するトランシーバの受信器の入力に供給されてきた。しかしながら、最近の回路トポロジについては、この外部のハイブリッド集積回路は、インピーダンスの整合および／またはインピーダンスの補正のためにオンチップで集積され、これにより、図９に示されるように、例えば、デジタル／アナログコンバータ１のレプリカ２が提供され、このコンバータの出力は、エコー補償のために内部ハイブリッド集積回路（図９に図示せず）と接続され、ここで、この内部のハイブリッド集積回路は、ラインドライバ３と同じチップ上に位置する。トランシーバの内部コンポーネント部分と外部配線との間の境界は、図１において破線によって示される。このトポロジの有利な点は、大規模集積と並んで、例えば、ダイナミックレンジ、または、そこに提供されるアナログ／デジタルコンバータの解決策に対して、トランシーバの受信経路におけるアナログコンポーネントの必要性が低減されることである。
【０００４】
例えば、ＩＳＤＮ／ｘＳＤＬデータ伝送等の低周波数での適用については、このレプリカインパルスは、低電力消費の並列のさらなる内部ラインドライバ３’を用いて利用可能にされ得、従って、実際のラインドライバ３の挙動を再生し、対応する内部ハイブリッド集積回路と出力側で接続される。この種類の回路トポロジの例は、図１０に示される。
【０００５】
しかしながら、ここでの実質的な問題は、「マッチング（ｍａｔｃｈｉｎｇ）」としても知られるレプリカ経路の調整である。ここで、一般的なコンポーネントまたはＤＣエラー（オフセットおよび振幅と関連する）だけでなく、過渡エラーコンポーネント（寄生効果および帯域制限効果）も重要である。この種類の回路配列と共に用いられる回路技術は、多くの場合、いわゆるＯＰＡ構造に基づくか、または通常、フィードバック、例えば、いわゆる「シャントシリーズ」または「シャント−シャント」フィードバック配列を有する回路構成に基づく。従って、基本的に、フィードバックの結果として、より高い線形性が取得され得るが、同時に、エコー補償のために帯域幅損失、またはより高い電力消費がもたらされる。さらに、レプリカインパルスを生成するために、比較的高い複雑性が必要とされ、ここで、さらに、特に、高周波数システムにおいて、不適切な回路トポロジの場合、クロストークが原因で、高周波数の振動が生じる得ることが多く、これにより、回路全体の機能性が制限される可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明による目的は、上述の問題が生じず、かつ、可能な限り似通ったラインドライバの伝送信号の再生および／または複製が、最小限の回路技術の複雑性で生成され得る、データを伝送するためのラインドライバを提供することである。
【課題を解決するための手段】
【０００７】
この目的は、請求項１の特徴を有する本発明によるラインドライバにより達成される。従属請求項は、各場合について、本発明の好適かつ有利な実施形態を定義する。
【０００８】
本発明によるラインドライバは、少なくとも１つのドライバ段および／またはドライバセルを備え、ここで、伝送信号の関数として差動的に駆動されるトランジスタの第１のペアを用いて伝送信号が生成され、および、トランジスタの第１のペアと整合するトランジスタの第２のペアを用いて送信信号の再生および／または複製が生成される。従って、レプリカ信号および伝送信号は、同一のドライバ段および／またはドライバセル内で同様に生成される。
【０００９】
ラインドライバは、好適には、各場合について、別個の第１および第２のトランジスタのペアを有するような複数のドライバ段を有し、さらに、別個のカスコードトランジスタのペアが、個々のドライバ段が個々のカスコードトランジスタのペアを介してラインドライバの負荷出力において並列にスイッチされ、ならびに／あるいは、好適には、内部で、および／またはラインドライバとオンチップで構成されたハイブリッド集積回路と共に接続されるように、トランジスタの各第１および第２のトランジスタのペアと関連付けられる。これらの並列にスイッチされたドライバ段の数は、ラインドライバによって生成された送信インパルス、ラインドライバと接続されたデータ伝送線を介して伝送されるべき伝送インパルス、ならびに対応するレプリカインパルスの振幅を大幅に決定する。
【００１０】
差動ペアとも呼ばれ得る各ドライバ段の第１のトランジスタのペアは、リンクされた状態で、このトランジスタのペアの一方の経路および／または分岐を通って、常に特定の最大電流が、ならびに、他方の経路および／または分岐を通って、常に特定の最小電流が流れ、これによりそれぞれの第１のトランジスタのペアからみた負荷抵抗が、差動的な観点からすると、信号振幅に依存せず、その結果、再び、非線形性が著しく低減され得るように、好適には、別個の制御回路および／または前段と差動的に駆動される。
【００１１】
各ドライバ段のカスコードトランジスタは、共通のバイアス電圧を用いて、および別個のバイアス電圧を用いて、そのゲート端子にてバイアスされ得る。さらに、各ドライバ段の伝送経路およびレプリカ経路は、対応するトランジスタのペアの最下位部またはテールポイントにてテール電流が別々に供給されることが可能である。この変形は、特に、過渡インパルスの局部的ミキシングとの関連で実質的に有利な点であり得る。
【００１２】
第１および第２のトランジスタのペアのトランジスタのドレイン−ソース領域および／または出力コンダクタンスと並列にスイッチされるさらなるキャパシタの使用によって、このようにしてこれらのキャパシタのローパスフィルタリングが実現されるために、エッジ傾斜が制限され得る。
【００１３】
本発明のさらなる実施形態によると、カスコードトランジスタのバイアス電圧は、さらに、対応するドライバ段の前段および／または制御回路から導出され得る。これは、特に、トランジスタの対応する第１および第２のペアのドレインソース電圧がそれぞれの制御回路の共通のモード電圧から直接的に導出され、これにより、適切に寸法決定された場合、個々の電圧の温度推移および同期性が最適化され得るように行われる。
【００１４】
トランジスタの第２のペアおよび／または各ドライバ段の差動ペアによって生成されたレプリカインパルスの相対精度は、上述の特定の制御回路および／または前段を用いることによって向上される。さらに、レプリカインパルスのこの相対精度は、好適には、同一のラインタイプである対応するトランジスタの対称的構成によって、および、これらのトランジスタを互いに良好に整合させることによって向上される。本発明の枠内で記載されるラインドライバの実現は、さらに、伝送インパルスおよびレプリカインパルスの両方の共通の上昇時間、従って、対称的なエッジ傾斜を保証する。
【００１５】
本発明は、好適には、高ビットレートのいわゆる全２重プロセスでの有線データ伝送に適切である。本発明によるラインドライバは、上述の高度な線形性と並んで、さらに、例えば、低供給電圧および最小消費電力および空間要件等の一般的要求を満たす。エコー補償のために必要な伝送信号の複製は、上述のように、好適には、ラインドライバのチップ上で内部に生成される。このために本発明の範囲内で提示された措置は、レプリカインパルスに対する伝送インパルスの非線形性に関して、および反応精度に関して、送信信号および／または伝送インパルスの忠実な再生を保証する。
【００１６】
しかしながら、当然、本発明は、有線データ伝送の好適な適用領域に限定されるのではなく、通常、可能な限り簡単な手段での、ラインドライバの伝送信号および／または伝送インパルスの高精度の再生が所望されるあらゆる場合に用いられ得る。従って、特に、本発明は、無線のデータ伝送にも用いられ得る。
【００１７】
本発明は、以下において、好適な実施形態を用いて、添付の図面を参照してより詳細に説明される。
【発明を実施するための最良の形態】
【００１８】
図１は、本発明の１実施形態による、ラインドライバの基本セルおよび／またはドライバ段を示す。通常、図１に示される複数のこれらのドライバ段は、並列で動作し、ここで、ラインドライバの出力における個々のドライバ段は、対応するデータ伝送線と並列に動作し、この伝送線は、外部負荷抵抗８、９の形態で図１に示される。
【００１９】
図１に示されるように、ドライバ段は、以下において差動ペアとも呼ばれるトランジスタ１４、１５のペアを含む。これらのトランジスタは、制御回路７の差動制御信号によりゲート端子を介して制御され、従って、この差動ペアの１つのトランジスタを介して特定の最大電流が常に流れる一方で、この差動ペアの他方のトランジスタを介して特定の最小の静止電流が流れ、すなわち、差動ペアのいわゆるテール電流が、制御回路７による変調に応じて、この差動ペアの一方および／または他方の経路に方向転換し、これにより、伝送線と接続されたラインドライバの出力において対応する送信インパルスが生成され得る。データ伝送線を表す負荷抵抗８、９の外部構成は、図１において破線で示される。パルス振幅は、実質的に、図１に示される構造を有する負荷抵抗８、９において並列に動作されるドライバ段の数に依存する。この配列の有利な点は、パルス形態が、各場合について、制御回路７の対応するデジタルドライブによって必要な標準規格（例えば、１Ｇイーサネット（Ｒ）データ伝送のＩＥＥＥ標準規格８０２．３ａｂ−１９９９）に依存して生成され得ることである。例えば、事前フィルタリング（ｐｒｅｆｉｌｔｒａｔｉｏｎ）のためのさらなるアナログ機能は必要とされない。同様に、複雑なアナログ回路も必要とされない。従って、以下において、差動ペアトランジスタとも呼ばれる差動ペアの２つのトランジスタ１４、１５の駆動が、エッジ傾斜を維持するように構成され得、および／または差動ペアトランジスタと並列のキャパシタのさらなる構成によって整合され得る。
【００２０】
ラインドライバの負荷出力にて対応する伝送インパルスを生成するために、上述のように、伝送されるべきデータの関数として制御回路７によって差動的に駆動される差動ペアトランジスタ１４、１５の挙動を再生するために、差動ペアトランジスタ１８、１９を有するさらなる差動ペアが提供され、これにより、これらの差動ペアトランジスタ１８、１９は、伝送されるべきデータの関数としての差動ペアトランジスタ１４、１５と同様に、および／または調和して制御され、これは、図１に示される実施形態の場合、各場合について、差動ペアトランジスタ１４、１８のゲート端子上、および、差動ペアトランジスタ１５、１９のゲート端子上に制御回路７と同じ制御信号が印加されるという事実によって実現される。差動ペアトランジスタ１４、１５を有する差動ペアの挙動を再生するために、差動ペアトランジスタ１８、１９を有する差動ペアが提供されるので、この差動ペアは、以下において、レプリカ差動ペアとも呼ばれる。制御回路７によって共に駆動されるので、差動ペアトランジスタ１４、１５を有する差動ペア、およびレプリカ差動ペアトランジスタ１８、１９を有するレプリカ差動ペアは、同じエッジ傾斜、さらに、同じ時間的推移を有する。これは、実質的に有利な点である。なぜなら、差動ペアトランジスタ１４、１５によって生成された伝送インパルスとレプリカ差動ペアトランジスタ１８、１９によって生成されたレプリカインパルスとの間にさらなる遅延（「スキュー」）が生じるからである。
【００２１】
図１に示されるように、差動ペアトランジスタ１４、１５と共にカスコード回路を形成し、従って、以下において、カスコードトランジスタとも呼ばれる、さらなるトランジスタ１６、１７が、差動ペアトランジスタ１４、１５と直列にスイッチされる。上述のように、伝送する場合、外部負荷抵抗器８、９を介して電圧の立ち上がりが生成される。この電圧の下降は、さらなるカスコードトランジスタ１６、１７を用いずに、差動ペアトランジスタ１４、１５のドレイン−ソース領域を実質的にモデル化する。これは、トランジスタの出力の傾斜が最小であるために、振幅および／または線形性においてさらなるエラーを引き起こし得る。従って、カスコードトランジスタ１６、１７は、出力傾斜を増大するために用いられる。
【００２２】
負荷条件が異なる状態において、伝送経路とレプリカ経路との間の同期性を保証するために、対応するカスコードトランジスタ２０、２１は、さらに、レプリカ差動ペアトランジスタ１８、１９に提供され、これらのカスコードトランジスタは、レプリカ差動ペアトランジスタ１８、１９と同様に、カスコードトランジスタ１６、１７と相互接続される。
【００２３】
図１に示されるすべてのトランジスタは、ＮＭＯＳトランジスタであり、これらは、図１によると、相互接続される。カスコードトランジスタ１６、１７および／またはレプリカカスコードトランジスタ２０、２１のゲート接続は、各場合について、電圧源１２によって供給されるバイアス電圧でバイアスされる。個々の差動ペアトランジスタ１４、１５および／またはレプリカ差動ペアトランジスタ１８、１９のソース端子は、共に電源１０と接続される。それぞれの伝送インパルスがラインドライバの負荷出力と接続されたカスコードトランジスタ１６、１７のドレイン端子において取り出され得る一方で、対応するレプリカインパルスは、レプリカカスコードトランジスタ２０、２１のドレイン端子において取り出され得る。この理由で、レプリカカスコードトランジスタ２０、２１のドレイン接続は、内部ハイブリッド集積回路６と接続され、この集積回路は、上述のように、エコー補償のために、対応するデータ伝送線を介して受信された信号からレプリカ信号を取り除いて、エコー補償された入来信号を取得する。ハイブリッド集積回路６の構造およびエコー補償は、公知の従来技術に対応するので、この点についてこれ以上説明する必要はない。しかしながら、本発明との関連で重要となるのは、ハイブリッド集積回路６が内部ハイブリッド集積回路を備え、これは、制御回路７によって実現された前段、および図１に示される残りのコンポーネントによって実現されたラインドライバの出力段と同一のチップ上に集積されることである。
【００２４】
図１に示される回路トポロジのさらなる有利な点は、レプリカ経路と伝送経路との良好な調整および／または良好なマッチングである。レプリカ差動ペアトランジスタ１８、１９は、適切な配列で、差動ペアトランジスタ１４、１５と最適に調整されて回路トポロジに配置され得る。レプリカ経路に対する伝送経路の変換および／または減衰比は、ほぼ任意に選択され得るが、非常に大きい変換比は、送信経路とレプリカ経路との間の不整合が増大するために好ましくない。
【００２５】
図１において、ラインドライバのドライバ段が示され、ここで、ドライバ段に参照符号４４が提供される。上述のように、複数のこのようなドライバ段４４は、通常、ラインドライバの負荷出力にて並列に動作される。これに関連して、例えば、ファストイーサネット（Ｒ）データ伝送のために設計された、この種類のラインドライバ３を有するトランシーバのアナログラインインターフェースの構造が図８に示される。図８から、例えば、図１に示されたタイプの複数のドライバ段４４がラインドライバ３の負荷出力にて並列に動作することが明らかである。各ドライバ段４４は、各場合について、対応する差動ペアトランジスタおよび／またはレプリカ差動ペアトランジスタをスイッチするために提供される、伝送されるべきデータの関数としての差動制御信号を生成する別個の制御回路７と接続される。伝送経路において、パルス形成器４３が、デジタルフィルタの形態でさらに提供される。このパルス形成器は、パルスの事前の歪み（ｐｒｅ−ｄｉｓｔｏｒｔｉｏｎ）をもたらし、かつ、伝送されるべきデータの関数として、各場合について、制御回路７の相補的制御信号を生成し、これにより、個々のドライバ段４４の差動制御信号がその関数として生成され得る。各場合について、ドライバ段４４は、差動ペアトランジスタ１４、１５およびカスコードトランジスタ１６、１７を有する伝送経路、ならびに、レプリカ差動ペアトランジスタ１８、１９およびレプリカカスコードトランジスタ２０、２１を有するレプリカ経路を有する（図１を参照）。このようにして個々の前段４４において生成されたレプリカインパルスは、内部ハイブリッド集積回路６に供給され、これは、エコー補償のために、データ伝送線を介して受信されたインパルスからレプリカインパルスを取り除く。このようにしてエコー補償された入りインパルスは、（内部）ハイブリッド集積回路６によって、さらなる信号処理のために対応するトランシーバの受信器４５に供給される。
【００２６】
図１に示される実施形態の場合、差動ペアトランジスタ１４、１５およびレプリカ差動ペアトランジスタ１８、１９のソース端子は、上述のように、共に電源１０と接続される。差動ペアの分岐を介して流れる電流にＩｎが割り当てられ、およびレプリカ差動ペアの分岐を介して流れる電流にＩｍが割り当てられた場合、電源１０は、電流２×Ｉｎ＋２×Ｉｍを供給するような大きさにされなければならない。
【００２７】
しかしながら、伝送経路およびレプリカ経路には、さらに、別個のテール電流が供給され得る。対応する実施形態が図１に示される。図２に示される実施形態は、レプリカ差動ペアトランジスタ１８、１９のソース端子が第２の電源１１を有する差動ペアのトランジスタ１４、１５の第１の電源１０およびソース端子と接続されるという点においてのみ図１と異なる。従って、電源１０は、レプリカ経路に供給するためにのみ提供される一方で、電源１１は、伝送経路に供給するためにのみ利用される。図２に示される伝送およびレプリカ経路への別個のテール電流の供給は、特に、伝送およびレプリカ経路の最下位部および／またはテールポイントにおける過渡パルスによる局部的ミキシングとの関連で特に有利であり得る。
【００２８】
図３は、本発明によるラインドライバのさらなる実施形態を示し、ここで、図２に示される実施形態の継続としてカスコードトランジスタ１６、１７およびレプリカカスコードトランジスタ２０、２１は共通の電圧源に接続されず、第１の電圧供給１２が左側のカスコードトランジスタ１７および左側のレプリカカスコードトランジスタ２１に提供され、第２の電圧源１３は、右側のカスコードトランジスタ１６および右側のレプリカカスコードトランジスタ２０に提供される。図３に示されるカスコードトランジスタおよび／またはレプリカカスコードトランジスタの別個の電圧源が、個々の経路のクロストークによって、カスコードトランジスタおよび／またはレプリカカスコードトランジスタのゲートソース領域を介して互いに過渡的な寄生誘導を回避することを可能にする。さらに、図３に示される実施形態の場合、別個の電源１０、１１がレプリカ経路および／または伝送経路に提供される。
【００２９】
上述のように、エッジ傾斜は、差動ペアトランジスタ１４、１５および／またはカスコード差動ペアトランジスタ１８、１９のキャパシタを並列に接続することによって制限され得る。対応する実施形態は、図４に示され、ここで、差動ペアトランジスタ１４、１５および／またはカスコード差動ペアトランジスタ１８、１９の出力コンダクタと並列にスイッチされたキャパシタは、各場合において、参照符号４６が与えられる。そうでない場合、図４に示される実施形態は、図２に示される実施形態に対応する。
【００３０】
図５は、本発明によるラインドライバのさらなる実施形態を示し、ここで、図５に示される実施形態は、カスコードトランジスタ１６、１７および／またはレプリカカスコードトランジスタ２０、２１のバイアス電圧の生成のための変形に対応する。図５に示される実施形態の場合、さらなるトランジスタ２２が提供され、これは、さらなる電源２４からの電流Ｉｂで動作する。このさらなるトランジスタ２２は、トランジスタ１７および２１ならびに／あるいは１６および２０と共に電流ミラーを形成する。理想的な動作点、すなわち、差動ペアトランジスタ１４、１５および／またはレプリカ差動ペアトランジスタ１８、１９の理想的なドレインソース電圧を調整するために、トランジスタ２２は、差動ペアトランジスタ１４、１５およびレプリカ差動ペアトランジスタ１８、１９のテールおよび／または最下部と関連して劣化され、ここで、このために、レジスタ２６および／または、線形電圧／電流特性を有する回路素子が、トランジスタ２２のソース端子と、差動ペアトランジスタ１４、１５およびレプリカ差動ペアトランジスタ１８、１９の共通のテールポイントとの間でスイッチされる。抵抗器２６における電圧降下は、差動ペアトランジスタ１４、１５およびレプリカ差動ペアトランジスタ１８、１９のゲートソース電圧と同期して対応する。カスコードトランジスタ１６、１７および／またはレプリカカスコードトランジスタ２０、２１を供給するための電位は、動作中、電圧源１０と接続された、差動ペアおよび／またはレプリカ差動ペアのテールポイントを介して導出されるので、回路が正確に寸法決定された場合、動的に動作されても同期性が保証される。その他の点では、図５に示された実施形態は、図１に示された実施形態に対応し、ここで、この実施形態は、本明細書中に記載された他のそれぞれの実施形態のように、伝送および／またはレプリカ経路について、単一の共通の電源１０のみおよび２つの別個の電源１０、１１の両方を動作させ得る。
【００３１】
図６に示されたさらなる実施形態は、基本的に図５に示された実施形態に対応するが、レプリカ経路および送信経路のカスコード電圧源は、より良好に絶縁するために、従って、レプリカ経路上の伝送経路のクロストークを回避するために別々に提供される。従って、電源２４を用いて動作され、かつ、直列でスイッチされたトランジスタ２２は、ソース端子が抵抗器２６と直列でスイッチされ、かつ、レプリカの差動ペアトランジスタ１８、１９のテールおよび／または最下位部と再び接続されたレプリカスコードトランジスタ２０および２１に提供される。しかしながら、カスコードトランジスタ１６および１７については、レプリカ経路における電源２４、トランジスタ２２および抵抗器２６と同様の態様で、伝送経路において相互接続される、別個の電源２５、別個のトランジスタ２３および別個の抵抗器２７が提供される。従って、ドレイン接続を有するトランジスタ２３は、電源２５と接続され、かつ、ソース接続でトランジスタ２７に接続される。抵抗器２７は、その別の端子で、差動ペアトランジスタ１４、１５および電源１１のソース端子と接続される。トランジスタ２２、２３のゲートドレイン領域は、図５に示されるトランジスタ２２の場合のように、各場合について、短絡される。従って、図６に示される実施形態は、基本的に、図２および図５に示される実施形態の組み合わせに対応する。なぜなら、伝送経路およびレプリカ経路については、一方で、別個の電源１１および１０が提供され、他方では、電流Ｉｂ２および／またはＩｂ１を送達する電源２５および／または２４を有する別個のカスコード電圧源が、さらなるトランジスタ２３および／または２２ならびにさらなる抵抗器２７および／または２６に提供されるからである。
【００３２】
最後に、図７は、本発明のよるラインドライバ、および／またはこのラインドライバのドライバ段４４のさらなる実施形態を示し、ここで、カスコードトランジスタおよびレプリカカスコードトランジスタの供給電圧および／またはバイアス電圧は、対応するドライバ段４４の制御回路７から導出される。
【００３３】
図７に示されるように、各ドライバ段の制御回路７は、電源２８によって供給される２つの制御可能な論理素子２９、３０を、好適には、トランスファゲートの形態で備え得、ここで、論理素子は、各場合について、伝送されるべきデータの関数に依存して、相補的制御信号ＸおよびＸ＼（本明細書中、以下＼を￣として用いる）によって制御され、従って、交互に開閉され得る。制御信号ＸおよびＸ＼は、例えば、図８に示されるパルス形成器４３から発生し得る。論理素子２９、３０は、各場合において、分圧器と接続される。この分圧器は、電源３３および／または３４によって動作される抵抗器３５、３６および／または３７、３８を含む。右側の差動ペアトランジスタ１４および右側のレプリカ差動ペアトランジスタ１８、ならびに／あるいは左側の差動ペアトランジスタ１５および左側のレプリカの差動ペアのトランジスタ１９の制御信号が、抵抗器３５および３６と３７および３８との間のノードＸ１および／またはＸ２にて取り出される。これらの制御信号と関してローパスフィルタ効果を達成するために、ノードＸ１およびＸ２は、さらに、キャパシタ３１および／または３２と接続される。上述の制御回路７の構造は、図７に示される実施形態に限定されるのではなく、同様に、さらに、上述の実施形態に移行および適用され得る。
【００３４】
トランジスタ４０〜４２および電源３９を含む回路は、カスコードトランジスタ１６、１７およびレプリカカスコードトランジスタ２０および２１のバイアス電圧を導出すために用いられる。トランジスタ４２は、上述のトランジスタ１４〜２３のように、ＮＭＯＳトランジスタを含む一方で、トランジスタ４０および４１は、好適には、ＰＭＯＳトランジスタである。トランジスタ４０および４１を介して、ノードＸ２および／またはＸ１に存在する電圧が取り出され、ここで、図７に示されるトランジスタ４０および４１の回路に基づいて、ノードＸ１およびＸ２において電圧の平均が取り出され、この平均は、トランジスタ４２を介してカスコードトランジスタ１６、１７およびレプリカカスコードトランジスタ２０、２１のゲート端子に印加され、トランジスタ４０および４１のソース端子間のノードＸ３にて提供される。トランジスタ４２のドレイン端子は、電源３９と接続され、トランジスタ４２のゲートドレイン領域は短絡される。トランジスタ４２は、図５および図６に示されるトランジスタ２２、２３、ならびにカスコードトランジスタ１６、１７および／またはレプリカカスコードトランジスタ２０、２１と同様に、カスコード回路を形成する。図７に示される実施形態の有利な点は、差動ペアトランジスタ１４、１５およびレプリカ差動ペアトランジスタ１８、１９のドレインソース電圧が、制御回路７の「同相モード」の電圧から直接的に導出され、さらに、トランジスタ４０および４１のゲートソース電圧の有利な点に対応するという事実にあり、従って、寸法決定が適切である場合、個々の電圧の温度推移、さらに同期性が最適化され得る。
【００３５】
シミュレーションに基づいて、本発明により、上述の目的および上述の有利な点が実現され得るだけでなく、本発明の適用によって実現可能な個々のパルスおよび／または全パルス形態も、それぞれの標準規格によって仕様が定められたインパルス形態の限界内にあることが確認され得る。
【００３６】
図１１において、送信インパルスを生成するための送信経路、およびレプリカインパルスを生成するためのレプリカ経路が回路ブロック内および／またはドライバ段内に模式的に実現された、本発明によるラインドライバが適用されたファストイーサネット（Ｒ）の送信器の構造が示される。図１１に示される回路ブロック３は、この場合、図１および図２に示されるデジタル／アナログコンバータ１の機能性、さらに、本発明によるラインドライバの機能性の両方を含む。図１１は、さらに、内部ハイブリッド集積回路６を示す。
【図面の簡単な説明】
【００３７】
【図１】図１は、本発明の第１の実施形態によるラインドライバを示す。
【図２】図２は、本発明の第２の実施形態によるラインドライバを示す。
【図３】図３は、本発明の第３の実施形態によるラインドライバを示す。
【図４】図４は、本発明の第４の実施形態によるラインドライバを示す。
【図５】図５は、本発明の第５の実施形態によるラインドライバを示す。
【図６】図６は、本発明の第６の実施形態によるラインドライバを示す。
【図７】図７は、本発明の第７の実施形態によるラインドライバを示す。
【図８】図８は、本発明によるラインドライバを有するファストイーサネット（Ｒ）アプリケーションのアナログラインインターフェースを示す。
【図９】図９は、従来技術によるレプリカインパルスを生成するラインドライバを示す。
【図１０】図１０は、従来技術によるレプリカインパルスを生成するラインドライバを示す。
【図１１】図１１は、本発明によるラインドライバが適用されたファストイーサネット（Ｒ）アプリケーションの送信器の構造を示す。
【図９】
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【図１０】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【手続補正書】
【提出日】平成15年10月9日(2003.10.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つのドライバ段（４４）を用いてデータを伝送するラインドライバであって、伝送されるべき該データの関数として差動的に駆動される２つのトランジスタ（１４、１５）を有し、これにより、伝送されるべき該データの関数として、該トランジスタの第１のペアの一方のトランジスタを介して特定の最大電流が供給され、該トランジスタの第１のペアの他方のトランジスタを介して特定の最小電流が供給され、従って、対応する伝送インパルスが、該トランジスタの第１のペアの該トランジスタ（１４、１５）の出力にて生成される、トランジスタの第１のペアを備える、ラインドライバであって、該少なくとも１つのドライバ段（４４）は、エコー補償のために、該トランジスタの第１のペアの挙動をして、該それぞれの伝送インパルスを再生するレプリカインパルスを生成する、該トランジスタの第１のペアと関連するトランジスタの第２のペアを備え、該トランジスタの第２のペアは、伝送されるべき該データの関数としての該トランジスタの第１のペアの該トランジスタ（１４、１５）と調和して差動的に駆動される２つのトランジスタ（１８、１９）を備え、これにより、伝送されるべき該データの関数として、該トランジスタの該第２のペアの該一方のトランジスタを介して特定の最小電流が供給され、該トランジスタの第２のペアの該他方のトランジスタを介して特定の最大電流が供給され、従って、エコー補償のために、対応するレプリカインパルスが、該トランジスタの第２のペアの該トランジスタ（１８、１９）の該出力にて生成される、ラインドライバ。
【請求項２】
２つの差動の制御信号を生成する制御回路（７）が提供され、該一方の制御信号が、各場合について、前記トランジスタの第１のペアおよび／または前記トランジスタの第２のペアのトランジスタに供給され、かつ、該他方の制御信号が、各場合について、該トランジスタの第１のペアおよび／または該トランジスタの該第２のペアの該他方のトランジスタに供給されることを特徴とする、請求項１に記載のラインドライバ。
【請求項３】
トランジスタの第３のペアが提供され、各場合について、該トランジスタの第３のペアのトランジスタ（１６、１７）が、該ラインドライバのデータ伝送出力と、前記トランジスタの第１のペアの対応するトランジスタ（１４、１５）との間にスイッチされ、これにより、該伝送インパルスは、該ラインドライバの該データ伝送出力にて生成されることと、トランジスタの第４のペアが提供され、各場合について、該トランジスタの第４のペアのトランジスタ（２０、２１）は、該トランジスタの第２のペアの対応するトランジスタ（１８、１９）と直列にスイッチされ、これにより、前記レプリカインパルスは、該トランジスタの第４のペアの該トランジスタ（２０、２１）上で生成されることとを特徴とする、請求項１または２に記載のラインドライバ。
【請求項４】
前記トランジスタの第３のペアの前記トランジスタ（１６、１７）および前記トランジスタの第４のペアの前記トランジスタ（２０、２１）は、共通のバイアス電圧でバイアスされることを特徴とする、請求項３に記載のラインドライバ。
【請求項５】
前記トランジスタの第３のペアの前記トランジスタ（１６、１７）は、異なるバイアス電圧でバイアスされることと、前記トランジスタの第４のペアの前記トランジスタ（２０、２１）は、異なるバイアス電圧でバイアスされることとを特徴とする、請求項３に記載のラインドライバ。
【請求項６】
前記トランジスタの第３のペアの前記トランジスタ（１６、１７）の前記バイアス電圧、および、前記トランジスタの第４のペアの前記トランジスタ（２０、２１）の前記バイアス電圧は、前記制御回路（７）から導出されることを特徴とする、請求項２および３〜５のいずれか１つに記載のラインドライバ。
【請求項７】
前記制御回路（７）は、伝送されるべき前記データの関数として、相補的にスイッチされた２つの論理素子（２９、３０）を備え、該論理素子上で前記トランジスタの第１のペアの前記トランジスタ（１４、１５）、および前記トランジスタの第２のペアの前記トランジスタ（１８、１９）の前記差動制御信号が、対応するノード（Ｘ１、Ｘ２）上で取り出されることと、該制御回路（７）の該ノード（Ｘ１、Ｘ２）上に存在する電圧を受け取り、かつ、前記トランジスタの前記第３のペアの前記トランジスタ（１６、１７）および／または前記トランジスタの第４のペアの前記トランジスタ（２０、２１）のバイアス電圧として該電圧の平均を利用可能にするように構成された回路トポロジ（３９〜４２）が提供されることとを特徴とする、請求項６に記載のラインドライバ。
【請求項８】
前記回路トポロジは、第１のラインタイプの２つのトランジスタ（４０、４１）を備え、該一方のトランジスタ（４０）の制御ポートは、前記一方のノード（Ｘ２）と接続され、かつ、他方のトランジスタ（４１）の制御ポートは、該制御回路（７）の前記他方のノード（Ｘ１）と接続され、各場合について、該２つのトランジスタ（４０、４１）のさらなるポートが、共に、第２のラインタイプのさらなるトランジスタ（４２）と接続され、ここで、該さらなるトランジスタ（４２）を介して、前記バイアス電圧は、前記トランジスタの第３のペアの前記トランジスタ（１６、１７）のために利用可能にされ、および／または、該バイアス電圧は、前記トランジスタの第４のペアの前記トランジスタ（２０、２１）のために利用可能にされることを特徴とする、請求項７に記載のラインドライバ。
【請求項９】
前記トランジスタの第１のペアの前記トランジスタ（１４、１５）、および前記トランジスタの第２のペアの前記トランジスタ（１８、１９）は、各場合について、ポートを介して互いに接続され、かつ、共通の電源（１０）によって供給されることを特徴とする、請求項１〜８のいずれか１つに記載のラインドライバ。
【請求項１０】
さらなる電源（２４）で動作される、さらなるトランジスタ（２２）は、ライン電圧／電流特性を有する回路素子（２６）と直列にスイッチされ、これにより、前記対応するバイアス電圧をかけるために、該回路素子（２６）は、前記共通の電源（１０）と接続され、該さらなるトランジスタ（２２）の制御ポートは、前記第３のトランジスタのペアの前記トランジスタ（１６、１７）の制御ポートおよび前記第４のトランジスタのペアの前記トランジスタ（２０、２１）の制御ポートと接続されることを特徴とする、請求項９および請求項３〜８のいずれか１つに記載のラインドライバ。
【請求項１１】
前記第１のトランジスタのペアの前記トランジスタ（１４、１５）は、ポートを介して互いに接続され、かつ、共通の第１の電源（１１）によって供給されることと、前記第２のトランジスタのペアの前記トランジスタ（１８、１９）は、ポートを介して互いに接続され、かつ、共通の第２の電源（１０）によって供給されることとを特徴とする、請求項１〜８のいずれか１つに記載のラインドライバ。
【請求項１２】
第１のさらなる電源（２５）で動作される第１のさらなるトランジスタ（２３）は、ライン電圧／電流特性を有する第１の回路素子（２７）と直列にスイッチされ、これにより、前記対応する供給電圧をかけるために、該第１の回路素子（２７）は、前記第１の電源（１１）と接続され、前記第１のさらなるトランジスタ（２３）の制御ポートは、前記トランジスタの第３のペアの前記トランジスタ（１６、１７）の制御ポートと接続されることと、第２のさらなる電源（２４）で動作される第２のさらなるトランジスタ（２２）は、線形電圧／電流特性を有する第２の回路素子（２６）と直列でスイッチされ、これにより、前記対応するバイアス電圧をかけるために、該第２の回路素子（２６）は、前記第２の電源（１０）と接続され、前記第２のさらなるトランジスタ（２２）の制御ポートは、前記トランジスタの第４のペアの前記トランジスタ（２０、２１）の制御ポートと接続されることとを特徴とする請求項１１および請求項３〜８のいずれか１つに記載のラインドライバ。
【請求項１３】
キャパシタ（４６）は、前記トランジスタの第１のペアの前記トランジスタ（１４、１５）、および前記トランジスタの第２のペアの前記トランジスタ（１８、１９）と並列にスイッチされることを特徴とする、請求項１〜１２のいずれか１つに記載のラインドライバ。
【請求項１４】
前記レプリカインパルスが供給され、かつ、前記ラインドライバと接続されたデータ伝送線（８、９）を介して受信されたインパルスから該レプリカインパルスを取り除くように構成されたハイブリッド集積回路（６）が提供されることを特徴とする、請求項１〜１３のいずれか１つに記載のラインドライバ。
【請求項１５】
前記ハイブリッド集積回路（６）は、前記ラインドライバ（３）と共通のチップ上に構成されることを特徴とする、請求項１４に記載のラインドライバ。
【請求項１６】
複数のドライバ段（４４）は、前記ラインドライバ（３）のデータ伝送ポートと並列に接続され、ここで、前記トランジスタの第１のペアの前記トランジスタ（１４、１５）、および／または、該ドライバ段（４４）の前記トランジスタの第２のペアの前記トランジスタ（１８、１９）の差動制御のための差動制御信号を生成するために、各ドライバ段（４４）について、別個の制御回路（７）が提供されることを特徴とする、請求項１〜１５のいずれか１つに記載のラインドライバ。
【国際調査報告】
2004537923.tif 000037
2004537923.tif 000038
2004537923.tif 000039
2004537923.tif 000040
2004537923.tif 000041
2004537923.tif 000042