(57)【要約】本発明は、マトリクスが複数の行ｉ及び列ｊをもつ画素Ｐijのマトリクスをもつディスプレイパネル３を駆動する回路に関し、該回路は、ａ）少なくとも幾つかの画素Ｐijにより表示されるべきフレームにおける複数の行ｉについて、画素Ｐijの光出力を決定する画素値ｓijを含む入力信号Ｖ1を受信する入力、ｂ）受信された画素値ｓijを記憶するメモリ９、ｃ）複数の行ｉのそれぞれにおいて画素値ｓijを分析し、行時間ｔrow2（ｉ）の実質的な期間について複数の行ｉのサブセットをアドレス指定する行タイミング信号Ｈsync2を生成する処理回路、ｄ）アドレス指定されている行ｉのサブセットにおいて画素Ｐijに出力画素値を含む出力信号を供給するビデオ出力を有している。この処理回路は、該行時間ｒrow2（ｉ）の間にアドレス指定される行（ｉ）のサブセットについて画素値ｓijからの少なくとも１つの画素値ｓijに依存してそれぞれの行時間ｔrow2（ｉ）を決定するために配置される。
2006505815.tif 000002
【特許請求の範囲】
【請求項１】
画素のマトリクスを有するディスプレイパネルを駆動する回路であって、該マトリクスは、複数の行及び列を含み、
少なくとも幾つかの画素により表示されるべきフレームにおける複数の行について、画素の光出力を決定する画素値を含む入力信号を受信するための入力と、
受信さされた画素値を記憶するメモリと、
複数の行のそれぞれにおける画素値を分析し、行をアドレス指定する時間周期である行時間の実質的な期間について複数の行のサブセットをアドレス指定する行タイミング信号を生成する処理回路と、
アドレス指定されている行のサブセットにおいて画素に出力画素値を含む出力信号を供給するビデオ出力とを有し、
該処理回路は、該行時間の間にアドレス指定される行のサブセットについて画素値からの少なくとも１つの画素値に依存してそれぞれの行時間を決定するために配置される、
ことを特徴とする回路。
【請求項２】
該回路は、フレームにおける複数の行をアドレス指定する時間周期であるフレーム時間内で、フレームにおける全ての行のサブセットがアドレス指定され、該フレーム時間が多数の連続するフレームにわたり実質的に一定であるように、行時間を決定するために配置される、
請求項１記載の回路。
【請求項３】
該回路は、該行時間の間にアドレス指定される行のサブセットの画素値からの最大値に依存して、それぞれの行時間の値を決定するために配置される、
請求項１記載の回路。
【請求項４】
該回路は、該ビデオ出力を介してパルス幅変調信号の形式で出力画素値を供給するために配置される、
請求項３記載の回路。
【請求項５】
該処理回路は、クロック周期をもつクロック信号を発生するサブ回路を含み、該パルス幅変調信号におけるそれぞれのパルス幅は、多数のクロック周期であり、該回路は、最大の画素値の合計でフレーム時間を割ることでそれぞれのフレームについてクロック周期を決定するために配置される、
請求項４記載の回路。
【請求項６】
該回路は、クロック周期をもつクロック信号を発生するサブ回路を含み、該パルス幅変調信号におけるそれぞれのパルス幅は、多数のクロック周期、及び可能性のあるクロック周期からなるルックアップテーブルであり、該回路は、最大の画素値の合計を決定し、計算された合計に基づいてルックアップテーブルからクロック周期を選択するために配置される、
請求項４記載の回路。
【請求項７】
該回路は、クロック周期をもつクロック信号を発生するサブ回路を含み、該パルス幅変調信号におけるそれぞれのパルス幅は、多数のクロック周期であり、該回路は、フレームのクロック周期を多数の連続するフレームについて決定されたクロック周期を平均することで決定された値に設定するために配置される、
請求項４記載の回路。
【請求項８】
該ビデオ出力を介して画素に供給されるべき信号の振幅に対応する出力信号を発生するために配置される、
請求項１記載の回路。
【請求項９】
画素のマトリクスをもつディスプレイパネルを有する表示装置であって、該マトリクスは、複数の行及び少なくとも１つの列を含み、請求項１記載の該回路が存在する、
ことを特徴とする表示装置。
【請求項１０】
画素のマトリクスをもつディスプレイパネルを駆動する方法であって、該マトリクスは、複数の行及び列を有し、
少なくとも幾つかの画素により表示されるべきフレームにおける複数の行について、画素の光出力を決定する画素値を含む入力信号を受信するステップと、
受信された画素値をメモリに記憶するステップと、
該複数の行のそれぞれにおける画素値を分析するステップと、
行をアドレス指定する時間周期である行時間の実質的な期間に該複数の行のサブセットをアドレス指定する行タイミング信号を発生するステップと、
アドレス指定されている行のサブセットにおける画素に出力画素値を含む出力信号を供給するステップと、
該複数の行のそれぞれにおける画素値を分析する間、それぞれの行時間は、該行時間の間にアドレス指定されている行のサブセットの画素値からの少なくとも１つの画素値に依存して決定される、
ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の行及び列を有する、画素からなるマトリクスを有するディスプレイパネルを駆動するための回路に関する。
さらに、本発明は、複数の行及び列を有する、画素からなるマトリクスを有するディスプレイパネルを有する表示装置に関し、該表示装置はかかる回路を更に有している。
また、本発明は、複数の行及び列を有する、画素からなるマトリクスを有するディスプレイパネルを駆動するための方法に関する。
【背景技術】
【０００２】
かかる回路、方法及びディスプレイパネルの実施の形態は、US  6  121  941号により知られている。公知のマトリクス型ディスプレイは、画像情報に対応するアクティブ部分と、非アクティブ部分を含むビデオ信号を表示する。画素の駆動、トリガ及び制御は、ライン毎に実行される。マトリクス型ディスプレイを制御する信号処理回路をトリガするクロック周波数は、送信機又は記憶手段から送信されたビデオ信号が画像情報を含まない時間期間まで、信号処理アルゴリズムを実行するための時間期間を延長することで低減される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
公知の回路装置及び方法では、所定の行における画素の光出力は、たとえば、より大きな電圧を供給することいった、より多くのドライブをその行における画素の発光素子に提供することで増加することができ、これにより、たとえば発光ダイオードディスプレイにおける画素の寿命を短くする場合がある。短くされた寿命を防止するために光出力が制限されることは問題である。
【０００４】
本発明の目的は、画像を表示するとき画素からの増加された光出力を発生することができる、開始節で記載された種類の回路を提供することにある。
【課題を解決するための手段】
【０００５】
第一の目的は、画素からなるマトリクスを含むディスプレイパネルを駆動するための回路を提供することで達成され、このマトリクスは、複数の行及び列を有している。回路は、以下を有している。少なくとも幾つかの画素により表示されるべきフレームにおける複数の行の画素値を含む入力信号を受信するための入力。それぞれの画素値は、画素の光出力を決定する。受信された画素値を記憶するためのメモリ。複数の行のそれぞれで画素値を分析し、行をアドレス指定する時間期間である行時間の実質的な期間に複数の行のサブセットをアドレス指定する行のタイミング信号を発生する処理回路。アドレス指定される行のサブセットにおける画素に出力画素値を含む出力信号を供給するビデオ出力。処理回路は、その行時間の間にアドレス指定される行のサブセットの画素値の中から少なくとも１つの画素値に依存して、それぞれの行時間を決定するために配列される。
【０００６】
それぞれのサブセットは、同時にアドレス指定され、画素が同時に駆動される単一の行又は複数の行を有する場合がある。一般に、用語「フレーム」は、画像の系列のうちの１つの画像を示すために使用される。インタレースディスプレイパネルでは、本発明は、たとえば奇数フィールド又は偶数フィールドに適用することができる。１つの画像は、奇数フィールド及び偶数フィールドを連続的に表示することで表示される。より一般的に、用語「フレーム」は、１つの完全な画像を示すために使用され、用語「フィールド」は、フレームの一部を言及する。
【０００７】
それぞれのサブセットにおける１又は複数の行の行時間をそのサブセットの画素値に依存させることで、回路は、高い画素値が表示されなければならないサブセットのために、より長い行時間を使用するのを可能にする。これにより、そのサブセットにおける画素の光出力における増加を引き起こす。これは、発光する間の時間につれて知覚される光出力が増加するためである。
【０００８】
なお、US  6  057  809号は、陰極線管（ＣＲＴ）フォーマットからフラットパネル、液晶ディスプレイ（ＬＣＤ）フォーマットへの画素値のストリームを変換する回路を開示している。ＬＣＤ画素の４つのフレームは、それぞれＣＲＴフレームについて発生される。フレームレートサイクリング（ＦＲＣ）は、１つのＣＲＴフレームから発生されたＦＲＣサイクルにおける複数のフレームにわたり画素をオン及びオフにすることで、これら複数のフレーム内のグレイスケールを発生するために使用される。変調されたラインパルス発生器は、ラインパルス信号によりフラットパネルディスプレイに結合される。フラットパネルディスプレイに送出された画素の水平ラインの終わりでラインパルスを発生する。ラインパルスは、異なる水平ラインについて変化する調整された時間期間を有している。変調パターンは、４つの値を含んでいるレジスタに記憶される。マルチプレクサは、サイクルにわたり４つの値のうちの異なる１つを選択する。いずれかの行は、繰り返される調整パターンのため、４つのＬＣＤフレームの各サイクルについて同じ全体の「オン」時間を有している。
【０００９】
この公知の回路では、ある行の行時間は、その行における少なくとも１つの画素値に依存しないが、レジスタに記憶された値に依存する。さらに、それぞれの列に供給されるサブシグナルは、その列における画素をオン又はオフにする意味で画素の強度を決定する。ＬＣＤフレームの各サイクルの最大の全体の「オン」時間が固定されたとき、ＣＲＴフレームにおける画素を表示するための最大の強度がこのように固定され、駆動信号は、値１又は０、すなわちオン又はオフを有することができる。この公知の回路は、光が作られているときに情報がなおディスプレイに存在するように、固有なメモリ作用が画素に存在するという事実による。発光ダイオードディスプレイ及びフィールドエミッションディスプレイのような他のタイプのディスプレイは、かかる固有なメモリ作用を有さない。
【００１０】
本発明の実施の形態では、処理回路は、フレームにおける行の全てのサブセットが、フレームにおける複数の行をアドレス指定する時間期間であるフレーム時間内でアドレス指定されるように、フレーム時間が多数の連続するフレームにわたり実質的に一定のままであるように、行時間を決定するために配置される。
【００１１】
したがって、フレームレートを変えることなしに光出力が増加される。これにより、回路が簡略化され、一度に一つのフレームが分析されるのを必要とし、結果的に分析の間に記憶される。
【００１２】
好ましくは、回路は、その行時間の間にアドレス指定されている行のサブセットの画素値の中から最大値に依存して、それぞれの行時間の値を決定するために配置される。
このように、光出力における最も可能性の高い増加が達成される。同時にアドレス指定された行のそれぞれの行又はサブセットにおいて、最大の画素値をもつ画素はその行について全体の行時間の間にオンであるように、フレームを表示するために利用可能な時間は、それぞれの行における最大の画素値に従って行にわたり分割することができる。
【００１３】
好適な実施の形態では、ビデオ出力を介して、パルス幅変調信号の形式で出力画素値を供給するための回路が配置される。処理回路は、クロック周期を有するクロック信号を発生するサブ回路を有する場合があり、パルス幅変調信号におけるそれぞれのパルス幅は、多数のクロック周期であり、最大の画素値の合計でフレーム時間を割ることでそれぞれのフレームのクロック周期を決定するための回路が配置される。
【００１４】
したがって、サブシグナルのそれぞれについて、入力信号の画素値を出力画素値に変換することが回避される。それぞれの行を連続的にアドレス指定するため、それぞれの行時間に関する情報を搬送するサブシグナルを発生すること、関連するフレームについて決定されるクロック周期を有するクロック信号を発生することが十分である。それぞれの画素がオンであるクロック周期の数は、出力信号に関して入力信号と同じである。クロック周期自身は、画素値がオリジナルで決定されたクロック周期とは異なる。ある行がアドレス指定されるクロック周期の数も異なり、アドレス指定される行に従って変動する。
【００１５】
本発明の第二の目的は、画素の増加された光出力をもつ画像を表示することができる、開始節で記載された種類の表示装置を提供することにある。
第二の目的は、表示装置が画素からなるマトリクスを有するディスプレイパネルを有する点で実現され、このマトリクスは、複数の行及び列を有しており、本発明に係る回路が存在する。
【００１６】
表示装置は、より高い光出力を有するという利点を有している。更に、これは、画素がオンである時間を増加することで達成される場合があり、駆動電圧又は駆動電流を増加することで達成されない場合がある。殆どのタイプのディスプレイパネルについて、これは、ディスプレイパネルの寿命を増加させる。
【００１７】
本発明の第三の目的は、画像を表示したとき画素から増加された光出力を発生することが可能である、開始節で記載された種類の方法を提供することにある。
第三の目的は、複数の行及び列を含む、画素からなるマトリクスを有するディスプレイパネルを駆動する方法が以下を有することで実現される。少なくとも幾つかの画素により表示されるべきフレームにおける複数の行について画素値を含む入力信号を受信するステップ。それぞれの画素値は、画素の光出力を決定する。メモリに受信された画素値を記憶するステップ。複数の行のそれぞれにおいて画素値を分析するステップ。行をアドレス指定するための時間期間である行時間の実質的な期間について、複数の行からなるサブセットをアドレス指定する行タイミング信号を発生するステップ。出力画素値を有する出力信号をアドレス指定される行のサブセットにおける画素に供給するステップ。複数の行のそれぞれで画素値を分析する間、その行時間の間にアドレス指定されている行のサブセットについて画素値の中から少なくとも１つの画素値に依存して、それぞれの行時間が決定される。
【００１８】
本発明に係る方法は、フレームにおける光出力を増加することができるという有利な点を有している。高い画素値が入力信号で受信される行は、別の行よりも長い時間についてアドレス指定される。同時にアドレス指定されていない他の行における画素により放出された光出力に関して、注視により知覚される行における対応する画素により放出された光出力を増加することが可能である。
本発明は、独立の請求項により定義される。独立の請求項は、好適な実施の形態を定義している。
【発明を実施するための最良の形態】
【００１９】
本発明は、ライン毎に駆動されるパネルを組み込んだディスプレイパネルの駆動での使用のための回路を提供する。かかるディスプレイでは、行とも呼ばれるラインにおける、いわゆるピクセルと呼ばれる画素は、同時に全て駆動され、それぞれの行は、順次に駆動される。したがって、複数のサブシグナルは、ディスプレイパネルにおける列の数、すなわちある行における画素数に等しく、パネルに同時に印加される。選択信号は、画素からなる行がサブシグナルにより駆動される順序を決定する。かかるやり方で駆動することができるディスプレイパネルの例は、ポリ発光ダイオード（polyLED）ディスプレイ、エレクトロルミネッセントディスプレイ、蛍光表示管、及び電界放出ディスプレイを含んでいる。さらに、この回路は、アドレス指定の間に画素が発光する直視型又は投射型ディスプレイ用の他のディスプレイパネルで適用される場合がある。
【００２０】
図１は、表示装置２に接続される、本発明に係る駆動回路１が示されている概念図である。本発明の多くの実施の形態では、駆動回路１は、実際に表示装置２の一部であるが、本実施例は、このことに限定されないことを示すことが意図される。たとえば、駆動回路１は、外部の表示装置２を駆動する、グラフィックスカードの一部とすることができる。表示装置２は、ディスプレイパネル３を組み込んでいる。ディスプレイパネル３は、発光する画素の行及び列をもつマトリクス型ディスプレイパネルである。画素Ｐijは、一列及び１行からなるメンバである。ここで、ｉは行数を示し、ｊは列数を示している。この記載では、ｎ行及びｍ列が存在することが仮定されている。なお、行及び列の識別は、使用中のとき、ディスプレイパネル３の配置に対する関係を生じない。行は、たとえば、使用において水平又は垂直とすることができる。
【００２１】
ディスプレイパネル３での画像は、行毎に構成される。表示装置２は、列と同じ数の出力ステージ５、すなわちｎをもつデータドライバ４を有している。この例におけるデータドライバ４は、それぞれの列について１つであるｎのサブシグナルを含む、コンポジット出力ビデオ信号Ｖ2を受信する。シリアルパラレルコンバータ６は、それぞれについて１つであるｎ個のサブシグナルを検索するコンポジット出力ビデオシグナルＶ2を分解し、これにより出力ステージ５に対して利用可能にする。コンポジット出力ビデオ信号Ｖ2が個別のデータラインを通して並列に表示装置２に供給されるｎ個のサブシグナルを実際に有する実施の形態も可能である。そのとき、シリアル−パラレルコンバータ６は、必ずしも必要ではない。セレクトドライバ７は、タイミング制御回路８の制御下で、どの行がデータドライバ４によりアドレス指定されるべきかを決定する。タイミング制御回路８は、３つのタイミング信号、すなわち垂直同期信号Ｖsync、出力水平同期信号Ｈsync、及びドライバ回路１からの出力画素クロック信号pix_clk2を受信する。これらの信号は、どの行を何時選択すべきかを決定するため、タイミング制御回路８をイネーブルにする。
【００２２】
この実施の形態では、１つのフレームのデータは、ｍ×ｎ画素の値を有している。簡単さのため、この記載は、表示装置２及びコンポジット出力ビデオ信号Ｖ2がプログレッシブスキャニングに適合されるのを仮定している。これは、フレームが行毎に順次構築されるのを意図している。しかし、インタレースが使用される実施の形態は、本発明の範囲に含まれる。かかる実施の形態では、たとえば、奇数番号の行が始めにアドレス指定され、偶数番号の行が順次アドレス指定される。
【００２３】
この記載は、唯一のデータドライバ４及びセレクトドライバ７が存在し、結果的に、コンポジット出力ビデオ信号Ｖ2がｍ×ｎ画素Ｐijからなる１つの全体のフレームの画素値を含んでいる。ディスプレイは、たとえば、赤、緑及び青色のサブピクセルを含むカラーディスプレイである場合がある。これら赤、緑及び青色のサブピクセルは、行方向でそれぞれのパターンに互いに隣接して位置される場合があり、ある行におけるカラーサブピクセルのそれぞれは、データドライバ４の出力ステージ５に接続される。本発明は、モノクロディスプレイと同様に、カラーサブピクセルを有するかかる行をもつディスプレイについても同様に機能する。それゆえ、理解を簡単にするため、モノクロディスプレイに基づく実施の形態が記載される。フレームの一部を形成する画素Ｐijについて画素値をそれぞれ有する幾つかのビデオ信号が存在する本発明の他の実施の形態も可能である。同時に動作する多数のセレクトドライバ及びデータドライバが存在する。
【００２４】
なお、通常２つである行のサブセットを同時に走査することができ（マルチスキャン）、サブセットにおける全ての行が同時にアドレス指定される関連される実施の形態が考えられる。この実施の形態の例として、デュアルスキャンディスプレイパネルを考える。かかるパネルは、２分の１の行を含む部分と他の２分の１を含む部分に分割される。コンポジット出力ビデオ信号Ｖ2からなる２つのサブシグナルは、２つの対応する列の部分に同時に印加され、１つはパネルの第一の部分における列ｊに対応し、１つはパネルの他の部分における列ｊに対応する。行のペアは、１つがそれぞれ２分の１にあり、同時にアドレス指定される。出力水平同期信号Ｈsync2は、両方の行の行時間を決定し、すなわち両方の行を同期してアドレス指定することができる。この記述は、本発明のマルチスキャンの変形例をより詳細に記述するものではない。１つの行が一度にアドレス指定される実施の形態について以下に記載されるように、本発明のコンセプトは、マルチスキャン型ディスプレイパネルの駆動にも容易に適用することができる。
【００２５】
出力水平同期信号Ｈsync2は、どの位の間それぞれの行がアドレス指定されるかを決定する。出力水平同期信号は、パルスの系列から構成され、それぞれのパルスは、セレクトドライバ７が次の行を選択するのを指示されるべきであるタイミング制御回路８に指示する。ディスプレイドライバには、残りを水平帰線消去期間とする、出力水平同期信号Ｈsync2におけるパルス間のインターバルのほんの一部についてそれぞれの行をアドレス指定するものがあることが観察される。２つの連続するパルス間の時間は、出力行時間ｔrow2と呼ばれる。垂直同期信号Ｖsyncもまた、多数のパルスを有している。ここで、２つの連続するパルス間の時間は、フレーム時間ｔfと呼ばれる。本発明の好適な実施の形態では、あるフレームにおける全ての行の行時間の合計はフレーム時間ｔfに等しい。しかし、この合計がより小さい実施の形態も可能である。この違いは、垂直帰線消去期間を構成する。垂直同期信号Ｖsyncにおけるそれぞれのパルスは、新たなフレームを構成し始めるため、ディスプレイパネル３における第一の行を選択することをセレクトドライバ７が指示されるべきであるのをタイミング制御回路８に指示する。
【００２６】
コンポジット出力ビデオ信号Ｖ2におけるサブシグナルは、０とたとえば２５６である最大値との間の離散的な画素値を有している。値は、画素が駆動、すなわち発光する間の出力画素クロック信号pix_clk2におけるクロックパルスの数を示している。したがって、出力ステージ５によりディスプレイパネル３に供給される信号は、パルスの幅を決定するコンポジット出力ビデオ信号Ｖ2のサブシグナルの値でパルス幅変調される。たとえば、ポリＬＥＤディスプレイパネルといった、電流駆動ディスプレイパネル３では、出力ステージ５は、電圧駆動型ディスプレイパネル３において、パルス幅変調された電流を供給し、出力ステージ５は、パルス幅変調された電圧を供給する。本発明は、いずれかの状況で使用することができる。
【００２７】
出力ステージ５によりディスプレイパネル３に供給される信号も振幅変調される、本発明の実施の形態も可能である。このケースでは、コンポジット出力ビデオ信号Ｖ2は、それぞれの画素が駆動されるべきレベルを決定するサブシグナルをも有することができるか、又は多数のサブシグナルがそれぞれの列についてこのレベルを個別に決定する。
【００２８】
図１では、ドライバ回路１は、コンポジット入力ビデオ信号Ｖ1、入力水平同期信号Ｈsync1、垂直同期信号Ｖsync及び入力画素クロック信号pix_clk1を入力信号として受ける。コンポジット入力ビデオ信号Ｖ1は、画素値、すなわち個々の画素の強度値を有する。それぞれが特定の列の画素値を決定する多数のサブシグナルを有する。コンポジット入力ビデオ信号Ｖ1は、サブシグナルからなるマルチプレックスとするか、個別のデータラインの複数の個別の信号の形式で供給することができる。コンポジット出力ビデオ信号Ｖ2、出力水平同期信号Ｈsync2、及び出力画素クロック信号pix_clk2について先に記載されていることは、コンポジット入力ビデオ信号Ｖ1、入力水平同期信号Ｈsync1及び入力画素クロック信号pix_clk1にも同様に当てはまる。この記載は、駆動回路１が一度に１フレームだけコンポジット入力ビデオ信号Ｖ1に含まれるデータを有することが想定されている。
【００２９】
コンポジット入力ビデオ信号Ｖ1のケースに関して、コンポジット出力ビデオ信号Ｖ2におけるサブシグナルは、０とたとえば２５６である最大値との間の離散値を有する。しかし、出力水平同期信号Ｈsync2とは対照的に、入力行時間ｔrow1と呼ばれる、入力水平同期信号Ｈsync1により決定される行時間は一定であって、たとえば、２５６クロックパルスに等しい。したがって、ドライバ回路１への入力信号が表示装置２に直接的に供給される場合、出力ステージ５が画素を駆動することができる最大の時間が固定される。しかし、本発明に係るドライバ回路１は、最大の行時間が増加されるのを可能にし、入力水平同期信号Ｈsync1により決定される行時間よりも長い時間について所定の画素が駆動されるのを可能にする。
【００３０】
このため、駆動回路１は、フレームバッファ９及び処理回路１０を有している。コンポジット入力ビデオ信号Ｖ1に含まれるビデオデータの到来するフレームは、フレームバッファ９に記憶され、処理回路１０により分析される。次いで、回路１０は、新たな行時間及び新たな画素クロック周期を計算し、これは、出力水平同期信号Ｈsync2及び出力画素クロック信号pix_clk2を生成するために使用される。
【００３１】
ビデオデータのフレームが画素値ｓijを有し、それぞれが画素のマトリクスにおける画素Ｐijについて放出された光の強度を決定する。ｍ×ｎ画素値ｓijを有するマトリクスは、フレームバッファ９に記憶される。回路１０は、それぞれの行における最大の画素値を決定し、これにより、それぞれのエレメントｈiが以下のように定義されるベクトルｈを決定する。
【００３２】
【数１】
2006505815.tif 000003
続いて、回路１０は、最大の画素値の合計Ｓを決定する。
【００３３】
【数２】
2006505815.tif 000004
垂直帰線消去期間が残されていないことを想定しており、出力画素クロック信号pix_clk2のクロック周期t_clk2は、以下のように計算される。
【００３４】
【数３】
2006505815.tif 000005
行時間ｔrow2（ｉ）は、以下のようにそれぞれの行ｉについて計算される。
【００３５】
【数４】
2006505815.tif 000006
式（４）から、全体のフレーム時間は、行における最大の画素値に比例して行を通して分割される。
【００３６】
表示装置２がマルチスキャンタイプのものである場合、ベクトルｈは、同時にアドレス指定される行のサブセットにおける全ての画素値の最大の画素値を含んでいることが観察される。代替的に、マルチスキャンのそれぞれの部分について、行時間は、それぞれのラインについて決定される場合がある。そのケースでは、それぞれの部分について、出力水平同期信号Ｈsync2のセットが要求される。それぞれの部分について、あるフレーム内のそれぞれの画素の光出力の割合が入力コンポジットビデオ信号Ｖ1における割合と一直線なままとなるのを保証するため、フレームについて同じ出力画素クロック信号pix_clk2を使用することは有利である。
【００３７】
同じ理由のため、たとえば、インタレース方式でディスプレイが駆動される場合、全体のフレームについてクロック周期t_clk2を計算し、そのフレーム内のフィールドのそれぞれについてそのクロック周期t_clk2を使用することが好ましい。
【００３８】
したがって、最も高い最大画素値をもつ行は、最も長い行時間を得る。勿論、多数の連続するフレームを分析し、それぞれのフレームの行時間にわたりこれらのフレームの全体のフレーム時間を分割することも可能である。しかし、これは、可変のフレームレートを生じることになり、このフレームレートは、視聴者にとって知覚することができる。さらに、これは、幾つかのフレームバッファ９を必要とする。
【００３９】
行における最大の画素値をもつ画素は、その行の完全な行時間の間にも駆動される。このように、「浪費される」時間がない。出力画素クロック信号pix_clk2を供給することで、入力画素クロック信号pix_clk1とは異なるクロック周期により、フレームバッファにおける画素値が再び計算される必要がない。これらは、ある画素が駆動されるべきクロックパルスの数を示しているが、クロックパルスの期間が増加されているので、画素が駆動される基本的効果が長くなる。
【００４０】
これまで記載されたように、本発明は、フレーム表示の瞬間で、アドレス指定されている行のサブセットにおける少なくとも１つの画素が発光するように、フレーム時間ｔfをフルに利用する。しかし、本発明の実施の形態は、フレーム時間のうちの幾つかが犠牲にされ、事実上、仮想的な帰線消去期間をつくる。
【００４１】
たとえば、浮動小数点を扱わなければならないことを回避するために、たとえば、ロジック回路１０を簡略化するため、可能性のあるクロック周期のルックアップテーブルの使用が行われる。このケースでは、ロジック１０は、式（３）にかかる値に最も近くなるテーブルにおける値を選択する。
【００４２】
別の実施の形態は、フレーム間で急速に変化するクロック周波数を回避するという利点を有している。この実施の形態では、出力画素クロック信号pix_clk2の新たなクロック周期を、多数の連続するフレームを通して計算されたクロック周期t_clk2の値の移動平均に設定するため、ドライバ回路１が配置される。このことは、ドライバ回路１が式（３）を使用して、フレームバッファ９におけるフレームのクロック周期を決定することを意味する。次いで、出力画素クロック信号pix_clk2の新たなクロック周期は、このクロック周期の平均、及び式（３）に従って前のフレームについて計算された多数のクロック周期に設定される。かかる平滑化フィルタを使用するとき、１フレームの行時間の合計は、フレーム時間ｔfを超える。このことは、望まれる場合、フレーム時間から垂直帰線消去期間を引き、式（３）におけるフレーム時間ｔfについての結果を置き換えることで回避することができる。
【００４３】
本発明の利点は、出力ステージ５から画素Ｐijに供給される信号の振幅を上昇することなしに、光出力における増加を可能にすることである。パルス幅変調信号のパルス幅を増加することで、光出力が増加する。パルス幅変調信号は、クロック周期t_clk2の予め決定された整数倍に等しいパルス幅をもつパルスで値が決定された信号であることを思い出されたい。別の実施の形態では、ドライバ回路１は、画素に供給されるべき信号の振幅の値を決定する１以上のサブシグナルを発生するために配置される。１以上のサブシグナルは、信号の振幅、すなわちパルスの高さを決定し、これによりパルス幅は、それぞれの画素について一定に保持される。代替的に、パルス幅変調とパルス高さ変調との組み合わせが適用される場合がある。このケースでは、最大の振幅を低くするため、許容可能なパルス幅における増加を使用することができ、これによりディスプレイパネル３の寿命を長くしつつ、同じ光出力を保持することができる。この特性は、適応アルゴリズムに従って、全体のフレームの全体の明るさを設定するために更に使用することができる。好ましくは、コンポジット入力ビデオ信号Ｖ1は、ドライバ回路１に供給される前に、かかる適応アルゴリズムに従って処理される。適応アルゴリズムは、本発明のドライバ回路１により可能にされた相対強度の調節を考慮することができる。
【００４４】
簡略化された例は、本発明を更に説明するために使用される。表１は、３つの行ｉ＝１，２，３及び４つの列ｊ＝１，２，３，４をもつ（仮想の）フレームについて画素値を示している。全ての値は、０から２５６までのスケールにある。図２Ａは、駆動回路１の入力信号である、入力画素クロック信号pix_clk1、入力水平同期信号Ｈsync1、及びコンポジット入力ビデオ信号Ｖ1に含まれる（１つが４列のそれぞれ用である）４つのサブシグナルの値を示している。フレーム時間ｔfが１５ｍｓであり、入力行時間ｔrow1が５ｍｓであることを想定している。入力行時間ｔrow1は、入力画素クロック信号pix_clk1の２５６周期に等しい。このように、クロック周期は、０．０２ｍｓである。なお、入力行時間ｔrow1の値は、この例における行数が例を簡略化するために非常に減少されている事実のため、現実的な表示装置におけるよりも非常に大きい。
【００４５】
【表１】
2006505815.tif 000007
表１における値は、フレームバッファ９に記憶される。式（１）を使用して、ロジック回路１０は、それぞれの行における最大の画素値、すなわちｈ＝［２０５，２３０，２５６］を決定する。次いで、全体の最大画素値、すなわちＳ＝２０５＋２３０＋２５６＝６９１が決定される。出力クロック周期の時間は、１５ｍｓ／６９１＝０．０２２ｍｓとして決定される。出力行時間ｔrow2の値は、式（４）を使用して４．４５ｍｓ及び５．５６ｍｓにそれぞれ等しく計算される。
【００４６】
図２Ｂは、第一の行を駆動するため、列ｊ＝１，２，３，４に存在する、駆動回路１の出力信号である、周期０．０２２ｍｓ及び出力行時間ｔrow2を有する出力画素クロックpix_clk2を更に示している。なお、出力行時間ｔrow2は、少数のクロック周期である。第二列ｊ＝２を介して駆動される第一行における第二の画素Ｐ12は、その行の行時間ｔrow2（１）の完全な期間について駆動される。
【００４７】
本発明は、先に記載された実施の形態に限定されず、特許請求の範囲内で変動する。たとえば、ドライバ回路１は、ＰＡＬ，ＮＴＳＣ又はＳＥＣＡＭフォーマットでのテレビジョン信号を受信する集積化されたより大きな回路部分とすることができる。かかる実施の形態では、入力水平同期信号Ｈsync1、垂直同期信号Ｖsync及び入力ビデオ信号Ｖ1は、先に記載されたやり方で処理される前にテレビジョンから始めに抽出される。
【００４８】
なお、先に記載された実施の形態は、本発明を限定するよりはむしろ例示するものであって、当業者であれば、特許請求の範囲から逸脱することなしに、多くの代替的な実施の形態を設計することができる。請求項では、括弧間に配置された参照符号は、請求項限定するものとして解釈されるべきではない。単語「有する“comprising”」は、請求項で列挙された構成要素又はステップ以外の構成要素又はステップの存在を排除するものではない。構成要素に先行する単語“ａ”又は“ａｎ”は、複数のかかる構成要素の存在を排除するものではない。本発明は、幾つかの個別の構成要素を有するハードウェアにより、適切にプログラムされたコンピュータにより実現することができる、幾つかの手段を列挙している装置の請求項では、幾つかのこれらの手段は、同一のアイテムのハードウェアにより実施することができる。所定の手段が相互に異なる従属の請求項で引用される事実は、これら手段の組み合わせが使用されることを示している。
【図面の簡単な説明】
【００４９】
【図１】本発明のこれらの態様及び他の態様は、添付図面を参照して明らかにされる。
【図２Ａ】本発明に係る回路の実施の形態に供給される入力信号を示す図である。
【図２Ｂ】本発明に係る回路の実施の形態により発生される出力信号を示す図である。
【図１】
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【国際調査報告】
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