(57)【要約】単独トランジスタＤＲＡＭセル（１０）が、互いから電気的に隔離された本体にＤＲＡＭセルが形成されるようにＳＯＩ基板（１２，１４）に形成される。各々のセル（１０）はソースおよびドレイン接続として機能するドープ領域（３６，４２）を有する。ドレイン接続（４２）および本体（１６）の間には、本体（１６）と同じ導電型を有するが本体（１６）より高濃度の領域（４０）が存在し、プログラミングの間に衝突電離を促進することによって電子／正孔形成を促進する。ソース接続（３６）および本体（１６）に隣接して、ソース接続（３６）と同じ導電型を有するがソース接続（３６）より低濃度の領域（３８）が存在し、消去の間にダイオード電流を促進する。
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【特許請求の範囲】
【請求項１】
第１のドレイン／ソース領域と、第２のドレイン／ソース領域と、前記第１のドレイン／ソース領域および前記第２のドレイン／ソース領域の間の本体領域と、前記本体領域の上方のゲートとを有するトランジスタを有し、
前記本体領域に隣接する前記第１のドレイン／ソース領域の一部分のドーピング濃度は、前記本体領域に隣接する前記第２のドレイン／ソース領域の一部分のドーピング濃度と異なる、
ワン・トランジスタ・ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・セル。
【請求項２】
第１のドレイン／ソース領域と、第２のドレイン／ソース領域と、前記第１のドレイン／ソース領域および前記第２のドレイン／ソース領域の間の本体領域と、前記本体領域の上方のゲートとを有するトランジスタを有し、
前記第１のドレイン／ソース領域に直に隣接する前記本体領域の一区域のドーピング濃度は、前記第２のドレイン／ソース領域に直に隣接する前記本体領域の一区域と異なるドーピング濃度を有する、
ワン・トランジスタ・ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・セル。
【請求項３】
第１のドレイン／ソース領域と、第２のドレイン／ソース領域と、前記第１のドレイン／ソース領域および前記第２のドレイン／ソース領域の間の本体領域と、前記本体領域の上方のゲートとを有するトランジスタを有し、
前記第１のドレイン／ソース領域に直に隣接する前記本体領域の第１の区域のドーピング濃度は、前記第２のドレイン／ソース領域に直に隣接する前記本体領域の第２の区域と異なるドーピング濃度を有し、
前記本体領域に隣接する前記第１のドレイン／ソース領域の一部分のドーピング濃度は、前記本体領域に隣接する前記第２のドレイン／ソース領域の一部分のドーピング濃度と異なる、
ワン・トランジスタ・ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・セル。
【請求項４】
ワン・トランジスタ・ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・セルの製造方法であって、
基板上に形成された絶縁体と前記絶縁体上に形成された半導体層とを有するシリコン・オン・インシュレータ（ＳＯＩ）半導体デバイスを設けるステップと、
前記半導体層に前記メモリ・セルの本体領域を形成するステップと、
前記本体領域の上方にゲートを形成するステップと、
前記本体領域に隣接する前記半導体層にて前記本体領域に対向する側に第１のドレイン／ソース領域および第２のドレイン／ソース領域を形成するステップと、
前記第１のドレイン／ソース領域に隣接する前記本体領域にハロー領域を形成するステップと、
前記ゲートの下に重なる前記第１のドレイン／ソース領域に高濃度ドープされた延長部を形成するステップと、
前記ゲートの下に重なる前記第２のドレイン／ソース領域に低濃度ドープされた延長部を形成するステップとから成る、製造方法。
【請求項５】
ワン・トランジスタ・ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・セルの製造方法であって、
基板上に形成された絶縁体と前記絶縁体上に形成された半導体層とを有するシリコン・
オン・インシュレータ（ＳＯＩ）半導体デバイスを設けるステップと、
前記半導体層に前記メモリ・セルの本体領域を形成するステップと、
前記本体領域の上方にゲートを形成するステップと、
前記本体領域に隣接する前記半導体層にて前記本体領域に対向する側に第１のドレイン／ソース領域および第２のドレイン／ソース領域を形成するステップと、
前記第１のドレイン／ソース領域に隣接しかつ前記ゲートに隣接する前記本体領域に第１のハロー領域を形成するステップと、
前記第２のドレイン／ソース領域に隣接しかつ前記絶縁体に隣接する前記本体領域に第２のハロー領域を形成するステップとから成る、製造方法。
【請求項６】
ワン・トランジスタ・ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・セルの製造方法であって、
基板上に形成された絶縁体と前記絶縁体上に形成された半導体層とを有するシリコン・オン・インシュレータ（ＳＯＩ）半導体デバイスを設けるステップであって、前記半導体層が表面を有する、設けるステップと、
前記半導体層に前記メモリ・セルの本体領域を形成するステップと、
前記本体領域の上方にて前記半導体層の前記表面の上にゲートを形成するステップと、
前記本体領域に隣接する前記半導体層にて前記本体領域に対向する側に第１のドレイン／ソース領域および第２のドレイン／ソース領域を形成するステップと、
前記第１のドレイン／ソース領域に隣接しかつ前記ゲートに隣接する前記本体領域に第１のハロー領域を形成するステップと、
前記第１のドレイン／ソース領域を高濃度ドープするステップと、
前記第２のドレイン／ソース領域の一部分を高濃度ドープするステップであって、前記部分は前記半導体層の前記表面の付近である、高濃度ドープするステップとから成る、製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・セルに関し、より詳細には、別個のキャパシタを必要としないＤＲＡＭセルに関する。
【背景技術】
【０００２】
一般にＤＲＡＭは、主として高い密度に充分な速度を伴うため、大変な成功を収めている。さらに高い密度を探索する中で、単独トランジスタＤＲＡＭ用の技術が開発されている。個々のセルは、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板に設けられ、単独のトランジスタのみを必要とし、ＤＲＡＭに歴史的に用いられているキャパシタの必要が除かれている。この種類のＤＲＡＭセルはキャパシタを必要としないため、キャパシタレスＤＲＡＭとしても知られている。このような単独トランジスタＤＲＡＭセルでは、トランジスタの本体がフローティングした状態であり、トランジスタ本体が互いから隔離されるようにＳＯＩ基板上に存在するため、電荷は本体に蓄積される。これによりトランジスタの閾値が変更され、その差異を検知することが可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
典型的なＮチャネルトランジスタの場合、書き込みの手法では、電気的に浮遊しているトランジスタの本体に閉込められ残存する正孔が生成される。これは、ゲート電圧を選択して、除去される正孔より多くの正孔／電子対を生成するようにトランジスタを動作させることによって達成される。消去でも、やはりゲート電圧を調整して、正孔／電子対の生成より速く正孔の除去を起こすことによって、正孔が除去される。困難の１つは、書き込みおよび消去のいずれをも充分な速度で達成することにある。消去モードにおいて正孔の除去が正孔／電子対の生成より充分に速くない場合、消去は遅すぎる。同様に、書き込みモードにおいて正孔／電子の生成が正孔の除去より充分に速くない場合、書き込みは遅すぎる。読み込みおよび書き込みのいずれでも充分な速度を得るという、このことが課題である。したがって、読み込みおよび書き込みのいずれでも充分な速度を達成する手法を見出す必要がある。
【課題を解決するための手段】
【０００４】
一実施態様では、単独トランジスタＤＲＡＭセルが、互いから電気的に隔離された本体にＤＲＡＭセルが形成されるようにＳＯＩ基板に形成される、トランジスタである。各々のセルは、ソースおよびドレイン接続として機能するドープ領域を有する。ソースおよびドレイン接続のうちの１つに隣接し、かつ本体に隣接するのは、本体と同じ導電型を有するがより高い濃度の領域である。また、ソースおよびドレイン接続と同じ導電型を有するがより低い濃度の領域も、ソースおよびドレイン接続のうちの１つに隣接し、かつ本体に隣接している。図面および以下の説明を参照することによって、このことはさらに良く理解される。
【発明を実施するための最良の形態】
【０００５】
図１に示されているのは、基板１２、基板１２上の絶縁体１４、絶縁体１４の上方の本体領域１６、ドープ領域１８、ドープ領域２０、ゲート誘電体２２、およびゲート２４を有するＳＯＩ基板に形成されたデバイス構造１０である。ドープ領域１８および２０は、ゲート２４をマスクとして用いる注入によって、Ｎ−にドープされている。この注入には充分に低い出力が選択されているので、得られるドープ領域は、絶縁体１４まで完全には到達しない。ゲートは適切な材料であることが可能である。最も一般的には、ゲートはポリシリコンから製造される。同様に、ゲート誘電体２２は任意の適切な材料であってよい
。最も一般的には、ゲート誘電体は熱成長酸化物である。本体１６は半導体材料であり、現在最も一般的にはシリコンである。Ｎ型のドーパントは、典型的にはリンまたはヒ素である。
【０００６】
図２に示されているのは、ゲート２４の一部分およびドープ領域１８の上方にマスク２６が形成された後、かつＰ型の材料の傾斜（angled）注入が行われた後の、デバイス構造１０である。好適なマスクはフォトレジストであるが、この作用を生じ得る他のマスクも許容可能であろう。傾斜注入は、パンチスルー（punchthrough）の問題を減少させるために一般的にトランジスタに対して行われるハロー注入と同様に、鉛直から約２５度で行われる。この場合、得られるドープ領域２７は、ゲート２４の下に重なる領域に見られるように本体１６の表面に到達し、さらにドープ領域２０の下にも存在する。ハロー注入が単にパンチスルーを減少させるために利用される場合に用いられるであろうエネルギーより低いエネルギーを用いることによって、このことが達成される。また、この注入によってドープ領域２０はＮ型からＰ型に変化するが、正味のドーピングは領域２７より少ない。
【０００７】
図３に示されているのは、鉛直なＮ型の注入が行われた後のデバイス構造１０である。この注入でもマスク２６が利用され、注入をドープ領域１８から遮る。この注入の結果、Ｎ型のドープ領域３０が形成され、ドープ領域２８はＰ型で残される。ドープ領域２８は図２に見られる領域２０の残存部分であり、ドープ領域３０の下に存在する。これは比較的浅い（shallow ）注入である。
【０００８】
図４に示されているのは、ゲート２４の対向する側にサイドウォール・スペーサ３２および３４を形成した後、かつゲート２４とサイドウォール・スペーサ３２および３４とをマスクに用いた注入の後の、デバイス構造１０である。この注入によって、サイドウォール・スペーサ３２に隣接する領域３６が形成され、サイドウォール・スペーサ３４の下の浅い部分とサイドウォール・スペーサ３４に実質的に整合した主要部分とを有する領域４２が形成される。これは、高濃度の（heavy ）深い（deep）Ｎ型の注入であり、ソースおよびドレイン接続用の高濃度ドーピングを生じる。得られる構造は、本質的に完成された単独トランジスタＤＲＡＭセルである。図１〜４に説明される製法においては、犠牲酸化物を設けるステップ、他の加熱および洗浄ステップなど、半導体の製法において一般的な他の多くのステップが存在し得ることが理解される。例えば、１つ以上の上記の注入ステップに先立って、実質的に除去される薄層が形成され得る。この注入するステップおよび加熱するステップから得られる構造は、図３のドープ領域２７が、図４の領域４０である残存部分を有する構造である。この領域４０は、Ｐ＋にドープされているため本体１６より高い濃度であり、絶縁体１４まで延び、かつ領域４２に隣接するのみならず、領域４２と連続している。さらに領域４０は、チャネル電流が流れる本体１６と領域４２との間にも存在する。図４に見られる領域３８は、図３に見られる領域１８の残存部分である。領域３６は絶縁体１４まで延びている。領域３８は、領域３６および本体１６に隣接するのみならず、１つの連続的な境界を領域３６と、別の連続的な境界を本体１６と共有している。
【０００９】
動作時には、書き込みは、ゲート２４に正のゲート電圧を、領域４２により高い電圧を、および領域３６により低い電圧、好適にはグランド電圧を印可することによって行われる。これによって、領域３６から領域４２への電子の流れが生じる。ゲート誘電体２２の直下の領域であるチャネル電流経路に比較的高い濃度の領域４０が存在するため、より高いドープ領域である領域４０が存在しない場合の衝突電離と比較して、衝突電離は増大する。慣習によって、電流の向きは電子の流れる向きと反対である。この衝突電離では、領域４２に到達する電子のエネルギーのため電子／正孔対が生成され、この動作スキームではドレインである領域４２によって電子が捕集されるので、余分な正孔が生じる。本体１６およびドープ領域４０のドーピング・レベルは、書き込みの間に、本体１６およびドー
プ領域４０を通じて生じるＰＮ接合のターン・オン電圧に到達しないように選択される。したがって、衝突電離によって起こる電子／正孔対形成の間、正孔を捕集するためのダイオード電流が低く保持される。
【００１０】
消去は、ゲート電圧を領域４２の電圧付近またはそれより高い電圧まで増大させることによって行われる。このことによって、ゲート電圧がドレイン電圧に接近するにつれて横方向の電場が減少するため、衝突電離の減少が起こる。しかしながら、このゲート電圧によって本体の電位も増大する。したがって、このことによって、領域３８に向かう正孔の推進を増大させる効果が存在する。本体１６から領域３８への電流には正孔の捕集が含まれる。領域３８の濃度は領域３６より低く、正孔の流れを増大させる。消去の機構は、順方向バイアスされたＰＮ接合を通る電流であるダイオード電流による正孔の除去と見なすことが可能である。このダイオード電流は、ＰおよびＮ領域のいずれかまたは両方のドーピングが減少する時に増大する。より高いゲート電圧を用いると、本体１６の電圧は充分に増大し、本体１６と領域３８との間のＰＮ接合のターン・オン電圧を超える。このように、領域３８がより低い濃度であることによって、より大きなダイオード電流が与えられる。
【００１１】
このように、本体とドレイン接続との間のチャネル電流経路のＰ＋の領域は、書き込みにおける衝突電離を有用に増大させ、本体と共にＰＮ接合を形成しソース接続に結合されているより低い濃度のドープ領域は、消去におけるダイオード電流を有用に増大させる。この場合、書き込みによって、メモリ・セルはより低い閾値電圧を有することになると考えられ、消去によって、メモリ・セルはより高い閾値電圧を有することになると考えられる。いずれの場合にも、セルは所定の状態に到達する。
【００１２】
これに代わる構造が、図５〜８の種々の段階の製法において示されている。図５には、絶縁体５４の上方の本体領域５６と、絶縁体５４の下の基板５２とから成るＳＯＩ基板を有するデバイス構造５０が存在する。本体領域５６の上方にはゲート６２が、ゲート６２の下にはゲート誘電体６４が存在する。領域５８および６０は本体領域５６に隣接し、かつゲート６２に実質的に整合している。領域５８および６０はゲート６２をマスクとして用いる注入によって形成される。この注入は、深いが低濃度の（light ）Ｎ型の注入であって、Ｎ−の領域を形成する。領域５８および６０は絶縁体５４まで延びている。
【００１３】
図６に示されているのは、ゲート６２の一部分の上方および領域５８の上方にマスク６６が形成された後のデバイス構造５０である。ハロー注入と同様に、比較的高濃度だが浅いＰ型の注入が行われる。これによって、ゲート６２の下に重なるＰ型の領域６８が生じる。この浅い注入では、図５の領域６０の一部分である領域７０が残される。領域６８は、領域７０を越えて本体５６の中に延びる。
【００１４】
図７に示されているのは、浅い高濃度のＮ型の注入の後のデバイス構造５０である。この注入は、図６の領域６８の大部分をＮ＋にする鉛直注入である。この新たに形成されたＮ型の領域は、図７に領域６９として示される。図７では、ゲート６２の下に延びる領域６８の部分は、高濃度ドープされたＰ型として残存し、領域７１として示される。これに代えてまたはこれに加えて、マスク６６を用いたゲルマニウム注入が行われ得る。このゲルマニウム注入によって、得られるＰＮ接合のバンドギャップが低下することで、ターン・オン電圧が低下し得る。
【００１５】
図８に示されているのは、ゲート６２の一部分および領域６９の上方にマスク７２が形成された後、かつ高濃度の深い注入の後のデバイス構造５０である。この注入は、従来技術のハロー注入として行われ得るように、深いが表面までは及ばない。領域７４は、図６に示される領域５８の一部分である領域７６の下に存在する。領域７４は、さらに本体５
６の中に延びることによって、領域７６よりさらに先のゲート６２の下に延びる。
【００１６】
図９に示されているのは、ゲート６２の対向する側にサイドウォール・スペーサ７８および８０を形成した後、かつ高濃度の深いＮ型の注入を行った後の、デバイス構造５０である。この注入によって、それぞれサイドウォール・スペーサ７８および８０に実質的に整合した領域８２および９２が形成される。領域８２および９２は、高濃度ドープされており、Ｎ＋で示される。この注入では、図８の領域７６の一部分である領域８４と、図８の領域７４の一部分である領域８６とが残される。この注入では、図８の領域７０の小さな残存部分である領域９０も残される。
【００１７】
書き込みでは、ゲート６２の電圧は正であり、領域９２の電圧はそれより高く、領域８２の電圧はそれより低い。そのような場合、チャネル電流は領域７１を通過することになり、領域８４から達する電子が高濃度ドープ領域７１を通過して衝突電離を増大させる。消去では電圧が逆転され、より高い電圧が領域８２に存在し、より低い電圧が領域９２に存在する。このことによってソースおよびドレインは逆転する。ゲート電圧は、書き込みにて印可された電圧より増大される。それでもチャネル電流は領域７１を通過するが、ここでは領域７１は低電圧極であり、さらにチャネル電流は高電圧極である領域８４を通過するので、生じる衝突電離は極小である。領域９０は低濃度ドープされているので、ダイオード電流を増大する。このように、本体およびソース接続領域に隣接するＮ−の領域による消去の場合のダイオード電流の増大と、チャネルおよびドレイン接続領域の間のＰ＋の領域による書き込みの間の衝突電離の増大とのいずれもが存在する。
【００１８】
図１０〜１３には、キャパシタレスＤＲＡＭセルの書き込みおよび消去を補助するために、本体と同じ型の高い濃度のドープ領域の利点と、ソースおよびドレイン接続と同じ導電型のより低いドープ領域の利点とを有する、第３の実施態様が示される。
【００１９】
図１０に示されているのは、絶縁体１０４の上方の本体領域１０６と、絶縁体１０４の下の基板１０２とから成るＳＯＩ基板を有する、図５と同様のデバイス構造１００である。本体領域１０６の上方にはゲート１０８が、ゲート１０８の下にはゲート誘電体１１０が存在する。領域１１２および１１４は、本体領域１０６に隣接しかつゲート１０８に実質的に整合している。領域１１２および１１４は、ゲート１０８をマスクとして用いた注入によって形成される。この注入は、深いが低濃度のＮ型の注入であって、Ｎ−のＮ型の領域を形成する。領域１１２および１１４は、絶縁体１０４まで延びる。
【００２０】
図１１に示されているのは、領域１１２とゲート１０８の一部分とを覆うマスク１１６の形成後、かつ高濃度で深い傾斜注入後のデバイス構造１００である。この場合、注入のエネルギーを、本体１０６の表面から絶縁体１０４まで延びるように、および領域１１４から本体１０６の中へ延びるように変化させ、ゲート１０８の下に重なるＰ＋の領域１１８を形成する。この傾斜注入によって領域１１４も変換され、注入後にはＰとして示されている。
【００２１】
図１２に示されているのは、マスク１１６を用いたＮ型の鉛直注入後のデバイス構造１００であり、この注入によって領域１１４はＮ型の領域に変換して戻されるが、より高濃度ドープされる。
【００２２】
図１３に示されているのは、ゲート１０８をマスクとして用いた注入後のデバイス構造１００である。この注入は、比較的浅い注入であって、Ｎ＋の領域１２０を形成する。領域１２２は、注入後に残存する、図１２の領域１１２の残存部分である。この注入によって、高濃度ドープされた接続領域が生じる。得られるこの構造が、衝突電離による書き込みおよびダイオード電流による消去が行われ得る、ＤＲＡＭセルである。
【００２３】
動作時には、書き込みは、ゲート１０８に正の電圧を、領域１１４により高い電圧を、および領域１２０により低い電圧を用いることで達成される。チャネル電流経路は、ドレイン側の高濃度ドープ領域Ｐ＋を通過することになり、それによって、衝突電離が比較的高いという利点を与える。消去では、ゲート電圧が増大されて、横方向の電場を低下させることによって、領域１２０へのダイオード電流を増大させるのと同時に衝突電離を減少させる。より低い濃度のドープ領域１２２によって、ダイオード電流が増大され、消去を助ける。
【００２４】
本明細書の先の記述では、詳細な実施態様に関連して本発明が記載されている。しかしながら、以下の特許請求の範囲に述べられる本発明の範囲から逸脱することなく、種々の修正および変更がなされ得ることを、当業者は認めるであろう。したがって、明細書および図面は限定的な意味ではなくむしろ例示的な意味で考えられるべきであり、そのような修正の全てが本発明の範囲の内に包含されることが意図される。
【００２５】
利点、他の長所、および課題の解決手段は、詳細な実施態様に関連して上に記載されている。しかしながら、利点、長所、および課題の解決手段、ならびに、任意の利点、長所、または課題の解決手段を生じ得る、すなわちより顕著とし得る任意の要素が、請求項のいずれかまたは請求項の全てにおける不可欠な、必要な、または必須の、特徴または要素であるとして構成されるべきではない。Ｐ−，Ｎ−，Ｐ，Ｎ，Ｐ＋，およびＮ＋の語は、相対的なドーピング・レベルを示すために用いられている。例えば、Ｐ−である本体は、好適には１ｘ１０１７〜５ｘ１０１７の範囲にある。Ｎ−は、幾分同様に１ｘ１０１７〜３ｘ１０１７付近の範囲にあるであろう。他の用途においては、Ｐ−およびＮ−は、１ｘ１０１５〜１ｘ１０１６など、より低い濃度であり得る。当然ながら、選択される特定の製作プロセスにおいてデバイスが最適化されるように、濃度を大幅に変化させることが可能である。
【００２６】
本明細書では、「有する」、「有している」の語、またはそれらの任意の他の変形の語は、一連の要素を有するプロセス、方法、物品、または装置がそれらの要素のみを包含するのではなく、明示的に記載されていない他の要素、すなわち、そのようなプロセス、方法、物品、または装置に固有の他の要素を包含し得るような、排他的でない包含に及ぶことを意図して用いられている。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施態様によって製造される半導体デバイスの連続的な断面図。
【図２】本発明の一実施態様によって製造される半導体デバイスの連続的な断面図。
【図３】本発明の一実施態様によって製造される半導体デバイスの連続的な断面図。
【図４】本発明の一実施態様によって製造される半導体デバイスの連続的な断面図。
【図５】本発明の第２の実施態様によって製造される同様のデバイス構造の連続的な断面図。
【図６】本発明の第２の実施態様によって製造される同様のデバイス構造の連続的な断面図。
【図７】本発明の第２の実施態様によって製造される同様のデバイス構造の連続的な断面図。
【図８】本発明の第２の実施態様によって製造される同様のデバイス構造の連続的な断面図。
【図９】本発明の第２の実施態様によって製造される同様のデバイス構造の連続的な断面図。
【図１０】本発明の第３の実施態様によって製造される同様のデバイス構造の連続的な断面図。
【図１１】本発明の第３の実施態様によって製造される同様のデバイス構造の連続的な断面図。
【図１２】本発明の第３の実施態様によって製造される同様のデバイス構造の連続的な断面図。
【図１３】本発明の第３の実施態様によって製造される同様のデバイス構造の連続的な断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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