(57)【要約】トレンチ型ＭＯＳＦＥＴを作成する方法は、トレンチの側壁２８上に窒化物ライナ５０を、またトレンチ底部にドープ済ポリシリコン２６からなるプラグを形成することを含む。ポリシリコン２６からなるプラグを次いで酸化させて、トレンチ底部に厚い酸化物プラグ３０を形成し、側壁２８は窒化物ライナ５０によって酸化から保護する。これにより、トレンチ底部に厚い酸化物プラグが形成され、それによってゲートとドレインとの間の静電容量が低減される。
2006510214.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ・ゲート型半導体デバイスの製造方法であって、
第１の主表面を有し、第１の導電型のドレイン領域、および前記ドレイン領域を覆う本体領域を有するシリコン・デバイス本体を提供する段階と、
前記第１の主表面から下方へ前記シリコン・デバイス本体内を延び、側壁および基部を有するトレンチを形成する段階と、
前記側壁を保護するために前記トレンチ内に窒化物ライナを堆積させる段階と、
前記トレンチの前記基部にポリシリコン・プラグを形成する段階と、
前記トレンチの底部のポリシリコンを酸化させるために前記デバイスを熱酸化させて、前記トレンチの前記基部に酸化物プラグを形成する段階と、
ゲートを形成するために前記トレンチ内に導電材料を堆積させる段階と
を含む方法。
【請求項２】
前記トレンチの前記基部にポリシリコン・プラグを形成する前記段階によって、前記トレンチの前記底部にドープ済ポリシリコン・プラグが形成される、請求項１に記載の方法。
【請求項３】
前記トレンチの前記基部にドープ済ポリシリコン・プラグを堆積させる前記段階が、前記トレンチを含む前記第１の主表面上にポリシリコンを堆積させること、および前記第１の主表面から前記ドープ済ポリシリコンを除去して前記トレンチの前記基部に前記ポリシリコンを残すために、次いで前記ドープ済ポリシリコンをエッチバックすることを含む、請求項２に記載の方法。
【請求項４】
前記ドープ済ポリシリコンを堆積させる前記段階が、未ドープのポリシリコンを堆積させること、および前記未ドープのポリシリコンをドープするために、次いで拡散処理工程を実施することを含む、請求項２に記載の方法。
【請求項５】
前記窒化物ライナを上に堆積する前に、前記トレンチの前記側壁を熱酸化して酸化物層を形成する段階と、
前記ポリシリコンを酸化後、前記窒化物ライナおよび前記酸化物層をエッチングで除去する段階と、
ゲート形成のために、前記トレンチ内に導電材料を堆積させる前に、前記側壁を熱酸化して熱酸化物ゲート絶縁体を形成する段階と
をさらに含む、前記請求項のいずれかに記載の方法。
【請求項６】
前記トレンチを形成する前記段階が、前記第１の主表面上に開口を規定するマスクを提供すること、および前記開口を通して前記第１の主表面から下方へ延びるトレンチをエッチングすることを含む、前記請求項のいずれかに記載の方法。
【請求項７】
前記マスクが、酸化物のハード・マスクである、請求項６に記載の方法。
【請求項８】
ゲート形成のために導電材料を堆積させる前記段階が、ゲート形成のために前記トレンチにポリシリコンを充填することを含む、前記請求項のいずれかに記載の方法。
【請求項９】
前記トレンチに隣接する前記第１の主表面に第１の導電型のソース注入領域を形成すること、ならびに前記トレンチ型ゲート半導体デバイスを完成するために、前記ソース注入領域、前記ゲート領域および前記ドレイン領域にそれぞれ取り付けられたソース電極、ゲート電極およびドレイン電極を形成することをさらに含む、前記請求項のいずれかに記載の方法。
【請求項１０】
第１の導電型のドレイン領域と、
前記ドレイン領域を覆う本体領域と、
前記第１の主表面から前記本体領域を貫通して延びるトレンチと、
前記第１の主表面で前記トレンチの側方に隣接するソース領域と、
前記トレンチの前記側壁上のゲート熱酸化物と、
前記ゲート酸化物によって前記本体から絶縁された前記トレンチ内のゲート電極と
を含み、
前記ドレイン領域内に延びる前記トレンチの前記基部の、ドープ済酸化ポリシリコンで形成された厚い酸化物プラグを特徴とする、トレンチ型ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ、特にトレンチ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を組み込んだ半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
従来技術のトレンチ型半導体構造の一例を、図２に示す。ｎ＋型基板２上にｎ型ドレイン層４が、ドレイン層４上にｐ型本体層６が設けられている。トレンチ８は、本体層６を貫通してドレイン層４まで延びており、ゲート絶縁体１２によって本体層から絶縁された導電ゲート１０を含んでいる。ｎ＋型ソース拡散領域１４が、トレンチに隣接して設けられている。
【０００３】
使用の際には、ゲート電極に電圧を印加して、本体層６内でトレンチ８に隣接してソース１４とドレイン４の間を延びるチャネル１６を制御する。
【０００４】
従来技術のトレンチ構造のさらなる詳細は、参照として本明細書に組み込む、米国フィリップス社（U.S. Philips Corporation）に譲渡されたBrownらの米国特許第6331467号に記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この構造の問題は、ゲートとドレインの間の静電容量である。というのは、トレンチ底部のゲートがドレインに極めて接近しているからである。この静電容量が特に、ミラー効果という問題を引き起こすことがある。したがって、静電容量は、最低に抑えるべきである。
【０００６】
この静電容量を低減する１つの周知の手法が、Murphyによる米国特許第6444528号に記載され、そこにはトレンチ底部に、より厚い絶縁体を設けることが提案されている。この米国特許第6444528号には、トレンチ底部に第２のトレンチを形成し、この第２のトレンチ内に選択的酸化物を成長させて、このより厚い絶縁体を形成する方法が記載されている。
【０００７】
しかし、この手法は製造が複雑であり、したがって、このような構造を製造するための、より簡単な手法が必要とされている。
【０００８】
本発明の目的は、トレンチ型ＭＯＳＦＥＴを組み込んだ半導体デバイスの製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明によれば、第１の主表面を有し、第１の導電型のドレイン領域、およびこのドレイン領域を覆う本体領域を有するシリコン・デバイス本体を提供する段階と、第１の主表面から下方へシリコン・デバイス本体内を延び、側壁および基部を有するトレンチを形成する段階と、側壁を保護するためにトレンチ内に窒化物ライナを堆積させる段階と、トレンチ基部にポリシリコン・プラグを形成する段階と、トレンチ底部のポリシリコンを酸化させるためにデバイスを熱酸化させて、トレンチ基部に酸化物プラグを形成する段階と、ゲートを形成するためにトレンチ内に導電材料を堆積させる段階とを含む、トレンチ・ゲート型半導体デバイスの製造方法が提供される。
【００１０】
トレンチ基部の厚い酸化物領域または酸化物プラグによって、ゲート−ドレイン静電容量が大幅に低減され、したがって完成されたデバイスのミラー効果が低減される。本発明による手法は、製造が比較的直截的である。
【００１１】
窒化物ライナは、本質的に側壁の酸化が起こらないようにする。それとは対照的に、酸化物層は、一般に酸化を防止することができず、酸化物層はより厚くなり得るだけである。ポリマーまたはポリイミドは、ポリシリコンの酸化に使用される酸化処理工程には一般に適合せず、酸化条件下では燃えることさえあるので、さらによくない。
【００１２】
側壁が酸化されないので、処理工程のこの段階で、トレンチを、酸化される側壁用の空間を設けるために必要な最低限の幅よりも広い幅にする必要がない。したがって、トレンチは、窒化物ライナの代わりに酸化物ライナが使用される場合よりも幅を狭くすることができる。
【００１３】
いくつかの実施形態では、トレンチ底部に形成されるポリシリコンはドープされている。トレンチ底部内にドープ済のポリシリコンを形成し、次いでそれを酸化することによって、トレンチ底部の厚い領域を容易に形成することができる。ドープ済のポリシリコンによって、酸化が比較的直截的となる。
【００１４】
ポリシリコンは、ドープしてから形成してもよいし、堆積させた後に、例えば、ＰＯＣｌ３ソースなどの適切なソースからの拡散によってドープしてもよい。
【００１５】
トレンチ基部にポリシリコンを堆積させる段階は、トレンチを含む第１の主表面上にポリシリコンを堆積させること、および第１の主表面からポリシリコンを除去してトレンチ基部にポリシリコンを残すために、次いでポリシリコンをエッチバックすることを含むことができる。
【００１６】
いくつかの実施形態では、この方法はさらに、窒化物ライナを堆積させる前に、トレンチ側壁を熱酸化させて酸化物を形成する段階と、ゲート形成のためにトレンチ内に導電材料を堆積させる前に、窒化物ライナをエッチングで除去してゲート酸化物を露出させる段階とを含む。
【００１７】
あるいは、ゲート酸化物を酸化物プラグ形成段階の後に形成してもよい。あまり好ましくない手法ではあるが、窒化物ライナでゲート酸化物を形成することもできる。
【００１８】
ポリシリコンを酸化させるために使用される酸化段階は、温度範囲が６５０℃〜８５０℃、好ましくは７００℃〜８００℃の低温の湿式酸化でよい。この低温の処理工程によって、製造中の構造への応力が最小に抑えられる。実際、ドープ済のポリシリコンを使用することによる特別の利点は、このような処理工程でそれが容易に酸化されることである。
【００１９】
トレンチ底部の酸化物、およびゲート酸化物を形成する１つまたは複数の段階に続いて、トレンチにドープ済ポリシリコンを充填してゲートを形成することができる。
【００２０】
別の態様では、第１の導電型のドレイン領域と、ドレイン領域を覆う本体領域と、第１の主表面から本体領域を貫通して延びるトレンチと、第１の主表面でトレンチの側方に隣接するソース領域と、トレンチ側壁上のゲート熱酸化物と、ゲート酸化物によって本体から絶縁されたトレンチ内のゲート電極とを含み、ドレイン領域内に延びるトレンチ基部の、ドープ済酸化ポリシリコンで形成された厚い酸化物プラグを特徴とする、トレンチ型ＭＯＳＦＥＴを提供する。
【００２１】
先に説明したように、このような構造は製造が比較的直截的であり、ミラー効果を低減する。
【００２２】
本発明をよりよく理解するために、添付の図面を参照して、単に例として、いくつかの実施形態を説明する。  
図は単に概略的であり、原寸に比例していない。
【発明を実施するための最良の形態】
【００２３】
図１ａを参照すると、ｎ＋型半導体基板２上にｎ型エピ層４を成長させる。次いで、エピ層４上に、例えばイオン注入法で低ドープのｐ型本体層６を形成する。あるいは、層６を形成するためのイオン注入の段階をトレンチ形成後に実行してもよいし、層６もエピタキシャルに成長させてもよい。以下では、この構造を「シリコン・デバイス本体」１と呼ぶ。この用語は、単に本体層６を意味するものではない。シリコン・デバイス本体１は、互いに対向する第１の主表面２２および第２の主表面２３を有する。
【００２４】
本明細書において「上に」、「覆って」や「下方へ」など空間を示す用語を使用する場合は、デバイスに対して相対的なものであり、デバイスの空間におけるどんな特定の向きも意味するのではないものとする。
【００２５】
次いで、シリコン・デバイス本体１の第１の主表面２２上に酸化物層２０を堆積させ、開口２４ができるように酸化物層２０をパターニングすることによって、ハード・マスク２０を形成する。次いで、開口を通してｎ型層４内へトレンチ８をエッチングする。このトレンチのエッチングは、周知の処理工程によって行うことができる。図１ａに示すように、トレンチは、側壁２８および基部２９を有する。
【００２６】
次いで、熱酸化処理工程を行って、トレンチの側壁２８上および基部２９上に熱酸化物３２を形成する。
【００２７】
次いで、トレンチ形成後に、トレンチの側壁２８上および基部２９上に窒化物の誘電性ライナ５０を堆積させる。
【００２８】
それに続いて、第１の主表面全体にわたってポリシリコン５２を堆積させる。次いで、ＰＯＣｌ３ソースからの拡散を用いてポリシリコン５２をドープして、図１ｂに示す構造を得る。
【００２９】
次いで、エッチバックを行って第１の主表面からドープ済ポリシリコン５２を除去して、トレンチの基部２９にプラグ２６のみを残す。その結果、図１ｃに示す構造が得られる。
【００３０】
次いで、７００℃〜８００℃で低温の湿式酸化処理工程を行って、ポリシリコン・プラグを酸化させてトレンチ基部に酸化物プラグ３０を形成する。窒化物ライナ５０によって、トレンチの側壁２８上への酸化物の形成が防止される。ドープ済ポリシリコンの酸化がより容易になって、妥当な時間フレーム内でかなりの厚さの酸化物を形成できるので、トレンチ底部の酸化物プラグ３０を厚くすることができる。
【００３１】
次いで、プラグ３０の上の領域において、窒化物ライナ５０および熱酸化物３２をエッチングで除去し、熱酸化を実施し、それによって、プラグ３０の上の側壁上にゲート酸化物１２を形成する。代替手法では、熱酸化物３２をエッチングで除去せずに、それ自体をゲート酸化物として使用する。
【００３２】
次の段階では、ゲートの働きをするポリシリコン３４をトレンチに充填して、図１ｄに示すような構造を生じさせる。
【００３３】
残りの処理は、当業者にはよく知られているように、従来のやり方で行い、その結果、図１ｅに概略的に示すデバイスを得ることができる。トレンチ側方縁部の第１の主表面にソース拡散領域１４を埋め込む。
【００３４】
ソース接点３６、ゲート接点３８およびドレイン接点４０を形成する。これらを概略的に図１ｅに示す。ドレイン接点４０は、この例では、第２の主表面２３上のバック接点である。ソース接点３６は、ｎ＋型ソース拡散領域１４に接触している。
【００３５】
次いで、半導体を実装し電気的接触を確立して、周知の半導体デバイスの完成品を形成する。
【００３６】
この処理工程によって、ゲート１０とドレイン２との間の静電容量を低減するための厚いプラグを底部に有する、トレンチ型ＭＯＳＦＥＴを製造する容易な手段が提供される。
【００３７】
本開示を読むことで、他の変形および修正が当業者には明らかであろう。このような変形および修正には、トレンチ型半導体デバイスの設計、製造および使用において周知であり、本明細書に記載の特徴に加えて、またはその代わりに使用することのできる同等の特徴および他の特徴も含まれ得る。本願における請求項を、特徴の特定の組合せによって定式化してきたが、本発明の開示の範囲には、本発明によって緩和される同じ技術問題のいくつか、あるいはすべてを緩和するか否かにかかわらず、本明細書で明示的または暗示的に開示するあらゆる新規な特徴、またはそのような特徴のあらゆる新規な組合せ、またはそれを一般化したものも含まれることを理解されたい。本願またはそれから派生する更なる出願の審査手続中に、このような特徴およびこのような特徴の組合せの少なくとも一方によって新しい請求項が定式化され得ることを、本出願人はここに通知する。
【００３８】
例えば、記載した実施形態では、ソース拡散領域１４がトレンチ８の後に形成される。しかし、当業者には分かるように、ソース拡散領域１４を形成し、次いでこのソース拡散領域を貫通してトレンチをエッチングすることも可能である。トレンチのエッチングによる製造の他の変形形態も当業者は知るであろうし、このような変形形態も使用することができる。
【００３９】
当業者であれば、本発明が様々な異なる半導体構造に使用できることが分かるであろう。例えば、エピ層４をｎ型エピ層として、本体層６をｐ型層として、またソース拡散領域１４をｎ型ドープ領域として説明してきたが、こうした層のいくつかまたはすべてが、ｐ型でもｎ型でもよい。周知のように、ドレインエピ層４のドリフト領域、つまり低ドープ部分を使用することもできる。必要なら、他の層、拡散領域および接点も含めることができる。デバイスは、ｐ型でもｎ型でもよい。
【図面の簡単な説明】
【００４０】
【図１ａ】本発明の第１の実施形態による半導体デバイスの製造方法における、ある段階を示す図である。
【図１ｂ】本発明の第１の実施形態による半導体デバイスの製造方法における、図１ａに続く段階を示す図である。
【図１ｃ】本発明の第１の実施形態による半導体デバイスの製造方法における、図１ｂに続く段階を示す図である。
【図１ｄ】本発明の第１の実施形態による半導体デバイスの製造方法における、図１ｃに続く段階を示す図である。
【図１ｅ】本発明の第１の実施形態による半導体デバイスの製造方法における、図１ｄに続く段階を示す図である。
【図２】半導体デバイスの従来技術による製造方法を示す図である。
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【図２】
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【国際調査報告】
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