(57)【要約】本発明は、遅延ロック・ループ（ＤＬＬ）との使用に適したエッジ抑制器を備える粗遅延同調回路を含む遅延ロック・ループを開示する。ここで開示される同調回路は、ＤＬＬ回路のロック時間を短縮する。
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【特許請求の範囲】
【請求項１】
遅延ロック・ループと共に使用する粗遅延同調回路であって、
クロック信号である入力信号を受信するための入力ノードと、
前記入力ノードに動作可能なように結合され、前記入力信号を調整し前記入力信号によって到達される閾値水準に応答して第１の出力信号を出力するように構成された、トリガ回路と、
前記トリガ回路に動作可能なように結合され、前記第１の出力信号を受信するように構成され、第２の出力信号として正ステップ信号を出力するように構成されたエッジ抑制回路であって、前記第１の出力信号と前記第２の出力信号を論理的に合成して第３の出力信号を生成する合成手段を含む、エッジ抑制回路と、
前記第３の出力信号を出力するための出力ノードと、
を備える、粗遅延同調回路。
【請求項２】
前記入力ノードに動作可能なように接続され、前記トリガ回路によって使用される前記入力信号を準備するように構成された信号調整回路をさらに備える、請求項１に記載の粗遅延同調回路。
【請求項３】
前記信号調整回路が、低域通過フィルタ回路である、請求項２に記載の粗遅延同調回路。
【請求項４】
前記低域通過フィルタ回路が、１次ＲＣネットワークである、請求項３に記載の粗遅延同調回路。
【請求項５】
前記トリガ回路が、シュミット・トリガ回路である、請求項１に記載の粗遅延同調回路。
【請求項６】
前記エッジ抑制回路が、
前記第１の出力信号に接続されたクロック入力部、データ入力部、パワー・オン・リセット信号に接続されたリセット入力部、および第１のＮＡＮＤゲートの第１の入力部に接続された出力部を有する、第１のＤ型フリップフロップと、
反転入力信号を生成するために前記第１の出力信号に接続されたインバータと、
前記反転入力信号に接続されたクロック入力部、電源に接続されたデータ入力部、前記パワー・オン・リセット信号に接続されたリセット入力部、ならびに前記第１のＮＡＮＤゲートの第２の入力部および前記第１のＤ型フリップフロップの前記データ入力部に接続された出力部を有する第２のＤ型フリップフロップと、
を備え、
前記第１のＮＡＮＤゲートは、第２のＮＡＮＤゲートの第２の入力部に接続された出力部を有し、
前記第２のＮＡＮＤゲートは、前記第１の出力信号に接続された第１の入力部、および前記第３の出力信号を出力するための出力部を有する、
請求項１に記載の粗遅延同調回路。
【請求項７】
前記クロック信号が立ち上がりエッジおよびある期間を有し、前記第３の出力信号が前記クロック信号に対して前記期間の約７５％の遅延を有する立ち上がりエッジを有する、請求項１に記載の粗遅延同調回路。
【請求項８】
遅延ロック・ループ（ＤＬＬ）のロック時間を短縮する方法であって、
クロック信号である入力信号を受信するための入力ノードを設け、
前記入力ノードに動作可能なように結合され、前記入力信号を調整し前記入力信号によって到達される閾値水準に応答して第１の出力信号を出力するように構成されたトリガ回路を設け、
前記トリガ回路に動作可能なように結合され、前記第１の出力信号を受信するように構成され、第２の出力信号として正ステップ信号を出力するように構成されたエッジ抑制回路であって、前記第１の出力信号と前記第２の出力信号を論理的に合成して第３の出力信号を生成する合成手段を含むエッジ抑制回路を設け、さらに、
前記第３の出力信号を出力するための出力ノードを設ける、
方法。
【請求項９】
前記入力ノードに動作可能なように接続され、前記トリガ回路によって使用される前記入力信号を準備するように構成された信号調整回路をさらに含む、請求項８に記載の方法。
【請求項１０】
前記信号調整回路が、低域通過フィルタ回路である、請求項９に記載の方法。
【請求項１１】
前記低域通過フィルタ回路が、１次ＲＣネットワークである、請求項１０に記載の方法。
【請求項１２】
前記トリガ回路が、シュミット・トリガ回路である、請求項８に記載の方法。
【請求項１３】
前記エッジ抑制回路が、
前記第１の出力信号に接続されたクロック入力部、データ入力部、パワー・オン・リセット信号に接続されたリセット入力部、および第１のＮＡＮＤゲートの第１の入力部に接続された出力部を有する、第１のＤ型フリップフロップと、
反転入力信号を生成するために前記第１の出力信号に接続されたインバータと、
前記反転入力信号に接続されたクロック入力部、電源に接続されたデータ入力部、前記パワー・オン・リセット信号に接続されたリセット入力部、ならびに前記第１のＮＡＮＤゲートの第２の入力部および前記第１のＤ型フリップフロップの前記データ入力部に接続された出力部を有する、第２のＤ型フリップフロップと、
第２のＮＡＮＤゲートの第２の入力部に接続された出力部を有する前記第１のＮＡＮＤゲートと、
前記第１の出力信号に接続された第１の入力部、および前記第３の出力信号を出力するための出力部を有する前記第２のＮＡＮＤゲートと、
をさらに備える、請求項８に記載の方法。
【請求項１４】
前記クロック信号が立ち上がりエッジおよびある期間を有し、前記第３の出力信号が前記クロック信号に対して前記期間の約７５％の遅延を有する立ち上がりエッジを有する、請求項８に記載の方法。
【請求項１５】
同期メモリ構成要素を備える半導体デバイスであって、
前記同期メモリ構成要素に印加される基準クロック信号と、
前記同期メモリ構成要素のロック時間を短縮するための粗遅延同調回路と、
を含む、半導体デバイス。
【請求項１６】
前記粗遅延同調回路が、
前記基準クロック信号を受信するための入力ノードと、
前記入力ノードに動作可能なように結合され、前記基準クロック信号を調整し前記基準クロック信号によって到達される閾値水準に応答して第１の出力信号を出力するように構成された、トリガ回路と、
前記トリガ回路に動作可能なように結合され、前記第１の出力信号を受信するように構成され、第２の出力信号として正ステップ信号を出力するように構成されたエッジ抑制回路であって、前記第１の出力信号と前記第２の出力信号を論理的に合成して第３の出力信号を生成する合成手段を含む、エッジ抑制回路と、
前記第３の出力信号を前記同調メモリ構成要素へ出力するための出力ノードと、
をさらに備える、請求項１５に記載の半導体デバイス。
【請求項１７】
前記入力ノードに動作可能なように接続された信号調整回路をさらに備える、請求項１６に記載の半導体デバイス。
【請求項１８】
前記信号調整回路が、低域通過フィルタ回路である、請求項１７に記載の半導体デバイス。
【請求項１９】
前記低域通過フィルタ回路が、１次ＲＣネットワークである、請求項１８に記載の半導体デバイス。
【請求項２０】
前記トリガ回路が、シュミット・トリガ回路である、請求項１６に記載の半導体デバイス。
【請求項２１】
前記エッジ抑制回路が、
前記第１の出力信号に接続されたクロック入力部、データ入力部、パワー・オン・リセット信号に接続されたリセット入力部、および第１のＮＡＮＤゲートの第１の入力部に接続された出力部を有する、第１のＤ型フリップフロップと、
反転入力信号を生成するために前記第１の出力信号に接続されたインバータと、
前記反転入力信号に接続されたクロック入力部、電源に接続されたデータ入力部、前記パワー・オン・リセット信号に接続されたリセット入力部、ならびに前記第１のＮＡＮＤゲートの第２の入力部および前記第１のＤ型フリップフロップの前記データ入力部に接続された出力部を有する、第２のＤ型フリップフロップと、
を有し、
前記第１のＮＡＮＤゲートは、第２のＮＡＮＤゲートの第２の入力部に接続され、
前記第２のＮＡＮＤゲートは、前記第１の出力信号に接続された第１の入力部、および前記第３の出力信号を出力するための出力部を有する、
請求項１６に記載の半導体デバイス。
【請求項２２】
前記クロック信号が立ち上がりエッジおよび期間を有し、前記第３の出力信号が前記期間の約７５％の遅延を有する立ち上がりエッジを有する、請求項１６に記載の半導体デバイス。
【請求項２３】
同期メモリ構成要素を有する半導体デバイスに同期を出力する方法であって、
前記同期メモリ構成要素に基準クロック信号を印加し、
さらに、
前記同期メモリ構成要素のロック時間を短縮するために粗遅延同調回路を設ける、
方法。
【請求項２４】
前記粗遅延同調回路が、
前記基準クロック信号を受信するための入力ノードと、
前記入力ノードに動作可能なように結合され、前記基準クロック信号を調整し前記基準クロック信号によって到達される閾値水準に応答して第１の出力信号を出力するように構成されたトリガ回路と、
前記トリガ回路に動作可能なように結合され、前記第１の出力信号を受信するように構成され、第２の出力信号として正ステップ信号を出力するように構成されたエッジ抑制回路であって、前記第１の出力信号と前記第２の出力信号を論理的に合成して第３の出力信号を生成する合成手段を含む、エッジ抑制回路と、
前記第３の出力信号を前記同調メモリ構成要素へ出力するための出力ノードと、
をさらに備える、請求項２３に記載の方法。
【請求項２５】
前記入力ノードに動作可能なように接続された信号調整回路をさらに備える、請求項２４に記載の方法。
【請求項２６】
前記信号調整回路が、低域通過フィルタ回路である、請求項２５に記載の方法。
【請求項２７】
前記低域通過フィルタ回路が、１次ＲＣネットワークである、請求項２６に記載の方法。
【請求項２８】
前記トリガ回路が、シュミット・トリガ回路である、請求項２４に記載の方法。
【請求項２９】
前記エッジ抑制回路が、
前記第１の出力信号に接続されたクロック入力部、データ入力部、パワー・オン・リセット信号に接続されたリセット入力部、第１のＮＡＮＤゲートの第１の入力部に接続された出力部を有する第１のＤ型フリップフロップと、
反転入力信号を生成するために前記第１の出力信号に接続されたインバータと、
前記反転入力信号に接続されたクロック入力部、電源に接続されたデータ入力部、前記パワー・オン・リセット信号に接続されたリセット入力部、ならびに前記第１のＮＡＮＤゲートの第２の入力部および前記第１のＤ型フリップフロップの前記データ入力部に接続された出力部を有する第２のＤ型フリップフロップと、
第２のＮＡＮＤゲートの第２の入力部に接続された出力部を有する前記第１のＮＡＮＤゲートと、
前記第１の出力信号に接続された第１の入力部、および前記第３の出力信号を出力するための出力部を有する前記第２のＮＡＮＤゲートと、
を備える、請求項２４に記載の方法。
【請求項３０】
前記クロック信号が立ち上がりエッジおよびある期間を有し、前記第３の出力信号が前記期間の約７５％の遅延を有する立ち上がりエッジを有する、請求項２４に記載の方法。
【請求項３１】
同期メモリ構成要素と、
前記同期メモリ構成要素に印加される基準クロック信号と、
前記同期メモリ構成要素のロック時間を短縮するためのエッジ抑制手段を含む遅延ロック・ループと、
を含む、同期式集積回路を含む装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、遅延ロック・ループ（ＤＬＬ）との使用に適したエッジ抑制器を備える粗遅延同調回路のための方法と装置に関する。
【背景技術】
【０００２】
遅延ロック・ループは、同期式集積回路装置の内部クロックをエラーなしで外部クロックと一致させる、すなわち、いわゆるクロック・スキューを低減するために使用することができる電子回路である。外部クロックに対する内部クロックの時間遅延を制御することによって、内部クロックを外部クロックと同期させることができる。遅延ロック・ループの１つの重要な性能パラメータは、ロック時間、すなわち、この同期が生じるのに必要な時間である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、ロック時間を短縮するためにＤＬＬ内に採用することができる遅延同調回路の必要性が存在する。
【課題を解決するための手段】
【０００４】
したがって、本発明の特徴は、短縮されたロック時間を出力する粗遅延同調器のための方法および装置を提供することによって、ＤＬＬロック時間回路に関連する上記の欠点を克服することである。このようなＤＬＬロック時間回路は、とりわけ同期メモリ構成要素を含む半導体デバイスおよびそのような回路を含む装置で見つけることができる。
【０００５】
第１の概略的態様（ジェネラルアスペクト）では、本発明は、遅延ロック・ループと共に使用する粗遅延同調回路を提供する。前記粗遅延同調回路は、クロック信号である入力信号を受信するための入力ノードと、前記入力ノードに動作可能なように結合され、前記入力信号を調整し前記入力信号によって到達される閾値水準に応答して第１の出力信号を出力するように構成されたトリガ回路と、前記トリガ回路に動作可能なように結合され、前記第１の出力信号を受信するように構成され、第２の出力信号として正ステップ信号を出力するように構成されたエッジ抑制回路であって、前記第１の出力信号と前記第２の出力信号を論理的に合成して第３の出力信号を生成する合成手段（combinational means）を含むエッジ抑制回路と、前記第３の出力信号を出力するための出力ノードとを備える。
【０００６】
第２の概略的態様では、本発明は、遅延ロック・ループ（ＤＬＬ）のロック時間を短縮する方法を提供する。前記方法は、クロック信号である入力信号を受信するための入力ノードを設け、前記入力ノードに動作可能なように結合され、前記入力信号を調整し前記入力信号によって到達される閾値水準に応答して第１の出力信号を出力するように構成されたトリガ回路を設け、前記トリガ回路に動作可能なように結合され、前記第１の出力信号を受信するように構成され、第２の出力信号として正ステップ信号を出力するように構成されたエッジ抑制回路であって、前記第１の出力信号と前記第２の出力信号を論理的に合成して第３の出力信号を生成する合成手段を含むエッジ抑制回路を設け、さらに前記第３の出力信号を出力するための出力ノードを設ける。
【０００７】
第３の概略的態様では、本発明は、同期メモリ構成要素を有する半導体デバイスを提供する。前記半導体デバイスは、前記同期メモリ構成要素に印加される基準クロック信号と、前記同期メモリ構成要素のロック時間を短縮する粗遅延同調回路とを含む。
【０００８】
第４の概略的態様では、本発明は、同期メモリ素子を有する半導体デバイスに同期させる方法を提供する。前記方法は、前記同期メモリ素子に印加される基準クロック信号を出力すること、および前記同期メモリ構成要素のロック時間を短縮する粗遅延同調回路を設けることを含む。
【０００９】
第５の概略的態様では、本発明は、同期式集積回路を含む装置を提供する。前記装置は、同期メモリ構成要素と、前記同期メモリ構成要素に印加される基準クロック信号と、前記同期メモリ構成要素のロック時間を短縮するエッジ抑制器手段を含む遅延ロック・ループとを含む。
【００１０】
本発明の前述の特徴および利点、ならびにその他の特徴および利点は、下記の本発明の実施形態のより具体的な説明から明らかとなるであろう。前述の概説および以下の詳細な説明は、どちらも本発明の例にすぎず、本発明を限定するものではないことを理解されたい。
【００１１】
本発明の特徴および発明態様は、以下の詳細な説明、特許請求の範囲、および後で簡単に説明する図面を読むことで、より明らかとなるであろう。
【発明を実施するための最良の形態】
【００１２】
以下は、本発明による、ロック時間を短縮するためにＤＬＬ内に採用することができる粗遅延同調回路（coarse delay tuner circuit）の構造および方法の詳細な説明である。説明を反復する必要性をなくすために、以下の説明および添付の図面では、ほぼ同じ機能および構造的特徴を有する構成要素には同様の参照番号が割り当てられていることに留意されたい。
【００１３】
多くのデジタル・システムは、動作およびデータ転送のタイミングを同期させるために正確なクロックに依存している。水晶発振器は、あるベース周波数で基準クロック信号を生成するためにしばしば使用される。次いで、このクロック信号は除算または乗算されて、所望の周波数を有する１つまたは複数のクロック信号を生成する。あるいは、外部クロック信号を受信し、それを同様に除算または乗算して内部クロックを生成することもできる。遅延ロック・ループ（ＤＬＬ）および位相ロック・ループ（ＰＬＬ）は、クロック・スキューを、すなわち、フィードバック・クロック信号の位相および周波数と比較した場合の、基準クロック信号の位相および周波数の比較差を、防止するために、これらの同期式集積回路（ＩＣ）において必須のものとなってきた。位相および周波数の差が基本的にゼロであるか、またはある特定の許容範囲内のときに、「ロック」が達成される。このＤＬＬロック、すなわちロック時間を達成するために必要な時間の最短化は、特にディープサブミクロン集積回路チップのＤＬＬでは、ますます難しい命題となっている。
【００１４】
確実にロックさせ、ロック時間も短縮する一方法は、粗遅延同調回路を使用することである。そのような粗遅延同調回路のないＤＬＬでは、結果としてＤＬＬのロック時間が比較的大きくなり、時にはロック・プロセスが遅々として進まないことがある。典型的な粗遅延同調回路は、大きなステップで、入力クロック・パルスの立ち上がりエッジをシフトすることによって動作する。例えば、図１のタイミング図１００には、第１の信号トレース１１０を示してある。第１の信号トレース１１０は、入力基準クロック信号ＲＥＦＣＬＫを表している。第２の信号トレース１２０は、粗遅延同調回路の出力を表し、第１の立ち上がりエッジ１３０が第１の信号トレース１１０（ＲＥＦＣＬＫ）の期間Ｔのある分数と等しい時間に生じることを示している。説明の便宜上、この分数の量は３／４であってもよく、これは第１の立ち上がりエッジが３Ｔ／４の時点で生じることに相当する。
【００１５】
ＤＬＬで使用するための粗遅延同調回路は、所要の時間遅延させる一連のインバータを含む。以下の式により、インバータの必要数を算出することができる。
【００１６】
総遅延＝１インバータ当たりの遅延（ｄ）×インバータ数（ｎ）
この場合では、所望の総遅延は３Ｔ／４であるので、３Ｔ／４＝ｄ×ｎとなる。
【００１７】
あるいは、インバータ数（ｎ）＝総遅延／１インバータ当たりの遅延＝３Ｔ／（４ｄ）となる。一般に、この数は数百のオーダーであり、その場合、このような多数のインバータには、任意の時間に必要なインバータ数を動的に選択する１つまたは複数のデコーダを使用することが追加として必要となる。
【００１８】
次に図２を参照すると、本発明の一実施形態による、エッジ抑制回路と組み合わせた粗遅延同調回路の電気的概略図が示されている。粗遅延同調回路２００は、低域通過フィルタ回路２０５、シュミット・トリガ回路２１０、およびエッジ抑制回路２５０を含む。
【００１９】
低域通過フィルタ回路２０５は、とりわけ抵抗器２０１およびコンデンサ２０２から成る１次（first order）ＲＣネットワークにすることができ、入力信号を必要フォーマットへと修正するのに適したその他の任意の適切な信号調整回路にすることもできる。低域通過フィルタ回路２０５への入力は、入力基準クロック信号であるＲＥＦＣＬＫ信号である。ＲＥＦＣＬＫ信号は、低域通過フィルタ回路２０５によって積分され（すなわち、ランピング（ramping）信号が生成され）、その結果、入力ノードＩＮに繰り返しランピングする信号が生じる。入力ノードＩＮのランピング信号は、シュミット・トリガ回路２１０への入力である。この例示の実施形態では、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ、すなわちｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ２１１、２１２、２１５、およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ２１３、２１４、２１６によってシュミット・トリガ回路２１０を構成する。あるいは、ＭＯＳＦＥＴの他の組合せまたはＢＪＴによってシュミット・トリガ回路２１０を構成することもできる。シュミット・トリガ回路２１０は、出力ノードＯＰで出力信号を生成する。次いで、この出力信号は、エッジ抑制回路２５０へと導かれる。シュミット・トリガ回路で見られる固有のヒステリシス動作特性のために、入力ノードＩＮの入力電圧が、シュミット・トリガ回路２１０を含む特定のトランジスタの上位閾値電圧より上に上昇するまで、出力ノードＯＰの出力信号はハイ状態のままである。上位（アッパー）閾値電圧を上回ると、シュミット・トリガ回路２１０の出力はロー状態へと切り替わる。反対に、ノードＩＮの入力電圧が下位（ロアー）閾値電圧よりも下に下がり、ノードＯＰで出力電圧をハイ状態に切り替えるまで、ノードＯＰの出力信号はロー状態のままである。
【００２０】
一般に、シュミット・トリガ回路の動作は周知されている。より具体的には、本発明の一実施形態では、シュミット・トリガ回路２１０は、低域通過フィルタ回路２０５から入力ノードＩＮを介してランピング信号を受信する。入力ノードＩＮでの入力信号のランピングは、適当な閾値水準でのシュミット・トリガ回路２１０によるトリガの後で、シュミット・トリガ回路２１０からの一連の出力パルスを出力ノードＯＰで生成する。あるいは、シュミット・トリガ回路２１０を、とりわけツェナー・ダイオード回路などの他の適切なトリガ回路と交換することもできる。
【００２１】
出力ノードＯＰからの出力パルスは、Ｄ型フリップフロップ２６０、２７０、インバータ２８０、および、とりわけ１対の２入力ＮＡＮＤゲート２９０、２９５などの合成手段を備えるエッジ抑制回路２５０への入力として供給される。ＣＭＯＳトランジスタ技術を使用してエッジ抑制回路２５０を作製してもよく、その他の適切な技術を採用してもよい。
【００２２】
Ｄ型フリップフロップ２６０、２７０は、再設定可能な正エッジ・トリガ型である。公知のように、各Ｄ型フリップフロップは、データ入力部（Ｄ）、クロック入力部（ＣＫ）、出力部Ｑ、およびリセットまたはイネーブル入力部（ＲＳＴ）を備える。ここでは、Ｄ型フリップフロップ２６０、２７０の出力をゼロまで再設定する際に、パワー・オン・リセット信号（ＰＯＲ）を使用する。動作中、シュミット・トリガ回路２１０からの出力パルスがエッジ抑制回路２５０へ渡されると、正電圧ステップがＮＡＮＤゲート２９０の出力部、ノードＣＬで生成される。
【００２３】
ノードＣＬでのこの正ステップは、ＮＡＮＤゲート２９５でシュミット・トリガ回路２１０の出力ノードＯＰからの信号と論理的にＡＮＤ演算されると、出力クロック信号ＯＵＴＣＬＫを生成する。この図示の例では、出力信号ＯＵＴＣＬＫは、原受信入力ＲＥＦＣＬＫ信号の時間ｔ＝３Ｔ／４にその第１の立ち上がりエッジを有する。したがって、粗遅延同調回路２００は、入力クロック信号ＲＥＦＣＬＫの立ち上がりエッジを３Ｔ／４、すなわちＲＥＦＣＬＫ信号の期間Ｔの約７５％だけシフトする。図３のタイミング図から、粗遅延同調回路２００の機能性をさらに説明することができる。図３は、粗遅延同調回路２００への入力である矩形波（原入力ＲＥＦＣＬＫ信号３１０）と、ノードＩＮでのランピング信号３２０のタイミング図である。また、ノードＯＰでのシュミット・トリガ回路２１０の出力信号３３０、エッジ抑制回路２５０のノードＣＬでの正ステップ信号３４０、およびノードＯＵＴＣＬＫでの出力信号３５０も示してある。
【００２４】
図３が示すように、ノードＯＵＴＣＬＫの出力信号３５０は、ＲＥＦＣＬＫ信号の時間ｔ＝３Ｔ／４（Ｔは、ＲＥＦＣＬＫ信号の期間）でその第１の立ち上がりエッジを有する。本発明の諸実施形態を開示してきた。しかし、当業者には、本発明の教示の範囲内に、ある程度の変更が含まれることが理解されよう。例えば、図２に関連して本明細書で述べた実施形態によって表される特定のトランジスタ技術の代わりに、本発明は、その他のトランジスタ技術を組み込んだ実施形態も含む。同様に、信号の反転も含むことができる。したがって、本発明の本当の範囲および内容を確定するためには、添付の特許請求の範囲が熟読されるべきである。
【図面の簡単な説明】
【００２５】
【図１】関連技術の一実施形態による基準クロック（ＲＥＦＣＬＫ）信号およびそれに対応する粗同調回路出力信号を表すタイミング図である。
【図２】本発明の一実施形態によるエッジ抑制器を有する粗遅延同調器の電気的概略図である。
【図３】本発明の一実施形態による図２の回路の異なるノードにおける各種信号の状態を表すタイミング図である。
【図１】
2006510297.tif 000003
【図２】
2006510297.tif 000004
【図３】
2006510297.tif 000005
【国際調査報告】
2006510297.tif 000006
2006510297.tif 000007