(57)【要約】ＮＭＯＳ電界効果トランジスタ２２は、相変化型メモリ１０のメモリセルを駆動するために利用される場合がある。この相変化型メモリは、ビットラインＢＬ、該ビットラインに結合されるメモリエレメント、ＭＯＳ型トランジスタを通して該メモリエレメントに結合されるワードラインＷＬを備えており、結果として、漏れ電流が大幅に低減される。
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【特許請求の範囲】
【請求項１】
第一の導電性ラインと、
該第一の導電性ラインに結合されるメモリエレメントと、
金属酸化膜半導体（ＭＯＳ）電界効果トランジスタを通して該メモリエレメントに結合される第二の導電性ラインと、
を備えることを特徴とする相変化型メモリ。
【請求項２】
該トランジスタはＮＭＯＳトランジスタである、
請求項１記載のメモリ。
【請求項３】
該第一の導電性ラインはビットラインである、
請求項１記載のメモリ。
【請求項４】
該第二の導電性ラインはワードラインである、
請求項１記載のメモリ。
【請求項５】
該エレメント及び該トランジスタと直列にある抵抗を含む、
請求項１記載のメモリ。
【請求項６】
該トランジスタは、該第二の導電性ラインとゲート結合される、
請求項１記載のメモリ。
【請求項７】
該トランジスタは、該エレメントにドレイン結合される、
請求項６記載のメモリ。
【請求項８】
該トランジスタのソースは、グランドに結合される、
請求項１記載のメモリ。
【請求項９】
第一の導電性ラインと第二の導電性ラインとの間に相変化型メモリセルを結合するステップと、
金属酸化膜半導体（ＭＯＳ）電界効果トランジスタを通して、該第一のラインを該セルに結合するステップと、
を有することを特徴とする方法。
【請求項１０】
該トランジスタのゲートを通して、該トランジスタを該第二の導電性ラインに結合するステップを含む、
請求項９記載の方法。
【請求項１１】
該トランジスタのソースをグランドに結合するステップを含む、
請求項１０記載の方法。
【請求項１２】
該トランジスタをワードラインに結合するステップを含む、
請求項１１記載の方法。
【請求項１３】
該セルをビットラインに結合するステップを含む、
請求項１２記載の方法。
【請求項１４】
該セルをＮＭＯＳトランジスタに結合するステップを含む、
請求項１０記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子メモリ全般に関し、より詳細には、相変化型の材料を使用した電子メモリに関する。
【背景技術】
【０００２】
相変化材料は、少なくとも２つの異なる状態を示す場合がある。これらの状態は、非晶質状態及び結晶性状態と呼ばれる場合がある。これらの状態間の遷移は、選択的に開始される場合がある。これらの状態は、非晶質状態が結晶性状態よりも高い抵抗を示すために区別される場合がある。非晶質状態は、より乱れた原子構造を含んでいる。一般に、相変化材料が利用される場合がある。幾つかの態様では、薄膜のカルコゲン合金材料が特に適している場合がある。
【０００３】
相変化が逆に誘導される場合がある。したがって、メモリは、非晶質状態から結晶性状態に変化する場合があり、又は逆に、その後温度変化に応答して、非晶質状態に戻る場合がある。実際に、それぞれのメモリセルは、プログラマブルレジスタとして考えられる場合がある。高い抵抗状態と低い抵抗状態との間で逆に変化する。相変化は、抵抗の加熱により誘導される場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
既存の相変化型メモリは、漏れ電流を有する。したがって、既存の相変化型メモリの漏れ電流を低減する必要がある。
【発明を実施するための最良の形態】
【０００５】
図１を参照して、相変化型メモリアレイ１０は、列１２ａ〜１２ｃを含む複数の導電性のライン又は列１２、及び行１４ａ〜１４ｃを含む複数の行１４を有している場合がある。それぞれの行１４とそれぞれの列１２の交点では、メモリエレメント又はメモリセル１６である。
【０００６】
それぞれのセル１６は、相変化型メモリ素子１８、抵抗２０及びｎ型金属酸化膜半導体（ＮＭＯＳ）選択ゲート２２を含んでいる。相変化型メモリの例は、限定されるものではないが、テラリアム−ゲルマニウム−アンチモン（ＴｅｘＧｅｙＳｂｚ）材料又はＧｅＳｂＴｅ合金のクラスからなるカルコゲナイド組成を含んでおり、本発明の範囲はこれらに限定されるものではない。代替的に、その電気特性（たとえば、抵抗、電気容量等）がたとえば、光、熱又は電流のようなエネルギーの印加により変化する別の相変化材料が使用される場合がある。この特定の実施の形態では、カルコゲナイド層１０は、約３００Åから６００Åの範囲の厚さを有する場合がある。適切な電位がワードライン（ＷＬ）１４のような導電性ラインに印加されたとき、ＮＭＯＳ型の選択ゲート２２がオンにされ、メモリエレメント１８を含むグランドコネクションを通した電流の流れのためのコネクションが可能となる。メモリエレメント１８は、ワードライン１４に結合される場合がある。
【０００７】
相変化型のメモリエレメント１８は、材料を非晶質にし、メモリエレメントをリセットするために高温に加熱される場合がある（たとえば、プログラム０）。メモリ材料のボリュームを低い方の結晶性の温度に加熱することで、材料が結晶化され、メモリエレメントをセットする（たとえば、プログラム１）。リセット及びセットの非晶質及び結晶性材料のそれぞれとの関連付けは従来のものであって、少なくとも反対の取り決めが適用される場合があることを理解されたい。また、この例より、メモリ材料のボリュームは、メモリ材料のボリュームを通した電流の流れ及び期間を変えることで、部分的にセット又はリセットすることができることも理解されたい。
【０００８】
リセット状態では、相変化型のメモリエレメント１８が非晶質にあるか又は導電性が低い状態にあるとき、ビットライン（ＢＬ）１２ｂは、この例では選択されたビットラインであると考えられる場合があり、リセット電流を供給し、これに隣接するビットライン１２ａ及び１２ｃは、１実施の形態ではゼロボルトを有する。同時に、セル１６ｅが選択されたセルであると仮定すると、ワードライン１４ｂは、電位Ｖddを有し、隣接するワードライン１４ａ及び１４ｃはゼロボルトを有する。
【０００９】
同様に、セット状態では、相変化材料がその導電性が高い状態にあるとき、ビットライン１２ｂはセット電流を送り、隣接するビットライン１２ａ及び１２ｃはゼロボルトを送る。選択されたセル１６ｅをもつワードライン１４ｂは電圧Ｖddを有し、隣接するワードライン１４ａ及び１４ｃは１実施の形態ではゼロボルトである場合がある。電圧Ｖddは、供給電圧である場合がある。
【００１０】
メモリセルを読み取るため、リード電流は選択されたビットライン１２ｂで生じ、隣接するビットラインはゼロボルトを有する。選択されたワードライン１４ｂは電位Ｖddを有し、隣接するワードライン１４ａ及び１４ｃはゼロボルトを有する。
【００１１】
したがって、本発明の１実施の形態では、メモリアレイ１０は、専用のグランドを有している。しかし、バイアスが逆転される場合があり、かかるケースでは、全体のアレイ１０がバイアスされる。
【００１２】
２つの例として、トレンチアイソレーション又はポリシリコンフィールドプレートアイソレーションにより、隣接するビットライン１２に沿った隣接するワードライン間の分離が提供される場合がある。ソースラインは、それぞれのワードライン１４に平行に配置され、２つの隣接するワードライン１４の間で共有される。それぞれのソースラインは、ソースラインに沿ってどの位多くの電圧降下が許容されるかに依存して、４ビット毎、８ビット毎又は１６ビット毎に、メタルグランドラインに周期的に接触される場合がある。
【００１３】
一般に、選択素子２２の電流駆動は、相変化型のメモリセル１８のリセット電流に一致するか、又は該リセット電流を超える場合がある。
【００１４】
しかし、ワードライン１４は、幾つかの実施の形態では一般に大電流を流さないので、メタルストラップを必要としない。一般に、実施の形態のなかには、単一の金属層で十分なことがある。
【００１５】
実施の形態では、バス５２に結合されたプロセッサ５０を含むプロセッサベースのシステムが実現される場合がある。１実施の形態では、バス５２は、相変化型メモリ１０及びワイヤレスインタフェース５４に結合される場合がある。プロセッサ５０は、２つの例を述べれば、汎用プロセッサ又はデジタルシグナルプロセッサである場合がある。
【００１６】
本発明は制限された数の実施の形態に関して説明されたが、当業者であれば、これより様々な変更及び変形を理解されるであろう。特許請求の範囲は、本発明の精神及び範囲に含まれるとして、全てのかかる変更及び変形をカバーする。
【図面の簡単な説明】
【００１７】
【図１】本発明の１実施の形態に概念的な回路図である。
【図２】本発明の１実施の形態のシステムのブロック図である。
【図１】
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【図２】
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【国際調査報告】
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