(57)【要約】本発明は、検出画素マトリックスと、検出画素マトリックスとマトリックスの検出画素によって生成される負荷の読取回路（１７）とを含む光電子検出器とに関する。検出画素は、第１の電極（２６）で被覆された第１の面と第１の面の反対側に配置しかつ第２の電極（２０；２１）で被覆された第２の面とを有する感光性半導体領域（２２）を含む。第１の電極（２６）は検出画素で生成された荷電キャリアを収集することができる金属パターンを含む。本発明は、例えば、スキャナーや写真機、デジタルカメラ、若しくはバイオセンサに使用されるセンサーの製造に適用できる。
2006520099.tif 000002
【特許請求の範囲】
【請求項１】
検出画素マトリックスであって；検出画素は第１の電極（２６）で被覆された第１の面と第１の面の反対側に配置しかつ第２の電極（２０；２１）で被覆された第２の面とを有する感光性半導体領域（２２）を含み；感光性半導体領域（２２）は第１の相に作用するフォトンを荷電キャリアに変換することができ；第１の電極は感光性半導体領域で生成された荷電キャリアを収集することができる金属パターン（２６）を含む；検出画素マトリックスにおいて、
金属パターンの形状が、感光性半導体領域が感光性半導体領域で生成される荷電キャリア全てについて全体で収集する収集領域を構成するように決められていることを特徴とする検出画素マトリックス。
【請求項２】
金属パターン（２６）の形状は、検出画素の感光性半導体領域の全ての点が、金属パターンから感光性半導体領域の材料における荷電キャリアの拡散長の４分の１以下の距離にあるようになっていることを特徴とする請求項１に記載の検出画素マトリックス。
【請求項３】
検出画素はブロックにグループ化され；検出画素のブロックは複数の隣接する検出画素から成るものであり、金属パターンは互いに電気的にリンクされていることを特徴とする請求項１又は２のいずれかに記載の検出画素マトリックス。
【請求項４】
トレンチ（２５）は少なくとも一の検出画素を少なくとも一の隣接する検出画素から分離することを特徴とする請求項１から３のいずれか一項に記載の検出画素マトリックス。
【請求項５】
検出画素の第１面は六角形状を有することを特徴とする請求項１から４のいずれか一項に記載の検出画素マトリックス。
【請求項６】
金属パターン（２６）の形状は、検出画素の中心領域における電荷キャリアを排出するようになっていることを特徴とする請求項１から５のいずれか一項に記載の検出画素マトリックス。
【請求項７】
金属パターン（２６）は複数のブランチを有する星状形状のトラックの組を含み；星の中心は第１の面の中心に配置することを特徴とする請求項６に記載の検出画素マトリックス。
【請求項８】
金属パターンは少なくとも一の環状トラックと該環状トラックを直角に切る少なくとも一の直線トラックとを含み；環状トラックの中心が第１の面の中心に配置することを特徴とする請求項６に記載の検出画素マトリックス。
【請求項９】
金属パターンは第１の面の中心を有する六角形状の少なくとも一のトラックと、該六角の中心と該中心に対して対称な２個の頂点とを通る少なくとも一の直線トラックと含むことを特徴とする請求項６に記載の検出画素マトリックス。
【請求項１０】
トラックは０．３ミクロンより小さい幅を有することを特徴とする請求項７から９のいずれか一項に記載の検出画素マトリックス。
【請求項１１】
金属パターン（２６）は、Ａｌ，Ｃｕ，Ｃｒ，Ｎｉ，Ｗ，Ｔｉ，ＴｉＷ，Ｍｏ，Ｉｎ，Ｐｔ，Ｐｄ，Ａｕ，ＴｉＮ，又はこれらの金属から選択された合金から成ることを特徴とする請求項７から９のいずれか一項に記載の検出画素マトリックス。
【請求項１２】
第２の金属は電気的コンタクト（２１）と拡散バリア層（２０）とから成ることを特徴とする請求項１から１１のいずれか一項に記載の検出画素マトリックス。
【請求項１３】
検出画素は、感光性半導体領域（２２）の第１の面と第１の電極の金属パターン（２６）との間に、第１の面上に接触する拡散バリア層（２３）と拡散バリア層を被覆するＰ型ドープ半導体層（２４）とを含むことを特徴とする請求項１から１２のいずれか一項に記載の検出画素マトリックス。
【請求項１４】
感光性半導体領域（２２）はアモルファスシリコン又は多形性シリコンから成ることを特徴とする請求項１から１３のいずれか一項に記載の検出画素マトリックス。
【請求項１５】
検出画素マトリックスと検出画素で検出される荷電キャリアの読取回路とを含む光電子検出器において、
検出画素マトリックスは請求項１から１４のいずれか一項に記載のマトリクスであり、電気的接続部（１９ａ，１９ｂ，１９ｃ，１９ｄ）が挿入された誘電体層（１８）上に形成され；少なくとも一の検出画素は金属リンク（２７）を用いて、第１の電気的接続部（１９ａ，１９ｃ）に接続された第１の電極の金属パターン（２６）と第２の電気的接続部（１９ｂ，１９ｄ）に電気的にリンクされた第２の電極（２０；２１）とを有することを特徴とする光電子検出器。
【請求項１６】
誘電体層（１８）は読取回路（１７）上に直接形成されていることを特徴とする請求項１５に記載の光電子検出器。
【請求項１７】
読取回路はＣＭＯＳ型回路であることを特徴とする請求項１５に記載の光電子検出器。
【請求項１８】
検出画素用に感光性半導体領域の第１面上に第１の電極を形成する段階であって；第１の電極は感光性半導体領域に生成された電荷キャリアを収集するように設計された金属パターン（２６）の形成を含むところの段階を備えた検出画素マトリックスの製造方法において、
感光性半導体領域は感光性半導体領域で生成された電荷キャリアの全てについて全体で収集する領域を構成することを特徴とする検出画素マトリックスの製造方法。
【請求項１９】
金属パターン（２６）の形成は、検出画素の感光性半導体領域の全ての点が、金属パターンから感光性半導体領域の材料における荷電キャリアの拡散長の４分の１以下の距離にあるようになっていることを特徴とする請求項１８に記載の製造方法。
【請求項２０】
少なくとも一の検出画素を少なくとも一の隣接する検出画素から分離するセクション（２５）の形成を含む請求項１８又は１９のいずれか一項に記載の製造方法。
【請求項２１】
金属パターン（２６）を、画素の中心に生成された電荷キャリアを排出するように形成する請求項１７又は１８のいずれかに記載の製造方法。
【請求項２２】
検出画素のマトリクスと検出画素で検出された電荷キャリアの読取回路（１７）とを含む光電子検出器の製造方法であって：
−読取回路（１７）上に電気的接続部（１９ａ，１９ｂ，１９ｃ，１９ｄ）が挿入された誘電体層（１８）上に形成する段階であって；電気的接続部は誘電体層の第１の面上で開口する第１の端部と第１の面の反対側の誘電体層の第２の面上で開口する第２の端部とを含み；電気的接続部の第１の端部は読取回路（１７）の導電コンタクトスタッドを用いて電気的に接続されるところの段階と、
−電気的接続部の第２の端部上に電気的コンタクト（２０）を形成する段階と、
−誘電体層（１８）及び電気的コンタクト（２０）の上に感光性半導体層を堆積する段階と、
−マトリクスの検出画素を形成するように金属パターン（２６）の全てを堆積する段階であって；検出画素は金属パターン（２６）を含む第１の電極で被覆された第１の面と電気的コンタクト（２０）から成る第２の電極によって被覆された第２の面とを有する感光性半導体領域（２２）を含み；金属パターンの形状は、感光性半導体領域が検出画素の感光性半導体領域に生成された電荷キャリア全てについて全体として収集する領域を構成するようになっているところの段階と、
−導体リンク（２７）のセットを形成する段階であって；導体リンク（２７）は金属パターン（２６）を電気的コンタクト（２０）に接続させるものであるところの段階と、を備えることを特徴とする光電子検出器の製造方法。
【請求項２３】
連続的に、拡散バリア層を堆積する段階と、金属パターン（２６）の全てを堆積する前に感光性半導体層上にＰ型ドープ半導体層を堆積する段階とを含むことを特徴とする請求項２２に記載の光電子検出器の製造方法。
【請求項２４】
金属パターン（２６）の全てを堆積する段階は感光性半導体層にセクション（２５）を形成することによって実施し；このセクションは少なくとも一つの検出画素を少なくとも一つの隣接する検出画素から分離することができることを特徴とする請求項２２又は２３のいずれかに記載の製造方法。
【請求項２５】
導体リンク（２７）がセクション（２５）に形成されていることを特徴とする請求項２４に記載の製造方法。
【請求項２６】
金属パターン（２６）の形成は、検出画素の中心領域の電荷キャリアを排出するようになっていることを特徴とする請求項２２から２５のいずれか一項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検出画素マトリックス、及び、検出画素のマトリックスとマトリックスの検出画素によって生成される負荷（ロード）の読取回路とを含む光電子検出器に関する。
本発明は、検出画素マトリックスの製造方法、及び、及び、検出画素のマトリックスとマトリックスの検出画素によって生成されるロード（負荷）の読取回路とを含む光電子検出器の製造方法に関する。
本発明は例えば、スキャナー、フォトグラフィック装置、デジタルカメラ、及び、特にＤＮＡシーケンシング用のマイクロチップに使用されるセンサの作製に適用可能である。
本発明による光電子検出器は例えば、ＣＭＯＳ（相補型ＭＯＳ）技術読取回路の表面に一体に集積されたまぶしさ防止イメージャーの作製を可能とする。
【背景技術】
【０００２】
ＣＭＯＳ読取回路上に一体に装備されたイメージャーの製造の現在の技術には、読取回路コンタクトスタッド上にＮＩＰ、ＩＰ、ＰＩＮ、又は、ＩＮタイプの層を形成することを含む。次いで、画素すべてに取り付けられた導電性透明酸化物層を配置して、フォトダイオードの周縁に沿って横に傾斜する頂部電極を形成する。
【０００３】
この技術によって、ＣＭＯＳ型読取回路に頂部コンタクトを付けるために追加的に溶接する必要なく、集積的かつ一体的にイメージャーを作製することができる。これによって、時間が節約され、コストの低減が図られ、コンポーネントの信頼性が向上する。
【０００４】
それにもかかわらず、画素間にロード若しくはフォトンの側部漏れが残るという欠点がある。画素間のロード若しくはフォトンの側部漏れのこの現象は、相互変調を低減するとして公知である。
【０００５】
第１の技術は、米国特許第６，２１５，１６４号明細書に記載されているように、絶縁領域を用いて画素を互いに分離することを含む。この技術は図１Ａに示されている。
【０００６】
基板は、導電接続部３ａ，３ｂ，３ｃ，３ｄが形成されている内部接続構造２によって被覆されている。複数の検出画素は導電接続構造２の表面上に形成される。各検出画素は２個の電極に囲繞された真性半導体領域６を含む。金属コンタクトスタッド４を用いて構造２に形成された導電接続部に第１の電極５を接続する。絶縁誘電体領域７は互いに真性半導体領域６を分離する。Ｐ型ドープ層８は半導体領域６及び絶縁誘電領域７全体を被覆する。透明導電層９は層８を被覆し、全検出画素用の第２の電極を構成する。導電層９は、内部接続構造２に形成された導電接続部のうちの一つを用いて基板に電気的に接続される。
【０００７】
誘電体領域７は検出画素を互いに絶縁することができるのが好都合である。しかしながら、誘電体領域７の存在は欠点である。実際、半導体領域６と絶縁誘電領域７との間の界面の深刻な漏れのおそれがある。実際、絶縁誘電媒体のバルクにおいて原子は隣り合うもの同士で均質に結合するのに対して、表面では原子は異なる結合をする。従って、異なる原子結合は絶縁誘電領域７及び半導体領域６の界面に存在する。これによって導電性となる欠陥中心が形成される。
【０００８】
さらに、感光層を完全に被覆する透明導体層９は受けた光を部分的に吸収し、これによって検出されるフォトンの数は減少する。さらに、透明導体層９も酸化物層である。従って、透明導体層の特性は経時的に変化し、この作製はいつも簡単で再製可能というわけではない。これがもう一つの欠点である。
【０００９】
第２の技術は、光が電極間に位置する領域にあたるのを防止する光学的層を形成することを含む。この技術は欧州特許第１，１２２，７９０号明細書に記載されているが、図２に示した。基板１０は導電接続部１２ａ，１２ｂ，１２ｃ，１２ｄが形成されている内部接続構造１１で被覆される。複数の検出画素を内部接続構造１１の表面に形成される。各検出画素は２個の電極に囲繞された真性半導体領域を含む。第１の電極１３は基板１１に形成された金属接続部に取り付けられる。真性半導体１４は、電極１３を被覆する層部分１４は検出画素の半導体領域を構成するように、基板１１及び金属コンタクトスタッド１３を被覆する。Ｐ型ドープ層１５は層１４を被覆し、全画素用の第２の電極を構成する。
【００１０】
不透明導電層１６は層１５を被覆する。不透明導電層１６は、フォトンを通過させるために、検出画素の垂直方向に沿って配置する開口１７を含む。不透明領域１８は開口１７と隣接画素間に配置する感光性領域をマスクする光学マスクとを分離する。光学マスクの存在は、検出されるフォトンの数のかなりの減少につながる。イメージャーの充填因子（フィリングファクター）はかなり減少する。さらに、それにもかかわらず、光学マスクは電気的負荷が真性半導体層１４を介して隣接画素間を循環するのを防止する。従って、この技術は光学的相互変調を減少させるが、電気的相互変調は減少させない。
【００１１】
一般的には、相互変調は現在、画素のサイズをさせるというますます重要な問題となっている。実際、画素間の距離は現在は、感光性領域（通常はμmの範囲）における電子の平均自由工程に匹敵する。このような近接から生ずる問題を克服するために、特に適合された読取回路を設計することは必要になることが多い。これが別の不都合を生じさせる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上述の不都合のいずれも有さない。
【課題を解決するための手段】
【００１３】
本発明は、検出画素のマトリックスに係り；画素は第１の電極によって被覆された第１の面と第１の面の反対側の面に配置し、第２の電極によって被覆された第２の面とをを有する感光性半導体領域を含み；感光性半導体領域によって、第１の面に作用するフォトンが電荷キャリアに変換し；第１の電極は感光性半導体領域に生成される電荷キャリアを収集することができる金属パターンを含む。金属パターンの形状は、感光性半導体領域が全体として感光性半導体領域で生成された全電荷キャリアについての収集領域を構成するように決められる。
【００１４】
本発明の他の特徴では、金属パターンの形状は、検出画素の感光性半導体領域の全ての点が感光性半導体領域の材料における電荷キャリアの拡散長の４分の１である金属パターンから距離にあるように形成されている。
【００１５】
本発明の他の特徴では、検出画素はブロックにグループ化され；検出画素のブロックは金属パターンが電気的に互いにリンクする複数の隣接検出画素である。
【００１６】
本発明の他の特徴では、トレンチは少なくとも一の検出画素を少なくとも一の隣接検出画素から分離する。
【００１７】
本発明の他の特徴では、検出画素の第１の面は六角形状である。
【００１８】
本発明の他の特徴では、金属パターンは、検出画素の特に中心領域の電荷キャリアを排出するのに適している。
【００１９】
本発明の他の特徴では、金属パターンは複数の枝（ブランチ）を有する星状形状のトラックの組を含み；星の中心は特に第１の面の中心に配置する。
【００２０】
本発明の他の特徴では、金属パターンは少なくとも一の円環トラックと円環トラックを直角に切る少なくとも一の直線トラックとを含み；円環トラックの中心は特に第１の面の中心に配置する。
【００２１】
本発明の他の特徴では、金属パターンは第１の面上に特に中心を有する六角形状の少なくとも一のトラックと、六角形状の中心とその中心に対して対称な２個のピークとを通る少なくとも一の直線トラックとを含む。
【００２２】
本発明の他の特徴では、トラックは特に０．３μmより小さい幅を有する。
【００２３】
本発明の他の特徴では、金属パターンはＡｌ，Ｃｕ，Ｃｒ，Ｎｉ，Ｗ，Ｔｉ，ＴｉＷ，Ｍｏ，Ｉｎ，Ｐｔ，Ｐｄ，Ａｕ，ＴｉＮ，又はこれらの金属から選択された合金から成る。
【００２４】
第２の金属は電気的コンタクト及び拡散バリア層から成る。
【００２５】
本発明の他の特徴では、検出画素は、感光性半導体領域の第１の面と第１の電極の金属パターンとの間に、第１の層に接触する拡散バリア層と、拡散バリア層を被覆するＰ型ドープ半導体層とを含む。
【００２６】
本発明の他の特徴では、感光性半導体領域はアモルファスシリコン又は多形性シリコンから成る。
【００２７】
本発明は、検出画素のマトリックスと検出画素で検出された電荷キャリアの読取回路とを含む光電子検出器に関する。検出画素のマトリックスは電気接続部が挿入された誘電層上に形成された本発明によるマトリックスである；少なくとも一の検出画素は金属接続部（リンク）を用いて第１の電気接続部に接続された第１の電極、及び、第２の電気接続部に電気的に接続された第２の電極の金属パターンを有する。
【００２８】
本発明の他の特徴は、誘電層を直接、読取回路上に形成することである。
【００２９】
本発明の他の特徴は、読取回路はＣＭＯＳ型回路である。
【００３０】
本発明はまた、本発明による検出画素のマトリクスの製造方法に関する。この方法は、検出画素について、感光性半導体領域の第１の面上に第１の電極を形成することを含み；第２の電極は感光性半導体領域に生成された電荷キャリアを収集するように設計された金属パターンの形成を含む。金属パターンの形成は、感光性半導体領域が感光性半導体領域に生成された電荷キャリア全てについての収集領域を全体として顕著に構成するように適合されている。
【００３１】
本発明はまた、検出画素のマトリクスと検出画素に検出された電荷キャリアの読取回路とを含む光電子検出器を製造する方法に関する。光電子検出器の製造方法は：
−読取回路上に電気的接続部が挿入された誘電体層を形成する段階であって；電気的接続部は誘電体層の第１の面上に開口する第１の端部と第１の面の反対側の誘電体層の第２の面上に開口する第２の端部とを含み；電気的接続部の第１の端部は読取回路の導電コンタクトスタッドを用いて電気的に接続されるところの段階と、
−電気的接続部の第２の端部上に電気的コンタクトを形成する段階と、
−誘電体層及び電気的コンタクトの上に感光性半導体層を堆積する段階と、
−マトリクスの検出画素を形成するように金属パターン全体を堆積する段階であって；検出画素は金属パターンを含む第１の電極で被覆された第１の面と電気的コンタクトから成る第２の電極によって被覆された第２の面とを有する感光性半導体領域を含み；金属パターンの形状は、感光性半導体領域が検出画素の感光性半導体領域に生成された電荷キャリア全てについての収集領域を全体として構成するように適合されるところの段階と、
−導体リンクのセットを形成する段階であって；導体リンクは金属パターンを電気的コンタクトに接続させるものであるところの段階と、を備える。
【００３２】
本発明のさらなる特徴では、光電子検出器を製造する方法は、連続的に、拡散バリア層を堆積する段階と、金属パターン全てを堆積する前に感光性半導体層上にＰ型ドープ半導体層を堆積する段階とを含む。
【００３３】
本発明の他のさらなる特徴では、金属パターンの全てを堆積する段階は感光性半導体層にセクション（区分け部分）を形成することによって実行し；このセクションは少なくとも一つの検出画素を少なくとも一つの隣接する検出画素から分離することができるものである。
【００３４】
本発明の他のさらなる特徴は、導体リンクがセクションに形成されている。
【００３５】
本発明による光電子検出器は、各画素又は画素のブロックを個々にアドレッシングすることを可能とする非常に低い相互変調（インターモジュレーション）を有するアンチ・グレア（まぶしい）構造である。さらに、本発明の好適な実施形態により選択された材料によって、経時劣化を大きく低下し、動的性能（ダイナミック・パフォーマンス）を増大させ得る。得られるダイオードはより高速で、経時的にはるかに安定であり、大きな局所的なグレアに耐性を有する。これによって、性能が明白に改良される。さらに、この構造の製造方法は単純であり、堅固である。
【００３６】
検出画素の表面に形成された金属パターンは画素ボリュームで生成された電荷キャリア全てを確実に収集するように設計されている。好都合なことには、従って、検出画素の感光性半導体領域全体は、感光性半導体領域で生成された電荷キャリア全てに対する収集領域を確実に構成する。電荷キャリア収集領域は、生成されたいかなる電荷キャリアもほぼ電極で収集される領域であり；この領域を越えて生成される電荷キャリアが収集される可能性は実質的にはゼロである。
【００３７】
本発明の一実施形態では電界線は画素の中心に集中し、これによって、画素の中心で掲出される電荷キャリアを排出することができる。従って、検出される電荷キャリアのいかなる側部への拡散も回避することが可能とある。
【００３８】
本発明は、各検出画素のクロスリンクを可能とする。クロスリンクは例えば、過大な負荷が隣接画素に達するのを防止する。これによって、イメージの定義が改良される。頂部電極金属パターンは、電荷キャリアを効率的に収集する等電位線を構成する。さらに、頂部電極が接地される必要はないので、各画素に個別にアドレスすることも可能である。各カラーすなわち、赤、緑、青のそれぞれについての画素の３個のサブネットワークを構成することができる。また、感光性材料を作る多形性シリコンの使用によって、光電子変換の経時的な安定性、速度及び効率をかなり増大させ得る。この材料は強い光強度に対して特に耐性を有し、かつ、瞬間的な負荷ダイナミクスがかなり改善されるほど低い状態密度を有する。このような材料で得られる残留磁気は、非常に高い周波数で作動できる標準の材料で得られるものより低い。従って、本発明の好適な実施形態により実施される技術は、アナログ及びデジタルの回路の両方の、現在の広範囲のＣＭＯＳ型読取回路に両立する（コンパチブルである）。
【００３９】
好都合なのには、本発明では、画素のグレアを回避することができ、強い光（爆発、大きな拡大、大きな合焦等）に耐性を有する迅速でかつ経時的に非常に安定なイメージを得ることができる。各画素は他と区別できるので、弱い照明がイメージを均一化するように検出画素に補正を行うことができる。イメージャー（インテリジェントな網膜）内に集積されるイメージ（画像化）工程、及び／又は、各フォトダイオードの２個の電極に個別にアクセスすることを要するいかなる作動を行うこともできる。
【００４０】
本発明は、画素内で光生成した電荷キャリアの拡散長はこれらは頂部電極の金属パターンに容易に達するものなので、約数ミクロンの直径の画素を作製するのに特に好都合な用途を想定できる。これは本発明の最大の独創的な側面の一つである。
【００４１】
従来技術と比較した本発明の他の利点は実現の容易さである。実際、本発明では、導電性透明酸化物の使用を排除することができ、頂部電極は好都合にもＣＭＯＳ技術で従来使用されている金属から成ることに限定することができる。
【発明を実施するための最良の形態】
【００４２】
本発明の他の特徴及び利点は、以下の本発明の好適な実施形態を読むことによって明らかになるだろう。
【００４３】
全図面を通じて同じ符号は同じ構成要素を示す。
【００４４】
図３は、本発明によるイメージャーの断面図である。
【００４５】
例えば、ＣＭＯＳ型読取（読出）回路が形成されてもよい基板１７上に誘電層１８が形成され、電気的接続部１９ａ，１９ｂ，１９ｃ，１９ｄが形成されている。電気的接続部１９ａ，１９ｂ，１９ｃ，１９ｄは（図３に図示していない）読取回路のコンタクトスタッドに取り付けられている。複数の検出画素が誘電層１８の表面に形成されている。各検出画素は、２個の電極に囲繞された感光性半導体領域２２を含む。導電性拡散バリア領域２０（例えば、ＴｉＮ層）及び導電性コンタクト２１（例えば、ｎ型ドープ半導体層）は、誘電層を挿入された電気的接続部（１９ｂ、１９ｄ）に接触して形成された第１の電極を構成する。半導体領域２２は、例えば、非ドープアモルファスシリコン若しくは非ドープ多形性（ポリモルファス）シリコンから成る感光性領域である。好適には、限定的ではないが、感光性領域２２は導電性透明拡散バリア２３（例えば、水素化（hydrogenerated）炭酸シリコン）とこの拡散バリア２３上に配置された他のＰ型ドープ半導体層２４とによって被覆されている。層１２は例えば、ＰＥＣＶＤ（プラズマ化学気相堆積法）によってプラズマの助けを受けてトリメチルボラン（（ＣＨ３）３−Ｓｉの分解によって形成する。金属パターン２６は層２４の表面を被覆し、検出画素の第２の電極を構成する。
【００４６】
パターン２６は例えば、Ａｌ，Ｃｕ，Ｃｒ，Ｎｉ，Ｗ，Ｔｉ，ＴｉＷ，Ｍｏ，Ｉｎ，Ｐｔ，Ｐｄ，Ａｕ，ＴｉＮ，又は電気伝導度を最適にする合金若しくは金属の組み合わせからなり得る。各画素について、電極２６は誘電層１８に形成された金属接続部１９ａ，１９ｃに結合された側部導体リンク２７によって延伸されている。
【００４７】
本発明の第１の実施形態では、画素若しくは画素群は図３に示されたストレート部２５によって互いに分離されている。後者の場合、２個の画素間の距離は、光生成電荷が電極を再結合するのに被覆しなければならない距離がその電荷の拡散長の４倍以下に選択できるときに、光生成電荷の拡散長の５倍以上に選択される。
【００４８】
好都合なのは、本発明によるイメージャーは画素間に誘電媒体を含まず、出力において、上述のようなリーク電流が発生し得ないことである。さらに、感光性材料は安定性及び作動速度を増大するためにアモルファス若しくはポリモルファスシリコンから成るのが好ましい。
【００４９】
図４Ａ及び図４Ｂは、本発明によるイメージャーの第１の画素の例の斜視図及び平面図である。
【００５０】
図４Ａ及び図４Ｂの例では、画素は六角晶形状を有し、層２４を被覆する電極２６は互いに１２０°で２個の枝（ブランチ）を有する星状の形状を有する。２個の枝だけが層２４の表面に部分的に延伸しており（拡がっており）、他方、第３の枝は、（図４Ａ及び図４Ｂに図示せず）誘電層１８に金属接続部１９ａに結合された側部導体リンク２７に結合するために、表面の上に拡がっている。電極２６は電荷を収集する。電極２６の星状形状は好都合にも、画素の中心に電解ラインを集中させることができ、出力の際に、ロードの側部分散を防止する。さらに、Ｐ型ドープ層２４と電極２６との間のコンタクトの弱い電気抵抗によって、応答速度及びノイズによる３つの良好な性能レベルを有する検出器を得ることが可能となる。さらに、電気的コンタクト（電極、基板接続部（コネクション）等）を形成するの用いることができる金属は好適には、標準のＣＭＯＳ技術と両立する。従って、アルミニウム、窒化チタン、タングステン、又は窒化タングステン製の電気接続電極を用いることが可能である。
【００５１】
電極２６を備える枝は好適には、例えば、０．３μm若しくはそれ以下の非常に薄いトラックから成る。電極２６は層２４の非常に小さい領域を被覆するだけであり、これにより、非常にわずかの光が活性領域に侵入するのを防止するだけである。
【００５２】
図５は、図４Ａ及び図４Ｂで示したようなイメージャーの画素群の平面図である。画素の関係は蜂の巣型構成を示す。このような構成は他にも理由があるが、維持されている。というのは、鋭すぎ、電解の局所的な集中につながる角度を避けることが可能にするからである。表した３個の画素は例えば、３個の基準色、赤（Ｒ）、緑（Ｇ）、及び青（Ｂ）に対応する。頂部電極と読取回路との接続は六角形の角に配置する。それにもかかわらず、一般的には接続点の位置が誘電層の下に配置する読取回路によって選択されるので、他の構成が可能である。
【００５３】
図６Ａ及び図６Ｂは、図５の例に従って分類されるイメージャーの画素群の平面図及び部分切開図である。頂部電極２６は、側部接続部２７と基板１７の電気的コンタクトスタッドＥ１への誘電層１８に形成された電気的接続部とを用いてリンクされ、底部電極２０，２１は基板１７の電気的コンタクトスタッドＥ２にリンクされている。
【００５４】
図７Ａ−図７Ｅは、頂部電極について種々の可能なジオメトリの異なる例を示す。前述のように、頂部電極２６は電荷の収集を最適化するが他方光吸収を最小化するように設計される。電極２６を構成するトラックの幅はこの目的で選択される（例えば、０．３μmより小さい、上述のもの）。さらに、トラックは、電解ラインを画素の中心にフォーカスさせるために配置され、画素の中心への電荷の流れを最大にすることができる。
【００５５】
図７Ａ及び図７Ｂは２個の星状電極の変形例を示す。図７Ａは上述の３個の枝を有する変形例を示す。図７Ｂは６個の枝の変形例であって、隣接する枝間が６０°であるものを示す。
【００５６】
図７Ｃ及び図７Ｄは王冠状電極の２個の変形例を示す。図７Ｃの変形例では、電極２６は中央円環部２８と円環部２８に接続された直線部２９とを含む。円環部２８によって仕切られた表面の外側に配置する直線部２９は直角に後者を切る。
【００５７】
図７Ｄの変形例では、電極２６は２個の中央円環部と直線部とを含む。中央円環部３０，３１は同心であり、いずれも直角で直線部２９に接続する。２個以上の円環部若しくは王冠部を含む電極パターンも可能である。より一般的には、円環部のサイズ及び数は画素のサイズ及び材料中の電荷の拡散長に適合する。
【００５８】
本発明では、画素の感光性半導体領域のサイズが、数個の電荷の拡散長で選択される。図７Ｃで示した場合では、王冠部２８の直径ｄは例えば、電荷の拡散長の３倍と等しくてもよく、図７Ｄの場合には、王冠部は例えば、電荷の拡散長の３倍と等しい距離で分離（離隔）されていてもよい。
【００５９】
図７Ｅは蜘蛛の巣状電極を示す。電極２６は例えば、２個の六角形状部と６個の直線部を含む。２個の六角形状部は１方が他方の中に配置し、６個の直線部は隣接する２個は互いに６０°の角度を形成する。前述のように、サイズは電荷の拡散長に基づいて調整される。
【００６０】
図８Ａから図８Ｄは、本発明の光検出器を製造する工程の例の異なる段階を示す。電気的接続部１９ａ、１９ｂ、１９ｃ、１９ｄが挿入された誘電層１８は、読取回路１７から形成されたすべてのものの上にある（図８Ａ参照）。読取回路１７は、図８Ａ−図８Ｄに示したような平坦面若しくは非平坦面を有することができる。次いで、電気的コンタクト（拡散バリア２０及び導体コンタクト２１）を、電極（図８Ｂ参照）を形成するために電気的接続部１９ａ，１９ｂ，１９ｃ，１９ｄ上に形成する。次いで、真性半導体層、拡散バリア層及びＰ型ドープ導体層を誘電層１８上に形成する。次いで、図８Ａ−図８Ｄに示した例では、Ｐ型半導体層、拡散バリア層及び感光性半導体層を彫り刻んで、符号２５で示した部分（セクション）（図８Ｃ参照）によって互いに離間した画素のセットを形成する。本発明の他の実施形態では（図示しない）、Ｐ型半導体、拡散バリア及び感光性半導体層を彫り刻まず、画素を部分（セクション）によって分離しない。
【００６１】
次いで、金属パターン２６は画素表面上に形成し、誘電層１８（図８Ｄ参照）に挿入された金属接続部への側部導体リンク２７を用いて接続される。表面電極２６の形成は、金属層を堆積し、次いで、電極パターンを形成するために金属層を彫り刻むことによって実施される。側部導電リンク２７を部分（セクション）２５に形成する。（図示しないが）画素が互いに分離されない場合には、側部導電リンク２７を公知の金属化ホール技術によって形成する。
【００６２】
本発明の特定の実施形態では、隣接する数個の画素の金属パターン２６を相互接続することができる。非限定的な例として、例えば図９に示したような六角形状画素構造の場合は、隣接画素間に配置する電気的コンタクトＣを用いて複数の金属パターン２６をリンクすることが可能である。従って、コンタクトＣは同じ頂部導体コンタクトスタッドＰ１にリンクでき、他方、底部電極２０，２１は下部導体コンタクトスタッドＰ２にリンクされる。数個の隣接する画素の表面電極２６のグループ化によってイメージのスムージング又はフィルタリングが可能となる。従って、イメージの連続バックグランドノイズを除去すること、又は、技術的揺らぎの結果であるパフォーマンスの変動を構成することが可能である。
【図面の簡単な説明】
【００６３】
【図１】従来技術によるイメージャーの第１の実施例を示す。
【図２】従来技術によるイメージャーの第２の実施例を示す。
【図３】本発明によるイメージャーの断面図である。
【図４Ａ】本発明のイメージャーの第１の画素例の斜視図である。
【図４Ｂ】本発明のイメージャーの第１の画素例の平面図である。
【図５】図４Ａ及び図４Ｂに示した例によるイメージャーの画素群の平面図である。
【図６Ａ】図５の例によるグループ化されたイメージャーの画素群の平面図である。
【図６Ｂ】図５の例によるグループ化されたイメージャーの画素群の部分切開図である。
【図７Ａ】異なる電極ジオメトリを示す画素群の平面図である。
【図７Ｂ】異なる電極ジオメトリを示す画素群の平面図である。
【図７Ｃ】異なる電極ジオメトリを示す画素群の平面図である。
【図７Ｄ】異なる電極ジオメトリを示す画素群の平面図である。
【図７Ｅ】異なる電極ジオメトリを示す画素群の平面図である。
【図８Ａ】本発明による光電子検出器を製造する方法の各段階を示す図である。
【図８Ｂ】本発明による光電子検出器を製造する方法の各段階を示す図である。
【図８Ｃ】本発明による光電子検出器を製造する方法の各段階を示す図である。
【図８Ｄ】本発明による光電子検出器を製造する方法の各段階を示す図である。
【図９】本発明の一実施形態を示す図である。
【符号の説明】
【００６４】
１７  読取回路
２０，２１  第２の電極
２２  感光性半導体領域
２６  金属パターン
【図１】
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【図２】
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【図３】
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【図５】
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【図９】
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【国際調査報告】
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