(57)【要約】データ処理装置は、それぞれ独自の周期的なクロック信号の制御下で動作する複数の処理回路を含み、この結果、前記クロック信号は、異なる周波数を持つことができ、及び／又は自律的であることができる。前記複数の処理回路はそれぞれ、メモリアクセス要求を出力する出力部を持ち、前記メモリアクセス要求は、特定のプロセッサのクロック信号により定められた有効持続期間だけ前記出力部に残る。多重化回路は前記メモリに対するアクセス要求を多重化する。前記メモリは、先行するアクセス要求の受容の後に続いてアクセス要求を受容することができる前に、最小メモリ繰り返し周期を必要とする。前記処理回路のクロック周期は、前記最小メモリ繰り返し周期より長い。タイミング回路は、第１のデータ処理回路からの各特定のアクセス要求が受容される受容時点を選択する。前記特定の要求が受容される時点は、常に、前記特定のアクセス要求が行われる有効持続期間内である。前記タイミング回路は、前記有効持続期間内で前記受容時点の位置を変更し、この結果、前記位置は、他のプロセッサからのアクセス要求をこの前に受容する余地を与えるために遅延される。この後に、前記第１のデータ処理回路からの連続したアクセス要求の使用中に連続したステップで前記有効持続期間の開始に向けて前記位置が戻される。
2006527878.tif 000002
【特許請求の範囲】
【請求項１】
メモリアクセス要求を出力する出力部をそれぞれ持つ第１及び第２のデータ処理回路であって、少なくとも前記第１のデータ処理回路がそれぞれの有効持続期間の間にそれぞれのアクセス要求を出力する当該第１及び第２のデータ処理回路と、
前記第１及び第２のデータ処理回路の出力部に結合された入力部を持つ多重化回路と、
先行するアクセス要求の受容の後の少なくとも最小メモリ繰り返し周期の後に、前記アクセス要求のそれぞれを連続して前記多重化回路の出力部から受容する入力部を持つメモリ回路と、
前記第１及び第２のデータ処理回路並びに前記メモリ回路と結合されたタイミング回路であって、前記タイミング回路が、前記有効持続期間が前記最小メモリ繰り返し周期より長い周期で実質的に周期的であるように前記第１及び第２のデータ処理回路の動作をそれぞれ実質的に周期的に時間調整するように構成され、前記タイミング回路は、前記第１のデータ処理回路からの各特定のアクセス要求が、この特定のアクセス要求が行われる前記有効持続期間内に受容される受容時点を選択するように構成され、前記タイミング回路が前記有効持続期間内で前記受容時点の位置を変更し、この結果、先に前記第２のデータ処理回路から前記多重化回路により送られたアクセス要求を受容する余地を与えるために前記位置が前記有効持続期間内で遅延され、後の有効な周期内の前記第１のデータ処理回路からの連続したアクセス要求の使用中に連続したステップで前記有効持続期間の開始に向けて前記位置が移動される、当該タイミング回路と、
を有するデータ処理装置。
【請求項２】
前記タイミング回路が、前記第１及び第２のデータ処理回路のクロック入力部にそれぞれ結合された第１及び第２のクロック回路を有し、これにより前記アクセス要求は、行われる場合には、前記第１及び第２のデータ処理回路により前記第１及び第２のクロック回路の第１及び第２の周波数にそれぞれ切り替えられ、前記第１及び第２の周波数の和が、前記最小メモリ繰り返し周期の逆数より小さい、請求項１に記載のデータ処理装置。
【請求項３】
前記タイミング回路が、前記第１及び第２のクロック回路に結合された入力部と、前記多重化回路の制御入力部に結合された出力部とを有する非同期アービタ回路を有し、前記アービタ回路が、前記第１及び第２のデータ処理回路のいずれから前記多重化回路が前記アクセス要求を送るのかを制御するように構成され、前記アービタ回路が、前記第１及び第２のデータ処理回路のクロック信号の遷移の先着順で前記データ処理回路から選択する、請求項２に記載のデータ処理装置。
【請求項４】
前記非同期アービタ回路に結合されたトリガ入力部を持ち、前記メモリにアクセスするタイミング信号を生成するように構成された非同期タイマ回路を有し、前記非同期アービタ回路が要求を選択し前の最小メモリ繰り返し周期が完了するたびに前記非同期タイマ回路がメモリアクセスサイクルをトリガする、請求項３に記載のデータ処理装置。
【請求項５】
前記メモリ回路が、レジスタと記憶ユニットとを有し、前記レジスタが、前記第１のデータ処理回路と前記記憶ユニットとの間に結合され、前記遅延が前記タイミング回路により決定されると前記タイミング回路の制御下で前記記憶ユニットにより使用される少なくとも前記第１のデータ処理回路からのアクセス要求情報をラッチする、請求項１に記載のデータ処理装置。
【請求項６】
前記メモリ回路が、アクセス要求に応答して連続したステップで実行する一連の連続して結合されたパイプライン段を有し、前記最小メモリ繰り返し周期が、前記パイプライン段の１つが前記ステップの１つを実行するのに必要とされる時間間隔に対応する、請求項1に記載のデータ処理装置。
【請求項７】
前記メモリ回路がメモリバンクを有し、前記メモリバンクのそれぞれが、前記パイプライン段のそれぞれ１つにそれぞれ結合され、前記バンクの中の異なるバンク内の前記要求のそれぞれを連続して処理する、請求項６に記載のデータ処理装置。
【請求項８】
前記バンクが、集積回路の空間的な行に沿って連続した位置に配置され、前記行に沿った連続した位置で前記要求の中の読み出された要求に応答して読み出されたデータを出力する読み出しデータ出力部を持ち、前記第２のデータ処理回路が、前記出力部に結合されたディスプレイドライバ回路を有する、請求項７に記載のデータ処理回路。
【請求項９】
前記要求の中の読み出し要求に応答して前記メモリ回路から読み出されたデータを複製し、前記第１のデータ処理回路のアクセス要求を処理する間に前記第２のデータ処理回路に前記読み出されたデータを供給する、前記メモリ回路と前記第２のデータ処理回路との間に結合されたデータレジスタを有する、請求項１に記載のデータ処理装置。
【請求項１０】
前記メモリ回路が、第１のデータワード長を持つ複数のバンクを有し、前記要求の中の書き込み要求が、バンク選択情報及び前記第１データワード長の書き込みデータを有し、前記データレジスタが、各読み出し要求に応答して並列に前記複数のバンクからデータを受信する第２のデータワード長を有する、請求項９に記載のデータ処理装置。
【請求項１１】
前記第２のデータ処理回路が、読み出されたデータに応じて表示デバイスのコンテンツを駆動することにより前記メモリからの前記読み出されたデータを処理するディスプレイドライバを有する、請求項１に記載のデータ処理装置。
【請求項１２】
最小メモリ繰り返し周期の後に毎回連続したアクセス要求を受容することができるメモリ回路を備えるステップと、
複数のデータ処理回路の第１及び第２の出力部においてアクセス要求信号を生成するステップであって、前記アクセス要求が有効持続期間に対して毎回前記第１の出力部に残り、前記有効持続期間が前記最小メモリ繰り返し周期より長い、当該生成するステップと、
前記メモリ回路に対して前記第１及び第２の出力部からのアクセス要求を時分割多重化するステップと、
前記第１の出力部が前記アクセス要求を出力する前記有効持続期間の開始と有効な周期からの前記アクセス要求の受容との間の遅延を制御するステップであって、特定の有効な周期の前記遅延が前記特定の有効な周期の終了の少なくとも１最小メモリ繰り返し周期前に位置するまで、前記第１の出力部からの連続したアクセス要求の使用中に前記遅延が連続したステップで減少される、当該制御するステップと、
この後に、前記第２の出力部からの前記アクセス要求の少なくとも１つの受容を生じるステップであって、前記第１のデータ処理回路の次のアクセス要求がこの次のアクセス要求が前記出力部に残る有効な周期内に受容される前に前記遅延を増加させる、当該生じるステップと、
を有する、データを処理する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる回路により実行される処理が同じシングルポートメモリにアクセスする装置に関する。
【背景技術】
【０００２】
理論的には、マルチポートメモリは、異なる回路が独立に同じメモリ回路にアクセスすることを可能にする理想的な解決策である。実際には、しかしながら、現実のマルチポートメモリは、従来のシングルポートメモリと比較してかなりのオーバーヘッドを伴うので、好ましくない。したがって、擬似マルチポートメモリを実現するためにシングルポートメモリがしばしば使用される。
【０００３】
米国特許公開公報ＵＳ５７０６４８２から、画像データを記憶するシングルポートメモリ回路を有する擬似マルチポートメモリを持つ装置が既知である。書き込み処理を実行する第１の回路及び読み出し処理を実行する第２の回路は両方とも前記メモリにアクセスすることができる。ＦＩＦＯ書き込みキューが、メモリポートと前記第１の回路との間に与えられ、ＦＩＦＯ読み出しキューが、前記メモリポートと前記第２の回路との間に与えられる。アービタ回路は、前記ＦＩＦＯ読み出しキューがアンダーフローする場合にデータがメモリから読み出されることを可能にする。そうでなければ、前記ＦＩＦＯ書き込みキューが、前記第１回路からバッファされた書き込みコマンドを実行するためにアクセスを許可される。前記メモリは、前記第１及び第２の回路による読み出し及び書き込みアクセスの周波数より高い周波数でアクセスされる。ＵＳ５７０６４８２は、メモリ書き込み速度及びメモリ読み出し速度が、それぞれ書き込みバッファへのデータの書き込み速度及び読み出しバッファからのデータの読み出し速度の少なくとも２倍であるべきであると述べている。
【０００４】
高いメモリ速度は不利である。これは結果として高電力消費となり、前記装置の動作速度に制限を課す。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特に、本発明の目的は、シングルポートメモリと、前記メモリに独立にアクセスする少なくとも２つの回路を有し、より低いメモリアクセス速度が使用されることができる装置を提供することである。
【０００６】
特に、本発明の他の目的は、前記メモリにアクセスする回路が、他の回路によるメモリアクセスの間に待機するために１クロックサイクルだけ実行を一時停止することなく、独自の実質的に周期的なクロック信号の制御下でそれぞれ動作することができることである。
【０００７】
特に、本発明の他の目的は、前記メモリにアクセスする回路の少なくとも２つが相互に異なるクロック周期を持つ場合に所要のアクセス速度を減少することである。
【０００８】
特に、本発明の他の目的は、シングルポートメモリと、前記メモリに独立にアクセスする少なくとも２つの回路とを有し、マルチポジションＦＩＦＯキューが使用されない装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明による装置は請求項１に記載される。前記装置において、タイミング回路は、第１の処理回路がアクセス要求（例えばメモリアドレスを含む）を出力する有効期間（validity interval）の周期的開始時間と、前記有効期間内の前記アクセス要求の受容（ここで使用されるメモリアクセス要求の受容は、前記要求がもはや維持される必要がないような様態でメモリ回路が前記要求を処理し始めることを意味する）との間で可変位相遅延を実現する。次の要求が受容されることができる前に、第２の処理回路からのアクセス要求の処理が前記位相遅延を増大させる。しかしながら、前記第２の処理回路からのこのようなアクセス要求は、前記第１のデータ処理回路に対する結果として増大された位相遅延が前記有効期間内に留まる場合のみに処理される。次の有効期間において、特定の有効期間内の前記遅延が前記特定の有効期間の終了の少なくとも１最小メモリ繰り返し周期前に位置するまで、前記位相遅延は連続したステップで減少される。可変位相遅延を許可することにより、メモリアクセス速度に課せられた速度要件は軽減される。
【００１０】
前記位相遅延は、前記要求の有効期間内に留まるので、前記第１のデータ処理回路からの要求は常に、前記要求が前記第１のデータ処理回路により出力される前記有効期間内に捕えられる（captured）ことができる。要求の受容に対して待機するために１動作サイクルだけ前記第１のデータ処理回路を停止させる必要はない。したがって、一実施例において、要求情報を捕えるために、２以上の要求に増加するかもしれない複数の要求をバッファするＦＩＦＯを使用することなく、単一のレジスタが使用される。前記第２のデータ処理回路からの要求が放棄されることができるまで、前記第１のデータ処理回路からの要求は常に有効なままであるから、前記レジスタは、両方のデータ処理回路からの要求を連続して記憶するように共用されることさえできる。
【００１１】
一実施例において、前記タイミング回路は、前記第１及び第２の処理回路の動作を周期的にクロックするそれぞれのクロック回路を有し、この結果、新しいアクセス要求が可能にされる（又は処理に依存する理由を除いて利用可能にされることができる）周波数の和が最小メモリ繰り返し周期の逆数より小さくなる。したがって、周期的にクロックされる処理回路からの全てのアクセス要求が処理され、アクセス要求が十分に早く処理されることができる場合にのみ前記第２の処理回路がアクセス要求を行い、この結果、次のアクセス要求が行われる前記第１のデータ処理回路のクロック周期の終了の前に処理が完了することが確実にされる。
【００１２】
一実施例において、前記タイミング回路は、非同期アービトレーション回路を有する。各処理回路は、周期開始時間（クロック単位）にアクセス要求（特にメモリアドレスを含む）を出力し、前記アービトレーション回路は競合を順序付ける。一度前記メモリが要求を受容することができると、前記アービトレーション回路は、初めに作成された要求を初めに受容する。両方の処理回路がアクセス要求を同時に行った場合、前記アービトレーション回路は、前記アクセスが受容される順序を決定する。
【００１３】
一実施例において、繰り返して、初めに前記処理回路の１つから前記アービトレーション回路を介して要求を受信し、次いで要求されたメモリアクセスを実行する自己タイミング型の活動（self-timed activity）を導入することにより可変な遅延が実現される。この自己タイミング型の活動は、前記メモリにアクセスする第３のクロック（タイミング）信号を生成し、この結果、前記メモリアクセスは、前記処理クロックに対して可変な位相シフトを持つ（ここで使用されるメモリアクセス要求の受容とは、自己タイミング型の回路がバッファレジスタにおいて前記要求を複製することを意味する）。このように、全ての要求がサービスされなければならない場合、前記メモリ速度要件は、前記メモリの性能が前記処理回路のアクセスレートの和より小さくないべきであるということに軽減される。これは、異なる処理回路のアクセスレートが異なる場合の従来の解決法に対してより低い速度要件をメモリに課すだけであることに注意する。
【００１４】
前記自己タイミング型の活動の前に前記アービタを含むことにより、前記アービタにより導入される遅延は、最小メモリ繰り返し周期に寄与しない。これは、前記メモリに課せられた速度要件を軽減する。
【００１５】
両方の処理回路が同時に前記メモリにアクセスすることを要求し、最速の処理回路の要求が最後に処理される場合、前記最速の処理回路のクロックのクロック周期より小さいメモリアクセス時間の後に、この要求が受容される。前記最速の処理回路からのアクセス要求が前記自己タイミング型の活動により処理される時間間隔の間に、前記最速の処理回路からの次のアクセス要求が既に生じることができる。この第２の要求は、以前の要求よりこの要求が提示されたクロック時間に対する小さい遅延で受容される。次のアクセスにおいて、前記位相遅延は、前記遅延がゼロであるか又は遅い処理ユニットがアクセスを要求するかのいずれかまで、連続したステップで減少される。後者が起こる時間まで、前記クロックと、速い処理ユニットにおけるメモリ要求の受容との間の遅延は、要求及び次のクロック単位の受容の後に残った時間が少なくとも前記メモリアクセス時間（及び幾らかのタイミングオーバーヘッド）になるほどまでに減少されている。
【００１６】
したがって、一実施例において、前記アクセス情報を捕えるために、２つ以上の要求に増加し得る複数の要求をバッファするＦＩＦＯを使用することなく、前記自己タイミング型の活動において単一のレジスタが使用される。前記自己タイミング型の活動は前記アービタの後であるから、前記レジスタは両方のデータ処理回路からの要求を連続して記憶するように共用される。
【００１７】
前記最小メモリ繰り返し周期は、前記速い処理回路からの連続した要求の間の時間間隔より大幅に高い必要がない。処理回路からの要求が果たされるべきでない場合、両方の処理回路のアクセス要求周波数の和は、前記メモリアクセス時間の逆数より低くあるべきである。一方の処理回路のアクセス周波数が他方のものより低い場合、要求されるメモリアクセス速度は、したがって、前記速い処理回路のものの２倍より低い。典型的には、前記遅いデータ処理回路のアクセス周波数が前記速いデータ処理回路ものの１０分の１である場合、前記メモリ速度は、前記速い処理回路の速度より１０％だけ高い必要がある。
【００１８】
読み出し要求に応答して前記メモリから読み出しデータを受信するためにデータレジスタが設けられることができる。読み出し要求が低周波数だけで生成される場合、前記読み出しデータは低レートでリフレッシュされる必要があり、この結果、特別なタイミング要件無しで前記処理回路の１つ以上により処理されることができる。特に、前記第２のデータ処理回路のみが、前記第１のデータ処理回路の要求周波数より低い周波数で読み出し要求を生成する場合、前記読み出しデータが前記第２のデータ処理回路による使用に対する固定された遅延内で利用可能であることが確実にされる。
【００１９】
一実施例において、読み出し及び書き込みデータ幅は異なり、（前記第２のデータ処理回路に対する）読み出しデータは、（前記第１のデータ処理回路からの）複数の書き込みワードを含む。したがって、高いデータレートは、前記第２のデータ処理回路からの低要求レートで実現されることができ、前記速いデータ処理回路の要求周波数よりほんのわずかに上である最小メモリ繰り返し周波数を可能にする。
【００２０】
前記メモリは、集積回路内の行に沿った連続した幾何学的位置に配置されたバンクからなることができる。この場合、配線遅延は、前記メモリアクセス時間及び前記配線遅延の和からなるアクセス時間に大きく寄与する。これらの配線遅延によるアクセス周波数の減少は、前記メモリバンクのそれぞれに結合された連続した段を持つバイプラインにおいて異なるメモリバンクに対するアクセスを実行することにより緩和されることができる。好ましくは、各メモリバンクは、繰り返して、初めに前記パイプライン内の先行するもの（predecessor）からアクセス要求を受信し、次いで必要であれば前記バンクに対するアクセスを実行する間にこの要求を後継するもの（successor）に送る自己タイミング型の活動を持つ。このような実施例において、前記メモリの性能は、あるとしても、全ての連続したバンクに沿って伝わる配線の遅延の代わりに２つの近隣のメモリバンクの間の配線遅延により制限される。
【００２１】
本発明による装置のこれら及び他の目的及び有利な態様は、以下の図面及び記載から明らかになるであろう。
【発明を実施するための最良の形態】
【００２２】
図１は、第１のデータ処理回路１０ａと、第２のデータ処理回路１０ｂと、第１のクロック回路１１ａと、第２のクロック回路１１ｂと、セレクタ回路１２、マルチプレクサ１４と、同期回路１５と、レジスタ１６と、メモリ１８と、データレジスタ１９とを有する回路を示す。第１のクロック回路１１ａは、第１のデータ処理回路１０ａ及びセレクタ回路１２に結合される。第２のクロック回路１１ｂは、第２のデータ処理回路１０ｂ及びセレクタ回路１２に結合される。第１のデータ処理回路１０ａ及び第２のデータ処理回路１０ｂは、レジスタ１６の入力部に結合された出力部を有するマルチプレクサ１４の入力部に結合されたアクセス要求情報出力部を有する。セレクタ回路１２は、マルチプレクサ１４の制御入力部に結合された選択出力部と、同期回路１５に結合されたタイミング制御出力部とを有する。同期回路１５は、レジスタ１６及びメモリ１８に結合されたタイミング出力部を有する。データレジスタ１９は、メモリ１８に結合された入力部と、第２のデータ処理回路１０ｂに結合された出力部とを有する。
【００２３】
ディスプレイドライバの応用例において、メモリ１８は、画素データのような画像情報を記憶し、第２のデータ処理回路は、メモリ１８から読み出されたデータに応じて表示画面（図示されていない）上の画素コンテンツを制御するディスプレイ制御回路である（ここで理解される“データ処理”は、表示画面上の制御情報を含むが、これに制限されない）。この応用例において、第１のデータ処理回路１０ｂは、例えば、画素データを計算するプロセッサ、受信器回路又はカメラプロセッサである。第１のデータ処理回路１０ａは、メモリ１８に画素データを書き込み、この結果、後から第２の処理回路１０ｂにより読み出されることができる。データ処理回路１０ａ及び１０ｂからのアクセス要求情報は、例えばメモリ１８内の位置をアドレスするアドレス、アクセスを使用可能／使用不可にする制御ビット、読み出し／書き込み制御ビット及びオプションデータを含む。しかしながら、本発明がこのような要求に限定されないことは理解されるべきである。例えば、メモリは、データ処理回路１０ａ及び１０ｂの１つからの要求で使用するアドレスを更新するアドレスカウンタを含むことができる。この場合、アドレスが該データ処理回路から前記アクセス要求情報において供給される必要はない。他の情報がデフォルトで供給されてもよい。極端には、デフォルトが利用可能である特定のデータ処理回路１０ａ及び１０ｂから前記要求が来ると示される限り、全てのアクセス要求情報がデフォルトで供給されることができる。
【００２４】
動作において、前記回路のタイミングは、クロック回路１１ａ及び１１ｂ並びにセレクタ回路１２の組み合わせにより制御される。第１及び第２のデータ処理回路１０ａ及び１０ｂは、それぞれのクロック回路１１ａ及び１１ｂにより決定されるサイクルで動作する。各データ処理回路１０ａ、１０ｂは、特定のサイクルのそれぞれにおいて新しいアクセス要求情報を生成することができる。マルチプレクサ１４は、前記アクセス要求情報をデータ処理回路１０ａ及び１０ｂの選択されたものからレジスタ１６に送り、レジスタ１６に前記アクセス要求情報がラッチされる。（入力部の１つが出力部に導電的に接続されるバス型回路のような従来の多重化回路が使用されることができる）。レジスタ１６は、前記アクセス要求情報の制御下でメモリ位置にアクセスするメモリ１８に前記ラッチされた情報を送る。アドレス及びデータを加えた書き込み要求の場合、メモリ１８は前記アドレスによりアドレスされる位置に前記データを記憶する。アドレスメモリ１８に付随する読み出し要求は、前記アドレスされた位置からデータを読み出し、前記データをデータレジスタ１９にラッチされるようにする。セレクタ回路１２は、データ処理回路１０ａ又は１０ｂのどちらからアクセス要求情報がレジスタ１６にラッチされるかを決定する。セレクタ回路１２は、いつ前記アクセス要求情報がラッチされ、いつ前記ラッチされたアクセス要求情報を使用するメモリアクセスサイクルが開始されるかを決定する同期回路１５を始動する。
【００２５】
第１及び第２のデータ処理回路１０ａ及び１０ｂのサイクル繰り返しレートは、実質的に例えば１０の倍率で異なることができる。一例において、第１の処理回路１０ａは、Ｐ１＝１００ｎｓｅｃ（Ｆ１＝１／Ｐ１）の有効なアクセス要求情報が提供されるサイクル持続期間を有し、第２の処理回路１０ｂは、Ｐ２＝１０００ｎｓｅｃ（Ｆ２＝１／Ｐ２）の対応する持続期間を有する。メモリ１８は、連続したアクセスの間の可変に選択可能な周期でアクセスされることができる。メモリアクセスサイクルの最小持続期間Ｐｍは、前記メモリアクセス時間（Ｍａｃｃ）、配線遅延（Ｗｄｅｌ）及び前記制御回路により導入されたタイミングオーバーヘッド（Ｃｄｅｌ）の和である。したがって、Ｐｍ＝Ｍａｃｃ＋Ｗｄｅｌ＋Ｃｄｅｌである。前記メモリの最大アクセス周波数Ｆｍは、前記メモリアクセスの逆数Ｆｍ＝１／Ｐｍである。周波数Ｆ１及びＦ２は、前記最大メモリ周波数Ｆｍが、第１及び第２のデータ処理回路１０ａ及び１０ｂの周波数の和Ｆ１＋Ｆ２より高くなるようにされるべきである。例えばＦ１＝１０ＭＨｚ及びＦ２＝１ＭＨｚの周波数の例において、少なくとも１１ＭＨｚのメモリ周波数が必要とされる。
【００２６】
第１のデータ処理回路１０ａが全てのサイクルではないが、サイクルの一部ｋ（例えばｋ＝２／３）で新しいアクセス要求を発行する場合、条件は、
Ｆｍ＞ｋ×Ｆ１＋Ｆ２
に更に緩和されることができ、これは、第１のデータ処理回路１０ａからのｋ×Ｆ１のアクセス要求だけ処理する必要性を説明する。
【００２７】
セレクタ回路１２は、遅いデータ処理回路１０ｂがアクセス要求情報を利用可能にした後に、可能な限り早く遅いデータ処理回路１０ｂからレジスタ１６に複製されるべき前記アクセス要求情報を選択する。これは、速いデータ処理回路１０ａからのアクセス要求情報の選択がこの時間だけ遅延されることを意味する。
【００２８】
図２は、速いデータ処理回路１０ａがアクセス要求情報を利用可能にする時間と、前記アクセス要求情報がレジスタ１６に複製される時間との間の遅延Ｄを時間の関数として示す。更に、この図は、レジスタ１６への複製を始動し且つメモリアクセスサイクルを始動する同期回路１５により開始された連続したサイクルの間の実際の持続期間Ｐを示す。（遅延及び持続期間はサイクル毎にのみ定められるが、明確性のために連続的なグラフが描かれていることに注意すべきである）。
【００２９】
初めに遅延Ｄが小さな値Ｄ０を持ち、メモリアクセスサイクルの繰り返し周期Ｐが第１のデータ処理回路１０ａの繰り返しサイクルの持続期間Ｔ１に等しいことがわかる。第２のデータ処理回路１０ｂからのアクセス要求情報が選択される時刻ｔ２において、遅延Ｄは最小長メモリアクセスサイクルに等しい量Ｔｍだけ増加する。この後に、メモリアクセスサイクルの繰り返し周期の長さＰは、複数のアクセスサイクルに対して最小長Ｔｍに降下する。これは、各アクセスサイクルの後に元の小さな遅延Ｄ０が到達されるまで差分Ｔ１−Ｔｍだけ遅延Ｄを減少させる。この後、前記メモリアクセスサイクルの繰り返し周期Ｔｍは、第１のデータ処理回路１０ａのサイクル持続期間Ｔ１に増加される。
【００３０】
アクセス制御情報が利用可能になった後にアクセスサイクルが遅延Ｄ０で開始し、Ｔ１＞Ｔｍであるから、最初の遅延Ｄ０の後に利用可能であるアクセス要求情報が追加の遅延Ｄ０＋Ｔｍの後に依然として利用可能である点で最悪の場合の遅延Ｄは第１のデータ処理回路１０ａのサイクル持続期間より小さいことに注意すべきである。サイクル周波数Ｆｍ＞Ｆ１＋Ｆ２の選択は、第２のデータ処理回路１０ｂの次のサイクルが開始する前に遅延ＤがＤ０に減少され、前記遅延を増加させることを確実にする。このように、メモリに対するアクセス、又は第１のデータ処理回路１０ａからの前記アクセス要求情報をバッファする追加バッファのために第１のデータ処理回路１０ａに待機させる必要がないことが確実にされる。
【００３１】
これから記載されるように、メモリアクセスがパイプライン型であってもよいことにも注意すべきである。この場合、持続期間Ｐｍはメモリアクセスに必要とされる完全な時間には対応しないが、単一のパイプライン段における前記要求の処理の持続期間のみに対応する。Ｐｍが最初のパイプライン段により決定される場合（又はこれが唯一の段である場合）、これは、この段における処理の持続期間と、メモリアクセス時間と、配線遅延とを含む。
【００３２】
図３は、様々なサイクルのタイミングを示す。トレース（trace）ＣＬＫ１及びＣＬＫ２は第１及び第２のクロック回路１１ａ及び１１ｂからのクロック信号を示し、トレースＡＣＣ１及びＡＣＣ２はアクセス要求イベントを示す。トレースＳＥＬはセレクタ回路１２からの選択信号を示し、トレースＣＬＫ３はメモリサイクルトリガパルスを示す。
【００３３】
最初に、図２の小さな遅延Ｄ０を持つ状態が持続する。第１のデータ処理回路１０ａからのアクセス要求情報が選択される。ＣＬＫ１の初めの２つのクロックパルスに応答して、ＣＬＫ３のパルスはほとんど直ちに生成され、前記アクセス要求情報をレジスタ１６にロードし、この後に前記ロードされたアクセス要求情報の制御下で前記アクセス要求を処理する。したがって、ＣＬＫ３のパルス間の遅延は、この時点でのＣＬＫ１のサイクル持続期間Ｔ１に等しい。
【００３４】
ＣＬＫ１の第３のクロックパルス３０の開始は、ＣＬＫ２のクロックパルスの開始と同時に起こる（これは最悪の状況であり、前記クロックパルスは一致する必要がない）。ここで前記セレクタ回路は、第２のデータ処理回路１０ｂからのアクセス情報を選択し、ＣＬＫ３のパルスは、ＣＬＫ２のパルスに応答してほとんど直ちに生成され、前記アクセス要求情報をレジスタ１６にロードする。
【００３５】
この後に、選択ＳＥＬは第１のデータ処理回路１０ａに戻され、前記メモリ回路の速度を考慮して許可することができることになるとすぐに、ＣＬＫ３でパルス３２が生成され、ＣＬＫ１のパルス３０に対応するアクセス要求情報をレジスタ１６にロードし、前記メモリアクセスサイクルを開始する。パルス３２は、ＣＬＫ１の以前のパルスに対する対応する遅延より大きな遅延をパルス３０に対して持つが、前記遅延は、第１のデータ処理回路１０ａが次のパルス３４に対応してアクセス要求ＡＣＣ１を変更するまでの時間間隔より依然として小さいことに注意すべきである。ＣＬＫ１の次のパルス３４に応答して、新しいメモリアクセスサイクルが開始することができるとすぐに、即ち時間間隔Ｔｍ等の後にパルス３６はＣＬＫ３で生成される。したがって、ＣＬＫ１のパルスとＣＬＫ３の対応するパルスとの間の遅延は徐々に減少される。
【００３６】
アクセス要求情報ＡＣＣ１を変更するのに要する時間は、第２のデータ処理回路１０ｂに１サイクルを充てることにより生じた遅延が前記変更中に前記アクセス要求情報をロードさせないように短くなくてはならないことに注意すべきである。しかしながら、前記アクセス要求情報が変更される時間間隔は非常に小さく（例えば０.５ｎｓｅｃ以下）、この結果、これは１０ＭＨｚのサイクル周波数における最大の許容可能な遅延に重大な影響を与えない。
【００３７】
図３は、ＣＬＫ１の第３のクロックパルス３０の開始がＣＬＫ２のクロックパルスの開始と同時に起こる最悪の状況を示すことにも注意すべきである。ＣＬＫ２のクロックパルスの開始が第１のデータ処理回路１０ａのクロックパルスの開始に先行する場合、第１のデータ処理回路１０ａからの先行するアクセス要求が処理されていれば、第２の処理回路１０ｂからのアクセス要求は直ちに処理される。しかしながら、この場合、第２のデータ処理回路１０ｂからの要求の処理は、第１のデータ処理回路１０ａのクロックサイクルより早く完了し、この結果、図３に示されるより多くの時間が前記クロックサイクルに残される。ＣＬＫ２のクロックパルスの開始が第１のデータ処理回路１０ａのクロックパルスの開始より遅い場合、第１のデータ処理回路１０ａからのアクセス要求が初めに処理される。この場合、第２のデータ処理回路１０ｂからの要求の処理は、第１のデータ処理回路１０ａからのアクセス要求が処理されるとすぐに開始し、必要であれば第１のデータ処理回路１０ａの次のクロックサイクルに続く。結果として、次のクロックサイクルにおける第１のデータ処理回路１０ａからのアクセス要求の処理が全く遅延される必要がないか、又は図３に示されるより多くの時間が次のクロックサイクルに残されるかのいずれかである。
【００３８】
一実施例においてデータ処理回路１０ａ及び１０ｂはクロックサイクルのそれぞれでアクセスを要求する必要はないと理解される。この場合、セレクタ回路１２に印加されるクロック信号は、要求が行われないサイクルでは使用不可にされてもよい。したがって、遅延Ｄの増加は、第１のデータ処理回路１０ａからの使用不可にされたアクセス要求の場合に、より速く減少されるか、又は遅延Ｄの増加は、第２のデータ処理回路１０ｂからの使用不可にされたアクセスの場合に避けられる。
【００３９】
両方のデータ処理回路１０ａ及び１０ｂがデータを書き込むだけの場合には、データはメモリ１８から返される必要はない。データレジスタ１９は、遅い（第２の）データ処理回路１０ｂが読み出し要求を生成する場合に備えられる。読み出しアクセスの場合、メモリ１８は読み出されたデータと、読み出されたデータが利用可能である場合にロード信号とをデータレジスタ１９に送信する。前記回路は、前記データを読み出すための遅延Ａｍと、読み出しサイクルの前のアクセスサイクルに対するアクセスを完了するための最大遅延Ｔｍとを斟酌して、対応するアクセス要求の少なくとも所定の時間Ｔｍ＋Ａｍ後から、読み出されたデータが常に利用可能であるという効果を持つ。メモリ読み出しサイクルの（パイプライン工程の）持続期間がメモリ書き込みサイクルと異なり得ることに注意すべきである。この場合、前記メモリ読み出しサイクルの持続期間は、アクセス要求情報ＡＣＣ１が変更されるまでの遅延が、前記メモリ読み出しサイクルより長くなるように短くなくてはならない。第２のデータ処理回路１０ｂのクロックは大幅に遅いので、前記読み出されたデータは、データレジスタ１９にロードされた後にのみロードされる。
【００４０】
データ処理回路１０ａ及び１０ｂからのアクセス要求が同期している場合、前記読み出されたデータは、前記アクセス要求の所定の時間間隔Ｄａ−Ｄｂ後に利用可能である。この場合、データレジスタ１９は省略されることができるか、又は第２のデータ処理回路１０ｂから時間調節される（timed）ことができる。
【００４１】
両方のデータ処理回路が読み出し要求を発行することができる場合、データレジスタ１９は、好ましくはそれぞれに対して備えられ、（例えば遅延されたＳＥＬ信号の制御下で）前記読み出し要求のソースに応じてロードされる。
【００４２】
図４は、前記セレクタ回路の部分的な回路の実施例を示す。前記回路は、クロック回路１１ａ及び１１ｂ（図示されない）に結合する入力部と、同期回路１５（図示されない）に結合するハンドシェイクインターフェース（handshake interface）ＲＥＱ及びＡＣＫとを有する。前記回路は、非同期アービタ４０（相互排除素子）と、クロック・フリップフロップ４１ａ及び４１ｂの対と、ＡＮＤゲート４２ａ及び４２ｂの対と、非対称ミューラーＣ素子（Muller C-element）４４ａ及び４４ｂの対と、ＯＲゲート４６とを含む。既知であるタイプのアービタ４０は、多くとも１つの出力が一度にハイに保たれることを除いて、入力信号が上げられる場合に入力に対応する出力を上げる。ミューラーＣ素子４４ａ及び４４ｂも既知であり、全ての入力信号が論理高である場合に出力信号を上げ、＋でマークされていない入力がローになる場合に出力信号を下げるタイプである。
【００４３】
クロック回路１１ａ及び１１ｂ（図示されない）の出力部は、アービタ４０の入力部に結合された出力部を持つクロック・フリップフロップ４１ａ及び４１ｂのクロック入力部に結合される。アービタ４０は、それぞれＡＮＤゲート４２ａ及び４２ｂの第１の入力部に結合された出力部を持つ。ＡＮＤゲート４２ａ及び４２ｂは、非対称ミューラーＣ素子４４ａ及び４４ｂの＋入力部及びＯＲゲート４６の入力部に結合された出力部を持つ。ミューラーＣ素子４４ａ及び４４ｂは、ＡＮＤゲート４２ａ及び４２ｂの反転入力部及びクロック・フリップフロップ４１ａ及び４１ｂのリセット入力部に結合された出力部を持つ。非同期インターフェースのＡＣＫ入力部は、ミューラーＣ素子４４ａ及び４４ｂの対称入力部に結合される。ＯＲゲート４６の出力部は、前記非同期インターフェースのＲＥＱ出力部に結合される。ＡＮＤゲート４２ａ及び４２ｂの出力部は、マルチプレクサ１４（図示されない）を制御するために使用される。
【００４４】
動作において、クロック回路１１ａ及び１１ｂの１つが出力信号を上げる場合、対応するフリップフロップ４１ａ、４１ｂの出力部はハイになる。これの入力部の少なくとも１つがハイになるとすぐに、アービタ４０が対応する出力を上げる。ＡＮＤゲート４２ａはこの上昇を送り、前記アクセス要求情報を選択するために使用されるマルチプレクサを制御する信号を生成する。ＯＲゲート４６は、ＡＮＤゲート４２ａの上げられた出力に応答して上げられたハンドシェイク要求信号ＲＥＱを生成する。この要求が入力信号ＡＣＫを介して承認される場合、ミューラーＣ素子４４ａは、クロック・フリップフロップ４１ａをリセットし、ここで前記アービタはＡＮＤゲート４２ａに対する出力をローにすることにより応答する。結果として、ＯＲゲート４６はＲＥＱ信号を下げる。これに応答して、ＡＣＫ信号は下げられ、この後に前記回路は次のサイクルに対する準備ができる。前記アービタがＡＮＤゲート４２ａに対する出力をローにするとすぐに、データ処理回路１０ｂから待機要求を直ちに受容することができることに注意する。しかしながら、以前のメモリハンドシェイクが完了されていない限り、ミューラーＣ素子４４ａの出力はハイであり、ＡＮＤゲート４２ｂの出力がハイになることを避ける。このように、異なるソースからの２つのメモリアクセスが重複することを避けながら、２つのアクセスのシーケンスが融合される。
【００４５】
典型的な実施例において、同期回路１５は、セレクタ回路１２及びメモリ１８に対するハンドシェイクインターフェースを有する既知のタイプである。前記セレクタ回路からの要求信号に応答して、同期回路１５は、承認をアサートし、レジスタ１６にアクセス要求データをロードさせる。前記データがロードされ、前記要求がデアサートされた場合、同期回路１５は前記承認をデアサートする。一度、前記アクセス要求データがレジスタ１６にロードされると、同期回路１５はメモリ１８とハンドシェイクを開始する。一度、このハンドシェイクが完了されると、同期回路１５は、セレクタ回路１２からの次の要求を承認する準備ができる。
【００４６】
図４は、ハンドシェイク信号を使用する同期回路１５の典型的な実施例を概略的に示す。本実施例において、同期回路１５は、リピータ回路１５０と、順序付け（sequencing）回路１５２と、ミューラーＣ素子１５４とを含む。リピータ回路１５０及び順序付け回路１５２は、実施が既知である標準的な非同期回路構成要素である。明確性のため、これらの回路構成要素は、象徴的に描かれている。セレクタ回路１２（図示されない）からの要求入力部及び順序付け回路１５２からの第１の要求出力部は、ミューラーＣ素子１５４の入力部に結合される。ミューラーＣ素子１５４は、セレクタ回路１２の承認入力部と、順序付け回路１５２の第１の承認入力部と、レジスタ１６のクロック入力部とに結合された出力部を持つ。順序付け回路１５２の承認入力部及び第２の要求出力部は、メモリ１８（図示されない）に結合される。順序付け回路１５２の承認入力部及び第２の要求出力部は、リピータ回路１５０に結合される。
【００４７】
動作において、セレクタ回路１２からの要求信号は、順序付け回路１５２も要求信号を出力する場合に処理される。この場合、前記要求信号は、レジスタ１６にクロックされ、前記要求はセレクタ回路１２及び順序付け回路１５２に対して承認される。これに応答して、順序付け回路１５２は、メモリ１８に要求信号を送信し、次いでレジスタ１６に記憶されたアクセス情報を用いてメモリアクセスを実行する。前記メモリアクセスが完了されるとすぐに、前記メモリは承認信号を送り返す。シーケンサ１５２は、この場合、承認信号をリピータ１５０に送信し、リピータ１５０は、ミューラーＣ素子１５４に送られる要求信号で応答する。
【００４８】
前記順序付け回路が新しい要求信号を送信する前に、セレクタ回路１２が要求信号を送信する場合、ミューラーＣ素子１５４は、前記順序付け回路が新しい要求信号を送信するまで応答しない。したがって、レジスタ１６のクロッキング及びメモリ１８に対する要求の感受は、以前のメモリアクセスの開始以来少なくとも最小メモリアクセス周期が経過するまで遅延される。
【００４９】
例えば移動式ディスプレイドライバのような、多くの応用例において、前記メモリは複数のメモリバンクからなる。前記メモリバンクは、この場合、しばしば、例えばディスプレイ上の異なる画素範囲に対応する位置において、長い地理的距離にわたり順次的に配置される。これらの長い地理的距離は、大きな配線遅延（Ｗｄｅｌ）及び結果として低いメモリ周波数Ｆｍを引き起こす。この問題は、前記メモリアクセス要求をパイプライン化（pipelining）することにより回避されることができる。
【００５０】
図５は、図１の回路で使用するようなメモリ回路の例を示す。前記回路は、複数のメモリバンク５２ａ−５２ｄ及び複数の同期回路５０ａ−５０ｄを含む。同期回路５０ａ−５０ｄは、レジスタ１６からの前記アクセス要求情報を送るパイプライン内の段として構成される。このパイプライン内の第１の段は、同期回路１５に対するハンドシェイクインターフェースを持つ。更にハンドシェイクインターフェースが前記パイプライン内の連続した段の対の間に設けられる。前記同期回路は、メモリバンク５２ａ−５２ｄに結合された出力部を持つ。
【００５１】
動作において、同期回路５０ａ−５０ｄはそれぞれ、繰り返し、初めに左隣からのアクセス要求情報を受信及びラッチし、次いでこの情報を関連したメモリバンクに印加すると同時に前記情報を右隣に送る。前記アクセス要求情報を受信する要求は、一度、前記アクセス要求情報が記憶されると可能な限りすぐに承認され、この後に前記アクセス要求情報（例えばアドレス、ｒ／ｗ制御及びオプションとして書き込みデータ）が、対応するメモリバンクに印加される。次の要求は、前記バンクが前記アクセス要求情報を処理し、前記情報が右隣に送られた場合のみに受容される。
【００５２】
図５のアーキテクチャが、２つの通信回路の間の配線遅延の効果を減少することにより前記メモリアクセスサイクルの長さＴｍを最小化し、高いメモリ周波数Ｆｍを可能にするように働く。これは、データ処理回路１０ａ及び１０ｂに対して高いサイクル周波数を可能にする。他の形式のパイプライン化が前記メモリ内で使用され、前記メモリがパイプライン化無しで十分に速いサイクル時間を持つ場合にはパイプライン化が必要とされないことが理解される。
【００５３】
一実施例において、バンク５２ａ−５２ｄからの読み出されたデータは、読み出し要求に応答して並列に出力される。この実施例において、各バンクからの読み出されたデータは、好ましくは、関連したバンクが前記データを生成した場合にそれぞれの対応するデータレジスタ（図示されない）にラッチされる。このように、前記メモリからの読み出されたワードは、書き込みワードより幅広く、これは例えば非常に幅広いワード（例えば画像ライン）が低周波数で必要とされる場合にディスプレイに対して有用である。
【００５４】
前記回路はハンドシェイク式インターフェースに関して記載されているが、ハンドシェイク式インターフェースの代わりに、ワンサイド・トリガ・インターフェース（one-sided trigger interface）が使用されてもよいことが理解される。例えば、同期回路１５は、要求を受信すると最小持続期間のパルスをトリガし、前記パルスの終わりには新しい要求を受容する準備ができるように構成されることができる。前記パルスは、メモリ１８及びレジスタ１６をトリガするために使用されることができる。トリガされた回路が十分速く応答して、次のトリガパルスが来るときには準備ができていることが保証されることができる場合、ハンドシェイクは必要とされない。しかしながら、ハンドシェイクは、システムのサブモジュールが他のサブモジュールの速度の情報無しで設計されることができる点で合成的であるという利点を持つ。同様に、クロック回路１１ａ及び１１ｂに対するハンドシェイクインターフェースは、図面との関係で記載されたパルスインターフェースの代わりに使用されることができる。この実施例において、クロック回路１１ａ及び１１ｂは、関連するデータ処理回路１０ａ及び１０ｂが次のアクセス要求情報を生成するのに十分な量だけ前記クロックの次のパルスを遅延し、前記要求が承認されるときに次のサイクルを開始する。したがって、クロック回路１１ａ及び１１ｂがデータ処理回路１０ａ及び１０ｂに使用するクロック周波数は調整されることができる。しかしながら、この実施例において、速い（第１の）データ処理回路１０ａに対する第１のクロック回路１１ａは、周波数を適合するだけであることに注意すべきである。メモリサイクルが第２のデータ処理回路１０ｂに対して挿入される場合にメモリサイクルのサイズの突然の大きな位相ジャンプを行う必要はない。同様に、非同期インターフェースの代わりに同期インターフェースが、例えば共通のクロックソースからのクロック回路１１ａ及び１１ｂからクロック信号を算出することにより、例えばより高い周波数クロックを異なる周波数分割比で除算することにより、又は前記クロック回路の一方を他方に位相ロックすることにより、使用されることができる。
【００５５】
この場合、レジスタ１６及びメモリ１８に対する制御パルスは、他のクロック回路に同期したクロックから算出されることもできる。例えば、クロック１１ａ及び１１ｂがそれぞれ周波数Ｎ１×Ｆ０及びＮ２×Ｆ０で同期して動作する場合に、レジスタ１６に対するクロックは、遅延が存在しない場合にＮ１×Ｆ０で、及び前記遅延が追いつかれるまで第２のデータ処理回路１０ｂからアクセス要求を受信すると（Ｎ１＋Ｎ２）×Ｆ０で動作するようにされることができる。
【００５６】
除算器又はロックされたクロックの代わりに、クロックをメモリ１８に提供するクロックマルチプレクサを使用することもでき、これはメモリ１８の別のクロックからの又は第１の処理回路の第１のクロック回路１１ａからの信号を送る。この実施例において、前記別のクロックは、第２の処理回路１０ｂからのアクセス要求があると開始され、第１のクロック回路１１ａより上の周波数で動作する。少なくとも、第１のクロック回路１１ａの周期の終了の最小メモリアクセス周期以上前に第１のクロック回路１１ａの周期の前半に開始するぐらい前記別のクロックが第１のクロック回路１１ａのクロック信号で多く得られるまで、第２のプロセッサ１０ｂからアクセス要求を許可した後に、前記別のクロックからの信号が送られる。
【００５７】
前記アーキテクチャは、単一のレジスタ１６がデータ処理回路１０ａ及び１０ｂとメモリとの間の全ての情報をバッファするために使用されることを可能にするが、もちろんより多くのレジスタが使用されることができることが理解される。
【００５８】
図６は、レジスタ６０ａがレジスタ１６の代わりに第１のデータ処理回路１０ａとマルチプレクサ１４との間で使用される実施例を図示する。レジスタ６０ａは、図１のレジスタ１６と実質的に同じ時間にロードされることができる（しかしながら、ロードするのは、アクセスが第２のデータ処理回路１０ｂから受容される時点で省略されることができる）。Ｔ２、第２のデータ処理回路１０ｂからのアクセス要求情報の持続時間が、前記アクセス要求情報がメモリ１８により処理されるまでの最悪の場合の遅延２×Ｔｍより長い場合には、第２のデータ処理回路１０ｂに対してレジスタは必要ではない。
【００５９】
本発明は、データ処理回路から並列に供給されるアクセス要求情報に対して記載されているが、本発明から外れることなく、この情報は、タイミング制約の違反を引き起こさない限り、部分的に又は順番に全体的に供給されることができる。
【００６０】
同様に、それぞれ独自の周波数でアクセス要求情報を周期的に生成する独自の出力を有する２より多いデータ処理回路１０ａ及び１０ｂが、マルチプレクサ１４を介してレジスタ１６に結合されることができることは理解されるべきである。例えば、アクセス周波数の和が前記メモリアクセス周波数を超えない場合、複数の速いデータ処理回路及び１つの遅いデータ処理回路が使用されることができる。他の例において、１つの速いデータ処理回路及び複数の遅いデータ処理回路が使用されてもよい。
【００６１】
一般に、Ｎのデータ処理回路が存在する場合、及び最小メモリサイクル持続期間のＮ−１倍が、前記プロセッサの１つのサイクル持続期間に適合する場合、前記回路は、前記周波数の和が最小メモリサイクル長の逆数より小さいことを条件に、他の処理回路が初めにアクセスを許可される場合でさえ、前記サイクル持続期間の終わりの前に前記アクセス要求情報がレジスタにより捕えられることを確実にする。
【図面の簡単な説明】
【００６２】
【図１】メモリ及び２つの処理に対する回路を有する回路を示す。
【図２】時間の関数としてアクセス周期持続期間及び遅延を示す。
【図３】図１の回路に関与する信号を示す。
【図４】タイミング回路の一部を示す。
【図４ａ】タイミング回路の他の部分を示す。
【図５】メモリアーキテクチャを示す。
【図６】メモリを持つ代替回路を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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