(57)【要約】抵抗メモリを検出する際の電力消費量を低減させる装置及び方法を提供する。一端がノードにおける容量性素子（４１５）の端子に結合されるスイッチ（４０５）は、その他端から抵抗メモリアレイ（４５０）のビットラインに結合されている。ノードには更に、センス装置（４２５）が接続されており、このセンス装置において、スイッチが閉じたり開いたりして、ビットラインを経て転送される電圧信号をサンプリングして容量性素子に記憶させる。サンプリングされた信号は次にセンス装置（４１４）に転送され、このセンス装置が信号に関するセンス処理を実行する。
2006521659.tif 000002
【特許請求の範囲】
【請求項１】
抵抗メモリセルに対するセンス装置であって、このセンス装置が、
各抵抗メモリセルが行及びビットラインに結合されているこれら抵抗メモリセルのアレイと、
選択された抵抗メモリセルの抵抗を含む抵抗分圧器のノードに電圧を形成するために、抵抗メモリセルと関連する行ライン及び列ラインの少なくとも一方を予め決定した電位の点に選択的に結合するスイッチ回路であって、ビットラインが、選択された前記抵抗メモリセルと関連する電圧信号を第２期間の間流している際に、この第２期間よりも短い第１期間の間開いたり閉じたりするようになっている当該スイッチ回路と、
前記電圧をサンプリングするサンプル‐ホールド回路と
を具えているセンス装置。
【請求項２】
抵抗メモリセルを選択する過程と、
選択した前記抵抗メモリセルにより生ぜしめられた電圧信号を、この電圧信号の持続時間よりも短い期間に亘ってサンプリングするサンプリング過程と、
前記抵抗メモリセルの抵抗値により表わされる論理状態を、サンプリングされた前記電圧を用いて決定する論理状態決定過程と
を有する抵抗メモリ読み取り方法。
【請求項３】
請求項２に記載の抵抗メモリ読み取り方法において、前記サンプリング過程が、選択された前記抵抗メモリセルに結合されたビットラインから容量性素子に電圧信号を転送する過程を有するか、又は前記論理状態決定過程が、サンプリングされた電圧を基準電圧と比較する過程を有している抵抗メモリ読み取り方法。
【請求項４】
抵抗メモリ素子の検出時の電力消費量を低減させる電力消費量低減化方法であって、
前記抵抗メモリ素子に結合されたビットラインを経て転送され、第１期間に亘り存在する電圧信号を受ける過程と、
前記第１期間よりも短い第２期間に亘り電圧信号をサンプリングする過程と、
前記抵抗メモリ素子の抵抗値を決定するために、サンプリングされた前記電圧信号を検出する過程と
を有する電力消費量低減化方法。
【請求項５】
請求項４に記載の電力消費量低減化方法において、第２期間に亘り電圧信号をサンプリングする前記過程が、ビットラインからセンス回路への接続を閉じたり開いたりする過程を有し、第２期間に亘り電圧信号をサンプリングする前記過程が更に、電圧信号を容量性素子に記憶させる過程を有している電力消費量低減化方法。
【請求項６】
抵抗メモリ素子を検出するセンス装置であって、このセンス装置は、
選択された抵抗メモリ素子に接続されたビットラインに結合されたスイッチング手段と、
このスイッチング手段とセンス手段との間に結合された容量性手段と
を具え、
前記ビットラインが前記抵抗メモリ素子と関連する電圧信号を第２期間の間流している際に、この第２期間よりも短い第１期間の間前記スイッチング手段が閉じたり開いたりし、前記電圧信号が前記容量性手段に記憶されるようになっており、
前記センス手段は、前記容量性手段により記憶された電圧を検出し、前記抵抗メモリ素子の論理状態を決定するように前記容量性手段に結合されているセンス装置。
【請求項７】
請求項６に記載のセンス装置において、前記容量性手段が寄生キャパシタンスであるセンス装置。
【請求項８】
請求項６に記載のセンス装置において、前記センス手段がセンス増幅器であり、前記容量性手段は、前記抵抗メモリ素子と関連する記憶された電圧信号を前記センス増幅器の第１入力端に放電するようになっており、前記センス増幅器の第２入力端が基準電圧入力を受けるようになっているセンス装置。
【請求項９】
メモリ装置に結合されたセンス装置における電力を低減化する電力低減化装置であって、この電力低減化装置が、
第１電圧ノードと、センス回路の第１入力端との間に結合された第１スイッチと、
第２電圧ノードと、前記センス回路の第２入力端との間に結合された第２スイッチと、
前記第１スイッチに結合された第１容量性素子と、
前記第２スイッチに結合された第２容量性素子と
を具え、前記第１及び第２スイッチが検出処理中に閉じたり開いたりして、サンプリングされた電圧及び基準電圧を前記第１及び第２容量性素子に記憶させ、センス回路が前記検出処理中のサンプリングされた電圧を検出するようになっており、前記第１スイッチに結合された１つのビットラインが、選択された前記抵抗メモリセルと関連する電圧信号を第２期間の間流している際に、この第２期間よりも短い第１期間の間前記第１スイッチが閉じたり開いたりするようになっている電力低減化装置。
【請求項１０】
請求項９に記載の電力低減化装置において、前記容量性素子が寄生キャパシタンスであるか、又は前記容量性素子が個別素子としたキャパシタである電力低減化装置。
【請求項１１】
請求項９に記載の電力低減化装置において、前記センス回路が差動増幅器である電力低減化装置。
【請求項１２】
アレイに配置した複数の行ライン及びビットラインであって、これら行ライン及びビットラインが各行ライン及びビットラインの交点で抵抗メモリセルにより相互接続されているこれら行ライン及びビットラインと、
複数のスイッチであって、各スイッチの第１端部が対応のビットラインに接続されているとともにその第２端部がセンス装置に接続されているこれらスイッチと、
複数の記憶装置であって、各記憶装置が各スイッチの前記第２端部に位置する対応のノードに接続されているこれら記憶装置と、
電圧源と
を具え、
前記電圧源が電圧を少なくとも１つのビットライン及び少なくとも１つのワードラインに印加し、前記少なくとも１つのビットラインに接続されたスイッチが閉じたり開いたりして前記電圧をサンプリングして対応する記憶装置に記憶させ、このサンプリングした電圧をセンス装置により検出するようになっている装置。
【請求項１３】
請求項１２に記載の装置において、前記記憶装置が、個別素子としたキャパシタであるか、又は前記記憶装置が、前記センス装置の寄生キャパシタンスであるか、又は前記記憶装置が、前記ビットラインの寄生キャパシタンスである装置。
【請求項１４】
請求項１２に記載の装置において、前記センス装置が、第１及び第２入力端を有するセンス増幅器であり、このセンス増幅器の第１入力端が前記スイッチの第２端部に結合されており、このセンス増幅器の第２入力端が基準電圧源に結合されている装置。
【請求項１５】
既知の電圧を複数のビットラインのうちの少なくとも１つに印加する過程と、
複数の行ラインであって、これら行ラインと前記ビットラインとが各行ライン及び各ビットラインの交点で抵抗メモリセルにより相互接続されているこれら行ラインの少なくとも１つに既知の電圧を印加する過程と、
ビットライン上の電圧をサンプリングする過程と、
サンプリングされた電圧を検出する過程と
を有する方法。
【請求項１６】
処理ユニットと、この処理ユニットに結合された抵抗メモリセルに対するセンス装置とを具える処理システムであって、前記センス装置が、
抵抗メモリセルのアレイであって、各抵抗メモリセルが行ライン及びビットラインに結合されている当該アレイと、
抵抗メモリセルと関連する行ライン及び列ラインのうちの少なくとも一方を、予め決定した電位に選択的に結合して、選択した抵抗メモリセルの抵抗値を含む抵抗分圧器のノードに電圧を形成するスイッチ回路と、
前記電圧をサンプリングするサンプル‐ホールド回路と
を具える処理システム。
【請求項１７】
請求項１６に記載の処理システムにおいて、ビットラインが、選択した前記抵抗メモリセルと関連する電圧信号を第２期間の間流している際に、この第２期間よりも短い第１期間の間前記スイッチ回路が開いたり閉じたりするようになっており、前記スイッチ回路がトランジスタを有しており、前記サンプル‐ホールド回路が前記第１期間の終了時に前記電圧をサンプリングするようになっており、前記スイッチ回路がプログラマブルスイッチを有している処理システム。
【請求項１８】
請求項１６に記載の処理システムにおいて、前記抵抗メモリセルが磁気メモリセルである処理システム。
【請求項１９】
請求項１６に記載の処理システムにおいて、更に、前記サンプル‐ホールド回路が、前記電圧を保持する容量性素子を有している処理システム。
【請求項２０】
請求項１９に記載の処理システムにおいて、前記容量性素子が接地結合されているか、又は前記容量性素子が、個別素子であるキャパシタを有してか、又は前記容量性素子が、ビットラインの寄生キャパシタンスを有している処理システム。
【請求項２１】
請求項２０に記載の処理システムにおいて、前記サンプル‐ホールド回路が更に、前記容量性素子に結合されたセンス回路を有しており、前記容量性素子が、前記センス回路の寄生キャパシタンスであり、前記センス回路が、第１入力端における信号を第２入力端における信号と比較する比較器を有している処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関するものであり、特に、抵抗メモリセルの論理状態を検出するセンス回路に関するものである。
【背景技術】
【０００２】
図１に示すような、抵抗に基づくメモリアレイ２００は代表的に、互いに交差する行ライン２１０及び列ライン２２０を有しており、行及び列ラインは、これら行及び列ラインの交点で抵抗メモリセル２３０により相互接続されている。磁気ランダムアクセスメモリ（ＭＲＡＭ）は、図１に示すように配置された抵抗メモリセルを有するメモリ装置の一例である。
【０００３】
図１は、抵抗メモリ装置の一部を示している。この装置は、磁気ランダムアクセスメモリ（ＭＲＡＭ）のアレイ２００と、複数の導電性行ライン２１０と、複数の導電性列ライン２２０とを有している。各行ラインは、それぞれのＭＲＡＭ抵抗素子２３０により複数の行ラインの各々に接続されている。抵抗メモリアレイが１０２４行及び１０２４列、すなわち、約１００万セルより成り、各セルがその論理状態に応じて１．２ＭΩ又は８００ＫΩの抵抗値を有する場合には、選択されたセルと関連する行及び列を除いた全ての行及び列がそれぞれ一緒に短絡された際の集合抵抗はほぼ１ＫΩとなる。代表的に、読み取り処理中は、選択された行又はセルにまたがって電圧が印加され、ノード“Ａ”に接続されたメモリセル３４０を通る電流の結果としてこのノード“Ａ”に電圧が得られる。
【０００４】
複数のスイッチ２４０がそれぞれ各行ラインと第１定電位（接地電位）源２５０との間に開閉自在に接続されている。これらスイッチはトランジスタとして構成でき、又は当該技術分野において既知のその他のプログラマブルスイッチの形態にしうる。複数の列ライン２２０には複数のセンス回路２６０がそれぞれ接続されている。各センス回路２６０は、列ラインにそれぞれ電圧ＶA を印加する定電位源を有している。複数の行ライン２１０の各々には電圧ＶA を生じる複数のプルアップ電圧源２１５がそれぞれ接続されている。
【０００５】
動作に当たっては、特定の行ライン２８０と関連するスイッチ２７０のようなスイッチ２４０が閉成してこの行ラインを接地電位にするとともに、特定の列ライン、例えば、列ライン３２０を検出して特定の抵抗３１０の抵抗値を読み取る。
【０００６】
図２は、行ライン２８０が接地された場合のメモリアレイの関連部分３００に対する結果の電気回路を示す。図示のように、検出すべきメモリ素子３１０は、接地された行ライン２８０と特定の列ライン３２０との間に接続されている。列ライン３２０には複数の他の抵抗メモリ素子（例えば、素子３３０、３４０、３５０、３６０、３７０）も接続されており、これらの各素子は列ライン３２０の側とは反対側のその端部で行ライン２１０をそれぞれ経て電圧ＶA のプルアップ電圧源２１５に接続されている。更に、センス回路４００が列ライン３２０に接続されている。このセンス回路４００は、列ライン３２０をプルアップ電圧源の電圧ＶA に維持する電圧源（図示せず）を有している。
【０００７】
他の抵抗メモリ素子（非接地の行ラインに結合されたもの）３３０、３４０、３５０、３６０、３７０はスニーク抵抗と称される等価抵抗を形成する。スニーク抵抗の実効抵抗は小さい。スニーク抵抗の代表的な値は１ＫΩである。それにもかかわらず、非接地の抵抗メモリ素子３３０、３４０、３５０、３６０、３７０の両端は理想的には、列ライン３２０と同じ電位（例えば、ＶA ）に維持される為、スニーク抵抗を流れる実際の電流はほぼ零であり、望ましいことである。
【０００８】
一方、測定可能な電流が、接地された抵抗メモリ素子３１０を流れる。この測定可能な電流は、センス回路４００がメモリ素子３１０の抵抗値を評価しうるようにする。メモリ素子の値を検出する際に、抵抗メモリアレイに大きな電流が流れうるため、メモリアレイで連続的な電力引き込みを行うには、電源から比較的大きな電流引き込みを行う必要がある。
【発明の開示】
【０００９】
本発明は、抵抗メモリアレイに必要とする電源の寸法を減少させる方法及び装置を提供するとともに、アレイの抵抗メモリセルの抵抗値を検出する簡単で信頼性のある方法を提供することにある。本発明によれば、検出すべき抵抗を、検出セルの抵抗と非選択セルのスニーク路抵抗とより成る分圧器に構成した電圧センス回路を用いる。既知の電圧を分圧器の両端間に印加し、検出すべき抵抗の両端間に得られる電圧降下をアレイのビットラインで検出する。本発明によれば、印加電圧は読み取りサイクルの一部のみに対して有効となり、得られるビットライン電圧は読み取りサイクルの他の一部中での処理の為に記憶される。印加電圧が有効となる時間間隔を制限することにより、メモリ装置内での電力消費量が著しく減少される。
【００１０】
本発明の上述した及びその他の特徴は、添付図面を参照する以下の本発明の好適実施例の詳細な説明からより一層明らかとなるであろう。
【００１１】
本発明を、図３〜８に示す代表的な実施例につき説明する。しかし、本発明の精神及び範囲を逸脱することなく、他の実施例を実現できるとともに説明した実施例に変更を施すことができるものである。
【００１２】
図３は、本発明の代表的な第１実施例による抵抗メモリアレイ用の電圧センス回路を示す。図示するメモリアレイ４５０は、列ライン（すなわち、“ビット”ライン）４３３と、行ライン４３４とを有する。図示の行デコーダ４２３は、読み取り動作中行ラインの１つを選択するように動作し、列デコーダ４２４は読み出すための列ライン４３３の１つを選択するように動作する。ワードライン及び列ラインは、検出電圧（ＶA ）を選択したラインに印加することにより選択する。代表的には、全ての行／列ラインが接地電位に設定され、選択された行ラインには電圧ＶA が印加される。
【００１３】
各メモリセル４３０は２つの抵抗状態にすることができ、一方の抵抗状態が論理値“０”に対応し、他方の抵抗状態が論理値“１”に対応する。ＭＲＡＭセルの場合、選択されたメモリセル４３０に磁界を与えることにより、この選択されたメモリセルの抵抗状態を設定することができる。このようにする方法は当該技術分野において周知であり、この方法の説明は省略する。図４は、大地に対するスニーク路を形成する同一の列ラインに結合された非選択抵抗素子の抵抗値を表わす等価抵抗３０２を示す。この等価抵抗３０２の値は選択されたセル３０１の抵抗値よりも著しく小さい。その理由は、選択された列（ビット）ラインに接続された他のセルが並列である為である。
【００１４】
検出電圧ＶA が行ライン３０５に印加されると、得られた検出電流ＩA が、選択された行ライン３０５に沿って抵抗メモリ素子３０１を通り、抵抗３０２の第１端部に流れる。この抵抗３０２の第２端部は大地に結合されている。従って、得られたビットライン電圧ＶBLが、抵抗３０１及び抵抗３０２の双方に共通であるノード“Ａ”に印加される。次に、この電圧ＶBLが検出される。本例で、メモリセル３０１の等価抵抗が１ＭΩであり、抵抗３０２の等価抵抗が８ＫΩであるものとすると、ほぼ５００ｍＶの検出電圧（ＶA ）により、ビットラインにほぼ０．５μＡの検出電流（ＩA ）を生じる。従って、例えば、２０００本の列を有するアレイの全電流引き込みは１ｍＡ（＝２０００×０．５μＡ）となる。１０００個のアレイが同時に能動状態になると、全チップ電流は１Ａ（＝１０００×１ｍＡ）に達するおそれがあり、これは集積回路装置にとってはかなり大きな電流引き込みとなる。
【００１５】
図３を再び参照するに、この図３に示す本発明の実施例は更に、複数のサンプル‐ホールド回路４２５を有する。各サンプル‐ホールド回路４２５は、それぞれの列（ビット）ライン４３３と直列に設けたスイッチ４０５〜４０９をそれぞれ有する。これらのスイッチは代表的にはトランジスタとして構成する。更に、複数のキャパシタ４１５〜４１９がそれぞれ各ビットライン４３３と接地電位点との間に結合されている。これらキャパシタ４１５〜４１９は個別の構成素子とするか、又はサンプル‐ホールド回路４２５の一部であるそれぞれのセンス増幅器４１０〜４１４の寄生キャパシタンスとするか、又はそれぞれのビットライン４３３の寄生キャパシタンスとすることができる。
【００１６】
読み取り処理を開始する前に、各キャパシタ４１５〜４１９の両端間に既知の電圧を印加することにより、これらキャパシタ４１５〜４１９を平衡化する。これは、スイッチ４０５〜４０９の各々を一時的に閉じて各ビットライン４３３に予備充電電圧を印加することにより達成しうる。キャパシタ４１５〜４１９を予備充電した後、全てのスイッチ４０５〜４０９を開放する。その後の読み取り処理中に、選択された行ラインが電圧ＶA に設定され、選択された列ラインの電圧がスイッチ４０５〜４０９のうちの対応するスイッチを閉成させることによりサンプリングされ、このサンプリングされた電圧をキャパシタ４１５〜４１９のうちの対応するキャパシタに記憶させる。各キャパシタ４１５〜４１９の出力端は対応するセンス増幅器４１０〜４１４にも結合されている。従って、キャパシタに記憶された電圧は検出処理中にその対応するセンス増幅器に対する入力端に得られる。
【００１７】
図５を参照するに、選択されたメモリセルの列ラインの一部に結合されたサンプル‐ホールド回路４２５の等価回路を示す。最初に、選択された行ラインに電圧ＶA が供給されている読み取り／検出期間（図６にＴ1 で示す）の開始時に、スイッチ４０５が開放される。Ｔ1 の開始後の予め決定した期間でスイッチ４０５が短期間Ｔ2 の間閉成し、その後に開放しこの時点でキャパシタ４１５がビットラインの検出電圧により充電されている。図６から明らかなように、サンプリング期間Ｔ2 は読み取り／検出期間Ｔ1 の一部分である。キャパシタはビットライン電圧で一旦充電されると、その後サンプリングした検出電圧をセンス増幅器４１０の第１入力端６００に放電する。このセンス増幅器４１０の第２入力端６０１には基準電圧６１０が入力される。通常の検出期間Ｔ1 が１０μ秒の間続くものとすると、検出電圧を１００ｎ秒の期間に亘りサンプリングすることにより、アレイ電流による電力がほぼ９９％だけ減少される。上述した回路及び方法は、電力を列ラインに印加し、行ラインを読み取り／検出する逆の場合にも同様に適用しうる。
【００１８】
センス増幅器４１０の代表的実施例を図７に示す。このセンス増幅器４１０は、選択した抵抗メモリセル４４０（図３）の抵抗３０１（図４）の両端間で測定されたサンプリングした検出電圧を受ける第１入力ライン６００を有する。この第１入力ライン６００は“ＤＩＧＩＴ（ディジット）”入力ラインとも称しうる。このセンス増幅器４１０は基準電圧を受ける第２入力ライン６０１をも有する。この第２入力ライン６０１は“ＤＩＧＩＴ★”入力ラインとも称しうる。センス増幅器４１０は２つの出力ラインＩ／Ｏ６０２及びＩ／Ｏ★６０３をも有する。これら出力ラインＩ／Ｏ６０２及びＩ／Ｏ★６０３はＤＩＧＩＴ入力ライン６００における電圧がＤＩＧＩＴ★入力ライン６０１における電圧よりも高いか低いかに応じて相補の出力を生じる。
【００１９】
上述したサンプル‐ホールド回路４２５は平均化センス増幅器に対して用いるように構成することができる。このような回路の一例は、２００２年５月１６日に米国で出願されたＵＳＰ１０／１４７，６６８号明細書に提案されており、この米国出願明細書は参考のためにここに記載したものである。
【００２０】
図８は、本発明に用いうる“平均化”センス回路の一実施例を示す。図示のセンス回路９００は、積分器段９０６と、スイッチング電流源９２０と、比較回路９１８とを有している。以下に詳細に説明するように、センス回路９００の出力信号ＵＰ（又はＤＯＷＮ）はＵＰ／ＤＯＷＮ計数回路（図８に図示せず）に与えられ、ある期間に亘り平均化されて抵抗メモリセル９０１に記憶されたデータを決定する。計算された平均値はメモリセルのデータ状態を表わす。従って、センス回路９００は、キャパシタ９１２及び９１１の周期的な充電及び放電から得られるＵＰ／ＤＯＷＮパルスの流れを出力する。ビットの総数に対する論理値“１”（或いはまた、論理値“０”）のビットの個数の比が、印加電圧に応答して抵抗メモリセル９０１のようなメモリセルを流れる平均電流に相当する数値をもたらす。次に、この平均電流を用いて、抵抗メモリセル９０１により記憶されたデータの論理状態を決定する。センス回路９００により得られたパルス流の平均化処理を実行する回路は、本発明の説明を複雑にするのを回避するために、図示せず、詳細に説明しない。メモリセル検出のための電流の平均化に用いる幾つかの技術のより詳細な説明は、２００１年８月２７日に米国で出願されたＵＳＰ０９／９３８，６１７号明細書で行われており、この米国出願明細書は参考のためにここに記載したものである。
【００２１】
次に、センス回路９００の動作を図８につき概略的に説明する。抵抗メモリセル９０１の抵抗値ＲＣＥＬＬは接地電位に対する入力電圧として測定される。メモリセルを読み取るに当たっては、選択した行ライン又はワードライン（ＷＬ）９１０を有効化し、抵抗分圧器９０１、９０３に電圧ＶA を印加する。メモリアレイにおける他の全てのワードラインは接地する。図８に示すように、選択されたＷＬ９１０の電圧レベルは、セル抵抗９０１と、ビットラインにおける他の抵抗メモリセルの抵抗値を表わす“スニーク”抵抗９０３とに亘って降下する。
【００２２】
ノード９０２は第１スイッチ９０９に接続されており、この第１スイッチは差動増幅器９０５の正端子とキャパシタ９２１とに結合される。差動増幅器９０５の負端子及びキャパシタ９２２には図８に示すようにスイッチ９０８が結合される。スイッチ９０８及び９０９は、（図５及び６につき説明したように）読み取り／検出期間Ｔ1 の開始に続くサンプリング期間Ｔ2 の開始時に閉成し終了時に開放して電荷をノード９０２からキャパシタ９２１に転送する。キャパシタ９２１の電圧は増幅器９０５の正端子で検出される。接地されているスイッチ９０８はスイッチ９０９と同時に動作し、サンプリング期間中に増幅器９０５に転送されるおそれのあるスイッチング雑音を相殺するようにする。電圧が差動増幅器９０５に印加されることにより、この差動増幅器９０５が電流をノード９１４又は９１３のいずれか一方に供給するとともに他方のノードから電流を引き込む。前述した第１実施例と同様に、キャパシタ９２１及び９２２は個別の構成素子とするか、又は差動増幅器或いはこれに接続された入力ラインの寄生キャパシタンスとすることができる。更に、サンプリングキャパシタ９２１及び９２２は、検出処理の前には既知の電圧にもたらされ、これらキャパシタに存在するおそれのある残留電荷を排除するようにもされる。
【００２３】
その結果、差動増幅器９０５が電流を供給しているノードに結合されたキャパシタ（９１１又は９１２）が充電され、このノードの電圧を増大させる。これとは逆に、他方のノードであってこのノードから差動増幅器９０５が電流を引き込んでいる当該ノードに結合されたキャパシタは放電され、このノードの電圧を減少させる。クロックドコンパレータ９１７はクロック信号COMP_CLKに応答してノード９１４及び９１３の相対電圧を検出し、これに対応する出力信号ＵＰを発生する。このクロックドコンパレータ９１７は相補出力信号ＤＯＷＮをも発生する。図８に示すように、相補出力信号ＤＯＷＮを発生させるためにクロックドコンパレータ９１７の出力端にインバータ９１９が接続されている。しかし、図示のクロックドコンパレータ９１７は例示であり、本発明に対し用いうるクロックドコンパレータは、図８に示すのとは異なるように構成することができることに注意すべきである。
【００２４】
信号ＵＰ及びＤＯＷＮは、第１電流源９１６及び第２電流源９１５を有するスイッチング電流源９２０に供給される。電流源９１６及び９１５の各々は、信号ＵＰ及びＤＯＷＮの状態に基づいてノード９１４への結合とノード９１３への結合との間で切り換わる。一方の状態では、電流源９１６がノード９１４に結合されてキャパシタ９１２を正に充電するように電流を与えるとともに、電流源９１５がノード９１３に結合されてキャパシタ９１１を負に充電するように電流を与える。他方の状態では、電流源９１６がノード９１３に結合されてキャパシタ９１１を正に充電するように電流を与えるとともに、電流源９１５がノード９１４に結合されてキャパシタ９１２を負に充電するように電流を与える。従って、信号ＵＰ及びＤＯＷＮが状態を切り換えると、電流源９１６及び９１５の結合も同様に切り換わる。
【００２５】
例えば、図８に示すように、信号ＵＰ及びＤＯＷＮがそれぞれ低レベル及び高レベルであり、電流源９１６をノード９１４に結合させるとともに電流源９１５をノード９１３に結合させる。又、クロック信号COMP_CLKの次の立上がり縁が生じると、ノード９１４及び９１３の電圧がクロックドコンパレータ９１７により検出される。ノード９１４及び９１３における電圧をそれぞれ信号 INTOUTP及び INTOUTMで表わす。クロック信号COMP_CLKの周期に亘ってキャパシタ９１２及び９１１に与える電流によりノード９１４及び９１３の電圧がクロック信号COMP_CLKの前の立上がり縁の際の状態から変化するように、電流源９１６及び９１５が結合されると、クロックドコンパレータ９１７の論理状態が変化する。これにより、電流源９１６及び９１５が結合されるノードも切り換わる。電流源９１６及び９１５の結合は、差動増幅器９０５がキャパシタ９１２及び９１１の何れかに与える電流により、関連のノード９１４又は９１３の電圧をクロック信号COMP_CLKの１周期に亘って電流源により生ぜしめられる電圧の変化よりも大きくするまで切り換わり続ける。この状態が生じると、信号ＵＰ及びＤＯＷＮの論理状態がこれらの現在の論理状態を維持し、これによりセンス回路９００の出力信号の平均を変化させる。
【００２６】
図９は、例えば、図３〜８につき説明した回路のような電力低減化センス回路を用いる代表的な処理システム１２００を示す。この処理システム１２００は、論理バス１２０４に結合された１つ以上のプロセッサ１２０１を有する。論理バス１２０４には、メモリコントローラ１２０２及び一次バスブリッジ１２０３をも結合されている。処理システム１２００には複数のメモリコントローラ１２０２と複数の一次バスブリッジ１２０３との双方又はいずれか一方を設けることができる。メモリコントローラ１２０２及び一次バスブリッジ１２０３は単一の装置１２０６として集積化することができる。
【００２７】
メモリコントローラ１２０２は１つ以上のメモリバス１２０７にも結合されている。各メモリバスにはメモリ素子１２０８が接続される。これらメモリ素子１２０８はメモリカード又はメモリモジュールとすることができる。メモリ素子１２０８は１つ以上の追加の装置１２０９を有しうる。例えば、ＳＩＭＭ又はＤＩＭＭでは、追加の装置１２０９を、ＳＰＤ（Serial Presence Detect）メモリのようなコンフィギュレーションメモリとすることができる。メモリコントローラ１２０２はキャッシュメモリ１２０５に結合することもできる。このキャッシュメモリ１２０５は処理システム中の唯一のキャッシュメモリとすることができる。或いはまた、他の装置、例えばプロセッサ１２０１にもキャッシュメモリを含めることができ、これらキャッシュメモリはキャッシュメモリ１２０５と相俟ってキャッシュ階層を構成することができる。処理システム１２００が、バスマスタであるか又はメモリを直接アクセスするＤＭＡ（ダイレクトメモリアクセス）を行うものである周辺装置又はコントローラを含む場合には、メモリコントローラ１２０２がキャッシュコヒーレンスプロトコルを実行しうる。メモリコントローラ１２０２が複数のメモリバス１２０７に結合されている場合には、各メモリバス１２０７を並列に動作させるか、異なるメモリバス１２０７に異なるアドレスレンジをマッピングすることができる。
【００２８】
一次バスブリッジ１２０３は少なくとも１つの周辺バス１２１０に結合されている。この周辺バス１２１０には、周辺装置又は追加のバスブリッジのような種々の装置を結合することができる。これらの装置には、記憶コントローラ１２１１、種々のＩ／Ｏ（入力／出力）装置１２１４、二次バスブリッジ１２１５、マルチメディアプロセッサ１２１８及びレガシーデバイスインタフェース１２２０を含めることができる。一次バスブリッジ１２０３は１つ以上の特殊目的の高速ポート１２２２にも結合しうる。特殊目的の高速ポートは、例えばパーソナルコンピュータでは、高性能のビデオカードを処理システム１２００に結合するのに用いるＡＧＰ（アクセラレーテッドグラフィックスポート）とすることができる。
【００２９】
記憶コントローラ１２１１は１つ以上の記憶装置１２１３を、記憶バスを介して周辺バス１２１０に結合する。例えば、記憶コントローラ１２１１はＳＣＳＩコントローラとすることができ、記憶装置１２１３はＳＣＳＩディスクとすることができる。Ｉ／Ｏ装置１２１４はいかなる種類の周辺装置とすることもできる。Ｉ／Ｏ装置１２１４は例えば、イーサネット（登録商標）カードのようなローカルエリアネットワークインタフェースとすることができる。二次バスブリッジ１２１５は追加の装置を、他のバスを介して処理システムにインタフェースするのに用いることができる。二次バスブリッジ１２１５は例えば、ユニバーサルシリアルポート（ＵＳＢ）装置１２１７を、二次バス１２１６を介して処理システム１２００に結合するのに用いるＵＳＢコントローラとすることができる。マルチメディアプロセッサ１２１８はサウンドカード、ビデオキャプチャカード、又はその他のいかなる種類のメディアインタフェースとすることもでき、これらはスピーカ１２１９のような追加の装置に結合することもできる。レガシーデバイスインタフェース１２２０は、レガシーデバイス１２２１、例えば、旧式のキーボード及びマウスを処理システム１２００に結合するのに用いられる。
【００３０】
図９に示す処理システム１２００は、本発明を用いうる１つの代表的な処理システムにすぎない。図９は、パーソナルコンピュータ又はワークステーションのような汎用コンピュータに特に適した処理用のアーキテクチュアを示しているが、処理システム１２００を種々の分野に用いるのにより一層適するように構成する周知の変形を施すことができることを認識すべきである。例えば、メモリ素子１２０８及びメモリ装置１２０９の双方又はいずれか一方に結合されたＣＰＵ１２０１に基づく、より一層簡単なアーキテクチュアを用いて、処理を必要とする多くの電子装置を構成することができる。上述した変形には、例えば、不必要な素子の除去や、専門的な装置又は回路の追加や、複数のデバイスの組み込みを含むことができる。
【００３１】
現在既知の好適実施例につき本発明を詳細に説明したが、本発明は上述した実施例に限定されないこと明らかである。むしろ、本発明は、上述していないいかなる個数の変形例又は等価な構成をも、本発明の精神及び範囲内で含むように変更することができる。例えば、本発明をＭＲＡＭの分野で説明したが、本発明は、抵抗に基づく他のメモリセルの抵抗状態を検出するのにも用いることができ、実際に電力消費が問題となるいかなる電圧検出システムにも用いることができる。更に、図示の実施例を説明するのに、電流、電圧、キャパシタンス及び抵抗値の特定の値を用いたが、本発明の範囲を逸脱することなしに、上述した値の代わりに他の値を用いることができること明らかである。従って、本発明は上述した説明及び図面に限定されず、特許請求の範囲のみにより限定されるものである。
【図面の簡単な説明】
【００３２】
【図１】図１は、抵抗検出回路を有する、抵抗に基づく代表的なメモリセルアレイを示す構成図である。
【図２】図２は、検出回路及びスニーク抵抗を有する、抵抗に基づく代表的なメモリセルアレイの一部分を示す構成図である。
【図３】図３は、本発明の代表的な第１実施例により構成した電圧センス回路を有する抵抗メモリアレイを示す回路図である。
【図４】図４は、ビットラインに沿う電流路を示す回路図である。
【図５】図５は、本発明の第１実施例による代表的な電圧センス回路を示す回路図である。
【図６】図６は、電圧が抵抗メモリアレイノードに印加されているサンプリング期間を示す線図である。
【図７】図７は、センス増幅器の入力及び出力を示す説明図である。
【図８】図８は、検出処理を平均化するのに演算増幅器がサンプリングした電圧を用いる本発明の代表的な第２実施例を示す回路図である。
【図９】図９は、図３〜８の回路を用いる代表的な処理システムを示すブロック線図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成17年12月1日(2005.12.1)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
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【国際調査報告】
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