(57)【要約】本発明は有機電界効果トランジスタ（ＯＦＥＴ）および／または高いスイッチング周波数を有する有機ベース集積回路に関する。電流チャネルの２つの端部を接合することによって小形で速い回路レイアウトになっている。
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【特許請求の範囲】
【請求項１】
少なくとも、ソース電極およびドレイン電極を有する第１の電極層と、半導体層と、絶縁体層と、第２の電極層とを備える有機電界トランジスタ（ＯＦＥＴ）であって、前記第１の電極層の前記電極（ソースまたはドレイン）の１つが、この電極の１つの側面または位置（接続側面または位置）を除いて２次元様態で前記それぞれの他の電極を包囲し、その結果、前記第１の電極層の電極の１つの側面において開始および終了する電流チャネルを前記半導体層中に形成することができる有機電界トランジスタ（ＯＦＥＴ）。
【請求項２】
第１の電極の１つがそれぞれ４つの側面のうちの３つにおいて他の電極の境界となる請求項１に記載のＯＦＥＴ。
【請求項３】
前記第２の電極層が前記電流チャネルを完全に覆い、前記第１の電極のうちの１つの少なくとも１つの他の部分がさらに覆われ、この他のさらに覆われた部分が０μｍから２０μｍまでの範囲内の幅を有し、前記電流チャネルの長さの範囲内の長さを有する前記請求項１および２のいずれかに記載のＯＦＥＴ。
【請求項４】
漏れ電流を低減するために穴および／または中断部が前記半導体層中に存在する前記請求項の一項に記載のＯＦＥＴ。
【請求項５】
前記請求項の一項に記載の少なくとも２つのＯＦＥＴを有する集積回路であって、前記ＯＦＥＴは前記接続側面または位置がそれぞれ互いに対向するような様態でＮＡＮＤまたはＮＯＲゲートに配置される集積回路。
【請求項６】
接続線および／または入力および出力がそれぞれ前記接続側面または位置間の領域内に位置する請求項５に記載の集積回路。
【請求項７】
穴および／または中断部が前記半導体層中に設けられる請求項５および６のいずれかに記載の集積回路。
【請求項８】
前記穴および／または中断部が前記接続側面または位置間に位置する請求項７に記載の集積回路。
【請求項９】
少なくとも１つの電気接続の代わりに、スルー・コンタクトが使用される請求項５から８の一項に記載の集積回路。
【請求項１０】
前記スルー・コンタクト（１０ｂ）が少なくとも前記ＯＦＥＴの１つの側面と同程度まで延びる請求項９に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は有機電界効果トランジスタ（ＯＦＥＴ）および／または高いスイッチング周波数を有する有機ベース集積回路に関する。
【背景技術】
【０００２】
たとえば、リング発振器レイアウトを有する有機ベース集積回路が知られているが、そのレイアウトは有機回路のスイッチング周波数に関して全く最適化されていない（Ｗ．ＦＩＸ他、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，８１，１７３５（２００２））。
【０００３】
有機エレクトロニクス用の知られているレイアウトの欠点は有機相互接続が設けられないことである。
【０００４】
有機材料の特殊な電気特性のために適合されたレイアウトが必要とされるので、シリコン・エレクトロニクスからの回路レイアウトは容易に採用することができない。したがって、有機導体に比較して無視できるほど小さい抵抗を有する金属が使用されるので、相互接続抵抗は従来の集積回路においてほとんど役割を果たさない。有機相互接続が使用される場合、これらの相互接続の幅および長さならびに個々の構成要素の構成は重要な役割を果たす。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
有機エレクトロニクスに基づくデジタル回路を提供する努力において、目的は、トランジスタ、インバータおよびＮＡＮＤまたはＮＯＲゲートなどのすべてのデジタル回路の基本モジュールを再設計し、それらのための適切なレイアウトを提供することである。
【課題を解決するための手段】
【０００６】
したがって、本発明は、少なくとも、ソース電極およびドレイン電極を有する第１の電極層と、半導体層と、絶縁体層と、第２の電極層とを備える有機電界トランジスタであって、第１の電極層の電極（ソースまたはドレイン）の１つが、この電極の１つの側面または位置（接続側面または位置）を除いて２次元様態でそれぞれの他の電極を包囲し、その結果、第１の電極層の電極の１つの側面または１つの位置において開始および終了する電流チャネルを形成することができる有機電界トランジスタに関する。
【０００７】
この場合、レイアウトは、電極、相互接続交差点（crossover point）およびスルー・コンタクト（through-contact）（＝異なる平面内に位置する相互接続の垂直接続）の形態および構成を意味するものと理解される。レイアウトは、集積回路のスイッチング速度および機能性にも大きな影響を及ぼす直列抵抗および寄生容量を決定する。
【０００８】
本発明の一実施形態によれば、ソース電極は３つの側面において使用される各有機電界効果トランジスタ（ＯＦＥＴ）のドレイン電極および包囲されたそれぞれの電極を画定し、ドレイン電極（もちろんドレインとソースとは入れ替えることもできる）は、その場合、１つの側面においてのみ開放され、１つの側面においてのみ接続を有し、すなわちゲート電圧が印加された後に形成される電流チャネルは電極の同じ側面（接続側面）において開始および終了し、たとえば、Ｕ字形または蛇行になる。
【０００９】
好ましくは上述の実施形態と組み合わせられる別の実施形態によれば、ＯＦＥＴは、接続側面がそれぞれ互いに対向するような様態でＮＡＮＤまたはＮＯＲゲートに配置される。このために、ＮＡＮＤおよび／またはＮＯＲゲートでは、２つまたはそれ以上のＯＦＥＴがそれぞれ平行である（ＮＯＲゲートにおいて２つまたはそれ以上のｕ字形チャネルが互いに隣り合う）か、または互いに交互配置される（ＮＡＮＤゲートにおいて２つまたはそれ以上のｕ字形チャネルが互いの内部にある）。この場合、接続線および／または入力および出力はそれぞれ好ましくは接続側面間の領域内に位置する。
【００１０】
別の実施形態によれば、ゲート電極はチャネル全体を覆うことに加えてソースまたはドレイン電極の小部分をさらに覆う。この場合、電流チャネルは完全に覆われ、第１の電極の一方または両方の少なくとも１つの他の部分がさらに覆われ、このさらに覆われた部分は０μｍから２０μｍまでの範囲内の幅を有し、電流チャネルの長さの範囲内の長さを有する。覆われた部分の幅は製造技術のアラインメント確度に依存し、数（０〜８）μｍから約２０μｍまで、好ましくは１μｍから５μｍまでの範囲内である。
【００１１】
一実施形態によれば、ＯＦＥＴ間の漏れ電流を低減する穴または中断部が半導体層中に設けられる。これらの穴は好ましくは接続側面間に位置する。その後にこれらの形成される穴または中断部は、一般にパターニングされず、チップ全体を覆う半導体層の意図しないバックグラウンド・ドーピングまたは汚染の結果として生成される漏れ電流を低減するために使用される。
【００１２】
別の異なる実施形態では、負荷ＯＦＥＴのゲート電極とドレイン電極との間に時には必要とされる電気接続の代わりに、インバータの出力にさらに接続されるスルー・コンタクトが使用される。これによって少なくとも１つのスルー・コンタクトを省くことが可能になる。一般に負荷ＦＥＴのゲート・ドレイン接続に１つのスルー・コンタクトが必要とされ、後続のインバータ／論理ゲートへの接続のためにインバータ出力に別のスルー・コンタクトが必要とされる。すなわち、これらの２つのスルー・コンタクトを適切なレイアウトにおいて接合することができる。
【００１３】
別の実施形態によれば、駆動ＯＦＥＴのゲート電極とドレイン電極との間の電気接続が回路に必要とされる場合、スルー・コンタクトは好ましくは、それがＯＦＥＴの一方または両方の側面と同程度まで延びるような様態で形成される。結果として、複数の縦続接続されたインバータ、ＮＡＮＤゲートまたはＮＯＲゲートが接合スルー・コンタクトを有する。
【００１４】
本明細書に記載したレイアウトはいくつかの利点を与える。
【００１５】
集積回路がより速くなる。すなわち、有機電極用の領域を最適に使用し、接続線が非常に短いので直列抵抗が低くなり、したがってスイッチング速度が速くなる。接続線の短さ、必要とされる相互接続交差の数の減少およびゲート電極の最小化によって寄生容量がかなり減少し、したがって同様にスイッチング速度が著しく高くなる。
【００１６】
漏れ電流を最小化した結果として回路がより安定し、電力消費がより小さくなる。すなわち、漏れ電流は、一方では電極の構成によって、他方では半導体層中の穴によって最小化される。電極の構成は、隣接する電極はそれぞれ同じ電位（供給電圧または接地）にあるので、様々なインバータおよびＮＡＮＤまたはＮＯＲゲート間の漏れ電流を完全に抑制し、これはＯＦＥＴ電極が１つの側面または位置を除いてそれぞれの他の電極を包囲し、遮蔽する事実に帰着する。例として、図２ａ）において、電極５は接地にあり、電極１は供給電圧にあり、その場合（図では重なっている）２つの直接隣接するインバータは同じ電位にある電極のみと接触する（同じく図５参照）。
【００１７】
さらに、インバータまたはゲート内の漏れ電流は半導体層中の穴によって防止される。したがって、たとえば図２ｂ）において出力１１と電極１との間には漏れ電流がほとんど流れない。
【００１８】
本発明によれば、回路をかなり容易な様態で設計することができる。すなわち、インバータおよび論理ゲートを間隔に従う必要なしにモジュール様態でアセンブルすることができる。さらに、ＯＦＥＴの外部形状を変更することなしにチャネル幾何形状（チャネル長さおよび幅）を容易に拡大縮小することができる。最後に、回路によって必要とされるスペースがより小さくなり、したがって利用可能な領域全体を有利に使用することができる。最後に、スルー・コンタクトを接合することによってその数が減少する（図５参照）。
【００１９】
本発明についてはまた個々の実施形態を参照しながら以下でより詳細に説明する。
【発明を実施するための最良の形態】
【００２０】
図１は第１の電極１（ソースまたはドレイン）および第２の電極２（ドレインまたはソース）を有するＯＦＥＴを示し、第１の電極１は第２の電極の１つの側面を除いてまたは４つの側面のうちの３つを包囲する。ＯＦＥＴの接続側面４のみが残り、第１の電極１は前記接続側面について第２の電極２を包囲しない。
【００２１】
図１ａ）はＵ字形電流チャネル（ＯＦＥＴチャネル３）が形成される最も簡単な実施形態を示し、図１ｂ）は蛇行ＯＦＥＴチャネル３が形成される若干より精巧な実施形態を示す。
【００２２】
図２はインバータの２つのレイアウトを示す。
【００２３】
原理的に、インバータを接続する２つの可能な方法があり、これらは負荷ＯＦＥＴのゲート電極が接続される様態によって区別される。両方の変形を回路中で便宜上使用することができる。図２に示されるレイアウトはこれらの２つの変形による本発明の実施形態である。
【００２４】
図２ａ）は出力に負荷ＯＦＥＴを有するインバータを示す。インバータは負荷ＯＦＥＴおよび駆動ＯＦＥＴという２つのＯＦＥＴを有する。負荷ＯＦＥＴのソース電極１は３つの側面の負荷ＯＦＥＴのドレイン電極２を覆い、負荷ＯＦＥＴのゲート電極１３によって覆われたＯＦＥＴチャネル３が形成され、負荷ＯＦＥＴのソース電極１およびドレイン電極２の別の部分も付随して覆われる。さらに、ゲート電極１３はスルー・コンタクト１０を介してソース電極２にだけでなく、出力１１および駆動ＯＦＥＴのソース電極７にも接続される。駆動ＯＦＥＴのゲート電極８は駆動ＯＦＥＴのチャネル６を覆い、入力１２に接続される。駆動ＯＦＥＴのドレイン電極５はソース電極７を包囲し、したがってチャネル６を画定する。半導体層中の穴および中断部９は負荷ＯＦＥＴと駆動ＯＦＥＴとの間に位置し、漏れ電流を防止する。供給電圧は電極１に印加され、電極５は接地にある。これらの２つの電極はインバータ全体をほぼ包囲し、それによってそれを他の構成要素から遮蔽する。インバータを切り替えた場合、電極２または７の電位のみが変化し、前記電極は互いに接続され、インバータの内部に位置する。
【００２５】
回路に応じて負荷ＯＦＥＴのゲート電極１３とドレイン電極２との間に必要とされる電気接続は、さらに出力１１に接続されるスルー・コンタクト１０を使用して実装される。
【００２６】
図２ｂ）に示されるインバータの例は供給電圧にある負荷ＯＦＥＴゲートを有する。設計は図２ａ）からのそれに類似する。２ａ）とは対照的に、ゲート電極１３は、この場合、スルー・コンタクト１０ａによってソース電極１に接続され、２ａ）のように、出力１１へのスルー・コンタクト１０ａに接続されない。スルー・コンタクト１０ｂは電極１の縁部と同程度まで延長され、したがって互いに隣り合って所在するインバータはスルー・コンタクトを共同で使用することができるという利点を有する。
【００２７】
ＯＦＥＴのゲート電極１３とソース電極１との間の電気接続が回路に必要とされる場合、スルー・コンタクトは好ましくは、それがＯＦＥＴの側面と同程度まで延びるような様態で形成される。結果として、複数の縦続接続されたインバータ、ＮＡＮＤゲートまたはＮＯＲゲートが接合スルー・コンタクトを有する。
【００２８】
図３は２入力ＮＯＲゲートの１つのレイアウトを示す。レイアウトは図２ｂ）からのインバータのそれに対応するが、２つの駆動ＯＦＥＴが並列に接続される点が異なる。第２の駆動ＯＦＥＴはソース電極１４を備え、第１の駆動ＯＦＥＴとの接合ドレイン電極５を有する。駆動ＯＦＥＴのゲート電極１５はＮＯＲゲートの第２の入力１２ｂに接続される。ＮＯＲゲート全体は供給電圧または接地にある２つの電極１および５によって遮蔽される。
【００２９】
図４は２入力ＮＡＮＤゲートを示す。ＮＡＮＤレイアウトは同様に図２ｂ）からのインバータに本質的に対応するが、２つの駆動ＯＦＥＴが直列に接続される点が異なる。第２の駆動ＯＦＥＴは３つの側面を第１の駆動ＯＦＥＴによって包囲される。第１の駆動ＯＦＥＴのソース電極７は同時に第２の駆動ＯＦＥＴのドレイン電極である。ソース電極１４は第２の駆動ＯＦＥＴのチャネル１６を決定し、第２の入力１２ａに接続されたゲート電極１５によって覆われる。このレイアウトでも、電極１および５による遮蔽がある。
【００３０】
最後に、図５は図２ｂ）に示されるように設計される５つのインバータを備える５段リング発振器を示す。インバータは、中央において接合スルー・コンタクト１０（１０ｂ）をインバータのすべてに対して使用することができるような様態で構成される。さらに、インバータはそれらが互いに直接当接するような様態で構成され、これは本発明によるレイアウトの結果としてのみ可能である。インバータは接続線１７によって端部に接続され、半導体中の穴または中断部９はまた漏れ電流を防止するために接続線間に引き続けられている。リング発振器の出力１１は接続線１７で分岐する。
【００３１】
図５は回路レイアウトが本発明の助けによってどのように効率的に形成されるかを印象的に示す。特に、線は、この場合、直接接続に交換され、したがって、たとえば、スイッチング速度が速くなる。
【００３２】
本発明は有機電界効果トランジスタ（ＯＦＥＴ）および／または高いスイッチング周波数を有する有機ベース集積回路に関する。電流チャネルの２つの端部を接合することによって小形で速い回路レイアウトになっている。
【図面の簡単な説明】
【００３３】
【図１】ＯＦＥＴの２つのレイアウトを示す図である。
【図２】インバータの２つのレイアウトを示す図である。
【図３】２入力ＮＯＲゲートの１つのレイアウトを示す図である。
【図４】２入力ＮＡＮＤゲートの１つのレイアウトを示す図である。
【図５】５段リング発振器の１つのレイアウトを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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