(57)【要約】本発明は、フィン電界効果トランジスタメモリセル（２００）、フィン電界効果トランジスタメモリセルアレイおよびフィン電界効果トランジスタメモリセルの製造方法に関するものである。フィン電界効果トランジスタメモリセル（２００）は、第１ソース／ドレイン領域（２０１）および第２ソース／ドレイン領域（２０２）と、ゲート領域とを有している。メモリセル（２００）は、さらに、上記第１ソース／ドレイン領域（２０１）と第２ソース／ドレイン領域（２０２）との間にチャネル領域を有する半導体フィン（２０４）を有し、少なくとも一部が上記ゲート領域上に形成されてなる電荷蓄積層（２０７・２０８）を有している。上記電荷蓄積層の少なくとも一部の領域上には、ワード線領域（２０５・２０６）が形成されている。フィン電界効果トランジスタセルへの所定の電位の印加により、電荷キャリアを選択的に上記電荷蓄積層へ注入または該電荷蓄積層から放出することができる。
2006511089.tif 000002
【特許請求の範囲】
【請求項１】
第１ソース／ドレイン領域および第２ソース／ドレイン領域と、
ゲート領域と、
上記第１ソース／ドレイン領域と第２ソース／ドレイン領域との間にチャネル領域を有する半導体フィンと、
少なくとも一部が上記ゲート領域上に形成されてなる電荷蓄積層と、
上記電荷蓄積層の少なくとも一部の領域上に形成されたワード線領域と、を有するフィン電界効果トランジスタメモリセルであって、
上記電荷蓄積層は、フィン電界効果トランジスタセルへの所定の電位の印加により、電荷キャリアを選択的に注入または放出することができることを特徴とする、フィン電界効果トランジスタメモリセル。
【請求項２】
上記ワード線領域は、第１ワード線分割領域と第２ワード線分割領域とに分割されており、上記電荷キャリアは、該第１ワード線分割領域と上記電荷蓄積層との間の境界領域および第２ワード線分割領域と上記電荷蓄積層との間の境界領域注入または該境界領域から放出されることを特徴とする、請求項１記載のメモリセル。
【請求項３】
上記第１ワード線分割領域と上記第２ワード線分割領域とは、上記ゲート領域の、互いに対向する２つのラテラル部に形成されていることを特徴とする、請求項２記載のメモリセル。
【請求項４】
上記電荷蓄積層は、
・酸化シリコン／窒化シリコン／酸化シリコンの積層構造と、
・酸化アルミニウムと、
・酸化イットリウムと、
・酸化ランタンと、
・酸化ハフニウムと、
・アモルファスシリコンと、
・酸化タンタルと、
・酸化チタンと、
・酸化ジルコニウムおよび／または
・アルミン酸塩と、を含むことを特徴とする、請求項１ないし請求項３の何れかに記載のメモリセル。
【請求項５】
上記ゲート領域は、上記半導体フィンを囲むように略Ｕ字形状に形成されていることを特徴とする、請求項１ないし請求項４の何れかに記載のメモリセル。
【請求項６】
上記半導体フィンの高さは、上記メモリセルに格納された情報を読み出しに必要な所定の読み出し電流値が得られるように設定されていることを特徴とする、請求項１ないし請求項５の何れかに記載のメモリセル。
【請求項７】
上記第１ソース／ドレイン領域に連結された第１のビット線領域と、上記第２ソース／ドレイン領域に連接された第２のビット線領域とを含むことを特徴とする、請求項１ないし請求項６の何れかに記載のメモリセル。
【請求項８】
所定の電位を上記ゲート領域、ワード線領域および１つのビット線領域に印加し、ホット電荷キャリア注入により、電荷キャリアを選択的に上記電荷蓄積層に注入または上記電荷蓄積層から放出することを特徴とする請求項７記載のメモリセル。
【請求項９】
請求項１ないし８の何れかに記載のフィン電界効果トランジスタメモリセルを複数含むことを特徴とする、フィン電界効果トランジスタメモリセルアレイ。
【請求項１０】
上記複数のフィン電界効果トランジスタメモリセルは、略マトリックス状に配列されてなることを特徴とする、請求項９記載のメモリセルアレイ。
【請求項１１】
上記複数のフィン電界効果トランジスタメモリセルのうち、第１の方向に配列された複数のメモリセルは、共通ワード線領域を含むことを特徴とする、請求項９または１０記載のメモリセルアレイ。
【請求項１２】
上記複数のメモリセルのうち、第２の方向に配列された複数のメモリセルは、共通ビット線領域を含むことを特徴とする、請求項９ないし１１の何れかに記載のメモリセルアレイ。
【請求項１３】
上記第１の方向と、上記第２の方向とは、互いに略直交することを特徴とする、請求項１２記載のメモリセルアレイ。
【請求項１４】
ワード線領域は、ゲート領域と交わる部分のラテラル方向の幅は、交わらない部分に比べ狭く形成されていることを特徴とする、請求項９ないし１１の何れかに記載のメモリセルアレイ。
【請求項１５】
第１ソース／ドレイン領域と第２ソース／ドレイン領域とを形成する工程と、
ゲート領域を形成する工程と、
上記第１ソース／ドレイン領域と第２ソース／ドレイン領域との間にチャネル領域を有する半導体フィンを形成する工程と、
少なくとも一部が上記ゲート領域上に形成されてなる電荷蓄積層を形成する工程と、
上記電荷蓄積層の少なくとも一部の領域上に形成されたワード線領域を形成する工程とを含み、
フィン電界効果トランジスタメモリセルへの所定の電位の印加により、上記電荷蓄積層に電荷キャリアを選択的に注入し、または該電荷蓄積層から放出することができるように上記電荷蓄積層を形成することを特徴とする、フィン電界効果トランジスタメモリセルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィン電界効果トランジスタメモリセル、フィン電界効果トランジスタメモリセルアレイおよびフィン電界効果トランジスタメモリセルの製造方法に関するものである。
【発明の詳細な説明】
【０００２】
コンピューターテクノロジーの急速な発展に伴い、特に、携帯端末のデータ保存領域に用いるメモリとして、高い記録密度を有し、消費電力が低い、不揮発性のメモリが必要とされている。
【０００３】
このような不揮発性メモリとして、フローティングゲートメモリが知られている。フローティングゲートメモリは、基板に組み込まれた電界効果トランジスタ（ＦＥＴ）のゲート絶縁層上に形成された導電性フローティングゲート領域を有しており、ファウラーノルトハイム（Fowler-Nordheim)トンネリングによって、該フローティングゲート領域に電荷キャリアを長期間保持することができる。電界効果により、上記のようなトランジスタのしきい値電圧の値は、フローティングゲートに電荷キャリアが蓄積されているか否かにより定まる。したがって、フローティングゲート層の電荷キャリアの蓄積の有無により、メモリ情報を表す内容を符号化することができる。
【０００４】
しかしながら、フローティングゲートに電荷キャリアを注入するには、一般に、１５Ｖ〜２０Ｖの高電圧が必要である。このため、繊細に結合された部材が破壊される問題があり、低消費電力装置、携帯端末（携帯無線電話、携帯端末ＰＤＡ（Personal Digital Assistant））には適さない。さらに、ファウラーノルトハイムトンネリングの場合、一般に数ミリ秒もの書き込み時間を要し、近年要求されているメモリの書き込み時間としては長すぎるため、需要を満たさない。
【０００５】
ＮＲＯＭメモリ（窒化読み取り専用メモリ）の場合、電界効果トランジスタのゲート絶縁層として、窒化シリコントラップ層が用いられる。この窒化シリコントラップ層は、電荷蓄積層として機能し、チャネルホットエレクトロン注入により、該電荷蓄積層に、電荷キャリアを長期間保持することができる。この場合、各セルにおける標準プログラミング電圧（書き込み電圧）は、約９Ｖであり、標準書き込み時間は、１５０ナノ秒である。
【０００６】
〔１〕は、２ビットのメモリ情報を１つのトランジスタに格納できるＮＲＯＭメモリを開示している。
【０００７】
ＮＲＯＭメモリは、消費電力が大きい点で不利益である。また、ＮＲＯＭメモリは、一般に、チャネル長が２００ｎｍより短い場合に起きる、パンチスルー効果等の短チャネル効果のため、スケーリング性も低い。さらに、ＮＲＯＭメモリセルの幅の狭いトランジスタを用いた場合は、読み取り電圧が非常に小さくなることも、スケーリングの妨げとなっている。
【０００８】
〔２〕は、コントロールゲートがワード線と分離して設けられている構成のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリセルを開示している。該ＭＯＮＯＳメモリセルは、電荷蓄積層としての、ＯＮＯ（酸化シリコン／窒化シリコン／酸化シリコン３層構造）層へ電荷キャリアをソース側から注入することにより情報が保存される。上記ＭＯＮＯＳメモリセルによれば、従来のＮＲＯＭメモリセルに比べ、消費電力を抑えることができる。
【０００９】
しかしながら、上記文献〔２〕のメモリセルにおいても、特に、幅の狭いトランジスタを用いた場合、スケーリング性が低い、読み取り電流が小さい点が問題となる。
【００１０】
以上のように、フローティングゲートメモリセルは、各メモリセルに印加する電圧として、高電圧が要求される点および順次アクセスのスピードが遅い点において不利益である。一方、ゲートセルを分割した場合、スケーリング性が低い点およびビットあたりの記録密度が低い点で不利益である。電荷キャリアをソース側から注入する場合におけるメモリセルの不利益は、上記文献〔２〕に記載されているように、チャネル長が２００ｎｍの場合、スケーリング性が低い点と幅の狭いトランジスタを用いた場合、読み出し電流が小さい点である。
【００１１】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、特に、低消費電力プログラミング、高記録密度およびスケーリング性の向上を実現することができる、メモリセル、メモリセルアレイおよびメモリセルの製造方法を提供することにある。
【００１２】
上記の問題は、独立請求項記載のフィン電界効果トランジスタメモリセル、フィン電界効果トランジスタメモリセルおよびフィン電界効果トランジスタメモリセルの製造方法により解決される。
【００１３】
本発明のフィン電界効果トランジスタメモリセルは、第１ソース／ドレイン領域および第２ソース／ドレイン領域と、ゲート領域と、上記第１ソース／ドレイン領域と第２ソース／ドレイン領域との間にチャネル領域を有する半導体フィンとを含んでいる。本発明のフィン電界効果トランジスタメモリセルは、さらに、少なくとも一部が上記ゲート領域上に形成されてなる電荷蓄積層と、上記電荷蓄積層の少なくとも一部の領域上に形成されたワード線領域とを有している。上記電荷蓄積層は、フィン電界効果トランジスタメモリセルへの所定の電位の印加により、電荷キャリアを選択的に注入または放出することができるように構成されている。
【００１４】
本発明は、また、上記の特徴的構成を有するフィン電界効果トランジスタメモリセルが複数配列されてなるフィン電界効果トランジスタメモリセルアレイを提供するものである。
【００１５】
また、本発明のフィン電界効果トランジスタメモリセルの製造方法は、第１ソース／ドレイン領域と第２ソース／ドレイン領域とを形成する工程と、ゲート領域を形成する工程と、記第１ソース／ドレイン領域と第２ソース／ドレイン領域との間にチャネル領域を有する半導体フィンを形成する工程とを含む。さらに、少なくとも一部が上記ゲート領域上に形成されてなる電荷蓄積層を形成する工程、上記電荷蓄積層の少なくとも一部の領域上に形成されたワード線領域を形成する工程とを含む。上記電荷蓄積層は、フィン電界効果トランジスタメモリセルへの所定の電位の印加により、電荷キャリアを選択的に注入または放出することができるように形成されている。
【００１６】
本発明の基本的な概念の１つは、フィン電界効果トランジスタ（ｆｉｎ−ＦＥＴ）のメモリセルにおいて、電荷蓄積層が、ゲート領域とワード線領域との間の領域上で、これらのゲート領域とワード線領域に跨って形成されていることにある。上記のフィン電界効果トランジスタ（ＦＥＴ）の構成によれば、ゲート領域の少なくとも１つの側部領域に形成された電荷蓄積層領域を、ソース側（ドレイン側）注入により低消費電力でプログラムすることができる。
【００１７】
電荷蓄積層としては、例えば、ＯＮＯ層（酸化シリコン／窒化シリコン／酸化シリコン３層構造）を用いることができる。上記の構成によれば、電荷キャリアを電荷蓄積層に長期間保存することができる。また、電荷キャリアは、半導体フィンにより実現されるチャネル領域の導電率に大きな影響を与えるため、電荷キャリアの蓄積の有無によりメモリ情報を符号化することができる。
【００１８】
本発明の構成によれば、ゲート領域とは別に、該ゲート領域と電気的に絶縁されたワード領域が形成されており、ゲートが分割された構成を有している。また、本発明のメモリセルは、低消費電力のプログラミングを実現するものである。
【００１９】
本発明のメモリセルは、２ビットの高い記録密度を有している。すなわち、第１のビットは、第１ソース／ドレイン領域とワード線領域との境界領域に形成された電荷蓄積層に保存され、第２のビットは、第２ソース／ドレイン領域とワード線領域との境界領域に形成された電荷蓄積層に保存される。上記第１のビットと第２のビットはそれぞれ、電荷蓄積層に注入された電荷キャリアとして保存される。この結果、高い記録密度およびビットあたりのコストの低下を実現することができる。
【００２０】
本発明は、フィン電界効果トランジスタのダブルゲート効果により、例えば、上記文献〔１〕に開示されているような純粋な平面構造のメモリセルに比べ、チャネル長のスケーリング性が向上されたメモリセルを実現することができる。本発明のメモリセルは、セル面積が、２Ｆ２から４Ｆ２の高い記録密度を有している。ここで、Ｆは、各テクノロジー時代における最小パターン寸法を示す。
【００２１】
また、本発明のフィン電界効果トランジスタメモリセルは、半導体フィンの高さが、上記メモリセルに格納された情報を読み出すための所望の読み出し電流値が得られるように設定、製造されることが望ましい。半導体フィンの高さは、メモリセルの設計上自由度を有し、読み取りおよびプログラミング特性の設定に用いることができる。
【００２２】
本発明の重要な利点は、フィン電界効果トランジスタメモリセル構造において、ソース側からの電荷キャリア注入による低電力消費プログラミングを実現しつつ、高記録密度、大きい読み取り電流、ビットあたりのコスト低下、さらにＮＲＯＭメモリセル、フローティングゲートメモリセルに比べてスケーリング性の向上を実現したことにある。
【００２３】
すなわち、本発明のフィン電界効果トランジスタメモリセルは、ソース側からの注入によるプログラミングの利点と、フィン電界効果トランジスタ（ＦＥＴ）を用いたダブルゲート構造の利点とが結びついて、スケーリングの向上を実現したものである。さらに、本発明のメモリセルの他の利点は、フィン電界効果トランジスタ（ＦＥＴ）構造を有するロジックコンポーネントに適応できる点にある。
【００２４】
本発明の好ましい実施の形態を、従属請求項に記載する。
【００２５】
本発明のフィン電界効果トランジスタメモリセルは、上記ワード線領域が、第１ワード線分割領域と第２ワード線分割領域とに分割されており、上記電荷キャリアが、該第１ワード線分割領域と上記電荷蓄積層との間の境界部分および第２ワード線分割領域と上記電荷蓄積層との間の境界部分から注入または放出される構成としてもよい。
【００２６】
ワード線領域を２つのワード線分割領域（該２つのワード線分割領域は、電気的に切断されていても接続されていてもよい。）への分割するために、２つのワード線がフィン電界効果トランジスタの側部領域にそって略平行に形成されている構成としてもよい。
【００２７】
上記第１ワード線分割領域と上記第２ワード線分割領域とは、上記ゲート領域（コントロールゲート領域）の、互いに対向する２つのラテラル部に形成されている構成としてもよい。
【００２８】
上記電荷蓄積層は、酸化シリコン／窒化シリコン／酸化シリコンの３層構造のＯＮＯ層と、酸化アルミニウム（Ａｌ２Ｏ３）と、酸化イットリウム（Ｙ２Ｏ３）と、酸化ランタン（ＬａＯ２）と、酸化ハフニウム（ＨｆＯ２）と、酸化ジルコニウム（ＺｒＯ２）と、アモルファスシリコンと、酸化タンタル（Ｔａ２Ｏ５）と、酸化チタン（ＴｉＯ２）および／またはアルミン酸塩とを含む構成としてもよい。アルミン酸塩として、例えば、アルミニウム、ジルコニウム、および酸素の合金（ＡｌＺｒＯ）を用いることができる。
【００２９】
また、電荷蓄積層として、酸化シリコン／窒化シリコン／酸化シリコンの３層構造のＯＮＯ層を用いた場合、各層の厚さを、５ｎｍとしてもよい。
【００３０】
特に、電荷蓄積層は、ＤＲＡＭ（Dynamic Random Access Memory) に適するように形成することができる。すなわち、プログラミングの時間を１０ナノ秒かそれ以下にすることができる。プログラミングの時間を１０ナノ秒とするためには、電荷蓄積層の各層を、十分な薄さに形成する必要がある。例えば、トンネル絶縁層と、蓄積絶縁層と、ブロッキング絶縁層とからなる電荷蓄積層を用いることができる。
【００３１】
この場合、トンネル絶縁層は、一般に、１ｎｍ〜３ｎｍの厚さに形成される。また、このトンネル絶縁層として、酸化シリコンを用いることができる。蓄積絶縁層は、一般に、２ｎｍ〜４ｎｍの厚さに形成され、アモルファスシリコン、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）等の障壁の高さが十分低い高誘電材料を用いることができる。ブロッキング絶縁層は、一般に、２ｎｍの厚さに形成され、酸化シリコンや高誘電材料を用いることができる。
【００３２】
上記の構成によれば、電荷蓄積層（電荷蓄積層を構成する各層）を十分な薄さに形成することができ、書き込み時間を１０ナノ秒と短くすることができる。しかしながら、特に長い保存期間を確保したい場合は（標準保存期間：１０年）、電荷蓄積層を十分に厚くする必要がある。
【００３３】
ゲート領域は、半導体フィンを略Ｕ字状に囲むように形成される。上記の構成によれば、メモリセルのチャネル領域の導電率を極めて高精度に制御することができるダブルゲートを実現することができる。
【００３４】
上記半導体フィンの高さは、メモリセルに格納された情報を読み出すための所定の読み出し電流値が得られるように設定されていることが望ましい。
【００３５】
また、上記メモリセルは、第１ソース／ドレイン領域に連結された第１のビット線領域と、第２ソース／ドレイン領域に連接された第２のビット線領域とを含む構成とすることが望ましい。
【００３６】
上記第１および第２の第１ソース／ドレイン領域は、半導体フィンのドープ領域であってもよく、ビット線領域の一部の領域であってもよい。
【００３７】
また、上記メモリセルは、ゲート領域、ワード線領域および／または少なくとも１つのビット線領域への所定の電位の印加により、電荷キャリアを選択的に電荷蓄積層に注入または該荷電蓄積層から放出する構成としてもよい。
【００３８】
本発明のフィン電界効果トランジスタメモリセルが配列されてなる本発明のフィン電界効果トランジスタメモリセルアレイについて、以下に詳細に説明する。前述のフィン電界効果トランジスタメモリセルについての種々の構成は、本発明のフィン電界効果トランジスタメモリセルアレイを構成する各フィン電界効果トランジスタメモリセルに適応される。
【００３９】
本発明のフィン電界効果トランジスタメモリセルアレイは、本発明のフィン電界効果トランジスタメモリセルが複数マトリクス状に配列されてなる。
【００４０】
本発明のフィン電界効果トランジスタメモリセルアレイは、また、上記複数のフィン電界効果トランジスタメモリセルのうち、第１の方向に配列された複数のフィン電界効果トランジスタメモリセルが、共通ワード線領域を含む構成としてもよい。また、該フィン電界効果トランジスタメモリセルアレイにおける行または列に、１つのまたは複数の共通ワード線が含まれる構成としてもよい。
【００４１】
本発明のフィン電界効果トランジスタメモリセルアレイは、また、上記複数のフィン電界効果トランジスタメモリセルのうち、第２の方向に配列された複数のフィン電界効果トランジスタメモリセルが、共通のビット線領域を含む構成としてもよい。また、該フィン電界効果トランジスタメモリセルアレイにおける行または列に、１つのまたは複数の共通ビット線が含まれる構成としてもよい。
【００４２】
また、上記第１の方向と上記第２の方向とが、互いに略直交するように配列される構成としてもよい。
【００４３】
また、上記メモリセルアレイにおいて、ワード線領域は、ゲート領域と交わる部分のラテラル方向の幅が、交わらない部分と異なる幅（好ましくは、狭く）形成されている構成としてもよい。
【００４４】
本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって充分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明で明白になるであろう。
【００４５】
図１は、ソース側プログラミングの原理を説明するための概略構成図である。図２は、本発明の好ましい実施の形態におけるフィン電界効果トランジスタメモリセルの斜視図である。図３は、本発明の好ましい実施の形態におけるフィン電界効果トランジスタメモリセルの配列構造を示す構成図である。図４は、図３中のＩ-Ｉ’線に沿って切断した場合の図３のメモリセルアレイの第１断面図である。図５は、図３中のII-II’線に沿って切断した場合の図３のメモリセルアレイの第２断面図である。図６Ａは、本発明の好ましい実施の形態におけるフィン電界効果トランジスタメモリセルアレイの製造方法における一工程での積層構造の断面図である。図６Ｂは、本発明の好ましい実施の形態におけるフィン電界効果トランジスタメモリセルアレイの製造方法における一工程での積層構造の断面図である。図６Ｃは、本発明の好ましい実施の形態におけるフィン電界効果トランジスタメモリセルアレイの製造方法における一工程での積層構造の断面図である。図６Ｄは、本発明の好ましい実施の形態におけるフィン電界効果トランジスタメモリセルアレイの製造方法における一工程での積層構造の断面図である。図６Ｅは、本発明の好ましい実施の形態におけるフィン電界効果トランジスタメモリセルアレイの製造方法における一工程での積層構造の断面図である。図６Ｆは、本発明の好ましい実施の形態にかかるフィン電界効果トランジスタメモリセルアレイの製造方法における一工程での積層構造の断面図である。
【００４６】
各図面において、対応する部材、または同一の部材については同一の符号を付している。
【００４７】
本発明の一実施の形態について図１ないし図６Ｆに基づいて説明すると以下の通りである。上記各図面は、概略構成を示すもので、一定のスケールで示したものではない。
【００４８】
まず、図１を参照し、ゲートが、コントロールゲート領域と、該ゲート領域から電気的に絶縁されたワード線領域とに分離された構成における電荷キャリアのソース側（ドレイン側）注入について以下に説明する。
【００４９】
本発明のメモリセルは、以下のプログラミング手法によりプログラムされ、読み取られる。
【００５０】
図１に、本発明のメモリセル１００の構造を示す。メモリセル１００は、シリコン基板１０１上に一部埋め込まれた状態で形成されている。また、シリコン基板１０１上には、ゲート絶縁層１０４が、第１ビット線１０２と第２ビット線１０３との間の領域に形成されている。さらに、上記ゲート絶縁層１０４上には、コントロールゲート１０５が形成されている。また、電荷蓄積層としての清掃構造のＯＮＯ層１０６が、コントロールゲート１０５、第１ビット線１０２および第２ビット線１０３を覆うように形成されている。
【００５１】
積層構造のＯＮＯ層１０６上には、ワード線１０７が第１ビット線１０２および第２ビット線１０３に渡って形成されており、該ワード線１０７は、積層構造のＯＮＯ層１０６を介して、第１ビット線１０２および第２ビット線１０３と電気的に絶縁されている。また、図１に示すように、積層構造のＯＮＯ層１０６には、第１電荷蓄積領域１０８および第２電荷蓄積領域１０９が形成されている。該第１電荷蓄積領域１０８は、第１ビット線１０２、コントロールゲート１０５およびワード線１０７の境界領域に形成されている。第２電荷蓄積領域１０９は、第２ビット線１０３、コントロールゲート１０５およびワード線１０７の境界領域に形成されている。
【００５２】
次に、上記第１電荷蓄積領域１０８および第２電荷蓄積領域１０９に電荷キャリアを注入し、メモリ情報を表す情報のプログラミング（書き込み）のために、メモリセル１００の各端子に印加する電位について説明する。
【００５３】
電荷キャリアを、第１電荷蓄積領域１０８に注入するために、例えば、ワード線１０７を、９Ｖの電位にし、第１ビット線１０２を、５Ｖの電位にする一方、第２ビット線１０３は、０Ｖの電位にする。また、ホットエレクトロンをソース側から注入するには（ソース側ホットエレクトロン注入：ＳＳＨＥ)、コントロールゲート１０５を約１Ｖにする（電界効果トランジスタのしきい値電圧に近づける）。反対に、電荷キャリアの注入を抑制するには、コントロールゲート１０５を０Ｖの電位にする。この結果、電荷キャリアを第１電荷蓄積領域１０８に長期間保持することができる。
【００５４】
同様に、第１ビット線１０２の電位と第２ビット線１０３の電位とを単純に入れ換えれば、第２電荷蓄積領域１０９に電荷キャリアを注入することができる。
【００５５】
ここで、説明の便宜上、第１電荷蓄積領域１０８および第２電荷蓄積領域１０９は、簡略化して図示しているが、実際には、これらの第１電荷蓄積領域１０８および第２電荷蓄積領域１０９は、図示された状態より、多少空間的な広がりを持って形成されており、電荷蓄積層１０９の図示された位置とは多少異なる位置に形成されている。
【００５６】
また、第１電荷蓄積領域１０８および第２電荷蓄積領域１０９から情報を読み取るには、コントロールゲート１０５を約１．５Ｖの電位にし、１．５Ｖの電圧を第１ビット線１０２および第２ビット線１０３との間に印加する。この動作状態において、反転層を得るため、ワード線１０７に、約１．５Ｖから３Ｖの電位を印加する。ここで、第１電荷蓄積領域１０８および第２電荷蓄積領域１０９の一方に注入された電荷キャリアは、コントロールゲート１０５に印加される電圧と同様に、チャネル領域１１０の導電性に影響を与えるため、チャネル領域１１０に流れる電流の値は、第１電荷蓄積領域１０８および／または第２電荷蓄積領域１０９の電荷キャリアの有無により定まる。したがって、蓄積されたメモリ情報が所定の電流値として符号化される。
【００５７】
一方、上記メモリセル１００の第１電荷蓄積領域１０８または第２電荷蓄積領域１０９から情報を消去するには、コントロールゲート１０５の電位を、例えば、５Ｖとする。具体的には、第１電荷蓄積領域１０８から情報を消去するには、例えば、第１ビット線１０２を０Ｖの電位とし、第２ビット線１０３を７Ｖの電位とする。一方、第２電荷蓄積領域１０９から情報を消去するには、第１ビット線１０２と第２ビット線１０３の印加電圧を入れ換えればよい。すなわち、第１ビット線１０２を７Ｖとし、第２ビット線１０３を０Ｖとする。
【００５８】
次に、図２を参照し、本発明の好ましい実施の形態におけるフィン電界効果トランジスタメモリセル２００について説明する。
【００５９】
フィン電界効果トランジスタメモリセル２００は、第１ソース／ドレイン領域２０１と第２ソース／ドレイン領域２０２との２つのソース／ドレイン領域を有している。
【００６０】
また、これらの第１ソース／ドレイン領域２０１と第２ソース／ドレイン領域２０２の間には、チャネル領域が形成されており、このチャネル領域、第１ソース／ドレイン領域２０１および第２ソース／ドレイン領域２０２により、シリコンフィン２０４が構成される。すなわち、第１ソース／ドレイン領域２０１および第２ソース／ドレイン領域２０２は、チャネル領域により分離されたシリコンフィン２０４の２つの領域である。
【００６１】
第１ソース／ドレイン領域２０１および第２ソース／ドレイン領域２０２は、ｎ＋型ドーピング原子（例えば、ヒ素原子）をシリコンフィン２０４の各領域に注入することで形成される。コントロールゲート２０３は、チャンネル領域上に、Ｕ字状に形成される一方、ゲート絶縁薄膜（図２に示さず）が、チャネル領域とコントロールゲート２０３との間に形成されている。
【００６２】
さらに、図２に示すように、第１ＯＮＯ領域２０７（酸化シリコン／窒化シリコン／酸化シリコンの３層構造）および第２ＯＮＯ領域２０８が形成されている。これらの第１ＯＮＯ領域２０７および第２ＯＮＯ領域２０８は、シリコンフィン２０４およびコントロールゲート２０３の、互いに対向する側部領域にそれぞれ形成されている。
【００６３】
具体的には、第１ＯＮＯ領域２０７および第２ＯＮＯ領域２０８は、所定の電位をフィン電界効果トランジスタメモリセル２００の各端子に印加することで、選択的に、各領域に電荷キャリアを注入し、または該領域から電荷キャリアを放出するように形成されており、メモリ情報を表す内容は、上記第１ＯＮＯ領域２０７および第２ＯＮＯ領域２０８の各領域の電荷キャリアの蓄積の有無により、符号化される。第１ワード線２０５は、第１ＯＮＯ領域２０７上にラテラルに形成され、第２ワード領域２０６は、第２ＯＮＯ領域２０８上にラテラルに形成されている。
【００６４】
図２に概略構成が示されているように、第１ないし第４の電荷蓄積領域２０９〜２１２が、第１ＯＮＯ領域２０７および第２ＯＮＯ領域２０８の一部を構成するように形成されている。また、これらの第１ＯＮＯ領域２０７および第２ＯＮＯ領域２０８の電荷蓄積領域２０９〜２１２に、電荷キャリアがソース側から注入され、または、ホールがドレイン側から移動する（図１および図１の構成に関する記載を参照）。
【００６５】
第１電荷蓄積領域２０９に電荷キャリアを注入するには、例えば、第１ワード線２０５を９Ｖの電位とする一方、第１ソース／ドレイン領域２０１に隣接する第１ビット線を５Ｖの電位とし、第２ソース／ドレイン領域２０２に隣接する第２ビット線を０Ｖの電位とする。また、第１電荷蓄積領域２０９に電荷キャリアを注入する際、コントロールゲート２０３を、１Ｖの電位とする。一方、コントロールゲート２０３の電位を０Ｖとすると、第１電荷蓄積領域２０９への電荷キャリアの注入を防止することができる。
【００６６】
同様にして、第１ないし第４の電荷蓄積領域２０９〜２１２の各蓄積領域に、電荷キャリアを注入し、メモリ情報をプログラムする（書き込む）ことができる。該メモリ情報の読み出しの際には、第１ソース／ドレイン領域２０１と第２ソース／ドレイン領域２０２との間に、所定の電圧、例えば、１．５Ｖを印加し、コントロールゲート２０３を所定の電位、例えば、１．５Ｖとする。
【００６７】
さらに、第１電荷蓄積領域２０９からメモリ情報を表す内容を読み出すには、第１ワード線２０５を約１．５Ｖ〜３Ｖとする。第１ソース／ドレイン領域２０１と第２ソース／ドレイン領域２０２との間のチャネル領域の電界効果により、第１ソース／ドレイン領域２０１と第２ソース／ドレイン領域２０２間に流れる電流値は、各電荷蓄積領域２０９〜２１２に注入される電荷キャリアの有無により定められる。この結果、電荷蓄積領域２０９〜２１２に保存されているメモリ情報が、電流値（あるいは、フィン電界効果トランジスタメモリセル構造２００のしきい値電圧に対応した特性値）として得ることができる。
【００６８】
次に、図３を参照し、本発明の好ましい実施の形態における他のフィン電界効果トランジスタメモリセルアレイ３００について説明する。
【００６９】
図３は、配置図である。図３のフィン電界効果トランジスタメモリセルアレイ３００は、図２に示すフィン電界効果トランジスタメモリセルが４つ接続されてなる。図３において、Ｆで示された領域は、各テクノロジー時代における最小パターン寸法を示している。
【００７０】
図３に示すように、メモリセル２００およびメモリセル３０１ないし３０３がマトリックス状に形成されている。さらに、共通の第１ワード線２０５および第２ワード線２０６が、これらのメモリセルの各行に形成されており、また、これらのメモリセルの各列には、共通のコントロールゲート線３０４および共通の第１ビット線３０５および第２ビット線３０６が形成されている。
【００７１】
次に、図４を参照し、本実施の形態における上記図３のフィン電界効果トランジスタメモリセルアレイ３００の第１断面構造を説明する。第１の断面図４００は、図３のＩ-Ｉ’線に沿って切断された断面図である。
【００７２】
この第１の断面図４００に示すように、酸化シリコン層４０２上に、フィン電界効果トランジスタメモリセル３００が形成されている。酸化シリコン層４０２は、シリコン基板４０１上に形成されている。さらに、図４に示すように、シリコンフィン２０４のチャネル領域４０３が形成されており、窒化シリコン層４０４が、積層構造の上層に平面状に形成されている。
【００７３】
図４に示すように、本実施の形態では、第１ワード線２０５および第２ワード線２０６は、略三角形の断面形状を有するように形成されている。また、同図に示すように、積層構造のＯＮＯ層として、第１ＯＮＯ領域２０７および第２ＯＮＯ領域２０８が形成されている。この積層構造のＯＮＯ層は、電気的に絶縁されているため、注入された電荷キャリアは層内に閉じ込められる。このため、メモリ情報を格納し、積層構造のＯＮＯ層に注入された電荷キャリアが漏れ出ることを防止することができる。
【００７４】
次に、図５を参照し、本実施の形態における上記図３のフィン電界効果トランジスタメモリセルアレイ３００の第２断面図５００について説明する。第２断面図５００は、II-II’線に沿って切断された断面図である。
【００７５】
図５に示すように、第１ワード線２０５および第２ワード線２０６のII-II’線に沿って切断された断面形状も略三角形（やや台形に近い）であるが、第１断面図４００における第１ワード線２０５および第２ワード線２０６の断面形状とは断面積が異なる。
【００７６】
次に、図６Ａないし図６Ｆを参照し、本発明の好ましい実施の形態におけるフィン電界効果トランジスタメモリセルアレイの製造方法について説明する。
【００７７】
図６Ａの積層構造６００の製造工程として、まず、ＳＯＩウェハ６０１を形成する。ＳＯＩウェハ６０１は、第１シリコン層６０２、酸化シリコン層６０３および第２シリコン層６０４が順次この順番に積層されてなる。この積層膜上に、ＴＥＯＳ（テトラエチル・オルトシリケート）ハードマスク６０５が形成され、積層構造が形成される。そして、フォトレジスト層６０６がこの積層構造上に形成され、ＴＥＯＳハードマスク６０５と共にリソグラフィーおよびエッチングによりパターニングがなされ、次工程により第２シリコン層６０４からシリコンフィン６１１が形成される。
【００７８】
図６Ｂの積層構造６１０の製造工程として、前工程で得られた積層構造６００に対し、エッチング処理が施される。このエッチング処理により、ＴＥＯＳハードマスク６０５およびフォトレジスト層６０６からなるマスクによって、シリコンフィン６１１が形成される。
【００７９】
次に、図６Ｃの積層構造６２０の製造工程で、フォトレジスト層６０６およびＴＥＯＳハードマスク６０５が取り除かれる。この工程により得られた積層構造に対し、さらに、丸め酸化処理およびエッチバック処理を施す。その後、熱酸化処理により、シリコンフィン６１１の外部露出領域に、ゲート絶縁膜６２１が形成される。この結果、フィン電界効果トランジスタ（ＦＥＴ）のチャネル絶縁体（ゲート絶縁層）が形成される。
【００８０】
図６Ｄの積層構造６３０の製造工程で、その場ドープされた多結晶シリコンを、積層構造６２０上に堆積し、ＴＥＯＳハードマスクおよびリソグラフィーおよびエッチング工程にて形成されるフォトレジストを用いてパターニングされる。この工程により、熱酸化シリコン材料で覆われたシリコンフィン６１１上および酸化シリコン層６０３の露出領域上に、コントロールゲート領域６３１が形成される。
【００８１】
次に、積層構造のＯＮＯ層６３２が、全体を覆うように形成される。このため、他結晶シリコン層により覆われた積層構造は、まず、熱酸化工程にふされる。この結果、積層構造のＯＮＯ層６３２の第１酸化シリコン層が、多結晶シリコンよりなるコントロールゲート領域６３１の材料から形成される。この積層構造のＯＮＯ層６３２の第１酸化シリコン層は、５ｎｍの厚さに形成される。
【００８２】
次に、５ｎｍの厚さに形成された窒化シリコン層が、上記工程により得られた積層構造上に堆積される。この結果、積層構造のＯＮＯ層６３２のトラップ層としての窒化シリコン層が形成される。次に、５ｎｍの厚さに形成された積層構造のＯＮＯ層６３２の第２酸化シリコン層が、高温処理にて堆積される。
【００８３】
図６Ｅの積層構造６４０の製造工程では、まず、その場ドープされた多結晶シリコンが、積層構造６３０上に堆積される。次に、スペーサエッチングにより、第１ワード線６４１および第２ワード線６４２が形成される。
【００８４】
スペーサエッチングは、第１ワード線６４１および第２ワード線６４２が、深く形成されるように行なわれ、次の工程でのコンタクトホールのエッチングが危険なく行なえるようにしている。スペーサをコントロールゲート領域６３１から取り除いても、第１ワード線６４１および第２ワード線６４２が残るように、図６Ｅに示すように、シリコンフィン６１１は、その上に形成されるコントロールゲート領域６３１より垂直方向に厚く形成される。
【００８５】
図６Ｆの積層構造６５０の製造工程では、まず、追加窒化シリコン層６５１が全体の領域に形成され、スペーサエッチングが行なわれる。これにより、ビット線の埋め込み用マスクが形成される。これにより、ビット線が順次埋め込まれる（図示せず）。また、追加酸化シリコン層６５２が積層構造を覆うように形成される。次に、コントロールゲート６３１、第１ワード線６４１および第２ワード線６４２のビット線形成領域でオフセットコンタクトホールエッチングが行なわれる。
【００８６】
本明細書は、下記の文献を引用している。
〔１〕
Eitan,B., Pavan,P., Bloom,I., Aloni,E., Frommer,A., Finzi,D.(2000) "NROM：A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" IEEE Electron Device Letters 21(11): pp. 543-545
〔２〕
Tomiye, H., Terono, T., Nomoto, K., Kobayashi, T.(2002) "A novel 2-bit/cell MONOS: memory device with a wrapped-control-gate structure that applies source-side hot-electron injection" VLSI 2002, Symposium, pp. 206-207
【図面の簡単な説明】
【００８７】
【図１】ソース側プログラミングの原理を説明するための概略構成図である。
【図２】本発明の好ましい実施の形態におけるフィン電界効果トランジスタメモリセルの斜視図である。
【図３】本発明の好ましい実施の形態におけるフィン電界効果トランジスタメモリセルの配列構造を示す構成図である。
【図４】図３中のＩ-Ｉ’線に沿って切断した場合の図３のメモリセルアレイの第１断面図である。
【図５】図３中のII-II’線に沿って切断した場合の図３のメモリセルアレイの第２断面図である。
【図６Ａ】本発明の好ましい実施の形態におけるフィン電界効果トランジスタメモリセルアレイの製造方法における一工程での積層構造の断面図である。
【図６Ｂ】本発明の好ましい実施の形態におけるフィン電界効果トランジスタメモリセルアレイの製造方法における一工程での積層構造の断面図である。
【図６Ｃ】本発明の好ましい実施の形態におけるフィン電界効果トランジスタメモリセルアレイの製造方法における一工程での積層構造の断面図である。
【図６Ｄ】本発明の好ましい実施の形態におけるフィン電界効果トランジスタメモリセルアレイの製造方法における一工程での積層構造の断面図である。
【図６Ｅ】本発明の好ましい実施の形態におけるフィン電界効果トランジスタメモリセルアレイの製造方法における一工程での積層構造の断面図である。
【図６Ｆ】本発明の好ましい実施の形態にかかるフィン電界効果トランジスタメモリセルアレイの製造方法における一工程での積層構造の断面図である。
【符号の説明】
【００８８】
１００    メモリセル
１０１    シリコン基板
１０２    第１ビット線
１０３    第２ビット線
１０４    ゲート絶縁層
１０５    コントロールゲート
１０６    積層構造のＯＮＯ層
１０７    ワード線
１０８    第１電荷蓄積領域
１０９    第２電荷蓄積領域
１１０    チャネル領域
２００    フィン電界効果トランジスタメモリセル
２０１    第１ソース／ドレイン領域
２０２    第２ソース／ドレイン領域
２０３    コントロールゲート
２０４    シリコンフィン
２０５    第１ワード線
２０６    第２ワード線
２０７    第１ＯＮＯ領域
２０８    第２ＯＮＯ領域
２０９    第１電荷蓄積領域
２１０    第２電荷蓄積領域
２１１    第３電荷蓄積領域
２１２    第４電荷蓄積領域
３００    フィン電界効果トランジスタメモリセル
３０１    第２フィン電界効果トランジスタメモリセル
３０２    第３フィン電界効果トランジスタメモリセル
３０３    第４フィン電界効果トランジスタメモリセル
３０４    コントロールゲート線
３０５    第１ビット線
３０６    第２ビット線
４００    第１断面図
４０１    シリコン基板
４０２    酸化シリコン層
４０３    チャネル領域
４０４    窒化シリコン層
５００    第２断面図
６００    積層構造
６０１    ＳＯＩウェハ
６０２    第１シリコン層
６０３    酸化シリコン層
６０４    第２シリコン層
６０５    ＴＥＯＳハードマスク
６０６    フォトレジスト
６１０    積層構造
６１１    シリコンフィン
６２０    積層構造
６２１    ゲート絶縁層
６３０    積層構造
６３１    コントロールゲート領域
６３２    積層構造のＯＮＯ層
６４０    積層構造
６４１    第１ワード線
６４２    第２ワード線
６５０    メモリセル
６５１    追加窒化シリコン層
６５２    追加酸化シリコン層
【図１】
2006511089.tif 000003
【図２】
2006511089.tif 000004
【図３】
2006511089.tif 000005
【図４】
2006511089.tif 000006
【図５】
2006511089.tif 000007
2006511089.tif 000008
2006511089.tif 000009
【手続補正書】
【提出日】平成17年2月8日(2005.2.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１ソース／ドレイン領域および第２ソース／ドレイン領域と、
ゲート領域と、
上記第１ソース／ドレイン領域と第２ソース／ドレイン領域との間にチャネル領域を有する半導体フィンと、
少なくとも一部が上記ゲート領域上に形成されてなる、トラッピング層としての電荷蓄積層と、
上記電荷蓄積層の少なくとも一部の領域上に形成されたワード線領域と、を有するフィン電界効果トランジスタメモリセルであって、
上記電荷蓄積層は、フィン電界効果トランジスタセルへの所定の電位の印加により、電荷キャリアを選択的に注入または放出することができることを特徴とする、フィン電界効果トランジスタメモリセル。
【請求項２】
上記ワード線領域は、第１ワード線分割領域と第２ワード線分割領域とに分割されており、上記電荷キャリアは、該第１ワード線分割領域と上記電荷蓄積層との間の境界領域および第２ワード線分割領域と上記電荷蓄積層との間の境界領域注入または該境界領域から放出されることを特徴とする、請求項１記載のメモリセル。
【請求項３】
上記第１ワード線分割領域と上記第２ワード線分割領域とは、上記ゲート領域の、互いに対向する２つのラテラル部に形成されていることを特徴とする、請求項２記載のメモリセル。
【請求項４】
上記電荷蓄積層は、
・酸化シリコン／窒化シリコン／酸化シリコンの積層構造と、
・酸化アルミニウムと、
・酸化イットリウムと、
・酸化ランタンと、
・酸化ハフニウムと、
・アモルファスシリコンと、
・酸化タンタルと、
・酸化チタンと、
・酸化ジルコニウムおよび／または
・アルミン酸塩と、を含むことを特徴とする、請求項１ないし請求項３の何れかに記載のメモリセル。
【請求項５】
上記ゲート領域は、上記半導体フィンを囲むように略Ｕ字形状に形成されていることを特徴とする、請求項１ないし請求項４の何れかに記載のメモリセル。
【請求項６】
上記半導体フィンの高さは、上記メモリセルに格納された情報を読み出しに必要な所定の読み出し電流値が得られるように設定されていることを特徴とする、請求項１ないし請求項５の何れかに記載のメモリセル。
【請求項７】
上記第１ソース／ドレイン領域に連結された第１のビット線領域と、上記第２ソース／ドレイン領域に連接された第２のビット線領域とを含むことを特徴とする、請求項１ないし請求項６の何れかに記載のメモリセル。
【請求項８】
所定の電位を上記ゲート領域、ワード線領域および１つのビット線領域に印加し、ホット電荷キャリア注入により、電荷キャリアを選択的に上記電荷蓄積層に注入または上記電荷蓄積層から放出することを特徴とする請求項７記載のメモリセル。
【請求項９】
請求項１ないし８の何れかに記載のフィン電界効果トランジスタメモリセルを複数含むことを特徴とする、フィン電界効果トランジスタメモリセルアレイ。
【請求項１０】
上記複数のフィン電界効果トランジスタメモリセルは、略マトリックス状に配列されてなることを特徴とする、請求項９記載のメモリセルアレイ。
【請求項１１】
上記複数のフィン電界効果トランジスタメモリセルのうち、第１の方向に配列された複数のメモリセルは、共通ワード線領域を含むことを特徴とする、請求項９または１０記載のメモリセルアレイ。
【請求項１２】
上記複数のメモリセルのうち、第２の方向に配列された複数のメモリセルは、共通ビット線領域を含むことを特徴とする、請求項９ないし１１の何れかに記載のメモリセルアレイ。
【請求項１３】
上記第１の方向と、上記第２の方向とは、互いに略直交することを特徴とする、請求項１２記載のメモリセルアレイ。
【請求項１４】
ワード線領域は、ゲート領域と交わる部分のラテラル方向の幅は、交わらない部分に比べ狭く形成されていることを特徴とする、請求項９ないし１１の何れかに記載のメモリセルアレイ。
【請求項１５】
第１ソース／ドレイン領域と第２ソース／ドレイン領域とを形成する工程と、
ゲート領域を形成する工程と、
上記第１ソース／ドレイン領域と第２ソース／ドレイン領域との間にチャネル領域を有する半導体フィンを形成する工程と、
少なくとも一部が上記ゲート領域上に形成されてなる、トラッピング層としての電荷蓄積層を形成する工程と、
上記電荷蓄積層の少なくとも一部の領域上に形成されたワード線領域を形成する工程とを含み、
フィン電界効果トランジスタメモリセルへの所定の電位の印加により、上記電荷蓄積層に電荷キャリアを選択的に注入し、または該電荷蓄積層から放出することができるように上記電荷蓄積層を形成することを特徴とする、フィン電界効果トランジスタメモリセルの製造方法。
【国際調査報告】
2006511089.tif 000010
2006511089.tif 000011
2006511089.tif 000012
2006511089.tif 000013