(57)【要約】【課題】ロジックアナライザのデータ処理方法を提供する。【解決手段】ロジックアナライザに用いられ、テストサンプルからのテストデータを読み込むように適応された制御回路を含み、メモリは、前記テストサンプルから受けたテストデータを保存する前記制御回路によって制御され、ディスプレイは、前記メモリから前記制御回路によって取り出されたテストデータを表示するように適応され、本方法は、前記制御回路に前記メモリにテストデータを保存する前に前記テストサンプルから受けたテストデータを圧縮するコンプレッサを駆動させるステップを含むロジックアナライザデータ処理方法。
2006504183.tif 000002
【特許請求の範囲】
【請求項１】
ロジックアナライザに用いられ、テストサンプルからのテストデータを読み込むように適応された制御回路を含み、メモリは、前記テストサンプルから受けたテストデータを保存する前記制御回路によって制御され、ディスプレイは、前記メモリから前記制御回路によって取り出されたテストデータを表示するように適応され、本方法は、前記制御回路に前記メモリにテストデータを保存する前に前記テストサンプルから受けたテストデータを圧縮するコンプレッサを駆動させるステップを含むロジックアナライザデータ処理方法。
【請求項２】
前記テストサンプルは、デジタル回路である請求項１に記載のロジックアナライザデータ処理方法。
【請求項３】
前記テストサンプルからのテストデータは、定期間隔で前記テストサンプルの各ピンの高／低電位状態を含む請求項２に記載のロジックアナライザデータ処理方法。
【請求項４】
ロジックアナライザに用いられ、テストサンプルからのテストデータを読み込むように適応された制御回路を含み、メモリは、前記テストサンプルから受けたテストデータを保存する前記制御回路によって制御され、ディスプレイは、前記メモリから前記制御回路によって取り出されたテストデータを表示するように適応され、本方法は、前記制御回路に前記メモリにテストデータを保存する前に前記テストサンプルから受けたテストデータを圧縮するコンプレッサを駆動させ、前記メモリから前記ディスプレイに送る前に圧縮したテストデータを減少するステップを含むロジックアナライザデータ処理方法。
【請求項５】
前記テストサンプルは、デジタル回路である請求項４に記載のロジックアナライザデータ処理方法。
【請求項６】
前記テストサンプルからのテストデータは、定期間隔で前記テストサンプルの各ピンの高／低電位状態を含む請求項５に記載のロジックアナライザデータ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロジックアナライザに関し、特に、より多いテストデータを保存することができるように、メモリに保存する前にテストサンプルから得たテストデータを解凍するロジックアナライザのデータ処理方法に関するものである。
【背景技術】
【０００２】
図１は、従来技術に基づいたロジックアナライザの配列を示している。ロジックアナライザは、ロジックアナライザ本体１０’を含む。ロジックアナライザ本体１０’は、検出装置１１’を含む。各検出装置１１’は、複数のリード線１１１’と、各複数のリード線１１１’の末端にある、テストサンプル（ｅ．ｇ．デジタル回路）の各ピンに留めるクリップ１１３’を有する。検出装置１１’は、定期間隔でテストサンプルの各ピンの高／低電位状態を検出し、伝送インターフェース（ｅ．ｇ．ＵＳＢインターフェース、ＬＰＴインターフェースなど）１５を通してコンピュータ１６’にテストデータを送り、テストデータをコンピュータ１６’の表示画面１６１’に表示されるようにする。図２は、従来のロジックデータアナライザのシステムブロック図である。ロジックアナライザ本体１０’は、制御回路１７’とメモリ（ｅ．ｇ．ＳＲＡＭ）１８’を含む。テストサンプル１３’からテストデータを受けた時、制御回路１７’は、受けたテストデータをメモリ１８’に保存する。メモリ１８’の記憶空間が占有された時、制御回路１７’は、メモリ１８’から保存のテストデータを取り出し、伝送インターフェース１５’を通して取り出したテストデータをコンピュータ１６’に送り、コンピュータ１６’の表示画面１６１’に表示する。メモリ１８’が制限されたデータ保存空間を有することから、完全な一連のテストデータを保存できない可能性がある。ユーザーが不完全なデータ結果に基づいたデジタル回路をデバッギングした時、デバッギング操作は、多くの時間を要するか、または進むことができない可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
よって、上述の問題を取り除くロジックアナライザのデータ処理方法を提供することが望ましい。
【課題を解決するための手段】
【０００４】
本発明は、下記の条件の下に達成される。そのため、本発明の主な目的は、メモリに保存する前にテストサンプルから得たテストデータを圧縮することで、テストデータをより小さい空間でメモリに保存することができるロジックアナライザのデータ処理方法を提供する。
【０００５】
本発明の一形態に基づいて、ロジックアナライザデータ処理方法は、ロジックアナライザに用いられ、テストサンプルからテストデータを読み込むために適合した制御回路を有する。メモリは、テストサンプルから受けたテストデータを保存する制御回路によって制御され、ディスプレイは、メモリから制御回路によって取り出されたテストデータを表示するように適応される。本方法は、制御回路にメモリに保存する前にテストデータを圧縮するコンプレッサを駆動させるステップを含む。
【０００６】
本発明のもう一つの形態に基づいて、制御回路は、コンプレッサを駆動するために制御され、メモリからディスプレイに送る前に圧縮したテストデータを減少させる。
【発明の効果】
【０００７】
本発明のロジックアナライザデータ処理方法によれば、従来の完全な一連のテストデータを保存できない可能性、多くの時間を要するか、または進むことができない可能性を解決することができ、スムーズに機能することができる。
【発明を実施するための最良の形態】
【０００８】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
【実施例】
【０００９】
図３を参照下さい。ロジックアナライザ本体１０は、制御回路１７とメモリ１８（ｅ．ｇ．ＳＲＡＭ）、コンプレッサ１９を含む。例えばデジタル回路などのテストサンプル１３のテストデータを受けた時、制御回路１７は、受けたテストデータを圧縮するコンプレッサ１９に送り、そのサイズを減少することで、圧縮したテストデータをより小さい空間でメモリ１８に保存することができる。
【００１０】
メモリ１８の記憶空間が占有された時（保存データによって完全に占領される）、制御回路１７は、メモリ１８から保存データを取り出し、取り出したデータを伝送インターフェース１５によってコンピュータ１６に直接送り、コンピュータ１６の表示画面１６１に表示する。制御回路１７は、コンプレッサ１９を制御し、コンピュータ１６にそれを送る前にメモリ１８から取り出したデータを解凍することができる。
【００１１】
図４と３を再度参照下さい。制御回路１７は、下記のステップに従って動作する。
【００１２】
（３０１）先ず、テストサンプル１３（テストデータは、定期間隔でテストサンプルの各ピンの高／低電位状態を含む）から送られたテストデータを読み込む。
（３０２）テストデータをコンプレッサ１９に送り、次にコンプレッサ１９を駆動し、テストデータを圧縮してテストデータのサイズを減少する。
（３０３）メモリ１８に圧縮したテストデータを保存する。
（３０４）メモリ１８の記憶空間が占有されている（完全に占領されている）かどうか確定し、占領されている場合、ステップ（３０５）に進み、占領されていない場合、ステップ（３０１）に戻る。
（３０５）メモリ１８から圧縮したテストデータを取り出し、コンプレッサ１９を駆動し、圧縮したテストデータ（データ解凍プロセスを除去することができる）を解凍する。
（３０６）取り出された（または解凍された）テストデータを伝送インターフェース１５によってコンピュータ１６に送り、コンピュータ１６の表示画面１６１に表示する。
【００１３】
前述の説明に基づいて、テストサンプルから得られたテストデータは、圧縮され、そのサイズを減少することで、圧縮したテストデータをより小さい空間でメモリ１８に保存することができる。よって、メモリ１８は、テストデータをより多く保存することができる。
【００１４】
図５は、本発明のもう一つの方法を表している。
この実施例に基づくと、ロジックアナライザ本体１０は、制御回路１７、メモリ１８（ｅ．ｇ．ＳＲＡＭ）、コンプレッサ１９と、ディスプレイパネル１６１を含む。テストサンプル１３からのテストデータを受けた時、制御回路１７は、受けたテストデータを圧縮するコンプレッサ１９に送り、そのサイズを減少することで、圧縮したテストデータをより小さい空間でメモリ１８に保存することができる。メモリ１８の記憶空間が占有された時（保存データによって完全に占領される）、制御回路１７は、メモリ１８から保存データを取り出し、コンプレッサ１９を駆動し、メモリ１８から取り出したデータを解凍し、解凍したデータを表示画面１６１に送り、表示する。
【００１５】
ロジックアナライザデータ処理方法のプロトタイプは、図３〜５の付属図の特徴で構成される。ロジックアナライザデータ処理方法は、スムーズに機能し、前述の全特徴を提供する。
【００１６】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
【図面の簡単な説明】
【００１７】
【図１】従来技術に基づいたロジックアナライザの配列を示している。
【図２】従来技術に基づいたロジックデータアナライザのシステムブロック図である。
【図３】本発明に基づいたロジックデータアナライザのシステムブロック図である。
【図４】本発明の操作流れ図である。
【図５】本発明に基づいたロジックデータアナライザのもう一つの方法のシステムブロック図である。
【符号の説明】
【００１８】
１０’、１０  ロジックアナライザ本体
１１’ 検出装置
１３’、１３  テストサンプル
１５’、１５  伝送インターフェース
１６’、１６  コンピュータ
１６１’、１６１  表示画面
１７’、１７  制御回路
１８’、１８  メモリ
１９  コンプレッサ
１１１’リード線
１１３’クリップ
【図１】
2006504183.tif 000003
【図２】
2006504183.tif 000004
【図３】
2006504183.tif 000005
【図４】
2006504183.tif 000006
【図５】
2006504183.tif 000007
【手続補正書】
【提出日】平成17年9月15日(2005.9.15)
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
テストサンプルからのテストデータを読み込むように適応された制御回路、
規定の記憶空間を有し、前記制御回路によって制御され、前記テストデータを保存するメモリ、
前記制御回路と前記メモリの間に電気的接続され、前記テストデータを前記メモリに保存する前にそのサイズを減少するように圧縮することで、前記圧縮したテストデータが前記メモリの前記記憶空間に保存され、前記メモリの前記記憶空間が最大化し、前記テストサンプルの完全な一連の前記テストデータを保存するように用いられるコンプレッサ、および
ディスプレイを有するコンピュータに接続する通信用の前記制御回路に電気的接続され、前記メモリの前記記憶空間が占有された時、前記制御回路は、前記メモリの前記テストデータを取り出し、前記取り出したテストデータをそれによって、直接、前記コンピュータに送ることで前記取り出したテストデータを前記ディスプレイに表示する伝送インターフェースを含むテストサンプル用のロジックアナライザ。
【請求項２】
前記制御回路は、前記コンプレッサを制御し、前記取り出されたテストデータを前記コンピュータに送る前に、前記取り出されたテストデータを解凍する請求項１に記載のロジックアナライザ。
【請求項３】
前記制御回路は、前記テストサンプルからデジタル形式のテストデータを読み込み、デジタル回路として具体化する請求項１に記載のロジックアナライザ。
【請求項４】
前記制御回路は、前記テストサンプルからデジタル形式のテストデータを読み込み、デジタル回路として具体化する請求項２に記載のロジックアナライザ。
【請求項５】
前記制御回路は、定期間隔で前記テストサンプルの各ピンの高／低電位状態を含む前記テストデータを読み込む請求項３に記載のロジックアナライザ。
【請求項６】
前記制御回路は、定期間隔で前記テストサンプルの各ピンの高／低電位状態を含む前記テストデータを読み込む請求項４に記載のロジックアナライザ。
【請求項７】
テストサンプルからのテストデータを読み込むように適応された制御回路、
規定の記憶空間を有し、前記制御回路によって制御され、前記テストデータを保存するメモリ、
前記制御回路と前記メモリの間に電気的接続され、前記テストデータを前記メモリに保存する前にそのサイズを減少するように圧縮することで、前記圧縮したテストデータが前記メモリの前記記憶空間に保存され、前記メモリの前記記憶空間が最大化し、前記テストサンプルの完全な一連の前記テストデータを保存するように用いられるコンプレッサ、および
前記コンプレッサに電気的接続され、前記メモリの記憶空間が占有された時、前記制御回路は、前記メモリの前記テストデータを取り出し、前記取り出したテストデータを前記ディスプレイパネルに表示するディスプレイを含むテストサンプル用のロジックアナライザ。
【請求項８】
前記制御回路は、前記コンプレッサを制御し、前記取り出されたテストデータを前記ディスプレイに表示する前に、前記取り出されたテストデータを解凍する請求項７に記載のロジックアナライザ。
【請求項９】
前記制御回路は、前記テストサンプルからデジタル形式のテストデータを読み込み、デジタル回路として具体化する請求項７に記載のロジックアナライザ。
【請求項１０】
前記制御回路は、前記テストサンプルからデジタル形式のテストデータを読み込み、デジタル回路として具体化する請求項８に記載のロジックアナライザ。
【請求項１１】
前記制御回路は、定期間隔で前記テストサンプルの各ピンの高／低電位状態を含む前記テストデータを読み込む請求項９に記載のロジックアナライザ。
【請求項１２】
前記制御回路は、定期間隔で前記テストサンプルの各ピンの高／低電位状態を含む前記テストデータを読み込む請求項１０に記載のロジックアナライザ。
【請求項１３】
制御回路、メモリと、コンプレッサを含み、
（ａ）前記テストサンプルからの前記テストデータを前記制御回路に読み込むステップ、
（ｂ）前記コンプレッサによって前記テストデータを圧縮し、前記テストデータのサイズを圧縮するステップ、
（ｃ）前記圧縮されたテストデータを前記メモリに保存し、前記メモリの前記記憶空間が最大化し、前記テストサンプルの完全な一連の前記テストデータを保存するように用いられるステップ、
（ｄ）前記テストデータを前記コンプレッサに電気的接続されたディスプレイに表示し、前記メモリの記憶空間が占有された時、前記制御回路は、前記メモリの前記テストデータを取り出し、前記取り出したテストデータを前記ディスプレイパネルに表示するステップを含み、テストサンプルからのテストデータをロジックデータアナライザに処理するロジックアナライザのデータ処理方法。
【請求項１４】
前記制御回路は、伝送インターフェースを通してコンピュータに電気的接続され、前記メモリの前記記憶空間が占有された時、前記取り出したテストデータを前記コンピュータに送ることで前記取り出したテストデータを前記コンピュータに備わった前記ディスプレイに表示する請求項１３に記載のロジックアナライザのデータ処理方法。
【請求項１５】
前記ステップ（ｃ）の後、前記取り出したテストデータを前記ディスプレイパネルに表示する前に、前記取り出したテストデータを解凍するステップを更に含む請求項１３に記載のロジックアナライザのデータ処理方法。
【請求項１６】
前記ステップ（ｃ）の後、前記取り出したテストデータを前記ディスプレイパネルに表示する前に、前記取り出したテストデータを解凍するステップを更に含む請求項１４に記載のロジックアナライザのデータ処理方法。
【請求項１７】
前記ステップ（ａ）の後、前記制御回路は、前記テストサンプルからデジタル形式のテストデータを読み込み、デジタル回路として具体化する請求項１３に記載のロジックアナライザのデータ処理方法。
【請求項１８】
前記ステップ（ａ）の後、前記制御回路は、前記テストサンプルからデジタル形式のテストデータを読み込み、デジタル回路として具体化する請求項１４に記載のロジックアナライザのデータ処理方法。
【請求項１９】
前記ステップ（ａ）の後、前記制御回路は、前記テストサンプルからデジタル形式のテストデータを読み込み、デジタル回路として具体化する請求項１６に記載のロジックアナライザのデータ処理方法。
【請求項２０】
前記ステップ（ａ）の後、前記制御回路は、定期間隔で前記テストサンプルの各ピンの高／低電位状態を含む前記テストデータを読み込む請求項１７に記載のロジックアナライザのデータ処理方法。
【請求項２１】
前記ステップ（ａ）の後、前記制御回路は、定期間隔で前記テストサンプルの各ピンの高／低電位状態を含む前記テストデータを読み込む請求項１８に記載のロジックアナライザのデータ処理方法。
【請求項２２】
前記ステップ（ａ）の後、前記制御回路は、定期間隔で前記テストサンプルの各ピンの高／低電位状態を含む前記テストデータを読み込む請求項１９に記載のロジックアナライザのデータ処理方法。
【国際調査報告】
2006504183.tif 000008