(57)【要約】公開した多チップ電力増幅器はそれぞれがトランジスタである複数のチップ（２０−２３）とこれらすべての半導体チップを取り付けた１つのハウジング（３６）とを備えている。複数の入力リード線がハウジング内に伸び、そして複数の出力リード線がハウジングから外に伸びている。複数の第１の整合回路網（３８）は半導体チップを入力リード線へ結合し、そして複数の第２の整合回路（４０）は各半導体チップを出力リード線へ結合し、それにより各チップはそれ自体の入力リード線と出力リード線とを有する。単一のハウジング内のすべての増幅器チップに、これもハウジング内で整合回路を設けてチップを入出力リード線に結合することにより製作コストは低減され、そして取付け基板上の全パッケージ設置面積は減少する。更に、ハウジング内でのチップの近接により半導体チップにおける信号間の位相差を低減する。
2006510312.tif 000002
【特許請求の範囲】
【請求項１】
ａ）複数の入力リード線と複数の出力リード線とを有するハウジング、
ｂ）このハウジング内に取り付けられ、それぞれがトランジスタ増幅器を備えている複数の半導体チップ、
ｃ）一本の入力リード線に一つの半導体チップをそれぞれが結合している複数の第１の整合回路網、そして
ｄ）一本の出力リード線に一つの半導体チップをそれぞれが結合している複数の第２の整合回路網
を備え、それにより各チップがそれ自体の入力リード線と出力リード線とを持つようにしたマルチチップ電力増幅器。
【請求項２】
各チップは、ソース要素、ドレイン要素そしてゲート要素を有する電界効果型トランジスタ、入力リード線へゲート要素を結合する第１の整合回路網、そして出力リード線へドレイン要素を結合する第２の整合回路網を備えている請求項１に記載のマルチチップ電力増幅器。
【請求項３】
電界効果型トランジスタはシリコンＬＤＭＯＳＦＥＴである請求項２に記載のマルチチップ電力増幅器。
【請求項４】
電界効果型トランジスタはＭＥＳＦＥＴである請求項２に記載のマルチチップ電力増幅器。
【請求項５】
各チップは、コレクタ要素、ベース要素そしてエミッタ要素を有するバイポーラートランジスタ、入力リード線へベース要素を結合する第１の整合回路網、そして出力リード線へコレクタ要素を結合する第２の整合回路網を備えている請求項１に記載のマルチチップ電力増幅器。
【請求項６】
バイポーラートランジスタはシリコンバイポーラートランジスタである請求項５に記載のマルチチップ電力増幅器。
【請求項７】
バイポーラートランジスタはIII−Ｖヘテロジャンクションバイポーラートランジスタである請求項５に記載のマルチチップ電力増幅器。
【請求項８】
バイポーラートランジスタはＨＥＭＴである請求項５に記載のマルチチップ電力増幅器。
【請求項９】
電力増幅器がドハティー増幅器であって、一つのチップがキャリヤー増幅器を与え、そして少なくとも一つのチップがピーク増幅器を与える請求項１に記載のマルチチップ電力増幅器。
【請求項１０】
複数のチップが複数のピーク増幅器を与え、各ピーク増幅器は入力信号の振幅に応じて入力信号を増幅するように順次バイアスをかけられている請求項９に記載のマルチチップ電力増幅器。
【請求項１１】
各チップがトランジスタ増幅器を備えているマルチチップ増幅器のパッケージにおいて、
ａ）すべてのチップを受け入れる１つのハウジング、
ｂ）このハウジングに入り込む複数の入力リード線、そして
ｃ）前記のハウジングから延びる複数の出力リード線
を備え、それにより各チップが入力リード線と出力リード線とに接続されているマルチチップ増幅器のパッケージ。
【請求項１２】
ａ）１つの入力信号をＮ個の信号に分ける信号スプリッター、
ｂ）Ｎ個の入力線とＮ個の出力線とを有し、Ｎ個のトランジスタ増幅器を中に取り付けている１つのハウジング、
ｃ）Ｎ個の信号をＮ個の入力リード線に結合する入力結合手段、
ｄ）Ｎ個の入力リード線のそれぞれをＮ個のトランジスタ増幅器チップの一つづつに結合する、前記のハウジング内の入力整合回路網、そして
ｅ）Ｎ個の出力リード線のそれぞれをＮ個のトランジスタ増幅器チップの一つづつに結合する、前記のハウジング内のＮ個の出力整合回路網
を備えている増幅器回路。
【請求項１３】
各チップは、ソース要素、ドレイン要素そしてゲート要素を有する電界効果型トランジスタ、入力リード線へゲート要素を結合する第１の整合回路網、そして出力リード線へドレイン要素を結合する第２の整合回路網を備えている請求項１２に記載の増幅器回路。
【請求項１４】
電界効果型トランジスタはシリコンＬＤＭＯＳＦＥＴである請求項１３に記載の増幅器回路。
【請求項１５】
電界効果型トランジスタはＭＥＳＦＥＴである請求項１３に記載の増幅器回路。
【請求項１６】
各チップは、コレクタ要素、ベース要素そしてエミッタ要素を有するバイポーラートランジスタ、入力リード線へベース要素を結合する第１の整合回路網、そして出力リード線へコレクタ要素を結合する第２の整合回路網を備えている請求項１２に記載の増幅器回路。
【請求項１７】
バイポーラートランジスタはシリコンバイポーラートランジスタである請求項１６に記載の増幅器回路。
【請求項１８】
バイポーラートランジスタはIII−Ｖヘテロジャンクションバイポーラートランジスタである請求項１６に記載の増幅器回路。
【請求項１９】
バイポーラートランジスタはＨＥＭＴである請求項１６に記載の増幅器回路。
【請求項２０】
電力増幅器がドハティー増幅器であって、一つのチップがキャリヤー増幅器を与え、そして少なくとも一つのチップがピーク増幅器を与える請求項１２に記載の増幅器回路。
【請求項２１】
複数のチップが複数のピーク増幅器を与え、これらのピーク増幅器は入力信号の振幅に応じて入力信号を増幅するように順次バイアスをかけられている請求項２０に記載の増幅器回路。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本願は、本願の譲受人へ譲渡され、２００２年１月２８日に出願し現在審査中となっている、バックオフパワーとパワーアッデッド効率を増加したＮ路無線周波数電力増幅器の米国出願１０／０５９，８６６に係るものである。
【背景技術】
【０００２】
本発明は一般にマルチチップ無線周波数増幅器に係るものであり、具体的にはマルチチップ無線周波数増幅器をパッケージすることに係るものである。
【０００３】
典型的に半導体電力増幅器は複数のチップを備えており、各チップはトランジスタ増幅器、例えばシリコンの横方向分散ＭＯＳ電界効果型トランジスタ（ＬＤＭＯＳＦＥＴ）を含んでいる。これらのトランジスタ増幅器は並列作動させて大電力の増幅出力を得ることができる。またはそれらのトランジスタ増幅器は最大のバックオフパワー動作をする１つの主もしくはキャリヤー増幅器と複数の副もしくはピーク増幅器を備えており、これらの副もしくはピーク増幅器は電力増加の要請に応えるため順次に動作を始めるようにバイアスをかけられている。このような電力増幅器は現在審査中の米国出願１０／０５９，８６６に記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の仕方では個々のトランジスタ増幅器を一つのハウジングにそれぞれパッケージしており、これらのパッケージしたトランジスタ増幅器をインピーダンス整合回路網と信号スプリッターとを介して一つの共通入力に接続していた。しかしながら、個別のチップパッケージの使用は製作コストを増加し、そして支持基板上の全パッケージの設置面積を大きくする。さらに、いくつものパッケージの取付けはトランジスタとトランジスタとの間の間隔と信号の位相差を必然的に増加させる。
【課題を解決するための手段】
【０００５】
本発明に従って、複数のトランジスタ増幅器チップは単一のパッケージ内に取り付けられ、各チップはそれ自身の入力リード線と出力リード線とを有している。ドハティー増幅器にしばしば見られるように、これらのチップの外周、そしてゲート幅も同じではないことがあり、そして各チップはそれの入力、出力そしてバイアスリード線に対しその単一のパッケージ内で予めうまく適合させることができる。この予め適合させたトランジスタダイスを高性能増幅器の設計、たとえばドハティー増幅器の構成におけるキャリヤーとピーク増幅器の設計に利用できる。
【０００６】
本発明は製造の効率をよくし、パッケージ全体の設置面積を減少する。さらに、トランジスタダイスは近接していて、いくつものトランジスタの信号における位相差を最小にする。ドハティーに応用するとそのパッケージはその中にあるチップの２倍のリード線を持たなければならない。このことにより各トランジスタはパッケージ内で個々に予め適合させることができ、そして個々にバイアスをかけられるようにできる。
【発明を実施するための最良の形態】
【０００７】
本発明の目的と特徴とは添付図を参照しての以下の説明から明らかとなろう。
【０００８】
図１は、審査中の米国出願１０／０５９，８６６に開示された電力増幅器の機能ブロック図であり、複数の個々にハウジングに収容された電力増幅器チップを含み、チップは１つのキャリヤー増幅器２０と3つのピーク増幅器２１，２２，２３を含んでおり、ピーク増幅器は９０°変圧器２４，２５，２６を介して出力負荷２８に接続されている。９０°変圧器３０は４路スプリッター３２をキャリヤー増幅器２０へ接続している。ピーク増幅器のそれぞれに適当な値のＤＣバイアスをかけることによりピーク増幅器はドハティ動作を展開できる。ピーク作動が保持されている電力範囲にわたって各ピーク増幅器は一段上になる毎に６ｄＢづつ増加する。４路増幅器は有効電力範囲を理論値の１８ｄＢへ拡大する。この拡大は、平均電力に対するピークの比が１３ｄＢにもなることのある変調スキム使用のデジタル通信システムでは非常に重要である。１２０ワットのピーク増幅器は、３０ワットのトランジスタを使っている４路ドハティー構成により実現できる。
【０００９】
個々の電力増幅器は同じ大きさである必要はなく、そしてチップの外周は異なり、もしくはゲート幅は異なっていてもよい。しかし、各電力増幅器は入力とインピーダンス整合がとられ、そして適当にバイアスがかけられていて広い範囲で電力作動するよう増幅器が順次作動するようにしていなければならない。
【００１０】
図２は本発明のパッケージの平面図であり、複数の電力増幅器２０−２３が単一のハウジング３６に取り付けられている。各チップはそれ自体の入力リード線（ＲＦ入力１−ＲＦ入力４）と出力リード線（ＲＦ出力１−ＲＦ出力４）とを有する。さらに、トランジスタチップ２０−２３の各々はそれ自体の入力インピーダンス整合３８と出力インピーダンス整合４０とを有し、ＦＥＴのゲートとドレイン（バイポーラーデバイスのベースとコレクタ）の両方が個々にバイアスをかけられている。こうして、ドハティー構造として個々のトランジスタはキャリヤーとピーキング増幅器としてそれぞれ適合させられる。
【００１１】
図３は４路ドハティー増幅器の形の、図２の４トランジスタパッケージ３６を示している。無線周波数の入力信号は２路スプリッター５０，５２，５４を介して加えられて４つの入力信号となり、これらの入力信号はインピーダンス整合回路５６を介してパッケージ３６の無線周波数入力に加えられる。このパッケージされた増幅器３６の出力は全体を５８で示したインピーダンス整合回路５８を介して取り出され、それから無線周波数出力６０として集計される。
【００１２】
個々の増幅器チップ毎にハウジング内で個別のリード線を設けている多トランジスタチップ増幅器に単一のハウジングを使用することは製作コストを低減させるばかりでなく、チップを近接させてトランジスタ間の位相差を最小とする。更に、単一のハウジングは支持構造体上での増幅器設置面積を減少させる。４路ドハティー増幅器を説明したけれど、１つのキャリヤー増幅器と１つのピーク増幅器とを有するドハティー増幅器に本発明を実施することは容易である。さらに、本発明を多段増幅器トランジスタに利用できる。シリコンバイポーラー、ＧａＡｓ、ＭＥＳＦＥＴ、ＩｎＧａＨＢＴ、ＳｉＣＭＥＳＦＥＴそしてＧａＮＨＥＭＴを含む広範囲の半導体技術を使って広範囲の電力レベルと周波数にわたって本発明を実施できる。
【００１３】
本発明を実施例について説明したが、この説明は本発明の例示に過ぎず、本発明をこれに限定して解釈すべきものではない。特許請求の範囲に記載の本発明の思想から逸脱することなく当業者は様々に変更し応用することができよう。
【図面の簡単な説明】
【００１４】
【図１】出願継続中の米国出願１０／０５９，８６６に開示された広範囲の電力にわたって無線周波数信号を増幅し、そして複数の個々にパッケージされた電力増幅器を有する無線周波数電力増幅器の機能ブロック図である。
【図２】本発明の実施例による図１の増幅器と等価の電力増幅器の平面図である。
【図３】４路ドハティー増幅器として接続された電力増幅器の機能ブロック図である。
【符号の説明】
【００１５】
２０  キャリヤー増幅器
２１  ピーク増幅器１
２２  ピーク増幅器２
２３  ピーク増幅器３
２４  ９０°変圧器
２５  ９０°変圧器
２６  ９０°変圧器
２８  出力負荷
３０  ９０°変圧器
３２  ４路スプリッター
３６  ハウジング
３８  入力インピーダンス整合
４０  出力インピーダンス整合
５０  ２路スプリッター
５２  ２路スプリッター
５４  ２路スプリッター
５６  インピーダンス整合回路
５８  インピーダンス整合回路
６０  無線周波数出力
【図１】
2006510312.tif 000003
【図２】
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【図３】
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【国際調査報告】
2006510312.tif 000006
2006510312.tif 000007