(57)【要約】第１および第２（位相）制御信号（ＵＰ、ＤＯＷＮ）を生成するために基準信号（ＲＥＦ）および第１および第２クロック信号（ＣＬＫ−Ｑ、ＣＬＫ−Ｉ）を受信する回路を備える乗算器回路、復調器および受信機用の線形位相検出器は、長い経路長および入力と出力との間の多くの動作のために大きな遅延を有する（洞察）。各回路（１、２）に２個の並列ラッチ（１０、１１、２０、２１）およびラッチ出力信号を多重化するための多重化装置（１２、２２）を備えることによって、線形位相検出器をより高速にすることができる（基本概念）。前記多重化装置は、周波数検出器に供給されるべき（周波数制御）信号を生成し、第３回路（３）が前記（位相）制御信号（ＵＰ、ＤＯＷＮ）のうちの少なくとも１つを生成している。前記第３回路（３）は、前記第１（位相）制御信号（ＵＰ）を生成するラッチ（３０）を備え、第２回路（２）のラッチの１つ（２０）が第２（位相）制御信号（ＤＯＷＮ）を生成している。または、前記第３回路（３）は、４個のＥＸＯＲゲート（３１〜３４）を備える論理回路（３１〜３４）を備える。第５ＥＸＯＲゲート（３５）が、第３回路（３）を平衡させるために使用される。
2006521746.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの基準信号および少なくとも第１および第２クロック信号に応答して、少なくとも第１および第２制御信号を生成し、前記基準信号および前記第１クロック信号を受信する第１回路と前記基準信号および前記第２クロック信号を受信する第２回路とを少なくとも備える線形位相検出器であって、前記第１および第２回路の各々は少なくとも２つのラッチとラッチ出力信号を多重化する少なくとも１つの多重化装置とを備えると共に前記制御信号のうちの少なくとも１つを生成する第３回路を備える線形位相検出器。
【請求項２】
前記第３回路は前記第１および第２クロック信号を受信して前記第１制御信号を生成するラッチを備え、前記第２回路のラッチのうちの１つは第２制御信号を生成する請求項１に記載の線形位相検出器。
【請求項３】
前記基準信号は前記多重化装置の少なくとも１つの制御入力および前記第１および第２回路の前記ラッチのクロック入力に供給され、前記第１クロック信号は前記第１回路の前記ラッチの少なくとも１つのデータ入力に供給され、前記第２クロック信号は前記第２回路の前記ラッチの少なくとも１つのデータ入力に供給されている請求項２に記載の線形位相検出器。
【請求項４】
前記第３回路は前記第１制御信号を生成するために前記第１回路のラッチ出力信号を受信する第１論理回路を備えると共に前記第２制御信号を生成するために前記第２回路のラッチ出力信号を受信する第２論理回路を備える請求項１に記載の線形位相検出器。
【請求項５】
前記第１論理回路は少なくとも第１および第２ＥＸＯＲゲートを備え、前記第１ＥＸＯＲゲートは前記第１回路から前記ラッチ出力信号を受信し、前記第２ＥＸＯＲゲートは前記第１制御信号を生成するために前記第１ＥＸＯＲゲートおよび第３ＥＸＯＲゲートからの出力信号を受信し、前記第２論理回路は少なくとも前記第３ＥＸＯＲゲートおよび第４ＥＸＯＲゲートを備え、前記第３ＥＸＯＲゲートは前記第２回路から前記ラッチ出力信号を受信し、前記第４ＥＸＯＲゲートは前記第２制御信号を生成するために前記第３ＥＸＯＲゲートおよび電源から出力信号を受信する請求項４に記載の線形位相検出器。
【請求項６】
前記第１論理回路は、前記第３回路を平衡させるために、前記第１ＥＸＯＲゲートおよび電源から前記出力信号を受信する第５ＥＸＯＲゲートを備える請求項５に記載の線形位相検出器。
【請求項７】
前記基準信号は前記多重化装置の少なくとも１つの入力および前記ラッチのクロック入力に供給され、前記第１クロック信号は前記第１回路の前記ラッチの少なくとも１つのデータ入力に供給され、前記第２クロック信号は前記第２回路の前記ラッチの少なくとも１つのデータ入力に供給されている請求項６に記載の線形位相検出器。
【請求項８】
少なくとも１つの基準信号および少なくとも第１および第２クロック信号に応答して、少なくとも第１および第２制御信号を生成し、前記基準信号および前記第１クロック信号を受信する第１回路と前記基準信号および前記第２クロック信号を受信する第２回路とを少なくとも備える線形位相検出器を備える装置であって、前記第１および第２回路の各々は少なくとも２つのラッチとラッチ出力信号を多重化する少なくとも１つの多重化装置とを備え、前記線形位相検出器は前記制御信号のうちの少なくとも１つを生成する第３回路を備えている装置。
【請求項９】
少なくとも１つの基準信号および少なくとも第１および第２クロック信号に応答して、少なくとも第１および第２制御信号を生成し、前記第１クロック信号を受信する第１ステップと、前記第２クロック信号を受信する第２ステップと、前記基準信号を受信する第３ステップとを備える線形位相検出方法であって、前記基準信号および前記クロック信号の一方をラッチしラッチされた信号を多重化する第４ステップと、前記基準信号および前記クロック信号の他方をラッチしてこのラッチされた信号を多重化する第５ステップと、前記制御信号のうちの少なくとも１つを生成する第６ステップと、を備える方法。
【請求項１０】
少なくとも１つの基準信号および少なくとも第１および第２クロック信号に応答して、少なくとも第１および第２制御信号を生成し、前記第１クロック信号を受信する第１機能と、前記第２クロック信号を受信する第２機能と、前記基準信号を受信する第３機能とを備える線形位相検出のためのプロセッサ・プログラムであって、前記基準信号および前記クロック信号の一方をラッチしてラッチされた信号を多重化する第４機能と、前記基準信号および前記クロック信号の他方をラッチしてこのラッチされた信号を多重化する第５機能と、前記制御信号のうちの少なくとも１つを生成する第６機能と、を備えるプロセッサ・プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、少なくとも１つの基準信号および少なくとも第１および第２クロック信号に応答して、少なくとも第１および第２制御信号を生成し、前記基準信号および前記第１クロック信号を受信する第１回路と、前記基準信号および前記第２クロック信号を受信する第２回路とを少なくとも備える線形位相検出器に関する。
【０００２】
また、この発明は、線形位相検出器を備える装置、および線形位相検出方法、および線形位相検出用のプロセッサ・プログラムに関する。
【背景技術】
【０００３】
このような線形位相検出器は、例えばクロック乗算器回路、位相復調器、および／またはゼロ−ＩＦ受信機などを含んだ装置で例えば使用される。前記線形位相検出器は、予測可能なエッジを有し例えば５０％のデューティ・サイクルを有する基準信号と同期させる必要のあるクロック（例えば制御発振器のような）の位相を制御する。それに加えて、前記第１制御信号は、例えばアップ信号［up signal］を備えるかまたは誤り信号を備え、そして前記第２制御信号は、例えば、ダウン信号［down signal］を備えるか、または基本（誤りのない）信号などを備える。
【０００４】
前記装置は、例えば、移動電話、オーディオ受信機、オーディオ／ビデオ受信機などと一致する。
【０００５】
先行技術の線形位相検出器は、米国特許第５，７１２，５８０号により知られており、この特許は、直角位相クロック信号に基づいて、フィードバックループ内に設けられた第２Ｄ形フリップ・フロップからの入力信号を受信する第１Ｄ形フリップ・フロップを介してアップ信号を生成すると共に、前記第１Ｄ形フリップ・フロップからの入力信号を受信する第３Ｄ形フリップ・フロップを介してダウン信号を生成する線形位相検出器を開示している。
【０００６】
既知の線形位相検出器は、とりわけ緩慢であることにより不利であり、前記フィードバックループ、各々２個のラッチを備える前記Ｄフリップ・フロップおよび前記ダウン信号を生成するため必要な３つのＤ形フリップ・フロップの構成は、この線形位相検出器の、より高い周波数での動作を不適切にさせる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明の目的は、とりわけ、より高い周波数での動作に適したより高速の線形位相検出器を提供することである。
【０００８】
この発明のさらに他の目的は、とりわけ、装置、より高速の方法、および、より高速のプロセッサ・プログラムを提供することである。
【課題を解決するための手段】
【０００９】
少なくとも１つの基準信号および少なくとも第１および第２クロック信号に応答して、少なくとも第１および第２制御信号を生成するこの発明による線形位相検出器は、前記基準信号および前記第１クロック信号を受信する第１回路と前記基準信号および前記第２クロック信号を受信する第２回路とを少なくとも備え、そこで前記第１および第２回路各々は、少なくとも２つのラッチとラッチ出力信号を多重化するための少なくとも１つの多重化装置とを備え、前記線形位相検出器は前記制御信号のうちの少なくとも１つを生成する第３回路を備えている。
【００１０】
この発明による線形位相検出器に並列ラッチおよびラッチ出力信号を多重化するための多重化装置を備えることによって、並列ラッチの各対は実質的に同時に動作し、多重化装置がこれらの動作の結果を多重化している。その結果として、前記線形位相検出器の入力（前記第１および／または第２回路の入力）から前記線形位相検出器の出力（前記第１および／または第２および／または第３回路の出力）までの遅延は減少し、これによって線形位相検出器はより高速になる。前記多重化装置の出力が例えば周波数検出器に供給されるべき（周波数制御）信号を生成するので、前記第３回路は、前記（位相）制御信号の少なくとも１つを生成するために必要である。
【００１１】
留意すべきことであるが、並列ラッチの各対は、両方が少なくとも１つの同じ入力信号（データ信号またはクロック信号など）を受信するために、および／または、両方のラッチがそれらの出力信号を同じ多重化装置に供給するために、実質的に同時に動作するので（可能な異なる経路長、異なる寄生キャパシタ、その他のために実質的に）並列であるように定められる。したがって、前記対のラッチは、少なくとも１つの同じ入力信号を受信して、および／または、それらの出力信号を同じ多重化装置に供給する。前記ラッチは、言い換えると、多重化ラッチである。
【００１２】
この発明による線形位相検出器の第１実施形態は、請求項２により定義される。
【００１３】
第２回路のラッチのうちの１つが第２制御信号を生成する状態で、前記第１および第２クロック信号を受信し前記第１制御信号を生成するラッチの形の前記第３回路を導入することによって、高速で、あまり複雑でなく、低コストで低電力消費の線形位相検出器が構成された。
【００１４】
この発明による線形位相検出器の第２実施形態は、請求項３により定義される。
【００１５】
前記第１クロック信号が前記第１回路の前記ラッチの少なくとも１つのデータ入力に供給され、前記第２クロック信号が前記第２回路の前記ラッチの少なくとも１つのデータ入力に供給されている状態で、前記基準信号を前記多重化装置の少なくとも１つの制御入力および前記第１および第２回路の前記ラッチのクロック入力に供給することによって、前記線形位相検出器をシリコンで容易に実現することができる。
【００１６】
この発明による線形位相検出器の第３実施形態は、請求項４により定義される。  
前記第１制御信号を生成するために前記第１回路のラッチ出力信号を受信する第１論理回路および前記第２制御信号を生成するために前記第２回路のラッチ出力信号を受信する第２論理回路の形の前記第３回路を導入することにより、いっそう高速（前記第１実施形態に比べて）で、低コストで、低電力消費の線形位相検出器が組み立てられた（論理回路は、ラッチよりも−遅延がより小さく−高速である）。
【００１７】
この発明による線形位相検出器の第４実施形態は、請求項５により定義される。  
ＥＸＯＲゲートを備える論理回路を使用することによって、前記線形位相検出器は最も複雑でないものである。
【００１８】
この発明による線形位相検出器の第５実施形態は、請求項６により定義される。  
前記第５ＥＸＯＲゲートを導入することによって、第３回路は平衡が保たれ、そして前記線形位相検出器の入力から前記第３回路の出力までに存在する遅延は実質的に全く同じであり、このことは有利である。
【００１９】
この発明による線形位相検出器の第６実施形態は、請求項７により定義される。  
前記第１クロック信号が前記第１回路の前記ラッチの少なくとも１つのデータ入力に供給され、前記第２クロック信号が前記第２回路の前記ラッチの少なくとも１つのデータ入力に供給されている状態で、前記基準信号を前記多重化装置の少なくとも１つの入力および前記ラッチのクロック入力に供給することによって、前記線形位相検出器はシリコンで容易に実現することができる。
【００２０】
さらに留意すべきことであるが、多重化並列ラッチを備える先行技術の非線形位相検出器は存在している。しかし、先ず第１に、前記先行技術の位相検出器は非線形位相検出器であり、そして第２に、前記先行技術の非線形位相検出器では、前記制御信号は、予測できないエッジを有するデータ信号に応答して生成される。この発明による位相検出器の制御信号は、予測可能なエッジ（例えば、５０％デューティ・サイクル）を有する基準信号に応答して生成される。第３に、前記先行技術の位相検出器では、少なくとも１つの制御信号は多重化装置の出力信号から生じ（から得られ）るが、この発明に従った位相検出器の制御信号は、（多重化装置が関係する前に）より早く生成される。このことだけが、全く異なるように動作する前記先行技術の非線形位相検出器をもたらすだけである。
【００２１】
この発明による装置、この発明による方法、および、この発明によるプロセッサ・プログラムの実施形態は、この発明による線形位相検出器の実施形態と一致する。
【００２２】
この発明は、とりわけ、一般に遅延が入力から出力までに存在する経路長および入力と出力との間で行なわれる動作の数に依存するという洞察に基づき、さらに、この発明は、とりわけ、線形位相検出器では回路ごとに多重化装置に加えた一対の並列ラッチでこの遅延が最小になる（最小経路長および最小数の動作）とういう基本概念に基づいている。
【００２３】
この発明は、とりわけ、より高速の線形位相検出器を実現するという問題を解決し、そして、そのような高速線形位相検出器はより高い周波数で動作することができるという点でとりわけ有利であり、それによって、前記線形位相検出器は、前記第３回路に余り複雑でなく低コストで低電力消費の実施形態を導入することによって、さらに改善することができる。
【００２４】
この発明のこれらおよび他の態様は、以下で説明する実施形態から明らかであり、またこの実施形態を参照して説明する。
【発明を実施するための最良の形態】
【００２５】
図１に示されたこの発明による線形位相検出器は、それのデータ入力（上部が通常データ入力であり、下部が反転データ入力である）で第１クロック信号ＣＬＫ−Ｑを受信してそのそれぞれのクロック入力（左のクロック入力が通常クロック入力であり、右のクロック入力が反転クロック入力である）で基準信号ＲＥＦを受信するラッチ１０を有する第１回路１を備える。ラッチ１０の通常出力（上部の出力）は多重化装置１２の第１通常入力に結合され、ラッチ１０の反転出力（下部の出力）は多重化装置１２の第１反転入力に結合される。
【００２６】
回路１は、さらに、それのデータ入力（上部が通常データ入力であり、下部が反転データ入力である）で第１クロック信号ＣＬＫ−Ｑをそれのそれぞれのクロック入力（左のクロック入力が通常クロック入力であり、右のクロック入力が反転クロック入力である）で基準信号ＲＥＦを受信する、ラッチ１０と比べて交換された接続のラッチ１１を備える。ラッチ１１の通常出力（下部の出力）は、多重化装置１２の第２反転入力に結合され、そしてラッチ１１の反転出力（高い方の出力）は、多重化装置１２の第２通常入力に結合されている。
【００２７】
多重化装置１２は、それの制御入力（上部が通常制御入力であり、下部が反転制御入力である）で、ラッチ１０に比べて交換されていない接続によって前記基準信号ＲＥＦを受信し、そして、それの出力に周波数検出器向けの第１周波数制御信号を生成する。
【００２８】
図１に示すこの発明による線形位相検出器は、さらに、ラッチ１０に比べて交換された接続を介して、それのデータ入力（上部が通常データ入力であり、下部が反転データ入力である）で第２クロック信号ＣＬＫ−Ｉを受信してそのそれぞれのクロック入力（左のクロック入力が通常クロック入力であり、右のクロック入力が反転クロック入力である）で基準信号ＲＥＦを受信するラッチ２０を有する第２回路２を備える。ラッチ２０の通常出力（上部の出力）は多重化装置２２の第１通常入力に結合され、ラッチ２０の反転出力（下部の出力）は多重化装置２２の第１反転入力に結合される。さらに、ラッチ２０は、それの出力に第２（位相）制御信号ＤＯＷＮを生成する。
【００２９】
回路２は、さらに、それのデータ入力（上部が通常データ入力であり、下部が反転データ入力である）で第２クロック信号ＣＬＫ−Ｉをラッチ２０に比べて交換された接続によって受信してそれのそれぞれのクロック入力（左のクロック入力が通常クロック入力であり、右のクロック入力が反転クロック入力である）で基準信号ＲＥＦをラッチ２０に比べて交換された接続によって受信するラッチ２１を備える。ラッチ２１の通常出力（下部の出力）は多重化装置２２の第２反転入力に結合され、そしてラッチ２１の反転出力（高い方の出力）は多重化装置２２の第２通常入力に結合されている。
【００３０】
多重化装置２２は、それの制御入力（上部が通常制御入力であり、下部が反転制御入力である）で前記基準信号ＲＥＦを、ラッチ２０に比べて交換されていない接続によって受信し、そして、それの出力に周波数検出器向けの第２周波数制御信号を生成する。
【００３１】
図１に示すこの発明による線形位相検出器は、さらに、それのデータ入力（上部が通常データ入力であり、下部が反転データ入力である）で第２クロック信号ＣＬＫ−Ｉをラッチ２０に比べて交換されていない接続によって受信してそれのそれぞれのクロック入力（左のクロック入力が通常クロック入力であり、右のクロック入力が反転クロック入力である）で第１クロック信号ＣＬＫ−Ｑをラッチ２０に比べて交換されていない接続によって受信するラッチ３０を備える第３回路３を備える。さらに、ラッチ３０は、それの出力に第１（位相）制御信号ＵＰを生成する。
【００３２】
第１クロック信号ＣＬＫ−Ｑがそれぞれ、早い場合、位相が合っている場合、遅い場合の図１に示される線形位相検出器のタイミング図を、図２、３、４にそれぞれに示す。ＲＥＦが基準信号であり、ＣＫＱが第１クロック信号であり、ＣＫＩが第２クロック信号であり、ＤＯＷＮが第２（位相）制御信号であり、ＵＰが第１（位相）制御信号であり、そしてＣＰが前記第１と第２（位相）制御信号の差である。
【００３３】
図５に示すこの発明による線形位相検出器は、図１に関して既に説明した第１回路１および第２回路２を備え、さらに、それから少なくとも第１および第２ＥＸＯＲゲート３１および３２および好ましくは第５ＥＸＯＲゲート３５を有する第１論理回路３１、３２および３５を備え少なくとも第３および第４ＥＸＯＲゲート３３および３４を備える第２論理回路３３、３４を備える第３回路３を備える。
【００３４】
ＥＸＯＲゲート３１は、ラッチ１０および１１の出力信号である信号ＶおよびＷを受信する。ＥＸＯＲゲート３３は、ラッチ２０および２１の出力信号である信号ＸおよびＹを受信する。ＥＸＯＲゲート３２は、ＥＸＯＲゲート３１からの出力信号およびＥＸＯＲゲート３２からの出力信号を受信し、前記第１（位相）制御信号ＵＰを生成する。ＥＸＯＲゲート３４は、ＥＸＯＲゲート３３からの出力信号を受信し、さらに（例えば電圧源などのような電源から）「１」信号を受信し、そして前記第２（位相）制御信号ＤＯＷＮを生成する。ＥＸＯＲゲート３５は、ＥＸＯＲゲート３１から出力信号を受信しそして（例えば電圧源などのような電源から）「１」信号を受け取って、前記第３回路３を正確に平衡させ、例えば、ＥＸＯＲゲート３１および３３の出力の各々から前方を見たとき、２つの異なるＥＸＯＲゲートの２つの並列入力の同じインピーダンスを見ることができる。このことによって、結果として、ＵＰ経路とＤＯＷＮ経路との両方の遅延が実質的に全く同じになり、これは有利である。
【００３５】
第１クロック信号ＣＬＫ−Ｑがそれぞれ早い、位相があっている、および遅い場合の図５に示す線形位相検出器のタイミング図を、それぞれ図６、７および８に示す。ＲＥＦは基準信号であり、ＣＫＱは第１クロック信号であり、ＣＫＩは第２クロック信号であり、ＤＯＷＮは第２（位相）制御信号であり、ＵＰは第１（位相）制御信号であり、そしてＣＰは前記第１と第２（位相）制御信号の差である。
【００３６】
図１および図５に示す線形位相検出器は、いわゆる平衡状態を実現する二重接続を有する。しかし、この発明は、この平衡状態に限定されず、単一接続を有するいわゆる不平衡状態でも使用することができる。
【００３７】
「Ｋのために（の）」および「Ｌのために（の）」の表現「のために（の）」は、「Ｍのために（の）」などの他の機能も、同時にまたは同時でなく行なわれることを排除しない。表現「Ｙに結合されたＸ」および「ＸとＹとの間の結合」および「ＸとＹを結合すること／結合する」などは、構成要素ＺがＸとＹとの間にあることを排除しない。表現「ＰはＱを備える」および「Ｑを備えるＰ」などは、構成要素Ｒも備えられる／含まれることを排除しない。
【００３８】
上述の実施形態はこの発明を制限するのではなく説明するものであり、また当業者は添付の特許請求の範囲の範囲から逸脱することなく多くの代替え実施形態を設計することができることは、留意されるべきである。特許請求の範囲において、括弧の中に置かれた参照符号は、請求を制限するものとして解釈しないものとする。動詞「備える」およびそれの活用形の使用は、請求項で述べられたもの以外の要素またはステップの存在を排除しない。要素に先行する冠詞「１つの」は、複数のそのような要素の存在を排除しない。この発明は、いくつかの別個の要素を備えるハードウェアによって、および適切にプログラムされたコンピュータによって、実施することができる。いくつかの手段を列挙するデバイス請求項において、これらの手段のうちのいくつかは、ハードウェアの全く同じ要素で具現することができる。特定の手段が互いに異なる従属請求項で列挙されているという単なる事実は、これらの手段の組合せを効果的に使用することができないことを示さない。
【００３９】
この発明は、とりわけ、一般に遅延が入力から出力までに存在する経路長および入力と出力の間で行なわれる動作の数に依存するという洞察に基づき、さらに、この発明は、とりわけ、線形位相検出器では回路ごとの多重化装置を加えた一対の並列ラッチでこの遅延が最小になる（最小経路長および最小数の動作）という基本概念に基づいている。
【００４０】
この発明は、とりわけ、より高速の線形位相検出器を実現するという問題を解決し、そして、そのような高速線形位相検出器はより高い周波数で動作することができるという点で、とりわけ有利であり、それによって、前記線形位相検出器は、前記第３回路にあまり複雑でなく低コストで低電力消費の実施形態を導入することによって、さらに改善されることができる。
【図面の簡単な説明】
【００４１】
【図１】制御信号を生成するためにラッチを備える、この発明による線形位相検出器を示すブロック図形式である。
【図２】第１クロック信号ＣＬＫ−Ｑが早い場合の図１に示す前記線形位相検出器のタイミング図を示すブロック図形式である。
【図３】第１クロック信号ＣＬＫ−Ｑは位相が合っている場合の図１に示す前記線形位相検出器のタイミング図を示すブロック図形式である。
【図４】第１クロック信号ＣＬＫ−Ｑが遅い場合の図１に示す前記線形位相検出器のタイミング図を示すブロック図形式である。
【図５】制御信号を生成するために第１および第２論理回路を備えるこの発明による線形位相検出器を示すブロック図形式である。
【図６】第１クロック信号ＣＬＫ−Ｑが早い場合の図５に示す前記線形位相検出器のタイミング図を示すブロック図形式である。
【図７】第１クロック信号ＣＬＫ−Ｑは位相が合っている場合の図５に示す前記線形位相検出器のタイミング図を示すブロック図形式である。
【図８】第１クロック信号ＣＬＫ−Ｑが遅い場合の図５に示す前記線形位相検出器のタイミング図を示すブロック図形式である。
【図１】
2006521746.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006521746.tif 000009
【図８】
2006521746.tif 000010
【国際調査報告】
2006521746.tif 000011
2006521746.tif 000012
2006521746.tif 000013