(57)【要約】Ｍビットデジタル信号をアナログ信号に変換する装置を提供する。この装置は、Ｍビットデジタル信号の値を第１および第２のデジタル値にマッピングして、第２のデジタル値に対する第１のデジタル値の比がＭビットデジタル信号の値と等しくなるか、Ｍビットデジタル信号の値を近似するようにするマッピング手段（１２、１３）を有して構成される。第１および第２のデジタルアナログ変換器（１４、１５）が備えられ、第１のデジタルアナログ変換器（１４）は、前記第１のデジタル値を入力する入力部を有し、第２のデジタルアナログ変換器（１５）は、前記第２のデジタル値を入力する入力部を有する。回路手段（１６）は、第１および第２のデジタルアナログ変換器（１４、１５）のアナログ出力部に結合され、一方のアナログ出力値を他方のアナログ出力値で除算し、除算の結果を出力部に供給する。
2006505984.tif 000002
【特許請求の範囲】
【請求項１】
Ｍビットデジタル信号をアナログ信号に変換する装置であって、
前記Ｍビットデジタル信号の値を第１および第２のデジタル値にマッピングして、前記第２のデジタル値に対する前記第１のデジタル値の比が前記Ｍビットデジタル信号の値と等しくなるか、あるいは前記Ｍビットデジタル信号の値を近似するようにするマッピング手段と、
前記第１のデジタル値を入力する入力部を有する第１のデジタルアナログ変換器と前記第２のデジタル値を入力する入力部を有する第２のデジタルアナログ変換器と、
前記第１および第２のデジタルアナログ変換器のアナログ出力部に結合され、一方のアナログ出力値を他方のアナログ出力値で除算し、前記除算の結果を出力部に供給する回路手段とを有して構成されることを特徴とする変換装置。
【請求項２】
前記第１のデジタル値のビット長Ｎが前記第２のデジタル値のビット長と同じであることを特徴とする請求項１に記載の変換装置。
【請求項３】
前記マッピング手段がルックアップテーブルを格納するメモリを有し、前記ルックアップテーブルには第１の値と第２の値との比に等しい値を有する分数値が前記第１の値および前記第２の値に対応付けて記録され、前記マッピング手段が前記テーブルを参照してＭビットデジタル信号の値を最もよく近似する分数値を検索し、前記分数値に対応する第１の値および第２の値を特定する手段をさらに有することを特徴とする請求項１または請求項２に記載の変換装置。
【請求項４】
マッピング手段が、Ｍビットデジタル信号の値を係数Ａで圧縮する手段を有し、回路手段が、除算の結果を同じ係数Ａでスケーリングする手段を有することを特徴とする請求項１から請求項３のいずれか１項に記載の変換装置。
【請求項５】
Ｍビットデジタル信号をアナログ信号に変換する方法であって、
前記Ｍビットデジタル信号の値を第１および第２のデジタル値にマッピングして、前記第２のデジタル値に対する前記第１のデジタル値の比が前記Ｍビットデジタル信号の値と等しくなるか、あるいは前記Ｍビットデジタル信号の値を近似するようにする工程と、
前記第１および第２のデジタル値を第１および第２のデジタルアナログ変換器の入力部にそれぞれ入力する工程と、
前記第１および第２のデジタルアナログ変換器の一方のアナログ出力値を他方のアナログ出力値で除算し、前記除算の結果を出力部に供給する工程とを有することを特徴とする変換方法。
【請求項６】
関数を演算するために組替可能な装置であって、
それぞれがアナログ入力信号を入力する第１の入力部および第２の入力部と、出力部とを有する複数のスケーリング要素と、
１つまたは複数の前記スケーリング要素に対するデジタル重み値を生成し、生成した前記重み値を前記各スケーリング要素の第２の入力部に出力する制御手段と、
前記各スケーリング要素の出力部に結合され、前記各スケーリング要素からの出力値を入力する複数の入力部と、前記各入力部に選択的に結合される複数の出力部と、入力部または出力部をまとめて選択的に結合するスイッチ部とを有し、前記選択的結合を実行するために前記制御手段に結合される出力手段とを有して構成されることを特徴とする組替装置。
【請求項７】
スケーリング要素として、乗算要素、除算要素、または乗算でも除算でも実行するよう構成可能な要素を用いることができることを特徴とする請求項６に記載の組替装置。
【請求項８】
スケーリング要素が乗算型デジタルアナログ変換器であることを特徴とする請求項７に記載の組替装置。
【請求項９】
ベクトル内積演算器として動作するよう構成可能であることを特徴とする請求項６から請求項８のいずれか１項に記載の組替装置。
【請求項１０】
各スケーリング要素が、制御手段からデジタル重み値を入力するために、前記各スケーリング要素の第２の入力部に結合されたデジタルアナログ変換器を有することを特徴とする請求項６に記載の組替装置。
【請求項１１】
各デジタルアナログ変換器がその制御入力としてアナログ入力信号を入力し、各デジタルアナログ変換器の出力部がスケーリング要素の出力部に結合されて前記スケーリング要素の出力部に乗算結果を出力することを特徴とする請求項１０に記載の組替装置。
【請求項１２】
出力手段が、該出力手段の隣接する入力をまとめて選択的に結合する複数の第１のスイッチと、前記出力手段の入力を各出力に結合する複数の第２のスイッチとを有して構成されることを特徴とする請求項６から請求項１１のいずれか１項に記載の組替装置。
【請求項１３】
出力手段の出力部が、スケーリング要素にフィードバックして選択的に結合されることを特徴とする請求項６に記載の組替装置。
【請求項１４】
スケーリング要素毎に、出力手段の１つの出力部に存在する値を初期重み値に加算し、この加算の結果を重み値としてスケーリング要素の第２の入力部に加える加算手段を有することを特徴とする請求項１３に記載の組替装置。
【請求項１５】
請求項６に記載の装置を用いて多項式関数を演算する方法であって、
多項式関数を、ネストされた積和演算項を含む形式になるよう因数分解する工程と、
関数の変数を、少なくともいくつかのスケーリング要素の第１の入力部に加え、関数の定数を、重み値として、少なくともいくつかの前記スケーリング要素の第２の入力部に加える工程と、
各積和演算項の成分が前記各スケーリング要素によって演算され、出力手段によって加算され、各中間加算結果を、次の次数の積和演算項の成分を演算するスケーリング要素にフィードバックする工程とを有することを特徴とする演算方法。
【請求項１６】
出力手段においてまとめて加算される成分を供給する入力部をまとめて結合する工程と、この結合した入力部を前記出力手段のいずれかの出力部または別のスケーリング要素の第２の入力部に結合する工程とを有することを特徴とする請求項１５に記載の演算方法。
【請求項１７】
出力手段に結合された入力部が、関数の定数を表現する重み値も入力される加算接続点を介してスケーリング要素に結合され、前記加算接続点の出力が前記スケーリング要素の第２の入力部に結合されることを特徴とする請求項１５に記載の演算方法。
【発明の詳細な説明】
【発明の開示】
【０００１】
本発明は、ベクトル内積演算器などの組替型関数実装システムとデジタルアナログ変換器に関する。本発明のデジタルアナログ変換器は、特にベクトル内積演算器での使用に応用できる。
【０００２】
ベクトル内積に係る乗算は、離散時間信号処理における基本的な演算であり、次式で表される。
2006505984.tif 000003
ただし、ＷｋおよびＸｋは、それぞれ、重みおよび入力ベクトルのｋ番目の成分であり、ｙは出力であり、Ｋは入力ベクトルのサイズである。
【０００３】
離散的に設定される時間を考慮し、出力および重みにおいて時間を添え字ｎで表すことにより、式（１）をベクトル行列乗算（ｖｅｃｔｏｒ  ｍａｔｒｉｘ  ｍｕｌｔｉｐｌｉｃａｔｉｏｎ、ＶＭＭ）演算用に、次のように書き直すことができる。
2006505984.tif 000004
ただし、出力ベクトルｙｎは、重みＷｋ，ｎの周期的変化に従って時間的に順次得られる。ベクトル内積とＶＭＭはともに、有限インパルス応答フィルタ、フーリエ変換、離散コサイン変換などを実施する様々な用途において中心的演算となる。
【０００４】
ベクトル内積演算やＶＭＭ演算に係るシステム実装について、以下の性質を考慮する必要がある。
プログラム可能性−デバイスの機能を変更するために個々の重み係数を実行時に変更する能力。
スケーリング性
ａ）精度のスケーリング性−システムのＳＮＲ特性を実行時に変更する能力
ｂ）複雑さのスケーリング性−演算のサイズを実行時に変更する能力
組替可能性−所与の回路において並列的に実行される演算の数を実行時に変更する能力。したがって、組替可能性は、複雑さのスケーリング性として定義されたものを具体化および拡張するものである。
【０００５】
完全なデジタルシステムでは、ベクトル内積演算機能やＶＭＭ演算機能を実装するために、デジタル信号プロセッサ（ＤＳＰ）が一般に用いられる。しかし、このような実現手段は、多数の乗算が必要であるため、電力を多く消費し、非効率的であることが多い。ＤＳＰでは、乗算演算をビットごとに多段式で実行するため、信号周波数の数倍のクロック周波数を必要とする。
【０００６】
ベクトル演算やＶＭＭ演算が行われるのは、デジタル領域だけに限られない。アナログ信号や混成信号のベクトル内積およびＶＭＭセルにおける演算の例があげられる。例えば、以下の文献でそのような演算について述べられている。
［１］Ｒ．Ｇｅｎｏｖ、Ｇ．Ｃａｕｗｅｎｂｅｒｇｈｓら、「Ｃｈａｒｇｅ−Ｍｏｄｅ  Ｐａｒａｌｌｅｌ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  Ｖｅｃｔｏｒ  Ｍａｔｒｉｘ  Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ」、Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ  ＩＩ：Ａｎａｌｏｇ  ａｎｄ  Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ、ｖｏｌ．４８、９３０〜９３６頁、２００１年
［２］Ｖ．Ａ．Ｐｅｄｒｏｎｉ、「Ｅｒｒｏｒ−ｃｏｍｐｅｎｓａｔｅｄ  ａｎａｌｏｇ  ｃｅｌｌｓ  ｆｏｒ  ｖｅｃｔｏｒ  ｍｕｌｔｉｐｌｉｃａｔｉｏｎ  ａｎｄ  ｖｅｃｔｏｒ  ｑｕａｎｔｉｚａｔｉｏｎ」、Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ  ＩＩ：Ａｎａｌｏｇ  ａｎｄ  Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ［３］Ｐｒｏｃｅｓｓｉｎｇ、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ、ｖｏｌ．４８、５１１〜５１９頁、２００１年
［３］Ｔ．Ｙ．Ｌｉｎ、Ａ．Ｊ．Ｐａｙｎｅら、「Ｐｒｏｇｒａｍｍａｂｌｅ  ａｎａｌｏｇｕｅ  ｖｅｃｔｏｒ−ｍａｔｒｉｘ  ｍｕｌｔｉｐｌｉｅｒ」、Ｅｌｅｃｔｒｏｎｉｃ  Ｌｅｔｔｅｒｓ、ｖｏｌ．３８、１〜２頁、２００２年
［１］で述べられている実現方式では、電荷モードの乗算演算はアナログ領域で実行されるが、デジタル演算機能がアーキテクチャに埋め込まれ、アーキテクチャ内では入力がビットシリアル形式で与えられ、行列要素がビットパラレル形式でローカルに保存される。この方式では、乗算が、電荷移動演算の中で一連のブールＡＮＤ演算によって内部的に実行される。［２］では、より「アナログ」的な方式が試みられている。すなわち、入力、重み、および出力が連続的なアナログ変数で表現され、ＭＯＳトランジスタの飽和時の二乗特性を利用して乗算が行われている。［３］はまた別の方式であり、入力と重みが、それぞれ入力電流と重み電流の位相を変調する。出力を得るために、ローパスフィルタと結合したトランスリニア乗算器が用いられている。
【０００７】
これら先行技術の「アナログ」方式では、システムのトポロジが設計時に固定され、上述の組替可能性を欠いたシステムになっている。そのような方式の場合、プログラム可能性（すなわち、離散的に重み付けされた係数の配列の設定）は、コンデンサや抵抗の面積のような調整パラメータを整数倍することによって得られ、係数は、単位値に対するそのパラメータ値の比によって得られる。
【０００８】
一般に、雑音および精度に関しては、アナログ方式よりデジタル方式のほうがすぐれている。これら２つの性能指標は相互に関係している。システムの精度が、所与のダイナミックレンジに対する信号対雑音比の上限で決まるからである。デジタル方式では、システムの精度は、バスの「幅」で決まる。重みがデジタル的にプログラムされるアナログ方式では、システムの精度は、雑音および誤差（たとえば、マッチングに起因する雑音および誤差）による制限を受ける可能性がある。
【０００９】
既に述べたように、アナログデジタル混成信号領域で動作するベクトル行列乗算器の一構成要素として、デジタルアナログ変換器（ＤＡＣ）がよく用いられる。デジタル空間で操作される量子化データと、実世界との相互作用に用いられる連続信号との橋渡しをするうえで、ＤＡＣは本質的かつ不可欠な役割を担う。しかしながら、低消費電力と小さなチップ面積が求められる携帯機器や可搬機器の場合、ＤＡＣは、全体的消費電力量のかなりの部分を消費することになる。用途の要求精度が上がるにつれ、マッチングなどの物理的問題、電源感度、その他の問題がよりクリティカルになり、それによって、最小量子化ステップサイズの下限が与えられる。そして、チップ面積および消費電力の制約は、機器の分解能（すなわち、入力ビット数）に上限を与える。したがって、ある最小量子化ステップに対しては、ＤＡＣの消費電力が低いほど、それに応じてフルスケールの振れ幅が狭くなるので分解能が低くなる。
【００１０】
自律型で装着式の、生活に密着したセンサインターフェース製品に対する需要の高まりに答えることを目的として、信号の処理および計算のための、例えばベクトル内積やＶＭＭなどのベクトル演算、ならびに関数近似用多項式関数などのスカラ演算を実行するための、精度が高く、消費電力が小さく、プログラム可能かつ組替可能な方法が求められている。そのような方法では、ＤＡＣ性能の最適化が鍵となる可能性が高い。
【００１１】
本発明の第１の態様によれば、Ｍビットデジタル信号をアナログ信号に変換する装置が提供され、この装置は、
Ｍビットデジタル信号の値を第１および第２のデジタル値にマッピングして、第２のデジタル値に対する第１のデジタル値の比がＭビットデジタル信号の値と等しくなるか、あるいはＭビットデジタル信号の値を近似するようにするマッピング手段と、
前記第１のデジタル値を入力する入力部を有する第１のデジタルアナログ変換器と前記第２のデジタル値を入力する入力部を有する第２のデジタルアナログ変換器と、
両デジタルアナログ変換器のアナログ出力部に結合され、一方のアナログ出力値を他方のアナログ出力値で除算し、結果を出力部に供給する回路手段とを備える。
【００１２】
第１および第２のデジタル値のビット長は、Ｍビットデジタル信号のビット長より短い。第１のデジタル値のビット長Ｎは、第２のデジタル値のビット長と同じであることが好ましい。
【００１３】
本発明に従い、２つのリニアデジタルアナログ変換器を組み合わせて達成されるビット精度は、これらの変換器の一方のみを用いて達成されるビット精度より高い。さらに、２つのリニア（Ｎビット）変換器で消費される電力は、（２Ｎ−１）ビットの単一デジタルアナログ変換器で消費される電力よりも概して少ない。本発明の実施形態の別の利点は、小さな信号レベルに対する量子化ステップが、大きな信号レベルに対する量子化ステップより小さいことである。したがって、小さな信号レベルに対しては、信号対（量子化）雑音比が改善される。
【００１４】
好ましくは、前記マッピング手段は、ルックアップテーブルを格納するメモリを有し、このルックアップテーブルには、第１の値と第２の値との比に等しい値を有する分数値がこれら第１の値および第２の値に対応付けて記録される。このマッピング手段はさらに、テーブルを参照して、Ｍビットデジタル信号の値を最もよく近似する分数値を検索し、それに対応する第１の値および第２の値を特定する手段を有する。
【００１５】
本発明のいくつかの実施形態では、この装置は、Ｍビットデジタル信号の値を特定の係数Ａで圧縮する手段を備える。圧縮されたＭビットデジタル信号は、マッピング手段に渡される。回路手段は、除算の結果を係数Ａでスケーリングする手段を有する。小さな信号レベルに対しては信号対雑音比が比較的小さくなるので、ダイナミックレンジ全体にわたっての信号対雑音比が改善される。
【００１６】
回路手段はトランスリニア乗算器であることが好ましい。
【００１７】
本発明の第２の態様によれば、Ｍビットデジタル信号をアナログ信号に変換する方法が提供され、この方法は、
Ｍビットデジタル信号の値を第１および第２のデジタル値にマッピングして、第２のデジタル値に対する第１のデジタル値の比がＭビットデジタル信号の値と等しくなるか、あるいはＭビットデジタル信号の値を近似するようにする工程と、
前記第１および第２のデジタル値を第１および第２のデジタルアナログ変換器の入力部にそれぞれ入力する工程と、
両デジタルアナログ変換器の一方のアナログ出力値を他方のアナログ出力値で除算し、結果を出力部に供給する工程とを有する。
【００１８】
本発明の第３の態様によれば、関数を求めるために組替可能な装置が提供され、この装置は、
それぞれがアナログ入力信号を受け取る第１の入力部および第２の入力部と、出力部とを有する複数のスケーリング要素と、
１つまたは複数の前記スケーリング要素に対するデジタル重み値を生成し、生成した重み値をそれぞれのスケーリング要素の第２の入力部に出力する制御手段と、
各スケーリング要素の出力部に結合され、各スケーリング要素からスケーリング結果を入力する複数の入力部と、各入力部に選択的に結合される複数の出力部と、入力部または出力部をまとめて選択的に結合するスイッチ部とを有し、この選択的結合を実行するために制御手段に結合される出力手段とを有して構成されている。
【００１９】
前記スケーリング要素として、乗算要素、除算要素、または乗算でも除算でも実行するよう構成可能な要素を用いることができる。
【００２０】
スケーリング要素は完全にアナログなデバイスであってもよく、その場合は、デジタル重み値をアナログ重み値に変換するデジタルアナログ変換手段が用意される。あるいは、スケーリング要素は、デジタル素子とアナログ素子の混成であってもよく、その場合は、デジタル重み値をスケーリング要素に直接入力することができる。
【００２１】
本発明の一実施形態では、この装置は、ベクトル内積演算器として動作するよう構成可能である。
【００２２】
本発明の実施形態は、スケーリング要素に加える重み値に関しても、所定のスケーリング演算を実行するために要素を組み合わせることに関しても、組替が可能なベクトル内積演算器を提供する。たとえば、出力手段において構築される接続形態を適切に選択することにより、この装置は、各演算で複数のスケーリング要素の一部を用いる２つ以上の乗算演算を並列に実行するよう構成できる。
【００２３】
前記制御手段は、１つまたは複数のデジタル重み値を定期的に再プログラミングできるマイクロプロセッサまたはマイクロコントローラであることが好ましい。
【００２４】
各スケーリング要素は、制御手段からデジタル重み値を入力するために、スケーリング要素の第２の入力部に結合されたデジタル入力部を有するデジタルアナログ変換器（ＤＡＣ）を有することが好ましい。ＤＡＣは、その制御入力としてアナログ入力信号を入力し、ＤＡＣの出力部がスケーリング要素の出力部に結合されて、乗算結果を出力部に提供することがさらに好ましい。
【００２５】
出力手段は、出力手段において隣接する入力部をまとめて選択的に結合する複数の第１のスイッチと、出力手段の入力部を各出力部に結合する複数の第２のスイッチとを有することが好ましい。
【００２６】
出力手段の出力部は、スケーリング要素にフィードバックを与えるために、選択的に結合できる。例えば、それらの出力部の１つに存在する値を初期重みに加算し、その結果をデジタル重みとしてスケーリング要素の第２の入力部に加える加算手段をスケーリング要素ごとに用意できる。フィードバック用出力の選択は、好ましくは、前記制御手段によって制御される。
【００２７】
本発明の第４の態様によれば、前述の本発明の第３の態様による装置を用いて多項式関数を求める方法が提供され、この方法は、
関数を、ネストされた積和演算項を含む形式になるよう因数分解する工程と、
関数の変数を、少なくともいくつかのスケーリング要素の第１の入力部に入力し、関数の定数を、少なくともいくつかのスケーリング要素の第２の入力部に入力する工程と、
各積和演算項の成分がそれぞれのスケーリング要素によって演算され、出力手段によって加算され、各中間加算結果を、次の次数の積和演算項の成分を演算するスケーリング要素にフィードバックする工程とを有する。
【００２８】
本発明がよりよく理解されるようにし、同様のことがいかに実行できるかを示すために、例示目的で添付図面を参照する。
【００２９】
以下で説明する混成信号組替型積和演算（ＭＳＲＭＡＣ）システムは、マイクロプロセッサで組替可能な乗算器セルのアレイを出力先とするアナログ入力ポートのアレイを有している。乗算器セルの出力は、これもマイクロプロセッサで組替可能な組替ブリッジ（Ｒ−ＢＲＩＤＧＥ）の入力に供給される。このシステムは、個別部品を用いて実装することも、単独部品として動作するチップにまとめることも可能であるが、ベクトル内積やベクトル行列乗算などのベクトル演算、あるいは関数近似その他を行うための多項式関数の生成などでのスカラ演算を利用して、何らかのあらかじめ定義された機能またはプログラム可能な機能を実行するよう設計された一体型システムに組み込まれるのが好ましい実施態様であることを理解されたい。
【００３０】
図１にＭＳＲＭＡＣシステムを示す。このシステムは、１次元に配列された「アナログ」乗算器セル２のアレイに各アナログ信号ｘｋを供給するアナログ入力ポート１のアレイを有している。デジタル重み値ｗｋが、マイクロプロセッサ４によって各乗算器セル２の重み入力部３に供給される。各セル２は、入力部３に結合されたデジタルアナログ変換器（ＤＡＣ）を有する。このＤＡＣとして、電流ステアリングＤＡＣなどの従来型リニア電流出力ＤＡＣを用いてもよく、また以下で詳細に説明する「有理型」ＤＡＣを用いてもよい。
【００３１】
セル２の乗算機能は、２つの入力信号の乗算結果に比例する出力信号を生成する任意の回路手段によって実現できる。そのようなアナログ乗算器の一例が、図２のトランジスタＭ１〜Ｍ４で形成される電流モードトランスリニア乗算器である。出力電流信号（ＯＵＴ）は、ＩＮ端子に加えられた電流信号と（デジタルアナログ変換に続く）ＷＥＩＧＨＴ端子に加えられた電流信号との乗算の結果に比例する。
【００３２】
代替的な実施形態では、乗算器セル２は、マイクロプロセッサを用いてデジタル的にプログラム可能な重み値およびアナログ入力信号を入力して、所定の精度により出力信号をスケーリングする従来型リニア乗算型ＤＡＣとすることができる。別の実施形態では、「有理型」の乗算型ＤＡＣが、デジタルアナログ変換器と乗算器セル２の両方を実現する。有理型ＤＡＣのＭビットデジタル入力は、そのデジタル信号を最もよく近似する分数を構成する分子と分母を表す２つのＮビットデジタル値にマッピングされる。分数のこれら２つの部分が２つの従来型リニアＮビットＤＡＣの入力に加えられ、乗算器回路が、出力の除算と、必要に応じてアナログ入力信号のスケーリングとを行い、それによって乗算と除算の両方を同時に実行する。いずれの実施形態でも、ＤＡＣ回路によって乗算が実行されるため、単独の乗算器回路は不要である。Ｍビットデジタル重み値の変換精度は重み値の大きさに比例する。この精度の変更は、有理型ＤＡＣの入力部においてデジタル信号をある圧縮率で圧縮するとともに、対応するスケーリング率でアナログ入力信号をスケーリングすることによって行うことができる。この精度調整は動的に実行できる。圧縮率およびスケーリング率を適切に調整すれば、（２Ｎ−１）ビット精度の従来型リニアＤＡＣで達成される精度より高い精度が達成される。可変精度デジタルアナログ変換のためのそのような手段を、有理型ＤＡＣ方法と呼ぶ。これについては、この後、詳細に説明する。
【００３３】
再び図１を参照すると、乗算器セル２の出力は、Ｎ個の乗算器のアレイを制御する組替ブリッジ（Ｒ−ＢＲＩＤＧＥ）６の各入力部５に供給される。これにより、各乗算器からの出力信号をいずれかのシステム出力部へ伝送するか、あるいは後続の重み入力値に加算するか、あるいは乗算器出力を累算するために組替可能である物理的接続形態が構築される。組替関数Ｒ（．）は次式で表すことができる。
2006505984.tif 000005
ただし、記号→は累算のための出力先変更を表し、組替ベクトルｒはスイッチの状態を定義する。ただし、
ｒ＝［ｒ１  ｒ２  ・・・  ｒＮ］
であり、ｒｉの値は、ｉ番目の出力と（ｉ＋１）番目の出力との累算が必要な場合は０、ｉ番目の出力をシステム出力とする場合は１、ｉ番目の出力と（ｉ＋１）番目の重み入力値との累算が必要な場合は２である。
【００３４】
図３では、組替ブリッジ６をより詳細に示した。組替ブリッジ６は、マイクロプロセッサ４によって制御されるスイッチ網からなる。第１のＳＥＬＥＣＴスイッチ７のセットは、組替ブリッジ６の入力部を組替ブリッジ６の各出力部８または隣接する乗算器の各重み入力部１０に選択的に結合する。一方、第２のＳＵＭスイッチ９のセットは、組替ブリッジ６の隣接する入力部／出力部をまとめて選択的に結合する。このスイッチ網は、単一の組替ベクトルｒ（ｔ）で制御できる。
【００３５】
Ｎ個の乗算器セル２のアレイの機能は、数学的には、次元が同じである２つのベクトルの成分同士の乗算として表すことができる。これはアダマール乗算（「○」で表す）とも呼ばれる。ベクトル行列乗算の場合、組替ブリッジ６はアダマール積に対して動作してｎ個の内積出力ｙ１．．．ｎを与える。ベクトル行列の乗算結果は、連続する出力から得られる。数式で表すと、
2006505984.tif 000006
となる。ただし、
2006505984.tif 000007
2006505984.tif 000008
であり、ｘ１．．．ｎ（ｔ）およびｗ１．．．ｎ（ｔ）はそれぞれｎ個の要素を有する入力ベクトルおよび重みベクトルであって、ｘｎの長さはｗｎの長さと等しく、ｎ個の要素を有する入力（重み）ベクトルの長さの合計は、ｘ（ｔ）（ｗ（ｔ））の長さに等しい。組替ブリッジをプログラムするビットストリームはベクトルｒ（ｔ）、すなわち、
2006505984.tif 000009
であり、組替行列ｓ（ｔ）は次式で与えられる。
2006505984.tif 000010
ただし、
2006505984.tif 000011
である。
【００３６】
式（３）では、組替行列ｓ（ｔ）は、グループ内で出力を累積するとともに、アダマール積の種々のグループを隔離するよう動作する。これは、システムに高度の柔軟性および組替可能性をもたらす。組替ブリッジは、式（３）および式（７）に示されるようにｒ（ｔ）からｓ（ｔ）への必要なマッピング機能を実装する。
【００３７】
単一のデジタルワードである単一の組替ベクトルｒ（ｔ）を用いて適切なスイッチを操作することにより、乗算器セルのすべてまたは一部の出力部をまとめて接続すること、および結果として得られる積の合計（キルヒホッフの電流則）を選択された出力部に結合することが可能である。式（３）では、組替行列ｓ（ｔ）は、グループ内で出力を累積するとともに、アダマール積の種々のグループを隔離するよう動作する。これは、システムに高度の柔軟性および組替可能性をもたらす。組替ブリッジは、式（３）および式（７）に示されるようにｒ（ｔ）からｓ（ｔ）への必要なマッピング機能を実装する。
【００３８】
したがって、たとえば、図３の配置の上で３つの乗算器セル２の出力部をまとめて結合し、その結果を、組替ブリッジ６の上側出力として出力できる。また、下３つの乗算器セル２の出力部をまとめて結合し、その結果を、組替ブリッジ６の下側出力として出力できる。この２つの積和演算を互いに隔離して、並列に実行することができる。
【００３９】
例えば、ｒ（ｔ）＝（０１００１１）ｂとすれば、２×２、３×３のＶＭＭおよびスカラ積を実装する６次元回路を構成できる。また、ｒ（ｔ）＝（０００００１）ｂとすれば、６×６のＶＭＭ演算が実装される。
【００４０】
ベクトル内積やＶＭＭなどの乗算演算を必要とする用途では、必ずと言っていいほど、電流消費がクリティカルな問題になる。これは特に、可搬機器では問題となる。そのほかに、電子システムにおいて電力を多く消費するのは、しばしばデジタルアナログ変換器である。
【００４１】
図４は、図１のＶＭＭの乗算器セル２で用いるのに適したデジタルアナログ変換システムの概略図である。このシステムを、本明細書では「有理型」ＤＡＣと称する。このシステムは、Ｍビットデジタル入力信号を入力する入力部１１を有する。このデジタル入力信号は、マイクロプロセッサ４で生成される重み値ｗｋである。この入力信号は、マッピング関数Ｇ（ｗｋ）を与えるマッピング関数部１２に供給される。マッピング関数部１２は、ルックアップテーブル１３を用いて、ルックアップテーブルに格納されているいくつかの分数のうち、デジタル信号の値に最もよく近似するものを特定する。次にマッピング関数部は、特定された分数を与えるＮビットの分子とＮビットの分母とを特定する。実際には、マッピング関数Ｇ（ｗｋ）は、マイクロプロセッサ４で実行されるソフトウェアルーチンを用いて実装される可能性が高く、乗算器セル２の物理的な部分を形成することはないであろう。
【００４２】
このシステムはさらに、２つの（従来型リニア）ＮビットＤＡＣ１４、１５を有する。これらのそれぞれの入力部には、特定されたＮビットの分子と分母が加えられる。変換されたアナログ出力は、ＤＡＣのアナログ出力部に出力され、トランスリニア乗算器１６の入力部に供給される。図５に、トランスリニア乗算器１６をより詳細に示す。トランスリニア乗算器１６は、指数関数的Ｉ−Ｖ特性を有する４つの弱反転ＭＯＳトランジスタまたはバイポーラ接合トランジスタＭ１〜Ｍ４を有している。これらのトランジスタは、トランスリニア原理を利用して、１象限乗算を行う。乗算器１６は、ＤＡＣ１４、１５のアナログ出力の比に比例する信号Ｑ（．）を出力する。乗算器１６の別の入力部が、出力信号をスケーリングするために加えられる電流信号ＩＢを含む制御入力信号を入力する。
【００４３】
トランスリニア乗算器１６についてさらに詳しく説明する。これらのトランジスタが、サブスレショルド領域で動作しているＢＪＴまたはＭＯＳＦＥＴであって指数関数的特性を呈する場合、乗算器１６の左側の電流の積と右側の電流の積は等しい。したがって、入力ｘを有するシステムの出力電流は次式で表すことができる。
2006505984.tif 000012
ただし、ＩＢはバイアス電流またはスケーリング電流であり、Ｉ１（．）およびＩ２（．）は、それぞれ、均一に量子化された電流ＤＡＣ  ＱＵ１（．）およびＱＵ２（．）による電流である。ＤＳＰに実装されるマッピング関数部が、最もよく一致するものをルックアップテーブル内で検索してＱＵ１（．）およびＱＵ２（．）を選択する。
【００４４】
有理型ＤＡＣの２つの実装態様（電流モード実装および電圧モード実装）を図６および図７に示す。いずれの実装態様でも、必要な比を得るために、標準的な２つの低分解能リニアＤＡＣを用いる。
【００４５】
例として、図４のシステムの動作を具体的に示す。Ｍ＝４とし、マッピング関数は、各２ビットの分子ｕおよび分母ｖを生成できるものとする。成分ｕ、ｖがそれぞれ持ちうる値は００、０１、１０、１１の４つであり、これは、ｕ／ｖが１１個の値、すなわち、１／４、１／３、１／２、２／３、３／４、１、４／３、３／２、２、３、および４を持ちうることを意味する。これらの値を表１に示す。したがって、これら２つのＤＡＣのシステムは、（８個の状態を持ちうる）単一の３ビットリニアＤＡＣがマイクロプロセッサ４から３ビットの重みｗｋを受け取って達成する場合より多い数の量子化状態をもたらす。
【００４６】
本明細書で提案する有理型ＤＡＣ方式における量子化状態の数は、同等な２つのリニア量子化ＤＡＣの量子化状態の数の比に比例する。これを数式で表すと、
2006505984.tif 000013
となる。ただし、ＱＲは、有理型方式の可能な量子化ステップ数であり、ＱＵ１およびＱＵ２は、均一に量子化されたシステムの量子化ステップ数である。ＱＵ１およびＱＵ２は精度が同じであり、これをＱＲの「基本精度」として定義する。この方式により、２つのＮビットＤＡＣを調整して、これらのＤＡＣが連係して２（２Ｎ−１）個を超える数の量子化状態を持つようにできる。分子、分母とそれに対応する比のルックアップテーブルを用いて、入力値と、入力値に最もよい近似を与える分数値に係る整数値のペアとを対応付けることができる。基本精度が最大８ビットである有理型ＤＡＣの一意の量子の数、すなわち、ルックアップテーブルのサイズを、表２に集計した。
【００４７】
有理型ＤＡＣ方式で作成される量子化ステップは、一律のサイズではなく、信号が大きくなるにつれて大きくなる。たとえば、図８は、基本精度が４ビットである有理型ＤＡＣの可能な１５９個の一意の量子値を示す。量子化ステップは、小さい入力に対しては小さく、大きい入力に対しては大きいので、入力信号値が小さいときの有理型ＤＡＣの出力の歪みは、完全なリニアＤＡＣの場合と比較してかなり小さくなる。
【００４８】
有理型ＤＡＣ方式は、フルスケール電流を減らすことによって電力を減らせる可能性がある。Ｎビット電力ステアリングＤＡＣの電力ＰＵは、次式で表される。
2006505984.tif 000014
ただし、Ｖｐｐは電源間の電位差、Ｉｕはステップサイズが最小のときの電流、Ｉｍａｘはフルスケール電流である。Ｉｍａｘは、Ｉｍａｘ＝２ＮＩｕで与えられる。所与のＩｍａｘに対して消費電力が精度に独立であること、あるいは、所与のＩｕに対してＩｍａｘおよびＰＵが精度に関連することは自明である。有理型ＤＡＣは、複数の低分解能のリニアＤＡＣによってより高い分解能を達成するので、デバイスサイズ、電源電圧除去比、その他のパラメータに対する物理的制約を満足しながら消費電力が下がる可能性がある。
【００４９】
有理型ＤＡＣの性能を、ＭＡＴＬＡＢ（商標）を用いて、リニアＤＡＣの性能と比較した。性能指標は、各量子における相対的消費電力および百分率歪み誤差である。
【００５０】
消費電力
図５の有理型ＤＡＣの入力電圧ＰＲは次式で与えられる。
2006505984.tif 000015
ただし、ＰＵ（Ｎ）は、ＮビットリニアＤＡＣの入力電圧である。２５６個の量子化レベルを有する８ビットリニアＤＡＣと、１５９個の量子化レベルを有する、基本精度が４ビットの有理型ＤＡＣとを比較した。入力ｗｋは、０から１まで直線的に大きくなる連続信号を近似するように与えられる１０４個の要素を有する一様に単調なベクトルである。有理型ＤＡＣで用いられる量子化ステップのサイズが増加する様子は、図１０ａに明確に示されている。すべての量子化レベルにおける両方式の消費電力を正規化してプロットした図を示す。比較を容易にするために、各量子化ステップの確率が同じであると仮定し、リニアＤＡＣ方式と有理型ＤＡＣ方式の平均消費電力を図１０ｂに点線で示す。予想されたとおり、有理型ＤＡＣの平均消費電力は、リニアＤＡＣの平均消費電力よりかなり少ない。平均すると、完全なリニアＤＡＣは、有理型ＤＡＣで必要な電力の６倍の電力を消費した。
【００５１】
百分率歪み誤差
ある量子化レベルにおける百分率歪み誤差εｄは、量子化された値と実際の値との差の、実際の値に対する比を百分率で表したものとして定義される。数式で表すと、次のとおりである。
2006505984.tif 000016
リニアＤＡＣの場合、誤差が一定の範囲にとどまるので、歪はｗｋの増加に対して逆に減衰する。有理型方式の場合の歪はより複雑である。次第に誤差は大きくなるが、分子の値の増加によって歪は減衰する。これを図１０ｃに示す。各領域の始まりにおける初期誤差は、分母の値の減少により、ｘとともに増加する。ｗｋが小さい間は複数の領域が重なり合っているが、ｗｋが大きくなるにつれ、互いに離れてくる。結果として、有理型ＤＡＣの出力は、ｗｋの値が小さい間は、リニアＤＡＣの出力より歪みがかなり小さかった。しかし、このことがあてはまるのは、２４％未満の範囲であった。ｗｋの値が大きくなると、有理型ＤＡＣによる歪みはリニアＤＡＣによる歪みより大きくなった。
【００５２】
ｗｋの値が大きい場合の有理型ＤＡＣの性能の低さは、量子の分布の歪み（下部が密で上部が疎）が原因である可能性がある。４ビット有理型ＤＡＣの場合、ｗｋの０．５から１までの値をわずか８個の量子化ステップが占め、残りの１５１ステップはより小さな値に用いられる。上部の大きな量子を廃棄すると、有理型ＤＡＣシステムの全体の精度を上げることができる。
【００５３】
精度のスケーリングが可能な有理型ＤＡＣ
有理型方式の性能は、（総入力ビット精度が同じである）リニア方式の性能より劣るが、消費電力が大幅に少ない。消費電力の増加と引き換えにビット精度を上げると、有理型ＤＡＣのＳＮＲを改善できる。これは、ダイナミックレンジの上方の量子化ステップを「無視」するようにｗｋをスケーリング率Ａで圧縮することによって達成できる。結果として、小さくなった信号が、量子化「ラダー」の下方において、より細かい量子化ステップで量子化され、精度が向上する。同じフルスケールアナログ出力信号を得るには、等価なスケーリング率Ａでバイアス電流を増やす必要がある。消費電力は、ＳＮＲに比例して増加する。入力ｗｋを有するシステムの出力電流ＱＲ（．）は次式で表すことができる。
2006505984.tif 000017
結果として、Ａが実行時に調整されれば、ＤＡＣの有効精度をスケーリングする実現可能な方式を達成でき、機器のよりよい電力管理が可能になる。
【００５４】
精度をスケーリングする機能を実装するために図５の構成を変更したものを図９に示す。ブロックＧ（．）の入力が、ＤＳＰ内でＡによって小さくなり、ＩＢが等価なスケーリング率によって大きくなる。したがって、スケーリング可能な有理型ＤＡＣの電力が次式で表される。
2006505984.tif 000018
【００５５】
基本精度が５ビットである、精度のスケーリングが可能な有理型ＤＡＣの性能を、ＭＡＴＬＡＢ（商標）を用いて、精度がスケーリング率に応じて５〜８ビットであるリニアＤＡＣの性能と比較した。先の解析と同様に、２つの性能指標（相対的消費電力量（％）および相対的百分率歪み誤差）を集計し、比較した。相対的消費電力量（％）は次式で計算される。
2006505984.tif 000019
相対的百分率歪み誤差（ＰＤＥ）は、有理型ＤＡＣとリニアＤＡＣとの間の百分率歪み誤差の相対的な尺度であって、＞（より大きい）、＜（より小さい）、＝（等しい）などの演算子で示される成分の合計として計算される。たとえば、次式のように計算される。
2006505984.tif 000020
このシミュレーション結果は、より小さい、より密な範囲で信号が量子化されるように入力を圧縮し、その後、同じフルスケール範囲が得られるように拡大することによって、消費電力は増えるが高い精度が得られるという解析を示すものである。ただし、フルスケール範囲が小さくなる可能性があるので、消費電力はやはり、リニアＤＡＣで必要な電力よりかなり少ない。たとえば、表３に示し、図１１にプロットした結果によれば、８ビットリニアＤＡＣの入力電力の３５％で、Ａ＝１０でスケーリングされた有理型ＤＡＣの百分率歪み誤差が、４６．８％の範囲においてリニアＤＡＣより小さくなり、１７．８％の範囲において同等になる。
【００５６】
一般に、量子化の有効精度（ＰＤＥＲ＜ＰＤＥＵ）は、Ａとともに高くなる。これは、消費電力の相応の増加と等価である。つまり、Ａは、ＤＡＣの精度と消費電力の両方に直接作用する。Ａの調整が容易であるようにシステムを設計すれば、実行時に精度をスケーリングできる有理型ＤＡＣを実現できる。Ａのある値によって最適性能が得られない場合は、精度、消費電力、またはその両方において、リニアＤＡＣのほうが有理型ＤＡＣより性能が上になることに注意されたい。表３では、そのような構成をアスタリスク「＊」で示した。
【００５７】
ここまでの説明では、ルックアップテーブルを必要とすることと、入力値とＬＵＴ内の該当するインデックスとを照合する処理をすることのために追加されるソフトウェアまたはデジタル的な複雑さにかかるコストについて言及してこなかった。このコストは、単独で見れば無視できるものではないが、デジタル計算とアナログ計算が密接に混在し、程々の性能の低電力ローカルＤＡＣを多数必要とする混成信号処理環境という背景においては、デジタル的な複雑さのコストをすべてのＤＡＣで分担することができる。したがって、多数のローカルＤＡＣを用いる場合は、この追加されるデジタル的な複雑さのコストは非常に小さくなる。これは、先述のＶＭＭにあてはまることである。
【００５８】
有理型ＤＡＣはノンリニア量子化方式を実装するので、これを、次式で与えられる量子化ステップＱＬＯＧ（．）の対数方式と比較してみよう。
2006505984.tif 000021
ｋ＝ｂ０２０＋ｂ１２１＋．．．＋ｂΝ−１２Ν−１であれば、最大歪み誤差は、隣接する２つの量子化ステップの中間に発生し、次式で与えられる。
2006505984.tif 000022
最大歪み誤差がｋに独立であり、したがって、すべての入力値に対して一定であるのは明らかである（最大歪み誤差が使用ビット数に独立であることにも注意されたい）。したがって、このような方式では、ＤＡＣのＳＮＲを効率的にスケーリングするために先述の圧伸手法を用いることができない。
【００５９】
ＳＮＲ性能を改善するためには、ｒを１により近く設定して、製造時に課す制限をより厳格にしなければならない。ｒを大きくすることは、
2006505984.tif 000023
であることから、ＤＡＣのダイナミックレンジδＬを相応に減らすことと等価である。そこで、ダイナミックレンジを損なわずにＳＮＲを改善するためには、ｒに対する制約をより厳格にするとともに、ビット数を増やすことが必要になる。これに対し、提案する有理型ＤＡＣ方式のＳＮＲは、実行時に容易に調整できる。さらに、有理型ＤＡＣは、表現できる最大値から最小値までの値の数として定義される広いダイナミックレンジδＲを有する。このダイナミックレンジは、基本精度がＮビットである有理型ＤＡＣの場合はδＲ＝２Ν／２−Ν＝２２Ｎで与えられる。
【００６０】
ベクトル内積演算器については、図１を参照して既に説明した。この構成を、多項式関数の評価に用いるために変更した装置について、以下、説明する。
【００６１】
多項式関数は、積和演算関数の重要なクラスを形成する。多項式関数の有用性は、微分方程式を解くためのべき級数や解析関数の近似など、用いられている用途が多様であることからわかる。多項式関数は、次式で定義できる。
2006505984.tif 000024
この式を単純に解析すると、出力を計算するために、
2006505984.tif 000025
という乗算が必要であるという結論に至るかもしれない。しかし、Ｈｏｒｎｅｒの規則（Ｊ．−Ｍ．Ｍｕｌｌｅｒ「Ａｌｇｏｒｉｔｈｍｓ  ａｎｄ  Ａｒｃｈｉｔｅｃｔｕｒｅｓ」、Ｅｌｅｍｅｎｔａｒｙ  Ｆｕｎｃｔｉｏｎｓ．Ｂｏｓｔｏｎ：Ｂｉｒｋｈａｕｓｅｒ、１９９７年、４３頁）を用いると、この式を次式に因数分解できる。
2006505984.tif 000026
この式で必要になるのは、多項式関数が、ネストされた１次式の級数として表されることから、わずかＮ−１回の乗算および加算である。
【００６２】
図１２に示すように、組替ブリッジ６の出力部と加算要素（図示していないが、重み値入力線とフィードバック線との接続点に存在する）との間に「フィードバック」を組み込むことにより、ベクトル内積演算だけでなく多項式関数の演算も実行するような構造を構成することができる。図１２では、図示されているすべての線がアナログ信号を伝送し、すべての処理がアナログ領域で実行される。デジタル重み値のデジタルアナログ変換が各ＤＡＣで実行されるが、図示していない。ただし、（有理型ＤＡＣを含む）乗算型ＤＡＣは、デジタル重み値とアナログフィードバック信号との両方が乗算型ＤＡＣに供給されている場合に使用可能であることを理解されたい。そのためには、乗算型ＤＡＣを前述のように変更することが必要になる。
【００６３】
図１２では、１次方程式ｙ＝ａｘ＋ｂを表現するために用いられる、隣接する乗算器ペアからの出力が、後続の次のペアの重み値入力部に供給される。その結果、Ｈｏｒｎｅｒの規則を用いて因数分解された多項式関数のネストされた表現が得られる。結果として得られる式は、回路変数を用いて、次のようになる。
2006505984.tif 000027
である。
具体例として、次の３次多項式を考える。
2006505984.tif 000028
【００６４】
これを、提案する回路にマッピングするには、図１２の信号入力アレイの値がｘ＝［ｘ  １  ｘ  １  ｘ  １］であり、（デジタル）重みの値がｗ＝［ａ１  ａ２  ０  ａ３  ０  ａ４］であるような入力を持つ必要がある。これを図１３に示す。各乗算要素をＭＵＸ１〜ＭＵＸ６として、各入力および出力を表４に示す。この表から、因数分解された式の積和演算（ＭＡＣ）項（すなわち、１次成分と定数の和）が最初に求められ、その結果がフィードバックされて高次の項の演算が可能になることがわかる。
【００６５】
前述の組替関数Ｒ（．）の機能は、必要とされる組替に応じて、乗算器アレイからの出力を隔離または累算（加算）する目的で、組替ブリッジ６内においてスイッチ回路を操作することで実現される。このアレイの各乗算器出力を、図１４ａに示す二方向トグルに接続して、組替関数を実装することができる。入力電力ＩＩＮは、ＴＧの電位に応じて出力ＯＵＴ１またはＯＵＴ２に方向づけられる。ただし、
2006505984.tif 000029
である。ＴＧがハイレベルの場合、乗算器出力は、次の乗算器出力に短絡される。すなわち、最後の乗算器出力ｙＮを除いてｙｉ→ｙｉ＋１となり、ｙＮはすべての場合において出力ｏＮに短絡される。乗算器出力ｙｉと出力ｏｉとの短絡は、ＴＧがローレベルの場合にも行われる。
【００６６】
上記の組替関数Ｒ（．）を用いる場合は、すべての偶数出力のために二方向トグルが必要であり、奇数インデックスが付いた各乗算器出力（出力に短絡される最後の乗算器出力を除く）のためには図１４ｂに示す三方向トグルが必要になる。三方向トグルは、カスケード接続された２つの二方向トグルを有して構成される。三方向トグルを実現するために、二方向トグルの出力ＯＵＴ２がもう１つの二方向トグルの入力に供給される。二方向トグルでも三方向トグルでも、出力部に電流が流れるためには、入力部と出力部との間に電位の傾きが必要である。
【００６７】
図１４に示したスイッチは、簡単な実装であればＮＭＯＳトランジスタおよびＰＭＯＳトランジスタをパストランジスタ方式で用いることにより構成可能であるが、実際は、そのような実現方法では、トランジスタのドレインからソースまでの電位差をその素子のしきい値電圧より大きくしなければならないことから、カスケード接続ごとの電圧「ヘッドルーム」の損失が発生する。実用的な実装では、この制限を克服するために伝達ゲートを用いることができる。
【００６８】
当業者であれば、本発明の範囲から逸脱することなく、ここまで説明した実施形態に対して変形を行うことが可能であることが理解されよう。
【００６９】
表１
2006505984.tif 000030
表２
2006505984.tif 000031
表３
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表４
2006505984.tif 000033
【図面の簡単な説明】
【００７０】
【図１】ＭＳＲＭＡＣシステムを示す概略図である。
【図２】図１のシステムの乗算器セルを示す図である。
【図３】図１のシステムの組替ブリッジを示す図である。
【図４】簡略化されたデジタルアナログ変換システムを示す概略図である。
【図５】図４のシステムをより詳細に示す図である。
【図６】代替的なデジタルアナログ変換システムを示す図である。
【図７】別の代替的なデジタルアナログ変換システムを示す図である。
【図８】基本分解能が４ビットであるデジタルアナログ変換システムの量子化ステップを示す図である。
【図９】単独の乗算器が不要な乗算型デジタルアナログ変換システムを示す図である。
【図１０ａ】図５のシステムの性能を、従来のリニアデジタルアナログ変換器の性能と比較したグラフである。
【図１０ｂ】図５のシステムの性能を、従来のリニアデジタルアナログ変換器の性能と比較したグラフである。
【図１０ｃ】図５のシステムの性能を、従来のリニアデジタルアナログ変換器の性能と比較したグラフである。
【図１１ａ】図９のシステムの性能を、従来のリニアデジタルアナログ変換器の性能と比較したグラフである。
【図１１ｂ】図９のシステムの性能を、従来のリニアデジタルアナログ変換器の性能と比較したグラフである。
【図１１ｃ】図９のシステムの性能を、従来のリニアデジタルアナログ変換器の性能と比較したグラフである。
【図１２】多項式関数を演算する装置を示す概略図である。
【図１３】３次の多項式関数を演算する装置を示す概略図である。
【図１４ａ】図１３の装置の組替ブリッジのスイッチを示す図である。
【図１４ｂ】図１３の装置の組替ブリッジのスイッチを示す図である。
【図１】
2006505984.tif 000034
【図２】
2006505984.tif 000035
【図３】
2006505984.tif 000036
【図４】
2006505984.tif 000037
【図５】
2006505984.tif 000038
【図６】
2006505984.tif 000039
【図７】
2006505984.tif 000040
【図８】
2006505984.tif 000041
【図９】
2006505984.tif 000042
【図１０ａ】
2006505984.tif 000043
【図１０ｂ】
2006505984.tif 000044
【図１０ｃ】
2006505984.tif 000045
【図１１ａ】
2006505984.tif 000046
【図１１ｂ】
2006505984.tif 000047
【図１１ｃ】
2006505984.tif 000048
【図１２】
2006505984.tif 000049
【図１３】
2006505984.tif 000050
【図１４ａ】
2006505984.tif 000051
【図１４ｂ】
2006505984.tif 000052
【手続補正書】
【提出日】平成17年2月21日(2005.2.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｍビットデジタル信号をアナログ信号に変換する装置であって、
前記Ｍビットデジタル信号の値を第１のデジタル値ｕおよび第２のデジタル値ｖにマッピングして、ｕ／ｖの最大値に対するｕ／ｖの比をＭビットデジタル信号の最大値に対する前記Ｍビットデジタル信号の値の比に等しくさせるかあるいは近似させるようにするマッピング手段と、
前記第１のデジタル値を入力する入力部を有する第１のデジタルアナログ変換器と前記第２のデジタル値を入力する入力部を有する第２のデジタルアナログ変換器と、
前記第１および第２のデジタルアナログ変換器のアナログ出力部に結合され、一方のアナログ出力値を他方のアナログ出力値で除算し、前記除算の結果を出力部に供給する回路手段とを有して構成されることを特徴とする変換装置。
【請求項２】
前記第１のデジタル値ｕのビット長Ｎが前記第２のデジタル値のビット長ｖと同じであることを特徴とする請求項１に記載の変換装置。
【請求項３】
前記マッピング手段がルックアップテーブルを格納するメモリを有し、前記ルックアップテーブルには前記Ｍビットデジタル信号が取り得る全ての値がそれぞれ対応する第１のデジタル値および第２のデジタル値の組（ｕ，ｖ）と共に記録されていることを特徴とする請求項１または請求項２に記載の変換装置。
【請求項４】
マッピング手段が、Ｍビットデジタル信号の値を係数Ａで圧縮する手段を有し、回路手段が、除算の結果を同じ係数Ａでスケーリングする手段を有することを特徴とする請求項１から請求項３のいずれか１項に記載の変換装置。
【請求項５】
Ｍビットデジタル信号をアナログ信号に変換する方法であって、
前記Ｍビットデジタル信号の値を第１のデジタル値ｕおよび第２のデジタル値ｖにマッピングして、ｕ／ｖの最大値に対するｕ／ｖの比を前記Ｍビットデジタル信号の最大値に対する前記Ｍビットデジタル信号の値の比に等しくさせるかあるいは近似させるようにする工程と、
前記第１および第２のデジタル値を第１および第２のデジタルアナログ変換器の入力部にそれぞれ入力する工程と、
前記第１および第２のデジタルアナログ変換器の一方のアナログ出力値を他方のアナログ出力値で除算し、前記除算の結果を出力部に供給する工程とを有することを特徴とする変換方法。
【請求項６】
関数を演算するために組替可能な装置であって、
それぞれがアナログ入力信号を入力する第１の入力部および第２の入力部と、出力部とを有する複数のスケーリング要素と、
１つまたは複数の前記スケーリング要素に対するデジタル重み値を生成し、生成した前記重み値を前記各スケーリング要素の第２の入力部に出力する制御手段と、
前記各スケーリング要素の出力部に結合され、前記各スケーリング要素からの出力値を入力する複数の入力部と、前記各入力部に選択的に結合される複数の出力部と、入力部または出力部をまとめて選択的に結合するスイッチ部とを有し、前記選択的結合を実行するために前記制御手段に結合される出力手段とを有して構成されることを特徴とする組替装置。
【請求項７】
スケーリング要素として、乗算要素、除算要素、または乗算でも除算でも実行するよう構成可能な要素を用いることができることを特徴とする請求項６に記載の組替装置。
【請求項８】
スケーリング要素が乗算型デジタルアナログ変換器であることを特徴とする請求項７に記載の組替装置。
【請求項９】
ベクトル内積演算器として動作するよう構成可能であることを特徴とする請求項６から請求項８のいずれか１項に記載の組替装置。
【請求項１０】
各スケーリング要素が、制御手段からデジタル重み値を入力するために、前記各スケーリング要素の第２の入力部に結合されたデジタルアナログ変換器を有することを特徴とする請求項６に記載の組替装置。
【請求項１１】
各デジタルアナログ変換器がその制御入力としてアナログ入力信号を入力し、各デジタルアナログ変換器の出力部がスケーリング要素の出力部に結合されて前記スケーリング要素の出力部に乗算結果を出力することを特徴とする請求項１０に記載の組替装置。
【請求項１２】
出力手段が、該出力手段の隣接する入力をまとめて選択的に結合する複数の第１のスイッチと、前記出力手段の入力を各出力に結合する複数の第２のスイッチとを有して構成されることを特徴とする請求項６から請求項１１のいずれか１項に記載の組替装置。
【請求項１３】
出力手段の出力部が、スケーリング要素にフィードバックして選択的に結合されることを特徴とする請求項６に記載の組替装置。
【請求項１４】
スケーリング要素毎に、出力手段の１つの出力部に存在する値を初期重み値に加算し、この加算の結果を重み値としてスケーリング要素の第２の入力部に加える加算手段を有することを特徴とする請求項１３に記載の組替装置。
【請求項１５】
請求項６に記載の装置を用いて多項式関数を演算する方法であって、
多項式関数を、ネストされた積和演算項を含む形式になるよう因数分解する工程と、
関数の変数を、少なくともいくつかのスケーリング要素の第１の入力部に加え、関数の定数を、重み値として、少なくともいくつかの前記スケーリング要素の第２の入力部に加える工程と、
各積和演算項の成分が前記各スケーリング要素によって演算され、出力手段によって加算され、各中間加算結果を、次の次数の積和演算項の成分を演算するスケーリング要素にフィードバックする工程とを有することを特徴とする演算方法。
【請求項１６】
出力手段においてまとめて加算される成分を供給する入力部をまとめて結合する工程と、この結合した入力部を前記出力手段のいずれかの出力部または別のスケーリング要素の第２の入力部に結合する工程とを有することを特徴とする請求項１５に記載の演算方法。
【請求項１７】
出力手段に結合された入力部が、関数の定数を表現する重み値も入力される加算接続点を介してスケーリング要素に結合され、前記加算接続点の出力が前記スケーリング要素の第２の入力部に結合されることを特徴とする請求項１５に記載の演算方法。
【国際調査報告】
2006505984.tif 000053
2006505984.tif 000054
2006505984.tif 000055
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