(57)【要約】パワーＭＯＳＦＥＴ（３０８）などのＭＯＳＦＥＴのためのボンディングパッド（３０１）と、ＥＳＤ保護回路（３０６、３０７）のための分離されたボンディングパッド（３０２）とを有する半導体ダイを提供する。ボンディングパッド（３０１、３０２）同士を接続すると、ＭＯＳＦＥＴ（３０８）を保護するべくＥＳＤ保護回路（３０６、３０７）が作動する。ボンディングパッド同士を接続する前に、ＥＳＤ保護回路（３０６、３０７）及び／またはＭＯＳＦＥＴ（３０８）を個々に検査することができる。ＭＯＳＦＥＴ（３０８）を検査するときには、ＥＳＤ保護回路（３０６、３０７）の作動電圧より高い電圧を用いることができる。フリップチップパッケージにおける基板へのダイアタッチやワイヤボンディングなどのパッケージング工程によって、検査後にボンディングパッド（３０１、３０２）を電気的に接続することができる。
2006513585.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、
第１のボンディングパッドを有するデバイスと第２のボンディングパッドを有するＥＳＤ保護回路とを含むダイを製作する過程と、
前記第１のボンディングパッドに検査システムを電気的に接続して前記デバイスを検査する過程と、
検査後に前記第１のボンディングパッドを前記第２のボンディングパッドに接続する過程とを含み、
前記第１のボンディングパッドを前記第２のボンディングパッドに接続して初めて前記ＥＳＤ保護回路が静電放電から前記デバイスを保護するために作動するようにしたことを特徴とする方法。
【請求項２】
前記デバイスが、パワーＭＯＳＦＥＴを含み、
前記ダイが、前記パワーＭＯＳＦＥＴのゲートに接続されたゲートパッドを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記デバイスを検査する過程が、
前記ＥＳＤ保護回路の許容電圧より高い電圧を前記パワーＭＯＳＦＥＴの前記ゲートに印加する過程を含むことを特徴とする請求項２に記載の方法。
【請求項４】
前記第１のボンディングパッドが、前記パワーＭＯＳＦＥＴの前記ゲートパッドであることを特徴とする請求項２に記載の方法。
【請求項５】
前記第１のボンディングパッドが、前記パワーＭＯＳＦＥＴのソースに接続されたソースパッドであることを特徴とする請求項２に記載の方法。
【請求項６】
前記第１のボンディングパッドを前記第２のボンディングパッドに接続する前に、前記第２のボンディングパッドに検査システムを電気的に接続して前記ＥＳＤ保護回路を検査する過程を更に含むことを特徴とする請求項１に記載の方法。
【請求項７】
前記ダイが複数のダイスを含むウェーハの一部分である間に検査が実施されることを特徴とする請求項１に記載の方法。
【請求項８】
前記第１のボンディングパッドを前記第２のボンディングパッドに接続する過程が、前記ウェーハから前記ダイが分離された後に実施されることを特徴とする請求項７に記載の方法。
【請求項９】
前記第１のボンディングパッドを前記第２のボンディングパッドに接続する過程が、前記ダイのパッケージング中に実施されることを特徴とする請求項１に記載の方法。
【請求項１０】
前記第１のボンディングパッドを前記第２のボンディングパッドに接続する過程が、
前記第１のボンディングパッドと前記第２のボンディングパッドとを接触させるようなワイヤボンドを形成する過程を含むことを特徴とする請求項１に記載の方法。
【請求項１１】
前記第１のボンディングパッドを前記第２のボンディングパッドに接続する過程が、
第１のワイヤを前記第１のボンディングパッドとリードフレームの一部分とに接続する過程と、
第２のワイヤを前記第２のボンディングパッドと前記リードフレームの前記一部分とに接続する過程とを含むことを特徴とする請求項１に記載の方法。
【請求項１２】
前記リードフレームの前記一部分が、前記ダイを含むパッケージにおいて前記第１のボンディングパッドと前記第２のボンディングパッドとに電気的接続を与えるような外部リードを含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記第１のボンディングパッドを前記第２のボンディングパッドに接続する過程が、
前記第１のボンディングパッド上に第１の導電性バンプを形成する過程と、
前記第２のボンディングパッド上に第２の導電性バンプを形成する過程と、
前記第１の導電性バンプと前記第２の導電性バンプとを導電性領域に接続する過程とを含むことを特徴とする請求項１に記載の方法。
【請求項１４】
前記第１の導電性バンプと前記第２の導電性バンプとを前記導電性領域に接続する過程が、
前記第１及び第２の導電性バンプが形成される前記ダイの表面を、前記導電性領域を含む基板に接触させる過程と、
前記導電性バンプを前記導電性領域に取着するようなリフロー工程を実行する過程とを含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
半導体デバイスを製造する方法であって、
第１のボンディングパッドを有するデバイスと第２のボンディングパッドを有するＥＳＤ保護回路とを含むダイを製作する過程と、
前記第２のボンディングパッドに検査システムを電気的に接続して前記ＥＳＤ保護回路を検査する過程と、
検査後に前記第１のボンディングパッドを前記第２のボンディングパッドに接続する過程とを含み、
前記第１のボンディングパッドを前記第２のボンディングパッドに接続して初めて前記ＥＳＤ保護回路が静電放電から前記デバイスを保護するために作動するようにしたことを特徴とする方法。
【請求項１６】
ダイを含む半導体デバイスであって、
第１のボンディングパッドを有するトランジスタと、
第２のボンディングパッドを有するＥＳＤ保護回路とを含み、
前記第１のボンディングパッドを前記第２のボンディングパッドに接続して初めて前記ＥＳＤ保護回路が静電放電から前記デバイスを保護するために作動するようにしたことを特徴とするデバイス。
【請求項１７】
前記ＥＳＤ保護回路が、
前記第２のボンディングパッドに接続されたアノードを有する第１のダイオードと、
前記第１のダイオードのカソードに接続されたカソードを有する第２のダイオードとを含むことを特徴とする請求項１６に記載のデバイス。
【請求項１８】
前記第２のダイオードの前記アノードが、前記トランジスタのゲートに電気的に接続されていることを特徴とする請求項１７に記載のデバイス。
【請求項１９】
前記第２のダイオードの前記アノードを前記トランジスタの前記ゲートに電気的に接続するような抵抗体を更に含むことを特徴とする請求項１８に記載のデバイス。
【請求項２０】
前記ダイ内で前記第１のボンディングパッドが前記トランジスタのソースに電気的に接続していることを特徴とする請求項１８に記載のデバイス。
【請求項２１】
前記第２のダイオードの前記アノードが前記トランジスタの前記ソースに電気的に接続されていることを特徴とする請求項１７に記載のデバイス。
【請求項２２】
前記ダイ内で前記第１のボンディングパッドが前記トランジスタのゲートに電気的に接続することを特徴とする請求項２１に記載のデバイス。
【請求項２３】
前記ダイが、前記トランジスタ及び前記ＥＳＤ保護回路上にある絶縁層を更に含み、
前記絶縁層が、前記第１のボンディングパッドの一部分と前記第２のボンディングパッドの一部分とを露出するような近接する開口部を含むことを特徴とする請求項１６に記載のデバイス。
【請求項２４】
前記絶縁層の前記開口部内にワイヤボンドを更に含み、
前記ワイヤボンドが、前記第１のボンディングパッドと前記第２のボンディングパッド間のギャップを跨いで延在しかつ前記第１のボンディングパッドを前記第２のボンディングパッドに電気的に接続することを特徴とする請求項２３に記載のデバイス。
【請求項２５】
リードフレームと、
前記ワイヤボンドから前記リードフレームの一部分に延在するワイヤとを更に含むことを特徴とする請求項２４に記載のデバイス。
【請求項２６】
リードフレームと、
前記第１のボンディングパッドと前記リードフレームとにボンディングされた第１のワイヤと、
前記第２のボンディングパッドと前記リードフレームとにボンディングされた第２のワイヤとを更に含み、
前記第１のボンディングパッドと前記第２のボンディングパッドとが、前記第１のワイヤと前記第２のワイヤと前記リードフレームを介して電気的に接続されていることを特徴とする請求項１６に記載のデバイス。
【請求項２７】
前記第１のボンディングパッド上の第１の導電性バンプと、
前記第２のボンディングパッド上の第２の導電性バンプと、
前記第１の導電性バンプと前記第２の導電性バンプとに取着された導電性領域とを更に含むことを特徴とする請求項１６に記載のデバイス。
【請求項２８】
前記導電性領域が、フリップチップパッケージ形成のために前記ダイにボンディングされた基板の部分をなすことを特徴とする請求項２７に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護対象の半導体デバイスから静電気放電（ＥＳＤ）保護回路を分離することによって半導体デバイス及び／またはＥＳＤ保護回路を個々に検査できるようにし、検査後に両者を接続して初めてＥＳＤ保護回路が作動するようにした、そのようなＥＳＤ保護回路を含む半導体デバイス及びその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ等の半導体デバイスには、多くの場合、ＥＳＤ保護回路が設けられており、静電気が印加されてもデバイスにダメージを与えないようになっている。図１Ａは、ＥＳＤ保護を有する半導体デバイス１００の回路図を示す。デバイス１００は、ＭＯＳ（金属酸化膜半導体）電界効果トランジスタ（ＭＯＳＦＥＴ）１０７を含む。ボンディングパッド１０１（本明細書中ではゲートパッドと呼ぶこともある）、ボンディングパッド１０２（本明細書中ではソースパッドと呼ぶこともある）、ボンディングパッド１０３（本明細書中ではドレインパッドと呼ぶこともある）は、ＭＯＳＦＥＴ１０７のゲート、ソース、ドレインにそれぞれ接続されている。場合によっては（例えば垂直パワーＭＯＳＦＥＴにおいては）ドレインパッド１０５が実際にウェーハの裏面にあり「パッド」が外部接続を示すものもあるが、それ自体は必ずしもボンディングパッドでなくてもよい。ＭＯＳＦＥＴ１０７のドレインパッド１０３とソースパッド１０２の間にＰＮ接合ダイオード１０８が存在し、高いドレイン・ソース電圧が加えられてもＭＯＳＦＥＴ１０７中の接合にダメージを与えないようにしている。ＭＯＳＦＥＴ１０７のゲート絶縁体のＥＳＤ保護のために、デバイス１００では、ゲートパッド１０１とソースパッド１０２間に背合せ形（back-to-back）ツェナーダイオード１０４及び１０５が直列に接続され、ＭＯＳＦＥＴ１０７内に含まれるゲート電極とゲートパッド１０１との間に直列抵抗Ｒ１を表わす直列ゲート抵抗器１０６が設けられている。ゲートパッドとソースパッドの間に保護が必要とされるのとは異なり、ドレインパッド１０３とゲートパッド１０１の間には、シリコンに空乏を生じさせるＭＯＳコンデンサー効果があり、高電圧印加時でもゲート酸化膜両端間の電場は小さいので、ＥＳＤダイオードは必要ない。
【０００３】
図１Ｂは、ゲートパッド１０１を流れる電流ＩＧの理想的なプロットをゲートパッド１０１とソースパッド１０２間の電圧ＶＧＳの関数として示す。ゲート酸化膜層がＭＯＳＦＥＴ１０７のゲートを絶縁する（ゲートからの直流電流フローを防ぐ）のと、２つのダイオードの背合せ形対１０４（Ｄ１）、１０５（Ｄ２）の一方がなだれ降伏（アバランシェ降伏）電圧以下で逆バイアスされたままである（よって接合リーク以外のダイオード電流は流れないはずである）ので、電圧ＶＧＳの通常動作範囲では電流ＩＧは理想的には０である。ダイオード１０４は、電圧ＶＧＳが正の降伏電圧ＢＶＤ１に達したときにブレークダウンし、ＭＯＳＦＥＴ１０７においてゲート酸化膜の両端間の電圧がゲート酸化膜を破損しかねない大きな正電圧に達するのを防ぐ。同様に、ダイオード１０５は、ゲート・ソース間電圧ＶＧＳが負の降伏電圧ＢＶーＤ２に達したときにブレークダウンし、ゲート酸化膜の両端間の電圧がゲート酸化膜を破損しかねない大きな負電圧に達するのを防ぐ。
【０００４】
実際のデバイスでは、通常は、ＭＯＳＦＥＴ１０７のゲート酸化膜及びダイオード１０４、１０５の電流漏れ（リーク）があるので、図１Ｂの理想的な電流−電圧プロットは得られない。抵抗Ｒ１を有する抵抗体１０６は、ＥＳＤ過渡時に最大ゲート電圧を制限することによってゲート酸化膜のＥＳＤ保護を向上させる。最大ゲート電圧の低減は、ゲートキャパシタンス／ゲート抵抗ネットワークのＲＣ時定数の増加によりゲートの電圧上昇を鈍化させることによって達成される。
【０００５】
図１Ｃは、図１Ａのデバイス１００の一実施形態で縦型プレーナＤＭＯＳトランジスタを用いた半導体構造１２０の一例の断面図である。半導体構造１２０は、Ｎ型エピタキシャル層１２２を有するＮ＋＋基板１２３の内部及び上部に製作される。縦型プレーナＤＭＯＳは、上面にソース−ゲート接続、底面にドレイン接続を有するような縦型電流フローデバイスを含む（それゆえ「縦型」と命名されている）。ドレインパッドまたはコンタクトは、Ｎ＋＋基板１２３の底部にある。プレーナＤＭＯＳがプレーナと呼ばれるのは、ゲート電極のＭＯＳ作用が、Ｐ型ボディＰＢ１２１Ａ、１２１Ｂ、１２１Ｃ上、エピタキシャル層１２２の上面即ちプレーナ（平らな）表面で発生するためである。
【０００６】
ＥＳＤ保護のために、フィールド酸化膜領域１３４上で隣接するポリシリコン層の一部分であるＮ型領域１３１、Ｐ型領域１３２、Ｎ型領域１３３を用いて、ソースとゲートパッドの間に背合せ形ツェナーダイオードＤ１及びＤ２が形成される。パターン形成された金属領域１２９は、パターン形成された絶縁層１２８の開口部を介して、ソースパッド（図示せず）をＮ型領域１３１と、Ｎ＋ソース領域１２４Ａ、１２４Ｂ、１２４ＣとＰ＋ボディコンタクト領域１２５Ａ、１２５Ｂとに接続する。Ｐ＋ボディコンタクト領域１２５Ａ、１２５Ｂは、それぞれ深いＰウェル１２７Ａ、１２７Ｂの中にあり、深いＰウェル１２７Ａ、１２７Ｂとエピタキシャル層１２２との接合によって、ドレインコンタクトとソースコンタクトの間にダイオード（例えばダイオード１０８）が形成される。
【０００７】
ゲートパッドは、図１Ｃには図示されていない半導体構造１２０の一部分においてポリシリコンゲート領域１２６Ａ及び１２６Ｂに電気的に接続する。ゲート１２６Ａ及び１２６Ｂは、Ｐ型ボディ領域１２１Ａ、１２１Ｂ、１２１Ｃにありかつそれぞれソース領域１２４Ａ、１２４Ｂ、１２４Ｃに隣接するような横型チャネル領域１２１Ａ、１２１Ｂ、１２１Ｃ上にある。ゲート１２６Ａ及び１２６Ｂはまた、それぞれのドレイン領域を形成するＮ型エピタキシャル層１２２の一部分の上にもある。ゲートパッドは、隣接するＰ型ポリシリコン領域１３２及びＮ型ポリシリコン領域１３１と共に背合せ形ツェナーダイオードＤ１及びＤ２を形成するようなＮ型ポリシリコン領域１３３にも金属領域１３０を介して電気的に接続する。
【０００８】
図１Ｄは、図１Ａのデバイス１００の別の実装で縦型トランジスタセルを用いた半導体構造１４０の一例の断面図である。半導体構造１２０と同様に、半導体構造１４０はＮ型エピタキシャル層１４５を有するＮ＋＋基板１４６の内部及び上部に製作され、ドレインパッドはＮ＋＋基板１４６の底部に製作される。
【０００９】
構造１４０では、Ｎ型領域１４８、Ｐ型領域１４９、Ｎ型領域１４９は、絶縁層１５０及び１５１上のポリシリコン層に形成され、ＥＳＤ保護のための背合せ形ツェナーダイオードＤ１及びＤ２を形成する。ソースパッドは、Ｎ型領域１４８と、Ｎ＋ソース領域１４２Ａ、１４２Ｂ、１４２Ｃと、Ｐ＋ボディコンタクト領域１４３とに接触するようなパターン形成された金属領域１５３に接続される。金属領域１５３と、領域１４２Ａ、１４２Ｂ、１４２Ｃ、１４３とのコンタクトは、絶縁層のマスクエッチング（masked etching）中に形成された開口部から従来の方式で形成するか、或いは特許文献１に記載されているような超自己整合プロセス（super self aligned process）を用いて形成することができる。Ｐ＋ボディコンタクト領域１４３は、縦型チャネル領域１４１Ａ、１４１Ｂ、１４１Ｃも含まれるようなＰ型ボディ１４１にある。Ｐ型ボディ１４１とエピタキシャル層１４５との接合によって、ドレインパッドとソースパッドの間にダイオードが形成される。
【００１０】
ゲートパッドは、Ｐ型ボディ１４１を貫通してエピタキシャル層１４５に延在するようなトレンチにあるポリシリコンゲート領域１４３Ａ〜１４３Ｄに電気的に接続している。トレンチ内の酸化膜１４４は、縦のトレンチ壁でゲート領域１４３Ａ〜１４３Ｄをチャネル領域１４１Ａ、１４１Ｂ、１４１Ｃから絶縁する。ゲートパッドはまた、Ｐ型ポリシリコン領域１４９及びＮ型ポリシリコン領域１４８と共にゲートとソースパッドの間に背合せ形ツェナーダイオードＤ１及びＤ２を形成するようなＮ型ポリシリコン領域１５０にも金属領域１５４を介して電気的に接続している。
【００１１】
図１Ｅは、ＥＳＤ保護回路を有する別の既知のデバイス２００の回路図を示す。デバイス２００は、図１Ａのデバイス１００に類似しているが、第２の１対の背合せ形ツェナーダイオード２０６及び２０７が追加されている点でデバイス１００と異なる。デバイス２００では、ゲートパッド１０１とダイオード２０６の間かつダイオード１０４とダイオード２０６の間に抵抗体１０６がある。従って、ＥＳＤ過渡時には、ダイオード２０６及び２０７を経由してゲートパッド１０１に流れ込む電流よりダイオード１０４及び１０５を経由してゲートパッド１０１に流れ込む電流の方が大きい。このようにＥＳＤ過渡時に電流の分配を補助する抵抗１０６（Ｒ１）によってＭＯＳＦＥＴ１０７のゲートはＥＳＤ電流／電圧スパイクから保護される。図１Ｃまたは図１Ｄの構造に類似の構造を用いてデバイス２００を実装することも可能である。
【００１２】
図２Ａ及び図２Ｂは、ＥＳＤ保護ダイオードを有するパワーＭＯＳＦＥＴのゲートパッドを流れる電流ＩＧの典型的なプロットを示す。ここで、電流ＩＧを表すグラフのＹ軸は、図２Ａでは対数目盛、図２Ｂでは線形目盛になっている。図２Ａのプロット２２０は、背合せ形ダイオードの降伏電圧ＢＶ１と−ＢＶ２の間で電圧ＶＧＳに対する室温リーク電流を示す。対数目盛で示されているポリシリコンダイオードのリーク電流は、僅かなバイアスで急激に増加し、その後降伏電圧に達するまでリークはより高い電圧で飽和し、降伏電圧に達したら電流は一目瞭然で劇的に増加する。ゲート絶縁膜自体のリークはポリシリコンダイオードのリークより桁違いに小さいので、ゲート絶縁膜のリークはデバイスのゲート端末Ｉ−Ｖ特性に何ら影響しない。図２Ｂに、パワートランジスタが比較的低い温度（例えば室温）で作動するときの電流ＩＧ対電圧ＶＧＳの線形スケールプロット２３０と、パワートランジスタが比較的高い温度で作動するときの電流ＩＧ対電圧ＶＧＳのプロット２３１とを示す。図２Ｂから分かるように、温度上昇は、リーク電流を概ね増加させ、ＥＳＤ保護回路の１若しくは複数のダイオードの降伏電圧を変化させることができる。
【００１３】
ある一定の条件下では、パワーＭＯＳＦＥＴを作動させるのに用いられるゲート・ソース間電圧ＶＧＳは、パワーＭＯＳＦＥＴの耐用寿命に影響することも知られている。図２Ｃに示した曲線２４０及び２４１は、それぞれゲート電圧ＶＧ１、ＶＧ２で作動させた良品のパワーＭＯＳＦＥＴの耐用寿命ｔ３、ｔ４を示す。言うまでもなく、動作寿命は母集団統計に関わることなので、寿命故障（耐用年数経過故障または摩耗故障としても知られる）の差を見分けるために多くの標本を必要とする。このような統計事情においては、良品のパワーＭＯＳＦＥＴを高い方のゲート電圧ＶＧ２で作動させたときの寿命ｔ３は、低い方のゲートバイアスでバイアスされる場合に有するであろうパワーＭＯＳＦＥＴ寿命よりも短いが、寿命ｔ３は尚も商業的に価値がある長さ（例えば２０年以上）である。特定の故障メカニズムは、酸化膜マトリックスにおいて原子を損傷または転位させるキャリアの加速に起因する。故障率は、ゲート絶縁膜両端間の電界（即ちＶＧ／Ｘｏｘ、ここでＸｏｘはゲート酸化膜厚さ）の増加に伴って増加する。プロット２４２及び２４３は、欠陥（ディフェクト）のあるパワーＭＯＳＦＥＴをゲート電圧ＶＧ１及びＶＧ２で作動させると寿命がｔ１及びｔ２であることを示している。寿命ｔ１及びｔ２は、数日または数週間の長さしかなく、商業的には不合格である。更に、欠陥の程度が同じであれば、高い方のゲートバイアス（及び高い方の対応する電界）で作動するデバイスが先に故障することがわかる。一般的に、欠陥がないように形成されたシリコンダイオードは、約４ＭＶ／ｃｍに等しいかそれ以下である最大電界で作動させていれば２０年以上の耐用寿命を示す。しかしながら、欠陥材料は、たとえ低バイアス状態であっても通常の使用寿命の４分の１で故障することがある。
【００１４】
ＥＳＤ現象はまた、パワーＭＯＳＦＥＴが潜在的なゲート酸化膜の欠陥または弱点を有する場合には特に、誘電体を損傷するか或いは損傷を悪化させることによって、パワーＭＯＳＦＥＴの寿命を短くすることがある。良品のパワーＭＯＳＦＥＴは２０年以上の使用寿命を有し得るが、一方で、潜在的欠陥を有するパワーＭＯＳＦＥＴでもＥＳＤ現象を回避することができれば、図２Ｄに示されるように、数週間、数ヶ月、数年の寿命ｔ３を有することが期待できる。ＥＳＤ現象が発生すれば、ＥＳＤから適切に保護されている良品のパワーＭＯＳＦＥＴでも寿命が幾分短くなるかもしれないが、良品のパワーＭＯＳＦＥＴは尚も一般的には１５〜２０年以上の耐用寿命ｔ４を有するであろう。ここで、適切な保護とは概ね、ゲート絶縁体の最大電圧電界強度が８ＭＶ／ｃｍを超えないことを意味するか、或いは、電圧電界が８ＭＶ／ｃｍを超えるのであればＥＳＤ保護素子によってパルス寿命が非常に短い寿命に保持されることを意味する。短いパルスは限られた量のエネルギーしか含まないので、短い（サブナノ秒）寿命のパルスは酸化膜に最小限の損傷しか与えない。ＥＳＤが発生しかつＥＳＤ保護回路が欠陥を有するか或いは不適切であれば、潜在的なゲート酸化膜の欠陥を有するパワーＭＯＳＦＥＴは、ＥＳＤのほぼ直後の時間ｔ０で故障することもある。しかし、欠陥パワーＭＯＳＦＥＴといえども破局故障する前に数週間または数ヶ月間動作し続けることは可能である。ＥＳＤ保護が機能していないか不適切であれば、良品のパワーＭＯＳＦＥＴであっても短い時間ｔ１で（例えば直後または数日乃至数ヶ月後に）早い時期に故障することがある。
【００１５】
図２Ｅは、パワーＭＯＳＦＥＴのゲート酸化膜における異なる電界強度でのパワーＭＯＳＦＥＴの早期故障率を示すヒストグラムである。図示されているように、欠陥パワーＭＯＳＦＥＴは、低いゲート・ソース間電界ＶＧＳ（例えば３ＭＶ／ｃｍ）で早い時期に故障するが、良品のパワーＭＯＳＦＥＴは、それよりずっと高い電圧ＶＧＳ（例えば約８〜１０ＭＶ／ｃｍ）を印加するのでなければ早い時期に故障しない。
【００１６】
全ての欠陥パワーＭＯＳＦＥＴを母集団から除去できるように、パワーＭＯＳＦＥＴの検査工程において、潜在的なゲート酸化膜の欠陥を有する全てのパワーＭＯＳＦＥＴを確認し、これらを除去するのが理想的である。図３のプロット２５１に示されているように、欠陥パワーＭＯＳＦＥＴにおいて早期故障を生じさせる電圧及び電界（例えば３ＭＶ／ｃｍ）より僅かに上の、４ＭＶ／ｃｍの電界に対応するゲート電圧を印加するストレス試験は、欠陥パワーＭＯＳＦＥＴを故障させるが、全てまたは殆どの欠陥ＭＯＳＦＥＴを良品のＭＯＳＦＥＴから分離するには、数日間または数週間の時間ｔ１がかかりかねない。このような長い検査時間は不経済であって、一般的に商業ベースでは現実的でない。プロット２５０が示すように、検査電圧を高くすれば（例えば６ＭＶ／ｃｍ）欠陥ＭＯＳＦＥＴをすぐに故障させることができ、不良部品をスクリーニングしかつ母集団から取り除くための検査時間を短縮できる。しかし残念なことに、適切なＥＳＤ保護回路は、良品デバイスのＥＳＤ誘発故障を防止するために必要なものであるが、妥当な時間内に欠陥デバイスを確認するのに十分な高いゲート電圧での検査が可能であるとは限らない。要するに、保護のためにパワーＭＯＳＦＥＴに含まれるＥＳＤ保護デバイス及びネットワークは、実際には母集団から欠陥部品を除去するためのデバイスの検査を妨げている。
【００１７】
よって、動作性が検査できかつデバイスの通常動作に干渉しないような、ＥＳＤ保護を与える回路及び製作工程が必要とされる。更に、ＥＳＤ保護は、商業的に効率的な検査時間内に欠陥デバイスを検出するストレス試験を可能にする一方で良品デバイスの早期故障を防止するのに適したものでなければならない。
【００１８】
【特許文献１】米国特許第６，４１３，８２２号
【発明の開示】
【課題を解決するための手段】
【００１９】
本発明のある側面に基づけば、パワーＭＯＳＦＥＴなどの集積回路または半導体デバイスの製作工程では、保護されるデバイスから分離されているＥＳＤ保護回路を含むダイを形成する。デバイス及びＥＳＤ保護回路は、分離されたパッドまたは接続を有し、検査前にＥＳＤ保護回路がデバイスに接続されていると困難または不可能であるような方法でデバイスを検査することができる。検査後、パッケージング工程または作業では、デバイスを保護するために必要に応じてＥＳＤ保護回路を電気的に接続することができる。この方法では、ＥＳＤ保護回路または構造は、欠陥ＭＯＳＦＥＴを検査及びスクリーニングするために用いられるストレスを受ける必要がない。
【００２０】
本発明の一実施形態は、半導体デバイスの製造工程である。製造工程は、パワーＭＯＳＦＥＴなどのデバイスとＥＳＤ保護回路を含む半導体ダイの製作から始まる。外部接続のために、デバイスは第１のボンディングパッドを有し、ＥＳＤ保護回路は第２のボンディングパッドを有する。これらのボンディングパッドは分離されているので、第１のボンディングパッドに検査システムを電気的に接続することによって、ＥＳＤ保護回路からの干渉を受けずにデバイスを検査することができる。また、ＥＳＤ保護回路を個別に検査することもできる。検査後、製造工程は第１のボンディングパッドを第２のボンディングパッドに接続し、その後ＥＳＤ保護回路が作動して静電放電からデバイスを保護する。
【００２１】
デバイスがパワーＭＯＳＦＥＴであるとき、検査においては、パワーＭＯＳＦＥＴのゲートに接続されているゲートパッドを、ＥＳＤ保護回路作動時に印加可能な電圧より高い電圧に上昇させることができる。ゲートパッドは、ＥＳＤ保護回路のボンディングパッドに接続されることになるようなボンディングパッドであってもよく、そうでなくてもよい。第１のボンディングパッドはパワーＭＯＳＦＥＴのソースに接続されるゲートパッドまたはソースパッドになり得るが、どちらになるかはＥＳＤ保護回路によって決まる。
【００２２】
検査は、ダイが複数のダイスを含むウェーハの部分をなしている間に実施され、第１のボンディングパッドと第２のボンディングパッドの接続は、通常、ウェーハからダイを分離した後に実施される。具体的には、第１のボンディングパッドと第２のボンディングパッドの接続は、ダイのパッケージング中に実施することができる。
【００２３】
ボンディングパッドを接続するための種々の方法が利用可能である。ある方法では、第１のボンディングパッドを第２のボンディングパッドに接続する過程は、第１のボンディングパッド及び第２のボンディングパッドに接触するような単一のワイヤボンドを形成する過程を含む。別の方法では、第１のワイヤを第１のボンディングパッドとリードフレームの一部分に接続し、第２のワイヤを第２のボンディングパッドとリードフレームの一部分に接続する。リードフレームは、ダイを含むパッケージ内で第１及び第２のボンディングパッドとの電気的接続を与えるような外部リードを含み得る。
【００２４】
ボンディングパッドを接続する別の方法は、第１のボンディングパッド上に第１の導電性バンプを形成する過程と、第２のボンディングパッド上に第２の導電性バンプを形成する過程と、第１の導電性バンプと第２の導電性バンプとを導電性領域に接続する過程とを含む。導電性領域は、フリップチップパッケージング工程中にダイの表面と接触させる基板の部分をなすか、或いはプリント回路基板上の導電性トレースであってもよい。
【００２５】
本発明の別の実施形態は、ＥＳＤ保護回路を有するパワーＭＯＳＦＥＴなどのトランジスタを含む半導体デバイスである。第１のボンディングパッドは、トランジスタとの電気的接続を与える。ＥＳＤ保護回路は、第２のボンディングパッドを有し、第１のボンディングパッドを第２のボンディングパッドに接続した後にのみ静電放電からトランジスタを保護するように作動する。
【００２６】
多くの種類のＥＳＤ保護回路を用いることができるが、ＥＳＤ保護回路は通常、第２のボンディングパッドに接続されたアノードを有する第１のダイオードと、第１のダイオードのカソードに接続されたカソードを有する第２のダイオードとを含む。第２のダイオードのアノードは、一般的にトランジスタのゲートまたはソースに接続される。第２のダイオードのアノードがトランジスタのゲートに接続されるとき、第１のボンディングパッドは通常、ダイ内でトランジスタのソースに接続される。第２のダイオードのアノードがトランジスタのソースに接続されるとき、第１のボンディングパッドは通常、ダイ内でトランジスタのゲートに接続される。
【００２７】
種々の異なる接続構造と共に異なるボンディングパッド構造を用いることができる。例えば、あるボンディングパッド構造は、絶縁層の近接する開口部から第１及び第２のボンディングパッドの一部を露出する。開口部内のワイヤボンドは、第１のボンディングパッドと第２のボンディングパッド間のギャップを跨いで延在し、第１のボンディングパッドを第２のボンディングパッドに電気的に接続する。ワイヤボンドからリードフレームの一部分に延在するワイヤは、外部接続を与えることができる。或いは、絶縁層は第１及び第２のボンディングパッドに個別の開口部を有し、個別のワイヤが２つのボンディングパッドをリードフレームの同一導電性部分にボンディングすることができる。
【００２８】
別のボンディングパッド構造は、第１のボンディングパッド上の第１の導電性バンプと、第２のボンディングパッド上の第２の導電性バンプとを含む。フリップチップパッケージの基板の一部分などの導電性領域は、第１及び第２の導電性バンプに取着しかつ電気的に接続する。
【００２９】
別のボンディングパッド構造及び回路は、パワーＭＯＳＦＥＴと、共通のボンディングパッドに接続されかつＥＳＤ保護デバイスネットワークと第２のパッドとの接続を有するＥＳＤ保護デバイスネットワークとを含む。ここで、パワーＭＯＳＦＥＴは、デバイス及びＥＳＤ保護ネットワークを検査した後にのみ第２のパッドに接続されるようなソースパッドを含む。
【００３０】
別のボンディングパッド構造は、パワーＭＯＳＦＥＴとダイオードの両方の検査が完了した後にのみ、パワーＭＯＳＦＥＴダイにモノリシックに集積されかつパワーＭＯＳＦＥＴのゲートとソースの間に電気的に接続されるような２つのＥＳＤ保護回路を含む。
【００３１】
本発明の別の側面は、ゲート酸化膜を４ＭＶ／ｃｍ以上８ＭＶ／ｃｍ以下の短い持続時間高電界にさらすことによって、脆弱なゲート酸化膜を有するパワーＭＯＳＦＥＴを永久に破壊することである。強電界を印加することによって脆弱な部品は不良品となるので、スクリーニング工程において製品の母集団からそのような部品を除去することができる。ＥＳＤネットワークまたはデバイスは、酸化膜品質のスクリーニング及び検査中に存在する高電圧にさらされないが、その代わり、スクリーニング完了後にのみゲート酸化膜端末間にＥＳＤ保護ネットワークが結ばれる。
【発明を実施するための最良の形態】
【００３２】
検査可能性のための設計の原理に合った半導体製品の製造は、ＥＳＤ保護ダイオードを組み込んだパワーＭＯＳＦＥＴまたは他のディスクリートデバイスの生産に資すること大である。具体的には、パワーＭＯＳＦＥＴなどのデバイス及びそれに関連するＥＳＤ保護回路を個別に検査することができれば、製造工程においてデバイスの欠陥をより良好に確認し、母集団から欠陥部品を除去することができる。本発明の一側面によれば、ウェーハ加工は、デバイス及びＥＳＤ保護回路に対して別々のボンディングパッドを有する半導体構造を形成する。ウェーハレベルまたはチップレベルで、検査装置は、ＥＳＤ保護回路のためのボンディングパッドに接触し、デバイスと別々にＥＳＤ保護回路を検査することができる。同様にして、検査装置は、デバイスのためのボンディングパッドに接触し、デバイスを単独で検査することができる。ＥＳＤ保護回路は、デバイスの検査を妨げない。それ故、デバイス及びＥＳＤ保護回路がボンディングパッドを共有している場合に印加可能な電圧より高い電圧を用いてデバイスを検査することができる。よって、検査においてデバイスまたはＥＳＤ保護回路における欠陥を速やかに確認し、必要に応じて、製品の全母集団から欠陥部品を除去し（または欠陥部品を更に使用しないようにし）、または欠陥部品を更に使用しないようにすることができる。検査後、パッケージング工程はＥＳＤ保護回路に電気的に接続し、デバイスの必要なＥＳＤ保護を与えることができる。開示された製作方法及び原理が特に有効であるのは、検査中に印加される最大電圧を制限するか、デバイス検査を意味あるものにするためにＥＳＤデバイスに関連する大量のリークを加えるかのいずれかによって、ＥＳＤダイオードとデバイスとの電気的接続がデバイスの検査を妨げるときである。この状態は、ＥＳＤダイオードがポリシリコンの層で形成されているときによく発生する。ポリシリコンは、漏出型ＰＮ接合を作るための材料として知られている。
【００３３】
図４は、本発明の一実施形態に基づくパワーＭＯＳＦＥＴ（または半導体デバイス）の製作／検査工程２６０のフローチャートである。工程２６０は、ウェーハ製造２６２、ウェーハのプロービングまたは検査２６４、ダイの分離／組立またはパッケージング２６６、及び製品の最終検査２６８を含む。
【００３４】
ウェーハ製作２６２は、複数のダイスを含むウェーハを製作するための当該分野で既知の技術を含む任意の所望の技術を用いることができる。ウェーハ製作工程２６２の過程２７２に示されているように、ウェーハ製作は、各ダイ上にＥＳＤ保護回路のためのボンディングパッドを少なくとも１つ形成し、ＥＳＤ保護回路のためのボンディングパッドはパワーＭＯＳＦＥＴのゲート、ドレイン、またはソースコンタクトのためのボンディングパッドから分離されている（現行のＥＳＤ保護回路は通常ダイオードを含むので、本明細書においては、用語を簡単にするために、ＥＳＤ保護回路のためのボンディングパッドを「ダイオードパッド」と呼ぶ場合がある）。
【００３５】
本明細書中において、ボンディングパッドなる語は、ワイヤボンド、半田バンプ、導電性エポキシ、微細加工されたばね、または、半導体部品またはチップ内で金属導電性層との電気的接続を容易にする任意の他の手段を用いてなされる、チップ外から半導体デバイスとの任意の電気的接続を意味するものとして、最も広義に用いられていることに留意されたい。オンチップ電気的接続（１または幾つかの上記技術を任意に組み合わせて用いるか否かを問わず）は、オフチップ接続が電気的な導体である限り、パッケージリードフレーム、プリント回路基板導電性トレース、モジュールまたはハイブリッドＩＣ内の導電性トレース、または複数のチップパッケージ内の導体であり得るような半導体チップから離れて導体に接続する。
【００３６】
各ダイのＥＳＤ保護回路及びパワーＭＯＳＦＥＴは、ＥＳＤ保護回路の動作に必要な接続の少なくとも１つがウェーハ内にないときにダイオードパッドがダイ上にあることを除けば、従来の構造であり得る。ダイオードパッドの特定配置の例については、本発明に基づく回路構成の例について説明するために後述する。
【００３７】
ウェーハプローブ工程２６４中に、ダイオードパッドを介した電気信号を用いた検査２７４は、ＥＳＤ保護回路の動作を検査する。ＥＳＤ保護回路が要求された性能を発揮できなければ、ダイは廃棄されることになる（それによって、標準以下のダイが使用中にＥＳＤ現象に遭遇したときにダイが早期に故障するリスクを回避する）。
【００３８】
ＥＳＤ保護回路が検査２７４に合格したら、検査２７５でパワーＭＯＳＦＥＴが検査される。検査２７５では、ゲート酸化膜にストレス試験を行い、適切に作動するＥＳＤ保護回路が許容しないようなゲート電圧を用いることができる。ストレス試験電圧が高ければ、潜在的なゲート酸化膜の欠陥を有するパワーＭＯＳＦＥＴはより速やかに故障する。ゲートストレスが高ければ、欠陥酸化膜は破壊してゲート短絡に至る。ストレス印加後の短絡したＭＯＳＦＥＴゲート酸化膜は、その後のゲートリーク検査には合格できない。ストレスが加えられていないゲートは、対照的に、潜在的欠陥を含んでいるにもかかわらず、ゲートリーク検査に合格することになるであろう。
【００３９】
このように、検査２７５は、高い生産スループット及び低い製造コストに見合うように短時間のうちに欠陥パワーＭＯＳＦＥＴを検出及び除去することができる。更に、この方法を用いれば欠陥部品または脆弱部品は検査／組立手順をクリアしないので、そのような製品の顧客及びユーザに信頼性リスクを課さない。更に、ＥＳＤ保護及びパワーＭＯＳＦＥＴ（または半導体デバイス）検査は組立以前になされるので、不良部品が組み立てられることは決してない。組立前に欠陥部品及び脆弱部品を除去することは、組立／最終検査作業中に合格しないはずの部品に追加費用をかけずに済み、更に、製造コスト全体を削減する。
【００４０】
欠陥品を除去するためにどのようなストレス条件を用いるかは、検査する欠陥に依る。パワーＭＯＳＦＥＴの場合、特にエッチングされたトレンチの内部及び側壁に沿って形成されたゲート酸化膜を有するデバイスの場合、最大の不具合はゲート酸化膜の品質不良である。そのような酸化膜の品質は、酸化条件のみならず洗浄及びトレンチエッチング条件にも依存する。酸化膜に関連する欠陥は、パワーＭＯＳＦＥＴ製造の歩留りロスに占める割合が大きいだけでなく、ＥＳＤ及び潜在的酸化膜の欠陥不良リスクも大きい。
【００４１】
酸化膜品質の検査及びスクリーニングでは、欠陥のないシリコンダイオードを含むゲート酸化膜は、厚い酸化膜では８ＭＶ／ｃｍ、薄い酸化膜では１０ＭＶ／ｃｍで不合格になる。比較的薄い層（通常２００Ａ以下）で誘電体におけるなだれ臨界電界が向上する理由は、トンネル電流の増加が高運動量キャリアの優位性を低下させるからである。誘電体は臨界電界の半分即ち４〜５ＭＶ／ｃｍでの無期限の動作にも容易に耐え得るので、短時間でスクリーニングを行うには、この電界即ち臨界電界の約半分より高いがなだれ臨界電界より低い電界で行わなければならない。この範囲内では、電界が高ければ高いほど、スクリーニングをして欠陥品を不合格にするための所要時間は短い。
【００４２】
従って、理論的には、誘電体においてなだれ現象を引き起こす臨界電界の６０％乃至９０％でスクリーニング検査を実行することができる。しかし実際には、最大電界の６０％では妥当な時間内に全ての欠陥品をスクリーニングできない場合がある。逆に、なだれ電界の９０％では、それどころかそれまで欠陥のなかったデバイスを損傷する場合がある。よって、より実際的なのは電界強度の６５％乃至８０％であり、推奨されるのは臨界電界の７０％乃至７５％である。
【００４３】
電界強度からゲート・ソース間電圧ＶＧＳへの変換は、酸化膜厚さに依存し、次式で与えられる。
【００４４】
ＶＧＳ＝Ｘｏｘ・Ｅａｖａｌ
ここで、ＶＧＳは印加されたゲート電圧、Ｘｏｘは酸化膜厚さ、Ｅａｖａｌはなだれ臨界電界であり、表１に示されるようなものである。
【００４５】
【表１】
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【００４６】
組立工程２６６中に、ソーイングやスクライビングなどの従来技術によって、ウェーハを切断し、パッケージングのためにダイを分離する。本発明の一側面によれば、組立工程２６６は、ＥＳＤ保護回路のための１若しくは複数のボンディングパッド（例えばダイオードパッド）をパワーＭＯＳＦＥＴの１若しくはそれ以上のボンディングパッド（例えばゲートパッドまたはソースパッド）に接続する過程を含む。パッケージング中のダイオードパッドの接続は、必要に応じてＥＳＤ保護回路を接続し、パワーＭＯＳＦＥＴを保護する。広義には、組立工程は、保護を必要とするデバイス、素子または回路にＥＳＤデバイスまたは保護回路が並列接続されるように電気回路を完成させる（ＥＳＤ保護及び保護を必要とする素子は組立工程前には並列ではない）。
【００４７】
種々の技術を利用してＥＳＤ保護回路のボンディングパッドをパワーＭＯＳＦＥＴのボンディングパッドに接続することができる。ボンディングパッド接続のためのパッケージング技術及び構造の幾つかについて、後に詳述する。どのような接続技術を用いるかは、一般的に、ボンディングパッド及び所望の種類のパッケージ（例えば、フリップチップパッケージ、チップオンボード、またはワイヤボンドを有するパッケージ）の配置に依ることになる。
【００４８】
組立またはパッケージング２６６の後、最終検査２６８は、過程２７８においてパッケージングされた製品の良否を判断する。欠陥製品は廃棄される。欠陥品を検出及び除去するために厳しいストレス状態にさらされた後なので、最終検査は製品の実使用時の通常バイアス条件を用いて実施される。
【００４９】
図５Ａは、ダイオードパッド３０２を有するＥＳＤ保護回路を含む半導体ダイ３００の回路図である。ダイ３００はまた、ゲートパッド３０１、ソースパッド３０３、ドレインコンタクト３０４を有するＭＯＳＦＥＴ３０８を含む。ＭＯＳＦＥＴ３０８は、図１Ｃまたは図１Ｄに示されるような横型または縦型チャネルを有する複数のトランジスタセルを含むパワーＭＯＳＦＥＴであり得る。ゲートパッド３０１とＭＯＳＦＥＴ３０８のゲートの間にオプションの抵抗器３０５があり、ソースパッド３０３とドレインパッド３０４の間にＰＮダイオード３０９がある。
【００５０】
ダイオードパッド３０２は、ダイオードパッド３０２とソースパッド３０３の間にある背合せ形ツェナーダイオード３０６及び３０７に接続される。ダイ３００では、ダイオードパッド３０２は、ダイオード３０６及び３０７によって接続されている以外は、ＭＯＳＦＥＴ３０８のパッド３０１、３０３、３０４から分離され、電気的に絶縁されている。図１Ａのデバイス１００とダイ３００との相違は、デバイス１００ではダイオード１０４及び１０５がゲートパッド１０１とソースパッド１０２の間に接続されるのに対し、ダイ３００ではダイオード３０５及び３０６がゲートパッド３０１に接続されないことである。
【００５１】
ゲートパッド３０１とダイオードパッド３０２を分離することによって、ＥＳＤ保護回路からの干渉を受けずにＭＯＳＦＥＴ３０８を検査することができる。具体的には、ゲートパッド３０１に接続されたテスタは、ＭＯＳＦＥＴ３０８のゲートに印加された電圧を制御しかつＥＳＤ保護回路においてダイオード３０６及び３０７のゲート電圧を降伏電圧付近または降伏電圧以上に上昇させることができる。更に、ダイオードパッド３０２及びソースパッド３０３に接続された従来のテスタによって、ダイオード３０６及び３０７の動作を検査することができる。
【００５２】
ダイ３００の一実施形態では、パワーダイ３００を覆う絶縁層またはパシベーション層を貫通する同一の開口部にゲートパッド３０１及びダイオードパッド３０２が存在するように、ダイオードパッド３０２はゲートパッド３０１に隣接する。図５Ｂは、組立後のパッケージ３２０を表す。このとき、ゲートボンディングワイヤのボンドボール３１０は、ゲートパッド３０１との電気的な接触をなし、更にゲートパッド３０１をダイオードパッド３０２に短絡させ、それによってＥＳＤダイオードとゲート酸化膜の並列接続を完成させている。
【００５３】
図６Ａは、金属パッド３５３Ａ、３５３Ｂをそれぞれ含むようなゲートパッド３０１とダイオードパッド３０２とを含むダイ３００の一部分の断面図である。ボンディングパッド（通常はＡｌ、Ａｌ−Ｓｉ、またはＡｌ−Ｃｕ−Ｓｉ）は、絶縁層３５１（通常はＳｉＯ２またはガラス）上にあり、絶縁層３５１とボンディング金属パッド３５３Ａ及び３５３Ｂとの接着を向上させるようなバリアまたは接着剤層３５２を含み得る。ボンディング金属パッド３５３Ａ及び３５３Ｂは、ダイ３００上の任意の場所に形成することができる。図６Ａにおいて、ボンディング金属パッド３５３Ａ及び３５３ＢはＰ型ボディまたは深いＰ＋領域３５０の一部上にある。ゲートパッド３０１とＭＯＳＦＥＴのゲートとの電気的接続及びダイオードパッド３０２とダイオード３０６、３０７との電気的接続は、図６Ａに図示されていないダイ３００の一部分においてなされる。
【００５４】
スピンオングラス（ＳＯＧ）、リンケイ酸ガラス（ＰＳＧ）、ホウリンケイ酸ガラス（ＢＰＳＧ）、または窒化ケイ素（Ｓｉ３Ｎ４）で作られた絶縁パシベーション層３５５の開口部は、検査システムのプローブ３５４が検査のためにボンディングパッド３５３Ａ及び３５３Ｂに接触できるようにするような開口部を有する。図６Ａでは、ボンディングパッド３５３Ａと３５３Ｂ間のギャップに絶縁層３５５の一部が残っているが、代わりに絶縁層３５５に開口部を形成するエッチング工程によってギャップから材料を除去してもよい。本発明の一実施形態では、単一の開口部は金属ボンディングパッド３５３Ａ及び３５３Ｂの一部を露出する。各ボンディング金属パッド３５３Ａまたは３５３Ｂはワイヤボンドの寸法に依存した寸法を有するが、通常は５０×５０μｍより小さくなることはなく、１００×１００μｍまたはそれ以上になる場合もある。ボンディングパッド３５３Ａと３５３Ｂ間のギャップは、約１０μｍまたはそれ以下であり得る。パシベーション層３５５は、金属パッド３５３Ａと３５３Ｂ間のギャップから金属パッド３５３Ａ及び３５３Ｂの両方にわたってマスクされかつ除去される。
【００５５】
図５Ｂ及び図６Ｂの断面図に概略的に示されているように、この構成では、ワイヤボンド３６０を用いた従来のワイヤボンディング工程によって、ボンディングパッド３０１と３０２（構造上は素子３５３Ａと３５３Ｂ）の両方に接触しかつ電気的に接続するようなボンドボール接続３１０を形成することが可能である。ワイヤボンド３６０及びボールボンド３１０によって、図５Ｂのデバイスは、ＥＳＤ過渡時にＭＯＳＦＥＴ３０８のゲートを損傷から保護するように接続されたＥＳＤ保護回路を有する。
【００５６】
図７Ａは、ＥＳＤ保護を有するパワーＭＯＳＦＥＴを含むダイ３８３に対してワイヤボンディングされたパッケージ３８０のレイアウトを概略的に示す。射出成形プラスチック３８２は、ダイ３８３を絶縁及び保護し、リード及びダイを所定の位置に保持する。リードフレーム部分３８１Ａ、３８１Ｂ、３８１Ｃはそれぞれダイ３８３のパワーＭＯＳＦＥＴのドレイン、ソース、ゲートに電気的接続のための外部リードを与える。
【００５７】
パッケージ３８０では、ドレインパッドまたはコンタクトは、ダイ３８３の裏面上にあり、リードフレーム部分３８１Ａ（ドレインリード）に取着され、電気的接続と熱伝導のための通路を含む。導電性接着剤によって、パワーＭＯＳＦＥＴのドレインパッド（ダイの裏面）をリードフレーム部分３８１Ａに電気的に接続することができる。リードフレーム部分３８１Ａから延在するリードは、このようにしてパワーＭＯＳＦＥＴのドレインとの電気的接続を与える。
【００５８】
リードフレーム部分３８１Ｂ（ソースリード）は、従来技術を用いてダイ３８３の表面上のソースパッド（図示せず）にワイヤボンディングされる。リードフレーム部分３８１Ｂから延在するリードは、このようにしてワイヤ３８４を介してパワーＭＯＳＦＥＴのソースとの電気的接続を与える。或いは、リードフレームをＭＯＳＦＥＴのソース金属に接続するために金属クリップを用いてもよい。
【００５９】
ワイヤ３８５は、リードフレーム部分３８１Ｃ（ゲートリード）をダイ３８３上のゲートパッド３８６に電気的に接続する。別のワイヤ３８７は、リードフレーム部分３８１Ｃをダイ３８３上のダイオードパッド３８８に接続する。ゲートパッド３８６とダイオードパッド３８８の両方に接続されているリードフレーム部分３８１Ｃは、パワーＭＯＳＦＥＴとＥＳＤ保護回路の間に必要とされる電気的接続を与え、パワーＭＯＳＦＥＴのゲートとの電気的接続のための外部リードも与える。
【００６０】
図７Ｂは、図７Ａに示されているようなボンディングパッド４０４及び４０５をリードフレームにワイヤボンディングする前のダイ３８３における構造４００の断面図である。ボンディングパッド構造の例として、ボンディングパッド４０４及び４０５は、ボンディングパッド４０４及び４０５とその下にある絶縁層４０２の接着を強化するような接着層４６３を有する。この接着層は、パワーＭＯＳＦＥＴの肉厚のメタライゼーション層（通常は、アルミニウム−銅−シリコン）とシリコンメサ領域（ソースボディコンタクト）の間でバリアメタルとしても作用し得る。通常、バリア材料は、集積回路及びパワーＭＯＳＦＥＴの製造時にコンタクトマスク法の標準部品として形成される窒化チタン（ＴｉＮ）である。ボンディングパッド４０４及び４０５はダイ３８３上のどこにあっても構わないが、図７ＢではＰボディ領域４０１上にある。
【００６１】
絶縁またはパシベーション層４０６の離隔した開口部は、ゲートパッド４０４とダイオードパッド４０５との一部を露出する。開口部の寸法は通常パッケージング工程の要求に基づいて選択され、開口部は所望の距離だけ離隔させることができる。図７Ｂは、上述のようにＭＯＳＦＥＴ及びＥＳＤ保護回路を検査するために層４０６の開口部からボンディングパッド４０４及び４０５に接触するような別々のプローブ４０７を示す。
【００６２】
図７Ｃは、別々のワイヤボンド４０９がゲートパッド４０４及びダイオードパッド４０５をリードフレームに接触しているような、検査後の構造４１０を示す。
【００６３】
図８Ａは、ダイオードパッド４０３及びゲートパッドダイオード４０４の別の構造を示す。ボンディングパッド４０３及び４０４は、半田バンプ４２３によって外部と電気的に接続されている。半田バンプ４２３を形成するために、絶縁層４０６のボンドパッド開口部の内部及び周辺に、タングステン（Ｗ）やチタン（Ｔｉ）などの材料でできたバリア層４２１と、チタン−ニッケル（Ｔｉ−Ｎｉ）などの材料でできたパッド層４２２とが形成される。このような層は、パターン蒸着やめっきなどの従来技術を用いて形成することができる。銀−スズ（Ａｇ−Ｓｎ）半田や鉛−スズ（Ｐｂ−Ｓｎ）半田などの材料でできた半田バンプ４２３は、従来技術を用いてパッド層４２２上に形成される。
【００６４】
図８Ｂは、パワーＭＯＳＦＥＴ及びＥＳＤ保護回路を別々に検査するためにプローブ４３１が半田バンプ４２３に接触可能であることを示す。
【００６５】
図８Ｃは、検査後かつパワーＭＯＳＦＥＴを含むダイをプリント回路基板などの基板（図示せず）または金属リードフレームに取着するようなフリップチップパッケージング工程後の構造４４０の断面図である。半田リフロー工程によって、バンプ４２３を導電性領域またはトレースパターン４４１に取着する。構造４４０では、フリップチップパッケージング工程よって、半田バンプ４２３をゲートパッド４０４上に、ダイオードパッド４０５を基板の同一導電性領域４４１に取着する。
【００６６】
上記した本発明の実施形態は、図５Ａでは検査のために分離されており、図５ＢではＥＳＤ保護回路の適切な動作のために電気的に接続された１つのゲートパッド及び１つのダイオードパッドを含むデバイスの構造及び工程を説明するものである。他にも多くの構成が可能である。
【００６７】
図９は、パワーＭＯＳＦＥＴ５１２とＥＳＤ保護回路とを含むダイ５００の回路図である。ダイ５００は、パワーＭＯＳＦＥＴ５１２のソース及びドレインに接続されたソースパッド５０５及びドレインパッド５０６と、ドレインパッド５０６とソースパッド５０５の間に接続されたツェナーダイオード５１３とを含む。パワーＭＯＳＦＥＴ５１２は、２つのゲートパッド５０１及び５０３を有する。ゲートパッド５０３は、パワーＭＯＳＦＥＴ５１２のゲートと抵抗体５０７の間にあり、ゲートパッド５０１は、ゲートパッド５０３と反対側にある抵抗体５０７の一端に接続する。パワーＭＯＳＦＥＴ５１２は、ボンディングパッド５０３、５０５、５０６に接触する検査プローブによって検査することができる。
【００６８】
ＥＳＤ保護のために、ダイ５００は、第１のダイオードパッド５０２とソースパッド５０５の間に接続された背合せ形ダイオード５０８及び５０９も含む。同様に背合せ形ダイオード５１０及び５１１が第２のダイオードパッド５０４とソースパッド５０５の間に接続される。この構成により、ダイオードパッド５０２及びソースパッド５０５に接触するプローブによってダイオード５０８及び５０９を検査し、ダイオードパッド５０４及びソースパッド５０５に接触するプローブによってダイオード５１０及び５１１を検査することができる。
【００６９】
検査後、パッケージング工程でゲートパッド５０１がダイオードパッド５０２に、ゲートパッド５０３がダイオードパッド５０４に接続され、それによって、図１Ｅのデバイス２００におけるＥＳＤ保護と同様にＥＳＤ保護が働く。一般的に、ボンディングパッド５０１及び５０２は、ダイ５００を含むパッケージの外部端末に接続される。
【００７０】
ボンディングパッド５０３及び５０４は必ずしも外部接続を必要としないが、上述の技術を用いて両パッドを接続することができる。例えば、ボンディングパッド５０３及び５０４の両方にオーバラップするような単一のワイヤボンドまたは半田バンプ（図６Ｂに示したボンドに類似したもの）によって、ボンディングパッド５０３及び５０４を電気的に接続することができる。ボンディングパッド５０３と５０４の両方に接続された単一のワイヤボンドの場合、ワイヤボンドからのワイヤは、外部端末がないリードフレームの一部分に取着するか、省略するか、または切断することができる。或いは、一端がゲートパッド５０３にボンディングされ他端がダイオードパッド５０４にボンディングされたワイヤによってパッド５０３と５０４とを電気的に接続することができる。更に別の例では、ボンディングパッド５０３及び５０４上の別々の半田バンプは、フリップチップパッケージの基板の同じ導電性領域またはプリント回路基板上に接続することができ、導電性領域は外部端末または回路との接続を必要としない。
【００７１】
図１０は、図９のダイ５００において同一のＥＳＤ保護回路に対して異なるボンディングパッドを有するダイ６００の回路図である。具体的には、ダイ６００は、単一のゲートパッド６０１及び単一のダイオードパッド６０２を有し、ダイオード５１０はパワーＭＯＳＦＥＴ５１２のゲート及び抵抗体５０７に接続している。更に、ダイオード５０８は、ダイオードパッドに接続される代わりにゲートパッド６０１に接続され、ダイオード５０９及び５１１はダイオードパッド６０２に接続している。
【００７２】
ダイ６００では、ゲートパッド６０１、ソースパッド６０３、及びドレインパッド５０６に接触する検査システムによって、ＥＳＤ保護回路からの干渉を受けずにパワーＭＯＳＦＥＴ５１２を検査することができる。また、ゲートパッド６０１及びダイオードパッド６０２に接触する検査システムによって、ＥＳＤ保護回路を検査することができる。但し、ボンディングパッドの数が減少しているので、ダイオード５１０及び５１１の検査から切り離してダイオード５０８及び５０９の検査を実施することはできない。
【００７３】
検査後、ダイオードパッド６０２をソースパッド６０３に接続することによって、ＥＳＤ保護回路を作動させてパワーＭＯＳＦＥＴ５１２を保護することが可能になる。ダイオードパッド６０２とゲートソースパッド６０３との接続は、ゲートとダイオードパッドコンタクトとを接続するために用いられる技術を用いて行うことができる。
【００７４】
図１１は、ＥＳＤ保護回路を有するパワーＭＯＳＦＥＴ７１０を含むダイ７００の回路図である。ダイ７００は、抵抗体７０５を介してパワーＭＯＳＦＥＴ７１０のゲートに接続されたゲートパッド７０１を含む。ドレインパッドまたはコンタクト７０３はパワーＭＯＳＦＥＴ７１０のドレインに接続され、ソースパッド７０４はパワーＭＯＳＦＥＴ７１０のソースに接続される。ドレインパッド７０３とソースパッド７０４の間にパワーＭＯＳＦＥＴ７１０を電子なだれから保護するダイオード７１１がある。ＥＳＤ保護のために、デバイスダイ７００は、ダイオードパッド７０２とソースパッド７０４の間に直列に接続された４つのダイオード７０６、７０７、７０８、７０９を含む。ダイオード７０６と７０７は背合せに接続され、ダイオード７０８と７０９も背合せに接続されている。
【００７５】
ＥＳＤ保護回路が異なる以外は、パワーＭＯＳＦＥＴ７１０を検査するためのボンディングパッド７０１、７０３、７０４と、ＥＳＤ保護回路を検査するためのボンディングパッド７０２、７０４とを用いて、図５Ａのデバイス５００と同様にしてダイ７００を検査することができる。検査後のパッケージング工程において、ゲートパッド７０１をダイオードパッド７０２に接続し、そこで初めてＥＳＤ保護回路が作動するようにする。
【００７６】
本発明について特定の実施形態を参照して説明してきたが、この説明は本発明の適用例に過ぎず、本発明を限定するものではない。例えば、上記実施例では特定の種類のＥＳＤ保護回路を用いているが、本発明の原理は、保護されるデバイスから分離可能な任意の種類またはデザインのＥＳＤ保護回路と共に、より一般的に用いることができる。開示された実施形態の機能を組み合わせたり様々に他に適用したりすることは、特許請求の範囲によって画定される発明の範囲に含まれる。
【図面の簡単な説明】
【００７７】
【図１Ａ】既知のＥＳＤ保護回路を有するパワーＭＯＳＦＥＴの回路図である。
【図１Ｂ】図１ＡのＭＯＳＦＥＴのゲート電流（ゲートパッドを流れる）とゲート−ソース電圧の理想プロットである。
【図１Ｃ】図１Ａの回路図によって表されるような、プレーナゲートパワーＭＯＳＦＥＴのための既知の半導体構造の断面図である。
【図１Ｄ】図１Ａの回路図によって表されるような、トレンチ−ゲートパワーＭＯＳＦＥＴのための既知の半導体構造の断面図である。
【図１Ｅ】複数対の背合せ形ダイオードを含む既知のＥＳＤ保護回路を有するパワーＭＯＳＦＥＴの回路図である。
【図２Ａ】図１ＡのパワーＭＯＳＦＥＴのゲートパッドを流れる電流の主成分であるＥＳＤダイオード漏れがどのように電圧及び温度依存しているかを示す対数グラフである。
【図２Ｂ】図１ＡのパワーＭＯＳＦＥＴのゲートパッドを流れる電流の主成分であるＥＳＤダイオード漏れがどのように電圧及び温度依存しているかを示す線形グラフである。
【図２Ｃ】印加されたゲート電圧レベルが良品であるパワーＭＯＳＦＥＴ及び欠陥パワーＭＯＳＦＥＴの寿命に及ぼす効果を示すプロットを含む。
【図２Ｄ】ＥＳＤ保護を有するパワーＭＯＳＦＥＴ及び有さないパワーＭＯＳＦＥＴに対してＥＳＤが与える効果を示すプロットを含む。
【図２Ｅ】パワーＭＯＳＦＥＴによく用いられるゲート構造の電界強度の典型の範囲に対するシリコンダイオードの絶縁破壊の母集団のヒストグラムである。
【図３】パワーＭＯＳＦＥＴ中の欠陥ゲート酸化膜を検出するために必要な時間に対する印加されたゲート電圧及び電界の効果を示すプロットを含む図である。
【図４】本発明の一実施形態に基づく製造及び検査工程のフローチャートである。
【図５Ａ】本発明の一実施形態に基づき分離されたゲート及びダイオードパッドを有するパワーＭＯＳＦＥＴの検査中の回路図である。
【図５Ｂ】本発明の一実施形態に基づき分離されたゲート及びダイオードパッドを有するパワーＭＯＳＦＥＴの最終組立後の回路図である。
【図６Ａ】検査中のパワーＭＯＳＦＥＴにおけるボンディングパッドの断面図である。
【図６Ｂ】ワイヤボンディング後のパワーＭＯＳＦＥＴにおけるボンディングパッドの断面図である。
【図７Ａ】本発明の一実施形態に基づきパッケージングされたパワーＭＯＳＦＥＴにおけるワイヤボンドを示す平面図である。
【図７Ｂ】本発明の一実施形態に基づきパワーＭＯＳＦＥＴのゲート及びダイオードパッドを含む半導体構造の断面図である。
【図７Ｃ】図７Ｂの構造において分離されたボンドワイヤをゲート及びダイオードパッドに接続した図である。
【図８Ａ】本発明の一実施形態に基づきゲート及びダイオードパッドに半田バンプを有するパワーＭＯＳＦＥＴの製造及び検査中の半導体構造の断面図である。
【図８Ｂ】本発明の一実施形態に基づきゲート及びダイオードパッドに半田バンプを有するパワーＭＯＳＦＥＴの製造及び検査中の半導体構造の断面図である。
【図８Ｃ】本発明の一実施形態に基づきゲート及びダイオードパッドに半田バンプを有するパワーＭＯＳＦＥＴの製造及び検査中の半導体構造の断面図である。
【図９】本発明の一実施形態に基づき複数対の背合せ形ダイオードを含むＥＳＤ保護回路のための複数のゲートパッド及び複数のダイオードパッドを有するパワーＭＯＳＦＥＴの回路図である。
【図１０】本発明の実施形態に基づき複数対の背合せ形ダイオードを含むＥＳＤ保護回路のための単一のゲートパッド及び単一のダイオードパッドを有するパワーＭＯＳＦＥＴの回路図である。
【図１１】本発明の実施形態に基づき複数対の背合せ形ダイオードを含むＥＳＤ保護回路のための単一のゲートパッド及び単一のダイオードパッドを有するパワーＭＯＳＦＥＴの回路図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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