(57)【要約】標準的なマイクロプロセッサを使用することにより所定のプロトコルにしたがって特徴が高められたパルス幅変調（ＰＷＭ）波形を生成する方法および装置を提供する。また、この方法および装置は、可変ＯＮ／ＯＦＦタイミング制御およびマルチイベント割込みの両方も扱う。本発明のＰＷＭ機能は、外部ピンによって制御されたＯＮ／ＯＦＦイベントを扱うだけでなくプログラム可能ＯＮ／ＯＦＦタイミングであるマイクロプロセッサ内のソフトウェアによって実施される。【特許請求の範囲】
【請求項１】
所定のプロトコルにしたがって一連の所定のパルス幅が変調されるＰＷＭ波形生成装置であって、
ＯＮ／ＯＦＦタイミングに基づく複数の割込みを生成する手段と、
プログラム可能制御を有するフォースＯＮ／ＯＦＦ動作に基づく１つの割込みを生成する手段と、
外部制御を有するフォースＯＮ／ＯＦＦ動作に基づく１つの割込みを生成する手段と、
ＰＷＭ波形生成器の一連のパルス幅が前記プロトコルにしたがって変調されるように、前記生成されたタイミングに基づく複数の割込みおよび前記少なくとも一方の動作に基づく割込みを解釈する解釈手段と、
を備えている、ＰＷＭ波形生成装置。
【請求項２】
ＯＮ／ＯＦＦタイミングに基づく複数の割込みを生成する前記手段がプログラム可能ＯＮ−ＯＦＦ制御部であり、
プログラム可能制御を有するフォースＯＮ／ＯＦＦ動作に基づく１つの割込みを生成する前記手段がプログラム可能ＯＮ−ＯＦＦ制御部であり、
外部制御を有するフォースＯＮ／ＯＦＦ動作に基づく１つの割込みを生成する前記手段は、外部ｆｏｒｃｅ ｏｎ動作と外部ｆｏｒｃｅ ｏｆｆ動作とから成るグループから選択され、
前記解釈手段は、前記タイミングに基づく割込みおよび前記動作に基づく割込みのそれぞれを処理するためのソフトウェア割込みルーチンを備えるマルチイベント割込み部である、請求項１に記載のＰＷＭ波形生成装置。
【請求項３】
前記プログラム可能ＯＮ−ＯＦＦ制御部は、
第１のタイマと第１の比較器とを備えるＯＮ時間制御装置と、
第２のタイマと第２の比較器とを備えるＯＦＦ時間制御装置と、
を備え、
前記ＯＮ時間制御装置は第１の時間に有効化され、前記ＯＦＦ時間制御装置はＰＷＭがハイレベルの時に無効化され、前記ＯＦＦ時間制御装置は第２の時間に有効化され、前記ＯＮ時間制御装置はＰＷＭがローレベルの時に無効化され、これにより、前記第１および第２の制御装置が交互に有効化および無効化される、請求項２に記載のＰＷＭ波形生成装置。
【請求項４】
ＯＮ／ＯＦＦタイミングにおいて、前記プロトコルは、
プログラム可能ＯＮパルス幅Ｍｉｎ ｏｎパラメータ制御、
プログラム可能ＯＮ周期Ｍａｘ ｏｎパラメータ制御、
プログラム可能ＯＦＦパルス幅Ｍｉｎ ｏｆｆパラメータ制御、
プログラム可能ＯＦＦ周期Ｍａｘ ｏｆｆパラメータ制御、
フォースＯＦＦイベントをトリガーするためのプログラム可能イベント制御およびフォースＯＦＦイベントをトリガーするための外部イベント制御から選択される少なくとも１つのイベント制御、
フォースＯＮイベントをトリガーするためのプログラム可能イベント制御およびフォースＯＮイベントをトリガーするための外部イベント制御から選択される少なくとも１つのイベント制御、
のうちの少なくとも１つを含み、
ＯＮ周期およびＯＦＦ周期においてフォースＯＮイベントおよびフォースＯＦＦイベントのうちの少なくとも一方をトリガーすることができる、請求項３に記載のＰＷＭ波形生成装置。
【請求項５】
前記第１のタイマおよび前記第２のタイマがそれぞれ第１および第３のレジスタを備え、
前記第１および第２の比較器がそれぞれ第２および第４のレジスタを備え、
前記ＯＮ時間制御装置が有効化される時に、
ａ．前記第２のレジスタは、ＰＷＭの所定の最小ＯＮ幅（最小ＯＮ時間Ｍｉｎ ｏｎ）と等しい比較値とともに前記ＯＮ時間制御装置によりプリロードされ、前記第１のレジスタは、ＰＷＭの所定の最大ＯＮ幅（最大ＯＮ時間Ｍａｘ ｏｎ）とともにプリロードされ、これにより、前記第１および第２のレジスタをロードする場合において遅延時間が無く、
ｂ．前記第２のレジスタが前記比較値と等しい場合に前記第１の比較器により第１の割込みがトリガーされ、前記第１のレジスタが所定の第１の周期と等しい場合に前記第１のタイマにより第２の割込みがトリガーされ、所定のプロトコルにしたがって、ＰＷＭの１周期の間、少なくとも一方の動作に基づく割込みを少なくとも１回トリガーすることができ、これにより、第２の割込みおよび少なくとも一方の動作に基づく割込みのうちの少なくともいずれかがトリガーされかつ第１の割込みがトリガーされると、前記ＯＮ時間制御装置によりＰＷＭがＯＦＦされ、
前記ＯＦＦ時間制御装置が有効化される時に、
ｃ．前記第４のレジスタは、ＰＷＭの所定の最小ＯＦＦ幅（最小ＯＦＦ時間Ｍｉｎ ｏｆｆ）と等しい比較値とともにプリロードされ、前記第３のレジスタは、ＰＷＭの所定の最大ＯＦＦ幅（最大ＯＦＦ時間Ｍａｘ ｏｆｆ）とともにプリロードされ、これにより、前記第３および第４のレジスタをロードする場合において遅延時間が無く、
ｄ．前記第４のレジスタが前記比較値と等しい場合に前記第２の比較器により第３の割込みがトリガーされ、前記第３のレジスタが所定の第２の周期と等しい場合に前記第２のタイマにより第４の割込みがトリガーされ、所定のプロトコルにしたがって、ＰＷＭの１周期の間、少なくとも一方の動作に基づく割込みを少なくとも１回トリガーすることができ、これにより、第４の割込みおよび少なくとも一方の動作に基づく割込みのうちの少なくともいずれかがトリガーされかつ第３の割込みがトリガーされると、前記ＯＦＦ時間制御装置によりＰＷＭがＯＮされる、
請求項４に記載のＰＷＭ波形生成装置。
【請求項６】
請求項２に記載のソフトウェア割り込みルーチンおよびプログラム可能ＯＮ−ＯＦＦ制御を行なうためのマイクロプロセッサ。
【請求項７】
それぞれが所定の幅および所定の周期を有する一連のＯＮ／ＯＦＦパルスとして信号が所定のプロトコルにしたがって変調されるＰＷＭ生成器のプログラム可能制御方法であって、
一連のパルス幅および周期のための所定のプロトコルを与えるステップと、
与えられた前記プロトコルにしたがってＯＮ／ＯＦＦタイミングに基づく複数の割込みを生成するステップと、
与えられた前記プロトコルにしたがってフォースＯＮ／ＯＦＦ動作に基づく少なくとも１つの割込みを生成するステップと、
前記プロトコルにしたがって前記生成されたタイミングに基づく複数の割込みおよび前記少なくとも１つの動作に基づく割込みを解釈する解釈ステップと、
を含む方法。
【請求項８】
複数のＯＮ／ＯＦＦ割り込みを生成する前記ステップは、
ａ．プログラム可能ＯＮ−ＯＦＦ制御部を設けるステップと、
ｂ．設けられた前記プログラム可能ＯＮ−ＯＦＦ制御部によって前記ＯＮ／ＯＦＦタイミングに基づく複数の割り込みの生成を制御するステップと、
を更に含み、
フォースＯＮ／ＯＦＦ動作に基づく少なくとも１つの割込みを生成するステップは、
ｃ．設けられた前記プログラム可能ＯＮ−ＯＦＦ制御部によってフォースＯＮ／ＯＦＦ動作に基づく少なくとも１つの割込みを生成するステップ、
ｄ．１．フォースＯＮ／ＯＦＦ動作に基づく少なくとも１つの割込みを生成するための外部制御部を設けるサブステップと、
２．設けられた前記外部制御部によってフォースＯＮ／ＯＦＦ動作に基づく少なくとも１つの割込みを生成するサブステップと、
を行なうステップ、
のうちの少なくとも１つを更に含む、請求項７に記載の方法。
【請求項９】
前記解釈ステップは、
ｅ．マルチイベント割込み部を設けるステップと、
ｆ．設けられたマルチイベント割込み部によって少なくとも１つの動作に基づく割込みの解釈を制御するステップと、
を更に含む、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅変調（ＰＷＭ）波形生成器に関する。特に、本発明は、マイクロプロセッサ内の標準的なモジュールを使用して実施される高機能の優れたプログラム可能ＰＷＭ生成器に関する。また、本発明のＰＷＭは、可変ＯＮ／ＯＦＦタイミング制御およびマルチイベント割込みの両方も扱う。
【背景技術】
【０００２】
ＰＷＭ制御信号は、電源スイッチをＯＮ／ＯＦＦするためにＰＷＭ制御を伴う電力変換器で広く使用される。ＰＷＭ生成器の例としては、図１に示されるようなハードウェアで実施されるデューティサイクル変調ＰＷＭ；図２に示されるような臨界境界変調を伴う電流制御回路；図５に示されるようなプログラム可能ＯＮ／ＯＦＦ周期を伴うソフトウェア制御されたＰＷＭ生成器を挙げることができる。
【０００３】
パルス幅が可変で周期を固定する制御を伴う単純なＰＷＭ生成回路が図１に示されている。制御信号波形が図２に示されている。回路への入力は、１つの鋸歯信号Ｖｓａｗと、オープンループ回路のための固定電圧でありかつクローズドループ回路のための補償ネットワークの出力からのエラー電圧である基準電圧Ｖｅｒｒとから成る。図２に示されるように、ＰＷＭ信号は、鋸歯電圧がＶｅｒｒに達するとローレベルになる。ＰＷＭのパルス幅はＶｅｒｒによって制御される。
【０００４】
ピーク電流検知ＯＦＦおよびゼロ電流検知ＯＮの臨界境界制御を行なうＰＷＭ生成器が図３に示されている。制御波形が図４に示されている。ＰＷＭは、ピーク電流が検知されるとローレベルになり、ゼロ電流が検知される（ＺＣＤ）とハイレベルになる。ＰＷＭはパルス幅および周期を変えることができる。
【０００５】
従来のアナログ回路でハードウェア実施されるＰＷＭ生成器に加え、多くのマイクロプロセッサで利用可能な共通に使用されるＰＷＭ生成器が図５に示されている。マイクロプロセッサは、ＰＷＭ信号のＯＮ時間および切り換え周期を計算するとともに、次の周期の前にカウンタレジスタをプリロードする。ＰＷＭ生成器の出力が図６に示されている。しかしながら、図示の実施において、ソフトウェアは、外部ＯＮ信号または外部ＯＦＦ信号を規則正しい制御信号として処理する（例えば各周期で連続的に）ことができない。
【０００６】
多くの用途では、周知の複数のＰＷＭ生成器からの特徴を組み合わせる必要がある。例えば、既存のピーク電流モード制御回路においては、ピーク電流検知によってＰＷＭを強制的にＯＦＦ（ｆｏｒｃｅ−ｏｆｆ）にすることができ、ゼロ電流検知によってＰＷＭを強制的にＯＮ（ｆｏｒｃｅ−ｏｎ）にすることができる。一方、これと同時に、最大ＯＮ時間、最小ＯＦＦ時間、最大ＯＦＦ時間が満たされなければならない。
【０００７】
周知の複数のＰＷＭ生成器の特徴を組み合わせる必要がある用途の他の例は、負荷状態に応じて２モード操作を必要とするデジタル制御回路（例えば、負荷が重い場合には電流モード制御を行ない、負荷が軽い場合には電圧モード制御を行なう）である。電流モード制御において、ＯＮおよびＯＦＦは、外部強制ＯＮおよび外部強制ＯＦＦによって制御され、電圧モード制御において、ＯＮおよびＯＦＦは、プログラム可能ＯＮ・ＯＦＦタイミングを用いてマイクロプロセッサ内のソフトウェアによって計算される。
【０００８】
他の例は、プログラム可能ＯＮ時間・ゼロ検知ＯＦＦ時間制御を伴う力率補正回路である。
【０００９】
図７は標準的なタイマのブロック図を示している。２つのパラメータ、すなわち、周期値と比較値とがタイマ内でプリロードされる。タイマは、既に計数された周期に達し或いはリロードコマンドがソフトウェアから送られると、タイミングパラメータを自動的にリロードする。カウンタがプリロードされると、タイマが計数を開始し、イネーブル信号がハイレベルになる。比較値に達すると、あるいは、周期値に達すると、割込み信号を生成することができる。図８は、図７に示される標準的なタイマの出力波形を示している。
【００１０】
従来のＰＷＭ装置はいずれも、マイクロプロセッサを使用してデジタル制御された回路におけるこの特徴の組み合わせを行なわない。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
したがって、ソフトウェアを伴いかつ標準的なハードウェア周辺機器を有するマイクロプロセッサ内で実施される高度な機能を持つＰＷＭ生成器が必要とされる。本発明のＰＷＭ機能は、図１および図３の場合のように外部ピンによって制御されたＯＮ／ＯＦＦイベントを扱うだけでなく図５に示されるようにプログラム可能ＯＮ／ＯＦＦタイミングであるマイクロプロセッサ内のソフトウェアによって実施される。
【課題を解決するための手段】
【００１２】
本発明の好ましい実施形態に係る一般的なＰＷＭ生成器のブロック図は、図９に示されるように、ＯＮ／ＯＦＦ時間制御と、マルチイベントＯＮ／ＯＦＦ動作とを有している。この好ましい実施形態において、特徴が高められたＰＷＭ機能は、マイクロプロセッサ内の標準的なモジュールを使用するとともに、マイクロプロセッサ内でのハードウェア／ソフトウェア相互のやりとりによって実施される。実際においては余計なハードウェアが不要である。強制ＯＮ（ｆｏｒｃｅ−ｏｎ）イベントおよび強制ＯＦＦ（ｆｏｒｃｅ−ｏｆｆ）イベントの数は用途の要件によって決まり、また、ピンの数は図９に示される２ピンよりも多くても良い。
【発明を実施するための最良の形態】
【００１３】
本発明の好ましい実施形態に係るＰＷＭの実施ブロック図が図１０に示されている。図示のように、本発明のＰＷＭ生成器は、２つの部分、すなわち、プログラム可能ＯＮ／ＯＦＦ制御部１０２と、マルチイベント割込み部１０３とを有している。プログラム可能ＯＮ／ＯＦＦ制御部１０２は、マイクロプロセッサ内の第１および第２の標準的なタイマによって実施される。マルチイベント割込み部１０３は、ソフトウェアの複数の割込みルーチンによって実施される。プログラム可能ＰＷＭ生成器は、ハードウェア／ソフトウェア相互のやりとりによって制御される。
【００１４】
本発明の好ましい実施形態において、プログラム可能ＯＮ／ＯＦＦ制御部１０２で使用される２つの標準的なタイマは、ＯＮ時間制御装置１００およびＯＦＦ時間制御装置１０１のために使用される。これらの２つの制御装置は交互に機能する。ＯＮ時間制御装置１００は、ＰＷＭがハイレベルの時に有効化（動作可能に）され、ＯＦＦ時間制御装置１０１は、ＰＷＭがローレベルの時に有効化（動作可能に）される。ＯＮ時間制御装置１００は、最小ＯＮ時間（ｍｉｎ ｏｎ  ｔｉｍｅ）を超えた時にＰＷＭをローレベルに設定し、ｆｏｒｃｅ ｏｆｆイベント（フォースＯＦＦイベント（事象））またはｍａｘ ｏｎイベントのいずれかがトリガーされる。ＯＦＦ時間制御装置は、最小ＯＦＦ時間（ｍｉｎ ｏｆｆ  ｔｉｍｅ）を超えた時にＰＷＭをハイレベルに設定し、ｆｏｒｃｅ ｏｎイベント（フォースＯＮイベント）またはｍａｘ ｏｆｆイベントのいずれかがトリガーされる。タイミングパラメータは、他の制御装置が動作中の時に非動作中の制御装置においてプリロードされ、これにより、このローディングプロセスで遅延を伴わなくなる。
【００１５】
図９は、本発明に係る一般的なＰＷＭのブロック図である。外部から制御できる或いはプログラム制御できる２つのイベント（Ｆｏｒｃｅ ｏｎおよびＦｏｒｃｅ ｏｆｆ）および４つのレジスタが図示されている。ＰＷＭのための所定のプロトコルは、ＯＮ−ＯＦＦパルス・周期幅およびこれらのＯＮ／ＯＦＦパルスを生成する順序、例えば所定の幅および周期を有する一連のパルスにおける仕様である。例えば、周期９０は、Ｍａｘ ｏｎレジスタ（最大ＯＮレジスタ）およびＭａｘ ｏｆｆレジスタ（最大ＯＦＦレジスタ）の値すなわち（Ｍａｘ ｏｎ  ｒｅｇｉｓｔｅｒ＋Ｍａｘ ｏｆｆ  ｒｅｇｉｓｔｅｒ）によって決定される。ＯＮ幅９２はＭａｘ ｏｎレジスタの値によって決定される。ＯＦＦ幅９３はＭａｘ ｏｆｆレジスタの値によって決定される。所定のプロトコルにおいて、図１１に示されるように、Ｆｏｒｃｅ ｏｎイベントおよびＦｏｒｃｅ ｏｆｆイベントは、最小ＯＮ・最大ＯＮおよび最小ＯＦＦ・最大ＯＦＦ周期内でレジスタ値をある程度まで無効にすることができる。
【００１６】
図１１は、ＰＷＭ生成器によって生成される一連のＯＮ／ＯＦＦパルスのための所定のプロトコルを実施するマルチイベント割込み部１０３の好ましい実施形態のフローチャート（エラー！基準ソースが見つからない）１２０を示している。この所定のプロトコルに関連付けられた割込みは、マイクロプロセッサ内にある割込み処理ソフトウェアルーチンによって実施される。図１１に示されるプログラム可能ＯＮ／ＯＦＦ制御１１８の好ましい実施形態においては、４つのタイマレジスタ（タイマ１およびタイマ２において２つ（１１８））が設けられる。６つのイベントをトリガーすることができる（１１９）。すなわち、プログラム可能ＯＮ／ＯＦＦ制御ソフトウェアによって４つのイベントをトリガーすることができ、外部から２つのイベントをトリガーすることができる。好ましい実施形態においては、タイマが交互にアクティブになる  −−以下のａ，ｂの性能が交互に入れ代わることを意味する−−  点に留意されたい。マルチイベント割込みプロセッサ１０３による処理の流れは以下の通りである。
【００１７】
ａ．ｆｏｒｃｅ ｏｆｆ動作が起こる（ｉｎｔ５がトリガーされる）場合、あるいは、タイマ１がＴｍａｘ ｏｎよりも長くＯＮされた（ｉｎｔ２がトリガーされた）場合、ｉｎｔ１は、それがＴｍｉｎ ｏｎに達する比較値によってトリガーされるまでステップ１１１において検査される。その後、ステップ１１２において、ＰＷＭがローレベルすなわちＯＦＦに設定される。ステップ１１２に続き、ステップ１１３においては、タイマ２がＯＮされ、タイマ１がＯＦＦされるとともに、ｉｎｔ６＝ｆｏｒｃｅ ｏｎが有効化され、ｉｎｔ５＝ｆｏｒｃｅ ｏｆｆが無効化される。
【００１８】
ｂ．ｆｏｒｃｅ ｏｎ動作が起こる（ｉｎｔ６がトリガーされる）場合、あるいは、タイマ２がＴｍａｘ ｏｆｆよりも長くＯＦＦされた（ｉｎｔ４がトリガーされた）場合、ｉｎｔ３は、それがＴｍｉｎ ｏｆｆに達する比較値によってトリガーされるまでステップ１１５において検査される。その後、ステップ１１６において、ＰＷＭがハイレベルすなわちＯＮに設定される。ステップ１１６に続き、ステップ１１７においては、タイマ１がＯＮされ、タイマ２がＯＦＦされるとともに、ｉｎｔ５＝ｆｏｒｃｅ ｏｆｆが有効化され、ｉｎｔ６＝ｆｏｒｃｅ ｏｎが無効化される。
【００１９】
幾つかのイベントがアプリケーションによって必要とされない場合には、これらのイベントをソフトウェアで簡単に無効化することができる。
【００２０】
本発明の好ましい実施形態のＰＷＭ実施は、特定のユニットまたは余計なハードウェアを何ら必要とすることなく、マイクロプロセッサの標準的な周辺機器を使用するため、ＰＷＭ生成器としての自由度が最大になる。
【００２１】
好ましい実施形態のＰＷＭは以下の特徴を有している。
・プログラム可能な最小ＯＮ制御
・プログラム可能な最大ＯＮ制御
・プログラム可能な最小ＯＦＦ制御
・プログラム可能な最大ＯＦＦ制御
・プログラム可能な或いは外部からのマルチフォースＯＦＦイベント制御
・プログラム可能な或いは外部からのマルチフォースＯＮイベント制御
・ＯＮ／ＯＦＦタイミングは、前記イベントまたはパラメータの全て或いは幾つかを含むことができる
・全てのＰＷＭ周期において全てのイベントを連続的にトリガーできる
・タイマレジスタのプリロードにおいて遅延時間が無い
【００２２】
本発明を特定の実施形態に関して説明してきたが、この説明は、単なる一例として与えられており、何ら限定を意味するものではない。本発明の範囲は、前述したソフトウェアおよびハードウェア構造に制限されず、当業者にとって自明な様々な変更および変形を含んでいる。そのような変形は、本発明の思想および範囲から逸脱しているものと見なされるべきではなく、そのような変更の全てが以下の請求の範囲内に含まれる。
【図面の簡単な説明】
【００２３】
【図１】単純な可変パルス幅・固定周期制御回路を示している。
【図２】図１に示される回路を用いた制御波形を示している。
【図３】ピーク電流がＯＦＦでゼロ電流がＯＮの制御回路を示している。
【図４】図３に示される回路を用いた制御信号波形を示している。
【図５】ＭＣＵで共通に使用されるＰＷＭ生成器のブロック図を示している。
【図６】図５に示される生成器のＰＷＭ出力波形を示している。
【図７】標準的なタイマのブロック図を示している。
【図８】標準的なタイマの出力を示している。
【図９】ＯＮ／ＯＦＦ時間制御とマルチイベント割込みとを伴う一般的なＰＷＭ生成器のブロック図を示している。
【図１０】高度な機能を有する標準的なユニットを使用する本発明の一実施形態に係るＰＷＭ生成器のブロック図を示している。
【図１１】ＰＷＭ生成器におけるマルチイベント割込みのフローチャートを示している。
【符号の説明】
【００２４】
１００  ＯＮ時間制御装置
１０１  ＯＦＦ時間制御装置
１０２  プログラム可能ＯＮ／ＯＦＦ制御部
１０３  マルチイベント割込み部
【図１】
2006510268.tif 000002
【図２】
2006510268.tif 000003
【図３】
2006510268.tif 000004
【図４】
2006510268.tif 000005
【図５】
2006510268.tif 000006
【図６】
2006510268.tif 000007
【図７】
2006510268.tif 000008
【図８】
2006510268.tif 000009
【図９】
2006510268.tif 000010
【図１０】
2006510268.tif 000011
【図１１】
2006510268.tif 000012
【国際調査報告】
2006510268.tif 000013
2006510268.tif 000014
2006510268.tif 000015