(57)【要約】改善された水平拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）構造は、ゲート構造上に窒化物キャップを利用し、前記ゲート構造のまわりにスペーサを形成することによって提供され、ソース及びドレインドーパント注入に対して、及びシリサイドである全てのソース及びドレイン領域を有するシリサイド構成物に対して、同じマスクを用いることによってゲートとのソース接触及びドレイン接触を自己整列する。低減されたソース及びドレインの抵抗（Ｒｄｓｏｎ）は、チャネルからソース接触までの距離が短いほど、ゲート酸化物の品質は、動作の線形性をより良く改善し、Ｆｔ及びＧＭを上昇させ、Ｉｄｑ及びＲｄｓｏｎのドリフトを低減させる。
2006516176.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上での水平拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタの製作において、
ａ）ゲート酸化物、該ゲート酸化物上に添加多結晶シリコン体、及び該添加多結晶シリコン体上に窒化物キャップ層を含むゲート構造を形成するステップと、
ｂ）前記ゲート構造のまわりにスペーサ酸化物を形成するステップと、
ｃ）露出されるシリコンの酸化によってシール酸化物を形成するステップと、
ｄ）前記窒化物キャップ層を取り除くステップと、を備える製作方法。
【請求項２】
ｅ）前記スペーサ酸化物に接触するソース領域に対して、及び前記スペーサ酸化物から間隔をあけて配置されるドレイン領域に対して、フォトレジストマスクを用いてドーパントを注入するステップと、
ｆ）前記ソース領域及び前記ドレイン領域に対して前記フォトレジストマスクを用いてシリサイド接触を形成するステップと、をさらに含む請求項１に記載の製作方法。
【請求項３】
ステップｅ）は、前記シリサイド接触を形成する前に前記ソース領域上及び前記ドレイン上から酸化物を取り除くために前記フォトレジストマスクを用い、ソースシリサイドは前記ゲートに対して自己整列できるようにすることを含む請求項２に記載の製作方法。
【請求項４】
ｇ）前記ソース領域、前記ゲート構造、及び前記ドレイン領域の上に第１の層間絶縁膜を形成するステップと、
ｈ）前記第２の層間絶縁膜から前記シリサイド接触に対して第２の導電性バイアスを形成するステップと、をさらに含む請求項３に記載の制作方法。
【請求項５】
ｉ）前記第１の層間絶縁膜の上に第２の層間絶縁膜を形成するステップと、
ｊ）前記第１の導電性バイアスに対して第２の導電性バイアスを形成するステップと、
ｋ）導電性パターンを前記第２の層間絶縁膜に形成し、前記第２の導電性バイアスに接触させるステップと、をさらに含む請求項４に記載の製作方法。
【請求項６】
ステップｋ）は、最初にシード金属層を形成し、その後、前記シード金属層の上に前記導電性パターンを形成することを含む請求項５に記載の製作方法。
【請求項７】
ｌ）前記第２の層間絶縁膜の上に不活性化層を形成するステップをさらに含む請求項６に記載の製作方法。
【請求項８】
水平拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタの製作方法であって、
ａ）ドープされたシンカー及びチャネル接触領域を有する素子領域を取り囲むフィールド酸化膜をシリコン基板の表面に形成するステップと、
ｂ）前記表面の上にゲート酸化物層を形成するステップと、
ｃ）添加多結晶シリコンを前記ゲート酸化物層の上に形成するステップと、
ｄ）窒化物層を前記多結晶シリコンの上に形成するステップと、
ｅ）フォトレジストマスクでゲート構造をマスクし、露出される窒化物及び多結晶シリコン、及びゲート酸化物層を取り除くステップと、
ｆ）前記ゲート構造の一部と接触し基礎をなす基板上にチャネル注入を形成し、前記チャネル接触領域に対して広げるステップと、
ｇ）前記ゲート構造のまわりにスペーサ酸化物を形成するステップと、
ｈ）露出されるシリコンの酸化によってシール酸化物を形成するステップと、
ｉ）前記窒化物キャップ層を前記ゲート構造から取り除くステップと、
ｊ）前記スペーサ酸化物に接触するソース領域に対して、及び前記スペーサ酸化物から間隔を空けて配置されるドレイン領域に対して、フォトレジストマスクを用いてドーパントを注入するステップと、
ｋ）前記ソース領域及び前記ドレイン領域に対して前記フォトレジストマスクを用いてシリサイド接触を形成するステップと、を備える製作方法。
【請求項９】
ｌ）前記ソース領域、前記ゲート構造、及び前記ドレイン領域の上に第１の層間絶縁膜を形成するステップと、
ｍ）前記第１の層間絶縁膜から前記シリサイド接触に対して第１の導電性バイアスを形成するステップと、をさらに含む請求項８に記載の製作方法。
【請求項１０】
ｎ）前記第１の層間絶縁膜の上に第２の層間絶縁膜を形成するステップと、
ｏ）前記第２の層間絶縁膜から前記第１の導電性バイアスに対して第２の導電性バイアスを形成するステップと、
ｐ）前記第２の層間絶縁膜の上に導電性パターンを形成し、前記第２の導電性バイアスに接触させるステップと、をさらに含む請求項９に記載の制作方法。
【請求項１１】
ステップｐ）は、最初にシード金属層を形成し、その後、前記シード金属層の上に前記導電性パターンを形成することを含む請求項１０に記載の制作方法。
【請求項１２】
ｑ）前記第２の層間絶縁膜の上に不活性化層を形成するステップをさらに含む請求項１１に記載の製作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してＲＦパワートランジスタに関し、より詳細には、本発明は、水平拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）及びその製造方法に関する。
【背景技術】
【０００２】
ＬＤＭＯＳトランジスタは、パワーアンプとしてＲＦアプリケーションに用いられている。高周波は、ミクロンより短い小さなゲート長、５００Åよりも小さい薄いゲート酸化膜、１０ＧＨｚよりも大きなカットオフ周波数（Ｆt）に対する短チャネル、低減されたソースドレイン抵抗（Ｒｄｓｏｎ）、及び低不純物濃度ドレイン拡張の利用による高い逆方向電圧を必要とする。
【０００３】
従来の製造は、これらの特徴を実現するには制約がある。さらに、ゲート接触に対するスパッタされたタングステンシリサイドの利用は、ゲート酸化膜の品質を高めたり低めたりすることを引き起こす厳しい収縮を結果として生じさせ、ゲートドレインを制限するホットキャリア注入改善を制限する。さらに、タングステンシリサイド及び多結晶シリコンゲート構造は、エッチングするのが難しい。平面でないフィールド酸化膜及び厚い相互接続配線をしばしば結果として生じさせる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ＬＤＭＯＳトランジスタに対する製造過程を改善すること、及び改善されたＬＤＭＯＳトランジスタを提供することに関する。
【課題を解決するための手段】
【０００５】
本発明によると、処理フローは、側壁スペーサ構成物に対してゲート構造をマスクする窒化物を利用すること、及びドーパント注入及びシリサイド接触構成物に対してソース及びドレインマスクを二重に利用することを含んでいる。
【０００６】
本発明の特徴によると、チタン又はコバルトのいずれか一方はシリサイド接触のために用いられ、それによって、タングステンシリサイドゲートと協働する収縮を排除する。
【０００７】
本発明及びその対象及び特徴は、図面を参照して、以下の詳細な説明及び添付の請求項からより容易に明らかになる。
【発明を実施するための最良の形態】
【０００８】
図１−１３は、本発明の一実施例に従うＬＤＭＯＳトランジスタの製造を例証する断面図である。図１に示されているように、前記構造は、典型的には上面にエピタキシャル層を含むシリコン基板１０の上に形成される。従来の処理（ＬＰＣＶＤ）窒化物及びサーマルパッド酸化物、第１のマスク、及びエッチングを用いることは、（ソース伝導領域になる）Ｐ＋ドープされたシンカー領域１２を形成するのに使用され、減圧化学蒸着法（ＬＰＣＶＤ）窒化物及びサーマルパッド酸化物が形成され、その後、第２のマスク及びエッチングがシリコン表面を露出し、フィールド酸化物１４を成長させるのに使用される。典型的には、Ｎ型フィールドの注入は、埋設領域に作られ、その後、フィールド酸化物１４を成長させる。その後、フィールド酸化物は、例えば、化学的機械研磨（ＣＭＰ）を用いて平坦化され、その後にチャネル領域に接触するＰ＋注入１６が続けられる。
【０００９】
次に、図２に示すように、活性領域の表面は、窒化物／酸化物の層が取り除かれ、熱酸化は、トランジスタに対してゲート酸化膜になるシリコン酸化物層１８を形成する。図３では、多結晶シリコン層２０は、酸化物層１８の上に蒸着され、その後、多結晶シリコン層は、Ｎ＋（例えば１０20atoms/cc）多結晶シリコン層を形成するためにＮ型ドーパントを注入することによってドープされる。
【００１０】
図４では、シリコン窒化物層２２が約１０００Åの厚さで減圧化学蒸着法によって形成され、その後、ゲートフォトレジストマスク２４が窒化物層２２の上に形成される。露出される窒化物２２、多結晶シリコン２０、及び（ゲート領域を含む）酸化物１８は、その後、エッチングによって取り除かれる。有利なことに、多結晶シリコンは窒化物がエッチングされる時のエッチング停止部として機能し、シリコン酸化物は多結晶シリコンをエッチングする際のエッチング停止部として機能し、シリコン基板はシリコン酸化物をエッチングする際のエッチング停止部として機能する。
【００１１】
次に、図５に示すように、窒化物層２２、多結晶シリコン２０、及びゲート酸化物１８を含んでいるゲート構造は、フォトレジスト２６によってマスクされ、図６では、Ｐ型ドーパントが低不純物（例えば１０17atoms/cc）チャネル領域２８を形成するように注入される。マスク２６は、その後、取り除かれ、Ｎ型ドーパントがゲート構造の片側に低不純物（例えば１０17atoms/cc）ドレイン（ＬＤＤ）３０を形成するように注入される。シリコン酸化物蒸着は、およそ２０００Åのシリコン酸化物層を形成し、その後、酸化物層は、選択性エッチングを用いて裏側にエッチングされ、それによってゲート構造のまわりの側壁スペーサ３２を残す。露出された基板１０の表面は、その後、およそ３５０Åから５００Åの厚さで酸化（シール酸化）される。この酸化は、保護窒化物キャップ２２により多結晶シリコンゲートの上部を酸化することはない。それゆえ、窒化物キャップ２２は、シール酸化物３４がおよそ３００Åの厚さを残した状態で、リン酸などの適切なエッチング液によって取り除かれる。図７に示されるようなＮ＋ソース／ドレイン注入マスク３６は、その後、Ｎ型ドーパントを注入するのに使用され、ソース領域３８及びＮ＋（例えば１０19-20atoms/cc）ドレイン領域４０を形成する。Ｎ＋ドレイン領域４０がＬＤＤ領域３０によってスペーサ３２から間隔をあけられる一方で、ソース領域はスペーサ３２と接することに注目すべきである。
【００１２】
フォトレジストマスク３６を用いると、酸化物３４はソース３８及びＮ＋ドレイン４０上から取り除かれ、その後、フォトレジスト３６が取り除かれる。チタン又はコバルトは、その後、Ｐ＋（例えば１０19atoms/ccより大きい）領域１６及びソース領域３８と接触して、また図８に示されるようなＮ＋（例えば１０19atoms/ccより大きい）ドレイン領域４０と接触して表面にスパッタされる。前記構造は、ソースに対してシリサイド接触４２、Ｎ＋ドレイン４０に対してシリサイド接触４４、及びゲートに対してシリサイド接触４６を形成するように加熱される。残りの化学反応を起こしていない金属は取り除かれ、シリサイドはその後、シリサイドシート抵抗を低下させるように再度アニールされる。
【００１３】
その後は、図９に示されるように、層間絶縁膜５０（ＰＥＣＶＤ）が、前記構造の表面に蒸着され、接触マスク及び絶縁体５０を介したエッチングの後、バリア金属が蒸着される。シリサイド接触４２、４４、及び４６を、ソース、ドレイン、及びゲートのそれぞれに接触させる化学蒸着タングステン又はタングステン合成プラグ５２が、その後、形成される。
【００１４】
図１０では、第１の金属層が、層間絶縁膜５０にスパッタされ、選択的に接触部５４を形成するようにエッチングされ、その後、第２の絶縁層５８が金属接触部５４及び第１の層間絶縁膜５０の上に蒸着される。最終的に、図１１に示されるように、第２の中間絶縁体層５８の平坦化後、バイア（Via）マスク及びエッチングが接触部５４を露出するのに使用され、シード／接着剤金属層６０が第２の中間絶縁体層５８の表面に形成され、接触部５４に対して広がる。図１２に示されるように、第２の金属層６２は、必要であれば、その後、相互接続線のためのシード金属６０の上に形成される。
【００１５】
最後に、図１３に示されるように、金属層６２は、相互接続構造を形成するためにエッチングされ、シリコン窒化物及びシリコン酸化物の不活性化層６４が蒸着される。
【００１６】
本発明に従って製作しているＬＤＭＯＳトランジスタは、３５０Åから４５０Åのゲート酸化物の厚さで０．５から０．６μのゲート長を有し得る。前記トランジスタは、抵抗を低減されたドレイン−ソースのため高い線形性を有し、より高いＦｔはより短いチャネル長のため実現される。より高い相互コンダクタンス（Ｇｍ）は、低減されたゲート酸化物の厚さ、より短いゲート、及び低減されたＲｄｓｏｎによって提供される。
【００１７】
本発明は一実施例を参照して説明されてきた一方で、その説明は、本発明を例示するものであり、本発明を限定するものとして構成されるものではない。様々な変更及び応用は、添付される請求の範囲によって画定される本発明の本来の意図及び範囲から逸脱することなく当業者には思い浮かぶものであり得る。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例に従うＬＤＭＯＳトランジスタを製造する際のステップを例証する断面図である。
【図２】本発明の実施例に従うＬＤＭＯＳトランジスタを製造する際のステップを例証する断面図である。
【図３】本発明の実施例に従うＬＤＭＯＳトランジスタを製造する際のステップを例証する断面図である。
【図４】本発明の実施例に従うＬＤＭＯＳトランジスタを製造する際のステップを例証する断面図である。
【図５】本発明の実施例に従うＬＤＭＯＳトランジスタを製造する際のステップを例証する断面図である。
【図６】本発明の実施例に従うＬＤＭＯＳトランジスタを製造する際のステップを例証する断面図である。
【図７】本発明の実施例に従うＬＤＭＯＳトランジスタを製造する際のステップを例証する断面図である。
【図８】本発明の実施例に従うＬＤＭＯＳトランジスタを製造する際のステップを例証する断面図である。
【図９】本発明の実施例に従うＬＤＭＯＳトランジスタを製造する際のステップを例証する断面図である。
【図１０】本発明の実施例に従うＬＤＭＯＳトランジスタを製造する際のステップを例証する断面図である。
【図１１】本発明の実施例に従うＬＤＭＯＳトランジスタを製造する際のステップを例証する断面図である。
【図１２】本発明の実施例に従うＬＤＭＯＳトランジスタを製造する際のステップを例証する断面図である。
【図１３】本発明の実施例に従うＬＤＭＯＳトランジスタを製造する際のステップを例証する断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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