(57)【要約】【課題】【解決手段】パターン形成された半導体基板を平坦化するためのシステムおよび方法は、パターン形成された半導体基板を受け取る工程を含む。パターン形成された半導体基板は、パターン内の複数の特徴を充たす導体接続材料を有する。導体接続材料は、過剰部位を有する。過剰部位は、局所的な非均一性を有する。過剰部位の上には、追加層が形成される。追加層および過剰部位は、平坦化される。平坦化の工程は、追加層をほぼ完全に除去する。
2006520541.tif 000002
【特許請求の範囲】
【請求項１】
パターン形成された半導体基板を平坦化するための方法であって、
パターン形成された半導体基板を受け取る工程であって、前記半導体基板は、前記パターン内の複数の特徴を充たす導体接続材料を有し、前記導体接続材料は、局所的な非均一性を有する過剰部位を有する、工程と、
前記過剰部位の上に追加層を形成する工程と、
前記追加層および前記過剰部位を平坦化する工程であって、前記追加層は、前記平坦化の処理でほぼ完全に除去される、工程と、
を備える方法。
【請求項２】
請求項１に記載の方法であって、
前記追加層および前記過剰部位を平坦化する工程は、パターンに依存する局所的な非均一性をほぼ解消する工程を含む、方法。
【請求項３】
請求項１に記載の方法であって、
前記追加層および前記過剰部位を平坦化する工程は、前記複数の特徴に機械的ストレスを作用させることなく、パターンに依存する局所的な非均一性をほぼ解消する工程を含む、方法。
【請求項４】
請求項１に記載の方法であって、
前記追加層および前記過剰部位は、ほぼ１：１のエッチング選択性を有する、方法。
【請求項５】
請求項１に記載の方法であって、
前記追加層は、ほぼ平坦に形成される、方法。
【請求項６】
請求項５に記載の方法であって、
前記追加層は、ほぼ平坦な充填材料である、方法。
【請求項７】
請求項５に記載の方法であって、
前記追加層および前記過剰部位を平坦化する工程は、前記追加層と、前記過剰部位の少なくとも一部と、をエッチングする工程を含む、方法。
【請求項８】
請求項７に記載の方法であって、さらに、
前記パターン形成された特徴の上に形成された障壁層を露出させる第２のエッチング工程を備える方法。
【請求項９】
請求項１に記載の方法であって、
前記過剰部位の上に追加層を形成する工程は、前記過剰部位の上面および上部を化学変換する工程を含む、方法。
【請求項１０】
請求項９に記載の方法であって、
前記過剰部位の上面および上部を化学変換する工程は、前記過剰部位の前記上面を反応ガスに曝す工程を含む、方法。
【請求項１１】
請求項１０に記載の方法であって、
前記反応ガスは、ハロゲンである、方法。
【請求項１２】
請求項１０に記載の方法であって、
前記追加層は、前記過剰部位のハロゲン化物反応生成物である、方法。
【請求項１３】
請求項９に記載の方法であって、
前記追加層および前記過剰部位を平坦化する工程は、前記追加層と、前記過剰部位の少なくとも一部と、をエッチングする工程を含む、方法。
【請求項１４】
請求項９に記載の方法であって、
前記追加層および前記過剰部位を平坦化する工程は、
前記追加層をエッチングすることと、
第２の追加層を形成することと、
前記第２の追加層をエッチングすることと、
を含む反復処理を含む、方法。
【請求項１５】
請求項１４に記載の方法であって、
前記反復処理は、同じ場所で行われる、方法。
【請求項１６】
請求項１に記載の方法であって、
前記導体接続材料は、銅を含む、方法。
【請求項１７】
請求項１に記載の方法であって、
前記導体接続材料は、銅元素を含む、方法。
【請求項１８】
請求項１に記載の方法であって、
前記パターンは、デュアルダマシン処理において、前記パターン形成された半導体基板の上に形成される、方法。
【請求項１９】
方法によって形成される半導体デバイスであって、
前記方法は、
パターン形成された半導体基板を受け取る工程であって、前記半導体基板は、前記パターン内の複数の特徴を充たす導体接続材料を有し、前記導体接続材料は、局所的な非均一性を有する過剰部位を有する、工程と、
前記過剰部位の上に追加層を形成する工程と、
前記追加層および前記過剰部位を平坦化する工程であって、前記追加層は、前記平坦化の処理でほぼ完全に除去される、工程と、
を備える、半導体デバイス。
【請求項２０】
デュアルダマシン接続構造を形成する方法であって、
デュアルダマシンパターンが形成された半導体基板を受け取る工程であって、前記半導体基板は、前記デュアルダマシンパターン内の複数の特徴を充たす導体接続材料を有し、前記導体接続材料は、局所的な非均一性を有する過剰部位を有する、工程と、
前記過剰部位の上に、ほぼ平坦に追加層を形成する工程と、
前記追加層と前記過剰部位の少なくとも一部とをエッチングして、前記過剰部位をほぼ平坦化する工程であって、前記追加層は、ほぼ完全に除去される、工程と、
を備える方法。
【請求項２１】
デュアルダマシン接続構造を形成する方法であって、
デュアルダマシンパターンが形成された半導体基板を受け取る工程であって、前記半導体基板は、前記デュアルダマシンパターン内の複数の特徴を充たす導体接続材料を有し、前記導体接続材料は、局所的な非均一性を有する過剰部位を有する、工程と、
前記過剰部位の上面および上部を化学変換して、前記過剰部位の上に追加層を形成する工程と、
前記追加層および前記過剰部位を平坦化する工程であって、前記追加層は、前記平坦化の処理でほぼ完全に除去される、工程と、
を備え、
前記平坦化の処理は、
前記追加層をエッチングすることと、
第２の追加層を形成することと、
前記第２の追加層をエッチングすることと、
を含む反復処理を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、デュアルダマシン半導体製造処理に関するものである。本発明は、より具体的には、半導体製造処理において特徴および層を平坦化するための方法ならびにシステムに関するものである。
【背景技術】
【０００２】
デュアルダマシン製造処理は、半導体製造においてますます一般化している。代表的なデュアルダマシン製造処理において、半導体基板内にまたは半導体基板上に形成された薄膜内に予めパターン形成されたトレンチおよびビアの内部には、望ましい電子回路接続を形成するために、１または複数の導体材料が堆積される。導体材料は、多くの場合に、余分な部位すなわち過剰部位を伴う。導体材料の過剰部位は、望ましくない不要部位であるので、ダマシン特徴を生成するためおよび後続の処理用に平らな表面を用意するためには、このような過剰部位を除去する必要がある。
【０００３】
過剰部位の導体材料は、一般に、化学機械研磨（ＣＭＰ）処理、電気化学研磨（ＥＣＰ）（例えばエッチングなど）処理、またはＣＭＰとＥＣＰとを組み合わせた処理を通じて除去される。これらの各処理は、重大な欠陥を有する。例えば、ＥＣＰは、一般に、スループットが低く、均一性に乏しいうえに、非導体材料を効果的に除去することができない。
【０００４】
ＣＭＰは、導体を残留させ、様々な材料を腐食させ、または不均一な除去をもたらす物理的な接触法を必要とし、また、接続構造および中間誘電膜（ＩＬＤ）の上面を適切に平坦化することができない。ＣＭＰは、さらに、残された接続構造およびＩＬＤ構造に対し、ストレスに関連した損傷（例えば層間剥離など）を及ぼす恐れがある。ＣＭＰによって生じるストレスによる損傷は、新しく形成される材料層間の非常に乏しい付着特性が原因でさらに悪化する。ＣＭＰ処理からの物理的な力を低減させることによって物理的ストレスの減少を図ろうとすると、多くの場合において、スループット率および他の処理性能パラメータが許容し難いレベルまで低下する結果になる。
【０００５】
以上の点からわかるように、残存する特徴に作用する物理的ストレスを最小限に抑えつつ、過剰な材料を均一に且つほぼ完全に除去するための、改良された平坦化システムおよび平坦化方法が必要とされている。改良された平坦化システムおよび平坦化方法は、半導体製造における使用に適していることが望ましく、デュアルダマシン処理またはその他の半導体製造処理などに適用可能であることが望ましい。
【発明の開示】
【０００６】
本発明は、概して、半導体基板を平坦化するためのシステムおよび方法を提供することによって、上記のニーズを満たすものである。なお、本発明は、プロセス、装置、システム、コンピュータによる読み取りが可能な媒体、またはデバイスを含む、多数の形態で実現することができる。以下では、本発明の実施の形態をいくつか取り上げて説明する。
【０００７】
一実施形態は、パターン形成された半導体基板を平坦化するための方法を提供する。該方法は、パターン形成された半導体基板を受け取る工程を含む方法を提供する。パターン形成された半導体基板は、パターン内の複数の特徴を充たす導体接続材料を有する。導体接続材料は、過剰部位を有する。過剰部位は、局所的な非均一性を有する。過剰部位は、その上に追加層を形成される。追加層および過剰部位は、平坦化される。平坦化の工程は、追加層をほぼ完全に除去する。導体接続材料は、銅、銅を含有する導体材料、銅元素、およびその他の導体材料を含むことができる。パターンは、デュアルダマシン処理において、パターン形成された半導体基板の上に形成することができる。
【０００８】
追加層および過剰部位を平坦化する工程は、パターンに依存する局所的な非均一性をほぼ解消する工程を含むことができる。追加層および過剰部位を平坦化する工程は、複数の特徴に機械的ストレスを及ぼすことなく、パターンに依存する局所的な非均一性をほぼ解消する工程を含むこともできる。
【０００９】
追加層および過剰部位は、ほぼ１：１のエッチング選択性を有することができる。追加層は、ほぼ平坦に形成される。追加層は、ほぼ平坦な充填材料である。追加層および過剰部位を平坦化する工程は、追加層と過剰部位の少なくとも一部とをエッチングする工程を含むことができる。この方法は、また、パターン形成された特徴の上に形成された障壁層を露出させる第２のエッチング工程を含むこともできる。
【００１０】
過剰部位の上に追加層を形成する工程は、過剰部位の上面および上部を化学変換する工程を含むことができる。過剰部位の上面および上部を化学変換する工程は、過剰部位の上面をハロゲンなどの反応ガスに曝す工程を含むことができる。追加層は、過剰部位のハロゲン化物反応生成物である。
【００１１】
追加層および過剰部位を平坦化する工程は、追加層と過剰部位の少なくとも一部とをエッチングする工程を含むことができる。追加層および過剰部位を平坦化する工程は、また、追加層をエッチングし、第２の追加層を形成し、第２の追加層をエッチングする反復処理を含むこともできる。反復処理は、同じ場所（in-situ）で行われる反復処理であってもよい。
【００１２】
別の一実施形態において、半導体デバイスは、方法によって形成される。方法は、パターン形成された半導体基板を受け取る工程を含む。パターン形成された半導体基板は、パターン内の複数の特徴を充たす導体接続材料を有する。導体接続材料は、局所的な非均一性を有する過剰部位を有する。過剰部位は、その上に追加層を形成され、追加層および過剰部位は、平坦化される。追加層は、平坦化の工程によってほぼ完全に除去される。
【００１３】
さらに別の一実施形態は、デュアルダマシン接続構造を形成する方法を提供する。該方法は、デュアルダマシンパターンを形成された半導体基板を受け取る工程を含む。デュアルダマシンデュアルダマシンパターンを形成された半導体基板は、デュアルダマシンパターン内の複数の特徴を充たす導体接続材料を有する。導体接続材料は、局所的な非均一性を有する過剰部位を有する。過剰部位は、その上に追加層を形成される。追加層は、ほぼ平坦に形成される。追加層と過剰部位の少なくとも一部とは、過剰部位をほぼ平坦化するようにエッチングされ、追加層は、平坦化の工程によってほぼ完全に除去される。
【００１４】
さらに別の一実施形態は、デュアルダマシン接続構造を形成する方法を提供する。該方法は、デュアルダマシンパターンを形成された半導体基板を受け取る工程を含む。デュアルダマシンデュアルダマシンパターンを形成された半導体基板は、デュアルダマシンパターン内の複数の特徴を充たす導体接続材料を有する。導体接続材料は、局所的な非均一性を有する過剰部位を有する。過剰部位の上面および上部は、化学変換を経ることによって、過剰部位の上に追加層を形成する。追加層および過剰部位は、平坦化され、追加層は、平坦化の工程によってほぼ完全に除去される。平坦化の工程は、また、追加層をエッチングし、第２の追加層を形成し、第２の追加層をエッチングする反復処理を含む。反復処理は、残りの過剰部位がほぼ平坦化されるまで継続することができる。
【００１５】
本発明は、機械的ストレスを最小限に抑えつつ、局所的な非均一性をほぼ解消することができる。
【００１６】
本発明の原理を例示した添付の図面を参照にする以下の詳細な説明から、本発明のその他の態様および本発明によるその他の利点が明らかになる。
【００１７】
本発明は、添付の図面を参照にする以下の詳細な説明をもとに、容易に理解することができる。説明を容易にするため、類似の構成要素は類似の符号で示すものとする。
【発明を実施するための最良の形態】
【００１８】
以下では、改良された平坦化システムおよび平坦化方法について、その代表的な実施形態をいくつか取り上げて説明する。なお、当業者ならば明らかなように、本発明は、本明細書で特定された詳細の一部または全部を伴わなくても実施することができる。
【００１９】
改良された平坦化システムおよび平坦化方法の一実施形態は、半導体基板の局部における平坦化の均一性を向上させる。局所的な均一性の向上は、下地層内の特徴およびデポジション処理におけるばらつきを要因とする局所的な非均一性をほぼ解消する。別の一実施形態は、基板の全面における平坦化の均一性を向上させる（例えば中心の均一性と比べた場合の縁端の均一性など）。
【００２０】
図１は、デュアルダマシン処理におけるパターン形成された半導体基板１００を、本発明の一実施形態にしたがって示している。基板１００は、デュアルダマシン製造処理などの半導体製造処理の一環としてパターン形成されたものである。基板１００のパターン形成には、マスクを用いることができる。基板１００は、いくらか隔離された大きめの特徴１０２（例えばトレンチやビアなど）と、いくらか隔離された小さめの特徴１０４と、高密度に実装された複数の特徴１０６と、を含む。また、障壁層１１０も含まれる。障壁層１１０は、一般に、基板１００または導体接続材料１２０と異なる材料である。導体接続材料１２０は、銅、銅合金、または他の導体材料であって良い。
【００２１】
導体接続材料１２０の過剰部位１１２は、特徴１０２，１０４，１０６の上方まで達しており、これらの特徴に対応した厚みのばらつき１１４，１１６，１１８を有する。図に示されるように、小さめの特徴１０４は、対応する過剰部位１１２の厚みの減少具合が小さいのに対し、大きめの特徴１０２は、対応する過剰部位１１２の厚みの減少具合が大きい。高密度に実装された特徴１０６は、厚みがいくらか増した過剰部位１１２を伴う。
【００２２】
代表的なエッチング処理は、ウエハの全面に渡ってかなり均一な速度で導体接続材料１２０の過剰部位１１２をエッチングする。したがって、代表的なエッチング処理は、大きめの特徴１０２に近い部分の障壁層１１０を、高密度に実装された特徴１０６に近い部分の障壁層１１０に先だって露出させる。要するに、代表的なエッチング処理は、総じて、導体接続材料の過剰部位１１２を平坦化することができない。
【００２３】
図２は、追加された追加層２０２を、本発明の一実施形態にしたがって示している。追加層２０２は、過剰部位１１２の上に形成される。追加層２０２は、ほぼ平坦な充填材料（例えばＳＯＧ（Spin-on-Glass）、ポリシリコン、ポリマレジスト、二重層、ＵＶ材料もしくは熱硬化性材料、または流し込むことによって平面を形成できると共に適切なエッチング特性を有するその他の材料など）であって良い。また、追加層１０２と過剰部位１１２との間に、比較的薄い（例えば２５〜１００ｎｍなど）形状適応性の膜を任意で含ませることもできる。形状適応性の膜２０４は、障壁層または接着層であって良い。形状適応性の膜２０４は、より多岐に渡る材料を追加層２０２として使用可能にする。
【００２４】
追加層２０２および過剰部位１１２は、ほぼ１：１のエッチング選択性を有するので、後続のエッチング処理（例えばプラズマエッチングすなわちガスエッチングの処理など）は、追加層２０２および過剰部位１１２の両方を、ほぼ同じ速度でエッチングすることができる。
【００２５】
図３は、ほぼ平坦な過剰部位１１２’を、本発明の一実施形態にしたがって示している。追加層２０２は、積み重ねられた層１００，１１０，１１２，２０２の上に、ほぼ平坦な面を形成しているので、第１のエッチング処理は、過剰部位１１２’を局所的にほぼ平坦化して局所的なばらつき１１４，１１６，１１８をほぼ解消するまで、追加層２０２および過剰部位１１２を全面に渡って均一にエッチングすることができる。
【００２６】
代表的なレシピは、追加層２０２と過剰部位１１２との間のエッチング選択性を１：１にする条件を含む。例えば、もし追加層２０２がＳＯＧであり、且つ過剰部位１１２が銅であるならば、ハロゲン（例えばＣｌ，Ｆ，Ｂｒ，Ｉなど）を主体にした化学剤は、望ましい１：１の選択性を得ることを目的とした、ＳＯＧおよび銅に対するエッチング速度の調整を可能にする。プラズマの供給ガスとしては、反応性ハロゲンラジカルを生じ得る任意のガスを使用することができ、代表例は、ＣＦ4，Ｃｌ2，ＨＣｌである。各種の処理パラメータの調整は、エッチング速度、選択性、均一性を制御することができ、例えば腐食の低減は、基板の温度または１つもしくはそれ以上の添加剤（例えばＡｒ，Ｈ2，Ｃｌ，Ｏ2，ＣＨ3Ｘ（Ｘ＝Ｆ，Ｃｌ，Ｂｒ，Ｉ），ＣＨ2Ｆ2，ＣＨ4など）の含有量などの処理変数を変動させることを含む。
【００２７】
もう１つのアプローチは、過剰部位１１２の銅に対する主要な腐食剤として作用するＡｒまたはＨｅ，Ｘｅ，Ｎｅ，Ｋｒなどの他の不活性ガスに、他の添加剤を加えたものを使用し、スパッタを主とするエッチングを行うことによって、追加層２０２に対するエッチングの速度を制御すると共に、残りの銅１１２の上面にパッシベーション膜を形成することができる。他の添加剤は、例えば、Ｈ2およびＣＦ4の一方または両方を含むことができる。これらの処理は、いずれも、摂氏約７５度から摂氏約４００度までの広い範囲の温度で作用することができる。
【００２８】
第１のエッチング処理は、残りの過剰部位１１２’を局所的にほぼ平坦化して局所的なばらつき１１４，１１６，１１８をほぼ解消するように設計される。大量の、すなわち大部分の過剰部位１１２’は、続く１つまたはそれ以上のエッチング処理によって除去される。そして、仕上げのエッチング処理を適用することによって、過剰部位１１２’が障壁１１０から除去される終点までエッチング処理を進めることができる。仕上げのエッチング処理は、バルクエッチング処理に組み込むことも可能である。仕上げのエッチングに続く処理は、選択性の障壁除去を行うことと、後続処理における腐食の防止および安定性の確保のために残りの導体材料１２０を不動態化することと、を含むことができる。仕上げのエッチングに続く追加の処理は、いかなる材料も著しく除去することなく、後続処理における腐食の防止および安定性の確保のために、残りの導体材料１２０を不動態化するように設計することができる。
【００２９】
図４Ａは、第２のエッチング処理を経た基板１００を、本発明の一実施形態にしたがって示している。第２のエッチング処理は、障壁層１１０を全ての場所でほぼ同時に露出させると共に、特徴１０２，１０４，１０６を充たす部分１２０の導体材料（例えば、銅、銅を含有する合金、およびそれらの混合、ならびにその他の導体材料）のみを残すように、終点に達するまで継続される。
【００３０】
第１のエッチング処理および第２のエッチング処理は、ほぼ同じでも良いし、大幅に異なっても良い。例えば、第１のエッチング処理は、局所的な非均一性１１４，１１６，１１８を要因とする（例えば下地層内における特徴１０２，１０４，１０６の位置、大きさ、および密度によって引き起こされる）過剰部位１１２の局所的な非平坦性を改善するためのエッチング処理であって良い。追加層２０２の全部および過剰部位１１２の一部は、第１のエッチング処理で除去することができる。それに対し、第２のエッチング処理は、残留する平坦な過剰部位１１２’を終点まで大量に除去する（すなわち障壁層１１０を露出させる）、より選択性の高いエッチング処理であって良い。
【００３１】
図４Ｂは、障壁除去処理を経た基板を、本発明の一実施形態にしたがって示している。障壁層１１０の一部は、下地マスク層４０２を露出させるために、除去される。あとに残るのは、特徴１０２，１０４，１０６内に形成された部分の障壁層１１０のみである。代表的な第２のエッチング処理は、高いエッチング速度で、且つ、好ましくは障壁層１１０に対して高い選択性で、大量の過剰部位１１２を除去する。例えば、もし過剰部位１１２が銅であるならば、第２のエッチング処理において、ハロゲンを主体にした化学剤（例えばＣｌ2，ＣＦ4，ＨＣｌ，ＨＢｒ，ＢＣｌ3）を効果的に用いることができる。もう１つのアプローチでは、例えばＡｒ（または他の希ガスもしくは不活性ガス）を主体にしたスパッタ処理など、物理的な力を主としたエッチング処理を用いることができる。エッチング速度および選択性は、様々な処理パラメータを用いて制御することができる。様々な処理パラメータは、例えば、基板の温度、反応種のバランス、１つまたはそれ以上の添加剤（例えばＨ2，Ｏ2，Ａｒ，Ｈｅ、Ｘｅ，Ｎｅ，Ｋｒなど）の含有量などの処理変数の調整を含むことができる。
【００３２】
図５は、局所的な平坦化を実施する方法の流れを、本発明の一実施形態にしたがって示したフローチャート５００である。工程５０５では、導体の過剰部位１１２の上に、追加層２０２が追加される。工程５１０では、追加層２０２および導体の過剰部位１１２の大部分を除去するために、第１のエッチング処理が適用される。工程５１５では、残りの過剰部位１１２’を終点まで除去するために、第２のエッチング処理が適用される。
【００３３】
代替の一実施形態において、工程５１５は、上述のように、仕上げのエッチング処理を含むこともできる。仕上げのエッチングに続く処理は、選択的に障壁の除去を行うことと、後続処理における腐食の防止および安定性の確保のために残りの導体材料１２０を不動態化することと、を含むことができる。仕上げのエッチングに続く追加の処理は、いかなる材料も著しく除去することなく、後続の処理における腐食の阻止および安定性の確保のために残りの導体材料１２０を不動態化するように設計することができる。
【００３４】
図６Ａ〜図６Ｄは、局所的な均一性を高めるために、基板６００に適用される一連の化学変換処理およびエッチバック処理を、本発明の一実施形態にしたがって示している。図７は、局所的な均一性を高めるために、基板６００に適用される化学変換処理およびエッチバック処理の方法の流れを、本発明の一実施形態にしたがって示したフローチャート７００である。図６Ａに示されるように、基板６００は、図１で説明した基板１００と同様に、非平坦な表面形状６０６を有するほぼ非平坦な過剰部位６０２を有する。
【００３５】
図６Ｂおよび図７を参照すると、工程７０５では、過剰部位６０２の上に追加層６０４が形成される。追加層６０４は、過剰部位６０２の上に堆積されても良いし、あるいは成膜されても良い。例えば、追加層６０４は、過剰部位６０２の最上部の化学変換を通じて形成することができる。過剰部位６０２が銅または銅合金である場合は、制御されたガスへの露出によって、銅反応生成物層６０４を形成することができる。ガスの一例であるハロゲンは、銅ハロゲン化物層６０４を形成することができる。銅反応生成物層６０４は、過剰部位６０２の表面の銅内に拡散し、過剰部位６０２の上部の銅を変換する。銅の化学変換は、Nagraj S. KulkarniおよびRobert T. DeHoffによる「低温のドライエッチングおよび銅の平坦化に対する不安定性ダイアグラムの適用（Application of Volatility Diagrams for Low Temperature, Dry Etching, and Planarization of Copper）」（Journal of Electrochemical Society, 149(11) G620-G632, 2002）に掲載されているように、当該分野で周知の処理である。
【００３６】
別の一例は、過剰部位６０２の上に追加層６０４を堆積させることができる。堆積層６０４は、過剰部位６０２に堆積されたポリマ層または酸化物層を含むことができる。
【００３７】
次に、図６Ｃの工程７１０に示されるように、エッチバック処理が適用され、追加層６０４が除去される。このとき、過剰部位６０２の一部も除去することができる。追加層６０４の除去は、過剰部位６０２を緩和させて（すなわち平坦化して）表面形状６０６’を呈させる。この銅ハロゲン化物は、過剰部位６０２の輪郭を大幅に緩和させる。銅ハロゲン化物は、また、過剰部位６０２の銅に対してほぼ１：１のエッチバック選択性を維持することもできる。工程７０５および工程７１０は、過剰部位６０２が、図６Ｄに示されるようなその後の表面形状６０６’，６０６”を呈し、最終的にほぼ平坦な表面形状を得られるようになるまで、複数回にわたって繰り返すことができる。
【００３８】
化合構成（compound formation）の形状依存性を利用した、過剰部位６０２の銅の化学変換は、一般に、対銅反応種の境界面で銅を酸化させることによって実現される。この場合の銅の酸化は、銅元素を、正の酸化状態の銅を含む銅化合物に化学変換することを含むことができる。例えば、銅を表面で第一銅または塩化第一銅（ＣｕＣｌまたはＣｕＣｌ2）に酸化する化学変換は、低温（例えば摂氏２００度未満）の塩素プラズマ内で生じることができる。
【００３９】
エッチバック処理は、この銅化合物を、揮発特性を有する別の化学化合物に還元することによって、残りの過剰部位６０２’の表面を一定の基板温度に維持することを伴う。例えば、反応性水素種（例えばＨ2プラズマ）の存在下では、ＣｕＣｌ2を揮発性のＣｕ3Ｃｌ3に還元することができる。形状依存性の変換と、変換されたその部分のエッチバックとを交互に行えば、銅の過剰部位６０２のトポグラフィ（例えば表面形状など）を平坦化すると同時にそれを大量に除去することが可能になる。
【００４０】
工程７１５において、もし過剰部位６０２がほぼ平坦化されている場合は、方法の流れは終了する。あるいは、工程７１５において、もし過剰部位６０２がほぼ平坦化されていない場合は、方法の流れは上記の工程７０５に続く。一実施形態において、工程７０５〜７１５は、単一のエッチング室内で同じ場所で（in-situ）実行することができる。代替の一実施形態において、工程７１０は、異なる場所で（ex-situ）実行することができ、ＥＣＤ処理または下向きの力の小さい(low-down force)ＣＭＰ処理を含むことによって、図６Ｄに示されるようなほぼ平坦な過剰部位６０２’を実現することができる。
【００４１】
図６Ａ〜図７で説明した方法の流れは、平坦でない過剰部位６０２を平坦化すると共に過剰部位６０２を大量に除去する平坦化バルク除去処理として使用することができる。
【００４２】
基板１００，６００の局所的な平坦化は、当該分野で知られている１つまたはそれ以上の任意の層厚マッピング技術を通じて決定することができる。過剰部位１１２，１１２’の厚さは、例えば、渦電流センサ（ＥＣＳ）によってマッピングすることができる。渦電流センサ（ＥＣＳ）は、非常に薄い導体膜の厚さ（例えば１２００オングストローム未満の厚さ）を正確に測定することができる。非常に薄い層の厚さを正確に測定するには、基板内の渦電流に起因するＥＣＳ信号の成分をほぼ除外する、最小化する、または相殺する必要がある。非常に薄い導体膜の厚さは、例えばエッチング、ＣＭＰ、またはデポジションなどの複数の処理の最中に測定することもできる。例えばＣＭＰ処理の場合は、その最中に、処理中の基板を研磨面から離し、基板から既知の距離にＥＣＳを移動させることによって、基板上の膜の厚さを測定することが可能である。基板およびＥＣＳは、ＥＣＳによる全基板面のマッピング並びに基板表面上の金属膜の位置および厚さの識別を可能にするように、一方または両方を相対移動させることができる。
【００４３】
図１〜図７に示された方法およびシステムは、過剰部位内におけるパターン依存性の局所的な非均一性をほぼ解消するための様々なアプローチを説明したものである。しかしながら、図１〜図７に示された方法およびシステムは、全体的な非均一性の補正に直接対処したものではない。全体的な非均一性は、基板の縁端と基板の中心とを比較した場合の材料の除去速度のばらつきや、局所的な現象に留まらないその他の非均一性を含むことができる。
【００４４】
図８は、全体的な非均一性を補正する方法の流れ８００を、本発明の一実施形態にしたがって示したフローチャートである。先ず、工程８０５において、例えば特徴パターンに依存する非均一性などの局所的な非均一性を有する基板が受け取られる。工程８１０において、局所的な非均一性は、例えばＣＭＰ、ＥＣＰ、または図１〜図７で説明された他の方法およびシステムを通じてほぼ解消される。局所的な非均一性がほぼ解消されると、例えば図３に示された平坦化された過剰部位１１２’などのように、局所的にほぼ平坦化された過剰部位が形成される。
【００４５】
図９は、ほぼ除去され平坦化された過剰部位を、本発明の一実施形態にしたがって示している。ほぼ除去され平坦化された過剰部位９０２は、例えば厚さ数百オングストロームなどの比較的薄い過剰部位であって良い。
【００４６】
工程８１５では、平坦化された過剰部位の全体的な非均一性を特定すると共に定量化するために、平坦化された過剰部位を有する基板をマッピングする。平坦化された過剰部位は、当該分野で知られている上述の１つまたはそれ以上の層厚マッピング技術によってマッピングすることができる。マッピングは、in-situで（現行の処理室内で）行われても良いし、ex-situで（現行の処理室外で）行われても良い。In-situのマッピング処理は、動的であり、後続の処理がその進行と共に動的に調整されることを許容してもよい。
【００４７】
工程８１５において決定された全体的な非均一性の位置および量は、工程８２０において、機械的ストレスのほぼ存在しない処理によって除去される。これは、仕上げのエッチング処理において検出される全体的な非均一性に対する一定の要件に対応するべくエッチング処理を調整することによって実現される。例えば、残りの過剰部位９０２の厚さが、中心では５００オングストロームであるのに対し、縁端では３００オングストロームであるとき、レシピは、中心から縁端にかけての非均一性を相殺して障壁層１１０全体をほぼ同時に露出させることができるように調整される。ストレスの無い工程は、エッチバック処理の際に基板に機械的ストレスを作用させないので、上述のＣＭＰに伴う問題を回避することが可能である。
【００４８】
選択されたレシピ（例えば処理変数の選択値など）は、障壁層１１０に対して選択性である（すなわち、銅に対するよりも遅い速度で障壁に対するエッチングを進める。例えば、これらの処理において、銅に対する代表的な選択性は、障壁層を基準にして約１を上回ると共に約３を下回る）と共に、あらゆるくぼみ（例えば、特徴１０２，１０４，１０６内の導体材料１２０の過剰な除去）を最小限に抑える。
【００４９】
仕上げのエッチングは、残りの銅の過剰部位９０２および障壁層１１０の両方に対して比較的遅いエッチング速度を有することによって、障壁層１１０の残りの高さに対する特徴１０２，１０４，１０６のくぼみを最小限に抑える。したがって、仕上げのエッチングは、銅に対してあまり高い選択性を有することができない。
【００５０】
また、仕上げのエッチバック処理も組み込み可能である。仕上げのエッチバック処理は、マスク材料およびＩＬＤ材料の一方または両方を、適切な選択性と均一性制御とによってエッチバックすることによって、銅およびＩＬＤの損失を最小限に抑えつつ、全体にほぼ均一で且つほぼ平坦な特徴を得ることを含む（例えば、仕上げエッチング処理および障壁除去処理の終了時点において、銅のどのくぼみも基板１００の全面に渡って均一である）。このとき、仕上げのエッチングは、高い選択性でマスク材料をエッチバックすることによって銅の損失および銅のくぼみを最小限に抑える均一な処理を含むと考えられる。例えば、低濃度のハロゲンを用いると共に基板を低温（例えば摂氏約２００度未満など）にするハロゲンを主体にした処理は、銅に対するエッチング速度を低く抑えた状態でマスク材料を十分に化学的にエッチングすることができる。プラズマの供給ガスとしては、反応性のハロゲン種（例えばＣＦ4，Ｃ2Ｆ6，Ｃ4Ｆ6など）を含む任意のガスを使用できる。また、エッチング速度を制御する添加剤として、Ａｒ，Ｏ2，ＣＨ2Ｆ2などを含ませることもできる。
【００５１】
仕上げエッチング処理およびエッチバック処理の終了時点において、銅のくぼみおよびマスク／ＩＬＤの損失のいずれか一方または両方が基板上で均一でない場合は、レシピに更なる変更を加えることによって、その全体的な非均一性を補正しなければならない。代表的なケースは、中心または縁端で速いエッチング速度を有するエッチングを実施した結果として生じる。いずれの場合も、銅のくぼみおよびマスク／ＩＬＤの損失のいずれか一方または両方が基板上でばらつきを生じる。このばらつきに対処し、銅およびマスクの損失を最小限に抑えつつ全体的に平坦な特徴を得るための補正は、マスク／ＩＬＤ材料をエッチバックする仕上げの処理の際に均一性および選択性を適切に制御することによって実現することができる。仕上げのエッチング処理のエッチング速度が中心で速く、基板の中心でより大きな銅のくぼみが生じる場合は、縁端で速いエッチング速度を有する仕上げのエッチバック処理を実施することによって、非均一性を補正することができる。このような仕上げのエッチバック処理は、マスク材料を選択的にエッチングすることによって、マスク材料を特徴１０２，１０４，１０６内の銅と同じ高さにするものである。この処理で得られる代表的な選択性は、約２を上回る。均一性制御を目的としたレシピの変更は、圧力、基板上における温度のばらつき、イオン流出の均一性の制御、ガス濃度、およびエッチング室の壁の温度などを含む。選択性制御を目的とした変更は、反応性のハロゲン種の濃度、基板の温度、およびバイアスパワーを含む。
【００５２】
発明の説明に関連して本明細書で用いられる「約」という用語は、プラスマイナス１０％を意味する。例えば、「摂氏約２５０度」という表現は、摂氏２２５度から摂氏２７５度までの範囲を意味する。また、図５，図７，図８の各工程に示された指示は、必ずしも図中の順番で実施する必要はなく、また、これらの各工程で表される処理は、必ずしも全てを本発明で実施しなくても良い。さらに、図５，図７，図８で説明された各処理は、ＲＡＭ、ＲＯＭ、またはコンピュータもしくはマイクロプロセッサ制御システム（例えば処理制御システム）のハードディスクドライブのうちのいずれかにまたはいずれかを組み合わせたものに格納されたソフトウェアによって実行することができる。
【００５３】
以上では、理解を明瞭にする目的で詳細に発明を説明したが、添付した特許請求の範囲内ならば特定の変更および修正が可能なことは明らかである。したがって、上述した実施形態は、例示を目的としたものであって、限定を目的としたものではなく、本発明は、上述の詳細に限定されることはなく、添付した特許請求の範囲およびそれらのあらゆる等価形態の範囲で変更することができる。
【図面の簡単な説明】
【００５４】
【図１】パターン形成された半導体基板を、本発明の一実施形態にしたがって示した図である。
【図２】追加された追加層を、本発明の一実施形態にしたがって示した図である。
【図３】ほぼ平坦な過剰部位を、本発明の一実施形態にしたがって示した図である。
【図４Ａ】第２のエッチング処理を経た基板を、本発明の一実施形態にしたがって示した図である。
【図４Ｂ】障壁除去処理を経た基板を、本発明の一実施形態にしたがって示した図である。
【図５】局所的な平坦化を実施するための方法の流れを、本発明の一実施形態にしたがって示したフローチャートである。
【図６Ａ】局所的な均一性を高めるために基板に適用される一連の化学変換処理およびエッチバック処理を、本発明の一実施形態にしたがって示した図である。
【図６Ｂ】局所的な均一性を高めるために基板に適用される一連の化学変換処理およびエッチバック処理を、本発明の一実施形態にしたがって示した図である。
【図６Ｃ】局所的な均一性を高めるために基板に適用される一連の化学変換処理およびエッチバック処理を、本発明の一実施形態にしたがって示した図である。
【図６Ｄ】局所的な均一性を高めるために基板に適用される一連の化学変換処理およびエッチバック処理を、本発明の一実施形態にしたがって示した図である。
【図７】局所的な均一性を高めるために基板に適用される化学変換処理およびエッチバック処理の方法の流れを、本発明の一実施形態にしたがって示したフローチャートである。
【図８】全体的な非均一性を補正する方法の流れを、本発明の一実施形態にしたがって示したフローチャートである。
【図９】ほぼ除去され平坦化された過剰部位を、本発明の一実施形態にしたがって示した図である。
【符号の説明】
【００５５】
１００…半導体基板
１０２…特徴
１０４…特徴
１０６…特徴
１１０…障壁層
１１２…過剰部位
１１２’…残りの過剰部位
１１４…ばらつき
１１６…ばらつき
１１８…ばらつき
１２０…導体接続材料
２０２…追加層
２０４…形状適応性の膜
４０２…下地マスク層
６００…基板
６０２…過剰部位
６０２’…残りの過剰部位
６０４…追加層
６０６…表面形状
６０６’…表面形状
６０６”…表面形状
９０２…過剰部位
【図１】
2006520541.tif 000003
【図２】
2006520541.tif 000004
【図３】
2006520541.tif 000005
【図４Ａ】
2006520541.tif 000006
【図４Ｂ】
2006520541.tif 000007
【図５】
2006520541.tif 000008
【図６Ａ】
2006520541.tif 000009
【図６Ｂ】
2006520541.tif 000010
【図６Ｃ】
2006520541.tif 000011
【図６Ｄ】
2006520541.tif 000012
【図７】
2006520541.tif 000013
【図８】
2006520541.tif 000014
【図９】
2006520541.tif 000015
【手続補正書】
【提出日】平成18年3月20日(2006.3.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パターン形成された半導体基板を平坦化するための方法であって、
パターン形成された半導体基板を受け取る工程であって、前記半導体基板は、前記パターン内の複数の特徴を充たす導体接続材料を有し、前記導体接続材料は、局所的な非均一性を有する過剰部位を有する、工程と、
前記過剰部位の上に追加層を形成する工程と、
前記複数の特徴に機械的ストレスを作用させることなく前記追加層および前記過剰部位を平坦化する工程であって、前記追加層は、前記平坦化の処理でほぼ完全に除去される、工程と、
を備える方法。
【請求項２】
請求項１に記載の方法であって、
前記追加層および前記過剰部位を平坦化する工程は、パターンに依存する局所的な非均一性をほぼ解消する工程を含む、方法。
【請求項３】
請求項１に記載の方法であって、
前記追加層および前記過剰部位は、ほぼ１：１のエッチング選択性を有する、方法。
【請求項４】
請求項１に記載の方法であって、
前記追加層は、ほぼ平坦に形成される、方法。
【請求項５】
請求項４に記載の方法であって、
前記追加層は、ほぼ平坦な充填材料である、方法。
【請求項６】
請求項４に記載の方法であって、
前記追加層および前記過剰部位を平坦化する工程は、前記追加層と、前記過剰部位の少なくとも一部と、をエッチングする工程を含む、方法。
【請求項７】
請求項６に記載の方法であって、さらに、
前記パターン形成された特徴の上に形成された障壁層を露出させる第２のエッチング工程を備える方法。
【請求項８】
請求項１に記載の方法であって、
前記過剰部位の上に追加層を形成する工程は、前記過剰部位の上面および上部を化学変換する工程を含む、方法。
【請求項９】
請求項８に記載の方法であって、
前記過剰部位の上面および上部を化学変換する工程は、前記過剰部位の前記上面を反応ガスに曝す工程を含む、方法。
【請求項１０】
請求項９に記載の方法であって、
前記反応ガスは、ハロゲンである、方法。
【請求項１１】
請求項９に記載の方法であって、
前記追加層は、前記過剰部位のハロゲン化物反応生成物である、方法。
【請求項１２】
請求項８に記載の方法であって、
前記追加層および前記過剰部位を平坦化する工程は、前記追加層と、前記過剰部位の少なくとも一部と、をエッチングする工程を含む、方法。
【請求項１３】
請求項８に記載の方法であって、
前記追加層および前記過剰部位を平坦化する工程は、
前記追加層をエッチングすることと、
第２の追加層を形成することと、
前記第２の追加層をエッチングすることと、
を含む反復処理を含む、方法。
【請求項１４】
請求項１３に記載の方法であって、
前記反復処理は、同じ場所で行われる、方法。
【請求項１５】
請求項１３に記載の方法であって、
前記反復処理は、別の場所で行われる、方法。
【請求項１６】
請求項１に記載の方法であって、
前記導体接続材料は、銅を含む、方法。
【請求項１７】
請求項１に記載の方法であって、
前記導体接続材料は、銅元素を含む、方法。
【請求項１８】
請求項１に記載の方法であって、
前記パターンは、デュアルダマシン処理において、前記パターン形成された半導体基板の上に形成される、方法。
【請求項１９】
方法によって形成される半導体デバイスであって、
前記方法は、
パターン形成された半導体基板を受け取る工程であって、前記半導体基板は、前記パターン内の複数の特徴を充たす導体接続材料を有し、前記導体接続材料は、局所的な非均一性を有する過剰部位を有する、工程と、
前記過剰部位の上に追加層を形成する工程と、
前記複数の特徴に機械的ストレスを作用させることなく前記追加層および前記過剰部位を平坦化する工程であって、前記追加層は、前記平坦化の処理でほぼ完全に除去される、工程と、
を備える、半導体デバイス。
【請求項２０】
デュアルダマシン接続構造を形成する方法であって、
デュアルダマシンパターンが形成された半導体基板を受け取る工程であって、前記半導体基板は、前記デュアルダマシンパターン内の複数の特徴を充たす導体接続材料を有し、前記導体接続材料は、局所的な非均一性を有する過剰部位を有する、工程と、
前記過剰部位の上に、ほぼ平坦に追加層を形成する工程と、
前記追加層と前記過剰部位の少なくとも一部とをエッチングして、前記過剰部位をほぼ平坦化する工程であって、前記追加層は、ほぼ完全に除去される、工程と、
を備える方法。
【請求項２１】
デュアルダマシン接続構造を形成する方法であって、
デュアルダマシンパターンが形成された半導体基板を受け取る工程であって、前記半導体基板は、前記デュアルダマシンパターン内の複数の特徴を充たす導体接続材料を有し、前記導体接続材料は、局所的な非均一性を有する過剰部位を有する、工程と、
前記過剰部位の上面および上部を化学変換して、前記過剰部位の上に追加層を形成する工程と、
前記追加層および前記過剰部位を平坦化する工程であって、前記追加層は、前記平坦化の処理でほぼ完全に除去される、工程と、
を備え、
前記平坦化の処理は、
前記追加層をエッチングすることと、
第２の追加層を形成することと、
前記第２の追加層をエッチングすることと、
を含む反復処理を含む、方法。
【請求項２２】
請求項２１に記載の方法であって、
前記追加層および前記過剰部位を平坦化する工程は、さらに、前記追加層および前記過剰部位を平坦化のＣＭＰ処理によって平坦化する工程を含む、方法。
【請求項２３】
請求項２２に記載の方法であって、
前記バルク除去のＣＭＰ処理および前記平坦化のＣＭＰ処理の少なくとも一方は、低ダウンフォースのＣＭＰ処理である、方法。
【請求項２４】
請求項２２に記載の方法であって、
前記バルク除去のＣＭＰ処理および前記平坦化のＣＭＰ処理の少なくとも一方は、障壁層および誘電体層の少なくとも一方に対して選択性でないＣＭＰ化学剤を含む、方法。
【請求項２５】
パターン形成された半導体基板を平坦化するための方法であって、
パターン形成された半導体基板を受け取る工程であって、前記半導体基板は、前記パターン内の複数の特徴を充たす導体接続材料を有し、前記導体接続材料は、局所的な非均一性を有する過剰部位を有する、工程と、
前記過剰部位を平坦化して、前記過剰部位のバルクをほぼ除去する工程であって、前記過剰部位をエッチングして前記過剰部位の前記バルクの少なくとも一部を除去することを含み、前記過剰部位の残りの部分はほぼ平坦化される、工程と、
前記平坦化された過剰部位をエッチングして、前記過剰部位をほぼ除去する工程と、
を備える方法。
【請求項２６】
請求項２５に記載の方法であって、
前記過剰部位を平坦化する工程は、低ダウンフォースのＣＭＰ処理も含む、方法。
【請求項２７】
請求項２５に記載の方法であって、
前記バルク除去の処理および前記平坦化の処理の少なくとも一方は、障壁層および誘電体層の少なくとも一方に対して選択性でないＣＭＰ化学剤を含むＣＭＰ処理を含む、方法。
【国際調査報告】
2006520541.tif 000016