(57)【要約】不揮発性メモリアレイは、ワードラインＷＬ１，．．，ＷＬ６とビットラインＢＬ１，．．，ＢＬ８のグリッドを含む。複数のメモリセル２１０の各メモリセルが、ワードラインのうちの１つとビットラインのうちの１つの交点領域に位置する。複数のビットを含むデータワードを読み取る／書き込むための読み取り／書き込み回路２８０は、データワードの連続するビットの各ペアを、異なるワードラインと異なるビットラインの交点領域に位置するメモリセルの各ペアにマップするように動作する。
2006523358.tif 000002
【特許請求の範囲】
【請求項１】
第１の複数の導電ライン（以下、“ワードライン”）と、
第２の複数の導電ライン（以下、“ビットライン”）と、
各メモリセルが、前記ワードラインのうちの１つと前記ビットラインのうちの１つの交点領域に位置する、複数のメモリセルと、
複数のビットを含むデータワードを読み取る／書き込むための、読み取り／書き込み回路であって、前記データワードの連続するビットの各ペアを、異なるワードラインと異なるビットラインの交点領域に位置するメモリセルの各ペアにマップするように動作する、読み取り／書き込み回路と、
を備えることを特徴とする不揮発性メモリアレイ。
【請求項２】
前記読み取り／書き込み回路は、ビットｂｉの現在の値を読み取り、ｂｉの現在の値と新しい値が異なる場合にのみ、ビットｂｉの書き込み動作を行い、かつ、このビットｂｉの条件付きの書き込み動作とビットｂｉ＋１の読み取り動作を、同時に行うことにより、複数の連続ビットｂｉ（ｉ＝１．．．Ｎ）のデータワードを書き込むように動作する、ことを特徴とする請求項１に記載の不揮発性メモリアレイ。
【請求項３】
データワードは、ワードメモリアドレスにより示される複数の連続ビットｂｉ（ｉ＝１．．．Ｎ）を含み、
前記読み取り／書き込み回路は、前記ワードメモリアドレスを、ワードライン番号ｙｉとビットライン番号ｘｉとを含む対応するｂｉの物理メモリアドレスに変換し、かつ、前記ビットライン番号を増加させる都度、前記ワードライン番号を変化させる（ｙｉ＋１≠ｙｉ）ことにより、前記ワード内の連続するビットの各ビットアドレスを生成するように動作する、ことを特徴とする請求項１に記載の不揮発性メモリアレイ。
【請求項４】
前記読み取り／書き込み回路は、ｙｉ＋１を、ｉ＝１．．Ｎ−１に対し、
ｙ１が奇数である場合、ｙｉ＋１＝ｙ１＋（（ｘ１＋ｉ＋１）ＭＯＤ  ２）、および
ｙ１が偶数である場合、ｙｉ＋１＝ｙ１−（（ｘ１＋ｉ＋１）ＭＯＤ  ２）、
として決定するように動作する、ことを特徴とする請求項３に記載の不揮発性メモリアレイ。
【請求項５】
前記読み取り／書き込み回路は、複数のワードのグループを、それぞれ連続アドレスにマップする際には、前記グループの各ワードＷｉおよびにＷｋ対して、ワードＷｉの連続する最終ビットとワードＷｋの連続する第１ビットが、異なるワードラインと異なるビットラインの交点領域に位置するメモリセルの各ペアにマップされるように動作する、ことを特徴とする請求項１に記載の不揮発性メモリアレイ。
【請求項６】
各メモリセルは、磁気トンネル接合を含む、ことを特徴とする請求項１に記載の不揮発性メモリアレイ。
【請求項７】
各メモリセルは、前記磁気トンネル接合に電気的に直列に接続された選択デバイスを含む、ことを特徴とする請求項６に記載の不揮発性メモリアレイ。
【請求項８】
請求項１に記載の不揮発性メモリ内のデータワードにアクセスするためのアドレスを、メモリ位置の連続する識別番号に変換する方法であって、
データワードは、ワードメモリアドレスにより示される複数の連続ビットｂｉ（ｉ＝１．．．Ｎ）を含み、
前記方法は、ｉ＝１．．Ｎ−１に対し、
前記ワードメモリアドレスを、ワードライン番号ｙ１と、ビットライン番号ｘ１と、を含む対応するｂｉの物理メモリアドレスに変換するステップと、
前記ビットライン番号を変化させ（ｘｉ＋１≠ｘｉ）、前記ワードライン番号を変化させる（ｙｉ＋１≠ｙｉ）ことにより、前記ワード内の連続するビットの各ビットアドレスを生成するステップと、を含むことを特徴とする方法。
【請求項９】
前記ビットライン番号を変化させる前記ステップは、ビットライン番号を増加させるステップを含む、ことを特徴とする請求項８に記載のアドレスを変換する方法。
【請求項１０】
前記ワードライン番号を変化させる前記ステップは、ｙｉ＋１を、ｉ＝１．．Ｎ−１に対し、
ｙ１が奇数である場合、ｙｉ＋１＝ｙ１＋（（ｘ１＋ｉ＋１）ＭＯＤ  ２）、および
ｙ１が偶数である場合、ｙｉ＋１＝ｙ１−（（ｘ１＋ｉ＋１）ＭＯＤ  ２）、
として決定する、ことを特徴とする請求項９に記載のアドレスを変換する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリアレイ、特に、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）の読み取りおよび書き込み、および不揮発性メモリにアクセスするためにアドレスを変換する方法に関する。
【背景技術】
【０００２】
メモリサイズが増大するにつれ、不揮発性メモリを使用する分野の範囲も急激に広がっている。例えば音声を、不揮発性固体メモリに、例えばＭＰ３符号化を使用して保存することも、すでに可能となっている。予測できる将来に、映画を、手頃な費用で不揮発性メモリに保存することも可能となる、と予想されている。このような不揮発性メモリの使用は、比較的安価で信頼性の高いＭＰ３プレイヤーなどのレンダリング装置も可能とし、ＰＤＡなどのハンドヘルドのコンピュータ型のデバイスや、次世代携帯電話などの、多くの新たな応用を開くものである。磁気または磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：Magnetic or Magnetoresistive Random Access Memory）は、現在、多くの企業によって、フラッシュメモリの後継とみなされている。ＭＲＡＭは、ほとんどの最高速のスタティックＲＡＭ（ＳＲＡＭ）メモリに取って代わる可能性を有する。ＭＲＡＭは、不揮発性メモリであり、それは、記憶した情報の維持に電力を必要としないことを意味する。これは、ほとんどの他の種類の固体メモリに対する利点と見られている。ＭＲＡＭの概念は、磁気多層デバイス内の磁化方向を、情報ストレージとして使用し、結果として生じる抵抗差を、情報の読み出しに使用する。各磁気メモリセルは、“１”または“０”のいずれかを表す少なくとも２つの状態を記憶することができる。磁気メモリセルのアレイは、しばしば、磁気ＲＡＭまたはＭＲＡＭと呼ばれる。
【０００３】
異方性磁気（ＡＭＲ：anisotropic magnetoresistive）効果や、巨大磁気抵抗効果（ＧＭＲ：Giant Magneto-Resistance effect）などの、様々な種類の磁気抵抗（ＭＲ：Magnetoresistive）効果が存在する。ＭＲＡＭには、トンネル磁気抵抗（ＴＭＲ：Tunnel Magneto-Resistance）効果を用いることが好ましい。磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）において、メモリセルが、薄膜のスタックを用いて形成され、これらの薄膜のうち少なくとも２つは、強磁性またはフェリ磁性であり、絶縁トンネルバリアで分離されている。磁気抵抗は、２つの強磁性またはフェリ磁性層の間の伝導電子のスピン偏極トンネリングの結果として生じる。スタックの面の垂直方向に流れるトンネリング電流は、２つの強磁性またはフェリ磁性層の磁気モーメントの相対的な向きに依存している。トンネリング電流は、膜の磁化方向が平行である場合に、最大（またはよって抵抗が最小）となることが観察され、また、トンネリング電流は、膜の磁化方向が非平行である場合、最小（またはよって抵抗が最大）である。
【０００４】
ＭＴＪメモリ素子は、一般的に、固定またはピン留めされた強磁性層（ＰＦＬ：pinned ferromagnetic layer）と、フリー強磁性層（ＦＦＬ：free ferromagnetic layer）と、間にある誘電バリアとを備える積層構造を含む。ＰＦＬ層は、常に同じ方向を指す磁気ベクトルを有する。ＦＦＬ層の磁気ベクトルは、フリーであるが、主に素子の物理的な寸法により決定される層の容易軸内に制約されている。フリー層の磁気ベクトルは、ピン留めされた層の磁化方向と平行または非平行の、２つの方向のいずれかに向けられ、この方向は、前記容易軸に一致する。この容易軸に沿うＦＦＬ層の磁化のこれら２つの可能な方向は、メモリセルの２つの状態を定義する。ＰＦＬ層の磁化方向は、ＦＦＬのそれよりも、変更が困難である。ビットおよびワードラインを通じた電流により印加される場の範囲において、ＰＦＬの磁化方向が固定またはピン留めされる。メモリセルを書くために印加される磁場は、ＦＦＬの磁化の方向を逆転させるには十分に大きいが、ＰＦＬの方向を逆転させるには十分でない。したがって、ＰＦＬの磁化は、ＭＲＡＭ内において、メモリセルの動作の間に方向を変えない。
【０００５】
メモリ素子へのアクセスのために、ＭＴＪスタックの下上２つの金属層に、ワードラインとビットラインが個別にパターン化される。各メモリ素子は、ワードラインとビットラインの交点領域に位置する。ワードラインは、メモリ素子の行に沿って延び、ビットラインは、メモリ素子の列に沿って延びる。読み取りの間、電流を、読み取られるセルに通過させる。セルは、ワードおよびビットラインを共有するので、各セルにおいてトランジスタを使用して、どのセルを通して読み取り電流が供給されるかを制御することが知られている。このようなＭＲＡＭは、１Ｔ１ＭＴＪ  ＭＲＡＭ（one-transistor per one MTJ cell）と呼ばれる。米国特許第５，６４０，３４３号は、セルごとにダイオードを用いて読み取りを制御する代替のＭＲＡＭを述べている。このいわゆる０Ｔ１ＭＴＪ  ＭＲＡＭの利点は、小さなチップ領域を使用することである。図１は、既知の０Ｔ１ＭＴＪ  ＭＲＡＭを示している。磁気抵抗メモリセルのＭＲＡＭアレイは、水平面における並列ワードラインＷＬ１、ＷＬ２、およびＷＬ３として機能する導電トレースのセットと、他の水平面における並列ビットラインＢＬ１、ＢＬ２、およびＢＬ３として機能する導電トレースのセットとを含む。ビットラインは、異なる方向で、通常はワードラインに直角に向けられており、したがって、上から見た場合、ラインの２つのセットが交差する。典型的なメモリセル１０のようなメモリセルが、ラインの間に垂直に空けられた交点領域において、ワードラインとビットラインの各交点に位置している。メモリセル１０は、垂直スタックに配置され、ダイオード状デバイス７と、磁気トンネル接合（ＭＴＪ）８とを含んでもよい。アレイの動作の間、電流は、セル１０を通して垂直方向に流れる。メモリセルを通る垂直電流パスは、メモリセルに、非常に小さな表面領域を占有させる。ワードラインへの接触、ＭＴＪ、ダイオード、およびビットラインへの接触は、全て、同一の領域を占有する。アレイは、シリコン基板などの基板に形成され、この基板には、他の回路（図示せず）が設けられる。ダイオード型デバイスおよびＭＴＪの詳細な構成は、本発明には無関係である。
【０００６】
ＭＴＪ８は、ＦＦＬの磁化の方向が、ＰＦＬの磁化方向に対して平行から非平行に切り替えられたときに、抵抗を変化させる。後に説明されるように、これは、電流がビットおよびワードラインを通過した際に生成される磁場の結果として生じる。十分に大きな電流が、ＭＲＡＭの書き込みラインとビットラインの両方を通過した場合、それにより書き込みおよびビットラインの交点において組み合わされた電流の自己場が、通電された書き込みおよびビットラインの交点に位置する一つの特定のＭＴＪのＦＦＬの磁化を回転させる。電流レベルは、組み合わされた自己場が、ＦＦＬの切り替わる場を超えるように設計される。この自己場は、ＰＦＬの磁化を回転させるのに必要な場よりもずっと小さく設計される。セルアレイの構造は、書き込み電流が、ＭＴＪ自体を通過しないように設計される。メモリセルは、ＰＦＬからトンネル接合バリアを通してＦＦＬへ（またはその逆も同様）、ダイオードおよびＭＴＪに垂直に検知電流を通すことにより、読み取られる。メモリセルの状態は、書き込み電流よりもずっと小さな検知電流が、ＭＴＪを通して垂直に通される際に、メモリセルの抵抗を測定することにより決定される。この検知すなわち読み取り電流の自己場は、無視することができ、メモリセルの磁気状態に影響を及ぼさない。トンネリング電流は、スピン偏極され、これは、強磁性層の１つから通過する電流、例えばＰＦＬが、１つのスピンタイプ（強磁性層の磁化の向きに依存する、スピンアップまたはスピンダウン）の電子によって優勢に構成されていることを意味する。荷電担体のトンネリング可能性は、両方の層の磁気モーメントが平行である場合に最も高く、磁気モーメントが非平行である場合に最も低い。その結果、ＦＦＬの２つの可能な磁化方向が、メモリセルの２つの可能なビット状態（０または１）を、ユニークに定義する。
【０００７】
０Ｔ１ＭＴＪ  ＭＲＡＭに読み取りおよび書き込みをするためには、ビットラインおよびワードラインのみが必要である。メモリセルのメモリ状態を読み取る、または書き込むために、アレイ外部からの他の制御ラインは、必要でない。これは、非常に効率的なメモリアレイを提供する。選択されたセル、例えば図１のセル１０が、電流Ｉｂを、ビットラインＢＬ３に通し、電流Ｉｗを、セル１０に接続されたワードラインＷＬ３に通すことにより書き込まれる。ビットライン制御回路が、ビットラインに取り付けられ、Ｉｂを制御する。ワードライン制御回路が、ワードラインに接続され、Ｉｗを制御する。セルの領域内でＩｂまたはＩｗのいずれか単独により生成される磁場は、セルの磁気状態を変えるのに必要な磁場よりも少なく、よって半選択されたセル（ＩｂまたはＩｗのみが通されるセル）は、書き込まれない。しかしながら、ＩｂおよびＩｗからの磁場の組み合わせは、選択されたメモリセル１０の状態を変えるのに十分である。電流ＩｂまたはＩｗの少なくとも１つが、セル１０の２つの異なる磁気状態を書き込むために逆転可能でなければならない。ビットラインは、また、検知回路に接続されており、検知回路は、ビットライン制御回路の一部であってもよい。書き込み動作の間のビットラインの電圧レベルは、双方向電流の供給に便利なように、電圧Ｖｂに近くなっている。ワードラインの電圧レベルは、より正の電圧Ｖｗに近い。電圧レベルは、アレイ内の全てのダイオードを逆バイアスにして、電流ＩｂおよびＩｗがどのメモリセルにおいても垂直に流れないことを確実にするように選択される。読み取り動作において、ワードラインＷＬ３電圧を、Ｖｂまでプルダウンし、ビットラインＢＬ３電圧をＶｗまで上げることにより、選択されたセル１０を通して順バイアス電圧が確立される。読み取りの間、選択されてないビットラインＢＬ１およびＢＬ２は、スタンバイ電圧レベルＶｂに止まり、選択されていないワードラインＷＬ１およびＷＬ２は、スタンバイ電圧レベルＶｗに止まる。半選択されたセルは、ワードラインからビットラインへ、ゼロの電圧降下を有し、導通しない。選択されたメモリセルの抵抗は、選択されたメモリセルを通じビットラインからワードラインに流れる検知電流を決定する。検知回路において、この電流は、メモリセルの２つの可能な状態のための予想値の間の半分の値に設定された基準電流と比較され、その差が増幅されて、選択されたセル１０に記憶されたデータが読み取られる。
【０００８】
特にモバイルデバイスにおいて、メモリデバイスの電力消費を減少させることが、非常に重要である。一般的に、不揮発性メモリ用には、書き込み動作は、もっとも電力を消費する。例えば、ＭＲＡＭ素子への書き込み動作は、数ｍＡの２つの電流パルスを必要とし、これらは、書き込まれるワードの各ビットに対し、ビットラインおよびワードラインを通して同時に送られなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、不揮発性メモリ装置の電力消費を減少させることである。
【課題を解決するための手段】
【００１０】
本発明の目的を達成するために、不揮発性メモリアレイは、第１の複数の導電ライン（以下、“ワードライン”）と、第２の複数の導電ライン（以下、“ビットライン”）と、各メモリセルが、ワードラインのうちの１つとビットラインのうちの１つの交点領域に位置する、複数のメモリセルと、複数のビットを含むデータワードを読み取る／書き込むための、読み取り／書き込み回路であって、データワードの連続するビットの各ペアを、異なるワードラインと異なるビットラインの交点領域に位置するメモリセルの各ペアにマップするように動作する読み取り／書き込み回路と、を備えている。
【００１１】
メモリのビットは、それぞれが複数のビットを有するワードに配列される。ワードは、メモリ内でアクセス（書き込みまたは読み取り）できる最小の単位である。従来、メモリ内の読み取り／書き込み回路は、書き込み動作の間に、ワードの全ての連続するビットを書き込み、読み取り動作の間に、ワードの全ての連続するビットを読み取る。個別のビットへのランダムアクセスは、可能ではない。一般的に、ワードは、ランダムアクセスメモリ（ＲＡＭ：Random Access Memory）内でランダムにアクセスできる。読み取りまたは書き込み動作の間は、ワードの全てのビットがアクセスされるため、従来、ワードの連続するビットが、物理的に連続するメモリセル、すなわち、同一のワードライン番号と連続して増加するビットライン番号とを有するセルに、マップされる。これは通常、ワードのデータビットが（高電流を用いて）書き込まれている場合に、用いられているワードラインとビットラインを、他のセルの読み取りなどの他の目的に使用することはできないことを意味する。例えば、０Ｔ１ＭＴＭデバイスにとって、正しいバイアスレベルを、通常はダイオードである選択デバイスに印加することが、重要であり、書き込み動作に用いられているビットラインとワードラインを、他のセルの読み取りに使用することを、実質的に不可能にしている。これは、従来のワードのメモリセルへのマッピングを使用すると、同一のワードの他のビットへの同時アクセスができないことを意味する。本発明者は、連続するビットが異なるビットラインとワードラインを使用し、ワードの連続するビットへの並列アクセスを可能にするように、連続するビットをマップすることができるという洞察を得た。この原則は、ＭＲＡＭに適用することができるが、新たに出現している分子メモリなどの、他の種類の“クロスバー”メモリにも、適用することができる。
【００１２】
従属請求項２の手段によると、インターフェイシング回路は、ビットｂｉの現在の値を読み取り、ｂｉの現在の値と新しい値が異なる場合にのみ、ビットｂｉの書き込み動作を行い、かつ、このビットｂｉの条件付きの書き込み動作とビットｂｉ＋１の読み取り動作を、同時に行うことにより、複数のビットｂｉ（ｉ＝１．．．Ｎ）のデータワードを書き込むように動作する。このようにして、平均でビットの半分が、既に所望の値を有しているため、これらは上書きされる必要がない。ＭＲＡＭのような不揮発性メモリにおいては、書き込み電流は、読み取り電流よりもずっと高いため、このことは、電力の減少をもたらす。本発明により可能となる、並列なｂｉの書き込みとビットｂｉ＋１の読み取りは、この動作を、メモリの性能を下げることなく可能にする。
【００１３】
先行公開されていない特許出願ＷＯ０３０３４４３７が、新しいＭＲＡＭデバイスを述べていることに留意されたい。このＭＲＡＭデバイスでは、‘トグル書き込み’モードにおいて、メモリ素子を所望の状態に書き込むことを可能にするために、ＭＲＡＭデバイスの初期状態を、最初に読み取り、書き込まれる状態と比較しなければならない。ＭＲＡＭデバイスは、次いで、記憶された状態と書き込まれる状態が異なる場合にのみ、書き込まれる。この方法の利点の１つは、異なるビットのみが切り替えられるため、電力消費が下げられることである、ということが述べられている。この特許出願は、連続する読み取りおよび書き込みを行うための方法を記述していない。本発明に係るメモリビットマップは、新しいＭＲＡＭデバイスにおいても、高い性能を得るために有効に使用することができる。
【００１４】
従属請求項３の手段によると、データワードは、ワードメモリアドレスにより示される複数の連続ビットｂｉ（ｉ＝１．．．Ｎ）を含み、読み取り／書き込み回路は、ワードメモリアドレスを、ワードライン番号ｙｉと、ビットライン番号ｘｉと、を含む対応するｂｉの物理メモリアドレスに変換し、かつ、ビットライン番号を増加させる都度、ワードライン番号を変化させる（ｙｉ＋１≠ｙｉ）ことにより、ワード内の連続するビットの各ビットアドレスを生成するように動作する。ビットライン番号を増加させることは、連続するビットに対して異なるビットライン番号を生成するための、容易な方法である。増分値は、好ましくは１であるが、異なる値にしてもよい。このような値は、固定値またはビット位置の特定値、としてもよい。このようにして、ワードをメモリセルにマッピングするさまざまなパターンを達成することができる。ワードラインとラインが、交互になっていれば、同じ原則を適用できることを、理解されたい。
【００１５】
好適なマッピングにおいて、ビットライン番号は、従来の方法で決定され、ワードライン番号の簡素な変換が生じる。従属請求項４の手段によると、読み取り／書き込み回路は、ｙｉ＋１を、ｉ＝１..Ｎ−１に対し、ｙ１が奇数である場合、ｙｉ＋１＝ｙ１＋（（ｘ１＋ｉ＋１）ＭＯＤ  ２）、およびｙ１が偶数である場合、ｙｉ＋１＝ｙ１−（（ｘ１＋ｉ＋１）ＭＯＤ  ２）、として決定するように動作する。
【００１６】
従来、１つのワード内の連続するビットに対し、ビットライン番号は、１ずつ増加される（したがって、２つの連続するビットに対して自動的に異なっている）。ワードライン番号は、通常、１つのワード内の後続のビットに対して、同一である。好適な実施形態において、ワードラインは、１つのワード内の連続するビットに対して、２つの値の間でトグルし、ジグザグパターンをもたらす。他のマッピングも可能であることを、理解されたい。
【００１７】
従属請求項５の手段によると、読み取り／書き込み回路は、複数のワードのグループを、各連続アドレスにマップする際には、グループの各ワードＷｉおよびにＷｋ対して、ワードＷｉの連続する最終ビットとワードＷｋの連続する第１ビットが、異なるワードラインと異なるビットラインの交点領域に位置するメモリセルの各ペアにマップされるように動作する。このようにして、複数の連続ワードをカバーするビットシーケンスに対する並列動作を続けることが可能となる。また、グループ内でランダムに選択されたワードに、待たされることなく連続してアクセスすることも可能である。
【００１８】
好ましくは、メモリアレイは、０Ｔ１ＭＴＪ  ＭＲＡＭであり、メモリアレイにおいて、各メモリセルは、磁気トンネル接合を含む。各メモリセルは、磁気トンネル接合と電気的に直列に接続された選択デバイスを含んでもよい。このような選択デバイスは、ダイオードまたは、非線形Ｖ−Ｉ特性を有するデバイスであってもよい。
【００１９】
本発明の目的を達成するために、不揮発性メモリ内のデータワードにアクセスするためのアドレスを、メモリ位置の連続する識別番号に変換する方法であって、データワードは、ワードメモリアドレスにより示される複数の連続ビットｂｉ（ｉ＝１．．．Ｎ）を含み、方法は、ｉ＝１．．Ｎ−１に対し、ワードメモリアドレスを、ワードライン番号ｙ１と、ビットライン番号ｘ１と、を含む対応するｂｉの物理メモリアドレスに変換するステップと、ビットライン番号を変化させ（ｘｉ＋１≠ｘｉ）、ワードライン番号を変化させる（ｙｉ＋１≠ｙｉ）ことにより、ワード内の連続するビットの各ビットアドレスを生成するステップと、を含む。
【発明を実施するための最良の形態】
【００２０】
図１は、本発明を使用することが可能な、既知の０Ｔ１ＭＴＪ  ＭＲＡＭなどのＭＲＡＭを示している。磁気抵抗メモリセルのＭＲＡＭアレイは、第１の水平面における並列ワードラインＷＬ１、ＷＬ２、およびＷＬ３として機能する導電トレースのセットと、第２の水平面における並列ビットラインＢＬ１、ＢＬ２、およびＢＬ３として機能する導電トレースのセットとを含む。ビットラインは、異なる方向で、通常はワードラインに直角に向けられており、したがって、上から見た場合、ラインの２つのセットが交差する。典型的なメモリセル１０のようなメモリセルが、ラインの間に垂直に空けられた交点領域において、ワードラインとビットラインの各交点に位置している。メモリセル１０は、垂直スタックに配置され、選択デバイス７と、磁気トンネル接合（ＭＴＪ）８とを含んでもよい。好ましくは、選択デバイスは、例えばダイオードのようなトランジスタレスであり、または、非線形Ｖ−Ｉ特性を有するデバイスである。典型的には、ＭＴＪメモリ素子は、固定またはピン留めされた強磁性層（ＰＦＬ：pinned ferromagnetic layer）と、フリー強磁性層（ＦＦＬ：free ferromagnetic layer）と、間にある誘電バリアとを備える積層構造を含む。磁気トンネル接合は、米国特許第５，６４０，３４３号に記載のＭＴＪのような、既知のＭＴＪであってもよい。好適な実施形態において、ＭＴＪは、先行公開されていない特許出願ＷＯ０３０３４４３７に記載のようなセルに対応する。好適な実施形態において、少なくともＦＦＬが、合成の非強磁性層を含む。合成の非強磁性層材料は、反強磁性結合された少なくとも２つの強磁性層を含む。好ましくは、強磁性層は、反強磁性結合されたスペーサ層を、隣接する各強磁性層の間に挟むことにより、反強磁性結合される。合成の反強磁性層材料は、強磁性層／反強磁性層結合スペーサ層／強磁性層の３層構造としてもよい。図１に示された構造とは異なり、これらのＭＴＪには、少なくとも強磁性層（誘導異方性および／または形状異方性を含む）の磁気容易軸が、ワードラインとディジットラインの間の４５度の角度に設定されることが好ましい。同じ異方性の向きを、ＰＦＬにも設定してもよい。
【００２１】
ＷＯ０３０３４４３７は、また、いわゆる‘トグル書き込み’方法を述べている。トグル書き込み方法を使用する場合、ＭＲＡＭデバイスが書き込まれるたびに状態がスイッチされるため、同一極性の電流パルスがワードラインとディジットラインの両方に対して選択される限り、電流の方向にかかわらず、ＭＲＡＭデバイスの初期状態を、書き込みの前に決定する必要がある。例えば、‘１’が最初に記憶される場合、１つの正の電流パルスシーケンスがワードおよびディジットラインを通して流れた後に、デバイスの状態が、‘０’にスイッチされる。正電流パルスシーケンスを、記憶された‘０’状態に対して繰り返すことで、これを‘１’に戻す。したがって、メモリ素子を所望の状態に書き込み可能にするために、ＭＲＡＭデバイスの初期状態を、最初に読み取って、書き込まれる状態と比べる必要がある。読み取りと比較は、情報を記憶するためのバッファと、メモリ状態を比べるための比較器とを含む、追加的なロジック回路を必要とするかもしれない。ＭＲＡＭデバイスは、次いで、記憶された状態と書き込まれる状態が異なる場合にのみ、書き込まれる。この方法の利点の１つは、異なるビットのみが切り替えられるため、電力消費が低下することである。トグル書き込み方法の使用の追加的な利点は、単極性の電圧のみが必要であり、その結果、より小さなＮチャンネルトランジスタを使用して、ＭＲＡＭデバイスを駆動できることである。このメモリスタックが、１Ｔ１ＭＴＪメモリタイプに使用される場合、次のセルを読み取る間に、１つのセルに書き込むことが、可能であろう。これは、ディジットライン（２つのラインのうち書き込みに使用されるライン）が、読み取り電流パスから分離されているためである。しかしながら、スタックが、０Ｔ１ＭＴＪメモリタイプに使用される場合、読み取りおよび書き込み動作の両方が、ビットラインとワードラインの同一のセットを共有する。これは、“トグル書き込み”モードが、常に、書き込みの前に読み取りを必要とすることを意味し、これにより、合計の書き込み時間を著しく増加させる。本発明に係るメモリビットマップは、これに対する解決策を提供する。
【００２２】
一般的なＲＡＭ技術においては、情報は完全なワードにグループ化されて扱われる。各ワードは、複数のビット、例えば４、８または１６ビット等から成る。通常、ワード自信は、ランダムにアクセスすることができる。ワード内の個別のビットは、ランダムにアクセスすることはできない。１ビットだけのアクセスを要求するアプリケーションは、ワード全体を読み取らなければならない。ワードへの読み取りまたは書き込み動作に対し、アプリケーションは、ワードアドレスを指定する。読み取り／書き込み回路は、ワードアドレスを、ワードの第１ビットを含むメモリセルに対応する物理ワードライン番号およびビットライン番号に変換する。リード／ライト回路は、次いで、ワード全体が完了するまで、ビットライン番号を１増加させてメモリセルにアクセスすることにより、ワードの全ての連続するビットにアクセスする。ワードごとに、ビットは、物理的な行オーダーに配置される。これは、ワード内の連続するビットが、同一の行に位置することを意味する。全てのビットおよびワードは、メモリビットマップ内において、それぞれの固定アドレスを有する。
【００２３】
ビットメモリマップ
図２は、本発明に係るメモリアレイを示しており、このメモリアレイでは、メモリビットマップは、１ワード内の連続するビットが従来の直列オーダーに従わないように、再定義されている。本発明によると、１ワード内の隣接ビットは、同一のビットラインを共有せず、また、同一のワードラインを共有しない。本発明は、０Ｔ１ＭＴＪ  ＭＲＡＭ向けに例示されるが、基本的には、本発明は、（例えば電力を節約するための）ビットの条件書き込み、または２つの連続ビットの並列読み取りおよび書き込みを使用する（または必要とする）、どのようなメモリアレイにも適用可能である。特に、本発明に係るマッピングは、どのような余分なラインも導入することなく、書き込みをしている間の読み取り動作（read-while-write operation）を可能にする。図２の例では、ＭＲＡＭアレイは、８列×６行からなり、１ワードは、４ビットからなる。実際には、これらの数は異ならせることができる。２つの直交するラインのセットが、２つの異なるメタル平面に配置されている。一方のセットは、ビットライン（列方向）と呼ばれ、ＢＬ１〜ＢＬ８で示されている。他方のセットは、ワードライン（行方向）と呼ばれ、ＷＬ１〜ＷＬ６で示されている。メモリ素子（ＭＴＪ−ダイオードスタック）が、ラインの交点に位置している。これは、メモリ素子２１０で示されている。この例では、メモリ素子は、ＭＴＪ２１４と直列の選択デバイス２１２を含む。選択デバイスは、非線形のＶ−Ｉ特性を有するダイオードまたはデバイスとしてもよく、また、他の任意の適切な０Ｔ１ＭＴＪメモリセルを用いてもよい。
【００２４】
従来のビットマップでは、第１ワード（ワード１）は、セル（１−１）（２−１）、（３−１）、（４−１）を含んでおり、ここで、第１のインデックスは、列番号（ビットライン）を表し、第２のインデックスは、行番号を表している。ワード２は、ビット（５−１）、（６−１）、（７−１）、（８−１）等を含んでいる。このケースでは、同一ワードのビットは、同一の行に位置する。本発明に係るメモリアレイでは、この直列オーダーが崩されている。図２は、これを行うための適切なパターンを示している。この例では、ジグザグオーダーに記憶されたワードの連続ビットが、提案されており、ワード１は、（１−１）、（２−２）、（３−１）、（４−２）を含み、ワード２は、（５−１）、（６−２）、（７−１）、（８−２）を含み、右底の角のワード６まで、以下同様である。ワード１および２のための連続するビットアクセスが、図２において矢印で示されている。ワード１からワード６までの全てのワードは、灰色のセルを占有し、これは、合計セルの半分の量である。これら６つのワードは、ワードの第１グループを形成し、グループ１と呼ばれる。図３は、このことを、同様の方法で示しており、グループ２と呼ばれるワードの第２グループが、全ての白いセルを含むアレイの残りを満たしている。
【００２５】
数多くのマッピングが可能であることが、理解されるであろう。効果的な方法は、まず、例えばプログラムの制御下でプロセッサにより指定されるワードアドレスを、ワードの第１ビットの物理アドレスに変換することである。この物理アドレスは、ビットライン番号と、ワードライン番号とを含む。ここで示される例では、ワードは、偶数のビットを含み、偶数のワードが、１つのワードラインに当て嵌められる、と想定する。当業者は、異なるサイズのメモリ向けに、マッピングを適合させることができる。以下の定義を使用する。
・ＭＡは、例えばマイクロプロセッサにより供給され、第１ワードに対してＭＡ＝１から開始するワードアドレスであり、
・Ｎｗは、１行におけるワード数であり、
・Ｎｒは、アレイの行またはワードライン数であり、
・Ｗｓは、ワードサイズ（１ワードにおけるビット数）であり、
・Ｎａは、アレイにおけるビットの合計数である。
【００２６】
図２および図３のジグザグパターンのための、第１ビットおよび連続ビットのワードメモリアドレスから物理アドレスへの変換は、以下のように記述することができる。
グループ１のワードには（すなわち、ＭＡ≦Ｎａ／（Ｗｓ／２））
ｘ１＝［（ＭＡ−１）ＭＯＤ  Ｎｗ］×Ｗｓ＋１
ｙ１＝［（ＭＡ＋Ｎｗ−１）ＤＩＶ  Ｎｗ］×２−１
ｘｉ＋１＝ｘｉ＋１
ｙｉ＋１＝ｙ１＋（（ｘ１＋ｉ＋１）ＭＯＤ  ２）
グループ２のワードには：（すなわち、ＭＡ＞Ｎａ／Ｗｓ／２）
ｘ１＝［（ＭＡ−１）ＭＯＤ  Ｎｗ］×Ｗｓ＋１
ｙ１＝［（ＭＡ＋Ｎｗ−１）ＤＩＶ  Ｎｗ］＋２−Ｎｒ
ｘｉ＋１＝ｘｉ＋１
ｙｉ＋１＝ｙ１−（（ｘ１＋ｉ＋１）ＭＯＤ  ２
【００２７】
ＭＯＤは、除算の余りを返す関数である。これは、ｘが偶数の場合、（ｘ  ＭＯＤ  ２）が０であり、ｘが奇数の場合、１であることを意味する。好適な実施形態において、連続するビットライン番号が、ビットライン番号を増加させることにより生成される。基本的に、増分の因数を選択することができる。好ましくは、増分は１である。このように、ｘｉを用いて、Ｎビットを有するワードにおけるビットｂｉ（ｉ＝１〜Ｎ）のビットライン番号を示すと、ビットライン番号は、単純にｘｉ＋１＝ｘｉ＋１に従う。
【００２８】
基本的に、連続するビットの各ペアに対し、ワードライン番号の変化は、ワードライン番号を増加させることによって達成することもできる。上述したように、このような増分は、好ましくは１である固定因数を有してもよい。アレイの境界が到達されると、境界内に止まるための修正処置（例えばモジュロ演算を、アレイ内のワードラインの数に対し行うことを含む）が必要であるということを、理解されるであろう。ジグザグパターンを得るために、連続して増加するワードライン番号は生成されず、しかし代わりに、トグリング演算が行われる。このようなトグリングは、例えば上で行われた方法など、多くの方法で表すことができる。式は、従来のメモリマップに比べて、行番号（ｙ）のマッピングのみを、変化させる必要があり、一方、列番号（ｘ）は、通常の方法で決定される、ということを示している。多くの異なるジグザグパターンが、容易に達成可能であることを、理解されるであろう。
【００２９】
ワードメモリマップ
好適な実施形態において、読み取り／書き込み回路は、複数のワードＷｉのグループを、各連続アドレスにマップする際には、ワードＷｉの連続する最終ビットとワードＷｉ＋１の連続する第１ビットが、異なるワードラインと異なるビットラインの交点領域に位置するメモリセルの各ペアにマップされるように動作する。より概略的には、グループ内の全てのワードＷｉおよびＷｋに対して、ワードＷｉの連続する最終ビットとワードＷｋの連続する第１ビットが、異なるワードラインと異なるビットラインの交点領域に位置するメモリセルの各ペアにマップされる。これは、グループ内のランダムに選択されたワードへの高速な連続アクセスを可能にする。図２のジグザグパターンを使用し、グループ１内の全てのワードが、（奇数−奇数）ビットで始まり、（偶数−偶数）ビットで終わる。このようにして、グループ１のワードの最終ビットから、グループ１の他のワードの第１ビットへの遷移は、ビットライン（偶数から奇数へ）とワードライン（これも偶数から奇数へ）の両方の変化を伴う。その結果、ビットｉを書き込む間にビットｉ＋１を読み取るような連続ビット動作は、グループ１内のワードのワード境界をも越えて継続することができる。図３から、グループ２内の全てのワードが、（奇数−偶数）ビットにより始まり、（偶数−奇数）ビットにより終わることが見られ、例えば、ワード７は、（１−２）、（２−１）、（３−２）、（４−１）を含み、ワード８は、（５−２）、（６−１）、（７−２）、（８−１）を含み、以下同様となる。ここでも再度、動作を、グループ２内のワードのワード境界を越えて継続することができる。これは、グループ２のワードの最終ビットからグループ２の他のワードの第１ビットへの遷移が、ビットライン（偶数から奇数へ）とワードライン（奇数から偶数へ）の両方の変化を伴うためである。多くの応用において、いくつかのワードが、連続的にアクセスされる。これらのワードが、同一のグループ内にある限り、並列読み取り／書き込み動作は、以下により詳細に説明されるように、サイクルを失うことなく常に可能である。当業者は、述べられたルールに従う連続ワードのグループを容易に決定できるであろう。ワード内のビットマップを決定するための選択されたアルゴリズムに応じて、グループを設計する１つの方法は、多数のビットを有する架空のワードを使用し、ロングワードをメモリにマップするアルゴリズムを使用することである。ロングワードは、次いで、ワードの実際のビット数が達成される毎に、個別のワードに分割される。
【００３０】
同時読み取りおよび書き込み
請求項１に記載される不揮発性メモリアレイにおいて、読み取り／書き込み回路は、ビットｂｉの現在の値を読み取り、ｂｉの現在の値と新しい値が異なる場合にのみビットｂｉの書き込み動作のみを行うことにより、複数の連続ビットｂｉ（ｉ＝１．．．Ｎ）のデータワードを書き込むように動作し、このビットｂｉの条件付きの書き込み動作とビットｂｉ＋１の読み取り動作を、同時に行う。例として、特定の時点において、メモリが、４つのビットを、グループ１（図２）に属するワード１に書き込むよう要求されたと仮定する。メモリは、セル（１−１）の読み取りを開始し、次いで、セルの情報を知った上で、内容を変える必要がある場合にのみ、セル（１−１）への書き込み動作を実行する。同時に、メモリは、次のセルであるセル（２−２）の読み取りを開始することができる。セル（２−２）は、セル（１−１）とはどのラインも共有しないため、セル（２−２）の読み取りは、セル（１−１）への書き込みによって妨げられない。次に、メモリが、そう望まれる場合に、セル（２−２）への書き込みに進むと、同時に、メモリは次のセル（３−１）の読み取りを開始する。ワード１への書き込みシーケンスは、次に書き込まれるワードの第１のセルの読み取りの間に、セル（４−２）への書き込みで終了する。次のワードが、ワード２であると仮定する。シーケンスは、次に、読み取り（６−２）の間の書き込み（５−１）、読み取り（７−１）の間の書き込み（６−２）、読み取り（８−２）の間の書き込み（７−１）、次に書き込まれるワードの第１のセルの読み取りの間の書き込み（８−２）、となる。実際に、次のワードは、述べられた例のように、隣接するワードである必要はない。基本的に、次のワードは、全メモリアレイからランダムに選択することができる。次に書き込まれるワードが、前のワードと同一のワードラインのペア上に位置するが、異なるグループにある場合にのみ、衝突が起こる。例えば、ワード３に書き込んだ後、ワード１０が書き込まれる場合である（これらは異なるグループに属し、同一のワードライン３および４を共有する）。この場合、メモリコントローラは、前のワードの最後のビットを書き込んだ後に、次のワードの第１ビットを読み取るように決定する。この状況においてのみ、第１ビットを読み取るための余分な時間が、必要となる。しかしながら、この状況の可能性（頻度）は、非常に小さく、つまり１／（行数）である。現実では、行の数は、例えば、少なくとも数百あり、よって、衝突の状況の可能性（または頻度）は、１％未満である。
【００３１】
０Ｔ１ＭＴＪ  ＭＲＡＭ向けの回路設計
従来のＭＲＡＭの回路は、書き込み間の読み取り動作を可能にするよう、修正しなければならない。図２および図３は、ダイオードなどの選択されたデバイスを、ＭＴＪと直列に使用した０Ｔ１ＭＴＪ向けの、本発明に係る好適な回路を示している。行選択回路２２０は、同時に、２つの選択されたワードラインを、２つの個別の端子に接続することができ、一方は読み取りのための検知回路２３０に接続され、他方は書き込みのための行電流ソース２４０に接続される。電流シンク２９０も、ワードラインに接続され、電流を排出させる。列選択回路２７０は、選択されたビットラインが、電流シンク２５０と列電流ソース２６０に接続されることを確実にする。選択されてないビットラインおよびワードラインは、後述するように、正しいバイアスレベルに接続される。この配置によって、ビットへの書き込みを、次のビットの読み取りと同時に行うことができる。メモリの読み取り／書き込み回路２８０は、メモリの外部から要求される入力アドレスを、メモリ内のビットマップの実際のジグザグタイプに（上の式に従い）変換する役割を果たし、行選択回路２２０と列選択回路２７０を制御して、正しくアドレス指定させる。書き込みの間の読み取り動作の間にラインをバイアスし、迷走電流を遮断して、読み取りと書き込みが同時に生じた場合に、これらの間の相互妨害を回避するための、数多くの方法が可能である。
【００３２】
図４は、正しいバイアスレベルをセルに印加するための第１の実施形態を示している。この例では、４×４セルのアレイが与えられる。書き込み間の読み取り動作の間に、セル（２−２）が書き込みに対し選択され、一方で、セル（３−３）が読み取りに対し選択される、と仮定する。基本的に、同時の読み取りおよび書き込み動作の複雑さにより、従来のケースよりも多くのバイアスレベルが、迷走電流を遮断するために必要である。この実施例では、３つの主な個別の電圧レベル、Ｖ１＜Ｖ２＜Ｖ３が用いられる。メモリがスタンバイモードである際、全てのビットラインが、Ｖ３にあり、一方で、全てのワードラインがＶ２にあり、よって、全てのダイオードが、逆バイアスされ、セルには電流が流れていない。書き込み間の読み取り動作の間は、点ＡがＶ３に止まる間、ビットライン２（ＢＬ２）の点Ｂが、Ｖ３’＜Ｖ３に下げられ、ＢＬ２を流れる書き込み電流Ｉｗｒｉｔｅを引き出す（図４Ｂの上側の表に示す）。同様に、点ＣがまだＶ２にある間、ワードライン２（ＷＬ２）の点Ｄが、Ｖ２’＜Ｖ２に下げられ、ＷＬ２を通じて第２の書き込み電流Ｉｗｒｉｔｅを生成する。２つの書き込み電流パルスは、書き込みの方策に応じて、異なるタイミングを有することができる。ここで示されるケースでは、２つのパルスが、同一のタイミングを有する。電圧レベルは、Ｖ３＞Ｖ３’＞Ｖ２＞Ｖ２’の関係が満たされるように選択される。この関係は、メモリアレイ（またはサブアレイ）が、多すぎるセルを含んでいない限り、可能である。これは、ラインの抵抗が（長いラインによって）大きすぎず、よって、ラインの端の間の電圧降下（すなわち、Ｖ３−Ｖ３’またはＶ２−Ｖ２’）が大きすぎないことを、確実にして、Ｖ３−Ｖ２’の差を、チップの供給電圧よりも、まだ小さく保つためである。例えば、１５０ｎｍの厚さ、２００ｎｍの幅および約１００μｍの長さを有するＣｕライン（１寸法内に約＞３００セルと同等）では、このラインの端の間の電圧降下は、１０ｍＡが書き込みに必要である場合に約０．５Ｖであることを、計算が示している。３Ｖのチップの典型的な供給電圧では、上述の関係は、十分に可能である。上述の関係は、書き込みの間にアレイ全体の全てのダイオードが逆バイアスされることを、確実にするものである。
【００３３】
ここで読み取り動作を参照すると、同時にＢＬ３が、Ｖ２”＜Ｖ２に設定され（図４Ｂの中央の表を参照）、検知電流を、図４Ａに示されるように、ＷＬ３（まだＶ２にある）からセル（３−３）を通じて、ＢＬ３に生成する。差Ｖ２−Ｖ２”は、比較的小さく、ほぼ数百ｍＶである。また、同時に、全ての選択されていないワードライン、すなわちＷＬ１およびＷＬ４が、Ｖ１にバイアスされ、これは、Ｖ２”よりも小さい（図４Ｂの下側の表）。この例のように、Ｖ１は、Ｖ２’よりも高くなければならないと制約されるものではなく、小さくてもよい。図４の例では、セル（２−２）が、書き込みに選択され、一方で、セル（３−３）が、読み取りに選択される。書き込み電流が、太い黒色の経路を流れ、読み取り（検知）電流が、灰色の経路を流れる。
【００３４】
上のバイアス方法により、書き込み間の読み取り動作の間は、全てのダイオードが、逆バイアスされ、よって、ダイオード（３−３）および時にはダイオード（３−２）が検知される以外は、電流を伝えない。ダイオード（３−３）は、順バイアスされ、したがって、検知電流を検知回路から電流シンクへ通過させる。検知回路内で、電流を電圧に変換することにより、セル（３−３）の状態を検出することができる。時には、ダイオード（３−２）を、順バイアスすることもできる。これは、このダイオードが、ワードライン上の点Ｃにおいて端の近くに位置している場合に、生じる可能性があり、したがって、ダイオードのｐ電極における電圧が、Ｖ２”でバイアスであるｎ電極よりも大きいかもしれない。小さな電流が、書き込み電流から迷走し、セル（３−２）を流れて、検知電流に合流し、その結果、わずかに高い電流を、点Ｆにて生じさせる。しかしながら、この状況は、どのような問題も起こさない。それは、検知回路は、点Ｅを流れ、よって、選択されたセル（３−３）を流れる電流のみを検知するからである。（３−２）を通る電流は、ＷＬ２の書き込み電流からいくらかの量を抽出する。しかしながら、これは、書き込み電流に比べるとごく少量であり、書き込み動作の害にはならない。
【００３５】
問題を生じないことが照明されてはいるが、第１の実施形態においては、書き込み間の読み取り動作の間に、少量の書き込み電流が検知経路に漏れる可能性が、いくらか存在する。図５は、異なるバイアス方法を有する第２の実施形態を示している。この方法の利点は、これが、全ての迷走電流を完全に遮断することである。図５Ｂの表は、バイアスに用いられる電圧レベルの関係、Ｖ３＞Ｖ３’＞Ｖ２＞Ｖ２’＞Ｖ１＞Ｖ１’を示している。差Ｖ３−Ｖ３’および、Ｖ１−Ｖ１’は、それぞれ、書き込みの間のビットラインおよびワードラインにおける電圧降下である。差Ｖ２−Ｖ２’は、検知経路を通じた検知電流の生成に用いられる。書き込み電流は、読み取り電流よりもずっと大きいため、Ｖ２−Ｖ２’は、Ｖ３−Ｖ３’またはＶ１−Ｖ１’よりも小さい。アレイは、述べられた関係が満たされるように設計されなければならず、全てのレベルの合計の差が、チップの供給電圧内でなければならない。スタンバイの間、全てのビットラインが、Ｖ３にバイアスされ、一方で、全てのワードラインが、Ｖ１にバイアスされる。全てのダイオードが、逆バイアスされているために遮断される。書き込み間の読み取り動作の間は、ＢＬ２の点Ｂが、Ｖ３’にプルダウンされ、書き込み電流を生成する。同様に、ＷＬ２の点Ｄが、Ｖ１’にプルダウンされ、書き込み電流を引き出す。同時に、ＢＬ３が、Ｖ２’に設定され、一方で、ＷＬ３がＶ２に引き上げられ、順バイアスをダイオード（３−３）に生成し、これにより、セル（３−３）に、検知電流を通過させる。この場合、読み取りされるセルのダイオード（３−３）を除く全てのダイオードが逆バイアスされ、遮断される。図５において、セル（２−２）が書き込みに選択され、セル（３−３）が読み取りに選択される。書き込み電流は、太い黒色の経路を流れ、読み取り（検知）電流は、灰色の経路を流れる。
【００３６】
本発明は、ｐ−ｎ接合ダイオードスタックの上に設けられたＭＴＪスタックを含むＭＲＡＭ構造に限定されないことを、理解されたい。本発明は、非線形の金属−絶縁−金属スタック、キャメル（Camel）ダイオード、平面ドープのバリアデバイス、またはバックワードダイオードなどの、ＭＴＪスタックと選択デバイスとしてのスタックとを含むどのような構造にも、同等に良好に適用することができる。当業者は、これらのケースに対し、異なるバイアス方法を設計することができる。
【００３７】
上述の実施形態は、本発明の限定ではなく例示であり、当業者は、添付の特許請求の範囲から逸脱することなく、多くの代わりの実施形態を設計できることに留意されたい。特許請求の範囲では、括弧内に配置された参照符号はいずれも、請求項の限定として解釈されるべきではない。“備える”および“含む”という語は、請求項に列記されるもの以外の要素またはステップの存在を除外しない。
【図面の簡単な説明】
【００３８】
本発明のこれらおよび他の態様は、以下に説明される実施形態を参照して明確にされ、説明されるであろう。
【図１】図１は、ＭＴＪセルを有するクロスバーメモリを示している。
【図２】図２は、ワードの第１グループに対する、本発明に係る好適なマッピングパターンを示している。
【図３】図３は、ワードの第２グループに対する、本発明に係る好適なマッピングパターンを示している
【図４】図４は、０Ｔ１ＭＴＪ  ＭＲＡＭに対する、バイアスレベルの第１の実施形態を示している。
【図５】図５は、０Ｔ１ＭＴＪ  ＭＲＡＭに対する、バイアスレベルの第２の実施形態を示している。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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