(57)【要約】本発明は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）においてデータ誤りを低減するための方法、および、その装置に関するものである。開示された方法では、データビットおよびその誤り訂正符号（ＥＣＣ）検査ビットを、記憶領域に格納する。その後、データビットおよびＥＣＣ検査ビットを読み出し、誤りを検出および検査する。次に、カウントに基づいてデータのリフレッシュを開始し、（記憶領域に格納されたデータビットおよびそのＥＣＣ検査ビットにアクセスし、最後に、記憶領域に対して、データビットおよびＥＣＣ検査ビットの検査、訂正、および復元を行うことにより、）上記データビットおよびそのＥＣＣ検査ビットをリフレッシュする。
2006527447.tif 000002
【特許請求の範囲】
【請求項１】
データビットおよび上記データビットに対応する誤り訂正符号（ＥＣＣ）検査ビットを、記憶領域に格納する工程と、上記データビットおよび上記誤り訂正符号検査ビットを読み出す工程と、
上記データビットを上記誤り訂正符号検査ビットを用いて検査・訂正する工程と、
上記記憶領域に格納された上記データビットおよび上記誤り訂正符号検査ビットにアクセスし、上記データビットを上記誤り訂正符号検査ビットを用いて検査・訂正し、上記データビットおよび上記誤り訂正符号検査ビットを上記記憶領域に復元することにより、上記データビットおよび上記誤り訂正符号検査ビットのリフレッシュを行う工程とを含み、上記リフレッシュを行う工程は、カウントに基づいている、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）のデータ誤りを低減するための方法。
【請求項２】
上記カウントは、上記データビットを対応する上記誤り訂正符号検査ビットを用いて検査するときに誤りを計数する、請求項１に記載の方法。
【請求項３】
上記リフレッシュを一定の時間間隔で行う、請求項１に記載の方法。
【請求項４】
上記リフレッシュを、半選択パルスを上記磁気抵抗ランダムアクセスメモリに供給した回数に基づいて実行する、請求項１に記載の方法。
【請求項５】
上記リフレッシュを、半選択パルスを上記磁気抵抗ランダムアクセスメモリのサブアレイに供給した回数に基づいて実行する、請求項２に記載の方法。
【請求項６】
さらに、上記磁気抵抗ランダムアクセスメモリへの書き込みを行わない間隔を決定し、上記間隔の間は上記リフレッシュを省略する、請求項１に記載の方法。
【請求項７】
上記データビットおよび上記誤り訂正符号検査ビットを、上記データビットを格納するのに予測される様々な時間長に応じて、上記磁気抵抗ランダムアクセスメモリの複数の部分に格納する、請求項６に記載の方法。
【請求項８】
上記リフレッシュサイクルを、少なくとも１つの時間間隔およびグローバルカウンタに基づいて実行する、請求項１に記載の方法。
【請求項９】
上記データビットおよび上記誤り訂正符号検査ビットを、上記磁気抵抗ランダムアクセスメモリのアレイ全体で統計的に分散した位置に格納する、請求項１に記載の方法。
【請求項１０】
上記誤り訂正符号検査ビットはパリティビットを含んでいる、請求項１に記載の方法。
【請求項１１】
上記データビットは、上記磁気抵抗ランダムアクセスメモリの抵抗の状態に対応して、「０」または「１」の値を有する、請求項１に記載の方法。
【請求項１２】
上記磁気抵抗ランダムアクセスメモリは複数のトンネル接合（ＴＪ）メモリセルを含み、上記各トンネル接合メモリセルは、障壁層によって隔てられた少なくとも２つの磁性層を有し、上記磁性層の少なくとも１つは、デバイス抵抗の高い反平行状態とデバイス抵抗の低い平行状態との間の選択的なスイッチングが、上記反平行状態と上記平行状態とのそれぞれに対応する磁場にさらされることによって可能である、請求項１１に記載の方法。
【請求項１３】
上記格納を、上記トンネル接合メモリセルの意図しない磁化状態の反転が統計的に有意な割合となるように、磁場を誘起する電流を抑制して行う、請求項１２に記載の方法。
【請求項１４】
上記格納を、大きさを縮小した上記磁気抵抗ランダムアクセスメモリの上記トンネル接合メモリセルに対して、上記トンネル接合メモリセルの意図しない磁化状態の反転が統計的に有意な割合となるように行う、請求項１３に記載の方法。
【請求項１５】
上記誤り訂正符号検査ビットを格納するのに必要な領域を、上記トンネル接合メモリセルの大きさを縮小することで上記磁気抵抗ランダムアクセスメモリの領域を縮小することにより供給する、請求項１４に記載の方法。
【請求項１６】
上記データビットおよび上記誤り訂正符号検査ビットを、短い語長を有する高速の上記磁気抵抗ランダムアクセスメモリの語として格納する、請求項１２に記載の方法。
【請求項１７】
格納された上記データビットおよび上記誤り訂正符号検査ビットを読み出すためのサイクル時間は、約５０ｎｓまたはそれ以下である、請求項１６に記載の方法。
【請求項１８】
さらに、上記誤り訂正符号検査ビットの数が上記データビットに比例して低減するように、フラッシュメモリをエミュレートすることを含む、請求項１２に記載の方法。
【請求項１９】
上記データビットおよび上記誤り訂正符号検査ビットの格納動作、および、上記データビットおよび上記誤り訂正符号検査ビットの読み出し動作を、選択的に与えられた長さのサイクル時間で実行する、請求項１２に記載の方法。
【請求項２０】
複数のデータビットの送受信に適用される入出力インターフェース、および、
上記入出力インターフェースと記憶領域とに結合されたＥＣＣプロセッサを含み、
上記ＥＣＣプロセッサは、複数の受信データビットおよび誤り訂正符号（ＥＣＣ）検査ビットを上記記憶領域に格納する前に、上記複数の受信データビットに対応する上記誤り訂正符号検査ビットを生成し、上記記憶領域から読み出したデータビットの全ての誤りを、上記記憶領域から読み出した上記誤り訂正符号検査ビットを用いて検査および訂正することに適用される、磁気抵抗ランダムアクセスメモリ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の属する技術分野〕
本発明は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）内で生成されたデータ誤りを低減するための方法、および、その装置に関するものである。特に、本発明は、ＭＲＡＭ内のデータの完全性を保護するためにスイッチング電流を低減する方法に関するものである。
【０００２】
〔発明の背景〕
近年、半導体技術は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）素子形成用の磁気の原理と結びつき、発展してきた。この方法では、バイナリ「１」または「０」の存在が、電荷の生成によるのではなく、磁気層によって得られた電子のスピンによって示される。
【０００３】
ＭＲＡＭは、異なる金属層として互いに直交するように配置された多数の導線を含んでいる。直交した導線同士が交差している位置は、クロスポイントと呼ばれている。各クロスポイントには、直交した２つの導線の間に磁性積層体（以下、積層体と称する）が配置されている。
【０００４】
「０」または「１」で示されるバイナリ情報は、積層体の中の磁気双極子の異なる配列として格納される。クロスポイントでは、導線の１つを流れる電流が、その導線の周りの磁場を誘起する。このようにして、誘起された磁場により、積層体における磁気双極子の配列が調整可能である。もう一方の導線を流れる別の電流は、他の磁場を誘起し、積層体における磁場の極性の再配列を可能にする。これらの導線のうちの一方を流れる電流が十分に強い場合には、この電流によりこの導線に連結された積層体の内容を破壊することができる。しかし、特定の積層体を選択的にプログラムするには、これら両方の導線を流れる電流が必要である。
【０００５】
積層体の磁気双極子の配列により、積層体の電気抵抗が変わる。例えば、バイナリ「０」が積層体に格納されている場合の積層体の抵抗は、バイナリ「１」が格納されている場合の上記積層体の抵抗とは異なる。この抵抗は、検出されるときに、格納された論理値を決定する積層体の抵抗である。
【０００６】
ＭＲＡＭ素子は、他の半導体メモリ素子とは異なる動作を行うので、設計上および製造上の問題が生じる。これらの問題のうちの１つは、「ソフトエラー」の生成に関するものである。「ソフトエラー」は、データを破壊するという障害はあるが、回路自体には影響しない。
【０００７】
「ソフトエラー」が生じる原因はたくさんある。例えば、「ソフトエラー」は、磁気双極子の意図しない再配列によって生成される恐れがある。このような反転は、最終的に、積層体の抵抗および該積層体に格納されたバイナリ値に影響を与え得る。低電力化するために、マイクロ電子デバイスの動作電圧および大きさが縮小し続けるにつれて、高密度の半導体デバイスがより広範に用いられるようになる。しかし、高密度の半導体デバイスは、上記のような再配列を引き起こす高発熱特性を呈する。
【０００８】
第１の問題と密接に関連するが、データの完全性に影響を与える第２の問題は、ＭＲＡＭへのデータストリームの書き込み中に生じる。理想の磁気メモリセルが有する磁気選択性が、ワード線による磁場を表す磁化困難軸と、ビット線による磁場を表す磁化容易軸とに沿って生じるということは、当業者に周知である。ＭＲＡＭ記憶セルがワード線とビット線とのクロスポイントに位置し、書き込みが、局所的に強められた磁場によって行われるので、隣り合うセルまたは他の意図しないセルへの書き込みを行うことなく、個々のメモリセルに書き込みを行うことは、時として難しいものになる。なぜなら、通常、メモリセルへの書き込みは、選択されたセルが位置するクロスポイントにおいて同時にビット線とワード線とを通過する電流を伴うからである。選択されたセルに、ワード線電流とビット線電流とによって生成された磁場のベクトル和である磁場が生じる。選択されたセルと同じビット線または同じワード線を共有している全ての他のセルは、半選択されており、したがって、それらのセルにはビット線による磁場またはワード線による磁場が生じる。従来知られているように、ワード線による磁場とビット線による磁場とのベクトル和は、ワード線による磁場またはビット線による磁場の個々の磁場よりもほんの少し大きいだけであるので、特にセルの不均一なスイッチング特性が考慮される場合がそうであるように、半選択されたセルに対する選択されたセルの選択性は低い。選択されたセルの磁場の強さと半選択されたセルの磁場の強さとの差は、書き込み選択マージンとして知られている。
【０００９】
ＭＲＡＭ内のセルの形状または大きさが様々であることにより、セルの磁場の閾値が様々に生じる。該磁場の閾値があまりに大きいと、いくつかの半選択されたセルに格納されている状態を不所望に反転させることなく選択されたセルに書き込みを行うことができなくなってしまい、したがって、格納されたデータの信頼性および妥当性が問題になる。温度およびプロセスの変動といった、環境や他の要因が、書き込み選択マージンに不都合な影響を与える可能性もある。さらに、セルが、規定のスイッチング磁場よりも弱い磁場の繰り返し反転にさらされたときに、セルの状態が自然にスイッチングしてしまう状態では、許容できる書き込み選択マージンがさらに狭まるので、個々のセルの選択性をより大きくすることが必須となる。図１に、実例を示す。
【００１０】
図１は、ＭＲＡＭセルの磁気選択性を示す従来技術の図である。特定のＭＲＡＭセルにおいて交差しているワード線とビット線との電流が、点（１１０）の磁化困難軸に沿った磁場、および、点（１３０）の磁化容易軸に沿った磁場をそれぞれ形成すると仮定する。セルの磁気状態をスイッチさせるために必要な磁場（Ｈｘ、Ｈｙ）は、境界（１００）と等しいか、または、該境界を越えている必要がある。当業者にスイッチングアステロイドとして周知のこの境界曲線（１００）は、Ｈｘ２／３＋Ｈｙ２／３＝Ｈｋ２／３という関係を満たしている。ここで、Ｈｘは、困難軸方向の磁場、Ｈｙは容易軸方向の磁場、Ｈｋは異方性磁場である。選択されたＭＲＡＭをさらす磁場として、スイッチングアステロイドの境界（１００）の外側の磁場、例えば点（１２０）に相当する磁場を用いれば、ＭＲＡＭセルを容易軸磁場方向に配列させる状態に書き込むには十分な大きさとなる。半選択されたセルの状態は変わらない。なぜなら、該セルに影響を与える磁場（つまり、点（１１０）および（１３０）に相当する磁場）が、スイッチングアステロイドの境界（１００）内に依然として存在するからである。
【００１１】
データの完全性に影響を与えるこれらの問題以外にも、データに不都合な影響を与え得る多くの他の事項が存在し、それらの事項には温度や電荷などの動作条件が含まれる。しかし、データの完全性の問題の原因に関わらず、ＭＲＡＭ動作への影響を取り除くか、または、少なくとも最小化する新しいシステムおよび方法が必要である。本発明は、コストをかけずに簡単に実施できる、データの完全性に影響を与える誤りを解決するためのシステムおよび方法を提示する。
【００１２】
本発明の記載では、実例を挙げるために、上述した初めの２つの問題が、本発明の利益を明示するために至るところで用いられていることに、留意すべきである。特に、意図しない反転への対応に関しては、本発明を、データの完全性を保護するためにデータ誤りを最小化すべき他の状況に適用することができる。
【００１３】
〔発明の概要〕
本発明は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）においてデータ誤りを低減するための方法、および、その装置に関するものである。本発明によって提示された方法では、データビットおよび誤り訂正符号（ＥＣＣ）検査ビットを、記憶領域に格納する。次に、データビットおよびＥＣＣ検査ビットを読み出し、データビットの誤りをＥＣＣ検査ビットを用いて検査・訂正する。次に、カウントに基づいてデータのリフレッシュを開始する。データビットおよびそのＥＣＣ検査ビットをリフレッシュするには、記憶領域に格納されたデータビットおよびそのＥＣＣ検査ビットにアクセスし、最終的に、記憶領域に対して、データビットおよびＥＣＣ検査ビットの検査、訂正、および復元を行う。本発明の実施形態では、ＭＲＡＭの誤りに対する耐性をさらに上げるために、格納されたデータビットおよびＥＣＣ検査ビットを、ある他の基準に基づいてリフレッシュする。
【００１４】
〔図面の簡単な説明〕
図１は、ＭＲＡＭセルの磁気選択性を示す従来技術の図である。
【００１５】
図２は、誤り訂正（ＥＣＣ）およびリフレッシュサイクル装置を用いたシステムを示す、本発明の一実施形態のブロック図である。
【００１６】
図３は、ＭＲＡＭの、スイッチング電流と様々なトンネル接合素子（ＴＪ）幅との関係を示す図である。
【００１７】
図４は、語長に応じた電流電圧スイッチ（ＣＶＳ）の大きさと、様々なＴＪ幅との関係を示す図である。
【００１８】
図５は、クロスポイントのセルを設計し様々なＴＪ幅を実現するために、例えば誤り訂正符号（ＥＣＣ）を用いる場合と、該符号を用いない場合とで、ＭＲＡＭの電流電圧スイッチの所要サイズを比較した図である。
【００１９】
図６は、ＴＪの断面図を示す。
【００２０】
〔好適な実施例の詳細な説明〕
本発明の第１実施形態は、ＭＲＡＭのスイッチング電流を低減できるように、ＭＲＡＭに格納されたデータの誤りを検査および訂正するための誤り訂正符号（ＥＣＣ）を使用するものである。以下で詳細に説明されるように、スイッチング電流の低減から多くの利点が得られる。さらに、本発明の他の実施形態では、ＥＣＣのみまたはリフレッシュサイクルのみを使用する場合よりも大きな利点を得るために、誤り検出および訂正をリフレッシュサイクルと組み合わせている。
【００２１】
本発明の一実施形態のシステムブロック図について、図２に示す。このような実施形態では、入出力（Ｉ／Ｏ）インターフェース（２１０）は、処理されるデータ（２４０）を受信する。Ｉ／Ｏインターフェース（２１０）はＥＣＣプロセッサ（２２０）と通信し、ＥＣＣプロセッサ（２２０）はＩ／Ｏインターフェース（２１０）から受信したデータビット用のＥＣＣ検査ビットを生成する。次に、データビットおよびそのＥＣＣ検査ビットを、ＭＲＡＭ記憶領域（２３０）に格納する。当業者に周知のように、ＥＣＣ検査ビットは、ハミング符号、パリティ検査ビットなどの多種多様な誤り訂正符号のうちの任意のものに従って符号化される。データビットを記憶領域（２３０）から後で読み出す場合に、ＥＣＣプロセッサ（２２０）は、記憶領域（２３０）から読み出したＥＣＣ検査ビットを用いて、誤りに関して当該データビットを検査する。
【００２２】
他の実施形態では、記憶領域（２３０）に格納されたデータビットおよびＥＣＣ検査ビットを含む情報をリフレッシュする時間および方法を制御するために、リフレッシュサイクル装置（２６０）が用いられる。リフレッシュサイクル装置（２６０）は、記憶領域（２３０）と通信する。本発明の実施形態では、リフレッシュサイクル装置（２６０）は、ＥＣＣプロセッサ（２２０）とも通信する。リフレッシュサイクル装置（２６０）は、格納された情報をリフレッシュするために、動作の実行を制御する。格納された情報をリフレッシュする工程は、ＥＣＣプロセッサ（２２０）がデータビットおよびＥＣＣ検査ビットの誤りを検査および訂正する時に、記憶領域（２３０）の特定の場所に格納されたデータビットおよびＥＣＣ検査ビットを読み出す工程と、次に、データビットとＥＣＣ検査ビットとのリフレッシュされた値を記憶領域（２３０）に復元する工程とを含んでいる。また、ＭＲＡＭ記憶領域（２３０）のある場所の内容を、Ｉ／Ｏインターフェース（２１０）から外部に供給されるデータ（２４０）として読み出す時、検査・訂正された情報を復元することにより、上記場所をリフレッシュすることができる。格納された情報をリフレッシュする他の方法として、記憶領域（２３０）のいくつかの場所または全ての場所から情報を体系的に読み出す方法があり、データ（２４０）をＩ／Ｏインターフェース（２１０）を越えて外部に伝達することを必要としない。特定の実施形態では、リフレッシュサイクル装置（２６０）は、ある基準に基づいてリフレッシュ動作をトリガするためのリフレッシュカウンタ（２６５）を含んでいる。これについては、以下に詳述する。
【００２３】
以下で紙面を割いて説明するように、誤り検出・訂正と、リフレッシュサイクルとの両方が、データの完全性を改善するが、これら２つの組み合わせによる利点はたくさんある。一例としては、一方の構成のみを使用することによる不都合な点は、もう一方の補足的な構成を注意深く制御し、使用することにより、低減される。さらに、誤り検出訂正およびリフレッシュサイクルにより、電力消費に関してすでに困難を抱えているシステムにおいて、電力消費を低減できる。これらの利点および他の利点は、図３〜図５に記載の関係を検討することにより、よりよく理解される。
【００２４】
図３は、ＭＲＡＭ内のメモリセルのトンネル接合素子（ＴＪ）の様々な幅に対して、ＥＣＣを用いたときと用いないときとについて、多種多様な長さの語でデータビットを格納した後で必要となるスイッチング電流を示したものである。図３を検討して分かるように、図の縦軸上のデータ点によって示しているように、ＥＣＣを用いない場合には、異なるＴＪ幅に対して約１１ｍＡおよび１３ｍＡというそれぞれ大きなスイッチング電流が必要となる（語長がゼロであるということは、ＥＣＣを用いないということである）。ＥＣＣビットを含む様々な語長に対して示された曲線から分るように、ＥＣＣを用いた場合には、スイッチング電流を７ｍＡ台および９ｍＡ台の程度にそれぞれ小さくすることができ、これは比較的長い語長であっても変わらない。
【００２５】
ここで、ＭＲＡＭ内のメモリセルの構造に関する情報のいくつかが必要である。ＭＲＡＭセルでは、電流供給線を電流が流れることにより１つの磁場が生成されるように、トンネル接合素子（ＴＪ）がスイッチングトランジスタと電流供給線との間に配置されている。導体は、大抵の場合、電流供給線に対して直交しており、第２の磁界を生成する。ＴＪ（磁気トンネル接合素子（ＭＴＪ）とも呼ばれている）積層体の断面図を、図６に示す。
【００２６】
図６に示すように、ＴＪ積層体（６００）は、大気温度において高い磁気抵抗特性を示す金属の積層からなる。図６のこれらの積層された金属は、障壁層（６２０）（例えば、２つの磁性層（６３０）と（６４０）との間に挟まれた酸化物層）を含んでいる。なお、この点で、ＭＲＡＭがスピンバルブのように動作するのに対して、電流は、上記層の面に対して垂直に流れる。ＴＪに位置する２つの磁性層のうちの１つは、「自由」層である。その磁化は、外部磁場によって方向付けられている。一方、もう一方の層は固定されている、いわゆる「固着層」であり、その磁化の方向が反強磁性交換磁場によって固定されている。
【００２７】
したがって、トンネル接合素子（ＴＪ）を、高抵抗状態と低抵抗状態とにスイッチングすることができる。磁性層の磁化が反平行である場合に、トンネル接合素子の抵抗は高く、磁化が平行である場合に、抵抗は低い。これら２つの状態間の抵抗の相対的な変化は、材料を適切に選択することにより、最大４０％までにすることができる。このようにして、所望のバイナリ値「０」および「１」を生成する。同様に、ＴＪの動作は、上記デバイスが「書き込み」モードであるか、「読み出し」モードであるかを決定する。
【００２８】
データに影響を与える誤りが書き込みモードで生じるので、ここでは、読み出しモードについては、詳細に説明しない。読出しモードでは、ＭＲＡＭセルのスイッチングトランジスタは、そのベースに入力される正の電流パルスによって飽和状態（つまり、該スイッチングトランジスタを流れる電流が最大値を示す）を保っている。線を流れる電流は、トランジスタがＯＮ状態であるメモリセルのみを通過する。この電流により、トンネル接合素子の抵抗を測定することができる。次に、上記メモリセルを基準メモリセルと比較することにより、当該メモリセルの状態（「０」または「１」）が決定される。
【００２９】
これに対して、書き込みモードでは、トランジスタがＯＦＦ状態であり、電流が電流供給線および導体を流れる。この場合、ＴＪは、直交する２つの磁場にさらされる。一方の磁場は、「自由」層において磁化困難軸に沿ってかけられて、自由層の反転磁場を低減する。もう一方の磁場は、磁化を反転させてメモリセルに書き込みを行うために、磁化容易軸に沿ってかけられる。得られた各磁場はそれぞれ単独では磁化の反転を引き起こすには不十分なので、基本的には、線の交点に位置するメモリセルのみが反転される。
【００３０】
メモリセルを縮小すると、（活性化エネルギーに対する要求を満たす必要のある）最小許容スイッチング磁場が増加し、書き込み電流が増す。温度変化といった環境因子が、書き込み選択マージンに不都合な影響を与える可能性がある。これは、より小さなメモリセルのエネルギー値が熱揺らぎ（ｋＴ）に近くなるからである。再び図３を参照すると、この事実は、誤り検出・訂正が用いられないＭＲＡＭについては、縦軸上に１１ｍＡおよび１３ｍＡというスイッチング電流でデータ点が示されていることに反映されている。
【００３１】
図３に、１０年間の間に１回エラーが生じるのに必要な推定スイッチング電流を、様々なＴＪ幅に関して示す。該スイッチング電流およびＴＪ幅は、様々な語長に対して、ＥＣＣをも用いる場合に示されるデータ点で示されている。図３に示した例では、連続的な読み出しおよびランダム書き込み動作を２５６ＭｂｉｔのＭＲＡＭチップ上で行うと仮定した上で、１日につき１リフレッシュする割合を用いた。
【００３２】
ＭＲＡＭチップの誤り率は、主に、ゼロ磁場における活性化エネルギー（スイッチング）Ｅａ（０）のレベルによって決まる。異方性の形状および単一の自由層を有するセルでは、上記エネルギーＥａ（０）が以下の３つの要素、１）スイッチング磁場、２）自由層の体積、および、３）補正係数（小さなセル（＜２００ｎｍ）では１に近い）に依存するということが分っている。
【００３３】
読み出し動作およびいくつかの書き込み動作を連続的に行うと仮定して、ソフトエラーを１０年間のデバイス動作において約１回のエラーに最小化するために、約２００ｋＴという比較的高い活性化エネルギーＥａ（０）が必要である。微細化されたセルでは、自由層を厚くすることにより体積を縮小する必要がある。しかし、残念ながら、自由層を厚くすると、スイッチング磁場（Ｈｋ）が著しく増してしまう。
【００３４】
図３に示したように、誤り訂正を用いない場合、小さなセルに書き込むためには、大きなセルの場合と比べてより大きな電流が必要になる。例えば、図示したように、ＥＣＣを用いる場合、小さなセル（１００ｎｍ）に必要な電流は約１３ｍＡである。これに対して、大きなセル（２００ｎｍ）に必要な電流は、約１１ｍＡである。
【００３５】
しかし、誤り訂正・検出により、活性化エネルギーの必要性は緩和される。それは、より多くの障害に耐え得るからである。このことは、メモリのリフレッシュを１日に一度、つまり１０１２パルスごとに１回行う場合、および、リフレッシュを動作の一時間ごとに行う場合に当てはまり、そのような場合には、耐え得る誤りの量は相当大きくなる。ある例では、誤り検出訂正により、電流を最大３０％まで低減できる。ＴＪが小さい（＜１５０ｎｍ幅）場合には、このような環境ではＥＣＣ用のビットを追加する必要があっても、集積回路の大きさを最大３５％まで縮小することさえできる。
【００３６】
図３に戻って、より大きな（２００ｎｍ）ＴＪおよびより小さな（１００ｎｍ）ＴＪのほとんど全ての場合、ＥＣＣを用いることによりスイッチング電流を低減できる。大きな（２００ｎｍ）ＴＪでは、ＥＣＣを用いる場合の語長に応じて、スイッチング電流を１０．５ｍＡから７ｍＡと８ｍＡとの間で変化する範囲まで低減する。結果として、小さなＴＪでは、ＥＣＣを用いて、スイッチング電流を１３ｍＡから８．５ｍＡと９．５ｍＡとの間で変化する範囲まで低減する。また、ＥＣＣと同様に、リフレッシュサイクルも、活性化エネルギーの必要性を緩和してくれる。このリフレッシュサイクルは、誤りを含むストリームからデータを取り除くので、より多くの誤りに耐えられる。
【００３７】
残念ながら、ＥＣＣのみを用いたり、または、一定の時間間隔でＥＣＣによって単にリフレッシュするのでは、適切な解決にはならない。記憶領域がリフレッシュされているときは、書き込みも読み出しもできない。したがって、記憶領域を頻繁にリフレッシュしすぎると、アクセスの利用に支障がでる。しかし、本発明の他の実施形態では、リフレッシュサイクルの不都合および依存状態を、誤り検出・訂正による効果をうまく利用することにより、さらに低減できる。本実施形態では、一定の時間間隔で与えられるリフレッシュサイクルの代わりに、このようなサイクルが、ＭＲＡＭ全体またはその選択されたサブアレイ用の、半選択パルスカウンタによってトリガされる。カウンタは、図２に示したものと同様に用いられる。例えば、図２に示したように、ＥＣＣプロセッサ（２２０）は、特定数の誤りを検出した後か、あるいは、誤りが特定数だけ検出されなかったときに、記憶領域をリフレッシュするために、エラーカウンタを更新することができる。さらに、例えば、記憶領域が時々不活性であったり、読み出しのみが行われたりすることがあるように、特定のＭＲＡＭまたはそのサブアレイへの書き込み動作を実行しない間隔がある。書き込み動作を実行しないこのような間隔では、ＭＲＡＭまたはサブアレイ用のリフレッシュ動作を省略することができる。
【００３８】
リフレッシュサイクルを最小化するために、長期および短期の記憶用に、データを特定の部分集合またはグループ、すなわち特定のサブアレイに分類することが有効となる場合もある。当業者に知られているように、タイマまたはグローバルカウンタによってリフレッシュサイクルを決定する場合には、書き込み動作をアレイ全体に統計的に分散させる。これにより、特定のサブアレイにおいて半選択誤りが増えすぎるのを防止する。
【００３９】
ＥＣＣを用いる不都合のうちの１つは、データビットに関連した検査ビットを格納する必要があるという点である。チップごとにｂビット単位の記憶が可能なコンピュータシステムでは、チップの障害により、障害モードおよびもともと格納されているデータに応じて、出力データ中に１個からｂ個の誤りのあるビットが生じる可能性がある。ｂビットの符号誤りパターンは、各コンピュータチップに対してｂ個のビットにおいて、起こりうる２ｂ‐１通りの誤りパターンの全てのうちの１つを示すために用いられる。これにより、多数の専用の検査ビットを誤り検出・訂正として用いる必要がある。その結果、当業者に知られているように、ハミング符号といった多くのＥＣＣ符号では、２ｂ‐１ビット以下の長さを有する語で１つの障害を訂正するために、ｂ個の付加的なビットが必要となる。このことは、例えば、８（つまり、２４‐１）ビット語または１２８（つまり、２８‐１）ビット語では、それぞれ４個、８個の付加的なビットが必要になるということを意味する。これは、通常、あまり好ましいことではない。なぜなら、誤り検出および誤り訂正を行うために必要な付加的なビットおよび付加的な論理回路が、チップ上で面積をとりすぎるからである。
【００４０】
また、誤り訂正符号の使用に関する他の制限がある。このような制限の１つは、１つの語が読み出されるまでに、または、１つの語がリフレッシュおよび訂正されるまでに、ある一定の時間間隔の間に、その語に起ることが許される障害が１回のみである、というものである。このデバイスの非動作期間が長い場合には、誤り訂正に用いられる書き込みパルスの数が、リフレッシュサイクルにおける書き込みパルスの全数に比較して小さいということ、および、１つの語に対する障害が１つより多くなることを防止するために、最小活性化エネルギーが必要であることに、留意されたい。誤り訂正および誤り検出を行うことにより、活性化エネルギーＥａ（０）の下限を、約５０ｋＴという低い値にまで低減することができる。
【００４１】
本発明は、これら２つの課題に以下のように取り組む。誤り検出訂正を用いてＥａ（０）を約５０ｋＴに低減することができるので、スイッチング磁場も低減することができる。これにより、電流が低減され、集積回路領域が縮小される。それは、当業者に知られているような方法で用いられる、アレイの各端部に位置する電流電圧スイッチ（ＣＶＳ）の大きさを、スイッチング電流の低減により縮小することができるからである。あるＴＪの大きさでは、ビットを追加することによる所要面積の増加を、ＣＶＳの大きさを縮小して所要面積を低減することにより補償することができる。つまり、誤り検出訂正を行う魅力または魅力のなさは、語長だけでなく、ＴＪの大きさによって決まる。この構想は、図４を参照することによりよりよく理解できる。
【００４２】
図４は、リフレッシュサイクルを一日に一度実行する場合、様々な語長およびいくつかの様々なＴＪの大きさに対する、ＭＲＡＭセルおよび電流電圧スイッチの相対的な大きさを数学的に計算した結果を示すものである。図４において、１００％の目印として引かれた水平線４００は、誤り検出訂正を用いない場合のＭＲＡＭセルおよびＣＶＳの大きさを基準線として示したものである。その他の、誤り検出訂正を有するＭＲＡＭの相対的なＭＲＡＭセルおよびＣＶＳの大きさを示す曲線同士を比較すると、示されたＴＪ幅から、誤り検出訂正を用いることによりＭＲＡＭセルおよびＣＶＳの大きさに、上記セルに格納された語長に応じて最大約３０％までの変化幅を持たせることができるということが明らかである。ＥＣＣおよび長い語長を有するＭＲＡＭでは、ＭＲＡＭセルおよびＣＶＳの大きさは、ＥＣＣを有していないＭＲＡＭの大きさを１００％とすると、その約７０％である。結果として、誤り検出訂正を有するＭＲＡＭでは、ＭＲＡＭ集積回路領域を低減できる。なお、上記したように、ＭＲＡＭ集積回路領域の低減量は、語長が長くなるにつれて増す。なぜなら、データビットの数と比べて、より少ないＥＣＣ検査ビットしか必要としないからである。しかし、語長が約６４ビットよりも長い場合、ＭＲＡＭセルおよびＣＶＳの大きさの縮小は止まり始める。なぜなら、このように長い語長では、長い語長の多数の（半選択）セルが活性化エネルギーＥａ（０）を増加させ、これにより、このような場合に用いられる電流を増加させる必要があるからである。
【００４３】
図５は、１００ｎｍ、１５０ｎｍ、および、２００ｎｍの様々なＴＪ幅に対して（アスペクト比ＡＲ＝３）、誤り訂正検出を用いない場合と、および、誤り訂正検出を６４ビット語長のクロスポイントＭＲＡＭに用いる場合とで、１ビットあたりの平方μｍで、計算されたセルの大きさとＣＶＳの大きさとを比較した図である。図５の実例では、ＥＣＣとしてのハミング符号と１日に１回のリフレッシュサイクルとを使用した結果である。
【００４４】
３つの図（図３〜図５）を比較すると、いくつかのことが明らかになる。図３および図４では、ＥＣＣを用いなければ、また、強磁性ライナといった電流を低減するための他の方法を用いなければ、ＭＲＡＭセルの大きさを縮小することにより、電流が著しく大きくなる（＞１０ｍＡ）。これは、図５に示されているように、ＭＲＡＭ集積回路の縮小を鈍らせる。
【００４５】
高速のＭＲＡＭに対しては、本発明の他の実施形態に基づいた、異なるシナリオを導入することができる。このシナリオは、誤り検出訂正を有するＭＲＡＭでＮＡＮＤフラッシュメモリをエミュレートする方法を含んでいる。ＮＡＮＤフラッシュメモリについては、当業者に知られているので、ここでは詳述しない。
【００４６】
８ビットの倍数（×８）のＩ／Ｏ語幅を有する高速（５０ｎｓ）メモリでは、ＥＣＣビットは、付加するＥＣＣチェックビットの上位に先行する、８ビット語部分に基づく必要がある。この構想は、実例を用いると最もよく理解できる。１２８×８ビットＩ／Ｏ語に関して、１０年間に亘って、１０２４ビットのうちの１ビットの割合のソフトエラー率が期待され、かつ、８ビット幅の語の部分を読み出すために１２８回のサイクルが連続して実行される場合を仮定する。このような場合には、適時に８データビットの中の１エラーを訂正するために、各８データビットの出力ごとに、ＥＣＣ検査ビットが４ビット必要となる。これにより、５０％（８の中の４）の付加ビットが生じる。このような状況を扱うために、本発明の一実施形態では、図７に示したように、ＮＡＮＤフラッシュ（７００）を用いる。しかし、ＮＡＮＤフラッシュメモリをエミュレートする方法では、前述した方法に比べてアクセスが一般に遅くなるが、メモリから読み出された１０２４ビットを格納するために大きなバッファを適切に用い、バッファリングされたデータに誤り検出訂正を実行することにより、１０２４ビットＩ／Ｏ語において１エラーを検出および訂正するのに必要なＥＣＣ検査ビットの数を、１１に保つことができる。これは、Ｉ／Ｏ語において１０２４の全ビット数に対して、ＥＣＣ検査ビットの付加がわずか１％しか増加しないことを示す。
【００４７】
本発明を、ある好ましい実施形態について記載してきたが、当業者は、特許請求の範囲によってのみ限定される本発明の真の範囲および精神から離れることなくなされ得る多くの変型例および改善例を、理解するだろう。
【図面の簡単な説明】
【００４８】
【図１】ＭＲＡＭセルの磁気選択性を示す従来技術の図である。
【図２】誤り訂正（ＥＣＣ）およびリフレッシュサイクル装置を用いたシステムを示す、本発明の一実施形態のブロック図である。
【図３】ＭＲＡＭの、スイッチング電流と様々なトンネル接合素子（ＴＪ）幅との関係を示す図である。
【図４】語長に応じた電流電圧スイッチ（ＣＶＳ）の大きさと、様々なＴＪ幅との関係を示す図である。
【図５】クロスポイントのセルを設計し様々なＴＪ幅を実現するために、例えば誤り訂正符号（ＥＣＣ）を用いる場合と、該符号を用いない場合とで、ＭＲＡＭの電流電圧スイッチの所要サイズを比較した図である。
【図６】ＴＪの断面図を示す。
【図１】
2006527447.tif 000003
【図２】
2006527447.tif 000004
【図３】
2006527447.tif 000005
【図４】
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【図５】
2006527447.tif 000007
【図６】
2006527447.tif 000008
【手続補正書】
【提出日】平成17年4月25日(2005.4.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データビットおよび上記データビットに対応する誤り訂正符号（ＥＣＣ）検査ビットを、記憶領域（３０）に格納する工程と、
上記データビットおよび上記誤り訂正符号検査ビットを読み出す工程と、
上記データビットを上記誤り訂正符号検査ビットを用いて検査・訂正する工程とを含んだ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）のデータ誤りを低減するための方法において、
上記記憶領域（２３０）に格納された上記データビットおよび上記誤り訂正符号検査ビットにアクセスし、上記データビットを上記誤り訂正符号検査ビットを用いて検査・訂正し、上記データビットおよび上記誤り訂正符号検査ビットを上記記憶領域（２３０）に復元することにより、上記データビットおよび上記誤り訂正符号検査ビットのリフレッシュを行う工程を含み、上記リフレッシュを行う工程を、上記誤り訂正符号検査ビットを用いて上記データビットを検査するときに計数した誤りのカウントに基づいて実行するか、または、半選択パルスを上記磁気抵抗ランダムアクセスメモリに供給した回数に基づいて実行することを特徴とする方法。
【請求項２】
上記リフレッシュを、半選択パルスを上記磁気抵抗ランダムアクセスメモリのサブアレイに供給した回数に基づいて実行する、請求項１に記載の方法。
【請求項３】
さらに、上記磁気抵抗ランダムアクセスメモリへの書き込みを行わない間隔を決定し、上記間隔の間は上記リフレッシュを省略する、請求項１に記載の方法。
【請求項４】
上記データビットおよび上記誤り訂正符号検査ビットを、上記データビットを格納するのに予測される様々な時間長に応じて、上記磁気抵抗ランダムアクセスメモリの複数の部分に格納する、請求項３に記載の方法。
【請求項５】
上記データビットおよび上記誤り訂正符号検査ビットを、上記磁気抵抗ランダムアクセスメモリのアレイ全体で統計的に分散した位置に格納する、請求項１に記載の方法。
【請求項６】
上記誤り訂正符号検査ビットはパリティビットを含んでいる、請求項１に記載の方法。
【請求項７】
上記データビットは、上記磁気抵抗ランダムアクセスメモリの抵抗の状態に対応して、「０」または「１」の値を有する、請求項１に記載の方法。
【請求項８】
上記磁気抵抗ランダムアクセスメモリは複数のトンネル接合（ＴＪ）メモリセル（６００）を含み、上記各トンネル接合メモリセルは、障壁層（６２０）によって隔てられた少なくとも２つの磁性層（６３０／６４０）を有し、上記磁性層の少なくとも１つは、デバイス抵抗の高い反平行状態とデバイス抵抗の低い平行状態との間の選択的なスイッチングが、上記反平行状態と上記平行状態とのそれぞれに対応する磁場にさらされることによって可能である、請求項７に記載の方法。
【請求項９】
上記格納を、上記トンネル接合メモリセル（６００）の意図しない磁化状態の反転が統計的に有意な割合となるように、磁場を誘起する電流を抑制して行う、請求項８に記載の方法。
【請求項１０】
上記格納を、大きさを縮小した上記磁気抵抗ランダムアクセスメモリの上記トンネル接合メモリセル（６００）に対して、上記トンネル接合メモリセル（６００）の意図しない磁化状態の反転が統計的に有意な割合となるように行う、請求項９に記載の方法。
【請求項１１】
上記誤り訂正符号検査ビットを格納するのに必要な領域を、上記トンネル接合メモリセル（６００）の大きさを縮小することで上記磁気抵抗ランダムアクセスメモリの領域を縮小することにより供給する、請求項１０に記載の方法。
【請求項１２】
上記データビットおよび上記誤り訂正符号検査ビットを、短い語長を有する高速の上記磁気抵抗ランダムアクセスメモリの語として格納する、請求項８に記載の方法。
【請求項１３】
格納された上記データビットおよび上記誤り訂正符号検査ビットを読み出すためのサイクル時間は、約５０ｎｓまたはそれ以下である、請求項１２に記載の方法。
【請求項１４】
さらに、上記誤り訂正符号検査ビットの数が上記データビットに比例して低減するように、フラッシュメモリをエミュレートすることを含む、請求項８に記載の方法。
【請求項１５】
上記データビットおよび上記誤り訂正符号検査ビットの格納動作、および、上記データビットおよび上記誤り訂正符号検査ビットの読み出し動作を、選択的に与えられた長さのサイクル時間で実行する、請求項８に記載の方法。
【請求項１６】
複数のデータビットの送受信に適用される入出力インターフェース（２１０）、および、
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）の、入出力インターフェース（２１０）と記憶領域（２３０）とに結合されたＥＣＣプロセッサ（２２０）を含み、
上記ＥＣＣプロセッサ（２２０）が、複数の受信データビットおよび上記複数の受信データビットに対応する誤り訂正符号（ＥＣＣ）検査ビットを記憶領域（２３０）に格納する前に、上記誤り訂正符号検査ビットを生成し、上記記憶領域（２３０）から受信したデータビットの全ての誤りを、上記記憶領域（２３０）から読み出した上記誤り訂正符号検査ビットを用いて検査および訂正する、磁気抵抗ランダムアクセスメモリにおいて、
さらに、リフレッシュサイクル装置を含み、
上記リフレッシュサイクル装置は、格納されたデータビットおよび該データビットに対応する上記誤り訂正符号検査ビットにアクセスし、該誤り訂正符号検査ビットを用いて上記データビットを検査および訂正し、上記データビットおよび該誤り訂正符号検査ビットを記憶領域（２３０）に復元することにより、上記記憶領域（２３０）に格納された該データビットおよび該誤り訂正符号検査ビットのリフレッシュを行うことに適用され、
上記リフレッシュを、上記誤り訂正符号検査ビットを用いて上記データビットを検査するときに計数した誤りのカウントに基づいて実行するか、または、半選択パルスを磁気抵抗ランダムアクセスメモリに供給した回数に基づいて実行することを特徴とする磁気抵抗ランダムアクセスメモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の属する技術分野〕
本発明は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）内で生成されたデータ誤りを低減するための方法、および、その装置に関するものである。特に、本発明は、ＭＲＡＭ内のデータの完全性を保護するためにスイッチング電流を低減する方法に関するものである。
【０００２】
〔発明の背景〕
近年、半導体技術は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）素子形成用の磁気の原理と結びつき、発展してきた。この方法では、バイナリ「１」または「０」の存在が、電荷の生成によるのではなく、磁気層によって得られた電子のスピンによって示される。
【０００３】
ＭＲＡＭは、異なる金属層として互いに直交するように配置された多数の導線を含んでいる。直交した導線同士が交差している位置は、クロスポイントと呼ばれている。各クロスポイントには、直交した２つの導線の間に磁性積層体（以下、積層体と称する）が配置されている。
【０００４】
「０」または「１」で示されるバイナリ情報は、積層体の中の磁気双極子の異なる配列として格納される。クロスポイントでは、導線の１つを流れる電流が、その導線の周りの磁場を誘起する。このようにして、誘起された磁場により、積層体における磁気双極子の配列が調整可能である。もう一方の導線を流れる別の電流は、他の磁場を誘起し、積層体における磁場の極性の再配列を可能にする。これらの導線のうちの一方を流れる電流が十分に強い場合には、この電流によりこの導線に連結された積層体の内容を破壊することができる。しかし、特定の積層体を選択的にプログラムするには、これら両方の導線を流れる電流が必要である。
【０００５】
積層体の磁気双極子の配列により、積層体の電気抵抗が変わる。例えば、バイナリ「０」が積層体に格納されている場合の積層体の抵抗は、バイナリ「１」が格納されている場合の上記積層体の抵抗とは異なる。この抵抗は、検出されるときに、格納された論理値を決定する積層体の抵抗である。
【０００６】
ＭＲＡＭ素子は、他の半導体メモリ素子とは異なる動作を行うので、設計上および製造上の問題が生じる。これらの問題のうちの１つは、「ソフトエラー」の生成に関するものである。「ソフトエラー」は、データを破壊するという障害はあるが、回路自体には影響しない。
【０００７】
「ソフトエラー」が生じる原因はたくさんある。例えば、「ソフトエラー」は、磁気双極子の意図しない再配列によって生成される恐れがある。このような反転は、最終的に、積層体の抵抗および該積層体に格納されたバイナリ値に影響を与え得る。低電力化するために、マイクロ電子デバイスの動作電圧および大きさが縮小し続けるにつれて、高密度の半導体デバイスがより広範に用いられるようになる。しかし、高密度の半導体デバイスは、上記のような再配列を引き起こす高発熱特性を呈する。
【０００８】
第１の問題と密接に関連するが、データの完全性に影響を与える第２の問題は、ＭＲＡＭへのデータストリームの書き込み中に生じる。理想の磁気メモリセルが有する磁気選択性が、ワード線による磁場を表す磁化困難軸と、ビット線による磁場を表す磁化容易軸とに沿って生じるということは、当業者に周知である。ＭＲＡＭ記憶セルがワード線とビット線とのクロスポイントに位置し、書き込みが、局所的に強められた磁場によって行われるので、隣り合うセルまたは他の意図しないセルへの書き込みを行うことなく、個々のメモリセルに書き込みを行うことは、時として難しいものになる。なぜなら、通常、メモリセルへの書き込みは、選択されたセルが位置するクロスポイントにおいて同時にビット線とワード線とを通過する電流を伴うからである。選択されたセルに、ワード線電流とビット線電流とによって生成された磁場のベクトル和である磁場が生じる。選択されたセルと同じビット線または同じワード線を共有している全ての他のセルは、半選択されており、したがって、それらのセルにはビット線による磁場またはワード線による磁場が生じる。従来知られているように、ワード線による磁場とビット線による磁場とのベクトル和は、ワード線による磁場またはビット線による磁場の個々の磁場よりもほんの少し大きいだけであるので、特にセルの不均一なスイッチング特性が考慮される場合がそうであるように、半選択されたセルに対する選択されたセルの選択性は低い。選択されたセルの磁場の強さと半選択されたセルの磁場の強さとの差は、書き込み選択マージンとして知られている。
【０００９】
ＭＲＡＭ内のセルの形状または大きさが様々であることにより、セルの磁場の閾値が様々に生じる。該磁場の閾値があまりに大きいと、いくつかの半選択されたセルに格納されている状態を不所望に反転させることなく選択されたセルに書き込みを行うことができなくなってしまい、したがって、格納されたデータの信頼性および妥当性が問題になる。温度およびプロセスの変動といった、環境や他の要因が、書き込み選択マージンに不都合な影響を与える可能性もある。さらに、セルが、規定のスイッチング磁場よりも弱い磁場の繰り返し反転にさらされたときに、セルの状態が自然にスイッチングしてしまう状態では、許容できる書き込み選択マージンがさらに狭まるので、個々のセルの選択性をより大きくすることが必須となる。図１に、実例を示す。
【００１０】
図１は、ＭＲＡＭセルの磁気選択性を示す従来技術の図である。特定のＭＲＡＭセルにおいて交差しているワード線とビット線との電流が、点（１１０）の磁化困難軸に沿った磁場、および、点（１３０）の磁化容易軸に沿った磁場をそれぞれ形成すると仮定する。セルの磁気状態をスイッチさせるために必要な磁場（Ｈｘ、Ｈｙ）は、境界（１００）と等しいか、または、該境界を越えている必要がある。当業者にスイッチングアステロイドとして周知のこの境界曲線（１００）は、Ｈｘ２／３＋Ｈｙ２／３＝Ｈｋ２／３という関係を満たしている。ここで、Ｈｘは、困難軸方向の磁場、Ｈｙは容易軸方向の磁場、Ｈｋは異方性磁場である。選択されたＭＲＡＭをさらす磁場として、スイッチングアステロイドの境界（１００）の外側の磁場、例えば点（１２０）に相当する磁場を用いれば、ＭＲＡＭセルを容易軸磁場方向に配列させる状態に書き込むには十分な大きさとなる。半選択されたセルの状態は変わらない。なぜなら、該セルに影響を与える磁場（つまり、点（１１０）および（１３０）に相当する磁場）が、スイッチングアステロイドの境界（１００）内に依然として存在するからである。
【００１１】
データの完全性に影響を与えるこれらの問題以外にも、データに不都合な影響を与え得る多くの他の事項が存在し、それらの事項には温度や電荷などの動作条件が含まれる。しかし、データの完全性の問題の原因に関わらず、ＭＲＡＭ動作への影響を取り除くか、または、少なくとも最小化する新しいシステムおよび方法が必要である。本発明は、コストをかけずに簡単に実施できる、データの完全性に影響を与える誤りを解決するためのシステムおよび方法を提示する。
【００１２】
ＵＳ２００３／０２３９２３  Ａ１（Paterson Kenneth Graham他、２００３年１月３０日）には、磁気抵抗ランダムアクセスメモリにおいて、データビットをおよびその誤り訂正符号（ＥＣＣ）トラックビットを記憶領域に格納する工程と、上記データビットおよびそのＥＣＣトラックビットを読み出す工程と、上記ＥＣＣチェックビットを用いてデータビットを検査および訂正する工程とを含む、データ誤りの低減方法が開示されている。
【００１３】
本発明の記載では、実例を挙げるために、上述した初めの２つの問題が、本発明の利益を明示するために至るところで用いられていることに、留意すべきである。特に、意図しない反転への対応に関しては、本発明を、データの完全性を保護するためにデータ誤りを最小化すべき他の状況に適用することができる。
【００１４】
〔発明の概要〕
したがって、本発明の目的は、誤り訂正とリフレッシュ動作とを組み合わせることによりメモリ機能を改善する、磁気抵抗ランダムアクセスメモリのデータ誤りを低減するための方法およびその装置を提示することにある。
【００１５】
磁気抵抗ランダムアクセスメモリにおける本発明の第１の側面は、データビットおよびその誤り訂正符号検査ビットを記憶領域に格納する工程と、上記データビットおよびそのＥＣＣ検査ビットを読み出す工程と、上記データビットをそのＥＣＣ検査ビットを用いて訂正する工程とを含むデータ誤りの低減方法に関する。この方法の特徴は、格納されたデータビットおよびそのＥＣＣ検査ビットにアクセスすることにより記憶領域に格納されたデータビットおよびそのＥＣＣ検査ビットをリフレッシュする工程と、上記ＥＣＣ検査ビットを用いてデータビットを検査および訂正する工程と、上記データビットおよびＥＣＣ検査ビットを記憶領域に復元する工程とを含み、上記リフレッシュする工程は、上記ＥＣＣ検査ビットを用いてデータビットを検査するときに計数した誤りのカウントに基づいて、実行されるか、または、半選択パルスをＭＲＡＭに供給した回数に基づいて実行される。
【００１６】
第２の側面では、本発明は、複数のデータビットの送受信に適した入出力インターフェースと、磁気抵抗ランダムアクセスメモリの入出力インターフェースおよび記憶領域に連結されたＥＣＣプロセッサとを含んだ磁気抵抗ランダムアクセスメモリを提示する。ＥＣＣプロセッサは、複数の受信データビットおよびＥＣＣ検査ビットを記憶領域に格納する前に、複数の受信データビットに相当する誤り訂正符号検査ビットを生成し、記憶領域から受信されたデータビットの全ての誤りを、記憶領域から読み出されたＥＣＣ検査ビットを用いて検査および訂正する。この磁気抵抗ランダムアクセスメモリの特徴は、該メモリがさらに、格納されたデータビットおよびそのＥＣＣ検査ビットにアクセスし、上記ＥＣＣ検査ビットを用いてデータビットを検査および訂正し、データビットおよびＥＣＣ検査ビットを記憶領域に復元することにより、記憶領域に格納されたデータビットおよびそのＥＣＣ検査ビットをリフレッシュするための、リフレッシュサイクル装置を含んでいることである。ここで、リフレッシュは、上記ＥＣＣ検査ビットを用いてデータビットを検査するときに計数した誤りのカウントに基づいて実行されるか、または、半選択パルスをＭＲＡＭに供給した回数に基づいて実行される。
【００１７】
〔図面の簡単な説明〕
図１は、ＭＲＡＭセルの磁気選択性を示す従来技術の図である。
【００１８】
図２は、誤り訂正（ＥＣＣ）およびリフレッシュサイクル装置を用いたシステムを示す、本発明の一実施形態のブロック図である。
【００１９】
図３は、ＭＲＡＭの、スイッチング電流と様々なトンネル接合素子（ＴＪ）幅との関係を示す図である。
【００２０】
図４は、語長に応じた電流電圧スイッチ（ＣＶＳ）の大きさと、様々なＴＪ幅との関係を示す図である。
【００２１】
図５は、クロスポイントのセルを設計し様々なＴＪ幅を実現するために、例えば誤り訂正符号（ＥＣＣ）を用いる場合と、該符号を用いない場合とで、ＭＲＡＭの電流電圧スイッチの所要サイズを比較した図である。
【００２２】
図６は、ＴＪの断面図を示す。
【００２３】
〔好適な実施例の詳細な説明〕
本発明の第１実施形態は、ＭＲＡＭのスイッチング電流を低減できるように、ＭＲＡＭに格納されたデータの誤りを検査および訂正するための誤り訂正符号（ＥＣＣ）を使用するものである。以下で詳細に説明されるように、スイッチング電流の低減から多くの利点が得られる。さらに、本発明の他の実施形態では、ＥＣＣのみまたはリフレッシュサイクルのみを使用する場合よりも大きな利点を得るために、誤り検出および訂正をリフレッシュサイクルと組み合わせている。
【００２４】
本発明の一実施形態のシステムブロック図について、図２に示す。このような実施形態では、入出力（Ｉ／Ｏ）インターフェース（２１０）は、処理されるデータ（２４０）を受信する。Ｉ／Ｏインターフェース（２１０）はＥＣＣプロセッサ（２２０）と通信し、ＥＣＣプロセッサ（２２０）はＩ／Ｏインターフェース（２１０）から受信したデータビット用のＥＣＣ検査ビットを生成する。次に、データビットおよびそのＥＣＣ検査ビットを、ＭＲＡＭ記憶領域（２３０）に格納する。当業者に周知のように、ＥＣＣ検査ビットは、ハミング符号、パリティ検査ビットなどの多種多様な誤り訂正符号のうちの任意のものに従って符号化される。データビットを記憶領域（２３０）から後で読み出す場合に、ＥＣＣプロセッサ（２２０）は、記憶領域（２３０）から読み出したＥＣＣ検査ビットを用いて、誤りに関して当該データビットを検査する。
【００２５】
他の実施形態では、記憶領域（２３０）に格納されたデータビットおよびＥＣＣ検査ビットを含む情報をリフレッシュする時間および方法を制御するために、リフレッシュサイクル装置（２６０）が用いられる。リフレッシュサイクル装置（２６０）は、記憶領域（２３０）と通信する。本発明の実施形態では、リフレッシュサイクル装置（２６０）は、ＥＣＣプロセッサ（２２０）とも通信する。リフレッシュサイクル装置（２６０）は、格納された情報をリフレッシュするために、動作の実行を制御する。格納された情報をリフレッシュする工程は、ＥＣＣプロセッサ（２２０）がデータビットおよびＥＣＣ検査ビットの誤りを検査および訂正する時に、記憶領域（２３０）の特定の場所に格納されたデータビットおよびＥＣＣ検査ビットを読み出す工程と、次に、データビットとＥＣＣ検査ビットとのリフレッシュされた値を記憶領域（２３０）に復元する工程とを含んでいる。また、ＭＲＡＭ記憶領域（２３０）のある場所の内容を、Ｉ／Ｏインターフェース（２１０）から外部に供給されるデータ（２４０）として読み出す時、検査・訂正された情報を復元することにより、上記場所をリフレッシュすることができる。格納された情報をリフレッシュする他の方法として、記憶領域（２３０）のいくつかの場所または全ての場所から情報を体系的に読み出す方法があり、データ（２４０）をＩ／Ｏインターフェース（２１０）を越えて外部に伝達することを必要としない。特定の実施形態では、リフレッシュサイクル装置（２６０）は、ある基準に基づいてリフレッシュ動作をトリガするためのリフレッシュカウンタ（２６５）を含んでいる。これについては、以下に詳述する。
【００２６】
以下で紙面を割いて説明するように、誤り検出・訂正と、リフレッシュサイクルとの両方が、データの完全性を改善するが、これら２つの組み合わせによる利点はたくさんある。一例としては、一方の構成のみを使用することによる不都合な点は、もう一方の補足的な構成を注意深く制御し、使用することにより、低減される。さらに、誤り検出訂正およびリフレッシュサイクルにより、電力消費に関してすでに困難を抱えているシステムにおいて、電力消費を低減できる。これらの利点および他の利点は、図３〜図５に記載の関係を検討することにより、よりよく理解される。
【００２７】
図３は、ＭＲＡＭ内のメモリセルのトンネル接合素子（ＴＪ）の様々な幅に対して、ＥＣＣを用いたときと用いないときとについて、多種多様な長さの語でデータビットを格納した後で必要となるスイッチング電流を示したものである。図３を検討して分かるように、図の縦軸上のデータ点によって示しているように、ＥＣＣを用いない場合には、異なるＴＪ幅に対して約１１ｍＡおよび１３ｍＡというそれぞれ大きなスイッチング電流が必要となる（語長がゼロであるということは、ＥＣＣを用いないということである）。ＥＣＣビットを含む様々な語長に対して示された曲線から分るように、ＥＣＣを用いた場合には、スイッチング電流を７ｍＡ台および９ｍＡ台の程度にそれぞれ小さくすることができ、これは比較的長い語長であっても変わらない。
【００２８】
ここで、ＭＲＡＭ内のメモリセルの構造に関する情報のいくつかが必要である。ＭＲＡＭセルでは、電流供給線を電流が流れることにより１つの磁場が生成されるように、トンネル接合素子（ＴＪ）がスイッチングトランジスタと電流供給線との間に配置されている。導体は、大抵の場合、電流供給線に対して直交しており、第２の磁界を生成する。ＴＪ（磁気トンネル接合素子（ＭＴＪ）とも呼ばれている）積層体の断面図を、図６に示す。
【００２９】
図６に示すように、ＴＪ積層体（６００）は、大気温度において高い磁気抵抗特性を示す金属の積層からなる。図６のこれらの積層された金属は、障壁層（６２０）（例えば、２つの磁性層（６３０）と（６４０）との間に挟まれた酸化物層）を含んでいる。なお、この点で、ＭＲＡＭがスピンバルブのように動作するのに対して、電流は、上記層の面に対して垂直に流れる。ＴＪに位置する２つの磁性層のうちの１つは、「自由」層である。その磁化は、外部磁場によって方向付けられている。一方、もう一方の層は固定されている、いわゆる「固着層」であり、その磁化の方向が反強磁性交換磁場によって固定されている。
【００３０】
したがって、トンネル接合素子（ＴＪ）を、高抵抗状態と低抵抗状態とにスイッチングすることができる。磁性層の磁化が反平行である場合に、トンネル接合素子の抵抗は高く、磁化が平行である場合に、抵抗は低い。これら２つの状態間の抵抗の相対的な変化は、材料を適切に選択することにより、最大４０％までにすることができる。このようにして、所望のバイナリ値「０」および「１」を生成する。同様に、ＴＪの動作は、上記デバイスが「書き込み」モードであるか、「読み出し」モードであるかを決定する。
【００３１】
データに影響を与える誤りが書き込みモードで生じるので、ここでは、読み出しモードについては、詳細に説明しない。読出しモードでは、ＭＲＡＭセルのスイッチングトランジスタは、そのベースに入力される正の電流パルスによって飽和状態（つまり、該スイッチングトランジスタを流れる電流が最大値を示す）を保っている。線を流れる電流は、トランジスタがＯＮ状態であるメモリセルのみを通過する。この電流により、トンネル接合素子の抵抗を測定することができる。次に、上記メモリセルを基準メモリセルと比較することにより、当該メモリセルの状態（「０」または「１」）が決定される。
【００３２】
これに対して、書き込みモードでは、トランジスタがＯＦＦ状態であり、電流が電流供給線および導体を流れる。この場合、ＴＪは、直交する２つの磁場にさらされる。一方の磁場は、「自由」層において磁化困難軸に沿ってかけられて、自由層の反転磁場を低減する。もう一方の磁場は、磁化を反転させてメモリセルに書き込みを行うために、磁化容易軸に沿ってかけられる。得られた各磁場はそれぞれ単独では磁化の反転を引き起こすには不十分なので、基本的には、線の交点に位置するメモリセルのみが反転される。
【００３３】
メモリセルを縮小すると、（活性化エネルギーに対する要求を満たす必要のある）最小許容スイッチング磁場が増加し、書き込み電流が増す。温度変化といった環境因子が、書き込み選択マージンに不都合な影響を与える可能性がある。これは、より小さなメモリセルのエネルギー値が熱揺らぎ（ｋＴ）に近くなるからである。再び図３を参照すると、この事実は、誤り検出・訂正が用いられないＭＲＡＭについては、縦軸上に１１ｍＡおよび１３ｍＡというスイッチング電流でデータ点が示されていることに反映されている。
【００３４】
図３に、１０年間の間に１回エラーが生じるのに必要な推定スイッチング電流を、様々なＴＪ幅に関して示す。該スイッチング電流およびＴＪ幅は、様々な語長に対して、ＥＣＣをも用いる場合に示されるデータ点で示されている。図３に示した例では、連続的な読み出しおよびランダム書き込み動作を２５６ＭｂｉｔのＭＲＡＭチップ上で行うと仮定した上で、１日につき１リフレッシュする割合を用いた。
【００３５】
ＭＲＡＭチップの誤り率は、主に、ゼロ磁場における活性化エネルギー（スイッチング）Ｅａ（０）のレベルによって決まる。異方性の形状および単一の自由層を有するセルでは、上記エネルギーＥａ（０）が以下の３つの要素、１）スイッチング磁場、２）自由層の体積、および、３）補正係数（小さなセル（＜２００ｎｍ）では１に近い）に依存するということが分っている。
【００３６】
読み出し動作およびいくつかの書き込み動作を連続的に行うと仮定して、ソフトエラーを１０年間のデバイス動作において約１回のエラーに最小化するために、約２００ｋＴという比較的高い活性化エネルギーＥａ（０）が必要である。微細化されたセルでは、自由層を厚くすることにより体積を縮小する必要がある。しかし、残念ながら、自由層を厚くすると、スイッチング磁場（Ｈｋ）が著しく増してしまう。
【００３７】
図３に示したように、誤り訂正を用いない場合、小さなセルに書き込むためには、大きなセルの場合と比べてより大きな電流が必要になる。例えば、図示したように、ＥＣＣを用いる場合、小さなセル（１００ｎｍ）に必要な電流は約１３ｍＡである。これに対して、大きなセル（２００ｎｍ）に必要な電流は、約１１ｍＡである。
【００３８】
しかし、誤り訂正・検出により、活性化エネルギーの必要性は緩和される。それは、より多くの障害に耐え得るからである。このことは、メモリのリフレッシュを１日に一度、つまり１０１２パルスごとに１回行う場合、および、リフレッシュを動作の一時間ごとに行う場合に当てはまり、そのような場合には、耐え得る誤りの量は相当大きくなる。ある例では、誤り検出訂正により、電流を最大３０％まで低減できる。ＴＪが小さい（＜１５０ｎｍ幅）場合には、このような環境ではＥＣＣ用のビットを追加する必要があっても、集積回路の大きさを最大３５％まで縮小することさえできる。
【００３９】
図３に戻って、より大きな（２００ｎｍ）ＴＪおよびより小さな（１００ｎｍ）ＴＪのほとんど全ての場合、ＥＣＣを用いることによりスイッチング電流を低減できる。大きな（２００ｎｍ）ＴＪでは、ＥＣＣを用いる場合の語長に応じて、スイッチング電流を１０．５ｍＡから７ｍＡと８ｍＡとの間で変化する範囲まで低減する。結果として、小さなＴＪでは、ＥＣＣを用いて、スイッチング電流を１３ｍＡから８．５ｍＡと９．５ｍＡとの間で変化する範囲まで低減する。また、ＥＣＣと同様に、リフレッシュサイクルも、活性化エネルギーの必要性を緩和してくれる。このリフレッシュサイクルは、誤りを含むストリームからデータを取り除くので、より多くの誤りに耐えられる。
【００４０】
残念ながら、ＥＣＣのみを用いたり、または、一定の時間間隔でＥＣＣによって単にリフレッシュするのでは、適切な解決にはならない。記憶領域がリフレッシュされているときは、書き込みも読み出しもできない。したがって、記憶領域を頻繁にリフレッシュしすぎると、アクセスの利用に支障がでる。しかし、本発明の他の実施形態では、リフレッシュサイクルの不都合および依存状態を、誤り検出・訂正による効果をうまく利用することにより、さらに低減できる。本実施形態では、一定の時間間隔で与えられるリフレッシュサイクルの代わりに、このようなサイクルが、ＭＲＡＭ全体またはその選択されたサブアレイ用の、半選択パルスカウンタによってトリガされる。カウンタは、図２に示したものと同様に用いられる。例えば、図２に示したように、ＥＣＣプロセッサ（２２０）は、特定数の誤りを検出した後か、あるいは、誤りが特定数だけ検出されなかったときに、記憶領域をリフレッシュするために、エラーカウンタを更新することができる。さらに、例えば、記憶領域が時々不活性であったり、読み出しのみが行われたりすることがあるように、特定のＭＲＡＭまたはそのサブアレイへの書き込み動作を実行しない間隔がある。書き込み動作を実行しないこのような間隔では、ＭＲＡＭまたはサブアレイ用のリフレッシュ動作を省略することができる。
【００４１】
リフレッシュサイクルを最小化するために、長期および短期の記憶用に、データを特定の部分集合またはグループ、すなわち特定のサブアレイに分類することが有効となる場合もある。当業者に知られているように、タイマまたはグローバルカウンタによってリフレッシュサイクルを決定する場合には、書き込み動作をアレイ全体に統計的に分散させる。これにより、特定のサブアレイにおいて半選択誤りが増えすぎるのを防止する。
【００４２】
ＥＣＣを用いる不都合のうちの１つは、データビットに関連した検査ビットを格納する必要があるという点である。チップごとにｂビット単位の記憶が可能なコンピュータシステムでは、チップの障害により、障害モードおよびもともと格納されているデータに応じて、出力データ中に１個からｂ個の誤りのあるビットが生じる可能性がある。ｂビットの符号誤りパターンは、各コンピュータチップに対してｂ個のビットにおいて、起こりうる２ｂ‐１通りの誤りパターンの全てのうちの１つを示すために用いられる。これにより、多数の専用の検査ビットを誤り検出・訂正として用いる必要がある。その結果、当業者に知られているように、ハミング符号といった多くのＥＣＣ符号では、２ｂ‐１ビット以下の長さを有する語で１つの障害を訂正するために、ｂ個の付加的なビットが必要となる。このことは、例えば、８（つまり、２４‐１）ビット語または１２８（つまり、２８‐１）ビット語では、それぞれ４個、８個の付加的なビットが必要になるということを意味する。これは、通常、あまり好ましいことではない。なぜなら、誤り検出および誤り訂正を行うために必要な付加的なビットおよび付加的な論理回路が、チップ上で面積をとりすぎるからである。
【００４３】
また、誤り訂正符号の使用に関する他の制限がある。このような制限の１つは、１つの語が読み出されるまでに、または、１つの語がリフレッシュおよび訂正されるまでに、ある一定の時間間隔の間に、その語に起ることが許される障害が１回のみである、というものである。このデバイスの非動作期間が長い場合には、誤り訂正に用いられる書き込みパルスの数が、リフレッシュサイクルにおける書き込みパルスの全数に比較して小さいということ、および、１つの語に対する障害が１つより多くなることを防止するために、最小活性化エネルギーが必要であることに、留意されたい。誤り訂正および誤り検出を行うことにより、活性化エネルギーＥａ（０）の下限を、約５０ｋＴという低い値にまで低減することができる。
【００４４】
本発明は、これら２つの課題に以下のように取り組む。誤り検出訂正を用いてＥａ（０）を約５０ｋＴに低減することができるので、スイッチング磁場も低減することができる。これにより、電流が低減され、集積回路領域が縮小される。それは、当業者に知られているような方法で用いられる、アレイの各端部に位置する電流電圧スイッチ（ＣＶＳ）の大きさを、スイッチング電流の低減により縮小することができるからである。あるＴＪの大きさでは、ビットを追加することによる所要面積の増加を、ＣＶＳの大きさを縮小して所要面積を低減することにより補償することができる。つまり、誤り検出訂正を行う魅力または魅力のなさは、語長だけでなく、ＴＪの大きさによって決まる。この構想は、図４を参照することによりよりよく理解できる。
【００４５】
図４は、リフレッシュサイクルを一日に一度実行する場合、様々な語長およびいくつかの様々なＴＪの大きさに対する、ＭＲＡＭセルおよび電流電圧スイッチの相対的な大きさを数学的に計算した結果を示すものである。図４において、１００％の目印として引かれた水平線４００は、誤り検出訂正を用いない場合のＭＲＡＭセルおよびＣＶＳの大きさを基準線として示したものである。その他の、誤り検出訂正を有するＭＲＡＭの相対的なＭＲＡＭセルおよびＣＶＳの大きさを示す曲線同士を比較すると、示されたＴＪ幅から、誤り検出訂正を用いることによりＭＲＡＭセルおよびＣＶＳの大きさに、上記セルに格納された語長に応じて最大約３０％までの変化幅を持たせることができるということが明らかである。ＥＣＣおよび長い語長を有するＭＲＡＭでは、ＭＲＡＭセルおよびＣＶＳの大きさは、ＥＣＣを有していないＭＲＡＭの大きさを１００％とすると、その約７０％である。結果として、誤り検出訂正を有するＭＲＡＭでは、ＭＲＡＭ集積回路領域を低減できる。なお、上記したように、ＭＲＡＭ集積回路領域の低減量は、語長が長くなるにつれて増す。なぜなら、データビットの数と比べて、より少ないＥＣＣ検査ビットしか必要としないからである。しかし、語長が約６４ビットよりも長い場合、ＭＲＡＭセルおよびＣＶＳの大きさの縮小は止まり始める。なぜなら、このように長い語長では、長い語長の多数の（半選択）セルが活性化エネルギーＥａ（０）を増加させ、これにより、このような場合に用いられる電流を増加させる必要があるからである。
【００４６】
図５は、１００ｎｍ、１５０ｎｍ、および、２００ｎｍの様々なＴＪ幅に対して（アスペクト比ＡＲ＝３）、誤り訂正検出を用いない場合と、および、誤り訂正検出を６４ビット語長のクロスポイントＭＲＡＭに用いる場合とで、１ビットあたりの平方μｍで、計算されたセルの大きさとＣＶＳの大きさとを比較した図である。図５の実例では、ＥＣＣとしてのハミング符号と１日に１回のリフレッシュサイクルとを使用した結果である。
【００４７】
３つの図（図３〜図５）を比較すると、いくつかのことが明らかになる。図３および図４では、ＥＣＣを用いなければ、また、強磁性ライナといった電流を低減するための他の方法を用いなければ、ＭＲＡＭセルの大きさを縮小することにより、電流が著しく大きくなる（＞１０ｍＡ）。これは、図５に示されているように、ＭＲＡＭ集積回路の縮小を鈍らせる。
【００４８】
高速のＭＲＡＭに対しては、本発明の他の実施形態に基づいた、異なるシナリオを導入することができる。このシナリオは、誤り検出訂正を有するＭＲＡＭでＮＡＮＤフラッシュメモリをエミュレートする方法を含んでいる。ＮＡＮＤフラッシュメモリについては、当業者に知られているので、ここでは詳述しない。
【００４９】
８ビットの倍数（×８）のＩ／Ｏ語幅を有する高速（５０ｎｓ）メモリでは、ＥＣＣビットは、付加するＥＣＣチェックビットの上位に先行する、８ビット語部分に基づく必要がある。この構想は、実例を用いると最もよく理解できる。１２８×８ビットＩ／Ｏ語に関して、１０年間に亘って、１０２４ビットのうちの１ビットの割合のソフトエラー率が期待され、かつ、８ビット幅の語の部分を読み出すために１２８回のサイクルが連続して実行される場合を仮定する。このような場合には、適時に８データビットの中の１エラーを訂正するために、各８データビットの出力ごとに、ＥＣＣ検査ビットが４ビット必要となる。これにより、５０％（８の中の４）の付加ビットが生じる。このような状況を扱うために、本発明の一実施形態では、図７に示したように、ＮＡＮＤフラッシュ（７００）を用いる。しかし、ＮＡＮＤフラッシュメモリをエミュレートする方法では、前述した方法に比べてアクセスが一般に遅くなるが、メモリから読み出された１０２４ビットを格納するために大きなバッファを適切に用い、バッファリングされたデータに誤り検出訂正を実行することにより、１０２４ビットＩ／Ｏ語において１エラーを検出および訂正するのに必要なＥＣＣ検査ビットの数を、１１に保つことができる。これは、Ｉ／Ｏ語において１０２４の全ビット数に対して、ＥＣＣ検査ビットの付加がわずか１％しか増加しないことを示す。
【００５０】
本発明を、ある好ましい実施形態について記載してきたが、当業者は、特許請求の範囲によってのみ限定される本発明の真の範囲および精神から離れることなくなされ得る多くの変型例および改善例を、理解するだろう。
【図面の簡単な説明】
【００５１】
【図１】ＭＲＡＭセルの磁気選択性を示す従来技術の図である。
【図２】誤り訂正（ＥＣＣ）およびリフレッシュサイクル装置を用いたシステムを示す、本発明の一実施形態のブロック図である。
【図３】ＭＲＡＭの、スイッチング電流と様々なトンネル接合素子（ＴＪ）幅との関係を示す図である。
【図４】語長に応じた電流電圧スイッチ（ＣＶＳ）の大きさと、様々なＴＪ幅との関係を示す図である。
【図５】クロスポイントのセルを設計し様々なＴＪ幅を実現するために、例えば誤り訂正符号（ＥＣＣ）を用いる場合と、該符号を用いない場合とで、ＭＲＡＭの電流電圧スイッチの所要サイズを比較した図である。
【図６】ＴＪの断面図を示す。
【国際調査報告】
2006527447.tif 000009
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