(57)【要約】リバースエンジニアリングに対して集積回路を偽造するための技術及び構造。集積回路構造は、制御された輪郭を有する材料の複数の層により構成されている。シリサイド金属の層は基盤の活性領域の上に設けられ、活性領域に隣接するチャネル接続の上に隙間を有する。そのチャネルは、導電性であるか絶縁性であるかがリバースエンジニアリングの下で識別可能であるようにみえる、チャネルブロック構造を有する。
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【特許請求の範囲】
【請求項１】
少なくとも２つの活性領域；
前記の少なくとも２つの活性領域の間の電気的接続を与える電気導電性のドープされたチャネル； 
前記電気的導電性チャネルの第１部分の上に設けられた第１導電性層；及び
前記電気的導電性チャネルの第２部分の上に設けられた第２導電性層であって、前記第１導電性層と前記第２導電性層とは互いに距離を置いている、第２導電性層；
から構成されることを特徴とする半導体接続。
【請求項２】
請求項１に記載の半導体接続であって、前記第１導電性層と前記第２導電性層はシリサイド層である、ことを特徴とする半導体接続。
【請求項３】
請求項１に記載の半導体接続であって、前記電気的導電性のドープされたチャネルは：
前記の少なくとも２つの活性領域の第１の一に隣接する第１のドープされたチャネル領域；
前記の少なくとも２つの活性領域の第２の一に隣接する第２のドープされたチャネル領域；及び
前記の第１のドープされたチャネル領域と前記の第２のドープされたチャネル領域との間において処理されたチャネルブロック構造；
から構成される、ことを特徴とする半導体接続。
【請求項４】
請求項３に記載の半導体接続であって、前記の第１のドープされたチャネル領域、前記の第２のドープされたチャネル領域及び前記チャネルブロック構造は、前記チャネルブロック構造が擬似チャネルブロック構造であるように、同じタイプの導電性を有する、ことを特徴とする半導体接続。
【請求項５】
請求項３に記載の半導体接続であって、前記の少なくとも２つの活性領域は第１のドープされた接続を有し、前記チャネルブロック構造は第２の第１のドープされた接続を有し、前記の第２のドープされた接続は前記の第１のドープされた接続より濃度が小さい、ことを特徴とする半導体接続。
【請求項６】
形成された複数の導電性チャネルを有する集積回路であって：
関連するチャネルをブロックされたチャネルが導電性でないようにする、関連するチャネルブロックを各々有する前記の複数の導電性チャネルの選択された導電性チャネルの一と；
関連するチャネルをブロックされた擬似チャネルが導電性でないようにしない、関連する擬似チャネルブロックを各々有する前記の複数のチャネルの他の導電性チャネルと；
を有する集積回路であり、
チャネルをブロックされたチャネルは、リバースエンジニアリング技術を適用する間に集積回路が平面図的に視認されるとき、アーチファクトエッジの存在により前記のチャネルをブロックされた擬似チャネルを偽造する；
ことを特徴とする集積回路。
【請求項７】
困難であるリバースエンジニアリングを行う方法であって：
少なくとも２つの活性領域の間に電気導電性のドープされたチャネルを形成する段階；
前記の電気導電性のドープされたチャネルの第１部分に対して第１導電性層の上に第１導電性層を設ける段階；
前記の電気導電性のドープされたチャネルの第２部分に対して第２導電性層の上に第１導電性層を設ける段階であって、前記第１導電性層及び前記第２導電性層は互いに距離を置いている、段階；
を有することを特徴とする方法。
【請求項８】
請求項７に記載の方法であって、前記の電気導電性のドープされたチャネルを形成する段階は、前記の電気導電性のドープされたチャネルにおいてチャネルブロック構造の画像を生成する手順と含み、それにより、前記の電気導電性のドープされたチャネルは、リバースエンジニアにはチャネルブロックされたか又はチャネルブロックされた可能性があるようにみえるが、前記の電気導電性のドープされたチャネルチャネルブロックされていない、ことを特徴とする方法。
【請求項９】
請求項８に記載の方法であって、前記チャネルブロック構造は、前記の少なくとも２つの活性領域を生成するために用いられるドーパント濃度より低いドーパント濃度を用いて生成されている、ことを特徴とする方法。
【請求項１０】
請求項７に記載の方法であって、前記第１導電性層と前記第２導電性層はシリサイド層である、ことを特徴とする方法。
【請求項１１】
集積回路デザインを保護する方法であって：
非導電性のチャネルをブロックされたチャネルに関連する導電性層のエッジを規定する段階；及び
前記の非導電性のチャネルをブロックされたチャネルのために前記導電性層の前記エッジと同じ相対位置にチャネルをブロックされた擬似チャネルに関連する導電性層のエッジを位置付ける段階；
から構成されることを特徴とする方法。
【請求項１２】
請求項１１に記載の方法であって、前記導電性層はシリサイドである、ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路（ＩＣ）及び半導体デバイスに関し、更には、半導体デバイスがどのように機能するかを、リバースエンジニアが見分けることを困難にする偽装技術を集積回路及び半導体デバイスが用いる製造方法に関する。
【背景技術】
【０００２】
本発明は、本発明と同様の発明者による次の米国特許に関連する。
（１）米国特許第５，８６６，９３３号明細書、米国特許第５，７８３，３７５号明細書及び米国特許第６，２９４，８１６号明細書は、ＣＭＯＳ回路におけるトランジスタがｐ＋及びｎ＋ソース／ドレインマスクを変更することによりトランジスタ間の注入された（それ故、隠されて埋め込まれた）線によりどのように接続されるかを記載している。それらの注入された相互接続は、リバースエンジニアには実質的に同一に見える３−ｉｎｐｕｔ  ＡＮＤ回路又はＯＲ回路を製造するために用いられる。又、埋め込まれた相互接続は、トランジスタ間であって、それ故、それらの機能間の接続性を理解しようとするために非常に深いところまでリバースエンジニアがＩＣを調査することを強いる。
（２）米国特許第５，７８３，８４６号明細書、米国特許第５，９３０，６６３号明細書及び米国特許第６，０６４，１１０号明細書は、用いられているＣＭＯＳ技術の略最小フィーチャサイズの長さを用いて、トランジスタ間の注入された接続線が挿入された隙間を有するように、ソース／ドレイン注入マスクにおける更なる変更について記載している。この隙間が一種類の注入により“満たされる”場合であって、それが他の種類の注入により“満たされる”場合、その線は導通しない。意図的な隙間は“チャネルブロック”と呼ばれている。リバースエンジニアは、用いられるＣＭＯＳプロセスの最小フィーチャサイズにおける注入の種類を解くことに基づいて接続性を決定することを強いられる。
（３）米国特許第６，１１７，７６２号明細書においてな、リバースエンジニアから半導体集積回路を保護するための方法及び装置について記載している。半導体のアクティブな領域が基板において形成され、選択的基板領域に形成されたシリサイド領域により他の領域と少なくとも１つのアクティブ領域を相互接続するための選択的基板領域及び半導体アクティブ領域の少なくとも１つのアクティブ領域の両方に対して、シリサイド層が形成される。
【０００３】
複雑な集積回路及び半導体デバイスの構築は、そのようなデバイスの設計において必要とされる高度な技術能力による膨大な時間を費やしてなされるため、非常に費用がかかることとなる。更に、集積回路は、ファームウェアの形式のソフトウェアが符合化される読み出し専用メモリ及び／又はＥＥＰＲＯＭを含むことができる。更に、集積回路は、しばしば、情報の暗号化を含むアプリケーションにおいて用いられ、それ故、そのような機密情報を保つために、そのようなデバイスをリバースエンジニアリングされないようにすることが望ましい。従って、集積回路および他の半導体デバイスをリバースエンジニアリングされることから守るための種々の理由が存在している。
【０００４】
リバースエンジニアを寄せ付けないように、リバースエンジニアにとって集積回路が非常に難しいものとするために、当該技術分野において種々の技術が知られている。そのような技術の１つは、トランジスタ間の接続を決定することを困難にし、リバースエンジニアに各々のトランジスタ（特に、ＣＭＯＳデバイスに対する各々のＣＭＯＳトランジスタ対）を注意深く分析することを課し、集積回路をリバースエンジニアリングするために自動回路及びパターン認識技術を用いる試みを阻止するものである。集積回路は、１０万個又は１０億個ものトランジスタを有するため、リバースエンジニアにデバイスにおける各々のトランジスタを注意深く分析することを課すことにより、デバイスを成功裏にリバースエンジニアリングしようとするリバースエンジニアの努力を効果的に台無しにすることができる。
【０００５】
シリサイドのような導電性層は、反お伝いデバイスの製造の中で、しばしば用いられる。今日のＣＭＯＳデバイスにおいては、特に、０．５μｍより小さいサイズのフィーチャにおいて、ゲート、ソース及びドレイン接触の導電性を改善するために、シリサイド層が用いられている。一般のデザインルールに従って、いずれのソース／ドレイン注入を用いる注入領域がシリサイド化される。
【０００６】
１つの一般的なリバースエンジニアリング技術は、化学的機械的研磨方法（ＣＭＰ）により完成ＩＣのデレイヤリングを含む。ＣＭＰプロセスは、ある条件下で、シリサイドが形成されたところと形成されなかったところとの間の領域、即ち、シリサイドブロックマスク段階により規定される領域をあらわにする。このような領域は、ある種の化学的エッチングの下で、純粋のシリコン領域に対してシリサイド化された領域のエッチング速度が異なることによりトポグラフィにおける差が観測されるため、あらわにされることが可能である。リバースエンジニアは、シリサイド化領域対非シリサイド化領域に注目することにより、デバイスの機能に関して妥当な仮定を設けることが可能である。このような情報は、次いで、他の類似するデバイスの自動分類のためのデータベールに記憶されることができる。
【０００７】
リバースエンジニアリングに対して保護する幾つかの方法は、ＣＭＰのような、幾つかのリバースエンジニアリング技術の下で、発見可能である。図１Ａ及び１Ｂは、米国特許第５，７８３，８４６号明細書、米国特許第５，９３０，６６３号明細書及び米国特許第６，０６４，１１０号明細書に従って作製されたトランジスタをＣＭＰにより処理した後のアーチファクトを示している。米国特許第５，７８３，８４６号明細書、米国特許第５，９３０，６６３号明細書及び米国特許第６，０６４，１１０号明細書は、図１Ａに示すように、基板における電気導電性のドープしたインプラント２３乃至２５と同様の導電性のドープした回路要素２６、２２（即ち、ソース／ドレイン領域）の接続を隠すことを開示している。基板における電気導電性のドープしたインプラント２３乃至２５は、ソース／ドレイン領域と同じ処理段階の間に備えられることが可能であり、それ故、同じドーピングレベルを有し、同様にシリサイド化される。更に、図１Ｂに示すように、リバースエンジニアを更に混乱させるために、電気導電性のドープしたインプラントは異なるタイプの導電性に選択的にドープされ、チャネルブロック構造２７を形成する。そのチャネルブロック構造は一のドープした回路要素から他への電気接続を回避する。シリサイドによる１つのドープした回路要素２６から他２への電気接続を回避するために、シリサイドブロックマスクを変更する。ソース／ドレインインプラントを用いて、シリサイド層がいずれのインプラント領域に亘って存在することを可能にする代わりに、シリサイドブロックマスクは、チャネルブロック構造２７に対してシリサイド層が形成されないように変更される。
【０００８】
図１Ａ及び１Ｂにおいては、シリサイドのアーチファクトエッジを破線で示している。図１Ａにおいては、シリサイドは、ドープした領域２２乃至２６の全てが同じタイプの導電性ドーパントでドープされているため、ドープされた領域２２乃至２６のすべてを覆うことが可能である。図１Ｂにおいては、シリサイドがドープされる領域２７を覆わないようにするように、シリサイドブロックマスクが用いられる。リバースエンジニアは、ベアシリコン表面における適切なステイン／エッチングの後、この領域を視認し、シリサイドのアーチファクトエッジ２８を検出することができる。そのシリサイドのアーチファクトエッジはシリサイド化領域と非シリサイド化領域との界面に形成されている。図１Ｂに示す構造に対して、リバースエンジニアは、図に示すように、アーチファクトエッジ２８が、示されている２つのシリサイド化された部分の間の割り込み３０を有するとき、そのような割り込み３０は、下にある導電性インプラントが非導電性チャネルブロック構造２７を含むことを意味すると、恐らく結論付ける。この情報は、それ故、データベースに入力され、自動パターン認識技術が、非導電性チャネルブロック構造２７を示すように、その割り込み３０を有するパターンを認識するために用いられることが可能である。それ故、この回路偽装技術の効果は低減される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、リバースエンジニアを混乱させるようにアーチファクトエッジを用いる半導体デバイス及び半導体デバイスの製造方法を提供するための要請が存在している。形成された実際のデバイスを示すアーチファクトエッジがリバースエンジニアを更に混乱させ、デバイスの実際の構成であって、それ故、デバイスの機能に関して誤った結論をもたらす。
【課題を解決するための手段】
【００１０】
本発明の目的は、リバースエンジニアを非常に困難にし、リバースエンジニアが典型的な結論の有効性を疑う理由を与えられるように、同様の下にある処理及び回路フィーチャを示さないアーチファクトを与えることによりリバースエンジニアリング処理中、明らかにされるアーチファクトのリバースエンジニアによる調査を混乱させることである。これは、本発明を採用したチップをリバースエンジニアリングすることを、全く不可能でないにしても、非常に実際的でないようにする可能性があり、本発明を採用したチップをリバースエンジニアリングすることにより非常に時間を要するようにすることに関して、リバースエンジニアの努力を尚一層困難にする、と考えられる。リバースエンジニアによるアーチファクトの調査を混乱させることにより、リバースエンジニアは、リバースエンジニアリングの作業を極めて時間を要するようにする全ての注入チャネルを調査するように強いられる。
【００１１】
本発明の重要な特徴は、リバースエンジニアリングをさせないようにされるべき回路構成の機能に対する付加又は変更に依存せず、いずれの付加的な処理段階又は装置を必要としないことである。それに代えて、リバースエンジニアリングに対する非常に効果的な抑止力は、基本回路構成に対して処理時間及び複雑性を追加することがない合理化された方法で達成される。
【００１２】
ここで名前を連ねている本発明者は、このような技術の一般領域であって、集積回路デバイスをリバースエンジニアリングすることを非常に困難にするために集積回路デバイスの偽装に関連して、以前に特許出願し、特許登録されている。本発明は、リバースエンジニアを更に混乱させるために上記の参照特許文献における技術と適合するようにして用いられることができる。
【００１３】
本発明は、対象のチップに関して、１０００個の事例の１つのみにおいて用いられる可能性があるが、リバースエンジニアは、リバースエンジニアが理解している各々のトランジスタ又は接続に対して、本発明により変更された可能性が非常に低いことを、十分知っている各々のトランジスタ又は接続を非常に注意深く見る必要がある。リバースエンジニアは、見つけることが不可能なものを見つけなければならないことに直面することになる。本発明は又、何度も用いられることが可能であり、即ち、全てのＣＭＯＳの対において、それ故、リバースエンジニアは各々のチャネルを調査することを強いられ、これにより、リバースエンジニアリングを非常に現実的でないものにされる。
【００１４】
要約すると、一般に、本発明は、デバイスの真の構造を表さず、誤りに導くアーチファクトをリバースエンジニアリングすることをもたらす、導電性層ブロックマスクを変更した半導体デバイス及び半導体デバイスを製造する方法から構成される。
【００１５】
他の特徴において、本発明は、集積回路構造を偽装するために提供される。その集積回路構造は、輪郭が制御された材料の複数の層により構成される。シリサイド層は、制御された輪郭を有する前記の複数の層の間に配置される。半導体と信じているリバースエンジニアを混乱させるために用いられるシリサイド層は１つの構造を有し、実際には、シリサイド層は他の構造を有する。
【発明を実施するための最良の形態】
【００１６】
以下、本発明について、本発明の好適な実施形態を示す添付図を参照して、詳細に説明する。本発明は、多くの種々の形態に具現化することが可能であり、ここで記載する実施形態に限定されるとみなされるべきではない。
【００１７】
当該技術分野においては、周知の多くの半導体デバイス製造方法がある。以下の説明は、半導体デバイスの製造方法に関する詳細は含んでいない。むしろ、リバースエンジニアを更に混乱させるために、半導体の製造中に用いられる導電性層ブロックマスクを変更することに重点をおいている。
【００１８】
本発明は、リバースエンジニアリングデバイスが他のリバースエンジニアリング検出防止技術を用いて製造されたときを、リバースエンジニアが理解することが可能であるシリサイド層のアーチファクトエッジを利用する。
【００１９】
上記のようなリバースエンジニアリング検出防止技術においては、チャネルブロック構造はリバースエンジニアを混乱させるために用いられる。図１Ｂに示すように、チャネルブロック構造２７は、チャネル領域２３、２５と異なるタイプのドーパントを有し、すぐ上のシリサイドにおいて割り込み３０を有する。ＣＭＰのようなリバースエンジニアリング処理を用いた後、シリサイド層のアーチファクトエッジ２８は、図１Ａ及び１Ｂを比較することから理解されるように、チャネルブロック構造２７は２つのチャネル領域２３と２５との間の電気接続を遮るために用いられたことをリバースエンジニアに明らかにすることが可能である。チャネル領域とチャネルブロック構造とにおいて用いられるタイプのドーパントは、殆どのリバースエンジニアリング処理に対して、容易に利用可能ではない。それ故、リバースエンジニアは、導電性チャネルがチャネルブロックを有するかどうかを判定するために、シリサイド層のアーチファクトエッジ２８のような、他の方法に依存することを強いられる。
【００２０】
図２は、本発明に従って製造されたデバイスのシリサイド層のアーチファクトエッジ２８を示している。シリサイドブロックマスクは、シリサイド層が擬似チャネルブロック構造２９を完全に覆わないようにするために好適に変更される。擬似チャネルブロック構造２９は、チャネル領域２３、２５と同じタイプの導電性を有する。それ故、チャネル領域２３、２５に接続している、覆っているシリサイド層の有無は、チャネルによる導電性に対する影響を有しない。しかしながら、シリサイド層が擬似チャネルブロック構造２９を完全に覆わないようにするためにシリサイドブロックマスクを変更することにより、割り込み３０を伴うアーチファクトエッジ２８は、チャネルが電気的に接続され、即ち、図２のアーチファクトエッジ２８が図１Ｂのアーチファクトエッジと同等であることを示しているように、リバースエンジニアにはみえる。それ故、リバースエンジニアは、アーチファクトエッジ２８が視認できるとき、下のチャネルの接続に関して不正確な仮定に結論付ける、即ち、彼らは、チャネルブロックがあるべき位置にあること（彼らが本発明を知らない場合）若しくは、（ｉ）チャネルブロック２７が存在するかどうかを検査すること、又は（２）チャネルブロック２７の存在に関して仮定を設けること（彼らが本発明を知っている場合）を仮定する。
【００２１】
回路を更に偽装するために、チャネルブロック構造２９において用いられるドーパントのタイプは、低濃度にドープされたドレイン（ＬＤＤ）又は低密度にドープされた（ＬＤＤ）ソースが形成されると同時に、形成されることが可能である。それ故、ステイン及びエッチング処理を用いる場合でさえ、リバースエンジニアは、ソースインプラント２２及びドレインインプラント２６の非常に高いドーズ量に対して、２つのタイプのインプラン間の、即ち、Ｎ型対Ｐ型のインプラントについての差を識別する膨大な困難な時間を必要とする。更に、ＬＤＤ処理による擬似チャネルブロック構造２９を形成することにより、チャネルブロック構造２９は、破壊の考慮のために、寸法をより小さくされることができる。
【００２２】
好適な本発明の製造方法においては、半導体チップの製造のデザインルールは、注入されない領域がシリサイド化されないようにするように変更される。更に、デザインルールは又、リバースエンジニアによる検出を更に回避するために、チャネルブロック構造２９が小さく且つ低濃度にドープされるように変更されることが可能である。
【００２３】
デザインルールの変更においては、図２に示すような、実際の導電性チャネルのアーチファクトエッジが、図１Ｂに示すような、非導電性チャネルのアーチファクトエッジの配置に適合することを確実にすることが重要である。例示目的のために、図１Ｂにおけるアーチファクトエッジ２８は図２のアーチファクトエッジ２８に適合する。当業者が理解できるであろうように、アーチファクト２８は、図１Ｂ又は２において具体的に支援しているように位置付けられる必要はない。それに代えて、アーチファクトエッジは、チャネルに沿ってどこにでも存在することが可能である。しかしながら、（１）シリサイド層は電気的接続を提供しない（即ち、シリサイド層は意図的なブロック又は擬似ブロックを有するチャネルを完全に覆わない）こと、及び（２）電気的接続についてのアーチファクトエッジ２８は、電気的接続（即ち、正接続）に対するアーチファクトエッジ２８が非電気的接続（即ち、誤接続）に対するアーチファクトエッジ２８と比較的同じであること、は重要である。従って、単一の集積回路デバイスにおいて、図１Ａ、１Ｂ及び２全てに示すタイプの導電性チャネルと非導電性チャネルとを含むことが望ましく、リバースエンジニアが保ち続ける図１Ｂ及び２を参照して、図に示し且つ説明したタイプのチャネルを混合して用いることが望ましい。
【００２４】
当業者は、図１Ａ、１Ｂ及び２がＰ型チャネルブロック構造２７と共にＮ型のドープされた領域２２乃至２５及び２９を用いる一方、その逆に、図１Ａ、１Ｂ及び２がＮ型チャネルブロック構造２７と共にＰ型のドープされた領域２２乃至２５及び２９を用いることも有効である。
【００２５】
更に、本発明は、好適には、本発明が用いられる複数のトランジスタ回路を完全に無効にするばかりでなく、予期しない又は非直感的な方法で回路を機能させるようにする。例えば、ＯＲゲートであるように見えるものが、反対に、実際にはＡＮＤゲートとして機能することが可能である。又は、反転入力として見えるものが、実際には、非反転であることが可能である。実際には、可能性が無限であり、リバースエンジニアが、これらの技術が利用される集積回路デバイスをどのようにリバースエンジニアリングするかを発見するために前進するのではなく、諦めてしまう程、非常に厄介であることをリバースエンジニアに認めさせることとなる。
【００２６】
又、単一の集積回路（ＩＣ）において何度も、図１Ｂ及び２の技術を用いることが望ましい。その場合、リバースエンジニアが、導電性チャネルの上に、図１Ｂ及び２を参照して上で述べたシリサイドアーチファクトに遭遇するとき、リバースエンジニアは、チャネルブロックがあるべき位置にあるか否かを判定することができない。リバースエンジニアは、チャネルブロックの存在に関する仮定を構築する必要があるか又は、シリサイド開口におけるチャネルの導電性のタイプに対して調査するために非常に高度で時間を費やす必要のある技術を用いる必要がある。図１Ｂ及び２の構造が所定のＩＣにおいて何百回か見出された場合、リバースエンジニアは、シリサイド開口におけるチャネルの導電性のタイプに対する調査するために高度で時間を費やす必要のある技術又は各々の時点に対して仮定を設けるかどうかに拘らず、各々の及び全ての有効な時点において、チャネルブロックが利用できるか否かを確認するように試みることにおいて、やる気をくじかれる問題点を有する。
【００２７】
最終的に、開示している方法及び装置は、集積回路デバイスがリバースエンジニアリングされないようにするために用いられることが可能である、他の偽装技術と互換性がある。それ故、この方法及び装置は、集積回路デバイスを成功裏にリバースエンジニアリングされないようにするために、所定の集積回路デバイスとともに用いられる多くの技術の１つであることが可能である。
【００２８】
特定の好適な実施形態に結び付けて、本発明について説明したが、ここでは、当業者に対して、変更自体が確かに示唆されている。従って、本発明は、同時提出の特許請求の範囲に定める場合を除き、開示した実施形態に限定されるものではない。
【図面の簡単な説明】
【００２９】
【図１Ａ】金属層及び酸化物層全ての導電性チャネルから取り除いた後にリバースエンジニアが見る、従来技術におけるシリサイド層のアーチファクトエッジについて示す図である。
【図１Ｂ】チャネルブロックを含む導電性チャネルから金属層及び酸化物層全ての取り除いた後にリバースエンジニアが見る、従来技術におけるシリサイド層のアーチファクトエッジについて示す図である。
【図２】本発明の一実施形態に従って、金属層及び酸化物層全ての取り除いた後にリバースエンジニアが見る、シリサイド層のアーチファクトエッジについて示す図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【国際調査報告】
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2006501692.tif 000007
2006501692.tif 000008