(57)【要約】突入電流リミッタ回路（２０）は、センス電流（ＩＳＥＮＳＥ）から制御信号（ＶＤＲＩＶＥ）を生成する検出回路（３０）を含む。パワー・トランジスタは制御信号に応答し、また、供給電圧（接地）を受け取るために入力ノード（１２）に結合されたソース（５１）、および、保護信号（ＶＳＷ）として負荷電流（ＩＬＯＡＤ）を出力ノード（４５）にルートするためのドレイン（５３）を有する。センス・トランジスタは制御信号に応答し、また、パワー・トランジスタのソースに比例し、センス電流として負荷電流の一部を出力ノードへルートするために入力ノードに結合されたソースを有する。
2006506038.tif 000002
【特許請求の範囲】
【請求項１】
センス電流に応答して制御信号を生成するための検出回路と、
前記制御信号に応答して動作し、供給電圧を受け取るために入力ノードに結合された第１ソース、および、保護信号として出力ノードへ前記供給電圧の負荷電流をルートするためのドレインを有する第１トランジスタと、
前記制御信号に応答して動作し、前記第１ソースに比例し、かつ、前記センス電流として前記出力ノードに前記負荷電流の一部をルートするために前記入力ノードに結合された第２ソースを有する第２トランジスタと、
から構成されることを特徴とする突入電流リミッタ回路。
【請求項２】
前記検出回路を形成するための第１表面、および、前記第１トランジスタの前記ドレインを形成するための第２表面を有する半導体基板をさらに含むことを特徴とする請求項１記載の突入電流リミッタ回路。
【請求項３】
前記第１トランジスタの前記ドレインおよび前記第２トランジスタのドレインは、前記半導体基板の共通領域内に形成されることを特徴とする請求項２記載の突入電流リミッタ回路。
【請求項４】
前記第１および第２トランジスタは、前記制御信号を受信するために前記検出回路の出力に結合された共通ゲートを有することを特徴とする請求項２記載の突入電流リミッタ回路。
【請求項５】
前記検出回路は、前記第１トランジスタの温度をモニタするために前記半導体基板上に形成された熱センサを含むことを特徴とする請求項２記載の突入電流リミッタ回路。
【請求項６】
前記第１トランジスタの温度が予め決められた値に達したとき、前記熱センサが前記制御信号によって前記第１および第２トランジスタをオフすることを特徴とする請求項５記載の突入電流リミッタ回路。
【請求項７】
前記センス電流をルートするために前記第２ソースに結合され、かつ、前記検出回路の入力で検出信号を生成するレジスタをさらに含むことを特徴とする請求項２記載の突入電流リミッタ回路。
【請求項８】
前記第１トランジスタは、前記第２トランジスタの有効サイズの少なくとも５００倍の有効サイズを有することを特徴とする請求項１記載の突入電流リミッタ回路。
【請求項９】
前記第１トランジスタは、少なくとも１０アンペアの負荷電流を供給することを特徴とする請求項１記載の突入電流リミッタ回路。
【請求項１０】
前記負荷電流を予め決められた値に制限するために、前記検出信号が前記制御信号の振幅を調整することを特徴とする請求項１記載の突入電流リミッタ回路。
【請求項１１】
第１および第２ノードを結合するための突入電流リミッタにおいて、
第１および第２表面を有する半導体基板と、
前記第１表面上に形成され、センス信号に応答して制御信号を提供する検出回路と、
前記制御信号を受信するための制御電極、前記第１表面上に形成され、かつ前記第１ノードに結合された第１および第２ソース、および、前記第２ノードへ電流をルートするために前記第２表面上に形成されたドレインを有するミラー・トランジスタであって、前記センス信号は、前記第２ソースを経由して流れる前記電流の一部により生成される、ミラー・トランジスタと、
から構成されることを特徴とする突入電流リミッタ。
【請求項１２】
前記第２ソースと前記第１ノードとの間に結合されたレジスタをさらに含むことを特徴とする請求項１１記載の突入電流リミッタ。
【請求項１３】
前記第２ソースが前記検出回路の入力に結合されることを特徴とする請求項１２記載の突入電流リミッタ。
【請求項１４】
前記第２ソースを通って流れる前記電流の一部は、前記レジスタの両端で前記センス信号を生成することを特徴とする請求項１３記載の突入電流リミッタ。
【請求項１５】
電力が加えられた後のある時間、前記ミラー・トランジスタを不能にするためのブランキング回路をさらに含むことを特徴とする請求項１１記載の突入電流リミッタ。
【請求項１６】
突入電流を制限する方法において、
センス信号に応答して検出回路で制御信号を生成する段階と、
前記制御信号により供給電圧の負荷電流を第１トランジスタを経由して出力ノードへルートする段階と、
ミラー・トランジスタの第２ソースで前記負荷電流をサンプリングして前記センス信号を生成する段階において、前記第２ソースは第１ソースに比例する、段階と、
から構成されることを特徴とする方法。
【請求項１７】
制御信号を生成する段階が、半導体基板の第１表面で前記制御信号を生成する段階を含むことを特徴とする請求項１６記載の方法。
【請求項１８】
負荷電流をルートする段階が、前記半導体基板の前記第１表面から第２表面へ前記負荷電流をルートする段階を含むことを特徴とする請求項１７記載の方法。
【請求項１９】
検出回路で前記制御信号を調整して前記電流を最大値に制限する段階をさらに含むことを特徴とする請求項１６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスに関し、より詳しくは、電源バス上の電流サージを制限するための高電流半導体デバイスに関する。
【背景技術】
【０００２】
電気通信、ネットワーク、およびコンピュータのアプリケーションは、システム全体を停止することなく、システムへ回路カードを挿入し取り出す能力、いわゆる「ホット・スワップ」と称される能力をしばしば要求する。分散型電源システムで構成されたネットワーク機器では、回路カードは、電源レールまたはバス上のノイズを減少するために、しばしば大きなフィルタ・コンデンサを含む。ホット・スワップの間、コンデンサは、もし制限されなければ、ピーク振幅の何百倍ものアンペアに達する可能性のある突入電流スパイクを生成することがあり、それによって、回路カードまたはそのコネクタが破損するおそれがある。さらに、そのような大きな突入電流は、システムにプラグインされる他の回路カードを破損し、あるいは、データ損失や他のシステム誤動作の原因となる電力障害を引き起こす場合がある。かかる有害な影響を防止するために、ホット・スワップ可能な回路カードは、典型的には突入電流制限回路で形成され、それが供給電流をルートすることによりパワーＭＯＳＦＥＴスイッチを制御する。
【０００３】
既存の突入電流リミッタでは、突入電流を指定されたレベルに制限する方法において、パワーＭＯＳＦＥＴスイッチの制御のために多くのコンポーネントを必要とすることから、コストが高いという欠点があった。ほとんどの突入電流リミッタは、パワーＭＯＳＦＥＴスイッチと並列に結合された低値のセンス・レジスタを使用して供給電流のピーク値を制限する。しかしながら、スイッチおよびセンス・レジスタを通る大きな電流の流れによって、信頼性に悪影響を及ぼす可能性がある大きな電力損失が生じる。
【０００４】
従って、製造コストを削減するためにコンポーネント数を減少させる一方で、電力損失を低減することによって高い信頼性を達成できるような突入電流リミッタに対する要求がある。
【発明の開示】
【０００５】
図面中、参照番号が同一である要素は同様の機能を有する。
【０００６】
図１は、電源電圧ＶＳＵＰＰ＝４８．０ボルトで動作する分散型電源バス１１と接地ノード１２との間に電力が加えられる間に、電子システムに差込みおよび／または引抜きをするためのホット・スワップ可能な回路カード１０の単純化された概要図である。電源バス１１および接地ノード１２は、電子システムの他のコンポーネント（図示せず）へ同時に電力を供給していてもよい。
【０００７】
大きなフィルタ・コンデンサ１３は、電源バス１１上のノイズ・スパイクを平坦化して安定したバイアスを提供する。回路カード１０の機能を実行する回路は、負荷１５として示され、突入電流リミッタ回路２０を経由して電源バス１１から負荷電流ＩＬＯＡＤを引き出す。ある実施例において、負荷１５は、コンデンサ１３および負荷１５を経由して、ピーク値として負荷電流ＩＬＯＡＤ＝１０．０アンペアを流す電圧レギュレータを含む。ＩＬＯＡＤの典型的な平均値は約４アンペアである。ある実施例において、コンデンサ１３は、約１０００マイクロファラドの値を有する。回路カードがホット・スワップされるとき、電流ＩＬＯＡＤはコンデンサ１３内に流れてＶＳＵＰＰの値に充電する。突入電流リミッタ回路２０は、さもなければ１００アンペア以上に達するであろうＩＬＯＡＤのピーク値を、約１０アンペアの値に制限する。
【０００８】
突入電流リミッタ２０は検出回路３０を含み、それによってミラー・パワー・トランジスタ５０が制御され、負荷電流ＩＬＯＡＤがコンデンサ１３および負荷１５へルートされる。ある実施例において、突入電流リミッタ２０は、５個の外部リード４１−４５を有する集積回路として半導体基板上に形成される。
【０００９】
ミラー・トランジスタ５０は、パワー・ソース５１、センシング・ソース５２、共通ドレイン５３、および共通ゲート５４を有する縦型パワーＭＯＳＦＥＴトランジスタとして形成される。パワー・ソース５１およびセンシング・ソース５２は、ＩＬＯＡＤの比例成分ＩＳＷおよびＩＳＥＮＳＥをそれぞれ導くために、ミラーされ、あるいは比例する。ある実施例において、トランジスタ５０は、約１ボルトのゲート対ソース導通スレショルドを有する。ある実施例において、パワー・ソース５１およびセンシング・ソース５２の有効な大きさは、１０００：１の比率で比例するので、電流のピーク値は、ＩＬＯＡＤ＝１０．０アンペアのとき、およそＩＳＷ＝９．９９０アンペアおよびＩＳＥＮＳＥ＝１０．０ミリアンペアである。
【００１０】
集積センス・レジスタ５５は、センシング・ソース５２と直列に結合され、ノード５６で電流ＩＳＥＮＳＥを検出することによってセンス電圧ＶＳＥＮＳＥを生成する。ある実施例において、レジスタ５５は、約１０オームの抵抗を有するので、ＩＳＥＮＳＥ＝１０．０ミリアンペアのとき、ＶＳＥＮＳＥは約１００ミリボルトの値および約１ミリワットの対応する電力消散を有する。
【００１１】
検出回路３０は、電流センサ６１、電圧レギュレータ６２、熱遮断回路６３、不足電圧ロックアウト（ＵＶＬＯ）回路６４、過電圧遮断（ＯＶＳＤ）回路６５およびブランキング回路６６を含む。
【００１２】
電圧レギュレータ６２は、接地リード４１と給電リード４４との間に結合された標準分路レギュレータとして形成され、検出回路３０にバイアスをかけるための内部供給電圧ＶＲＥＧを提供する。
【００１３】
電流センサ６１は、エラー増幅器によってＩＬＯＡＤを間接的に検出し、フィードバック信号としてＶＳＥＮＳＥを受信し、かつ、ゲート５４への代表駆動制御信号ＶＤＲＩＶＥを生成する。実際には、電流センサ６１は、ＩＳＥＮＳＥとしてセンシング・ソース５２を通ってＩＬＯＡＤの計測部分を経由することによって動作し、負荷電流ＩＬＯＡＤの大きさを予め決められた最大値、例えば１０アンペア、に制限するためにＶＤＲＩＶＥを調整する。
【００１４】
突入電流リミッタ２０の動作は以下のように進行する。回路カード１０のホット・スワップ挿入中に、コンデンサ１３は実質的に放電され、出力電圧ＶＳＷがドレイン５３上でほぼＶＳＵＰＰのレベルに生成される。コンデンサ１３は、突入電流リミッタ２０に低インピーダンス負荷を示し、突入電流リミッタ２０は、これに応答してＩＬＯＡＤの予め決められた最大値、例えば１０アンペア、を供給してコンデンサ１３を充電する。実際には、コンデンサ１３がＶＳＵＰＰに充電されるまでトランジスタ５０は定電流源として動作し、その時点ではＶＤＲＩＶＥはＶＲＥＧのレベルまで引き上げられ、ミラー・トランジスタ５０は完全に導通状態である。電流制限機能のために、供給電圧ＶＳＵＰＰの過度の負荷が回避され、したがって出力電圧ＶＳＷは保護信号と称される。
【００１５】
トランジスタ５０で突入電流を指定された最大値に制限することによって、突入電流リミッタは、システムの誤動作を引き起こすおそれのある電源バス１１上の過負荷状態を防止する。ＩＬＯＡＤは、直接に検出されるのではなく、低値のセンス電流ＩＳＥＮＳＥによってサンプリングされるので、センス・レジスタ５５を通して小量の電力のみが消費され、それによって、高性能を提供する。さらに、レジスタ５５は、突入電流リミッタ２０の他のコンポーネントと同じダイに容易に集積されるので、外部コンポーネントの数が減少し、それによって回路カード１０の全費用が低減する。
【００１６】
ＵＶＬＯ回路６４は、スレショルド比較器を含み、それが供給電圧ＶＳＵＰＰの大きさを検出し、ＶＳＵＰＰが予め決められたレベルを上回るまでトランジスタ５０をオフ状態に維持する。予め決められたロックアウト・レベルは、リード４２に結合された内部分圧器を用いてセットされ、分割電圧ＶＵＶＬＯを提供するが、これは１つ以上の外部レジスタで調整することができる。ゲート５４に結合された出力は、オープン・ドレイン配列によって形成され、不足電圧状態が検出された場合に、ゲート５４をほぼ大地電位まで引き下げる。不足電圧状態が検出されるとすぐに、ＶＳＵＰＰが第２の予め決められたシャットダウン・レベルを上回るまでヒステリシス回路類がトランジスタ５０をオフ状態に維持し、それによって、急速なサイクリングおよび／または発振(oscillation)を防止する。ある実施例において、ＶＳＵＰＰが４８ボルトで動作するところでは、予め決められたロックアウト・レベルは約３２ボルトの値にセットされる。
【００１７】
ＯＶＳＤ回路６４はＵＶＬＯ回路６３と同様の方法で動作するが、ただし、スレショルド比較器がＶＳＵＰＰの大きさを検出し、ＶＳＵＰＰが、１つ以上の外部レジスタで調整でき、分割された電圧ＶＯＶＳＤをリード４３で提供する内部分圧器によってセットされた第１の予め決められたシャットダウン・レベル以上に上昇した場合には、検出回路３０およびトランジスタ５０を不能にする点において異なる。ゲート５４に結合された出力は、オープン・ドレイン配列によって形成され、過電圧状態が検出された場合に、ゲート５４をほぼ大地電位まで引き下げる。一旦、過電圧状態が検出されると、ＶＳＵＰＰが第２の予め決められたシャットダウン・レベルを下回るまでヒステリシス回路類がトランジスタ５０をオフ状態に維持し、それによって、急速なサイクリングおよび／または発振を防止する。ある実施例において、ＶＳＵＰＰが４８ボルトで動作するところでは、ＶＯＶＳＤの第１の予め決められたシャットダウン・レベルは約９５ボルトの値にセットされ、第２の予め決められたシャットダウン・レベルは約９０ボルトの値にセットされる。
【００１８】
熱遮断回路６３は、検出回路３０およびミラー・トランジスタ５０と同じ半導体基板上に形成された温度センサを含む。温度検出回路類は、好ましくは、電源５１に隣接して配置されるか、あるいはトランジスタ５０のレイアウト内に埋め込まれる、すなわち、突入電流リミッタ２０の最も熱い部分の温度を検出するために、熱が最も生成される場所付近である。温度が上位のスレショルド温度まで上昇したとき、オープン・ドレイン出力はゲート５４をほぼ大地電位まで引き下げる。過熱状態が検出されるとすぐに、温度ヒステリシス回路類は、温度が下位のスレショルド温度以下に下がるまでミラー・トランジスタ５０の切断状態を確保する。ある実施例において、上位のスレショルド温度は摂氏約１８０度である。また、下位のスレショルド温度は摂氏約１７０度である。
【００１９】
ブランキング回路６６は、ホット・スワップ・カード挿入後の遅延時間中、突入電流リミッタ２０およびトランジスタ５０をオフ状態に維持する時定数をセットするためのレジスタ・コンデンサ・ネットワークを含む。このスタートアップ遅延は、回路カード１０が突入電流リミッタ２０を通って電力を受け取る前に、内部ノードを安定させておくことにより、スタートアップ誤動作を回避する。出力は、オープン・ドレイン配置を有し、スタートアップ遅延中にゲート５４を大地電位にスイッチする。ある実施例において、遅延時間は約２マイクロ秒である。
【００２０】
図２は、トランジスタ５０、レジスタ５５、および検出回路３０を含む集積回路として半導体基板１２０上に形成された、突入電流リミッタ２０の単純化した断面図である。
【００２１】
トランジスタ５０は、小さなダイ・エリアを達成するために、縦型装置として実装される。従って、ソース５１，５２は基板１２０の上部表面６７上のｐ型ウェル領域内でｎ型にドープされた領域として形成される。共通ゲート５４は、下側に横たわるパワー・チャネル５１Ａおよびセンス・チャネル５１Ｂの導通を制御するためにゲート酸化層７１上に形成されるが、これらのチャネルは、大地電位で動作し、かつ、図２の図外で相互に結合されたウェル領域６９内に、上部表面６７に沿って存在する。ソース５１，５２は、図では同様のサイズを有するように示されるが、ソース５２は、典型的には、ソース５１よりはるかに小さい有効サイズで作られることに注意されたい。ドレイン５３は、基板１２０の第２表面６８上に形成され、その結果、電流ＩＳＷおよびＩＳＥＮＳＥは、図示のように、表面６７からチャネル５１Ａ，５２Ａをそれぞれ通り、基板１２０を通って、表面６８でドレイン５３へ流れる。縦型構造のトランジスタ５０は、低いオン抵抗および小さなダイサイズを提供し、その結果、高機能性と低製作コストを実現できる。
【００２２】
レジスタ５５は、表面６７上に形成される。ある実施例において、レジスタ５５は、図示のように、誘電層７２上にポリシリコン層を堆積し、パターン化することにより形成される。
【００２３】
検出回路３０のコンポーネントもまた表面６７上に形成されるが、レジスタ５５の下側にあってもなくてもよい。トランジスタは、１つ以上のウェル領域内に形成されるが、ウェル領域６９とは別個のものでもよい。熱遮断回路６３内の温度センサは、高精度で基板１２０の温度を検出するために、トランジスタ５０にきわめて近接して形成される。
【００２４】
図３は、電圧レギュレータ６２および熱遮断回路６３をさらに詳細に示す概要図であり、トランジスタ７１−７５、ツェナダイオード７６、ダイオード列７７、およびレジスタ７９−８６を含む。
【００２５】
電圧レギュレータ６２は、ツェナダイオード７６の両端で内部調整電圧ＶＲＥＧ＝約１２．０ボルトを生成する分路レギュレータとして動作する。ツェナダイオード７６は、電圧の正の温度係数を有する。
【００２６】
トランジスタ７１およびレジスタ７９，８０は、電圧の負の温度係数を有するノード８７で電圧Ｖ８７を設定する分路レギュレータとして動作する。ある実施例において、基板１２０温度が摂氏２５度であるとき、Ｖ８７＝２．７ボルトである。ダイオード列７７の両端で降下した電圧は、温度とともに低下し、その結果、トランジスタ７２のゲート電圧は温度とともに上昇する。
【００２７】
トランジスタ７２−７４は、３段階の増幅器として機能するためにレジスタ８２−８４と結合し、温度が上限のスレショルド・レベルに達したときに、ゲート５４をほぼ大地電位に切り換えて、トランジスタ５０を切断する。ある実施例において、熱遮断温度は約摂氏約１８０度にセットされる。トランジスタ７５およびレジスタ８５，８６は、約摂氏１０度の温度ヒステリシスを提供して熱発振を防止する。
【００２８】
図４は、過電圧遮断回路６４をさらに詳細に示す概要図である。レジスタ９３，９４は、供給電圧ＶＳＵＰＰを分割してリード４３で分割電圧ＶＯＶＳＤを提供する分圧器として動作する。ツェナダイオード９２は、ＶＯＶＳＤをレベル・シフトしてトランジスタ９０のゲートで過電圧検出信号ＶＯＶを提供する。ＶＳＵＰＰが予め決められた電圧を超過したとき、ＶＯＶはトランジスタ９０の導通スレショルドを越えるが、それによってトランジスタ９０がオンになり、ゲート５４を大地電位に切り換え、トランジスタ５０がオフになり、突入電流リミッタ２０を不能にする。トランジスタ５０が一度切断されると、トランジスタ９１は、レジスタ９４をレジスタ９６と並列に切り換えて電圧ヒステリシスを提供し、ＶＳＵＰＰノイズによりゲート５０上で生じる発振および／または不正トリガを防止する。ある実施例において、ＶＳＵＰＰが約９５ボルトの予め決められたレベルに達したときに、約５ボルトのヒステリシスを伴ってトランジスタ５０が切断される。リード４３は、ユーザのために、外部レジスタを加えるための外部接続を提供し、予め決定した過電圧レベルを調整することに注意されたい。
【００２９】
不足電圧ロックアウト回路６４は、内部ロジックが形成されるという点を除いて、過電圧遮断回路６５と同様の構造を有しており、かつ、同様の方法で動作し、その結果、ＶＳＵＰＰが予め決められた不足電圧レベル未満であるとき、ゲート５４が大地電位にスイッチされる。ある実施例において、予め決められた不足電圧レベルは、約３２ボルトに設定される。
【００３０】
以上を要約すると、本発明は、高い信頼性を有し、かつ低価格の突入電流リミッタ集積回路を提供する。検出回路は、センス電流に応答して制御信号を生成する。パワー・トランジスタは、制御信号に応答して動作し、供給電圧を受け取るソース、および、供給電圧の負荷電流を保護信号として出力ノードへルートするドレインを有する。センス・トランジスタは制御信号に応答して動作し、第１ソースに比例し、かつ、負荷電流の一部をセンス電流として出力ノードへルートするための入力ノードに結合されたソースを有する。
【００３１】
パワー・トランジスタおよびセンス・トランジスタは、検出回路と共に半導体基板の上部表面上に形成されたそれぞれのソースおよび共通の制御電極と共に、半導体基板上に形成される。ドレインは、パワー・トランジスタおよびセンス・トランジスタの共通のドレインとして形成され、半導体基板の下部表面上に形成され、その結果、負荷電流が、基板を通って縦方向、すなわち上部表面から下部表面へ流れる。縦型の配列は、１０アンペア以上の電流をスイッチングする一方で、小さなダイ・エリアおよび低製作コストを提供する。検出回路は、過電圧および不足電圧センスおよび遮断と同様に、温度センサと遮断回路を含む。その結果、本発明は高い信頼性を提供する。
【図面の簡単な説明】
【００３２】
【図１】ホット・スワップ・カードを含む電子システムの概要図である。
【図２】突入電流リミッタ回路の断面図である。
【図３】分路レギュレータおよび熱検出および遮断回路を含む、突入電流リミッタの詳細を示す概要図である。
【図４】突入電流リミッタ回路の過電圧遮断回路の概要図である。
【図１】
2006506038.tif 000003
【図２】
2006506038.tif 000004
【図３】
2006506038.tif 000005
【図４】
2006506038.tif 000006
【国際調査報告】
2006506038.tif 000007
2006506038.tif 000008