(57)【要約】本発明は、基板（１０３）に渡ってもたらされるプレーナ誘導性コンポーネントに関する。基板は、第一の平面に位置される巻き線（１０１）、及び基板（１０３）から巻き線（１０１）をシールドするためのパターン化されたグランドシールド部（１０２）を有する。巻き線（１０１）は、第一の平面と垂直なミラー面（１０４）に対して少なくともほぼ対称になる。パターン化されたグランドシールド部（１０２）は、第一の平面と平行に第一のグランドシールド平面に位置される複数の導電性の第一のトラック（１０５）を有する。第一のトラックはミラー面（１０４）と垂直な方向を有する。パターン化されたグランドシールド部（１０２）がない場合、巻き線（１０１）は基板（１０３）に容量的に結合される。基板抵抗は誘導性コンポーネント（１００）のＱ値の劣化をもたらす。パターン化されたグランドシールド部（１０２）は基板（１０３）から巻き線（１０１）をシールドし、それによって基板の劣化効果が打ち消される。プレーナ誘導性コンポーネントの実効的な自己インダクタンスの減少を防止するためにループ電流は、パターン化されたグランドシールド部において防止されなければならない一方、同時に巻き線（１００）のミラー半分において誘導される電荷の移動が容易化されなければならない。このことは第一のトラック（１０５）によって実現される。
2006511068.tif 000002
【特許請求の範囲】
【請求項１】
−  第一の平面に位置される巻き線と、
−  更なる層から前記巻き線をシールドするためのパターン化されたグランドシールド部と
を有するプレーナ誘導性コンポーネントにおいて、
−  前記巻き線は、前記第一の平面と垂直なミラー面に対して少なくともほぼ対称であり、
−  前記パターン化されたグランドシールド部は、前記第一の平面と平行に第一のグランドシールド平面に位置される複数の導電性の第一のトラックを有し、前記第一のトラックは前記ミラー面と垂直な方向を有する
ことを特徴とするプレーナ誘導性コンポーネント。
【請求項２】
前記第一のトラックが前記ミラー面に対して少なくともほぼ対称であることを特徴とする請求項１に記載のプレーナ誘導性コンポーネント。  
【請求項３】
前記パターン化されたグランドシールド部は、前記第一の平面と平行な方向を備える第二の導電性トラックを有し、前記ミラー面に対して対称であり、前記第一のトラックに電気的に結合されることを特徴とする請求項１に記載のプレーナ誘導性コンポーネント。  
【請求項４】
前記第二の導電性トラックが前記第一のグランドシールド平面に位置されることを特徴とする請求項３に記載のプレーナ誘導性コンポーネント。  
【請求項５】
前記パターン化されたグランドシールド部は、前記第一のグランドシールド平面と平行に更なるグランドシールド平面に位置される更なる複数の導電性トラックを有し、前記更なるトラックは、前記第一のトラックと平行な方向を有すると共に前記第一のトラックに電気的に結合されることを特徴とする請求項１に記載の誘導性コンポーネント。  
【請求項６】
前記更なるトラックが、前記ミラー面に対して少なくともほぼ対称であることを特徴とする請求項５に記載の誘導性コンポーネント。    
【請求項７】
前記巻き線は、第二の芯を備える第二の少なくともほぼ螺旋形状の副巻き線でからみ合わされる第一の芯を備える第一の少なくともほぼ螺旋形状の副巻き線を有し、前記第一及び第二の芯は互いに一致し、前記第二の副巻き線の形状は前記第一の副巻き線の形状の鏡像となり、前記第一及び第二の副巻き線は直列に電気的に接続されることを特徴とする請求項１に記載の誘導性コンポーネント。  
【請求項８】
前記巻き線はほぼ環状になることを特徴とする請求項１に記載の誘導性コンポーネント。
【請求項９】
基板、及び請求項１乃至８の何れか一項に記載のプレーナ誘導性コンポーネントを有し、前記更なる層が前記基板になる集積回路。    
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、
−  第一の平面において位置される巻き線と、
−  更なる層から巻き線をシールド（遮蔽）するためのパターン化されたグランドシールド部（ｐａｔｔｅｒｎｅｄ  ｇｒｏｕｎｄ  ｓｈｉｅｌｄ）と
を有するプレーナ誘導性（インダクティブ）コンポーネント（ｐｌａｎａｒ  ｉｎｄｕｃｔｉｖｅ  ｃｏｍｐｏｎｅｎｔ）に関する。
【０００２】
本発明は更に、基板及びプレーナ誘導性コンポーネントを有する集積回路に関する。  
【背景技術】
【０００３】
このようなプレーナ誘導性コンポーネントは国際特許出願第ＷＯ９８／５０９５６号公報に開示されている。当該プレーナ誘導性コンポーネントは例えばＲＦ周波数で動作する集積回路において広く使用されている。当該回路の用途は例えば携帯電話及び無線ＬＡＮ局（ｗｉｒｅｌｅｓｓ  ＬＡＮ  ｓｔａｔｉｏｎ）のような無線通信デバイスにおいてもたらされ得る。
【０００４】
開示されているプレーナ誘導性コンポーネントは集積回路の一部となる。プレーナ誘導性コンポーネントのパターン化されたグランドシールド部は、上にプレーナ誘導性コンポーネントが形成される半導体基板と自身の巻き線との間に位置される。開示されているパターン化されたグランドシールド部は基本的に、動作中固定電圧を供給する直流（ＤＣ）電圧源に接続される導電性物質のシート（ｓｈｅｅｔ）である。
【０００５】
グランドシールド部の第一の目的は、国際特許出願第ＷＯ９８／５０９５６号公報に開示されているように、基板から巻き線をシールドすることにある。いかなる更なる手段もなしに、ミラー電流（ｍｉｒｒｏｒ  ｃｕｒｒｅｎｔ）がシートに流れ込むであろう。これにより誘電性コンポーネントの実効インダクタンス（ｅｆｆｅｃｔｉｖｅ  ｉｎｄｕｃｔａｎｃｅ）が低減され、自身のＱ値（クオリティファクタ（ｑｕａｌｉｔｙ  ｆａｃｔｏｒ））が制限される。それ故にグランドシールド部の第二の目的は、国際特許出願第ＷＯ９８／５０９５６号公報に開示されているように、当該ミラー電流が流れることを防止することにある。このことは、当該ミラー電流が流れてもよい閉（クローズド）ループ（ｃｌｏｓｅｄ  ｌｏｏｐ）がもたらされないようにグランドシールド部をパターニングすることによって実現される。更に知られているプレーナ誘導性コンポーネントの不利点は、当該プレーナ誘導性コンポーネントが比較的低いＱ値を有していることにある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
とりわけ本発明の目的は、高いＱ値を有するプレーナ誘導性コンポーネントを提供することにある。      
【課題を解決するための手段】
【０００７】
このために本発明は、
−  前記巻き線が、前記第一の平面と垂直なミラー面に対して少なくともほぼ対称であり、
−  前記パターン化されたグランドシールド部が、前記第一の平面と平行に第一のグランドシールド平面に位置され、前記第一のトラックは前記ミラー面と垂直な方向を有する複数の導電性の第一のトラック（軌道（ｔｒａｃｋ））を有する
ことを特徴とする冒頭の段落に記載のプレーナ誘導性コンポーネントをもたらす。
【０００８】
本発明は、プレーナ誘導性コンポーネントのＱ値が、巻き線において集中して（密に）もたらされる電流及びパターン化されたグランドシールド部内の抵抗によって制限され得るという認識に基づいている。巻き線の対称性（ｓｙｍｍｅｔｒｙ）により、巻き線のトラック内の電流は均一に分配されることが保証される。従って巻き線内のトラックの実効的により高い抵抗率（ｒｅｓｉｓｔｉｖｉｔｙ）をもたらす電流集中（ｃｕｒｒｅｎｔ  ｃｒｏｗｄｉｎｇ）が防止される。このこと自体により、本発明による誘電性コンポーネントの達成可能なＱ値が改善される。
【０００９】
動作の通常モードにおいて、差動電圧（ｄｉｆｆｅｒｅｎｔｉａｌ  ｖｏｌｔａｇｅ）が巻き線にもたらされる。自身の対称性のために、ミラー面の一方の側における巻き線内の位置における電圧は、ミラー面の他方の側における対応するミラーされた位置における電圧と大きさは等しいが符号が異なっている。それ故に巻き線とパターン化されたグランドシールド部との間の寄生容量を介して当該電圧によって誘導される（もたらされる）パターン化されたグランドシールド部の第一のトラックの一つにおける電荷は、ここでも大きさが等しいが符号は異なるであろう。印加される電圧の交流特性（ａｌｔｅｒｎａｔｉｎｇ  ｎａｔｕｒｅ）のために、前記位置及び巻き線における自身の対応するミラー位置における電圧はある期間に渡って変化するであろうが、大きさは等しく符号は逆のままであろう。
【００１０】
前記ミラー面の一方の側の巻き線における全ての位置及びミラー面の他方の側の対応するミラー位置に対してこのことは当てはまるであろう。それ故に前記鏡像（ｍｉｒｒｏｒ  ｉｍａｇｅ）の一方の側の第一のトラックのうちの一つに誘導される電荷は、ミラー面の他方の側の第一のトラックのうちの同じトラックに誘導される電荷によって平衡化（ｂａｌａｎｃｅ）されるであろう。更に第一のトラックの方向により、交流誘導電流（ａｌｔｅｎａｔｉｎｇ  ｉｎｄｕｃｅｄ  ｃｕｒｒｅｎｔ）のために流れる電流は、最も低い抵抗を備える可能な最短経路（パス（ｐａｔｈ））を通って流れることが保証される。これにより、パターン化されたグランドシールド部の実効抵抗（ｅｆｆｅｃｔｉｖｅ  ｒｅｓｉｓｔａｎｃｅ）は最小化される一方、同時にミラー電流は防止される。寄生容量の存在のために、パターン化されたグランドシールド部がミラー面に対して対称になることは有利である。
【００１１】
巻き線が正確に対称になっていない場合、パターン化されたグランドシールド部の動作が基本的に同じままであることは明らかであろう。例えばこのために、螺旋（スパイラル）形状の巻き線（ｓｐｉｒａｌ−ｓｈａｐｅｄ  ｗｉｎｄｉｎｇ）はほぼ対称になることが検討され得る。
【００１２】
本発明によるプレーナ誘導性コンポーネントの実施例は、前記第一の平面と平行な方向を備える第二の導電性トラックを有する前記パターン化されたグランドシールド部によって特徴付けられ、前記ミラー面に対して対称であり、前記第一のトラックに電気的に結合される。本実施例の利点は、パターン化されたグランドシールド部における第一のトラックが全て同じ直流電位（ＤＣ  ｐｏｔｅｎｔｉａｌ）を有することにある。動作中、パターン化されたグランドシールド部の第一のトラックの間に電荷移動は起こらないため、このことは厳密に必要とされないが、実際同じ直流電位において第一のトラックを有することは所望される。前記第二のトラックを直流源（ＤＣ  ｓｏｕｒｃｅ）又は知られている直流電位、例えばグランドに電気的に結合することによって、動作中、パターン化されたグランドシールド部の直流電位が規定されてもよい。実際、第二のトラックが第一のグランドシールド平面に位置されることは有利となり得る。
【００１３】
本発明によるプレーナ誘導性コンポーネントの更なる実施例は、前記第一のグランドシールド平面と平行に更なるグランドシールド平面に位置される、更なる複数の導電性トラックを有し、前記更なるトラックは前記第一のトラックと平行な方向を有すると共に前記第一のトラックに電気的に結合される前記パターン化されたグランドシールド部によって特徴付けられる。実際、多層（ｍｕｌｔｉ−ｌａｙｅｒ）のパターン化されたグランドシールド部を使用することは有利となり得る。例えば集積回路において異なる導電率（ｃｏｎｄｕｃｔｉｖｉｔｙ）を備える導電性物質の異なる層が利用可能であり、使用されてもよい。従って第一の層は第一のトラックのために使用されてもよい一方、他の層は更なるトラックのために使用されてもよい。第一のトラックと更なるトラックとを電気的に相互接続することによって、複合トラック（ｃｏｍｐｏｓｉｔｅ  ｔｒａｃｋ）が、実効的に第一のトラック又は更なるトラックの何れかよりも低い抵抗率（ｒｅｓｉｓｔｉｖｉｔｙ）で生成される。これによりグランドシールドの効率が増大させられ、より高いＱ値を備えるプレーナ誘導性コンポーネントがもたらされる。
【００１４】
本発明によるプレーナ誘導性コンポーネントの他の更なる実施例は、第二の芯（ｃｅｎｔｅｒ）を備える第二の少なくともほぼ螺旋形状の副巻き線（サブ巻き線（ｓｕｂ−ｗｉｎｄｉｎｇ））でからみ合わされる第一の芯を備える第一の少なくともほぼ螺旋形状の副巻き線を有する前記巻き線によって特徴付けられ、前記第一及び第二の芯は互いに一致し、前記第二の副巻き線の形状は前記第一の副巻き線の形状の鏡像となり、前記第一及び第二の副巻き線は直列に電気的に接続される。
【００１５】
当該第二の螺旋形状の副巻き線でからみ合わされる当該第一の螺旋形状の副巻き線を有するプレーナ誘導性コンポーネントは、電流分布が副巻き線のトラック内に均一に分配される複数巻き線誘導性コンポーネント（ｍｕｌｔｉ  ｗｉｎｄｉｎｇ  ｉｎｄｕｃｔｉｖｅ  ｃｏｍｐｏｎｅｎｔ）を実現する有利な態様となる。実際に螺旋形状のトラックを得ることは通常困難となる。しかしながら例えば八角形の形状に似た形態でほぼ螺旋形状のトラックは容易に得られ得る。
【００１６】
本発明によるプレーナ誘導性コンポーネントの他の更なる実施例は、ほぼ環状（円形）の前記巻き線によって特徴付けられる。自身の本来の対称性のためにほぼ環状の巻き線は有利となる。
【００１７】
本発明による集積回路は、基板及び前記更なる層が基板になる本発明によるプレーナ誘導性コンポーネントを有する。本発明による誘導性コンポーネントは集積回路において有利に使用され得る。集積半導体デバイスの間、又は集積半導体デバイス内で導電性相互接続部を実現するために使用され得る通常のＩＣプロセスにおいて利用可能な層の何れもが、前記巻き線又は前記パターン化されたグランドシールド部の何れかのために使用されてもよい。
【００１８】
本発明の上記及び他の目的並びに上記及び他の特徴は、添付図面に関連して検討される以下の詳細な記載からより明らかとなるであろう。
【００１９】
これらの図において同じ部分は同じ参照符号によって特定される。  
【発明を実施するための最良の形態】
【００２０】
図１は本発明によるプレーナ誘導性コンポーネントの実施例の上面図を示す。示されているプレーナ誘導性コンポーネント１００は巻き線１０１及びパターン化されたグランドシールド部１０２を有する。プレーナ誘導性コンポーネント１００は更なる層、基板１０３の上に位置される。巻き線１０１は基本的に、ほぼ環状になるループを形成する導電性物質、例えばアルミニウム（ａｌｕｍｉｎｕｍ）のトラックとなる。当該トラックは、基板１０３の表面と垂直な方向（向き（ｏｒｉｅｎｔａｔｉｏｎ））を有するミラー面１０４に対して対称になる。パターン化されたグランドシールド部は、巻き線１０１と基板１０３との間に位置される。グランドシールド部１０２は導電性物質、例えばアルミニウム又は多結晶シリコン（ｐｏｌｙ−ｓｉｌｉｃｏｎ）の複数のトラック１０５を有する。トラック１０５は基板の表面と平行な平面に位置されると共にミラー面１０４と垂直な方向を有する。
【００２１】
電圧差はプレーナ誘導性コンポーネント１００の端子（ターミナル（ｔｅｒｍｉｎａｌ））において最大値を有する。それ故にパターン化されたグランドシールド部で誘導される電荷はこれらの位置においても（絶対値で）最大値を有する。誘導される電荷は逆の符号を有する。それ故にミラー面１０４と垂直な方向にもたらされる電荷再分配（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ）は可能な限り“容易”でなければならない。低抵抗は、可能な限り最短となる導電性経路、それ故に第一のトラック１０５によって実現される。
【００２２】
差動（ディファレンシャル）モード動作に対して、巻き線１０１に電気的に接続されると共にミラー面１０４に対して対称になるセンタ（芯）タップ（ｃｅｎｔｅｒ  ｔａｐ）をもたらすことは有利となり得る。これにより巻き線１０１は、ともすれば同じ特性を備える二つの対称な副巻き線に効果的に分割される。
【００２３】
図２Ａ乃至Ｂは本発明によるプレーナ誘導性コンポーネントの更なる実施例の上面図を示す。図２Ａは、巻き線２０１及びパターン化されたグランドシールド部２０２を有するプレーナ誘導性コンポーネント２００を示す。巻き線２０１は、パターン化されたグランドシールド部２０２と基板２０３との間に位置される。パターン化されたグランドシールド部２０２及び巻き線２０１は、互いに対して平行になると共に基板２０３の表面に対して平行になる平面に位置される。巻き線２０１は、基板２０３の表面と垂直になるミラー面２０４に対して対称になるほぼ環状の形状を備えるループとなる。パターン化されたグランドシールド部２０２はミラー面２０４と垂直な方向を備える複数の第一のトラックを有する。第一のトラック２０５は、ミラー面２０４と平行な方向を備える第二のトラックによって相互に接続される。第二のトラック２０６はミラー面２０４に対して対称になる。
【００２４】
図２Ｂは、巻き線２１１及びパターン化されたグランドシールド部２１２を有するプレーナ誘導性コンポーネント２１０を示す。パターン化されたグランドシールド部２１２は、巻き線２１１と基板２１３との間に位置される。パターン化されたグランドシールド部２１２及び巻き線２１１は、互いに対して平行になると共に基板２１３の表面に対して平行になる平面に位置される。巻き線２１１は、基板２１３の表面と垂直になるミラー面２１４に対して対称になるほぼ環状の形状を備えるループとなる。パターン化されたグランドシールド部２１２はミラー面２１４と垂直な方向を備える複数の第一のトラックを有する。第一のトラック２１５は、ミラー面２１４と平行な方向を備える第二のトラックによって相互に接続される。第二のトラック２１６はミラー面２１４に対して対称になる。
【００２５】
第一のトラック２０５及び２１５が動作中全て同じ直流電位にあることを保証するために第二のトラック２０６及び２１６を使用することは有利となり得る。更にプレーナ誘導性コンポーネントが正確に差動で駆動されない場合、第二のトラック２０６及び２１６は有利となり得る。
【００２６】
第一及び第二のトラックが、巻き線の直径と比較して狭い幅を有する場合有利となり、好ましくは当該幅は巻き線の直径の１０パーセントよりも狭くなるべきである。実際の状況において、第一のトラック２０５及び２１５は約２０ミクロンの幅及び約２ミクロンの間隔（スペース（ｓｐａｃｅ））を有していてもよい。第二のトラック２０６及び２１６は約２０ミクロンの幅を有していてもよい。巻き線２０１及び２１１の通常の直径は約３００ミクロンになる。
【００２７】
図３Ａ乃至Ｂは、図２Ａ乃至Ｂに示されているプレーナ誘導性コンポーネントの更なる実施例の断面図を示す。図３Ａは、図２Ａに示されている面ＡＡ’から見た基板２０３及びプレーナ誘導性コンポーネント２００の断面図を示す。巻き線２０１は、基板２０３の表面と平行な方向を有する平面において基板２０３の上に位置される。パターン化されたグランドシールド部２０２の第一のトラック２０５の一つは、基板２１３の表面と平行な方向を備える平面において巻き線２０１の上に位置される。巻き線２０１と第一のトラック２０５との両方は、基板２０３の表面と垂直な方向を有するミラー面２０４に対して対称になる。
【００２８】
図３Ｂは、図２Ｂに示されている面ＢＢ’から見た基板２１３及びプレーナ誘導性コンポーネント２１０の断面図を示す。パターン化されたグランドシールド部２１２の第一のトラック２１５の一つは、基板２１３の表面と平行な方向を備える平面において基板２１３の上に位置される。巻き線２１１は、基板２１３の表面と平行な方向を有する平面においてパターン化されたグランドシールド部２１２の上に位置される。巻き線２１１と第一のトラック２１５との両方は、基板２１３の表面と垂直な方向を有するミラー面２１４に対して対称になる。
【００２９】
図２Ａ乃至Ｂ及び図３Ａ乃至Ｂにそれぞれ示されているプレーナ誘導性コンポーネントの巻き線２０１及び２１１は、ある誘電率を備える第一の非導電性物質（ｅｌｅｃｔｒｉｃａｌ  ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ  ｍａｔｅｒｉａｌ）の層によって自身の各々のパターン化されたグランドシールド部２０５及び２１５から分離される。同様に巻き線２０１とパターン化されたグランドシールド部２１２とは、他の誘電率を備える第二の非導電性物質の他の層によって各基板２０３及び２１３からそれぞれ分離される。それ故に巻き線２０１及び２１１は、各々のパターン化されたグランドシールド部２０２及び２１２に容量的に結合される。巻き線２０１は基板２０３に容量的に結合され、パターン化されたグランドシールド部２１２は基板２１３に容量的に結合される。容量性カップリング（結合）部（ｃａｐａｃｉｔｉｖｅ  ｃｏｕｐｌｉｎｇ）の範囲は層の厚さ及びもたらされる物質の誘電率に依存する。更に基板２０３及び２１３の基板物質は、ある電気抵抗性を有する。
【００３０】
図４Ａ乃至Ｂは、図２Ａ乃至Ｂに示されているプレーナ誘導性コンポーネントの更なる実施例のひとまとまりの素子モデルの電気回路図を示す。図４Ａは、図２Ａ及び３Ａに示されているプレーナ誘導性コンポーネントのひとまとまりの素子モデルの回路図を示す。巻き線２０１は、ノード４０１に接続される第一の端子及びノード４０２に接続される第二の端子を備えるインダクタＬ１によって表されている。巻き線２０１とパターン化されたグランドシールド部２０２との間の容量性カップリング部は、第一の端子がノード４０１に接続されている寄生容量Ｃｗｓｈ１及び第一の端子がノード４０２に接続されている容量Ｃｗｓｈ２によって表されている。パターン化されたグランドシールド部２０２は、Ｃｗｓｈ１の第二の端子をＣｗｓｈ２の第二の端子に接続する短絡部（ｓｈｏｒｔ）によって表されている。巻き線２０１と基板２０３との間の容量性カップリング部は、第一の端子がノード４０１に接続されている寄生容量Ｃｗｓｕｂ１及び第一の端子がノード４０２に接続されている容量Ｃｗｓｕｂ２によって表されている。基板の電気抵抗は、Ｃｗｓｕｂ１の第二の端子に接続される第一の端子及びＣｗｓｕｂ２の第二の端子に接続される第二の端子を備える基板抵抗Ｒｓｕｂ１によって表されている。
【００３１】
一方で巻き線２０１とパターン化されたグランドシールド部２０２との間の容量性カップリング部、及び巻き線２０１と基板２０３との間の容量性カップリング部の範囲、他方でそれ故に寄生容量Ｃｗｓｈ１、Ｃｗｓｈ２、Ｃｗｓｕｂ１、及びＣｗｓｕｂ２の値の範囲に依存して、図２Ａ及び図３Ｂに示されている構成体は、基板から巻き線を効果的にシールドするパターン化されたグランドシールド部を容量性コンポーネントにもたらしてもよい。
【００３２】
図４Ｂは、図２Ｂ及び３Ｂに示されているプレーナ誘導性コンポーネントのひとまとまりの素子モデルの回路図を示す。巻き線２１１は、ノード４１１に接続される第一の端子及びノード４１２に接続される第二の端子を備えるインダクタＬ２によって表されている。巻き線２１１とパターン化されたグランドシールド部２１２との間の容量性カップリング部は、第一の端子がノード４１１に接続されている寄生容量Ｃｗｓｈ３及び第一の端子がノード４１２に接続されている容量Ｃｗｓｈ４によって表されている。パターン化されたグランドシールド部２１２は、Ｃｗｓｈ３の第二の端子をＣｗｓｈ４の第二の端子に接続する短絡部によって表されている。パターン化されたグランドシールド部２１２と基板２１３との間の容量性カップリング部は、第一の端子が、パターン化されたグランドシールド部２１２を表す短絡部に接続されている寄生容量Ｃｓｈｓｕｂ１及び第一の端子が、パターン化されたグランドシールド部２１２を表す短絡部に接続されている寄生容量Ｃｓｈｓｕｂ２によって表されている。基板の電気抵抗は、Ｃｓｈｓｕｂ１の第二の端子に接続される第一の端子及びＣｓｈｓｕｂ２の第二の端子に接続される第二の端子を備える基板抵抗Ｒｓｕｂ２によって表されている。
【００３３】
パターン化されたグランドシールド部２１２は、寄生容量Ｃｓｈｓｕｂ１及びＣｓｈｓｕｂ２と基板抵抗Ｒｓｕｂ２との影響を実効的に打ち消す。自己インダクタンスＬ２と平行にＣｗｓｈ３及びＣｗｓｈ４によって表される実効的な全寄生容量は、パターン化されたグランドシールド部がない場合よりもやや高くなるが、Ｒｓｕｂ２によって表される基板抵抗の影響が打ち消されるため、誘導性コンポーネントのＱ値はより高くなるであろう。
【００３４】
図５Ａ乃至Ｆは、本発明によるプレーナ誘導性コンポーネントのパターン化されたグランドシールド部の更なる実施例の上面図及び断面図を示す。図５Ａにおける上面図に示されているパターン化されたグランドシールド部５０２は、ミラー面５０４に対して対称になると共にミラー面５０４と垂直な方向を有する複数の第一のトラック５０５を有する。パターン化されたグランドシールド部５０２は、更にミラー面５０４に対して対称になり、ミラー面５０４と平行な方向を備える第二のトラック５０６を更に有する。第一のトラック５０５及び第二のトラック５０６は同じ平面に位置される。第二のトラック５０６は第一のトラック５０５と交差する。図５Ｂは、図５Ａに示されている面ＣＣ’から見たプレーナ誘導性コンポーネント５０２の断面図を示す。図５Ｂは、第一のトラック５０５及び第二のトラック５０６がミラー面５０４に対して対称になると共にミラー面５０３と平行な方向を有することを示している。
【００３５】
図５Ｃにおける上面図に示されているパターン化されたグランドシールド部５１２は、ミラー面５１４に対して対称になると共にミラー面５１４と垂直な方向を有する複数の第一のトラック５１５を有する。パターン化されたグランドシールド部５１２は、更にミラー面５１４に対して対称になり、ミラー面５１４と平行な方向を備える第二のトラック５１６を更に有する。第一のトラック５１５及び第二のトラック５１６は、互いに平行な異なる平面に位置される。第二のトラック５１６は第一のトラック５１５と交差し、交差部の位置において第一のトラックに導電的に接続される。図５Ｄは、図５Ｃに示されている面ＤＤ’から見たプレーナ誘導性コンポーネント５１２の断面図を示す。図５Ｄは、第一のトラック５１５及び第二のトラック５１６がミラー面５１４に対して対称になると共にミラー面５１３と平行な方向を有することを示している。更に第一のトラック５１５は第二のトラック５１６と基板５１３との間に位置されることが示されている。このことは必要とされない。実際上の理由で第一のトラック５１５と基板５１３との間に位置される第二のトラック５１６を有することは有利となり得る。
【００３６】
実際の状態において、第一のトラック５１５は多結晶シリコン層に位置されてもよい一方、第二のトラック５１６はメタル層に位置されてもよい。
【００３７】
第一のトラック５１５及び第二のトラック５１６が同じ平面に位置されることは必要とされない。第一のトラック５１５の場合、導電率は第二のトラック５１６の場合よりもずっとクリティカルになる。第二のトラック５１６は基本的に、第一のトラック５１５を固定直流電位部、例えばグランドに接続する態様をもたらす。実際例えばレイアウトの理由のために、第一のトラック５１５を第二のトラック５１６と異なる層に位置させることは有利となり得る。
【００３８】
図５Ｅにおいて上面図に示されているパターン化されたグランドシールド部５２２は、ミラー面５２４に対して対称になると共にミラー面５２４と垂直な方向を有する複数の第一のトラック５２５を有する。パターン化されたグランドシールド部５２２は、更にミラー面５２４に対して対称になり、ミラー面５２４と平行な方向を備える第二のトラック５２６を更に有する。第一のトラック５２５及び第二のトラック５２６は、互いに平行な異なる平面に位置される。第二のトラック５２６は第一のトラック５２５と交差し、交差部の位置において第一のトラックに導電的に接続される。パターン化されたグランドシールド部５２２は、第一のトラックと平行になると共に、第一のトラックが位置される平面と平行な平面に位置される複数の第三のトラック５２７を更に有する。第一のトラック５２５及び第三のトラック５２７は電気的に接続される。図５Ｆは、図５Ｅに示されている面ＥＥ’から見たプレーナ誘導性コンポーネント５２２の断面図を示す。図５Ｆは、第一のトラック５２５及び第二のトラック５２６がミラー面５２４に対して対称になると共に基板５２３と平行な方向を有することを示している。第一のトラック５２５が位置される平面と平行な平面に第三のトラック５２７は位置されることが示されている。更に第一のトラック５２５は、第二のトラック５２６と基板５２３との間に位置されることが示されている。このことは必要とされない。実際上の理由で第一のトラック５２５と基板５２３との間に位置される第二のトラック５２６を有することは有利となり得る。
【００３９】
実際の状態において、第一のトラックは、例えばアルミニウム有するメタル層で形成されてもよく、第三のトラックは、埋込みＮ形（ＢＮ（ｂｕｒｉｅｄ  Ｎ））層で形成されてもよい。第一のトラックの役割はミラー面５２４と垂直な方向で、パターン化されたグランドシールド部の実効導電率を増大させることにある。埋込みＮ形層における個々のトラックの間の電気的絶縁部（ｅｌｅｃｔｒｉｃａｌ  ｉｎｓｕｌａｔｉｏｎ）は、深いトレンチ絶縁分離部（ｄｅｅｐ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）によってもたらされてもよい。これにより、個々の第三のトラックの間の容量性カップリングが低減される。第三のトラックの上の第一のトラックの間に低オーミック電気接続部（ｏｈｍｉｃ  ｅｌｅｃｔｒｉｃａｌ  ｃｏｎｎｅｃｔｉｏｎ）をもたらすために、いわゆるＢＮタップ（ＢＮ−ｔａｐ）が使用される。誘導性コンポーネントの巻き線のメタルからＢＮ層までの距離は、巻き線のメタルと多結晶シリコンとの間の距離よりも長くなり、その結果、より小さな容量性カップリングがもたらされる。それ故にＢＮで実現される第三のトラックを有するパターン化されたグランドシールド部は、多結晶シリコン層で実現される第一のトラックしか有さないパターン化されたグランドシールド部よりも優れた解決策となり得る。第一のトラック５２５の長さが、プレーナ誘導性コンポーネントの巻き線の下に延在しないように短くされる場合、パターン化されたグランドシールド部５２２の効果の更なる改善はもたらされ得る。その場合、第一のトラック５２５は、巻き線とパターン化されたグランドシールド部との間の寄生カップリングに寄与することなくミラー面５２４と垂直な方向でグランドシールド部の実効抵抗を減少させる役割のみを果たす。
【００４０】
図６Ａ乃至Ｂは、本発明によるプレーナ誘導性コンポーネントの巻き線の更なる実施例の上面図を示す。図６Ａは第一の副巻き線６０１及び第二の副巻き線６０２を有する巻き線６００を示している。第一及び第二の副巻き線６０１及び６０２はほぼ螺旋形状となる。第一及び第二の副巻き線６０１及び６０２は、巻き線６００と垂直な方向を備えるミラー面６０３に対して対称であり、電気的に直列に接続される。差動モード動作の場合、第一及び第二の副巻き線６０１及び６０２が互いに接続される位置においてセンタタップをもたらすことは有利になり得る。
【００４１】
図６Ｂは第一の副巻き線６１１及び第二の副巻き線６１２を有する巻き線６１０を示している。第一及び第二の副巻き線６０１及び６０２はほぼ螺旋形状となる。第一及び第二の副巻き線６１１及び６１２は、巻き線６１０と垂直な方向を備えるミラー面６１３に対して対称であり、電気的に直列に接続される。差動モード動作の場合、第一及び第二の副巻き線６１１及び６１２が互いに接続される位置においてセンタタップをもたらすことは有利になり得る。
【００４２】
図７は、本発明によるプレーナ誘導性コンポーネントの巻き線の他の更なる実施例の上面図を示す。図７は第一の副巻き線７０１及び第二の副巻き線７０２を有する巻き線７００を示している。第一及び第二の副巻き線７０１及び７０２はほぼ螺旋形状となる。更に副巻き線７０１は二つの平行トラック７０１Ａ及び７０２Ｂを有する一方、副巻き線７０２は二つの平行トラック７０２Ａ及び７０２Ｂを有する。第一及び第二の副巻き線７０１及び７０２は、巻き線７００と垂直な方向を備えるミラー面７０３に対して対称であり、電気的に直列に接続される。副巻き線７０１及び７０２が接続される位置において、導電性トラック７０１Ａは導電性トラック７０２Ｂに接続される一方、導電性トラック７０１Ｂは導電性トラック７０２Ａに接続される。動作中このことにより巻き線７００内の電流のより均一な分配がもたらされ、それによって、巻き線７００のより高い実効抵抗をもたらし、それ故にプレーナ誘導性コンポーネントのＱ値の減少をもたらす電流集中が防止される。差動モード動作の場合、第一及び第二の副巻き線７０１及び７０２が互いに接続される位置においてセンタタップをもたらすことは有利になり得る。
【００４３】
図８は、本発明によるプレーナ誘導性コンポーネントの集積回路の回路図を示す。示されている回路図は電圧制御発振器（ＶＣＯ（ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ））の簡略化された回路図である。ＶＣＯ８００は第一のトランジスタＴ１及び第二のトランジスタＴ２と、第一のコンデンサＣ１、第二のコンデンサＣ２、及び第三のコンデンサＣ３と、第一のインダクタＬ３及び第二のインダクタＬ４とを有する。Ｔ１及びＴ２のエミッタは、負の電力供給部（給電部）ＶＥＥに接続される。Ｔ１のコレクタはノード８０１に接続され、Ｔ２のコレクタはノード８０２に接続される。Ｃ１の第一の端子はノード８０１に接続され、第二の端子はＴ２のベースに接続される。Ｃ２の第一の端子はノード８０２に接続され、第二の端子はＴ１のベースに接続される。Ｃ３の第一の端子はノード８０１に接続され、第二の端子はノード８０２に接続される。Ｌ３の第一の端子はノード８０１に接続され、第二の端子は正の電力供給部ＶＣＣに接続される。Ｌ４の第一の端子はノード８０２に接続され、第二の端子はＶＣＣに接続される。
【００４４】
実際Ｌ３及びＬ４は、上記のようにセンタタップでもたらされる図１、２Ａ乃至Ｂ、６、及び７のうちの一つに示されているようなプレーナ誘導性コンポーネントの副巻き線として実現されてもよい。示されている回路８００の場合、センタタップはＶＣＣに接続され、誘導性コンポーネントの第一の端子はノード８０１に接続され、誘導性コンポーネントの第二の端子はノード８０２に接続される。
【００４５】
要するに本発明は、基板１０３に渡ってもたらされるプレーナ誘導性コンポーネントに関する。基板は、第一の平面に位置される巻き線１０１、及び基板１０３から巻き線１０１をシールドするためのパターン化されたグランドシールド部１０２を有する。巻き線１０１は、第一の平面と垂直なミラー面１０４に対して少なくともほぼ対称になる。パターン化されたグランドシールド部１０２は、第一の平面と平行に第一のグランドシールド平面に位置される複数の導電性の第一のトラック１０５を有する。第一のトラックはミラー面１０４と垂直な方向を有する。パターン化されたグランドシールド部１０２がない場合、巻き線１０１は基板１０３に容量的に結合される。基板抵抗は誘導性コンポーネント１００のＱ値の劣化をもたらす。パターン化されたグランドシールド部１０２は基板１０３から巻き線１０１をシールドし、それによって基板の劣化効果が打ち消される。プレーナ誘導性コンポーネントの実効的な自己インダクタンスの減少を防止するためにループ電流は、パターン化されたグランドシールド部において防止されなければならない一方、同時に巻き線１００のミラー半分において誘導される電荷の移動が容易化されなければならない。このことは第一のトラック１０５によって実現される。
【００４６】
ここに記載の本発明の実施例は図的に理解されることを意図するものであり、限定を意図するものではない。請求項に記載の本発明の範囲から逸脱することなく当業者によって様々な変形例がこれらの実施例になされてもよい。
【００４７】
例えば螺旋形状巻き線を備えるプレーナ誘導性コンポーネントは対称軸に対してほぼ対称になる。
【００４８】
例えば他の種類のトランジスタが、図８に示されているバイポーラトランジスタの代わりに使用されてもよい。更に（差動）誘導性コンポーネントをもたらす多くのより集積された回路が、本発明によるプレーナ誘導性コンポーネントを使用するのに有利となり得ることは明らかであろう。
【図面の簡単な説明】
【００４９】
【図１】本発明によるプレーナ誘導性コンポーネントの実施例の上面図（トップビュー）を示す。
【図２Ａ】本発明によるプレーナ誘導性コンポーネントの更なる実施例の上面図を示す。
【図２Ｂ】本発明によるプレーナ誘導性コンポーネントの他の更なる実施例の上面図を示す。
【図３Ａ】図２Ａ乃至Ｂに示されているプレーナ誘導性コンポーネントの更なる実施例の断面図を示す。
【図３Ｂ】図２Ａ乃至Ｂに示されているプレーナ誘導性コンポーネントの他の更なる実施例の断面図を示す。
【図４Ａ】図２Ａ乃至Ｂに示されているプレーナ誘導性コンポーネントの更なる実施例のひとまとまりの素子モデルの電気回路図を示す。
【図４Ｂ】図２Ａ乃至Ｂに示されているプレーナ誘導性コンポーネントの更なる実施例のひとまとまりの素子モデルの他の電気回路図を示す。
【図５Ａ】本発明によるプレーナ誘導性コンポーネントのパターン化されたグランドシールド部の更なる実施例の上面図及び断面図を示す。
【図５Ｂ】本発明によるプレーナ誘導性コンポーネントのパターン化されたグランドシールド部の他の更なる実施例の上面図及び断面図を示す。
【図５Ｃ】本発明によるプレーナ誘導性コンポーネントのパターン化されたグランドシールド部の他の更なる実施例の上面図及び断面図を示す。
【図５Ｄ】本発明によるプレーナ誘導性コンポーネントのパターン化されたグランドシールド部の他の更なる実施例の上面図及び断面図を示す。
【図５Ｅ】本発明によるプレーナ誘導性コンポーネントのパターン化されたグランドシールド部の他の更なる実施例の上面図及び断面図を示す。
【図５Ｆ】本発明によるプレーナ誘導性コンポーネントのパターン化されたグランドシールド部の他の更なる実施例の上面図及び断面図を示す。
【図６Ａ】本発明によるプレーナ誘導性コンポーネントの巻き線の更なる実施例の上面図を示す。
【図６Ｂ】本発明によるプレーナ誘導性コンポーネントの巻き線の他の更なる実施例の上面図を示す。
【図７】本発明によるプレーナ誘導性コンポーネントの巻き線の他の更なる実施例の上面図を示す。
【図８】本発明によるプレーナ誘導性コンポーネントを有する集積回路の概略図を示す。
【図１】
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【図７】
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【図８】
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【国際調査報告】
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