(57)【要約】容量性負荷のための電圧バッファは、帰還ループから負荷を絶縁させる。フォロワ構成における変形例を用いて、帰還ループの外部の第２のトランジスタが導入される。負荷に対する電流が第２のトランジスタを介して供給され、その第２のトランジスタは、帰還ループ内のトランジスタと同一のコントロールゲートレベルを有し、かつ基準入力電圧に基づいて出力電圧を供給するために接続される。出力電圧は入力電圧に依存するが、負荷は帰還ループから除去される。負荷を帰還ループから除去することによって、ループは非常に小さい補償コンデンサだけで或いは補償コンデンサなしで安定化され、バッファの静止性の電流を減少させ、かつ整定時間を改善することを可能にする。本発明の好ましい使用の１つは、不揮発性メモリのデータ記憶素子を駆動することである。
2006516863.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧から出力電圧を供給するための回路において、
電圧ソースおよび基準電圧のうちの第１のものと、電流制限回路を介する電圧ソースおよび基準電圧のうちの第２のものとの間に並列に接続される第１のトランジスタおよび第２のトランジスタと、
入力電圧を受け取るために接続される第１の入力部と、前記第１のトランジスタと電流制限回路との間のノードに接続される第２の入力部と、前記第１および第２のトランジスタのコントロールゲートに接続される出力部とを有する差動利得段であって、前記出力電圧が前記第２のトランジスタと電流制限回路との間のノードから供給される差動利得段と、
を備える回路。
【請求項２】
前記回路は、単位利得のためのものである請求項１記載の回路。
【請求項３】
前記基準電圧は接地され、前記第１および第２のトランジスタは電流制限回路を介して電圧ソースに接続されるＰＭＯＳトランジスタである請求項１記載の回路。
【請求項４】
前記基準電圧は接地され、前記第１および第２のトランジスタは電流制限回路を介して接地に接続されるＮＭＯＳトランジスタである請求項１記載の回路。
【請求項５】
前記電流制限回路はそのコントロールゲートが互いに接続される第３のＮＭＯＳトランジスタと第４のＮＭＯＳトランジスタとを備える電流ミラーであり、前記第１のトランジスタは前記第３のトランジスタを介して接地に接続され、前記第２のトランジスタは前記第４のトランジスタを介して接地に接続される請求項４記載の回路。
【請求項６】
前記第２のトランジスタは、前記第１のトランジスタのチャネル幅の約１０倍のチャネル幅を有する請求項１記載の回路。
【請求項７】
負荷を駆動するための電圧バッファにおいて、
入力電圧を受け取るために接続される差動利得段であって、そのコントロールゲートが差動利得段の出力に接続される第１のトランジスタを備える帰還ループを有する差動利得段と、
前記帰還ループの外部に接続されて電流を負荷に供給する第２のトランジスタであって、前記差動利得段の出力部が前記入力電圧に依存して負荷に電圧を設定するために接続される第２のトランジスタと、
を備える電圧バッファ。
【請求項８】
前記電圧バッファは、単位利得のためのものである請求項７記載の電圧バッファ。
【請求項９】
前記第２のトランジスタは、前記第１のトランジスタのチャネル幅の約１０倍のチャネル幅を有する請求項７記載の電圧バッファ。
【請求項１０】
入力電圧のそれぞれのセットから出力電圧のセットを供給するための回路において、
電圧ソースおよび基準電圧のうちの第１のものと、電流制限回路を介する電圧ソースおよび基準電圧のうちの第２のものとの間に直列に接続される複数のＮ個の第１のトランジスタと、
直列に接続し、かつ電圧ソースおよび基準電圧のうちの前記第１のものと、電流制限回路を介する電圧ソースおよび基準電圧のうちの前記第２のものとの間の前記第１のトランジスタに並列に接続される複数のＮ個の第２のトランジスタと、
前記入力電圧のうちの１つをそれぞれ受け取るために接続される第１の入力部と、第１のトランジスタのうちの１つのそれぞれの電流制限回路側の端子にあるノードに接続される第２の入力部と、第１のトランジスタのうちの１つのそれぞれおよび第２のトランジスタのうちの１つのそれぞれのコントロールゲートに接続される出力部とを各々有する複数のＮ個の差動利得段であって、それぞれの前記出力電圧が前記第２のトランジスタの電流制限回路側の端子にあるノードから供給される差動利得段と、
を備える回路。
【請求項１１】
前記回路は、単位利得のためのものである請求項１０記載の回路。
【請求項１２】
前記基準電圧は接地され、前記第１および第２のトランジスタは電流制限回路を介して電圧ソースに接続されるＰＭＯＳトランジスタである請求項１０記載の回路。
【請求項１３】
前記基準電圧は接地され、前記第１および第２のトランジスタは電流制限回路を介して接地に接続されるＮＭＯＳトランジスタである請求項１０記載の回路。
【請求項１４】
前記電流制限回路はそのコントロールゲートが互いに接続される第３のＮＭＯＳトランジスタと第４のＮＭＯＳトランジスタとを備える電流ミラーであり、前記第１のトランジスタは前記第３のトランジスタを介して接地に接続され、前記第２のトランジスタは前記第４のトランジスタを介して接地に接続される請求項１３記載の回路。
【請求項１５】
前記第２のトランジスタは、前記第１のトランジスタのチャネル幅の約１０倍のチャネル幅を有する請求項１０記載の回路。
【請求項１６】
メモリシステムにおいて、
１つまたはそれ以上の不揮発データ記憶素子と、
電圧ソースと、
電流制限回路と、
出力電圧を前記データ記憶素子に供給するために接続可能な電圧バッファであって、
前記電圧ソースおよび基準電圧のうちの第１のものと、電流制限回路を介する前記電圧ソースおよび基準電圧のうちの第２のものとの間に並列に接続される第１のトランジスタおよび第２のトランジスタと、
基準電圧を受け取るために接続可能な第１の入力部と、前記第１のトランジスタと電流制限回路との間のノードに接続される第２の入力部と、前記第１および第２のトランジスタのコントロールゲートに接続される出力部とを有する差動利得段であって、前記出力電圧が前記第２のトランジスタと電流制限回路との間のノードから供給される差動利得段と、を備える電圧バッファと、
を備えるメモリシステム。
【請求項１７】
前記データ記憶素子はトランジスタであり、電圧バッファが前記データ記憶素子に接続されるときに、前記出力電圧は前記データ記憶素子のコントロールゲートに供給される請求項１６記載のメモリシステム。
【請求項１８】
前記データ記憶素子は、フローティングゲート電界効果トランジスタである請求項１７記載のメモリシステム。
【請求項１９】
前記出力電圧は、プログラミングプロセスに用いられる電圧である請求項１６記載のメモリシステム。
【請求項２０】
前記出力電圧は、読み出しプロセスに用いられる電圧である請求項１６記載のメモリシステム。
【請求項２１】
前記出力電圧は、消去プロセスに用いられる電圧である請求項１６記載のメモリシステム。
【請求項２２】
負荷を駆動するための電圧バッファにおいて、
入力電圧を受け取るために接続される差動利得段であって、そのコントロールゲートが差動利得段の出力に接続される第１のトランジスタを備える帰還ループを有する差動利得段と、
前記帰還ループに接続され、かつ入力電圧に依存して出力電圧を負荷に供給するために負荷に接続可能な手段であって、それにより前記差動利得段における静止性の電流を増加させずに前記帰還ループを安定化させる手段と、
を備える電圧バッファ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ電圧を駆動する電圧バッファに関し、特に、電圧可変大容量性負荷のための電圧バッファに関する。
【背景技術】
【０００２】
容量性負荷のための従来の駆動回路またはドライバは通常、信号入力、信号出力および負荷を駆動するアナログ電圧バッファの増幅器からなる。このような回路の一般的な例を図１Ａに示す。このようなドライバは基準電圧Ｖinを負荷に印加することが望まれる場合に用いられるが、基準電圧のソースは負荷を充分に駆動することができない。この特定の例では、ソースフォロワ出力段を有する増幅器を用いる。他の例には、クラスＡまたはクラスＡ／Ｂ出力段を有する増幅器を用いることが含まれる。すべての場合において、演算増幅器または差動利得段１１のための帰還ループ内のノードの出力電圧Ｖout が取られ、その結果、負荷Ｃload３１は帰還ループの一部となる。
【０００３】
図１Ａをより詳細に検討すると、入力電圧Ｖinが、電圧ソースと限流器２１を介して接地との間に接続される差動利得段１１を含むバッファに供給され、ここでトランジスタ１３（ここではＮＭＯＳ）が明示されている。増幅器１１への帰還ループはトランジスタ１３と限流器との間のノードから閉じられ、限流器からは出力電圧Ｖout も供給される。その結果、出力電圧が印加される負荷Ｃload３１は、帰還ループの一部となる（コンデンサＣcompについては以下で説明する）。出力トランジスタ１３のための図１Ａに示されているＮＭＯＳトランジスタの代わりに、このソースフォロワ構成における変形例では、当該技術分野において知られているように、ＰＭＯＳ、ｎｐｎ、ｐｎｐまたはＭＥＳＦＥＴトランジスタを用いることもできる。例えば、ＰＭＯＳトランジスタを出力トランジスタ１３のために用いることができ、その場合には、図１Ａの残りは図１Ｂに示すように変更され、限流器２１は今は電圧ソースと接地との間に配置され、出力および差動利得段または演算増幅器１１への帰還ループの両方はＰＭＯＳより上だが限流器より下のノードから到来している。既に前述したように、クラスＡおよびクラスＡ／Ｂ出力段が、図１Ａまたは１Ｂのいずれかに示すソースフォロワ構成に取って代わることができる。加えて、より一般的には、回路を２つの任意の電圧レベル間に接続することができ、ここで説明を簡略化するために、以下ではこれらのレベルのうちの低い方を接地とする。
【０００４】
図４は、図１Ａまたは１Ｂに示すようなドライバおよび以下に説明する本発明のドライバのための用途の特定の例を示す。これらの図のドライバは、内部にデータを記憶するための多数の記憶素子またはセルを有する電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）またはフラッシュメモリなどの不揮発性メモリシステムにおいて特に有用である。メモリシステムにおける記憶素子の一例を図４に示す。明確性を目的として、広範に知られかつ本願に関連のない記憶素子の多くの詳細は省略されている。記憶素子は、例えば米国特許第５，８６２，０８０号（特許文献１）により詳細に説明され、本願明細書において参照により援用されている。図４を参照すると、メモリシステムは通常、多数の記憶素子１７５を含み、その記憶素子の各々は１つまたはそれ以上の電界効果トランジスタ（ＦＥＴ１８０）を有し、その電界効果トランジスタの各々は１つまたはそれ以上のコントロールゲートまたはゲート１８５並びに絶縁またはフローティングゲート１９０を有し、ＦＥＴのソース１９５およびドレイン２００から電気的に絶縁される。ゲート１８５はフローティングゲート１９０に容量的に結合されているので、記憶素子１７５はドライバにとって容量性負荷のように見える。不揮発性メモリシステム（図示せず）内の数多くの記憶素子は通常同時にプログラムされ、また記憶素子１７５内の数多くのゲート１８５がプログラミング電圧と検証電圧との間で同時に切り替えられて記憶素子をプログラムしなければならないので、ゲートはドライバ１００にとって単一の大容量性負荷のように見える。入力電圧Ｖinに基づいてメモリ記憶装置へ供給される電圧Ｖout は、メモリの動作中にメモリアレイと同一のチップ上またはメモリシステム内の他のチップからの電源または高電圧ポンプ（図示せず）から記憶素子へ供給される様々なプログラミング、読み出し／検証または他の電圧のいずれでもあり得る。このような電圧バッファを利用することができるこのようなシステムのさらなる例が、以下の米国特許および同時係属出願中の特許出願に示され、その全体が本願明細書において参照により援用されている。これら特許および特許出願とは、米国特許第５，０９５，３４４号（特許文献２）、第５，１７２，３３８号（特許文献３）、第５，６０２，９８７号（特許文献４）、第５，６６３，９０１号（特許文献５）、第５，４３０，８５９号（特許文献６）、第５，６５７，３３２号（特許文献７）、第５，７１２，１８０号（特許文献８）、第５，８９０，１９２号（特許文献９）、第６，１５１，２４８号（特許文献１０）および第６，４２６，８９３号（特許文献１１）並びに２０００年９月２２日に出願された特許出願第０９／６６７，３４４号（特許文献１２）および２００１年６月２７日に出願された特許出願第０９／８９３，２７７号（特許文献１３）である。
【０００５】
図１Ａおよび１Ｂに関して説明した設計は、不揮発性メモリ内で見受けられる容量性負荷のようなアナログ電圧を駆動するための単位利得バッファを提供するが、いくつかの欠点がある。安定性のために、帰還ループは主要な極を有さなければならない。図１Ａまたは１Ｂの構成において、ループに対する２つの寄与があり、一方はトランジスタ１３のゲートに接続される差動利得段１１の出力ノードからのものであり、他方はＣload３１に接続されるノードＶout におけるものである。図４に示されているＥＥＰＲＯＭの例のような多くの応用では、ループ内に明確に主要な極がないようにするために、駆動された負荷が可変の値を有している。従って、図１に示されている従来技術の設計の類は、振動しやすく、かつ整定時間が遅い傾向がある。回路を安定化するための標準的な従来技術の１つは、差動利得段１１の出力と接地との間に補償コンデンサＣcomp１２を導入することであり、ここでＣcompの値は対応する極が主要であることを維持するのに充分に大きく取られている。
【０００６】
補償コンデンサはドライバ回路を安定化させるうるが、いくつかの応用では負荷Ｃloadを非常に大きくすることができるので、それに比例してＣcompの値を大きくする必要がある。これにより、Ｃcompを充電しなければならないので、回路の応答が遅くなる。また、整定時間が長いことに加えて、Ｃcompを充電するために、差動利得段または演算増幅器１１を介して静止性の電流が大きくなるという結果をもたらす可能性もある。
【特許文献１】米国特許第５，８６２，０８０号
【特許文献２】米国特許第５，０９５，３４４号
【特許文献３】米国特許第５，１７２，３３８号
【特許文献４】米国特許第５，６０２，９８７号
【特許文献５】米国特許第５，６６３，９０１号
【特許文献６】米国特許第５，４３０，８５９号
【特許文献７】米国特許第５，６５７，３３２号
【特許文献８】米国特許第５，７１２，１８０号
【特許文献９】米国特許第５，８９０，１９２号
【特許文献１０】米国特許第６，１５１，２４８号
【特許文献１１】米国特許第６，４２６，８９３号
【特許文献１２】米国特許出願第０９／６６７，３４４号
【特許文献１３】米国特許出願第０９／８９３，２７７号
【特許文献１４】米国特許第６，４８６，７１５号
【非特許文献１】デビッド・エー・ジョンズおよびケン・マーティン著，「アナログ集積回路設計」，ジョン・ワイリー・アンド・サンズ，１９９７年の図３．１９または６．１０
【発明の開示】
【０００７】
本発明の一つの主要な態様によれば、簡潔かつ一般的には、本発明は、負荷を帰還ループから絶縁する容量性負荷のための電圧バッファを提示することによって、これらの問題を克服するものである。ソースフォロワ構成における変形例が用いられ、ここで出力電圧を帰還ループ内のトランジスタのソース側から取る代わりに、帰還ループの外部の第２のトランジスタが導入される。代わりに、負荷に対する電流は第２のトランジスタを介して供給され、その第２のトランジスタは、帰還ループ内のトランジスタと同一のコントロールゲートレベルを有し、かつ基準入力電圧に基づいて出力電圧を供給するために接続される。このように、出力電圧は入力電圧に依存するが、負荷は帰還ループから除去される。代表的な実施形態は、単位利得を提供する。
【０００８】
代表的な実施形態では、バッファ回路は、基準電圧を１つの入力部において受け取り、かつトランジスタのコントロールゲートに接続される出力部を有する差動利得段を含む。この出力トランジスタは、電源と電流制限回路を介して接地との間に接続される。差動利得段の第２の入力部を、出力トランジスタと限流器との間のノードに接続することによって、帰還ループが完成する。また、差動利得段の出力部も、電源と再び電流制限回路を介して接地との間に接続される第２のトランジスタに接続される。その後、出力電圧が、第２のトランジスタと電流制限回路との間のノードから取られる。電流制限回路は、カレントミラーを用い、ここで出力トランジスタおよび第２のトランジスタは、カレントミラーの互いに異なる脚を介して接地に接続される。代表的な実施形態は、ＮＭＯＳトランジスタに基づいているが、他の実装例も説明される。さらなる実施形態において、数多くのこのような回路が直列に接続されて、複数の負荷をそれぞれ異なる基準電圧に基づいて駆動する。
【０００９】
本発明の一つの主要な態様において、帰還ループから負荷を除去することによって、ループは安定化される。本発明の他の態様において、この安定化は、補償コンデンサを必要とすることなく或いは従来技術よりもはるかに小さい補償コンデンサを用いて実現されて、バッファの静止性の電流を減少させ、整定時間を改善することを可能にする。本発明の好ましい使用の１つは、不揮発性メモリのデータ記憶素子を駆動することである。
【００１０】
本発明のさらなる態様、特徴および利点は、添付の図面とともに解釈されるべきである代表的な実施形態の以下の説明に含まれる。
【発明を実施するための最良の形態】
【００１１】
本発明の代表的な第１の実施形態を図２に示す。以下に説明するように、小さい静止性の電流と高速の整定時間とを用いて電圧可変大容量性負荷に対してアナログ電圧を駆動可能な単位利得バッファを提供する。特に、図２の設計において、基準電圧Ｖinは負荷Ｃload３１に接続されるノードＶout におけるレベルを依然として決定するが、このノードは差動利得段１１への帰還ループから絶縁されている。図２の設計はソースフォロワ出力段の変形例を用いているが、負荷のこの絶縁により、大きな負荷がある場合に、図１Ａおよび１ＢのＣcomp１２のような大きな補償コンデンサを追加する必要なく、帰還ループを安定化して、主要な極をループに導入することを可能になる。
【００１２】
図２は、差動利得段または演算増幅器１１の第１の入力部に印加される基準電圧Ｖinをまたもや示し、当該差動利得段または演算増幅器１１の出力部が電圧ソースと限流器を介して接地との間に接続されるトランジスタ１３のコントロールゲートに接続される。差動利得段１１の他の入力部は、トランジスタ１３と限流器との間のノードに接続され、これにより帰還ループが完成する。負荷Ｃload３１に印加される出力電圧Ｖout を、図１にあったように、帰還ループから取ることはもはやしない。代わりに、第２のトランジスタ１５が、電圧ソースと限流器を介して接地との間にトランジスタ１３と並列に配置される。トランジスタ１５のコントロールゲートも、トランジスタ１３のコントロールゲートとともに、差動利得段１１の出力に接続され、出力Ｖout は代わりに今は、トランジスタ１５と限流器との間のノードから取られる。要素１１として用いるのに適した差動利得段または演算増幅器の例が、例えば、デビッド・エー・ジョンズおよびケン・マーティン著，「アナログ集積回路設計」，ジョン・ワイリー・アンド・サンズ，１９９７年の図３．１９または６．１０ (“Analog Integrated Circuit Design", David A. Johns and Ken Martin, John Wiley & Sons, 1997, Figure 3.19 or 6.10)（非特許文献１）において説明され、本願明細書において参照により援用されている。
【００１３】
代表的な実施形態における限流器は電流ミラーとされ、トランジスタ１３はトランジスタ４３を有する脚を介して接地に接続され、トランジスタ１５はトランジスタ４５を有する脚を介して接地に接続される。ミラーにおける電流レベルは、トランジスタ４１を介して接地に接続され、かつトランジスタのコントロールゲートにも接続される電流ソース２１によって設定される。回路は、トランジスタ１３の幅Ｗ13のトランジスタ１５の幅Ｗ15に対する比がトランジスタ４３の幅Ｗ43のトランジスタ４５の幅Ｗ45に対する比と同じであるように、すなわちＷ45：（Ｗ13／Ｗ15）＝（Ｗ43／Ｗ45）であるように構成される。例えば、これを、ある定数αについて、Ｗ13＝αＷ15およびＷ43＝αＷ45とすることによって行うことができる。このように、出力電圧は、（出力が図１Ａにおいて取られた）ノードＡにおける電圧と同一の値、すなわちＶout ＝ＶA に設定され、その結果、負荷がＶinの基準電圧と同一の電圧値に駆動され、ここでこれらの関係は実際の回路内の様々なオフセットに起因してある程度近似的である。代表的な実施形態は単位利得バッファ用であるが、説明されている本発明の実施形態は、当該技術分野において知られているように、例えば抵抗を帰還ループに導入することによって、他の量の利得に容易に適応する。
【００１４】
図２の回路は出力Ｖout を基準電圧Ｖinに駆動しうるが、Ｃloadが帰還ループから分離され、その結果、当該帰還ループが安定化される。さらに、整定時間が、図１Ａおよび１Ｂの回路の整定時間よりも速い。というのは、整定時間を代わりに増加させるような従来技術において必要とされた大きさの補償静電容量Ｃcompの導入が、もはや必要ないからである。また、差動利得段または演算増幅器を介した静止性の電流が減少する。というのは、この電流は、Ｃcompを充電する必要がもはやないからである。以下の説明は、図１Ａおよび１ＢのＣcomp１２がない場合についてのものだが、小さな補償静電容量を本発明の様々な実施形態とともに用いる状況もあるかもしれない。しかし、本発明の１つの利点は、このような補償コンデンサが含まれている場合でも、従来技術において必要なものと比べて非常に小さいということである。
【００１５】
本発明の他の態様において、トランジスタの相対幅は、比（Ｗ13／Ｗ15）＝（Ｗ43／Ｗ45）が維持される限り独立して選ばれ得ることから、これらを応用およびその特定の機能に従って最適化することができる。トランジスタ１５の大きさを、出力トランジスタ１３を介した電流をトランジスタ１５において必要とされるより低く、その結果、図１の設計におけるトランジスタ１３について必要とされるより低く維持しながら、容量性負荷Ｃloadを駆動するために充分な電流を供給するのに充分なほど大きく選択することができる。その後、トランジスタ４３および４５における互いに異なる脚によって限流ミラーが取られて、正確な出力レベルのために必要とされる比を維持する。代表的な実施形態は、左脚よりも約１０倍の幅を有する右脚におけるトランジスタを用い、すなわちＷ13＝Ｗ43＝ＷおよびＷ15＝Ｗ45＝１０Ｗである。（多くの応用において、電流ソース２１およびトランジスタ４１は回路の多くの要素にとって共通であり、従って図２の回路によって見られるように、より少ないか或いはより多くは固定的である。その後、トランジスタ４３および４５のトランジスタ４１に対する大きさが、トランジスタ１３，１５，４３および４５についての比を維持しながら、それらの電流の必要性に従って選択される。）
【００１６】
図２のドライバの特に有用な用途の１つは、またもや図４に示すような不揮発性メモリシステムにおいてのものである。この場合、出力電圧を供給するトランジスタの大きさを、ワードラインを駆動するのにどれくらいの電流が必要かに基づいて選択することができる。ここで、電圧バッファは、不揮発性データ記憶素子を駆動するのに必要な様々な電圧を供給するために接続可能であり、このことは前に参照により援用されている種々の特許および特許出願において詳述されているとおりである。図４に示されている実施形態において、データ記憶素子は、フラッシュＥＥＰＲＯＭメモリにおいて見受けられるようなフローティングゲート電界効果トランジスタである。バッファがメモリセル１７５に接続されるときに、入力基準電圧に基づいてコントロールゲート１８５に印加される出力電圧は、読み出し、書き込みまたは消去プロセスにおいて用いられる様々な電圧のうちのいずれかである。その結果、バッファに接続される電源は、これらの電圧の必要性を満たすのに充分でなければならない。図２に示されているタイプのドライバを用いることができるより具体的な例が、米国特許第６，４８６，７１５号（特許文献１４）におけるバッファとしてであり、本願明細書において参照により援用されている。
【００１７】
図２の代表的な実施形態は、出力トランジスタ１３のためのＮＭＯＳトランジスタを他のトランジスタとともに用いているが、図１Ａにあるように、これらはＰＭＯＳ、ｎｐｎ、ｐｎｐ、ＭＥＳＦＥＴまたは他の実装例によって取って代わられてもよい。例えば、ＰＭＯＳトランジスタの場合、回路は、図１ＢのＰＭＯＳバージョンについて背景技術の欄において説明したような方法で「フリップオーバー」されうる。より一般的には、図２の実施形態において、トランジスタ１３および１５は、第１の電圧レベルとトランジスタ４３および４５を含む電流制限回路を介して第２の電圧レベルとの間で接続される。（帰還ループについての）ノードＡおよびＶout ノードを、それぞれのトランジスタ１３および１５と限流器との間に取る。図に示すＮＭＯＳの実施形態において、第２の基準レベルを接地として取る。ＰＭＯＳの一実施形態において、第１の基準レベル（または少なくとも２つの基準レベルのうちの低い方）は接地され、これはノードＡからトランジスタ１３によっておよびＶout ノードからトランジスタ１５によって分離され、これによりこれらのノードの両方は限流器を介して今は高い方の電圧レベルに接続される。
【００１８】
本発明の第２の実施形態は、複数のこのようなバッファを直列系で使用することを可能にする。３つのこのようなバッファを用いた一例を図３に示し、これもまたＮＭＯＳの実装例で示す。より一般的には、このように接続されたこのようなバッファはいくつであってもよく、ＰＭＯＳ、ｎｐｎ、ｐｎｐ、ＭＥＳＦＥＴまたは他の実装例などの変形例を用いることもできる。入力電圧は、Ｖ3 ＞Ｖ2 ＞Ｖ1 或いはより一般的にはＶn ＞Ｖ(n-1) ＞．．．＞Ｖ2 ＞Ｖ1 であるように構成される。所望の出力電圧がＶoutn＞Ｖout(n-1)＞．．．＞Ｖout2＞Ｖout1を満たさないならば、それに応じてそれらの接続を再構成することができる。
【００１９】
左側の出力トランジスタ１３ａ〜ｃは右脚の駆動トランジスタ１５ａ〜ｃと同様に全て直列に接続され、それぞれの帰還ループは各出力トランジスタの限流器側で閉じられ、それぞれの出力電圧は各駆動トランジスタの限流器側で取られる。その後、２つの側の電流は、トランジスタ４１，４３と４５および電流ソース２１で構成された（通常等しくない）電流ミラーの脚に流れる。全てのバッファにおいて、出力トランジスタ１３ａ〜ｃおよび駆動トランジスタ１５ａ〜ｃは、２つのミラーリングトランジスタ４３および４５とともに、出力電圧Ｖout1〜Ｖout3が入力電圧Ｖ1 〜Ｖ3 にそれぞれ対応するように、それぞれ再び比率で表される。例えば、これは、Ｗ15a ＝Ｗ15b ＝Ｗ15c ＝Ｗ45＝αＷ13a ＝αＷ13b ＝αＷ13c ＝αＷ43となり得、ここで比例因子はまたもやα＝１０または他の適切な値である。これも、より低い電流レベルを出力トランジスタ１３ａ〜ｃを介して維持しながら、負荷Ｃ1 〜Ｃ3 （３１ａ〜ｃ）の電流の必要性に基づいて駆動トランジスタ１５ａ〜ｃの幅を選択することを可能にする。
【００２０】
図３の設計は、個々の負荷Ｃ1 〜Ｃn が可変であるがその合計（Ｃ1 ＋Ｃ2 ＋．．．Ｃn ）＝Ｃtotal が一定である場合に、特に有用である。図２のような３つの個別の回路は、図３の負荷３１ａ〜ｃを駆動することができるが、図３の構成はいくつかの利点を有することができる。３つの個別のバッファを用いれば、各バッファが最大負荷Ｃtotal を駆動することができる必要がある。その結果、各バッファ内の最大負荷を駆動するのに必要とされる電流がＩmax であるとすれば、合計の電流要求はｎＩmax となり、図３の設計が全ての負荷を駆動するためにＩmax の電流だけ（他の変形例を無視すれば）必要となる。よって、右脚および左脚の両方にあるトランジスタがそれぞれ直列に接続されているので、図３の設計に流れる電流は図２の設計の３つのコピーに必要とされるものに比べて〜１／ｎ倍に減少する。また、別個のドライバを負荷３１ａ〜ｃについて用いると、静電容量Ｃ1 〜Ｃ3 がそれぞれ異なる割合に充電するという結果をもたらすのに対して、図３の設計はこれらの負荷を全て一緒に充電することを可能にする。静止性の電流が、各帰還ループについて補償静電容量を導入するような設計に比べて相応じて減少されることに留意すべきである。
【００２１】
本発明を様々な代表的な実施形態に関して説明してきたか、本発明は添付の特許請求の範囲の全体の中でその権利が保護されるべきであることが理解されよう。
【図面の簡単な説明】
【００２２】
【図１Ａ】容量性負荷を駆動するために用いられる電圧バッファの従来技術の例である。
【図１Ｂ】容量性負荷を駆動するために用いられる電圧バッファの従来技術の例である。
【図２】本発明の第１の実施形態を示す。
【図３】本発明の代替の実施形態を示す。
【図４】本発明の一実施形態によるドライバを使用することができる不揮発性メモリシステム内の記憶素子のブロック図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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