(57)【要約】シリコンオンインシュレータデバイスを開示する。該デバイスでは、ソースまたはドレイン真下でディープＮ注入を行うことにより、前記デバイスの薄膜部分で誘発される寄生チャネル（１１０）がソース（１０１）とドレイン（１０１）との間で電流が流れることが防止される。ディープＮ注入を行うことで空乏領域の形成が防止され、これによりソース（１０１）とドレイン（１０１）との間で発生し得る電流の流れが遮断される。
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【特許請求の範囲】
【請求項１】
ソース、ゲート、ドレイン、ＳＯＩ層、及び基板層を備える薄膜シリコンオンインシュレータ（ＳＯＩ）デバイスであって、前記基板層が前記ソースより十分に低い電位に保持されることにより、前記ソース及びドレイン間に寄生ＭＯＳチャネルが形成され；前記ソースまたはドレインと前記寄生ＭＯＳチャネルとの間にディープＮ注入層を形成して、前記デバイスがオフ状態にある時に前記寄生ＭＯＳチャネルを介する前記ソース及びドレイン間での電流の流れを防止する、デバイス。
【請求項２】
前記ソースと前記寄生ＭＯＳチャネルとの間に前記ディープＮ注入層を形成する、請求項１に記載のデバイス。
【請求項３】
前記ドレインと前記寄生ＭＯＳチャネルとの間に前記ディープＮ注入層を形成する、請求項１に記載のデバイス。
【請求項４】
ソース、ゲート、ドレイン、ＳＯＩ層、及び基板層を備える薄膜シリコンオンインシュレータ（ＳＯＩ）デバイスであって、前記ＳＯＩ層が前記ソースより十分に高い電位に維持されることにより、前記ソース及びドレイン間に寄生ＭＯＳチャネルが形成され；前記ソースまたはドレインと前記寄生ＭＯＳチャネルとの間にディープＰ注入層を形成して、前記デバイスがオフ状態にある時に前記寄生ＭＯＳチャネルを介する前記ソース及びドレイン間での電流の流れを防止する、デバイス。
【請求項５】
前記ソースと前記寄生ＭＯＳチャネルとの間に前記ディープＰ注入層を形成する、請求項１に記載のデバイス。
【請求項６】
前記ドレインと前記寄生ＭＯＳチャネルとの間に前記ディープＰ注入層を形成する、請求項１に記載のデバイス。
【請求項７】
寄生ＭＯＳチャネルの形成を避けるためＭＯＳデバイスのソース及びドレインを分離する方法であって、二重イオン化３１Ｐ＋＋注入を追加して行うことで、前記ＭＯＳデバイスの前記ドレインまたはソースの下にディープＮ層を形成することを含み、これにより前記デバイスがオフ状態にある時に前記ＭＯＳデバイス内に形成される寄生ＭＯＳチャネルにわたる電流の流れを防止する、方法。
【請求項８】
前記デバイスは埋込み酸化物層を含み、前記寄生ＭＯＳチャネルは前記埋込み酸化物層とシリコン層との界面に又は前記界面の付近に形成される、請求項７に記載の方法。
【請求項９】
前記ディープＮ層のドープ濃度が前記デバイスのＮウェル層のドープ濃度より略一桁高い、請求項７に記載の方法。
【請求項１０】
ＣＭＯＳデバイスであって、前記ＣＭＯＳデバイスは、埋込み酸化物層に隣接し且つゲート領域により分離されたソース及びドレイン領域であって、前記埋込み酸化物層は基板層に隣接する、前記ソース及び前記ドレイン領域と、前記ドレインまたは前記ソース真下の粒子の注入層とを備え、前記基板と前記ソースとの間の電位差が３０ボルトを超える時に前記ゲート領域にわたって寄生ＭＯＳチャネルが生じ、前記注入層が前記ドレイン領域から前記寄生ＭＯＳチャネルを分離することにより、前記寄生ＭＯＳチャネルを介して前記ソース及び前記ドレイン間で電流が流れることを防止する、デバイス。
【請求項１１】
約２００ｋｅＶのエネルギーを用いて前記イオン化粒子を注入する、請求項１０に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳデバイスに関し、より具体的には、ソースフォロア構造と呼ばれるソース内に構成された薄膜ＣＭＯＳデバイスに存在する寄生ＭＯＳチャネルの解消を達成する技術に関する。発明構造を実現するため、ディープＮ注入を実行する方法も開示する。本発明は、ＰＭＯＳデバイスに最も適しているが、ＮＭＯＳ構造で使用することもできよう。
【背景技術】
【０００２】
図１は、ソース１０１、ドレイン１０２、及びＭＯＳゲート領域１０３を含む薄膜ＣＭＯＳデバイスを示す。ＳＯＩ層１０４は、埋込み酸化物層１０６とともにＭＯＳ接合１０５を形成する。埋込み酸化物層１０６の下には基板層１０７が存在し、該基板層の厚みは通常数百ミクロンである。基板層１０７は、図１の規模では示せないほど厚いため、完全には図示していない。
【０００３】
ソースハイモードとも呼ばれるソースフォロアモードでは、通常ならば基板１０７が保持される電圧より高い電圧で、ソース１０１にバイアスがかかる。この電圧差は、典型的な用途で２００ボルト余りになることがある。ＳＯＩ層１０４が１ミクロンをわずかに上回る厚みしか有さないこともある薄膜デバイスでは、前記電圧差でもＭＯＳ接合１０５で、またはこの近くで望ましくない空乏領域を生じるおそれがある。したがって、図１に示すとおり、ソース１０１とドレイン１０２との間の寄生経路１１０がＭＯＳ接合に存在する。この領域が寄生ＭＯＳチャネルを引き起こし、実際のＭＯＳゲート領域１０３がオフに切り替わるべき時に、ソース１０１とドレイン１０１との間に漏れ電流が流れる。よって、このデバイスは、第２のゲート領域が存在するかのように不適切に作用し、たとえ実ゲート領域１０３がオフ状態にあっても、この第２のゲートはオン状態にある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
薄膜ＳＯＩデバイスがソースフォロア構造で使用される場合に、この漏れ電流を止める公知の解決法は現時点で存在しない。従来の解決法は何れも、薄膜デバイスではなく格段に厚いＳＯＩ層１０４を使用するものである。これらの従来のデバイスは厚いＳＯＩ層を有するため、寄生ＭＯＳチャネル１１０に繋がる空乏領域が生じない。しかし、薄膜を使用すれば、正規のゲート領域に加えて、領域１１０が第２の電流通路として作用する。
【０００５】
当該技術においては、薄膜ＳＯＩデバイスを伴うソースフォロア構造で、この寄生チャネル１１０をなくす技術が必要である。
【０００６】
相補型の配置（すなわち、基板より格段に低いバイアスがソースにかかるＮＭＯＳデバイスを使用）においても同様の問題が生じ得る。
【発明を実施するための最良の形態】
【０００７】
図２は、ソース領域１０１の下に配置されたディープＮ層２０１を含む典型的なＰＭＯＳデバイスを示す。基板領域１０７は、ソースに印加される典型的電圧より２００ボルト余り低い−２００ボルトの代表的電圧に保たれる。ＳＯＩ層１０４が比較的薄い（１ミクロンを若干上回る）ため、図１で示したドレイン１０２とソース１０１との間に生じる空乏領域から寄生ＭＯＳチャネル１１０が生じる。ただし、ソース領域１０１の真下に示すディープＮ層２０１が全面的空乏を防止し、図２に点線で示す空間電荷中性領域２０５を形成する。この空間電荷中性領域２０５は、該領域２０５がなければＭＯＳチャネル１１０にわたって形成される寄生チャネルに沿って、ソース１０１とドレイン１０２との間で電流が流れることを防止する。
【０００８】
好適な実施形態においては、３１Ｐ＋＋の二重イオン化注入と２００ＫｅＶ注入装置とを用いて、ディープＮ層２０１の注入を行う。そのようにすることで、高エネルギー注入装置を必要とすることなく、４００ＫｅＶの注入エネルギーが与えられる。
【０００９】
なお、図２では、ソース領域１０１の下にディープＮ層を示してあるが、ソース１０１とドレイン１０２との間で寄生電流通路１１０となり得る部分のどこかに、空間電荷中性領域２０５を設けてもよい。よって、ディープＮ層２０１は、ソース領域１０１の下ではなく、ドレイン領域１０２の真下に配置してもよい。
【００１０】
このデバイスは、主にソースが上に位置するＰＭＯＳ構造に適用されるが、ＮＭＯＳでも同様に相補型デバイスを実施できよう。斯かるＭＭＯＳデバイスは、濃度を既述のものと同様にしてソースまたはドレイン下でＰ注入を行うことを伴い、さらにデバイスのバイアス構造がＰＭＯＳデバイスに関して、本文中で述べたものと逆となる配置で適用可能であろう。
【００１１】
図３Ａから図３Ｄは、ＰＭＯＳデバイスで本発明を実施することに関して、更なる製造情報を示す。図３Ａは、前述のデバイスの様々な部分の相対的厚みを示す断面を示したものである。図３Ａに示すデバイスは、図３Ｂに示す濃度でドープされている。なお、図３Ｃ及び３Ｄは、それぞれソース領域およびドレイン領域におけるドープ濃度を比較したものである。また、図３Ｂに示すＮウェル、ゲート領域の濃度より略一桁高いディープＮ領域のドープ濃度が図３Ｄに示されていることに留意されたい。
【００１２】
上記説明は、本発明を実施する好適な実施形態を示したものであるが、当業者にはこの実施形態に施す様々な変更及び追加が明らかであろう。添付の請求項は、斯かる変更をも包含する。
【図面の簡単な説明】
【００１３】
【図１】寄生ＭＯＳチャネル１１０を示す先行技術ＣＭＯＳ薄膜デバイスの図。
【図２】本発明により製造したデバイスの概念図。
【図３Ａ】デバイスの様々な場所の相対的厚みを示す断面図。
【図３Ｂ】デバイス全体における様々な場所でのドープ濃度を示す図。
【図３Ｃ】デバイス全体における様々な場所でのドープ濃度を示す図。
【図３Ｄ】デバイス全体における様々な場所でのドープ濃度を示す図。
【符号の説明】
【００１４】
１０１  ソース
１０２  ドレイン
１０４  ＳＯＩ層
１０５  ＭＯＳ接合
１０７  基板層
２０１  ディープＮ層
２０５  空間電荷中性領域
【図１】
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【図２】
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【国際調査報告】
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