(57)【要約】【課題】  互いに逆の論理状態を必要とするシリーズＦＥＴおよびシャントＦＥＴを含み、１つの制御信号で駆動可能であるスイッチおよびその制御方法を提供する。【解決手段】  少なくとも１つのシリーズＦＥＴ４２のチャネルを含む１つの信号経路５１によって相互に結合される、少なくとも２つの信号ポート１２，１４と、シャントＦＥＴ４６のチャネルを含み、グラウンドに結合される１つのシャント経路とを備えるスイッチにおいて、前記シリーズＦＥＴ４２のゲートおよびシャントＦＥＴ４６のドレイン−ソース間に、１つの制御電圧Ｖを印加する。
2006511179.tif 000002
【特許請求の範囲】
【請求項１】
集積回路に形成された、
少なくとも１つのシリーズＦＥＴのチャネルを含む１つの信号経路によって相互に結合される、少なくとも２つの信号ポートと、
シャントＦＥＴのチャネルを含み、グラウンドに結合される１つのシャント経路と
を備え、
前記シリーズＦＥＴのゲートおよび前記シャントＦＥＴのドレイン−ソース間に、１つの制御電圧が印加される
ことを特徴とするスイッチ。
【請求項２】
集積回路スイッチにおいて、第１ポートおよび第２ポートの間の信号経路に設けられたシリーズスイッチ、および、グラウンドに結合するシャント経路に設けられたシャントスイッチの両方を、共通の論理信号を用いて駆動することにより、前記第１ポートを前記第２ポートに選択的に接続する
ことを特徴とするスイッチ制御方法。
【請求項３】
第１ポートを第２ポートに結合するためのスイッチであって、
制御信号入力部と、
前記第１ポートと前記第２ポートの間にシリーズに接続され、前記制御信号入力部に接続されるゲートを有する、少なくとも１つのシリーズＦＥＴと、
１つのシャントＦＥＴを含む前記シャント経路と
を備え、
前記シャントＦＥＴが、前記制御信号入力部および前記少なくとも１つのシリーズＦＥＴのゲートに結合される、ドレインおよびソースを有し、
前記少なくとも１つのシリーズＦＥＴおよび前記シャントＦＥＴの両方に、１つの制御信号が、前記制御信号入力部を介して印加され、
前記少なくとも１つのシリーズＦＥＴをオンにすると共に前記シャントＦＥＴをオフにし、またはこれと逆に、前記シリーズＦＥＴをオフにすると共に前記シャントＦＥＴをオンにする
ことを特徴とするスイッチ。
【請求項４】
前記シャントＦＥＴが、前記シリーズＦＥＴのゲートに直接に結合されたドレインと、グラウンドに容量結合されたソースと、前記シャントＦＥＴのゲートが制御信号に対するグラウンドに抵抗結合されたゲートとを有することを特徴とする請求項３記載のスイッチ。
【請求項５】
前記信号経路に、少なくとも１つまたは複数の、第２のシリーズＦＥＴをさらに備え、
全ての前記シリーズＦＥＴのゲートが前記制御信号入力部に結合されることを特徴とする請求項３記載のスイッチ。
【請求項６】
第１ポートを第２ポートに結合するためのスイッチであって、
制御信号入力部と、
第１ポートと第２ポートの間にシリーズに接続され、前記制御信号入力部に接続されるゲートを有する、１つのシリーズＦＥＴと、
前記制御信号入力部および前記シリーズＦＥＴのゲートに結合され、前記第１ポートおよび前記第２ポート間の分離度を高め、および、前記スイッチの高調波を阻止する、分離・高調波阻止手段と
を備え、
前記制御信号入力部を介して前記シリーズＦＥＴおよび前記分離・高調波阻止手段の両方に入力される１つの制御信号が、前記シリーズＦＥＴをオンにすると共に前記分離・高調波阻止手段をオフにし、またはこれと逆に、前記シリーズＦＥＴをオフにすると共に前記分離・高調波阻止手段をオンにする
ことを特徴とするスイッチ。
【請求項７】
前記分離・高調波阻止手段は、１つのシャントＦＥＴを有する１つのシャント経路を含み、
前記１つのシャントＦＥＴは、前記制御信号入力部および前記シリーズＦＥＴのゲートの両方に結合されるドレインを有し、
前記制御信号入力部を介して前記シリーズＦＥＴおよび前記シャントＦＥＴに印加される、１つの制御信号が、前記シリーズＦＥＴをオンにすると共に前記シャントＦＥＴをオフにし、またはこれと逆に、前記シリーズＦＥＴをオフにすると共に前記シャントＦＥＴをオンにし、
前記高調波阻止手段が別に正帰還キャパシタを有しないことを特徴とする請求項６記載のスイッチ。
【請求項８】
シリーズＦＥＴおよびシャントＦＥＴを含むスイッチを介して、第１ポートを第２のポートに結合し、および、前記第１ポートを前記第２ポートから分離する、スイッチ制御方法であって、
前記シリーズＦＥＴのゲート−ソース間にそのピンチオフ電圧より低いバイアス電圧を印加してオフ状態にし、かつ、シャントＦＥＴのゲート−ソース間にそのピンチオフ電圧より高いバイアス電圧を印加してオン状態にすることにより、１つの制御信号を用いて前記第１ポートを前記第２ポートから分離するステップと、
前記シリーズＦＥＴのゲート−ソース間にそのピンチオフ電圧より高いバイアス電圧を印加してオン状態にし、かつ、シャントＦＥＴのゲート−ソース間にそのピンチオフ電圧より低いバイアス電圧を印加してオフ状態にすることにより、１つの制御信号を用いて前記第１ポートを前記第２ポートに結合するステップと
を有することを特徴とするスイッチ制御方法。
【請求項９】
第１ＲＦポートを第２ＲＦポートに選択的に接続し、または、前記第１ＲＦポートを前記第２ＲＦポートから分離する、集積回路であって、
前記第１ＲＦポートと前記第のＲＦポートを接続する１つの信号経路と、
１つの信号経路および１つの制御電極を有し、前記制御電極への、第１の制御電圧の印加によって信号の通過を許し、第２の制御電圧の印加によって前記信号経路を高インピーダンスにする、少なくとも１つのスイッチングトランジスタと、
第１端が前記の少なくとも１つのシリーズスイッチングトランジスタの電極（ゲート）に結合され、第２端が低信号インピーダンスを通してグラウンドに結合される、１つの分岐信号経路を有する、１つのシャントトランジスタと
を備え
前記シリーズトランジスタ信号経路が導通状態であるときに、前記第１の制御電圧を、前記シリーズトランジスタの制御電極（ゲート）と、前記シャントトランジスタのドレインおよび／またはソースとに、同時に印加することによって、前記シャントトランジスタを有する分岐信号経路を実質的に非導通にし、および、
前記シリーズトランジスタ経路が同時に非導電性状態であるときに、前記第２の制御電圧を、前記シャントトランジスタと、前記シリーズトランジスタの制御電極（ゲート）にも印加して、シャントトランジスタの信号経路を導電性にするインピーダンス制御により、前記第１のＲＦポートと前記第２のＲＦポートとの分離を強化する
ことを特徴とする集積回路。
【請求項１０】
前記少なくとも１つのスイッチングトランジスタがＦＥＴであることを特徴とする請求項９記載の集積回路。
【請求項１１】
前記少なくとも１つのスイッチングトランジスタが、絶縁ゲート型ＦＥＴであることを特徴とする請求項９記載の集積回路。
【請求項１２】
前記少なくとも１つのスイッチングトランジスタの信号経路が、第１ＲＦポートに結合する第１端から前記第２ＲＦポートに結合する第２端まで延び、前記少なくとも１つのスイッチングトランジスタの制御電極がゲートであり、前記正帰還キャパシタが前記第１端から前記ゲートに結合されることを特徴とする請求項１０記載の集積回路。
【請求項１３】
前記シャントトランジスタが、ＦＥＴであることを特徴とする請求項９記載の集積回路。
【請求項１４】
前記シャントトランジスタが、絶縁ゲート型ＦＥＴであることを特徴とする請求項１３記載の集積回路。
【請求項１５】
前記シャントトランジスタのドレインは、前記少なくとも１つのスイッチングトランジスタの制御電極に結合し、前記第１の制御電圧および第２の制御電圧が前記ドレインに印加されることを特徴とする請求項１４記載の集積回路。
【請求項１６】
前記シャントトランジスタのソースが、前記シリーズトランジスタのゲートに抵抗を介して結合されることを特徴とする請求項１４記載の集積回路。
【請求項１７】
前記シャントトランジスタのソースが、前記第１の制御電圧および第２の制御電圧が入力される１つの制御電圧入力部に結合することを特徴とする請求項１４記載の集積回路
【請求項１８】
前記シャントトランジスタの信号経路は、シャントキャパシタを通して信号グラウンドに結合されることを特徴とする請求項９記載の集積回路。
【請求項１９】
動作電圧入力部が、前記信号経路に結合され、前記シリーズトランジスタと前記制御入力部との電位差を与えることを特徴とする請求項９記載の集積回路。
【請求項２０】
前記複数のスイッチングトランジスタの電流経路を含む信号経路、前記第１の制御電圧または第２の制御信号が共通に入力される、前記各スイッチングトランジスタの制御電極をさらに備えることを特徴とする請求項９記載の集積回路。
【請求項２１】
前記複数のスイッチングトランジスタは、
いずれもゲートに前記第１の制御電圧および第２の制御電圧が入力される、一端が第１ＲＦポートに結合する１つの信号経路を有する第１のシリーズＦＥＴ、および、一端が第２ＲＦポートに結合する信号経路を有する第２のシリーズＦＥＴと、
前記信号経路端および前記第１のシリーズ電界効果トランジスタの間に結合される、前記正帰還キャパシタと  を含み、
前記シャントトランジスタは、
第１端が前記第２のシリーズＦＥＴのゲートに結合され、第２端がシャントキャパシタを通してグラウンドに結合される、信号経路を有するＦＥＴから構成され、
前記第２のシリーズ電界効果トランジスタと共に第２の正帰還キャパシタとして作用する
ことを特徴とする請求項９記載の集積回路。
【請求項２２】
前記第１のシリーズＦＥＴと、前記第２のまたは複数のシリーズＦＥＴとが、同じ制御電圧を用いることを特徴とする請求項２１記載の集積回路。
【請求項２３】
前記第１ＦＲポートと前記シリーズスイッチングトランジスタの間に、多段のシリーズＦＥＴが、シリーズに配置されることを特徴とする請求項９記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ素子およびその制御方法に関し、特に、２つの信号ポート間をシリーズに接続および分離するＦＥＴスイッチに関する。
【背景技術】
【０００２】
従来、信号の伝送経路を制御するために、スイッチ素子（以下、単にスイッチという。）が用いられている。トランジスタを用いるスイッチの一例として、複数のＦＥＴ（電界効果トランジスタ）によって構成されるものがある。ＦＥＴスイッチは、ラジオ周波数（ＲＦ）のような高い周波数の信号に用いられるものとして一般に知られている。
【０００３】
通常、オン（非常に低インピーダンス）状態にあるＮチャネルＦＥＴスイッチは、ゲートに印加されている制御電圧が所定の値より低くなるまで、ソースからドレインに向かって信号を通過させる。このＦＥＴは、制御電圧が印加されなくなると、オフ（非常に高インピーダンス）状態に切り替り、ソースからドレインへの信号の通過を阻止する。この制御電圧の大きさは、ＦＥＴのゲート−ソース間電圧（Ｖgs）程度に選ばれ、しきい値であるピンチオフ電圧Ｖpよりも高くされる。
このようなＦＥＴスイッチの利点は、ゲートへの制御電圧の印加に伴う電流が非常に小さく、スイッチ動作のための電力消費が少ないことである。また、例えば、２つ（またはそれ以上）のポート間に用いられるスイッチのように、ポート間の分離度（アイソレーション）を高めるため、シャント（分流）経路を介して複数のスイッチが組み合わされることもある。
【０００４】
図１は、シリーズ・シャントアームを用いて構成された、従来のスイッチの一例を示す。
このスイッチ１０は、第１信号ポート１２がシリーズＦＥＴ１６を介して第２信号ポートに結合されるように構成されている。すなわち、ＦＥＴ１６は、２つのポート（ＲＦ１，ＲＦ２）間に、シリーズ（直列）経路を形成する。シリーズＦＥＴ１６は、ソース、ドレインおよびゲートを備えている。シリーズＦＥＴ１６は、ソースがシリーズキャパシタ１８を介して第１ポート１２に結合され、ドレインがシリーズキャパシタ２０を介して第２ポート１４に結合される。シリーズＦＥＴ１６のゲートには、抵抗２２を介して制御電圧Ｖが印加される。
シャントＦＥＴ２４は、ソース、ドレインおよびゲートを備えている。シャントＦＥＴ２４のソースは、キャパシタ２６を介して接地基準電位（以下、単にグラウンドまたは接地ともいう。）に結合される。シャントＦＥＴ２４のドレインは、シリーズＦＥＴ１６のドレインに接続される。シャントＦＥＴ２４のゲートには、抵抗２８を介して制御電圧Ｖ’ が印加される。このシャントＦＥＴ２４は、スイッチ１０がオフ状態にあるときに、２つのポート間の分離度を高めるための、シャント経路を形成する。シリーズＦＥＴ１６のＶgsがＶp以下にバイアスされてチャネルがオフ状態にあるとき、２つの信号ポート間に作り出される高インピーダンス状態は、シリーズＦＥＴ１６の接合容量に支配される。ここで、シャントＦＥＴ２４のＶgsがV’から｜Ｖp｜を超える電圧にされると、シャントＦＥＴ２４は、グラウンドへの低インピーダンス経路を形成する。すなわち、シリーズＦＥＴ１６だけでも２つの信号ポート間を分離できるが、シャントＦＥＴ２４によって形成されるグラウンドへの低インピーダンス経路は分離度をさらに高めるのである。
【０００５】
このスイッチをオフ状態にするためには、シリーズＦＥＴ１６のバイアス電圧Ｖを（ＶRF1−Ｖp）より低く、かつ、シャントＦＥＴ２４のバイアス電圧Ｖを｜Ｖp｜より高くすればよい。これにより、このスイッチの等価論理状態がもう一方の状態に反転する。すなわち、２つの信号ポート間の経路における損失が最小であるオン状態から、その逆の論理状態である、分離度が最大であるオフ状態に切り替えられ、信号ポート間の経路における損失やシャント経路を介する信号経路−グラウンド間の結合を低減して、最少の損失を達成することができるのである。
【０００６】
図２は、従来のスイッチの別の構成例を示す。
このスイッチ１０’は、基本構成が図１に示したものと同様であるが、シリーズＦＥＴが多段に接続された、いわゆるマルチゲート構成にされている点が異なる。すなわち、第２のシリーズＦＥＴ３０をさらに備えている点が異なっている。第２のシリーズＦＥＴ３０は、ドレイン、ソースおよびゲートを備えている。このＦＥＴ３０のゲートにも、抵抗３２を介して制御電圧Ｖが印加される。
【０００７】
なお、このような従来のスイッチは種々の能動素子や受動素子を含んで構成され、特に、ＦＥＴの高調波阻止特性を改善するために低インピーダンスの正帰還キャパシタがしばしば用いられる。高調波を阻止することによって、信号ひずみとノイズ干渉が除去または低減され、ＦＥＴを用いるスイッチの特性が大幅に改善される。また、正帰還キャパシタは、高い分離度および大電力化を目的とするスイッチにおいても、しばしば用いられる。このような正帰還キャパシタは、シリーズＦＥＴのゲートと信号ポートの間を結合するように配置すればよい。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このような従来のスイッチには、シリーズＦＥＴおよびシャントＦＥＴに、これらを互いに逆の論理状態にするための、異なるバイアス電圧をそれぞれ印加しなければならないという問題がある。すなわち、スイッチがオン状態にあるときには、２つの信号ポート間のシリーズ経路を低インピーダンス状態にするためにシリーズＦＥＴ１６のチャネルにはＶpよりも高いバイアス電圧を、グラウンドとの間の経路を高インピーダンス状態にするためシャントＦＥＴ２４のチャネルにはＶpより低いバイアス電圧を、それぞれ印加する必要がある。スイッチがオフ状態にあるときも同様である。
本発明は、このような問題を解決しようとするものであり、一つの制御（バイアス）電圧によって駆動することができるスイッチ素子、および、一つの制御電圧によってスイッチ素子を制御する方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、いずれも上記の課題を解決するために提案されたものである。
請求項１に係るスイッチは、集積回路に形成された、少なくとも１つのシリーズＦＥＴのチャネルを含む１つの信号経路によって相互に結合される、少なくとも２つの信号ポートと、シャントＦＥＴのチャネルを含み、グラウンドに結合される１つのシャント経路とを備え、前記シリーズＦＥＴのゲートおよび前記シャントＦＥＴのドレイン−ソース間に、１つの制御電圧が印加されることを特徴とする。
【００１０】
また、本発明の請求項２に係るスイッチ制御方法は、集積回路スイッチにおいて、第１ポートおよび第２ポートの間の信号経路に設けられたシリーズスイッチ、および、グラウンドに結合するシャント経路に設けられたシャントスイッチの両方を、共通の論理信号を用いて駆動することにより、前記第１ポートを前記第２ポートに選択的に接続することを特徴とする。
【００１１】
また、本発明の請求項３に係るスイッチは、第１ポートを第２ポートに結合するためのものであって、制御信号入力部と、前記第１ポートと前記第２ポートの間にシリーズに接続され、前記制御信号入力部に接続されるゲートを有する、少なくとも１つのシリーズＦＥＴと、１つのシャントＦＥＴを含む前記シャント経路とを備え、前記シャントＦＥＴが、前記制御信号入力部および前記少なくとも１つのシリーズＦＥＴのゲートに結合される、ドレインおよびソースを有し、前記少なくとも１つのシリーズＦＥＴおよび前記シャントＦＥＴの両方に、１つの制御信号が、前記制御信号入力部を介して印加され、前記少なくとも１つのシリーズＦＥＴをオンにすると共に前記シャントＦＥＴをオフにし、またはこれと逆に、前記シリーズＦＥＴをオフにすると共に前記シャントＦＥＴをオンにすることを特徴とする。
【００１２】
また、本発明の請求項６に係るスイッチは、第１ポートを第２ポートに結合するためのものであって、制御信号入力部と、第１ポートと第２ポートの間にシリーズに接続され、前記制御信号入力部に接続されるゲートを有する、１つのシリーズＦＥＴと、前記制御信号入力部および前記シリーズＦＥＴのゲートに結合され、前記第１ポートおよび前記第２ポート間の分離度を高め、および、前記スイッチの高調波を阻止する、分離・高調波阻止手段とを備え、前記制御信号入力部を介して前記シリーズＦＥＴおよび前記分離・高調波阻止手段の両方に入力される１つの制御信号が、前記シリーズＦＥＴをオンにすると共に前記分離・高調波阻止手段をオフにし、またはこれと逆に、前記シリーズＦＥＴをオフにすると共に前記分離・高調波阻止手段をオンにすることを特徴とする。
【００１３】
また、本発明の請求項８に係るスイッチ制御方法は、シリーズＦＥＴおよびシャントＦＥＴを含むスイッチを介して、第１ポートを第２のポートに結合し、および、前記第１ポートを前記第２ポートから分離するものであって、前記シリーズＦＥＴのゲート−ソース間にそのピンチオフ電圧より低いバイアス電圧を印加してオフ状態にし、かつ、シャントＦＥＴのゲート−ソース間にそのピンチオフ電圧より高いバイアス電圧を印加してオン状態にすることにより、１つの制御信号を用いて前記第１ポートを前記第２ポートから分離するステップと、前記シリーズＦＥＴのゲート−ソース間にそのピンチオフ電圧より高いバイアス電圧を印加してオン状態にし、かつ、シャントＦＥＴのゲート−ソース間にそのピンチオフ電圧より低いバイアス電圧を印加してオフ状態にすることにより、１つの制御信号を用いて前記第１ポートを前記第２ポートに結合するステップとを有することを特徴とする。
【００１４】
さらに、本発明の請求項９に係る集積回路は、第１ＲＦポートを第２ＲＦポートに選択的に接続し、または、前記第１ＲＦポートを前記第２ＲＦポートから分離するものであって、前記第１ＲＦポートと前記第のＲＦポートを接続する１つの信号経路と、１つの信号経路および１つの制御電極を有し、前記制御電極への、第１の制御電圧の印加によって信号の通過を許し、第２の制御電圧の印加によって前記信号経路を高インピーダンスにする、少なくとも１つのスイッチングトランジスタと、第１端が前記の少なくとも１つのシリーズスイッチングトランジスタの電極（ゲート）に結合され、第２端が低信号インピーダンスを通してグラウンドに結合される、１つの分岐信号経路を有する、１つのシャントトランジスタとを備え、前記シリーズトランジスタ信号経路が導通状態であるときに、前記第１の制御電圧を、前記シリーズトランジスタの制御電極（ゲート）と、前記シャントトランジスタのドレインおよび／またはソースとに、同時に印加することによって、前記シャントトランジスタを有する分岐信号経路を実質的に非導通にし、および、前記シリーズトランジスタ経路が同時に非導電性状態であるときに、前記第２の制御電圧を、前記シャントトランジスタと、前記シリーズトランジスタの制御電極（ゲート）にも印加して、シャントトランジスタの信号経路を導電性にするインピーダンス制御により、前記第１のＲＦポートと前記第２のＲＦポートとの分離を強化することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、互いに逆のロジックを必要とするシリーズトランジスタとシャントトランジスタとを備えて構成され、共通する一つの論理信号でこれらを同時にオン／オフさせることができる、スイッチおよびその制御方法を提供することができる。これにより、高い分離度を得ることができ、しかも大電力化の要求にも適するスイッチを提供することができる。さらに、ロジックを反転させるための別途の部品を必要としないため、低コストで、ダイ面積を最小限にした集積回路スイッチを提供することもできる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の実施形態を、図面を参照しながら説明する。なお、各図中では、同様の部分を同じ符号により示す。
図３は、本発明に係るスイッチの第１の実施形態を示す。このスイッチ４０は、電流経路と制御電極を有するスイッチングトランジスタ４２を含んで構成されている。ここでは、スイッチングトランジスタ４２が、ソース、ドレインおよびゲートを備えるシリーズＦＥＴ４２とされている。シリーズＦＥＴ４２のソースは、信号経路５１およびシリーズキャパシタ１３を介して第１信号ポート１２（ＲＦ１）に結合される。シリーズＦＥＴ４２のドレインは、阻止（ブロッキング）キャパシタ２１を介して第２信号ポート１４（ＲＦ２）に結合される。シリーズＦＥＴ４２のゲート（制御電極）には、抵抗４４を介して制御（バイアス）電圧Ｖが印加される。
シャントトランジスタ４６は、シリーズＦＥＴ４２のゲート（制御電極）をグラウンドに接続する、スイッチング可能な経路を形成する。ここではシャントトランジスタ４６が、ドレイン、ソースおよびゲートを備えるシャントＦＥＴ４６とされている。シャントＦＥＴ４６のドレインは、シリーズＦＥＴ４２のゲートに結合される。シャントＦＥＴ４６のソースは、キャパシタ４８を介してグラウンドに結合される。シャントＦＥＴ４６のゲートは、抵抗５０を介してグラウンドに接続される。
【００１７】
第１信号ポート１２から第２信号ポート１４に（またはその逆に）信号を伝送するとき、信号経路５１にはグラウンドに対してある電圧Ｖhiが存在する。ここで、バイアス電圧Ｖが、ピンチオフ電圧Ｖp（Ｖhi＞Ｖp）を下回ると（例えば、０Ｖにされると）、シリーズＦＥＴ４２はオフになる。これと同時に、バイアス電圧Ｖが｜Ｖp｜を超えていれば、シャントＦＥＴ４６はオンになる（Ｖgs ＝０−Ｖ＞Ｖp ならばシャントＦＥＴがオンになる）。
また、バイアス電圧Ｖ（Ｖ＞｜Ｖp｜）が、Ｖhi以下にされると（例えば、Ｖhiにされると）、シリーズＦＥＴ４２はオンになる。これと同時に、シャントＦＥＴ４６は、バイアス電圧Ｖが｜Ｖp｜を超えていればオフになる（Ｖgs ＝０−Ｖ＜Ｖp ならばシャントＦＥＴがオフになる）。
【００１８】
このように、スイッチ４０の各ＦＥＴは、ゲート−ソース間のバイアス電圧によってオン／オフされる。図３に概略を示すように、シリーズＦＥＴ４２のゲートに制御電圧Ｖが印加され、かつ、シャントＦＥＴ４６のドレインには逆に印加されるようになっている。
このような構成によれば、同じ制御信号によって、スイッチのシリーズ素子およびシャント素子の両方を同時に駆動することができる。すなわち、共通の論理信号によって、各素子に互いに反対のスイッチング動作を行わせることができるのである。
【００１９】
シリーズＦＥＴ４２がオフ状態であるとき、ゲート−ソース間およびゲート−ドレイン間の接合容量が、スイッチの高インピーダンス状態を支配する。ここで、シリーズＦＥＴ４２がオフ状態であるとき、ＦＥＴ４６はオン状態であり、これによりポート１２からグラウンドに信号をシャントされるため、ポート１２とポート１４との分離が強化される。一方、シリーズＦＥＴ４２がオン状態であるときは、そのチャネルの低いインピーダンスが支配的であるため、第１信号ポート１２から第２信号ポート１４に信号が流れる。このとき、シャントＦＥＴ４６はオフであり、グラウンドへのシャント経路の損失がより小さくなる。
【００２０】
図４は、本発明に係るスイッチの第２の実施形態を示す。このスイッチは、図３に示したものと同様であるが、シャントＦＥＴ４６のソースとドレインとが、抵抗５２によって結合されている点が異なる。このような構成によれば、シャントＦＥＴ４６のオン状態とオフ状態の間の切替えを敏感にすることができる。
【００２１】
図５は、本発明に係るスイッチの第３の実施形態を示す。このスイッチは、図１に示した従来のものと同様であるが、シャントＦＥＴ４６のソースとバイアス（制御電圧）Vの入力部とが、抵抗５４によって結合されている点が異なる。
【００２２】
なお、図３に示したものと同様のシリーズ経路を複数備える、別の実施形態も想定される。このような構成を有するスイッチを、マルチゲート素子や多段シリーズＦＥＴを用いて具体化する場合には、必要に応じた変更が適宜行われる。また、複数のシリーズ経路を有する構成は、ＦＥＴの接合容量に印加されるＲＦ電圧が再分配される点で、正帰還キャパシタを用いる構成と同視することもできる。なお、図３のスイッチは、そのスイッチングすることができる許容電力が、シャントＦＥＴによって向上していることにも留意すべきである。
【００２３】
図３に示したものと同様の構成は、許容電力向上のために正帰還キャパシタを用いた場合にも適用できる。
図６は、正帰還キャパシタ６０（Ｃff／Ｃsh）がシャント経路に接続された、本発明に係るスイッチの第４の実施形態を示す。この実施形態は、集積回路として具体化する場合にダイや周辺装置を大きくすることなく、相対的に低い制御電圧を用いることができるようにするために、シリーズＦＥＴ５９が追加されたものである。
【００２４】
さらに、本発明に係るスイッチは、正帰還キャパシタを用いることと同様に、シリーズＦＥＴのゲートに接続されたシャントＦＥＴが、接合容量を介してグラウンドへの短絡を構成している利点をも有している。
図７は、図６に示したスイッチの構成を、複数のシリーズＦＥＴのオフ状態におけるゲート−ソース間およびゲート−ドレイン間の接合容量をキャパシタによって表示したものである。この図７から、正帰還キャパシタ（Ｃff／Ｃsh）６０が、シャント経路への直流阻止、高分離度のための低インピーダンス経路形成，および許容電力向上のための等価正帰還キャパシタといった多くの役割を同時に果たしていることが分かる。なお、他の実施形態において、これらの役割のいずれかが要求されない場合には、適宜修正されることは当然である。
【００２５】
以上説明した本発明の実施形態においては、固体スイッチング素子としてＭＥＳＦＥＴｓ（金属−半導体ＦＥＴ）を用いるものとしている。しかし、本発明は、ＪＦＥＴｓ（接合型ＦＥＴ）、ＭＯＳＦＥＴｓ（金属−酸化物−半導体型ＦＥＴ）、ＨＥＭＴｓ（高移動度トランジスタ）、ＰＨＥＭＴｓ（擬似格子整合高電子移動度ＦＥＴ）、および他の種々の電界効果トランジスタ（ＦＥＴｓ）を適用することができる。
【図面の簡単な説明】
【００２６】
【図１】従来のスイッチにおけるシリーズ・シャントアームの基本構成を示す図である。
【図２】従来のスイッチにおけるシリーズ・シャントアームのマルチゲート構成の一例を示す図である。
【図３】本発明に係るスイッチの第１の実施形態を示す図である。
【図４】本発明に係るスイッチの第２の実施形態を示す図である。
【図５】本発明に係るスイッチの第３の実施形態を示す図である。
【図６】マルチゲート構成および正帰還キャパシタを有する、本発明に係るスイッチの第４の実施形態を示す図である。
【図７】オフ状態にあるシリーズＦＥＴのゲート−ソース間およびゲート−ドレイン間の接合容量をキャパシタとして表現することにより、図６に示すスイッチの構成示す図である。
【符号の説明】
【００２７】
１０，１０’，４０          スイッチ
１２                        第１の（ＲＦ）信号ポート
１４                        第２の（ＲＦ）信号ポート
１６                        シリーズＦＥＴ
１８，２０，２６，４８      キャパシタ
２２，２８，３２，５０      抵抗
２４，４６                  シャントＦＥＴ
３０                        第２のシリーズＦＥＴ
５１                        信号経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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