(57)【要約】６ｎｍより細型チャネル幅を備えた細型チャネルフィンＦＥＴが記載される。このフィンＦＥＴは、ＮＨ４ＯＨエッチングあるいは反応性イオンエッチング（ＲＩＥ；Reactive Ion Etch）を利用することによりチャネル領域がトリミングされるフィン（１４０）を含み得る。
2006516820.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層（１２０）上に形成されたソース（３１０）及びドレイン（３２０）と、前記ソース（３１０）及び前記ドレイン（３２０）間の前記絶縁層（１２０）上に形成されたフィン構造（１４０）とを含んだＭＯＳＦＥＴデバイスであって、
前記フィン構造のチャンネル領域に形成された細型化された領域を有し、
前記フィン構造の少なくとも前記細型化された領域上に形成された保護層（１５０，１６０）を有し、この保護層は、前記細型化された領域の幅よりも広い幅を有するものであり、
前記フィン構造の少なくともチャンネル部分の周囲に形成された誘電層（９０１）を有し、
前記誘電層及び前記フィン構造の周囲の前記絶縁層上に形成されたゲート（１１０１，１１０２）と、を有するデバイス。
【請求項２】
前記細型化された領域は、約３ｎｍ〜約６ｎｍの範囲の幅を有する、
請求項１記載のデバイス。
【請求項３】
前記保護層は、酸化層（１５０）、前記酸化層上に形成された窒化層（１６０）を含む、
請求項１記載のデバイス。
【請求項４】
前記酸化層（１５０）は深さ約１５ｎｍまでデポジットされ、前記窒化層（１６０）は、深さ約５０ｎｍ〜約７５ｎｍの範囲までデポジットされる、
請求項３記載のデバイス。
【請求項５】
前記誘電層（９０１）の厚さは約０．６ｎｍ〜約１．２ｎｍの範囲である、
請求項１記載のデバイス。
【請求項６】
前記ゲートは、ポリシリコンを含む、
請求項１記載のデバイス。
【請求項７】
前記ＭＯＳＦＥＴデバイスは、フィンＦＥＴである、
請求項１記載のデバイス。
【請求項８】
ＭＯＳＦＥＴデバイスを形成する方法であって、
絶縁層（１２０）上にソース（３１０）、ドレイン（３２０）、及びフィン構造を形成し、前記フィン構造部分はＭＯＳＦＥＴ用のチャネルとして動作し、
前記フィン構造上に保護層（１５０，１６０）を形成し、
前記保護層を著しくトリミングすることなく、前記フィン構造を幅約３ｎｍ〜約６ｎｍの範囲までトリミングし、
前記フィン構造の周囲に誘電層を形成し、
前記誘電層の周囲にポリシリコン層をデポジットし、前記ポリシリコン層は、前記ＭＯＳＦＥＴ用のゲート領域として動作する、
方法。
【請求項９】
前記保護層を形成するステップは、深さ約１５ｎｍまで酸化層をデポジットし、
深さ約５０〜約７５ｎｍまで窒化層をデポジットする、
請求項８記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体デバイス及び半導体デバイスを製造する方法に関し、より具体的には、二重ゲート金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field-Effect Transistors）に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴのようなトランジスタは、大部分の半導体デバイスの主な基礎的要素である。ハイパフォーマンスプロセッサのような幾つかの半導体デバイスは、数百万ものトランジスタを含み得る。これらのデバイスに関して、トランジスタのサイズの縮小、即ち、トランジスタ密度の増大が半導体製造分野にとって伝統的に最優先の課題となっていた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のＭＯＳＦＥＴでは、５０ｎｍ以下の製造プロセッシングをスケーリングすることが困難となっている。サブ５０ｎｍのＭＯＳＦＥＴを発展するため、二重ゲートＭＯＳＦＥＴが提示されている。二重ゲートＭＯＳＦＥＴは、幾つかの点で従来のバルクシリコンＭＯＳＦＥＴよりも優れた特性を提供する。従来のＭＯＳＦＥＴではチャネルの１サイドにのみに電極を有するが、二重ゲートＭＯＳＦＥＴでは、チャネルの双方のサイドにゲート電極を有することから、これらの改善が生じている。
【課題を解決するための手段】
【０００４】
本発明に従った実施例は、細いチャネル領域を有する二重ゲートＭＯＳＦＥＴ及びその製造方法を提供する。
【０００５】
本発明の一態様は、絶縁層上に形成されたソース及びドレイン構造を含むＭＯＳＦＥＴデバイスの形成を目的とする。フィン構造がソース及びドレイン間の絶縁層上に形成される。このフィン構造はフィン構造のチャネル領域から形成された細型化された領域を含む。保護層がフィン構造の少なくとも細型化された領域上に形成される。この保護層は細型化された領域の幅よりも比較的幅広い幅を有する。誘電層が少なくともフィン構造部分の周囲に形成され、ゲートがこの誘電層及びフィン構造の周囲に形成される。
【０００６】
本発明のもう１つの態様はＭＯＳＦＥＴデバイスを形成する方法を目的としている。この方法は、絶縁層上にソース、ドレイン、及びフィン構造を形成する。フィン構造部分は、ＭＯＳＦＥＴ用のチャネルとして動作する。この方法では、更に、フィン構造上に保護層を形成し、保護層を著しくトリミングすることなく約３ｎｍ〜約６ｎｍの幅にフィン構造をトリミングする。更に、フィン構造の周囲に誘電層を成長させ、この誘電層の周囲にポリシリコン層をデポジットする。このポリシリコン層はＭＯＳＦＥＴのゲート領域として動作する方法も提供される。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の詳細な説明を添付図面に従って記載する。同じあるいは同様の要素を識別するために、異なる図面においても同様の符号が利用され得る。以下の明細書も本発明を制限するものではない。それ以上に、本発明の趣旨の範囲は添付の請求項及び均等物によって定義されるものである。
【０００８】
本文にフィンＦＥＴ（ＦｉｎＦＥＴ）として使用される用語は、導電体チャネルが形成される縦型シリコン（Ｓｉ）“ｆｉｎ：フィン”のＭＯＳＦＥＴ形式を指している。フィンＦＥＴはこの技術分野で通常、知られている。
【０００９】
図１は、フィンＦＥＴ１００の出発構造のドーピングを表す断面図である。フィンＦＥＴ１００は、シリコン及び／又はゲルマニウム基板１１０上に形成された埋め込み酸化（ＢＯＸ）層１２０を含み得、ＢＯＸ層１２０上にシリコン層１３０を備えたシリコンオンインシュレーション（ＳＯＩ：Silicon-On-Insulation）構造を含み得る。他の例として、層１３０がゲルマニウムあるいはシリコンゲルマニウムの何れかを含み得る。一実施例において、ＢＯＸ層１２０が約２００ｎｍ〜約４００ｎｍの範囲の膜厚を有し得、シリコン層１３０は約３０ｎｍ〜約１００ｎｍの範囲の膜厚を有し得る。酸化層（例、ＳｉＯ２）のような保護層及び／又は窒化層（例、Ｓｉ３Ｎ４）が後続のエッチング中保護キャップとして動作するように次にデポジットされてよい。
【００１０】
保護層１５０及び１６０を備えたシリコンフィン１４０をフィン１４０の表面上に形成するように、シリコン層１３０及び保護層がその後エッチングされ得る（図２参照）。保護層１５０は酸化層であり得、保護層１６０は窒化層であり得る。層１５０は、例えば、膜厚約１５ｎｍを有し得、層１６０は約５０ｎｍ〜約７５ｎｍの範囲の膜厚を有し得る。
【００１１】
その後、ソース及びドレイン領域がフィン１４０の末端に隣接して形成され得る。一実施例では、フィン１４０と同時にソース及びドレイン領域を形成するようにシリコン層１３０がパターニングされ得、エッチングされ得る。他の実施例では、ソース及びドレイン領域を形成するように他のシリコン層が従来の方法でデポジットされてよいし、エッチングされてよい。図３はフィン１４０の末端に隣接して形成されたソース領域３１０及びドレイン領域３２０を備えたフィンＦＥＴ１００の透視図である。
【００１２】
図４は、ソース領域３１０、ドレイン領域３２０及びフィン１４０を備えたフィンＦＥＴ１００の上面概略図である。図１及び図２は、図４のＡ−Ａ’線に沿った断面図である。
【００１３】
ＴＥＯＳ（テトラエチルオルトシリケイト:tetraethylorthoSilicate）層５０１が次にフィンＦＥＴ１００上にデポジットされ得る。図５はＴＥＯＳ層５０１を表す図４のＡ−Ａ’線に沿った断面図である。ＴＥＯＳ層５０１はフィンＦＥＴ１００の表面全体に比較的平坦な表面を生成するようにアニールされ得、平坦化され得る。
【００１４】
ダマシンゲートマスクがＴＥＯＳ層５０１に形成され、パターニングされ得る。トレンチは特にＴＥＯＳ層５０１に形成され得る。ゲート領域がその後エッチングを介してＴＥＯＳ層５０１に開口され得る。図６はＴＥＯＳ５０１の領域６０２が開口された部分として表されるフィンＦＥＴ１００の上面概略図である。より具体的には、領域６０２のＴＥＯＳをエッチングしてかつＴＥＯＳ５０１の残部はエッチングされないようにマスクが利用され得ることを示す。一実施例では、ゲート領域をパターニングするステップが小ゲート長さを得るように領域６０２のＴＥＯＳ上に深さ約５０ｎｍ〜約７０ｎｍまでポリシリコン層をデポジットすることによって実行され得る。このポリシリコン層は極めて細いポリシリコンララインを残すようにパターニングされてよい。酸化層がその後約１２０ｎｍ〜約１５０ｎｍの範囲までデポジットされてよいし、次にポリシリコンの表面部まで研磨することができる。ポリシリコンは次にエッチング除去される。ＴＥＯＳエッチング用マスクとして酸化層の残余を用いることにより領域６０２のＴＥＯＳがその後エッチングされる。
【００１５】
フィン１４０が次に細型化され得る。一実施形態では、フィンＦＥＴ１００をＮＨ４ＯＨに晒すことによって、フィン１４０が幅約１０ｎｍ〜約１５ｎｍの範囲から幅約３ｎｍ〜約６ｎｍの範囲に削減されるまで細型化され得る。この細型化プロセスは、フィンが約２Å（オングストローム）／ｍiｎのレートでトリミングされるように比較的低速にコントロールされたペースで実行可能である。この方法で細型化されたフィンが図４の線Ａ−Ａ’に沿った断面図である図７に表される。図８は、図７に対応する平面図である。図示されるように、図７及び図８のフィンＦＥＴ１００は、フィン１４０を細型化した後、酸化層１５０及び窒化層１６０の下部に形成されたキャビティを含む。
【００１６】
図９に表されるように、ゲート誘電層９０１がフィン１４０のサイド表面上に成長し得る。ゲート誘電層９０１は０．６ｎｍ〜１．２ｎｍの範囲と同程度に薄い。他の形態として、０．６ｎｍ〜１．２ｎｍの範囲の酸化膜厚と等価である（ＥＯＴ：Equivalent Oxide Thickness）高誘電率（high-k）層が、フィン１４０のサイド表面に形成され得る。
【００１７】
図１０に、ポリシリコン層がフィンＦＥＴ１００に従来の方法で次にデポジットされ得ることを示す。ポリシリコン層はゲートドーピングマスクを利用してドープされてよい。ＮＭＯＳデバイスはリンでドープされてよいし、ＰＭＯＳデバイスはボロンでドープされてよい。ポリシリコンは窒化層１６０のレベルまで平坦化され得、分離した２つのポリシリコン領域１００１Ａ及び１００１Ｂを形成する。ポリシリコン領域１００１Ａ及び１００１ＢはフィンＦＥＴ１００のゲートを形成するようにパターニングされ得、エッチングされ得る。それ故、ポリシリコン領域１００１Ａ及び１００１Ｂは電気的に独立した２つのゲートを形成し得る。他の形態では、ポリシリコン領域１００１Ａ及び１００１ＢがＳｉ３Ｎ４層１６０のレベルまでは研磨され得ない。その代りに、シングルポリシリコン層がＳｉ３Ｎ４層１６０を覆い得る。この状態では、ポリシリコン層はフィンＦＥＴ１００用のアドレス指定可能のシングルゲートを形成する。
【００１８】
マスク層が次にゲート領域６０２に与えられてよい。ゲート領域６０２を保護するようにこのマスクを使用して、ソース領域３１０及びドレイン領域３２０にデポジットされた保護層ＳｉＯ２１５０及びＳｉ３Ｎ４１６０とＴＥＯＳ層５０１とが、ＴＥＯＳ層５０１を除去するように異方性ウェットエッチングを利用してその後エッチングされてよい。
【００１９】
ソース領域３１０及びドレイン領域３２０の表面が晒された後、ソース３１０及びドレイン３２０をドープするようにイオン注入がフィンＦＥＴ１００に実行されてよい。より特定的にＮＭＯＳフィンＦＥＴ用に、リンが５ｋeＶ（キロ電子ボルト）〜１０ｋeＶで１０１５atoms／cm２のドーズ量で注入されてよい。ＰＭＯＳフィンＦＥＴ用では、ボロンが２ｋeＶ〜５ｋeＶで１０１５atoms／cm２  のドーズ量で注入されてよい。
【００２０】
イオン注入後、サリサイド化[salicidation(self-aligned silicide process):自己整合的に形成されたシリサイドのプロセス]がフィンＦＥＴ１００に実行されてよい。この作用においてタングステン、コバルト、チタン、タンタル、モリブデン、ニッケル、エリビウム、あるいはプラチナのような金属が、ポリシリコン（ゲート）領域１００１Ａ及び１００１Ｂ、ソース領域３１０及びドレイン領域３２０上にデポジットされてよい。その後熱アニーリングが金属シリサイド化合物を形成するように実行されてよい。図１１はアニーリング後のフィンＦＥＴ１００の平面図を表す。図１１にソース領域３１０／ドレイン領域３２０及び２つのゲート領域に形成された金属シリサイド化合物を表すクロスハッチングが示される。ゲート領域はポリシリコン領域１００１Ａ及び１００１Ｂの末端において形成されたゲートパッド１１０１及び１１０２を含んでよい。結果として形成されたフィンＦＥＴ１００は、図１１に点線によって示されるように細型チャネル領域１４０を含む。しかし、保護層１５０及び１６０の幅は、図１０に示されるようにフィン１４０の幅よりも広い。結果として形成された細型チャンネルＭＯＳＦＥＴでは、短チャネルコントロールが改善されるという利点が得られる。
【００２１】
図５にもどって参照すると、他の実施形態では、フィン１４０を細型化するのではなく、ＮＨ４ＯＨに晒すことによってフィン１４０が反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）プロセスを通じてトリミングされ得ることが示される。ＲＩＥは、概して、また当技術分野において公知であるように、エッチング中半導体ウェーハがＲＦパワー化された電極上に配置されるプラスマエッチングの変形である。この実施形態では、フィン１４０の幅を約３ｎｍ〜約６ｎｍの範囲の幅まで削減するようにフィン１４０がＲＩＥによって最初に細型化され得る。
【００２２】
図１２において、フィン１２４０として符号付けされたフィンを晒すように保護層１５０及び１６０がエッチングプロセスによって次に除去されてよい。
【００２３】
層１５０及び１６０のエッチングによって生じたエッチングダメージをなくすため、図１３に示されるように犠牲酸化層１３０１がフィン１２４０の晒された表面上に次に形成されてよい。犠牲酸化層が厚さ約０．６ｎｍ〜約１．２ｎｍの範囲まで成長してよいし、あるいは形成されてよいし、ゲート誘電層としても機能してよい。他の例として、追加の酸化層、あるいは０．６ｎｍ〜１．２ｎｍの範囲厚みの酸化膜と等価である（ＥＯＴ：Equivalent Oxide Thickness）高誘電（high-k）層が、層１４０１として符号付けられたフィン１４０のサイド表面上に形成され得る。
【００２４】
図１５を参照すると、ポリシリコン層が従来の方法でフィンＦＥＴ１２００上に次にデポジットされ得ることが示される。このポリシリコンは分離した２つのポリシリコン領域１２０１Ａ及び１２０１Ｂを形成するように酸化層１３０１のレベルまで平坦化されてよい。このポリシリコン領域１２０１Ａ及び１２０１ＢがフィンＦＥＴ１２００のゲートを形成し得る。それ故、ポリシリコン領域１２０１Ａ及び１２０１Ｂが電気的に独立したゲートを形成し得る。他の実施例では、ポリシリコン領域１２０１Ａ及び１２０１Ｂが酸化層１３０１のレベルまで研磨され得ない。シングルポリシリコン層が替わりに酸化層１３０１を覆い得る。この状態においてポリシリコン層がフィンＦＥＴ用にアドレス指定可能なシングルゲートを形成する。
【００２５】
マスクがフィンＦＥＴ１２００のゲート領域に次に与えられてよい。ゲート領域を保護するようにマスクによって、ソース／ドレイン領域３１０及び３２０上にデポジットされたＴＥＯＳ層５０１及び追加の保護層が、フィンＦＥＴ１２００の残りからその後エッチング除去されてよい。
【００２６】
ソース／ドレイン領域３１０及び３２０の表面が晒された後、イオン注入がフィンＦＥＴ１２００に実行されてよい。これがソース３１０及びドレイン３２０を実効的にドープする。より特定的にＮＭＯＳフィンＦＥＴ用にリンが５ｋeＶ（キロ電子ボルト）〜１０ｋeＶで１０１５atoms／cm２のドーズ量で注入されてよい。ＰＭＯＳフィンＦＥＴでは、ボロンが２ｋeＶ〜５ｋeＶで１０１５atoms／cm２  のドーズ量で注入されてよい。
【００２７】
イオン注入後、サリサイド化[salicidation(self-aligned silicide process):自己整合的に形成されたシリサイドのプロセス]がフィンＦＥＴ１２００上に実行されてよい。この作用において、タングステン、コバルト、チタン、タンタル、あるいはモリブデンのような金属がポリシリコン（ゲート）領域１２０１Ａ及び１２０１Ｂ、ソース領域３１０及びドレイン領域３２０上にデポジットされてよい。熱アニーリングが金属シリサイド化合物を形成するようにその後実行されてよい。この時点でフィンＦＥＴ１２００の平面図は、図１１に示されるフィンＦＥＴ２００の図と同様である。
【００２８】
幾つかの状態において、歪みシリコンフィンＦＥＴｓを形成することが求められ得る。図１６〜図１８は、図４のＡ−Ａ’線に沿ったフィンＦＥＴ１６００の断面図である。
【００２９】
図１６を参照すると、ＳｉＧｅ層１６１０が埋め込み酸化層１６０１上に形成され得ることが示される。窒化層１６２０がＳｉＧｅ層１６１０上に形成されてよい。ＳｉＧｅ層１６１０及び窒化層１６２０の配置が、例えば、図７に示された細型フィンと同様の方法で形成されてよい。それ故、ＳｉＧｅ層１６１０及び窒化層１６２０が同じ幅を有するように最初にエッチングされてよいし、細型のＳｉＧｅ層１６１０を形成するようにＳｉＧｅ層１６１０が横方向にその後エッチングされてよい。ＳｉＧｅ層１６１０は約５ｎｍ〜約１５ｎｍの幅であってよい。
【００３０】
図１７を参照すると、次に、ＳｉＧｅ層１６１０の周囲にＳｉ層１６１１が幅約５〜約１０ｎｍの範囲までエピタキシャルに成長し得ることが示される。Ｓｉ層１６１１が成長した後、ゲート誘電層１６１２の形成が可能である。ゲート誘電層１６１２は、０．６ｎｍ〜１．２ｎｍの範囲程度に薄くしてよい。
【００３１】
図１８を参照すると、ポリシリコン層１８０１が従来の方法でフィンＦＥＴ１６００上に次にデポジットされ得ることが示される。このポリシリコン層はフィンＦＥＴ１６００のゲートを形成するようにその後パターニングされ得、エッチングされ得る。ポリシリコン層１８０１は、窒化層１６２０のレベルまで平坦化され得る。この時点でフィンＦＥＴ１６００が上述した方法で完成し得る。
【００３２】
幾つかのＭＯＳＦＥＴはシングル埋め込み酸化層上に配置されたＰＭＯＳ及びＮＭＯＳの双方を有する。この実装においてサリサイド化（例、上述したサリサイド化）を実行するとき、選択性を有するサリサイド化が適切な金属の無電解メッキによって実現されてよい。加えて、２つあるいはそれ以上の異なるシリサイドが利用されてよい。１つのシリサイド（例、Ｃｏ：コバルト、Ｎｉ：ニッケル、希土類金属Ｅｒ、Ｅｕ、Ｇａ、Ｓｍ）がＮＭＯＳフィンＦＥＴ用に利用されてよいし、他のシリサイド（例、Ｐｔ）がＰＭＯＳフィンＦＥＴ用に利用されてよい。この状態において、ＰＭＯＳフィンＦＥＴｓがフォトレジストによって最初に覆われてよいし、ＮＭＯＳ金属がその後デポジットされてよい。ＰＭＯＳフィンＦＥＴ上のフォトレジストがその後除去されてよいし、他のフォトレジスト層がＮＭＯＳフィンＦＥＴ上に形成されてよい。この時点でＰＭＯＳ金属が使用されてよい。熱アニーリングが金属シリサイド化合物を生成するようにその後実行されてよい。
【００３３】
［結果］
細型フィンを有するフィンＦＥＴ及び細型フィンのフィンＦＥＴを形成する方法を本文に記載した。細型フィンが比較的優れた短チャンネルコントロールを含む幾つかの利点をフィンＦＥＴに提供する。
【００３４】
前述した明細書において、本発明の完全な理解を提供する目的で、特定的な材料、構造、化学物質、プロセス等のような多くの詳細が記載された。しかし、本発明は、本文に記載された特定的な詳細に頼ることなく実施可能である。その他の事例における公知のプロセッシング構造は本発明の趣旨を無用に曖昧にしないよう、その詳細は省略している。
【００３５】
本発明に従った半導体デバイスを製造する際に利用される誘電体及び導電層は、従来のデポジション技術によってデポジット可能である。例えば、低圧化学蒸着デポジション（ＬＰＣＶＤ；Low Pressure Chemical Vapor Deposition）及び（ＥＣＶＤ；Enhanced  Chemical Vapor Deposition）を含む化学蒸着デポジション（ＣＶＤ；Chemical Vapor Deposition）のような金属被覆技術の様々な形式が適用可能である。
【００３６】
本発明は半導体デバイス、特に１００ｎｍあるいはそれ以下の設計フィーチャでの製造において利用可能であり、結果として、トランジスタ及び回路速度の増大及び信頼性の改善をもたらす。本発明は半導体デバイスの様々な形式の全てに対して利用可能であり、それ故、本発明の趣旨をあいまいにすることを避けるために詳細が記載されていない。本発明を実装する際、従来のフォトリソグラフィック及びエッチング技術が利用されるので、そのような技術の詳細を明細書に記載していない。
【００３７】
本開示において本発明の好適な実施形態のみ及び多機能性の幾つかの例が示され、記載されている。本発明が様々な他の組み合わせ及び環境において利用可能であり、本文に表された進歩的な概念の趣旨の範囲内で修正が可能であることが理解されよう。添付の図面を参照しながら説明される。同符号は、本文中同要素を表す。
【図面の簡単な説明】
【００３８】
【図１】本発明の態様に従ったフィンＦＥＴの形成を表す断面図。
【図２】本発明の態様に従ったフィンＦＥＴの形成を表す断面図。
【図３】図２に示されたフィンＦＥＴの透視図。
【図４】図３に示されたフィンＦＥＴの上面図。
【図５】図４のＡ−Ａ’線に沿った断面図。
【図６】図３に示されたフィンＦＥＴの上面図。
【図７】図４のＡ−Ａ’線に沿った断面図。
【図８】図７に示されたフィンＦＥＴの上面図。
【図９】フィンＦＥＴの断面図。
【図１０】フィンＦＥＴの断面図。
【図１１】完成したフィンＦＥＴの上面図。
【図１２】本発明の第２実施形態に従ったフィンＦＥＴの断面図。
【図１３】本発明の第２実施形態に従ったフィンＦＥＴの断面図。
【図１４】本発明の第２実施形態に従ったフィンＦＥＴの断面図。
【図１５】本発明の第２実施形態に従ったフィンＦＥＴの断面図。
【図１６】ＳｉＧｅ層の周囲に構成された二重ゲートフィンＦＥＴの断面図。
【図１７】ＳｉＧｅ層の周囲に構成された二重ゲートフィンＦＥＴの断面図。
【図１８】ＳｉＧｅ層の周囲に構成された二重ゲートフィンＦＥＴの断面図。
【図１】
2006516820.tif 000003
【図２】
2006516820.tif 000004
【図３】
2006516820.tif 000005
【図４】
2006516820.tif 000006
【図５】
2006516820.tif 000007
【図６】
2006516820.tif 000008
【図７】
2006516820.tif 000009
【図８】
2006516820.tif 000010
【図９】
2006516820.tif 000011
【図１０】
2006516820.tif 000012
【図１１】
2006516820.tif 000013
【図１２】
2006516820.tif 000014
【図１３】
2006516820.tif 000015
【図１４】
2006516820.tif 000016
【図１５】
2006516820.tif 000017
【図１６】
2006516820.tif 000018
【図１７】
2006516820.tif 000019
【図１８】
2006516820.tif 000020
【手続補正書】
【提出日】平成16年11月17日(2004.11.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁層（１２０）上に形成されたソース（３１０）及びドレイン（３２０）と、前記ソース（３１０）及び前記ドレイン（３２０）間の前記絶縁層（１２０）上に形成されたフィン構造（１４０）とを含んだＭＯＳＦＥＴデバイスであって、
前記フィン構造のチャンネル領域に形成された細型化された領域を有し、
前記フィン構造の少なくとも前記細型化された領域上に形成された保護層（１５０，１６０）を有し、この保護層は、前記細型化された領域の幅よりも広い幅を有するものであり、
前記フィン構造の少なくともチャンネル部分の周囲に形成された誘電層（９０１）を有し、
前記誘電層及び前記フィン構造の周囲の前記絶縁層上に形成されたゲート（１１０１，１１０２）と、を有し、前記細型化された領域は、約３ｎｍ〜約６ｎｍの範囲の幅を有する、デバイス。
【請求項２】
前記保護層は、酸化層（１５０）、前記酸化層上に形成された窒化層（１６０）を含む、
請求項１記載のデバイス。
【請求項３】
前記酸化層（１５０）は深さ約１５ｎｍまでデポジットされ、前記窒化層（１６０）は、深さ約５０ｎｍ〜約７５ｎｍの範囲までデポジットされる、
請求項２記載のデバイス。
【請求項４】
前記誘電層（９０１）の厚さは約０．６ｎｍ〜約１．２ｎｍの範囲である、
請求項１記載のデバイス。
【請求項５】
前記ゲートは、ポリシリコンを含む、
請求項１記載のデバイス。
【請求項６】
前記ＭＯＳＦＥＴデバイスは、フィンＦＥＴである、
請求項１記載のデバイス。
【請求項７】
ＭＯＳＦＥＴデバイスを形成する方法であって、
絶縁層（１２０）上にソース（３１０）、ドレイン（３２０）、及びフィン構造を形成し、前記フィン構造部分はＭＯＳＦＥＴ用のチャネルとして動作し、
前記フィン構造上に保護層（１５０，１６０）を形成し、
前記保護層を著しくトリミングすることなく、前記フィン構造を幅約３ｎｍ〜約６ｎｍの範囲までトリミングし、
前記フィン構造の周囲に誘電層を形成し、
前記誘電層の周囲にポリシリコン層をデポジットし、前記ポリシリコン層は、前記ＭＯＳＦＥＴ用のゲート領域として動作する、
方法。
【請求項８】
前記保護層を形成するステップは、深さ約１５ｎｍまで酸化層をデポジットし、
深さ約５０〜約７５ｎｍまで窒化層をデポジットする、
請求項７記載の方法。
【国際調査報告】
2006516820.tif 000021
2006516820.tif 000022
2006516820.tif 000023