(57)【要約】【課題】  特定のデバイスのための最適な性能を与える異なる結晶配向をもつ基板上に形成された一体型半導体デバイスを提供すること。【解決手段】  少なくとも１つのデバイスが該デバイスに最適な第１の結晶表面上に形成され、一方、他のデバイスが該他のデバイスに最適な、第１の結晶表面とは異なる第２の結晶表面上に形成された、一体型半導体構造が提供される。一体型構造体を形成する方法は、第１の結晶配向の少なくとも第１の半導体層と第２の異なる結晶配向の第２の半導体層とを含む結合された基板を用意するステップを含む。結合された基板の一部が保護されて第１のデバイス領域が定められ、結合された基板の別の部分が保護されないまま残される。結合された基板の保護されない部分がエッチングされて、第２の半導体層の表面が露出され、その露出された表面上に半導体材料が再成長させられる。平坦化後に、第１デバイス領域に第１半導体デバイスが形成され、再成長させられた材料上に少なくとも１つの第２半導体デバイスが形成される。
2006527915.tif 000002
【特許請求の範囲】
【請求項１】
ハイブリッド結晶配向基板上にＣＭＯＳデバイスを形成する方法であって、
絶縁層によって分離された第１の結晶配向の少なくとも第１の半導体層と第２の結晶配向の第２の半導体層とを含み、前記第１の結晶配向が前記第２の結晶配向とは異なり、前記第１の半導体層が前記第２の半導体層上におかれている、結合された基板を用意するステップと、
結合された基板の一部が保護されて第１のデバイス領域が定められ、結合された基板の別の部分が保護されないまま残され、前記結合された基板の該保護されない部分が第２のデバイス領域を定めるようにするステップと、
前記結合された基板の保護されない部分をエッチングして、前記第２の半導体層の表面を露出するステップと、
前記第２の半導体層の露出された表面上に、前記第２の結晶配向と同じ結晶配向を有する半導体材料を再成長させるステップと、
前記半導体材料を含む結合された基板を平坦化して、前記第１の半導体層の上面が前記半導体材料の上面と実質的に平坦になるようにするステップと、
前記第１デバイス領域に少なくとも１つの第１半導体デバイスを形成し、前記第２デバイス領域の前記半導体材料上に少なくとも１つの第２半導体デバイスを形成するステップと、
を含む方法。
【請求項２】
前記結合された基板がさらに、前記第１半導体材料上に配置された表面誘電体層を含む、請求項１に記載の方法。
【請求項３】
前記結合された基板が、２つのシリコン・オン・インシュレータ（ＳＯＩ）ウェハ、ＳＯＩウェハとバルク半導体ウェハ、２つのバルク半導体ウェハ、又は、ＳＯＩウェハと加熱後に間隙を形成するイオン打ち込み領域を含むバルク半導体ウェハとから形成される、請求項１に記載の方法。
【請求項４】
前記結合された基板が、２つのウェハを互いに緊密に接触させ、接触させられたウェハを不活性雰囲気中で加熱することによって形成される、請求項１に記載の方法。
【請求項５】
前記加熱は、約２００℃から約１０５０℃の温度で約２から約２０時間にわたって行われる、請求項４に記載の方法。
【請求項６】
前記保護は、パターン形成されたマスクの使用を含む、請求項１に記載の方法。
【請求項７】
前記パターン形成されたマスクは、パターン形成されたフォトレジスト、パターン形成された窒化物又はパターン形成された酸窒化物である、請求項６に記載の方法。
【請求項８】
前記半導体材料は、選択的エピタキシャル成長法を用いて形成される、請求項１に記載の方法。
【請求項９】
前記半導体材料は、Ｓｉ、歪みＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、及びこれらの組み合わせから選択されたＳｉ含有半導体である、請求項１に記載の方法。
【請求項１０】
前記平坦化は、化学的機械的研磨又は研削からなる、請求項１に記載の方法。
【請求項１１】
前記エッチング・ステップと前記再成長ステップとの間で、露出された側壁上にライナ又はスペーサが形成される、請求項１に記載の方法。
【請求項１２】
エッチングの後で、しかし少なくとも１つの半導体デバイスを形成する前に、分離領域を形成するステップをさらに含む、請求項１に記載の方法。
【請求項１３】
前記半導体デバイスがＮＦＥＴ又はＰＦＥＴである、請求項１に記載の方法。
【請求項１４】
前記第１半導体層が（１１０）結晶配向を有し、前記第２半導体層及び前記半導体材料の両方が（１００）結晶配向を有する、請求項１に記載の方法。
【請求項１５】
前記第１半導体デバイスがＰＦＥＴであり、前記第２半導体デバイスがＮＦＥＴである、請求項１４に記載の方法。
【請求項１６】
前記半導体デバイスが、歪みＳｉ層上に形成される、請求項１に記載の方法。
【請求項１７】
前記半導体材料が、緩和ＳｉＧｅ合金層の上に配置された歪みＳｉ層を含む、請求項１に記載の方法。
【請求項１８】
一体型半導体構造であって、
第１の結晶配向を有する第１デバイス領域と前記第１の結晶配向とは異なる第２の結晶配向を有する第２デバイス領域とを含む結合された基板と、
前記第１デバイス領域を前記第２デバイス領域から分離する分離領域と、
前記第１デバイス領域に配置された少なくとも１つの第１半導体デバイス及び前記第２デバイス領域に配置された少なくとも１つの第２半導体デバイスと、
を含む一体型半導体構造。
【請求項１９】
前記第１結晶配向が（１１０）であり、前記第２結晶配向が（１００）である、請求項１８に記載の一体型半導体構造。
【請求項２０】
前記少なくとも１つの第１半導体デバイスがＰＦＥＴであり、前記少なくとも１つの第２半導体デバイスがＮＦＥＴである、請求項１９に記載の一体型半導体構造。
【請求項２１】
前記第２デバイス領域が再成長半導体材料を含む、請求項１８に記載の一体型半導体構造。
【請求項２２】
前記再成長半導体材料は、Ｓｉ、歪みＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、及びこれらの組み合わせからなる群から選択されたＳｉ含有半導体である、請求項２１に記載の一体型半導体構造。
【請求項２３】
前記第１及び第２半導体デバイス領域の両方が歪みＳｉを含む、請求項１８に記載の一体型半導体構造。
【請求項２４】
前記再成長半導体材料が、緩和ＳｉＧｅ合金又はＳｉＣ合金の上に配置された歪みＳｉ層を含む、請求項２２に記載の一体型半導体構造。
【請求項２５】
前記分離領域が側壁スペーサの上に配置される、請求項１８に記載の一体型半導体構造。
【請求項２６】
少なくとも２つのタイプのデバイスを含む一体型半導体構造であって、少なくとも一方のデバイスが該デバイスに最適な第１の結晶表面上に配置され、他方のデバイスが該他方のデバイスに最適な、前記第１の結晶表面とは異なる第２の結晶表面上に配置された、一体型半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より詳細には、ハイブリッド結晶配向基板上に形成された、シリコン・オン・インシュレータ（ＳＯＩ）／相補型金属酸化膜半導体（ＣＭＯＳ）デバイスといった一体型半導体デバイスに関する。特に、本発明は、異なる結晶配向（ｃｒｙｓｔａｌｌｏｇｒａｐｈｉｃ  ｏｒｉｅｎｔａｔｉｏｎ）を有する結合された基板上にＮＦＥＴ及びＰＦＥＴのような少なくとも２つのタイプの半導体デバイスを一体化する手段を提供するものである。結合された基板上の各デバイスの位置は、特定の結晶配向を有するそのデバイスの性能に依存する。例えば、本発明は、（１００）面上にＮＦＥＴを形成する一方で、（１１０）面上にＰＦＥＴを形成する。（１００）結晶面が高性能のＮＦＥＴを与える一方で、（１１０）結晶面が高性能のＰＦＥＴを与える。
【背景技術】
【０００２】
現在の半導体技術においては、典型的には、ＮＦＥＴ又はＰＦＥＴといったＣＭＯＳデバイスは、単一の結晶配向をもつＳｉといった半導体ウェハ上に製造される。特に、今日の半導体デバイスのほとんどは、（１００）結晶配向をもつＳｉ上に設けられる。
【０００３】
（１００）Ｓｉ表面配向においては電子が高い移動度をもつことが知られているが、（１１０）表面配向においては正孔が高い移動度をもつことが知られている。すなわち、（１００）Ｓｉ上での正孔移動度の値は、この結晶配向のときの対応する正孔移動度よりおよそ２倍ないし４倍低い。この差異を埋め合わせるために、ＮＦＥＴが電流を引き下げるのに対抗して電流を釣り合うように引き上げて、一様な電流切り替えを達成するべく、ＰＦＥＴは典型的にはより大きい幅をもつように設計される。より大きい幅をもつＮＦＥＴは、多大なチップ面積をとるので望ましくない。
【０００４】
他方では、（１１０）Ｓｉ上での正孔移動度は（１００）Ｓｉ上より２倍高く、したがって、（１１０）面上に形成されたＰＦＥＴは（１００）面上に形成されたＰＦＥＴより著しく高い駆動電流を呈することになる。残念なことに、（１１０）Ｓｉ面上での電子移動度は、（１００）Ｓｉ面に比べて著しく低い。（１１０）Ｓｉ面上の電子移動度の低下は、例えば図１に示されている。図１においては、実線は電子移動度を表し、破線は正孔移動度を表す。
【０００５】
上記の説明と図１から推測されるように、（１１０）Ｓｉ面は、優れた正孔移動度のためにＰＦＥＴデバイスに最適であり、そしてまた、こうした結晶配向はＮＦＥＴデバイスには全く適さない。代わりに、（１００）Ｓｉ面は、その結晶配向が電子移動度に有利に働くことからＮＦＥＴデバイスに最適である。
【０００６】
上記のことを考えると、特定のデバイスのための最適な性能を与える異なる結晶配向をもつ基板上に形成された一体型半導体デバイスを提供する必要がある。すなわち、例えばＰＦＥＴといった１つのタイプのデバイスが例えば（１１０）面といった特定の結晶表面（ｃｒｙｓｔａｌｌｏｇｒａｐｈｉｃ  ｓｕｒｆａｃｅ）上に形成される一方で、例えばＮＦＥＴといった別のタイプのデバイスが例えば（１００）面といった別の結晶表面上に形成されることを可能にする基板を作成することへの大きな必要性がある。
【発明の開示】
【０００７】
本発明の１つの目的は、異なるタイプのデバイスが該デバイスの性能を強化する結合された基板の特定の結晶配向の上に形成されるように半導体デバイスを一体化する方法を提供することである。
【０００８】
本発明の別の目的は、ＰＦＥＴが結合された基板の（１１０）結晶平面（ｃｒｙｓｔａｌｌｏｇｒａｐｈｉｃ  ｐｌａｎｅ）上に配置され、一方ＮＦＥＴが（１００）結晶平面上に配置されるように半導体デバイスを一体化する方法を提供することである。
【０００９】
本発明のさらに別の目的は、単純かつ簡単な処理ステップを用いて、シリコン・オン・インシュレータ（ＳＯＩ）技術を相補型金属酸化膜半導体（ＣＭＯＳ）技術と統合する方法を提供することである。
【００１０】
本発明のさらに別の目的は、一方のＣＭＯＳデバイスをＳＯＩ型デバイスとし、他方のＣＭＯＳデバイスをバルク型デバイスとする方法を提供することである。
【００１１】
本発明のさらに別の目的は、一体化される両方のＣＭＯＳデバイスをＳＯＩ型デバイスとする方法を提供することである。
【００１２】
本発明のさらに別の目的は、（１００）結晶表面平面上のひずみシリコンＮＦＥＴを（１１０）結晶表面平面上のシリコン又はひずみシリコンＰＦＥＴと一体化する方法を提供することである。
【００１３】
本発明のさらに別の目的は、異なる結晶表面平面をもつ結合された基板上に異なるＣＭＯＳデバイスを一体化する方法であって、異なるタイプのＣＭＯＳデバイス間に分離領域を形成する方法を提供することである。
【００１４】
これらの並びに他の目的及び利点は、ウェハの結合ステップ、マスキング・ステップ、エッチング・ステップ、及び半導体層の再成長ステップを含む方法を用いることによって達成される。
【００１５】
特に、本発明の方法は、
絶縁層によって分離された第１の結晶配向の少なくとも第１の半導体層と第２の結晶配向の第２の半導体層とを含み、第１の結晶配向が第２の結晶配向とは異なり、第１の半導体層が第２の半導体層上におかれている、結合された基板を用意するステップと、
結合された基板の一部が保護されて第１の領域が定められ、結合された基板の別の部分が保護されないまま残され、結合された基板の該保護されない部分が第２の領域を定めるようにするステップと、
結合された基板の保護されない部分をエッチングして、第２の半導体層の表面を露出するステップと、
第２の半導体層の露出された表面上に、第２の結晶配向と同じ結晶配向を有する半導体材料を再成長させるステップと、
半導体材料を含む結合された基板を平坦化して、第１の半導体層の上面が半導体材料の上面と実質的に平坦になるように、異なる結晶配向の少なくとも２つの平坦な領域を有するハイブリッド基板を与えるステップと、
第１の領域に少なくとも１つの第１半導体デバイスを形成し、第２の領域の半導体材料上に少なくとも１つの第２半導体デバイスを形成するステップと、
を含む。
【００１６】
本発明によれば、第１半導体デバイスはＰＦＥＴとすることができ、第１の結晶配向は（１１０）か又は（１１１）とすることができ、一方、第２半導体デバイスはＮＦＥＴとすることができ、第２の結晶配向は（１００）か又は（１１１）とすることができる。本発明においては、第１半導体デバイスをＮＦＥＴとし、第２半導体デバイスをＰＦＥＴとすることもできる。本発明の一実施形態においては、この方法はさらに、第１デバイス領域と第２デバイス領域との間に分離領域を形成することを含む。本発明のさらに別の実施形態においては、半導体材料は、歪みＳｉの上層と緩和ＳｉＧｅ合金又はＳｉＣ合金の下層とを含む。
【００１７】
本発明の別の態様は、少なくとも２つのタイプのデバイスを含む一体型半導体構造であって、少なくとも１つのデバイスが該デバイスに最適な第１の結晶表面（ｃｒｙｓｔａｌｌｏｇｒａｐｈｉｃ  ｓｕｒｆａｃｅ）上に形成され、一方、他のデバイスが該他のデバイスに最適な、第１の結晶表面とは異なる第２の結晶表面上に形成される一体型半導体構造に関する。特に、本発明の構造体は、
第１の結晶配向を有する第１デバイス領域と第１の結晶配向とは異なる第２の結晶配向を有する第２デバイス領域とを含む結合された基板と、
第２デバイス領域から第１デバイス領域を分離する分離領域と、
第１デバイス領域に配置された少なくとも１つの第１半導体デバイス及び第２デバイス領域に配置された少なくとも１つの第２半導体デバイスと、
を含む。
【００１８】
本発明によれば、第１半導体デバイスはＰＦＥＴとすることができ、第１の結晶配向は（１１０）か又は（１１１）とすることができ、一方、第２半導体デバイスはＮＦＥＴとすることができ、第２の結晶配向は（１００）か又は（１１１）とすることができる。本発明においては、第１半導体デバイスをＮＦＥＴとし、第２半導体デバイスをＰＦＥＴとすることもできる。半導体デバイスの構成は、結合された基板の結晶配向に依存することになる。
【発明を実施するための最良の形態】
【００１９】
本発明は、異なる結晶表面をもつ結合された基板上にＮＦＥＴ及びＰＦＥＴのような異なる半導体デバイスを形成する方法を提供するものであり、本発明に伴う図面と共に以下の記述を参照することによってかなり詳しく説明される。付属の図面においては、同じ及び対応する要素は同じ参照番号で示される。
【００２０】
図２は、本発明において用いることができる結合された基板１０、すなわちハイブリッド基板を示す。図示のように、結合された基板１０は、表面誘電体層１８と、第１半導体層１６と、絶縁層１４と、第２半導体層１２とを含む。結合された基板１０はさらに、第２半導体層１２の下に配置される随意的な第３半導体層（図示せず）を含むことができる。随意的な結合された基板においては、別の絶縁層が、随意的な第３半導体層から第２半導体層１２を分離する。
【００２１】
結合された基板１０の表面誘電体層１８は、酸化物、窒化物、酸窒化物、或いは、結合前の最初のウェハの１つに存在するか、もしくは熱処理（すなわち、酸化物形成、窒化物形成又は酸窒化物形成）又は堆積のいずれかによってウェハが結合された後に第１半導体層１６の上に形成される他の絶縁層である。表面誘電体層１８の起源に関係なしに、表面誘電体層１８は、約３ないし約５００ｎｍの厚さを有し、約５ないし約２０ｎｍの厚さがより一層好ましい。
【００２２】
第１半導体層１６は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、並びに他のＩＩＩ／Ｖ又はＩＩ／ＶＩ化合物半導体を含む半導体材料のいずれかからなる。第１半導体層１６はまた、予め形成されたＳＯＩ基板のＳＯＩ層か、又は例えばＳｉ／ＳｉＧｅといった層状半導体を含むことができる。第１半導体層１６はまた、（１１０）であることが好ましい第１の結晶配向をもつものとして特徴付けられる。（１１０）結晶配向が好ましいが、第１半導体層１６は、（１１１）又は（１００）結晶配向をもつこともできる。
【００２３】
第１半導体層１６の厚さは、結合された基板１０を形成するのに用いられる最初の開始ウェハに応じて変化しうる。しかしながら、典型的には、第１半導体層１６は、約５ないし約５００ｎｍの厚さを有し、約５ないし約１００ｎｍの厚さがより一層好ましい。
【００２４】
第１半導体層１６と第２半導体層１２との間に配置された絶縁層１４は、結合された基板１０を形成するのに用いられる最初のウェハに応じて種々の厚さを有する。しかしながら、典型的には、絶縁層１４は、約１ないし約５００ｎｍの厚さを有し、約５ないし約１００ｎｍの厚さがより一層好ましい。絶縁層１４は、結合前にウェハの一方又は両方に形成された酸化物又は他の同様の絶縁体材料である。
【００２５】
第２半導体層１２は、第１半導体層１６と同じ又は異なる半導体材料のいずれかからなる。したがって、第２半導体層１２は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、並びに他のＩＩＩ／Ｖ又はＩＩ／ＶＩ化合物半導体を含むことができる。第２半導体層１２はまた、予め形成されたＳＯＩ基板のＳＯＩ層か、又は例えばＳｉ／ＳｉＧｅといった層状半導体を含むことができる。第２半導体層１２はまた、第１の結晶配向とは異なる第２の結晶配向をもつものとして特徴付けられる。第１半導体層１６は（１１０）面であることが好ましいので、第２半導体層１２の結晶配向は（１００）であることが好ましい。（１００）結晶配向が好ましいが、第２半導体層１２は、（１１１）又は（１１０）結晶構造を有してもよい。
【００２６】
第２半導体層１２の厚さは、結合された基板１０を形成するのに用いられる最初の開始ウェハに応じて変化しうる。しかしながら、典型的には、第２半導体層１２は、約５ｎｍないし約２００ｎｍの厚さを有し、約５ないし約１００ｎｍの厚さがより一層好ましい。
【００２７】
随意的な第３半導体層が存在するときには、随意的な第３半導体層は、第２半導体層１２と同じ又は異なる半導体材料を含むことができる。随意的な第３半導体層の結晶配向は、典型的には、常にではないが、第２半導体層と同じである。随意的な第３半導体層は、通常は、第２半導体層１２より厚い。随意的な第３の層が存在するときには、絶縁層が、随意的な第３半導体層を第２半導体層から分離する。
【００２８】
図２に示された結合された基板１０は、互いに結合された２つの半導体ウェハからなる。結合された基板１０を製造するのに用いられる２つのウェハは、１と示された一方のウェハが第１半導体層１６を含み、２と示された他方のウェハが第２半導体層１２を含む２つのＳＯＩウェハ（図８参照）、ＳＯＩウェハ（２と示される）とバルク半導体ウェハ（１と示される、図９参照）、両方とも上に絶縁層１４を含む２つのバルク半導体ウェハ（それぞれ１及び２と示される、図１０参照）、又はＳＯＩウェハ（２と示される）と、結合中にウェハの少なくとも１つの一部を分割するのに用いることができるＨ２打ち込み領域といったイオン打ち込み領域１１を含むバルクウェハ（１と示される）（図１１参照）を含むことができる。
【００２９】
結合は、最初に２つのウェハを互いに緊密に接触させ、接触させられたウェハに随意的に外力をかけ、次いで２つのウェハを互いに結合することができる条件の下で２つの接触させられたウェハを加熱することによって達成される。加熱ステップは、外力の存在のもとで、又は存在なしに行うことができる。加熱ステップは、典型的には、不活性雰囲気において約２００度から約１０５０度の温度で約２から約２０時間にわたって行われる。より好ましくは、結合は、約２００度から約４００度の温度で約２から約２０時間にわたって行われる。「不活性雰囲気」という用語は、本発明においては、Ｈｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ又はその混合物といった不活性ガスが用いられる雰囲気を示すのに用いられる。結合プロセスの間に用いられる好ましい雰囲気はＮ２である。
【００３０】
２つのＳＯＩウェハが用いられる実施形態においては、少なくとも１つのＳＯＩウェハの幾つかの材料層は、化学的機械的研磨（ＣＭＰ）又は研削及びエッチングといった平坦化プロセスを用いて結合した後に除去することができる。平坦化プロセスは、表面誘電体層１８に到達したときに止まる。
【００３１】
ウェハの１つがイオン打ち込み領域を含む実施形態においては、イオン打ち込み領域は結合の間に多孔性領域を形成し、それにより、例えばイオン打ち込み領域の上のウェハの一部が取り除かれて、図２に示されるような結合されたウェハが残る。打ち込み領域は、典型的には、当業者には周知のイオン打ち込み条件を用いてウェハの表面に打ち込まれたＨ２イオンからなる。
【００３２】
結合されるウェハが誘電体層を含まない実施形態においては、表面誘電体層１８は、酸化物形成といった熱処理によって、又は化学気相成長（ＣＶＤ）、プラズマ強化ＣＶＤ、原子層蒸着、化学溶液堆積、並びに他の同様の堆積プロセスといった従来の堆積プロセスによって、結合されたウェハの上に形成することができる。
【００３３】
次いで、マスク２０が、結合された基板１０の一部を保護し、結合された基板１０の別の部分は保護されないまま残るように、図２の結合された基板１０の所定部分上に形成される。結合された基板１０の保護された部分が構造体の第１デバイス領域２２を定め、一方、結合された基板１０の保護されない部分が第２デバイス領域２４を定める。一実施形態においては、マスク２０は、結合された基板１０の全表面にフォトレジストマスクを適用することによって表面誘電体層１８の所定部分上に形成される。フォトレジストマスクを適用した後に、マスクは、フォトレジストを放射線パターンに露出するステップと、レジスト現像剤を用いてパターンを現像するステップとを含むリソグラフィによってパターン形成される。結合された基板１０の所定部分上に形成されたマスク２０を含む結果として得られる構造体は、例えば、図３に示されている。
【００３４】
別の実施形態においては、マスク２０は、リソグラフィ及びエッチングを用いて形成されパターン形成された窒化物又は酸窒化物層である。窒化物又は酸窒化物マスク２０は、第２半導体デバイスの領域を定めた後に除去することができる。
【００３５】
結合された基板１０にマスク２０を設けた後に、その構造体に１つ又はそれ以上のエッチング・ステップを行って、第２半導体層１２の表面が露出されるようにする。特に、本発明のこの時点で用いられる１つ又はそれ以上のエッチング・ステップは、表面誘電体層１８の保護されない部分と共に、その下にある第１半導体層１６の部分と、第２半導体層１２から第１半導体層１６を分離する絶縁層１４の一部を除去する。エッチングは、単一のエッチング・プロセスを用いて行うことができ、又は複数のエッチング・ステップを用いてもよい。本発明のこの時点で用いられるエッチングは、反応性イオンエッチング、イオンビームエッチング、プラズマエッチング又はレーザエッチングといった乾式エッチング・プロセス、化学エッチャントが用いられる湿式エッチング・プロセス、またはこのいずれかの組み合わせを含むことができる。本発明の好ましい実施形態においては、第２半導体デバイス領域２４における表面誘電体層１８の保護されない部分、第１半導体層１６及び絶縁層１４を選択的に除去する際に反応性イオンエッチング（ＲＩＥ）が用いられる。エッチング・プロセスが行われた後に得られる構造体は、例えば図４に示される。保護された第１デバイス領域２２の側壁、すなわち表面誘電体層１８、第１半導体層１６、絶縁層１４及び第２半導体層１２は、このエッチング・ステップの後に露出されることに留意されたい。図示のように、層１８、１６及び１４の露出された側壁は、マスク２０の最外縁と位置合わせされる。
【００３６】
次いで、マスク２０が、従来のレジスト剥離プロセスを用いて図４に示された構造体から除去され、露出された側壁上にライナ又はスペーサ２５が形成される。ライナ又はスペーサ２５は、堆積及びエッチングによって形成される。ライナ又はスペーサ２５は、例えば酸化物といった絶縁材料からなる。
【００３７】
ライナ又はスペーサ２５を形成した後に、露出された第２半導体層１２上に半導体材料２６が形成される。本発明によれば、半導体材料２６は、第２半導体層１２の結晶配向と同じ結晶配向を有する。結果として得られる構造体は、例えば図５に示される。
【００３８】
半導体材料２６は、選択的エピタキシャル成長法を用いて形成することができるＳｉ、歪みＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ又はこの組み合わせといったＳｉ含有半導体のいずれかを含むことができる。幾つかの好ましい実施形態においては、半導体材料２６はＳｉからなる。他の好ましい実施形態においては、半導体材料は、緩和ＳｉＧｅ合金層の上に配置された歪みＳｉ層である。本発明においては、半導体材料２６は、再成長半導体材料と呼ぶことができる。
【００３９】
次に、図５に示された構造体に、化学的機械的研磨（ＣＭＰ）又は研削といった平坦化処理が行われて、半導体材料２６の上面が第１半導体層１６の上面と実質的に平坦となるようにされる。表面誘電体層１８の既に保護された部分は、この平坦化処理の間に除去されることに留意されたい。
【００４０】
実質的に平坦な表面を与えた後に、典型的には、第２半導体デバイス領域２４から第１半導体デバイス領域２２が分離されるように、浅いトレンチ分離領域といった分離領域２７が形成される。分離領域２７は、例えば、トレンチ画定及びエッチング、随意的にはトレンチを拡散障壁でライニングすること、及びトレンチを酸化物といったトレンチ誘電体で埋めることを含む、当業者には周知の処理ステップを用いて形成される。トレンチが埋められた後に、構造体は平坦化されることができ、随意的な焼締め処理ステップを行ってトレンチ誘電体を焼き締めることができる。
【００４１】
結果として得られる、分離領域２７を含む実質的に平坦な構造体が、例えば図６に示される。図示のように、図６の構造体は、第１結晶配向の露出された第１半導体層１６と、第２半導体層１２と同じ結晶配向をもつ露出されない再成長半導体材料２６とを含む。図７は、第１半導体デバイス３０が第１半導体層１６の一部の上に形成され、第２半導体デバイス３２が再成長半導体材料２６の上に形成された後に形成された一体型構造体を示す。各デバイス領域には１つのみの半導体デバイスの存在が示されているが、本発明は、特定のデバイス領域に複数の各種のデバイスを形成することを考慮に入れている。本発明によれば、第１半導体デバイスは第２半導体デバイスとは異なり、特定のデバイスは高性能デバイスを与える結晶配向上に製造されるという条件で、第１半導体デバイスはＰＦＥＴ又はＮＦＥＴとすることができ、一方、第２半導体デバイスはＮＦＥＴ又はＰＦＥＴとすることができる。ＰＦＥＴ及びＮＦＥＴは、当業者には周知の標準ＣＭＯＳ処理ステップを用いて形成される。各ＦＥＴは、ゲート誘電体、ゲート導体、ゲート導体の上に配置された随意的なハードマスク、少なくともゲート導体の側壁上に配置されたスペーサ、及びソース／ドレイン拡散領域を含む。拡散領域は、図７においては３４と付される。ＰＦＥＴは、（１１０）又は（１１１）配向を有する半導体材料上に形成され、一方、ＮＦＥＴは、（１００）又は（１１１）配向を有する半導体表面上に形成される。
【００４２】
上記の説明及び図２−図７は、２つの異なる結晶配向を有する結合された基板を与えること、マスキングすること、エッチングすること、再成長すること、平坦化すること、及びデバイス形成することを含む本発明の基本概念を示す。図１２−図２１に関する以下の説明は、（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む高性能半導体デバイスを形成するのに用いられる処理ステップを説明するものである。
【００４３】
図１２は、本発明のこの実施形態に用いることができる結合された基板１０を示す。結合された基板１０は、表面誘電体層１８、第１半導体層１６、絶縁層１４、及び第２半導体層１２を含む。第３の随意的な半導体層は、第２半導体層１２の下に配置することができる。こうした実施形態においては、絶縁層は、第２半導体層を随意的な第３の半導体層から分離する。
【００４４】
図１３は、表面誘電体層１８上に窒化物マスク２０が形成された後の構造体を示す。窒化物マスク２０は、ＣＶＤといった従来の堆積プロセスを用いて形成される。
【００４５】
窒化物マスク２０が形成された後で、マスクは、パターン形成されたフォトレジストマスクを用いてパターン形成され、エッチングされ、次いでパターンは、別のエッチング・プロセスを通じて窒化物マスク２０から第２半導体層１２の上面層の上で止まる構造体に転写される。第２エッチングに用いられるエッチングは、表面誘電体層１８、第１半導体層１６及び絶縁層１４の一部を除去する。パターンを結合された基板１０に転写するために単一の又は複数のエッチング・プロセスが行われる。図１４は、パターン転写後の結果として得られる構造体を示す。
【００４６】
次に、及び図１５に示されるように、露出された側壁上にスペーサ２５が形成される。スペーサ２５は、例えば酸化物を含む絶縁材料からなる。保護された第１デバイス領域の側壁上に配置されたスペーサ２５は、堆積及びエッチングにより形成される。
【００４７】
スペーサ２５の形成後に、第２半導体層１２の露出された表面上に半導体材料２６が形成され、例えば図１６に示された構造体を与える。図１６に示された構造体が平坦化されて、図１７に示された実質的に平坦な構造体が与えられる。平坦化ステップは、まだエッチングされていない窒化物マスク２０及び表面誘電体層１８を除去して、第１半導体層１６が露出され且つ再成長半導体材料２６が露出される構造体が与えられるようにするものであることに留意されたい。露出された第１半導体層１６は、ＮＦＥＴのような第１半導体デバイスが形成されることになる領域であり、一方、半導体材料２６の露出された表面は、ＰＦＥＴのような第２半導体デバイスが形成されることになる領域である。
【００４８】
次に、図１８に示されるように、パッド酸化物５１とパッド窒化物５２を含む材料スタック５０が、図１７に示された実質的に平坦な構造体の上に形成される。材料スタック５０のパッド酸化物５１は、熱酸化物形成プロセスか又は堆積によって形成され、一方、パッド窒化物５２は、熱窒化物形成プロセスか又は堆積によって形成される。パッド窒化物５２は、典型的には、下にあるパッド酸化物５１より厚い。
【００４９】
材料スタック５０は、分離領域２７のためのトレンチ開口部を画定するのに用いられる。図１９は、トレンチ開口部２９が図１８に示された構造体に形成された後に形成された構造体を示す。トレンチ開口部２９は、リソグラフィ及びエッチングによって形成される。
【００５０】
トレンチ開口部２９を定めた後に、トレンチ開口部２９は、酸化物といったトレンチ誘電体で埋められ、第１半導体層１６及び再成長半導体材料２６と平坦化される。図２０は、トレンチを埋め、平坦化した後に形成された構造体を示す。図２０に示された構造体は、３つのデバイス領域を含み、そのうち２つは、第１半導体デバイス３０が形成されることになる第１デバイス領域２２と呼ばれ、３つめは、第２半導体デバイス３２が形成されることになる第２デバイス領域２４と呼ばれる。
【００５１】
図２１は、第１半導体デバイス３０が第１半導体層１６の一部の上に形成され、第２半導体デバイス３２が再成長半導体材料２６の上に形成された後に形成された一体型構造体を示す。各デバイス領域には１つのみの半導体デバイスの存在が示されているが、本発明は、特定のデバイス領域に複数の各種のデバイスを形成することを考慮に入れている。本発明によれば、第１半導体デバイスはＰＦＥＴ（又はＮＦＥＴ）とすることができ、一方、第２半導体デバイスはＮＦＥＴ（又はＰＦＥＴ）とすることができる。ＰＦＥＴ及びＮＦＥＴは、当業者には周知の標準ＣＭＯＳ処理ステップを用いて形成される。各ＦＥＴは、ゲート誘電体、ゲート導体、ゲート導体の上に配置された随意的なハードマスク、少なくともゲート導体の側壁上に配置されたスペーサ、及びソース／ドレイン拡散領域を含む。ＰＦＥＴは、（１１０）又は（１１１）配向を有する表面上に形成され、一方、ＮＦＥＴは、（１００）又は（１１１）配向を有する表面上に形成されることに留意されたい。図２１に示された構造体においては、ＮＦＥＴはＳＯＩ型のデバイスであり、一方、ＰＦＥＴはバルク型の半導体デバイスである。第３の半導体層が第２の半導体層１２の下に存在する場合には、３つの全てのデバイスはＳＯＩ型のデバイスとなる。
【００５２】
図２２−図２８は、（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む高性能半導体デバイスを形成するのに用いられる別の処理ステップを説明するものである。別の方法は、図２２に示された結合された基板を形成することで始まる。結合された基板１０は、少なくとも表面誘電体層１８と、第１半導体層１６と、絶縁層１４と、第２半導体層１２とを含む。第３の随意的な半導体層は、第２半導体層の下に配置することができる。
【００５３】
次に、窒化物マスク２０が、結合された基板１０の上に形成されて、図２３に示された構造体を与える。窒化物マスク２０を結合された基板１０の上に形成した後に、組み合わされたエッチングマスクとして窒化物マスク２０と表面誘電体１８を用いて分離領域２７が形成される。分離領域２７は、窒化物マスク２０の表面にフォトレジストを適用し、フォトレジストをパターン形成し、パターンをフォトレジストから窒化物マスク２０に、次いで表面誘電体層１８に転写して、第１半導体層１６を露出することによって形成される。次いで、露出された第１半導体層１６をエッチングして、絶縁層１４の上面で止める。エッチング・ステップによって形成されたトレンチは、トレンチ誘電体によって埋められ、窒化物マスク２０の上面と平坦化される。図２４は、トレンチを埋め、平坦化した後の構造体を示す。特に、分離領域２７は図２４に示されている。
【００５４】
分離領域間の材料が除去されて、図２５に示された構造体が与えられる。特に、分離領域間の材料は、第１半導体デバイスが形成されることになる構造体の部分を保護するためにブロックマスクを形成し、窒化物マスク２０の保護されない部分、表面誘電体層１８、及び第１半導体層１６をエッチングして絶縁層１４で止めることによって除去される。
【００５５】
絶縁層１４の露出された部分は、酸化物といった絶縁体材料を選択的に除去するエッチング・プロセスを用いて除去されて、例えば図２６に示された構造体を与える。このエッチング・ステップはまた、分離領域２７の高さを減少させることに留意されたい。このエッチング・ステップは、第２半導体層１２の上面の上で止まる。次いで、残りの窒化物マスク２０が構造体から剥離され、半導体材料２６が第２半導体材料１２の露出された表面上で再成長させられて、例えば図２７に示された構造体を与える。この特定の実施形態においては、再成長半導体材料２６は、歪みＳｉ３１の上層を含む。
【００５６】
酸化物は、図２７に示された構造体から剥離され、歪みＳｉ３１が第１半導体層１６の露出部分上に形成される。歪みＳｉ層を形成した後に、ＣＭＯＳデバイス３０及び３２は、高性能デバイスを与えるそれぞれの結晶配向の上に形成される。歪みＳｉ層の上に形成されたＮＦＥＴ及びＰＦＥＴを含む結果として得られる構造体は、例えば図２８に示されている。
【００５７】
本発明は、特に本発明の好ましい実施形態を参照して示され、説明されたが、形態及び細部における上記の及び他の変化は、本発明の精神及び範囲から逸脱することなしになされることを理解されたい。したがって、本発明は、説明され図示された正確な形態及び細部に限定されないが、添付の請求項の範囲内に包含されることを意図されている。
【図面の簡単な説明】
【００５８】
【図１】Ｓｉ基板についてのＶｇｓ＝１Ｖにおけるμｅｆｆ対結晶配向のプロットである。
【図２】結合された基板の異なる結晶配向の平面上に一体型ＣＭＯＳデバイスを形成する際に本発明において用いられる基本加工ステップを示す図（断面図）である。
【図３】結合された基板の異なる結晶配向の平面上に一体型ＣＭＯＳデバイスを形成する際に本発明において用いられる基本加工ステップを示す図（断面図）である。
【図４】結合された基板の異なる結晶配向の平面上に一体型ＣＭＯＳデバイスを形成する際に本発明において用いられる基本加工ステップを示す図（断面図）である。
【図５】結合された基板の異なる結晶配向の平面上に一体型ＣＭＯＳデバイスを形成する際に本発明において用いられる基本加工ステップを示す図（断面図）である。
【図６】結合された基板の異なる結晶配向の平面上に一体型ＣＭＯＳデバイスを形成する際に本発明において用いられる基本加工ステップを示す図（断面図）である。
【図７】結合された基板の異なる結晶配向の平面上に一体型ＣＭＯＳデバイスを形成する際に本発明において用いられる基本加工ステップを示す図（断面図）である。
【図８】互いに結合することができ、図２−図６で説明された方法において用いられる種々のウェハの図である。
【図９】互いに結合することができ、図２−図６で説明された方法において用いられる種々のウェハの図である。
【図１０】互いに結合することができ、図２−図６で説明された方法において用いられる種々のウェハの図である。
【図１１】互いに結合することができ、図２−図６で説明された方法において用いられる種々のウェハの図である。
【図１２】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる基本加工ステップを示す絵画図（断面図）である。
【図１３】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる基本加工ステップを示す絵画図（断面図）である。
【図１４】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる基本加工ステップを示す絵画図（断面図）である。
【図１５】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる基本加工ステップを示す絵画図（断面図）である。
【図１６】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる基本加工ステップを示す絵画図（断面図）である。
【図１７】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる基本加工ステップを示す絵画図（断面図）である。
【図１８】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる基本加工ステップを示す絵画図（断面図）である。
【図１９】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる基本加工ステップを示す絵画図（断面図）である。
【図２０】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる基本加工ステップを示す絵画図（断面図）である。
【図２１】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる基本加工ステップを示す絵画図（断面図）である。
【図２２】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる別の基本加工ステップを示す絵画図（断面図）である。
【図２３】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる別の基本加工ステップを示す絵画図（断面図）である。
【図２４】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる別の基本加工ステップを示す絵画図（断面図）である。
【図２５】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる別の基本加工ステップを示す絵画図（断面図）である。
【図２６】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる別の基本加工ステップを示す絵画図（断面図）である。
【図２７】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる別の基本加工ステップを示す絵画図（断面図）である。
【図２８】（１００）結晶表面上に形成された２つのＮＦＥＴと、（１１０）結晶表面上に形成され、ＮＦＥＴ間に配置されたＰＦＥＴとを含む、高性能半導体デバイスを形成する際に用いられる別の基本加工ステップを示す絵画図（断面図）である。
【図１】
2006527915.tif 000003
【図２】
2006527915.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2006527915.tif 000027
【図２６】
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【図２７】
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【図２８】
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【手続補正書】
【提出日】平成17年4月25日(2005.4.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ハイブリッド結晶配向基板上にＣＭＯＳデバイスを形成する方法であって、
第１の結晶配向の少なくとも第１の半導体層と第２の結晶配向の第２の半導体層とを含み、前記第１の結晶配向が前記第２の結晶配向とは異なり、前記第１の半導体層が前記第２の半導体層上におかれている、結合された基板を用意するステップと、
前記結合された基板の一部が保護されて第１の領域が定められ、前記結合された基板の別の部分が保護されないまま残され、前記結合された基板の前記保護されない部分が第２の領域を定めるようにするステップと、
前記結合された基板の前記保護されない部分をエッチングして、第２の半導体層の表面を露出するステップと、
前記第２の半導体層の露出された表面上に、前記第２の結晶配向と同じ結晶配向を有する半導体材料を再成長させるステップと、
前記半導体材料を含む前記結合された基板を平坦化して、前記第１の半導体層の上面が前記半導体材料の上面と実質的に平坦になるようにし、異なる結晶配向の少なくとも２つの平坦な領域を有するハイブリッド基板を与えるステップと、
前記第１の領域に少なくとも１つの第１半導体デバイスを形成し、前記第２の領域の前記半導体材料上に少なくとも１つの第２半導体デバイスを形成するステップと、
を含む方法。
【請求項２】
前記結合された基板がさらに、前記第１の半導体の材料上に配置された表面誘電体層を含む、請求項１に記載の方法。
【請求項３】
前記結合された基板が、２つのシリコン・オン・インシュレータ（ＳＯＩ）ウェハ、ＳＯＩウェハとバルク半導体ウェハ、２つのバルク半導体ウェハ、又はＳＯＩウェハと加熱後に間隙を形成するイオン打ち込み領域を含むバルク半導体ウェハとから形成される、請求項１に記載の方法。
【請求項４】
前記結合された基板が、２つのウェハを互いに緊密に接触させ、接触させられたウェハを不活性雰囲気中で加熱することによって形成される、請求項１に記載の方法。
【請求項５】
前記加熱は、約２００℃から約１０５０℃の温度で約２から約２０時間にわたって行われる、請求項４に記載の方法。
【請求項６】
前記保護は、パターン形成されたマスクの使用を含む、請求項１に記載の方法。
【請求項７】
前記パターン形成されたマスクは、パターン形成されたフォトレジスト、パターン形成された窒化物又はパターン形成された酸窒化物である、請求項６に記載の方法。
【請求項８】
前記半導体材料は、選択的エピタキシャル成長法を用いて形成される、請求項１に記載の方法。
【請求項９】
前記半導体材料は、Ｓｉ、歪みＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、及びこれらの組み合わせから選択されたＳｉ含有半導体である、請求項１に記載の方法。
【請求項１０】
前記平坦化は、化学的機械的研磨又は研削からなる、請求項１に記載の方法。
【請求項１１】
前記エッチングして露出するステップと前記再成長させるステップとの間で、露出された側壁上にライナ又はスペーサが形成される、請求項１に記載の方法。
【請求項１２】
エッチングの後で、しかし少なくとも１つの半導体デバイスを形成する前に、分離領域を形成するステップをさらに含む、請求項１に記載の方法。
【請求項１３】
前記半導体デバイスがＮＦＥＴ又はＰＦＥＴである、請求項１に記載の方法。
【請求項１４】
前記第１の半導体層が（１１０）結晶配向を有し、前記第２の半導体層及び前記半導体材料の両方が（１００）結晶配向を有する、請求項１に記載の方法。
【請求項１５】
前記第１半導体デバイスがＰＦＥＴであり、前記第２半導体デバイスがＮＦＥＴである、請求項１４に記載の方法。
【請求項１６】
前記半導体デバイスが、歪みＳｉ層上に形成される、請求項１に記載の方法。
【請求項１７】
前記半導体材料が、緩和ＳｉＧｅ合金層の上に配置された歪みＳｉ層を含む、請求項１に記載の方法。
【請求項１８】
一体型半導体構造であって、
第１の結晶配向を有する第１領域と第２の結晶配向を有する第２領域とを含む基板であって、前記第１の結晶配向が前記第２の結晶配向とは異なり、前記第１及び第２領域が互いに実質的に平坦な表面を有する、基板と、
前記第１領域に配置された少なくとも１つの第１半導体デバイス及び前記第２領域に配置された少なくとも１つの第２半導体デバイスと、
を含む一体型半導体構造。
【請求項１９】
前記第１の結晶配向が（１１０）であり、前記第２の結晶配向が（１００）である、請求項１８に記載の一体型半導体構造。
【請求項２０】
前記少なくとも１つの第１半導体デバイスがＰＦＥＴであり、前記少なくとも１つの第２半導体デバイスがＮＦＥＴである、請求項１９に記載の一体型半導体構造。
【請求項２１】
前記第１領域又は前記第２領域の１つが再成長半導体材料を含む、請求項１８に記載の一体型半導体構造。
【請求項２２】
前記再成長半導体材料は、Ｓｉ、歪みＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、及びこれらの組み合わせからなる群から選択されたＳｉ含有半導体である、請求項２１に記載の一体型半導体構造。
【請求項２３】
前記第１及び第２半導体領域の両方が歪みＳｉを含む、請求項１８に記載の一体型半導体構造。
【請求項２４】
前記再成長半導体材料が、緩和ＳｉＧｅ合金又はＳｉＣ合金の上に配置された歪みＳｉ層を含む、請求項２２に記載の一体型半導体構造。
【請求項２５】
前記第１及び第２領域を互いに分離する分離領域をさらに含む、請求項１８に記載の一体型半導体構造。
【請求項２６】
少なくとも２つのタイプのデバイスを含む一体型半導体構造であって、少なくとも一方のデバイスが該デバイスに最適な第１の結晶表面上に配置され、他方のデバイスが該他方のデバイスに最適な、前記第１の結晶表面とは異なる第２の結晶表面上に配置され、前記第１の結晶表面と前記第２の結晶表面が互いに実質的に平坦である一体型半導体構造。
【国際調査報告】
2006527915.tif 000031
2006527915.tif 000032
2006527915.tif 000033