(57)【要約】ＮＲＯＭセルを有する本半導体メモリの場合には、いずれの場合にも、メモリトランジスタ（Ｔ）のチャネル領域は関連するワード線（２）と直交し、ビット線は、ワード線の上面においてワード線と電気的に絶縁されるように配置されており、導電的な交差接続（２１）が存在し、交差接続（２１）は、ワード線の間の空間の区分において、ワード線と電気的に絶縁されるように配置されており、いずれの場合にもシーケンスの１つおきにビット線に接続されている。
2006510194.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向（ｙ）に実質的に連続的に配置された複数のシャロートレンチアイソレーションを含む第１の極性を有する基板と、
該第１の方向と直交する第２の方向（ｘ）に沿って配置された複数の導電的なワード線であって、該複数のワード線は捕獲誘電体により少なくとも一部が該基板と絶縁されており、第２の極性を有する不純物が隣接したワード線の間の該基板の領域に注入されることにより、該トレンチアイソレーションにより境界が定められた複数のソース／ドレイン領域が該第２の方向（ｘ）に生成されており、該ソース／ドレイン領域は、該第１の方向（ｙ）に沿って交互に奇数番号付けされた列と偶数番号付けされた列とに配置されており、かつ、該第２の方向（ｘ）に沿って交互に奇数番号付けされた行と偶数番号付けされた行とに配置されている、ワード線と、
該ソース／ドレイン領域の対に電気的に接続している、実質的に該トレンチアイソレーション領域の上方の複数の導電的なジャンパ接続であって、偶数番号付けされた行のソース／ドレイン領域の各対が偶数番号付けされた列のソース／ドレイン領域と次の奇数番号付けされた列の隣接したソース／ドレイン領域とに接続しており、奇数番号付けされた行のソース／ドレイン領域の各対が奇数番号付けされた列のソース／ドレイン領域と次の偶数番号付けされた列の隣接したソース／ドレイン領域とに接続している、ジャンパ接続と、
該ジャンパ接続の上方において該第一の方向（ｙ）に沿って配置された複数の導電的なビット線であって、該ビット線の各々が偶数番号付されたまたは奇数番号付けされた行の複数のジャンパ接続に接続している、ビット線と
を備える、メモリアレイアーキテクチャ。
【請求項２】
前記ソース／ドレイン領域（１９）が前記ワード線（２）に隣接してラテラルに配置されている、請求項１に記載のメモリアレイアーキテクチャ。
【請求項３】
前記ワード線（２）にラテラルスペーサ（３）が提供されており、
前記導電的なジャンパ接続（２１）が該スペーサ（３）に隣接して配置され、該スペーサ（３）により該ワード線（２）と電気的に絶縁されており、
誘電体充填物（２２）が該導電的なジャンパ接続（２１）の間に提供されており、誘電体材料の層（２４）が該ワード線（２）および該導電的なジャンパ接続（２１）の上方に提供されており、
前記ビット線（４）が誘電体材料の該層（２４）の内部に配置されており、
ビット線コンタクト（５）が、導電的なジャンパ接続（２１）の上に配置されており、誘電体材料の該層（２４）に提供されたコンタクトホールを充填することにより、該ビット線（４）に接続されている、請求項１または２に記載のメモリアレイアーキテクチャ。
【請求項４】
前記ワード線が前記捕獲誘電体層により前記基板と実質的に完全に分離されている、請求項１〜３のいずれか１項に記載のメモリアレイアーキテクチャ。
【請求項５】
前記メモリアレイが仮想グランドアレイとして動作されるように適合された、請求項１〜４のいずれか１項に記載のメモリアレイアーキテクチャ。
【請求項６】
前記ビット線が金属ビット線である、請求項１〜５のいずれか１項に記載のメモリアレイアーキテクチャ。
【請求項７】
前記メモリアレイがＮＲＯＭメモリアレイである、請求項１〜６のいずれか１項に記載のメモリアレイアーキテクチャ。
【請求項８】
前記捕獲誘電体が２つの境界層の間の記憶層から成る、請求項１〜７のいずれか１項に記載のメモリアレイアーキテクチャ。
【請求項９】
前記記憶層が窒化物層であり、前記境界層が酸化物層である、請求項１〜８のいずれか１項に記載のメモリアレイアーキテクチャ。
【請求項１０】
前記メモリアレイがフローティングゲートメモリアレイである、請求項６に記載のメモリアレイアーキテクチャ。
【請求項１１】
前記導電的なジャンパ接続が多結晶シリコン以外の導電的な材料から成る、請求項１〜１０のいずれか１項に記載のメモリアレイアーキテクチャ。
【請求項１２】
半導体メモリを製造する方法であって、
半導体ボディまたは基板の上面において、メモリトランジスタのチャネル領域を形成するに十分なドーパントの濃度の提供と、互いに距離をおいて平行に配置されたストリップ型のＳＴＩアイソレーション（１）の製造とを任意の順序で行なう、第１の工程と、
第１の境界層（１０）を含む誘電性の記憶層シーケンスと、記憶層（１１）と、第２の境界層（１２）とが提供される、第２の工程と、
導電的な材料が、提供され、該上面の上の電気的なアイソレーションとともにパターニングされることにより、該ＳＴＩアイソレーション（１）と直交しており互いに距離をおいて平行なワード線（２）を形成する、第３の工程と、
該ワード線（２）がラテラル方向に電気的に絶縁され、該ＳＴＩアイソレーション（１）と該ワード線（２）との間にドーパントを導入することによりソース／ドレイン領域（１９）が製造される、第４の工程と、
導電的な材料と誘電的な材料とが、該ワード線（２）の間に導入され、それぞれのワード線（２）に沿った該ソース／ドレイン領域（１９）の連続番号に従って、ＳＴＩアイソレーション（１）の異なる側に配置されていない該ソース／ドレイン領域（１９）が各々同一の数を取得する場合には、
ａ）いずれの場合にも、該ワード線（２）の１つの側において、偶数番号付けされたソース／ドレイン領域が該番号付けにおける次の奇数番号付けされたソース／ドレイン領域に導電的に接続されるように、および
ｂ）いずれの場合にも、該ワード線（２）のもう一方の側において、奇数番号付けされたソース／ドレイン領域が該番号付けにおける次の偶数番号付けされたソース／ドレイン領域に導電的に接続されるように、パターニングされる、第５の工程と、
導電的な材料が、互いに距離をおいて平行に配置され、該ワード線（２）に直交するビット線（４）の形成を目的としてストリップ型に提供され、いずれの場合にも該ワード線の間の空間１つおきに該ビット線に沿って連続して存在している該導電的な材料の部分と導電的に接続されるように、該第５の工程において導入された導電的な材料とそれぞれのビット線（４）をコンタクト接続させる、第６の工程と
を包含する、方法。
【請求項１３】
前記第４の工程が、前記ワード線（２）の側壁においてスペーサ（１８）を形成し、前記ソース／ドレイン領域を形成する注入をマスクするために該スペーサ（１８）を用いることにより、行われる、請求項１２に記載の方法。
【請求項１４】
前記第５の工程において、前記ワード線（２）の間の前記空間に導入された前記導電的な材料が、前記スペーサ（１８）の上方に延びないように構成される、請求項１２または１３に記載の方法。
【請求項１５】
前記第２の工程において、酸化物層が前記第１の境界層（１０）として製造され、窒化物層が前記記憶層（１１）として製造され、酸化物層が前記第２の境界層（１２）として製造される、請求項１２〜１４のいずれか１項に記載の方法。
【請求項１６】
第７の工程において、前記ビット線（２）の間の平坦化された上面において、前記ワード線（２）の前記導電的な材料を露出させるコンタクトホールが製造され、さらなる導電的な材料を用いて、ワード線ストラップ（６）が、コンタクトホール充填物（２３）を介して関連するワード線と導電的に接続されており前記ビット線（４）と電気的に絶縁されたインターコネクトとして、製造される、請求項１２〜１５のいずれか１項に記載の方法。
【請求項１７】
前記第６の工程が、誘電体材料からなる層（２４）が提供され、後にコンタクト接続される前記材料の上方のコンタクトホールと、提供された前記ビット線の前記領域における前記トレンチとが提供されることにより行われる、請求項１２〜１６のいずれか１項に記載の方法。
【請求項１８】
前記ワード線（２）の側壁に配置された、酸化物からなるスペーサ（１８、１８ａ）が該ワード線（２）に提供され、
該スペーサ（１８、１８ａ）が窒化物ライナ（２６）に覆われており、
該ワード線の上方においてラテラル方向に突き出る窒化物層が、いずれの場合にも、該ワード線（２）および関連した該スペーサ（１８、１８ａ）の上方に提供され、
前記第５の工程が、
該ワード線（２）の間に存在する空間に、誘電体充填物（２７）が提供され、平坦化され、
導電的な材料のために提供された前記領域に開口部を有するマスクであって、該充填材料（２７）が領域において前記窒化物層と該窒化物ライナ（２６）とに対して選択的に除去され、該導電的な材料が上記のように製造された開口部に導入される、マスクを用いることにより行われる、請求項１２〜１７のいずれか１項に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
チャネルホットエレクトロン（ＣＨＥ）によりプログラム可能で、ホットホールにより消去可能な、メモリトランジスタを有する電荷捕獲メモリセルを備えたメモリセルアレイであって、例えば、特に、平面状のＭＯＳトランジスタと、ゲート誘電体としての酸化物−窒化物−酸化物記憶層のシーケンスとを有している、平面状のＳＯＮＯＳメモリセルまたはＮＲＯＭメモリセル（米国特許番号第５，７６８，１９２号、米国特許番号第６，０１１，７２５号、ＷＯ９９／６０６３１）を備えたメモリセルアレイは、プログラミングおよび消去に４Ｖ〜５Ｖの電圧を必要とするが、これは、不利な点と見なされ得る。その上、そのメモリセルは、メモリセルが一平面に互いに横に配置されるのではなく、半導体ボディの上面においてエッチングされるトレンチの壁に配置される場合にのみ大規模に小型化することができる。
【０００２】
上記のような複数のトレンチは互いに距離を置いて平行であり、従って、半導体ボディの表面において一種の櫛形の構造を形成している。メモリトランジスタのチャネルはトレンチの壁において垂直に配置されている。ソース領域とドレイン領域は、トレンチに隣接するように半導体ボディの上面に、かつ、トレンチの底部に配置されている。ソース／ドレイン領域はビット線に接続されている。メモリトランジスタのゲート電極は、トレンチに配置されており、メモリセルアレイの上面の上のビット線に直交して配置されているワード線に接続されている。
【０００３】
ゲート誘電体は、通例酸化物−窒化物−酸化物層のシーケンスが用いられる記憶層シーケンスにより、トレンチの壁に形成される。この場合において、窒化物層は実際の記憶層として提供され、セルのプログラミングの間において、その記憶層において、電子が、酸化物からなる境界層の間に捕獲（トラッピング）される。
【０００４】
ＮＲＯＭセルを含む仮想グランドアレイは、通例、ソース／ドレイン領域の上方かつ埋込みビット線と交差するワード線と接続されている。従って、トランジスタの電流はワード線に平行に流れる。
【０００５】
これにより、以下に挙げる種々の困難が生じる。ソース／ドレインドーピングのより正確な設定（ＬＤＤ、ポケット注入）によるメモリトランジスタの最適化ができない。ワード線の断面積が小さく、それにより、その小さな断面積の結果生じた低い電気伝導度のために記憶内容への高速のアクセスができない。隣接したチャネル領域間の分離が、好適にはチャネルストップ注入によりなされるために、チャネル領域へのドーパントの拡散により、深刻な狭幅効果（ｎａｒｒｏｗ  ｗｉｄｔｈ  ｅｆｆｅｃｔ）とともに、チャネルにおける不均一な電流分布が生じ得る。
【０００６】
米国特許番号第６，４６９，９３５  Ｂ２号には、アレイアーキテクチャ不揮発性メモリとその動作方法が記載されている。このアレイにおいて、長方形内の４つのメモリセルの第１のクラスタにともに接続し、セルトランジスタのソース／ドレイン領域を備えた複数の第１の接続領域と、長方形内の４つのメモリセルの第２のクラスタにともに接続し、セルトランジスタのソース／ドレイン領域を備えた複数の第２の接続領域とがあり、第１および第２のクラスタの各対が１つのセルを共通に含む。この動作方法では、ワード線に平行な制御層に接続され、ワード線に隣接する両面に配置された制御ゲートを用いる。
【０００７】
米国特許番号第５，６７９，５９１号には、上面にビット線を有する非接触の半導体メモリを製造する方法が記載されており、そこでは、いずれの場合も、ビット線ストリップは、ワード線スタックの間に配置されており、ワード線に沿って連続的なメモリセルトランジスタのソース／ドレイン領域に相互接続している。チャネル領域は、ワード線に直行する向きであり、トレンチアイソレーションにより互いに分離されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、仮想グランドアーキテクチャにおける電荷捕獲メモリセルを有する、改良された半導体メモリを特定することである。
【課題を解決するための手段】
【０００９】
この課題は、請求項１に記載の特徴を有する半導体メモリ、および、請求項１２に記載の特徴を有するメモリを製造する方法により、解決される。改良形態は従属請求項から生じる。
【００１０】
電荷捕獲メモリセル、特にＳＯＮＯＳセルまたはＮＲＯＭセルを有する半導体メモリの場合、いずれの場合も、チャネル領域は関連したワード線と直交し、ビット線はワード線の上面に、電気的に絶縁して配置され、導電的な交差接続（ｃｒｏｓｓ−ｃｏｎｎｅｃｔｉｏｎ）が存在し、交差接続は、ワード線の間の空間の部分において導電的なジャンパ接続として、その部分と電気的に絶縁的に配置され、特有の態様でビット線と接続されている。
【００１１】
各ワード線に沿ったメモリトランジスタの続き番号付けに従って、いずれの場合にも、ワード線の片側において、その交差接続は、偶数の番号が付けられたメモリトランジスタのソース／ドレイン領域をその番号付けにおける次の番号の奇数の番号が付けられたメモリトランジスタのソース／ドレイン領域に導電的に接続し、ワード線のもう一方の側において、その交差接続は、奇数の番号が付けられたメモリトランジスタのソース／ドレイン領域をその番号付けにおける次の番号の偶数の番号が付けられたメモリトランジスタのソース／ドレイン領域に導電的に接続する。そのワード線は、ビット線間において、バルクの電気抵抗を低減するワード線ストラップにコンタクト接続され得る。
【００１２】
以下に、添付の図１〜図１４を参照しながら、半導体メモリの例と、加工方法の例とについてより詳細に記載する。
【発明を実施するための最良の形態】
【００１３】
図１は、ＳＴＩアイソレーション１と、ラテラルスペーサ３を有するワード線２と、互いに導電的に接続される領域との位置を示す模式図の平面図を示す。ＳＴＩアイソレーション（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）はアイソレーショントレンチであり、そのアイソレーショントレンチは、互いに距離を置いて平行に配置されており、いずれの場合にも、各ワード線２の下方においてそのアイソレーショントレンチと平行なトランジスタのチャネル領域が間に存在する。トランジスタのソース／ドレイン領域は、いずれの場合も、ワード線とラテラルに隣接するように存在する。そのソース／ドレイン領域は、いずれの場合も、図１における斜線により識別される領域において、互いに導電的に接続され、関連するアイソレーショントレンチの短い部分は、いずれの場合もブリッジされている。
【００１４】
図２は、ワード線の上方に提供されたビット線４を含む配置の平面図を示す。図１において斜線で示される、以下では交差接続として示される領域は、いずれの場合も、図２の同一の小文字により示される。その交差接続はビット線４によりコンタクト接続される。ビット線コンタクト５は、図２において隠れた輪郭として破線により示されており、×印により識別される。その上、ビット線コンタクト５は、いずれの場合も、関連する交差接続の小文字と一致する大文字により示される。図２から分かるように、ビット線４は、いずれの場合も、ビット線の方向に連続的に、かつ、ビット線２の間の空間の１つ置きに配置されている交差接続において、いずれの場合も電気的にコンタクト接続される。
【００１５】
図３は、図２に、ワード線２の上面の上にコンタクト接続され、かつ、ビット線４の上方に配置されているワード線ストラップ６を加えたものによる平面図を示す。ワード線ストラップ６は、ワード線のバルクの電気抵抗をさらに低減する役目を果たす。ビット線４は、ワード線２およびワード線ストラップ６と電気的に絶縁されている。
【００１６】
好適な製造方法とさらなる図面を参照して、半導体メモリのこの例示的な実施形態におけるより詳細な構造について説明する。図４は、製造されるワード線に平行な断面における、半導体メモリの中間生成物の詳細を示す。パッド酸化物７およびパッド窒化物８とを含む通例の層は、半導体ボディまたは基板の上面に製造される。半導体材料のドーパントの濃度は、メモリトランジスタのチャネル領域を形成するに十分であり、これを目的として、トランジスタの製造において周知のように、ドープされたウェルを形成することができる。トランジスタのチャネル領域に提供されるドープされたウェル９は、図４の破線により示されるウェル界面により示される。
【００１７】
アイソレーショントレンチは、半導体ボディまたは基板の上面に、ＳＴＩアイソレーション１として製造される。ＳＴＩアイソレーション１は、複数のアイソレーショントレンチにより構成されており、そのアイソレーショントレンチは、互いに距離を置いて平行に配置され、好ましくは、半導体材料の酸化物により充填されている。しかし、そのアイソレーショントレンチには別の誘電体があり得る。
【００１８】
図５は、本製造方法のさらなる工程の後の図４に従う断面を示す。記憶層シーケンスが半導体ボディまたは基板の上面に提供され、その記憶層シーケンスは、ゲート誘電体としても提供され、第１の境界層１０と、記憶層１１と、第２の境界層１２とを含む。境界層１０、１２は、特に酸化物であり得、記憶層１１は窒化物であり得る。上記の酸化物−窒化物−酸化物層のシーケンスの代わりに、電荷捕獲メモリセルに適した別の記憶層シーケンスが提供され得る。まず、それらの層は全領域にわたって提供され、外周の領域における別のゲート誘電体により、全てまたは一部が置換され得る。
【００１９】
次には、好適には多結晶シリコンである第１のワード線層１３が続く。第２のワード線層１４またはワード線層のシーケンスが提供され得、そのシーケンスは例えば、Ｗ／ＷＮまたはＷＳｉであり、第１のワード線層１３の伝導度を改善する。さらに、電気的に絶縁的な材料からなるハードマスク層１５が続く。ハードマスクはストリップ型にパターニングされ、それにより、互いに距離を置いて平行なワード線ウェブ（ワード線スタック）をパターニングすることができる。
【００２０】
そのことは、図６において見て取ることができる。図６は、ワード線ウェブ２０に直交する断面における、関連した中間生成物の構造を示す。この例において、ワード線ウェブ２０は、記憶層１１と、第２の境界層１２と、第１のワード線層１３（例えばＷＳｉ）と、ハードマスク１５とを含む。ワード線間において、図６に示されるように、実際の記憶層１１が除去され得る。もしくは、第２の境界層１２と記憶層１１とが依然として存在し得る。ここで、関連した最適化を含めて、ソース／ドレイン領域への注入を導入することができる。第２のワード線層１４がＷＳｉの場合には、酸化物層が、好ましくはワード線のサイドに形成され、その酸化物層は典型的には約３ｎｍの厚みを有し得る。
【００２１】
次のリソグラフィ工程において、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）注入とポケット注入とが、周知の方法で行われ得る。図６において破線で示されるドープされた領域１６が製造され、領域１６の濃度は、はじめは、最終のソース／ドレイン領域に想定されるドーパント濃度よりも低い。ドープされた領域１６の間に、いずれの場合も、トランジスタのためのチャネル領域１７が存在する。
【００２２】
図７の断面に従って、スペーサ１８が次いでワード線ウェブ２０の側壁に製造され、ワード線ウェブ２０（この例においては、第１のワード線層１３と第２のワード線層１４）の導電的な材料がそのスペーサによりラテラル方向に電気的に絶縁される。そのスペーサは、スペーサのために提供された材料のコンフォーマルな堆積により、通例のように、製造され、次いで、異方的にエッチバックされる。スペーサ１８は、ソース／ドレイン領域１９を形成するさらなる注入をマスクするために用いられる。スペーサ１８は、既に、図１〜図３に示されるスペーサ３と一致し得るが、要求に応じて、注入の前または後にさらなるスペーサを製造することができる。注入物がアニールされる。
【００２３】
次の工程において、交差接続が製造される。図８より分かるように、交差接続２１と、いずれの場合も間に挟まれて導入される誘電体充填物２２が、ワード線の間の空間に配置される。交差接続は、いずれの場合も、ワード線ウェブ２０の間の関連する空間において、ソース／ドレイン領域を次のソース／ドレイン領域に常に接続するように意図されるが、交差接続は互いに電気的に絶縁される必要があるために、区分けされて形成される必要があり、誘電体材料により互いに絶縁される必要がある。
【００２４】
この目的のために、まず、いずれかの空間が誘電体材料で充填され、次いで、その誘電体材料は、交差接続に当てられた領域において除去される。次いで、交差接続のために提供された導電的な材料がその領域に導入される。または、その代わりに、まず、ワード線ウェブの間の空間が、交差接続のために提供された導電的な材料により完全に充填され、次いで、いずれの場合にも、その材料が、交差接続のために提供された区分の間隔で除去され、誘電体材料に置換される。
【００２５】
第１の改良形態に対する適切な誘電体材料は、好ましくは、幅の広いスペーサのために用いられる（例えば、駆動周辺部（ｄｒｉｖｉｎｇ  ｐｅｒｉｐｈｅｒｙ）の高電圧のトランジスタに用いられる）誘電体である。それは、例えば、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）として製造された酸化物であり得る。ここで、スペーサ１８が例えば窒化物または、充填された酸化物を選択的に除去することができる別の材料である場合には、有利である。次いで、充填された誘電体層が、交差接続に提供された領域において除去され、それにより、誘電体充填層２２のみが残る。第１の境界層１０の材料も、上記のように製造された開口部において除去され、それにより、ソース／ドレイン領域１９のドープされた半導体材料はその場所で露出する。導電的な材料は好ましくは多結晶シリコンであるが、次いで、その開口部に導入され得、その材料により、ソース／ドレイン領域１９は上面にコンタクト接続される。上面が平坦化される。
【００２６】
第２の改良形態の場合には、まず、第１の境界層１０の材料が除去され、それにより、この例示的な実施形態においても、交差接続の材料とソース／ドレイン領域１９の上面との電気的なコンタクトを製造することができる。次いで、ワード線ウェブ２０の間の空間が、その交差接続に提供された材料（例えば、多結晶シリコン）により完全に充填される。上面が平坦化される。導入された材料は、リソグラフィにより、想定される間隔で除去され、それにより、交差接続に提供された区分の各々が互いに分離される。次いで、誘電体充填物２２が間に導入され得、その後、上面が再度平坦化される。
【００２７】
図９は、上記のようにして得られた構造の平面図を示す。この平面図の向きは、図１〜３の向きと一致する。図において左右に延びている３つのワード線ＷＬｉ−１とＷＬｉとＷＬｉ＋１とが示されている。破線により示されているチャネル領域とともに、メモリトランジスタＴが図示されている。ＳＴＩアイソレーション１の充填されたトレンチは、いずれの場合にも、そのチャンネル領域の間に配置される。再度、交差接続２１が斜線により図示される。誘電体充填物２２は、いずれの場合にも、同一のワード線の空間における交差接続２１の導電的な材料の区分を互いに分離する。
【００２８】
図１０は、次いで製造されたビット線４の配置を明確にさせるための、図９の平面図を簡易化した模式図を示す。そのビット線は、互いに距離を置いて平行に、かつ、ワード線に対して直交に、かつ、メモリトランジスタに占有された領域の間に配置されている。従って、そのビット線は、ＳＴＩアイソレーション１のトレンチのほぼ上方に延びている。方向を目的として、ワード線２の番号付けは、図９に照らして、図１０に同様に示されている。図１０は、ビット線コンタクト５の位置を示しており、ワード線２と電気的に絶縁されたビット線４は各々、ビット線コンタクト５により、関連する交差接続２１に導電的に接続される。
【００２９】
図１１は、ビット線４の製造の後における、ワード線に直交する断面を示す。「デュアルダマシン法」として周知である方法が、ここで図示されたこの例示的な実施形態において用いられる。この場合において、誘電体材料からなる層２４が提供され、後にビット線が想定される領域においてトレンチが提供され、後にビット線コンタクト５が製造される位置において、コンタクト接続される材料の上方にコンタクトホールが提供される。そのコンタクトホールは、トレンチと共に、ビット線に提供された材料により充填され、それにより、図１１の断面に示される構造が生成される。
【００３０】
断面積がこのメモリよりも狭い従来のワード線よりも、この半導体メモリのワード線の電気伝導度は高い。それにもかかわらず、本発明による半導体メモリにおいては、ワード線ストラップとして追加の相互接続を提供することがとりわけシンプルであるために、そのワード線の伝導度はさらに改善することができる。それは、チャネル領域の長手方向がワード線に直交するために、幅の広いワード線２が形成されるためである。従って、ワード線の上面は、ビット線間においてコンタクト接続され得、それにより、ビット線の上方において、ビット線と電気的に絶縁されて、ワード線ストラップは、ワード線と平行に配置され得る。これを受けて、基本的には、メタライゼーションを製造する周知な全ての方法を用い得る。タングステンからなるコンタクトホール充填物とともに、ベース金属層として例えばアルミニウム層を用いることができる。銅またはタングステンを用いるさらなるデュアルダマシン法も用い得る。
【００３１】
図１２は、ワード線に直交し、２つのビット線の間にワード線ストラップ６を製造した後の断面、換言すると、図１１の断面に対して図の平面の前または後ろにずらした断面を示す。まず、製造されたビット線の間の空間とビット線の上面がさらなる誘電体層２４ａに被覆され、平坦化される。コンタクトホールがさらなる誘電体層２４ａに製造され、そのコンタクトホールは、図１２の断面に従ってコンタクトホール充填物２３により充填される。ワード線ストラップ６はコンタクトホール充填物２３に導電的に接続され、さらなる誘電体層２５がワード線ストラップ６の間に提供される。半導体メモリを完成させるさらなる方法工程は、周知の方法に従い得る。
【００３２】
図１３は、仮想グランドメモリセルアーキテクチャの回路図を示し、そのアーキテクチャには、図において左右に延びているワード線と、上下に延びているビット線とが示されている。この場合において、ソースからドレインへのトランジスタの長手方向は、ワード線と平行である。従って、アレイにおけるトランジスタの従来の配置と一致する。本発明による半導体メモリ構造の回路図は同一であるが、課題を解決するトランジスタの方向が図１３において太線で示されている接続のショートニングに一致するために、相互にそれぞれ接続される端子点が同一場所にある。従って、トランジスタの長手方向は、ビット線と平行である。
【００３３】
特に好適な配置において、ワード線ウェブ２０には、酸化物からなるスペーサ３がラテラルに提供される。それを受けて、特に、図７の断面に相当する図１４に従って、ワード線１３、１４がラテラルに酸化されることにより、ワード線を被包する酸化層１８ａを形成し、酸化物からなるスペーサ１８が製造される方法は、適切である。ハードマスク１５は、あらかじめスペーサの大きさに提供された厚みを備え、窒化物から形成される。スペーサ１８は、酸化物層の全領域にわたるコンフォーマルな堆積により製造され、次いで、酸化物の異方的なエッチバックが行われる。本方法の好適な実施形態に従って、図１４に示されるように、上記のように製造された構造の上面サイドを薄い窒化物（窒化物ライナ２６）で覆う。
【００３４】
次いで、充填物２７がワード線の間の空間に導入され、そのワード線の上面が平坦化される。充填物２７は、誘電体充填物２２に提供された材料であり、窒化ケイ素に対して選択的にエッチングすることができる。ここでは、例えばＢＰＳＧを用い得る。表面の平坦化の後に、ハードマスク１５は少なくとも一部が除去され、同時に、図１４に示されるように、形成された開口部２８が側面に向かって広げられる。この場合には、窒化物ライナ２６はエッチングストップ層としての役割を果たす。スペーサ１８を越えてワード線にわたってラテラルに突き出している、広げられた開口部２８は窒化物層により充填される。次いで、これらの窒化物層は、充填物２７が除去され、交差接続２１の材料が導入される領域をラテラルに区切るマスクとしての役割を果たす。
【００３５】
このようにして、連続的なアイソレーショントレンチにより、互いに電気的に絶縁された仮想グランドアレイとして、不揮発性のメモリセルトランジスタを製造することができる。同時に高電流密度が得られる。ソース／ドレイン領域は、ＬＤＤおよびポケット注入により最適化され得る。ワード線の電気伝導度は、ワード線ストラップにより増大し得る。狭幅効果が避けられる。ゲート絶縁体の製造の後にソース／ドレイン接合が注入されるため、製造における熱使用量を低く保つことができる。
【図面の簡単な説明】
【００３６】
【図１】ＳＴＩアイソレーションおよびワード線の配置の模式図を示す。
【図２】ワード線およびビット線の配置の模式図を示す。
【図３】ワード線、ビット線およびワード線ストラップの配置の模式図を示す。
【図４】ワード線に沿った断面における、製造方法の第１の中間生成物の詳細を示す。
【図５】製造方法のさらなる工程の後における図４の断面図を示す。
【図６】製造方法の別の工程の後における、ワード線に直交する断面における中間生成物の詳細を示す。
【図７】製造方法の別の工程の後における、ワード線に直交する断面における中間生成物の詳細を示す。
【図８】製造方法の別の工程の後における、ワード線に直交する断面における中間生成物の詳細を示す。
【図９】トランジスタおよびワード線の配置の模式図の平面図を示す。
【図１０】ワード線、ビット線、およびビット線コンタクトの配置の模式図の平面図を示す。
【図１１】製造方法のさらなる工程の後における、ワード線に直交する断面における中間生成物のさらなる詳細を示す。
【図１２】製造方法のさらなる工程の後における、ワード線に直交する断面における中間生成物のさらなる詳細を示す。
【図１３】配置の回路模式図を示す。
【図１４】代替的な例示的な実施形態における、図７の断面に相当する断面を示す。
【符号の説明】
【００３７】
１  ＳＴＩアイソレーション
２  ワード線
３  スペーサ
４  ビット線
５  ビット線コンタクト
６  ワード線ストラップ
７  パッド酸化物
８  パッド窒化物
９  ウェル
１０  第１の境界層
１１  記憶層
１２  第２の境界層
１３  第１のワード線層
１４  第２のワード線層
１５  ハードマスク
１６  ドープされた領域
１７  チャネル領域
１８  スペーサ
１８ａ  酸化物層
１９  ソース／ドレイン領域
２０  ワード線ウェブ
２１  交差接続
２２  誘電体充填物
２３  コンタクトホール充填物
２４  誘電体層
２４ａ  さらなる誘電体層
２５  さらなる誘電体層
２６  窒化物ライナ
２７  誘電体充填物
２８  開口部
【図１】
2006510194.tif 000003
【図２】
2006510194.tif 000004
【図３】
2006510194.tif 000005
【図４】
2006510194.tif 000006
【図５】
2006510194.tif 000007
【図６】
2006510194.tif 000008
【図７】
2006510194.tif 000009
【図８】
2006510194.tif 000010
【図９】
2006510194.tif 000011
【図１０】
2006510194.tif 000012
【図１１】
2006510194.tif 000013
【図１２】
2006510194.tif 000014
【図１３】
2006510194.tif 000015
【図１４】
2006510194.tif 000016
【国際調査報告】
2006510194.tif 000017
2006510194.tif 000018