(57)【要約】注入フリーエンハンスメントモード金属酸化膜半導体電界効果トランジスタ（ＥＭＯＳＦＥＴ）を提供する。ＥＭＯＳＦＥＴは、ＩＩＩ−Ｖ化合物半導体基板と、ＩＩＩ−Ｖ化合物半導体基板上のエピタキシャル層構造とを有する。エピタキシャル材料層は、チャネル層と、少なくとも１つのドープ層とを有する。ゲート酸化膜層は、エピタキシャル層構造の上にある。ＥＭＯＳＦＥＴは、更に、ゲート酸化膜層上の金属ゲート電極と、エピタキシャル層構造上のソース及びドレイン・オーミックコンタクトと、を含む。
2006513572.tif 000002
【特許請求の範囲】
【請求項１】
注入フリーエンハンスメントモード金属酸化膜半導体電界効果トランジスタ（ＥＭＯＳＦＥＴ）であって、
ＩＩＩ−Ｖ化合物半導体基板と、
前記ＩＩＩ−Ｖ化合物半導体基板上のエピタキシャル層構造であって、チャネル層及び少なくとも１つのドープ層を含む前記エピタキシャル層構造と、
前記エピタキシャル層構造上のゲート酸化膜層と、
前記ゲート酸化膜層上の金属ゲート電極と、
前記エピタキシャル層構造上のソース及びドレイン・オーミックコンタクトと、
が含まれるＥＭＯＳＦＥＴ。
【請求項２】
注入フリーエンハンスメントモード金属酸化膜半導体電界効果トランジスタを組み立てるための方法であって、
ＩＩＩ−Ｖ化合物半導体基板を提供する段階と、
前記ＩＩＩ−Ｖ化合物基板上に第１厚さのエピタキシャル層構造を成長する段階と、
前記第１厚さの前記エピタキシャル層構造をドープして、前記第１厚さの前記エピタキシャル層構造内にドープ層を形成する段階と、
前記エピタキシャル層構造を第２厚さに成長する段階と、
前記エピタキシャル層構造上にゲート酸化膜層を形成する段階と、
前記エピタキシャル層構造上にソース及びドレイン・オーミックコンタクトを形成する段階と、
前記ゲート酸化膜層上に金属ゲート電極を形成する段階と、
が含まれる方法。
【請求項３】
エンハンスメントモード金属酸化膜半導体電界効果トランジスタ（ＥＭＯＳＦＥＴ）であって、
ＩＩＩ−Ｖ化合物半導体基板と、
前記ＩＩＩ−Ｖ化合物半導体基板上のエピタキシャル層構造であって、チャネル層及び少なくとも１つのデルタドープ層を含む前記エピタキシャル層構造と、
前記エピタキシャル層構造上のゲート酸化膜層と、
前記ゲート酸化膜層上の金属ゲート電極であって、仕事関数を有する前記金属ゲート電極と、
前記エピタキシャル層構造上のソース及びドレイン・オーミックコンタクトであって、前記金属ゲート電極は、仕事関数を有するように選択され、前記デルタドープ層は、エンハンスメントモード動作が実現されるように選択される前記ソース及びドレイン・オーミックコンタクトと、
が含まれるＥＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、化合物半導体電界効果デバイスに関し、特に、エンハンスメントモード金属酸化膜化合物半導体電界効果トランジスタ及びその組立て方法に関する。
【背景技術】
【０００２】
エンハンスメントモード金属酸化膜半導体電界効果トランジスタ（ＥＭＯＳＦＥＴ）は、金属酸化膜半導体（ＭＯＳ）集積回路の設計において、最も広く用いられているデバイスの１つである。シリコン相補型ＭＯＳ（ＣＭＯＳ）技術は、ＥＭＯＳＦＥＴ設計用の成熟した技術であり、設計が簡易であり、消費電力が小さい。しかしながら、ＩＩＩ−Ｖ族化合物半導体技術は、その速度／電力性能及び効率が優れていることから、ＥＭＯＳＦＥＴ設計用の魅力的な技術としての役割を継続的に果たしている。
【０００３】
ある種類のＥＭＯＳＦＥＴは、自己整合型イオン注入で低抵抗率のソース及びドレイン領域を形成するように設計されている。しかしながら、イオン注入したソース及びドレイン領域を備えたＩＩＩ−Ｖ化合物半導体ＥＭＯＳＦＥＴの製造は、困難である。注入材料は、それぞれ、格子中のＩＩＩ族又はＶ族部位との関連に依存して、ドナー又はアクセプタの双方として機能し得る。更に、ソース及びドレイン領域の形成に用いるアニール温度は、通常、ｎチャネルデバイスでは７００℃より高く、半導体／ゲート酸化膜界面安定性には不適合である。また、ソース及びドレイン領域の形成に用いるイオン注入プロセスは、半導体／ゲート酸化膜界面で望ましくない高いトラップ密度を生じ得る。更に、ソース及びドレイン領域を形成するには、ほとんどの技術において、ゲート電極が、マスクとして用いられるため、イオン注入前に形成する必要があり、従って、製造の自由度が制限される。更に、このようなデバイスのソース及びドレイン領域は、約８００℃以上の温度でアニールすると、通常、３００乃至４００オーム／□を超えるシート抵抗を有し、約７００℃の温度でアニールすると、約５００オーム／□のシート抵抗を有する。
【０００４】
従って、“注入フリー”ＩＩＩ−Ｖ化合物半導体ＥＭＯＳＦＥＴに対するニーズが存在する。本明細書に用いる用語“注入フリー”は、イオン注入によって形成されるソース及びドレイン領域がないことを意味するものとする。また、注入フリーエンハンスメントモード金属酸化膜半導体電界効果トランジスタを組み立てるための方法に対するニーズが存在する。本発明の他の望ましい特徴及び特性は、添付図面と共に解釈すると、以下の説明及び添付の請求項から明らかになるであろう。
【発明を実施するための最良の形態】
【０００５】
本発明は、添付図において、限定せず一例として説明する。図では、同様な参照符号は、同様な要素を示す。
当業者は、図の要素が、簡単明瞭に示されおり、必ずしも縮尺通りに描かれていないことを認識されたい。例えば、本発明の実施形態を理解し易くするために、図中の要素には、他の要素に対して寸法が誇張されたものがある。
【０００６】
以下の詳細な説明は、実施形態例のみについての説明であり、本発明又は本発明の用途や使用方法を制限しようとするものではない。むしろ、以下の説明は、本発明の実施形態例を実現するための好都合な例証を提供する。説明される実施形態に対する様々な変更は、添付の請求項に記載した本発明の範囲を逸脱することなく、記述される要素の機能や構成について行い得る。
【０００７】
図１は、本発明の一実施形態例に基づく、エンハンスメントモード化合物半導体ＭＯＳＦＥＴデバイス１０を示す概略横断面図である。デバイス１０は、いずれか適切な単結晶ＩＩＩ−Ｖ化合物半導体材料で形成される基板１２を有する。好適には、基板１２は、半導体業界で用いられる高品質の単結晶ガリウム砒素（ＧａＡｓ）基板である。
【０００８】
エピタキシャル層構造１４は、基板１２の上にある。エピタキシャル層構造１４は、バッファ層１６、チャネル層１８及びスペーサ層２０を含む。バッファ層１６、チャネル層１８及びスペーサ層２０は、各々、いずれか適切なＩＩＩ−Ｖ材料で形成し得るが、好適には、バッファ層１６、チャネル層１８及びスペーサ層２０は、各々異なるＩＩＩ−Ｖ材料で形成される。本発明の好適な実施形態において、バッファ層１６は、ガリウム砒素（ＧａＡｓ）で形成され、チャネル層１８は、インジウムガリウム砒素（ＩｎＧａＡｓ）を含み、スペーサ層２０は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）を含む。バッファ層１６は、基板１２から分離した層として図１に示すが、バッファ層１６及び基板１２は、これらの層を形成する材料に依存して、１つの連続層を形成し得ることを認識されたい。
【０００９】
また、エピタキシャル層構造１４は、図１に示すドープ層２２等の少なくとも１つのドープ層を含む。エピタキシャル層構造１４は、２つのドープ層を有するように図１に示すが、エピタキシャル層構造１４は、１つ又は複数のドープ層を有し得ることを認識されたい。ドープ層２２は、チャネル層１８の上や下及び／又はその内部に配置し得る。ドープ層２２、及びあらゆる追加ドープ層は、半導体業界で公知のいずれか適切なドーピング素材、例えば、シリコン（Ｓｉ）（ｎチャネルデバイス）及びベリリウム（Ｂｅ）（ｐチャネルデバイス）等を含み得る。更に詳細に後述するように、エピタキシャル層構造１４のドープ層は、選択し得る。即ち、特定のＭＯＳＦＥＴ構成に対して、エンハンスメントモード動作を実現するように、ドープ層２２のドーピングレベルを選択し得る。
【００１０】
ゲート酸化膜層２４は、エピタキシャル層構造１４の上にある。好適には、ゲート酸化膜層２４は、ガリウム酸化膜（Ｇａ２Ｏ３）を含むが、ゲート酸化膜層２４は、いずれか他の適切な酸化膜材料を含み得る。
【００１１】
ゲート酸化膜材料が存在する状態で安定な金属ゲート電極２６が、ゲート酸化膜層２４の上にある。更に詳細に後述するように、金属ゲート電極２４用の材料は、特定のＭＯＳＦＥＴ構成に対して、エンハンスメントモード動作を実現する仕事関数を有するように選択し得る。
【００１２】
ソース及びドレイン・オーミックコンタクト２８、３０は、エピタキシャル層構造１４上に形成され、ソース及びドレインアクセス領域３２によって金属ゲート電極２６から分離される。ソース及びドレインアクセス領域３２は、それぞれソース・オーミックコンタクト２８と金属ゲート電極２６との間及びドレイン・オーミックコンタクト３０と金属ゲート電極２６との間のエピタキシャル層構造１４の領域を含む。ソース及びドレイン・オーミックコンタクト２８、３０は、半導体業界において公知ないずれか適切な導電性材料で形成し得る。
【００１３】
デバイス１０のエンハンスメントモード動作は、金属ゲート電極２６の仕事関数とドープ層２２のドーパントレベルとの間の関係に基づき実現し得る。エピタキシャル層構造１４のドープ層２２は、自由キャリア源として機能するため、適切な金属ゲート電極がない状態で、エピタキシャル層構造１４内でのイオン注入ソース及びドレイン領域の必要性がなくなる。一方、ドープ層２２は、デバイス１０のしきい電圧を悪い方向にシフトし、エンハンスメントモード動作を阻止し得る。例えば、ドープ層２２は、ｎチャネルＭＯＳＦＥＴのしきい電圧を負の値にすることでエンハンスメントモード動作を阻止し得る。適度
に大きい仕事関数を有する金属ゲート電極２６を用いると、このシフトが補償され、しきい電圧がゼロより大きくなって、エンハンスメントモード動作を可能にし得る。同様に、ドープ層２２は、ｐチャネルＭＯＳＦＥＴのしきい電圧を正の値にして、エンハンスメントモード動作を阻止する。適度に小さい仕事関数を有する金属ゲート電極２６を用いると、このシフトが補償され、しきい電圧がゼロより小さくなって、エンハンスメントモード動作を可能にし得る。
【００１４】
いずれか特定の理論に限定されることなく、本発明の一実施形態例において、金属ゲート電極２６の仕事関数とドープ層２２のドーピングレベルとの間の関係は、以下の一次方程式から得ることができる。即ち、
ρｓ＝１／（Ｑｓ×μ×ｑ）・・・（１）
ここで、ρｓは、ソース及びドレインアクセス領域３２のシート抵抗率（オーム／□）、μは、チャネル移動度、ｑは、電子電荷（１．６×１０−１９Ａｓ）である。また、
Ｑｓ＝（εｏｘ×（Φｍ−Φ（０）））／（ｔｏｘ×ｑ）・・・（２）
ここで、Ｑｓは、ソース及びドレインアクセス領域３２で測定されたドープ層２２のシート電荷（ｃｍ−２）、εｏｘは、ゲート酸化膜層２４の誘電率、ｔｏｘは、ゲート酸化膜層２４の厚さ、Φｍは、金属ゲート電極２６の仕事関数、Φ（０）は、特定のしきい電圧及びドーピング層がない場合の金属ゲート電極２６の基準仕事関数である（Φ（０）は、２次元デバイスのシミュレーションによって得ることができる）。金属ゲート電極２６の仕事関数とドープ層２２のドーピングレベルとの間の関係は、上記一次方程式から得ることができるが、このような関係は、他の高次の方程式から得ることができることを認識されたい。
【００１５】
表１及び２は、ｎチャネルＭＯＳＦＥＴ用の金属ゲート電極２６の仕事関数とドープ層２２のドーピングレベルとの間の関係の例を示す。本例において、シート抵抗ρｓ及びシート電荷Ｑｓは、０．３Ｖのしきい電圧ＶＴの場合について、２０である誘電率εｏｘ、５９００ｃｍ２／Ｖｓのチャネル移動度μ、４．６ｅＶのΦ（０）、及び酸化膜−エピタキシャル層構造界面に位置する電荷中心を用いて、計算される。電荷中心の実際位置は、動作条件及びエピタキシャル層構造構成と共に変化し、また、ある程度、本例で仮定した位置からずれることがある。
【００１６】
【表１】
2006513572.tif 000003
【００１７】
【表２】
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【００１８】
図２は、ゲート酸化膜が５つの異なる厚さである場合、金属ゲート電極２６の仕事関数とソース及びドレインアクセス領域３２のシート抵抗ρｓとの間の関係をグラフにより示し、ここで、ＶＴ＝０．３Ｖである。曲線４０は、厚さ５０ｎｍを有するゲート酸化膜２４のシート抵抗を表し、曲線４２は、厚さ４０ｎｍを有するゲート酸化膜２４のシート抵抗を表し、曲線４４は、厚さ３０ｎｍを有するゲート酸化膜２４のシート抵抗を表し、曲線４６は、厚さ２０ｎｍを有するゲート酸化膜２４のシート抵抗を表し、曲線４８は、厚
さ１０ｎｍを有するゲート酸化膜２４のシート抵抗を表す。曲線から明らかなように、デバイス１０の金属ゲート電極２６の仕事関数が大きい程、シート抵抗は小さい。同様に、デバイス１０のゲート酸化膜２４が薄い程、シート抵抗は小さい。
【００１９】
表３及び４は、０．５Ｖのしきい電圧ＶＴの場合について、２０である誘電率εｏｘ、５９００ｃｍ２／Ｖｓのチャネル移動度μ、４．８ｅＶの基準仕事関数Φ（０）、及び酸化膜−エピタキシャル層構造界面に位置する電荷中心を用いて、計算されたシート抵抗ρｓ及びシート電荷Ｑｓを示す。また、電荷中心の実際位置は、動作条件及びエピタキシャル層構造構成と共に変化し、また、ある程度、本例で仮定した位置からずれることがある。
【００２０】
【表３】
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【００２１】
【表４】
2006513572.tif 000006
【００２２】
以下の例は、本発明の一実施形態に基づく、図１に示す構造１０等のＥＭＯＳＦＥＴ半導体構造を組み立てるための方法を示す。図３を参照すると、本方法は、ステップ５０において、単結晶ＩＩＩ−Ｖ半導体基板を提供することによって開始する。本発明の好適な実施形態に基づき、半導体基板は、単結晶ガリウム砒素（ＧａＡｓ）基板である。
【００２３】
次に、ドープされるエピタキシャル層構造１４が、ガリウム砒素基板１２上に成長される。エピタキシャル層構造１４は、好適にはＧａＡｓのバッファ層１６を成長し、次に、好適にはＩｎＧａＡｓのチャネル層１８を成長し、次に、好適にはＡｌＧａＡｓのスペーサ層２０を成長することによって形成される。エピタキシャル層構造１４を組み立てる方法として、これらに限定しないが、分子線エピタキシ（ＭＢＥ）法及び金属有機化学気相成長（ＭＯＣＶＤ）法が挙げられる。好適には、エピタキシャル層構造１４は、原子的に順序良く配列され化学的に清浄な半導体表面で形成されるように、超高真空（ＵＨＶ）ＭＢＥシステム中で形成される。
【００２４】
エピタキシャル層構造１４の成長中、１つ又は複数のドープ層２２が、いずれか標準のドーピング手法を用いて、チャネル層１８の上や下又はその中に形成される。本発明の好適な実施形態において、ドープ層２２は、半導体業界で行われる公知のデルタドーピングを用いて、形成される。従って、ステップ５２に示すように、ある厚さのエピタキシャル層構造１４を成長し、次に、ステップ５４に示すように、デルタドーピングを実施して第１デルタドープ層２２を形成する。そして、エピタキシャル層構造成長は、もう１つの所望の厚さまで継続し得るが、本発明の他の実施形態では、もう１つのデルタドーピング手順を実施して第２デルタドープ層を形成し得る。このプロセスは、所望数のデルタドープ層２２が形成されるまで継続し得る。こうして、エピタキシャル層構造１４は、ステップ５６に示すように、その最終厚さまで成長し得る。
【００２５】
デルタドープ層２２を形成するために用いられるドーパントのレベルは、上述した方程式から生成したモデルを用いて、決定し得る。例えば、０．３Ｖのしきい電圧が望ましいｎチャネルＥＭＯＳＦＥＴの場合、表１及び２を用い得る。表１及び２において、一例として、ｎチャネルＭＯＳＦＥＴの設計制約により厚さ３０ｎｍのゲート酸化膜２６が必要であり、５００オーム／□未満のシート抵抗が望ましい場合、表２は、仕事関数５．２乃至５．７ｅＶを有する金属ゲート電極２６を用い得ることを示す。イリジウム（Φｍ＝５．３ｅＶ）が、金属ゲート電極２６に利用可能である場合、許容可能なシート抵抗は４１０オーム／□になる。従って、表１は、ゲート酸化膜厚さが３０ｎｍ及び仕事関数Φｍが５．３ｅＶの場合、デルタドーピングレベルが、約２．６×１０１２ｃｍ−２以下であり得ることを示す。従って、ドープ層２２は、約２．６×１０１２ｃｍ−２以下にドープして、ＶＴ＞＝０．３Ｖを実現し得る。即ち、ゲート酸化膜２４の厚さ３０ｎｍ及びイリジウム金属ゲート電極２６で動作可能なｎチャネルエンハンスメントモードＭＯＳＦＥＴを実現し得る。プラチナ（Φｍ＝５．７）が金属ゲート電極２６に利用可能な場合、表２は、シート抵抗が２６１オーム／□と極めて小さくなることを示す。表１は、ゲート酸化膜厚さが３０ｎｍで仕事関数Φｍが５．７ｅＶの場合、デルタドーピングレベルが、約４．１×１０１２ｃｍ−２以下であり得ることを示す。従って、ドープ層２２は、約４．１×１０１２ｃｍ−２以下にドープして、ＶＴ＞＝０．３Ｖを実現し得る。即ち、ゲート酸化膜２４の厚さ３０ｎｍ及びプラチナ金属ゲート電極２６で動作可能なｎチャネルエンハンスメントモードＭＯＳＦＥＴを実現し得る。
【００２６】
図３に戻ると、ステップ５８に示すように、ゲート酸化膜層２４が、エピタキシャル層構造１４上に形成される。ＩＩＩ−Ｖ化合物半導体基板上にゲート品質酸化膜を形成する方法が知られている。ＩＩＩ−Ｖ化合物半導体基板上にゲート品質酸化膜を形成するための１つの方法は、２０００年１２月１２日、ユー（Ｙｕ）らに交付された米国特許第６，
１５９，８３４号に開示されており、この特許は、その全文を本明細書中に引用して参照する。
【００２７】
ステップ６０に示すように、ソース及びドレイン・オーミックコンタクト２８、３０は、半導体業界において公知の標準プロセスを用いて、エピタキシャル層構造１４上に成膜される。
【００２８】
次に、ステップ６２に示すように、金属ゲート電極２６は、ゲート酸化膜層２４上に形成される。金属ゲート電極２６は、ゲート酸化膜層２４上に金属層を成膜し、そして引き続き、半導体業界において公知な標準リソグラフィ及びリフトオフ又はエッチング手法を用いて、金属層をパターニングすることによって形成される。上述したように、金属ゲート電極２６用の材料は、ドープ層２２のドーパントレベルとの関係に基づき、選択し得る。
【００２９】
本発明の一実施形態は、簡略エネルギバンド図を用いて、説明し得る。図４は、従来技術のＥＭＯＳＦＥＴ、即ち、イオン注入したソース及びドレイン領域を有するＥＭＯＳＦＥＴ用の簡略エネルギバンド図７０を示す。エネルギバンド図７０に示すのは、ＩＩＩ−Ｖ化合物半導体基板７２、アンドープチャネル層７４、スペーサ層７６、ゲート酸化膜層７８、金属ゲート電極８０、フェルミ準位８４、オフ状態の伝導帯端８２、及びオン状態の伝導帯端８６を示す。図４に示すように、ゲート酸化膜層７８とスペーサ層７６との間の界面におけるフェルミ準位は、ＥＭＯＳＦＥＴがオフ状態からオン状態に切り替えられた時、オフ状態におけるほぼギャップ中心からスペーサ層伝導帯端の近傍に移動する。図４に示す特定の実施形態において、伝導帯端（Ｅｃ）は、参照番号８８によって示すように、オン状態において、フェルミ準位より約０．２ｅＶだけ大きい。
【００３０】
図５は、本発明の実施形態例に基づくＥＭＯＳＦＥＴの簡略エネルギバンド図９０を示す。エネルギバンド図９０には、ＩＩＩ−Ｖ化合物半導体基板９２、チャネル層９４、スペーサ層９６、ゲート酸化膜層９８、金属ゲート電極１００、フェルミ準位１０４、オフ状態の伝導帯端１０６、及びオン状態の伝導帯端１０８を示す。また、ドープ層１０２を示す。図５に示すように、ゲート酸化膜９８とスペーサ層９６との間の界面におけるフェルミ準位１０４は、デバイスがオフ状態からオン状態に切り替えられた時、スペーサ層伝導帯端の近傍に移動しない。図５に示す特定の実施形態において、伝導帯端（Ｅｃ）は、参照番号１１０によって示すように、オン状態において、フェルミ準位より約０．５ｅＶだけ大きい。
【００３１】
図６は、Ｇａ２Ｏ３−ＧａＡｓ界面の伝導帯端Ｅｃに関するトラップエネルギＥＴと総トラップ密度との間の測定した関係をグラフにより示す。フェルミ準位がＥｃ側に動くにつれて、フェルミ準位より小さいエネルギＥＴのトラップは、占有され（帯電状態になり）、フェルミ準位より大きいエネルギＥＴのトラップは、空（中性）のままである。曲線１２０によって示すように、フェルミ準位がＥｃより０．２ｅＶ小さい帯電状態のトラップの総密度（約４×１０１２ｃｍ−２ｅＶ−１）は、例えば、従来技術の図４に示す総密度は、フェルミ準位がＥｃより０．５ｅＶ小さい帯電状態トラップの総密度（約４×１０１１ｃｍ−２ｅＶ−１）より、例えば、図５に示す総密度よりはるかに大きい。
【００３２】
図７は、本発明の他の実施形態例に基づくエンハンスメントモード化合物半導体ＭＯＳＦＥＴデバイス１３０を示す概略横断面図である。図１と同じ参照番号を有する図７の要素は、対応する図１の要素と同じである。デバイス１３０は、ＩＩＩ−Ｖ化合物半導体基板１２、及び基板１２の上にあるエピタキシャル層構造１４を含む。エピタキシャル層構造１４は、バッファ層１６、チャネル層１８、スペーサ層２０、及び１つ又は複数のドープ層２２を含む。デバイス１３０は、更に、ゲート酸化膜層２４、金属ゲート電極２６及
びソース及びドレイン・オーミックコンタクト２８及び３０を含む。
【００３３】
デバイス１３０は、更に、フィールドプレート１３２を含む。フィールドプレート１３２は、これに限定しないが、高いブレークダウン電圧が必要なパワーデバイスを含む様々なデバイスに用い得る。フィールドプレート１３２は、ゲート酸化膜層２４上に形成し得る。あるいは、図７に示すように、少なくとも部分的にゲート酸化膜層２４内部に入り込んだ状態で形成し得る。フィールドプレート１３２は、低不純物濃度ドレイン（ＬＤＤ）領域と等価なものを生成し得る。フィールドプレート下の領域における自由キャリアの部分的空乏化は、少なくとも部分的にフィールドプレート１３２をゲート酸化膜層２４内部に入り込ませることによって、及び／又は適切な仕事関数の金属でフィールドプレート１３２を組み立てることによって制御し得る。
【００３４】
図８において、本発明の他の実施形態例において、デバイス１４０は、ドープ層２２とは反対の伝導型の低ドーズ注入を利用して、エピタキシャル層構造１４におけるＬＤＤ領域１４２の自由キャリア濃度を低減し得る。ＬＤＤ領域は、公知であり、ＭＯＳＦＥＴ等の半導体デバイスに広く用いられる。ｎチャネルデバイスの場合、低ドーズアクセプタ注入には、ゲート酸化膜−エピタキシャル層構造界面の熱収支に適合する約６００℃の温度での熱アニール処理ステップが必要である。
【００３５】
他の任意の数の修正を本発明のＥＭＯＳＦＥＴに対して行い、所望の用途に適した様々な構成を実現し得ることを認識されたい。例えば、図９は、本発明の更に他の実施形態例に基づくエンハンスメントモード化合物半導体ＭＯＳＦＥＴデバイス１５０の概略横断面図を示す。図１と同じ参照番号を有する図９の要素は、対応する図１の要素と同じである。デバイス１５０は、ＩＩＩ−Ｖ化合物半導体基板１２、及び基板１２の上にあるエピタキシャル層構造１４を含む。エピタキシャル層構造１４は、バッファ層１６、チャネル層１８、スペーサ層２０、及び１つ又は複数のドープ層２２を含む。デバイス１５０は、更に、ゲート酸化膜層２４、及びソース及びドレイン・オーミックコンタクト２８及び３０を含む。本実施形態例では、デバイス１５０は、更に、金属段差ゲート電極１５２を含む。金属ゲート電極２６を参照して上述したように、金属段差ゲート電極１５２は、特定のＭＯＳＦＥＴ構成に対して、エンハンスメントモード動作を実現する仕事関数を有するように選択し得る。金属段差ゲート電極１５２は、誘電層１５４によって、ドレインアクセス領域３２から絶縁される。誘電層１５４は、シリコン窒化膜、シリコン酸化膜又はいずれか他の適切な絶縁材料を含み得る。
【００３６】
上記明細書において、特定の実施形態を参照して、本発明について説明した。しかしながら、当業者は、下記請求項に記載した本発明の範囲から逸脱することなく、様々な修正及び変更を成し得ることを理解されたい。従って、明細書及び図は、限定的意味ではなくむしろ例示の意味で解釈するものとし、また、このような全ての修正は、本発明の範囲内に含まれるものとする。
【００３７】
恩恵、他の利点及び問題に対する解決策について、特定の実施形態について上述した。しかしながら、これらの恩恵、利点、問題に対する解決策、及び何らかの恩恵、利点及び解決策を生じさせる又はより明らかにし得るあらゆる要素（１つ又は複数）は、全ての請求項の決定的な、必要な、又は本質的な特徴もしくは要素と解釈してはならない。本明細書に用いる用語“含む”、“含んでいる”、又はそのいずれか他の変形語は、非排他的包含を網羅するものであり、このため、リスト化された要素を含むプロセス、方法、物、又は装置は、それらの要素を含むだけでなく、明確にリスト化されていない又はこのようなプロセス、方法、物、もしくは装置に固有の他の要素も含み得る。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態例に基づく、エンハンスメントモード金属酸化膜半導体電界効果トランジスタを示す概略横断面図。
【図２】本発明の実施形態例に基づく、金属ゲート電極の仕事関数とエンハンスメントモード金属酸化膜半導体電界効果トランジスタのシート抵抗との間の関係を示すグラフ。
【図３】本発明の実施形態例に基づく、エンハンスメントモード金属酸化膜半導体電界効果トランジスタを形成するための方法を示すフローチャート。
【図４】従来技術のエンハンスメントモード金属酸化膜半導体電界効果トランジスタのエネルギバンドを示す図。
【図５】本発明の実施形態例に基づく、エンハンスメントモード金属酸化膜半導体電界効果トランジスタのエネルギバンドを示す図。
【図６】本発明の実施形態例に基づく、金属酸化膜半導体コンデンサのガリウム酸化膜／ガリウム砒素界面におけるトラップエネルギと総トラップ密度との間の測定された関係を示すグラフ。
【図７】本発明の他の実施形態例に基づく、エンハンスメントモード金属酸化膜半導体電界効果トランジスタを示す概略横断面図。
【図８】本発明の更に他の実施形態例に基づく、エンハンスメントモード金属酸化膜半導体電界効果トランジスタを示す概略横断面図。
【図９】本発明の更に他の実施形態例に基づく、エンハンスメントモード金属酸化膜半導体電界効果トランジスタを示す概略横断面図。
【図１】
2006513572.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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