(57)【要約】トレンチＭＯＳＦＥＴを、Ｎ＋タイプの基板（１０２）の上に重なるＰタイプのエピタキシャル層（１００）を含む構造に形成する。トレンチをエピタキシャル層（１００）に形成する。注入された深いＮタイプの層（１０６）を、基板およびエピタキシャル層の間のインターフェイスでトレンチよりも下に形成し、Ｎタイプのドーパントをトレンチの底部を通して注入して、Ｎタイプの領域（１２０）を、トレンチよりも下であるが深いＮタイプの層よりも上の、かつこれから分離されたエピタキシャル層に形成する。この構造を加熱して、Ｎタイプの層を上方に拡散させ、かつＮタイプの領域を下方に拡散させる。拡散が合流して、トレンチの底部から基板に延在する連続したＮタイプのドレインドリフト領域（１２２）が形成される。代わりに、Ｎタイプのドーパントを異なるエネルギでトレンチの底部を通して注入することによってドレインドリフト領域を形成して、トレンチの底部から基板に延在するＮタイプの領域のスタックを生成してもよい。
2006510198.tif 000002
【特許請求の範囲】
【請求項１】
電力ＭＯＳＦＥＴを製造する工程であって、
第１の導電型の基板を設けるステップと、
前記基板上に前記第１の導電型とは反対の第２の導電型のエピタキシャル層を設けるステップと、
前記エピタキシャル層にトレンチを形成するステップと、
前記トレンチの真下および前記エピタキシャル層内にドレインドリフト領域を形成するために、前記トレンチの底部を通して前記第１の導電型のドーパントを注入するステップとを含み、前記注入の直後に、前記ドレインドリフト領域は、前記トレンチから前記基板に延在し、前記工程はさらに、
前記トレンチの底部および側壁に沿って絶縁層を形成するステップと、
導電性のゲート材料を前記トレンチに導入するステップと、
ソース領域を形成するために前記第１の導電型のドーパントを前記エピタキシャル層に導入するステップとを含み、前記ドレインドリフト領域および前記ソース領域は、前記ソース領域およびドレインドリフト領域が、前記トレンチの側壁に隣接した前記エピタキシャル層のチャネル領域によって分離されるような状態の下で形成される、工程。
【請求項２】
エピタキシャル層を設けるステップは、前記基板上に前記第２の導電型のエピタキシャル層を成長させるステップを含む、請求項１に記載の工程。
【請求項３】
エピタキシャル層を設けるステップは、前記第１の導電型のエピタキシャル層を成長させ、かつ前記第１の導電型とは反対の第２の導電型のドーパントを前記エピタキシャル層に注入するステップを含む、請求項１に記載の工程。
【請求項４】
前記第２の導電型の前記ドーパントを前記エピタキシャル層および前記基板の間のインターフェイスに拡散させるために、前記エピタキシャル層を加熱するステップを含む、請求項３に記載の工程。
【請求項５】
ボディ領域を形成するために前記第２の導電型のドーパントを前記エピタキシャル層に注入するステップを含む、請求項１に記載の工程。
【請求項６】
ドレインドリフト領域を形成するために前記トレンチの底部を通して前記第１の導電型のドーパントを注入するステップは、１００ｋｅＶから２．０ＭｅＶのエネルギでドーパントを注入するステップを含む、請求項７に記載の工程。
【請求項７】
電力ＭＯＳＦＥＴを製造する工程であって、
第１の導電型の基板を設けるステップと、
前記基板に前記第１の導電型とは反対の第２の導電型のエピタキシャル層を設けるステップと、
前記エピタキシャル層にトレンチを形成するステップと、
前記トレンチの真下および前記エピタキシャル層内にドーパントの領域を形成するために、前記トレンチの底部を通して前記第１の導電型のドーパントを注入するステップとを含み、前記ドーパントの領域は前記基板よりも上に配置されかつ前記基板から分離され、前記工程はさらに、
前記トレンチの前記底部から前記基板に延在するドレインドリフト領域を形成するために、前記ドーパントの領域を下方に拡散させるために前記基板を加熱するステップと、
前記トレンチの底部および側壁に沿って絶縁層を形成するステップと、
導電性のゲート材料を前記トレンチに導入するステップと、
ソース領域を形成するために前記第１の導電型のドーパントを前記エピタキシャル層に
導入するステップとを含み、前記ドレインドリフト領域および前記ソース領域は、前記ソース領域およびドレインドリフト領域が、前記トレンチの側壁に隣接した前記エピタキシャル層のチャネル領域によって分離されるような状態の下で形成される、工程。
【請求項８】
エピタキシャル層を設けるステップは、前記基板上に前記第２の導電型のエピタキシャル層を成長させるステップを含む、請求項７に記載の工程。
【請求項９】
エピタキシャル層は、前記第１の導電型のエピタキシャル層を成長させ、かつ前記第１の導電型とは反対の第２の導電型のドーパントを前記エピタキシャル層に注入するステップとを含む、請求項７に記載の工程。
【請求項１０】
前記第２の導電型の前記ドーパントを前記エピタキシャル層および前記基板の間のインターフェイスに拡散させるために、前記エピタキシャル層を加熱するステップを含む、請求項９に記載の工程。
【請求項１１】
ボディ領域を形成するために、前記第２の導電型のドーパントを前記エピタキシャル層に注入するステップを含む、請求項７に記載の工程。
【請求項１２】
ドーパントの領域を形成するために前記第１の導電型のドーパントを前記トレンチの底部を通して注入するステップは、３０ｋｅＶから３００ｋｅＶのエネルギでドーパントを注入するステップを含む、請求項７に記載の工程。
【請求項１３】
電力ＭＯＳＦＥＴを製造する工程であって、
第１の導電型の基板を設けるステップと、
前記基板上に前記第１の導電型とは反対の第２の導電型のエピタキシャル層を設けるステップと、
前記エピタキシャル層にトレンチを形成するステップと、
前記トレンチの真下におよびおよそ前記基板および前記エピタキシャル層の間のインターフェイスにドーパントの深い層を形成するために、前記トレンチの底部を通して前記第１の導電型のドーパントを注入するステップとを含み、前記ドーパントの深い層は、前記トレンチよりも下に配置されかつ前記トレンチから分離され、前記工程はさらに、
前記トレンチの前記底部から前記基板に延在するドリフトドレイン領域を形成するために、前記ドーパントの深い層を上方に拡散させるために前記基板を加熱するステップと、
前記トレンチの底部および側壁に沿って絶縁層を形成するステップと、
導電性のゲート材料を前記トレンチに導入するステップと、
ソース領域を形成するために前記第１の導電型のドーパントを前記エピタキシャル層に導入するステップとを含み、前記ドレインドリフト領域および前記ソース領域は、前記ソース領域およびドレインドリフト領域が、前記トレンチの側壁に隣接した前記エピタキシャル層のチャネル領域によって分離されるような状態の下で形成される、工程。
【請求項１４】
エピタキシャル層を設けるステップは、前記基板上に前記第２の導電型のエピタキシャル層を成長させるステップを含む、請求項１３に記載の工程。
【請求項１５】
エピタキシャル層を設けるステップは、前記第１の導電型のエピタキシャル層を成長させ、かつ前記第１の導電型とは反対の第２の導電型のドーパントを前記エピタキシャル層に注入するステップを含む、請求項１３に記載の工程。
【請求項１６】
前記第２の導電型の前記ドーパントを、前記エピタキシャル層および前記基板の間のインターフェイスに拡散させるために、前記エピタキシャル層を加熱するステップを含む、請求項１５に記載の工程。
【請求項１７】
ボディ領域を形成するために、前記第２の導電型のドーパントを前記エピタキシャル層に注入するステップを含む、請求項１３に記載の工程。
【請求項１８】
ドーパントの深い層を形成するために前記トレンチの底部を通して前記第１の導電型のドーパントを注入するステップは、３００ｋｅＶから３．０ＭｅＶのエネルギでドーパントを注入するステップを含む、請求項１３に記載の工程。
【請求項１９】
電力ＭＯＳＦＥＴを製造する工程であって、
第１の導電型の基板を設けるステップと、
前記基板上に前記第１の導電型とは反対の第２の導電型のエピタキシャル層を設けるステップと、
前記エピタキシャル層にトレンチを形成するステップと、
前記トレンチの真下におよびおよそ前記基板および前記エピタキシャル層の間のインターフェイスにドーパントの深い層を形成するために、前記トレンチの底部を通して前記第１の導電型のドーパントを注入するステップと、
前記トレンチの真下および前記エピタキシャル層内にドーパントの領域を形成するために、前記トレンチの底部を通して前記第１の導電型のドーパントを注入するステップとを含み、前記ドーパントの領域は、前記ドーパントの深い層よりも上に配置されかつそこから分離され、前記工程はさらに、
前記ドーパントの深い層を上方に拡散させかつ前記ドーパントの領域を下方に拡散させるために前記基板を加熱するステップを含み、前記深い層および前記領域が合流して、前記トレンチの前記底部から前記基板に延在するドリフトドレイン領域を形成し、前記工程はさらに、
前記トレンチの底部および側壁に沿って絶縁層を形成するステップと、
導電性のゲート材料を前記トレンチに導入するステップと、
ソース領域を形成するために前記第１の導電型のドーパントを前記エピタキシャル層に導入するステップとを含み、前記ドレインドリフト領域および前記ソース領域は、前記ソース領域およびドレインドリフト領域が、前記トレンチの側壁に隣接した前記エピタキシャル層のチャネル領域によって分離されるような状態の下で形成される、工程。
【請求項２０】
エピタキシャル層を設けるステップは、前記基板上に前記第２の導電型のエピタキシャル層を成長させるステップを含む、請求項１９に記載の工程。
【請求項２１】
エピタキシャル層を設けるステップは、前記第１の導電型のエピタキシャル層を成長させ、かつ前記第１の導電型とは反対の第２の導電型のドーパントを前記エピタキシャル層に注入するステップを含む、請求項１９に記載の工程。
【請求項２２】
前記第２の導電型の前記ドーパントを前記エピタキシャル層および前記基板の間のインターフェイスに拡散させるために、前記エピタキシャル層を加熱するステップを含む、請求項２１に記載の工程。
【請求項２３】
ボディ領域を形成するために前記第２の導電型のドーパントを前記エピタキシャル層に注入するステップを含む、請求項１９に記載の工程。
【請求項２４】
ドーパントの領域を形成するために前記トレンチの底部を通して前記第１の導電型のドーパントを注入するステップは、３０ｋｅＶから３００ｋｅＶのエネルギでドーパントを注入するステップを含む、請求項１９に記載の工程。
【請求項２５】
ドーパントの深い層を形成するために、前記トレンチの底部を通して前記第１の導電型
のドーパントを注入するステップは、３００ｋｅＶから３．０ＭｅＶのエネルギでドーパントを注入するステップを含む、請求項１９に記載の工程。
【請求項２６】
電力ＭＯＳＦＥＴを製造する工程であって、
第１の導電型の基板を設けるステップと、
前記基板にエピタキシャル層を成長させるステップと、
前記エピタキシャル層にトレンチを形成するステップと、
前記トレンチの真下にドーパントの第１の領域を形成するために、前記トレンチの底部を通して前記第１の導電型のドーパントを注入するステップと、
前記トレンチの真下にドーパントの第２の領域を形成するために、前記トレンチの底部を通して前記第１の導電型のドーパントを注入するステップとを含み、前記第１のおよび第２の領域は前記注入の直後に互いに重なり合い、前記第１のおよび第２の領域は、前記トレンチおよび前記基板の間に延在するスタックにおいて配置され、前記工程はさらに、
前記トレンチの底部および側壁に沿って絶縁層を形成するステップと、
導電性のゲート材料を前記トレンチに導入するステップと、
ソース領域を形成するために、前記第１の導電型のドーパントを前記エピタキシャル層に導入するステップとを含み、前記ドレインドリフト領域および前記ソース領域は、前記ソース領域およびドレインドリフト領域が前記トレンチの側壁に隣接した前記エピタキシャル層のチャネル領域によって分離されるような状態の下で形成される、工程。
【請求項２７】
前記基板は、前記第１のおよび第２の領域を形成するために、前記ドーパントの注入の後でいかなる実質的な熱処理にもかけられない、請求項２６に記載の工程。
【請求項２８】
電力ＭＯＳＦＥＴを製造する工程であって、
第１の導電型の基板を設けるステップと、
前記基板上にエピタキシャル層を成長させるステップと、
前記エピタキシャル層にトレンチを形成するステップと、
前記トレンチの真下にドーパントの複数のドーパント領域を形成するために、複数の予め定められたエネルギで前記トレンチの底部を通して前記第１の導電型のドーパントを注入するステップとを含み、前記注入の直後に前記ドーパント領域の隣接する領域は重なり合って、前記トレンチおよび前記基板の間に延在するスタックを形成し、前記工程はさらに、
前記トレンチの底部および側壁に沿って絶縁層を形成するステップと、
導電性のゲート材料を前記トレンチに導入するステップと、
ソース領域を形成するために前記第１の導電型のドーパントを前記エピタキシャル層に導入するステップとを含み、前記ドレインドリフト領域および前記ソース領域は、前記ソース領域およびドレインドリフト領域が、前記トレンチの側壁に隣接した前記エピタキシャル層のチャネル領域によって分離されるような状態の下で形成される、工程。
【請求項２９】
第１の導電型の基板と、
前記基板上のエピタキシャル層とを含み、前記エピタキシャル層は、一般的に、前記第１の導電型とは反対の第２の導電型であり、トレンチは前記エピタキシャル層に形成され、前記電力ＭＯＳＦＥＴはさらに、
前記トレンチの底部および側壁に沿った絶縁層と、
前記トレンチにおける導電性のゲートと、
前記エピタキシャル層の表面に隣接したソース領域と、
前記トレンチの底部から前記基板にわたる前記エピタキシャル層を通して延在する前記第１の導電型のドレインドリフト領域とを含み、前記ドレインドリフト領域は、前記第２の導電型の前記エピタキシャル層の一部とのＰＮ接合部を形成する、電力ＭＯＳＦＥＴ。
【請求項３０】
前記ドレインドリフト領域の断面積の少なくとも７５％は、前記トレンチの直下に配置される、請求項２９に記載の電力ＭＯＳＦＥＴ。
【請求項３１】
前記ドレインドリフト領域の断面積の少なくとも９０％は、前記トレンチの直下に配置される、請求項３０に記載の電力ＭＯＳＦＥＴ。
【請求項３２】
前記ＰＮ接合部は前記トレンチの側壁で交わる、請求項２９に記載の電力ＭＯＳＦＥＴ。
【請求項３３】
前記ＰＮ接合部は前記ドレインドリフト領域の内部に向かって凹んでいる、請求項２９に記載の電力ＭＯＳＦＥＴ。
【請求項３４】
前記ドレインドリフト領域は、異なるエネルギで製造される複数の注入物を含む、請求項２９に記載の電力ＭＯＳＦＥＴ。
【請求項３５】
前記エピタキシャル層は、異なるドーピング濃度を有する２つの副層を含む、請求項２９に記載の電力ＭＯＳＦＥＴ。
【請求項３６】
前記エピタキシャル層における前記第２の導電型のボディ領域を含む、請求項２９に記載の電力ＭＯＳＦＥＴ。
【請求項３７】
前記ボディ領域の下縁は、前記トレンチの底部よりも低いレベルにある、請求項３６に記載の電力ＭＯＳＦＥＴ。
【請求項３８】
前記ボディ領域は前記基板へと延在する、請求項３７に記載の電力ＭＯＳＦＥＴ。
【請求項３９】
第１の導電型の基板と、
前記基板上のエピタキシャル層とを含み、前記エピタキシャル層は、一般的に、前記第１の導電型とは反対の第２の導電型であり、トレンチは前記エピタキシャル層を通して前記エピタキシャル層の表面から前記基板に延在し、さらに、
前記トレンチの底部および側壁に沿った絶縁層と、
前記トレンチにおける導電性のゲートと、
前記エピタキシャル層の前記表面および前記トレンチの側壁に隣接した前記第１の導電型のソース領域とを含む、電力ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２００１年７月３日出願の、共同所有された一部継続出願第０９／８９８，６５２号であり、ここにその全体が引用により援用される。
【０００２】
発明の分野
本発明は、電力ＭＯＳＦＥＴに関し、特に、優れたオン抵抗および降伏の特徴を有するトレンチゲートの電力ＭＯＳＦＥＴに関する。本発明はまた、このようなＭＯＳＦＥＴを製造するための工程に関する。
【背景技術】
【０００３】
発明の背景
従来のトレンチゲートの電力ＭＯＳＦＥＴ１０が図１の断面図に示されている。ＭＯＳＦＥＴ１０は、Ｎ＋半導体基板１１に形成され、この半導体基板上にＮエピタキシャル層１２が成長する。ゲート１３がトレンチ１４に形成され、このトレンチはＮエピタキシャル（Ｎエピ）層１２の上面から下方に延在する。このゲートは、典型的に多結晶シリコン（ポリシリコン）から製造され、酸化物層１５によってＮエピ層１２から電気的に絶縁される。ゲート１３に与えられる電圧は、Ｐボディ１７におけるトレンチ１４の壁に隣接して位置するチャネルを通って、Ｎ＋ソース１６およびドレイン１８の間を流れる電流を制御する。ドレイン１８は、Ｎエピ層１２およびＮ＋基板１１を含む。金属接触層１９は、Ｎ＋ソース１６と、およびＰ＋ボディ接触領域２０を通してＰボディ１７と電気接触する。同様の金属接触層（図示せず）は、典型的にドレイン１８の底部側との電気接触をもたらす。
【０００４】
理想的に、ＭＯＳＦＥＴは、電源切断時に無限抵抗であり、かつ電源投入時にゼロ抵抗である完全なスイッチとして動作する。実際には、この目標は達成することができないが、ＭＯＳＦＥＴの効率の２つの重要な基準は、そのオン抵抗およびアバランシェ降伏電圧（以下「降伏電圧」）である。別の重要な基準は、どこで降伏が生じるかである。ドレインは通常、ソースに対して正にバイアスされるため、接合部２１は逆バイアスされ、アバランシェ降伏が、通常、電界が最大になるトレンチの角で生じる。降伏は、ゲート酸化物層１５に損傷を与えるまたはこれを破壊する可能性のあるホットキャリアを生成する。したがって、降伏がトレンチ１４から離れてバルクシリコンで生じるようにデバイスを設計することが望ましい。
【０００５】
ＭＯＳＦＥＴの別の重要な特徴はそのしきい値電圧であり、これはチャネルにおける反転層を生成するためにゲートに与えられる必要のある電圧であり、これによってデバイスの電源を入れる。多くの場合において、低いしきい値電圧を有することが望ましく、これはチャネル領域が軽くドープされることを必要とする。しかしながら、チャネルを軽くドープすると、パンチスルー降伏の危険性が増し、これは、接合部２１のまわりの空乏領域が拡大してチャネルを越えてソースに到達するときに生じる。この空乏領域は、ボディ領域がより軽くドープされたときにさらに速く拡大する。
【０００６】
トレンチの角で磁界の強度を減じ、かつトレンチから離れてバルクシリコンにおける降伏を促進するための１つの技術が、ブールーシー（Bulucea）等に付与された米国特許第５，０７２，２６６号（「ブールーシー特許」）において教示されている。この技術は、図２に示されており、図２はＭＯＳＦＥＴ２５を示しているが、これは、深いＰ＋拡散２７がＰボディ１７からトレンチの底部よりも下のレベルに下方に延在する点を除いては、
図１のＭＯＳＦＥＴ１０と同様である。深いＰ＋拡散２７は、トレンチの角２９におけるその強度を減じるように磁界を形作るという効果を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ブールーシー特許の技術は、ＭＯＳＦＥＴの降伏の性能を向上させるが、図２で“ｄ”と示されるセルピッチに下限値を設ける。なぜなら、セルピッチが過度に減じられると、深いＰ＋拡散からのドーパントがＭＯＳＦＥＴのチャネル領域に入り、そのしきい値電圧を増加させるからである。セルピッチを減じると、ＭＯＳＦＥＴのセルの周囲の長さ全体が増加し、電流のためのより広いゲート幅が与えられることにより、ＭＯＳＦＥＴのオン抵抗が減じられる。したがって、ＭＯＳＦＥＴの降伏特徴を改善するためにブールーシー特許の技術を用いると、ＭＯＳＦＥＴのオン抵抗を減じることがより一層難しくなる。
【０００８】
概して言えば、電力ＭＯＳＦＥＴの設計では、しきい値電圧および降伏電圧の間で、ならびにデバイスのオン抵抗および降伏特徴の間で妥協することが必要とされる。したがって、製造プロセスに過度の複雑さを加えることなく、これらの妥協を回避または最小にするＭＯＳＦＥＴ構造が明らかに必要である。
【課題を解決するための手段】
【０００９】
発明の概要
本発明に従うと、電力ＭＯＳＦＥＴが第１の導電型の半導体基板に形成され、この第１の導電型の半導体基板の上に第２の導電型のエピタキシャル層が重なる。トレンチはエピタキシャル層に形成される。電力ＭＯＳＦＥＴはゲートを含み、このゲートは、トレンチに位置付けられ、トレンチの側壁および底部に沿って延在する絶縁層によってエピタキシャル層から電気的に絶縁される。エピタキシャル層は、第１の導電型のソース領域を含み、上記ソース領域は、エピタキシャル層の上面に隣接して配置され、上記エピタキシャル層はさらに、トレンチの壁、すなわち第２の導電型のベースまたはボディ、および基板からトレンチの底部に延在する第１の導電型のドレインドリフト領域、ドレインドリフト領域と、基板からトレンチの側壁に延在するボディとの間の接合部を含む。電力ＭＯＳＦＥＴは、しきい値調整注入物を選択的に含むことができ、エピタキシャル層は、異なるドーパント濃度を有する２つ以上の複層（「段をつけたエピ層」）を含むことができる。
【００１０】
代替の実施例において、トレンチはエピタキシャル層全体を通して基板に延在し、ドレインドリフト領域は必要ない。
【００１１】
本発明は、電力ＭＯＳＦＥＴを製造する工程を含み、第１の導電型の基板を設けるステップと、基板上に第１の導電型と反対の第２の導電型のエピタキシャル層を成長させるステップと、エピタキシャル層にトレンチを形成するステップと、ドレインドリフト領域を形成するために、トレンチの底部を通して第１の導電型のドーパントを導入するステップとを含み、ドレインドリフト領域は、基板およびトレンチの底部の間に延在し、上記工程はさらに、トレンチの底部および側壁に沿った絶縁層を形成するステップと、導電性のゲート材料をトレンチに導入するステップと、ソース領域を形成するために、第１の導電型のドーパントをエピタキシャル層に導入するステップとを含み、ドレインドリフト領域およびソース領域は、ソース領域およびドレインドリフト領域がトレンチの側壁に隣接したエピタキシャル層のチャネル領域によって分離されるような条件の下で形成される。ドレインドリフト領域を形成するために用いられるドーパントは、トレンチをエッチングするために用いられるのと同じマスクを通って注入され得る。
【００１２】
ドレインドリフト領域を形成するための複数の方法がある。以下は複数の例である。第１の導電型のドーパントを、実質的にその後でドーパントが拡散しないように、トレンチ
の底部および基板の間の領域に注入し得る。ドーパントは、トレンチの底部直下の領域に、より少ないエネルギで注入され得、それが基板に合流するまで下方に拡散され得る。ドーパントの「深い」浸漬領域を、基板およびエピタキシャル層の間のインターフェイスにまたはその近くに形成し得、ドーパントは、それがトレンチの底部に到達するまで上方に拡散され得る。深い領域は、比較的高いエネルギでトレンチ底部を通してドーパントを注入することによって形成され得る。基板／エピタキシャル層のインターフェイス近くのドーパントの深い領域およびトレンチの直下のドーパントの領域の双方を形成し得、この領域は、それが合流するまでそれぞれ上方および下方に拡散され得る。一連の注入がトレンチの底部を通して行なわれて、ともにドレインドリフト領域を形成する領域の「スタック」が生成され得る。
【００１３】
基板上に第２の導電型のエピタキシャル層を成長させる代わりに、第１の導電型のエピタキシャル層を成長させ得、第２の導電型のドーパントをエピタキシャル層に注入し、かつドーパントが基板およびエピタキシャル層の間のインターフェイスに到達するまで、下方に拡散させ得る。
【００１４】
第１の導電型または第２の導電型のエピタキシャル層が用いられるかどうかにかかわらず、第２の導電型のドーパントを注入して、より大量にドープされたボディの拡散またはしきい値調整注入物を形成し得る。
【００１５】
代わりに、トレンチをエピタキシャル層を通して基板に延在させることができる。この実施例において、ドレインドリフト領域は不必要になる。
【００１６】
本発明のＭＯＳＦＥＴは、以下のものを含む複数の利点を有する。ドレインドリフト領域は、エピタキシャル層の第２の導電型の一部によって横方向に囲まれるため、より効果的な空乏が生じ、より多くの第１の導電型のドーパントをドレインドリフト領域に注ぐことができるために、ＭＯＳＦＥＴのオン抵抗が低下する。チャネル領域におけるドーパントのプロファイルは比較的平坦であるため、ＭＯＳＦＥＴは、そのしきい値電圧を増加させることなく、パンチスルー降伏の影響を受けにくくすることができる。エピタキシャル層の第２の導電型の一部は、ドレインドリフト領域の場所を除いて基板に延在するため、デバイスを終端させるための追加の第２の導電型の層を形成する必要はない。ブールーシー特許の深く拡散するための分離したマスクおよび終端領域を排除することができる。ブールーシー特許の深いボディの拡散を排除することによって、セル密度を増大させかつオン抵抗を減じることができる。
【００１７】
本発明に従った電力ＭＯＳＦＥＴは、たとえば六角形のもしくは正方形の閉じたセル、または長手方向のストリップの形態をしたセルを含むいかなる種類のセルの幾何学的形状においても製造することができる。
【発明を実施するための最良の形態】
【００１８】
発明の説明
本発明に従った電力ＭＯＳＦＥＴの断面図が図３に示されている。ＭＯＳＦＥＴ３０はＮ＋基板３２に形成され、このＮ＋基板の上にエピ層３４が重なり、エピ層は一般的にＰタイプの不純物（以下Ｐエピ層３４と呼ぶ）でドープされる。Ｎ＋基板３２は、たとえば５×１０-4ｏｈｍ−ｃｍ（Ω・ｃｍ）から５×１０-3ｏｈｍ−ｃｍの抵抗性を有することができ、Ｐエピ層３４は、ホウ素で１×１０15ｃｍ-3から５×１０17ｃｍ-3の濃度までドープすることができる。Ｎ＋基板３２は、典型的に約２００ミクロン（μｍ）の厚さであり、エピ層３４は２ミクロン（μｍ）から５ミクロン（μｍ）の厚さとすることができる。
【００１９】
トレンチ３５はＰエピ層３４に形成され、トレンチ３５はポリシリコンゲート３７を含む。ゲート３７は、トレンチ３５の側壁および底部に沿って延在する酸化物層３９によってＰエピ層３４から電気的に絶縁される。ＭＯＳＦＥＴ３０はまた、Ｐエピ層３４の上面に隣接するＮ＋ソース領域３６、およびトレンチ３５の側壁、ならびにＰ＋ボディ接触領域３８を含む。Ｐエピ層３４の残りの部分は、Ｐタイプのベースまたはボディ３４Ａを形成する。ボディ３４Ａは、Ｐエピ層３４およびＮ＋基板３２の間のインターフェイスと実質的に一致するＮ＋基板３２との接合部を形成する。金属層３１は、Ｎ＋ソース領域と、およびＰ＋ボディ接触領域３８を通してＰボディ３４Ａと電気接触する。
【００２０】
さらに、本発明に従うと、Ｎドレインドリフト領域３３は、Ｎ＋基板３２およびトレンチ３５の底部の間に延在する。Ｎドレインドリフト領域３３およびＰボディ３４Ａの接合部３３Ａは、Ｎ＋基板３２およびトレンチ３５の側壁の間に延在する。Ｎドレインドリフト領域は、リンでたとえば５×１０15ｃｍ-3から５×１０17ｃｍ-3の濃度までドープすることができる。
【００２１】
図８Ａは、ＭＯＳＦＥＴ３０のドーピング濃度のグラフである。このグラフは、コンピュータシミュレーションプログラムＳＵＰＲＥＭＥによって作成され、チャネル領域を通した垂直断面である。示された曲線は、ヒ素およびホウ素のドーピング濃度を示し、第３の曲線は正味のドーピング濃度を示している。図８Ｂは、トレンチの底部を横断する垂直断面の同様のグラフである。図８Ａの水平軸は、Ｐエピ層の表面よりも下のミクロンの距離であり、図８Ｂの水平軸は、トレンチの底部よりも下のミクロンの距離である。図８Ａおよび８Ｂの垂直軸は、ａｔｏｍｓ／ｃｍ-3のドーピング濃度の対数10である。なお、図８ＡではＰエピ層３４における背景ドーパントであるホウ素の濃度は、比較的平坦であり、チャネル領域を支配する。チャネル領域からソースまたはドレインに動くと、ヒ素のドーピング濃度が増加する。
【００２２】
図９Ａおよび９Ｂは、それぞれ図８Ａおよび８Ｂと同じ断面におけるドーピング濃度のグラフである。しかしながら、図９Ａおよび９Ｂは、コンピュータシミュレーションプログラムＭＥＤＩＣＩを用いて作成され、ＮタイプであれＰタイプであれ、正味のドーピング濃度のみを示している。
【００２３】
ＳＵＰＲＥＭＥおよびＭＥＤＩＣＩシミュレーションは、ＳＵＰＲＥＭＥが横方向に置き換えられた他の位置におけるドーパントの影響を考慮に入れることなく、単一の垂直断面におけるドーピング濃度のみを考慮する一方で、ＭＥＤＩＣＩは図の二次元の平面におけるすべてのドーパントを考慮に入れるという点で、異なる。
【００２４】
以下は、ＭＯＳＦＥＴ３０の利点の一部である。
【００２５】
１．アバランシェ降伏は、一般的に、（たとえば図３で示された位置４５における）トレンチから離れた、Ｎ＋基板３２およびＰエピ層３４の間のインターフェイスで生じる。これによって、降伏領域で生じるホットキャリアによるゲート酸化物層への損傷が回避される。
【００２６】
２．電界が最大に達するトレンチの角におけるゲート酸化物が、破壊から保護される。
【００２７】
３．所与のしきい値電圧につき、高いパンチスルー降伏電圧を得ることができる。Ｎドレインドリフト領域およびＰボディの間の接合部は、Ｎ＋基板へと下方に延在する。図１０に示されるように、ＭＯＳＦＥＴが逆バイアスされるときに、空乏領域は、接合部全体に沿って延在し、結果としてチャネルの領域における空乏領域は、ソース領域（矢印を参照）に向かって迅速に拡大しない。これは、パンチスルー降伏をもたらす条件である。
【００２８】
４．別の理由で、所与のしきい値電圧につき、より高いパンチスルー降伏電圧を得ることができる。図１３Ａに示されるように、拡散したボディを有する従来のＭＯＳＦＥＴにおいて、ボディのドーパント濃度は、Ｎエピ（ドリフト領域）に接近すると次第に低下する。しきい値電圧は、ピークのドーピング濃度ＮA peakによって決定される。パンチスルー降伏電圧は、（図１３ＡのＰボディの曲線の下の領域で示される）チャネル領域における合計電荷量Ｑchannelによって決定される。本発明のＭＯＳＦＥＴにおいて、このドーピングのプロファイルは図１３Ｂに示され、Ｐエピ層のドーパントのプロファイルは比較的平坦である。したがって、チャネルにおける合計電荷が大きくなる一方で、ＮA peakは同じとすることができ、より高いパンチスルー降伏電圧がもたらされる。
【００２９】
５．（ブールーシー特許において教示されたような）各セルにおける深いボディ拡散がないため、追加のＰタイプのドーパントがチャネル領域に入り、ＭＯＳＦＥＴのしきい値電圧を上げることを懸念することなしに、セルピッチを減じることができる。したがって、セル記憶密度を増加することができる。これによってデバイスのオン抵抗が減じられる。
【００３０】
６．従来のトレンチＭＯＳＦＥＴにおいて、軽くドープされた「ドリフト領域」は、チャネルおよび大量にドープされた基板の間に形成されることが多い。ドリフト領域におけるドーピング濃度は、或るレベルよりも下に保たれなければならない。なぜなら、さもなければ、効果的な空乏が得られず、トレンチの角における電界の強度が非常に強くなるからである。ドリフト領域におけるドーピング濃度を低く保つことによって、デバイスのオン抵抗が増加する。対照的に、本発明のＮドレインドリフト領域３３は、より大量にドープすることができる。なぜならＮドレインドリフト領域３３の形状、ならびにＮドレインドリフト領域３３およびＰボディ３４Ａの間の接合部の長さは、より効果的な空乏を与えるからである。より大量にドープされたＮドレインドリフト領域３３は、デバイスのオン抵抗を減じる。
７．図１１Ａに示されるように、ＭＯＳＦＥＴの終端領域における分離したＰタイプの拡散の必要はない。なぜならＰエピ層は、Ｎドレイン領域が配置される場所を除いて、Ｎ＋基板に延在するからである。図１１（Ｂ）は、Ｐタイプの拡散１１０を含む従来のＭＯＳＦＥＴの終端領域を示している。Ｐタイプの終端拡散またはフィールドリングを排除することによって、マスクステップの数が減じられる。たとえば、以下に記載するように、図５Ａ−５Ｌに示された工程では、ほんの５つのマスクステップが必要なだけである。
【００３１】
図４に示されたＭＯＳＦＥＴ４０は、ＭＯＳＦＥＴ４０がしきい値電圧調整注入物４２を含むという点を除いて、ＭＯＳＦＥＴ３０と同様の代替の実施例である。実例として、このような注入物は、ＭＯＳＦＥＴ４０のしきい値電圧を０．６Ｖから１．０Ｖに増加させることができる。
【００３２】
図５Ａ−５Ｌは、ＭＯＳＦＥＴ３０および４０を形成するステップを示している。なお、これらの図は必ずしも同じ割合で描かれていない。
【００３３】
この工程は、Ｎ＋基板３２で始まり（図５Ａ）、その上にＰエピ層３４を公知の工程で成長させる（図５Ｂ）。次に、１１５０℃の蒸気において約５０分間加熱することによって、薄い酸化物層５１をＰエピ層３４の表面に成長させる（図５Ｃ）。酸化物層５１は、デバイスの「活性領域」から（すなわち活性ＭＯＳＦＥＴセルが配置されるべき領域から）マスクおよび除去され、これは終端領域およびゲートパッド領域に残される（図５Ｄ）。
【００３４】
次に、フォトレジストマスク５２をＰＡＰ層３４に形成し、トレンチ３５が反応性イオ
ンエッチング（ＲＩＥ）工程によって形成される。この工程は、トレンチの底部がＮ＋基板３２に到達する前に終端される（図５Ｅ）。
【００３５】
フォトレジストマスク５２を適所に残すと、リンを、ドーズ量１×１０13ｃｍ-2から１×１０14ｃｍ-2、および１００ｋｅＶから２．０ＭｅＶのエネルギで、トレンチ３５の底部を通して注入して、Ｎドレインドリフト領域３３を生じる（図５Ｆ）。リンのかなりの拡散および結果として生じるＮドレインドリフト領域３３の拡大を回避するために、構造がその後でさらされる熱量は、６０分間約９５０℃の等価に制限されるか、または構造は９０秒間１０５０℃の高速熱アニール（ＲＴＡ）にさらすことができる。いずれの場合においても、Ｎドレインドリフト領域３３は、図５Ｆに示された小型の形状を本質的に保持する。有利なことに、図５Ｆの断面図において、Ｎドレインドリフト領域３３の少なくとも７５％および好ましくは９０％がトレンチ３５の直下に配置される。
【００３６】
代わりに、Ｎドレインドリフト領域３３は、３０ｋｅＶから３００ｋｅＶ（典型的に１５０ｋｅＶ）の低いエネルギで、リンをトレンチの底部の直下のレベルに注入することによって、かつ１０分から１２０分間、１０５０℃から１１５０℃（典型的に９０分間１１０℃）で加熱してリンを拡散させることによって、形成することができ、Ｎドレインドリフト領域３３が、図５Ｇに示される種類の形状まで下方におよび横方向に拡大するようにする。
【００３７】
工程の別の変形において、深い層１０６は、比較的高いエネルギ（たとえば３００ｋｅＶから３ＭｅＶ）で、およびドーズ量１×１０12から１×１０14ｃｍ-2で、たとえば図１５（Ａ）に示されたトレンチよりも低いレベルにリンを注入することによって形成することができ、熱工程（たとえば９００から１１００℃）を用いて、それがトレンチの底部に到達するまでリンを上方に拡散させることができる。これによって、図１５（Ｂ）に示されるようなドレインドリフト領域１０８が生じる。これは、注入の後でドーパントがトレンチの底部からＮ＋基板およびＰエピ層の間のインターフェイスに延在する図５Ｆと関連して、または注入の後でドーパントがトレンチの底部の直下にある図５Ｇに関連して上述した工程から区別することができる。深い層１０６を形成するためにＮタイプのドーパントを比較的高いエネルギで注入するときに、トレンチの深さ、Ｐエピ層１００の厚さ、および注入エネルギのばらつきによって、層１０６が、（たとえばＰエピ層１００が厚いおよび／もしくはトレンチの深さが浅ければ）インターフェイスよりも上か、または（たとえばＰエピ層１００が薄いおよび／もしくはトレンチの深さが深ければ）Ｎ＋基板１０２に配置され得る。
【００３８】
図１６は、トレンチの底部で始まる垂直断面におけるドレインドリフト領域１０８のドーピングのプロファイルの一般的な形状を示している。示されるように、ドレインドリフト領域におけるＮタイプのドーパント濃度は、トレンチの底部よりも下の距離が増すと単調に増加する。これは、図９Ｂに示されたような低いエネルギの工程を用いて形成されたＭＯＳＦＥＴのトレンチよりも下のドーピングのプロファイルと区別することができ、図９Ｂではドーピング濃度が最初はトレンチの底部よりも低下し、次にＮ＋基板の付近で増加している。
【００３９】
高いエネルギ工程および上方の拡散を用いて、深い注入層からのＮタイプのドーパントは、主としてトレンチの直下の領域に制限されかつより小さなセルピッチを許容するＮドレインドリフト領域をもたらす。これは、制御が容易であり、より高い処理能力を与える。
【００４０】
代わりに、ドレインドリフト領域を形成するのに、上方の拡散、下方の拡散の工程を組合わせて用いることができる。図１７（Ａ）に示されるように、深いＮ層（１０６）（た
とえばリン）を、上述のような高いエネルギの注入プロセスによってＮ＋基板１０２およびＰエピ層１００のインターフェイスに形成する。Ｎタイプのドーパントを、より低いエネルギでトレンチの底部を通して注入して、Ｎ領域１２０を形成する。好ましくは、注入は、トレンチを形成するために用いられるマスク層１２６における開口を通して行なわれる。次に、構造をたとえば９００℃まで加熱する。深いＮ層１０６は上方に、かつＮ領域１２０は下方に、それが合流するまで拡散して、図１７（Ｂ）に示されるようなＮタイプのドレインドリフト領域１２２を形成する。
【００４１】
さらに別の代替例では、連続的に高いエネルギで一連の３つ以上のＮプラントを有するドレインドリフト領域を形成して、図１８に示されるような重なり合う注入領域のスタック１２４を形成する。このスタック１２４は、４つの注入領域１２４Ａ−１２４Ｄを含むが、４つ未満または４つを超える注入物を用いてスタックを形成することもできる。このスタックは、本質的に拡散することなしに（すなわち加熱することなしに）形成することができ、または、加熱してドーパントを拡散させかつ領域１２４Ａ−１２４Ｄの間の重複量を増加させることができる。
【００４２】
プロセスの終わりに、高いエネルギであれ低いエネルギであれ、Ｎドレインドリフト領域は、Ｎ＋基板３２からトレンチ３５の底部に延在する。多くの場合、ドレインドリフト領域およびＰボディ３４Ａの間のＰＮ接合部は、Ｎ＋基板３２からトレンチ３５の側壁に延在し、ドレインドリフト領域に向かって凹んだ弧の形態である（図５Ｇ）。
【００４３】
図５Ｇに示された工程の説明の続きとして、次にゲート酸化物層３９をＰエピ層３４の表面に、ならびにトレンチ３５の底部および側壁に、典型的に約５００Åの厚さまで成長させる。
【００４４】
次に、ポリシリコン層５３をゲート酸化物層３９の上に堆積して、トレンチ３５を充填する（図５Ｈ）。ＮチャネルＭＯＳＦＥＴにおいてポリシリコン層５３は、典型的に５×１０19ｃｍ-3の濃度までリンでドープされる。
【００４５】
ポリシリコン層５３をエッチバックして、その上面が実質的にＰエピ層３４の表面と同一平面上になるようにする。酸化物層５４を熱酸化または熱成長によってゲートの上部に形成する（図５Ｉ）。
【００４６】
選択的に、しきい値電圧が調整される場合、しきい値電圧調整注入物４２が形成される。注入物４２は、たとえば、ドーズ量５×１０12ｃｍ-2で、および１５０ｋｅＶのエネルギで、Ｐエピ層３４の表面を通してホウ素を注入することによって形成され（図５Ｊ）、ＭＯＳＦＥＴのチャネルを形成するＰエピ層３４の一部において１×１０17ｃｍ-3のＰタイプの原子の濃度を生じる。図１２（Ａ）は、チャネルを通した垂直断面のドーパントのプロファイルを示すグラフであり、しきい値調整注入物を示しており、かつこのしきい値調整注入物が典型的にソース領域の直下のチャネルの領域に配置されることを示している。ＭＯＳＦＥＴのしきい値電圧は、しきい値調整注入物のピークのドーピング濃度ＮA peakによって決定される。デバイスのしきい値電圧を調整する必要がない場合、このステップを省略することができる。
【００４７】
代わりに、図１２（Ｂ）のグラフに示したように、ボディ注入を行なうことができる。ボディ注入物は、しきい値調整注入物と幾分か類似しているが、使用されるエネルギが高く、結果としてボディ注入物は、Ｐエピ層およびＮドレインドリフト領域の間の接合部に近いレベルまで延在する。ＭＯＳＦＥＴのしきい値電圧は、ボディ注入物のピークのドーピング濃度ＮA peakによって決定される。
【００４８】
別の実施例において、ホウ素等のＰタイプの不純物は、ボディドーパントとして注入され、ドーパントがエピ層および基板の間のインターフェイスに到達するまで注入される。このような実施例は、図１４（Ａ）および図１４（Ｂ）に示されている。エピ層１００を、ＮタイプまたはＰタイプの不純物で軽くドープし得る。図１４（Ｂ）に示されるように、ホウ素は注入および拡散されたときに、Ｐボディ領域１０４がＮ＋基板１０２上に形成される。代わりに、Ｐボディ拡散は、図１９のＰボディ１２８によって明示されるように、トレンチの底部よりも下であるが、エピ層および基板の間のインターフェイスよりも上のレベルに注入され得る。
【００４９】
図１４（Ｂ）に示されるようなＰボディ１０４または図１９に示されるようなＰボディ１２８を含む構造を、本明細書に記載されたドレインドリフト領域を形成するための工程のすべてにおいて用いることができる。これは、深い注入層の上方の拡散を含む図１５（Ａ）および１５Ｂに示された工程、深い注入層の上方の拡散およびトレンチの底部より下の注入領域の下方の拡散を含む図１７（Ａ）および１７Ｂに示された工程、ならびに、重なり合う領域のスタックを形成するのに異なるエネルギでの多数のＮタイプの領域の注入を含む図１８に示された工程を含む。
【００５０】
次に、従来のマスキング工程およびフォトリソグラフィ工程を用いて、Ｎ＋ソース領域３６およびＰ＋ボディ接触領域３８をＰエピ層３４の表面に形成する（図５Ｋ）。たとえば、Ｎ＋ソース領域に、１×１０20ｃｍ-3の濃度を生じる、ドーズ量５×１０15ｃｍ-2、および８０ｋｅＶのエネルギで、ヒ素を注入することができ、Ｐ＋ボディ接触領域３８に、５×１０19ｃｍ-3のドーパント濃度を生じる、ドーズ量１×１０15ｃｍ-2、および６０ｋｅＶのエネルギでホウ素を注入することができる。
【００５１】
最後に、金属層３１、好ましくはアルミニウムを、Ｎ＋ソース領域３６およびＰ＋ボディ接触領域３８とのオーミック接触においてＰエピ層３４の表面上に堆積する。
【００５２】
図６は別の代替の実施例を示している。ＭＯＳＦＥＴ６０は、ＭＯＳＦＥＴ３０と類似しているが、Ｐエピ層３４は副層Ｐｅｐｉ１およびＰｅｐｉ２に分割される。公知の工程を用いて、エピ層が成長している間にドーパントガスの流量を変えることによって、副層を有するエピ層を形成することができる。代わりに、ドーパントをエピ層３４の上方部分に注入することによって、副層Ｐｅｐｉ１を形成することができる。
【００５３】
副層Ｐｅｐｉ１のドーパント濃度は、副層Ｐｉｐｅ２のドーパント濃度よりも高くまたは低くすることができる。ＭＯＳＦＥＴのしきい値およびパンチスルー降伏は、副層Ｐｅｐｉ１のドーピング濃度の関数であり、一方でＭＯＳＦＥＴのアバランシェ降伏電圧およびオン抵抗は、副層Ｐｅｐｉ２のドーピング濃度の関数である。したがって、この実施例のＭＯＳＦＥＴにおいて、しきい値電圧およびパンチスルー降伏電圧を、アバランシェ降伏電圧およびオン抵抗から独立して設計することができる。Ｐエピ層３４は、異なるドーピング濃度を有する２を超える副層を含み得る。
【００５４】
図７は、別の代替の実施例を示している。ＭＯＳＦＥＴ７０において、ドレインドリフト領域３３は省略され、トレンチ３５は完全にＰエピ層３４を通してＮ＋基板３２に延在する。この実施例は、特に低電圧（たとえば５Ｖまたはそれ未満）のＭＯＳＦＥＴに好適である。
【００５５】
本発明の複数の特定の実施例が記載されてきたが、これらの実施例は例示的なものに過ぎない。当業者は、複数の追加の実施例が本発明の広い原理に従って製造され得ることを理解するであろう。たとえば、上述の実施例は、ＮチャネルＭＯＳＦＥＴであるが、ＭＯＳＦＥＴにおけるさまざまな領域の導電率を反転させることによって本発明に従ってＰチ
ャネルＭＯＳＦＥＴを製造してもよい。
【図面の簡単な説明】
【００５６】
【図１】従来のトレンチゲートのＭＯＳＦＥＴの断面図である。
【図２】米国特許第５，０７２，２６６号において教示されたようなゲート酸化物層を保護するための深い拡散を含むトレンチゲートのＭＯＳＦＥＴの断面図である。
【図３】本発明に従ったトレンチＭＯＳＦＥＴの断面図である。
【図４】しきい値調整注入物を含む本発明に従ったトレンチＭＯＳＦＥＴの断面図である。
【図５Ａ】図３および４のＭＯＳＦＥＴを製造する工程を示す断面図である。
【図５Ｂ】図３および４のＭＯＳＦＥＴを製造する工程を示す断面図である。
【図５Ｃ】図３および４のＭＯＳＦＥＴを製造する工程を示す断面図である。
【図５Ｄ】図３および４のＭＯＳＦＥＴを製造する工程を示す断面図である。
【図５Ｅ】図３および４のＭＯＳＦＥＴを製造する工程を示す断面図である。
【図５Ｆ】図３および４のＭＯＳＦＥＴを製造する工程を示す断面図である。
【図５Ｇ】図３および４のＭＯＳＦＥＴを製造する工程を示す断面図である。
【図５Ｈ】図３および４のＭＯＳＦＥＴを製造する工程を示す断面図である。
【図５Ｉ】図３および４のＭＯＳＦＥＴを製造する工程を示す断面図である。
【図５Ｊ】図３および４のＭＯＳＦＥＴを製造する工程を示す断面図である。
【図５Ｋ】図３および４のＭＯＳＦＥＴを製造する工程を示す断面図である。
【図５Ｌ】図３および４のＭＯＳＦＥＴを製造する工程を示す断面図である。
【図６】段をつけたエピタキシャル層に形成された本発明に従ったトレンチＭＯＳＦＥＴの断面図である。
【図７】トレンチが大量にドープされた基板に延在する本発明に従ったトレンチＭＯＳＦＥＴの断面図である。
【図８Ａ】コンピュータシミュレーションプログラムＳＵＰＲＥＭＥを用いて作成されたグラフであり、チャネル領域を通した垂直断面における図３のＭＯＳＦＥＴのドーパント濃度を示す図である。
【図８Ｂ】コンピュータシミュレーションプログラムＳＵＰＲＥＭＥを用いて作成されたグラフであり、トレンチの底部を通した垂直断面における図３のＭＯＳＦＥＴのドーパント濃度を示す図である。
【図９Ａ】コンピュータシミュレーションプログラムＭＥＤＩＣＩを用いて作成されたグラフであり、チャネル領域を通した垂直断面における図３のＭＯＳＥＦＴにおけるドーパント濃度を示す図である。
【図９Ｂ】コンピュータシミュレーションプログラムＭＥＤＩＣＩを用いて作成されたグラフであり、トレンチの底部を通した垂直断面における図３のＭＯＳＦＥＴにおけるドーパント濃度を示す図である。
【図１０】逆バイアスの状況における図３のＭＯＳＦＥＴの空乏領域を示す図である。
【図１１】（Ａ）は本発明に従ったＭＯＳＦＥＴの終端領域を示す断面図であり、（Ｂ）は従来のＭＯＳＦＥＴに従ったＭＯＥＳＦＴの終端領域を示す断面図である。
【図１２】（Ａ）はしきい値調整注入物を示すドーピングプロファイルのグラフであり、（Ｂ）はボディ注入物を示すドーピングプロファイルのグラフである。
【図１３Ａ】Ｎエピ領域における拡散されたＰボディを有する従来のＭＯＳＦＥＴのチャネルを通した垂直断面のドーピングプロファイルのグラフである。
【図１３Ｂ】Ｐエピ層およびＮドレインドリフト領域を有する本発明に従ったＭＯＳＦＥＴのチャネルを通した垂直断面のドーピングプロファイルのグラフである。
【図１４】（Ａ）および（Ｂ）は、ボディドーパントが、エピ層および基板の間のインターフェイスに到達するまで注入されかつドライブされる工程を示す図である。
【図１５】（Ａ）および（Ｂ）は、エピ層および基板の間のインターフェイスの近くで深い層を形成するためにドレインドーパントが注入され、かつ次にそれがトレンチの底部に達するまで上方に拡散される工程を示す図である。
【図１６】ドレインドリフト領域が、深い層を注入しかつ深い層を上方に拡散させることによって形成されるときの、トレンチよりも下の垂直断面におけるドーピングプロファイルの一般的な形状を示す図である。
【図１７】（Ａ）および（Ｂ）は、深い注入層からの上方への拡散およびトレンチの底部よりも下の注入領域からの下方への拡散を含むドレインドリフト領域を形成する工程を示す図である。
【図１８】ドレインドリフト領域が注入領域のスタックを含む実施例を示す図である。
【図１９】Ｐボディ領域が、トレンチの底部よりも下のレベルであるが、エピ層および基板の間のインターフェイスよりも上のレベルに注入される実施例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｊ】
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【図５Ｌ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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