(57)【要約】  基板（１０）上に形成された第１及び第２の自立型半導体本体（４０Ｎ、４０Ｐ）を有するＭＯＳデバイスである。第１の自立型半導体本体（４０Ｎ又は４０Ｐ）の第１の部分は、第２の自立型半導体本体（４０Ｐ又は４０Ｎ）の第１の部分に対して非直交かつ非平行な向きに配置される。第１及び第２の自立型半導体本体（４０Ｎ、４０Ｐ）のこれらの部分は、それぞれ第１及び第２の結晶配向を有する。第１のゲート電極（６０）は、第１の自立型半導体本体（４０Ｎ又は４０Ｐ）の第１の部分の少なくとも一部と非直角に交差し、第２のゲート電極（６０）は、第２の自立型半導体本体（４０Ｐ又は４０Ｎ）の第１の部分の少なくとも一部と非直角に交差する。
2006511962.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１及び第２の自立型半導体本体を備え、前記第１の自立型半導体本体の第１の部分が前記第２の自立型半導体本体の第１の部分に対して非直交かつ非平行な向きに配置され、該第１及び第２の自立型半導体本体の前記部分が、それぞれ第１及び第２の結晶配向を有し、
第１のゲート電極が前記第１の自立型半導体本体の前記第１の部分の少なくとも一部と非直角に交差し、
第２のゲート電極が前記第２の自立型半導体本体の前記第１の部分の少なくとも一部と非直角に交差し、
制御電極が、それぞれ前記第１のゲート電極及び前記第２のゲート電極によって露出された前記第１及び第２の自立型半導体本体の部分内に少なくとも配置された、
ことを特徴とするＭＯＳデバイス。
【請求項２】
前記第１及び第２の自立型半導体本体が、シリコン、ゲルマニウム、シリコン又はゲルマニウムの化合物、ＩＩＩ−Ｖ族物質、及びＩＩ−ＩＶ族物質からなる群から選択された物質から構成される、請求項１に記載の構造体。
【請求項３】
前記第１の自立型半導体本体が、前記第２の自立型半導体本体に対して約４５度の角度で配向される、請求項２に記載の構造体。
【請求項４】
前記第１のゲート電極が、約６７．５度の角度で前記第１の自立型半導体本体の前記第１の部分と交差する、請求項３に記載の構造体。
【請求項５】
前記第１の自立型半導体本体のチャネル領域が、該第１の自立型半導体本体の｛１００｝面と位置合わせされ、前記第２の自立型半導体本体のチャネル領域が、該第２の自立型半導体本体の｛１１０｝面と位置合わせされる、請求項４に記載の構造体。
【請求項６】
電子が、前記第１の自立型半導体本体の前記チャネル領域内の多数キャリアであり、正孔が、前記第２の自立型半導体本体の前記チャネル領域内の多数キャリアである、請求項５に記載の構造体。
【請求項７】
第１の結晶面上に配置されたｎ型チャネル領域、前記チャネル領域と非直角に交差する第１のゲート電極、並びにソース及びドレイン領域を有する第１の自立型シリコン本体と、
第２の結晶面上に配置されたｐ型チャネル領域、前記チャネル領域と非直角に交差する第２のゲート電極、並びにソース及びドレイン領域を有する第２の自立型シリコン本体と、
を備えることを特徴とするＣＭＯＳデバイス。
【請求項８】
前記第１の結晶面が｛１００｝面であり、前記第２の結晶面が｛１１０｝面である、請求項７に記載の構造体。
【請求項９】
前記第１の自立型シリコン本体の前記ソース及びドレイン領域がｎ型不純物領域であり、前記第２の自立型シリコン本体の前記ソース及びドレイン領域がｐ型である、請求項８に記載の構造体。
【請求項１０】
前記第１及び第２の自立型シリコン本体の少なくとも一方が、前記第１及び第２のゲート電極のそれぞれに対して直角を形成する前記ソース及びドレイン領域の少なくとも一方を有する、請求項８に記載の構造体。
【請求項１１】
前記第１及び第２の自立型シリコン本体の各々が、それぞれ前記第１及び第２のゲート電極に対して直角を形成するソース及びドレイン領域を有する、請求項９に記載の構造体。
【請求項１２】
前記第１及び第２の自立型シリコン本体の少なくとも一方がドッグレッグ形状を有する、請求項８に記載の構造体。
【請求項１３】
前記第１の結晶面が、シリコンの少なくとも１つの他の結晶面のものより大きい電子移動度をもたらし、前記第２の結晶面が、前記第１の結晶面のものより大きい正孔移動度をもたらす、請求項８に記載の構造体。
【請求項１４】
第１の自立型半導体本体の第２の結晶面のものより大きい電子移動度を有する第１の結晶面上に配置されたｎ型チャネル領域、前記チャネル領域と非直角に交差する第１のゲート電極、並びにソース及びドレイン領域を有する第１の自立型半導体本体と、
前記第１の自立型半導体本体の前記第１の結晶面のものより大きい正孔移動度を有する第２の結晶面上に配置されたｐ型チャネル領域、前記チャネル領域と非直角に交差する第２のゲート電極、並びにソース及びドレイン領域を有する第２の自立型半導体本体と、
を備えることを特徴とするＣＭＯＳデバイス。
【請求項１５】
前記半導体がシリコンを含み、前記第１の結晶面が｛１００｝面であり、前記第２の面が｛１１０｝面である、請求項１４に記載の構造体。
【請求項１６】
前記第１の自立型半導体本体の前記ソース及びドレイン領域がｎ型不純物領域であり、前記第２の自立型半導体本体の前記ソース及びドレイン領域がｐ型である、請求項１５に記載の構造体。
【請求項１７】
前記第１及び第２の自立型半導体本体の少なくとも一方が、前記第１及び第２のゲート電極のそれぞれに対して直角を形成する前記ソース及びドレイン領域の少なくとも一方を有する、請求項１４に記載の構造体。
【請求項１８】
前記第１及び第２の自立型半導体本体の各々が、それぞれ前記第１及び第２のゲート電極に対して直角を形成するソース及びドレイン領域を有する、請求項１７に記載の構造体。
【請求項１９】
前記第１及び第２の自立型半導体本体の少なくとも一方がドッグレッグ形状を有する、請求項１４に記載の構造体。
【請求項２０】
ＭＯＳデバイスを形成する方法であって、
第１の半導体本体が第２の半導体本体の第１の部分に対して非直交かつ非平行な向きに配置された第１の部分を有し、第１及び第２の自立型半導体本体の前記部分が、それぞれ第１及び第２の結晶配向を有する第１及び第２の自立型半導体本体を基板上に形成し、
前記第１の自立型半導体本体の前記第１の部分の少なくとも一部と非直角に交差する第１のゲート電極を形成し、
前記第２の自立型半導体本体の前記第１の部分の少なくとも一部と非直角に交差する第２のゲート電極を形成し、
前記第１のゲート電極及び前記第２のゲート電極によって露出された前記第１及び第２の自立型半導体本体の部分内に制御電極を形成する、
段階を含むことを特徴とする方法。
【請求項２１】
前記第１及び第２の自立型半導体本体が、シリコン、ゲルマニウム、シリコン又はゲルマニウムの化合物、ＩＩＩ−Ｖ族物質、及びＩＩ−ＩＶ族物質からなる群から選択された物質から構成される、請求項２０に記載の方法。
【請求項２２】
前記第１の自立型半導体本体が、前記第２の自立型半導体本体に対して約４５度の角度で配向される、請求項２０に記載の方法。
【請求項２３】
前記第１のゲート電極が、約６７．５度の角度で前記第１の自立型半導体本体の前記第１の部分と交差する、請求項２２に記載の方法。
【請求項２４】
前記第１の自立型半導体本体のチャネル領域が、該第１の自立型半導体本体の｛１００｝面と位置合わせされ、前記第２の自立型半導体本体のチャネル領域が、該第２の自立型半導体本体の｛１１０｝面と位置合わせされる、請求項２３に記載の方法。
【請求項２５】
電子が、前記第１の自立型半導体本体の前記チャネル領域内の多数キャリアであり、正孔が、前記第２の自立型半導体本体の前記チャネル領域内の多数キャリアである、請求項２４に記載の方法。
【請求項２６】
ＣＭＯＳデバイスを形成する方法であって、
第１の自立型半導体本体の第２の結晶面のものより大きい電子移動度を有する第１の結晶面上に配置されたｎ型チャネル領域と、前記チャネル領域と非直角に交差する第１のゲート電極とを有する第１の自立型半導体本体を形成し、
前記第１の自立型半導体本体の前記第１の結晶面のものより大きい正孔移動度を有する第２の結晶面上に配置されたｐ型チャネル領域と、前記チャネル領域と非直角に交差する第２のゲート電極とを有する第２の自立型半導体本体を形成する、
段階を含むことを特徴とする方法。
【請求項２７】
前記第１の結晶面が｛１００｝面であり、前記第２の面が｛１１０｝面である、請求項２６に記載の方法。
【請求項２８】
前記第１の自立型半導体本体の前記ソース及びドレイン領域がｎ型不純物領域であり、前記第２の自立型半導体本体の前記ソース及びドレイン領域がｐ型である、請求項２７に記載の方法。
【請求項２９】
前記第１及び第２の自立型半導体本体の少なくとも一方が、前記第１及び第２のゲート電極のそれぞれに対して直角を形成する前記ソース及びドレイン領域の少なくとも一方を有する、請求項２６に記載の方法。
【請求項３０】
前記第１及び第２の自立型半導体本体の各々が、それぞれ前記第１及び第２のゲート電極に対して直角を形成するソース及びドレイン領域を有する、請求項２９に記載の方法。
【請求項３１】
前記第１及び第２の自立型半導体本体の少なくとも一方がドッグレッグ形状を有する、請求項２６に記載の方法。
【請求項３２】
第１及び第２の結晶面上に配置されたチャネル領域を有する第１及び第２のｆｉｎＦＥＴを含む高密度集積回路を構成する方法であって、
半導体ウェーハを所定の軸に向け、
前記所定の軸に対して第１の方位角で第１の組のマスク形状を形成し、
前記所定の軸に対して第２の方位角で第２の組のマスク形状を形成し、
前記第１及び第２の組のマスク形状によって露出されたウェーハの部分をエッチングすることによって、前記半導体ウェーハ内にｆｉｎＦＥＴ本体を形成し、
リソグラフィ制御に好適な向きに前記ｆｉｎＦＥＴ本体にわたってゲート電極を形成する、
段階を含むことを特徴とする方法。
【請求項３３】
前記半導体が、シリコン、ゲルマニウム、シリコン又はゲルマニウムの化合物、ＩＩＩ−Ｖ族物質、及びＩＩ−ＩＶ族物質からなる群から選択された物質から構成される、請求項３２に記載の方法。
【請求項３４】
前記半導体がシリコンを含む、請求項３３に記載の方法。
【請求項３５】
前記第１の方位角は、電子移動度が第２の結晶面のものより大きい前記半導体の第１の結晶面のものであり、前記第２の方位角は、正孔移動度が前記第１の結晶面より大きい該半導体の第２の結晶面のものである、請求項３２に記載の方法。
【請求項３６】
前記半導体ウェーハが、｛１１０｝面からほぼ４５度に配向された｛１００｝結晶面を有する、請求項３５に記載の方法。
【請求項３７】
前記第１の方位角が前記第２の方位角と等しく、該第２の方位角と反対向きである、請求項３２に記載の方法。
【請求項３８】
前記第１及び第２のフィンが、前記半導体ウェーハ軸から、それぞれ＋２２．５度及び−２２．５度に配向された、請求項３７に記載の方法。
【請求項３９】
第１の結晶面上にある第１の導電性領域を有する第１の自立型半導体本体と、
第２の結晶面上にある第２の導電性領域を有する第２の自立型半導体本体と、
それぞれ前記第１及び第２の導電性領域に対して非直角かつ非平行な角度で前記第１及び第２の導電性領域の上にある第１及び第２の導体と、
を備えることを特徴とする構造体。
【請求項４０】
不純物領域が、それぞれ前記第１及び第２の自立型半導体本体の少なくとも一方内に配置され、前記第１及び第２の導体それぞれの少なくとも一方が、その全長の約１５％にわたって前記不純物領域の上に重なっている、請求項３９に記載の構造体。
【請求項４１】
前記不純物領域が、ＦＥＴのソース拡散を含み、前記第１及び第２の導体それぞれの前記少なくとも一方が、ＦＥＴのゲート電極を含む、請求項４０に記載の構造体。
【請求項４２】
前記不純物領域が、ＦＥＴのドレイン拡散を含み、前記第１及び第２の導体それぞれの前記少なくとも一方が、ＦＥＴのゲート電極を含む、請求項４０に記載の構造体。
【請求項４３】
前記第１及び第２の自立型半導体本体の一方に対して正規直交する向きに配置された、第３の自立型半導体本体をさらに含む、請求項３９に記載の構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ＣＭＯＳ技術及び超大規模集積回路に関し、より具体的には、ダブルゲート型ＣＭＯＳ技術において高移動度結晶面の使用を可能にする方法及び構造体に関する。
【背景技術】
【０００２】
相補型金属酸化膜半導体（ＣＭＯＳ）は、単一の集積回路を形成するために、文字通り数千万（又はそれ以上）のトランジスタを製造することができる、超大規模集積回路（ＶＬＳＩ）のための最適な技術であった。
【０００３】
より高速でより多数のトランジスタを構成するために、当該技術分野において提案されている１つの選択肢は、トランジスタの本体として、自立型シリコン・レール（ｆｒｅｅｓｔａｎｄｉｎｇ  ｓｉｌｉｃｏｎ  ｒａｉｌｓ）を用いることである。これらの本体すなわち所謂「フィン（ｆｉｎｓ）」は、ウェーハ面によって定められる面と垂直である。例えば、Ｍｕｌｌｅｒ他への特許文献１を参照されたい。こうしたフィンと共に構築されたダブルゲート型トランジスタは、漏れ電流をより少なくすることができ、より短いゲート長まで拡大縮小可能である。非特許文献１を参照されたい。
【０００４】
さらに、シリコンのような半導体結晶においては、正孔及び電子の移動度は、トランジスタのチャネルが形成される結晶面の関数であると理解されている。例えば、非特許文献２に記載されているように、シリコンにおいて、電子は、｛１００}等価面において最大移動度を有し、正孔は、｛１１０}等価面において最大移動度を有する。他のタイプの半導体基板（例えば、ヒ化ガリウム）は、一般に、異なる面において異なる電子／正孔移動度を有する。
【０００５】
実際には、デバイスの密度を減少させることなく、及び／又はプロセスの複雑さを増大させることなく、異なる面上にＮＦＥＴ及びＰＦＥＴを形成するのは困難であることが分かった。例えば、特許文献２においては、ＳＯＩ基板上のシリコン・アイランドが選択的にマスクされ、再結晶化されて、異なる結晶配向のアイランドを形成し、このことは、プロセスのコストを増大させる。特許文献３においては、それぞれｎ型及びｐ型デバイスが、互いに直交する基板の別個の領域内に形成され、密度を犠牲にする。特許文献４、並びに特許文献５及び特許文献６においては、それぞれのデバイスが、基板の水平方向面及び垂直方向面上に形成され、トレンチ形成が、プロセスの複雑さ及び費用を増大させる。
【０００６】
【特許文献１】米国特許第６，２５２，２８４号明細書
【特許文献２】米国特許第４，９３３，２９８号明細書
【特許文献３】米国特許第５，３１７，１７５号明細書
【特許文献４】米国特許第５，６９８，８９３号明細書
【特許文献５】日本国特許公報第ＪＰ１２６４２５４Ａ号
【特許文献６】日本国特許公報第ＪＰ３２８５３５１Ａ号
【非特許文献１】Ｔａｎｇ他著、「ＦｉｎＦＥＴ−Ａ  Ｑｕａｓｉ−Ｐｌａｎｒ  Ｄｏｕｂｌｅ−Ｇａｔｅ  ＭＯＳＦＥＴ」、２００１年  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔ  Ｃｏｎｆｅｒｅｎｃｅ、Ｐａｐｅｒ７．４．
【非特許文献２】Ｔａｋａｇｉ他著、「Ｏｎ  ｔｈｅ  Ｕｎｉｖｅｒｓｉｔｙ  ｏｆ  Ｉｎｖｅｒｓｉｏｎ  Ｌａｙｅｒ  Ｍｏｂｉｌｉｔｙ  ｉｎ  Ｓｉ  ＭＯＳＦＥＴｓ：Ｐａｒｔ  Ｉ−Ｅｆｆｅｃｔｓ  ｏｆ  Ｓｕｂｓｔｒａｔｅ  Ｉｍｐｕｒｉｔｙ  Ｃｏｎｃｅｎｔｒａｔｉｏｎ」、１９９４年  ＩＥＥＥ  Ｔｒａｎｓ．  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、４１巻第１２、ｐｐ．２３５７−２３６８、１９９４年１２月
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、プロセスの複雑さ及び密度の損失の付加を最小限にする形態で、異なるチャネル面内にチャネルを有するｐ型及びｎ型トランジスタを有する自立型半導体本体を提供することは、明確な利点である。
【課題を解決するための手段】
【０００８】
第１の態様において、本発明は、基板上に形成された第１及び第２の自立型半導体本体を備え、第１の自立型半導体本体の第１の部分が第２の自立型半導体本体の第１の部分に対して非直交かつ非平行な向きに配置され、第１及び第２の自立型半導体本体のこれらの部分が、それぞれ第１及び第２の結晶配向を有し、第１のゲート電極が該第１の自立型半導体本体の該第１の部分の少なくとも一部と非直角に交差し、第２のゲート電極が該第２の自立型半導体本体の該第１の部分の少なくとも一部と非直角に交差し、制御電極がそれぞれ該第１のゲート電極及び該第２のゲート電極によって露出された該第１及び第２の自立型半導体本体の部分内に少なくとも配置された、ＭＯＳデバイスからなる。
【０００９】
第２の態様において、本発明は、第１の自立型半導体本体の第２の結晶面のものより大きい電子移動度を有する第１の結晶面上に配置されたｎ型チャネル領域及び該チャネル領域と非直角に交差する第１のゲート電極を有する第１の自立型半導体本体と、該第１の自立型半導体本体の該第１の結晶面のものより大きい正孔移動度を有する第２の結晶面上に配置されたｐ型チャネル領域及び該チャネル領域と非直角に交差する第２のゲート電極を有する第２の自立型半導体本体とを有するＣＭＯＳデバイスからなる。
【００１０】
第３の態様において、本発明は、第１の自立型半導体本体の第２の結晶面のものより大きい電子移動度を有する第１の結晶面上に配置されたｎ型チャネル領域、該チャネル領域と非直角に交差する第１のゲート電極、及びソース及びドレイン領域を有する第１の自立型半導体本体を形成し、該第１の自立型半導体本体の該第１の結晶面のものより大きい正孔移動度を有する第２の結晶面上に配置されたｐ型チャネル領域、該チャネル領域と非直角に交差する第２のゲート電極、及びソース及びドレイン領域を有する第２の自立型半導体本体を形成する段階を含む、ＭＯＳデバイスを形成する方法からなる。
【００１１】
第４の態様において、本発明は、半導体ウェーハを所定の軸に向け、該所定の軸に対して第１の方位角で第１の組のマスク形状を形成し、該所定の軸に対して第２の方位角で第２の組のマスク形状を形成し、該第１及び第２の組のマスク形状によって露出されたウェーハの部分をエッチングすることによって、該半導体ウェーハ内にｆｉｎＦＥＴ本体を形成し、リソグラフィ制御に好適な向きに該ｆｉｎＦＥＴ本体にわたってゲート電極を形成する段階を含む、第１及び第２の結晶面上に配置されたチャネル領域を有する第１及び第２のｆｉｎＦＥＴを含む高密度集積回路を提供する方法からなる。
【発明を実施するための最良の形態】
【００１２】
本発明は、添付の明細書と併せて以下の図面を参照することにより、当業者には、より良く理解され、多くの目的及び利点がより明らかになるであろう。
【００１３】
一般に、本発明は、第１の配向のｐ型チャネル及び第２の配向のｎ型チャネルを有し、他の全ての設計上の形態が互いに正規直交（又は直交）しているトランジスタの高密度パッキングを提供するための方法及び構造体である。｛１００｝面シリコン・ウェーハは、｛１００｝面が該ウェーハの上面の平面に沿った垂直方向基準軸に対して２２．５度になるように配向され、｛１１０｝面が該垂直方向基準軸と反対方向に２２．５度の向きになる。自立型シリコン本体は、ｎ型ＦＥＴを形成するために用いられるか又はｐ型ＦＥＴを形成するために用いられるかによって、これらのそれぞれの面に沿って形成される。ゲート電極層が、ウェーハの垂直方向基準軸と直交する（すなわち、該ウェーハの垂直方向基準軸に対して９０度に配向された）方向に沿ってパターン形成され、ゲート長は、自立型シリコン本体の上に重なるゲート電極の幅によって定められる。
【００１４】
本発明は、バルク状のシリコン・ウェーハ又はシリコン・オン・インシュレータ（ＳＯＩ）ウェーハ上に製造することができる。一般に、バルク状シリコン・ウェーハとの対比で以下に説明されるように、自立型シリコン本体の製造を容易にするためにはＳＯＩの方が好ましいが、バルク状シリコン・ウェーハを用いることもできる。さらに、本発明は、シリコン本体について説明するが、他の半導体本体（従来の単結晶ゲルマニウム、シリコンとゲルマニウムの化合物（例えば、ＳｉＧｅ及びＳｉＧｅＣのような引き延ばされたシリコン材料）、ＧａＡｓ及びＩｎＡｓのようなＩＩＩ−Ｖ族物質、又はＩＩ−ＶＩ族物質など）を用いることができる。
【００１５】
本発明においては、シリコンの自立型レールが形成され、ダブルゲート型ＦＥＴ（すなわち、従来のＦＥＴにおけるように、全体をカバーするだけでなく、多次元でチャネル領域を制御するゲート電極を有するＦＥＴ）のためのシリコン本体を提供する。実際には、ダブルゲート型アーキテクチャの有無にかかわらず、こうした自立型シリコン本体を形成するいずれの方法をも用いることができる。すなわち、本発明の好ましい実施形態は、構築が比較的容易であり、結果物としてダブルゲート型アーキテクチャが得られるという理由から、ｆｉｎＦＥＴを用いるが、自立型半導体本体上にＦＥＴ（又は他の能動又は受動集積回路コンポーネント）を形成するための他の方法、構造体、及びアーキテクチャを用いることもできる。
【００１６】
以下の説明において、現在の半導体製造技術及び将来予測されるものに基づき、本発明のデバイスの種々の構造体について、特定の厚さ、寸法、及び他のパラメータに言及する。プロセス統合における将来の進歩に伴って、異なる／より多くの高度なパラメータを用いて記載された構造体を形成することも可能になることを理解すべきである。本発明の範囲は、以下に述べられるパラメータに制限されるものとして解釈すべきではない。
【００１７】
本発明の好ましい実施形態によると、ｆｉｎＦＥＴシリコン本体が、次のプロセスによって形成される。最初に、所定の結晶配向を有するＳＯＩ基板１０が準備される。ＳＯＩウェーハは、埋込酸化物層の上部に約１０ｎｍ−１２０ｎｍの厚さのシリコン層を有する。シリコン層は、４ｎｍ−５０ｎｍの厚さの酸化ケイ素層１２（従来の技術を用いてシリコン層上に熱的に成長された）及び該酸化ケイ素層１２上の６ｎｍ−７５ｎｍの厚さの非ドープ・ポリシリコン層で被覆されている。次に、フォトマスクをポリシリコン上に形成し、従来の技術を用いてポリシリコン層をエッチングし、酸化ケイ素層１２上で止める。次に、図１に示されるように、従来のプロセスを用いて、エッチングされたポリシリコン（マンドレル）２０Ｎ及び２０Ｐの両側に、窒化ケイ素の側壁スペーサ３０を形成する。このスペーサは、最大幅の点（すなわち、酸化ケイ素１２のすぐ上）において、約４ｎｍ−５０ｎｍの厚さとなる。ポリシリコン層の厚さは、窒化ケイ素のスペーサの厚さの１．５倍のオーダーとなるのが好ましいことに注意されたい。窒化ケイ素のスペーサが、酸化ケイ素１２と概ね同じ厚さを有するのが好ましいことにも注意されたい。しかしながら、こうした相互関係は必要でない。
【００１８】
図２に示すように、平面図から、どのデバイスが最終的に形成されるかの関数として、マンドレル２０が異なる角度で配向されることに注意されたい。マンドレル２０Ｎは、結果として生じるＦＥＴのチャネル領域が、ＳＯＩウェーハ１０上のシリコン層の｛１００｝面に沿うように配向され、該マンドレル２０Ｎを用いてｎ型ｆｉｎＦＥＴを形成する。マンドレル２０Ｐは、結果として生じるＦＥＴのチャネル領域が、ＳＯＩウェーハ１０上のシリコン層の｛１１０｝面に沿うように配向され、該マンドレル２０Ｐを用いて、ｐ型ｆｉｎＦＥＴを形成する。シリコンにおいて、｛１００｝面及び｛１１０｝面は、互いに４５度に配向されているので、マンドレル２０Ｎ及び２０Ｐも、互いに同様に配置されることになる。前述のように、異なる半導体は、正孔及び電子移動度が最大になる異なる面を有する。したがって、実際には、他の半導体について、マンドレル２０Ｎ及び２０Ｐを互いに４５度以外の角度で配置することもできる。マンドレル２０Ｎ及び２０Ｐは、それぞれ正孔及び電子移動度が最大になるそれぞれの結晶配向と合致するどんな角度でも配置することができる。また、２つのｆｉｎＦＥＴ本体だけが示されているが、実際には、マンドレル２０Ｎ及び２０Ｐの一方と同じ配向又は直交する配向のいずれかで、他の本体を基板上に形成することもできる。
【００１９】
好ましい実施形態としてシリコンを加工する場合に、ＳＯＩウェーハ１０がノッチ１０Ａを有することに注意されたい。このノッチは、一般に、処理中にウェーハの水平方向及び垂直方向基準軸を定めるために用いられる。したがって、例えば、ウェーハがフォトリソグラフィ用ツールに挿入されたとき、ノッチを用いて該ウェーハの垂直方向基準軸を定め、その軸を基準点として画像が印刷される。ＣＭＯＳ技術において、ノッチをウェーハの｛１１０｝結晶配向と位置合わせさせることが一般的である。本発明においては、代わりに、ノッチは、｛１００｝平面から２２．５度離れた位置に作られる。
【００２０】
このように、フィンは、一般に、ウェーハ上のノッチによって定められる４つの基本方位から＋／−２２．５だけ離れるように配向される。このことにより、垂直方向基準軸から、それぞれ時計回りに２２．５度であるか、又は反時計回りに２２．５度であるかによって、｛１１０｝面又は｛１００｝面内にある面を有するシリコンの「フィン」がもたらされる。
【００２１】
プロセスの説明に戻ると、ポリシリコン・マンドレル２０Ｎ、２０Ｐが取り除かれた後、二酸化ケイ素層１２及び下にあるシリコン層がエッチングされて、フィン本体を形成し、窒化ケイ素の側壁３０がマスクとして働く。窒化スペーサ３０及び下にある酸化ケイ素１２の組み合わせが協働して、シリコン層の完全なエッチングのための寸法完全性を維持するハードマスクを提供することに注意されたい。次に、窒化ケイ素の側壁スペーサ３０が取り除かれ、各々が上面に酸化ケイ素層１２の残りの量を有するｆｉｎＦＥＴシリコン本体４０Ｎ、４０Ｐがもたらされる。結果として生じる構造体が、図３Ａ（平面図）及び図３Ｂ（断面図）に示されている。本体４０Ｎ、４０Ｐは、マンドレル上に形成された側壁スペーサによって定められるので、これらの本体はループの形態となる。この接合部において種々のマスク／エッチング・シーケンスを用いて、ループの接続部分をエッチングにより取り除き、別個のｆｉｎＦＥＴ本体を形成できる。本発明の目的のために、これらのループの有無は重要でない。
【００２２】
次に、ｆｉｎＦＥＴ本体４０Ｎ、４０Ｐは、製品の用途に従ってドープされる。シリコン層が初めにｐ型にドープされたと仮定すると、該ｆｉｎＦＥＴ本体４０Ｎは、この接合部においてマスクされ、ｎ型不純物がｆｉｎＦＥＴ本体４０Ｐに適用される。図４Ａ及び図４Ｂに示されるように、本体を適切にドーピングした後、適切な酸化ケイ素のゲート誘電体５０（熱酸化によって形成された、一般に１ｎｍ−２．５ｎｍの厚さの）が、ｆｉｎＦＥＴ本体内に形成される。他のゲート誘電体（酸化ケイ素及び窒化ケイ素層、又はシリコン窒化酸化膜、或いは他の近年提案された高ｋゲート酸化物誘電体、例えば酸化ハフニウム、酸化アルミニウム、酸化ジルコニウム、及びケイ酸金属など）を用いることができる。次に、ゲート電極材料、典型的にはポリシリコンが、５０ｎｍ−１５０ｎｍの厚さまで堆積され、次にエッチングされて、７ｎｍ−１８０ｎｍの所定のゲート長（この配向においては、図４Ａの垂直平行面におけるゲート６０の幅）を有するゲート６０が形成される。ゲート長は、ＦＥＴ、特にＦｉｎＦＥＴの速度及び適切な機能を決定する際の重要なパラメータである。ゲートは、基準軸に沿って配向されるので、ゲート長の制御は、ｆｉｎＦＥＴ本体の軸外配向によって損なわれることはない。さらに、この段階及び次の全てのマスク及びエッチング段階は、リソグラフィ制御に好適なように基準軸と位置合わせされて実行される。
【００２３】
図５において、ｎＦＥＴが設計されている領域上にだけマスク層７０が開いた状態で、ソース・ドレイン延長部及びハローがｆｉｎＦＥＴ本体４０Ｎにイオン注入される。引き続き同様の手順がｐＦＥＴについて行われるが、図示されていない。延長部及びハロー打ち込みの各々が、ウェーハの水平方向基準軸に対して、約１５０度（打ち込み７１）、３０度（打ち込み７２）、２１０度（打ち込み７４）、及び３３０度（打ち込み７３）の配向で、一連の打ち込みとして実行され、ｆｉｎＦＥＴ本体４０Ｎの両側を完全にドープする。ｎ型デバイスについては、延長部の打ち込みは、１Ｅ１５（すなわち、平方ｃｍあたり１×１０乗から１５乗までのイオン）のオーダーの分量及び約０．５ｋＥＶ−１５ｋＥＶのエネルギーのヒ素であり、ハローの打ち込みは、４Ｅ１３のオーダーの分量及び約０．４ｋＥＶ−１０ｋＥＶのエネルギーのホウ素（Ｂ１１）である。ｐ型デバイスについては、延長部の打ち込みは、１Ｅ１５のオーダー及び約０．０５ｋＥＶ−１５ｋＥＶのＢＦ２であり、ハローの打ち込みは、５Ｅ１３から１Ｅ１４までのオーダーの分量及び約１ｋＥＶ−４０ｋＥＶのエネルギーのリンである。これらの値の全ては近似値であり、技術及び製品の両方によって決まるものであることを理解すべきである。
【００２４】
次に、これに続くソース及びドレイン領域７５の打ち込みの後に、ｆｉｎＦＥＴは、従来の平坦化されたラインの後半部（ＢＥＯＬ）の保護層（例えば、ホウ素・リン・酸化ケイ素ガラス、フッ素・酸化ケイ素ガラス、及び低ｋ誘電体、例えばＳｉＬＫ及び黒ダイアの商品名で販売されているものなど）及び導体８０（ドープされたシリコン、アルミニウム、高融点金属及び高融点金属合金、銅及び銅ベース合金）を用いて相互接続される。これらの構造体は、シングル又はデュアル・ダマシン（ｓｉｎｇｌｅ  ｏｒ  ｄｕａｌ  Ｄａｍａｓｃｅｎｅ）（ビア又は溝を形成し、それに金属を堆積し、続いて平坦化することによって、相互接続スタッド及び金属ラインの両方が形成される）、或いはｆｉｎＦＥＴ本体の密度と一致する相互接続密度を生成する他のいずれかのＢＥＯＬ統合スキームとすることができる。
【００２５】
上述のプロセスを用いて、図６に示されるようなトポロジーを有するインバータ回路を形成することができる。ゲート電極６０は、その上に重なる金属スタッド１００Ｂに結合され、該金属スタッド１００Ｂがゲート電極のランディング・パッド１００Ａに接触する。本発明の方法及び構造体の一特徴は、本発明が、マンドレル定義マスク以外の全ての設計レベルにおいて正規直交形状を構成しながら、ｎ型及びｐ型デバイスのキャリア移動度を最大にすることである。フィンについての重要な画像制御は、（この実施形態においては、マスクとして側壁スペーサを用いる側壁画像転写（ＳＩＴ）による）エッジ定義リソグラフィを用いて、非直交方向に維持される。本発明においては、追加のマスク段階又は他のプロセスの複雑さを導入することなく、キャリア移動度が最大化されることに注意されたい。同時に、非直交形態の導入によって密度は幾分損なわれるが、これは単一のマスク・レベル（自立型本体を定めるマスク）において適用されるものであるため、密度の低減は従来技術の手法がもたらすものより少なく、ｎ型及びｐ型デバイスの両方について、キャリア移動度の増大と自立型ＦＥＴ本体の使用との組み合わせによって補償されることになる。
【００２６】
図７には、本発明の第２の実施形態が図示される。この実施形態においては、詳細なレイアウトは、ゲート電極とＦＥＴ本体が交差する場所の近傍以外では、自立型ＦＥＴ本体４０ＮＡ、４０ＰＡがウェーハの基本的な基準軸と直交する方向にある点で、前の実施形態のものと異なる。この「ドッグレッグ」レイアウト・トポロジーは、第１の実施形態によって与えられるものよりＦＥＴ密度を増大させるものであるが、ポリシリコン・マンドレルを形成するマスク段階において工程の複雑さを招く、というトレードオフをもたらす。例えば、ドッグレッグの角度だけ互いにオフセットされた窒化ケイ素のマンドレル上に２つの連続的なマスク／エッチング段階を実行することによって、この形状を形成することができる。
【００２７】
図８は、従来のように形成されたｆｉｎＦＥＴのものに対する、本発明に従って製造された自立型ＦＥＴの実効チャネル長間の関係を示す。ゲート・レベル・リソグラフィは、ＦＥＴゲート長が定められる最小の画像を制限することが多い。本発明のＦｉｎＦＥＴシリコン９０のフィンは、通常の９０度の代わりに６７．５度でゲートと交差するので、該ゲートによって覆われているチャネル面の最小の物理的長さは、従来のＦＥＴのものの正割（２２．５度）倍か、又は９％大きいものになる。ソース及びドレイン領域の拡散は、従来は、ゲート・エッジの下側に約１０％（すなわち、ゲートの全長の、例えば、ソース領域のような上に被さる領域の約１０％）ほど拡がるので、図８のｆｉｎＦＥＴにおいて匹敵する値のＬＥＦＦを達成するためには、ゲートの下側でソース及びドレインの拡散距離を約１５％だけ増大させるように処理を修正しなければならない。実際には、当該技術分野において周知の種々の技術（例えば、従来のパラメータよりも時間を延長するか、又は打ち込み温度を上げる）を用いて、ゲート電極９３のエッジの下側に、本発明のソース及びドレイン延長部をさらに拡散させることができる。このようにして、本発明のＦｉｎＦＥＴの電気的動作を決定する電気的実効チャネル長ＬＥＦＦを、従来のＦｉｎＦＥＴのものと等しくなるように維持することができる。
【００２８】
上記の特許請求の範囲に定められる本発明の精神及び範囲から逸脱することなく、ここで種々の変更及び／又は修正をなし得ることが、容易に明らかであろう。例えば、本発明は、ｎ型及びｐ型デバイスの両方についての移動度を最大化することに関連して説明されたが、一方のデバイスのキャリア移動度を最大化し、他方のデバイスのキャリア移動度は最大化しないことが望ましい製品の用途（ＳＲＡＭセルのような）もあり得る。さらに、前述されたように、本発明は、自立型本体が半導体キャリア経路を定め、「ゲート」が通過導体又は相互接続導体を構成する（製造される素子の性質によって）コンデンサ又は抵抗器のような他のデバイスの製造にも適用される。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態による方法のある時点におけるＳＯＩウェーハの断面図である。
【図２】本発明の第１の実施形態による方法の中間段階におけるＳＯＩウェーハの平面図である。
【図３Ａ】図２に続く、本発明の第１の実施形態による方法の中間段階におけるＳＯＩウェーハの平面図である。
【図３Ｂ】図２に続く、本発明の第１の実施形態による方法の中間段階におけるＳＯＩウェーハの断面図である。
【図４Ａ】図３Ａ及び図３Ｂに続く、本発明の第１の実施形態による方法の中間段階におけるＳＯＩウェーハの平面図である。
【図４Ｂ】図３Ａ及び図３Ｂに続く、本発明の第１の実施形態による方法の中間段階におけるＳＯＩウェーハの断面図である。
【図５】本発明の第１の実施形態による集積回路構造体を支持するＳＯＩウェーハの平面図である。
【図６】本発明の第１の実施形態によるインバータ回路の配置である。
【図７】本発明の第２の実施形態による物理的配置及び構造体を示す。
【図８】電気チャネルの長さの制御を示す、本発明の自立型ＦＥＴデバイスの平面図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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