(57)【要約】第１および第２のアナログ制御信号から正規化されたディジタル・誤差補正信号を生成するアナログ・シグマ・デルタ変調器を含むサーボシステム。このシグマ・デルタ変調器は、アナログ低域フィルタと、ディジタル・誤差補正信号を送達する量子化器と、量子化器の出力と低域フィルタの入力との間にフィードバック配置され、フィードバック信号に前記アナログ制御信号の和を乗じる乗算ＤＡ変換器とを含む。
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【特許請求の範囲】
【請求項１】
第１の制御信号および第２の制御信号から正規化されたディジタル・アクチュエータ信号を生成するサーボシステムにおいて、
前記２つの制御信号の差と和との商のディジタル表現を生成するシグマ・デルタ変調器を含み、
前記シグマ−デルタ変調器は、アナログ低域フィルタと、前記アナログ低域フィルタの出力信号を受け取るために配置された量子化器と、前記量子化器の出力信号に前記第１および第２の制御信号の前記和を乗算し変換する乗算ＤＡ変換器と、前記第１および第２の制御信号の前記差ならびに前記乗算ＤＡ変換器の出力信号を、前記アナログ低域フィルタの入力に供給する手段と、を備えたアナログ・シグマ−デルタ変調器であることを特徴とするサーボシステム。
【請求項２】
１ビット量子化器を特徴とし、前記乗算ＤＡ変換器は、前記第１および第２の制御信号の前記和を供給する電流源と、前記量子化器の前記出力信号によって制御され前記電流源を前記低域フィルタの前記入力に切り替えるスイッチ手段と、を含むことを特徴とする請求項１に記載のサーボシステム。
【請求項３】
前記アナログ低域フィルタが、前記第１および第２の制御信号がそれぞれ印加される第１および第２の入力端子を有する差動アナログ低域フィルタであることを特徴とする請求項２に記載のサーボシステム。
【請求項４】
前記差動アナログ低域フィルタの前記入力の同相電圧を安定させる同相制御回路を特徴とする請求項３に記載のサーボシステム。
【請求項５】
前記同相制御回路は、前記アナログ低域フィルタの前記２つの入力端子の平均電圧および基準電圧を受け取る入力を有し、その出力が、前記第１および第２の制御信号の前記和を供給する前記電流源を構成する演算相互コンダクタンス増幅器であることを特徴とする請求項４に記載のサーボシステム。
【請求項６】
前記アナログ低域フィルタは、前記第１および第２の制御信号をそれぞれ積分する第１および第２のシングル・エンド型積分器と、前記アナログ低域フィルタの前記２つの出力端子の平均電圧および基準電圧を受け取る入力を有し、その出力が、前記第１および第２の制御信号の前記和を供給する前記電流源を構成する演算相互コンダクタンス増幅器と、を含むことを特徴とする請求項２に記載のサーボシステム。
【請求項７】
サーボシステムを含む装置であって、前記サーボシステムが請求項１乃至６のいずれかに記載のサーボシステムであることを特徴とする装置。
【請求項８】
第１の制御信号と第２の制御信号の差と和との商のディジタル表現を生成するシグマ・デルタ変調器であって、前記シグマ・デルタ変調器は、アナログ低域フィルタと、前記アナログ低域フィルタの出力信号を受け取る量子化器と、前記量子化器の出力信号に前記第１および第２の制御信号の前記和を乗算し変換する乗算ＤＡ変換器と、前記第１および第２の制御信号の前記差ならびに前記乗算ＤＡ変換器の出力を、前記アナログ低域フィルタの入力に供給する手段と、を有するアナログ・シグマ−デルタ変調器であることを特徴とするシグマ・デルタ変調器。
【請求項９】
前記量子化器は１ビット量子化器であり、前記乗算ＤＡ変換器は、前記第１および第２の制御信号の前記和を供給する電流源と、前記量子化器の前記出力信号によって制御されて前記電流源を前記低域フィルタの前記入力に切り替えるするスイッチ手段と、を含むことを特徴とする請求項８に記載のシグマ・デルタ変調器。
【請求項１０】
前記アナログ低域フィルタは、前記第１および第２の制御信号がそれぞれ印加される第１および第２の入力端子を有する差動アナログ低域フィルタであることを特徴とする請求項９に記載のシグマ・デルタ変調器。
【請求項１１】
前記差動アナログ低域フィルタの前記入力の同相電圧を安定させる同相制御回路を特徴とする請求項１０に記載のシグマ・デルタ変調器。
【請求項１２】
前記同相制御回路は、前記アナログ低域フィルタの前記第１および第２の入力端子に提供された平均電圧ならびに基準電圧を受け取る入力を有し、その出力が、前記第１および第２の制御信号の前記和を供給する前記電流源を構成する演算相互コンダクタンス増幅器であることを特徴とする請求項１１に記載のシグマ・デルタ変調器。
【請求項１３】
前記アナログ低域フィルタは、前記第１および第２の制御信号をそれぞれ積分する第１および第２のシングル・エンド型積分器と、前記アナログ低域フィルタの前記２つの出力端子の平均電圧および基準電圧を受け取る入力を有し、その出力が、前記第１および第２の制御信号の前記和を供給する前記電流源を構成する演算相互コンダクタンス増幅器と、を含むことを特徴とする請求項９に記載のシグマ・デルタ変調器。
【請求項１４】
請求項８乃至１３のいずれかに記載のシグマ・デルタ変調器を含む集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１および第２の制御信号から正規化されたディジタル・アクチュエータ信号を生成するサーボシステムであって、この２つの制御信号の差と和の商のディジタル表現を生成するシグマ・デルタ変調器(sigma delta modulator)を含むサーボシステムに関する。本発明はさらに、サーボシステムを含む装置、シグマ・デルタ変調器、およびシグマ・デルタ変調器を含む集積回路に関する。
【背景技術】
【０００２】
このようなサーボシステムは、本出願の出願人の先行する欧州特許出願公開第０５０１５７０号明細書から知られている。サーボシステムはしばしば、２つの制御信号ＰとＱの差（Ｐ−Ｑ）からアクチュエータ信号を生成する。この２つの制御信号をセンサが生成し、サーボシステムの目的は、センサが等しい制御信号を生み出す位置にアクチュエータを制御することにある。この位置では前記差信号がゼロであり、前記位置の片側では前記差信号が負、その反対側では正である。しかし、多くのサーボシステムでは制御信号の振幅が補正すべき誤差だけによって決まるわけではなく、他の所望のまたは望んでいないパラメータにも左右される。例えば光記録では、制御信号ＰおよびＱが、フォトダイオードのいくつかのセグメントによって生成された信号から得られ、これらの信号の振幅はレーザの出力パワーおよび光ディスクの反射に比例する。したがって、これらの信号はディスク上の情報によって変調されている。さらに、１枚のディスクの表面内でのディスク反射の変動、より重要には異なるディスク・メーカ間のディスク反射の変動を補償しなければならない。これは、制御信号を正規化することによって、すなわち制御信号または制御信号の差を制御信号の和で割ることによって実行される。
【０００３】
この正規化の一般形は（Ｐ−Ｑ）／（Ｐ＋Ｑ）によって与えられる。制御信号ＰおよびＱ自体は、例えばフォーカス、トラック・フォローイングなどのどのパラメータを制御しなければならないかによって決まるフォトダイオード・セグメント信号のさまざまな組合せから得ることができる。差信号Ｐ−Ｑを和信号Ｐ＋Ｑで割る除算はしばしば、いわゆるギルバート・セル(Gilbert cell)を使用して実現される。これは、バイポーラ・トランジスタのコレクタ電流とベース−エミッタ電圧の間に指数関数的な関係が存在することを利用する。しかし現在、ＩＣの数をできる限り少なくする傾向にあり、したがってこの正規化機能をＣＭＯＳ  ＩＣ（相補型金属−酸化物−半導体集積回路）に移す傾向がある。このようなＩＣでは、ＭＯＳトランジスタが、スクエア(square)または実質的にスクエアなドレイン電流対ゲート−ソース電圧特性を有し、そのためギルバート・トポロジ(Gilbert topology)を使用することができない。先に参照した欧州特許出願公開明細書は、差信号Ｐ−Ｑを和信号Ｐ＋Ｑで割る除算にＭＯＳトランジスタを使用することを可能にする解決法を示している。この解決法では、ディジタル低域フィルタの後段に量子化器が続き、その出力が再び低域フィルタの入力に戻されるディジタル・シグマ−デルタ変調器が使用される。この解決法の本質は、シグマ−デルタ変調器の量子化器の出力と低域フィルタの入力との間のフィードバック経路上にディジタル乗算器があることにあり、ディジタル和信号は、このディジタル乗算器の乗数として使用される。この配置を用いた場合、量子化器の出力は、シグマ−デルタ変調器への入力値とフィードバック乗算器への入力値との比に値が実質的に等しいディジタル信号であることが分かる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、前述の従来技術の文献において使用されている原理と同じ原理を使用し、同時に、回路構成要素および／またはチップ面積（集積回路面積）を大幅に低減させることにある。
【課題を解決するための手段】
【０００５】
そのために本発明のサーボシステムは、シグマ−デルタ変調器が、アナログ低域フィルタと、アナログ低域フィルタの出力信号を受け取るために配置された量子化器と、量子化器の出力信号に第１および第２の制御信号の和を乗算し変換する乗算ＤＡ変換器と、第１および第２の制御信号の差ならびに乗算ＤＡ変換器の出力信号を、アナログ低域フィルタの入力に供給する手段と、を有するアナログ・シグマ−デルタ変調器であることを特徴とする。
【０００６】
前述の従来技術の文献のサーボシステムでは、ディジタル・シグマ−デルタ変調器が１つの機能、すなわち誤差補正信号の正規化機能だけを有し、信号のディジタル化は、シグマ−デルタ変調器の前にマルチ・ビットＡＤ変換器で実行される。それに対して、本発明のサーボシステムでは、アナログ制御信号が、同じアナログ・シグマ−デルタ変調器の中で正規化されディジタル化され、そのため先行するアナログ−ディジタル変換器が節減される。
【０００７】
アナログ・シグマ−デルタ変調器の量子化器は、あるビット長およびあるサンプル・レートのディジタル・ワードを生み出す。量子化器のワードは乗算ＤＡ変換器の中で使用される。ここでは、ディジタル・ワードのそれぞれのビットが電流をスイッチする。この電流は、それぞれのビットの「重み(significance)」、および乗数、この場合には第１および第２の制御信号の和に比例していなければならない。本発明のサーボシステムがさらに、乗算ＤＡ変換器が、１ビット量子化器と、第１および第２の制御信号の和を供給する電流源と、量子化器の出力信号によって制御されて低域フィルタの入力に電流源を切り替えるスイッチ手段と、を含むことを特徴とするときに、非常に単純な実施態様が得られる。この場合、量子化器は、低域フィルタの出力をＤＣ基準レベルと比較する単純な比較器である。この乗算ＤＡＣは、比較器の出力に応じてオンとオフに切り替えられる２つの制御信号の和（Ｐ＋Ｑ）を表す単一の電流源である。
【０００８】
本発明のサーボシステムでは、２つのアナログ制御信号の差（Ｐ−Ｑ）がアナログ低域フィルタの入力に印加される。ＣＭＯＳでは、このような減算演算を実施することが難しい場合がある。この演算を容易にするため、本発明のサーボシステムはさらに、アナログ低域フィルタが、第１および第２の制御信号がそれぞれ印加される第１および第２の入力端子を有する差動アナログ低域フィルタであることを特徴とすることができる。制御電流ｉｐを供給する電流源が差動低域フィルタの一方の入力に接続され、制御電流ｉｑを供給する電流源が差動低域フィルタのもう一方の入力端子に接続されることが好ましい。
【０００９】
アナログ低域フィルタの最も効率的かつ便利な実施態様は１次差動積分器である。しかし、このような種類の低域フィルタでは入力端子のＤＣインピーダンスが極めて高い。この低域フィルタが電流源で駆動されるとき、その結果は、入力端子のＤＣレベルが完全な浮遊レベルとなる配置である。これは、本発明の他の態様に従って、このサーボシステムが、差動アナログ低域フィルタの入力の同相電圧を安定させる同相制御回路を特徴とするときに解決することができる。
【００１０】
上記の配置では、２つの制御信号から和信号を導出するときに、ＤＣオフセットおよび利得の不整合を防ぐ十分な注意が必要である。例えばＤＣオフセットが和信号に生じると、これによって正規化に誤差が生じ、そのためこの配置によって生成される誤差補正信号は、制御信号の等振幅変動に依存する。さらに、和信号に利得の不整合が生じる可能性もあり、その結果、サーボシステムの全体ループ利得が変化する。これらの問題を防ぐことも本発明の目的の１つであり、したがって本発明のサーボシステムはさらに、同相制御回路が、その入力が、アナログ低域フィルタの２つの入力端子の平均電圧および基準電圧を受け取り、その出力が、第１および第２の制御信号の和を供給する前記電流源を構成する演算相互コンダクタンス増幅器（ＯＴＡ）であることを特徴とする。前記平均電圧は例えば、フィルタの入力端子間の直列に接続された２つの等しい抵抗の相互接続から容易に得ることができる。このフィードバック・ループによって、ＯＴＡの出力電流は、低域フィルタの入力に適用される制御電流の和に等しく、そのため上述の誤差（オフセットおよび利得）は自動的に回避される。このシグマ・デルタ変調器では、和信号が別個の入力信号として適用されず、シグマ・デルタ変調器自体の中で自動的に生成される。
【００１１】
アナログ低域フィルタが差動積分器によって実現されるときには、フィルタの入力端子に同相制御回路がある場合でも、量子化器の入力に接続されたこのフィルタの出力が依然として浮遊出力であり、そのため量子化器の演算が予測不可能となるという問題が生じる可能性がある。これを防ぐため、本発明に基づくサーボシステムは、アナログ低域フィルタが、それぞれ第１および第２の制御信号を積分する第１および第２のシングル・エンド型積分器と、その入力が、アナログ低域フィルタの２つの入力端子の平均電圧および基準電圧を受け取り、その出力が、第１および第２の制御信号の和を供給する前記電流源を構成する演算相互コンダクタンス増幅器（ＯＴＡ）とを含むことを特徴とすることが好ましい。このときもやはり、前記平均電圧は、この場合にはフィルタの入力端子間に直列に接続された、２つの等しい抵抗の相互接続から得ることができる。
【００１２】
次に、添付図面を参照して本発明を説明する。
【発明を実施するための最良の形態】
【００１３】
図１に、光ディスク上への光記録および／または光ディスクからの光再生用の装置に使用するためのサーボシステムを示す。ブロックＲはこのような装置の光学系を概略的に示している。このような光学系の詳細は、例えば本出願の出願人の欧州特許出願公開第０５０１５７０号明細書の図９、またはKen C.Pohlmann著「The Compact Disc Handbook」、ＩＳＢＮ  ０−８９５７９−３００−８の第４章に出ている。これらの刊行物はともに参照によって本明細書に組み込まれる。
【００１４】
光学系Ｒは通常、光学ディスクから反射された光ビームを受け取り、サーボシステムのセンサとして動作する少なくとも１つのフォトダイオードを含む。図１の系では、１つのビームが使用され、それがディスク（図示せず）に送られ、反射されたビームが４セグメント・フォトダイオードＺによって検知される。ダイオードＺの４つのセグメントはａ、ｂ、ｃおよびｄによって示されており、それらはそれぞれ信号Ａ、Ｂ、ＣおよびＤを生成する。フォトダイオードのセグメントによって受け取られる光の量は、ディスク上でのビームの集光およびディスクのトラックに沿ったビームのトラッキングに左右されるため、フォトダイオードによって生成される信号を使用して、この集光およびトラッキングを制御することができる。
【００１５】
加算器Ｓ１は、セグメント信号から式Ｐ＝Ａ＋Ｄに従って制御信号Ｐを生成し、加算器Ｓ２は式Ｑ＝Ｂ＋Ｃに従って制御信号Ｑを生成する。制御信号ＰおよびＱをこのように構成すると、差信号Ｐ−Ｑを使用して、光学ディスク上でのレーザ・ビームの集光を、「非点収差フォーカス・誤差信号生成（astigmatic focus error signal generation）」として知られている方法に従って制御することができる。しかし、この説明の導入部分で説明したように、制御信号ＰおよびＱの望んでいない変動に対処するためには誤差補正信号が正規化されることが第１に重要である。したがって、差信号Ｐ−Ｑを和信号Ｐ＋Ｑで割って、レーザ・ビームのフォーカスを補正するための正規化された誤差補正信号（Ｐ−Ｑ）／（Ｐ＋Ｑ）を得なければならない。
【００１６】
セグメント信号Ａ、Ｂ、ＣおよびＤからそれに応じた制御信号ＰおよびＱが構成される場合には、同じ式（Ｐ−Ｑ）／（Ｐ＋Ｑ）が、光学系の他のパラメータに対して適当な、適切に正規化された誤差補正信号を表すことに留意されたい。例えばＰ＝Ａ＋ＢおよびＱ＝Ｃ＋Ｄのとき、正規化された誤差補正信号（Ｐ−Ｑ）／（Ｐ＋Ｑ）は、「プッシュ・プル・フォローイング（push pull following）」として知られている方法に従って光学ディスクのトラックに沿ってレーザ・ビームを導く目的に適する。
【００１７】
図１の配置では、差信号Ｐ−Ｑが減算器Ｓ３で得られ、和信号Ｐ＋Ｑが加算器Ｓ４で得られる。減算器Ｓ３からの差信号Ｐ−Ｑは、アナログ・シグマ・デルタ変調器Ｍに入力信号として適用される。このアナログ・シグマ・デルタ変調器は、減算器Ｓ５と、減算器Ｓ５の出力を低域フィルタリングするアナログ低域フィルタ（ループ・フィルタ）Ｆと、ループ・フィルタＦの出力を基準電圧と比較し、例えばループ・フィルタの出力が基準電圧よりも高いときに「１」を供給し、この出力が基準電圧よりも低いときに「０」を供給する１ビット量子化器（比較器）Ｅと、最後に、比較器Ｅの出力パルスに加算器Ｓ４の和信号Ｐ＋Ｑを掛ける乗算ＡＤ変換器とを含む。この乗算の結果を減算器Ｓ５で差信号Ｐ−Ｑから差し引く。動作時、ループ・フィルタＦおよび比較器Ｅの低周波増幅が十分に高いとき、シグマ・デルタ変調器のフィードバック・ループは、ループ・フィルタの入力の低周波内容（low frequency content）をほぼ０にする。これは、減算器の２つの入力がそれらの低周波内容に関する限り実質的に等しいことを意味する。したがって、比較器の出力にＡＤ変換器Ｗの利得係数（Ｐ＋Ｑ）を掛けたものが入力信号（Ｐ−Ｑ）に等しく、すなわち比較器の出力信号は、入力信号（Ｐ−Ｑ）を和信号（Ｐ＋Ｑ）で割ったものに等しい。アナログ・シグマ・デルタ変調器の出力Ｏの結果は、その低周波内容が（Ｐ−Ｑ）／（Ｐ＋Ｑ）に等しい１ビット・ディジタル信号であり、これを最終的に、直接にまたは適当なアナログ低域フィルタＬを通して光学系ＲのアクチュエータＡＣに適用して、必要な補正を実施することができる。シグマ・デルタ変調器の出力を使用してアクチュエータＡＣを直接に駆動する代わりに、この出力を、デシメーティング・フィルタ（decimating filter）（図示せず）に適用して、誤差補正信号を、フレキシブル・フィルタリングなどのさまざまなディジタル信号処理機能の適用およびセキュリティ対策を可能にするマルチ・ビット・ディジタル信号に変換してもよい。このディジタル・誤差補正信号はその後、アナログ信号に変換されてアクチュエータに適用される。
【００１８】
図２に、Ｐ−Ｑ減算器Ｓ３がその中に組み込まれたシグマ・デルタ変調器Ｍの一実施態様を示す。電流は、源を一緒に接続することによって容易に追加することができるため、図１の制御信号Ｐ、Ｑおよび和信号Ｐ＋Ｑは、電流源ｉｐ、ｉｑおよびｉｐ＋ｑからの電流の形態で適用される。ＣＭＯＳでは減算を実施することが難しいことがあるため、ループ・フィルタＦおよび比較器Ｅは差動式である。こうすると減算は単に、差し引かれる側の電流をループ・フィルタのもう一方の入力端子に接続することによって実現することができる。そのため、電流源ｉｐはループ・フィルタの一方の入力端子に接続され、電流源ｉｑはもう一方の入力端子に接続される。量子化器（比較器）Ｅは、クロック・パルス発生器Ｃｌからのパルスで刻時され、これによって量子化が一定の間隔で実施されることが保証される。乗算ＡＤ変換器は、ソース電極がともに電流源ｉｐ＋ｑに接続され、ゲート電極が比較器Ｅの差動出力に接続された２つのＰＭＯＳトランジスタＷ１およびＷ２を含む単純な差動スイッチからなる。ＰＭＯＳトランジスタＷ１およびＷ２のドレイン電極はループ・フィルタＦの入力端子に接続されている。この実施態様では、この２つのフィルタ入力端子が、図１の減算器Ｓ３と減算器Ｓ５の両方の働きをすることが分かる。図２では、１次の低域フィルタが示されているが、このフィルタをより高次のフィルタとすることができ、それによってこの配置のアナログ−ディジタル変換の解像力（resolution）は増大する。
【００１９】
図２ではループ・フィルタが差動積分器である。その入力端子は完全な浮遊入力端子であり、そのため、電流ｉｐ、ｉｑまたはｉｐ＋ｑのわずかなオフセットは入力同相電圧のドリフトにつながる。これを防ぐため、図２のシグマ・デルタ変調器は同相制御回路Ｃｍを含む。この回路は、３つのＮＭＯＳカスコードＴ１−Ｔ４、Ｔ２−Ｔ５およびＴ３−Ｔ６を含む。これらの上側のトランジスタはそれぞれ、それぞれのドレイン電極に接続されたＤＣ電流源Ｉ１、Ｉ２、Ｉ３を有し、上側トランジスタのソース電極はそれぞれ、対応する下側トランジスタのドレイン電極に接続されており、Ｔ５およびＴ６のドレイン電極は相互接続されている。３つの上側トランジスタのゲート電極はトランジスタＴ１のドレイン電極に接続されている。トランジスタＴ４のゲート電極は基準電圧に接続されており、トランジスタＴ５のゲート電極はトランジスタＴ２のドレイン電極およびループ・フィルタの一方の入力端子に接続されており、トランジスタＴ６のゲート電極はトランジスタＴ３のドレイン電極およびループ・フィルタのもう一方の端子に接続されている。電流源Ｉ１、Ｉ２およびＩ３の電流は等しいことが好ましい。同じことが３つの上側トランジスタおよび３つの下側トランジスタにも当てはまる。３つの下側トランジスタは、これらのトランジスタがそれらの線形範囲内で機能する低いドレイン電圧を有する。したがって、これらのトランジスタは、上側トランジスタの制御されたソース抵抗の働きをする。２つのフィルタ入力端子の電圧が均等に増大するとき、トランジスタＴ５およびＴ６はＴ４に比べて低い抵抗を示す。Ｔ２およびＴ３にはより高い電流が流れ、これによって公称状況（nominal situation）が回復する。その結果として、同相制御回路は、フィルタ入力端子の同相電圧の変化に対する低いインピーダンスを示す。これらの端子の差動電圧はトランジスタＴ５、Ｔ６のうちの一方の電流を増大させるが、他方のトランジスタの電流を均等に低減させ、そのためこの同相制御回路は差動電圧に対して高い抵抗を示す。
【００２０】
図１では、２つの制御信号ＰおよびＱから和信号Ｐ＋Ｑを生成するために加算器Ｓ４が配置されている。同様に図２では、２つの制御電流ｉｐおよびｉｑから電流ｉｐ＋ｑを生み出さなければならない。この演算は、ＤＣオフセット、利得の不整合などの誤差を引き起こす可能性があり、その結果、正規化が乱され、またはサーボシステムのループ利得に影響する。図２の要素に対応する要素が同じ参照符号を有する図３の実施態様では、ｉｐ＋ｑを得るための制御電流ｉｐとｉｑの加算を実質的な誤差なしで実施することができ、さらに、図２の同相制御回路Ｃｍを省くことができる。このために図３の配置は、２つのＰＭＯＳトランジスタＴ７、Ｔ８からなる差動増幅器を有する演算相互コンダクタンス増幅器（ＯＴＡ）と、この２つのトランジスタのソース電極に電流を送達する共通電流源Ｉ４と、２つのＮＭＯＳトランジスタＴ９、Ｔ１０からなり、ＰＭＯＳトランジスタＴ７のドレイン電流をミラーリングする電流ミラーとを含む。さらに、差動ループ・フィルタＦの入力端子間に２つの等しい抵抗Ｒ１およびＲ２が直列に接続されており、これらの抵抗の接続点はＴ８のゲート電極に接続されており、Ｔ７のゲート電極は基準電圧Ｖｒに接続されている。トランジスタＴ８およびＴ１０の相互接続されたドレイン電極はＯＴＡの出力を構成し、この出力は、差動スイッチ・トランジスタＷ１およびＷ２の２つのソース電極に接続されている。動作時、抵抗Ｒ１とＲ２は等しいため、これらの抵抗の相互接続は２つのフィルタ入力端子の同相電圧を有する。電流ミラー・トランジスタＴ９、Ｔ１０および差動スイッチ・トランジスタＷ１、Ｗ２を通るＯＴＡのフィードバック・ループは、この相互接続を、トランジスタＴ７のゲート電極の基準電圧Ｖｒに維持する。したがってＯＴＡはフィルタ入力端子における浮遊同相電圧を防ぎ、したがって図２のユニットＣｍは不要になる。さらに、抵抗Ｒ１とＲ２が十分に等しくかつ十分に高い値を有する場合、差動スイッチ・トランジスタＷ１およびＷ２の相互接続されたソース電極にＯＴＡによって供給される電流は、２つの制御電流ｉｐおよびｉｑの和に等しい。その場合、和電流ｉｐ＋ｑの生成におけるオフセットおよび利得不整合誤差は回避される。
【００２１】
スイッチＷ１およびＷ２において、比較器からのスイッチング信号の容量性フィードスルー（capacitive feed through）が起こる可能性がある。結果として生じるフィルタＦの入力における電荷注入は正規化を不正確にし、小さな入力電流ｉｐおよびｉｑで特にそうである。この問題は、トランジスタＷ１、Ｗ２のそれぞれのゲート電極とそれぞれのドレイン電極の間にドレインとソースを短絡して接続されたダミー・トランジスタ（コンデンサ）によって解決することができる。同じ対策を図２および４の配置でとることができる。
【００２２】
差動ループ・フィルタＦが積分器であるとき、その出力端子は、このフィードバック・コンデンサによって入力端子から完全に分離されたＤＣに対するものである。さらに、刻時された比較器Ｅがその入力端子で同相電圧を固定しないとき、この電圧は完全な浮遊電圧である。その結果として、ループ・フィルタの出力を制御するための追加の同相ループが必要となる。しかしこの問題は図４に示す方法で解決することができる。この図では図３の回路要素と一致する回路要素が同じ参照符号を有する。
【００２３】
この図では、図３の差動積分器Ｆが、２つのシングル・エンド型積分器Ｇ１およびＧ２に置き換わられ、これらはそれぞれ、演算相互コンダクタンス増幅器（ＯＴＡ）Ｏ１、Ｏ２と、このＯＴＡの出力と逆相入力（inverting input）の間の積分コンデンサとを含む。これらの逆相入力はさらに制御電流源ｉｐおよびｉｑに接続されており、２つのＯＴＡの非逆相入力は基準電圧Ｖｒ１に接続されている。第３の演算相互コンダクタンス増幅器Ｏ３は、その非反転入力が、２つのＯＴＡ  Ｏ１とＯ２の出力間に直列に結合された２つの等しい抵抗Ｒ３とＲ４の相互接続に接続されている。Ｏ３の逆相入力は基準電圧Ｖｒ２を受け取り、このＯＴＡの出力は、差動スイッチ・トランジスタＷ１およびＷ２のソース電極に電流ｉｐ＋ｑを送達する。Ｏ１、Ｏ２、抵抗Ｒ３、Ｒ４、ＯＴＡ  Ｏ３および差動スイッチＷ１、Ｗ２を通る単一のループが、Ｏ１およびＯ２の入力端子の同相電圧を基準電位Ｖｒ１に保ち、Ｏ１およびＯ２の出力端子の同相電圧を基準電位Ｖｒ２に保つ。あまりに高い値の抵抗を使用しなくてもよいように、抵抗Ｒ３およびＲ４は、緩衝段（図示せず）を介してＯＴＡ  Ｏ１およびＯ２の出力端子に接続してもよい。図３の差動フィルタＦの入力端子への抵抗Ｒ１およびＲ２の接続に対しても同じ対策をとることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明によるサーボシステムである。
【図２】本発明によるシグマ・デルタ変調器の第１の実施形態である。
【図３】本発明によるシグマ・デルタ変調器の第２の実施形態である。
【図４】本発明によるシグマ・デルタ変調器の第３の実施形態である。
【図１】
2006523388.tif 000003
【図２】
2006523388.tif 000004
【図３】
2006523388.tif 000005
【図４】
2006523388.tif 000006
【国際調査報告】
2006523388.tif 000007
2006523388.tif 000008