(57)【要約】信号（１）を受信するためのアンテナ（１０）と、アンテナに接続された入力フィルタ（１２）とを含む振幅変調受信器。可変利得増幅器（１６）は、入力フィルタに接続され、利得制御信号に応答する。Ａ／Ｄ変換器は、可変利得増幅器に接続され、サンプリング信号に応答し、サンプリングされたデジタル信号を供給する。Ｄ／Ａ変換器（２２）は、復調信号を受信し、アナログ出力信号を供給する。コントローラ（２０）は、Ａ／Ｄ変換器からのサンプリングされたデジタル信号を受信・復調し、可変利得増幅器に対する利得制御信号を生成し、Ａ／Ｄ変換器に対するサンプリング信号を生成し、復調信号をＤ／Ａ変換器に供給する。利得制御信号およびサンプリング信号の復調および生成はソフトウェアで実行される。
2006521768.tif 000002
【特許請求の範囲】
【請求項１】
信号を受信するためのアンテナと、
アンテナに接続された入力フィルタと、
入力フィルタに接続され、利得制御信号に応答する可変利得増幅器と、
前記可変利得増幅器に接続され、サンプリング信号に応答し、サンプリングされたデジタル信号を供給するＡ／Ｄ変換器と、
復調信号を受信し、アナログ出力信号を供給するＤ／Ａ変換器と、
前記Ａ／Ｄ変換器からの前記サンプリングされたデジタル信号を受信・復調し、前記可変利得増幅器に対する前記利得制御信号を生成し、前記Ａ／Ｄ変換器に対する前記サンプリング信号を生成し、前記復調信号を前記Ｄ／Ａ変換器に供給するコントローラとを備えた振幅変調受信器。
【請求項２】
前記コントローラは、デジタル利得制御信号を、前記可変利得増幅器に接続された第１のインテグレータに供給する請求項１に記載の受信器。
【請求項３】
前記コントローラは、デジタルサンプリング信号を、その出力が前記サンプリング信号をＡ／Ｄ変換器に供給する位相ロック・ループに接続された第２のインテグレータに供給する請求項１に記載の受信器。
【請求項４】
前記第２のインテグレータは、前記位相ロック・ループの電圧制御発振器に接続されている請求項３に記載の受信器。
【請求項５】
前記コントローラは、第１の総サンプリング信号および精密サンプリング信号を、その出力が前記サンプリング信号を前記Ａ／Ｄ変換器に供給する部分位相ロック・ループに供給する請求項１に記載の受信器。
【請求項６】
前記コントローラは、その速度が前記受信信号の前記搬送周波数と整合する可変サンプリング信号を生成する請求項１に記載の受信器。
【請求項７】
前記コントローラは、前記Ａ／Ｄ変換器の前記サンプリングされたデジタル信号を復調し、前記利得制御信号を生成し、前記サンプリング信号の周波数を生成する請求項１に記載の受信器。
【請求項８】
前記ソフトウェアは、前記サンプリングされたデジタル信号に対する入力フィルタと、前記復調信号に対する出力フィルタとを含む請求項７に記載の受信器。
【請求項９】
前記復調器および前記入力フィルタは、前記受信信号の前記搬送周波数と整合され、前記出力フィルタは、デシメート搬送周波数と整合される請求項８に記載の受信器。
【請求項１０】
各搬送周波数に対する前記フィルタの係数は、コントローラに記憶される請求項９に記載の受信器。
【請求項１１】
前記ソフトウェアは、デシメーションおよび積算復調器を含む請求項７に記載の受信器。
【請求項１２】
前記コントローラは、ソフトウェア・デシメーションおよび積算復調器を含む請求項１に記載の受信器。
【請求項１３】
前記サンプリングされたデジタル信号は、搬送周波数における復調信号が乗じられ、搬送サイクル期間に対して積算する請求項１２に記載の受信器。
【請求項１４】
前記ソフトウェアは、前記サンプリングされたデジタル信号および前記積算復調信号を搬送周波数付近の帯域に対して濾過する請求項１３に記載の受信器。
【請求項１５】
前記コントローラは、ソフトウェア復調器を含み、
前記サンプリングされたデジタル信号ｓ（ｔ）は、ウィンドウ処理関数ｇ（ｔ−ｍＴｃ）（ただし、Ｔｃはサイクル時間である）によって分割され、
前記サンプリングされたデジタル信号ｓ（ｔ）のセグメントは、搬送周波数ｗｋが乗じられて、復調セグメントｄ（ｔ）を生成し、
前記復調セグメントｄ（ｔ）は、ウィンドウ処理関数ｇ（ｔ−ｌＴｃ）によって分割され、
前記分割復調信号ｄ（ｔ）は、サイクル期間Ｔｃ、すなわちすべての期間に対して積算され、
前記積算復調セグメントは、合算されて、復調関数φｋ［ｎＴｃ］を生成する請求項１に記載の受信器。
【請求項１６】
前記ソフトウェアは、前記サンプリングされたデジタル信号に対する入力フィルタと、前記合算復調セグメントに対する出力フィルタとを含む請求項１５に記載の受信器。
【請求項１７】
前記コントローラは、前記Ａ／Ｄ変換器からの前記サンプリングされたデジタル信号の受信および復調と、前記可変利得増幅器に対する前記利得制御信号の生成と、前記Ａ／Ｄ変換器に対する前記サンプリング信号の生成と、前記Ｄ／Ａ変換器への前記復調信号の供給とを平行して行う請求項１に記載の受信器。
【請求項１８】
振幅変調受信器のための復調器であって、
入力信号を濾過するための入力フィルタと、
前記濾過入力信号を復調するためのデシメータおよびインテグレータ復調器と、
前記復調信号を濾過するための出力フィルタとを備えた復調器。
【請求項１９】
前記復調器および前記入力フィルタは、前記入力信号搬送周波数と整合され、前記出力フィルタは、デシメート搬送周波数と整合される請求項１８に記載の復調器。
【請求項２０】
搬送周波数毎の前記フィルタの係数は、前記復調器に記憶される請求項１８に記載の復調器。
【請求項２１】
前記濾過信号は、搬送周波数における復調信号が乗じられ、搬送サイクル期間に対して積算される請求項１８に記載の復調器。
【請求項２２】
前記入力および出力フィルタは、それぞれ前記入力信号および前記積算復調信号を、搬送周波数付近の帯域に対して濾過する請求項２１に記載の復調器。
【請求項２３】
前記濾過入力信号ｓ（ｔ）は、ウィンドウ処理関数ｇ（ｔ−ｍＴｃ）（ただし、Ｔｃはサイクル時間である）によって分割され、
前記濾過入力信号ｓ（ｔ）のセグメントは、搬送周波数ｗｋが乗じられて、復調セグメントｄ（ｔ）を生成し、
前記復調セグメントｄ（ｔ）は、ウィンドウ処理関数ｇ（ｔ−ｌＴｃ）によって分割され、
前記分割復調信号ｄ（ｔ）は、サイクル期間Ｔｃ、すなわちすべての期間に対して積算され、
前記積算復調セグメントは合算され、前記出力フィルタによって濾過されて、復調関数φｋ［ｎＴｃ］を生成する請求項１８に記載の復調器。
【請求項２４】
前記復調器は、入力濾過と、デシメーションと、積算と、出力濾過とを平行して行う多重スレッド・プロセッサである請求項１７に記載の復調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にはＡＭ受信器に関し、より詳細には、ＡＭ受信器における様々な要素のソフトウェア実装が可能な受信器に関する。
【背景技術】
【０００２】
ＡＭ受信器は、ほぼ一世紀の歴史を有するという事実にかかわらず、ソフトウェア・ラジオ実装はまだ費用が法外である。現在、ＡＭ受信器は、ハードウェアで実装され、記録的な低コストでＡＭ／ＦＭチップを採用している。従来のＡＭ受信器の簡潔化された構成図を図１に示す。しかし、マルチ・プロトコル通信ハンド・ヘルド・デバイスでは、ハードウェア実装は、追加費用およびＰＣ基板領域の消費により魅力がなくなっている。マルチ・プロトコル通信デバイスの最も魅力的な代替は、ソフトウェア・デファインド・ラジオ（ＳＤＲ）によって与えられる。ＳＤＲは、同一のプロセッサにおける多数の通信プロトコルを実行する能力を有するが、その各々に対して異なるＲＦ前端を必要とする。プロセッサ機能がより高いＭＩＰＳに発展するに従って、アナログ構成要素とデジタル構成要素の境界がアンテナに近づく。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本ＡＭ受信器のハードウェア構造は、より少ないハードウェア構成要素を使用し、必要なＭＩＰＳを減じることによって効率的なソフトウェア実装を可能にする。それは、柔軟性と低電力消費の両方をもたらす。濾過および復調を含むＡＭ受信器機能のグループはソフトウェアで実装される。
【課題を解決するための手段】
【０００４】
振幅変調受信器は、信号を受信するためのアンテナと、アンテナに接続された入力フィルタとを含む。可変利得増幅器が、入力フィルタに接続され、利得制御信号に応答する。Ａ／Ｄ変換器が可変利得増幅器に接続され、サンプリング信号に応答し、サンプリングされたデジタル信号を供給する。Ｄ／Ａ変換器は、復調デジタル信号を受信し、アナログ出力信号を供給する。コントローラは、Ａ／Ｄ変換器からのサンプリングされたデジタル信号を受信・復調し、可変利得増幅器に対する利得制御信号を生成し、Ａ／Ｄ変換器に対するサンプリング信号を生成し、復調信号をＤ／Ａ変換器に供給する。
【０００５】
コントローラは、復調と信号生成作業を平行して行うマルチ・スレッド・プロセッサであってもよい。
【０００６】
コントローラは、その出力がサンプリング信号をＡ／Ｄ変換器に供給する位相ロック・ループにサンプリング信号を供給する。コントローラからのサンプリング信号は、位相ロック・ループの電圧制御発振器に供給される。コントローラは、その速度が受信信号の搬送周波数と整合する可変サンプリング信号の生成を制御する。
【０００７】
ＡＭ受信器の復調器は、入力信号を濾過するための入力フィルタと、濾過された入力信号を復調するためのデシメータおよびインテグレータ復調器と、復調信号を濾過するための出力フィルタとを含むソフトウェアで実装される。復調器および入力フィルタは、入力信号の搬送周波数と同調し、出力フィルタは、入力信号のデシメート搬送周波数と同調する。搬送周波数毎のフィルタの係数は、復調器に記憶される。搬送周波数において濾過信号に復調信号が乗じられ、搬送サイクル期間にわたって集積され、次いでデシメートされる。
【０００８】
本発明のこれらおよび他の態様は、添付の図面と併せて、本発明の以下の詳細な説明を読めば明らかになるであろう。
【発明を実施するための最良の形態】
【０００９】
本受信器は、従来のＡＭ受信器の縮小型ＭＩＰＳソフトウェア実装である。サンプリング速度が受信搬送周波数と整合するような可変サンプリング速度スキームを用いることによって、ダウン・コンバーション・ブロックを含む、復調プロセスに伴ういくつかのＡＭ受信器ブロックの複雑さを著しく低減し、ソフトウェアで実行することが可能である。複雑さが低減されたＡＭ受信器の利点は、低コストで、低電力消費につながり、それによって、携帯電話、ＰＤＡまたはマルチ・プロトコル通信デバイスの如きハンド・ヘルド・デバイスへのその統合が可能になる。本構造において、濾過および復調の大半を含む、ＡＭ受信器に伴うすべての機能は、例えば二列のサンドブリッジ・テクノロジーズ・マルチスレッドＳＢ９６００プロセッサを使用してソフトウェアで実行される。
【００１０】
ソフトウェア実装に向けて設計されたＡＭ受信器のハードウェア構成要素を図２に示す。アンテナ１０で受信された信号は、帯域フィルタ１２に接続される。帯域フィルタ１２の出力は、低ノイズ増幅器１４を介して可変利得増幅器１６に供給される。可変利得増幅器１６の出力は、アナログ・デジタル（Ａ／Ｄ）変換器１８に供給される。次いで、デジタル信号は、デジタル信号プロセッサ（ＤＳＰ）として示されるコントローラ２０に供給される。受信信号は復調され、出力信号として、デジタル・アナログ（Ｄ／Ａ）変換器２２に供給される。次いで、アナログ出力は２４において増幅され、オーディオ・デバイス２６に供給される。コントローラ２０は、低域フィルタ（ＬＰＦ）またはインテグレータ３０を介して、可変利得増幅器１６に対する利得制御をも提供する。
【００１１】
Ａ／Ｄ変換器１８のサンプリング速度は、また、コントローラ２０によって制御される。部分位相ロック・ループ（ＰＬＬ）３２は、サンプリング・クロックを決定するコントローラ２０から制御信号を受信する。３４において、ＤＳＰコントローラ２０からの第１の出力は、部分ＰＬＬ３２に供給される。第２の信号は、低域フィルタ（ＬＰＦ）またはインテグレータ３６を介して、部分ＰＬＬ３２に接続される電圧制御結晶発振器（ＶＣＸＯ）３８に供給される。部分ＰＬＬ３２にライン３４で供給される信号は、インテグレータ３６を介して電圧制御結晶発振器３８に供給される信号によって微調整される総周波数信号である。コントローラ２０は、サンプリング・クロック、またはＡ／Ｄ変換器１８の速度を微調整して、受信信号の搬送周波数と整合させる。これは、復調器、ならびに電圧利得増幅器１６およびＡ／Ｄ変換器３２の制御の効率的なソフトウェア実装を可能にする。
【００１２】
コントローラ２０で実行されるソフトウェア実装を図３に示す。Ａ／Ｄコンバータ１８からの入力信号は、入力フィルタ４０を通じて供給される。この出力信号は復調器４２に供給され、その出力が出力フィルタ４８によって再び濾過される。次いで、出力フィルタ４８の出力は、Ｄ／Ａ変換器２２に供給される。復調器４２は、デシメーション積算フィルタとして示されている。それは、増倍部４４と、積算／デシメーション部４６とを含む。入力フィルタ４０および復調器４２は、すべて受信信号の搬送周波数と整合される。出力フィルタ４８は、受信信号のデシメート搬送周波数と整合される。それらフィルタの双方に対する係数は、搬送周波数毎に、メモリ、例えば不揮発性メモリに記憶される。
【００１３】
例として、搬送波の８倍のサンプリング周波数において、Ａ／Ｄ変換器１８からの抽出信号は、５ＫＨｚ帯域幅で３ｄＢの減衰を伴う搬送周波数を中心に二極ニゼロ帯域フィルタ４０を使用して濾過される。サンプリング速度は、搬送波の異なる倍数（例えば４または１６）でありうる。次いで、濾過信号には、乗算器／デシメータ４４によって余弦抽出信号（ｆｃ）が乗じられ、８つのサンプルに対して積算される。積算後、データに１；１６のデシメーションが施される。デシメーション比は他の比（例えば１：８または１：３２）でありうる。次に、９６タップ８０ｄＢＦＩＲ低域フィルタ４８を使用した濾過、スケール調整およびＤＣ除去が行われる。最後に、データがＤ／Ａ変換器２２に送られる。フィルタは、例えば１２８のような異なる数のタップであってもよい。
【００１４】
入力フィルタ４０からのサンプリングされたデジタル信号は、ＬＦＰ３０を通じて出力を可変利得増幅器１６に供給する自動利得制御（ＡＧＣ）ソフトウェア部５０にも供給される。入力フィルタ４０からのサンプリングされたデジタル信号は、位相ロック・ループ（ＰＬＬ）ソフトウェア部５２にも供給される。これは、ＬＰＦ３６を通じて、可変制御結晶発振器３８に対して精密サンプリング信号を生成する。
【００１５】
図３の復調部を実装するのに用いられるアルゴリズムの例を以下に記載する。
ＡＭ複合信号を、各々が変調信号φｋ（ｔ）によって変調された帯域搬送波におけるＮの重ね合わせと見なすことが可能である。多重通路を無視すれば、ＡＭ複合関数を以下のように表すことができる。
【００１６】
【数１】
2006521768.tif 000003
ただし、ｎ（ｔ）は、たいていは受信器前端からのＡＷＧＮ、Ｎ（０、σ）である。
【００１７】
長方形のウィンドウ処理関数を用いて、式（１）を時間ウィンドウ・セグメントの合計として表すことも可能である。
【００１８】
【数２】
2006521768.tif 000004
ただし、ｇ（ｔ−ｍＴｃ）＝σ（ｔ−ｍＴｃ）σ［（ｍ＋１）Ｔｃ−ｔ］］、かつ
【００１９】
【数３】
2006521768.tif 000005
は、ウィンドウ処理を行う単位ステップ関数である。
【００２０】
まず、式（１）のＡＭ複合信号を帯域濾過する。普遍性を失うことなく、短形帯域濾過フィルタの中心を搬送周波数ｆｃとし、帯域外減衰をαとする。次に、濾過信号を式（２）のように分割し、それにｆｃの復調関数を乗じる。
【００２１】
【数４】
2006521768.tif 000006
【００２２】
φｋ（ｔ）がサイクル期間Ｔｃにわたって一定であると仮定して、式（３）にウィンドウ処理関数ｇ（ｔ−ｌＴｃ）を乗じて、復調セグメントを分割し、搬送波サイクル期間に対して積算すると、以下のようになる。
【００２３】
【数５】
2006521768.tif 000007
【００２４】
いくつかの単純な計算の後で、式（４）のインテグラルは、以下のようになる。
【００２５】
【数６】
2006521768.tif 000008
【００２６】
上式（５）において、第２のインテグラルは、５ＫＨｚ遮断周波数での低域濾過の後に消えることになる。第３のインテグラルは、濾過後の残留ノイズを表し、積算値は無視でき、それはさらに無視することが可能である。Ｉに対する最終的な式は以下のようになる。
【００２７】
【数７】
2006521768.tif 000009
【００２８】
すべてのｌ∈（−∞、＋∞）に対して合算し、２／Ｔｃで基準化した後に、復調関数の抽出バージョンは以下のようになる。
【００２９】
【数８】
2006521768.tif 000010
ただし、Δ［（ｌ−ｍ）Ｔｃ］＝ｇ（ｔ−ｌＴｃ）ｇ（ｔ−ｍＴｃ）はデルタまたはウィンドウ処理関数である。
【００３０】
好ましくは、コントローラ２０は、ソフトウェア・プログラムを平行して実行することが可能な多重スレッド・プロセッサである。サンドブリッジ・テクノロジーズ社から入手可能な当該プロセッサは、ソフトウェアの効率性をさらに向上させる。図４は、上述の異なるソフトウェア・ブロックのスレッド割り当ての例としてのフローチャートを示す図である。図４に示すように、電源をオン６０にすると、不揮発性メモリ（例えば周波数および体積レベル）からの設定が６２においてロードされる。また、６４において、２つのソフトウェア・フィルタ４０および４２に対するフィルタ・パラメータがメモリからロードされる。６６において、設定が新しいかどうかの判断が行われる。そうである場合は、新しいフィルタ・パラメータがロードされる。新しくない場合は、７０において、図３の合成器がセット・アップされる。
【００３１】
入力フィルタ４０に対するソフトウェア・ブロック、復調器４２および出力フィルタ４２がボックス７２に示されている。以下の連続的ループ、すなわち（１）入力濾過、（２）乗算、（３）積算、（４）デシメーションおよび（５）出力濾過、および（６）オーディオ・データのＤ／Ａ変換器２２への送信がセット・アップされる。スレッドの第２のグループがボックス７４に示されている。以下の連続的ループ、すなわち（１）位相ロック・ループ５２の開始、（２）自動利得制御５０の開始、（３）周波数および体積の新しい設定に対する調査、および（４）位相ロック・ループ５２の結果に基づく電圧制御発振器３８に対する誤差の計算をセット・アップする。ＶＣＸＯ誤差の出力は、セット・アップされた合成器工程７０に送り返される。これにより、入力が、インテグレータ３６を介して電圧制御結晶発振器３８に供給される。
【００３２】
ボックス７６は、セット・アップされた合成器７０からサンプリング回路への出力を示す。出力の１つは、部分ＰＬＬ３２に対する総周波数ＦＧである。総周波数ＦＧは、ロードされた周波数の設定によるものである。他の出力は、ボックス７４のルーチンに接続された電圧制御発振器３８に対するＶＣＸＯである。
【００３３】
本発明を詳細に説明・例示してきたが、これは、例示のみを目的とし、限定することを目的とするものではないことを理解すべきである。本発明の範囲は、添付の請求項の条項によってのみ制限される。
【図面の簡単な説明】
【００３４】
【図１】ハードウェアで実装された従来技術のＡＭ受信器の構成図である。
【図２】本発明の原理によるＡＭ受信器の構成図である。
【図３】本発明の原理を取り入れた図２の制御部のソフトウェア実装の構成図である。
【図４】図３のソフトウェア実装のフローチャートである。
【図１】
2006521768.tif 000011
【図２】
2006521768.tif 000012
【図３】
2006521768.tif 000013
【図４】
2006521768.tif 000014
【国際調査報告】
2006521768.tif 000015
2006521768.tif 000016