(57)【要約】本発明は、論理的に編成された行と列に配列された磁気抵抗メモリセルを具備したマトリックスに関する。各メモリセルは、磁気抵抗素子を含む。マトリックスは、列のあるセルから読み出し、同時に列の別のセルに書き込む手段、または、行のあるセルから読み出し、同時に同じ行の別のセルに書き込む手段を備える。このようなマトリックスは、読み出し・書き込み同時処理型ＭＲＡＭメモリに使用される。
2006501587.tif 000002
【特許請求の範囲】
【請求項１】
論理的に編成された行と列に配列され、各メモリセルが磁気抵抗素子を含む磁気抵抗メモリセルを具備したマトリックスであって、
列のあるセルからの読み出しと列の別のセルへの書き込みを同時に実行する手段、または、行のあるセルからの読み出しと同じ行の別のセルへの書き込みを同時に実行する手段をさらに備える、
マトリックス。
【請求項２】
請求項１に記載のマトリックスにおいて、
前記行の読み出しと書き込みを同時に実行する手段、または、前記列の読み出しと書き込みを同時に実行する手段は、列毎に第１の列ラインと第２の列ラインを備え、前記第１の列ラインは書き込みビット線であり、前記第２の列ラインは読み出しビット線であり、
前記第１の列ラインは、前記列の前記メモリセルのそれぞれの前記磁気抵抗素子に磁気結合可能な連続的導電ストリップであり、
前記第２の列ラインは、前記第１の列ラインが磁気結合可能である前記列の前記メモリセルの同じ前記磁気抵抗素子のそれぞれの電極に磁気結合可能な連続的導電ストリップである、
マトリックス。
【請求項３】
請求項２に記載のマトリックスにおいて、
各行はディジット線およびワード線を有し、各セルは前記磁気抵抗素子の別の電極を電圧源へ接続するスイッチング素子を有し、前記ディジット線は行の前記メモリセルのそれぞれの前記磁気抵抗素子に磁気結合可能な連続的導電ストリップであり、前記ワード線は行の前記スイッチング素子のそれぞれに電気接続可能な連続的導電ストリップである、マトリックス。
【請求項４】
請求項２または３に記載のマトリックスにおいて、
前記第１の列ラインからセルの前記磁気抵抗素子への最接近アプローチ距離は、延期第２の列ラインから同じ前記磁気抵抗素子への最接近アプローチ距離よりも短い、マトリックス。
【請求項５】
請求項１から４のいずれかに記載のマトリックスにおいて、
前記磁気抵抗素子は磁気トンネル接合（ＭＴＪ）を備える、マトリックス。
【請求項６】
請求項１から５のいずれか一項に記載のマトリックスと、
読み出し対象セルと書き込み対象セルを選択する選択回路と、
を備える、読み出し・書き込み同時処理型ＭＲＡＭメモリ。
【請求項７】
請求項６に記載の読み出し・書き込み同時処理型ＭＲＡＭメモリにおいて、
前記選択回路は行選択デコーダおよび列選択デコーダを備える、読み出し・書き込み同時処理型ＭＲＡＭメモリ。
【請求項８】
請求項６または７のいずれかに記載の読み出し・書き込み同時処理型ＭＲＡＭメモリにおいて、
前記選択回路は、前記第１の列ラインおよび前記第２の列ラインである、列のあるセルからの読み出しと同じ列の別のセルへの書き込みを同時に実行するディジット線およびワード線、または、行のあるセルからの読み出しと同じ行の別のセルへの書き込みを同時に実行するディジット線およびワード線へ電気エネルギーを供給するため適合する、請求項３または請求項３に従属する請求項を引用する、読み出し・書き込み同時処理型ＭＲＡＭメモリ。
【請求項９】
請求項８に記載の読み出し・書き込み同時処理型ＭＲＡＭメモリにおいて、
行電流源は前記行選択デコーダに接続され、選択されたディジット線に電気エネルギーを供給する、読み出し・書き込み同時処理型ＭＲＡＭメモリ。
【請求項１０】
請求項８または９に記載の読み出し・書き込み同時処理型ＭＲＡＭメモリにおいて、
書き込みビット線電流源は前記列選択デコーダへ接続され、選択された書き込みビット線に電気エネルギーを供給する、読み出し・書き込み同時処理型ＭＲＡＭメモリ。
【請求項１１】
請求項６から１０のいずれかに記載の読み出し・書き込み同時処理型ＭＲＡＭメモリにおいて、
前記第２の列ラインへ接続可能であるセンス増幅器をさらに備える、読み出し・書き込み同時処理型ＭＲＡＭメモリ。
【請求項１２】
論理的に編成された行と列に配列され、各セルが磁気抵抗素子を含む磁気抵抗メモリセルを具備したマトリックスを動作させる方法であって、
列のあるセルからの読み出しと同じ列の別のセルへの書き込みを同時に実行し、または、行のあるセルからの読み出しと同じ行の別のセルへの書き込みを同時に実行するステップを含む、方法。
【請求項１３】
請求項１２に記載の方法において、
読み出しのためのある行と書き込みのための別の行を選択する、または、読み出しのためのある列と書き込みのための別の列を選択するステップをさらに含む、方法。
【請求項１４】
請求項１３に記載の方法において、
前記選択するステップは、書き込み対象である前記磁気抵抗素子へ磁気結合可能な書き込みビット線と、読み出し対象である前記磁気抵抗素子の第１の電極へ電気結合可能な読み出しビット線と、書き込み対象であるメモリ素子へ磁気結合可能なディジット線と、読み出し対象である前記磁気抵抗素子の第２の電極を電圧源へ接続するスイッチング素子に電気接続されたワード線に電気エネルギーを供給するステップを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗メモリセルのマトリックスおよび不揮発性磁気メモリに係わり、特に、このようなマトリックスを有する磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）と磁気抵抗ランダムアクセスメモリを動作させる方法に関する。
【背景技術】
【０００２】
磁気または磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、現在多数の会社によってフラッシュメモリの後継として考えられている。ＭＲＡＭは、最高速スタティックＲＡＭ（ＳＲＡＭ）メモリを除くすべてのメモリを置き換える可能性がある。ＭＲＡＭは不揮発性記憶装置であり、蓄積された情報を保持するために電力を必要としない。このことは、多数の他のタイプのメモリよりも有利であると考えられる。
【０００３】
ＭＲＡＭの原理は最初に米国ハネウェル社において開発され、磁性多層膜デバイスの磁化方向を情報記憶装置として使用し、結果として生じる抵抗差を情報読み出しのため使用する。すべての記憶装置と同様に、ＭＲＡＭアレイの各セルは、「１」または「０」の何れかを表現する少なくとも二つの状態を記憶可能でなければならない。
【０００４】
様々な種類の磁気抵抗（ＭＲ）効果が存在し、その中で巨大磁気抵抗（ＧＭＲ）とトンネル磁気効果（ＴＭＲ）が現在最も重要な磁気抵抗効果である。ＧＭＲ効果と、ＴＭＲ若しくは磁気トンネル接合（ＭＴＪ）若しくはスピン依存トンネリング（ＳＤＴ）効果は不揮発性磁気メモリを実現するための可能性を与える。これらの装置は、少なくとも２層が強磁性またはフェリ磁性であり、薄膜が非磁性中間層によって分離された薄膜のスタックを含む。ＧＭＲは導体中間層を備えた構造用の磁気抵抗であり、ＴＭＲは誘電体中間層を備えた構造用の磁気抵抗である。非常に薄い導体が２層の強磁性またはフェリ磁性膜の間に置かれるならば、複合多層構造体の有効な面内抵抗は、膜の磁化方向が平行であるときに最小であり、膜の磁化方向が逆平行であるときに最大である。薄い誘電体中間層が２層の強磁性またはフェリ磁性膜の間に置かれるならば、膜間のトンネリング電流は、膜の磁化方向が平行であるときに最大（すなわち、抵抗が最小）であることが観測され、膜間のトンネリング電流は、膜の磁化方向が逆平行であるときに最小（すなわち、抵抗が最大）であることが観測される。
【０００５】
磁気抵抗は、一般に、平行磁化状態から逆平行磁化状態へ変わる上記の構造体の抵抗の増加割合として測定される。ＴＭＲ装置はＧＭＲ構造体よりも高い磁気抵抗比を有し、したがって、より高い信号とより速い速度の可能性がある。最近の結果によると、トンネリングは、優れたＧＭＲセルでは磁気抵抗比が６から９％であるのに対して、４０％を越える磁気抵抗比を与えることが指摘される。
【０００６】
磁気トンネル接合型磁気抵抗ランダムアクセスメモリ（ＭＴＪ  ＭＲＡＭ）は、アレイ状に配列された複数の磁気抵抗メモリセル１を備える。このような従来技術による一つのメモリセル１が、図１に示されている。各メモリセル１は、磁気抵抗メモリ素子２と、ディジット線４とビット線６の第１の交点と、ビット線６とワード線８の第２の交点とを備える。メモリセル１は、ビットライン６を用いて列に直列に結合され、ディジット線４およびワード線８を用いて行に直列に結合される。使用される磁気抵抗メモリ素子２は、磁気トンネル接合（ＭＴＪ）である。
【０００７】
ＭＴＪメモリセル２は、一般に、下方電気接点を形成する非磁性導体と、ピン磁性層と、ピン層に置かれた誘電体バリア層と、誘電体バリア層に置かれたフリー磁性層とを含み、フリー磁性層上に上方接点がある。ピン磁性層およびフリー磁性層は共に、たとえば、ＮｉＦｅで構成され、誘電体バリア層は、たとえば、ＡｌＯｘで作られる。
【０００８】
磁性材料のピン層は、常に同じ向きを指す磁気ベクトルを有する。フリー層の磁気ベクトルは、二つの向きのうちの何れか、すなわち、ピン層の磁化方向に対して平行または逆平行を自由に指すが、層の物理的サイズにより制約される。
【０００９】
ＭＴＪメモリ素子２は、電気が素子２の中を磁性層の一方から他方へ垂直方向に流れるように回路に接続することによって使用される。ＭＴＪセル１は、図１に示されるように、トランジスタＴのようなスイッチング素子と直列した抵抗Ｒによって電気的に表現される。抵抗Ｒの抵抗の大きさは、メモリ素子２のフリー磁性層とピン磁性層の磁気ベクトルの向きに依存する。ＭＴＪ素子２は、磁気ベクトルが反対方向に向くときに比較的高い抵抗（ＨｉＲｅｓ）を有し、磁気ベクトルが同一方向に向くときに比較的低い抵抗（ＬｏＲｅｓ）を有する。
【００１０】
従来技術によるＭＴＪセル１の断面図および平面図は図２に示され、従来技術のセルの２×２形アレイの概略的な正面図は図３に示されている。複数のＭＲＡＭセルを備えるＭＲＡＭアレイにおいて、直交する導線４，６は、各ビットすなわちメモリ素子２の下側と上側を通り、スイッチング磁場を生成する電流を伝達する。各ビットは、電流が１本の線だけに供給されたときには切り替わらないが、電流が選択されたビットで交差する両方の線を流れるときに切り替わるように構成される（スイッチングはフリー層の磁気ベクトルがスイッチング磁場の方向に合致しない場合に限り発生する）。
【００１１】
ディジット線４およびビット線６はＭＴＪメモリセル１のアレイに設けられ、ディジット線４はメモリ素子２の一方側でアレイの行に沿って延び、ビット線６はメモリ素子２の反対側でアレイの列に沿って延びる。図３に示された構造体は、明瞭さの目的のため部分的に裏返しにされているので、ディジット線４は実際にはＭＴＪ素子２の下側を通り（ＭＴＪ素子２のその片側はトランジスタＴが設けられた基板の方へ向けられる）、ビット線６は実際にはＭＴＪ素子２の上側を通る（ＭＴＪ素子２のその片側はトランジスタＴが設けられた基板から遠ざかる方へ向けられる）。しかし、そのまま描画すると、ビット線６は、図面中のより関連した部分である磁気抵抗素子２を見えない状態にする。
【００１２】
各メモリ素子２は、固定すなわちピン層１０と、フリー層１２と、間に挿まれた誘電体バリア１４とを含む層状構造体である。間に誘電体１４が挿まれた強誘電性またはフェリ磁性層１０，１２のサンドイッチ構造に小さい電圧を印加することにより、電子は誘電体バリア１４の中を通り抜けることが可能である。
【００１３】
メモリ素子２は、相互接続層１６と複数のメタライゼーション層１８およびビア２０とを介してトランジスタＴに接続される。メモリ素子２とビット線６との間にはガルヴァーニ電気接続部２２が存在する。各メモリセル１のトランジスタＴは接地線２４に接続される。
【００１４】
図４に示された書き込みまたは書き換えモードにおいて、必要な電流が選択されたディジット線４およびビット線６を流れるので、それらの交点で、ＭＴＪセル２の抵抗を（ビット線６を流れる電流の方向に応じて）ＬｏＲｅｓ（低抵抗）状態からＨｉＲｅｓ（高抵抗）状態へ、或いは、その逆に切り替えるようにＭＴＪ素子２のフリー層１２の分極を切り替えるために十分であるピーク磁場が発生される。同時に、選択されたメモリセル１のトランジスタＴは、ワード線８上の電圧をロー状態（０ボルト）に保つことによりカットオフ状態にある。たとえば、図４に示された実施形態において、左セルは書き換えられるように選択される。左ビット線６を流れる電流は、その列上の左セルと他のすべてのセルの両方に共通である。電流は、同じ行の左セルとそれ以外のすべてのセルの左ディジット線４を流れるが、右側のセルのディジット線４を流れない。ディジット線４の電流とビット線６の電流は、一体となって前面左側セルのフリー層の、磁気ベクトルの向きを変えることが可能である磁場を加えるような電流であるが、ストリップ自体の電流は記憶状態を変えられない。したがって、選択されたメモリセル（本例では、左セル）だけが書き込まれる。
【００１５】
選択されたメモリセル１（図５の例では、左セル）に記憶された情報は、そのメモリセル１の抵抗を同じワード線８に沿って設置された基準メモリセルの抵抗と比較することにより読み出される。基準メモリセルのＭＴＪ素子２は書き換えられず、それらの抵抗値は、常に、たとえば、最小レベルを維持する。メモリセル１は、そのメモリセル１のワード線８をＶＤＤへ駆動することにより選択され、それにより行を選択し、すべてのトランジスタをオン状態にする。電流は、選択されたセルが位置する列のビット線６を介して送られる。その列のメモリセルの中で、選択されたＭＴＪセル１に関連付けられたトランジスタだけが作動されるので、電流は選択されたビット線６から選択されたセル１を介して接地線２４だけに流れる。一般に、メモリアレイの全体または一部の読み出し動作中に、第１のビット線６が作動され、ワード線８が次に順番に、すなわち、各行のセル毎にサンプリングされる。
【００１６】
ＴＭＲ装置において、電子がバリア層の中を通り抜けなければならないので、センス電流は層面に垂直に供給されなければならない（ＣＰＰ−面に垂直な方向の電流）。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従来のＭＲＡＭメモリの欠点は、あるメモリセルを読みながら、同じ行または列の別のメモリセルへ書き込むことができないことである。  
本発明の目的は、従来技術のＭＲＡＭメモリの欠点を解決することである。高速ＭＲＡＭメモリを提供することが目的である。
【課題を解決するための手段】
【００１８】
上記目的は、本発明の装置および方法によって実現される。  
本発明は、論理的に編成された行と列に配列され、各メモリセルが磁気抵抗素子を含む磁気抵抗メモリセルを具備したマトリックスである。マトリックスは、列のあるセルからの読み出しと列の別のセルへの書き込みを同時に実行する手段、または、行のあるセルからの読み出しと同じ行の別のセルへの書き込みを同時に実行する手段をさらに備える。
【００１９】
行または列の読み出しおよび書き込みを同時に実行する手段は、列毎に第１の列ラインと第２の列ラインを備え、第１の列ラインは書き込みビット線であり、第２の列ラインは読み出しビット線である。第１の列ラインは、列のメモリセルのそれぞれの磁気抵抗素子に磁気結合可能な連続的導電ストリップであり、第２の列ラインは、第１の列ラインが磁気結合可能である列のメモリセルの同じ磁気抵抗素子のそれぞれの電極に磁気結合可能な連続的導電ストリップである。
【００２０】
各行はディジット線およびワード線を有し、各セルは磁気抵抗素子の別の電極を電圧源へ接続するスイッチング素子を有する。ディジット線は行のメモリセルのそれぞれの磁気抵抗素子に磁気結合可能な連続的導電ストリップであり、ワード線は行のスイッチング素子のそれぞれに電気接続可能な連続的導電ストリップである。
【００２１】
第１の列ラインからセルの磁気抵抗素子への最接近アプローチ距離は、第２の列ラインから同じ磁気抵抗素子への最接近アプローチ距離よりも短い。
【００２２】
マトリックス内の磁気抵抗素子は、磁気トンネル接合（ＭＴＪ）を備える。  
本発明によるマトリックスは、読み出し・書き込み同時処理型ＭＲＡＭメモリを形成するように、読み出し対象セルと書き込み対象セルを選択する選択回路に接続される。選択回路は行選択デコーダおよび列選択デコーダを備える。
【００２３】
選択回路は、第１および第２の列ラインへ、すなわち、列のあるセルからの読み出しと同じ列の別のセルへの書き込みを同時に実行する、または、行のあるセルからの読み出しと同じ行の別のセルへの書き込みを同時に実行するディジット線およびワード線へ電気エネルギーを供給するため適合する。行電流源は行選択デコーダに接続され、選択されたディジット線に電気エネルギーを供給する。書き込みビット線電流源は列選択デコーダへ接続され、選択された書き込みビット線に電気エネルギーを供給する。
【００２４】
さらに、第２の列ラインへ接続可能であるセンス増幅器は、選択されたメモリセルを読み出す第２の列ラインの電流を検出するため設けられる。
【００２５】
論理的に編成された行と列に配列され、各セルが磁気抵抗素子を含む磁気抵抗メモリセルを具備したマトリックスを動作させる方法がまた提供される。この方法は、列のあるセルからの読み出しと同じ列の別のセルへの書き込みを同時に実行し、または、行のあるセルからの読み出しと同じ行の別のセルへの書き込みを同時に実行する。
【００２６】
この方法は、読み出しのためのある行と書き込みのための別の行とを選択する、または、読み出しのためのある列と書き込みのための別の列を選択するステップとをさらに含む。この選択ステップは、書き込み対象である磁気抵抗素子へ磁気結合可能な書き込みビット線と、読み出し対象である磁気抵抗素子の第１の電極へ電気結合可能な読み出しビット線と、書き込み対象であるメモリ素子へ磁気結合可能なディジット線と、読み出し対象である磁気抵抗素子の第２の電極を電圧源へ接続するスイッチング素子に電気接続されたワード線に電気エネルギーを供給する。
【００２７】
本発明の他の特徴および効果は、本発明の原理を一例として例示する添付図面と併せて列挙された以下の詳細な説明から明らかになる。
【発明を実施するための最良の形態】
【００２８】
様々な図において、同じ参照番号は同一または類似の要素を指定する。  
以下、特定の実施形態に関してある種の図面を参照して本発明が説明されるが、本発明はこれらの実施形態に限定されることなく、特許請求の範囲だけによって限定される。記載された図面は概略に過ぎず、限定的ではない。図面において、一部の素子のサイズは説明の目的のため正しくない縮尺で描かれている。本明細書および特許請求の範囲で使用される用語「備える（comprising）」は、それ以外の構成要素またはステップを排除するものではない。単数名詞を参照する際に不定冠詞または定冠詞、たとえば、「a」、「an」、「the」が使用されるとき、この表現は、特に断らない限り複数個の名詞を含む。
【００２９】
明細書を通じて、用語「列」および「行」は、一体的に連結されたアレイ素子の組を記述するため使用される。この連結は行と列の直交アレイの形でもよいが、本発明は直交アレイに限定されない。当業者によって理解されるように、列および行は容易に入替可能であり、本明細書ではこれらの用語が入替可能であることを意図している。また、非直交アレイを構築してもよく、非直交アレイは本発明の保護範囲内に含まれる。したがって、用語「行」および「列」は広義に解釈されるべきである。この広義の解釈が容易になされるように、特許請求の範囲では、「論理的に編成された行および列」と称される。これは、記憶素子の組がトポロジー的に直線状に交差するように一体として連結されることを意味するが、しかし、物理的な、すなわち、地理学的な配置はそのような配置でなくてもよい。たとえば、行は円周でもよく、列はこれらの円周の半径でもよく、円周と半径は、本発明において、「論理的に編成された」行および列として記述される。また、様々な線の具体的な名前、たとえば、ビット線、ワード線、ディジット線などは、説明を容易化し、具体的な機能を表すため使用される総称であり、この具体的な単語の選択は本発明を限定するためのものではない。
【００３０】
本発明の一実施形態によるメモリアレイで使用可能であるＭＴＪメモリセルは、図６と図７の断面図および部分切断平面図に概略的に表される。これらの図から分るように、特に、図６と図７の平面図部分に示されているように、本発明による一つのＭＴＪメモリセル３０について、２本のビット線、すなわち、読み出しビット線３２と書き込みビット線３４とが設けられる。書き込みビット線３４は、ＭＴＪ素子２に接続されず、したがって、電気結合不可能である。しかし、書き込みビット線３４は、内部に電流が流れるときＭＴＪ素子２に磁気結合される。読み出しビット線３２は、たとえば、接続層３６およびビア３９を介して、ＭＴＪ素子２にガルヴァーニ電気接続され、したがって、ＭＴＪ素子２に電気結合可能である。２本のビット線３２，３４は平行に広がるので、平面図だけに示されている。メモリセル３０の他のすべての素子は、従来技術のメモリセル１について既に説明した通りである。
【００３１】
これらのＭＲＡＭセル３０のうちの４個のマトリックス３８は、セルＡ，Ｂ，ＣおよびＤと称され、図８に概略的に示され、図９の簡単化されたブロック線図に示されている。概略的な正面図は図１０に示されている。図８から、１１は２×２形アレイだけに関係することに注意する必要がある。実際には、メモリアレイ３８は、一般にこれよりも非常に大型である。図１０の構造体は、明解さの目的のため部分的に裏返しにされることにさらに注意する必要があり、ディジット線４は実際にはＭＴＪ素子２の下側を通り（ＭＴＪ素子２のその片側はトランジスタＴが設けられた基板の方へ向けられる）、書き込みビット線３４は実際にはＭＴＪ素子２の上側を通る（ＭＴＪ素子２のその片側は、トランジスタＴが設けられた基板から遠ざかる方へ向けられる）。読み出しビット線３２は、実際には書き込みビット線３４に隣接して配置される。しかし、そのまま描画すると、読み出しビット線３２および書き込みビット線３４は磁気抵抗素子２を見えない状態にする。
【００３２】
図８および図１０に示されているように、ビット線３２，３４はメモリアレイ３８の一列のすべてのメモリセル３０に共通であり、ディジット線４およびワード線８はメモリアレイ３８の一行のすべてのメモリセル３０に共通である。ワード線８は、各セルのスイッチング素子Ｔ、たとえば、トランジスタスイッチング素子に接続される。
【００３３】
読み出しビット線３２と書き込みビット線３４との間の間隔Ｄ１は、好ましくは、ＭＲＡＭセル３０が作られる製造プロセスの最小金属ピッチであり、たとえば、典型的にリソグラフィによって制限される。読み出しビット線３２の幅Ｄ２は、好ましくは、ＭＲＡＭセル３０が作られ、典型的にリソグラフィによって制限される製造プロセスの最小金属幅にできる限り接近する。しかし、幅Ｄ２はこの最小幅よりも多少広くても構わない。書き込みビット線３４の幅Ｄ３は、好ましくは、少なくともＭＴＪ素子２を実質的にカバーする幅である。
【００３４】
ＭＴＪ素子２と書き込みビット線３４との間の距離Ｄ４は従来のＭＲＡＭセル１の場合よりも少し大きい。しかし、距離Ｄ４は、好ましくは、できるだけ短い状態に保たれる。一例として、距離Ｄ４は、２層の後続のメタライゼーション層の間にある、通常の酸化物の厚さ以下でもよい。
【００３５】
メモリアレイ３８において、たとえば、セルＡ（図８を参照）は書き込まれ、セルＣは読み出されるべきであるとき、動作は以下の通りである（図１１を参照）。
【００３６】
ブロック４０，４２，４４，４６，４８は一体として選択回路を形成する。「プリデコーダおよびロジック」ブロック４０によって、セルＡは書き込みのため選択される。これは、適切な書き込みビット線３４は、「ビット線または列選択」ブロック４２を介して「書き込みビット線電流源」４４に接続されることを意味する。「プリデコーダおよびロジック」ブロック４０は、「行選択デコーダ」４６と一体的に書き込み用のセルＡを選択し、このことは適切なディジット線４が「ディジット線電流源」４８と接続されたことを意味する。書き込み対象セルのワード線８は、関連したスイッチング素子Ｔをオフ状態にするためにある値に、たとえば、トランジスタの場合には、たとえば零ボルトにセットされる。このようにして、電流は、選択されるセルの書き込みビット線３４とディジット線４の両方を流れる。これらの電流は、一体的に、メモリ素子２のフリー層１２の磁気ベクトルの向きを変えることができる磁場を生じ、一方、何れかのストリップ自体の電流は記憶状態を変えることができない。電流レベルは、ピン層１０の磁化を回転させるために必要な磁場よりもはるかに小さくなるように設計されるべきである。ＭＴＪセル２の抵抗は、このようにして、（メモリセル２に記憶された内容に依存するビット線３４を流れる電流の方向に応じて）ＬｏＲｅｓまたはＨｉＲｅｓにされる。ＨｉＲｅｓとＬｏＲｅｓとの間の相対的な抵抗変化はビット線に印加された電圧に依存し、０．６Ｖのビット線電圧で約２５％であり、０．３Ｖのビット線電圧で約３５％であり、０．１Ｖのビット線電圧で約４５％である。
【００３７】
作り出された磁場Ｈは、次式のように書き込み電流Ｉに関連付けられる。  
Ｈ＝Ｉ／６．２８Ｒ
ここで、Ｈは磁場の中心から半径Ｒの場所の磁場である。磁場の中心は、電流Ｉが流れる金属ワイヤである。
【００３８】
書き込みビット線３４を通る書き込み電流は、０．５ｍＡから５ｍＡである。本発明によるＭＲＡＭセル３０の書き込み電流は、従来技術による装置よりも多少高くする必要があり、その理由は、線３４とメモリ素子の磁性層との間の距離は、従来技術の書き込みビット線６がメモリ素子２に取り付けられたときよりも僅かに大きいからである。使用されるべき書き込み電流は、メモリ素子２のサイズと使用されるテクノロジーとに依存する。
【００３９】
セルＡへの書き込みと同時に、セルＣ（図８）は読み出しのため選択される。すなわち、「ビット線または列選択」ブロック４２は、（本例では、セルＡの読み出しビット線３２の場合もある）セルＣの読み出しビット線３２を「センス増幅器」５０と接続する。「行選択デコーダ」４６は、セルＣが位置する行のワード線８に、関連したスイッチング素子Ｔをオン状態へ切り替えるために適当な電圧を印加する。たとえば、スイッチング素子Ｔがトランジスタである場合、印加された電圧はＶｄｄでもよい。その時点で、読み出しビット線３２はＭＴＪ素子２に電気結合される。メモリセル３０の状態は、書き込み電流（典型的には、μＡのレンジ）よりも遙かに小さいセンス電流がメモリ素子２を垂直方向に通されるとき、メモリ素子２の抵抗を測定することによって判定される。このセンスまたは読み出し電流の磁場は無視可能であり、メモリセル３０の磁性状態に影響を与えない。電荷キャリアがトンネルバリア層１４の中を通り抜ける確率は、フリー層１２の磁気モーメントとピン層１０の磁気モーメントとの相対的な位置合わせに依存する。両方の層の磁気モーメントが揃えられたとき、電荷キャリアのトンネリング確率は最大であるので、抵抗は最小である。磁気モーメントが逆向きに揃えられたとき、電荷のトンネリング確率は最小であるので、抵抗は最大である。その結果として、フリー層の二つの起こり得る磁化方向は、メモリセルに対する二つの起こり得るビット状態（０または１）を一意に定める。
【００４０】
セルＡおよびセルＣが、アレイの同一列上の二つのセルであるならば、セルＡはこのようにして書き込み可能であり、セルＣは同時に読み出し可能である。すなわち、換言すると、上記のマトリックス、すなわち、アレイ３８は読み出し・書き込み同時処理動作で使用可能である。
【００４１】
セルＡに書き込むべきであり、セルＢから読み出すべきであるならば、セルＡの書き込みビット線３４およびセルＡのディジット線４は、それぞれの電流源４４および４８に接続される。さらに、セルＡの読み出しビット線３２は、センス増幅器５０から切り離すことにより停止状態にされる。セルＢについて、書き込みビット線３４は当然に停止状態にされるが、セルＢの読み出しビット線３２はセンス増幅器５０に接続される。また、セルＢの（重要ではないが、自動的にセルＡについても）スイッチング素子、たとえば、選択トランジスタＴは、スイッチング素子、たとえば、選択トランジスタＴをオン状態にセットする電圧が印加される。
【００４２】
したがって、セルＡとセルＢがアレイの同一行上の二つのセルであるならば、セルＡは書き込み可能であり、セルＢは同時に読み出し可能である。
【００４３】
書き込み動作が進行中であるとき、書き込みビット線３４の高い電流（ｍＡのレンジ）は磁場を誘導する。書き込みビット線３４と平行である読み出しビット線３２を通って、小電流がμＡのレンジで流れ、この電流は、基本的に、ＭＲＡＭセルの読み出されたＭＴＪとスイッチング素子、たとえば、選択トランジスタを通る電流である。この小電流は小磁場だけを作り出し、ＭＴＪの記憶状態に影響を与えない。この読み出しビット線３２における小磁場は、書き込みビット線３４よりもＭＴＪ素子２から遠くに離れているので、小磁場がＭＴＪ素子２に与える影響をさらに減少させることに注意すべきである。
【００４４】
原理的に、ＭＲＡＭメモリアレイ３８の動作速度は、異なるセル上の書き込み動作および読み出し動作を同時に実行できるので、従来技術の１本のビット線を備えたＭＲＡＭメモリの速度の２倍にすることが可能である。たとえば、０．６μｍテクノロジーでは、１８ｎｓの書き込みまたは読み出し速度を実現可能である。さらに進歩したテクノロジーにおいて、より高速な読み出しおよび書き込み速度が可能であろう。
【００４５】
従来技術の装置に関して、本発明によるＭＲＡＭメモリは、また、同時に一方のメモリセルだけを選択することにより、別々の読み出しおよび書き込み動作のため使用可能である。読み出しおよび書き込み動作は、また、異なるセルが異なる行および列に位置しているとき、異なるセルで同時に実行可能である。
【００４６】
特定の構成および構造、ならびに、材料が本発明による装置について本明細書で検討されているが、本発明の精神および保護範囲を逸脱することなく、構成および構造ならびに材料を変えることが可能である。
【００４７】
さらなる一実施形態（図示されない）によれば、スイッチング素子Ｔは、（メモリ素子２と接地線２４との間の代わりに）読み出しビット線３２とメモリ素子２との間に接続可能である。スイッチング素子Ｔは、また、ワード線８を用いてオン状態とオフ状態とを切り替えることができる。スイッチング素子Ｔは、たとえば、トランジスタでもよく、ワード線８がそのトランジスタのゲートに接続される。この場合、メモリ素子２は、読み出しの時点で読み出しビット線３２に電気接続されるだけである。
【図面の簡単な説明】
【００４８】
【図１】従来技術によるアレイに接続するＭＴＪセルの電気的な説明図である。
【図２】従来技術による線６が部分的に除かれたＭＴＪセルの断面図と略平面図である。
【図３】従来技術によるＭＴＪセルの２×２形アレイの略正面図である。
【図４】ＭＴＪメモリセルを書き換える従来のプロセスの説明図である。
【図５】ＭＴＪメモリセルを読み出す従来のプロセスの説明図である。
【図６】本発明の一実施形態によるアレイに接続するためのＭＴＪセルの電気的な説明図である。
【図７】本発明の一実施形態によるＭＴＪセルの断面図と部分切断平面図である。
【図８】本発明の一実施形態によるＭＴＪセルの２×２形アレイの電気的な説明図である。
【図９】図８のマトリックスの略ブロック線図である。
【図１０】図８の２×２形マトリックスの略正面図である。
【図１１】本発明の一実施形態によるＭＲＡＭメモリの簡略化されたブロック線図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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