(57)【要約】本発明は、行及び列で構成されるメモリ素子を有する２次元データメモリ（１）であって、各々の場合、一つのデータ語を記憶するように設計され、行制御信号の各々の制御パルスで、全ての行の前記メモリ素子の前記データ語がシフト方向で自身の各隣接する行の前記メモリ素子にシフトされ、最後の行の前記データ語が最初の行にシフトされるように、且つ列制御信号の各々の制御パルスで、全ての列の前記メモリ素子の前記データ語がシフト方向で自身の各隣接する列の前記メモリ素子にシフトされ、前記最後の列の前記データ語は前記最初の列にシフトされるように、行方向及び列方向において前記各隣接するメモリ素子に局所的に結合され、少なくとも一つの所定の列及び少なくとも一つの所定の行に関してのみ、外部書き込みアクセスが可能になるように、且つ少なくとも一つの所定の列及び少なくとも一つの所定の行に関してのみ、外部読み出しアクセスが可能になるように設計される２次元データメモリ（１）に関する。
2006523340.tif 000002
【特許請求の範囲】
【請求項１】
メモリ素子を有する２次元データメモリであって、
−行及び列で構成され、
−各々の場合に、一つのデータ語を記憶するように設計され、
−行制御信号の各々の制御パルスで、全ての行の前記メモリ素子の前記データ語がシフト方向で自身の各隣接する行の前記メモリ素子にシフトされ、最後の行の前記データ語が最初の行にシフトされるように、且つ列制御信号の各々の制御パルスで、全ての列の前記メモリ素子の前記データ語がシフト方向で前記各隣接する列の前記メモリ素子にシフトされ、前記最後の列の前記データ語は前記最初の列にシフトされるように、前記行方向及び前記列方向において前記各隣接するメモリ素子に局所的に結合され、
−少なくとも一つの所定の列及び少なくとも一つの所定の行に関してのみ、外部書き込みアクセスが可能になるように、且つ少なくとも一つの所定の列及び少なくとも一つの所定の行に関してのみ、外部読み出しアクセスが可能になるように設計される
２次元データメモリ。
【請求項２】
前記データメモリの行ｎ又は列ｍから読み出されるデータを処理すると共に、前記行制御信号又は前記列制御信号のｋ制御パルスに対応する時間を費やす、前記メモリの外側にもたらされる信号処理ユニットの処理時間を補償するために、前記処理ユニットによって処理されるデータを書き込むための行又は列が前記データメモリにもたらされ、前記行又は列は、前記シフト方向と逆に前記行ｎ又は列ｍの前にｋ行又はｋ列で構成される請求項１に記載のデータメモリ。
【請求項３】
異なる処理時間を有し、前記メモリの外側にもたらされる複数の信号処理ユニットの処理時間を補償するために、書き込みのためにもたらされる複数の行及び／又は列がもたらされ、前記２次元メモリにおいて前記行及び／又は列の構成は、前記各処理時間に後続して、前記データが自身の処理に先行して読み出された前記メモリ素子に対する更なる遅延なしで前記データは再度書き込まれ得るように、前記信号処理ユニットの前記各処理時間に対して調整される請求項２に記載のデータメモリ。
【請求項４】
前記データは、外部信号処理のためにビデオ画像の前記行及び列に応じて前記データメモリの前記行及び列に記憶されるビデオデータになる請求項１に記載のデータメモリ。
【請求項５】
前記行及び列から前記各隣接する行及び列への前記データのシフトは、前記行及び列の前記データのいくつかに関してのみ実行される請求項１に記載のデータメモリ。
【請求項６】
前記メモリ内の前記各データのシフトが所望されるとき、前記行クロック信号及び／又は前記列クロック信号のみがパルスを有する請求項１に記載のデータメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、行及び列で構成されると共に、各々の場合（ケース(case)）に一つのデータ語（データワード（data word））を記憶するように設計されるメモリ素子を有する２次元データメモリに関する。この種の２次元データメモリにより、行方向で、又は列方向でデータ語を読み出すことが可能になる。行又は列の複数のデータ語は、必要ならば同時に並列に読み出される。
【背景技術】
【０００２】
このような要求仕様が従来の１次元メモリ上にもたらされる場合、読み出しデータは、少なくとも一つの次元でリソート（再分類（resort））されなければならない。更に、複数の１次元メモリによる２次元メモリのこのようなシミュレーションにおけるアドレス生成は非常に複雑となる。このような構成体の一例は米国特許第US
6,105,114号公報によるメモリ構成体である。
【０００３】
刊行物、
“最小限の機能のためのデータ分散特性を利用するMPEG2 MP@MLのための低電力IDCTマクロセル”、T. Xanthopoulos氏及びA. Chandrakasan氏、１９９８年、VLSI回路シンポジウムテクニカルペーパーダイジェスト、第３８乃至３９頁、ホノルル、１９９８年６月（“A Low-Power IDCT
Macrocell for MPEG2 MP@ML Exploiting Data Distribution Properties for Minimal
Activity”, T. Xanthopoulos and A. Chandrakasan, 1998 Symposium on VLSI
Circuits Digest of Technical Papers, pages 38-39, Honolulu HI June 1998）から、MPEG2符号化のために離散コサイン変換（discrete
cosine transform）を実行する集積回路が知られている。図面において、前記刊行物は、行方向で、及び列方向で互いに結合されるメモリ素子を有する２次元データメモリを示している。次元の各々において、メモリ素子の最初（第一）のライン（線）は各々の場合、書き込まれることが可能であり、メモリ素子の最後のラインは各々の場合、読み出されることが可能である。データはそれ故に、各々の場合、最初のメモリラインから最後のメモリラインに各々の次元でシフトされる。当該構成体は、シフトレジスタの態様でデータの純粋な（ピュアな（pure））シフトしか可能にしていないので、データは当該シフト動作（命令）に後続して喪失させられるという不利点を有している。
【０００４】
しかしながら、多くのアプリケーションに対して、適宜２次元メモリにおいてシフトされるデータは、複数のシフト動作の後でさえ保持されることが所望される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
それ故に本発明の目的は、冒頭に記載の種類の２次元データメモリであって、一方又は両方の次元で複数のシフト動作の後でさえメモリに記憶される全てのデータを保持するので、シフト動作に後続してデータは喪失されない２次元データメモリを提供することにある。
【課題を解決するための手段】
【０００６】
当該目的は特許請求項１、すなわち
メモリ素子を有する２次元データメモリであって、
−行及び列で構成され、
−各々の場合、一つのデータ語を記憶するように設計され、
−行クロック信号の各々のクロックパルスの場合、全ての行の前記メモリ素子の前記データ語がシフト方向で自身の各隣接する行の前記メモリ素子にシフトされ、最後の行の前記データ語が最初の行にシフトされるように、且つ列制御信号の各々の制御パルスで、全ての列の前記メモリ素子の前記データ語がシフト方向で前記各隣接する列の前記メモリ素子にシフトされ、前記最後の列の前記データ語は前記最初の列にシフトされるように、前記行方向及び前記列方向において前記各隣接するメモリ素子に局所的に結合され、
−少なくとも一つの所定の列及び少なくとも一つの所定の行に関してのみ、外部書き込みアクセスが可能になるように、且つ少なくとも一つの所定の列及び少なくとも一つの所定の行に関してのみ、外部読み出しアクセスが可能になるように設計される
２次元データメモリ
の特徴によって達成される。
【０００７】
この２次元データメモリにおいて、メモリ素子はローカル（局所的）に結合される。ローカル結合部がもたらされるので、行制御信号の制御パルスが発生するとき、第一の行のメモリ素子からのデータ語は第二の行のそれぞれ隣接するメモリ素子にシフトされるように、データメモリの一つの行の全てのメモリ素子が、データメモリの隣接する行のメモリ素子に結合される。このような制御パルスが発生するとき、このことは全ての行の全てのメモリ素子に対して行われ、データ語はそれぞれ隣接する行のそれぞれ隣接するメモリ素子にシフトされる。このことは、シフト方向における最後の行を除いて、全ての行のメモリ素子に対して真実である。当該最後の行のメモリ素子のデータは、シフト方向で見られるように最初の行のメモリ素子にシフトされる。
【０００８】
列に関して、列制御信号で制御パルスが発生するとき、それぞれ隣接する列のメモリ素子におけるデータはそれに応じてシフトされる。この場合も、最後の列のデータは最初の列のメモリ素子にシフトされる。
【０００９】
このように、メモリに記憶されるデータは、行及び／又は列のシフトの間、２次元メモリを通じてただ一度だけシフトされるばかりでなく、データがループの態様でメモリにフィードバックされるので、データは保持されるばかりでなく、データのシーケンス（順序）もそれぞれの次元において同じ状態を保持する。データの最初の位置（桁）だけがメモリにシフトされる。
【００１０】
このようなメモリはそれ故に例えば複数のアプリケーションによるアクセスに適している。たとえアプリケーションが、メモリに記憶される特定のデータにアクセスし、このためにメモリにおけるデータの対応するシフトがなされても、他のアプリケーションは後続して同様にデータを書き込み得ると共に、更に今度はデータがこれらのシフト動作の何れにおいても喪失されることなく前記データをシフトする。
【００１１】
各々の次元において、各々の場合、少なくとも一つの所定の行が書き込み及び／又は読み出しのためにもたらされる。これはシフト方向で見られるように最初又は最後の行になる必要はなく、他の位置（ポジション）の行及び／又は列、並びに適宜読み出し及び／又は書き込みのための複数の行及び／又は列が更にもたらされてもよい。これにより、一例として複数のプロセスはデータにアクセスし、又は各々の場合、データが特定の書き込み及び／又は読み出し行又は列にシフトされる必要なしに特定の時点で新たなデータを書き込むことが可能となるため、メモリの使用の柔軟性（フレキシビリティ）は更に増大される。
【００１２】
データの上記保持及び複数のアプリケーションに対して多重アクセス（マルチアクセス（multiple
access））をもたらす可能性のほかに、２次元データメモリは、個々のメモリ素子が個別にアドレスされ得ないという利点を有している。むしろ一つの書き込み信号が行又は列の全てのメモリ素子に十分である。このことはメモリ一体化の点で空き容量の要求仕様を最小限化する。
【００１３】
請求項２に記載の本発明の一つの改良によってもたらされるように、２次元メモリの上記可能性及び特性により、外部のアプリケーションとの自身の対話（相互作用）を更に最適化することが可能となる。
【００１４】
概して、行及び列制御信号の制御パルスに応じた２次元メモリにおけるデータのシフトは、メモリの外部に外付けでもたらされると共に、例えば２次元メモリの特定の行から読み出されているデータを処理するために特定数のクロックパルスを必要とするアプリケーションの各々の動作クロック（operating
clock）で実行される。有利なことに、外部処理ユニットによって処理されるデータは、シフト方向で見られるようにデータが読み出された前記行の前の複数の行になるデータメモリの前記行にライトバック（write
back）され、前記数が、データを処理するために外部アプリケーションによって必要とされるクロックパルスの数に対応するように２次元データメモリは設計される。それ故に例えば外部アプリケーションが、２次元データメモリの特定の行から読み出されるデータを処理するために四つのクロックを必要とする場合、外部アプリケーションによる処理に後続してデータがライトバックされる行は有利なことに前記行の前のデータメモリの四つの行にもたらされる。
【００１５】
従って、外部アプリケーションによる処理に後続して、いかなる待ち時間ももたらされることなく、処理に先行して読み出されているデータ構造体の位置にデータはライトバックされるという利点が得られる。この場合、決定的な利点は、いかなる遅延時間がもたらされてもすぐに外部アプリケーションはデータを読み出し得ることにある。
【００１６】
上記の理由のため、本発明による２次元データメモリは有利なことに、そこに記憶されるデータ構造体が複数の外部アプリケーションによってアクセスされ得るという点においても適している。請求項３に記載の本発明の更なる改良点は、請求項２に記載の複数の外部アプリケーションに対する最適化が可能になるようにデータメモリは設計されることをもたらす。特に外部で処理されたデータの上記読み出しがいかなる遅延もなしに実行され得るような相対距離で、書き込み及び読み出し行は複数のアプリケーションに対してもたらされる。
【００１７】
請求項４に記載の本発明の更なる改良点によってもたらされるように、データメモリに記憶されるデータは特に、外部信号処理のために、ビデオ画像の行及び列に従う行及び列でデータメモリに記憶されるビデオデータであってもよい。このような使用において、例えばビデオ圧縮（video
compression）のために、本発明によるデータメモリが、複数のシフト動作の後にさえデータを保持し、それ故に複数のアプリケーション、すなわち複数の圧縮プロセスによってアクセスを可能にすることは有利となる。
【００１８】
請求項５に記載の本発明の更なる改良点によってもたらされるように、上記の行及び／又は列方向でのデータのシフト動作は、行及び／又は列の部分のみについて実行されてもよい。これは、外部アプリケーションによって何れの要求仕様がその上にもたらされるかということから独立している。
【００１９】
行及び／又は列のデータのシフトが外部アプリケーションのクロック信号の各々の動作クロックで実行される必要はない。メモリにおけるデータのシフトが所望されるときにのみ、パルスが行制御信号又は列制御信号で生成されることも可能である。
【００２０】
本発明は、図面に示される実施例に関連して更に記載されるが、本発明が限定されることはない。
【発明を実施するための最良の形態】
【００２１】
図１は、本発明による２次元データメモリを概略図の形態で示している。データメモリは、各々の場合、一つのデータ語を記憶するように設計されるメモリ素子を有している。メモリ素子は行及び列で構成される。
【００２２】
図１において、メモリ素子は各々、メモリ素子の各行位置及び列位置を示す二つのディジット（桁数（digit））によって特徴付けられる。図１に示されるメモリの第一の行のメモリ素子は、ディジット（0,0）乃至（0,7）によって特徴付けられる。従って、第二の行の終端部（エンド）におけるメモリは、（1,0）乃至（1,7）によって特徴付けられる。２次元メモリにおいて合計八つの行が存在するため、最後の行のメモリ素子はディジット（7,0）乃至（7,7）を有する。
【００２３】
この論理によれば、２次元データメモリの第一の列のメモリ素子はディジット（0,7）乃至（7,7）を有し、最後の列のメモリ素子はディジット（0,0）乃至（7,0）を有する。
【００２４】
図１は、データの外部供給及び移動の両方に対するデータラインと、メモリ素子の互いに対する結合部とを示している。しかしながら簡略化のため、行及び／又は列方向でのメモリ素子の書き込み又は読み出しを制御する制御ラインは図１において示されていない。
【００２５】
各々のパルスで、図１に示されるデータメモリの行に記憶されるデータの更なるシフトを可能にする行制御信号（図１において図示略）がもたらされる。行制御信号の各々のパルスで、シフト方向で見られるように行のデータは次の行にシフトされる。図１において、行に対するシフト方向はSLで参照される。
【００２６】
行制御信号の制御パルスが発生するとき、メモリ素子（7,0）乃至（7,7）に記憶されるデータはそれ故に各々隣接するメモリ素子（6,0）乃至（6,7）にシフトされる。このことは全ての行の全てのメモリ素子のデータに対して実行される。メモリ素子（0,0）乃至（7,0）を有する第一の行に記憶されるデータは、行のメモリ素子（7,0）乃至（7,7）にシフトされる。
【００２７】
従ってデータのシフトの間、データが喪失されることはない。各々のシフト動作で、シフト方向で見られる最後の行のデータは、シフト方向で見られる第一の行のメモリ素子にシフトされる。
【００２８】
メモリ素子は、同様に列方向でも互いに結合される。この場合も、データが列に対してシフト方向SRで列に関してシフトされる列制御信号が存在する。列方向においても、シフト方向で見られる最後の列のデータは、シフト方向で見られる第一の列のメモリ素子にシフトされる。
【００２９】
各々の場合、書き込み及び／又は読み出しのための一つ又はそれより多くの行が行方向及び列方向にもたらされてもよい。図１に示されている実施例において、二つの行及び一つの列は書き込まれることが可能であり、一つの行及び一つの列は読み出されることが可能である。
【００３０】
図１の図において書き込み動作の間に、メモリ素子（0,0）乃至（0,7）を有する行に書き込まれるデータを供給するデータ信号W0,Yが示されている。
【００３１】
書き込み動作の間にデータが、メモリ素子（4,0）乃至（4,7）を有する行に書き込まれる書き込み信号W4,Yも示されている。更にデータが、メモリ素子（0,0）乃至（7,0）を有する列に書き込まれ得るデータ信号WX,0がもたらされている。
【００３２】
２次元メモリから読み出されているデータを供給するデータ読み出し信号になるデータ信号RX,0及びR0,Yももたらされている。読み出し信号R0,Yは、メモリ素子（0,0）乃至（0,7）を有する行からもたらされる。読み出し信号RX,0は、メモリ素子（0,0）乃至（7,0）を有する列からもたらされる。
【００３３】
本実施例において、データの読み出しと書き込みとの両方にためにメモリ素子が設けられる一つの行及び一つの列はもたらされる。しかしながら、そうである必要はない場合、基本的にいかなる数の行又は列が、読み出し及び書き込みのためにもたらされることも可能であり、個々の行が読み出し又は書き込みのためだけに設計されることも可能である。
【００３４】
データの上記シフトの態様及び種類のために、全てのデータはメモリにおいて保持され、それの位置のみが変化させられるという利点がもたらされる。それ故にシフト動作の後でさえ、データが喪失させられることはない。データの位置における変化にもかかわらず、データ構造体、すなわちデータのシーケンスは変化させられない状態を保持する。メモリにおけるデータの相対位置のみが変化させられる。
【００３５】
本発明による２次元メモリのこの特性により、外部アプリケーションに対して非常に柔軟性のある態様で後者を設計することが可能となる。データが喪失させられ得ないという事実の結果、複数の外部アプリケーションは、２次元データメモリに記憶されるデータにアクセスしてもよい。複数のアクセス動作及び可能なシフト動作の後にさえ、全てのデータは、後続してデータにアクセスするアプリケーションに対して保持させられる。
【００３６】
しかしながら本発明による２次元メモリは、以下に記載されるように、外部アプリケーションに対する更に有利な適合を可能にする。
【００３７】
例えば外部アプリケーションが行（0,0）乃至（0,7）のデータにアクセスする場合、外部アプリケーションによる処理の結果は再びメモリにライトバックされるべきである。同時に（その間に）行制御信号の各々のパルスで更にシフトされるデータ構造体におけるデータが、このデータ構造体内の同じ位置にライトバックされるべきであるという条件は注意されるべきである。データ構造体はシフト動作の間でさえ保持され、外部アプリケーションによる処理に後続してデータが、同時に例えば八つのクロックパルスによってメモリ素子（0,0）乃至（0,7）を有する行にシフトされているデータ構造体の同じ位置にライトバックされ得るため、このことは本発明による２次元メモリにより可能となる。従って、処理データが当該行にライトバックされた後、データ構造体内のデータの論理位置も保持される。
【００３８】
しかしながら特定の最適化が更に、外部アプリケーションの処理時間にデータの書き込み位置を適合（整合）させることにあってもよい。例えば外部アプリケーションが、データを処理するために四つのクロックパルスを要求する場合、行制御信号と外部アプリケーションの信号とは同じになることが仮定され、外部アプリケーションは、図１に示されるようにデータがデータメモリの８行構造体（eight-row
structure）におけるメモリ素子（0,0）乃至（0,7）を有する行にシフトバックされる前に処理後の更なる四つのクロックパルスを待たなければならないであろう。そのときにだけ、データは、データメモリに記憶されるデータの構造体の同じ位置にライトバックされ得る。クロック信号の四つの更なるパルスの当該待ち時間を回避するために、図１の実施例において、シフト方向SLで見られるようにメモリ素子（0,0）乃至（0,7）を有するデータ行の前に正確に位置させられる四つの行となるメモリ素子（4,0）乃至（4,7）を有する行は、データが処理に先行して読み出された行になる。
【００３９】
従って、メモリ素子（0,0）乃至（0,7）を有する行から読み出されているデータは、四つのクロックパルスを必要とする処理に後続して、いかなる時間遅延ももたらされることなく、メモリ素子（4,0）乃至（4,7）を有する行にライトバックされてもよく、同時に対応する行は四つのクロックパルスの後、データメモリの当該行に正確に位置されるため、データはデータ構造体の同じ位置にライトバックされるという条件が満足される。
【００４０】
その結果、いかなる不利な（マイナスの）態様ももたらされることなく、いかなる処理時間も有する外部アプリケーションは、ライトバックがデータ構造体の正確な位置で行われることは保証される一方、いかなる遅延ももたらすことなくデータをライトバックし得るという利点が得られる。
【００４１】
図１に示されている実施例において、このことは、メモリ素子（4,0）乃至（4,7）の更なる書き込み可能性がもたらされている上記の例に対してもたらされる。しかしながら２次元データメモリにより、更なるアプリケーションに対してこのような更なる書き込み行をもたらすことが可能になると共に、行方向と列方向との両方でもたらすことが可能になる。
【００４２】
本発明によるデータメモリの本質的な利点、すなわちシフト動作に後続してデータが喪失されないことは、更に有利なことに、複数のアプリケーションが書き込み動作においていかなる遅延ももたらすことなく自身のデータをライトバックし得るという効果に対して使用され得る。従って、データメモリにおけるデータは複数のアプリケーションに対して使用されることが可能になり、アプリケーションは処理後すぐにデータをライトバックすることを可能にする時間最適化が可能になる。
【００４３】
図１の図は、メモリ素子間のデータのシフトのためばかりでなく、外部アプリケーションからのデータ又は外部アプリケーションへのデータの読み出し及び／又は書き込みのためにも、メモリ素子が自身の位置に依存して設計されなければならないことも示している。読み出しと書き込みとの両方を可能にする個々のメモリ素子がもたらされ、図１に示されている実施例においてこれはメモリ素子（0,0）及び（4,0）になる。
【００４４】
以下、これら二つのメモリ素子の設計が、図２に関して更に詳細に記載されるであろう。それに応じて、あまり機能を有する必要のない残りのメモリ素子に関して、図２に示されているメモリ素子の構造体の個々の素子は省略されてもよい。しかしながら、図２に示されているメモリ素子の記載に関して、メモリ素子は外部読み出しと外部書き込みとの両方を可能にすることが仮定されるべきである。
【００４５】
図２に示されているメモリ素子２は、データ語を収容し得るメモリセル３を有する。これらのデータは、隣接するメモリ素子、又は外部ソース（external
source）の何れかからもたらされてもよい。
【００４６】
メモリ素子３は、概して隣接するメモリ素子にデータをシフトするようにもたらされる出力信号を供給するが、当該信号は、外部アプリケーションのためのデータを読み出すためにもたらされてもよい。
【００４７】
図２に示されているようにメモリ素子２において、スイッチング信号V/Hによってスイッチされ得る第一の電子スイッチ４がもたらされている。データ信号WRは、電子スイッチ４の入力部０にもたらされる（渡される）。データ信号WLは、電子スイッチ４の第二の入力部１にもたらされる。データ信号WRは２次元メモリの列に書き込まれるべきデータ信号であり、データ信号WLは行に書き込まれるべきデータ信号である。スイッチング信号V/Hに依存してスイッチは、電子スイッチ４の二つの入力部１と０との間にもたらされ、２次元データメモリの列に書き込まれるか、又は２次元データメモリの行に書き込まれるかの機能が実行されるべきである。
【００４８】
更に図２は、同様にスイッチング信号V/Hによってスイッチされる第二の電子スイッチ５の入力部０及び１にそれぞれ入力される行制御信号SL及び列制御信号SRを示している。
【００４９】
従って信号V/Hは、二つの電子スイッチ４及び５、それ故に２次元メモリの行又は列の何れかでの動作のためにデータ又はクロック信号をスイッチするように使用されてもよい。
【００５０】
第一の電子スイッチ４からのデータ出力信号は第三の電子スイッチ６の入力部１にもたらされ、第三の電子スイッチ６は書き込み制御信号WEによってスイッチされ、第三の電子スイッチ６の出力信号はメモリセル３の入力部にもたらされる。
【００５１】
第二の電子スイッチ５からの出力信号は第四の電子スイッチ７の入力部１にもたらされ、第四の電子スイッチ７の他の入力部０は信号Hによって占められる。これは保持信号（retaining
signal）になる。すなわち電子スイッチ７は、第二の電子スイッチ５からもたらされるクロック信号のパルスが、第三の電子スイッチの入力部０にもたらされるかどうかを決定するシフト制御信号SEによってスイッチされる。
【００５２】
対応するクロック信号が第四の電子スイッチ７から第二の電子スイッチ６の入力部０にもたらされる場合、且つ対応する書き込み信号WEが存在している場合、データは第一の電子スイッチ４及び第三の電子スイッチ６からメモリセル３にもたらされ、このように後者（メモリセル３）に書き込まれる。
【００５３】
従って図２に示されているメモリ素子の構造体により、メモリ素子２のメモリセル３へのデータの書き込みは、メモリ素子２が、書き込まれるべき行若しくは列に属しているかどうか、又はシフト制御信号SE及び書き込み信号WEがもたらされるかどうかの機能として制御され得る。
【００５４】
それ故にメモリ素子２は、隣接するメモリ素子から当該メモリ素子へのデータのシフトが行方向若しくは列方向の何れかで実行されるように、又は行若しくは列に対して再書き込み（リライト（rewrite））されるべき外部データがメモリ素子２若しくは自身のメモリセル３に伝送されるように制御され得る。上記のように、メモリセルが外部書き込み及び／又は読み出しを可能にしないとき、メモリセルの構造体又は電子スイッチの構造体はより簡単になってもよい。
【図面の簡単な説明】
【００５５】
【図１】行及び列で構成されるメモリ素子を有する本発明による２次元データメモリの概略図である。
【図２】データの書き込み及び読み出しを可能にする図１の構成体のメモリ素子である。
【図１】
2006523340.tif 000003
【図２】
2006523340.tif 000004
【国際調査報告】
2006523340.tif 000005
2006523340.tif 000006
2006523340.tif 000007