(57)【要約】半導体デバイス、例えばＭＯＳＦＥＴまたはＩＧＢＴは、ドレインドリフト領域（１４）内に設けられ、チャンネル収容領域（１５）と並列に配置されるとともに前記ドリフト領域の中間部分によってドレイン接点領域（１４ａ）から分離された領域（３０，３６，５０）を有する。この領域は、第１の導電型と第２の導電型とが交互に配置されてなるストライプ（３１，３２）を備え、かかるストライプは、チャンネル収容領域（１５）と並んで延伸している。トレンチゲートデバイスにおいて、ストライプはトレンチ壁に対して垂直方向に長く延伸している。平面ゲートデバイスにおいて、ストライプは、ゲート電極に対して垂直な方向でゲートの近傍領域から離れるように、チャンネル収容領域（１５）の外周にわたって延伸している。ストライプ（３１，３２）の寸法およびドーピングレベルは、領域（３０，３６，５０）が空乏化時に電圧維持空間電荷領域を形成するように選択される。本発明によれば、デバイスの絶縁破壊特性を大幅に低下させることなく、ドレインドリフト領域（１４）内において横方向の電流の広がり抵抗を下げることができる。
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【特許請求の範囲】
【請求項１】
半導体本体を有する半導体デバイスであって、前記半導体本体が第１の導電型のソース領域とドレイン領域とを備え、前記ソース領域と前記ドレイン領域との間にチャンネル収容領域が設けられ、前記ドレイン領域がドレインドリフト領域とドレイン接点領域とを備え、前記ドレインドリフト領域が前記チャンネル収容領域と前記ドレイン接点領域との間に設けられ、前記ドレインドリフト領域が前記ドレイン接点領域よりも小さな度合いでドープされ、前記半導体本体は、ゲート絶縁層によって前記チャンネル収容領域から分離された絶縁ゲートと、前記ドレインドリフト領域内に設けられ、前記チャンネル収容領域と並列に配置された局在領域とを備え、前記局在領域は、前記第１の導電型と第２の反対の導電型とが交互に配置されてなるストライプを備え、これらのストライプは、前記ゲートから離れるように前記チャンネル収容領域と並んで側方に延伸し、前記ストライプの寸法およびドーピングレベルは、前記局在領域が空乏化時に電圧維持空間電荷領域を形成するように設定される半導体デバイス。
【請求項２】
前記局在領域が前記チャンネル収容領域に隣接する、請求項１に記載のデバイス。
【請求項３】
前記局在領域が前記ゲート絶縁層から側方に離間される、請求項１に記載のデバイス。
【請求項４】
前記局在領域の平均ドーピングレベルは、前記ドレインドリフト領域の隣接部の平均ドーピングレベルとほぼ同じである、請求項１ないし３のいずれかに記載のデバイス。
【請求項５】
前記ゲートは、前記チャンネル収容領域を貫通して前記ドレインドリフト領域内へと延伸するトレンチ内に設けられる、請求項１ないし４のいずれかに記載のデバイス。
【請求項６】
複数の隣り合うセルを備え、各セルがトレンチ内にゲートを有し、第２の導電型の深い拡散領域が隣り合うトレンチ間に設けられ、前記深い拡散領域が前記チャンネル収容領域よりも大きな度合いでドープされる、請求項５に記載のデバイス。
【請求項７】
前記局在領域の下側の境界が前記ゲートトレンチの底部よりも上側に存在する、請求項５または６に記載のデバイス。
【請求項８】
前記チャンネル収容領域が反対の第２の導電型の領域である、請求項１ないし７のいずれかに記載のデバイス。
【請求項９】
半導体本体を有する半導体デバイスを製造する方法であって、前記半導体本体が第１の導電型のソース領域とドレイン領域とを備え、前記ソース領域と前記ドレイン領域との間にチャンネル収容領域が設けられ、前記ドレイン領域がドレインドリフト領域とドレイン接点領域とを備え、前記ドレインドリフト領域が前記チャンネル収容領域と前記ドレイン接点領域との間に設けられ、前記ドレインドリフト領域が前記ドレイン接点領域よりも小さな度合いでドープされ、ゲート絶縁層によって前記チャンネル収容領域から分離された絶縁ゲートを前記半導体本体が備えた方法において、
前記ドレインドリフト領域内に前記チャンネル収容領域と並列に局在領域を形成するステップを含み、前記局在領域は、前記第１の導電型と第２の反対の導電型とが交互に配置されてなるストライプを備え、これらのストライプは、前記ゲートから離れるように前記チャンネル収容領域と並んで側方に延伸する方法。
【請求項１０】
前記局在領域を形成する前記ステップは、前記第１および第２の導電型のドーパントを注入して、前記半導体本体の上側にストライプ状のマスクを形成し、前記第１および第２の導電型の他のドーパントを注入することを含む請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体トランジスタデバイスおよびその製造方法に関する。特に、本発明は、かかるデバイスにおけるスイッチングエネルギ損失およびオン抵抗の低減に関する。
【背景技術】
【０００２】
理想的には、パワーデバイスは、ワット損を伴うことなく、その“ＯＦＦ状態”と“ＯＮ状態”との間（逆の場合も同様）で切り換え可能である。しかし、実際のパワーデバイスにおいては、かなりのスイッチング（切り換え）電力損失が生じる。そのため、特にかなり頻繁に切り換えを必要とする用途においては、その損失を最小限に抑えるようにデバイスを設計することが常に要求されてきた。
【０００３】
パワー半導体トランジスタデバイスのスイッチング損失における重要な要因は、ゲート−ドレインキャパシタンス、すなわちＣｇｄである。Ｃｇｄは、デバイスの隣り合うセルにおいてゲート間のピッチを増大させることにより減らすことができるが、このことは、デバイスのオン抵抗を増大させるという欠点を有する。それは、デバイスの単位面積当たりのチャンネル幅が減少するためであり、また、ドレインドリフト領域における電流の横方向の広がりのオン抵抗に対する寄与度が著しく増大するためである。
【０００４】
米国特許US-A-5688725は、デバイスのドレインドリフト領域内にドーパント濃度の高い層を含ませることにより、垂直トレンチ−ゲートＭＯＳＦＥＴのオン抵抗を減少させることを開示している。これは、抵抗が低い経路を与えることにより、電流がＭＯＳＦＥＴのチャンネルから生じる際に、その電流を広げる役割を果たす。しかし、かかる高ドープ層を含ませると、デバイスの絶縁破壊特性が悪化してしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、動作特性が向上するパワー半導体トランジスタデバイス構造およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明は、半導体本体を有する半導体デバイスであって、前記半導体本体が第１の導電型のソース領域とドレイン領域とを備え、前記ソース領域と前記ドレイン領域との間に反対の第２の導電型のチャンネル収容領域が設けられ、前記ドレイン領域がドレインドリフト領域とドレイン接点領域とを備え、前記ドレインドリフト領域が前記チャンネル収容領域と前記ドレイン接点領域との間に設けられ、前記ドレインドリフト領域が前記ドレイン接点領域よりも小さな度合いでドープされ、前記半導体本体は、ゲート絶縁層によって前記チャンネル収容領域から分離された絶縁ゲートと、前記ドレインドリフト領域内に設けられ、前記チャンネル収容領域と並列に配置された局在領域とを備え、前記局在領域は、前記第１の導電型と第２の反対の導電型とが交互に配置されてなるストライプを備え、これらのストライプは、前記ゲートから離れるように前記チャンネル収容領域と並んで側方に延伸し、前記ストライプの寸法およびドーピングレベルは、前記局在領域が空乏化時に電圧維持空間電荷領域を形成するように設定される半導体デバイスを提供する。
【０００７】
チャンネル収容領域の近くにかかる局在領域を設けると、デバイスをＯＮにした際の横方向の電流の広がりを促進させる、抵抗が低い経路が得られる。また、ストライプの平均ドーピングは、局在領域の絶縁破壊電圧を規定する。したがって、第２の導電型のストライプの存在により、第１の導電型のストライプは、デバイスの絶縁破壊電圧を同じように減少させることなく、ドレインドリフト領域に対して抵抗が低い経路を与えることができる。
【０００８】
当業者であれば分かるように、局所領域の電圧維持空間電荷領域は、介挿された第１および第２の導電型領域の荷電粒子の空乏によって生じる。介挿された第１および第２の導電領域の中間寸法（幅または厚さ）は、結果として生じる電界を、その半導体でなだれ降伏が生じる臨界電界強度に到達させることなくその中間寸法にわたって導電領域を空乏化できるように（そのドーパント濃度に対して）、十分小さくする必要がある。これは、有名なRESURFの法則を拡張したものである。したがって、空乏化可能な複合領域材料を“複合RESURF”材料と呼ぶ場合がある。一方の導電型の第１の領域に反対の導電型の第２の領域が介挿されてなる電圧維持領域において、第１および第２の領域の寸法およびドーパント濃度は、（高電圧動作モードで空乏化された際に）第１および第２の領域における単位面積当たりの空間電荷が、少なくとも空間電荷によって生じる電界が、その電圧維持領域でなだれ降伏が生じる臨界電界強度よりも小さくなる程度で釣り合うように設定される。
【０００９】
米国特許US-A-4754310明細書（出願人整理番号：PHB32740）は、空乏化可能な複合領域（複合RESURF）の半導体材料が、空乏化時に電圧維持空間電荷領域を同時に与える交互に配置されたｐ型領域とｎ型領域とを備えてなる半導体デバイスを開示している。空間電荷領域においてそのような材料を使用すると、所定の絶縁破壊電圧を有するデバイスにおいて低いオン抵抗を得ることができ、高電圧ＭＯＳＦＥＴデバイス（横方向デバイスおよび縦方向デバイスの両方共）において特に有利である。米国特許US-A-4754310の全内容は、これを参照することにより、同内容を本願に援用する。
【００１０】
好ましい実施形態において、局在領域の平均ドーピングレベルは、ドレインドリフト領域の隣接部の平均ドーピングレベルとほぼ同じである。その場合、局在領域の存在はデバイスの絶縁破壊特性に殆ど影響を与えず、依然としてそのオン抵抗は減少する。
【００１１】
局在領域は、チャンネル収容領域から離間していてもよい。他の実施形態においては、局在領域がチャンネル収容領域と当接しているため、オン電流がチャンネル収容領域から生じると、そのオン電流が直ちに局在領域に入るようになる。
【００１２】
幾つかの実施形態においては、局在領域がゲート絶縁層から離間されている。これにより、局在領域におけるドーパント濃度の増大に起因してゲートトレンチの角部の近傍で絶縁破壊が生じる可能性を減らすことができる。
【００１３】
また、本発明は、半導体本体を有する半導体デバイスを製造する方法であって、前記半導体本体が第１の導電型のソース領域とドレイン領域とを備え、前記ソース領域と前記ドレイン領域との間にチャンネル収容領域が設けられ、前記ドレイン領域がドレインドリフト領域とドレイン接点領域とを備え、前記ドレインドリフト領域が前記チャンネル収容領域と前記ドレイン接点領域との間に設けられ、前記ドレインドリフト領域が前記ドレイン接点領域よりも小さな度合いでドープされ、ゲート絶縁層によって前記チャンネル収容領域から分離された絶縁ゲートを前記半導体本体が備えた方法において、
前記ドレインドリフト領域内に前記チャンネル収容領域と並列に局在領域を形成するステップを含み、前記局在領域は、第１の導電型と第２の反対の導電型とが交互に配置されてなるストライプを備え、これらのストライプは、前記ゲートから離れるように前記チャンネル収容領域と並んで側方に延伸する方法を提供する。
【発明を実施するための最良の形態】
【００１４】
以下、添付の概略図を参照しつつ、一例として、本発明の実施形態について説明する。
【００１５】
なお、図面は概略的なものであり、一定の倍率で描かれてはいない。明確さを期すため、および描写の便宜上、かかる図面の部材に関連する寸法および比率は、そのサイズを誇張もしくは縮小して示している。一般に、同様の参照符号は、変形された実施形態および異なる実施形態において、対応する特徴的構成または類似の特徴的構成を示すために使用されている。
【００１６】
図１は、トレンチゲート１１を有するパワー半導体デバイスの形態を成す本発明の典型的な実施形態を示す図である。このデバイスのトランジスタセル領域において、第１の導電型（この実施例では、ｎ型）のソースおよびドレインドリフト領域１３，１４は、それぞれ反対の第２の導電型（すなわち、この実施例ではｐ型）のチャンネル収容本体領域１５によって分離されている。ゲート１１は、領域１３，１５を貫通してドレインドリフト領域１４内へと延伸するトレンチ２０内に存在している。ゲートは、ゲート絶縁層１７によって半導体本体から分離している。
【００１７】
デバイスのＯＮ状態でゲート１１に電圧信号を加えると、周知の態様で、領域１５内に導電チャンネル１２が生じるとともに、ソースおよびドレインドリフト領域１３，１４間で、この導電チャンネル１２内を流れる電流が制御される。
【００１８】
ソース領域１３は、デバイス半導体本体１０の上主面１０ａでソース電極（明確さを期すため図示せず）と接触している。一例として、図１は、高ドーピングの基板ドレイン接点領域１４ａ上に、高抵抗率（低ドーピング）のエピタキシャル層によって領域１４が形成されてもよい垂直デバイス構造を示している。このドレイン接点領域１４ａは、垂直ＭＯＳＦＥＴを形成するために領域１４と同じ導電型（この実施例ではｎ型）であってもよく、あるいは、垂直ＩＧＢＴを形成するために反対の導電型（この実施例ではｐ型）であってもよい。ドレイン接点領域１４ａは、デバイス本体の下主面１０ｂで電極２４と接触している。この電極２４は、ＭＯＳＦＥＴの場合にドレイン電極と呼ばれ、ＩＧＢＴの場合にアノード電極と呼ばれる。
【００１９】
局在領域３０は、ドレインドリフト領域１４内に設けられており、チャンネル収容領域１５の下側の薄層内で横方向に延伸する。領域３０は、チャンネル収容領域と並列に配置されている。図示の実施形態においては、局在領域の上端３０ａがチャンネル収容領域１５と当接している。一般に、局在領域におけるその上端３０ａと下端３０ｂとの間の深さｄは、１μｍ程度であってもよい。局在領域の下端すなわち境界３０ｂは、トレンチ２０の底部よりも上側に示してあるが、他の実施形態においては、トレンチの底部よりも下側に存在してもよい。局在領域の境界は、ドーパント濃度が減少しなくなる場所（すなわち、ドーパント濃度が同じままか、或いは増大する場所）で生じる。
【００２０】
局在領域３０は、ｎ導電型とｐ導電型とがそれぞれ交互に配置されてなるストライプ３１，３２を備えている。ストライプは、チャンネル収容領域１５に沿ってゲート１１から離れるように延伸する。図１の実施形態において、ストライプは、トレンチ２０に対して略垂直な横方向に長く延伸する。この場合、ストライプは略一直線であり、且つ平行である。
【００２１】
ストライプ３１，３２のそれぞれの寸法およびドーピングレベルは、局在領域が空乏化時に電圧維持空間電荷領域を形成するように選択される。局在領域の平均ドーピングレベルは、局在領域の直ぐ下側のドレインドリフト領域１４のドーピングレベルと略同じとなるように予め決められることが好ましい。一般に、図１に示す構成を有するトレンチ−ゲートＭＯＳＦＥＴにおいて、ストライプは、幅ｗが等しくてもよく、０．５μｍ程度である。ストライプのドーパント濃度が高ければ高いほど、ｎ型ストライプによって与えられる電流経路の抵抗が低くなる。ドーパント濃度が高ければ高いほど、空乏化時における局在領域内の電界を、破壊が生じる臨界電界強度よりも小さくさせるために必要なストライプの幅が狭くなることは言うまでもない。
【００２２】
図１において、ストライプ３１，３２は等しい幅を有するように示してあるが、各導電型のストライプのそれぞれの幅およびドーピングレベルを変えることによって、同じ平均ドーピングレベルを達成してもよいことは言うまでもない。
【００２３】
本発明は、周知のセル構造の範囲に適用可能であるため、図面にはセルレイアウトの幾何学的構成の平面図は示していない。したがって、例えば、セルは、図１に示すような長尺ストライプ構造を成していてもよい。他の実施形態において、セルは、正方形の幾何学的構成を成していてもよく、または最密六角構造を成していてもよい。それぞれの場合、トレンチ２０は（そのゲート１１と共に）、各セルの境界の周囲で延伸する。平行ストライプ以外のゲート構造が使用される場合、局在領域のストライプは、幅が一定ではなく、テーパ状を成していてもよい。例えば、正方形構造または六角形構造において、局在領域のストライプの幅は、ゲートによって定義されるクローズドセルの中心に向かって減少してもよい。
【００２４】
図１は数個のセルしか示していないが、一般的にデバイスは、それらの平行なセルをソース電極（図示せず）とドレイン電極２４との間に数百個備えている。デバイスの活性セル領域は、様々な周知の周辺の終端構造（図示せず）によって、本体１０の周囲で境界付けられてもよい。かかる構造は、通常、トランジスタセル製造ステップの前に、本体表面１０ａの周辺領域に厚いフィールド酸化膜層からなる構成を含む。また、活性セル領域と周辺終端構造との間の本体１０の領域で、様々な周知の回路（例えばゲート制御回路）がデバイスに集積されてもよい。一般に、それらの回路素子は、トランジスタセルにおいて使用されるものと同じマスキングステップおよびドーピングステップのうちの幾つかを使用することにより、この回路領域内で、かかる領域自体のレイアウトに基づいて製造してもよい。
【００２５】
ここで、図２および図３を参照しつつ、本発明の一実施形態に係る、図１に示すトランジスタセルの製造ステップについて説明する。
【００２６】
完成デバイスの活性領域となる部分の全体にわたって、例えばリン等のＮ型ドーパントが半導体本体内に注入される。この注入は、所望の深さで所望の幅を有する、図２に示すようなｎ型層３３を形成するために、４００ｋｅＶ程度の高エネルギで行なわれる。
【００２７】
短い酸化プロセスが行なわれ、ストライプ状のマスク３５が、その後に半導体本体１０の上主面１０ａ上にわたって形成される。マスクは、フォトリソグラフィおよびエッチングを使用して標準的な態様でパターン化されてもよく、また例えば二酸化珪素によって形成されてもよい。マスクのストライプは、完成デバイスのストライプ状のトレンチ２０の方向に対して略垂直に延伸するように配置される。
【００２８】
その後、マスク３５によって画定されるウインドウ３５ａの全体にわたって、例えばボロン等のｐ型ドーパントが半導体本体１０内に注入される。また、この注入も約２００ｋｅＶ程度の高エネルギで行なわれ、それによりｎ型層３３をオーバードープして、ｎ型ストライプ３１を間に挿入した複数のｐ型ストライプ３２を形成する。
【００２９】
絶縁破壊電圧が約１００Ｖのトレンチ−ゲートＭＯＳＦＥＴにおいて、ドリフト領域のドーパント濃度は約２×１０１５atom/cm3であり、ｎ型層３３は、約８×１０１５atom/cm3のドーパント濃度を有していてもよく、約１×１０１６atom/cm3の濃度のｐ型ドーパントによってオーバードープされる。
【００３０】
また、最初にｐ型ドーパントを注入して層３３を形成し、その後に層３３をｎ型注入によってオーバードープすることにより、図３に示すｎ型とｐ型とが交互に配列されたストライプからなる層を形成してもよいことは言うまでもない。その場合、一例として、前述したｎ型およびｐ型のドーパント濃度が置き換えられる。また、上記においては、ボロンドーパントおよびリンドーパントを例として挙げているが、他のｐ型およびｎ型ドーパントを代替で使用してもよいことは言うまでもない。
【００３１】
ストライプ３１，３２の形成後、マスク３５がエッチングにより除去される。よく知られた方法で更なる処理を行なうことにより、図１に示すストライプ３１，３２に対して垂直なストライプ状のトレンチ−ゲート構造、ソース領域１３およびチャンネル収容領域１５、ドレイン電極２４を形成してもよい。この次の処理中の熱処理は、局在領域３０中のドーパントを活性化するのに役立つ。図示の実施形態において、局在領域３０の深さは、トレンチ２０が領域全体にわたってエッチングされるように予め決められる。
【００３２】
前述したプロセスの実施形態にあっては、本発明の範囲内で多くの変形および変更が可能であることは言うまでもない。例えば、局在領域３０の形成は、デバイスの製造プロセスの後段で行なわれてもよい。適切な注入は、トレンチ−ゲート構造およびチャンネル収容領域１５の形成後に行なわれてもよい。デバイス製造の後段で局在領域を形成することにより、その後の処理中におけるドーパントの拡散を最小限に抑えることが有益となる場合もある。
【００３３】
図４は、本発明にしたがって同時に又は独立して採用できる更なる変形例を示す図である。局在領域３６は、トレンチ２０の側壁２０ａから側方に離間されている。局在領域３６のこの構造は、ｎ型およびｐ型ドーパントの注入中に、適切なマスクを使用して局在領域を形成することにより得られてもよい。また、図４は、デバイスの耐久性を向上させるために隣り合うトレンチ２０間に深く注入され、高濃度でドープ（ｐ＋）された領域４０を示している。この高濃度ドープ領域４０は、適切なマスクのウインドウを通じて注入されてもよい。かかるステップは、図３に示すステップでは、例えば局在領域の形成後に行なわれてもよい。
【００３４】
前述した特定の実施例は、領域１３，１４がｎ型導電性を有し、領域１５がｐ型導電性を有するとともに、ゲート１１により電子反転チャンネル１２が領域１５内に誘発されたｎチャンネルデバイスである。反対の導電型ドーパントを使用することによって、本発明に係る方法により、ｐチャンネルデバイスを製造することができる。この場合には、領域１３，１４がｐ型導電性を有し、領域１５がｎ型導電性を有するとともに、ゲート１１により空孔反転チャンネル１２が領域１５内に誘発される。
【００３５】
また、本発明によれば、デバイスは、ｐ型ソースおよびドレイン領域１３，１４ａとｐ型チャンネル収容領域１５とを有するｐチャンネル型からなるものであってもよい。また、デバイスは、各セル内にｎ型の深い局在領域を有していてもよく、ゲート１１のためにＮ型多結晶シリコンが使用されてもよい。動作時において、ＯＮ状態でゲート１１により領域１５内に空孔チャンネル１２が生じる。絶縁ゲート１１および深いｎ型領域からの空乏層により、ＯＦＦ状態で低ドープｐ型領域１５が完全に空乏化されてもよい。同様に、同じ構造を有し、導電型および電子チャンネルが反対のデバイスが、本発明にしたがって製造されてもよい。
【００３６】
図１〜図４を参照しながら、その第２の主電極２４が、本体１０の背面１０ｂで領域１４ａと接触する垂直個別素子について説明してきた。しかし、本発明においては、集積デバイスも考えられる。この場合、領域１４ａは、デバイス基板とエピタキシャル低ドープドレイン領域１４との間にあるドープ埋込層であってもよい。この埋込層領域１４ａは、前主面１０ａから埋込層の深さまで延伸するドープ周辺接点領域を介して、前主面１０ａの電極２４と接触していてもよい。
【００３７】
また、本発明の利点は、図５に示すような平面ゲート垂直ＤＭＯＳデバイスにも当てはまる場合がある。かかるデバイスは、半導体本体１０よりも上側に設けられ、半導体本体の上主面１０ａから絶縁層５４によって分離された平面ゲート電極５２を有する。ゲート電極は、この図の断面に対して垂直な方向に延伸している。ソース領域５６（この実施例ではｎ型）は、上主面１０ａに隣接する半導体本体１０内に形成されるとともに、チャンネル収容領域５８（この実施例ではｐ型）によってドレインドリフト領域１４から分離されている。ソース電極６０は、ソース領域５６およびチャンネル収容領域５８と接触した状態で、上主面１０ａ上に設けられている。これらのデバイスの特徴的構成は、よく知られた方法により製造されて相互に使用されてもよい。
【００３８】
本発明によれば、図５のデバイス内には、局在領域５０が設けられている。この局在領域は、チャンネル収容領域５８と隣接しており、ゲート絶縁層５４からドレインドリフト領域１４内のチャンネル収容領域５８の外周５８ａにわたって延伸している。局在領域５０は、第１の導電型と第２の導電型とが交互に配置されてなるストライプを備えており、これらのストライプは、ゲート電極５２に対して略垂直かつ離間して延伸している。
【００３９】
かかる局在領域５０を平面ゲート垂直ＤＭＯＳデバイスに設けると、デバイス抵抗を増大させずに、隣接するチャンネル収容領域５８同士の間の距離を短くすることができる。局在領域は、この場所でのオン電流の制限を緩和するのに役立つ。したがって、更にコンパクトなデバイス構造が得られてもよい。また、隣接するチャンネル収容領域５８同士の間の距離を短くすると、Ｃｇｄが減少するため、デバイスのスイッチング電力損失が減少する。
【００４０】
本開示内容を読めば、他の変形および変更は当業者にとって明らかであろう。その変形および変更は技術的に既知であり、また本明細書で説明した特徴に代えて、或いは加えて使用可能な、他の特徴および等価物を含んでいてもよい。
【００４１】
この出願において、添付の請求項は特徴の特定の組み合わせについて明記しているが、本発明が開示する範囲は、任意の請求項で請求される発明と同じ発明に関連しているか否か、もしくはそれが本発明と同じ技術的問題の一部または全てを緩和するか否かに関わらず、任意の新規な特徴、又は本明細書で直接的または含意的に開示された特徴の、任意の新規の組み合わせ、あるいは任意の一般化を含むことは言うまでもない。
【００４２】
別個の実施形態の文脈で説明した複数の特徴を組み合わせて、１つの実施形態としてもよい。逆に、簡潔さを期すため、１つの実施形態の文脈で説明した様々な特徴が別々に与えられるか、あるいは任意の適宜な部分的組み合わせとして与えられてもよい。また、本出願の係属中または本出願から派生する任意の更なる出願の係属中に、その特徴およびその特徴の組み合わせの少なくとも一方に対して、新たな請求項を作成してもよいことを、本出願人より通知しておく。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態に係るトレンチ−ゲート半導体デバイスのトランジスタセル領域の断面図。
【図２】本発明を具現化する方法の一例によって図１のデバイスを製造する際の一連の段階における半導体本体の断面図。
【図３】本発明を具現化する方法の一例によって図１のデバイスを製造する際の一連の段階における半導体本体の断面図。
【図４】本発明の第２の実施形態に係るトレンチ−ゲート半導体デバイスのトランジスタセル領域の断面図。
【図５】本発明の第３の実施形態に係る平面ゲートＤＭＯＳ半導体デバイスのトランジスタセル領域の断面図。
【符号の説明】
【００４４】
１０  デバイス半導体本体
１１  トレンチゲート
１３，１４  ドレインドリフト領域
１４ａ  ドレイン接点領域
１５  チャンネル収容領域
１７  ゲート絶縁層
２０  トレンチ
３１，３２  ストライプ
【図１】
2006505932.tif 000003
【図２】
2006505932.tif 000004
【図３】
2006505932.tif 000005
【図４】
2006505932.tif 000006
【図５】
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【国際調査報告】
2006505932.tif 000008
2006505932.tif 000009
2006505932.tif 000010