(57)【要約】入力信号（１８）のパルス幅に基づいて信号（２０）のパルス幅を拡大するための回路（１０）および方法である。回路（１０）は、互いに位相がずれているＳＨＩＦＴ信号（５２）およびＯＵＴ信号（２０）双方について入力信号（１８）のパルス幅に等しい遅延を生成する。遅延は、キャパシタ（１６）がＳＨＩＦＴブロック（１２）およびＯＵＴブロック（１４）双方の２つの制御トランジスタに電圧を印加すると生成され、これらのトランジスタにおけるゲート制御を低減させて、ＳＨＩＦＴ信号（５２）のパルス幅が減少し、ＯＵＴ信号（２０）のパルス幅が増加するよう、これらの信号の立下がりエッジに遅延を生成する。キャパシタ（１６）は、ＳＨＩＦＴ信号（５２）により起動されるトランジスタ（２２）によって充電される。このパルス倍増システムは自己収束的であり、ＳＨＩＦＴ信号（５２）のパルス幅がゼロの場合、ＯＵＴ信号（２０）のパルス幅は２倍になり、キャパシタ（１６）の充電レベルは固定される。なぜなら、それはもはや、ＳＨＩＦＴ信号により制御されるトランジスタ（２２）によって充電されないためである。回路（１０）は、出力信号（２０）のパルス幅が入力信号（１８）のパルス幅よりも幅が広い乗算の公知の係数であるように修正されてもよい。
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【特許請求の範囲】
【請求項１】
パルス幅を拡張するための回路であって、
ａ）  入力信号に応答してパルスタイプのシフト信号を生成するための第１の手段と、
ｂ）  入力信号に応答してパルスタイプの出力信号を生成するための第２の手段と、
ｃ）  シフト信号により起動されるトランジスタによって充電されるキャパシタとを含み、キャパシタは第１の手段および第２の手段と電気的に接続しており、各サイクルで電荷を第１および第２の手段に印加し、印加された電荷は、シフト信号のパルス幅が減少される一方で出力信号のパルス幅が拡大されるように、シフト信号の立下がりパルスエッジに第１の遅延を、出力信号の立下がりエッジに第２の遅延を生成する、回路。
【請求項２】
キャパシタと電気的に接続したリセット手段をさらに含み、リセット手段は、回路がリセット信号を受信するとキャパシタを放電させる、請求項１に記載の回路。
【請求項３】
トランジスタはＰＭＯＳトランジスタである、請求項１に記載の回路。
【請求項４】
シフト信号のパルス幅がゼロの場合、出力信号のパルス幅は２倍になる、請求項１に記載の回路。
【請求項５】
キャパシタと電気的に接続した少なくとも１つの追加遅延ブロックをさらに含み、出力信号のパルス幅は、追加遅延ブロックが増すごとに増加する、請求項１に記載の回路。
【請求項６】
少なくとも１つの追加遅延ブロックは、入力信号の幅に等しい遅延を出力信号に追加するための手段を有する２倍幅生成器の半分である、請求項５に記載の回路。
【請求項７】
周期的なパルスを拡張する方法であって、
ａ）  シフト信号を生成するシフト信号ブロックおよび出力信号を生成する出力ブロックで、ロー状態の入力パルスを受信するステップと、
ｂ）  シフト信号により起動されるトランジスタを用いてキャパシタを充電するステップと、
ｃ）  キャパシタからシフト信号ブロックおよび出力ブロック双方に電荷を印加するステップとを含み、シフト信号および出力信号の立下がりエッジにおける遅延が生成され、前記方法はさらに、
ｄ）  各サイクルでステップａ〜ｃを繰返すステップを含み、シフト信号上にパルスがない場合、キャパシタはもはや充電されない、方法。
【請求項８】
リセット信号が受信されるとキャパシタを放電させるステップをさらに含む、請求項７に記載の方法。
【請求項９】
入力パルスの最初の幅に等しい、シフト信号の生成された遅延は、シフト信号のゼロパルス幅をもたらす、請求項７に記載の方法。
【請求項１０】
シフト信号上にパルスがない場合、出力パルスは２倍になる、請求項７に記載の方法。
【請求項１１】
キャパシタから少なくとも１つの追加遅延ブロックに電荷を印加するステップをさらに含み、出力信号は、キャパシタから電荷を受取る追加遅延ブロックが増すにつれて拡大される、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
この発明は、周期的なパルスにおいて、パルス幅が乗算の選択された係数によって拡大されるように遅延を生成するための回路に関する。
【背景技術】
【０００２】
背景技術
半導体デバイスの構成要素は、さまざまな信号によって制御される。これらの信号のパルス幅はしばしば、構成要素および半導体デバイスの適正な動作にとってかなり重要である。
【０００３】
たとえば、非同期ＳＲＡＭデバイスでは、デバイスの内部クロックとしてエッジ遷移検出（ＥＴＤ）信号がしばしば使用され、デバイスを内部で同期するよう動作させる。ＥＴＤ信号のパルス幅が広すぎるかまたは狭すぎると、メモリデバイスは適正に機能できない。
【０００４】
アドレス遷移検出（ＡＴＤ）回路は、メモリデバイスにおけるユーザ供給アドレスビットの変化を検出するために使用される。ＡＴＤ回路からのパルスはしばしば、データの転送用のメモリアドレスとのデータ経路をプリチャージするために使用される。ＡＴＤ信号のパルス幅が狭すぎると、パルスはデータ経路をプリチャージするには不十分である。
【０００５】
信号がデバイスの内部クロックとして正確に役割を果たすために、またはアドレス遷移を検出してメモリをプリチャージするために使用され得るように、信号のパルス幅を変調できることが望ましい。狭いパルス幅を拡大することはまた、狭いパルス幅を有する信号の測定にとって有用である。
【０００６】
先行技術はパルス幅の制御に対処してきた。たとえば、マクルーア（McClure）への米国特許第５，９９５，４４４号は、メモリデバイスの１つ以上の制御信号の論理状態を変えることにより、メモリデバイスのＥＴＤパルスの幅を制御することについて述べている。制御信号の論理状態の組合せを変えることにより、ＥＴＤ信号のパルス幅は、最適なＥＴＤパルス幅を生成するよう変えられ得る。
【０００７】
チョイ（Choi）等への米国特許第５，７０６，２４６号は、内部回路を安定して動作させるのに十分な幅のＡＴＤ信号を生成することについて述べている。入力信号は、そのパルス幅がメモリデバイスの誤動作を防止するのに十分な期間になるまで遅延される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ここで述べた先行技術は、所望のパルス幅を決定し、次に所望のパルス幅を生成するよう入力信号を変えることによって、パルス幅を拡大することについて述べている。出力パルス幅は入力パルス幅に依存していない。ここで述べた先行技術は、入力信号の幅に公知の係数を乗算するためのメカニズムを提供してはいない。
【０００９】
この発明の目的は、入力信号のパルス幅を公知の係数で拡大するための方法およびシステムを提供することである。
【課題を解決するための手段】
【００１０】
発明の概要
この目的は、互いに位相がずれているＳＨＩＦＴおよびＯＵＴ信号双方について入力信号のパルス幅に等しい遅延を生成する回路によって達成される。遅延は、キャパシタがＳＨＩＦＴブロックおよびＯＵＴブロック双方の２つの制御トランジスタに電圧を印加すると生成され、これらのトランジスタにおけるゲート制御を低減させて、ＳＨＩＦＴ信号のパルス幅が減少し、ＯＵＴ信号のパルス幅が増加するよう、これらの信号の立下がりエッジに遅延を生成する。キャパシタは、ＳＨＩＦＴ信号により起動されるトランジスタによって充電される。このパルス倍増システムは自己収束的であり、ＳＨＩＦＴ信号のパルス幅がゼロの場合、ＯＵＴ信号のパルス幅は２倍になり、キャパシタの充電レベルは固定される。なぜなら、それはもはや、ＳＨＩＦＴ信号により制御されるトランジスタによって充電されないためである。回路は、より大きなパルス幅拡大を提供するよう修正されてもよい。この回路は、ＣＭＯＳサブミクロン技術に採用されてもよい。
【発明を実施するための最良の形態】
【００１１】
発明を実行するための最良の態様
図１において、パルス幅倍増システム１０の一実施例は、２つのブロックまたはモジュール１２、１４を含んでいる。一方のブロック１２は、ＳＨＩＦＴ信号５２を生成するシフティングブロックであり、他方のブロック１４はＯＵＴ信号２０を生成する。ＳＨＩＦＴ信号５２およびＯＵＴ信号２０は、入力信号１８、この場合、ロー状態の入力パルスに応答して生成される。入力信号１８は、反転増幅器２４を通過してから出力ブロック１４に達する。
【００１２】
ＳＨＩＦＴ信号は、キャパシタ１６を充電するトランジスタ２２を制御する。容量値は２〜５ｐＦの範囲にあり、使用される技術とともに変化する。キャパシタ１６の電荷レベル（ＶCD）は、ＳＨＩＦＴ信号５２がゼロパルス幅を有するかキャパシタが放電されるまで（これらの状況は双方とも、以下により詳細に説明される）、各サイクルで増加する。各サイクルでは、キャパシタは、ゲート２６を介してブロック１２、１４の各々に電荷ＶCdを印加して、各ブロック１２、１４への入力信号１８の立下がりエッジに遅延を生成する。ＶCdが増加するにつれ、ＳＨＩＦＴ信号５２の立下がりエッジは、ＳＨＩＦＴ上のロー状態パルスが消滅するまで、より一層遅延される。これが起こると、トランジスタ２２はもはやキャパシタ１６に負荷をかけない。加えて、ＳＨＩＦＴ信号５２がゼロのパルス幅を有する場合、入力パルス１８の幅に等しい遅延が既に双方のブロック１２、１４で生成されており、ＯＵＴパルス２０の幅はしたがって２倍になる。
【００１３】
図２には、入力パルス１８、ＶCd５４、ＳＨＩＦＴ信号５２、およびＯＵＴ信号２０が数サイクルにわたって示されている。サイクルａで、幅Ｔ５６のロー状態入力パルス１８が受信されると、ＶCd５４が増加する。サイクルｂで、ＶCd５４は引続き増加し、ＳＨＩＦＴ信号５２はその立下がりエッジで遅延を示し、ＯＵＴ信号２０はその立下がりエッジで同様の遅延を示している。ＳＨＩＦＴ信号５２およびＯＵＴ信号２０での遅延は、ＶCd５４が信号５２、２０の生成を担うブロックに印加されているためである。サイクルｃでＶCd５４が増加するにつれ、ＳＨＩＦＴ信号５２およびＯＵＴ信号２０の立下がりエッジでの遅延ｔ５８も引続き増加する。このパターンはサイクルｄで継続され、ＳＨＩＦＴ信号５２のパルス幅が減少するにつれ、ＯＵＴ信号２０のパルス幅は増加する。サイクルｅでは、ＳＨＩＦＴ５２のパルス幅はゼロであり、したがって、ＳＨＩＦＴ信号により制御されるトランジスタはもはやキャパシタに負荷をかけない。入力パルス１８の幅に等しい遅延が、ＳＨＩＦＴ信号５２およびＯＵＴ信号２０双方について既に生成されている。サイクルｆで示すように、ＳＨＩＦＴパルス５２について生成された遅延はゼロパルス幅を作り出すのに十分であり、ＯＵＴパルス２０について生成された遅延はＯＵＴ信号のパルス幅６０を２倍にする。
【００１４】
図３に関し、パルス幅倍増システムのこの実施例におけるＳＨＩＦＴブロック１２は、制御トランジスタ３６と、インバータｐチャネルトランジスタ３８と、インバータｎチャネルトランジスタ４０とを含む。これらのトランジスタ３６、３８、４０によって生成される信号は、反転増幅器４２を通過する。出力ブロック１４も、制御トランジスタ４４と、インバータｐチャネルトランジスタ４６と、ｎチャネルトランジスタ４８とを有する。これらのトランジスタ４４、４６、４８からの信号は、反転増幅器５０を通過する。キャパシタ１６によって充電される、ブロック１２のトランジスタ３６とブロック１４のトランジスタ４４とは、各サイクルで同じ遅延を生成するために同じサイズであるべきである。
【００１５】
上述のように、ＳＨＩＦＴブロック１２によって生成されるＳＨＩＦＴ信号５２は、キャパシタ１６を充電するトランジスタ２２（一実施例ではＰＭＯＳトランジスタ）を起動する。キャパシタ１６からの電圧であるＶCd５４が、ゲート３０でＳＨＩＦＴブロック１２の制御トランジスタ３６に、ゲート２８で出力ブロック１４の制御トランジスタ４４に印加される。印加された電圧は、ブロック１２の制御トランジスタ３６、ブロック１４の制御トランジスタ４４を起動する。これは、ブロック１２のインバータトランジスタ３８、４０、ブロック１４のインバータトランジスタ４６、４８によって実行される信号処理に影響を与え、各ブロック１２、１４により生成されるＳＨＩＦＴまたはＯＵＴパルスに遅延が加えられるようにする。
【００１６】
パルス幅倍増システム１０がリセット信号３２を受信すると、キャパシタ１６はトランジスタ３４を介して放電される。キャパシタ１６が放電された後、システムはリセットされる。なぜなら、キャパシタ１６はもはや、ＳＨＩＦＴブロック１２により生成されるＳＨＩＦＴ信号およびＯＵＴブロック１４により生成されるＯＵＴ信号に影響を与えるのに十分な電荷を保持していないためである。上述のように、キャパシタ１６の電荷は、ＳＨＩＦＴ信号のパルス幅がゼロになるまで、ＳＨＩＦＴ信号の各パルスとともに増加する。
【００１７】
図４では、パルス幅倍増システムによって生成されるＯＵＴ信号２０が、１００ｐｓ〜６０ｎｓの入力信号の範囲にわたって、入力信号の幅の２倍に等しい値５８と比較されている。これらの結果は、０．２５μｍプロセスでのパルス幅倍増システムのＨＳＰＩＣＥシミュレーションからのものである。パルス幅倍増システムは、４０ｎｓ未満のパルスについては１％未満のエラーを示し、４０ｎｍを超えるパルスについては４％のエラーを示している。
【００１８】
上述のパルス幅倍増システムまたは回路は、２Nパルス幅乗算のために使用可能であり、それは、クロストークにより誘導された信号を出力パッドで直接観察することを可能にする。２Nパルス幅乗算を達成するために、２N容量が提供されなければならない。
【００１９】
図５に示すように、回路５０は、図１および図３で上述した２倍幅生成器からの遅延ブロック（ＳＨＩＦＴブロック１２およびＯＵＴブロック１４）とともにいくつかの遅延ブロック６２（入力信号Ｔの幅５６に等しい遅延を追加する２倍幅生成器の半分）のカスケード接続を提供することによって、いくぶん修正され得る。この構成では、必要なキャパシタ１６は１つだけである。この修正された回路はＮＴパルス幅乗算を作り出し、ここで、Ｎは採用されたブロックの数、Ｔはパルス期間である。ＳＨＩＦＴブロック１２およびＯＵＴブロック１４に加えて３つの遅延ブロック６２が使用されており、全部で５つのブロックがシステムにある。したがって、パルス幅６０は５倍になる。他の実施例において、パルス幅を所望の量に拡大するために任意の他の数の遅延ブロックが使用されてもよい。
【図面の簡単な説明】
【００２０】
【図１】パルス幅倍増システムの概略図である。
【図２】図１に示すパルス幅倍増システムによってＳＨＩＦＴ信号およびＯＵＴ信号のパルス幅がどのように影響されるかを示すタイムチャートである。
【図３】図１に示すパルス幅倍増システムの回路図である。
【図４】パルス幅倍増システムの性能を描くグラフである。
【図５】拡大幅生成器の乗算器連鎖の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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