(57)【要約】フラッシュメモリは、先行技術で知られるグローバルデコード機構の代わりにローカルデコード機構を使用する新しいページ消去アーキテクチャを有する。新しいアーキテクチャは、メモリセルのためにより大きなダイの面積を節約し、読出時間に影響することなく望まれない消去を防止する。ローカルデコード機構では、フラッシュメモリはセクタ（２２２；８０４）に分割される。各セクタは複数のローカルデコーダ（２０２）およびローカル回路を含む。ローカル回路はグローバルデコーダ（８０２）によって制御されるスイッチ（３０２，３０４，３０６）を含み、これらスイッチは、消去動作でのみ切換わり、読出動作では切換わらない。読出時間は影響されない。各ローカルデコーダはメモリアレイの行（２１２）に結合される。各ローカルデコーダは正の電圧を渡すためのＰＭＯＳトランジスタ（２０４）および負の電圧を渡すための２つのＮＭＯＳトランジスタ（２０６，２０８）を含むため、ページ消去が実現され、付加的かつ複雑な回路なしに望まれない消去から選択されていない行を守ることができる。グローバルデコーダ（８０２；９００；１０００）はセクタ（８０４）外にあり、ローカル回路を介してすべてのセクタにグローバル信号（ＧＬＯＢ＿ＳＲＣ＿ＳＥＬ，ＷＳ，ＷＳＬ＿ＳＧ）を提供し、面積を節約する。
2006504218.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリアレイ装置であって、
行および列に配置され、かつ複数のセクタにさらに分割されるメモリアレイを含み、各セクタは複数のグループを含み、各グループは複数の行をさらに含み、前記フラッシュメモリアレイ装置はさらに、
複数のローカルデコーダを含み、各々は特定の命令に対応する電圧を渡すために前記メモリアレイの各行に結合され、各ローカル行デコーダは、メモリアレイの前記行に負の電圧を渡すための少なくとも１つのＮＭＯＳトランジスタおよびメモリアレイの前記行に正の電圧を渡すための１つのＰＭＯＳトランジスタを含み、前記フラッシュメモリアレイはさらに、
電圧をそこに渡すために前記複数のローカルデコーダに結合されるローカル回路と、
前記特定の電圧をそこに渡すために前記ローカル回路に結合されるグローバルデコーダとを含む、フラッシュメモリアレイ装置。
【請求項２】
各メモリセルは、制御ゲート、ドレインおよびソースを有するフローティングゲートトランジスタであり、前記行内の前記フローティングゲートトランジスタの前記制御ゲートはともに結合されて前記複数のローカルデコーダに結合されるワード線を形成し、前記ソースはともに結合され、前記フローティングゲートトランジスタの前記ドレインはともに結合されてビット線を形成する、請求項１に記載のフラッシュメモリアレイ。
【請求項３】
前記ローカル回路は、
複数のソースセレクタをさらに含み、各ソースセレクタは前記負の電圧を前記複数のローカル行デコーダに提供するために複数のローカル行デコーダおよびグローバル行デコーダに結合され、前記ローカル回路は、
電圧（ＳＧｊ）を前記複数のローカルデコーダに提供するために前記グローバルデコーダと前記複数のローカル行デコーダとの間に結合される複数のドライバ切換回路と、
前記複数のローカル行デコーダに対する電圧のセットを提供するために前記グローバルデコーダと前記複数のローカル行デコーダとの間に結合される複数のワード線選択（ＷＳ）ドライバとをさらに含む、請求項１に記載のフラッシュメモリアレイ。
【請求項４】
前記複数のローカルデコーダの各々は、第１のＮＭＯＳトランジスタに直列に結合されるＰＭＯＳトランジスタ、および前記第１のＮＭＯＳトランジスタに並列に結合される第２のＮＭＯＳトランジスタを含み、ＰＭＯＳトランジスタのゲートは前記第１のＮＭＯＳトランジスタのゲートに結合され、前記ＰＭＯＳトランジスタのソースは前記第１および第２のＮＭＯＳトランジスタのドレイン、および前記メモリアレイの対応する行に結合されるワード線に結合され、前記第１および第２のＮＭＯＳトランジスタのソースはともに結合され、かつ複数のソースセレクタに結合される、請求項２に記載のメモリアレイ。
【請求項５】
各ソースセレクタはＮＭＯＳトランジスタに並列に結合されるＰＭＯＳトランジスタをさらに含み、前記ＰＭＯＳおよびＮＭＯＳトランジスタのドレインはともに結合され、かつ前記ローカルデコーダに結合され、前記ＰＭＯＳトランジスタのソースはローカルの負の電圧源に結合され、前記ＮＭＯＳトランジスタのソースは電気的な接地に結合され、前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタのゲートは前記グローバルデコーダのグローバルソース選択端子に結合される、請求項３に記載のメモリアレイ。
【請求項６】
各ドライバ切換回路は第１のＣＭＯＳバッファに結合される第１の昇降回路をさらに含み、前記昇降回路は正および接地の電圧間で駆動される、請求項３に記載のメモリアレイ。
【請求項７】
前記ＣＭＯＳバッファは第１のＮＭＯＳトランジスタに直列に結合されるＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタをさらに含むインバータであり、前記ＰＭＯＳトランジスタのドレインは正の電圧に結合され、ゲートは前記第１のＮＭＯＳトランジスタのゲートに結合され、前記ＰＭＯＳトランジスタのソースは前記第１のＮＭＯＳトランジスタのドレインに結合され、前記第１のＮＭＯＳトランジスタの基板は前記第２のＮＭＯＳトランジスタの基板およびソースに結合され、前記第１のＮＭＯＳトランジスタのソースは前記第２のＮＭＯＳトランジスタのドレインに結合され、前記第２のＮＭＯＳトランジスタのゲートは前記グローバルデコーダのグループ選択端子に結合される、請求項６に記載のメモリアレイ。
【請求項８】
各ワード線選択ドライバは第１のドライバ切換回路および第２のドライバ切換回路をさらに含み、
前記第１のドライバ切換回路は第２のＣＭＯＳインバータに結合される第２の昇降回路を含み、前記第２の昇降回路は正および接地の電圧間で駆動され、
前記第２のドライバ切換回路は第３のＣＭＯＳインバータに結合される第３の昇降回路を含み、前記第３の昇降回路は正および接地の電圧間で駆動され、
インバータは入力および出力の端子を有し、前記入力端子は前記第２の昇降回路に結合され、前記出力端子は前記第３の昇降回路に結合される、請求項３に記載のメモリアレイ。
【請求項９】
前記第２および第３のＣＭＯＳインバータの各々は第１のＮＭＯＳトランジスタに直列に結合されるＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタをさらに含み、前記ＰＭＯＳトランジスタのドレインは正の電圧に結合され、ゲートは前記第１のＮＭＯＳトランジスタのゲートに結合され、前記ＰＭＯＳトランジスタのソースは前記第１のＮＭＯＳトランジスタのドレインに結合され、前記ＮＭＯＳトランジスタの基板は前記第２のＮＭＯＳトランジスタの基板およびソースに結合され、前記第１のＮＭＯＳトランジスタのソースは前記第２のＮＭＯＳトランジスタのドレインに結合され、前記第２のＮＭＯＳトランジスタのゲートは前記グローバルデコーダに結合され、前記第２のＣＭＯＳインバータは前記グローバルデコーダのワード線選択端子に結合され、前記第３のＣＭＯＳインバータは前記グローバルデコーダのセクタ選択端子に結合される、請求項８に記載のメモリアレイ。
【請求項１０】
前記グローバルデコーダは複数のグローバルスイッチをさらに含み、各グローバルスイッチは正の電圧および負の電圧間で駆動されるバッファ回路に結合される昇降回路を含む、請求項１に記載のフラッシュメモリ。
【請求項１１】
前記バッファ回路は、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを含み、前記第１のＰＭＯＳトランジスタのゲートは前記第１のＮＭＯＳトランジスタのゲートおよび前記昇降回路の出力端子に結合され、前記第１のＰＭＯＳトランジスタのソースは前記第１のＮＭＯＳトランジスタのドレインに結合され、前記第２のＰＭＯＳトランジスタのゲートは前記第２のＮＭＯＳトランジスタのゲートおよび前記第１のＰＭＯＳトランジスタのソースに結合され、前記第２のＰＭＯＳトランジスタのドレインは前記第１のＰＭＯＳトランジスタのドレインおよび正の電圧に結合され、前記第２のＰＭＯＳトランジスタのソースは前記グローバルデコーダの端子の１つを形成する前記第２のＮＭＯＳトランジスタのドレインに結合され、前記第１のＮＭＯＳトランジスタのソースは前記第１のＮＭＯＳトランジスタのソースおよび負の電圧に結合される、請求項１０に記載のフラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一般にフラッシュメモリなどの不揮発性記憶装置に関する。特に、この発明は、Apage erase＠としても知られる消去動作のためのページモードを使用する記憶装置に関し、特にそのような動作のためのデコード機構に関する。
【背景技術】
【０００２】
図１Ａでは、フラッシュメモリ１００は、セクタ０からセクタＳまでのＳ個のセクタ１０２に分割されている。図１Ｂには、セクタ１０２の詳細が示される。各セクタ１０２は、グループ０からグループＪまでのＪ個のグループにさらに分割される。各グループ１１２内には、行０から行ＫまでのＫ個の行（またはApages＠）がある。行１０６は、セル０からＮまでのＮ個のメモリセルを有する。行１０６内の第１のメモリセルは列０に属し、メモリセルＮは列Ｎにそれぞれ属する。したがって、メモリアレイ１００には、Ｎ＋１個の列がある。行１０６内のすべてのセルのゲートはともに結合されて、ワード線を形成する。各行のセルのソースはともに結合され、かつ他の行のそれらに結合されて、アレイソース１１４を形成する。各行内のセルのドレインはともに結合されて、ビット線を形成する。ＮＯＲフラッシュアレイ１００により、ユーザはメモリセル１０８に記憶された情報を電気的にプログラムおよび消去することができる。
【０００３】
フラッシュメモリマトリックス１００内の各メモリセル１０８はフローティングゲートトランジスタである。フローティングゲートトランジスタの構造は、従来のＭＯＳ素子に類似であるが、特別のポリシリコンの帯（strip）がゲートとチャネルとの間に挿入されているところが異なる。この帯は何にも接続されておらず、フローティングゲートと呼ばれる。フローティングゲートトランジスタのしきい値電圧はプログラム可能である。フラッシュプログラミングは、電子がフローティングゲートにあるときに行なわれる。プログラミングは、高電圧がソースおよびゲート−ドレインの端子の間に印加されて、高電界がアバランシェ注入を引起すときに行なわれる。電子は、第１の酸化物絶縁体を横切るために十分なエネルギを獲得し、それらはフローティングゲートで捕捉される。電荷はフローティングゲートに蓄積される。フラッシュプログラミングは、正しい電圧を各セル１０８のビット線１０４に印加することにより、ビットごとに行なわれる。
【０００４】
フローティング層により、ゲートを通じてセル１０８を電気的に消去することができる。消去動作は一度に２つ以上のセルで行なうことができる。一般に、消去はフラッシュメモリアレイ全体またはアレイセクタで同時に行なわれる。アレイ全体の消去動作はチップ消去と呼ばれ、アレイセクタのそれはセクタ消去と呼ばれる。さらに、消去動作はセクタ内の単一の行で行なうことができる。これはページ消去として知られる。
【０００５】
図１Ｃを参照すると、行１０６内の各メモリセル１０８は、ソース消去またはバルク消去を行なうように設定することができる。ブロック１２０および１２２のように、ソース消去では、行が選択されるたびにブロック１２０のように基板が接地され、ドレインはフローティング状態にあり、ソースは正の電圧に接続される。ゲートは負にされるため、電子はフローティング層から放出される。近隣の行での望まれない消去を回避するために、ブロック１２２内の選択されていない行は、ゲートに接地電圧が印加されており、ドレインはフローティング状態にあり、基板は接地され、ソースは正である。行が消去されるように選択されると、正の電圧がアレイソース１１４に印加され、すべてのＮ個の列１０４はフローティング状態にされ、選択されている行のゲートは負にされ、選択されていない行のゲートは接地電圧を印加される。
【０００６】
ブロック１２４および１２６に例示されるバルク消去では、ソース消去ブロック１２０および１２２と同じ電圧がメモリセル１０８に印加されるが、ソースは基板に接続され、正の電圧がそこに印加される点のみが異なる。
【０００７】
ソース消去またはバルク消去では、選択されている行および選択されていない行の両方のアドレスが特定されなければならない。したがって、大きな行および列のデコーダが必要とされ、メモリセル専用のメモリの面積が少なくなる。
【０００８】
Anil GuptaおよびSteven Schumannに対する「フラッシュメモリでのページモード消去（“Page Mode Erase in a Flash Memory”）」と題される米国特許第６，３５９，８１０号は、望まれない消去を低減するためのフラッシュメモリアレイでのページ消去および複数のページ消去モードを開示している。'８１０号の特許では、約Ｂ１０ボルトの好ましいトンネル電位が、消去のために選択されている行のフラッシュメモリセルのゲートに印加され、フラッシュメモリセルのドレインに接続されるビット線は、約６．５ボルトの好ましい電圧に駆動される。選択されている行以外の行でのメモリセルの意図されない消去を低減するため、約１ボルトから２ボルトの好ましいバイアスが選択されていない行内のすべてのフラッシュメモリセルのゲートに印加される。’８１０号の特許は、ｎ−チャネルＭＯＳトランジスタを行デコーダとして、ｐ−チャネルＭＯＳトランジスタをパス分離トランジスタとして使用して、他のグループ内の選択されていない行を望まれない消去から分離する。’８１０号特許は、ＶＣＣ電圧をその行に印加し、かつグループ内の他の選択されていない行にゼロの電圧を印加することにより、グループ内の特定の行を選択する。グループ内の他の行は、ゼロの電圧をドレインに印加することにより、選択されない。他のグループは、正の電圧をｐ型チャネルトランジスタに印加することにより、選択されない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明の目的は、選択されていない行での望まれない消去に対する保護を備え、かつ同時に読出アクセス時間に影響しないフラッシュメモリでのページ消去動作を提供することである。
【００１０】
この発明の別の目的は、最小限のさいの目（die）の面積で、ページ消去、ブロック消去およびセクタ消去を備えたアレイのアーキテクチャを提供することである。
【００１１】
したがって、読出アクセス時間を最適化し、メモリセル専用のフラッシュメモリ１００の面積密度を最適化し、かつ他の回路を付加することなく望まれない消去から選択されていないセルを保護するための能力をメモリに提供することがこの発明の目的である。
【課題を解決するための手段】
【００１２】
発明の概要
上述の目的は、複数のセクタに分割される行および列に配置されたメモリアレイによって達成される。各セクタは複数のグループを含み、各グループは複数の行をさらに含む。メモリアレイの行デコーダは、ローカルデコーダおよびグローバルデコーダに分割される。ローカルデコーダはアレイセクタにあり、各々は、セクタの各行に結合されて特定の動作に対応する電圧を各行に渡す。各ローカルデコーダは、負の電圧をメモリアレイの行に渡すための少なくとも１つのＮＭＯＳトランジスタ、および正の電圧をメモリアレイの行に渡すためのＰＭＯＳトランジスタをさらに含む。メモリアレイの各セクタは、正しい電圧をそこに渡すために複数のローカルデコーダに結合されるローカル回路をさらに含む。ローカル回路およびローカルデコーダはグローバルデコーダによって制御され、消去動作
中にのみ切換えられ、読出動作中には切換えられない。したがって、この配置は読出時間に影響しない。グローバルデコーダは、ローカル回路に結合されてそこに特定の電圧を渡す。グローバルデコーダはアレイのマトリックス全体によって共有されるため、より多くの面積がメモリセルに対して節約される。
【００１３】
別の実施例では、この発明は、メモリアレイでページ消去モードを実行するためにローカル回路およびグローバルデコーダを備えたローカルデコード機構を使用するための方法を提供する。
【発明を実施するための最良の形態】
【００１４】
図２を参照すると、ローカルデコーダを備えたメモリアレイの構造が示される。ローカルデコーダ内の第２のＮＭＯＳトランジスタにより、ユーザは、選択されているグループの選択されていない行の残り（Ｋ−１）に、読出／プログラム動作中には接地で、または消去ベリファイ動作中には負の電圧で、別の回路なしにバイアスをかけることができる。
【００１５】
複数のローカルデコーダ２０２は各々、セクタＳの行２１２に結合される。各ローカルデコーダ２０２は、負の電圧を渡すために少なくとも１つのｎ−型ＭＯＳ（ＮＭＯＳ）トランジスタ、および正の電圧を行２１２に渡すために少なくとも１つのｐ−型ＭＯＳ（ＰＭＯＳ）トランジスタを含む。好ましい実施例では、複数のローカルデコーダ２０２は各々、第１のＮＭＯＳトランジスタ２０６に直列に結合されるＰＭＯＳトランジスタ２０４、および第１のＮＭＯＳトランジスタに並列に結合される第２のＮＭＯＳトランジスタ２０８を含む。ＰＭＯＳトランジスタ２０４のゲートは、第１のＮＭＯＳトランジスタ２０６のゲートに結合されて、ローカルデコーダ２０２の選択ゲート端子（ＳＧｊ）を形成する。ＰＭＯＳトランジスタ２０４のドレインはＷＳｊ端子２０２に結合される。ＰＭＯＳトランジスタ２０４のソースは、第１のＮＭＯＳトランジスタ２０６および第２のＮＭＯＳトランジスタ２０８のドレイン、ならびにアレイセクタの行２１２に結合される。第１および第２のＮＭＯＳトランジスタ２０６および２０８のソースはともに結合されて、ＳＯＵＲＣＥｋ端子を形成する。第２のＮＭＯＳトランジスタ２０８のゲートはＷＳＮｊ端子に結合される。ローカルデコーダの各出力はセクタ２２２の行２１２に結合される。第２のＮＭＯＳトランジスタ２０８により、ローカルデコーダ２０２は、選択されているグループ（Ｋ−１）個の他の行に、読出／プログラム動作中には接地で、または消去ベリファイ動作中には負の電圧でバイアスをかけることができる。
【００１６】
図３Ａ〜図３Ｄから図５Ａ〜図５Ｄを参照すると、Aread＠、Apage erase＠、またはAerase verify＠の動作のような３つの異なる動作を実行するために、ワード線上に正しい電圧を実現するように異なる電圧がローカルデコーダに印加されているのが示される。各動作に対して４つの状況がある。第１の状況の状況Ａは、選択されているワード線に対するものである。他の状況Ｂ、ＣおよびＤは、選択されていない行、グループおよびセクタに対するものである。具体的には、状況Ａは、その動作に対して選択されているワード線に関し、状況Ａでは、ローカルデコーダ内の行およびグループの両方が選択されている。状況Ｂは、行（ＷＳ端子）が選択されているがグループ（ＳＧ端子）が選択されていないセクタ内のすべてのローカルデコーダに関する。状況Ｃは、グループが選択されているが、行が選択されていない（Ｋ−１）個のローカルデコーダに関する。状況Ｃのワード線では、上述のように、この発明による行のデコーダで、第２のＮＭＯＳトランジスタ２０８を使用して、読出および消去ベリファイの動作中の正しいバイアスが実現される。状況Ｄは、行およびグループの両方が選択されていないローカルデコーダ、または選択されていないセクタ内のローカルデコーダに関する。上述の３つの動作、すなわち読出、ページ消去および消去ベリファイの動作のいずれでも、特定のグループ内の単一の特定の行が選択されている。他のすべてのワード線は選択されていない。これは、グループが選択されていないか、または行が選択されていないか、もしくはその両方であるためである。
【００１７】
図３を参照すると、各読出／プログラムの動作に対して４つの状況がある。読出／プログラムの動作では、図３Ａに示される第１の状況は、メモリアレイの特定の行およびその行を含むグループの両方が選択されているときである。この場合、特定のグループ内の特定の行が選択されている。電圧のセットがローカルデコーダ３００Ａに印加されるため、正の電圧が選択されている行に印加される。具体的には、接地電圧がＰＭＯＳトランジスタ３０２ＡおよびＮＭＯＳトランジスタ３０４のゲート、ならびにＮＭＯＳトランジスタ３０４Ａのソースに印加され、正の電圧がローカルデコーダ３００ＡのＰＭＯＳトランジスタ３０２Ａのドレインに印加される。接地電圧は、ＮＭＯＳトランジスタ３０４Ａおよび３０６Ａの両方の基板に印加される。正の電圧はローカルデコーダ３００ＡのＰＭＯＳトランジスタ３０２Ａの基板に印加される。接地電圧は、第１のＮＭＯＳトランジスタ２０４Ａおよび第２のＮＭＯＳトランジスタ３０６Ａのゲートに印加されるため、これらトランジスタはＯＦＦであり、ＰＭＯＳトランジスタ３０２ＡはＯＮである。したがって、選択されている行およびグループと関連付けられるローカルデコーダの出力は、正の電圧である。ローカルデコーダの出力での正の電圧により、その行に対して読出／プログラムの動作を行なうことができる。
【００１８】
特定の行が選択されており、かつグループが選択されていない第２の状況が図３Ｂに示される。この状況に属するすべての行は選択されていないため、接地電圧がそれらワード線に印加される。これが生じるとき、正の電圧がローカルデコーダ３００Ｂのトランジスタ３０２Ｂおよび３０４Ｂのゲートに印加される。接地電圧がＮＭＯＳトランジスタ３０４Ｂおよび３０６Ｂの両方の基板に印加され、正の電圧がＰＭＯＳトランジスタ３０２Ｂのバルクに印加される。正の電圧が第１のＮＭＯＳトランジスタ３０４Ｂのゲートに印加されるため、ローカルデコーダの出力は接地電圧である。なぜなら、ＰＭＯＳトランジスタ３０２ＢはＯＦＦであり、第２のＮＭＯＳトランジスタ３０６ＢはＯＦＦであり、第１のＮＭＯＳトランジスタ３０４ＢはＯＮであり、ローカルデコーダ３００Ｂを接地に引下げるからである。ローカルデコーダの出力での接地電圧は、読出／プログラムの動作に対して行が選択されていないことを意味する。
【００１９】
図３Ｃを参照すると、グループが選択されており、かつ行が選択されていないとき、それらローカルデコーダに結合されるワード線は、読出／プログラムの動作に対して選択されていない。接地電圧がトランジスタ３０４Ｃのゲートおよびソース、ならびにトランジスタ３０２Ｃのゲートおよびドレインに印加される。接地電圧はＮＭＯＳトランジスタ３０４Ｃおよび３０６Ｃの両方のバルクにも印加され、正の電圧がＰＭＯＳトランジスタ３０２Ｃのバルクに印加される。正の電圧が第２のＮＭＯＳトランジスタ３０６Ｃのゲートに印加されるため、選択されている行と関連付けられるローカルデコーダの出力は、接地電圧に引下げられる。
【００２０】
図３Ｄを参照すると、グループおよび行が選択されていないとき、これらローカルデコーダに結合されるワード線は、読出／プログラムの動作に対して選択されていない。正の電圧がゲートに印加され、選択されない行と関連付けられるローカルデコーダ３００Ｄのソースおよびドレインに接地電圧が印加される。接地電圧はＮＭＯＳトランジスタ３０４Ｄおよび３０６Ｄの両方の基板にも印加され、正の電圧はＰＭＯＳトランジスタ３０２Ｄに印加される。正の電圧は第２のＮＭＯＳトランジスタ３０６Ｄのゲートに印加され、ローカルデコーダの出力は、ローカルデコーダのＮＭＯＳトランジスタ３０４Ｄおよび３０６Ｄの両方により接地電圧に引かれる。
【００２１】
図４は、ページ消去動作が実行されるための条件を示す。上述の読出／プログラミングの動作と同様に、第１の状況は、選択されている行およびグループに対するものであり、残りの３つの状況は、選択されていない行、グループおよびセクタでの望まれない消去の
防止のためのものである。ページ消去は、１つの行のみが負の電圧に基づきかつセクタ内の他のすべての行が接地されていることを意味する。ブロック消去は、いくつかの行が消去されることを意味する。セクタ消去は、選択されているセクタ内のすべての行が消去パルス中に負であることを意味する。
【００２２】
図４Ａを参照すると、行が選択されており、かつグループが選択されているとき、特定のグループ内の特定の行が選択されており、たとえば、グループ１０の第５の行が選択されている。正の電圧がトランジスタ４０２Ａおよび４０４Ａのゲートに印加され、接地電圧がトランジスタ４０２Ａのドレインに印加され、負の電圧がローカルデコーダ４００Ａのトランジスタ４０４Ａのソースに印加される。負の電圧はＮＭＯＳトランジスタ４０４Ａおよび４０６Ａの両方の基板に印加される。接地電圧はＰＭＯＳトランジスタ４０２Ａの基板に印加される。負の電圧は第２のＮＭＯＳトランジスタ４０６Ａに印加される。選択されている行と関連付けられるローカルデコーダ４００Ａの出力は、負の電圧に引かれる。この状況は、特定の行の消去またはページ消去に適用可能である。
【００２３】
図４Ｂを参照すると、行が選択されており、かつグループが選択されていないとき、所与のグループ内のすべての特定の行は望まれない消去から守られ、たとえば、上述の例では、すべての選択されていないグループ内の行番号５が選択されている。したがって、選択されている行は９つある。負の電圧がトランジスタ４０４Ｂのゲートおよびソースに印加され、接地電圧がローカルデコーダ４００Ｂのトランジスタ４０２Ａのドレインに印加される。負の電圧がＮＭＯＳトランジスタ４０４Ｂおよび４０６Ｂの両方のバルクに印加され、接地電圧がＰＭＯＳトランジスタ４０２Ｂのバルクに印加される。負の電圧が第２のＮＭＯＳトランジスタ４０６Ｂに印加されるため、選択されている行と関連付けられるローカルデコーダ４００Ｂの出力は、接地電圧である。ローカルデコーダの出力での接地電圧は、その行で消去動作が行なわれていないことを示す。
【００２４】
図４Ｃを参照すると、グループが選択されており、かつ行が選択されていないとき、その行は消去されない。正の電圧がトランジスタ４０２Ｃおよび４０４Ｃのゲートに印加され、接地電圧がトランジスタ４０２Ｃのドレイン、およびローカルデコーダ４００Ｃのトランジスタ４０４Ｃのソースに印加される。接地電圧がＰＭＯＳトランジスタ４０２Ｃの基板に印加され、負の電圧がＮＭＯＳトランジスタ４０４Ｃおよび４０６Ｃの両方の基板に印加される。負の電圧が第２のＮＭＯＳトランジスタのゲートに印加される。ローカルデコーダ４００Ｃの出力は接地電圧である。この状況は、選択されているグループの近隣の行での望まれない消去を防止するために適用可能である。図４Ｄを参照すると、グループおよび行が選択されていないとき、それら行は消去されない。負の電圧がトランジスタ４０２Ｄおよび４０４Ｄのゲートに印加され、接地電圧がトランジスタ４０２Ｄのドレインおよびローカルデコーダ４００Ｄのトランジスタ４０４Ｄのソースに印加される。負の電圧がＮＭＯＳトランジスタ４０４Ｄおよび４０６Ｄの基板に印加され、接地電圧がＰＭＯＳトランジスタ４０２Ｄの基板に印加される。負の電圧が第２のＮＭＯＳトランジスタ４０６Ｄのゲートに印加される。ローカルデコーダ４００Ｄの出力は、接地電圧に引かれる。
【００２５】
図２に示される構造では、ワード線を正の電圧で有し、かつセクタ内の他のすべての行を負の電圧で有することが可能である。この構造により、付加的な回路なしに消去のベリファイが可能になる。図５は、セクタの行に正しい消去ベリファイの電圧を提供するためにローカルデコーダに適用される条件を示す。
【００２６】
図５Ａを参照すると、命令がAerase verify＠であるとき、ローカルデコーダに印加される電圧のセットは以下のものを含み、行が選択されかつグループが選択されるたびに、負の電圧がゲートおよびソースに印加され、正の電圧がローカルデコーダ５００Ａのドレ
インに印加される。負の電圧がＮＭＯＳトランジスタ５０４Ａおよび５０６Ａの両方の基板に印加され、正の電圧がＰＭＯＳトランジスタ５０２Ａの基板に印加される。負の電圧が第２のＮＭＯＳトランジスタ５０６Ａに印加される。選択されている行と関連付けられるローカルデコーダ５００Ａの出力は正の電圧である。正の出力は、消去のベリファイ動作がその行に対して実行されていることを示す。この状況は、特定のグループ内の特定の行が消去のベリファイに対して選択されているときに適用可能である。
【００２７】
図５Ｂを参照すると、行が選択されており、かつグループが選択されていないときである。正の電圧がゲートおよびドレインに印加され、負の電圧がローカルデコーダ５００Ｂのソースに印加される。負の電圧がＮＭＯＳトランジスタ５０４Ｂおよび５０６Ｂの基板に印加され、正の電圧がＰＭＯＳトランジスタ５０２Ｂの基板に印加される。負の電圧が第２のＮＭＯＳトランジスタ５０６Ｂのゲートに印加される。選択されている行と関連付けられるローカルデコーダ５００Ｂの出力は負の電圧であり、これはその行で消去ベリファイの動作が行なわれていないことを示す。
【００２８】
図５Ｃを参照すると、グループが選択されており、かつ行が選択されていないとき、その行は消去ベリファイに対して選択されていない。負の電圧がゲートおよびソースに印加され、デコーダ５００Ｃのドレインをフローティング状態にする。負の電圧がＮＭＯＳトランジスタ５０４Ｃおよび５０６Ｃの基板に印加され、正の電圧がＰＭＯＳトランジスタ５０２Ｃの基板に印加される。正の電圧が第２のＮＭＯＳトランジスタ５０６Ｃのゲートに印加されるため、ローカルデコーダ５００Ｃの出力は負の電圧である。
【００２９】
図５Ｄを参照すると、グループおよび行が選択されていないとき、それら行は消去ベリファイに対して選択されていない。正の電圧がゲートに印加され、負の電圧がソースに印加され、ローカルデコーダ５００Ｄのドレインをフローティング状態にする。負の電圧がＮＭＯＳトランジスタ５０４Ｄおよび５０６Ｄの基板に印加され、正の電圧がＰＭＯＳトランジスタ５０２Ｄに印加される。正の電圧が第２のＮＭＯＳトランジスタのゲートに印加されるため、ローカルデコーダの出力は負の電圧である。
【００３０】
上述の図３Ａ〜３Ｄから図５Ａ〜図５Ｄに示されるように、ＰＭＯＳおよびＮＭＯＳの行デコーダのゲートならびにローカルデコーダのソースには、選択された態様でバイアスをかけることができる。ローカルデコーダのソースは、読出／プログラムの状況では常にゼロである。したがって、この発明では、読出アクセス時間は、グローバルおよびローカルのデコーダ間の配置による不利を被らない。さらに、上述の４つの状況により、フラッシュメモリは、ページ、ブロックおよびセクタの消去を行なうことができる。
【００３１】
図６Ａを参照すると、ソースセレクタ６００Ａは、正しいローカルソース電圧を提供するために図２に示されるように端子ＳＯＵＲＣＥｋでローカルデコーダ内の各ソースに結合されるローカル回路である。ソース電圧の選択可能性は、図４に関して説明したページ消去の重要な特徴である。なぜなら、それにより特定の行を消去できるからである。各ソースセレクタ６００は、ＰＭＯＳトランジスタ６０４に並列に結合されるＮＭＯＳトランジスタ６０２を含む。ドレインはともに結合され、かつ図２で説明したようにローカルデコーダのＳＯＵＲＣＥｋ端子に結合される。ＮＭＯＳトランジスタ６０２のゲートおよびＰＭＯＳトランジスタ６０４のゲートは各々、図８Ａで説明するようにＧＬＯＢ＿ＳＲＣ＿ＳＥＬｋ端子に結合される。ＮＭＯＳトランジスタの基板は、ソースおよびローカルの負の電圧（ＬＯＣＡＬ  ＮＥＧ）に結合される。ＰＭＯＳトランジスタ６０４のソースは接地され、基板はＷＳ＿ＷＥＬＬに結合される（正または接地の電圧）。
【００３２】
図６Ａは、ＧＬＯＢ＿ＳＲＣ＿ＳＥＬｋが正の電圧であり、ＳＯＵＲＣＥｋが負の電圧であるときの状況の例である。なぜなら、ＰＭＯＳトランジスタ６０４Ａが遮断であり、
ＮＭＯＳトランジスタ６０２ＡがＯＮであり、ローカルの負をＳＯＵＲＣＥｋに接続するからである。一方、図６Ｂは、グローバルなＧＬＯＢ＿ＳＲＣ＿ＳＥＬｋが負であるため、トランジスタ６０４Ｂが遮断であり、ＰＭＯＳトランジスタ６０４ＢがＯＮであり、ＳＯＵＲＣＥｋを接地に接続する反対の状況を例示する。ＧＬＯＢ＿ＳＲＣ＿ＳＥＬｋは、特定の行を選択し、かつ（Ｋ−１）個の選択されていない行を望まれない動作から守るために正および負の電圧間で切換わることのみを必要とする（図４Ｃ〜４Ｄ）。グローバルソースセレクタ（ＧＬＯＢ＿ＳＲＣ＿ＳＥＬｋ）は、ローカルデコーダを制御するために正または負のバイアスでなければならない。ＧＬＯＢ＿ＳＲＣ＿ＳＥＬｋはすべてのセクタに対して装置内で一度に生成することができるため、グローバルに面積を節約する。
【００３３】
図７を参照すると、各セクタでは、セクタ切換７００は、ローカル回路の一部であり、ローカルの負の供給（ＬＯＣＡＬ  ＮＥＧ）を各セクタの負のチャージポンプ（ＮＥＧ＿ＶＯＬＴ）に接続するためにローカルソースセレクタに結合される。セクタ切換７００は、２つのＮＭＯＳトランジスタ７０６および７０８に結合される昇降部（elevator）７０２を含む。ＮＭＯＳトランジスタ７０６のドレインはローカルスイッチのＬＯＣＡＬ  ＮＥＧに結合され、ソースは接地され、ゲートは昇降部７０２の第１の出力Ａに結合される。昇降部７０２のもう１つの出力Ｂはトランジスタ７０８のゲートに結合される。トランジスタのバルクは、ソースおよび選択されているセクタの負のチャージポンプＮＥＧ−ＶＯＬＴに結合される。トランジスタ７０８のドレインはＬＯＣＡＬ  ＮＥＧに結合される。昇降部７０２は２つの入力端子を有し、第１の入力端子はセクタセレクタ（ＳＥＣＴＯＲ＿ＳＥＬＥＣＴ）であり、第２の入力端子は動作信号である。昇降部７０２は正および負の電圧間で切換わる。ＳＥＣＴＯＲ＿ＳＥＬＥＣＴおよびＯＰＥＲＡＴＩＯＮ＿ＳＩＧＮＡＬがハイである場合、第１の出力は負の電圧であり、第２の出力は正の電圧である。他のすべての場合、出力Ａは正の電圧であり、出力Ｂは負である（ＮＥＧ＿ＶＯＬＴ）。セクタが選択されているか、またはＳＥＣＴＯＲ＿ＳＥＬＴがハイであり、かつＯＰＥＲＡＴＩＯＮ  ＳＩＧＮＡＬがハイであるとき、第１の出力Ａは負であり、第２の出力Ｂは正の電圧であるため、選択されているセクタのローカルの負の電圧はセクタ内の負のチャージポンプに結合される。ＯＰＥＲＡＴＩＯＮ  ＳＩＧＮＡＬおよび／またはセクタ選択が接地電圧に切換えられると、第１の出力Ａは正であり、第２の出力Ｂは負であり、ＬＯＣＡＬ＿ＮＥＧノードを接地電圧に接続する。結果として、図６にはソースセレクタに対して提供するためのローカルの負の電圧はなく、ローカルデコーダは消去することができない。なぜなら、ローカルデコーダは、消去するためにそのソースに負の電圧を必要とするからである。
【００３４】
図８Ａを参照すると、ローカルおよびグローバルのデコード機構を使用するフラッシュメモリ８００Ａのアーキテクチャが示される。グローバルデコーダ８０２は、各セクタ８０４に結合され、信号の４つのグループをメモリアレイ８００Ａの各セクタに渡す。ローカルデコーダおよび関連するローカル回路は各セクタ内にある。第１のものはＧＬＯＢ＿ＳＥＲＣ＿ＳＥＬｋ、またはグローバル行セレクタ８０６である。上述のように、ＧＬＯＢ＿ＳＥＲＣ＿ＳＥＬｋは、図６Ａに示されるソースセクタ６００のゲートに結合される。上述のように、ＧＬＯＢ＿ＳＥＲＣ＿ＳＥＬｋは、ローカルの負の電圧または接地電圧をローカルデコーダのソースに提供するために正または負の電圧である。信号ＷＳ＿ＰＤｊのグループに結合される第２の端子は、各セクタに位置付けられるローカルデコーダのドレインで信号の生成を制御する。ローカル回路は後に詳細に論じる。信号ＷＳＮ＿ＰＤｋのグループに結合される第３の端子は、ローカルデコーダの第２のＮＭＯＳトランジスタのゲートで信号の生成を制御する。信号ＳＧ＿ＰＤｊのグループに結合される第４の端子は、ローカルデコーダのゲートで信号の生成を制御する。グローバルデコーダ８０２は、Aread＠、Arease＠、またはAerase verify＠の電圧をローカル回路に渡し、選択された命令に従って、どの行を選択しかつどの行を分離するかをローカル回路に知らせる。
【００３５】
図８Ｂを参照すると、グローバルスイッチ８００Ｂは、一般的なグローバル信号を発行する。これらグローバル信号は、ＳＯＵＲＣＥｋ、ＳＧｊ、ＷＳＫ、およびＷＳＮｋの信号を生成するローカル回路を制御する。グローバルスイッチは、２つの入力端子行選択および動作信号を備えた昇降部８１４を含む。昇降部８１４の出力は、第１のインバータ８１６の入力に結合される。第１のインバータ８１６の出力は第２のインバータ８２２の入力に結合される。両方のインバータは、正の電圧に引上げられ、負に引下げられる。第２のインバータ８２２の出力は、ＧＬＯＢ＿ＳＲＣ＿ＳＥＬｋ  ＳＧ＿ＰＤｊ、ＷＳ−ＰＤ、ＷＳＮ＿ＰＤに結合される。昇降部８１４は、引上げの正の電圧および引下げの負の電圧の間で切換わる。行選択および動作信号がハイである場合、出力は負の電圧に引かれる。他のすべての場合、出力は正の電圧である。ＧＬＯＢ−ＳＲＣ−ＳＥＬｋは、図６に示されるソースセレクタのＮＭＯＳチャネルトランジスタのゲートに結合され、ドライバソース値を制御するために正または負でなければならない。ＧＬＯＢ＿ＳＲＣ＿ＳＥＬｋの値は、ダイのサイズを低減するためにすべてのセクタに対して装置内で一度に生成することができる。グローバルスイッチ８００Ｂの間のＳＧ＿ＰＤｊ、ＷＳ＿ＰＤｋ、およびＷＳＮ＿ＰＤｋの接続ならびに機能およびローカル回路は以下に論じる。
【００３６】
図９Ａを参照すると、ドライバ切換回路９００Ａは、ＣＭＯＳインバータ９０４Ａに結合される昇降回路９０２Ａを含む。昇降回路９０２Ａは、正および接地の電圧間で駆動され、３つの入力端子ＳＧ＿ＳＥＬｊ、セクタ選択および動作信号を有する。昇降部９０２Ａは、正の電圧および接地電圧の間で切換わる。ＳＧ＿ＳＥＬｊ、セクタ選択および動作信号のすべてがハイである場合、昇降部９０２Ａの出力は正の電圧である。他のすべての場合、出力は接地電圧である。切換回路９００Ａは正の電圧およびゼロの電圧間でのみ切換わることができ、ページ消去命令に対して使用することはできない。したがって、ドライバ切換回路は負の電圧を含むように図９Ｂに示されるように変形されている。図９Ｂを参照すると、ドライバ切換回路９００Ａは、ＮＭＯＳトランジスタ９１０ＢをＮＭＯＳトランジスタ９０８Ｂのソースに付加することによって改善することができる。ＮＭＯＳトランジスタのソースは負およびゼロの電圧に繋がれるため、出力ＳＧｊは、負、ゼロ、または正の電圧であり得る。付加されたＮＭＯＳトランジスタ９１０Ｂのゲートは、グローバルドライバ内のグローバルスイッチの出力ＳＧ＿ＰＤｊに接続される。
【００３７】
図１０を参照すると、ワード線選択ドライバ１０００は、第１のドライバ切換回路１０００Ａおよび第２のドライバ切換回路１０００Ｂを含む。第１のドライバ切換回路１０００Ａおよび第２のドライバ切換回路１０００Ｂは、図９で説明した回路に類似であり、それらはインバータによって接続される。第１のドライバ切換回路１０００Ａは、図９Ｂで説明したＣＭＯＳインバータ１００８に結合される昇降回路１００２を含む。しかし、第２のＮＭＯＳトランジスタのソースは電気的な接地に結合される。第２のＮＭＯＳトランジスタのゲートはグローバル信号ＷＳ＿ＰＤに接続される。第２のドライバ切換回路１０００Ｂは、第２のＣＭＯＳインバータ１０１６に結合される第２の昇降回路１００６を含む。第２のＮＭＯＳトランジスタのゲートはグローバル信号ＷＳＮ＿ＰＤに結合される。第１の昇降回路１００２および第２の昇降回路１００６は各々、３つの入力端子、すなわち、セクタ選択、動作信号、およびＷＳ＿ＳＥＬｋを有する。両方の昇降回路は正および負の電圧間で駆動される。第１および第２の昇降部のＷＳ＿ＳＥＬｋ端子はインバータ１００４によって結合される。よって、第２のＷＳ＿ＳＥＬｋは第１のＷＳ＿ＳＥＬＫに対して相補的である。第１の切換回路１０００Ａの出力はＷＳｋ端子に結合され、第２の切換回路１０００Ｂの出力はＷＳＮｋ端子に結合される。
【００３８】
図１１では、図１０で使用されるもののような昇降回路１１００は、４つのトランジスタを含む。入力Ｃがハイであり、かつ入力Ｂがローであるとき、出力ＯＵＴは接地電圧に引下げられる。なぜなら、ＮＭＯＳトランジスタ１１０８がＯＮであるからである。入力Ｂがハイであり、かつ入力Ｃがローである場合、出力ＯＵＴは正の電圧に引上げられ、出
力ＯＵＴ＿Ｎは接地電圧に引下げられる。
【００３９】
図１２を参照すると、表１２００は、図３、図４および図５で詳細に述べたようなグローバルデコーダおよびローカルデコーダの機能端子に対するすべてのバイアス条件を示す。表１２００に示されるページ消去およびベリファイの条件、およびローカルデコーダ、ローカル回路およびグローバルデコーダの上述の配置によって、メモリアレイは、ページ消去、消去のベリファイを付加的な回路なしに実現することができる。したがって、この発明によるメモリアレイは、メモリセルによって使用するための面積を節約する。さらに、この配置により、グローバルデコーダは、読出命令に対して変化しない電圧を提供することができる。したがって、読出時間は影響されない。
【図面の簡単な説明】
【００４０】
【図１Ａ】Ｓ個のセクタに分割されるフラッシュメモリアレイを示す図である。
【図１Ｂ】Ｊ個のグループにさらに分割される図１Ａのセクタを示す図であり、各グループはＫ個の行にさらに分割され、行内の各メモリセルはフローティングゲートトランジスタである。
【図１Ｃ】図１Ｂに示される種類のフローティングゲートトランジスタに対するソース消去およびバルク消去のためのメモリセルの配置を示す図である。
【図２】図１Ａ、図１Ｂおよび図１Ｃに示されるフラッシュメモリアレイのセクタに結合される行デコーダの概略図である。
【図３Ａ】図２に示されるローカルデコーダに対する読出／プログラミングの動作を実現するためのメモリセルの配置を示す図である。
【図３Ｂ】図２に示されるローカルデコーダに対する読出／プログラミングの動作を実現するためのメモリセルの配置を示す図である。
【図３Ｃ】図２に示されるローカルデコーダに対する読出／プログラミングの動作を実現するためのメモリセルの配置を示す図である。
【図３Ｄ】図２に示されるローカルデコーダに対する読出／プログラミングの動作を実現するためのメモリセルの配置を示す図である。
【図４Ａ】図２に示されるローカルデコーダに対するページ消去を実行するためのメモリセルの配置を示す図である。
【図４Ｂ】図２に示されるローカルデコーダに対するページ消去を実行するためのメモリセルの配置を示す図である。
【図４Ｃ】図２に示されるローカルデコーダに対するページ消去を実行するためのメモリセルの配置を示す図である。
【図４Ｄ】図２に示されるローカルデコーダに対するページ消去を実行するためのメモリセルの配置を示す図である。
【図５Ａ】図２に示されるローカルデコーダに対する消去ベリファイを実行するためのメモリセルの配置を示す図である。
【図５Ｂ】図２に示されるローカルデコーダに対する消去ベリファイを実行するためのメモリセルの配置を示す図である。
【図５Ｃ】図２に示されるローカルデコーダに対する消去ベリファイを実行するためのメモリセルの配置を示す図である。
【図５Ｄ】図２に示されるローカルデコーダに対する消去ベリファイを実行するためのメモリセルの配置を示す図である。
【図６Ａ】図２に示されるローカルデコーダのソースに負または接地の電圧を提供するソースセレクタの図である。
【図６Ｂ】図２に示されるローカルデコーダのソースに負または接地の電圧を提供するソースセレクタの図である。
【図７】選択されているセクタ内の負のチャージポンプ（ＮＥＧ＿ＶＯＬＴ）にローカルの負の供給（ＬＯＣＡＬ  ＮＥＧ）を接続するセクタ切換の概略図である。
【図８Ａ】この発明によるグローバルデコーダに結合されるフラッシュメモリのブロック図である。
【図８Ｂ】図８Ａの装置と使用するためのソース消去動作中のソースドライバコントローラの概略図である。
【図９Ａ】図８Ａの装置と使用するためのローカルデコーダを選択するドライバ切換回路の概略図である。
【図９Ｂ】図８Ａの装置と使用するためのローカルデコーダを選択する改善されたドライバ切換回路の概略図である。
【図１０】図８Ａの装置と使用するためのワード線選択ドライバの概略図である。
【図１１】図８Ａの装置と使用するための昇降回路の概略図である。
【図１２】この発明によるページ消去およびページ消去のベリファイを実行するために図８Ａのグローバルデコーダの４つの異なる端子、ローカルデコーダの３つの端子、およびワード線に印加される信号の表である。
【図１Ａ】
2006504218.tif 000003
【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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