(57)【要約】プレチャージ状態と、読取り状態と、書込み状態とを有するメモリデバイスのメモリ動作を行う方法を開示する。この方法は、リフレッシュタイマが満了しており、かつメモリデバイスがプレチャージ状態にある場合に、メモリデバイスをリフレッシュするステップを含む。この方法はさらに、メモリデバイスが、所定の時間読取り状態にある場合に、プレチャージ状態に入り、メモリデバイスをリフレッシュし、かつ読取り状態に戻るステップを含む。メモリデバイスは、メモリデバイスが読取り状態から書込み状態へ移行しつつあり、かつリフレッシュタイマが満了している場合にリフレッシュされる。
2006511009.tif 000002
【特許請求の範囲】
【請求項１】
プレチャージ状態、読取り状態、および、書込み状態を有するメモリデバイスのメモリ動作を行う方法であって、
リフレッシュタイマが満了し、かつ前記メモリデバイスが前記プレチャージ状態にある場合に、前記メモリデバイスをリフレッシュするステップと、
前記メモリデバイスが前記読取り状態にある場合に、前記プレチャージ状態に入り、前記メモリデバイスをリフレッシュし、そして、前記読取り状態に戻るステップと、
前記メモリデバイスが前記読取り状態から前記書込み状態に移行しつつあり、かつ前記リフレッシュタイマが満了している場合に、前記メモリデバイスをリフレッシュするステップと
を含む方法。
【請求項２】
前記メモリデバイスが前記書込み状態から前記読取り状態へ移行しつつあり、かつ前記リフレッシュタイマが満了している場合に、前記メモリデバイスをリフレッシュするステップをさらに含む、請求項１に記載の方法。
【請求項３】
所定の時間がコマンドタイマに基づくものであり、そして、前記メモリデバイスが新しいコマンドに出会うときに前記コマンドタイマをリセットするステップをさらに含み、前記所定の時間が、前記メモリデバイスのサイクル時間ウインドウよりも実質的に長い、請求項２に記載の方法。
【請求項４】
前記プレチャージ状態に入る前記ステップにおいて、前記メモリデバイスが前記読取り状態にあり、かつコマンドタイマが満了している、請求項１に記載の方法。
【請求項５】
前記メモリデバイスが前記読取り状態から前記書込み状態へ移行しつつあり、かつ前記リフレッシュタイマが満了している場合に、前記メモリデバイスをリフレッシュするステップをさらに含む、請求項４に記載の方法。
【請求項６】
前記メモリデバイスが前記書込み状態にある場合に、前記メモリデバイスの如何なるリフレッシュをも抑制するステップをさらに含む、請求項２または５に記載の方法。
【請求項７】
前記メモリデバイスが新しいコマンドに出会うとき前記コマンドタイマをリセットするステップをさらに含み、前記コマンドタイマの周期が、前記メモリデバイスのサイクル時間のウインドウよりも実質的に長い、請求項５に記載の方法。
【請求項８】
前記リフレッシュタイマの周期が、前記メモリデバイスのメモリセルの保持時間に基づく、請求項２または５に記載の方法。
【請求項９】
前記メモリデバイスがスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスである、請求項２、５または９に記載の方法。
【請求項１０】
前記メモリデバイスがチップイネーブルおよびワード線を含み、さらに前記ワード線が、前記チップイネーブルがアクティブな間、パルス化されずアクティブに留まる、請求項８または９に記載の方法。
【請求項１１】
リフレッシュする前記ステップで実行されるリフレッシュ動作が、前記メモリデバイスの前記サイクル時間ウインドウ中に実行される多くとも２つの動作のうちの１つである、請求項３または７に記載の方法。
【請求項１２】
プレチャージ状態、読取り状態、および、書込み状態を有するメモリデバイスであって、
複数のメモリセルと、
メモリ動作を制御するための論理状態マシンと
を含み、前記論理状態マシンが、
ａ）リフレッシュタイマが満了し、かつ前記メモリデバイスが前記プレチャージ状態にある場合に、前記複数のメモリセルをリフレッシュすること、
ｂ）前記メモリデバイスが前記読取り状態にあり、かつコマンドタイマが満了している場合に、前記プレチャージ状態に入り、前記複数のメモリセルをリフレッシュし、そして、前記読取り状態に戻ること、
および
ｃ）前記メモリデバイスが前記書込み状態から前記読取り状態に移行しつつあり、かつ前記リフレッシュタイマが満了している場合に、前記複数のメモリセルをリフレッシュすること
を実行することを特徴とするメモリデバイス。
【請求項１３】
前記メモリデバイスが前記読取り状態から前記書込み状態へ移行しつつあり、かつ前記リフレッシュタイマが満了している場合に、前記論理状態マシンが、前記複数のメモリセルのリフレッシュをも実行する、請求項１２に記載のメモリデバイス。
【請求項１４】
前記メモリデバイスが書込み状態にある場合に、前記論理状態マシンが、前記複数のメモリセルの如何なるリフレッシュの抑制をも行う、請求項１２に記載のメモリデバイス。
【請求項１５】
前記メモリデバイスが新しいコマンドに出会ったとき、前記コマンドタイマがリセットされ、そして、前記コマンドタイマの周期が、前記メモリデバイスのサイクル時間ウインドウよりも実質的に長い、請求項１４に記載のメモリデバイス。
【請求項１６】
前記フレッシュタイマの周期が、前記複数のメモリセルの保持時間に基づくものであり、そして、前記メモリデバイスが、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスであり、そして、前記メモリデバイスが、チップイネーブルおよびワード線を有し、前記ワード線が、前記チップイネーブルがアクティブな間、パルス化されずアクティブに留まる、請求項１２に記載のメモリデバイス。
【請求項１７】
プレチャージ状態に入る前記ステップが、前記メモリデバイスが所定時間の間、前記読取り状態に置かれたときに実行される、請求項１から３、６、８から１１のいずれか１つに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載する実施形態は、一般にメモリシステムに関する。詳細には、一実施形態は、メモリデバイスのメモリ動作を行う方法に関する。
【背景技術】
【０００２】
メモリシステムの中には、そのメモリセルに蓄えられる電圧レベルを維持するために周期的にリフレッシュを要するものがある。リフレッシュ動作は、メモリセルに格納されたデータの電圧レベルを復元する、ワード線のアクティブ化であり得る。一部の高密度ＳＲＡＭ（例えば、スタティックランダムアクセスメモリ）は、その構成内で標準的なＳＲＡＭタイミングインターフェイスが使用されていても、ＤＲＡＭ（ダイナミックＲＡＭ）型のリフレッシュを要するメモリセル構造を特徴とする。この要件によって、標準的ＳＲＡＭタイミング構成内でこうしたＤＲＡＭ型の動作を隠す（例えば、ユーザに存在を意識させないようにする）ことが必要になる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
標準的ＳＲＡＭのタイミング構成内でＤＲＡＭタイプの動作を隠蔽するための従来の方法の多くが、パルス化された読取り／書込みサイクルを使用し、こうしたサイクルのアクティブな部分ではリフレッシュ動作を抑制することを特徴としている。このような方法の応用例の多くは、メモリアドレスをトグルすることを特徴としている。こうした応用例は、このようなメモリアドレスがトグルされたときはいつでもワード線をアクティブ化することを特徴としている。このような方法の欠点は、最低限度以下のサイクルに出会い、アドレスが互いに密接した状態でトグルされるとき、最大周波数でワード線の連続的なアクティブ化と非アクティブ化がもたらされることである。したがって、ワード線がアクティブ化されている間（例えばアクティブサイクル）は、リフレッシュ動作が抑制されることがあるので、このような最低限度以下のサイクルが生じたときにリフレッシュ動作を実行するのが難しいことがある。
【０００４】
従来の方法のもう１つの欠点は、遅い書込み動作の発生に対応する必要があることから生じるサイクル時間制限である。周期的なリフレッシュ動作を実行する際に使用されるパルス化されたワード線のアクティブ化によって、このようなサイクル時間制限が露呈する場合があることを理解されたい。例えば、読取り／書込み開始イネーブルコマンド間のインターバル中にリフレッシュタイマが満了した場合、イネーブルされた書込み動作の実行前に、パルス化されたリフレッシュ動作が実行されることがある。したがって、全体的システムサイクルの単一のサイクル時間ウインドウ内に３つのメモリサイクル（例えば、読取り、リフレッシュおよび書込み）が収まる必要が生じることがある。その結果、３つの動作を収める必要によって課せられるサイクル時間の制約によって、メモリデバイスの速度が低下することがある。
【０００５】
図１は、リフレッシュ動作を隠蔽するための従来の方式によるプロセスを示す、１〜４の状態を有する状態図１００である。図１は、プレチャージ１０１、リフレッシュ１０４、読取り１０２（新アドレス）、書込み（新アドレス）１０３、および待機１０６の動作に対応する論理状態１〜４を表すブロックを示している。また、図１は、リフレッシュタイマ１０５およびリフレッシュ動作のポスティングを表すブロック１０５ａ（例えば、リフレッシュがポスティング済み１０５ａ）を示している。
【０００６】
図１を参照すると、読取りまたは書込みコマンドのいずれかを受け取り、状態図１００に相当するメモリデバイスがプレチャージ状態１（例えば１０１）にあるとき、メモリデバイスは、（受け取ったコマンドに応じて）読取り動作１０２または書込み動作１０３を行うことができ、次いでプレチャージ状態１へ戻り、そこでプレチャージ動作１０１を再開することができる。しかし、図１に示すように、リフレッシュタイマ１０５が満了した場合は、メモリデバイスはリフレッシュ動作１０４（例えば状態４）を行い、その後プレチャージ状態１（例えば１０１）へ戻ることができる。
【０００７】
図２は、図１の状態図１００に相当するメモリデバイス（図示せず）によって使用されるいくつかの読取り／書込み動作（例えば１０２および１０３）の特徴を示すタイミング図２００である。従来のシステムの多くが、読取り動作１０２および書込み動作１０３のアクティブサイクル中（例えば実行中）に連続的にリフレッシュ動作を抑制しており、これによってリフレッシュ動作１０４の実行およびポスティング（例えば１０５ａ）が防止されることがあることを理解されたい。図２は、読取り動作のタイミング図１２０、書込み動作のタイミング図１２１および待機モードのタイミング図１２２を示している。
【０００８】
図２を参照すると、読取り動作タイミング図１２０および書込み動作タイミング図１２１は、読取りまたは書込みコマンドのいずれかを受け取り、メモリデバイスがプレチャージ状態１（例えば１０１）にあるとき、メモリデバイスが（新アドレスまたは同アドレスに対し）読取り動作１０２（例えば状態２）または書込み動作１０３（例えば状態３）を行うことができ、次いでプレチャージ状態１に戻り、そこでプレチャージ動作１０１を再開することができることを示している。待機タイミング図１２２は、デバイスが待機モード１０６（例えば低電力モード）を励起しているときに、こうした動作が行われ得ることを示している。ここに示したタイミング図は、それぞれ従来のメモリデバイスにおける読取り動作１０２および書込み動作１０３の典型的な機能を表している。
【０００９】
図３は、図１の状態図１００に相当するメモリデバイスによって使用されるリフレッシュ動作（例えば１０４）の特徴を示すタイミング図である。図３は、プレチャージ動作のタイミング図１３１、読取り動作のタイミング図１２０ａ、書込み動作のタイミング図１２１ａ、待機モードのタイミング図１２２ａ、リフレッシュ動作のタイミング図１３３およびリフレッシュタイマのタイミング図１３４を示している。
【００１０】
図３を参照すると、タイミング図３００は、タイミング図１２０ａ、１３３および１３４（例えば、それぞれ読取り動作１０２、リフレッシュ動作１０４およびリフレッシュタイマ動作１０５に対応）に示すように、読取り動作１０２中にリフレッシュタイマ１０５が満了すると、読取り動作１０２が完了するまでリフレッシュ動作１０４を抑制できることを示している。やはりタイミング図１２０ａ、１３３および１３４に示すように、読取り動作が終了し、別のコマンドがまだ実行されていない場合、後続のリフレッシュ動作１０４を行うことができる。プレチャージのタイミング図１３１、書込み動作のタイミング図１２１ａ、および待機モードのタイミング図１２２ａ（例えば、それぞれプレチャージ動作１０１、書込み動作１０３、および待機動作１０６に対応）は、図１の状態図１００に相当するメモリデバイスによって使用される従来のリフレッシュ隠蔽方式との関連で、それらに対応するメモリ動作の機能を示していることを理解されたい。
【００１１】
図４は、図１〜図３を参照して先に説明したような従来のメモリデバイスの、最低限度以下のサイクルの応答を示すタイミング図である。図１〜図３によって説明した従来のリフレッシュ隠蔽方法では、読取り／書込みサイクル中（例えば、読取り動作１０２および書込み動作１０３中）にリフレッシュ動作１０４がブロックされることがあることから、図４に示すように、メモリデバイスが最低限度以下のアクセス（例えば、一例としてはアドレスのトグル４０３）で動作した場合、リフレッシュ動作１０４が、（例えば、抑制リフレッシュ４０５によって）この周期全体の間、抑制されることがある。図４に示すように、アドレスが互いに密接した状態でトグルされる場合（タイミング図４０３参照）、ワード線の連続的なアクティブ化および閉鎖が最高の周波数で行われることがあることを理解されたい。図４に示すように、これは、リフレッシュ動作がイネーブルされるのをブロックするという形で連続的な読取り動作１０２（例えば４０７）を実行するなどというメモリデバイスの挙動に相当し、それによってリフレッシュ動作１０４を実行するのが難しくなる。先に述べたメモリ動作の全てを、チップイネーブルタイミング図４０１に示すサイクル時間ウインドウ４０１ａ中にイネーブルすることができる。
【００１２】
図５は、いくつかの遅い書込みがある場合、システムサイクル全体の単一のサイクル時間ウインドウ内で読取り、リフレッシュおよび書込みを行う必要があるサイクル時間制約（例えば制限）を示すタイミング図である。先に示唆したように、一部の従来のシステムでは、メモリデバイスのサイクル時間は、図５に示すような遅い書込み動作１０３（ワード線タイミング図５０７参照）が行われることによって制限されることがあることを理解されたい。図５は、遅い書込み（例えば、書込みイネーブルタイミング図５０３で表される信号によってイネーブルされる１０３）に出会った場合、このようなシステムは、読取り（例えば１０２）、リフレッシュ（例えば１０４、リフレッシュタイマタイミング図５０５参照）、および書込み動作（例えば１０３）を、システムサイクル全体（チップイネーブルタイミング図５０１参照）の単一サイクル時間ウインドウ５０１ａ中に収める必要があることを示している。このような制約によってメモリデバイスに厳しいサイクル時間制限が課せられ、メモリデバイス性能がマイナスの影響を受ける。
【００１３】
図５を参照すると、読取り動作１０２が（チップイネーブルタイミング図５０１に示す）チップイネーブル周期中に終了し、その後すぐにリフレッシュタイマ１０５が満了する場合（リフレッシュタイマタイミング図５０５参照）は、この周期内の遅い時点で（書込みイネーブルタイミング図５０３によって表されるような書込みイネーブルコマンドによって促進される）書込み動作１０３が行われると、（チップイネーブルタイミング図５０１に示す）システム全体の単一のサイクル中に、３つの連続した動作（ワード線タイミング図５０７に示す３つの連続したワード線のアクティブ化を参照）を収めざるをえなくなる。その結果、３つの動作を収める必要があるために課せられるシステムサイクル時間の制約によって、メモリデバイスの速度が低下することがある。
【課題を解決するための手段】
【００１４】
したがって、サイクル時間および最低限度以下のサイクルの問題をなくすための方法およびシステムが必要とされる。本発明は、上記の必要性を満たす方法およびシステムを提供するものである。
【００１５】
例えば、本発明の一実施形態は、プレチャージ状態と、読取り状態と、書込み状態とを有するメモリデバイスのメモリ動作を行うための方法およびシステムを提供する。この方法は、リフレッシュタイマが満了し、かつメモリデバイスがプレチャージ状態にある場合に、メモリデバイスをリフレッシュするステップを含む。この方法はさらに、メモリデバイスが、所定時間読取り状態にある場合に、プレチャージ状態に入り、メモリデバイスをリフレッシュし、読取り状態に戻るステップを含む。メモリデバイスは、メモリデバイスが読取り状態から書込み状態に移行しつつあり、かつリフレッシュタイマが満了している場合に、リフレッシュされる。
【００１６】
本発明の諸実施形態は、プレチャージ状態と、読取り状態と、書込み状態とを有するメモリデバイスを提供する。このメモリデバイスは、複数のメモリセルと、メモリ動作を制御するための論理状態マシンとを含む。論理状態マシンは、以下の動作を行う。リフレッシュタイマが満了しており、かつメモリデバイスがプレチャージ状態である場合に、複数のメモリセルをリフレッシュすること、メモリデバイスが読取り状態にあり、かつコマンドタイマが満了している場合に、プレチャージ状態に入り、複数のメモリセルをリフレッシュし、読取り状態へ戻ること、および、メモリデバイスが書込み状態から読取り状態へ移行しつつあり、かつリフレッシュタイマが満了している場合に、複数のメモリセルをリフレッシュすること、である。
【００１７】
本発明のこうした利点および他の利点は、以下の、図面に示す好ましい諸実施形態の詳細な説明を読むと、当業者にはきっと明らかになるであろう。
【００１８】
本明細書に組み込まれ本明細書の一部を構成する添付の図面は、本明細書の諸実施形態を示し、詳細な説明とともに本発明の原理の説明に役立つ。
【発明を実施するための最良の形態】
【００１９】
本発明の好ましい諸実施形態について詳細に述べる。その例は、添付の図面に示す。本発明を好ましい諸実施形態に則して説明するが、これらの諸実施形態は、本発明をそれだけに限定するものではないことを理解されたい。そうではなくて、本発明は、添付の特許請求の範囲に定義する発明の精神および範囲内に含まれる代替形態、変更形態および同等物をカバーするものとする。さらに、以下の本発明の詳細な説明では、本発明が完全に理解されるように、数々の具体的な詳細を記載する。しかし、こうした具体的な詳細がなくても本発明を実施することができることは、当業者には明らかであろう。他の例では、本発明の態様が不必要に不明瞭にならないよう、周知の方法、手順、構成要素および回路については詳しく説明しなかった。
【００２０】
表記法および用語
以下の詳細な説明の一部は、コンピュータシステムまたは電子計算装置内での、データビット操作の手順、論理ブロック、処理、および他の象徴的表現をベースになされている。こうした説明および表現は、研究の内容を他の当業者に最も有効に伝えるために、データ処理分野の当業者によって使われるものである。本明細書では、一般に、手順、論理ブロック、プロセスなどは、所望の結果を導くための首尾一貫した一連のステップまたは命令と考えられる。こうしたステップとは、物理量の物理的操作を必要とするステップである。必ずしもそうではないが、通常は、こうした物理的操作は、コンピュータシステムまたは同様な電子計算装置内で記憶、転送、組合せ、比較、およびその他の方法での操作が可能な電気信号または磁気信号の形をとる。
【００２１】
しかし、こうした用語は全て、物理的操作および物理量を指すものと解釈すべきで、単に便宜的なものであり、当技術分野で通常使用される用語をも考慮してさらに解釈すべきであることを念頭に置かれたい。以下の議論から明らかなように、別段に明記しない限り、本発明の議論全体を通して、「リフレッシュする」や「移行する」などの用語を使用した議論は、データを操作し変換するコンピュータシステムまたは同様な電子計算装置の動作およびプロセスを指すことを理解されたい。例えば、データは、コンピュータシステムのレジスタおよびメモリ内で物理（電子）量として表現され、コンピュータシステムのメモリまたはレジスタ、あるいは他のこのような情報記憶装置内で、同様に物理量として表現される他のデータに変換される。
【００２２】
メモリデバイスのメモリ動作を行う方法およびシステム
図６は、本発明の一実施形態によるメモリデバイス６００の簡略図である。一実施形態によると、メモリデバイス６００は、ダイナミックＲＡＭ（ＤＲＡＭ）型のリフレッシュを使用するスタティックランダムアクセスメモリ（ＳＲＡＭ）でよい。本発明の一実施形態によれば、先に述べたリフレッシュ動作は、標準のＳＲＡＭタイミング構成内で継ぎ目なく（例えば隠蔽されて）機能するように設計することができることを理解されたい。さらに、こうした動作は、従来のシステムでみられるサイクル時間および最低限度以下のサイクルの問題をなくすような形で行うことができる。図６は、メモリセルアレイ６０１、制御論理回路（例えば状態マシン）６０３、チップイネーブル６０４、データバッファ６０５、ワード線６０６、アドレスデコーダ６０７およびデータ６０９を示す。
【００２３】
メモリセルアレイ６０１は、メモリセルのアレイ（例えば複数のアレイ）を含む。一実施形態によれば、これらのセルは、制御論理回路（例えば状態マシン）６０３によって制御されるプロセスによって維持することができるデータ６０９を保持するように構成されている。データバッファ６０５は、メモリデバイスに出入りするデータ６０９を受け取ってバッファし、一方、アドレスデコーダ６０７は、ワード線６０６を用いて個々のメモリセルをアドレスすることができる。一実施形態によれば、チップイネーブル６０４がアクティブ状態に留まる間、ワード線６０６もパルス化されずにアクティブ状態に留まることができることを理解されたい。
【００２４】
本発明の一実施形態によれば、制御論理回路６０３は、リフレッシュタイマやコマンドタイマ（以下に図７Ａに関して述べる）など構成要素の機能、ならびに読取り、書込み、リフレッシュ，プレチャージなど動作の性能といった側面を制御する。一実施形態によれば、制御論理回路は、それだけに限らないが、状態マシンを含むことができる。例示的な諸実施形態によれば、上記の構成要素および動作の制御は、サイクル時間および最低限度以下のサイクルの問題を回避する形で管理される。
【００２５】
本発明の諸実施形態によれば、（読取り動作を実施中に遅い書込み動作が開始され、コマンドタイマが既に終了（fire）している場合）書込み動作が実行される前にリフレッシュ動作が開始され実行されることが必要となるように制御論理回路６０３を構成することによって、サイクル時間の問題をなくすことができる。コマンドタイマが終了する前に遅い書込みが開始される場合、制御論理回路６０３は、読取り状態から書込み状態に直ちに移行するよう指示する。したがって、全体のシステムサイクルのサイクル時間ウインドウ中に、せいぜい２つの動作サイクルを（リフレッシュ／書込み、または読取り／書込みのどちらか）収めるだけでよくなる。したがって、３つの連続した動作サイクル（読取り、書込みおよびリフレッシュ）の実行をこのような時間内に収める必要をなくすことができる。さらに、このように収める必要から生じ得る、対応するサイクル時間の制限もなくすことができる。
【００２６】
本発明の諸実施形態によれば、コマンドタイマを終了させることによって、システムサイクル（読取り、書込みなど）を終了させることができることに留意されたい。したがって、考え方として、読取り動作の実行中に遅い書込み動作が開始され、かつコマンドタイマが終了していて読取りサイクルを終了させる場合、古いサイクル時間ウインドウが閉じられ、新しいサイクル時間ウインドウが開かれる。一実施形態によれば、実行される後続のリフレッシュ動作および書込み動作は、古いサイクル時間ウインドウ外で実施される。したがって、例示的な諸実施形態では、新しく開かれたサイクル時間ウインドウは、せいぜい２つの動作サイクルを収めさえすればよい。さらに、本発明の例示的な諸実施形態では、３つの動作サイクルを収める必要がないので、サイクル時間を低減しデバイスの性能を改善することができる。
【００２７】
図７Ａは、本発明の一実施形態によるリフレッシュ動作隠蔽方法において実行される諸ステップを示す状態図７００Ａである。図７は、プレチャージ７０１、リフレッシュ７０３、読取り（新アドレス）７０５、書込み（新アドレス）７０７、読取り（同じアドレス）７１３、書込み（同じアドレス）７１５、および待機７１７の諸動作に対応する論理状態１〜４を表すブロックを示している。また、図７Ａは、リフレッシュタイマ７０９およびコマンドタイマ７１１、ならびにリフレッシュ動作のポスティング（例えば、リフレッシュをポスティング済７０９ａ）を表すブロック７０９ａを示している。
【００２８】
本発明の諸実施形態によれば、メモリデバイス６００がプレチャージ状態（例えば７０１）にあり、待機モード７１７になっている場合、プレチャージ動作７０１を継続することができる。しかし、リフレッシュタイマ７０９が満了した場合は、リフレッシュ動作７０３を行うことができる状態４へ制御が移る。続いて、リフレッシュタイマ７０９がリセットされ、プレチャージ状態１（例えば７０１）に制御が戻る。
【００２９】
本発明の諸実施形態によれば、メモリデバイス６００がプレチャージ状態１（例えば７０１）にあり、読取りサイクルが開始された場合、読取り動作７０５が実行される状態２（例えば７０５）へ制御が移る。読取りサイクル終了まで、あるいは別の状態へ制御を移行させる事象が起こるまで状態２（例えば７０５）に留まることができる。状態２からの移行を生じる事象には、書込み（同アドレス）動作７１５の開始、リフレッシュタイマ７０９およびコマンドタイマ７１１の満了、あるいは待機７１７の開始、コマンドタイマ７１１がリセットされる読取り（新アドレス）動作７０５または書込み（新アドレス）動作７０７が含まれる。長い読取り動作（例えば７０５）が行われており（例えば、所定時間読取り状態２にある）、リフレッシュタイマ７０９およびコマンドタイマ７１１が、読取り動作７０５の完了（リフレッシュ動作７０３が必要であることを示す）前に終了した場合、状態１（例えば７０１）、次に、リフレッシュ動作７０３を行うことができる状態４（例えば７０３）へ制御が移行することを理解されたい。リフレッシュ動作７０３をポスティング後（例えば、リフレッシュをポスティング済み７０９ａ）、状態１（例えば７０１）へ戻ることができる。読取りサイクルが完了しなかったために、その後状態２へ戻ることができ、その過程でコマンドタイマ７１１およびリフレッシュタイマ７０９がリセットされることを理解されたい。さらに、例示的な諸実施形態によれば、先に述べた所定時間は、実質的にメモリデバイスのサイクル時間ウインドウよりも長いことがある。
【００３０】
一実施形態によれば、メモリデバイス６００がプレチャージ状態１（例えば７０１）にあり、書込みサイクルが開始された場合、書込み動作７０７を行うことのできる状態３（例えば７０７）へ制御は移る。読取りサイクル終了まで、または制御を別の状態へ移行させる事象が起こるまで状態３（例えば７０７）に留まることができる。状態３（例えば、７０７）からの移行を生じる事象には、読取り（同アドレス）動作７１３の開始、あるいは待機７１７の開始、コマンドタイマ７１１のリセットを指示することのできる読取り（新アドレス）動作７０５または書込み（新アドレス）動作７０７が含まれる。読取り（同じアドレス）７１３が開始された場合、状態３（例えば書込み動作７０７）から直接状態２へ移行し、状態２からの移行を生じる事象が起こるまで制御はそこに留まる。
【００３１】
例示的な諸実施形態によれば、リフレッシュ動作７０３は、書込み動作（例えば７０７および７１３）中は開始されないことがあることを理解されたい。したがって、最大の書込みサイクル周期をあらかじめ決めることができる。一実施形態によれば、この周期は、メモリセルの保持容量に基づくようにすることができる。一実施形態によれば、書込み動作の周期は、リフレッシュ動作７０３の合間に許容される最大周期よりも短くなるようにあらかじめ決めることができる。
【００３２】
例示的な諸実施形態によれば、先に論じた諸動作の特徴は、サイクル時間の問題をなくすことができることである。書込み動作７０７の実行前にリフレッシュ動作７０３を開始することが必要となるように制御論理回路６０３を構成することによって、読取り動作７０５中に遅い書込み動作が開始される（またコマンドタイマ７１１が既に終了している）場合、サイクル時間の問題をなくすことができる。コマンドタイマ７１１の終了前に遅い書込み動作７０７が開始された場合は、制御論理回路６０３は、読取り状態２（例えば７０５）から書込み状態３（例えば７０７）への即時移行を指示する。したがって、どちらの場合も、全体のシステムサイクルのサイクル時間ウインドウ中に、せいぜい２つの動作サイクル（リフレッシュ／書込み、または読取り／書込みのどちらか）を収めさえすればよい。したがって、３つの連続したメモリ動作サイクル（例えば、読取り、書込みおよびリフレッシュ）の実行を、このような時間中に収める必要をなくすことができる。さらに、このように収める必要から生じる、対応するサイクル時間の制限もなくすことができる。
【００３３】
例示的な諸実施形態によれば、図７Ａを参照して先に論じた動作のもう１つの特徴は、最低限度以下のサイクルの問題を回避することができることである。図７Ａを参照すると、連続した読取り動作７０５が開始され、リフレッシュタイマ７０９の満了という介入があった場合、状態２（例えば読取り動作７０５）から状態１（例えばプレチャージ動作７０１）を経て、状態４（例えばリフレッシュ動作７０３）へ制御は移行し、状態１（例えばプレチャージ動作７０１）を経由して、状態２（例えば読取り動作７０５）へ戻る。このように、連続した読取り動作７０５に介入があっても、リフレッシュ動作７０３を収めることができる。
【００３４】
図７Ｂは、図７Ａの状態図に示された本発明の一実施形態による読取り／書込み動作の機能を示すタイミング図７００Ｂである。図７Ｂは、プレチャージ７０１、読取り７０５、書込み７０７および待機７１７の諸動作に対応するタイミング図７０１ｂ、７０５ｂ、７０７ｂおよび７１７ｂを示す。図７Ｂを参照すると、新アドレスへの第１の読取り動作７０５（例えば状態２）から、新アドレスへの次の読取り動作７０５（例えば状態２）への移行は、（タイミング図７０１ｂおよび７０５ｂに示すように）次の読取り動作７０５への移行前にまずプレチャージ動作７０１（例えば状態１）を行うことによって達成することができる。それとは反対に、読取り動作７０５（例えば状態２）から書込み動作７０７（例えば状態３）への移行（またはその逆）は、（タイミング図７０１ｂ、７０５ｂおよび７０７ｂに示すように）、読取り動作７０５（例えば状態２）から同じアドレスへの書込み動作（例えば状態３）へ移行する場合（またはその逆）は、いかなる介入プレチャージ動作７０１（例えば状態４）もなく直接行うことができる。待機タイミング図７１７ｂは、図７Ａの状態図７００に相当するメモリデバイスの待機動作７１７の機能を示している。
【００３５】
図７Ｃは、図７Ａの状態図に示した本発明の一実施形態によるリフレッシュ動作７０３の機能を示すタイミング図である。図７Ｃは、プレチャージ７０１、読取り７０５、書込み７０７、待機７１７およびリフレッシュ７０３の諸動作ならびにコマンド７１１およびリフレッシュタイマ７０９に対応するタイミング図７０１ｃ、７０５ｃ、７０７ｃ、７１７ｃ、７０３ｃ、７１１ｃおよび７０９ｃを示している。
【００３６】
図７Ｃに示すように、本発明の一実施形態によるプレチャージ動作７０１（例えば状態１）中にリフレッシュタイマ７０９が満了した場合、（タイミング図７０３ｃ、７０９ｃおよび７０１ｃに示すように）リフレッシュ動作７０３（例えば状態４）を行うことができる。リフレッシュタイマ７０９およびコマンドタイマ７１１が、（継続時間が通常より長い読取り動作を含む）読取り動作７０５（例えば状態２）中に満了した場合、図７Ｃに示すように（タイミング図７０９ｃ、７１１ｃ、７０５ｃ、７０１ｃおよび７０３ｃによって示す）、プレチャージ動作７０１（例えば状態１）および次のリフレッシュ動作７０３（例えば状態４）を行うことができる。待機タイミング図７１７ｃは、先に述べたメモリ動作のパターンとの関連で、待機動作７１７の機能を示している。
【００３７】
大まかに言えば、本明細書では、プレチャージ状態、読取り状態および書込み状態を有するメモリデバイスのメモリ動作を行う方法を開示した。この方法は、リフレッシュタイマが満了し、かつメモリデバイスがプレチャージ状態にある場合に、メモリデバイスをリフレッシュするステップを含む。この方法はさらに、メモリデバイスが所定時間読取り状態にある場合に、プレチャージ状態に入り、メモリデバイスをリフレッシュし、読取り状態へ戻るステップを含む。メモリデバイスは、メモリデバイスが読取り状態から書込み状態へ移行しつつあり、かつリフレッシュタイマが満了している場合に、リフレッシュされる。
【００３８】
例示的諸実施形態に関して先に述べたように、本発明は、プレチャージ状態、読取り状態および書込み状態を有するメモリデバイスのメモリ動作を行う方法およびシステムを提供するものである。この方法は、リフレッシュタイマが満了し、かつメモリデバイスがプレチャージ状態にある場合に、メモリデバイスをリフレッシュするステップを含む。この方法はさらに、メモリデバイスが所定時間読取り状態にある場合に、プレチャージ状態に入り、メモリデバイスをリフレッシュし、読取り状態へ戻るステップを含む。メモリデバイスは、メモリデバイスが読取り状態から書込み状態へ移行しつつあり、かつリフレッシュタイマが満了している場合に、リフレッシュされる。
【００３９】
本発明の具体的な諸実施形態に関する先の記載は、例示および説明のためのものである。これらは、包括的なものはなく、あるいは開示した厳密な形に本発明を限定するものではなく、上記の教示に照らして様々な変更および変形が明らかに可能である。これらの実施形態は、本発明の原理およびその実際の応用例を最もよく説明し、それによって当業者が、意図した特定の使用に適した様々な変更を加え、本発明および様々な諸実施形態を最もよく利用できるようにするために選択し記載したものである。本発明の範囲は、添付の特許請求の範囲およびその同等物によって定義されるものとする。
【図面の簡単な説明】
【００４０】
【図１】従来のシステムによって、リフレッシュ動作がどのように隠蔽されるかを示す流れ図である。
【図２】図１の流れ図に対応する、いくつかの読取り／書込みサイクルを示すタイミング図である。
【図３】図１および図２にその動作を説明したメモリシステムのリフレッシュ動作の機能を説明する図である。
【図４】読取り／書込みサイクル中にリフレッシュ動作が抑制される、最低限度以下のサイクルの問題を示すタイミング図である。
【図５】遅い書込みによって、読取り、リフレッシュおよび書込みのサイクルが単一のサイクル内で行われる必要がある場合の、サイクル時間制限の問題を示すタイミング図である。
【図６】本発明の一実施形態によるコアメモリデバイスの簡略図である。
【図７Ａ】本発明の一実施形態によるリフレッシュ隠蔽方法における諸動作を示す状態図である。
【図７Ｂ】図７Ａの流れ図に対応する、いくつかの読取り／書込みサイクルを説明するタイミング図である。
【図７Ｃ】本発明の一実施形態によるリフレッシュ動作の機能の例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【国際調査報告】
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