(57)【要約】装置（例えば、半導体の記憶装置）に配置されるデバイス動作を同期するために、複数の同期信号を生成するための装置（図２）および方法。該装置は、対応する複数の入力クロック信号（ＣＬＫ）に依存する複数の同期信号（ＣＬＫＳＹＮＣ）を生成し、および同期クロック信号（ＣＬＫ  ＤＥＬ）として提供されるように該同期信号のうち１つを選択し得る。もしくは、該装置は、入力クロック信号（ＣＬＫ）に依存する複数の内部クロック信号（ＣＬＫ１、ＣＬＫ２）を生成し、および複数の内部クロック信号から、対応する複数の同期信号を生成し得る。同期信号のうち１つが、該装置によって同期クロック信号として選択される。もしくは、該装置は、クロック信号を受け取り、ここから同期クロック信号を生成し、および該同期クロック信号の周期の数（該数は、該装置に提供される選択信号に依存する）に応答して、同期パルスを得る。
2006523888.tif 000002
【特許請求の範囲】
【請求項１】
出力同期クロック信号を生成するための同期クロック信号発生器であって、該同期クロック信号発生器は、
第１の同期クロック信号を生成する第１の同期回路であって、第１の周波数を有する第１クロック信号が付与される入力クロック信号端子を有し、該第１の周波数を有する該第１の同期クロック信号が提供される出力端子をさらに有する第１の同期回路と、
第２の同期クロック信号を生成する第２の同期回路であって、第２の周波数を有する第２クロック信号が付与される入力クロック信号端子を有し、該第２の周波数を有する該第２の同期クロック信号が提供される出力端子をさらに有する第２の同期回路と、
前記第１および第２のクロック信号同期回路の出力端子に接続される第１の入力端子および第２の入力端子を有し、該第１の入力端子または該第２の入力端子に接続された出力クロック信号端子を有する選択回路であって、該選択回路は、該第１の同期クロック信号または該第２の同期クロック信号を出力同期クロック信号としてそれぞれ、提供し、選択信号であって該第１または該第２のクロック同期信号の選択がそれに基づく選択信号を受け取るための選択端子をさらに有する選択回路と
を備える同期クロック信号発生器。
【請求項２】
前記第１のクロック信号が、第２の周波数の１／２未満の第１の周波数を有する、請求項１に記載の同期クロック信号発生器。
【請求項３】
前記第１の同期回路および前記第２の同期回路が、遅延ロックドループを有する、請求項１に記載の同期クロック信号発生器。
【請求項４】
前記第１同期回路および前記第２の同期回路が同期ミラー遅延である、請求項１に記載の同期クロック信号発生器。
【請求項５】
出力同期クロック信号を生成する同期クロック信号発生器であって、該同期クロック信号発生器は、
入力クロック信号が提供される入力クロック信号端子を有し、該入力クロック信号から、第１周波数および第２周波数をそれぞれ有する第１のクロック信号および第２のクロック信号を生成し、さらに該第１クロック信号および該第２クロック信号が提供される第１出力クロック信号端子および第２出力クロック信号端子を有する、クロック発生器と、
該第１の出力クロック信号端子に接続される入力クロック信号端子を有し、およびさらに第１のクロック信号が提供される出力端子を有する第１の同期回路であって、該第１の同期クロック信号が、該第１のクロック信号から、該第１の同期回路によって生成される、第１の同期回路と、
該第２の出力クロック信号端子に接続される入力クロック信号端子を有し、さらに第２のクロック信号が提供される出力端子を有する第２の同期回路であって、該第２の同期クロック信号が、該第２のクロック信号から、該第２の同期回路によって生成される、第２の同期回路と、
前記第１および第２のクロック信号同期回路の出力端子に接続される第１の入力端子および第２の入力端子を有し、該第１の入力端子または該第２の入力端子に接続された出力クロック信号端子を有する選択回路であって、該選択回路は、該第１の同期クロック信号または該第２の同期クロック信号を出力同期クロック信号としてそれぞれ、提供し、選択信号であって該第１または該第２のクロック同期信号の選択がそれに基づく選択信号を受け取るための選択端子をさらに有する、選択回路と
を備える、同期クロック信号発生器。
【請求項６】
前記第１の同期回路および前記第２の同期回路が遅延ロックドループを有する、請求項５に記載の同期クロック信号発生器。
【請求項７】
前記第１の同期回路および前記第２の同期回路が同期ミラー遅延を有する、請求項５に記載の同期クロック信号発生器。
【請求項８】
前記クロック発生器が、前記入力クロック信号と同じ周波数を有する第１のクロック信号を生成し、前記第１のクロック信号の１／２未満の周波数を有する第２のクロック信号を生成する、請求項５に記載の同期クロック信号発生器。
【請求項９】
同期信号を生成するための同期クロック信号発生器であって、クロック周波数を有する入力クロック信号が適用される入力クロック端子を有し、同期クロック信号が提供される出力クロック端子をさらに有する同期回路であって、該同期クロック信号が、該入力クロック信号から該同期回路によって生成される、同期回路と、
該出力クロック端子に接続される入力、該同期信号が提供される出力端子、および選択信号が付与される選択端子を有するパルス発生器であって、該選択信号に基づくパルス繰り返し数を有する該同期クロック信号から出力同期信号を生成するパルス発生器と
を備える、同期クロック信号発生器。
【請求項１０】
前記同期回路が遅延ロックドループを有する、請求項９に記載の同期クロック信号発生器。
【請求項１１】
前記同期回路が同期ミラー遅延を有する、請求項９に記載の同期クロック信号発生器。
【請求項１２】
前記パルス発生器が、第１のパルス繰り返し数を有する第１の出力同期信号を生成し、該第１のパルス繰り返し数の１／２未満の第２のパルス繰り返し数を有する第２の出力同期信号をさらに生成する、請求項９に記載の同期クロック信号発生器。
【請求項１３】
前記第１の出力同期信号が前記入力クロック周波数と同じ周波数および位相を有する、請求項１２に記載の同期クロック信号発生器。
【請求項１４】
前記パルス発生器が、前記同期クロック信号のｎ周期のカウントに応答して、出力同期信号を生成するカウンタ回路を有し、該ｎ値が前記選択信号に基づく、請求項９に記載の同期クロック信号発生器。
【請求項１５】
前記パルス発生器が、前記同期クロック信号の周波数の１／２ｎである周波数を有する出力同期信号を生成する分周器を有し、該ｎ値が前記選択信号に基づく、請求項９に記載の同期クロック信号発生器。
【請求項１６】
記憶動作の実行を要求するために、命令信号が提供される制御端子を有する記憶装置であって、該記憶装置は、
メモリセルのアレイと、
第１のクロック周波数を有する第１のクロック信号が提供される第１の入力クロック端子と、
第２のクロック周波数を有する第２のクロック信号が提供される第２の入力クロック端子と、
該第１のクロック信号を受け取り、該第１のクロック信号に基づいて第１の同期クロック信号を生成するために、該第１の入力クロック端子に接続される第１のクロック同期回路と、
該第２のクロック信号を受け取り、該第２のクロック信号に基づいて第２の同期クロック信号を生成するために、該第２の入力クロック端子に接続される第２のクロック同期回路と、
該第１クロック同期回路および該第２クロック同期回路に接続された命令デコーダーであって、該命令デコーダーは、該制御端子にさらに接続され、該第１の内部クロック信号および前記第２の内部クロック信号に応答して、該命令信号を受け取り、該要求メモリ動作作の機能を実行し、該要求メモリ動作作の実行を、第１モードで該第１の同期信号と、第２のモードで該第１の同期信号と同期化するように内部制御信号を生成する、命令デコーダーと
を備える、記憶装置。
【請求項１７】
記憶装置であって、該記憶装置は、
アドレスバスと、
制御バスと、
データバスと、
該アドレスバスに接続されたアドレスデコーダーと、
該データバスに接続された読み込み／書き込み回路と、
該制御バスに接続された制御回路と、
該アドレスデコーダー、該制御回路、および読み込み／書き込み回路に接続されたメモリセルアレイと、
出力同期クロック信号を生成するための同期クロック信号発生器であって、該同期クロック信号発生器は、
第１の同期クロック信号を生成し、第１の周波数を有する第１の内部クロック信号を受け取るために接続された入力クロック信号端子を有し、該第１の周波数を有する該同期クロック信号が提供される出力端子をさらに有する第１の同期回路と、
第２の同期クロック信号を生成し、第２の周波数を有する第２の内部クロック信号を受け取るために接続された入力クロック信号端子を有し、該第２の周波数を有する該同期クロック信号が提供される出力端子をさらに有する第２の同期回路と、
選択回路であって、該選択回路は、
前記第１および第２のクロック信号同期回路の出力端子に接続される第１の入力端子および第２の入力端子を有し、該第１の入力端子または該第２の入力端子に接続された出力クロック信号端子を有する選択回路であって、該選択回路は、該第１の同期クロック信号または該第２の同期クロック信号を出力同期クロック信号としてそれぞれ、提供し、選択信号であって該第１または該第２のクロック同期信号の選択がそれに基づく選択信号を受け取るための選択端子をさらに有する、選択回路とを備える、同期クロック信号発生器と
を備える、記憶装置。
【請求項１８】
前記第１のクロック信号が、前記第２の周波数の１／２未満である第１の周波数を有する、請求項１７に記載の記憶装置。
【請求項１９】
前記同期クロック信号発生器の前記第１の同期回路および前記第２の同期回路が、遅延ロックドループを有する、請求項１７に記載の記憶装置。
【請求項２０】
前記同期クロック信号発生器の前記第１の同期回路および前記第２の同期回路が、同期ミラー遅延を有する、請求項１７に記載の記憶装置。
【請求項２１】
前記データバスに接続され、前記出力同期クロック信号を受け取るために、前記同期クロック信号発生器にさらに接続された出力データドライバをさらに有し、該出力データドライバが該出力同期クロック信号に基づいて前記記憶装置からのデータ出力を同期化する、請求項１７に記載の記憶装置。
【請求項２２】
記憶装置であって、該記憶装置は、
外部クロック端子と、
アドレスバスと、
制御バスと、
データバスと、
該アドレスバスに接続されたアドレスデコーダーと、
該データバスに接続された読み込み／書き込み回路と、
該制御バスに接続された制御回路と、
該アドレスデコーダー、該制御回路、および読み込み／書き込み回路に接続されたメモリセルアレイと、
出力同期クロック信号を生成するための同期クロック信号発生器であって、該同期クロック信号発生器は、
該外部クロック端子に接続される入力クロック信号端子を有し、入力クロック信号から、第１の周波数および第２の周波数をそれぞれ有する第１のクロック信号および第２のクロック信号を生成し、さらに、該第１のクロック信号および該第２のクロック信号が提供される第１の出力クロック信号端子、および第２の出力クロック信号端子を有する、クロック信号発生器と、
該第１の出力クロック信号端子に接続される入力クロック信号端子を有し、第１の同期クロック信号が提供される出力端子をさらに有する第１の同期回路であって、該第１の同期クロック信号が、該第１のクロック信号から該第１の同期回路によって生成され、該第１の周波数を有する、第１の同期回路と、
該第２の出力クロック信号端子に接続される入力クロック信号端子を有し、第２の同期クロック信号が提供される出力端子をさらに有する第１の同期回路であって、該第２の同期クロック信号が、該第２のクロック信号から該第２の同期回路により生成され、該第２の周波数を有する、第２の同期回路と、
前記第１および第２のクロック信号同期回路の出力端子に接続される第１の入力端子および第２の入力端子を有し、該第１の入力端子または該第２の入力端子に接続された出力クロック信号端子を有する選択回路であって、該選択回路は、該第１の同期クロック信号または該第２の同期クロック信号を出力同期クロック信号としてそれぞれ、提供し、選択信号であって該第１または該第２のクロック同期信号の選択がそれに基づく選択信号を受け取るための選択端子をさらに有する、選択回路とを備える、同期クロック信号発生器と
を備える、記憶装置。
【請求項２３】
前記同期クロック信号発生器の前記第１の同期回路および前記第２の同期回路が、遅延ロックドループを備える、請求項２２に記載の記憶装置。
【請求項２４】
前記同期クロック信号発生器の前記第１の同期回路および前記第２の同期回路が、同期ミラー遅延を備える、請求項２２に記載の記憶装置。
【請求項２５】
前記同期クロック信号発生器の前記クロック発生器が、前記入力クロック信号と同じ周波数を有する第１のクロック信号を生成し、該第１のクロック信号の１／２未満の周波数を有する第２のクロック信号を生成する、請求項２２に記載の記憶装置。
【請求項２６】
データバスに接続され、さらに、前記出力同期クロック信号を受け取るために前記同期クロック信号発生器に接続された出力データドライバをさらに有し、該出力データドライバが、前記出力同期クロック信号に基づいて前記記憶装置からのデータ出力を同期する、請求項２２に記載の記憶装置。
【請求項２７】
記憶装置であって、該記憶装置は、
アドレスバスと、
制御バスと、
データバスと
該アドレスバスに接続されたアドレスデコーダーと、
該データバスに接続された読み込み／書き込み回路と、
該制御バスに接続された制御回路と、
該アドレスデコーダー、該制御回路、および読み込み／書き込み回路に接続されたメモリセルアレイと、
出力同期クロック信号を生成するための同期クロック信号発生器であって、該同期クロック信号発生器は、
クロック周波数を有する入力クロック信号を受け取るために接続された入力クロック端子を有し、さらに同期クロック信号が提供される出力クロック端子を有する同期回路であって、該同期クロック信号が該入力クロック信号から該同期回路によって生成される、同期回路と、該出力クロック端子に接続された入力、該同期信号が提供される出力端子、および選択信号が提供される選択端子を有し、該選択信号に基づいてパルス繰り返し数を有する該同期クロック信号から出力同期信号を生成する、パルス発生器とを備える同期クロック信号発生器と、
を備える、記憶装置。
【請求項２８】
前記同期クロック信号発生器の前記同期回路が、遅延ロックドループを備える、請求項２７に記載の記憶装置。
【請求項２９】
前記同期クロック信号発生器の前記同期回路が、同期ミラー遅延を備える、請求項２７に記載の記憶装置。
【請求項３０】
前記同期クロック信号発生器の前記パルス発生器が、第１のパルス繰り返し数を有する第１の出力同期信号を生成し、前記第１のパルス繰り返し数の１／２未満の第２のパルス繰り返し数を有する第２の出力同期信号を生成する、請求項２７に記載の記憶装置。
【請求項３１】
前記第１の出力同期信号が、前記入力クロック周波数と同じ周波数および位相を有する、請求項３０に記載の記憶装置。
【請求項３２】
前記同期クロック信号発生器の前記パルス発生器が、前記同期クロック信号のｎ周期をカウントすることに応答して出力同期信号を生成するカウンタ回路を有し、該ｎ値が前記選択信号に基づく、請求項２７に記載の記憶装置。
【請求項３３】
前記同期クロック信号発生器の前記パルス発生器が、前記同期クロック信号の周波数の１／２ｎである周波数を有する出力同期信号を生成する分周器を有し、該ｎ値が前記選択信号に基づく、請求項２７に記載の記憶装置。
【請求項３４】
データバスに接続され、さらに前記出力同期信号を受け取るために前記同期クロック信号発生器に接続された前記出力データドライバをさらに有し、該出力データドライバが、前記出力同期信号に基づいて前記記憶装置からのデータの出力を同期する、請求項２７に記載の記憶装置。
【請求項３５】
同期クロック信号を生成するための方法であって、
対応する複数の入力クロック信号に基づいて、複数の同期信号を生成することであって、該入力クロック信号の少なくとも２つが異なる周波数を有する、ことと、
同期クロック信号として提供される該複数の同期信号から１つの信号を選択することと、を包含する、方法。
【請求項３６】
それぞれの入力クロック信号が異なる周波数を有し、
前記複数の同期信号を生成することが、前記それぞれのベースとする入力クロック信号と同じ周波数を有するように、それぞれの同期信号を生成することを包含する、請求項３５に記載の方法。
【請求項３７】
前記同期クロックが、元来ベースとする前記入力クロック信号と同じ周波数および位相を有する、請求項３５に記載の方法。
【請求項３８】
前記複数の同期信号を生成することが、それぞれの入力クロック信号をぞれぞれの遅延ロックドループに提供することを包含し、それぞれの同期ミラー遅延がそれぞれの同期信号を提供する、請求項３５に記載の方法。
【請求項３９】
前記複数の同期信号を生成することが、それぞれの入力クロック信号をそれぞれの同期ミラー遅延に提供することを包含し、それぞれの同期ミラー遅延がそれぞれの同期信号を提供する、請求項３５に記載の方法。
【請求項４０】
前記複数の同期信号を生成することが、第１の周波数を有する第１の同期信号を生成し、該第１の周波数の１／２未満の第２の周波数を有する第２の同期信号を生成することを包含する、請求項３５に記載の方法。
【請求項４１】
同期クロック信号を生成するための方法であって、
入力クロック信号に基づいて、複数の内部クロック信号を生成することであって、該内部クロック信号のうち少なくとも２つの信号が異なる周波数を有する、ことと、
複数の内部クロック信号から対応する複数の同期信号を生成することであって、該複数の同期信号のそれぞれが、ベースとする該内部クロック信号のそれぞれと同じ周波数を有する、ことと、
該同期クロック信号として提供されるべく、該複数の同期信号のうち１つの信号を選択することと、
を包含する、方法。
【請求項４２】
前記複数の同期信号を生成することが、内部クロック信号のそれぞれを、遅延ロックドループのそれぞれに提供することを包含し、該遅延ロックドループのそれぞれが同期信号のそれぞれを提供する、請求項４１に記載の方法。
【請求項４３】
前記複数の同期信号を生成することが、内部クロック信号のそれぞれを同期ミラー遅延のそれぞれに提供することを包含し、該同期ミラー遅延のそれぞれが同期信号のそれぞれを提供する、請求項４１の方法。
【請求項４４】
前記複数の同期信号を生成することが、第１の周波数を有する第１の同期信号を生成し、該第１の周波数の第１／２未満である第２の周波数を有する第２の同期信号を生成することを包含する、請求項４１に記載の方法。
【請求項４５】
同期信号を生成するための方法であって、
１つの周波数を有する入力クロック信号を受け取ることと、
同期クロック信号を生成することと、
該同期クロック信号のｎ周期に応答して、同期パルスを生成することであって、選択されるｎ値が選択信号に基づく、ことと
を包含する、同期信号を生成するための方法。
【請求項４６】
前記同期クロック信号を生成することが、前記入力クロック信号と同じ周波数を有する同期クロック信号を生成することを包含する、請求項４５に記載の方法。
【請求項４７】
前記同期クロック信号を生成することが、前記入力クロック信号を遅延ロックドループに提供することを包含し、該遅延ロックドループが前記同期クロック信号を提供する、請求項４５に記載の方法。
【請求項４８】
前記同期クロック信号を生成することが、前記入力クロック信号を同期ミラー遅延に提供することを包含し、該同期ミラー遅延が前記同期クロック信号を提供する、請求項４５に記載の方法。
【請求項４９】
前記同期クロック信号のｎ周期に応答して同期パルスを生成することが、第１のパルス繰り返し数を有する第１の同期パルスを生成し、該第１のパルス繰り返し数の１／２未満である第２のパルス繰り返し数を有する第２の同期パルスを生成することを包含する、請求項４５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して集積回路に関し、さらに詳しくは、集積回路に適用される外部クロック信号と、外部クロック信号に応答して集積回路において発生する内部クロック信号とを同期化することに関する。
【背景技術】
【０００２】
同期集積回路においては、集積回路は外部クロック信号によりクロックされ、適用されるクロック信号の立ち上がり端から立ち下がり端までの規定時間で動作する。同期集積回路の例は、ＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ  ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＳＳＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ  ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、およびＳＬＤＲＡＭおよびＲＤＲＡＭのようなパッケージメモリなどの同期記憶装置を含み、またマイクロプロセッサと同様に他のタイプの集積回路も含む。同期記憶装置に対する外部信号のタイミングは、外部クロック信号により決定され、記憶装置内の動作は、外部動作と同期されなければならないのが典型的である。例えば、命令は、外部クロック信号と同時に、記憶装置のコマンドバス上に置かれ、記憶装置は、正確な時間でこのコマンドを連続して取り込むために、これらのコマンドをラッチしなければならない。適用コマンドをラッチするために、内部クロック信号が外部クロック信号に応答して発生し、典型的には、この信号は記憶装置にあるラッチに適用され、ここで、コマンドをラッチにクロックする。内部クロック信号および外部クロックは、内部クロック信号が、正確な時間で連続的にコマンドを取り込むために、ラッチをクロックすることを確かにするために同期されなければならない。本明細書中では、「外部（ｅｘｔｅｒｎａｌ）」は、記憶装置外の信号および動作を言及するために使用され、「内部（ｉｎｔｅｒｎａｌ）」は、記憶装置内の信号および動作を言及するために使用される。さらにいえば、本明細書は、同期記憶装置に向けるけれども、明細書中に記載される原理は、他のタイプの同期集積回路に等しく適用できる。
【０００３】
内部クロック信号を発生する記憶装置中の内部回路は、必然的に一定時間の遅れを生じ、内部クロック信号は外部クロック信号に関してずれた位相を有する。この位相のずれが最小である場合、記憶装置内のタイミングは、外部のタイミングと容易に同期され得る。コマンドが適用され得、および記憶装置へおよび記憶装置からデータが転送され得るレートを増加すると、外部クロック信号の周波数が増加し、現代の同期記憶においては、周波数は１００ＭＨｚを超過している。外部クロック信号の周波数が増加するにつれ、内部回路により導入される時間遅れは重要となる。このことが正しいのは、外部クロック信号の周波数が増加すると、信号の周期は減少し、内部回路により導入される小さな遅れでさえも、内部および外部のクロック信号間の重大な位相のずれに相当する。結果として、記憶装置に適用されるコマンドは、内部クロック信号がラッチをクロックするまでは、もはや有効であり得ない。
【０００４】
現代の同期記憶装置において、外部クロック信号および内部クロック信号を同期化するためには、多くの種類のアプローチが考えられ、活用され、当業者には理解されるように、このアプローチには、たとえば、ＤＬＬ（ｄｅｌａｙ−ｌｏｃｋｅｄ  ｌｏｏｐ）、ＰＬＬ（ｐｈａｓｅｄ−ｌｏｃｋｅｄ  ｌｏｏｐ）、およびＳＭＤ（ｓｙｎｃｈｒｏｎｏｕｓ  ｍｉｒｒｏｒ  ｄｅｌａｙ）が含まれる。明細書中で使用されるように、用語「同期化（ｓｙｎｃｈｒｏｎｉｚｅｄ）」は、同時信号、および互いに所望の遅れを有する信号を含む。
【０００５】
図１は、クロックバッファ信号に応答してクロックバッファ信号ＣＬＫＢＵＦを受け取り、ＣＬＫＤＥＬを発生する可変の遅延回路１０２を有する従来の遅延ロックドループ１００を示す機能的なブロック図である。可変の遅延回路１０２は、遅延調節信号ＤＡＤＪに応答して、ＣＬＫＢＵＦ信号に関するＣＬＫＤＥＬ信号の可変遅延ＶＤを制御する。フィードバック遅延回路１０４は、ＣＬＫＤＥＬ信号に応答して、フィードバッククロック信号ＣＬＫＦＢを発生し、フィードバッククロック信号は、ＣＬＫＤＥＬ信号に関してモデル遅れＤ１＋Ｄ２を有する。モデル遅れＤ１＋Ｄ２のＤ１要素は、外部クロック信号ＣＬＫに応答して、ＣＬＫＢＵＦ信号を発生する入力バッファ１０６により導入される遅れに相当し、モデルディレイのＤ２要素は、ＣＬＫＤＥＬ信号に応答して、同期クロック信号ＣＬＫＳＹＮＣを発生する出力バッファ１０８により導入される遅れに相当する。入力バッファ１０６および出力バッファ１０８は単一の構成要素として示され、それぞれは、遅延ロックドループ１００の入力と出力の間のすべての構成要素、および関連する遅れが示される。入力バッファ１０６は、このように、ＣＬＫ信号を受け取る入力と可変遅延回路１０２に対する入力との間のすべての構成要素の遅れＤ１を示し、バッファ１０８の出力は、可変遅延回路の出力とＣＬＫＳＹＮＣ信号が生成される出力との間のすべての構成要素の遅れＤ２を示す。
【０００６】
遅延ロックドループ１００は、ＣＬＫＦＢ信号およびＣＬＫＢＵＦ信号を受け取り、ＣＬＫＦＢ信号およびＣＬＫＢＵＦ信号の位相差を示す値を有する遅延制御信号ＤＣＯＮＴを生成する位相検出器１１０をさらに有する。位相検出器の一実施例は、Ｍａｎｎｉｎｇ（Ｍａｎｎｉｎｇ）による米国特許番号５，９４６，２４４号に記載されており、本特許出願の譲受人に譲渡され、本明細書中に引用されている。遅延制御１１２は、位相検出器１１０からのＤＣＯＮＴ信号に応答してＤＡＤＪ信号を発生し、可変遅延ＶＤを調節するために、ＤＡＤＪ信号を可変遅延線１０２に与える。位相検出器１１０および遅延制御回路１１２は、ＣＬＫＢＵＦ信号とＣＬＫＦＢ信号との間で検出された位相の関数として、可変遅延線１０２の可変遅延ＶＤを調節することと組み合わせて動作する。
【０００７】
動作においては、位相検出器１１０は、ＣＬＫＢＵＦ信号とＣＬＫＦＢ信号との間の位相差を検出し、位相検出器および遅延制御器１１２は、ＣＬＫＢＵＦ信号とＣＬＫＦＢ信号との間の位相差がほぼゼロになるまで、ＣＬＫＤＥＬ信号の可変遅延ＶＤを調節することと組み合わせて動作する。さらに詳しくは、ＣＬＫＤＥＬ信号の可変遅延ＶＤが調節されると、ＣＬＫＦＢ信号がＣＬＫＢＵＦ信号とほぼ同位相を有するまで、フィードバック遅延回路１０４からのＣＬＫＦＢ信号の位相はそれにしたがって調節される。遅延ロックドループ１００は、ＣＬＫＢＵＦ信号とＣＬＫＦＢ信号との間で位相ずれが生ずる値に対する可変遅延ＶＤを、ほぼゼロに等しくなるまで調節し、遅延ロックドループ１００は、「ロック（ｌｏｃｋｅｄ）」される。遅延ロックドループ１００がロックされると、ＣＬＫ信号およびＣＬＫＳＹＮＣ信号は同期される。これは、ＣＬＫＢＵＦ信号とＣＬＫＦＢ信号との間の位相のずれがほぼゼロである場合（すなわち、遅延ロックドループ１００がロックされる場合）に、可変遅延ＶＤが、図１に示されるＮＴＣＫ−（Ｄ１＋Ｄ２）の値を有するからであり、ここで、Ｎは整数であり、ＴＣＫはＣＬＫ信号の周期である。ＶＤがＮＴＣＫ−（Ｄ１＋Ｄ２）と等しい場合、入力バッファ１０６、可変遅延回路１０２、および出力バッファ１０８を通ったＣＬＫ信号の全遅延はＤ１＋ＮＴＣＫ−（Ｄ１＋Ｄ２）＋Ｄ２であり、これはＮＴＣＫと等しい。このように、ＣＬＫＳＹＮＣ信号は、ＣＬＫ信号よりＮＴＣＫだけ遅延し、この遅延はＣＬＫ信号の周期の整数倍であるので、この２つの信号は同期される。上述の同期記憶装置の議論に戻って言及すると、ＣＬＫ信号は、外部クロック信号に相当し、ＣＬＫＤＥＬ信号は内部クロック信号に相当する。
【０００８】
遅延ロックドループ１００において、可変遅延回路１０２は、個々にシリアル接続された複数の遅延段から形成されるのが典型的であり、これら個々の遅延段は、当業者には理解されるように、可変遅延ＶＤを調節するために、付加されまたは取り除かれる。可変遅延回路１０２は、遅延ロックドループが動作指定される周波数領域において、最低周波数を有するＣＬＫ信号に対応する最大可変遅延ＶＤを提供し得なければならない。これは、可変遅延回路１０２が、ＮＴＣＫ−（Ｄ１＋Ｄ２）の可変遅延ＶＤを提供しなければならないためであり、この値は、ＣＬＫ信号の周期が最大の場合に最長の値を有し、これはＣＬＫ信号の最低周波数のときに生ずる。
【０００９】
前に説明したように、遅延ロックドループ１００は、可変遅延回路１０２より利用可能な最大遅延により限られた周波数範囲上でのみ動作し得る。多くの記憶装置の適用においては、遅延ロックドループが適応し得る最低周波数は、遅延ロックドループが配置される記憶装置の最大動作周波数の１／２である。例えば、１００ＭＨｚの最大クロック周波数で定格される同期記憶装置は、５０ＭＨｚのクロック周波数に適応し得る可変遅延回路を有する遅延ロックドループを有するのが典型的である。しかしながら、ある例においては、最大動作周波数の１／２未満の周波数で装置を動作し得る、つまり先述される同期記憶装置の場合では、５０ＭＨｚ未満のクロック周波数で動作し得ることが望まれ得る。
【００１０】
このような一例は、電力効率の目的がある。一般的な場合では、記憶装置が動作するクロック周波数が高くなればなるほど、消費電力も高くなる。しかしながら、ある記憶装置の適用では、データを出力するために記憶装置が必要とする周波数は、その装置自体の最大動作周波数であることは必ずしも必要でない。このように、利用し得る省電力を活かすために、低いクロック周波数で記憶装置を動作し得ることは利点であり得る。最大の電力効率に対して、維持され得る最小動作周波数は最大利益をもたらす。例えば、コンピューターグラフィックのアプリケーションの場合では、データが記憶装置から高速で読み取られ、および書き込まれる必要が場合、例えば、高速で変換されるコンピューターグラフィック画像用のピクセル情報を生成するときに、高速演算が必要な場合には、高い動作周波数が望まれる。多くのコンピュータ用のビデオゲームの場合にこのことが当てはまり、表示用の二次元画像に変換の必要がある三次元の幾何的情報によって定義されるワールド空間中の動作が存在する。高周波数においてメモリからデータにアクセスする能力は、滑らかな動きの印象を生成する場合には臨界的であるので、記憶装置は、グラフィック処理を達成するために最大クロック周波数で動作すべきである。しかしながら、低い動作周波数でグラフィックシステムを動作することが一定の環境で望まれ得、それは例えば、画像が相対的にゆっくり変化する場合、または画像がリフレッシュされるたびごとに、表示ピクセルのほんの一部のみが修正の必要がある場合である。この状況の例としてはスクリーンセーバーの場合が挙げられ、ここでは、画像がリフレッシュされるまで相対的に静止し続け、または、動きが相対的に遅い。このような環境の下では、記憶装置のアクセス率はかなり遅く、高い周波数が望まれる状況下よりも低い周波数でのグラフィックシステムのメモリ動作により省電力につながる。
【００１１】
先に議論されたように、記憶装置のデータ伝送率は、入力クロック信号で同期されるのが典型的であり、この信号は、一般的に固定周波数のクロック信号である。しかしながら、入力クロック信号の周波数が低周波数に調節され得る場合でも、従来の遅延ロックドループが適応し得るクロック周波数の制限範囲の問題が残る。前に議論したように、最小周波数は多くの場合、最大動作周波数の１／２であり、これは、一定の状況で要求されるものよりも依然高い状態であり得る。この状況では、さらに効率よく電力消費を管理するためには、従来の記憶装置で可能である周波数よりも低い周波数で記憶装置を動作することが望まれる。
【００１２】
１／２最大動作周波数の制限を克服するための一つのアプローチは、広い遅延範囲を有する可変遅延段を有する遅延ロックドループを使用することである。しかしながら、各段が、可変遅延値を制御する際によりよい分解能を提供する増分遅延を有する可変遅延回路１０２において、複数段を有することも望まれる。所望の高分解能および可変遅延の広範囲を有する結果、遅延回路は多くの個別の遅延段から構成されることとなり、これは遅延ロックドループおよび同期記憶装置の他の構成要素が形成される半導体基板上の相対的に多くの空間を消費する。さらに、このような、多くの個別遅延段は、遅延ロックドループによる主要な電力消費要素となり得、このループは、ポータブルバッテリーを電源とする装置（ｐｏｒｔａｂｌｅ  ｂａｔｔｅｒｙ  ｐｏｗｅｒｅｄ  ｄｅｖｉｃｅ）内に存在する同期記憶装置の適用では特に望まれ得ない。
【発明の開示】
【課題を解決するための手段】
【００１３】
（発明の要旨）
本発明の実施形態は、例えば半導体記憶デバイス中などに装置が配置されるデバイスが同期動作するために複数の同期信号を発生するための方法および装置に向ける。本発明の局面では、装置が、対応する複数の入力クロック信号に基づく複数の同期信号を生成し、同期クロック信号として提供される複数の同期信号から１つの信号を選択する。本発明の他の局面では、この装置は、入力クロック信号に基づく複数の内部クロック信号を生成し、さらに、複数の内部クロック信号から対応する複数の同期信号を生成し、これらの信号のうち１つの信号が同期クロック信号として提供されるように選択される。本発明のさらなる他の局面では、この装置は、入力クロック信号を受け取り、そこから同期クロック信号を生成し、同期クロック信号の複数の周期に応答して同期パルスを生成する。ｎ値は装置に提供される選択信号に基づいて選択される。
【発明を実施するための最良の形態】
【００１４】
（発明の詳細な説明）
本発明の実施形態は、装置動作を同期するために、様々な周波数を有する出力クロック信号を提供し得る同期回路を提供する。ある適用においては、このような柔軟性が、装置動作のタイミングを装置要求に適合するように様々な周波数同期クロック信号を提供することによって電力消費を減少させるために有利に使用され得る。ある詳細は、本発明の十分な理解を提供するように以下に記載される。しかしながら、本発明がこれらの特定の詳細なしで実施され得ることは当業者には明らかである。他の実施形態では、従来の回路、制御信号、タイミングプロトコルは、不必要に本発明を曖昧にすることを避けるために詳細に示していない。
【００１５】
図２は、本発明の実施形態による遅延クロック発生器２５０を有する記憶装置２００の機能ブロック図である。図２中の記憶装置２００は、ＤＤＲ（ｄｏｕｂｌｅ−ｄａｔａ  ｒａｔｅ）のＳＤＲＡＭであるが、本明細書に記載の原理は、例えば、ＳＬＤＲＡＭおよびＲＤＲＡＭのようなパッケージ記憶装置と同様に、従来の同期ＤＲＡＭ（ＳＤＲＡＭ）のような、内部信号と外部信号とを同期する回路を有し得るいずれの記憶装置に対しても適用され、内部クロック信号と外部クロック信号とを同期しなければならない、いずれの集積回路に対しても等しく適用できる。
【００１６】
記憶装置２００は、典型的には、メモリコントローラー（示されてない）のような外部回路からのコントロールバスＣＯＮＴを通じて、複数のコマンドおよびクロック信号を受け取る制御論理およびコマンドデコーダー２３４を有する。コマンド信号は、チップ選択信号ＣＳ＊、書き込み可能信号ＷＥ＊、列アドレスストローブ信号ＣＡＳ＊、および行アドレス記憶信号ＲＡＳ＊を有する。クロック信号は、クロックイネーブル信号ＣＫＥ＊および第１の相補クロック信号ＣＬＫ１、ＣＬＫ１＊、および第２の相補クロック信号ＣＬＫ２、ＣＬＫ２＊を有し、ここで、”＊”はアクティブ・ローとしての信号を示す。ＣＬＫ１信号およびＣＬＫ２信号は様々な周波数を有し、好ましくは、クロック信号の一周波数は他のクロック信号の周波数の１／２未満である。以下でさらに詳細に説明するが、ＣＬＫ１信号，ＣＬＫ１＊信号またはＣＬＫ２信号，ＣＬＫ２＊信号のどちらか一方の信号は、記憶装置２００の動作を同期するために使用され得、この信号の選択はコマンドデコーダー２３４を通してなされ得る。
【００１７】
コマンド信号ＣＳ＊、ＷＥ＊、ＣＡＳ＊、およびＲＡＳ＊は、読み込み、書き込み、またはオートリフレッシュコマンドなどの特定コマンドに対応する値にドライブされる。クロック信号（ＣＬＫ１およびＣＬＫ１＊、またはＣＬＫ２およびＣＬＫ２＊のどちらか一方）の一に応答して、コマンドデコーダー２３４は、適用コマンドをラッチおよびデコードし、適用コマンドの機能を実行するために、構成要素２０２から２３２までを制御するクロック信号および制御信号のシーケンスを生成する。クロックイネーブル信号ＣＫＥは、クロック信号によりコマンドデコーダー２３４のクロックを可能にする。コマンドデコーダー２３４は、クロック信号のポジティブエッジ（ｐｏｓｉｔｉｖｅ  ｅｄｇｅ：つまり、ハイ（ｈｉｇｈ）になるＣＬＫ１とロー（ｌｏｗ）になるＣＬＫ＊の交点、またはハイになるＣＬＫ２とローになるＣＬＫ２＊の交点）において、コマンド信号およびアドレス信号をラッチし、入力レジスタ２３０およびデータドライバ２２４は、データストローブ信号ＤＱＳのエッジの両方に応答して、それぞれのデータを記憶装置２００へおよびその装置から伝送する。このように、ＤＱＳ信号は選択されたクロック信号ＣＬＫ１またはＣＬＫ２と同じ周波数を有するので、メモリトランザクションはＣＬＫ１およびＣＬＫ１＊、またはＣＬＫ２およびＣＬＫ２＊のどちらか一方の２倍の周波数で生じる。装置からおよび装置へ転送されるデータワードＤＱが、適用されるクロック信号の周波数に対応するデータ率でデータを伝送する従来のＳＤＲＡＭの２倍のデータ転送レートで転送されるので、記憶装置２００は、２倍のデータ転送率を有する装置として言及される。制御信号およびタイミング信号を生成する制御論理の詳細な動作およびコマンドデコーダー２３４は従来通りであり、このように、簡潔さのために、さらに詳細には記載されない。
【００１８】
記憶装置２００はさらに、典型的にはアドレスを供給するメモリ制御器（示されてない）を用いてアドレスバスＡＤＤＲ上で行アドレス、列アドレス、およびバンクアドレスを受け取るアドレスレジスタ２０２を有する。アドレスレジスタ２０２は、行アドレスマルチプレクサ２０４およびバンク制御ロジック回路２０６にそれぞれ適用される行アドレスおよびバンクアドレスを受け取る。行アドレスマルチプレクサ２０４は、アドレスレジスタ２０２から受け取られる行アドレス、またはリフレッシュカウンタ２０８から受け取られるリフレッシュ列アドレスのどちらか一方を複数の行アドレスラッチ＆デコーダー２１０Ａ〜Ｄに与える。バンク制御ロジック回路２０６は、アドレスレジスタ２０２から受け取るバンクアドレスかまたはリフレッシュカウンタ２０８からリフレッシュバンクアドレスのどちらか一方に対応する行アドレスラッチ＆デコーダー２１０Ａ〜Ｄを起動し、起動された行アドレスラッチ＆デコーダーは受け取られた行アドレスをラッチおよびデコードする。デコードされた行アドレスに応答して、起動された行アドレスラッチ＆デコーダー２１０Ａ〜Ｄは、様々な信号を対応するメモリバンク２１２Ａ〜Ｄに与え、それによって、デコードされる行アドレスに対応する行のメモリセルを起動する。それぞれのメモリバンク２１２Ａ〜Ｄのそれぞれは、行および列に配置される複数のメモリセルを有するメモリセルアレイを有し、起動される行におけるメモリセル中に記憶されるデータは、対応するメモリバンクにおけるセンスアンプ中に記憶される。行アドレスマルチプレクサ２０４は、リフレッシュカウンタ２０８からのリフレッシュ行アドレスをデコーダー２１０Ａ〜Ｄに与え、バンク制御ロジック回路２０６は、当業者には明らかであるように、記憶装置２００が、記憶装置２００に適用されるオートリフレッシュまたはセルフリフレッシュコマンドに応答して動作のオートリフレッシュまたはセルフリフレッシュモードで動作する場合、リフレッシュカウンタからリフレッシュバンクアドレスを使用する。
【００１９】
列アドレスは、行およびバンクアドレスが与えられた後にＡＤＤＲバス上に与えられ、アドレスレジスタ２０２は列アドレスを列アドレスカウンタ＆ラッチ２１４に与え、この列アドレスカウンタ＆ラッチは、次に列アドレスをラッチし、ラッチされた列アドレスを複数の列デコーダー２１６Ａ〜Ｄに与える。バンク制御論理２０６は、受け取られたバンクアドレスに対応する列デコーダー２１６Ａ〜Ｄを起動し、起動された列デコーダーは、与えられた列アドレスをデコードする。記憶装置２００の動作モードに基づき、列アドレスカウンタ＆ラッチ２１４は、ラッチされた列アドレスをデコーダー２１６Ａ〜Ｄに直接与えるか、または列アドレスのシーケンスをアドレスレジスタ２０２により提供される列アドレスで始めるデコーダーに与えるかのどちらか一方を行う。カウンタ＆ラッチ２１４からの列アドレスに応答して、起動された列デコーダー２１６Ａ〜Ｄは、デコードおよび制御信号をＩ／Ｏゲートおよびデータマスキング回路２１８に与え、これは次に、アクセスされるメモリバンク２１２Ａ〜Ｄにおける起動された行のメモリセル中のデコードされた列アドレスに対応するメモリセルにアクセスする。
【００２０】
データ読み取り動作中に、アドレスされたメモリセルから読み取られたデータは、Ｉ／Ｏゲートおよびデータマスキング回路２１８を通じて、読み取りラッチ２２０に接続される。Ｉ／Ｏゲートおよびデータマスキング回路２１８は、Ｎビットのデータを読み取りラッチ２２０に提供し、読み取りラッチ２２０は次に、２つのＮ／２ビットのワードをマルチプレクサ２２２に与える。図２の実施形態では、回路２１８は、６４ビットを読み取りラッチ２２０に提供し、次にこの読み取りラッチは２つの３２ビットのワードをマルチプレクサ２２２に提供する。データドライバ２２４は、結果として、Ｎ／２ビットのワードをマルチプレクサ２２２から受け取り、さらに、データストローブ信号ＤＱＳをストローブ信号発生器２２６から受け取り、遅延クロック信号ＣＬＫＤＥＬを遅延クロック発生器から受け取る。以下でさらに詳細に説明するが、遅延クロック発生器２５０は、記憶装置２００が倍数の周波数で動作できるように、様々な周波数のＣＬＫＤＥＬ信号を提供し得る。先述したように、様々な周波数で記憶装置２００を動作することにより、電力効率において利益がもたらされ得る本実施形態では、遅延クロック発生器２５０は、ＣＬＫ１信号，ＣＬＫ１＊信号またはＣＬ２信号，ＣＬＫ２＊信号かどちらか一方からＣＬＫＤＥＬ信号を生成する。従来の記憶装置とは異なって、記憶装置２００は、最大動作作周波数、または最大動作周波数の１／２未満のクロック周波数のどちらか一方で動作し得る。
【００２１】
ＤＱＳ信号は、読み取り動作中に、記憶装置２００からデータをラッチする場合にメモリ制御器（示されてない）のような外部回路により使用される。遅延クロック信号ＣＬＫＤＥＬに応答して、データドライバ２２４は、結果的に、対応するデータワードＤＱとして受け取られたＮ／２ビットのワードを出力し、それぞれのデータワードは、記憶装置２００をクロックするために与えられるＣＬＫ信号の立ち上がりまたは立ち下がりエッジで同期出力される。データドライバ２２４はさらに、選択されたクロック信号の立ち上がりおよび立ち下がりエッジにそれぞれ同期して立ち上がりおよび立ち下がりエッジを有するデータストローブ信号ＤＱＳを出力する。それぞれのデータワードＤＱおよびデータストローブ信号ＤＱＳは、どちらもデータバスＤＡＴＡを定義する。当業者には明らかであるが、遅延クロック発生器２５０からのＣＬＫＤＥＬ信号は、ＣＬＫ１信号かまたはＣＬＫ２信号のどちらか一方の遅延バージョンであり、遅延クロック発生器２５０は、ＤＱＳ信号およびＤＱワードが、クロック信号と同期するＤＡＴＡバス上に配置されることを確かにするために、選択されたクロック信号に関するＣＬＫＤＥＬ信号の遅延を調節する。ＤＡＴＡバスはさらにマスキング信号ＤＭ０〜ＤＭＭを有し、この信号は、データ書き込み動作作を参照して、以下でさらに詳細に記載される。
【００２２】
データ書き込み動作中において、メモリ制御器（示されていない）のような外部回路は、データバスＤＡＴＡ上に、Ｎ／２ビットのデータワードＤＱ、ストローブＤＱＳ、および対応するデータマスキング信号ＤＭ０からＤＭＸ、を与える。データ受け取り器２２８は、それぞれのＤＱワードおよび関連するＤＭ０〜ＤＭＸ信号を受け取り、ＤＱＳ信号によってクロックされる入力レジスタ２３０にこれらの信号を与える。ＤＱＳ信号の立ち上がりエッジに応答して、入力レジスタ２３０は、第１のＮ／２ビットのＤＱワードおよび関連するＤＭ０〜ＤＭＸ信号をラッチし、およびＤＱＳ信号の立ち下がりエッジに応答して、入力レジスタ２３０は、第２のＮ／２ビットのＤＱワードおよび関連するＤＭ０からＤＭＸ信号をラッチする。入力レジスタ２３０は、２つのラッチされたＮ／２ビットのＤＱワードをＮビットのワードとして書き込みＦＩＦＯおよびドライバ２３２に提供し、これは、ＤＱＳ信号に応答して書き込みＦＩＦＯおよびドライバに与えられたＤＱワードおよびＤＭ０〜ＤＭＸの信号をクロックする。ＤＱワードは、ＣＬＫ１信号またはＣＬＫ２信号のどちらか一方に応答して、書き込みＦＩＦＯおよびドライバ２３２からクロックされ、Ｉ／Ｏゲートおよびマスキング回路２１８に与えられる。Ｉ／Ｏゲートおよびマスキング回路２１８は、ＤＭ０〜ＤＭＸの信号に影響をうけやすい、アクセスされるバンク２１２Ａから２１２ＤにおいてアドレスされるメモリセルにＤＱワードを伝送し、この信号は、アドレスされるメモリセルに書き込まれるＤＱワードにおいて（すなわち、書き込みデータにおいて）選択的にビットまたはビット群をマスクするために使用され得る。
【００２３】
図２に示される記憶装置２００はこの例によって提供されることは明らかであるが、本発明の範囲から逸脱することなく、様々な部分的な修正がなされ得る。
【００２４】
図３は、図２における遅延クロック発生器２５０と代替され得る本発明の実施形態による遅延クロック発生器３００を示す。遅延クロック発生器３００は複数のＤＬＬを有し、第１クロック信号ＣＬＫ１を受け取る第１のＤＬＬ３１０、第２クロック信号ＣＬＫ２を受け取る第２のＤＬＬ３２０を有する。ＤＬＬ３５０は、ｎ番目のＤＬＬを示し、ＣＬＫｎ信号を受け取る。ＤＬＬ３１０、ＤＬＬ３２０、ＤＬＬ３５０は従来のものである。この明細書中に記載される原理の一部またはすべては、いずれのＤＬＬも有する遅延クロック発生器に適用され、本発明の範囲内であるので、遅延クロック発生器３００は、第１のＤＬＬ３１０および第２のＤＬＬ３２０について記載される。
【００２５】
第１のＤＬＬ３１０は、クロック選択回路３３０に提供される第１の出力信号ＣＬＫＳＹＮＣ１を生成し、第２のＤＬＬ３２０は、第２出力クロック信号ＣＬＫＳＹＮＣ２を生成しクロック選択回路３３０に提供する。ＣＬＫＳＹＮＣ１信号およびＣＬＫＳＹＮＣ２信号のうちの１つが、選択回路信号ＳＥＬＥＣＴに基づくデータドライバ２２４（図２）に、ＣＬＫＤＥＬ信号として提供されるように選択され、この選択信号は、制御論理２３４によってクロック選択回路３３０に提供される。ＤＬＬ３１０およびＤＬＬ３２０は、本発明の範囲を逸脱することなく、他の知られた同期回路と代替可能であることは当業者に理解され、それは例えば、位相ロックドループ（ｐｈａｓｅ−ｌｏｃｋｅｄ  ｌｏｏｐ）および同期ミラー遅延（ｓｙｎｃｈｒｏｎｏｕｓ  ｍｉｒｒｏｒ  ｄｅｌａｙｓ）である。
【００２６】
遅延クロック発生器３００の動作は、図４記載の信号タイミングダイヤグラムについて説明される。動作においては、遅延クロック発生器３００は、ＣＬＫ１信号かまたはＣＬＫ２信号のどちらか一方に基づくＣＬＫＤＥＬ信号を提供し得る。先に議論したように、ＣＬＫ１信号およびＣＬＫ２信号は様々な周波数を有し、および一実施形態では、クロック信号のうちの一つの周波数は、他のクロック信号の周波数の１／２未満である。この形式では、記憶装置２００（図２）は、従来の記憶装置においては他に適応され得ない２つの異なるクロック周波数にしたがって動作され得る。例えば、従来の装置では、入力クロック信号の典型的な周波数範囲は７５ＭＨｚから１６７ＭＨｚである。しかしながら、本発明の実施形態では、受容可能なクロック周波数範囲は、７５ＭＨｚから１６７ＭＨｚの従来範囲を含み得、さらには７５ＭＨｚ未満のクロック信号も含み得る。入力クロック周波数が増加し現在典型的な周波数１６７ＭＨｚよりも大きい場合とともに、本発明の実施形態はさらに、７５ＭＨｚ未満のクロック周波数にも対応し得る。
【００２７】
記憶装置に提供される入力クロック信号の周波数が、遅延クロック発生器に与えられるクロック信号の周波数と同じであることが必ずしも必要ではないことが当業者に理解される。例えば、ＤＤＲ記憶装置の場合には、遅延クロック発生器により生成される同期信号の周波数は、入力クロック信号の周波数のおよそ２倍の速さである。
【００２８】
図４に示されるように、ＣＬＫ１信号は、ＣＬＫ２信号の約１０倍の周波数を有する。先に議論したように、従来の記憶装置は典型的には、記憶装置を動作し得る最大クロック周波数の１／２未満の周波数を有するクロック信号に適応し得ない。しかしながら、遅延クロック発生器３００が第１のＤＬＬ３１０および第２のＤＬＬ３２０を有するので、記憶装置２００は、ＣＬＫ１信号かＣＬＫ２信号かのどちらか一方と同期して動作し得る。図４を参照すると、時刻Ｔ０において、記憶装置２００は、ＣＬＫ１信号にしたがって、つまり相対的に高い周波数で動作する。記憶装置２００を有するデータトランザクションは、ＤＬＬ３１０がアクティブであるので、ＣＬＫ１信号とすべて同期化され、およびクロック選択回路３３０は、ＣＬＫＳＹＮＣ１信号をＣＬＫＤＥＬ信号として提供する。先に議論したように、高い周波数における動作は、記憶装置２００を有するデータトランザクションは多くの場合に生じることが望まれ、それは例えば記憶装置２００は、高容量のコンピュータグラフィックスデータの演算において含まれる。
【００２９】
対照的には、時刻Ｔ１において、データトランザクションを同期化するために記憶装置２００によって使用されるクロック信号はＣＬＫ２信号に切り替えられ、この信号はＣＬＫ１信号に比べて相対的に低周波数である。ＤＬＬ３２０がアクティブであり、コマンドデコーダー２３４（図２）が、クロック選択回路３２０がＣＬＫＳＹＮＣ２信号をＣＬＫＤＥＬ信号として提供するように指示するようＳＥＬＥＣＴ信号を生成し、データトランザクションと記憶装置２００とを同期化する。ＳＥＬＥＣＴ信号の発生は従来技術においてよく理解されており、明細書中には簡潔のため詳細に記述しない。本発明の一実施形態では、ＳＥＬＥＣＴ信号は、第２クロック信号に切り替えるためのコマンド信号の受け取りに応答して、デコーダー２３４により発生する。他の実施形態では、ＳＥＬＥＣＴ信号は、それぞれのクロック端末に適用されるアクティブなクロック信号の検出に応答して、コマンドデコーダーにより自動的に発生する。他の実施形態では、ＳＥＬＥＣＴ信号は、記憶装置２００が行う動作の種類に応答して、発生する。ＳＥＬＥＣＴ信号が発生する様々な環境は、本明細書中に記載されるすべての実施形態に適用され得、ＳＥＬＥＣＴ信号が発生する環境は変化し得ることが理解され、依然本発明の範囲内である。
【００３０】
先に議論されたように、ＣＬＫ２信号の低周波数は、記憶装置２００の有するデータトランザクションが頻繁である必要がない状況において使用され得、それは例えば、背景画像のみが更新の必要がある場合のみのコンピュータグラフィックス画像の場合である。低周波数で動作する記憶装置２００の結果、メモリトランザクション、記憶装置２００の周波数を減少させることにより、平均電力の消費は少ない。図４に示されていないが、遅延クロック発生器３００は、ＣＬＫＳＹＮＣ１（すなわち、ＣＬＫ１）およびＣＬＫＳＹＮＣ２（すなわち、ＣＬＫ２）をＣＬＫＤＥＬとして提供する間、前後に切り替えられ得、これは、記憶装置２００の消費電力全体を減少させる。
【００３１】
第１のＤＬＬ３１０および第２のＤＬＬ３２０は、ＣＬＫ１信号およびＣＬＫ２信号が伝播する回路に関連する入力および出力遅延に合わせられることが理解され、ＣＬＫ１信号およびＣＬＫ２信号の所望の周波数も同様である。つまり、クロック選択回路３３０固有のさらなる伝播遅延は、それぞれのクロック信号と記憶装置８００の記憶トランザクションを同期するために、ＤＬＬ３１０およびＤＬＬ３２０によって適応される。さらに、従来のＤＬＬについて先に議論したように、ＤＬＬ３１０およびＤＬＬ３２０はそれぞれ、それぞれの可変遅延回路によって提供される遅延量による周波数範囲に制限される。結果的に、それぞれのＤＬＬ３１０およびＤＬＬ３２０の可変遅延回路は、ＣＬＫ１信号およびＣＬＫ２信号の周波数にあわせられ得る。
【００３２】
図５は、記憶装置２００（図２）の遅延クロック発生器２５０と代替される本発明の他の実施形態による遅延クロック発生器５００を示す。遅延クロック発生器５００は、クロック信号を複数生成し得るクロック発生器５０４を有し、入力クロック信号ＣＬＫからの、第１のクロック信号ＣＬＫ１、第２のクロック信号ＣＬＫ２、および第ｎのクロック信号ＣＬＫｎを有する。選択信号ＳＥＬＥＣＴにより、発生する複数の出力クロック信号のうちどれを選択するかが実施される。遅延クロック発生器５００で、記憶装置２００は複数のクロック信号ＣＬＫ１およびＣＬＫ２よりむしろ、一つのクロック信号ＣＬＫを受け取ることが当業者には理解される。遅延クロック発生器５００は、遅延クロック発生器３００に、記憶装置２００が、動作用の複数のクロック端末を必要としないという点について利益を提供し、これは記憶装置端末の数を減少することが望まれるという点で関心事であり得る。クロック発生器５０４により発生する少なくとも２つのクロック信号は、様々なクロック周波数を有する。本実施形態では、ＣＬＫ１信号およびＣＬＫ２信号は様々なクロック周波数を有し、一実施形態においては、一つのクロック信号の周波数は、他のクロック信号の１／２未満である。遅延クロック発生器３００に関して記載されるように（図３）、本発明の実施形態は、受け取られる入力クロック周波数の範囲（例えば７５ＭＨｚから１６７ＭＨｚ）をカバーし得、７５ＭＨｚ未満の入力クロック周波数も  適応する。また、入力クロック信号の受け取られる周波数が増加して１６７ＭＨｚよりも大きくなる場合もそうである。
【００３３】
クロック発生器５０４により発生するクロック信号は、ＤＬＬそれぞれに提供される。図５に示されるように、ＣＬＫ１信号は第１のＤＬＬ５１０に提供され、ＣＬＫ２信号は第２のＤＬＬ５２０に提供され、ＣＬＫｎ信号は第ｎのＤＬＬ５５０に提供される。図３に示される遅延クロック発生器３００の実施形態に関して言えば、ＤＬＬは従来のものである。明細書中に記載される一部またはすべての原理は、複数のＤＬＬを有する遅延クロック発生器に適用され、本発明の範囲内であることが当業者に理解され、遅延クロック発生器５００は、第１のＤＬＬ５１０および第２のＤＬＬ５２０について記載される。
【００３４】
ＤＬＬ５１０およびＤＬＬ５２０のそれぞれは、それぞれのＣＬＫＳＹＮＣ信号を発生し、この信号はクロック選択回路５３０に提供される。クロック選択回路５３０は、次に、ＳＥＬＥＣＴ信号に基づく記憶装置２００と記憶トランザクションを同期するために、ＣＬＫＳＹＮＣ１信号かＣＬＫＳＹＮＣ２信号のどちらか一方をＣＬＫＤＥＬ信号として提供する。先に議論したように、コマンドデコーダー２３４（図２）によるＳＥＬＥＣＴ信号の発生は、従来からのよく知られた技術である。遅延クロック発生器５００は、２つの異なるクロック周波数において、記憶装置２００を動作可能にするＣＬＫＤＥＬを提供するために使用され得、この２つの異なるクロック周波数は先に議論されたように、平均消費電力を減少させる目的のため、一定の動作条件の下で望まれ得る。
【００３５】
図６は、図５の遅延クロック発生器５００により提供されるＣＬＫＤＥＬ信号を示す信号のタイミング図である。時刻Ｔ０において、クロック発生器５０４は、相対的に高いクロック信号を生成する。例の提供目的のために、ＣＬＫ１信号は相対的に高周波数を有することが推測される。ＣＬＫ１信号は第１のＤＬＬ５１０に提供され、ＤＬＬ５１０はつぎに、記憶トランザクションを記憶装置２００と同期するために、ＣＬＫＤＥＬ信号として使用されるＣＬＫＳＹＮＣ１信号を生成する。時刻Ｔ１においては、ＳＥＬＥＣＴ信号は、クロック発生器５０４にＣＬＫ２信号を生成することを指示するように切り替えられ、このＣＬＫ２信号は、本実施例においては、相対的に低周波数を有し、さらに、クロック選択回路５３０に、ＣＬＫＤＥＬ信号と同様、ＤＬＬ５２０によりＣＬＫＳＹＮＣ２信号出力を提供するように指示する。図６に示されるように、記憶装置２００に提供されるＣＬＫ信号は一定の周波数のままであるが、ＣＬＫＤＥＬ信号は、記憶トランザクションを同期化するために、２つの異なる周波数の間で切り替えられる。
【００３６】
図７は、遅延クロック発生器２５０（図２）と代替され得る本発明の他の実施形態による遅延クロック発生器７００を示す。遅延クロック発生器７００は、クロック信号ＣＬＫを受け取るために接続されるＤＬＬ７０４を有する。図５に示された遅延クロック発生器５００に関して言えば、唯一のクロック信号ＣＬＫが要求され、これにより、記憶装置２００が、２つの異なるクロック信号を受け取るためという必要性を回避する。ＤＬＬ７０４は、カウンタ回路７１０に提供される出力信号ＣＬＫＳＹＮＣを生成する。カウンタ回路７１０は次に、記憶トランザクションを同期するために、記憶装置によって使用されるＣＬＫＤＥＬ信号を生成する。選択信号ＳＥＬＥＣＴに基づいて、カウンタ回路７１０は、様々な周波数で記憶装置２００を効率的に動作するために、様々な時間間隔でＣＬＫＤＥＬ信号を出力し得る。カウンタ回路７１０は、自身が受け取るＣＬＫＳＹＮＣのパルス数をカウントし、ＣＬＫＳＹＮＣパルスの具体的な数が受け取られた後で、ＣＬＫＤＥＬ信号を出力することにより、これを達成する。例えば、ＳＥＬＥＣＴ信号は、カウンタ回路７１０にＣＬＫＤＥＬ信号をＣＬＫＳＹＮＣ信号の１６サイクルごとに出力するように指示し得る。結果として、記憶トランザクションが生じる周波数は、ＣＬＫＳＹＮＣ信号（すなわち、ＣＬＫ信号）の周波数の１／１６まで減少する。代替の実施形態では、カウンタ回路７１０が、ＣＬＫＳＹＮＣ信号の周波数未満の周波数を有するＣＬＫＤＥＬ信号を生成し得る代替的な回路に取り替えられる。先に記載された機能性を提供し得る、良く知られた多くの回路が存在し、例えば、従来の分周回路は、ＣＬＫＳＹＮＣ信号に関して減少した周波数を有するＣＬＫＤＥＬ信号を提供するために、カウンタ７１０と取り替えて使用され得る。このような修正例はなされ得、さらに本発明の範囲内である。
【００３７】
図８は、図７に記載の遅延クロック発生器７００の動作に関して様々な信号のタイミングを記載する図である。時刻Ｔ０においては、記憶装置２００は、相対的に高い周波数において動作し、この周波数は概して、ＣＬＫ信号と同じ周波数である。この時間の間、カウンタ回路７１０は、ＣＬＫＳＹＮＣ信号と一対一対応するＣＬＫＤＥＬ信号を出力することによってＣＬＫ信号と同じ周波数を主に有するＣＬＫＤＥＬ信号を生成するために、選択信号ＳＥＬＥＣＴによって設定される。結果的に、記憶装置２００の記憶トランザクションは、ＣＬＫ信号の周波数により同期される。時刻Ｔ１において、記憶装置２００は、ＣＬＫ信号の周波数からの動作周波数を第２の減少周波数に切り替えるためのコマンド信号を受け取る。コマンド信号は、コマンドデコーダー２３４（図１）により受け取られ、ＳＥＬＥＣＴ信号が発生し、一ＣＬＫＤＥＬパルスは応答して発生する前にカウントされるＣＬＫＳＹＮＣパルスの数を設定するために、カウンタ回路７１０に提供される。結果的に、次の時刻Ｔ１に続き、記憶装置２００は、減少された周波数において動作し得および記憶トランザクションはそれにしたがって同期され得る。
【００３８】
本発明が曖昧になることを避けるようにするために、一定の詳細な明細書が省略されることが理解される。しかしながら、明細書中に提供される詳細な説明は、当業者が本発明を実施するのには十分である。例えば、遅延クロック発生器３００に関して言えば、第１のＤＬＬ３１０および第２のＤＬＬ３２０は、ＣＬＫ１信号およびＣＬＫ２信号が伝播する回路に関する入力遅延および出力遅延に適応され得、ＣＬＫ１信号およびＣＬＫ２信号の所望の周波数に適応し得る。つまり、クロック選択回路３３０に固有のさらなる伝播遅延は、記憶装置８００の記憶トランザクションをそれぞれのクロック信号と同期化するために、ＤＬＬ３１０およびＤＬＬ３２０によって適応され得る。さらには、従来のＤＬＬに関して先に議論したように、ＤＬＬ３１０およびＤＬＬ３２０はそれぞれ、それぞれの可変遅延回路によって提供される遅延量による周波数範囲に制限される。結果的には、それぞれのＤＬＬ３１０およびＤＬＬ３２０の可変遅延回路は、ＣＬＫ１信号およびＣＬＫ２信号の周波数と適応され得る。このような詳細は当業者によって理解され得、結果的には、詳細な説明はここに提供されない。
【００３９】
さまざまな修正が、本発明の範囲に逸脱することなく、先に記載した実施形態に対してなされ得ることは当業者にさらに理解される。例えば、先に記載された本発明の実施形態は、二つの異なる周波数のうち一つを有するＣＬＫＤＥＬ信号を提供するけれども、本発明の他の実施形態では、幾つかの様々な周波数を有する同期信号を提供し得ることが理解され得る。遅延クロック発生器３００（図３）に関して言えば、さらなるクロック信号が、記憶装置２００に提供され得、ＤＬＬに対応する数が、記憶装置２００にも含まれ得る。クロック選択回路３３０は、単なる２つの信号よりも大きい数の信号からの選択を許容するように修正され得る。遅延クロック発生器５００（図５）に関して言えば、クロック発生器５０４は、さらなるクロック信号を生成するために修正される必要があり、ＤＬＬに対応する数が、それぞれの付加的なクロック信号に含まれる必要がある。クロック遅延発生器３００に関して言えば、クロック選択回路５３０はさらに、多くのＣＬＫＳＹＮＣ信号からの選択を許容するために修正される必要がある。先に記載された修正は当業者の理解の範囲内であり、従来の回路を用いて実現され得る。
【００４０】
他の代替的な実施形態では、先に記載された実施形態のＤＬＬを、ＤＬＬと同様な機能を提供する他の同期回路と取り替える。例えば、周知の技術である位相ロックドループ（ＰＬＬ）および同期ミラー遅延（ＳＭＤ）はＤＬＬと取り替えられ得る。このような修正がなされ、これが本発明の範囲に属することが理解される。
【００４１】
本発明の実施形態は、記憶装置の適用に関して記載されたが、本発明の実施形態は、多重動作周波数が望まれる、どんな装置においても使用され得ることがさらに理解される。さらに、本発明の実施形態は、先述したように、記憶トランザクションを同期するため以外の適用のための記憶装置において使用され得る。
【００４２】
図９は、図２の記憶装置２００を有するコンピュータ回路９０２を含むコンピューターシステム９００のブロック図である。コンピュータ回路９０２は、記憶装置にデータを書き込んだり、および記憶装置からデータを読み込んだりする機能を提供するために、アドレスバス、データバスおよび制御バスを通じて記憶装置２００に接続されるのが典型的である。コンピュータ回路９０２は、例えば、特定の計算やタスクを行うために特定のソフトウェアを実行する機能のような、様々な演算機能を達成するための回路を有する。さらには、コンピューターシステム９００は、例えば、キーボードまたはマウスのような、操作者がコンピューターシステムとのやりとりを可能にするコンピュータ回路９０２に接続される１以上の入力装置９０４を有する。コンピューターシステム９００はさらに、例えば典型的には、プリンタおよびビデオ端末を含む出力装置のようなコンピュータ回路９０２に接続される１以上の出力装置９０６を有するが典型的である。１以上のデータ記憶装置９０８はさらに、外部の記憶媒体（示していない）からのデータを記憶しまたは検索するために、コンピュータ回路９０２に接続されるのが典型的である。典型的な記憶装置９０８の例としては、ハードディスクおよびフロッピー（登録商標）ディスク、テープカセット、読み取り専用のコンパクトディスク（ＣＤ−ＲＯＭ）記憶媒体、および読み書き用コンパクトディスク記憶媒体（ＣＤ−ＲＷ）、デジタルビデオディスク（ＤＶＤ）を含む。
【００４３】
先述から、本発明の特定の実施形態は、例示の目的で明細書中に記載されたけれども、本発明の精神および範囲を逸脱することなく、様々な修正がなされ得ることが理解される。例えば、上述される多くの構成要素は、デジタル回路またはアナログ回路のどちらか一方、またはその両方の組合せを使用して実施され得、さらには、必要に応じて、適切な処理回路上で実行するソフトウェアを通して理解され得る。したがって、本発明は添付された特許請求の範囲以外によっては制限されない。
【図面の簡単な説明】
【００４４】
【図１】従来の遅延ロックドループの機能ブロック図である。
【図２】本発明の一実施形態に従った、遅延クロック発生器を有する同期記憶装置を示す機能ブロック図である。
【図３】本発明の一実施形態に従った、遅延クロック発生器の機能ブロック図である。
【図４】図３の遅延クロック発生器の動作中に生成される様々な信号を示す信号タイミング図である。
【図５】本発明の一実施形態に従った、遅延クロック発生器の機能ブロック図である。
【図６】図５の遅延クロック発生器の動作中に生成される様々な信号を示す信号タイミング図である。
【図７】本発明の一実施形態に従った、遅延クロック発生器の機能ブロック図である。
【図８】図７の遅延クロック発生器の動作中に生成される様々な信号を示す信号タイミング図である。
【図９】図２の同期記憶装置を有するコンピューターシステムを示す機能ブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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