(57)【要約】３０乃至１００の範囲の相対誘電率を有する高誘電率材料から製造された下部誘電体基板30を含むＲＦフィルタ回路が記載されている。回路トポロジーを規定する導体パターン26が基板の表面上に形成される。
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【特許請求の範囲】
【請求項１】
３０乃至１００の範囲の相対誘電率を有する高誘電率材料から製造された下部誘電体基板(30)と、
少なくとも３０の相対誘電率を有する高誘電率材料から製造された上部誘電体基板(28)と、
下部基板の上部表面上に形成され、フィルタ回路パターン、第１の入出力ポート(16)および第２の入出力ポート(18)を規定する導体パターン(26または26’)とを具備しており、
上部基板と下部基板が導体パターンを挟んでストリップ線路回路を形成しているストリップ線路ＲＦフィルタ回路。
【請求項２】
共振回路入力(16)および共振回路出力(18)と、
少なくとも約３０の誘電率εrを有するセラミック基板(28)上に厚膜として形成された複数のストリップ線路フィンガ(12または40)とを具備し、前記ストリップ線路フィンガは共振回路の入力から出力までの信号路を横断するように位置されて、第１の接地平面部分と第２の接地平面部分との間に配置されている小型化された高周波共振回路。
【請求項３】
基板(28)の高誘電率材料は、チタン酸ジルコニウムまたはＭｇＯ-ＣａＯ-ＴＩＯ2を含んでいる請求項１または２記載の回路。
【請求項４】
フィルタ回路パターンは、インターディジタルフィルタ回路形状を規定する請求項１記載の回路。
【請求項５】
フィルタはバンドパス特性を有している請求項１記載の回路。
【請求項６】
さらに、ストリップ線路フィンガをカバーし、分離する厚膜誘電体層(60)を具備している請求項２記載の回路。
【請求項７】
各ストリップ線路フィンガは、第１の接地平面部分と第２の接地平面部分の少なくとも一方と電気的に接触している請求項２記載の回路。
【請求項８】
小さいグレインの導電性金属ペーストを供給し、それに続いてこのペーストを硬化して金属層をセラミック基板上に形成し、硬化されたペーストにより形成された金属層の部分を除去することにより各ストリップ線路フィンガがセラミック基板上に形成されている請求項２記載の回路。
【請求項９】
誘電体層は、厚膜の低損失積層を形成している請求項６記載の回路。
【請求項１０】
第１の接地平面部分と第２の接地平面部分の少なくとも一方は、セラミック基板の１つの表面上の接地平面からストリップ線路フィンガを含む反対側の表面までセラミック基板の側壁をラップアラウンドするように形成されたラップアラウンド部分によってストリップ線路フィンガに電気的に接触している請求項７記載の回路。
【請求項１１】
共振回路入力(16)および共振回路出力(18)を形成し、
少なくとも約３０の誘電率εrを有するセラミック基板(30)上に厚膜として複数のストリップ線路フィンガ(12または40)を形成するステップを含んでおり、前記ストリップ線路フィンガは共振回路の入力から出力までの信号路を横断するように位置されて、第１の接地平面(32)と第２の接地平面(34)との間に配置されている小型化された高周波共振回路の形成方法。
【請求項１２】
ストリップ線路フィンガをカバーし、分離する厚膜誘電体層(60)を形成するステップをさらに含んでいる請求項１１記載の方法。
【請求項１３】
第１の接地平面と第２の接地平面の少なくとも一方と電気的に接触している各ストリップ線路フィンガを形成するステップをさらに含んでいる請求項１１記載の方法。
【請求項１４】
小さいグレインの導電性金属ペーストを供給し、それに続いてこのペーストを硬化して金属層をセラミック基板上に形成し、硬化されたペーストにより形成された金属層の部分を除去することにより各ストリップ線路フィンガをセラミック基板上に形成するステップをさらに含んでいる請求項１３記載の方法。
【請求項１５】
誘電体層は、厚膜の低損失積層を形成している請求項１１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小型ＲＦストリップ線路線形位相フィルタに関する。
【背景技術】
【０００２】
廉価で軽量な高性能の集積フィルタバンクは、たとえば、最新のチャネライズド受信機およびエキサイタモジュール等のクリティカルなコンポーネントである。これらには、コストを下げるために高い生産率が必要なだけでなく、優れた性能を提供する小型化された廉価なフィルタ技術もまた必要である。
【０００３】
現在、小型のＵＨＦ、ＲＦおよびマイクロ波回路、とくに、フィルタの製造は本質的に、集中キャパシタ（“Ｃｓ”）およびインダクタ（“Ｌｓ”）が１つのフィルタを構成するために使用される“集中回路素子”技術に基づいている。このようなフィルタは、たとえば、各フィルタを同調させるために必要とされる同調時間が著しく長いために高価である。さらに、このようなフィルタは比較的大きいフットプリント、高いＺディメンションの高さを必要とし、重量が比較的重い。
【０００４】
フィルタの小型化のための別の方法では、εr＝２４の仮定された相対誘電率を有するアルミン酸ランタン（ＬａＡｌＯ3）基板を使用している。これらのタイプの材料は過去に低温超伝導（“ＬＴＳ”）薄膜の成長においてのみ使用されていた。このような基板は高価であり、転位密度が高く、たとえば、εr≦２４等のいくぶん低い誘電率を有している。それらはその有効性が、たとえば小型の低温冷凍能力が存在する等の、ある空間適用等に制限されており、ここにおいて、このような分配された小型フィルタは、文献（“Compact Forward-Coupled Superconducting Microstrip Filters for Cellular Communication,”IEEE Transactions on Applied Superconducting,Volume 5,No.2,1995,pages 2656-2659）に記載されているように、著しく高い費用にもかかわらず重要な役割を果たしている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
現在の多チップマイクロ波モジュールは、アルミナ、デュロイド（Ｄｕｒｏｉｄ）または低温共焼結セラミック（ＬＴＣＣ）材料に基づいている。一般に、既知の厚膜金属の表面形態は、導体ペーストのかなり大きいグレイン寸法のためにあまり滑らかではない。
【０００６】
複雑な多層製造技術には、一般に、マイクロ波／ＲＦ回路テクノロジーの一部、またはＲＦ導電層を制御直流回路から物理的に分離する手段のいずれか、あるいはその両方として、しばしば誘電体積層と呼ばれる誘電体挿入層が必要とされる。ストリップ線路ＲＦまたはマイクロ波回路もまた回路誘電体層の電気的な部分である積層を必要とし、それは、このような層が低損失タンジェント（高いＱ）および一貫した高い、たとえば、１００以上の誘電率εrを有していなければならないことを意味する。
【課題を解決するための手段】
【０００７】
３０乃至１００の範囲の相対誘電率を有する高誘電率材料から製造された下部誘電体基板を含むＲＦフィルタ回路が提供される。回路トポロジーを規定する導体パターンは、基板の表面上に形成される。
【発明を実施するための最良の形態】
【０００８】
本発明のこれらおよびその他の特徴および利点は、添付図面に示されているその例示的な実施形態の以下の詳細な説明から明らかになるであろう。  
本発明の１実施形態は、一般に、３０．０．０乃至１００．０の範囲の高い誘電率を有する高誘電率セラミック上に構成可能な複雑な多層多チップモジュール（“ＭＣＭ”）を含む新しいクラスの小型でコンパクトのＵＨＦ、ＲＦおよびマイクロ波回路ならびにＭＩＣに対する新しいクラスの小型のＲＦ／マイクロ波ストリップ線路フィルタを提供する。本発明は１実施形態において、小型ＲＦ／マイクロ波回路を得るために３０乃至１００の範囲の誘電率を有する高誘電率のセラミック上において“分布された素子”を使用する。本発明の１実施形態では、このような回路を高い誘電率のセラミック上に製造する多層厚膜プロセスが開示されている。
【０００９】
本発明の実施形態は、以下の特徴の１以上を含んでいる：
ベッセルおよび、またはガウスのような伝達関数を有する通常のフィルタと比較されたときに改良されたフィルタ応答特性を生成することのできるストリップ線路線形位相バンドパス（“ＢＰ”）フィルタに対する新しい設計
３０乃至１００の範囲の誘電率を有する適切な高誘電率セラミック材料の識別および適用
さらに高い導電率を有する新しいペーストまたはインクを含む精密な厚膜技術、ストリップ線路フィルタおよびその他のストリップ線路回路の製造に必要とされる新しい厚膜低損失積層技術を生成することのできる新しいレーザバイア（ｖｉａ）および新しいレーザウインドウ技術の開発
ストリップ線路回路技術に適したラップアラウンド接地設計。
【００１０】
マイクロストリップ線路／ストリップ線路の長さおよび幅は共に、高誘電率の基板を使用したときに減少するので、結果的に生じた線路幅の減少のために回路のマイクロ波損失（挿入損失）が増加するというのは一般的な誤解である。ほとんどの場合において、長さの減少が導体幅の減少に関連した余分な損失を補償する。（１／４λg＠５ＧＨｚ）の長さの５０オームマイクロストリップ線路の性能が３つの異なった基板、すなわち、１実施形態においては、たとえば、商品名ＣＤ-４０としてカウンティスラボラトリーズ社により生成されたチタン酸ジルコニウムの高誘電率セラミックの化合物からなるセラミックである約３０乃至１００の範囲のεrを有する高誘電率材料に関してシミュレートされている。表１には、たとえば、εr＝３９を有するこのようなセラミックと、εr＝９．９を有するアルミナと、εr＝２．９９を有するデュロイドとを使用するフィルタ素子の比較をシミュレートした結果が示されている。この表１はこのシミュレーションの結果を要約したものであり、高誘電率材料は最高の導体損失（ｄＢ／インチ）を有するが、その合計線路損失（挿入損失）は他の２つの線路とほとんど同じであることを示している。これは少なくとも部分的に、高誘電率の線路の長さが、たとえば、デュロイド線路等と比較して３分の１に減少するためである。表１は、ストリップ線路ではなくマイクロストリップ線路に関して行われたシミューレーションデータを示している。マイクロストリップ線路において、伝播モードは真のＴＥＭではなく（不均一な媒体、すなわち、エアインターフェースのせいで）、単なる擬似ＴＥＭに過ぎないため、εr eff  はεr  とは異なっている。しかしながら、ストリップ線路においては、媒体は均一であり、真のＴＥＭフィールドをサポートする。したがって、εr  はその動作を表すことができる。フリンジ電界の影響を考慮した実効誘電率を定義する必要がある。εrとεr eff  との間の相違は、いわゆる“充填ファクタ”によって決定される。金属の厚さはデュロイドに対して０．４ミルでシミュレートされ、他の２つの基板に対しては０．２ミルでシミュレートされた。
【表１】
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【００１１】
本発明の１実施形態は、一般的に、たとえば、線形位相バンドパス（“ＢＰ”）フィルタ等において使用されることのできる共振器に対する新しい設計に関し、とくに、高誘電率セラミック基板上におけるこのような回路およびフィルタの製造に関する。通常のフィルタは、信号に歪を与える可能性のある非線形の位相対周波数特性を有している。線形位相フィルタ、すなわち、時として一定グループ遅延フィルタと呼ばれるフィルタは、周波数に関して比較的線形の位相変化を有し、したがって信号に対してそれ程大きい歪を与えない。１実施形態では、ガウスまたはベッセル-トンプソンに基づいた通常の方法より優れたフィルタ性能を得ることができる。１実施形態においては、まさに線形の位相応答特性をフィルタバンドパス内に維持しながら、非常に急峻な減衰スカートを有する、たとえば、＋／−０．５度の線形位相伝達関数を有するフィルタを生成することが可能である。１実施形態では、フィルタトポロジーは、たとえば、７次のタップ付きインターディジタル設計であってよい。
【００１２】
例示２よって説明すると、本発明の１実施形態による線形位相のインターディジタルフィルタは、マイクロチップ上に集積されたマイクロ波受信機に対する無線周波数集積フィルタ（ＲＦＩＦ）マイクロ波集積回路（ＭＩＣ）において使用されることができる。このようなフィルタは、１００ＭＨｚのＢＷにわたって（＋／−３）度の位相線形性を有するほぼ１４００ＭＨｚの中心周波数を有するように設計されている。例示的なフィルタは、（０．３４”×０．３４”×０．０５”）の小さいフットプリントを有し、その製造費用は廉価である。
【００１３】
次に図１を参照すると、本発明の特徴によるストリップ線路フィルタ回路10の例示的な実施形態が示されている。図１のａは、上部および下部基板28、30を含み、ストリップ線路導体パターン26が下部基板30の上部表面30A上に形成されているフィルタ構造の概略的な側断面図である。基板28、30は、チタン酸ジルコニウムのような、εrが３０乃至１００の範囲内の高い誘電率を有する材料から製造される。この目的に適した別の材料はＭｇＯ-ＣａＯ-ＴｉＯ2である。１つの例示的な実施形態において、基板28、30は２５ミルの公称的な厚さを有している。
【００１４】
図１のｂは、上部基板28が図１のａのライン１Ｂ−１Ｂによって示されているように除去された構造の概略上面図である。図１のｂは、本発明のこの実施形態に対する例示的な導体パターン26を示している。パターン26は第１のパターン部分11および第２のパターン部分19を含んでいる。フィルタ回路10は、入出力（Ｉ／Ｏ）ポート16およびＩ／Ｏポート18を有している。第１のパターン部分11は、第１のラップアラウンド接地平面部分14に電気的に接続された複数の横断ストリップ線路フィンガ12と、ポート16、18とを含んでいる。第２のパターン部分19は、ラップアラウンド接地平面部分22に接続された複数の横断ストリップ線路フィンガ20と、ポート16、18とを含んでいる。第１のパターン部分11のストリップ線路フィンガ12は第２のパターン部分19のストリップ線路フィンガ20と交互にインターリーブされて配置されている。基板28、30の外側表面上には、フィルタ回路接地平面として機能するように導電性の外側層32、34が形成されている。
【００１５】
第１および第２のパターン部分11、19は、よく知られている厚膜付着技術を使用して、たとえば、デュポン社によりＱＧ１５０の名称で製造されている、たとえば、微細粒子の金ペースト等を使用して形成されてもよい。ペーストは下部基板30に供給され、このペーストを固まらせるために加熱されることができ、その後、技術的によく認識されているように、硬化されたペーストは、たとえば、フォトリソグラフィック技術等を使用してエッチングされ、フィンガ12、20および接地平面部分14、22を形成することができる。その代わり、ペーストは、一方の側面上にフィンガを形成し、他方の側面上に接地平面を形成するために２段階プロセスで基板30の両表面に供給されることができ、これもまたバイア接続48、50を受ける開口を形成するためにエッチングされることができる。
【００１６】
次に図２を参照すると、ストリップ線路フィルタ回路10’の別の実施形態が示されている。この回路10’は図１の実施形態のように高誘電率の上部および下部基板28、30を備えている。回路10’は、複数の横断ストリップ線路フィンガ40および複数の交互にインターリーブで配置された横断ストリップ線路フィンガ42を含んでいる下部基板30の上部表面上に形成されたストリップ線路導体パターン26’を備えており、各横断ストリップ線路フィンガ40は図２のａに示されているようにバイア48を通って接地平面34に接続され、交互に配置された各横断ストリップ線路フィンガ42はバイア接続50によって接地平面34に接続されている。外側の接地平面部分、たとえば、導体層33A、33Bは、基板構体の側面上に形成される。
【００１７】
図１および２の実施形態はストリップ線路ＲＦフィルタ回路を示しているが、マイクロストリップＲＦフィルタ回路はまた本発明の特徴にしたがって製造されることができる。この場合、上部基板28は除去される。結果的に得られたマイクロストリップ回路は、寸法において従来技術のマイクロストリップ回路より小さい利点を有するが、しかしストリップ線路の実施形態ほど大幅な小型化を行うことはできない。
【００１８】
ストリップ線路ＲＦおよびマイクロ波回路は典型的に、電気的に回路誘電体層の一部である積層を使用し、これは、このような層が低損失タンジェント（高いＱ）と一貫した誘電率とを有していなければならないことを意味している。高誘電率セラミック材料上への適用に適した誘電体ペーストまたはインクが識別されている。次に図３を参照すると、たとえば、図１のｂおよび図２のｂに示されている種類の基板30が示されている。この基板30上において、たとえば、デュポン社により名称ＱＭ４４として製造されている高いＱの誘電体ペーストの層60がフィンガ40、42上に供給され、接地平面32をその表面上に含むセラミックの上部基板28がこの誘電体層60上に配置されたときに積層を形成し、構体全体が一緒に積層にされる。図３は図１による１実施形態を示したものであるが、この図３に示されているように、誘電体層60はストリップ線路フィンガ40の中間が入力16および出力18に接続されるように実質的に全てのストリップ線路フィンガ40、42をカバーしなければならない。同様に、ストリップ線路フィンガ12および20の本質的に同じ部分は誘電体ペースト層60によりカバーされる。
【００１９】
次に図４および５を参照すると、本発明の実施形態をバッチで一括製造する方法が示されている。図４に示されているように、下部セラミック基板30は、その上に複数の回路素子10’を形成されることができ、これら複数の回路素子10’はそれぞれ、たとえば、図２に示されたパターン26’と、バイアとを含み、このバイアは、セラミック材料の砕けやすい性質を考慮した任意の適切な手段、たとえば、エッチングまたはレーザカットによって基板30を貫通するように形成されてもよい。図５は、誘電体ペースト60が供給され、たとえば、誘電体ペースト60を、硬化されるときに接着剤および誘電体として使用して、下部基板30に対して積層にされた後に、この下部基板30上に配置された上部基板28を示している。上部基板28は、それを貫通して形成された複数のウインドウ90および92と、ここで説明されている組立てプロセス中に上部基板80を下部基板30と整列させる複数の整列スリット82とを有している。その後、上部および下部基板28、30は、適切に切目を入れられて、複数のフィルタ素子に分割されることが可能であり、ウインドウ90と１／２のウインドウ92が、各導体パターン26’への接続が形成されることのできるＩ／Ｏ開口を規定する。
【００２０】
本発明の１実施形態によると、導体ペーストは、平滑な表面を提供するだけでなく、結果として金属導電性を２倍改善し、それによってＲＦ回路の回路損失がほぼ２倍減少するように選択された。別の関連した処理ステップには、厚膜の炉の温度プロフィールの最適化が含まれる。例示的なプロフィールは、３０分間で室温から８７５℃まで変化し、３０分間で室温に低下する線形プロフィールであってもよい。このような最適化された温度プロフィールは、高誘電率セラミックを導体ペーストと共に使用することを容易にする。
【００２１】
レーザドリルによるバイア穿孔技術は、接地間接続のための接地または金属層の間の垂直接続を形成するために高誘電率セラミック基板および積層の両者に対して使用されることが好ましい。レーザドリル法は、高誘電率セラミック基板にウインドウ開口をあけるために開発されたものであり、たとえば、ラップアラウンド接地ストリップ線路フィルタをバッチモードで製造するために使用される。１つの例示的なレーザドリルプロセスは次のとおりである。ＡＣＯ２レーザは、高誘電率セラミックに適したパルスパワーおよびデューティサイクルでプログラムされる。基板をレーザスラグから保護するために、基板がポリビニルアセテート（ＰＶＡ）または別の適切な水溶性コーティングで被覆される。被覆された基板は１０分間９０℃で焼成される。その後、基板はレーザに負荷され、穴パターンがレーザ加工される。その後、ＰＶＡを除去するために、基板が脱イオン水中に浸漬され、それに続いてふきつけ乾燥（ｂｌｏｗ−ｄｒｙ）される。
【００２２】
本発明の１実施形態においては、低損失の誘電体ペーストまたはインクは、層60を形成するためにその処理といっしょに使用される。このような低損失の誘電体インクは、高誘電率のセラミック材料上での適用に適している。
【００２３】
小型フィルタ、たとえば、Ｌバンドのバンドパスフィルタ等を構成するための本発明の実施形態は、カウンティスラボラトリーズ社から入手可能なＣＤ-４０およびＣＤ-１４-のような、廉価な厚膜処理にそれら自身が適しているタイプの高誘電率セラミックを使用することにより低コストで、フットプリントを非常に小さいものにする。
【００２４】
本発明の１実施形態によると、高誘電率セラミックを使用することにより、ストリップ線路を使用するフィルタ素子の小型化が可能になる。その材料はまた、マイクロストリップフィルタその他の回路コンポーネントの製造のために選択されてもよい。
【００２５】
したがって、本発明の例示的な実施形態は、小型化された高周波共振回路およびこのような装置を形成する方法とを含んでおり、この装置は、共振回路入力および共振回路出力と、少なくとも約３０εrの誘電率を有するセラミック基板上に厚膜として形成された複数の導電性フィンガとを具備し、このセラミック基板は共振回路の入力から出力までの信号路を横断するように位置されており、また、第１の接地平面と第２の接地平面との間に配置されている。この装置はまたストリップ線路フィンガをカバーし、分離する厚膜誘電体層を備えており、各ストリップ線路フィンガは第１の接地平面と第２の接地平面の少なくとも一方と電気的に接触している。各ストリップ線路フィンガは、小さいグレインの導電性金属ペーストを供給し、それに続いてこのペーストを硬化して金属層をセラミック基板上に形成し、硬化されたペーストにより形成された金属層の部分を除去することによりセラミック基板上に形成されることができる。誘電体層は、厚膜の低損失積層を形成することができる。第１の接地平面と第２の接地平面の少なくとも一方は、セラミック基板の１つの表面上の接地平面からストリップ線路フィンガを含む反対側の表面までセラミック基板の側壁をラップアラウンドするように形成されたラップアラウンド部分によってストリップ線路フィンガに電気的に接触することができる。
【００２６】
上述した実施形態は、本発明の原理を表すことのできる可能な特定の実施形態の単なる例示に過ぎないことが理解される。当業者はこれらの原理にしたがって、本発明の技術的範囲を逸脱することなく別の構成を容易に考案することが可能である。
【図面の簡単な説明】
【００２７】
【図１】本発明によるストリップ線路フィルタ回路の１実施形態の簡単化された断面図および例示的なインターディジタル回路パターンをラップアラウンド接地構造と共に示すために上部基板が除去された状態のこの回路の概略上面図。
【図２】本発明によるストリップ線路フィルタ回路の別の実施形態の簡単化された断面図およびインターディジタルストリップ線路フィルタの別の実施形態の一部の概略平面図を示す、上部基板が除去された状態のこの回路の概略上面図。
【図３】厚膜の高誘電率積層が設けられた状態の図２の実施形態の概略図。
【図４】図１の実施形態にそれぞれしたがっている複数のインターディジタルストリップ線路回路素子を含む下部基板の概略図。
【図５】本発明の１実施形態による上部基板の概略図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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