(57)【要約】本発明におけるシステム開発目的は、発止させるパルス列の位相をグリッチやスプリアスパルスやデューティサイクルのスプリアス的変化なしで任意に変化させられるようにすることにある。この目的を達成すべく、本ゲート済周期波形発生システムにおいては、可調位相周期波形を発生させる発生器と、この周期波形の位相に基づき遅延イネーブル信号を提供するデバイスと、遅延イネーブル信号及び可調位相周期波形に基づきゲート済周期波形を発生させる論理素子と、を設け、遅延イネーブル信号によりゲート済周期波形をその不要変化なしで発止可能としている。
2006525750.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）可調位相周期波形を発生させる発生器と、
（ｂ）この周期波形の位相に基づき遅延イネーブル信号を提供するデバイスと、
（ｃ）遅延イネーブル信号及び可調位相周期波形に基づきゲート済周期波形を発生させる論理素子と、
を備え、遅延イネーブル信号によりゲート済周期波形をその不要変化なしで発止可能としたゲート済周期波形発生システム。
【請求項２】
請求項１記載のシステムにおいて、上記発生器が可調位相周期波形について複数通りの位相を発生させ、上記遅延イネーブル信号提供デバイスが上記発生器から位相情報を受け取り受け取った位相情報に基づき遅延イネーブル信号を発生させるシステム。
【請求項３】
請求項１記載のシステムにおいて、更に、複数通りの波形のうち何れかを選択するセレクタを備えるシステム。
【請求項４】
請求項３記載のシステムにおいて、上記セレクタがマルチプレクサであるシステム。
【請求項５】
請求項１記載のシステムにおいて、上記遅延イネーブル信号提供デバイスが複数個のイネーブリング論理素子を有し、これらイネーブリング論理素子によって複数通りの遅延経路のうち何れかをイネーブルにするシステム。
【請求項６】
請求項５記載のシステムにおいて、本来のイネーブル信号を基準としてその位相が定められている複数通りのクロック用に上記複数通りの遅延経路を用いるシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子的画像形成システムに関し、特に、グリッチやスプリアスパルスを発生させることなく厳正なシステムクロックを発止させる技術に関する。
【背景技術】
【０００２】
一連の論理レベルパルスを発生させるには、普通、連続的パルス列と正論理イネーブル信号との論理ＡＮＤ演算を行えばよい。ターンオン時やターンオフ時におけるパルス短縮やグリッチの発生を防止するには、ローレベルからハイレベルへまたハイレベルからローレベルへのイネーブル信号の遷移を、パルス列がローレベルであるときに行わせるべきである。
【０００３】
ここに、連続的パルス列の位相が変化したならそれに応じてイネーブル信号の位相を変化させねばならないが、イネーブル信号を発生させる論理回路は、通常は、固定位相非可調システムクロックに従い動作している。そのため、パルス短縮やグリッチが発生しないようイネーブル信号の位相を変化させる機構が、必要とされている。
【発明の開示】
【０００４】
本発明はイネーブル信号の位相を変化させる機構を指向している。簡潔にまとめると、本発明の一実施形態に係るゲート済周期波形発生システムにおいては、（ａ）可調位相周期波形を発生させる発生器と、（ｂ）この周期波形の位相に基づき遅延イネーブル信号を提供するデバイスと、（ｃ）遅延イネーブル信号及び可調位相周期波形に基づきゲート済周期波形を発生させる論理素子と、を設け、遅延イネーブル信号によりゲート済周期波形をその不要変化なしで発止可能としている。
【０００５】
なお、好適な実施形態に関する以下の詳細な説明及び別紙特許請求の範囲の記載を検討しまた別紙図面を参照することによって、ここに述べたものも述べていないものも含め、本発明の実施形態、目的、構成要素及び利点をより明瞭に理解認識できよう。
【発明を実施するための最良の形態】
【０００６】
図１に、それぞれ９０°ずつその位相が異なり図２に示すイネーブル遅延用論理回路１０に入力される４通りのコアクロックと、６４通りの自走クロック位相ＰＵＬＳＥ＿ＴＲＡＩＮ＿ＰＨＡＳＥ＿０〜ＰＵＬＳＥ＿ＴＲＡＩＮ＿ＰＨＡＳＥ＿６３とを示す。ＰＵＬＳＥ＿ＴＲＡＩＮ＿ＰＨＡＳＥ＿０はＣＯＲＥ＿ＣＬＫ＿０と同相である。一連の位相ＰＵＬＳＥ＿ＴＲＡＩＮ＿ＰＨＡＳＥ＿０〜ＰＵＬＳＥ＿ＴＲＡＩＮ＿ＰＨＡＳＥ＿６３は、それぞれその前の位相に対して、クロック１／６４周期分ずれている。これらの位相は図２に示すマルチプレクサ２０に入力される。
【０００７】
図２に、外部で発生させたＥＮＡＢＬＥ信号を遅延させＧＡＴＥＤ＿ＰＵＬＳＥ＿ＴＲＡＩＮ信号を提供する遅延用論理回路１０を示す。コントロールバス３０からの信号は、どの位相のパルス列を通過させるかを選択するためマルチプレクサ２０にて使用されており、また、ＧＡＴＥ＿０、ＧＡＴＥ＿１６、ＧＡＴＥ＿３２、ＧＡＴＥ＿４８、ＧＡＴＥ＿５６それぞれに係る遅延経路のうち１個をイネーブルにするためゲート制御用論理回路４０にて使用されている。注記すべきことに、イネーブルになるのはこれらの経路のうち１個だけで残りの経路はディスエーブルとなり、ディスエーブルにされた経路からＯＲゲート６０への論理出力値は０になる。また、信号ＧＡＴＥ＿０に係る遅延経路に設けられているＡＮＤゲート７０によって許可されるとシステムイネーブル信号はこれを通り抜けフリップフロップ８０に達する。フリップフロップ８０にてクロックとして用いられているのはＣＯＲＥ＿ＣＬＫ＿９０の立ち下がりエッジであるから、この遅延経路ではシステムイネーブル信号がクロック３／４周期分だけ遅延されることになる。フリップフロップ８０の出力はＯＲゲート６０更にはＡＮＤゲート９０に供給され、選択した位相に係るパルス列に対するイネーブル／ディスエーブル制御に用いられる。
【０００８】
信号ＧＡＴＥ＿１６に係る遅延経路に設けられているＡＮＤゲート１００によって許可されるとシステムイネーブル信号はこれを通り抜けフリップフロップ１１０に達する。フリップフロップ１１０にてクロックとして用いられているのはＣＯＲＥ＿ＣＬＫ＿０の立ち上がりエッジであるから、この遅延経路ではシステムイネーブル信号がクロック１周期分まるまる遅延され、選択した位相に係るパルス列に対しＡＮＤゲート９０が実行するイネーブル／ディスエーブル制御がこれに応じて遅延される。ＧＡＴＥ＿３２、ＧＡＴＥ＿４８、ＧＡＴＥ＿５６それぞれに係る遅延経路について以上と同様の分析を行うと、ＡＮＤゲート９０によるイネーブル／ディスエーブル制御の遅延時間が順にクロック周期の１．２５倍、１．５倍、１．７５倍となることがわかる。これらの遅延経路に係るフリップフロップもフリップフロップ８０、１１０と実質同様の遅延発生機能を有しているのであるが、ここでは仔細部分に立ち入らないことを了承されたい。注記すべきことに、これらの経路それぞれに２個のフリップフロップが設けられているのは遅延時間を増やすためである。この点については本件技術分野における習熟者（いわゆる当業者）であれば即座に理解されるであろう。
【０００９】
図３に、外部で発生したＥＮＡＢＬＥ信号を遅延させＧＡＴＥＤ＿ＰＵＬＳＥ＿ＴＲＡＩＮ信号を提供する別の遅延用論理回路１２０を示す。この図に示した論理回路は図２に示したものと類似した構成を有しているが、その遅延経路には相違点がある。即ち、ＧＡＴＥ＿０、ＧＡＴＥ＿１６、ＧＡＴＥ＿３２、ＧＡＴＥ＿４８、ＧＡＴＥ＿５６に係る信号経路における遅延時間が、順にクロック周期の１．２５倍、１．５倍、１．７５倍、２倍、２．２５倍になっている。明瞭化のため、論理回路コンポーネント２０、３０、６０及び９０としては図３でも図２と同様のコンポーネントを用いている。他の部品についても、当業者であれば、図示されているフリップフロップを用いこの新たな遅延時間がどのように実現されているかを即座に認識できるであろうから、ここでは詳細には説明しないこととする。
【００１０】
図４に図２におけるタイミングを示す。この例では、ＥＮＡＢＬＥ信号を外部発生させる論理回路（図示せず）にてＣＯＲＥ＿ＣＬＫ＿０をクロックとして用いており、また、ゲート制御用論理回路４０がＧＡＴＥ＿０に係る信号経路を選択するようＣＮＴＬ＿ＢＵＳの値を定めてある。この場合に発生するＤＥＬＡＹＥＤ＿ＥＮＡＢＬＥ信号はＣＯＲＥ＿ＣＬＫ＿０に対しクロック３／４周期分遅延した信号となる。そのため、ＤＥＬＡＹＥＤ＿ＥＮＡＢＬＥに応じたＡＮＤゲート９０出力値遷移が発生するのは信号ＭＵＸ＿ＯＵＴがローであるときであるから、信号ＧＡＴＥＤ＿ＰＵＬＳＥ＿ＴＲＡＩＮを発止させる際のパルス短縮やグリッチの発生を事々に妨ぐことができる。
【００１１】
以上、ある特定の好適な実施形態を参照しつつ本発明について詳細に説明したが、本発明の技術的範囲及びその神髄から逸脱することなく変形や変更を施すことが可能であることを、理解されたい。
【図面の簡単な説明】
【００１２】
【図１】本発明にて使用される各種クロック及び位相を示すタイミングチャートである。
【図２】本発明にてゲート済パルス列の発生に使用される論理回路を示す論理回路図である。
【図３】図２に示したものに代わる実施形態を示す図である。
【図４】図２に示した論理回路におけるタイミングチャートである。
【符号の説明】
【００１３】
１０，１２０  イネーブル遅延用論理回路、２０  マルチプレクサ、３０  コントロールバス、４０  ゲート制御用論理回路、６０  ＯＲゲート、７０，９０，１００  ＡＮＤゲート、８０，１１０  フリップフロップ。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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2006525750.tif 000008