(57)【要約】４相相関器（２）を含む周波数検出器（１０）を具備し、データおよびクロック再生で使用される位相ロックループ（１）であり、周波数検出器を構成する４相相関器（２）は、入力信号（Ｄ）と同じビットレートを有する信号によって制御される第１のマルチプレクサ（３１）および第２のマルチプレクサ（３２）に接続されたダブルエッジクロック式双安定回路（２１，２２，２３，２４）と、第１のマルチプレクサ（３１）により供給される第１の信号ペア【数１】2006505985.tif 000010および第２のマルチプレクサ（３２）により供給される第２の信号ペア【数２】2006505985.tif 000011によって制御される位相検出器（ＤＦＦ）と、を含む。
2006505985.tif 000002
【特許請求の範囲】
【請求項１】
非平衡型４相相関器を含む周波数検出器を具備する位相ロックループであって、
前記４相相関器は、入力信号と同じビットレートを有する信号によって制御される第１のマルチプレクサおよび第２のマルチプレクサに結合されたダブルエッジクロック式双安定回路を含む周波数検出器と、前記第１のマルチプレクサにより供給される第１の信号対および前記第２のマルチプレクサにより供給される第２の信号対によって制御される位相検出器と、を具備する位相ロックループ。
【請求項２】
前記周波数検出器は、前記第１のマルチプレクサに結合された第１のダブルエッジクロック式双安定回路のペアと、前記第２のマルチプレクサに結合された第２のダブルエッジクロック式双安定回路のペアと、を具備し、
前記第１および第２のペアはそれぞれに互いに直交する位相偏移信号が供給され、前記入力信号と前記互いに直交する位相偏移信号との間の位相差を表す前記第１の信号ペアおよび前記第２の信号ペアを供給することを特徴とする請求項１に記載の位相ロックループ。
【請求項３】
前記位相検出器は、前記第１の信号ペアを受信し、前記第２の信号ペアによってクロックされるＤ型フリップフロップを具備し、
前記第２の信号ペアが第１のトランジスタペアのそれぞれのゲートへ入力され、前記第１のトランジスタペアを流れる電流のオン状態またはオフ状態を決めることを特徴とする請求項１に記載の位相ロックループ。
【請求項４】
前記第１のトランジスタペアを流れる電流は、第２のトランジスタペアにバイアスをかけ、
前記第２のトランジスタペアは、前記第１の信号ペアを受信し、前記入力データ信号とクロック信号との間の周波数誤差を表す出力信号を発生することを特徴とする請求項３に記載の位相ロックループ。
【請求項５】
前記互いに直交する位相偏移信号は、電圧制御発振器によって発生されることを特徴とする請求項２に記載の位相ロックループ。
【請求項６】
前記誤差信号は、加算器に結合された第１のローパスフィルタに結合された第１のチャージポンプを介して前記電圧制御発振器の粗調整入力へ入力されることを特徴とする請求項５に記載の位相ロックループ。
【請求項７】
微調整入力は、第２のローパスフィルタに結合された第２のチャージポンプに結合された位相検出器によって供給された信号により制御されることを特徴とする請求項６に記載の位相ロックループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非平衡型４相相関器を含む周波数検出器を具備する位相ロックループ（ＰＬＬ）に関する。
【背景技術】
【０００２】
ＰＬＬ回路は受信機をチューニングする最新式通信回路で普及している。通常、ＰＬＬは電圧制御発振器（ＶＣＯ）、周波数検出器を含む周波数制御ループ、および、位相検出器を含む位相制御ループを具備する。ＰＬＬの入力信号が高速の非ゼロ復帰（ＮＲＺ）ランダム信号であるとき、位相検出器と周波数検出器は入力信号のランダムな変化に対処するため難しい役割を担う。ＮＲＺ信号を用いたＰＬＬはデータおよびクロック再生回路（ＤＣＲ）と呼ばれることがよくある。変化の間に位相検出器および周波数検出器は、変化がみられないときに電圧制御発振器がロック状態から外されないように位相誤差情報および周波数誤差情報を保持しなければならない。
【０００３】
周波数検出器の従来の実施は、Ｃ．Ｇ．Ｙｏｏｎ、Ｓ．Ｙ．ＬｅｅおよびＣ．Ｗ．Ｌｅｅによる「周波数検出器のための４相相関器のデジタル方式ロジックインプリメンテーション（Ｄｉｇｉｔａｌ  Ｌｏｇｉｃ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｆ  Ｑｕａｄｒｉｃｏｒｒｅｌａｔｏｒｓ  ｆｏｒ  Ｆｒｅｑｕｅｎｃｙ  ｄｅｔｅｃｔｏｒｓ）」、ＩＥＥＥ  第３７回  回路とシステムに関するミッドウェストシンポジウム予稿集（ＩＥＥＥ  Ｐｒｏｃ．  ｏｆ  ３７ｔｈ  ＭｉｄＷｅｓｔ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ）、１９９４年、７５７−７６０頁に記載されているような４相相関器の概念である。非平衡型デジタル方式４相相関器のモデルは図１に示されるような非平衡型アナログ方式４相相関器である。アナログ方式４相相関器は、直交信号Ｉ，Ｑと入力信号ＩＮＰが供給される第１のミキサペアＭ１，Ｍ２を具備する。上記ミキサペアＭ１，Ｍ２の出力はローパスフィルタＬ１，Ｌ２のペアに結合され、これらのフィルタはそれぞれ信号ＶｉおよびＶｑを供給する。信号Ｖｉは微分回路Ｄ１へ入力される。信号Ｖｑおよび微分回路Ｄ１によって供給された信号は第３のミキサＭ３へ入力され、第３のミキサは、入力信号ＩＮＰと直交信号Ｉ，Ｑとの間の周波数誤差を表す信号ＦＤを発生する。上記の文献には、アナログ平衡型４相相関器のデジタル方式の実施が開示されている。デジタル方式の実施は、組み合わせ回路網に結合されたシングルエッジ型のフリップフロップを具備する。したがって、フリップフロップは直交入力とＤ入力信号の立ち上がりエッジとの間の位相偏移だけを検出し、この４相相関器がハーフレートまたは２＊Ｔビットで機能することを意味する。Ｔビットはハイまたはローの２値レベルの期間として定義される。さらに、４相相関器の組み合わせ部は、４相相関器によって供給される信号間の遅延、或いは、位相偏移を生じる６つのＡＮＤゲートおよび２つのＯＲゲートを具備する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上の点に鑑みて本発明の目的は上記の問題を解決することである。
【課題を解決するための手段】
【０００５】
本発明によれば、冒頭の段落に記載された装置であって、４相相関器が、入力信号と同じビットレートを有する信号によって制御される第１のマルチプレクサおよび第２のマルチプレクサに結合されたダブルエッジクロック式双安定回路を含む周波数検出器と、第１のマルチプレクサにより供給される第１の信号ペアおよび第２のマルチプレクサにより供給される第２の信号ペアによって制御される位相検出器と、を具備することを特徴とする装置によって達成される。本発明によれば、入力情報はクロック信号の立ち上がりエッジと立ち下がりエッジの両方で読まれ、入力情報がクロックの半周期毎に、すなわち、Ｔビットレートで読まれることを意味する。この特長は、クロック信号と双安定回路との間に直接的な結合を設けることにより、或いは、同じＴビットを有する入力信号を処理する間に得られる中間信号を使用することにより実施される。これは、双安定回路が、制御入力を有する組み合わせ回路、たとえば、Ｔビットの速度で動作するマルチプレクサと結合され得ることを意味する。さらに、位相検出器はダブルエッジ双安定回路を具備するので、Ｔビットの速度を持続する。さらに注目されるのは、１つの双安定回路を通る信号の遅延が従来技術において使用されているような３層の組み合わせ回路による遅延よりも小さくなると予想されることである。
【０００６】
本発明の一実施形態では、周波数検出器は、第１のマルチプレクサに結合された第１のダブルエッジクロック式双安定回路のペアと、第２のマルチプレクサに接続された第２のダブルエッジクロック式双安定回路のペアと、を具備し、第１のペアおよび第２のペアはそれぞれに互いに直交する位相偏移信号が供給され、入力信号と互いに直交する位相偏移信号との間の位相差を表す第１の信号ペアおよび第２の信号ペアを供給する。第１のマルチプレクサおよび第２のマルチプレクサは、入力信号と互いに直交する位相偏移信号との間の位相差を表す第１の信号および第２の信号を供給する。互いに直交する位相偏移信号は電圧制御発振器によって発生される。光ネットワーキングのような多数のアプリケーションにおいて、クロック再生は、特に、非ゼロ復帰（ＮＲＺ）信号のようにクロック情報が入力信号から失われるときに必要である。さらに、クロック再生回路は、実際には、直交信号、すなわち、互いに４５度の差でシフトした信号を供給する直交電圧制御発振器を有するＰＬＬである。ＰＬＬはまた位相検出器および周波数検出器を有する。マルチプレクサの出力は入力信号が変化してもその変化と変化の間に入力で同じ誤差が保持されるときに限り更新される。入力信号と直交クロック信号との間の位相差は正または負の量子化信号に変換される。この信号が正であるとき、クロックはその位相を増大させ、負の信号の場合、クロックはその位相を減少させる。
【０００７】
本発明の別の実施形態では、位相検出器は、第１の信号ペアを受け取り、第２の信号ペアによってクロックされるＤ型フリップフロップを具備し、この第２の信号ペアは第１のトランジスタペアのそれぞれのゲートへ入力され、上記第１のトランジスタペアを流れる電流のオン状態またはオフ状態を決める。第１のトランジスタペアを流れる電流は第２のトランジスタペアにバイアスをかけ、第２のトランジスタペアは第１の信号ペアを受け取り、入力データ信号とクロック信号との間の周波数誤差を表す出力信号を発生する。第２の信号ペアによれば、電流は第１のトランジスタのソースに流れるか、または、Ｖｃｃへ放出される。平衡状態において、周波数検出器の差動出力はゼロである。
【発明を実施するための最良の形態】
【０００８】
本発明の上記並びにその他の特長および効果は、添付図面を参照して本発明の典型的な実施形態の以下の説明から明らかになるであろう。
【０００９】
図２は本発明によるデジタル方式４相相関器の概略図である。４相相関器２は、入力信号Ｄと同じビットレートを有する信号によって制御されるマルチプレクサ３１，３２に結合され、両方のエッジでクロックされるダブルエッジクロック式双安定回路２１，２２，２３，２４を具備する。第１のマルチプレクサ３１に結合された第１のダブルエッジクロック式双安定回路２１，２２のペアと第２のマルチプレクサ３２に結合された第２のダブルエッジクロック式双安定回路２３，２４のペアは、それぞれ互いに直交する位相偏移信号ＣＫＱおよびＣＫＩが供給され、入力信号Ｄと互いに直交する位相偏移信号ＣＫＱ，ＣＫＩとの間の位相差を表す第１の信号ペア
【数１】
2006505985.tif 000003
および、第２の信号ペア
【数２】
2006505985.tif 000004
を供給する。ここで、双安定回路はフリップフロップまたはラッチでもよいことを指摘しておく。例示の目的のため、図２には、Ｄ型ラッチを使用する実施が示されている。互いに直交する信号は図５に示された電圧制御発振器ＶＣＯによって生成される。
【００１０】
ラッチとマルチプレクサの組み合わせは、入力信号Ｄの両方の変化でクロックされるラッチとして動作する。入力信号Ｄの変化は、Ｔビットレートで２個の直交信号ＣＫＱおよびＣＫＩによってサンプリングされる。マルチプレクサの出力は、入力信号Ｄの変化がその変化と変化の間に出力で同じ誤差を維持するときに限り更新される。第２の信号ペア
【数３】
2006505985.tif 000005
は位相検出器の出力であり、第１の信号ペア
【数４】
2006505985.tif 000006
は第２の信号ペアと直交する。入力信号ＤとＣＫＱ、並びに、入力信号ＤとＣＫＩとの間のそれぞれの位相差は、正または負の量子化信号に変換される。この信号が正であるとき、クロックはその位相を増加させ、負の信号の場合、クロックはその位相を減少させる。第１の信号ペア
【数５】
2006505985.tif 000007
をＱと表記し、第２の信号ペア
【数６】
2006505985.tif 000008
をＩと表記し、信号ＩおよびＱが差動信号であり、すなわち、実質的に１８０度の差で互いにシフトされていることに注意しよう。位相検出器は、第１の信号ペアＱを受け取り、第２の信号ペアＩによってクロックされるＤ型フリップフロップＤＦＦを具備する。第２の信号ペアＩは、第１のトランジスタペアＴ１，Ｔ２のそれぞれのゲートへ入力され、上記第１のトランジスタペアＴ１，Ｔ２を流れる電流ＩＯのオン状態またはオフ状態を決める。電流ＩＯはトランジスタＴ１，Ｔ２の共通ソースノードに結合された電流源によって生成される。第１のトランジスタペアＴ１，Ｔ２を流れる電流ＩＯは第２のトランジスタペアＴ３，Ｔ４にバイアスをかけ、第２のトランジスタペアＴ３，Ｔ４は第１の信号ペアＱを受信し、入力データ信号Ｄとクロック信号ＣＫＩ，ＣＫＱとの間の周波数誤差を表す出力信号ＦＤ＋，ＦＤ−を発生する。この出力信号ＦＤ＋，ＦＤ−をＦＤと表記することにする。アルゴリズムは図４に示されるように視覚化することが可能である。明らかに、考えられる４通りの状況は平衡位置へ向かって収束する。表１は４通りの状況を表し、周波数検出器のロジックを構築するため使用される。
【００１１】
図２に示されるように、第２の信号Ｉは、第１の信号ＱをサンプリングするＤ型ラッチＤＦＦをクロックするため使用される。Ｉの値に応じて、電流ＩＯは第１のトランジスタペアＴ１，Ｔ２のソースへ流れ込むことが可能であり、または、Ｖｃｃへ放出される。平衡状態において、Ｉが正であるとき、第１のトランジスタペアＴ１，Ｔ２はもはやアクティブ状態ではなく、周波数検出器の差動出力ＦＤはゼロである。この場合、位相検出器だけが位相補正に寄与する。
【表１】
2006505985.tif 000009
【００１２】
信号ＩおよびＱの平衡位置は図３に示された回転ホイールアナロジーを用いて表現される。位相がロックされているとき、ベクトルＩは正であり、安定し、＋１に等しく、Ｑベクトルは周期的に正の象限から負の象限へ入る。周波数検出器のための周波数誤差発生信号は図４を用いて説明され、以下のステップにより構成される。
‐  正のＱベクトルの場合にＩが負から正へ変化するとき、周波数検出器の出力にゼロ信号を発生させることにより周波数を維持する。
‐  負のＱベクトルの場合にＩが負から正へ変化するとき、周波数検出器の出力にゼロ信号を発生させることにより周波数を維持する。
‐  Ｉが正から負へ変化し、Ｑが正であるとき、周波数を増加させる（ＦＤ＝＋１）。
‐  Ｉが正から負へ変化し、Ｑが負であるとき、周波数を減少させる（ＦＤ＝−１）。
【００１３】
図４に示されるようにクロックが非常に遅い場合、２個の直交信号ＩおよびＱのペアは周波数差Δωに一致する角周波数で反時計回りに回転し、Ｑ信号の最高部に位置する信号Ｉの微係数が誤差信号を生じる。
【００１４】
クロックが非常に速い場合、２個の直交信号ＩおよびＱのペアは周波数差Δωに一致する角周波数で時計回りに回転し、１８０度の位相差信号で信号Ｑの最高部に揃う信号Ｉの微係数が誤差信号を生じる。
【００１５】
図５は、本発明において説明された周波数検出器１０を有するＰＬＬを示す。誤差信号ＦＤは第２の加算器８０に結合された第１のローパスフィルタ３０に結合された第１のチャージポンプ２０を介して電圧制御発振器ＶＣＯの粗調整入力Ｃへ入力される。周波数誤差信号ＦＤがＶＣＯの粗調整入力Ｃへ入力されるのは、ＶＣＯが入力信号Ｄと直交信号ＣＫＩおよびＣＫＱとの間の周波数差にできるだけ素早く適応する必要があるからである。ＶＣＯの微調整入力Ｆは、第２のローパスフィルタ５０に結合された第２のチャージポンプ６０に結合された位相検出器７０によって供給された信号ＰＤにより制御される。
【００１６】
一旦周波数がロックされると、周波数検出器の出力は、ＶＣＯが周波数情報を保持するように、その出力にゼロＤＣ信号を供給する。
【００１７】
本発明の範囲は本明細書に記載された実施形態に限定されないことに注意すべきである。本発明の保護範囲もまた請求項中の参照番号によって限定されない。単語「含む、具備する（ｃｏｍｐｒｉｓｉｎｇ）」は請求項中に挙げられていないその他の部品を除外しない。要素の前に置かれた冠詞（ａ，ａｎ）はこれらの要素が複数個であることを除外しない。本発明の一部を形成する手段は専用ハードウェアの形式とプログラム向けプロセッサの形式の両方で実施される。本発明は新しい特長のそれぞれ、または、特長の新しい組み合わせのそれぞれにある。説明の全体を通じて、信号Ｉ、ＱおよびＦは、＋１値によって表現されるオン状態と−１値によって表現されるオフ状態とを有するバイナリ信号であることが仮定されている。
【図面の簡単な説明】
【００１８】
【図１】従来技術による４相相関器を示す図である。
【図２】本発明によるデジタル方式４相相関器の概略図である。
【図３】回転ホイールとのアナロジーを用いて互いに直交する信号を示す図である。
【図４】本発明による周波数検出アルゴリズムを示す図である。
【図５】本発明で説明されるような周波数検出器を有するＰＬＬを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
2006505985.tif 000017
2006505985.tif 000018
2006505985.tif 000019