(57)【要約】プログラマブルロジックデバイス上で構成メモリ（２００）を実現するためのシステムおよび方法が開示される。たとえば、この発明の一実施例に従うと、双方向バッファ（２０４）は、メモリの列の部分（２０２）間において実現される。バッファ（２０４）は、メモリの列を通って拡張するデータ線（２１０）のためにバッファリングを提供し得る。
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【特許請求の範囲】
【請求項１】
プログラマブルロジックデバイスであって、
複数の部分に分割された構成メモリの列と、
前記構成メモリの列内に配置された１対のデータ線と、
前記部分の各々の間に配置され、前記バッファに隣接する前記部分の間に前記データ線を結合するよう適合されたバッファとを含む、プログラマブルロジックデバイス。
【請求項２】
前記構成メモリの列に結合され、前記データ線を介して前記構成メモリの列からデータを読出すよう適合される入出力回路をさらに含む、請求項１に記載のプログラマブルロジックデバイス。
【請求項３】
前記入出力回路はさらに、前記データ線を介して前記構成メモリの列にデータを書込むよう適合される、請求項２に記載のプログラマブルロジックデバイス。
【請求項４】
前記入出力回路はセンスアンプおよびデータバッファを含む、請求項２に記載のプログラマブルロジックデバイス。
【請求項５】
前記バッファは双方向である、請求項１に記載のプログラマブルロジックデバイス。
【請求項６】
前記バッファは、
前記データ線の各々に結合されたトライステートバッファと、
前記データ線に結合され、前記データ線上の電圧レベルを維持するよう適合されたキーパ回路と、
前記データ線に結合されたプルダウン回路とを含む、請求項１に記載のプログラマブルロジックデバイス。
【請求項７】
前記バッファは、前記データ線にそれぞれ結合され、前記データ線上のデータのために双方向バッファリングを提供するよう適合された２対のバッファを含む、請求項１に記載のプログラマブルロジックデバイス。
【請求項８】
前記部分は複数のメモリセルを含む、請求項１に記載のプログラマブルロジックデバイス。
【請求項９】
前記メモリセルは、６トランジスタ・スタティックランダムアクセスメモリセルである、請求項８に記載のプログラマブルロジックデバイス。
【請求項１０】
前記バッファは前記データ線上のデータをバッファリングするよう適合される、請求項１に記載のプログラマブルロジックデバイス。
【請求項１１】
集積回路内における構成メモリであって、
メモリの複数の部分的な列と、
前記メモリの部分的な列を通って経路指定される１対のデータ線と、
前記データ線を結合し、前記メモリの部分的な列間における前記データ線上のデータをバッファリングするための手段とを含む、構成メモリ。
【請求項１２】
前記データ線を介して前記メモリの部分的な列に対する読出および書込を行なうための手段をさらに含む、請求項１１に記載の構成メモリ。
【請求項１３】
前記結合手段および前記バッファリング手段が、前記データ線を介して、書込動作中の
前記読出および書込手段から読出動作中の前記読出および書込手段の方にデータを駆動することを可能にするための手段をさらに含む、請求項１１に記載の構成メモリ。
【請求項１４】
前記メモリの部分的な列をアドレス指定するための手段をさらに含む、請求項１１に記載の構成メモリ。
【請求項１５】
前記メモリの部分的な列の各々は、複数の行に配置された複数のメモリセルを含む、請求項１１に記載の構成メモリ。
【請求項１６】
プログラマブルロジックデバイス内に構成メモリを設ける方法であって、
メモリの複数の列を設けるステップを含み、前記列の各々はセグメントに分割され、前記方法はさらに、
前記メモリの列の各々を通る対応する１対のデータ線を設けるステップと、
前記データ線上のデータのためにデータバッファリングを提供するよう前記セグメント間に前記データ線を結合するステップとを含む、方法。
【請求項１７】
前記データバッファリングは双方向である、請求項１６に記載の方法。
【請求項１８】
前記データバッファリングは、書込動作中にデータ入出力バッファから前記データを駆動する、請求項１６に記載の方法。
【請求項１９】
前記データバッファリングは、読出動作中にデータ入出力バッファの方に前記データを駆動する、請求項１６に記載の方法。
【請求項２０】
前記セグメントの各々は、行に配置された複数のスタティックランダムアクセスメモリを含む、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
この発明は概して電気回路に関し、より特定的には、プログラマブルロジックデバイス内における構成メモリに関する。
【背景技術】
【０００２】
背景
プログラマブルロジックデバイスは、概して、その構成メモリに構成データを記憶することによって構成される。当該構成メモリは、構成データに基づいて信号を供給して回路素子（たとえば、マルチプレクサ）を制御し、当該回路素子が、プログラマブルロジックデバイス（たとえば、フィールドプログラマブルゲートアレイ、複合プログラマブルロジックデバイスまたはプログラマブル相互接続デバイス）の機能および動作を決定する。
【０００３】
たとえば、図１は、１ビットの構成データを記憶するのに用いられる従来の６トランジスタ・メモリセル（スタティックランダムアクセスメモリ（ＳＲＡＭ）セルとも称される）を示す。これらの種類のメモリセルは、構成メモリの列を形成するためにプログラマブルロジックデバイスを通じて分配され、相補対のデータ線（ビット線とも称され、図１においてＤＡＴＡおよびＤＡＴＡＮと明示される）によって接続される。各列におけるデータ線はデータ経路をもたらして、データをその列におけるメモリセルに書込み（コンフィギュアリングまたはプログラミングとしても公知である）、当該メモリセルから読出すことを可能にする。大型のプログラマブルロジックデバイスについては、データ線は、何千ミクロンもの長さであり得、何千ものメモリセルを接続し得る。
【０００４】
図１のメモリセルについての一般的な動作の点では、アドレス線を備えたその６個のトランジスタ（アクセスデバイスと明示）のうちの２つをオンに切換えることによって、メモリセルとの間でデータ（たとえば、１構成ビット）をやり取りすることができる。読出動作中、データ線（ＤＡＴＡ、ＤＡＴＡＮ）は、一般に、メモリセルのためのアクセスデバイスがオンに切換えられる前に高電圧状態にプリチャージされる。アクセスデバイスがオンに切換えられると、メモリセルはＤＡＴＡ線またはＤＡＴＡＮ線をローに引下げるが、これは、０または１がそれぞれメモリセルに記憶されていることを示す。
【０００５】
書込動作中、０または１のいずれがメモリセルに記憶されるべきかに応じて、データ線の一方がハイに駆動され、もう一方のデータ線がローに駆動される。次いで、アクセスデバイスがアドレス線によってオンに切換えられ、メモリセルの状態がデータ線の電圧レベルに基づいて設定される。メモリセルの読出または書込動作中、列における他のメモリセルへのアクセスデバイスをオフに切換えて、それらのメモリセルに対する意図せぬ読出または書込の発生を防止する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
構成メモリの従来の列の欠点は、データ線からの高い寄生抵抗および静電容量が、同じデータ線上にあるアクセスされない全メモリセルからのまとまった漏れ電流とともに、ソースから宛先まで（たとえば、メモリセルから読出感知回路まで、またはデータ入力バッファからメモリセルまで）で著しい電圧降下を引起すかもしれないことである。電圧降下は、アクセスされているメモリセルの安定性を低下させ、大型のプログラマブルロジックデバイスに対する読出または書込にエラーを引起すかまたはこれらを困難なものにするおそれがある。
【０００７】
この問題、たとえば、メモリセルの安定性に対する過剰設計などに対処する従来の技術は、プログラマブルロジックデバイスをより複雑にしつつ、大幅な回路面積の追加ならびに／または予想される品質および歩留まりの低下を引起す。結果として、プログラマブルロジックデバイス内のメモリに対するデータの読出または書込のための技術を向上させることが必要となる。
【課題を解決するための手段】
【０００８】
概要
プログラマブルロジックデバイス上でメモリを実現するためのシステムおよび方法がこの明細書中に開示される。たとえば、この発明の実施例に従うと、各々の間に双方向データ線バッファを備えた部分において、プログラマブルロジックデバイス内のメモリの列が実現される。当該バッファは、従来のいくつかの技術よりも、用いる面積が小さくてもよく、クリティカルなタイミングがより少なくてもよく、用いる制御信号がより少なくてもよいだろう。列内のメモリセルは安定させるために相応のサイズにされ得る。
【０００９】
当該技術は、デバイスサイズのファミリに適用されてもよく、これにより、メモリおよびバッファの付加的な部分を追加することによって、メモリセルへの悪影響を最小限にしつつメモリの列を長くすることができる。一実現例として、この明細書中に述べられる技術は、フィールドプログラマブルゲートアレイのために、セグメント化された構成可能なメモリデータ線に対する双方向バッファリングを提供し得る。
【００１０】
より特定的には、この発明の一実施例に従うと、プログラマブルロジックデバイスは、複数の部分に分割された構成メモリの列と、構成メモリの列内に配置される１対のデータ線と、当該部分の各々の間に配置され、バッファに隣接する当該部分間にデータ線を結合するよう適合されたバッファとを含む。
【００１１】
この発明の別の実施例に従うと、集積回路内の構成メモリは、メモリの複数の部分的な列と、当該メモリの部分的な列を通って経路指定される１対のデータ線と、当該データ線を結合し、当該メモリの部分的な列間におけるデータ線上のデータをバッファリングするための手段とを含む。
【００１２】
この発明の別の実施例に従うと、プログラマブルロジックデバイス内に構成メモリを設ける方法は、各々がセグメントに分割されているメモリの複数の列を設けるステップと、メモリの列の各々を通る対応する１対のデータ線を設けるステップと、当該セグメント間にデータ線を結合してデータ線上のデータのためにデータバッファリングを提供するステップとを含む。
【００１３】
この発明の範囲は、引用によりこの部分に組込まれた特許請求の範囲によって規定される。当業者はこの発明の実施例をより完全に理解し、さらに、１つ以上の実施例の以下の詳細な説明を考慮することにより、その付加的な利点を理解するだろう。簡潔に説明される添付の図面を参照する。
【００１４】
この発明の実施例およびそれらの利点は、以下の詳細な説明を参照することによって最もよく理解される。同様の参照番号を用いて、図面のうちの１つ以上において示される同様の要素を識別することが認識されるはずである。
【発明を実施するための最良の形態】
【００１５】
詳細な説明
図２は、この発明の実施例に従った構成メモリ２００の列を示すブロック図である。構
成メモリ２００の１つ以上の列は、構成データまたは他の種類のデータを記憶するためにプログラマブルロジックデバイス（または他の種類の集積回路）において実現され得る。
【００１６】
構成メモリ２００は、メモリ部分２０２、バッファ２０４、入出力回路２０６、デコード回路２０８およびデータ線２１０を含む。各メモリ部分２０２は、１つの列およびいくつかの行として構成されるいくつかのメモリセル（図示せず）を含む。メモリセルは、たとえば、図１を参照して説明されるように６トランジスタＳＲＡＭセル、または他の従来の種類のメモリセルであってもよい。
【００１７】
バッファ２０４は双方向バッファであり、各バッファ２０４は、図２に図示のとおり、メモリ部分２０２のうちの２つの間に位置する。バッファ２０４は、上述の電圧降下および漏れ電流が小さくなるかまたは性能に過度に影響を与えないように、データ線２１０をより小さなセグメントに分割するよう機能するものとして見られてもよい。
【００１８】
いくつかのメモリ部分２０２およびバッファ２０４は、図示のとおりカスケード接続されて、所望の長さのメモリの列を形成し得る。バッファ２０４は、メモリ部分２０２間におけるデータ線２１０をバッファリング（再バッファリング）するためにメモリ部分２０２間に配置される（すなわち、隣接するメモリ部分２０２間には１つのバッファ２０４）。
【００１９】
データ線２１０は、メモリ部分２０２およびバッファ２０４を通り構成メモリ２００の長さにわたる。バッファ２０４は、メモリ部分２０２の隣接するセグメント間におけるデータ線２１０をバッファリングしかつ結合するよう機能する。
【００２０】
入出力回路２０６は、データ線２１０のために従来の感知およびデータ入出力機能をもたらす。たとえば、入出力回路２０６は、データ線２１０を介してメモリ部分２０２内におけるメモリセルからの読出および当該メモリセルへの書込を実行するために、センスアンプ、プリチャージおよびデータ入出力バッファリングを提供し得る。
【００２１】
デコード回路２０８は、アドレス信号（たとえば、アドレス選択およびアドレスイネーブル信号）に基づいて各メモリ部分２０２に従来のアドレス復号をもたらす。バッファ２０４は、アドレス信号および読出または書込イネーブル信号に基づいてバッファイネーブル信号２１２を受信し得る。たとえば、図２に図示のとおり、バッファイネーブル信号２１２は、読出イネーブル信号およびアドレスイネーブル信号に基づいていてもよい。読出イネーブル信号およびアドレスイネーブル信号は、（たとえば、メモリの１つの特定の列に対する）構成メモリ２００専用のものであってもよく、または、プログラマブルロジックデバイス上のメモリの列すべてに対するグローバル信号であってもよい。
【００２２】
バッファ２０４は双方向バッファであり、所望の書込または読出動作に適合するよう選択された方向性を備えている。たとえば、バッファ２０４は、バッファイネーブル信号２１２を介してイネーブルされて、プリチャージおよび書込動作中に入出力回路２０６から駆動され、読出動作中に入出力回路２０６の方に駆動される。
【００２３】
図３は、この発明の実施例に従った図２のバッファ２０４のうちの１つについての例示的で詳細な実現例を示す回路３００である。回路３００はバッファ３０２、キーパ（keeper）回路３０４およびプルダウン回路３０６を含む。バッファ３０２は（バッファリングされたＤＡＴＡおよびバッファリングされたＤＡＴＡＮと明示された）対応するデータ線２１０を駆動する。当該データ線２１０は、構成メモリ２００（図２）において回路３００の上にあるメモリ部分２０２に設けられる。バッファ３０２は、使用されない場合トライステートにされ、バッファイネーブル信号２１２によって制御される。
【００２４】
プリチャージ動作が読出動作の前にデータ線２１０上で実行されるとすると、キーパ回路３０４は弱いフィードバックキーパとして機能して、データ線２１０（ＤＡＴＡおよびＤＡＴＡＮと明示）を高い論理値（たとえば、供給電圧ＶＤＤ）に保持し、チャージを維持する（すなわち、データ線２１０上の電圧レベルが動的になるのを防ぐ）。バッファイネーブル信号２１２によって制御されるプルダウン回路３０６は、対応するデータ線２１０（ＤＡＴＡおよびＤＡＴＡＮと明示）を駆動するよう機能し、当該対応するデータ線２１０は、構成メモリ２００（図２）において回路３００の下にあるメモリ部分２０２または入出力回路２０６に設けられる。したがって、読出動作中にメモリ部分２０２のうちの１つにおけるアクセスされたメモリセルによってプルダウンされるどちらのデータ線２１０も（すなわち、ＤＡＴＡまたはＤＡＴＡＮ）、構成メモリ２００の列の下方にあるいずれのプルダウン回路３０６をもオンに切換えて、その低い論理値を入出力回路２０６に転送する。
【００２５】
図４は、この発明の実施例に従った図２のバッファ２０４のうちの１つについての例示的で詳細な別の実現例を示す回路４００である。回路４００は、図示のとおり、対応するデータ線２１０（バッファリングされたＤＡＴＡ、バッファリングされたＤＡＴＡＮおよびＤＡＴＡ、ＤＡＴＡＮと明示）を駆動するために完全な双方向トライステートバッファを含む。バッファイネーブル信号２１２はトライステートバッファの（たとえば、読出または書込のための）動作を制御する。
【００２６】
この明細書中に述べられる技術は、従来のメモリ実現例に勝る利点を提供し得る。たとえば、双方向バッファ（すなわち、バッファ２０４）を用いる構成メモリ２００（図２）は、従来の技術（たとえば、複数の読出センスアンプ）よりも、用いる面積が小さくてもよく、クリティカルなタイミングがより少なくてもよく、制御信号がより少なくてもよいだろう。各メモリ部分２０２内におけるメモリセルは、関連付けられるメモリ部分２０２に基づいて、安定するようなサイズにされ得る。したがって、メモリセルに悪影響を及ぼさずに、（たとえば、デバイスのファミリ内におけるより大きなプログラマブルロジックデバイスのために）付加的なバッファ２０４およびメモリ部分２０２を列に追加し得る。さらに、従来の技術に関連付けられる付加的な複合回路（たとえば、分離されたセンスアンプ部分からのデータを多重化するための付加的なマルチプレクサおよび制御回路）は、構成メモリ２００の列を拡張するのに必要ではない。
【００２７】
上述の実施例はこの発明を限定するものではない。多くの変更例および変形例がこの発明の原理に従って可能となることも理解されるべきである。したがって、この発明の範囲は添付の特許請求の範囲によってのみ規定される。
【図面の簡単な説明】
【００２８】
【図１】従来のメモリセルを示すブロック図である。
【図２】この発明の実施例に従ったメモリの列を示すブロック図である。
【図３】この発明の実施例に従った図２の一部分についての例示的で詳細な実現例を示す回路図である。
【図４】この発明の実施例に従った図２の一部分についての別の例示的で詳細な実現例を示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【手続補正書】
【提出日】平成17年12月27日(2005.12.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プログラマブルロジックデバイスであって、
複数の部分に分割された構成メモリの列と、
前記構成メモリの列内に配置された１対のデータ線と、
前記部分の各々の間に配置され、前記バッファに隣接する前記部分の間に前記データ線を結合するよう適合されたバッファとを含む、プログラマブルロジックデバイス。
【請求項２】
前記構成メモリの列に結合され、前記データ線を介して前記構成メモリの列からデータを読出すよう適合される入出力回路をさらに含む、請求項１に記載のプログラマブルロジックデバイス。
【請求項３】
前記バッファは双方向である、請求項１に記載のプログラマブルロジックデバイス。
【請求項４】
前記バッファは、
前記データ線の各々に結合されたトライステートバッファと、
前記データ線に結合され、前記データ線上の電圧レベルを維持するよう適合されたキーパ回路と、
前記データ線に結合されたプルダウン回路とを含む、請求項１に記載のプログラマブルロジックデバイス。
【請求項５】
前記バッファは、前記データ線にそれぞれ結合され、前記データ線上のデータのために双方向バッファリングを提供するよう適合された２対のバッファを含む、請求項１に記載のプログラマブルロジックデバイス。
【請求項６】
前記部分は複数のメモリセルを含む、請求項１に記載のプログラマブルロジックデバイス。
【請求項７】
前記メモリセルは、６トランジスタ・スタティックランダムアクセスメモリセルである、請求項６に記載のプログラマブルロジックデバイス。
【請求項８】
前記バッファは前記データ線上のデータをバッファリングするよう適合される、請求項１に記載のプログラマブルロジックデバイス。
【請求項９】
集積回路内における構成メモリであって、
メモリの複数の部分的な列と、
前記メモリの部分的な列を通って経路指定される１対のデータ線と、
前記データ線を結合し、前記メモリの部分的な列間における前記データ線上のデータをバッファリングするための手段とを含む、構成メモリ。
【請求項１０】
プログラマブルロジックデバイス内に構成メモリを設ける方法であって、
メモリの複数の列を設けるステップを含み、前記列の各々はセグメントに分割され、前記方法はさらに、
前記メモリの列の各々を通る対応する１対のデータ線を設けるステップと、
前記データ線上のデータのためにデータバッファリングを提供するよう前記セグメント間に前記データ線を結合するステップとを含む、方法。
【国際調査報告】
2006527902.tif 000007