(57)【要約】少なくとも１つの交番成分を含む信号（Ｖｓ）から出力信号（Ｖａ）を得る回路装置は、この信号（Ｖｓ）を供給する信号源と、信号（Ｖｓ）の最大値（Ｖｍａｘ）を求める第１のピーク値検出素子と、信号（Ｖｓ）の最小値（Ｖｍｉｎ）を求める第２のピーク値検出素子と、次のルール、即ち、      Ｖ１＝Ｋ１・｛Ｖｓ−（Ｖｍａｘ＋Ｖｍｉｎ）／２｝に従う信号（Ｖｓ）と最大値（Ｖｍａｘ）と最小値（Ｖｍｉｎ）との加法的連係により第１の結果としての信号（Ｖ１）を得る第１の信号連係素子とを有し、上式において、Ｋ１は、自由に選択可能な第１の一定の係数であり、回路装置は、次のルール、即ち、      Ｖ２＝（Ｖｍａｘ−Ｖｍｉｎ）・Ｋ２に従う最大値（Ｖｍａｘ）と最小値（Ｖｍｉｎ）の加法的連係により第２の結果としての信号（Ｖ２）を得る第２の信号連係素子を更に有し、上式において、Ｋ２は、自由に選択可能な第２の一定の係数であり、回路装置は更に、第１の結果としての信号（Ｖ１）を２乗する第１の２乗化素子と、第２の結果としての信号（Ｖ２）を２乗する第２の２乗化素子と、次のルール、即ち、      Ｖａ＝Ｋ３・｛（１／８）・（Ｋ１／Ｋ２）２・（Ｖ２）２−（Ｖ１）２｝に従う２乗された第１の結果としての信号（（Ｖ１）２）と２乗された第２の結果としての信号（（Ｖ２）２）の加法的連係により出力信号（Ｖａ）を得る第３の信号連係素子（１００，１１，１０１）とを有し、上式において、Ｋ３は、自由に選択可能な第２の一定の係数である。かかる回路装置を有する回転速度測定装置を更に含むと共に出力信号を得る方法を更に含む本発明により、分解能が制約された交番成分を含む信号から出力信号の不変の又は増加する分解能を達成することができる。
2006527849.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの交番成分を含む信号（Ｖｓ）から出力信号（Ｖａ）を得る回路装置であって、前記回路装置は、この信号（Ｖｓ）を供給する信号源と、前記信号（Ｖｓ）の最大値（Ｖｍａｘ）を求める第１のピーク値検出素子と、前記信号（Ｖｓ）の最小値（Ｖｍｉｎ）を求める第２のピーク値検出素子と、次のルール、即ち、
Ｖ１＝Ｋ１・｛Ｖｓ−（Ｖｍａｘ＋Ｖｍｉｎ）／２｝
に従う前記信号（Ｖｓ）と前記最大値（Ｖｍａｘ）と前記最小値（Ｖｍｉｎ）との加法的連係により第１の結果としての信号（Ｖ１）を得る第１の信号連係素子とを有し、上式において、Ｋ１は、自由に選択可能な第１の一定の係数であり、前記回路装置は、次のルール、即ち、
Ｖ２＝（Ｖｍａｘ−Ｖｍｉｎ）・Ｋ２
に従う前記最大値（Ｖｍａｘ）と前記最小値（Ｖｍｉｎ）の加法的連係により第２の結果としての信号（Ｖ２）を得る第２の信号連係素子を更に有し、上式において、Ｋ２は、自由に選択可能な第２の一定の係数であり、前記回路装置は更に、前記第１の結果としての信号（Ｖ１）を２乗する第１の２乗化素子と、前記第２の結果としての信号（Ｖ２）を２乗する第２の２乗化素子と、次のルール、即ち、
Ｖａ＝Ｋ３・｛（１／８）・（Ｋ１／Ｋ２）２・（Ｖ２）２−（Ｖ１）２｝
に従う２乗された第１の結果としての信号（（Ｖ１）２）と２乗された第２の結果としての信号（（Ｖ２）２）の加法的連係により出力信号（Ｖａ）を得る第３の信号連係素子（１００，１１，１０１）とを有し、上式において、Ｋ３は、自由に選択可能な第３の一定の係数である、回路装置。
【請求項２】
請求項１記載の回路装置であって、前記信号源（１）は、センサ素子により形成されている、回路装置。
【請求項３】
請求項２記載の回路装置であって、前記センサ素子（１）は、磁気抵抗型センサ素子として設計されている、回路装置。
【請求項４】
請求項１，２又は３記載の回路装置を有する、回転速度測定装置。
【請求項５】
少なくとも１つの交番成分を含む信号（Ｖｓ）から出力信号（ｖａ）を得る方法であって、前記方法は、次の方法ステップ、即ち、
−前記信号（Ｖｓ）から最大値（Ｖｍａｘ）を求めるステップを有し、
−前記信号（Ｖｓ）の最小値（Ｖｍｉｎ）を求めるステップを有し、
−次のルール、即ち、
Ｖ１＝Ｋ１・｛Ｖｓ−（Ｖｍａｘ＋Ｖｍｉｎ）／２｝
に従う前記信号（Ｖｓ）と前記最大値（Ｖｍａｘ）と前記最小値（Ｖｍｉｎ）との加法的連係により第１の結果としての信号（Ｖ１）を得るステップを有し、上式において、Ｋ１は、自由に選択可能な第１の一定の係数であり、
−次のルール、即ち、
Ｖ２＝（Ｖｍａｘ−Ｖｍｉｎ）・Ｋ２
に従う前記最大値（Ｖｍａｘ）と前記最小値（Ｖｍｉｎ）の加法的連係により第２の結果としての信号（Ｖ２）を得るステップを有し、上式において、Ｋ２は、自由に選択可能な第２の一定の係数であり、
−第１の結果としての信号（Ｖ１）を２乗するステップ、
−第２の結果としての信号（Ｖ２）を２乗するステップ、
−次のルール、即ち、
Ｖａ＝Ｋ３・｛（１／８）・（Ｋ１／Ｋ２）２・（Ｖ２）２−（Ｖ１）２｝
に従う２乗された第１の結果としての信号（（Ｖ１）２）と２乗された第２の結果としての信号（（Ｖ２）２）の加法的連係により出力信号（Ｖａ）を得るステップを有し、上式において、Ｋ３は、自由に選択可能な第３の一定の係数である、方法。
【発明の詳細な説明】
【開示の内容】
【０００１】
本発明は、少なくとも１つの交番成分を含む信号から出力信号を得る回路装置に関する。本発明は更に、かかる回路装置を有する回転速度測定装置及び少なくとも１つの交番成分を含む信号から出力信号を得る方法に関する。
【０００２】
磁気抵抗型磁界センサ及び事実上正弦波出力電圧を供給するエンコーダとして用いられる磁性又は磁化可能な歯車を有する回転速度の測定装置が、バルボ社から“Uses of magnetic field sensors KMZ10”という題名で発行された非特許文献“Technical Information TI 861105”（０５．１１．１９８６，セクション５．６及び関連の図面３３）から知られている。歯車の歯、それ故にエンコーダの磁極の数により、出力電圧の時間分解能をエンコーダの運動中においても高くすることができ、これは、アンチブロッキングシステム（ＡＢＳ）におけるホイールの回転速度を検出する際に特に重要である。
【０００３】
回転速度を測定するかかる装置で用いられるモジュールは小型化されているので、センサによりサンプル採取されるべきエンコーダ、例えば歯車も又、益々小型になっている。歯、即ちエンコーダの磁極の数が出力電圧の一時的な分解能をエンコーダの運動中一定に保つために変化しない状態に保たれている場合、一般的にはエンコーダのモジュラスと呼ばれている歯のサイズ又は歯のピッチも同様に、小さくされなければならない。しかしながら、その結果として、磁界センサにおいて信号生成に利用できる磁界強度も又減少する。この減少を補償するため、エンコーダと磁界センサとの間の距離（これは、エアギャップとして設計される場合が多い）も同様に、減少させなければならない。
【０００４】
しかしながら、エアギャップのかかる減少は、大抵の用途では許容できない。例えば、アンチブロッキングシステム用の回転速度センサの場合、エアギャップの減少により、一方においては製造公差に対する要求が厳しくなると共に機械的感度及び故障しやすさが増大することになる。エンコーダが益々小型化されているにもかかわらず、エンコーダのモジュラスを小さくしてはならない。かくして、エンコーダのサイズの減少は、歯の数、即ち、エンコーダの磁極の数を減少させた場合にのみ達成できる。しかしながら、これは、エンコーダの運動中、磁界センサの出力電圧の分解能の望ましくない減少が生じることを意味している。というのは、この場合、エンコーダの磁極は、エンコーダの大きな回転角度を表しているからである。
【０００５】
本発明の目的は、少なくとも１つの交番成分を含む信号から出力電圧を得る回路構成であって、出力信号の少なくとも不変の又は増大した分解能を達成する一方で、交番成分を含む信号の制約された分解能を達成するよう使用できる回路構成を提供することにある。さらに、本発明の目的は、かかる回路構成を有する回転速度測定装置を提供すると共に少なくとも１つの交番成分を含む信号からかかる出力信号を得る方法を提供することにある。
【０００６】
本発明によれば、この目的は、少なくとも１つの交番成分を含む信号（Ｖｓ）から出力信号（Ｖａ）を得る回路装置であって、前記回路装置は、この信号（Ｖｓ）を供給する信号源と、前記信号（Ｖｓ）の最大値（Ｖｍａｘ）を求める第１のピーク値検出素子と、前記信号（Ｖｓ）の最小値（Ｖｍｉｎ）を求める第２のピーク値検出素子と、次のルール、即ち、
Ｖ１＝Ｋ１・｛Ｖｓ−（Ｖｍａｘ＋Ｖｍｉｎ）／２｝
に従う前記信号（Ｖｓ）と前記最大値（Ｖｍａｘ）と前記最小値（Ｖｍｉｎ）との加法的連係により第１の結果としての信号（Ｖ１）を得る第１の信号連係素子とを有し、上式において、Ｋ１は、自由に選択可能な第１の一定の係数であり、前記回路装置は、次のルール、即ち、
Ｖ２＝（Ｖｍａｘ−Ｖｍｉｎ）・Ｋ２
に従う前記最大値（Ｖｍａｘ）と前記最小値（Ｖｍｉｎ）の加法的連係により第２の結果としての信号（Ｖ２）を得る第２の信号連係素子を更に有し、上式において、Ｋ２は、自由に選択可能な第２の一定の係数であり、前記回路装置は更に、前記第１の結果としての信号（Ｖ１）を２乗する第１の２乗化素子と、前記第２の結果としての信号（Ｖ２）を２乗する第２の２乗化素子と、次のルール、即ち、
Ｖａ＝Ｋ３・｛（１／８）・（Ｋ１／Ｋ２）２・（Ｖ２）２−（Ｖ１）２｝
に従う２乗された第１の結果としての信号（（Ｖ１）２）と２乗された第２の結果としての信号（（Ｖ２）２）の加法的連係により出力信号（Ｖａ）を得る第３の信号連係素子（１００，１１，１０１）とを有し、上式において、Ｋ３は、自由に選択可能な第３の一定の係数である、回路装置によって達成される。
【０００７】
少なくとも１つの交番成分を含む信号（Ｖｓ）から出力信号（Ｖａ）を得る回路装置であって、前記回路装置は、この信号（Ｖｓ）を供給する信号源と、前記信号（Ｖｓ）の最大値（Ｖｍａｘ）を求める第１のピーク値検出素子と、前記信号（Ｖｓ）の最小値（Ｖｍｉｎ）を求める第２のピーク値検出素子と、次のルール、即ち、
Ｖ１＝Ｋ１・｛Ｖｓ−（Ｖｍａｘ＋Ｖｍｉｎ）／２｝
に従う前記信号（Ｖｓ）と前記最大値（Ｖｍａｘ）と前記最小値（Ｖｍｉｎ）との加法的連係により第１の結果としての信号（Ｖ１）を得る第１の信号連係素子とを有し、上式において、Ｋ１は、自由に選択可能な第１の一定の係数であり、前記回路装置は、次のルール、即ち、
Ｖ２＝（Ｖｍａｘ−Ｖｍｉｎ）・Ｋ２
に従う前記最大値（Ｖｍａｘ）と前記最小値（Ｖｍｉｎ）の加法的連係により第２の結果としての信号（Ｖ２）を得る第２の信号連係素子を更に有し、上式において、Ｋ２は、自由に選択可能な第２の一定の係数であり、前記回路装置は更に、前記第１の結果としての信号（Ｖ１）を２乗する第１の２乗化素子と、前記第２の結果としての信号（Ｖ２）を２乗する第２の２乗化素子と、次のルール、即ち、
Ｖａ＝Ｋ３・｛（１／８）・（Ｋ１／Ｋ２）２・（Ｖ２）２−（Ｖ１）２｝
に従う２乗された第１の結果としての信号（（Ｖ１）２）と２乗された第２の結果としての信号（（Ｖ２）２）の加法的連係により出力信号（Ｖａ）を得る第３の信号連係素子（１００，１１，１０１）とを有し、上式において、Ｋ３は、自由に選択可能な第３の一定の係数である、回路装置、によって達成される。
【０００８】
この場合、Ｖｓは、少なくとも１つの交番成分を含む信号、Ｖｍａｘは、その最大値、Ｖｍｉｎは、その最小値、Ｖ１は、第１の結果としての信号、Ｖ２は、第２の結果としての信号、Ｖａは、出力信号である。
【０００９】
本発明は、交番成分を含む信号、特に、少なくとも高い調波交番成分を含む信号を２乗することにより、２乗された信号が以下「調波」ともいう上記交番成分の周波数の２倍の周波数を持つ信号成分を含むよう周波数の倍加を達成できるという知識に基づいている。しかしながら、この場合、信号の２乗の際における信号中のオフセット成分が以下に「基本波」とも呼ぶ上記交番成分の周波数を持つ追加の成分を生じさせるということにより生じる問題を考慮に入れなければならない。しかしながら、かかる２乗された信号中の基本波と調波を分離することは非常に困難であり、例えば回転速度を測定する上述の装置への利用の場合のように交番成分の周波数が変化する場合は特にそうである。
【００１０】
本発明の回路装置及び方法は、これらの問題を簡単な仕方で解決する。したがって、２乗に先立って、信号中のオフセット成分の補償を行って２乗により基本波が生じないようにする。次に、２乗により生じた信号中に残っている一定成分を除いて調波だけが出力信号として得られるようにする。本発明を更に、本発明の信号処理ステップが信号の上記交番成分の周波数とは無関係であるという利点を奏する。かくして、周波数をゼロにまで下げるにもかかわらず、同一の信頼性をもって出力信号が生じる。回転速度を測定する装置により供給される信号を処理する一用途では、これは、本発明の回路装置及び本発明の方法は依然として、たとえ停止に至るほどの非常に低い回転速度でも申し分のない結果をもたらすことを意味している。これは、安全を旨とする用途又は特に車両技術における使用に非常に重要である。
【００１１】
本発明により得られる利点は、信号処理経路に容量結合を用いる信号の一定成分と交番成分の従来方式による分離によっては得られない。第１に、容量結合は、例外無く周波数依存性であり、かかる容量結合は、たとえその場合に必要な低い周波数の信号の処理の場合であっても、非常に容量の大きなキャパシタを必要とし、かかるキャパシタを用いたのではコンパクトな設計は得られない。さらに、信号の一定成分及び交番成分の容量方式による分離は、エンコーダを小型化することにより生じる問題を解決できない。さらに、容量結合により基本波と調波を区別できるようにするには、必ず追加のフィルタリングが必要になる。
【００１２】
この場合、本発明は、磁気抵抗型磁界センサによる少なくとも１つの交番成分を含む信号の供給には限定されない。これとは異なり、本発明は、広い周波数レンジにわたり高い信頼性を持ち、且つ小さな出費で信号の周波数の倍加が望ましい場合にはいつでも普遍的に使用できる。好ましい適用分野の一つは、センサ技術、特にセンサ信号の評価である。
【００１３】
したがって、本発明の有利な一実施形態によれば、信号源は、センサ素子により形成される。この信号素子は好ましくは、磁気抵抗型センサ素子として設計され、例えば、いわゆる従来型ＡＭＲ磁力計ブリッジとして設計される。本発明と関連して用いられるエンコーダは、受動的エンコーダであっても能動的エンコーダであってもよく、この場合、固有磁化の有無は問わない。他の磁気電気変換器、例えばホール素子も又、少なくとも１つの交番成分を含む信号に関する信号源として使用できる。
【００１４】
本発明によれば、回転速度測定装置は、上述した本発明のタイプの回路装置を備えて設計されると有利である。それにより、測定した回転速度の良好な分解能を、たとえ特にエンコーダの非常にコンパクトな設計の場合であっても達成できる。
【００１５】
本発明にかかる、少なくとも１つの交番成分を含む信号（Ｖｓ）から出力信号（ｖａ）を得る方法は、次の方法ステップ、即ち、
−前記信号（Ｖｓ）から最大値（Ｖｍａｘ）を求めるステップを有し、
−前記信号（Ｖｓ）の最小値（Ｖｍｉｎ）を求めるステップを有し、
−次のルール、即ち、
Ｖ１＝Ｋ１・｛Ｖｓ−（Ｖｍａｘ＋Ｖｍｉｎ）／２｝
に従う前記信号（Ｖｓ）と前記最大値（Ｖｍａｘ）と前記最小値（Ｖｍｉｎ）との加法的連係により第１の結果としての信号（Ｖ１）を得るステップを有し、上式において、Ｋ１は、自由に選択可能な第１の一定の係数であり、
−次のルール、即ち、
Ｖ２＝（Ｖｍａｘ−Ｖｍｉｎ）・Ｋ２
に従う前記最大値（Ｖｍａｘ）と前記最小値（Ｖｍｉｎ）の加法的連係により第２の結果としての信号（Ｖ２）を得るステップを有し、上式において、Ｋ２は、自由に選択可能な第２の一定の係数であり、
−第１の結果としての信号（Ｖ１）を２乗するステップ、
−第２の結果としての信号（Ｖ２）を２乗するステップ、
−次のルール、即ち、
Ｖａ＝Ｋ３・｛（１／８）・（Ｋ１／Ｋ２）２・（Ｖ２）２−（Ｖ１）２｝
に従う２乗された第１の結果としての信号（（Ｖ１）２）と２乗された第２の結果としての信号（（Ｖ２）２）の加法的連係により出力信号（Ｖａ）を得るステップを有し、上式において、Ｋ３は、自由に選択可能な第３の一定の係数である、方法を有利に得ることができる。
【００１６】
この場合、上記方程式において、Ｖｓは、少なくとも１つの交番成分を含む信号、Ｖｍａｘは、その最大値、Ｖｍｉｎは、その最小値、Ｖ１は、第１の結果としての信号、Ｖ２は、第２の結果としての信号、Ｖａは、出力信号、Ｋ１、Ｋ２及びＫ３はそれぞれ、自由に選択できる第１、第２及び第３の一定係数である。
【００１７】
さらに、本発明の拡張された回路装置の例により、周波数を、これに対応して多数の素子、特に第１のピーク値検出素子、第２のピーク値検出素子、第１の信号連係素子及び第１の２乗化素子の組合せを提供することにより逓倍することが簡単な仕方で可能になり、これら組合せは、はしご形回路網の状態で互いに連係される。このはしご形回路網では、信号は、オフセット成分と一定成分が交互に無くなり、残りの交番成分が２乗される。それに応じて設計された方法では、次の信号処理ステップ、即ち、
−当該信号の最大値を求めるステップ、
−当該信号の最小値を求めるステップ、
−次の形態のルール、即ち、
Ｖ１＝Ｋ１・｛Ｖｓ−（Ｖｍａｘ＋Ｖｍｉｎ）／２｝
に従う当該信号と最大値と最小値との加法的連係により第１の結果としての信号を得るステップ、
−第１の結果としての信号を２乗するステップをそれに応じて必要なほど度々実施する。これら方法ステップの最後の繰り返しの際にのみ、次のステップ、即ち、
−次の形態のルール、即ち、
Ｖ２＝（Ｖｍａｘ−Ｖｍｉｎ）・Ｋ２
に従う最大値と最小値の加法的連係により第２の結果としての信号を得るステップ、
−第２の結果としての信号を２乗するステップ、
−次の形態のルール、即ち、
Ｖａ＝Ｋ３・｛（１／８）・（Ｋ１／Ｋ２）２・（Ｖ２）２−（Ｖ１）２｝
に従う２乗された第１の結果としての信号と２乗された第２の結果としての信号の加法的連係により出力信号を得るステップを追加する。
【００１８】
本発明は、図面に記載された実施形態の例を参照して更に説明するが、本発明はこれらには限定されない。
【００１９】
図１に示す実施形態の第１の例は、例えばホイートストンブリッジ回路として設計されている磁気抵抗型センサ素子により形成された信号源１を有すると共に図にシンボリックに示されている４つの磁界に敏感な抵抗器素子を有する。信号源１は、第１のピーク値検出素子２の入力、第２のピーク値検出素子３の入力及び第１の加算器６の記号“＋”により指示された第１の入力に接続されている。第１の加算器６のこのように指示された入力のところの記号“＋”は、ここに印加された信号が第１の加算器６の出力信号に向かって加算的にカウントされることを意味している。少なくとも１つの交番成分を含む信号Ｖｓは、信号源１により上述の入力に送られる。分かりやすくするために、回路装置中で生じる信号の符号は、図中、大括弧（［］）に入れて示されている。
【００２０】
第１のピーク値検出素子２は、これがその入力のところで信号Ｖｓの最大値Ｖｍａｘ、即ち信号Ｖｓの正のピーク値を定めるようそれ自体公知の仕方で設計されている。これは、その出力のところで出力される。出力は、送られた信号の信号値を半減させる又は１／２にする回路の入力に接続されている。したがって、この回路を本明細書においては第１の１／２（半減）回路（halving circuit ）と称し、これを符号４で示している。最大値Ｖｍａｘは、第１の１／２回路４の入力に送られ、半減した信号値、即ち、１／２・Ｖｍａｘは、その出力のところで出力される。
【００２１】
同様にそれ自体周知の同等の仕方で、第２のピーク値検出素子３は、これがその入力のところで信号Ｖｓの最小値Ｖｍｉｎ、即ち信号Ｖｓの負のピーク値を定めるようそれ自体公知の仕方で設計されている。これは、その出力のところで出力される。出力は、送られた信号の信号値をこれ又、半減させる又は１／２にする第２の１／２（半減）回路５の入力に接続されている。最小値Ｖｍｉｎは、第２の１／２回路５の入力に送られ、半減した信号値、即ち、（１／２）・Ｖｍｉｎは、その出力のところで出力される。
【００２２】
第１の１／２回路４の出力は、第１の加算器６の記号“−”により指示された第２の入力に接続されている。第１の加算器６のこのように指示された入力のところの記号“−”は、ここに印加された信号が第１の加算器６の出力信号に向かって減算的にカウントされることを意味している。これに対応して、第２の１／２回路５の出力は、第１の加算器６の記号“−”で指示された第３の入力に接続され、これに印加された信号が同様に、第１の加算器６の出力信号に向かって減算的にカウントされるようになっている。
【００２３】
図１に示す実施形態の例では、第１の１／２回路４、第２の１／２回路５及び第１の加算器６の組合せを第１の信号連係素子と称する。これは、次のルール、即ち、
Ｖ１＝Ｖｓ−（Ｖｍａｘ＋Ｖｍｉｎ）／２
に従って第１の結果としての信号Ｖ１を得るために使用され、この信号は、第１の加算器６の出力により形成されるその出力のところで出力される。
【００２４】
第１の加算器６の出力は、第１の結果としての信号Ｖ１を２乗する第１の２乗化素子８の入力に接続され、第１の結果としての信号Ｖ１の２乗（Ｖ１）２に相当する信号は、上述の第１の２乗化素子の出力のところで出力される。
【００２５】
第１の１／２回路４の出力は、第２の加算器７の記号“＋”で指示された第１の入力に更に接続されている。かくして、これに印加された信号１／２・Ｖｍａｘは、第２の加算器７の出力信号に向かって加算的にカウントされる。これに対応して、第２の１／２回路５の出力は、第２の加算器７の記号“−”で指示された第２の入力に接続されていて、これに印加された信号１／２・Ｖｍｉｎが第２の加算器７の出力信号に向かって減算的にカウントされるようになっている。
【００２６】
この実施形態の例では、第１の１／２回路４、第２の１／２回路５及び第２の加算器７の組合せを第２の信号連係素子と称する。これは、次のルール、即ち、
Ｖ２＝（Ｖｍａｘ−Ｖｍｉｎ）／２
に従って第１の結果としての信号Ｖ２を得るために使用され、この信号は、第２の加算器７の出力により形成されるその出力のところで出力される。
【００２７】
第２の加算器７の出力は、第２の結果としての信号Ｖ２を２乗する第２の２乗化素子９の入力に接続され、第２の結果としての信号Ｖ２の２乗（Ｖ２）２に相当する信号は、上述の第２の２乗化素子の出力のところで出力される。
【００２８】
図１に示す実施形態の例は、第３の１／２（半減）回路１０及び第３の加算器１１により形成された第３の信号連係素子を更に有している。この場合、第３の１／２回路１０の入力は、第２の２乗化素子９の出力に接続されている。第２の結果としての信号Ｖ２の２乗（Ｖ２）２に相当する信号は、第３の１／２回路１０の入力に送られる。したがって、信号値１／２・（Ｖ２）２を有する信号が、第３の１／２回路１０の出力のところで出力される。
【００２９】
第３の１／２回路１０の出力は、第３の加算器１１の記号“＋”で指示された第１の入力に接続されていて、これに印加された信号１／２・（Ｖ２）２が第３の加算器１１の出力信号に向かって加算的にカウントされるようになっている。これに対応して、第１の２乗化素子８の出力は、第３の加算器１１の記号“−”で指示された第２の入力に接続されていて、これに印加され、第１の結果としての信号Ｖ１の２乗に相当する信号（Ｖ１）２が第３の加算器１１の出力信号に向かって減算的にカウントされるようになっている。この場合、第３の加算器１１の出力信号は、次のルール、即ち、
Ｖａ＝１／２・（Ｖ２）２−（Ｖ１）２
に従う２乗された第１の結果としての信号（Ｖ１）２と２乗された第２の結果としての信号（Ｖ２）２の加法的連係により形成される。
【００３０】
第３の加算器１１のこの出力信号は、回路装置の出力端子１２のところでその出力信号Ｖａとして利用できるようになる。
【００３１】
上述の実施形態の例としての回路装置の改造例では、第３の加算器１１に代えてコンパレータ回路を用いるのがよく、その非反転入力には、第３の１／２回路１０の出力からの信号１／２・（Ｖ２）２が送られ、その反転入力には、第１の２乗化素子８の出力からの信号（Ｖ１）２が送られる。次に、上記ルールに従って形成された出力信号Ｖａが、コンパレータ回路の出力のところで出力される。
【００３２】
図１に示す実施形態の例の別の例では、第２の加算器７、第２の２乗化素子９、第３の１／２回路１０及び第３の加算器１１から成る上述の組合せに代えて、第１のピーク値検出素子２、第２のピーク値検出素子３及び第１の信号連係素子４，５，６の組合せで形成される装置を用いるのがよく、この装置の入力は、第１の２乗化素子８の出力に接続され、この装置の出力は、回路装置の出力端子１２を形成する。２乗信号からの一定成分の除去も又、これにより達成される。
【００３３】
周波数の倍加を超える周波数増倍の場合、上述の回路装置を更に、別のステップで補充するのがよい。一例を挙げると、信号源１の出力と出力端子１２との間の図示の構成をはしご形回路網中に２回以上加えるのがよい。この実施形態の改造例では、第１のピーク値検出素子２、第２のピーク値検出素子３、第１の信号連係素子４，５，６及び第１の２乗化素子８の組合せで図示されている多くのステップだけをはしご形回路網に互いに追加することも可能である。
【００３４】
図２は、本発明の回路構成の実施形態の第２の例を示しており、かかる第２の例では、これまでに説明した信号処理ステップが変形され、自由に選択できる一定の係数が、これら信号処理ステップを実施するために用いられる信号経路及び信号連係操作に付加されている。この場合、図１に示す実施形態の第１の例と関連して説明した回路素子にはこれ又同一の符号が付けられている。
【００３５】
図２に示す実施形態の例では、上記と変わりがない第１の１／２回路４、第２の１／２回路５及び第１の加算器６の組合せの下流側に、第４の増幅回路７１が接続されており、この第４の増幅回路の入力は、第１の加算器６の出力に接続され、かかる第４の増幅回路は、その入力に送られた信号を係数Ｋ１だけ増幅した（Ｋ１倍した）状態でその出力のところで出力する。この構成では、第１の１／２回路４、第２の１／２回路５、第１の加算器６及び第４の増幅回路７１の組合せは、第１の信号連係素子を形成する。これは、今や次のルール、即ち、
Ｖ１＝Ｋ１・｛Ｖｓ−（Ｖｍａｘ＋Ｖｍｉｎ）／２｝
に従って形成される第１の結果としての信号Ｖ１を得るために用いられ、Ｖ１は、第４の増幅回路７１の出力により形成される第１の信号連係素子４，５，６，７１の出力のところで出力される。
【００３６】
第４の増幅回路７１の出力は、図１を参照して既に説明したような仕方で、第１の結果としての信号Ｖ１を２乗する第１の２乗化素子８の入力に接続され、第１の結果としての信号Ｖ１の２乗（Ｖ１）２に相当する信号は、上記第１の２乗化素子の出力のところで出力される。
【００３７】
さらに、図２においては、第１のピーク値検出素子２の出力は、第２の加算器７の記号“＋”で指示された第１の入力に直接接続されている。かくして、これに印加された信号Ｖｍａｘは、第２の加算器７の出力信号に向かって加算的にカウントされる。これに対応して、第２のピーク値検出素子３の出力は、第２の加算器７の記号“−”で指示された第２の入力に直接接続されていて、これに印加された信号Ｖｍｉｎが第２の加算器７の出力信号に向かって減算的にカウントされるようになっている。
【００３８】
図２に示す実施形態の例では、第２の加算器７の下流側に、第５の増幅回路７２が接続されており、この第５の増幅回路の入力は、第２の加算器７の出力に接続され、かかる第５の増幅回路は、その入力に送られた信号を係数Ｋ２だけ増幅した（Ｋ２倍した）状態でその出力のところで出力する。この構成では、第２の加算器７と第５の増幅回路７２の組合せは、第２の信号連係素子を形成する。これは、今や次のルール、即ち、
Ｖ２＝（Ｖｍａｘ−Ｖｍｉｎ）・Ｋ２
に従って形成される第２の結果としての信号Ｖ２を得るために用いられ、Ｖ２は、第５の増幅回路７２の出力により形成される第２の信号連係素子７，７２の出力のところで出力される。
【００３９】
第５の増幅回路７２の出力は、第２の結果としての信号Ｖ２を２乗する第２の２乗化素子９の入力に接続され、第２の結果としての信号Ｖ２の２乗（Ｖ２）２に相当する信号は、上記第２の２乗化素子の出力のところで出力される。
【００４０】
係数Ｋ１，Ｋ２は、任意の選択可能な一定の値を有し、この値は、実際には１未満であるのがよい。
【００４１】
図２に示す回路装置では、第３の１／２回路１０に代えて、第８の増幅回路１００が設けられており、この第８の増幅回路の入力は、第２の２乗化素子９の出力に接続されており、かかる第８の増幅回路では、第２の結果としての信号Ｖ２の２乗（Ｖ２）２に相当する信号にはそれに応じて、係数（１／８）・（Ｋ１／Ｋ２）２が乗算され、この係数は、係数Ｋ１，Ｋ２を結果としての信号Ｖ１，Ｖ２に加入することにより今や一般に１／２以外の値である。このように形成された信号（１／８）・（Ｋ１／Ｋ２）２・（Ｖ２）２は、第８の増幅回路１００の出力のところで出力され、この第８の増幅回路１００はこの場合、第３の１／２回路１０の出力ではなく、第３の加算器１１の記号“＋”で指示された第１の出力に接続されていて、これに印加された信号（１／８）・（Ｋ１／Ｋ２）２・（Ｖ２）２が第３の加算器１１の出力信号に向かって加算的にカウントされるようになっている。第１の２乗化素子８の出力は、変化しない状態で第３の加算器１１の記号“−”で指示された第２の入力に接続されていて、これ又図２によれば、第１の結果としての信号Ｖ１の２乗に相当する信号（Ｖ１）２が第３の加算器１１の出力信号に向かって減算的にカウントされるようになっている。
【００４２】
図２に示す実施形態の例では、第３の加算器１１の下流側に、第９の増幅回路１０１が接続されており、この第９の増幅回路の入力は、第３の加算器１１の出力に接続され、かかる第９の増幅回路は、その入力に送られた信号を係数Ｋ３だけ増幅した（Ｋ３倍した）状態でその出力のところで出力する。この構成では、第８の増幅回路１００と第３の加算器１１と第９の増幅回路１０１の組合せは、第３の信号連係素子を形成する。これは、次のルール、即ち、
Ｖａ＝Ｋ３・｛（１／８）・（Ｋ１／Ｋ２）２・（Ｖ２）２−（Ｖ１）２｝
に従う２乗された第１の結果としての信号（（Ｖ１）２）と２乗された第２の結果としての信号（（Ｖ２）２）の加法的連係により形成された信号を得るために用いられ、この信号は、第９の増幅回路１０１の出力により形成される第３の信号連係素子１００，１１，１０１の出力のところで出力される。第９の増幅回路１０１のこの出力信号は、回路装置の出力端子１２のところでその出力信号Ｖａとして利用できるようになる。
【００４３】
上述の実施形態の第２の例において、次の値、即ち、
Ｋ１＝１、Ｋ２＝１／２、Ｋ３＝１
は一定の係数Ｋ１，Ｋ２，Ｋ３について選択されると共に第２の回路装置において第５の増幅回路７２が第１及び第２の１／２回路４，５と組み合わされる場合、図１の実施形態の第１の例の回路装置及び記載事項がこの場合も得られる。
【００４４】
図３は、本発明の回路装置の実施形態の第３の例を示しており、かかる第３の例では、図１を参照して説明した信号処理ステップが別なやり方で改造されており、自由に選択できる一定の係数が、これら信号処理ステップを実施するために用いられる信号経路及び信号連係操作に付加されている。この場合、図１に示す実施形態の第１の例と関連して説明した回路素子にはこれ又同一の符号が付けられている。
【００４５】
第１のピーク値検出素子２の出力はこの場合、第１の増幅回路４０の入力に接続されており、かかる第１の増幅回路では、これに送られた信号の信号値が自由に選択可能な第１の増幅係数Ａだけ増幅され、即ち、かかる信号値にこの係数Ａが乗算される。最大値Ｖｍａｘは、第１の増幅回路４０の入力に送られ、Ａが乗算された信号値、即ちＡ・Ｖｍａｘが、その出力のところで出力される。同様なやり方で、第２のピーク値検出素子３の出力は、第２の増幅回路５０の入力に接続されており、かかる第２の増幅回路では、同様に、これに送られた信号の信号値には第１の増幅係数Ａが乗算される。最小値Ｖｍｉｎは、第２の増幅回路５０の入力に送られ、Ａが乗算された信号値、即ちＡ・Ｖｍｉｎが、その出力のところで出力される。
【００４６】
図３においては、信号源１は、第３の増幅回路５１の入力に接続され、かかる第３の増幅回路では、これに送られた信号の信号値に、第１の増幅係数Ａの２倍、即ち２・Ａが乗算される。少なくとも１つの交番成分を含む信号Ｖｓは、第３の増幅回路５１の入力に送られ、２・Ａが乗算された信号値、即ち、２・Ａ・Ｖｓがその出力のところで出力される。
【００４７】
第３の増幅回路５１の出力は、第１の加算器６の記号“＋”で指示された第１の入力に接続され、これに対し、第１の増幅回路４０の出力は、第１の加算器６の記号“−”で指示された第２の入力に接続され、第２の増幅回路５０の出力は、同様に第１の加算器６の記号“−”で指示された第３の入力に接続されている。
【００４８】
これは、次のルール、即ち、
２・Ａ・Ｖｓ−Ａ・Ｖｍａｘ−Ａ・Ｖｍｉｎ
に従って形成された信号が第１の加算器６の出力で出力されることを意味している。第１の加算器６の下流側には第６の増幅回路７３が接続されており、この第６の増幅回路の入力は、第１の加算器６の出力に接続され、かかる第６の増幅回路は、その入力に送られた信号を自由に選択可能な第２の増幅係数Ｂだけ増幅した状態でその出力のところで出力する。この構成では、第１、第２及び第３の増幅回路４０，５０，５１と第１の加算器６と第６の増幅回路７３との組合せは、第１の信号連係素子を形成する。これは、今や次のルール、即ち、
Ｖ１＝Ｂ・［２・Ａ・Ｖｓ−Ａ・Ｖｍａｘ−Ａ・Ｖｍｉｎ］
＝２・Ａ・Ｂ・｛Ｖｓ−（Ｖｍａｘ＋Ｖｍｉｎ）／２｝
に従って形成された第１の結果としての信号Ｖ１を得るために用いられ、この信号は、第６の増幅回路７３の出力により形成される第１の信号連係素子４０，５０，５１，６，７３の出力のところで出力される。
【００４９】
第６の増幅回路７３の出力は、第１の結果としての信号Ｖ１を２乗する第１の２乗化素子８の入力に接続され、第１の結果としての信号Ｖ１の２乗（Ｖ１）２に相当する信号は、上記第１の２乗化素子の出力のところで出力される。
【００５０】
第１の増幅回路４０の出力は、第２の加算器７の記号“＋”で指示された第１の入力に更に接続されている。かくして、これに印加された信号Ａ・Ｖｍａｘは、第２の加算器７の出力信号に向かって加算的にカウントされる。これに対応して、第２の増幅回路５０の出力は、第２の加算器７の記号“−”で指示された第２の入力に接続されていて、これに印加された信号Ａ・Ｖｍｉｎが第２の加算器の出力信号に向かって減算的にカウントされるようになっている。
【００５１】
第２の加算器７の下流側には第７の増幅回路７４が接続されており、この第７の増幅回路の入力は、第２の加算器７の出力に接続され、かかる第７の増幅回路は、同様にその入力に送られた信号を自由に選択可能な第２の増幅係数Ｂだけ増幅した状態でその出力のところで出力する。この場合、第１及び第２の増幅回路４０，５０と第２の加算器７と第７の増幅回路７４との組合せは、第２の信号連係素子を形成する。これは、今や次のルール、即ち、
Ｖ２＝Ｂ・［Ａ・Ｖｍａｘ−Ａ・Ｖｍｉｎ］＝Ａ・Ｂ・（Ｖｍａｘ＋Ｖｍｉｎ）
に従って形成された第２の結果としての信号Ｖ２を得るために用いられ、この信号は、第７の増幅回路７４の出力により形成される第１の信号連係素子４０，５０，７，７４の出力のところで出力される。
【００５２】
第７の増幅回路７４の出力は、第２の結果としての信号Ｖ２を２乗する第２の２乗化素子９の入力に接続され、第２の結果としての信号Ｖ２の２乗（Ｖ２）２に相当する信号は、上記第２の２乗化素子の出力のところで出力される。
【００５３】
図３に示す実施形態の例は、第３の信号連係素子を更に有しており、この第３の信号連係素子は、第１０の増幅回路１０２、第１１の増幅回路１０３、第３の加算器１１及び第１２の増幅回路１０４で形成されている。
【００５４】
この場合、第１０の増幅回路１０２の入力は、第２の２乗化素子９の出力に接続されている。第２の結果としての信号Ｖ２の２乗（Ｖ２）２に相当する信号は、第１０の増幅回路１０２の入力に送られる。第１０の増幅回路１０２は、その入力に送られた信号を自由に選択可能な第３の増幅係数Ｃだけ増幅した状態でその出力のところで出力する。したがって、信号値Ｃ・（Ｖ２）２を有する信号が、第１０の増幅回路１０２の出力のところで出力される。
【００５５】
第１１の増幅回路１０３の入力は、第１の２乗化素子８の出力に接続されている。第１の結果としての信号Ｖ１の２乗（Ｖ１）２に相当する信号は、第１１の増幅回路１０３の入力に送られる。第１１の増幅回路１０３は、その入力に送られた信号を増幅係数２・Ｃだけ増幅した状態でその出力のところで出力し、ここで、Ｃは、第１０の増幅回路１０２の自由に選択可能な第３の増幅係数である。したがって、信号値２・Ｃ・（Ｖ１）２を有する信号が、第１１の増幅回路１０３の出力のところで出力される。
【００５６】
第１０の増幅回路１０２の出力は、第３の加算器１１の記号“＋”で指示された第１の入力に接続されていて、これに印加された信号Ｃ・（Ｖ２）２が、第３の加算器１１の出力信号に向かって加算的にカウントされるようになっている。したがって、第１１の増幅回路１０３の出力は、第３の加算器１１の記号“−”で指示された第２の入力に接続されていて、これに印加された信号２・Ｃ・（Ｖ１）２が、第３の加算器１１の出力信号に向かって減算的にカウントされるようになっている。この場合、第３の加算器１１の出力信号は、次のルール、即ち、
Ｃ・（Ｖ２）２−２・Ｃ・（Ｖ１）２
に従う第１０及び第１１の増幅回路１０２，１０３のそれぞれの出力からの信号Ｃ・（Ｖ２）２と２・Ｃ・（Ｖ１）２の加法的連係により形成される。
【００５７】
第３の加算器１１の下流側には第１２の増幅回路１０４が接続されており、この第１２の増幅回路の入力は、第３の加算器１１の出力に接続され、かかる第１２の増幅回路は、その入力に送られた信号を自由に選択可能な第４の増幅係数Ｄだけ増幅した状態でその出力のところで出力する。第１２の増幅回路１０４の出力は、第３の信号連係素子１０２，１０３，１１，１０４の出力を形成すると共に回路装置の出力端子に接続されている。次のルール、即ち、
Ｖａ＝Ｄ・｛Ｃ・（Ｖ２）２−２・Ｃ・（Ｖ１）２｝
＝２・Ｃ・Ｄ・｛（１／２）・（Ｖ２）２−（Ｖ１）２｝
に従って形成される信号はこの場合、出力端子１２のところで回路装置の出力信号Ｖａとして利用できるようになる。
【００５８】
次のこと、即ち、
Ｋ１＝２・Ａ・Ｂ、Ｋ＝Ａ・Ｂ、及びＫ３＝２・Ｃ・Ｄ
を比較することにより、図２及び図３に示す実施形態の例の回路装置により最終的には、これらに送られる信号の処理の際に同一の結果が得られることが理解できる。第１〜第４の増幅係数Ａ〜Ｄ及びこれに関連した回路の単純化について次の値、即ち、
Ａ＝１／２、Ｂ＝１、Ｃ＝１／２、及びＤ＝１
を選択することにより、もう一度、図３の実施形態の一般化された例から図１の単純な回路装置への移行が得られる。
【００５９】
上述した信号処理素子は、アナログ又はディジタル計算回路として又はプログラムされた算術演算装置として設計できる。
【図面の簡単な説明】
【００６０】
【図１】本発明の回路装置の実施形態の第１の単純な例を示す図である。
【図２】本発明の回路装置の実施形態の第２の一般化された例を示す図である。
【図３】本発明の回路装置の実施形態の第３の一般化された例を示す図である。
【符号の説明】
【００６１】
１  信号源
２  第１のピーク値検出素子
３  第２のピーク値検出素子
４  第１の１／２回路
５  第２の１／２回路
６  第１の加算器
（４，５，６）  第１の信号連係素子
７  第２の加算器
（４，５，７）  第２の信号連係素子
８  第１の２乗化素子  ９  第２の２乗化素子
１０  第３の１／２回路
１１  第３の加算器
（１０，１１）  第３の信号連係素子
１２  出力端子
４０  第１の増幅回路
５０  第２の増幅回路
５１  第３の増幅回路
７１  第４の増幅回路
７２  第５の増幅回路
７３  第６の増幅回路
７４  第７の増幅回路
１００  第８の増幅回路
１０１  第９の増幅回路
１０２  第１０の増幅回路
１０３  第１１の増幅回路
１０４  第１２の増幅回路
Ａ  自由に選択可能な第１の増幅係数（４０，５０，５１について）
Ｂ  自由に選択可能な第２の増幅係数（７３，７４について）
Ｃ  自由に選択可能な第３の増幅係数（１０２，１０３について）
Ｄ  自由に選択可能な第４の増幅係数（１０４について）
Ｋ１  自由に選択可能な第１の一定の係数（７１，１００について）
Ｋ２  自由に選択可能な第２の一定の係数（７２，１００について）
Ｋ３  自由に選択可能な第３の一定の係数（１０１について）
Ｖｓ  少なくとも１つの交番成分を含む信号
Ｖａ  出力信号
Ｖｍｉｎ  信号Ｖｓの最小値
Ｖｍａｘ  信号Ｖｓの最大値
Ｖ１  第１の結果としての信号
Ｖ２  第２の結果としての信号
【図１】
2006527849.tif 000003
【図２】
2006527849.tif 000004
【図３】
2006527849.tif 000005
【国際調査報告】
2006527849.tif 000006
2006527849.tif 000007