(57)【要約】メモリ（４）内に、保護対象のデータ（Ｄ）の他に、このデータ（Ｄ）を用いて生成したチェックデータ（Ｐ）を保存している、プロセッサシステムでのメモリアクセスエラーを検出及び／又は訂正するための方法は、誤り検出及び訂正時において特に高い信頼性を達成可能な形態に改善することが求められている。このために、この発明では、チェックデータ（Ｐ）の生成の際に、保護対象のデータ（Ｄ）の他に、そのアドレスをも考慮している。
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【特許請求の範囲】
【請求項１】
メモリ（４）内に、保護対象のデータ（Ｄ）の他に、このデータ（Ｄ）を用いて生成したチェックデータ（Ｐ）を保存している、プロセッサシステムでのメモリアクセスエラーを検出及び／又は訂正するための方法において、
チェックデータ（Ｄ）を生成する際に、保護対象のデータ（Ｄ）の他に、そのアドレスをも考慮することを特徴とする方法。
【請求項２】
保護対象のデータ（Ｄ）を、それに付属するチェックデータ（Ｐ）と一緒に、データ受信部に伝送し、その際データ伝送後に先ず、誤り検出のためのチェックデータ（Ｐ）の評価を行うことを特徴とする請求項１に記載の方法。
【請求項３】
誤り検出のためのチェックデータ（Ｐ）の評価を、検査ユニット（３２）により検査している誤り検出装置（６）で行うことを特徴とする請求項１又は２に記載の方法。
【請求項４】
誤り検出装置（６）を検査するために、そこから供給されるデータ（Ｄ）とそのアドレスにもとづき、別のチェックデータ（Ｐ）を生成することを特徴とする請求項３に記載の方法。
【請求項５】
検査ユニット（３２）が、データとアドレスから、誤り検出装置（６）のチェックデータ（Ｐ）及び／又は誤り検出装置（６）と接続されたメモリ（４）のチェックデータと比較するための比較用検査データを生成することを特徴とする請求項３又は４に記載の方法。
【請求項６】
誤り検出装置（６）とアプリケーションメモリとの間で、データ（Ｄ）、チェックデータ（Ｐ）及びアドレス（Ａ）を伝送するために、別々のバスライン（２０，２２，２４）を使用することを特徴とする請求項３から５までのいずれか一つに記載の方法。
【請求項７】
特に請求項１から６までのいずれか一つに記載の方法を実行するための、プロセッサコア（２）とメモリ（４）とに接続された誤り検出装置（６）を有する電子回路構成において、
誤り検出装置（６）は、チェックデータ生成器（１４）を有し、この生成器が、メモリ（４）内に保存するデータ（Ｄ）に対して、このデータ（Ｄ）とそのアドレスにもとづき、チェックデータ（Ｐ）を生成することを特徴とする電子回路構成（１，１’）。
【請求項８】
誤り検出装置（６）は、一定数のバスライン（２０，２２，２４）を介して、メモリ（４）と接続されていることを特徴とする請求項７に記載の電子回路構成（１，１’）。
【請求項９】
データ（Ｄ）、チェックデータ（Ｐ）及びアドレス（Ａ）に対して、それぞれ別々のバスライン（２０，２２，２４）を配備していることを特徴とする請求項８に記載の電子回路構成（１，１’）。
【請求項１０】
誤り検出装置（６）には、検査ユニット（３２）が付属していることを特徴とする請求項７から９までのいずれか一つに記載の電子回路構成（１，１’）。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリ内に、保護対象のデータの他に、このデータを用いて生成したチェックデータを保存している、プロセッサシステムでのメモリアクセスエラーを検出及び／又は訂正するための方法に関する。更に、この発明は、特にこのような方法を実行するための、プロセッサコアとメモリとに接続された誤り検出装置を有する電子回路構成に関する。
【背景技術】
【０００２】
「プロセッサシステム」という概念は、例えばマイクロコントローラなどの、中央処理装置（ＣＰＵ）の他に、更にメモリと入出力機能とを有する、全く一般的な単独の、又はネットワークで結ばれたコンピュータシステムであると解釈する。これらのシステムは、一つの、又は特に複数のプロセッサコアを有するシステムとして実現することができ、その際複数コアシステムでは、二つ又は複数の、プロセッサコアと呼ばれる中央処理装置が配備されている。
【０００３】
前述した種類の方法は、特に安全性を重視するアプリケーションにおいて、メモリの監視及び誤り訂正用に使用することができる、特に電子式自動車制御部品に用いることができる。従って、このような概念は、特に自動車用プロセッサに関するメモリアーキテクチャに影響を与えるものである。
【０００４】
自動車ブレーキの電子制御機器は、技術的な発展の過程において、益々多くのブレーキシステム機能を果たしてきている。初期のブレーキシステムでは、一般的にアンチロックブレーキシステム（ＡＢＳ）機能だけを、電子的に制御・統御していたが、それに対して、より最新式の所謂「バイ・ワイヤ」ブレーキ設備では、ブレーキ機能全体を、電子制御機器によって制御することができるようになっている。このようなシステムは、安全と直接関連するために、特に高い信頼性を持つ電子式自動車制御機器に対する需要が益々増大してきている。
【０００５】
通常、電子式自動車制御機器は、比較的複雑な機能を実現するために、プログラム制御方式のマイクロプロセッサシステムを有する。このようなマイクロプロセッサシステムの信頼性を改善するために、メモリ内にデータを記憶する際に、保護対象のデータを用いてチェックデータを生成し、保護対象のデータと一緒に記憶する、所謂誤り検出システム又は装置を用いている。このデータを再び読み出す場合、それに続く手順において、このデータとともに保存しているチェックデータを利用して、読み出しエラーが発生しているか否かを決定することができる。
【０００６】
自動車のプロセッサシステムの信頼性は、特許文献１にもとづき、マイクロプロセッサによるフラッシュメモリの読み出し時に、各ワード／ハーフワードに対して、パリティビットを同じメモリモジュール又は別のメモリモジュールに保存することによっても改善することができる。同様に、メモリアクセス期間中にパリティビットを生成して、誤り検査を目的として、記憶しているチェックデータと比較している。
【０００７】
メモリアクセスエラーを検出及び／又は訂正するための周知の方法では、通常、例えばハミングコード又はベルガーコードなどの誤り訂正コードを用いて、チェックデータを生成して、各メモリに保存し、一時的なエラーの訂正、製品保証期間の拡大、或いは製造欠陥の隠蔽による製造時の歩留まりの向上を行っている。
【０００８】
しかし、特にフラッシュメモリとして実現されたアプリケーションメモリでは、単にセグメント全体を消去して、プログラムすることができる。比較的小さくセグメント化されたフラッシュメモリは、より大きなセグメントのフラシュメモリと比較して、著しく大きな面を必要とする。従って、製造条件から、セグメントの大きさは、上限を抑えられている。個々のプログラム又はデータ部分（データと付属するパリティの両方）を互いに独立してプログラム及び消去しなければならず、そしてパリティに対して、最小限のセグメント規模が限定されているので、このようなシステムアーキテクチャでは、比較的大きな使用されないメモリ領域が生じることとなる。
【特許文献１】ドイツ特許出願公開明細書第１０１０９４４９号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明の課題は、前述した種類の方法を改善して、誤り検出及び訂正時における特に高い信頼性を達成可能とすることである。更に、特にこの方法を実行するのに適した電子回路構成を提供することである。
【課題を解決するための手段】
【００１０】
この課題は、方法に関して、この発明にもとづき、チェックデータの生成時において、保護対象のデータの他に、そのアドレスをも考慮することによって解決される。
【００１１】
この場合、この発明は、従来の誤り検出及び訂正の思想において、対応するルーチン又は装置をメモリラッパーに統合し、それによってデータフィールドだけを直接制御可能とするとの考えを出発点としている。この場合、例えばアドレッシングエラー又は同様のエラーのために発生する可能性のある、データ読み出し時の伝送エラーは、考慮されていない。従って、誤り検出及び場合によっては誤り訂正時の信頼性を向上させるためには、アドレッシングも検査に含めるべきである。特に簡単な方法で、このことを保証するために、チェックデータを、一方では保護対象のデータを考慮して、他方ではそのアドレスを考慮して生成するものである。
【００１２】
この場合、有利には、保護対象のデータを、それに付属するチェックデータと一緒にデータ受信部に伝送し、その際データ伝送後に先ず、誤り検出のためのチェックデータの評価を行うことによって、誤り検出及び場合によっては誤り訂正時における特に高い信頼性を達成することが可能となる。この場合、誤り検出及び訂正は、データの受信部に移され、その結果データフィールドと、アドレスデコード及びデータ／アドレスラインを有するメモリラッパーの両方における監視及び誤り訂正が保証されるものである。
【００１３】
別の又はこれに代わる有利な改善構成では、誤り検出のためのチェックデータの評価を、検査ユニットにより検査している誤り検出装置で行う。こうすることによって、場合によっては発生する誤りの検出及び／又は訂正を、その装置側において、専用の検査ユニットにより監視するものである。別の有利な実施形態では、この場合、この検査ユニットは、データとアドレスから、比較用チェックデータを生成し、このデータを、誤り検出装置のチェックデータ及び／又は誤り検出装置と接続されたメモリのチェックデータと比較している。この場合、訂正済みのデータと第二のＣＰＵのアドレスとから、チェックビットを計算して、場合によってはメモリの訂正済みのチェックビットと比較している。このため、このような方法は、特に二つ又は複数のプロセッサコアを持つシステムで使用するのに適している。
【００１４】
信頼性及び動作面での安全性を更に向上させるために、有利には誤り検出装置とアプリケーションメモリとの間でデータ、チェックデータおよびアドレスを伝送するために別々のバスラインを使用する。
【００１５】
前述した課題は、この方法を実行するための、プロセッサコアとメモリとに接続された誤り検出装置を有する電子回路構成に関して、この誤り検出装置が、チェックデータ生成器を有し、この生成器が、メモリに保存するデータに対して、そのデータとそのアドレスにもとづきチェックデータを生成することによって解決される。
【００１６】
特に高い信頼性及び動作面での安全性のために、誤り検出装置を、有利にはメモリコアから、データの受信部に移している。この場合、この誤り検出装置は、有利には一定数のバスラインを経由して、メモリと接続されており、その際別の有利な実施形態では、データ、チェックデータ及びアドレスに対して、それぞれ別々のバスラインを配備する形で、これらのバスラインを分離するものと規定している。
【００１７】
別の有利な実施形態では、この誤り検出装置には、検査ユニットが付属している。
【００１８】
この発明により達成される利点は、特に、チェックデータの生成にアドレスを含めることと、また特に誤り検出及び訂正を、メモリコアから、これらのデータの受信部の領域に移すことによって、誤り検出及び訂正における特に高い信頼性と動作面での安全性を達成することができることにある。即ち誤り検出時において、本来のデータの他に、アドレスと特にアドレスデコードロジックをも検査している。更に、データ及びアドレスラインの検査と場合によっては誤り訂正を保証している。こうすることによって達成可能な伝送パス上における誤り検出の改善は、特にプロセッサコアとの比較的妨害を受け易い長い接続パスを有する外部コンポーネントの場合において意義を持つものである。
【００１９】
設計面から単独のアドレスデコーダだけを使用することが求められる場合において、アドレスデコーダで誤りを検出することは、特に有利である。こうすることによって、誤り検出用に追加配備された検査ユニットによって、このための誤り検出を提供することもできる。
【発明を実施するための最良の形態】
【００２０】
この発明の実施例を、図面にもとづき、より詳しく説明する。
【００２１】
両方の図面において、同じ部分には、同じ符号を付与している。
【００２２】
図１にもとづく電子回路構成１は、特に自動車ブレーキ用の電子制御システムに使用するために規定したものである。この場合、安全面で大いに関連することから、その時点での走行状態に介入可能であることに関して、特に高い信頼性と動作面での安全性を保証するために、データ処理時の誤り検出及び場合によっては誤り訂正用の電子回路構成１を設計している。この目的のために、電子回路構成１は、データ面に関して中央処理装置又はＣＰＵとも呼ばれるプロセッサコア２とこれに付属するメモリ４の間に接続されている誤り検出装置６を有する。この場合、この誤り検出装置６は、特にメモリ４からプロセッサコア２へのデータＤの中継時において、読み出されるデータＤの特に高い信頼性を保証するとともに、場合によっては存在する誤りを確実に検出して、場合によっては訂正する目的を果たすものである。
【００２３】
データＤを保存しているメモリ４は、アドレスデコード及びメモリ管理用に配備されたメモリラッパー８の他に、データＤ用のメモリ領域１０とデータＤに付属するチェックデータＰ用の別のメモリ領域１２を有する。
【００２４】
この誤り検出装置６は、チェックデータ生成器１４、バスロジック装置１６及び訂正ブロック１８を有する。この誤り検出装置６は、一定数のバスライン２０，２２，２４を介して、メモリ４と接続されており、その際バスライン２０は、アドレスデータをメモリラッパー８に伝送するためのアドレスラインの形式で、バスライン２２は、データＤをメモリセグメント１０に伝送するためのデータラインの形式で、並びにバスライン２４は、チェックデータＰをメモリセグメント１２に伝送するためのコードラインの形式で配備されている。
【００２５】
誤り検出及び場合によっては誤り訂正における特に高い信頼性を確保するために、この誤り検出装置６は、保護対象のデータＤ用に配備されたチェックデータＰを、一方ではデータＤを考慮して、しかし他方ではそのアドレスをも考慮して生成するように設計されている。このために、チェックデータ生成器１４は、入力側において、データライン２６を介して、並びにアドレスラインとして配備された第一のバスライン２０と接続された分岐ライン２８を介して、プロセッサコア２と接続されている。このようにして、データＤとそのアドレスを考慮して生成されたチェックデータＰは、次にチェックデータ生成器１４からバスロジック装置１６に転送され、そこから保存のために、バスライン２４を介して、メモリ４に更に転送することができる。
【００２６】
更に、この回路構成１は、データＤの受信部へのデータ伝送後に先ず、誤り検出のためのチェックデータＰの評価を実行するように設計されている。このために、この誤り検出装置６は、メモリ４への統合を避けて、バスライン２０，２２，２４を介して、メモリ４と接続された別のコンポーネントとして実現されている。このようにして、メモリ４から読み出したデータＤとそれに付属するチェックデータＰを、更にアドレスをも考慮する訂正ブロック１８で評価することにより、本来のデータＤに対してだけでなく、データ伝送に必要な伝送ライン及びアドレスに対しても、誤り検出を行うものである。
【００２７】
図１による実施例における電子回路構成１は、一つのプロセッサコアだけを有するプロセッサユニットとして実現されている。それに対して、図２による実施例では、二つのプロセッサコアを有する実施構成を図示しており、そこでは、第一のプロセッサコア２の他に、更にＣＰＵとして実現された別のプロセッサコア３０が配備されている。この実施例では、誤り検出装置６には、更に検査ユニット３２が付属しており、このユニットは、この装置側における誤り検出装置として構成されている。この場合、誤り検出装置６は、データライン３４を介して、リードデータＬを第一のプロセッサコア２及び第二のプロセッサコア３０にも供給している。この場合、リードデータＬは、誤り検出装置６によって既に訂正されたデータである。これらのリードデータＬは、更に検査ユニット３２のチェックビット生成器３６に供給され、その生成器は、リードデータＬと第二のプロセッサコア３０から伝送されてきたアドレスＡにもとづき、チェックデータ又はチェックビットＰを生成している。これらは、比較ユニット３８において、誤り検出装置６から伝送されてきた訂正済みのチェックビット又はチェックデータＰと比較され、その結果誤り検出装置６を正常に機能可能とする制御を行うことができるものである。この比較モジュール３８は、出力チャネル４０を介した出力信号として、場合によっては誤りメッセージを供給する。出力チャネル４１を介して、検査ユニット６に対しても同じことが言える。
【図面の簡単な説明】
【００２８】
【図１】電子回路構成の模式図。
【図２】電子回路構成の代替実施形態の模式図。
【符号の説明】
【００２９】
１，１’    電子回路構成
２    プロセッサコア
４    メモリ
６    誤り検出装置
８    メモリラッパー
１０，１２    メモリ領域
１４    チェックデータ生成器
１６    バスロジック装置
１８    訂正ブロック
２０，２２，２４    バスライン
２６    データライン
２８    分岐ライン
３０    プロセッサコア
３２    検査ユニット
３４    データライン
３６    チェックビット生成器
３８    比較モジュール
４０    出力チャネル
Ａ    アドレス
Ｄ    データ
Ｌ    リードデータ
Ｐ    チェックデータ
【図１】
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【図２】
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【国際調査報告】
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2006513471.tif 000006
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2006513471.tif 000008
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