(57)【要約】半導体素子を作製する方法を記述する。この方法において、所望の欠陥密度レベル（好ましくないドーピングレベルに終わる）を有し、充分な厚さを有する出発基板を選択する。その後、出発基板上に、所望のドーピングレベルを有する半導体層を形成する。生じた半導体層は、最終製品用途に関する所望の欠陥密度及びドーピングレベルを有する。動的素子と、導電体と、他の所要の構造体とを半導体層上に形成した後、出発基板を取り除き、所望厚の半導体層を残す。ＶＥＣＳＥＬ用途において、動的素子はゲインキャビティーであることができ、この半導体層は、ウォールプラグ効率（ＷＰＥ）を最大化するのに、必要な欠陥密度及びドーピングレベルを有する。態様のひとつでは、半導体層のドーピングは均一でない。例えば、層の大部分を低レベルでドープし、そして残りの部分をさらに高いレベルでドープする。より多くドープ化した材料の場合、これによって、特定の厚さにおいて、改良されたＷＰＥがもたらされる。
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【特許請求の範囲】
【請求項１】
欠陥密度を有する出発半導体基板を選択すること；
前記出発半導体基板上に半導体層を形成すること；
前記半導体層上に動的素子を形成すること；そして
前記出発半導体基板を除去すること、
を含む、半導体素子を作製する方法。
【請求項２】
前記半導体層において、ドーピングレベルを制御すること、
をさらに含む、請求項１に記載の方法。
【請求項３】
前記半導体層において、前記ドーピングレベルが均一である、請求項２に記載の方法。
【請求項４】
前記出発半導体基板及び前記半導体層をＧａＡｓから作る、請求項１に記載の方法。
【請求項５】
前記出発半導体基板をＧａＡｓから作り、そして前記半導体層を単結晶材料のエピタキシャル成長から作る、請求項１に記載の方法。
【請求項６】
前記半導体層をＡｌＧａＡｓＰから作る、請求項５に記載の方法。
【請求項７】
前記出発半導体基板が低欠陥密度を有する、請求項１に記載の方法。
【請求項８】
前記半導体層においてドーピングレベルを制御すること、
をさらに含む、請求項７に記載の方法。
【請求項９】
前記ドーピングレベルが前記半導体層において均一である、請求項８に記載の方法。
【請求項１０】
前記出発半導体基板及び前記半導体層をＧａＡｓから作る、請求項７に記載の方法。
【請求項１１】
前記出発半導体基板をＧａＡｓから作り、そして前記半導体層を単結晶材料のエピタキシャル成長から作る、請求項７に記載の方法。
【請求項１２】
前記半導体層を、ＡｌＧａＡｓＰから作る、請求項１１に記載の方法。
【請求項１３】
欠陥密度を有する出発半導体基板を選択すること；
半導体層においてドーピングレベルを制御しながら、前記出発半導体基板上で前記半導体層を形成すること；
前記半導体層上でゲインキャビティーを形成すること；
前記出発半導体基板を除去すること、
を含む、光学素子を作製する方法。
【請求項１４】
前記半導体層においてドーピングレベルを制御すること、
をさらに含む、請求項１３に記載の方法。
【請求項１５】
前記半導体層において前記ドーピングレベルが均一である、請求項１４に記載の方法。
【請求項１６】
前記出発半導体基板及び前記半導体層をＧａＡｓから作る、請求項１３に記載の方法。
【請求項１７】
前記出発半導体基板をＧａＡｓから作り、そして前記半導体層を単結晶材料のエピタキシャル成長から作る、請求項１３に記載の方法。
【請求項１８】
前記半導体層をＡｌＧａＡｓＰから作る、請求項１７に記載の方法。
【請求項１９】
前記出発半導体基板が低欠陥密度を有する、請求項１３に記載の方法。
【請求項２０】
前記半導体層においてドーピングレベルを制御すること、
をさらに含む、請求項１９に記載の方法。
【請求項２１】
前記ドーピングレベルが前記半導体層において均一である、請求項２０に記載の方法。
【請求項２２】
前記出発半導体基板及び前記半導体層をＧａＡｓから作る、請求項１９に記載の方法。
【請求項２３】
前記出発半導体基板をＧａＡｓから作り、そして前記半導体層を単結晶材料のエピタキシャル成長から作る、請求項１９に記載の方法。
【請求項２４】
前記半導体層を、ＡｌＧａＡｓＰから作る、請求項２３に記載の方法。
【請求項２５】
欠陥密度を有する出発半導体基板を選択すること；
半導体層においてドーピングレベルを制御しながら、前記出発半導体基板上で前記半導体層を形成すること；
前記半導体層上でゲインキャビティーを形成すること；
前記出発半導体基板を除去すること；
前記半導体層の１つの面上にゲインキャビティー層上に第１の伝導体を形成すること；
前記半導体層の反対面上に第２の伝導体を形成すること；
拡張キャビティーを作るように、前記半導体層に対して外部ミラー／レンズを配置すること、
を含む、光学素子を作製する方法。
【請求項２６】
前記半導体層においてドーピングレベルを制御すること、
をさらに含む、請求項２５に記載の方法。
【請求項２７】
前記半導体層において前記ドーピングレベルが均一である、請求項２６に記載の方法。
【請求項２８】
前記出発半導体基板及び前記半導体層をＧａＡｓから作る、請求項２５に記載の方法。
【請求項２９】
前記半導体基板をＧａＡｓから作り、そして前記半導体層を単結晶材料のエピタキシャル成長から作る、請求項２５に記載の方法。
【請求項３０】
前記半導体層をＡｌＧａＡｓＰから作る、請求項２９に記載の方法。
【請求項３１】
前記ドーピングレベルを５×１０16ｃｍ-3〜５×１０17ｃｍ-3から選択する、請求項２７に記載の方法。
【請求項３２】
前記半導体層の大部分の厚みを第１のレベルでドープし、そして前記半導体層の残りの厚みを、前記ゲインキャビティーに近接して、より高い第２のレベルでドープする、請求項２６に記載の方法。
【請求項３３】
前記出発半導体基板が低欠陥密度を有する、請求項２５に記載の方法。
【請求項３４】
前記半導体層に関するドーピングレベルを制御すること、
をさらに含む、請求項３３に記載の方法。
【請求項３５】
前記ドーピングレベルが前記半導体層において均一である、請求項３４に記載の方法。
【請求項３６】
前記出発半導体基板及び前記半導体層をＧａＡｓから作る、請求項３３に記載の方法。
【請求項３７】
前記出発半導体基板をＧａＡｓから作り、そして前記半導体層を単結晶材料のエピタキシャル成長から作る、請求項３３に記載の方法。
【請求項３８】
前記半導体層を、ＡｌＧａＡｓＰから作る、請求項３７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子又は集積回路（ＩＣ）のを作製に関する。さらに具体的には、本発明は、一般的なウェーハ上で、所望のドーピングプロファイル及び欠陥密度の半導体層の外延的成長による素子又はＩＣの作製に関する。
【背景技術】
【０００２】
電子素子及び集積回路、並びにそれらの作製プロセスが、当業者によく知られている。典型的には、この作製プロセスは、好適なドーピングレベル及び欠陥密度を有する半導体基板から開始される。そして、付加するプロセス（化学気相蒸着（ＣＶＤ）又はスパッタのような技法を用いる材料蒸着等）、減らすプロセス（エッチング等）、又は存在する材料の特性を変えるプロセス（イオン注入、又は熱的アニーリング等）を介して、素子及び回路の要素を、基板表面上か又はその直下に構成する。基板表面上にマスキング層を形成する公知のフォトリソグラフィー技法を用いて、このプロセスを選択的に実施することができる。
上記方法を用いて形成することができる電子素子の一例として、面発光型レーザーが挙げられる。
【０００３】
一般的に、電子素子の性能は、基材表面上に成長又は形成させた構造体だけでなく、基板そのものの特性によっても決まるものである。例えば、基板中のドーピングレベルは、直列抵抗及び電流密度分布（電流が基板を通って流れる場合）、分離された素子の接合点に関する接合静電容量、又は寄生サイリスタ（ＣＭＯＳ  ＩＣｓ）を伴う素子中のラッチアップ耐性に影響を与える可能性がある。欠陥密度も重要であり、漏れ電流及び素子の信頼性に影響を与えることとなる。基板を通して発光する光学素子の場合には（ＮＥＣＳＥＬ（Ｎｏｖａｌｕｘ（商標）拡張型空洞側面発光レーザー（Ｅｘｔｅｎｄｅｄ  Ｃａｖｉｔｙ  Ｓｉｄｅ  Ｅｍｉｔｔｉｎｇ  Ｌａｓｅｒ））等）、基板中の光吸収も重要となる。
【０００４】
ＮＥＣＳＥＬ又は底部発光ＶＣＳＥＬ（垂直空洞側面発光レーザー）の特定の場合において、基板特性の重要性は、次のようになる。ゲイン領域への電流が、この基板を通過する。素子の境界面において多すぎる電流の密集を避け、そして直列抵抗を低く保つため、高い導電率が必要とされる。大量にドープした、厚い基板を用いることによって、高い導電率を達成することができる。一方、光学的損失を小さく保たねばならず、これは低ドーピングレベル及び薄い基板を意味する。第３要件は、そのライフタイム全体にわたり、仕様範囲内の素子の作用を維持する必要性から生ずるものである。第３要件を達成するのに重要な要素は、基板中の欠陥密度を低く保つことである。これら３要件（抵抗の低さ、光学的損失の少なさ、及び欠陥密度の低さ）の許容できる妥協点を、市販の基板材料で達成することは難しい。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この点を考慮すると、上述の３要件の全てを満たす出発基板に対する必要性を排除するような、電子素子又は集積回路の製造方法の改良に関する必要性がある。
【課題を解決するための手段】
【０００６】
本発明の態様に従って、半導体素子を作製する方法を記述する。この方法において、所望の欠陥密度（通常は低い）を有する充分な厚さの出発基板を選択する。一般的な基板成長法（ＶＧＦ（垂直温度勾配凝固）技法等）のみが、ドーピングレベルが高い場合（例えば、ＧａＡｓ中で１×１０18ｃｍ-3より大きい）に、低欠陥密度を達成することができる。上述のような底部発光ＶＣＳＥＬ又はＮＥＣＳＥＬの場合、一般に、上述の高ドーピングレベルは望ましくはない。
【０００７】
しかし、本発明に従うと、出発材料として、高ドープ化低欠陥密度基板を用いることができる。低欠陥密度の出発材料の上で、半導体層をエピタキシャル成長させる。成長材料は、出発材料上で高い結晶品質を伴って成長することができる任意の材料であることができる。典型的には、出発材料と同一（ＧａＡｓ上のＧａＡｓ等）であることもできるが、他の材料の組み合わせ（例えば、ＧａＡｓ上のＡｌＧａＡｓＰであり、下のＧａＡｓに近い格子整合を付与するように、このＡｌＧａＡｓＰ組成を調整する）も可能である。任意の好適なエピタキシャル成長技法を、半導体層のために用いることができる（ＭＯＣＶＤ、ＭＢＥ等を含む）。この成長条件を正確に選択した場合、結晶品質（欠陥密度を含む）は、下の材料の結晶品質に匹敵するか、または下にある材料の結晶品質より良い。
【０００８】
定評のあるウェーハスケールの製造技法を用いて、成長半導体層の上に、動的素子の電気接点等を形成する。一旦、動的素子を個々のダイに分離すると、動的素子に対して機械的支持を付与するため、この作製の間の適切な段階において、任意の好適な技法（機械研磨、化学的エッチング、ＣＭＰ、化学的又は物理的プラズマエッチング等）によって、ウェーハ全体から最初の基板材料を取り除き、成長半導体層の充分な厚さのみを残す。典型的には、動的素子作製の順番の終わり又はその近くで、ウェーハの薄肉化を実施することができ、その結果、大部分の又は全てのウェーハ作製の順番の間に機械的支持を付与するため、より厚い出発材料が存在する。
【０００９】
本発明の態様の一つでは、成長した半導体層のドーピングは均一であり、そして最適の素子性能を発揮するためにドーピングを選択することができる。上述のように、低欠陥密度が達成され、そして低欠陥密度はドーピング密度から完全に分断される。第二の態様では、このドーピング密度が均一ではない。例えば、光吸収を最小化するように成長層の大部分の中で、ドーピング密度を非常に小さく（1×１０16ｃｍ-3未満）保ち、そして良好な電気伝導を付与するように能動素子に近い薄い領域の中のみで、ドーピング密度を高くすることができる。
【発明を実施するための最良の形態】
【００１０】
図１を参照して、当業者に公知の半導体作製プロセスの例を、光学素子（ここではＮＥＣＳＥＬ）に関して提示する。この例では、出発基板１０１は、低ドープ化の４インチＧａＡｓウェーハである。２番目の図において、ウェーハの一方の表面上で、素子層１０３をエピタキシャル成長させる。ＮＥＣＳＥＬの場合、この素子層は、分布ブラッグ反射器（ＤＢＲｓ）及び光学利得を付与するための量子井戸を含む。３番目の図では、ＮＥＣＳＥＬ素子をさらに作製し、電気接点１０５を加える。４番目の図では、この基板を所望の最終厚まで薄くし、そして研磨して所要の光学品質仕上げをする。５番目の図において、反射防止膜（ＡＲＣ）１０６及び光学的アパーチュア１０７を研磨表面上に形成し、ＮＥＣＳＥＬダイを完成する。作動中に素子内で光が発生し、そして大きな矢印で示すように発光する。
【００１１】
図２を参照して、光学素子における半導体の作製プロセスの例を、本発明の態様に従って提示する。この態様では、ドーピング密度を問わず光学素子の欠陥密度要件を満たすように、ウェーハ１１１を選択する。低欠陥密度（エッチピット密度又はＥＰＤ、５００ｃｍ-2未満の値）を伴う好適なＧａＡｓウェーハは、製造業者から容易に入手できるが、典型的には約１×１０18ｃｍ-3以上のドーピングレベルを有する。一般に公知のＶＧＦ（垂直温度勾配凝固）技法を用いて、上記材料を成長させる。ＮＥＣＳＥＬの場合、高ドーピングレベルは、それらを不適当にさせる。その後、ＧａＡｓ層１１２を、出発基板上で成長させる。
【００１２】
最適なレーザー性能を発揮するようにドーピングレベル（均一又は不均一）を選択しながら、最終素子に関し充分な機械的支持を付与するように、この層の厚さを選択する。成長条件を適切に選択して、成長層中の欠陥密度は、出発基板の欠陥密度と同等か又は出発基板の欠陥密度よりも良くすることができる。一旦、高品質支持層１１２を成長させると、素子作製の残部を図１に示すように実施することができる。素子層１１３を成長させ、そして電気接点１１５を用いてＮＥＣＳＥＬ素子を作製する。しかし、本発明の重要な要素は、現在のところ、ウェーハの薄肉化段階が、出発基板１１１を全て取り除くことにある。この方法では、反射防止膜（ＡＲＣ）１１６及び光学的アパーチュア１１７を備える素子が完成すると、最初の基板は残らない。このように、低欠陥密度（通常は高ドーパント密度を要件とする）と、任意のドーピングプロファイル（非常に低いドーパント密度を含む）とを併用することができる。
【００１３】
本発明の第一態様に従うと、支持層１１２は、５×１０16ｃｍ-3〜５×１０17ｃｍ-3の均一なドーピングレベル及び約１００μｍの厚さを有する。
本発明の第二態様に従うと、光吸収を最小とするため、材料の大部分の中で支持層１１２を非常に軽くドープ（例えば、１×１０16ｃｍ-3未満）し、一方、電気伝導を付与するため、さらにしっかりとドープ（例えば、５×１０17ｃｍ-3〜５×１０18ｃｍ-3）した材料の薄層（例えば、２〜２０μｍ厚）を、素子層に直接近接して形成する。例えば、有機金属化学気相成長法（ＭＯＣＶＤ）によってエピタキシャル成長をさせている間に、ドーパント源の流速を調整することによって、そのように調製されたドーピングプロファイルが、容易に得られる。
【００１４】
このような方法でドーピングプロファイルを調整する効果を、図３ａ〜ｂに関して、さらに詳細に説明することができる。これらの各図は、様々なＮＥＣＳＥＬ設計に関するモデル化ウォールプラグ効率（ＷＰＥ）を示している。ウォールプラグ効率は、入力電力に対して、ＮＥＣＳＥＬによって発光された光出力の比であり、ダイオードレーザーに関して重要な性能値である。一般的に、高いウォールプラグ効率が望ましい。図３ａは、ドーピングレベルを変えることによって、均一な基板ドーピングで何が達成することができるか？を具体的に示している。この例の目的として、８０μｍのＮＥＣＳＥＬ直径、及び１００μｍの薄さとする。ＷＰＥピークは約１０％であり、約２×１０17ｃｍ-2の均一な基板ドーピングで達成される。ＷＰＥを最大化する観点からすれば、この基板のドーピングは、低直列抵抗及び低光吸収の間の最良の折衷点を表していることになる。
【００１５】
しかし、図３ｂは、調整した基板ドーピングプロファイルを用いることによって、さらに良好な性能を達成することができることを示している。この場合において、成長支持基板の大部分を１×１０16ｃｍ-3までドープし、しかし、さらにしっかりとドープした材料のシャント薄層（０〜１０μｍ厚を有する）を、上述の通りに素子層に近接して加える。３種のｎ型ドーピングレベルをシャント層内において考慮に入れる：２×１０17ｃｍ-3、５×１０17ｃｍ-3、及び１×１０18ｃｍ-3。３種の曲線は、このシャント層厚を変えた場合のＷＰＥの変化を示している：曲線２００ａは、２×１０17ｃｍ-3のシャントドーピングにおいてシミュレートした結果を示しており、曲線２００ｂは、５×１０17ｃｍ-3のシャントドーピングにおける結果を示しており、そして曲線２００ｃは、１×１０18ｃｍ-3のシャントドーピングにおける結果を示している。２種のより高いシャントドーピングレベルでは、均一ドープ化基板を用いた場合よりも、調整した基板のドーピング設計を用いた場合に高いＷＰＥ値を達成できることは明らかである。例えば、１×１０18ｃｍ-3のシャントドーピング及び約８μｍのシャント厚の場合、ＷＰＥピークは約１２％である。
【００１６】
上記で論じた計算値は、本発明の各態様によって、より良好な信頼性（低基盤欠陥密度を通して）のみならず、より良好な素子性能が提供されることを示している。この計算値は、ＮＥＣＳＥＬ設計の一例に基づいている。しかし、基板ドーピングプロファイルの調整を、他のＮＥＣＳＥＬと、異なる素子直径、基板厚、又は素子層設計に関する光学素子設計とに適用することができる。光学素子設計が異なる場合、個々に最適なドーピングプロファイル（シャント厚及びドーピングレベル）は異なることが一般的である。
【００１７】
本発明の態様に従う半導体素子を作製するための全体的なプロセスの順番の例を、図４に要約する。フローチャートのブロック１２１では、出発基板を選択する。上記で論じたように、ドーピングレベル及びさらにドーパント種にかかわらずに、欠陥密度のみに基づいて出発基板を選択する。ブロック１２３では、所望のドーピングプロファイルを伴う出発基板上に、所望厚を有する半導体素子を配置する。上述の例において、半導体層は、５×１０16ｃｍ-3〜５×１０17ｃｍ-3の均一なドーピングを有してもよく、又は異なる深さ及びこれらの濃度相互間の選択勾配において、２種以上のドーピングレベルを有するさらに複雑なドーピングプロファイルを有してもよいであろう。
【００１８】
この半導体層の材料は、出発材料と同じである（例えば、ＧａＡｓ上で成長したＧａＡｓ）か、又は良好な結晶品質でエピタキシャル成長させることができるような組成に属する（例えば、ＧａＡｓ上で成長したＡｌＧａＡｓＰ、ここでＡｌＧａＡｓＰ組成をＧａＡｓに良好な格子整合を与えるように選択する）かのどちらかとなるのがよい。ブロック１２５では、能動素子層の成長に対する調製の中で、ウェーハ表面の再仕上げを随意選択的に実施することができる。ブロック１２７では、意図する素子に対して必要な１又は複数の活性層を成長させる。例えば、ＮＥＣＳＥＬにおいて、適正な分布ブラッグ反射器（ＤＢＲｓ）及び量子井戸を成長させる。ブロック１２９では、誘電体及び金属付着、フォトリソグラフィー、エッチング、注入及びアニーリング等の公知の技法を用いて、能動素子を形成する所望のプロセスを実施する。
【００１９】
ブロック１３１では、機械的若しくは化学的−機械的な研磨、又は化学的エッチング等の技法を用いて、最初の出発基板を完全に取り除く。最後にブロック１３３では、再度公知の技法を用いて、基板の反対面上に、さらに所望の層又は構造体を形成する。その後、ウェーハ上の素子を完成する。このウェーハを、個々のダイと、取り付けられたこれらのダイスとに分離し、そして公知の方法を用いて電気接点を作ることができる。
【００２０】
本発明の各態様を実施するために、出発基板材料を取り除くための何点かの技法を適用することができる。態様のひとつでは、機械的又は化学的−機械的研磨を用いてこの材料を取り除く。上述の態様では、成長材料及び出発基板材料は非常に似通っている（両方ともＧａＡｓであり、そしてそれらはドーピングレベルのみが異なる）。したがって、最初の出発材料が完全に除去される瞬間を正確に決定することが難しい。最終素子中で必要な材料よりも、層１１２中の材料をさらに成長させ、そして基板と共に成長層の一部（１０〜２０μｍ）を取り除くことによって、これを克服する。基板を完全に除去することを確実にするために、研磨プロセスを調整するか又はウェーハ厚を測定することができる。
【００２１】
別の態様では、化学的エッチングを用いて出発基板を取り除く。支持層１１２の成長の前に、出発基板上で好適なエッチング停止部を成長させる。エッチング停止部の例として、ＡｌＧａＡｓ及びＧａＡｓＰを含むことが好適である。ＡｌＧａＡｓエッチング停止部の場合では、例えば、クエン酸／過酸化水素／水の混合物（ＡｌＧａＡｓ上で優先的にＧａＡｓをエッチングする）を用いて、ＧａＡｓ基板を取り除くことができる。ＧａＡｓＰエッチング停止部では、好適なエッチ例は、水酸化アンモニウム／過酸化水素／水である。一旦、出発基板を取り除くと、エッチング停止層は、同じ場所に留まるか、又はさらなる化学的エッチングによって取り除かれるかのどちらかとなる。
【００２２】
上述の基板除去プロセスを併用することも可能である。例えば、研磨を用いて出発ＧａＡｓ材料の大部分を取り除き、そして化学的エッチングを用いて残りの材料を取り除き、かつエッチング停止部上で精密に仕上げることができる。
本発明の各態様は、半導体基板上の単結晶材料のエピタキシャル成長に基づいている。エピタキシャル成長に関する任意の好適な方法を用いて、様々な各態様（有機金属化学気相成長法（ＭＯＣＶＤ）、分子線エピタキシー（ＭＢＥ）、気相エピタキシー（ＶＰＥ）、又は液相エピタキシー（ＬＰＥ）を含むが、これらに限定されない）を実施することができる。
【００２３】
本発明を用いた半導体素子の作製例を、図５−１及び図５−２において記述する。最初の図は、エピタキシャル成長後の、ウェーハの断面を示したものであり、支持半導体層及び素子活性層を含む。この作製プロセスは、次のような公知の半導体プロセスの各段階を併用しＮＥＣＳＥＬダイを形成する：
ａ．次の層に関するパターンを規定するマスクの位置合わせをするために用いる基準マスクの作製（段階１〜３）。
ｂ．電流閉じ込め部（段階４〜８）
約１０，０００のファクターによって、所望のゲインアパーチュアの外側のｐ−ＤＢＲの導電性を下げる陽子注入を用いて、電流閉じ込め部を達成する。ＮＥＣＳＥＬは、この注入がなくても作用するが、ゲインアパーチュアの外側の電流が、ウォールプラグ効率を下げてしまう。このプロセス中の全体で、犠牲窒化物層によってこのウェーハを覆う。高エネルギー注入は、この層を容易に貫通し、そしてこの層を取り除くことによって、注入段階又はマスキング段階からの異物が、ウェーハ上に残らないことが確保される。
ｃ．エピタキシャル層の孤立したメサ内に分離（段階９〜１１）。これによって、基板層への電気接点が可能になるだけでなく、エピタキシャル層内の固有のひずみを軽減し、改良されたダイアタッチと、さらなる堅実な性能と、より高い信頼性とに関し、最終ダイを均一化する。
ｄ．ウェーハの不導体化（段階１２〜１５）。窒化物層が、このウェーハ表面及びメサ側壁を不導体化する；ビア類が、窒化物内で電気接点のために開放される。
ｅ．レーザーダイオードのアノード及びカソードに電気接点の作製（段階１６〜２６）。一旦、ウェーハプロセスが完了すると、丈夫でかつ信頼性のあるダイアタッチプロセスが可能となるように、このダイの同一面上に電気接点を形成する。
ｆ．オンウェーハ試験（段階２７）。製造のこの早い段階において、完全にレーザー操作をチェックすることができる。
ｇ．出発基板材料を取り除くためのウェーハの薄肉化（段階２８〜２９）。
ｈ．出力表面上に反射防止膜の形成、最終製品において、良好なモード制御及びスムースなＬ−Ｉ特性に関する必須の要素（段階３０）。
ｉ．モード制御を改良する出力表面上の光学的アパーチュアの形成（段階３１〜３３）。金属層を用いて、このアパーチュアの範囲を決める。
【００２４】
完成したＮＥＣＳＥＬの構造体を、図６に関し記述する。上述のように、ＮＥＣＳＥＬダイ３０１（エピタキシャル層３０３を含む）を作製する。公知の技法を用いて、サブマウント／熱拡散部３０５に、このダイをはんだ付けする。外部キャビティー３０９を形成するために、外部ミラー３０７を用いてこのレーザーを完成する。この構造体は、当該技術分野に記述されている（米国特許第６，２４３，４０７号明細書及び第６，４０４，７９７号明細書、この開示をここで引用することによって、本明細書に組み入れる)。
具体的説明のため、ＮＥＣＳＥＬ装置の作成の順番を本明細書中で用いているが、本発明を、他のタイプの半導体素子を作るためにも用いることができる。
【図面の簡単な説明】
【００２５】
【図１】図１は、当業者に公知のＮＥＣＳＥＬ半導体素子に関する作製プロセスを提示する図表である。
【図２】図２は、本発明の態様に従う半導体素子に関する作製プロセスを提示する図表である。
【図３ａ】図３ａは、本発明の態様に従って作られた図２の半導体層を組込んでいるＮＥＣＳＥＬ素子に関して、ウォールプラグ効率（ＷＰＵ）を示すグラフである。
【図３ｂ】図３ｂは、本発明の態様に従って作られた図２の半導体層を組込んでいるＮＥＣＳＥＬ素子に関して、ウォールプラグ効率（ＷＰＵ）を示すグラフである。
【００２６】
【図４】図４は、本発明の態様に従う、半導体の作製方法のフローチャートである。
【図５−１】図５−１は、図２の半導体層を用いた光学素子用の作製プロセスを説明するものである。
【図５−２】図５−２は、図２の半導体層を用いた光学素子用の作製プロセスを説明するものである。
【図６】図６は、本発明の態様に従って作られた光学的半導体素子（ＮＥＣＳＥＬ等）の完成品を説明するものである。
【図１】
2006511966.tif 000003
【図２】
2006511966.tif 000004
【図３ａ】
2006511966.tif 000005
【図３ｂ】
2006511966.tif 000006
【図４】
2006511966.tif 000007
【図５−１】
2006511966.tif 000008
【図５−２】
2006511966.tif 000009
【図６】
2006511966.tif 000010
【国際調査報告】
2006511966.tif 000011
2006511966.tif 000012
2006511966.tif 000013
2006511966.tif 000014