(57)【要約】半導体デバイス（１００）は、基板（１１０）およびこの基板（１１０）上に形成される絶縁層（１２０）を含む。フィン（２１０）は絶縁層（１２０）上に形成され、複数の側面および上面を含む。第１ゲート（４１０）は、フィン（２１０）の複数の側面のうちの１つに隣接する絶縁層（１２０）上に形成される。第２ゲート（４２０）は、第１ゲート（４１０）と分離されており、フィン（２１０）の複数の側面のうち他の１つに隣接する絶縁層（１２０）上に形成される。
2006505950.tif 000002
【特許請求の範囲】
【請求項１】
基板（１１０）と、
この基板（１１０）上に形成される絶縁層（１２０）と、
この絶縁層（１２０）上に形成され、複数の側面および上面を含むフィン（２１０）と、
このフィン（２１０）の複数の側面のうちの１つに隣接する前記絶縁層（１２０）上に形成される第１ゲート（４１０）と、
この第１ゲート（４１０）と分離されており、前記フィン（２１０）の複数の側面のうち他の１つに隣接する絶縁層（１２０）上に形成される第２ゲート（４２０）と、を含む、半導体デバイス（１００）。
【請求項２】
前記第２ゲート（４２０）は、前記第１ゲート（４１０）からみて前記フィン（２１０）の反対側において形成される、請求項１記載の半導体デバイス（１００）。
【請求項３】
前記第１ゲート（４１０）、前記第２ゲート（４２０）はそれぞれ第１ゲートコンタクト（５１０）、第２ゲートコンタクト（４１０）を含む、請求項２記載の半導体デバイス（１００）。
【請求項４】
それぞれ前記フィン（２１０）の前記複数の側面に沿って形成される、複数の絶縁層（３１０）をさらに有しており、
前記第１ゲート（４１０）および第２ゲート（４２０）は、前記複数の絶縁層（３１０）のうちの異なる絶縁層にそれぞれ隣接する、請求項１記載の半導体デバイス（１００）。
【請求項５】
前記フィン（２１０）の上面上に形成される窒化物および酸化物の少なくともいずれか一方を含む絶縁層（１４０）をさらに有しており、
前記絶縁層（１４０）の上面、前記第１ゲート（４１０）の上面、および前記第２ゲート（４２０）の上面は、実質的に共に同じ面上（coplanar）にある、請求項１記載の半導体デバイス（１００）。
【請求項６】
基板（１１０）上に絶縁層（１２０）を提供するステップと、
この絶縁層（１２０）上に、第１側面、第２側面、および上面を含むフィン構造（２１０）を形成するステップと、
前記フィン構造（２１０）の端部にソースおよびドレイン領域（２２０）、（２３０）を形成するステップと、
前記フィン構造（２１０）上に、前記上面および前記第１側面と第２側面を取り囲むゲート材料（３２０）をたい積するステップと、
前記フィン（２１０）の両側に第１ゲート電極（４１０）および第２ゲート電極（４２０）を形成すべく、前記ゲート材料（３２０）をエッチングするステップと、
前記フィン（２１０）に隣接する前記たい積されたゲート材料（３２０）をプレーナ化するステップと、を含む、半導体デバイス（１００）を製造する方法。
【請求項７】
前記フィン構造（２１０）の前記上面上に絶縁層（１４０）を形成するステップと、
前記絶縁層（１４０）上にゲート材料（３２０）が残らないように、前記ゲート材料（３２０）を研磨するステップと、をさらに含む、請求項６記載の方法。
【請求項８】
基板（１１０）と、この基板（１１０）上に形成される絶縁層（１２０）と、この絶縁層（１２０）上に形成される導電性のフィン（２１０）と、この導電性のフィン（２１０）の側面上に形成される複数のゲート絶縁層（３１０）と、絶縁層（１２０）上に形成され、前記複数のゲート絶縁層（３１０）のうちの１つに隣接する前記導電性のフィン（２１０）の第１側面上に配置される第１ゲート（４１０）と、を含む半導体デバイス（１００）であって、
第２ゲート電極（４１０）は、前記絶縁層（１２０）上に形成され、前記複数のゲート絶縁層（３１０）のうちの他の１つに隣接する前記導電性のフィン（２１０）の逆側に配置されると共に、前記第１ゲート電極（４１０）から離間される、半導体デバイス（１００）。
【請求項９】
前記導電性のフィン（２１０）の上面上に形成される絶縁性のキャップ（１４０）をさらに有しており、
前記第１ゲート電極（４１０）および前記第２ゲート電極（４２０）のどちらも前記絶縁性のキャップ（１４０）上に広がっていない、請求項８記載の半導体デバイス（１００）。
【請求項１０】
前記第１ゲート（４１０）と前記第２ゲート（４２０）の上面、および前記絶縁性のキャップ（１４０）は、実質的に共に同一の面上（coplanar）にある、請求項９記載の半導体デバイス（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、および半導体デバイスを製造する方法に関する。本発明は特に、ダブルゲートデバイスに適用することができる。
【背景技術】
【０００２】
超々大規模集積回路の半導体デバイスに関する密度の高さ、性能の高さに対する拡大する要求は、１００ナノメータ（nm）未満のゲート長のような構造的要素、高い信頼性、および製造処理能力の向上を要求する。構造的要素を１００ｎｍ未満に減少することは、従来の方法の限界に挑むこととなる。
【０００３】
例えば、従来のプレーナ型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長を１００ｎｍ未満にスケーリングした場合、ソースおよびドレイン間の過度の漏れ電流のような短チャネル効果に関連する問題を克服することがますます困難になる。さらに、移動度低下および多くのプロセス問題によって、さらに小さなデバイス構造を含めるように従来のＭＯＳＦＥＴをスケーリングすることが困難になる。
したがって、ＦＥＴ性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
【０００４】
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっている新規なデバイスである。いくつかの点において、ダブルゲートＭＯＳＦＥＴは従来のバルクシリコンＭＯＳＦＥＴよりも優れた特性を呈する。
これらの優れた特性は、ダブルゲートＭＯＳＦＥＴは従来のＭＯＳＥＴのようにチャネルの片側だけではなくチャネルの両側にゲート電極を有することから生ずる。
２つのゲートがある場合、ドレインによって生成される電界は、チャネルのソース端からより遮断される。また、２つのゲートはシングルゲートのおよそ２倍の電流を制御することができ、このことはより強いスイッチング信号に帰着する。
【０００５】
ＦｉｎＦＥＴは、短チャネル耐性に優れている最近のダブルゲート構造である。
従来のＦｉｎＦＥＴは「ダブルゲート」ＭＯＳＦＥＴと呼ばれるが、この２つのゲートは一般的に、物理的、電気的に接続され、それゆえ論理的にアドレス可能な単一のゲートを形成する。ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含んでいる。このＦｉｎＦＥＴ構造は、従来のプレーナ型のＭＯＦＥＴで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
【発明の開示】
【０００６】
本発明の趣旨に沿った実装は、導電性のフィンによって互いから効果的（effectively）分離される２つのゲートを有するＦｉｎＦＥＴデバイスを提供する。回路デザインのフレキシビリティを高くするように、各ゲートをそれぞれバイアスすることができる。
【０００７】
本発明のさらなる利点および他の構造は、以下の詳細な説明で記載される。そしてその一部は、以下の検討に基づいて当業者に明白になるであろう。または本発明を実行することによって認識できる。本発明の効果は、添付された請求項で特に指摘されるように理解され、達成される。
【０００８】
本発明によれば、前述およびその他の利点の一部は、基板と、この基板上に形成された絶縁層を含む半導体デバイスによって達成される。
フィンは絶縁層上に形成され、複数の側面および上面を含むことができる。
第１ゲートは、フィンの複数の側面のうちの１つと隣接する（proximate）絶縁層上に形成されてもよい。
第２ゲートは、第１ゲートから分離されるとともに、フィンの複数の側面のうちの他の１つと隣接する絶縁層上に形成されてもよい。
【０００９】
本発明の他の態様によれば、半導体デバイスを製造する方法は、基板上に絶縁層を形成するステップと、絶縁層上にフィン構造を形成するステップと、を含んでいる。このフィン構造は、第１側面、第２側面、および上面を有している。この方法はまた、フィン構造の端部にソースおよびドレイン領域を形成するステップと、このフィン構造上にゲート材料をたい積するステップとを含んでいてもよい。
上面および第１側面および第２側面面は、ゲート材料に囲まれる。
フィンの両側に第１ゲート電極および第２ゲート電極を形成すべく、このゲート材料をエッチングしてもよい。たい積されたゲート材料は、フィンと面一になるようにプレーナ化することができる。
【００１０】
本発明のさらなる態様によれば、半導体デバイスは、基板、およびこの基板上に形成される絶縁層を含むことができる。
導電性のフィンは、絶縁層上に形成されてもよい。また、ゲート絶縁層は、この導電性のフィンの側面上に形成されてもよい。
第１ゲート電極は、絶縁層上に形成されてもよい。この第１ゲート電極は、ゲート絶縁層の１つに隣接する導電性のフィンの片側にたい積することができる。
第２ゲート電極は、絶縁層上に形成されてもよい。この第２ゲート電極は、ゲート絶縁層の他の１つに隣接する導電性のフィンの反対側にたい積し、第１ゲート電極から離間してもよい。
【００１１】
本発明の他の利点および構成は、以下の詳細な説明から、当業者に容易に明白になるであろう。図示および記載した実施形態は、本発明を実行するために熟考された最良のモードの例として、記載されている。本発明は、この発明内のすべての様々な明白な点における修正例ができる。このように、図面は、本来例示的なものであって、制限的なものではないとみなされる。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
【発明を実施するための最良の形態】
【００１２】
以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【００１３】
本発明の趣旨に沿った実装は、ダブルゲートＦｉｎＦＥＴデバイス、およびこのようなデバイスを製造する方法を提供する。
本発明に従って形成されたＦｉｎＦＥＴデバイス中のゲートは、互いに効果的に分離される。また、バイアスを別々にかけることができる。
【００１４】
図１は、本発明の実施形態に従って形成された半導体デバイス１００の断面図である。
図１を参照して、半導体デバイス１００は、シリコン基板１１０、埋込酸化膜１２０、および埋込酸化膜１２０上のシリコン層１３０を含んだＳＯＩ（silicon on insulator）構造を含んでいてもよい。
埋込酸化膜１２０およびシリコン層１３０を、従来の方法により基板１１０上に形成してもよい。
【００１５】
典型的な実装においては、埋込酸化膜１２０は、酸化シリコンを含んでおり、約１０００Åから約３０００Åの範囲の厚みを有し得る。
シリコン層１３０は、約３００Åから約１５００Åの範囲の厚みを有する多結晶シリコン、または単結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層１３０は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
【００１６】
代替的な本発明の趣旨に沿った実装では、基板１１０および層１３０は、ゲルマニウムのような他の半導体材料、またはシリコンゲルマニウムのような半導体材料の組合せを含んでいてもよい。埋込酸化膜１２０はさらに他の絶縁材料を含んでいてもよい。
【００１７】
後のエッチングプロセスの間に保護キャップとしての役割を果たすシリコン窒化物層または酸化シリコン層（例えばSiO2）のような絶縁層１４０を、シリコン層１３０上に形成することができる。典型的な実装においては、絶縁層１４０は約１５０Åから約６００Åの範囲の厚みでたい積することができる。次に、後の処理のためのフォトレジストマスク１５０を形成すべく、フォトレジスト材料をたい積してパターン化してもよい。フォトレジストは、任意の従来方法によりたい積すると共にパターン化することができる。
【００１８】
その後、半導体デバイス１００をエッチングするとともに、フォトレジストマスク１５０を除去してもよい。典型的な実装の１つにおいては、シリコン層１３０は、従来の方法によりエッチングすることができ、このエッチングはフィンを形成すべく、埋込酸化膜１２０の上で停止する。
このフィンを形成した後、フィンの各端部に隣接するソースおよびドレイン領域を形成することができる。
例えば、典型的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
【００１９】
図２Ａは、このような方法で形成された半導体１００上のフィン構造の概略的な上面図である。
本発明の典型的な実施形態によれば、ソース領域２２０およびドレイン領域２３０は、埋込酸化膜１２０上のフィン２１０の端部に隣接するように形成することができる。
【００２０】
図２Ｂは、本発明の典型的な実施形態によるフィン構造を示す図２ＡのＡ−Ａ’線に沿った断面図である。フィン２１０を形成すべく、絶縁層１４０およびシリコン層１３０はエッチングされている。フィン２１０は、シリコン１３０および絶縁性のキャップ１４０を含んでいてもよい。
【００２１】
図３は、本発明の典型的な実施形態によるフィン２１０上のゲート絶縁層およびゲート材料の形成を示す断面図である。
絶縁層をフィン２１０上に形成してもよい。例えば、図４に示すように、薄い酸化膜３１０をフィン２１０上に熱処理により成長させてもよい。
酸化膜３１０は、約１０Åから５０Åまでの厚みに成長させることができ、続いて形成されるゲート電極についての絶縁層の役割を果たすべく、フィン２１０中の露出した側面上に形成することができる。
酸化膜３１０と同様に、絶縁性のキャップ１４０はフィン２１０の上面を絶縁することができる。
【００２２】
酸化膜３１０を形成した後、ゲート材料層３２０を半導体デバイス１００上にたい積してもよい。このゲート材料層３２０は、続いて形成されるゲート電極用のゲート材料を含むことができる。
典型的な実装の一例においては、ゲート材料層３２０は、従来の化学蒸着法（ＣＶＤ）を使用して約３００Åから約１５００Åの範囲の厚みになるようにたい積されたポリシリコンを含んでいてもよい。代替的に、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、ゲート材料として使用してもよい。
【００２３】
２つのゲートは、リソグラフィ（例えばフォトリソグラフィ）によってゲート材料層３２０中に定義することができる。
デバイス１００上でゲート材料層３２０からゲート構造を形成すべく、ゲート材料層３２０を選択的にエッチングすることができる。
このような方法でゲート構造を形成することは、例えば図３に示すように、絶縁性のキャップ１４０上にゲート材料３２０をいくらか残すことができる。
【００２４】
図４は、本発明の典型的な実施形態によるゲート材料３２０のプレーナ化を示す断面図である。半導体デバイス１００のフィン領域をプレーナ化すべく、（例えば絶縁性のキャップ１４０上から）余分なゲート材料を除去してもよい。
例えば、図４に示すように、ゲート材料（すなわち層３２０）の鉛直方向における高さが絶縁性のキャップ１４０と等しいかまたはほとんど等しくなるように、化学的機械的研磨（ＣＭＰ）を実行してもよい。
【００２５】
図４を参照すると、半導体デバイス１００のチャネル領域のゲート材料層３２０は、第１ゲート４１０および第２ゲート４２０を形成すべく、２つの側面上のフィン２１０に接している。しかしながら、フィン２１０の上面は絶縁性のキャップ１４０によって覆われる。
この構造はまた、本発明による半導体デバイス１００の上面図である図５に示される。この図５では、第１ゲート４１０および第２ゲート４２０が隣接するように図示されるが、フィン２１０を被覆してはいない。
【００２６】
その後、２つのゲート電極を形成すべく、ゲート材料層３２０をパターン化し、エッチングしてもよい。
図５に示すように、半導体デバイス１００は、ゲート電極５１０、５２０を有するダブルゲート構造を含んでいる。
以下に詳細に記載するように、ゲート電極５１０、５２０は、フィン２１０によって事実上分離される。また、バイアスは別々にかけられてもよい。
簡略化のため、フィン２１０の側面を取り囲むゲート絶縁膜３１０（図４）は、図５に示していない。
【００２７】
その後、ソース／ドレイン領域２２０、２３０をドープしてもよい。例えば、ｎ型またはｐ型不純物を、ソース／ドレイン領域２２０、２３０に注入してもよい。特定の注入薬量および注入エネルギーは、特定の最終製品（end device）の必要条件に基づいて選択することができる。
当業者は、回路必要条件に基づいてソース／ドレイン注入プロセスを最適化することができるであろう。また、このようなステップは過度に本発明の趣旨を不明瞭にしないように、ここには記載しない。
さらに、特定の回路必要条件に基づいてソース／ドレイン接合の位置を制御すべく、任意にサイドウォールスペーサ（図示しない）をソース／ドレイン・イオン注入より先に形成してもよい。
その後、ソース／ドレイン領域２２０、２３０を活性化すべく、活性化アニーリングを実行してもよい。
【００２８】
図５に示すように、ゲート電極５１０およびゲート電極５２０は互いから物理的、電気的に事実上分離される。
本発明の典型的な実施形態によれば、回路中で使用される際に、ゲート電極５１０、５２０の各々にバイアスを別々にかけることができる。
バイアスを独立してゲート４１０、４２０にかける（ゲート電極５１０、５２０経由で）能力は、半導体デバイス１００を使用する回路設計のフレキシティビティを高める。
【００２９】
図５に示される生成された半導体デバイス１００は、第１ゲート４１０および第２ゲート４２０を有するダブルゲート・デバイスである。
ゲート材料層３２０（図３および図４）は、フィン２１０の２つの表面と接するとともに、従来のダブルゲート・デバイスと比較して１つのデバイス当たりのチャネル幅が増加した半導体デバイス１００を提供する。
フィン２１０はさらに、ゲート・エッチング中に、フィン２１０を保護する絶縁性のキャップ１４０を保持することができる。
【００３０】
ゲート４１０とゲート４２０はまた、フィン２１０によって事実上分離される。また、デバイス１００の特定の回路必要条件に基づき、これらのゲートにバイアスを別々にかけてもよい（それぞれのゲート電極５１０およびゲート電極５２０経由で）。
この分離したダブルゲート構造は、１つのゲート接続を含む従来のＦｉｎＦＥＴに比べて、回路設計中のフレキシティビティを高める。
【００３１】
このように、本発明によれば、デバイスのチャネル領域中に２つの分離したゲートを有するダブルゲートＦｉｎＦＥＴデバイスが形成される。
有利には、生成した構造は、短チャネル耐性に優れている。さらに、本発明はフレキシビリティを増加すると共に、従来のプロセス中に容易に統合することができる。
【００３２】
いくつかの実装においては、ＦｉｎＦＥＴのフィン中に引張歪み（tensile strain）を生じさせることが望ましい。図６Ａから図６Ｅは、本発明の他の実装による、フィン中の引張歪みの発生のさせ方を示す断面図である。
図６Ａは、半導体デバイス６００の断面を示す図である。図６Ａを参照すると、デバイス６００は埋込酸化物（ＢＯＸ）層６１０、フィン層６２０、およびSiO2層６３０を含んでいてもよい。
図１ないし図２Ｂに関して上述したように、構成要素６１０ないし６３０を形成してもよい。
フィン層６２０は、シリコン、ゲルマニウムまたはシリコンとゲルマニウムの組合せを含んでいてもよい。
【００３３】
図６Ｂに示すように、厚い犠牲酸化層６４０をフィン６２０上に熱処理により成長させてもよい。
この厚い犠牲酸化層６４０（例えば２００Åから４００Å）を成長させることは、フィン６２０中に引張歪みを生じさせることができる。
その後、犠牲酸化層６４０を除去することができる。また、図６Ｃに示すように、薄いゲート酸化膜６５０を成長させてもよい。その後、図６Ｄに示すように、フィン６２０上にゲート材料６６０をたい積してもよい。
ＦｉｎＦＥＴは一般的な方法により図６Ｄにおける構造から形成することができる。このようなＦｉｎＦＥＴ中のフィン６２０は引っ張り歪みを有することになり、当業者によって理解される特性をフィン６２０に与えることとなる。
【００３４】
他の実装の１つにおいては、完全にシリサイド化されたゲートを備えたＦｉｎＦＥＴが望まれる。
このようなＦｉｎＦＥＴは、ポリシリコン消耗効果を除去すると共に、ＦｉｎＦＥＴについての適切なスレショールド電圧を得るのを助ける、一体化した（incorporated）メタルゲートを有していてもよい。
図７Ａおよび図７Ｂは、完全にシリサイド化されたゲートを有するＦｉｎＦＥＴを形成するための典型的なプロセスを示す断面図である。
図９Ａを参照すると、デバイス７００はフィン７１０、ソース７２０、および７２０を含んでいる。これらの層／構造は、図１ないし図２Ｂについて記載したように形成することができる。
図７Ｂに示すように、フィン７１０は、上部の酸化キャップ７４０、およびシリコン構造を取り囲むゲート酸化膜７５０を含んでいてもよい。
フィン７１０は、埋め込み酸化物（ＢＯＸ）層７０５上に形成することができる。
【００３５】
図７Ｃに示すように、フィン７１０上に薄いポリシリコン層７６０をたい積してもよい。その後、図７Ｄに示すように、厚いＢＡＲＣ（反射防止膜）層７７０をたい積してもよい。その後、ゲート領域およびコンタクト７８０をパターン化し、図７Ｅの上面図に示すようにエッチングすることができる。
【００３６】
ＢＡＲＣ層７７０を除去することなく、ソースおよびドレイン領域７２０、７３０にイオンを注入することができる。
したがって、使用されたドーパントはＢＡＲＣ層７７０により停止し、チャネル（例えばフィン７１０）に入り込まないようになっている。
【００３７】
図７Ｅおよび図７Ｆに示すように、ＢＡＲＣ層７７０が除去され、メタルゲート７８０を形成すべく、ポリシリコン７６０が完全にシリサイド化される。
このゲート材料７１０はまた、図４に関して上述したのと同様の方法でプレーナ化することができる。
【００３８】
前記記載においては、本発明について理解し易いように、特定の材料、構造、化学薬品、プロセス等のような多数の特定の詳細を記載している。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
【００３９】
本発明による、半導体デバイスを製造するのに使用される絶縁層および導電層は、従来のたい積技術によってたい積してもよい。例えば、低圧ＣＶＤ（ＬＰＣＶＤ）およびエンハンストＣＶＤ（ＥＣＶＤ）を含んだ様々な種類のＣＶＤプロセスのようなメタライゼーション技術を使用することができる。
【００４０】
本発明は、ダブルゲート半導体デバイスの製造、特に１００ｎｍ以下の構造的要素を有するＦｉｎＦＥＴデバイスに適用可能である。
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
【００４１】
本発明の好ましい実施形態およびその多様性のうちのいくつかの例のみが、本発明において開示されると共に記載される。本発明は、様々な他の組合わせおよび環境において使用できると共に、ここに記載されるような本発明の概念の範囲内の変形または修正することができるものとして理解される。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態に従ってフィンを形成するために使用することができる典型的な層の一例を示す図。
【図２Ａ】本発明の典型的な実施形態の一例に従ったフィン構造の上面図。
【図２Ｂ】本発明の典型的な実施形態の一例に従った、図２Ａのフィン構造の上面図。
【図３】本発明の典型的な実施形態の一例に従った、図２Ｂのデバイス上のゲート絶縁層およびゲート材料の構成を示す断面図。
【図４】本発明の典型的な実施形態の一例に従った、図３のゲート材料のプレーナ化を示す断面図。
【図５】本発明の典型的な実施形態の一例に従った、図４の半導体デバイスを概略的に示す上面図。
【図６Ａ】本発明の他の実装の一例によるフィン中の引張歪みの発生のさせ方を示す断面図。
【図６Ｂ】本発明の他の実装の一例によるフィン中の引張歪みの発生のさせ方を示す断面図。
【図６Ｃ】本発明の他の実装の一例によるフィン中の引張歪みの発生のさせ方を示す断面図。
【図６Ｄ】本発明の他の実装の一例によるフィン中の引張歪みの発生のさせ方を示す断面図。
【図７Ａ】本発明の他の実装の一例によるＦｉｎＦＥＴ中の完全にシリサイド化されたゲートの構成を示す断面図。
【図７Ｂ】本発明の他の実装の一例によるＦｉｎＦＥＴ中の完全にシリサイド化されたゲートの構成を示す断面図。
【図７Ｃ】本発明の他の実装の一例によるＦｉｎＦＥＴ中の完全にシリサイド化されたゲートの構成を示す断面図。
【図７Ｄ】本発明の他の実装の一例によるＦｉｎＦＥＴ中の完全にシリサイド化されたゲートの構成を示す断面図。
【図７Ｅ】本発明の他の実装の一例によるＦｉｎＦＥＴ中の完全にシリサイド化されたゲートの構成を示す断面図。
【図７Ｆ】本発明の他の実装の一例によるＦｉｎＦＥＴ中の完全にシリサイド化されたゲートの構成を示す断面図。
【図１】
2006505950.tif 000003
2006505950.tif 000004
【図３】
2006505950.tif 000005
【図４】
2006505950.tif 000006
【図５】
2006505950.tif 000007
2006505950.tif 000008
2006505950.tif 000009
2006505950.tif 000010
【手続補正書】
【提出日】平成16年12月8日(2004.12.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板（１１０）と、
この基板（１１０）上に形成される絶縁層（１２０）と、
この絶縁層（１２０）上に形成され、複数の側面および上面を含み、約３００Åから約１５００Åの範囲の厚みを有する導電性のフィン（２１０）と、
このフィン（２１０）の複数の側面のうちの１つに隣接する前記絶縁層（１２０）上に形成され、約３００Åから約１５００Åの範囲の厚みを有する第１ゲート（４１０）と、
この第１ゲート（４１０）と分離されており、前記フィン（２１０）の複数の側面のうち他の１つに隣接する絶縁層（１２０）上に形成され、約３００Åから約１５００Åの範囲の厚みを有する第２ゲート（４２０）と、を含む、半導体デバイス（１００）。
【請求項２】
前記第２ゲート（４２０）は、前記第１ゲート（４１０）からみて前記フィン（２１０）の反対側において形成される、請求項１記載の半導体デバイス（１００）。
【請求項３】
前記第１ゲート（４１０）、前記第２ゲート（４２０）はそれぞれ第１ゲートコンタクト（５１０）、第２ゲートコンタクト（４１０）を含む、請求項２記載の半導体デバイス（１００）。
【請求項４】
それぞれ前記フィン（２１０）の前記複数の側面に沿って形成される、複数の絶縁層（３１０）をさらに有しており、
前記第１ゲート（４１０）および第２ゲート（４２０）は、前記複数の絶縁層（３１０）のうちの異なる絶縁層にそれぞれ隣接する、請求項１記載の半導体デバイス（１００）。
【請求項５】
前記フィン（２１０）の上面上に形成される窒化物および酸化物の少なくともいずれか一方を含む絶縁層（１４０）をさらに有しており、
前記絶縁層（１４０）の上面、前記第１ゲート（４１０）の上面、および前記第２ゲート（４２０）の上面は、実質的に共に同一の面上（coplanar）にある、請求項１記載の半導体デバイス（１００）。
【請求項６】
基板（１１０）上に絶縁層（１２０）を提供するステップと、
この絶縁層（１２０）上に、第１側面、第２側面、および上面を含み、約３００Åから約１５００Åの範囲の厚みを有するフィン構造（２１０）を形成するステップと、
前記フィン構造（２１０）の端部にソースおよびドレイン領域（２２０）（２３０）を形成するステップと、
前記フィン構造（２１０）上に、前記上面および前記第１側面と第２側面を取り囲むとともに、約３００Åから約１５００Åの範囲の厚みを有するゲート材料（３２０）をたい積するステップと、
前記フィン（２１０）の両側に第１ゲート電極（４１０）および第２ゲート電極（４２０）を形成すべく、前記ゲート材料（３２０）をエッチングするステップと、
前記フィン（２１０）に隣接する前記たい積されたゲート材料（３２０）をプレーナ化するステップと、を含む、半導体デバイス（１００）を製造する方法。
【請求項７】
前記フィン構造（２１０）の前記上面上に絶縁層（１４０）を形成するステップと、
前記絶縁層（１４０）上にゲート材料（３２０）が残らないように、前記ゲート材料（３２０）を研磨するステップと、をさらに含む、請求項６記載の方法。
【請求項８】
基板（１１０）と、この基板（１１０）上に形成される絶縁層（１２０）と、この絶縁層（１２０）上に形成される導電性のフィン（２１０）と、この導電性のフィン（２１０）の側面上に形成される複数のゲート絶縁層（３１０）と、絶縁層（１２０）上に形成され、前記複数のゲート絶縁層（３１０）のうちの１つに隣接する前記導電性のフィン（２１０）の第１側面上に配置される第１ゲート（４１０）と、を含む半導体デバイス（１００）であって、
前記導電性のフィン（２１０）は、約３００Åから約１５００Åの範囲の厚みを有しており、
第２ゲート電極（４１０）は、前記絶縁層（１２０）上に形成され、前記複数のゲート絶縁層（３１０）のうちの他の１つに隣接する前記導電性のフィン（２１０）の逆側に配置されると共に、前記第１ゲート電極（４１０）から離間される、半導体デバイス（１００）。
【請求項９】
前記導電性のフィン（２１０）の上面上に形成され、約１５０Åから約６００Åの範囲の厚みを有する絶縁性のキャップ（１４０）をさらに有しており、
前記第１ゲート電極（４１０）および前記第２ゲート電極（４２０）のどちらも前記絶縁性のキャップ（１４０）上に広がっていない、請求項８記載の半導体デバイス（１００）。
【請求項１０】
前記第１ゲート（４１０）と前記第２ゲート（４２０）の上面、および前記絶縁性のキャップ（１４０）は、実質的に共に同一の面上（coplanar）にある、請求項９記載の半導体デバイス（１００）。
【国際調査報告】
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