(57)【要約】ソース側のハロー領域を有する絶縁ゲート電界効果半導体コンポーネント（１００）と、半導体コンポーネント（１００）の製造方法である。ゲート構造（１１２）は半導体基板（１０２）に形成される。ソース側のハロー領域（１２０）は半導体基板（１０２）に形成される。ソース側のハロー領域形成後、スペーサ（１２７、１２８、１５２、１５４）が、ゲート構造（１１２）の対辺に隣接して形成される。ソースエクステンション領域（１３６Ａ）及びドレインエクステンション領域（１３８Ａ）は、傾斜注入を用いて半導体基板（１０２）に形成される。ソースエクステンション領域（１３６Ａ）は、ゲート構造（１１２）の下に延在する。一方で、ドレインエクステンション領域（１３８Ａ）は、ゲート構造（１１２）の下に延在してもよく、あるいは、ゲート構造（１１２）から横方向に離間してもよい。ソース領域（１５６）及びドレイン領域（１５８）は、半導体基板（１０２）に形成される。
2006505131.tif 000002
【特許請求の範囲】
【請求項１】
半導体コンポーネント（１００）を製造する方法であって、
主面（１０４）を有する第一導電型の半導体材料（１０２）を用意し、
前記主面（１０４）に、第一（１１４）及び第二（１１６）側面と上面（１１８）を持つゲート構造（１１２）を形成し、
前記主面（１０４）と垂直な方向に対して９０度未満の角度を形成する傾斜注入を用いて、前記第一導電型のドーパントを前記半導体材料（１０２）に非対称に注入し、
前記ドーパント部分は、前記ゲート構造（１１２）の前記第一側面（１１４）に隣接しており、かつ、第一のハロー領域（１２０）として機能するものであって、かつ、
前記ゲート構造（１１２）の第一側面（１１４）に隣接している第二導電型の第一ドープ領域（１５６）と、前記ゲート構造（１１２）の前記第二側面（１１６）に隣接している第二導電型の第二ドープ領域（１５８）を前記半導体材料（１０２）に形成する、方法。
【請求項２】
前記半導体材料（１０２）へのドーパントの非対称注入は、２０度から５０度までの範囲の角度でなされる、請求項１記載の方法。
【請求項３】
前記半導体材料（１０２）へのドーパントの非対称注入は、３５度から４５度までの範囲の角度でなされる、請求項１記載の方法。
【請求項４】
前記ゲート構造（１１２）の前記第一側面（１１４）に隣接する第一スペーサ（１２７）と、前記ゲート構造（１１２）の前記第二側面（１１６）に隣接する第二スペーサ（１２８）を形成し、かつ
前記主面（１０４）と垂直方向に対して９０度未満の角度を形成する、傾斜注入を用いて、前記第二導電型のドーパントを前記半導体材料（１０２）に注入し、前記ドーパント部分は、前記ゲート構造（１１２）の前記第一側面（１１４）に隣接しており、かつ、第一エクステンション領域（１３６Ａ）として機能するものであって、前記第一エクステンション領域（１３６Ａ）は、前記第一側面（１１４）から前記ゲート構造（１１２）の下に延在している、請求項１記載の方法。
【請求項５】
前記ドーパント部分は前記ゲート構造（１１２）の前記第二側面（１１６）に隣接しており、かつ、第二エクステンション領域（１３８Ａ）として機能する、請求項４記載の方法。
【請求項６】
前記第二エクステンション領域（１３８Ａ）は、前記ゲート構造（１１２）の前記第二側面（１１６）から離間している、請求項５記載の方法。
【請求項７】
半導体コンポーネント（１００）の製造方法であって、
主面（１０４）を有す第一導電型の半導体材料（１０２）を用意し、
前記主面（１０４）に、第一（１１４）及び第二（１１６）側面と上面（１１８）を持つゲート構造（１１２）を形成し、
前記ゲート構造（１１２）の前記第一側面（１１４）に隣接して、前記第一導電型のハロー領域（１２０）を形成し、
前記ゲート構造（１１２）の前記第一側面（１１４）に隣接して第一スペーサ（１２７）を形成するとともに、前記ゲート構造（１１２）の前記第二側面（１１６）に隣接して第二スペーサ（１２８）を形成し、
前記主面に垂直な方向に対して０度から９０度までの角度を形成する傾斜注入を用いて、前記半導体材料（１０２）に第二導電型のドーパントを注入し、かつ、前記ドーパント部分は前記ゲート構造（１１２）の前記第一側面（１１４）に隣接し、かつ前記ゲート構造（１１２）の下に延在しているとともに、第一ドープエクステンション領域（１３６Ａ）として機能し、かつ、前記第二導電型のドーパントの他の部分は、前記ゲート構造（１１２）の前記第二側面（１１６）に隣接しているとともに、第二ドープエクステンション領域（１３８Ａ）として機能するものであって、
前記第一（１２７）及び第二（１２８）スペーサにそれぞれ隣接する第三（１５２）及び第四（１５４）スペーサを形成し、かつ
前記半導体材料（１０２）に、前記第一（１２７）及び第三（１５２）スペーサにより、前記第一側面（１１４）から離間している、前記第二導電型のソース領域（１５６）を形成し、
前記半導体材料（１０２）に、前記第二（１２８）及び第四（１５４）スペーサにより、前記第二側面（１１６）から離間している、前記第二導電型のドレイン領域（１５８）を形成する、方法。
【請求項８】
前記ハロー領域の形成が、前記主面（１０４）に垂直な方向に対して２０度から５０度までの間の角度を形成する傾斜注入を用いて、前記半導体材料（１０２）に第一導電型のドーパントに注入することを含む、請求項７記載の方法。
【請求項９】
半導体コンポーネント（１００）であって、
主面（１０４）を有する半導体材料（１０２）、
前記主面（１０４）に蒸着された、第一（１１４）及び第二（１１６）側面を持つゲート構造（１１２）、
前記半導体材料（１０２）にソース側のハロー領域（１２０）、
前記半導体材料（１０２）にソース（１３６Ａ）及びドレイン（１３８Ａ）エクステンション領域、を含み、
前記ソースエクステンション領域（１３６Ａ）が前記第一側面（１１４）から前記ゲート構造（１１２）の下の前記半導体材料（１０２）に延在し、かつ、前記ドレインエクステンション領域（１３８Ａ）が、前記ゲート構造（１１２）の前記第二側面（１１６）に隣接しており、かつ、
前記半導体材料（１０２）に、ソース（１３６Ａ）及びドレイン（１３８Ａ）エクステンション領域にそれぞれ隣接する、ソース（１５６）及びドレイン（１５８）領域、を含む、半導体コンポーネント（１００）。
【請求項１０】
前記ゲート構造（１１２）の前記第一（１１４）及び第二（１１６）側面のそれぞれに隣接する第一（１２７）及び第二（１２８）スペーサを更に含み、前記ドレインエクステンション領域（１３８Ａ）は前記ゲート構造（１１２）の前記第二側面（１１６）から横方向に離間されており、かつ
前記第一（１２７）及び第二（１２８）スペーサにそれぞれ隣接する第三（１５２）及び第四（１５４）スペーサを更に含み、前記ソース（１５６）及びドレイン（１５８）領域はそれぞれ、前記第三（１５２）及び第四（１５４）スペーサに位置決めされている、請求項９記載の半導体コンポーネント（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は半導体コンポーネントに関し、更に具体的には、半導体コンポーネントのエクステンション−ゲートエッジのオーバーラップに関する。
【背景技術】
【０００２】
マイクロプロセッサ、デジタルシグナルプロセッサ、マイクロコントローラ、メモリデバイス、などの集積回路は、一般に何百万もの絶縁ゲート電界効果トランジスタ（IGFET：Insulated Gate Field Effect Transistor）を有している。生産原価を削減し、回路の速度を高めたいという要望から、集積回路の生産者たちは、一つの半導体ウエハからより多くの集積回路を製造するために、集積回路を作るＩＧＦＥＴのサイズを縮小している。小型トランジスタは速度を高めて動作することができるが、ソース−ドレイン降伏電圧の低減、接合容量の増加、不安定なしきい値電圧などの二次的パフォーマンスファクタが、トランジスタの性能に悪影響を及ぼす。総合的に、これらの好ましくない性能は、短チャネル効果と呼ばれる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
短チャネル効果を軽減するための一般的な技術は、チャネル領域の電界を調整し、ドレイン空乏領域の、ピークに達した横方向の電界を最小にすることである。横方向の電界を小さくする一つの技術は、ソース及びドレインエクステンション領域を含めることである。ソースエクステンション領域は、ゲート構造の一方の側面に隣接するシリコン基板に延在している。またドレインエクステンション領域は、ゲート構造の対辺に隣接するシリコン基板に延在している。ソース及びドレインエクステンション領域は、ゲート構造の下に延在している。ドレインエクステンション領域は絶縁ゲート電界効果トランジスタのドレイン領域における最大電界を小さくする。これにより、ドレイン領域からゲート酸化物へトンネリング可能な電子数が低減される。このように改良してもなお、ドレイン領域の電子数は、トランジスタの性能を低下させるゲート−ドレイントンネル電流が発生するのに十分である。
【０００４】
従って、ゲート−ドレイントンネル電流が少ない半導体コンポーネント、及びその半導体コンポーネントを製造する方法が要求されている。
【課題を解決するための手段】
【０００５】
本発明は、半導体コンポーネントと、ソース及びドレインエクステンション領域と、ソース及びドレイン領域が形成される前に形成される、ソース側のハロー領域(halo region)を有す半導体コンポーネントの製造方法を提供することにより、上述の必要性を満たす。一態様によれば、本発明は、第一導電型の半導体材料に形成されるゲート構造を含む。ゲート構造の形成後、ソース側のハロー領域が、イオン注入技術により、ゲート構造のソース側に隣接する半導体材料に形成される。ソース側のハロー領域が形成された後、第一の一組のスペーサがゲート構造の対辺に形成され、続いて、チルト角注入(tilt angle implant)を用いて、第二導電型のドーパントが注入され、ソース及びドレインエクステンション領域が形成される。第二の一組のスペーサが、第一の一組のスペーサに隣接して形成され、また、ソース及びドレイン領域が半導体材料に形成される。
【０００６】
他の態様によれば、本発明はゲート構造が上に蒸着された半導体材料を含む。ソース側のハロー領域は、ゲート構造のソースサイドに隣接している。ソースエクステンション領域は、ゲート構造の第一側面に隣接しており、また、ゲート構造の下に延在している。ドレインエクステンション領域はゲート構造の第二側面に隣接しており、また、ゲート構造の第二側面の下に延在することができる。ソース領域はゲート構造の第一側面に隣接するとともに、第一側面から離間している。加えてドレイン領域はゲート構造の第二側面に隣接するとともに、第二側面から離間している。
【発明を実施するための最良の形態】
【０００７】
本発明は、添付の図面と併せて以下の説明を読み、更に理解されるであろう。また、添付の図面の同じ番号は同じ要素を表す。
【０００８】
一般に、本発明は、絶縁ゲート半導体デバイスなどの半導体コンポーネントを製造する方法を提供している。絶縁ゲート半導体デバイスは、絶縁ゲート電界効果トランジスタ、電界効果トランジスタ、半導体コンポーネント、あるいは半導体デバイスとも呼ばれる。本発明の一実施形態によれば、非対称のソース／ドレインエクステンション領域は、傾斜注入あるいは傾斜インプラント(angled implant)を用いて形成される。非対称注入を用いることで、ソースエクステンション領域とゲート構造との間にオーバーラップが与えられ、これにより、ソース側のトランジスタの抵抗が小さくされる。更に、非対称注入を用いることで、ゲート構造により、ドレインエクステンション領域のオーバーラップが小さくされる。これにより、ゲート−ドレインのトンネル電流と、ドレイン側のミラー容量が低減される。更に、傾斜注入により、コスト高のマスクステップを必要とせずに、非対称のソース及びドレインエクステンションが形成される。他の実施形態によれば、ソース側のハロー領域は、他のドープ領域が形成される前に形成され、ハロー領域がチャネル領域の中心に近接して位置決めされ、また、半導体コンポーネントに非対称のソース及びドレインエクステンション領域が含まれる場合に、優れたしきい値電圧のロールオフ制御が提供される。
【０００９】
図１に、本発明の実施形態により、初期の工程ステップ間に部分的に完成した絶縁ゲート電界トランジスタ１００の一部の拡大断面図を示す。図１に示されているのは、半導体基板、つまり主面１０４を持つＰ型導電率の材料１０２である。一例では、半導体基板１０２は結晶方位が＜１００＞で、P型ドーパント濃度が立方センチメートル当たり約１×１０１６イオン（ｉｏｎｓ／ｃｍ３）のシリコンである。別の形態では、半導体基板１０２は結晶方位が＜１００＞で、軽度にドープされたエピタキシャル層が上に蒸着された、重度にドープされたシリコンウエハを含むことができる。基板１０２の他の適切な材料には、シリコンゲルマニウム、ゲルマニウム、シリコンオンインシュレータ（ＳＯＩ）、などが含まれる。基板１０２の導電型は、本発明を限定するものではない。本発明の実施形態によれば、導電型はNチャネルの絶縁ゲート電界効果トランジスタを形成するために選択される。しかしながら、半導体基板の導電型は、Pチャネルの絶縁ゲート電界効果トランジスタ、あるいは相補型金属酸化物半導体（ＣＭＯＳ：Complementary Metal Oxide Semiconductor）トランジスタなどの相補型絶縁ゲート電界トランジスタを形成するために選択されることができる。更に、Ｐ型導電率の基板におけるＮウエルや、Ｎ型導電率の基板におけるＰウエルなどのドーパントウエルが、基板１０２に形成されうる。ＰチャネルとＮチャネルトランジスタは、それぞれのドーパントウエルに形成される。図示されていないが、当然のことながら、しきい値電圧を調整する注入が半導体基板１０２またはドーパントウエルにおいて実施されうる。
【００１０】
誘電材料層１０６が主面１０４に形成される。誘電体層１０６はゲート誘電材料として機能し、また、熱酸化、化学蒸着法などを含む、当業者には周知の技術により形成されうる。層１０６は約５オングストローム（Å）から約５００Åまでの範囲の厚みを有す。ポリシリコン層１０８は、化学蒸着技術などを用いて、誘電体層１０６に形成される。ポリシリコン層１０８の適切な厚みは、約５００Åから約２０００Åまでの範囲である。一例として、誘電体層１０６の厚みは２００Åであり、ポリシリコン層１０８の厚みは１５００Åである。フォトレジスト層がポリシリコン層１０８に蒸着され、エッチマスク１１０を形成するためにパターニングが施される。フォトレジストの蒸着及びパターニング技術は、当業者には周知である。
【００１１】
図２を参照して、ポリシリコン層１０８は、ポリシリコンを優先的にエッチングする化学エッチングによりエッチングされる。一例では、ポリシリコン層１０８は異方性の反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を用いてエッチングされる。ポリシリコンをエッチングする方法は、当業者には周知である。ポリシリコン層１０８の露出部分を除去後、化学エッチングは酸化物層１０６の異方性エッチングに変更される。酸化物層１０６の異方性エッチングは、主面１０４でストップする。次に、エッチマスク層１１０が除去される。ポリシリコン層１０８と誘電体層１０６それぞれの残留部１０８Ａと１０６Ａは、側面１１４と１１６、及び上面１１８を持つゲート構造１１２を形成する。１０８Ａ部はゲートコンダクタとして機能し、また１０６Ａ部はゲート酸化物あるいはゲート誘電体として機能する。
【００１２】
引き続き図２を参照して、ホウ素あるいはインジウムなどのＰ型導電率のドーパントが、半導体基板１０２に注入され、ドープ領域１２０が形成される。ドープ領域１２０はソース側のハロー領域と呼ばれる。好ましくは、注入は、主面１０４と実質的に直角（つまり垂直）方向（破線１２２により示す）に角度θを形成する、傾斜注入、つまりチルト角注入であり、角度θは９０度未満、好ましくは約２０度から約５０度までの範囲である。更に好ましくは、角度θは約３５度から約４５度までの範囲である。ソース側のハローに注入するための、適切な一連のパラメータは、約１×１０１３ｉｏｎｓ／ｃｍ２から約１×１０１６ｉｏｎｓ／ｃｍ２までの範囲の注入量で、Ｐ型導電率のドーパントを注入することと、約１００電子ボルト（ｅＶ）から約５０キロ電子ボルト（ｋｅＶ）までの範囲の注入エネルギーを用いること、とを含む。傾斜ドーパント注入は矢印１２４で表される。注入エネルギーと注入量はＮチャネル絶縁ゲート電界効果トランジスタを形成するための模範的な値であって、本発明を限定するものではない。当業者には自明であるように、Ｐチャネル絶縁ゲート電界効果トランジスタのための注入エネルギー及び注入量は異なってよい。例えば、Ｐチャネル絶縁ゲート電界効果トランジスタにハロー領域を形成するための適切な注入量は、約１ｋｅＶから約１００ｋｅＶまでの範囲である。注入は、瞬時熱アニール（ＲＴＡ：rapid thermal anneal）プロセス、あるいは、従来の炉アニールを用いてアニールされうる。一例では、半導体デバイス１００は、約８００度（摂氏）から約１，１００度までの範囲の温度に加熱することによりアニールされる。アニーリングされた半導体コンポーネント１００により、ドーパントが、縦横方向に拡散される。
【００１３】
引き続き図２を参照して、導電材料１２６層は、ゲート構造１１２と主面１０４の露出部に蒸着される。一例では、誘電材料１２６は、化学蒸着法などの蒸着技術により、あるいは、ゲートコンダクタ１０８Ａやシリコン１０２の酸化などの成長技術により形成される酸化物である。好ましくは、酸化物層１２６の厚みは、約５０Åから約１５００Åである。
【００１４】
図３を参照して、酸化物層１２６は、異方性エッチングが施され、スペーサ１２７と１２８が形成され、主面１０４が露出される。ヒ素などのＮ型導電性のドーパントが半導体材料１０２に注入され、ドープ領域１３６と１３８が形成される。ドープ領域１３６及び１３８の１３６Ａと１３８Ａの部分はそれぞれ、ソース及びドレインエクステンションとして機能する。好ましくは、エクステンション注入は、主面１０４に対し実質的に直角（つまり垂直）方向（破線１２２により示す）に対して角度αを形成する、シングルツイスト(single twist)注入、傾斜注入、又はチルト注入であり、角度αは９０度未満であり、好ましくは、約０度から約２５度までの範囲である。更に好ましくは、角度αは、約０度から約１０度の範囲である。当業者には自明であるように、シングルツイスト注入とは、続いて非対称の注入が実施できるように、ウエハが主面１０４に垂直な軸の周りを回転しないものである。ソース及びドレインエクステンション注入のための適切なパラメータは、約１００電子ボルトから約２０キロ電子ボルトまでの範囲の注入エネルギーを用いて、約１×１０１４ｉｏｎｓ／ｃｍ２から約１×１０１６ｉｏｎｓ／ｃｍ２までの範囲の量で、Ｎ型導電性のドーパントを注入することを含む。傾斜ドーパント注入は矢印１３０で表される。エネルギー及び注入量は模範的な値であり、本発明を限定するものではない。注入は、瞬時熱アニール（ＲＴＡ）プロセス、あるいは従来の炉アニールプロセスを用いてアニールされうる。一例では、半導体デバイス１００は、約８００度から約１，１００度までの範囲の温度まで加熱することによりアニールされる。アニーリングされた半導体コンポーネント１００により、ドーパントが縦横方向に拡散される。従って、Ｎ型ドーパントは側面１１４からゲート構造１１２の下に拡散し、また、場合によってはゲート構造１１２の側面１１６に向かって拡散する。
【００１５】
ソース及びドレインエクステンション領域１３６Ａ及び１３８Ａがそれぞれ、シングルツイストのチルト角注入を用いて形成されるので、それらのエクステンション領域はゲート構造１１２に関して非対称である。ソースエクステンション領域１３６Ａは、半導体基板１０２に延在し、また側面１１４からゲート構造１１２の下に延在している。一方で、ドレインエクステンション領域１３８Ａは半導体基板１０２に延在し、また、側面１１６からゲート構造１１２の下に延在することができる。又は、ゲート構造１１２の側面１１６から横方向に離間することができる。従って、本発明は、ドレインエクステンション領域１３８Ａがゲート構造１１２下に延在する実施形態や、ドレインエクステンション領域１３８Ａがゲート構造１１２下に延在しない実施形態を検討する。ドレインエクステンション領域１３８Ａが側面１１６から離間している実施形態では、ドレインエクステンション領域１３８Ａと側面１１６との間の距離Ｄは、一つには、ゲート構造１１２の高さと注入角度により決定される。更に、アニールプロセスは、ドレインエクステンション領域１３８Ａと側面１１６間の距離に影響を及ぼす。アニーリング温度が高くなるにつれ、、また、アニーリング時間が長くなるにつれ、ドレイン領域１３８Ａは側面１１６に近づくよう拡散する。ソースエクステンション領域１３６Ａが第一側面１１４に近いので、ソースエクステンション領域１３６Ａは第一側面１１４に近接、あるいは隣接である、と言われる。同様に、ドレインエクステンション領域１３８Ａは、第二側面１１６に近接、あるいは隣接である、と言われる。
【００１６】
引き続き図３を参照して、厚みが約２００Åから約１，５００Åまでの範囲の窒化シリコン層１４６が、ゲート構造１１２、スペーサ１２７と１２８、及び主面１０４の露出部に形成される。一例では、窒化シリコン層１４６は化学蒸着技術を用いて蒸着される。別の態様では、層１４６は、酸化物層、又は、スペーサ形成に適したいずれの材料層であってよい。
【００１７】
図４を参照して、窒化シリコン層１４６は異方性エッチングが施され、スペーサ１５２と１５４が形成される。従って、スペーサ１２７が、ゲート構造１１２のスペーサ１５２と側面１１４との間に、また、スペーサ１２８が、ゲート構造１１２のスペーサ１５４と側面１１６との間にある。０度のソース／ドレイン注入が実施され、ソース領域１５６とドレイン領域１５８が形成される。従って、ソース領域１５６はスペーサ１５２から離間しているとともに、スペーサ１５２と側面１１４を適切に位置決めしている。またドレイン領域１５８はスペーサ１５４から離間しているとともに、スペーサ１５４と側面１１６を適切に位置決めしている。ソース／ドレイン注入はまた、ゲート構造１１２もドープする。ソース／ドレイン注入のための適切な一連のパラメータは、約５キロ電子ボルトから約１００キロ電子ボルトまでの範囲の注入エネルギーを用いて、１×１０１４ｉｏｎｓ／ｃｍ２から約１×１０１６ｉｏｎｓ／ｃｍ２までの範囲の注入量でリンなどのＮ型導電性のドーパントを注入することを含む。半導体コンポーネント１００は約８００度から約１，１００度までの範囲の温度まで加熱することにより、アニールされる。
【００１８】
引き続き図４を参照して、任意にウエットエッチングが施され、ゲートコンダクタ１０８Ａの上面１１８のいずれの酸化物が除去され、また主面１０４に蒸着されたいずれの酸化物層が除去される。耐熱金属層１６０が、上面１１８、スペーサ１５２と１５４、及びシリコン面１０４の露出部に蒸着される。一例では、耐火金属層１６０は、厚みが約５０Åから約３００Åまでの範囲のコバルトを有す。
【００１９】
図５を参照して、耐火金属層１６０は、６００度から７００度までの範囲の温度まで加熱される。加熱処理により、コバルトがシリコンに反応し、コバルトがシリコンと接している全領域にコバルトシリサイド（ＣｏＳｉ２）を形成する。従って、コバルトシリサイド１６４がゲートコンダクタ１０８Ａから、また、コバルトシリサイド１６６がソース領域１５６から、コバルトシリサイド１６８がドレイン領域１５８から形成される。コバルトがスペーサ１５２と１５４に蒸着された箇所は未反応のままである。当然のことながら、シリサイドの型は本発明を限定するものではない。例えば、他の適切なシリサイドには、チタニウムシリサイド（ＴｉＳｉ）、プラチナシリサイド（ＰｔＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、などが含まれる。当業者にとっては自明であるが、シリコンは、シリサイドの形成中に消費され、また、消費されるシリサイドの量は、形成されるシリサイドの型の関数である。従って、シリサイド１６４はゲートコンダクタ１０８Ａに、シリサイド１６６はソース領域に、またシリサイド１６８はドレイン領域にそれぞれ延在して示されている。
【００２０】
引き続き図５を参照して、未反応コバルトが、当業者には周知のプロセスを用いて除去される。未反応コバルトを除去することにより、ゲートコンダクタ１０８Ａ、ソース領域１５６、そしてドレイン領域１５８が電子的に相互に隔離される。
【００２１】
図６を参照して、誘電体材料１７０層は、シリサイド領域を含む構造に形成される。一例では、誘電体材料１７０は厚みが約５，０００Åから１５，０００Åまでの範囲の酸化物である。開口部が酸化物層１７０に形成され、シリサイド層１６４、１６６、及び１６８の一部を露出する。当業者にとっては周知の技術を用いて、露出したシリサイド層１６４、１６６、及び１６８に接触する導電体あるいは電極が形成される。更に具体的には、ゲート電極１７４がゲートシリサイド層）１６４に接触し、ソース電極１７６がソースシリサイド層１６６に接触し、また、ドレイン電極１７８がドレインシリサイド層１６８に接触する。
【００２２】
絶縁ゲートと半導体コンポーネント、及び半導体コンポーネントを製造する方法が提供されていることが、これまでの説明で分かる。本発明の一態様によれば、コンポーネントは非対称のソース及びドレインエクステンション領域を持ち、ソースエクステンション領域はゲート構造の下に延在しており、また、ドレインエクステンション領域は、ゲート構造の下に延在し、ゲート構造の一方の端部に適切に位置決めされ、あるいはゲート構造から横方向に離間されうる。ソースエクステンション領域をゲート構造の下に形成することにより（即ち、ソースエクステンション領域を持つゲート構造のオーバーラップを増すことにより）、半導体コンポーネントのソース側の抵抗が小さくなり、また、ゲート−ソース電圧を高め、これにより、更に多くの駆動電流を提供する。このことが、半導体コンポーネントのＤＣ性能を高める。更に、ドレイン側のエクステンション領域を持つゲート構造のオーバーラップを低減する、あるいはなくすことにより、半導体コンポーネントのＡＣ性能を高めるドレイン側のミラー容量を低減する。更に、ゲート構造とドレイン側のエクステンション領域間のオーバーラップ量を低減することにより、ゲート−ドレインのダイレクトトンネル電流が低減する。ソース側の非対称のハロー領域は、半導体コンポーネントのＤＣ性能を高めるドレインエクステンション領域近くのチャネルドーピングを低減する。ドレインエクステンション領域近くの低減したチャネルドーピングはまた、接合容量を小さくし、これにより、半導体コンポーネントのＡＣ性能が高まる。この改良は、半導体コンポーネントがＳＯＩデバイスの場合に特に有益である。他のドープ領域を形成する前にハロー領域を形成することにより、非対称のエクステンション領域を用いる場合に、優れたしきい値電圧のロールオフ制御が提供され、また、チャネル領域の中心近くに、ハロー領域の形成が可能になる。これにより、エクステンション領域の形成中に、カウンタドーピング(counter doping)が阻止される。
【００２３】
本明細書には特定の実施形態及び方法が開示されているが、これまでの開示から、当業者にとっては、そのような実施形態及び方法のバリエーションや変形が、本発明のスピリットや範囲を逸脱しないで可能であることが理解されよう。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態による、絶縁ゲート電界効果トランジスタの一部を大いに拡大した断面図である。
【図２】本発明の実施形態による、絶縁ゲート電界効果トランジスタの一部を大いに拡大した断面図である。
【図３】本発明の実施形態による、絶縁ゲート電界効果トランジスタの一部を大いに拡大した断面図である。
【図４】本発明の実施形態による、絶縁ゲート電界効果トランジスタの一部を大いに拡大した断面図である。
【図５】本発明の実施形態による、絶縁ゲート電界効果トランジスタの一部を大いに拡大した断面図である。
【図６】本発明の実施形態による、絶縁ゲート電界効果トランジスタの一部を大いに拡大した断面図である。
【図１】
2006505131.tif 000003
【図２】
2006505131.tif 000004
【図３】
2006505131.tif 000005
【図４】
2006505131.tif 000006
【図５】
2006505131.tif 000007
【図６】
2006505131.tif 000008
【手続補正書】
【提出日】平成16年11月19日(2004.11.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
早期ハロー注入が行われた半導体コンポーネント（１００）を製造する方法であって、
主面（１０４）を有する第一導電型の半導体材料（１０２）を用意し、
前記主面（１０４）に、第一（１１４）及び第二（１１６）側面と上面（１１８）を持つゲート構造（１１２）を形成し、
前記主面（１０４）と垂直な方向に対して９０度未満の角度を形成する傾斜注入を用いて、前記第一導電型のドーパントを前記半導体材料（１０２）に非対称に注入し、
前記ドーパント部分は、前記ゲート構造（１１２）の前記第一側面（１１４）に隣接しており、かつ、第一のハロー領域（１２０）として機能するものであって、
前記ゲート構造の前記第一側面（１１４）に隣接して第一スペーサ（１２７）を形成するとともに、前記ゲート構造（１１２）の前記第二側面（１１６）に隣接して第二スペーサ（１２８）を形成し、
前記第一ハロー領域形成後、前記主面（１０４）と垂直な方向に対して９０度未満の角度を形成する傾斜注入を用いて、前記第二導電型のドーパントを前記半導体材料（１０２）に注入して非対称のエクステンション領域を形成し、前記ドーパント部分は前記ゲート構造（１１２）の前記第一側面（１１４）に隣接しているとともに、第一エクステンション領域（１３６Ａ）として機能し、かつ、前記ドーパントの他の部分は、前記ゲート構造（１１２）の前記第二側面（１１６）から横方向に離間しているとともに、第二エクステンション領域（１３８Ａ）として機能し、かつ
前記ゲート構造（１１２）の第一側面（１１４）に隣接している第二導電型の第一ドープ領域（１５６）と、前記ゲート構造（１１２）の前記第二側面（１１６）に隣接している第二導電型の第二ドープ領域（１５８）を前記半導体材料（１０２）に形成する、方法。
【請求項２】
前記半導体材料（１０２）へのドーパントの非対称注入は、２０度から５０度までの範囲の角度でなされる、請求項１記載の方法。
【請求項３】
前記半導体材料（１０２）へのドーパントの非対称注入は、３５度から４５度までの範囲の角度でなされる、請求項１記載の方法。
【請求項４】
前記第一エクステンション領域（１３６Ａ）が、前記第一側面（１１４）から前記ゲート構造（１１２）の下に延在している、請求項１記載の方法。
【請求項５】
第三（１５２）及び第四（１５４）スペーサを、前記第二及び第三スペーサにそれぞれ隣接して形成する、請求項１記載の方法。
【請求項６】
前記第一（１５６）及び第二（１５８）ドープ領域の形成が、前記第一ドープ領域（１５６）を前記第三スペーサ（１５２）に位置決めし、かつ、前記第二ドープ領域（１５８）を前記第四スペーサ（１５４）に位置決めする、請求項５記載の方法。
【請求項７】
半導体コンポーネント（１００）の製造方法であって、
主面（１０４）を有する第一導電型の半導体材料（１０２）を用意し、
前記主面（１０４）に、第一（１１４）及び第二（１１６）側面と上面（１１８）を持つゲート構造（１１２）を形成し、
前記ゲート構造（１１２）の前記第一側面（１１４）に隣接して、前記第一導電型のハロー領域（１２０）を形成し、
前記ゲート構造（１１２）の前記第一側面（１１４）に隣接して第一スペーサ（１２７）を形成するとともに、前記ゲート構造（１１２）の前記第二側面（１１６）に隣接して第二スペーサ（１２８）を形成し、
前記ハロー領域（１２０）形成後、前記主面（１０４）と垂直な方向に対して０度から９０度までの角度を形成する傾斜注入を用いて、前記第二導電型のドーパントを前記半導体材料（１０２）に注入し、かつ、前記ドーパント部分は前記ゲート構造（１１２）の前記第一側面（１１４）に隣接しているとともに、ゲート構造（１１２）の下に延在し、かつ第一ドープエクステンション領域（１３６Ａ）として機能し、かつ、前記ドーパントの他の部分は、前記ゲート構造（１１２）の前記第二側面（１１６）に隣接しているとともに、第二ドープ領域（１３８Ａ）として機能し、前記第二ドープエクステンション領域（１３８Ａ）は、前記第一及び第二ドープエクステンション領域が非対称となるように、前記ゲート構造（１１２）の前記第二側面（１１６）から横方向に離間していて、
前記第一（１２７）及び第二（１２８）スペーサにそれぞれ隣接している第三（１５２）及び第四（１５４）スペーサを形成し、
前記半導体材料（１０２）に、前記第二（１２８）及び第四（１５４）スペーサにより、前記第二側面（１１６）から離間している、前記第二導電型のドレイン領域（１５８）を形成する、方法。
【請求項８】
前記ハロー領域（１２０）の形成が、前記主面（１０４）に垂直な方向に対して２０度から５０度までの角度を形成する傾斜注入を用いて、前記半導体材料（１０２）に第一導電型のドーパントに注入することを含む、請求項７記載の方法。
【請求項９】
半導体コンポーネント（１００）であって、
主面（１０４）を有する半導体材料（１０２）、
前記主面（１０４）に蒸着された、第一（１１４）及び第二（１１６）側面を持つゲート構造（１１２）、
前記半導体材料（１０２）にソース側のハロー領域（１２０）、
前記半導体材料（１０２）にソース（１３６Ａ）及びドレイン（１３８Ａ）エクステンション領域、を含み、前記ソースドレインエクステンション領域が非対称となるように、前記ソースエクステンション領域（１３６Ａ）が前記第一側面（１１４）から前記ゲート構造（１１２）の下の前記半導体材料（１０２）に延在し、かつ、前記ドレインエクステンション領域（１３８Ａ）が、前記ゲート構造（１１２）の前記第二側面（１１６）から横方向に離間しており、かつ、
前記半導体材料（１０２）に、ソース（１５６）及びドレイン（１５８）領域、ソース（１３６Ａ）及びドレイン（１３８Ａ）エクステンション領域にそれぞれ隣接する、ソース（１５６）及びドレイン（１５８）領域、を含む、半導体コンポーネント（１００）。
【請求項１０】
前記ゲート構造（１１２）の前記第一（１１４）及び第二（１１６）側面のそれぞれに隣接する第一（１２７）及び第二（１２８）スペーサを更に含み、前記ドレインエクステンション領域（１３８Ａ）は前記ゲート構造（１１２）の前記第二側面（１１６）から横方向に離間されており、かつ
前記第一（１２７）及び第二（１２８）スペーサにそれぞれ隣接する第三（１５２）及び第四（１５４）スペーサを更に含み、前記ソース（１５６）及びドレイン（１５８）領域はそれぞれ、前記第三（１５２）及び第四（１５４）スペーサに位置決めされている、請求項９記載の半導体コンポーネント（１００）。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
他の態様によれば、本発明はゲート構造が上に蒸着された半導体材料を含む。ソース側のハロー領域は、ゲート構造のソースサイドに隣接している。ソースエクステンション領域は、ゲート構造の第一側面に隣接しており、また、ゲート構造の下に延在している。ドレインエクステンション領域はゲート構造の第二側面に隣接している。ソース領域はゲート構造の第一側面に隣接するとともに、第一側面から離間している。加えてドレイン領域はゲート構造の第二側面に隣接するとともに、第二側面から離間している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
図３を参照して、酸化物層１２６は、異方性エッチングが施され、スペーサ１２７と１２８が形成され、主面１０４が露出される。ヒ素などのＮ型導電性のドーパントが半導体材料１０２に注入され、ドープ領域１３６と１３８が形成される。ドープ領域１３６及び１３８の１３６Ａと１３８Ａの部分はそれぞれ、ソース及びドレインエクステンションとして機能する。好ましくは、エクステンション注入は、主面１０４に対し実質的に直角（つまり垂直）方向（破線１２２により示す）に対して角度αを形成する、シングルツイスト(single twist)注入の、傾斜注入の、又はチルト注入であり、角度αは９０度未満であり、好ましくは、約０度から約２５度までの範囲である。更に好ましくは、角度αは、約０度から約１０度の範囲である。当業者には自明であるように、シングルツイスト注入とは、続いて非対称の注入が実施できるように、ウエハが主面１０４に垂直な軸の周りを回転しないものである。ソース及びドレインエクステンション注入のための適切なパラメータは、約１００電子ボルトから約２０キロ電子ボルトまでの範囲の注入エネルギーを用いて、約１×１０１４ｉｏｎｓ／ｃｍ２から約１×１０１６ｉｏｎｓ／ｃｍ２までの範囲の量で、Ｎ型導電性のドーパントを注入することを含む。傾斜ドーパント注入は矢印１３０で表される。エネルギー及び注入量は模範的な値であり、本発明を限定するものではない。注入は、瞬時熱アニール（ＲＴＡ）プロセス、あるいは従来の炉アニールプロセスを用いてアニールされうる。一例では、半導体デバイス１００は、約８００度から約１，１００度までの範囲の温度まで加熱することによりアニールされる。アニーリングされた半導体コンポーネント１００により、ドーパントが縦横方向に拡散される。従って、Ｎ型ドーパントは側面１１４からゲート構造１１２の下に拡散し、また、ゲート構造１１２の側面１１６に向かって拡散する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
ソース及びドレインエクステンション領域１３６Ａ及び１３８Ａがそれぞれ、シングルツイストのチルト角注入を用いて形成されるので、それらのエクステンション領域はゲート構造１１２に関して非対称である。ソースエクステンション領域１３６Ａは、半導体基板１０２に延在し、また側面１１４からゲート構造１１２の下に延在している。一方で、ドレインエクステンション領域１３８Ａは半導体基板１０２に延在し、また、ゲート構造１１２の側面１１６から横方向に離間することができる。従って、本発明は、ドレインエクステンション領域１３８Ａがゲート構造１１２下に延在しない実施形態を検討する。ドレインエクステンション領域１３８Ａが側面１１６から離間している実施形態では、ドレインエクステンション領域１３８Ａと側面１１６との間の距離Ｄは、一つには、ゲート構造１１２の高さと注入角度により決定される。更に、アニールプロセスは、ドレインエクステンション領域１３８Ａと側面１１６間の距離に影響を及ぼす。アニーリング温度が高くなるにつれ、また、アニーリング時間が長くなるにつれ、ドレイン領域１３８Ａは側面１１６に近づくよう拡散する。ソースエクステンション領域１３６Ａが第一側面１１４に近いので、ソースエクステンション領域１３６Ａは第一側面１１４に近接、あるいは隣接である、と言われる。同様に、ドレインエクステンション領域１３８Ａは、第二側面１１６に近接、あるいは隣接である、と言われる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
絶縁ゲートと半導体コンポーネント、及び半導体コンポーネントを製造する方法が提供されていることが、これまでの説明で分かる。本発明の一態様によれば、コンポーネントは非対称のソース及びドレインエクステンション領域を持ち、ソースエクステンション領域はゲート構造の下に延在しており、また、ドレインエクステンション領域は、ゲート構造から横方向に離間されうる。ソースエクステンション領域をゲート構造の下に形成することにより（即ち、ソースエクステンション領域を持つゲート構造のオーバーラップを増すことにより）、半導体コンポーネントのソース側の抵抗が小さくなり、また、ゲート−ソース電圧を高め、これにより、更に多くの駆動電流を提供する。このことが、半導体コンポーネントのＤＣ性能を高める。更に、ドレイン側のエクステンション領域を持つゲート構造のオーバーラップを低減する、あるいはなくすことにより、半導体コンポーネントのＡＣ性能を高めるドレイン側のミラー容量を低減する。更に、ゲート構造とドレイン側のエクステンション領域間のオーバーラップ量を低減することにより、ゲート−ドレインのダイレクトトンネル電流が低減する。ソース側の非対称のハロー領域は、半導体コンポーネントのＤＣ性能を高めるドレインエクステンション領域近くのチャネルドーピングを低減する。ドレインエクステンション領域近くの低減したチャネルドーピングはまた、接合容量を小さくし、これにより、半導体コンポーネントのＡＣ性能を高める。この改良は、半導体コンポーネントがＳＯＩデバイスの場合に特に有益である。他のドープ領域を形成する前にハロー領域を形成することにより、非対称のエクステンション領域を用いる場合に、優れたしきい値電圧のロールオフ制御が提供され、また、チャネル領域の中心近くに、ハロー領域の形成が可能になる。これにより、エクステンション領域の形成中に、カウンタドーピング(counter doping)が阻止される。


【国際調査報告】
2006505131.tif 000009
2006505131.tif 000010
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