(57)【要約】【課題】  新規な方法は，大幅なＮＲＥの減少と数の柔軟性を備えたＡＳＩＣを提供する。本発明は，半導体基板上を提供し，当該半導体基板上に，複数のエリアＩ／Ｏを含むボーダレスロジックアレイが形成し，デバイスをパッケージングするために，該エリアＩ／Ｏの少なくともいくつかを再分配する再分配レイヤを形成する；ステップを含む集積回路の製造方法を含む。製造は，ダイレクトライト電子ビームを利用できる。カスタマイズ過程は，同じ基板上で，数が相違する様々なデバイスの種類を製造できる。
2006521684.tif 000002
【特許請求の範囲】
【請求項１】
ボーダレスロジックアレイと；
エリアＩ／Ｏと；
を含み，
前記ボーダレスロジックアレイは反復コアからなり，前記エリアＩ／Ｏの少なくとも一つは設定可能なＩ／Ｏであり，前記設定可能なＩ／Ｏは全てのＩ／Ｏ構成に共通な少なくとも一つの金属レイヤであることを特徴とする，半導体デバイス。
【請求項２】
半導体基板を提供し；
前記半導体基板上に，複数のエリアＩ／Ｏを含むボーダレスロジックアレイを形成し；
前記ボーダレスロジックアレイは反復コアからなり，前記エリアＩ／Ｏの少なくとも一つは設定可能なＩ／Ｏであり，前記設定可能なＩ／Ｏは全てのＩ／Ｏ構成に共通な少なくとも一つの金属レイヤであることを特徴とする，半導体デバイスの製造方法
【請求項３】
ロジックセルとＩ／Ｏセルとを含む反復モジュールと，パッケージングに用いられるパッドに接続された前記Ｉ／Ｏの少なくともいくつかを再分配する再分配レイヤと，からなるボーダレスロジックアレイを含むことを特徴とする，半導体ウェハ。
【請求項４】
前記Ｉ／Ｏセルは，間隙を介した平行線に配置されることを特徴とする，請求項３に記載の半導体ウェハ。
【請求項５】
前記平行線の間隔は，２ｍｍ以上，３ｍｍ以下であることを特徴とする，請求項４に記載の半導体ウェハ。
【請求項６】
前記反復モジュールは，少なくとも２つの金属レイヤからなることを特徴とする，請求項３に記載の半導体ウェハ。
【請求項７】
前記金属レイヤの少なくとも一つは反復パターンからなることを特徴とする，請求項６に記載の半導体ウェハ。
【請求項８】
前記金属レイヤ各々が反復パターンからなることを特徴とする，請求項６に記載の半導体ウェハ。
【請求項９】
当該半導体ウェハ上で，特有のダイサイズを形成するために配置されるカスタムレイヤをさらに含むことを特徴とする，請求項６に記載の半導体ウェハ。
【請求項１０】
当該半導体ウェハ上で，少なくとも２つの異なるダイサイズを形成するために配置されるカスタムレイヤをさらに含むことを特徴とする，請求項６に記載の半導体ウェハ。
【請求項１１】
反復Ｉ／Ｏセルからなり，
前記反復Ｉ／Ｏセルは，カスタムビアレイヤのみを使って，機能が相違するようにカスタマイズされることを特徴とする，半導体デバイス。
【請求項１２】
さらに反復ロジックセルを含み，
当該半導体デバイスは，カスタムビアレイヤのみを使ってカスタマイズされることを特徴とする，請求項１１に記載の半導体デバイス。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本出願は，２００２年１２月１８日に出願した米国特許１０／３２１６６９号明細書「半導体デバイスの製造方法」，および２００３年１２月９日に出願した米国ＣＩＰ出願「半導体デバイスの製造方法」の優先権を要求している。
【技術分野】
【０００２】
本発明は，カスタムＩＣのためのロジックアレイおよび製造方法に関する。
【背景技術】
【０００３】
半導体製造は，年月と共にデバイス密度が急激に改善され，その改善は価格と共に成されている。新しいプロセステクノロジーが要求されるマスクセットのコストは，急激に増加しつつある。加えて，ウェハサイズの増大による最小製造個数も，同時に，急激に増加している。
【０００４】
この変化は，よりわずかな製造量とより少ない様々な市場を狙う傾向があるが故に，製造コストが増大し，製造に対して柔軟に適合し難い，カスタムプロダクトへの挑戦が増加していることを表す。
【０００５】
カスタムＩＣは，２つのグループに区分される。１つ目は，全てのレイヤをカスタム製造するデバイスである。２つ目は，相違するカスタム製造に渡って使用される少なくともいくつかの汎用レイヤを有するデバイスである。例えば，２つ目のデバイスでは，全てのレイヤに対して接点レイヤに至っている汎用レイヤを使用するゲートアレイや，全てのレイヤに汎用レイヤを使用することができるＦＰＧＡが良く知られる。カスタムＩＣの上記２番目のグループは，また，その幅広い適用範囲を理由としてセミカスタムデバイスと呼ばれる。このようなデバイスの汎用レイヤは，主にアレイ（配列）形式の反復パターン構造で表される。
【０００６】
多数のアプリケーションに渡って汎用レイヤを使用することは，個々のカスタム製造に対して，マスクのコストや経済規模に関する節約が可能となる。１９９６年にカルフォルニアのサンタクララ（Ｓａｎｔａ  Ｃｌａｒａ）のチップエクスプレスにおいて，４つの論理ゲートと等価のロジックセルを備える，ＣＸ２０００と呼ばれるロジックアレイが紹介された。暫くして，カルフォルニアのサニーベールのライトスピードセミコンダクタは，３Ｇモジュラーアレイプロダクトファミリーを紹介した。さらに進歩したロジックアレイは，主として，例えば，接点，Ｍｅｔａｌ−１，ｖｉａ−１（Ｖｉａ），Ｍｅｔａｌ−２といったいくつかの金属レイヤによる反復パターンを含む汎用レイヤを使用する。この種のロジックアレイのタイプは，モジュールアレイと呼ばれ，少量のカスタムレイヤが必要とされる。さらに進歩したモジュールレイヤテクノロジーは，２０００年におけるカルフォルニアＳａｎ  ＪｏｓｅのＡＳＩＣによって導入される。
【０００７】
上記モジュールアレイは，汎用の連結構造を提供するＭｅｔａｌ−３およびＭｅｔａｌ−４のような汎用レイヤと連結して，ロジックアレイを定義するためのＭｅｔａｌ−１，Ｍｅｔａｌ−２のような汎用レイヤを使用する。上記汎用の連結構造は，アレイ（配列）形式の構造による反復パターンで構成される。かかる配置は，デザインカスタマイズ機能として必要となるカスタムレイヤの数を減少し得る。米国特許６３３１７９０号明細書に開示されたｅＡＳＩＣテクノロジーは，カスタムマスクの数の最小化というゴールに向かってさらに進展し，１つのカスタムマスクのみを必要とした。
【０００８】
ロジックアレイテクノロジーは，カスタマイズ段階における特有なデザインのためにカスタマイズされた汎用構造に基づいている。デザイン的には，各自が必要とする多数のロジックおよびメモリの高い可変性へと向かい，ロジックアレイのベンダーは，多くのマスタスライスが様々なロジックと記憶容量オプションを含んでいるプロダクトファミリーを生産する。今のところは，常に，デザインの最大値に対して最適なフィットを提供するマスタスライスの最小セットに達する挑戦をしている。
【０００９】
Ｓａｔｏ  Ｓｈｉｎｊｉによって開示された１９８８年３月の米国特許４７３３２８８号明細書は「各チップが回路デザインに従って望ましいサイズや望ましいゲート数を有する，複数のチップにカットすることができるゲートアレイＬＳＩチップを提供する」方法を記述している。引用文献における従来技術は，カスタムデバイスの相違するサイズに対して，汎用構造を活用するためのわずかな代替方法しか表していない。
【００１０】
アレイ構造はサイズ可変の目的にあっている。可変サイズデバイスを提供する難しさは，デバイスをパッケージに接続する，Ｉ／Ｏセルや共通パッドを供給しなければならないことである。この限界を克服するため，Ｓａｔｏは，Ｉ／Ｏを汎用ロジックゲートとして利用できるトランジスタで構成し得る方法を提案した。同様のアプローチがＡｎｄｅｒｓｏｎから提案されている。Ａｎｄｅｒｓｏｎおよびその他により１９９３年６月８日に開示された米国特許５２１７９１６号明細書は，入力および出力機能を有す，ロジックとして使われる同タイプのセルによるトランジスタゲートセルを利用して，予め定義された境界のない（ボーダレスな），無境界の，設定可能（ｃｏｎｆｉｇｕｒａｂｌｅ）なゲートアレイが記述されている。それに応じて，入出力機能は，特定のアプリケーションにより大きさが決められたロジックアレイを囲むために配置されるかもしれない。かかる方法は，Ｉ／Ｏセル上にロジックとして使用される同じトランジスタを利用することによる厳しい制限と，Ｉ／Ｏに対する高い操作電圧の利用不許可をもたらす。
【００１１】
１９９８年２月２４日にＰａｄｍａｎａｎａｂａｎおよびその他により開示された米国特許５７２１１５１号明細書は，Ｉ／Ｏアレイによってそれぞれ囲まれるマイクロアレイを連続的に隣接して使用するが（通常の構造），マイクロアレイが複合アレイの形式で相互連結するように提案している。Ｐａｄｍａｎａｎａｂａｎは，１つのマイクロアレイから他のマイクロアレイに信号を動かすか，隆起（ｂｕｍｐ）とフリップチップテクノロジーを使った連結にするか，といった複合アレイ内部に達するＩ／Ｏを使用するわずかな方法しか勧めていない。Ｐａｄｍａｎａｎａｂａｎによって勧められた方法はいくつかの厳しい制限を持っている。例えば，Ｉ／Ｏアレイに囲まれた各マイクロアレイは，ロジックトランジスタとＩ／Ｏトランジスタとの妥当な比率のため，比較的大きいマイクロアレイがもたらされる。これは「使用しないマイクロアレイは切断し，放置する。」を含む１５１の提案をしている。
【００１２】
本発明は，従来技術における限界の多くを克服しようとしている。半導体デバイスのエッジにはＩ／Ｏやパッドが必要ないことが技術的に知られている。半導体デバイスは，Ｍｉｌｌｅｒによる米国特許３４０１１２６号公報および米国特許３４２９０４０号公報で開示されている，３０年以上ＩＢＭ（登録商標）のメインフレーム・コンピュータモジュールで使用されていた，フリップチップもしくはＣ−４（制御崩壊チップ接続）技術を使用していかもしれない。これらのアプローチでは，ボンディング・パッドは，エリアボンディングとして知られているチップの表面でエリアアレイに配置され，エリアパッドの近くに置かれたエリアＩ／Ｏとして知られるＩ／Ｏセルを使用するかもしれない。フリップチップのパッケージングは，技術的に，エリアパッドに対するデバイスＩ／Ｏの適切な分配が許される再分配レイヤとして知られる追加最終金属レイヤを使用することが知られている。
【発明の開示】
【００１３】
本発明は，非常に望まれている新規な半導体デバイス製造方法を提供する。本発明では，カスタムロジックアレイに関連するダイレクトライト電子ビーム（ｄｉｒｅｃｔ−ｗｒｉｔｅ  ｅ―Ｂｅａｍ）の使用を勧める。連続したアレイは，ウェハ上を様々な数で反復させ，それらをデザインおよび配置する可変サイズを許容するためのエリアパッドを伴ったエリアＩ／Ｏを利用する。本発明は，現在存在する共通の半導体製造方法におけるマスクセットの高コストおよび低い柔軟性の課題解決を提供する。発明の追加利点は，マスタスライスの許容範囲を提供するために必要な多くの異なったマスクセットの高い製造コストを減少させることである。本発明は，あらゆる点で従来技術を改良し，半導体デバイスが構造化される方法およびその半導体製造方法を含んでいる。
【００１４】
従来技術は，カスタムアプリケーションのデバイスサイズによりフィットしたい，そして，それによる無駄なシリコンを抑えたいという動機を反映した。本発明は，マスタスライスの適したセットを配置するのに必要な他の方法による投資についてのマスクのコストを抑える動機を反映する。また，本発明は，カスタムデバイスにおいてメモリブロックを組み込む能力を提供しようとしている。本発明は，必要となるロジックおよびメモリの量に対して，デバイスをカスタマイズする方法を提供する。
【００１５】
本発明の要点は，ロジックおよびＩ／Ｏの連続した領域ならびにメモリの連続した領域をＰＬＬやＳＥＲＤＥＳのような特別な機能を有する領域と混ぜ合わせる能力を提供する，連続した構造を与えるためのエリアＩ／Ｏの使用である。本発明は，エリアＩ／Ｏをエリアパッドに接続するためのエリアＩ／Ｏや再分配レイヤを伴うことで，多くの従来技術の制限が克服されることを示している。従って，より大きいレベルの柔軟性が提供される。また，本発明は，モジュールアレイを利用することも提案する。ここで，モジュールアレイによるＭｅｔａｌ−１やＭｅｔａｌ−２のような追加レイヤは一般的であり，ボーダレスの連続領域の一部となる。この様な構造では，わずかなレイヤのみがカスタマイズされることを要し，ほとんどのレイヤが一般的で，主として反復パターンで構成される。本発明の望ましい実施形態は，単一カスタムビアレイヤによるカスタマイズ可能な連続領域である。その上，本発明は，上記わずかなレイヤのためのダイレクトライト電子ビームの使用を提案する。本発明の追加利点は，同じウェハ上で，様々なプロダクトタイプの違うプロダクト単位量を有す，異なるプロダクトタイプを提供するための連続領域のダイレクトライト電子ビームの使用である。本ウェハの大きさは，それぞれ違ったタイプの何百もの単位デバイスを単一のウェハ上に形成することを許容する。従って，本発明は，単一ウェハ構造過程による全てから，一人の顧客が，試作品のため１つのデバイスのいくつかのユニットを得ることができ，他方では，少量生産のための数百デバイスを得ることができる「要求に応じる」半導体デバイス製造を提供する。
【００１６】
ボーダレス領域による柔軟性のこのようなレベルを許容するため，本発明は，ダイレクトライト電子ビームのような装置を使ったウェハレベルの特注生産（Ｃｕｓｔｏｍｉｚａｔｉｏｎ）や，レーザダイシング（格子状に切削する）のような装置を使った高い柔軟性を有するダイシングを利用するウェハの切削を提案する。任意のウェハから他のウェハにかけ，完全な直線ラインに沿ってダイシングする，工業的に利用されるソウ（ｓａｗ）ダイシングに対して，このような装置は，ウェハを様々な大きさに構成および適合することが可能である。本発明の追加利点は，エリアパッドと，様々なデバイスに対して利用可能な単一プローブカードといった均一のエリアパッドとを使用することである。
【００１７】
また，本発明は，境界のない（ボーダレスな），ロジックアレイと，エリアＩ／Ｏと，少なくともエリアＩ／Ｏのいくつかを再分配する再分配レイヤと，を含む，改善された半導体デバイスを提供する。
【００１８】
望ましくは，パッドのいくつかは，半導体デバイスから他のデバイスに接続されるのに利用され，ロジックアレイの一部もしくはエリアＩ／Ｏの一部にオーバーレイ（ｏｖｅｒｌａｙ）される。
【００１９】
さらに望ましくは，半導体デバイスは，ボーダレスメモリアレイも含む。ロジックアレイはモジュールアレイを含むとしても良い。ロジックアレイはロジックアレイ内で配線（インタコネクト）されるとしても良い。ロジックアレイの配線は，金属レイヤやビアレイヤを含み，金属レイヤの少なくとも一つは，実質的に反復パターンを有している。
【００２０】
また，本発明の１つの実施形態において，ロジックアレイの配線は，それぞれに実質的な反復パターンを伴う少なくとも２つの金属レイヤを含む。また，本発明の他の実施形態において，ロジックアレイの配線は，配線として利用される部分に関する実質的な反復パターンを伴う少なくとも３つの金属レイヤを含む。望ましくは，エリアＩ／Ｏは，ロジックアレイに関して囲む形式の配置をしない。ロジックアレイは，反復モジュールを含み，エリアＩ／Ｏは，反復モジュールの少なくとも一つに関して囲む形式の配置をしないとしても良い。エリアＩ／Ｏの少なくとも一つは，設定可能なＩ／Ｏであり，上記設定可能なＩ／Ｏは，全てのＩ／Ｏの設定に共通な少なくとも１つの金属レイヤを含んでいるとしても良い。
【００２１】
本発明の好適な実施形態に従って，半導体デバイスの製造方法が提供される。上記半導体デバイスの製造方法は，当該半導体基板上に，複数のエリアＩ／Ｏを含むボーダレスロジックアレイが形成される半導体基板を提供し；該エリアＩ／Ｏの少なくともいくつかを再分配する再分配レイヤを形成する；ステップを含む。
【００２２】
半導体デバイスを他のデバイスに接続するパッドを形成するステップをさらに含み，該パッドの少なくとも１つはロジックアレイの一部もしくはエリアＩ／Ｏの一部をオーバーレイするとしても良い。
【００２３】
上記ロジックアレイ上での特有なデザインにより配置および経路指定し；上記配置および経路指定のステップに応じて使用されたロジックアレイの部分のエッジに（マークを）マーキングする；ステップをさらに含むとしても良い。
【００２４】
上記マーキングステップは，写真平版（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）を含み，上記マークに従って半導体デバイスをダイシングするステップをさらに含むとしても良い。
【００２５】
上記ダイシングステップはレーザダイシングを含むとしても良い。
【００２６】
本発明の他の好適な実施形態に従って，半導体デバイスの製造方法が提供される。上記半導体デバイスの製造方法は，当該半導体基板上に，メモリアレイと複数のエリアＩ／Ｏとを含むボーダレスロジックアレイが形成される半導体基板を提供し；デバイスをパッケージングするために，該エリアＩ／Ｏの少なくともいくつかを再分配する再分配レイヤを形成する；ステップを含む。
【００２７】
上記ロジックアレイおよびメモリアレイ上での特有なデザインにより配置および経路指定し；上記配置および経路指定のステップに応じて使用されたロジックアレイおよびメモリアレイの部分のエッジにマーキングする；ステップをさらに含むとしても良い。
【００２８】
上記マーキングステップは，写真平版を含み，上記マークに従って半導体デバイスをダイシングするステップをさらに含むとしても良い。
【００２９】
上記ダイシングステップはレーザダイシングを含むとしても良い。あるいは，ダイレクトライト電子ビームが上記マーキングステップに利用されても良い。
【００３０】
本発明の他の好適な実施形態に従って，ＩＣ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ：集積回路）の製造方法が提供される。上記ＩＣの製造方法は，当該半導体基板上に，複数のエリアＩ／Ｏを含むボーダレスロジックアレイが形成される半導体基板を提供し；デバイスをパッケージングするために，該エリアＩ／Ｏの少なくともいくつかを再分配する再分配レイヤを形成する；ステップを含み，上記ロジックアレイはモジュールアレイを含む。
【００３１】
上記ロジックアレイは，反復コアを含み，上記ボーダレスロジックアレイを形成するステップは，上記エリアＩ／Ｏをコアの中に配置するステップを含み，エリアＩ／Ｏの少なくとも一つは，設定可能なＩ／Ｏであり，該設定可能なＩ／Ｏは全てのＩ／Ｏに共通に設定される金属レイヤを含むとしても良い。
【００３２】
また，ＩＣの製造方法は，上述した半導体デバイスの製造方法の一つを含み，上記ロジックアレイ上でのＡ’で表される特有なデザインにより配置および経路指定し，Ｂ’で表される特有なデザインにより配置および経路指定し；デザインＡ’が配置されるウェハ上の位置は，デザインＢ’が配置されるウェハ上の位置と独立しているとしても良い。
【００３３】
本発明の他の実施形態における半導体ウェハは，ロジックセルおよびＩ／Ｏセルを包含する反復モジュールを含むボーダレスロジックアレイと；パッケージングに用いられるパッドに接続されたＩ／Ｏセルの少なくともいくつかを再分配する再分配レイヤと；を含む。
【００３４】
上記Ｉ／Ｏセルは，間隙を介した平行線に配置されるとしても良い。望ましくは，平行線の間隔は，２ｍｍ以上，３ｍｍ以下である。
【００３５】
本発明の他の実施形態における反復モジュールは，少なくとも３つの金属レイヤを含んでいる。そして，他の代替手段として，金属レイヤの少なくとも一つが反復パターンを含むとしても良い。さらに他の代替手段として，金属レイヤの少なくとも２つが反復パターンを含むとしても良い。
【００３６】
本発明の他の実施形態における半導体ウェハは，また，上記ウェハ上で特定のダイサイズに形成するために配置された追加カスタムレイヤを含む。
【００３７】
他の実施形態では，追加カスタムレイヤは，上記ウェハ上で，少なくとも２つの異なるダイサイズを形成するために配置される。
【００３８】
本発明の他の実施形態の半導体デバイスは，カスタムビアレイヤのみを利用して，異なる機能にカスタマイズされ得る反復Ｉ／Ｏセルを含む。
【００３９】
さらに半導体デバイスは，反復ロジックセルを含み，上記半導体デバイスは，カスタムビアレイヤのみを利用してカスタマイズされ得る。
【００４０】
本発明の他の好適な実施形態に従って，ＩＣの製造方法が提供される。上記ＩＣの製造方法は，当該半導体基板上に，複数のエリアＩ／Ｏを含むボーダレスロジックアレイが形成される半導体基板を提供し；デバイスをパッケージングするために，該エリアＩ／Ｏの少なくともいくつかを再分配する再分配レイヤを形成する；ステップを含み，上記ロジックアレイは金属レイヤやビアレイヤに配線され，金属レイヤの少なくとも一つは，配線に利用される部分に関する少なくとも一つの実質的な反復パターンを含む。
【００４１】
本発明のある実施形態によれば，上記金属レイヤの少なくとも２つは，配線に利用される部分に関する実質的な反復パターンを含む。
【００４２】
本発明の他の実施形態によれば，上記金属レイヤの少なくとも３つは，配線に利用される部分に関する実質的な反復パターンを含む。
【００４３】
本発明の他の好適な実施形態に従って，半導体デバイスの製造方法が提供される。上記半導体デバイスの製造方法は，当該半導体基板上に，複数のエリアＩ／Ｏを含むボーダレスロジックアレイが形成される半導体基板を提供し；デバイスをパッケージングするために，該エリアＩ／Ｏの少なくともいくつかを再分配する再分配レイヤを形成する；ステップを含む。ここで，ロジックアレイをカスタムするためのダイレクトライト技術を利用するステップもさらに含むとしても良い。
【００４４】
ダイレクトライト技術の活用を構成するステップを含むとしても良い。
【００４５】
発明の好適な実施形態によれば，半導体デバイスの製造方法が提供される。上記半導体デバイスの製造方法は，当該半導体基板上に，複数のエリアＩ／Ｏを含むボーダレスロジックアレイが形成される半導体基板を提供し；デバイスをパッケージングするために，該エリアＩ／Ｏの少なくともいくつかを再分配する再分配レイヤを形成する；ステップを含み，上記ボーダレスロジックアレイが形成されるステップは，上記ロジックアレイに関して，エリアＩ／Ｏを，周囲を囲む形式以外の形式で配置するステップを含む；としても良い。
【００４６】
発明の好適な実施形態によれば，半導体デバイスの製造方法が提供される。上記半導体デバイスの製造方法は，当該半導体基板上に，複数のエリアＩ／Ｏを含むボーダレスロジックアレイが形成される半導体基板を提供し；デバイスをパッケージングするために，該エリアＩ／Ｏの少なくともいくつかを再分配する再分配レイヤを形成する；ステップを含み，上記ロジックアレイは，反復コアを含み，上記ボーダレスロジックアレイを形成するステップは，少なくとも一つの上記反復コアに関して，エリアＩ／Ｏを，周囲を囲む形式以外の形式で配置するステップを含む；としても良い。
【００４７】
エリアＩ／Ｏの少なくとも一つは設定可能なＩ／Ｏであっても良い。
【００４８】
写真平版を実行するステップをさらに含み，レティクル（ｒｅｔｉｃｌｅ：計数線）が上記半導体基板上に投射され，使用部分は２つの投射要素を含むとしても良い。
【００４９】
本発明の好適な実施形態に従って，ＩＣウェハの製造方法が提供される。上記ＩＣの製造方法は，当該半導体基板上に，複数のエリアＩ／Ｏを含むボーダレスロジックアレイが形成される半導体基板を提供し；デバイスをパッケージングするために，該エリアＩ／Ｏの少なくともいくつかを再分配する再分配レイヤを形成する；ステップを含む。
【００５０】
望ましくは，半導体デバイスから他のデバイスに接続するパッドを形成するステップを含み，少なくとも１つの該パッドは，ロジックアレイの一部もしくはエリアＩ／Ｏの一部にオーバーレイ（ｏｖｅｒｌａｙ）される。
【００５１】
上記ロジックアレイ上での特有なデザインにより配置および経路指定し；上記配置および経路指定のステップに応じて使用されたロジックアレイの部分のエッジにマーキングする；ステップをさらに含むとしても良い。
【００５２】
上記マーキングステップは，写真平版を含み，上記マークに従って半導体デバイスをダイシングするステップをさらに含むとしても良い。
【００５３】
上記ダイシングステップはレーザダイシングを含むとしても良い。
【００５４】
本発明の好適な実施形態に従って，ＩＣウェハの製造方法が提供される。上記ＩＣの製造方法は，当該半導体基板上に，メモリアレイと複数のエリアＩ／Ｏとを含むボーダレスロジックアレイが形成される半導体基板を提供し；デバイスをパッケージングするために，該エリアＩ／Ｏの少なくともいくつかを再分配する再分配レイヤを形成する；ステップを含む。
【００５５】
上記ロジックアレイおよびメモリアレイ上での特有なデザインにより配置および経路指定し；上記配置および経路指定のステップに応じて使用されたロジックアレイおよびメモリアレイの部分のエッジにマーキングする；ステップをさらに含むとしても良い。
【００５６】
上記マーキングステップは，写真平版を含み，上記マークに従って半導体デバイスをダイシングするステップをさらに含むとしても良い。
【００５７】
上記ダイシングステップはレーザダイシングを含むとしても良い。
【００５８】
ロジックアレイはモジュールアレイを含むとしても良い。
【００５９】
ロジックアレイは，金属レイヤやビアレイヤと配線され，金属レイヤの少なくとも一つは配線に利用される部分に関する実質的な反復パターンを有しているとしても良い。
【００６０】
もしくは，金属レイヤの少なくとも２つは，配線に利用される部分に関する実質的な反復パターンを有している。
【００６１】
Ａ’で表される特有なデザインおよびＢ’で表される特有なデザインにより配置および経路指定し，デザインＡ’が配置されるウェハ上の位置は，デザインＢ’が配置されるウェハ上の位置と独立しているとしても良い。
【００６２】
あるいは，Ａ’で表される特有なデザインおよびＢ’で表される特有なデザインにより配置および経路指定し，デザインＡ’がウェハ上で配置される回数（配置個数）は，デザインＢ’がウェハ上に配置される回数と独立しているとしても良い。
【００６３】
上記マーキングステップは，ダイレクトライト技術を利用するステップもさらに含むとしても良い。
【００６４】
Ａ’で表される特有なデザインおよびＢ’で表される特有なデザインにより配置および経路指定し，デザインＡ’におけるロジックアレイのメモリアレイに対するシリコン領域比率は，デザインＢ’におけるロジックアレイのメモリアレイに対するシリコン領域比率より実質的に大きいとしても良い。
【００６５】
上記マーキングステップは，ダイレクトライト技術を利用するステップもさらに含むとしても良い。
【００６６】
ウェハを調査するステップをさらに含み，上記調査するステップは，デザインＡ’およびデザインＢ’をテストする同じウェハプローブを利用するとしても良い。
【００６７】
ウェハを調査するステップで構成され，上記調査するステップは，デザインＡ’およびデザインＢ’をテストする同じウェハプローブを利用するとしても良い。
【００６８】
ロジックアレイをカスタムするためのダイレクトライト技術を利用するステップもさらに含むとしても良い。
【００６９】
デザインＡ’とデザインＢ’は同時に調査されるとしても良い。
【００７０】
本発明の好適な実施形態に従って，改善された方法を伴うＩＣウェハの製造方法が提供される。上記ＩＣの製造方法は，当該半導体基板上に，複数のエリアＩ／Ｏを含むボーダレスロジックアレイが形成される半導体基板を提供し；デバイスをパッケージングするために，該エリアＩ／Ｏの少なくともいくつかを再分配する再分配レイヤを形成し；さらに，ロジックアレイ上のモジュールをテストおよびマーキングし；欠陥モジュールを避けるためロジックアレイ上に特有なデザインで配置し；上記特有なデザインの配置に従ってロジックアレイをカスタマイズし；特有なデザインをテストおよびマーキングし；特有なデザインの配置およびマーキングに従ってロジックアレイをダイシングする；ステップを含む。
【００７１】
ロジックアレイをカスタムするためのダイレクトライト技術を利用するステップもさらに含むとしても良い。
【００７２】
１またはそれ以上のテスト専用のパッドを備えるとしても良い。
【００７３】
１またはそれ以上のモジュールを同時にそれぞれ独立してテストできるプローブカードを利用するステップを含むとしても良い。
【００７４】
１またはそれ以上のモジュールを同時にそれぞれ独立してテストできるプローブカードを利用するステップを含むとしても良い。
【００７５】
１またはそれ以上のテスト専用のパッドは，特有なデザインのためのエリアＩ／Ｏではないとしても良い。
【００７６】
エリアＩ／Ｏの少なくとも一つは，設定可能なＩ／Ｏであるとしても良い。
【００７７】
上記設定可能なＩ／Ｏは，入力，出力および事前出力セルの復号コピーであり，半導体デバイスは，エリアＩ／Ｏを構成するため，入力，出力および事前出力セルの少なくとも一つとエリアＩ／Ｏパッドとを接続するとしても良い。
【００７８】
本発明は，図面と関連づけられた以下の詳細な記述により完全に理解および評価される。
【発明を実施するための最良の形態】
【００７９】
図１〜３９は，本発明の詳細を示すものであるが，図中の各構成要素は大きさや長さを持たないで示される。
【００８０】
現在の半導体製造方法は，各レイヤのリソグラフィ過程に基づく。支配的なサブミクロン加工のリソグラフィ技術は，ステップとリーピートと呼ばれる。レイヤのパターンは，レティクルとも呼ばれるマスクに書き込まれる。レティクルは，ステッパと呼ばれるリソグラフィ装置を用いて，約２０ｍｍ四方の領域に投射されてもよい。そして，ステッパがウェハに露光し，レティクルは隣の領域と同じパターンで投射される。図1は，レティクル投射１０のマーク１２を伴うウェハ８を示す。８インチのウェハ一枚上に，５０以上のレティクルのコピーが露光される。
【００８１】
本発明は，電子ビームを用いたダイレクトライト（直接描画法）と呼ばれるあまり一般的ではないリソグラフィ技術の使用を提案する。例えば，Ｌｅｉｃａ  Ｍｉｃｒｏｓｙｓｔｅｍｓ  Ｌｉｔｈｏｇｒａｐｈｙ  ＧｍｂＨ  Ｊｅｎａ社（西ドイツ）製Ｌｅｉｃａ  ＺＢＡ３２，またはＡｄｖａｎｔｅｓｔ社（日本）製Ｆ５１１２などのダイレクトライト電子ビームを用いることにより実現される。ダイレクトライト電子ビームは，物理的なマスクを用いることなく，ウェハ上の所定位置に所定パターンのダイレクトライトを可能にする。ダイレクトライト電子ビームは，低い処理能力やウェハの単位コストの観点から，半導体素子の商業用生産には用いられていない。本発明は，ロジックアレイの一般的部分に対するレティクル技術と，カスタムレイヤのためのダイレクトライト電子ビームの使用と，の組合せを提案する。本方法による好適なフィットは，単一のビアレイヤにカスタマイズされ得るロジックアレイを唯一供給できる，ｅＡＳＩＣに発明されたロジックアレイである。ビアレイヤは，ダイレクトライト電子ビームを用いることにより，金属レイヤと比べて書き込み速度を速くすることができ，上記の組み合わせ方法を商業的に実施可能とする。
【００８２】
このようなダイレクトライト電子ビームを用いた製造方法は，上記のカスタムデザインに非常に好適である。単一のウェハは，数百の素子のためのスペースを有するため，本発明は，一枚のウェハ上に複数のデザインが施され，さらに各々のデザインが異なるサイズからなり，このようなデザインの異なる量が一枚のウェハ上に施され，任意のデザインのための試作品の量および他のデザインのための半製品の量を必要とする製造を一つのウェハ上でサポートする。
【００８３】
ダイレクトライト電子ビームは，最も一般的な技術であるが，他のダイレクトライトリソグラフィも使用することができる。ＭＩｃｒｏｎｉｃ社製Ｓｉｇｍａ  ７０００のようなレーザマスク描画システムは，そのような使途のために改良されうる。
【００８４】
本発明は，ロジックアレイの新規構造を提案する。新規構造は，エリアＩ／Ｏのアレイとエリアパッドのアレイとを伴ってロジックアレイに融合する。よって，マスタスライスアプローチの代わりに連続構造が提供される。このような構造は，図２Ａに示すとおり，反復コアのような反復構造をなす。反復コア２８は，一連のエリアＩ／Ｏ２６と，ｅＣｅｌｌ２２からなるロジックアレイ２４とから構成される。エリアＩ／Ｏは厚い酸化膜からなり，デバイス外側の要素とのインターフェースに適した高電圧下での動作が可能となる一方，ロジックアレイは薄い酸化膜からなり，電力消費の抑制のため低電圧下での動作を可能にするとともに，高い動作性能と高い配置密度を実現する。エリアＩ／Ｏは，ＥＳＤ保護やラッチアップ保護などのＩ／Ｏ境界において共通なエレメントを構成してもよい。エリアＩ／Ｏは，ロジックをカスタマイズするために用いられるカスタムレイヤにより，特定の機能にカスタマイズされる設定可能なＩ／Ｏとなりうる。エリアＩ／Ｏは，入出力機能のような固定機能を含むことができる。エリアＩ／Ｏ２６およびコア２８への電源は，エリアパッドの同一グループから供給される。図２Ｂは，標準的なｅＣｅｌｌの垂直断面２１を示す断面図である。図２Ｂは，８−金属レイヤデバイスを示す。Ｍ１  ２５は，Ｍｅｔａｌ−１と呼ばれる第１金属レイヤの略称であり，第８金属レイヤＭｅｔａｌ−８である最上の金属レイヤＭ８  ２９までの他も同様である。ｅＣｅｌｌ構造としては，Ｍ１〜Ｍ３がｅＣｅｌｌの内部回路を形成するために用いられ，一方，Ｍ４〜Ｍ７が様々なｅＣｅｌｌ間の配線（相互接続）のための配線構造として用いられる。上記のとおり，ｅＣｅｌｌ２２の構造をカスタマイズするためには，単一のビアレイヤ，すなわちＭ５とＭ６間のビアレイヤであるｖｉａ６  ２３のみをカスタムメイドする必要がある。
【００８５】
図３Ａ，Ｂは，エリアパッドの図面とスケッチである。図３Ａは，一つのエリアパッド，共同バンプ３０，および，Ｍｅｔａｌ−１  ３４，Ｍｅｔａｌ−２  ３６，Ｍｅｔａｌ−４  ３８など，再配分レイヤやアンダーレイレイヤと呼ばれる圧膜レイヤ３２を上記共同バンプ３０の下に含むレイヤを示す垂直断面図である。図３Ｂは，バンプ３９形状のエリアパッドの規則配列を伴った，本発明によるデバイスの表面最上位部分の断面スケッチである。図４は，パッド領域の詳細とバンプの標準サイズとを示す。領域当りのパッド数を最大化するためには，図３Ｂに示すとおりパッド領域を規則配列に配置することが一般的である。よって，エリアパッドの配置をエリアＩ／Ｏの配置から独立させるためには，パッド再配分用の最上部の金属レイヤを有することが便利である。
【００８６】
本発明は，ロジック，エリアＩ／Ｏ，エリアパッドを含む反復コアの構造を提案する。コアの最小サイズは，図３Ａのような一つのパッド領域に適合する必要がある。通常であれば，大きいコアほど実用的である。図２Ａのコア２８は，０．１３ミクロンプロセスにおいて約１ｍｍ×０．５ｍｍである。コア２８は，４×２のエリアパッドと適切な数のエリアＩ／Ｏとを十分に備えることができる。このようなコアを一つのウェハ上に最大限に敷き詰めることにより，一つのレティクルに約２０×４０のコア２８を有するボーダレスロジックアレイの構造が形成され得る。ステッパが十分に高精度であれば，ボーダレス構造をウェハレベルまで拡張可能であることが創造できる。この場合，レティクル境界にまで及ぶためには，ルーティング構造用の低密度リソグラフィピッチのようなものが必要となる。ウェハレベルのボーダレス構造は，最高水準の柔軟性とウェハ利用効率とを提供する。記述を簡略化するため，本発明の他の好適な実施形態の詳細な記述は，ウェハレベルのボーダレスロジックアレイを想定している。図５は，コア５２が連続タイル状に配置されたウェハレベルのボーダレスロジックアレイを構成するウェハ５０を示す。
【００８７】
再配分レイヤは，さらにカスタムレイヤであっても良い。よって，特定のデザインにおいてエリアＩ／Ｏをエッジパッドに再配分するようにカスタムデザインされることにより，フリップチップではなく従来の接続工法を用いてパッケージングされるこのようなカスタムデザインが許容される。図３Ｃは，ワイヤ接続工法を用いることが可能な，エリアＩ／Ｏ３６をエッジパッド３４に接続するために再配分レイヤ３２の利用形態を示す。再配分レイヤはＩ／Ｏ領域を再配分しても良いので，領域配列のワイヤ接続工法を用いることが可能となる。
【００８８】
図６は，レティクル分担を利用して２つのデザイン間で共有されるウェハを示す図である。図６は，レティクルの共有に関する従来技術を示すものであり，一つのレティクルは，ロジックアレイ上に配され，レティクルの大部分を占めるデザインＡ’６２と，デザインＡ’より小さく，レティクルに２つ配され，デザインＡと共にレティクルを完全に利用するデザインＢ’６４と，を含むようにしても良い。デザインＡ’のエッジは，マーク６３，６６によりマーク付けされ，デザインＢ’のエッジは，マーク６５，６６，６７によりマーク付けされる。
【００８９】
エッジ６３，６５は，ウェハの適切なダイシングのために，リソグラフィとその後のプロセスによりマーク付けされることが望ましい。マーク付けは，バンプ加工ステップに先立って，最上レイヤまたは最上レイヤの近くになされることが最適である。マーク付けステップは，通常，マスタスライスが特定のアレイサイズに配置され，デバイス間のスペースと共に，ダイシングに際して境界パッドが視認できるように，ロジックアレイに要求するものではない。
【００９０】
デザインＡ’の観点からすれば，従来のソウダイシングは，ウェハ６０のダイシングに適することは明らかである。エッジ６７は，デザインＢ’の２つのダイスを切り離すといった後のステージのダイシングのために残される。
【００９１】
本発明は，個々のデザインのサイズを個別に変化させ，一つのウェハ上に異なるデザインを混在させる可能性を提供する。ダイシングを連続する直線沿いに限定することは，複数サイズのデザインにより一つのウェハを共有する可能性を大きく制限することになる。よって，本発明により製造されるウェハには，レーザダイシングが用いられることが推奨される。レーザダイシングは，ニューハンプシャー州ロンドンデリのＬＰ，Ｎａｎｏ  Ｖｉａ社製のＭｕｌｔｉｄｉｃｅ，Ｄｉｓｃｏ  Ｃｏｒｐｏｒａｔｉｏｎ（日本）社製ＤＦＬ７１６０などとして開発されており，提供される。スクライビング（ｓｃｒｉｂｉｎｇ）ではなくフルカットを許容するレーザダイシングでは，ウェハの背面を増厚することが必要とされうる。
【００９２】
本発明の他の実施形態によれば，非常に柔軟性の高いウェハ共有が提案される。このようなウェハ共有は，レティクル共有と比べてより高い自由度を提供する。図７は，ウェハレベルのリソグラフィ用のダイレクトライトを用いるとともに，ボーダレスアレイの特徴を活かした２つのアプリケーション間で共有されるウェハを示す。よって，このようなウェハ上に，複数の異なるデザインを混在することができる。図７は，試作品段階用に配されたデザイン７２と，デザイン７２より多くの数が配された他のデザイン７４とを示す。レティクル共有の場合と異なり，一つのウェハ上に配されたあるデザインの位置や数量は，他のデザインにほとんど影響を及ぼさない。本発明の重要な利点は，第１のデザインが配されたウェハ上の位置と，第２のデザインが配された位置とは関連性を有しない点であり，第１のデザインで配された位置には第２のデザインを配することができないというような制限を有している点である。さらに重要な点は，あるデザインの配される回数は，他のデザインの配される回数と関連性を有しないことである。
【００９３】
図８は，３つのアプリケーション間において共有されたウェハ８０を示す。デザイン８２は，一つのウェハ上に３つの用地を有する試作品段階のものである。デザイン８４，８６は，数十の位置に配される。デザイン８６の用地の数量は，デザイン８２の用地の数量と関連性を有しないことが明らかである。さらに，複数のダイシング線８８は，ウェハ８０の任意のエッジから他のエッジに延長されていない点に気付くべきである。ダイシング線８８は，ソウダイシングには不適であり，レーザダイシングのような柔軟度の高いダイシングアプローチの適用を要する。
【００９４】
多くのロジックアレイは，メモリブロック，プロセッサまたはＰＬＬのような特別な要素などの追加機能ブロックを備えたロジック構造を提供する。端的に，内蔵メモリは，ロジックアレイに次ぐ２番目に大きなマスタスライス領域を占めている。一般的に，内蔵メモリは，設定可能なメモリブロックの小さなアレイとして構成される。カスタムデザインは，所定量のメモリ，複数のＰＬＬなどを必要とする。ロジック数をほぼ等しくするデザインにおいてもメモリの必要量が異なるため，適切なマスタスライスの組み合わせを選択することは困難となりつつある。
【００９５】
本発明のさらに他の実施形態によれば，連続するロジックアレイ構造は，連続ロジックアレイと小さなメモリブロックの連続メモリアレイとからなる。よって，特定のデザインは，ロジックの望ましい量とメモリの望ましい量を有するように大きさが決められたこのような連続構造の部分に配される。
【００９６】
図９は，連続した，ロジックアレイ９２とメモリアレイ９４とを含むレティクル９０の構造の説明図である。図９Ａは，矩形９６にマークされた領域に配された，メモリを有さないカスタムデザインの説明図である。図９Ｂは，矩形９７にマークされた領域に配された，メモリをいくつか有したカスタムデザインの説明図である。図９Ｃは，矩形９８にマークされた領域に配された，少量のロジックと全てのテストメモリを有したカスタムデザインの説明図である。図１０Ａは，メモリ領域１０４が階段状に形成されたレティクル構造１００の説明図である。図１０Ｂは，上記階段状の配置が，カスタムデザインにより矩形マーキングを混在させたメモリ量に関して高レベルの柔軟性を提供することの説明図である。
【００９７】
連続領域の利点は，正確なメモリ量を伴う正確なロジック量を調整する能力を備える製品構造の多くの変化をカバーする汎用マスクの１セットを使用する能力である。追加利点は，混在するカスタム製品を柔軟に生成する一つのウェハを使用する能力である。可能な限り有効にシリコン領域を使用することは，通常，非常に望ましい。しかし，特有なデザインに要するロジックやメモリの量の調整によって，有効な配置を妥協することがある。１枚のウェハ上のデバイスの数は，少なくともウェハ上に露光されるレティクルの回数分あるはずである。高容積生産が必要な場合，最大限のシリコンを利用して容積生産を行うようにカスタムマスクが構成され得る。
【００９８】
図１１は，プロセッサブロック１１２，１１３，１１４，１１５やメモリアレイ１１８のような追加機能的ロジックエレメントを含むロジック構成の配列を加えたロジックアレイのレティクル１１０の説明図である。図１２は，レティクル１１０の投射によりマーキングされたウェハ１２０の説明図である。図１２は，メモリアレイ１２８部分を伴う４つの相違するレティクル投射（４つのプロセス）１２４によるエレメントを含むように，特有なデザイン１２９で切り出すウェハ領域の利用を説明している。ウェハ領域上の特有デザイン１２９の適切な配置によって，シリコン領域を最適化でき，任意の汎用構成による相違混在するエレメントの提供が可能となる。
【００９９】
本発明に基づくボーダレスロジックアレイの構成は，ウェハダイシングを考慮すべきである。ウェハから複数の独立したダイスをダイシングするために，ウェハに線引きされるべき示された線を記述するのが一般的な方法である。通常，レーザ筆記（ｓｃｒｉｂｅ）は，５０ミクロンの幅を切削できるが，７５〜１００ミクロンの間で広い筆記幅を計画するとしても良い。連続アレイは，モジュールの配列として構成されるとしても良い。好適なモジュールは，各サイド０．５〜２ｍｍの大きさを有する矩形である。モジュールは，ＰＬＬのような他の特別機能を含み得る，ロジックの配列もしくはメモリの配列もしくはその組み合わせと成りうる。筆記線（ｓｃｒｉｂｅ  ｌｉｎｅ）の望ましい位置は，そのモジュールのエッジである。筆記線の位置はトランジスタを含む可能性があり，上記筆記線がダイシングに使用されたら，上記トランジスタは動作されなくなる。あるいは，接続性構造だけを，筆記線としてデザインされた領域に配置することもできる。図１３は，筆記線１３６と，この筆記線の経路構成（図示せず）へのカスタマイズ可能な接続１３４のためのデザイン領域を伴うモジュール１３０の説明図である。上記カスタマイズ可能な接続１３４は，筆記線がダイシングするようにデザインされる可能性により，筆記線領域の経路構成から切断される。反復モジュール１３０は，モジュール１３０に含まれるＩ／Ｏのためのパッド１３２と，モジュール内の回路に電源供給するためのパッド１３８とから構成される。
【０１００】
本発明のさらなる他の利点は，複数デザインのための単一のプローブカードの使用が可能なことである。図１４は，エリアパッドに覆われたウェハレベルのボーダレスロジックアレイを構成するウェハの説明図である。ウェハのエリアパッドは，一定であり，特有なデザインサイズや配置から独立している。そのような規則性から，それを跨ぐことによってウェハのテストを許容する単一のプローブカードの構成が可能となる。適切なソフトウェアの制御下で，単一のプローブカードが，ウェハ１４０上のあらゆるデバイスをテストするために使用し得る。同様に，単一のプローブカードがウェハ上の複数のダイスを同時にテストするのに使用される，もしくは，適切なテストロジックを伴ってプローブカード上のプローブより多いエリアパッドを持つダイをテストするのに使用される，ことが意図される。
【０１０１】
本発明は，汎用レイヤとカスタムレイヤを結合する製品に制限されない。むしろ，ボーダレスＦＰＧＡ製品を作るための利用であるかもしれない。ボーダレスＦＰＧＡウェハは，一つの基本マスクセットによるゲートカウントおよびブロックメモリサイズの多くの機能を提供するダイによって可能となった。
【０１０２】
本発明の他の使用は，非常に大きなデバイスを作ることができることである。この非常に大きなデバイスは，それを商業的に実行させない，非常に低い利益を受ける。本発明の利点の下，後に続く手順を適用することによって改善し得る。
【０１０３】
（１）カスタムマスクの前に基板レイヤをテストする。これは各モジュールが個々にテストされることを含意する。これを行うため，クロック，スキャンイン，スキャンアウトおよびテストコントロールといったいくつかの機能に専念する必要が生じる。プローブ技術は，最小限の被害として２０×２０ミクロンと同様に小さいパッドを調べるために存在する。しかし，特別な配列設備は既存の標準プローブと統合を要するであろう。
（２）不完全な基板セルを避けるため特有なデザインを配置する。これは，製造している未処理注文が与える有効に利用可能なウェハ領域を利用する特別な配置プログラムを要する。おそらく，これは，カスタムビアパターンの利点への適合のダイレクトライトの指示を制御する。
（３）それに従って，ウェハをダイシングする。
【０１０４】
結果として生じるシステムは，既存の技術を超えて，重要な改善を提供する。製造にダイサイズの十分な広範囲レンジが必要であれば，おおまかな分析は，通常技術上のウェハあたりの収率を２重にすることが可能な，ダイの事前テストおよび直接配置である。他の技術が上で，既存のステッパ技術で上記より大きなダイが生産可能であるかもしれないことに注意すべきである。その場合上述した収率（ｙｉｅｌｄ）の増大は重要である。
【０１０５】
図３Ｃで示されたように専用のパッドは，エリアパッドを同時にテストしても良いし，同時でなくとも良いことが考慮される。また，テストするパッドは，必然的に，モジュールの種類に拘わらず同設定を有しており，プローブカードは，モジュールのあらゆる組み合わせを一度にかつ同時に調査するように設定されるとしても良いことも考慮される。
【０１０６】
他の実施形態において，テスト，電源，グランドおよびクロックロジックは，ウェハレベルで結ばれ，ウェハの単一プローブは，モジュールの全ての種類を十分にテストする。カスタマイズおよび筆記の後に，電源，グランド，テストおよびクロックロジックを特有なモジュールや特有なダイスから分離し，特有なパッドの必要性や事前カスタマイズテスト時間を減ずる。
【０１０７】
図１５は，ルーティング構造１５０をカスタマイズ可能なビアレイヤの説明図である。いくつかの製造過程において，ビアレイヤは収率を減ずるだろう。単一ビア１５２の代わりに延長ブリッジ１５４を介して２重で利用される構造１５０のバリエーションは，有効な解決策となり得る。ビアをカスタマイズ可能なルーティング構造は，主として小さなブリッジを利用した同方向の接続の形式をとるビアの利用を増加させる。従って，２重のビアを採用したブリッジは効果的な解決策である。２重のビアブリッジは，ルーティング可能な道の数が減じられるのでコストの利点も含意することに注目すべきである。
【０１０８】
大量生産のための代替解決策を採用できた。それは，カスタムビアレイヤを追加して，２つの金属レイヤが，セグメント１５３，１５５と同金属レイヤ１５６と接続するカスタムマスクを利用できることである。
【０１０９】
大量生産に対して追加の収率増大技術を採用できた。例えば，ソフトウェアルーチンカスタムデザインを点検し，２つのビアのうち可能な一つのビアを移動できる。高い反復構造形式のアレイにパターンのほとんどを持つことは，収率増大の採用を友好的にする。同じロジックアレイ構造を利用する特有なデザインの生産における収率損失の動向を押さえることは可能である。そして，収率増大のためあらゆる失敗機構を見直すことができる。収益増大は，汎用ロジックアレイのレイアウト変更，およびいくつかの汎用マスクの配置換えを含んでいる。
【０１１０】
本発明の他の実施形態を図１６，図１７，図１８を参照して説明する。これらの図は，ビア設定可能なＩ／Ｏを示している。ボーダレスロジックアレイのエリアＩ／Ｏは設定可能なＩ／Ｏである。ロジックの柔軟性を有するのに加えて，Ｉ／Ｏ設定の柔軟性を持つことは，多くのユーザにとって有効である。本発明の目的は，コアロジックとＩ／Ｏの両方の設定に同じカスタムマスクを利用することである。図１６は，単純なビア設定可能なＩ／Ｏ１６０を示し，円１６２はビアの（接続）可能性をマークしている。いくつかのビアはジャンパとして利用されるラインに接続されるよう配置され，Ｊ４  １６４等と交差する線，例えば１６６，１６７，１６８の下にマークされる。いくつかの可能性のあるビアを選択することによって，違う種類のＩ／Ｏが構成され得る。図１７は，図１６の設定可能なＩ／Ｏを入力セル１７０として構成している。選択された上記ビアは，円１７２のように黒で塗りつぶされてマークされている。図１８は，出力セル１８０としての代替構成を示している。
【０１１１】
図１９は，ビアカスタマイズ可能なＩ／Ｏ１９０のレイアウト説明図である。上記Ｉ／Ｏは，主エレメントパッド１９２，高ドライブＩ／Ｏ部１９４，およびＩ／Ｏロジック部１９６から構成され，プレドライバ回路を含む。
【０１１２】
図２０は，ビア設定可能なＩ／Ｏの小さい部分のレイアウト説明図であり，活性化ビア２０４と不活性化ビア２０６を伴うジャンパ２０２が示される。
【０１１３】
他の実施形態で，Ｉ／Ｏは，入力セル１６３，出力セル１６５またはプレドライバセル１６１を含むとしても良く，ビアプログラミングがセル間に追加セグメントを提供し，１またはそれ以上のこれらのセルを配線することによって，ほとんどのＩ／Ｏ種類を構成することができる。さらに，各反復コアのＩ／Ｏパッドの柔軟なプログラミングを許容するために，各反復コア内のエリアパッド以上のＩ／Ｏセル２６が各反復コア２８内に存在する（図２Ａ参照）ことが含意される。
【０１１４】
本発明の他の好適な実施形態は，機能強化されたビア設定可能なＩ／Ｏである。上記機能強化されたビア設定可能なＩ／Ｏは，単一終端出力／単一終端入力（例えば，ＬＶＴＴＬ／ＬＶＣＭＯＳ等）や単一終端出力／電圧リファレンス入力（例えば，ＨＳＴＬ等）や差動出力／差動入力（例えば，ＬＶＤＳ，ＬＶＰＥＣＬ等）等のいずれかの複数のＩ／Ｏ標準を実装することが可能な，かつ，単一のビアマスクを伴った実現された接続を使ったこのような機能を実装するように構成され得る，Ｉ／Ｏデバイスとして定義される。同じ単一のカスタムビアマスクを残りのチップに使い，電源およびリファレンス電圧を適切に選択すると，ユーザは，上記で参照したような，相違するＩ／Ｏ標準を実装できる。
【０１１５】
図３２は，ねじれパッドの結合のため配置されるそのようなＩ／Ｏの平面図の説明図である。この平面図は，自身のパッド３２１それぞれに２つのＩ／Ｏ回路３２３を示す。各Ｉ／Ｏは，個々のＩ／Ｏとしても機能し，また，両方が差動Ｉ／Ｏ標準の対としても機能する。
【０１１６】
機能強化されたビア設定可能なＩ／Ｏは差動標準も実装するので，２つのパッド（図２６ではエレメント２６０）に接続しなければならない。単一終端入力，単一終端出力，または電圧リファレンス入力標準が実装されると，両パッド２６０は個々の信号を運ぶ。差動入力または差動出力標準が実装されると，両パッド２６０は１つのロジック信号を運ぶ。図２６に示されるように，機能強化されたビア設定可能なＩ／Ｏは，差動出力アンプ２６１と，２つの差動入力アンプ２６２と，２つの出力バッファ２６３と，２つの入力バッファ２６４を含む。通常の機能強化されたビア設定可能なＩ／Ｏの実装では，２つのプレドライバ回路２６８をさらに含むとしても良いが，義務的なものではない。これらのコンポーネントは，図中，円２６５によってマークされた単一ビア接続を使って上述したように，標準（規格）を実装するために接続される。機能強化されたビア設定可能なＩ／Ｏは，２つのデータ信号をチップにもしくはチップから運ぶ。従って，チップもしくはＩ／Ｏ回路の前段からの信号をもつ２つの接続２６７と，チップもしくはＩ／Ｏ回路の前段への信号を駆動する２つの接続２６６とを持つことができる。また，必要に応じて，出力イネーブルのための２つの接続２６９も持つことができる。
【０１１７】
上記プレドライバ回路は，データに基づいて出力バッファに対する制御信号，および，コアもしくは前段回路からの出力の制御信号を生成する。このプレドライバ回路の一例が図３９に示される。出力イネーブル信号３９０がアクティブのとき，３９１におけるデータが出力バッファ３９３の入力３９２に複写され，パッド３９４が駆動される。さもなければ，パッド３９４はハイインピーダンス状態になる。出力バッファ３９３は，プレドライバの一部ではないが，容易な理解を助けるため図３９に示している。しかしながら，制御信号が無いと，プレドライバは外される可能性があり，コアからの出力データ信号を出力ドライバを制御するために直接接続することができ，このような状況を図２７〜３１で示す。
【０１１８】
図２７〜３１は，機能強化されたビア設定可能なＩ／Ｏのための設定例を示している。黒円（図２７のエレメント２７０）は設定可能なビアの実際の接続を表す。図２７は，２つの単一終端出力Ｉ／Ｏインターフェースを実装した機能強化されたビア設定可能なＩ／Ｏを示す。チップコアもしくはＩ／Ｏ回路の前段から来る信号は，設定ビア２７２を使った出力バッファ２６３トランジスタに接続される。入力バッファ２６４は他の設定ビア２７１を使って結ばれる。図２８は，２つの単一終端入力Ｉ／Ｏインターフェースを実装した機能強化されたビア設定可能なＩ／Ｏを示す。出力バッファ２６３は，ビア設定可能な接続２８１を使って活性化される。ビア設定可能な２８０を使って，パッド２６０は，入力バッファ２６４に直接接続される。図２９は，２つの電圧リファレンス入力インターフェースの実装を示している。出力バッファ２６３は，接続２９１を使って不活性化される。２つの入力差動アンプは，接続２９２を使って外部から供給されるレファレンス電圧に接続されたそれらの反転入力を有し，その非反転入力は接続２９３を使ってパッド２６０に接続される。入力差動アンプ２６２の出力は，接続２９０を使って入力バッファ２６４に接続される。図３０は，一つの差動入力インターフェースの実装を示し，出力バッファ２６３を不活性化する接続３０１と，入力バッファ２６４に結ばれる接続３０２と，その差動入力アンプ２６２の非反転入力をそれぞれ反転するため，パッド２６０に接続される接続３０４，３０５と，差動入力アンプ２６２を入力バッファ２６４に接続する接続３０３と，を利用している。図３１は，一つの差動出力インターフェースの実装を示し，出力バッファ２６３を不活性化する接続３１０と，チップコアやＩ／Ｏ回路の前段からの信号をその差動出力アンプ２６１の入力に接続するため，入力バッファ２６４および３１１に結ばれるパッド２６０に接続される接続３１２，３１３と，を利用している。
【０１１９】
本発明の他の実施形態によるロングトラックと呼ばれる追加ルーティングチャネルが紹介される。図２１のモードを参照する。図２１は，モジュール２１０と交差する非常に長いトラック２１２，２１４の説明図である。上記非常に長いトラックは，４つ以上の金属レイヤの分割を許容するためローカルルーチン構造１５０を上下に走る。多くのモジュールが１００万個以上のゲートのロジック配列を構成するため一緒に配置されると，ルーティングの４以上のレイヤは要求される。本発明は，非常に長いトラックに追加して短いトラックを提案する。上記長いトラックは米国特許６３３１７３３号公報で開示されている。この非常に長いトラックは，ほとんど無いもしくは零であり，モジュール内部に接続される。ルータソフトウェアは，遠く離れたロジックセル間の経路確保のため非常に長いトラックを配置できる。非常に長いトラックの各終了ポイントや接続ポイントにおいて，短いルーティングトラックは，４つの金属ルーティング構造にそれを接続するために利用される。分割されたルーティング構造の拡張を許容するアプローチは，製造プロセスがサポートするのと同じぐらい多くの金属レイヤが必要である。また，非常に長いトラックは，反復コア間の筆記や全てのセグメントの利用による信頼の維持のため，各反復コア間に，例えば，図１５に示したようなジャンパ１５４を含んでも良いことが含意される。加えて，このような長い線のいくつかは，対象ダイ内のモジュールから分離さえた電源やグランドに使われることを含意する。上記非常に長いトラックは，専用の金属レイヤに配され，金属レイヤ上で，配線に使われるロジックアレイや金属アレイの構成に利用される。反復モジュール間の筆記線の可能性は，いくつかのケースで，非常に長いトラックに対して好適な位置である場合がある。
【０１２０】
本発明の他の実施例では，「スクランブルボックス」はモジュール２８か２１０の間のルーティング接続のために提案される。そのような「スクランブルボックス」の目的は，互いに隣接して走る長い線の間の混線を減少させることである。カスタマイズレイヤの丁寧なデザインよりも，そのような「スクランブルボックス」が汎用構造の一部となることで，構造自体における混線が減少される。望ましくは，そのような「スクランブルボックス」はカスタマイズのさらなる簡素化や，長い線の再ドライブ信号のためのバッファを含んでも良い。図２２を参照する。図２２は，設定可能なバッファ構造の説明図である。２２０は設定可能なバッファ構造を説明している。それは，より低いレイヤの２つのＭｅｔａｌ−７であるジャンパ２２５と２２６と，４つのＭｅｔａｌ−６である接続線にあるバッファ２２９を含む。２つあるいは４つのビアを選択することで，以下の構造を設定できる。
(1)線２２２から線２２４へのバッファ；
(2)線２２４から線２２２へのバッファ；
(3)線２２２と線２２４をバッファなしで接続し，バッファを結ぶ；
(4)線２２２と線２２４をつながずに，バッファを結ぶ；
【０１２１】
図２３は，単純な「スクランブルボックス」の機能の説明図である。４本の線が「スクランブルボックス」２３０において，一方２３２から入り，他方２３４から出ており，
互いの線が新しい「隣接線」を持つ。
【０１２２】
図２４は，「スクランブルボックス」のレイアウトの説明図である。「スクランブルボックス」２４０の４つの線は，設定可能なバッファ構造２４２を含む。
【０１２３】
図２５は，２８本の線２５０の「スクランブルボックス」のレイアウト説明図である。それは構造２４０の７つのコピーを含み，構造２５２の２８バッファを含む。
【０１２４】
本発明のさらに別の代替手段は，標準的な生産を維持することである。このウェハをダイシングする代替手段では，図１のように通常の方法で行われ，ダイシングストリートは金属ラインを含まないので，筆記線はほとんどの半導体デバイスのものと似ている。この代替手段では，他の全てのレイヤが，上述したように連続した配列構造に構成される一方で，トップメタルは特定の大きさにカスタマイズされる。一例として，ｅＡＳＩＣ技術を利用する連続した配列は，汎用メタルで構成され，Ｍｅｔａｌ−３を含む。
【０１２５】
この連続した配列は，図１３のモジュール１３０のようにタイルモジュールのモジュール構造で構成される。そのような各モジュールは筆記線１３６による特定の範囲も含む。図３３は，モジュール１３０のようなもので構成されるモジュール３３４の連続したタイルを持つウェハ３３０の図である。図３３は，筆記線３３６，３３８の可能性も示している。
【０１２６】
そのような一般的な基本構造は，最上位の金属レイヤを構成することにより，様々なダイの大きさのロジックアレイを構成していた。Ｍｅｔａｌ−４からＭｅｔａｌ−８のような最上位の金属レイヤは，一つあるいはそれ以上のアプリケーションの特有なカスタムマスクによってカスタマイズされるために汎用パターンとして構成され得る。あるいはまた，すべての金属レイヤがカスタマイズされる可能性もある。
【０１２７】
図３４は，モジュール１３０の３×３のダイ３４４を構成するためにトップメタルが配置されたウェハ３４０の図である。筆記線３４６，３４８を描くウェハは，図３３の筆記線の可能性のサブセットである。
【０１２８】
図３５は，最上位の金属が異なったダイの大きさに構成するため配置されたウェハ３４０の図である。ダイ３４４はモジュール１３０の２×２である。筆記線３５６，３５８を描くウェハ３５０は，図３３の筆記線の可能性のサブセットである。
【０１２９】
本発明の代替手段は，上述した方法の試作品となるデザインの高い大量生産に利用され，このとき，同じウェハに様々なダイの大きさで配置される（図７および図８参照）。好ましくは，試作品用のいくつかのダイサイズと少ない量を目的に指定し，高い大量生産フェーズのために計画された目的のダイサイズに従って，特有なデザインの配置を強制し，大量生産用のレイアウトを配置するとしても良い。これは，大量生産用の部品が試作用の部品と相違して動作するというリスクを最小化する。
【０１３０】
この代替手段の追加オプションは，最上位の金属レイヤをダイのエッジのパッドを構成するために，かつ，ダイ内の適切なＩ／Ｏに上記パッドを接続するために利用される。ダイのエッジにパッドを構成することは，ワイヤボンディングがフリップチップに最適である状況に対して，ワイヤボンディングが可能となるようにパッケージングすることとなる。
【０１３１】
反復モジュールは，ｅＣｅｌｌ，およびビア設定可能なＩ／Ｏを含むＩ／Ｏの通常のロジック構成からなるとしても良い。ロジックのＩ／Ｏ部分の比率は，選択的にデザインされる。反復モジュールは，それに応じてデザインされる。図３６Ａ，Ｂや図３７Ａ，Ｂで説明されるように１または２のモジュールエッジに沿って，Ｉ／Ｏセルが整列している利点も有す。
【０１３２】
図３６Ａは，下および右サイドに沿った筆記線３６４に場所を指定された右サイドエッジ３６２に沿っているＩ／Ｏセルを伴うモジュール３６０を説明している。図３６Ｂは，２×３モジュール３６０の配置部分３６８を説明している。
【０１３３】
図３７Ａは，下および右サイドに沿った筆記線３７４に場所を指定された，右サイドエッジ３７２および下エッジ３７３に沿っているＩ／Ｏセルを伴うモジュール３７０を説明している。図３７Ｂは，２×３モジュール３７０の配置部分３７８を説明している。
【０１３４】
再分配レイヤの利用は，ロジックの望ましいＩ／Ｏ比率に従ってＩ／Ｏセルを配置し，他のアーキテクチャ技術の考察では，パッドの数およびその配置は，カスタムデザイン毎の特有な要求に従って成される。これは本発明にとって重要な特性である。
【０１３５】
反復モジュールのサイズ比率および面比率は，あらゆる特有の製造要求に応じて設定される。一般に，水平および垂直の長さは，１ｍｍ以下に保つことが望ましい。ロジックデバイスは，ダイサイズが３×３ｍｍ２以下の大きさ，全レティクルは２０×２０ｍｍ２以上の大きさで使用される。１つのモジュールが１×１ｍｍ２の大きさに変わった小さいデバイスは，ダイが長方形に形成される等の様々な理由から，結果的にダイの幅が１ｍｍを超えることもある。これは，ダイ領域が３３％になったことを意味する。従って，反復モジュールの大きさを保つことが望まれ，ダイ面積は比例して，比較的小さくなる。
【０１３６】
図３２で説明された設定可能なＩ／Ｏ回路は，０．１３μプロセスのＩ／Ｏペアに対して２４，０００μ２の領域であることを要する。反復モジュール３６０の全領域に対するＩ／Ｏ３６２が占有する領域の比率は，Ｉ／Ｏに占有されたダイ領域のパーセント（％）で調整される。多くの場合，ダイの実際の割り当てのほとんどは，デバイスを入出力するインターフェースというよりむしろ，回路機能に充てられ，上記比率は低く抑えられることが望ましい。ほとんどのケースで，その比率は２０％以下となるのが望ましい。
【０１３７】
それ故，０．５×０．５ｍｍ２の大きさ，即ち２５０，０００μ２の反復モジュール３６０に対して，Ｉ／Ｏ部３６２は，５０，０００μ２の以下であるべきである。これは２つの対のみをフィッティングすることを含意している。図３９は，Ｉ／Ｏ３８２の２つの対を伴った反復モジュール３８２を説明している。ここで，Ｉ／Ｏの一つの物理的形態を保つことを望むなら，図３８に示すように，２つのＩ／Ｏ対３８２を並べることがより簡単である。図３８は，反復モジュール構造の３×３モジュール部３７８も説明している。従って，反復モジュールは，特有のロジック数および大きさを有す特有のカスタムプロダクトに構成するために利用される。このような構造による基本レイヤは，それ自身のロジック数やサイズに従って，多くのアプリケーションで利用できる。特有のアプリケーションは，最上位レイヤをカスタムすることによって，汎用構造のカスタマイズのためのカスタム最上位レイヤを使用できる。最上位カスタムレイヤは，デバイスの適したパッケージングを許容するパッド構成をサポートする再分配レイヤを含むとしても良い。再分配は，図３Ｃに示すように，通常のボンディングを利用できる，囲む構成にパッドを配置するか，もしくはフリップチップパッケージングの配列構造に配置する。反復モジュールがｅＣｅｌｌを使用する場合，汎用レイヤは，Ｍ４に至る全てのレイヤとなり，Ｍ４からＭ８もしくはＭ９がカスタマイズされる。その他多くの代替案が利用される。例えば，Ｍ４からＭ７を通常の信号ルーティングに使用し，Ｍ８およびＭ９を電源区分やクロック区分といった再分配のパッドとして利用する。この場合，ビア６以外のビアレイヤを汎用にするのが望ましく，場合によっては，Ｍ６とＭ７を汎用に保つのが有効となる。ダイシング過程において金属ラインを通じた切削が行われるなら，Ｍ４からＭ７は汎用となり，ビア６のみがカスタマイズされる。
【０１３８】
ビア６のみによるカスタマイズが試作品および少量生産に使用され，高い大量生産に対する特有のカスタムＭ４からＭ８が通常のダイシング等を利用すると，図１５を参照して説明した本発明の好適な実施形態を利用することができる。
【０１３９】
特に上記で示し，説明した実施形態に本発明が制限されないことは当業者に理解される。さらに，本発明の範囲は，上述した様々な特徴の組み合わせやサブコンビネーション，同様に，当業者が従来技術ではない上述の記載に基づいて想到しうる改良やバリエーションを含んでいる。
【図面の簡単な説明】
【０１４０】
【図１】レティクルの投射によってマークされたウェハの説明図である。
【図２Ａ】反復コアの説明図である。
【図２Ｂ】垂直断面の説明図である。
【図３Ａ】エリアパッドの説明図である。
【図３Ｂ】ボール半田付けのエリアパッドの説明図である。
【図３Ｃ】。
【図４】エリアパッドの詳細な説明図である。
【図５】ウェハレベルのボーダレスロジックアレイの説明図である。
【図６】レティクルの分担を利用して２つのアプリケーション間で共有されるウェハの説明図である。
【図７】２つのアプリケーション間で共有されるウェハの説明図である。
【図８】３つのアプリケーション間で共有されるウェハの説明図である。
【図９Ａ】レティクルの構成の説明図である。
【図９Ｂ】レティクルの構成の説明図である。
【図９Ｃ】レティクルの構成の説明図である。
【図１０Ａ】レティクルの構成の説明図である。
【図１０Ｂ】レティクルの構成の説明図である。
【図１１】レティクルの構成の説明図である。
【図１２】レティクルの投射によってマークされたウェハの説明図である。
【図１３】モジュールの説明図である。
【図１４】エリアパッドを覆う，ウェハレベルのボーダレスロジックアレイを含むウェハの説明図である。
【図１５】ビアカスタマイズ可能なルーティング構造の説明図である。
【図１６】ビアカスタマイズ可能なＩ／Ｏの説明図である。
【図１７】入力としてカスタマイズされたビアカスタマイズ可能なＩ／Ｏの説明図である。
【図１８】出力としてカスタマイズされたビアカスタマイズ可能なＩ／Ｏの説明図である。
【図１９】ビアカスタマイズ可能なＩ／Ｏの設計説明図である。
【図２０】ビアカスタマイズ可能なＩ／Ｏの小領域の設計説明図である。
【図２１】コアを超える非常に長いトラックの説明図である。
【図２２】設定可能なバッファ構成の説明図である。
【図２３】簡単なスクランブルボックスの説明図である。
【図２４】スクランブルボックスの設計説明図である。
【図２５】スクランブルボックスの２４本の設計説明図である。
【図２６】カスタマイズ可能なＩ／Ｏの対の説明図である。
【図２７】２つの出力としてカスタマイズされたカスタマイズ可能なＩ／Ｏの対の説明図である。
【図２８】入力としてカスタマイズされたカスタマイズ可能なＩ／Ｏの対の説明図である。
【図２９】差動入力としてカスタマイズされたカスタマイズ可能なＩ／Ｏの対の説明図である。
【図３０】差動出力としてカスタマイズされたカスタマイズ可能なＩ／Ｏの対の説明図である。
【図３１】差動出力としてカスタマイズされたカスタマイズ可能なＩ／Ｏの対の説明図である。
【図３２】カスタマイズ可能なＩ／Ｏ平面図対の説明図である。
【図３３】モジュールのタイリングによる連続アレイ構造を含むウェハの説明図である。
【図３４】ダイサイズを３×３のモジュールで定義されたトップ金属を有するウェハの説明図である。
【図３５】ダイサイズを２×２のモジュールで定義されたトップ金属を有するウェハの説明図である。
【図３６Ａ】反復モジュールの説明図である。
【図３６Ｂ】反復モジュールの説明図である。
【図３７Ａ】反復モジュールの説明図である。
【図３７Ｂ】反復モジュールの説明図である。
【図３８】反復モジュールの説明図である。
【図３９】プレドライバ回路の説明図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６Ａ】
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【図３６Ｂ】
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【図３７Ａ】
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【図３７Ｂ】
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【図３８】
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【図３９】
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【国際調査報告】
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