(57)【要約】【課題】フローティング効果を著しく低減できる絶縁体上シリコン（ＳＯＩ）型構造の電界効果トランジスタ及びその製造方法並びに集積回路を提供する。【解決手段】本発明の電界効果トランジスタは、Ｔ型活性構造とバックバイアス用の基板コンタクト部とを備えている。Ｔ型活性領域は、２つの酸化物層を貫通してＴ型にエッチングすることにより形成される。基板コンタクト部は、ＳＯＩ型構造を貫通する金属線がコンタクトプラグに達して形成される。このコンタクトプラグはＮ+ またはＰ+ によりドープされてＳｉ基板に組み込まれている。Ｔ型活性構造は、短チャンネル効果と、通常バルクトランジスタの有効性を妨げる接合容量とを低減する。バックバイアスは、生成された正孔の排出手段として用いられることにより、ＳＯＩ構造の電界効果トランジスタに係るフローティング効果を著しく低減できる。
2006527914.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体の中に溝部を形成する工程と、
上記絶縁体の中に形成された上記溝部にシリコンを堆積する工程とを含む、集積回路のウェハー上の絶縁体上シリコンにおける活性構造の製造方法。
【請求項２】
さらに、上記絶縁体の中に第２溝部を形成する工程を含む請求項１に記載の方法。
【請求項３】
さらに、上記第２溝部とつながっている基板コンタクト部を形成する工程を含む請求項２に記載の方法。
【請求項４】
上記基板コンタクト部および第２溝部が金属を含んでいる、請求項３に記載の方法。
【請求項５】
さらに、
上記絶縁体の中に、上記堆積されたシリコンと接続されているトレンチキャパシタを堆積により形成する工程と、
上記シリコンに、少なくとも１つの酸化物領域部を堆積により形成する工程とを含む請求項１〜４のいずれか１項に記載の方法。
【請求項６】
さらに、
上記第２溝部にシリコンを堆積する工程を含む請求項３に記載の方法。
【請求項７】
上記基板コンタクト部が金属を含む請求項６に記載の方法。
【請求項８】
上記堆積されたシリコンは、Ｔ型の形状を含む請求項１〜７のいずれか１項に記載の方法。
【請求項９】
ウェハー上の絶縁体上シリコンにおける、上記絶縁体の中に溝部を含んだ活性構造と、
上記絶縁体に接続され、溝部と接続されている基板コンタクト部とを含む集積回路。
【請求項１０】
さらに、上記ウェハー中にコンタクトプラグが含まれている請求項９に記載の回路。
【請求項１１】
上記基板コンタクト部が導体を含む請求項１０に記載の回路。
【請求項１２】
上記導体が金属層を含む請求項１１に記載の回路。
【請求項１３】
さらに、上記溝部の中にシリコンを含む請求項１０に記載の回路。
【請求項１４】
上記基板コンタクト部が導体を含む請求項１３に記載の回路。
【請求項１５】
上記導体が金属層を含む請求項１４に記載の回路。
【請求項１６】
上記溝部の断面がＴ型の形状である請求項９〜１５のいずれか１項に記載の回路。
【請求項１７】
さらに、上記溝部に接続されているトレンチキャパシタを含む請求項９〜１６のいずれか１項に記載の回路。
【請求項１８】
上記コンタクトプラグが、Ｎ+ にドープされているか、または、Ｐ+ にドープされている、請求項１０に記載の回路。
【請求項１９】
絶縁体上シリコンでのＴ型構造と、
絶縁体上シリコンでのＴ型構造に形成され、過剰に生成された正孔をトランジスタから排出できるバックバイアスを生成するための手段とを含む、集積回路のウェハー上に位置する絶縁体上シリコンでの活性構造。
【請求項２０】
絶縁体上シリコンでの活性構造を備えた、集積回路のトランジスタであって、
ゲートと、
ソースと、
チャンネルを介してソースとつながっているドレインとを含み、
上記絶縁体に、上記チャンネルに隣接する溝部を、過剰な電荷が上記チャンネルから上記溝部を通して導出されるように備えているトランジスタ。
【請求項２１】
さらに、上記絶縁体の中の溝部に電気的に接続されている、上記チャンネルの過剰な電荷を端部から導出するための基板コンタクト部を含む請求項２０に記載のトランジスタ。
【請求項２２】
さらに、上記絶縁体の中に、過剰な電荷の逃げ路となる第２溝部を含む請求項２０または２１に記載のトランジスタ。
【請求項２３】
さらに、上記基板コンタクト部と第２溝部とを形成する金属線を含む請求項２２に記載のトランジスタ。
【請求項２４】
さらに、上記ソースおよび上記ドレインのうちの少なくとも１つに接続されているトレンチキャパシタと、
上記ソースおよび上記ドレインのうちの少なくとも１つに分散される酸化物とを含む請求項２０〜２３のいずれか１項に記載のトランジスタ。
【請求項２５】
さらに、上記第２溝部内に位置するシリコンを含む請求項２２に記載のトランジスタ。
【請求項２６】
さらに、上記基板コンタクト部内に位置する金属線を含む請求項２５に記載のトランジスタ。
【請求項２７】
上記絶縁体上シリコンでの活性構造は、Ｔ型の形状を含む請求項２０〜２６のいずれか１項に記載のトランジスタ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、一般的に、電界効果トランジスタおよびその製造方法並びに集積回路に関するものであり、特に、絶縁体上シリコン（「ＳＯＩ」）型での電界効果トランジスタおよびその製造方法並びに上記電界効果トランジスタを有する集積回路に関するものである。
【０００２】
（背景技術）
近年、ＳＯＩの構造は、電界効果トランジスタ（「ＦＥＴ」）の分野において技術においてよく用いられるようになってきた。
【０００３】
従来では、ＦＥＴの接合容量が大きいことが、ＦＥＴの性能の妨げになっていた。例えば、Ｎ型にドープされた領域がＰ型シリコン基板に埋設されているＮＭＯＳトランジスタでは、基板に空乏領域が形成される。これらの空乏領域は、Ｐ型領域とＮ型領域との間の領域（ＰＮ接合と呼ばれている）のそれぞれに位置しており、多数キャリアが空乏化されることによって特徴付けられる。したがって、ＮＭＯＳが適切に動作できるようになる前に、上記空乏領域は、多数キャリアにより充電される必要がある。
【０００４】
多数キャリアによる空乏領域への再充電は、長い時間がかかってしまう。その再充電の時間は、ＮＭＯＳを所望の電圧に切り換える時間よりも長いという問題を生じている。
【０００５】
この問題は、ＳＯＩにより解決される。なぜなら、ＳＯＩは、Ｐ型領域とＮ型領域との間に絶縁体層を備えているので、空乏領域を小さくでき、また、接合容量を低減できるからである。通常のバルクトランジスタと比べて、ＳＯＩには、接合漏れ電流、接合容量、および、電力消費量が少ないという利点がある。
【０００６】
それにもかかわらず、ＳＯＩにもまた不都合な点がある。ＳＯＩ構造の不都合な点の１つは、電流の流れを低下させるフローティングボディ効果である。
【０００７】
このフローティングボディ効果は、ＮＭＯＳ動作時では、ソース端子の電子がドレイン端子の高電界に引き付けられて衝撃イオン化を生じる時に起こる。衝撃イオン化は、電子のような高速のキャリアが、ドレイン内での原子のような半導体格子の中の原子と衝突する時に生じる。この衝撃イオン化は、ドレイン領域に、電子‐正孔対を生み出す。低電位のＳｉの活性下端領域は、生成されたこれらの正孔をその下端領域の方へと引き付ける。
【０００８】
バルクトランジスタの場合、Ｓｉ下端領域に集まる正孔は、低電位基板コンタクト部を介して抜け出る。
【０００９】
しかし、ＳＯＩ構造の場合、絶縁体がＳｉ活性領域と基板とを分離しているので、基板コンタクト部が用いられず、生成された正孔が活性Ｓｉ下端領域に集まり、そこの電位が上がる。
【００１０】
それゆえ、ソースとＳｉ活性下端領域との間に順バイアスが生成される。順バイアスにより、ソースからＳｉ活性下端領域まで電子が注入される。これにより、次々に、寄生的ＮＰＮバイポーラトランジスタ接合が生じて、ＮＭＯＳの閾値電圧およびドレイン降伏電圧を低下させる。
【００１１】
したがって、上記不都合に対処するために、生成された正孔の出口として用いられる、ＳＯＩ構造の基板コンタクト部を形成する必要がある。
【００１２】
（発明の概要）
本発明の構造を用いて、Ｓｉ下端領域に集まる、生成された正孔を流出させられる基板コンタクト部とＳＯＩ基板とを組み合わせることにより、上記された不都合を解決する。
【００１３】
本発明の一実施形態では、絶縁体の中に溝部（中断部、interruption）を形成し、上記溝部の中にシリコンを堆積する、集積回路におけるウェハー上のＳＯＩ活性構造を製造するための方法を提示する。
【００１４】
本発明の他の実施形態では、絶縁体の中に形成された溝部と、上記絶縁体に連結されており、上記溝部と接続されている基板コンタクト部とを備えた、集積回路におけるウェハー上のＳＯＩ活性構造を提示する。
【００１５】
本発明のさらに他の実施形態では、集積回路におけるウェハー上のＳＯＩ活性構造は、ＳＯＩ活性構造がＴ型の形状を含んでいる。さらに、過剰に生成された正孔がトランジスタを抜け出せるようになっている、バックバイアスをＳＯＩのＴ型構造に形成するための手段も提示する。
【００１６】
本発明の他の実施形態では、ゲート、ソース、および、ドレインを有するＳＯＩ構造を備えた集積回路のトランジスタを提示する。上記ドレインは、チャンネルを介して上記ソースと接続されている。上記絶縁体は、上記チャンネルに隣接する溝部を、この溝部を介して、上記チャンネルの過剰な電荷を上記チャンネルから導出させることができるように備えている。
【００１７】
（詳細な説明）
図１は、本発明の方法の一実施形態における第１工程のＩＣの中間構造（製造中途段階での構造）を示している。この工程およびそれに続く複数の各工程は、本発明のＳＯＩ型での活性構造を形成するための方法の一実施形態を示している。
【００１８】
まず、Ｓｉ基板１０５の上に、第１酸化物層１００を堆積により形成する。この例では、第１酸化物層１００の厚さは、１０００Å（オングストローム）である（がそれに限定されない）。
【００１９】
第１酸化物層を堆積した後、その上に、厚さが例えば１００Åである（がそれに限定されない）窒化物層（「ＳｉＮ」）１１０を堆積により形成する。ＳｉＮ層１１０は、停止下地膜として機能するように、酸化物エッチングプロセスの進行をＳｉＮ層１１０において停止させ、上記プロセスがＳｉＮ層１１０の下の材料に影響を及ぼすことを防止するものである。本実施形態では、ＳｉＮ層１１０を用いて垂直Ｔ型の形状のＳＯＩの活性構造を形成できる。図１の第１工程では、窒化物層の上に第２酸化物層１１５を堆積により形成する。本実施形態では、第２酸化物層の厚さは１０００Åである。
【００２０】
図２は、図１の中間構造をエッチングした断面図を示している。酸化物層１１５の上にフォトレジスト２００を堆積する。その後、従来技術で知られているようなアクティブフォトリソグラフィーを用いて、フォトレジスト２００にホールをエッチングにより形成する。従来技術で知られているフォトリソグラフィーを用いて、例えば、後にＳｉエピタキシャル成長に用いられるフォトレジストに、開口部を形成する。
【００２１】
次に、エッチングにより、フォトレジストの下に位置していない、つまり上記ホール内の全ての酸化物を除去する。前述したように、酸化物エッチングはＳｉＮ層１１０を貫通できない。したがって、上記ホール内にて露出した酸化物層１１５のみがエッチングされる。窒化物層１１０の下に位置する酸化物層１００は、影響を受けずに残る。
【００２２】
図３は、図２の中間構造をさらにエッチングした断面図を示している。フォトレジスト層２００はエッチングによって完全に除去される。これにより、パターン形成された酸化物層１１５が残っている。フォトレジストの除去は、いわゆるアッシングプロセスによって行われる。
【００２３】
図４に示す工程では、図３の中間構造の上にフォトレジスト４００の層を堆積する。続いて、フォトリソグラフィー工程によって、フォトレジスト４００に開口部を形成して、ＳｉＮ層１１０を部分的に露出する。
【００２４】
図５は、図４の中間構造をエッチングした断面図を示している。図４に示す手順によって露出した窒化物層１１０をエッチングし、酸化物層１００の一部を露出する。次に、露出した、酸化物層１００の一部をエッチングするための、酸化物エッチング工程を行う。
【００２５】
フォトレジスト４００により、酸化物エッチングをフォトレジスト４００の下に位置する材料に達しないように行うので、もう１つの層である酸化物層１１５は、上記酸化物エッチングによる影響を受けない。次に、フォトレジスト４００に対しアッシングプロセスを実行して、残っているフォトレジストを除去する。
【００２６】
アッシングプロセスに続いて、窒化物エッチングを行い、フォトレジスト４００を除去したことによる、窒化物層１１０の露出した部分のみを全て除去する。窒化物エッチングの後、本発明の観点に係る、Ｓｉ基板１０５の表面方向に対し垂直方向の断面形状がＴ字形状（つまり、Ｔ型）の各活性領域５００および５０２が清浄化された状態にてウェハー内に残る。
【００２７】
続いて、図６に示すように、公知の方法にしたがって、熱酸化（非堆積）工程を実行する。Ｔ型の、ホールまたは溝部５００・５０２は、後にＳｉエピタキシーによってＳｉが充填される。上記Ｓｉエピタキシャル成長を行うためには、上記Ｓｉエピタキシャル成長を行う表面から不要なものを取り除き、上記表面がダメージを受けていないことが好ましい。酸化物層１００をエッチングにより除去している間に、Ｔ型の各溝部５００・５０２の下端に位置する表面では、酸化物エッチングによってダメージを生じる。酸化物層１００の下端位置での、Ｓｉ表面の状態を適切に改善するために、上記表面を熱酸化し、これにより得られる薄い熱酸化物６００を除去することが望ましい。薄い熱酸化物６００の厚みは、この例では、約１００Åである（が、それに限定されない）。
【００２８】
図７は、Ｔ型トランジスタ構造７００・７０２を形成するために、図６のＴ型溝部５００・５０２の上に成長させたＳｉエピタキシー領域を示している。
【００２９】
Ｓｉエピタキシーによって形成されたＳｉ構造体は、その厚さが不均一に成長することがある。したがって、図８では、化学的機械研磨（ＣＭＰ）または他の適切な方法を用いて、図７に示された中間構造から、Ｔ型トランジスタ構造７００・７０２の不均一な全ての部分を平坦化により均一化してもよい。
【００３０】
ＣＭＰプロセスにより、平坦で均一なＳｉ表面が得られる。構造７００・７０２を平坦かつ均一にした後、Ｓｉエピタキシー領域に熱酸化工程を行う。熱酸化により、厚さが例えば約１００Å（これに限定されない）の酸化物層８００・８０２が形成される。この酸化工程によって、ＣＭＰプロセス中に生じることが多いＳｉ表面へのダメージが改善される。
【００３１】
図９に示すように、図８に示したＣＭＰプロセスおよび酸化物形成プロセスの後、図示しないが、基板１０５に対するイオンの注入によってウェル９００を形成する。ＣＭＯＳプロセスの場合、ウェル９００は、例えば、ＮＦＥＴ絶縁部およびＰＦＥＴ絶縁部を備えるために用いられる。ＰＦＥＴではＮ型ウェルが用いられるのに対して、ＮＦＥＴではＰ型ウェルが用いられる。
【００３２】
トランジスタを形成するために、Ｔ型構造の上にゲートを配置する。したがって、図１０に示したような実施形態では、Ｔ型構造７００・７０２の上に、公知の方法にしたがってゲート９０２・９０４を形成する。
【００３３】
図１１では、ソース９１０およびドレイン９１２（またはその逆）を、公知の方法によって（例えば、上記ソースおよびドレインを、ゲート９０２・９０４の側面に隣接しているどちらか一方の面へのイオン注入により）形成する。ソースおよびドレイン（例えば、９１０、９１２）をイオン注入により形成することによって、本発明のＴ型トランジスタ構造７００・７０２が形成される。
【００３４】
図１２は、図示した実施形態における、誘電体層であるゲートスペーサー層９１５の形成を示している。多くのトランジスタでは、軽くドープされたドレイン（「ＬＤＤ」）が用いられる。なぜなら、ＬＤＤは、トランジスタの短チャンネル効果を低減するからである。しかしながら、個々のトランジスタのＬＤＤを互いに電気的に絶縁することが好ましい。各ゲートスペーサー９１５は、個々のＬＤＤを互いに電気的に絶縁する。次に、誘電体層であるゲートスペーサー９１５を備えた各トランジスタの上に、第３酸化物層９２０を堆積により形成する。
【００３５】
本発明の観点によれば、Ｔ型構造５００・５０２の下端位置に集まる過剰な正孔を除去するために、バックバイアスを形成する。したがって、図１２に示したように、基板コンタクト部９２５を、図１に示したＳｉ基板１０５へと延びるように形成する。
【００３６】
基板コンタクト部９２５を形成するために、初めに、酸化物層９２０の上にフォトレジスト層を堆積により形成する。次に、従来技術から知られているように、フォトリソグラフィーによって、上記フォトレジストにホールを開口する。フォトレジストの下に配置されていない、つまり酸化物層９２０の酸化物および酸化物層１１５の露出している全ての部分をドライエッチングによって除去する。
【００３７】
次に、上記ホール内の窒化物停止層１１０をエッチングにより除去し、続いて、上記ホール内の酸化物層１００を酸化物エッチングによって除去して、図１に示したＳｉ基板１０５に達している基板コンタクト部９２５を生成する。
【００３８】
図１３に示すように、コンタクトプラグ９３０がイオン注入により形成されている。コンタクトプラグ９３０には、Ｎ型ウェルの場合はＮ+ 不純物イオンを注入し、Ｐ型ウェルの場合はＰ+ 不純物イオンを注入する。ドレイン（９１０または９１２）において熱によって生成した正孔は、コンタクトプラグ９３０を介して抜け出る。このようにして、フローティングボディ効果に対処し、好ましくはそれを軽減する。
【００３９】
図１４は、本発明の一実施形態における基板コンタクト部９２５を完成させるためのプロセスを示している。このプロセスでは、基板コンタクト部９２５を完成させるために、導体（例えば、金属線９３５）を堆積により形成する。また、酸化物層９２０の上にも、金属線９３５を堆積により形成してもよい。基板コンタクト部９２５内に充填される金属線９３５およびコンタクトプラグ９３０は、本実施形態では、Ｎ+ 領域またはＰ+ 領域の内側にあり、コンタクト漏れ電流を低下させる。
【００４０】
本発明のこの観点における他の実施形態について、図１５に、簡素な基板コンタクト部の構成を示す。図１４では、基板コンタクト部においてコンタクトプラグ９３０が深い位置に形成されているので、コンタクトプラグをイオン注入により形成する必要があった。
【００４１】
しかし、図１５に示した実施形態のコンタクトプラグは、浅い位置にある。したがって、コンタクトプラグをイオン注入により形成する必要がない。なぜなら、Ｎ+ またはＰ+ ソース／ドレイン注入を行う間に、同時に、Ｎ+ またはＰ+ のコンタクトプラグへの注入を行うからである。
【００４２】
その代わりに、基板コンタクト部９２５’において、Ｓｉが例えばエピタキシーによって成長する。さらに、初めにＴ型構造を形成するという、図２の工程と類似した前の形成工程において、図１５に示したように、付加的なホールを形成する。
【００４３】
そして、図３〜図９に示したプロセスと類似したプロセスを実行し、図１５に示したように、例えばエピタキシープロセスによって、基板コンタクト部９２５’の下端部分をＳｉによって形成し、図１０〜図１４に示したプロセスと類似したプロセスにおいて、基板コンタクト部９２５’の上部部分を、ここでも導体（例えば、金属線９３５）によって形成する。
【００４４】
コンタクトプラグのイオン注入による形成については、ゲートプロセス後にＮ+ またはＰ+ ソース／ドレイン注入を形成するとき、図１５におけるＳｉ表面の付加的なホールに、Ｎ+ またはＰ+ を注入する。この付加的なＳｉエピタキシャルホールプロセスは、コンタクトプラグ注入形成工程を短縮化し、コンタクトホールが浅いので簡素なコンタクト形成プロセスとなる。
【００４５】
図１６は、本発明のさらに他の実施形態を示している。本実施形態では、簡素な基板コンタクト部９２５’およびトレンチキャパシタのためのストレージポリ（trench capacitor storage poly ）９４０の両方を使用する。
【００４６】
ストレージポリ９４０は、トレンチストレージポリ絶縁体９４１およびトレンチキャパシタ酸化物９４３を備えている。ストレージポリ９４０の上端は、トランジスタのソース領域／ドレイン領域９１０／９１２に接している。
【００４７】
セルトランジスタ９４５・９４７のＮ型ソース／ドレイン９１０・９１２と、Ｎ+ ストレージポリ９４０との接触（contact attachment）を向上させるために、トレンチキャパシタストレージポリ９４０の上端は、高濃度のＮ型不純物を含んでいる。
【００４８】
この高濃度のＮ型不純物が、セルトランジスタの短チャンネル効果を低減させる。なぜなら、上記ソース／ドレインと接触しているＮ型に高ドープされたトレンチストレージポリ領域９６５からチャンネルの中心領域９５０まで、Ｎ型不純物が側方拡散することにより、Ｎ型不純物ソース／ドレインの空乏領域が拡大するからである。
【００４９】
本発明の本実施形態では、酸化物領域９５２・９５４が、ソース／ドレインと接触しているＮ型に高ドープされたトレンチキャパシタ領域９６５からのＮ型不純物拡散を遮断するので、Ｎ型不純物の拡散が低減され、したがって、短チャンネル効果がはるかに改善される。
【００５０】
本発明を、特定の実施形態に関して特に示し、記載してきたが、当業者は、特許請求の範囲に記載した本発明の精神および範囲から離れずに、形態および詳細を様々に変更してもよいということを理解するだろう。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態において、中間構造を形成するためにウェハーに堆積された、窒化物層および酸化物層を示す断面図である。
【図２】本発明の一実施形態において、図１の中間構造の上に堆積され、さらに進んだ中間構造を形成するためにエッチングされた、フォトレジストを示す断面図である。
【図３】本発明の一実施形態において、さらに進んだ中間構造を形成するためにさらにエッチングされた、図２の中間構造を示す断面図である。
【図４】本発明の一実施形態において、図３の中間構造の上に堆積されたフォトレジストが更にエッチングされた、さらに進んだ中間構造を示す断面図である。
【図５】本発明の一実施形態において、他の中間構造を形成するために、さらにエッチングされた図４の中間構造を示す断面図である。
【図６】本発明の一実施形態において、図５の中間構造を酸化したさらに進んだ中間構造を示す断面図である。
【図７】本発明の一実施形態において、図６の中間構造上にＳｉを成長させたさらに進んだ中間構造を示す断面図である。
【図８】本発明の一実施形態において、図７の中間構造を平坦化し、酸化した、さらに進んだ中間構造を示す断面図である。
【図９】本発明の１実施形態において、図８の中間構造にウェルを注入したさらに進んだ中間構造を示す断面図である。
【図１０】本発明の一実施形態において、図９の中間構造上にゲートを形成したさらに進んだ中間構造を示す断面図である。
【図１１】本発明の一実施形態において、図１０の中間構造にソースまたはドレインを注入したさらに進んだ中間構造を示す断面図である。
【図１２】本発明の一実施形態において、図１１の中間構造に、ゲートスペーサーおよび誘電体を形成し、ゲート構造上に酸化物を堆積し、基板コンタクト部を形成した、さらに進んだ中間構造を示す断面図である。
【図１３】本発明の一実施形態において、図１２の中間構造にコンタクトプラグを注入したさらに進んだ中間構造とを示す断面図である。
【図１４】本発明の一実施形態において、バックバイアスを形成するために、図１３の中間構造に金属を堆積した断面図である。
【図１５】本発明の他の実施形態を示す断面図である。
【図１６】本発明のさらに他の実施形態を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成17年4月20日(2005.4.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁体上シリコンでの活性構造を製造する方法であって、
半導体基板（１０５）を備える工程と、
上記半導体基板（１０５）上に第１絶縁層（１００）を堆積する工程と、
上記絶縁層（１００）上にエッチング停止層（１１０）を堆積する工程と、
上記エッチング停止層（１１０）上に第２絶縁層（１１５）を堆積する工程と、
上記第２絶縁層（１１５）に第１溝部を形成することにより、エッチング停止層（１１０）の上部表面を露出する工程と、
上記第１溝部内に上記第１溝部よりも幅の狭い第２溝部を、上記エッチング停止層（１１０）および上記第１絶縁層（１００）を貫通して形成することにより、上記半導体基板（１０５）の上部表面を露出して、ホール（５００／５０２）を形成する工程と、
上記ホール（５００／５０２）を、シリコンを堆積することにより充填し、それにより、第１溝部と第２溝部とに広がるシリコン領域（７００／７０２）を、第１絶縁層（１００）の第１棚部および第２棚部を通電状態にて覆っており、上記半導体基板（１０５）と電気的に接続されているように形成する工程と、
上記第２絶縁層（１１５）の上部表面の高さにシリコン領域（７００／７０２）の上部表面の高さを合わせる工程と、
上記シリコン領域（７００／７０２）の上部表面に酸化物層（８００／８０２）を形成する工程と、
上記シリコン領域（７００／７０２）を覆うゲート（９０２／９０４）を形成する工程と、
上記シリコン領域（７００／７０２）の中の第１絶縁層（１００）の第１棚部の上にソース（９１０／９１２）を形成し、上記シリコン領域（７００／７０２）の中の第１絶縁層（１００）の第２棚部の上にドレイン（９１０／９１２）を形成する工程と、
上記ゲート（９０２／９０４）の側壁にゲートスペーサー層（９１５）を形成する工程と、
上記半導体基板（１０５）にウェル（９００）を注入により形成する工程とを含む方法。
【請求項２】
上記第１絶縁層（１００）が酸化物層である、請求項１に記載の方法。
【請求項３】
上記エッチング停止層（１１０）がシリコン窒化物層である、請求項１または２に記載の方法。
【請求項４】
上記第２絶縁層（１１５）が酸化物層である、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
上記ホール（５００／５０２）を充填する工程が、エピタキシャルに堆積されるシリコンを用いて行われる、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
さらに、基板コンタクト部（９２５）を形成する工程を含み、
上記基板コンタクト部（９２５）は、上記第１絶縁層（１００）と、上記エッチング停止層（１１０）と、上記第２絶縁層（１１５）とに広がっており、上記ウェル領域（９００）に接触している請求項１〜５のいずれか１項に記載の方法。
【請求項７】
上記基板コンタクト部（９２５）が金属を含んでいる、請求項６に記載の方法。
【請求項８】
さらに、上記シリコン領域（７００／７０２）に電気的に接続されたトレンチキャパシタを、上記半導体基板（１０５）の中に形成する工程を含む、請求項１〜７のいずれか１項に記載の方法。
【請求項９】
半導体基板（１０５）と、
上記半導体基板（１０５）の中に形成されたウェル領域（９００）と、
上記半導体基板（１０５）を覆う第１酸化物層（１００）と、
上記ウェル領域（９００）上の第１酸化物層（１００）の間に配置された第１溝部と、
上記第１酸化物層（１００）を覆う窒化物層（１１０）と、
上記窒化物層（１１０）を覆う第２酸化物層（１１５）と、
上記ウェル領域（９００）の上にあり、第１溝部とつながっている、第２酸化物層（１１５）の間に配置された、第１溝部よりも幅の広い第２溝部と、
上記第１溝部および第２溝部に広がるシリコン領域（７００／７０２）であって、ウェル領域（９００）に電気的に接続されており、第１酸化物層（１００）の第１棚部および第２棚部を覆い、シリコン領域（７００／７０２）の上部表面が第２酸化物層（１１５）の上部表面とほぼ同じ平面にある、シリコン領域（７００／７０２）と、
上記第１棚部上のシリコン領域（７００／７０２）に配置されたソース（９１０／９１２）と、
上記第２棚部上のシリコン領域（７００／７０２）に配置されたドレイン（９１０／９１２）と、
上記ソース（９１０／９１２）とドレイン（９１０／９１２）との間のシリコン領域（７００／７０２）に配置され、少なくとも一部が第１溝部を覆っている、チャンネルと、
上記チャンネルを覆うゲート（９０２／９０４）とを含む集積回路。
【請求項１０】
さらに、上記第１酸化物層（１００）と、上記窒化物層（１１０）と、上記第２酸化物層（１１５）とを貫通して延び、ウェル領域（９００）に接触している基板コンタクト部（９２５）を含む、請求項９に記載の回路。
【請求項１１】
上記基板コンタクト部（９２５）が導体を含む、請求項１０に記載の回路。
【請求項１２】
上記導体が金属層を含む、請求項１１に記載の回路。
【請求項１３】
上記第２酸化物層（１１５）の全ての部分が、第１酸化物層（１００）の部分を覆っている、請求項９に記載の回路。
【請求項１４】
上記シリコン領域（７００／７０２）がエピタキシー成長したシリコン領域を含む、請求項９に記載の回路。
【請求項１５】
さらに、上記シリコン領域（７００／７０２）に電気的に接続されているトレンチキャパシタを含む、請求項９に記載の回路。
【請求項１６】
上記基板コンタクト部（９２５）が、Ｎ+ にドープされているか、または、Ｐ+ にドープされている、請求項１０に記載の回路。
【請求項１７】
絶縁体上シリコンでの活性構造を備えた集積回路のトランジスタであって、
シリコン基板（１０５）と、
上記シリコン基板（１０５）を覆う絶縁体（１１０／１１５）と、
上記絶縁体（１１０／１１５）の中の第１溝部に広がるエピタキシー成長したシリコン層（７００／７０２）と、
上記エピタキシー成長したシリコン層（７００／７０２）を覆うゲート（９０２／９０４）と、
上記エピタキシー成長したシリコン層（７００／７０２）の中に配置されたソース（９１０／９１２）と、
上記エピタキシー成長したシリコン層（７００／７０２）の中に配置され、チャンネルを介してソース（９１０／９１２）と電気的に接続されているドレイン（９１０／９１２）であって、上記チャンネルは、上記エピタキシー成長したシリコン層（７００／７０２）の中に配置されており、かつ、上記ゲート（９０２／９０４）の下に位置し、上記第１溝部は、上記チャンネルの過剰な電荷を上記チャンネルから上記シリコン基板（１０５）に導出するように上記チャンネルに隣接して配置されている、ドレイン（９１０／９１２）と、
上記絶縁体（１００／１１５）の中の第１溝部と電気的に接続され、上記チャンネルの過剰な電荷を上記チャンネルの端部から導出させるための基板コンタクト部（９２５）と、
上記の過剰な電荷を流出させる、上記絶縁体（１００／１１５）の中の第２溝部と、
上記第２溝部に位置するシリコン（７００／７０２）と、を含むトランジスタ。
【請求項１８】
さらに、上記第２溝部のシリコン（７００／７０２）を介して上記基板コンタクト部（９２５）に連結された金属線（９３５）を含む、請求項１７に記載の絶縁体上シリコンの形状構造。
【請求項１９】
さらに、上記ソース（９１０／９１２）および上記ドレイン（９１０／９１２）のうちの少なくとも１つとつながっているトレンチキャパシタを含む、請求項１８に記載の絶縁体上シリコンの形状構造。
【請求項２０】
さらに、ゲート（９０２／９０４）を覆っている、基板コンタクト部（９２５）に電気的に接続された金属線（９３５）を含む、請求項１７に記載の絶縁体上シリコンの形状構造。
【請求項２１】
上記絶縁体上シリコンの活性構造が、Ｔ型の形状を含む、請求項１７に記載の絶縁体上シリコンの形状構造。
【請求項２２】
半導体基板（１０５）と、
上記半導体基板（１０５）を覆う第１絶縁領域（１００／１１５）と、
上記半導体基板（１０５）を覆い、第１絶縁領域（１００／１１５）と離間した第２絶縁領域（１００／１１５）と、
上記半導体基板（１０５）を覆い、第１絶縁領域（１００／１１５）および第２絶縁領域（１００／１１５）を覆って囲んでいる、半導体領域（７００／７０２）と、
上記半導体領域（７００／７０２）の中に配置され、第１絶縁領域（１００／１１５）に隣接している第１ソース／ドレイン領域（９１０／９１２）と、
上記半導体領域（７００／７０２）の中に配置され、第２絶縁領域（１００／１１５）に隣接している第２ソース／ドレイン領域（９１０／９１２）と、
上記半導体領域（７００／７０２）の中に配置され、第１ソース／ドレイン領域（９１０／９１２）と第２ソース／ドレイン領域（９１０／９１２）との間に位置するチャンネル領域と、
上記チャンネル領域を覆うゲート（９０２）と、
上記半導体基板（１０５）の中に配置され、第１ソース／ドレイン領域（９１０／９１２）に隣接している、上記第１ソース／ドレイン領域（９１０／９１２）に電気的に接続されているストレージノードを含む第１トレンチキャパシタとを含む、集積回路メモリセル。
【請求項２３】
上記第１絶縁領域（１００／１１５）が酸化物領域を含み、第２絶縁領域（１００／１１５）が酸化物領域を含む、請求項２２に記載のメモリセル。
【請求項２４】
上記トレンチキャパシタが、溝部の側壁に沿って配置されたトレンチキャパシタ絶縁体と、上記溝部内に配置された導体材料とを含む、請求項２２に記載のメモリセル。
【請求項２５】
上記ストレージノードが導体材料からなり、上記導体材料が、上記第１ソース／ドレイン領域（９１０／９１２）において半導体領域（７００／７０２）に物理的に接触する、請求項２４に記載のメモリセル。
【請求項２６】
上記導体材料が、半導体領域（７００／７０２）の側壁に物理的に接触している、請求項２５に記載のメモリセル。
【請求項２７】
さらに、上記半導体基板（１０５）内の、上記半導体領域（７００／７０２）の下に形成されたウェル領域（９００）を含む、請求項２２に記載のメモリセル。
【請求項２８】
さらに、上記半導体領域（７００／７０２）の下に位置していない、上記ウェル領域（９００）の一部に連結された電気接続部を含む、請求項２７に記載のメモリセル。
【手続補正書】
【提出日】平成17年12月16日(2005.12.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２２
【補正方法】変更
【補正の内容】
【請求項２２】
集積回路メモリセルであって、
半導体基板と、
上記半導体基板を覆う第１絶縁領域（９５２）と、
上記半導体基板を覆い、上記第１絶縁領域（９５２）から離間した第２絶縁領域（９５４）と、
上記半導体基板を覆い、上記第１絶縁領域（９５２）および上記第２絶縁領域（９５４）を覆って囲んでいる、半導体領域（９５０）と、
上記半導体領域（９５０）の中に配置され、上記第１絶縁領域（９５２）に隣接している第１ソース／ドレイン領域と、
上記半導体領域（９５０）の中に配置され、上記第２絶縁領域（９５４）に隣接している第２ソース／ドレイン領域と、
上記半導体領域の中に配置され、上記第１ソース／ドレイン領域と上記第２ソース／ドレイン領域との間に位置するチャンネル領域と、
上記チャンネル領域を覆うゲートと、
上記半導体基板の中に配置され、上記第１ソース／ドレイン領域に隣接している、上記第１ソース／ドレイン領域に電気的に接続されているストレージノードを含むトレンチキャパシタとを含む、集積回路メモリセル。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２３
【補正方法】変更
【補正の内容】
【請求項２３】
上記第１絶縁領域（９５２）が酸化物領域を含み、上記第２絶縁領域（９５４）が酸化物領域を含む、請求項２２に記載のメモリセル。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２５
【補正方法】変更
【補正の内容】
【請求項２５】
上記ストレージノードが導体材料からなり、上記導体材料が、上記第１ソース／ドレイン領域において半導体領域（９５０）に物理的に接触する、請求項２４に記載のメモリセル。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２６
【補正方法】変更
【補正の内容】
【請求項２６】
上記導体材料が、半導体領域（９５０）の側壁に物理的に接触している、請求項２５に記載のメモリセル。
【手続補正５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２７
【補正方法】変更
【補正の内容】
【請求項２７】
さらに、上記半導体基板内の、上記半導体領域（９５０）の下に形成されたウェル領域を含む、請求項２２に記載のメモリセル。
【手続補正６】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２８
【補正方法】変更
【補正の内容】
【請求項２８】
さらに、上記半導体領域（９５０）の下に位置していない上記ウェル領域の一部に連結された電気接続部を含む、請求項２７に記載のメモリセル。
【国際調査報告】
2006527914.tif 000019
2006527914.tif 000020
2006527914.tif 000021