(57)【要約】マルチビットデジタル入力信号をシングルビットデジタル出力信号に変換する再帰型ビットストリーム変換器（Ｒｅｂｉｃ）は、フィードバック配置内のデジタルローパスフィルタおよびマルチビット量子化器手段と、量子化器手段のデジタルワードを直列化する手段とを具備する。非整数型Ｒｅｂｉｃファクタを得るため、量子化器手段は、そのデジタルワードを変換器の出力へ直列化するために連続的に動作する少なくとも２台の量子化器を具備する。
2006525741.tif 000002
【特許請求の範囲】
【請求項１】
マルチビットデジタル入力信号をシングルビットデジタル出力信号に変換する再帰型ビットストリーム変換器であって、
前記マルチビットデジタル入力信号をローパスフィルタ処理し、デジタルフィルタ処理されたワードを生成するローパスフィルタリング手段と、
前記フィルタ処理ワードを量子化する量子化手段と、
前記量子化されフィルタ処理されたワードを、フィードバック手段を介して、前記ローパスフィルタリング手段へ供給する手段とをフィードバックループ内に具備し、
前記シングルビットデジタル出力信号を生成するために前記量子化されフィルタ処理されたワードを並列‐直列変換する手段を前記フィードバックループの外側にさらに具備し、
前記量子化手段がビット数の異なる少なくとも２つの量子化器を含み、その量子化器の出力ワードは、出力信号を生成するために連続的に並列‐直列変換され、それと同時に前記フィードバック手段へ連続的に供給されることを特徴とする再帰型ビットストリーム変換器。
【請求項２】
前記量子化器手段は、２つの量子化器を含み、これらの量子化器の一方のビット数がこれらの量子化器のもう一方のビット数よりも１単位だけ多いことを特徴とする請求項１に記載の再帰型ビットストリーム変換器。
【請求項３】
当該変換器は、スーパーオーディオＣＤ信号を生成する符号化器での使用に意図され、前記量子化手段は、２ビット量子化器および３ビット量子化器を含み、それらは当該変換器の前記出力信号に１個の直列化されたワードを生成する際に交互に動作することを特徴とする請求項２に記載の再帰型ビットストリーム変換器。
【請求項４】
マルチビットデジタル入力信号をシングルビットデジタル出力信号に変換する方法であって、
前記マルチビットデジタル入力信号はローパスフィルタ手段によってデジタルフィルタ処理されたワードへローパスフィルタ処理され、
このデジタルフィルタ処理されたワードが量子化器手段によって量子化され、
フィードバック手段によって前記ローパスフィルタ手段へフィードバックされ、
さらに前記量子化されフィルタ処理されたワードは、並列‐直列変換手段によってシングルビットデジタル出力信号に変換され、
前記量子化手段はビット数の異なる少なくとも２つの量子化器を具備し、その量子化器の出力ワードが並列‐直列変換手段によって出力信号へ連続的に並列‐直列変換され、それと同時に前記ローパスフィルタ手段へ連続的にフィードバックされることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチビットデジタル入力信号をローパスフィルタ処理し、デジタルフィルタ処理されたワードを生成する手段と、前記フィルタ処理ワードを量子化する量子化手段と、量子化されフィルタ処理されたワードを、フィードバック手段を介して、ローパスフィルタリング手段へ供給する手段とをフィードバックループ内に具備し、前記フィードバックループの外側に、シングルビットデジタル出力信号を生成するために上記量子化されフィルタ処理されたワードを並列‐直列変換する手段をさらに具備する、マルチビットデジタル入力信号をシングルビットデジタル出力信号に変換する再帰型ビットストリーム変換器に関する。
【０００２】
本発明はさらに、マルチビットデジタル入力信号がデジタルフィルタ処理されたワードへローフィルタ手段によってローパスフィルタ処理され、上記デジタルフィルタ処理されたワードが量子化器手段によって量子化され、ローパスフィルタ手段へフィードバックされ、量子化されフィルタ処理されたワードが並列‐直列変換手段によってシングルビットデジタル出力信号に変換される、マルチビットデジタル入力信号をシングルビットデジタル出力信号に変換する方法に関する。
【背景技術】
【０００３】
このような再帰型ビットストリーム変換器の例は出願人の先行欧州特許出願０１２０３７７０．１（ＰＨＮＬ０１０６７６）に開示されている。
【０００４】
再帰型ビットストリーム変換器（Ｒｅｂｉｃ）は、高精度マルチビット信号が１ビットデジタル信号（ビットストリーム）に変換される従来のシングルビットシグマデルタ変調器の汎用的なデジタル方式の実施例である。シングルビットシグマデルタ変調器の主な目的は、信号対雑音比を実質的に低下させることなくビット数を削減することである。シングルビットシグマデルタ変調器は、ビットストリームのクロックレートで動作し、同じサンプルレートで出力信号を供給するシングルビット量子化器を有するループフィルタを具備するが、Ｒｅｂｉｃは、シングルビット出力信号を得るために実質的に直列化された複数のビットを各々が有しデジタルワードを供給する量子化器によって特徴付けられる。このような各ワードに収容されるビット数は、Ｒｅｂｉｃファクタｑと呼ばれる。従来のデジタルシングルビットシグマデルタ変調器よりもＲｅｂｉｃが優れている点は、高速回路の削減、低消費電力化、ビットストリーム中の干渉トーンの低下、および、高次構造における安定性の増加である。これらのすべての特性は、出力信号の１ビット特性にもかかわらず、内側変調ループにおける信号のマルチビット特性の結果である。高度な安定性の理由は、Ｒｅｂｉｃシステムの量子化器がマルチレベルの性質を有することである。したがって、Ｒｅｂｉｃ構造は、Ｒｅｂｉｃファクタｑの値が大きいときに特に有益である。Ｒｅｂｉｃファクタが大きくなると、すなわち、より多くのレベルが量子化器で使用されると、システムの挙動の線形性が高くなり、対応する線形システムの安定性特性が伴う。
【０００５】
しかし、シグマデルタ変調器の代わりにＲｅｂｉｃ構造を使用するには犠牲を払う必要があり、すなわち、ｑの値と共に増加する信号対雑音比が僅かに劣化する。その結果、信号対雑音比に厳しい要求が存在するアプリケーションでは、再帰型ビットストリーム変換器は、実質的に低いＲｅｂｉｃファクタｑと共に使用されることが好ましい。この種のアプリケーションでは、Ｒｅｂｉｃファクタの値は兼ね合いよって制約され、すなわち、Ｒｅｂｉｃファクタが大きくなると、その挙動の線形性が高くなり、混変調が減少し（オーディオアプリケーションの場合には）干渉トーンが減少する。これに反して、Ｒｅｂｉｃファクタが小さくなると、変換器の信号対雑音比がより良くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、Ｒｅｂｉｃファクタｑは量子化器のレベル数であるため、このファクタは整数値だけを取り得る。ｑファクタが小さいＲｅｂｉｃ構造を使用する場合の問題は、２個の連続したＲｅｂｉｃファクタの値の間の段差が比較的大きくなることである。したがって、本発明の目的は、特に、非整数型の実効ｑファクタを含む再帰型ビットストリーム変換器を提供することである。
【課題を解決するための手段】
【０００７】
したがって、本発明の再帰型ビットストリーム変換器は、量子化器手段がビット数の異なる少なくとも２つの量子化器を具備し、それらの出力ワードが出力信号を生成するために連続的に並列直‐列変換され、それと同時に前記フィードバック手段へ連続的に供給されることを特徴とする。
【０００８】
これに関連して、「連続的に」という表現は、変換器の出力信号において、ある量子化器の直列化された各ワードの直後に別の量子化器の直列化されたワードが必ず続かなければならないことだけを意味するものではない。その表現は、さらに、別の量子化器よりも前にある量子化器から出てくる２個以上の直列化されたワードが有効になることを含む。その表現はそれぞれの量子化器がランダムシーケンスで動作することさえ含む。
【０００９】
本発明の目的は非整数型の実効Ｒｅｂｉｃファクタを含む変換器を提供することであるので、変換器が、量子化手段は２つの量子化器を具備すること、および、これらの量子化器の一方のビット数はこれらの量子化器のもう一方のビット数よりも１単位だけ大きいことを特徴とする場合、必要とされる回路は最も単純である。より具体的には、本発明は、再帰型ビットストリーム変換器がスーパーオーディオＣＤ信号を生成する符号化器での使用に意図され、量子化器手段が２ビット量子化器および３ビット量子化器を具備し、それらが変換器の出力信号に１個の直列化されたワードを生成する際に交互に動作することを特徴とし得る。Ｒｅｂｉｃ構造は干渉トーンの量が少ないので、スーパーオーディオＣＤ用の符号化器におけるアプリケーションに関心がある。しかし、このアプリケーションには信号対雑音の厳しい要求が存在するので、従来のシングルビットシグマデルタ変調と比較して、信号対雑音比の非常に軽微な犠牲しか許されない。Ｒｅｂｉｃファクタｑ＝２はその仕様を満たすが、ファクタｑ＝３は非常に低い信号対雑音比を示すことが分かる。ｑ＝２とｑ＝３の間には比較的大きい段差があるので、中間のファクタが重要となる。２ビット量子化器と３ビット量子化器とがそれらのビットを変換器の出力へ交互に供給するとき、適当なＲｅｂｉｃファクタであるｑ＝２．５が得られる。さらに高い信号対雑音比が望ましい場合には、実効ファクタｑ＝１．５が選択される。その場合、１ビット量子化器と２ビット量子化器とが出力ビットを供給するために交互に動作すべきである。
【００１０】
本発明によれば、第２段落に記載された方法は、量子化器手段がビット数の異なる少なくとも２つの量子化器（Ｑ２，Ｑ３）を具備し、その量子化器の出力ワードが並列‐直列変換手段（Ｐ２，Ｐ３）によって出力信号（Ｏ）へ連続的に並列‐直列変換され、それと同時にローパスフィルタ手段へ連続的にフィードバックされることを特徴とする。
【００１１】
本発明による方法の効果は、非整数型Ｒｅｂｉｃファクタを取得することが可能であり、それによって、線形性、すなわち、安定性と、信号対雑音比との間で最適なトレードオフを達成することである。
【発明を実施するための最良の形態】
【００１２】
以下、本発明は添付図面を参照して説明される。
【００１３】
図１の再帰型ビットストリーム変換器はデジタルローパスフィルタＦを具備する。このフィルタは入力端子Ｉでサンプルレートｆｓ／ｑのマルチビット（たとえば、１６ビット）高精度デジタル信号を受信する。このデジタルローパスフィルタは、参照によってここに組み入れられた出願人の欧州特許出願第０１２０３７７０．１号（ＰＨＮＬ０１０６７６）の図２に記載され図示されたローパスフィルタに類似する。ローパスフィルタＦの出力ワードは、２ビット量子化器（マッパー（mapper））Ｑ２および３ビット量子化器（マッパー）Ｑ３に供給される。量子化器Ｑ２の２個の出力ビットは加算器Ｂ０へ供給され、２つの乗算器Ｍ１およびＭ２を介して加算器Ｂ１へ供給され、２つのさらなる乗算器Ｍ３およびＭ４を介して加算器Ｂ２へ供給される。同様に、量子化器Ｑ３の３個の出力ビットは、加算器Ｂ４へ供給され、３つの乗算器Ｍ５、Ｍ６およびＭ７を介して加算器Ｂ４へ供給され、３つのさらなる乗算器Ｍ８、Ｍ９およびＭ１０を介して加算器Ｂ５へ供給される。
【００１４】
図１の構成は、同時に切り換えられる３個のセクションＳａ、ＳｂおよびＳｃを有するスイッチＳをさらに具備する。スイッチセクションＳａは加算器Ｂ０およびＢ３の出力をフィルタＦのフィードバック入力Ｉａへ交互に接続する。スイッチセクションＳｂは加算器Ｂ１およびＢ４の出力をフィルタＦのフィードバック入力Ｉｂへ交互に接続し、スイッチセクションＳｃは加算器Ｂ２およびＢ５の出力をフィルタＦのフィードバック入力Ｉｃへ交互に接続する。３個のフィードバック信号はそれぞれ参照名Ａ０ｊ、Ａ１ｊおよびＡ２ｊとして示される。
【００１５】
スイッチＳが図１に示された位置にあるとき、量子化器Ｑ３の３ビット出力は、乗算器Ｍ５−Ｍ１０および加算器Ｂ３、Ｂ４、Ｂ５を介してフィルタＦのフィードバック入力Ｉａ、ＩｂおよびＩｃへフィードバックされる。フィルタＦ、量子化器Ｑ３および３本のフィードバック経路は、Ｒｅｂｉｃファクタｑ＝３である３次Ｒｅｂｉｃ変換器を構成し、その量子化器の出力ビットだけが依然として直列化されなければならない。これは、上記の特許出願に記載されており、ここでフィードバック信号Ａ０ｊ、Ａ１ｊおよびＡ２ｊは同じ意味を有する。図１において、３次Ｒｅｂｉｃ構造は、図示の便宜上のために選ばれただけである。実際には、高い信号対雑音比と対応するより優れたノイズシェーピングを達成するために、より高次、たとえば、７次が選択される。
【００１６】
スイッチＳの位置が変更されたとき、量子化器Ｑ２の２ビット出力は、乗算器Ｍ１〜Ｍ４および加算器Ｂ０〜Ｂ２を介してフィルタＦの３個のフィードバック入力へフィードバックされる。フィルタＦ、量子化器Ｑ２および３本のフィードバック経路は、今度は、ｑ＝２である３次Ｒｅｂｉｃ変換器を構成する。量子化器Ｑ２の２個の出力ビットは並列‐直列変換器Ｐ２へ供給され、量子化器Ｑ３の３個の出力ビットは並列‐直列変換器Ｐ３へ供給される。加算器Ａは、２つの並列‐直列変換器の出力ビットを合成する。クロック周波数ｆｓのクロックパルスは、スイッチＲを介して２つの並列‐直列変換器へ供給される。クロックパルスｆｓと、２つのスイッチＲおよびＳのためのパルスは、入力信号の同じレートｆｓ／ｑと同期したパルス発生器（図示せず）から得られる。パルスと信号との間の時間的関係は図２に示される。
【００１７】
同図において、最上行２ａは、スイッチＲへ供給されるレートｆｓの一連のクロックパルスを表し、２番目の行２ｂは、入力信号をデジタル化するため使用されるレートｆｓ／ｑの一連のクロックパルスを表す。行２ａのクロックパルスの５周期が行２ｂのクロックパルスの２周期に対応し、その結果としてｑ＝２．５であることが明白である。行２ｃは量子化器Ｑ３によって発生された３ビットワードを表す。これらのワードは、入力信号のレートおよびフィルタＦのレートと同じレートｆｓ／ｑで発生される。後で示されるように、これらの出力ワードの半分だけが出力信号を構築するために使用される。量子化器Ｑ３の使用されない出力ワードは破線で描かれている。これらのワードは、出力がローパスフィルタＦへのフィードバック経路から切り離されたときにＱ３によって発生される。
【００１８】
行２ｄは、同様にレートｆｓ／ｑを有する量子化器Ｑ２からの２ビットワードを表す。この場合も、破線は使用されないワード、すなわち、量子化器出力がフィルタＦへのフィードバック経路から切り離されたときに量子化器Ｑ２によって発生されたワードを表す。Ｑ３の使用される出力ワードと使用されない出力ワードの両方は３ビット並列‐直列変換器Ｐ３に記憶される。使用されるワードは、次に、レートｆｓで加算器Ａへクロック出力される。同様に、量子化器Ｑ２の使用される出力ワードおよび使用されない出力ワードは２ビット並列‐直列変換器Ｐ２に記憶され、使用されるワードだけがレートｆｓで加算器Ａへクロック出力される。
【００１９】
図２の行２ｆはスイッチＳを制御するスイッチング信号を表す。この信号がハイ状態であるとき、Ｑ３の出力ワードはフィルタＦのためのフィードバックを構築するために使用され、この信号がロー状態であるとき、Ｑ２の出力ワードが本目的のために使用される。行２ｇはスイッチＲを制御する信号を表す。この信号がハイ状態であるとき、レートｆｓの３個のクロックパルスが３ビット並列‐直列変換器Ｐ３に供給され、その内容を出力Ｏへシフトし、この信号がロー状態であるとき、２個のクロックパルスが２ビット並列‐直列変換器Ｐ２に供給され、その内容を出力へシフトする。したがって、量子化器Ｑ２およびＱ３の使用された出力ワードは交互に直列化され、レートｆｓで変換器の出力Ｏに供給される。行２ｅは変換器の出力Ｏにおけるビットを表し、同時にそのビットがどのワードから得られたかが示されている。この行から、出力Ｏにおけるビットレートはｆｓに等しく、交互に３ビットが量子化器Ｑ３から発生し、２ビットが量子化器Ｑ２から発生することが分かる。それとともに、変換器の実効Ｒｅｂｉｃファクタｑは２．５である。
【００２０】
他のビット数の量子化器は他の非整数型Ｒｅｂｉｃファクタを達成する。必要とされるｑファクタが整数ｎとｎ＋１との間にあるとき、ｎビット量子化器およびｎ＋１ビット量子化器が使用されることが好ましいが、その理由は、この場合に回路が最も単純になるからである。出力シーケンス内のビットが２つの量子化器から交互に発生することは必須ではない。たとえば、実効Ｒｅｂｉｃファクタｑ＝２・１／３が要求される場合に、３ビット量子化器の１個の直列化された出力ワードの後に２ビット量子化器の２個の直列化された出力ワードが続いてもよい。これは、図１に表された構成によって実施されるが、スイッチＲおよびＳのためのスイッチング信号だけを変更する必要がある。量子化器の出力ワードのスイッチングの固定シーケンスの代わりに、ランダムシーケンスもまたこの仕事を達成することができる。
【００２１】
図３の再帰型ビットストリーム変換器は、図１の部品と類似した多数の要素を有し、これらの要素は図１の場合と同じ参照番号が付される。或る場合には、出力信号のサンプルレートが入力信号のサンプルレートと同じであることが望ましい。したがって、図１の変換器との重大な相違は、図３の変換器の入力信号がサンプルレートｆｓ、すなわち、図１の変換器における入力サンプルレートよりもＲｅｂｉｃファクタｑの倍率だけ高いサンプルレートを有することである。その結果として、図３の変換器の全要素はこのより高いサンプルレートで動作可能である必要がある。
【００２２】
図１の２ポジションスイッチＳａ、Ｓｂ、Ｓｃの代わりに、図３の変換器は５ポジションスイッチＶａ、ＶｂおよびＶｃを有する。位置１において、これらのスイッチは、それぞれ、加算器Ｂ０、Ｂ１およびＢ２の出力をフィルタＦのフィードバック入力Ｉａ、ＩｂおよびＩｃに接続する。位置４において、３つのスイッチは、加算器Ｂ３、Ｂ４およびＢ５の出力を対応する各フィードバック入力へ接続する。これらのスイッチの位置２、３および５は使われていない。
【００２３】
量子化器の出力ワードの並列‐直列変換は、量子化器Ｑ２に対してシングルビットシフトレジスタＸ１およびＸ２によって実行され、量子化器Ｑ３に対してシングルビットシフトレジスタＹ１、Ｙ２およびＹ３によって実行される。第２の５ポジションスイッチＷは、シフトレジスタＸ１、Ｘ２、Ｙ１、Ｙ２およびＹ３の出力をそれぞれ変換器の出力Ｏへ接続する。２つの５ポジションスイッチＶおよびＷは、スイッチＶが位置１であるとき、スイッチＷが位置４であるように位相がシフトする場合、レートｆｓで同期して切り替わる。
【００２４】
図３の変換器の動作は図４において明らかにされる。図の第１行目（図４ａ）はレートｆｓのクロックパルスのシーケンスを表し、図３の変換器全体がそのレートで動作する。図４ｂの垂直ストライプは量子化器Ｑ３の３ビット出力ワードを表し、図４ｃの垂直ストライプは量子化器Ｑ２の２ビット出力ワードを表す。それらの点線ストライプは、出力信号の生成に使用されないＱ２およびＱ３の出力ワードである。図４ｄは変換器の出力Ｏにおける出力ビットを表す。図４には、出力信号が行４ｂおよび４ｃに表されたワードのどちらから得られものであるかがさらに示されている。図４ｅは５ポジションスイッチＶの位置のシーケンスを表し、図４ｆは５ポジションスイッチＷの位置のシーケンスを表す。
【００２５】
スイッチＶの位置１において、量子化器Ｑ２の２個の出力ビットが２個のシフトレジスタ位置Ｘ１ａおよびＸ２ａに記憶される。同時に、量子化器Ｑ３の第３ビットがシフトレジスタ位置Ｙ３ｂから位置Ｙ３ｃへシフトされ、スイッチＷは位置４にあるため、量子化器Ｑ３の第２ビットがシフトレジスタ位置Ｙ２ｂから出力Ｏへ読み出される。
【００２６】
スイッチＶの位置２において、シフトレジスタ位置Ｘ１ａおよびＸ２ａにある２個のＱ２ビットはそれぞれ位置Ｘ１ｂおよびＸ２ｂへシフトされる。同時に、スイッチＷは位置５にあるので、量子化器Ｑ３からの第３ビットがシフトレジスタ位置Ｙ３ｃから出力Ｏへ読み出される。
【００２７】
スイッチＶの位置３（＝スイッチＷの位置１）において、Ｑ２からの第１ビットはシフトレジスタ位置Ｘ１ｂから出力Ｏへ読み出され、Ｑ２からの第２ビットが位置Ｘ２ｂからＸ２ｃへシフトされる。
【００２８】
スイッチＶの位置４（＝スイッチＷの位置２）において、量子化器Ｑ３の３個の出力ビットは３個のシフトレジスタ位置Ｙ１ａ、Ｙ２ａおよびＹ３ａにそれぞれ記憶される。同時に、第２のＱ２ビットがシフトレジスタ位置Ｘ２ｃから出力へ読み出される。
【００２９】
最後に、スイッチＶの位置５（＝スイッチＷの位置３）において、位置Ｙ１ａにある第１のＱ３ビットは出力Ｏへ読み出され、第２および第３のＱ３ビットが位置Ｙ２ａおよびＹ３ａから位置Ｙ２ｂおよびＹ３ｂへそれぞれシフトされる。その後、この循環的なシーケンスが繰り返される。
【図面の簡単な説明】
【００３０】
【図１】本発明による再帰型ビットストリーム変換器の第１の実施形態を表す。
【図２ａ】図１の再帰型ビットストリーム変換器の動作を明らかにするグラフである。
【図２ｂ】図１の再帰型ビットストリーム変換器の動作を明らかにするグラフである。
【図２ｃ】図１の再帰型ビットストリーム変換器の動作を明らかにするグラフである。
【図２ｄ】図１の再帰型ビットストリーム変換器の動作を明らかにするグラフである。
【図２ｅ】図１の再帰型ビットストリーム変換器の動作を明らかにするグラフである。
【図２ｆ】図１の再帰型ビットストリーム変換器の動作を明らかにするグラフである。
【図２ｇ】図１の再帰型ビットストリーム変換器の動作を明らかにするグラフである。
【図３】本発明による再帰型ビットストリーム変換器の第２の実施形態を表す。
【図４ａ】図３の再帰型ビットストリーム変換器の動作を明らかにするグラフである。
【図４ｂ】図３の再帰型ビットストリーム変換器の動作を明らかにするグラフである。
【図４ｃ】図３の再帰型ビットストリーム変換器の動作を明らかにするグラフである。
【図４ｄ】図３の再帰型ビットストリーム変換器の動作を明らかにするグラフである。
【図４ｅ】図３の再帰型ビットストリーム変換器の動作を明らかにするグラフである。
【図４ｆ】図３の再帰型ビットストリーム変換器の動作を明らかにするグラフである。
【図１】
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2006525741.tif 000004
2006525741.tif 000005
【図３】
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【国際調査報告】
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