(57)【要約】半導体基板（５７）においてマルチレベル不揮発性メモリトランジスタ（３３）が形成される。対向するサイドウォールを有する導電ポリシリコンコントロールゲート（５１，６２）が、基板のすぐ上で絶縁的に間隔をあけられる（５６）。導電ポリシリコンスペーサ（５３，５５；９１，９３）が、薄いトンネル酸化物（５９；７４）によって対向するサイドウォールから分離される。ソースおよびドレイン注入物（６１，６１；１０１，１０３）はスペーサの下方またはやや外側にある。絶縁材料（１０４，１０９）は、導電ワード線またはその一部に接続するゲート電極（１２７）による接触のために、コントロールゲートの上方に切開された穴（１２５）を備えた構造の上に配置される。メモリトランジスタの形成と同時に作られ得る補助的低電圧トランジスタ（２３−２６）は、最初にメモリトランジスタの一方側が次いで他方側が書込まれるかまたは読出されるように、反対の位相のクロックパルス（〜１、ｐ２）をソースおよびドレイン電極に与える。
2006511940.tif 000002
【特許請求の範囲】
【請求項１】
横型電荷格納領域を備えたマルチレベル不揮発性メモリトランジスタであって、
活性領域において間隔をあけたソースおよびドレイン領域を備えた活性領域を有する半導体基板と、
前記ソースおよびドレイン領域間で前記基板を覆って配置される第１の絶縁層と、
前記第１の絶縁層を覆って配置されかつ対向するサイドウォールを有する導電コントロールゲートと、
前記サイドウォールに隣接するがこれらおよび前記基板からトンネル酸化物によって分離されるコントロールゲートの対向する側部に場所決めされる１対の導電縦型スペーサとを含み、前記基板内の前記ソースおよびドレイン領域は、前記コントロールゲートの制御下でトンネル酸化物を介してそれぞれのスペーサに対し電荷トンネリング伝達を行ない、メモリトランジスタはさらに、
前記スペーサが電荷格納領域として機能する電気的フローティング構造となるように、前記コントロールゲートと前記スペーサとを覆う第２の絶縁層と、
前記第２の絶縁層を覆って配置されかつ前記第２の絶縁層における開口を介して前記コントロールゲートに接触する導電ゲート電極層とを含み、前記ゲート電極層は、前記スペーサ上の電荷の書込および読出の制御に有効である前記コントロールゲートに電圧レベルを与えるための電圧源と関連付けられる、メモリトランジスタ。
【請求項２】
前記ソースおよびドレイン領域は、それぞれの第１および第２の低電圧ＭＯＳトランジスタを介して電源に接続され、前記第１および第２のトランジスタが反対の位相で動作して電源電圧が最初に前記ソースおよびドレイン領域のうちの一方に与えられ次いで他方に与えられるように、前記第１および第２のトランジスタは反対の位相のタイミング信号を受けるようゲートを接続され、それにより前記スペーサの各々に対し独立して書込または読出が行なわれる、請求項１に記載のメモリトランジスタ。
【請求項３】
請求項１に記載のメモリトランジスタであって、同一のメモリトランジスタのアレイ内に場所決めされ、前記導電ゲート電極層はアレイのワード線を規定し、前記ソースおよびドレイン領域はアレイのビット線に接続される、請求項１に記載のメモリトランジスタ。
【請求項４】
横型電荷格納領域を備えたマルチレベル不揮発性メモリトランジスタを作製する方法であって、
対向するサイドウォールを有しかつ第１の絶縁層によって半導体基板から分離される、導電コントロールゲートを規定するステップと、
前記コントロールゲートの対向するサイドウォールに隣接しかつトンネル酸化物によってそれらおよび前記基板から分離される、１対の導電縦型スペーサを規定するステップと、
１対のスペーサのそれぞれに隣接してそれらと電荷トンネリング伝達するように前記基板にソースおよびドレイン領域を規定するステップと、
前記スペーサが電荷格納領域として機能する電気的フローティング構造を形成するよう、前記コントロールゲートおよび前記スペーサを第２の絶縁層で覆うステップと、
前記第２の絶縁層を覆いかつ前記第２の絶縁層における開口を介して前記コントロールゲートに接触する導電ゲート電極層を規定するステップとを含む、方法。
【請求項５】
前記コントロールゲートおよび前記スペーサはポリシリコンからなる、請求項４に記載の方法。
【請求項６】
前記メモリトランジスタの前記導電ゲート電極層を規定すると同時に、低電圧ＭＯＳトランジスタのゲートを形成するステップによりさらに規定される、請求項４に記載の方法
。
【請求項７】
前記メモリトランジスタに対する活性領域が第１の方向に延在する平行なストライプの対で形成され、前記メモリトランジスタのすべての絶縁および導電構造が、前記第１の方向に直交する第２の方向に延在する平行なストライプで形成される、ストライプ状のメモリトランジスタのアレイを形成するステップによりさらに規定される、請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体集積メモリセルに関し、特に、マルチビット電荷格納トランジスタに関する。
【背景技術】
【０００２】
過去には、不揮発性メモリトランジスタは１バイナリビットしか格納しなかった。ＥＥＰＲＯＭ（電気消去可能プログラマブル読出専用メモリ）トランジスタにおいては、そのような電荷格納はフローティングゲートのみにおいて生じるので、そのようなトランジスタはフローティングゲートメモリセルトランジスタと称する。ＥＥＰＲＯＭトランジスタにおいて２バイナリビットを格納するためには、トランジスタ設計のいくらかの修正が必要となる。不揮発性マルチビットトランジスタを含む、マルチビット電荷格納トランジスタが公知である。
【０００３】
ゴンザレス他（Gonzalez et al.）の米国特許第６，３２３，０８８号は、マルチレベルメモリセルを形成するためにコントロールゲートの下に並んで配置される２つのフローティングゲートの使用を教示する。コントロールゲートは両方のフローティングゲートを覆ってワード線に接続される一方、活性表面下のソースおよびドレイン領域はそれぞれのディジット線に接続される。ワード線およびディジット線に与えられる電圧およびタイミングを適切に制御することにより、単一のトランジスタの２つのフローティングゲートの各々に対する、別々の電荷の格納および読出が可能になる。２つのフローティングゲートの使用は、２つのフローティングゲートの各々において格納される電荷を別々に制御することにより、２つの独立したビットの情報の格納を可能にする。
【０００４】
ゴンザレス他の米国特許第６，１７８，１１３号は、別の種類のマルチレベルメモリセルを教示する。やはり１対のフローティングゲートがコントロールゲートの下方に設けられており、電極接続は上記特許と同じである。しかしながらここでは、フローティングゲートのうちの１つまたはその各々が側部絶縁体と絶縁体の隣の関連のドープ領域とに関連付けられ、フローティングゲートを備えた側部絶縁体を渡るキャパシタを形成する。したがってここで、この構造は単一のＥＥＰＲＯＭトランジスタとして作製されているがマルチレベル記憶装置を備えている並んだ容量構造の特性を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記構造は当該技術水準への顕著な貢献であるが、組込メモリ用途にはよりいっそうコンパクトな構造が必要とされる。組込メモリにおいては、回路板は、プロセッサ機能または通信機能のような主要な機能を有し得る。しばしば、そのような回路板は動作を制御するための、またはデータを格納するためのマイクロプログラムを含む。複数の別々のメモリチップに依拠するよりも、高密度メモリを備えた単一のチップを設けることが望ましい。マルチレベルメモリチップの使用は解決策を提供するかもしれないが、そのようなチップはしばしば従来のトランジスタよりも大きいので、そのような解決策の利点の一部が失われる。この発明の目的は、寸法の点で単一ビット不揮発性メモリチップに匹敵する、不揮発性マルチレベルメモリトランジスタ、特にＥＥＰＲＯＭを考案することであった。
【課題を解決するための手段】
【０００６】
発明の要約
上記目的は、２データビットの格納のために１対のポリシリコンフローティングスペーサ構造を用いる不揮発性メモリトランジスタによって満足される。２つのスペーサは単一
の中央導電性ゲートの対向する側部にあるが、１０−５０オングストロームの範囲の厚さを有するトンネル酸化物により導電性ゲートから分離される。トンネル酸化物はまた、フローティングスペーサ構造を表面下ソースおよびドレイン電極領域から分離する。この構成において、スペーサ自体は、コントロールゲートとなるよう配線されている単一の中央ゲートのいずれもの側の主要な導電性電荷格納フローティング部材として振舞う。この態様で、この発明の２バイナリビット横型電荷格納部材は、垂直方向の寸法を増大させることなく、窒化物または酸化物スペーサを用いて従来のＥＥＰＲＯＭセルとほぼ同じスペースを用いる。電荷は、基板と中央ゲートとの両方に対してトンネル作用によりフローティングスペーサ内で格納および分離される。コントロールゲートはワード線として配線される一方、表面下ソースおよびドレイン領域は、独立してメモリセルの各側部に対処するための位相を制御する補助トランジスタに各々が接続されるディジット線である。
【発明を実施するための最良の形態】
【０００７】
発明を実施するためのベストモード
図１を参照して、メモリアレイ列１０および１２を有する不揮発性メモリアレイ１１が示され、アレイ列１０に対するそれぞれの列方向の線１３および１４は併せて単一のビット線を形成する。同様に、列方向の線１５および１６は、アレイ列１２に対する第２のビット線を規定する。列方向の線１３および１４の間には、第１の不揮発性メモリトランジスタ３３および第２の不揮発性メモリトランジスタ４３が位置している。第２のビット線において、列方向の線１５および１６の間に、第３および第４の不揮発性メモリトランジスタ３５および４５が位置している。第１のビット線にやはり関連付けられるのは、タイミング線２９上の補助的低電圧トランジスタ２３およびタイミング線２７上の補助的トランジスタ２４である。同様に、第２のビット線に関連付けられて、補助的低電圧トランジスタ２５がタイミング線２９に関連付けられ、補助的低電圧トランジスタ２６がタイミング線２７に関連付けられる。補助的トランジスタの機能は以下に説明する。
【０００８】
図２を参照して、不揮発性メモリトランジスタ装置３３が、コントロールゲート５１、基板５７ならびに、左および右格納サイト５３および５５を有するのがわかるであろう。トランジスタ装置はまた、ソース電極６１およびドレイン電極６３をも有する。
【０００９】
図３において、装置３３が、ソースおよびドレイン注入６１および６３のそれぞれを備えた表面下活性領域を有するシリコン基板５７上に構成されるのがわかるであろう。コントロールゲート５１は酸化物層５６によって基板から分離される。コントロールゲート５１の対向する横方向端部の近傍に、約２５から７０オングストローム厚さの非常に薄い層のトンネル酸化物によってコントロールゲート５１および基板から分離される態様で、導電性ポリシリコンスペーサ５３および５５が構成される。スペーサは直立構造であって、それらの頂部が薄くそれらの底部が広く、直角三角形の断面外観を有し、各スペーサの頂部はコントロールゲートの頂部近傍のレベルにある。トンネル酸化物の厚さは、コントロールゲート５１上の適切な電位による、表面下電極６１および６３からフローティングポリシリコンスペーサ５３および５５への電荷トンネリングを可能にするよう選択される。
【００１０】
それぞれの基板に対し縦型配置でコントロールゲートがフローティングゲートの上にある先行技術のフローティングゲートトランジスタとは異なって、この発明は、フローティング領域がコントロールゲートの側部にあり、かつ基板の活性領域の上方にある横型構造を特徴とする。この横型構造は、この発明のメモリ装置が、窒化物スペーサを用いる補助トランジスタとほぼ同じ高さになることを可能にする。これは作製における利点と仕上げられた装置の信頼性とを有する。
【００１１】
スペーサの各々が、他方のスペーサから独立して電荷を格納することが可能である。これにより、２バイナリビットを独立して格納することが可能になり、４つの状態を生じさ
せる。スペーサをＱLおよびＱRと指定すれば、以下の表に示すように４つのデータ状態が可能である。
【００１２】
【表１】
2006511940.tif 000003
【００１３】
データ状態０，０を指定するために、両方のスペーサが電荷を有さない。状態１，０を指定するために、左のスペーサが「−Ｑ」と指定される電荷量を有し、右のスペーサは電荷を有さない。状態０，１を指定するために、左のスペーサＱLは電荷を有さず、右のスペーサＱRは「−Ｑ」と指定される電荷量を有する。データ状態１，１を指定するために、右および左のスペーサの両方がデータ電荷量「−Ｑ」を有する。
【００１４】
図４の断面図は、ゲート５１が酸化物５６により基板５７の上方に間隔をあけられた図３のトランジスタを示す。図５を参照して、活性領域および基板６９は、ストライプ７１および７３によって示される表面下ドーピングで規定される。後の処理ステップにおいて、さらなるドーピングがアクティブ領域ストライプ７１および７３内にソースおよびドレイン領域を規定する。トンネル酸化物ストライプ８１および８３の端部の上に、ポリシリコンスペーサストライプ７５および７７が堆積されるのがわかるであろう。処理における最終的ステップのうちの１つは、セル９１、９３、９５および９７の各々を覆うポリシリコンキャップ８５の堆積である。図５から、この発明におけるセルの構造がストライプ線形ジオメトリで得られることがわかる。活性領域を規定するストライプ７１および７３は、他のすべてのストライプに対し直交する。セル間のポリシリコンスペーサストライプ部分は個々の装置の仕上げの際に除去されるが、そのような除去は図５において示さず、以下に説明する。以下の図は、重要なステップの図示によりステップごとの自己形成プロセスを説明する。中間のマスキングステップは示さないが、図示から演繹可能である。また、図面は、各図の左側にメモリセルの形成を図示し、各図の右側に同時に行なわれる補助的低電圧ゲート形成を示す。
【００１５】
図６を参照して、分割線Ｄは左側のメモリセル形成部と右側の補助的低電圧トランジスタ形成部とを分離する。図６は、左側のゲート酸化物５６の層を有する基板５７を示す。線Ｄの右側に、異なった酸化物５８厚さを備えたトランジスタが共通基板５７上に配置される。酸化物は装置の種類に依存して薄いかまたは厚くあり得る。
【００１６】
図７において、ポリシリコン６０の層が酸化物領域５６および５８を覆って堆積される。ポリシリコン層６０はさまざまなトランジスタに対するポリゲートを形成する。
【００１７】
図８において、図７のポリシリコン層がエッチングされておりメサを形成する。メモリ
セル領域におけるメサは、上述の酸化物層５６の一部の全体高さの上方のポリシリコンコントロールゲート６２となる。同時に、低電圧トランジスタに対してゲート６４および６６が規定される。図７に示すポリシリコンはエッチング除去されておりメサを形成する。メサに隣接する酸化物はエッチングにより除去されている。ポリシリコンゲート６２に隣接して、いくらかの残留酸化物が領域６８に残る。
【００１８】
図９において、低電圧トランジスタは絶縁層７２によって保護される。保護層は、ケイ酸テトラエチルの堆積により形成されるＴＥＯＳマスクであり得る。
【００１９】
図１０において、残留酸化物が除去されており新しいトンネル酸化物７４の薄い層がポリシリコンゲート６２を覆って堆積される。トンネル酸化物層は典型的には２５−７０オングストロームの間の範囲の厚さを有する。薄い酸化物はＴＥＯＳマスク７２を覆って堆積され得るが、これは低電圧領域においてはわずかである。
【００２０】
図１１において、ポリシリコン層８２がトンネル酸化物層７４を覆って、かつＴＥＯＳ層７２を覆って堆積される。砒素が、ポリシリコンをエッチング除去することにより図１２において形成されたスペーサに対する導電性を調節するためにポリシリコン層８２に注入される。
【００２１】
図１２において、図１１のポリシリコン層がエッチングされており、ポリシリコンゲート６２の両側に、しかしトンネル酸化物層７４によりゲートから間隔をあけて、スペーサ９１および９３が規定される。ポリシリコンスペーサ９１および９３は、従来の絶縁スペーサの形状および寸法を有する。しかしながら、ポリシリコンスペーサ９１および９３は、薄い酸化物を介して基板からスペーサへのトンネリングにより電荷を格納することを意図して、導電性である。上方向に延在する薄い酸化物は、基板電極に与えられるタイミング信号に基づいて、以下に説明する態様で、コントロールゲート６２がポリシリコンスペーサ９１および９３に個々に制御信号を伝達することを可能にする。
【００２２】
ウェハからほとんどのポリシリコンを除去することにより、絶縁性ＴＥＯＳ層７２が異なった酸化物厚さでトランジスタ上に露出される。このＴＥＯＳ層は図１３に示されるようにエッチング除去される一方、同時にメモリセルは、ポリスペーサ９１および９３ならびにコントロールゲート６２を含むメモリセルを覆って延在する窒化物層９５によって保護される。
【００２３】
図１４においては、絶縁性窒化物層９５が除去されて厚い酸化物層９７に置換される。酸化物層は約１５００オングストロームの厚さを有し、低電圧トランジスタのポリゲートを覆って延在する。
【００２４】
図１５において、酸化物はポリスペーサ９１および９３を含むメサ領域上以外から除去される。スペーサの各側部にイオン注入が行なわれ、それぞれのポリスペーサ１０１および１０３からやや離れて、またはスペーサのやや下方に、軽くドープされたＮ型材料の表面下ソースおよびドレイン領域１０１および１０３を形成する。同様の領域が、メサ６４の両側からやや離れて形成される。メサ６４の両側の表面下領域の導電型とは反対の、Ｐ型イオンがメサ６６のいずれの側にも注入される。これにより、低電圧ＰおよびＮ型トランジスタの形成が可能になる。図１６において、新しい窒化物層１０９がすべてのトランジスタを覆って堆積される。
【００２５】
図１７において、低電圧トランジスタ領域において窒化物がエッチングされ、ポリゲートであるメサ６４の対向する側部上に窒化物スペーサ１１１および１１５を残すのがわかるであろう。同様に、窒化物スペーサ１１７および１１９は別のポリゲートであるメサ６
６のいずれの側にもある。低電圧トランジスタはここでソースおよびドレイン電極を備えて完全に形成される。ソースおよびドレインは基板における注入領域である一方、各トランジスタに対するゲートは基板上方のポリシリコンメサ構造である。窒化物１０９はポリゲート６２およびポリスペーサ９１および９３の上方に残る。
【００２６】
図１８において、ポリシリコンスペーサ９１が、垂直方向に延在するトンネル酸化物によってポリゲート６２から絶縁され、かつ水平方向に延在するトンネル酸化物により基板５７から絶縁される、フローティングスペーサであることがわかる。ソース領域であるドープされた表面下領域１０１は、フローティングスペーサ９１にトンネル酸化物を介して電荷を伝達することができ、適切な電圧電位をゲート６２上に印加して電荷をフローティングスペーサ上に操作することにより、ここで電荷が保持される。フローティングスペーサを放電するためには、ポリゲート６２は、ソース１０１に戻る電荷のトンネリングを引起こす反対の電圧となる。ソースおよびドレイン領域１０１および１０３に与えられるタイミング信号は、スペーサ９１および９３のどちらが読出または書込されるべきかを決定する。
【００２７】
図１９において、絶縁性ＴＥＯＳ層１２１がウェハを覆って堆積されるが、メモリ領域からはエッチングされ、低電圧トランジスタ上にＴＥＯＳ層を残す。
【００２８】
図２０において、厚い窒化物層１２３が、メモリセル領域においてＴＥＯＳ層１２１および窒化物層１０９を含むウェハ全体を覆って堆積される。開口１２５がゲート６２を中心とする窒化物層に切開される。
【００２９】
図２１において、窒化物層１２３が除去されてポリシリコン層１２７によって置換されるのがわかるが、これは開口１２５を充填し、それによりポリシリコンゲート６２と接触するゲート電極を形成する。層１２７に、そして開口１２５へと伝達される供給電圧が、ソース１０１またはドレイン１０３に与えられる電圧に依存して、ポリスペーサ９１および９３上に電荷の読出または書込を行なうためにゲート６２に転送される。ポリシリコン層はまた、低電圧領域におけるＴＥＯＳ層１２１をも覆って延在する。次に、ポリシリコンが、メモリセルのみを覆って存在するようにメモリセル領域において整形される。ポリシリコンおよびＴＥＯＳは完全に低電圧領域から除去され、それにより各々が基板上方に窒化物スペーサ１４０を備えたゲート６４および６６を残す。低電圧トランジスタが完全に形成される。同様に、メモリセルトランジスタは、トンネル酸化物によりポリスペーサ９１および９３から分離されたポリシリコンゲート６２を備えて完全に形成される。酸化物の層はポリスペーサ９１および９３の上方に延在し、窒化物１３１および１３３の部分的な層はそれぞれポリスペーサ９１および９３を覆って延在する。部分的なポリ層１２７は、ワード線電圧がコントロールゲートに与えられるように領域１２５でコントロールゲートと接触する。ディジット線信号は上述のようにポリシリコンスペーサ９１および９３に与えられる。
【００３０】
動作においては、図１を参照して、低電圧トランジスタ２３および２４は、線２７および２７上の反対の位相クロックパルスによって活性化され、バイアス電圧ＶSSおよびＶSSが線１３および１４に沿ってメモリセルのソースおよびドレイン電極に交互に与えられることを可能にする。同時に、ワード線３１は、プログラミングまたは読出電圧ＶPPを、線３１に沿って選択トランジスタ３３に与える。アレイ１１の全体が、２ビットがアレイトランジスタ３３、３５、４３および４５の各々に格納され得るように、同様に動作する。
【図面の簡単な説明】
【００３１】
【図１】この発明のマルチレベル不揮発性メモリセルを用いた、集積回路チップ上のメモリアレイの一部の概略図である。
【図２】図１に示されるマルチレベル不揮発性メモリセルの電気的概略図である。
【図３】図５の線３−３に沿った、セルのシリコンプロセス作製において構成された、図２に示すマルチレベル不揮発性メモリセルの側部断面図である。
【図４】図５の線４−４に沿った、セルのシリコンプロセス作製において構成された、図２に示すマルチレベル不揮発性メモリセルの別の側部断面図である。
【図５】メモリセルのシリコンプロセス作製において構成された、図２に示すマルチレベル不揮発性メモリセルの上面図である。
【図６】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図７】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図８】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図９】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図１０】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図１１】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図１２】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図１３】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図１４】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図１５】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図１６】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図１７】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図１８】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図１９】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図２０】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図２１】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図２２】図１に示され同時に作製されるメモリセルおよび２つの補助トランジスタのシリコンプロセス製作におけるステップの側部断面図である。
【図１】
2006511940.tif 000004
【図２】
2006511940.tif 000005
【図３】
2006511940.tif 000006
2006511940.tif 000007
【図６】
2006511940.tif 000008
【図７】
2006511940.tif 000009
【図８】
2006511940.tif 000010
【図９】
2006511940.tif 000011
【図１０】
2006511940.tif 000012
【図１１】
2006511940.tif 000013
【図１２】
2006511940.tif 000014
【図１３】
2006511940.tif 000015
【図１４】
2006511940.tif 000016
【図１５】
2006511940.tif 000017
【図１６】
2006511940.tif 000018
【図１７】
2006511940.tif 000019
【図１８】
2006511940.tif 000020
【図１９】
2006511940.tif 000021
【図２０】
2006511940.tif 000022
【図２１】
2006511940.tif 000023
【図２２】
2006511940.tif 000024
【手続補正書】
【提出日】平成17年2月9日(2005.2.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
横型電荷格納領域を備えたマルチレベル不揮発性メモリトランジスタであって、
活性領域において間隔をあけたソースおよびドレイン領域を備えた活性領域を有する半導体基板と、
前記ソースおよびドレイン領域間で前記基板を覆って配置される第１の絶縁層と、
前記第１の絶縁層を覆って配置されかつ対向するサイドウォールを有するポリシリコンゲートと、
前記サイドウォールに隣接するがこれらおよび前記基板からトンネル酸化物によって分離される前記ポリシリコンゲートの対向する側部で間隔をあけた電荷格納領域として機能する１対のポリシリコン縦型スペーサと、
前記縦型スペーサおよび前記ポリシリコンゲートを覆うことにより、前記スペーサを電気的フローティング構造とする第２の絶縁層と、
前記第２の絶縁層を覆いかつ前記第２の絶縁層における開口を介して前記ポリシリコンゲートに接触する導電層とを含み、前記導電層は電圧源と関連付けられ、それにより前記ポリシリコンゲートをコントロールゲートとして機能させ、メモリトランジスタはさらに、
前記ソースおよびドレイン領域のうちの一方に次いで他方に交互に電圧レベルを与えるためのタイミング手段を含み、それにより前記ポリシリコン縦型スペーサの各々に、導電層に与えられる電圧と協働して独立的に読出または書込が行なわれる、メモリトランジスタ。
【請求項２】
請求項１に記載のメモリトランジスタであって、同一のメモリトランジスタのアレイ内に場所決めされ、前記導電性ゲート電極層はアレイのワード線を規定し、前記ソースおよびドレイン領域はアレイのビット線に接続される、請求項１に記載のメモリトランジスタ。
【請求項３】
横型電荷格納領域を備えたマルチレベル不揮発性メモリトランジスタを作製する方法であって、
対向するサイドウォールを有しかつ第１の絶縁層によって半導体基板から分離される、ポリシリコンゲートを規定するステップと、
前記ポリシリコンゲートの対向するサイドウォールに隣接しかつトンネル酸化物によってそれらおよび前記基板から分離される、１対のポリシリコン縦型スペーサを規定するステップと、
前記基板にソースおよびドレイン領域を規定するステップとを含み、前記ソースおよびドレイン領域の各々は前記１対のスペーサのうちの１つに隣接してそれと電荷トンネリング伝達を行ない、方法はさらに、
前記スペーサが電荷格納領域として機能する電気的フローティング構造を形成するよう、前記ポリシリコンゲートおよび前記スペーサを第２の絶縁層で覆うステップと、
前記第２の絶縁層を覆いかつ前記第２の絶縁層における開口を介して前記ポリシリコンゲートに接触する導電ゲート電極層を規定するステップとを含み、
前記ソースおよびドレイン領域のうちの一方に次いで他方に交互に前記導電ゲートに対して電圧レベルを与えることにより、電荷は前記縦型スペーサの各々において独立して格納され得る、方法。
【請求項４】
前記メモリトランジスタの前記導電ゲート電極層を規定すると同時に、低電圧ＭＯＳトランジスタのゲートを形成するステップによりさらに規定される、請求項３に記載の方法。
【請求項５】
前記メモリトランジスタに対する活性領域が第１の方向に延在する平行なストライプの対で形成され、前記メモリトランジスタのすべての絶縁および導電構造が、前記第１の方向に直交する第２の方向に延在する平行なストライプで形成される、ストライプ状のメモリトランジスタのアレイを形成するステップによりさらに規定される、請求項３に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
動作においては、図１を参照して、低電圧トランジスタ２３および２４は、線２７および２９上の反対の位相クロックパルスによって活性化され、バイアス電圧ＶSSおよびＶSSが線１３および１４に沿ってメモリセルのソースおよびドレイン電極に交互に与えられることを可能にする。同時に、ワード線３１は、プログラミングまたは読出電圧ＶPPを、線３１に沿って選択トランジスタ３３に与える。アレイ１１の全体が、２ビットがアレイトランジスタ３３、３５、４３および４５の各々に格納され得るように、同様に動作する。


【国際調査報告】
2006511940.tif 000025
2006511940.tif 000026