(57)【要約】金属酸化膜半導体の製造方法である（５００）。金属酸化膜半導体のゲート構造がエッチングされる（５１０）。ＮＯ又はＮ２Ｏである窒素含有ガスが生成され、金属酸化膜半導体に流す（５００）。  プレインプラント膜（６２０）がゲート構造のエッジに成長される。プレインプラント膜は、エッチングプロセスがもたらすゲートスタックエッジの損傷を修復する。実質的に膜は窒化シリコンである。有利にも、そのような膜は従来のsilica oxide膜よりも薄い。より薄い膜は、トンネル酸化膜の不均一さに、有害に起因しない。不均一なトンネル酸化膜は、ゲートとチャネル間に均一でない電界をもたらす。均一でない電界は、多くの悪影響を持つ。有利にも、本発明の実施形態は、ゲートスタックエッジの欠陥を修復することで、従来技術の欠点を克服する。この新たな方法で、ゲートスタックエッジの欠陥が、金属酸化膜半導体デバイスの電気的性質に有害な結果をもたらすことなく、修復される。  この用途に、新たなシリカ酸化膜を応用することにより、薄い修復膜が成長できる。有利にも、本発明の実施形態を用いて製造された半導体は、小型プロセスの加工寸法を用いており、その結果、より密集した半導体デバイスアレイをもたらし、そのようなデバイスの低価格をもたらし、また、本明細書に解説している改良を実現した者たちに対して、競争上の優位性を実現している。
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【特許請求の範囲】
【請求項１】
金属酸化膜半導体を製造する方法であって、
前記金属半導体のゲート構造をエッチングするステップ（５１０）と、
窒素含有ガスを前記金属酸化膜半導体に流すステップ（５２０）と、
前記ゲート構造のエッジにプレインプラント膜を成長させるステップ（５３０）と、を含む方法。
【請求項２】
前記プレインプラント膜（６２０）の厚みが６０オングストローム未満である、請求項１記載の金属酸化膜半導体を製造する方法。
【請求項３】
前記窒素含有ガスが、実質的にＮＯである、請求項１記載の金属酸化膜半導体を製造する方法。
【請求項４】
前記窒素含有ガスが、実質的にＮ２Ｏである、請求項１記載の金属酸化膜半導体を製造する方法。
【請求項５】
前記成長ステップの後に、ソース領域にインプラントを行うステップを更に含む、請求項１記載の金属酸化膜半導体を製造する方法。
【請求項６】
前記プレインプラント膜（６２０）が窒素を含む、請求項１記載の金属酸化膜半導体を製造する方法。
【請求項７】
前記プレインプラント膜（６２０）が、実質的に窒化シリコンである、請求項６記載の金属酸化膜半導体を製造する方法。
【請求項８】
ゲートスタックのエッジの欠陥を修復する方法であって、
ゲートスタックエッジの欠陥を有するウエハを炉に入れるステップと、
前記ゲートスタックに窒素含有ガスを流すステップと、
前期エッジの欠陥を修復するために、前記ゲート構造のエッジにプレインプラント膜（６２０）を成長させるステップ、を含む方法。
【請求項９】
前記プレインプラント膜（６２０）の厚みが６０オングストローム未満である、請求項８記載のゲートスタックエッジの欠陥を修復する方法。
【請求項１０】
前記成長ステップ後に、ソース領域にインプラントを行うステップを更に含む、請求項８記載のゲートスタックエッジの欠陥を修復する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サブミクロンの金属酸化膜半導体の設計及び製造に関する。更に具体的には、本発明の実施形態は、侵食を低減するために、窒素酸化を提供する。
【背景技術】
【０００２】
フラッシュメモリは多くの望ましい特徴を持つ半導体コンピュータメモリの一種である。読み出し専用メモリ（ＲＯＭ）のように、フラッシュメモリは不揮発性のメモリであり、これは、メモリのコンテンツが安定しており、電力を加えることなくコンテンツが保持されることを意味する。
【０００３】
フラッシュメモリデバイスは、電子デバイスマーケットにおいて、幅広い商業的成功を収めている。ＲＯＭに対して、フラッシュメモリの大きな利点は、フラッシュのメモリコンテンツがデバイスの製造後に変更できる点である。フラッシュメモリは、デスクトップコンピュータ、携帯電話、ハンドヘルドコンピュータなどの、様々なコンピュータに広く受け入れられている。フラッシュメモリはまた、デジタルカメラや“ＭＰ３”プレイヤーなどの携帯デジタルミュージックプレイヤーにも幅広く使用される。
【０００４】
ダイレクトフラッシュストレージ用途に加えて、ビデオカメラなどでは、フラッシュベースのストレージデバイスが、ハードドライブとしても周知の回転磁気ディスクに、多くのアプリケーションにおいて取って代わっている。ハードドライブと比較して、フラッシュは非常に丈夫で、静か、低電力であり、かつ、ある程度の密度を有することから 、そのようなフラッシュベースのデバイスが、同等のハードドライブよりも小型でありうる。
【０００５】
図１に、従来技術において周知の、金属酸化膜半導体（ＭＯＳ）メモリセル１０を示す。領域１４はメモリセル１０に対するドレイン及び／あるいはソース領域である。それらの領域は、ソース及び／あるいはドレインとして交互に使用されうる。制御ゲート１６はメモリセル１０の動作を制御するために使用される。チャネル領域１７はソース／ドレイン領域１４間に形成される。加工寸法１８は、特定の半導体プロセスにより生成されうる最小加工の公称寸法である。このタイプのメモリセルでは、ゲート１６の幅と、チャネル１７の長さは、一般に、加工寸法に略相当する。
【０００６】
メモリセル１０は、２つの一般型の非揮発性メモリである、“浮遊ゲート”セル、あるいは窒化物読取専用メモリ（ＮＲＯＭ：nitride read only memory）セル、の一方でありうる。浮遊ゲートセルでは、ゲートスタック層１２Ｂは一般に導電性のポリシリコンである。層１２Ａ及び１２Ｃは、通常、浮遊ゲートと呼ばれる、ゲート層１２Ｂを絶縁する、すなわち“浮遊する”絶縁材料である。浮遊ゲートセルには、層１２Ａが通常“ＯＮＯ”として周知の、酸化物、窒化物及び酸化物が３重に積み重なった“トリプルスタック”のものもある。層１２Ｃは通常、トンネル酸化物層と呼ばれる。浮遊ゲート１２Ｂはメモリセル１０のストレージエレメントである。
【０００７】
シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ：Silicon Oxide Nitride Oxide Silicon）は、別の一般的なフラッシュメモリセルの一種である。ＳＯＮＯＳスタックはゲート誘電体スタックであり、また、ポリシリコンの単層、トリプルスタックＯＮＯ（酸化物−窒化物−酸化物）ゲート誘電体層及びＭＯＳチャネル１７を有している。ＯＮＯ構造はトンネル酸化物１２Ａ、窒化物のメモリストレージ層１２Ｂ、及びブロッキング酸化物層１２Ｃを有している。
【０００８】
一般にフラッシュメモリデバイスは、セル１０などの、行−列配列された多くの個別セルのアレイとして構成される。一般に、図１の制御ゲート１６などの、各行のセルの制御ゲートは、一連のワード線に接続されており、これにより、対応するワード線を選択することによりアクセスされうる、個々のセルの行が形成される。同様に、領域１４などの、各列のセルのソース及び／あるいはドレインは、一連のビット線に接続されており、これにより対応するビット線を選択することによりアクセスされうる、個々のセルの列が形成される。
【０００９】
メモリセル１０に格納されたビットを読み出すときは、ワード線に約４．５Ｖの読出し電圧をかけるとともに、ビット線を接地する。ノード１４Ａ（領域１４の“左”）はセルに対するソースとして機能する。また、ドレインとして機能するノード１４Ｂから接地されたビット線を通って、ノード１４Aへ電流が流れる。ビット線に接続されるセンシングロジックは、ビットがセル１０に格納されているかどうかを判断するために、（浮遊ゲート層１２Ｂに格納された電荷量により影響を受ける）電流の大きさを解釈することができる。
【００１０】
メモリセル１０にビットを書き込む（あるいはプログラムする）ときは、ワード線に約９．５Vのプログラミング電圧をかけ、ドレインに約５Vのバイアス電圧をかけ、ソースを接地する。電流はワード線からノード１４Aを通って、ビット線へ供給される。電流はゲートスタックの浮遊ゲート層１２Ｂに、電荷のホットキャリア注入をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
メモリデバイスの製造者達は、より低価格でより多くのメモリを作るために、挑戦し続けている。低価格メモリを実現するために導入されている主要な手法は、業界全体で継続している、半導体の加工寸法の縮小である。信号線やトランジスタなどの加工を小さくすることにより、より多くのメモリデバイスが所定のダイ領域に設けられ、生産コストが更に低下する結果となっている。
【００１２】
フラッシュメモリデバイスなどの最新の集積回路、ＩＣは、数百万ものプロセス段階を経て組み立てられる、複雑な多重層構造からなる、数百万から数億ものデバイスを有している。ゲートスタック（１６、１２Ａ、１２Ｂ及び１２Ｃ）などのこれらの構造は、ウエハとしても周知のシリコン基板に繰り返し薄膜の蒸着及びパターニングを施すことにより形成される。
【００１３】
例えば、ウエハの表面上の構造は、ウエハ全体にポリシリコンを蒸着し、その後、フォトレジストとして周知の、感光性のポリマ層を塗布することにより形成される。フォトレジストが塗布されたウエハに、通常は紫外線光の狭帯域である、水銀ランプなどからの光源を照射する。ウエハに照射パターンを生成している光からウエハ部分を保護するために、マスクが使用される。光エネルギーが、フォトレジストの化学的性質を変更する。次に現像液が使用され、光源が照射された領域のフォトレジストが除去される。この順序だったステップは、フォトリソグラフィとして周知である。
【００１４】
その後、フォトレジストにより保護されていない材料をエッチングすることにより、残っているフォトレジストのパターン（マスクパターン）が、下の膜に再現される。その後のプロセスステップでは、フォトレジストが化学的に除去される。
【００１５】
図２Ａから図２Ｄに、従来技術で周知の浮遊ゲートメモリセル１０のゲートスタックを形成するための模範的なフォトリソグラフィを例示する。図２Ａでは、トンネル酸化物層２１２Ｃがウエハ２１０に、従来の方法により成長されている。ポリシリコン層２１２Ｂはトンネル酸化物層２１２Ｃに蒸着されている。ＯＮＯスタックでありうる層２１２Ａが設けられ、また、ポリシリコン層２１２Ａは蒸着されている。層２１２Ａ、２１２Ｂ、２１２Ｃ及び２１６がウエハ２１０の大部分を覆っている点に留意すべきである。
【００１６】
次にフォトレジスト層２２０が、既述の層に蒸着される。図２Ｂでは、光エネルギーがフォトレジスト層２２０に向けられている。マスク構造２３０は、一部の領域をブロックし、フォトレジスト層２２０が光エネルギー２４０を受けないようにしている。
【００１７】
図２Ｃでは、フォトレジストが現像されている。光エネルギー２４０を受けた（光エネルギー２４０が照射された）フォトレジスト領域が、現像プロセスにより除去される。続いてウエハ２１０にエッチングプロセスが施される。上述の通り、エッチングプロセスは、フォトレジスト材料が存在しない材料を除去する。エッチングと、エッチングに続いて、残っているフォトレジスト材料を除去した後に、メモリセル１０の実質的な部分が形成される。
【００１８】
一般に、最小加工寸法１８に略相当するゲート長は、金属酸化膜半導体、ＭＯＳ、デバイスの最もクリティカルな加工の一つである。例えば、ゲート長は一般に、チャネル領域１７などのチャネル長を決定する。ＭＯＳデバイスの電界トランジスタが、“オン”の状態にある場合、ドレインとソース間に電流を通す。ドレインとソース間の距離が短いほど、電子あるいは“正孔”などの電荷担体が移動しなければならない距離は短くなる。一般に、電荷担体は同一材料において一定の速度で移動する。（速度は様々な種類の材料や、様々な種類の電荷担体により変わる）。従って、短チャネルは速い、すなわち高速のトランジスタを生成する。短チャネルはまた、半導体デバイスのサイズを有利にも縮小し、これにより、半導体デバイスのアレイ密度を高める。通常は設計により変化するが、ある程度までは、速いトランジスタに対応する短チャネルは望ましいものと考えられる。しかしながらチャネルが短くなりすぎると、デバイスには“短チャネル効果”として周知の好ましくない現象が生じる。
【００１９】
チャネル長が短くなるにつれ、トランジスタを作動させるのに必要な電圧であるしきい値電圧が小さくなり始め、リーク電流が増える。これらの効果は半導体技術では、“短チャネル効果”と一般に呼ばれている。リーク電流の増加はフラッシュメモリデバイスではとりわけ厄介である。その理由は、フラッシュは電力を加えることなく情報を保持できるという性能によって、携帯電話などの非常に低電力の応用に幅広く受け入れられているからである。リーク電流の増加により、フラッシュデバイスの全消費電力と、フラッシュデバイスを使用している製品に著しい悪影響を及ぼしうる。
【００２０】
図３に従来技術において周知の、ゲートスタックエッチングの、２つの共通の結果を例示する。領域３１０はポリシリコン層１２Ｂの一部を表しており、層１２Ｂはオーバーエッチングにより、及び／あるいはプラズマエッチングからの紫外線照射による損傷により、下の部分がカットされている。領域３２０はエッチングプロセスに関連する、ウエハ基板２１０と同様の損傷である。領域３１０及び３２０の高さは、２から１０オングストロームなどである。一般に、領域３１０及び３２０はゲート構造のエッジに発生し、多くの場合、ゲートエッジあるいはゲートスタックエッジの欠陥と呼ばれる。そのような欠陥はトンネル酸化膜の信頼性問題を引き起こす。ゲートエッジにおいて損傷を受けた酸化物を低減する、あるいはなくすために、エッチプロセスの後にゲート酸化プロセスが導入されている。一般にポストゲートエッチ酸化は、ゲートエッジにおいて酸化物の質を高めるのに、非常に効果的である。
【００２１】
残念なことに、加工寸法１８が例えば約０．３ミクロンやそれ以下などにまで縮小されるにつれて、ポストゲートエッチ酸化プロセスが、酸化物の侵食問題を引き起こしうる。更に具体的には、ゲートエッジにおいて厚くされた酸化物は、トンネル酸化物の全体の長さが縮小するにつれ、トンネル酸化物の長さに占める比率が大きくなっていく。領域３１０や３２０などのトンネル酸化物の欠陥により、均一でないトンネル酸化物が生成される。更に具体的には、トンネル酸化物層は、その長さや幅の厚みが異なるものである。均一でないトンネル酸化物は、浮遊ゲート１２Ｂなどと、チャネル領域２１０などとの間に、均一でない電界を次々と生成する。浮遊ゲートとチャネル領域との間の均一でない電界が、メモリセルアレイの消去動作中に、受け入れ難いほど広幅のしきい値電圧分布を生成する。
【００２２】
図４は浮遊ゲートメモリセルのアレイに対する２種類のしきい値電圧分布グラフ４１０である。Ｘ軸は消去しきい値電圧を表し、Ｙ軸は指示された消去しきい値電圧を示すアレイからのセル数を表している。分布４２０はうまく構成されたセル対応する消去しきい値電圧の、望ましい“タイトな”分布である。分布４３０は、トンネル酸化物の欠陥、例えばチャネルに関して均一ではないトンネル酸化物、を含むセルに対応する消去しきい値電圧の望ましくない“広幅な”分布である。
【００２３】
分布４３０により説明されているような消去しきい値電圧の広幅分布は、フラッシュメモリデバイスのオペレーションに悪影響をもたらす。例えば、消去しきい値電圧が分布４３０の領域４４０にあるセルは、消去が非常に遅いか、全く消去しない。消去しきい値電圧が分布４３０の領域４５０にあるセルは、消去が非常に速い。消去が速いセルは、セル１０（図１）のソースあるいはドレイン領域などのビット線に非常に多くの電流が流れるといった望ましくない結果である、“コラムリーク”（column leakage）の原因になる。”コラムリーク”の極めて有害な結果というのは、セルが消去されていない場合であっても、消去されているように見えることである 。フラッシュメモリセルを消去できる点が、フラッシュメモリデバイスの利点には不可欠であるので、消去表示が誤っていることがデバイスの故障の原因になる。
【００２４】
従来、そのような損傷は、半導体ウエハのアニーリングとして周知の、熱サイクルにより除去される。更に、多くの場合、領域３１０などのギャップ・欠陥を埋めるために、新たなシリコン酸化物が成長した。従来、酸化物やＳｉＯ２、とりわけ、ゲートスタックエッジの欠陥を修復する酸化物が、流通している純酸素分子、Ｏ２内で成長される。
ゲートスタックエッチング後の、酸化膜を成長させるこのステップは、プレインプラント酸化（インプラント前の酸化）として一般に説明される。（インプラントは、例えばソース／ドレイン領域１４を形成する、次のステップである。）
【００２５】
純酸素における成長酸化物の周知の特徴は、通常はこの技術では、約７５オングストローム未満の酸化物層は生成できないことである。一般的な従来のプレインプラント酸化物は、例えば厚みは７５から１００オングストロームである。厚みが約７５オングストローム未満のプレインプラント 酸化物は、ゲートスタックエッジの欠陥を十分に修復しない。
【００２６】
残念ながら、加工寸法１８が、０．３ミクロンやそれ以下などまでに縮小されると、厚みが７５から１００オングストロームの、プレインプラント酸化膜は、トンネル酸化膜の不均一さの原因となる。その結果、そのような酸化物は、消去しきい値電圧分布を改善させることはない。むしろそのような酸化膜が、そのような分布の広幅化の原因となってしまう。
【００２７】
半導体プロセスの設備は非常に高額である。注入や拡散、エッチングなどの基本的な半導体のプロセスステップは、長期にわたる開発と、大規模な認定試験を要求する。新たな製造プロセスの導入には、半導体製造業者側に相当の資金を要求する。製造業者は新たな製造プロセスを導入するために、プロセスライブラリやプロセスフローを変更あるいは全体的に改良する必要がある。加えて、製造ラインの改良には、金銭的な意味においても、また、改良を実施するのに必要とされる時間に起因する機会費用的という意味においても、いずれも非常にコストがかかる。結果的に、ゲートスタック酸化物に対する損傷を修復するための解決策には、いずれも、十分に確立されている道具や技術を改良する必要がなく、既存の半導体プロセスや設備と互換性があることが必要とされる。
【００２８】
従って、ゲートスタック酸化物に対する損傷を修復することが求められている。更に、広幅の消去しきい値電圧分布の原因にならない、フラッシュメモリデバイスのゲートスタック酸化物を修復する必要性がある。また更に、十分に確立されている道具や技術を改良せずに、既存の半導体プロセス及び設備を用いて、上述の必要性を実現する必要性がある。
【課題を解決するための手段】
【００２９】
本発明の実施形態は、ゲートスタック酸化物の損傷を修復する方法を提供する。本発明の更なる実施形態は、広幅のしきい値電圧分布を引き起こすことなく、フラッシュメモリデバイスのゲートスタック酸化物を修復する方法を提供する。本発明の更なる実施形態は、十分に確立されている道具や技術を改良せずに、既存の半導体プロセスと設備を用いて実現されるべき上述の解決法を提供する。
【００３０】
金属酸化膜半導体を製造する方法が開示されている。金属酸化膜半導体のゲート構造がエッチングされる。ＮＯあるいはＮ２Ｏなどの窒素含有のガスが作られ、金属酸化膜半導体を流れる。プレインプラント膜をゲート構造のエッジに成長させる。プレインプラント膜は、エッチングプロセスにより生じたゲートスタックエッジに対する損傷を修復する。膜は実質的に窒化シリコンである。そのような膜は、従来のシリカ（silica oxide）膜よりも薄いという利点を有する。
膜をより薄くすることで、トンネル酸化物の不均一化という有害な現象の促進はされなくなる。トンネル酸化物が均一になっていないと、ゲートとチャネル間に均一でない電界をもたらされる。均一でない電界は多くの悪影響を与える。本発明の実施形態は、ゲートスタックエッジの欠陥の修復において、従来技術の欠点を克服するという利点を有するものである。
【００３１】
この新たな手法では、ゲートスタックエッジの欠陥が、金属酸化膜半導体デバイスの電気的性質に有害な結果をもたらすことなく、物理的に修復される。シリカ酸化膜をこの用途に新たに応用することにより、薄い修復層が成長できる。そのような薄膜は、トンネル酸化物層に対して、不均一な不連続の一因とはならないという利点を有する。本発明の実施形態を用いて製造された半導体は、より小さいプロセスフィーチャサイズを用いることができ、その結果、より密度の高い半導体デバイスアレイをもたらし、そのようなデバイスに対して低価格をもたらし、また、本明細書に解説している改良を実現した者たちに対して、競争上の優位性を実現するという結果をもたらすという利点が得られる。
【発明を実施するための最良の形態】
【００３２】
以下の本発明の詳細な説明では、侵食を低減するための窒素酸化や、様々な特定の詳細が、本発明を完全に理解するために提供されている。しかしながら、当技術の当業者には、本発明がこれらの特定の詳細なしに、あるいは、これと等価で実施されうることが分かるであろう。他の実例では、周知の方法、手順、コンポーネント、及び回路は、本発明の態様を不必要に曖昧なものにしないために、解説されていない。
【００３３】
“酸化”及び類似する形式の用語は、化学分野においてより正確に使用されるよりもむしろ、半導体技術の用語の使用と一致することを目的として使用されている。半導体技術において、“酸化物”及び“酸化”は材料、及び、酸化に類似した方法を介して、そのような材料を生成するプロセスを表す。例えば、二酸化シリコン、“酸化物”、が酸素雰囲気において高温で炉にて成長されるならば、例えば一酸化二窒素雰囲気などで同様の温度で同様の炉にて成長された窒化シリコンもまた“酸化物”と呼ばれる。
同様に、トンネル酸化物などの、従来のようにシリカを含む層に類似した機能を有する材料層は、厳密に言えば酸素を含んでないが、一般に酸化物層とも呼ばれる。
【００３４】
本発明の実施形態は、フラッシュメモリデバイスの設計及び製造の観点から解説されている。しかしながら、当然のことながら、本発明の実施形態は、電子設計やオペレーションの他の分野に利用されうる。
【００３５】
エッチングプロセスにより生じたゲートスタックエッジの欠陥を修復する従来のプロセスは、ウエハ表面に“酸化物”（シリカ、ＳｉＯ２）層を成長させることである。プロセスには、ウエハを炉に入れ、しばらくの間ウエハに分子酸素（Ｏ２）を流すことを含む。この酸化物層は一般に、半導体の他の酸化物層とは異なる。顕著な相違点は、ほとんどの酸化物層が実質的に平坦すなわちプレーナーな状態であり、ウエハ表面に対し、平行であることである。酸化物の“修復層”は、ウエハ表面に対し垂直な半導体デバイスの垂直エッジ沿いに成長させる、コンフォーマルコーティングと共通点がある。当然のことながら、これは例示的な相違点であり、相違点の定義ではない。
【００３６】
酸化物層は、熱及び酸素の影響下でシリコン基板から成長する。先述の通り、この従来プロセスは、最小膜厚が約７５オングストロームあるいはそれ以上である酸化物膜を成長させる。しかしながら、ゲート長が約０．３ミクロン未満の新たな半導体に対しては、７５オングストロームのシリカ層は厚すぎその結果、チャネルを通して均一でないトンネル酸化物をもたらす。
【００３７】
図５に本発明の実施形態による、金属酸化膜半導体を製造する方法５００を例示する。
【００３８】
ステップ５１０において、金属酸化膜半導体のゲート構造がエッチングされる。一般にエッチングはプラズマによるボンバード処理を介して実施される。プラズマエッチングは物理スパッタリング、シングルケミカルアタック、エネルギーイオンにより引き起こされるエネルギーアタック、及びサイドウォールのイオン支援型保護による、選択的なケミカルアタックなどを含む、様々なメカニズムを通して発生する。エッチングの最後は材料の除去である。残っている層がゲートスタックを形成する。
【００３９】
ゲートスタックエッチングにおいて望ましくない結果は、トンネル酸化膜層に対する損傷である。そのような損傷を阻止することは、商業的に可能であると証明されてはいない。結果として、ほとんどの半導体製造業者たちは、一般の製造プロセスの流れにおいて、そのような損傷を修復するプロセスステップを組み込んでいる。
【００４０】
ステップ５２０では、窒素含有のガスが金属酸化膜半導体、一般にウエハの一部、に流通される。分子酸素を流す従来技術の方法と違って、酸化窒素、ＮＯ、あるいは一酸化二窒素、Ｎ２Ｏなどの窒素含有のガスが使用される。
【００４１】
ステップ５３０では、プレインプラント膜がゲート構造のエッジに成長される。成長雰囲気に窒素が存在するために、膜は実質的にＳｉＯ２ではなく、窒素を含む。更に具体的には、プレインプラント“酸化物”層は実質的に窒化シリコンである。窒化シリコンは、シリカよりも成長が遅く、その結果、より優れたプロセス制御能力をもたらすという利点を有する。その結果、プレインプラント膜は、シリカと比較して、窒化シリコンとして更に薄い層に成長されるという利点が得られる。更に具体的には、厚みが６０オングストローム未満の、例えば、５０から２５オングストロームの窒化シリコン膜も、商業的に実現可能である。そのような厚みは、有害な結果をもたらすことなく、ゲートスタックエッジの欠陥を修復できることを実証している。
【００４２】
窒化シリコンの更なる利点は、窒化シリコンの誘電定数（７）がシリカの誘電定数（３．９）よりも高いことである。誘電定数が高いことで、ゲートスタックエッジの欠陥において失われたシリカを窒化シリコンが置換している領域において、リーク電流を減らすことができる。
【００４３】
図６に本発明の実施形態による浮遊ゲートメモリセル６５０部を例示する。浮遊ゲートメモリセル６５０は、基板２１０、トンネル酸化膜１２Ｃ、及び浮遊ゲート１２Ｂを有している。図３（従来技術）に例示しているように、浮遊ゲート１２Ｂの部位は、エッチングプロセスにより損傷を受けている。上述したプロセス５００などにより、ゲートスタックのエッチング損傷を修復するプロセスの後、プレインプラント膜６２０が浮遊ゲートメモリセル６５０のゲート構造のエッジに成長される。一般に、プレインプラント膜は、エッチングプロセスにより露出された基板２１０部も覆う。
【００４４】
図３に示されるように、エッジの欠陥３１０に対応する領域６３０は特に、実質的にプレインプラント膜６２０の成長により埋められる。本発明の実施形態により、プレインプラント膜６２０の成長においては正確に領域６３０を埋めることを必要とすることなく、有益な結果を実現できることが示される。
【００４５】
本発明の実施形態の付加的な有利点として、角６４０などの、基板及びトンネル酸化者の角おいて成長した窒化シリコンは、図１のソースドレイン領域１４（従来技術）などのソース／ドレイン領域を形成するための、後続のインプラントを行う間においてそのような構造の角を保護することが挙げられる。
【００４６】
この新たな手法において、ゲートスタックエッジの欠陥は、金属酸化膜半導体デバイスの電気的性質に有害な結果をもたらすことなく、物理的に修復される。この用途に新たな窒化シリコンを応用することにより、薄い修復層を成長させることができる。そのような薄層においては、トンネル酸化物層の均一でない不連続の一因にはならないという利点が得られる。本発明の実施形態を用いて製造された半導体は、小型プロセスの加工寸法を利用し、その結果、より密集した半導体デバイスアレイをもたらし、そのようなデバイスに対し、低価格が実現し、また、本明細書に解説している改良を実現した者たちに対して、競争上の優位性を実現しているという利点が得られる。
【００４７】
本発明の実施形態は、ゲートスタック酸化物に対する修復方法を提供している。本発明の更なる実施形態は、広幅の消去しきい値電圧分布をもたらさずに、フラッシュメモリデバイスのゲートスタック酸化膜を修復するための方法を提供している。本発明の更なる実施形態は、十分に確立されている道具や技術を改良する必要なく、既存の半導体プロセスや設備を用いて実現される上述の解決法を提供している。
【００４８】
本発明の好ましい実施例、侵食を低減するための窒素酸化がこのように解説されている。本発明は特定の実施形態において解説されているが、本発明はそのような実施形態により限定されるものではなく、むしろ以下の請求の範囲により、解釈されるものである。
【図面の簡単な説明】
【００４９】
【図１】従来技術において周知のメモリセルの説明図。
【図２Ａ】従来技術において周知の、浮遊ゲートメモリセル１０のゲートスタックを形成するための模範的なフォトリソグラフィを例示する説明図。
【図２Ｂ】従来技術において周知の、浮遊ゲートメモリセル１０のゲートスタックを形成するための模範的なフォトリソグラフィを例示する説明図。
【図２Ｃ】従来技術において周知の、浮遊ゲートメモリセル１０のゲートスタックを形成するための模範的なフォトリソグラフィを例示する説明図。
【図２Ｄ】従来技術において周知の、浮遊ゲートメモリセル１０のゲートスタックを形成するための模範的なフォトリソグラフィを例示する説明図。
【図３】従来技術において周知の、ゲートスタックエッチングの２つの共通した結果を例示する説明図。
【図４】浮遊ゲートメモリセルのアレイに対するしきい値電圧の２種類の分布グラフを例示する説明図。
【図５】本発明の実施形態により、金属酸化膜半導体の製造方法を例示する説明図。
【図６】本発明の実施形態による、浮遊ゲートメモリセル部分を例示する説明図。
【図１】
2006505135.tif 000003
【図２Ａ】
2006505135.tif 000004
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【図３】
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【図４】
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【図５】
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【図６】
2006505135.tif 000011
【手続補正書】
【提出日】平成16年12月15日(2004.12.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
金属酸化膜半導体を製造する方法であって、
前記金属半導体のゲート構造をエッチングするステップ（５１０）と、
窒素含有ガスを前記金属酸化膜半導体に流すステップ（５２０）と、
実質的に窒化シリコン（Ｓｉ３Ｎ４）プレインプラント膜を、前記ゲート構造のエッジに成長させるステップ（５３０）と、を含む方法。
【請求項２】
前記プレインプラント膜（６２０）の厚みが６０オングストローム未満である、請求項１記載の金属酸化膜半導体を製造する方法。
【請求項３】
前記窒素含有ガスが、実質的にＮＯである、請求項１記載の金属酸化膜半導体を製造する方法。
【請求項４】
前記窒素含有ガスが、実質的にＮ２Ｏである、請求項１記載の金属酸化膜半導体を製造する方法。
【請求項５】
前記成長ステップの後に、ソース領域にインプラントを行うステップを更に含む、請求項１記載の金属酸化膜半導体を製造する方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
ＵＳ−Ｂ−６  ２００  ８４０は、ホウ素分離とアウトディフュージョン(out diffusion)を防ぎ、ＰＭＯＳデバイスを形成する方法を開示している。パターニングを施したフォトレジスト層をマスクとして使用し、ゲート層とゲート酸化物層をエッチングし、また、フォトレジスト層を除去する。続いて、高速熱酸化と高速熱窒化により、薄い一酸化二窒素（ＮＯ、Ｎ２Ｏ）を成長させる。
ＵＳ−Ｂ−６  ２１１  ０４５は、ゲートを形成するために、窒化したゲート酸化物と、その上のポリシリコン層をパターニングを施し、エッチングするトランジスタゲート構造を形成する方法を開示している。初めに標準の酸化サイクルを用い、続いて窒素ベースのガスを導入して、ポリシリコンの酸化を再度行い、ゲート構造のエッジにおける酸化シリコンインターフェースにおける酸化物が、確実に窒化酸化物であるようにする。
フラッシュメモリは多くの望ましい特徴を持つ半導体コンピュータメモリの一種である。読み出し専用メモリ（ＲＯＭ）のように、フラッシュメモリは不揮発性のメモリであり、これは、メモリのコンテンツが安定しており、電力を加えることなくコンテンツが保持されることを意味する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
図１に、従来技術において周知の、金属酸化膜半導体（ＭＯＳ）メモリセル１０を示す。領域１４はメモリセル１０に対するドレイン及び／あるいはソース領域である。それらの領域は、ソース及び／あるいはドレインとして交互に使用されうる。制御ゲート１６はメモリセル１０の動作を制御するために使用される。チャネル領域１７はソース／ドレイン領域１４間に形成される。加工寸法１８は、特定の半導体プロセスにより生成されうる最小加工の公称寸法である。このタイプのメモリセルでは、ゲート１６の幅と、チャネル１７の長さは、一般に、加工寸法１８に略相当する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
“酸化”という用語は、化学分野においてより正確に使用されるよりもむしろ、半導体技術の用語の使用と一致することを目的として使用されている。半導体技術において、“酸化”は酸化により生成される材料に類似した材料を生成する方法を表す。例えば、二酸化シリコンが一酸化二窒素雰囲気において高温で炉にて成長される場合である。その結果として生じるものが、厳密に言えば酸素を含んでいない材料であっても、このようなプロセスは、“酸化”と呼ばれる。
【国際調査報告】
2006505135.tif 000012
2006505135.tif 000013