(57)【要約】トレンチ・ゲート半導体デバイス（１）を製造する方法であって、本方法は、デバイスの活性トランジスタ・セル領域の半導体本体（１０）中に複数のトレンチ（２０）を形成することを含み、トレンチ（２０）はそれぞれトレンチ底部およびトレンチ側壁を有し、デバイスのゲート・ドレイン容量を低減するためにトレンチ底部におけるゲート絶縁（３３）がトレンチ側壁におけるゲート絶縁（２１）よりも厚くなるようにトレンチ中に酸化シリコン・ゲート絶縁（２１）を設けることを含む。本方法は、トレンチ（２０）を形成した後、（ａ）トレンチ底部およびトレンチ側面に酸化シリコン層（２１）を形成する工程と、（ｂ）トレンチ底部およびトレンチ側壁に隣接してドープ・ポリシリコンの層（３１）を堆積する工程と、（ｃ）トレンチ側壁に隣接するドープ・ポリシリコン（２１）上に窒化シリコン・スペーサ（３２）を形成して、トレンチ底部にドープ・ポリシリコンを露出させる工程と、（ｄ）露出させたドープ・ポリシリコンを熱酸化してトレンチ底部に前記より厚いゲート絶縁（３３）を成長させる工程と、（ｅ）窒化シリコン・スペーサ（３２）を除去する工程と、（ｆ）トレンチ内にゲート導電性材料（３４）を堆積してデバイス用のゲート電極を形成する工程とを含む。トレンチ底部における厚くされたいゲート絶縁（３３）の最終厚さは工程（ｂ）で堆積されたドープ・ポリシリコンの層（３１）の厚さによってうまく制御される。ドープ（好ましくは５ｘ１０１９ｃｍ−３以上）ポリシリコンは低温（好ましくは７００〜８００℃）で迅速に酸化し、その段階でデバイス中に存在する拡散（たとえばｐ本体）注入の危険を低減する。
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【特許請求の範囲】
【請求項１】
トレンチ・ゲート・シリコン半導体デバイスを製造する方法であって、前記方法は、前記デバイスの活性トランジスタ・セル領域の半導体本体中に複数のトレンチを形成する工程と、各トレンチはトレンチ底部およびトレンチ側壁を有し、前記トレンチ底部におけるゲート絶縁が前記トレンチ側壁におけるゲート絶縁よりも厚くなるように前記トレンチ中に酸化シリコン・ゲート絶縁を設ける工程とを含み、前記方法は、前記トレンチを形成した後、
（ａ）前記トレンチ底部および前記トレンチ側壁に酸化シリコン層を形成する工程と、
（ｂ）前記トレンチ底部および前記トレンチ側壁に隣接してドープ・ポリシリコンの層を堆積する工程と、
（ｃ）前記トレンチ側壁に隣接する前記ドープ・ポリシリコン上に窒化シリコン・スペーサを形成して前記ドープ・ポリシリコンを前記トレンチ底部に露出させる工程と、
（ｄ）前記露出させたドープ・ポリシリコンを熱酸化させて前記トレンチ底部に前記厚いゲート絶縁を成長させる工程と、
（ｅ）前記窒化シリコン・スペーサを除去する工程と、
（ｆ）前記トレンチ内にゲート導電性材料を設ける工程とを備えた方法。
【請求項２】
前記工程（ａ）で形成された前記酸化シリコン層上にドープ・ポリシリコンの層を前記工程（ｂ）で堆積し、前記工程（ｄ）において前記窒化物スペーサの下に前記厚いゲート絶縁を成長させる請求項１に記載の方法。
【請求項３】
前記工程（ａ）で形成された前記酸化シリコン層上の前記トレンチ底部および前記トレンチ側壁に窒化シリコン層を形成するさらなる工程（ｇ）を含み、工程（ｂ）が、前記トレンチ底部の前記窒化シリコン層が前記工程（ｄ）の前記厚いゲート絶縁の下方の成長を制限するように、前記工程（ｇ）で形成された前記窒化シリコン層上に前記ドープ・ポリシリコンの層を前記工程（ｂ）で堆積し、前記工程（ｆ）で前記ゲート導電性材料を堆積する前に前記トレンチ側壁から前記窒化シリコン層が除去される請求項１に記載の方法。
【請求項４】
前記工程（ｆ）で前記ゲート導電性材料を堆積する前に前記工程（ａ）で前記トレンチ側壁に形成された前記酸化シリコン層がトレンチ側壁ゲート絶縁として保持される請求項１乃至３の何れかに記載の方法。
【請求項５】
前記工程（ｂ）で堆積した前記ドープ・ポリシリコンが５ｘ１０１９ｃｍ−３ＡｓまたはＰドープ・ポリシリコンよりも大きい請求項１乃至４の何れかに記載の方法。
【請求項６】
前記工程（ｄ）で前記ドープ・ポリシリコンが６５０〜８５０℃の範囲の温度で熱酸化される請求項１乃至５の何れかに記載の方法。
【請求項７】
前記酸化温度の範囲が７００〜８００℃である請求項６に記載の方法。
【請求項８】
請求項１乃至７の何れかに記載の方法によって製造されるトレンチ・ゲート・シリコン半導体デバイス。
【請求項９】
前記デバイスが縦型電力トランジスタである請求項８に記載のデバイス。
【請求項１０】
前記トランジスタ・セルが２ミクロン未満のセル・ピッチを有する請求項９に記載のデバイス。
【請求項１１】
前記デバイスが前記デバイスの活性領域の二次元反復パターンで構成された複数の電気的平行クローズド・トランジスタ・セルを有し、トレンチ・ネットワークが前記トランジスタ・セルの側面に隣接する複数セグメント・トレンチ領域を含み、前記ゲート絶縁が前記トレンチ底部において前記トレンチ側面における前記ゲート絶縁よりも厚い前記トレンチが前記セグメント・トレンチ領域を備えることを特徴とする請求項９または１０に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトレンチ・ゲート半導体デバイスを製造する方法に関する。
【背景技術】
【０００２】
添付図面の図１は縦型ＭＯＳＦＥＴ電力トランジスタ半導体デバイスの略断面図を示す。デバイス１は上部および下部主面１０ａ、１０ｂをもつシリコン半導体本体１０、第１導電型ドレイン領域１１および第１導電型ドレイン・ドリフト領域１２を備える。
【０００３】
図１は１つの完全なトランジスタ・セルＴＣおよびセルＴＣのいずれかの側の隣接トランジスタ・セルの一部分の横方向範囲（セル・ピッチ）を示す。各２つの隣接トランジスタ・セル間の境界でトレンチ２０中に位置する周辺絶縁ゲート構造Ｇの２つの部分が示されている。トレンチ・ゲート構造Ｇはチャネル適合第２反対導電型本体領域２３を通り、ドレイン・ドリフト領域１２中に垂直に延び、レンチ２０の側壁および底部にそれぞれ酸化シリコン・ゲート絶縁２１Ａ、２１Ｂを有し、ゲート絶縁２１Ａ、２１Ｂ内のトレンチ２０中に導電性ゲート材料２２を有する。第１導電型のソース領域２４が上主面１０ａの下の各トランジスタ・セル中にトレンチ・ゲート２１Ａ、２１Ｂ、２２に隣接して存在する。したがって、ソース領域２４およびドレイン・ドリフト領域１２は周辺絶縁ゲート構造Ｇによって与えられるトレンチ・ゲートの側壁に隣接するチャネル適合本体領域２３によって垂直に分離される。これはデバイス１のオン状態で適切なゲート電位がゲート材料２２に印加された場合に縦型導電チャネル２３ａが外壁ゲート絶縁２１Ａに隣接して本体部分２３中に形成され、それによって電流がソース領域２４から導電チャネル２３ａを垂直に通りドレイン・ドリフト領域１２へと各トランジスタ・セル中の通路を流れる。
【０００４】
絶縁領域２５がゲート構造Ｇ上に設けられる。ソース領域２４のすべてに接触するソース・メタライゼーション１８がソース電極Ｓを与えるために絶縁領域２５上の第１主面１０ａ上に設けられる。図示されていないが、トレンチ２０から活性トランジスタ・セル領域の外側の不活性領域における半導体本体１０の上面１０ａへ側壁ゲート絶縁２１Ａを延ばし、ゲート電極を与えるメタライゼーションが接触するこの上面絶縁層へゲート材料２２を延ばすことによって絶縁ゲート構造Ｇへの電気的接続が与えられる。メタライゼーション層１９が、ドレイン電極Ｄを与えるようにドレイン領域１１とのオーム接触を形成する。
【０００５】
図１に示される断面図はトレンチ・ゲート・デバイスについて既知の２つのセル形状の各々に等しく当てはまる。添付図面の図２は１次元反復パターンを有するオープン・セル形状の平面図を示し、トレンチ・ゲートＧ１が平行ストライプであり、各ストライプがオープン・ストライプ形トランジスタ・セルＴＣ１の周辺部におけるデバイスの活性領域にわたって延びる。この場合、図１は図２の線ＩＩ−ＩＩに沿った断面図を示す。添付図面の図３は２次元反復パターンを有するクローズド・セル形状の平面図であり、デバイスの活性領域上のトレンチ・ゲート構造Ｇが閉じられた多角形のトランジスタ・セルＴＣ２を囲み、トランジスタ・セルＴＣ２の側面に隣接するセグメント・トレンチ領域Ｇ２Ｓおよびトランジスタ・セルＴＣ２のコーナに隣接する交差トレンチ領域Ｇ２Ｉを含むトレンチ・ネットワークを備える。この場合、図１はクローズド・セルが正方形である図３の線ＩＩＩ−ＩＩＩに沿った断面図を示す。別の一般的に使用される閉じられた多角形のトランジスタ・セルは六角形であり、その断面図はこの場合も図１に示されるようになるであろう。図２および図３は、トレンチ幅Ｔ、トレンチ間の半導体メサ幅Ｍ、およびＴとＭとの和であるセル・ピッチＰであるオープン・セル形状とクローズド・セル形状の両方のトランジスタ・セルの活性セル領域寸法を示す。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
電力トランジスタの望ましい特性は良好なスイッチング性能、すなわちデバイスがオンおよびオフされるときに迅速なスイッチングが行え、そして、スイッチング損失が少ないことである。これは、電源の出力段、たとえば電圧調整モジュール（ＶＲＭ）で電力トランジスタを使用する場合、それが非常に高い周波数で連続的にオンおよびオフされる場合に特に重要である。この良好なスイッチング性能は特にゲート・ドレイン容量が小さいデバイスにおいて重要である。トレンチ・ゲート・デバイスのこの点に関する制限により、ゲート絶縁によってゲート・ドレイン容量が、トレンチの底部に追加される。トレンチ底部絶縁の厚さを増加することによってデバイス・ゲート・ドレイン容量を低減する可能性は、たとえばＵＳ−Ａ−４９９２３９０およびＷＯ−Ａ−２００３／０４３０８９から知られており、添付図面の図１は、この目的で、トレンチ底部における酸化シリコン・ゲート絶縁２１Ｂがトレンチ側壁における酸化シリコン・ゲート絶縁２１Ａよりも厚いことを示す。
【０００７】
トレンチ底部に厚くされたゲート絶縁をもつ上述のトレンチ・ゲート・デバイスを製造する方法が知られている。ＵＳ−Ａ−６２９１２９８は、側壁におけるよりもトレンチの底部により多く酸化シリコンを方向性堆積（ｄｉｒｅｃｔｉｏｎａｌ  ｄｅｐｏｓｉｔｉｏｎ）することを提案しており、別の方法としてトレンチ中にポリシリコンを堆積し、次いでこれをエッチ・バックしてトレンチの底部に一部分を残し、次いでその一部分を酸化することを提案している。ＵＳ−Ａ−６４４４５２８は、トレンチの底部に第２トレンチを形成し、第２トレンチ中に選択的に酸化物を成長させて底部ゲート絶縁をより厚くすることを提案している。トレンチ底部により厚いゲート絶縁をもつトレンチ・ゲート・デバイスを製造するためのさらに別の方法が必要である。
【課題を解決するための手段】
【０００８】
本発明によれば、トレンチ・ゲート・シリコン半導体デバイスを製造する方法であって、前記方法は、前記デバイスの活性トランジスタ・セル領域の半導体本体中に複数のトレンチを形成する工程と、各トレンチはトレンチ底部およびトレンチ側壁を有し、前記トレンチ底部におけるゲート絶縁が前記トレンチ側壁におけるゲート絶縁よりも厚くなるように前記トレンチ中に酸化シリコン・ゲート絶縁を設ける工程とを含み、前記方法は、前記トレンチを形成した後、（ａ）前記トレンチ底部および前記トレンチ側壁に酸化シリコン層を形成する工程と、（ｂ）前記トレンチ底部および前記トレンチ側壁に隣接してドープ・ポリシリコンの層を堆積する工程と、（ｃ）前記トレンチ側壁に隣接する前記ドープ・ポリシリコン上に窒化シリコン・スペーサを形成して前記ドープ・ポリシリコンを前記トレンチ底部に露出させる工程と、（ｄ）前記露出させたドープ・ポリシリコンを熱酸化させて前記トレンチ底部に前記厚いゲート絶縁を成長させる工程と、（ｅ）前記窒化シリコン・スペーサを除去する工程と、（ｆ）前記トレンチ内にゲート導電性材料を設ける工程とを備えた方法が提供される。
【０００９】
本発明の第１実施形態において、前記工程（ａ）で形成された前記酸化シリコン層上にドープ・ポリシリコンの層を前記工程（ｂ）で堆積し、前記工程（ｄ）において前記窒化物スペーサの下に前記厚いゲート絶縁を成長させる。
【００１０】
本発明の第２実施形態は、前記工程（ａ）で形成された前記酸化シリコン層上の前記トレンチ底部および前記トレンチ側壁に窒化シリコン層を形成するさらなる工程（ｇ）を含み、工程（ｂ）が、前記トレンチ底部の前記窒化シリコン層が前記工程（ｄ）の前記厚いゲート絶縁の下方の成長を制限するように、前記工程（ｇ）で形成された前記窒化シリコン層上に前記ドープ・ポリシリコンの層を前記工程（ｂ）で堆積し、前記工程（ｆ）で前記ゲート導電性材料を堆積する前に前記トレンチ側壁から前記窒化シリコン層が除去される。
【００１１】
本発明の方法の１つの重要な利点は、トレンチ下部におけるより厚い酸化シリコン・ゲート絶縁の最終厚さが工程（ｂ）で堆積されたドープ・ポリシリコンの層の厚さによってうまく制御され、次いで工程（ｄ）で酸化時間および温度を考慮に入れて工程（ｃ）で露出されることである。第１実施形態において、下部の露出されたドープ・ポリシリコンが酸化された後、トレンチ下部の下の少量のシリコンのみが酸化されるように酸化プロセスを制御することができる。第２実施形態において、厚くされたゲート絶縁の下方酸化成長はトレンチ下部の窒化シリコン層によって完全に制御される。本発明の方法と比較して、トレンチの下部に酸化シリコンを方向性堆積する従来技術の提案は達成ならびに制御することが困難であり、ポリシリコンを堆積し、次いで酸化前にそれをエッチ・バックする従来技術の提案において、必要な厚さを得るためにエッチ・バックを制御することは困難であり、底部ゲート絶縁を厚く形成される第２トレンチを形成するための従来技術の提案は複雑な方法である。
【００１２】
本発明による方法の別の重要な利点は、工程（ｂ）で堆積され、次いで工程（ｄ）で熱酸化された層のための未ドープ・ポリシリコンではなくドープ・ポリシリコンの使用にある。ドープ酸化ポリシリコンは未ドープ・シリコンよりも速く酸化し、したがってより低い温度およびより短い酸化時間とすることができ、プロセスの熱量を低減し、この酸化がデバイスの基板ドーピングの不要な拡散ならびにチャネル適合本体領域（図１に示す２３）などのその段階においてデバイス中に存在しうる注入の不要な拡散を引き起こす危険を軽減する。特に、高ドープ・ポリシリコンは低い温度において未ドープ・ポリシリコンよりもはるかに速く酸化する。
【００１３】
本発明の方法において、工程（ｂ）で堆積されたドープ・ポリシリコンは好ましくは５ｘ１０１９ｃｍ−３ＡｓまたはＰドープ・ポリシリコンよりも大きく、さらに工程（ｄ）でドープ・ポリシリコンは好ましくは６５０〜８５０℃、特に７００〜８００℃の範囲の温度で熱酸化される。このレベルまでドープされたポリシリコンでは、酸化時間は未ドープ・ポリシリコンの酸化時間と比較してこれらの低い温度で１／１０に短縮することができる。
【００１４】
本発明によれば、上記の方法によって製造されたトレンチ・ゲート半導体デバイスも提供される。
【００１５】
本発明によるデバイスの一実施形態は、第１導電型のドレイン領域と、ドレイン領域上の本体領域と、本体領域を通って第１主面から延びるトレンチと、第１主面においてトレンチに横方向に隣接するソース領域と、トレンチの側壁の熱ゲート酸化物と、ゲート酸化物によって本体領域から絶縁されたトレンチのゲート電極と、ドレイン領域中に延びるトレンチの底部に酸化ドープ・ポリシリコンで形成された厚い酸化物プラグとを備えたトレンチＭＯＳＦＥＴとして定義することができる。
【００１６】
上述のように、本発明は、特に電力トランジスタの良好なスイッチング性能の望ましい特性を念頭において、トレンチ・ゲート・デバイスのトレンチの下部のゲート絶縁によってゲート・ドレイン容量が追加されるのを低減することを主として対象とする。電力トランジスタの別の望ましい特性は低い固有オン状態抵抗を有することである。低および中電圧電力トランジスタでは、すなわちそれぞれ約５０ボルトおよび約２００ボルトまでのドレイン・ソース破壊逆電圧では、デバイスの固有オン状態抵抗は導通チャネル周辺の合計に大きく依存する。したがって、デバイスの所与のサイズ、すなわち所与の活性トランジスタ・セル領域に対して、その活性領域内の多数のトランジスタ・セルにより低い固有オン状態抵抗をもたらされる。デバイスの所与のサイズに対して、トレンチ・ゲート構造縦型ＭＯＳＦＥＴデバイスは二重拡散プレーナ・ゲート縦型ＭＯＳＦＥＴデバイス（ＶＤＭＯＳ）よりも多いトランジスタ・セルおよび低い固有オン状態抵抗を有することができる。
【００１７】
オープン・セル型とクローズド・セル型の両方の低および中電圧トレンチ・ゲート縦型電力トランジスタでは、活性デバイス領域内のセルの数は主としてセル・ピッチ（図２および図３に示されるＰ）を小さくすることによって多くされる。これを行うことの欠点は、所与の領域内のトレンチの量が増加し、したがってこれはトレンチ下部面積によって部分的に決定されるのでゲート・ドレイン容量が増加することである。この欠点は、セル・ピッチが２ミクロン未満、たとえば１ミクロンである現在提案されているデバイスに対して特に重要であり、これらのデバイスの目標とする低いゲート・ドレイン容量を達成することは困難である。したがって、本発明の方法を使用したトレンチ底部に厚くされたゲート絶縁を設けることによるゲート・ドレイン容量のこの低減は今述べた現在提案されている小さいセル・ピッチを有するデバイスに対して特に有利である。
【００１８】
本発明の方法によって製造された縦型電力トランジスタがクローズド・セル・デバイスである場合、トランジスタ・セルの側面に隣接するセグメント・トレンチ領域を含むトレンチ・ネットワークを有し、ゲート絶縁が前記トレンチ側壁におけるゲート絶縁よりも前記トレンチ底部において厚い前記トレンチがセグメント・トレンチ領域を備えるものと定義することができる。セルのコーナに隣接する今述べたセグメント・トレンチ領域Ｇ２Ｓおよび交差トレンチ領域Ｇ２Ｉを示す添付図面の図３を再び参照すると、所与の厚さに対して、セグメント・トレンチ領域の下部のゲート絶縁が交差トレンチ領域の下部におけるゲート絶縁よりもデバイスのゲート・ドレイン容量により多く寄与することが諒解されよう。したがって今述べたデバイスにおいて、ゲート絶縁が前記トレンチ底部において厚くされたトレンチはセグメント・トレンチ領域を含み、これらのトレンチは交差トレンチ領域を随意に含むこともできる。
【００１９】
次に添付図面を参照しながら本発明の方法の上記の第１および第２実施形態について詳細に説明する。
【発明を実施するための最良の形態】
【００２０】
図４Ａ〜図４Ｄは本発明の第１実施形態によるトレンチ・ゲート半導体デバイスを製造する方法の工程を示す。
【００２１】
次に図４Ａを参照すると、上部および下部主面１０ａおよび１０ｂをもつ単結晶シリコン半導体本体１０はｎ＋型ドレイン領域基板１１を用いて形成され、基板１１上にエピタキシャルｎ型ドレイン・ドリフト領域１２が成長する。次いでｐ型チャネル適合本体領域２３をドレイン・ドリフト領域１２中への注入および拡散によってまたはドリフト領域１２の上のエピタキシャル成長によって形成することができる。トレンチ２０の側面にトランジスタ・セル用のソース領域２４を与えるｎ＋型領域が図４Ａ〜図４Ｄに示されるプロセス工程後に好ましくは注入され、したがって破線で示される。これら領域および今参照したそれらの参照符号は既に図１に示し、図１を参照しながら説明した既知のデバイスで参照した領域に対応する。次いでそのうちの１つが図４Ａに示されているトレンチ２０を上部主面１０ａからｐ本体領域２３を通ってドレイン・ドリフト領域２１までエッチングする。次いで二酸化シリコンの層２１を上部表面１０ａ上および各トレンチ２０の側壁および底部に堆積または成長、好ましくは成長させる。
【００２２】
次に図４Ｂを参照すると、ドープ・ポリシリコンの層３１をシリコン本体の上およびトレンチ底部および側壁に隣接して、すなわちこの実施形態では酸化シリコン層２１上に直接堆積する。ポリシリコン層３１は好ましくは高濃度にドープされ、すなわち１５ｘ１０１９ｃｍ−３よりも大きく、たとえば１ｘ１０２０ｃｍ−３でＡｓまたはＰドープされる。ドープ・ポリシリコン層３１の厚さは、図４Ｃを参照しながら説明するように、約２倍の厚さの酸化層を与えるように選択され、最初は、たとえば１００ｎｍである。次いで窒化シリコンの比較的薄い、たとえば２０ｎｍの層を堆積し、異方性エッチングして、トレンチ側壁に隣接してドープ・ポリシリコン３１上に窒化シリコン・スペーサ３２を形成し、ドープ・ポリシリコンをトレンチ底部に露出させる。
【００２３】
次に図４Ｃを参照すると、次いで露出したドープ・ポリシリコンを熱酸化させて、本体１０の上面、およびトレンチ・ゲート絶縁として、窒化物スペーサ３２の下のトレンチ底部に、より厚い二酸化シリコン３３を成長させる。この工程中、窒化物スペーサ３２はポリシリコン層３１およびトレンチの側壁の二酸化シリコン層２１を酸化並びに厚くなることから保護する。この熱酸化工程は好ましくは、６５０〜８５０℃、好ましくは７００〜８００℃の範囲の温度でウェット酸化である。
【００２４】
トレンチ底部における厚くされた酸化シリコン絶縁３３の最終厚さ、たとえば２００ｎｍは酸化時間および温度を考慮に入れて図４Ｂを参照しながら説明したように堆積し、露出させたドープ・ポリシリコンの初期層３１の厚さによってうまく制御される。酸化プロセスは、底部の露出したドープ・ポリシリコンが酸化した後、次いでトレンチ底部の下の少量のシリコンだけが酸化するように制御することができる。示されたレベルまでドープされたポリシリコンに対して、示された温度での酸化時間は、未ドープ・シリコンに必要になる酸化時間と比較して１／１０に短縮することができる。熱量のこの減少は、この酸化が基板１２のドーピングの不要な拡散ならびにその段階でデバイス中に存在するｐ本体２３（既に注入されている場合）の不要な拡散を引き起こす危険を軽減する。
【００２５】
次に図４Ｄを参照すると、次いで窒化物スペーサ３２を、たとえばウェット・エッチで除去し、次いで堆積または成長させたゲート導電性材料３４、たとえばドープ・ポリシリコンによってトレンチを充填する。トレンチ底部のゲート絶縁３３を厚くしたことにより図１に示すようにゲート絶縁２１Ｂが厚くなり、図４Ａを参照しながら説明した最初に成長させた二酸化シリコン２１が図１に示すようにトレンチ側壁ゲート絶縁２１Ａとして保持される。窒化物スペーサ３２によって酸化から保護されたトレンチの側壁のドープ・ポリシリコン層３１は、導電性材料３４と一緒に、デバイスのゲート電極を形成するために残すことができる。代替方法では、図４Ｄに示すトレンチ側壁の二酸化シリコン２１は犠牲酸化物とすることができ、層３１をトレンチ側壁から除去した後、ウェット・エッチで除去し、トレンチ底部に厚くされた酸化シリコン・ゲート絶縁３３の大部分を残し、次いで酸化シリコン・ゲート絶縁をトレンチ側壁に成長させることができる。この代替方法は多くのプロセス工程を必要とし、したがって好ましくない。図１に示すように、ゲート導電性材料３４（図１に示す２２）、ソース領域２４の注入および拡散（ｐ本体が以前に注入されていない場合、ｐ本体２３の注入および拡散が先行する）、ソース・メタライゼーション１８、ゲート接続およびドレイン・メタライゼーション１９の上に絶縁領域２５を設けることを含むデバイスを製作するプロセスにおいて、デバイスの上部表面１０ａの酸化物３３は、後で除去またはエッチ・バックされる。
【００２６】
図５Ａ〜図５Ｄは本発明の第２実施形態によるトレンチ・ゲート半導体デバイスを製造する方法の工程を示す。
【００２７】
次に図５Ａを参照すると、ドレイン領域基板１１、ドレイン・ドリフト領域１２、ｐ本体領域２３、トレンチ２０および二酸化シリコンの層２１をもつシリコン半導体本体１０を図３Ａを参照しながら上述したのと同じ様式で形成する。窒化シリコン層４１もトレンチ底部、トレンチ側壁および酸化シリコン層２１上の本体１０の上部に形成する。
【００２８】
次に図５Ｂを参照すると、ドープ・ポリシリコンの層３１および窒化物スペーサ３２を、図４Ｂを参照しながら上述したのと同じ様式で、ただしこの場合は窒化物層４１上に形成する。ドープ・ポリシリコン層３１はトレンチ底部で露出し、ただし露出したドープ・ポリシリコン層３１とトレンチ底部の二酸化シリコン層２１との間に窒化物層４１がある。
【００２９】
次に図５Ｃを参照すると、露出したドープ・ポリシリコン層３１を、図４Ｃを参照しながら上述したのと同じ様式で熱酸化させるが、ただしこの場合はトレンチ底部における窒化シリコン層４１はトレンチ底部において厚くされた二酸化シリコン・ゲート絶縁３３の下方成長を制限する。
【００３０】
次に図５Ｄを参照すると、窒化シリコン・スペーサ３２、ドープ・ポリシリコン層３１およびトレンチの側壁の窒化シリコン層４１を除去する。二酸化シリコン２１は、図５Ｄに示すように、トレンチ側壁ゲート絶縁として保持することができ、またはトレンチ側壁の酸化シリコン・ゲート絶縁を成長させる前に除去される犠牲酸化物とすることができる。次いで堆積または成長させたゲート導電性材料３４でトレンチを充填してデバイスのゲート電極を形成する。この場合、窒化シリコン層４１はトレンチの底部および本体１０の上部に残される。これはデバイスの性能に何ら危害を及ぼさない。
【００３１】
本開示を読むと、他の改変および変更が当業者に明らかであろう。そのような改変および変更は当技術分野で既に知られており、本明細書で既に説明した特徴の代わりにまたは追加して使用することができる等価な他の特徴を含むことができる。
【００３２】
特許請求の範囲は特徴の特定の組合せに対して本出願で作成したが、いずれかの特許請求の範囲で現在特許請求されているのと同じ発明に関係してもしなくても、また本発明が行っているのと同じ技術問題のいずれかまたはすべてを軽減してもしなくても、本発明の開示の範囲はまた明示的または暗示的に本明細書に開示した新規の特徴または特徴の新規の組合せまたはその一般化を含むことを理解すべきである。
【００３３】
別々の実施形態の文脈で説明される特徴は単一の実施形態で組合せて与えることもできる。逆に、簡潔さのために、単一の実施形態の文脈で説明される様々な特徴を別々にまたは適切な下位組合せで与えることもできる。出願人は本明細書によって、本出願またはそれから導出されるさらなる出願の実行中に新しい特許請求の範囲をそのような特徴および／またはそのような特徴の組合せに作成することができることに留意する。
【図面の簡単な説明】
【００３４】
【図１】上述の既知のトレンチ・ゲートＭＯＳＦＥＴの略断面図である。
【図２】図１の断面を示す線ＩＩ−ＩＩによるオープン・セル形状の平面図である。
【図３】図１の断面を示す線ＩＩＩ−ＩＩＩによる閉じられた正方形のセル形状の平面図である。
【図４Ａ】本発明の第１実施形態によるトレンチ・ゲート半導体デバイスを製造する方法の工程を示す図である。
【図４Ｂ】本発明の第１実施形態によるトレンチ・ゲート半導体デバイスを製造する方法の工程を示す図である。
【図４Ｃ】本発明の第１実施形態によるトレンチ・ゲート半導体デバイスを製造する方法の工程を示す図である。
【図４Ｄ】本発明の第１実施形態によるトレンチ・ゲート半導体デバイスを製造する方法の工程を示す図である。
【図５Ａ】本発明の第２実施形態によるトレンチ・ゲート半導体デバイスを製造する方法の工程を示す図である。
【図５Ｂ】本発明の第２実施形態によるトレンチ・ゲート半導体デバイスを製造する方法の工程を示す図である。
【図５Ｃ】本発明の第２実施形態によるトレンチ・ゲート半導体デバイスを製造する方法の工程を示す図である。
【図５Ｄ】本発明の第２実施形態によるトレンチ・ゲート半導体デバイスを製造する方法の工程を示す図である。
【図１】
2006510217.tif 000003
【図２】
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【図３】
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2006510217.tif 000006
2006510217.tif 000007
【国際調査報告】
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