(57)【要約】不揮発性メモリでは、負のしきい値電圧によって特徴付けられたデータ状態を正のしきい値電圧によって特徴付けられたデータ状態から識別するために使用される読み出しパラメータは、接地結線されるよりもむしろメモリの動作条件に対して補償される。代表的な実施形態では、接地電圧よりも高い最低しきい値を有するデータ状態の読み出しパラメータが、その読み出しパラメータのいずれの側でも記憶素子集団のシフトを反映するために温度補償される。別の態様によれば、動作条件で補償された検知パラメータを利用する消去処理が提供される。検知パラメータは、０ボルトに相当した値では最早確定されないので、動作条件に従ってシフトする代わりに、十分なマージンが低下された動作電圧でも種々の消去検証レベルに対して与えられる。
2006523911.tif 000002
【特許請求の範囲】
【請求項１】
メモリにおいて、
負のしきい値電圧によって特徴付けられた第１のデータ状態および正のしきい値電圧によって特徴付けられた一つ以上の第２のデータ状態を記憶可能な不揮発性データ記憶素子と、
前記データ記憶素子に接続可能で、前記記憶素子のデータ状態を識別することができる検知回路であって、
補償回路を有し、これにより第１と第２のデータ状態を識別するために検知回路によって使用されるパラメータが動作条件に基づいて補償される検知回路と、
を有することを特徴とするメモリ。
【請求項２】
前記動作条件には、温度が含まれる請求項１記載のメモリ。
【請求項３】
前記動作条件には、外部電力供給部の電圧レベルが含まれる請求項１記載のメモリ。
【請求項４】
前記データ記憶素子は、複数の前記第２のデータ状態を記憶可能である請求項１記載のメモリ。
【請求項５】
前記パラメータは、電圧である請求項１記載のメモリ。
【請求項６】
前記パラメータは、０ボルトから０．２ボルトの範囲となっている請求項１記載のメモリ。
【請求項７】
前記パラメータは、電流である請求項１記載のメモリ。
【請求項８】
前記データ記憶素子および検知回路に接続可能な書き込み回路をさらに有し、前記検知回路は、プログラムを検証するために使用され、また第２のデータ状態に対する検証レベルは、動作条件に基づいて補償される請求項１記載のメモリ。
【請求項９】
負の電圧源と、
前記負の電圧源に接続可能なバンドギャップ発生器と、をさらに有し、これにより前記パラメータが与えられる請求項１記載のメモリ。
【請求項１０】
前記パラメータは電圧であり、また前記バンドギャップ発生器は、０ボルトから０．２ボルトの範囲の電圧を提供する請求項９記載のメモリ。
【請求項１１】
不揮発性メモリを動作する方法において、
複数のデータ状態のうちの一つを記憶するデータ記憶素子を選択するステップであって、前記複数のデータ状態が、負のしきい値電圧によって特徴付けられた第１のデータ状態および正のしきい値電圧によって特徴付けられた一つ以上の第２のデータ状態を有する選択するステップと、
動作条件に対して補償される検知パラメータを提供するステップと、
第１のデータ状態と第２のデータ状態を識別するために前記検知パラメータを使用するステップと、
を有することを特徴とする不揮発性メモリを動作する方法。
【請求項１２】
前記複数のデータ状態は、複数の第２のデータ状態を有する請求項１１記載の方法。
【請求項１３】
前記動作条件には、温度が含まれる請求項１１記載の方法。
【請求項１４】
前記動作条件には、外部電力供給部の電圧レベルが含まれる請求項１１記載の方法。
【請求項１５】
前記検知パラメータは、電圧である請求項１１記載の方法。
【請求項１６】
前記検知パラメータは、０ボルトから０．２ボルトの範囲の電圧である請求項１５記載の方法。
【請求項１７】
前記検知パラメータは、電流である請求項１１記載の方法。
【請求項１８】
負の電圧を発生するステップをさらに有し、前記検知パラメータは前記負の電圧を使用して発生される請求項１１記載の方法。
【請求項１９】
不揮発性記憶装置において、
複数のデータ状態から選択されたデータ値を記憶する手段であって、データ状態のうちの第１のデータ状態は負のしきい値によって特徴付けられ、第２のデータ状態は正のしきい値によって特徴付けられる記憶する手段と、
前記記憶装置の動作条件に対してパラメータを補償する手段と、
前記補償されたパラメータを使用して前記第１と前記第２のデータ状態を識別する手段と、
を有することを特徴とする不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体として不揮発性メモリおよびそれらの動作に関し、具体的には技術に関する。
【背景技術】
【０００２】
本発明の原理は、現在存在している不揮発性メモリおよび開発中の新しい技術を使用しようとする不揮発性メモリなど種々のタイプの不揮発性メモリに適用できるものである。しかし、本発明の実装例では、フラッシュ式の電気的に消去可能でプログラム可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）に関して説明され、その場合記憶素子はフローティングゲートである。
【０００３】
幾つかの構造が不揮発性メモリに使用されている。一つの設計のＮＯＲアレイは、そのメモリセルを隣接したビット（列）ラインとワード（行）ラインに接続されたコントロールゲートとの間に接続している。個々のセルは、一つのフローティングゲートトランジスタをそれと直列に形成された選択トランジスタと共にまたは選択トランジスタなしで収容するか、或いは単一の選択トランジスタによって隔離された二つのフローティングゲートトランジスタを収容するかのいずれかとなっている。このようなアレイと、記憶システムでのそれらの使用については、その全体が本願明細書において参照により援用されている次のサンディスク  コーポレイションの米国特許および特許出願に記載されている。これら特許および特許出願とは、米国特許第５，０９５，３４４号（特許文献１）、第５，１７２，３３８号（特許文献２）、第５，６０２，９８７号（特許文献３）、第５，６６３，９０１号（特許文献４）、第５，４３０，８５９号（特許文献５）、第５，６５７，３３２号（特許文献６）、第５，７１２，１８０号（特許文献７）、第５，８９０，１９２号（特許文献８）および第６，１５１，２４８号（特許文献９）と、２０００年２月１７日に出願された特許出願第０９／５０５，５５５号（特許文献１０）および２０００年９月２２日に出願された特許出願第０９／６６７，３４４号（特許文献１１）である。
【０００４】
一つの設計のＮＡＮＤアレイは、８，１６または３２個ものような幾つかのメモリセルを直列ストリング状にビットラインと基準電位との間に両端の選択トランジスタを介して接続している。ワードラインは、別々の異なった直列ストリング状にセルのコントロールゲートに接続されている。このようなアレイおよびそれら動作の関連する例は、同じくその全体が本願明細書において参照により援用されている米国特許第６，０４６，９３５号（特許文献１２）および２００１年６月２７日に出願された米国特許出願第０９／８９３，２７７号（特許文献１３）と、それらに含まれている参考文献とに記載されている。
【０００５】
ＥＥＰＲＯＭまたはフラッシュメモリなどの不揮発性半導体メモリでは、メモリあたりに記憶されるデータ量は、記憶密度を高めるために増加されてきた。同時に、このような装置の動作電圧は低下し、電力消費を低減させてきた。これによって結果的により小さな範囲の電圧または電流の値でより多数の状態が記憶されることになった。データ状態間での電圧または電流の隔たりが低減するに従って、データ状態間で識別を行うために使用されるブレークポイントを正確に設定することがより重要になる。別の複雑化させる要因として、記憶素子の集団のデータ状態を表しているしきい値電圧などのパラメータが動作条件と共に変化する点が挙げられる。このためセル当りの状態数を増やすと共に動作電圧を下げると言う対立する要求を考えてメモリ動作の信頼性を維持するためには、メモリ設計に対する改善が殊更より重要になる。
【０００６】
図１は、両方共すでに援用されている米国特許第６，０４６，９３５号（特許文献１２）と米国特許出願の出願番号第０９／８９３，２７７号（特許文献１３）に記載されているような３ボルト動作用に設計されたシステム用の四つのデータ状態のうちの一つにプログラムされた一群の記憶素子のしきい値電圧の分布を示す。プログラミング処理は、メモリセルを「０」，「１」，「２」および「３」としてラベルが付けられた四つの集団にグループ化されている。「０」状態は、Ｖth＜０Ｖの負のしきい値電圧によって特徴付けられ、他の状態は接地電圧よりも高いしきい値電圧を有することによって特徴付けられている。一般には、消去され予めプログラムされる段階に続いて、メモリ素子はそれらの各々のデータ状態に対して、「１」状態用にはＶＣＧ１Ｖの検証電圧、「２」状態用にはＶＣＧ２Ｖの検証電圧、および「３」状態用にはＶＣＧ３Ｖの検証電圧に各々基づいてプログラムされる。その結果は、図１におけるこぶによって表されている４つのセル集団の分布となって示される。
【０００７】
読み出し処理中、データ状態はブレークポイントによって互いに識別される。ＶＣＲ３Ｒは「３」状態を「２」状態から識別し、ＶＣＲ２Ｒは「２」状態を「１」状態から識別し、ＶＣＲ１Ｒは「１」状態を「０」状態から識別する。状態が、フラッシュメモリの代表的な実施形態では、それらのしきい値電圧によって定義されているが、電流または周波数などの別のパラメータは、読み出し動作または検証動作において検知され得る。読み出し、書き込みおよび検証の動作については、すでに援用されている種々の参考文献と、同じくその全体が本願明細書において参照により援用されている２００２年１月１８日に出願された米国特許出願第１０／０５２，９２４号（特許文献１４）およびそれに含まれている参考文献により詳しく記載されている。
【０００８】
読み出し処理および書き込み処理の両方の完全性を維持するために、別々の異なった状態のセル集団の分布と、これらポイントを識別するための読み出し点の双方がうまく定義される必要がある。集団の分布は、経時的にまたは動作条件（温度、電力供給レベル、装置の年数など）が変化するに従ってシフトすることができる。４状態の３．０Ｖ設計（Ｖｄｄ＝２．６Ｖに対応する）は、状態集団間に読み出し点を設けるために十分な安全マージンを与えてくれるとはいえ、これらの許容度は、システムがより多くの状態に、より低い動作電圧にまたはそれらの両方に移るに従って非常にタイトなものとなる。
【特許文献１】米国特許第５，０９５，３４４号
【特許文献２】米国特許第５，１７２，３３８号
【特許文献３】米国特許第５，６０２，９８７号
【特許文献４】米国特許第５，６６３，９０１号
【特許文献５】米国特許第５，４３０，８５９号
【特許文献６】米国特許第５，６５７，３３２号
【特許文献７】米国特許第５，７１２，１８０号
【特許文献８】米国特許第５，８９０，１９２号
【特許文献９】米国特許第６，１５１，２４８号
【特許文献１０】米国特許出願第０９／５０５，５５５号
【特許文献１１】米国特許出願第０９／６６７，３４４号
【特許文献１２】米国特許第６，０４６，９３５号
【特許文献１３】米国特許出願第０９／８９３，２７７号
【特許文献１４】米国特許出願第１０／０５２，９２４号
【特許文献１５】米国特許出願第０９／６７１，７９３号
【特許文献１６】米国特許出願第１０／０５３，１７１号
【特許文献１７】米国特許第５，６９４，３５６号
【特許文献１８】米国特許第５，４１８，７５２号
【特許文献１９】米国特許出願第１０／０５２，８８８号
【特許文献２０】米国特許出願第１０／０６８，２４５号
【特許文献２１】米国特許第６，３１７，３６３号
【非特許文献１】デビット・エー．・ジョンズとケン・マーチン著，「アナログ集積回路設計」，ジョン・ワイリ・アンド・サンズ社，１９９７年
【発明の開示】
【０００９】
本発明の主要な態様によれば、不揮発性メモリでは、検知処理が動作条件によってメモリセルの全集団の変動に対して補償をする。負のしきい値電圧によって特徴付けられたデータ状態を正のしきい値電圧によって特徴付けられたデータ状態から識別するために使用される読み出しパラメータは、接地結線されるよりもむしろメモリの動作条件に対して補償される。これによって、利用可能な電圧ウィンドウをより効率的に使用立案でき、このことが、低電圧動作に設計された多状態メモリにおいて特に重要である。動作条件に対する補償を、最低の不揮発性しきい値状態に対するプログラム検証パラメータにも適用させることができる。代表的な実施形態では、接地電圧よりも高い最低しきい値を有するデータ状態の読み出しパラメータが、その読み出しパラメータのいずれの側でも記憶素子集団のシフトを反映するために温度補償される。
【００１０】
本発明の別の態様によれば、動作条件で補償された検知パラメータを利用する消去パラメータが提供される。検知パラメータは、０ボルトに相当した値では最早確定されないので、動作条件に従ってシフトする代わりに、十分なマージンが低下された動作電圧でも種々の消去検証レベルに対して与えられる。
【００１１】
代表的な実施形態では、１．８でのボルト設計は、負のしきい値データ状態と正のしきい値状態のうちの最低のものとの間で識別を行うために温度補償された読み出しパラメータを使用する。これは、一実施形態において、バンドギャップ発生器に接続された負電圧源によって与えられる０〜０．２ボルトの範囲で、温度補償されたコントロールゲート電圧を発生することで達成される。これは、消去およびソフトプログラミング処理と関連した幾つかの検証レベルを使用する移動オーバーヘッドを提供する。
【００１２】
本発明の追加の態様、特徴および利点は、添付図面と関連して説明されるべきである代表的な実施形態の次の説明に含まれる。
【発明を実施するための最良の形態】
【００１３】
具体的には、第１の状態が負のＶth値によって特徴付けられ、かつ一つ以上（ここでは３つ）の状態がＶth＞０Ｖによって特徴付けられた４状態の１．８ボルト（Ｖｄｄ＝１．５Ｖ）設計によって本発明を主に説明する。より一般的には、負のしきい値によって特徴付けられた一つ以上の状態が存在すると共に正のしきい値によって特徴付けられた一つ以上の状態が存在する。具体的なメモリシステムの参照が必要とされる場合、代表的な実施形態は、一つ以上のフローティングゲートと通常は一つ以上の選択ゲート、例えばＮＡＮＤ形のメモリとを有するユニットから構成されたフラッシュメモリとなり、そのＮＡＮＤ形のメモリは、いずれかの端部の選択ゲートと直列に接続されたフローティングゲートトランジスタのストリングから構成されている。種々の適用可能なメモリ構造は、背景技術の欄で援用されている参考文献に記載されている。
【００１４】
図２は、メモリシステムに対する動作条件の作用を例示する。この図は、正のしきい値によって特徴付けられた三つの状態集団（「１」，「２」，「３」）および負のしきい値によって特徴付けられた一つの状態集団（「０」）をまた示している。実線の（「０」，「１」，「２」，「３」）は、基準セル、バンドギャップ装置または他の技術によって決められる検証レベルに基づいて四つの状態に対して最初にプログラムされたセルの分布を表している。点線の（「０’」，「１’」，「２’」，「３’」）は、動作条件の変化によってシフトされた分布を表している。動作条件のこのような変化の例として、電力供給変動、装置の経年変化、温度変化などが挙げられる。具体的には、温度変化の場合をここで主に説明する。例えば、特定の種類のフラッシュメモリセルでは、集団が−４０℃から１００℃の温度範囲に渡って０．２５Ｖのオーダーで、または約１．８ｍＶ／℃のオーダーで幾分シフトすることが分かっている。温度範囲が余り度を越えない−１０℃から８５℃であれば、この場合はまだ０．１７Ｖのシフトである。三つの正のしきい値集団の幅と、分布の識別を可能にする集団間の十分な空間と、動作条件による集団シフトができるようにする付加空間とは、全て０ＶとＶｄｄ＝１．５の間に適合させる必要がある。各集団に対して集団シフトを１／４ボルトまで見込むことで電圧ウインドがかなり小さくなる。（可能な代替例には、電力供給レベルに対して電圧ウインドのサイズを大きくするためにチャージポンプの使用が含まれるが、これは実施するには高価になり過ぎることが多々ある。）
【００１５】
利用可能なスペースは、動作電圧が低下すると０Ｖより低い側からも狭められる。より少ないエネルギーを使用するためにより低いＶｄｄ値を使用すると、通常消去処理に引き続いて記憶素子の分布の負の電圧をさらに下げることになる。このため、あらゆるソフトプログラミングまたは後で説明する他の検証レベルが「０」状態を「１」状態から識別するための０Ｖレベルよりも低いレベルを設定する余地が少ないままになってしまう。
【００１６】
「２」状態と「３」状態を識別するために使用される読み出し点は、ＶＲ３で示され、また「１」状態と「２」状態を識別するために使用される読み出し点は、ＶＲ２で示されている。集団分布がシフトすると、それらは読み出し点に余りにも接近しすぎて、しきい値ウインドの制限されたスペース内でデータを安全に読み出すために十分なマージンを維持することができない。結果として、動作条件に従って読み出し点をＶＲ２’とＶＲ３’に変える技術が用いられることになった。（これについては、電圧の観点から説明されてはいるが、検知処理で使用される実際の量は、背景技術の欄において述べられているように、電流または別のパラメータとすることができる。）例えば、前述した温度変化の場合、ＶreadとＶverifyのレベルが、Ｖread／Ｖverify〜ＶT=0 ＋（１．８ｍＶ／℃）Ｔ（℃）に従って変化すれば、但しＶT=0 が、０℃における読み出し／検証の値の場合、検知点は集団分布と共にシフトされることになる。これで、集団幅と読み出しマージンのために使用される集団シフト量の多くが確保される。両方共その全体が本願明細書において参照により援用されている米国特許第５，１７２，３３８号（特許文献２）または２０００年９月２７日に出願された米国特許出願第０９／６７１，７９３号（特許文献１５）に記載されているような基準セルまたは追跡セルを使用するのは、このような問題を扱うための一つの方法である。動作条件によって補償する他の技術は、両方共その全体が本願明細書において参照により援用されている２００２年１１月２日に出願された米国特許出願第１０／０５３，１７１号（特許文献１６）と米国特許第５，６９４，３５６号（特許文献１７）に記載されている。
【００１７】
従来技術は、接地結線された読み出し点ＶＲ１を使用することで、負のしきい値電圧によって特徴付けられた「０」状態を正のしきい値電圧によって特徴付けられた「１」状態から識別している。ＶＲ１＝０Ｖの使用は、実施するのが特に容易であり、また負のあらゆるしきい値電圧状態のうちの最高の状態と正のあらゆるしきい値電圧状態のうちの最低の状態とをはっきり識別する。例えば、このシステムは、コントロールゲートを接地状態に設定すると共に何らかの電流が流れているかどうかを確かめることができる。結果的に、従来技術では、ＶＲ１は温度関数ではないので、ＶＲ１’はＶＲ１と同じであり、即ちＶＲ１’＝ＶＲ１≠ｆ（Ｔ）となっている。さらに、温度補償は、ＶＲ１に対してであろうと別のパラメータに対してであろうと、Ｖ＝０のあたりでより困難になっている。しかし、これは、結果的に「１」状態の下方端（最初にプログラムされた際にこの状態の検証レベルによって決定される）とＶ＝０との間に比較的大きなギャップ２０１を必要とし、さらに利用可能なスペースを狭めることになる。
【００１８】
本発明の主要な態様は、ちょうど０Ｖの結線接続値よりもむしろ、負のしきい値状態を正のしきい値状態から識別するブレークポイントの動作条件に対して補償を行う点である。かくして、温度に関する例では、固定された結線接続されたＶＲ１＝０Ｖの読み出し点は、利用可能な電圧ウインドをより十分に使用して温度補償された値のＶＲ１＝ｆ（Ｔ）によって代替される。これを、より多くの状態を加えたり、メモリをよりロバストにしたり、他にマージンを緩和したり、または設計者によって選択されたこれらのうちの幾つかを組み合わせたりするために使用することができる。さらに後で説明するように、これは、さらに種々の負の電圧値に対してより多くのスペースを割り当てることにもなる。
【００１９】
図３は、Ｖth＜０Ｖの状態をＶth＞０Ｖの状態から識別するために、条件補償されたブレークポイントの使用を示し、ここで簡略化のために、ただ一つの負のしきい値状態（「０」）とただ一つの正のしきい値状態（「１」）とが示されているにすぎない。前と同じく、点線の（「０’」，「１’」，「２’」，「３’」）は、実線の分布の（「０」，「１」）から動作条件の変化によってシフトされた分布を表している。従来技術とは反対に、読み出しレベルＶＲ１が０Ｖ軸線に相当することを考慮すると、本発明は、実線の分布の動作条件に対応した読み出し値ＶＲ１を用い、そのＶＲ１は、点線の分布の条件に対応したＶＲ１’などの分布と一緒にシフトする正の電圧値側にずれている。例えば、ＶＲ１の温度依存性を記憶素子のものを追従するように設計することができる。
【００２０】
動作条件に対する補償をさらに「１」状態に対する検証レベルＶverify1 にも適用することができる。これは、読み出し動作に使用されるものと同じレベルとなるか、または前に援用されている参考文献に多々記載されているように読み出し値より高くマージンだけずれることになる。例えば、米国特許第５，４１８，７５２号（特許文献１８）を参照されたい。かくして、Ｖverify1 も動作条件の関数となり、その場合、Ｖverify1 は「０」および「１」の集団分布に対する動作条件に対応し、またＶverify１’は「０’」および「１’」の分布に対する条件に対応し得る。
【００２１】
正のしきい値状態と負のしきい値状態との間で使用するために動作条件の補償された検知パラメータを使用することで、利用可能な電圧ウインドにおいてより多くの空間を確保する。図２に示されている一定のＶＲ１＝０Ｖの実施形態では、「１」状態と０Ｖとの間のギャップ２０１は、「１」状態が十分なマージンを持って０Ｖより高くなるように常に十分に大きくなければならなかったし、また独立して、「０」状態と０Ｖとの間のギャップ２０３は、「０」状態が十分なマージンを持って０Ｖより低くなるように常に十分に大きくなければならなかったのに対して、図３に示されているように本発明によれば、「０」と「１」の分布の間の全ギャップ３０１は、二つの集団の要素を十分な信頼度で識別できるようにするために十分に大きくなっていることが必要なだけである。電圧ウィンドウにおけるこの特別な利用可能スペースを、図４に関連して後で説明するＶth＜０Ｖの集団を確立する関連した種々の消去検証レベルに合わせるのに十分なスペースを提供するために使用することもできる。
【００２２】
「０」状態を「１」状態から識別しているのは電圧なので、ここでの説明は、（読み出し中であろうと検証中であろうと）検知パラメータとして使用されているＶＲ１などの電圧の観点から行われているが、ここで参照により本願明細書において援用されている２００２年１月１８日出願の米国特許出願第１０／０５２，８８８号（特許文献１９）により十分に説明されているように、電流または周波数などの他のパラメータも使用され得る。
【００２３】
図４は、消去・プログラミング動作の代表的な実施形態のフローチャートであり、それは記憶素子における「０」または接地の状態を用意するのに使用され得るレベル内の或るものを示し、これが記憶素子の目標値となっていても、またさらに記憶装置を正のしきい値電圧によって特徴付けられたデータ状態にプログラムするための可能な開始点になっていてもよい。この処理は、ステップ４０１で開始する。
【００２４】
ステップ４０１は、記憶装置を予めプログラムに組み込む。これは、記憶装置がより一様な状態で実際の消去４０５を開始すると共にさらにセルがより一様に経年変化するように均一に摩耗するのを助けると言う二重の目的を担っている。例えば、前に援用されている米国特許第６，０４６，９３５号（特許文献１２）と米国特許出願第０９／８９３，２７７号（特許文献１３）号に記載されているようなＮＡＮＤ構造では、これを、単一パルス、即ち１０μｓの間に消去装置における全てのワードラインを高くすることで実施することができる。他の構造またはセルのタイプでは、このステップが含まれるときに、適切なプログラムミング技術を使用し得る。
【００２５】
実際の消去はステップ４０５で行われる。これもまた、記憶素子および構造に適切なものとなっている。代表的なＮＡＮＤフラッシュＥＥＰＲＯＭの場合、これは約１ｍｓの間に１８Ｖを印加するなどのメモリのウエル構造への消去電圧の印加となり得る。消去動作の成功をステップ４０７の消去検証動作でチェックすることができる。これは、全ての消去された記憶素子が或る値より低いしきい値電圧ＶEV1 ＜０Ｖを有するかどうかをチェックする。いずれかの記憶素子の検証ができなければ、それらは、ＮＯループによって示されているように、論理的に再度マッピングされるか、或いはさらなる消去を受けるかのいずれかであり得る。
【００２６】
一つの代表的な実施形態では、結果の消去後の集団は、「０」または接地の状態に必ずしも対応させる必要がない。これは、図５に集団５０１として示されている。消去処理の結果は、全体的に所望のものよりも大きな幅を有する集団となり、その理由は、消去処理の結果、余り良く限定された状態にならないためであり、またメモリセルをより高い状態にプログラムする前の開始点が余り一様でないことを表すためでもある。結果として、この代表的な実施形態も、ステップ４１１，４１３または４１５から構成されたソフトプログラムミングを含む。
【００２７】
ソフトプログラミング処理では、記憶素子はそれらの初期の消去後の分布５０１から接地または「０」の状態５０３に徐々に昇圧される。代表的なフラッシュメモリの実施形態では、これは一般的には、しばしば通常のプログラミングの場合よりも低い電圧を使用するプログラムミングパルス（ステップ４１１）から構成され、その結果は次に基準パラメータ（ここではステップ４１３における電圧ＶEV2 ）で検証される。これは、設定可能なパラメータとなり得る或る数のセルが検証レベルＶEV2 （ステップ４１５）を越えるまで続く。変形例において、参照により本願明細書において援用されているフェン・パンとタット−クワン・エドガー・ユにより「消去ＶＴ分布を固定させるためのソフトプログラミング中での抑制の実装例」という２００２年２月６日に出願された米国特許出願第１０／０６８，２４５号（特許文献２０）に説明されているように、ソフトプログラムミング処理は、正しく検証するセルの別のプログラミングからの締め出しも含む。
【００２８】
幾つかの実施形態では、ソフトプログラミングは、幾つかの記憶素子のしきい値がＶEV2 を超えるまで続くので、「０」分布５０３における最も速いプログラミング素子が、このレベルを超えて頂端集団を広げる。それが余りにも広がり過ぎないようにするために、追加の検証レベルＶautoEVが使用され、これをステップ４１７においてチェックする。この時点で、装置の状態が報告され、またステップ４１９におけるデータの書き込みが、状態の目標値に対して「０」状態にならない状態を取る。
【００２９】
図４の処理も代表的な実施形態にすぎず、フラッシュメモリの実施形態にも、多くの変形例が存在している。例えば、検証の一部は削除される。特に、メモリは十分に良く動作するので、ステップ４１７の特別検証を必要としないことが一般的に分かっている。
【００３０】
図５に戻ると、５０１は消去後の分布であり、また５０３は同じ記憶素子のセットをソフトプログラムした後の記憶素子である。この時点で、分布５０３は、目標状態が「０」となっているそれらセルばかりでなく、さらに５０５で示されている「１」分布などのより高いデータ状態に引き続きプログラムされるそれらセルも含む。それは、図４と図５の種々の検証電圧（ＶEV1 ，ＶEV2 ，ＶautoEV）が従来技術では０Ｖより低く合わせる必要があると言うことである。ＶＲ１および０Ｖより高い値の他の基準電圧に関して、電圧ウインドが縮少するに従って、より少ないスペースがこれら消去検証電圧のうちの負の基準値用に利用される。
【００３１】
負でないしきい値電圧レベルを読み出すための幾つかの技術が知られている。例えば、或るビットラインが予め変えられ、或る電圧レベルがセルのコントロールゲートに印加されて、そのビットラインが放電するかどうかを決める。処理については、参照により本願明細書において援用されている米国特許第６，３１７，３６３号（特許文献２１）により詳細に記載されている。ＮＡＮＤ形式のメモリの例では、ビットラインは、ＮＡＮＤ鎖のソース側から予め充電され、選択されなかった記憶素子は、それらが完全にオンに転換されるように印加されるオーバードライブ電圧を印加し、また選択されたセルは測定されるしきい値レベルに適したコントロールゲート電圧を有することになり得る。このような技術は、ここで説明した種々の消去検証レベルに関連する技術のように負の値を有するしたセルのしきい値電圧を決めるような働きをしない。ＮＡＮＤ構成の関連で再度説明されている負のしきい値を決める技術の一つによれば、選択されなかった記憶素子が再度完全にオンに転換された状態で、或る電圧（Ｖｄｄなど）がＮＡＮＤ鎖のソース側に印加される。その場合、或る電圧レベルは、しきい値電圧が十分に低くければセルが本体バイアスによって導通するように、選択されたセルのコントロールゲートに印加され得る。
【００３２】
表１および表２は、コントロールゲート電圧（ＶCG）用の例示の値と結果の集団における最高セルのしきい値とを示し、その結果の集団はこの値で変動し得る。表は、最低の正のしきい値に対して読み出し値ＶＲ１も示している。表１の値は、背景技術の欄に記載されているように、３ボルト設計に対応する一方で、表２の値は、代表的な実施形態の１．８ボルト設計に対応している。これら両方の表において、記憶セルのうちの「最高セルＶth」の値は推定値であることに留意すべきである。
【表１】
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【００３３】
表１に示されているように、従来技術は、「１」状態を接地接続することでコントロールゲート電圧０ボルトを有するその「１」状態を読み出し、結果的に図２に示されているＶＲ１になる。Ｖｄｄ＝２．６Ｖでの設計は、消去電圧が消去後の集団５０１に対して記憶素子をＶEV1 ＜−０．８Ｖの値より低く取れるようにしている。このため、ＶEV1 とＶＲ１との間に０．８ボルトのウインドが割り当てられ、この中にそれぞれ−０．５Ｖと−０．３ＶとなっているＶEV2 およびＶautoEVがはまっている。これらのしきい値は、セルのドレイン上へのＶｄｄの設定とコントロールゲート上へのＶCGの設定、およびセルの本体バイアスの使用に対応している。
【００３４】
１．８ボルトでの設計に対して、消去後の集団５０１は、負の電圧領域内まで移動されることはない。特に、代表的な実施形態は、初期の消去検証に対してまたＶCG＝０Ｖを使用するが、今度は分布における最高のセルは、ただ接地電圧よりも低いボルトの約半分のＶEV1 ＝−０．５Ｖになるにすぎない。このため結果的に、ほんの半ボルトのウィンドウが割り当てられ、その内部に消去後の集団をソフトプログラムすると共にＶＲ１の接地接続が維持されていれば、「０」状態（図５で５０３）を形成する。これは表２に示されているものであり、表２はＶEV2 および任意のＶautoEVに対する例示値を示し、その場合、表１のものと同じＶCGが使用されているが、検証レベルは今度はより小さな利用可能な電圧ウィンドウ内に適合している。
【表２】
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【００３５】
表２は、代表的な実施形態における温度補償によるＶＲ１の値の範囲をさらに示す。既に説明したように、「１」状態に対して読み出しパラメータ、検証パラメータまたはそれら両方を補償することによって、本発明は「０」と「１」との分布間の全スペース（図３の３０１）が動作条件に従ってこれらがシフトするときにデータ信頼度を確保するために十分に大きくなっていることを必要とするだけである。反対に、従来技術は、「１」の底部と「０」の頂部の両分布間のスペースと一定のＶＲ１＝０Ｖ値との両方（図２で２０１と２０３とそれぞれなっている）が互いに対して独立し、かつ動作条件による分布におけるシフトに独立してデータ信頼度を確保するために十分に大きくなっていることを必要としていた。表２の値が示しているように、この電圧ウィンドウ内の割当可能なスペースでは、「０」集団が一定のＶＲ１＝０Ｖ値より下に確実に留まれるような設計は非常に限られたものになる。
【００３６】
図６を参照すると、本発明の態様を用いる例示的なメモリシステム１０のブロック図が示されている。メモリシステム１０は、他にもセルの物理的な配列が可能ではあるが、多数の個々にアドレス指定可能なメモリセルを行列の規則正しいアレイ１１に配列する。ビットライン（図６には示されていない）は、アレイ１１の列に沿って延び、かつビットラインデコーダ・ドライバ回路１３にライン１５を介して接続されている。代表的な実施形態では、メモリセルアレイは、前に参照により援用されている参考文献に記載されたＮＡＮＤまたはＮＯＲ形となり得る。ワードライン（またも図６に示されていない）は、アレイ１１の行に沿って延び、またライン１７を介してワードラインデコーダ・ドライバ回路１９に接続されている。ステアリングゲートライン（同じく図６に示されていない）は、アレイ１１の列に沿って延び、またライン２３を介してステアリングゲートデコーダ・ドライバ回路２１に接続されている。
【００３７】
各々のデコーダ１３，１９，２１は、メモリコントローラ２７からバス２５を介してメモリセルのアドレスを受信する。デコーダ・ドライバ回路は、コントローラ２７にもそれぞれの制御・状態信号ライン２９，３１，３３を介して接続されている。ステアリングゲートおよびビットラインに印加された電圧は、デコーダ・ドライバ回路１３，２１を互いに接続するバス２２を介して調和される。
【００３８】
コントローラ２７は、ライン３５を介してホスト装置（図示せず）に接続可能となっている。例えば、ホストは、パーソナルコンピュータ、ノートブック形コンピュータ、デジタルカメラ、オーディオプレイヤーまたは種々の他の手持ち式の電子機器のいずれかとすることができる。図６のメモリシステムは一般に、ＰＣＭＣＩＡ、コンパクトフラッシュ（登録商標）協会、ＭＭＣ（登録商標）協会、またはセキュアディジタル（ＳＤ）カード協会によって設定される規準などの幾つかの既存の物理的および電気的規準のうちの一つに従ったカードで実施される。カードフォーマットにおける場合、ライン３５は、ホスト装置の相補コネクタと結合するカード上のコネクタで終結している。多くのカードの電気インターフェイスは、ＡＴＡ規準を遵守し、その場合メモリシステムは、それがあたかも磁気ディスクドライブであるかのようにホストには見えている。他のメモリカードのインターフェイス規準も存在している。カードフォーマットの代わりとして、図６に示されている形式のメモリシステムは、ホスト装置に埋設されている。
【００３９】
図６は、さらに基準電圧発生器４７も示す。前述したように、０ボルト近辺での動作条件に対する補償は、バンドギャップ発生器などの従来の方法によって容易に実施されない。補償に使用される別の技術は、レジスタドライバである。しかし、電流シンクであると言う不利があるだけでなく、このようなドライバは、低電圧レベルでは安定しておらず、またもＶCG＝〜０Ｖ近くでの使用に適していない。
【００４０】
一つの代表的な実施形態では、基準電圧発生器４７は、負の電圧源に接続されたバンドギャップ発生器を有することができ、その負の電圧源は、電力供給部から負の電圧レベルを発生し、それによってバンドギャップ発生器が０ボルトに近い必要とされるＶＲ１の値を供給できるようにする。（バンドギャップ発生器の詳細は、例えば、参照により本願明細書において援用されている１９９７年のジョン・ワイリ・アンド・サンズ社のデビット・エー．・ジョンズとケン・マーチンの「アナログ集積回路設計」("Analog Integrated Circuit Design", David A. Johns and Ken Martin, John Wiley & Sons, 1997)（非特許文献１）に記載されている。）図６は、メモリアレイと同様な記憶装置上の基準電圧発生器４７を示してはいるが、バンドギャップ発生器または負電圧発生器の一方または両方が、次に電圧レベルを供給するメモリシステムにおける別のチップ上に存在することもできる。
【００４１】
本発明の種々の態様を特定の実施形態を参照して説明してきたが、本発明は添付の特許請求の範囲の全範囲内でその権利が保護されるべきであることが理解されよう。
【図面の簡単な説明】
【００４２】
【図１】３ボルト動作用に設計されたシステムの四つのデータ状態のうちの一つにプログラムされた一群の記憶素子用のしきい値電圧の分布を示す。
【図２】メモリシステムに関する動作条件の作用を示す。
【図３】負および正の電圧によって特徴付けられた状態間を識別するために、動作条件の補償された読み出し電圧を使用する場合を示す。
【図４】予めプログラムする消去処理の代表的な実施形態のフローチャートである。
【図５】代表的な実施形態における種々の消去検証レベル構成を示す。
【図６】本発明の態様を用いるメモリシステムのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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