(57)【要約】超接合デバイスを形成するプロセスは、短い熱ステップによって互いに連結された間隔の狭い注入領域を形成するために一連の注入を含み、それによって、深く狭い領域が半導体本体内に形成される。【特許請求の範囲】
【請求項１】
パワーデバイスを製造する方法であって、
半導体基板を準備するステップと、
前記半導体基板の空いている表面上に第１の導電型の第１の半導体層をエピタキシャル成長させるステップと、
前記第１の半導体層の空いている表面上に、前記半導体層の一部を露出させる複数の窓を含み、注入を阻止する能力を備えたマスクを形成するステップと、
前記注入窓の下にある前記第１の半導体層に複数の縦方向に隣接した第２の導電型の領域を形成するため、前記注入窓を介して一連の注入を実行するステップと、
前記第１の半導体層に前記第２の導電型の縦向き領域を形成するため、前記第２の導電型の前記領域を連結する拡散促進を適用するステップと、
前記第１の半導体層の上に前記第２の導電型のチャネル領域を形成するステップと、
前記チャネル領域によって複数のＭＯＳゲート構造を形成するステップと、
各ＭＯＳゲート構造に隣接して前記第１の導電型の導電性領域を形成するステップと、
前記基板の空いている表面上に第１の電気的コンタクトを形成するステップと、
少なくとも前記第１の導電型の前記導電性領域と電気的に接触した第２の電気的コンタクトを形成するステップと、
を含み、
前記第２の導電型の前記縦向き領域が前記第１の半導体層と実質的に電荷がバランスするようにした、方法。
【請求項２】
前記注入窓の幅が０．２５〜２．０ミクロンである、請求項１記載の方法。
【請求項３】
前記第２の導電型の前記縦向き領域の幅が５ミクロン未満である、請求項１記載の方法。
【請求項４】
前記チャネル領域が前記第２の導電型のエピタキシャル半導体層を成長させることによって形成される、請求項１記載の方法。
【請求項５】
前記チャネル領域が前記第２の導電型のドーパントを前記エピタキシャル半導体層へ注入することにより形成される、請求項１記載の方法。
【請求項６】
前記第１の導電型の前記第１の半導体層上で前記第１の導電型の第２の半導体層をエピタキシャル成長させるステップと、
前記第２の半導体層の空いている表面上に、前記第２の半導体層の一部を露出させる複数の窓を含み、注入を阻止する能力を備えた第２のマスクを形成するステップと、
前記注入窓の下にあり前記第１の半導体層内の前記第２の導電型の前記縦向き領域の上にある前記第２の半導体層に、複数の縦方向に隣接した前記第２の導電型の領域を形成するため、前記第２のマスク内の前記注入窓を介して一連の注入を実行するステップと、
を更に含む、請求項１記載の方法。
【請求項７】
前記注入窓の幅が０．２５〜２．０ミクロンである、請求項６記載の方法。
【請求項８】
前記第２の導電型の前記縦向き領域の幅が５ミクロン未満である、請求項６記載の方法。
【請求項９】
前記チャネル領域が前記第２の導電型のエピタキシャル半導体層を成長させることによって形成される、請求項６記載の方法。
【請求項１０】
前記チャネル領域が前記第２の導電型のドーパントを前記第２の半導体層へ注入することにより形成される、請求項６記載の方法。
【請求項１１】
前記第１の導電型の前記導電性領域がソース領域である、請求項１記載の方法。
【請求項１２】
前記第１の電気的コンタクトがドレインコンタクトであり、前記第２の電気的コンタクトがソースコンタクトである、請求項１記載の方法。
【請求項１３】
前記半導体基板が第１の導電型である、請求項１記載の方法。
【請求項１４】
前記マスクが酸化物から構成される、請求項１記載の方法。
【請求項１５】
前記マスクがフォトレジストから構成される、請求項１記載の方法。
【請求項１６】
前記マスクが窒化物から構成される、請求項１記載の方法。
【請求項１７】
前記エピタキシャル半導体層の成長、前記マスクの形成、前記一連の注入の実行、及び前記拡散促進の適用が３回以上繰り返される、請求項１記載の方法。
【発明の詳細な説明】
【関連出願】
【０００１】
[0001]本願は、２００３年３月２５日に出願された、発明の名称がＳｕｐｅｒｊｕｎｃｔｉｏｎ  Ｄｅｖｉｃｅ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｍａｎｕｆａｃｔｕｒｅ  Ｔｈｅｒｅｆｏｒｅである米国仮特許出願第６０／４５７，６４０号に基づいて優先日の利益を主張し、優先権主張が本出願に対してなされる。
【発明の分野】
【０００２】
[0002]本発明は、ＭＯＳゲートデバイスに関し、特に、超接合デバイス及びその製造方法に関する。
【発明の背景】
【０００３】
[0003]周知であり、一般的に使用されるパワー半導体デバイスはパワーＭＯＳＦＥＴである。図１は従来技術によるパワーＭＯＳＦＥＴの能動領域の一部の断面図を示す。図１に示されたデバイスはトレンチの多様性がある。トレンチ型パワーＭＯＳＦＥＴは縦型ゲート構造を含む。
【０００４】
[0004]図２は従来技術のパワーＭＯＳＦＥＴの能動領域の一部の断面図を示す。図２に示されたデバイスはプレーナー型デバイスである。このようなデバイスは横方向ゲート構造を含む。
【０００５】
[0005]図１及び２の両方を参照すると、各デバイスは、それぞれがチャネル領域１２に形成されたソース領域１０を含む。ゲート構造は、ソース領域１０と、ソース領域１０が形成されたチャネル領域１２とに隣接して形成される。各ゲート構造は、典型的に導電性ポリシリコンから形成されたゲート電極１４と、典型的に二酸化珪素から構成されるゲート絶縁層１６とを含む。各ゲート絶縁層１６は、その関連したゲート電極１４を隣接したチャネル領域１２から絶縁する。
【０００６】
[0006]当分野において周知のように、縦型導電性ＭＯＳＦＥＴにおいて、チャネル領域１２はドリフト領域１８に隣接して配置される。ドリフト領域１８及びソース領域１０は一方の導電型であり、チャネル領域１２は逆の導電型である。したがって、印加電圧のレンジの下で、ソース領域１０及びドリフト領域１８はチャネル１２によって互いに絶縁される。適切な電圧がゲート電極１４に印加されるとき、関連したゲート絶縁層１６に隣接したチャネル領域１２内の領域（可逆チャネル領域又はチャネル）はいわゆる反転によって導電型を変える。その結果として、ソース領域１０とドリフト領域１８は電気的に接続される。このようにして、電圧がソース領域１０とドリフト領域１８との間に印加されるとき、電流が導通する。
【０００７】
[0007]典型的なパワーＭＯＳＦＥＴにおいて、ドレイン領域１８は、同じ導電型の半導体基板２０上にエピタキシャル形成されるが、ドーパント濃度は高濃度である。外部電気接続を可能にするため、ドレインコンタクト２２が基板２０に電気的に接続され、ソースコンタクト２４がソース領域１０に電気的に接続される。寄生デバイスの形成を抑止するため、ソースコンタクト２４をチャネル領域１２と同じ導電型の高導電性コンタクト領域２６に接続することも周知である。
【０００８】
[0008]図１及び２は、ソース領域１０及びドリフト領域１８がＮ型の導電型を有し、チャネル領域１２がＰ型の導電型を有するＮチャネルデバイスを示す。これらの導電型はＰチャネルデバイスを得るために逆転させてもよい。
【０００９】
[0009]パワーＭＯＳＦＥＴにおいて、伝導中のデバイスの抵抗（Ｒｄｓｏｎ）を低下させることが望ましい。Ｒｄｓｏｎは、主としてチャネルの抵抗とドレイン領域１８の抵抗とによって決まる。ドリフト領域の抵抗率はエピタキシャル層の抵抗率及び厚さによって決まり、デバイスの絶縁破壊電圧定格に比例する。デバイスの絶縁破壊電圧定格は、デバイスが逆電圧条件下で絶縁破壊に耐える能力を示す。したがって、Ｒｄｓｏｎを低下させるため、エピタキシャル層の導電率は高くされ、このことがデバイスの絶縁破壊電圧定格に悪影響を与える。逆に、絶縁破壊電圧定格を改良するため、エピタキシャル層の導電率は低くされ、このことがＲｄｓｏｎを増加させる。Ｒｄｓｏｎと絶縁破壊電圧定格との間の反比例関係は、デバイスのＲｄｓｏｎ及び絶縁破壊電圧定格に関して設計者に理想的ではない値を受け入れさせることがよくある。
【００１０】
[0010]超接合構造は、設計者がデバイスの絶縁破壊電圧に悪影響を与えることなくデバイスのＲｄｓｏｎを減少させることを可能にする。従来の超接合デバイスは、デバイスの能動セルの下側にＰ型とＮ型の交互の領域を含む。交互のＰ型領域とＮ型領域は実質的に電荷がバランスするので、逆電圧条件下で、これらの領域は互いを空乏化させ、それによって、デバイスが絶縁破壊に耐えることを可能にする。したがって、超接合配置は、デバイスの絶縁破壊電圧定格に影響を与えることなくＲｄｓｏｎを改良するためにドレイン領域の導電率の増加を可能にさせる。
【００１１】
[0011]図２は超接合配置を含むデバイスを示す。特に、図２は、ドリフト領域１８とは逆の導電型をもつ領域２８を含むプレーナー型パワーＭＯＳＦＥＴを示す。領域２８は超接合を形成するためドリフト領域１８と実質的に電荷がバランスする。
【００１２】
[0012]所定の絶縁破壊電圧の超接合デバイスでは、単位面積当たりのＲｄｓｏｎは、領域２８の幅（Ｗｐ）が減少するのに伴って減少することが知られている。表１はＲｄｓｏｎと領域２８の幅との間の関係の一例である。このデータは、たとえば、２００Ｖにおいて、Ｗ（ｐ）＝１．５μｍであるデバイスは、Ｗ（ｐ）＝６μｍであるデバイスよりも７１％低いＲｄｓｏｎを有することを示す。
【表１】
2006521706.tif 000002
したがって、図２に示されたようなデバイスの場合、ピッチ（隣接したトレンチの中心間の距離によって決まるセルとセルの間隔）を狭くすることが望ましい。
【００１３】
[0013]図２に示された装置では、約５−１０μｍかつ第１の導電型（たとえば、Ｎ型）の第１のエピタキシャルシリコン層１８’が、同じ導電型の、より高濃度のシリコン基板２０上で成長する。第１のエピタキシャルシリコン１８’は次にマスクされる。マスクは、約１２０ｋｅＶのエネルギーで第２の導電型（たとえば、Ｐ型）の注入を受けるために第１のエピタキシャルシリコン１８’の部分を露出させる窓を含む。オプションとして、注入物は、次に、マスク用材料が除去された後に熱活性化される。
【００１４】
[0014]次に、第２のエピタキシャルシリコン１８’’の層が第１のエピタキシャルシリコン１８’の層の上で成長する。第２のエピタキシャルシリコン１８’’は第１のエピタキシャルシリコン１８’’と同様にマスクされ、注入される。必要に応じて、第３のエピタキシャルシリコン１８’’’が見つけられ、第１のエピタキシャルシリコン１８’及び第２のエピタキシャルシリコン１８’’と同様にマスクされ、注入される。このプロセスは、希望の厚さのドリフト領域１８が得られるまで繰り返される。その後、領域２８を形成するように、縦方向に注入物をマージするため拡散促進が適用される。
【００１５】
[0015]図２に示されるようなデバイスを形成するプロセスは、注入物を縦方向へ動かすだけでなく、注入物を横方向へも動かす。上記のプロセスの結果として、領域２８の幅は、典型的に５μｍよりも大きい。その結果、上記のプロセスを使用して製造されたデバイスのピッチは高い。幅広い領域２８は高電圧デバイスのため適切であるが、Ｒｄｓｏｎが許容できない程度に大きいので低電圧デバイスには適さない。
【００１６】
[0016]超接合デバイスを形成するその他の方法も提案されている。たとえば、図２のデバイス内の領域２８は、溝をエッチングし、たとえば、エピタキシャル堆積によって同じ幅のｐ型材料を注入することにより形成されることが提案されている。しかし、このようなプロセスは、複雑なディープトレンチエッチングプロセスを必要とし、望ましい狭いピッチのデバイスを作成できない。トレンチ内のエピタキシャル成長プロセスはまた欠陥を導入し、デバイスの信頼性を悪くする可能性がある。
【００１７】
[0017]別の提案された方法は、選択的な中性子転換ドーピングを用いて領域２８を形成する。しかし、このプロセスは、パワーＭＯＳＦＥＴ製造のため一般的に使用されないか、又は利用できない。
【００１８】
[0018]更に別の提案された方法は、ディープトレンチを形成し、領域２８を形成するためトレンチの側壁をドーピングし、次に、誘電体材料でトレンチを満たすことが必要である。このプロセスは、狭いピッチのデバイスを与える可能性があるが、依然として、シリコンにディープトレンチをエッチングし、側壁を規定された方式でドーピングすることが必要である。
【発明の概要】
【００１９】
[0019]本発明によれば、超接合デバイスを形成するため、第２の導電型の領域が一連の注入物によってドリフト領域に形成され、間隔の狭い、縦向きに隣接した注入領域が得られる。注入領域は、次に、連結し、ドリフト領域と電荷がバランスした第２の導電型の縦向き領域を形成するように短い拡散促進で動かされ、超接合デバイスを形成する。縦向きに隣接した注入領域間の隙間は、制御され、狭い状態に保たれるので、デバイスのドリフト領域に第２の導電型の縦向き領域を形成するために注入領域を連結するには短い拡散促進だけが必要になる。その結果として、第２の導電型の縦向き領域の幅は、注入領域を形成するために用いられる注入窓の幅に近い状態に保たれる。したがって、本発明によるプロセスは、第２の導電型の縦向き領域の幅を大幅に制御することを可能にし、これによって、ドリフト領域に第２の導電型の狭い柱を製造することが可能にされ、より狭いピッチを有するデバイスが得られる。したがって、低電圧アプリケーションに適したより高い絶縁破壊とより低いＲｄｓｏｎを備えた超接合デバイスが製造可能である。
【詳細な説明】
【００２０】
[0024]次に、類似した番号が類似した特徴を特定する図３を参照すると、本発明によって製造された超接合型パワーＭＯＳＦＥＴは領域２８を含む。領域２８は、ドリフト領域１８内でチャネル領域１２の下に配置され、５μｍ未満の幅である。その結果、本発明によるパワーＭＯＳＦＥＴは、低電圧アプリケーションに適した狭いピッチと許容できる程度に低いＲｄｓｏｎとを有する。
【００２１】
[0025]本発明によるＭＯＳＦＥＴ内の領域２８は、ドリフト領域１８と逆の導電型を有する多数の高エネルギーで低ドーズ量の注入物を使用して形成される。たとえば、Ｎ型ドリフト領域１８のための適当な注入物は、Ｐ型ドーパントであるホウ素（Ｂ＋、又はＢ＋＋又はＢ＋＋＋のいずれか）である。
【００２２】
[0026]図４ａ〜４ｅは、本発明によるＭＯＳＦＥＴの製造のプロセスを例示する。
【００２３】
[0027]図４ａを参照すると、第１の導電型（たとえば、Ｎ型）の第１のエピタキシャルシリコン１８’の層が第１の導電型のシリコン基板２０上で成長する。第１のエピタキシャルシリコン１８’の層の厚さ及び抵抗率は、デバイスの望ましい絶縁破壊電圧、並びに、領域２８を形成する注入の深さに応じて選定される。本発明の好ましい実施形態において、第１のエピタキシャルシリコン層１８’の厚さは１〜６μｍである。
【００２４】
[0028]その後、マスク３０が第１のエピタキシャルシリコン１８’の層の上に形成される。マスク３０は、高エネルギー注入を阻止する能力を備えた材料から形成され、第２の導電型（たとえば、Ｐ型）の注入物を受けるエピタキシャルシリコン１８’内の領域の上面を露出させる注入窓３２を含む。マスク３０を形成する適当な材料は、フォトレジスト、酸化物、窒化物、又はそれらの組み合わせである。
【００２５】
[0029]注入窓３２の幅は、望ましい絶縁破壊電圧と、その中を通って受けられる注入の深さとに応じて選択される。好ましくは、注入窓３２の幅は０．２５〜２．０μｍである。注入窓３２は、縞状でもよく、又はセル型、たとえば、六角形でもよい。
【００２６】
[0030]次に、一連の高エネルギーホウ素の注入が第１のエピタキシャルシリコン１８’で実行される。一連の注入中の各注入物はエネルギーが異なり、オプションとして、ドーズ量が異なり、それによって、それぞれが少なくとも別の注入領域３４に隣接した注入領域３４を生ずる。注入エネルギー及びドーズ量は、望ましい絶縁破壊電圧及び望ましいセルピッチに応じて選択される。
【００２７】
[0031]一連の注入を実行するため、高エネルギー注入装置が利用される。高エネルギー注入装置は、典型的に、１０ｋｅＶ〜３．０ＭｅＶのエネルギーで、４ミクロンの深さまでホウ素を注入することが可能である。一連の注入中の各注入物のドーズ量の典型的な値は、１．０×１０１１〜１．０×１０１３イオン／ｃｍ２である。
【００２８】
[0032]多数の注入の結果として、第２の導電型の狭く深いゾーン（各ゾーンは縦方向に隣接した注入領域３４のスタックを含む）が第１のエピタキシャルシリコン１８’に形成され、それらの上面付近からシリコン基板２０に隣接した底面付近まで広がる。その後、マスク３０が除去される。
【００２９】
[0033]本発明の第１の実施形態において、マスク３０が除去された後、第２のエピタキシャルシリコン１８’’層が図４ｂに示されるように第１のエピタキシャルシリコン１８’層上に成長する。第２のエピタキシャル１８’’層の厚さ及び抵抗率は、望ましい絶縁破壊電圧とその中に受け入れられる注入の深さとに応じて選択される。第２のエピタキシャルシリコン１８’’は同様に、高エネルギー注入を素子する能力を備えたマスク３１によって覆われる。マスク３１内の注入窓３３は第１のエピタキシャルシリコン１８’層の注入領域３４と揃えられることに注意すべきである。
【００３０】
[0034]その後、一連の高エネルギーのホウ素注入が複数の縦方向に隣接した注入領域３４を、第１のエピタキシャルシリコン１８’層の注入領域３４の上方の第２のエピタキシャルシリコン１８’’層に形成するため実行される。マスク３１が次に除去され、拡散促進が注入物を動かすために適用され、それによって、注入領域３４はドリフト領域１８に領域２８を形成するように接合される。本発明の結果として、注入領域３４は、狭く深い領域２８を形成するように間隔が狭くされ、望ましくはＭＯＳＦＥＴの絶縁破壊電圧とＲｄｓｏｎを改良する。
【００３１】
[0035]次に図４ｃを参照すると、第２の導電型（たとえば、Ｐ型）の第３のエピタキシャルシリコン層がチャネル領域１２を形成するため適当なドーパント濃度で成長する。第１の導電型のドーパントが次にチャネル領域１２に注入され、ソース領域１０を形成するため望ましい深さまで拡散促進によって動かされる。
【００３２】
[0036]代替案として、チャネル領域１２は、第２の導電型のドーパントを第２のエピタキシャルシリコン１８’’に適切に注入し、次に、チャネル領域２０を形成するため拡散促進が続けられることによって形成される。ソース領域１０は、上述のように、又はパワーＭＯＳＦＥＴ製造において普及しているその他の方法を用いて形成される。
【００３３】
[0037]その後、トレンチが図４ｄに示されるように公知のトレンチ形成プロセスを利用して形成される。トレンチの形成に続いて、ゲート酸化膜１６を形成するためゲート酸化が行われ、その後に導電性ポリシリコンがトレンチに堆積させられる。次に、ポリシリコンは従来の方式でゲート電極１４を形成するためエッチングされ、低温酸化膜３５が形成される。
【００３４】
[0038]次に図４ｅを参照すると、窓３７が下にあるシリコンを露出させるため適切なエッチングステップによって低温酸化膜３５に開けられる。その後、リセス３８がチャネル領域１２に達するように各窓３７の底でシリコンに形成される。次に、第２の導電型のドーパントが高導電性コンタクト領域２６を形成するため各リセス３８の底でチャネル領域１２に注入される。ソースコンタクト２４及びドレインコンタクト２２が次に形成され、本発明によるＭＯＳＦＥＴが完成する。
【００３５】
[0039]本発明によるデバイスを形成するために２層のエピタキシャルシリコン層が必要ではないことに注意すべきである。たとえば、より低電圧のデバイスでは、チャネル領域１２が形成される前に第１のエピタキシャル層１８’だけを準備することが可能である。更に、より高電圧のデバイスが望まれるならば、３層以上のエピタキシャルシリコン層を形成し、本発明に従って処理してもよい。
【００３６】
[0040]上記の説明はＮ型トレンチＭＯＳＦＥＴについての説明である。一連の注入物はＰ型トレンチＭＯＳＦＥＴの場合には逆にされる。
【００３７】
[0041]更に、深く狭い領域２８が本発明によるプロセスを使用して形成されると、プレーナー型ＭＯＳＦＥＴを含む従来のＭＯＳＦＥＴが本発明の利点を組み込むように形成される。
【００３８】
[0042]本発明はその特定の実施形態に関して説明されているが、多数のその他の変形及び変更とその他の使用が当業者には明らかになるであろう。したがって、好ましくは、本発明は本明細書中の具体的な開示内容によって限定されない。
【図面の簡単な説明】
【００３９】
【図１】従来技術のトレンチ型パワーＭＯＳＦＥＴの一部の略断面図である。
【図２】従来技術の超接合型パワーＭＯＳＦＥＴの一部の略断面図である。
【図３】本発明によって製造されたＭＯＳゲートデバイスの一部の断面を概略的に示す図である。
【図４ａ】本発明によるステップを概略的に説明する図である。
【図４ｂ】本発明によるステップを概略的に説明する図である。
【図４ｃ】本発明によるステップを概略的に説明する図である。
【図４ｄ】本発明によるステップを概略的に説明する図である。
【図４ｅ】本発明によるステップを概略的に説明する図である。
【図１】
2006521706.tif 000003
【図２】
2006521706.tif 000004
【図３】
2006521706.tif 000005
2006521706.tif 000006
2006521706.tif 000007
2006521706.tif 000008
【図４ｅ】
2006521706.tif 000009
【手続補正書】
【提出日】平成17年11月29日(2005.11.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パワーデバイスを製造する方法であって、
半導体基板を準備するステップと、
前記半導体基板上に第１の導電型の第１の半導体層をエピタキシャル成長させるステップと、
前記第１の半導体層の空いている表面上を覆うマスクであり、前記半導体層の一部を露出させる複数の窓を含み、注入を阻止する能力を備えた前記マスクを形成するステップと、
前記注入窓の下にある前記第１の半導体層に、複数の縦方向に隣接した第２の導電型の領域を形成するため、前記注入窓を通して一連の注入を実行するステップと、
前記第１の半導体層に前記第２の導電型の縦向き領域を形成するため、前記第２の導電型の前記領域を連結する拡散促進を適用するステップと、
前記第１の導電型の前記第１の半導体層を覆うよう前記第１の導電型の大の半導体層をエキタキシャル成長させるステップと、
前記第２の半導体層の空いている表面上を覆う第２のマスクであり、前記第２の半導体層の一部を露出させる複数の窓を含み、注入を阻止する能力を備えた前記第２のマスクを形成するステップと、
前記第２のマスクの前記注入窓の下であって、前記第１の半導体層における前記第２の導通型の前記縦向き領域の上にある前記第２の半導体層に、複数の縦方向に隣接した第２の導電型の領域を形成するため、前記第２のマスクの前記注入窓を通して一連の注入を実行するステップと、
前記第２の半導体層の上に前記第２の導電型のチャネル領域を形成するステップと、
前記チャネル領域によって複数のＭＯＳゲート構造を形成するステップと、
各ＭＯＳゲート構造に隣接して前記第１の導電型の導電性領域を形成するステップと、
前記基板上に第１の電気的コンタクトを形成するステップと、
少なくとも前記第１の導電型の前記導電性領域と電気的に接触した第２の電気的コンタクトを形成するステップと、
を含み、
前記第２の導電型の前記縦向き領域が前記第１の半導体層および前記第２の半導体層と実質的に電荷がバランスするようにした、方法。
【請求項２】
前記注入窓の幅が０．２５〜２．０ミクロンである、請求項１記載の方法。
【請求項３】
前記第２の導電型の前記縦向き領域の幅が５ミクロン未満である、請求項１記載の方法。
【請求項４】
前記チャネル領域が前記第２の導電型のエピタキシャル半導体層を成長させることによって形成される、請求項１記載の方法。
【請求項５】
前記チャネル領域が前記第２の導電型のドーパントを前記エピタキシャル半導体層へ注入することにより形成される、請求項１記載の方法。
【請求項６】
前記第１の導電型の前記導電性領域がソース領域である、請求項１記載の方法。
【請求項７】
前記第１の電気的コンタクトがドレインコンタクトであり、前記第２の電気的コンタクトがソースコンタクトである、請求項１記載の方法。
【請求項８】
前記半導体基板が第１の導電型である、請求項１記載の方法。
【請求項９】
前記マスクが、酸化物、フォトレジストおよび窒化物からなる群より選択される物質からなる、請求項１記載の方法。
【国際調査報告】
2006521706.tif 000010