(57)【要約】磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）アレイ（２００）の各メモリ・セル（２６０、２６２、２６６、２６８）は、磁気抵抗トンネル接合部（ＭＴＪ）と、ＭＴＪに連結されたトランジスタ（２６１）とを有する。書き込みは、アレイの行及び列に沿う書き込みライン（２２０、２３２）により行なわれる。１組の書き込みライン（２３２、２３６）が、トランジスタに接続されていないＭＴＪの端部に接続されている。従って、これらの書き込みラインは、ＭＴＪに近く、そのため、ＭＴＪに対する良好な磁気結合を有する。これは、書き込み電流を低く維持する上で重要である。これらの書き込みラインは、一方の端部において、ドライバ（２４０、２５２）によって駆動される。他方で、ＭＴＪに接続されていないメモリ・セルのトランジスタの端部に接続された読み出しビット・ライン（２２２）において、検出が行なわれる。書き込みドライバからの異なるライン上にセンス・アンプ（２７０）を有しているので、書き込みドライバ（２４０、２５２）のキャパシタンスによって検出に遅れが生じることはない。
2006516789.tif 000002
【特許請求の範囲】
【請求項１】
メモリであって、
第１端子及び第２端子を有する第１の磁気抵抗トンネル接合部（ＭＴＪ）と、
前記第１のＭＴＪの前記第１端子に連結された第１電流電極と、第２電流電極と、制御電極とを有する第１のトランジスタと、
前記第１のＭＴＪに近接し、実質的に第１の方向を通過する、第１のＭＴＪの第２端子に連結された第１の書き込みビット・ラインと、
前記第１のＭＴＪに近接し、前記第１の方向に直交する第２の方向に実質的に設けられた第１の書き込みワード・ラインと、
前記第１のトランジスタの前記制御電極に連結された第１の読み出しワード・ラインと、
センス・アンプと、
前記第１のトランジスタの前記第２電流電極を前記センス・アンプに連結する第１の読み出しビット・ラインと、を備えるメモリ。
【請求項２】
請求項１に記載のメモリにおいて、前記第１の書き込みビット・ラインが、接地に連結された第１の端部と、第１のビット書き込みドライバに連結された第２の端部とを有する、メモリ。
【請求項３】
請求項２に記載のメモリにおいて、前記第１の書き込みワード・ラインが、正の電源端子に連結された第１の端部と、ワード書き込みドライバに連結された第２の端部とを有する、メモリ。
【請求項４】
請求項１に記載のメモリであって、
第１端子及び第２端子を有する第２のＭＴＪと、
前記第２のＭＴＪの前記第１端子に連結された第１電流電極と、第２電流電極と、制御電極とを有する第２のトランジスタであって、前記第１の書き込みワード・ラインが、第２のＭＴＪに近接し、実質的に第２の方向に設けられ、前記第１の読み出しワード・ラインが、前記第２のトランジスタの前記制御電極に連結されている、第２のトランジスタと、
前記第２のＭＴＪに近接し、実質的に第１の方向を通過するとともに、前記第２のＭＴＪの前記第２端子に連結された第２の書き込みビット・ラインと、
前記第２のトランジスタの前記第２電流電極を前記センス・アンプに連結する第２の読み出しビット・ラインと、を更に備えるメモリ。
【請求項５】
請求項４に記載のメモリにおいて、前記第１の書き込みビット・ラインが、接地に連結された第１の端部と、第１のビット書き込みドライバに連結された第２の端部とを有し、前記第２の書き込みビット・ラインが、接地に連結された第１の端部と、第２のビット書き込みドライバに連結された第２の端部とを有する、メモリ。
【請求項６】
請求項４に記載のメモリであって、
第１端子及び第２端子を有する第３のＭＴＪと、
前記第３のＭＴＪの前記第１端子に連結された第１電流電極と、第２電流電極と、制御電極とを有する第３のトランジスタであって、前記第１の書き込みビット・ラインが、第３のＭＴＪに近接し、実質的に第１の方向を通過するとともに前記第３のＭＴＪの前記第２端子に連結され、前記第１の読み出しビット・ラインが、前記第３のトランジスタの前記第２電流電極を前記センス・アンプに連結する、第３のトランジスタと、
前記第３のＭＴＪに近接し、実質的に第２の方向に設けられた第２の書き込みワード・ラインと、
前記第３のトランジスタの前記制御電極に連結された第２の読み出しワード・ラインと、を更に備えるメモリ。
【請求項７】
請求項６に記載のメモリにおいて、前記第１の書き込みビット・ラインが、接地に連結された第１の端部と、第１のビット書き込みドライバに連結された第２の端部とを有し、
前記第２の書き込みビット・ラインが、接地に連結された第１の端部と、第２のビット書き込みドライバに連結された第２の端部とを有する、メモリ。
【請求項８】
請求項６に記載のメモリであって、
第１端子及び第２端子を有する第４のＭＴＪと、
前記第４のＭＴＪの前記第１端子に連結された第１電流電極と、第２電流電極と、制御電極とを有する第４のトランジスタと、を更に備え、
前記第２の書き込みワード・ラインが、前記第４のＭＴＪに近接し、実質的に第２の方向に設けられ、
前記第２の読み出しワード・ラインが、前記第４のトランジスタの前記制御電極に連結され、
前記第２の書き込みビット・ラインが、前記第４のＭＴＪに近接し、実質的に第１の方向を通過するとともに、前記第４のＭＴＪの前記第２端子に連結され、
前記第２の読み出しビット・ラインが、前記第４のトランジスタの前記第２電流電極を前記センス・アンプに連結する、メモリ。
【請求項９】
請求項８に記載のメモリにおいて、前記第１の書き込みビット・ラインが、接地に連結された第１の端部と、第１のビット書き込みドライバに連結された第２の端部とを有し、前記第２の書き込みビット・ラインが、接地に連結された第１の端部と、第２のビット書き込みドライバに連結された第２の端部とを有する、メモリ。
【請求項１０】
選択されたメモリ・セルの状態を読み取る方法であって、
複数の行及び列に配置されたランダム・アクセス・メモリ・セルのアレイを提供することであって、各ランダム・アクセス・メモリ・セルが、
第１端子及び第２端子を有するＭＴＪと、
前記ＭＴＪの前記第１端子に連結された第１電流電極と、複数のワード・ラインのうちの１つに連結された制御電極と、第２電流電極とを有するトランジスタとを備える、ランダム・アクセス・メモリ・セルのアレイを提供すること、
前記ＭＴＪに近接し、行及び列とアライメントされる複数の書き込みラインを提供することであって、各ＭＴＪは、前記複数の書き込みラインのうちの１つに連結される、複数の書き込みラインを提供することと、
センス・アンプを提供することと、
選択されたセルのトランジスタの前記第２電流電極を前記センス・アンプに連結すること、を備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）に関し、より詳細には、ＭＲＡＭ用のアーキテクチャに関する。
【背景技術】
【０００２】
ＭＲＡＭを含む任意のメモリ形式において、メモリ・サイズを縮小して性能を向上させることが常に要望されている。性能の１つの重要な側面は、メモリを読み出し、プログラムする（書き込む）速度である。速度を制限するものとしては、ビット・セルの性能、及びアレイを横断するラインのキャパシタンスが挙げられる。これらの特性を向上させるために、種々の技術が開発されている。例えばメモリ・アレイは一般に、単一のラインが過剰に容量をもたないように、サブアレイに分割されている。これによって、消費電力を低減することもできる。ＭＲＡＭにおけるこのような技術の開発によって、ビット・ラインのキャパシタンスを、セルをセルのグループに集中させることで低下させることが行なわれている。グローバル・ビット・ラインは、選択されたグループのみに選択的に接続される。この接続の有益な効果は、グローバル・ビット・ラインに接続されたメモリ・セルの数が減少することである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＭＲＡＭメモリでは、磁気トンネル接合部の上下の金属ライン中の電流により生成される磁界によって、データをビット・セルに書き込む必要がある。磁界によって、磁気トンネル接合部における磁性材料の分極が変化し、その結果、ビット・セルの状態が変化し、従って、トンネル接合部の抵抗が変化する。ＭＲＡＭセル用の磁界の生成に用いられる電流が流れる金属ラインの、磁気トンネル接合部に対する配置によって、望ましい磁界領域の特性が変化する。しかし、読み出し効率を向上させるために、セルをグループ分けする技術では、金属ラインを、トンネル接合部とセルの書き込み用に用いられる別の金属ラインとの間に追加する必要がある。追加の金属ラインによって、セルの書き込み用に用いられる金属ラインが、トンネル接合部から遠くに移動することになり、その結果、書き込み効率が低下する。このように、この技術では、読み出し速度の向上は、書き込み効率の低下と相殺することになる。しかし、ＭＲＡＭの有望な点は、高速度及び不揮発性の両方を実現できるユニバーサル・メモリであるという点である。
【０００４】
本発明の前述した目的及び優位性、さらなる目的及び優位性、並びにより具体的な目的及び優位性が、以下の本発明の詳細な説明とともに図面から、当業者には容易に明らかとなる。
【発明を実施するための最良の形態】
【０００５】
メモリ・アーキテクチャでは、読み出し及び書き込み動作に対する別個のワード・ラインとともに、読み出し及び書き込み動作に対する別個のビット・ラインを用いる。これらの特徴によって、書き込みドライバ面積が小さくなるという利点、従って、メモリ・コアに対する平均のビット・サイズが小さくなるという利点が得られる。
【０００６】
次に、図１は、本発明の好ましい実施形態によるＭＲＡＭアレイ３の簡略化された断面図を示す。この説明図では、単一の磁気抵抗メモリ・デバイス１０が示されている。しかし、ＭＲＡＭアレイ３は多くのＭＲＡＭデバイス１０から構成され、ここでは、書き込み方法の説明を簡単にするために、このようなデバイスを一つのみ示すことが、理解される。
【０００７】
ＭＲＡＭデバイス１０は、書き込みワード・ライン２０及び書き込みビット・ライン３０を含む。書き込みワード・ライン２０及び書き込みビット・ライン３０には、電流を流すことができるように、導電性材料が含まれている。この説明図では、書き込みワード・ライン２０の位置は、ＭＲＡＭデバイス１０の頂部である。また書き込みビット・ライン３０の位置は、ＭＲＡＭデバイス１０の底部であり、ワード・ライン２０に対して９０°の角度に方向付けられている（図２を参照）。他の実施形態として、書き込みワード・ライン２０の位置をＭＲＡＭデバイス１０の底部にしてもよく、また書き込みビット・ライン３０の位置をＭＲＡＭデバイス１０の頂部にしてもよい。
【０００８】
ＭＲＡＭデバイス１０には、第１の磁性領域１５と、トンネリング障壁１６と、第２の磁性領域１７とを備えるトンネル接合部が含まれている。トンネリング障壁１６は、第１の磁性領域１５と第２の磁性領域１７との間に挟まれている。好ましい実施形態においては、磁性領域１５は３層構造１８を含む。３層構造１８は、２つの強磁性層４５と５５との間に設けられた反強磁性結合スペーサ層６５を有する。反強磁性結合スペーサ層６５は、厚み８６を有し、強磁性層４５及び５５は、厚み４１及び５１をそれぞれ有する。更に磁性領域１７は、３層構造１９を有する。３層構造１９は、２つの強磁性層４６と５６との間に設けられた反強磁性結合スペーサ層６６を有する。反強磁性結合スペーサ層６６は、厚み８７を有し、強磁性層４６及び５６は、厚み４２及び５２をそれぞれ有する。
【０００９】
一般的に、反強磁性結合スペーサ層６５及び６６は、元素Ｒｕ、Ｏｓ、Ｒｅ、Ｃｒ、Ｒｈ、Ｃｕの少なくとも１つ、又はそれらの組み合わせを含む。更に強磁性層４５、５５、４６、及び５６は、元素Ｎｉ、Ｆｅ、Ｍｎ、Ｃｏの少なくとも１つ、又はそれらの組み合わせを含む。なお、磁性領域１５及び１７は、３層構造以外の人工的な反強磁性（ＳＡＦ）層材料構造を含むことができること、又、この実施形態において３層構造を用いることは、例示のみを目的としていることが、理解される。例えば、このような人工的な反強磁性層材料構造の１つは、強磁性層／反強磁性結合スペーサ層／強磁性層／反強磁性結合スペーサ層／強磁性層構造の５層スタックを含むことができる。
【００１０】
強磁性層４５及び５５は、磁気モーメント・ベクトル５７及び５３をそれぞれ有する。これらは通常、反強磁性結合スペーサ層６５の結合によって反平行に保持される。また磁性領域１５は、合成磁気モーメント・ベクトル４０を有し、磁性領域１７は、合成磁気モーメント・ベクトル５０を有する。合成磁気モーメント・ベクトル４０及び５０は、異方性容易軸に沿って、書き込みビット・ライン３０及び書き込みワード・ライン２０からある角度、好ましくは４５°の方向に、配向される（図２を参照）。また磁性領域１５は、自由な強磁性領域である。すなわち、合成磁気モーメント・ベクトル４０は、印加磁界の存在下で自由に回転できる。磁性領域１７は、固着された強磁性領域である。すなわち、合成磁気モーメント・ベクトル５０が、中程度の印加磁界の存在下では自由に回転することができず、基準層として用いられる。
【００１１】
反強磁性結合層を、各３層構造１８内の２つの強磁性層間に示しているが、強磁性層を、他の手段例えば静磁界又は他の特性を用いて反強磁性的に結合できることが理解される。例えば、セルのアスペクト比が５以下に低下すると、強磁性層は、静磁束閉路から反平行結合される。
【００１２】
好ましい実施形態においては、ＭＲＡＭデバイス１０は、長さ／幅の比の範囲が、非円形の方式の場合に１〜５である３層構造１８を有する。しかし、図面では、円形の方式を示が示されている（図２を参照）。ＭＲＡＭデバイス１０は、好ましい実施形態において形状が円形である。これは、スイッチング・フィールドに対する、形状異方性からの影響が最小限であること、またフォトリソグラフィ処理を用いてデバイスを横方向にスケール変更して寸法を小さくすることが、より簡単であることによる。しかし、ＭＲＡＭデバイス１０は、他の形状、例えば四角形、楕円形、矩形、又はダイアモンド形状にすることができることが理解される。しかし、説明を簡単にするために、円形として示している。
【００１３】
更に、ＭＲＡＭアレイ３の製造中に、それぞれの後続層（すなわち３０、５５、６５など）を堆積するか、そうでなければ順次形成する。また各ＭＲＡＭデバイス１０は、半導体業界において既知の任意の技術における選択的な堆積、フォトリソグラフィ処理、エッチングなどによって、形成してもよい。少なくとも強磁性層４５及び５５を堆積する間に、磁界を印加して、このペアに対する好ましい容易磁気軸を設定する（誘導異方性）。印加した磁界によって、磁気モーメント・ベクトル５３及び５７に対する好ましい異方性軸が形成される。好ましい軸は、書き込みワード・ライン２０と書き込みビット・ライン３０との間が４５°になるように選択される。これについては、後述する。
【００１４】
次に、図２は、本発明によるＭＲＡＭアレイ３の簡略化された平面図を示す。ＭＲＡＭデバイス１０の説明を簡単にするために、すべての方向について、図示したようにｘ座標系及びｙ座標系１００、並びに時計回りの回転方向９４及び反時計回りの回転方向９６を用いる。更に説明を簡単にするために、再び次のことを仮定する。すなわち、Ｎは２に等しく、従ってＭＲＡＭデバイス１０は、磁気モーメント・ベクトル５３及び５７並びに合成磁気モーメント・ベクトル４０を有する領域１５において、１つの３層構造を含む。また領域１５の磁気モーメント・ベクトルのみを示す理由は、これらの磁気モーメント・ベクトルがスイッチングされるからである。
【００１５】
書き込み方法がどのように作用するかを示すために、次のことを仮定する。すなわち磁気モーメント・ベクトル５３及び５７に対する好ましい異方性軸は、負のｘ方向及び負のｙ方向に対して４５°に、及び正のｘ方向及び正のｙ方向に対して４５°に、方向付けられる。一例として、図２に、磁気モーメント・ベクトル５３が、負のｘ方向及び負のｙ方向に対して４５°の角度に方向付けられている様子を示す。磁気モーメント・ベクトル５７は、磁気モーメント・ベクトル５３に対して概ね反平行に配向されるため、磁気モーメント・ベクトル５７は、正のｘ方向及び正のｙ方向に対して４５°に方向付けられる。この初期方位を用いて、後述するように、書き込み方法の例を示す。
【００１６】
好ましい実施形態においては、書き込みワード電流６０を、正のｘ方向に流れる場合に正であると規定し、及び書き込みビット電流７０を、正のｙ方向に流れる場合に正であると規定する。書き込みワード・ライン２０及び書き込みビット・ライン３０の目的は、ＭＲＡＭデバイス１０内に磁界を形成することである。正の書き込みワード電流６０によって、円周方向の書き込みワード磁界ＨＷ８０が誘導され、正の書き込みビット電流７０によって、円周方向の書き込みビット磁界ＨＢ９０が誘導される。この例では、書き込みワード・ライン２０はＭＲＡＭデバイス１０の上方にある。そのため、素子の平面内において、ＨＷ８０がＭＲＡＭデバイス１０に印加される方向は、正の書き込みワード電流６０の場合に、正のｙ方向である。同様に、書き込みビット・ライン３０は、ＭＲＡＭ１０の下方にあるため、素子の平面内において、ＨＢ９０がＭＲＡＭデバイス１０に印加される方向は、正の書き込みビット電流７０の場合に、正のｘ方向である。正及び負の電流フローに対する規定は、任意であり、ここでは、例示的な目的で規定していることが理解される。電流フローを逆にする効果は、ＭＲＡＭデバイス１０内に誘導される磁界の方向を変えることである。電流誘導磁界の挙動は、当業者には良く知られており、ここではこれ以上詳しくは述べない。
【００１７】
次に図３を参照して、ＳＡＦ３層構造のシミュレートされたスイッチング動作を示す。シミュレーションは、２つの単一磁区磁性層から構成され、これらは、固有の異方性を伴うほぼ同じモーメントを有し（ほぼ平衡状態のＳＡＦ）、反強磁性的に結合され、その磁化力学はランダウ・リフシッツ（Ｌａｎｄａｕ−Ｌｉｆｓｈｉｔｚ）方程式によって記述される。ｘ軸は、書き込みワード・ライン磁界の振幅（エルステッド）であり、ｙ軸は、書き込みビット・ライン磁界の振幅（エルステッド）である。磁界を、パルス・シーケンス１００（図４に示す）で印加する。パルス・シーケンス１００は、書き込みワード電流６０及び書き込みビット電流７０を、時間の関数として含む。
【００１８】
図３には、３つの動作領域が示されている。領域９２においては、スイッチングは行われない。領域９５におけるＭＲＡＭ動作に対しては、直接書き込み法が有効となる。直接書き込み法を用いるときには、ＭＲＡＭデバイスの初期状態を決定する必要はない。その理由は、状態がスイッチングされるのは、書き込まれる状態が、記憶されている状態と異なる場合のみであるからである。書き込まれる状態の選択は、書き込みワード・ライン２０及び書き込みビット・ライン３０の両方における電流の方向によって決定される。例えば「１」の書き込みが要求される場合には、両方のラインにおいて電流の方向は正となる。「１」がすでに要素内に記憶されており、「１」を書き込む場合には、ＭＲＡＭデバイスの最終的な状態は、引き続き「１」になる。また「０」が記憶されており、「１」を正の電流を用いて書き込む場合には、ＭＲＡＭデバイスの最終的な状態は、「１」になる。書き込みワード及び書き込みビット・ラインの両方において負の電流を用いることによって「０」を書き込む場合にも、同様の結果が得られる。従って、どちらの状態でも、所望の「１」又は「０」にプログラムすることが、適切な極性の電流パルスを用いれば、その初期状態にかかわらず可能である。この開示の全体を通して、領域９５における動作を、「直接書き込みモード」として規定する。
【００１９】
領域９７におけるＭＲＡＭ動作に対しては、トグル書き込み法が有効となる。トグル書き込み法を用いるときには、書き込む前にＭＲＡＭデバイスの初期状態を決定する必要がある。その理由は、状態のスイッチングは、ＭＲＡＭデバイスが書き込まれる度に行なわれ、これは、書き込みワード・ライン２０及び書き込みビット・ライン３０の両方に対して同じ極性の電流パルスが選択される限り、電流の方向にかかわらず行なわれるからである。例えば「１」が最初に記憶されている場合には、１つの正電流パルス・シーケンスが、書き込みワード及び書き込みビット・ラインに流れた後に、デバイスの状態が「０」にスイッチングされる。記憶された「０」状態に対して、正の電流パルス・シーケンスを繰り返すことによって、「１」に戻る。このように、メモリ素子に書き込んで所望の状態にすることを可能にするためには、ＭＲＡＭデバイス１０の初期状態を、最初に読み出して、書き込むべき状態と比較する必要がある。読み取り及び比較において、さらなるロジック回路を必要としてもよい。例えば、情報を記憶するためのバッファ及びメモリ状態を比較するためのコンパレータである。その結果、ＭＲＡＭデバイス１０に書き込むのは、記憶された状態と書き込むべき状態とが異なる場合のみとなる。この方法の優位性の１つは、消費電力が低いことである。その理由は、異なるビットのみがスイッチングされるからである。トグル書き込み法を用いることのさらなる優位性は、単極電圧のみが要求されるために、結果として、ＭＲＡＭデバイスを駆動するためのＮチャネル・トランジスタを小さくできることである。この開示の全体を通して、領域９７における動作を、「トグル書き込みモード」として規定する。
【００２０】
両方の書き込み法には、書き込みワード・ライン２０及び書き込みビット・ライン３０に電流を供給して、磁気モーメント・ベクトル５３及び５７を、前述したように好ましい２方向の一方に配向できるようにすることが含まれる。２つのスイッチング・モードを完全に明らかにするために、次に、磁気モーメント・ベクトル５３、５７、及び４０の時間旋回を説明する特定の例を示す。
【００２１】
図５は、パルス・シーケンス１００を用いて「１」から「０」に書き込むためのトグル書き込みモードを示す。この説明図では、時間ｔ０において、磁気モーメント・ベクトル５３及び５７が、図２に示したような好ましい方向に配向されている。この方位を「１」と規定する。
【００２２】
時間ｔ１において、正の書き込みワード電流６０が供給される。その結果、ＨＷ８０が誘導されて正のｙ方向に方向付けられる。正のＨＷ８０の効果は、ほぼ平衡状態にある反対方向にアライメントされたＭＲＡＭ３層を、「フロップ」させて、印加磁界方向に対してほぼ９０°に配向させることである。強磁性層４５と５５との間の有限の反強磁性の交換相互作用によって、磁気モーメント・ベクトル５３及び５７が、次に、磁界方向に向かって小角度に偏向する。そして、合成磁気モーメント・ベクトル４０は、磁気モーメント・ベクトル５３と５７との間に角度を設定し、ＨＷ８０とアライメントする。従って磁気モーメント・ベクトル５３が、時計周りの方向９４に回転する。合成磁気モーメント・ベクトル４０は、磁気モーメント・ベクトル５３及び５７のベクトル加算であるので、磁気モーメント・ベクトル５７も、時計周りの方向９４に回転する。
【００２３】
時間ｔ２において、正の書き込みビット電流７０が供給される。その結果、正のＨＢ９０が誘導される。その結果、合成磁気モーメント・ベクトル４０が、ＨＷ８０によって正のｙ方向に、及びＨＢ９０によって正のｘ方向に同時に方向付けられる。その結果、ベクトル４０が正のｘ方向と正のｙ方向との間の４５°に概ね配向されるまで、有効な磁気モーメント・ベクトル４０を時計周りの方向９４に更に回転させる効果が生じる。その結果として、磁気モーメント・ベクトル５３及び５７も、時計周りの方向９４に更に回転する。
【００２４】
時間ｔ３において、書き込みワード電流６０が供給される。その結果、ＨＢ９０のみが、合成磁気モーメント・ベクトル４０を方向付けるため、磁気モーメント・ベクトル４０は正のｘ方向に配向される。磁気モーメント・ベクトル５３及び５７の両方は、それらの異方性困難軸の不安定点を過ぎた角度に概ね方向付けられる。
【００２５】
ｔ４において、書き込みビット電流７０が供給される。その結果、磁界力が、合成磁気モーメント・ベクトル４０に作用ない。その結果、磁気モーメント・ベクトル５３及び５７は、異方性エネルギーが最小限になるように、それらの最近接の好ましい方向に配向される。この場合、磁気モーメント・ベクトル５３に対する好ましい方向は、正のｙ方向及び正のｘ方向対して４５°である。また、この好ましい方向は、時間ｔ０における磁気モーメント・ベクトル５３の初期方向から１８０°であり、「０」として規定される。従ってＭＲＡＭデバイス１０は、「０」にスイッチングされている。なお、ＭＲＡＭデバイス１０のスイッチングは、書き込みワード・ライン２０及び書き込みビット・ライン３０の両方において負の電流を用いることで、反時計周りの方向９６に磁気モーメント・ベクトル５３、５７、及び４０を回転させることによっても可能であることが、理解される。しかし例示的な目的で、その他の方法で示している。
【００２６】
次に、図６を参照して、パルス・シーケンス１００を用いて「０」から「１」に書き込むためのトグル書き込みモードを示す。磁気モーメント・ベクトル５３及び５７、並びに合成磁気モーメント・ベクトル４０を、前述したように時間ｔ０、ｔ１、ｔ２、ｔ３、及びｔ４のそれぞれにおいて示す。こうして、同じ電流及び磁界方向を用いて、ＭＲＡＭデバイス１０の状態を「０」から「１」にスイッチングする動作が示される。従って、ＭＲＡＭデバイス１０の状態は、図３の領域９７に対応するトグル書き込みモードを用いて書き込まれる。
【００２７】
直接書き込みモードの場合、磁気モーメント・ベクトル５３の大きさは、磁気モーメント・ベクトル５７よりも大きいものと仮定する。そのため、磁気モーメント・ベクトル４０は、磁気モーメント・ベクトル５３と同じ方向を示すが、ゼロ磁界における大きさが小さい。この不平衡なモーメントによって、双極子エネルギー（全体のモーメントを印加磁界とアライメントさせる傾向がある）は、ほぼ平衡状態のＳＡＳの対称性を壊すこととなる。従って、スイッチングを、所定の電流極性に対して一方向でのみ行なうことができる。
【００２８】
次に、図７は、パルス・シーケンス１００を用いた直接書き込みモードを用いて「１」から「０」に書き込む例を示す。この場合も、メモリ状態は最初は「１」であり、磁気モーメント・ベクトル５３は、負のｘ方向及び負のｙ方向に対して４５°に方向付けられ、磁気モーメント・ベクトル５７は、正のｘ方向及び正のｙ方向に対して４５°に方向付けられている。正の書き込みワード電流６０及び正の書き込みビット電流７０を伴う前述したようなパルス・シーケンスに続いて、前述したトグル書き込みモードと同様のやり方で、書き込みが行なわれる。なお、モーメントはこの場合も、時間ｔ１において「フロップ」するが、結果として生じる角度は、不平衡なモーメント及び異方性に起因して、９０°から方向を変える。時間ｔ４の後、ＭＲＡＭデバイス１０は「０」状態にスイッチングされており、合成磁気モーメント４０は、必要に応じて、正のｘ方向及び正のｙ方向における４５°に配向される。負の書き込みワード電流６０及び負の書き込みビット電流７０のみを用いて「０」から「１」に書き込むときに、同様の結果が得られる。
【００２９】
次に、図８は、新しい状態が、すでに記憶されている状態と同じときの、直接書き込みモードを用いた書き込みの例を示す。この例では、「０」がすでにＭＲＡＭデバイス１０に記憶されており、「０」を記憶するために電流パルス・シーケンス１００を繰り返す。磁気モーメント・ベクトル５３及び５７は、時間ｔ１において「フロップ」しようと試みるが、不平衡な磁気モーメントは印加磁界に逆らって動作しなければならないため、回転は小さくなる。従って、逆の状態から抜け出して回転するための更なるエネルギー・バリアが存在する。時間ｔ２において、主モーメント５３は、正のｘ軸とほぼアライメントしており、その初期異方性方向から４５°未満である。時間ｔ３において、磁界は、正のｘ軸に沿って方向付けられる。システムは、更に時計回りに回転するのではなく、印加磁界に対するＳＡＦモーメントの対称性を変化させることによって、そのエネルギーを下げる。受動モーメント５７はｘ軸を横断し、主モーメント５３がその本来の方向付近に戻されて、システムは安定する。従って、時間ｔ４において磁界が取り除かれると、ＭＲＡＭデバイス１０に記憶される状態は「０」のままである。このシーケンスによって、図３の領域９５として示される直接書き込みモードのメカニズムが説明される。従って、この取り決めにおいては、「０」を書き込むためには、正の電流が、書き込みワード・ライン６０及び書き込みビット・ライン７０の両方において必要であり、逆に「１」を書き込むためには、負の電流が、書き込みワード・ライン６０及び書き込みビット・ライン７０の両方において必要である。
【００３０】
より大きな磁界が印加される場合には、最終的に、フロップ及びシザー（ｓｃｉｓｓｏｒ）に付随するエネルギーの減少により、トグル事象を防いでいる不平衡なモーメントの双極子エネルギーにより形成される更なるエネルギー・バリアを超えることとなる。この時点において、トグル事象が起こり、スイッチングは領域９７によって行われる。
【００３１】
時間ｔ３及びｔ４が、等しいか又はできるだけ等しくなるように形成されている場合には、直接書き込みモードが適用される領域９５を拡げることができる。すなわちトグル・モード領域９７を、より高い磁界まで移動させることができる。この場合、磁界方向は、書き込みワード電流６０が供給されたときに、ビット異方性軸に対して４５°で開始し、続いて、書き込みビット電流７０が供給されたときに、ビット異方性軸と平行に移動する。この例は、典型的な磁界印加シーケンスと同様である。しかし、書き込みワード電流６０及び書き込みビット電流７０が実質的に同時に供給されるので、磁界方向はそれ以上には回転しない。従って、書き込みワード電流６０及び書き込みビット電流７０が両方とも供給されたときに合成磁気モーメント・ベクトル４０がすでにその困難軸の不安定点を過ぎて移動するように、印加磁界は十分大きくなければならない。トグル書き込みモード事象が起こる可能性は低くなっている。その理由は、磁界方向の回転が、前述の９０°の代わりに４５°のみであるからである。立下り時間ｔ３及びｔ４が実質的に一致することの優位性は、磁界立上がり時間ｔ１及びｔ２の順番に対して更なる制約がないことである。従って、磁界を、任意の順番で発生させることもできるし、実質的に一致させることもできる。
【００３２】
前述した書き込み法は、非常に選択的である。その理由は、書き込みワード電流６０及び書き込みビット電流７０の両方が時間ｔ２と時間ｔ３との間で供給されるＭＲＡＭデバイスのみが、状態をスイッチングするからである。この特徴を、図９及び１０に示す。図９に示すのは、書き込みワード電流６０は供給されず、書き込みビット電流７０が供給されているときのパルス・シーケンス１００である。図１０に示すのは、ＭＲＡＭデバイス１０の状態に対応する動作である。時間ｔ０において、磁気モーメント・ベクトル５３及び５７、並びに合成磁気モーメント・ベクトル４０が、図２で説明したように配向されている。パルス・シーケンス１００では、書き込みビット電流７０が、時間ｔ１において供給される。この時間の間、ＨＢ９０によって、合成磁気モーメント・ベクトル４０が、正のｘ方向に方向付けられる。
【００３３】
書き込みワード電流６０がスイッチング・オンされることは決してないため、合成磁気モーメント・ベクトル５３及び５７が、それらの異方性困難軸の不安定点を通って回転することは、決してない。その結果、磁気モーメント・ベクトル５３及び５７は、書き込みビット電流７０が時間ｔ３において供給停止されるときに、最近接の好ましい方向（この場合には、時間ｔ０における初期方向）に、自分自身を再配向する。従って、ＭＲＡＭデバイス１０の状態は、スイッチングされない。書き込みワード電流６０が前述した同様の時間に供給されて、書き込みビット電流７０が供給されない場合には、同じ結果が起こることが理解される。この特徴によって、アレイ内の１つのＭＲＡＭデバイスのみがスイッチングされ、一方で残りのデバイスはそれらの初期状態に留まることが、保証される。その結果、意図しないスイッチングが回避されて、ビット誤差比が最小限に抑えられる。
【００３４】
図１１に示すように、メモリ１１０は、メモリ・アレイ１１２、書き込みワード・デコーダ１１４、書き込みワード・ライン・ドライバ１１６、読み出しワード・デコーダ１１８、読み出しワード・ライン・ドライバ１２０、１つ又は複数のセンス・アンプ１２２、読み出しビット・デコーダ１２４、書き込みビット・デコーダ１２６、書き込みビット・ドライバ１２８、コンパレータ１３０、及び出力ドライバ１３２を備える。これらの要素は、複数のラインによって互いに接続されている。例えば、読み出しビット・デコーダ１２４は、複数のアドレス信号で構成される列アドレスを受け取る。メモリ・アレイ１１２は、トグル動作によってスイッチング可能なメモリ・セルのアレイである。メモリ・アレイ１１２に対するメモリ・セルの一区分が、図１４に示すメモリ・アレイ２００である。メモリ・アレイ２００は、図１のメモリ・アレイ３に対して説明した方法（書き込みが、１８０°に達するまで４５°の４つのステップで行なわれる）で書き込まれるＭＲＡＭセル・アレイである。この特定の好ましいセル・アレイでは、別個のワード・ライン及びビット・ラインが、書き込み動作及び読み出し動作に対して存在する。
【００３５】
読み出しワード・デコーダ１１８は、行アドレスを受け取り、読み出しワード・ライン・ドライバ１２０に接続されている。読み出しワード・ライン・ドライバ１２０自体は、メモリ・アレイ１１２に接続されている。読み出す場合には、読み出しワード・デコーダ１１８は、行アドレスに基づいて、メモリ・アレイ１１２内の読み出しワード・ラインを選択する。選択されたワード・ラインは、読み出しライン・ドライバ１２０によって駆動される。読み出しビット・デコーダ１２４は、列アドレスを受け取り、センス・アンプ１２２とメモリ・アレイ１１２との間に接続され、メモリ・アレイ１１２の列アドレスに基づいて、読み出しビット・デコーダ１２４からの読み出しビット・ラインを選択し、それをセンス・アンプ１２２に接続させる。センス・アンプ１２２は、ロジック状態を検出して、そのロジック状態を出力ドライバ１３２及びコンパレータ１３０に供給する。出力ドライバ１３２は、読み出す場合に、データ出力信号ＤＯを供給する。書き込み動作の場合には、コンパレータ１３０は、選択されたセルのロジック状態（センス・アンプ１２２によって供給される）と、データ・インによって供給されるような書き込むべき所望のロジック状態とを比較する。
【００３６】
書き込みワード・デコーダ１１４は、行アドレスを受け取り、書き込みワード・ライン・ドライバ１１６に接続されている。書き込みワード・ライン・ドライバ１１６は、メモリ・アレイ１１２に接続されている。書き込む場合、書き込みワード・デコーダ１１４は、メモリ・アレイ１１２内の行アドレスに基づいて、書き込みワード・ラインを選択する。次に書き込みワード・ライン・ドライバ１１６が、その選択された書き込みワード・ラインを駆動する。書き込みビット・デコーダ１２６は、列アドレスを受け取り、書き込みビット・ドライバ１２８に接続されている。書き込みビット・ドライバ１２８は、メモリ・アレイ１１２に接続されている。書き込みビット・デコーダ１２６は、列アドレスに基づいて書き込みビット・ラインを選択する。次に書き込みビット・ドライバ１２８が、選択された書き込みビット・ラインを駆動して、選択されたセルの状態をトグルさせる。
【００３７】
メモリ・アレイ１１２は、トグル・メモリである。そのため、選択されたセルに対して所望のロジック状態を実現するためにセルのロジック状態をフリップする必要がある場合にのみ、書き込みトグル動作は実行される。従って、コンパレータ１３０は、センス・アンプ１２２から選択されたセルに対する読み出し動作の出力を受け取り、選択されたセルが所望のロジック状態をすでに有しているかどうかを判定する。選択されたセル（行及び列アドレスによって決定される）が、所望のロジック状態を有する場合に、書き込み動作は終了する。選択されたセルのロジック状態が、所望の状態と異なる場合には、コンパレータは、書き込みビット・ドライバ１２８に、書き込みが続くことを指示する。また、選択された書き込みビット・ラインに対する書き込みビット・ドライバによって、選択された書き込みビット・ラインが駆動される。
【００３８】
図１２に示すように、図１１のメモリ１１０の一部は、書き込みワード・ラインＷＬに接続された書き込みワード・ライン・ドライバ１１６、書き込みビット・ラインＢＬに接続された書き込みビット・ドライバ１２８、書き込みビット・ラインＢＬ及び書き込みワード・ラインＷＬの交差部において接続されたセル１３４、１３６、１３８、及び１４０を備える。書き込みが行なわれる場合、電流が、選択されたワード・ラインＷＬに供給される。一方、選択された書き込みワード・ラインに沿うメモリ・セルに第１の角度変化を起こすのに十分な時間の間、選択された書き込みビット・ラインには電流は流れない。選択された書き込みワード・ラインに電流がまだ流れている間に、電流を、選択された書き込みビット・ラインを通して流して、選択されたメモリ・セルに第２の角度変化を起こさせる。電流が流れる書き込みビット・ライン及び書き込みワード・ラインの交差部においてのみ、この第２の角度変化が起こる。書き込みビット・ラインに電流がまだ流れている間に、選択された書き込みワード・ラインを通る電流フローを終了して、選択されたメモリ・セルに第３の角度変化を起こさせる。選択された書き込みビット・ライン及び選択された書き込みワード・ラインの交差部においてのみ、この第３の変化が起こる。選択された書き込みビット・ラインを通る電流が終了したときに、選択されたメモリ・セルの第４の角度変化が起こる。
【００３９】
図１３のタイミング図を参照することによって、メモリ１１０の書き込み動作を更に説明する。図１３にて読み出しワード・ラインＷＬＡをイネーブルにすることによって示されるように、読み出し動作及び書き込みトグル動作の両方とも、行又は列アドレスの変化によって開始される。書き込みは、ロジック状態をフリップする必要があると判定されるまでは実行できない。しかしながら、書き込みワード・ラインがイネーブルされることによって示されるように、書き込み周期を開始することができる。書き込みワード・ラインのイネーブルは、センス・アンプがその出力を供給し、コンパレータが、ロジック状態をフリップする必要があるかどうかを判定する前に行なわれる。書き込みワード・ラインをイネーブルする（このラインに電流を流す）ことによって、選択されたセルのみならず、選択された書き込みワード・ラインに沿うすべてのセルにおいて、第１の角度変化が起こる。しかし、この変化は、書き込みビット・ラインをイネーブルすることなく電流を終了させた場合、逆になる。
【００４０】
従って、選択された書き込みワード・ラインを、コンパレータがその判定を行なう前に、イネーブルすることができる。その理由は、第１の角度変化は、電流を取り除くだけで逆になるからである。これは、実際にそうである必要がある。その理由は、選択された書き込みワード・ライン上のすべてのセルが第１の角度変化を伴い、一つを除く全てが選択されないからである。しかし、選択されたセルのみが第２の角度変化を伴い、これが起こるのは、書き込みビット・ラインがイネーブルされたときである。これは、ロジック状態変化が所望のものであるという判定をコンパレータが行なった後に起こるものとして示される。第１の角度変化は０〜４５°であるとして示され、第２の変化は４５〜９０°である。第３の角度変化は、書き込みワード・ラインをディセーブルする（電流を終了させる）ときに起こるものとして示される。これは、９０〜１３５°であるものとして示される。図示した最終的な角度変化は、第４の角度変化であり、書き込みビット・ラインがディセーブルされたときに起こる。この角度変化は、１３５〜１８０°であるとして示されている。
【００４１】
また、このことは、書き込みの最終的な段階が、次のアドレス変化の後も続き、別の周期を始めることができることを示している。周期の初めは、たとえ周期が書き込み周期であったとしても、常に読み出しから始まる。アドレスＡをアドレスＢに変えて、読み出しワード・ラインＢを選択させる。これは、以前に選択されたセルの書き込みと干渉しない。これは、読み出しワード・ラインの変化を表している。しかし、アドレスが列のみの変化であり、選択された読み出しワード・ラインが変化しない場合であっても、連続する電流フローによって書き込みの終了に悪影響が出ることはない。なお、書き込みイネーブルは、周期が始まる時間においてアクティブである必要はない。その理由は、いずれにしても、すべての周期は読み出し動作から始まるからである。しかし、書き込みイネーブル信号は、書き込みビット・ラインがアクティブになるように、十分早くにアクティブとなっている必要がある。
【００４２】
単一のセルが選択されることに関して説明を行ったが、これは、理解しやすいようにするためである。実際には、通常は多くのセルが選択される。このことは、図１１に、複数の信号ラインである素子間の信号接続部によって示されている。従って、例えばメモリ１１０が、ａｘ１６メモリである場合、コンパレータ１３０は実際には、１６個の異なる比較を、選択されたセルごとに１個ずつ行う。１６個の比較の中で、ノン・マッチングを示したもののみが、ノン・マッチングを伴う選択されたセルの書き込み動作を起こす。マッチングに至った選択されたセルは、フリップされないであろう。
【００４３】
図１４には、接地された書き込みビット・ライン及び電気的に絶縁された読み出しビット・ラインを有するＭＲＡＭアーキテクチャ２００が示されている。ＭＲＡＭアーキテクチャは一般に、複数の交差する書き込みラインを、ビット・ライン及びワード・ラインの形態で有する。メモリ・セルは、ビット・ライン及びワード・ラインの各交差部に位置付けられている。各メモリ・セルに対して、書き込みビット・ライン及び読み出しビット・ラインが存在する。同様に、各メモリ・セルに対して、書き込みワード・ライン及び読み出しワード・ラインが存在する。説明を目的として、図１４には、第１の書き込みビット・ライン２２０（ＷＢＬＯと標示）、第１の読み出しビット・ライン２２２（ＲＢＬＯと標示）、第２の書き込みビット・ライン２２４（ＷＢＬ１と標示）、及び第２の読み出しビット・ライン２２６（ＲＢＬ１と標示）が含まれている。更に、図１４には、第１の読み出しワード・ライン２３０（ＲＷＬＯと標示）、第１の書き込みワード・ライン２３２（ＷＷＬＯと標示）、第２の読み出しワード・ライン２３４（ＲＷＬ１と標示）、及び第２の書き込みワード・ライン２３６（ＷＷＬ１と標示）が含まれている。説明の便宜上、４つのメモリ・セルを示しているが、多くのメモリ・セルが実装されることを理解されたい。メモリ・セル２１０は、磁気抵抗トンネル接合部（ＭＴＪ）セル２６０及び選択トランジスタ２６１を有する。メモリ・セル２１２は、磁気抵抗トンネル接合部セル２６２及び選択トランジスタ２６３を有する。メモリ・セル２１４は、磁気抵抗トンネル接合部セル２６６及び選択トランジスタ２６７を有する。メモリ・セル２１６は、磁気抵抗トンネル接合部セル２６８及び選択トランジスタ２６９を有する。ＭＴＪセル２６０、２６２、２６６、及び２６８はそれぞれ、３つの導電経路を有する。すなわち、第１の又は水平の導電経路、第２の又は垂直の導電経路、及び第３の又は対角線の導電経路である。第１及び第２の導電経路は、書き込み電流導電経路であり、第３の導電経路は、検出電流導電経路である。ＭＴＪセル２６０の第１の導電経路の第１端子は、書き込みワード・ライン２３２を介して、ＶＤＤ電源電圧端子に接続されている。ＶＤＤ電源端子は、接地に対して正の電圧である。ＭＴＪセル２６０の第１の導電経路の第２端子は、ＭＴＪセル２６２の第１の導電経路の第１端子に接続されている。ＭＪＴセル２６０の第２の導電経路の第１端子は、書き込みバイト・ライン２２０の第１の端部を接地に接続することによって、接地端子ビア書き込みビット・ライン２２０に接続されている。ＭＴＪセル２６０の第２の導電経路の第２端子は、ＭＴＪセル２６６の第２の導電経路の第１端子に接続されている。ＭＴＪセル２６０の第３の導電経路の第１端子は、選択トランジスタ２６１の第１電流電極又はソースに接続されている。ＭＴＪセル２６０の第３の導電経路の第２端子は、第２の導電経路の第２端子に接続されている。選択トランジスタ２６１の第２電流電極又はドレインは、読み出しビット・ライン２２２に接続されている。選択トランジスタ２６１の制御電極又はゲートは、読み出しワード・ライン２３０に接続されている。ＭＴＪセル２６２の第１の導電経路の第２端子は、書き込み作業ライン２３２を介してワード行デコーダ及びワード書き込みドライバとして機能する書き込み行デコーダ／ドライバ２５２に接続されている。ＭＴＪセル２６２の第２の導電経路の第１端子は、ワード・ビット・ライン２２４を介して接地に接続されている。ＭＴＪセル２６２の第２の導電経路の第２端子は、書き込みビット・ライン２２４を介して、ＭＴＪセル２６８の第２の導電経路の第１端子に接続されている。ＭＴＪセル２６２の第３の導電経路の第１端子は、選択トランジスタ２６３の第１電流電極またソースに、接続されている。ＭＴＪ２６２の第３の導電経路の第２端子は、第２の導電経路の第２端子に接続されている。選択トランジスタ２６３の第２電流電極又はドレインは、読み出しビット・ライン２２６に接続されている。選択トランジスタ２６３の制御電極又はゲートは、読み出しワード・ライン２３０に接続されている。ＭＴＪセル２６６の第１の導電経路の第１端子は、書き込みワード・ライン２３６を介して、ＶＤＤ電源電圧端子に接続されている。ＭＴＪセル２６６の第１の導電経路の第２端子は、ＭＴＪセル２６８の第１の導電経路の第１端子に接続されている。ＭＴＪセル２６６の第２の導電経路の第２端子は、書き込みビット・ライン２２０を介して、ビット列デコーダ及びビット書き込みドライバとして機能する書き込み列デコーダ／ドライバ２４０に接続されている。ＭＴＪセル２６６の第３の導電経路の第１端子は、選択トランジスタ２６７の第１電流電極又はソースに接続されている。ＭＴＪセル２６６の第３の導電経路の第２端子は、第２の導電経路の第２端子に接続されている。選択トランジスタ２６７の制御電極又はゲートは、読み出しワード・ライン２３４に接続されている。また、トランジスタ２６７の第２電流電極又はドレインは、読み出しビット・ライン２２２に接続されている。ＭＴＪセル２６８の第１の導電経路の第２端子は、書き込みワード・ライン２３６を介して、ワード行デコーダ及びワード書き込みドライバとして機能する書き込み行デコーダ／ドライバ２５６に接続されている。ＭＴＪセル２６８の第２の導電経路の第２端子は、書き込みビット・ライン２２４を介して、ビット列デコーダ及びビット書き込みドライバとして機能する書き込み列デコーダ／ドライバ２４４に接続されている。ＭＴＪセル２６８の第３の導電経路の第１端子は、選択トランジスタ２６９の第１電流電極又はソースに接続されている。ＭＴＪセル２６８の第３の導電経路の第２端子は、その第２の導電経路の第２端子に接続されている。選択トランジスタ２６９の制御電極又はゲートは、読み出しワード・ライン２３４に接続されている。選択トランジスタ２６９の第２電流電極又はドレインは、読み出しビット・ライン２２６に接続されている。読み出し行デコーダ／ドライバ２５０は、読み出しワード・ライン２３０に接続されている。読み出し行デコーダ／ドライバ２５０は、読み出し行デコーダ及び読み出しワード・ドライバとして機能する。読み出し行デコーダ／ドライバ２５４は、読み出しワード・ライン２３４に接続されている。読み出し列デコーダ２４２の入力は、読み出しビット・ライン２２２に接続されている。読み出し列デコーダの出力は、センス・アンプ２７０の第１の入力に接続されている。読み出し列デコーダ２４６の入力は、読み出しビット・ライン２２６に接続されている。読み出し列デコーダの出力２４６は、センス・アンプ２７０の第２の入力に接続されている。センス・アンプ２７０の出力は、データ・アウトを提供するデータ出力に接続されている。
【００４４】
動作中、ＭＲＡＭアーキテクチャ２００内のメモリ・セル２１０に対するトグル書き込み動作が、メモリ・セルの状態をトグルする必要があると仮定する。最初に、メモリ行アドレスのデコーディングに応答して、書き込み行デコーダ／ドライバ２５２は、強制的に第１の電流を書き込み閾値の上方に増加させる。これは、書き込みワード・ライン２３２を通して、ＶＤＤ端子からメモリ・セル２１０及び２１２及び他（図示せず）を介して、書き込み行デコーダ／ドライバ２５２内の接地端子（図示せず）に対して行なう。次に、書き込み行デコーダ／ドライバ２５２がその電流を維持する間に、メモリ列アドレスのデコーディングに応答して、書き込み列デコーダ／ドライバ２４０が、強制的に第２の電流を書き込み閾値の上方に増加させる。これは、書き込みビット・ライン２２０を通して、メモリ・セル２１０及び２１４及び他（図示せず）を介して、接地端子に対して行なう。次に、書き込み行デコーダ／ドライバ２４０がその電流を維持する間に、書き込み行デコーダ／ドライバ２５２が、第１の電流を駆動することを停止する。次に、書き込み列デコーダ／ドライバ２４０が、第２の電流を駆動することを停止する。この電流シーケンスにおいて、ＭＴＪセル２６０の状態が、前述したように、磁界を操作することによって変わる。
【００４５】
次に、ＭＲＡＭアーキテクチャ２００内のメモリ・セル２１０に対する読み出し動作が、メモリ・セルの状態を読み出す必要があると仮定する。最初に、メモリ行アドレスのデコーディングに応答して、読み出し行デコーダ／ドライバ２５０が、行ワード・ライン２３０を活性化する。これは、行ワード・ライン２３０の電位をより高い電圧に上昇させることによって行なう。次に、選択トランジスタ２６１によって、ＭＪＴセル２６０の第３の電流経路（磁気トンネル接合部を通る読み出し電流経路）の一方の端子が、読み出しビット・ライン２２２に接続される。また、選択トランジスタ２６３によって、ＭＪＴセル２６２の第３の電流経路（読み出し電流経路）の一方の端子が、読み出しビット・ライン２２６に接続される。メモリ列アドレスのデコーディングに応答して、読み出し列デコーダ２４２を活性化して、読み出しビット・ライン２２２をメモリ・セル２１０のＭＴＪの状態を検出するセンス・アンプ２７０に接続する。読み出し列デコーダ２４６は活性化されていない。検出動作に応答して、センス・アンプ２７０が、出力信号、データ・アウトを供給する。これによって、メモリ・セル２１０のビット状態が表示される。
【００４６】
図１５は、ＭＪＴセル２６０及び選択トランジスタ２６１から構成されるメモリ・セルの断面を示す。ここでは、図１４のアーキテクチャを利用するように配置されたＭＲＡＭデバイスの共通構成要素が図示されている。ＭＲＡＭ技術の典型的な応用例では、ＭＲＡＭデバイスは、大規模なロジックを有する回路例えばマイクロプロセッサ上に存在している。このような場合には、ロジック・デザインに適応するために複数のレベルの金属が存在し、ＭＲＡＭデバイスの記憶素子が製造されるのは、これらの金属層が形成された後である。これは、典型的なトンネル接合部では、劣化することなく温度を約４００℃よりも上に維持することができないことに起因する。
【００４７】
メモリ・セル２１０は、トンネル接合部３００を含む。トンネル接合部３００は、書き込みビット・ライン２２０及び相互接続３０６に接続され、かつ近接し、また書き込み電流経路２３２に近接している。トランジスタ２６１には、ソース３２２、ドレイン３２４、及びゲート３２３が含まれている。トランジスタ２６１のソース３２２は、ＭＲＡＭデバイス２６０に、相互接続３１８、相互接続３０８、相互接続３１０、及び相互接続３１２を介して接続される。これらは、ロジックにより用いられる金属層として形成されている。これらの金属相互接続層は、公知であるように、ビアによって互いに接続されている。書き込み電流経路２３２は、相互接続３１８と同じ金属層内に形成されている。ゲート３２３は、読み出しワード・ラインＲＷＬ０２３０の一部であり、相互接続３２０に周期的に接続される。相互接続３２０を用いるのは、ＲＷＬ０２３の抵抗を減らすためである。これは、ポリシリコンの比較的高い抵抗を回避するための一般的なストラッピング技術である。読み出しビット・ライン２２２は、トランジスタ２６１のドレイン３２４に相互接続を介して接続されている。
【００４８】
図１６は、図１５に示したメモリ・セル２１０及びトランジスタ２６１のソース３２２を通る断面を示す。この断面は、メモリ・セル２１２及びトランジスタ２６３を含むように広げられている。ここでは、読み出しビット・ラインＲＢＬ０２２２が、相互接続３１０と同じレベルの相互接続であり、読み出しビット・ラインＲＢＬ１２２６が、相互接続３１２と同じレベルの相互接続であることが示されている。なお、トンネル接合部３００及びＷＷＬ０２３２は、断面ラインからずれているため、図１６には現れていない。図１６に現れているメモリ・セル２１２の一部は、書き込みビット・ラインＷＢＬ１の２２４である。メモリ・セル２１０と同様に、メモリ・セル２１２の第３の電流経路は、相互接続３４０、相互接続３３８、相互接続３３６、相互接続３３４、及び相互接続３３０を介してトランジスタ２６３に接続されている。相互接続３０６及び３３０によって、メモリ・セル２１０及び２０２のトンネル接合部に対する直接的な接続部が、それぞれ提供される。これらの断面が示すところによれば、このアーキテクチャは、特別な処理が必要な特異な構造を必要とすることなく、作ることができる。
【００４９】
ここに至って、ＭＲＡＭアーキテクチャが改善されていることが明らかである。開示されたＭＲＡＭアーキテクチャでは、メモリ速度及びメモリ面積効率の両方が向上している。特に読み出し速度は、書き込み効率を犠牲にすることなく向上している。このアーキテクチャにおいては、他のアーキテクチャの場合のようにトンネル接合部の一方の端子を接地に接続するのではなく、ビット選択トランジスタによって、磁気トンネル接合部（ＭＴＪ）の一方の端部又は端子がビット・ラインに直接接続されている。トンネル接合部の第２端子は、書き込みビット・ラインに接続され、書き込みビット・ラインは、接地又は他の基準端子電圧に接続されている。ＭＴＪの選択トランジスタを介したビット・ラインへの直接的な接続部によって、読み出しビット・ラインを書き込みビット・ラインから電気的に絶縁することができる。その結果、読み出しビット・ライン上のキャパシタンスが著しく小さくなり、検出動作の速度が向上する。対照的に、読み出しビット・ライン及び書き込みビット・ラインが同じ導体である場合には、読み出し動作中にビット・ラインが絶縁されるように、各端部においてスイッチが必要である。これらのスイッチによって、著しい寄生キャパシタンスがビット・ラインに接続されるため、検出動作が著しく遅くなる。加えて、これらのスイッチは、著しい書き込み電流に対する抵抗を小さくするために必然的に大きくなる。このように、各書き込みビット・ラインの一方の端部におけるスイッチをなくすことによって、メモリ・アーキテクチャ２００内で著しくサイズが節約される。
【００５０】
説明のために選択した本明細書における実施形態に対する種々の変形及び変更が、当業者には容易に想起される。例えば、例示したトランジスタは、どのような形式のトランジスタによって実現してもよく、また種々の導電性を実現してもよい。本明細書で説明したメモリ・アーキテクチャ用いて、種々の形式の磁気抵抗メモリ・セルを実現してもよい。本明細書では、特定の形式のＭＲＡＭセルについて記述して説明しているが、異なる原理で動作するＭＲＡＭセルを用いてもよい。本発明を、種々の半導体製造プロセスに対してスケール変更してもよい。図１５及び１６に例示した相互接続の数は、一例であり、特定の応用例に対して増加しても減少させてもよい。図に例示したセンス・アンプを実現することに関連して、どんな形式のセンス・アンプ・アーキテクチャを用いてもよい。更に、種々に実現された列及び行デコーダ及びメモリ・ドライバを用いてもよい。例示したワード及びビット・ラインを、図示したものから置き換えてもよいし、そのワード及びビット・ラインを行及び列レイアウトで区別するのではなく交互に変えてもよいことが理解される。どのようなビット・サイズのメモリを実現してもよく、またメモリ・セルの区分によってどのようなグループ分けを実施してもよい。このような変更及び変形が本発明の趣旨から逸脱しない程度でなされ、その変更及び変形は、添付の請求項の正当な解釈のみによって評価されるその範囲内に含まれることが意図されている。
【００５１】
以上、利益、他の優位性、及び問題に対する解決方法を、特定の実施形態に関して説明してきた。しかし、これらの利益、優位性、問題に対する解決方法、及び任意の利益、優位性、又は解決方法を生じさせるか又はより明白にし得るどんな要素も、何れかの又は全ての請求項の重要な、必須な、又は本質的な特徴又は要素であると解釈してはならない。本明細書で用いる場合、用語「備える」、「備えている」又はそれらの他のどんな変形も、非排他的な包含を網羅していることが意図されている。すなわち、要素のリストを備えるプロセス、方法、物品、又は装置には、これらの要素のみが含まれるのではなく、明白にリストにはされてはいないか又はこのようなプロセス、方法、物品、又は装置に固有の他の要素が、含まれていてもよい。用語「複数」は、本明細書で用いる場合、２つ又は２つ超えとして規定される。用語「もう一つの」は、本明細書で用いる場合、少なくとも２番目の又はそれ以上として規定される。用語「含んでいる」及び／又は「有している」は、本明細書で用いる場合、「備えている」として規定される（すなわち、オープン・ランゲージ）。用語「連結される」は、本明細書で用いる場合、接続であるが、必ずしも直接的に行なわれておらず、また必ずしも機械的に行なわれていないとして規定される。
【図面の簡単な説明】
【００５２】
【図１】磁気抵抗ランダム・アクセス・メモリ・デバイスの簡略化された断面図である。
【図２】ワード及びビット・ラインを有する磁気抵抗ランダム・アクセス・メモリ・デバイスの簡略化された平面図である。
【図３】磁気抵抗ランダム・アクセス・メモリ・デバイス内に直接又はトグル書き込みモードを生成する磁界振幅の組み合わせのシミュレーションを例示するグラフである。
【図４】ワード電流及びビット電流の、両方が供給されたときのタイミング・ダイアグラムを例示するグラフである。
【図５】「１」から「０」に書き込むときの、トグル書き込みモードに対する磁気抵抗ランダム・アクセス・メモリ・デバイスに対する磁気モーメント・ベクトルの回転を例示する図である。
【図６】「０」から「１」に書き込むときの、トグル書き込みモードに対する磁気抵抗ランダム・アクセス・メモリ・デバイスに対する磁気モーメント・ベクトルの回転を例示する図である。
【図７】「１」から「０」に書き込むときの、直接書き込みモードに対する磁気抵抗ランダム・アクセス・メモリ・デバイスに対する磁気モーメント・ベクトルの回転を例示するグラフである。
【図８】すでに「０」である状態に「０」を書き込むときの、直接書き込みモードに対する磁気抵抗ランダム・アクセス・メモリ・デバイスに対する磁気モーメント・ベクトルの回転を例示するグラフである。
【図９】ビット電流のみが供給されたときの、ワード電流及びビット電流のタイミング・ダイアグラムを例示するグラフである。
【図１０】ビット電流のみが供給されたときの、磁気抵抗ランダム・アクセス・メモリ・デバイスに対する磁気モーメント・ベクトルの回転を例示するグラフである。
【図１１】本発明の実施形態によるトグル・メモリのブロック図である。
【図１２】図１１のメモリの一部のより詳細な図である。
【図１３】図１１のメモリの動作を理解するのに有用であるタイミング図である。
【図１４】図１１のメモリの一部の回路図であり、本発明のアーキテクチャの実施形態を示す。
【図１５】図１４のアーキテクチャを実施する際に用いられるメモリ・セルの第１の断面である。
【図１６】図１５のメモリ・セルの第２の断面である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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