(57)【要約】プロセッサ・システムは、データ・メモリに密にカップルされた、プログラマブルな超長命令語（ＶＬＩＷ）プロセッサを含む。ＶＬＩＷプロセッサのための命令語を記憶するためのメモリもまた、提供される。メモリアクセス・ユニットは、データ・メモリにカップルされ、少なくとも１つの入力側の専用プロセッサが、データ入力とメモリ・アクセス・ユニットの間でカップルされる。更に、少なくとも１つの出力側の専用のプロセッサが、メモリ・アクセス・ユニットとデータ出力の間でカップルされる。入力及び出力側データ・プロセッサは、入力及び出力データにおける、複数のデータ・プロセッサに共通なオペレーションを実行し、ＶＬＩＷプロセッサは、プロセッサ・システムによって実行されている工程に特有なデータについてのオペレーションを実行する。ＶＬＩＷプロセッサには、プロセッサ・システムによって実行されている工程に依存して、異なった組の命令語がロードされる。
2006506722.tif 000002
【特許請求の範囲】
【請求項１】
データ・メモリに密にカップルされた、プログラマブルな、超長命令語(ＶＬＩＷ)プロセッサ、
前記ＶＬＩＷプロセッサのための命令語を記憶するためのメモリ、
前記データ・メモリにカップルされたメモリ・アクセス・ユニット、
データ入力及び前記メモリ・アクセス・ユニットの間でカップルされた少なくとも１つの入力側の専用プロセッサ、及び、
前記メモリ・アクセス・ユニットとデータ出力の間でカップルされた少なくとも１つの出力側の専用プロセッサ、
を備えたプロセッサ・システムであって、
前記入力及び出力側のプロセッサが、入力及び出力データについて複数のデータ処理に共通のオペレーションを実行し、
前記ＶＬＩＷプロセッサが、前記プロセッサ・システムによって実行されている処理に特有のデータについてのオペレーションを実行し、
ＶＬＩＷプロセッサに、前記プロセッサ・システムによって実行されている工程に依存した、異なった組の命令語がロードされている、
プロセッサシステム。
【請求項２】
前記入力側のプロセッサが、
データを受信して、それを、前記メモリ・アクセス・ユニットに提供するデータ入力プロセッサを備える、
請求項１に記載のプロセッサ・システム。
【請求項３】
受信されたデータのタイプに依存して、ホスト・プロセッサが、命令語を制御記憶部に提供する、請求項１又は２に記載のプロセッサ・システム。
【請求項４】
受信されたデータのタイプが自動的に検知される、請求項３に記載のプロセッサ・システム。
【請求項５】
データのタイプが、ユーザ入力に応答して選択される、請求項３に記載のプロセッサ・システム。
【請求項６】
プロセッサ・システムが、いくつかの異なったデータ・スタンダードのデコーディングが可能な放送受信機プロセッサである、以上の請求項のいずれかに記載のプロセッサシステム。
【請求項７】
放送受信機プロセッサが、放送テレビジョン受信機プロセッサである、請求項６に記載のプロセッサ・システム。
【請求項８】
プロセッサ・システムが、ラジオ放送受信機プロセッサである、請求項１から５に記載のプロセッサ・システム。
【請求項９】
プロセッサが、双方向通信プロセッサである、請求項１から５に記載のプロセッサ・システム。
【請求項１０】
プロセッサ・システムが、単一の集積回路で提供される、以上の請求項のいずれかに記載のプロセッサ・システム。
【請求項１１】
プロセッサ・システムが、追加の部分であって、当該追加の部分に、更なる専用プロセッサがカップルされ得る追加の部分を含む、以上の請求項のいずれかに記載のプロセッサ・システム。
【請求項１２】
密にカップルされたメモリが、メモリ・アクセス・ユニットによって制御されて、スゥイング・バッファとして機能する、
以上の請求項のいずれかに記載のプロセッサ・システム。
【請求項１３】
複数のプログラマブルなプロセッサを含む、以上の請求項のいずれかに記載のプロセッサ・システム。
【請求項１４】
実質的に、添付の図面を参照してここに説明される、プロセッサ・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチ・スタンダード放送又は通信プロセッサのために使用され得るタイプのプロセッサ・アーキテクチャに関連する。
【背景技術】
【０００２】
放送受信機又は通信システムにおいては、多くの異なった送信スタンダードをサポートすることが望ましい。例えば、テレビジョン受信機は、アナログ(ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭ)、デジタル地上(ＤＶＢ−Ｔ、ＡＴＳＣ、ＩＳＤＢ)、ケーブル(ＤＶＢ−Ｃ)、又は衛星(ＤＶＢ−Ｓ、ＤＢＳ)フォーマット、を含む複数の異なった放送スタンダードで作動し得る。また、双方向無線通信においては、１つより多くの、通信スタンダードをサポートすることが望ましい。例えば、移動電話においては、新しいスタンダードが開発されるにつれて、一つあるいはそれ以上のそのようなスタンダードで作動する電話が製造されてきた。
【０００３】
テキサス・インスツルメンツは、ＡＲＭ９２５アプリケーション・プロセッサとＴＭＳ32055ｘＤＳＰプロセッサを結合して、マルチ・スタンダードの移動端末においてマルチ・メディア・プロセッシングを提供する、素子ＯＭＡＰ1510を製造する。この素子は、多くの低速度データ・スタンダードの実行を可能とするが、ＤＶＢ−Ｔのような高速データ・スタンダードをサポートできない。
【０００４】
Oren Semiconductorsは、米国内の全ての主要のデジタル及びアナログ・テレビジョン・スタンダードとコンパチブルな素子を製造する：ＯＲ51132復調器（2002年10月）。この素子は、米国市場に対するマルチ・スタンダードのテレビジョン製品の実装を可能とするが、世界の他の地域のテレビジョン・スタンダードをサポートできない。
【０００５】
特許文献１において、世界中のいかなるデジタル・テレビジョン放送スタンダードともコンパチブルであることを目的とするアーキテクチャが記載されている。このアーキテクチャは、複数のプロセッシング・ユニット、及び、バスにリンクされたスタンダード・メモリを含む。異なったプロセッシング・ユニットが、受信されている放送スタンダードに依存して利用される。それらのいくつかは、異なったスタンダードの間で共有(shared)される。このアーキテクチャは、世界中の市場に対する、サポートされたマルチ・スタンダード・テレビジョン製品を記載するが、802.11ａワイヤレスＬＡＮのような他のデータ・スタンダードをサポートしないであろう。
【０００６】
【特許文献１】米国特許出願２００２／００７０７９６
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明の好ましい実施例は、これらのスタンダードの間で共有される、２つ或いはそれ以上の異なったスタンダードに共通なプロセスをアレンジ(arranging)することによって、そして、個々のスタンダードに特有な機能を実行するための一つあるいはそれ以上のプログラマブルなプロセスを提供することによって、そのようなプロセッサ・アーキテクチャで必要とされる構成要素の数を削減することを探求する。
【０００８】
好ましい実施例において、直接メモリアクセス(ＤＭＡ)によってアクセスされる密にカップルされた高速メモリ・ユニットを持つプログラマブルなプロセッサを備える、変調及び符号化プロセッサ(ＭＣＰ：modulation and coding processor)が提供される。プログラマブルなプロセッサへの入力及び出力は、密にカップルされたメモリ・ユニットを介してＤＭＡユニットによって為される一方、専用のプロセッサによって受信され、要求される、入力及び出力もまた、ＤＭＡユニットにカップルされ、これらによって要求されるデータは、所望の出力が提供される前に、高速メモリ・ユニット内でバッファされる。
【０００９】
専用のプロセッサは、多くのスタンダードに共通の機能を実行(perform)し、プログラマブルなプロセッサは、個々のスタンダードに特有の機能を実行(implement)する。
好ましくは、複数の異なったスタンダードに対する放送及び通信信号の変調及び復調に対して同じ回路が用いられる。これは、もし、各スタンダードに対して別個の復調回路が使用されていた場合に、マルチ・スタンダードのシステムが、低い構成要素のコストで実装されることを可能とする。また、一定不変のこれらのものは、それら及び存在するスタンダードにに共通のいくらかの機能性を含み、それ故、専用プロセッサによって取扱われ得るので、新しいスタンダードに対する開発時間が削減され得る。そのようなアーキテクチャの使用は、既知のマルチ・スタンダード・プロセッサに比べて、メモリの、より小さな総量をも要求する。
【発明を実施するための最良の形態】
【００１０】
本発明は、添付の請求項における、その、種々の特徴において規定される。そして、以下において、当該請求項に対して参照が為されるべきである。
本発明の好ましい実施例が、添付の図面を参照した例示によって、これから詳細に説明される。
【００１１】
複素信号処理機能を取りこむシステム・オン・チップ・デザインにおいて、メモリが、チップ面積の大きな比率を占める場合が多い。経済的設計を実現するために、チップ面積が最小化されるように、メモリの最も効率的な使用を図ることが望ましい。図１は、高速メモリ２に密にカップルされた、プログラマブルな、超長命令語(ＶＬＩＷ)プロセッサ１のアレンジメントである、変調及び符号化プロセッサ10(ＭＣＰ)を示す。メモリ２は、この例では２つの入力と２つの出力を持つＤＭＡコントローラ３にリンクされる。
【００１２】
ＤＭＡコントローラ３は、ＭＣＰ10といくつかの付着(attached)されたプロセッサ及び周辺機器(peripherals)の間の通信を可能とする。ＤＭＡコントローラの各チャンネルは、従来のスゥイング・バッファ・アレンジメントにおける２つのバッファとしての密にカップルされたメモリ2を用いることによって、連続的転送(transfers)をサポートする。もし、２つのバッファが、Ａ及びＢと呼ばれるならば、バッファＡ転送の完成は自動的に、バッファＢの転送のアクティブ化を引き起こす。同様に、バッファＢの転送の完成は自動的に、バッファＡの転送のアクティブ化を引き起こす。このようなやり方で、各ＤＭＡチャンネルは、標準的ＤＶＢ−Ｓで要求されるようなサンプルの連続的ストリームか、標準的ＤＶＢ−Ｔで要求されるようなブロック転送の連続的シーケンスか、のいずれかをサポートし得る。
【００１３】
高速メモリ２は、各クロック・サイクル内で、メモリ内のマルチプル・データ・ポイントへの、リード又はライト・アクセスを提供するようにアレンジされる。アクセスは、プロセッサ１又はＤＭＡユニット３かかのいずれかによって、開始される。プログラマブルなＶＬＩＷプロセッサ１は、単一命令のマルチプル・データ(ＳＩＭＤ)オペレーションをサポートして、高いプロセッシング・スループットを提供する。従って、それは、データの複数の異なった項目(items)の上で、同じ命令を同時に実行できる。高速データ・ストリームを変調、或いは、復調するときに、同じオペレーションが、大きな数のデータ・ポイントにおいて、実行されねばならない。従って、このタスクを実行する場合に、ＳＩＭＤオペレーションが非常に効率的に動作する。プログラマブルなＶＬＩＷプロセッサ１は、複素ベクトルのプロセッシングのため，ＦＦＴ、ＦＩＲフィルタ、スケール、複素回転、平方根、及び、ＡＮＤ、ＯＲ、及び、ＸＮＯＲのような、再帰的、論理的オペレーション、のような演算オペレーションをサポートするため，並びに、インデックスト・アドレッシング、オフセット・アドレッシング、及び、テーブル・ルックアップのようなオペレーションをアドレシングするため，に最適化された命令セットを持つ。
【００１４】
マルチプル・アクセス・メモリ２とＳＩＭＤ・ＶＬＩＷプロセッサ１の組み合せは、ＤＶＢ−Ｔ、ＤＶＢ−Ｓ、ＤＶＢ−Ｃ、ＡＴＳＣ、及び、ＩＳＤＢ、のような広い範囲の放送データスタンダードに対する変調及び復調プロセッシングを実行するために十分に強力である。それは、802.11a、802.11ｂ及びHiperLan2のような無線ＬＡＮスタンダードもまたサポートする。例えば、ＤＶＢ−Ｔにおいては、約35,000データ・ポイント(約100ｋバイト)を保持する能力を持つメモリ・ユニットとともに、４ポイント並行のオペレーションの能力を持つプロセッサが要求される。このサイズのプロセッサは、ＤＶＢ−Ｃ、ＡＴＳＣ、802.11ａ、HiperLan2、及びＩＳＤＢとともにも作動する。より小さなプロセッサが、ＤＶＢ−Ｓのために受け入れ可能である。ＤＶＢ−Ｔは、これら全てのスタンダードの最大メモリを要求する。ＤＶＢ−Ｓは、1000データ・ポイントより少ないデータ・ポイントを要求するであろう。
【００１５】
プログラマブルなＶＬＩＷプロセッサ１及び密にカップルされた高速メモリ２が、一緒になって、特定のスタンダードを実行するために要求されるメモリの総量を大きく削減できる、プロセッシング環境を提供する。１つのユニット内でのデータのブロックの迅速なプロセッシングを可能とすることによって、マルチプル作動バッファの必要性が避けられるので、これが実現される。
例えば、ＤＶＢ−Ｔスタンダードは、8192複素ポイントの最大シンボル・サイズを持つ、符号化された直交周波数分割変調(ＣＯＦＤＭ)を用いる。ここで、各ポイントは、24ビット値として表現される。それ故、１つのシンボル・バッファは、24ｋバイトのメモリを占有する。既知のＤＶＢ−Ｔ復調器は、いくつかの異なったバッファを用いる。これらは、データが収集されるに際してデータを保持するための捕捉バッファ、それ自身のシンボル・バッファを持つＦＦＴプロセッサ、他のシンボル・バッファを持つ等化及びデ・マッピング・プロセッサ、及び、トータルの４つのシンボル・バッファを与えるための、シンボル・デ・インターリービングのための、更に他のバッファ、である。
【００１６】
このＤＶＢ−Ｔ復調は、本発明の実施例として実行され得る。これは、ＣＯＦＤＭシンボルの期間における、ＦＦＴ、等化、デ・マップ、及び、シンボル・デ・インターリーブの機能を実行するために十分高速とするために、クロック・サイクル当り４つの複素データ・ポイントの処理を可能とするために、ＭＣＰを必要としうる。これは、ＤＶＢ−Ｔ復調器が、スゥインギング・バッファ構成(swinging buffer configuration)で作動する２つのシンボル・バッファだけとともに作動することを可能とする。高速メモリ・ユニット２内の１つのバッファ内で、プロセッサ１によってデータが処理されるにつれて、次のＣＯＦＤＭシンボルが、高速メモリ・ユニット２内の第２のバッファで、前に処理された軟判定データ(soft decision data)が、高速メモリ・ユニット２内の同じ第２のバッファから、ＤＭＡユニット３によって読み出されるのと同時に、捕捉される。ＭＣＰアプローチは、ＤＭＡユニット3によってアクセスされるスゥイング・バッファ・アレンジメントとして、密にカップルされた高速メモリ・ユニット２を用いることによって、ＤＶＢ−Ｔ復調器内のバッファ・メモリの総量が、大体、従来のシステムで使用されるものの半分となることを可能とする。
【００１７】
放送又は通信受信機は一般的に、状態メモリ(state memory)を少ししか、或いは全く要求しない機能の組を必要とする。これらの機能は、高速メモリ２への直接アクセスを持たないが、ＤＭＡチャンネルを介して高速メモリと通信できる、一つあるいはそれ以上の専用プロセッサ内に実装され得る。
【００１８】
図２は、汎用通信コ・プロセッサ(ＵＣＣ：Universal Communications Coprocessor)100を示す。これは、ＭＣＰ10の周りに構築された復調システム(上述のような)を備え、これは、殆どのアナログ及びデジタル放送及び通信スタンダードに共通な機能専用のプロセッサをも含む。これらの専用プロセッサは、ＭＣＰ10への入力、及び、そこからの出力を提供する。これらは、以下に説明される。
【００１９】
信号コンディショニング・プロセッサ(ＳＣＰ：Signal Conditioning Processor)30が、いかなる受信機(アナログ又はデジタル)においても、必要とされるであろうし、それは、専用プロセッサである。それは、処理されている信号上での、周波数オフセット訂正、サンプル・レート制御、フィルタリング、及び、デシメーション、の機能を実行する。ＳＣＰ30は、割り込みを生成し、サンプルされたデータのメモリへの捕捉を制御するために使用され得るサンプル同期タイマをも含む。ＳＣＰは、非同期的にサンプルされた実又は複素フォーマットからの、同期的にサンプルされた複素ベースバンド・フォーマットへの、サンプルされたデータ入力信号の変換のために一般的に要求される機能の全てを実行する。ＳＣＰの出力は、デジタルかアナログ変調スタンダードのいずれかを用いたＭＣＰ10による復調処理のために適切である。
【００２０】
いかなるデジタル受信機においても、エラー訂正プロセッサ(ＥＣＰ)31が必要とされるであろう。それは、データの、ビット・デ・インターリービング、デ・パンクチャリング、最尤シーケンス予測(maximum likelihood sequence estimation)、重畳(convolutional)デ・インターリービング、リード・ソロモン・デコーディング、デ・スクランブリング、及び、周期冗長検査(ＣＲＣ)生成、の機能を実行する。ＥＣＰ31は、デジタル・テレビジジョン、デジタル・ラジオ、及び無線ＬＡＮスタンダードのために要求される、エラー訂正及び検知オペレーションの全てを実行する。ＥＣＰは容易に、そのオペレーション内で拡張されて、移動通信のような他のスタンダードからのエラー訂正スキームをアドレス(address)し得る。
【００２１】
ホスト・プロセッサ・ポート32は、ＵＣＣ100のオペレーションを調整(coordinate)し得る、或いは、データのソース又はシンクとして振舞い(act)得る、ホスト・プロセッサとの通信を可能とする。プログラマブルなプロセッサ１が、ＵＣＣのオペレーションを、システムの残りの部分と調整するために、限定された処理だけを実行することを想定することによって、プログラマブルなプロセッサ１の設計は単純に維持される。より高位の決定(decision making)及びインターフェーシング機能を、付加されたホスト・プロセッサに割り当てることによって、ＵＣＣを取りこむシステム設計は、単純で効率的に維持される。
【００２２】
プログラマブルなプロセッサには、それがデコードする必要があるスタンダードに依存した異なったソフトウェアがロードされていなければならない。付加されたホスト・プロセッサ32は、命令を、ＭＣＰ内の制御記憶部4内に書き込むことによって、これをアレンジする。制御記憶部は、命令語と同程度だけ(例えば、96ビット)広く、意図されるアプリケーションのために要求されるものと同程度だけ(例えば、640ワード)深い。デコードされているスタンダードの選択は一般的に、各システムに対して異なって規定される。ホスト・コンピュータの上で走っているソフトウェアを介して選択することは、ユーザの事項(matter for user)でありうる。或いは、受信された信号のスタンダードを自動的に識別するためにＭＣＰの上で走るプログラムが存在しうる。いずれの場合にも、最終結果は、ＵＣＣ全体の機能(functionality)を規定(define)するために、ホスト・プロセッサが、コードをＭＣＰ制御記憶部4内に書き込むことになる。
【００２３】
通常、制御記憶部4のメモリには、ＭＣＰプロセッサが停止されている(halted)ときに、ホスト・プロセッサによって書き込まれ得る。ＭＣＰが作動しているときに、クロック・サイクル当り１つの命令が、制御記憶部4から読出しされ得る。制御記憶部4とメモリ・ユニット2の間の直接接続は、存在しない。
【００２４】
制御記憶部4内に保持された各命令語は、ＭＣＰの異なった部分のオペレーションを規定するいくつかのフィールドに分割される。一緒になって、それらは、非常に広いスコープを持ち、システムによって実行されている種々のスタンダードの要求をアドレス(address)するために十分であるように規定される。各命令は、１つのクロック・サイクルを取り、そのクロックサイクル内で、個々の命令フィールド内で規定されたオペレーションの各々が実行される。
【００２５】
専用プロセッサ・ブロック20及び21は、ＵＣＣ内に含まれ得る機能を示す。例えば、専用プロセッサ20は、ＦＩＲフィルタリングを実行し得、専用プロセッサ21は、ＦＦＴ処理を実行し得る。もしこれらの専用プロセッサ・ブロックが、必要とされるならば、これらの専用プロセッサ・ブロックは設計内に含まれ得るし、或いは、もし、それらが必要でないならば、これらは除外されうる。
【００２６】
それらは、ＤＭＡユニット3を介して、メモリ・ユニット2内に読み込まれたデータと通信する。例えば、もし、ＵＣＣ100が、ＣＯＦＤＭデコーディングのために使用されるべきならば、ＦＦＴユニットを含むことが好まれ得る。
専用プロセッサの使用は、ＵＣＣの処理パワーを増大させる。もしＭＣＰが、一定の機能を実行せねばならぬことによって、過負荷されるならば、それらは通常、専用プロセッサにおいて、最良に実行される(特に、そのプロセッサの機能が、１つのスタンダードより多くによって使用されるときに)。
【００２７】
ＯＦＤＭのような、ブロック構造化された変調フォーマットを復調するために、ＳＣＰ30がプログラムされて、各シンボルが、ＤＭＡチャンネルの１つを介して高速メモリ2内に受信されるにつれて、各シンボルを転送し、完全なシンボルが、メモリ2内に存在するときに、プログラマブルなプロセッサ1に警告する。プログラマブルなプロセッサ1は、ＦＦＴ(これのために存在する専用ユニットが無い場合)、等化(equalization)、デ・マッピング、及び、デ・インターリービング、のような必要な復調オペレーションを実行することによって、警告に応答する。これは、連続的(successive)クロック・サイクル上で、制御記憶部4から取り出された超長命令語のシーケンスを実行することによって為される。この工程は、関連するデータが、メモリ・ユニット内に存在するときに開始される。それは、ＤＭＡユニット3からの信号か、ホスト・プロセッサからの信号かのいずれかによって開始され得る。結果は、メモリ2から、第２のＤＭＡチャンネルを介して、ＥＣＰ31に転送される。ＥＣＰは、訂正されたデータを他のプロセサに転送する前に、エラー訂正及び検知機能を実行する。デジタル・テレビジョン受信機の場合においては、ＥＣＰ出力は、トランスポート・ストリーム(transport stream)であり、次のプロセッサは、トランスポート・ストリーム・デ・マルチプレキサ(これは、表示に適した信号が、提供され得るように、ＭＰＥビデオ・デコーダに送られるデータをデ・マルチプレックスする)である。
【００２８】
プロセサ１はプログラマブルであり、それ故、それが、異なった復調オペレーションを実行しなければならないときに、それには、異なったソフトウェアがロードされて、上述のように、それが、異なったオペレーションを実行することを可能とする。
ＵＣＣ100の正確なアレンジメントは、取り扱われるべき異なった放送又は通信フォーマットの数に依存することになる。したがって、テレビジョン受信機で用いるためのＵＣＣ100は、いくつかの異なったフォーマットを用いる双方向無線通信(two-way radio communication)のために用いられるものとは、かなり異なりうる。全ての既知のフォーマットを取り扱うことが可能なＵＣＣ100を製造することは、必ずしも必要でない。したがって、ＵＣＣは、それらが用いられる目的に従って設計される。
図２に示されるようなＵＣＣが、単一の集積回路の上に提供されることが意図される。これは次に、セット・トップ・ボックスのテレビジョン受信のコア(core)、或いは、テレビジョン又は他の通信信号を受信可能なＰＣへのプラグ・イン・カードのコア、を形成しうる。
【００２９】
ＵＣＣは、単一の集積回路としても提供され得るし、必要に応じて追加の専用プロセッサにカップルされるべきポートとともに提供され得る。
ＭＣＰアーキテクチャは、異なったプロセシング速度を与えるためにスケールされ得る。我々は、１つのクロック・サイクル内で４つのオペレーションを実行可能なＤＶＢ−ＴのためのＭＣＰの例を与えてきた。より低いデータ・レートのためのＭＣＰ設計は、クロック・サイクル当り２つのオペレーション、或いは、クロック・サイクル当り１つのオペレーションを提供し得る。
【００３０】
より高いスループットに対しては、データを１つのメモリから他のメモリ渡すためにＤＭＡを用いて、ＭＣＰユニットは直列(in series)に構成され得る。或いは、偶数にナンバリングされたシンボルが１つのＭＣＰ１によって処理され、奇数にナンバリングされたシンボルがＭＣＰ２によって処理され、それにより、データのスループットを改善する場合に、例えばＣＯＦＤＭストリームの上で復調プロセッシングを実行するために、それらは並列に構成され得る。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例における使用のためのプロセッシング・ユニットのブロック図を示す。
【図２】本発明の実施例を示す。
【図１】
2006506722.tif 000003
【図２】
2006506722.tif 000004
【国際調査報告】
2006506722.tif 000005
2006506722.tif 000006
2006506722.tif 000007