(57)【要約】スタティックランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory）アレイを、弱い欠陥の存在についてテストするための方法および装置である。まず、０／１比率を、メモリアレイに書き込み（ステップ１００）、続いてビットラインＢＬおよびＢＬＢがプリチャージされ、しきい値検出電圧と等しくされる（ステップ１０２）。しきい値検出電圧が、セルの０／１比率に基づいて書き込まれ、特定のセル基準および／または特性が考慮に入れられる。次に、アレイのすべてのセルに関係するワードラインが、実質的に同時にイネーブルにされ（ステップ１０４）、ビットラインが、次いで互いに短絡され（ステップ１０６）、ワードラインがディセーブルにされ（ステップ１０８）、ビットラインが解放される（ステップ１１０）。これらのステップに続いて、ＳＲＡＭアレイの内容が読み取られ、元の０／１比率と比較される（ステップ１１２）。内容が元の０／１比率と一致しない（つまり、その内容がフリップした）セルはいずれも、マークされ、または“弱い”と識別される（ステップ１１４）。
2006520511.tif 000002
【特許請求の範囲】
【請求項１】
スタティックランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory）セルを、弱い欠陥の存在についてテストするための装置にであって、
前記ＳＲＡＭセルは、初期ロジック状態を有し、２つのビットラインの間に接続されたフリップフロップ回路を備えるとともに、ワードラインに結合されており、
前記装置は、
ａ）少なくとも１つの前記ビットラインを、所定のレベルにプリチャージする手段と、
ｂ）前記ワードラインをイネーブルにする手段と、
ｃ）前記ワードラインがイネーブルにされた後に、前記ＳＲＡＭセルのロジック状態を判定し、ロジック状態が前記初期ロジック状態から変化したかどうかを判定する手段と、
を備え、
トリップ電圧を、特定のセル基準および／または特性に基づきプログラムする手段と、
前記ワードラインがイネーブルにされた後で、前記ロジック状態が判定される前に、少なくとも１つの前記ビットラインまたはこれに比例するノード電圧を、前記トリップ電圧にする手段と、
をさらに備えることを特徴とする装置。
【請求項２】
前記トリップ電圧は、前記ＳＲＡＭセルの初期ロジック状態に基づいてプログラムされる、ことを特徴とする請求項１に記載の装置。
【請求項３】
ＳＲＡＭアレイを、弱いセルの存在についてテストするための、請求項１または請求項２に記載の装置において、
前記ＳＲＡＭアレイは、複数のＳＲＡＭセルを備え、前記複数のＳＲＡＭセルは、すべて、同一の２つの前記ビットラインの間に接続され、それぞれ、各ワードラインに結合されている、ことを特徴とする装置。
【請求項４】
前記ワードラインをイネーブルにする前記手段は、前記複数のＳＲＡＭセルがそれぞれ結合された前記ワードラインのすべてを、実質的に同時にイネーブルにする手段を備える、ことを特徴とする請求項３に記載の装置。
【請求項５】
前記アレイにおける前記ＳＲＡＭセルのそれぞれの初期ロジック状態を判定し、これに含まれている０と１の比率に基づいて前記トリップ電圧をプログラムする手段を備える、ことを特徴とする請求項２乃至請求項４のいずれかに記載の装置。
【請求項６】
前記ワードラインがイネーブルにされた後に、すべての前記ＳＲＡＭセルのロジック状態を判定し、ロジック状態が前記初期ロジック状態から変化したと判定されたセルを、弱いとマーキングまたは識別する手段を備える、ことを特徴とする請求項５に記載の装置。
【請求項７】
弱いセルは、良いセルよりも著しく低いスタティックノイズマージンを有するものと定義される、ことを特徴とする請求項６に記載の装置。
【請求項８】
スタティックランダムアクセスメモリ（ＳＲＡＭ）アレイを、弱いセルの存在についてテストするための装置であって、
前記メモリアレイは、それぞれ初期ロジック状態を有する複数のＳＲＡＭセルと、各ＳＲＡＭセルが接続される１対のビットラインと、を備え、各ＳＲＡＭセルは、各ワードラインに結合されており、
前記装置は、
少なくとも１つの前記ビットラインを、所定のレベルにプリチャージする手段と、
前記ワードラインを、イネーブルにする手段と、
少なくとも１つの前記ビットラインまたはこれに比例するノード電圧を、所定のトリップ電圧にする手段と、
前記少なくとも１つのビットラインまたはこれに比例するノード電圧が前記所定のトリップ電圧にされた後に、前記ＳＲＡＭセルのそれぞれのロジック状態を識別し、いずれかの前記セルのロジック状態が、前記初期ロジック状態から変化したかどうかを判定する手段と、
ロジック状態が前記初期ロジック状態から変化したと判定されたセルを、弱いとマーキングまたは識別する手段と、
を備え、
前記ワードラインをイネーブルにする前記手段は、前記メモリアレイのすべての前記ワードラインを、実質的に同時にイネーブルにする手段を備える、ことを特徴とする装置。
【請求項９】
前記所定のトリップ電圧を、特定のセル基準および／または特性に基づきプログラムする手段を備える、ことを特徴とする請求項８に記載の装置。
【請求項１０】
前記トリップ電圧をプログラムする前記手段は、プログラムを、前記ＳＲＡＭセルの反対の初期ロジック状態の比率に基づいて行う、ことを特徴とする請求項９に記載の装置。
【請求項１１】
前記ワードラインがイネーブルにされた後に、前記ビットラインを互いに短絡させる手段を備える、ことを特徴とする請求項１乃至請求項１０のいずれかに記載の装置。
【請求項１２】
前記ビットラインを互いに短絡させる前記手段は、前記ビットラインの間に接続されたＭＯＳトランジスタを備える、ことを特徴とする請求項１１に記載の装置。
【請求項１３】
前記ビットラインを互いに短絡させる前記手段は、ＮＭＯＳトランジスタを備える、ことを特徴とする請求項１２に記載の装置。
【請求項１４】
前記ビットラインを互いに短絡させる前記手段は、前記ビットラインの間に接続されたＣＭＯＳスイッチを備える、ことを特徴とする請求項１１に記載の装置。
【請求項１５】
前記ＣＭＯＳスイッチは、２つのトランジスタを備える、ことを特徴とする請求項１４に記載の装置。
【請求項１６】
スタティックランダムアクセスメモリ（ＳＲＡＭ）セルを、弱い欠陥の存在についてテストするための方法において、
前記ＳＲＡＭセルは、初期ロジック状態を有し、２つのビットラインの間に接続されたフリップフロップ回路を備えるとともに、ワードラインに結合されており、
前記方法は、
ａ）少なくとも１つの前記ビットラインを、所定のレベルにプリチャージするステップと、
ｂ）前記ワードラインをイネーブルにするステップと、
ｃ）前記ワードラインがイネーブルにされた後に、前記ＳＲＡＭセルのロジック状態を判定し、ロジック状態が前記初期ロジック状態から変化したかどうかを判定するステップと、
を備え、
トリップ電圧を、特定のセル基準および／または特性に基づきプログラムするステップと、
前記ワードラインがイネーブルにされた後で、前記ロジック状態が判定される前に、少なくとも１つの前記ビットラインまたはこれに比例するノード電圧を、前記トリップ電圧にするステップと、
をさらに備えることを特徴とする方法。
【請求項１７】
スタティックランダムアクセスメモリ（ＳＲＡＭ）アレイを、弱いセルの存在についてテストするための方法において、
前記メモリアレイは、それぞれ初期ロジック状態を有する複数のＳＲＡＭセルと、各ＳＲＡＭセルが接続される１対のビットラインと、を備え、各ＳＲＡＭセルは、各ワードラインに結合されており、
前記方法は、
少なくとも１つの前記ビットラインを、所定のレベルにプリチャージするステップと、
前記ワードラインを、イネーブルにするステップと、
少なくとも１つの前記ビットラインまたはこれに比例するノード電圧を、所定のトリップ電圧にするステップと、
前記少なくとも１つのビットラインまたはこれに比例するノード電圧が前記所定のトリップ電圧にされた後に、前記ＳＲＡＭセルのそれぞれのロジック状態を識別し、いずれかの前記セルのロジック状態が、前記初期ロジック状態から変化したかどうかを判定するステップと、
ロジック状態が前記初期ロジック状態から変化したと判定されたセルを、弱いとマーキングまたは識別するステップと、
を備えるとともに、
前記ワードラインをイネーブルにする前記ステップは、前記メモリアレイのすべての前記ワードラインを、実質的に同時にイネーブルにするステップを備える、ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、スタティックランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory）に関し、特に、弱いＳＲＡＭセルを検出するための方法および装置に関する。
【背景技術】
【０００２】
スタティックＲＡＭは、内容を保持するために電力を必要とするメモリチップである。すなわち、スタティックＲＡＭは、電力が供給される限り、データビットをメモリに保持する。スタティックＲＡＭは、フリップフロップ回路で構成され、フリップフロップ回路は、電流を、２つの選択トランジスタのうちのいずれがアクティブ化されているかに基づいて、一方または他方を介して流す。ダイナミックＲＡＭ（ＤＲＡＭ：Dynamic RAM）と違って、スタティックＲＡＭは、セルを定期的にリフレッシュするためのリフレッシュ回路を必要としない。ＳＲＡＭは、また、ＤＲＡＭよりも早いデータへのアクセスを提供する。しかしながら、これらはまた、より多くのスペースを占め、より多くの電力を使用し、より高価な傾向がある。ＳＲＡＭは、一般的に、コンピュータのキャッシュメモリに使用され、また、ランダムアクセスメモリの一部として、例えば、ビデオカードのデジタル／アナログ変換器に使用される。
【０００３】
図面の図１は、一般的に用いられている６トランジスタ（６Ｔ）ＳＲＡＭセルを示している。Ｐチャネルトランジスタ１０２と、Ｎチャネルトランジスタ１０４とを備える第１インバータ１００と、Ｐチャネルトランジスタ２０２と、Ｎチャネルトランジスタ２０４とを備える第２インバータ２００とが、既知の態様で相互接続され、ラッチを形成する。第１Ｎチャネル選択トランジスタ１０６は、ラッチを第１ビットラインＢＬＢに結合し、第２Ｎチャネル選択トランジスタ１０８は、ラッチを第２ビットラインＢＬに結合する。Ｎチャネル選択トランジスタ１０６，１０８のゲートは、ワードラインＷＬに結合される。
【０００４】
上述の６トランジスタ（６Ｔ）ＣＭＯＳ  ＳＲＡＭセルは、マイクロプロセッサまたはマイクロコントローラ設計に対して、従来の４トランジスタ（４Ｔ）ＳＲＡＭセルと比べて、多くの利点を提供し、この利点は、そのアクティブなプルアップＰＭＯＳトランジスタによる完全なデータ保持の可能性を含む。しかしながら、しばしば弱い欠陥（weak defects）と呼ばれるいくつかの開路欠陥が、保持不良を起こすことが知られているため、この完全なデータ保持の可能性は、まだ実現されていない。この種の欠陥は、通常、抵抗欠陥、過度の処理シフト、トランジスタ不整合、ＩＲドロップ等の要因により引き起こされ、処理、温度および時間依存といった、予測できないデータ保持不良を起こすことがある。セルは全体的に損傷を受けず、保持不良（状態フリッピングを特徴とする）は、ＳＲＡＭの通常の動作の間の電気的障害（例えば電源ノイズ）、リード／ライトセル障害等の、特定の動作条件下のみで引き起こされるため、このような保持不良は、ランダムな傾向がある。その結果、従来の高温焼付け（high-temperature bake）の保持検出技術およびＮ−Ｍａｒｃｈなどのテストアルゴリズムは、この種の欠陥を検出しないことがある。
【０００５】
以下の目的のために、スタティックノイズマージン（ＳＮＭ：Static Noise Margin）がゼロに近いセルを、弱いセルと定義し、このようなセルは、したがって、意図せずにその状態をフリップすることがある。ＳＮＭは、いずれかの状態におけるロジック回路の、ノイズに対する許容度の尺度であり、換言すれば、入力電圧が、現在のロジック状態を乱さずに変化できる度合いである。すなわち、ＳＮＭは、セルの頑強さの尺度を表す。図面の図２を参照すると、スタティックノイズマージンがハイライトされた、メモリセルのトランスファ関数が示されている。ＳＮＭは、２つのセルインバータのトランスファ特性の間にはめ込むことが可能な最大の正方形の辺として定義される。特性上の点ＸおよびＹは、２つの安定状態を表し、交差点Ｚは、準安定点（meta-stable point）を表す。Ｚの周りの、ＸまたはＹに向けた小さな障害は、それぞれ、セルを状態ＸまたはＹにフリップさせる。
【０００６】
上述した種類の欠陥は、例えば、シフトされたしきい値電圧、減少した実効トランジスタ長などや、抵抗欠陥による“弱いオーム”の電気的解放および短絡といった、望まれない電気的パラメータシフトを有する、１つまたは複数のトランジスタに関係する傾向がある。これらの欠陥を、以下、“弱い欠陥”と呼ぶ。米国特許第５，０３４，９２３号は、３つの弱い欠陥の検出手順を述べており、ＳＲＡＭ回路のインバータを、弱い欠陥の存在について完全にテストする。
【０００７】
第１の弱い欠陥の検出手順は、図面の図１を再び参照して、次のように要約することができる。まず、ビットラインＢＬＢが、ローロジック状態にプリチャージされる（すなわち、電圧が、トランジスタのしきい値電圧未満に下げられる）。次いで、ワードラインＷＬをハイロジック状態にする（すなわち、その電圧が、トランジスタのしきい値電圧より上の値にされる）ことにより、テストされるインバータ（例えば１００）の出力が、ビットラインＢＬＢおよびＢＬに結合され、トランジスタ１０６，１０８を導通状態にする。次いで、ビットラインＢＬが、ローロジック状態にされる。最後に、ビットラインＢＬＢのロジック状態が、検知される。
【０００８】
第２の弱い検出手順は、第１の手順と類似しているが、ＢＬＢおよびＢＬの状態のロジカルな検知が、逆になっている。すなわち、ＢＬＢは、ハイロジック状態にプリチャージされ、次いでＷＬが、ハイ状態にされ、次いでＢＬが、ハイロジック状態にされ、そしてＢＬＢの状態が検知される。
【０００９】
明白なように、最初の２つの手順のそれぞれの結果として、インバータ１００が正しく機能している場合は、ＢＬＢのロジック状態が、そのプリチャージ状態から変化することになる。すなわち、ＢＬＢは、第１の手順の後にはハイ状態に、第２の手順の後にはロー状態になっているはずである。
【００１０】
米国特許第５，０３４，９２３号に記載されている第３の弱い欠陥の検出手順は、最初の２つの手順では検出できないソフト欠陥のいくつかの例を検出するように設計されている。この手順は、ＢＬの状態をハイに保持し、インバータ１００を介してリークする電流の量を検知する。ＳＲＡＭセル用のＶｄｄ供給ラインに結合された電流センサは、リーク電流が事前に選択された限界を超えたかどうかを検出し、超えた場合、セルは欠陥があると認識される。
【００１１】
図面の図３を参照すると、良いＳＲＡＭセル（実線）と弱いＳＲＡＭセル（点線）のトランスファ特性が示されている。各軸は、ノード電圧を表しており、ノード電圧は、一方で、ビットライン電圧に比例している。ＶＭｇｏｏｄおよびＶＭｗｅａｋは、良いセルと弱いセルの準安定点を表している。ＳＲＡＭセルの内部ノードがＶＭのレベルに変えられた場合、小さな電圧増加が、この増加の方向に向けてセルをフリップする。トランスファ特性の点Ｘ１，Ｙ１（Ｘ２，Ｙ２）は、安定状態Ｚ１（Ｚ２）―それぞれ良い（弱い）セルの準安定状態―を表す。図３から明らかなように、弱いセルは、良いセルのそれよりも著しく小さいＳＮＭを有する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、すべてのセルが、同一のトランスファ特性を有するわけではなく、つまり、準安定点は、セルの間で変化することがある。準安定点は、また、技術および回路設計に応じて変わる場合がある。さらに、顧客の要求は、対象の適用によって変わり得る。米国特許第５，０３４，９２３号に記載されているテスト手順は、これらの問題を考慮に入れてテスト電圧を変えることができないという点で、いくぶん扱いにくいものである。これは、記載された方法の適用分野を著しく制限する。さらに、米国特許第５，０３４，９２３号に記載されている技術は、アレイの各ワードラインを個別にアクティブ化する必要があり、したがって、弱いセルの検出手順の実行に要する時間が、アレイのワードラインの数に比例し、換言すると、テスト時間が、比較的長くなる。
【課題を解決するための手段】
【００１３】
ここで、我々は、上述の問題を克服する構成を考案した。
【００１４】
本発明の第１の態様によると、スタティックランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory）セルを、弱い欠陥の存在についてテストするための装置であって、ＳＲＡＭセルは、初期ロジック状態を有し、２つのビットラインの間に接続されたフリップフロップ回路を備えるとともに、ワードラインに結合されており、装置は、
ａ）少なくとも１つの前記ビットラインを、所定のレベルにプリチャージする手段と、
ｂ）前記ワードラインをイネーブルにする手段と、
ｃ）前記ワードラインがイネーブルにされた後に、ＳＲＡＭセルのロジック状態を判定し、ロジック状態が前記初期ロジック状態から変化したかどうかを判定する手段と、
を備え、
トリップ電圧を、特定のセル基準および／または特性に基づきプログラムする手段と、前記ワードラインがイネーブルにされた後で、前記ロジック状態が判定される前に、少なくとも１つの前記ビットラインまたはこれに比例するノード電圧を、前記トリップ電圧にする手段と、をさらに備えることを特徴とする装置が、提供される。
【００１５】
また、本発明の第１の態様によると、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルを、弱い欠陥の存在についてテストするための方法であって、ＳＲＡＭセルは、初期ロジック状態を有し、２つのビットラインの間に接続されたフリップフロップ回路を備えるとともに、ワードラインに結合されており、
ａ）少なくとも１つの前記ビットラインを、所定のレベルにプリチャージするステップと、
ｂ）前記ワードラインをイネーブルにするステップと、
ｃ）前記ワードラインがイネーブルにされた後に、前記ＳＲＡＭセルのロジック状態を判定し、ロジック状態が前記初期ロジック状態から変化したかどうかを判定するステップと、
を備え、
トリップ電圧を、特定のセル基準および／または特性に基づきプログラムするステップと、前記ワードラインがイネーブルにされた後で、前記ロジック状態が判定される前に、少なくとも１つの前記ビットラインまたはこれに比例するノード電圧を、前記トリップ電圧にするステップと、をさらに備えることを特徴とする方法が、提供される。
【００１６】
本発明の第１の態様に係る装置および方法の検出しきい値（またはトリップ電圧）がプログラム可能であることは、異なるパス基準を満足させるために、検出しきい値を、変化させることを可能にする。その結果、本発明の第１の態様に係る方法は、従来技術のものよりも、用途が著しく広い。
【００１７】
本発明の第２の態様によると、スタティックランダムアクセスメモリ（ＳＲＡＭ）アレイを、弱い欠陥の存在についてテストするための装置であって、メモリアレイは、それぞれ初期ロジック状態を有する複数のＳＲＡＭセルと、各ＳＲＡＭセルが接続される１対のビットラインと、を備え、各ＳＲＡＭセルは、各ワードラインに結合されており、装置は、  少なくとも１つの前記ビットラインを、所定のレベルにプリチャージする手段と、前記ワードラインを、イネーブルにする手段と、少なくとも１つの前記ビットラインまたはこれに比例するノード電圧を、所定のトリップ電圧にする手段と、前記少なくとも１つのビットラインまたはこれに比例するノード電圧が前記所定のトリップ電圧にされた後に、ＳＲＡＭセルのそれぞれのロジック状態を識別し、いずれかのセルのロジック状態が、前記初期ロジック状態から変化したかどうかを判定する手段と、ロジック状態が前記初期ロジック状態から変化したと判定されたセルを、弱いとマーキングまたは識別する手段と、を備え、前記ワードラインをイネーブルにする前記手段は、前記メモリアレイのすべての前記ワードラインを、実質的に同時にイネーブルにする手段を備える、ことを特徴とする装置が、提供される。
【００１８】
また、本発明の第２の態様によると、スタティックランダムアクセスメモリ（ＳＲＡＭ）アレイを、弱い欠陥の存在についてテストするための方法であって、メモリアレイは、それぞれ初期ロジック状態を有する複数のＳＲＡＭセルと、各ＳＲＡＭセルが接続される１対のビットラインと、を備え、各ＳＲＡＭセルは、各ワードラインに結合されており、方法は、少なくとも１つの前記ビットラインを、所定のレベルにプリチャージするステップと、前記ワードラインを、イネーブルにするステップと、少なくとも１つの前記ビットラインまたはこれに比例するノード電圧を、所定のトリップ電圧にするステップと、前記少なくとも１つのビットラインまたはこれに比例するノード電圧が前記所定のトリップ電圧にされた後に、ＳＲＡＭセルのそれぞれのロジック状態を識別し、いずれかのセルのロジック状態が、前記初期ロジック状態から変化したかどうかを判定するステップと、ロジック状態が前記初期ロジック状態から変化したと判定されたセルを、弱いとマーキングまたは識別するステップと、を備え、前記ワードラインをイネーブルにする前記ステップは、前記メモリアレイのすべての前記ワードラインを、実質的に同時にイネーブルにするステップを備える、ことを特徴とする方法が、提供される。
【００１９】
本発明の第２の態様の装置および方法は、並列なワードラインのアクティブ化を行うため、従来の単一ワードラインをアクティブ化する技術よりもずっと少ない時間で、アレイのすべてのセルをテストすることができる。
【００２０】
好適な実施形態においては、トリップ電圧は、ＳＲＡＭセルに含まれている０と１の比率に基づいてプログラムされる。この明細書の目的のために、弱いセルは、良いＳＲＡＭセルのそれよりも著しく低いスタティックノイズマージンを有するものと定義される、とみなすことができる。
【００２１】
本発明のこれらおよび他の態様が、以下に述べる実施形態より明白となり、実施形態を参照して説明される。
【発明を実施するための最良の形態】
【００２２】
図面の図１および図３を参照して、ノード１は、ＳＲＡＭセルのロジック状態“１”を有し、ビットラインは、既知の値（例えばＶｄｄ／２）にチャージされているものとする。ここで、ビットラインに特定の操作を行うことにより、バー電圧Ｖｎｏｄｅ１が、安定状態‘Ｘ’からＶＴＥＳＴまで、ビットラインをフローティング状態にしたままで、本発明の好適な実施形態に係る方法によって下げられたものとする。ＶＴＥＳＴは、プログラマブルな弱いセルの検出しきい値を表す。図面の図３から明らかなように、弱いセルは、（Ｖｄｄ−Ｖｔｅｓｔ）＜Ｖｄｄ−ＶＭｗｅａｋ）である場合に不良となり、一方、良いセルはその状態を保つ。
【００２３】
図３に示すように、電圧レベルＶＴＥＳＴは、点“１”および“２”にて、良いセルのトランスファ特性を越え、点“３”および“４”において、弱いセルのトランスファ特性を越える。良いセルのノード１は、その値（状態“１”）を保持し、一方、弱いセルのノード１は、状態“０”にフリップする。図３に示される矢印は、この場合のトランスファ特性の変遷の方向を示す。
【００２４】
上述の原理は、以下の本発明の好適な実施形態に係る方法において使用され、換言すると、ＶＴＥＳＴより上のノード電圧でフリップするすべてのセルは、弱いとみなされ、選別される。
【００２５】
ここで、
【数１】
2006520511.tif 000003
と定義する。
【００２６】
この定義において、Ｒの定義、Ｒ∈［０，１］からわかるように、状態“１”を持たないセルは、“０”と書かれるものとする。
【００２７】
所定の０／１パターンＲが、ＳＲＡＭセルのメモリアレイに書き込まれたとみなす。ここで、ワードラインのすべてが同時にイネーブルにされた場合、ビットラインにおけるプログラマブルなＶＴＥＳＴ電圧を達成することができる。異なるＶＴＥＳＴ電圧、および、したがって弱いセル検出しきい値を、比率Ｒを変えることによって得ることができる。ＢＬおよびＢＬＢに対するＶＴＥＳＴのＲへの依存は、図面の図４に示されている。
【００２８】
図面の図５を参照し、本発明に係る方法の実施形態を、例示のみを目的として説明する。ステップ１００において、０／１比率がメモリアレイに書き込まれる。ステップ１０２において、ビットラインＢＬおよびＢＬＢがプリチャージされ、ＶＴＥＳＴと等しくされる。ＶＴＥＳＴは、図面の図４を参照して上述したように、セルの０／１比率に基づいて、選択またはプログラムされる。ステップ１０４において、アレイのＳＲＡＭセルのすべてに関係するワードラインが、並列にイネーブルにされ、ステップ１０６において、ビットラインＢＬおよびＢＬＢが、互いに短絡される。ワードラインは、次いでディセーブルにされ（ステップ１０８）、ビットラインが解放される（ステップ１１０）。ＳＲＡＭアレイの内容が、次いで読み出され、ステップ１００においてアレイに書き込まれた現在の０／１比率と比較される（ステップ１１２）。内容が元の０／１比率と一致しない（つまり、その状態がフリップした）セルはいずれも、マークされ、または“弱い”と識別される（ステップ１１４）。０／１比率が反転され（ステップ１１６）、ステップ１００〜１１４が、反転された０／１比率に対して繰り返される。この反転された０／１比率を用いて、反対方向にフリップしたかもしれない弱いセルを検出する。この方法が、テストする必要があるすべての０／１比率に対して繰り返される。
【００２９】
ここで、図面の図６を参照し、本発明の第１の好適な実施形態に係る装置を説明する。示された装置は、１列のメモリセル６００を備え、ビットラインをプルアップする２つのクロス結合されたＰＭＯＳトランジスタ６０１，６０２と、ビットラインをＶｄｄにプリチャージする３つの他のＰＭＯＳトランジスタ６０３，６０４，６０５と、ビットラインを互いに短絡させる１つのＮＭＯＳトランジスタ６０６と、弱さ検出（ＷＤ）信号を発行する適当なロジック６０７と、ワードラインを同時にイネーブルにするためのワードラインデコーダ６０８と、を有する。
【００３０】
弱いセル検出フェイズは、低いＳＮＭを有するセルの検出に必要な、トリップポイントＶＴＥＳＴをプログラムすることにより開始する。これは、所定の数のセルに、‘１’または‘０’状態のいずれかを書き込むことにより行われる。ビットラインは、次いで、トランジスタ６０３，６０４，６０５によりＶｄｄにプリチャージされる。このビットラインのプリチャージが終了した後、すべてのワードラインが同時にイネーブルにされ、これにより、その列のすべてのセル６００が並列に接続される。この構成のもとで、アクセストランジスタは、共通のゲートおよび共通のビットラインノードを共有する。他のアクセストランジスタ端子は、グランドまたはＶｄｄのいずれかに、メモリセルの対応するＮＭＯＳまたはＰＭＯＳドライバトランジスタを介して接続される。アクセストランジスタは、抵抗器として動作し、いずれかのビットラインにおける電源電圧を、Ｖｄｄとグランドの間で同等のＤＣパス抵抗に応じて分割する。例えば、５０％のセルが状態‘０’である場合に、ビットラインノードが、Ｖｄｄ／２に保持される。その理由は、グランドおよびＶｄｄへのパス抵抗が同一、すなわちＲ＝０．５だからである。
【００３１】
図７のグラフは、上述の実施のシミュレーション結果を示している。曲線は、ビットラインＢＬ（７０２）、ＢＬＢ（７０４）、弱さ検出信号ＷＤ（７０６）およびセルの状態電圧（７０８）に対応している。上側のグラフ７００ａは、ビットライン同士が適時に短絡された状況を、下側のグラフ７００ｂは、ビットライン同士の短絡が遅すぎた状況を示している。後者の場合、セルの内部状態がどのように状態‘０’にフリップされるかが見てとれる。ワードラインがイネーブルにされる際、ビットラインキャパシタンスが、同等のパス抵抗により作成された時定数に基づいて放電されることに留意されたい。さらに、放電電圧がＶｄｄ／２より下（準安定点の場合もある）に降下した場合、良いセルでさえも、フリップし、これは、ビットラインの１つをグランドにプルさせ、かつ、他のビットラインをＶｄｄにリストアさせる原因となり得る。したがって、セルが準安定点に達することを防ぐために、ビットラインを、ＮＭＯＳパストランジスタ６０６を通じて信号ＷＤを用いて互いに短絡させる。これは、セルの変遷が新たな均衡を見出すまで、ビットラインの電圧を、Ｖｄｄ／２の周りで一定に留まらせる。すなわち、ビットラインは、相補的な論理値にはプルされない。しかしながら、Ｖｄｄ／２の周りのビットライン電圧は、弱いセルをフリップするには十分である。比率Ｒ≠０．５に対し、対応するＶｄｄおよびグランドへのパス抵抗も異なっており、よって、ビットライン電圧は、容易により早くＶｄｄ／２より上または下にプルされる。
【００３２】
図面の図８を参照すると、本発明の第２の好適な実施形態に係る装置は、１列のメモリセル８００と、ビットラインにつながれたプルアップおよびプルダウンＭＯＳトランジスタ８０３，８０４と、ビットラインを互いに短絡させるトランジスタ８０５，８０６を備えるＣＭＯＳスイッチ８０７と、すべてのワードラインを同時にイネーブルにし、ビットラインをテストプリチャージする適当なロジック８０８と、を備える。
【００３３】
図６を参照して述べられた装置とは対照的に、この装置の実施形態においては、ビットラインは、Ｖｄｄのみではなく、Ｖｄｄおよびグランドにプリチャージされる。ワードラインがイネーブルにされると、図６を参照して述べられた方法と同様に、ビットラインのプリチャージが行われ、すべてのセルが同一の状態を持つように書き込み動作が行われる。プリチャージする段階およびワードラインをイネーブルにする段階が、互いに排他的なものとしてここに述べられたが、実際には、これらの間に小さな重複が存在する。この重複が十分に長い場合、良いセルでさえもフリップしてしまう。図９は、ＷＤパルスがない状態のこの挙動を示している。上側のグラフ９００ａは、プリチャージおよびＷＬ信号の間での約１２０ｐｓの重複により、良いセルがフリップするケースを示している。下側のグラフ９００ｂは、重複が６０ｐｓである場合に予測される挙動を示している。幸いにも、重複の時間ウィンドウは、図１０のグラフに示されるように、ビットラインを互いに適時に短絡させることにより、補償することができる。
【００３４】
本発明の実施形態を、例示のみを目的としてここに述べたが、当業者には、付属の特許請求の範囲に述べられるように、本発明の範囲から逸脱することなく、述べられた実施形態の修正および変更が可能であることが明らかとなるであろう。さらに、‘備える’という用語は、他の要素またはステップを除外せず、‘１つの’は、複数であることを除外せず、単一の要素または単位は、特許請求の範囲に述べられたいくつかの手段の機能を満足し得るものである。
【図面の簡単な説明】
【００３５】
本発明の実施形態は、例示のみを目的とし、添付の図面を参照してここに述べられる。
【図１】図１は、従来の６トランジスタＳＲＡＭセルの構成を示す回路図である。
【図２】図２は、スタティックノイズマージンがハイライトされた、メモリセルのトランスファ関数を示している。
【図３】図３は、良いＳＲＡＭセルと弱いＳＲＡＭセルのトランスファ関数をそれぞれ示している。
【図４】図４は、ＢＬおよびＢＬＢに対し、ＶＴＥＳＴをＲの関数として示している。
【図５】図５は、本発明の好適な実施形態に係る方法を示す模式的フロー図である。
【図６】図６は、本発明の第１の好適な実施形態に係る装置を示す回路図である。
【図７】図７は、図６の装置の動作のシミュレーション結果を示すグラフである。
【図８】図８は、本発明の第２の好適な実施形態に係る装置を示す回路図である。
【図９】図９は、図８の装置の動作の間のビットライン電圧の挙動を示すグラフである。
【図１０】図１０は、信号ＷＤが適時に発行された場合の、図８の装置の正しい挙動を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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