(57)【要約】磁気メモリ回路は、複数のメモリセルと、１つまたは複数の上記メモリセルに選択的にアクセスするための、上記メモリセルと連結された複数のビット線とを備えている。メモリ回路は、少なくとも１つのビット線プログラミング回路と、第１セットのスイッチとを備え、上記ビット線プログラミング回路は、少なくとも１つのメモリセルの論理状態を書き込むためのプログラミング電流を生成するための電流ソース、および／または、上記プログラミング電流を戻すための電流シンクとして構成可能である。第１セットのスイッチは、メモリセルの少なくとも読み込み動作中は禁止されており、第１セットのスイッチの少なくとも一部は、メモリセルの書き込み動作中に選択的に許可される。第１セットのスイッチの各スイッチは、少なくとも１つのビット線プログラミング回路を、第１制御信号に応じて、ビット線の対応する１つと選択的に連結するように構成されている。メモリ回路は、さらに、少なくとも１つのセンスアンプと第２セットのスイッチとを備えている。第２セットのスイッチは、少なくともメモリセルの書き込み動作中は禁止されており、第２セットのスイッチの少なくとも一部は、メモリセルの読み込み動作中に選択的に許可される。第２セットのスイッチの各スイッチは、少なくとも１つのセンスアンプを、第２制御信号に応じて、ビット線の対応する１つと選択的に連結するように構成されている。
2006510145.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
１つまたは複数の上記メモリセルに選択的にアクセスするための、上記メモリセルと連結された複数のビット線と、
少なくとも１つのビット線プログラミング回路と、
第１セットのスイッチと、
少なくとも１つのセンスアンプと、
第２セットのスイッチとを備え、
上記ビット線プログラミング回路は、少なくとも１つのメモリセルの論理状態を書き込むためのプログラミング電流を生成するための電流ソース、および、上記プログラミング電流を戻すための電流シンクの少なくとも１つとして構成可能であり、
上記第１セットのスイッチは、メモリセルの少なくとも読み込み動作中は禁止されており、第１セットのスイッチの少なくとも一部は、メモリセルの書き込み動作中に選択的に許可され、上記第１セットのスイッチの各スイッチは、少なくとも１つのビット線プログラミング回路を、第１制御信号に応じて、ビット線の対応する１つと選択的に連結するように構成されており、
上記第２セットのスイッチは、メモリセルの少なくとも書き込み動作中は禁止されており、第２セットのスイッチの少なくとも一部は、メモリセルの読み込み動作中に選択的に許可され、上記第２セットのスイッチの各スイッチは、少なくとも１つのセンスアンプを、第２制御信号に応じて、ビット線の対応する１つと連結するように構成されている、磁気メモリ回路。
【請求項２】
上記第１および第２セットのスイッチの各々は、電界効果トランジスタ（ＦＥＴ）を備えている、請求項１に記載の回路。
【請求項３】
上記第２セットのスイッチの各々にあるＦＥＴは、第１セットのスイッチの各々にあるＦＥＴよりも少なくとも４分の１小さいようにサイズ決定されている、請求項２に記載の回路。
【請求項４】
複数のメモリセルと、
１つまたは複数の上記メモリセルに選択的にアクセスするための、上記メモリセルと連結された複数のビット線およびワード線と、
少なくとも１つのプログラミング電流ソース／シンクと、
複数の第１スイッチと、
少なくとも１つのセンスアンプと、
複数の第２スイッチとを備え、
上記電流ソース／シンクは、１つまたは複数のメモリセルの論理状態を書き込むためのプログラミング電流を生成するための電流ソース、および、プログラミング電流を戻すための電流シンクの少なくとも１つとして構成可能であり、
上記第１スイッチの各々は、対応するビット線と連結された第１端子と、少なくとも１つのプログラミング電流ソース／シンクと連結された第２端子と、第１制御信号を受信するための少なくとも１つの制御入力部とを備え、上記第１スイッチの各々は、対応するビット線を、少なくとも１つのプログラミング電流ソース／シンクに、第１制御信号に応じて連結し、
上記第２スイッチの各々は、少なくとも１つのセンスアンプの入力部と連結された第１端子と、対応するビット線と連結された第２端子と、第２制御信号を受信するための少なくとも１つの制御入力部とを備え、上記第２スイッチの各々は、対応するビット線を、少なくとも１つのセンスアンプの入力部に、第２制御信号に応じて連結する、磁気メモリ回路。
【請求項５】
上記第１制御信号は、アドレスを有し、
複数の第１スイッチの少なくとも一部の各々は、制御入力部と連結された復号回路素子を備え、上記復号回路素子は、アドレスを復号し、これに応じて、対応するビット線を、少なくとも１つのプログラミング電流ソース／シンクの出力部に選択的に連結するように構成可能である、請求項４に記載の回路。
【請求項６】
上記第２制御信号は、アドレスを有し、
複数の第２スイッチの少なくとも一部の各々は、制御入力部と連結された復号回路素子を備え、上記復号回路は、アドレスを復号し、これに応じて、対応するビット線を、少なくとも１つのセンスアンプの入力部に選択的に連結するように構成可能である、請求項４に記載の回路。
【請求項７】
アドレスを受信するための少なくとも１つの入力部を有する復号器をさらに備え、上記復号器は、第１および第２制御信号を、上記アドレスに応じて生成するように構成可能である、請求項４に記載の回路。
【請求項８】
上記複数の第１スイッチは、同じ次元の複数の下位集合に配置されており、各下位集合は、少なくとも１つのスイッチを備え、
少なくとも１つのプログラミング電流ソース／シンクは、複数の電流ソース／シンクを備え、上記電流ソース／シンクの各々は、対応する下位集合と連結されており、対応するデータ入力部に割り当てられており、複数の電流ソース／シンクの各々の出力部における負荷容量は、低減されている、請求項４に記載の回路。
【請求項９】
第３制御信号を受信するための少なくとも１つの制御入力部と複数の出力部とを有する復号器をさらに備え、複数の電流ソース／シンクの少なくとも一部における出力部の各々は、電流ソースの対応する１つの制御入力部と連結されており、復号器は、電流ソースの１つを、制御信号に応じて選択するように構成可能である、請求項８に記載の回路。
【請求項１０】
上記複数の電流ソース／シンクの各々は、本質的に相互に一致している、請求項８に記載の回路。
【請求項１１】
上記複数の電流ソース／シンクの少なくとも一部は、それに対応するメモリセルに近い相対的な近傍に配置されている、請求項８に記載の回路。
【請求項１２】
上記複数のメモリセルの少なくとも一部の各々は、磁気トンネル接合（ＭＴＪ）装置を備えている、請求項４に記載の回路。
【請求項１３】
上記複数の第１スイッチおよび複数の第２スイッチの少なくとも一部の各々は、電界効果トランジスタを備えている、請求項４に記載の回路。
【請求項１４】
少なくとも１つの第２センスアンプと、
マルチプレクサとをさらに備え、上記マルチプレクサは、第３制御信号を受信するための少なくとも１つの制御入力部と、出力部と、複数のデータ入力部とを備え、データ入力部の各々は、センスアンプの対応する１つの出力部と連結されており、上記マルチプレクサは、センスアンプの１つを、第３制御信号に応じて選択するように構成可能である、請求項４に記載の回路。
【請求項１５】
複数のメモリセルと、複数のプログラミング線とを含み、上記複数のプログラミング線は、１つまたは複数のメモリセルに選択的にアクセスするために、メモリセルと動作可能なように連結されている、磁気メモリアレイにおける使用のためのプログラミング回路であって、
上記プログラミング回路は、
複数のスイッチと、
複数の電流ソース／シンクと、
第１復号器とを備え、
上記スイッチの各々は、プログラミング線の対応する１つと連結されており、
上記複数の電流ソース／シンクの各々は、同じ次元の１つまたは複数のスイッチの下位集合と連結されており、１つまたは複数のメモリセルの論理状態を書き込むためのプログラミング電流を生成するための電流ソース、および、プログラミング電流を戻すための電流シンクの少なくとも１つとして構成可能であり、
上記第１復号器は、第１制御信号を受信するための少なくとも１つの制御入力部と複数の出力部とを有し、出力部の各々は、スイッチの対応する１つと連結されており、第１復号器は、スイッチの１つを、第１制御信号に応じて選択するように構成可能であり、
複数のスイッチに関連付けられている全体的な負荷容量は、複数の電流ソース／シンク間に分散されており、その結果、電流ソース／シンクの少なくとも１つの負荷容量が低減される、プログラミング回路。
【請求項１６】
第２復号器をさらに備え、上記第２復号器は、第２制御信号を受信するための少なくとも１つの入力部と複数の出力部とを有し、出力部の各々は、電流ソース／シンクの対応する１つと連結されており、上記第２復号器は、１つまたは複数の電流ソース／シンクを、第２制御信号に応じて、選択的に許可および禁止することの少なくとも１つのために構成可能である、請求項１５に記載のプログラミング回路。
【請求項１７】
上記第２制御信号は、第１制御信号の少なくとも一部を有している、請求項１５に記載のプログラミング回路。
【請求項１８】
上記電流ソース／シンクの各々は、本質的に相互に一致している、請求項１５に記載のプログラミング回路。
【請求項１９】
上記複数のスイッチは、複数の電流ソース／シンクに本質的に均等に分散されている、請求項１５に記載のプログラミング回路。
【請求項２０】
少なくとも１つのセンスアンプと、
複数の第２スイッチとをさらに備え、
第２スイッチの各々は、少なくとも１つのセンスアンプの入力部と連結された第１端子と、プログラミング線の対応する１つと連結された第２端子と、第２制御信号を受信するための少なくとも１つの制御入力部とを備え、第２スイッチの各々は、対応するプログラミング線を、第２制御信号に応じて、少なくとも１つのセンスアンプの入力部と連結する、請求項１５に記載のプログラミング回路。
【請求項２１】
上記第２制御信号は、アドレスを有し、
第２スイッチの少なくとも１つは、制御入力部と連結された復号回路素子を備え、上記復号回路素子は、アドレスを復号し、それに応じて、対応するプログラミング線を、少なくともセンスアンプの入力部と選択的に連結するように構成可能である、請求項２０に記載のプログラミング回路。
【請求項２２】
少なくとも１つの磁気メモリ回路を含む集積回路であって、この磁気メモリ回路は、
複数のメモリセルと、
１つまたは複数の上記メモリセルに選択的にアクセスするための、上記メモリセルと連結された複数のビット線と、
少なくとも１つのビット線プログラミング回路と、
第１セットのスイッチと、
少なくとも１つのセンスアンプと、
第２セットのスイッチとを備え、
上記ビット線プログラミング回路は、少なくとも１つのメモリセルの論理状態を書き込むためのプログラミング電流を生成するための電流ソース、および、上記プログラミング電流を戻すための電流シンクの少なくとも１つとして構成可能であり、
上記第１セットのスイッチは、メモリセルの少なくとも読み込み動作中は禁止されており、第１セットのスイッチの少なくとも一部は、メモリセルの書き込み動作中に選択的に許可され、上記第１セットのスイッチの各スイッチは、少なくとも１つのビット線プログラミング回路を、第１制御信号に応じて、ビット線の対応する１つと選択的に連結するように構成されており、
上記第２セットのスイッチは、メモリセルの少なくとも書き込み動作中は禁止されており、第２セットのスイッチの少なくとも一部は、メモリセルの読み込み動作中に選択的に許可され、上記第２セットのスイッチの各スイッチは、少なくとも１つのセンスアンプを、第２制御信号に応じて、ビット線の対応する１つと連結するように構成されている、集積回路。
【請求項２３】
上記第１セットのスイッチは、同じ次元にある複数の下位集合に配置されており、各下位集合は、少なくとも１つのスイッチを備え、
少なくとも１つのビット線プログラミング回路は、複数の電流ソース／シンクを備え、
電流ソース／シンクの各々は、対応する下位集合と連結されており、対応するデータ入力部に割り当てられており、複数の電流ソース／シンクの各々の出力部における負荷容量は、低減されている、請求項２２に記載の集積回路。
【請求項２４】
上記少なくとも１つの磁気メモリ回路は、
少なくとも１つの第２センスアンプと、
マルチプレクサとをさらに備え、
上記マルチプレクサは、第３制御信号を受信するための少なくとも１つの制御入力部と、出力部と、複数のデータ入力部とを備え、データ入力部の各々は、センスアンプの対応する１つの出力部と連結されており、上記マルチプレクサは、センスアンプの１つを、第３制御信号に応じて選択するように構成可能である、請求項２２に記載の回路。
【請求項２５】
複数のメモリセルと、複数のプログラミング線とを含み、上記複数のプログラミング線は、１つまたは複数のメモリセルに選択的にアクセスするために、メモリセルと動作可能なように連結されている、磁気メモリアレイにおける使用のための少なくとも１つのプログラミングを含む集積回路であって、
上記プログラミング回路は、
複数のスイッチと、
複数の電流ソース／シンクと、
第１復号器とを備え、
上記スイッチの各々は、プログラミング線の対応する１つと連結されており、
上記複数の電流ソース／シンクの各々は、同じ次元の１つまたは複数のスイッチの下位集合と連結されており、１つまたは複数のメモリセルの論理状態を書き込むためのプログラミング電流を生成するための電流ソース、および、プログラミング電流を戻すための電流シンクの少なくとも１つとして構成可能であり、
上記第１復号器は、第１制御信号を受信するための少なくとも１つの制御入力部と複数の出力部とを有し、出力部の各々は、スイッチの対応する１つと連結されており、第１復号器は、スイッチの１つを、第１制御信号に応じて選択するように構成可能であり、
複数のスイッチに関連付けられている全体的な負荷容量は、複数の電流ソース／シンク間に分散されており、その結果、電流ソース／シンクの少なくとも１つの負荷容量が低減される、集積回路。
【請求項２６】
上記少なくとも１つのプログラミング回路は、
少なくとも１つのセンスアンプと、
複数の第２スイッチとをさらに備え、
第２スイッチの各々は、少なくとも１つのセンスアンプの入力部と連結された第１端子と、プログラミング線の対応する１つと連結された第２端子と、第２制御信号を受信するための少なくとも１つの制御入力部とを備え、第２スイッチの各々は、対応するプログラミング線を、第２制御信号に応じて、少なくとも１つのセンスアンプの入力部と連結する、請求項２５に記載の集積回路。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［政府の権利の明示］
本発明は、米国国防総省の高等研究計画局（ＤＡＲＰＡ）によって付与された交付契約番号ＭＤＡ９７２−９９−Ｃ−０００９に基づき、政府の支援でなされたものである。政府は本発明に一定の権利を有する。
【０００２】
［発明の属する技術分野］
本発明は、概してメモリ回路に関するものであり、より具体的には磁気ランダムアクセスメモリ（ＭＲＡＭ）の書き込み、および、読み込み用の技術に関する。
【０００３】
［発明の背景］
図１に、従来の磁気トンネル接合（ＭＴＪ）装置１００を示す。ＭＴＪ１００は、典型的には、２つの導体の交差点に、トンネル障壁（ＴＬ）によって分離されている２つの強磁性層（ＭＬ）のスタックを備えている。これらの導体の１つは、ワード線（ＷＬ）であり、他方がビット線（ＢＬ）であってもよい。２つの磁気層の１つは、多くの場合、自由磁気層と呼ばれる。自由磁気層の磁気配向は、導体ＷＬ・ＢＬをそれぞれ流れるプログラミング電流ＩＷＬ・ＩＢＬによって生成される磁場を重畳することによって変更できる。２つの磁気層ＭＬの他方は、多くの場合、固着磁気層と呼ばれる。プログラミング電流ＩＷＬ・ＩＢＬは、固着磁気層の磁気配向を変更できない。論理状態（例えば、「０」ビットまたは「１」ビット）は、一般的に、自由磁気層の配向を固着磁気層に対して相対的に変更することによりＭＴＪ１００に格納される。２つの磁気層が、同じ配向を有している場合は、ＭＴＪ１００は、導体ＷＬと導体ＢＬとの間で測定すると、それに関連する低い抵抗Ｒｃを典型的には有している。同じく、磁気層が相互に対向する方向に配向されている場合は、ＭＴＪ１００の抵抗Ｒｃは、一般的に高い。
【０００４】
従来のＭＲＡＭは、一般的に、アレイ構造に接続された複数のＭＴＪ装置を備えている。従来のＭＲＡＭアレイの２つの例を、図２Ａおよび図２Ｂに示す。図２Ａに、交差点アレイを示す。各メモリセルは、ワード線（例えば、ＷＬｋ−１、ＷＬｋ、ＷＬｋ＋１）と対応するビット線（例えば、ＢＬｉ−１、ＢＬｉ、ＢＬｉ＋１）との交差点に接続されている単一のＭＴＪ装置を備えている。ＭＴＪ装置は、図には、代表的な抵抗（例えば、Ｒｃ）として記載されている。図２Ｂに、複数のメモリセルを採用している代替メモリアーキテクチャを示す。各セルは、ＭＴＪ装置と直列に連結された選択トランジスタ（すなわち、１Ｔ１ＭＴＪメモリセル）を備えている。選択トランジスタは、読み込み動作中に、対応するＭＴＪ装置にアクセスするために使用される。ＭＲＡＭ回路については、さらに詳細に、例えばＷ．Ｒｅｏｈｒ他の題名「未来のメモリ（Memories of Tomorrow）」IEEE Circuits and Devices Mag．，１７−２７ページ，１８巻，５号，２００２年９月に記載されており、この内容を本願に含む。
【０００５】
選択されたメモリセルの論理状態を書き込むため、および、メモリセルアレイのビット線からデータを読み出すために必要なプログラミング電流を印加するために、列選出回路（図示せず）が、典型的には、必要である。この列選出回路は、一般的に、選択されたビット線を、プログラミング回路に接続する。このプログラミング回路は、メモリセルの書き込み動作中に、セルプログラミング電流を供給する。さらに、列選出回路は、セルのプログラムされた論理状態を感知するために、選択されたメモリセルの読み込み動作中に、選択されたビット線をセンスアンプ（図示せず）に接続する。
【０００６】
従来のＭＲＡＭアレイは、一般的に、ＭＲＡＭアレイのメモリセルに選択的に書き込むための２つのプログラミング電流（例えば、図１のＩＢＬまたはＩＷＬ）の１つを供給するために、単一の電流ソースを採用している。一般的に、磁気メモリアレイ内では、アレイの１つまたは複数のメモリセルを選択する助けとなるように、１つのワード線電流が要求される。１つまたは複数のビットワードの１つまたは複数のそれぞれのメモリセルのための、１つまたは複数のビット線電流は、メモリセルを０または１論理状態になるように書き込むために要求される。上述のように、メモリアレイ全体に施設されたワード線およびビット線は、書き込みおよび読み込みを行うためのそれぞれプログラミング電流およびセンス電流を、アレイにある選択されたメモリセルへ搬送する。しかしながら、これらのワードおよびビット線の各々は、それらに関連する分布容量を有しており、この分布容量は、ワード線またはビット線の長さの関数として上昇する。選択されたメモリセルに対するプログラミング電流ソースとセンス電流ソースとの間の距離は、特により大きなメモリアレイでは、重要なものである可能性があるので、選択された信号経路にあるワードまたはビット線に関連付けられた対応する負荷容量は、同じく比較的大きいこともある。さらに、読み込みおよび書き込み経路に関連付けられているスイッチング回路素子は、典型的に、全体的な負荷容量に著しく寄与する。この負荷容量は、メモリ装置の速度に悪影響を及ぼす可能性がある。
【０００７】
従って、従来のＭＲＡＭアレイが示した上記問題に言及する、改善されたＭＲＡＭアーキテクチャが必要である。
【０００８】
［発明の概要］
本発明が目的とするのは、読み込みおよび／または書き込み動作中に、磁気メモリ回路にあるメモリセルへのアクセス速度を改善する技術である。本発明は、少なくとも一観点では、大きなスイッチング回路素子（例えば、スイッチ、マルチプレクサ（ＭＵＸ）など）が設けられていることにより、メモリセルと連結されているビット線および／またはワード線への負荷容量を低減できる。なお、上記スイッチング回路は、ビット線およびワード線を通るセンス電流および／またはプログラミング電流を選択的にそれぞれ方向付けるためのビット線およびワード線と、動作可能なように接続されているものである。
【０００９】
１つまたは複数のメモリセルの論理状態を感知するための読み込み動作中は、著しくより小さな電流が使用されるので、スイッチを、読み込みおよび書き込みのためにそれぞれ使用される複数の別個の読み込みスイッチおよび書き込みスイッチに分離することによって、読み込みスイッチを、対応する書き込みスイッチよりもかなり小さく作ることができる。より小さなスイッチは、それに関連して容量が著しく低減されており、従って、読み込み動作のスピードが改善される。さらに、プログラミング電流ソースを分散することによって、書き込み動作の速度が著しく改善されることもある。プログラミング電流ソースは、ビット線次元に沿った各データ入力部に対してメモリセルの論理状態を書き込むためのプログラミング電流を、複数の電流ソースに供給する。各電流ソースは、１つまたは複数の対応する書き込みビットスイッチの一群と連結されている。従って、書き込みビットスイッチからの負荷容量を、複数の対応する電流ソースに分散できる。このように、１つの電流ソースに全ての負荷容量がかからないので、電流ソースの各々の出力部における容量が低減され、その結果、書き込み動作の速度が改善される。
【００１０】
本発明の一観点によれば、磁気メモリ回路は、複数のメモリセルと、１つまたは複数のメモリセルに選択的にアクセスするための、メモリセルと接続されている複数のビット線とを備えている。上記メモリ回路は、少なくとも１つのビット線プログラミング回路と、第１セットのスイッチとを備えている。上記ビット線プログラミング回路は、少なくとも１つのメモリセルの論理状態を書き込むためのプログラミング電流を生成するための電流ソース、および／または、プログラミング電流を戻すための電流シンクとして構成可能である。上記第１セットのスイッチは、メモリセルの少なくとも読み込み動作中は、禁止されており、第１セットのスイッチの少なくとも一部は、メモリセルの書き込み動作中は、選択的に許可されている。第１セットのスイッチの各スイッチは、少なくとも１つのビット線プログラミング回路を、第１制御信号に応じて、ビット線の対応する１つと選択的に連結するように構成されている。メモリ回路は、さらに、少なくとも１つのセンスアンプと、第２セットのスイッチとを備えている。第２セットのスイッチは、メモリセルの少なくとも書き込み動作中は、禁止されており、第２セットのスイッチの少なくとも一部は、メモリセルの読み込み動作中は、選択的に許可されている。第２セットのスイッチの各スイッチは、少なくとも１つのセンスアンプを、第２制御信号に応じて、ビット線の対応する１つと選択的に連結するように構成されている。
【００１１】
本発明のこれら、および、その他の目的、特性、および利点は、添付の図に関連して読まれることとなる、その説明的な実施形態についての下記の詳細な説明から明らかになるであろう。
【００１２】
［発明の詳細な説明］
本発明は、ここでは、例示的な磁気ランダムアクセスメモリ（ＭＲＡＭ）装置について説明する。しかしながら、本発明は、この、または、何らかの特別な磁気メモリ回路、または、アーキテクチャに限定されていない。むしろ、本発明は、より一般的に、磁気メモリ回路にある読み込みおよび／または書き込み信号経路の負荷容量を低減する技術に適用できる。さらに、本発明の実施形態は、ここでは、磁気トンネル接合（ＭＴＪ）装置に関連して説明されているが、本発明は、このような装置に限定されず、例えば他の磁気抵抗性メモリ素子などの他の適切な装置も同様に、本発明の磁気メモリアーキテクチャに対して補正して、または、補正せずに採用される。
【００１３】
当業者には理解されるように、「ワード線」は、一般的に、行または水平方向に配向されており、「ビット線」は、一般的に、列または垂直に方向に配向されていると定義する。しかしながら、ここに記載の本発明の技術は、ワード線および／またはビット線のこの配向または何らかの特定の配向に限定されない。
【００１４】
図３に、本発明の技術を実施してもよい説明的な磁気メモリ回路３００を示す。この説明的な磁気メモリ回路３００は、複数のメモリセル（図示せず）を含むメモリアレイ３０８を備えている。複数のメモリセルは、従来の方法で（例えば、１Ｔ１ＭＴＪメモリアレイとして）構成されていてもよく、複数のビット線ＢＬＯ、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７などは、メモリアレイ３０８にあるメモリセルに選択的にアクセスするため、メモリセルと動作可能なように連結されていてもよい。採用されるビット線の数は、少なくとも１つの例としては、メモリアレイ３０８にあるメモリセルの数および配置に依存している。しかしながら、本発明は、使用されるビット線の数に限定されない。
【００１５】
高速磁気メモリアーキテクチャを設計するには、任意の読み込み（すなわち、感知）信号経路に関連付けられている容量性負荷を、出来る限り低減することが望ましい。これを達成するための１つの方法は、読み込み信号経路の少なくとも一部を、以下でさらに詳しく説明するように、書き込み信号経路から分離することである。
【００１６】
書き込み信号経路は、典型的には、それに関連付けられている大きな負荷容量を有している。その理由の少なくとも１つは、書き込み信号経路と連結されている書き込みビットスイッチ３１２が存在しているからである。書き込みビットスイッチ３１２は、各メモリセルの論理状態を書き込むために必要とされることのある大きなプログラミング電流（例えば約２〜６ミリアンペア（ｍＡ））を処理するに適したようにサイズ決定されている必要がある。書き込みビットスイッチ３１２は、それぞれ、電圧制御されたスイッチとして機能するトランジスタ（例えばｎ電界効果トランジスタ（ＮＦＥＴ）など）を備えていてもよい。本発明は、同じく、当業者には理解されるように、代替回路素子（例えばＭＵＸ）を書き込みビットスイッチ３１２を実施するために採用してもよいことを意図するものである。
【００１７】
書き込みビットスイッチ３１２の各々の第１端子（例えば、ＮＦＥＴのドレイン端子）は、プログラミング電流ソース／シンク３０６と連結されていることが好ましい。電流ソース／シンク３０６は、１つまたは複数の選択されたメモリセルの書き込みのために使用されるプログラミング電流を生成するための出力と、プログラミング電流の方向を制御するデータ入力とを備えていることが好ましい。電流ソース／シンク３０６は、制御された電流を供給するための電流ソース、または、プログラミング電流を戻すための電流シンクのどちらかとして構成可能である事が好ましい。既に説明したように、プログラミング電流の方向は、メモリセルに書き込まれる論理状態を最終的に決定するものである。書き込みビットスイッチ３１２の各々の第２端子（例えば、ＮＦＥＴのソース端子）は、メモリアレイ３０８に関連付けられている対応するビット線（例えばＢＬ０、ＢＬ１、ＢＬ２など）と連結されていることが好ましい。従って、説明的な磁気メモリ回路３００では、メモリアレイ３０８の各ビット線に対して対応する書き込みビットスイッチ３１２が存在していることが好ましい。
【００１８】
説明的な磁気メモリ回路３００にある書き込みビットスイッチ３１２は、プログラミング電流ソース／シンク３０６の出力を、それに対して提示された１つまたは複数の制御信号に応じて、任意のビット線と選択的に接続するための１つまたは複数の制御入力部を備えていてもよい。制御信号は、例えば、一部または全体が復号されたアドレス（ＣＯＬ  ＡＤＤＲ２）を有していてもよい。このアドレスは、複数の書き込みビットスイッチ３１２に対して提示される場合は、例えば任意の書き込みビットスイッチを選択的に起動するための書き込みビットスイッチ３１２に含まれている復号器などの回路素子（図示せず）によってさらに復号されていてもよい。このＣＯＬ  ＡＤＤＲ２アドレスは、書き込みビットスイッチ３１２の少なくとも一部が書き込み動作中だけ起動（すなわち許可）されているように、書き込み信号または代替信号または複数の代替信号を含んでいることが好ましい。このような復号素子が書き込みビットスイッチ３１２に組み込まれていない場合は、書き込みビットスイッチの外側の別個の復号器（図示せず）が、説明的な磁気メモリ回路３００に含まれていてもよい。代替復号構造は、本発明によって同様に意図されている。
【００１９】
本発明の一実施形態では、説明的な磁気メモリ回路３００が、１つまたは複数のセンスアンプ３０２・３０４を備えている。上記センスアンプ３０２・３０４は、読み込み対象となっている対応するメモリセルに近い相対的な近傍に位置している。読み込み対象となっているメモリセルは、メモリアレイ３０８におけるメモリセルの少なくとも一部を代表している。センスアンプ３０２・３０４は、複数の読み込みビットスイッチ３１０を介してメモリセルと選択的に連結されていることが好ましい。説明的な磁気メモリ回路３００における読み込みビットスイッチ３１０は、書き込みビットスイッチ３１２から分離されており、既述の書き込みビットスイッチ３１２と整合して機能することが好ましい。しかしながら、本質的により小さな電流（例えば、約５０マイクロアンペア（μＡ））が、読み込み動作中にメモリセルの論理状態を感知するために使用されるので、読み込みビットスイッチ３１０の各々は、書き込みビットスイッチ３１２で使用されるトランジスタよりも明らかに小さなトランジスタ（例えば、ＮＦＥＴ）を備えていてもよい。読み込みビットスイッチのトランジスタは、書き込みビットスイッチのトランジスタよりも少なくとも約４分の１だけ小さくサイズ決定されていることが好ましい。従って、説明的な磁気メモリ回路３００では、負荷容量が著しく最小化されている。その理由の少なくとも１つは、ドレインおよび／またはソース拡散が、読み込み信号経路に接続されている読み込みビットスイッチにあるトランジスタに関連付けられているからである。
【００２０】
書き込みビットスイッチ３１２と同様に、読み込みビットスイッチ３１０の各々は、センスアンプの入力ノード３１４・３１６を介してそれぞれセンスアンプ３０２・３０４の１つと連結された第１端子と、メモリアレイ３０８にある対応するビット線（ＢＬ０、ＢＬ１など）と連結された第２端子とを備えている。読み込みビットスイッチ３１０は、１つまたは複数の制御入力部を備えていてもよい。この制御入力部は、制御入力部に対して提示された１つまたは複数の制御信号に応じて、対応するセンスアンプを、このセンスアンプに関連付けられている任意のビット線と選択的に接続するためのものである。制御信号は、例えば、全体または一部が復号されたアドレス（ＣＯＬ  ＡＤＤＲ１）を有していてもよい。このアドレス（ＣＯＬ  ＡＤＤＲ１）は、複数の読み込みビットスイッチ３１０に提示される場合は、任意のスイッチを選択的に起動するための読み込みビットスイッチ３１０に含まれる回路素子（図示せず）によってさらに復号されていてもよい。このＣＯＬ  ＡＤＤＲ１アドレスは、読み込み動作中だけ読み込みビットスイッチ３１０が起動（すなわち、許可）されるように、読み込み信号または代替信号または複数の代替信号を含んでいることが好ましい。
【００２１】
書き込みビットスイッチ３１２に関連して既に説明したように、読み込みビットスイッチ３１０が復号回路素子を備えていない場合、読み込みビットスイッチ３１０の外側の復号器（図示せず）が、アドレスＣＯＬ  ＡＤＤＲ１を復号するために、メモリアーキテクチャ３００に含まれていてもよい。同じ復号器は、書き込みビットスイッチ３１２および読み込みビットスイッチ３１０の１つまたは複数を選択するための制御信号を生成するように構成可能であってもよい。
【００２２】
説明的な磁気メモリ回路３００は、複数のセンスアンプ３０２・３０４の１つからデータを選択するためのマルチプレクサ３１８をさらに備えていてもよい。マルチプレクサ３１８は、複数のデータ入力３２０・３２２と、少なくとも１つの制御入力と、少なくとも１つのデータ出力とを備えていることが好ましい。２ｎ個の入力のために、マルチプレクサは、ｎビットの制御信号（アドレス）を受信するためのｎ個の制御入力を備えていることが好ましい。ただし、ｎは、０を上回る整数である。データ入力３２０・３２２の各々は、対応するセンスアンプ３０２・３０４の出力とそれぞれ連結されている。マルチプレクサ３１８は、少なくとも１つの制御入力に提示された制御信号、または、複数の制御信号に応じて、複数の入力の１つからのデータを送信することが好ましい。制御信号は、既述のように、１つまたは複数の読み込みビットスイッチ３１０を選択するために使用される例えば、ＣＯＬ  ＡＤＤＲ１アドレスの少なくとも一部を含んでいてもよい。
【００２３】
センスアンプ３０２・３０４は、読み込み対象であるメモリセルに対して限定されている（すなわちより近い近傍に配置できる）ことが好ましいので、全体的な読み込み経路の長さ、および、任意のメモリセルと関連付けられている読み込み経路に接続されている回路の累積的な数を低減でき、その結果、負荷容量がさらに最小化される。負荷容量が低減されると、説明的な磁気メモリ回路３００の読み込み動作の速度が改善されることが有利である。さらに、説明的な磁気メモリ回路３００は、より対称なビット線配線構造である。このことは、差動センスアンプが採用される場合に特に有利である。差動センスアンプが採用されなければ、不都合なことに、ビット線上のノイズが、ビット線と非対称に連結するであろう。対称なビット線配線を使用することの複数の利点は、例えばＲｅｏｈｒ他の米国特許第６，２６９，０４０号（U.S. Patent No. 6,269, 040）に記載されており、本願にその内容を含める。
【００２４】
既述のように、本発明の重要な一観点は、読み込み信号経路を、書き込み信号経路から分離することである。書き込み信号経路は、一般的に、それと関連した著しく高い負荷容量を有している。従来行われているように、センスアンプを、プログラミング電流ソースと同じスイッチを介して接続すると、読み込み経路およびセンスアンプ入力部に大きな容量的な負荷が生成される。大きな容量的な負荷は、読み込み動作に関連する感知プロセスを減速する可能性がある。代わりに、複数のセンスアンプ３０２・３０４は、別個の読み込みビットスイッチ３１０を介してビット線と接続されている。上述のように、読み込みビットスイッチ３１０は、プログラミング電流ソース／シンク３０６と連結されている書き込みビットスイッチ３１２よりも明らかに小さくサイズ決定されている。各読み込みビットスイッチ３１０は、約５０μＡ程度のセンス電流を搬送する必要があるだけである。このように、任意のセンスアンプ３０２・３０４に繋がる各読み込み経路にかかる負荷は、より小さな読み込みビットスイッチ３１０の容量、および、選択されたビット線が寄与する容量のみである。
【００２５】
さらに、本発明の説明的なメモリ回路３００の利点は、プログラミング電流ソース／シンク３０６と連結されている書き込みビットスイッチ３１２とセンスアンプ３０２・３０４と連結されている読み込みビットスイッチ３１０との復号を別々に制御できることである。その結果、任意のセンスアンプに接続されているのとは異なる数のビット線を、プログラミング電流ソース／シンク３０６に接続できる。その結果、センスアンプの数に比べて、電流ソースの数を低減できることが有利である。キャリブレーション目的のためには、より少数の電流ソースがのぞましく、一方、より多数のセンスアンプは、局部増幅を提供することが有利である。局部増幅は、信号ノイズを緩和し、読み込み経路遅延を最小化する。
【００２６】
ビット線に対する近傍を保証する助けとなるように、説明的なメモリ回路３００にあるセンスアンプは、ある数のビット線のスライスの上部に直接配置されていてもよい。「スライス」という用語は、ここでは、特別な次元（例えば列）に整列された複数のメモリセルのことを言う。センスアンプをこのように配置することで、本質的に等しい読み込み経路の長さと容量性の負荷とを保証する助けとなる。書き込みビットスイッチおよび／またはセンスアンプは、線抵抗によって影響を受けるプログラミング電流の、または、ノイズ、容量性負荷などによって影響を受ける読み込みアクセス時間の制限に応じて、メモリアレイ３０８の境界に、またはその境界付近に配置できる。
【００２７】
メモリアレイ内に配置されたより多数の磁気メモリセルを使用して、充分なプログラミング歩留りを達成するために、メモリセルの論理状態を書き込むために使用されるプログラミング電流は、所望の電流範囲内に本質的に保持されていることが好ましい。良好に定義された電流範囲内になるようにプログラミング電流を制御することは、目標とされたメモリセルだけがプログラムされ、アレイにある目標とされていない他の全てのメモリセルは本質的に妨害されないということを保証する。このように、アレイにある選択されたメモリセルだけが書き込まれ、選択されたメモリセルは、その論理状態を維持するであろう。
【００２８】
図４に、ＭＲＡＭ装置にある説明的なプログラミング電流経路４００を示す。図から明らかなように、説明的な電流プログラミング経路４００は、第１電流ソース／シンク４０２を備えている。この第１電流ソース／シンク４０２は、第１スイッチ４０４を介して、導体４０６の第１端部と接続されている。この導体４０６は、例えば、メモリアレイにあるワード線（ＷＬ）、ビット線（ＢＬ）、またはプログラミング線（ＰＲＧＬ）を表していてもよい。プログラミング線は、磁気メモリセルの論理状態を書き込むために使用される任意の導体のことである。従って、プログラミング線は、ワード線またはビット線のどちらでもよい。導体４０６の第２端部は、第２スイッチ４０８を介して、第２電流ソース／シンク４１０と連結されていてもよい。電流ソース／シンク４０２・４１０は、別の電流シンクに電流を供給するように、または、別の電流ソースからの電流を戻すように、選択的に構成可能であることが好ましい。
【００２９】
導体４０６の第１端部と連結されている電流ソース／シンク４０２、および、導体４０６の第２端部と連結されている電流ソース／シンク４１０は、ワード線、ビット線またはプログラム線をそれぞれ流れるプログラミング電流ＩＷＬ・ＩＢＬ・ＩＰＲＧＬの方向および量を制御することが好ましい。この双方向電流構造は、論理値「０」または論理値「１」を選択されたメモリセルに書き込むために必要である。導体４０６の１つの端部が、所定の電圧電位（接地でもよい）と固定されている単方向構造も、本発明によって意図される。電流ソース／シンクが複数のスイッチによって共有されていてもよい。
【００３０】
図５に、行復号器５０２と、行復号器５０２と連結された複数の電流スイッチ５０８と、プログラミング電流ＩＰＲＧを生成する電流ソース５０６とを備えるプログラミング回路５００を示す。行復号器５０２は、メモリアレイ５０４に関連して、ｎ本のワード線ＷＬ０〜ＷＬｎ−１の１つに沿ったプログラミング電流ＩＰＲＧの印加を制御するために使用されてもよい。ただし、ｎは１を上回る整数である。既述のように、ワード線は、一般的に、行または水平方向に配向されているものと定義し、一方、ビット線は、一般的に、列または垂直方向に配向されているものと定義する。
【００３１】
行復号器５０２の各出力部Ｘ０〜Ｘｎ−１は、それぞれに対応する独立した電流スイッチ５０８を駆動する。電流スイッチ５０８の各々の第１端子（端子１）は、電流ソース５０６の出力部と連結されており、各電流スイッチ５０８の第２端子（端子２）は、メモリアレイ５０４の対応するワード線（ＷＬ０〜ＷＬｎ−１）と接続されており、各電流スイッチ５０８の第３端子（端子３）は、行検出器５０２のそれぞれ対応する出力部Ｘ０〜Ｘｎ−１と接続されている。電流スイッチ５０８は、電流ソース５０６を、行復号器５０２によって生成される制御信号に応じて、メモリアレイ５０４の選択されたワード線（ＷＬ０〜ＷＬｎ−１）と選択的に連結する。行復号器５０２は、一時にただ１つの電流スイッチ５０８が許可されることを保証する。
【００３２】
プログラミング回路５００の１つの欠点は、プログラミング電流パルスの上昇および下降時間が非常に遅いことである。その主な理由は、電流ソース５０６の出力部に大きな負荷容量が存在しているからである。この大きな負荷容量が生じる原因の少なくとも１つは、電流ソース５０６の出力部と連結された電流スイッチ５０８の各々によって寄与される負荷容量ＣＬの合計である。既述のように、スイッチ５０８は、数ミリアンペアのプログラミング電流を処理するために適切にサイズ決定されている必要があり、従って、それに関連して大きな負荷容量ＣＬを有している。これらの負荷容量は、プログラミング電流ソース５０６の出力部に大きなまとまりとなった容量として現れ、電流ソースによって荷電され、同じく、電流シンクによって放電される必要がある。従って、プログラミング電流パルスのそれぞれ上昇および下降時間が著しく長くなり、電力消費も増える。
【００３３】
図６に、本発明の一観点に基づき、プログラミング電流パルスの上昇および下降時間応答を改善するプログラミング回路６００の一例を示す。例示的なプログラミング回路６００は、複数のメモリセル（図示せず）を有するメモリアレイ６０４と、書き込み復号器６０２とを備え、この書き込み復号器６０２は、ｎビットの行アドレス（Ａ０〜Ａｎ−１）を受信するためのｎ個の入力と、２ｎ個の出力Ｘ０〜Ｘ２ｎ−１とを備えている。ただし、ｎは、１より大きい整数である。書き込み復号器６０２は、入力アドレスＡ０〜Ａｎ−１に応じて、出力Ｘ０〜Ｘ２ｎ−１の１つに制御信号を生成する。本発明と共に使用するために適している復号器は、当業者に知られている。例示的なプログラミング回路６００は、ビットまたはワード配向またはその両方に配置されている複数の書き込みスイッチ６０８・６１２・６１４を備え、各下位集合は少なくとも１つのスイッチを含んでいる。他の配向（例えば、対角線の配向）は本発明によって同じく意図されている。書き込みスイッチ６０８・６１２・６１４の各々は、プログラミング電流ソース／シンクと連結された第１端子（端子１）と、メモリアレイ６０４の対応するプログラミング線（ＰＲＧＬ０〜ＰＲＧＬ２ｎ−１）と連結されている第２端子（端子２）と、書き込み復号器６０２の対応する出力と連結されている少なくとも１つの制御入力（端子３）とを備えていることが好ましく、書き込みスイッチ６０８・６１２・６１４の合計数は、復号器６０２の出力の数と等しいことが好ましい。
【００３４】
本発明の一観点によれば、図５に示す電流ソース５０６の出力部にかかる容量的な負荷を低減するために、つまり、プログラミング電流パルスの上昇および下降時間を短くするために、同じ次元（すなわち、スライス）に沿った書き込みスイッチ６０８・６１２・６１４は、２つまたはそれ以上の下位集合（すなわち、ブロック）に配置されていることが好ましく、各下位集合は、少なくとも１つの書き込みスイッチを含んでいる。例えば、第１下位集合を、書き込みスイッチ６０８を含むと定義し、第２下位集合を、書き込みスイッチ６１２を含むと定義し、第３下位集合を、書き込みスイッチ６１４を含むと定義してもよい。
【００３５】
例示的なプログラミング回路６００では、従来は同じ次元の書き込みスイッチと関連付けられているプログラミング電流ソース（図５では５０６）が、複数の電流ソース／シンク６１０−０〜６１０−ｋに分割されている。ただし、ｋは０を上回る整数である。電流ソース／シンク６１０−０〜６１０−ｋは、本質的に相互に一致していることが好ましく、図３に示すプログラミング電流ソース／シンク３０６と整合するように実施されていてもよい。さらに、電流ソース／シンク６１０−０〜６１０−ｋの少なくとも一部は、それと対応するメモリセルに対して近い相対的な近傍に配置されていてもよい。この場合、プログラミング電流経路の長さが短縮され、従って、それに関連する負荷容量がさらに低減される。
【００３６】
各電流ソース／シンク６１０−０・６１０−１・６１０−ｋは、書き込みスイッチ６０８・６１２・６１４の対応する下位集合とそれぞれ連結されていることが好ましい。各下位集合にある書き込みスイッチの数は、本質的に同じであることが好ましく、従って、書き込みスイッチの負荷容量ＣＬ寄与は、電流ソース／シンク間で均等に分散される。例示的なプログラミング回路６００は、既述のように、任意の電流ソース／シンクと連結された書き込みスイッチの合計数は、複数の電流ソース／シンクに分散されていてもよいので、特定の電流ソース／シンクの出力に大きな負荷容量がかからないということを保証するように構成されていることが有利である。従って、電流ソース／シンク６１０−０〜６１０−ｋの各々は、より少数の書き込みスイッチを駆動し、それゆえ、単一の電流ソース／シンクを採用する場合に駆動する必要がある負荷容量よりも、小さな負荷容量を駆動する。
【００３７】
全ての電流ソース／シンクは、継続的に起動している必要はないので、例示的なプログラミング回路６００にある電流ソース／シンク６１０−０・６１０−１・６１０−ｋの各々は、所望の電流ソース／シンクを、それらに対してそれぞれ提示される制御信号Ｃｔｒｌ０・Ｃｔｒｌ１・Ｃｔｒｌｋに応じて、選択的に許可するための少なくとも１つの制御入力を備えている。制御信号Ｃｔｒｌ０・Ｃｔｒｌ１・Ｃｔｒｌｋは、例示的なプログラミング回路６００に含まれるソース復号器６０６によって生成されてもよい。任意の電流ソース／シンクを選択的に起動するための代替回路素子は、同じく、本発明によって意図されているものである。ソース復号器６０６は、行アドレスＡ０〜Ａｎ−１の少なくとも一部または代替ブロック選択信号を受信するための少なくとも１つの入力と、電流ソース／シンク６１０−０〜６１０−ｋの制御入力と連結されている複数の出力とを備えていることが好ましい。
【００３８】
電流ソース／シンク６１０−０〜６１０−ｋと、書き込みスイッチ６０８・６１２・６１４と、例示的なプログラミング回路６００におけるプログラミング線ＰＲＧＬ０〜ＰＲＧＬ２ｎ−１とを備えるプログラミング電流経路は、図４に関連して既に説明したプログラミング電流経路４００と整合するように構成されていてもよい。従って、図示していないが、プログラミング線ＰＲＧＬ０〜ＰＲＧＬ２ｎ−１の各々は、対応する電流ソース／シンクによって終了していることが好ましい。対応する電流ソース／シンクは、制御された電圧電位（例えば、接地）に対する短絡を備えているだけでもよい。双方向電流構造では、電流ソース／シンク６１０−０〜６１０−ｋは、電流ソースまたは電流シンクのどちらかとして選択的に構成可能であってもよい。単方向電流構造では、電流ソース／シンク６１０−０・６１０−１・６１０−ｋは、当業者によって理解されるように、対応する群の書き込みスイッチに双方向電流ＩＰＲＧ０・ＩＰＲＧ１・ＩＰＲＧｋをそれぞれ供給する電流ソースとして構成されていてもよい。
【００３９】
書き込み動作中に、ソース復号器６０６は、選択された書き込みスイッチ（すなわち、書き込み復号器６０２によって許可される選択された書き込みスイッチ）に関連付けられている電流ソース／シンクだけを許可することが好ましい。プログラミング回路６００は、下位集合のスイッチの数に限定されておらず、任意の下位集合のサイズは、任意の数の書き込みスイッチを基本的に含むことが出来るので、プログラミング電流パルスの上昇および下降時間は、任意のサブセットにおける書き込みスイッチの数および／またはプログラミング回路６００における下位集合の数を変化させることによって所望通りに制御されてもよい。任意のサブセットまたは複数のサブセットに関連するスイッチの数を、手動、自動（例えば、制御器、または代替制御回路素子（図示せず）によって）、または手動と自動と両方を組み合わせて、本発明のほかの観点に基づいて変更できる。
【００４０】
高精度の書き込み動作を、メモリアレイにある目標とするメモリセルだけに書き込みが成功することと定義してもよい。この高精度の書き込み動作を達成するために、プログラミング電流は、プログラミング電流パルスが選択されたプログラミング線に印加されるとき、厳密に制御されていることが好ましい。プログラミングパルスは、期間が比較的短くてもよく（例えば、ナノ秒（ｎｓ）未満）、プログラミング電流経路（図４参照）の容量性の負荷ＣＬは、速度に関してのみならず、他の要素（例えば、歩留り、信頼性など）に関しても、書き込み動作に対してよりいっそう大きな影響を有していることがある。
【００４１】
再び図４を参照すると、容量ＣＬは、プログラミング電流経路にある全ての容量のまとまった容量を表している。このプログラミング電流経路は、電流ソースから電流シンクまでに、２つのスイッチ４０４・４０８および導体４０６の容量を含んでいる。プログラミング電流パルスのレベルの変化（例えば、電流スパイクなど）は、メモリアレイにある他の目標とされていないメモリセルの論理状態を不都合に妨害する可能性がある。その結果、歩留りと信頼性とが低減される。プログラミング電流パルスのレベルのこのような変化は、容量ＣＬが正の供給電圧に、または、正の供給電圧に近い電圧に荷電されている場合に特に生じる可能性がある。正の供給電圧は、ＶＤＤのこともあり、従って、例えば大きな電流スイッチ４０４・４０８の起動によって突然充電されることもある。
【００４２】
プログラミング電流スパイクを低減するために、スイッチ４０４・４０８は、図７の例示的なタイミング図に示す説明的な制御信号を用いて許可および／または禁止にされることが好ましい。図７を参照すると、例示的な制御信号７０２・７０４・７０６・７０８は、それぞれ図４に示す電流ソース／シンク４１０、第２スイッチ４０８、第１スイッチ４０４および電流ソース／シンク４０２を起動および／または停止するために使用されることが好ましい。代替制御信号も、本願に記載の現在の技術に基づいて、採用してもよい。プログラミング電流（例えば、ＩＰＲＧＬ）は、制御された電流ソースとして構成されていてもよい電流ソース／シンク４０１から、導体４０６を通って、電流シンク（例えば、接地への短絡）として構成されていてもよい電流ソース／シンク４１０へ流れる。
【００４３】
例えば、第１工程では、電流ソース／シンク４１０、第２スイッチ４０８、および第１スイッチ４０４だけが時間ｔ１で起動される。続いて、電流ソース／シンク４０２が、時間ｔ２で起動される。ただし、ｔ２はｔ１よりも大きい。電流ソース／シンク４０２は、続いて、プログラミング電流経路を荷電する。プログラミング電流経路は、第１および第２スイッチ４０４・４０８と、導体４０６を備え、ｔ２以降に、休止状態が達成されるまで、指数的に上昇するプログラミング電流を提供する。プログラミング電流経路がその休止状態になるまで荷電するために必要とする時間の量は、プログラミング電流経路に関連する特徴（例えば、分布容量、抵抗などであるが、これに限定はされない）に依存しているであろう。時間ｔ３で電流ソース／シンク４０２が停止される。ただし、ｔ３はｔ２よりも大きい。プログラミング電流経路に格納された電荷は、接続されたままである電流ソース／シンク４１０を通って指数的に放電する。プログラミング電流回路を本質的に放電した後、第１スイッチ４０４、第２スイッチ４０８および電流ソース／シンク４１０を時間ｔ４で停止できる。ただし、ｔ４はｔ３よりも大きい。このように、第１および第２スイッチ４０４・４０８のスイッチングにそれぞれ関連付けられている電流スパイクは、本質的に回避される。
【００４４】
磁気メモリ回路および／または本発明の改善されたプログラミング回路の少なくとも一部は、半導体装置に実施されていてもよい。半導体装置は、１つまたは複数のこのような磁気メモリおよび／またはプログラミング回路を備えていてもよい本願で説明した本発明の技術は、個別でも、または組み合わせても、従来の磁気メモリアーキテクチャに対する改良を達成するために使用してもよい。例えば、図６に示す例示的なプログラミング回路を、ビット線プログラミング電流ソース／シンク３０６と書き込みビットスイッチ３１２とを有する図３の書き込み回路の代わりに、書き込み経路に関連付けられている負荷容量を低減するために使用してもよい。電流ソースの多様性に対する混乱を避けるために、従来技術は、ビット線次元における各データ入力部に専用の電流ソースを必要とする。これに対し、本発明は、一実施形態では、ビット線次元における各データ入力部のための複数の電流ソース／シンクを必要とする。
【００４５】
本発明の説明的な実施形態は、添付の図を参考にして説明してきたが、本発明は、これらの特定の実施形態に限定されず、当業者によって、添付の請求項の範囲を超えることなく、これに様々な他の変形および補正を行ってもよい。
【図面の簡単な説明】
【００４６】
【図１】図１は、従来の磁気トンネル接合装置を示す図式的な図である。
【図２Ａ】図２Ａは、従来の交差点メモリアレイの少なくとも一部を示す概略図である。
【図２Ｂ】図２Ｂは、従来の１Ｔ１ＭＴＪメモリセルアレイの少なくとも一部を説明する概略図である。
【図３】図３は、本発明の一観点に基づいて形成された、メモリセルの読み込みおよび／または書き込み用の磁気メモリ回路の一例を示すブロック図である。
【図４】図４は、プログラミング電流経路の一例を説明的に示すブロック図である。
【図５】図５は、磁気メモリアレイにある選択されたメモリセルに対するプログラミング電流の印加を制御するためのプログラミング回路を示すブロック図である。
【図６】図６は、本発明の一観点に基づいて形成された改善されたプログラミング回路の一例を示すブロック図である。
【図７】図７は、本発明の一観点に基づく、磁気メモリ回路における書き込み動作の改善のためのタイミング信号を示すタイミング図である。
【図１】
2006510145.tif 000003
2006510145.tif 000004
【図３】
2006510145.tif 000005
【図４】
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【図５】
2006510145.tif 000007
【図６】
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【図７】
2006510145.tif 000009
【手続補正書】
【提出日】平成17年8月11日(2005.8.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
１つまたは複数の上記メモリセルに選択的にアクセスするための、上記メモリセルと連結された複数のビット線（ＢＬｉ）と、
少なくとも１つのビット線プログラミング回路（３０６）と、
第１セットのスイッチ（３１２）と、
少なくとも１つのセンスアンプ（３０２，３０４）と、
第２セットのスイッチ（３１０）とを備え、
上記ビット線プログラミング回路は、少なくとも１つのメモリセルの論理状態を書き込むためのプログラミング電流を生成するための電流ソース、および、上記プログラミング電流を戻すための電流シンクの少なくとも１つとして構成可能であり、
上記第１セットのスイッチは、メモリセルの少なくとも読み込み動作中は禁止されており、第１セットのスイッチの少なくとも一部は、メモリセルの書き込み動作中に選択的に許可され、上記第１セットのスイッチ（３１２）の各スイッチは、少なくとも１つのビット線プログラミング回路（３０６）を、第１制御信号に応じて、ビット線の対応する１つと選択的に連結するように構成されており、
上記第２セットのスイッチは、メモリセルの少なくとも書き込み動作中は禁止されており、第２セットのスイッチ（３１０）の少なくとも一部は、メモリセルの読み込み動作中に選択的に許可され、上記第２セットのスイッチ（３１０）の各スイッチは、少なくとも１つのセンスアンプ（３０２，３０４）を、第２制御信号に応じて、ビット線の対応する１つと連結するように構成されている、磁気メモリ回路（３００）。
【請求項２】
上記第１および第２セットのスイッチ（３１０，３１２）の各々は、電界効果トランジスタ（ＦＥＴ）を備えている、請求項１に記載の磁気メモリ回路。
【請求項３】
上記第２セットのスイッチ（３１０）の各々にあるＦＥＴは、第１セットのスイッチ（３１２）の各々にあるＦＥＴよりも少なくとも４分の１小さいようにサイズ決定されている、請求項２に記載の磁気メモリ回路。
【請求項４】
１つまたは複数の上記メモリセルに選択的にアクセスするための、上記メモリセルと連結された複数のワード線（ＷＬ）をさらに備え、
上記第１スイッチ（３１２）の各々は、対応するビット線と連結された第１端子と、少なくとも１つのプログラミング電流ソース／シンクと連結された第２端子と、第１制御信号を受信するための少なくとも１つの制御入力部とを備え、上記第１スイッチの各々は、対応するビット線を、少なくとも１つのプログラミング電流ソース／シンクに、第１制御信号に応じて連結し、
上記第２スイッチ（３１０）の各々は、少なくとも１つのセンスアンプ（３０２，３０４）の入力部と連結された第１端子と、対応するビット線と連結された第２端子と、第２制御信号を受信するための少なくとも１つの制御入力部とを備え、上記第２スイッチ（３１０）の各々は、対応するビット線を、少なくとも１つのセンスアンプ（３０２，３０４）の入力部に、第２制御信号に応じて連結する、請求項１に記載の回路。
【請求項５】
上記第１制御信号は、アドレスを有し、
複数の第１スイッチ（３１２）の少なくとも一部の各々は、制御入力部と連結された復号回路素子を備え、上記復号回路素子は、アドレスを復号し、これに応じて、対応するビット線を、少なくとも１つのプログラミング電流ソース／シンクの出力部に選択的に連結するように構成可能である、請求項４に記載の回路。
【請求項６】
上記第２制御信号は、アドレスを有し、
複数の第２スイッチ（３１０）の少なくとも一部の各々は、制御入力部と連結された復号回路素子を備え、上記復号回路素子は、アドレスを復号し、これに応じて、対応するビット線を、少なくとも１つのセンスアンプの入力部に選択的に連結するように構成可能である、請求項４に記載の回路。
【請求項７】
アドレスを受信するための少なくとも１つの入力部を有する復号器をさらに備え、上記復号器は、第１および第２制御信号を、上記アドレスに応じて生成するように構成可能である、請求項４に記載の回路。
【請求項８】
上記複数の第１スイッチは、同じ次元の複数の下位集合に配置されており、各下位集合は、少なくとも１つのスイッチを備え、
少なくとも１つのプログラミング電流ソース／シンクは、複数の電流ソース／シンクを備え、上記電流ソース／シンクの各々は、対応する下位集合と連結されており、対応するデータ入力部に割り当てられており、複数の電流ソース／シンクの各々の出力部における負荷容量は、低減されている、請求項４に記載の回路。
【請求項９】
第３制御信号を受信するための少なくとも１つの制御入力部と複数の出力部とを有する復号器をさらに備え、複数の電流ソース／シンクの少なくとも一部における出力部の各々は、電流ソースの対応する１つの制御入力部と連結されており、復号器は、電流ソースの１つを、制御信号に応じて選択するように構成可能である、請求項８に記載の回路。
【請求項１０】
上記複数の電流ソース／シンクの各々は、本質的に相互に一致している、請求項８に記載の回路。
【請求項１１】
上記複数の電流ソース／シンクの少なくとも一部は、それに対応するメモリセルに近い相対的な近傍に配置されている、請求項８に記載の回路。
【請求項１２】
上記複数のメモリセルの少なくとも一部の各々は、磁気トンネル接合（ＭＴＪ）装置を備えている、請求項４に記載の回路。
【請求項１３】
上記複数の第１スイッチおよび複数の第２スイッチの少なくとも一部の各々は、電界効果トランジスタを備えている、請求項４に記載の回路。
【請求項１４】
少なくとも１つの第２センスアンプと、
マルチプレクサとをさらに備え、上記マルチプレクサは、第３制御信号を受信するための少なくとも１つの制御入力部と、出力部と、複数のデータ入力部とを備え、データ入力部の各々は、センスアンプの対応する１つの出力部と連結されており、上記マルチプレクサは、センスアンプの１つを、第３制御信号に応じて選択するように構成可能である、請求項４に記載の回路。
【請求項１５】
複数のメモリセルと、複数のプログラミング線とを含み、上記複数のプログラミング線は、１つまたは複数のメモリセルに選択的にアクセスするために、メモリセルと動作可能なように連結されている、磁気メモリアレイにおける使用のためのプログラミング回路であって、
上記プログラミング回路は、
複数のスイッチと、
複数の電流ソース／シンクと、
第１復号器とを備え、
上記スイッチの各々は、プログラミング線の対応する１つと連結されており、
上記複数の電流ソース／シンクの各々は、同じ次元の１つまたは複数のスイッチの下位集合と連結されており、１つまたは複数のメモリセルの論理状態を書き込むためのプログラミング電流を生成するための電流ソース、および、プログラミング電流を戻すための電流シンクの少なくとも１つとして構成可能であり、
上記第１復号器は、第１制御信号を受信するための少なくとも１つの制御入力部と複数の出力部とを有し、出力部の各々は、スイッチの対応する１つと連結されており、第１復号器は、スイッチの１つを、第１制御信号に応じて選択するように構成可能であり、
複数のスイッチに関連付けられている全体的な負荷容量は、複数の電流ソース／シンク間に分散されており、その結果、電流ソース／シンクの少なくとも１つの負荷容量が低減される、プログラミング回路。
【請求項１６】
第２復号器をさらに備え、上記第２復号器は、第２制御信号を受信するための少なくとも１つの入力部と複数の出力部とを有し、出力部の各々は、電流ソース／シンクの対応する１つと連結されており、上記第２復号器は、１つまたは複数の電流ソース／シンクを、第２制御信号に応じて、選択的に許可および禁止することの少なくとも１つのために構成可能である、請求項１５に記載のプログラミング回路。
【請求項１７】
上記第２制御信号は、第１制御信号の少なくとも一部を有している、請求項１５に記載のプログラミング回路。
【請求項１８】
上記電流ソース／シンクの各々は、本質的に相互に一致している、請求項１５に記載のプログラミング回路。
【請求項１９】
上記複数のスイッチは、複数の電流ソース／シンクに本質的に均等に分散されている、請求項１５に記載のプログラミング回路。
【請求項２０】
少なくとも１つのセンスアンプと、
複数の第２スイッチとをさらに備え、
第２スイッチの各々は、少なくとも１つのセンスアンプの入力部と連結された第１端子と、プログラミング線の対応する１つと連結された第２端子と、第２制御信号を受信するための少なくとも１つの制御入力部とを備え、第２スイッチの各々は、対応するプログラミング線を、第２制御信号に応じて、少なくとも１つのセンスアンプの入力部と連結する、請求項１５に記載のプログラミング回路。
【請求項２１】
上記第２制御信号は、アドレスを有し、
第２スイッチの少なくとも１つは、制御入力部と連結された復号回路素子を備え、上記復号回路素子は、アドレスを復号し、それに応じて、対応するプログラミング線を、少なくともセンスアンプの入力部と選択的に連結するように構成可能である、請求項２０に記載のプログラミング回路。
【請求項２２】
請求項１に記載の少なくとも１つの磁気メモリ回路を含む集積回路。
【請求項２３】
上記第１セットのスイッチは、同じ次元にある複数の下位集合に配置されており、各下位集合は、少なくとも１つのスイッチを備え、
少なくとも１つのビット線プログラミング回路は、複数の電流ソース／シンクを備え、電流ソース／シンクの各々は、対応する下位集合と連結されており、対応するデータ入力部に割り当てられており、複数の電流ソース／シンクの各々の出力部における負荷容量は、低減されている、請求項２２に記載の集積回路。
【請求項２４】
上記少なくとも１つの磁気メモリ回路は、
少なくとも１つの第２センスアンプと、
マルチプレクサとをさらに備え、
上記マルチプレクサは、第３制御信号を受信するための少なくとも１つの制御入力部と、出力部と、複数のデータ入力部とを備え、データ入力部の各々は、センスアンプの対応する１つの出力部と連結されており、上記マルチプレクサは、センスアンプの１つを、第３制御信号に応じて選択するように構成可能である、請求項２２に記載の回路。
【請求項２５】
請求項１５に記載の少なくとも１つのプログラミングを含む集積回路。
【請求項２６】
上記少なくとも１つのプログラミング回路は、
少なくとも１つのセンスアンプと、
複数の第２スイッチとをさらに備え、
第２スイッチの各々は、少なくとも１つのセンスアンプの入力部と連結された第１端子と、プログラミング線の対応する１つと連結された第２端子と、第２制御信号を受信するための少なくとも１つの制御入力部とを備え、第２スイッチの各々は、対応するプログラミング線を、第２制御信号に応じて、少なくとも１つのセンスアンプの入力部と連結する、請求項２５に記載の集積回路。
【国際調査報告】
2006510145.tif 000010
2006510145.tif 000011