(57)【要約】  複数のテストベクトルを、１つの被測定装置（ＤＵＴ）に対してＤＵＴの１つの速度で適用するための方法を開示する。  ｍを１つのＤＵＴ／パターンメモリ速度比とし、１つのパターンメモリは、ｍ個のモジュールに再編成される。  各モジュールの複数のアドレスラインにおける複数の遅延回路は、１つのｑ番目のモジュールについての１つのアドレス信号が（ｑ−１）遅延単位分遅延するようにプログラムされ、各遅延単位は１ＤＵＴクロック周期に相当する。  各テストについての複数のパターンは、これらのモジュールに［ｎ  ｍｏｄ  ｍ］に従って記憶され、  ｎは、１つのテストにおけるパターン数である。  複数の同一アドレスを、１つの固定されたアドレスシーケンスに従って、パターンメモリの動作周波数以下の１つのレートｆで、ｆの１つの期間が（ｍ−１）遅延単位以上であるように、ｍ個のモジュールの複数の遅延回路に対して同時に適用する。
2006506616.tif 000002
【特許請求の範囲】
【請求項１】
複数のテストパターンを、１つのパターンメモリから、前記パターンメモリの１つの動作周波数より高い１つの被測定装置（ＤＵＴ）の１つの動作周波数で取り出すための１つの方法であって、
前記ＤＵＴ動作周波数を前記パターンメモリの１つの動作周波数で除算して、前記比が１つの端数部分を含む場合には、より大きな１つの整数に切り上げることによって、１つのＤＵＴ／パターンメモリ速度比を決定することと、
ｍは前記ＤＵＴ／メモリ速度比以上の１つの整数とし、前記パターンメモリをｍ個のモジュールに編成することと、
ｑは１からｍまで変動し、１遅延単位は約１ＤＵＴクロック周期を表すとし、ｑ番目のモジュールについての１つのアドレスを（ｑ−１）個のクロック遅延単位分遅延させるために、１つのアドレス遅延回路を、各前記ｍ個のモジュールに固有の１つのアドレスラインの１つの部分に挿入することと、
ｎ個のテストパターンを、１つの固定された繰り返しモジュール順序で［ｎ  ｍｏｄ  ｎ］に従って前記ｍ個のモジュールに記憶し、各前記ｍ個のモジュールについていずれか１つのモジュールに対する複数のテストパターンの前記記憶は、１つの固定されたアドレスシーケンスに従うようにすることと、
複数の同一アドレスを、前記パターンメモリの前記動作周波数以下の１つのレートｆで、ｆの１つの期間が（ｍ−１）遅延単位以上であるように、前記ｍ個のモジュールの前記複数のアドレス遅延回路に対して同時に適用することとを含み、
前記複数のアドレス遅延回路は、前記複数の同一アドレスが、前記ｍ個のモジュールの前記複数のアドレスラインに対して、１つの時間差を持ったやり方で適用されるようにし、その結果、ｆの各期間において、前記ＤＵＴ動作周波数で、１度に１つのテストパターンずつ、ｍ個のテストパターンが取り出される方法。
【請求項２】
請求項１に記載の方法であって、前記パターンメモリからの前記テストパターン取り出しの１つの開始および終了を規定するための１つのメモリイネーブル信号を受信することをさらに含む方法。
【請求項３】
請求項１に記載の方法であって、前記パターンメモリをｍ個のモジュールに編成するために、前記ＤＵＴ／パターンメモリ速度比をメモリ管理構成回路に適用することをさらに含む方法。
【請求項４】
請求項１に記載の方法であって、（ｑ−１）遅延単位の１つの遅延を前記ｑ番目のモジュールの前記複数のアドレスラインの前記複数のアドレス遅延回路にプログラムするために、前記ＤＵＴ動作周波数の１つの表現をメモリ管理構成回路に適用することをさらに含む方法。
【請求項５】
請求項１に記載の方法であって、
前記ｑ番目のモジュールについての１つのクロックを（ｑ−１）遅延単位分遅延させるために、各前記ｍ個のモジュールに固有の１つのクロックラインの１つの部分に１つのクロック遅延回路を挿入することと、
１つの同一クロックを、前記ｍ個のモジュールの前記複数のクロック遅延回路に対して前記比ｆで同時に適用することとを含み、
前記複数のクロック遅延回路は、前記同一クロックが、前記ｍ個のモジュールの前記複数のクロックラインに対して、１つの時間差を持ったやり方で適用されるようにする方法。
【請求項６】
請求項５に記載の方法であって、前記パターンメモリからの前記テストパターン取り出しの１つの開始および終了を規定するための１つのメモリイネーブル信号を受信することをさらに含む方法。
【請求項７】
請求項５に記載の方法であって、前記パターンメモリをｍ個のモジュールに編成するために、前記ＤＵＴ／パターンメモリ速度比をメモリ管理構成回路に適用することをさらに含む方法。
【請求項８】
請求項５に記載の方法であって、（ｑ−１）遅延単位の１つの遅延を前記ｑ番目のモジュールの前記複数のアドレスおよびクロックラインにプログラムするために、前記ＤＵＴ動作周波数の１つの表現をメモリ管理構成回路に適用することをさらに含む方法。
【請求項９】
複数のテストパターンを、１つのパターンメモリから、前記パターンメモリの１つの動作周波数より高い１つの被測定装置（ＤＵＴ）の１つの動作周波数で取り出すための１つの方法であって、
前記ＤＵＴ動作周波数を前記パターンメモリの１つの動作周波数で除算して、前記比が１つの端数部分を含む場合には、より大きな１つの整数に切り上げることによって、１つのＤＵＴ／パターンメモリ速度比を決定することと、
ｍは前記ＤＵＴ／メモリ速度比以上の１つの整数とし、前記パターンメモリをｍ個のモジュールに編成することと、
ｑは１からｍまで変動し、１遅延単位は約１ＤＵＴクロック周期を表すとし、ｑ番目のモジュールについての１つのクロックを（ｑ−１）個のクロック遅延単位分遅延させるために、１つのクロック遅延回路を、各前記ｍ個のモジュールに固有の１つのクロックラインの１つの部分に挿入することと、
ｎ個のテストパターンを、１つの固定された繰り返しモジュール順序で［ｎ  ｍｏｄ  ｎ］に従って前記ｍ個のモジュールに記憶し、各前記ｍ個のモジュールについていずれか１つのモジュールに対する複数のテストパターンの前記記憶は、１つの固定されたアドレスシーケンスに従うようにすることと、
１つの同一クロックを、前記パターンメモリの前記動作周波数以下の１つのレートｆで、ｆの１つの期間が（ｍ−１）遅延単位以上であるように、前記ｍ個のモジュールの前記複数のクロック遅延回路に対して同時に適用することとを含み、
前記複数のクロック遅延回路は、前記同一クロックが、前記複数のｍ個のモジュールの前記複数のクロックラインに対して１つの時間差を持ったやり方で適用されるようにし、その結果、ｆの各期間において、前記ＤＵＴ動作周波数で、１度に１つのテストパターンずつ、ｍ個のテストパターンが取り出される方法。
【請求項１０】
請求項９に記載の方法であって、前記パターンメモリからの前記テストパターン取り出しの１つの開始および終了を規定するための１つのメモリイネーブル信号を受信することをさらに含む方法。
【請求項１１】
請求項９に記載の方法であって、、前記パターンメモリをｍ個のモジュールに
編成するために、前記ＤＵＴ／パターンメモリ速度比をメモリ管理構成回路に適用することをさらに含む方法。
【請求項１２】
請求項９に記載の方法であって、（ｑ−１）遅延単位の１つの遅延を前記ｑ番目のモジュールの前記複数のアドレスラインの前記複数のアドレス遅延回路にプログラムするために、前記ＤＵＴ動作周波数の１つの表現をメモリ管理構成回路に適用することをさらに含む方法。
【請求項１３】
複数のテストパターンを、１つのパターンメモリから、前記パターンメモリの１つの動作周波数より高い１つの被測定装置（ＤＵＴ）の１つの動作周波数で取り出すための１つの方法であって、
前記ＤＵＴ動作周波数を前記パターンメモリの１つの動作周波数で除算して、前記比が１つの端数部分を含む場合には、より大きな１つの整数に切り上げることによって、１つのＤＵＴ／パターンメモリ速度比を決定することと、
ｍは前記ＤＵＴ／パターンメモリ速度比以上の１つの整数とし、前記パターンメモリをｍ個のモジュールに編成することと、
ｑは１からｍまで変動し、１遅延単位は約１ＤＵＴクロック周期を表すとし、ｑ番目のモジュールの１つのアドレスを（ｑ−１）個のクロック遅延単位分遅延させるために、１つの出力遅延回路を、各前記ｍ個のモジュールに固有の複数の出力ラインに挿入することと、
ｎ個のテストパターンを、１つの固定された繰り返しモジュール順序で［ｎ  ｍｏｄ  ｎ］に従って前記ｍ個のモジュールに記憶し、複数のテストパターンの各前記ｍ個のモジュールについていずれか１つのモジュールに対する前記記憶は、１つの固定されたアドレスシーケンスに従うようにすることと、
複数の同一アドレスを、前記パターンメモリの前記動作周波数以下の１つのレートｆで、ｆの１つの期間が（ｍ−１）遅延単位以上であるように、前記ｍ個のモジュールの複数のアドレス入力に対して同時に適用することとを含み、
前記複数の出力遅延回路は、複数のテストパターンが１つの時間差を持ったやり方で利用可能になるようにし、その結果、ｆの各期間に、前記ＤＵＴ動作周波数で、１度に１つのテストパターンずつ、ｍ個のテストパターンが取り出される方法。
【請求項１４】
請求項１３に記載の方法であって、前記パターンメモリからの前記テストパターン取り出しの１つの開始および終了を規定するための１つのメモリイネーブル信号を受信することをさらに含む方法。
【請求項１５】
請求項１３に記載の方法であって、前記パターンメモリをｍ個のモジュールに編成するために、前記ＤＵＴ／パターンメモリ速度比をメモリ管理構成回路に適用することをさらに含む方法。
【請求項１６】
請求項１３に記載の方法であって、（ｑ−１）遅延単位の１つの遅延を前記ｑ番目のモジュールの前記複数の出力ラインの前記複数の出力遅延回路にプログラムするために、前記ＤＵＴ動作周波数の１つの表現をメモリ管理構成回路に適用することをさらに含む方法。
【請求項１７】
複数のテストパターンを、１つのパターンメモリから、前記パターンメモリの１つの動作周波数より高い１つの被測定装置（ＤＵＴ）の１つの動作周波数で取り出すための１つの方法であって、
ｍは、１つの積（（ｍ−１）×１ＤＵＴクロック周期）が前記パターンメモリの１つのアクセス時間ｐ以下であるように選ばれた１つの整数とし、前記パターンメモリをｍ個のモジュールに編成することと、
ｎ個のテストパターンを、１つの固定された繰り返しモジュール順序で［ｎ  ｍｏｄ  ｎ］に従って前記ｍ個のモジュールに記憶し、各前記ｍ個のモジュールについていずれか１つのモジュールに対する複数のテストパターンの前記記憶は、１つの固定されたアドレスシーケンスに従うようにすることと、
ｑは１からｍまで変動し、１遅延単位は約１ＤＵＴクロック周期を表すとし、ｑ番目の１つのモジュールがｑ−１遅延単位の１つの遅延後に前記アドレスを受信するように、ｍ個のテストパターンを取り込む時間差を持ったやり方で、前記ｍ個のモジュールに１つの同一アドレスを前記固定された繰り返しモジュール順序で適用することと、
後続の複数の同一アドレスを、残りのｎ−ｍ個のテストパターンを取り込むために、前記ｍ個のモジュールに対して１つの時間差を持ったやり方で同時に適用し、前記後続の複数の同一アドレスは前記固定されたアドレスシーケンスに従い、かつｐ以上の１つの期間が適用されることと含み、
前記時間差を持った複数のアドレスの前記適用の結果、ｐ以上の時間間隔毎に、前記ＤＵＴ動作周波数で、１度に１つのテストパターンずつ、ｍ個のテストパターンが取り出される方法。
【請求項１８】
複数のテストパターンを、１つのパターンメモリから、前記パターンメモリの１つの動作周波数より高い１つの被測定装置（ＤＵＴ）の１つの動作周波数で取り出すための１つのテスト装置であって、
ｍは前記ＤＵＴ動作周波数を前記パターンメモリの１つの動作周波数で除算して、前記比が１つの端数部分を含む場合には、より大きな１つの整数に切り上げることによって決定された１つのＤＵＴ／パターンメモリ速度比以上の１つの整数とし、ｍ個のモジュールに編成された１つのパターンメモリであって、前記ｍ個のモジュールは、ｎ個のテストパターンを１つの固定された繰り返しモジュール順序で［ｎ  ｍｏｄ  ｍ］に従って記憶するためのものであり、各前記ｍ個のモジュールのいずれか１つのモジュールに対する複数のテストパターンの前記格納は、１つの固定されたアドレスシーケンスに従う、パターンメモリと、
複数のアドレス遅延回路であって、ｑは１からｍまで変動し、１遅延単位は約１ＤＵＴクロック周期を表すとし、各アドレス遅延回路は、ｑ番目のモジュールについて１つのアドレスを（ｑ−１）個のクロック遅延単位分遅延させるために、各前記ｍ個のモジュールに固有の１つのアドレスラインの１つの部分を介して１つの対応するモジュールに結合される、アドレス遅延回路と、
複数の同一アドレスを、前記パターンメモリの前記動作周波数以下の１つのレートｆで、ｆの１つの期間が（ｍ−１）遅延単位以上であるように、前記ｍ個のモジュールの前記複数のアドレス遅延回路に対して同時に適用するためにプログラムされたプロセッサとを含み、
前記複数のアドレス遅延回路は、前記複数の同一アドレスが、前記ｍ個のモジュールの前記複数のアドレスラインに対して、１つの時間差を持ったやり方で適用されるようにし、その結果、ｆの各期間において、前記ＤＵＴ動作周波数で、１度に１つのテストパターンずつ、ｍ個のテストパターンが取り出される装置。
【請求項１９】
請求項１８に記載のテスト装置であって、前記プロセッサは、前記パターンメモリからの前記テストパターン取り出しの１つの開始および終了を規定するための１つのメモリイネーブル信号を受信するためにさらにプログラムされる装置。
【請求項２０】
請求項１８に記載のテスト装置であって、前記プロセッサおよび前記パターンメモリに結合されたメモリ管理構成回路をさらに含み、前記プロセッサは、前記パターンメモリをｍ個のモジュールに編成するために、前記ＤＵＴ／パターンメモリ速度比に従って前記メモリ管理構成回路を構成するためにさらにプログラムされる装置。
【請求項２１】
請求項１８に記載のテスト装置であって、前記プロセッサおよび前記複数のアドレス遅延回路に結合されたメモリ管理構成回路をさらに含み、前記プロセッサは、（ｑ−１）遅延単位の１つの遅延を前記ｑ番目のモジュールの前記複数のアドレスラインの前記複数のアドレス遅延回路にプログラムするために、前記ＤＵＴ動作周波数に従って前記メモリ管理構成回路を構成するためにさらにプログラムされる装置。
【請求項２２】
請求項１８に記載のテスト装置であって、
複数のクロック遅延回路であって、各クロック遅延回路は、前記ｑ番目のモジュールに対する１つのクロックを（ｑ−１）遅延単位分遅延させるために、各前記ｍモジュールに固有の１つのクロックラインの１つの部分を介して１つの対応するモジュールに接続される、クロック遅延回路と、
１つの同一クロックを、前記ｍ個のモジュールの前記複数のクロック遅延回路に対して前記レートｆで同時に適用するためにプログラムされたプロセッサとをさらに含み、
前記複数のクロック遅延回路は、前記同一クロックが、前記ｍ個のモジュールの前記複数のクロックラインに対して、１つの時間差を持ったやり方で適用されるようにする装置。
【請求項２３】
請求項２２に記載のテスト装置であって、前記プロセッサは、前記パターンメモリからの前記テストパターン取り出しの１つの開始および終了を規定するための１つのメモリイネーブル信号を受信するためにさらにプログラムされる装置。
【請求項２４】
請求項２２に記載のテスト装置であって、前記プロセッサおよび前記パターンメモリに結合されたメモリ管理構成回路をさらに含み、前記プロセッサは、前記パターンメモリをｍ個のモジュールに編成するために、前記ＤＵＴ／パターンメモリ速度比に従って前記メモリ管理構成回路を構成するためにさらにプログラムされる装置。
【請求項２５】
請求項２２に記載のテスト装置であって、前記プロセッサは、（ｑ−１）遅延単位の１つの遅延を前記ｑ番目のモジュールの前記複数のアドレスおよびクロックラインにプログラムするために、前記ＤＵＴ動作周波数に従って前記メモリ管理構成回路を構成するためにさらにプログラムされる装置。
【請求項２６】
複数のテストパターンを、１つのパターンメモリから、前記パターンメモリの１つの動作周波数より高い１つの被測定装置（ＤＵＴ）の１つの動作周波数で取り出すための１つのテスト装置であって、
ｍは前記ＤＵＴ動作周波数を前記パターンメモリの１つの動作周波数で除算して、前記比が１つの端数部分を含む場合には、より大きな１つの整数に切り上げることによって決定された１つのＤＵＴ／パターンメモリ速度比以上の１つの整数とし、ｍ個のモジュールに編成された１つのパターンメモリであって、前記ｍ個のモジュールは、ｎ個のテストパターンを１つの固定された繰り返しモジュール順序で［ｎ  ｍｏｄ  ｍ］に従って記憶するためのものであり、各前記ｍ個のモジュールのいずれか１つのモジュールに対する複数のテストパターンの前記格納は、１つの固定されたアドレスシーケンスに従う、パターンメモリと、
複数のクロック遅延回路であって、ｑは１からｍまで変動し、１遅延単位は約１ＤＵＴクロック周期を表すとし、各クロック遅延回路は、ｑ番目のモジュールについて１つのクロックを（ｑ−１）クロック遅延単位分遅延させるために、各前記ｍ個のモジュールに固有の１つのクロックラインの１つの部分を介して１つの対応するモジュールに結合される、クロック遅延回路と、
１つの同一クロックを、前記パターンメモリの前記動作周波数以下の１つのレートｆで、ｆの１つの期間が（ｍ−１）遅延単位以上であるように、前記ｍ個のモジュールの前記複数のクロック遅延回路に対して同時に適用するためにプログラムされたプロセッサとを含み、
前記複数のクロック遅延回路は、前記同一クロックが、前記ｍ個のモジュールの前記複数のクロックラインに対して、１つの時間差を持ったやり方で適用されるようにし、その結果、ｆの各期間に、前記ＤＵＴ動作周波数で、１度に１つのテストパターンずつ、ｍ個のテストパターンが取り出される装置。
【請求項２７】
請求項２６に記載のテスト装置であって、前記プロセッサは、前記パターンメモリからの前記テストパターン取り出しの１つの開始および終了を規定するための１つのメモリイネーブル信号を受信するためにさらにプログラムされる装置。
【請求項２８】
請求項２６に記載のテスト装置であって、前記プロセッサおよび前記パターンメモリに結合されたメモリ管理構成回路をさらに含み、前記プロセッサは、前記パターンメモリをｍ個のモジュールに編成するために、前記ＤＵＴ／パターンメモリ速度比に従って前記メモリ管理構成回路を構成するためにさらにプログラムされる装置。
【請求項２９】
請求項２６に記載のテスト装置であって、前記プロセッサは、（ｑ−１）遅延単位の１つの遅延を前記ｑ番目のモジュールの前記クロックラインにプログラムするために、前記ＤＵＴ動作周波数に従って前記メモリ管理構成回路を構成するためにさらにプログラムされる装置。
【請求項３０】
複数のテストパターンを、１つのパターンメモリから、前記パターンメモリの１つの動作周波数より高い１つの被測定装置（ＤＵＴ）の１つの動作周波数で取り出すための１つのテスト装置であって、
ｍは前記ＤＵＴ動作周波数を前記パターンメモリの１つの動作周波数で除算して、前記比が１つの端数部分を含む場合には、より大きな１つの整数に切り上げることによって決定された１つのＤＵＴ／パターンメモリ速度比以上の１つの整数とし、ｍ個のモジュールに編成された１つのパターンメモリであって、前記ｍ個のモジュールは、ｎ個のテストパターンを１つの固定された繰り返しモジュール順序で［ｎ  ｍｏｄ  ｍ］に従って記憶するためのものであり、各前記ｍ個のモジュールのいずれか１つのモジュールに対する複数のテストパターンの前記格納は、１つの固定されたアドレスシーケンスに従う、パターンメモリと、
複数の出力遅延回路であって、ｑは１からｍまで変動し、１遅延単位は約１ＤＵＴクロック周期を表すとし、各出力遅延回路は、ｑ番目のモジュールについて１つの出力を（ｑ−１）クロック遅延単位分遅延させるために、各前記ｍ個のモジュールに固有の複数の出力ラインを介して１つの対応するモジュールに結合される、出力遅延回路と、
複数の同一アドレスを、前記パターンメモリの前記動作周波数以下の１つのレートｆで、ｆの１つの期間が（ｍ−１）遅延単位以上であるように、前記ｍ個のモジュールの複数のアドレス入力に対して同時に適用するためにプログラムされたプロセッサとを含み、
前記複数の出力遅延回路は、複数のテストパターンが１つの時間差を持ったやり方で利用可能になるようにし、その結果、ｆの各期間に、前記ＤＵＴ動作周波数で、１度に１つのテストパターンずつ、ｍ個のテストパターンが取り出される装置。
【請求項３１】
請求項３０に記載のテスト装置であって、前記プロセッサは、前記パターンメモリからの前記テストパターン取り出しの１つの開始および終了を規定するための１つのメモリイネーブル信号を受信するためにさらにプログラムされる装置。
【請求項３２】
請求項３０に記載のテスト装置であって、前記プロセッサおよび前記パターンメモリに結合されたメモリ管理構成回路をさらに含み、前記プロセッサは、前記パターンメモリをｍ個のモジュールに編成するために、前記ＤＵＴ／パターンメモリ速度比に従って前記メモリ管理構成回路を構成するためにさらにプログラムされる装置。
【請求項３３】
請求項３０に記載のテスト装置であって、前記プロセッサは、（ｑ−１）遅延単位の１つの遅延を前記ｑ番目のモジュールの前記複数の出力ラインにプログラムするために、前記ＤＵＴ動作周波数に従って前記メモリ管理構成回路を構成するためにさらにプログラムされる装置。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野  本発明は、一般的に、自動テスト装置（ＡＴＥ）に関し、一実施形態において、被測定装置（ＤＵＴ）に対して複数の高速のテストベクトルをＤＵＴの速度で提供するための１つの方法に関する。
【背景技術】
【０００２】
関連技術の説明  今日における複数の半導体メモリの一般的な速度は、複数のマイクロプロセッサなどの計算論理の速度より非常に遅い。
【０００３】
例えば、現在入手可能な数多くのマイクロプロセッサが２ギガヘルツを越えるクロックレート（５００ピコ秒のクロック周期）であるのに対し、最も高速なスタティックランダムアクセスメモリ（ＳＲＡＭ）の読み出し／書き込み周期時間は約２ナノ秒であり、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の読み出し／書き込み周期時間は約４から５ナノ秒である。ラムバス（登録商標）ＤＲＡＭのような特化された構造であっても、提供される複数のデータレートは８００メガヘルツまでである（ただし、次世代のラムバス（登録商標）ＤＲＡＭの仕様では１ギガヘルツである）。
【０００４】
よって、今日入手可能な最高速の複数のメモリチップであっても、メモリおよびマイクロプロセッサなどの計算論理間の速度差により、１つのシステムの動作可能速度に障害が生じる。
【０００５】
メモリ待ち時間を克服するために、従来のコンピュータシステムは、予想される複数の命令および複数のオペランド（後続の複数の計算において用いられると予想されるデータ）をシステムメモリから先取りして、この予想されるデータをオンチップ命令キャッシュメモリおよびデータキャッシュメモリの複数のレベルに記憶する。
【０００６】
例えば、１つのペンティアム（登録商標）マイクロプロセッサは、２つのレベルのキャッシュ（レベル‐１およびレベル‐２）を用いて、予想される先取りデータを記憶する。計算が行われるであろうと予想されるデータの１つの部分（本明細書では一般的に１ページと称する）が、データキャッシュメモリに記憶される。中央処理装置（ＣＰＵ）が計算を行う間、次に予想される計算のためのデータ（複数の命令および複数のオペランド）が取り出されて、キャッシュメモリに記憶される。よって、データアクセスにおけるメモリ待ち時間が、システムに対して回避される。この取り組みは、多くの場合にうまくいく。
【０００７】
しかしながら、時には、次の動作に対する予想が無効となる。（定義上、予想されるデータの先取りは、１つの推測であり、時によっては１つの誤った推測がなされる）。その後、予想されてキャッシュに先取りされたデータは無効となる。このことは、一般的に、１つのページミスとして知られている。１つのページミスが生じると計算が停止するのは、ＣＰＵは、有効なデータがメモリから取り出されるまで待たなければならないからである。
【０００８】
多スレッディング計算により、ページミスによる制限は大幅に克服される。多スレッディング計算では、ＣＰＵは複数の計算を同時に行う（各計算は、１つのスレッドと呼ばれる）。１つのページミスが１つの計算（１スレッド）において生じると、その計算は停止するが、他の複数の計算（他の複数のスレッド）は継続し、よって、ＣＰＵは動作し続ける。
【０００９】
原則的には、ＡＴＥシステムはコンピュータシステムであって、複数の計算の大半は他のコンピュータシステムと同じ複数の原則に従うが、ＡＴＥシステムは、さらなる複数の動作制約を抱えている。１つの制約は、ＡＴＥシステムの順次ベクトル駆動性質によるものである。１つの集積回路（ＩＣ）をテストするために、当該ＩＣに対する複数のテストパターン（複数のテストベクトル）がＡＴＥのパターンメモリに記憶される。
【００１０】
パターンメモリは、１つのコンピュータシステムのシステムメモリに相当する。しかしながら、１ページを取り出す代わりに、１度に１つのベクトルだけが（周期毎に）取り出される。このベクトルをＤＵＴに適用し、ＤＵＴからの１つの応答を得て予想値と比較し、１つの合否決定を行う。
【００１１】
実速度テスト（装置の最大定格速度でのテスト）が望まれる場合には、１つのギガヘルツＤＵＴは、ＡＴＥシステムのピン電子機器回路がＤＵＴに対して同じギガヘルツレートで複数のパターンを適用することを要求する。ＡＴＥクロックおよびＣＰＵが同じギガヘルツレートで動作可能であるのに対して、上述したように、パターンメモリは複数のパターンを同じレートで提供することができず、これにより、テスト適用レートが制限される。予想される複数のテストベクトルを先取りしてそれらをキャッシュに記憶する先に説明した方法は適用できない。なぜならば、複数のベクトルの１つの固定されたストリームが、１度に１ベクトル、ＤＵＴの速度で必要であり、パターンメモリまたはキャッシュのいずれかから１つのベクトルにアクセスするための待ち時間は、ＡＴＥピン電子機器回路についても同じだからである。この制限は、ＡＴＥシステムに固有であり、ＤＵＴ周波数がギガヘルツ程度である場合には重要となる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記段落は、複数の高速ＤＵＴの実速度テストが、複数のテストベクトルをＤＵＴ動作周波数の速度で与えることによって容易になることを説明している。
【００１３】
ＡＴＥシステムにおけるパターンメモリの待ち時間を克服するための１つの方法は、これまで利用可能ではなかった。
【００１４】
したがって、複数のテストベクトルを１つのＤＵＴに対してＤＵＴの速度で与えつつ、メモリ待ち時間によって課せられた制限を克服する１つの方法への１つの要求があった。
【課題を解決するための手段】
【００１５】
本発明の複数の実施形態は、１つのＤＵＴに対して、パターンメモリの１つの新しい設計およびパターンメモリにおける複数のテストベクトルの１つの特化された構成を用いて、当該ＤＵＴの速度で複数のテストベクトルを与え、複数のテストベクトルの利用可能性がＤＵＴ周波数と一致するように当該複数のテストベクトルをアクセスするための１つの方法に向けられている。
【００１６】
この方法により、パターンメモリのメモリ待ち時間に関係なく、ＤＵＴクロックレートがパターンメモリのアクセスレートより速い場合でも、複数のパターンをＤＵＴクロックレートで適用することができる。
【００１７】
本発明の一実施形態の包括一般的な技法は、以下のように要約できる。
（１）ＤＵＴ動作周波数をパターンメモリの動作周波数で除算して、、比に端数が出た場合には、より大きな１つの整数に切り上げることによって、１つのＤＵＴ／パターンメモリ速度比を決定し；
（２）ｍはＤＵＴ／パターンメモリ速度比以上の１つの整数とし、パターンメモリをｍ個のモジュールに編成する；
（３）ｑは１からｍまで変動し、１遅延単位は約１ＤＵＴクロック周期を表すとし、ｑ番目のモジュールについての１つのアドレスを（ｑ−１）遅延単位分遅延させるために、１つの遅延回路を、各ｍ個のモジュールについての１つのアドレスラインの１つの部分に挿入する；
（４）ｎ個のテストパターンを、１つの固定された繰り返しモジュール順序で［ｎ  ｍｏｄ  ｎ］に従ってｍ個のモジュールに記憶し、各ｍ個のモジュールについていずれか１つのモジュールに対する複数のテストパターンの記憶は、１つの固定されたアドレスシーケンスに従い（すなわち、複数のテストパターンが１つの特定のモジュールに記憶されるにつれて、複数のテストパターンが記憶される複数のアドレスは、連続したアドレス位置などの１つの固定されたシーケンスに従う）；
【００１８】
および（５）複数の同一アドレスを、固定されたアドレスシーケンスに従って、パターンメモリの動作周波数以下の１つのレートｆで、ｆの期間が（ｍ−１）遅延単位以上であるように、ｍ個のモジュールの複数の遅延回路に対して同時に適用する。複数の遅延回路は、複数の同一アドレスを、ｍ個のモジュールの複数のアドレスラインに時間差を持ったやり方で適用させ、その結果、ｆの各期間において、一度に１つのテストパターンが利用可能であるように、ｍ個のテストパターンの生成をＤＵＴ動作周波数で行う。
【００１９】
本発明の他の複数の実施形態において、複数の遅延回路は、各ｍ個のモジュールについての複数のアドレスラインの代わりに、複数のクロックラインに挿入されてもよく、または複数のクロックおよびアドレスラインの両方に挿入されてもよい。
【００２０】
代わりに、複数の遅延回路は、複数のアドレスラインの代わりに、複数のメモリモジュール出力に挿入されてもよい。この構成において、複数のメモリモジュールアクセスは同時であるが、連続する複数のテストパターンの複数のメモリモジュールからの利用可能性は、１ＤＵＴクロック期間分遅延されている。それにもかかわらず、これらの代案のいずれについても、最終的な結果は同じであり、複数のテストパターンがＤＵＴクロック周波数で効果的に利用可能である。様々な速度のメモリを用いる様々な速度の複数のＤＵＴのテストにおいて最大の多機能性を持たせるために、構成可能な複数のメモリモジュールおよびプログラム可能な複数の遅延回路が用いられてもよい
【００２１】
構成回路を用いて、メモリ空間を、所望の数の独立してアドレス指定可能な複数のモジュールに構成して、ＤＵＴ／パターンメモリ速度比に基づいて、複数のアドレスライン、クロックライン、または出力ラインに１つの遅延回路を挿入してもよい。
【００２２】
プログラム可能な複数の遅延回路は、１遅延単位の遅延分解能を有するべきであり、少なくとも１ＤＵＴクロック期間と同程度に小さくあるべきである。より細かい分解能であれば、異なる複数のクロックレートを有する複数のＤＵＴに試験器を適応させることができる。
【００２３】
ＤＵＴ動作周波数の一表現をメモリ管理構成回路に適用して、（ｑ−１）遅延単位の１つの遅延を、ｑ番目のモジュールの複数のアドレスライン、クロックライン、または出力ラインにプログラムしてもよい。
【発明の効果】
【００２４】
本発明によれば、複数のテストベクトルは、メモリアクセス時間よりも早い１つのレートで利用可能となる。
【発明を実施するための最良の形態】
【００２５】
複数の好ましい実施形態の以下の説明において、本明細書の一部を構成し、かつ本発明が実施されるであろう特定の複数の実施形態を例示する添付の複数の図面を参照する。
【００２６】
本発明の複数の好ましい実施形態の範囲から逸脱せずに、他の複数の実施形態を用いてもよく、また構造的変更を行ってもよいことが理解されるべきである。
【００２７】
本発明の複数の実施形態は、パターンメモリの１つの新しい設計およびパターンメモリにおける複数のテストベクトルの１つの特化された編成を用いて、当該ＤＵＴの速度で複数のベクトルを１つのＤＵＴに与え、複数のテストベクトルの利用可能性がＤＵＴ周波数に一致するように当該複数のテストベクトルをアクセスする。したがって、複数のテストベクトルは、メモリアクセス時間よりも早い１つのレートで利用可能となる。このように、メモリ待ち時間にもかかわらず、ＤＵＴをその通常速度でテストすることができる。
【００２８】
従来のＡＴＣシステムにおけるパターンメモリ２８の配置の一例を、図１ａに示す。説明の目的のみで、３つのテストがパターンメモリ内に示されており、各テストは、複数のパターンを備える。
【００２９】
１つの特定のテストの複数のテストパターンは、典型的には順次的な順序で適用されるので、図１ａにおいて、これらは順次パターンメモリに記憶される。一例において、１つのアドレス、クロック、およびイネーブル信号が与えられると、データ（１つのパターン）がメモリから読み出される（すなわち、取り出される）。このデータまたはパターンは、図１ｂに示すような１つのメモリアクセス遅延の後、パターンメモリの出力の際に利用可能となる。
【００３０】
図１ｂのパターンメモリ例において、テストパターンは、イネーブルが１つのＨＩＧＨの状態にアサートされ、アドレス状態が有効になり（ＨＩＧＨ）であり、クロックがＨＩＧＨであり、かつ１つの読み出し遅延時間間隔が経過した後にのみ、利用可能となる。注意すべきなのは、図１ｂに示すアドレス状態は、単に有効／無効を示す（無効＝ＬＯＷ、有効＝ＨＩＧＨ）だけのものであり、アドレスバスの１つの値を表すものではない。
【００３１】
また、図１ｂのパターンメモリは一例に過ぎず、本発明の複数の実施形態は、（例えば、１つのクロックを用いずに）他の複数の方法を用いてアクセスされる他の複数のメモリに対して適用可能であることが理解されるべきである。１つのテストの複数のパターンが順次取り出され、同じ順序でＤＵＴに対して適用される。１つのテストが完了すると、次のテストのアドレス（例えば、図１ａの位置３２を参照）が適用され、当該テストに関連した複数のパターンが取り出されて、ＤＵＴに適用される。
【００３２】
上述したように、複数のコンピュータのキャッシュアーキテクチャは、ＡＴＥシステムにおいて適用可能ではない。なぜならば、１つのテストを取り出してそれをキャッシュに記憶するのは役に立たないからである。主な理由としては、キャッシュアクセス時間およびパターンメモリからのアクセス時間が、ピン電子回路については同値であるからである。それにもかかわらず、ピン電子回路において、メモリアクセス時間よりも速い１つの速度で、個別の複数のパターンが順次的な順序で利用可能になる必要がある。
【００３３】
複数のパターンがピン電子回路においてＤＵＴ周波数のレートで利用可能でない場合、複数のドライバは複数のテストパターンをＤＵＴに対して適用できず、よって、テストレートは、複数のテストパターンが利用可能になるレート（複数のテストパターンがピン電子回路で利用可能であるレート）に制限されるようになる。この制限を克服するために、本発明の複数の実施形態は、パターンメモリの新しい１つの設計を用いる。
【００３４】
メモリ管理構成回路は、テスト適用の所望のレートであって、パターンがパターンメモリから利用可能であるレート（例えば、ＤＵＴ動作周波数をパターンメモリの動作周波数で除算したもの）に従って、モジュール化した形式でパターンメモリを再編成する。例えば、テスト適用の所望のレートが２ギガヘルツ（すなわち、ＤＵＴクロックのデューティサイクルが５００ピコ秒）であり、メモリからの複数のパターンが５００メガヘルツで利用可能（２ナノ秒毎に１パターン）であるならば、パターンメモリは、２ギガヘルツ／５００メガヘルツ＝４モジュールに再編成される。このＤＵＴ／パターンメモリ比が１つの整数でない場合には、次に最も大きい整数を用いてモジュール数を決定する。
【００３５】
代わりの複数の実施形態において、他のより大きな複数の整数を用いてモジュール数を決定することも可能である。そのような一実施形態においても、ＤＵＴは定速でテストされるだろうが、メモリはその最高レートより遅くアクセスされるだろう。説明すると、テスト適用の所望のレートが２ギガヘルツであり、メモリからの複数のパターンが４５０メガヘルツで利用可能であるならば、計算は、２ギガヘルツ／４５０メガヘルツ＝４．４となり、次に最も大きい整数に切り上げられ、パターンメモリは５つのモジュールに再編成されうる。この構成において、複数のメモリモジュールは、その最高レートまたはそれに近いレートでアクセスされうる。代わりに、６つ以上のモジュールを用いることもでき、複数のメモリモジュールは、その最高レートより低いレートでアクセスされる。
【００３６】
本発明の一実施形態において、各テストの複数のパターンは、順次的な順序またはいずれかの固定された繰り返しモジュール順序で、これらのモジュールに記憶される。各モジュールは、独立かつ同時にアドレス指定可能および読み出し可能である。
【００３７】
一般的に、１つのテストにｎ個のパターンがあり、パターンメモリがｍ個のモジュールを備える場合には、複数のパターンは［ｎ  ｍｏｄ  ｍ］形式で記憶される。例えば、１つのテストが１０個のパターンを有し、パターンメモリが４つのモジュールを備える場合には、複数のパターンは以下のように記憶されてもよい。
【表１】
2006506616.tif 000003
【００３８】
この配置例は図２に示されており、４つのモジュールがモジュール１、モジュール２、モジュール３、およびモジュール４として印付けされており、テーブルに示すテスト例は３４に示されている。
【００３９】
図１ａとの比較のために、図２の例は、３４，３６，および３８に示す合計３つのテストを含み、それぞれは複数のパターンを有する。各モジュール内において、複数のパターンが連続する複数のアドレスまたは１つの固定されたアドレスシーケンスに記憶されてもよい。例えば、上記テーブルにおいて、アドレスＡ０，Ａ１，およびＡ２は、最下位のビット（ＬＳＢ）（例えば、００００，０００１，００１０）を変化させるか、または１つの固定されたアドレスシーケンスにおいて他の複数のビット（例えば、００００，００１０，０１００）を変化させることによって連続化することができる
【００４０】
複数のパターンを１つの［ｎ  ｍｏｄ  ｍ］形式に従って記憶した独立してアドレス指定可能な複数のモジュールに、パターンメモリを編成することにより、１つのイネーブル信号、クロック、および１つのテストアドレス４６が図３のアーキテクチャ例に示すようなパターンメモリに適用される場合に、ｍ個のパターンが同時に利用可能となる。繰り返すが、図３に示すメモリの種類は例にすぎず、メモリの他の複数の種類（例えば、１つのクロックなしのもの）を用いてもよいことが理解されるべきである。
【００４１】
図３のアーキテクチャにより、ｍ個のパターンの取り出しを同時に効果的に行うことができ、よって、低速のメモリアクセスの問題を克服する。例えば、図２のテスト１を再び参照して、イネーブル信号がアサートされてアドレス４０が各モジュールに適用される場合には、複数のパターン１〜４は同時に利用可能になるべきである。その後、アドレス４２が各モジュールに適用される場合、複数のパターン５〜８が同時利用可能になるべきである。その後、最後に、アドレス４４が各モジュールに適用される場合、パターン９および１０は同時利用可能になるべきである。しかしながら、ｍ個のパターンは図３の時間４８においては同時利用可能となろうが、ｍ個のパターンを１つのＤＵＴに同時に適用することはできない。
【００４２】
上述したように、所望の結果は、複数のテストパターンをＤＵＴの速度で順次適用することである。言い換えれば、ＤＵＴクロックが２ギガヘルツであって、メモリからの４つのパターンが５００メガヘルツの１つのレートで同時に取り出される場合、これら４つのパターンは、図４の例に示すように、時間差を持った１つの時間シーケンス５０でＤＵＴに実際には適用されるべきである。注意すべきなのは、図４に示す複数のパターンのＤＵＴクロックに対するタイミングは例にすぎず、他の複数のパターン／ＤＵＴクロックタイミング関係が可能である。例えば、図４の複数のパターンは、ＤＵＴクロック周期全体において利用可能でありうる。時間差を持った１つのシーケンスにおいて複数のパターンのこの適用を達成するため、図５に示す本発明の一実施形態は、パターンメモリ５８の各モジュール５６のアドレスライン５４およびクロックライン６６において、１つのプログラム可能なアドレスおよびクロック遅延回路５２を用いる。注意すべきなのは、プログラム可能な各アドレス遅延回路５２は、１つの特定のモジュール５６の複数のアドレスラインのすべてを１つの同様な量で遅延させる。これらのプログラム可能な遅延回路５２は、メモリ管理ブロック６２からの複数の構成ライン６０によって、ある数の遅延単位に概ね相当する１つの遅延を生じさせることにより、構成可能である。
【００４３】
一実施形態において、１つの（ｍ−１）遅延倍率を各モジュールと共に用いる。例えば、図５に示すような４つのモジュールの場合、複数の構成ライン６０は、ゼロ遅延単位の１つの遅延がモジュール１の複数のアドレスおよびクロックラインに挿入され、１遅延単位の１つの遅延がモジュール２の複数のアドレスおよびクロックラインに挿入され、２つの遅延単位の１つの遅延がモジュール３の複数のアドレスおよびクロックラインに挿入され、３遅延単位の１つの遅延がモジュール４の複数のアドレスおよびクロックラインに挿入されるように、複数のプログラム可能な遅延回路５２をプログラムする。
【００４４】
図５の実施形態例における複数のプログラムされた遅延回路５２は、複数の連続メモリモジュールアクセスを、ＤＵＴクロックの１期間分遅延させ、かつ、パターンメモリの速度制限がある場合には、通常可能な速度より速い１つの速度であるＤＵＴクロック周波数において複数のテストパターンが利用可能であるように効果的に可能にするであろう。例えば、メモリの読み出し／書き込み周期時間が５００メガヘルツであり、実速度のＤＵＴ周波数が２ギガヘルツである場合に、連続する複数のメモリモジュールアクセスは、５００ピコ秒分遅延され、複数のテストパターンが利用可能になって、２ギガヘルツのＤＵＴ周波数で適用される。複数のメモリモジュールから読み出された複数のテストパターンが読み出されるにつれてピン電子機器に利用可能となり、これらが利用可能になるにつれて、ピン電子機器はこれらをＤＵＴに適用することができることが理解されるべきである。複数のメモリモジュールからＤＵＴへの接続は図５には示されていないが、複数のマルチプレクサおよび複数のドライバなどの追加の回路を複数のメモリモジュールおよびＤＵＴの間に用いてもよいことを当業者は理解するであろう。
【００４５】
上述したように、本発明の複数の実施形態は、ＤＵＴ／パターンメモリ速度比によって必要とされるよりも多い数の複数のモジュールを用いてもよい。例えば、ＤＵＴ／メモリ速度比を計算して整数５となったとしても、６つまたはそれ以上の数のモジュールを用いることができる。必要以上の数の複数のモジュールを用いることによる効果は、複数のメモリモジュールがその最高レートより遅いレートでアクセスされるであろうということである。本例を例示のためのみに続けて、１０個のメモリモジュールを用いるならば、１０個のモジュールが同時にアクセスされた後、１０個のメモリモジュールの複数の出力が、１つ１つ、プログラムされた複数の遅延回路のおかげで利用可能になるまで、１つのメモリモジュールはアクセスされることはない。このメモリアクセスレートは、メモリが実際にはその約２倍のレートでアクセスされることができても、維持される。
【００４６】
図５には示していないが、本発明の一代替実施形態において、複数の遅延回路を、使用しているパターンメモリの種類により、複数のモジュールの複数のアドレスラインにのみ、または複数のモジュールの複数のクロックラインにのみ挿入してもよい。代わりに、複数の遅延回路を、複数のアドレスおよび／またはクロックラインの代わりに、複数のメモリモジュール出力に挿入してもよい。この後者の代替構成において、複数のメモリモジュールアクセスは同時であるが、複数のメモリモジュールからの連続する複数のテストパターンの利用可能性は、１ＤＵＴクロック期間分遅延される。にもかかわらず、これら代案のいずれにおいても、最終的な結果は同じであり、複数のテストパターンがＤＵＴクロック周波数で効果的に生成される。様々な速度のメモリを用いる様々な速度の複数のＤＵＴのテストにおいて大の多機能性を持たせるために、本発明の複数の実施形態は、構成可能な複数のメモリモジュールおよびプログラム可能な複数の遅延回路を用いる。
【００４７】
１つの基本的な実施形態において、利用可能なメモリは別々の複数のチップの１つのアレイに分割され、各チップは、独立してアクセス可能である。各チップは、１つのモジュールを表していてもよく、また、構成回路は、２つ以上のチップを組み合わせて、必要な１つのパターン深度を有する１つの単一モジュールを作成してもよい。その後、構成回路は、ＤＵＴ／パターンメモリ速度比によって規定されるような、厳密な数の複数の必要なモジュールのみをイネーブルする。また、プログラム可能な複数の遅延回路の１つのアレイが、１つ以上のパッケージ内に提供される。構成回路は、１つのプログラム可能な遅延回路を、各モジュールの複数のクロックおよび／またはアドレスラインに接続する。
【００４８】
一代替実施形態において、メモリは、１つ以上のチップに含まれた、１つの単一メモリ空間とみなしてもよい。特化されたアドレス回路は、メモリ空間を、ＤＵＴ／メモリ速度比によって規定されるような厳密な数の独立してアドレス指定可能な必要とされる複数のモジュールに構成し、各モジュールは１つの特定のテストに必要とされるパターン深度を有する。構成回路は、プログラム可能な１つの遅延回路を、各モジュールの複数のクロックおよび／またはアドレスラインにプログラムおよび接続する。
【００４９】
上述したように、プログラム可能な複数の遅延回路は、１遅延単位の遅延解像度を有するべきであり、それは少なくとも１ＤＵＴクロック期間と同程度に小さくあるべきである。より細かい分解能であれば、異なる複数のクロックレートを有する複数のＤＵＴに試験器を適応させることができる。ＤＵＴ動作周波数の一表現をメモリ管理構成回路に適用して、（ｑ−１）遅延単位の１つの遅延を、ｑ番目のモジュールの複数のアドレスラインにプログラムしてもよい。プログラム可能な複数の遅延回路は、米国特許出願番号０９／５３５，０３１の「イベント対応テストシステムのための遅延時間挿入」および米国特許第６，１７２，５４４号の「半導体テストシステムのためのタイミング信号生成回路」に記載されており、その内容は、参照により本明細書に含まれる。注意すべきなのは、プログラム可能な複数の遅延回路は、様々な複数のＤＵＴクロック周波数の複数のテストパターンを１つの試験器が提供できるようにしているが、複数の代替実施形態において、複数の遅延回路は複数の専用試験器について複数の固定された遅延を含んでもよい。
【００５０】
図５に示す本発明の実施形態を説明するために、２つの例を図６ａおよび６ｂに設ける。両方の例において、１つのテストにおいて５つのパターンが、継続動作を示すために想定された。しかしながら、図６ａにおいては、メモリアクセス時間はＤＵＴクロック期間の２分の１であり、図６ｂにおいては、メモリアクセス時間はＤＵＴクロック期間の３分の１である。これら２つの例は、奇数および偶数の複数のＤＵＴ／パターンメモリ速度比を扱うものであり、今日におけるメモリおよび論理間の差を代表するものである。注意すべきなのは、図６ａおよび６ｂにおけるイネーブル信号６４は、テストの開始および終了を規定し、複数のパターンは、イネーブル信号６４がＨＩＧＨのときのみ読み出される。
【００５１】
図６ａおよび６ｂのパターンメモリの例では、テストパターンは、イネーブルが１つのＨＩＧＨの状態にアサートされ、アドレス状態が有効（ＨＩＧＨ）になり、クロックがＨＩＧＨであり、および１つの読み出し遅延時間間隔が経過した後にのみ、利用可能となる。注意すべきなのは、図６ａおよび６ｂに示すアドレス状態は、単に１つの無効／有効を示す（無効＝ＬＯＷ、有効＝ＨＩＧＨ）だけのものであり、アドレスバスの１つの値を表すものではない。図６ａおよび６ｂにおける複数のアドレス状態は、メモリクロックがＬＯＷになるまでのみ有効であるように示されているが、本発明の複数の実施形態において、複数のアドレスは、１つの全メモリクロック期間の間、有効であり続けてもよい。また、注意すべきなのは、図６ａおよび６ｂに示す複数のパターン状態は、単に１つの無効／有効を示す（無効＝ＬＯＷ、有効＝ＨＩＧＨ）だけのものであり、パターンメモリからの複数の出力値を表すものではない。図６ａおよび６ｂにおける複数のパターン状態は１つのＤＵＴクロック期間の２分の１の期間のみ有効であるように示されているが、本発明の複数の実施形態において、複数のパターンは、１つの全メモリクロック期間の間、有効であり続けてもよい。
【００５２】
本例において、ＤＵＴは、ＤＵＴクロックがＨＩＧＨの間、複数のテストパターンを受信することができる。しかしながら、他の複数の実施形態において、ＤＵＴは、例えばＤＵＴクロックの立下りで、複数のテストパターンを同期的にクロックしてもよい。
【００５３】
また、図６ａおよび６ｂのパターンメモリは一例にすぎず、本発明の複数の実施形態は、他の複数の方法を用いてアクセスされる他の複数のメモリに適用可能であることが理解されるべきである。
【００５４】
図７ａおよび７ｂは、図６ａおよび６ｂの複数の同一例をそれぞれ示しており、但し、図７ａおよび７ｂは、１つの有効な状態から他の状態に変化する１つのアドレスバスを示している。注意すべきなのは、本明細書において、本発明の複数の実施形態を説明するために２つの例のみが提供されているが、ＤＵＴの動作周波数がパターンメモリの動作周波数を超える限り、方法自体は一般化されて、いかなるＤＵＴの動作周波数およびパターンメモリの動作周波数にも適用可能である。
【００５５】
本発明を、その複数の実施例に関連して添付の図面を参照して十分に説明してきたが、様々な変更および修正が当業者には明らかになるであろうことに注意すべきである。
【００５６】
そのような複数の変更および修正は、添付の請求項に規定されたような本発明の範囲内に含まれているとして理解されるべきである。
【図面の簡単な説明】
【００５７】
【図１ａ】従来の自動テスト装置システムにおける複数のテストの記憶された複数の配置を含む、パターンメモリの一例を示す。
【図１ｂ】従来の自動テスト装置システムにおける、パターンメモリの一構造例と、データアクセスのための一タイミング図とを示す。
【図２】本発明の一実施形態に係る、複数のモジュールに再編成されたパターンメモリであって、複数のテストの再編され記憶された複数の配置を含むパターンメモリの一例を示す。
【図３】本発明の一実施形態に係る、メモリモジュールブロック図の一例と、複数のモジュールからの複数の同時データアクセスの一タイミング図とを示す。
【図４】本発明の一実施形態に関連して動作可能な高速試験器の一例において、複数のパターンが被測定装置に利用可能であるべきときを示す、一タイミング図である。
【図５】本発明の一実施形態に係る、複数のアドレスおよびクロックラインにおける１つのパターンメモリおよび構成可能な複数の遅延回路のブロック図の一例である。
【図６ａ】本発明の一実施形態に係る、図５のブロック図の一例に関連したタイミング図の一例であって、メモリ周波数がＤＵＴ周波数の２分の１である場合に、５つのテストパターンをパターンメモリの２つのモジュールから取り出して、取り出し速度をＤＵＴ周波数に一致させるものであって、複数のアドレスおよび複数のパターンは、複数の無効または有効な状態として示されている。
【図６ｂ】本発明の一実施形態に係る、図５のブロック図の一例に関連したタイミング図の一例であって、メモリ周波数がＤＵＴ周波数の３分の１である場合に、５つのテストパターンをパターンメモリの３つのモジュールから取り出して、取り出し速度をＤＵＴ周波数に一致させるものであって、複数のアドレスおよび複数のパターンは、複数の無効または有効な状態として示されている。
【図７ａ】複数のアドレスが１つの有効な状態から別の状態へ変化する１つのアドレスバスとして示されている以外は図６ａのタイミング図と同一の、タイミング図の一例である。
【図７ｂ】複数のアドレスが１つの有効な状態から別の状態へ変化する１つのアドレスバスとして示されている以外は図６ｂのタイミング図と同一の、タイミング図の一例である。
【符号の説明】
【００５８】
パターンメモリ５８
モジュール５６
アドレスライン５４
クロックライン６６
アドレスおよびクロック遅延回路５２
メモリ管理ブロック６２
構成ライン６０
【図１ａ】
2006506616.tif 000004
【図１ｂ】
2006506616.tif 000005
【図２】
2006506616.tif 000006
【図３】
2006506616.tif 000007
【図４】
2006506616.tif 000008
【図５】
2006506616.tif 000009
【図６ａ】
2006506616.tif 000010
【図６ｂ】
2006506616.tif 000011
【図７ａ】
2006506616.tif 000012
【図７ｂ】
2006506616.tif 000013
【国際調査報告】
2006506616.tif 000014
2006506616.tif 000015