(57)【要約】複数のセルタイプを有する半導体素子の基板への製造のテストにおいて、少なくとも１つのテスト構造を、複数のセルタイプのうちの１つまたは複数と類似したセルタイプを有する多数のテストセルと共に、半導体基板に設け、セルタイプのそれぞれは、使用の間に所定の供給電圧に接続される少なくとも第１および第２局部相互接続層構造と、それぞれ第１および第２電子部品構造に制御電圧を供給する複数の第１および第２ポリシリコン層構造と、を有し、テスト構造において、すべての複数の第１ポリシリコン層構造を、互いに接続して、相互接続された第１ポリシリコン層構造を提供し、かつ、テスト構造において、すべての複数の第２ポリシリコン層構造を、互いに接続して、相互接続された第２ポリシリコン層構造を提供し、所定のテスト電圧を供給し、テスト電圧から生じる電流を測定し、製造欠陥を識別する。
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【特許請求の範囲】
【請求項１】
半導体基板に、複数のセルタイプを有する少なくとも１つの半導体素子を製造する方法であって、
前記複数のセルタイプのうちの１つまたは複数と類似したセルタイプを有する所定数のテストセルを備える少なくとも１つのテスト構造を、前記半導体基板に製造し、
前記セルタイプのそれぞれは、使用の間に所定の供給電圧に接続される少なくとも第１および第２局部相互接続層構造と、それぞれ第１および第２電子部品構造に制御電圧を供給する複数の第１および第２ポリシリコン層構造と、を有しており、
前記テスト構造において、すべての前記複数の前記第１ポリシリコン層構造を、互いに接続して、相互接続された第１ポリシリコン層構造を提供し、かつ、前記テスト構造において、すべての前記複数の前記第２ポリシリコン層構造を、互いに接続して、相互接続された第２ポリシリコン層構造を提供し、
所定のテスト電圧を、前記第１および第２局部相互接続層構造と、相互接続された前記第１および第２ポリシリコン層構造とにそれぞれ供給し、
前記テスト電圧から生じる電流を測定して、製造欠陥を識別する、
ことを特徴とする方法。
【請求項２】
前記複数の前記第１および第２ポリシリコン層構造は、金属の接続構造を用いて互いに接続される、ことを特徴とする請求項１に記載の方法。
【請求項３】
前記テスト構造は、ＣＭＯＳトランジスタを備える、ことを特徴とする請求項１または請求項２に記載の方法。
【請求項４】
前記テスト電圧は、
前記第１および第２ポリシリコン層構造の間の１つまたは複数の電気的短絡、
前記第１および第２局部相互接続層構造のうちの少なくとも１つならびに前記第１および第２ポリシリコン層構造のうちの少なくとも１つの間の１つまたは複数の電気的短絡、
ｎ−ゲート酸化膜リーク、
ｐ−ゲート酸化膜リーク、
の製造欠陥のうちの少なくとも１つが、測定できるように選択される、ことを特徴とする請求項１乃至請求項３のいずれかに記載の方法。
【請求項５】
前記少なくとも１つの半導体素子は、半導体ウエハ上の複数のレティクルのうちの１つに位置する、ことを特徴とする請求項１乃至請求項４のいずれかに記載の方法。
【請求項６】
複数のセルタイプを有する少なくとも１つの半導体素子と、前記複数のセルタイプのうちの１つまたは複数と類似したセルタイプを有する所定数のテストセルを備える少なくとも１つのテスト構造と、を備える半導体基板であって、
前記セルタイプのそれぞれは、使用の間に所定の供給電圧に接続される少なくとも第１および第２局部相互接続層構造と、それぞれ第１および第２電子部品構造に制御電圧を供給する複数の第１および第２ポリシリコン層構造と、を有し、
前記テスト構造において、すべての前記複数の前記第１ポリシリコン層構造が、互いに接続され、相互接続された第１ポリシリコン層構造を提供し、かつ、前記テスト構造において、すべての前記複数の前記第２ポリシリコン層構造が、互いに接続され、相互接続された第２ポリシリコン層構造を提供する、ことを特徴とする半導体基板。
【請求項７】
請求項６に記載の基板を備える、半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板における少なくとも１つの半導体素子の製造のテストに関する。
【背景技術】
【０００２】
米国特許第６，０５４,７２１号は、半導体素子の製作の間に同一の半導体ウエハに製造された所定のテスト構造を用いた、半導体ウエハに半導体素子を製造する方法を開示している。半導体ウエハの多層内の導体構造間の望まれない接続を検出するために、この先行技術は、製造される半導体素子のそれらと、互いに対する距離と方向が同じである、導体層を備えるテスト構造内に、指形の層を製造する方法を開示している。テスト構造内の導体層は、テスト配列に容易に接続して、導体層に電圧を供給し、それらの間の望まれない短絡をテストできるように設計される。テスト構造が、望まれない電気的短絡を示した場合は、高い確率で、同一の半導体ウエハ上の半導体素子も、類似した望まれない短絡を示すであろう。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
今日の０．１８ミクロン技術（およびそれ未満）では、この先行技術文献により提供されるテスト構造は、もはや十分ではない。ＣＭＯＳ０．１８ミクロン技術（およびそれ未満）の製造の間に、欠陥を検出する改善された方法が必要とされている。
【課題を解決するための手段】
【０００４】
したがって、本発明は、半導体基板に、複数のセルタイプを有する少なくとも１つの半導体素子を製造する方法を提供し、この方法は、
複数のセルタイプのうちの１つまたは複数と類似したセルタイプを有する所定数のテストセルを備える少なくとも１つのテスト構造を、半導体基板に製造し、
セルタイプのそれぞれは、使用の間に所定の供給電圧に接続される少なくとも第１および第２局部相互接続層構造と、それぞれ第１および第２電子部品構造に制御電圧を供給する複数の第１および第２ポリシリコン層構造と、を有しており、
テスト構造において、すべての複数の第１ポリシリコン層構造を、互いに接続して、相互接続された第１ポリシリコン層構造を提供し、かつ、テスト構造において、すべての複数の第２ポリシリコン層構造を、互いに接続して、相互接続された第２ポリシリコン層構造を提供し、
所定のテスト電圧を、第１および第２局部相互接続層構造と、相互接続された第１および第２ポリシリコン層構造とにそれぞれ供給し、
テスト電圧から生じる電流を測定して、製造欠陥を識別する。
【０００５】
テスト構造内で、すべての第１ポリシリコン層構造を互いに相互接続し、かつ、すべての第２ポリシリコン層構造を互いに相互接続することにより、テスト構造内に、基本的に４つの異なる導体構造が存在する。次いで、異なる所定値の電圧を、これらの４つの導体構造間に供給することにより、いくつかの種類の潜在的な電気的短絡またはリーク電流を、容易に証明することができる。テスト構造が、このような望まれない短絡またはリーク電流を示す場合、半導体素子も、これらの種類の欠陥を示す、ということを推測することができる。
【０００６】
好ましくは、テスト電圧は、
第１および第２ポリシリコン層構造の間の１つまたは複数の電気的短絡、
第１および第２局部相互接続層構造のうちの少なくとも１つならびに第１および第２ポリシリコン層構造のうちの少なくとも１つの間の１つまたは複数の電気的短絡、
ｎ−ゲート酸化膜リーク、
ｐ−ゲート酸化膜リーク、
の製造欠陥のうちの少なくとも１つが、測定できるように選択される。
【０００７】
本発明は、また、複数のセルタイプを有する少なくとも１つの半導体素子と、複数のセルタイプのうちの１つまたは複数と類似したセルタイプを有する所定数のテストセルを備える少なくとも１つのテスト構造と、を備える半導体基板において、セルタイプのそれぞれは、使用の間に所定の供給電圧に接続される少なくとも第１および第２局部相互接続層構造と、それぞれ第１および第２電子部品構造に制御電圧を供給する複数の第１および第２ポリシリコン層構造と、を有し、テスト構造において、すべての複数の第１ポリシリコン層構造が、互いに接続され、相互接続された第１ポリシリコン層構造を提供し、かつ、テスト構造において、すべての複数の第２ポリシリコン層構造が、互いに接続され、相互接続された第２ポリシリコン層構造を提供する、半導体基板に関する。
【０００８】
最後に、本発明は、このような基板を備える半導体デバイスに関する。
【発明を実施するための最良の形態】
【０００９】
図１は、例えば当業者に知られているシリコンまたは他の任意の適用可能な半導体材料などの、半導体材料製の円形ウエハ１を非常に模式的に示している。ウエハは、例えば、直径２００ｍｍである。
【００１０】
ウエハ１上の半導体素子の製造の間に、複数のレティクル２が、ウエハ１に作製される。例えば、５０個のこのようなレティクル２がある。レティクル２は、当業者に知られているように、正方形の形状を有してもよい。各レティクル２は、同じ半導体素子を備える。半導体素子の製造に続いて、レティクル２は、当業者に知られているように、ソーイングにより互いから分離される。
【００１１】
図２は、レティクル２の例を示している。レティクル２は、複数の半導体素子４を備える。図２は、２つのこのような半導体素子４を示すが、より多くのこのような半導体素子４があってもよい。ソーイング線７は、レティクル２がその隣接部分から分離される位置を示している。
【００１２】
当業者に知られているように、レティクル２がその隣接部分から分離されるエリア６には、非常に小さな製品特徴付けモジュールＰＣＭ（product characterisation module）を設けてもよい。これらのＰＣＭは、テスト構造を備え、半導体素子４を製造するプロセスを特徴付ける限定された可能性を提供する。
【００１３】
レティクル２は、また、１つまたは複数のプロセス評価モジュールＰＥＭ（process evaluation module）３を備えてもよい。このようなＰＥＭは、先行技術により知られており、プロセスパラメータおよびプロセス開発に用いられるデータの測定に用いられる。
【００１４】
レティクル２は、また、少なくとも１つの生産評価モジュールＹＥＭ（yield evaluation module）５を備える。ＹＥＭもまた、先行技術により知られており、生産を検証する目的で使用される。例えば４ｃｍ２の限定されたレティクル表面を考慮して、限られた数のこれらのＹＥＭが、利用可能である。
【００１５】
本発明は、テストに用いられる修正されたＹＥＭ構造に関する。
【００１６】
図３は、どのようにして本発明に従いＹＥＭ５を設計できるかを示している。ＹＥＭ５は、例えば、１６の異なるセル構造５（１），．．．５（１６）を備える。ｉ＝１，．．．１６とするセル５（ｉ）のそれぞれは、テストされる半導体素子４と類似した構造を有する複数の半導体素子を備える。図３は、これらのセル５（ｉ）が、８列および２行に配置されていることを示している。しかしながら、他の数のセルを、他の配置で設けてもよい。
【００１７】
多くの場合、限られた数のセル（例えば、図３の例のように１６個）が、半導体素子４における非常に多くの数の電気部品を代表してもよい、ということが、見出されている。例えば、以下の表は、半導体素子４におけるＤＳＰブロック（ＤＳＰ＝Digital Signal Processing）において、最も多い数の電気部品を有する１６個のセルが、半導体素子４のＤＳＰブロックによりカバーされる合計面積の約７０％をカバーし得ることを示している。したがって、半導体素子４のそれらと類似した電子部品を有するセル１６を持つＹＥＭ５を設計すれば、半導体素子４の電子部品の大多数を代表するテスト構造がもたらされる。
【表１】
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【００１８】
図４は、本発明に係る好適なＹＥＭセル部分の平面図を示している。ＹＥＭ構造は、複数の電気部品を備え、これらは所定のやり方で相互接続され、所望の電気テストの実行が可能となっている。
【００１９】
図４は、セル構造の上に、同一の金属層の４つの金属ライン／接続１６（１），１６（２），１６（３），１６（４）を示している。金属ライン１６（１）．．．１６（４）の下には、いくつかの局部相互接続層（ＬＩＬ：local interconnection layer）構造１０が設けられている。当業者に知られているように、通常、これらの局部相互接続層は、上面にシリサイド層を有するポリシリコン、または金属で作られている。
【００２０】
金属ライン１６（１），．．．１６（４）の下にある層に、通常、ポリシリコン層１２が設けられ、トランジスタのゲートを制御電圧に接続し、トランジスタの動作を制御する。この構造では、少なくとも２組の異なるポリシリコン層があり、１組の部分は、他の組の部分への電気的な短絡を示すことができないようになっている。
【００２１】
テスト構造は、また、ソースおよびドレイン領域１８を備える。
【００２２】
金属ライン１６（１），．．．１６（４）と、下にあるポリシリコン層１２およびＬＩＬ１０との間の電気的接触は、参照番号１４により示されている。
【００２３】
ＹＥＭセルの構造は、半導体素子４において用いられる関連するセル構造と類似しているが、同等ではない。これは、図５ａおよび図５ｂを参照してさらに説明される。本発明によると、ＹＥＭ構造、ポリシリコン構造１２、ＬＩＬ構造１０、ならびにソースおよびドレイン１８は、半導体素子４の元の電気部品における同一の各領域と同等である。金属ライン１６（１），．．．１６（４）およびそれらの下にある構造への接続のみが、容易なテスト環境を提供するために修正されている。
【００２４】
図５ａは、半導体素子４の元の４トランジスタセルを示している。図５ｂは、図４の一部分を拡大したスケールで示しており、図５ａの元の構造が、どのようにＹＥＭセルにおいて修正されているかを反映している。図４と同一の参照番号は、同一の領域を示している。よって、図５ａは、図５ａの構造自体をテストすることではなく、図５ｂの構造をテストすることにより、潜在的な製造欠陥が識別される構造を示しており、図５ｂは、以下にさらに説明されるように、図５ａに関連して変更されている。図５ａは、元の構造が、図５ｂの修正された構造とは異なる、ここでは１５（１），．．．１５（５）で示される他の金属ラインを備えることを示している。例えば、図５ａでは、金属ライン１５（５）は、ＬＩＬ１０（２）（および通常はグランドにも）に接続され、一方、図５ｂでは、対応する金属ライン１６（４）は、トランジスタのうちの１つのドレインに追加的に接続されている。また、他の金属ライン１５（１），．．．１５（４）も、図５ｂにおける対応する金属ライン１６（１），．．．１６（３）とは異なる、他の領域および接続を有している。例えば、図５ａでは、金属ライン１５（１）は、ＬＩＬ１０（１）およびソース／ドレイン領域１８の両方に接続され、一方で図５ｂでは、金属ライン１６（１）は、ＬＩＬ１０（１）にのみ接続されている。
【００２５】
金属ライン１６（１）は、第１電源電圧に接続されるものであり、一方、金属ライン１６（４）は、第２電源電圧に接続されるものである。
【００２６】
図５ａおよび図５ｂは、４トランジスタセル配列において、２つの異なるポリシリコンライン１２（１），１２（２）があることを示している。領域１８（１）および１８（２）は、４つのトランジスタのためのソースおよびドレイン領域を定義する。
【００２７】
金属ライン１６（２）を用いて、セル全体におけるすべてのポリシリコン層構造１２（２）が相互接続され、金属ライン１６（３）を用いて、セル全体におけるすべてのポリシリコン層構造１２（１）が相互接続される。
【００２８】
図６ａは、図５ａに示される構造の等価電子回路を示している。これは、４つのトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４を備える。すべてのトランジスタは、ＭＯＳトランジスタである。トランジスタＴ１およびＴ２は、ＰＭＯＳトランジスタであり、一方、トランジスタＴ３およびＴ４は、ＮＭＯＳＴトランジスタである。トランジスタＴ１，Ｔ２は、ソースが例えば１．８Ｖの電源ラインＶｄｄに接続されている。トランジスタＴ１，Ｔ２のドレインは、互いに接続され、出力Ｏｕｔｐ  Ｚを供給する。
【００２９】
トランジスタＴ１，Ｔ２のドレインは、また、トランジスタＴ３のソースに接続される。トランジスタＴ３は、そのドレインＤが、トランジスタＴ４のソースＳに接続されている。トランジスタＴ４は、そのドレインＤが、例えばグランドレベル０Ｖの電源電圧Ｖｓｓに接続されている。
【００３０】
トランジスタＴ１，Ｔ３は、ゲートが共通入力ラインＩｎｐ  Ａに接続されている。トランジスタＴ２，Ｔ４は、ゲートが入力ラインＩｎｐ  Ｂに接続されている。
【００３１】
図６ｂは、図５ｂに示される構造の等価回路を示している。これもまた、４トランジスタセルを示しているが、図６ａの構造とはわずかに異なるように配置されている。図６ｂは、４つのトランジスタセルが、２つのＣＭＯＳ構造として配置されていることを示している。トランジスタＴ５，Ｔ６は、第１ＣＭＯＳ構造として配置され、ゲートが共に、図６ｂでは“ｐｏｌ１”としても示されている、ポリシリコンライン１２（１）に接続されている。
【００３２】
トランジスタＴ７，Ｔ８は、第２ＣＭＯＳ構造として配置され、ゲートが、図６ｂでは“ｐｏｌ２”としても示されている、第２ポリシリコンライン１２（２）に接続されている。
【００３３】
さらに、図６ｂは、領域１６(１)，１６（４），１８（１），１８（２）が、どのように等価電子回路の電気的接続に対応しているかを示している。
【００３４】
図６ｂの等価電子回路は、半導体素子４における電子部品の電子回路とは異なっているが、図６ａに示されるように、ＬＩＬ１０、ポリシリコン１２、ならびにソースおよびドレイン領域１８の基本構造は、ＹＥＭ構造において、同一の相対位置を有している。これらがＹＥＭ構造において金属ライン１６（１），．．．１６（４）により相互接続されるやり方のみが、異なっており、容易なテスト測定が行えるようになっている。
【００３５】
図５ｂの配置は、例えば、ＹＥＭ構造において、以下のテスト測定を、下の表に示すように行うことを可能にする。
【表２】
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ここで、
ｐｏｌｐｏｌ短絡＝ＹＥＭ構造におけるｐｏｌ１およびｐｏｌ２構造間の電気的短絡、
ｐｏｌＬＩＬ短絡＝１つまたは複数のｐｏｌ１およびｐｏｌ２構造間ならびに１つまたは複数のＬＩＬおよびＬＩＬ１およびＬＩＬ２構造間の電気的短絡（図６ｂを参照）、
Ｎｍｏｓｔリーク＝Ｎｍｏｓｔ  Ｔ６，Ｔ８を通じたリーク電流（図６ｂを参照）、
Ｐｍｏｓｔリーク＝Ｐｍｏｓｔ  Ｔ５，Ｔ７におけるリーク電流（図６ｂを参照）、である。
【００３６】
上の表に示されるように電圧を印加した後、構造が正しく位置している場合、電流は検出されないであろう。電流（所定のしきい値レベルより上）が検出された場合、上に示された１つまたは複数の欠陥が存在する。これらの欠陥がＹＥＭ構造に存在する場合、同一のレティクル２における半導体素子４に、類似した欠陥が高い確率で存在することを、結論付けることができる。
【００３７】
図７は、最後に、図５ｂおよび図６ｂにおいて示される回路のトランジスタＴ５およびＴ６の模式的な側面図を示している。トランジスタＴ５は、そのソース２６により、ｌｉｌ１ライン１０に、コンタクト３６を介して接続されている。トランジスタＴ５は、絶縁層（図示せず）によりＮｗｅｌｌ２２から分離されたゲート２７を備える。トランジスタＴ５は、ドレイン２８を備える。
【００３８】
トランジスタＴ５は、また、ｌｉｌ１ライン１０にコンタクト３８を介して接続された、Ｎｗｅｌｌ２２に適切なバイアス電圧を供給するＮ＋領域２４を備える。
【００３９】
トランジスタＴ６は、Ｐ基板２０に直接配置されており、ドレイン３０と、ソース３２と、ゲート３１とが設けられている。ソース３２は、ｌｉｌ２ライン１０に、コンタクト４０を介して接続されている。トランジスタＴ６は、ｌｉｌ２ライン１０にコンタクト４２を介して接続された、基板に適切なバイアス電圧を供給するＰ＋領域３４を備える。
【００４０】
トランジスタＴ５，Ｔ６のゲート２７，３１は、ポリシリコンライン１２（１）（ｐｏｌ１）により相互接続されている。
【００４１】
本発明は、４トランジスタ構造（図５ａおよび図５ｂ）を参照して、特にＣＭＯＳ構造をテスト構造（図５ｂおよび図６ｂ）として説明されたが、本発明はセル構造におけるこれらのタイプの電気部品に限定されない。半導体素子４およびＹＥＭ構造における、他のセルタイプおよび電気部品を、設けてもよい。
【００４２】
さらに、本発明は、例えば図７に示されたドーピングタイプに、どのような形でも限定されない。必要であれば、他のドーピングを、設けてもよい。
【図面の簡単な説明】
【００４３】
本発明は、いくつかの図面を参照して説明され、これらの図面は、本発明の説明のみを意図しており、範囲の限定を意図するものではなく、この範囲は、添付される特許請求の範囲のみによって限定される。
【図１】図１は、半導体素子の製造の間のウエハおよびウエハ上の複数のレティクルを模式的に示している。
【図２】図２は、図１のレティクルのうちの１つを模式的に示している。
【図３】図３は、テスト構造のブロック図を模式的に示している。
【図４】図４は、テスト構造のＹＥＭセルの部分の平面図を模式的に示している。
【図５ａ】図５ａは、テストされる半導体素子における４トランジスタ構成の平面図を模式的に示している。
【図５ｂ】図５ｂは、図５ａの４トランジスタ構造をテストするために用いられるＹＥＭ構造における４トランジスタセルの平面図を模式的に示している。
【図６】図６ａおよび図６ｂは、それぞれ、図５ａおよび図５ｂにおいて示される構造の等価電気回路を示している。
【図７】図７は、図６ｂの等価回路の２つのトランジスタの模式的な横断面を示している。
【図１】
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【図２】
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【図３】
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【図４】
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2006511077.tif 000009
【図６】
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【図７】
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【国際調査報告】
2006511077.tif 000012
2006511077.tif 000013
2006511077.tif 000014