(57)【要約】多層構造の電子装置を形成する方法であって、横に延びる第１層に断面を規定するステップと、前記第１層の最上部に少なくとも１つの非平坦層を堆積させて、該非平坦層の表面の断面が前記横に延びる第１層の断面と同じにするステップと、前記非平坦層の最上部に少なくとも１つの追加層のパターンを堆積させて、該追加層の横位置が前記非平坦層の断面の形状によって規定されて該追加層が前記第１層の断面と外側で整合するステップとを備える。
2006510210.tif 000002
【特許請求の範囲】
【請求項１】
多層構造の電子装置を形成する方法であって、
横に延びる第１層に断面を規定するステップと、
前記第１層の最上部に少なくとも１つの非平坦層を堆積させて、該非平坦層の表面の断面が前記横に延びる第１層の断面と同じにするステップと、
前記非平坦層の最上部に少なくとも１つの追加層のパターンを堆積させて、該追加層の横位置が前記非平坦層の断面の形状によって規定されて該追加層が前記第１層の断面と外側で整合するステップとを備える方法。
【請求項２】
前記追加層は、溶液から堆積される、請求項１に記載の方法。
【請求項３】
前記追加層を堆積させるステップの前に、
前記非平坦層の相対的に押し下げられた領域と比較して前記非平坦層の相対的に突出した領域に異なった影響を与えて、前記非平坦層における相対的に突出した領域と前記相対的に押し下げられた領域との間に異なる表面エネルギーを生成する表面改質処理を実行するステップをさらに含む、請求項１または２に記載の方法。
【請求項４】
前記表面改質処理は、基板の表面エネルギーを変化させる表面改質素材を選択的に堆積させるステップを含む、請求項３に記載の方法。
【請求項５】
前記基板は、ポリ（エチレンテレフレート）（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）またはポリエーテルナフタレン（ＰＥＮ）のような柔軟なプラスチック基板を備える、上記の請求項の何れか１項に記載の方法。
【請求項６】
前記表面改質処理を実行するステップは、前記表面改質素材の塗布されたフラットスタンプに表面を接触させることによって前記基板の表面を積層する処理を含む、請求項３または４に記載の方法。
【請求項７】
前記表面改質素材は、自己組織化単分子膜（ＳＡＭ）である、請求項６に記載の方法。
【請求項８】
前記ＳＡＭは、前記表面の官能基に結合可能で、極性基を含むテール部を持つ、請求項６および７に記載の方法。
【請求項９】
前記非平坦層は、真空堆積法によって堆積される、上記の請求項の何れか１項に記載の方法。
【請求項１０】
前記非平坦層は、溶液から堆積される、上記の請求項の何れか１項に記載の方法。
【請求項１１】
前記表面改質処理を実行するステップの間、前記フラットスタンプおよび前記非平坦層の相対的に押し下げられた領域の分離を保つために、前記非平坦層の表面に機械的なサポート層をあてがうステップをさらに含む、請求項６に記載の方法。
【請求項１２】
前記第１層の断面は、前記第１層をエンボス加工することによって形成される、上記の請求項の何れか１項に記載の方法。
【請求項１３】
前記少なくとも１つの非平坦層を堆積させるステップの前に、前記第１層の断面の少なくとも１つの押し下げられた領域に導電性素材または半導体素材の溶液を堆積するステップをさらに含む、上記の請求項の何れか１項に記載の方法。
【請求項１４】
前記導電性素材または前記半導体素材の溶液は、前記第１層の断面の押し下げられた領域の少なくとも１つを部分的に満たす、請求項１３に記載の方法。
【請求項１５】
前記断面に導電性素材または半導体素材を堆積するステップの前に、前記第１層の相対的に押し下げられた領域と比較して前記第１層の相対的に突出した領域に異なった影響を与えて、前記第１層における相対的に突出した領域と前記相対的に押し下げられた領域との間に異なる表面エネルギーを生成する表面改質処理を実行するステップをさらに含む、請求項１３または１４に記載の方法。
【請求項１６】
前記断面への導電性素材または半導体素材の堆積は、前記断面における前記相対的に突出した領域と前記相対的に押し下げられた領域との間の異なる表面エネルギーを逆にして、該堆積ステップの前では相対的に高い表面エネルギーの領域が該堆積ステップの後では相対的に低い表面エネルギーを有するようにする、請求項１３、１４および１５の何れか１項に記載の方法。
【請求項１７】
前記第１層の断面の領域に堆積される導電性素材または半導体素材は、電子装置における１つまたはそれ以上の機能要素である、請求項１３ないし１６の何れか１項に記載の方法。
【請求項１８】
前記１つまたはそれ以上の電子装置の機能要素は、電子装置の電極である、請求項１７に記載の方法。
【請求項１９】
前記少なくとも１つの追加層を堆積させるステップの前に、前記最上部の非平坦層における相対的に突出した領域または相対的に押し下げられた領域の１つに表面改質層を加えて、該追加層が前記最上部の非平坦層における相対的に突出した領域または相対的に押し下げられた領域の他の部分に制限されるステップをさらに含む、上記の請求項の何れか１項に記載の方法。
【請求項２０】
前記表面改質層を加えるステップの前に、前記非平坦層の相対的に突出した領域または相対的に低い領域の１つに選択的に適用される表面処理ステップをさらに含む、請求項１９に記載の方法。
【請求項２１】
前記表面処理ステップは、前記追加層の堆積のために追加の非平坦層をウェット状態にするステップを含む、請求項１９または２０に記載の方法。
【請求項２２】
前記表面改質層は、低表面エネルギーポリマーである、請求項１９、２０および２１の何れか１項に記載の方法。
【請求項２３】
前記表面改質処理を実行するステップは、斜角で基板に表面改質素材を堆積して、該表面改質素材を堆積させている間、該表面改質素材は前記基板の突出した部分に堆積され、押し下げられた部分は前記突出した部分の影になる、請求項３の方法、または、請求項３に従属する場合の請求項４ないし２２の何れか１項に記載の方法。
【請求項２４】
前記低表面エネルギーポリマーは、フルオロポリマーである、請求項２３に記載の方法。
【請求項２５】
前記追加層は、電子装置の電気的な機能要素を構成する、上記の請求項の何れか１項に記載の方法。
【請求項２６】
前記表面改質層の表面エネルギーは、該表面改質層の断面に従って変化する、請求項１９ないし２４の何れか１項に記載の方法。
【請求項２７】
前記少なくとも１つの非平坦層を堆積させるステップの前に、導電性素材または半導体素材を前記第１層の断面の少なくとも１つの突出した領域に堆積するステップをさらに含む、請求項１ないし１２の何れか１項に記載の方法。
【請求項２８】
前記断面に導電性素材または半導体素材を堆積するステップの前に、前記第１層の相対的に押し下げられた領域と比較して前記第１層の相対的に突出した領域に異なった影響を与えて、前記第１層における相対的に突出した領域と前記相対的に押し下げられた領域との間に異なる表面エネルギーを生成する表面改質処理を実行するステップをさらに含む、請求項２７に記載の方法。
【請求項２９】
前記断面への導電性素材または半導体素材の堆積は、前記断面における前記相対的に突出した領域と前記相対的に押し下げられた領域との間の異なる表面エネルギーを逆にする、請求項２７または２８に記載の方法。
【請求項３０】
前記第１層の断面の領域に堆積される導電性素材または半導体素材は、電子装置の１つまたはそれ以上の電極を構成する、請求項２７に記載の方法。
【請求項３１】
前記断面を規定するステップは、第１層に導電性素材または半導体素材を堆積するステップを含む、請求項１ないし１１の何れか１項に記載の方法。
【請求項３２】
前記第１層に堆積された導電性素材または半導体素材は、電子装置の機能要素を含む、請求項１６ないし３１の何れか１項に記載の方法。
【請求項３３】
前記機能要素は、前記電子装置のゲート電極である、請求項３２に記載の方法。
【請求項３４】
前記非平坦層に堆積された少なくとも１つの追加層のパターンは、前記電子装置の少なくとも１つの機能要素を含む、上記の請求項の何れか１項に記載の方法。
【請求項３５】
前記少なくとも１つの機能要素は、前記電子装置のソースおよびドレイン電極を含む、請求項３４に記載の方法。
【請求項３６】
前記少なくとも１つの機能要素は、前記電子装置のソースおよびドレイン電極を含む、請求項３２に記載の方法。
【請求項３７】
前記非平坦層へ堆積された少なくとも１つの追加層は、前記電子装置の機能要素を含む、請求項１ないし３１の何れか１項に記載の方法。
【請求項３８】
前記機能要素は、前記電子装置のゲート電極である、請求項３７に記載の方法。
【請求項３９】
前記電子装置は、トランジスタである、上記の請求項の何れか１項に記載の方法。
【請求項４０】
前記少なくとも１つの非平坦層を堆積するステップは、第１非平坦層および第２非平坦層を堆積するステップを含む、上記の請求項の何れか１項に記載の方法。
【請求項４１】
前記第１非平坦層は、半導体層である、請求項４０に記載の方法。
【請求項４２】
前記第２非平坦層は、誘電体層である、請求項４０または４１に記載の方法。
【請求項４３】
前記誘電体層は、ゲート誘電体層である、請求項４２に記載の方法。
【請求項４４】
前記追加層は、前記第１層の断面と外側で整合して、前記追加層の端部と前記追加層が制限される前記第１層の断面の境界との間における外側のオーバラップは、１０μｍ以下である、上記の請求項の何れか１項に記載の方法。
【請求項４５】
前記追加層は、前記第１層の断面と外側で整合して、前記追加層の端部と前記追加層が制限される前記第１層の断面の境界との間における外側のオーバラップは、５μｍ以下である、上記の請求項の何れか１項に記載の方法。
【請求項４６】
前記追加層は、前記第１層の断面と外側で整合して、前記追加層の端部と前記追加層が制限される前記第１層の断面の境界との間における外側のオーバラップは、１μｍ以下である、上記の請求項の何れか１項に記載の方法。
【請求項４７】
少なくとも１つの相対的に突出した領域および少なくとも１つの相対的に押し下げられた領域を備える断面を持つ表面への表面改質処理を実行するステップは、
前記断面上に平坦犠牲層を堆積するステップと、
実質的に平坦な上面を持つ層を規定するように、前記表面の相対的に突出した領域を露出させる一方前記相対的に押し下げられた領域を前記犠牲層で覆われているように前記犠牲層をエッチングするステップと、
前記表面層に表面エネルギー変更処理を実行するステップと、
前記押し下げられた領域を露出させるために、前記犠牲層の残余の領域を取り除くステップとを備える、請求項３の方法、または、請求項３に従属する場合の請求項４ないし４６の何れか１項に記載の方法。
【請求項４８】
前記平坦犠牲層は、スピンコーティングによって堆積される、請求項４７に記載の方法。
【請求項４９】
前記平坦犠牲層は、ポリマー溶液によって堆積される、請求項４７または４８に記載の方法。
【請求項５０】
前記ポリマー溶液は、シロキサンを含む有機塩基ポリマー溶液である、請求項４９に記載の方法。
【請求項５１】
前記エッチングステップは、酸素プラズマエッチングステップを含む、請求項４７ないし５０の何れか１項に記載の方法。
【請求項５２】
前記表面層に表面エネルギー変更処理を実行するステップは、自己組織化分子の蒸気に前記表面層を曝すステップを含む、請求項４７ないし５１の何れか１項に記載の方法。
【請求項５３】
前記犠牲層の残余の領域を取り除くステップは、前記犠牲層を溶解可能であって前記表面層が不溶な溶媒で前記基板を洗浄するステップを含む、請求項４７ないし５２の何れか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置に関し、特に、有機電子装置およびそのような装置の形成方法に関する。
【背景技術】
【０００２】
近年、半導体共役ポリマー薄膜トランジスタ（ＴＦＴ）は、プラスチック基板に集積される安価な論理回路（Ｃ．Ｄｒｕｒｙ，ｅｔ ａｌ．，ＡＰＬ  ７３，１０８（１９９８））、オプトエレクトロニクス集積装置、および、高解像度アクティブマトリクスディスプレイの画素トランジスタスイッチ（Ｈ．Ｓｉｒｒｉｎｇｈａｕｓ，ｅｔ ａｌ．，Ｓｃｉｅｎｃｅ  ２８０，１７４１（１９９８），Ａ．Ｄｏｄａｂａｌａｐｕｒ，ｅｔ ａｌ．Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．  ７３，１４２（１９９８））への適用が注目されている。ポリマー半導体と無機金属電極とゲート誘電体層とを備える試験装置の構成では、高性能なＴＦＴが実証されている。チャージキャリアの移動度が０．１ｃｍ２／Ｖｓに達し、ＯＮ−ＯＦＦの電流比が１０６〜１０８に達し、これは、アモルフォスシリコンＴＦＴの性能と同等である（Ｈ．Ｓｉｒｒｉｎｇｈａｕｓ，Ａｄｖａｎｃｅｓ  ｉｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｐｈｙｓｉｃｓ  ３９，１０１（１９９９））。
【０００３】
ポリマー半導体の利点の１つは、それ自体が簡易な低コストの溶解処理に役立つということである。しかしながら、完全ポリマーのＴＦＴ装置や集積回路の製造には、ポリマー導電体、半導体および絶縁体のラテラルパターンを形成する能力を要する。フォトリソグラフィ（ＷＯ  ９９／１０９３９  Ａ２）、スクリーン印刷（Ｚ．Ｂａｏ，ｅｔ ａｌ．， Ｃｈｅｍ．  Ｍａｔ．  ９，  １２９９（１９９７））、ソフトリソグラフィックスタンピング（Ｊ．Ａ．Ｒｏｇｅｒｓ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７５，１０１０（１９９９））、マイクロモールディング（Ｊ．Ａ．Ｒｏｇｅｒｓ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７２，２７１６（１９９８））およびダイレクトインクジェット印刷（Ｈ．Ｓｉｒｒｉｎｇｈａｕｓ，ｅｔ ａｌ．ＵＫ０００９９１１．９）などの様々なパターニング技術が実証されている。
【０００４】
多くのダイレクト印刷技術は、ＴＦＴのソース電極とドレイン電極とを規定するために必要なパターン解像度を提供することができない。適正な駆動電流とスイッチング速度とを得るためには、１０μｍより短いチャネル長が要求される。インクジェット印刷の場合、この解像度の問題は、表面自由エネルギーの異なる領域を有するプレパターン基板上に印刷することで克服されている（Ｈ．Ｓｉｒｒｉｎｇｈａｕｓ  ｅｔ  ａｌ．，ＵＫ０００９９１５．０）。
【０００５】
特許出願ＰＣＴ／ＧＢ０１／０４４２１には、ダイレクトライト印刷とエンボス加工との組み合わせによってポリマーＴＦＴの製造を可能にする方法が開示されている。この方法は、鋭く突出したくさびの配列を備える原版を、少なくとも１つのポリマー層と少なくとも１つの導電層を備える基板に押しつけ、ＴＦＴのソース電極とドレイン電極とを形成するために導電層を微細切断することに基づいている。この開示された方法は、２つ以上の導電層を有する多層構造にも適用することができ、縦電界効果トランジスタ（ＦＥＴ）装置の形成を可能にする。トランジスタチャネルは、エンボス加工ステップにより形成された縦側壁に形成され、ＦＥＴのチャネル長は、高分解能ステップによってではなく、堆積された半導体膜または絶縁膜の厚さによって規定される。この方法は、サブミクロンのチャネル長を有するＦＥＴの低コストな製造を可能にする。
【０００６】
特許出願ＰＣＴ／ＧＢ０１／０４４２１には、自己整合ゲート電極を規定する方法も開示されている。この方法は、ゲート電極の堆積を制限するために、ソースとドレイン電極を規定するエンボス加工ステップによって形成された断面を使用することに基づいている。
【０００７】
自己整合装置の構成においては、ゲート電極の位置は、ソースとドレイン電極に対して自動的に調節および配列される。これは、ソース−ドレインとゲート電極との間における寄生容量を最小化するので、多くの回路への適用に非常に魅力的である。これは、特に、堆積した導電電極や接続部分の幅が例えば２０〜１００μｍオーダーの大きさになるプリント装置にとって重要である。さらに、ダイレクトインクジェット印刷のような技術における落下配置の位置的な正確さは、通常、小さいオーバーラップ容量を達成するには不十分である。ゲート電極が活性チャネル領域の全てと確実にオーバラップするようにし、落下配置に対する如何なる統計的な偏差も許容するためには、比較的大きなオーバラップが必要とされる。自己整合の装置において、ゲート電極は、導電ソース−ドレイン電極領域とオーバラップすること無く、ソースとドレイン電極との間におけるチャネル領域に自動的に制限される。例えば、オーバラップの面積は、およそＬＷ（Ｌ：チャネル長、Ｗ：チャネル幅）であり、ｄＷ（ｄ：印刷されたゲート線の幅）とは対照的である。この方法により、寄生オーバーラップ容量は、かなり減少する。
【発明の開示】
【０００８】
本発明の第１態様によれば、断面を、第１および第２の押し下げられた領域（突出した領域）と、第１および第２の領域を分離する第３の突出した領域（押し下げられた領域）とから成る基板にエンボス加工するステップと、導電性素材または半導体素材の溶液を第１の領域または第２の領域に堆積させる追加のステップとを備える、多層構造の電子装置を形成する方法が提供される。この方法は、また、導電性素材または半導体素材を堆積させる前にエンボス加工された基板の表面エネルギーを選択的に変化させるステップを含み、第３の領域の導電性素材または半導体素材の溶液におけるウェット状態を低減させることができる。
【０００９】
本発明の他の態様によれば、第１の層の断面を規定するステップと、第１の層の最上部に少なくとも１つの追加のコンフォーマル層を堆積させるステップと、前記追加の層の表面エネルギーを選択的に変えるステップと、前記第１の層の断面と同様であって少なくとも１つの追加の層のパターンを堆積するステップとを備える、多層構造の自己整合電子装置を形成する方法が提供される。
【００１０】
本発明の他の態様によれば、縦チャネルトランジスタのソースとドレイン電極を形成するように、少なくとも１つのポリマー層を含む基板をエンボス加工して導電性電極の一部を基板に押し込むステップを備える、縦チャネル電界効果トランジスタを形成する方法が提供される。
【００１１】
また、本発明の他の形態によると、電界効果トランジスタ装置の層の少なくとも１つを形成するための材料の堆積を導くために使用されるエンボス加工によって表面エネルギーのパターンを形成する方法が提供される。
【００１２】
本発明の他の形態によると、添付のクレームに設定されている方法と装置が提供される。
【００１３】
発明の他の形態は、上記方法およびその他の方法で形成された装置およびそのような装置を１つ以上含む集積回路、論理回路、ディスプレイ回路、センサ装置およびメモリ装置回路を含む。前記装置は、共通の基板上に形成されるのが好ましい。前記装置は、有機材料でできた共通の層上に形成されるのが好ましい。
【００１４】
本発明の好ましい態様は、ポリマートランジスタ装置および回路を製造するために固体状態エンボス加工が使用可能な方法に関係する。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態は、添付の図面を参照して例示することにより以下に記載される。
【００１６】
図１は、ＦＥＴ装置の臨界チャネル長を規定するためのエンボス加工の使用における概略図を示している。基板１は、ポリ（エチレンテレフタレート）（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）またはポリエーテルナフタレン（ＰＥＮ）のような柔軟なプラスチック基板である。あるいは、基板は、ポリマー層によって被覆されたガラス基板のような硬い基板であっても良い。基板は、突出部の配列を備えるエンボス加工ツール２を基板に押し付けることによって、エンボス加工される。エンボス加工ステップは、上昇した温度下で行なわれ、基板または基板の最上層におけるガラス転移温度に近い温度が好ましい。また、エンボス加工ステップは、基板１を液相に転移させて行なってもよい。ポリマー層の厚さは、エンボス加工ツールの突出部の高さより厚くなるように選択されるのが好ましい。ポリマー層が原版の突出部の高さより薄い場合は、エンボス加工ツールの損傷を最小限にするように、注意する必要がある。エンボス加工ステップの後、導電性インク８がエンボス加工された溝に堆積される。インクは、例えば、インクジェット印刷、エアロゾル堆積、スプレーコーティングなどによる溶滴の形、または、ブレードコーティング、スピンコーティングまたはディップコーティングなどによる連続した膜状で堆積させることができる。毛管力によって、導電性インクの堆積は、ＦＥＴのソースおよびドレイン電極を規定する、基板上の溝３、４に制限される。装置のチャネル長Ｌを規定する狭い隆起部５の上端部には、堆積が生じない。
【００１７】
堆積したインクの溝内への閉じ込めを強めるために、溝中のウェット面と隆起部５の上端部の低エネルギーな非ウェット面との間で表面エネルギーの相違を与えるように、狭い隆起部５の上端部の表面と基板の他の平坦な領域は、選択的に変化させることができる。これは、例えば、基板のエンボス加工表面層１と同程度に高いエネルギーを有する極性ポリマー層を使用することによって、あるいは、基板をＯ２プラズマまたはＵＶ／オゾン表面トリートメントに曝すことによって、基板面全体を高エネルギーでウェットな状態に最初に準備しておくことで達成できる。その後、基板は、基板表面上の官能基に接着可能な自己組織化単分子膜（ＳＡＭ）７でインク付けされたフラットスタンプ６と接触するよう導かれる。適当なＳＡＭには、例えば、オクチルトリクロルシランＣ８Ｈ１７ＳｉＣｌ３（ＯＴＳ）や、フルオロアルキルトリクロルシランＣｎＦ２ｎ+1ＣｍＦ２ｍＳｉＣｌ３や同等のメトキシシランなどがある。基板の断面により、ＳＡＭは、基板の平らな領域および隆起部５の上端部のみに選択的に転写され、堆積されるインクのためにこれらの表面領域を非ウェット状態にする一方で、溝３、４の底部と側壁は、ウェット状態が保たれる。基板の断面によって可能となるこの選択的な表面改質は、導電性インクの堆積に強い制限力を与える。導電性インクの例としては、ポリスチレンスルホン酸でドープされたポリエチレンジオキシチオフェン（ＰＥＤＯＴ／ＰＳＳ）のような導電性ポリマー、金属ナノ粒子の導電性無機分散、または、溶媒の中で作られた無機金属用の化学先駆物質溶液などがある。この表面改質方法は、以下では「フラットスタンプ法」として参照される。
【００１８】
表面の断面を利用した選択的な表面改質は、例えば、表面改質層を傾斜した角度で真空蒸発させるなどの他の方法によっても代替することができる。仮に、基板が蒸着源から蒸発する原子または分子の集束線に対して標準的な状態ではなく、傾斜した状態で保持された場合、基板の押し下げられた領域は、表面の隆起部によって影になる。表面改質素材は、表面の隆起部にのみ蒸着し、押し下げられた部分には蒸着しない。表面改質素材の一部は、押し下げられた領域から隆起部を分離する基板の側壁に堆積する可能性もある。
【００１９】
この方法によってソースおよびドレイン電極９，１０を形成した後、立体規則的ポリ（３−ヘキシルチオフェン）（Ｐ３ＨＴ）またはポリ（ジオクチルフルオレン−ｃｏ−ビチオフェン）（Ｆ８Ｔ２）のような半導体素材１１の層と、ポリ（メチルメタクリレート）（ＰＭＭＡ）のポリマー層のようなゲート誘電体１２とを堆積させ、ゲート電極のための導電性素材のパターンを印刷することで、この装置は、完成する。ゲート電極１３は、ＰＥＤＯＴ／ＰＳＳまたは無機金属のような導電性ポリマーによって形成される。アクティブ半導体および誘電体層の両方もまた、隣接する装置間のクロストークを減らすために、装置のアクティブレイヤーアイランドを形成するように、パターニングするができる。
【００２０】
隆起部５の幅により規定される装置のチャネル長は、２０μｍ以下が好ましく、５μｍ以下がより好ましく、１μｍが最も好ましい。チャネル長の最小値は、エンボス加工ツールにおける突起部のパターンが規定され得る分解能と、ポリマー基板にエンボス加工された柱における最大口径比を決定するポリマー基板の機械的特性とによって決定される。好適な口径比を持つ狭い突起部を達成するために適したポリマーは、ＰＭＭＡである。
【００２１】
溝３、４の深さは、ソース−ドレイン電極の伝導率に多様性を与えるために使用することができる。半導体活性層への電荷注入をよくするためには、導電性電極を堆積した後における基板の表面が効果的に平坦化されるように、溝３、４をそれらの上端まで満たすことが望ましい。抵抗の小さいソースおよびドレイン電極を製造するためには、溝に非常に厚い導電膜の堆積を可能にするために、深い溝が使用され得る。
【００２２】
エンボス加工された溝の形状は、四角い断面（図１）または三角の溝（図２）のような様々な形であってもよい。三角の溝の場合、高分解能パターニングが達成できる。この場合、鋭い隆起部５の表面は、実質的に任意の幅の狭い線である。このような隆起部の表面エネルギーがフラットスタンプと接触することによって変化した場合、トランジスタのチャネル長を規定する非ウェット表面領域の幅は、平坦な基板の弾性変形および基板の表面上のＳＡＭ分子の分散のみによって制限される。最小の幅は、例えば、フラットスタンプが基板に対して押し付けられる圧力を減らしたり、接触時間を減らしたり、または、基板の表面における拡散係数が小さいＳＡＭ分子を選択したりすることによって達成され得る。図２の方法は、サブミクロメートルのチャネル長を備える装置を簡単に製造可能とする。
【００２３】
上記に開示された方法は、ボトムゲート装置にも同様に適用することができる（基板の代わりに、ゲート絶縁体がエンボス加工される）。この場合、ゲート誘電体が電気的にショートすることを防ぐために、エンボス加工された溝の深さは、ゲート誘電体の厚さよりもかなり小さくなっていることに注意する必要がある。
【００２４】
本発明の他の態様によれば、自己整合ゲート電極を備えるＦＥＴ装置を形成する方法が開示される。論理回路におけるＦＥＴの高速スイッチングを達成するためには、ゲート電極とソース／ドレイン電極との間における幾何的な重複による寄生オーバーラップ容量を減少させることが重要である。従来の装置構造において、オーバーラップ容量は、ゲート電極の線幅を減少させ、ソース／ドレイン電極に対してゲート電極を正確に合わせることのみによって減少させることができる。電極を規定するために印刷技術が使用された場合は、これは、しばしば難問となる。インクジェット印刷のような技術によって、狭い線幅を達成するためには、小さい液滴を生成する必要があり、基板上でのこのような液滴の飛散は、予め堆積されたパターンに対して正確に配列している表面エネルギーのパターンによって制御されなくてはならない。自己整合装置では、ゲート電極は、予め規定されたチャネルに対して自動的に配列し、チャネル領域自体に制限され、金属ソース／ドレイン電極とは、オーバラップしない。
【００２５】
本発明は、第１層の断面に対して自己整合した上部層の表面エネルギーパターンを規定するために、第１層に生成された断面を使用することを基づいている。第１層の形状を完全に平坦化せずに、１つあるいはそれ以上の層を第１層の最上部に堆積させることが本発明の重要な一特徴である。本発明の一実施形態（図３）では、第１ステップで図１に記載されている方法と同様の方法によって、ソース／ドレイン電極のパターンが規定される。しかしながら、この場合、溝は、完全には満たされておらず、導電性素材が溝１７、１８に堆積された後でも、断面が表面の上に残っている。
【００２６】
半導体素材１９とゲート誘電体素材２０との堆積状態は、断面を保存するために選択される。例えば、コンフォーマルコーティングを施す必要がある。溶液を堆積させる場合、これは、表面エネルギー、ポリマー溶液の粘性およびポリマーの分子量を調節することによって達成される。あるいは、（ペンタセンのような小分子有機半導体の場合）層は、真空蒸着技術によってコンフォーマルに堆積させることができる。表面上でのポリマーブラシの成長のような溶液自己組織化法もまた使用することができる。
【００２７】
エンボス加工された基板上の凹部を使用してソース／ドレイン電極が規定された場合、ゲート電極は、ゲート誘電体の表面のウェット状の凸部に制限される必要がある。これを達成するために、異なった技法も使用することができる。本発明の一実施形態において、ゲート誘電体の表面は、導電性ゲート電極のインクのために非ウェット状態に用意される。そして、表面の官能基へ結合することが可能で、カルボン酸基のような極性基を有するテール部を持つＳＡＭのような表面改質素材を含むフラットスタンプと基板を接触させることによって、基板の表面が積層される。スタンプとの接触時に、隆起部２１の上端部は、導電性ゲート素材のインクのためにウェット状態になり、一方で溝の底部は、非ウェット状態に保たれ、隆起部２１の上端部におけるゲートインク溶滴の自己整合制限が達成される。
【００２８】
あるいは、中間ステップでは、低表面エネルギーポリマー２５／２６がゲート誘電体の表面上の溝に印刷される。このポリマーを溝に閉じ込めることを助けるために、ゲート誘電体の表面は、非ウェッティング表面改質層２４を使用した上記の技法によって選択的に改質することができる。疎水性ポリマーの堆積後、基板の表面は、例えば、低エネルギー０２プラズマやＵＶ／オゾンに曝すことによってウェット状態になる。このステップの間、隆起部２１の表面は、再度ウェット状態になる。仮に、疎水性ポリマーがテフロンＡＦのようなフルオロポリマーである場合、疎水性ポリマーの表面は、ウェットトリートメントを行っている間、低エネルギーのままである。最後のステップにおいて、ゲート電極は、印刷され、自己整合状態で狭い隆起部２１に制限される。あるいは、疎水性ポリマー２５／２６の断面は、疎水性ポリマー２５／２６の表面が隆起部をウェット状態にするトリートメント後も再度疎水性になるように選択的に改質させるために使用することができる。これは、上記のフラットスタンプ法により達成される。
【００２９】
図４は、自己整合ゲート電極を有するボトムゲートＦＥＴ装置の代わりとなる装置構造を示している。この場合、エンボス加工された断面、および、基板の平坦な部分をウェット状態にする一方で溝の底部と側壁とを非ウェット状態に保つＳＡＭ層２９を使用した基板上にゲート電極がまず規定される。この方法により、エンボス加工ステップによって規定された隆起部へのゲート電極の制限が達成される。これは、誘電体層３１のコンフォーマルで平坦化されていない堆積に続き、その表面は、エンボス加工された基板の断面を反映している。そして、誘電体の表面は、ウェット状態になるよう準備される（例えば、基板をＯ２プラズマトリートメントに曝すことによって、あるいは、ＰＥＤＯＴ／ＰＳＳの場合のポリビニルフェノールのようなソース／ドレイン電極用の導電性インクのためにウェット状態になっている誘電体ポリマーを使用することによって）。その後、誘電体の表面は、フラットスタンプを表面に接触させることによって選択的に改質される。スタンプは、平坦な表面領域３４を非ウェット状態にする自己組織化単分子膜３２を備えている。この方法により、ソース−ドレイン電極３５、３６へのインクの堆積は、エンボス加工された溝の中に制限される。エンボス加工された隆起部は、装置のチャネルを規定する。このチャネルは、下に横たわるゲート電極と自己整合する。
【００３０】
本発明の他の実施形態によると、下部層のパターンに対する上部層のパターンの自己整合に必要な断面は、エンボス加工ステップを必要とせず、基板自体に材料をパターニングして堆積することによって形成される。或る実施形態では、電極の第１パターンは、例えば、ＵＫ０００９９１５．０に開示されるように、表面エネルギーパターン３９を使用して表面上に規定される（図５（ａ）のボトムゲート構造のゲートと、図５（ｂ）のトップゲート構造のソース／ドレイン）。電極素材の厚さは、５０ｎｍ以上であるのが好ましく、１５０ｎｍ以上であるのが最も好ましい。素材は、電極の領域全体に亘って厚さが均一になるように堆積され、電極の末端付近の断面の厚さが変化しているのが好ましい。その後、誘電体４１と半導体４６の層は、第１電極のパターンにより形成された断面が電極の第２セット（図５（ａ）のソース／ドレイン電極４４／４５と図５（ｂ）のゲート電極４０）の自己整合堆積のために基板上に保存されるように、コンフォーマルに基板上に堆積される。電極の第２セットを堆積させる前に、基板上で選択的に移動され表面エネルギーを低下させるＳＡＭを備えるフラットスタンプと基板を接触させることによって、基板の表面は、選択的に変えられる。或る場合には、電極領域においてフラットスタンプと基板との間の接触を防ぐために、機械的なサポート層４２を堆積させる必要がある。そのような接触は、スタンプのたわみによって起こり、突起部間の距離が臨界距離を超えた場合、それは、突起の高さとスタンプの剛性によって決まる。仮に、機械的なサポート部が電極の第１セットのレベルまで堆積し、電極の第１セットと類似した断面要件を満たせば、たわみは、防ぐことができる。
【００３１】
上記のフラットスタンプ法の代替となる選択的な表面改質法は、以下の通りである。選択的に改質される波形面の上端において、平坦犠牲連続層は、スピンコーティングのような技術により堆積されるが、この方法に限らない。適当な平坦化ポリマー溶液は、Ｈｏｎｅｙｗｅｌｌ社から商業的に販売されているＡｃｃｕＦｌｏである。そして、基板は、下に横たわる基板層の突出部の表面が再度露出するまで、例えば、Ｏ２プラズマエッチングステップのようなエッチングステップに曝され、一方で凹凸のある領域が犠牲層によって保護される。そして、表面層の表面エネルギーは、例えば、基板を自己組織化分子の蒸気に曝すなどして変えられる。このステップの間、表面の凹凸部分は犠牲層によって保護される。そして犠牲層は、改質された領域の表面エネルギーが変化しないような方法で取り除かれる。例えば、犠牲層は、表面層を溶かすことができず犠牲層を溶かすことができる溶媒で基板を洗浄することによって取り除くことができる。この方法により、選択的な表面エネルギーのパターンニングは、波形の表面にフラットスタンプを物理的に接触させる必要なく、達成することができる。
【００３２】
あるいは、基板またはその後の堆積した層の表面エネルギーを変化させるために、例えば、ＣＦ４プラズマのようなプラズマに曝してもよい。
【００３３】
本発明の他の実施形態によると、縦チャネル電界効果トランジスタおよびそのような装置の製造方法のための新規の構造が開示される。
【００３４】
縦ＴＦＴ（例えば、Ａ．Ｓａｉｔｏｈ、ｅｔ ａｌ．Ｊｐｎ．Ａｐｐｌ．Ｐｈｙｓ．３６，６６８、（１９９７））において、チャネル長は、堆積した層の１つの厚さによって決まり、プレーナＴＦＴの場合の高分解能パターニングステップとは対照的である。可能な構成の１つにおいて、メサ型構造がまず堆積され、ソースとドレイン電極は、薄い誘電体層により分離され、この層の厚さによってＴＦＴのチャネル長が決定される。そして、縦側壁は、化学的エッチング処理などの適切な手段によって形成される。半導体および絶縁体の層は、ゲート電極に続いて側壁に堆積される。縦ＴＦＴは、無機材料を使用して製造される。それらは、高価なリソグラフツールを使用することなく、サブミクロメートルのチャネル長を形成させることを可能にし、回路のスピードと駆動電流を増すことができるから、有用である。
【００３５】
縦ポリマーＴＦＴの製造は、主に縦側壁の形成に係る問題のため、困難である。共通の有機溶媒に対するポリマーの高い溶解性と、無機半導体の場合に他の方向よりも１つの結晶方向に速く進みより良い小面となる異方性エッチングの仕組みとが無いことから、側壁を形成するための化学エッチング法には問題がある。反作用性イオンエッチングなどのより直接的で物理的なエッチング方法は、プラズマ照射で電気的に機能するポリマーの劣化を招く。
【００３６】
ＵＫ  ＰＣＴ／ＧＢ０１／０４４２１には、多層構造での多様な層の横断面を露出するポリマー多層構造の縦側壁を規定するために、鋭く突出しているくさび形状のポリマー多層構造を微細切断することによって、縦チャネル電界効果トランジスタを形成する方法が示されている。この方法は、エンボス加工ステップの間、物質輸送が基板面の横向きに生じる微細切断溝を形成することに基づいている。原版が基板に突入する場合に、多様な層が微細切断され、塑性流動によって横に押される。
【００３７】
縦電界効果装置を形成する本方法において、エンボス加工ステップにおける物質輸送は、基板に対して垂直であり、斜めではない。本発明の一実施形態（図６）において、基板５４の導電層５５は、鋭い端部を有する突出部の配列を備えるツール５６によってエンボス加工される。基板５４は、ＰＥＴ、ＰＥＮまたはＰＥＳのような柔軟な電気的に絶縁な基板または電気的に絶縁する少なくとも１つの柔軟なポリマー層を含む硬い基板であることが好ましい。鋭い端部の曲率半径は、１００μｍ以下であることが好ましく、最も好ましいのは１０μｍ以下である。他の突出断面も可能であるが、突出部は、矩形断面を有しているのが好ましい。エンボス加工ステップの間、導電層５５の一部５７は、基板に押し込まれ、領域５７を残余の導電領域５８と５９から電気的に切り離している。この方法により、装置のソースとドレイン電極とが規定される。そして、この構造は、半導体素材６０の層とゲート誘電体６１の層によってコンフォーマルに覆われる。最後にゲート電極６３が堆積される。ゲート電極は、ソース−ドレイン電極と自己整合されることが好ましい。本発明の一実施形態において、ゲート電極の堆積は、フラットスタンプ法を使用して基板の平坦な領域に選択的に堆積された表面エネルギー障壁６２の支援によって、エンボス加工された溝の中に制限される。トランジスタチャネルの全長に沿ってトランジスタチャネルを蓄積させるようように、溝内のゲート電極の厚さは、充分であることが重要である。
【００３８】
この構造において、チャネル長は、エンボス加工された溝の深さによって規定される。これは、原版が基板内へその最大限の深さでエンボス加工されている場合には、エンボス加工の原版における突起の高さによって調整することができ、原版が基板内へ部分的にのみエンボス加工されている場合、例えば、最大の深さより浅い場合には、エンボス加工の圧力、時間および温度によって調整することができる。この方法は、サブミクロメートルのチャネル長を規定するのに都合がよい。
【００３９】
図６に示される装置構造において、縦チャネルは、エンボス加工された溝の全ての側面に形成されている。装置の限られた表面積の中で、トランジスタの電流は、例えば、螺旋形状の突起部をエンボス加工ツールに形成する等で側壁の長さを増加させることによって最大化することができる。
【００４０】
図６の装置構造において、ゲート電極６３とソース／ドレイン電極５８／５９との間におけるオーバーラップ容量は、非常に小さく、一方でゲート電極とソース／ドレイン電極５７の間におけるオーバーラップ容量は、非常に大きい。装置が、例えば、論理回路またはアクティブマトリックスディスプレイの高速スイッチに用いられる場合、電極は、スイッチング性能が最適化されるような方法で接続されている必要がある。例えば、ゲート電圧の変換の際にピクセル電極に現れるキックバック電圧により、ピクセル電極とゲート電極との間におけるオーバーラップ容量が望ましくないアクティブマトリックスディスプレイ構造の場合では、電極５８または５９は、ピクセル電極に接続されているべきであり、一方で電極５７は、データアドレスラインに接続されているべきである。
【００４１】
代わりの装置構造が図７に示されている。この構造は、図６に示すものに類似しているが、この場合、半導体素材６５がエンボス加工された基板の一部となっている。半導体層の上部では、導電層６６は、粗雑なパターンとなっている。ソース／ドレイン電極６９と６８の間における縦側壁が完全に半導体素材から形成されることを確実にするために、半導体層の厚さは、エンボス加工された基板の深さと同じくらいである必要がある。この装置は、ゲート誘電体７１とゲート電極７３を堆積することによって完成される。ゲート電極をエンボス加工された溝に閉じこめるために、表面エネルギー障壁７２が使用され得る。
【００４２】
図７の装置構造における魅力的な特徴の１つは、エンボス加工ステップの間、半導体ポリマーの鎖が下方への物質輸送に沿って、例えば、装置内の電流の流れに沿って、配列することである。この結果は、電界効果の移動度と装置性能の向上とにつながる。
【００４３】
図７と図６の構造の主な利点は、ＵＫＰＣＴ／ＧＢ０１／０４４２１の構造と比較した場合、前者の場合は、半導体層とソースおよびドレイン電極が広い範囲にわたって接触していることから、ソースおよびドレイン電極からチャネルへの効率的なキャリア注入が容易に達成される。ＵＫＰＣＴ／ＧＢ０１／０４４２１に記載の装置構造では、埋められた導電性電極のうち少なくとも１つが、垂直面の断面に在る半導体層と接触しているだけであり、その一側面は、埋められた金属電極の小さい厚さによって決められる。特に、半導体素材のイオン化ポテンシャルが、導電性のソースおよびドレイン電極におけるフェルミ準位よりも、ホールを伝導の基礎としている装置にとってはより大きく、あるいは、電子を伝導の基礎としている装置にとってはより小さい場合において、これは、寄生ソース−ドレイン接触抵抗の向上を生じさせる。
【００４４】
押し下げられた領域における導電層への電気的な接触は、押し下げられた領域におけるビアホール相互接続を開くことで可能となる。押し下げられた領域の幅が狭すぎて、領域５８、５９における導電層に電気的な短絡を生じさせるリスクを負わずに、ビアホール相互接続が開くことができない場合は、押し下げられた領域を規定するエンボス加工ツールの突き出したくさびは、例えば、導電層よりさらに延長させることができる。その後、導電性素材の溶液は、領域５８、５９から安全な距離を離してくぼんだ溝に堆積させることができ、溶液は、毛管力によって溝を通って移動し、そして、押し下げられた領域で導電性素材５７と接触する。
【００４５】
図６、７に示される装置の代わりの構造は、基板の押し下げられた領域をフローティングブリッジ電極として使用することである。この場合、エンボス加工ツールが導電層の一部を基板に押し込むようにエンボス加工ステップが構成され、この方法により導電層５８の第１（押し下げられていない）領域と導電層の押し下げられた領域との間、および、導電層５８の第１（押し下げられていない）領域と導電層５９の第２（押し下げられていない）領域との間における導電性がさえぎられる。そして、導電層の第１および第２領域は、トランジスタのソース−ドレイン電極として使用され、押し下げられた領域は、トランジスタのチャネルにおけるフローティングブリッジ電極として使用される。フローティングブリッジ電極によりトランジスタのチャネル長が短縮される。装置の活性半導体チャネル領域は、エンボス加工ステップで規定された２つの縦側壁に沿って形成された２つの縦チャネルのみから構成される。
【００４６】
この装置構造は、導電層の凹領域との電気的な接触を必要としない。また、これによりゲート電極とソースおよびドレイン電極の両方との間におけるオーバラップ容量が非常に小さくなる。
【００４７】
本発明の他の様態によれば、エンボス加工を使用して基板上における導電性電極の高分解能溶液堆積のための表面エネルギーパターンを規定する方法が開示されている。
【００４８】
ＵＫ０００９９１５．０において、表面エネルギーの高い領域と低い領域にパターニングされた基板上に溶液から堆積させることによって、液状の半導体素材または導電性素材の高分解能パターニングを行なう一般的な方法が開示されている。溶液は、ディップコーティング、ブレードコーティングまたはインクジェット印刷などの技術によって堆積させることができ、表面／界面エネルギーの低い領域からはじかれ、そして、基板上で表面／界面エネルギーの高い領域に選択的に堆積する。表面エネルギーパターンは、例えば、ＵＫ０１１６１７４．４の熱転写印刷のような広い範囲の試験的な技術によって予め規定される。
【００４９】
本発明において、我々は、犠牲ポリマー層に表面構造をエンボス加工することによって表面エネルギーパターンを規定する具体的な技術を開示している。
【００５０】
本発明の様態の一実施形態において、疎水性ポリマー層７６は、親水性基板の上部に堆積される（図８）。このような疎水性ポリマーの例としては、５０ｎｍの厚さをもつポリイミドが挙げられる。疎水性ポリマーは、その後に堆積されるポリマー層のための配列層として作用するように、例えば、機械的研磨や直線偏光に露光することによって強制された整列した分子構造を有する。第２ステップでは、犠牲ポリマー層７７が上部に堆積される。犠牲ポリマーの例としては、５００ｎｍの厚さを持った、ポリビニルフェノール、ノボラックまたはポリメチルメタクリレート（ＰＭＭＡ）などがある。そして、犠牲ポリマー層は、突出部が配列されたエンボス加工ツールを基板に押し付けることによってエンボス加工される。その後のステップにおいて、エンボス加工されたパターンは、Ｏ２プラズマエッチングステップ、および／または、より直接的な反応性イオンエッチングステップのようなエッチングステップによって疎水性ポリマー層に移され、エンボス加工ツールの突起部によって規定された領域に親水性基板の表面を露出させる。エッチング処理は、基板の表面がエンボス加工された領域に露出した後直ちに終了する。エンボス加工された領域とエンボス加工されていない領域との厚さの相違により、いくつかの犠牲ポリマーは、エッチング中に疎水性ポリマーの表面を保護するために、エンボス加工されていない場所に残る。例えば、犠牲ポリマーを溶解する溶媒で基板を洗浄することによって、犠牲ポリマー層を取り除いた後に、生成された表面エネルギーのパターンは、ソース−ドレイン電極またはゲート電極における高分解能の規定に使用することができ、狭い線幅と相互接続する。例えば、このような表面エネルギーパターンの上部にトランジスタ装置を製造する工程は、ＵＫ０００９９１５．０に詳細に記載されている。
【００５１】
他の実施形態において、疎水性ポリマーは、上部に犠牲ポリマー７７を備えることなく、直接的にエンボス加工される。この場合もまた、エンボス加工された領域に残った疎水性ポリマーの残留物を取り除き、基板の表面を露出させるために、プラズマエッチングのようなエッチングが使用される。この場合、疎水性ポリマーの表面は、エッチング媒体に曝され、親水性基板の表面と曝された基板の表面との間に大きな接触角の相違を保つエッチング処理を採用するように、注意が必要である。
【００５２】
代わりの実施形態において、表面エネルギーパターンは、ＰＥＴのような疎水性の基板上にＰＶＰまたはポリビニルアルコールのような親水性ポリマーを備えることによって規定される。親水性ポリマーは、上記のようにパターニングすることができる。
【００５３】
本発明の他の実施形態（図９）では、ＰＶＰ、ＰＭＭＡまたはノボラックのような犠牲ポリマーがまず基板８２に堆積され、そして、異なる厚さの領域を形成するようにエンボス加工される。そして、ウェットエッチングまたは好ましくはプラズマエッチングステップなどのエッチングステップが、エンボス加工された領域で基板表面を露出させるために使用される。そして、自己組織化単分子膜は、基板表面上に在り基板上に自己組織化単分子膜（ＳＡＭ）を形成する官能基と反応可能な反応基を含む分子の蒸気に基板を曝すことによって基板の露出した領域に堆積される。例えば、アルキルクロルシランガラスのような親水性基板の場合、オクチルトリクロルシラン（ＯＴＳ）、アルキルメトキシシランまたはフルオロアルキルクロルシランは、基板上の水酸基と結合し、表面を疎水性にする。自己組織化分子に曝される前に、基板は、表面に官能基の数を増やすために処理されてもよい。このような処理は、化学処理またはプラズマ処理の形式となる。犠牲層のエッチングがＯ２プラズマエッチングによって為された場合、基板の露出した部分は、自動的に水酸基の数を多く残す。
【００５４】
基板表面改質ステップの後、犠牲ポリマー層は、適した溶媒でそれを洗浄することによって除去される。犠牲ポリマーが基板から完全に取り除かれ、残留物が基板上に残らず、基板のＳＡＭ改質と剥き出し領域と間における表面エネルギーの差が減少することに注意を払う必要がある。低エネルギーポリマーの薄膜で覆われる傾向のある高表面エネルギー基板の場合は、これは、特に、重要である。これは、犠牲ポリマーを適切に選択することで達成でき、例えば、ガラスなどの親水性基板の場合、ＰＶＰなどの極性ポリマーが適切な犠牲ポリマーである。その後、装置は、上記のように完成する。
【００５５】
エンボス加工によって表面エネルギーのパターンを規定するこの処理は、基板レベルでのソースとドレイン電極のパターニングのみに適用されるわけではない。これは、相互接触線の線幅を減少させたり、アクティブレイヤーアイランドの形で半導体層のパターン化したりすることに適用できる。これは、また、例えば、ソース−ドレイン電極をゲート構造やゲートラインの下部に製造するためや、表面エネルギーパターンによって規定された狭い線幅の相互接触を製造するために、装置の上部レベルに適用することができる。この場合、エンボス加工ステップの間、下部の層を損傷しないように注意をする必要があり、下部のポリマー層が自動的にエッチングを停止する層を備えていないので、エッチングの時間は、注意深く制御する必要がある。
【００５６】
本発明の他の実施形態では、誘電体層の厚さの局部的な変化が誘電体層の容量を局部的に増加させることに使用可能な方法が開示されている。この方法は、トランジスタの活性領域または別個のキャパシタの領域でゲート誘電体の容量を局部的に向上させるために役立ち、一方で残余の領域では誘電体層の容量が低い値のままになる。これは、高容量が必要ではない領域の寄生容量を最小化する。図１０Ａにおいて、トップゲートトランジスタは、分解能を向上させるために表面エネルギーパターン９１を備えることもある基板９０にソース−ドレイン電極９２を堆積させることによって製造される。そして、半導体活性素材９３及びゲート誘電体９４の層が堆積する。堆積の後、ゲート誘電体の厚さは、少なくとも装置の領域において実質的に同一となる。そして、ゲート誘電体９４は、トランジスタの活性チャネルの上の領域でその厚さが減るようにエンボス加工される。適切な低さの寄生ソース−ドレイン−ゲートオーバーラップ容量を達成するように、エンボス加工ツールは、ソース−ドレイン電極に対して配列している必要があり、誘電体層の厚さが減少している領域の幅は、若干大きく、そして、ソースとドレイン電極の間におけるチャネル長にできるだけ近くする必要がある。その後、導電ゲート電極９５のパターンが堆積される。図５Ｂに示されるような自己整合の仕組みとは違い、ゲート誘電体容量が局部的に増加する場合、ゲート電極は、ゲート誘電体９４のくぼんだ領域に制限される必要はない。ゲート電極の堆積が制限されなくとも、オーバーラップ容量は、小さい。
【００５７】
同様の方法が、例えば、ディスプレイの画素キャパシタへの適用など、分離した別個のキャパシタを製造することに使用することができる。図１０Ｂにおいて、活性チャネル領域の容量に加え、容量は、ＴＦＴのドレイン電極９２に接続される画素電極９７の領域、および、グランドバス９８のラインでも向上する。このようなキャパシタは、キックバック電圧効果を減らすためのアクティブマトリックスディスプレイへの適用に役立つ。
【００５８】
関係する機構がボトムゲートＴＦＴのために、図１０Ｃに示されている。この場合、断面９９が基板上にまず形成される。断面は、ダイレクトライトデポジッション、リソグラフィックパターニングまたはエンボス加工のような様々な技術によって形成されるが、これらに限らない。断面は、トランジスタの活性領域で断面が突き出るようになっている。ゲート電極パターン１００は、活性チャネル領域の突き出た領域およびこれに隣接する押し下げられた領域に堆積される。そして、装置は、ゲート誘電体１０１、パターンニングされたソースとドレイン電極１０２（表面エネルギーパターン１０３の支援により支えられている）、および、半導体層１０４を堆積させることによって完成する。ゲート電極は、構造が効率的に平坦化されるような方法で堆積される必要がある。これは、ゲート誘電層の表面を平坦化したゲート誘電体の堆積のために、例えば、スピンコートゲート誘電体の形成を調整することによって、あるいは、ブレードコーティング技術を使用することによって、可能となる。
【００５９】
この構造の利点は、ゲート電極が活性チャネル領域（例えば、断面の突出部分）に制限される必要が無いが、小さいオーバーラップ容量が達成できるということである。これは、ゲート電極の高い導電性が必要となるアプリケーションにとって利点となる、大きな幅を持つゲート電極を使用できるようにする。
【００６０】
誘電体層の容量を局部的に増加させるための装置構造は、単に実例を挙げるだけで、ボトムおよびトップゲート構造の両方を含む幅広い異なる装置構造に適用することができる。
【００６１】
上記の全ての技術において、エンボス加工ステップは、高い温度下で行われるのが好ましい。エンボス加工される基板は、固相または液相の何れかである。本発明の好ましい実施形態では、エンボス加工ステップは、エンボス加工される基板または層のガラス転移温度Ｔｇよりも若干低い固体状態で行なわれる。後者の温度は、一般的によく知られており、例えば、Ｐｏｌｙｍｅｒ  Ｈａｎｄｂｏｏｋ（Ｅｄｓ．，Ｊ．Ｂｒａｎｄｒｕｐ，Ｈ．Ｉｍｍｅｒｇｕｔ，Ｅ．Ａ．Ｇｒｕｌｋｅ，Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ．，Ｎｅｗ  Ｙｏｒｋ，１９９９）でも知ることができ、あるいは、標準的な熱解析方法によって容易に決定することができる。本発明のエンボス加工工程は、Ｔｇより約５０℃低い温度から５０℃高い温度までの温度範囲で実行されるのが好ましく、約４０℃低い温度から４０℃高い温度までがより好ましい。最も好ましいのはＴｇより約２５℃低い温度から２５℃高い温度までの温度範囲である。半結晶ポリマーにとって、本発明による微細構造方法は、およそガラス転移温度Ｔｇと融解温度Ｔｍとの間の温度管理下で実行される。後者の温度も良く知られており、例えばＰｏｌｙｍｅｒ  Ｈａｎｄｂｏｏｋでも知ることでき、または標準的な熱解析方法でも容易に決定することができる。微細構造工程は、Ｔｇより約５０℃低い温度からＴｍより１℃低い温度までの温度範囲で実行されるのが好ましく、より好ましくは、Ｔｇより約２５℃低い温度からＴｍより２℃低い温度までである。最も好ましいのは、ＴｇからＴｍより５℃低い温度までの温度範囲である。原版にかかる荷重や荷重がかかっている時間のような他のパラメータは、臨界がなく、１以上の層へ原版の所望の浸透が確実に有効となるように、容易に調整される。
【００６２】
エンボス加工は、１５０℃（ＰＶＰ）、１００℃（ポリスチレン）、１０５℃（ＰＭＭＡ）の温度で１ｋｇ／ｍｍ２の荷重をかけながら６０分間行なわれる。他の工程状態も満足な結果を得るために示されている。その後、サンプルは、圧力と原版が取り除かれる前に、室温まで冷却される。
【００６３】
この工程の他の重要な特徴の１つは、エンボス加工される原版または基板が、エンボス加工中の圧力が一様に伝えられる柔軟なゴム製素材と接触することができ、これにより基板に一様の深さの微小な溝を形成することができる。
【００６４】
微細切断ツールは、微細切断突起を備えている。これらは、隆起、鋸型構造、スパイクなどのような、鋭利な突出部を適宜形成することができる。製造工程およびこれら微細切断ツールの素材は、微細切断工程において重大ではない。しかしながら、ツールが層を切断可能になるように、ツールの素材は、充分に硬く、突起は、充分に鋭い必要がある。多層構造の上部層をツールが切断する場合、突出部の高さｈは、層または切断される層の厚さｄを超える必要がある。突出部の高さｈのような、これら突出部の特徴的な寸法は、１ｍｍと１ｎｍとの間の範囲にあることが好ましい。より好ましくは、これら特徴的な寸法は、約１００μｍと５ｎｍとの間であり、最も好ましくは、１０μｍと約１０ｎｍとの間である。適切な鋭さを付与するために、これら突出部の突き出た端部における曲率半径は、５００ｎｍ以下であるのが好ましく、１００ｎｍ以下がより好ましく、１０ｎｍ以下が最も好ましい。
【００６５】
鋭い突出部は、単純な形（例えば、線形の隆起）または相互にかみ合った形のように複雑であっても良い。適切な形の例としては、円錐形またはピラミッド型の突起の配列や、線形状の突起の配列がある。有用な構成としては、突起を線状にし、互いに並行にする構成がある。
【００６６】
エンボス加工ツールは、少なくとも１つの切断端部を備え、好ましくは複数の端部を備える。後者では１つのエンボス加工／微細切断ステップで複数の装置を製造することができる。突出した端部は、全て、同じ形であっても、または、互いに違った形であってよい。例えば、本発明による微細切断ツールは、整列した線形状の端部を備え、これによって例えば、前もって構成されたポリマー基板上部の導電層が１つのステップで切断され、例えば、薄膜トランジスタのような電子装置に使用するための整列した電極になる。
【００６７】
他の例では、エンボス加工原版は、平面または円筒形の何れかにすることができ、あるいは、装置、製造される装置構造および製造方法に最も適した如何なる形も取り得る。円筒型の微細切断ツールは、オープンリール式の処理で連続した柔軟な基板をエンボス加工できるため、特に、有益である。オープンリール式の製造は、標準のバッチ処理よりも高スループットおよび低コストな性能を提供し得る。このような関係において、エンボス加工ツールが引っ込められた後にエンボス加工された溝がその形を留める固体状態で、エンボス加工が好ましくは実行されることが、特に、重要である。エンボス加工が液相で実行された場合、微細切断ツールを外す前に基板の温度を低下させる必要があり、これをロール式円筒型微細切断ツールで行なうのは困難である。柔軟なツールは、柔軟なプラスチック構造によって構成され得、あるいは、例えば薄い（２０ミクロンの厚さ）シリコンシートのような他の素材の柔軟なシートであってもよい。
【００６８】
本発明の一実施形態による大面積エンボス加工ツールは、例えば、同じまたは違ったレリーフ構造を備える複数のエンボス加工ツールを組み合わせることによって製造される。円筒型のエンボス加工ツールは、後に巻かれたり曲げられたりする平面ツールをまず製作することによって製造される。
【００６９】
適した原版は、異方性エッチング技術、リソグラフィ法、電気めっき、電気鋳造法などの周知な様々な方法により作られるが、これに限られてはいない。
【００７０】
微細切断ツールは、異方性エッチング技術で例えばシリコンウェハに鋭い突起部分をまず形成することによって製造することができる。この微細に形成されたウェハは、それ自体がツールとして利用可能であり、あるいは、このウェハの複製をツールとして使用するために作ることができる。ウェハが所望のツールのネガとして形成される場合、ツールは、ウェハ上に形作ることができる。ウェハが所望のツールのポジである場合、ウェハの第１レプリカが作られ、そして、その第１レプリカのレプリカとしてツールが形成され得る。レプリカは、熱可塑性や熱硬化性のポリマーのような材料によって適切に作られる。これには、鋭い溝が例えばシリコンウェハのようなオリジナルな原版にエッチングされるという利点があり、鋭い隆起線をエッチングするよりも容易な処理となる。オリジナルな原版のようなポリマー製レプリカは、充分に硬く、構成される層を切断することができる必要がある。したがって、レプリカの作成に使用されるポリマーは、２５℃以上のガラス転移温度を有することが好ましく、１１０℃以上がより好ましく、１５０℃以上が最も好ましい。後者の温度は、よく知られており、Ｐｏｌｙｍｅｒ  Ｈａｎｄｂｏｏｋ（Ｅｄｓ．，Ｊ．Ｂｒａｎｄｒｕｐ，Ｈ．Ｉｍｍｅｒｇｕｔ，Ｅ．Ａ．Ｇｒｕｌｋｅ，Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ．,Ｎｅｗ  Ｙｏｒｋ，１９９９）でも見つけることができる。シアン酸エステル樹脂（例えば、４，４’−エチリデンジフェニルジシアネートおよびオリゴ（ｅ−メチレン−１，５−フェニレンシアネート）または４官能基テトラグリシジルジアミノジフェニルメタンのようなエポキシ樹脂）のような高ガラス転移、熱硬化性樹脂が微細切断ツールのレプリカの作成に使用されるのが好ましい。後者は、４，４’−ジアミノジフェニルスルホンＤＤＳのような芳香族硬化剤と混ぜることができる。レプリカを作成するためには、上記で挙げられたようなポリマーが溶解した溶液またはプレポリマー液体を入れ、注入または反応が起こり、冷却、熱または光化学架橋結合などにより原版と接触し、固形化される。オリジナルな原版の表面は、例えば、自己組織化単分子膜（例えば、オクタジシルトリクロシラン、プレフルオロジシルトリクロシランおよびアリルトリメトキシシランを用いる気相シリル化）による化学変化のような適当な表面処理を用いて疎水性に下塗りすることで、非粘着に下塗りされる。あるいは、シリコンオイルのような解除コーティングまたは解除剤がオリジナルな原版の表面に使用できる。このようなコーティングをツールの切断面に塗布することも、有用である。
【００７１】
上で述べたように、オリジナルな原版構造のポリマー製レプリカは、原版またはそのネガと同じ凹凸構造を持つ２代目、３代目またはそれ以上の世代のレプリカ（“副原版”）を作成するのに使用できる。最終の微細切断ツールは、鋭い隆起線のような鋭い突出端部を備えていることが不可欠である。最終の微細切断ツールを複製することができる副原版をエンボス加工、射出成形または反応成形によって作成するためには、ポリマー素材が使用され、プレフルオリネイテッドポリマー、ポリオレフィン、ポリスチレンまたはシリコンラバー（例えば、ポリジメチルシロキサン）のような非粘着特徴を示すことが好ましい。もちろん、円筒型の微細切断ツールまたはより複雑な形をした微細切断ツールを作成するために、このような副原版は、装置または製造される装置構造に応じていかなる形にも曲げられ、巻かれ、形作られるようになっているのが好ましい。このためには、副原版の製造にはポリジメチルシロキサンまたはポリオレフィンのような柔軟なポリマー素材を使用することが有用である。
【００７２】
本発明の第１実施形態による副原版は、まずネガレプリカをポリスチレン、ＰＳ（アタクチックポリスチレン，Ｍｗ〜１０５ｋｇ  ｍｏｌ−１，Ｔｇ〜１００℃；アルドリッチ）でまず作ることで準備される。このため、ＰＳ顆粒は、鋭い溝（高さｈ＝１０ｍｍ，周期Λ＝５００ｎｍ，エッジ角度α＝７０°；ＭｉｋｒｏＭａｓｃｈ，Ｎａｒｖａ  ｍｎｔ．１３，１０１５１，タリン，エストニア）を備えるシリコン原版によって１８０℃の熱でエンボス加工され、後者には、公称圧力３００ｇｍｍ−２が５分間加えられた（ｃｆ．Ｓｔｕｔｚｍａｎｎ，Ｎ．，Ｔｅｒｖｏｏｒｔ，Ｔ．Ａ．，Ｂａｓｔｉａａｎｓｅｎ，Ｃ．Ｗ．Ｍ．Ｆｅｌｄｍａｎ，Ｋ．＆Ｓｍｉｔｈ，Ｐ．Ａｄｖ．Ｍａｔｅｒ．１２，５５７（２０００））。その後、本発明の一実施形態による第二世代ポリジメチルシロキサン（シルガードシリコンエラストマー１８４；Ｄｏｗ  Ｃｏｒｎｉｎｇ  Ｃｏｒｐｏｒａｔｉｏｎ）レプリカが、プレポリマー液をエンボス加工されたＰＳフィルムに塗布し、空気雰囲気の室温で２４時間保存することによって製造された。最終の微細切断ツールは、まずシアネートエステル樹脂プリマセットＰＴ１５（Ｌｏｎｚａ）を３０分間、１１０℃で溶かし、この溶解物をＰＤＭＳフィルムに塗布し、１７０℃で４時間保存し、その後２００℃で２４時間保存し、最後に保存された表面構造熱硬化性樹脂からＰＤＭＳレプリカをはがして第三世代熱硬化性レプリカを生成することで製造される。
【００７３】
微細切断を使用した複雑な集積回路を製造するためには、微細切断ツールは、任意の複雑な回路の臨界装置寸法を規定することができる、任意の隆起線パターンで製造することができる。このような複雑な原版が結晶質ウェハの異方性エッチングにより規定される場合、多層の積載部の特定の層を切断するようになっているツールの全ての突出した隆起線が同じ高さであることを保障するために、角度補正（ｃｆ．ｖａｎ  ｋａｍｐｅｎ，Ｒ．Ｐ．ａｎｄ  Ｗｏｌｆｆｅｎｂｕｔｔｅｌ，Ｒ．Ｆ．Ｊ．Ｍｉｃｒｏｍｅｃｈ．Ｍｉｃｒｏｅｎｇ．５，９１（１９９５），Ｓｃｈｅｉｂｅ，Ｃ．とＯｂｅｒｍｅｉｅｒ，Ｅ．Ｊ．Ｍｉｃｒｏｍｅｃｈ．Ｍｉｃｒｏｅｎｇ．５，１０９（１９９５），Ｅｎｏｋｓｓｏｎ，Ｐ．Ｊ．Ｍｉｃｒｏｍｅｃｈ．Ｍｉｃｒｏｅｎｇ．７，１４１（１９９７））のような洗練されたエッチング技術が必要となる。
【００７４】
あるいは、微細切断ツールは、並行で線形状に整列したくさびのような単純なくさびパターンを有していてもよい。この場合、全ての臨界装置寸法は、通常のグリッドでレイアウトされる必要がある。しかしながら、任意で複雑な回路は、切断される層の粗いパターンを適切に規定し、一定の間隔で置かれた装置の間の相互接続を適切に堆積することで規定することができる。この処理は、直接印刷と微細切断の組み合わせに基づくオープンリール式の処理に特に適している。最初のステップで、適切な相互接続を有するソース−ドレイン電極の通常の配列は、インクジェット印刷のような技術によって書かれる。そして、ソース−ドレイン電極間のチャネルの隙間は、微細切断によって規定される。アクティブマトリックスディスプレイは、ＴＦＴの通常の配列が特に有用である例である。
【００７５】
押付けステップの間、微細切断ツールを多層構造と同じ温度、例えば５℃以下で保持すると、有利である。あるいは、違った温度であってもよく、押付けステップの間は、微細切断ツールの温度は、多層構造の温度と５℃以上違っていても良い。
【００７６】
本発明の一実施形態において、導電性素材は、ＰＥＤＯＴ／ＰＳＳまたはポリアニリン（ＰＡＮＩ）のような導電性ポリマーである。しかしながら、ここに記載されている処理および装置は、溶解処理されたポリマーによって製造された装置に限るものではない。いくつかのＴＦＴの導電電極および／または回路または表示装置（以下参照）の相互接続は、例えば、コロイド懸濁液の印刷、あるいは、前もってパターン形成された基板への電子メッキによって堆積され得る無機導電体によって形成される。溶液によって全ての層が堆積されない装置において、装置における１つまたはそれ以上のＰＥＤＯＴ／ＰＳＳ部分が真空蒸着導電体のような不溶性導電性素材と置き換えられ得る。
【００７７】
１０−３ｃｍ２／Ｖｓ好ましくは１０−２ｃｍ２／Ｖｓを超える適切な電界効果移動度を備える、溶解処理可能な共役ポリマーまたはオリゴマー素材は、半導体層に使用することができる。適切な素材は、レジオレギュラーポリ−３−ヘキシルチオフェン（Ｐ３ＨＴ）またはＦ８Ｔ２である。レビューのため、例えば、Ｈ．Ｅ．Ｋａｔｚ，Ｊ．Ｍａｔｅｒ．Ｃｈｅｍ．７，３６９（１９９７），または、Ｚ．Ｂａｏ，Ａｄｖａｎｃｅｄ  Ｍａｔｅｒｉａｌｓ１２，２２７（２０００）を参照。他の可能性としては、可溶性側鎖を持つ小さな共役分子（Ｊ．Ｇ．Ｌａｑｕｉｎｄａｎｕｍ，ｅｔ  ａｌ．，Ｊ．Ａｍ．Ｃｈｅｍ．Ｓｏｃ．１２０，６６４（１９９８））、溶液から自己組織化した半導体有機−無機ハイブリッド素材（Ｃ．Ｒ．Ｋａｇａｎ，ｅｔ  ａｌ．，Ｓｃｉｅｎｃｅ  ２８６，９４６（１９９９））、あるいは、ＣｄＳｅナノ粒子のような溶液が堆積した無機半導体（Ｂ．Ａ．Ｒｉｄｌｅｙ，ｅｔ  ａｌ．，Ｓｃｉｅｎｃｅ  ２８６，７４６（１９９９））などが含まれる。半導体素材は、ペンタシンのような真空堆積有機半導体であってもよい。半導体素材の厚さは、２００ｎｍ以下が好ましく、５０ｎｍ以下が最も好ましい。
【００７８】
半導体素材は、真空またはプラズマ堆積技術によって堆積された薄膜シリコンのような無機半導体であってもよい。
【００７９】
ゲート誘電体は、ＰＶＰやＰＭＭＡのような溶解処理されたポリマー層であるのが好ましい。あるいは、ゲート誘電体は、ＳｉＯ２、Ｓｉ３Ｎ４またはＢａＴｉＯ３のように蒸気堆積された無機誘電体であってもよい。ゲート誘電体の厚さは、２μｍ以下が好ましく、５００ｎｍ以下が最も好ましい。
【００８０】
全ての素材は、インクジェット印刷、ソフトリソグラフ印刷（Ｊ．Ａ．Ｒｏｇｅｒｓ  ｅｔ ａｌ．Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７５，１０１０（１９９９）；Ｓ．Ｂｒｉｔｔａｉｎ  ｅｔ．ａｌ．，Ｐｈｙｓｉｃｓ  Ｗｏｒｌｄ  Ｍａｙ  １９９８，ｐ．３１）、スクリーン印刷（Ｚ．Ｂａｏ，  ｅｔ．ａｌ．，Ｃｈｅｍ．Ｍａｔ．９，１２９９９（１９９７））、および、フォトリソグラフィーパターニング（ＷＯ  ９９／１０９３９）のようなダイレクト印刷および溶解処理技術、オフセット印刷、スピンコーティング、ブレードコーティングまたはディップコーティング、カーテンコーティング、メニスカスコーティング、スプレーコーティング、押し出し成形またはめっき法によって堆積されるのが好ましい。インクジェット印刷は、特に、広い領域のパターニングに適していると考えられ、特に、柔軟なプラスチック基板に適している。
【００８１】
しかしながら、いくつかの素材は、気相から堆積され、または他の適した方法により堆積される。
【００８２】
装置は、ガラスまたはパースペックスのような基板素材、またはポリエーテルスルホンのようなプラスチック基板の上に形成することができる。そのような素材は、シート状のポリマー素材であることが好ましく、透明および／または柔軟であってもよい。ガラスのような硬い基板の場合、基板は、硬い基板の表面に押し付けた場合に発生し得るエンボス加工ツールへの損傷を防ぐために、典型的には５００ｎｍから１μｍの間の厚さを持つポリマーの層によって被覆されていることが好ましい。
【００８３】
全ての層と装置および回路の構成要素とは、溶解処理および印刷技法によって堆積されパターニングされるのが好ましいが、半導体層のような１つまたはそれ以上の構成要素は、真空堆積技法によって堆積され、および／または、フォトリソグラフ処理によってパターニングされてもよい。
【００８４】
ポリマー多層構造を溶液堆積法および印刷ステップによって堆積させる場合、層の順序の完全性は、よく制御された界面を形成するために、直交溶媒（orthogonal solvents）からのポリマー素材を代わりに堆積させることに頼っている。特に、半導体とゲート誘電体ポリマーとの間における活性界面がはっきりしていること、および、いかなる場合も多層構造を堆積させるための溶媒の順序が、次の層の堆積に使用される溶媒中の前の層の溶解性が充分に小さくなるように選択されていることが重要である。溶液から多層構造を積み上げる技術は、ＰＣＴ／ＧＢ００／０４９３４に開示されている。
【００８５】
上記のように製造されたＴＦＴのような装置は、１以上のそのような装置が互いにおよびまたは違う装置と集積される複雑な回路や装置の一部となり得る。適用例としては、表示装置やメモリ装置用の論理回路やアクティブマトリクス回路、あるいは、ユーザー定義ゲートアレイ回路がある。
【００８６】
装置における半導体または誘電体の層は、何れも例えばダイレクトインクジェット印刷によってパターニングすることができる。特に、層は、論理回路やアクティブマトリクスディスプレイの隣接し合うトランジスタ間におけるクロストークおよびリーク電流を減らすために、アクティブレイヤーアイランドにパターニングされてもよい。
【００８７】
本発明は、前述の例に限られたものではない。本発明の様態は、ここに記載される全ての新規で創意に富んだ構想の様態、および、ここに記載される新規で創意に富んだ特長の組み合わせを包含する。
【００８８】
出願人は、上記の規定の範囲に限らず、明示的、暗黙的および抽象化されてここに開示された如何なる特徴および特徴の組み合わせを含むという事実に注目する。前述の記載により、本発明の範囲内で多様な変更を行なうことは当業者にとって明白である。
【図面の簡単な説明】
【００８９】
【図１】図１は、高分解能でプレーナＦＥＴのソースおよびドレイン電極を規定可能な本発明の一実施形態における概略図である。
【図２】図２は、鋭く突出たくさび形をした原版でエンボス加工した図１の実施形態の別形態を示す概略図である。
【図３】図３は、ソースおよびドレイン電極と自己整合するゲート電極を備えるトップゲートプレーナＦＥＴ装置を示す概略図である。
【図４】図４は、ソースおよびドレイン電極と自己整合するゲート電極を備えるボトムゲートプレーナＦＥＴ装置を示す概略図である。
【図５】図５は、上部層の電極が下部層に堆積した電極によって生成された断面により自己整合された、ボトムゲート（Ａ）とトップゲート（Ｂ）ＦＥＴ装置を示す概念図である。
【図６】図６は、自己整合ゲート電極を備える縦チャネルＦＥＴの装置構造を示す。
【図７】図７は、自己整合ゲート電極を備える縦チャネルＦＥＴの他の装置構造を示す。
【図８】図８は、エンボス加工によって表面エネルギーのパターンを規定するための工程を示す。
【図９】図９は、エンボス加工によって表面エネルギーのパターンを規定するための他の工程を示す。
【図１０】図１０は、誘電体層の容量を増加させるための様々な工程を示す。
【図１】
2006510210.tif 000003
【図２】
2006510210.tif 000004
【図３】
2006510210.tif 000005
【図４】
2006510210.tif 000006
【図５】
2006510210.tif 000007
【図６】
2006510210.tif 000008
【図７】
2006510210.tif 000009
【図８】
2006510210.tif 000010
【図９】
2006510210.tif 000011
【図１０】
2006510210.tif 000012
【国際調査報告】
2006510210.tif 000013
2006510210.tif 000014
2006510210.tif 000015