(57)【要約】トレンチ型ＭＯＳＦＥＴを作成する方法は、トレンチ底部に多孔性シリコン層を形成すること、および次いで多孔性シリコン層を酸化させてトレンチ底部にプラグを形成することを含む。これにより、トレンチ底部に厚い酸化物プラグが形成され、それによってゲートとドレインとの間の静電容量が低減される。
2006510216.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ・ゲート型半導体デバイスの製造方法であって、
第１の主表面を有し、第１の導電型のドレイン領域、および前記ドレイン領域を覆う本体領域を有するシリコン・デバイス本体を提供する段階と、
前記第１の主表面から下方へ前記シリコン・デバイス内を延び、側壁および基部を有するトレンチを形成する段階と、
前記トレンチの前記基部のシリコンをエッチングして前記トレンチの前記基部に多孔性シリコンを形成する段階と、
前記トレンチの底部の前記多孔性シリコンを酸化させるために前記デバイスを熱酸化させて前記トレンチの前記基部にプラグを形成する段階と、
ゲートを形成するために前記トレンチ内に導電材料を堆積させる段階と
を含む方法。
【請求項２】
前記トレンチをエッチングする前記段階の後に、前記トレンチの前記底部に多孔性シリコンを形成する段階中に前記側壁が多孔性となるのを防止するための誘電性ライナを、前記トレンチの前記側壁に施す段階をさらに含む請求項１に記載の方法。
【請求項３】
前記デバイスを酸化する前記段階によって前記トレンチの前記側壁上に側壁酸化物が形成され、
前記側壁上に形成された前記酸化物をエッチングで除去する段階と、
ゲート形成のために前記トレンチ内に導電材料を堆積させる前記段階の前に、熱酸化によって前記側壁上にゲート酸化物を形成する段階と
をさらに含む請求項１に記載の方法。
【請求項４】
前記トレンチを形成する前記段階が、前記第１の主表面上に開口を規定するマスクを提供すること、および前記第１の主表面から下方へ前記開口を貫通して延びる前記トレンチをエッチングすることを含む前記請求項のいずれかに記載の方法。
【請求項５】
前記マスクが、酸化物のハード・マスクである請求項４に記載の方法。
【請求項６】
多孔性シリコンを形成するために前記トレンチの前記底部のシリコンをエッチングする前記段階が、前記トレンチを規定するために使用したのと同じ前記マスクを介して前記トレンチの前記底部をドライ・エッチングすることを含む請求項４または５に記載の方法。
【請求項７】
前記トレンチ内にシリコン・プラグを堆積させることをさらに含み、前記トレンチの前記底部のシリコンをエッチングする前記段階が、前記シリコン・プラグをエッチングすることを含む前記請求項のいずれかに記載の方法。
【請求項８】
前記トレンチに隣接する前記第１の主表面に第１の導電型のソース注入領域を形成すること、ならびに前記トレンチ型ゲート半導体デバイスを完成するために、前記ソース注入領域、前記ゲート領域、および前記トレンチの前記底部のドレイン領域に取り付けられたソース電極、ゲート電極、およびドレイン電極を形成することをさらに含む前記請求項のいずれかに記載の方法。
【請求項９】
第１の導電型のドレイン領域と、
前記ドレイン領域を覆う本体領域と、
第１の主表面から前記本体領域を貫通して延びるトレンチと、
前記第１の主表面において前記トレンチの側方に隣接する前記第１の導電型のソース領域と、
前記トレンチの前記側壁上のゲート熱酸化物と、
前記ゲート酸化物によって前記本体領域から絶縁された前記トレンチ内のゲート電極と
を含み、
前記ドレイン領域内に延びる前記トレンチの前記基部の、酸化された多孔性シリコンから形成された厚い酸化物プラグを特徴とする、トレンチ型ＭＯＳＦＥＴ。
【請求項１０】
前記本体領域が、前記第１の導電型とは反対の第２の導電型からなる請求項９に記載のトレンチ型ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ、特にトレンチ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を組み込んだ半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
従来技術のトレンチ型半導体構造の一例を図２に示す。ｎ＋型基板２上にｎ型ドレイン層４が、ドレイン層４上にｐ型本体層６が設けられている。トレンチ８は、本体層６を貫通してドレイン層４まで延びており、ゲート絶縁体１２によって本体層から絶縁された導電ゲート１０を含んでいる。ｎ＋型ソース拡散領域１４がトレンチに隣接して設けられている。
【０００３】
使用の際には、ゲート電極に電圧を印加して、本体層６内でトレンチ８に隣接してソース１４とドレイン４の間を延びるチャネル１６を制御する。
【０００４】
従来技術のトレンチ構造のさらなる詳細は、参照として本明細書に組み込む、米国フィリップス社（U.S. Philips Corporation）に譲渡されたBrownらの米国特許第6331467号に記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この構造の問題は、ゲートとドレインの間の静電容量である。というのは、トレンチ底部のゲートがドレインに極めて接近しているからである。この静電容量が特に、ミラー効果という問題を引き起こすことがある。したがって、静電容量は、最低に抑えるべきである。
【０００６】
この静電容量を低減する１つの周知の手法が、Murphyによる米国特許第6444528号に記載され、そこにはトレンチ底部に、より厚い絶縁体を設けることが提案されている。この米国特許第6444528号には、トレンチ底部に第２のトレンチを形成し、この第２のトレンチ内に選択的酸化物を成長させて、このより厚い絶縁体を形成する方法が記載されている。
【０００７】
しかし、この手法は製造が複雑であり、したがって、このような構造を製造するための、より簡単な手法が必要とされている。
【０００８】
本発明の目的は、トレンチ型ＭＯＳＦＥＴを組み込んだ半導体デバイスの製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明によれば、第１の主表面を有し、第１の導電型のドレイン領域、およびこのドレイン領域を覆う本体領域を有するシリコン・デバイス本体を提供する段階と、第１の主表面から下方へシリコン・デバイス本体内を延び、側壁および基部を有するトレンチを形成する段階と、トレンチ基部のシリコンをエッチングしてトレンチ基部に多孔性シリコンを形成する段階と、トレンチ底部の多孔性シリコンを酸化させるためにデバイスを熱酸化させてトレンチ基部にプラグを形成する段階と、ゲートを形成するためにトレンチ内に導電材料を堆積させる段階とを含む、トレンチ・ゲート型半導体デバイスの製造方法が提供される。
【００１０】
トレンチ底部内に多孔性シリコンを形成し、次いでそれを酸化させることによって、トレンチ底部の厚い領域を容易に形成することができる。これによって、ゲート−ドレイン静電容量を大幅に低減することができ、したがってミラー効果が低減される。本発明による手法は、製造が比較的直截的である。
【００１１】
好ましくは、トレンチ底部のシリコンをエッチングして多孔性シリコンを形成する段階は、トレンチを規定するために使用されたのと同じマスクを介してトレンチ底部をドライ・エッチングすることを含む。シリコンの多孔率は、エッチング用化学薬品を変えることによって調節することができる。
【００１２】
あるいは、エッチング段階は、湿式エッチングを含むことができる。
【００１３】
トレンチの側壁に、側壁が多孔性になるのを防ぐための誘電性ライナを設けることができる。これは、特に湿式エッチングを使用するときに有用である。このライナは、酸化物でもよいし、あるいは窒化物や他の適切な層でもよい。誘電性ライナは、形成後にトレンチ底部で開口させることができる。つまり、トレンチ底部からはエッチングで誘電性ライナを除去して多孔性シリコンを露出させ、側壁には誘電性ライナを残すことができる。
【００１４】
窒化物ライナ固有の利点は、それによって側壁の酸化が防止されることである。これにより、酸化段階中でトレンチの狭まりが防止されるので、必要とされるトレンチ幅が小さくなる。
【００１５】
トレンチ底部に厚い酸化物を形成する酸化段階によって、側壁にも酸化物が形成される。一実施形態では、側壁上のこの酸化物をゲート酸化物として使用する。
【００１６】
代替実施形態では、側壁の酸化物をエッチングで除去することができる。熱酸化段階で側壁上に形成された薄い酸化物をエッチングで除去してトレンチ底部に厚い酸化物の大部分を残すことは比較的直截的である。窒化物などの適切なライナを使用する場合、側壁上には酸化物が形成されないことがある。この場合は、ライナをエッチングで除去することができる。
【００１７】
ライナおよび側壁の酸化物の少なくとも一方を除去後、従来のやり方で熱酸化させることによってゲート酸化物を形成することができる。
【００１８】
トレンチ底部の酸化物、およびゲート酸化物を形成する１つまたは複数の段階に続いて、トレンチにドープ済ポリシリコンを充填してゲートを形成することができる。
【００１９】
別の態様では、第１の導電型のドレイン領域と、ドレイン領域を覆う本体領域と、第１の主表面から本体領域を貫通して延びるトレンチと、第１の主表面でトレンチの側方に隣接する第１の導電型のソース領域と、トレンチ側壁上のゲート熱酸化物と、ゲート酸化物によって本体から絶縁されたトレンチ内のゲート電極とを含み、ドレイン領域内に延びるトレンチ基部の、多孔性酸化シリコンで形成された厚い酸化物プラグを特徴とする、トレンチ型ＭＯＳＦＥＴを提供する。
【００２０】
先に説明したように、このような構造は製造が比較的直截的であり、ミラー効果を低減する。
【００２１】
本発明をよりよく理解するために、添付の図面を参照して、単に例として、いくつかの実施形態を説明する。
【００２２】
それぞれの図において、同様の構成要素には同じ参照番号を付す。図面は、原寸に比例していない。本明細書では、「覆って」や「下方へ」などの用語を使用する場合は、デバイスに対して相対的なものとする。
【発明を実施するための最良の形態】
【００２３】
図１ａを参照すると、ｎ＋型半導体基板２上にｎ型エピ層４を成長させる。次いで、エピ層４上に、例えばイオン注入法で低ドープのｐ型本体層６を形成する。あるいは、層６を形成するためのイオン注入の段階をトレンチ形成後に実行してもよいし、層６もエピタキシャルに成長させてもよい。以下では、この構造を「シリコン・デバイス本体」１と呼ぶ。この用語は、単に本体層６を意味するものではない。シリコン・デバイス本体は、互いに対向する第１の主表面２２および第２の主表面２３を有する。
【００２４】
次いで、シリコン・デバイスの第１の主表面２２上に酸化物層２０を堆積させ、開口２４ができるように酸化物層２０をパターニングすることによって、ハード・マスク２０を形成する。次いで、開口を通してｎ型層４内へトレンチ８をエッチングする。このトレンチのエッチングは、周知の処理工程によって行うことができる。トレンチは、側壁２８および基部２９を有する。
【００２５】
次の段階では、トレンチ８の底部に多孔性シリコン２６を形成する。多孔性シリコンは、当業者には周知のやり方でドライ・エッチングを利用することによって、トレンチ底部のシリコンから形成される。多孔性シリコンの多孔率は、エッチング用化学薬品を変えることによって調節することができる。図１ｂに、多孔性シリコン・プラグ２６を有するトレンチを示す。
【００２６】
代替のエッチング処理工程では、湿式エッチングを利用することができる。これは、特にｐ型デバイスに適している。
【００２７】
図１ｃに示すように、次いで多孔性シリコン２６を酸化させるために従来の熱酸化を実施して、トレンチ基部に酸化プラグ３０を形成する。同時に、トレンチの側壁２８上に酸化物３２を形成する。側壁２８上に過剰な厚さの酸化物３２を形成せずに、多孔性シリコンを完全に酸化することができる。したがって、トレンチ底部の酸化プラグ３０は、側壁上の酸化物３２よりもかなり厚い。
【００２８】
任意選択で、短時間のエッチング処理工程を実施することによって酸化物３２を除去し、第２の熱酸化段階を実施して、酸化物層３２の代わりにトレンチの側壁２８上にゲート酸化物１２を形成してもよい。この処理工程が必要となるのは、酸化物層３２がゲート酸化物として働くのに必要な厚さを持たない場合、しかも酸化物プラグ３０形成のプロセス・パラメータが多孔性シリコンを酸化するように最適化され、ゲート酸化物層１２形成のプロセス・パラメータがゲート酸化物を形成するように、それとは別に最適化される場合である。その他の場合は、酸化物３２によってゲート酸化物１２を形成する。
【００２９】
誘電性ライナ、特に窒化物の誘電性ライナを有する代替実施形態では、ライナによって側壁の酸化が防止されるので、酸化物３２は存在しない。この場合、誘電性ライナをエッチングで除去し、次いで従来のやり方で、側壁上に形成されたゲート酸化物１２をエッチングで除去することができる。
【００３０】
次の段階では、ゲートの働きをするポリシリコン３４をトレンチに充填して、図１ｄに示すような構造を生じさせる。
【００３１】
残りの処理は、当業者にはよく知られているように、従来のやり方で行い、その結果、図１ｅに概略的に示すデバイスを得ることができる。トレンチ側方縁部の第１の主表面に、ソース拡散領域１４を埋め込む。
【００３２】
ソース接点３６、ゲート接点３８およびドレイン接点４０を形成する。これらを、概略的に図１ｅに示す。ドレイン接点４０は、この例では、第２の主表面２３上のバック接点である。ソース接点３６は、ｎ＋型ソース拡散領域１４に接触している。
【００３３】
次いで、半導体を実装し電気的接触を確立して、周知の半導体デバイスの完成品を形成する。
【００３４】
この処理工程によって、ゲート１０とドレイン２との間の静電容量を低減するための厚いプラグを底部に有する、トレンチ型ＭＯＳＦＥＴを製造する容易な手段が提供される。
【００３５】
製造法の第２の実施形態を図２に示す。この代替形態では、トレンチ形成後にトレンチの側壁２８および基部２９上に誘電性ライナ５０を形成する。記載した実施形態では、誘電性ライナ５０は堆積させた窒化物であるが、誘電性ライナは、酸化物または窒化物など、適切などんな誘電層でもよいし、例えば、酸化または堆積によって形成してもよい。
【００３６】
次いで、図２に示すように、トレンチ基部でライナ５０を開口させてトレンチの基部２９でシリコンを露出させ、側壁上にライナを残す。
【００３７】
これに続き、第１の実施形態に関して先に述べたように、トレンチ基部に多孔性シリコンを形成し酸化させる。窒化物ライナ５０によって側壁２８の酸化が防止される。誘電性ライナ５０をエッチングで除去し、側壁にゲート熱酸化物１２を形成し、トレンチ内に導電性ゲート材料３４を堆積させ、その結果、酸化物プラグ３０の周りに少量の窒化物ライナ５０がある、図１ｄに示す構成に相当する構成を得る。次いで、第１の実施形態に関して述べたように処理を続ける。
【００３８】
図３に示すさらなる実施形態では、トレンチ基部の本体のシリコンをエッチングするのではなく、堆積させたシリコンをエッチングすることによって多孔性シリコンを形成する。したがって、図１に示すトレンチ形成段階後、図３ａに示すように、ハード・マスク２０上およびトレンチ８内にポリシリコン５２を堆積させる。次いで、ポリシリコンをエッチバックして、図３ｂに示すように、トレンチ基部にポリシリコン・プラグ５４を残す。次いで、ポリシリコン・プラグから多孔性シリコン２６を形成することによって、既に述べたように処理を続け、その結果、図１ｂに示す構造を得る。
【００３９】
使用した処理工程のさらなる詳細については、上記の米国特許第6331467号から知ることができる。他の任意選択の処理工程は、当業者には周知となるであろうし、これらを使用することもできる。
【００４０】
本開示を読むことで、他の変形および修正が当業者には明らかであろう。このような変形および修正には、トレンチ型半導体デバイスの設計、製造および使用において周知であり、本明細書に記載の特徴に加えてまたはその代わりに使用することのできる同等の特徴および他の特徴も含まれ得る。本願における請求項を、特徴の特定の組合せによって定式化してきたが、本発明の開示の範囲には、本発明によって緩和される同じ技術問題のいくつかあるいはすべてを緩和するか否かにかかわらず、本明細書で明示的または暗示的に開示するあらゆる新規な特徴、またはそのような特徴のあらゆる新規な組合せ、またはそれを一般化したものも含まれることを理解されたい。本願またはそれから派生する更なる出願の審査手続中に、このような特徴およびこのような特徴の組合せの少なくとも一方によって新しい請求項が定式化され得ることを、本出願人はここに通知する。
【００４１】
例えば、記載した実施形態では、ソース拡散領域１４がトレンチ８の後に形成される。しかし、当業者には分かるように、ソース拡散領域１４を形成し、次いでこのソース拡散領域を貫通してトレンチをエッチングすることも可能である。トレンチのエッチングによる製造の他の変形形態も使用することができる。
【００４２】
当業者であれば、本発明が様々な異なる半導体構造に使用できることが分かるであろう。例えば、エピ層４をｎ型エピ層として、本体層６をｐ型層として、またソース拡散領域１４をｎ型ドープ領域として説明してきたが、こうした層のいくつかまたはすべてが、ｐ型でもｎ型でもよい。周知のように、ドレインエピ層４のドリフト領域、つまり低ドープ部分を使用することもできる。必要なら、他の層、拡散領域および接点も含めることができる。デバイスはｐ型でもｎ型でもよい。
【図面の簡単な説明】
【００４３】
【図１ａ】本発明の第１の実施形態による半導体デバイスの製造方法におけるある段階を示す図である。
【図１ｂ】本発明の第１の実施形態による半導体デバイスの製造方法における、図１ａに続く段階を示す図である。
【図１ｃ】本発明の第１の実施形態による半導体デバイスの製造方法における、図１ｂに続く段階を示す図である。
【図１ｄ】本発明の第１の実施形態による半導体デバイスの製造方法における、図１ｃに続く段階を示す図である。
【図１ｅ】本発明の第１の実施形態による半導体デバイスの製造方法における、図１ｄに続く段階を示す図である。
【図２】本発明の第２の実施形態による半導体デバイスの製造方法における代替段階を示す図である。
【図３ａ】本発明の第３の実施形態による半導体デバイスの製造方法における代替段階を示す図である。
【図３ｂ】本発明の第３の実施形態による半導体デバイスの製造方法における代替段階を示す図である。
【図４】半導体デバイスの従来技術による製造方法を示す図である。
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【図２】
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【図４】
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【国際調査報告】
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