(57)【要約】この発明は、互いにスリットにより分離されている複数の浮遊ゲートを形成する方法、並びに、その浮遊ゲートを用いた半導体装置に関する。この発明は、各々が浮遊ゲート（３６）を有する複数半導体装置のアレイを基板（１０）上に製造する方法であって、最初に、基板（１０）内に複数絶縁領域（１４）を形成し、その後、隣接浮遊ゲート（３６）間に分離部が形成される位置において、複数絶縁領域（１４）上に浮遊ゲート分離部（３２）を形成し、浮遊ゲート分離部（３２）形成後、浮遊ゲート分離部（３２）の部分間において、基板（１０）上に複数浮遊ゲート（３６）を形成し、その後、隣接浮遊ゲート（３６）間にスリットを得るために浮遊ゲート分離部（３２）を除去する工程を備えた方法を提供する。この発明は、従来技術に対し、浮遊ゲート材料残留物が少なく、即ち、浮遊ゲート材料による隣接浮遊ゲート間の短絡が少ないという有利な点がある。さらに、従来スリット処理技術に比べてゲート特性が悪くならない。
2006513576.tif 000002
【特許請求の範囲】
【請求項１】
各々が浮遊ゲートを有する複数半導体装置のアレイを基板上に製造する方法であって、
最初に、前記基板内に複数絶縁領域を形成し、
その後、隣接浮遊ゲート間に分離部が形成される位置において、前記複数絶縁領域上に浮遊ゲート分離部を形成し、
前記浮遊ゲート分離部形成後、前記浮遊ゲート分離部の部分間において、前記基板上に複数浮遊ゲートを形成し、
その後、隣接浮遊ゲート間にスリットを得るために前記浮遊ゲート分離部を除去する工程を備えた方法。
【請求項２】
前記浮遊ゲート分離部形成後であって、前記浮遊ゲート形成前に、前記浮遊ゲート分離部の寸法を低減する工程をさらに備えた請求項１に記載の方法。
【請求項３】
前記浮遊ゲート分離部の寸法はサブリソグラフィック的寸法にまで低減される請求項２に記載の方法。
【請求項４】
前記浮遊ゲート分離部の寸法は１００ｎｍから４０ｎｍの間に低減される請求項３に記載の方法。
【請求項５】
前記浮遊ゲート分離部の寸法はレジストシュリンクにより低減される請求項２乃至４いずれかに記載の方法。
【請求項６】
前記浮遊ゲート分離部の寸法はトリムプラズマエッチングにより低減される請求項２乃至５いずれかに記載の方法。
【請求項７】
前記浮遊ゲート分離部の寸法は前記浮遊ゲート分離部の等方性オーバエッチングにより低減される請求項２乃至６いずれかに記載の方法。
【請求項８】
前記浮遊ゲート分離部の寸法は位相シフトリソグラフィにより低減される請求項２乃至７いずれかに記載の方法。
【請求項９】
前記浮遊ゲート分離部は窒化物材料を備える請求項１乃至８いずれかに記載の方法。
【請求項１０】
前記浮遊ゲート分離部は少なくとも材料の異なる二層を備える請求項１乃至９いずれかに記載の方法。
【請求項１１】
前記浮遊ゲート形成前に、前記浮遊ゲート分離部直近に複数スペーサを形成する工程をさらに備えた請求項１乃至１０いずれかに記載の方法。
【請求項１２】
平坦な表面を有する基板と、
前記平坦な表面内の前記基板内の絶縁領域と、
各々が部分的に前記絶縁領域と重なり合い、そして、浮遊ゲート材料を備え、前記基板上を第一の方向に延びる少なくとも二つの浮遊ゲートと、
前記二つの浮遊ゲートの間のスリットと、
前記浮遊ゲートの上側の前記平坦な表面に関して横方向に延びる制御ゲートとを備え、
前記第一の方向と、該第一の方向と所定角度を成す第二の方向との両方において、前記浮遊ゲートの少なくとも一つに浮遊ゲート材料の鋭いチップが備えられる浮遊ゲート・制御ゲート結合比を有する複数半導体装置のアレイ。
【請求項１３】
前記スリットはサブリソグラフィック的寸法のスリットである請求項１２に記載の複数半導体装置のアレイ。
【請求項１４】
前記浮遊ゲートの少なくとも一つは平坦な上面を有する請求項１２又は１３に記載の複数半導体装置のアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スリットにより互いに分離された複数の浮遊ゲート（ＦＧ）の組を製造する方法、並びに、その浮遊ゲートを用いた半導体装置に関する。ＦＧは超高密度不揮発性メモリ（ＮＶＭ）の製造に有用である。ＮＶＭの例としてはＥＰＲＯＭ、ＥＥＰＲＯＭそしてフラッシュメモリセルがある。
【背景技術】
【０００２】
ＮＶＭは民生品並びに軍用の電子装置、電子機器、例えば、携帯電話、ラジオ、デジタルカメラ等に幅広く用いられている。これらの電子装置のマーケットではさらなる低電圧化、低消費電力化そして小チップサイズ化が求め続けられている。
【０００３】
フラッシュメモリ又はフラッシュメモリセルは、従来、制御ゲート（ＣＧ）とチャネル領域との間に（又は複数）浮遊ゲートとを有し、ＦＧとＣＧとが薄い誘電体層で分離されているＭＯＳＦＥＴを備える。製造技術が改良されたことによりＦＧサイズ並びにＦＧ間の間隔がサブミクロンスケールまで小さくなってきている。これら装置は基本的に微小ＥＥＰＲＯＭセルであり、酸化物バリアを介して電子（又は正孔）がＦＧに注入される。ＦＧに蓄積された電荷が装置の閾値電圧を変える。このようにしてデータが蓄積される。ＣＧがＦＧを制御する。ＦＧとＣＧの結合比、これはＦＧとＣＧとの領域の重なり具合に関係するが、フラッシュメモリの読み出し/書き込み速度に影響を与える。さらに、結合率が良くなるにつれ、メモリセルに必要な動作電圧が低くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１に見られるように、スタックゲート技術が現代の非常に高密度なＮＶＭセルの製造に用いられている。スタックゲート技術では、ＣＧ２及びＦＧ４が一つの同じパターンニング工程で自己整合的に図１に垂直な方向にエッチングされる。図１はＮＶＭセルのワード線に沿った方向の断面図を示している。図では複数のＦＧ４が互いに間隔を開けて配置され、この方向にＦＧ４が分離されることが示されている。これは、インターポリ誘体（ＩＰＤ）８及びＣＧポリシリコン層の堆積前に底部ポリシリコンゲート（ＦＧ）内にＦＧスリット６をエッチングすることにより達成される。スリット６は紙面平面に垂直な方向に連続した線（長いスリット）、又は、個々の小さなスリット（短いスリット開口）のいずれでもよい。スリット６はＦＧポリシリコン内にエッチングされて隣接ＦＧ４を分離する。スリットのエッチングは非常に真っ直ぐでなければならず、さもないと、異なるＦＧ４間でポリシリコンが短絡することがある。これらポリシリコンの短絡はＮＶＭの信頼性に重大な問題を引き起こす。
【０００５】
不揮発性メモリ（ＮＶＭ）セルにおけるＣＧ２の電位ＶＣＧのＦＧ４の電位ＶＦＧへの影響はＦＧとＣＧの結合率により決まる。
ＶＦＧ  ＝  αＦＧ  ｘ  ＶＣＧ
ＦＧとのＣＧの結合率は
αＦＧ  ＝  ＣＦＧ  ／Ｃｔｏｔ
により決まり、ここで、ＣＦＧをＦＧ４とＣＧ２との間の容量とするとＣｔｏｔはＦＧ４の全容量である。
【０００６】
最大のＦＧとＣＧの結合率を達成するには、ＦＧ４のＣＧ２との間の容量ＣＦＧが最大で且つ又はＦＧ４の全容量が最小でなければならない。
【０００７】
ＦＧとＣＧの結合率を改善する一つの方策はＦＧ４の寸法を大きくもので、つまり、図１のＸ方向におけるＦＧの上側のＣＧの重なり合う面積を大きくして容量ＣＦＧを大きくする。これは、しかし、セルサイズを低減させる能力に限界があり、従って、装置密度改善の妨げとなる。最大密度を得るにはＦＧ４間間隔が最小、即ち、スリット６の幅が最小でなければならない。スリット寸法は、現在、ゲートスタックの製造におけるリソフラフィ工程により限定されている。ポリシリコンＦＧ４を有するＮＶＭの縮小における問題は、隣り合うＦＧ４間の分離部であるスリット６が小さいことにより生じる。スケールが変わってもＦＧ４とＣＧ２との結合係数は一定でなければならないという事実によりこれらスリット６は非常に小さくなる。そして、事実、結合係数が増加しても良いとしても、これにより、必要なプログラム及び消去電圧が低くなるので、電力消費が減少する。結合係数を高くする一つの方法はスリット６の寸法（幅）を小さくすることである。
【０００８】
窒化物（Ｓｉ３Ｎ４）スペーサをＦＧ直近に用いてスリットを小さくすることはＵＳ−６２１４６６７により知られている。この技術では、ＦＧ上部の（比較的厚い）窒化物層内にスリットがエッチングされる。次に、窒化物側壁スペーサが形成される。スペーサを含む窒化物層がＦＧスリットエッチングのためのハードマスクとして機能する。この方法の不利な点は、例えば、（特にドープ）ポリシリコンをエッチングするＨ３ＰＯ４燐酸を用いた窒化物の除去にある。これは、窒化物残留物を残すことと、ＦＧ表面が粗くなるということの間にトレードオフが必要である。両方の状況ともインターポリ誘電体（ＩＰＤ）の信頼性に問題が生じる。
【０００９】
この発明の目的は、浮遊ゲートを互いに分離する間にゲート特性に与えるダメージが少なく、浮遊ゲートが互いに分離された後、隣り合う浮遊ゲート間を短絡させる浮遊ゲート又はゲート材料の残留物が少ない互いに分離された浮遊ゲート半導体装置のアレイを提供することである。
【課題を解決するための手段】
【００１０】
上記目的はこの発明の装置及び方法により達成される。
【００１１】
この発明は、各々が浮遊ゲートを有する複数半導体装置のアレイを基板上に製造する方法であって、最初に、前記基板内に複数絶縁領域を形成し、その後、隣接浮遊ゲート間に分離部が形成される位置において、前記複数絶縁領域上に浮遊ゲート分離部を形成し、前記浮遊ゲート分離部形成後、前記浮遊ゲート分離部の部分間において、前記基板上に複数浮遊ゲートを形成し、その後、隣接浮遊ゲート間にスリットを得るために前記浮遊ゲート分離部を除去する工程を備えた方法を提供する。
【００１２】
この発明は、従来技術に対し、ポリシリコン残留物等の浮遊ゲート材料残留物が少なく、即ち、浮遊ゲート材料による隣接浮遊ゲート間の短絡が少ないという有利な点がある。さらに、従来スリット処理技術に比べてゲート特性が悪くならない。
【００１３】
この発明の方法は、前記浮遊ゲート分離部形成後であって、前記浮遊ゲート形成前に、前記浮遊ゲート分離部の寸法を低減する工程をさらに備えてもよい。このようにして、簡単な方法でより小さいスリットが得られる。前記浮遊ゲート分離部の寸法はサブリソグラフィック的寸法にまで低減されてもよく、ここで、寸法は技術形態及び処理条件に依存する。例えば、９０ｎｍ及びこれを超える世代では、前記浮遊ゲート分離部の寸法は１００ｎｍから４０ｎｍの間に低減されてもよい。
【００１４】
前記浮遊ゲート分離部の寸法をサブリソグラフィック的寸法にまで低減する場合は、最小リソグラフィック臨界寸法より小さいスリットが得られ、これが得られる装置のＦＧ／ＣＧ結合を高める。
【００１５】
前記浮遊ゲート分離部の寸法はレジストシュリンク等のリソグラフィック技術により低減されてもよく、これは、信頼性が高く、大変安価な方法である、位相シフトリソグラフィ技術である。前記浮遊ゲート分離部の寸法はトリムプラズマエッチング又は前記浮遊ゲート分離部の等方性オーバエッチングにより低減されてもよい。オーバエッチングのみが前記浮遊ゲート分離部形成後に行われる。
【００１６】
前記浮遊ゲート分離部は窒化物材料を備えてもよく、これにより、前記浮遊ゲート分離部を除去する時に選択的エッチングが可能となる。前記浮遊ゲート分離部は、例えば、酸化物及び窒化物等の少なくとも材料の異なる二層を備えてもよい。後者の策では、前記浮遊ゲート分離部を除去する時に、高濃度にドープされた浮遊ゲート材料、例えば、高濃度ドープポリシリコンが劣化する問題が少ない。
【００１７】
この発明の方法は、ＮＶＭに用いることができる装置を形成するために、前記浮遊ゲート上部に制御ゲートを形成する工程をさらに備えてもよい。
【００１８】
この発明のある実施形態では、前記浮遊ゲート形成前に、前記浮遊ゲート分離部直近に複数スペーサが形成されてもよい。この方法により、例えば、ポリシリコンである浮遊ゲート材料の鋭いチップがＦＧ内に得られ、これは、ポリ−ポリ（ｐｏｌｙ）消去に有用である。鋭いチップがあるということは、浮遊ゲートの上部の平坦な表面と、この上部表面近傍の浮遊ゲートの直立壁部分とが９０度未満、好ましくは、７０度未満、さらに好ましくは５０度未満の角度を有することを意味する。
【００１９】
前記複数浮遊ゲート形成工程は化学機械研磨により浮遊ゲート材料を除去する工程を備えてもよい。この方法により平坦なＦＧ表面が得られ、これは、このＦＧを用いて形成されるメモリの信頼性にとって効果的である。
【００２０】
この発明の方法は、前記浮遊ゲート分離部除去工程の後に前記複数浮遊ゲートをドーピングする工程をさらに備えてもよい。
【００２１】
この発明は、さらに、平坦な表面を有する基板と、前記平坦な表面内の前記基板内の絶縁領域と、各々が部分的に前記絶縁領域と重なり合い、そして、例えばポリシリコン等の浮遊ゲート材料を備え、前記基板上を第一の方向に延びる少なくとも二つの浮遊ゲートと、前記二つの浮遊ゲートの間のスリットと、前記浮遊ゲートの上側の前記平坦な表面に関して横方向に延びる制御ゲートとを備え、前記第一の方向と、該第一の方向と所定角度を成す第二の方向との両方において、前記浮遊ゲートの少なくとも一つに浮遊ゲート材料の鋭いチップが備えられる浮遊ゲート・制御ゲート結合比を有する複数半導体装置のアレイを提供する。この第二の方向は前記第一の方向と直角であってもよい。鋭いチップがあるということは、浮遊ゲートの上部の平坦な表面と、この上部表面近傍の浮遊ゲートの直立壁部分とが９０度未満、好ましくは、７０度未満、さらに好ましくは５０度未満の角度を有することを意味する。
【００２２】
この発明の複数半導体装置のアレイにおいて、二つの隣接浮遊ゲート間のスリットはサブリソグラフィック的寸法のスリットであってもよい。これは浮遊ゲート・制御ゲート結合比にとって効果的である。
【００２３】
前記浮遊ゲートは平坦な上面を有してもよく、これは、このＦＧを用いて形成されるメモリの信頼性にとって効果的である。
【００２４】
この発明は、さらに、この発明の複数半導体装置のアレイを含む不揮発性メモリを提供する。このメモリは、例えば、フラッシュメモリ又はＥＥＰＲＯＭでもよい。
【００２５】
この発明のその他の特性、特徴並びに効果は、この発明の原理を例を挙げて図示する添付図面と共に以下の詳細な説明により明らかになる。この説明は例を挙げるのみであってこの発明の範囲を限定するものではない。以下に引用される参照図面は添付図面を言及するものである。
【発明を実施するための最良の形態】
【００２６】
この発明は特定の実施形態について特定の図面を参照して説明されるが、この発明はこれらに限定されるものではなく特許請求の範囲のみに限定される。ここに示された各図面は概略的であり限定的なものではない。各図において、図示のためにある要素は誇張され実際のスケール通りには描かれていない。開示及び特許請求の範囲内で文言「備える」が用いられた場合、それは他の要素や工程を除外するものではない。各名詞に関して特別一つであることを述べない場合は複数も含む。
【００２７】
さらに、開示及び特許請求の範囲内での文言「上部」、「下部」、「上側」、「下側」等は開示目的であり、互いの位置関係を意味するものではない。そのように用いられた文言は適切な状況下で交換可能であり、ここに記載するこの発明の実施形態は、ここに記載又は示された以外の方向でも機能しうることが理解されるところである。
【００２８】
この発明において、第一工程で、基板１０が設けられ又は基板内にウェルが設けられる。この発明の各実施形態において、文言「基板」は用いることができる、又は、その上に装置、回路又はエピタキシャル層を設けることができる下部材料又は複数下部材料を含んでも良い。他の代替的な実施形態において、この「基板」は、例えば、ドープされたシリコン、ガリウム砒素（ＧａＡｓ）、ガリウム砒素燐（ＧａＡｓＰ）、ゲルマニウム（Ｇｅ）等の半導体基板、又はシリコンゲルマニウム（ＳｉＧｅ）基板を含んでも良い。「基板」は、ある半導体基板部分に加えて、ＳｉＯ２又はＳｉ３Ｎ４層等の絶縁層を含んでも良い。従って、文言「基板」はシリコン・オン・ガラス、シリコン・オン・サファイア基板も含む。それ故、文言「基板」は、通常、対象となる層や部分の下に横たわる層のための要素を規定するために用いられる。さらに「基板」は、その上に層が形成されるいかなるその他の基部、例えばガラス、金属層等であっても良い。以下に示す処理は主にシリコン処理について開示されるが、当業者であればこの発明が他の半導体材料系を基に実施できることが理解でき、そして当業者であれば以下に開示される誘電、導電材料と同等な適切な材料を選択することができる。
【００２９】
図２に示されるように、このウェル又は基板１０は表面１２を有し、（図１にＸ方向として規定されているように）次々のメモリセルを互いに分離するために、シャロー・トレンチ分離（ＳＴＩ）領域１４又は熱成長フィールド酸化（ＬＯＣＯＳ）領域等の分離領域が設けられている。二つのＳＴＩ又はＬＯＣＯＳ分離領域１４の間に基板１０の残部が活性領域１６を形成する。
【００３０】
ＳＴＩ分離領域１４の形成については、従来のフォトリソグラフィック及び異方性ドライエッチング処理、例えば、Ｃｌ２をエッチャントとして用いた反応性イオンエッチング（ＲＩＥ）処理により、最初に、半導体基板１０内にシャロートレンチを形成してもよい。シャロートレンチは半導体基板１０内に、例えば、約２００ｎｍから６００ｎｍの深さで形成される。フォトレジストパターン除去後、シャロートレンチを確定するために、プラズマ酸素アッシング及び入念なウェト洗浄が行われ、例えば、低圧化学蒸着（ＬＰＣＶＤ）処理又はプラズマ化学蒸着（ＰＥＣＶＤ）処理により、シリコン酸化層が約３００ｎｍから１５００ｎｍの厚みに堆積される。このようにしてシャロートレンチが完全に充填される。シャロートレンチ内部以外のシリコン酸化物が化学機械研磨（ＣＭＰ）処理、又は、適切なエッチャントを用いたＲＩＥ処理により完全に除去され、絶縁物が充填されたＳＴＩ領域１４となる。
【００３１】
採用される処理により、シャロートレンチ分離は活性領域１６直近に形状的に凸凹部分１８を生じさせる。この凸凹部分１８は酸化物をエッチバック（ＨＦディップ）してトレンチ内部の酸化物を活性領域１６と同じ高さにする間に形成される。ＦＧ及びＣＧを備えるメモリスタックがそのような凸凹部分１８を有するＳＴＩ上に堆積されると、ゲート材料、例えば、ポリシリコン層のコンフォーマルな堆積によりその形状がスタック全体に残る。これは不揮発性メモリのさらなる処理においてエッチングに問題を引き起こす。
【００３２】
ＳＴＩ領域１４の代わりにＬＯＣＯＳ領域が用いられる場合は、それらは、最初に窒化シリコン等の耐酸化マスクを形成し、窒化シリコンマスクパターンにより保護されていない半導体基板１０の領域を露出させ、そして、熱酸化処理を通じて形成される。このようにしてＬＯＣＯＳ領域がＳＴＩ領域１４の深さに等しい厚みに形成される。ＬＯＣＯＳ領域形成後、耐酸化マスクが除去される。
【００３３】
ＳＴＩ領域１４は、ＬＯＣＯＳ領域より小さく形成できるという点で、ＬＯＣＯＳ領域より好ましく、セル寸法を小さくでき、従って、セル密度が高くなる。さらに、ＬＯＣＯＳ領域はＳＴＩ領域より凸凹が大きくなり、浮遊ゲート材料の厚みに制約が生じる。そこで、以下の記載では、ＳＴＩ領域１４のみが考慮されるが、この発明は、ＬＯＣＯＳ領域を用いて以下に記載される処理が実行されることも含むことが理解されるべきである。
【００３４】
図２に示されるように、ＳＴＩ領域１４が設けられた基板１０上部に、例えば、二酸化シリコンを備える、例えば、犠牲酸化層２０である絶縁層が形成され、好ましくは、６００°Ｃから１０００°Ｃの間の温度で酸素蒸気雰囲気内で熱的に、約６ｎｍから１５ｎｍの間の厚みに成長される。これとは別に、その場で（ｉｎ―ｓｉｔｕ）蒸気を発生（ＩＳＳＧ）させて行う高速熱酸化（ＲＴＯ）により犠牲酸化層２０を得てもよい。
【００３５】
この発明によれば、図２に示されるＳＴＩ処理後、犠牲浮遊ゲート分離材料の厚い層２２が絶縁犠牲酸化物２０上部に堆積される。この犠牲浮遊ゲート分離材料の層２２は、存在する酸化物（ＳＴＩ１４でもなく犠牲酸化物２０でもない）を如何なる量（又はかなりの量）も除去させずに、選択的に除去できる層である。犠牲浮遊ゲート分離材料の層２２は、例えば、図３に見られるような、窒化物の厚い層でもよい。これとは別に、犠牲浮遊ゲート分離材料の層２２は、例えば、窒化物の厚い層の上に酸化物の厚い層を有する二層であってもよく、この場合、後で酸化物の厚い層を除去するときに窒化物の厚い層が停止層として機能する。この後者のアプローチは、後で説明するように、処理最後での除去に効果がでる。犠牲浮遊ゲート分離材料の厚い層２２は、好ましくは、処理の後段階で形成されるＦＧ３６と同じ厚みとする。
【００３６】
エッチングマスクとしては、好ましくは、例えば、レジスト層を用いてサブリソグラフィック的に大きさが決められたエッチングマスクが形成される。これが犠牲浮遊ゲート分離材料の厚い層２２上部に施され、共通露出工程でレジストをパターンニングするために、（所望パターンに応じて）そのある部分が露出される。続いて、露出されていない部分（又は、用いられるレジストの種類によっては露出されている部分）が、レジストのあるパターンを残して、洗い流され、残留レジスト層により覆われていない層がエッチング除去される。図３に示されるように、浮遊ゲート分離レジスト２４が得られる。浮遊ゲート分離レジスト２４は「標準」フラッシュプロセスにおける同じ機能のスリットマスクを反転したものである。スリットが形成される部位を覆い、他の部位はそのまま残すものがマスクである。浮遊ゲート分離レジスト２４はミニマム・クリティカル・ディメンション（ＣＤ）とすることができる。
【００３７】
レジスト層の現像後、レジストシュリンク（ＵＶベーク）又はレジストアッシング（Ｏ２プラズマによるトリムプラズマエッチング）により浮遊ゲート分離レジスト２４を縮小させてもよい。浮遊ゲート分離レジスト２４が最小ＣＤで現像された場合、縮小後、それはサブリソグラフィック的な大きさを有する。特に、レジストシュリンクは信頼性が有り、大変経済的であり、サブリソグラフィック的な大きさが簡単に得られる。ＣＤは、この技術により、約３０ｎｍから５０ｎｍに削減できる。位相シフトリソグラフィによりさらに小さくできることは言うまでもない。
【００３８】
露出され現像され、そして、場合によっては、縮小された浮遊ゲート分離レジスト２４を用いて犠牲浮遊ゲート分離材料の厚い層２２がエッチングされる。犠牲浮遊ゲート分離材料の厚い層２２が、例えば、窒化物等の一材料を備えている場合は、酸化物上の終点（ＳＴＩ１４及び犠牲酸化物２０）でこの窒化物がエッチングされる。浮遊ゲート分離レジスト２４が剥がされる。浮遊ゲート分離部３２が得られる。この結果が図４に示されている。もし、犠牲浮遊ゲート分離材料の厚い層２２が、例えば、窒化物の厚い層の上に酸化物の厚い層から成る場合は、最初に、浮遊ゲート分離レジスト２４を用いて酸化物がエッチングされ、そして、その後、酸化物１４，２０上の停止層を用いて窒化物がエッチングされる。ここでも、レジスト２４が剥がされる。浮遊ゲート分離部３２が得られる。
【００３９】
浮遊ゲート分離部３２の寸法を低減する他の選択肢では、犠牲浮遊ゲート分離材料の層をエッチングした後、短時間の異方性オーバーエッチングとすることができ、この例では、（即ち、図４の結果の後）窒化物エッチングである。これとは別に、異方性窒化物エッチングの代わりに、さらに、等方性の窒化物エッチングを用いることができる。これにより、窒化物のスロープを真っ直ぐではなくテーパのかかったものとすることができる。このテーパによって異なる浮遊ポリシリコンゲート３６間でポリシリコンが短絡することはない。標準のスリットエッチング（従来技術）では隣り合う浮遊ゲート３６間でのポリシリコンの短絡により信頼性に問題が生じる。
【００４０】
原理的には、窒化物のドライエッチング及び浮遊ゲート分離レジスト２４の剥離の後、短時間、窒化物のウェットエッチング（等方性）が行われてＣＤを削減してもよい。
【００４１】
上記の選択肢はすべてＣＤ削減に用いることができる。これら選択肢は別々に又は組み合わせて行うことができる。位相シフトリソグラフィを除いて、上記ＣＤ削減を行う方法は標準のスリット処理と共に行うことはできない。
【００４２】
浮遊ゲート分離部３２形成中、犠牲浮遊ゲート分離材料、例えば、窒化物の除去が犠牲酸化物２０にダメージを与える。浮遊ゲート分離部３２形成後、犠牲酸化物２０（又は、この酸化物の残留物）を、例えば、ＨＦに浸して除去でき、そして、例えば、成長によりトンネル酸化物３３を設けることができる。
【００４３】
トンネル酸化物３３を得た後の次の工程はＦＧ材料の形成、例えば、図５に示されるようなＦＧポリシリコン３４の堆積である。トンネル酸化物３３の上部及び浮遊ゲート分離部３２の上側に第一のポリシリコン層３４が堆積され、これは後でＦＧ３６を形成する。第一のポリシリコン層３４の堆積は、好ましくは、ＣＶＤ処理で行い、約５０ｎｍから４００ｎｍの間の厚みとする。ポリシリコン層３４のドーピングは、その場で行うか、例えば、シラン雰囲気にアルシン又はフォスフインを加えて堆積中に行うか、又は、例えば、真性ポリシリコン層に砒素、燐又はボロンイオンを加えてイオン注入処理中に行う。
【００４４】
図５に示されるように、ポリシリコンの堆積はウエハ表面形状（並びにＳＴＩ表面形状）に従う。次に、この発明に従って、ポリシリコン層３４が処理され、例えば、研磨され、例えば、ポリシリコン化学機械研磨（ＣＭＰ）により、浮遊ゲート分離部３２と同じ高さにされる。ポリシリコンＣＭＰの後、望ましくない表面形状が除去され、そして、図６に示されるように、ＦＧが形成される。厚い窒化物層のための窒化物、又は、酸化物／窒化物組み合わせ層のための酸化物の例では、このポリシリコンＣＭＰ工程は浮遊ゲート分離部３２の上部材料に対して選択的でなければならない。ポリシリコンＣＭＰ工程により、ＦＧ３６の上部が非常に平坦になり、これはメモリの信頼性にとって効果的である。従来のＦＧポリシリコンでは上部に先鋭な粒界が存在し、これに関わる信頼性の問題（電荷リーク）を伴う。
【００４５】
浮遊ゲート分離部３２が除去される。浮遊ゲート分離部３２の窒化物が、例えば、ウェットエッチングによりエッチング除去される。しかし、これはＦＧ３６の高濃度にドープされたポリシリコンに問題がでることがある。この理由により、窒化物の代わりに、窒化物と酸化物の二重層を用いることができ、通常、これが好ましい。もし、薄い窒化物層と厚い酸化物層を上記厚い窒化物層の代わりに堆積させる場合は、ポリシリコンＣＭＰ工程の後に、最初に、ＨＦを用いたウェットエッチングにより酸化物をエッチング除去でき、これは下側の薄い窒化物層に対して選択的である。これは高濃度ドープＦＧ３６にダメージを与えない。薄い窒化物層は、ＨＦエッチング中、ＳＴＩ酸化物１４を保護する。その後にのみ、薄い窒化物層が、例えば、エッチングにより除去され、これは、窒化物層の薄さを考えると非常に短時間で行われ、従って、ＦＧ材料に対するダメージも小さい。
【００４６】
ウェットエッチングに関わる問題を防ぐほかの方法は浮遊ゲート分離部３２の窒化物をウェット除去した後にのみＦＧポリシリコン３６の注入を行うことである。
【００４７】
浮遊ゲート分離部３２除去後、例えば、窒化物又は酸化物と窒化物とのインターポリ誘電体（ＩＰＤ）３８が、図７に見られるように、形成される。ＩＰＤ３８は、好ましくは、酸化物・窒化物・酸化物（ＯＮＯ）層等の複数の絶縁材料を備え、従来の技術により形成又は成長させることができる。ＯＮＯ層は、好ましくは、二酸化シリコン、窒化シリコン、そして、二酸化シリコンの連続層である。ＯＮＯ層の誘電体の全厚は、通条、約１０ｎｍから５０ｎｍの間である。
【００４８】
ＩＰＤ層３８形成後、ＣＧポリシリコン４０が、図７に見られるように、（好ましくは、その場でドープされ）堆積される。ＣＧポリシリコン４０の堆積はＬＰＣＶＤ処理で行え、約５０ｎｍから４００ｎｍの間の厚みとする。ＣＧポリシリコン層４０のドーピングは、例えば、シラン雰囲気にアルシン又はフォスフイン等の適切なドーパント不純物を加えて、堆積中に、その場で行うか、又は、例えば、真性ポリシリコン層に砒素、燐又はボロン等のドーパントを加えてイオン注入処理を介して行う。
【００４９】
この発明のＮＶＭの形成の最終工程で、ＣＧポリシリコン層４０がパターンニングされ、そして、エッチングされる。これが、図７の断面に垂直な断面に見られるように、メモリのワード線を形成する。これが図８に見られる。
【００５０】
当業者に知られている処理（図には示されていないＭＤＤ、スペーサ、ＨＤＤ、ソース／ドレイン形成、シリサイド化、コンタクト、メタライゼーション等）によりセル形成が終了する。
【００５１】
この発明の他の実施形態では、スペーサ４４が浮遊ゲート分離部３２，例えば、窒化物ライン直近に形成されてもよい。これは図４から開始され、それ以前の工程は第一の実施形態と同じである。スペーサ４４は、例えば、薄い窒化物層を堆積させ、そして、異方性スペーサエッチングを行うことで形成できる。これとは別に、他の材料を用いることもできる。しかし、この材料はＦＧ３６形成後に除去可能でなければならない。スペーサ形成後の結果が図９に示されている。
【００５２】
その後、ＦＧポリシリコン３４が施され、それは第一の実施形態で説明したようにＣＭＰにより平坦化される。ポリシリコンＣＭＰは浮遊ゲート分離部３２の上部層で停止し、その結果が図１０に示されている。ＦＧ３６が形成されている。次の工程は浮遊ゲート分離部３２、例えば、窒化物、そして、スペーサ４４の除去である。これは、例えば、ウェットエッチング（Ｈ３ＰＯ４酸）により行うことができる。スペーサ４４が浮遊ゲート分離部３２、例えば、窒化物と同じ材料で形成されている場合は、それらは同じエッチング工程で除去できる。ＦＧポリシエッチングリコンが高濃度にドープされている場合は、窒化物エッチングによりＦＧポリシリコンが多少エッチングされてしまうかもしれない。これは、窒化物除去後にＦＧポリシリコンを導入する（未ドープポリシリコンをＦＧポリシリコン堆積に用いる）ことにより解消される。ドライエッチングを採用することは困難で、これはより異方性になる傾向があり、そして、スペーサ４４を完全には除去できない傾向があるからである。
【００５３】
スペーサ４４が浮遊ゲートスペーサ３２とは異なる材料で形成される場合、例えば、スペーサ４４の材料が酸化物で、浮遊ゲートスペーサ３２の材料が窒化物の場合、窒化物はドライエッチングで除去できる。酸化物のスペーサ４４はＨＦエッチングで除去できる。このＨＦエッチングはＳＴＩ酸化物１４も部分的に除去するが、これは大きな問題ではない。事実、ＳＴＩ酸化物が幾らか除去されると効果的にもなりえ、何故ならば、後で形成されるＩＰＤ層３８がＦＤポリシリコン３６の下側になり、ＦＤ３６とＣＧ４０との結合が高まるからである。
【００５４】
例えば、窒化物である浮遊ゲートスペーサ３２及びスペーサ４４の除去後、ＦＤ３６内に鋭いポリシリコンチップ４６が得られる。鋭いチップ４６があるということは、ＦＧ３６の上部の平坦な表面と、この上部表面近傍のＦＧ３６の直立壁部分とが９０度未満、好ましくは、７０度未満、さらに好ましくは５０度未満の角度を有することを意味する。そして、ＩＰＤ３８が形成される。このＩＰＤ３８は、例えば、（ＣＶＤ）堆積により形成することができ、これに続いて、ＦＧポリシリコン３６の形状が得られる。ＩＰＤ３８としては、例えば、酸化物・窒化物・酸化物（ＯＮＯ）を用いることができる。ＯＮＯも欠点としては窒化物層内で電荷が捕捉されることであり、これにより、消去効率が落ちることになる。ＩＰＤ３８も熱酸化、又は、熱酸化と酸化物堆積の組み合わせにより形成することができる。熱酸化はポリシリコンチップ４６をさらに鋭くすることができ、電界を強めることができる。この鋭いチップ４６はポリ−ポリ（ｐｏｌｙ）消去が行われるセル・コンセプトでは効果的である。不揮発性メモリにおいて一般的な消去方法はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングである。この方法は比較的高い電圧を必要とするが、これがトランジスタの寸法を変えることはない。消去の他の方法はポリ−ポリ消去であり、スケーラビリティが良くなり、また、低電圧となる。特に、ＦＧ３６とＣＧ４０との間に鋭いチップ４６があると消去効率が高まる。鋭いチップ４６が、消去の間、ＦＧ３６とＣＧ４０との間に高電界を形成する。
【００５５】
ＩＰＤ３８上部にＣＧポリシリコン４０が堆積される。この結果が図１１に示されている。
【００５６】
ＣＧポリシリコン４０の堆積後、当業者に知られるように、ワード線（ＦＧ／ＣＧスタック）がパターンニングされ、そして、トランジスタの残部が処理される。
【００５７】
図８にスタックゲート・コンセプトが示されている（１トランジスタセル）。勿論、この発明のさらに他の実施形態により、（ＷＯ０１／６７５１７で説明されたポリシリコン−ＣＭＰセル・コンセプトのような）２トランジスタセルも形成できる。スタックゲート・コンセプトの代わりにスプリットセル・コンセプトが用いられる場合は、ビット線及びワード線両方向に鋭いポリシリコンチップが形成される。ワード線方向の断面は図３，４，９，１０、そして１１に示されているものと同じである。ビット線方向における、犠牲浮遊ゲート材料の層２２のエッチング及びスペーサ４４の形成後の結果が図１２に示されている。
【００５８】
ＦＧポリシリコンの堆積及びＣＭＰ、並びに、浮遊ゲート３２、スペーサ４４の除去の後にＩＰＤ３８が形成される。この場合もＯＮＯを用いることができるが、選択ゲート（又は制御ゲート）のゲート誘電体がＯＮＯを構成する。この場合、熱酸化によりＦＧ３６及びゲート誘電体上に誘電体絶縁を施すのが好ましい。ＦＧ３６のド−ピングレベルが高いため、これの酸化はシリコン基板１０の酸化より速く、シリコン基板１０の表面１２上よりＦＧ３６上に酸化物が厚く形成される。熱酸化によりポリシリコンチップ４６がさらに鋭くなり、電界が強まる。ここでも、熱酸化と酸化物堆積とを組み合われることもできる。
【００５９】
図１３はスプリットゲートセル完成後（ＨＤＤスペーサ無し）のビット線方向の断面を示す。
【００６０】
この発明の装置のための好ましい実施形態、特定の構成及び構造、並びに、材料が説明されたが、この発明の範囲と精神から外れずに形態及び詳細において色々な変形、変更が可能であることが理解されるところである。
【００６１】
上記実施形態はこの発明を説明するもので限定するものではなく、当業者であれば添付請求項の範囲から外れることなく多くの代替え実施形態を考案できることに留意すべきである。文言「備える」は請求項に記載されている要素又は工程以外の要素又は工程の存在を除外するものではない。
【図面の簡単な説明】
【００６２】
【図１】ワード線に沿った方向の、従来のＮＶＭセルの断面図である。
【図２】分離領域及び犠牲酸化物が設けられた基板の断面図である。
【図３】この発明の第一の実施形態によって、上部に浮遊ゲート分離レジストを有する犠牲浮遊ゲート分離材料の層が形成された後の図２の断面図である。
【図４】この発明のある実施形態による、浮遊ゲート分離材料エッチング、浮遊ゲート分離レジスト剥離、そして、トンネル酸化物形成後の断面図である。
【図５】ＦＧポリシリコン堆積後の図４の断面図である。
【図６】ポリシリコンＣＭＰ後の図５の断面図である。
【図７】ＩＰＤ及びＣＧ形成後の図６の断面図である。
【図８】図７の断面に垂直な断面におけるＦＧ／ＣＧスタックを示す図である。
【図９】この発明の第二の実施形態による浮遊ゲート分離部直近におけるスペーサの形成を断面図で示す図である。
【図１０】ＦＧ形成後の図９の断面図である。
【図１１】ＩＰＤ及びＣＧ形成後の図１０の断面図である。
【図１２】この発明の第三の実施形態による図９の断面図に垂直な断面図である。
【図１３】ＦＧ、ＩＰＤ及びＣＧ形成後の図１２の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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