(57)【要約】ゲート線とデータ線に各々接続されており、行列形態に配列された複数の画素を含む液晶表示装置を駆動する装置を提供する。この駆動装置は、複数の階調電圧を生成する階調電圧生成部、一つの画素行に対する第１画像信号と次の画素行に対する第２画像信号を順次に受信し、第１画像信号と第２画像信号に依存して決められる補正画像信号を選択して、第１画像信号の代わりに出力する画像信号補正部、及び複数の階調電圧の中で画像信号補正部からの補正画像信号に対応する階調電圧を選択し、データ電圧として画素に印加するデータ駆動部を含む。
2006506683.tif 000002
【特許請求の範囲】
【請求項１】
ゲート線とデータ線に各々接続されており、行列の形態に配列された複数の画素を含む液晶表示装置を駆動する装置であって、
複数の階調電圧を生成する階調電圧生成部、
一つの画素行に対する第１画像信号と次の画素行に対する第２画像信号を順次に受信し、前記第１画像信号と前記第２画像信号によって予め決められている補正画像信号を選択し、該補正画像画像信号を出力する画像信号補正部、及び
前記複数の階調電圧の中で前記画像信号補正部からの前記補正画像信号に該当する階調電圧を選択し、データ電圧として前記画素に印加するデータ駆動部
を含む液晶表示装置の駆動装置。
【請求項２】
前記画像信号補正部は、画像信号を記憶するメモリ部を含む、請求項１に記載の液晶表示装置の駆動装置。
【請求項３】
前記画像信号補正部は、前記第１画像信号を前記メモリ部に記憶しておき、前記第２画像信号が入力されたときに、前記メモリ部に記憶されている前記第１画像信号を読み出し、前記第２画像信号を前記メモリ部に記憶する、請求項２に記載の液晶表示装置の駆動装置。
【請求項４】
前記メモリ部は、読取りポートと書き込みポートを備えたデュアルポートメモリを含む、請求項３に記載の液晶表示装置の駆動装置。
【請求項５】
前記画像信号補正部は、前記第１画像信号と前記第２画像信号に依存する補正画像信号を記憶するデータ補正部をさらに含む、請求項２に記載の液晶表示装置の駆動装置。
【請求項６】
前記データ補正部は、ルックアップテーブルである、 請求項５に記載の液晶表示装置の駆動装置。
【請求項７】
前記画像信号補正部は、前記第１画像信号と前記第２画像信号に依存して、前記メモリ部に印加される、前記画像信号の経路を変更するマルチプレクサをさらに含む、請求項２に記載の液晶表示装置の駆動装置。
【請求項８】
前記マルチプレクサは、外部装置から印加される制御信号に応じて前記経路を変更し、前記制御信号は、一つの画素行に対する画像信号の伝送時間と周期が同一な水平同期信号及びデータイネーブル信号に同期する、請求項７に記載の液晶表示装置の駆動装置。
【請求項９】
前記メモリ部は、一対の単一ポートメモリを含み、前記一対の単一ポートメモリは、交互に読取りと書き込み動作を行う、請求項７に記載の液晶表示装置の駆動装置。
【請求項１０】
前記画素はそれぞれ、第１副画素と第２副画素を含み、前記第１及び第２副画素はそれぞれ、前記ゲート線の一つと前記データ線の一つに接続されたスイッチング素子、及び前記スイッチング素子に接続された画素電極を含み、前記第１及び第２副画素は、隣接した他の副画素と容量結合されている、請求項１に記載の液晶表示装置の駆動装置。
【請求項１１】
前記画素は、相互に連接する上の画素と下の画素を含み、前記上の画素の第２画素は、前記下の画素の第１画素と容量結合されており、前記第１副画素と前記第２副画素との画素電極の面積比はa:bであり、前記上の画素への前記第１画像信号に対応するデータ電圧をV１、前記下の画素への前記第２画像信号に対応するデータ電圧をV２、電圧Vに対する透過率をT（V）とし、前記上の画素への画像補正画像信号に対応するデータ電圧をV１´とし、Cを定数とする時、V１´は、
【数１】
2006506683.tif 000014
によって規定される、請求項１０に記載の液晶表示装置の駆動装置。
【請求項１２】
複数のゲート線、前記複数のゲート線と交差する複数のデータ線、前記複数のゲート線の一つと前記複数のデータ線の一つに各々接続されている複数のスイッチング素子、並びに、前記スイッチング素子に接続されている画素電極を含む液晶表示装置の駆動方法において、
第１画素行の画像信号をメモリに書き込むステップ、
第２画素行の画像信号が入力されたときに、前記第１画素行の画像信号を読み出し、前記第２画素行の画像信号を前記メモリに書き込むステップ、
前記第１画素行の画像信号と前記第２画素行の画像信号によって決められる補正画像信号を選択するステップ、及び
前記補正画像信号を前記スイッチング素子を通じて前記画素に印加するステップ
を含む液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
液晶表示装置（LCD）は、携帯が簡便な平板表示装置（FPD）の中で代表的なものである。
液晶表示装置は、電界生成電極と偏光板を有している一対の表示板と、これら表示板間に入っていて、電界生成電極が生成した電界が印加される液晶層を含む。液晶層の分子は、電界方向に平行または、垂直に配列しようとする性質があるので、電界の強さが変化すれば分子の方向も変化する。液晶表示装置は、偏光板を通して液晶層に光を通過させ、液晶分子を再配向させることによって光の偏光を変える。偏光の変化は偏光板によって光の透過率変化として現れるので、これを利用して所望の画像を得る。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
液晶表示装置は、狭い視野角を有しているが、特に、ねじれ配列されたネマチック液晶を含む捩じれネマチック（TN）液晶表示装置は、いろいろな長所を持っているので、広く使用されているが、狭い視野角のため、モニタやTV分野にその範囲を広めることに限界を有している。
液晶表示装置の視野角を改善するために、多重ドメイン、補償フィルムなど多様な技術が開発されている。特に、広視野フィルムともいう補償フィルムを適用すれば、左右方向では他の広視野技術に比べてほとんど遜色がない視野特性を実現できる。しかし、上下方向では階調反転（ノーマリーブラックモード液晶表示装置で階調電圧を上げるによって増加するべき輝度が、むしろ減少したりノーマリーホワイトモード液晶表示装置でその反対に現れる現象）問題が依然として残っている。特に、下側の階調反転は非常に深刻な問題である。
また、多重ドメイン液晶表示装置の場合、正面のガンマ曲線と側面のガンマ曲線が一致しない現象が発生し、通常のTNモード液晶表示装置に比べても左右側面で劣等な視認性を示す。例えば、ドメインを形成するための開口部を備えた垂直配置（PVA）モード液晶表示装置の場合には、側面に向かうに従って全体的に画面が明ルック見え、白色側へ色相が移動する傾向があり、場合によっては高い階調の間の明るさの差がなくなって画面が崩れて見える場合も発生する。
【課題を解決するための手段】
【０００４】
ゲート線とデータ線に各々接続されており、行列の形態に配列された複数の画素を含む液晶表示装置を駆動する装置が提供され、該装置は、複数の階調電圧を生成する階調電圧生成部、一つの画素行に対する第１画像信号と次の画素行に対する第２画像信号を順次に受信し、第１画像信号と第２画像信号によって予め決められている補正画像信号を選択し、該補正画像画像信号を出力する画像信号補正部、及び複数の階調電圧の中で画像信号補正部からの補正画像信号に該当する階調電圧を選択し、データ電圧として画素に印加するデータ駆動部を含む。
好適には、画像信号補正部は、画像信号を記憶するメモリ部を含み、また、画像信号補正部は、第１画像信号をメモリ部に記憶しておき、第２画像信号が入力されたときに、メモリ部に記憶されている第１画像信号を読み出し、第２画像信号をメモリ部に記憶する。
メモリ部は、読取りポートと書き込みポートを備えたデュアルポートメモリを含むことが好ましい。
【０００５】
また、画像信号補正部は、第１画像信号と第２画像信号に依存する補正画像信号を記憶するデータ補正部をさらに含み、また、データ補正部は、ルックアップテーブルであることが好ましい。
画像信号補正部は、また、第１画像信号と第２画像信号に依存して、メモリ部に印加される画像信号の経路を変更するマルチプレクサをさらに含み、該マルチプレクサは、外部装置から印加される制御信号に応じて経路を変更し、制御信号は、一つの画素行に対する画像信号の伝送時間と周期が同一な水平同期信号及びデータイネーブル信号に同期することが好ましい。
メモリ部は、一対の単一ポートメモリを含み、前記一対の単一ポートメモリは、交互に読取りと書き込み動作を行うことが好ましい。
【０００６】
好適には、画素はそれぞれ、第１副画素と第２副画素を含み、第１及び第２副画素はそれぞれ、ゲート線の一つとデータ線の一つに接続されたスイッチング素子、及びスイッチング素子に接続された画素電極を含み、第１及び第２副画素は、隣接した他の副画素と容量結合されている。
画素は、相互に連接する上の画素と下の画素を含み、上の画素の第２画素は、下の画素の第１画素と容量結合されており、第１副画素と前記第２副画素との画素電極の面積比はa:bであり、上の画素への第１画像信号に対応するデータ電圧をV１、下の画素への前記第２画像信号に対応するデータ電圧をV２、電圧Vに対する透過率をT（V）とし、上の画素への画像補正画像信号に対応するデータ電圧をV１´とし、Cを定数とすると、V１´は、
【数１】
2006506683.tif 000003
によって表される。
【０００７】
本発明はまた、複数のゲート線、該複数のゲート線と交差する複数のデータ線、複数のゲート線の一つと前記複数のデータ線の一つに各々接続されている複数のスイッチング素子、並びに、前記スイッチング素子に接続されている画素電極を含む液晶表示装置の駆動方法を提供し、該方法は、第１画素行の画像信号をメモリに書き込むステップ、第２画素行の画像信号が入力されたときに、第１画素行の画像信号を読み出し、第２画素行の画像信号をメモリに書き込むステップ、第１画素行の画像信号と第２画素行の画像信号によって決められる補正画像信号を選択するステップ、及び補正画像信号をスイッチング素子を通じて画素に印加するステップを含んでいる。
【発明の効果】
【０００８】
このような本発明の動作によって現在画像信号と以前画像信号に基づいて新たな補正画像信号を生成し、データ駆動部に印加するので、上下画素間の画像差によって現れる同じ行の画素間の明るさの差を補償することができる。
このように、現在画像信号と以前画像信号に基づき、以前行に対する新たな補正画像信号を生成し、これは特に、画素間で容量結合された構造の液晶表示装置に有用である。
それによって、上下画素間のデータ電圧差によって発生する輝度差を補償するので、液晶表示装置の画質を改善する。
【発明を実施するための最良の形態】
【０００９】
添付した図面を参照して、本発明の実施例について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は、様々な形態に実現でき、ここで説明する実施例に限定されない。
図面で複数の層及び領域を明確に表現するために厚さを拡大して示した。明細書全体にわたって類似な部分については同一な図面符号を付けた。層、膜、領域、板などの部分が他の部分"上に"あるとする時、これは他の部分の"すぐ上に"ある場合だけでなく、その中間に他の部分がある場合も含む。逆に、その以外の部分が他の部分の"すぐ上に"あるとする時には中間に他の部分がないことを意味する。
【００１０】
次に、本発明の実施例による液晶表示装置及びその駆動方法について添付した図面を参照して詳細に説明する。
図１は、本発明の一つの実施例による液晶表示装置のブロック図であり、図２Ａは、本発明の一つの実施例による液晶表示装置で液晶表示板アセンブリの等価回路図であり、図２Ｂは、本発明の他の実施例による液晶表示装置で液晶表示板アセンブリの等価回路図であり、図３は、本発明の一つの実施例による液晶表示装置で一つの副画素の等価回路図である。
図１に示したように、本発明による液晶表示装置は、液晶表示板アセンブリ３００、該アセンブリ３００に接続されたゲート駆動部４００とデータ駆動部５００、ゲート駆動部４００に接続された駆動電圧生成部７００、データ駆動部５００に接続された階調電圧生成部８００、及びこれらを制御する信号制御部６００を含む。
【００１１】
図１、図２Ａ及び２Ｂを参考にすれば、液晶表示板アセンブリ３００は、複数の表示信号線G１-Gn、D１-Dm、SLとこれらに接続されていて、ほぼ行列（マトリクス）の形態に配列されている複数の画素を含む。
表示信号線は、ゲート信号 （"走査信号"とも言う）を伝達する複数のゲート線G１-Gnとデータ信号を伝達するデータ線D１-Dmを含む。ゲート線G１-Gnは、ほぼ行方向へ伸びていて、互いにほぼ平行でなり、データ線D１-Dmはほぼ列方向に伸びていてこれも、互いにほぼ平行でなる。
表示信号線はまた、共通電圧Vcomなどの所定の電圧が印加される、ゲート線G１-Gnの間及びが疎の間に位置する複数の維持（ストレージ）電極線SLを含む。各維持電極線SLは、ゲート線G１-Gnの間及び画素の間に位置し、ほぼ行方向へ伸びていて、互いにほぼ平行でなる。この維持電極線SLは省略されることもできる。
【００１２】
一つの画素は、一つのゲート線と一つのデータ線によって画定されるが、例えば画素（i、j）（i=１、２、．．．、n、j=１、２、．．．、m）ならば、i番目ゲート線G）とj番目データ線Djに接続されている画素を意味する。
図２Ａ及び２Ｂに図示したように、各画素Pi,jは、一対の副画素P1i,j、P2i,jで構成されて、各副画素P1i,j、P2i,jは、ゲート線Giとデータ線Djに接続されたスイッチング素子Q１、Q２とこれに接続された液晶キャパシタCLC１、CLC２及びストレージキャパシタCST１、CST２を含む。ストレージキャパシタCST１、CST２は、省略することができ、その場合、維持電極線SLも不要である。
スイッチング素子Q１、Q２は、薄膜トランジスタなど三端子素子であり、ゲート線G１-Gnの一つに接続されている制御端子、データ線D１-Dmの一つに接続されている入力端子、及び液晶キャパシタCLC１、CLC２及びストレージキャパシタCST１、CST２に接続されている出力端子を有している。
液晶キャパシタCLC１、CLC２は、スイッチング素子Q１、Q２と共通電圧Vcomの間に、ストレージキャパシタCST１、CST２は、スイッチング素子Q１、Q２と維持電極線SLの間に接続されている。維持電極線SLがない場合、ストレージキャパシタCST１、CST２は隣接したゲート線に接続される。
【００１３】
平面的な配列から見る時、隣接したゲート線と、維持電極線SLと、隣接した二つのデータ線によって区画される一つの領域に一つの副画素が割当されていて、副画素は、行列の形態に配列されている。言い換えると、隣接した副画素行の間には、ゲート線と維持電極線SLのうちのいずれか一つが配置されていて、隣接した副画素列の間には一つのデータ線が配置されている。副画素の行数はゲート線数の２倍であるが、副画素の列数はデータ線数とほとんど同一であるので、今後、"副画素列"と"画素列"は同一な意味として使用する。
各画素Pi,jの副画素P1i,j、P2i,jは、ゲート線Giに対して互いに反対側に位置する。各副画素行の副画素は、全て同一なゲート線に接続されており、一つのゲート線の両側に隣接した副画素行の副画素は、全てそのゲート線に接続されている。例えば、i番目ゲート線Giのすぐ上下に位置した二つの副画素行の副画素は、全てI番目ゲート線Giに接続されている。従って、本明細書でi番目画素行というと、i番目ゲート線Giに接続された二つの副画素行を共に意味する。
これとは異なって、各画素Pi,jの副画素P1i,j、P2i,jは、データ線Djに対して同じ方向に位置する。一つのゲート線に接続された画素の副画素は、全て該データ線に対して同じ方向に位置する。
【００１４】
図２Ａの場合には、一つのデータ線に接続された画素の副画素は、全て該データ線に対して同じ方向に位置する。図２Ａには、副画素が当該データ線の右側に位置するが、その反対の場合もある。
反面、図２Ｂの場合には、一つのデータ線に接続された複数の画素の一部画素の副画素は、該データ線の一つの側に位置し、他の一部の画素の副画素は、その反対側に位置する。これを言い換えれば、一つの副画素列の一部の副画素は、その左側に位置したデータ線に接続されており、残りの副画素は、その右側に位置したデータ線に接続されている。
図２Ｂでは、データ線に関して画素の相対位置が交互に変わるように画素が配列されている。例えば、j番目データ線Djに接続された複数の画素の中で画素Pi,jの副画素P1i,j、P2i,jは、該データ線Djの右側に位置し、画素Pi+1,jの副画素P1i+1,j、P2i+1,jは左側に位置する。
【００１５】
本発明の他の実施例によれば、画素２つ以上を単位としてデータ線に関しての位置が交互に変わるように画素が配列される。
各画素Pi,jの上及び下の副画素P1i,j、P2i,jは、各々上下に隣接した副画素行の副画素と結合キャパシタCppに接続されている。図２Ａ及び２Ｂでは、１つの画素列の各副画素が、該画素列における隣接した副画素と結合されている。例えば、画素Pi,jの上側の副画素P1i,jは、画素Pi-1,jの下側の副画素P2i-1,jとに容量結合されており、画素Pi,jの下側の副画素P2i,jは、その下側の画素Pi+1,jの上側の副画素P1i+1,jと容量結合されている。このような同一画素列の副画素間での容量結合を、今後は"同列結合"という。
本発明の他の実施例によれば、異なる副画素列における画素が容量結合しており、今後、これを"異列結合"という。
【００１６】
一方、液晶表示板アセンブリ３００を構造的に見れば、図３のように概略的に示すことができる。便宜上、図３には一つの副画素だけを示した。
図３に示したように、液晶表示板アセンブリ３００は、互いに対向する下部表示板１００と上部表示板２００及び両者の液晶層３を含む。下部表示板１００には、ゲート線Gi及びデータ線Djとスイッチング素子Q１及びストレージキャパシタCSTが備わっている。液晶キャパシタCLCは、下部表示板１００の画素電極１９０と上部表示板２００の共通電極２７０を二つの端子にして、二つの電極１９０、２７０の間の液晶層３は誘電体として機能する。
画素電極１９０は、スイッチング素子Q１に接続され、共通電極２７０は、上部表示板２００の全面に形成されていて共通電圧Vcomに接続される。
【００１７】
ここで液晶分子は、画素電極１９０と共通電極２７０が生成する電場の変化によってその配列を変え、そのために液晶層３を通過する光の偏光が変化する。このような偏光の変化は、表示板１００、２００に付着された少なくとも一つの偏光子（図示せず）によって光の透過率変化に現れる。
画素電極１９０は、維持電極線SLと重なってストレージキャパシタCSTを構成し、隣接する画素電極と結合キャパシタCppによって接続されている。また、画素電極１９０及び共通電極２７０の少なくとも一方が複数の切開部を有したり電極上に突起が形成され、この場合、視野角が向上できる。
【００１８】
図３は、スイッチング素子の例としてMOSトランジスタを示していて、このMOSトランジスタは、実際工程で非晶質シリコンまたは、多結晶シリコンをチャネル層とする薄膜トランジスタに実現される。したがって、下部表示板１００を"薄膜トランジスタ表示板（TFTアレイパネル）"という。
図３とは違って、共通電極２７０が下部表示板１００に備わる場合もあり、この時には二つの電極１９０、２７０が全て線状または棒形に作られる。
一方、色表示を実現するためには、各画素が色相を表示できるようにすべきであるが、これは、各画素電極１９０に対応する領域に赤色、緑色、または青色の色フィルタ２３０を備えることによって可能である。図３において、色フィルタ２３０は、主に上部表示板２００の該当する領域に形成されるので、上部表示板２００を"色フィルタ表示板"という。しかし、下部表示板１００の画素電極１９０上のまたは下に色フィルタ２３０を形成することもできる。
【００１９】
図４〜図５Ｂを参照して、本発明の一つの実施例による液晶表示装置の液晶表示板アセンブリ３００を詳細に説明する。
図４は、本発明の一つの実施例による液晶表示板アセンブリの配置図であり、図５Ａは、図４の液晶表示板アセンブリのＶA-ＶA´線による断面図であり、図５Ｂは、図４の液晶表示板アセンブリの薄膜トランジスタ表示板のＶB-ＶB´線による断面図である。
本実施例による液晶表示装置は、薄膜トランジスタ表示板１００、色フィルタ表示板２００、そしてこれらの間に入っている液晶層３を含む。
【００２０】
薄膜トランジスタ表示板１００は、透明なガラスなどに作られた絶縁基板１１０上に形成されている複数のゲート線１２１と複数の維持電極線１３１を含む。各ゲート線１２１は、主に行方向へ伸びていて、ゲート電極１２４を構成する複数の拡張部を含む。維持電極線１３１は、ゲート線１２１とほぼ平行で、複数の分岐線を有することもできる。
ゲート線１２１及び維持電極線１３１は、AlとAl合金などのAl系金属、AgとAg合金などのAg系金属、MoとMo合金などのMo系金属、Cr、Ti、Taなどに作られる。これらは、物理的性質が異なる二つの膜、つまり、下部膜とその上の上部膜を含むことができる。上部膜は、ゲート線１２１と維持電極線１３１の信号遅延や電圧降下を減らすことができるように低い抵抗の金属、例えば、Al系金属または、Ag系金属から作られる。これとは異なって、下部膜は、他の物質、特に、ITOやIZOとの物理的、化学的、電気的接触特性に優れた物質、例えばTi、Ta、Cr、Mo系金属などで作られる。下部膜と上部膜の組み合わせの例としてはCr/Al-Nd合金がある。
【００２１】
ゲート線１２１と維持電極線１３１の側面は、傾いていて、水平面に対する傾斜角は、３０゜〜８０゜であることが好ましい。
ゲート線１２１と維持電極線１３１上には、窒化珪素（SiNX）などから作られたゲート絶縁膜１４０が形成されている。
ゲート絶縁膜１４０上には、水素化非晶質シリコン（a-Si：Ｈ）から作られた複数の線状及び島状半導体１５１、１５７が形成されている。線状半導体１５１は、主に列方向に伸びていて、ゲート電極１２４に向かって伸びて出た複数の突出部を含む。各突出部は中央部１５３、中央部１５３に対して反対側に位置した一対のチャネル部１５４a、１５４b、及びチャネル部１５４a、１５４bと接続されている外側部１５５a、１５５bを含む。
【００２２】
半導体１５１、１５７の上には、シリサイドまたは、燐などのN型不純物が高濃度にドーピングされている水素化非晶質珪素などの物質から作られた複数の線状及び島状のオーミック接触部材１６１、１６５a、１６５b、１６７が形成されている。
半導体１５１、１５７とオーミック接触部材１６１、１６５a、１６５b、１６７の側面もテーパ構造を有して傾斜角は３０゜〜８０゜範囲である。
接触部材１６１、１６５a、１６５b、１６７上には複数のデータ線１７１、複数対のドレイン電極１７５a、１７５b及び複数の結合部材１７７が形成されている。
各データ線１７１は、線状半導体１５１に沿って主に列方向に伸びていて、その分岐がゲート電極１２４上に伸びて出て、複数のソース電極１７３をなす。各対のドレイン電極１７５a、１７５bは、ソース電極１７３に対して互いに対向していて、ゲート電極１２４から上下に伸びている。
ゲート電極１２４、ソース電極１７３及びドレイン電極１７５a、１７５bは、チャネル部１５４a、１５４bと共に薄膜トランジスタを構成する。
【００２３】
結合部材１７７は、主に行方向へ伸びていて維持電極線１３１と一部重なっている。
データ線１７１、ドレイン電極１７５a、１７５b及び結合部材１７７は、Al系金属、Ag系金属、Mo系金属、Cr、Ti、Taなどの物質から作られ、多重層に構成できる。
ゲート線１２１と同様に、データ線１７１、ドレイン電極１７５a、１７５b及び結合部材１７７の側面は、３０゜〜８０゜の傾斜角を有することができる。
ここで、オーミック接触部材１６１、１６５a、１６５b、１６７は、半導体１５１、１５７とその上のデータ線１７１、ドレイン電極１７５a、１７５b及び結合電極１７７の間にだけ存在する。
【００２４】
線状及び島状半導体１５１、１５７は、データ線１７１、ドレイン電極１７５a、１７５b、結合部材１７７に覆われないチャネル部１５４a、１５４bを除けば、データ線１７１、ドレイン電極１７５a、１７５b、結合部材１７７及びその下部のオーミック接触部材１６１、１６５a、１６５b、１６７と実質的に同一な平面模様を有する。特に、島状半導体１５７、ストレージキャパシタ用導電体１７７及び島状オーミック接触部材１６７は、実質的に同一な平面形態を有している。
しかし、線状及び島状半導体１５１、１５７は、データ線１７１、ドレイン電極１７５a、１７５b及び結合電極１７７が同一な平面模様を有しないこともある。例えば、線状半導体１５１は、チャネル部１５４a、１５４bを除いて全て省略される事も出来る。また、線状半導体１５１は、ゲート線１２１とデータ線１７１の効果的な電気的絶縁のために、これらと交差する部分にも存在できる。
【００２５】
データ線１７１、ドレイン電極１７５a、１７５b、結合電極１７７、並びに半導体１５１、１５７のチャンネル部１５４a、１５４b上には、窒化珪素などの無機絶縁物や樹脂などの有機絶縁物から作られた保護膜１８０が形成されている。
保護膜１８０は、ドレイン電極１７５a、１７５bと結合電極１７７の端部を各々露出する複数の接触孔１８３a、１８３b、１８５と、データ線１７１の端部を露出する接触孔１８２を有している。ゲート絶縁膜１４０と保護膜１８０は、ゲート線１２１の端部を露出する接触孔１８１を有している。
保護膜１８０の上には、複数対の画素電極１９０a、１９０bと複数の接触補助部材９１、９２が形成されている。画素電極１９０a、１９０bと接触補助部材９１、９２は、ITOまたは、IZOなどの透明導電物質または、反射性金属から作られる。
【００２６】
各対の画素電極１９０a、１９０bは、接触孔１８３a、１８３bを通じてドレイン電極１７５a、１７５bと各々接続されている、上の画素電極１９０aと下の画素電極１９０bを含む。下の画素電極１９０bは、接触孔１８５を通じて結合部材１７７と接続されており、上の画素電極１９０aは、結合部材１７７と重なっていて、上の画素の下の画素電極１９０bと下の画素の上の画素電極１９０aが容量結合される。また、上の画素の下の画素電極１９０bと下の画素の上の画素電極１９０aは、維持電極線１３１を中心に反対方向に位置し、維持電極線１３１と重なってストレージキャパシタを構成する。
一方、下の画素電極１９０bは、概して行方向に長く伸びている一つの線状切開部８１を有していて、行方向に伸びた少なくとも一つの切開部をさらに含む。上の画素電極１９０aは、列方向に伸びた少なくとも一つの切開部を備えることができる。上の画素電極１９０aが上下の画素電極１９０a、１９０bの総面積の１０％〜５０％になることが好ましく、特に、２０〜３０％であることが好ましい。
【００２７】
接触補助部材９１、９２は、接触孔１８１、１８２を通じてゲート線１２１及びデータ線１７１の露出された端部と各々接続されているが、これらはゲート線１２１及びデータ線１７１の露出部分を保護して、外部装置との物理的、電気的接触性を高めるためのものであり、必須なものはない。
接触補助部材９１、９２を含む領域を除いた薄膜トランジスタ表示板１００前面には、配向膜１１が形成されている。
図４及び図５Ａを参考すれば、色フィルタ表示板２００は、透明なガラスなどから作られた絶縁基板２１０上に形成されているブラックマトリックス２２０を含む。ブラックマトリックス２２０は、複数の開口部を有し、この開口部には、複数の赤、緑、青色の色フィルタ２３０が形成されている。色フィルタ２３０上には、オーバーコート膜２５０が形成されており、オーバーコート膜２５０上には、ITO、TZOなどの透明な導電物質から作られた共通電極２７０が形成されている。
【００２８】
共通電極２７０は、複数対の切開部を含み、各対には、三つの線状切開部２７１〜２７３が含まれる。各対の切開部２７１〜２７３は、列方向に長く伸びている一つの縦切開部２７１と行方向に伸びている二つの横切開部２７２、２７３を含む。縦切開部２７１は、上の画素電極１９０aを左右に二つの副領域に区画し、横切開部２７２、２７３は、下の画素電極１９０bの切開部８１に対して対称して配置されている。切開部２７２、８１、２７３は、下の画素電極１９０bを上下に４等分する。一対の切開部８１、２７１、２７２、２７３によって区画された副領域各々は、四角型をなして、その二つの長辺は、ゲート線１２１または、データ線１７１に対して平行になる。
画素電極１９０a、１９０bと共通電極２７０の切開部８１、２７１、２７２、２７３は、位置が互いに変えることができる。つまり、行方向の切開部８１は、上の画素１９０aに位置し、列方向の切開部２７１−２７３は、下の画素１９０bに位置することができる。
共通電極２７０上には、配向膜２１が形成されている。
【００２９】
二つの表示板１１０、２１０の外側面には、各々偏光板１２、２２が付着されている。この時、これら偏光板１２、２２の偏光軸は、ゲート線１２１またはデータ線１７１と実質的に直交又は平行に配置される。
液晶層３の液晶分子は、電界が供給されていないときは、表示板１００及び２００の表面に水平配向または直交配向されるが、直交配向されるのが広視野角のために好ましい。
切開部８１、２７１、２７２、２７３のうちの少なくとも一つは、保護膜１８０上に形成される突起に置き換えることができる。
結合電極１７７は、ゲート線１２１と同一層に形成されることができるが、この場合には、維持電極線１３１が結合電極１７７と接触しないように留意する必要がある。
【００３０】
再び図１を参考にすれば、駆動電圧生成部７００は、スイッチング素子Q１、Q２を導通させるゲートオン電圧Vonと、スイッチング素子Q１、Q２を遮断させるゲートオフ電圧Voffなどを生成する。
階調電圧生成部８００は、画素の透過率に関する二組の複数の階調電圧を生成する。一組の階調電圧は、共通電圧Vcomに対して正の値を有し、他の一組の階調電圧は、共通電圧Vcomに対して負の値を有する。
ゲート駆動部４００は、スキャン駆動部ともいい、液晶表示板アセンブリ３００のゲート線G１-Gnに接続され、駆動電圧生成部７００からのゲートオン電圧Vonとゲートオフ電圧Voffの組み合わせからなるゲート信号をゲート線G１-Gnに印加する。
データ駆動部５００は、ソース駆動部ともいい、液晶表示板アセンブリ３００のデータ線D１-Dmに接続され、階調電圧生成部８００からの階調電圧を選択し、データ信号としてデータ線D１-Dmに印加する。
信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などの動作を制御する。
【００３１】
このような液晶表示装置の動作を詳細に説明する。
信号制御部６００は、外部のグラフィック制御機（図示せず）からRGB画像信号R、G、B及びその表示を制御する入力制御信号、例えば、垂直同期信号Vsyncと水平同期信号Hsync、メインクロックCLK、データイネーブル信号DEなどが提供される。信号制御部６００は、入力制御信号に基づいてゲート制御信号CONT１及びデータ制御信号CONT２を生成し、画像信号R、G、Bを液晶表示板アセンブリ３００の動作条件に合うように適切に処理した後、ゲート制御信号CONT１をゲート駆動部４００に供給し、データ制御信号CONT２と処理した画像信号R´、G´、B´をデータ駆動部５００に供給する。
ゲート制御信号CONT１は、１フレームの開始を知らせる垂直同期開始信号STV、ゲートオン電圧Vonの出力時期を制御するゲートクロック信号CPV及びゲートオン電圧Vonの持続時間を規定する出力イネーブル信号OEなどを含む。データ制御信号CONT２は、水平周期の開始を知らせる水平同期開始信号STH、データ線D１-Dmに該当するデータ電圧を印加するように指示するロード信号LOAD、共通電圧Vcomに対するデータ電圧の極性を反転させる反転制御信号RVS及びデータクロック信号HCLKなどを含む。
【００３２】
データ駆動部５００は、信号制御部６００からのデータ制御信号CONT２に応答して、信号制御部６００からの１画素行の画像データR´、G´、B´のパケットを順次に受信し、これら画像データを、階調電圧生成部８００からの階調電圧から選択されたアナログデータ電圧に変換し、得られたデータ電圧をデータ線D１-Dmに印加する。
ゲート駆動部４００は、信号制御部６００からのゲート制御信号CONT１に応答してゲートオン電圧Vonをゲート線G１-Gnに印加し、ゲート線G１-Gnに接続されたスイッチング素子Q１、Q２を導通させる。
それによって、導通したスイッチング素子Q１、Q２を通じて対応する画素に該当するデータ電圧が印加される。
【００３３】
画素に印加されたデータ電圧と共通電圧Vcomの差は、液晶キャパシタCLC１、CLC２の充電電圧、つまり、画素電圧として現れる。液晶分子は、画素電圧の大きさによってその方向を異ならせ、それによって、液晶キャパシタCLC１、CLC２を通過した光の偏光が決定される。偏光子１１、２２は、決定された光の偏光を光の透過率に変換する。
水平同期信号、データイネーブル信号DE、及びゲートクロック信号CPVの１周期に等しい１水平期間（１H）の１画素行の走査が終了すると、次の画素行が走査される。このような方式で繰り返すことによって、１フレームの間、全てのゲート線G１-Gnに対して順次にゲートオン電圧Vonを印加し、全ての画素にデータ信号を印加する。１フレームが終わると、次のフレームが始まり、画素各々に印加されるデータ電圧の極性が以前フレームでの極性と反対になるように、データ駆動部５００に印加される反転制御信号RVSの状態が制御される（"フレーム反転"）。この時、１フレーム内でも反転制御信号RVSの特性によって、一つのデータ線を通じて流れるデータ電圧の極性を変更させたり（“ライン反転”）、１つのパケット毎に印加されるデータ電圧の極性を変更させることができる（“ドット反転”）。
【００３４】
一方、ある画素Pi,jに対するデータ電圧と共通電圧Vcomとの差[以下、特別の理由がない限り共通電圧Vcomを０に仮定して、"データ電圧"と称する]をdijとして、その画素Pi,jの上及び下の副画素P1i,j、P2i,jの液晶キャパシタCLC１、CLC２に充電される電圧（以下、"画素電圧"）を各々V(P1i,j)、V(P2i,j)とする時、次のような関係式が成立する。
【数２】
2006506683.tif 000004
式１及び２において、CLC２、CST２は、下側の副画素P2i,jの液晶キャパシタ及びストレージキャパシタの静電容量であり、Cppは、結合キャパシタの静電容量であり、d'i+1jは、前フレームで副画素P1i+1,jに印加されたデータ電圧を意味する。便宜上、データ線D１-Dmの配線抵抗や信号遅延は無視する。
【００３５】
di+1jとd'i+1jは互いに反対極性であるので
【数３】
2006506683.tif 000005
が成立する。
di+1jがd'i+1jと同一極性であれば、Δdi+1jの極性がdijと同一なので、
【数４】
2006506683.tif 000006
が成り立つ。
ドット反転または、ライン反転の場合のように、di+1jがdijと反対極性であれば、Δdi+1jの極性がdijと反対であるので、つまり、−Δdi+1jの極性がdijの極性と同一なので、
【数５】
2006506683.tif 000007
式（４）と（５）によれば、結合キャパシタCppに接続された二つの副画素の極性が同一であれば、下側の副画素P2i,jに上側の副画素P1i,jより高い電圧が充電され、これと反対に極性が互いに反対である場合には、下側の副画素P2i,jに上側の副画素P1i,jより低い電圧が充電される。
【００３６】
結局、隣接した二つの画素行に印加されるデータ電圧の極性が同一であれば、上側の画素の下側の副画素に充電される画素電圧が高まり、逆に極性が異なれば低くなり、一つの画素の上側の副画素と下側の副画素に各々充電される画素電圧に差が発生する。
一方、画素Pi,jの下側の副画素P2jに充電される画素電圧は、図２に示すように、下画素Pi,j+１に対する前フレームと現在フレームのデータ差電圧の大きさと関連がある。
理解を容易にするために、停止画像を想定する。停止画像である場合、前フレームのデータ電圧の絶対値が、現在フレームのデータ電圧の絶対値と同一である。フレーム反転を考慮すれば、d'+1j＝−di+1jであるので、
【数６】
2006506683.tif 000008
になる。
式（６）から、ある画素行の画素に全て同一なデータ電圧が印加されると仮定しても、該画素行の画素の画素電圧は、その次の画素行に印加されるデータ電圧の大きさに依存することが分かる。
特に、下の画素行における画素電圧の偏差が大きい場合には、上の画素行における画素電圧の偏差が大きくなる。
【００３７】
一方、ある副画素に充電された電圧がVである時、その副画素の透過率をT（V）で示す。T（V）は、製品ごとに変動し、ノーマリーブラックモードの場合、図６のような特性を示す。画素各々の上側の副画素と下側の副画素の面積比をa:bに仮定する。
すると、画素Pi,jの明るさTijは、
【数７】
2006506683.tif 000009
により与えられ、式（１）と式（６）から
【数８】
2006506683.tif 000010
となる。
式（８）から分かるように、下の画素行に対するデータ電圧の大きさの偏差が画素別に大きくなると、上の画素行の画素の透過率の差も大きくなる。
【００３８】
本発明の実施例では、下行の画素に供給されるデータ電圧と等しいデータ電圧が印加される場合の画素の透過率が、下行の画素に供給されるデータ電圧と異なるデータ電圧が印加される場合の透過率と同一になるように、該画素に印加される画像信号を補正する。
例えば停止画像とする。
i番目画素行のj番目画素とその下の画素に同一なデータ電圧が印加されれば、ドット反転の場合、上下の画素の極性が反対であるので、dij＝−di+1jであり、一方、上下の画素の極性が同一ならばdij＝di+1jであるので、以下の式が成立する。
【数９】
2006506683.tif 000011
便宜上、添字jを全て省略し、diの補正電圧をdicとする。補正された透過率は、以下の式で表される。
【数１０】
2006506683.tif 000012
式（９）と式（１０）から、以下の式が得られる。
【数１１】
2006506683.tif 000013
電圧対透過率（V-T）特性は決められているので、式（１１）から、ある画素の補正データ電圧dicは、その画素のデータ電圧diとその下の画素のデータ電圧di+1から求められる。もちろん動画像に対しても前フレームのデータ電圧の値と現在フレームのデータ電圧の値が同一であると仮定すれば、同様に適用できる。
【００３９】
このような動作をするための構造について、図７を参考に詳細に説明する。
図７は、本発明の一つの実施例による画素電圧補正部のブロック図である。
図７に示したように、画素電圧補正部は、一つの行の画素に対する画像信号R、G、Bを記憶する赤色（R）、緑色（G）、そして、青色（B）用メモリ６２１〜６２３、メモリ６２１〜６２３に接続されているメモリ書込み制御部６１０及びメモリ読取り制御部６３０と、画像信号R、G、Bを受信し、メモリ読取り制御部６３０に接続されているデータ補正部６４０を含む。
メモリ６２１〜６２３各々は、読取り・書き込みが同時に可能な二重ポートメモリとして、メモリ書込み制御部６１０とメモリ読取り制御部６３０に接続されたアドレス端子とデータ端子を備えており、一つの行の画素に対する画像信号R、G、Bを記憶できる。
【００４０】
メモリ書込み制御部６１０は、画像信号R、G、Bを受信し、一行分づつメモリ６２１〜６２３の該当するアドレスに書き込む。
メモリ読取り制御部６３０は、メモリ６２１〜６２３各々に記憶された一つの行の画素に対する画像信号R、G、Bを読み出し、データ補正部６４０に伝達する。
データ補正部６４０は、メモリ読取り制御部６３０からの画像信号R、G、Bを現在入力される一つの行の画像信号R、G、Bと比較した後、先に説明した方式で決定された補正画像信号が記憶されているルックアップテーブルから該当する補正画像信号R´、G´、B´を検索し、データ駆動部５００に供給する。
本発明の実施例において、このような構造を有する画素電圧補正部は、信号制御部６００に内蔵されているが、信号制御部６００と別途に独立的に存在することもできる。
【００４１】
このような構造に構成されている画素電圧補正部の動作をさらに詳細に説明する。
まず、外部からメモリ書込み制御部６１０とデータ補正部６４０に画像信号R、G、Bが入力されれば、メモリ書込み制御部６１０は、画像信号R、G、Bを該当する赤色、緑色及び青色用メモリ６２１〜６２３の該当するアドレスに順次に書き込む。この書き込み動作は、メモリ書込み制御部６１０がデータ端子を通じて画像信号をメモリ６２１〜６２３に供給すると同時にアドレス端子を通じて書き込む位置を知らせるアドレス信号ASをメモリ６２１〜６２３に印加することによって行われる。
【００４２】
一つの行の画素に対する画像信号が全てメモリ６２１〜６２３に記憶されれば、メモリ読取り制御部６３０は、メモリ６２１〜６２３に記憶されている画像信号を順次に読み出し、"以前画像信号"としてデータ補正部６４０に供給する。この読取り動作は、メモリ読取り制御部６３０が読み出す位置を知らせるアドレス信号ASをアドレス端子を通じてメモリ６２１〜６２３に印加すれば、メモリ６２１〜６２３が当該位置に記憶された画像信号R、G、Bをデータ端子を通じてメモリ読取り制御部６３０に供給することによって行われる。
この時、データ補正部６４０は、外部から次の画素行に対する画像信号（以下、"現在画像信号"とする）を受信し始める。データ補正部６４０は、メモリ読取り制御部６３０からの以前画像信号を現在画像信号と比較し、二つの画像信号によって決められる値をルックアップテーブルから選択し、以前画像信号の補正画像信号R´、G´、B´としてデータ駆動部５００に出力する。
【００４３】
具体的な過程を説明する。
以前画像信号値と現在画像信号値を比較し、二つの値が同一であるか、二つの値の差が一定値以下であれば、以前画像信号をそのまま補正画像信号R´、G´、B´として出力する。これとは異なって、二つの値が異なってその差が一定値の以上であれば、ルックアップテーブルから該当する値を探し、補正画像信号として出力する。この時、ルックアップテーブルに記憶されている値は、例えば、図８に示した形態でありうる。ここで、xi,iは、式（１１）の関係式から得た結果である。
一方、メモリ読取り制御部６３０がメモリ６２１〜６２３から以前画像信号を読み出す間、メモリ書込み制御部６１０は、現在画像信号をメモリ６２１〜６２３に書き込む。この時、読取り動作と書き込み動作は、同時に行われることができ、書き込み動作が読取り動作より遅れて進められることもできる。
【００４４】
ここで、データ補償部６４０に供給される最初の画素行の画像信号R、G、Bについてはメモリ６２１〜６２３に記憶されている画像信号が存在しないので、データ補正部６４０から出力がなく、第二行の信号が入る時、第一行の画像信号が出力されるので、画像信号R、G、Bの入力時点と補正画像信号R´、G´、B´の出力時点は、一つの水平周期（１H）すなわち水平同期信号Hsyncの一周期の差が出る。
このように、本実施例では、現在画像信号と以前画像信号に基づいて、新たな補正画像信号を生成し、データ駆動部に印加するので、上下の画素間の階調差によって現れる同じ行の画素間の明るさの差を補償できる。
【００４５】
次に、図９を参照にして、本発明の他の実施例による画素電圧補正部について説明する。
図９は、本発明の他の実施例による画素電圧補正部の回路図である。
図７に示した画素電圧補正部との主な差異点は、同時に読取り書き込みが不可能である単一ポートメモリを使用するという点である。具体的に、図９に示した画素電圧補正部は、画像信号R、G、Bを受信するマルチプレクサ６５０、このマルチプレクサ６５０の出力端子各々に接続された一対の第１及び第２メモリ制御部６１１、６１２、アドレス端子とデータ端子を通じてこれら第１及び第２メモリ制御部６１１、６１２に各々接続された一対の第１及び第２赤色用メモリ６２１A、６２１B、一対の第１及び第２緑色用メモリ６２２A、６２２B、及び一対の第１及び第２青色用メモリ６２３A、６２３B、並びに第１及び第２メモリ制御部６１１、６１２に接続されたデータ補正部６４０を含んでいる。
【００４６】
マルチプレクサ６５０は、制御端子に印加される制御信号CSの状態によって信号の出力経路が決定される。本実施例で、制御信号CSは、例えば、一つの行の画素に対する画像信号の伝送時間と周期が同一な水平同期信号Hsyncやデータイネーブル信号DEに同期し、信号制御部６００で作りだした高レベルである"ハイ"状態と低レベルである"ロー"状態が繰り返される信号である。例えば、制御信号CSの状態が"ハイ"である時、マルチプレクサ６５０の出力経路は第１経路Aであり、"ロー"である時、出力経路は第２経路Bである。しかし、このような制御信号CSの状態とマルチプレクサ６５０の出力経路は変更できる。
【００４７】
このような本発明の一つの実施例による画像電圧補正部の動作について説明する。
まず、画像信号R、G、Bが入力され、この時の制御信号CSの状態が"ハイ"であれば、マルチプレクサ６５０の画像信号出力経路は、第１経路Aになる。したがって、マルチプレクサ６５０は、第１メモリ制御部６１１に画像信号R、G、Bを伝送する。第１メモリ制御部６１１は、データ補正部６４０に画像信号R、G、Bを伝送すると同時に第１メモリ６２１A、６２２A、６２３A各々の該当するアドレスを指定するアドレス信号ASを、画像信号R、G、Bと共に第１メモリ６２１A、６２２A、６２３Aに送り、画像信号を記憶させる。
【００４８】
一つの画素行の画像信号R、G、Bが全て入力されれば、制御信号CSの状態が"ロー"に変わり、マルチプレクサ６５０の出力経路は、第２経路Bになるので、マルチプレクサ６５０は、第２経路Bを通じて第２メモリ制御部６１２に、次行の画像信号R、G、Bを伝送する。第２メモリ制御部６１２は、画像信号R、G、Bを現在画像信号としてデータ補正部６４０に供給し、アドレス信号ASと共に画像信号を第２メモリ制御部６１２に送り、指定されたアドレスの該当するメモリ６２１B、６２２B、６２３Bに該する画像信号R、G、Bを記憶させる。その間、第１メモリ制御部６１１は、メモリ６２１A、６２２A、６２３A各々のアドレスに記憶されている画像信号を読み出して、以前画像信号としてデータ補正部６４０に供給する。
データ補正部６４０は、以前画像信号を現在画像信号R、G、Bと比較し、この現在画像信号R、G、Bと以前画像信号の値に依存して決められる補正画像信号R´、G´、B´を選択して出力する。
【図面の簡単な説明】
【００４９】
【図１】本発明の一つの実施例による液晶表示装置のブロック図である。
【図２Ａ】本発明の実施例による液晶表示装置の等価回路図である。
【図２Ｂ】本発明の他の実施例による液晶表示装置の等価回路図である。
【図３】本発明の一つの実施例による液晶表示装置における、一つの副画素の等価回路図である。
【図４】本発明の一つの実施例による液晶表示板アセンブリの配置図である。
【図５Ａ】図４のＶA-ＶA´線による薄膜トランジスタ表示板の断面図である。
【図５Ｂ】図４のＶB-ＶB´線による薄膜トランジスタ表示板の断面図である。
【図６】本発明の一実施例による液晶表示装置の電圧-透過率曲線を示すグラフである。
【図７】本発明の一実施例による画素電圧補正部のブロック図である。
【図８】本発明の一つの実施例による画素電圧補正部のルックアップテーブルの説明図である。
【図９】本発明の他の実施例による画素電圧補正部のブロック図である。
【図１】
2006506683.tif 000015
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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2006506683.tif 000026
2006506683.tif 000027