(57)【要約】本発明は、バイポーラ半導体素子、特にバイポーラ・トランジスタ、および対応するバイポーラ半導体構成要素の製造方法に関する。本発明の方法は、下記のステップ、すなわち、半導体基板（１）上に第１の導電型（ｐ）の第１の半導体エリア（３２，３４）を形成するステップと、前記半導体エリア（３２，３４）上に前記第１の導電型（ｐ＋）の接続エリア（４０）を形成するステップと、前記接続エリア（４０）上に第１の絶縁エリア（３５”）を形成するステップと、前記半導体エリア（３２，３４）の少なくとも一部を露出するために、前記第１の絶縁エリア（３５”）および接続エリア（４０）内にウィンドウ（Ｆ）を形成するステップと、前記接続領域（４０）を絶縁するために、前記ウィンドウ（Ｆ）内に側壁スペーサ（８０）を形成するステップと、前記側壁スペーサ（８０）および前記周囲の第１の絶縁エリア（３５”）の一部をカバーするために、第２の導電型（ｎ＋）の第２の半導体エリア（６０）を形成するステップと、前記接続エリア（４０）と前記第２の半導体エリア（６０）との間にギャップ（ＬＳ）を形成するために、前記周囲の第１の絶縁エリア（３５”）および前記側壁スペーサ（８０）を除去するステップと、第２の絶縁エリア（１００）により前記ギャップ（ＬＳ）を封止し、一方、前記封止したギャップ（ＬＳ）内に気体雰囲気または真空雰囲気を導入するステップとを含む方法。
2006523010.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラ半導体構成要素、特にバイポーラ・トランジスタの製造方法であって、
半導体基板（１）上に第１の導電型（ｐ）の第１の半導体領域（３２，３４）を形成するステップと、
前記半導体領域（３２，３４）上に前記第１の導電型（ｐ＋）の端子領域（４０）を形成するステップと、
前記端子領域（４０）上に第１の絶縁領域（３５”）を形成するステップと、
前記半導体領域（３２，３４）の少なくとも一部を露出するために、前記第１の絶縁領域（３５”）および端子領域（４０）内にウィンドウ（Ｆ）を形成するステップと、
前記端子領域（４０）を絶縁するために、前記ウィンドウ（Ｆ）内の側壁スペーサ（８０）を形成するステップと、
前記側壁スペーサ（８０）および前記周囲の第１の絶縁領域（３５”）の一部をカバーするために、第２の導電型（ｎ＋）の第２の半導体領域（６０）を形成するステップと、
前記端子領域（４０）と前記第２の半導体領域（６０）との間にギャップ（ＬＳ）を形成するために、前記周囲の第１の絶縁領域（３５”）および前記側壁スペーサ（８０）を除去するステップと、
第２の絶縁領域（１００）により前記ギャップ（ＬＳ）を封鎖し、一方、前記封鎖したギャップ（ＬＳ）内に気体または真空雰囲気を同時に導入するステップとを含む方法。
【請求項２】
前記第１の半導体領域（３２，３４）が、その下に前記第２の導電型（ｎ−）の関連するコレクタ領域（２５）が予め形成されるバイポーラ・トランジスタのベース領域であり、前記第２の半導体領域（６０）が前記関連するエミッタ領域であることを特徴とする、請求項１に記載の方法。
【請求項３】
前記第１の絶縁領域（３５”）および前記側壁スペーサ（８０）が、同じ半導体材料、特に酸化シリコンから形成されており、前記第１および第２の半導体領域（４０；６０）から同じエッチング・プロセスにより選択的に除去されることを特徴とする、請求項１または２に記載の方法。
【請求項４】
前記第２の絶縁領域（１００）が、等角でない堆積および絶縁材料の平面化により形成されることを特徴とする、請求項１、２または３に記載の方法。
【請求項５】
前記半導体構成要素がＤＰＳＡトランジスタであることを特徴とする、請求項１乃至４の何れか一項に記載の方法。
【請求項６】
バイポーラ半導体構成要素、特にバイポーラ・トランジスタであって、
半導体基板（１）上の第１の導電型（ｐ）の第１の半導体領域（３２，３４）と、
前記半導体領域（３２，３４）と接続している前記第１の導電型（ｐ＋）の端子領域（４０）と、
前記端子領域（４０）上の第１の絶縁領域（３５”）と、
前記端子領域（４０）内のウィンドウ（Ｆ）と、
前記ウィンドウ（Ｆ）内のおよび一部は前記周囲の端子ウィンドウ（４０）上の前記第２の導電型（ｎ＋）の第２の半導体領域（６０）と、
前記端子領域（４０）と前記第２の半導体領域（６０）との間のギャップ（ＬＳ）と、
気体または真空雰囲気内で前記ギャップ（ＬＳ）を封鎖するための第２の絶縁領域（１００）とを備える半導体構成要素。
【請求項７】
前記第１の半導体領域（３２，３４）が、その下に前記第２の導電型（ｎ−）の関連するコレクタ領域（２５）が予め形成されるバイポーラ・トランジスタのベース領域であり、前記第２の半導体領域（６０）が前記関連するエミッタ領域であることを特徴とする、請求項６に記載の半導体構成要素。
【請求項８】
前記第２の絶縁領域（１００）が、等角でなく堆積したおよび平面化した絶縁材料により形成されることを特徴とする、請求項６または７に記載の半導体構成要素。
【請求項９】
前記半導体構成要素がＤＰＳＡトランジスタであることを特徴とする、請求項６乃至８の何れか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラ半導体構成要素、特にバイポーラ・トランジスタ、および対応するバイポーラ半導体構成要素の製造方法に関する。
【背景技術】
【０００２】
バイポーラ・トランジスタ内でエミッタおよびベースの端子領域を相互に電気的に絶縁するために、原則的には、２つの方法を使用することができる。第１の方法の場合、端子領域を、エミッタおよびベース領域用のフォトリソグラフィにより形成し、エッチング技術によりパターン化することができる。それ故、このようなトランジスタは、整合トランジスタと呼ばれる。この場合、エミッタ端子とベース端子との間の距離は、使用できる最小リソグラフィ幅により決まる。リソグラフィ方法が達成することができる解像度はせいぜい０．１μｍであるので、この方法は、エミッタ幅が数ミクロンであり、エミッタとベースとの間の絶縁領域がさらに有意に狭い（通常、数十ナノメートル）でなければならないスケーリングしたバイポーラ・トランジスタには適していない。さらに、エミッタをベース面に整合させる場合に、電流の流れがいつでも非対称になる。何故なら、ベース面に対するエミッタの整合許容誤差により、エミッタの一方の側面がいつでも反対側の側面よりもベース端子ゾーンにより近くなるからである。それ故、整合トランジスタは、現代のスケーリングした非常に高性能なトランジスタ用には適していない。
【０００３】
それ故、ほとんどすべての現在のトランジスタは、エミッタ・ウィンドウを通して自己整合するトランジスタとして実施される。エミッタ端子領域およびベース端子領域は、この場合には、誘電体（酸化シリコンまたは窒化シリコン）により相互に絶縁されたポリシリコン層により形成される。そのため、これらのトランジスタはＤＰＳＡ（二重ポリシリコン自己整合）トランジスタとも呼ばれる。
【０００４】
誘電体は、「スペーサ」として形成される。すなわち、全エリア上に堆積した層を異方的にエッチングすることにより形成される。そのため、スペーサは、エミッタ・ウィンドウ内にエッチング残滓として残る。この場合、スペーサ幅は、スペーサ層の厚さにより決まり、そのため、リソグラフィ方法により形成される構造体よりかなり小さい（原則的には数ナノメートルに過ぎない。現在では通常数十ナノメートルである）。それ故、この方法は、極度にスケーリングしたＤＰＳＡトランジスタの製造に適している。
【０００５】
ＤＰＳＡトランジスタは、注入Ｓｉベースおよびエピタキシャル的に堆積したＳｉＧｅベースの両方を含むことができる。コレクタは、通常、基板（サブコレクタとも呼ばれる）内に埋め込まれた埋め込み層を介して接続している。その横方向および垂直方向のスケーラビリティのため、また寄生容量および抵抗構成要素が小さいために、ＤＰＳＡトランジスタ構造は、非常に高速を必要とする用途に最もよく適している。
【０００６】
ＤＰＳＡトランジスタおよび対応する製造方法については、例えば、非特許文献１、非特許文献２、または特許文献３に開示されている。
図２は、非特許文献１に開示している周知のＤＰＳＡトランジスタの略図である。
【０００７】
図２の場合、参照符号１はシリコン半導体基板を示し、１０は埋め込み層の形をしているｎ＋型サブコレクタ領域を示し、２０はｐ＋型チャネル・ブロッキング領域を示し、２５はｎ−型コレクタ領域を示し、３０はｐ型ベース領域を示し、３５および３５ａは、それぞれＣＶＤ絶縁酸化膜層を示し、１５はＬＯＣＯＳ絶縁酸化膜層を示し、４０はｐ＋型ベース端子を示し、４５はｎ＋型コレクタ接点を示し、５５は酸化シリコン／窒化シリコンからなる二重スペーサを示し、６０はｎ＋型エミッタ接点を示す。
【０００８】
図３ａ〜図３ｃは、ＤＰＳＡトランジスタを製造するための通常の方法の酸化膜スペーサ絶縁体を含むエミッタ接点に関する方法ステップの略図である。図２とは対照的に、参照符号５５’は、酸化膜から形成されるこの単一スペーサを示す。参照符号Ｆは、層３５および４０内のエミッタ・ウィンドウを示す。
【０００９】
ｎ＋型エミッタ接点を製造するために、ＤＰＳＡトランジスタの場合には、酸化膜スペーサ３５’を形成し、活性ｐ＋型ベース領域上のエミッタ・ウィンドウＦの側壁部をカバーした後で、ｎ＋ドープド（元の場所に注入またはドーピングした）ｎ＋型ポリシリコン層６０が、活性トランジスタ・ゾーンおよび周囲の絶縁領域上に多結晶の形で塗布される。
【００１０】
その後で、ｎ＋型ポリシリコン層６０が、最終エミッタ接点６０を形成するためにフォト技術により異方的にパターン化され、ｎ＋型ドーパントが、熱ステップによりベース領域３０の下に位置する単結晶Ｓｉ材料内に、例えば２０ｎｍの深さに注入される（図３ｃ）。これにより、単結晶部分３１および多結晶部分６０からなるｎ＋型エミッタが形成される。これら２つの部分の間には、スペーサ・エッチングの後で形成される非常に薄い自然の酸化膜層３６が位置する。
【非特許文献１】ティー．エフ．マイスター（Ｔ．Ｆ．Ｍｅｉｓｔｅｒ）他著、「アイイーディーエム  テクニカル  ダイジェスト」（ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ）  １９９５年、７３９〜７４１ページ
【非特許文献２】ティー．エイチ．ニン（Ｔ．Ｈ．Ｎｉｎｇ）他著、「高性能および低電力遅延ＶＬＳＩ用の自己整合バイポーラ・トランジスタ」（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ  ｆｏｒ  Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  ａｎｄ  Ｌｏｗ−Ｐｏｗｅｒ−Ｄｅｌａｙ  ＶＬＳＩ）、１９８１年の電子デバイスに関するＩＥＥＥ議事録（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ）、第ＥＤ−２８巻、９号、１０１０〜１０１３ページ
【特許文献１】独国特許第１９９５８０６２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の１つの目的は、バイポーラ半導体構成要素、特にバイポーラ・トランジスタ、およびさらに改善された高周波特性を有する対応するバイポーラ半導体構成要素の改良形製造方法を提供することである。
【課題を解決するための手段】
【００１２】
この目的は、請求項１に記載のバイポーラ半導体構成要素、特にバイポーラ・トランジスタ、および請求項６に記載の対応するバイポーラ半導体構成要素の製造方法により達成される。
【００１３】
本発明がベースとするアイデアは、最初にベース端子領域とエミッタ端子領域との間にスペーサを形成し、エミッタが完成した後で、このスペーサをエミッタ端子領域およびベース端子領域から再度選択的に除去し、上記端子領域間にギャップを形成することにより、自己整合で気体または真空絶縁を行うことである。その後で、誘電体の完全には等角（コンフォーマル）でない堆積により、エミッタ端子領域とベース端子領域との間のギャップが閉鎖され、所定の気体雰囲気で満たされるか、真空にされる。しかし、再度固体誘電体で満たされることはない。
【００１４】
高周波特性ばかりでなく、エミッタ・ベース劣化も、このような気体または真空スペーサにより有意に改善される。何故なら、トラップが形成される恐れがある固体誘電体がもはや存在しないからである。それ故、ドーパントの分布が同じである場合に、誘電体を含むトランジスタより長期にわたってより優れた安定性を有するトランジスタを実現することができる。ホット・キャリア応力の影響を受けにくくなるので、それをまたエミッタ・ベース領域内のドーパント濃度を高くするために利用することができ、そのため、ベース抵抗を低くすることができる。これにより、例えば、最大発振周波数がより高く、ゲート遅延時間がより短く、ノイズがより小さいトランジスタができる。
【００１５】
現在製造されている構成要素と比較した場合、本発明による構成要素は、プロセスの実施を有意に変更しないで製造することができる。ウェット化学エッチングおよび等角でない堆積を修正または追加しさえすればよい。それ故、コストをほとんど追加しないで、電気的特性を改善することもできる。
【００１６】
各従属請求項は、好ましい態様に関連している。
ある好ましい態様によれば、第１の半導体領域は、その下に第２の導電型の関連するコレクタ領域が予め形成されるバイポーラ・トランジスタのベース領域である。第２の半導体領域は、関連するエミッタ領域である。
【００１７】
他の好ましい態様によれば、第１の絶縁領域および側壁スペーサ（８０）は、同じ半導体材料、特に酸化シリコンでできていて、第１および第２の半導体領域から同じエッチング・プロセスにより選択的に除去される。
【００１８】
他の好ましい態様によれば、第２の絶縁領域は、絶縁材料の等角でない堆積および平面化により形成される。
他の好ましい態様によれば、半導体構成要素はＤＰＳＡトランジスタである。
【発明を実施するための最良の形態】
【００１９】
図面を参照しながら、例示としての実施形態に基づいて本発明を以下にさらに詳細に説明する。
図面中の同じ参照符号は、同一または同じような動作をする要素である。
【００２０】
図３ｃのところで本発明がベースとしているコンセプトがスタートする。周知のＤＰＳＡトランジスタのエミッタ電極およびベース電極６０、４０は、スペーサ５５’の介入誘電体と一緒にキャパシタを形成する。その容量Ｃｓｐはトランジスタのエミッタ・ベース間容量ＣＢＥを増大する。ＣＢＥは、バイポーラ・トランジスタの性能を決定する最も重要な変数のうちの１つである。それ故、例えば、バイポーラ・トランジスタの遷移周波数に対しても下式の関係が成立する。
【００２１】
【数１】
2006523010.tif 000003
ここで、
ｆＴは遷移周波数であり、
τｆは遷移時間であり、
ＲＣはコレクタ抵抗であり、
ＲＥはエミッタ抵抗であり、
ＣＢＣはベース・コレクタ間容量であり、
ＣＢＥはベース・エミッタ間容量であり、
ＩＣはコレクタ電流であり、
ＵＴは熱電圧である。
【００２２】
コレクタ電流が少ない場合は、遷移周波数は１／ＩＣに比例する項により支配されることは明らかである。１／ＩＣは、ベース・エミッタ間容量により支配される。何故なら、ＣＢＥは、通常、ＣＢＣより大きいいくつかの要因であるからである。高速トランジスタの場合には、すなわち高い遷移周波数の場合には、それ故、ＣＢＥを最小限度まで低減しなければならない。
【００２３】
エミッタ・ベース領域内の活性ベース・エミッタ間容量は、構成要素のスケーリングのために、エミッタ・エリアが小さくなるので連続的に低減する。同時に、そのため、エミッタ・ウィンドウを完全に充填しないで、より小さいエミッタ・ウィンドウ内でスペーサを製造することができるようにするために、スペーサ層の厚さを薄くしなければならない。しかし、このことは、スペーサ容量が多くなることを意味する。スペーサ容量は層の厚さに反比例する。
【００２４】
【数２】
2006523010.tif 000004
ここで、
ＣＳＰはスペーサ容量であり、
εｒはスペーサ材料の比誘電率であり、
Ａはスペーサ容量のエリア（エミッタからベースへのポリシリコン）であり、
ｄＳＰはスペーサ層の厚さである。
【００２５】
現在のトランジスタの場合（活性エミッタ幅が例えば通常２００ｎｍであり、スペーサ層の厚さが例えば通常４０ｎｍである）、スペーサ容量ＣＳＰに対する活性ベース・エミッタ容量ＣＢＥａの比は、通常、約８：１である。例えば、それぞれの場合に、２のファクタによりエミッタ幅およびスペーサ層の厚さを低減したと仮定した場合、この比はすでに４：２になっている。それ故、スペーサ容量は、構成要素のスケーリングが進むと性能の決定要因になる。
【００２６】
式２から、比誘電率がより小さい絶縁材料を、誘電体である酸化シリコン（εｒ＝３．９）または窒化シリコン（εｒ＝７．５）の代わりに使用することができれば、スペーサ容量を有意に低減することができることがわかる。
【００２７】
誘電体を含むエミッタ・ベース絶縁体の更なる欠点は、ホット・キャリア応力の影響を受けやすいことである（例えば、１９９６年の電子デバイスに関するＩＥＥＥ議事録、第４３巻、８号、１２８６〜１２９０ページ掲載のＡ．Ｎｅｕｇｒｏｓｃｈｌ、Ｃ．Ｔ．Ｓａｈ、Ｍ．Ｓ．Ｃａｒｏｌｌの「逆エミッタ・ベース応力中のホット・ホールによるバイポーラ・トランジスタ電流利得の劣化」（Ｄｅｇｒａｄａｔｉｏｎ  ｏｆ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ  ｃｕｒｒｅｎｔ  ｇａｉｎ  ｂｙ  ｈｏｔ  ｈｏｌｅｓ  ｄｕｒｉｎｇ  ｒｅｖｅｒｓｅ  ｅｍｉｔｔｅｒ−ｂａｓｅ  ｓｔｒｅｓｓ）を参照されたい）。エミッタ・ベース空間電荷ゾーンの電界内で加速される電荷キャリアは、散乱プロセスの結果、スペーサに到着することができ、スペーサを破損（トラップ）させる。その後で、これらのトラップは、電荷キャリアに対する再結合センターとしての働きをする。このことは、ベース電流の望ましくない増大、それ故、トランジスタの電流利得の低減により明らかになる。この効果は、また上記文献ではエミッタ・ベース劣化と呼んでいる。
【００２８】
できる限りエミッタ・ベース劣化を避けるために、エミッタ・ベース空間電荷ゾーン内の電界強度があまり強くならないようにしなければならない。あまり強くなると、エミッタ・ベース接合のところで実際に使用することができる最大ドーパント濃度が、約５×１０１８ｃｍ−３未満の値に制限される。しかし、例えば、トランジスタのベース抵抗を低減するには、ドーパント濃度をより高くするのが望ましい。
【００２９】
本発明がベースとしている原理は、周知の固体スペーサの代わりに、有意に低い比誘電率の気体または真空絶縁体の形をしている誘電体を使用することである。可能な最低の値はεｒ＝１である。すなわち、真空または特定の気体（例えば、空気）を含む絶縁体である。現在使用されている酸化膜または窒化膜から形成される絶縁体と比較すると、このようなエミッタ・ベース絶縁体は、３．９または７．５のファクタだけ小さいスペーサ容量を有する。さらに、上記エミッタ・ベース劣化が有意に低減する。何故なら、ホット・キャリア応力により電荷キャリア・トラップが形成される恐れがあるスペーサ誘電体が存在しないからである。
【００３０】
図１ａ〜図１ｇは、ＤＰＳＡトランジスタの製造方法の本発明による実施形態の方法ステップの略図である。
選択的ＳｉＧｅベース・エピタキシーにより製造したＤＰＳＡトランジスタの周知の製造方法は、すでに説明したように、例えば、独国特許第１９９５８０６２明細書に記載されている。選択的ベース堆積からスタートする図の実施形態を理解するために最も重要な製造ステップについて以下に説明する。
【００３１】
図１ａは、ＳｉＧｅベースの集積前のＤＰＳＡトランジスタの状態である。一例を挙げて説明すると、周知の浅いトレンチ・アイソレーションが、ここでは絶縁として使用される。このプレーナ絶縁の場合には、ｎ−ドープド・コレクタ２５の側面がＣＶＤ酸化膜領域３５により絶縁される。ｎ−ドープド・コレクタ２５は、インピーダンスが低く、高度にヒ素でドーピングされたサブコレクタ１０上に位置する。ｎ−型コレクタ２５は、４０〜８０ｎｍの厚さのＣＶＤ酸化膜層３５’によりカバーされている。ｐ＋型ポリシリコン・ベース端子４０からなるスタック、もう１つのＣＶＤ酸化膜層３５”および窒化膜層７０は、ＣＶＤ酸化膜層３５’上でパターン化される。ｎ−ドープド・コレクタ２５上に位置するエミッタ・ウィンドウＦの側壁は、薄い窒化膜スペーサ７１ａによりカバーされている。上記スペーサ７１ａを形成するために使用する窒化膜層７１は、同時に、以降のウェット・エッチングからエミッタ・ウィンドウＦの外側に位置するＣＶＤ酸化膜層３５’の絶縁領域を保護する働きもする。
【００３２】
このウェット・エッチングにより、図１ｂに示すように、エミッタ・ウィンドウＦ内のＣＶＤ酸化膜層３５’が、周囲の窒化膜スペーサ７１ａに対して選択的に除去される。この等方性エッチングは、約８０ｎｍのｐ＋ポリシリコン・オーバーハングＵが自己整合的に形成されるまで実行される。
【００３３】
ｐ＋ドープドＳｉＧｅベース３２および軽度にドーピングされたＳｉキャップ（ｎ型またはｐ型）３４は、図２ｃに示すように、ＣＶＤリアクタ内で選択エピタキシーにより、ｎ−型コレクタ２５のベア・シリコン領域上に堆積される。
【００３４】
選択エピタキシーの間、Ｃ（１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３）もできるだけ以降のプロセス・ステップ中にホウ素原子が拡散するのを防止するために、図１ｃによりｐ＋ドープドＳｉＧｅベース内に導入される。ＳｉＧｅ／Ｓｉ層３２、３４の選択的堆積は、ベース端子のベアｐ＋型ポリシリコンとの低インピーダンス接触が行われるまで実行される。次に、窒化膜スペーサ７１ａおよび他の窒化膜補助層７０、７１が、酸化物およびＳｉからリン酸により選択的に除去される。
【００３５】
その後で、図１ｄに示すように、酸化膜スペーサ８０がエミッタ・ウィンドウＦの側壁部上に形成される。エミッタ・ウィンドウＦは、後でｐ＋型ベース端子４０をｎ＋ドープド・エミッタ領域から絶縁し、またはｎ＋ドープド・エミッタ・ポリシリコンの堆積中に、ｐ＋型ベース端子４０の他の側縁部を保護する。
【００３６】
図１ｅに示すように、ｎ＋ドープド多結晶エミッタ層６０は、全エリア上に堆積される。この堆積後に、約２０ｎｍの薄い窒化膜層９０も、ｎ＋ドープド・エミッタ層６０上に塗布され、結果として得られる二重層が、フォト技術により異方的にパターン化される。次に、熱ステップにより、ｎ＋型ドーパントが、図２ｇには示していない単結晶エミッタ領域（図３ｃ参照）を形成するために、ベース・キャップ領域３４の下に位置する単結晶Ｓｉ材料内に、例えば、２０ｎｍの深さに注入される。
【００３７】
その後で、図１ｆに示すように、フォト技術により、ＤＰＳＡトランジスタのｐ＋型ポリシリコン端子ゾーンの周囲にレジスト・マスクＭが置かれる。このマスクは、以降のエッチング・プロセス中、（例えば、絶縁ゾーンまたは他の構成要素の）特定のチップ領域の望ましくない初期のエッチングを防止する。
【００３８】
次に、ＣＶＤ酸化膜層３５”およびスペーサ８０は、例えば、フッ酸を使用して、エッチングによりシリコンから選択的に除去される。この例の場合のように、スペーサ８０が、ベース端子領域４０上のＣＶＤ酸化膜層３５”と同じ材料からできている場合には、エッチングのエッチング時間を周知のプロセスと比較して、それに応じて単に延長することができる。スペーサ８０が異なる材料から形成される場合には、ＣＶＤ酸化膜層３５”をエッチングした後で、スペーサをエッチングするエッチング剤を変えなければならない。次に、トランジスタは図１ｆに示すような状態になる。この時点で所望のエア・ギャップＬＳが、エミッタ領域６０とベース端子領域４０との間に形成される。
【００３９】
その後で、図１ｇに示すように、マスクＭが除去され、シリサイド層９５が、ベース端子４０のｐ＋型ポリシリコンのベア領域上に形成される。次に、ＳｉＯ２層が堆積され、化学的機械的研磨により平らにされ、そのため約１５００ｎｍの厚さの中間酸化膜層１００が形成され、この層１００は、全トランジスタをカバーし、それ自身再度充填されることなく、スペーサのエア・ギャップＬＳを封鎖する。こうするには、完全に縁部をカバーしない（等角の）堆積プロセスが必要になる。このようなプロセスは周知である。トランジスタと第１の金属化面との間の誘電体のための堆積プロセスは、通常、いずれにしてもこれらの特性を有し、そのため、プロセスの実施を変更する必要はない。数十ナノメートルの直径を有するエア・ギャップＬＳを何の問題もなく充填しないで封鎖することができる。
【００４０】
図１ｇは、例えば、ＡｌＣｕから形成されるライン１１０が接続されるＷ接点９６、９７、９８をさらに含む完成したＤＰＳＡトランジスタである。
内部スペーサを含む二重ポリシリコン自己整合トランジスタに基づいて本発明による方法を説明してきたが、この方法は原理的には薄いスペーサを含むすべての構成要素にも適している方法である。
【図面の簡単な説明】
【００４１】
【図１】（ａ）から（ｇ）はＤＰＳＡトランジスタを製造するための方法の本発明による実施形態の方法ステップの略図。
【図２】周知のＤＰＳＡトランジスタの略図。
【図３】（ａ）から（ｃ）はＤＰＳＡトランジスタの通常の製造方法の酸化膜スペーサ絶縁体を含むエミッタ接点に関する方法ステップの略図。
【符号の説明】
【００４２】
２５…コレクタ領域、３０…ベース領域、３５，３５ａ，３５’，３５”…酸化膜層、４０…ベース端子領域、８０…酸化膜側壁スペーサ、６０…多結晶エミッタ層、Ｆ…エミッタ・ウィンドウ、１…シリコン基板、１０…サブコレクタ領域、７０，７１…窒化膜層、７１ａ…窒化膜側壁スペーサ、Ｕ…オーバーハング、３２…ベース基礎層、
３４…ベース・キャップ層、９０…窒化膜マスク、Ｍ…フォトマスク、１００…中間誘電体、９６，９７，９８…接点、１１０…接点配線、９５…シリサイド。
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【図２】
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【国際調査報告】
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