(57)【要約】キャリア材料から成るキャリア（２）と、第一の材料から成る第一の層（１２）と、第二の材料から成りキャリア（２）と第一の層（１２）との間に位置する中間層とを具備し、第一の材料がキャリア材料のそれと概ね同じ膨張挙動を有し、第二の材料に対し膨張の不整合を有し、中間層（６）が膨張不整合から生じる応力を吸収するための第二の材料から成る構造（８）を有する、無応力複合基板を開示する。また、かかる無応力複合基板を製造する方法も開示する。
2006511075.tif 000002
【特許請求の範囲】
【請求項１】
キャリア材料から成るキャリアと、第一の材料から成る第一の層と、第二の材料から成り前記キャリアと前記第一の層との間に位置する中間層とを具備する複合基板であって、
前記第一の材料が前記キャリア材料のそれと概ね同じ膨張挙動を有し、前記第二の材料に対して膨張の不整合を有し、前記膨張の不整合から生じる応力を吸収するため前記中間層が第二の材料から成る構造を有する、複合基板。
【請求項２】
前記中間層が厚みを持ち、前記構造が前記中間層の厚みを通過して延在することを特徴とする請求項１に記載の複合基板。
【請求項３】
前記構造がさらに前記キャリア内部にまで延在することを特徴とする請求項１に記載の複合基板。
【請求項４】
前記キャリア材料が前記第一の材料と同じであることを特徴とする請求項１に記載の複合基板。
【請求項５】
前記キャリア材料と前記第一の材料が半導体であることを特徴とする請求項１ないし４のいずれかに記載の複合基板。
【請求項６】
前記第二の材料が電気的絶縁材料であることを特徴とする請求項１ないし５のいずれかに記載の複合基板。
【請求項７】
前記中間層が平面に配置され、前期中間層の前記平面における前記構造の寸法が１センチメートル未満であることを特徴とする請求項１ないし６のいずれかに記載の複合基板。
【請求項８】
前記キャリアが平面に配置され、前記キャリアの前記平面に対し垂直の断面で前記構造が線対称形を有することを特徴とする請求項１ないし７のいずれかに記載の複合基板。
【請求項９】
前記キャリアが平面に配置され、前記キャリアの前記平面に対し並行の断面で前記構造が円形、正方形、長方形、またはひし形を有することを特徴とする請求項１ないし８のいずれかに記載の複合基板。
【請求項１０】
前記複合基板がシリコン・オン・インシュレータウェハであることを特徴とする請求項１ないし９のいずれかに記載の複合基板。
【請求項１１】
複合基板で応力を緩和する方法であって、
キャリア材料から成り、第二の材料から成る中間層をその上に配置するキャリアを設け、
前記中間層を通過して延在する構造を前記中間層で形成し、
前記キャリア材料のそれと概ね同じ膨張挙動を有する第一の材料から成る第一の基板を前記中間層上で貼合せる、応力を緩和する方法。
【請求項１２】
前記構造が前記キャリア内部で形成されることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記構造の前記形成が前記中間層にわたって前記構造を一体的にパターン化することによって実行されることを特徴とする請求項１１または１２に記載の方法。
【請求項１４】
前記構造の前記形成が前記中間層にわたって前記構造をクラスタ別に局所的にパターン化することによって実行されることを特徴とする請求項１１または１２に記載の方法。
【請求項１５】
前記パターン化がミリメートル、マイクロメートル、またはナノメートル単位の微細構造化を施すことを含むことを特徴とする請求項１１から１４のいずれかに記載の方法。
【請求項１６】
前記パターン化がインプリントリソグラフィーを施すことを含むことを特徴とする請求項１１から１４のいずれかに記載の方法。
【請求項１７】
前記中間層が平面に配置され、前記構造の前記形成において前記中間層の前記平面で前記構造の寸法が１センチメートル未満となることを特徴とする請求項１１から１６のいずれかに記載の方法。
【請求項１８】
前記キャリアが平面に配置され、前記構造の前記形成において前記キャリアの前記平面に対し垂直の断面で前記構造が線対称形を有することを特徴とする請求項１１から１７のいずれかに記載の方法。
【請求項１９】
前記キャリアが平面に配置され、前記構造の前記形成において前記キャリアの前記平面に対し並行の断面で前記構造が円形、正方形、長方形、またはひし形を有することを特徴とする請求項１１から１８のいずれかに記載の方法。
【請求項２０】
シリコン・オン・インシュレータ基板を製造するための請求項１１から１９のいずれかに記載の方法の使用。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャリア材料から成るキャリアと、第一の材料から成る第一の層と、第二の材料から成りキャリアと第一の層との間に位置する中間層とを具備する複合基板に関する。
【０００２】
本発明はさらに、かかる複合基板の製造方法に関する。
【発明の背景】
【０００３】
シリコン・オン・インシュレータ（ＳＯＩ）は、薄い絶縁層が、一般的には二酸化シリコン等の酸化物層が埋込まれたシリコンウェハを備える。埋込絶縁層の上の薄いシリコン層にデバイスや集積回路が組み込まれ、そのシリコン層はデバイス層とも呼ばれる。
【０００４】
ＳＯＩ基板は、バルクシリコンウェハに組み込まれたデバイスに比べ、集積回路内の隣接デバイス間で優れた絶縁を提供する。これは、ＣＭＯＳデバイスにおけるラッチアップが、すなわちＮＭＯＳ構造とＰＭＯＳ構造との間でかなりの電流が流れる条件が、取り除かれるためである。ＳＯＩデバイスはまた、例えば寄生容量の減少による性能の改善を見る。
【０００５】
今日、いくつかの制約がＳＯＩウェハの主流としての応用可能性を制限している。
【０００６】
第一に、シリコンの熱膨張（２６×１０−７／℃）と熱二酸化シリコンの熱膨張（５×１０−７／℃）とが互いに大きく異なるため、ＳＯＩウェハの二酸化シリコン層にかなりの量の圧縮応力と、薄いシリコンデバイス層にかなりの量の引張応力とが見られる。ＳＯＩウェハが大きくなればなるほど、この問題は重大となる。直径３００ｍｍのＳＯＩウェハでは、これが深刻な問題となる。この張力／応力特性のため、ＳＯＩ上の集積回路が重度の応力腐食を多大にこうむることは、実験で明らかとなっている。とりわけＷ．Ｐ．  Ｍａｓｚａｒａらによる“Ｒｏｌｅ  ｏｆ  ｓｕｒｆａｃｅ  ｍｏｒｐｈｏｌｏｇｙ  ｉｎ  ｗａｆｅｒ  ｂｏｎｄｉｎｇ” （ウェハ貼合せにおける表面形態の役割），  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  ６９（１），  ｐ．２５７−ｐ．２６０，Ｊａｎｕａｒｙ  １９９１には、ＳＯＩウェハでの貼合せに起因する応力の問題が記載されている。同文献においては、貼合せ処理に起因する局所応力が１ｘ１０８ダイン／ｃｍ２程度と推定される。薄い（０．５μｍ）ＳＯＩ膜ならこの応力が１００分の１程度まで減少する。
【０００７】
第二に、ＳＯＩ製造ではコストが余分にかかるため、ＳＯＩの特性はまだ、その大規模の応用が容認されるほどには、バルクシリコンの特性を凌いでいない。したがってＳＯＩは、現時点ではまだバルクシリコンとコスト競争力を有するものではない。
【０００８】
応力緩和層を挟んで非シリコン基板をシリコン基板と貼合せ、その応力緩和層によって両基板間の応力を減らすことは、米国特許ＵＳ５２８１８３４より公知である。両基板間の熱膨張係数の差によって応力が生じる。この応力緩和層は、非シリコン基板の熱膨張係数に近い熱膨張係数（好ましくは非シリコン基板の熱膨張係数の約２５％−３５％）を持つ低融点金属の半導体層である。そのような応力緩和層はコンプライアント層と呼ばれており、ＨａｉｓｍａらのＭａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  ＆  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｒｅｐｏｒｔｓ  Ｒ３７（２００２）１−６０、特にミスフィットトランスフォーミング貼合せについての記述があるｐ．４７及びｐ．５１から５２と、そこで引用されている文献を参照されたい。上記の場合は、膨張−ミスフィットが解消するわけでなく、能動半導体層から受動中間層にかけての応力の移動によってある程度減少するに過ぎない。そのような中間層は応力緩衝層であり、この応力緩衝層によって、一定の限度内で、能動材料における転位の発生は防げる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
米国特許ＵＳ５１０２８２１には、２つの個別ウェハから、貼合せによりＳＯＩウェハを形成する方法が記載されているが、この方法により、一体化ウェハ貼合せ処理は粒子（ボイドを防ぐ）、表面平坦度、また研磨事情に左右される度合いが低くなると言われている。この方法は、キャリア上で金属の層を形成すること、第二のウェハ上で絶縁体を形成すること、絶縁体の上で貼合せ層を形成すること、貼合せ層に異方性エッチングを行うこと、貼合せ層でチャンバーを形成すること、第二のウェハの貼合せ層に金属部分を向けて第一のウェハと第二のウェハとを積み重ねること、真空室内で金属層と貼合せ層との間に化学貼合せを形成することによってウェハ間にマイクロバキュームチャンバーを作製すること、そして第二の層を選択的にエッチングして薄い半導体層を形成すること、とを含む。それは、バキュームホールが分布するグリッドを構成するプロセスである。グリッドそのものは、その直線寸法が現状を保ち、よって無圧縮応力層にも無張力応力層にもならないため、膨張の不整合に対して敏感である。したがって、その構造は様々な層で応力や歪力を被る。この煩わしい貼合せ処理は、その中間金属層によって、たとえそれが拡散抵抗層に挟まれた場合でも、高級シリコン技術と適合しない。
【００１０】
冒頭の段落で述べたタイプの本発明の目的は、ほぼ無応力の複合基板を得ることである。
【課題を解決するための手段】
【００１１】
本発明の目的は、第一の材料がキャリア材料のそれと概ね同じ膨張挙動を有し、第二の材料に対して拡散不整合を有し、その拡散不整合から生じる応力を吸収するための第二の材料から成る構造を中間層が有することで達成される。
【００１２】
中間層の第二の材料の拡散がキャリア材料と第一の材料とから異なる場合には、拡散不整合が生じる。その拡散不整合は応力を引き起こす。かかる応力は通常、膨張の不整合がある材料から材料にかけての変わり目の近くで最も強くなる。かかる応力は、中間層内における構造で緩和される。その構造は弾性的に変形でき、そのため応力を吸収できる。第一の層の欠陥は皆無もしくは微少であり、そこで製造されるデバイスの電気的特性は向上する。
【００１３】
キャリア材料と中間層の第二の材料との間の拡散不整合から生じる応力の吸収を向上させるため、中間層の厚み通り抜けて構造を延在させることが好ましい。その構造は、弾性的に変形できる空いた表面を有する。かかる空き表面で応力と歪力を容易に緩和できる。転位は表面へ移り、構造から消滅する。その結果、第一の層は無応力となる。
【００１４】
この構造をキャリアで拡大することで、応力・歪力の緩和が向上する。応力は通常、コーナで特に高い。コーナをキャリア材料で埋設することで、コーナにおける高い応力はもはやキャリアと中間層との界面近くに位置しない。さらに、構造の空き表面が増えれば応力緩和が向上する。
【００１５】
キャリア材料が第一の材料と同じである時、無応力複合基板を得ることができる。その複合基板はもはや反りを被らない。
【００１６】
キャリア材料と第一の材料は半導体でよく、例えばシリコン等でもよいが、それに限定はされない。
【００１７】
中間層の第二の材料はアモルファス材料でもよい。第二の材料は、二酸化シリコン等の酸化半導体材料を包含してもよい。第二の材料は、熱成長二酸化シリコン等、熱酸化半導体材料を包含してもよい。そのようにすることで、無応力構造の上で無応力の第一の層が得られる。通常、絶縁材料の膨張は半導体材料よりも格段に小さいため、絶縁材料上では通常、第一の層における応力は引張応力である。
【００１８】
複合基板の構造は、ミリメートル、マイクロメートル、またはナノメートル単位の微細構造化を施すか、またはインプリントリソグラフィーを施すことにより、中間層をパターン化することによって作製してもよい。反応性イオンエッチングによって構造を得てもよい。
【００１９】
中間層とキャリアは平面に配置する。中間層の平面における構造の寸法は、ミリメートル、マイクロメートル、またはナノメートル台の大きさでもよい。かかる構造は、キャリアの平面に対し垂直の断面で線対称形を有してもよい。構造は、キャリアの平面に対し垂直の断面で対称形を、例えば円形、正方形、長方形、ひし形等を有してもよい。
【００２０】
第二のソリッドステート・ウェハは、コンタクト貼合せ、直接貼合せとアニーリング、または共有貼合せで中間層の構造に貼合せしてもよい。
【００２１】
構造の寸法が１０μｍと１０ｎｍとの間、好ましくは１００ｎｍと２５ｎｍとの間であれば、応力緩和にとって有利である。それらの構造は弾性的に容易に変形できる。
【００２２】
本発明の実施形態によれば、本発明による複合基板は、キャリアとしてのシリコン基板、構造を設けた中間層としての絶縁層、そして例えば貼合せによって絶縁層の構造に固定された第一の層としてのシリコンウェハを具備するシリコン・オン・インシュレータ（ＳＯＩ）基板としてもよい。シリコンウェハは、ＳＯＩデバイス層に要求される厚みとなるまで薄くしてよい。
【００２３】
本発明のさらなる目的は、半導体処理と互換性のある、無応力複合基板を生産する方法を得ることである。
【００２４】
この本発明の目的は、複合基板で応力を緩和する方法が、
キャリア材料から成り、第二の材料の中間層を上に配置するキャリアを設ける段階と、
中間層を通過して延在する構造を中間層で形成する段階と、
キャリア材料のそれと概ね同じ膨張挙動を有する第一の材料から成る第一の基板を中間層上で貼合せる段階と、を含むことによって達成される。
【００２５】
第一のウェハを貼合せる前の構造は独立したものでよい。貼合せの後、構造上に無応力の第一のウェハが得られる。第一の層と第二の層との間の膨張の不整合から生じる応力は、中間層の構造で吸収される。第一の基板は第一の材料から成り、場合によっては薄いデバイスウェハを形成してもよい。その結果、第一の層の欠陥は皆無もしくは微少となり、電気的特性が向上する。
【００２６】
好ましくは、キャリア内部に至る構造を形成する。キャリア内部まで構造を延長することにより、構造の空き表面積が増し、そのことが応力緩和を促進する。応力を減らすため、好ましくはキャリアにおけるコーナは段階的にする。
【００２７】
反りを防ぐため、キャリア材料と第一の材料は同じ材料であってもよい。キャリア材料と第一の材料は単結晶材料、例えば等方性単結晶材料でもよい。それらを単結晶とする場合はキャリア材料と第一の材料とが結晶学的配向性を有し、その場合のキャリア材料と第一の材料の結晶学的配向性は同じであってもよい。キャリア材料と第一の材料は半導体材料、例えばシリコン等でもよいが、それに限定されない。
【００２８】
第二の材料はアモルファス材料でもよい。第二の材料は酸化半導体材料、例えば二酸化シリコン等を包含してもよい。第二の材料は熱酸化半導体材料、例えば熱成長二酸化シリコンを包含してもよい。
【００２９】
複合基板の構造は、ミリメートル、マイクロメートル、またはナノメートル単位の微細構造化を適用するか、インプリントリソグラフィーを適用するか、あるいは自己集合構造化技法を適用することにより、中間層をパターン化することによって作製してもよい。構造は、反応性イオンエッチングによって得てもよい。
【００３０】
本発明の実施形態によれば、構造の形成は、中間層にわたって構造を一体的にパターン化すること、すなわち中間層の全面にわたり構造をパターン化することにより、実行してもよい。
【００３１】
本発明の別の実施形態によれば、構造の形成は、中間層にわたって構造をクラスタ別、分散的または局所的にパターン化することにより、すなわち中間層で、構造が必要とされる箇所だけで、あるいは応力の発生が見込まれる箇所のみで、構造をパターン化することによって実行してもよい。
【００３２】
パターン化は、ミリメートル、マイクロメートル、またはナノメートル単位の微細構造化を、好ましくはキャリア材料内にまで十分に達する中間層の微細構造化を適用することを含んでもよい。これは構造が、キャリア材料から成るキャリア材料の上で、第二の材料から成る独立した柱か、それに類する形状となることを意味する。
【００３３】
代替的にはパターン化は、インプリントリソグラフィーの適用を含んでもよい。構造は、中間層の反応性イオンエッチングによって得てもよい。
【００３４】
中間層とキャリア層は平面に配置する。本発明によれば、構造の形成にあたっては、中間層の平面における構造の寸法を極めて小さなもの、例えばミリメートル台の大きさとしてもよいが、好ましくはマイクロメートル台かナノメートル台の大きさとする。構造がキャリアの平面に対し垂直の断面で線対称形となるように構造を形成してもよい。構造がキャリアの平面に対し並行の断面で対称形となるよう、例えば円形、正方形、長方形、ひし形等となるよう構造を形成してもよい。
【００３５】
構造の寸法は１０μｍと１０ｎｍとの間としてもよく、好ましくは１００ｎｍと２５ｎｍとの間とする。
【００３６】
中間層上での第一のウェハの貼合せは例えばコンタクト貼合せによって、例えばダイレクト貼合せとアニーリング、超高真空貼合せ、または共有貼合せによって実行してもよい。第一のウェハ上の自然酸化物は、貼合せ処理に先駆けて、例えば真空チャンバー内のオゾンで取り除く。
【００３７】
本発明による方法はさらに、十分なデバイス層の厚み、例えばＳＯＩデバイス層に要求される厚みとなるまで、第一のウェハを薄膜化することを含んでもよい。この薄膜化は、電気化学的方法により、研削と無欠陥研磨とにより、あるいは適切なイオン注入と低温アニーリングとにより実行してもよい。
【００３８】
本発明の実施形態によれば、本発明による複合基板は、キャリアとしてのシリコン基板ウェハと、構造を設けた中間層としての絶縁層と、絶縁層の構造に貼合せされ、その後ＳＯＩデバイス層として用いるために所要の厚みとなるまで薄膜化される第一の層としてのシリコンデバイスウェハとを具備するシリコン・オン・インシュレータ（ＳＯＩ）基板としてもよい。
【００３９】
本発明は、複合基板を作製する、例えばソリッドステート・マテリアル・オン・インシュレータ基板を、より具体的にはセミコンダクター・オン・インシュレータ基板を、さらに具体的にはシリコン・オン・インシュレータ基板を作製する、本発明による方法の用途をも提供する。
【発明を実施するための最良の形態】
【００４０】
上記をはじめとする本発明の特性と特徴と利点とは、本発明の原理を示す添付の図面を参照しつつ、以降の詳しい記述から明らかとなろう。下記の説明は専ら例示を目的としたものであり、本発明の範囲を制限するものではない。以下で引用する参照図は、添付の図面を指す。
【００４１】
特定の図面を参照しつつ特定の実施形態に関して本発明を説明するが、本発明がそれらに限定されるわけでなく、本発明は請求項によってのみ制限されるものである。記載の図面は概略に過ぎず、本発明を制限するものではない。図解の目的のため、図面では一部の要素の寸法を誇張して示したり、一定の縮尺で示していないことがある。例えば、図３から図５では、構造の寸法が誇張して示してある。
【００４２】
以下の説明及び請求項の中で「備える（comprising）」という用語が使われる場合、それは他の要素や段階を排除するものではない。単数名詞に言及する際に不定冠詞や定冠詞が使われる場合、例えば「１つの（ａまたはａｎ）」、「その(ｔｈｅ)」が使われる場合、特に記載しない限り、その名詞の複数を含むものとする。
【００４３】
モールド支援ナノリソグラフィーとも呼ばれるナノインプリントリソグラフィーは基本的に、ディテールを担う最小の情報における「コンパクトディスク」の製造に関し、その後シリコンにインプリントされる。そのことはＪａｎ  Ｈａｉｓｍａらによる“Ｍｏｌｄ−ａｓｓｉｓｔｅｄ  ｎａｎｏ−ｌｉｔｈｏｇｒａｐｈｙ：  ａ  ｐｒｏｃｅｓｓ  ｆｏｒ  ｒｅｌｉａｂｌｅ  ｐａｔｔｅｒｎ  ｒｅｐｌｉｃａｔｉｏｎ”（モールド支援ナノリソグラフィー：高信頼度パターン複製のためのプロセス），  Ｊ．  Ｖａｃｕｕｍ  Ｓｃｉｅｎｃｅ  ＆  Ｔｅｃｈｎ．，  Ｂ１４（１９９６），  ４１２４−４１２８に記載されている。
【００４４】
ナノ・インプリント・リソグラフィーは、寸法が１００ｎｍ未満の構造を有するデバイスを生産するプロセスであり、それは２段階からなるプロセスである。すなわち、まずはインプリント段階を実行し、その後に、例えばウエットまたはドライエッチングにより基板材料内へのパターンの転写を達成する。インプリント段階では、表面にナノ構造を有するモールドを使用し、薄いレジストフィルムを、または基板上に沈着した能動材料を変形する。レジストは、サーマルプラスチック、ＵＶ硬化または熱硬化ポリマー、その他何らかの適宜に変形可能な材料である。その影像転写システムは熱源もしくはＵＶ光源のみからなり、それは、例えば極紫外線リソグラフィー、イオンビーム投射リソグラフィー、Ｘ線リソグラフィー、電子ビームリソグラフィー等、小さな構造を作製する他のプロセスの生成源（光または粒子）やレンズに比べて非常に簡素であり廉価である。パターン転写段階では、反応性イオンエッチング（ＲＩＥ）等の異方性エッチング処理を用いてマイクロ構造パターンを基板材料内に移し、さらにインプリントによってレジスト全体の中に作製された厚み多様性パターン、すなわち最も低い部分のため完全に基板ウェハ材料に移しつつ、圧縮領域内の残留レジストを取り除く。
【００４５】
ナノインプリントリソグラフィーでは最初に、例えば電子ビームパターンジェネレータ（ＥＢＰＧ）を用いて、モールドを作製する。ＥＢＰＧは電子ビーム技術を使用し、真空内で電子ビームをオン及びオフに切り替えることにより、そしてドローイングオブジェクト（マスク）が設定されたステージを動かすことにより、モールド材料上でパターンを描く。
【００４６】
Ｊ．  Ｈａｉｓｍａらによる“Ｍｏｌｄ−ａｓｓｉｓｔｅｄ  ｎａｎｏ−ｌｉｔｈｏｇｒａｐｈｙ：  Ａ  ｐｒｏｃｅｓｓ  ｆｏｒ  ｒｅｌｉａｂｌｅ  ｐａｔｔｅｒｎ  ｒｅｐｌｉｃａｔｉｏｎ”（モールド支援ナノリソグラフィー：高信頼度パターン複製のためのプロセス），  Ｊ．  Ｖａｃ．  Ｓｃｉ．  Ｔｅｃｈｎｏｌ．  Ｂ１４（１９９６），  ｐ．  ４１２４−４１２８の図２に記載の通り、モールドと基板の表面は清浄化し、リリース層と、例えば浸漬により施すことができるＳｅｐｐｉｃ社（フランス、パリ）のＭｏｎｔａｃｅｌｌ  Ｃと、プライマーとをそれぞれ設ける。そして、このモールドから複製を作る。光開始剤としてＵＶ硬化可能材料の薄い膜を、例えばジオメトキシ・フェニル・アセトフェノン（ＤＭＰＡ）を含む１，６−ヘキサンジオール・ジアクリレート（ＨＤＤＡ）の薄い層を、回転塗布法により基板に施す。モールドと基板とを揃え、押し合わせる。ＨＤＤＡはＵＶ照射で凝固させ、基板からモールドを取り除く。凹型の構造を完全に開放するため、例えばＯ２／Ｈｅプラズマの中で、ＨＤＤＡのエッチバックを達成する。その後ＨＤＤＡ層は、基板をさらに処理するためのマスクとして使用する。そして、得られたパターンをＳｉかＳｉＯ２中にインプリントする。その後は、例えばドライ（酸素）プラズマエッチングやウェットケミストリーによって残りのＨＤＤＡを取り除くことができる。
【００４７】
ナノインプリントリソグラフィーの分解能は、モールドとポリマーの機械的強度によって決まる。Ｓｔｅｐｈｅｎ  Ｙ．  Ｃｈｏｕによる“Ｎａｎｏｉｍｐｌｉｎｔ  Ｌｉｔｈｏｇｒａｐｈｙ  ａｎｄ  Ｌｉｔｈｏｇｒａｐｈｉｃａｌｌｙ  Ｉｎｄｕｃｅｄ  Ｓｅｌｆ−Ａｓｓｅｍｂｙ”（ナノインプリントリソグラフィーとリソグラフィーによって誘発される自己集合），ＭＲＳ  Ｂｕｌｌｅｔｉｎ，  Ｊｕｌｙ  ２００１、に記載の通り、二酸化シリコンのモールドとポリメチルメタクリレート（ＰＭＭＡ）のレジストを使用した時には、ナノインプリントリソグラフィーを用いてＰＭＭＡに直径６ｎｍ、深さ６０ｎｍの穴と、直径３０ｎｍ、高さ３５ｎｍのＰＭＭＡ柱が出来上がった。さらに同文献で述べている通り、適宜なレジストとモールドを用いることで、ナノインプリントリソグラフィーの分解能は５ｎｍ未満にできる。
【００４８】
ナノインプリントリソグラフィーには、小さく、経済的であり、また半導体技術と適合するという特徴がある。
【００４９】
ＣｈｏｕによるＭＲＳ  Ｂｕｌｌｅｔｉｎ，  Ｊｕｌｙ  ２００１，には、一度に１つのウェハをインプリントするシングルインプリント機、一度に小さなウェハ領域（ダイと呼ぶ）をインプリントしてから別のウェハ領域に移動するステップ・アンド・リピート機、そして円筒形のモールドを使用するかまたは平らなモールドの上で滑らかなローラーを使用するローラー機等、様々な種類のナノインプリントリソグラフィー・インプリント用の機械が記載されている。
【００５０】
本発明の実施形態によれば、ナノインプリントリソグラフィーと直接貼合せの組み合わせから、ほどよく廉価な無引張応力ＳＯＩ製造方法が提供される。
【００５１】
図１から図５に示すように、本発明の方法の一実施形態は次の通りである。
【００５２】
第一の段階では、図１に示すように、基板やシリコンウェハ等のキャリア２がある。本発明の実施形態における用語「基板」は、あらゆる基礎材料、あるいは使用し得る材料、またはその上で絶縁層を形成し得る材料を含み得る。他の代替実施形態においてこの「基板」は、例えば添加シリコン、ガリウム砒素（ＧａＡｓ）、ガリウム砒素燐（ＧａＡｓＰ），ゲルマニウム（Ｇｅ）、またはシリコンゲルマニウム（ＳｉＧｅ）基板等の半導体基板を含み得る。用語「基板」は、対象となる絶縁層の下にある層のための要素を概括的に定義するために用いられる。「基板」はまた、その上で層が形成される、例えばガラスや金属の層が形成される他の何らかの土台であってもよい。以下では主にシリコン処理に言及しつつ処理を説明するが、当業者であれば、他の半導体材料系に基づいて本発明を実施し得ることを理解するであろうし、当業者であれば、以下で述べる誘電性材料や半導性材料や導電性材料の等価物として適宜な材料を選ぶことができる。
【００５３】
図２に示すように、シリコンウェハを熱酸化する。その結果、シリコンウェハ２の空き表面４の上に二酸化シリコン層６が形成される。
【００５４】
第二の段階では、図３に表すように、酸化表面６をパターン化し、その結果、上で説明したナノインプリントリソグラフィーによって構造８を形成する。その構造は、例えば柱の形や先端が切り取られたピラミッド形状等、任意の適宜な形状でよい。構造８は、好ましくは１０μｍと１０ｎｍとの間程度の直径を有し、さらに好ましくは１００ｎｍと２５ｎｍとの間の直径を有する。
【００５５】
このナノインプリントパターンは、例えば反応性イオンエッチングにより、まずはＳｉＯ２層６内に、また次にＳｉＯ２層６を通じて基板ウェハ２のシリコン内にまでインプリントする。これは、構造８が基板シリコン２の上で独立したＳｉＯ２柱となることを意味する。
【００５６】
図４に示すように、ダイレクト貼合せか共有貼合せによりこのパターン化されたウェハをデバイスウェハ１０に貼合せる。貼合せの前には、デバイスウェハの表面を清浄化する。自然酸化物は、バキュームチャンバーにてオゾンによって取り除く。
【００５７】
その後、貼合せされたデバイスウェハ１０を所要のＳＯＩ厚みとなるまで薄膜化し（図４の破線を参照）、図５に示すＳＯＩのデバイス層１２を形成する。この薄膜化は、例えばスマートカットによって行ってもよく、あるいは当業者にとって周知の、薄いデバイス層１２を得るための任意の適宜な方法で行ってもよい。
【００５８】
その結果、基板シリコン２内に組み込まれた無応力絶縁マイクロ構造８の上に、無引張応力の薄いシリコン層１２が出来上がる。無引張応力ＳＯＩは、従来技術から公知のＳＯＩよりも格段に優れた電気的特性を有する絶縁シリコンを意味する。無応力ＳＯＩは応力腐食をこうむらない。無応力ＳＯＩは、上位シリコン層１２の中の能動素子で特性を改良する、例えば線形化する見込みを提供する。ｐ−ｎ、ｐ−ｉ−ｎ、及びｐ−ｓ−ｎ（ｓは「僅かにドープ」の意）等数種の半導体（Ｓｉ、Ｇｅ）接合、トランジスタ、そしてダイオードの電気的特性に及ぶ静水・局所圧力の影響についてはこれまで、実験的かつ理論的に、綿密な研究がなされてきた。Ｋ．  Ｂｕｌｔｈｕｉｓによる、Ｐｈｉｌｉｐｓ  Ｒｅｓ．  Ｒｅｐｏｒｔｓ  ２０（１９６５）４１５−４３１、Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  ３７（１９６６）２０６６−２０６８、Ｐｈｉｌｉｐｓ  Ｒｅｓ．  Ｒｅｐｏｒｔｓ  ２１（１９６６）８５−１０３、ならびにＰｈｉｌｉｐｓ  Ｒｅｓ．  Ｒｅｐｏｒｔｓ  ２３（１９６８）２５−４７で発表された、広範囲に及ぶ調査を参照することができる。圧力との相関における半導体特性の大きな変化が計算され、測定され、説明されている。
【００５９】
出来上がった薄いシリコンデバイス層１２に欠陥は皆無もしくは微少である。熱二酸化シリコン６は成長シリコン側にて２層から３層の原子層にわたって結晶構造を保ち、その後の酸化物はアモルファス物質である。そのような薄い物質は、局所圧力の下で非常に弾性的であり、比較的塑性的である。構造８のプロファイルは、応力と歪力の下でそれ自体を順応させる。
【００６０】
貼合せを実行した後、直ちにＳＯＩウェハをアニーリングすることができ、そのようにすることで、反応性イオンエッチングの欠陥は全て消滅する。ただし柱８そのものと、柱の周りの開放空間が電気的絶縁を増大させるため、これは必須ではない。基板２はキャリアに過ぎず、単結晶シリコンである必要はない。
【００６１】
以降の処理の温度計画がどのようであっても、本発明によるＳＯＩ組成で著しい引張応力は生じないであろう。そのような設定で、バルクシリコンがその終局的限界に達する場合、構造上のＳＯＩは、高度な専用集積回路においてバルクシリコンの特性を凌ぐであろう。
【図面の簡単な説明】
【００６２】
【図１】シリコンウェハの概略垂直断面図。
【図２】熱酸化シリコンウェハの概略垂直断面図。
【図３】本発明の実施形態による構造を設けた熱酸化シリコンウェハの概略垂直断面図。
【図４】さらなるシリコン層が貼合せされた、図３の装置の概略垂直断面図。
【図５】デバイスウェハを薄膜化した後の、図４の構造を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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