(57)【要約】垂直絶縁ゲート電界効果パワー・トランジスタ（３）は、２つのトランジスタ・セル（ＴＣ３）の間毎の境界において周辺ゲート構造（Ｇ３１，Ｇ３２）を有する複数の並列のトランジスタ・セル（ＴＣ３）を有する。ゲート構造（Ｇ３１，Ｇ３２）は、独立して動作可能となるように互いに絶縁された第１（Ｇ３１）および第２（Ｇ３２）のゲートを含む。第１のゲート（Ｇ３１）は、トレンチ・ゲート（２１，２２）であり、第２のゲート（Ｇ３２）は、少なくとも絶縁平面状ゲート部分（１３，１４）を有する。第１（Ｇ３１）および第２（Ｇ３２）のゲートが同時に動作することによって、デバイス（３）のソース領域（１６）とドレイン領域（１２）の間に伝導チャネル（２３ｃ，２３ｂ）が形成される。デバイス（３）は、トレンチ・ゲート・デバイスのオン状態抵抗値に近づくオン状態抵抗値を有し、スイッチング性能がＤＭＯＳデバイスより良好であり、安全動作領域がトレンチ・ゲート・デバイスより良好である。デバイス（３）は、安定化出力電圧を供給するための回路構成（５０）（図１４）中でロー側パワー・トランジスタ（６）と直列に接続されたハイ側パワー・トランジスタとすることができる。デバイス（３）は、負荷（Ｌ）に電流を供給するための回路構成（６０）（図１５）中でスイッチとすることもできる。これらの回路構成（５０，６０）は、第１のゲート（Ｇ３１）用の電極（Ｇ３１１）に、供給される固定電位を加えるための端子（Ｖｃｃ，ＶＦ）と、第２のゲート（Ｇ３２）用の電極（Ｇ３２１）に変調電位を加えるためのゲート・ドライバ回路（５７３、６７３）とを含む。
2006501666.tif 000002
【特許請求の範囲】
【請求項１】
複数の電気的に並列のトランジスタ・セルを持った能動域を有する半導体ボディを含み、
各トランジスタ・セルが、絶縁ゲート構造に隣接したチャネル収容ボディ領域によって分離された第１の導電型のソース領域と、ドレイン領域とを有し、
前記ゲート構造が、独立して動作可能となるように互いに絶縁された第１のゲートおよび第２のゲートを含み、
前記第１のゲートが、前記ボディ領域に隣接した絶縁トレンチ・ゲートであり、前記第１のゲートにゲート電位を加えたとき、第１の垂直チャネル部分の前記ボディ部分中における形成が可能になり、
前記第２のゲートが、前記ボディ領域に隣接した前記半導体ボディの上部主表面上に少なくとも絶縁平面状ゲート部分を有しており、前記第２のゲートにゲート電位を加えたとき、前記ボディ部分中に第２の少なくとも一部は横方向のチャネル部分の形成が可能になり、
したがって、前記第１および第２のゲートが同時に作動すると、前記第１および第２のチャネル部分が結合して前記ソース領域と前記ドレイン領域の間に伝導チャネルが形成される、絶縁ゲート・パワー・トランジスタ半導体デバイス。
【請求項２】
前記ゲート構造が、２つの隣接するトランジスタ・セルの間毎の境界に位置し、
前記境界において、ゲート材料をその中に有する絶縁トレンチが、２つのトランジスタ・セル用の前記第１のゲートを形成し、
ゲート材料をその上に有する平面絶縁層が、前記トレンチの上に位置し、前記トレンチを越えて横方向両方に延在し、
したがって、前記２つのトランジスタ・セル用の前記第２のゲートが、絶縁された実質的に完全な平面状のゲートになり、
したがって、前記平面絶縁層が、前記２つのトランジスタ・セルのために、前記第１のゲートと前記第２のゲートとを互いに絶縁する、請求項１記載の半導体デバイス。
【請求項３】
前記ゲート構造が、前記２つの隣接するトランジスタ・セル間の境界に位置し、
前記境界において、絶縁トレンチの下側部分中にゲート材料を有する絶縁トレンチが、前記２つのトランジスタ・セル用の前記第１のゲートを提供し、
第１の絶縁層が、前記トレンチの上側部分中でゲート材料をその上に有する前記トレンチ内およびそれを横切って横方向に位置し、
ゲート材料をその上に有する第２の絶縁層が、前記トレンチから前記半導体ボディの前記上部主表面上に横方向両方に延在し、
したがって、前記２つのトランジスタ・セル用の前記第２のゲートが、絶縁トレンチ・ゲート部分および絶縁平面状ゲート部分を有し、
したがって、前記トレンチ内でそれを横切って横方向にある前記第１の絶縁層が、前記２つのトランジスタ・セルのために、前記第１のゲートおよび前記第２のゲートを互いに絶縁する、請求項１記載の半導体デバイス。
【請求項４】
前記能動域中の前記トランジスタ・セルが、前記周辺ゲート構造が２次元の繰り返しパターンの形で各トランジスタ・セルを囲繞する、閉じたセル形状を有する、請求項１から３のいずれかに記載の半導体デバイス。
【請求項５】
請求項１から４のいずれかに記載のパワー・トランジスタ半導体デバイスを含み、
前記トランジスタ・セルの前記第１のゲートおよび前記第２のゲートが、それぞれ前記デバイスの第１および第２のゲート電極に接続され、
前記第１および第２のゲート電極が、独立して印加される制御電位にそれぞれ接続されるように構成される、回路構成。
【請求項６】
供給された固定ゲート電位に接続するための端子手段が、前記第１のゲート電極に接続され、
変調ゲート電位を印加するためのゲート・ドライバ回路が、前記第２のゲート電極に接続される、請求項５記載の回路構成。
【請求項７】
前記パワー・トランジスタ半導体デバイスが、ハイ側トランジスタとロー側トランジスタの間のスイッチ・ノード接続部を介して安定化電圧を出力部に供給するために、前記ロー側パワー・トランジスタと直列に接続された前記ハイ側パワー・トランジスタであり、
前記ゲート・ドライバ回路が、前記ハイ側トランジスタと前記ロー側トランジスタを交互にオン・オフにスイッチングするための制御回路中に含まれている、請求項６記載の回路構成。
【請求項８】
前記パワー・トランジスタ半導体デバイスが、負荷がデバイスのソース電極およびドレイン電極の１つに接続されたとき、前記負荷に電流を供給するためのスイッチになる、請求項６記載の回路構成。
【請求項９】
前記ゲート・ドライバ回路が、前記半導体ボディ中の前記パワー・トランジスタ・スイッチと統合された制御回路中に含まれる、請求項８記載の回路構成。
【請求項１０】
前記制御回路が、前記パワー・トランジスタ・スイッチ用の保護回路手段を有する、請求項９記載の回路構成。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体デバイスおよびそのデバイスを含む回路構成に関する。
【背景技術】
【０００２】
垂直絶縁ゲート電界効果パワー・トランジスタ半導体デバイスは、複数の電気的に並列なトランジスタ・セルを持った能動域を有する半導体ボディを含み、各トランジスタ・セルが、周辺部にある絶縁ゲート構造に隣接する第１の導電型とは反対の第２の導電型のチャネル収容ボディ領域によって、分離された第１の導電型のソース領域とドレイン領域とを有していることが知られている。
【０００３】
２つの型のそのような周知の垂直絶縁ゲート・パワー・トランジスタ・デバイスは、添付図面の図１および２に概略断面図で示してある。
【０００４】
ここで、図１を参照すると、垂直ＭＯＳＦＥＴパワー・トランジスタ半導体デバイス１の周知の二重拡散金属酸化物半導体（DMOS; double-diffused metal-oxide-semiconductor）フォーマットが示されている。デバイス１は、底部主表面１０ｂに対向した上部主表面１０ａを有する単結晶シリコン半導体ボディ１０を含む。半導体ボディ１０は、第１の導電型、この例ではｎ＋導電型の比較的高濃度でドープされた基板１１を含み、この基板は、ＭＯＳＦＥＴのドレイン領域を形成する。第１の導電型（この例ではｎ−導電型）の比較的低濃度でドープされた半導体領域１２が、ＭＯＳＦＥＴのドレイン・ドリフト領域を形成する。
【０００５】
デバイス１は、共通のドレイン領域１１を共用する多数の電気的に並列のトランジスタ・セルを持った能動域を有する。図１に、１つの完全なトランジスタ・セルＴＣ１およびセルＴＣ１の両側にある、隣接するトランジスタ・セルの一部分の横方向寸法、すなわちセル・ピッチを示す。この図に、２つの互いに隣接するトランジスタ・セルの間毎の境界において上部主表面１０ａ上に位置する、２つの周辺部絶縁ゲート構造Ｇ１の断面が示されている。ゲート構造Ｇ１は、ゲート導電性材料１４をその上に有する上部主表面１０ａ上の平面状ゲート絶縁層１３を有し、層１３および材料１４は、セルＴＣ１の周辺部から横方向内側に延びている。
【０００６】
ドレイン・ドリフト領域１１は、隣接するトランジスタ・セルの周辺領域１２ａにおいて上部主表面１０ａまで延びている。各トランジスタ・セルのドレイン・ドリフト領域１２ａ間に、第２の反対の導電型（この例ではｐ導電型）のボディ領域１５と、第１の導電型（この例ではｎ＋導電型）のソース領域１６とからなる二重拡散構造がある。したがって、ソース領域１６およびドレイン・ドリフト領域１２ａは、ボディ領域１５によって分離され、ボディ領域１５は、チャネル収容領域であり、周辺ゲート構造Ｇ１の横平面状絶縁ゲート１３，１４に隣接する。このような構造によって、デバイス１のオン状態時、適切なゲート電位をゲート材料１４に加えたとき、横方向伝導チャネル１５ａをボディ部１５中に形成することが可能になり、それによって電流が、ソース領域１６から横方向に伝導チャネル１５ａを通り周辺ドレイン・ドリフト領域１２ａ中に、次いで垂直方向にドレイン・ドリフト領域１２ａ，１２を通りドレイン領域１１まで、各トランジスタ・セル中の経路中を流れる。
【０００７】
絶縁領域１７が、ゲート構造Ｇ１の上に設けられる。すべてのソース領域１６に接触するソース・メタライゼーション部１８が、第１の主表面１０ａ上で絶縁領域１７の上に設けられてソース電極Ｓを形成する。示していないが、絶縁ゲート構造Ｇ１への電気的接続は、絶縁領域１７を貫通してゲート導電層１４の一部分を露出させる１つまたは複数のウィンドウを形成し、ソース・メタライゼーション部をパターン形成し、それによって単独のゲート電極を設けることによって、実施される。メタライゼーション層１９は、ドレイン領域１１とオーミック接触しドレイン電極Ｄを形成する。
【０００８】
ここで、図２を参照すると、垂直ＭＯＳＦＥＴパワー・トランジスタ半導体デバイス２の周知のトレンチ・ゲート・フォーマットが示されている。デバイス２は、上部主表面１０ａおよび底部主表面１０ｂを有する半導体ボディ１０と、第１の導電型ドレイン領域１１と、第１の導電型ドレイン・ドリフト領域１２とを、ドレイン・ドリフト領域１２が表面１０ａまで延びていないことを除き、図１のデバイス１と同様に、含む。
【０００９】
図２に、１つの完全なトランジスタ・セルＴＣ２、およびセルＴＣ２の両側にある隣接するトランジスタ・セルの一部分の横方向寸法（セル・ピッチ）が示されている。２つの隣接するトランジスタ・セルの間毎の境界にあるトレンチ２０中に位置する、２つの周辺絶縁ゲート構造Ｇ２の断面が示されている。トレンチ・ゲート構造Ｇ２は、チャネルを収容する第２の反対の導電型ボディ領域２３を貫通してドレイン・ドリフト領域１２中に垂直方向に延び、トレンチ２０の垂直壁および底壁に絶縁層２１と、トレンチ２０中の層２１内にゲート導電性材料２２とを有する。第１の導電型のソース領域２４は、上部主表面１０ａの下でトレンチ・ゲート２１，２２に隣接して各トランジスタ・セル中に存在する。したがって、ソース領域２４およびドレイン・ドリフト領域１２は、周辺絶縁ゲート構造Ｇ２がもたらすトレンチ・ゲート２１，２２に隣接したチャネル収容ボディ領域２３によって分離される。このような構造によって、デバイス２のオン状態時、ゲート材料２２に適切なゲート電位を加えたとき、垂直伝導チャネル２３ａをボディ部２３中に形成することが可能になり、それによって電流が、ソース領域２４から伝導チャネル２３ａを垂直方向に通りドレイン・ドリフト領域１２まで、各トランジスタ・セル中の経路中を流れる。
【００１０】
絶縁領域２５が、ゲート構造Ｇ２の上に設けられる。すべてのソース領域２４に接触するソース・メタライゼーション部１８が、第１の主表面１０ａ上で絶縁領域２５の上に設けられ、ソース電極Ｓを形成する。示していないが、絶縁ゲート構造Ｇ２への電気的接続は、トレンチ２０から、能動トランジスタ・セル域の外側の非能動域中で半導体ボディ１０の上部表面１０ａまで絶縁層２１を延ばし、メタライゼーション部が接触してゲート電極になる、この上部表面絶縁層までゲート材料２２を延ばすことによって、実施される。メタライゼーション層１９は、ドレイン領域１１とオーミック接触してドレイン電極Ｄを形成する。
【００１１】
パワー・トランジスタの所望の特性は、低オン状態抵抗値を有することである。図１および２を参照して説明したばかりの２つの周知なパワー・トランジスタ・デバイスを検討すると、このデバイス構造が、共に低電圧および中電圧のパワー・トランジスタ用に使用されたとき、すなわちドレイン・ソース間絶縁破壊電圧が約２００ボルトまでのとき、デバイスのオン状態抵抗値は、大幅に、伝導チャネル周辺部の総計に依存することが知られている。したがって、所与の大きさのデバイス、すなわち所与の能動トランジスタ・セル面積では、その能動面積中のトランジスタ・セルの数がより多くなると、オン状態抵抗値がより低くなる。図１のＤＭＯＳデバイスの場合、この点における制限は、周辺ドレイン・ドリフト領域１２ａの横方向の長さを縮小することによって、あまりにも互いに接近させてトランジスタ・セルをパッケージした場合、この領域における「ジャンクションＦＥＴ」現象が、ドレイン１１までの垂直方向電流経路を圧縮することになる。図２のトレンチ・ゲート・デバイスは、この「ジャンクションＦＥＴ」による制限を受けず、したがって所与の大きさのデバイスでは、このトレンチ・ゲート構造によって、より多くのトランジスタ・セルを実装し、より低いオン状態抵抗値を実現することができる。これは、図２のセル・ピッチＴＣ２を、図１のセル・ピッチＴＣ１より小さく示すことによって、説明してある。
【００１２】
パワー・トランジスタに対する別の所望の特性は、スイッチング性能が良好、すなわちデバイスがターンオン、ターンオフされたとき、スイッチングが速く、スイッチング損失が低いことである。この特性は、パワー・トランジスタが、電源、たとえば電圧安定化モジュール（ＶＲＭ）の出力段中に使用され、連続的に非常に高い周波数でターンオン、ターンオフされるような場合、殊に重要である。図１によるＤＭＯＳデバイスを図２によるトレンチ・ゲート・デバイスと比べたとき、２つのデバイスが同じオン状態抵抗値を有するケースでは、ＤＭＯＳデバイスが、一般にトレンチ・ゲート・デバイスより早いスイッチングおよびそれより低いスイッチング損失を示すことが知られている。これは、図１のＤＭＯＳデバイス中のゲート電極１４の下にあるドレイン・ドリフト領域１２ａ、１２を貫通する空乏幅が、図２のトレンチ・ゲート・デバイス中のゲート電極２２の下にあるドレイン・ドリフト領域１２を貫通する空乏幅より著しく広いという、この２つのデバイスの形状に由来する。すなわち、その構造は、ＤＭＯＳデバイスの場合、ボディ領域１５を有するジャンクションによってゲート電極１４の下に強制された空乏が、トレンチ・ゲート・デバイスの場合、ボディ領域２３を有するジャンクションによってゲート電極２２の下に強制された空乏より遠くに到達するような構造であるからである。空乏によって生じるゲート・ドレイン・キャパシタンスＣｇｄの成分は、空乏幅に逆比例し、したがって高ドレイン電圧で空乏によって生じるＣｇｄの成分は、ＤＭＯＳデバイスの方が、トレンチ・ゲート・デバイスの場合より小さい。これは、デバイスがターンオン時、ドレイン電圧Ｖｄｓが急速に降下することの一因になる。というのは、ｄＶ／ｄｔ＝Ｉｇ／Ｃｇｄ、ただしＩｇは定数、であるためである。したがって、ターンオンおよびターンオフ時のドレイン電圧変化率によって起こるスイッチング損失への寄与分は、ＤＭＯＳデバイスの場合、トレンチ・ゲート・デバイスの場合より小さい。ＤＭＯＳデバイスについてターンオンおよびターンオフ時のドレイン電圧変化率を視覚化する代替の方法は、「ｄｉｖＤ」現象を検討することである。すなわち、等電位とは、放電電流を容量的にゲート電極中にではなく、ボディ中に「誘導」するそのようなものである。つまり、所与の率、ｄＶ／ｄｔに対して、ゲート電極中に流入する放電電流の割合は、より少なくなり、所与のゲート電流に対しては、ｄＶ／ｄｔは、より速くなるということを意味する。したがって、Ｃｇｄによる放電電流成分は、減少する。
【００１３】
パワー・トランジスタの別の所望の特性は、増幅または電流調節のために、デバイスが半ばオン、すなわち制御状態にあるとき、伝達特性が良好なことである。この伝達特性は、ソース電極を介して負荷に接続されるときはハイ側で、またはドレイン電極を介して負荷に接続されるときはロー側で、パワー・トランジスタを使用して、ランプ、ソレノイドまたはモータなどの負荷に電流を供給し、必要なときは電流を制御する用途では、特に重要である。この用途では、オン状態抵抗値が、やはり主に重要であり、上記で議論したように、これは、本来的に図１によるＤＭＯＳデバイスの場合より図２によるトレンチ・ゲート・デバイスの場合の方が小さい。しかし、パワー・トランジスタが、必要なときは高周波数のスイッチング用途ではなく電流源用に使用されるとき、半ばオン状態中での性能が、スイッチング性能より大きい重要性を帯びる。
【００１４】
この電流源および制御モードでは、デバイスが良好な安全動作領域を有することが特に問題である。この点で、図２によるトレンチ・ゲート・デバイスは、ショート・チャネル現象および電流集中を被り、それによって図１によるＤＭＯＳデバイスの場合より大いに安全動作領域が制限される。これを、以下に説明する。
【００１５】
用語「ショート・チャネル現象」は、通常、ボディ領域の空乏層がドレイン電位の増加に応答して後退したとき、（導電体領域を貫通して利用できる）チャネル長の有効長さが減少することを指している。チャネル有効長さが減少すると、一定ゲート電圧では、ドレイン電圧がより高くなるのに応じて出力電流が増加する。図２によるトレンチ・ゲート・デバイスは、殊にショート・チャネル現象が起きやすい。というのは、ドレイン・ドリフト領域１２による電場が、チャネル２３ａの方向に垂直方向であり、ボディ領域２３を直接上方に空乏化するように働き、したがって有効チャネルを短縮するからである。これとは違って図１によるＤＭＯＳデバイスでは、対向するボディ領域１５が、共にボディ領域間のドレイン・ドリフト領域１２ａを空乏化するように働き、一方、ドレイン場がボディ１５の下でチャネル１５ａに平行して加えられ、したがってドレイン場は、有効チャネル長さにほとんど影響を及ぼさない。図２によるトレンチ・ゲート・デバイスでは、局所的な処理変動、殊に導電性ゲート２２のトレンチ・エッチング深さおよび平坦化の変動によって、チャネル長さの変動が製造時に組み込まれて生じる。このケースでは、ゲートがより短いトランジスタ・セルまたはセル領域は、ドレイン電圧が増加すると電流がより顕著に増加することになる。これによって、ショート・チャネル現象が、動作領域に応じて電流集中（局所的に電流密度が増加して温度が局所的に上昇させられ、それによって次にさらに局所的な電流密度が増加させられることになり得る現象）を引き起こす、または悪化させることがあり得るので、デバイスの安全動作領域が損なわれる。たとえば、電流調節に使用される通常約３ボルトより小さい低ゲート・ソース電圧を加えられたトレンチ・ゲート・デバイスは、通常抵抗値が負の温度係数を有し、したがって電流集中が起きやすい恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、上記で議論した周知のＤＭＯＳおよびトレンチ・ゲート構造とは異なる構造を有し、周知のＤＭＯＳおよびトレンチ・ゲート構造のどちらの特性に比べても、上記で議論した特性を組み合わせて向上した特性を有する、垂直パワー・トランジスタ半導体デバイスを提供することである。
【００１７】
本発明によれば、複数の電気的に並列なトランジスタ・セルを有する能動域を有する半導体ボディを含み、各トランジスタ・セルが、絶縁ゲート構造に隣接したチャネル収容ボディ領域によって分離された第１の導電型のソース領域およびドレイン領域を有し、前記周辺ゲート構造が、互いに独立で作動できるように互いに絶縁された第１および第２のゲートを含み、第１のゲートがボディ領域に隣接した絶縁トレンチ・ゲートであって、第１のゲートにゲート電位を加えたとき、第１の垂直チャネル部分の前記ボディ部分中における形成を可能にし、第２のゲートが、ボディ領域に隣接した半導体ボディの上部主表面上に少なくとも絶縁平面状ゲート部分を有しており、第２のゲートにゲート電位を加えたとき、第２の少なくとも部分的に横方向のチャネル部分の前記ボディ部分中における形成を可能にし、したがって第１および第２のゲートが同時に動作すると、第１および第２のチャネル部分が結合してソース領域とドレイン領域との間に伝導チャネルが形成される、絶縁ゲート・パワー・トランジスタ半導体デバイスが提供される。
【課題を解決するための手段】
【００１８】
添付の特許請求の範囲の請求項１の範囲に含まれるデバイス構造の第１および第２の実施例は、それぞれ請求項２および３に定義されている。
【００１９】
米国特許第6,303,410B1号（ブリーガ（Bliga））に、半導体基板上部表面の下でトレンチ中に延びた垂直部分と、その上部表面の上で延びた横部分とを有するＴ字状ゲート電極を含むパワー半導体デバイスを製造する方法が開示されていると認識されたい。第１の実施形態では、ドレイン・ドリフト領域が、チャネル収容ｐベース領域とトレンチの間で上部表面まで延びる。第２の実施形態では、ｐベース領域が、動作中、ゲートの横部分の下の横部分と、ゲートの垂直部分に隣接する垂直部分とを有する連続する伝導チャネルを形成するようにトレンチの垂直面に延びる。方法およびその結果得られるゲート構造は、トレンチ・ゲート電極の上部表面を平坦化する方法に関して従来技術が有する問題を克服するように企図されている。開示されたゲート構造は、単一ゲートであり、本発明のデバイス構造のように互いに絶縁された、少なくとも部分的に平面状のゲートおよびトレンチ・ゲートではない。
【００２０】
上記のように定義された本発明によるデバイスは、ＤＭＯＳデバイスの場合より低い、トレンチ・ゲート・デバイスのオン抵抗に近づくオン抵抗を有する、複式ゲートのデバイスである。本発明による複式ゲート・デバイスは、ターンオンおよびターンオフ時のパワー損失もＤＭＯＳデバイスと比べたとき、著しく低い。本発明による複式ゲート・デバイスは、増幅または電流制御のために、伝達特性もトレンチ・ゲート・デバイスと比べたとき改善されている。
【００２１】
複式ゲートＭＯＳＦＥＴは、本来周知であるが、類似の横方向ゲートを有する、２つの類似の能動領域を有するだけのものであることを認識されたい。これとは違って、本発明によるデバイスは、以下により詳細に説明するように、トレンチ・ゲート・パワー・トランジスタの垂直ゲート技術とＤＭＯＳ垂直パワー・トランジスタの横ゲート技術を組み合わせることによる利点を有する。
【００２２】
本発明によるデバイスの好ましい特徴は、請求項２から４に定義されている。  
パワー・トランジスタ半導体デバイスを含む本発明による回路構成は、請求項５から１０に定義されている。詳しくは、請求項７が、出力部へ安定化電圧を供給するための好ましい回路構成を定義し、請求項８から１０が、負荷へ電流を供給するための好ましい回路構成を定義している。
【００２３】
ここで、本発明を添付の図面を参照して詳細に説明する。  
図１から４、図１０から１２および図１３は、模式図であり原寸に比例して示されていないことに留意されたい。これらの図の相対的な寸法および割合は、図面を明確にして説明する都合上、大きさを誇張してまたは縮小して、示してある。
【発明を実施するための最良の形態】
【００２４】
ここで、図３および４を参照すると、本発明による垂直絶縁ゲート電界効果パワー・トランジスタ半導体デバイス３の第１の実施例が示されている。デバイス３は、底部主表面１０ｂと対向する上部主表面１０ａを有する単結晶シリコン半導体ボディ１０を含む。半導体ボディ１０は、第１の導電型、この例ではｎ＋導電型の比較的高濃度でドープされた基板１１を含み、基板１１は、デバイス３のドレイン領域を形成する。第１の導電型、この例ではｎ−導電型の比較的低濃度でドープされた半導体領域１２は、デバイス３のドレイン・ドリフト領域を形成する。第２の反対の導電型、この例ではｐ導電型の領域２３は、上部表面１０ａとドレイン・ドリフト領域１２との間に延在し、チャネル収容ボディ領域２３になる。
【００２５】
デバイス３は、共通ドレイン領域１１を共用する多数の電気的に並列のトランジスタ・セルを有する能動域を有する。図３に、１つの完全なトランジスタ・セルＴＣ３およびセルＴＣ３の両側にある隣接するトランジスタ・セルの一部分の横方向寸法、すなわちセル・ピッチを示す。この図に、２つの隣接するトランジスタ・セルの間毎の境界に位置する周辺絶縁ゲート構造Ｇ３１，Ｇ３２の２つの断面を示す。周辺ゲート構造Ｇ３１，Ｇ３２は、互いに独立して動作できるように、互いに絶縁された第１のゲートＧ３１と第２のゲートＧ３２とを含む。セルの境界において、トレンチ２０が、ボディ領域２３を貫通してドレイン・ドリフト領域１２中に垂直方向に延び、トレンチ２０の垂直壁および底部壁において絶縁層２１を有し、ゲート導電性材料２２、たとえばドープされた多結晶シリコンをトレンチ２０中で層２１内に有し、それによってセル境界に隣接する２つのトランジスタ・セル用の絶縁トレンチ・ゲートの第１のゲートＧ３１が形成される。セルＴＣ３など隣接するトランジスタ・セル内のボディ領域２３およびドレイン・ドリフト領域１２に隣接するこの第１のゲートＧ３１によって、第１のゲートＧ３１にゲート電位を加えたとき、第１の垂直チャネル部分２３ｂのボディ部分２３中における形成が可能になる。また、セルの境界において、ゲート導電性材料１４、たとえばドープされた多結晶シリコンをその上に有する上部主表面１０ａ上の平面状絶縁層１３が、トレンチ２０の上に位置し、トレンチ２０を越えて横方向両方に延在し、それによってセル境界に隣接する２つのトランジスタ・セル毎用の絶縁する実質的に完全に横方向の、平面状の第２のゲートＧ３２が形成される。本明細書で「実質的に完全に横方向」の意味は、デバイス３を製造する方法中の工程を示す図１０〜１２を参照して後で説明する。トレンチ２０のすぐ上にある平面状絶縁層１３は、２つのトランジスタ・セルのために、第１および第２のゲートＧ３１，Ｇ３２を互いに絶縁もする。第２のゲートＧ３２によって、第２のゲートＧ３２にゲート電位を加えたとき、第２の横チャネル部分２３ｃのボディ部分２３中における形成が可能になる。第１の導電型（この例ではｎ＋導電型）のソース領域１６を、上部主表面１０ａの下で第２ゲートＧ３２に隣接し第１ゲートＧ３１から隔置して、各トランジスタ・セル中に設ける。第１および第２のゲートＧ３１，Ｇ３２が同時に動作することによって、第１および第２のチャネル部分２３ｂ，２３ｃが結合し、それによって、デバイス３がオン状態のとき、電流が、ソース領域１６と分離ボディ領域２３の間を横方向に次いで垂直方向にドレイン・ドリフト領域１２まで、各トランジスタ・セル中それを介して流れる伝導チャネルが形成される。デバイス３の応用における適切な回路では、後で説明するが、第１のゲートＧ３１に固定ゲート電位を接続し、第２のゲートＧ３２に変調ゲート電位を接続するのが適切である。ソース領域１６をトレンチ・ゲートの第１のゲートＧ３１から分離することによって、第１のゲートＧ３１だけに加えられたバイアス用固定電位によっても電流が生ぜず、したがって第２のゲートＧ３２に加えられた変調電位が効率よくデバイス３をオンまたは部分的にオン、ならびにオフにスイッチングすることが保証される。
【００２６】
デバイス３の能動域中のトランジスタ・セルは、閉じたセル形状、たとえば図４に示すように、環状周辺ゲート構造Ｇ３１，Ｇ３２が、２次元の繰り返しパターンの形で配置された各トランジスタ・セルを囲繞する、四角形のセルを有することができる。図４に、トランジスタ・セルの横方向寸法、すなわちセル・ピッチＴＣ３、周辺環状の第１のゲートＧ３１の幅ＷＧ３１、周辺環状の第２のゲートＧ３２の幅ＷＧ３２、および各トランジスタ・セル内の環状ソース領域１６の幅Ｗ１６を示す。
【００２７】
図３の断面図に示したトランジスタ・セルは、環状六角形またはストライプの形状で形作られた周辺ゲート構造Ｇ３１，Ｇ３２を有する閉じたセルとすることができるはずである。図３は、１次元で繰り返されたパターンを有し、周辺ゲート構造Ｇ３１，Ｇ３２が、デバイス３の能動域を横切ってそれぞれ延在する平行なストライプの形で配置された、剥き出しのセル形状の断面図とすることもできるはずである。
【００２８】
第２の絶縁ゲートＧ３２の上に絶縁領域１７を設ける。すべてのソース領域１６に接触するソース・メタライゼーション部１８を、上部主表面１０ａ上の絶縁領域１７の上に設け、ソース電極Ｓを生成する。示していないが、第２の絶縁ゲートＧ３２への電気的接続は、絶縁領域１７を貫通してゲート導電層１４の一部分を露出させる１つまたは複数のウィンドウを形成し、ソース・メタライゼーション部をパターン形成し、それによって分離したゲート電極を設けることによって実現される。また、示していないが、第１の絶縁ゲートＧ３１への電気的接続は、トレンチ２０から、能動トランジスタ・セル域外側の非能動域中で、半導体ボディ１０の上部表面１０ａまで絶縁層２１を延ばし、メタライゼーション部が接触するこの上部表面絶縁層までゲート材料２２を延ばし、それによってゲート電極を生成することによって実現される。メタライゼーション層１９が、ドレイン領域１１とオーミック接触してドレイン電極Ｄを形成する。
【００２９】
図５〜９に、図１による構造を有する周知の市販されているＤＭＯＳデバイスの性能と比べた、図３による構造を有するデバイスのシミュレーションによる性能を示す。これらの図のそれぞれでは、図３のデバイスの性能を破線のカーブによって示し、ＤＭＯＳデバイスの性能を実線のカーブによって示す。シミュレートされた図３のデバイスは、セル・ピッチが、典型的なトレンチ・ゲート・デバイスのピッチに近い４μｍであり、ＤＭＯＳデバイスは、セル・ピッチが７μｍである。例示するため、図３のデバイスのセル・ピッチＴＣ３は、図２の周知のトレンチ・ゲート・デバイスのセル・ピッチＴＣ２より少し大きく示してあり、図１の周知のＤＭＯＳデバイスのセル・ピッチＴＣ１より小さく示してある。
【００３０】
図５に、ゲート電圧Ｖｇｓ／ボルトの関数として比オン状態抵抗値（specific on-state resistance）Ｒｄｓ  ｏｎ／ｍＯｈｍｓ．ｍｍ２を示し、図３のデバイスの比オン状態抵抗値は、ＤＭＯＳデバイスの比オン状態抵抗値の約４０％であり、典型的なトレンチ・ゲート・デバイスのそれに近いことを示す。図６に、Ｖｇ＝１ｖ／ボルトでのドレイン電圧Ｖｄｓの関数としてドレイン電流／アンペアを示し、ＤＭＯＳデバイスと比べて図３のデバイスは、破壊電圧（４０ボルト）が低下していないことを示す。
【００３１】
２つのデバイスのターンオン・スイッチング性能比較のために、図７，８，９に示すように、デバイスのセル能動域は、Ｖｇｓ＝７ボルトでの共に同じオン状態抵抗値９ｍＯｈｍｓを有するように、図３のデバイスの能動域をＤＭＯＳデバイスの能動域より小さく設定した。
【００３２】
図７，８，９に示すスイッチング・シミュレーションのために、固定ゲート電位、すなわち１２ボルトの定常バイアスを図３のデバイスのトレンチ・ゲートの第１のゲートＧ３１に加え、次いで平面状の第２のゲートＧ３２にゲート電位Ｖｇを追加して加えることによって、このデバイスをオンにした。
【００３３】
図７に、同じオン状態抵抗値を有する図３のデバイスおよびＤＭＯＳデバイスがターンオンするための時間の関数として、ゲート電圧Ｖｇ／ボルトおよびドレイン電圧降下Ｖｄｓを示す。図３のデバイスは、ＤＭＯＳデバイスに比べて、著しく速いｄＶ／ｄｔ、および電圧がゲートの高安定期を通過するとき、Ｖｄｓの降下が変わらないことを示していることが分かる。
【００３４】
図８に、２つのデバイスについて、ドレイン電圧Ｖｄｓ／ボルトの関数として、ゲート・ドレイン・キャパシタンス、すなわちミラー（Miller）・フィードバック・キャパシタンス、Ｃｇｄ／ｐｆを示す。この図に、図３のデバイスは、ＤＭＯＳデバイスに比べて、ゲート・ドレイン・キャパシタンスが実質的に低下していることを示す。１２ボルトのドレイン電圧の場合、図３のデバイスは、このキャパシタンスＣｇｄが、ほぼゼロであり、ＤＭＯＳデバイスのキャパシタンスより３桁のオーダーを超えて小さい。Ｃｇｄに関連する図３のデバイスのゲート・ドレイン電荷Ｑｇｄも、約１ｎＣでほぼゼロである。ＣｇｄおよびＱｇｄがほぼゼロになるということは、ドレイン・ドリフト領域１２中に延びて、平面状の第２のゲートＧ３２のゲート導電性材料１４を完全にシールドし、それによってこの第２のゲートＧ３２のゲート・ドレイン周辺部をゼロに縮小するトレンチ・ゲートの第１のゲートＧ３１に起因する。これらのシミュレーションに使用した図３のデバイスは、性能係数（Ｒｄｓ ｏｎ ×Ｑｇｄ）が約９ｍＯｈｍｓ．ｎＣである。
【００３５】
図９に、２つのデバイスについて、時間に対するターンオン・パワー損失［Ｖｄｓ×Ｉｄｓ］／Ｗａｔｔｓを示す。図９を図７と比べると、両方のデバイスは、これらの損失の大部分が、ドレイン電圧がゲート高安定期に到達するまでのＶｄｓ降下中に、起こることが示される。しかし、図３のデバイスの場合、ターンオン・スイッチングの全体の損失は、ＤＭＯＳデバイスの場合の約６０％だけである。スイッチングの全体の損失の低下と同じだけの低下が、ターンオフにも当てはまる。
【００３６】
図５を参照して上記したように、図３のデバイスの比オン状態抵抗値は、典型的なトレンチ・ゲート・デバイスのそれに近い。図１に示す周知のＤＭＯＳデバイスのスイッチング性能は、図２に示す周知のトレンチ・ゲート・デバイスのその性能より良好である、と導入部の議論で説明してある。したがって、図２のトレンチ・ゲート・デバイスと比べた図３のデバイスのスイッチング性能の向上は、図１のＤＭＯＳデバイスと比べた図３のデバイスのスイッチング性能の向上よりさらに大きくなるはずである、と期待することができ、図７，８，９のシミュレーションで示す。
【００３７】
トランジスタ・デバイスが、非常に高い周波数のスイッチング・デバイス、たとえば後で図１４を参照して説明する電圧安定化回路構成中のハイ側制御ＦＥＴとして使用されることになる場合、図５〜９を参照して上記で述べたデバイス３のスイッチング性能は、特に重要である。しかし、導入部の議論で示したように、トランジスタ・デバイスが、たとえば後で図１５を参照して説明する回路構成中で、負荷への電流を供給し調節するために使用されることになる場合、トランジスタ・デバイスの安全動作領域などの半ばオン状態中の性能がより著しい重要性を帯び、デバイス３の半ばオン状態中の性能は、以下で議論する。
【００３８】
２つの離散電界効果トランジスタをカスケードで構成すると、単一電界効果トランジスタ共通ソース増幅器の電流制限モードまたは電流制御モードの動作が向上することが知られている。そのような構成では、一方のトランジスタ、カスケード・トランジスタは、ドレインが負荷に接続され、ゲートが固定電位に接続され、ソースが他方のトランジスタ、共通ソース増幅器トランジスタのドレインに接続され、その他方のトランジスタのゲートが、両方のトランジスタを通る電流を制御するために使用される。カスケード構成のキーになる利点には、直線性、安定性および負荷インピーダンスからの制御ゲートの絶縁性が向上することが含まれる。そのようなカスケード構成では、ソース電極とドレイン電極とを接続した中間端子への端子接続が不要であり、２つの離散トランジスタによるカスケード構成の代わりに複式ゲート電界効果トランジスタを使用することが知られている。導入部の議論で述べたように、類似の横方向ゲートを有する２つの類似の能動域を有する、そのような複式ゲート・トランジスタ（ＭＯＳＦＥＴ）が、実現されている。
【００３９】
図３を参照して説明した複式ゲート・デバイス３が、図１５を参照して述べる回路構成中におけるように、負荷への電流を供給するためにカスケード構成で使用される場合、特に安全動作領域を考慮すると、デバイス３は、２つのカスケード結合された離散ＤＭＯＳデバイスまたは等価な複式ゲートＤＭＯＳデバイスより良好に動作し、２つのカスケード結合された離散トレンチ・ゲート・デバイスまたは等価な複式ゲートのトレンチ・ゲート・デバイスより良好に動作し、離散トレンチ・ゲート・デバイスと離散ＤＭＯＳデバイスのカスケード構成よりも良好に動作する。デバイス３では、ドレイン電圧が増加するのに応じた垂直トレンチ・ゲート・チャネル２３ｂのショート・チャネル現象が、出力電流に著しく影響を及ぼさない。というのは、こんどは、この電流は、集積ＤＭＯＳデバイスによって調節され、このＤＭＯＳデバイスでは、横平面状ゲート・チャネル２３ｃのチャネル長がドレイン電位によって影響されず、トレンチのエッチングまたはゲート平坦化に起因する局所的な変動から作用されないからである。各トレンチ・ゲート・トランジスタ・セル部分が、それ自体のＤＭＯＳトランジスタ・セル部分によって変調されるので、これらの利点は、トランジスタ・セル・ベース毎に当てはまる。デバイス３をカスケード構成で使用したとき、個々のトランジスタ・セルのレベルまで、各トランジスタ・セルの周辺部までさえの共用は、共通ソース増幅器デバイスだけがカスケード・デバイス中の全電流を調節し、その内部の電流分布に影響を及ぼさないところで２つの離散デバイスを使用することに比べて、非常に改善される。
【００４０】
図１０〜１２に、図３および４に示すデバイス３を製造する一方法中の工程を表すための、半導体ボディの一部分の断面を示す。まず、ドレイン領域１１を形成するために、ｎ＋導電型の基板からなる単結晶シリコン半導体ボディ１０を設ける。ドレイン・ドリフト領域１２を形成するために、ｎ−導電型のエピタキシャル層１２０を基板１１上に成長させる。層１２０の上部表面は、形成するデバイスの上部主表面１０ａを形成し、層１１の底部表面が、形成するデバイスの底部主表面１０ｂを形成する。マスキング層（図示せず）、たとえば二酸化ケイ素または窒化ケイ素を上部表面１０ａ上に設け、リソグラフィ技術を使用してパターン形成し、それによってそのなかにウィンドウを画定する。これらのマスク・ウィンドウを介し異方性エッチングを施してトレンチ２０を画定し、次いでマスクを除去する。次いで、シリコン・ボディ１０に熱酸化処理を施し、トレンチ２０の垂直壁および底部壁においてトレンチ２０中でゲート絶縁層２１になる薄い二酸化ケイ素層を形成し、次いで上部表面１０ａからこの二酸化ケイ素層を除去する。次いでドープされた多結晶シリコンを堆積して絶縁トレンチ２０，２１を充填し、ゲート導電性材料２２を供給し、次いでゲート導電性材料２２を有する絶縁トレンチ２０，２１が、図１０に示すような絶縁トレンチ・ゲートの第１のゲートＧ３１を形成するように、上部表面１０ａをエッチ・バックによって平坦化する。
【００４１】
次いで、アクセプタ・ドーパント・イオンを打ち込み、加熱工程によって打ち込まれたドーパントを所望深さまで拡散してｐ型ボディ領域２３を形成する。図１１に示すように、次いで、フォトリソグラフィ・マスク（図示せず）によって上部主表面１０ａ上にウィンドウを設け、次いでこれらのウィンドウを介してドナー・ドーパント・イオンを打ち込み、加熱して拡散させることによって、ｎ＋導電型ソース領域１６を形成し、マスクを除去する。
【００４２】
次いで、二酸化ケイ素の絶縁層を上部主表面１０ａ上に熱的に成長させ、ドープされた多結晶シリコン層をこの絶縁層上に堆積する。図１２に示すように、次いで、これらの２つの層を、フォトリソグラフィを使用してパターン形成しエッチングして、それぞれが平面状の絶縁層１３と、トレンチ２０の上にありトレンチ２０を越えて横方向に延在するゲート導電性材料１４とを有する絶縁横平面状の第２のゲートＧ３２を画定する。
【００４３】
次いで、図１２に示す表面構造の上に絶縁層を形成し、次いでマスキングによってパターン形成しエッチングして図３に示すデバイスの絶縁領域１７を生成し、次いで図３を参照してすでに述べたようにソース電極、ゲート電極およびドレイン電極を形成することによって、デバイス３の能動域の構造が完成する。
【００４４】
デバイス３を製造する上記の方法に関して、ゲート導電性材料２２をエッチ・バックする工程は、図１０に示すように上部主表面１０ａまで正確に平坦化することにならない恐れがあることに留意されたい。実際、時々平坦化を超える、すなわちゲート導電性材料が上部表面１０ａよりわずかに下までエッチングされることであり、このような場合がおそらく多く、好ましくは時々平坦化を超えないことで、したがって実際わずかなレベルで平坦化を超えることを狙うのがベストになり得る。まさに上記した理由のための正確な平坦化からのわずかな変位によって、絶縁層１３が正確に平面にならず、したがって絶縁性の第２のゲートＧ３２が正確に完全に横方向にならないが、それでもなお「実質的に完全に横方向」になることになり、これが、図３および４を参照したデバイス３の上記の説明で使用したこの語句の意味するところである。
【００４５】
ここで、図１３を参照すると、本発明による垂直絶縁ゲート電界効果パワー・トランジスタ半導体デバイス４の第２の実施例が示されている。デバイス４は、上記で示し、図３および４を参照して説明したデバイス３の修正形態であり、以下では、デバイス３に関してデバイス４の修正点だけを説明する。
【００４６】
デバイス４では、２つの隣接するトランジスタ・セルＴＣ４の間毎の境界に位置する周辺ゲート構造Ｇ４１，Ｇ４２は、互いに絶縁されて互いに独立して動作可能な第１のゲートＧ４１と、第２のゲートＧ４２とを含む。絶縁トレンチ２０が、トレンチ２０の下側部分中にゲート材料２２ａを有して、２つの隣接するトランジスタ・セル用の第１のゲートＧ４１を形成し、それによって第１のゲートＧ４１にゲート電位を加えたとき、垂直チャネル部分２３ｄの形成が可能になる。第１の絶縁層１３ａが、トレンチ２０の上側部分中にゲート材料１４ａをその上に有するトレンチ２０内でそれを横切り横方向に位置し、ゲート材料１４ｂをその上に有する第２の絶縁層１３ｂが、トレンチ２０から半導体ボディ１０の上部主表面１０ａ上に横方向両方に延在する。したがって、２つの隣接するトランジスタ・セル毎の第２のゲートＧ４２は、第２のゲートＧ４２にゲート電位を加えたとき、垂直チャネル部分２３ｅの形成を可能にする絶縁トレンチ・ゲート部分と、横チャネル部分２３ｆの形成を可能にする絶縁平面状ゲート部分とを有する。横方向にトレンチ２０内にありそれを横切る第１の絶縁層１３ａが、２つの隣接するトランジスタ・セル毎に、第１および第２のゲートＧ４１，Ｇ４２を互いに絶縁する。第１および第２のゲートＧ４１，Ｇ４２が同時に動作することによって、チャネル部分２３ｆ，２３ｅおよび２３ｄが結合して、それによって電流が、デバイス４のオン状態時、ソース領域１６と分離ボディ領域２３の間で横方向に、次いで垂直方向にドレイン・ドリフト領域１２まで各トランジスタ・セル中をそれを介して流れる、伝導チャネルが形成される。
【００４７】
図１３に示したデバイス４は、図３および４に示すデバイス３用の、図１０〜１２を参照して上記で述べた方法の修正版によって製造することができる。修正は、図１１に示すように構造が形成された後、図１３に示すように、下側部分２２ａを残すようにゲート材料２２をエッチ・バックし、次いで二酸化ケイ素を熱的に成長させて絶縁層１３ａ、１３ｂを形成し、次いでドープされた多結晶シリコンを堆積し、上側トレンチ・ゲート部分１４ａと、半導体ボディ１０の上部主表面１０ａの上にある横ゲート部分１４ｂとのためのゲート材料を供給する。このケースでは、ゲート材料２２のエッチ・バックは、第２のゲートＧ４２が、ほぼ所定の必要な長さを有することになる絶縁トレンチ・ゲート部分を確保する程度まで意図的に平坦化を超えるように実施する。
【００４８】
図３および４に示すデバイス３と比べ図１３に示すデバイス４の相対的長所は、以下のように表される。第１のゲート、デバイス３ではＧ３１、デバイス４ではＧ４１に固定電位を加えるような応用、たとえば図１４および１５を参照して説明する回路構成では、第１のゲートＧ３１、Ｇ４１は、ソース１６から一定の間隔をとり、ソースおよび第１のゲートＧ３１、Ｇ４１からの空乏領域の結合を避けなければならない。デバイス３の場合、この最小間隔は、全部が横方向で設けられ、ところがデバイス４の場合、この最小間隔は、一部が横方向で一部が垂直方向に設けられる。したがって、デバイス４の場合、トレンチ２０からのソース１６の横方向間隔を狭め、したがって所与の大きさのデバイスに対してその結果得られるより低いオン状態抵抗値を有して、トランジスタ・セル・ピッチを狭めることが可能になる。一方、デバイス４中のトレンチ・ゲートの第１のゲートＧ４１の深さの、平坦化の変動に起因するトランジスタのセル間の起こり得る変動によって、デバイス３に比べ、安全動作領域の点から、トランジスタ・セル電流の共用化による利点が損なわれる恐れがある。
【００４９】
ここで、図１４を参照すると、トランジスタ３とトランジスタ６との間のスイッチ・ノード接続部５２を介して出力部５１に安定化電圧を供給するために、図３の構造を有し、ロー側パワー・トランジスタ６と直列のハイ側パワー・トランジスタとして接続された、複式ゲート・パワー・トランジスタ３を含む電圧安定化モジュール（ＶＲＭ）回路構成５０が示されている。
【００５０】
回路５０は、たとえば、入力電圧源（たとえば１２Ｖ）をより低い出力電圧源（たとえば５Ｖ）に変換するために使用する、同期式ｄｃ−ｄｃバック・コンバータとすることができる。入力電圧を入力ライン電圧端子５３とグラウンド端子５４の間に加える。ハイ側トランジスタ３は、入力端子５３に接続され、制御ＦＥＴとして知られている。ロー側トランジスタ６は、グラウンド端子５４に接続され、同期（ｓｙｎｃ）ＦＥＴとして知られている。スイッチ・ノード接続部５２は、インダクタ５５を介しコンデンサ５６にかけて出力ライン電圧端子５１に電圧を供給する。
【００５１】
制御回路５７は、制御端子５８からの一方の入力と、フィードバック経路５９を介して出力部５１から供給される他方の入力とを有する制御部分５７１を有する。制御部分５７１は、ハイ側トランジスタ３用のゲート・ドライバ回路５７３に、およびロー側トランジスタ６用のゲート・ドライバ回路５７６に制御信号を供給する。これらの制御信号は、制御ＦＥＴ３およびｓｙｎｃＦＥＴ６を交互に伝導状態にさせる交番信号である。マーク・スペース比、すなわち制御ＦＥＴ３が伝導状態にある時間とｓｙｎｃＦＥＴ６が伝導状態にある時間の比が、変化して出力部５１で所望の電圧を実現する。
【００５２】
トランジスタ３のセルの第１のゲートＧ３１は、第１のゲート電極Ｇ３１１に接続され、第１のゲート電極３１１は、供給される固定ゲート電位をゲート電極Ｇ３１１に接続するための端子手段Ｖｃｃに接続されている。図１４に示すように、ゲート電極Ｇ３１１が接続された端子Ｖｃｃは、１２Ｖライン電圧をゲート・ドライバ回路５７３に供給する端子である。あるいは、ゲート電極３１１を１２Ｖ入力ライン電圧端子５３に接続する、または５Ｖ出力ライン電圧端子５１に接続することができるはずである。トランジスタ３のセルの第２のゲートＧ３２は、第２のゲート電極Ｇ３２１に接続され、第２のゲート電極Ｇ３２１は、変調電位をゲート電極Ｇ３２１に加えるためにゲート・ドライバ回路５７３に接続されている。
【００５３】
図１４の回路構成では、複式ゲート・パワー・トランジスタ３は、図１３を参照して上記で述べた複式ゲート・パワー・トランジスタ４に、上記で議論したような２つのこれらデバイスの相対的な長所を念頭に置いて置き換えることができる。複式ゲート・パワー・トランジスタ３または４は、ハイ側制御ＦＥＴとして使用した場合、殊に有利である。というのは、このトランジスタには、スイッチング損失が低いことが、最重要であるからである。低いオン状態抵抗値Ｒｄｓ  ｏｎが最重要であるロー側ｓｙｎｃＦＥＴ６の場合、低いスイッチング損失はあまり重要でない。したがって、図２を参照して上記で述べたトレンチ・ゲートＭＯＳＦＥＴパワー・トランジスタは、ｓｙｎｃＦＥＴ６として我々には好ましい。
【００５４】
ここで、図１５を参照すると、図３の構造を有する、電圧源ライン端子６３とグラウンド端子６４の間で負荷Ｌと直列のロー側パワー・トランジスタとして接続された、複式ゲート・パワー・トランジスタ３を含む回路構成６０が示されている。すなわち、パワー・トランジスタ３は、そのドレイン電極が、回路６０の端子６２を介して負荷Ｌに接続されたとき、負荷Ｌに電流を供給するためのスイッチである。制御回路６７が、制御入力端子６８に接続された制御部分６７１を有する。制御部分６７１は、トランジスタ３用のゲート・ドライバ回路６７３に制御信号を供給する。
【００５５】
トランジスタ３のセルの第１のゲートＧ３１は、第１のゲート電極Ｇ３１１に接続され、第１のゲート電極３１１は、供給される固定ゲート電位をゲート電極Ｇ３１１に接続するための端子手段ＶＦに接続されている。トランジスタ３のセルの第２のゲートＧ３２は、第２のゲート電極Ｇ３２１に接続され、その第２のゲート電極Ｇ３２１は、変調電位をゲート電極Ｇ３２１に加えるためのゲート・ドライバ回路６７３に接続されている。
【００５６】
制御回路６７は、パワー・トランジスタ・スイッチ３用の保護回路手段６７４を含む。保護回路手段６７４は、図１５に接続されないで示されている。というのは、回路構成６０内に示す他の回路要素へのその接続は、電圧オーバーロード保護、電流オーバーロード保護および温度オーバーロード保護の１つまたは複数の機能用になされ構成されているかどうかに依存するからである。制御回路６７は、能動パワー・トランジスタ・セル領域と周辺終端スキーム領域の間のパワー・トランジスタ・スイッチ３用に設けられた同じ半導体ボディの回路領域中で、パワー・トランジスタ・スイッチ３と集積することができる。制御回路６７の回路要素は、トランジスタ・セル製造に使用されるのと同じマスキングおよびドーピングの工程のいくつかを使用することによって、この回路領域中にそれら自体のレイアウトを用いて製作することができる。
【００５７】
図１５の回路構成では、複式ゲート・パワー・トランジスタ３は、図１３を参照して上記した複式ゲート・パワー・トランジスタ４に、上記したような２つのこれらデバイスの相対的な長所を念頭に置いて置き換えることができる。オーバーロードに対するパワー・トランジスタ・スイッチ３または４の保護は、電流制限モードで動作させることによってある程度容易に行うことができ、このケースでは、直線性、安定性および負荷Ｌのインピーダンスからの制御（変調）ゲート電極Ｇ３２１の絶縁性、これらは、カスケード構成のキーになる利点であり、これらの改善が、等価の複式ゲート・トランジスタ３または４によって達成される。複式ゲート・パワー・トランジスタ３または４の共用（電流密度の一様性）および安全動作領域が改善されることによって、制御回路６７中に集積化されたときの保護回路手段６７４と、パワー・トランジスタ３または４とが実現できる保護レベルの向上も可能になる。図１５に示す負荷Ｌは、たとえば自動車用電気システム中のランプ、モータ、ソレノイドまたはヒータとすることができる。そのようなシステムでは、ライン端子６３への電圧源は、従来標準の１２ボルトまたは２４ボルトである。検討されているシステムは、この電圧源が、４２ボルトのシステムである。４２ボルトのシステムでは、パワー・トランジスタ・スイッチのショート・チャネル現象および安全動作領域は、よりクリティカルになり、一方オン状態抵抗値は、わずかにより低い優先度を有し、したがって複式ゲート・パワー・トランジスタ３または４は、そのようなシステムでの使用には、殊に有利である。
【００５８】
図１４および１５を参照して上記した回路構成では、デバイス３の第１（トレンチ・ゲート）のゲートＧ３１１が、固定電位の印加のために接続され、デバイス３の第２（平面状）のゲートＧ３２１（または、デバイス４に置き換えられた場合、第２の一部平面、一部トレンチ・ゲートのゲートＧ４２）が、スイッチング（変調）電位の印加のために接続されることが示されている。第１（Ｇ３１，Ｇ４１）および第２（Ｇ３２，Ｇ４２）のゲートを、やはり、それらそれぞれの電極を介して独立に加えられる制御電位にそれぞれ接続されるように構成した場合、デバイス３および４は、他の回路構成中に使用することができると考えられる。たとえば、第２のゲートＧ３２，Ｇ４２を、十分カスケード接続の利点を保持しながら、デバイスの出力を変調する、または制限するために使用し、一方第１のゲートＧ３１，Ｇ４１をオン・オフ制御のために使用することができる筈である。
【００５９】
図３および４を参照して上記したデバイス３の、および図１３を参照して上記で述べたデバイス４のあり得る、本発明の範囲内に含まれる修正には、以下のことが含まれる。デバイス３および４は、ＭＯＳＦＥＴデバイスとして説明し、示してきた。しかし、ドレイン・ドリフト領域１２の下のデバイス構造へ適切な周知の修正を加えると、デバイス３および４は、図１４および１５を参照して上記した回路構成中のデバイス３または４としてさらに使用できる絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）として、その代わりに提供することができる。
【００６０】
示していないが、デバイス３および４は、各トランジスタ・セル内に、チャネル収容ボディ領域２３と同じ導電性型の深い局所化された「耐久性」領域を組み込むことができる。
【００６１】
上記したようにデバイス３および４では、ソース領域１６は、半導体領域である。しかし、ソース領域は、ケイ化物、たとえばプラチナ・ケイ化物などのショットキー・メタライゼーションによって生成し、ボディ領域２３とショットキー・バリアを形成することができる。
【００６２】
デバイス３および４用の、説明した導電性型は、反対にすることができる。つまり、ソース領域１６およびドレイン領域１１，１２は、ｐ導電性型のものとし、ボディ領域２３は、ｎ導電性型によることができる。シリコンではない半導体材料、たとえばゲルマニウムまたはゲルマニウム・シリコン合金、あるいは炭化ケイ素などを使用することができる。
【００６３】
さらに、ｐ型のソースおよびドレイン領域と、ｐ型チャネル収容ボディ領域とを有するｐチャネル型のデバイスを、本発明に従って製造することができる。このデバイスは、ｎ型の深い局所化された領域を各セル内に有することもできる。ｎ型多結晶シリコンは、ゲート用に使用することができる。動作中、正孔蓄積チャネルが、オン状態のゲートによって、チャネル収容ボディ領域中に誘起される。低濃度にドープされたｐ型ドレイン・ドリフト領域は、絶縁ゲートおよび深いｎ型領域からの空乏層によって、オフ状態中、全体的に空乏化することができる。
【００６４】
ボディ１０の底部表面１０ｂにおいて領域１１に接触するドレイン電極１９を有する離散デバイスが、図３および１３を参照して示されている。しかし、集積されたデバイスも、本発明に従って可能である。このケースでは、領域１１は、デバイス基板とエピタキシャル低ドープ・ドレイン領域１２の間のドープされた埋め込み層とすることができる。この埋め込み層領域１１は、主表面１０ａから埋め込み層の深さまで延びたドープされた周辺接触領域を介して、前面主表面１０ａにある電極と接触することができる。
【００６５】
本開示を読むと、他の変更および修正が当業者に明らかになる。そのような変更および修正は、当該技術分野ですでに周知であって、本明細書ですでに述べた特徴の代わりにまたはそれに加えて使用できる、均等な、また他の特徴を生じることになろう。
【００６６】
特許請求の範囲は、本出願において特徴の特定の組合せについて明確に表されているが、本発明の開示の範囲は、本明細書に明示的に、または暗に、あるいはどんなそれについての一般化によっても述べており、開示が、どれかの請求項で目下要求する発明と同じ発明に関するまたは関しないに関わらず、本発明が軽減するのと同じ技術的問題のどれかを、またはすべてを軽減するまたはしないに関わらず、どんな新規の特徴またはどんな新規の特徴の組合せも含むことを理解されたい。
【００６７】
別個の実施形態の状況で述べられている特徴は、単一の実施形態で組み合わせて提供することもできる。逆に、単一実施形態の本文中に簡潔にする目的で述べられた様々な特徴は、別々にまたはどんな副結合の形でも提供することができる。これによって、出願人は、本出願の審査中またはその出願に由来するどんな将来の出願の審査中にも、そのような特徴および／またはそのような特徴の組合せについての新しい請求項を作成することができることを告示するものである。
【図面の簡単な説明】
【００６８】
【図１】上記で説明してきた周知のＤＭＯＳ垂直パワー・トランジスタ・デバイスの断面図である。
【図２】上記で説明してきた周知のトレンチ・ゲート垂直パワー・トランジスタ・デバイスの断面図である。
【図３】本発明による複式ゲート垂直パワー・トランジスタ・デバイスの第１の実施例の、図４のラインＩＩＩ−ＩＩＩに沿った断面図である。
【図４】本発明による複式ゲート垂直パワー・トランジスタ・デバイスの第１の実施例の平面図である。
【図５】図１による構造を有する周知のＤＭＯＳデバイスと比べた、図３による構造を有するデバイスのシミュレーションによるオン状態抵抗値を示す図である。
【図６】図１による構造を有する周知のＤＭＯＳデバイスと比べた、図３による構造を有するデバイスのシミュレーションによるドレイン電流を示す図である。
【図７】図１による構造を有する周知のＤＭＯＳデバイスと比べた、図３による構造を有するデバイスのシミュレーションによるターンオン・スイッチング速度を示す図である。
【図８】図１による構造を有する周知のＤＭＯＳデバイスと比べた、図３による構造を有するデバイスのシミュレーションによるミラー（Miller）・フィードバック・キャパシタンスＣｇｄを示す図である。
【図９】図１による構造を有する周知のＤＭＯＳデバイスと比べた、図３による構造を有するデバイスのシミュレーションによるターンオン・スイッチング・パワー損失を示す図である。
【図１０】図３および４に示すデバイスを製造する一方法中の工程を表すための、半導体ボディの一部分の断面図である。
【図１１】図３および４に示すデバイスを製造する一方法中の工程を表すための、半導体ボディの一部分の断面図である。
【図１２】図３および４に示すデバイスを製造する一方法中の工程を表すための、半導体ボディの一部分の断面図である。
【図１３】本発明による複式ゲート垂直パワー・トランジスタ・デバイスの第２の実施例の断面図である。
【図１４】図３の構造を有し、スイッチ・ノードを介してロー側パワー・トランジスタと直列のハイ側パワー・トランジスタとして接続された複式ゲート・デバイスを含む電圧安定化モジュール回路構成を示す図である。
【図１５】図３の構造を有し、負荷に電流を供給するためにロー側スイッチとして接続された複式ゲート・デバイスを含み、保護回路を含む回路構成を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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