(57)【要約】電磁信号を受信し励起するための進歩したデジタルアンテナモジュール（ＡＤＡＭ）である。ＡＤＡＭ  ＡＳＩＣはモノリシックＳｉＧｅ装置に完全な受信機／励起装置機能を統合し、直接デジタル−ＲＦ（無線周波数）とＲＦ−デジタル変換を可能にしている。本発明は比較装置の優れたオフセット方法による改良されたアナログデジタル変換器（ＡＤＣ）10を含んでいる。ＡＤＣアーキテクチャ10は、入力信号を受信する第１の回路12、14と、各前置増幅器の出力の加重されたユニット電流源66を有する予め定められた数の前置増幅器60を使用して予め定められた数のしきい値を設定する第２の回路18と、入力をしきい値と比較する第３の回路20とを含んでいる。好ましい実施形態では、ＡＤＣ10はトリム可能な電流源66を含んでいる。本発明のＡＤＣ10はまた改良された比較装置回路62を含んでいる。この比較装置62は、捕捉時間を増加し再生時定数を減少するためのスプリット負荷抵抗の対Ｒ２５（アクチブモード）とＲ２６および対Ｒ２４（アクチブモード）とＲ４９と、再生ノードの容量負荷を減少するためラッチ対抵抗Ｑ６１およびＱ６２上のエミッタホロワーバッファＱ８５およびＱ８７と、再生ノードから出力負荷効果を削除するため負荷抵抗に結合するカスコードトランジスタＱ６４およびＱ１１９とを含んでいる。好ましい実施形態では、本発明はデジタル的にトリムされた単一の電流および優れた正弦ルックアップと、高い変換レートの通常のダイナミック範囲限定を克服するデコーダ設計を有するＤＤＳ／ＤＡＣアーキテクチャ200も含んでいる。
2006516180.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受信するための第１の回路（12、14）と、
予め定められた数の前置増幅器（60）を含み、それらの各前置増幅器はその出力において加重されたユニット電流ソース（66）を有している予め定められた数のしきい値を設定する第２の回路（18）と、
前記入力を前記しきい値と比較する第３の回路（20）とを具備していることを特徴とするアナログデジタル変換器（10）。
【請求項２】
前記入力は差動入力である請求項１記載のアナログデジタル変換器。
【請求項３】
第３の回路（20）はそれぞれ１つの前置増幅器（60）に接続されている予め定められた数の比較装置（62）を含んでいる請求項１記載のアナログデジタル変換器。
【請求項４】
前記アナログデジタル変換器（10）はさらに前記しきい値をトリムするための第４の回路（40）を含んでいる請求項１記載のアナログデジタル変換器。
【請求項５】
前記第４の回路（40）はトリム可能な電流源（66）を含んでいる請求項４記載のアナログデジタル変換器。
【請求項６】
前記第４の回路（40）はトリム可能なデジタルアナログ変換器（32）を含んでいる請求項４記載のアナログデジタル変換器。
【請求項７】
前記比較装置（62）は、
スプリット負荷抵抗の対Ｒ２５（アクチブモード）およびＲ２６と、抵抗の対Ｒ２４（アクチブモード）とＲ４９と、
抵抗Ｒ２６およびＲ４９にそれぞれ接続されているラッチ対トランジスタＱ６１およびＱ６２と、
ラッチ対トランジスタＱ６１およびＱ６２上のそれぞれのエミッタホロワーバッファＱ８７およびＱ８５と、
抵抗Ｒ２５およびＲ２４にそれぞれ接続されているカスコードトランジスタＱ６４およびＱ１１９とを含んでいる請求項３記載のアナログデジタル変換器。
【請求項８】
前記アナログデジタル変換器（10）はさらに前記第３の回路（20）に後続するラッチ（22）とエラー補正（24）を含んでいる請求項１記載のアナログデジタル変換器。
【請求項９】
前記アナログデジタル変換器（10）はさらに前記第３の回路（20）に後続して配置されたパイプライングレーエンコーダ（26）を含んでいる請求項１記載のアナログデジタル変換器。
【請求項１０】
前記アナログデジタル変換器（10）は３６ＧＳ／ｓで動作する請求項１記載のアナログデジタル変換器。
【請求項１１】
前記アナログデジタル変換器（10）は５ビットのアナログデジタル変換器である請求項１記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電磁通信システム、特に直接デジタル合成（ＤＤＳ）および無線周波数（ＲＦ）信号の直接デジタル化に関する。
【背景技術】
【０００２】
現在および将来の応用では、空間ベースのレーダは軽い重量および小さい容積で高性能を必要とする。例えば２００８年までに、このようなシステムは合成開口レーダ（ＳＡＲ）、地上移動ターゲット指示（ＧＭＴＩ）、航空機上の移動ターゲット指示（ＡＭＴＩ）、デジタル地勢仰角検出（ＤＴＥＤ）、およびその他のマルチインテリジェンス（ＩＮＴ）機能のような多数のタスクを処理することが期待されている。現在のシステムはストーブ煙突のような狭く焦点を結び、単一の機能を行わせるようにする傾向がある。さらに、これらのシステムのペイ負荷は平方メートル当り４ｋｇ程度（今日のシステムよりも３倍軽い）の重量密度と、約１５００：１（典型的な圧縮比は現在３から５対１）の容積圧縮を有することが必要とされている。潜在的な消費者は（予算の縮小を考慮して）今日実現できるよりも低価格で全てのこれらの改良の必要性を強調している。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
現在のスペースベースのレーダシステムは統合された受信機と励起装置を含んでいる。これらの解決策は多数の独立した位相センタ（典型的に８よりも少数）を必要とせず、マルチＩＮＴミッションを実行する必要がなく、平方メートル当り１２Ｋｇよりも軽い量しか必要とせず、過剰に広い帯域幅を必要としないようなシステムに適している。さらに今日の受信機の機能の現在の解決策は（空間を限定されたハードウェアでは）チャンネル当り約＄１Ｍの価格であり、これは例えば３２を超える独立した受信機を必要とするシステムには許容されない。したがって、現在のハードウェアは高価で、かさばり、重く、比較的特殊化され、将来の要求を満たすには適していない。
【０００４】
したがって、現在のシステムよりも小さく、軽く、廉価である電磁信号の受信および励起するための改良されたシステムまたは方法が技術で必要とされている。
【課題を解決するための手段】
【０００５】
このような技術の要求は本発明の優れたアナログデジタル変換器（ＡＤＣ）および直接デジタルシンセサイザ（ＤＤＳ）アーキテクチャにより解決される。優れたＡＤＣアーキテクチャは、入力信号を受信するための第１の回路と、各前置増幅器の出力において加重されたユニット電流ソースをそれぞれ有する予め定められた数の前置増幅器を使用して予め定められた数のしきい値を設定する第２の回路と、入力をしきい値と比較する第３の回路とを含んでいる。本発明のアクチブオフセット方法は、通常のＡＤＣの抵抗ラダーに関連するＲ−Ｃ時定数を除去し、トリム可能な抵抗を必要とせずに個々のしきい値を容易にトリムする能力を提供する。好ましい実施形態では、ＡＤＣはトリム可能な電流源を含んでいる。
【０００６】
最良のモードでは、本発明のＡＤＣは改良された比較装置回路を備えている。この優れた比較装置は、捕捉時間を増加し再生時定数を減少するためのスプリット負荷抵抗と、再生ノードの容量性負荷を減少させるためのラッチ対トランジスタのエミッタホロワーバッファと、再生ノードから出力負荷効果を除去するために負荷抵抗に結合されたカスコードトランジスタとを含んでいる。これらの全ての改良により、高速度の捕捉時間と再生時定数が論理的限界であるトランジスタの順方向転位時間の程度にすることが可能である。
【０００７】
電磁波信号を受信し励起するための進歩したデジタルアンテナモジュール（ＡＤＡＭ）として構成されるとき、ＡＤＡＭ用途特定集積回路（ＡＳＩＣ）はモノリシックシリコンゲルマニウム（ＳｉＧｅ）装置に完全な受信機／励起装置機能を統合し、直接デジタル−ＲＦ（無線周波数）およびＲＦ−デジタル変換を可能にする。したがって、ここで開示する技術は優れたアクチブオフセット比較方法による改良されたアナログデジタル変換器（ＡＤＣ）を提供する。
【０００８】
優れたＤＤＳアーキテクチャは、変換器の異なる非線形をデジタル的にトリムする能力によりデジタルアナログ変換器（ＤＡＳ）構造の既存の正確性とダイナミックな限定を克服する。さらに、トランジスタの自己加熱が変換器のダイナミック範囲に与える制限を解決するデジタルアルゴリズムが実行される。
【発明を実施するための最良の形態】
【０００９】
図示の実施形態および例示的な応用を本発明の有効な考察を説明するために添付図面を参照して説明する。  
本発明をここでは特定の応用の実施形態を参照して説明するが、本発明はそれに限定されないことが理解されるべきである。ここで与えられた考察を利用する当業者は、その技術的範囲内および本発明が非常に有効である付加的な分野において付加的な変形、応用、実施形態を認識するであろう。
【００１０】
本発明は、モノリシックＳｉＧｅ装置に完全な受信機／励起装置機能を統合し、直接デジタル−ＲＦ（無線周波数）とＲＦ−デジタル変換を可能にする進歩したデジタルアンテナモジュール（ＡＤＡＭ）である。受信機能は優れたアクチブオフセット方法を有する改良されたフラッシュアナログデジタル変換器（ＡＤＣ）と、改良された高速度比較装置とを含んでいる。
【００１１】
ＡＤＡＭ  ＡＳＩＣの受信機セクションは２８ｐｓ解像度の真のデジタル時間遅延が後続する５ビットフラッシュＡＤＣ10と、デジタルフィルタおよびデシメーションセクション80と、レーザ変調器の１組の駆動装置からなる。図１はＡＤＣ10のブロック図である。示されているように、ＡＤＣ10は２つのシングルエンドサンプルおよび保持（Ｓ／Ｈ）回路12および14を使用する差動入力を有している。各サンプラは所望の周波数範囲にわたって利得のロールオフを最小にするために広い入力帯域幅を有している。好ましい実施形態では、改良されたダイオードブリッジサンプリングゲートアーキテクチャはこの性能を実現するために使用される。
【００１２】
５ビットのＡＤＣ10は高い入力帯域幅を得るために進歩したフロントエンドアーキテクチャ16を使用する。このフロントエンドアーキテクチャ16はアクチブなオフセットブロック18と比較装置ブロック20とを含んでいる。優れたアクチブオフセット技術は２Ｎ−１の高速度比較装置によりサンプルされる２Ｎ−１の別々の信号レベルに信号を分割し、ここでＮはビットの数である。好ましい実施形態では、Ｎ＝５であり、３１個の比較装置を生じる。これは古い直線のフラッシュおよび折畳み／補間アーキテクチャ中に存在する受動的な基準抵抗ラダーのスキューと帯域幅制限を除去する。改良された高速度比較装置アーキテクチャはクロック変換レートを満たすのに必要な要求される捕捉時間と再生時間とを実現する。
【００１３】
比較装置20に後続する随意選択的なラッチ22およびエラー補正手段24はビット誤り率（ＢＥＲ）を減少するために挿入される。エラー補正手段24に後続して、パイプライングレーエンコーダ26がコード依存エラーを最少にするために二進エンコーダの代わりに構成される。ラッチ28と駆動装置30がグレーエンコーダ26に後続し、出力はデジタル遅延、整合されたフィルタおよびデシメーション回路80（図８に示されている）に送信される。
【００１４】
説明する実施形態では、本発明のＡＤＣ10はさらに、比較装置のしきい値パスの差動および一体のＤＣエラーを最少にするための線形トリム回路40を含んでいる。好ましい実施形態では、線形トリム回路40はトリム可能なデジタルアナログ変換器32を含んでいる。制御装置34はデジタルシリアルインターフェース（ＤＳＩ）36とオンチップレーザリンクＲＯＭ38を介して較正ＤＡＣ32を外部で制御する。好ましい実施形態では、デジタルシリアルインターフェース36は相補型金属酸化膜半導体（ＣＭＯＳ）中に構成されている。しかしながら、本発明はＣＭＯＳ技術に限定されない。
【００１５】
ＡＤＣ10はまた基準信号ＶＲＥＦを増幅し、それをマスターバイアスおよびブロックバイアス回路44へ送信する増幅器42を含んでいる。マスターバイアスおよびブロックバイアス回路44は他のブロックにより必要とされるバイアス信号を提供する。ＡＤＣ10はまたクロックバッファ46と、クロック信号を回路ブロックに供給するタイミング回路48を含んでいる。
【００１６】
改良されたフラッシュＡＤＣ10は、比較装置の優れたアクチブオフセット方法による差動量子化装置を含んでいる。典型的なＮビットフラッシュＡＤＣでは、２Ｎ−１のしきい値または量子化或いはＱレベルが存在する。各２Ｎ−１のしきい値は２Ｎ−１の比較装置の入力の１つでゼロ交差により設定される。入力信号はこれらの各しきい値に対して同時に比較され、信号が各２Ｎ−１の比較装置の基準と比較される場所に基づいて、デジタルワードに符号化される。
【００１７】
先のＡＤＣはシングルエンドの入力と静止抵抗分割器ラダーにより設定される２Ｎ−１の比較装置基準、またはダイナミックな差動直列抵抗ラダーを有する差動入力のいずれかにより設計されている。シングルエンド方法は共通モード電圧変化を処理することが困難であるため欠点を有している。しかしながら差動入力ラダーは直列抵抗ラダーを通る入力のＲ−Ｃ時定数のために速度が遅い。本発明の方法は差動入力を維持しながら、Ｒ―Ｃの問題を除去する。
【００１８】
図２ａは、８個の前置増幅器および比較装置を有する（飽和検出に対して１つの）３ビットＡＤＣのフロントエンドアーキテクチャを示している。差動入力抵抗は入力と、２Ｎ−１前置増幅器60の入力に並列に接続されている差動信号との両者から除去されている。しきい値は各２Ｎ−１前置増幅器出力の加重されたユニットオフセット電流源64または66（図２ｂと２ｃに示されている）により設定されており、これは前置増幅器の利得により分割され、各入力において異なるゼロ交差を与える。図２ｂは、オフセット電流源64を示しており、図２ｃは、線形トリム66を有するオフセット電流源を示している。それ故、入力信号が変化するとき、各前置増幅器60の出力は異なるゼロ交差しきい値を有する。前置増幅器の出力は１つの比較装置62をそれぞれ駆動し、信号はその後、それが前置増幅器の出力状態に関する場所に基づいてデジタル的に符号化される。
【００１９】
本発明の優れたアクチブオフセット方法は、差動信号を維持しながら、ＡＤＣに対して高い帯域幅を可能にする。ＡＤＣで高い入力帯域幅を実現するために、ｄｃ基準を有するシングルエンド入力は基準レベルを設定する差動直列抵抗ラダーを有する差動入力よりも望ましい。本発明は差動入力を維持するが、比較装置に対する異なるしきい値を発生するために直列抵抗ラダーの必要性をなくす。代わりに、ｄｃオフセットは２Ｎ−１の前置増幅器毎の出力で誘起される。
【００２０】
図３は本発明の教示にしたがって設計された前置増幅器の回路図である。差動入力ＶＩＮＰとＶＩＮＮはそれぞれトランジスタＱ１０とＱ９のベースへ入力される。Ｑ１０とＱ９のコレクタは抵抗Ｒ１８によりトランジスタＱ３４のエミッタへ接続されている。Ｑ３４のベースおよびコレクタはバイアス信号ＰＳ＿ＰＡに接続されている。Ｑ９のエミッタはＱ５６のベースと抵抗Ｒ１４によりＱ３のコレクタに接続されている。Ｑ１０のエミッタはＱ５３のベースと抵抗Ｒ６１によりＱ８のコレクタに接続されている。Ｑ３およびＱ８のベースはバイアス信号ＶＢ１Ｐ１に接続され、エミッタは抵抗Ｒ５３およびＲ１によりそれぞれＶＮＳに接続されている。Ｑ５３とＱ５６のエミッタはそれぞれ抵抗Ｒ３６とＲ３８によりＱ１のコレクタに接続されている。トランジスタＱ１のベースはＶＢ１Ｐ１Ｂに接続され、エミッタは抵抗Ｒ３０によりＶＮＳに接続されている。Ｑ５３のコレクタはＱ４１のコレクタとＱ２のエミッタに接続されている。Ｑ４１のエミッタはオフセットまたはトリム電流源64または66により供給される信号ＩＯＳＮに接続されている。Ｑ５６のコレクタはＱ４０のコレクタとＱ０のエミッタに接続されている。Ｑ４０のエミッタはオフセットまたはトリム電流源により供給される信号ＩＯＳＰに接続されている。Ｑ２のコレクタはＱ６のベースと抵抗Ｒ０とダイオードＤ１によりＱ２６のエミッタに接続されている。好ましい実施形態では、ダイオードＤ１はショットキーダイオードである。しかしながら、本発明はショットキーダイオードの使用に限定されない。ダイオード接続のトランジスタを含む任意のダイオードが使用されることができる。Ｑ０のコレクタはＱ４のベースと抵抗Ｒ３３とダイオードＤ１によりＱ２６のエミッタに接続されている。Ｑ２６のベースおよびコレクタはＰＳ＿ＰＡに接続されている。Ｑ４とＱ６のコレクタは抵抗Ｒ５１によりＰＳ＿ＰＡに接続されている。Ｑ４のエミッタはＱ４５のベースおよびコレクタに接続されている。Ｑ６のエミッタはＱ４６のベースおよびコレクタに接続されている。Ｑ４５およびＱ４６のエミッタはそれぞれＶＯＰとＶＯＮに接続されている。Ｑ０とＱ２のベースはＱ３５のエミッタとＱ３７のコレクタおよびベースに接続されている。Ｑ３５のベースおよびコレクタはＱ２６のエミッタに接続されている。Ｑ３７のエミッタはダイオードＤ２に接続され、それに接続された抵抗Ｒ６２がＱ２８のコレクタに接続されている。Ｑ４０とＱ４１のベースはＲ６２を介してＱ２８のコレクタに接続されている。Ｑ２８のエミッタはＲ５５によりＶＮＳへ接続されている。Ｑ２８、Ｑ２１、Ｑ２２のベースはＶＢ１Ｐ１に接続されている。Ｑ２１のエミッタは並列抵抗Ｒ５９とＲ６０によりＶＮＳへ接続されている。Ｑ２２のエミッタは並列抵抗Ｒ５７とＲ５８によりＶＮＳに接続されている。Ｑ２１のコレクタはＲ５０によりＶＯＰに接続され、Ｑ２２のコレクタはＲ４９によりＶＯＮに接続されている。
【００２１】
各前置増幅器の出力は前置増幅器の負荷抵抗中の異なるオフセット電流（ＩＯＳＮとＩＯＳＰ）によりオフセットされる。前置増幅器の出力（ゼロ交差しきい値）は飽和のために−３ＩＲ、−２ＩＲ、―ＩＲ、０、＋ＩＲ、＋２ＩＲ、＋３ＩＲ、＋４ＩＲによりオフセットされる。Ｒは前置増幅器の負荷抵抗Ｒ０またはＲ３３であり、Ｉはユニットオフセット電流である。
【００２２】
図４は、オフセット電流源64の図である。トランジスタのエミッタに直列接続されている３つの抵抗の１６のセットは並列に接続されている。１６のセットは、｛Ｒ３、Ｒ９、Ｒ７、Ｑ１０｝、｛Ｒ１２、Ｒ１０、Ｒ１１、Ｑ１５｝、｛Ｒ５８、Ｒ６０、Ｒ５９、Ｑ１６｝、｛Ｒ６１、Ｒ６３、Ｒ６２、Ｑ１７｝、｛Ｒ６４、Ｒ６６、Ｒ６５、Ｑ２０｝、｛Ｒ６７、Ｒ６９、Ｒ６８、Ｑ１９｝、｛Ｒ７０、Ｒ７２、Ｒ７１、Ｑ１８｝、｛Ｒ７３、Ｒ７５、Ｒ７４、Ｑ２１｝、｛Ｒ７６、Ｒ７８、Ｒ７７、Ｑ２２｝、｛Ｒ７９、Ｒ８１、Ｒ８０、Ｑ２３｝、｛Ｒ８２、Ｒ８４、Ｒ８３、Ｑ２５｝、｛Ｒ８５、Ｒ８７、Ｒ８６、Ｑ２４｝、｛Ｒ８８、Ｒ９０、Ｒ８９、Ｑ２６｝、｛Ｒ９１、Ｒ９３、Ｒ９２、Ｑ２７｝、｛Ｒ９４、Ｒ９６、Ｒ９５、Ｑ２８｝、｛Ｒ９７、Ｒ９９、Ｒ９８、Ｑ２９｝である。各セットの第１の抵抗はＶＮＳに接続されている。各トランジスタのベースはＶＲＥＦに接続されている。トランジスタＱ１０、Ｑ１５、Ｑ２８、Ｑ２９のコレクタはＩ４Ｐに接続され、電流＋４Ｉを発生する。トランジスタＱ１７、Ｑ２０、Ｑ２７のコレクタはＩ３Ｐに接続され、電流＋３Ｉを発生する。トランジスタＱ１９、Ｑ１８のコレクタはＩ２Ｐに接続され、電流＋２Ｉを発生する。トランジスタＱ２１のコレクタはＩ１Ｐに接続され、電流＋Ｉを発生する。トランジスタＱ２２のコレクタはＩ１Ｎに接続され、電流−Ｉを発生する。トランジスタＱ２３、Ｑ２５のコレクタはＩ２Ｎに接続され、電流−２Ｉを発生する。トランジスタＱ１６、Ｑ２４、Ｑ２６のコレクタはＩ３Ｎに接続され、電流−３Ｉを発生する。好ましい実施形態では、電流は値において負であるが、これらが進む入力（ＩＯＳＮ、ＩＯＳＰ）に基づいて、＋／−オフセットを生成できる。
【００２３】
通常のＡＤＣの抵抗ラダーに関連するＲ−Ｃ時定数を除去することに加えて、本発明のアクチブオフセット方法はトリム可能な抵抗を必要とせずに容易に個々のしきい値をトリムする能力を可能にする。理想的なＡＤＣでは、２Ｎ−１しきい値は等しく間隔を隔てられた量子化レベルで設定される。しかしながら、実際には、不整合のために非線形が存在する。これらのエラーは優れた線形トリム方法を使用して取出されることができる。小さいトリム可能な電流は前置増幅器の出力のゼロ交差しきい値を動かすために前置増幅器60の負荷抵抗Ｒ０とＲ３３を横切って使用される。
【００２４】
図５は、本発明の考察にしたがった線形トリム66を有するオフセット電流源を示している。図５に示されているように、図４のオフセット電流源の各トランジスタはエミッタで付加的な抵抗およびトリム抵抗回路68に接続されている。
【００２５】
図６は、トリム抵抗回路68を示している。直列の４つの抵抗｛Ｒ２５、Ｒ２６、Ｒ２４、Ｒ２３｝はＲＥとＲＴの間に接続されている。直列の２つの抵抗｛Ｒ４とＲ１０｝はＲＥとＶＮＳ＿ＴＲＩＭの間で、直列の４つの抵抗｛Ｒ１２、Ｒ１１、Ｒ１３、Ｒ１４｝と、直列の８つの抵抗｛Ｒ１７、Ｒ１８、Ｒ１６、Ｒ１５、Ｒ２０、Ｒ１９、Ｒ２１、Ｒ２２｝と並列して接続されている。
【００２６】
前置増幅器の利得により割算されるこの小さいオフセットは非線形エラーを除去または最小にするために入力でゼロ交差を効率的に動かす。この設計では、前置増幅器のゼロ交差入力エラーは入力オフセット×前置増幅器の利得から反対の方向で前置増幅器の出力でオフセットを導入することにより最少にされることができる。トリム電流ｉはカスコードトランジスタＱ４１とＱ４０を通って前置増幅器の負荷抵抗Ｒ０とＲ３３の両者に流れる。本発明では、電流ｉはレーザリンクのヒューズが開かれたとき抵抗が変化することにより変化する。
【００２７】
このトリム電流は電流源（電流ＤＡＣ）のＣＭＯＳスイッチに接続されている抵抗を使用して実現されることができる。これらのスイッチは（図１に示されているように）しきい値のデジタル較正を可能にするデジタル制御インターフェースを通してアドレスされる。いずれかの方法では、前置増幅器の負荷抵抗Ｒにより乗算されるｉの変化、デルタｉは前置増幅器の出力でデルタ電圧オフセットを生成し、それは入力オフセットエラーに対抗するために入力へ戻される。
【００２８】
本発明のＡＤＣはまた優れた比較装置のアーキテクチャを含んでいる。ＡＤＣの変換レートは比較装置の捕捉および再生速度により限定される。この優れた比較装置アーキテクチャは速度の性能を改良するために従来のアーキテクチャを改良する。
【００２９】
図７のａおよびｂは、本発明にしたがって設計された比較装置62を示している。入力ＶＩＮＰとＶＩＮＮはそれぞれトランジスタＱ０とＱ３のベースに接続されている。Ｑ０とＱ３のエミッタはＱ５１のコレクタに接続されている。Ｑ５１のベースはＶＢ１Ｐ１Ｂに接続され、エミッタは抵抗Ｒ５７を介してＶＮＳに接続されている。Ｑ０のコレクタはＱ５４とＱ５５のエミッタに接続されている。Ｑ３のコレクタはＱ１およびＱ２のエミッタに接続されている。Ｑ１とＱ５５のコレクタはＱ６１およびＱ６２のエミッタに接続されている。Ｑ６１のコレクタは直列のＲ２６とＲ２５とによりＱ６４のエミッタに接続されている。Ｑ６２のコレクタは直列のＲ４９とＲ２４とによりＱ１１９のエミッタに接続されている。Ｑ６４とＱ１１９のコレクタはそれぞれＲ１３とＲ１４によりＶＰＳ７Ｐ５に接続されている。Ｑ５４のコレクタはＲ２６とＲ２５との間に接続されている。Ｑ２のコレクタはＲ４９とＲ２４との間に接続されている。
【００３０】
Ｑ５４とＱ２のベースはＱ１１７のエミッタに接続されている。Ｑ５５とＱ１のベースはＱ１１８のエミッタに接続されている。Ｑ１１７のベースはＣＬＫＮに接続され、Ｑ１１８のベースはＣＬＫＰに接続されている。Ｑ１１７とＱ１１８のコレクタはＲ４４によりＱ１０９のエミッタに接続されている。Ｑ１０９のベースおよびコレクタはＱ９３のエミッタに接続されている。Ｑ９３のベースおよびコレクタはＶＰＳ７Ｐ５に接続されている。Ｑ１１７のエミッタはＲ１５によりＱ７９のコレクタに接続されている。Ｑ１１８のエミッタはＲ１６によりＱ７８のコレクタに接続されている。Ｑ７９のエミッタはＲ２２によりＶＮＳに接続されている。Ｑ７８のエミッタはＲ２１によりＶＮＳに接続されている。
【００３１】
Ｑ６１のコレクタはＱ８７のベースに接続されている。Ｑ６２のコレクタはＱ８５のベースに接続されている。Ｑ８７とＱ８５のコレクタはＲ９によりＱ９２のエミッタに接続されている。Ｑ９２のベースおよびコレクタはＶＰＳ７Ｐ５に接続されている。Ｑ８７のエミッタはＱ１１５のベースおよびコレクタに接続されている。Ｑ８５のエミッタはＱ１１６のベースおよびコレクタに接続されている。Ｑ１１５のエミッタはＱ９８のベースおよびコレクタに接続されている。Ｑ１１６のエミッタはＱ９７のベースおよびコレクタに接続されている。Ｑ９８のエミッタはＱ８９のコレクタに接続されている。Ｑ９７のエミッタはＱ８６のコレクタに接続されている。Ｑ８９およびＱ８６のエミッタはそれぞれＲ１およびＲ２によりＶＮＳに接続されている。Ｑ７９、Ｑ７８、Ｑ８９、Ｑ８６のベースはＶＢ１Ｐ１に接続されている。
【００３２】
Ｑ６４およびＱ１１９のベースはそれぞれＲ１１およびＲ４２によりＱ６５のエミッタに接続されている。Ｑ６５のベースおよびコレクタはＶＰＳ７Ｐ５に接続されている。Ｑ６５のエミッタはＲ４３によりＱ１０１のベースおよびコレクタに接続されている。Ｑ６７のエミッタはＱ６８のベースおよびコレクタに接続されている。Ｑ６８のエミッタはＱ６９のベースおよびコレクタに接続されている。Ｑ６９のエミッタはＱ１０８のコレクタに接続されている。Ｑ１０８のエミッタはＲ３によりＶＮＳに接続されている。
【００３３】
Ｑ６４のコレクタはＱ５６のベースに接続されている。Ｑ１１９のコレクタはＱ５７のベースに接続されている。Ｑ５６と５７のコレクタはＲ１２によりＶＰＳ７Ｐ５に接続されている。Ｑ５６のエミッタはＱ１００のベースおよびコレクタに接続されている。Ｑ５７のエミッタはＱ９９のベースとコレクタに接続されている。Ｑ１００のエミッタはＱ１０５のベースとコレクタに接続されている。Ｑ９９のエミッタはＱ１０４のベースとコレクタに接続されている。Ｑ１０５のエミッタはＱ１０３のベースとコレクタに接続されている。Ｑ１０４のエミッタはＱ１０２のベースおよびコレクタに接続されている。Ｑ１０３のエミッタはＶＯＮとＱ７０のベースおよびコレクタに接続されている。Ｑ１０２のエミッタはＶＯＰとＱ７５のベースおよびコレクタに接続されている。Ｑ７０のエミッタはＱ５８のコレクタに接続されている。Ｑ７５のエミッタはＱ５９のコレクタに接続されている。Ｑ５８とＱ５９のエミッタはそれぞれＲ７とＲ８によりＶＮＳに接続されている。Ｑ１０８とＱ５８とＱ５９のベースはＶＢ１Ｐ１に接続されている。
【００３４】
比較装置62は性能を強化する３つの特性を有している。負荷抵抗対Ｒ２５（アクチブモード）とＲ２６および抵抗対Ｒ２４（アクチブモード）とＲ４９は分割され、そのため捕捉期間中に、カスコードトランジスタＱ５４とＱ２を介するＱ０とＱ３の利得は減少されるが、帯域幅は捕捉時間を増加するために増加される。ラッチ時間中、利得は再生速度を増加する（再生時定数を減少する）ためにラッチ対Ｑ６１とＱ６２（Ｒ２５とＲ２６はアクチブであり、Ｒ２４とＲ４９はアクチブである）で増加される。別の利点は再生ノード（Ｑ６１とＱ６２のコレクタ）の容量性負荷を減少するラッチトランジスタ対Ｑ６１とＱ６２のエミッタホロワーバッファＱ８５およびＱ８７の付加である。最後に、出力負荷効果は再生ノードから除去され、カスコードのトランジスタＱ６４とＱ１１９にわたって取出される。これらの全ての改良により、高速度の捕捉時間と再生時定数がトランジスタの順方向転位時間に類似することが可能であり、これは論理的限定である。
【００３５】
優れたアクチブオフセットトリムおよび改良された比較装置はＡＤＣが与えられた技術で高い入力周波数で動作し、最適なクロックレートと最適な性能を有することを可能にする。
【００３６】
５ビットＡＤＣ10の出力は３６ＧＳ／ｓの並列データ流である。このデータ流はサンプルされたＲＦを表し、通常、高速度信号プロセッサへの入力である。好ましい実施形態では、プログラム可能な整合フィルタとデシメーション能力がＡＤＡＭ  ＡＳＩＣチップに含まれて処理の負担を減少し、理想的なＩ／Ｏ（入力／出力）パスを与えることを助ける。
【００３７】
図８は、整合フィルタとデシメーション回路80を含んでいるＡＤＡＭ  ＡＳＩＣの受信機セクション100を示している。これは１６ビットシフトレジスタを介して時系列データワードにデマルチプレクスされる５ビットデータ流を与える。レジスタ内の各ビットはサンプル時間を表している。同様のサンプル時間（１乃至１６）が１６の５ビットレジスタへ集められ、これらはその後、加重された複素数フェーザで乗算される。このプロセスは整合された濾波／ベースバンド化／ＦＩＲ（有限インパルス応答）濾波動作の初期ステップを行う。乗算の出力はＩ（実数）とＱ（虚数）により表される複素数である。Ｉ数とＱ数の加算により、デシメーション／濾波が完了され、複素数ワード（７ビットの実数、７ビットの虚数）が生成され、１つのベースバンドサンプルを表す。ワードの実数部と虚数部の両者はピンを節約するために４．５ＧＨｚデータ流に多重化される。
【００３８】
ＡＤＡＭ  ＡＳＩＣの直接ＲＦ合成された励起装置のサブセクション200が図９で特徴付けされている。図９ａは直接ＲＦの合成された励起装置のサブセクションのフロントエンド200aを示し、図９ｂはバックエンド200bを示している。直接デジタルシンセサイザー（ＤＤＳ）202の第１の機能、周波数累算装置204は周波数発生に必要とされる初期積分対ランプレート入力からの時間を与える。これは位相累算装置206に与えられ、位相累算装置206は（直角位相シフトキーイング｛ＱＰＳＫ｝、２相変調等に必要とされる）位相および位相変調を生成するのに必要な第２の積分を行う。位相累算装置206の出力はＳＩＮＥルックアップ関数210を与える。この関数は正弦波点を発生し、復号ブロック212に供給され、これはこれらのコードをデジタルアナログ変換器（ＤＡＣ）214のデジタル信号へ変換する（位相から振幅への変換）。周波数／位相累算装置（204、206）の桁上げ／加算フォーマットもまた機能の実行に必要とされるデジタル回路を非常に減少し、低い電力と小さいチップサイズを結果とする利点を有する。桁上げ／加算出力は桁上げ先見加算器（ＣＬＡ）208で分明される。
【００３９】
本発明によれば、ＤＡＣの単一電流は前述のＡＤＣと類似の方法でトリムされる。このトリミング技術はＤＡＣのＤＣ差動および統合非線形を最小にする。
【００４０】
ＡＤＡＭ  ＤＤＳの設計で最も挑戦的な要求は高いスパのないダイナミック範囲（ＳＦＤＲ）を維持しながら直接デジタル合成の帯域幅のマルチＧＨｚを実現する方法である。通常のＤＤＳのＤＡＣのダイナミックな非線形は高い変換率で使用可能なダイナミック範囲を限定する。優れたＤＣ線形でさえも、回路の自己加熱および寄生は高速度のＤＡＣのダイナミックな過渡的性能を限定し、それらのＳＦＤＲを劣化する。本発明のＤＤＳ方法は、代理人番号第01W185（発明の名称“DIGITAL-PHASE TO DIGITAL AMPLITUDE TRANSLATOR WITH FIRST BIT OFF PRIORITY CODED OUTPUT FOR INPUT TO UNIT WEIGHTED DIGITAL TO ANALOG CONVERTER”）で十分に説明されている優れた正弦ルックアップおよびデコーダ設計を使用することによりＳＦＤＲを改良し、これらの内容はここで参考文献とされている。目的は自己加熱および寄生応答が各出力サイクルでほぼ一定であるようにほぼビット的に５０％のデューティサイクルを実現することである。
【００４１】
図１０は、単一の振幅のデジタルトレースを理想的なＤＡＣ正弦波出力とオーバーレイすることによりこの設計およびサポートする波形を示している。ＤＡＣ歪のこのデジタルの解は、Ｘ帯域での直接デジタル合成を従来はＬ帯域でのみ実現可能なＳＦＤＲ性能により可能にする。
【００４２】
この方法は単一の電流スイッチで最も効率的であり、高い分解能のＤＡＣは典型的にデコーダのサイズを減少するため区分化を必要とする。本発明のＤＡＣはそうでなければ長いＲ−２ＲネットワークのＲＣ時定数を最小にする（設定時間および忠実度を改善する）ため変換器の低いビットを二進およびＲ−２Ｒセグメントへ分割する。この設定時間の改善はさらに高い信号忠実度を有するＸ帯域で合成することを可能にする。
【００４３】
ＤＤＳのデジタル的複雑性も正弦振幅の１２ビット、位相データの３２ビット、（Ｘ帯域の合成における）４８Ｇｈｚクロックレートで作動する周波数データの４８ビットにおいて挑戦的である。複雑性は前述したように単一のパイプ累算装置に対する効率的な読取専用メモリ（ＲＯＭ）正弦ルックアップアルゴリズムと桁上げ／加算フォーマットにより部分的に最少にされる。桁上げ／加算出力は桁上げ先見加算器（ＣＬＡ）で分明される。
【００４４】
好ましい実施形態では、ＤＡＣへ４８ＧＨｚデータ流を発生し、ＲＦを１２ＧＨｚまで増進するために２つのＤＤＳが時分割多重化される。したがって、許容可能な伝播遅延をほぼ二倍にすることにより危険性を減少する。このアーキテクチャは０．２乃至９ＧＨｚの範囲の周波数で動作するときパワーを減少するために一方のＤＤＳがエネーブルされ、他方がディスエーブルされる帯域選択モードも与える。さらに励起装置の範囲全体にわたって±０．６ｄＢの振幅平坦さを維持するために、２ビットのみの振幅制御が必要とされる。これらのビットは固有の正弦波ｘオーバーｘロールオフの静的補正である。
【００４５】
好ましい実施形態では、ＡＤＡＭ  ＡＳＩＣ受信機のサブセクションは４つの独立した受信チャンネルを有する。これは幾つかの重要な技術的理由に基づいている。第１に、レーダと通信システムの両者は送信容量よりも受信容量を非常に大きくすることを必要とする。例えば偵察レーダシステムは典型的に電子逆逆探（ＥＣＣＭ）消去を行うために８を超える独立したチャンネルを必要とするが、送信チャンネルは１つしか必要としない。さらに、衛星が必要とする同時的なマルチＩＮＴ（即ちレーダ、信号インテリジェンス［ＳＩＧＩＮＴ］、電磁波インテリジェンス［ＥＬＩＮＴ］、通信）容量はアンテナ／機能的区画化のためにさらに多くの独立した受信チャンネルを必要とする。（１）インターナショナル・ビジネス・マシン（ＩＢＭ）の次世代トランジスタ（ＮＧＴ）プロセスの使用、（２）生産対ダイ寸法の考慮、（３）ヘテロ結合バイポーラトランジスタ（ＨＢＴ）密度、（４）バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）ゲート密度のようなファクターを考慮すると、受信の４つのチャンネルはＡＤＡＭ  ＡＳＩＣ内に構成されるように選択された。
【００４６】
さらに、ダイナミックなデジタルディザリングはＡＤＣとＤＡＣの両者の量子化エラーの相関をなくすために使用されることができる。このディザリングは問題とする帯域幅外で実行されることができ、信号路の信号遅延に影響しない。これらのディザリング技術は技術的によく知られている。ディザリングのプロセスにより、大きいアクチブアンテナアレイは利得の処理により、個々のアンテナ素子のダイナミック範囲よりも数倍大きな改良である効率的なダイナミック範囲を実現できる。
【００４７】
以上、本発明を特定の応用の特別な実施形態を参照してここで説明した。本発明の教示を利用する当業者はその技術的範囲内で付加的な変形、応用、実施形態を認識するであろう。
【００４８】
それ故、特許請求の範囲に記載されている本発明の技術的範囲によって全てのこのような応用、変形および実施形態をカバーされることが意図される。
【図面の簡単な説明】
【００４９】
【図１】本発明の考察にしたがって設計されたアナログデジタル変換器のブロック図。
【図２ａ】３ビットＡＤＣのフロントエンドアーキテクチャを示す図。
【図２ｂ】図２ａの前置増幅器のオフセット電流源を示す図。
【図２ｃ】図２ａの前置増幅器の線形トリムを有するオフセット電流源を示す図。
【図３】本発明の教示にしたがって設計された前置増幅器の回路図。
【図４】本発明の教示にしたがって設計されたオフセット電流源の回路図。
【図５】本発明の教示にしたがって設計された線形トリムを有するオフセット電流源を示す回路図。
【図６】図５の線形トリムを有する電流源のトリム抵抗回路を示す回路図。
【図７ａ】本発明の教示にしたがって設計された比較装置を示す図。
【図７ｂ】本発明の教示にしたがって設計された比較装置を示す図。
【図８】整合されたフィルタとデシメーション回路を含んでいるＡＤＡＭ  ＡＳＩＣの受信機セクションを示す図。
【図９ａ】本発明の教示にしたがって設計された直接ＲＦの合成された励起装置のサブセクションのフロントエンドを示す図。
【図９ｂ】本発明の教示にしたがって設計された直接ＲＦの合成された励起装置のサブセクションのバックエンドを示す図。
【図１０】単一のデジタルアナログ変換器を有するＤＤＳ正弦ルックアップを示す図。
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図８】
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【図９ａ】
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【図９ｂ】
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【図１０】
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【国際調査報告】
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