(57)【要約】液晶表示装置用アクティブ・プレートが、複数の列として配置された絶縁層（７６）を有し、各絶縁層の配列は、２つの隣接する画素列からなる画素電極（１２）と重なり合う。不透明な導体層が基板上に形成され、パターン形成されて絶縁層の最上部の列導体（３４）と、薄膜トランジスタ層（６６）の最上部上のトランジスタ用ソース電極およびドレイン電極とを画定する。それゆえ、絶縁層（７６）は列導体（３４）の下に画定されるので、交差する行導体と列導体の間にある。さらに、絶縁層（７６）の列は隣接する対になった画素電極（１２）と重なり合うので、列導体が画素電極と重なり合うことが可能であり、これにより画素の開口が増加する。しかしながら、透明な画素電極（１２）は堆積される第１の層である。これによってプロセス簡便化の利益が与えられ、これに対応する高品質なアクティブ・マトリックスＬＣＤ（ＡＭＬＣＤ）表示装置の製造コストが低減される。
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【特許請求の範囲】
【請求項１】
ほぼ透明な導体層を堆積してパターニングし、行および列で配設された、絶縁基板上の画素電極の配列を画定することと、
前記画素電極に対して行導体と前記絶縁基板上の異なった領域上の接続されたゲート導体部とを画定することと、
ゲート絶縁体と半導体層とを少なくとも含む薄膜トランジスタ層を前記ゲート導体部上で堆積してパターニングし、トランジスタ体を形成することと、
複数の列として配設された絶縁層であって、各絶縁層列が、２つの隣接する画素列からなる画素電極と重なり合う絶縁層を形成することと、
前記基板上で不透明な導体層を形成し、前記不透明な導体層をパターニングして、前記絶縁層の最上部上の列導体と、一方が列導体に接続され他方が関連する画素電極に接続される、前記薄膜トランジスタ層の最上部のトランジスタ用ソース電極およびドレイン電極とを画定することと、
を備える、液晶表示装置用アクティブ・プレートの形成方法。
【請求項２】
各トランジスタ体の前記薄膜トランジスタ層もまた、隣接する画素電極と重なり合う請求項１に記載の方法。
【請求項３】
前記絶縁層はポリマーを含む請求項１または２に記載の方法。
【請求項４】
前記ポリマーは感光性アクリルポリマーを含む請求項３に記載の方法。
【請求項５】
前記画素電極の配列および前記行導体を画定することは第１の単一マスク工程によって実施される請求項１または２に記載の方法。
【請求項６】
トランジスタ体および前記絶縁層の形成は第２の単一マスク工程によって実施される請求項５に記載の方法。
【請求項７】
前記列導体並びにソース電極およびドレイン電極の形成は第３の単一マスク工程によって実施される請求項６に記載の方法。
【請求項８】
各単一マスク工程はハーフトーン・フォトマスクを使用する請求項７に記載の方法。
【請求項９】
液晶が間に挟まれたアクティブ・プレートとパッシブ・プレートとを備えるアクティブ・マトリックス液晶表示装置であって、前記アクティブ・プレートは、
絶縁基板と、
前記絶縁基板上の異なった領域を占める、ほぼ透明である画素電極の行および列の配列、並びに、ゲート導体部を有する行導体の配列と、
トランジスタ体を形成する前記ゲート導体部上の薄膜トランジスタ層と、
複数の列として配設された絶縁層であって、各絶縁層列が、２つの隣接する画素列からなる画素電極と重なり合う絶縁層と、
前記絶縁層の最上部に設けられた不透明な列導体と、
前記薄膜トランジスタ層の最上部のトランジスタ用ソース電極およびドレイン電極であって、一方が列導体に接続され他方が関連する画素電極に接続されるソース電極およびドレイン電極と、を含む、アクティブ・マトリックス液晶表示装置。
【請求項１０】
前記薄膜トランジスタ層は、トランジスタ体に加えて、前記絶縁層の下にある列を画定する請求項９に記載の装置。
【請求項１１】
前記絶縁層はポリマーを含む請求項９または１０に記載の装置。
【請求項１２】
前記ポリマーは感光性アクリルポリマーを含む請求項１１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアクティブ・マトリックス液晶表示装置に関し、詳細には、このような表示装置の製造に使用され、アクティブ・プレートとして知られるトランジスタ基板に関する。
【背景技術】
【０００２】
液晶表示装置は一般にアクティブ・プレートとパッシブ・プレートとを備え、その間に液晶が挟まれている。このアクティブ・プレートはトランジスタのスイッチング素子の配列を含んでおり、一般に１つのトランジスタが表示装置の各画素に関連付けられている。各画素もまた、個々の画素の輝度を調節するために信号が印加されるアクティブ・プレート上の１つの画素電極に関連付けられている。
【０００３】
図１はＡＭＬＣＤの透過領域の典型的な図を示している。基本の画素は四角形であるが、赤色１０ａ、緑色１０ｂおよび青色１０ｃの３つの垂直な副画素１０に分割されている。光学的開口を増加させる（すなわち、変調光の出力が与えられる領域を増加させる）ためには、ブラック・ラインの幅、ＨおよびＷを減少させることが必要である。副画素の縦幅と横幅の比が３：１であるために、列幅Ｗをある量（たとえば、１ミクロン）だけ減少させることは、これに対応した行の幅Ｈの減少させた場合の３倍多く光学的開口を増加させる。
【０００４】
アクティブ・プレートの広い領域が少なくとも部分的に透明であり、表示装置が一般にバック・ライトで照らされているのでこのことが必要とされる。主に、不透明な行および列の各導体によって覆われている領域はこのプレートの唯一の不透明部分である。画素電極がこの透明領域を覆っていない場合は、画素電極によって変調されていないが、バック・ライトからの光は受ける液晶材料の領域が存在することになる。これによって表示装置のコントラスト比および黒度が低下する。
【０００５】
図２は、画素電極１２が列の各導体１４間に設けられ、その結果、アクティブ・プレート上の各画素と列の各導体間に隙間１６が存在し、これにより変調されていない光１８が通り抜ける構成を示している。ＬＣ層の領域２０は、列導体１４でシールドされるのに対して、領域２２は画素電極１２によって変調される。これはいわゆる「標準的」表示装置である。このような表示装置では、アクティブ・プレートのこれらの領域をシールドするため、またそれらの動作特性が光依存性の際は余分にトランジスタをシールドするためにブラック・マスク層が一般に設けられる。従来の方法では、このブラック・マスク層はアクティブ・マトリックス・セルのパッシブ・プレート上に配置されている。セル製造時のプレート毎の配向は、基板上の層毎の配向よりも精度が低い。このことは、画素の端部において迷光を確実にさえぎるためにブラック・マスクはかなり広くしなければならないことを示している。図３は、パッシブ・プレート上のブラック・マスク２４を備えたセルを示しており、必要な重なりは参照数字２６で示している。ブラック・マスク層２４の列幅が図１の幅Ｗを規定している。
【０００６】
この重なりが表示画素の開口を減少させ、これによって表示装置の出力効率が低下する。このことは、携帯型製品等のバッテリ駆動装置の場合に特に望ましくない。
【０００７】
図４は図１に示す副画素を構成する電気素子を示している。行導体３０は、ＴＦＴ３２のゲートに接続され、列電極３４はソースに結合されている。画素上に設けられた液晶材料は、トランジスタ３２のドレインと共通の接地板３８の間に延びる液晶セル３６を効果的に画定する。この接地板３８はパッシブ・プレートによって画定され、ＬＣセルの他の端子は画素電極１２によって画定される。画素ストレージ・キャパシタ４０がトランジスタ３２のドレインと、隣接する画素行に関連付けられた行導体との間で、または分離ライン４１に接続されている。
【０００８】
必要なマスク機能を提供するために、アクティブ・プレートの層を使用することが提案されてきた。たとえば１つの提案は、画素電極１２を行導体および列導体３０，３４と重なり合うように画定し、それにより、普通ならシールドすることが必要とされるはずの行および列導体と画素電極との間の隙間を無くすことである。これは開口の大きな画素をもたらし、フィールド・シールド画素（Ｆｉｅｌｄ  Ｓｈｉｅｌｄｅｄ  Ｐｉｘｅｌ）（ＦＳＰ）設計と呼ばれる。
【０００９】
図５はＦＳＰパネルのＴＦＴを通る断面を示しており、図６は列を通る断面を示している。
【００１０】
画素電極５０は、図５に示すように行導体と重なり合い、図６に示すように列導体３４と重なり合う。この行導体および列導体は、図６に概略的に示したように光の通過をさえぎる。画素電極がポリマー層５４の上に設けられ、このポリマー層５４内のビア５６を通ってＴＦＴ３２のドレイン５２と接触している。
【００１１】
このポリマー層に関する主な機能上の必要条件は、コンタクト・ホールを備えキャパシタンスが小さい、均一で非常に透明な層でなければならないことである。それはまた、ＬＣセル内にディスクリネーション・ラインを引き起こす可能性がある、列の端部を覆う段差を取り除くために良好な平坦化特性も有する必要がある。透明度が高くて誘電率が低く（εＲ＝２．７）、平坦化特性が良好なことから、一般には厚さが１ミクロンを超えるベンゾシクロブテン（ＢＣＢ）の層が用いられる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このＢＣＢ層は、材料および処理コストが高いので使用するのに非常に高価な層である。光によって画定することができるＢＣＢを購入することは可能であるが、それは光透過性が高くないためこの用途に用いることができない。このことは製造中にマスク層のエッチングを用いなければならないことを意味する。ＢＣＢをエッチングするものはどれでも、フォトレジストをもエッチングするので、フォトレジストのエッチング層を使用することは困難である。これによってＢＣＢの厚さが約１ミクロンに限定される。ＢＣＢをパターン形成するために金属層とフォトレジスト層との組み合わせを用いると、余分な処理用機器および処理操作が必要になるため非常に高価になる。
【課題を解決するための手段】
【００１３】
本発明によれば、
ほぼ透明な導体層を堆積してパターニングし、行および列で配設された、絶縁基板上の画素電極の配列を画定することと、
前記画素電極に対して行導体と前記絶縁基板上の異なった領域上の接続されたゲート導体部とを画定することと、
ゲート絶縁体と半導体層とを少なくとも含む薄膜トランジスタ層を前記ゲート導体部上で堆積してパターニングし、トランジスタ体を形成することと、
複数の列として配設された絶縁層であって、各絶縁層列が、２つの隣接する画素列からなる画素電極と重なり合う絶縁層を形成することと、
前記基板上で不透明な導体層を形成し、前記不透明な導体層をパターニングして、前記絶縁層の最上部上の列導体と、一方が列導体に接続され他方が関連する画素電極に接続される、前記薄膜トランジスタ層の最上部のトランジスタ用ソース電極およびドレイン電極とを画定することと、
を備える、液晶表示装置用アクティブ・プレートの形成方法が提供される。
【００１４】
上記の方法では、絶縁層が列導体の下に画定されるので、絶縁層は交差する行導体と列導体の間にある。さらに、絶縁層の列は隣接する対になった画素電極と重なり合うので、列導体が画素電極と重なり合うことが可能であり、これにより画素の開口が増加する。しかしながら、透明な画素電極は、堆積される第１の層である。これによってプロセス簡便化の利益が与えられ、これに対応する高品質なアクティブ・マトリックスＬＣＤ（ＡＭＬＣＤ）表示装置の製造コストが低減される。本発明は図１に示す幅Ｗを減少させる効率的、かつ低コストの方法を提供する。
【００１５】
各トランジスタ体の薄膜トランジスタ層もまた隣接する画素電極と重なり合うことができる。このようにして、トランジスタ層も列導体の下にあり、行導体と列導体との間の追加的な分離を提供する。特に、ゲート絶縁体層は追加的な容量性分離を提供する。
【００１６】
上記絶縁層はポリマー、たとえば、感光性アクリルポリマーを含み、フィールド・シールド層としての役割を果たすことが好ましい。
【００１７】
画素電極の配列および行導体を画定することは第１の単一マスク工程によって実施することができる。トランジスタ体および絶縁層の形成は第２の単一マスク工程によって実施することができる。列導体並びにソース電極およびドレイン電極の形成は第３の単一マスク工程によって実施することができる。したがって、表示装置の製造のために３つのマスク工程を使用することができる。各単一マスク工程はハーフトーン・フォトマスクを使用することができる。
【００１８】
本発明は、
液晶が間に挟まれたアクティブ・プレートとパッシブ・プレートとを備えるアクティブ・マトリックス液晶表示装置であって、前記アクティブ・プレートが、
絶縁基板と、
前記絶縁基板上の異なった領域を占める、ほぼ透明である画素電極の行および列の配列、並びに、ゲート導体部を有する行導体の配列と、
トランジスタ体を形成する前記ゲート導体部上の薄膜トランジスタ層と、
複数の列として配設された絶縁層であって、各絶縁層列が、２つの隣接する画素列からなる画素電極と重なり合う絶縁層と、
前記絶縁層の最上部に設けられた不透明な列導体と、
前記薄膜トランジスタ層の最上部のトランジスタ用ソース電極およびドレイン電極であって、一方が列導体に接続され他方が関連する画素電極に接続されるソース電極およびドレイン電極と、を含む、アクティブ・マトリックス液晶表示装置をも提供する。
【００１９】
この装置は、本発明の方法によって形成され、前記列導体を前記行導体から分離し、前記行導体が隣接する列の画素と重なり合う（これにより、間の空間を完全にふさぐ）ことを可能にする行の絶縁体の配列を有する。
【００２０】
さらに、上記薄膜トランジスタ層は、トランジスタ体に加えて、前記絶縁層の下にある列を画定することができる。  
本発明の実施例について添付図を参照して詳細に説明する。
【発明を実施するための最良の形態】
【００２１】
図７および８は、本発明の表示装置のアクティブ・プレートを、トランジスタを通る断面（図７）および列を通る断面（図８）で示した図である。各断面の箇所は図１６で見ることができる。
【００２２】
このアクティブ・プレートは、画素電極１２の配列が上に直接堆積された絶縁基板６０を備えている。行導体３０の配列もまた直接この基板上に設けられ、画素電極に対して異なった領域を占めている。画素電極はほぼ透明であり、ＩＴＯから形成されることが好ましいのに対して、行導体は、画素電極のＩＴＯ層６２と、導電性を増加させるためのかつ行導体を不透明にさせる追加の層６４とを含んでいる。行導体３０は、図７で見ることができるようにゲート導体を画定する部分を有している。
【００２３】
薄膜トランジスタ層６６が、トランジスタ体６８を画定するようにゲート導体の上に設けられている。これらの層は窒化珪素のゲート絶縁体７０、アモルファス・シリコン層７２およびｎ型ドープ・シリコンのコンタクト層７４を含んでいる。これらの層６６は、トランジスタ体を画定するだけでなく隣接する画素電極（図７の１２ａ）まで延びている。この実施例においては、図８で見ることができるようにトランジスタ層も列の下で延在する。
【００２４】
図８に示すように、複数の列としてポリマー絶縁層７６が画定され、絶縁層の各配列が２つの隣接する画素列からなる画素電極１２と重なり合う。不透明な列導体３４が上記ポリマー絶縁層７６の最上部に設けられ、この列導体３４の画定する金属層もまた上記薄膜トランジスタ層６６の最上部のトランジスタ６８用ソース電極８２およびドレイン電極８４を画定する。ソース電極およびドレイン電極の一方８２が列導体８０に接続され、他方８４が関連する画素電極１２ｂに接続されている。
【００２５】
ポリマーのフィールド・シールド層７６がないと、画素と列３４の間のキャパシタンスが大きくなり過ぎる。それ自体の上で窒化珪素のゲート絶縁体層を用いることは、その層の誘電率が６．４であり、十分に小さいキャパシタンスを得るには非現実的な厚い層が必要になるため不可能である。
【００２６】
光学的開口率が高い配列の設計にはいくつかの利点がある。第１の利点は、ポリマーが透明である必要がないことである。このことは、光によって範囲が設定できるものも含めて広範囲のポリマーが使用できることを意味する。これはより低いコストをもたらす可能性があり、より短く、簡便な製造方法への道を開くものである。上記ポリマー層は、可視画素の端部を横切って越えることがないのでこのような良好な平坦化特性を有する必要がない。ポリマーの選択幅が広いことと製造工程が簡単なこととが組み合わさって製造時の大幅なコスト低減をもたらす。光によって範囲が設定できるポリイミド層またはアクリル層等のいくつかの異なったポリマーを使用することができる。
【００２７】
図７および図８に示す素子の製造方法について、追加されるコンデンサ電極と共に説明する。以下のことから明らかなように、特にハーフトーン・フォトマスクを使用することによって３マスク工程を使用することができる。ハーフトーン・マスクは回折格子または珪素を多く含む窒化珪素を用いてグレイマスクとして作ることができる。これらの方法は両方とも光スループットを減らして照射強度が、マスクの透明領域と金属で覆われた領域との間で中間である領域を生成するものである。このようにして、２つの異なった厚さのフォトポリマーが存在する領域、ならびにフォトポリマーがすべて除去される領域を画定するのにハーフトーン・マスクを使用することができる。この方法は、必要とされるフォトマスクの合計数を減らすのに用いることができる。
【００２８】
図９、図１１および図１４において、各断面の左欄は図７に対応したＴＦＴを通る断面であり、各断面の右欄は図８に対応した列を通る断面である。各層の厚さと幅は、理解しやすいように図の中で誇張されるか、そうでなければ変形されている。
【００２９】
図９、図１１および図１４はそれぞれ本発明の方法の３つのマスク工程の１つを示している。  
図９Ａ〜図９Ｄは画素電極および行導体を製造する第１の工程を示している。
【００３０】
図９Ａにおいて、ＩＴＯ層６２およびゲート金属層６４の堆積のためにスパッタリング堆積方法が使用される。この金属層およびＩＴＯ層のエッチングのためにハーフトーン・マスク８１が使用される。図に示すように、このハーフトーン・マスクは、行導体およびゲート導体を規定する層６２、６４の部分の上でより厚くなっている。図９Ｂにおいて、エッチングにより元々フォトレジストが厚い領域、すなわち、ゲート導体領域３０のフォトレジストだけを残してフォトレジストの薄膜を除去するのに酸素プラズマが使用される。図９Ｃにおいては、エッチングによってゲート金属が画素電極領域から除去される。図９Ｄにおけるフォトレジストの除去によって、２層のＩＴＯおよびゲート金属のスタックの形態のＩＴＯ画素電極および行導体３０が残される。
【００３１】
図１０は図９Ａ〜図９Ｄの方法によってもたらされた構造を平面図として示している。図示するように、画素電極１２の行および列の配列が、画素電極の行間の空間を占める行導体３０の配列と共に設けられている。この行導体３０はゲート導体部３０ｂならびに行部３０ａを有している。この実施例において、行部３０ｂは、以下においてさらに明白になるように、コンデンサ・ターミナルとしての役割を果たす、より幅広の部分３０ｃを有している。  
図１０の断面の矢印は、図９の左欄および右欄を見た場所を示している。
【００３２】
図１１Ａ〜図１１Ｄは、本発明の方法におけるトランジスタ体および絶縁層を製造する工程を示す。
【００３３】
図１１Ａにおいて、窒化珪素（ＳｉＮ）７０、アモルファス・シリコン７２およびｎ＋型ドープ・アモルファス・シリコン７４のＴＦＴスタック６６を画定するのにプラズマ堆積法が使用される。
【００３４】
図１１Ｂにおいて、感光性アクリル等のフォトポリマー８０が窒化珪素ゲート絶縁体層の所望の形およびフィールド・シールド絶縁体の形に対応する２つのレベルにパターニングされる。上述のように、フィールド・シールド絶縁体は列として配設され、したがって列はフォトポリマーからなるより厚い領域８０ａを備える。
【００３５】
図１１Ｃにおいて、ＴＦＴスタックはプラズマ・エッチングされ、その結果、ＴＦＴ層６６が列ならびにＴＦＴトランジスタ体を画定する。
【００３６】
図１１Ｄにおいて、フォトポリマーは一部がエッチングされてポリマーの厚い層が元々あった場所、すなわち、列の上のパターン７６だけが残る。  
フォトポリマー７６の幅が実は図１１Ｄの２つの断面で同じであることは注目されるが、便宜上図は変形して描かれている。列は、実際には、幅が一定のものである。
【００３７】
図１２は、図１１Ａ〜図１１Ｄの工程の方法において堆積したトランジスタ層および絶縁層の形を平面図で示したものである。図１２において、絶縁層７６を形成したフォトポリマーは、その下のＴＦＴ層６６よりもやや狭くして示した。これは単に両方が見えるようにしたためであるが、実際は左側が同じパターンにエッチングされていて、それらは位置が揃っている。このＴＦＴ領域も左の列だけが示されているが、実際は画素パターンが繰り返している。
【００３８】
図１３は、図９および図１１の方法の工程によってもたらされた構造を１つにまとめたものを平面図で示した図である。
【００３９】
図１４Ａ〜図１４Ｅは、列導体並びにソース電極およびドレイン電極を製造する工程を示している。
【００４０】
図１４Ａにおいて、上部金属層９０が基板上に（スパッタリングされて）堆積され、１つのフォトレジスト層を２つの厚さに画定するのにハーフトーン・マスク９２が用いられている。厚さが薄い部分９２ａは、ｎ＋型アモルファス・シリコン層の一部がＴＦＴのゲートの領域で除去される予定のＴＦＴ用であり、より厚い部分９２ｂは列導体並びにソースおよびドレインの各コンタクト用である。
【００４１】
図１４Ｂにおいて、上部金属９０はエッチングされて金属列並びにソースコンタクトおよびドレインコンタクトを残す（しかし、ゲート上にはまだ隙間がない）。
【００４２】
図１４Ｃにおいて、フォトレジスト層は、酸素（Ｏ２）プラズマを使用してゲートの上の領域が露出するまで薄くされている。
【００４３】
図１４Ｄにおいて、上部金属がＴＦＴチャネル領域だけ再度エッチングされている。その後、プラズマ・エッチングが用いられて下に横たわっているｎ＋型アモルファス・シリコン層も除去し、その結果、ｎ＋型層がソースおよびドレイン用のコンタクト部のみを形成する。
【００４４】
図１４Ｅにおいて、最上部フォトレジスト層９２が取り除かれる。
【００４５】
図１５は、図１４Ａ〜図１４Ｄの方法の工程において堆積された列導体並びにソース電極およびドレイン電極の形状を平面図で示したものである。露出したアモルファス・シリコン・トランジスタ体７２も示されている。最上部金属層９０もまたパターニングされてコンデンサ上部コンタクト９４を画定する。
【００４６】
図１６はすべて揃った素子構造を平面図で示す。このＴＦＴは分離ポリマーまたはＳｉＮ層によって保護することも、またはＬＣポリイミド配向層を使用することもできる。
【００４７】
本発明は光学的開口が大きいどんな透過性ＴＮ式ＡＭＬＣＤにも適用することができる。
【００４８】
上の実施例において、ポリマーのフィールド・シールド層７６はＴＦＴスタック（窒化珪素およびアモルファス・シリコン層）の上にあるが、ＴＦＴスタックは列の下から省くことができ、それでも依然として設計は機能する。このポリマー・スタックに必要な重要な機能は、許容できるレベルにまでクロストークを低減するのに十分な低いキャパシタンスを有していることである。
【００４９】
ただ１つの特定の実施例を上に示した。各種の層を形成するのに使用した材料は従来からあるものであることが了解されるだろう。各処理条件ならびにこの特定の実施例に示された層に対して任意選択で追加される各種の層は当業者にとって明白であろう。
【図面の簡単な説明】
【００５０】
【図１】既知のカラーＡＭＬＣＤの平面図である。
【図２】既知の標準的なＡＭＬＣＤの断面図である。
【図３】ブラック・マスク層を用いて図２のＡＭＬＣＤの性能を向上する様子を示す図である。
【図４】各画素の電気素子を示す図である。
【図５】既知のフィールド・シールド画素（Ｆｉｅｌｄ  Ｓｈｉｅｌｄｅｄ  Ｐｉｘｅｌ）設計を、トランジスタを通る断面で示した図である。
【図６】既知のフィールド・シールド画素（Ｆｉｅｌｄ  Ｓｈｉｅｌｄｅｄ  Ｐｉｘｅｌ）設計を、列を通る断面で示した図である。
【図７】本発明の表示装置のアクティブ・プレートを、トランジスタを通る断面で示した図である。
【図８】本発明の表示装置のアクティブ・プレートを、列を通る断面で示した図である。
【図９Ａ】本発明の方法における画素電極および行導体の製造工程を示す図である。
【図９Ｂ】本発明の方法における画素電極および行導体の製造工程を示す図である。
【図９Ｃ】本発明の方法における画素電極および行導体の製造工程を示す図である。
【図９Ｄ】本発明の方法における画素電極および行導体の製造工程を示す図である。
【図１０】図９Ａ〜図９Ｄの方法によってもたらされた構造を平面図で示した図である。
【図１１Ａ】本発明の方法におけるトランジスタ体および絶縁層を製造する工程を示す図である。
【図１１Ｂ】本発明の方法におけるトランジスタ体および絶縁層を製造する工程を示す図である。
【図１１Ｃ】本発明の方法におけるトランジスタ体および絶縁層を製造する工程を示す図である。
【図１１Ｄ】本発明の方法におけるトランジスタ体および絶縁層を製造する工程を示す図である。
【図１２】図１１Ａ〜図１１Ｄの工程の方法において堆積したトランジスタ層および絶縁層の形を平面図で示した図である。
【図１３】図１１Ａ〜図１１Ｄの方法によってもたらされた構造を平面図で示した図である。
【図１４Ａ】本発明の方法における列導体並びにソースおよびドレインの各電極を製造する工程を示す図である。
【図１４Ｂ】本発明の方法における列導体並びにソースおよびドレインの各電極を製造する工程を示す図である。
【図１４Ｃ】本発明の方法における列導体並びにソースおよびドレインの各電極を製造する工程を示す図である。
【図１４Ｄ】本発明の方法における列導体並びにソースおよびドレインの各電極を製造する工程を示す図である。
【図１４Ｅ】本発明の方法における列導体並びにソースおよびドレインの各電極を製造する工程を示す図である。
【図１５】図１４Ａ〜図１４Ｄの工程の方法において堆積した列導体並びにソースおよびドレインの各電極の形を平面図で示した図である。
【図１６】すべて揃った素子構造の平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１２】
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【図１３】
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【図１５】
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【図１６】
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【国際調査報告】
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