(57)【要約】  イメージング素子のための画素を説明する。本発明の画素は、光発生電荷を生じるように基板に設けられた感光素子と、光発生電荷の代表的な、少なくとも1つの画素出力信号を生じる前記感光素子との結合回路であり、前記結合回路の動作中に第1の制御信号に応答する少なくとも1つの動作素子を備える前記結合回路と、ポンプ回路とを備える。そのポンプ回路は、基板ポンプ、チャージポンプ、及び／又は、電圧ポンプを備えることができる。本発明の画素を、イメージングシステムに備えることもできる。
2006527973.tif 000002
【特許請求の範囲】
【請求項１】
光発生電荷を生じるように基板に設けられる感光素子と、
前記光発生電荷を表す少なくとも1つの画素出力信号を生じる前記感光素子に結合する回路であり、前記結合回路の動作中に第1の制御信号に応答する少なくとも第１の動作素子を備える前記結合回路と、
第１のポンプ回路と、
を備えるイメージング素子の画素。
【請求項２】
前記結合回路及び前記感光素子が、CMOSイメージャに対応する請求項１に記載の画素。
【請求項３】
前記第1のポンプ回路が、前記第1の動作素子に電圧を供給する請求項１に記載の画素。
【請求項４】
前記供給電圧が、周辺電圧である請求項3に記載の画素。
【請求項５】
前記周辺電圧が、安定化電圧を生成するように規定され、前記安定化電圧が、前記供給電圧より小さく、接地電位より大きい請求項4に記載の画素。
【請求項６】
前記第1のポンプ回路が、周辺電圧により供給されるチャージポンプを備え、前記チャージポンプが、新たな供給電圧を出力し、前記新たな供給電圧が、前記第1の動作素子に電圧を供給する請求項3に記載の画素。
【請求項７】
前記第1の動作素子が、n-チャンネル（n-ch）素子を用いて構成され、前記新たな供給電圧が、前記第1の動作素子のn+拡散領域に供給される請求項6に記載の画素。
【請求項８】
前記第1の動作素子が、p-チャンネル（p-ch）素子を用いて構成され、前記新たな供給電圧が、前記第1の動作素子のp+拡散領域に供給される請求項6に記載の画素。
【請求項９】
前記新たな供給電圧が、前記周辺電圧より大きい請求項6に記載の画素。
【請求項１０】
前記新たな供給電圧が、前記周辺電圧より小さい電圧に規定される請求項6に記載の画素。
【請求項１１】
前記新たな供給電圧が、負であり、接地基準電圧より小さい請求項6に記載の画素。
【請求項１２】
前記第1のポンプ回路が、前記第1の動作素子の打込み能動アレイ拡散領域に、電圧を供給する請求項1に記載の画素。
【請求項１３】
前記第1の動作素子が、リセット素子、転送素子、行選択素子、グローバルシャッタ素子、記憶素子、高ダイナミックレンジ素子及び横型オーバーフロードレイン素子のうちの、少なくとも１つである請求項１に記載の画素。
【請求項１４】
前記第1の動作素子が、トランジスタである請求項１に記載の画素。
【請求項１５】
前記結合回路が、前記結合回路の動作中に第2の制御信号に応答する第2の動作素子を更に備える請求項１に記載の画素。
【請求項１６】
前記第1のポンプ回路が、前記第1の動作素子及び前記第２の動作素子に電圧を供給する請求項１5に記載の画素。
【請求項１７】
前記供給電圧が、周辺電圧である請求項16に記載の画素。
【請求項１８】
前記周辺電圧が、安定化電圧を生成するように規定され、前記安定化電圧が、前記供給電圧より小さく、接地電位より大きい請求項17に記載の画素。
【請求項１９】
前記第1のポンプ回路が、前記第1の動作素子と通じる前記第2の動作素子に電圧を供給する請求項15に記載の画素。
【請求項２０】
前記第1のポンプ回路が、前記第1の動作素子の打込み能動アレイ拡散領域と通じる前記第1の動作素子に、及び、前記第1の動作素子と通じる前記第2の動作素子に、電圧を供給する請求項15に記載の画素。
【請求項２１】
前記第1のポンプ回路が、周辺電圧により供給されるチャージポンプを備え、前記チャージポンプが、新たな供給電圧を出力し、前記新たな供給電圧が、前記第1の動作素子に電圧を供給する請求項15に記載の画素。
【請求項２２】
前記第1の動作素子及び前記第2の動作素子が、n-チャンネル（n-ch）素子を用いて構成され、前記新たな供給電圧が、前記第1の動作電圧のn+拡散領域に供給される請求項21に記載の画素。
【請求項２３】
前記第1の動作素子及び前記第2の動作素子が、p-チャンネル（p-ch）素子を用いて構成され、前記新たな供給電圧が、前記第1の動作電圧のp+拡散領域に供給される請求項21に記載の画素。
【請求項２４】
前記第1の動作素子が、リセット素子、転送素子、行選択素子、グローバルシャッタ素子、記憶素子、高ダイナミックレンジ素子及び横型オーバーフロードレイン素子のうちの、少なくとも１つである請求項15に記載の画素。
【請求項２５】
前記第2の動作素子が、転送素子である請求項15に記載の画素。
【請求項２６】
前記第1の動作素子が、トランジスタである請求項15に記載の画素。
【請求項２７】
前記第2の動作素子が、トランジスタである請求項15に記載の画素。
【請求項２８】
前記第1のポンプ回路が、接地された負の基板ポンプを備え、前記負の基板ポンプが、新たな供給電圧を出力し、前記新たな供給電圧が、前記第1の動作素子のp+拡散領域に電圧を供給する請求項15に記載の画素。
【請求項２９】
前記第1の動作素子が、n-チャンネル（n-ch）素子で構成される請求項28に記載の画素。
【請求項３０】
前記p+拡散領域が、前記基板のpウェルに形成されており、前記pウェルが、前記第１の動作素子及び前記第2の動作素子に電圧供給されて、pウェルアレイに接続されている請求項28に記載の画素。
【請求項３１】
前記第1のポンプ回路が、周辺電圧により供給される正の基板ポンプを備え、前記正の基板ポンプが、新たな供給電圧を出力し、前記新たな供給電圧が、前記第1の動作素子のn+拡散領域に電圧を供給する請求項15に記載の画素。
【請求項３２】
前記第1の動作素子が、p-チャンネル（p-ch）素子で構成される請求項31に記載の画素。
【請求項３３】
前記n+拡散領域が、前記基板のnウェルに形成されており、前記nウェルが、前記第１の動作素子及び前記第2の動作素子に電圧供給されて、nウェルアレイに接続されている請求項31に記載の画素。
【請求項３４】
前記第1のポンプ回路が、周辺電圧により供給される負のゲートポンプを備え、前記負のゲートポンプが、新たな供給電圧を出力し、前記新たな供給電圧が、前記第1の動作素子に電圧を供給する請求項15に記載の画素。
【請求項３５】
前記第1の動作素子が、n-チャンネル（n-ch）素子で構成される請求項31に記載の画素。
【請求項３６】
前記第1の動作素子が、リセットトランジスタ、転送トランジスタ、行選択トランジスタ、グローバルシャッタトランジスタ、記憶トランジスタ、高ダイナミックレンジトランジスタ及び横型オーバーフロードレイントランジスタのうちの、少なくとも１つである請求項34に記載の画素。
【請求項３７】
前記第2の動作素子が、転送トランジスタである請求項34に記載の画素。
【請求項３８】
前記第1のポンプ回路が、周辺電圧により供給される正のゲートポンプを備え、前記正のゲートポンプが新たな供給電圧を出力し、前記新たな供給電圧が、前記第1の動作素子に電圧を供給する請求項15に記載の画素。
【請求項３９】
前記第1の動作素子が、p-チャンネル（p-ch）素子で構成される請求項38に記載の画素。
【請求項４０】
前記第1の動作素子が、リセットトランジスタ、転送トランジスタ、行選択トランジスタ、グローバルシャッタトランジスタ、記憶トランジスタ、高ダイナミックレンジトランジスタ及び横型オーバーフロードレイントランジスタのうちの、少なくとも１つである請求項38に記載の画素。
【請求項４１】
前記第2の動作素子が、転送トランジスタである請求項38に記載の画素。
【請求項４２】
前記第1のポンプ回路が、接地された負の基板ポンプを備え、前記負の基板ポンプが、新たな供給電圧を出力し、前記新たな供給電圧が、前記第1の動作素子のp+拡散領域に電圧を供給する請求項1に記載の画素。
【請求項４３】
前記第1の動作素子が、ｎ-チャンネル(n-ch)素子で構成される請求項42に記載の画素。
【請求項４４】
前記第1のポンプ回路が、周辺電圧により供給される正の基板ポンプを備え、前記正の基板ポンプが新たな供給電圧を出力し、前記新たな供給電圧が、前記第1の動作素子のn+拡散領域に電圧を供給する請求項1に記載の画素。
【請求項４５】
前記第1の動作素子が、p-チャンネル（p-ch）素子で構成される請求項44に記載の画素。
【請求項４６】
前記第1のポンプ回路が、周辺電圧により供給される負のゲートポンプを備え、前記負のゲートポンプが、新たな供給電圧を出力し、前記新たな供給電圧が、前記第1の動作素子に電圧を供給する、請求項1に記載の画素。
【請求項４７】
前記第1の動作素子が、n-チャンネル（n-ch）素子で構成される請求項46に記載の画素。
【請求項４８】
前記第1のポンプ回路が、周辺電圧により供給される正のゲートポンプを備え、前記正のゲートポンプが、新たな供給電圧を出力し、前記新たな供給電圧が、前記第1の動作素子に電圧を供給する、請求項1に記載の画素。
【請求項４９】
前記第1の動作素子が、p-チャンネル（p-ch）素子で構成される請求項48に記載の画素。
【請求項５０】
第2のポンプ回路を更に備える請求項1に記載の画素。
【請求項５１】
前記第1のポンプ回路が、ゲートポンプである請求項50に記載の画素。
【請求項５２】
前記第2のポンプ回路が、基板ポンプである請求項50に記載の画素。
【請求項５３】
請求項1〜52のいずれか1つに記載の画素を備えるイメージング素子。
【請求項５４】
プロセッサと、
バスを介して前記プロセッサに結合される記憶素子と、
請求項1〜52のいずれか1つに記載の画素を備えるイメージング素子と、
を備えるイメージングシステム。
【請求項５５】
イメージング素子の画素セルの動作方法であって、
ストレージノードで光発生電荷を蓄積するステップと、
前記蓄積した光発生電荷から、画素出力信号を生成するステップと、
前記蓄積動作及び前記生成動作のうちの、少なくとも１つを行うため、少なくとも1つのポンプ回路により生成される、少なくとも1つのポンプ電圧を用いるステップと、
を含む方法。
【請求項５６】
前記少なくとも1つのポンプ回路が、周辺電圧により供給される、請求項55に記載の画素セルの動作方法。
【請求項５７】
前記周辺電圧が、安定化電圧を生成するように規定され、前記安定化電圧が、前記供給電圧より小さく、接地電位より大きい、請求項56に記載の画素セルの動作方法。
【請求項５８】
前記少なくとも1つのポンプ回路が、チャージポンプを備え、前記チャージポンプが、新たな供給電圧を生成し、前記新たな供給電圧が、前記蓄積動作及び前記生成動作のうちの、少なくとも１つに電圧を供給する、請求項56に記載の画素セルの動作方法。
【請求項５９】
前記新たな供給電圧が、前記周辺電圧より高い、請求項58に記載の画素セルの動作方法。
【請求項６０】
前記新たな供給電圧が、前記周辺電圧より低い電圧に規定される、請求項58に記載の画素セルの動作方法。
【請求項６１】
前記新たな供給電圧が、接地基準電圧より低い負である、請求項58に記載の画素セルの動作方法。
【請求項６２】
前記少なくとも1つのポンプ回路が、負の基板ポンプを備え、前記負の基板ポンプが、新たな供給電圧を生成し、前記新たな供給電圧が、前記蓄積動作及び前記生成動作のうちの、少なくとも１つに電圧を供給する、請求項56に記載の画素セルの動作方法。
【請求項６３】
前記少なくとも1つのポンプ回路が、正の基板ポンプを備え、前記正の基板ポンプが、新たな供給電圧を生成し、前記新たな供給電圧が、前記蓄積動作及び前記生成動作のうちの、少なくとも１つに電圧を供給する、請求項56に記載の画素セルの動作方法。
【請求項６４】
前記少なくとも1つのポンプ回路が、負のゲートポンプを備え、前記負のゲートポンプが、新たな供給電圧を生成し、前記新たな供給電圧が、前記蓄積動作及び前記生成動作のうちの、少なくとも１つに電圧を供給する、請求項56に記載の画素セルの動作方法。
【請求項６５】
前記少なくとも1つのポンプ回路が、正のゲートポンプを備え、前記正のゲートポンプが、新たな供給電圧を生成し、前記新たな供給電圧が、前記蓄積動作及び前記生成動作のうちの、少なくとも１つに電圧を供給する、請求項56に記載の画素セルの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像セルのアレイを備えるCMOSイメージャ、及び、セルを動作する駆動信号に関する。特に、CMOSイメージャにおける様々なポンプ回路の利用に関する。
【背景技術】
【０００２】
CMOSイメージャは、低コストのイメージ素子である。結合処理回路と共にイメージアレイの、より高水準の集積化を可能とする完全相補型CMOSセンサ技法は、例えばカメラ、スキャナ、マシン・ビジョンシステム、乗物ナビゲーションシステム、テレビ電話、コンピュータ入力機器、自動焦点システム、天体観測、移動検出システム、画像安定化システム及びハイビジョンテレビのデータ圧縮システムなどの、多くのデジタルアプリケーションに有益であろう。
【０００３】
CMOSイメージャは、低電圧動作及び低消費電力である。CMOSイメージャは、集積化したオンチップ・エレクトロニクス(制御ロジック及び制御タイミング、イメージ処理、A/D変換などの信号調整)と両立できる。CMOSイメージャは、イメージデータにランダムアクセスすることを許容している。また、例えば標準CMOSプロセス技法を使用できることから、CMOSイメージャは、一般のCCDと比べて低い製造コストとなる。更に、一度に1つの行の画素だけが読み出しの間に能動となる必要があることと、イメージ取得の間に画素から画素への電荷転送(及び、結合スイッチング)が全くないことから、CMOSイメージャは低消費電力化を達成できる。システム規模の縮小及びコストの低減を達成することと同様に、デジタル部(アナログ信号処理に対する)で多くの信号調整機能を実行するその潜在力の故に、電子技術のオンチップ集積化は、特に有益である。
【０００４】
CMOSイメージャ回路は、画素セルの焦点面アレイを備える。画素セルの各セルは、基板の下層部分に光発生電荷を蓄積するため、その基板に積層するフォトゲート或いはフォトダイオードのいずれかを備えている。読み出し回路は、各画素セルに接続されており、基板に形成された少なくとも1つの出力電界効果トランジスタと、センシングノードを有するフォトゲート或いはフォトダイオードに隣接した、基板に形成された電荷転送部とを備えている。通常、フローティング・ディヒュージョンノードは、出力トランジスタのゲートに接続される。CMOSイメージャは、基板の下層部分からフローティング・ディヒュージョンノードに電荷を転送するトランジスタのような、少なくとも1つの電子素子を、或いは電荷転送に先立って所定の電荷レベルにノードをリセットする素子(通常、トランジスタ)を備えることができる。
【０００５】
CMOSイメージャにおいて、画素セルの能動素子は次の必要な機能を実行する。 (1)光子から電荷への変換。(2)イメージ電荷の蓄積。(3)電荷増幅を伴うフローティング・ディヒュージョンノードへの電荷の転送。(4)フローティング・ディヒュージョンノードへの電荷の転送前にフローティング・ディヒュージョンノードを既知の状態にリセット。(5)読み出しのための画素の選択。(6)画素電荷を表す信号の出力と増幅。光電荷は、初期電荷の蓄積領域からフローティング・ディヒュージョンノードまで移動するときに、増幅することができる。フローティング・ディヒュージョンノードで、電荷は、通常、ソースフォロワ出力トランジスタにより画素出力電圧に変換される。CMOSイメージャ画素の感光素子は、通常、空乏化したp-n接合フォトダイオード、又は、フォトゲート下方の電界を誘発する空乏領域のどちらかである。フォトダイオードについては、読み出し時にフォトダイオードを完全に空乏化することにより残像を除去できる。
【０００６】
上述した種類のCMOSイメージャは、例えば、米国特許番号5,708,263号及び米国特許番号5,471,515号と同様に、Nixon他による“256x256 CMOS Active Pixel Sensor Camera-on-a-chip,”IEEE Journal of Solid-State Circus,Vol.31(12) pp.2046-2050,1996；Mendis他による“CMOS Active Pixel Image Sensors,”IEEE Transactions on Electron Devices,Vol.41(3)pp.452-453,1994が一般によく論じられており、これら内容は本明細書の内容に取り込まれる。
【０００７】
CMOSイメージャは、光発生電荷としては初期のアキュムレータであるフォトゲートの代わりに、フォトダイオード或いは他のイメージ電荷変換素子を備えることができることは理解されるべきである。
【０００８】
図１は、画素アレイ200を有するCMOSイメージャのブロック図を示す。図2Aは、画素アレイ200の2×2部分を示している。画素アレイ200(図1)は、所定数の列及び行で構成された複数の画素を備える。画素アレイ200の各行の画素は、行選択線（例えば線86（図2に示す））によって、同時に全てオンされる。各列の画素信号出力Voutは、列選択線（例えばVout線42（図2に示す））で選択的にクロックされる。複数の行線及び列線は、画素アレイ200全体に設けられている。行線は、選択的に行アドレスデコーダ220に応答して行ドライバ210によって能動となり、列選択線は、列アドレスデコーダ270に応じて列ドライバ260により選択的に能動となる。従って、行及び列アドレスは各画素に設けられている。画素読み出しのための適切な行及び列線を選択するため、アドレスデコーダ220、270を制御する制御回路250によってCMOSイメージャを動作させ、行及び列ドライバ回路210、260は、選択された行線及び列線の駆動トランジスタに駆動電圧を供給する。
【０００９】
CMOSイメージャの電荷収集の動作は従来から知られており、Mendis 他による“Progress in CMOS Active Pixel Image Sensors,” SPIE Vol. 2172, pp. 19-29, 1994、 Mendis 他による “CMOS Active Pixel Inage Sensors for Highly Integrated Imaging Systems, ” IEEE Journal of Solid State Circuits, Vol. 32(2), 1997、及びEric R, Fossumによる “CMOS Image Sensors: Electronic Camera on a Chip,” IEDM Vol. 95 ページ 17-25 (1995) など、他の刊行物と同様に、様々な刊行物に記述されている。これらの文献の内容は、本明細書の内容に取り込まれる。
【００１０】
CMOSイメージャのVccチャージポンプの利用及び動作は、米国特許番号6,140,630号に説明されており、その米国特許出願の全体の内容は、本明細書の内容に取り込まれる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来技術のCMOSイメージャは、短所が無いわけではない。例えば、これらのCMOSイメージャは転送ゲートでの電流漏れを生じうる。一層、CMOSイメージャアレイの動作電圧は、周辺供給電圧、正及び／又は負のポンプ、及び基板ポンプとは異なったものとできるため、画素電圧ポンプを含む様々なポンプ回路を設けることが望ましいであろう。
【課題を解決するための手段】
【００１２】
従来技術の欠点は、1つ以上のポンプ回路で、1以上のリセットゲート、転送ゲート（用いられるならば）及び行選択ゲートを駆動することにより克服される。電圧ポンプは、リセット、転送(用いられるならば)及び行選択トランジスタのゲート動作を向上させるため、供給電圧Vddより高い電圧を生じさせる。電圧ポンプの出力で、1つ以上のリセットゲート、転送ゲート及び行選択ゲートを過電圧駆動することによって、これらトランジスタの電気的特性における画素毎の個体差を回避することもできる。更に、フォトゲートをイメージ電荷の取得に用いるならば、フォトゲートも電圧ポンプからの出力電圧により過電圧駆動できる。上述は電圧ポンプが有益となるゲートの例であるが、限定すべきではない。
【００１３】
更に、リセットゲート、行選択ゲート、或いは転送ゲート(用いるならば)のようなCMOSイメージャゲートに負のポンプを取り込むことは、これらゲートの電流オフIoff性能を向上させ、CMOSイメージャの全イメージ性能も同様に向上させる。負のポンプの取込みは、ゲート長をシュリンクすることも許容し、イメージャ性能を犠牲にすることなく、より多くのダイ／ウエハを確保できる。上述は、負のポンプが有益となるゲートの例であるが、限定すべきではない。
【００１４】
更に、イメージャアレイの画素が基板によって連結している場合の、基板ポンプについても説明する。
【００１５】
本発明の上述及び他の利点と特徴は、添付図面を参照して以下の詳細な説明から、より明確に理解できる。
【発明を実施するための最良の形態】
【００１６】
本発明を、以下、図を参照して説明する。図2Aを参照すると、図2Aは、本発明により構成された能動画素アレイの一部を示しており、それぞれのチャージポンプ300、301及び302は、リセットトランジスタ、転送ゲートトランジスタ及び行選択トランジスタである、31、29及び38に、ゲート電圧を供給するように用いられる。図3に示すように、リセットトランジスタ31は、n+領域30及びn+領域34により構成され、RST信号32により制御される。転送トランジスタ29は、n+領域26とn+領域30により構成され、TX信号28により制御される。図2Aでは、チャージポンプ303は、電荷転送のためにフォトゲート24にゲート電圧を供給することを示している。チャージポンプ304は、N+接合部にポンプ電圧を供給することを示している。この場合、N+接合部は、Vdd電圧源接合部である。この図は簡素化のために2×2画素アレイを示している。本発明が如何なる規模のMxN複数画素アレイにも実施できることは理解されるべきである。
【００１７】
図2Aの画素アレイの動作を、以下に説明する。行画素の光検出部14は、行選択トランジスタ38により列線42と結合している。線86を介して行デコーダにより選択された光検出部は、フローティング・ディフュージョンノード30により供給された、ソースフォロワトランジスタ36のゲートでの電圧に依存する電流を生じさせる。図示のように、トランジスタ36のゲートは、列線42の電圧の故に、負荷トランジスタ39（図2Aに図示せず）により電流を制御する。
【００１８】
信号ROW SELECTは、行選択トランジスタ38をオンする。線86の行選択信号により制御される電圧は、チャージポンプ302の出力電圧である。行選択線86は、行選択トランジスタ38を過電圧駆動するためにチャージポンプ302に接続され、即ち、トランジスタ38のゲート電圧は供給電圧Vddより高い。Vddシステムでは、チャージポンプ302は、Vpump>Vddとなる電圧を、行選択トランジスタ38のゲートに供給する。リセットゲートにチャージポンプが無い場合には、リセットゲートRSTは、リセットトランジスタ31をオンすると、フローティング・ディフュージョンノードをVdd−Vthのポテンシャルにリセットさせる。ここに、Vthはリセットトランジスタ31の閾値電圧である。トランジスタ31への能動ゲート32aは、チャージポンプ電圧300により供給され、リセットトランジスタ31のゲートをVpump > Vddの電圧で過電圧駆動することで、Vddでのノード30において、より高いフローティング・ディフュージョン電圧リセット値に達する。リセットトランジスタ31のVth変化を低減させるべく、フローティング・ディフュージョンノード30をリセットして、ノード30で有効な、より高いリセット電圧を有することにより、画素出力信号及び閾値電圧変化にとって、より広いダイナミック・レスポンスレンジが利用可能となる。
【００１９】
また、フォトゲート24はチャージポンプ303から供給され、イメージ信号として収集可能な電荷の全てが収集域外に転送されるまで、フォトゲート下方のCMOSイメージャ基板に蓄積されることを確実にする。
【００２０】
図2Aの回路は、転送ゲート28a及び結合転送トランジスタ29の使用を示している。CMOSイメージャセルが転送トランジスタを使用するならば、転送ゲート28a電圧は、転送信号TXに応じてチャージポンプ301から供給され、再度、その電圧レベルにおいて転送トランジスタを過電圧駆動することを確実なものとし、通常生じるVth電圧降下を排除する。転送ゲートのチャージポンプは、フォトセンサとフローティング・ディフュージョンとの間で、電荷転送を向上させることができる。画素電荷を取得、転送及び出力する図2Aの回路のその動作は、以前の説明のものとは異なる。
【００２１】
チャージポンプ電圧300及び301は、供給電圧Vddより高い電圧で、リセットゲート32a及び転送ゲート28aに電圧を供給する。そのポンプ電圧は、転送及びリセットトランジスタの性能を高める。画素アレイの様々なトランジスタを“オン”するため、トランジスタへのゲート電圧は、Vpump＞Vddとなるように、ソース或いはドレイン電圧（トランジスタの種類に依存）を超えねばならない。しかしながら、閾値電圧(Vth)は、製造バラツキにより画素アレイの各トランジスタで異なる電圧となりうる。結果として、供給電圧源の電圧を用いながらトランジスタのゲートに制御信号を供給して、画素アレイの全てのトランジスタを“オン”又は“オフ”すると、“オン”した幾つかのトランジスタは、他のトランジスタよりも、より“オン”となり、画素出力線42に転送される画素電荷をバラツキを持って転送及び／又は増幅される。同様に、“オフ”した幾つかのトランジスタは、電流漏れを生じる他のトランジスタよりも、より“オフ”となる。このことは、光検出部の回路14により収集した電荷を表す信号の、不適当な出力として表れる。
【００２２】
チャージポンプ300、301及び302は、必要に応じてオン又はオフを確実にする電圧でゲートを過電圧駆動することにより、製造バラツキにも関わらず、トランジスタのオン／オフ閾値電圧(Vth)バラツキを克服するのを助ける。チャージポンプ303は、フォトゲート下方の収集領域において、最大限に電荷収集することを確実にする。
【００２３】
CMOS画素アレイ全体のための、複数のチャージポンプ300、301、302、303及び304が図2Aに示されているが、複数の制御出力電圧を有する単一のチャージポンプが、CMOSイメージャ全体及び結合論理回路に使用できることは理解されるべきである。また、個々のチャージポンプを、CMOSイメージャ回路の異なる部分に、及び結合論理回路に使用することもできる。また、チャージポンプ300、301、302、303、304は、リセットゲート、転送ゲート、行選択ゲート、フォトゲート及びVdd電圧源についての供給電圧を示しているが、チャージポンプ不使用の従来のCMOSイメージャよりも有益となるように、1つ以上のこれらゲートに、チャージポンプを使用できることは理解されるべきである。本発明は、本明細書に記載の実施例に限定されない。より複合の5T、6T、7T CMOSイメージャが、グローバルシャッタ、高ダイナミックレンジ及びデュアル変換利得アプリケーション(dual conversion gain applications)をサポートすることも想定される。ポンプしたゲート又は拡散部は、十分にこれらのアプリケーションにおいても有益である。即ち、共通のチャージポンプ源は、Vpump>Vddである限り、ハイレベル電圧を、ポンプされるクロックゲート（例えば、リセット、行選択、トランジスタ、フォトゲート及びVdd電圧源）の全てに供給するよう用いることができる。
【００２４】
チャージポンプの特定の構造は本発明にて重要ではなく、多くの周囲回路を使用できる。チャージポンプ300、301、302及び303の代表的な出力電圧は、3.3VのVdd電圧源として、それぞれ4.0 V、4.0 V及び4.0Vであり、これらのトランジスタの各々のVthが0.7V未満であると仮定している。Vpump ≧Vdd + Vthであることは有利となるが、要求或いは限定されない。正のクロックパルスによってオンされるときのフォトゲートポンプは、ポンプ電圧をVpump>Vddのようにすることができる。フォトゲートに供給されたクロック電圧が、ローレベル、即ち、オフレベル電圧とされるとき、ゲートが負の電圧となるように、オフレベルを低くポンプすることができる。CMOSイメージャの、他の全てのゲートに、トランジスタをオフにするように負のポンプ電圧を供給させることは有益である。負の電圧は、基準接地(0V)より低い限り、如何なる値でもよい。個々のトランジスタのVthと同様に、Vdd及び／又はVss電圧源に依存して、チャージポンプ300、301、302、303及び304の出力電圧を、個別に変えることができることは理解されるべきである。フォトゲートに電荷を収集するために、チャージポンプ303は出力電圧Vpgpを供給するように構成される。そこでは、Vpgpは入力電圧Vddより高い電圧である。
【００２５】
図2Bは、CMOSイメージャの如何なるゲートにも供給される、一般化した信号を示す。 図2Cは、如何なるゲートにも供給される、繰返しクロック電圧を示す。ハイレベル電圧205は、Vddより高くポンプされる（Vpump＞Vdd）。その供給されたクロック電圧を、ローレベル、即ち、接地(0V)以下であるポンプ電圧となるオフレベル電圧215にする。
【００２６】
上述は、図2Aに示す2×2画素の例における回路について説明した。付加ポンプ回路は、ディフュージョンノード34に、及びディフュージョンノード34と通じるフローティング・ディフュージョンノード30に、電圧Vaa-pixを供給することが好ましい。これにより、CMOSイメージャ動作電圧を周辺供給電圧と異ならせることができるようになる。ポンプ回路は、外部電源Vddにより供給されるVaa-pixチャージポンプを備えている。ポンプ回路は、ブートされた新たな供給電圧を出力する。次に、新たなブートVaa-pix電圧源は、全ての画素を供給するように用いられる。これは、CMOSイメージャアレイが周辺電圧と異なる電圧で動作することを可能としている。
【００２７】
上述のように、電圧Vaa-pixは、Vdd から、Vaa-pix＞Vddとなるようなポンプ回路を用いて生成される。本発明は、供給電圧源Vddより低い安定化電源を用いて、Vpump＜Vddとなる状況もまた含まれる。別の実施例において、図2Bに示すように、Vddを、高いレベル電圧とすることができる。その高いレベル電圧から、低いレベル電圧となる安定化電圧Vregを作ることができる。その例では、Vddをイメージャアレイに供給でき、0＜Vreg＜VddとなるVregを周辺素子に供給できる。
【００２８】
図2Dは、5つの個々の内部ポンプへの入力源となる、外部Vdd電圧源115の実施例である。 5つの個々の内部ポンプは、Vaa-pixポンプ120、フォトゲートポンプ125、行選択ポンプ130、転送ゲートポンプ135及びリセットポンプ140である。これらは、独立にVpump>VddとなるVpumpを供給するようにポンプでき、及び／又は、それらはイメージャアレイ110のアレイトランジスタのゲート及び拡散部を駆動するクロック電圧を示す様々な箇所に、負のオフレベル電圧を供給することができる。安定化電源145は、周辺回路1(150)などの、周辺のイメージャ回路に安定化電圧を供給していることも示している。例えば、外部電圧源が3.3Vであれば、アレイポンプを示す前記5つは、Vpump＞Vddのような、イメージャアレイへのクロック電圧を生成することができる。例として、アレイトランジスタのVthが0.7Vであれば、アレイゲートへの妥当なVpumpのハイレベル電圧が4.0Vとなる。ポンプ回路は、アレイ回路に供給する電圧クロック信号のオフレベル電圧を制御する負のポンプを備えることもできる。この実施例では、電力を節約するため、安定化電源は、イメージャ周辺の回路をサポートするためにVreg<Vddで供給される。この実施例では、Vregは妥当な、2.5Vから1.2Vの範囲である。例えば、この実施例における周辺回路1(150)は、デジタル回路とでき、周辺回路2(155)は、アナログ回路とできる。この例において、イメージャアレイ110は、“高いレベル”即ち、アレイ回路の“オン”電圧のための供給電圧より高い、或いは等しい電圧で供給される。周辺回路150、155は、供給電圧より低い、或いは等しい電圧で供給される。
【００２９】
図2Eでは、外部電圧源を2.5Vの、より低い電圧とできる。この場合、周辺回路2(155)のアナログ回路への供給電圧を増大させるためには、周辺回路ポンプ160を有することが有利となる。周辺回路1のデジタル回路に供給するVregは、Vreg<Vdd(1.2、1.5、1.8、2.0、2.2V)となる、より低い安定化電圧とすることも可能である。 
【００３０】
図2Fは、正のハイレベル電圧ポンプ190、負のローレベル電圧ゲートポンプ195及び負の基板ポンプ197に供給される外部Vdd電圧源115の例である。負の基板ポンプ197は、pウェル及びp型基板199に電圧を供給する。正のハイレベル電圧ポンプ190及び負のローレベル電圧ポンプ195は、各々、リセットドライバ165、行選択ドライバ175、転送ゲートドライバ180、フォトゲートドライバ185及びVaa-pixドライバ170に供給し、各々は、イメージャアレイ110に結合している。この例では、正のハイレベル電圧ポンプ190は、周辺回路2（155）にも電圧を供給する。周辺回路1（150）は、外部Vdd電圧源115によって、直接、供給されている。
【００３１】
CMOSイメージャの有利な動作を、フォー・トランジスタ(4T)CMOSイメージャを用いて説明する。実際のCMOSイメージャは、トランジスタを４つより少なく、又は多く含ませることはできる。4T CMOSイメージャの説明は、本発明を4Tの実施例に制限するものではない。CMOSイメージャが4つより多くのトランジスタを必要とするならば、それら幾つかの付加トランジスタは、それら自身がポンプ回路を有することにより、向上した性能を示すであろう。
【００３２】
図3は、画素がn-チャンネル(n-ch)素子を用いて構成されている、図2Aに示した本発明の4T画素例の構成図である。図2Aにおける同様なコンポーネントは、同一表示である。N+型領域34は、Vaa-pixチャージポンプ100により能動的に駆動され、Vdd 105から電圧 (電荷)の供給を得る。Vaa-pixチャージポンプは、CMOSイメージャがより高い電圧で動作することを許容し、従って、より良いイメージ性能が得られる。Vaa-pixチャージポンプは、より低い周辺電圧を可能として、周辺性能を向上させるために、より短いトランジスタ長で結合することができる。また、N+型領域30（フローティング・ディフュージョンノード）は、リセットトランジスタ31によってN+ディフュージョンノード34と通じるVaa-pixチャージポンプ100により供給される。フォトダイオード(PD)26は、n型ディフュージョン領域である。n-ch素子は、pウェル内にある。負の基板ポンプが設けられるのであれば、基板接点20は接地(0V)、或いは負の電圧とできる。本発明は、n-chトランジスタを備えるイメージャアレイにも適用される。
【００３３】
図4は、n-ch素子を用いて構成された本発明の3T画素例の構成図である。3T実装では、用いる転送トランジスタが全く無いことを除いて、図4の3Tトランジスタ画素は、図3の4T画素と同様である。2T、3T、4T、5T、即ち如何なる種類の、如何なるCMOSイメージャにとっても、図4は、Vaa-pixチャージポンプにとって適切である。PD405はn型拡散領域であり、RST信号410は、PD405及び拡散領域415で構成されたリセットトランジスタを制御する。拡散領域415はn+拡散領域である。N+拡散領域420は、Vdd 430から電圧 (電荷) の供給を得る、Vaa_pixチャージポンプ425により、能動的に駆動される。n-ch素子はpウェル内にある。本発明は、p-chトランジスタを備えるイメージャアレイにも適用される。
【００３４】
図5は、負の基板ポンプを用いた3T画素例の構成図である。画素は、n-ch素子を用いて構成される。PD505は拡散n型である。拡散領域515は、拡散型n+である。基板ポンプ接点526の下方の拡散領域520は、p+である。また、負のVsubstrateポンプ525は、接地530及び外部電源Vddと接続されている。リセット信号(RST)510は、n型拡散領域505及びVaa-pixを供給するn+拡散領域515で構成されたリセットトランジスタを制御する。n-ch素子はpウェル内にある。アレイ全体における全てのpウェルは連結しており、負の基板ポンプに接続されているpウェルは、アレイ全体における全てのpウェルと接続されている。本発明はp-chトランジスタを備えるイメージャアレイにも適用される。
【００３５】
別の実施例では、負のゲートポンプは、リセットゲート及び転送ゲートのようなゲートに供給される、負の電圧を供給する。特に、図6Aは、本発明の4T画素の構成図を示し、画素はn-ch素子を用いて構成される。転送トランジスタ29及びリセットトランジスタ31のゲート(28a、32a)は、それぞれ負のゲートポンプ650によって、転送電圧ドライバ655及びリセット電圧ドライバ660により駆動される。負のゲートポンプ650は、Vdd 105から電圧を供給される。転送ゲート及びリセットゲートの双方は、負の、ポンプされたオフレベル電圧であることが理解されるが、その例においては、個々のクロックである。この実施例では、負のゲートポンプは、n-ch素子のゲート“オフ”を充分に駆動させるよう動作する。負のゲートポンプは、CMOSイメージャの行選択ゲートに、又は、如何なるゲートにも供給することができ、以下に説明する実施例に限定されない。CMOSイメージャで使用される代表的なゲートは、リセット素子、転送素子、グローバルシャッタ素子、記憶素子、高ダイナミックレンジ素子及び横型オーバーフロードレイン素子を備えているが、限定されない。図6Bは、リセットゲート及び転送ゲートのためのタイミング図例である。各場合において、それらゲートは負のポンプ電圧で供給されている。
【００３６】
本発明は、外部源から入力信号を受け取る、如何なる集積回路にも利用できる。図7は、図1〜6Bと関連して、上述で開示した本発明の実施例のいずれかによって構成されたCMOSイメージャを備える処理回路を利用することができる、処理システム600を示す。処理システム600は、ローカルバス604と結合された1つ以上のプロセッサ601を備えている。メモリコントローラ602及び第1のバスブリッジ603は、ローカルバス604にも結合されている。処理システム600は、複数のメモリコントローラ602、及び/又は、複数のバスブリッジ603を備えることもできる。メモリコントローラ602及び第1のバスブリッジ603は、単一素子606のように、統合することもできる。
【００３７】
メモリコントローラ602は、1つ以上のメモリバス607とも結合されている。各メモリバスは、本発明を用いた少なくとも1つの画素631を備える608などの回路を許容する。例えばCMOSイメージャなどのイメージ素子は、本発明に従ってメモリカード或いはメモリモジュール及びCPUと統合することもできる。メモリモジュールの例は、シングル・インライン・メモリ・モジュール(SIMM)及びデュアル・インライン・メモリモジュール(DIMM)も含まれる。イメージ素子608は、1つ以上の付加素子609(図示せず)を備えることができる。例えば、SIMM 又はDIMMでは、付加素子609は、シリアル・プリセンス・ディテクト(SPD)メモリのような、構成メモリとできる。メモリコントローラ602は、キャッシュメモリ605とも結合できる。キャッシュメモリ605は、処理システムにおいて、唯一のキャッシュメモリとすることもできる。或いはまた、例えばプロセッサ601などの他の素子は、キャッシュメモリを備えることもでき、キャッシュメモリは、キャッシュメモリ605でキャッシュ階層を構成できる。処理システム600がバスマスターであるか、又は処理システム600が、ダイレクトメモリアクセス(DMA)をサポートする周辺素子或いはコントローラを備えているのであれば、メモリコントローラ602は、キャッシュ・コヒーレンシ・プロトコルを実施できる。メモリコントローラ602が複数のメモリバス607と結合されていれば、各メモリバス607を並列に動作でき、或いは異なるアドレス範囲を異なるメモリバス607にマップすることもできる。
【００３８】
第1のバスブリッジ603は、少なくとも1つの周辺バス610と結合される。周辺機器又は拡張バスブリッジなどの様々な機器を、周辺バス610と結合できる。これらの機器はストレージコントローラ611、種々のI／O機器614、第2のバスブリッジ615、マルチメディアプロセッサ618及びレガシー機器インタフェース620を備えることができる。第1のバスブリッジ603は、1つ以上の専用ポート622と結合することもできる。例えば、パーソナルコンピュータでは、専用ポートをアクセラレイテッド・グラフィックス・ポート(AGP)とすることができ、高性能ビデオカードを処理システム600に結合するように用いることができる。
【００３９】
ストレージコントローラ611は、1つ以上の記憶機器613を、記憶バス612を介して、周辺バス610に結合することができる。例えば、ストレージコントローラ611をSCSIコントローラとすることができ、記憶機器613をSCSIディスクとすることができる。I／O機器614は、如何なる種類の周辺機器とすることもできる。例えば、I／O機器614は、イーサネット（登録商標）カードなどのローカル・エリア・ネットワーク・インタフェースとすることができる。第2のバスブリッジは、別のバスを介して付加機器を処理システムにインターフェースするよう用いることができる。例えば、第2のバスブリッジ616は、処理システム600とUSBバス機器617を結合するよう用いられるユニバーサルシリアルポート(USB)コントローラとすることができる。マルチメディアプロセッサ618は、サウンドカード、ビデオキャプチャカード、即ち、如何なる種類のメディアインターフェースとすることもでき、スピーカー619のような、ある付加機器と結合することもできる。レガシー機器インタフェース620は、例えば、より古いスタイルのキーボード及びマウスなどのレガシー機器を処理システム600に結合するよう用いられる。本発明のポンプ回路を備えることができる画素631の他に、図7のマルチメディアプロセッサ681が、CPU601を備えて、本発明のイメージング素子を利用することもできる。
【００４０】
図7に示す処理システム600は、本発明を使用できる、処理システムの単なる例である。 図7は、パーソナルコンピュータ又はワークステーションのような汎用コンピュータに特に好適な処理構造について示したが、様々なアプリケーションでの利用において、より好適となるように処理システム600を構成するよう周知の変更ができることは理解されるべきである。例えば、処理を必要とする多くの電子機器は、イメージング素子608及び／又はメモリバッファ素子604に結合したCPU601を中心に、簡単な構造を用いて実施できる。これらの電子装置には、オーディオ／ビデオプロセッサ及びレコーダ、ゲーミングコンソール、デジタル・テレビセット、有線又は無線電話、及び／又は、ナビゲーション機器(全地球側位システム(GPS)、及び/又は、慣性航法に基づくシステムを含む)、及び、デジタルカメラ及び／又はレコーダを含むが、これらに限定されない。例えば、その変更は、不要なコンポーネントの排除、専用素子又は回路の付加、及び/又は、複数の素子の統合も含まれる。
【００４１】
別の実施例では、負のポンプは、リセットゲート及び転送ゲートなどのゲートに供給される、負の電圧を供給する。この実施例では、負のポンプは、n-ch素子で充分にゲート“オフ”駆動させるように動作する。
【００４２】
別の実施例では、正のポンプは、リセット及び転送ゲートなどのゲートに供給される正の電圧を供給する。この実施例では、正のポンプは、p-ch素子で充分にゲート“オフ”駆動させるように動作する。
【００４３】
特定の例の実施例を参照して本発明を説明し、図示したが、本発明の趣旨及び範囲から逸脱することなく、多くの変更及び置換することができることは理解されるべきである。従って、本発明は、以上の説明によって制限するものと考えるべきではなく、特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【００４４】
【図１】CMOS能動画素センサチップのブロック図である。
【図２Ａ】本発明の1つの実施例による2×2画素レイアウトを示す代表的な画素レイアウト図である。
【図２Ｂ】CMOSイメージャの如何なるゲートにも供給する一般化した信号を示す図である。
【図２Ｃ】CMOSイメージャの如何なるゲートにも供給する繰返しクロック電圧を示す図である。
【図２Ｄ】5つの個々の内部ポンプへの入力源である、外部Vdd電圧源の実施例である。
【図２Ｅ】5つの個々の内部ポンプへの入力減である、より低い電圧での外部Vdd電圧源の実施例である。
【図２Ｆ】正のハイレベル電圧ポンプ及び負のローレベル電圧ポンプに供給する外部Vdd電圧源の例である。
【図３】本発明によるVaa-pixチャージポンプを用いた、図2のフォー・トランジスタ(4T)画素の構成図である。
【図４】本発明によるVaa-pixチャージポンプを用いた、3T画素の構成図である。
【図５】本発明による負の基板ポンプを用いた、3T画素の構成図である。
【図６Ａ】本発明による負のゲートポンプを用いた、4T画素の構成図である。
【図６Ｂ】リセットゲート及び転送ゲートのためのタイミング図例である。
【図７】本発明の実施例のいずれかによって構成されたCMOSイメージャを備える処理システムである。
【図１】
2006527973.tif 000003
【図２Ａ】
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2006527973.tif 000005
【図２Ｃ】
2006527973.tif 000006
【図２Ｄ】
2006527973.tif 000007
【図２Ｅ】
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【図２Ｆ】
2006527973.tif 000009
【図３】
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【図４】
2006527973.tif 000011
【図５】
2006527973.tif 000012
【図６Ａ】
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【図６Ｂ】
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【図７】
2006527973.tif 000015
【国際調査報告】
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2006527973.tif 000017
2006527973.tif 000018
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