(57)【要約】薄い共形のマルチ層バリア構造を含むメタライゼーションシステムを有する半導体コンポーネント（１０）およびこの半導体コンポーネント（１０）を製造する方法である。下にある階層の相互接続構造上に絶縁材料（３０）（３４）を形成する。この絶縁材料（３０）（３４）上にハードマスク（３６）を形成し、このハードマスク（３６）を貫通して絶縁層（３０）（３４）中に開口部（５０）（５２）（５４）をエッチングする。この開口部（５０）（５２）（５４）を、原子層たい積を使用して薄い共形のマルチ層バリア（６０）でその内側を覆う。このマルチ層バリアで内側が覆われた開口部を導電材料（６６）で充てんする。この導電材料（６６）はプレーナ化される。
2006520106.tif 000002
【特許請求の範囲】
【請求項１】
主表面（１６）を有する半導体基板（１２）を提供するステップと、
前記主表面（１６）上に相互接続層を提供するステップと、
前記相互接続層上に絶縁材料（３０）（３４）を形成するステップと、
前記絶縁材料（３０）（３４）中に、サイドウォール（５５）（５６）（５７）を備える開口部（５０）（５２）（５４）を形成するステップと、
内側がバリアで覆われた開口部を形成すべく、前記開口部（５０）（５２）（５４）中に、導電材料からなる第１層（６２）およびこの第１層（６２）上に配置される第２層（６４）を含むマルチ層バリア（６０）を形成するステップと、
前記内側がバリアで覆われた開口部を導電材料（６６）で充てんするステップと、
を含む、半導体コンポーネント（１０）を製造する方法。
【請求項２】
前記マルチ層バリア（６０）を形成するステップは、
原子層たい積を使用して、前記開口部中の導電材料からなる第１層（６２）を形成するステップを含んでおり、
前記導電材料からなる第１層（６２）は、約５Åから約６０Åの範囲の厚みを有する、請求項１記載の方法。
【請求項３】
前記導電材料からなる第１層（６２）を形成するステップは、ＰＤＥＡＴ（pentakis (diethylamido) tantalum）、ＴＢＴＤＥＴ（t-butylimino tris (diethylamino) tantalum）、ＥＩＴＤＥＴ−ｃ（ethylimino tris (diethylamino) tantalum）、ＰＥＭＡＴ（pentakis (ethylmethylamido) tantalum）、ＴＤＭＡＴ（tridimethylamine titanate）、ＴＤＥＡＴ（tetrakis(diethlyamino) titanium）、（トリメチルビニルシリル）ヘキサフルオロアセチルアセトナト銅Ｉ（(trimethylvinylsilyl) hexafluoroacetylacetonato copper I）、およびタングステンヘキサカーボン・モノオキサイド（W (CO)6）からなるプレカーサのグループのうちから選択された有機金属のプレカーサを使用するステップを含む、請求項２記載の方法。
【請求項４】
前記マルチ層バリア（６０）を形成するステップは、前記導電材料からなる第１層（６２）上に、原子層たい積を使用して前記導電材料の第２層（６４）を形成するステップをさらに含む、請求項２記載の方法。
【請求項５】
前記導電材料からなる第２層（６４）を形成するステップは、五塩化タンタル（TaCl5）またはタンタル五フッ化物（TaF5）のいずれかから得るステップを含む、請求項４記載の方法。
【請求項６】
下にある導電階層上に、主表面を有する絶縁材料（３０）（３４）と、この絶縁材料（３０）（３４）中へと延びる開口部（５０）（５２）（５４）とを有するダマシン構造を提供するステップと、
内側がバリアで覆われた開口部を形成すべく、前記開口部（５０）（５２）（５４）および前記主表面の一部の内側を、導電材料からなる第１層（６２）で覆うステップと、
前記第１層（６２）と第２層（６４）とでマルチ層バリアフィルム（６０）を形成すべく、前記導電材料からなる第１層（６２）を導電材料からなる第２層（６４）で覆うステップと、
前記マルチ層バリアフィルム（６０）上に金属（６６）をたい積するステップと、
を含む、半導体コンポーネント（１０）中のエレクトロマイグレーションを減少させる方法。
【請求項７】
前記開口部（５０）（５２）（５４）および前記主表面の一部の内側を覆うステップは、原子層たい積を使用して導電材料の第１層（６２）を形成するステップを含む、請求項６記載の方法。
【請求項８】
前記導電材料からなる第１層（６２）を形成するステップは、ＰＤＥＡＴ（pentakis (diethylamido) tantalum）、ＴＢＴＤＥＴ（t-butylimino tris (diethylamino) tantalum）、ＥＩＴＤＥＴ−ｃ（ethylimino tris (diethylamino) tantalum）、ＰＥＭＡＴ（pentakis (ethylmethylamido) tantalum）、ＴＤＭＡＴ（tridimethylamine titanate）、ＴＤＥＡＴ（tetrakis(diethlyamino) titanium）、（トリメチルビニルシリル）ヘキサフルオロアセチルアセトナト銅Ｉ（(trimethylvinylsilyl) hexafluoroacetylacetonato copper I）、およびタングステンヘキサカーボン・モノオキサイド（W (CO)6）からなるプレカーサのグループのうちから選択された有機金属のプレカーサを使用するステップを含む、請求項７記載の方法。
【請求項９】
主表面を有する絶縁材料（３０）（３４）と、この絶縁材料（３０）（３４）中へと延びる開口部（５０）（５２）（５４）とを有する、下にある導電階層上のダマシン構造と、
導電材料からなる第１層（６２）およびこの第１層（６２）上に配置される第２層（６４）を含む、前記開口部（５０）（５２）（５４）および前記主表面の一部の内側を覆うマルチ層バリア（６０）と、
前記開口部（５０）（５２）（５４）中の前記マルチ層バリア（６０）上に配置された導電材料（６６）と、を含む、
半導体コンポーネント（１０）。
【請求項１０】
前記マルチ層バリア（６０）は、
前記開口部（５０）（５２）（５４）および前記主表面の一部の内側を覆う、金属窒化物を含む導電材料からなる第１層（６２）と、
前記第１層（６２）上に配置される、超硬合金を含む導電材料からなる第２層（６４）と、を含み、
前記マルチ層バリア（６０）は、約５Åから約６５Åの範囲の厚みを有する、請求項９記載の半導体コンポーネント。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して、半導体コンポーネントにおいて使用するのに適するメタライゼーションシステム、より詳しくは、低抵抗のメタライゼーションシステムを有する半導体コンポーネントと、この半導体コンポーネントを製造する方法に関する。
【背景技術】
【０００２】
半導体コンポーネントの製造業者は、その速度を上げるように絶え間なく努めている。マイクロプロセッサのような半導体コンポーネントは１０億までのトランジスタまたはデバイスを含んでいるので、半導体コンポーネントを構築する半導体デバイスのゲート遅延を低減させることが速度を上げるための焦点となっていた。その結果、ゲート遅延は適切に減少し、現在その速度は主に、半導体デバイス同士や半導体デバイスと半導体コンポーネントの外にある素子を半導体デバイスに相互連結させるのに使用されるメタライゼーションシステムの伝播遅延によって制限されている。
メタライゼーションシステムは一般的に、絶縁材料によって互いから鉛直方向に分離されるとともに、金属で充てんされたビアまたは導電性プラグによって互いに電気的に接続された、複数の相互接続層（interconnect layers）で構成される。
それぞれの層は、金属配線、金属で充てんされたビア、および絶縁材料によって分離されたこれらの組み合わせを含んでいる。
メタライゼーションシステムの遅延について説明する性能指数は、その抵抗−容量（ＲＣ）遅延である。
このＲＣ遅延は、メタライゼーションシステムにおける異なる金属の層中の、およびこれらの層の間のメタル層および関連するキャパシタンスの抵抗に由来することがある。
より詳しくは、このＲＣ遅延は、以下の式によって導かれる。なお、以下の式において、ρは金属の相互接続層の抵抗率を、εは絶縁材料の誘電率を、ｌは金属の相互接続の長さを、ｔｍは金属の厚みを、ｔｏｘは絶縁材料の厚みを示す。
【０００３】
【数１】
2006520106.tif 000003
【０００４】
ＲＣ遅延は、メタライゼーションシステムの抵抗値および（または）キャパシタンスを減少させることにより縮小することができる。これらのパラメータを減少させるための一般に用いられている２つの技術は、シングルダマシンプロセスとデュアルダマシンプロセスである。
シングルダマシンプロセスでは、第１絶縁層中にトレンチおよび（または）ビアをエッチングし、その後金属で充てんする。第２絶縁層を第１絶縁層上に形成する。また、トレンチおよび（または）ビアを第２絶縁層中に形成する。
その後、第２絶縁層中のトレンチおよび（または）ビアを金属で充てんする。このトレンチおよび（または）ビアは、第１絶縁層中の選択されたビアまたはトレンチ中の金属と接続される。
デュアルダマシンプロセスでは、１つ以上の絶縁層を使用して２つのレベルのトレンチおよび（または）ビアを形成する。
その後、ビアの一部の金属がトレンチの一部の金属と接続されるように、単一のステップでこのトレンチおよび（または）ビアを金属で充てんする。
トレンチおよび（または）ビアを形成した後であって、これらを金属で充てんする前、トレンチおよび（または）ビアは一般的に、導電性の単一層バリアでその内側が覆われている。この単一層バリアは、トレンチおよび（または）ビアのサイドウォールを通じた銅の拡散を防止する。
メタライゼーションシステムの抵抗値の一部は、トレンチおよび（または）ビアを充てんしている金属と、単一層バリアとの組み合わせによって決定される。
銅の抵抗値はバリア層の抵抗値よりもずっと低いので、メタライゼーションシステムの抵抗値を低下させる技術の１つは、ＰＶＤ（Plasma Vapor Deposition）を使用して単一の層バリアをできる限り薄くすることであった。
この技術の欠点の１つは、単一の層バリアによりカバレッジ中のギャップが生じることである。この結果、下にある材料と銅が接続することとなる。その後、銅は下にある材料中へと拡散し、半導体コンポーネントの信頼性を低下させてしまう。
さらに、下にある銅層の上に単一の層バリアがないことは、エレクトロマイグレーション欠陥が生じる可能性を増加させる。
単一の層バリア中にギャップがあることの他の欠点は、たい積した銅のギャップによって露出した下にある層への付着性が乏しい傾向があり、この結果、半導体コンポーネントからメタライゼーションシステムが剥離することとなり、欠陥となってしまうことである。
さらに他の欠点は、単一層バリアは一般的に均一ではないため、トレンチおよび（または）ビアを充てんしている金属中にボイドまたは”キーホール”を発生させる可能性があることである。これによりメタライゼーションシステムの抵抗が増加してしまう。
【０００５】
したがって、均一の厚みのバリアを有し、ギャップを有しないメタライゼーションシステムを持つ半導体コンポーネントと、この半導体コンポーネントを製造する方法が必要とされている。
【発明の要約】
【０００６】
本発明は、マルチ層バリア構造を有する半導体コンポーネントと、この半導体コンポーネントを製造する方法を提供することによって、前述の要求を満たす。
ある態様によれば、本発明は、主表面およびこの主表面上の相互接続層を有する半導体基板を提供するステップを含んでいる。この相互接続層上に絶縁材料を形成し、この絶縁材料中に、開口部を形成する。内側がバリアで覆われた開口部を形成すべく、原子層たい積を使用して開口部中にマルチ層バリアを形成する。このマルチ層バリアで内側が覆われた開口部を、導電材料で充てんする。
【０００７】
他の態様によれば、本発明は、下にある金属階層上に、主表面を有する絶縁材料と、この絶縁材料中へと延びる開口部とを有するダマシン構造を形成するステップを含む。この開口部中にマルチ層バリアを形成し、このマルチ層バリア上に導電材料を形成する。
【０００８】
さらに他の態様によれば、本発明は、半導体コンポーネント中のエレクトロマイグレーションを減少する方法を含む。
下にある導電階層上に、主表面を有する絶縁材料と、この絶縁材料中へと延びる開口部とを有するダマシン構造を提供する。内側がバリアで覆われた開口部を形成すべく、開口部および導電材料からなる第１層の主表面の一部の内側をバリア材料で覆う。導電材料からなる第１層を導電材料からなる第２層で覆い、第１層と第２層とがマルチ層バリアフィルム（６０）を形成する。マルチ層バリアフィルム上に金属（６６）をたい積し、マルチ層バリアで内側が覆われた開口部を充てんする。
【０００９】
さらに他の態様によれば、本発明は、主表面を有する絶縁材料と、この絶縁材料中へと延びる開口部とを有する、下にある導電階層上のダマシン構造を含む。マルチバリア層は、開口部および主表面の一部の内側を覆う。導電材料を、開口部中のマルチ層バリア上に配置する。
【００１０】
例示的な実施形態は、添付の図面を参照して、以下の詳細な説明によりさらに理解することができるであろう。図面の類似の参照数字は類似の部分を示している。
【発明を実施するための最良の形態】
【００１１】
本発明は概して、エレクトロマイグレーションを減少するとともに、増加した断面領域および低抵抗値を有する銅（またはその他の適する金属）の相互接続構造の形成が可能な、薄い共形のマルチ層バリア構造を備えるメタライゼーションシステムを有する半導体コンポーネントを提供する。
このメタライゼーションシステムは、例えばダマシンプロセスを使用して、その上に反射防止コーティング層が形成された絶縁層を含む絶縁体積層体中にトレンチおよび（または）ビアを形成することによって、製造することができる。
このトレンチおよび（または）ビアの内側をマルチ層共形バリアで覆い、その後、例えば銅のような導電材料で充てんする。
本発明のある態様の１つによれば、共形のマルチ層バリアは、トレンチおよび（または）ビアの内側を共形に覆う保護層と、この保護層に重なるキャップ層を含んでいる。
この保護層およびキャップ層は、ハロゲン化物ではない前駆物質（プレカーサ）、あるいは有機金属のプレカーサと共に原子層たい積技術を使用して形成することができる。
この保護層は、約５Åから約６０Åの範囲の厚みを有しており、共形のキャップ層は、１つの単分子層から約１０Åの範囲の厚みを有している。キャップ層は、約１Åから５Åの範囲であることが好ましい。
保護層およびキャップ層は、協同して共形のマルチ層バリアを形成する。
共形のマルチ層バリアに重なる導電材料は、充てんされたトレンチおよび（または）ビア、例えば導電材料が銅の場合には銅で充てんされたトレンチ、を形成すべく、プレーナ化または研磨される。
原子層たい積を使用してマルチ層化されたバリアを形成することの利点は、マルチ層化されたバリアは低抵抗の薄い共形の構造であるということである。
本発明の他の利点は、エレクトロマイグレーションを減少することである。
【００１２】
図１は、本発明の実施例により、製造中の半導体コンポーネント１０の断面を拡大した側面図である。
図１には、半導体デバイス１４が製造された半導体基板１２の一部が示されている。半導体基板１２は、主表面１６を有している。
半導体デバイス１４がブロック形状中に示されているが、このタイプの半導体デバイスに本発明が制限されるものでないことが理解されるべきである。
適切な半導体デバイスは、例えばキャパシタ、レジスタおよびインダクタのような受動素子と同様に、例えば絶縁ゲート型電界効果トランジスタ、相補絶縁ゲート型電界効果トランジスタ、接合電界効果トランジスタ、バイポーラ接合トランジスタ、ダイオードおよびその他これに類するもののような、能動素子を含んでいる。
同様に、半導体基板１２の材料は本発明を制限するものではない。基板１２は、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイア(（ＳＯＳ）、シリコンゲルマニウム、ゲルマニウム、シリコン基板上に形成されたシリコンのエピタキシャル層、またはその他これに類するものとすることができる。
さらに、半導体基板１２は、砒化ガリウム、リン化インジウム、またはこれに類するもののような化合物半導体材料で構成されてもよい。
【００１３】
主表面２０を有する絶縁材料１８を、半導体基板１２上に形成する。また、主表面２４を有する導電性の部分２２を、絶縁材料１８の部分中に形成する。
導電性の部分２２は、例えば金属である。メタル層２２は、メタル１（Metal-1）、下にある導電階層、下にある金属階層、下地となる構造、または下地となる相互接続構造と呼ぶことができる。絶縁材料１８および導電性の部分２２を組み合わせたものは、相互接続層と呼ばれる。導電性の部分２２が金属である場合、相互接続層もまた、金属相互接続層または導電階層と呼ばれる。
デバイス１４、絶縁材料１８、およびメタル層２２のような半導体デバイスを形成するための技術は周知である。
【００１４】
約５Åから１０００Åの範囲の厚みを有するエッチング停止層２８を、主表面２０、２４上に形成する。
エッチング停止層２８の厚みは、例えば５００Åである。
エッチング停止層２８に適する材料は、例えばシリコンオキシナイトライド（SiON）、窒化ケイ素（SiN）、シリコンリッチ窒化物（SiRN）、炭化ケイ素（SiC）、SiCOH（hydrogenated oxidized silicon carbon material）、またはこれに類するもののような絶縁材料を含む。
【００１５】
約１０００Åから２００００Åの範囲の厚みを有している絶縁体または絶縁材料３０の層をエッチング停止層２８上に形成する。絶縁層３０は、４０００Åから１２０００Åの範囲の厚みを有することが好ましい。
絶縁層３０は、例えば１００００Åの厚みを有するとともに、二酸化ケイ素、窒化ケイ素、またSiCOHよりも低い誘電率（K）を有する材料を含む。
絶縁層３０は二酸化ケイ素、窒化ケイ素またはSiCOHであり得るが、これらの材料より誘電率の低い材料を絶縁層３０に使用することは、メタライゼーションシステムのキャパシタンスを低下させ、半導体コンポーネント１０の性能を改善する。
有機的な低誘電率（low-k）材料として適切な材料には、ポリイミド、スピンオンポリマー、ポリ（アリーレンエーテル）（PAE）、パリレン、キセロゲル、フッ素処理された芳香性のエーテル（FLARE）、フッ素処理されたポリイミド（FPI）、高濃度の（dense）SiLK、ポーラスSiLK（p-SiLK）、ポリテトラフルオロエチレン（PAE）、およびベンゾシクロブテン（BCB）が含まれるが、これに限られるものではない。
無機的な低誘電率（low-k）材料として適切な材料には、ＨＳＱ（hydrogen silsesquioxane）、ＭＳＱ（methyl silsesquioxane）、フッ素処理されたガラス、またはナノガラス（NANOGLASS）が含まれるが、これに限られるものではない。
絶縁層３０の絶縁材料の種類は本発明を制限するものではなく、他の有機的および無機的な絶縁材料、特に二酸化ケイ素の誘電率より低い誘電率を有する絶縁材料が使用されてもよいことが理解されるべきである。
同様に、絶縁層３０を形成する方法は本発明の制限とはならない。例えば絶縁層３０は、他の技術、特に、スピンオン・コーティング、スプレーオン・コーティング、化学蒸着法（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、または物理蒸着法（ＰＶＤ）を使用して形成されてもよい。
【００１６】
約５Åから約１０００Åの範囲の厚みを有するエッチング停止層３２を、絶縁層３０上に形成する。
エッチング停止層３２の厚みは、例えば５００Åである。
エッチング停止層３２に適する材料は、例えばシリコンオキシナイトライド（SiON）、窒化ケイ素（SiN）、シリコンリッチ窒化物（SiRN）、炭化ケイ素（SiC）、SiCOH、またはこれに類するもののような絶縁材料を含む。
エッチング停止層３２は任意の層であることに注目するべきである。換言すると、エッチング停止層３２は半導体コンポーネント１０に設けなくてもよい。
【００１７】
約２０００Åから２００００Åの範囲の厚みを有する絶縁材料３４の層を、エッチング停止層３２上に形成する。絶縁体層３４の絶縁体として適切な材料およびたい積技術は、絶縁層３０について挙げたものと同様のものである。
絶縁体層３４の材料は絶縁層３０の材料と同一のものでもよいが、絶縁材料は異なることが好ましい。
加えて、絶縁体層３４および絶縁層３０の材料のエッチング速度が異なり、さらにその熱膨張率が同じであり、最終製品としての使用および処理により引き起こされるストレスレベルに耐えることができることが好ましい。
【００１８】
ある実施形態の一例によれば、絶縁層３０の絶縁材料はp-SILKであり、絶縁体層３４の材料はシリコンオキシナイトライド（SiON）である。他の絶縁体層３４の適切な材料は炭化ケイ素およびEnsemble（Ensembleは、ダウ・ケミカル社によって販売されている層間絶縁膜コーティングである。)を含む。
これらの材料は、スピンオン・コーティング技術を使用して使用することができる。また、これらの材料は同じストレスレベル耐性および加工温度耐性を有する。さらにこれらの材料は、選択的にあるいは区別してお互いに関してエッチングすることができる。
換言すると、p-SILKおよびシリコンオキシナイトライドを選択的にエッチングするエッチャントを使用することができる。すなわち、あるエッチャントをp-SILKをエッチングするがシリコンオキシナイトライドを著しくエッチングしないために使用することができ、他のエッチャントをシリコンオキシナイトライドをエッチングするがp-SILKを著しくエッチングしないために使用することができる。
【００１９】
他の実施形態の一例によれば、絶縁層３０の絶縁材料は泡状のポリイミド（foamed polyimide）であり、絶縁体層３４の絶縁材料はＨＳＱである。
層３０、３２および３４は、協同して絶縁構造を形成する。
これらの実施形態は有機的および無機的な絶縁材料を組み合わせた使用を示すが、これは本発明の制限とはならない。絶縁層３０および絶縁体層３４の絶縁材料は両方とも、有機材料、無機材料、またはこれらの組み合わせのいずれかになり得る。
【００２０】
さらに図１を参照すると、約１００Åから約５０００Åの範囲の厚みを有するハードマスク３６が絶縁体層３４上に形成される。
ハードマスク３６は、約５００Åから約１０００Åの範囲の厚みを有しており、例えばシリコンオキシナイトライド（SiON）、窒化ケイ素（SiN）、シリコンリッチ窒化物（SiRN）、炭化ケイ素（SiC）、またはSiCOHのような絶縁材料の単一層を含む。このハードマスク３６は単一層の方式に限られず、マルチ層の方式でもよいことに注目すべきである。
ハードマスク３６は、エッチング停止層２８および３２とは異なるエッチング速度または選択性、および異なる厚みを有する材料を含むべきある。
ハードマスク３６は、フォトレジスト層４２をパターン化するのに使用されるフォトレジストステップの間、光の反射を低下させるので、反射防止コーティング（ＡＲＣ）層とも呼ばれる。
【００２１】
フォトレジスト４２の層はハードマスク３６上で形成され、開口部４４および４６を形成すべく、当業者に周知の技術を使用してパターン化される。
【００２２】
図２を参照すると、パターン化されたフォトレジスト層４２によって保護されていないハードマスク３６および絶縁層３４の一部、すなわち開口部４４および４６によって露出した部分が、サイドウォール５５および５６を有する開口部５０および５２を形成するために異方性の反応性イオンエッチングを使用してそれぞれエッチングされる。この異方性のエッチングは、エッチング停止層３２中またはエッチング停止層３２上で停止または終了する。
換言すると、開口部４４および４６の下にあるか、これらの開口部によって露出したハードマスク３６および絶縁体層３４の一部は、異方性の反応性イオンエッチングを使用して除去され、これによりエッチング停止層３２の一部が露出する。フォトレジスト層４２は、当業者に周知の技術を使用して除去される。
【００２３】
図示しないフォトレジストの他の層は、ハードマスク３６の残っている部分上に形成され、開口部５０および５２を充てんする。
このフォトレジスト層は、フォトレジストで充てんされた開口部５２の下にあるエッチング停止層３２の一部を露出する開口部（図示しない）を形成すべく、パターン化される。
エッチング停止層３２の露出した部分、およびエッチング停止層３２の露出した部分の下にある絶縁層３０の部分は、エッチング停止層２８の一部を露出する、サイドウォール５７を有する内側のオープニング５４を形成すべく、反応性イオンエッチングを使用してエッチングされる。
したがって、エッチング停止層２８上の反応性イオンエッチングは、エッチング停止層２８上で停止し、これによりエッチング停止層２８の一部が露出する。
このフォトレジスト層は除去される。
【００２４】
エッチング停止層２８および３２の露出した部分は、絶縁層３０およびメタル層２２の一部を露出すべく、反応性イオンエッチングを使用してエッチングされる。
絶縁層３０を含み得るlow-ｋ絶縁材料はフォトレジスト除去プロセスに過敏であり、このプロセスによって破損する可能性があるので、絶縁層３０を露出する前にフォトレジスト層を除去することが好ましい。
【００２５】
開口部５０とは、層３０、３２、３４および３６との組み合わせがシングルダマシン構造を形成するのに対し、凹部５２および５４は、層２８、３０、３２、３４および３６とともにデュアルダマシン構造を形成する。
開口部５０のような開口部が、鉛直方向に間隔をあけて配置される相互接続層を電気的に接続するのに使用される場合、これは一般的に、ビアまたは相互接続ビアと呼ばれる。これに対し、開口部５２のような開口部は、水平方向に導電配線または相互接続構造をひきまわすために使用され、一般的に、トレンチまたは相互接続トレンチと呼ばれる。
【００２６】
図３を参照すると、約５Åから約６５Åの範囲の厚みを有するバリア６０が、ハードマスク３６上、および開口部５０、５２および５４中に形成される（図２に示す）。
バリア６０は、共形の保護層６２および共形のキャップ層６４を含む多層構造である。換言すると、保護層６２は、キャップ層６４と協同してバリア６０を形成する。
保護層６２は、例えば層２２のような導電層の腐食を防ぐように働く。その一方で、キャップ層６４は、エレクトロマイグレーションを阻止するように働く。
したがって、保護層６２はまた、腐食抑制（または阻止）層と呼ばれ、キャップ層６４はまた、エレクトロマイグレーション耐性（または阻止）層と呼ばれる。
【００２７】
保護層６２は、原子層たい積（ＡＬＤ）プロセスにおいて、非ハロゲン化物がベースのプレカーサを使用して、共形に導電材料をたい積することによって形成される。
保護層６２の材料は、例えば金属窒化物である。保護層６２に適する金属窒化物材料には、タンタル窒化物、タングステン窒化物、および窒化チタンが含まれる。代替的に、保護層６２は、炭素またはシリコンでドープされた金属窒化物を使用して形成することができる。
保護層６２は、例えばシリコンドープされたタンタル窒化物（TaSiN）、炭素ドープされたタンタル窒化物（TaCN）、シリコンドープされたタングステン窒化物（WSiN）、炭素ドープされたタングステン窒化物（WCN）、シリコンドープされた窒化チタン（TiSiN）、炭素ドープされた窒化チタン（TiCN）、またはこれらに類するものであり得る。
原子層たい積を使用する利点は、例えば有機金属のプレカーサのような非ハロゲン化物がベースのプレカーサを使用する、高密度の、薄い共形層またはフィルムを製造することができることである。
有機金属のプレカーサとしては、ＰＤＥＡＴ（pentakis (diethylamido) tantalum）、ＴＢＴＤＥＴ（t-butylimino tris (diethylamino) tantalum）、ＥＩＴＤＥＴ−ｃ（ethylimino tris (diethylamino) tantalum）、ＰＥＭＡＴ（pentakis (ethylmethylamido) tantalum）、ＴＤＭＡＴ（tridimethylamine titanate）、ＴＤＥＡＴ（tetrakis(diethlyamino) titanium）、（トリメチルビニルシリル）ヘキサフルオロアセチルアセトナト銅Ｉ（(trimethylvinylsilyl) hexafluoroacetylacetonato copper I）、またはタングステンヘキサカーボン・モノオキサイド（W (CO)6）が特に適切である。
非ハロゲン化物がベースのプレカーサは、銅のような金属を腐食する五塩化タンタルまたはタンタル五フッ化物のような副産物を形成しない。
さらに、これらのプレカーサを使用して形成した共形層は、充分に高濃度であり、下にあるメタル層をすべて被覆または保護するのに数オングストローム（例えば３Å）の厚みしか必要としない。
保護層を非常に薄くすることができるので、本発明により形成されるバリア層と、例えば銅のようなバルク導電材料を含む相互接続層は、非常に低い抵抗率を有する。保護層６２は、約５Åから約６０Åの間の厚みを有することが好ましい。
【００２８】
キャップ層６４は、ＡＬＤプロセスを使用して、共形に導電材料をたい積することによって形成される。
キャップ層６４に適切な材料としては、タンタル、タングステン、チタン、超硬合金その他これらに類するものが含まれる。
キャップ層６４は、例えば還元剤を使用するＡＬＤプロセスにより形成されるタンタルフィルムである。このタンタルは、五塩化タンタル（TaC15）またはタンタル五フッ化物（TaF5）のいずれかから得られる。また還元剤は、水素（H2）プラズマまたはアンモニア（NH3）プラズマのいずれかである。
キャップ層６４は、約１Åから約１０Åの範囲の厚みを有する。キャップ層６４は、続いてたい積される（例えば銅のような）金属フィルムについて信頼性の高い界面を提供し、エレクトロマイグレーション耐性を改善する。
【００２９】
導電材料のフィルムまたは層６６は、キャップ層６４上に形成され、開口部５０、５２および５４を充てんする。これにより、金属で充てんされた、バリアで内側が覆われた開口部が形成される。
層６６は、例えばキャッピング層６４上にめっきをした銅である。キャップ層上に銅をプレーティングするための技術は、当業者に周知である。代替的に、層６６はアルミニウムまたは銀であり得る。
【００３０】
図４を参照すると、銅フィルム６６は、例えばハードマスク４６に対して高い選択性を有する化学的機械的研磨（ＣＭＰ）技術を使用してプレーナ化される。
したがって、このプレーナ化は、ハードマスク３６上で停止する。プレーナ化の後、銅フィルム６６の部分６８は、開口部５０中に残存し、銅フィルム６６の部分７０は、開口部５２および５４中に残存する。これらの開口部は図２に示されている。
当業者に知られているように、化学的機械的研磨はまた、化学的機械的平坦化と呼ばれている。
この銅フィルム６６をプレーナ化する方法は、本発明の制限にはならない。他の適切なプレーナ化技術には、電解研磨、電気化学研磨、化学研磨、および化学的強化平坦化（chemical enhanced planarization）が含まれる。
【００３１】
パッシベーション層または保護層（図示しない）を、部分６８および７０、およびハードマスク３６上に任意に形成してもよい。
【００３２】
ここまでで、下にある構造と導電材料との間に共形のマルチ層バリア構造を含んだメタライゼーションシステムを有する半導体コンポーネントが提供されたことを認識すべきである。
共形のマルチ層バリア構造は、保護材料上に配置されるキャップ層で構成される。この共形のマルチ層バリア構造の保護層およびキャップ層は、原子層たい積を使用して形成される。これにより薄い共形層が形成される。
さらに保護層は、銅のような金属を腐食する可能性がある副産物を製造しないプレカーサを使用して形成される。
原子層たい積プロセスは、ギャップまたは保護されていない下にある材料を残さない、薄い共形層を形成する。したがって、保護層は、下にある層の金属汚染を防ぐ。このことは、銅の相互接続構造を形成する上で特に重要である。さらに、連続的な保護層の形成は、例えば銅の半導体コンポーネントに対する強いボンディングあるいは粘着を保証する。
キャップ層は、半導体コンポーネント中のエレクトロマイグレーションを阻止または縮小する。
保護層が、副産物により保護層の下にある材料が腐食したり穴が空くのを防ぐので、キャップ層は、ハロゲン化物がベースのプレカーサを使用して形成することができる。
マルチ層バリア構造が薄いので、すなわち約６５Åより薄いので、ほとんどの相互接続構造は、銅のような導電材料で構成される。この導電材料は抵抗値が低く、非常によい熱コンダクタである。
この方法は、シングルおよびデュアルダマシンプロセスのような半導体処理技術で集積化するのに適している。
本発明に従って製造されるメタライゼーションシステムの他の利点は、半導体コンポーネント製造工程中で実装するのにコスト効果があることである。
【００３３】
以上、好ましい実施形態および方法の一例を示したが、本発明の趣旨および範囲から逸脱することなく、このような実施形態および方法の変更および変形することができることは、以上の開示から当業者に明白である。添付した請求項およ適用される法律の規則および趣旨によって必要とされる程度までのみ、本発明は制限される。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態による製造中の半導体コンポーネントを拡大した断面側面図。
【図２】本発明の実施形態による製造中の半導体コンポーネントを拡大した断面側面図。
【図３】本発明の実施形態による製造中の半導体コンポーネントを拡大した断面側面図。
【図４】本発明の実施形態による製造中の半導体コンポーネントを拡大した断面側面図。
【図１】
2006520106.tif 000004
【図２】
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【図３】
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【図４】
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【手続補正書】
【提出日】平成16年11月3日(2004.11.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主表面（１６）を有する半導体基板（１２）を提供するステップと、
前記主表面（１６）上に相互接続層を提供するステップと、
前記相互接続層上に絶縁材料（３０）（３４）を形成するステップと、
前記絶縁材料（３０）（３４）中に、サイドウォール（５５）（５６）（５７）を備える開口部（５０）（５２）（５４）を形成するステップと、
内側がバリアで覆われた開口部を形成すべく、前記開口部（５０）（５２）（５４）中に、導電材料からなる第１層（６２）、およびこの第１層（６２）上に配置されるタンタルを含んだ第２層（６４）を含むマルチ層バリア（６０）を原子層たい積を使用して形成するステップと、
前記内側がバリアで覆われた開口部を導電材料（６６）で充てんするステップと、
を含む、半導体コンポーネント（１０）を製造する方法。
【請求項２】
前記マルチ層バリア（６０）を形成するステップは、
原子層たい積を使用して、前記開口部中の導電材料からなる第１層（６２）を形成するステップを含んでおり、
前記導電材料からなる第１層（６２）は、約５Åから約６０Åの範囲の厚みを有する、請求項１記載の方法。
【請求項３】
前記導電材料からなる第１層（６２）を形成するステップは、ＰＤＥＡＴ（pentakis (diethylamido) tantalum）、ＴＢＴＤＥＴ（t-butylimino tris (diethylamino) tantalum）、ＥＩＴＤＥＴ−ｃ（ethylimino tris (diethylamino) tantalum）、ＰＥＭＡＴ（pentakis (ethylmethylamido) tantalum）、ＴＤＭＡＴ（tridimethylamine titanate）、ＴＤＥＡＴ（tetrakis(diethlyamino) titanium）、（トリメチルビニルシリル）ヘキサフルオロアセチルアセトナト銅Ｉ（(trimethylvinylsilyl) hexafluoroacetylacetonato copper I）、およびタングステンヘキサカーボン・モノオキサイド（W (CO)6）からなるプレカーサのグループのうちから選択された有機金属のプレカーサを使用するステップを含む、請求項２記載の方法。
【請求項４】
前記導電材料からなる第２層（６４）を形成するステップは、五塩化タンタル（TaCl5）またはタンタル五フッ化物（TaF5）のいずれかからタンタルを得るステップを含む、請求項２記載の方法。
【請求項５】
前記導電材料からなる第２層（６４）を形成するステップは、五塩化タンタル（TaCl5）またはタンタル五フッ化物（TaF5）のいずれかからタンタルを得るステップを含む、請求項１記載の方法。
【請求項６】
下にある導電階層上に、主表面を有する絶縁材料（３０）（３４）と、この絶縁材料（３０）（３４）中へと延びる開口部（５０）（５２）（５４）とを有するダマシン構造を提供するステップと、
内側がバリアで覆われた開口部を形成すべく、前記開口部（５０）（５２）（５４）および前記主表面の一部の内側を、導電材料からなる第１層（６２）で覆うステップと、
原子層たい積を使用して、前記導電材料からなる第１層（６２）上に導電材料からなり、タンタルを含む第２層（６４）をたい積するステップであって、前記導電材料からなる第１層（６２）と前記導電材料からなる第２層（６４）とはマルチ層バリアフィルム（６０）を形成するステップと、
前記マルチ層バリアフィルム（６０）上に金属（６６）をたい積するステップと、
を含む、半導体コンポーネント（１０）中のエレクトロマイグレーションを減少させる方法。
【請求項７】
前記開口部（５０）（５２）（５４）および前記主表面の一部の内側を覆うステップは、原子層たい積を使用して導電材料の第１層（６２）を形成するステップを含む、請求項６記載の方法。
【請求項８】
前記導電材料からなる第１層（６２）を形成するステップは、ＰＤＥＡＴ（pentakis (diethylamido) tantalum）、ＴＢＴＤＥＴ（t-butylimino tris (diethylamino) tantalum）、ＥＩＴＤＥＴ−ｃ（ethylimino tris (diethylamino) tantalum）、ＰＥＭＡＴ（pentakis (ethylmethylamido) tantalum）、ＴＤＭＡＴ（tridimethylamine titanate）、ＴＤＥＡＴ（tetrakis(diethlyamino) titanium）、（トリメチルビニルシリル）ヘキサフルオロアセチルアセトナト銅Ｉ（(trimethylvinylsilyl) hexafluoroacetylacetonato copper I）、およびタングステンヘキサカーボン・モノオキサイド（W (CO)6）からなるプレカーサのグループのうちから選択された有機金属のプレカーサを使用するステップを含む、請求項７記載の方法。
【請求項９】
主表面を有する絶縁材料（３０）（３４）と、この絶縁材料（３０）（３４）中へと延びる開口部（５０）（５２）（５４）とを有する、下にある導電階層上のダマシン構造と、
導電材料からなる第１層（６２）、および原子層たい積を使用してこの第１層（６２）上に配置されるタンタルである導電材料からなる第２層（６４）を含む、前記開口部（５０）（５２）（５４）および前記主表面の一部の内側を覆うマルチ層バリア（６０）と、
前記開口部（５０）（５２）（５４）中の前記マルチ層バリア（６０）上に配置された導電材料（６６）と、を含む、
半導体コンポーネント（１０）。
【請求項１０】
前記マルチ層バリア（６０）は、
前記開口部（５０）（５２）（５４）および前記主表面の一部の内側を覆う、金属窒化物を含む導電材料からなる第１層（６２）と、
前記第１層（６２）上に配置される導電材料からなる第２層（６４）と、を含み、
前記マルチ層バリア（６０）は、約５Åから約６５Åの範囲の厚みを有する、請求項９記載の半導体コンポーネント。  
【国際調査報告】
2006520106.tif 000008
2006520106.tif 000009