(57)【要約】【課題】本発明は、二次元光学式読取システムのデータチャネルの組から発せられる信号を同期させる方法に関する。【解決手段】同期方法は、隣接チャネルの対を隣接チャネル間の相対的位相遅延を決定するために相互相関させるステップを有する。更に、データチャネルの組の隣接チャネルの異なる対に対して前記相互相関ステップを繰り返すステップを有する。最後に、隣接チャネルからの信号を互いに揃えるために、このようにして得られた相対的位相遅延を補償するステップを有する。本発明は、例えば、二つの隣接するチャネル間の相対位相を決定することができる相互相関器において、隣接チャネル間に存在する光クロストークの使用に基づく。
2006527896.tif 000002
【特許請求の範囲】
【請求項１】
二次元光学式読取システムのデータチャネルの組から発せられる信号を同期させる方法において、
隣接チャネルの対の信号を該隣接チャネル間の相対的位相遅延を決定するために相互相関させるステップと、
前記データチャネルの組の隣接チャネルの異なる対に対して前記相互相関ステップを繰り返すステップと、
隣接チャネルからの信号を互いに揃えるために、このようにして得られた前記相対的位相遅延を補償するステップとを有することを特徴とする方法。
【請求項２】
前記相互相関ステップは、隣接するビット列に対応する連続するチャネルで測定された信号間のクロストークに基づくことを特徴とする、請求項１記載の方法。
【請求項３】
前記相互相関ステップは、隣接するビット列に対応する連続するチャネルで測定された信号間の類似性に基づき、
該類似性は、隣接するビット列の組に対応するビットの二次元の格子の一つの方向に沿って均一である所定のプリアンブル構造によって実現され、
前記方向は、前記格子の接線方向とは異なることを特徴とする、請求項１記載の方法。
【請求項４】
二次元光学式読取システムで用いられ、データチャネルの組から発せられる信号を同期させる装置において、
隣接チャネルの対の間の相対的位相遅延を決定するように構成された相互相関器と、
隣接チャネルからの信号を互いに揃えるために得られた前記相対的位相遅延を補償する遅延補償器とを有することを特徴とする装置。
【請求項５】
前記遅延補償器は、隣接チャネルの現在の対に対して、
所定の遅延を有する対の一つである第一のチャネルからの信号を遅延させ、遅延信号を形成する遅延回路と、
対の一つである第二のチャネルからの派生信号を決定する微分回路と直列に置かれた第一の可変遅延回路と、
前記遅延信号及び前記派生信号の相互相関を受けることができ、前記第一の可変遅延回路の可変遅延を制御することができる積分ループフィルタとを有することを特徴とする、請求項４記載の装置。
【請求項６】
前記遅延信号又は前記派生信号は、隣接チャネルの次の対に対応する相互相関器の入力を形成することを特徴とする、請求項５記載の装置。
【請求項７】
前記積分ループフィルタの出力が加えられ、
前記遅延補償器は、隣接チャネルの現在の対に対して、隣接チャネルの以前の全ての対に対応する前記積分ループフィルタの累積出力と、現在の対のうちの一つである第二のチャネルの第一の遅延回路の出力とによって制御される第二の可変遅延回路を有し、
該第二の可変遅延回路の出力は、当該装置の出力を形成することを特徴とする、請求項５記載の装置。
【請求項８】
Ｎは整数であって、Ｎ個の可変遅延に関する積分値を蓄えるＮ個のレジスタと、
隣接チャネルの夫々の対に対して順次使用される単一の相互相関回路とを有し、
更新値は、登録値に加えられて、積分関数を実施するために同じレジスタに再び蓄えられることを特徴とする、請求項４記載の装置。
【請求項９】
Ｎは整数であって、可変遅延によってトラック２からＮまで信号を遅延させるＮ−１個の可変遅延回路の組と、
遅延信号の夫々の対を相互に関連付ける相互相関器の組と、
前記相互に関連付けられた信号の和を受け、前記Ｎ−１個の可変遅延回路の組の入力を供給する積分ループフィルタとを有することを特徴とする、請求項４記載の装置。
【請求項１０】
Ｎは整数であって、チャネル１からＮまで信号をデジタル化するＮ個のアナログ／デジタル変換器の組と、
整数遅延に対して前記デジタル化された信号を補償する手段と、
隣接チャネルからの前記補償された信号を相互に関連付けるＮ−１個の相互相関器の組と、
前記相互に関連付けられた信号の和を積分する積分ループフィルタと、
該積分ループフィルタによって駆動され、前記アナログ／デジタル変換器に対してクロックを発生させる制御発振器とを有することを特徴とする、請求項４記載の装置。
【請求項１１】
請求項４記載の装置を有し、サンプルレート変換器及びビット検出器と直列に置かれた二次元平衡装置に同期信号を送ることができることを特徴とする二次元光学式記録及び／又は再生機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二次元光学式読取システムのデータチャネルの組から発せられる信号を同期させる方法に関する。
【０００２】
本発明は、このような方法を実施する装置、及びこのような装置を有する二次元光学式記録及び／又は再生機器に関する。
【０００３】
例えば、本発明は、特に光記録媒体上のデータ記録に関連する。
【背景技術】
【０００４】
従来の二次元光学式記録システムでは、ビットは、規則的な二次元格子で記録媒体上にスタックされ、接線方向と放射方向との間の識別は成されない。システムは、理想的に等方向である。
【０００５】
具体的には、二次元記録媒体の二次元領域は、僅かに異なる角度で編成されている。即ち、二次元領域は、所謂「ブロード・スパイラル」の連続回転で満たされている。このようなブロード・スパイラルでは、接線方法は、螺旋の進行方向に沿って合わせられるよう決められる。このようなシステムにおけるデータの読み取りは並列に成され、ボード・スパイラルの全てのビット列が同時に読み取られる。
【０００６】
このようなボート・スパイラルで編成されたデータは、例えば９、１１又は１３列のような比較的多い列から成る。図１では、９列の場合が例として示されている。所定の数の光点が半導体レーザーダイオードの光線で回折格子を導入することによって発生する。光点は、点を制限された個々の回折が、少なくとも、図２で示されるような中央のエアリー形状（１，４）及び第一のエアリー輪（２，５）に対して重なり合わないように、比較的大きな領域を有する対物レンズによって媒体上で焦点を合わせられる。回折格子の実際的な設計基準は、第二のエアリー輪（３，６）が重なり合うことである。
【０００７】
図３は、１１個の並列チャネルでビット検出を行うことができる従来のハードウェアのブロック図を示す。その目的のために、光ダイオード集積回路（ＰＤＩＣ）からの信号ｃｈ１からｃｈ１１は、可変利得増幅器（ＶＧＡ）３１により増幅され、雑音及びアンチエイリアシングフィルタ（ＬＰＦ）３２により低域通過フィルタにかけられ、約１サンプル／ビットの周波数を有する非同期クロック（ＣＬＫ）を用いてアナログ／デジタル変換器（ＡＤＣ）３３によりデジタル化される。デジタル化されたサンプルは、平衡化、サンプルレート変換及びビット検出のような更なる処理のために使用される。平衡装置（２Ｄ−ＥＱ）３５、サンプルデータ変換器（２Ｄ−ＳＲＣ）３６及びビット検出器（２Ｄ−ＢＤ）３７は、ここでは、ハードウェアインターフェース（ＣＮＴＲＬ）３８によって制御されている。
【０００８】
異なるチャネルから得られたサンプルｏｕｔ１からｏｕｔ１１は、記録媒体上の点の配置に対応する互いに相対的な位相遅延を有する。この遅延は、特定の信号処理アルゴリズムを実行する前に、補償手段（ＣＯＭＰ）３４によって補償されなければならない。例えば、二次元平衡化は、互いに所定の位相関係を有する異なるチャネルからのサンプルを必要とする。この位相関係から外れると、二次元平衡装置は異なる特性を有することとなる。更に、サンプルレート変換（２Ｄ−ＳＲＣ）及び平衡化（２Ｄ−ＥＱ）の順序を逆にすると、平衡（２Ｄ−ＥＱ）の付加的なループ遅延がビット検出（データ支援又は決定指向クロック修復）及びサンプルレート変換（２Ｄ−ＳＲＣ）の全体のタイミング修復ループに加えられる。
【０００９】
しかし、相対的な位相遅延は、チャネルのクロック周期の整数値とは異なっても良い。前記遅延は、チャネルのクロック周期で表わされた整数遅延Δｘと、前記チャネルのクロックの分数で表わされた分数遅延δｘの和である。整数遅延の補償は、図３のブロック図で示されているようなチャネルクロックによって時刻測定される縦列型Ｄフリップフロップを用いることによって比較的簡単になる。しかし、分数遅延の補償は、より困難な問題である。可能な解決法は、１９９６年発行のＩＥＥＥシグナル・プロセッシング・マガジンｖｏｌ．１３、ｎｏ．１、３０−６０ページに掲載されているＴ．Ｉ．ラアクソ、Ｖ．ヴェリメキ、Ｍ．カヤライネン及びＵ．Ｋ．ライネ著の「ユニット遅延の分離−分数遅延フィルタ設計のためのツール（原題：Ｓｐｌｉｔｔｉｎｇ  ｔｈｅ  ｕｎｉｔ  ｄｅｌａｙ−ｔｏｏｌｓ  ｆｏｒ  ｆｒａｃｔｉｏｎａｌ  ｄｅｌａｙ  ｆｉｌｔｅｒ  ｄｅｓｉｇｎ）」（非特許文献１。）で記述されている。それは、実際の測定された遅延に従うタップを有する補間フィルタを用いることで実現されている。例えば、フィルタ特性が理想的でないとしても、単純な４タップ補間フィルタでほとんどの場合は十分である。しかし、実際には、ある過剰サンプリングが前記補間フィルタを実施するためには必要である。
【００１０】
如何なる場合でも、遅延が補償されうる前に利用可能な遅延情報を有する必要がある。可能なタイミング修復の考えは、トレーニングパターンを用いて、該トレーニングパターンで連続追跡された位相が完了するときに実データ上の決定指向タイミング修復に切替えるデータ支援タイミング修復に基づく。このような解決法は、クルワー学術出版社１９９６年出版のＪ．Ｗ．Ｍ．ベルグマンズ著「デジタルベースバンド伝送及び記録（原題：Ｄｉｇｉｔａｌ  Ｂａｓｅｂａｎｄ  Ｔｒａｎｓｍｉｓｓｉｏｎ  ａｎｄ  Ｒｅｃｏｒｄｉｎｇ）」（非特許文献２。）で記述されている。この解決法によれば、チャネルの応答は、実際の目標応答と、制御パラメータ、即ち、この場合には相対的位相遅延の不整合のために生じる残留符号間干渉（ＩＳＩ）とに分けられる。
【００１１】
残念ながら、数百ビットが頑強な位相情報が得られる前に必要とされることは、経験から知られる。これは、安定性の問題又は深刻な帯域幅の制限を引き起こすタイミング修復ループで大きなループ遅延を負わす。
【非特許文献１】Ｔ．Ｉ．ラアクソ、Ｖ．ヴェリメキ、Ｍ．カヤライネン及びＵ．Ｋ．ライネ著「ユニット遅延の分離−分数遅延フィルタ設計のためのツール（原題：Ｓｐｌｉｔｔｉｎｇ  ｔｈｅ  ｕｎｉｔ  ｄｅｌａｙ−ｔｏｏｌｓ  ｆｏｒ  ｆｒａｃｔｉｏｎａｌ  ｄｅｌａｙ  ｆｉｌｔｅｒ  ｄｅｓｉｇｎ）」、ＩＥＥＥシグナル・プロセッシング・マガジンｖｏｌ．１３、ｎｏ．１、３０−６０ページ、１９９６年
【非特許文献２】Ｊ．Ｗ．Ｍ．ベルグマンズ著「デジタルベースバンド伝導及び記録（原題：Ｄｉｇｉｔａｌ  Ｂａｓｅｂａｎｄ  Ｔｒａｎｓｍｉｓｓｉｏｎ  ａｎｄ  Ｒｅｃｏｒｄｉｎｇ）」、クルワー学術出版社、１９９６年
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、二次元光学式読取システムのデータチャネルの組から発せられるデータサンプルを同期化する方法を提供することである。この方法は、従来技術の方法に比べて複雑ではない。
【課題を解決するための手段】
【００１３】
この目的を達成するために、本発明による同期化方法は、
隣接チャネルの対の信号を該隣接チャネル間の相対的位相遅延を決定するために相互相関させるステップと、
前記データチャネルの組の隣接チャネルの異なる対に対して前記相互相関ステップを繰り返すステップと、
隣接チャネルからの信号を互いに揃えるために得られた前記相対的位相遅延を補償するステップとを有する。
【００１４】
本発明は、このような同期化方法を実施するための装置にも関する。該装置は、
隣接チャネルの対の間の相対的位相遅延を決定するように構成された相互相関器と、
隣接チャネルからの信号を互いに揃えるために得られた前記相対的位相遅延を補償する遅延補償器とを有する。
【００１５】
最後に、本発明は、このような装置を有する二次元光学記録及び／又は再生機器に関する。該機器は、サンプルレート変換器及びビット検出器に直列に置かれた二次元平衡装置に同期信号を送ることができる。
【００１６】
本発明の第一の実施例によれば、前記相互相関ステップは、隣接するビット列に対応する連続チャネルで測定された信号間のクロストークの使用に基づく。
【００１７】
本発明の他の実施例によれば、前記相互相関ステップは、隣接するビット列に対応する連続チャネルで測定された信号間の類似性の使用に基づき、該類似性は、隣接するビット列の組に対応する二次元のビット格子の一つの基本方向に沿って均一である所定のプリアンブル構造によって実現され、前記方向は、前記格子の接線方向以外、即ちブロード・スパイラルである。
【００１８】
これらの実施例は、二次元サンプルレート変換構造体を簡単化し、該変換器及び二次元平衡装置を直交させる。
【００１９】
従って、二次元サンプルレート変換器から遅延補償を取り除き、信号から直接的に相対的な位相情報を得る二次元平衡装置の前に第一の遅延補償を有することが可能となる。
【００２０】
このような遅延補償の更なる利点は、それが、タイミング修復及びビット検出の適切な動作に依存しないので、他のシステムとは無関係に設計され、試験されることができることである。
【００２１】
更なる他の利点は、別のサンプルレート変換器として実施される二次元遅延補償器がビット検出器からの単一な遅延パラメータのみを必要とし、一方で、この検出器は、チャネルの夫々からの遅延情報を抽出することができるということである。結果として、クロック修復情報はＮ倍以上となり、更に簡単なハードウェアが得られる。なお、Ｎは、同時に検出される並列チャネルの数である。
【発明を実施するための最良の形態】
【００２２】
本発明は、添付の図面を参照して、実施例を用いて更に詳細に説明される。
【００２３】
本発明は、二次元光学読取システムのデータチャネルの組から発せられる信号を同期させるための方法及び装置に関する。
【００２４】
当該方法は、光記憶媒体上のデータ記憶の場合において以下の記述で表わされる。しかし、本発明は、磁気読取／書込ヘッドが、例えば処理制限によるヘッド間の最小距離のためにトラックに対して傾斜して配置される必要があるときに、例えば二次元磁気記録システムのような同等なシステムにも適用可能であることは当業者にとって明らかである。
【００２５】
当該方法の目的は、同期化装置の独立な演算信号処理ブロックを更なるタイミング修復及びサンプルレート変換ブロックから独立させることである。
【００２６】
二次元光学記録システムは、放射及び接線の両方向において大きな符号間干渉を受ける。これは、一方で、実際に読み取られるトラックｌの信号がトラックｌ＋１の信号により生じた大きな成分を有することを意味する。他方で、トラックｌ＋１の信号は、トラックｌの信号により生じた大きな成分を有する。
【００２７】
結果として、トラックｌ及びｌ＋１からの信号が相互に関連する場合、及びこのようにして得られた相関信号の最大ピークの検索が実行される場合に、トラックｌの信号とトラックｌ＋１の信号との間の相対的位相遅延の割合が導き出される。
【００２８】
事実上、相関信号は、図４ａで示されるような相対的位相遅延の関数として標準的な形状を有する。しかし、留意すべきは、相関は、零遅延付近の限定された範囲で有効な情報を与えるにすぎないことである。
【００２９】
トラックｌ及びトラックｌ＋１に対する相関信号Ｒは、次のように書かれる。
【００３０】
【数１】
2006527896.tif 000003
ここで、ｒｋＴｌは、瞬間ｋＴでの列ｌの応答サンプルである。
【００３１】
最大値を見つけるために、第一の導関数が零である場合には、相対的位相遅延が検索される。即ち、次の式で表わされる。
【００３２】
【数２】
2006527896.tif 000004
（Δ＋δ）Ｔに関する導関数は、次のように書かれうるｔに関する導関数と等価である。
【００３３】
【数３】
2006527896.tif 000005
式（３）は、図４ｂで示されるような「Ｓ型曲線状」の挙動パターンを有する。
【００３４】
このように得られた情報は、トラックｌとトラックｌ＋１との間の相対的位相遅延を補償するよう可変遅延段で使用されうる。隣接するトラックの夫々の対に対してこの手順を繰り返すことにより、「ブロード・スパイラル」配置にある全てのトラックは、互いに揃えられる。
【００３５】
図５は、本発明による１１個の並列チャネルでビット検出を行うための完全な装置のブロック図である。
【００３６】
このような装置は、光ダイオード（ＰＤＩＣ）からｃｈ１からｃｈ１１までの信号を受けることができる。当該装置は、
・ｃｈ１からｃｈ１１の信号を増幅することができる可変利得増幅器（ＶＧＡ）３１と、
・増幅された信号に低域通過フィルタをかけるための雑音及びアンチエイリアシングフィルタ（ＬＰＦ）３２と、
・約１サンプル／ビットの周波数を有する同期クロック（ＣＬＫ）を用いてフィルタをかけられた信号をデジタル化するためのアナログ／デジタル変換器（ＡＤＣ）３３と、
・デジタル化された信号の相対的位相遅延の整数部分を補償し、Ｄフリップフロップを有する手段（ＣＯＭＰ）３４と、
・相対的位相遅延の導関数部分を補償する遅延補償器５１と、
・補償された信号を更に処理し、
‐二次元平衡装置（２Ｄ−ＥＱ）５２と、
‐Ｎ倍の一次元サンプルレート変換器（ＳＲＣ）５３と、
‐二次元ビット検出器（２Ｄ−ＢＤ）５４とを有する処理手段と、
を有する。
【００３７】
二次元ビット検出器（２Ｄ−ＢＤ）５４は、ビット決定を実現する。それらのビット決定は、二次元チャネルの目標応答を通り、この結果、理想的な波形サンプルを実現する。信号波形の実験的な値からのこれらの理想的な波形サンプルの減算は、誤差サンプルをもたらす。誤差サンプルは、Ｎ個のサンプルレート変換器を駆動することができるタイミング情報を作るために、目標応答の導関数に関連付けられる。この技術は、決定指向タイミング修復として知られ、非特許文献２の１０から１１章で更に詳細に表わされている。
【００３８】
遅延補償器及び更なる処理手段は、ここでは、ハードウェアインターフェース（ＣＮＴＲＬ）５５により制御される。
【００３９】
図６は、本発明による遅延補償器の第一の実施例を示す。
【００４０】
本発明のこの実施例によれば、式（３）で記述された関数は、トラックｌ＋１に対応する第一の信号の導関数を取ることによって実施される。該導関数は、（１−Ｄ２）の演算を行うことができる第一の微分回路６１により近似値を求められ、トラックｌに対応する第二の信号で前記導関数を乗じる。Ｄは、ユニット遅延演算子であって、一つのサンプリング間隔に亘って遅延させることができる。留意すべきは、第二の信号が、例えばフリップフロップのような第一の遅延回路６２により所定の遅延Ｄで遅延させられたトラックからの信号であることである。これは、また、これがＤ／２の等価な遅延をもたらすので、微分器が（１−Ｄ）の演算を用いて実施されない理由であり、例えば補間によって実現するには困難である。更に、留意すべきは、低い過剰サンプリングでは、（１−Ｄ２）の微分器は、真に完全な微分器がほとんど存在しないために、回路の利得を減少させる。本発明の適用範囲から外れることなく、更に複雑な微分器が実施されることは、当業者にとって明らかである。
【００４１】
乗算により得られた相対的位相誤差は、第一の積分ループフィルタ６３の入力として使用される。第一の積分ループフィルタ６３は、誤差を零にする。そのとき、フィルタの出力は、第一の可変遅延回路（ＶＤ）６４の入力として使用される。該可変遅延回路は、トラックｌ＋１からの信号を他の入力として受け、（１−Ｄ２）の微分器によって使用される出力を送る。
【００４２】
図６で示されるように、隣接するトラックｌ及びｌ＋１の上述される基本原理は、互いに全てのトラックを揃えるために繰り返し使用される。例えば、第一の可変遅延回路６４の出力は、第二の遅延回路６５により遅延Ｄで遅延され、次に、第二の微分器６６の出力を乗じられる。乗算の結果は、第二の積分ループフィルタ６７の入力に送られる。フィルタの出力は、第二の可変遅延回路（ＶＤ）６８の入力に送られる。該可変遅延回路は、トラックｌ＋２からの信号を他の入力として受け、第二の微分器の入力に信号を供給する。
【００４３】
遅延補償器の出力は、トラックｌの信号波形、トラックｌ＋１の信号波形の遅延されたもの、及びトラックｌ＋２の信号波形の遅延されたものであって、当然のことながら、更なるトラックに対して繰り返し使用されるときには、システム内の更なる使用されたトラックの遅延されたものとなる。
【００４４】
図７は、本発明による遅延補償器の他の実施例を示す。このような実施例は、ビット検出装置が更に最適化されることを可能にする。
【００４５】
本発明のこの実施例によれば、トラックｌからの信号は、第一の遅延回路７０により遅延Ｄで遅延される。トラックｌ＋１からの信号は、第一の可変遅延回路７１により第一の可変遅延ＶＤ１で遅延され、可変遅延を成された信号の第一の導関数は、第一の（１−Ｄ２）微分器７２により取り込まれる。第一の遅延回路７０及び第一の（１−Ｄ２）微分器７２の出力は掛け合わされ、乗算の結果は、第一の積分ループフィルタ７３の入力に送られる。第一の積分ループフィルタ７３は、第一の可変遅延回路７１の可変遅延ＶＤ１を制御することができる。
【００４６】
トラックｌ＋２からの信号は、第二の可変遅延回路７４により第二の可変遅延ＶＤ２で遅延され、次に、第二の遅延回路７５により遅延Ｄで遅延される。第一の（１−Ｄ２）微分器７２及び第二の遅延回路７５の出力は掛け合わされ、乗算の結果は、第二の積分ループフィルタ７６の入力に送られる。第二の積分ループフィルタ７６は、第二の可変遅延回路７４の可変遅延ＶＤ２を制御することができる。
【００４７】
トラックｌ＋３からの信号は、第三の可変遅延回路７７により第三の可変遅延ＶＤ３で遅延され、可変遅延を成された信号の第一の導関数は、第二の（１−Ｄ２）微分器７８により取り込まれる。第二の遅延回路７５及び第二の（１−Ｄ２）微分器７８の出力は掛け合わされ、乗算の結果は、第三の積分ループフィルタ７９の入力に送られる。第三の積分ループフィルタ７９は、第三の可変遅延回路７７の可変遅延ＶＤ３を制御することができる。
【００４８】
ｌ＋３までの隣接するトラックの上述される原理は、互いに全てのトラックを揃えるために繰り返し使用される。
【００４９】
留意すべきは、次の段の信号が可変遅延の後に取り込まれることであり、可変遅延は、積分ループフィルタによってトラック数を増大させると共に、自動的に長くなる。制御ループの夫々がＳ型曲線の適切な範囲で動作することを確実にするために、信号が可変遅延ループに入る前に名目上の遅延を補償する必要がある。故に、ブロック図で示された夫々の可変遅延は、大部分の不変部分と、より小さな可変部分とから成る。その場合にも、誤差が積分されて、開始時には全ての誤差がＳ型曲線の適切な範囲の外側にありうるので、スタッキングは幾つかの問題を引き起こしうる。更に、一つの制御ループの出力は、次のループの入力である。これは、開始時に、長い収束時間をもたらしうる。
【００５０】
遅延補償器の出力は、トラックｌ、ｌ＋１、ｌ＋２及びｌ＋３の信号波形である。それらの信号の全ては、それらの夫々の可変遅延回路によって揃えられている。場合によっては、遅延補償ブロックは、更なるトラックの可変遅延を成された信号波形も繰り返し使用される。
【００５１】
遅延された信号を次の段に供給することに関するこの問題が回避された場合には、隣接チャネルの夫々の対にループを容易に適用し、元の遅延されていない信号を使用することができる。その場合、遅延全体を補償する第一のループの後に付加的な遅延を有することが必要である。
【００５２】
図８は、フィードフォワード型遅延補償によるこのような実施例のブロック図を示す。
【００５３】
本発明の実施例によれば、トラックｌからの信号は、第一の遅延回路８１により遅延Ｄで遅延される。トラックｌ＋１からの信号は、第一の可変遅延回路８２により可変遅延ＶＤにより遅延され、可変遅延を成された信号の第一の導関数は、第一の（１−Ｄ２）微分器８３により取り込まれる。第一の遅延回路８１及び第一の（１−Ｄ２）微分器８３の出力は掛け合わされ、乗算の結果は、第一の積分ループフィルタ８４の入力に送られる。第一の積分ループフィルタ８４は、第一の可変遅延回路８２の可変遅延ＶＤを制御することができる。トラックｌからの信号及び第一の可変遅延回路８２の出力は、遅延補償器の出力を形成する。
【００５４】
トラックｌ＋１からの信号は、第二の遅延回路８５により遅延Ｄで遅延される。トラックｌ＋２からの信号は、第二の可変遅延回路８６により可変遅延ＶＤにより遅延され、可変遅延を成された信号の第一の導関数は、第二の（１−Ｄ２）微分器８７により取り込まれる。第二の遅延回路８５及び第二の（１−Ｄ２）微分器８７の出力は掛け合わされ、乗算の結果は、第二の積分ループフィルタ８８の入力に送られる。第二の積分ループフィルタ８８は、第二の可変遅延回路８６の可変遅延ＶＤを制御することができる。第一の積分ループフィルタ８４の出力は、第二の積分ループフィルタ８８の出力に加えられる。第三の可変遅延回路８９は、第一の積分ループフィルタ８４の出力及び第二の可変遅延回路８６の出力によって制御される。第三の可変遅延回路８９は、遅延補償器の他の出力を形成する。
【００５５】
ｌからｌ＋２までの隣接するトラックの上述された原理は、互いに全てのトラックを揃えるために繰り返し使用される。
【００５６】
多数の乗算器の使用は、必ずしも望ましいとは限らない。従って、微分器の後で信号の符号は取り込まれる。この信号は零方向成分（ＤＣ）を有するので、それが元の信号の微分されたものであるときには、一定スライサーレベルは零で使用されうる。今、乗算は、スライサーの出力が負である場合には、符号ビットの逆に単純化される。故に、図６から８において、全ての（１−Ｄ２）微分器は、零基準レベルを有するスライサーが後に置かれた（１−Ｄ２）微分器で置き換えられる。スライサーは、その出力で符号ビットを発生させ、この結果、相互相関にある全ての乗算器を陳腐化する。結果として、（１−Ｄ２）微分回路の出力は、単純に符号ビットを取り込むことによってスライスされる。符号の値、即ち、符号ビットは、遅延回路Ｄの出力で信号の符号ビットと結合される。これは、結合回路により成される。結合回路は、相互相関器内の乗算器を置き換える。この大幅なハードウェア単純化の小さな欠点は、ループ利得が入力データに依存するようになるという事実である。これは、開始時に捕捉ロックの速度に僅かな影響を与える。しかし、適応の方向は同じ状態にあるので、システムは、最終的には同じ安定状態に収束する。
【００５７】
本発明の他の実施例は、N個の可変遅延に対する積分値を蓄えるためにN個のレジスタを用いることから成る。そのとき、単一の相互相関関数が実施されて、隣接チャネルの夫々の対に対して順次使用される。更新値は、登録値に加えられて、積分関数を実施するために同じレジスタに再び蓄えられる。このような単純化は、遅延の変化が十分に遅い場合にのみ適用されうる。
【００５８】
上述された実施例は、夫々の遅延が独立で、時間変化すると想定される場合の遅延補償の最も一般的な形を示す。
【００５９】
しかし、幾つかの実際的な場合には、トラック間遅延は、トラックが点構造、即ち格子で固定されているので、トラックの夫々の対に対して同じであることが安全に想定される。従って、一つのパラメータのみが制御される必要がある。
【００６０】
この目的のために、トラック２からNまでの信号は、図９で示されるようなＮ−１個の可変遅延回路９１の組により可変遅延ＶＤで遅延される。トラック１からの信号及び遅延信号は、Ｎ−１個の相互相関器（ＣＯＲ）９２の組の入力を形成する。相互相関器の出力は足し合わされ、加算の結果は、全体積分ループフィルタ９３の入力として取り込まれる。次に、ループフィルタの出力は、Ｎ−１個の可変遅延段の夫々に対する入力となる。図９は、また、トラック間遅延が（Δ＋δ）Ｔと等しいときに、トラックｌに対する全遅延が（ｌ−１）＊（Δ＋δ）Ｔであることを示している。このような装置は、図６及び７にあった収束の問題を解決する。
【００６１】
ハードウェアの複雑性を最小限にするために、理想的には相互相関器は全て同じ結果を示すので、相互相関器の数を低減することも可能である。例えば、一つの相互相関器は、先頭の２列に対して使用され、一つは、下側２列に対して使用される。
【００６２】
図１０は、相対的位相遅延を整数値に保つために、アナログ／デジタルクロックを制御するための発振器を有する実施例のブロックである。
【００６３】
実際には、補間フィルタによる分数遅延の補償は、それほど容易ではない。それは、フィルタを実施可能にするために過剰サンプリングを必要とする。従って、それは、トラック間遅延が常にチャネルクロック周期の整数値に等しい場合には適している。
【００６４】
この目的のために、アナログ／デジタルクロックは、遅延が常に整数値になるように調整される。即ち、（Δ＋δ）Ｔ＝ΔＴｌは、
【００６５】
【数４】
2006527896.tif 000006
に等しい。ここで、ｆｃは、クロック周波数である。
【００６６】
実施例は、整数遅延を引くことによって全遅延から分数遅延を分離することから成る。
【００６７】
図１０で示されるように、トラック１からＮまでの信号は、アナログ／デジタル変換器（ＡＤＣ）１０１によりデジタル化される。次に、整数遅延に対してデジタル化された信号を補償する手段１０２が使用される。該手段は、トラック２用のＫのＤフリップフロップ及びトラックＮ用のＫ．（Ｎ−１）のＤフリップフロップを有する。ここで、Ｋは、隣接するトラック間の遅延の名目上の整数部分である。分数遅延は、Ｎ−１個の相互相関器（ＣＯＲ）１０３の組を用いて隣接チャネルからの信号を関連付けることによって決定される。相互相関器の組の出力は、足し合わされて、加算の結果は、積分ループフィルタ１０４の入力を形成する。ループフィルタの出力は、制御発振器１０５を駆動する。制御発振器１０５は、アナログ／デジタル変換器（ＡＤＣ）に対するクロックを発生させる。
【００６８】
留意すべきは、この構成が、特に全ての隣接するチャネル間の遅延が等しい場合にのみ動作することである。遅延補償器及び平衡装置の後のサンプルレート変換器は、この変化するアナログ／デジタルクロックに対応しなければならず、それをサンプルレート変換器の出力で一定のクロックに変換できなければならない。
【００６９】
本発明の他の実施例は、接線方向以外の、二次元ビット格子の基本方向の一つに沿って均一であるプリアンブルパターンの所定の構造の使用から成る。
【００７０】
図１１は、プリアンブル部分及びデータ部分を有する９列ブロード・スパイラルのためのフォーマットの概略図である。
【００７１】
プリアンブルパターンの均一性は、連続するビット列に置かれるが、一定の遅延を有する連続する読取点に、類似する信号波形をもたらす。上述された実施例は、相互相関器に対する連続するビット列の間のクロストークに基づく。この更なる実施例は、相互相関器に対する連続するビット列での信号波形の類似性に基づく。本発明の上述された実施例では、相互相関器は、如何なる中断もなく連続的に作動する。本発明のこの更なる実施例では、相互相関器は、二次元ビット格子のプリアンブル部分でのみ作動し、データ部分では作動しない。
【００７２】
図１２は、本発明のこの更なる実施例のブロック図である。それは、接線方向以外の、二次元ビット格子の基本方向の一つに沿うプリアンブルの均一性に基づく。遅延補償器の入力は、ブロード・スパイラルの０からＮ−１のＮ列から発せられるＮ個の信号から成る。一つの列、例えばＮ−１列目は、基準列として取り込まれて、システム内で遅延されることなく送られる。他の０からＮ−２の列は、適応遅延回路（ＡＤ）１２１に入力される。適応遅延回路の出力は、遅延されない基準列から引かれて、このようにして誤差ｅを形成する。誤差eは、遅延回路（D）１２２によって一クロック周期で遅延される。基準列の信号の導関数は、微分器１２３、例えば（１−D２）微分回路を用いて決定される。該微分器の出力は、信号の相関をもたらす遅延回路Dの出力を乗じられる。この乗算器の出力は、ループスイッチ１２４の入力を形成する。ループスイッチ１２４は、捕捉窓を確定する制御ブロック（ＡＷ）１２５によって制御される。ループスイッチの出力は、遅延情報を形成するためにループフィルタＰＩＤ１２６によって使用される。フィルタＰＩＤの出力での遅延情報は、可変遅延ブロックにおける夫々の列の遅延を決定する。遅延ブロックの後で、遅延されない基準信号を有する信号は、ダウンサンプラー１２７によって係数２でダウンサンプルを成される。最後に、捕捉窓は、プリアンブル検出器１２８の出力に基づいて決定される。プリアンブル検出器は、ダウンサンプラーの出力信号に作用する。この方法では、遅延値は、データが、接線方向以外の、二次元ビット格子の基本方向の一つに沿って均一である場合に、プリアンブルの間のみ更新される。
【００７３】
更に、他の実施例によれば、本発明による方法は、基準信号として０列目（又はＮ−１列目。）の代わりに１列目とＮ−２列目との間の内側の列の一つ（ｋ列目。）を使用する。基準信号を用いて、他の全ての列（保護周波数帯付近の他の外側の列以外。）は、相互相関により揃えられなければならない。これは、内側の全てのビット列２、３、・・・、Ｎ−２の高周波信号がｋ列目に対して揃えられることを示す。外側のビット列に対しては、他の手順が適用されなければならない。例えば、１列目と２列目との間で得られたのと同じ位相遅延が０列目と１列目でも得られる。そのとき、０列目の全体的な位相遅延は、Ｄ０＝Ｄ１＋（Ｄ１−Ｄ２）となる（なお、ｉ列目の位相遅延をＤｉと表わす）。第二の外側の列に対しては、Ｎ−３列目とＮ−２列目との間で得られたのと同じ位相遅延がＮ−２列目とＮ−１列目でも得られる。そのとき、Ｎ−１列目の全体的な位相遅延は、ＤＮ−１＝ＤＮ−２＋（ＤＮ−３−ＤＮ−２）となる。この実施例の概略図が図１３で示されている。留意すべきは、実際的な実施に対しては、遅延補償ブロックに対して全て正の遅延値を得るように一定遅延で基準列（ｋ列目。）を遅延させることが必要とされることである。この一定遅延は、外側０列目（又は外側Ｎ−１列目）とｋ列目との間の（予想される）遅延と等しい一方で、最小値以下であってはならない。予想される遅延は、ブロード・スパイラルの幾何学構造及びレーザー点（回折格子によって作られるような。）の分離から導き出されうる。
【００７４】
他の実施例が、幾らか低い密度を有する二次元システムに対して可能である。ここで、完全な二次元ビット検出器を有することを必要としなくても良い。クロストーク相殺（ＸＴＣ）を用いて、ＸＴＣの後で独立して一次元ＰＲＭＬ検出器を容易に適用することが可能となる。このような構造において、中央のチャネルから隣接チャネルを引く前に隣接チャネルに適用される適応フィルタは、相対的な位相情報を有する。位相情報は、フィルタタップの重心を決定することによって取り出される。
【００７５】
本発明の幾つかの実施例は、ほんの一例として上述された。添付の特許請求の範囲によって定められた本発明の適用範囲から外れることなく、変更及び変形が記述された実施例に対して成されうることは、当業者にとって明らかである。更に、特許請求の範囲において、括弧内の如何なる参照符号も特許請求の範囲を限定するように解釈されるべきではない。語「有する」は、特許請求の範囲で挙げられた以外の要素又はステップの存在を認めないわけではない。語「一つの」は、複数を認めないわけではない。本発明は、幾つかの個別素子を有するハードウェアによって、更に、適切にプログラムされたコンピュータによって実施されうる。幾つかの手段を列挙している装置の請求項において、それら手段の幾つかは、ハードウェアの同一の物によって具現化されうる。手段が互いに異なる従属請求項で列挙されているという単なる事実は、これらの手段の組み合わせが有利に使用され得ないということを示しているわけではない。
【図面の簡単な説明】
【００７６】
【図１】９点の回折格子を有する９列のブロード・スパイラルを示す。
【図２】二つの隣接するスポットのエアリー形状を示す。
【図３】従来技術による１１個の並列チャネルでビット検出を行うための装置のブロック図を示す。
【図４Ａ】隣接するトラック間の相対的位相遅延の関数としての相互相関関数の展開を示す。
【図４Ｂ】隣接するトラック間の相対的位相遅延の関数としての第一の導関数の展開を示す。
【図５】１１個の並列チャネルでビット検出を行うための本発明による完全な装置のブロック図を示す。
【図６】光クロストークを用いる本発明による遅延補償器の第一の実施例のブロック図を示す。
【図７】光クロストークを用いる遅延補償器の他の実施例のブロック図を示す。
【図８】光クロストークを用いるフィードフォワード型遅延補償器の実施例のブロック図を示す。
【図９】光クロストークを用いる単一パラメータ遅延補償器に対応する実施例のブロック図を示す。
【図１０】光クロストークを用い、相対的位相遅延を整数値に保つためにアナログ／デジタルクロックを制御するための発振器を有する遅延補償器の実施例のブロック図を示す。
【図１１】プリアンブル部分及びデータ部分を有する９列ブロード・スパイラルのためのフォーマットの概略図を示す。
【図１２】このプリアンブル構造に基づく本発明の他の実施例のブロック図を示す。
【図１３】このプリアンブル構造に基づく本発明の更なる他の実施例のブロック図を示す。
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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