(57)【要約】半導体構造は、フィン（２０５）を含み、このフィン（２０５）上に形成された層（３０５）を含む。このフィン（２０５）は矩形の断面形状を有し、幾つかの表面を有する第１結晶質材料を含む。層（３０５）は表面に形成され、第２結晶質材料を含む。第１結晶質材料は、層（３０５）内に引っ張り歪みを導入するように第２結晶質材料とは相異なる格子定数を有する。
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【特許請求の範囲】
【請求項１】
第１結晶質材料及び複数の表面を含むフィン（２０５）と、
前記複数の表面の少なくとも一部分に形成された第１層（３０５）とを有し、前記第１層（３０５）は第２結晶質材料を含み、前記第１結晶質材料は前記第１層内に引っ張り歪みを導入するように前記第２結晶質材料とは相異なる格子定数を有する、
半導体デバイス。
【請求項２】
前記フィン（２０５）は、矩形の断面形状を有し、かつ、
前記第１結晶質材料は、前記第２結晶質材料の格子定数より大きな格子定数を有する結晶質材料を含む、
請求項１記載の半導体デバイス。
【請求項３】
前記第２結晶質材料は、シリコンを含み、かつ、
前記第１結晶質材料は、シリコンより大きな格子定数を有する結晶質材料を含む、  
請求項１記載の半導体デバイス。
【請求項４】
前記第１結晶質材料は、ＳｉＸＧｅ（１−Ｘ）を含み、ｘは、略０．７に等しい、
請求項３記載の半導体デバイス。
【請求項５】
前記第１層（３０５）の少なくとも一部分に形成された第２層（４０５）を含み、前記第２層（４０５）は誘電体を含み、かつ、
前記第２層（４０５）の少なくとも一部分に形成されたゲート電極（４１０）を含み、前記ゲート電極（４１０）は、ポリシリコンを含む、
請求項１記載の半導体デバイス。
【請求項６】
第１格子定数を有する第１結晶質材料を含むフィン（２０５）を有し、前記フィンは第１及び第２末端部を更に含み、前記第１結晶質材料は、ＳｉＸＧｅ（１−Ｘ）を含み、ｘは、略０．７に等しいものであり、
前記フィン（２０５）の前記第１及び第２末端部に隣接して形成されたソース（２１０）及びドレイン（２０５）領域、を有し、
前記フィン（２０５）の少なくとも一部分に形成された第２結晶質材料の第１層（３０５）を有し、前記第２結晶質材料は第２格子定数を有し、前記第１格子定数は前記第２格子定数より大きな数であり、前記第２結晶質材料はシリコンを含むものであり、
前記第１層（３０５）の少なくとも一部分に形成された誘電層（４０５）を有し、
前記誘電層（４０５）の少なくとも一部分に形成されたゲート電極（４１０）を有し、前記ゲート電極（４１０）は、第３結晶質材料を含み、前記第３結晶質材料はポリシリコンを含み、
前記第１格子定数は前記第１層に引っ張り歪みを導入するように第２格子定数より大きく、かつ、前記引っ張り歪みが前記第１層においてキャリア移動度を増大する、
トランジスタ。
【請求項７】
第１結晶質材料及び複数の表面を含むフィン（２０５）を形成し、
前記複数の表面の少なくとも一部分に第１層（３０５）を形成し、前記第１層（３０５）は第２結晶質材料を含み、前記第１結晶質材料は、前記第１層内に引っ張り歪みを導入するために前記第２結晶質材料とは格子定数が異るものとなっている、
半導体デバイスを形成する方法。
【請求項８】
前記第１結晶質材料は、第２結晶質材料の格子定数より大きな格子定数を有するように選択される、
請求項７記載の方法。
【請求項９】
前記第１層（３０５）を形成するように前記第２結晶質材料としてシリコンを選択し、かつ、
前記第１結晶質材料がシリコンよりも大きな格子定数を有するように前記第１結晶質材料を選択する、
請求項７記載の方法。
【請求項１０】
前記フィン（２０５）を形成するために前記第１結晶質材料としてＳｉＸＧｅ（１−Ｘ）を選択し、
ｘが略０．７に等しくなるようにｘを選択し、
前記第１層（３０５）上に第２層（４０５）を形成し、前記第２層（４０５）は誘電体を含み、かつ、
前記第２層（４０５）上にゲート電極（４１０）を形成し、前記ゲート電極（４１０）は、ポリシリコンを含む、
請求項７記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、トランジスタを製造する方法に関し、より具体的には、フィン電界効果トランジスタ（ＦｉｎＦＥＴ：Fin Field-Effect Transistors）に関する。
【背景技術】
【０００２】
デバイスサイズをスケーリングすることが、集積回路のパフォーマンスに関する改善と集積回路のコスト削減を駆動する主なファクタとなっている。現在のート酸化物の膜厚及びソース／ドレイン（Ｓ／Ｄ：source/drain）の接合深さに関連付けられた制限に起因して、０．１μｍプロセス世代以下の既存のバルクＭＯＳＦＥＴデバイスをスケーリングすることは、不可能ではないとしても、困難である。それ故、新しいデバイス構造及び新しい材料がＦＥＴパフォーマンスを改善させるために必要とされている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
二重ゲートＭＯＳＦＥＴは、既存の平坦なＭＯＳＦＥＴに続く候補である新しいデバイスを表す。二重ゲートＭＯＳＦＥＴにおいて、チャネルをコントロールするための２つのゲートを使用することで、短チャネル効果を著しく抑制する。フィンＦＥＴは、縦型フィンに形成されたチャネルを含む最近の二重ゲート構造である。フィンＦＥＴは、配置及び製造において、既存の平坦なＭＯＳＦＥＴと同様である。フィンＦＥＴは、また、チャネル長さの範囲、ＣＭＯＳの適合性、及び他の二重ゲート構造に比較して大きなパッキング密度を与える。
【課題を解決するための手段】
【０００４】
本発明によれば、フィンチャネルに対して自己整合性を有する縦型に形成された歪みチャネルを利用するフィンＦＥＴトランジスタが提供される。この歪みチャネル層は、フィンＦＥＴのフィンの結晶構造と格子定数の異なる結晶質材料を含み得る。この格子定数の相違によって、キャリア移動度を増やす歪みチャネル層に引っ張り歪みを導入する。キャリア移動度を増やすことは、次にフィンＦＥＴトランジスタの駆動電流を増加し、従って、フィンＦＥＴパフォーマンスを改善する。
【０００５】
本発明の更なる利点と他の特徴は、以下の明細書に記載されるが、当業者にとって、以下の本文を検討すれば明瞭となり、あるいは本発明を実施することによって理解されるであろう。本発明の利点及び特徴は、添付の請求項に特定的に指摘されたように実現し得る。
【０００６】
本発明によれば、上述、及び他の利点は、フィンを含む半導体構造によってある部分満たされる。フィンは第１結晶質材料と複数の表面を含む。この構造は、複数の表面の少なくとも一部に形成された層を更に含み、この層は第２結晶質材料を含む。第１結晶質材料は層内に引っ張り歪みを導入するために第２結晶質材料とは相異なる格子定数を有する。
【０００７】
本発明のもう１つの態様によれば、トランジスタが形成される。このトランジスタは、第１結晶質材料と第１及び第２末端部分を包含するフィンを更に含む。この第１結晶質材料は第１格子定数を有する。トランジスタは、フィンの第１及び第２末端部分に隣接して形成されたソース及びドレイン領域を更に含む。トランジスタは、フィンの少なくとも一部に形成された第２結晶質材料の第１層も含む。第２結晶質材料は、第２格子定数を有し、第１格子定数は第２格子定数より大きい。トランジスタは、、第１層の少なくとも一部に形成された誘電層と誘電層の少なくとも一部に形成されたゲート電極を更に含む。
【０００８】
本発明の更なる態様によれば、半導体デバイスを形成する方法が提供される。この方法は、第１結晶質材料と多数の表面を含むフィンを形成する。この方法は、多数の表面の少なくとも一部分に第１層を形成する。この第１層は第２結晶質材料を含み、第１結晶質材料は、第１層内に引っ張り歪みを導入するために第２結晶質材料と格子定数が異なったものとなっている。
【０００９】
本発明の他の利点及び特徴は、当業者にとって、以下の詳細な明細書を読むことにより容易に明瞭となるだろう。図示され、記載された実施形態は、本発明を実施するために最適な形態の説明を与えるものである。本発明は、様々な明白な態様において、それら全部が本発明の範囲を逸脱することなく改変可能である。従って、図面は、それ自体説明を目的としているため、限定されるものではない。添付図面を参照しながら本発明が記載され、同符号は、同要素を示す。
【発明を実施するための最良の形態】
【００１０】
本発明の以下の詳細なる明細書は添付の図面を参照しながら記載される。同符号は、相異なる図面で同じあるいは同様のエレメントを示し得る。また、以下の詳細な明細書は、本発明を制限しない。本発明の趣旨の範囲は添付の請求項によって定義されるものである。
【００１１】
本発明によれば、移動度が増加したチャネルフィンＦＥＴが形成される。本発明に従って縦型に形成された歪みチャネル層が、フィンＦＥＴのフィンチャネルに自己整合性を有する。歪みチャネル層は、引っ張り歪みが歪みチャネル層内に導入されるようにフィンＦＥＴのフィンの結晶質材料と格子定数が異なる（格子ミスマッチである）結晶質材料を含んでよい。この導入された引っ張り歪みが歪みチャネル層のキャリア移動度を増やすので、フィンＦＥＴの駆動電流を増大する。
【００１２】
図１は、本発明の例示的な一実施形態に従って形成された基板１００の断面図を表す。本発明に従って基板１００は、例えば、埋め込み酸化層１１０上に形成されたフィンチャネル層１０５を含む絶縁（ＳＯＩ）構造上のシリコンであってよい。この埋め込み酸化層１１０は、シリコン層（図示せず）に形成されてよい。フィンチャネル層１０５の膜厚は、例えば、約５００Å（オングストローム）〜約２０００Åの範囲であってよいし、埋め込み酸化層１１０の膜厚は、例えば、約１０００Å〜約３０００Åの範囲であってよい。
【００１３】
フィンチャネル層１０５は、歪みチャネル層用に選択された結晶質材料よりの格子定数より大きな格子定数を有する結晶質材料を含み得る（図３Ａ及び図３Ｂを参照しながら以下に記載される）。例えば、シリコンが歪みチャネル層用に選択されれば、フィンチャネル層１０５がシリコンの格子定数より大きな格子定数を有する結晶質材料を含み得る。フィンチャネル層１０５は、例えば、ｘが大体０．７に等しいＳｉＸＧｅ（１−Ｘ）を含み得る。ｘの他の値は適切に選択されてよい。当業者であれば、この材料の格子定数が歪みチャネル層用に選択された結晶質材料の格子定数より大きくなるようにＳｉＸＧｅ（１−Ｘ）以外の他の結晶質材料が利用され得ることが認識されよう。幾つかの実施形態において、基板１００がエピタキシャルＳｉＸＧｅ（１−Ｘ）を酸化物／Ｓｉ基板ウェーハにボンディングするウェーハによって形成され得る。しかし、当業者であれば、基板１００を形成するために既存の技術が利用され得ることが認識されよう。
【００１４】
図２Ａ及び２Ｂに示されるように、基板１００を形成した後、縦型のフィン２０５がフィンチャネル層１０５から形成され得る。フィン２０５は、例えば、１０〜１５ｎｍの幅（ｗ）に形成され得る。フィン２０５は、既存のフォトリソグラフィック及びエッチングプロセスを含む既存のプロセスを使用して、フィンチャネル層１０５から形成され得るが、これに制限されるわけではない。
【００１５】
フィン２０５の形成に続いて、ソース２１０及びドレイン２１５領域が図２Ｃ及び２Ｄに示されるようにフィン２０５の対応する末端に隣接して形成され得る。ソース２１０及びドレイン２１５領域が、例えば、フィン２０５上に結晶質材料層をデポジションすることによって形成され得る。ソース２１０及びドレイン２１５領域は、例えば、既存のリソフォトグラフィ及びエッチングプロセスを使用して結晶質材料層から形成され得る。しかし、当業者であれば、ソース２１０及びドレイン２１５領域を形成するため、他の既存の技術が利用可能であることが認識されよう。ソース２１０及びドレイン２１５領域は、例えば、ｘを略０．７として、ＳｉＸＧｅ（１−Ｘ）のような結晶質材料を含んでよい。
【００１６】
ソース２１０及びドレイン２１５領域を形成した後、歪み層３０５が図３Ａ及び３Ｂに示されるようにフィン２０５、ソース２１０及びドレイン２１５上に形成され得る。歪み層３０５が既存の適切なプロセスのいずれをも使用してフィン２０５、ソース２１０及びドレイン２１５上に形成され得る。幾つかの例示的な実施形態において、例えば、歪み層３０５が、選択的なエピタキシャルデポジションプロセスを用いてフィン２０５、ソース２１０及びドレイン２１５上に形成され得る。歪み層３０５は、フィン２０５用に使用された結晶質材料の格子定数より小さな数の格子定数を有する結晶質材料を含み得る。フィン２０５及び歪み層３０５間の格子定数が異なることによって引っ張り歪みが歪み層３０５に生成される。歪み層３０５が、例えば、フィン２０５幅ｗの約２分の１〜約３分の１である膜厚に形成され得る。例えば、歪み層３０５の膜厚ｔは、５ｎｍであってよい。歪み層３０５は、制限されないが、シリコンを含んでよい。当業者であれば、フィン２０５を形成するために使用された結晶質材料より小さな格子定数を有する他の結晶質材料が他の例において利用され得ることが認識されよう。
【００１７】
歪み層３０５の形成後、図４Ａ及び図４Ｂに示されるようにソース２１０及びドレイン２１５によって覆われないフィン２０５部分にゲート誘電体４０５及びゲート電極４１０が形成され得る。ゲート誘電体４０５がＳｉＯ、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＨＦＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＨＦＳｉＯ（ｘ）ＺｎＳ、ＭｇＦ２、あるいは他の誘電材料のような誘電材料の薄膜層を含み得る。ゲート電極４１０がゲート電極４０５上に形成され得、例えば、ポリシリコン層を含み得る。ゲート誘電体４０５及びゲート電極４１０が、例えば、既存のデポジション及びパターニングプロセスのような既存のプロセスを利用してフィン２０５上に形成され得る。それ故、フィン２０５上におけるゲート誘電体４０５及びゲート電極４１０の形成によって、フィン２０５の縦型表面の双方において薄膜歪み層３０５を含むＦＥＴサイドウォールの縦型チャネルが生成される。歪み層３０５は、歪み層３０５及びフィン２０５間の格子定数が異なることにより生じた歪み層３０５における引っ張り歪みの導入を通じてキャリア移動度の改善を提供する。キャリア移動度の向上は、図４Ａ及び図Ｂに示される半導体構造を利用して生成されたフィンＦＥＴトランジスタの駆動電流の増大を可能にする。
【００１８】
［例示的な歪み絶縁体］
図５は、本発明の他の実施形態に従って、図２Ａ及び２Ｂに示されるフィン２０５のようなフィンＦＥＴのフィン下部に形成され得る例示的な歪み絶縁体５０５を表す。フィン２０５の結晶質材料と歪み絶縁５０５が格子定数が異なるようにフィン２０５が、歪み絶縁体５０５の絶縁材料上に形成され得る。フィン２０５の結晶質材料と歪み絶縁５０５間の格子定数が異なることによってフィン２０５に引っ張り歪みを生じさせ、順次にフィンＦＥＴのキャリア移動度を改善する。当業者であれば、フィン２０５の結晶質材料と異なる格子定数を有する適切な絶縁材料の全てが、歪み絶縁体５０５として利用され得ることを認識されよう。
【００１９】
［例示的なソース／ドレイン再生プロセス］
図６は、本発明のもう１つの実施形態に従った例示的なダマシンソース／ドレイン再成長を表す。基板上に活性領域６００及びフィン６０５が形成された後、テトラエチルオルトシリケート（ＴＥＯＳ；TetraEthylOrthSilicate）がフィン６０５及び活性領域６００上にデポジットされ得、その後研磨され得る。その後マスク６１０（マスク１）がゲート領域６１５を開けるために利用され得る。フィン６０５が細ゲート領域６１５にポリシリコンをデポジットし、研磨することによってゲート６２０が形成され得る。第２マスク（マスク２）６２５はソース／ドレイン領域６３０を開けるために利用され得る。開けられたソース及びドレイン領域６３０内における活性領域６００の窒化層がソース／ドレイン領域６３０を晒すためにエッチングされ得る。ソース６３５及びドレイン６４０を生成するため、晒された領域からシリコンが選択的に再生され得る。
【００２０】
前述の明細書において、特定的な材料、構造、化学、プロセス等のような多くの特定的な詳細が記載されたが、本発明の完全な理解を与えるためである。しかし、本発明は本文に具体的に記載された詳細に頼ることなく実施可能である。他の例において、周知のプロセッシング構造は、本発明の趣旨を無駄にあいまいにしないために詳細が記載されていない。本発明を実施する際に従来のフォトリソグラフィ及びエッチング技術が利用され得、従って、そのような技術の詳細は明細書に詳細に記載されていない。
【００２１】
本発明の好適な実施形態及び本発明の多様な例の幾つかのみが示され、本開示に記載されている。本発明は多様な他の組み合わせ及び環境において使用可能であり、本文に表された進歩性の趣旨の範囲内で改変が可能である。
【図面の簡単な説明】
【００２２】
【図１】本発明に従ったフィンＦＥＴのフィンを形成するために利用され得る基板の例示的な層を表す説明図。
【図２Ａ】本発明に従った例示的なフィンを表す説明図。
【図２Ｂ】本発明に従った図２Ａの例示的なフィンの断面図。
【図２Ｃ】本発明に従った図２Ａ及び図２Ｂに示すフィンに隣接して形成された例示的なソース及びドレイン領域を表す説明図。
【図２Ｄ】本発明に従った図２Ａ及び図２Ｂに示すフィンに隣接して形成された例示的なソース及びドレイン領域を表す説明図。
【図３Ａ】本発明に従ってフィン上に形成された歪み層の断面図。
【図３Ｂ】本発明に従ってフィン及びソース及びドレイン領域上に形成された図３Ａ示す歪み層の断面図。
【図４Ａ】本発明に従ったフィン上に形成されたゲート誘電体及びゲート電極の断面図。
【図４Ｂ】本発明に従ったフィン上に形成された図４Ａのゲート誘電体及びゲート電極の平面図。
【図５】本発明の他の実施形態に従った図２Ａ及び図２Ｂに示すフィン下部の歪み絶縁体を表す説明図。
【図６】本発明の他の実施形態に従ったダマシンソース／ドレインの再生を表す説明図。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
2006516821.tif 000009
【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成16年11月19日(2004.11.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１結晶質材料及び複数の表面を含むフィン（２０５）を有し、このフィン（２０５）は、約１０ｎｍ〜約１５ｎｍの範囲の幅を有するとともに、このフィン（２０５）の第１末端からこのフィン（２０５）の第２末端にキャリアが移動するためのチャネルを含み、
前記複数の表面の少なくとも一部分に形成された第１層（３０５）とを有し、前記第１層（３０５）は第２結晶質材料を含み、前記第１結晶質材料は前記第１層内に引っ張り歪みを導入するように前記第２結晶質材料とは相異なる格子定数を有する、
半導体デバイス。
【請求項２】
前記フィン（２０５）は、矩形の断面形状を有し、かつ、
前記第１結晶質材料は、前記第２結晶質材料の格子定数より大きな格子定数を有する結晶質材料を含む、
請求項１記載の半導体デバイス。
【請求項３】
前記第２結晶質材料は、シリコンを含み、かつ、
前記第１結晶質材料は、シリコンより大きな格子定数を有する結晶質材料を含む、  
請求項１記載の半導体デバイス。
【請求項４】
前記第１結晶質材料は、ＳｉＸＧｅ（１−Ｘ）を含み、ｘは、略０．７に等しい、
請求項３記載の半導体デバイス。
【請求項５】
前記第１層（３０５）の少なくとも一部分に形成された第２層（４０５）を含み、前記第２層（４０５）は誘電体を含み、かつ、
前記第２層（４０５）の少なくとも一部分に形成されたゲート電極（４１０）を含み、前記ゲート電極（４１０）は、ポリシリコンを含む、
請求項１記載の半導体デバイス。
【請求項６】
第１格子定数を有する第１結晶質材料を含むフィン（２０５）を有し、前記フィンは第１及び第２末端部を更に含み、前記第１結晶質材料は、ＳｉＸＧｅ（１−Ｘ）を含み、ｘは、略０．７に等しいものであり、
前記フィン（２０５）の前記第１及び第２末端部に隣接して形成されたソース（２１０）及びドレイン（２０５）領域を有し、このフィン（２０５）は、キャリアが前記ソース（２１０）と前記ドレイン（２１５）との間で移動するためのチャネルを有し、
前記フィン（２０５）の少なくとも一部分に形成された第２結晶質材料の第１層（３０５）を有し、前記第２結晶質材料は第２格子定数を有し、前記第１格子定数は前記第２格子定数より大きな数であり、前記第１層の膜厚はフィン幅の２分の１から３分の１で、前記第２結晶質材料はシリコンを含むものであり、
前記第１層（３０５）の少なくとも一部分に形成された誘電層（４０５）を有し、
前記誘電層（４０５）の少なくとも一部分に形成されたゲート電極（４１０）を有し、前記ゲート電極（４１０）は、第３結晶質材料を含み、前記第３結晶質材料はポリシリコンを含み、
前記第１格子定数は前記第１層に引っ張り歪みを導入するように第２格子定数より大きく、かつ、前記引っ張り歪みが前記第１層においてキャリア移動度を増大する、
トランジスタ。
【請求項７】
第１結晶質材料、複数の表面及び幅を含むフィン（２０５）を形成し、前記フィン（２０５）は、このフィン（２０５）の第１末端からこのフィン（２０５）の第２末端にキャリアが移動するためのチャネルを含み、
前記複数の表面の少なくとも一部分に第１層（３０５）を形成し、前記第１層（３０５）は第２結晶質材料を含み、前記第１結晶質材料は、前記第１層内に引っ張り歪みを導入するために前記第２結晶質材料とは格子定数が異るものとなっており、前記第１層の幅は、フィン幅の大体２分の１から３分の１である、
半導体デバイスを形成する方法。
【請求項８】
前記第１結晶質材料は、第２結晶質材料の格子定数より大きな格子定数を有するように選択される、
請求項７記載の方法。
【請求項９】
前記第１層（３０５）を形成するように前記第２結晶質材料としてシリコンを選択し、かつ、
前記第１結晶質材料がシリコンよりも大きな格子定数を有するように前記第１結晶質材料を選択する、
請求項７記載の方法。
【請求項１０】
前記フィン（２０５）を形成するために前記第１結晶質材料としてＳｉＸＧｅ（１−Ｘ）を選択し、
ｘが略０．７に等しくなるようにｘを選択し、
前記第１層（３０５）上に第２層（４０５）を形成し、前記第２層（４０５）は誘電体を含み、かつ、
前記第２層（４０５）上にゲート電極（４１０）を形成し、前記ゲート電極（４１０）は、ポリシリコンを含む、
請求項７記載の方法。
【国際調査報告】
2006516821.tif 000014
2006516821.tif 000015
2006516821.tif 000016