(57)【要約】半導体デバイス（１００）を製造する方法は、絶縁体（１２０）上にフィン構造（２１０）を形成するステップを含む。このフィン構造（２１０）は、側面および上面を含んでいてもよい。この方法はさらに、フィン構造（２１０）上にゲート材料（３２０）をたい積するステップと、たい積したゲート材料（３２０）をプレーナ化するステップを含んでいてもよい。反射防止膜（５２０）は、プレーナ化したゲート材料（３２０）上にたい積することができ、また、ゲート構造（５１０）は、反射防止膜（５２０）を使用して、プレーナ化したゲート材料（３２０）から形成することができる。
2006505949.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体（１２０）上に、複数の側面および上面を含むフィン構造（２１０）を形成するステップと、
前記フィン構造（２１０）上にゲート材料（３２０）をたい積するステップと、
このたい積したゲート材料（３２０）をプレーナ化するステップと、
前記プレーナ化したゲート材料（３２０）上に反射防止膜（５２０）をたい積するステップと、
前記反射防止膜（５２０）を使用して、前記プレーナ化したゲート材料（３２０）からゲート構造（５１０）を形成するステップと、を含む、半導体デバイス（１００）の製造方法。
【請求項２】
前記プレーナ化するステップは、
化学的機械的プロセスによって、前記たい積したゲート材料（３２０）の上面を研磨するステップを含む、請求項１記載の方法。
【請求項３】
前記ゲート構造（５１０）を形成するステップは、
前記反射防止膜（５２０）上にフォトレジスト層をたい積するステップと、
前記ゲート構造（５１０）を定義すべく、前記フォトレジスト層をパターン化するステップと、
前記ゲート構造（５１０）を形成すべく、前記フォトレジスト層および前記ゲート材料（３２０）を選択的にエッチングするステップと、を含む、請求項１記載の方法。
【請求項４】
前記ゲート構造（５１０）のクリティカルディメンションは、約５０ｎｍ以下である、請求項１記載の方法。
【請求項５】
絶縁体（１２０）上にフィン構造（２１０）を形成するステップと、
このフィン構造（２１０）上にポリシリコン（３２０）をたい積するステップと、
平らな上面を得るべく、前記ポリシリコン（３２０）を研磨するステップと、
このポリシリコン（３２０）の前記平らな上面上に反射防止層（５２０）をたい積するステップと、
前記反射防止層（５２０）を使用して、前記ポリシリコン（３２０）からゲート構造（５１０）を形成するステップと、を含む、半導体デバイス（１００）の製造方法。
【請求項６】
前記研磨するステップは、
前記ポリシリコン（３２０）を化学的機械的研磨するステップを含む、請求項５記載の方法。
【請求項７】
前記ゲート構造（５１０）を形成するステップは、
前記反射防止膜（５２０）上にフォトレジスト層をたい積するステップと、
前記ゲート構造（５１０）を定義すべく、このフォトレジスト層をパターニングするステップと、
前記定義されたゲート構造（５１０）の周りから前記ポリシリコン（３２０）を除去するステップと、を含む、請求項５記載の方法。
【請求項８】
前記ゲート構造（５１０）のクリティカルディメンションは、約２０ｎｍから約３０ｎｍである、請求項５記載の方法。
【請求項９】
絶縁体（１２０）上にフィン構造（２１０）を形成するステップと、
前記フィン構造（２１０）上にポリシリコン（３２０）をたい積するステップと、
前記ポリシリコン（３２０）上に反射防止膜（５２０）をたい積するステップと、
前記反射防止膜（５２０）上にフォトレジスト層をたい積するステップと、
ゲート構造（５１０）を定義すべく、前記フォトレジスト層をパターン化するステップと、
前記定義されたゲート構造（５１０）の周りから前記ポリシリコン（３２０）をエッチングするステップと、を有しており、
前記反射防止膜（５２０）をたい積するステップの前に、平らな上面を得るべく、前記ポリシリコン（３２０）を研磨する、半導体デバイス（１００）の製造方法。
【請求項１０】
前記定義されたゲート構造（５１０）のクリティカルディメンションは、約２０ｎｍから約５０ｎｍである、請求項９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、および半導体デバイスを製造する方法に関する。本発明は特に、ダブルゲートデバイスに適用することができる。
【背景技術】
【０００２】
超々大規模集積回路の半導体デバイスに関する密度の高さ、性能の高さに対する拡大する要求は、１００ナノメータ（nm）未満のゲート長のような構造的要素、高い信頼性、および製造処理能力の向上を要求する。構造的要素を１００ｎｍ未満に減少させることは、従来の方法の限界に挑むこととなる。
【０００３】
例えば、従来のプレーナ型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長を１００ｎｍ未満にスケーリングした場合、ソースおよびドレイン間の過度の漏れ電流のような短チャネル効果に関連する問題を克服することがますます困難になる。さらに、移動度低下および多くのプロセス問題によって、さらに小さなデバイス構造を含めるように従来のＭＯＳＦＥＴをスケーリングすることが困難になる。
したがって、ＦＥＴ性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
【０００４】
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっている新規なデバイスである。いくつかの点において、ダブルゲートＭＯＳＦＥＴは従来のバルクシリコンＭＯＳＦＥＴよりも優れた特性を呈する。
これらの優れた特性は、ダブルゲートＭＯＳＦＥＴが従来のＭＯＳＥＴのようにチャネルの片側上だけではなくチャネルの両側上にゲート電極を有するために生じる。
２つのゲートがある場合、ドレインによって生成される電界は、チャネルのソース端からより遮断される。また、２つのゲートはシングルゲートのおよそ２倍の電流を制御することができ、このことはより強いスイッチング信号に帰着する。
【０００５】
ＦｉｎＦＥＴは、短チャネル耐性に優れている最近のダブルゲート構造である。ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含んでいる。このＦｉｎＦＥＴ構造は、従来のプレーナ型のＭＯＦＥＴで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
【発明の開示】
【０００６】
本発明の趣旨に沿った実装は、ゲートのクリティカルディメンション（ＣＤ）を改善するＦｉｎＦＥＴデバイスを形成する方法を提供する。ゲート材料はゲート・パターニングの前にプレーナ化することができる。さらに、プレーナ化したゲート材料上に反射防止膜を形成してもよい。
【０００７】
本発明のさらなる利点および他の構造は、以下の詳細な説明で記載される。そしてその一部は、以下の検討に基づいて当業者に明白になるであろう。または本発明を実行することによって認識できる。本発明の効果および構造は、添付された請求項で特に指摘されるように理解され、達成される。
【０００８】
本発明によれば、前述およびその他の利点の一部は、絶縁体上にフィン構造を形成するステップを含んだ半導体デバイスを製造する方法によって達成される。
フィン構造は、側面および上面を含んでいてもよい。
この方法はさらに、フィン構造上にゲート材料をたい積するステップと、たい積したゲート材料をプレーナ化するステップを含んでいてもよい。
反射防止膜は、プレーナ化したゲート材料上にたい積することができ、また、ゲート構造は、反射防止膜を使用して、プレーナ化したゲート材料から形成することができる。
【０００９】
本発明の他の態様によれば、半導体デバイスを製造する方法は、絶縁体上にフィン構造を形成するステップと、このフィン構造上にポリシリコンをたい積するステップとを含んでいてもよい。
この方法はまた、平らな上面を得るべく、ポリシリコンを研磨するステップと、このポリシリコンの平らな上面上に反射防止層をたい積するステップとを含んでいてもよい。
反射防止層を使用して、ゲート構造をポリシリコンから形成してもよい。
【００１０】
本発明のさらなる態様によれば、半導体デバイスは、基板、およびこの基板上に形成される絶縁層を含むことができる。
本発明のさらなる態様によれば、半導体デバイスを製造する方法は、絶縁体上にフィン構造を形成するステップと、フィン構造上にポリシリコンをたい積するステップとを含んでいてもよい。
この方法はまた、平らな上面を得るべく、ポリシリコンを研磨するステップと、ポリシリコンの平らな上面上に反射防止膜をたい積するステップとを含んでいてもよい。
この方法はさらに、反射防止膜上にフォトレジスト層をたい積するステップと、ゲート構造を定義すべく、このフォトレジスト層をパターニングするステップとを含んでいてもよい。
このポリシリコンは、定義されたゲート構造の周りからエッチングされてもよい。
【００１１】
本発明の他の利点および構成は、以下の詳細な説明から、当業者に容易に明白になるであろう。図示および記載した実施形態は、本発明を実行するために熟考された最良の形態の例として、記載されている。本発明は、本発明を逸脱することなく、様々な明白な観点から修正することができる。このように、図面は、本来例示的なものであって、制限的なものではないとみなされる。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
【発明を実施するための最良の形態】
【００１２】
以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【００１３】
本発明の趣旨に沿った実装は、ゲートにおける最小加工寸法（smallest feature size）を改善するＦｉｎＦＥＴデバイスを形成する方法を提供する。
最小加工寸法を改善すべく、ゲート・パターニングの前にゲート材料をプレーナ化することができる。さらに、反射防止膜をプレーナ化したゲート材料上に形成することができる。
【００１４】
図１は、本発明の実施形態に従って形成された半導体デバイス１００の断面図である。
図１を参照して、半導体デバイス１００は、シリコン基板１１０、埋込酸化膜１２０、および埋込酸化膜１２０上に形成されるシリコン層１３０を含んだＳＯＩ（silicon on insulator）構造を含んでいてもよい。
埋込酸化膜１２０およびシリコン層１３０は、従来の方法により基板１１０上に形成することができる。
【００１５】
典型的な実装においては、埋込酸化膜１２０は、酸化シリコンを含んでおり、約１０００Åから約３０００Åの範囲にある厚みを有し得る。
シリコン層１３０は、約３００Åから約１５００Åの範囲にある厚みを有する単結晶または多結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層１３０は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
【００１６】
代替的な本発明の趣旨に沿った実装では、基板１１０および層１３０は、ゲルマニウムのような他の半導体材料、またはシリコンゲルマニウムのような半導体材料の組合せを含んでいてもよい。埋込酸化膜１２０はさらに他の絶縁材料を含んでいてもよい。
【００１７】
後のエッチングプロセスの間に保護キャップとしての役割を果たすシリコン窒化物層または酸化シリコン層（例えばSiO2）のような絶縁層１４０を、シリコン層１３０上に形成することができる。典型的な実装においては、絶縁層１４０は約１５０Åから約７００Åの範囲にある厚みでたい積することができる。次に、後の処理のためのフォトレジストマスク１５０を形成すべく、フォトレジスト材料をたい積してパターン化してもよい。フォトレジストは、任意の従来方法によりたい積すると共にパターン化することができる。
【００１８】
その後、半導体デバイス１００をエッチングするとともに、フォトレジストマスク１５０を除去してもよい。典型的な実装の１つにおいては、シリコン層１３０は、従来の方法によりエッチングすることができ、このエッチングはフィンを形成すべく、埋込酸化膜１２０の上で停止する。
このフィンを形成した後、フィンの各端部に隣接するソースおよびドレイン領域を形成することができる。
例えば、典型的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
【００１９】
図２Ａは、このような方法で形成された半導体１００上のフィン構造の概略的な上面図を示す図である。
本発明の典型的な実施形態によれば、ソース領域２２０およびドレイン領域２３０は、埋込酸化膜１２０上のフィン２１０の端部に隣接するように形成することができる。
【００２０】
図２Ｂは、本発明の典型的な実施形態によるフィン構造２１０の構成を示す図２ＡのＡ−Ａ’線に沿った断面図である。上述したように、フィン２１０を形成すべく、絶縁層１４０およびシリコン層１３０をエッチングしてもよい。フィン２１０は、シリコン１３０および絶縁性のキャップ１４０を含んでいてもよい。
【００２１】
図３は、本発明の典型的な実施形態によるフィン２１０上のゲート絶縁層およびゲート材料の形成を示す断面図である。
絶縁層をフィン２１０上に形成してもよい。例えば、図３に示すように、薄い酸化膜３１０をフィン２１０上に熱処理により成長させてもよい。
酸化膜３１０は、約１０Åから５０Åまでの厚みに成長させることができ、続いて形成されるゲート電極についての絶縁層の役割を果たすべく、フィン２１０中の露出した側面上に形成することができる。
酸化膜３１０と同様に、絶縁性のキャップ１４０はフィン２１０の上面を絶縁することができる。
【００２２】
酸化膜３１０を形成した後、ゲート材料層３２０を半導体デバイス１００上にたい積することができる。このゲート材料層３２０は、続いて形成されるゲート電極用のゲート材料を含んでいてもよい。
典型的な実装の一例においては、ゲート材料層３２０は、従来の化学蒸着法（ＣＶＤ）またはその他周知の技術を使用してたい積されたポリシリコンを含んでいてもよい。代替的に、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、ゲート材料として使用してもよい。
【００２３】
図４は、本発明の典型的な実施形態によるゲート材料３２０のプレーナ化を示す断面図である。
ゲート材料３２０をプレーナ化することにより、図３のフィン２１０の上に示されるような、材料中の非平面な突起をすべて除去することができる。
図４を再度参照すると、ゲート材料３２０の上面が実質的に平面になるように、化学的機械的研磨（ＣＭＰ）またはその他の従来技術を実行してもよい。
図４に示される実装の１つにおいては、平面のゲート材料３２０は絶縁性のキャップ１４０上に広がっていてもよい。プレーナ化の後のゲート材料３２０の厚みは、約７００Åから約２０００Åに及び得る。
【００２４】
本発明による他の実装（図示しない）では、ゲート材料３２０のプレーナ化は、絶縁性のキャップ１４０の上面まで実行してもよい。
ゲート材料３２０の上面は結果的に、フィン２１０において、絶縁性のキャップ１４０の上面によって分離することができる。
このような実装においては、ゲート材料３２０は２つの物理的、電気的に分離されたゲートにパターン化することができる。
【００２５】
図５Ａは、本発明の典型的な実施形態による、半導体デバイス１００の概略的な上面図である。この図に示すように、ゲート構造５１０は、フィン２１０のチャネル領域を横切って広がるようにパターン化されてもよい。
ゲート構造５１０は、フィン２１０の側面に隣接するゲート部分と、フィン２１０から離れるように配置されたより大きな電極部分を含んでいてもよい。
ゲート構造５１０の電極部分は、ゲート部分をバイアスする、またはゲート部分を制御する、アクセス可能な電気コンタクトを提供してもよい。
【００２６】
図５Ｂは、本発明の典型的な実施形態による、図５Ａの半導体デバイス１００の構成を示す断面図である。ゲート構造５１０は、リソグラフィ（例えばフォトリソグラフィ）によってゲート材料層３２０中に定義することができる。
底部の反射防止膜（ＢＡＲＣ）層５２０は、平らなゲート材料層３２０上にたい積することができる。
半導体技術における当業者によって理解されるように、フォトレジストはＢＡＲＣ層５２０上にたい積され、ゲート構造５１０の形状にパターン化することができる。
【００２７】
その後、デバイス１００上にゲート材料層３２０からゲート構造５１０を形成すべく、ゲート材料層３２０を選択的にエッチングすることができる。
平らなゲート材料層３２０は、ＢＡＲＣ層５２０について少なくとも平らな底面を供給することができ、また、結果的にＢＡＲＣ層５２０の上面を平らにすることができる。
ＢＡＲＣ層５２０は、約１００Åから約５００Åの範囲にある厚みを有していてもよい。
ゲート材料層３２０が平らなため、ＢＡＲＣ層５２０上のフォトレジストをより正確にパターン化することができる。また、ゲート構造５１０のクリティカルディメンション（ＣＤ）（すなわち、その最小寸法）を改善することができる。
例えば、約２０ｎｍから約５０ｎｍの範囲にあるゲートＣＤは、ＣＭＰによるゲート材料３２０のプレーナ化により達成することができる。
したがって、ゲート材料３２０の平らな上面は、典型的なＦｉｎＦＥＴゲート定義中の非常に非平面な表面とは対照的に、ゲート構造５１０のＣＤを改善することができる。
【００２８】
その後、ソース／ドレイン領域２２０、２３０をドープしてもよい。例えば、ｎ型またはｐ型不純物を、ソース／ドレイン領域２２０、２３０に注入してもよい。特定の注入薬量および注入エネルギーは、特定の最終製品（end device）の必要条件に基づいて選択することができる。
当業者は、回路必要条件に基づいてソース／ドレイン注入プロセスを最適化することができるであろう。また、このような行為は過度に本発明の趣旨を不明瞭にしないように、ここには記載しない。
さらに、特定の回路必要条件に基づいてソース／ドレイン接合の位置を制御すべく、任意にサイドウォールスペーサ（図示しない）をソース／ドレイン・イオン注入より先に形成してもよい。
その後、ソース／ドレイン領域２２０、２３０を活性化すべく、活性化アニーリングを実行してもよい。
【００２９】
このように、本発明によれば、ダブルゲートＦｉｎＦＥＴデバイス中のゲートＣＤは、ＢＡＲＣ層５２０をたい積してゲートを定義する前に、ゲート材料３２０をプレーナ化することによって改善される。
生成した構造は、短チャネル耐性に優れているので有利である。さらに、本発明はフレキシビリティを増加すると共に、従来のプロセス中に容易に統合することができる。
【００３０】
いくつかの実装においては、ＦｉｎＦＥＴのフィン中のエッチングプロファイルを改善することが望ましい。図６Ａは、フィン６００の典型的なエッチングプロファイルを示す断面図である。
規則的なポリシリコン・エッチングプロセスを使用して、フィン６００は、図６Ａに示すように、ＳＯＩ（silicon on insulator）構造上の埋込酸化膜６０５上に形成することができる。
フィン６００は、シリコン（Si）部分６１０、二酸化ケイ素（SiO2）層６２０、窒化ケイ素（SiN）層６３０、およびフォトレジストマスク層６４０を含むことができる。
フィン６００を形成すべく典型的なエッチングプロセスを使用して、図６Ａに示される「ビッグ・フッティング（big footing）」を生成することができる。このビッグ・フッティングにおいては、シリコン部分６１０の基部（base）の底面の幅が増加する。
このようなフッティングは、生成されるＦｉｎＦＥＴ中のチャネル寸法が一様とならない可能性がある。
【００３１】
図６Ｂは、フィン６００の、改善されたバーティカル・エッチングプロファイルを示す断面図である。
Ｔゲートまたはノッチ・ゲートエッチング・アプローチを使用して、図６Ｂに示すように、向上したプロファイルを有するＳＯＩ（silicon on insulator）構造の埋込酸化膜６０５上に、フィン６００を形成することができる。
第１に、フォトレジスト層６４０を適切な形にトリミングすることができる。SiO2層６２０およびSiN層６３０についての開口部（opening）は、フォトレジスト層を除去することによって生成することができる。
【００３２】
残りのSi層６１０は、３つの段階（すなわちメインエッチング、ソフトランディング、およびオーバーエッチング）によりエッチングすることができる。
メインエッチング段階では、CF4/HBr/Cl2He-O2ガスを組み合わせて使用してもよい。ソフトランディング段階では、HBr/He-O2ガスを組み合わせて使用してもよい。オーバーエッチング階では、HBr/He-O2ガスを組み合わせて使用してもよい。
当業者によって理解されるように、代替的に他のガスを組み合わせて使用してもよい。
バーティカルプロファイルを形成するために、ソフトランディングおよびオーバーエッチングの比率、圧力、力を変化することによって、フィン６００の全面的なエッチングプロファイルを補正することができる。
等方性エッチングについては、必要な場合、Cl2をソフトランディングおよびオーバーエッチングの段階で加えてもよい。
このように、図６Ａに示されるフィン６００の足のある（footed）エッチングプロファイルを、図６Ｂに示されるバーティカル・プロファイルに改善してもよい。
【００３３】
他の実装においては、垂直に均一にドープされた接合部およびゲートを備えたＦｉｎＦＥＴが望ましい。
図７Ａないし図７Ｃは、本発明の他の実装に従ってソースドレイン接合部およびゲートのプラズマ・ドーピングを示す断面図および上面図である。
ゲート７２０およびスペーサ７３０は、シリコン層７１０上に形成することができる。シリコン層７１０からフィン構造を形成することができる。
図７Ｂは、ソースおよびドレイン領域７４０、７５０の間に位置するフィン７００の上面図である。
【００３４】
ゲート７２０をパターニングした後、図７Ａおよび図７Ｂに示すように、ソースおよびドレイン領域７４０、７５０をプラズマでドープすることができる。
ある実装においては、プラズマは、ヒ素（As）を含んでいてもよい。
図７Ｃは、垂直にドープしたソースおよびドレイン領域７４０、７５０を示す。このように、ソース／ドレイン接合部を垂直方向に均一にドープすることができる。
【００３５】
前記記載においては、本発明について理解し易いように、特定の材料、構造、化学薬品、プロセス等のような多数の特定の詳細を記載している。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
【００３６】
本発明による、半導体デバイスを製造するのに使用される絶縁層および導電層は、従来のたい積技術によってたい積してもよい。例えば、低圧ＣＶＤ（ＬＰＣＶＤ）およびエンハンストＣＶＤ（ＥＣＶＤ）を含んだ様々な種類のＣＶＤプロセスのようなメタライゼーション技術を使用することができる。
【００３７】
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
【００３８】
本発明の好ましい実施形態およびその多様性のうちのいくつかの例のみが、本発明において開示されると共に記載される。本発明は、様々な他の組合わせおよび環境において使用できると共に、ここに記載されるような本発明の概念の範囲内の変形または修正することができるものとして理解される。
【００３９】
明示がない場合には、本出願の詳細な説明の中で使用されるどの要素、行為またステップも本発明に重要または本質的なものとして解釈すべきではない。
さらにここに使用される、「１つの（a）」と言う言葉は、１つ以上のものを含むように意図される。１つのものを示すような場合には「１つの（one）」又はこれに類する言葉を使用している。本発明の範囲は、請求の範囲およびこれらの均等物によって定義される。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態に従ってフィンを形成するために使用することができる典型的な層の一例を示す図。
【図２Ａ】本発明の典型的な実施形態の一例に従った、フィン構造の概略的な上面図。
【図２Ｂ】本発明の典型的な実施形態の一例に従った、図２Ａのフィン構造の形成を示す断面図。
【図３】本発明の典型的な実施形態の一例に従った、図２Ｂのデバイス上のゲート絶縁層およびゲート材料の構成を示す断面図。
【図４】本発明の典型的な実施形態の一例に従った、図３のゲート材料のプレーナ化を示す断面図。
【図５Ａ】本発明の典型的な実施形態の一例に従った、ＦｉｎＦＥＴ構造の概略的な上面図。
【図５Ｂ】本発明の典型的な実施形態の一例に従った、図５ＡのＦｉｎＦＥＴ構造の構造を示す断面図。
【図６Ａ】本発明の他の実装の一例によるフィンのエッチングプロファイルを改善を示す断面図。
【図６Ｂ】本発明の他の実装の一例によるフィンのエッチングプロファイルを改善を示す断面図。
【図７Ａ】本発明の他の実装の一例によるソースおよびドレイン接合部の垂直方向の均一なドーピングを示す断面図。
【図７Ｂ】本発明の他の実装の一例によるソースおよびドレイン接合部の垂直方向の均一なドーピングを示す上面図。
【図７Ｃ】本発明の他の実装の一例によるソースおよびドレイン接合部の垂直方向の均一なドーピングを示す断面図。
【図１】
2006505949.tif 000003
2006505949.tif 000004
【図３】
2006505949.tif 000005
【図４】
2006505949.tif 000006
2006505949.tif 000007
【図６Ａ】
2006505949.tif 000008
【図６Ｂ】
2006505949.tif 000009
【図７Ａ】
2006505949.tif 000010
2006505949.tif 000011
【図７Ｃ】
2006505949.tif 000012
【手続補正書】
【提出日】平成17年1月13日(2005.1.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁体（１２０）上に、複数の側面および上面を含むフィン構造（２１０）を形成するステップと、
前記フィン構造（２１０）上にゲート材料（３２０）をたい積するステップと、
このたい積したゲート材料（３２０）をプレーナ化するステップと、
前記プレーナ化したゲート材料（３２０）上に反射防止膜（５２０）をたい積するステップと、
前記プレーナ化したゲート材料（３２０）から、そのクリティカルディメンションが約５０ｎｍ以下であるゲート構造（５１０）を形成するステップと、を含む、半導体デバイス（１００）の製造方法。
【請求項２】
前記プレーナ化するステップは、
化学的機械的プロセスによって、前記たい積したゲート材料（３２０）の上面を研磨するステップを含む、請求項１記載の方法。
【請求項３】
前記ゲート構造（５１０）を形成するステップは、
前記反射防止膜（５２０）上にフォトレジスト層をたい積するステップと、
前記ゲート構造（５１０）を定義すべく、前記フォトレジスト層をパターン化するステップと、
前記ゲート構造（５１０）を形成すべく、前記フォトレジスト層および前記ゲート材料（３２０）を選択的にエッチングするステップと、を含む、請求項１記載の方法。
【請求項４】
前記ゲート材料はポリシリコンであり、
前記プレーナ化するステップは、研磨するステップに含まれ、
前記ゲート構造（５１０）のクリティカルディメンションは、約２０ｎｍから約５０ｎｍの範囲にある、請求項１記載の半導体デバイス（１００）の製造方法。
【請求項５】
前記研磨するステップは、
前記ポリシリコン（３２０）を化学的機械的研磨するステップを含む、請求項４記載の方法。
【請求項６】
前記ゲート構造（５１０）を形成するステップは、
前記反射防止膜（５２０）上にフォトレジスト層をたい積するステップと、
前記ゲート構造（５１０）を定義すべく、このフォトレジスト層をパターニングするステップと、
前記定義されたゲート構造（５１０）の周りから前記ポリシリコン（３２０）を除去するステップと、を含む、請求項４記載の方法。
【請求項７】
前記フィン構造は、約３００Åから１５００Åの範囲にある厚みを有しており、
前記反射防止膜（５２０）は、前記ポリシリコン（３２０）に約１００Åから約５００Åの範囲にある厚みを有しており、
前記反射防止膜（５２０）上にフォトレジスト層をたい積するステップと、
ゲート構造（５１０）を定義すべく、前記フォトレジスト層をパターン化するステップと、
前記定義されたゲート構造（５１０）の周りから前記ポリシリコン（３２０）をエッチングするステップと、をさらに有しており、
前記ポリシリコン（３２０）は、平らな上面を得るべく、前記反射膜（５２０）をたい積する前に研磨される、請求項４記載の半導体デバイス（１００）の製造方法。
【請求項８】
前記定義されたゲート構造（５１０）のクリティカルディメンションは、約２０ｎｍから約５０ｎｍの範囲にある、請求項７記載の方法。
【国際調査報告】
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