(57)【要約】シリコン−ゲルマニウムバッファ層及びシリコン−カーボンチャネル層構造を用いて製造された半導体素子、例えばヘテロ接合電界効果トランジスタ。本発明は、例えば合金のＳｉ格子中に実質的に組み入れられた約１．５原子％よりも少ないＣを含むシリコン−カーボン合金の歪シリコンチャネル層を形成することによって、上部に歪シリコンチャネル層が形成されたＳｉＧｅ緩和バッファ層における減少されたゲルマニウム含有量を介して貫通欠陥密度を減少させる方法を提供する。
2006501637.tif 000002
【特許請求の範囲】
【請求項１】
緩和バッファ層（ＲＢＬ）と、該ＲＢＬ上の歪シリコン層と、を備えた歪シリコン半導体素子構造であって、
前記ＲＢＬは、シリコン−ゲルマニウム合金を含み、
前記歪シリコン層は、シリコン−カーボン合金を含む
ことを特徴とする歪シリコン半導体素子構造。
【請求項２】
請求項１記載の素子構造において、
前記シリコン−カーボン合金は、前記合金中のシリコン及びカーボンの総量に基づいて、約０．２から約１．５原子％のカーボンを含むことを特徴とする素子構造。
【請求項３】
請求項１記載の素子構造において、
前記シリコン−カーボン合金は、前記合金中のシリコン及びカーボンの総量に基づいて、約０．４から約１．２原子％のカーボンを含むことを特徴とする素子構造。
【請求項４】
請求項１記載の素子構造において、
前記シリコン−カーボン合金は、前記合金中のシリコン及びカーボンの総量に基づいて、約０．５から約１．０原子％のカーボンを含むことを特徴とする素子構造。
【請求項５】
請求項１記載の素子構造において、
前記シリコン−カーボン合金中のカーボンの量は、カーボン原子の実質的に全てが前記シリコン−カーボン合金に実質的に組み入れられるようにすることを特徴とする素子構造。
【請求項６】
請求項１記載の素子構造において、
前記シリコン−カーボン合金中のカーボンの量は、合金散乱に対するカーボン濃度閾値よりも下であることを特徴とする素子構造。
【請求項７】
請求項１記載の素子構造において、
前記歪シリコン層は、約５から約５０ナノメートルの厚さを有することを特徴とする素子構造。
【請求項８】
請求項１記載の素子構造において、
前記歪シリコン層は、約８から約４０ナノメートルの厚さを有することを特徴とする素子構造。
【請求項９】
請求項１記載の素子構造において、
前記歪シリコン層は、約１０から約２０ナノメートルの厚さを有することを特徴とする素子構造。
【請求項１０】
請求項１記載の素子構造において、
前記シリコン−ゲルマニウム合金は、ｘが約０．６から約０．９５である化学式ＳｉｘＧｅ１−ｘを有することを特徴とする素子構造。
【請求項１１】
請求項１記載の素子構造において、
前記シリコン−ゲルマニウム合金は、ｘが約０．６５から約０．９０である化学式ＳｉｘＧｅ１−ｘを有することを特徴とする素子構造。
【請求項１２】
請求項１記載の素子構造において、
前記シリコン−ゲルマニウム合金は、ｘが約０．７から約０．８５である化学式ＳｉｘＧｅ１−ｘを有することを特徴とする素子構造。
【請求項１３】
請求項１記載の素子構造において、
前記ＲＢＬは、前記歪シリコン層の近くの頂部表面で測定され、１０５欠陥／ｃｍ２を超えない貫通転位密度を有することを特徴とする素子構造。
【請求項１４】
半導体素子に組み入れられた請求項１記載の素子構造。
【請求項１５】
請求項１４記載の素子構造において、
前記半導体素子は、ヘテロ接合ＣＭＯＳ素子であることを特徴とする素子構造。
【請求項１６】
請求項１４記載の素子構造において、
前記半導体素子は、トランジスタ素子であることを特徴とする素子構造。
【請求項１７】
請求項１６記載の素子構造において、
前記トランジスタ素子は、ＨＦＥＴであることを特徴とする素子構造。
【請求項１８】
請求項１６記載の素子構造において、
前記トランジスタ素子は、ＭＯＳＦＥＴであることを特徴とする素子構造。
【請求項１９】
請求項１６記載の素子構造において、
前記トランジスタ素子は、ＭＯＤＦＥＴであることを特徴とする素子構造。
【請求項２０】
シリコンウエハ基板上の請求項１記載の素子構造。
【請求項２１】
シリコン−ゲルマニウム合金を含む緩和バッファ層（ＲＢＬ）と、シリコン−カーボン合金を含む前記ＲＢＬ上のチャネル層であって該チャンネル層中のシリコン及びカーボンの総量に基づいて約０．５から約１．０原子％を含むチャネル層と、を備えたヘテロ接合電界効果トランジスタであって、
前記シリコン−ゲルマニウム合金は、約１０から約３０原子％のゲルマニウムを含み、前記チャネル層は、厚さが約１０から約２０ナノメートルであり、前記ＲＢＬは、前記チャネル層の近くの表面で測定され、１０５欠陥／ｃｍ２を超えない貫通転位密度を有することを特徴とするヘテロ接合電界効果トランジスタ。
【請求項２２】
ＳｉＧｅ緩和バッファ層（ＲＢＬ）と該ＲＢＬ上のシリコンチャネル層とを含む半導体素子構造を製造する方法であって、
シリコン−カーボン合金を含む材料の前記シリコンチャネル層を形成する段階を含むことを特徴とする方法。
【請求項２３】
請求項２２記載の方法において、
前記シリコン−カーボン合金は、前記合金中のシリコン及びカーボンの総量に基づいて、約０．２から約１．５原子％のカーボンを含むことを特徴とする方法。
【請求項２４】
請求項２２記載の方法において、
前記シリコン−カーボン合金は、前記合金中のシリコン及びカーボンの総量に基づいて、約０．４から約１．２原子％のカーボンを含むことを特徴とする方法。
【請求項２５】
請求項２２記載の方法において、
前記シリコン−カーボン合金は、前記合金中のシリコン及びカーボンの総量に基づいて、約０．５から約１．０原子％のカーボンを含むことを特徴とする方法。
【請求項２６】
請求項２２記載の方法において、
前記シリコン−カーボン合金中のカーボンの量は、カーボン原子の実質的に全てが前記シリコン−カーボン合金に実質的に組み入れられるようにすることを特徴とする方法。
【請求項２７】
請求項２２記載の方法において、
前記シリコン−カーボン合金中のカーボンの量は、合金散乱に対するカーボン濃度閾値よりも下であることを特徴とする素子構造。
【請求項２８】
請求項２２記載の方法において、
前記シリコンチャネル層は、約５から約５０ナノメートルの厚さを有することを特徴とする素子構造。
【請求項２９】
請求項２２記載の方法において、
前記シリコンチャネル層は、約８から約４０ナノメートルの厚さを有することを特徴とする素子構造。
【請求項３０】
請求項２２記載の方法において、
前記シリコンチャネル層は、約１０から約２０ナノメートルの厚さを有することを特徴とする素子構造。
【請求項３１】
請求項２２記載の方法において、
前記ＲＢＬは、ｘが約０．６から約０．９５である化学式ＳｉｘＧｅ１−ｘを有するシリコン−ゲルマニウム合金を含むことを特徴とする素子構造。
【請求項３２】
請求項２２記載の方法において、
前記ＲＢＬは、ｘが約０．６５から約０．９０である化学式ＳｉｘＧｅ１−ｘを有するシリコン−ゲルマニウム合金を含むことを特徴とする素子構造。
【請求項３３】
請求項２２記載の方法において、
前記ＲＢＬは、ｘが約０．７から約０．８５である化学式ＳｉｘＧｅ１−ｘを有するシリコン−ゲルマニウム合金を含むことを特徴とする素子構造。
【請求項３４】
請求項２２記載の方法において、
前記ＲＢＬは、前記シリコンチャネル層の近くの頂部表面で測定され、１０５欠陥／ｃｍ２を超えない貫通転位密度を生み出す条件下で成長されることを特徴とする方法。
【請求項３５】
請求項２２記載の方法において、
前記半導体素子構造は、ヘテロ接合ＣＭＯＳ素子を含むことを特徴とする方法。
【請求項３６】
請求項２２記載の方法において、
前記半導体素子構造は、トランジスタ素子を含むことを特徴とする方法。
【請求項３７】
請求項２２記載の方法において、
前記半導体素子構造は、ＨＦＥＴを含むことを特徴とする方法。
【請求項３８】
請求項２２記載の方法において、
前記半導体素子構造は、ＭＯＳＦＥＴを含むことを特徴とする方法。
【請求項３９】
請求項２２記載の方法において、
前記半導体素子構造は、ＭＯＳＦＥＴを含むことを特徴とする方法。
【請求項４０】
請求項２２記載の方法において、
前記シリコン−カーボン合金を含む材料のシリコンチャネル層を形成する段階は、化学気相蒸着（ＣＶＤ）を含むことを特徴とする方法。
【請求項４１】
請求項４０記載の方法において、
前記ＣＶＤは、５５０℃を超えない温度で前記ＲＢＬ上に前記シリコン−カーボン合金を成長させることによって実施されることを特徴とする方法。
【請求項４２】
請求項４１記載の方法において、
前記シリコン−カーボン合金は、１分あたり約１から約２ナノメートルの範囲の成長速度でＲＢＬ上に成長されることを特徴とする方法。
【請求項４３】
請求項４１記載の方法において、
前記シリコンチャネル層は、約１０から約２０ナノメートルの範囲の厚さに成長されることを特徴とする方法。
【請求項４４】
半導体素子構造を製造する際に歪シリコンチャネル層が形成されるＳｉＧｅ緩和バッファ層におけるゲルマニウムの含有量を減少させることによって貫通欠陥密度を減少させる方法であって、
シリコン−カーボン合金を含む材料の前記歪シリコンチャネル層を形成する段階を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、いわゆる「歪シリコン」又は「バンド設計トランジスタ（band engineered transistor）」技術における改善に関し、シリコン−ゲルマニウム合金及びシリコン−カーボン合金を用いて製造されたヘテロ接合電界効果トランジスタを包含する。
【背景技術】
【０００２】
半導体素子の現在の発展において、ＣＭＯＳトランジスタの従来の拡張性限界が急速に近づきつつある。同様にこの状況は、将来のための新しいトランジスタ、すなわち極薄ボディシリコン・オン・インシュレータ（ＳＯＩ）トランジスタ、バンド設計トランジスタ、及びダブル・ゲート・トランジスタの主要なグループに対する焦点の増加に動機を与えてきた。
【０００３】
極薄ＳＯＩトランジスタは、厚さ約１００〜２５０オングストロームの非常に薄いシリコンの膜で形成されている。
【０００４】
バンド設計トランジスタは、例えばトランジスタの性能を人工的に制御及び改善するために構造に機械的ストレスを誘発すること及びゲルマニウムを使用することによって、電子が構造をより速く移動するようにＣＭＯＳ素子のための新しい又は改善された材料を用いるというアプローチに基づいている。
【０００５】
ダブル・ゲート・トランジスタは、「fin FET」及び垂直トランジスタ構成を含むいくつかの潜在的なアプローチを含み、この構成では一のゲートが、トランジスタ構造の頂部に配置され、他のゲートが、トランジスタの底部に配置される。そのようなアプローチは、トランジスタゲート長を９ナノメートル（ｎｍ）と同じくらいの小さな寸法に減少させる可能性を保持している。２２ｎｍノードでの現在の目標は２０１６にセットされる。９ｎｍでは、ゲート構造は長さにおいて３０原子のオーダーとなるのみである。
【０００６】
先のトランジスタ型を考慮すると、極薄ＳＯＩトランジスタ及びダブル・ゲート・トランジスタと結び付けられた期待された挑戦は、最近の高性能ＣＭＯＳトランジスタの発展のための主な候補として、バンド設計トランジスタを包含する。
【０００７】
バンド設計トランジスタの簡単な説明が図１の顕微鏡写真に示されている。顕微鏡写真に明示されているように、ポリゲートは、ゲートの表面下に歪シリコンチャネルを有する構造の中心に位置している。ソース及びドレイン構成要素は、ゲートに対して左及び右にそれぞれあり、歪シリコンは、ＳｉＧｅ「垂直基板」として歪緩和Ｓｉ０．８５Ｇｅ０．１５層の成長によって形成される。
【０００８】
そのようなバンド設計トランジスタ構造は、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）と一般に称されており、シリコン層における歪みの存在によって動作時の担体の移動度を増大させる。この担体の移動度の増加は、正孔よりも電子にとってより重要である。ＮＭＯＳ  ＨＦＥＴ構造に関して８０％、及びＰＭＯＳ  ＨＦＥＴ構造に関して６０％の移動度の増加が、Ｓｉ０．７Ｇｅ０．３上の歪シリコンに対して報告されてきた（非特許文献１）。
【０００９】
そのようなバンド設計ＨＦＥＴ素子において、歪シリコン層は、次いでシリコンウエハ上に成長される歪緩和ＳｉＧｅ上に成長される。歪緩和ＳｉＧｅは一般に、ＳｉＧｅ緩和バッファ層（ＲＢＬ）と称され、この構造配置においてはシリコン層に対して「垂直基板」として用いられる。ＲＢＬ及び歪チャネル層は、分子線エピタキシー（ＭＢＥ）及び化学気相蒸着（ＣＶＤ）によって成長されてきた。量子井戸とも称される歪Ｓｉチャネル層は通常、厚さが約１００〜２５０オングストロームである。
【００１０】
図２は、ＳｉＧｅ緩和バッファ層構造の断面のトンネル電子顕微鏡（ＴＥＭ）像を示す。ＲＢＬの一定のＧｅ組成「キャップ」層によって低欠陥密度材料が形成されているのに対して、組織的な段階層が高転位密度の領域となる様子が像の中に見られる。像に見られる図の領域では、一つの貫通転移が、ＲＢＬの表面まで延在する様子が見られる。
【００１１】
一般に、ＲＢＬは３つの主な要求を有する。これらは、キャッピング層中に十分なゲルマニウム含有量を有さねばならず、しばしば０．１５〜０．３の範囲のＧｅモル量を有する。キャッピング層は名目上、厚さが１マイクロメートル（μｍ）のオーダーである。第２に、ＲＢＬは、キャッピング材料で可能な限り最も低い欠陥密度を有さねばならない。第３に、ＲＢＬ構造は、歪シリコンの成長後、写真平板処理のために十分に滑らかな薄い膜を有さねばならない。
【００１２】
歪シリコン成長構造の製造において、欠陥は、シリコン上のＧｅ含有層の成長の間のＳｉとＧｅとの間の格子定数での４％の違いの結果として形成される。関連する固有の歪みは、Ｇｅ含有層の十分な厚さではうまく合わない転位を生み出すであろう。現在の技術では、実例となる３０％ＲＢＬ（Ｓｉ０．７Ｇｅ０．３を含む）に対して１平方センチメートル（ｃｍ２）あたり１×１０５の欠陥のちょうど下の貫通ミスフィット転位密度レベルを達成することができる。
【００１３】
ＲＢＬを製造するためにＳｉＧｅを用いることの限界の一つは、シリコンチャネルにおいて十分な歪み及び結果として起こるバンドの曲がりを達成するために、（述べられたように通常０．１５から０．３０の範囲であるＧｅの分子量を含む）緩和バッファ層に高いゲルマニウム含有量を要求することである。ＲＢＬの貫通転位密度（threading dislocation density）及び表面粗さは、ゲルマニウム含有量の上昇と共に増加するので、ＲＢＬ構造におけるＧｅ含有量を最小化することが望ましいが、ＲＢＬ層におけるＧｅ含有量の減少が他の点では強いる性能の損失なしに最小化することが望ましい。
【非特許文献１】Currie, M., et al., JVST B19, 2268 (2001).
【発明の開示】
【課題を解決するための手段】
【００１４】
この発明は、シリコン−ゲルマニウム合金バッファ層及びシリコンベースチャネル層を用いて製造された半導体素子構造、及び該半導体素子構造を製造する方法に関する。
【００１５】
本発明は、一側面で、緩和バッファ層（ＲＢＬ）と、前記ＲＢＬ上の歪シリコン層と、を備えた歪シリコン半導体素子構造であって、前記ＲＢＬがシリコン−ゲルマニウム合金を備え、前記歪シリコン層がシリコン−カーボン合金を備えた歪シリコン半導体素子構造に関する。
【００１６】
本発明は、特定素子の側面で、シリコン−ゲルマニウム合金を含む緩和バッファ層（ＲＢＬ）と、シリコン−カーボン合金を含むＲＢＬ上のチャネル層であって該チャネル層にシリコン及びカーボンの総量に基づいて約０．５から約１．０原子％含むチャネル層と、を含むヘテロ接合電界効果トランジスタであって、シリコン−ゲルマニウム合金は約１０から約３０原子％のゲルマニウムを含み、チャネル層は厚さが約１０から約２５ナノメートルであり、ＲＢＬはチャネル層の近くの表面で測定され１０５欠陥／ｃｍ２を超えない貫通転位密度を有する、ヘテロ接合電界効果トランジスタに関する。
【００１７】
本発明の他の側面は、ＳｉＧｅ緩和バッファ層（ＲＢＬ）とＲＢＬ上のシリコンチャネル層とを含む半導体素子構造を製造する方法であって、そのような方法が、シリコン−カーボン合金を含む材料のシリコンチャネル層を形成する段階を含む方法に関する。
【００１８】
本発明のなおさらなる側面は、半導体素子構造の製造の際に上部に歪シリコンチャネル層が形成されるＳｉＧｅ緩和バッファ層におけるゲルマニウム含有量を減少させることによって貫通欠陥密度を減少させる方法であって、シリコン−カーボン合金を含む材料の歪シリコンチャネル層を形成する段階を含む方法に関する。
【００１９】
本発明の他の側面、特徴、及び実施例は、次の発明を実施するための最良の形態及び添付の特許請求の範囲からより完全に明らかとなろう。
【発明を実施するための最良の形態】
【００２０】
この発明は、例えばＨＦＥＴ素子において有効に使用されるゲルマニウムベースＲＢＬ構造を提供する。該ＲＢＬ構造では、別の状況ではＳｉＧｅ層のＧｅ含有量が減少されるときに観測される性能の低下を招くことなく、ＲＢＬ材料内のゲルマニウム含有量を低くすることができる。
【００２１】
この発明は、歪チャネル（量子井戸）において少なくとも同等の電子及び正孔移動度を達成する一方で、歪バッファ層において低含有量のゲルマニウムを使用することを可能にするために、ＨＦＥＴ構造における歪シリコン層が、歪Ｓｉ−Ｃ合金、例えば名目上０．５〜１．０％のカーボンを含む合金によって置換され得るという発見に基づいている。
【００２２】
同様に低ゲルマニウム含有量バッファ層を使用すると、貫通転位密度を低くすること、表面形態を改善すること、バッファ層成長の経済性を改善すること、及び歪シリコン成長が実施される前にバッファ層の平滑化要求（例えば化学機械的平面化（ＣＭＰ）の必要性）を減少させる又はさらに排除することを特定用途において可能にすること、ができる。後者の点で、素子製造の経済性は、少なくとも２つのエピタキシャル成長サイクルを要求する    平滑化要求を減少させるか又は排除することによって実質的に改善される。
【００２３】
この発明に係る低ゲルマニウム含有量バッファ及びキャップ層の使用を可能にするＨＦＥＴ素子の歪シリコン層にシリコン−カーボン合金を使用すると、シリコンチャネルの歪み特性又はＨＦＥＴ素子の性能を弱めることなく、上述の優位点がもたらされる。
【００２４】
この発明は、緩和バッファ層（ＲＢＬ）と、ＲＢＬ上の歪シリコン層と、を含み、ＲＢＬがシリコン−ゲルマニウム合金を含み、歪シリコン層がシリコン−カーボン合金を含む、歪シリコン半導体素子構造を与える。
【００２５】
そのような素子構造においては、一つの好ましい側面においてシリコン−カーボン合金は、合金中のシリコン及びカーボンの総量に基づいて約０．２から約１．５原子％のカーボンを含む。より好ましくは、シリコン−カーボン合金は、合金中のシリコン及びカーボンの総量に基づいて約０．４から約１．２原子％のカーボンを含み、最も好ましくは、シリコン−カーボン合金は、シリコン及びカーボンの総量ベースで約０．５から約１．０原子％のカーボンを含む。
【００２６】
好ましくは、シリコン−カーボン合金中のカーボン量は、カーボン原子の実質的に全てが、シリコン格子中の成分として、合金中に実質的に組み入れられるようにする。合金中のカーボン量は好ましくは、合金散乱（alloy scattering）に対するカーボン濃度閾値よりも低い。
【００２７】
本発明の様々な好ましい素子構造では、歪シリコン層は好ましくは、約５から約５０ナノメートル、より好ましくは約８から約４０ナノメートル、最も好ましくは約１０から約２０ナノメートルの厚さを有する。
【００２８】
本発明の好ましい素子構造におけるシリコン−ゲルマニウム合金は好ましくは、化学式ＳｉｘＧｅ１−ｘを有し、ここでｘは約０．６から約０．９５、より好ましくは約０．６５から約０．９０、最も好ましくは約０．７から約０．８５である。
【００２９】
本発明の素子構造は、ＲＢＬが、歪シリコン層の近くの頂部表面で測定され、１０５欠陥／ｃｍ２を超えない貫通転位密度を有する構造を含む。
【００３０】
本発明の素子構造は、広い形態の半導体素子及び素子前駆構造、例えば制限することなくＨＦＥＴ，ＭＯＳＦＥＴ，及びＭＯＤＦＥＴを含む様々な種類のトランジスタ素子を含むヘテロ接合ＣＭＯＳ素子で実施することができる。本発明に係る素子は、広い形態の基板、非シリコン基板（サファイア，ＧａＡｓ，ＧａＮ，など）をも含むが好ましくはシリコン基板（Ｓｉ，ＳｉＣ，など）で従来技術の範囲内で容易に製造される。
【００３１】
本発明の図示の実施例として、ヘテロ接合電界効果トランジスタは、チャネル層中のシリコン及びカーボンの総量に基づいて約０．５から約１．０原子％を含むシリコン−ゲルマニウム合金から形成された緩和バッファ層（ＲＢＬ）を含み、シリコン−ゲルマニウム合金は約１０から約３０原子％のゲルマニウムを含み、チャネル層は厚さが約１０から約２０ナノメートルであり、ＲＢＬはチャネル層の近くの表面で測定され、１０５欠陥／ｃｍ２を超えない貫通転位密度を有し、本発明に従って製造され得る。
【００３２】
かくして本発明は、ＳｉＧｅ緩和バッファ層（ＲＢＬ）とＲＢＬ上のシリコンチャネル層とを含み、シリコンチャネル層がシリコン−カーボン合金、例えば合金中にシリコン及びカーボンの総量に基づいて約０．２から約１．５原子％のカーボン、より好ましくは合金中のシリコン及びカーボンの総量に基づいて約０．４から約１．２原子％のカーボン、最も好ましくは合金中のシリコン及びカーボンの総量に基づいて約０．５から約１．０原子％のカーボンを含むシリコン−カーボン合金、から形成された、半導体素子構造の製造を可能にする。
【００３３】
製造方法は好ましくは、合金格子に侵入して組み入れられるのとは対照的に、シリコン−カーボン合金中のカーボンが実質的に完全にシリコン−カーボン合金に実質的に組み入れられるカーボン原子の形態であるように実施される。既述したように、シリコン−カーボン合金中のカーボン量は望ましくは、合金散乱に対するカーボン濃度閾値よりも下である。
【００３４】
シリコンチャネル層の厚さは好ましくは、約５から約５０ナノメートル、より好ましくは約８から約４０ナノメートル、最も好ましくは約１０から約２０ナノメートルであり、ＲＢＬは好ましくは、ｘが約０．６から約０．９５、より好ましくは約０．６５から約０．９０、最も好ましくは約０．７から約０．８５である化学式ＳｉｘＧｅ１−ｘを有するシリコン−ゲルマニウム合金によって構成される。
【００３５】
そのような製造方法では、ＲＢＬは好ましくは、シリコンチャネル層の近くの頂部表面で測定され、１０５欠陥／ｃｍ２を超えない、貫通転位密度を製造する条件下で成長される。
【００３６】
シリコン−カーボン合金のシリコンチャネル層を形成する好ましい方法は、化学気相蒸着（ＣＶＤ）又は分子線エピタキシー（ＭＢＥ）によるものである。ＣＶＤがシリコンチャネル層を形成するための技術として用いられる場合には、ＣＶＤ成長は好ましくは、約１０から約２０ナノメートルの厚さにシリコンチャネル層を成長させるために、５５０℃を超えない温度、１分あたり約１から約２ナノメートルの範囲の成長速度で実施される。
【００３７】
本発明の方法はしたがって、半導体素子構造の製造時に上部に歪シリコンチャネル層が形成されるＳｉＧｅ緩和バッファ層におけるゲルマニウム含有量を減少させることによって貫通欠陥密度を減少させるための技術を提供する。シリコン−カーボン合金の歪シリコンチャネル層を形成することによって、Ｇｅ含有量は、ここに開示された関連する利点を有して、ＲＢＬのＳｉＧｅ組成中で著しく減少されうる。
【００３８】
この発明に係る半導体素子構造は、様々な特定の形態で製造され得る。特定の実施例によれば、エピタキシャル層構造は、図１又は図３に示されたような形態のものとすることができるが、真性Ｓｉ層（intrinsic Si layer）は、例えば１原子％のオーダーのカーボン濃度を有する真性Ｓｉ−Ｃに置き換えられ、ＳｉＧｅバッファ及びキャップ層のゲルマニウム含有量は、例えば１％カーボン合金に対して約８％まで、又は０．５％カーボン合金に対して約４％まで減少され、そのような歪Ｓｉ層／ＳｉＧｅバッファ層組成のそれぞれは、対応する素子構造においてほぼ等しいバンドオフセットを達成する。
【００３９】
上述のように図１は、歪シリコンチャネルが歪緩和ＳｉＧｅ層上に成長され、歪緩和ＳｉＧｅ層が垂直基板として役に立つ、歪シリコンＨＦＥＴ構造である。図３は、歪シリコンチャネル（ソース領域及びドレイン領域は図示せず）を特徴づける単純なＳｉＧｅベースＨＦＥＴ素子（ｎ−又はｐ−ＭＯＳＦＥＴ）のためのバンドエネルギー及び層構造の図である。図３において、本発明の一実施例に従って、真性Ｓｉ層は、約０．５から約１原子％のカーボン含有量を有する真性Ｓｉ−Ｃ合金材料と置き換えられ、ＳｉＧｅバッファ及びキャップ層におけるゲルマニウム含有量は、（例えば約４から約１０％までの範囲で）これらチャネル層において（この発明の炭化シリコン合金の代わりに）シリコンを有する対応する素子構造と比べて、著しく減少される。
【００４０】
この発明のＳｉ−Ｃ合金／減少Ｇｅ含有量バッファ／キャップ構成はまた、他のＨＣＭＯＳ素子においても実施することができる。ヘテロ接合ＣＭＯＳ素子は、図１及び図４に示された基本構造、又は他のより複合的な構造を用いて従来技術の範囲内で容易に製造することができる。図１は既に述べた。図４は、ＳｉＧｅベースｐ−ＭＯＳＦＥＴ素子に対する層構造及びバンドエネルギーの図である。
【００４１】
図５は、ＳｉＧｅベースｎ−チャネルＳｉＧｅ／Ｓｉ  ＨＦＥＴ素子に対する層構造及びバンドエネルギーの図である。図６は、対応するＳｉＧｅベースｐ−チャネルＳｉＧｅ／Ｓｉ  ＨＦＥＴ素子に対する層構造及びバンドエネルギーの図である。
【００４２】
図５及び図６は、Ｓｉ及びＳｉＧｅを用いて高移動度ｎ−及びｐ−チャネル用に成長され得るエピタキシャル層構造を示す。ｐ−チャネル構造は、バッファよりも高いゲルマニウム含有量を有する。図５及び図６に示された型の構造は、バッファ層におけるゲルマニウムの減少を可能とするためにＳｉ−Ｃ合金を用いて、この発明に従って製造され得る。この発明に従って製造され得るさらに他の構造は、図７に示されるＳｉＧｅベースヘテロ接合ＣＭＯＳ素子、及び図８に示されるＭＯＤＦＥＴ素子を含む。
【００４３】
本発明はしたがって、減少された転位密度及び減少されたＲＢＬ表面粗さを有する等価な素子性能を達成する手段を与える。
【００４４】
Ｓｉ−Ｃ合金の成長を実施する上で、カーボンは、例えばメタン、メチルシラン、又は他の炭化水素を含む材料、又は半導体材料のカーボンドーピングのための技術で使用される他の材料のような炭素前駆物質を利用するあらゆる適切な手段で所望のカーボン含有量のＳｉ−Ｃ合金を形成するために適切な量でＳｉ−Ｃ合金を構成するために、成長シリコン膜に導入される。
【００４５】
バッファ層及びキャップ層は、例えば、開示内容が完全に参照によって本願に組み入れられる、1993年6月22日に発行されD. Brasenら及びAT&Tベル研究所に付与された米国特許第５，２２１，４１３号明細書、及び2000年8月22日に発行されE.A. Fitzgerald及びマサチューセッツ工科大学に付与された米国特許第６，１０７，０５３号明細書に開示されたような、成長又は堆積プロセス及び使用されたプロセス条件に関する異なる従来の方法で、この発明によって可能にされる低ゲルマニウム含有量を用いて形成され得る。
【００４６】
シリコン−カーボン合金層及び減少されたＧｅ含有量バッファ層は、例えば化学気相蒸着又は分子線エピタキシーによって形成され得る。
【００４７】
シリコン−カーボン合金成長プロセスは望ましくは、Ｓｉ−Ｃ合金層における有効電子移動度を他の点で減少させる合金散乱を最小化するために実施される。より詳細には、Ｓｉ−Ｃ合金成長プロセスは望ましくは、合金膜格子構造におけるカーボンの侵入型混入を最小化し、かつカーボンの置換混入、すなわち合金膜格子構造における置換位置でのカーボン原子の存在を最大化する。実質的に完全な（〜１００％）置換カーボン混入を達成するために、好ましい実施例では、Ｓｉ−Ｃ合金中のカーボン量は、約１．５原子％を超えない。
【００４８】
本発明の好ましい実施例では、上述の置換型のＳｉ−Ｃ合金膜を達成するために、約５５０〜６００℃のオーダーのＣＶＤ成長温度、及び約１から約１０ｎｍ／分周辺の成長速度が望ましく使用される。そのような成長温度及び成長速度は、ほとんどのＳｉエピタキシャルＣＶＤプロセスに対して通常使用される温度及び成長速度よりもずっと低いが、Ｓｉ−Ｃ合金膜は比較的薄く、通常厚さが約１０から約２０ｎｍの範囲であるので、本発明の実施においては重要な制限ではない。
【００４９】
他の成長技術は、シリコン合金格子構造におけるカーボンの実質的に排他的な置換混入を助けるために、温度条件及び成長速度が関連して調整され得る。例えば、分子線エピタキシーは、５５０℃よりも下の温度で実施され得る。したがって、Ｓｉ−Ｃ合金層の形成のために使用される特定の成長技術及びプロセス条件は、Ｓｉ−Ｃ合金材料及び述べられた性質の構造を生み出すために、従来技術の範囲内で無理な実験をせずに容易に決定できる。
【００５０】
本発明の特徴及び優位点は、次の非制限的な実施例によってより完全に示される。
【００５１】
［実施例］
図示の実施例では、ＳｉｘＧｅ１−ｘの組成を有する緩和バッファ層が、シリコン前駆物質としてジクロロシラン及びゲルマニウム前駆物質としてゲルマンを用いて、１分間あたり水素２０標準リットル、１分間あたりジクロロシラン２００標準リットルのＣＶＤチャンバへの流量で、成長サイクルの間に変化する水素中１０％ゲルマンの流量（１分間あたり０から３００標準リットル）で、化学気相蒸着によってシリコンウエハ基板に成長された。成長条件は、８００℃の温度及び２０トールの圧力を含む。ウエハの近表面領域（near-surface region）における欠陥密度は、熱アニーリングサイクルと結び付けられた組成等級（compositional grading）によって減少される。温度は、約５８０℃に減少され、Si.99C.01の層が、次の反応気体流量：１００標準ミリリットルのシラン、１０標準リットルの水素、８５標準ミリリットルのメチルシランを用いて成長される。この層の成長速度は、約３０Å／分である。増加した成長速度は、ジシランをシランの代わりにすることによって達成され得る。
【００５２】
本発明は図示の実施例及び特徴を参照して様々に開示されてきたが、ここで述べられた実施例及び特徴は本発明を限定するよう意図されておらず、他の変形、修正、及び他の実施例が当業者に思いつくであろうことは理解されたい。したがって本発明は、広範囲に解釈されるべきであり、特許請求の範囲で述べられる請求項と両立する。
【図面の簡単な説明】
【００５３】
【図１】歪シリコンチャネルが歪緩和Ｓｉ０．８５Ｇｅ０．１５層に成長された歪シリコンＨＦＥＴ構造であって歪緩和Ｓｉ０．８５Ｇｅ０．１５層が垂直基板として使える歪シリコンＨＦＥＴ構造の顕微鏡写真である。
【図２】ＳｉＧｅ緩和バッファ層構造の断面のトンネル電子顕微鏡（ＴＥＭ）像を示す図である。
【図３】歪シリコンチャネル（ソース領域及びドレイン領域が示されていない）の２次元電子気体を特徴づけるＳｉＧｅベースＨＦＥＴ素子に対する層構造及びバンドエネルギーの図である。
【図４】ＳｉＧｅベースｐ−ＭＯＳＦＥＴ素子に対する層構造及びバンドエネルギーの図である。
【図５】ＳｉＧｅベースｎ−チャネルＳｉＧｅ／Ｓｉ  ＨＦＥＴ素子に対する層構造及びバンドエネルギーの図である。
【図６】ＳｉＧｅベースｐ−チャネルＳｉＧｅ／Ｓｉ  ＨＦＥＴ素子に対する層構造及びバンドエネルギーの図である。
【図７】ＳｉＧｅベースヘテロ接合ＣＭＯＳ素子の概略図である。
【図８】歪シリコン層におけるカーボンの混入を特徴づけるＭＯＤＦＥＴ素子の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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