(57)【要約】マンホール構造などのカバーとフレームとの間に少なくとも部分的に配置されるように適合される接触部材が開示される。接触部材は、カバーに接続されるように適合される第１側面、フレームに接続されるように適合される第２側面、および接触部材の表面に対して開いている少なくとも１つの区画を有する。区画は、第１側面と第２側面との間に配置される。とりわけ、開示される接触部材は、カバーおよび／またはフレームの寸法のより大きい許容差を見込む。
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【特許請求の範囲】
【請求項１】
供給電圧が安定レベルに到達したことを示す論理信号を生成する装置であって、
基準電圧を前記供給電圧から導出されるサブ電圧と比較して、前記サブ電圧が前記基準電圧に到達したときに第１論理信号を出す第１ユニットと、
遅延論理信号を出すために遅延を加える第２ユニットと、
前記論理信号を供給するために、前記第１論理信号および前記遅延論理信号を組み合わせる論理ユニットとを備える、装置。
【請求項２】
前記第１ユニットが、分圧器およびコンパレータを備える、請求項１に記載の装置。
【請求項３】
前記第１ユニットが、リセット後、第１サブ電圧を前記基準電圧と比較し、電力ダウン後、第２サブ電圧を前記基準電圧と比較することを可能にするスイッチをさらに備える、請求項２に記載の装置。
【請求項４】
トリガ信号が、前記スイッチを１つの状態から他の状態に切り替えるために、前記スイッチに加えられる、請求項３に記載の装置。
【請求項５】
前記基準電圧が、バンドギャップ電圧である、請求項１、２、または３に記載の装置。
【請求項６】
前記第１ユニットが、分割器電圧のレベルをプログラムするための入力を備え、前記分割器電圧が、前記遅延を定義する、請求項１、２、または３に記載の装置。
【請求項７】
前記第２ユニットが、遅延ユニット、またはコンパレータが続く固定遅延ユニットを備える、請求項１に記載の装置。
【請求項８】
前記第２ユニットが、分割器電圧のレベルをプログラムするための入力を備え、前記分割器電圧が、前記遅延を定義する、請求項１に記載の装置。
【請求項９】
前記論理ユニットが、２ポートＡＮＤゲートを備える、請求項１乃至請求項８のいずれかに記載の装置。
【請求項１０】
供給電圧が安定レベルに到達したことを示す論理信号を集積回路において生成する方法であって、
基準電圧を供給するステップと、
前記供給電圧のサブ電圧を前記基準電圧と比較して、前記サブ電圧が前記基準電圧に到達した場合に第１論理出力信号を供給するステップと、
前記供給電圧に対して遅延した第２論理出力信号を供給するステップと、
前記第１論理出力信号および前記第２論理出力信号が同じ論理値を有する場合に、前記論理信号を１つの状態から他の状態に切り替えるために、第１論理出力信号および前記第２論理出力信号を組み合わせるステップと、
集積回路内において適用を開始するステップとを含む、方法。
【請求項１１】
前記第１論理出力信号および前記第２論理出力信号が、両方とも論理「１」になる場合、前記論理信号が論理「１」になる、請求項１０に記載の方法。
【請求項１２】
前記第２論理出力信号を供給するための前記遅延をプログラムするステップを含む、請求項１０または１１に記載の方法。
【請求項１３】
開始動作前に、前記供給電圧のある安定性を必要とする回路をさらに備える、請求項１乃至請求項９のいずれかに記載の装置を備える集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力供給レベルが専用モニタによって監視されているシステムに関する。より具体的には、本発明は、電力供給レベル・モニタを備える集積回路に関する。
【背景技術】
【０００２】
集積回路は、動作するために供給電圧を必要とする。集積回路が確実に動作するために、供給電圧は、安定でなければならない。パワー・オン後、またはリセット後、供給電圧は、安定レベルに到達するのにある時間を通常必要とする。
【０００３】
現在の技術は、電力供給レベルを内部基準電圧のレベルと比較する集積回路において、パワー・オン・リセット（ＰＯＲ）回路と呼ばれることがある特別な回路を使用する。そのような特別な回路が適切に機能するために、内部基準は、供給電圧より迅速に開始されなければならない。この現在の技術の手法は、非常に頑強ではない。なぜなら、たとえば、基準電圧のランプ・アップが遅延されることがあるからである。この既知の手法の他の欠点は、特別な回路が配線されることである。したがって、チップのレイアウトを変更せずに、修正することが不可能である。
【０００４】
供給電圧のランプ・アップは、通常、予測可能ではない。なぜなら、電池がロー状態に到達するかもしれず、または、集積回路に対する電流負荷が変化するかもしれないからである。これは、従来の手法によって対処することができない他の問題である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明の目的は、供給電圧のレベルを確実に監視する方法を提供すること、供給電圧のレベルを確実に監視するモニタを提供すること、およびそれに基づいて集積回路を提供することである。
【課題を解決するための手段】
【０００６】
本発明による装置が、請求項１において主張される。
【０００７】
様々な有利な実施形態が、請求項２から１０において主張される。
【０００８】
本発明による方法が、請求項１１において主張される。
【０００９】
様々な有利な方法が、請求項１１、１２、および１３において主張される。
【００１０】
本発明による集積回路が、請求項１４において主張される。
【００１１】
本発明の直接的な利益は、改善された確実性、適応性、および競合性である。
【００１２】
本明細書において提示される電力供給レベル・モニタの利点は、すべての種類の集積回路においてモニタおよびレベル検出器として使用することができることである。
【００１３】
本発明は、供給電圧と比較するために内部基準電圧を使用する従来のシステムの問題を回避する。
【００１４】
本発明の他の利点は、詳細な実施形態と関連して述べられる。
【００１５】
本発明およびその他の目的および利点をより完全に記述するために、添付の図面と関連して取り入れられる以下の記述を参照する。
【発明を実施するための最良の形態】
【００１６】
本発明は、以下の原理に基づく。供給電圧（ＶＤＤＡ）を測定して集積回路内において（デジタル）適用（application）を開始する前に、この供給電圧が安全なレベルに到達したか否かを判定する信号（ｎｐｏｒｓｔ）を生成する、モニタとして作用する装置が提供される。
【００１７】
本発明によるモニタは、非常にフレキシブルである。いくつかの実施形態では、リセット事象後の遅延をプログラムすることができる。
【００１８】
信号（ｎｐｏｒｓｔ）の生成は、多くのシステムにおいて必須である。信号ｎｐｏｒｓｔは、たとえば、外部リセット信号を生成することができないシステムについて重要である。タスクは、トランジスタのバンドギャップ電圧によって通常識別される安定基準電圧で電力供給レベルを監視することである。集積回路の分野では、このシステムは、必須とすることができる。
【００１９】
以下の問題に直面する：
基準電圧（たとえば、バンドギャップ電圧）が安定になるまで、その開始動作について確信することができるか？
バンドギャップ立上がり時間がある適応例について過度に長い（または予測不可能である）場合、そのような状況において何が起きるか？
本発明は、解決法、およびこれらの不確実性を克服するように設計される、解決法に基づくアーキテクチャを提供する。
【００２０】
図１Ａにおいて、本発明によるＰＯＲ回路１０の概略的なブロック図が与えられる。ＰＯＲ回路１０は、供給電圧（ＶＤＤＡ）が安定レベルに到達したことを示す論理信号（ｎｐｏｒｓｔ）を生成する。この論理信号ｎｐｏｒｓｔは、トリガ信号ｎｐｏｒｓｔが受信された後、生成される。ＰＯＲ回路１０は、電圧（Ｖｔｒｌ）が基準電圧（Ｖｒｅｆ）に到達してすぐに出力１４において第１論理信号（ｏｕｒ＿ｒｅｓ）を出すために、供給電圧（ＶＤＤＡ）の端数である電圧（Ｖｔｒｌ）と内部基準信号（Ｖｒｅｆ）を比較するための第１ユニット１１（ＰＯＲ＿１）を備える。第２ユニット１２（ＰＯＲ＿２）が設けられ、遅延時間だけ遅延される第２論理信号（ｏｕｔ＿ｄｅｌａｙ）を出すために、遅延を加える。論理ユニット１３が、論理信号（ｎｐｏｒｓｔ）を供給するように、第１論理信号（ｏｕｔ＿ｒｅｓ）および第２論理信号（ｏｕｔ＿ｄｅｌａｙ）を組み合わせるために使用される。この論理信号（ｎｐｏｒｓｔ）が論理「１」になるとき、供給電圧ＶＤＤＡは、安定であると見なされる。
【００２１】
たとえば、論理ユニット１３は、２ポートＡＮＤゲートを備えていてもよい。
【００２２】
図１Ａに示されるように、ユニットＰＯＲ＿２によって導入される遅延は、プログラム可能としてもよい。これは、ｎビットのシーケンス（Ｓｅｌ＜ｎ：０＞）をプログラム可能入力１８に加えることによって、実施することができる。図１Ａに示されるように、ユニット１１は、イネーブル線１７を介してユニット１２に接続されてもよく、これにより、ユニット１２は、ユニット１１によって供給される信号によってイネーブルになることが可能である。このイネーブル線１７、ならびにプログラム可能遅延は、随意選択の特徴である。
【００２３】
本発明の基本的な原理を記述し終えたので、ユニットＰＯＲ＿１およびＰＯＲ＿２の詳細を、それぞれ図１Ｂおよび図１Ｃと関連して述べる。
【００２４】
図１Ｂに示されるように、ＰＯＲ＿１ユニット１１は、分圧器１１．１およびコンパレータ１１．２を備える。このユニット１１が必要とする必須信号が、バンドギャップ基準のような基準電圧である。この電圧基準ｖｒｅｆは、コンパレータ１１．２の負の入力（ＩＮＮ）１１．４に供給される。分圧器１１．１は、出力１１．３においてｉｎｐｕｔ＿ｐｌｕｓ出力信号を供給する。たとえば、ｉｎｐｕｔ＿ｐｌｕｓ電圧は、ＶＤＤＡのサブ電圧とすることが可能である。分圧器１１．１は、抵抗、ＭＯＳ装置またはＣＭＯＳ装置、キャパシタ、もしくは他の回路を使用して実現されることが可能である。同調可能抵抗を備える抵抗分割器がよく適している。電圧ｉｎｐｕｔ＿ｐｌｕｓは、ＶＤＤＡの端数である、すなわちｉｎｐｕｔ＿ｐｌｕｓ＜ＶＤＤＡである。本実施形態では、電圧ｉｎｐｕｔ＿ｐｌｕｓは、０ＶとＶＤＤＡとの間の範囲にある固定電圧である。接続線１１．３における電圧ｉｎｐｕｔ＿ｐｌｕｓが電圧基準ｖｒｅｆのレベルに到達するとき、出力１４における信号ｏｕｔ＿ｒｅｓは、論理「１」になる。
【００２５】
図１Ｃに示されるように、ＰＯＲ＿２ユニット１２は、遅延ユニット１２．１を備える。遅延時間は、ｎビット・ワードＳｅｌ＜ｎ：０＞を選択入力１８に加えることによってプログラムすることができることが好ましい。より複雑ではない実施形態では、遅延時間は、固定されることが可能である。イネーブル線１７を介してイネーブルされるとき、ＰＯＲ＿２ユニット１２は、出力１５において遅延信号ｏｕｔ＿ｄｅｌａｙを出す。
【００２６】
遅延ユニット１２．１は、その出力において妥当な遅延（ｏｕｔ＿ｄｅｌａｙ）を提供するように設計されるべきである。
【００２７】
図２Ａにおいて、本発明による他のＰＯＲ回路２０の概略的なブロック図が与えられる。ＰＯＲ回路２０は、２つのＰＯＲユニット２１および２２（ＰＯＲ＿１およびＰＯＲ＿２）、ならびにＰＯＲ＿１およびＰＯＲ＿２の２つのデジタル出力２４、２５（ｏｕｔ＿ｒｅｓおよびｏｕｔ＿ｄｅｌａｙ）を組み合わせるために必要な論理ユニット２３を備える。ＰＯＲ回路２０は、以下の２つの論理信号ｏｕｔ＿ｒｅｓおよびｏｕｔ＿ｄｅｌａｙを組み合わせる：ｏｕｔ＿ｒｅｓは、バンドギャップ電圧（ｖｒｅｆ）と分割器電圧（本実施形態ではｉｎｐｕｔ＿ｐｌｕｓ）との比較から導出される；ｏｕｔ＿ｄｅｌａｙは、分割器電圧（ｖｓｅｌ）と固定遅延ブロック２２．１によって生成される遅延電圧（ｄｅｌａｙ＿ｓｉｇ）との比較から導出される。遅延電圧（ｄｅｌａｙ＿ｓｉｇ）は、アナログ信号である。遅延電圧（ｄｅｌａｙ＿ｓｉｇ）は、固定遅延ユニット２２．１によって導入される遅延のために、電圧ｖｓｅｌよりはるかに緩慢に上昇する。２つの論理信号ｏｕｔ＿ｒｅｓおよびｏｕｔ＿ｄｅｌａｙは、論理ユニット２３によって共に組み合わされ、論理ユニット２３は、出力２６においてｎｐｏｒｓｔ信号を生成する。この論理信号ｎｐｏｒｓｔが論理「１」になるとき、供給電圧ＶＤＤＡは、安定であると見なされる。ｎｐｏｒｓｔ信号は、ＶＤＤＡ電圧が、集積回路内における適用が開始されることを可能にする安全レベルに到達したか否かに関する情報をもたらす。
【００２８】
図２ＢのＰＯＲ＿１ユニット２１は、ＶＤＤＡのサブ電圧（ｉｎｐｕｔ＿ｐｌｕｓと呼ばれる）を基準電圧ｖｒｅｆと比較することができるように設計される論理要素を備える。ＰＯＲ＿１ユニット２１は、分圧器２１．１およびコンパレータ２１．２を備える。分圧器２１．１は、抵抗、ＭＯＳ装置またはＣＭＯＳ装置、キャパシタ、もしくは他の回路を使用して実現されることが可能である。同調可能抵抗を備える抵抗分割器がよく適している。基準電圧ｖｒｅｆは、ＰＯＲ＿１ユニット２１のコンパレータ２１．２の負の入力（ＩＮＮ）２１．４に印加される。基準電圧ｉｎｐｕｔ＿ｐｌｕｓは、コンパレータ２１．２の正の入力（ＩＮＰ）に印加される。基準電圧ｉｎｐｕｔ＿ｐｌｕｓは、ＶＤＤＡの端数である。Ｉｎｐｕｔ＿ｐｌｕｓは、ｖｒｅｆに等しいことが可能である。本実施形態では、ＰＯＲ＿１ユニット２１は、基準電圧ｉｎｐｕｔ＿ｐｌｕｓが基準電圧ｖｒｅｆに等しい、またはそれより大きい場合、出力２４において論理「１」を出す。
【００２９】
図２Ｃに示されるように、ＰＯＲ＿２ユニット２２は、遅延を加えることができるように設計される論理要素を備える。これは、固定遅延ブロック２２．１およびコンパレータ２２．２を備える。遅延は、いくつかのビットＳｅｌ＜ｎ：０＞をＰＯＲ＿１ユニット２１の選択入力２１．５に加えることによってプログラム可能である。この入力２１．５に加えられるビットを変化させることによって、分圧器２１．１の出力２８における電圧Ｖｓｅｌのレベルが調節される。固定遅延ブロック２２．１は、入力信号として供給電圧ＶＤＤＡを取り入れ、この入力信号を固定遅延だけ遅延させる。その結果、遅延出力信号ｄｅｌａｙ＿ｓｉｇが、出力２２．３において供給される。そのような遅延出力信号の例が、出力線２２．３の次に示される。遅延信号は、安定レベルに到達するまで定常的に上昇する信号とすることが可能である。遅延出力信号ｄｅｌａｙ＿ｓｉｇは、コンパレータ２２．２の正の入力（ＩＮＰ）に加えられ、電圧Ｖｓｅｌは、コンパレータ２２．２の負の入力（ＩＮＮ）に印加される。本実施形態では、ＰＯＲ＿２ユニット２２は、遅延後、すなわち遅延出力信号ｄｅｌａｙ＿ｓｉｇが電圧Ｖｓｅｌのレベルと交差する（超える）とき、出力２５において論理「１」を出す。詳細が、以下で議論される図５と関連して述べられる。
【００３０】
固定遅延ユニット２２．１は、その出力において妥当な遅延（ｄｅｌａｙ＿ｓｉｇ）を供給するように設計されるべきである。ｄｅｌａｙ＿ｓｉｇは、０Ｖから始まり、好ましくはＶＤＤＡのレベルまで上昇する。ｎｐｏｒｓｔに加えられる全遅延は、固定遅延ユニット２２．１によって定義され、Ｖｓｅｌレベルは、選択入力２１．５においてビット・ワードを介して選択される。遅延時間は、供給電圧ＶＤＤＡがスイッチ・オンされた後、またはリセット事象後にのみ有効となることが好ましい。
【００３１】
両方の論理信号ｏｕｔ＿ｒｅｓおよびｏｕｔ＿ｄｅｌａｙが論理「１」になるときのみ、供給電圧ＶＤＤＡは、安定状態に到達したと見なされ、出力２６における信号ｎｐｏｒｓｔは、真の論理「１」になる。信号ｎｐｏｒｓｔは、従来の信号ｎｐｏｒｓｔよりはるかに信頼性がある。
【００３２】
ＰＯＲ＿１ユニット２１は、ＰＯＲ＿２ユニット２２の入力に接続されるイネーブル出力２７を有することが可能である。
【００３３】
他のＰＯＲ＿１ユニット３１が、図３に示される。図３に示されるように、ＰＯＲ＿１ユニット３１は、分圧器３１．１、スイッチ３１．６、およびコンパレータ３１．２を備える。このユニット３１が必要とする必須信号が、バンドギャップ基準などの電圧基準ｖｒｅｆである。この電圧基準ｖｒｅｆは、コンパレータ３１．２の負の入力（ＩＮＮ）３１．４に供給される。分圧器３１．１は、出力３１．８および３１．９において２つの出力信号ＶｔｒｌおよびＶｓｅｌを供給する。電圧ＶｔｒｌおよびＶｓｅｌは、両方とも、ＶＤＤＡ電圧の端数である（ＶＤＤＡのサブ電圧とも呼ばれる）。信号ｎｐｏｒｓｔは、スイッチ３１．６の入力３１．７に加えられる。たとえば、信号ｎｐｏｒｓｔは、出力２６からスイッチ３１．６に供給される信号である。信号ｎｐｏｒｓｔが論理「１」であるとき（通常、リセット事象後）、スイッチ３１．６は、１によって表される状態に切り替えられ、電圧Ｖｔｒｌは、コンパレータ３１．２の正の入力（ＩＮＰ）３１．３に接続される。信号ｎｐｏｒｓｔが論理「０」である場合、スイッチ３１．６は、０によって表される状態に切り替えられ、電圧Ｖｓｅｌは、コンパレータ３１．２の正の入力（ＩＮＰ）３１．３に接続される。スイッチ３１．６は、入力３１．４において基準電圧と比較される回路３１が２つの異なる電圧レベル（トリップ・レベル）を使用することを可能にする。電圧Ｖｔｒｌは、リセット事象後使用される（すなわち、信号ｎｐｏｒｓｔが論理「１」のとき）。この場合、電圧Ｖｔｒｌは、電圧ＶＤＤＡが上昇し始める際に上昇し始めるが、その理由は、ＶｔｒｌがＶＤＤＡの端数であるからである。ＶｔｒｌがＶｒｅｆに到達するとき、信号ｏｕｔ＿ｒｅｓは、論理「１」になる。電圧Ｖｓｅｌは、電力ダウン事象の場合（すなわち、信号ｎｐｏｒｓｔが論理「０」であるとき）に使用されることが可能である。この場合、電圧Ｖｓｅｌは、電圧ＶＤＤＡが減少する際に減少し始めるが、その理由は、ＶｓｅｌがＶＤＤＡの端数であるからである。Ｖｓｅｌがｖｒｅｆより下に降下するとき、信号ｏｕｔ＿ｒｅｓは、論理「０」になり、集積回路の回路は、動作を停止しなければならない。
【００３４】
本発明による、ＰＯＲ＿１ユニット３１がＰＯＲ＿２ユニットと共に使用される実施形態では、ＰＯＲ＿２ユニットは、ｎｐｏｒｓｔ信号の切替えを規制するが、その理由は、遅延信号ｏｕｔ＿ｄｅｌａｙは、信号ｏｕｔ＿ｒｅｓの後、論理「１」になるからである。供給電圧ＶＤＤＡが、たとえば電力ダウン事象中に、減少するとき、ＰＯＲ＿１ユニット３１は、信号ｎｐｏｒｓｔの切替えを規制する。
【００３５】
本発明によれば、集積回路において使用される論理信号ｎｐｏｒｓｔを生成する方法が提供される。論理信号ｎｐｏｒｓｔは、供給電圧（ＶＤＤＡ）が安定レベルに到達したことを示す。方法は、
基準電圧（ｖｒｅｆ）を供給するステップと、
サブ電圧（ｉｎｐｕｔ＿ｐｌｕｓ）が基準電圧（ｖｒｅｆ）に到達するとき、第１論理出力信号（ｏｕｔ＿ｒｅｓ）を供給するために、供給電圧（ＶＤＤＡ）のサブ電圧（ｉｎｐｕｔ＿ｐｌｕｓ）を基準電圧（ｖｒｅｆ）と比較するステップと、
供給電圧（ＶＤＤＡ）に対して遅延した第２論理出力信号（ｏｕｔ＿ｄｅｌａｙ）を供給するステップと、
第１論理出力信号（ｏｕｔ＿ｒｅｓ）および第２論理出力信号（ｏｕｔ＿ｄｅｌａｙ）が同じ論理値を有する場合、１つの状態から他の状態に論理信号（ｎｐｏｒｓｔ）を切り替えるために、第１論理出力信号（ｏｕｔ＿ｒｅｓ）および第２論理出力信号（ｏｕｔ＿ｄｅｌａｙ）を組み合わせるステップと、
集積回路内において適用を開始するステップとを含む。
【００３６】
方法の好ましい実施形態では、論理信号（ｎｐｏｒｓｔ）は、第１論理出力信号）および第２論理出力信号（ｏｕｔ＿ｄｅｌａｙ）が両方とも論理「１」を表す場合、論理「１」になる。他の好ましい実施形態では、第２論理出力信号（ｏｕｔ＿ｄｅｌａｙ）を供給する遅延は、プログラム可能である。
【００３７】
図３に示されるように、イネーブル信号が、イネーブル線３７を介してコンパレータ３１．２に加えられることが可能である。同じイネーブル信号は、ＰＯＲ＿２ユニットに加えられることも可能である。
【００３８】
本発明によれば、ユニットＰＯＲ＿１およびＰＯＲ＿２は、図１Ａ〜１Ｃ、図２Ａ〜２Ｃ、および図３に関連して示されるように、２つの独立論理信号ｏｕｔ＿ｒｅｓおよびｏｕｔ＿ｄｅｌａｙを生成する。両方の論理信号ｏｕｔ＿ｒｅｓおよびｏｕｔ＿ｄｅｌａｙは、ヒステレシスを使用して生成されることが可能である。ＰＯＲ＿１ヒステレシスは、必須であるが、一方、ＰＯＲ＿２ヒステレシスは、回避することができる。ＰＯＲ＿１ヒステレシスは、信号ｏｕｔ＿ｒｅｓについて可能性のある望ましくないグリッチを回避するように設計されるべきである。
【００３９】
本発明の好ましい実施形態によれば、遅延ユニットは、数ｎＡの電流でキャパシタンスを充電する自己バイアス電流生成装置を備えることが可能である。そのような遅延ユニットは、数ミリ秒の遅延を提供することが可能である。遅延時間は、１ｍｓと１０ｍｓとの間にあることが好ましい。自己バイアス電流を備える遅延ユニットの代わりに、簡単なＲＣ遅延ユニットが使用されることが可能である。
【００４０】
本発明によれば、ＰＯＲ回路１０または２０は、イネーブル信号をユニットＰＯＲ＿１に加えることによって、回路全体１０または２０がディスエーブルになることを可能にし、したがって電力ダウン・モードを可能にする方式で設計することができる。ｎｐｏｒｓｔ信号の生成がディスエーブルになる場合、ｎｐｏｒｓｔ信号は、ＶＤＤＡが準備され、かつリセットが生成されるときと同じデジタル・レベルに固定されなければならない。これは、本発明の回路１０または２０を作用させるのに必要な特徴ではないが、電力ダウン・モードが望ましいときに実現することができる拡張的特徴である。すなわち、電力ダウン・モードは、随意選択である。
【００４１】
供給電圧ＶＤＤＡは、通常、正の電圧である。この電圧は、１ボルトと１０ボルトとの間の範囲にあることが可能である。電圧ＶＤＤＡは、１．８と６ボルトとの間にあることが好ましい。ｖｓｓによって表されるノードは、接地することができ、または、これらのノードは、負の電圧−ＶＤＤＡ（２重供給）に接続されることが可能である。電圧ＶＤＤＡは、たとえば、＋３Ｖとすることが可能であり、電圧ｖｓｓは、−３Ｖとすることが可能である。たとえば、バンドギャップ電圧ｖｒｅｆは、０．９Ｖとすることが可能である。たとえば、電圧Ｖｔｒｌは、１Ｖとすることが可能である。
【００４２】
コンパレータ２２．２が、約３０ｍＶのコンパレータ・ヒステレシスを有するＰＯＲ＿２ユニット２２において使用されることが好ましい。コンパレータ１１．２および２１．２は、ＰＯＲ＿１ユニット１１または２１において使用される際に、約０Ｖのコンパレータ・ヒステレシスを有することが可能である。
【００４３】
本発明による集積回路が、図１Ａから３に関連して記述されたＰＯＲ回路を備えることが可能である。集積回路は、開始動作前に供給電圧（ＶＤＤＡ）のある安定を必要とする回路をさらに備える。
【００４４】
集積回路は、リセット事象後、トリガ信号（ｎｐｏｒｓｔ）を生成する専用回路をさらに備えることが可能である。これは、従来の手法を使用して実施することができる。
【００４５】
図４において、概略的なグラフが示される。本発明によるＰＯＲ＿１ユニットの動作が、この図を参照して以下に記述される。概略的なグラフから、当初、基準電圧ｖｒｅｆがサブ電圧Ｖｔｒｌより緩慢に上昇することを導出することができる。すなわち、リセット事象直後、供給電圧、したがってサブ電圧Ｖｔｒｌは、より迅速に上昇することが可能である。０．９ｍｓと１．５ｍｓとの間において、これは、論理「１」である論理信号ｏｕｔ＿ｒｅｓになる。基準電圧ｖｒｅｆは、約１．８ｍｓ後、サブ電圧Ｖｔｒｌを超えるので、論理信号ｏｕｔ＿ｒｅｓは、突然論理「０」になる。約１．８ｍｓ後、論理信号ｏｕｔ＿ｒｅｓは、サブ電圧Ｖｔｒｌが依然として安定ではないということにもかかわらず、再び論理「１」になる。従来のチップの集積回路は、約１．５ｍｓ後、動作を開始し、これは、示される例では、過度に早期である。
【００４６】
図５において、概略的なグラフが示される。本発明によるＰＯＲ＿２ユニットの動作が、この図を参照して以下に記述される。ある時間期間（たとえば、約１．８ｍｓ）後、遅延信号（ｄｅａｌｙ＿ｓｉｇ）は、上昇し始める。Ｖｓｅｌのレベルは、約１．２Ｖのレベルまで調節される（たとえば、プログラミングによって）。遅延信号（ｄｅｌａｙ＿ｓｉｇ）は、約８ｍｓ後、Ｖｓｅｌ信号に到達する。ここで、ＰＯＲ＿２ユニット出力信号は、論理「１」になり、その結果、信号ｎｐｏｒｓｔは、「１」になる。約８ｍｓの遅延のために、図４に関して述べられたあらゆる不確実性が、解決される。遅延は、矢印５０によって示されるように、電圧Ｖｓｅｌのレベルを上または下にシフトさせるよって調節することができる。電圧レベルＶｓｅｌをシフトさせるとき、遅延信号（ｄｅｌａｙ＿ｓｉｇ）がＶｓｅｌに到達する時間点は、矢印５１によって示されるように移動される。
【００４７】
本発明は、内部リセット生成手続きを必要とするすべてのシステムにおいて使用することができる。本発明は、ＣＭＯＳ回路によく適している。
【００４８】
明瞭にするために別々の実施形態の文脈において記述される本発明の様々な特徴は、単一実施形態において組み合わされて提供されることも可能であることを理解されたい。反対に、簡潔にするために単一実施形態の文脈において記述される本発明の様々な特徴が、別々に、または任意の適切な準組合わせにおいて提供されることも可能である。
【００４９】
図および明細書において、本発明の好ましい実施形態が述べられており、特定の用語が使用されるが、そのように与えられる記述は、限定のためではなく、一般的な記述の意味においてのみ用語を使用する。
【図面の簡単な説明】
【００５０】
【図１Ａ】本発明による第１装置の概略的なブロック図である。
【図１Ｂ】第１装置のＰＯＲ＿１ユニットの概略的なブロック図である。
【図１Ｃ】第１装置のＰＯＲ＿２ユニットの概略的なブロック図である。
【図２Ａ】本発明による第２装置の概略的なブロック図である。
【図２Ｂ】第２装置のＰＯＲ＿１ユニットの概略的なブロック図である。
【図２Ｃ】第２装置のＰＯＲ＿２ユニットの概略的なブロック図である。
【図３】本発明による他のＰＯＲ＿１ユニットの概略的なブロック図である。
【図４】本発明によるＰＯＲ＿１ユニットの機能を記述するために使用される概略的なグラフである。
【図５】本発明によるＰＯＲ＿２ユニットの機能を記述するために使用される概略的なグラフである。
【図１Ａ】
2006511161.tif 000003
【図１Ｂ】
2006511161.tif 000004
【図１Ｃ】
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【図２Ａ】
2006511161.tif 000006
【図２Ｂ】
2006511161.tif 000007
【図２Ｃ】
2006511161.tif 000008
【図３】
2006511161.tif 000009
【図４】
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【図５】
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【国際調査報告】
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