(57)【要約】本発明は、ゲート絶縁膜上に形成されると共にゲート物質から形成されるゲート電極及び半導体基板を有するMIS型半導体デバイスを提供する。ゲート電極は、基板に向かう方向に向けられる第一の側部及び前記基板から離れる方向に向けられる第二の測部を有し、前記活性化された結晶ゲート物質の第一の層は、1019イオン/cm3又はそれより高いドーピングレベルを有する活性化された結晶ゲート物質の第一の層と、前記活性化された結晶ゲート物質の第一の層の前記第二の側部におけるゲート物質の第二の層とを有する。本発明は、このようなデバイスを製造する方法も提供する。
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【特許請求の範囲】
【請求項１】
ゲートを有する半導体デバイスを形成する方法であって、
−アモルファスゲート物質の第一の層をもたらすステップと、
−前記アモルファスゲート物質の第一の層をドーピングし、ドープされたアモルファスゲート物質の第一の層を形成するステップと、
−前記ドープされたゲート物質の第一の層を熱的に活性化し、活性化されたゲート物質の第一の層を形成するステップと、
−前記活性化されたゲート物質の第一の層の上にゲート物質の第二の層をもたらすステップと
を有する方法。
【請求項２】
前記ゲート物質の第一及び第二の層はシリコンを基にする請求項１に記載の方法。
【請求項３】
前記基板上に一つ又はそれより多くのゲートを形成するために、前記活性化されたゲート物質の第一の層及び前記ゲート物質の第二の層をパターニングするステップを更に有する請求項１に記載の方法。
【請求項４】
アモルファスゲート物質の第一の層をもたらすステップが、約10nm乃至40nm、好ましくは約20nm乃至30nmの厚さを有するアモルファスゲート物質の層を形成するステップを含む請求項１に記載の方法。
【請求項５】
ゲート物質の第二の層をもたらすステップが、約50nm乃至150nm、好ましくは約70nm乃至130nmの厚さを有するゲート物質の層を形成するステップを含む請求項１に記載の方法。
【請求項６】
−半導体基板と、
−ゲート絶縁膜上に形成されると共にゲート物質から形成されるゲート電極と
を有するMIS型半導体デバイスであって、
前記ゲート電極は、
−基板に向かう方向に向けられる第一の側部及び前記基板から離れる方向に向けられる第二の測部を有し、前記活性化された結晶ゲート物質の第一の層は1019イオン/cm3又はそれより高いドーピングレベルを有する活性化された結晶ゲート物質の第一の層と、
−前記活性化された結晶ゲート物質の第一の層の前記第二の側部におけるゲート物質の第二の層と
を有する
MIS型半導体デバイス。
【請求項７】
前記活性化された結晶ゲート物質の第一の層は、1020イオン/cm3又はそれより高いドーピングレベル、好ましくは5×1020イオン/cm3又はそれより高いドーピングレベルを有するの請求項６に記載の半導体デバイス。
【請求項８】
前記活性化されたゲート物質における前記ドーピング注入部は、2nm又はそれより高い急峻性、好ましくは1.5nm又はそれより高い急峻性、最も好ましくは約1nmの急峻性を有する請求項６に記載のMIS型半導体デバイス。
【請求項９】
前記ゲート物質の第二の層が、アモルファスゲート物質から構成される請求項６に記載の半導体デバイス。
【請求項１０】
前記ゲート物質の第二の層が、多結晶ゲート物質から構成される請求項６に記載の半導体デバイス。
【請求項１１】
前記第二の層における粒子の大きさは40nmよりも小さく、好ましくは30nmよりも小さい請求項６に記載の半導体デバイス。
【請求項１２】
前記第一の層は、5nmよりも小さな粒子を備える超微粒子又は結晶である請求項６に記載の半導体デバイス。
【請求項１３】
前記半導体基板と前記ゲート電極との間にゲート絶縁体がもたらされる請求項６に記載の半導体デバイス。
【請求項１４】
前記デバイスはトランジスタである請求項６に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体処理の分野に関する。特に本発明は、例えば金属絶縁膜半導体（Metal-Insulator-Semiconductor (MIS)）又は金属酸化膜半導体（Metal-Oxide-Semiconductor (MOS)）トランジスタデバイスのようなゲートを有する半導体デバイスの製造に関する。
【背景技術】
【０００２】
特にMIS又はMOSトランジスタデバイスの半導体デバイスのスケーリングは、近年ゲート電極の長さが約数十ナノメートルになる段階に達している。
【０００３】
例えば浅い接合部（シャロージャンクション（shallow junction））又は極浅い接合部（ウルトラシャロージャンクション（ultra-shallow junction））デバイスを形成するために、例えばシリコンのようなゲート材料をドープするのに半導体処理においてイオン注入（イオンインプランテーション（ion implantation））が広く使用されている。イオン注入はシリコン格子に損傷（ダメージ）をもたらし、当該損傷は、ドーパントを活性化させると共にシリコンにおいてキャリア移動度（carrier mobility）を回復させるためにアニーリング（annealing）によって修復されなければならない。注入後のアニーリングはしばしば高温、例えば８００℃と１０００℃との間で３０分の期間の間、実行される。代わりに瞬時（短時間）熱アニーリング（ラピッドサーマルアニーリング（rapid thermal annealing））がなおより高い温度、例えば１１００℃の温度で、より短い期間の間、例えば１秒間だけ実行され得る。
【０００４】
１０２０イオン／ｃｍ３又はそれより大きなドーパント濃度を有するシリコンのように重度にドープされたシリコンにおいて、上記のアニーリングプロシージャは、ドーパントの完全な活性化を実現することができず、トランジスタ特性を改善することに対する最も重大な問題の一つとなっている。同じ期間の間により高温のアニーリングをもたらすために温度を上昇させることは、ドーパントのより良好な活性化を得るための可能な解決策になる。しかしながら、当該より高い温度はまた、形成された接合部を拡げ（拡大させ）、このことは小さなデバイスの場合に許容され得ない。
【０００５】
この問題は米国特許第US-5882953号公報において解決されている。当該公報において、半導体物質におけるドーパントを活性化させる方法が開示されている。本方法は、半導体物質をドーパントで過飽和させるステップ及び所定の活性化閾値より上に（を上回って）過飽和された半導体物質に高密度電流をもたらすステップを有する。しかしながら、当該方法は、例えば既存のCMOSプロセスで容易に組み込まれ得ない。
【０００６】
ゲートにおけるイオン注入（打ち込み）ドーパントの所望の活性化を得るために、これまでアニーリングが使用されてきたばかりでなく、多結晶シリコンゲートにおいて粒子の大きさ（グレインサイズ（grain size））の適切なチューニングも使用されてきた。これにより、活性化アニールステップの間の多結晶シリコン絶縁体インタフェース部に対するドーパントの拡散に適した微粒子多結晶シリコン構造体がもたらされる。しかしながら、最適な粒子の大きさは約30nmであり、このことは基本的に、最先端の更なる微細技術においてゲート電極がほんの少しの粒子しか有さないことを意味する。
【０００７】
この点について主に二つの問題が挙げられる。第一に、ゲート形成の間、例えば多結晶シリコン形成の間にゲート物質とゲート絶縁体との間の隙間（ギャップ（gap））がもたらされ、それ故にいわゆる“等価酸化膜厚（equivalent oxide thickness(EOT)）”が増大させられると共にオン電流が減少させられ、その結果、トランジスタ特性が劣化させられる。第二に、先端技術において粒界を通じてではなく結晶シリコン（たった一つの粒子）で拡散が処理されなければならないため、約１０２０イオン／ｃｍ３のレベルでのゲート活性化が真の課題となる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、例えばゲートを形成する高ドープ半導体物資における十分なドーパント活性化の方法を提供することにあり、更にこのような高ドープ活性化半導体物資を含むデバイスを提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的は、本発明によるデバイス及び方法によって達成される。
【００１０】
本発明は、ゲートを有する半導体デバイスを形成する方法であって、
−アモルファスゲート物質の第一の層をもたらすステップと、
−前記アモルファスゲート物質の第一の層をドーピングし、ドープされたアモルファスゲート物質の第一の層を形成するステップと、
−前記ドープされたゲート物質の第一の層を熱的に活性化し、活性化されたゲート物質の第一の層を形成するステップと、
−前記活性化されたゲート物質の第一の層の上にゲート物質の第二の層をもたらすステップと
を有する方法を提供する。
【００１１】
このように、ゲート電極がゲート物質のほんの数個の粒子しか有さない先端技術に対してさえも、高度に活性化されたゲート電極が得られ得る。
【００１２】
アモルファスゲート物質の第一の層をもたらすステップは、約10nm乃至40nm、好ましくは約20nm乃至30nmの厚さを有するアモルファスゲート物質の層を形成するステップを含んでいてもよい。
【００１３】
ゲート物質の第二の層をもたらすステップは、約50nm乃至150nm、好ましくは約70nm乃至130nmの厚さを有するゲート物質の層を形成するステップを含む。
【００１４】
ゲート物質の第二の層はアモルファスゲート物質又は多結晶ゲート物質を有する。
【００１５】
ゲート物質の第一及び第二のは、シリコンを基（礎）にしていてもよい（シリコンベースであってもよい）。シリコンは通例、半導体製品に対して使用される物質である。この場合、第一の層は、安価で、製造が容易であるアモルファスシリコンとなり、第二の層はアモルファスシリコン又は多結晶シリコンとなる。
【００１６】
ドーピングは、NMOSデバイスを形成するためにn形不純物でなされてもよく、又はPMOSデバイスを形成するためにp形不純物でなされてもよい。
【００１７】
本発明による方法は、基板上に一つ又はそれより多くのゲートを形成するために、活性化されたゲート物質の第一の層及びゲート物質の第二の層をパターニングするステップを更に含んでいてもよい。
【００１８】
本発明は更に、半導体基板と、ゲート絶縁膜上に形成されると共にゲート物質から形成されるゲート電極とを有するMIS型半導体デバイスも提供する。
【００１９】
前記ゲート電極は、
−基板に向かう方向に向けられる第一の側部及び基板から離れる方向に向けられる第二の測部を有し、1019イオン/cm3又はそれより高いドーピングレベルを有する活性化された結晶ゲート物質の第一の層と、
−前記活性化された結晶ゲート物質の第一の層の前記第二の側部におけるゲート物質の第二の層と
を有する。
【００２０】
活性化された結晶ゲート物質の第一の層は、1020イオン/cm3又はそれより高いドーピングレベル、好ましくは5×1020イオン/cm3又はそれより高いドーピングレベルを有していてもよい。
【００２１】
活性化されたゲート物質におけるドーピング注入（doping implant）は、2nm又はそれより高い（大きな）急峻性（abruptness）、好ましくは1.5nm又はそれより高い急峻性、最も好ましくは約1nmの急峻性を有していてもよい。このような高い急峻性は、従来デバイスにおける問題となるゲート空乏部において顕著な改善をもたらし、メタルゲート導入の必要性を遅らせ得る。
【００２２】
本発明のよる半導体デバイスにおいて、ゲート物質の第二の層はアモルファスゲート物質又は多結晶シリコンゲート物質から構成されていてもよい。第二の層における粒子の大きさは40nmより小さくてもよく（40nmを下回ってもよく）、好ましくは30nmよりも小さくなる。第一の層は、5nmよりも小さい粒子を備える超微粒子（very fine-grained）又は結晶であってもよい。これは、粒子の大きさが30乃至40nmよりも大きくなる（30乃至40nmを上回る）従来技術のデバイスと明らかに異なっている。
【００２３】
ゲート絶縁体が、半導体基板とゲート電極との間にもたらされてもよい。
【００２４】
デバイスがトランジスタであってもよい。
【００２５】
従って、半導体物質におけるイオン注入ドーパントの優れた活性化に対して、本発明により解決策がもたらされる。例えば、ゲート物質粒子構造体、例えば多結晶シリコン粒子構造体に関する問題なしで、NMOSとPMOSとの両方に対して高ドーピングレベルまでゲートが形成される。高ドーピングレベルとは、1020イオン/cm3又はそれより高いドーピングレベル、好ましくは1021イオン/cm3又はそれより高いドーピングレベルを意味する。
【００２６】
本発明のこれら及び他の特性、特徴、及び利点は、例示によって本発明の原理を示す添付図面に関連して、以下の詳細な記載から明らかになるであろう。当該記載は例示のためだけにもたらされているものであり、本発明の範囲を限定するものではない。以下に引用される参照番号は添付図面を参照するものである。
【００２７】
異なる図面において、同じ参照番号は同じ又は類似の要素を参照する。
【００２８】
本発明は特定の実施例に関して、及びある図面に関して記載されるであろうが、本発明がそれらに限定されることはなく請求項によってのみ規定される。記載の図面は概略的なものにすぎず、限定を意図するものではない。図面においていくつかの要素の大きさは強調され得ると共に図示の目的で寸法通りに記載され得ない。用語“有する”が本明細書及び請求項に使用される場合、これは他の構成要素又はステップの存在を排除するものではない。単数形名詞が参照されるときに冠詞又は定冠詞、例えば“a”若しくは“aｎ”又は“ｔｈｅ”が使用される場合、他に特に記載されない限り複数形名詞は含まれる。
【００２９】
更に、明細書及び請求項における用語第一及び第二等は同様の要素の間で識別するために使用されており、必ずしもシーケンシャルな順序又は時系列の順序を記載するために使用されていない。そのように使用される用語は適切な状況下で交換可能であり、ここに記載の本発明の実施例は、ここに記載又は図示されていない他のシーケンス（順序）において動作し得ることが理解されるべきである。
【００３０】
更に、明細書及び請求項における用語トップ、ボトム（底）、上、及び下等は説明のために使用されており、必ずしも相対的な位置を記載するために使用されていない。そのように使用される用語は適切な状況下で交換可能であり、ここに記載の発明の実施例は、ここに記載又は図示されていない他の方向において動作し得ることが理解されるべきである。
【発明を実施するための最良の形態】
【００３１】
本発明によれば、第一のステップにおいて、基板２が図１に記載のようにもたらされる。本発明の実施例において、用語“基板”は、使用されてもよいか、又はデバイス、回路、若しくはエピタキシャル層が上に形成されてもよい下（底）のいかなる単一の物質若しくは複数の物質を含んでいてもよい。他の代わりの実施例において、この“基板”は、例えばドープされたシリコン、ガリウム砒素（ＧａＡｓ）、ガリウム砒素燐（GaAsP）、インジウム燐（InP）、ゲルマニウム（Ｇｅ）、又はシリコンゲルマニウム（ＳｉＧｅ）基板のような半導体基板を含んでいてもよい。“基板”は、半導体基板部分に加えて、例えばSiO2又はSi3N4層のような絶縁層を含んでいてもよい。従って用語“基板”は、シリコンオングラス（silicon-on-glass）及びシリコンオンサファイヤ（silicon-on sapphire）基板も含む。従って用語“基板”は通常、対象の部分又は層の下にもたらされる層に対する要素（素子）を規定するために使用される。更に“基板”は、層が上に形成される何れかの他の基部（ベース（ｂａｓｅ））、例えばグラス又はメタル層であってもよい。以下、シリコン処理に関連する処理が主に記載されるが、当業者は、本発明が、他の半導体物質系に基づいて実現されてもよく、以下に記載の誘電物質及び導電物質の同等物として当業者が好適な物質を選択し得ることを評価するであろう。
【００３２】
図１に示されているように、基板２、例えばシリコン基板の上に、絶縁層、例えばシリコン酸化物（silicon dioxide）を含むゲート酸化物層４が、酸素蒸気雰囲気（oxygen-steam ambient）において、約1（又はそれより薄い値）乃至15nmの間の厚さまで約600乃至1000℃の間の温度で熱成長させることによって形成される。代わりに、ゲート酸化物層４を得るために、例えばその場での蒸気生成（インシツスチームジェネレーション（in-situ steam generation  ISSG)）を伴う瞬時熱酸化（Rapid Thermal Oxidation (RTO)）又は他の何れかの好適な方法が使用され得る。
【００３３】
ゲート絶縁層又はゲート酸化物層４上に、10nm乃至40nm、好ましくは20nm乃至30nmのアモルファスゲート物質、すなわち非結晶ゲート物質、例えばアモルファスシリコンの層６が成長（堆積）させられる。当該成長は、化学気相成長法（chemical vapor deposition (CVD)）によってなされてもよい。ソースガス（ソース気体（source gas））として、シラン（SiH4）と水素とのガス混合体が使用されてもよい。シランのフローレート（流量（flow rate））は0.5 slm （標準リットル/分(standard liters per minute)）であってもよく、膜成長温度は550℃であってもよい。ゲート酸化物層４とのインタフェース部において大粒子多結晶構造体は使用されないので、完全なインタフェース部がもたらされる。
【００３４】
その後、ドーパント８が、アモルファス層６において極浅く、すなわち注入に対して露出される表面部のすぐ下に注入される。当該ドーパント８は、PMOSの場合、第一の形、例えば硼素（B）、フッ素（F）、二フッ化硼素（BF2）のようなB及びFの共注入（コインプラント（co-implants））物、窒化物（N）、インジウム（In）、塩化物（Cl）、N及びFの共注入物、In及びFの共注入物、又はCl及びFの共注入物のようなｐ形不純物になり得る。適切にチューニングされる場合、F注入物は他の注入物の何れかよりもドーパントプロファイルの良好な急峻性をもたらし得る。ドーパント８は、NMOSの場合、第二の形、例えば砒素（As）、燐（P）、アンチモン（Sb）又はそれらの化合物（combination）になり得る。注入の間、例えばシリコンウエハのような半導体ウエハはドーパントと称される荷電イオンのビームによって衝突させられる。注入により、ドーパントが注入させられる物質の特性は、特定の電気的特性を実現するように変化させられる。ドーパントは、自身がウエハを所望の深さまで侵入、すなわち注入することが許容されるエネルギまで加速される。ドーパント濃度又はドーズは、ビームにおけるイオンの数及びウエハがイオンビームを通る回数を制御することによって決定される。ビームエネルギは、ドーパントが位置される深さを決定する。これらのドーズを注入するための通常のドーズ及びエネルギは以下で与えられる。他の実施例において、他の強度及びエネルギが使用されてもよい。
−Bの場合、0.2 乃至0.5 keVで5x1014乃至2x1015 atoms/cm3  
−Fの場合、3乃至6 keVで1015atoms/cm3  
−Asの場合、1乃至2 keVで5x1014乃至2x1015 atoms/cm3
−Sbの場合、5乃至10 keVで3x1014乃至3x1015 atoms/cm3
となる。アモルファス層６により、チャネリング（channeling）は起こらないことが保証される。チャネリングは、結晶固体へのイオンの注入の間に起こる効果である。注入種（implanted specie）は、結晶格子におけるオープンチャネル（open channel）に入ってもよく、その結果として当該注入種は、格子における原子との衝突にさらされる他の注入種よりも深く固体に侵入してもよい。チャネリング部を有していないという事実により、ドーパントプロファイルにおける制限された尾状部（テール（tail））がもたらされる。すなわちドーパントはほとんど全てアモルファス層において同じ深さにもたらされる。
【００３５】
ドーパント注入は、アニールステップによって後続される。アニールステップは例えば、550℃での固相エピタキシ（solid phase epitaxy (SPE)）におけるアニールのような低温アニールステップになることが可能であり、通常1000℃と1300℃との間での高い勾配レートを備える瞬時熱アニーリング（RTA）若しくはフラッシュ瞬時熱アニーリング（fRTA（flash rapid thermal annealing））のような高温アニールステップになることが可能であり、又はレーザ熱アニーリング（laser thermal annealing (LTA)）におけるアニールのような融解温度（melting temperature）よりも高い温度でのアニールステップになることが可能である。適切にチューニングされる場合、アニールステップは、高いレベルの活性化で正確な位置において非常に急峻なドーパントプロファイルをもたらし得る。これにより、図２に示されているように、高度に活性化された第一のゲート物質層１０がもたらされる。
【００３６】
図３は、硼素（B）注入及びLTAアニーリングステップの場合の、20nmの高度に活性化された第一のゲート物質層の例に対する接合深さの関数としての濃度のグラフを示している。硼素の1015 atoms/cm2のドーズが、アモルファスシリコンの層において0.5KeVのエネルギで注入される。LTAは、波長l = 308 nmを備える塩化キセノンエキシマレーザ（XeCl
Eximer laser）を使用して850mJ/cm2で実行される。点線グラフ１４は、活性ドーパント濃度プロファイルをもたらす走査抵抗プロファイル（スキャンニングレジスタンスプロファイル（Scanning Resistance Profile(SRP)）を示しており、連続線グラフ１２は、ドーパント化学濃度になる二次イオン質量分析（Secondary Ion Mass Spectrometry(SIMS)）プロファイルである。ドーピングプロファイルの急峻性は1.8nm/decadeに達することがSIMSプロファイル１２から理解され得る。ドーピングプロファイルの急峻性は、絶縁体又はチャネルにおけるドーパント注入を防止するために重要となる。SRPプロファイル１４から、6x1020 atoms/cm3の活性化レベルが達せられることが理解され得る。
【００３７】
結果としてもたらされるゲート物質の第一の層１０は、シリコンの第一の層がもたらされている例において、高度に活性化された、無欠陥の結晶となり、ほとんどメタル電極としての役割を果たす。
【００３８】
本発明による方法の第二のステップにおいて、アモルファスゲート物質又は多結晶ゲート物質の何れか、例えばアモルファスシリコン又は多結晶シリコンとなるゲート物質の第二の層１６が成長させられる。当該ゲート物質の第二の層１６は、技術に依存する厚さを有する。通常、第二の層の厚さは70nmと130nmとの間になる。図２は、結果としてもたらされる構造体を概略的に示している。
【００３９】
この点から、通常の半導体処理の流れ（フロー）が後続される。所与の例の場合、多結晶シリコンの第二の層がドープされ、ソース／ドレインの深い接合部注入及びアニールの間、従来の流れで活性化される。ゲートの拡張(拡大）又はゲートにおけるドーパント原子の不活性化を防止するために、これらのステップは、基本的に先端デバイスの場合、700℃より低い低温ステップでなければならない。
【００４０】
上記のように、本発明による方法により、ゲートにおける非常に高いレベルのドーパント活性化がもたらされるので、形成されるゲートは、ほぼメタルゲート電極の特性（プロパティ）を有する。
【００４１】
本発明による方法により形成されるゲートを備える半導体デバイスは、オフ状態の電流の増大がない改善されたオン電流と共に、非常に低いゲート空乏部を有する。
【００４２】
上記の方法はCMOSフローに組み込まれることが容易である。
【００４３】
本発明によるデバイスに対して、好ましい実施例並びに特定の構造体、構成体、及び物質がここに議論されてきたが、本発明の範囲から逸脱することなく、詳細部又は形態における様々な変形例又は修正例がもたらされてもよいことは理解されるべきである。
【図面の簡単な説明】
【００４４】
【図１】ゲート絶縁膜の積層部及びゲート物質の第一の層が上に形成されている半導体基板の概略断面図である。
【図２】ゲート絶縁膜の積層部、ゲート物質の第一の層、及びゲート物質の第二の層が上に形成されている半導体基板の概略断面図である。
【図３】850mJ/cm2でレーザ熱アニールされる硼素（B）0.5KeV 105注入の場合のSIMS及びSRPプロファイルを示す接合深さの関数に対する濃度のグラフである。
【図１】
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【図２】
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【図３】
2006523378.tif 000005
【国際調査報告】
2006523378.tif 000006
2006523378.tif 000007
2006523378.tif 000008
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