(57)【要約】フィンＦＥＴデバイスが、キャリア移動度を向上させるために歪みシリコンを利用する。一方法において、フィンＦＥＴ体（４６）が、誘電層（４０）を覆うシリコンゲルマニウム（ＳｉＧｅ）（４２）にパターニングされる。シリコンのエピタキシャル層（３４）がその後、シリコンゲルマニウムフィンＦＥＴ体（４６）に形成される。真性シリコン結晶格子と、エピタキシャルシリコンが成長するテンプレートとして供するシリコンゲルマニウム結晶格子の異なる形状寸法の結果、歪みが導入される。歪みシリコンでは、リラックスシリコンに比較してキャリア移動度が増大し、結果としてエピタキシャル歪みシリコンが、フィンＦＥＴにキャリア移動度の増大を与える。従って、歪みシリコンチャネル層を利用することで、比較的高い駆動電流がフィンＦＥＴ内に流され得る。
2006501672.tif 000002
【特許請求の範囲】
【請求項１】
誘電層（４０）を含む基板を有し、
前記誘電層（４０）上に形成されたフィンＦＥＴ体（４６）を有し、前記フィンＦＥＴ体（４６）は、ソース領域、ドレイン領域、及びこれらソース領域とドレイン領域の間に延びるチャネル領域とを有し、
前記フィンＦＥＴ体の少なくとも前記チャネル領域の表面部に形成された歪みシリコン層（３４）を有し、
前記チャネル領域の表面部に形成された前記歪みシリコン層（３４）を覆うように少なくとも前記チャネル領域上に形成されたゲート絶縁膜（３６）を有し、かつ、
前記チャネル領域のサイドウォールと上部を囲み、前記ゲート絶縁膜と前記歪みシリコン層によって前記チャネル領域から分離される導電ゲート（４８）を含む、
シリコンオンインシュレータ（ＳＯＩ）ＭＯＳＦＥＴデバイス。
【請求項２】
前記フィンＦＥＴ体（４６）は、シリコンゲルマニウムである、
請求項１記載のデバイス。  
【請求項３】
前記フィンＦＥＴ体（４６）は、第１フィンＦＥＴ体を含み、
前記デバイスは、更に、
前記誘電層に形成された第２フィンＦＥＴ体を含み、第２フィンＦＥＴ体は、第２ソース領域と第２ドレイン領域を含み、第２ソース領域と第２ドレイン領域の間に延びるチャネル領域を有し、
前記第２チャネル領域の表面部に形成された歪みシリコン層を含み、
前記第２チャネル領域の表面部に形成された前記歪みシリコンを覆うために少なくとも前記第２チャネル領域上に形成されたゲート絶縁膜を含み、且つ、
前記第２チャネル領域のサイドウォールと表面上部を囲み、前記ゲート絶縁膜と前記歪みシリコン層によって前記第２チャネル領域から分離され、前記第１フィンＦＥＴ体の前記チャネル領域を囲む前記導電ゲートに電気的に接続される第２導電ゲート、
前記第１フィンＦＥＴ体の前記ソースとドレインとは第１ドーパントでドープされており、前記第２フィンＦＥＴ体の前記ソースとドレインは前記第１ドーパントに相補的に第２ドーパントでドープされている、
請求項１記載のデバイス。
【請求項４】
更に、前記導電ゲートのサイドウォールに形成されたスペーサを含む、
請求項１記載のデバイス。
【請求項５】
ＳＯＩＭＯＳＦＥＴデバイスを形成するための方法であって、
誘電層を覆う半導体層（４２）を含むＳＯＩ基板（４０）を用意し、
ソース領域、ドレイン領域、及びこれらソース領域とドレイン領域との間に延びるチャネル領域を含むフィンＦＥＴ体（４６）を形成するために前記半導体層（４２）をパターニングし、
少なくとも前記チャネル領域の表面部上に歪みシリコン層（３４）を形成し、
前記チャネル領域上に成長した前記歪みシリコン（３４）を覆うために前記チャネル領域に成長した少なくとも前記歪みシリコン（３４）上にゲート絶縁膜（３６）を形成し、
前記チャネル領域のサイドウォールと上部を囲み、前記ゲート絶縁層（３６）と前記歪みシリコン（３４）によって前記チャネル領域から分離される導電ゲートを形成することを含む、
方法。
【請求項６】
前記半導体層（４２）は、シリコンゲルマニウムであり、前記フィンＦＥＴ体（４６）は、シリコンゲルマニウムである、
請求項５記載の方法。
【請求項７】
前記フィンＦＥＴ体（４６）は、第１フィンＦＥＴ体を含み、且つ、
前記方法は、更に、
第２ソース領域と第２ドレイン領域を含み、第２ソース領域と第２ドレイン領域の間に延びる第２チャネル領域を有する第２フィンＦＥＴ体を形成するために前記半導体層をパターニングし、同時に前記第１フィンＦＥＴ体をパターニングし、
第２フィンＦＥＴ体の少なくとも前記第２チャネル領域の表面上に歪みシリコン層を形成し、同時に前記第１フィンＦＥＴ体に歪み層を成長させ、
前記第２チャネル領域に成長した前記歪みシリコンを覆うために前記第２フィンＦＥＴ体の前記第２チャネル領域に成長した少なくとも前記歪みシリコン上にゲート絶縁膜を形成し、同時に前記第１フィンＦＥＴ体上に前記導電ゲートを形成し、
前記第１フィンＦＥＴ体上に前記導電ゲートを形成し、
前記第１フィンＦＥＴ体の前記導電ゲートと前記第２第１フィンＦＥＴ体の前記導電ゲートは、電気的に接続される、
請求項５記載の方法。
【請求項８】
前記フィンＦＥＴ体（４６）は、前記ソース領域とドレイン領域に延びる少なくとも第１と第２チャネル領域を有する、
請求項５記載の方法。
【請求項９】
誘電層を覆う半導体層を含むＳＯＩ基板の用意では、
シリコンゲルマニウム層を含む基板を用意し、
前記シリコンゲルマニウムに酸素を注入し、且つ、
前記シリコンゲルマニウム層に埋め込みシリコンゲルマニウム酸化膜を形成するために前記基板をアニーリングすることが含まれる、
請求項５記載の方法。
【請求項１０】
誘電層を覆う半導体層を含むＳＯＩ基板の用意では、
シリコンゲルマニウム層を含む第１基板を用意し、
前記シリコンゲルマニウム層内に高濃度水素領域を形成するために前記シリコンゲルマニウム層に水素を注入し、
第２半導体基板の酸化膜に前記第１基板を接着し、
前記高濃度水素領域における前記第１基板を破砕するために前記接着された第１及び第２基板をアニーリングし、
前記酸化膜に接着されたシリコンゲルマニウム層を有する前記第２基板を生成するために前記第１基板を除去することが含まれる、
請求項５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体分野に関し、具体的には、フィンＦＥＴ(Ｆｉｎ ＦＥＴ)として知られる縦型二重ゲートＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
金属酸化半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Transistors）は、大部分の半導体デバイスの主なコンポーネントである。従来のＭＯＳＦＥＴは、ドーパントが注入された活性領域が形成される半導体基板により構成される。結果として、ＭＯＳＦＥＴの活性コンポーネントは、半導体材料によって囲まれる。しかし、チャネル長さが１００ｎｍより減少することにともない、ＭＯＳＦＥＴにおける半導体基板構成の使用が短チャネル効果のようなパフォーマンス低下現象を生じる。短チャネル効果は、半導体基板の半導体材料が活性領域を囲む結果として生じるソース領域とドレイン領域の相互作用に起因し、ＭＯＳＦＥＴチャネル領域における導電率をコントロールするためのＭＯＳＦＥＴゲートの性能を低下させる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の半導体基板構造に代わるものとして、シリコンオンインシュレータ（ＳＯＩ：Silicon on Insulator）構造がある。ＳＯＩにおいて、ＭＯＳＦＥＴＳのようなデバイスは、半導体基板内に形成された領域というよりはむしろ、導電性基板上に支持されたモノリシック半導体構造として形成される。ＳＯＩデバイスは、半導体基板構成を用いて形成されたデバイス上に多くの利点を有することが見出されている。例えば、デバイス間の比較的改善された絶縁、減少された電流リーク、ＣＭＯＳ素子間の減少されたラッチアップ、減少されたチップキャパシタンス、そしてソース領域とドレイン領域間の短チャネル結合の減少又は消去である。
【０００４】
ＳＯＩ構造を利用して形成されたＭＯＳＦＥＴ構造の一形式は、従来的に縦型二重ゲートＭＯＳＦＥＴあるいは、ＦiｎＦＥＴとして知られている。図１aに示されるように、ＦiｎＦＥＴは、ソース領域１２、ドレイン領域１４及びフィン構造のチャネル領域１６を含むシリコン体によって構成される。ソース領域１２，ドレイン領域１４及びチャネル領域は、誘電体基板１８に与えられたシリコン層にパターン化されるモノリシックシリコン体で形成される。シリコン体をパターニングした後、ゲート酸化膜が、シリコン体上に成長、あるいはデポジットされ、その後図１ｂに示されるような導電性ゲートがチャネル領域１６を囲むようにパターニングされる。ゲート２０は、ポリシリコンのような導電性の材料でパターニングされる。図２は、Ａ−Ａ’線において見られる図１ｂのフィンＦＥＴのゲートとチャネル領域の断面図を示す。図２に見られるようにゲート２０とチャネル領域１６は、ゲート酸化膜２２によって分離され、ゲート２０がサイドウォールの双方におけるチャネル領域１６を囲み、従って、双方のチャネル領域１６にゲート電圧を印加する二重ゲートとなる。フィンＦＥＴのチャネル幅は、従って、チャネル領域フィン構造の大体２倍の高さであり、匹敵するサイズの半導体基板ＭＯＳＦＥＴと比較して、高い駆動電流を利用可能にする。
【０００５】
ＳＯＩ構造に起因し、従来のフィンＦＥＴは半導体基板上に形成されたＭＯＳＦＥＴに関する上述した利点を与えるが、フィンＦＥＴのソース、ドレイン領域とチャネル領域が一般的にシリコンのような従来のＭＯＳＦＥＴ半導体材料から構成されているので、キャリア移動度のようなフィンＦＥＴの若干の基本的な特性は、他のＭＯＳＦＥＴの若干の基本的な特性と同様である。
【課題を解決するための手段】
【０００６】
従って、本発明の目的は、キャリア移動度のような特性が向上することによって、従来のフィンＦＥＴを改善するフィンＦＥＴデバイスを提供することである。
【０００７】
本発明の実施形態に従って、フィンＦＥＴ体が、誘電層を覆うシリコンゲルマニウム（ＳiＧe）層にパターニングされる。その後、歪みシリコンのエピタキシャル層がシリコンゲルマニウムフィンＦＥＴ体上に形成される。リラックス真性シリコン（relaxed intrinsic silicon）格子とエピタキシャルシリコンが成長するテンプレートとして供するシリコンゲルマニウム結晶格子の寸法の違いの結果として、引張ひずみが、エピタキシャル層に与えられる。歪みシリコンは、リラックスシリコンと比較して、キャリア移動度を増大し、結果として、エピタキシャル歪みシリコンがフィンＦＥＴ体にキャリア移動度の増大を提供する。従って、歪みシリコンチャネル層を利用して比較的高い駆動電流がフィンＦＥＴ内に実現可能である。
【０００８】
本発明の一実施形態に従うと、ＳＯＩＭＯＳＦＥＴデバイスは、誘電層を含む基板を含む。フィンＦＥＴ体は、誘電層に形成される。フィンＦＥＴ体は、一般的にシリコンゲルマニウムである。フィンＦＥＴ体は、ソース領域とドレイン領域を含み、ソース領域とドレイン領域間に延びるチャネル領域を有する。歪みシリコン層は、少なくともチャネル領域の表面部に形成される。ゲート絶縁膜は、チャネル領域に形成される歪みシリコンを覆うように少なくともチャネル領域上に形成される。導電ゲートは、チャネル領域のサイドウォールと表面部を囲み、ゲート絶縁膜と歪みシリコンによってチャネル領域から分離される。
【０００９】
本発明のもう１つの実施形態によると、ＳＯＩＭＯＳＦＥＴデバイスは、誘電層を覆う半導体層を含むＳＯＩ基板を最初に与えることによって形成される。この半導体層は、一般的にシリコンゲルマニウムである。半導体層は、ソース領域とドレイン領域を含み、ソース領域とドレイン領域間に延びるチャネル領域を含むフィンＦＥＴ体を形成するためにパターニングされる。歪みシリコン層が、その後少なくともチャネル領域の表面部に形成される。ゲート絶縁膜が、チャネル領域上に成長した歪みシリコンを覆うためにチャネル領域に成長した少なくとも歪みシリコン上に形成される。導電ゲートがその後形成される。この導電ゲートは、チャネル領域のサイドウォールと表面上部を囲み、ゲート絶縁膜と歪みシリコンによってチャネル領域から分離される。
【００１０】
更なる代替実施例に従って、上述した多重のフィンＦＥＴがＣＭＯＳデバイスを形成するために組み合わされてよいし、フィンＦＥＴ体が比較的大きなチャネル幅を与えるために多重のチャネル領域を有するように形成されてよい。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を添付図面に従って記載する。
図３に本発明の一実施形態に従って形成されたフィンＦＥＴのゲート及びチャネル領域の断面図が示される。図３に見られるようにこの構造は、歪みシリコン３４のエピタキシャル層が上に成長するシリコンゲルマニウムチャネル領域３２を含む。比較的幅の広い格子のゲルマニウム原子が存在する結果として、シリコンゲルマニウムチャネル領域３２のシリコンゲルマニウム格子に、概して真性シリコン格子よりも比較的幅広い間隙が開けられる。シリコン原子の格子が比較的幅広い間隙のシリコンゲルマニウムの格子に合わせられるので、引張歪みがシリコン層に形成される。このシリコン原子は、必然的に互いが引っ張られる。シリコン格子に実行された引張歪み量は、シリコンゲルマニウム格子のゲルマニウムの比率に応じて増大する。結果として、シリコンゲルマニウムチャネル領域３２に成長したエピタキシャルシリコン層３４が、引張歪みを受ける。シリコン格子への引張歪みの実行は、この６価電子帯のうち４価電子帯のエネルギーの増大を生じさせ、２価電子帯のエネルギーの減少を生じさせる。量子効果の結果として、電子が歪みシリコンの比較的低エネルギー帯を通過するとき、実効的には３０％少ない重量になる。加えて、電子が衝突するシリコン原子の核からの振動エネルギーが小さくなるので、リラックスシリコンにおける場合より、散乱が５００〜１０００分の１となる。結果として、キャリア移動度が、リラックスシリコンと比較して歪みシリコンにおいて劇的に増大するので、電子移動度においては８０％又はそれ以上、正孔移動度において２０％かそれ以上の増大が可能となる。移動度におけるこの増大は、界磁電流１５０万ボルト／ｃｍまで持続することが見出されている。これらのファクターが、デバイスサイズを更に減少することなく、デバイス速度３５％の増大を可能にし、あるいはパフォーマンスを軽減することなく電力消費を２５％削減すると考えられる。
【００１２】
図３に更に示されるようにゲート絶縁膜３６は、歪みシリコン層３４を覆うように形成され、二重ゲート構造３８は、ゲート絶縁膜３６を覆うチャネル部３２の周囲に形成される。
【００１３】
従って、図３に示される構造は、ソース領域とドレイン領域と同様にチャネル領域の表面部において与えられた歪みシリコンの結果として、キャリア移動度の向上を示すフィンＦＥＴの一部を形成する。完全空乏型である、膜厚の高くて狭いチャネル領域を形成するために、チャネル部の横断面のアスペクト比はおそらく可能な限り高くなり、最大限に効果的なチャネル幅を与える。
【００１４】
本発明の好適な実施形態に従ってフィンＦＥＴを形成するためのプロセスは、図４a〜４ｃを参照しながら、以下に記載される。
【００１５】
図４aは、誘電層４０とリラックスシリコンゲルマニウム層４２を含むＳＯＩ基板を示す。そのような基板を製造するための様々な方法は以下に記載される。シリコンゲルマニウム層４２は、好適にＳｉ１−ＸＧｅＸ組成を有し、ｘは、大体０．２であり、より一般的には０．１〜０．３の範囲である。
【００１６】
マスク４４は、シリコンゲルマニウム層４２をエッチングするためにシリコンゲルマニウム層４２上に形成される。このマスクは、好適に、エッチマスクと同様の形式であるフォトレジストマスクを用いて二層構造のエッチングによって形成されるハードマスクである。
【００１７】
図４ｂは、シリコンゲルマニウムフィンＦＥＴ体４６を形成するため、マスクされていないシリコンゲルマニウムを除去するようにエッチマスクとしてマスク４４を用いてエッチングした後の図４ａの構造を示す。
【００１８】
エピタキシャル歪みシリコン層が、その後シリコンゲルマニウムフィンＦＥＴ体４６における選択成長によって形成される。この歪みシリコン層は、３０ｍＰａの分圧と大体６００℃〜９００℃の基板温度でソースガスとしてＳi２Ｈ６を用いた化学気相成長（ＣＶＤ：Chemical Vapor Depositon ）によって好適に成長する。シリコンゲルマニウム格子の対応する原子への接着によるシリコン原子の配列の結果、形成されたシリコン格子内の力が原因でエピタキシャルシリコン層がその形成において歪められる。
【００１９】
この歪みシリコン層の成長後、酸化シリコンのゲート絶縁膜が歪みシリコン層を覆うように形成される。酸化シリコンはデポジションによって形成されてよいし、あるいは歪みシリコン層から選択的に成長してもよい。歪みシリコン層の最終的な膜厚は、好適に大体８０Å（オングストローム）〜２００Åである。従って、最初に成長する歪みシリコンの量は一部、歪みシリコンの若干が酸化成長中、消耗されるか否かに基づき判断されるだろう。    
【００２０】
ゲート絶縁膜の形成の後、ゲート４８が形成され、図４ｃに示される構造を生成する。このゲートは、好適にシリコンゲルマニウムフィンＦＥＴ体４６を含む基板上におけるポリシリコン共形層のデポジションによって形成され、次にポリシリコン層の平滑化、その後、図４ｃに示されるようにゲート４８を定義するためにエッチマスクを用いてパターニングが続く。
【００２１】
ゲート４８のパターニングに続き、ゲートサイドウォール上の絶縁スペーサの形成、ソース及びドレイン領域へのドーパントの注入、ソース、ドレイン及びゲートのシリサイド層、及びフィンＦＥＴ周囲の保護層の形成、のような更なるプロセスが実行されてよい。
【００２２】
図４ａ〜４ｃを参照して記載されたプロセスは、シングルフィンＦＥＴの形成に係る一方で、様々な他の構造が、同様のプロセスを用いて実装され得ることが理解されたい。例えば、一実施例の実装において、対応する相補的なドーパントでドープされる一対のフィンＦＥＴは、ＣＭＯＳフィンＦＥＴを構成するために電気的に接続されるゲートを有し得る。もう１つの実施例の実装において、フィンＦＥＴのソース領域とドレイン領域は、ソース領域とドレイン領域間に延びる多重のチャネル領域によって接続され得るので、従ってチャネル領域とゲート間に比較的大きな接着面積を与え、比較的大きなチャネル幅を有することを提供する。
【００２３】
シリコンゲルマニウムＳＯＩ基板は、様々な方法で与えられてよい。図５ａ、５ｂ及び５ｃは、シリコンゲルマニウム基板における埋め込み酸化（ＢＯＸ：Buried Oxide）膜を形成するために注入された酸素を用いて形成された構造を示す。図５ａに示されるようにシリコンゲルマニウム基板５０が与えられる。この基板は、一般的にシリコンウェーハ上に成長したシリコンゲルマニウム層を含む。シリコンゲルマニウムは、例えば、基板温度６００℃〜９０℃、ジシラン（Ｓｉ２Ｈ６）分圧３０ｍＰａ、ゲルマン（ＧｅＨ４）分圧６０ｍＰａでＳｉ２Ｈ６ＧｅＨ４をソースガスとして用いたＣＶＤによって成長する。シリコンゲルマニウム材料の成長は、これらの比率を用いて始められてよいし、あるいは他の例として、ＧｅＨ４分圧が比較的低圧又はゼロ圧から始まり勾配組成を形成するように徐々に増やされてもよい。シリコンゲルマニウム層の膜厚は特定的な応用に従って決められてよい。好適には、フィンＦＥＴ体を形成するために利用されるシリコンゲルマニウム層の部分は、均一な組成を有さなければならない。  
【００２４】
図５ａに示されるようにシリコンゲルマニウム基板５０に、酸化領域上にシリコンゲルマニウムの要請された膜厚が残るような深さに酸化領域５４を形成するために十分なエネルギーで酸素５２が注入される。
【００２５】
図５ｂは、基板内の埋め込みシリコンゲルマニウム酸化膜５６を形成するためにシリコンゲルマニウム基板５０をアニーリングした後の図５ａを示す。アニーリングは、一般的に大体１３５０℃で４時間実行され、一般的にシリコンゲルマニウム格子における残留歪みをリラックス、すなわち歪みを除去する、ために行われる。酸化層５６は、上述したようにモノシリックフィンＦＥＴ体が後で形成される誘電層として供する。図５ｃは、酸化層５６を覆うシリコンゲルマニウムにシリコンゲルマニウムフィンＦＥＴ体５８（チャネル領域における断面図に示される）をパターニングした後の図５ｂの構造を示す。
【００２６】
図６ａ〜図６ｄは、シリコンゲルマニウムＳＯＩ基板を形成するために第２方法に従って形成された構造を示す。図６ａは、平坦化されたシリコンゲルマニウム基板６０を示す。この基板６０は、シリコンゲルマニウム材料内に高濃度水素領域６４を形成するために水素６２が注入される。水素６２は、高濃度水素領域上に残留するシリコンゲルマニウム量がＳＯＩ基板に形成されるシリコンゲルマニウムの膜厚を超えるようなエネルギーで注入される。
【００２７】
図６ｂは、希釈フッ化水素溶液で洗浄され、酸化膜を除去され、脱イオン水で洗浄され、表面上に活性自然酸化物を形成した後、逆さにして、第２基板７０の半導体層７４上に形成された平滑化された酸化膜７２に接着された後の図６ａのシリコンゲルマニウム基板を示す。接着は室温で実行されてよいし、最適な接着のための最大限の接着面積を与えるために双方の基板の精密な平滑化を要請する。
【００２８】
接着後、接着された基板は、例えば、６００℃の温度で大体３時間アニールされる。図６ｃに示されるようにアニーリングがシリコンゲルマニウム基板に高濃度水素領域６４に沿って割れ(fracture)を生じさせるので、酸化層７２に接着したシリコンゲルマニウム層７６を含む新基板を形成し、上部表面において残留高濃度水素領域６４を有する。
【００２９】
新基板は、続いて平滑化され、洗浄され、図６ｄに示されるようなシリコンゲルマニウムＳＯＩ基板を残し、上述したようにシリコンゲルマニウムフィンＦＥＴ体がパターニングされ得る。
【００３０】
図７は、ＳＯＩＭＯＳＦＥＴデバイスを形成するための好適な実施形態、上述した代替実施例、及び様々な他の実施例を包含するプロセスフローを示す。最初にＳＯＩ基板が形成される（８０）。ＳＯＩ基板は、誘電層を覆う半導体層を含む。この半導体層は、好適にシリコンゲルマニウムであり、誘電層は、好適にシリコンゲルマニウム酸化物又はシリコン酸化物である。半導体層は、ソース領域とドレイン領域を含み、ソース領域とドレイン領域の間に延びるチャネル領域を含むフィンＦＥＴ体を形成するためにパターニングされる（８２）。歪みシリコン層が、全フィンＦＥＴ体表面上に追加して形成され得るが、少なくともチャネル領域（８４）の表面上に形成される。チャネル領域に成長した歪みシリコンを覆うためにフィンＦＥＴ体のチャネル領域に成長した少なくとも歪みシリコン領域上に、ゲート絶縁膜が形成され得る（８６）。このゲート絶縁膜は、歪みシリコンから成長した酸化物であり得るし、あるいは歪みシリコン上にデポジットされ得る。導電ゲートが、その後形成される（８８）。このゲートはチャネル領域のサイドウォールと上部を囲み、ゲート絶縁膜と歪みシリコン層によってチャネル領域から分離される。上述したように種々の構造上の実装は、このプロセスフローを用いて形成され、多重チャネル領域を有するデバイス、様々な材料組成と材料層構造を利用するデバイスのようなＣＭＯＳデバイスと同様に、図４ａ〜図４ｃに示されるようなシングルデバイスを含む。  
【００３１】
加えて、本文に記載された歪みシリコンを内蔵するフィンＦＥＴ構造は、例えば半導体フィンＦＥＴ体上のシリコンゲルマニウム層の成長、あるいはシリコンフィンＦＥＴ体にゲルマニウムを注入され、フィンＦＥＴ体の表面においてシリコンゲルマニウム格子上の歪みシリコンの成長が後続する他の方法によって形成されてよい。更に、歪みシリコンは、シリコンフィンＦＥＴ体の表面部に炭素を注入することによって形成されてよい。従って、本発明に従った歪みシリコンフィンＦＥＴは、概して、フィンＦＥＴ体の少なくともチャネル領域に形成された歪みシリコン層を含むことによって特性付けされ得る。一般的にこのフィンＦＥＴ体は、少なくともそのチャネル領域においてシリコンゲルマニウム層を含む。
【００３２】
更なる他の例において、半導体層の歪みは、酸化膜を拡張するために支持酸化膜にゲルマニウムを注入することによって向上され得る。他の実施例において、シリコンゲルマニウム格子に対して間隙を有する格子を含む高電導率（highｋ)材料が、歪みシリコン層の歪みに関して追加の支援を提供するためにゲート絶縁膜として利用され得る。
【００３３】
当業者であれば、上述したプロセスにおいて記載されたタスクは、必ずしも他のタスクを限定するわけではないし、むしろ更なるタスクが特定的な構造が形成されるに従って上述したプロセスに包含されてよい。例えば、フォトレジストマスク及び他のマスク層の形成、除去、ドーピング及びカウンタードーピング、洗浄、平滑化、及び他のタスクのようなプロセスタスク間において、不活性化層又は保護層の形成、除去のような中間プロセスタスクが、特定的に上述したタスクと同様に実行されてよい。更に、このプロセスは、ウェーハ全体のような基板全体に実行される必要はないが、むしろ基板セクションに選択的に実行されてよい。従って、図面に表され、上述された実施形態が現在、好適である一方で、これらの実施形態は例示目的であることが理解されなくてはならない。本発明は、特定的な実施形態に制限されないが、本発明の請求項、及び均等物の範囲内で様々な修正、組み合わせ、置き換えに拡張するものである。
【図面の簡単な説明】
【００３４】
【図１ａ】従来のフィンＦＥＴ体部分を示す説明図。
【図１ｂ】図１ａに示す従来のフィンＦＥＴ体部上に形成されたゲート部分を示す説明図。
【図２】図１ａに示すＡ−Ａ’線に沿って表される従来のフィンＦＥＴゲート及びチャネルの断面図。
【図３】本発明の一実施形態に従って形成されたフィンＦＥＴゲート及びフィンＦＥＴチャネルの断面図。
【図４ａ】本発明の一実施形態に従ったフィンＦＥＴを形成するための基板とマスクの説明図。
【図４ｂ】フィンＦＥＴ体を形成するために基板をエッチングした後の図４ａの構造の説明図。
【図４ｃ】ゲート形成後の図４ｂの構造の説明図。
【図５ａ】シリコンゲルマニウム基板内への酸素の注入の説明図。
【図５ｂ】シリコンゲルマニウムＳＯＩ基板の埋め込み（ＢＯＸ）層を形成するためにアニーリングした後の図５ａの構造の説明図。
【図５ｃ】シリコンゲルマニウム層にフィンＦＥＴ体をパターニングした後の図５ｂの構造の説明図。
【図６ａ】シリコンゲルマニウム基板への水素注入の説明図。
【図６ｂ】第２基板の酸化膜に転化され、接着された後の図６ａの構造の説明図。
【図６ｃ】注入された水素領域において第１基板の割れを生じさせるためにアニーリングした後の図６ｂの構造の説明図。
【図６ｄ】シリコンゲルマニウムＳＯＩ基板を生成するために平滑化した後の図６ｃの構造の説明図。
【図７】好適な実施形態と代替実施例を含むプロセスフロー。
2006501672.tif 000003
【図２】
2006501672.tif 000004
【図３】
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2006501672.tif 000006
2006501672.tif 000007
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2006501672.tif 000010
【図７】
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【手続補正書】
【提出日】平成16年11月12日(2004.11.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
誘電層（４０）を含む基板を有し、
前記誘電層（４０）上に形成されたシリコンゲルマニウムフィンＦＥＴ体（４６）を有し、前記フィンＦＥＴ体（４６）は、ソース領域、ドレイン領域、及びこれらソース領域とドレイン領域との間に延びるチャネル領域を有し、
前記フィンＦＥＴ体の少なくとも前記チャネル領域の表面部に形成された歪みシリコン層（３４）を有し、前記表面部は、前記チャネル領域のサイドウォールと上部とを含み、
前記チャネル領域の表面部に形成された前記歪みシリコン（３４）を覆うために少なくとも前記チャネル領域上に形成されたゲート絶縁層（３６）を有し、かつ、
前記チャネル領域のサイドウォールと表面上部を囲み、前記ゲート絶縁層と前記歪みシリコン層によって前記チャネル領域から分離される導電ゲート（４８）を含む、
シリコンオンインシュレータ（ＳＯＩ）ＭＯＳＦＥＴデバイス。
【請求項２】
前記フィンＦＥＴ体（４６）は、第１フィンＦＥＴ体を含み、
前記デバイスは、更に、
前記誘電層に形成された第２シリコンゲルマニウムフィンＦＥＴ体を含み、第２フィンＦＥＴ体は、第２ソース領域、第２ドレイン領域、及びこれら第２ソース領域と第２ドレイン領域との間に延びる第２チャネル領域を有し、
前記第２チャネル領域の表面に形成された歪みシリコン層を含み、前記表面部は、前記チャネル領域のサイドウォールと表面上部を有し、
前記第２チャネル領域の表面部に形成された前記歪みシリコンを覆うために少なくとも前記第２チャネル領域上に形成されたゲート絶縁膜を有し、かつ、
前記第２チャネル領域のサイドウォールと表面上部を囲み、前記ゲート絶縁膜と前記歪みシリコン層によって前記第２チャネル領域から分離され、前記第１フィンＦＥＴ体の前記チャネル領域を囲む前記導電ゲートに電気的に接続される第２導電ゲートを有し、
前記第１フィンＦＥＴ体の前記ソースとドレインとは第１ドーパントでドープされており、前記第２フィンＦＥＴ体の前記ソースとドレインは前記第１ドーパントに相補的に第２ドーパントでドープされている、
請求項１記載のデバイス。
【請求項３】
更に、前記導電ゲートのサイドウォールに形成されたスペーサを含む、
請求項１記載のデバイス。
【請求項４】
ＳＯＩＭＯＳＦＥＴデバイスを形成するための方法であって、
誘電層を覆うシリコンゲルマニウム半導体層（４２）を含むＳＯＩ基板（４０）を用意し、
ソース領域、ドレイン領域、及びこれらソース領域とドレイン領域との間に延びるチャネル領域を含むシリコンゲルマニウムフィンＦＥＴ体（４６）を形成するために前記半導体層（４２）をパターニングし、
少なくとも前記チャネル領域の表面上に歪みシリコン層（３４）を形成し、前記表面部は、前記チャネル領域のサイドウォールと上部を含み、
前記チャネル領域上に成長した前記歪みシリコン（３４）を覆うために前記チャネル領域に成長した少なくとも前記歪みシリコン（３４）上にゲート絶縁層（３６）を形成し、
前記チャネル領域の前記サイドウォールと上部を囲み、前記ゲート絶縁層（３６）と前記歪みシリコン（３４）によって前記チャネル領域から分離される導電ゲートを形成することを含む、
方法。
【請求項５】
前記フィンＦＥＴ体（４６）は、第１フィンＦＥＴ体を含み、
前記方法は、更に、
第２ソース領域、ドレイン領域、及びこれら第２ソース領域とドレイン領域との間に延びる第２チャネル領域を有する第２シリコンゲルマニウムフィンＦＥＴ体を形成するために前記半導体層をパターニングし、同時に前記第１フィンＦＥＴ体をパターニングし、
第２フィンＦＥＴ体の少なくとも前記第２チャネル領域の表面上に歪みシリコンを形成し、同時に前記第１フィンＦＥＴ体に歪み層を成長させ、前記表面部は、前記チャネル領域のサイドウォールと表面上部を含み、
前記第２チャネル領域に成長した前記歪みシリコンを覆うために前記第２フィンＦＥＴ体の前記第２チャネル領域に成長した少なくとも前記歪みシリコン上にゲート絶縁層を形成し、同時に前記第１フィンＦＥＴ体上にゲート絶縁層を形成し、且つ、
前記第２チャネル領域のサイドウォールと表面上部を囲み、前記ゲート絶縁膜と前記歪みシリコンによって前記第２チャネル領域から分離される第２導電ゲートを形成し、同時に前記第１フィンＦＥＴ体上に前記導電ゲートを形成し、
前記第１フィンＦＥＴ体の前記導電ゲートと前記第２第１フィンＦＥＴ体の前記導電ゲートは、電気的に接続される、
請求項４記載の方法。
【請求項６】
前記フィンＦＥＴ体（４６）は、前記ソース領域とドレイン領域との間に延びる少なくとも第１及び第２チャネル領域を有する、
請求項４記載の方法。
【請求項７】
誘電層を覆う半導体層を含むＳＯＩ基板の用意では、
シリコンゲルマニウム層を含む基板を用意し、
前記シリコンゲルマニウム層へ酸素を注入し、
前記シリコンゲルマニウム層に埋め込みシリコンゲルマニウム酸化膜を形成するために前記基板をアニーリングすることを含む、
請求項４記載の方法。
【請求項８】
誘電層を覆う半導体を含むＳＯＩ基板の用意では、
シリコンゲルマニウム層を含む第１基板を用意し、
前記シリコンゲルマニウム層における高濃度水素領域を形成するために前記シリコンゲルマニウム層に水素を注入し、
第２半導体基板の酸化膜に前記第１基板を接着し、
前記高濃度水素領域における前記第１基板に割れを生じさせるために前記接着された第１及び第２基板をアニーリングし、
前記酸化膜に接着されたシリコンゲルマニウム層を有する前記第２基板を生成するために前記第１基板を除去する、
請求項４記載の方法。
【国際調査報告】
2006501672.tif 000012
2006501672.tif 000013