(57)【要約】本メモリセルは、半導体材料内のソース領域（１）およびドレイン領域（２）と、該ソース領域とドレイン領域との間に提供されるチャネル領域上に、境界層（Ａ、Ｃ）の間に記憶層（Ｄ’）を有する３層の層構造と、その上に配置されるゲート電極（Ｇ）とを含み、記憶層は、Ａｌ２Ｏ３からなるエッチング層（Ｂ’）によってチャネル領域の上に置き換えられる。製造中、エッチング層は、横方向にエッチングされ、それにより、第２の境界層（Ｃ）も切り取られる。結果として生じる空間は、記憶層（Ｄ’）の材料（Ｄ）で充填される。適切なスペーサの提供により、メモリセルの寸法が規定される。
2006506799.tif 000002
【特許請求の範囲】
【請求項１】
ＥＥＰＲＯＭのメモリセルの製造方法であって、該メモリセルにおいて、
ソース領域（１）およびドレイン領域（２）が半導体材料内に形成され、
境界層（Ａ、Ｃ）の間に記憶層（Ｄ’）を有する三層の層構造とゲート電極（Ｇ）とが、該ソース領域とドレイン領域との間に提供されるチャネル領域（３）の上に付加され、
第１のステップにおいて、半導体（Ｓ）または半導体層の上側に、第１の境界層（Ａ）と、該第１の境界層（Ａ）の材料に対して選択的にエッチングされ得る材料から作られ得るエッチング層（Ｂ）と、第２の境界層（Ｃ）であって、該第２の境界層（Ｃ）に対して該エッチング層（Ｂ）の材料が同様に選択的にエッチングされ得る、第２の境界層（Ｃ）と、ゲート電極（Ｇ）とが付加され、
第２のステップにおいて、少なくとも該第２の境界層（Ｃ）および該エッチング層（Ｂ）が、該メモリ回路のために提供された領域の外側で除去され、
第３のステップにおいて、該エッチング層（Ｂ）の一部分が、該第２の境界層（Ｃ）の下で横方向のそれぞれのエッチングアタックによって選択的に除去されることにより、該エッチング層（Ｂ）の残存部分（Ｂ’）のみが、該ソース領域と該ドレイン領域との間の該チャネル領域の上で残り、
第４のステップにおいて、該エッチング層（Ｂ）の材料が除去された少なくとも第２の境界層（Ｃ）の下の領域が、提供される該記憶層（Ｄ’）の材料によって充填され、
第５のステップにおいて、該メモリセルの電気的接続のための方法ステップがさらに続く、製造方法。
【請求項２】
前記第２のステップにおいて、まず、前記ソース領域およびドレイン領域に面する前記ゲート電極（Ｇ）の２つの側面の上に、スペーサ要素（Ｓｐ）が製造され、該スペーサ要素は、前記３層の層構造の予想される横方向の範囲を規定し、前記第２の境界層（Ｃ）、前記エッチング層（Ｂ）、および前記第１の境界層（Ａ）は、該ゲート電極（Ｇ）および該スペーサ要素（Ｓｐ）によって覆われる領域の外側で除去される、請求項１に記載の方法。
【請求項３】
前記第２のステップにおいて、まず、前記ソース領域およびドレイン領域に面する前記ゲート電極（Ｇ）の２つの側面の上に、スペーサ要素（Ｓｐ）が製造され、該スペーサ要素は、前記第２の境界層（Ｃ）の予想される横方向の範囲を規定し、該第２の境界層（Ｃ）および前記エッチング層（Ｂ）は、該ゲート電極（Ｇ）および該スペーサ要素（Ｓｐ）によって覆われる領域の外側で除去される、請求項１に記載の方法。
【請求項４】
前記第２のステップにおいて、前記第２の境界層（Ｃ）および前記エッチング層（Ｂ）は、前記ゲート電極（Ｇ）によって覆われる領域の外側で除去され、前記第４および第５のステップの間に、記ソース領域または該ドレイン領域に面する該ゲート電極（Ｇ）の２つの側面の上に、スペーサ要素（Ｓｐ）が製造される、請求項１に記載の方法。
【請求項５】
前記第１の境界層（Ａ）が、ＳｉＯ２、ケイ酸ジルコニウムまたはケイ酸ハフニウムから製造され、
前記エッチング層がＡｌ２Ｏ３であり、
前記第２の境界層（Ｃ）が、ＳｉＯ２、ケイ酸ジルコニウムまたはケイ酸ハフニウムから製造される、請求項１〜４のいずれか１つに記載の方法。
【請求項６】
前記境界層（Ａ、Ｃ）が、ＡＬＤ（Ａｔｏｍａｔｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって製造されるケイ酸ジルコニウムまたはケイ酸ハフニウムである、請求項５に記載の方法。
【請求項７】
ＥＥＰＲＯＭのメモリセルであって、
ソース領域（１）およびドレイン領域（２）が半導体材料内に配置され、
境界層（Ａ、Ｃ）の間の記憶層（Ｄ’）を有する３層の層構造とその上のゲート電極（Ｇ）とが、該ソース領域と該ドレイン領域との間に提供されるチャネル（３）の上に存在し、
該記憶層（Ｄ’）が、Ａｌ２Ｏ３からなる領域によって該チャネル領域（３）の上に割り込まれ、該記憶層（Ｄ’）は、該境界層（Ａ、Ｃ）の間に構成されることによって特徴付けられる、メモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＥＰＲＯＭのメモリセルの製造方法、および、このようなメモリセルの構造に関する。
【背景技術】
【０００２】
半導体メモリ技術の最も重要な開発目的の１つは、さらに小さなメモリセルを作ること、すなわち、記憶される情報単位（ビット）当たりのさらに小さなシリコン領域を用いることである。この場合、問題が生じる。問題とは、一方では、誘電性記憶層にトラップされた電荷の空間的範囲（約４０ｎｍに達する）が、減少するメモリトランジスタの実効チャネル長に対してさらに大きくなるが、他方では、書き込みおよび消去サイクルの回数が増大するにつれて、記憶される電荷が離れて拡散する傾向にある。さらに、メモリセルの動作に必要とされるソース−ドレイン電圧が首尾よく低減される場合に求められる小型化に対して、有利である。少なくともＣＨＥ（チャネルホットエレクトロン）によってプログラミングされる場合、この電圧は、大きくは、電気的バリア長のような材料に固有の特質によって事前に決定される。この電圧は、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２の慣習的な層の組み合わせの場合、約３．１ｅＶに達する。したがって、適切な新しい層の組み合わせによる低減が、求められる。
【０００３】
以下に記載されるこの種類のメモリセルは、スタンドアローン型の用途およびいわゆる組み込み用途に適切である。記憶層として誘電性接着層を有するメモリセルは、それ自体が公知である。以下に記載される本発明によるメモリセルもまた、記憶層として誘電性接着層を含む層構造を有する。このタイプのメモリセルは、例えば、それ自体が公知の仮想グランドＮＯＲアーキテクチャ、または、コモングランドＮＯＲアーキテクチャにおいて用いられ得る。これらは、例えば、チャネルホットエレクトロンによってプログラムされ得、かつ、ホットホールによって消去され得る。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ＥＥＰＲＯＭのメモリセルの製造方法およびその構造を特定することであり、それにより、メモリのさらなる最小化が可能になる。
【課題を解決するための手段】
【０００５】
この目的は、請求項１の特徴を有する手段および請求項７の特徴を有するメモリセルによって達成される。独立請求項で改良される。
【０００６】
このメモリセルは、半導体材料にソース領域およびドレイン領域を含み、該ソース領域とドレイン領域との間に提供されるチャネル領域の上に、境界層間に記憶層を有する三層の層構造とゲート電極とがこの上に配置され、この記憶層は、チャネル領域の上で中断され、好ましくはＡｌ２Ｏ３から作られるエッチング層によって置き換えられる。製造中、好ましくは二酸化シリコンである第１の境界層と、好ましくはＡｌ２Ｏ３であるエッチング層と、好ましくは同様にＳｉＯ２である第２の境界層とを含む三層の層構造が付加される。好ましい実施形態では、これらの境界層は、代替として、ケイ酸ジルコニウムまたはケイ酸ハフニウムであってもよい。
【０００７】
中央の層は、ソースおよびドレイン領域からそれぞれ横方向にエッチングされ、第２の境界層が下部を切り取られる。このように生成された空間は、記憶層に提供される材料、好ましく窒化シリコンにより充填される。適切なスペーサ素子（スペーサ）の提供は、メモリセルの寸法が予見される態様で規定されることを可能にする。
【０００８】
メモリセルの製造方法および好ましい改良の例は、図１〜５、２ａ、２ｂ、および１ａ〜３ｂを参照して、以下により詳細が記載される。
【発明を実施するための最良の形態】
【０００９】
本方法の好ましい実施形態が、ここで図面を参照して説明される。さらに、図面は、完成したメモリセルの好ましい実施形態を明らかにする。製造プロセスは、例えばＣＭＯＳ技術の慣習的な方法ステップにより開始する。最初に、アクティブ領域がＳＴＩ（浅い溝分離）により分離される。パッド酸化物層が成長し、パッド窒化物層が堆積する。ＳＴＩに提供されるトレンチは、フォトマスク技術によってエッチングされ、実質的に酸化物で充填される。例えばＣＭＰ（化学的機械的研磨）のような平坦化の適切な方法が後に続く。パッド窒化物は、エッチングされ、ＣＭＯＳコンポーネントに必要とされるｐ型ウェルおよびｎ型ウェルが、ドーパントの導入によって形成される。このステップでは、さらに、ソース領域およびドレイン領域を除いて、メモリセルを製造するために必要とされるドープ領域が製造される。これは、ボロンおよびリンのマスク注入および続くドーピングのアニーリングによって、慣習的な方法で行われる。これにより、それ自体が公知の半導体ウェハの事前処理が終了する。
【００１０】
メモリセルを製造するために、最初に、スクリーン酸化物（パッド酸化物層）が除去される。本発明による三層の層構造は、最初に、領域全体の上に堆積される。図１は、基板Ｓ（半導体ボディまたは半導体層列が付加された基板）を介する断面図を示し、基板Ｓに、以下に説明される層が付加される。最初に、好ましくは約５ｎｍの酸化物層に等価な厚さを有する、第１の境界層Ａとして提供される層が堆積される。この層は、例えば、熱生成されたＳｉＯ２、ケイ酸ジルコニウムまたはケイ酸ハフニウムであり得る。ケイ酸ジルコニウム層またはケイ酸ハフニウム層は、この場合、ＡＬＤ（Ａｔｏｍａｔｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって製造される。
【００１１】
好ましくはＡｌ２Ｏ３からなるエッチング層Ｂとして提供される層は、同様に領域全体の上に、好ましくは、同様にＡＬＤによって堆積される。その上に、約１０ｎｍの酸化物層に等価な厚みを有する第２の境界層Ｃが続く。該第２の境界層Ｃは、好ましくは、第１の境界層Ａと同じ材料から製造される。したがって、この場合、第２の境界層Ｃは、同様にＳｉＯ２、好ましくはＡＬＤによって付加されるケイ酸ジルコニウム、または、好ましくはＡＬＤによって付加されるケイ酸ハフニウムである。
【００１２】
これらの層が最初に領域全体の上に付加された場合、これらの層は、マスク技術によってＣＭＯＳコンポーネントに提供される基板の領域において除去される。マスク技術のためには、ＨＦ（フッ化水素酸）が用いられ得る。この三層構造の誘電特性が、ゲート誘電体の機能として十分でない場合、別個のゲート酸化物などの様々なゲート酸化物が、好ましくは特に連続的に成長し、それにより、この三層の層構造の特性がおそらく影響を受け、適切な場合、対応するように、層の寸法に考慮に入れられなければならない。
【００１３】
さらに、ゲート電極Ｇとして、好ましくは、８０ｎｍの厚さを有するポリシリコンが堆積され、そこに約５０ｎｍの厚さを有する窒化物層が付加される。フォトマスク技術によって、窒化物層がパターニングされてハードマスクＨを形成する。ハードマスクＨは、フォトレジストマスクが除去された後、ゲート電極Ｇのパターニングのためのマスクとして用いられる。
【００１４】
最初に、提供されるビット線に沿ったメモリセルの行のために、ストリップのようなゲート電極がパターニングされる。ポリシリコンのエッチングは、第２の境界層Ｃで終了する。図１の断面図に示される中間生成物は、このように製造される。
【００１５】
可能な代替物が、図１ｂの断面図に示される。この場合、エッチング（好ましくはドライエッチング）が、第１の境界層Ａの下まで続けられる。エッチング層ＢがＡｌ２Ｏ３である場合、例えば、塩素を含むかまたは臭素を含むガスによって、この材料が除去され得る。
【００１６】
図１〜３の最初に説明された変形によると、その後、スペーサ層が付加される。このスペーサ層は、好ましくは、４０ｎｍの厚さを有する酸化物である。スペーサ素子Ｓｐ（図２）は、それ自体は公知である態様で、層の異方性エッチングによって、該スペーサ層から製造される。この層は、最初は均一の厚さで存在している。ソース１およびドレイン２の領域のドーパントは、両側にスペーサ素子が製造される状態で、ゲート電極を用いて導入される。半導体材料または半導体材料に形成されたウェルが、最初にｐ導電性の様式でドープされる場合、この場合、例えばヒ素の導入によるｎ＋型ビット線の埋め込みが実行される。結果として、チャネル領域３として提供される領域は、ソース領域１とドレイン領域２との間に存在する。
【００１７】
三層の層構造がスペーサ素子Ｓｐに対して横方向に除去される。これは、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｔｈｉｎｇ）によってなされ得る。エッチング層Ｂは、その後、好ましくは境界層Ａ、Ｃに対してウェット化学的かつ選択的に横方向にエッチングされ、このように、エッチング速度によって決定され得る第２の境界層Ｃの下の深さまでエッチングされる。境界層がＳｉＯ２であり、エッチング層がＡｌ２Ｏ３である場合、Ａｌ２Ｏ３は、Ｈ３ＰＯ４（リン酸）を用いて８００℃の直上の熱処理の後、依然として境界層の酸化物に対して選択的にエッチングされる。このエッチング速度は、Ａｌ２Ｏ３の各熱処理に大きく依存する。ここで予測されるプロセスの実行のために、通常の１分当たり約５ｎｍのエッチング速度が固定され得る。この方法ステップの結果は、図２の断面図に示される。図２では、エッチングされた領域４が識別され得る一方で、エッチング層の残りの部分Ｂ’のみが存在する。
【００１８】
図２ａは、代替物を示し、ここでは、図１ｂの断面図に従って、第１の境界層Ａが、メモリセルのために提供された領域の全体領域の上に、最初に依然として存在する。
【００１９】
その後、記憶層に提供された材料は、図２に示される構造の上に堆積し、これにより、図３の断面図に示される構造が生じる。該層の材料Ｄは、この場合、ほぼ均一な厚さを有する上側に存在する一方、第１の境界層Ａと第２の境界層Ｃとの間の各部分が、エッチング層の以前にエッチングされた領域を充填する。境界層の間に存在する材料Ｄのこれらの部分は、記憶層Ｄ’を形成する。記憶層Ｄ’は、好ましくは、窒化物（Ｓｉ３Ｎ４）であり、記憶層Ｄ’は、好ましくは、ＬＰＣＶＤ（低圧化学蒸着堆積）によって堆積される。
【００２０】
したがって、製造プロセスは、メモリセルの予測される用途に依存して続く。残りの方法ステップは、半導体層を製造するそれ自体が公知である方法ステップに対応するので、ここでは例として、１つの可能性のある構成が、図４および５を参照してさらに記載され、この説明を完了する。この例は、仮想グランドＮＯＲアーキテクチャのために提供されるメモリセルを与える。この目的のため、最初に、材料Ｄは、メモリセル構成のメモリセルの間の領域で、すなわち、ソース領域およびドレイン領域の上で除去される。窒化物は、例えばエッチングされ、エッチング時間に依存して、適切であれば、スペーサＤ（図４を参照）は、ゲート電極の側壁に残る。好ましくは、チタニウムまたはコバルトである、自己整列シリコン処理の金属は、半導体材料の上に堆積する。シリコン処理は、熱処理ステップのよって開始する。その後、シリコン処理されていない材料が除去される。ビット線５に提供される金属は、隣接するメモリセルのゲート電極間に堆積される。その後、酸化物が、例えばＴＥＯＳによって堆積され、例えば、ＲＩＥによって平坦化される。ハードマスクの窒化物は、好ましくは、ウェット化学的（例えば、ホットリン酸を用いて）で除去される。
【００２１】
図５の断面図に示されるように、ハードマスクの平坦化および除去の後、各酸化物層６は、ビット線５上に存在し、ゲート電極Ｇの上側が覆われない。層および層列がその上に堆積され、ワード線としてパターニングされる。該層列は、例えば、ポリシリコン層７およびその上に堆積される金属８であり、好ましくは、ＷＳｉである。ワード線のパターニングは、例えば窒化物からなるハードマスクによって再度実行され得る。該ハードマスクは、フォトマスク技術によって慣習的な態様でパターニングされる。
【００２２】
さらに、それ自体が公知であり、メモリセルの各コンポーネントおよびドライブ周辺機器を電気的に接続するために用いられる、さらなる方法ステップが実行される。ワード線のパターニングの間に、ゲート電極Ｇはまた、ワード線と並行な領域において、すなわち、図５の図面の平面の前および後において除去される。それにより、各メモリセルはまた、ビット線５の方向に互いに絶縁される。ポリシリコンが第２の境界層Ｃの酸化物に対して高選択性でもって、エッチングされ得る。さらに、おそらくフォトマスク技術によって、ワード線間にアンチパンチ（ａｎｔｉ−ｐｕｎｃｈ）埋め込みを導入することも可能である。この後、ゲート再酸化、窒化物スペーサおよび／または酸化物スペーサの製造、ＬＤＤ埋め込みおよびＨＤＤ埋め込み、ならびに、パッシベーションとしての窒化物およびＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）の堆積、さらにＣＭＰによるその後の平坦化のような、トランジスタの構築のためのさらなるステップが続く。コンタクトホールの製造および充填、ならびに、配線のための金属化、さらに残りのパッシベーションの付加が、公知の態様で実行され得る。
【００２３】
図２ａによると、第１の境界層Ａが、ゲート電極およびスペーサ素子Ｓｐによって取り上げられる領域までエッチングバックされない場合、記憶層に提供される材料Ｄが付加された後、図３ａに従ういくらか修正された構造が生じる。第１の境界層Ａは、その後の方法ステップにおいて、好ましくは、記憶層の材料Ｄのエッチングバックの後にメモリセルに対して横方向に除去され得る。
【００２４】
図１ｂの断面図に示される構造から進むと、スペーサ素子の製造前程度に早い段階で、エッチング層Ｂを横方向にエッチングし、かつ、記憶層Ｄ’に提供される材料Ｄを付加することがさらに可能である。図２ｂの断面によると、該材料Ｄは、好ましくは異方性でエッチングバックされ、それにより、記憶層Ｄ’およびせいぜい狭いスペーサのみが、ゲート電極の側壁に残る。製造方法のこの変形では、領域全体の上に最初に堆積され、その後、異方性にエッチングバックされるスペーサ素子のための層が提供され、図３ｂの断面図に示されるスペーサ素子Ｓｐを形成する。説明された残りの方法ステップは、原則的に、同じように続き得る。
【図面の簡単な説明】
【００２５】
【図１】図１は、好ましい製造方法の中間生成物の断面図を示す。
【図１ｂ】図１ｂは、図１の代替物を示す。
【図２】図２は、好ましい製造方法の中間生成物の断面図を示す。
【図２ａ】図２ａは、図２の代替物を示す。
【図２ｂ】図２ｂは、図２の代替物を示す。
【図３】図３は、好ましい製造方法の中間生成物の断面図を示す。
【図３ａ】図３ａは、図３の代替物を示す。
【図３ｂ】図３ｂは、図３の代替物を示す。
【図４】図４は、好ましい製造方法の中間生成物の断面図を示す。
【図５】図５は、好ましい製造方法の中間生成物の断面図を示す。
【符号の説明】
【００２６】
１  ソース領域
２  ドレイン領域
３  チェネル領域
４  エッチングされた領域
５  ビット線
６  酸化物層
７  ポリシリコン層
８  金属
Ａ  第１の境界層
Ｂ  エッチング層
Ｂ’  エッチング層の残存部分
Ｃ  第２の境界層
Ｄ  記憶層の材料
Ｄ’  記憶層
Ｇ  ゲート電極
Ｈ  ハードマスク
Ｓ  基板
Ｓｐ  スペーサ要素
【図１】
2006506799.tif 000003
【図２】
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【図３】
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【図１Ｂ】
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【図２Ｂ】
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【図３Ｂ】
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【図２Ａ】
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【図３Ａ】
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【図４】
2006506799.tif 000011
【図５】
2006506799.tif 000012
【国際調査報告】
2006506799.tif 000013
2006506799.tif 000014
2006506799.tif 000015
2006506799.tif 000016
2006506799.tif 000017
2006506799.tif 000018