(57)【要約】符号分割多重アクセス通信システムの受信器が、ブロックベース・チップ・タイミング評価を含む。チップ・タイミング評価が、アーリーレイト・シンクロナイザの第１レッグおよび第２レッグのそれぞれにおいてチップの指定ブロックにわたって平均演算を実施することによって、受信信号のサンプルから生成される。チップ・タイミング評価は、第１レッグと第２レッグとの出力差に対応するエラー信号の関数として決定され、符号生成装置クロックを調整する、またはそうでない場合は受信器のチップ・タイミングを制御するために使用される。例示的な実施形態では、別々のブロックベース・チップ・タイミング評価装置が、レーキ受信器のフィンガのそれぞれにおいて実施される。
2006504329.tif 000002
【特許請求の範囲】
【請求項１】
符号分割多重アクセス通信システムの受信器におけるチップ・タイミングを評価する方法であって、
アーリーレイト・シンクロナイザの第１レッグおよび第２レッグのそれぞれにおいてチップの指定ブロックにわたって平均演算を実施することによって、受信信号のサンプルからチップ・タイミング評価を生成し、前記チップ・タイミング評価が、前記第１レッグおよび前記第２レッグの出力間の差に対応するエラー信号の関数として決定される工程と、
前記受信器におけるチップ・タイミングを制御するために、前記チップ・タイミング評価を使用する工程とを含む、方法。
【請求項２】
前記符号分割多重アクセス通信システムが、第３世代パートナーシップ・プラン・ワイドバンド符号分割多重アクセス通信システムを備える、請求項１に記載の方法。
【請求項３】
前記生成する工程が、チップあたり少なくとも２つのサンプルに基づいて、前記チップ・タイミング評価を生成することを備える、請求項１に記載の方法。
【請求項４】
前記受信器が、複数のレーキ・フィンガを有するレーキ受信器を備え、前記生成する工程および前記使用する工程が、前記レーキ受信器の前記フィンガの特定の１つにおいて実施される、請求項１に記載の方法。
【請求項５】
前記生成する工程および前記使用する工程が、前記複数のレーキ・フィンガのそれぞれにおいて独立に実施される、請求項４に記載の方法。
【請求項６】
前記チップ・タイミング評価が、単一チップ持続時間の精度内において、前記受信器について生成された粗チップ・タイミング評価をさらに洗練することを備える、請求項１に記載の方法。
【請求項７】
前記生成する工程が、前記第１レッグにおいてチップの指定数Ｎｃにわたって平均演算を実施することと、前記第２レッグにおいてチップの同じ指定数Ｎｃにわたって同じ平均演算を実施することとによって、前記受信信号のサンプルから前記チップ・タイミング評価を生成することを備える、請求項１に記載の方法。
【請求項８】
チップの前記指定数Ｎｃが、約３２チップより大きい、またはそれに等しい、請求項７に記載の方法。
【請求項９】
チップの前記指定数Ｎｃが、前記チップ・タイミング評価が生成される評価間隔を規定するチップの数Ｎｂよりかなり小さい、請求項７に記載の方法。
【請求項１０】
Ｎｂが、データの所与のフレームにおけるスロットあたりのチップの数によって近似的に与えられる、請求項９に記載の方法。
【請求項１１】
Ｎｂが、２，５６０によって近似的に与えられる、請求項９に記載の方法。
【請求項１２】
前記チップ・タイミング評価が、チップ持続時間に正規化されたチップ・タイミング・エラーの評価を備える、請求項７に記載の方法。
【請求項１３】
前記生成する工程が、分解されたチップの指定ブロックにわたって前記平均演算を実施することをさらに備える、請求項１に記載の方法。
【請求項１４】
前記生成する工程が、開ループ・フィードフォーワード方式で前記チップ・タイミング評価を決定する、請求項１に記載の方法。
【請求項１５】
前記生成する工程が、スケーリング・ファクタを前記エラー信号に加えることによって、前記チップ・タイミング評価を生成することをさらに備える、請求項１に記載の方法。
【請求項１６】
前記使用する工程が、前記チップ・タイミング評価を最も近い利用可能なサンプル値に丸める工程をさらに含み、丸められた評価が、前記受信器のメモリ要素においてサンプル値を指すアドレス・ポインタを生成するために使用可能である、請求項１に記載の方法。
【請求項１７】
前記使用する工程が、複数の既知のサンプル値の間において補間することによってサンプル値を生成するために、前記チップ・タイミング評価を使用する工程をさらに含む、請求項１に記載の方法。
【請求項１８】
符号分割多重アクセス通信システムの受信器においてチップ・タイミングを評価する装置であって、
チップ・タイミング評価装置内において実施される平均演算を実施することによって、第１レッグおよび第２レッグのそれぞれにおいてチップの指定ブロックにわたって平均演算を実施することによって、受信信号のサンプルからチップ・タイミング評価を生成するように動作するチップ・タイミング評価装置であって、前記チップ・タイミング評価が、前記第１レッグおよび前記第２レッグの出力間の差に対応するエラー信号の関数として決定される、チップ・タイミング評価装置を備え、
前記チップ・タイミング評価装置によって生成される前記チップ・タイミング評価が、前記受信器においてチップ・タイミングを制御するために使用可能である、装置。
【請求項１９】
信号処理経路の少なくとも１つが、チップ・タイミング評価装置内において実施されるアーリーレイト・シンクロナイザの第１レッグおよび第２レッグのそれぞれにおいてチップの指定ブロックにわたって平均演算を実施することによって、受信信号のサンプルからチップ・タイミング評価を生成するように動作するチップ・タイミング評価装置を備え、前記チップ・タイミング評価が、前記第１レッグおよび前記第２レッグの出力間の差に対応するエラー信号の関数として決定され、前記チップ・タイミング評価装置によって生成される前記チップ・タイミング評価が、前記受信器においてチップ・タイミングを制御するために使用可能である、複数の信号処理経路を備える符号分割多重アクセス通信システム受信器。
【請求項２０】
符号分割多重アクセス通信システムの受信器においてチップ・タイミングを評価する１つまたは複数のソフトウエア・プログラムの少なくとも一部を記憶する機械可読メモリ要素を備える製品であって、前記１つまたは複数のソフトウエア・プログラムが、実行されるとき、アーリーレイト・シンクロナイザの第１レッグおよび第２レッグのそれぞれにおいてチップの指定ブロックにわたって平均演算を実施することによって、受信信号のサンプルからチップ・タイミング評価を生成する工程を実施し、前記チップ・タイミング評価が、前記第１レッグおよび前記第２レッグの出力間の差に対応するエラー信号の関数として決定され、前記チップ・タイミング評価が、前記受信器においてチップ・タイミングを制御するために使用可能である、製品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、符号分割多重アクセス（ＣＤＭＡ）通信システムの分野に関し、より具体的には、そのようなシステムにおいて使用されるチップ・タイミング評価技術に関する。
【背景技術】
【０００２】
ＣＤＭＡシステムにおける「チップ」という用語は、一般に、符号記号、すなわち、１つまたは複数の擬似ランダム拡散符号の適用を受けた記号を指す。所与のシステムにおける拡散ファクタＭは、Ｔが当初の記号を表し、Ｔｃがチップ持続期間を表すとして、Ｔ／Ｔｃによって与えられる。チップ持続時間は、チップ間隔とも一般的に呼ばれる。
【０００３】
所与のチップ・タイミング評価技術は、信号追跡位相が続く初期信号獲得位相を一般に含む。初期獲得位相は、チップ・タイミングの粗評価に通常依拠し、微細評価は、追跡位相によって提供される。
【０００４】
精確なチップ・タイミングは、参照によって本明細書に組み込まれている３ＧＰＰ技術仕様ＴＳ２５．１ｘｘ（たとえば、２５．１０１、２５．２１１、２５．２１２、２５．２１３などを含む）において記述される第３世代パートナーシップ・プロジェクト（３ＧＰＰ）広帯域ＣＤＭＡ（ＷＣＤＭＡ）システムなど、最近開発された高速ＣＤＭＡシステムの首尾よい動作に特に重要である。
【０００５】
ＣＤＭＡシステムでは、不正確なチップ・タイミングの結果、性能が損なわれるが、その理由は、符号直交性が、整列不良信号のエネルギーを低下させるからである。さらに、複数経路の影響がそのようなシステムに存在するとき、たとえば従来のレーキ受信器を使用して、複数経路における受信信号エネルギーを整列させて、強め合うように組み合わせるために、異なる経路遅延が精確に決定されることが必要である。より具体的には、経路到着時間のそれぞれについて、送信器および受信器におけるチップ・タイミングが、データの適切な再構築を可能にするように十分に整列されることが必要である。タイミングの不整合が十分に大きい場合、符号の直交性は、受信信号を雑音として出現させることがある。
【０００６】
いくつかの周知の従来のタイミング推定技術が、参照によって本明細書に組み込まれている、Ｊ．Ｇ．プロアキス（Ｐｒｏａｋｉｓ）、「Ｄｉｇｉｔａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ」、第３版、ＭｃＧｒａｗ−Ｈｉｌｌ、１９９５年（たとえば、３５８〜３６４ページおよび７４４〜７５２ページ）において記載されている。これらは、アーリーレイト・シンクロナイザに基づく技術、および遅延ロック・ループ（ＤＬＬ）に基づく技術を含む。
【０００７】
他の従来の技術が、参照によって本明細書に組み込まれている、Ｒ．Ｄｅ．ガウデンジ（Ｇａｕｄｅｎｚｉ）、Ｍ．ルイス（Ｌｕｉｓｅ）、およびＲ．ヴィオラ（Ｖｉｏｌａ）、「Ａ  Ｄｉｇｉｔａｌ  Ｃｈｉｐ  Ｔｉｍｉｎｇ  Ｒｅｃｏｖｅｒｙ  Ｌｏｏｐ  ｆｏｒ  Ｂａｎｄ−Ｌｉｍｉｔｅｄ  Ｄｉｒｅｃｔ−Ｓｅｑｕｅｎｃｅ  Ｓｐｒｅａｄ−Ｓｐｅｃｔｒｕｍ  Ｓｉｇｎａｌｓ」、ＩＥＥＥ  Ｔｒａｎｓ．Ｏｎ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、Ｖｏｌ．４１、Ｎｏ．１１、１７６０〜１７６９ページ、１９９３年９月において記載されている。
【０００８】
以前に指摘されたように、上記で留意されたタイミング評価技術の目的は、送信器チップ・タイミングと受信器チップ・タイミングとの間において整列を維持することである。通常、システムの性能に対して無視可能な影響のために、チップ持続時間Ｔｃの約１／８内にタイミング整列を維持することが所望される。
【非特許文献１】Ｊ．Ｇ．プロアキス（Ｐｒｏａｋｉｓ）、「Ｄｉｇｉｔａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ」、第３版、ＭｃＧｒａｗ−Ｈｉｌｌ、１９９５年（たとえば、３５８〜３６４ページおよび７４４〜７５２ページ）
【非特許文献２】Ｒ．Ｄｅ．ガウデンジ（Ｇａｕｄｅｎｚｉ）、Ｍ．ルイス（Ｌｕｉｓｅ）、およびＲ．ヴィオラ（Ｖｉｏｌａ）、「Ａ  Ｄｉｇｉｔａｌ  Ｃｈｉｐ  Ｔｉｍｉｎｇ  Ｒｅｃｏｖｅｒｙ  Ｌｏｏｐ  ｆｏｒ  Ｂａｎｄ−Ｌｉｍｉｔｅｄ  Ｄｉｒｅｃｔ−Ｓｅｑｕｅｎｃｅ  Ｓｐｒｅａｄ−Ｓｐｅｃｔｒｕｍ  Ｓｉｇｎａｌｓ」、ＩＥＥＥ  Ｔｒａｎｓ．Ｏｎ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、Ｖｏｌ．４１、Ｎｏ．１１、１７６０〜１７６９ページ、１９９３年９月
【発明の開示】
【発明が解決しようとする課題】
【０００９】
残念ながら、上述された既知のチップ・タイミング評価技術は、あるシステムにおいて所望のタイミング整列を維持するのが困難である可能性があり、または、不適切な回路の複雑さなど、他の欠点を呈示する可能性がある。これは、３ＧＰＰ  ＷＣＤＭＡシステムなどの高速ＣＤＭＡシステムの場合に特に当てはまる。したがって、そのようなシステムにおいて使用される改良されたチップ・タイミング評価技術が必要である。
【課題を解決するための手段】
【００１０】
本発明は、ＣＤＭＡシステムの受信器におけるブロックベース・チップ・タイミング評価の方法および装置を提供する。
【００１１】
本発明の一態様によれば、チップ・タイミング評価が、アーリーレイト・シンクロナイザの第１レッグおよび第２レッグのそれぞれにおいてチップの指定ブロックにわたって平均演算を実施することによって、受信信号のサンプルから受信器において生成される。チップ・タイミング評価は、第１レッグと第２レッグとの出力差に対応するエラー信号の関数として決定され、符号生成装置クロックを調整する、そうでない場合は受信器のチップ・タイミングを制御するために使用される。チップ・タイミング評価は、単一チップ持続時間の精度内において、受信器について生成された粗チップ・タイミング評価をさらに洗練することを備えることが可能である。たとえば、チップ・タイミング評価は、チップ持続時間Ｔｃに正規化されたチップ・タイミング・エラーの評価を備えることが可能である。
【００１２】
例示的な実施形態では、別々のブロックベース・チップ・タイミング評価装置が、レーキ受信器のフィンガのそれぞれにおいて実装される。より具体的には、チップ・タイミング評価が、レーキ・フィンガのそれぞれにおいて独立に生成および使用される。
【００１３】
チップ・タイミング評価は、アーリーレイト・シンクロナイザの第１レッグにおいて指定数Ｎｃのチップにわたって所与の平均演算を実施することと、第２レッグにおいて同じ指定数Ｎｃのチップにわたって同じ平均演算を実施することとによって、受信信号のサンプルから生成されることが可能である。チップの指定数Ｎｃは、たとえば約３２から６４チップの程度とすることが可能であり、チップ・タイミング評価が生成される評価間隔を確定するチップ数Ｎｂよりかなり小さいことが可能である。たとえば、Ｎｂは、データの所与のフレームにおけるスロットあたりのチップの数によって近似されて、または上記で留意された３ＧＰＰ  ＷＣＤＭＡシステムでは２，５６０のチップによって与えられることが可能である。Ｎｃの他の値を使用することができ、たとえば、特に雑音性の状況では、６４を超えるチップを使用することが望ましい可能性がある。
【００１４】
例示的な実施形態における本発明は、チップ・タイミング評価が開ループ・フィードフォーワード方式で決定されるように構成される。したがって、本発明は、ハードウエアベース・タイミング・ループの必要性を排除し、したがって主にソフトウエアの形態において実施することができる改良チップ・タイミング評価装置を提供する。この構成は、３ＧＰＰ  ＷＣＤＭＡシステムおよび他の高速ＣＤＭＡにおいて改善された性能を提供し、一方、受信器回路のコストおよび複雑さをも低減することが有利である。
【発明を実施するための最良の形態】
【００１５】
本発明は、ＣＤＭＡ通信システムの例示的なレーキ受信器において実施されるように本明細書において示される。しかし、本発明は、例示的な実施形態に関連付けられるあらゆる特定の通信規格または受信器構成を使用することを必要とせず、より一般的には、改良チップ・タイミング評価から利益を得ることができるあらゆるＣＤＭＡ受信器における使用に適している。
【００１６】
図１は、本発明が実施されることが可能であるレーキ受信器１００を示す。レーキ受信器１００は、例として、ベース・モバイル・ダウンリンクに関連付けられる複数経路の影響を相殺するために、ＣＤＭＡセルラ通信システムのモバイル・ユニットに組み込まれることが可能である。
【００１７】
レーキ受信器１００は、Ｌの別個の経路において受信ＣＤＭＡ信号１０２を処理し、経路のそれぞれは、乗算器１０４−ｉ、整列回路１０６−ｉ、乗算器１０８−ｉ、およびデスプレッダ１１０−ｉ、ｉ＝１，２，・・・，ｌ，・・・，Ｌを含む。Ｌの経路のそれぞれは、レーキ受信器１００の「フィンガ」とも呼ばれる。信号１０２は、一般に、ベースバンドＣＤＭＡ信号に対応し、受信器の他のベースバンド処理回路に関連付けられるアナログデジタル変換器（ＡＤＣ）から受信される入力サンプルを備えることが可能である。所与の無線周波数（ＲＦ）受信ＣＤＭＡ信号をベースバンドに変換するのに適切な受信器回路が、当技術分野では周知であり、したがって本明細書では詳細には記述されない。
【００１８】
受信器１００のＬの経路のそれぞれにおける第１乗算器１０４−ｉは、フェーディングまたは他のチャネル変化によるあらゆる無作為な位相変化を除去するために、ｅｊφｉと表記される対応する変換信号によってベースバンド受信ＣＤＭＡ信号１０２を乗算する。整列回路１０６−ｉは、結果的なベースバンド・データを特定の経路遅延ｄｉに整列させる。第２乗算器１０８−ｉは、次いで、整列データを分解するために、適切なダウンリング（ＤＬ）スクランブリング符号を適用し、結果的な分解データは、次いで、デスプレッダ１１０−ｉにおいてデスプレッドされる。処理要素１１２が、出力信号１１４を生成するために、各経路からのデスプレッド信号に重み付けし、組み合わせる。
【００１９】
一般に、経路が、少なくともチップ持続時間Ｔｃによって互いに分離される限り、図１に示される方式で受信ＣＤＭＡ信号の複数経路成分を分離することが可能である。
【００２０】
図１に示されるようなレーキ受信器の従来の態様に関する追加の詳細は、上記で引用されたＪ．Ｇ．プロアキスの参考文献において見ることができる。
【００２１】
図１の受信器１００は、本明細書において以前に言及された３ＧＰＰ文献に記載されるタイプの３ＧＰＰ  ＷＣＤＭＡシステムにおけるモバイル・ユニット受信器とすることが可能である。３ＧＰＰ  ＷＣＤＭＡシステムのベース・モバイル・ダウンリンクは、直角位相シフト・キーイング（ＱＰＳＫ）シグナリングを使用し、ルートレイズド余弦パルス成形は、０．２２のロールオフを有する。ダウンリングは、専用チャネル、ブロードキャスト・チャネル、および他の共有チャネル、ならびにすべての論理「１」値などの既知のパターンを有する共通パイロット・チャネルの上に時間多重化制御およびデータを含む。ダウンリンク・チャネルは、直交可変拡散ファクタ（ＯＶＳＦ）拡散符号を使用して拡散され、結果的な拡散信号は、ベース局特有複素スクランブリング符号でスクランブルされる。拡散符号は、チャネル化符号とも一般的に呼ばれる。ベース局特有複素スクランブリング符号は、ゴールド符号である。拡散チャネルまたはチャネル化符号は、４から５１２の可変長または拡散ファクタを有し、一方、スクランブリング符号長は、３８，４００チップであり、各フレームを繰り返す。送信されたデータのフレームは、長さが１０ミリ秒であり、それぞれが２，５６０のチップを有する１５のスロットを備える。したがって、チップの持続時間または間隔は、Ｔｃ＝２６０ナノ秒であり、チップ・レートは、１秒あたり３８．４Ｍｃｈｉｐである。
【００２２】
３ＧＰＰ  ＷＣＤＭＡ仕様は、チップ・タイミング・クロックおよび搬送波周波数クロックが、周波数が自動周波数制御システムを使用して追跡される単一結晶から導出されることをさらに提供する。
【００２３】
従来のチップ・タイミング評価を有する図１の受信器の実施態様では、レーキ・フィンガのそれぞれは、それ自体の符号生成装置を通常含み、符号生成装置のタイミングは、ハードウエアベース・タイミング・ループによって制御される。そのような実施態様におけるハードウエアベース・タイミング・ループは、通常、サンプル値が適切なサンプリング・インスタンスにおいて生成されることを保証するために、符号生成装置クロック、補間回路のタイミング、または他のタイミング回路を調整し、またはそうでない場合は制御する。
【００２４】
図２は、上記で言及されたハードウエアベース・タイミング・ループと共に使用されるのに適切なタイプのチップ・タイミング評価装置２００を示す。より具体的には、チップ・タイミング評価装置２００は、アーリーレイト・シンクロナイザの手法に基づいており、遅延ロック・ループ（ＤＬＬ）の形態にあるハードウエアベース・タイミング・ループにおいて使用されるように構成される。以前に指摘されたように、このタイプのタイミング評価技術の従来の態様は、上記で引用されたＪ．Ｇ．プロアキスの文献においてより詳細に記述されている。
【００２５】
チップ・タイミング評価装置２００は、対応する受信器においてベースバンドＡＤＣから通常受信される入力サンプルを処理する。サンプルは、整合フィルタ（ＭＦ）２０２に加えられ、ろ過済みサンプルは、ダウンサンプラ２０４において２のファクタによってダウンサンプリングされ、ダウンサンプラ２０４は、チップあたり２つのサンプル、すなわち、本明細書においてｋＴｃ＋τｋと表記される第１またはいわゆる「時間厳守」サンプル、および本明細書において（ｋ＋０．５）Ｔｃ＋τｋと表記される第２サンプルを生成する。量τｋは、送信器と受信器との間のクロック位相エラーを表す。時間厳守サンプルは、従来の方式で、デスプレッダ、搬送波追跡回路、チャネル評価回路などに供給されることが可能である。第２サンプルは、第１乗算器２０８に加えられ、Ｔｃ遅延要素２０６を介して第２乗算器２１０に加えられる。
【００２６】
上述したように、所与のチップ・タイミング評価技術は、信号追跡位相が続く初期信号獲得位相を一般に含む。初期獲得位相は、チップ・タイミングの粗評価に通常依拠し、微細評価は、追跡位相によって提供される。チップ・タイミング評価装置２００は、獲得位相の一部として決定された初期粗評価τｋが与えられると、信号追跡位相の一部としてτｋの微細評価および追跡を提供するように構成される。
【００２７】
再び図２を参照すると、第２サンプルおよびその遅延バージョンは、それぞれの乗算器２０８および２１０において、現行セルの１次ベース局特有スクランブリング符号によって乗算される。結果的な出力は、図示されるように、それぞれの単一極単一タップ・フィルタ２１２および２１４においてろ過され、それぞれの絶対値要素２１６および２１８を通過し、次いで、信号コンバイナ２２０において除算される。要素２０８、２１２、および２１６は、アーリーレイト・シンクロナイザの「アーリー」レッグを備えると見なされることが可能であり、一方、要素２１０、２１４、および２１８は、アーリーレイト・シンクロナイザの「レイト」レッグを備える。信号コンバイナの出力は、エラー信号ｅｋであり、これは、上記で留意されたハードウエアベース・タイミング・ループに関連付けられるループ・フィルタ２２２に加えられて、クロックの調整または他のタイミング制御機能を提供するように、従来の方式で使用される。エラー信号ｅｋは、送信器と受信器との間のクロック位相エラーτｋに比例する。
【００２８】
一態様による本発明は、図２のチップ・タイミング評価装置に関連するいくつかの欠点を克服する改良ブロックベース・チップ・タイミング評価装置を提供する。より具体的には、図３に関連して以下で記述される例示的な実施形態における本発明は、上述されたハードウエアベース・タイミング・ループの必要性を排除し、したがって主にソフトウエアの形態において実施することができる改良チップ・タイミング評価装置を提供する。この構成は、３ＧＰＰ  ＷＣＤＭＡシステムおよび他の高速ＣＤＭＡシステムにおける性能の改善を提供し、一方、受信器回路のコストおよび複雑さをも低減することが有利である。
【００２９】
図３は、本発明の例示的な実施形態によるチップ・タイミング評価装置３００を示す。チップ・タイミング評価装置３００は、以前に記述された３ＧＰＰ  ＷＣＤＭＡシステムなどのＣＤＭＡシステムにおいて、送信器と受信器との間のクロック位相エラーτｋの評価を提供するように構成される。図２のチップ・タイミング評価装置２００と同様に、チップ・タイミング評価装置３００は、初期信号獲得位相の一部として決定された初期粗評価τｋが与えられると、信号追跡位相の一部として、τｋの微細評価および追跡を提供すると見なされることが可能である。初期の粗評価は、当業者には容易に明らかになるように、様々な周知の従来の技術のいずれかを使用して決定されることが可能である。
【００３０】
図３の例示的な実施形態の目的について限定せずに、初期の粗評価が、１つのチップ持続時間Ｔｃの精度内において、レーキ受信器１００のＬ経路のそれぞれについてチップ・タイミングを提供すると想定される。すなわち、粗評価は、｜τ｜＜０．５Ｔｃ内において、経路遅延とも呼ばれる各経路の到着時間をもたらす。次いで、チップ・タイミング評価装置２００は、Ｎｃのチップのブロックにわたって平均することを含む本発明のブロックベース手法の例示的な実施態様を使用して、評価τｋをさらに洗練する。これらのさらなる洗練は、開ループ・フィードフォーワード方式で実施され、それにより、ハードウエアベース・タイミング・ループの必要性が回避される。初期信号獲得後、粗評価は、経路遅延が１つのチップ持続時間Ｔｃの望ましい精度を超えて変化した場合、経路遅延を追跡するために必要とされるように、フレームあたり１回または２回、近似的に再計算されることが可能である。
【００３１】
ここで図３を参照すると、改良チップ・タイミング評価装置３００は、対応する受信器のＡＤＣから受信された入力サンプルなど、入力サンプルを処理する。評価は、チップあたり指定数Ｎｓのサンプルにわたって実施される。また、タイミング・エラーが、この評価間隔にわたって本質的に一定であることも、限定的ではなく想定される。スクランブリング符号セグメントは、チップが、チップの入り受信ブロックからのものと整列されるように選択されることが好ましい。
【００３２】
本明細書において言及される上記の想定および他の想定は、単に例示のためであり、本発明の範囲を限定すると解釈されるべきでは全くないことを理解されたい。本発明は、これらの特定の想定が適用されない実施形態において実施することができる。
【００３３】
入力サンプルは、受信フィルタ３０２に加えられ、ろ過済みサンプルは、ダウンサンプラ３０４において２のファクタによってダウンサンプリングされ、ダウンサンプラ３０４は、チップあたり少なくとも２つのサンプル、すなわち、第１または「時間厳守」サンプルｋＴｃ＋τｋおよび第２サンプル（ｋ＋０．５）Ｔｃ＋τｋを生成する。以前に指摘されたように、量τｋは、送信器と受信器との間のクロック位相エラーを表す。時間厳守サンプルは、デスプレッダ、搬送波追跡回路、チャネル評価回路などに従来の方式で供給されることが可能である。第２サンプルは、第１乗算器３０８、およびＴｃ遅延要素３０６を介して第２乗算器３１０に供給される。第２サンプルおよびその遅延バージョンは、それぞれの乗算器３０８および３１０において、現行セルの１次ベース局特有スクランブリング符号によって乗算される。
【００３４】
本発明の一態様によれば、乗算器３０８および３１０からの結果的な出力は、図示されるように、それぞれの平均要素３１２および３１４においてＮｃのチップにわたって平均され、平均の絶対値は、それぞれの平方要素３１６および３１８において平方され、次いで、結果的な信号は、信号コンバイナ３２０において除算される。要素３０８、３１２、および３１６は、アーリーレイト・シンクロナイザの「アーリー」レッグを備えると見なすことが可能であり、一方、要素３１０、３１４、および３１８は、アーリーレイト・シンクロナイザの「レイト」レッグを備える。信号コンバイナ３２０の出力は、送信器と受信器との間のクロック位相エラーτｋに比例するエラー信号ｅｋである。エラー信号ｅｋは、送信器と受信器との間におけるクロック位相エラーτｋの評価を生成するために、乗算器３２２においてスケール・ファクタＡによって乗算される。スケール・ファクタＡは、入力信号の利得およびパルス形状の関数であり、十分に当業者のレベル内において直截的に決定されることが可能である。他の実施形態では、スケール・ファクタは、排除されることが可能であり、当技術分野において既知のタイプの代替信号振幅制御回路が使用されることが可能である。
【００３５】
平均要素３１２および３１４の一方または両方は、本発明の代替実施形態では、対応するフィルタ要素で置き換えられることが可能である。フィルタは、たとえば、特定の雑音条件が存在する場合により適切である可能性がある。
【００３６】
受信フィルタ３０２に関して、ガウス型雑音シナリオに最適な受信フィルタは、送信パルス形状に正確に整合されるものである。上記で留意されたように、３ＧＰＰ  ＷＣＤＭＡシステムは、０．２２のロールオフを有するルートレイズド余弦パルス成形を使用する。理想的なルートレイズド余弦フィルタは、長さが無限である。しかし、受信フィルタ３０２は、ウィンドウ付きルートレイズド余弦フィルタとして構成されることも可能である。より具体的には、受信フィルタ３０２は、例としてであって限定的ではなく、以下のセットの１９フィルタ係数を有する、１９のタップを有するウィンドウ付きルートレイズド余弦フィルタとして構成されることが可能である：［０．０５０２３  ０．０２４７５  −０．０３２６３  −０．０８９６３  −０．０９９９０  −０．０２８６６  ０．１２３３０  ０．３１２５６  ０．４６９３１  ０．５３００６  ０．４６９３１  ０．３１２５６  ０．１２３３０  −０．０２８６６  −０．０９９９０  −０．０８９６３  −０．０３２６３  ０．０２４７５  ０．０５０２］。当然、他のフィルタ構成を使用することができ、本発明は、あらゆる特定の受信フィルタ構成に限定されるものではない。
【００３７】
評価装置３００は、各Ｎｃチップについてタイミング・エラーの評価を提供するように構成される。評価は、例としてであって限定ではなく、正規化された位相エラーτとして表されることが可能であり、τは、チップ持続時間Ｔｃに正規化されたクロック位相エラーτｋに一般に対応する。正規化された位相エラーは、時間厳守サンプルのタイミングに加えられる補正を提供することが可能である。すなわち、時間厳守サンプルのサンプリング瞬間は、エラーの量によって補正されるはずである。受信データは、例示的な３ＧＰＰ  ＷＣＤＭＡ実施態様では４のファクタによって過剰サンプリングされているので、同じチップの複数のサンプル値が利用可能である。これらの値は、本質的に、サンプリング瞬間の整数倍におけるチップ・パルスの値である。位相エラーは、サンプリング使用されている時間格子の上に必ずしもない。しかし、サンプルが利用可能である最も近いサンプリング瞬間を使用することができると近似することが可能である。たとえば、クロック位相エラーτｋの評価は、最も近い既知のサンプル値を使用するように丸められることが可能である。３ＧＰＰ  ＷＣＤＭＡ実施態様では、チップあたり４つのサンプルが存在するので、丸めによる最大エラーは、Ｔｃ／８を超えない。
【００３８】
受信された信号サンプルは、受信器のバッファまたは他のメモリ要素において通常保持されることに留意されたい。したがって、補正サンプリング瞬間においてサンプル値を生成するプロセスは、バッファの異なるエントリを使用することになる可能性がある。より具体的には、位相エラー評価は、レーキ受信器１００の対応するフィンガに関連付けられる入力データ・バッファまたは他のメモリ要素において補正サンプリング瞬間にサンプル値を指すアドレス・ポインタを生成するために使用されることが可能である。
【００３９】
代替手法は、正確なサンプル値を得るためにクロック位相エラーτｋの評価を使用して、補間動作を実施するものである。より具体的には、評価されたエラーは、既知のサンプル値間を補間することによってサンプル値を生成するために使用されることが可能である。この代替手法は、一般に、上述された丸めの手法と比較して、計算の複雑さが増大することになることに留意されたい。
【００４０】
図３のチップ・タイミング評価装置３００は、図２のチップ評価装置２００と比較して、いくつかの重要な利点を提供する。たとえば、チップ・タイミング評価装置３００は、フィルタ２１２および２１４を排除し、代わりに、システムが、すべての論理「１」値などの既知のパターンを有する上記で留意された共通パイロット・チャネルを含むということを利用する。Ｎｃのチップにわたる平均により、信号対雑音費（ＳＮＲ）が改善され、正規化された位相エラーτの高信頼評価が得られる。ハードウエアベース・タイミング・ループが排除されるので、ループ・フィルタ２２２も排除され、受信器のコストおよび複雑さがさらに低減される。
【００４１】
上記の記述から明らかであるように、図３の実施形態のタイミング・エラーは、チップ数Ｎｃによって確定される短い観測ブロックにわたるアーリーレイト・レッグ差の平均として得られる。使用されるチップの数および特定の平均演算は、例示的な実施形態では、アーリーレイト・シンクロナイザの各レッグにおいて同じであるが、これは、本発明の要件ではない。
【００４２】
ブロックベース・チップ・タイミング評価装置３００は、開ループ・フィードフォーワード方式で動作し、チップ持続時間Ｔｃの端数として、タイミング・エラーτｋの精確な評価を提供するように構成されることができ、各Ｎｂチップについて、通常Ｎｂ＞＞Ｎｃである。上述された３ＧＰＰ  ＷＣＤＭＡシステムにおける評価に適切なブロック長Ｎｃは、約３２から６４チップの程度とすることが可能である。経路は、一般にゆっくり変化し、クロック・ドリフトは無視できるので、評価は、非常に頻繁に実施される必要はない。たとえば、１つの可能な実施態様における評価は、Ｎｃ＝３２チップのブロックについて、各Ｎｂ＝２，５６０チップごとに、すなわち、３ＧＰＰ  ＷＣＤＭＡシステムの各スロットについて１回、実施されることが可能である。
【００４３】
当然、Ｎｃの他の値を使用することができ、使用される特定の数は、応用分野に応じて異なることが可能である。１つの可能な例として、特に雑音性の条件では、６４を超えるチップを使用することが望ましい可能性がある。したがって、本発明は、任意の特定の値Ｎｃを使用することを必要としない。
【００４４】
上述された複数経路の影響に関連付けられる異なる経路は、互いに独立に変化するので、各経路のチップ・タイミングは、別々に調整されるべきである。したがって、レーキ受信器１００のＬの異なるフィンガについて、Ｌの別個のチップ・タイミング評価装置が一般に存在する。結果的なチップ・タイミング評価は、レーキ受信器１００における処理について、適切なデータ・サンプルを得るために使用される。
【００４５】
図４は、図３のタイミング評価装置３００などのタイミング評価装置がレーキ受信器４００に組み込まれることが可能である方式を示す。レーキ受信器４００は、図には一部のみが示され、ほぼ図１の受信器１００に関して記述された方式で動作し、かつ同様の処理要素を含むと想定される。受信器４００は、４０１−１，４０１−２，・・・，４０１−Ｌと表記される、Ｌのレーキ・フィンガを含む。入力サンプルが、３ＧＰＰ  ＷＣＤＭＡシステムの場合、ルートレイズド余弦ろ過提供する受信フィルタ４０２を介して、フィンガ４０１−１の所与の１つに加えられる。所与のフィンガ４０１−１は、チップ・タイミング評価装置４０４を含み、このチップ・タイミング評価装置は、図３のチップ・タイミング評価装置３００に全般的に対応することが可能であり、以前に記述された方式で入力サンプルを処理する。チップ・タイミング評価装置４０４は、タイミング補正回路４０６を含むように示され、このタイミング補正回路は、上述された方式で追跡回路４０８によって生成されるチップ・タイミング評価に基づいてサンプル変更を実施する。補正回路４０６からの信号出力は、図１の乗算器１０８−１に全般的に対応するデスクランブラ４１２に加えられ、結果的な分解出力は、図１のデスプレッダ１１０−１に全般的に対応するデスプレッダ４１４に加えられる。フィンガ４０１−１のそれぞれのデスプレッダ出力は、最適なコンバイナ４１７に加えられ、このコンバイナは、図１の重みおよび組合わせ要素１１２に全般的に対応する。
【００４６】
また、Ｌフィンガ４０１のそれぞれには、追加の処理回路４１０が関連付けられ、この処理回路４１０は、ＣＤＭＡデジタル受信器において通常実施される他の処理動作を実施する役割を担う。処理回路からのフィードバック４１５が、図には明らかには示されていないレーキ受信器４００の他の部分に再び供給される。追加の処理回路４０１およびフィードバック４１５は、周知の従来の方式で構成されることが可能であり、したがって、本明細書ではさらには記述されない。図４のレーキ・フィンガ４０１のそれぞれは、レーキ・フィンガ４０１−１について示されたのとほぼ同じ方式で構成される。所与のレーキ・フィンガのタイミング評価、デスクランブリング要素、およびデスプレッド要素の１つまたは複数は、そのレーキ・フィンガに関連付けられる処理回路４１０において、全体または一部として組み込まれることが可能である。
【００４７】
図４に示される受信器４００の構成は、処理回路４１０の少なくとも一部がレーキ・フィンガにおいて繰り返されると想定するが、これは、単に例示である。代替構成では、処理回路４１０は、あらゆる特定のフィンガ内に組み込まれないように、受信器４００内において中央集中化されることが可能である。
【００４８】
本発明の上述された実施形態は、例示のみを意図し、添付の請求項の範囲内にある多くの代替実施形態が、当業者には明らかになるであろう。たとえば、本発明は、チップ・タイミング評価回路の他の構成、および本明細書において記述されたレーキ受信器音例以外の受信器構成を使用して実施することができる。また、ブロックベース・チップ・タイミング評価に使用されるチップの数Ｎｃは、所与の応用分野の特定の必要性に応じて変更することが可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明が実施されることが可能であるレーキ受信器を示す図である。
【図２】図１の受信器においてハードウエアベース・タイミング・ループにおいて使用されるのに適切なチップ・タイミング評価装置を示す図である。
【図３】本発明の例示的な実施形態による、ブロックベース・チップ・タイミング評価装置を示す図である。
【図４】図１に示されたタイプのレーキ受信器にブロックベース・チップ・タイミング評価装置を組み込むことを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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