(57)【要約】周波数限界よりも低い周波数に結びつけられた差動信号の欠如か又は低過ぎる差動信号を検出する差動入力フェイルセーフ回路構成を開示した。ここで、最終的なセーフ条件が検出されて、信号が送られる。前記フェイルセーフ回路構成からの出力信号は、所与の状態にホールドされる。該所与の状態とは、差動入力信号の無効表現である。限界周波数ロールオフによって補助増幅器を相補的にオフセットする周波数検出器が、フェイルセーフ条件を検出するために使用される。更には、フェイルセーフ回路がアクティブになる前に、いくらかの時間が存在するフェイルセーフ条件を必要とする遅延回路が使用される。初期化回路構成が、適切な電力投入条件を保証する。ここで、該回路構成は、前記フェイルセーフ条件を検出するためにイネーブルにされて、信号の以前の状態とは無関係に、信頼できるフェイルセーフ動作を保証する。
2006506851.tif 000002
【特許請求の範囲】
【請求項１】
フェイルセーフ差動レシーバ回路であって、ここで、フェイルセーフ条件は、差動信号の振幅におけるロスを含み、該信号の周波数は、画定された限界よりも低い周波数であり、該フェイルセーフ差動レシーバ回路は、
差動増幅器と、
２つの相補的な補助差動増幅器であって、補助増幅器の各々は、ある値に設定された相補的なオフセット電圧が組み込まれていることからなる、２つの相補的な補助差動増幅器
とを備え、
ここで、入力差動信号が、前記差動増幅器の差動入力と、前記２つの補助増幅器の差動入力とに接続されており、
前記フェイルセーフ差動レシーバ回路は、更に、
前記入力差動信号が周波数限界よりも低い時に検出する、周波数検出器と、
前記周波数検出器と前記２つの補助増幅器とからの入力を受ける論理回路
とを備え、
ここで、前記論理回路は、前記差動信号の振幅が前記値よりも小さく、且つ、前記周波数が前記周波数限界よりも低い時には、前記論理回路のフェイルセーフ条件がアクティブにされることを決定することからなる、フェイルセーフ差動レシーバ回路。
【請求項２】
前記フェイルセーフ条件の信号を遅延させるために配置された時間遅延を更に備える、請求項１に記載のフェイルセーフ差動レシーバ回路。
【請求項３】
前記フェイルセーフ差動レシーバ回路を動作させることを可能にする初期化回路を更に備える、請求項１に記載のフェイルセーフ差動レシーバ回路。
【請求項４】
前記補助増幅器は、信号周波数限界において周波数ロールオフを有する、請求項１に記載のフェイルセーフ差動レシーバ回路。
【請求項５】
コンピュータ通信システム、ディスプレイ、コンピュータ化された計器、データを収集するシステム、及びデータが配信されるシステムからなるグループから選択された、計算システムであって、請求項１に記載の少なくとも１つのフェイルセーフ差動レシーバ回路を含む、計算システム。
【請求項６】
フェイルセーフ差動レシーバ回路であって、ここで、フェイルセーフ条件は、差動信号のロス振幅を含み、該信号の周波数は、画定された限界よりも低い周波数であり、該フェイルセーフ差動レシーバ回路は、
差動入力信号の振幅と周波数とを測定するための回路手段と、
前記測定された振幅と周波数とに応答して、図２内の表の論理機能を実行するためのコンピュータシステム手段
とを備えることからなる、フェイルセーフ差動レシーバ回路。
【請求項７】
差動入力信号のロス振幅のフェイルセーフ条件を生成するための方法であって、ここで、該信号の周波数は、画定された限界よりも低い周波数であり、該方法は、
前記差動入力信号の振幅と周波数とを測定するステップと、
前記測定された振幅と周波数とに応答して、図２の論理機能を実行するステップ
とを含むことからなる、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理差動増幅器回路に関し、特に、フェイルセーフ回路構成が組み込まれているようなレシーバに関する。
【背景技術】
【０００２】
フェイルセーフの差動増幅器すなわちレシーバは、不確定か又は不正な（無効な）入力信号がその入力に出現する時には、既知の出力を提供する。不正な入力信号は、一般的には、入力が浮いている時か、又は３ステートにされる時か、又はショートされる時に発生する。しかしながら、部分的なショート又は開放は、不正な入力信号をまねく可能性がある。そのような不正な入力信号に直面して、レシーバは、通常、発振するか、ノイズをスイッチオンにするか、又は不確定な状態となるであろう。
【０００３】
従来の解決法は、ｄｃオフセットを入力に提供することによって該入力を既知の条件にバイアスするために、差動レシーバの該入力においてバイアス抵抗を提供している。しかしながら、そのようなオフセットは、戻り電流をアンバランスにして、出力を歪ませる可能があり、場合によっては負荷をかけて、入力信号の振幅を低減させる可能性がある。他の解決法は、ある既知の状態にレシーバ出力を駆動する論理と共に、レシーバの入力をＶｃｃにバイアスしている。
【０００４】
別の解決法は、テキサスインスツルメンツ社の部品番号SN65LVDT32Bの差動レシーバ、及び幾つかの他の類似のデバイスにおいて見出される。このデバイスの回路は、レシーバ入力を共有している２つの能動回路ハイインピーダンス比較器を提供する。これらの比較器は、窓（window）に、一方の比較器が提供している＋８０ミリボルトの閾値と、他方の比較器が提供している−８０ミリボルトの閾値とを提供する。フェイルセーフのタイマは、比較器の出力とＡＮＤがとられて、タイマ期間の終了時に差動入力が±８０ミリボルトの窓の範囲内にあれば、出力が既知のフェイルセーフのハイ状態に駆動される。この回路の１つの制限は、フェイルセーフのタイマが、前記タイマ期間を開始するために切り替わらなければならないことである。そのレシーバに対する入力が有効であれば、＋８０ミリボルトの差動を超えていると言えるが、次いで無効状態に戻ると、＋１０ミリボルトの差動と言え、タイマは、レシーバ出力が切り替わらない可能性があるため、開始されない可能性がある。
【０００５】
部品番号ＭＡＸ9153/4である、別のフェイルセーフ・デバイスが、マキシム社によって製造されている。このデバイスは、リピータとして分類されているが、実際には差動増幅器すなわちレシーバ回路である。この回路は、ダイオード・スパイク・サプレッサを有し、ショートされた伝送線路によってか、又は減衰させられた差動信号の（１００ミリボルト未満の）低いレベルによって、電力が投入された時には、動作しない可能性がある。高周波数動作もまた障害が生じる可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明の目的は、次のうちのどれかが真であれば、レシーバの出力を既知の状態にもっていく能動フェイルセーフ回路を提供することである。
１．入力差動信号が、画定された閾値未満に減衰する。
２．入力差動信号が、０ボルトに急落する（ケーブルがショートさせられた、線がショートさせられた、ワイヤがショートさせられた等）。
３．入力差動信号が、未駆動状態になるか、未知状態になるか、又は入力が浮いている状態になる（ケーブル開放、システムにデバイスが接続されていない等）。
【０００７】
負荷をかけないか、又は入力信号を劣化させないか、又はバランスを崩させないか、又はダイナミックレンジを低下させないか、又はレシーバの入力又は出力の特性を劣化させない能動フェイルセーフ回路レシーバを提供することは、本発明の別の目的である。入力コモンモードの全範囲にわたって動作し、且つ、コモンモードノイズ、ｄｃバイアス、及び／又はシステム接地オフセットが存在する状態において、既知の出力状態を保証する、フェイルセーフ・レシーバを提供することは、別の目的である。レシーバの高周波数特性に影響を及ぼさないことは、本発明の別の目的である。
【０００８】
当業者であれば理解されるように、下記の詳細な説明は、例示的な実施形態と、その図面と、使用方法とに参照が行われることによって進められることになるが、本発明は、これらの実施形態と使用方法とに制限されることが意図されない。むしろ、本発明は、広範囲にわたるものであり、添付の特許請求の範囲における記載によってのみ画定されることが意図される。
【課題を解決するための手段】
【０００９】
前述の目的は、オフセット電圧に対する入力差動（Ｖｉｄ）信号の振幅を測定するオフセット・補助増幅器であって、Ｖｉｄの周波数成分が周波数限界よりも低い場合にもまた測定するためのオフセット・補助増幅器を用いる差動増幅器／レシーバのためのフェイルセーフ回路において満たされる。分離された周波数検出器が、Ｖｉｄの周波数を測定し、論理回路が、補助増幅器と周波数検出器とからの信号を受け入れる。Ｖｉｄの振幅が、オフセット電圧よりも低く、且つ、その周波数が限界よりも低い場合には、フェイルセーフ条件が存在し、出力は、引き続いてＶｉｄ信号にはならない所与の状態に強制される。前記振幅が、オフセット電圧よりも大きいか、又は前記周波数が前記周波数限界よりも高い場合には、前記フェイルセーフ回路は、非アクティブであり、出力は、引き続きＶｉｄとなる。好適一実施形態において、時間遅延回路と、初期化回路とが実行される。好適一実施形態において、起動回路、メモリ素子、及び遅延素子、及び幾つかの論理素子が、制御のために使用される。
【実施例】
【００１０】
本発明の以下の説明は、添付図面を参照する。
【００１１】
図１は、実質的には全ての差動信号レシーバにおいて見られる基本的なヒステリシス曲線を示す。水平軸は、正へと進行する差動信号であるＶｉｄを表し、垂直軸は、０から＋Ｖｃｃへと進行する出力信号を表す。負の差動信号は、１００で開始し、閾値Ｖｉｄ＋に到達するまで増加し、該閾値に到達したところで出力は、ハイとなる。Ｖｉｄは、次に、出力がハイとなったままの状態で、閾値Ｖｉｄ−に到達するまで負に移動する（１０２）ことができ、該閾値に到達したところで、出力は、ローとなる。Ｖｉｄ＋とＶｉｄ−との間の差分が、回路内に組み込まれたヒステリシス１０４である。ヒステリシスの必要性は、増幅器の差動入力感度に起因する。ヒステリシスを持たないと、増幅器は、信号が入力感応領域内に入っている場合の信号の状態を正確に決定することができない。信号がこの不確定領域内のままであれば、増幅器が、不安定となって、発振する可能性もある。不確定エリアを更に増やすように設計することによって、追加のヒステリシスを加えることが可能である。信号が、正か負かのいずれかの、この不確定領域の外側にある時にだけ、状態を切り替える増幅器を設計することもまた可能であり、それにより、発振の可能性を排除する。
【００１２】
本発明のアプローチは、入力信号の振幅と周波数とを連続的に監視することである。低い周波数の場合とＤＣの場合とは、後述のように区別される。
【００１３】
図２のフローチャートは、本発明の実施形態による回路構成の初期化１９０によって開始される。差動入力電圧であるＶｉｄは、後述のように大きさと周波数とについて測定される。大きさが１００ｍＶよりも大きく、且つ、周波数が２００ＭＨｚよりも低い場合には、フェイルセーフ回路が、それを検出して、制御信号（ｅｎ＿ｉｎ）をイネーブルのままに保持し、従って、差動レシーバからの標準出力が提供される。この状態は、真理値表における第１の行２００’に相当する。
【００１４】
周波数が２００ＭＨｚよりも低いが、Ｖｉｄが１００ｍＶよりも大きい場合には、フェイルセーフ回路は、それを検出して、制御信号（ｅｎ＿ｉｎ）をイネーブルのままに保持し、従って、差動レシーバからの標準出力が提供される（２０２）。この状態において、後述のように「ｘｏｒ」がトグルされる（論理が反転させられる）こととなる。このことは、真理値表の第２の行２０２’において示される。
【００１５】
周波数が２００ＭＨｚよりも高く、且つ、Ｖｉｄが５０ｍＶよりも小さい場合には、真理値表の第３の行２０４’におけるような状態が、想定される。ここで、「ＡＮＤ」信号は、後述のように真であり、フェイルセーフは、ディセーブルにされる（２０４）。フェイルセーフ回路は、それを検出して、制御信号（ｅｎ＿ｉｎ）をイネーブルのまま保持し、ここでもまた、差動レシーバからの標準出力が提供される。
【００１６】
しかしながら、Ｖｉｄが５０ｍＶよりも小さく、且つ、周波数が２００ＭＨｚよりも低い場合には、「ＡＮＤ」がトグルされることとなる。フェイルセーフ回路がそれを検出し、遅延の後に、制御信号（ｅｎ＿ｉｎ）は、ディセーブルにされる。この状態において、差動レシーバの出力は、真理値表の第４の行２０６’において示されるように無効にされる（２０６）。
【００１７】
図３は、本発明の好適一実施形態の回路の概略／ブロック図である。ＩＮＰとＩＮＭとの間には入力差動信号が出現し、終端抵抗３００が、伝送線路のインピーダンスを整合するために提供される可能性がある。ハイの値の抵抗ネットワーク３０２は、電流要件によって設定された設計規格の幾つかを満たすために、且つ、フェイルセーフ条件のうちの１つを満足させるために、ハイの値が提供される。もっと具体的に言うと、開放及び未駆動の入力となっている間のフェイルセーフ動作である。抵抗ネットワーク３０２は、電源電圧Ｖ１と接地リターンとの間に配置される。差動入力信号は、ＬＶＤＳすなわち高速差動増幅器３０４の入力接合部に接続される。ＶＭＩＤは、開放条件下、未駆動条件下において、供給電圧Ｖ１の２分の１に等しい公称値に設定されたバイアス出力であり、別様では、このノードは、レシーバのアースに関する入力差動信号のコモンモード電圧を提供する。
【００１８】
ＬＶＤＳレシーバは、高速で高利得な差動増幅器であって、当該技術分野において一般的な、レール間（レール・ツー・レール）の入力コモンモード範囲を有する差動増幅器である。大抵そのような増幅器すなわちレシーバは、ＤＣから１ＧＨｚまでの約１０ｍＶの感度を有する。
【００１９】
この場合には、フェイルセーフ機能は、差動入力信号を供給しているドライバが、オフに切り替えられるか、又は３ステートにされるか、入力ケーブルがダメージを受けてショートか又は開放状態が形成されるか、又は他のそのような条件の時に、アクティブとなる。前記条件においては、事実上、入力信号が無く、ＬＶＤＳレシーバは、ノイズをスイッチオンにするか、又は発振する。フェイルセーフ条件はまた、レシーバ入力に到達する前の入力信号における様々な電圧レベルの減衰に起因して、入力信号が閾値限界（この場合には５０ｍＶ）に降下する場合に存在する。駆動している回路構成ＩＮＰ又はＩＮＭへの接続が無い場合には、（５０〜１００オームかそこらの）終端抵抗３００は、ＩＮＰとＩＮＭとの間に効果的にショート回路を形成することになる。そのことは、入力を共にショートさせている時と同様の障害条件と等価である。
【００２０】
抵抗ネットワーク３０２は、３つの信号ＩＮ＋、ＩＮ−、及びＶＭＩＤ８を提供し、それらは、「信号ロス」検出器３０６において処理される。ＩＮ＋とＩＮ−とは、入力信号ＩＮＰとＩＮＭとにそれぞれ等しいが、ＶＭＩＤは、コモンモード値を提供する。ここで、コモンモードは、補助増幅器におけるネット差動信号を半分だけ低減するために抽出される。すなわち、ＩＮＰ−ＩＮＭの代りに、補助増幅器Ａ１の入力において次にＩＮＰ−ＶＭＩＤを得ることになる。こうすることによって、Ａ１及びＡ２において組み込まれたオフセット電圧の総計の要件を、半分だけ低減することができる。すなわち、Ａ１とＡ２とは、２５ｍＶだけしか入力オフセットを必要としない。組み込まれたオフセットは、帯域幅に影響を及ぼすため、こうすることによって、効果的に帯域幅を２倍にする。代替の構成において、ＩＮＰとＩＮＭとを直接的にＡ１とＡ２とに持ってくることができ、それによって、Ｖｍｉｄの必要性を排除している。入力信号からコモンモード値を抽出するための他の方法もまた存在する可能性があり、前記抵抗ネットワークは、それをどのようにして行うかの単なる例である。別の例を、コモンモードのフィードバック回路とすることができ、当業者であれば、ここには表示されていない更に多くのそのような技法を知っている。コモンモード入力電圧を提供することができる回路を有することが、鍵である。２つの追加モジュールである周波数検出器３０８と、フェイルセーフ決定ロジック及びコントロール３１０とが、後述される。これらのモジュールの出力は、ｅｎ＿ｉｎ信号３１２であり、該信号は、フェイルセーフ機能がアクティブの時には、ローになる。ＡＮＤゲート３１４を介したローのｅｎ＿ｉｎ信号は、ＬＶＤＳ３０４からの出力にかかわらず、ＯＵＴ信号をローとなるように強制する。標準条件において、ｅｎ＿ｉｎ信号はハイであり、ＯＵＴ信号は、ＬＶＤＳの出力に従い、ＬＶＤＳは更に入力差動電圧Ｖｉｄに従う。
【００２１】
図４は、信号ロスの検出器３０６の概略図である。各々のオフセットされた補助増幅器Ａ１及びＡ２における５０ｍＶのソースは、後述のように、Ｖｉｄに等しいＩＮＰ−ＩＮＭである差動入力信号によって打ち負かされるに違いない電圧オフセットであって、各々の補助増幅器における組み込まれた該電圧オフセット（入力Ｖｉｄに関連して、いずれの場合においても５０ｍＶ）を表すか、又は周波数が２００ＭＨｚよりも高い状態を除いたフェイルセーフ状態が存在する。概略図から明らかなように、このモジュールは、振幅ロスについての入力か、又は入力信号の周波数における増加を監視する。
【００２２】
オフセットは、概略図からわかるように、反対の方向に配置される。信号ロスがあった場合には、入力Ｖｉｄが、＋５０ｍＶから−５０ｍＶまで（又はそれよりも小さい値で）、低い周波数でスイッチングしていると言え、ｘｏｒ出力は、切り替わらない。この場合には、ＩＮＰは決して５０ｍＶのオフセットに打ち勝つのに十分なほどにハイにならないため、ｏｐ１はローとなり、ｏｐ２はハイとなる。ここで、ｘｏｒ出力は、ハイのままとなる。ｘｏｒがハイの時には、入力電圧信号が、５０ｍＶの閾値を下まわるので、フェイルセーフ条件が存在する可能性がある。
【００２３】
図２からの条件を再び述べると、ｘｏｒがハイになる場合には、フェイルセーフ条件が存在する可能性があるが、Ｖｉｄが±１００ｍＶである場合か、又は周波数が２００ＭＨｚよりも高い場合には、フェイルセーフ条件にはならない。フェイルセーフ条件は、Ｖｉｄが±５０ｍＶよりも小さく、且つ、周波数が２００ＭＨｚよりも低い時にだけアクティブとなる。後述されるように、フェイルセーフは、ｘｏｒがハイで、且つ、ＡＮＤ信号がトグルする時に起きる。
【００２４】
図２において、ＩＮＰ−ＩＮＭ、すなわちＶｉｄは、非フェイルセーフ条件として応答するＡ１とＡ２とを有するために、オフセットよりも大きくなければならない。
【００２５】
２００ＭＨｚよりも低い周波数において、±５０ｍＶのＶｉｄ矩形波は、ＩＮＰがＶＭＩＤよりも２５ｍＶ大きい値よりも小さい時には、ｏｐ１がローとなり、ＩＮＭがＶＭＩＤよりも２５ｍＶ小さい値よりも小さい時には、ｏｐ２はハイとなる。この場合には、出力「ｘｏｒ」は、ハイとなり、フェイルセーフ条件が存在する可能性がある。（後述のようなエッジ速度に関してを除いて）周波数とは無関係に、Ｖｉｄが±１００ｍＶの矩形波で、ＩＮＰがＶＭＩＤよりも２５ｍＶ大きい値よりも大きく、且つ、ＩＮＭがＶＭＩＤよりも２５ｍＶ小さい値よりも大きい時には、ｏｐ１とｏｐ２とがトグルすることになり、従って、「ｘｏｒ」がトグルするが、フェイルセーフ回路は、決してアクティブとはならない。
【００２６】
ローパスフィルタ・ネットワーク３０８と３１０とが、オフセットされた補助増幅器の入力アーム部において示されている。これらは、補助増幅器の各々の、周波数のロールオフ（周波数帯域の端を境になだらかに減衰する）特性を表す。ＶＩＤが２００ＭＨｚよりも高い場合には、Ａ１とＡ２とは、信号を通さない。Ｖｉｄが１００ｍＶか又は５０ｍＶの場合には、ｘｏｒはハイとなるが、後述のように、ＯＵＴは、依然としてＶｉｄを継続する。当該技術分野における当業者であれば、ロールオフは、５０ｍＶから１００ｍＶまでのステップ関数とすることができないことが理解できる。従って、良い入力は１００ｍＶを超えるべきであり、且つ、悪い入力は５０ｍＶ未満とするべきであることを、保証することは簡単である。中間にあるものはどれも、有効な入力信号として保証することができない。
【００２７】
図５は、ＬＶＤＳ増幅器３０４からの入力ＯＰ５０２と、信号ロスの検出器３０６からのｘｏｒ５０４とを受け入れる周波数検出ロジックである。図示されているように、回路は、概念上、ＯＰ信号を取得してＡＮＤ信号を出力するスイッチングされるコンデンサである。これは、２００ＭＨｚが互いを区別する周波数になっている状態での、低い周波数か又は高い周波数の入力信号を示す。低い周波数とＤＣとの間の区別は、フェイルセーフ決定ロジックとコントロール３１０とによって解決される。ＯＰ信号が、Ｖｉｄに対応してトグルする。その信号は、スイッチ５０６と５０８とを、接続及び非接続にすることによって、電流源５１０が、コンデンサ５１２を充電及び放電することができる。その充電速度は、電流源の値と、コンデンサの値と、入力信号の周波数との関数である。ｘｏｒがハイで、且つ、入力信号が、２００ＭＨｚよりも低い状態において約５０ｍＶの場合には、ＡＮＤ信号がトグルされることになる。ゲート５１６は、ＮＡＮＤゲートであり、ここで、ＴＩＭＥ５１４とｘｏｒとが両方ともハイである時にのみ、ＡＮＤ信号は、ローになり、或いは、ＴＩＭＥ５１４か又はｘｏｒ５０４のいずれかがローか、又は両方ともローの時には、ＡＮＤはハイになる。Ｖｒｅｆと回路パラメータとによって、コンデンサ上のＳＷ信号が、Ｖｒｅｆのトリガポイントに至ることができる。このトグルするＴＩＭＥ５１４信号は、結果として、ＯＵＴ信号が有効ではない場合にフェイルセーフをアクティブにすることになる。
【００２８】
この場合には、周波数が２００ＭＨｚよりも高く、且つ、Ｖｉｄが＝±５０ｍＶであり、その回路パラメータは、ＳＷ信号がＶｒｅｆスイッチング閾値に到達することを妨げ、ＡＮＤ信号は、トグルされないこととなる。このことは、フェイルセーフ条件をアクティブにしない。周波数が２００ＭＨｚよりも高く、且つ、Ｖｉｄが±１００ｍＶの場合には、Ｖｒｅｆ閾値が到達されるが、ｘｏｒ信号がトグルすることとなり、ＡＮＤ信号が無視されて、フェイルセーフはアクティブにされない。
【００２９】
図６は、パルス発生器６０２を含む。該パルス発生器は、クロスカップリングされたＲＳゲート６０４と６０６とを設定し、その結果、信号Ｓがハイとなる。このことは、レシーバが丁度イネーブルにされる時に、ＲＳフリップフロップに対して必要とされる初期化を提供する。３つのインバータ６０８は、ＥＮと、ハイのままの初期化信号とが、ハイになる時には、ｅｎｐｕがある期間ローになるように遅延を形成する。ＥＮに、前記３つのインバータ６０８を通過させることによって、その通過の際中に、ｅｎｐｕが元のハイのままとなる。初期化の後に、回路は、フェイルセーフ条件を検出するように設定される。検出した時には、ＲＳフリップフロップがリセットされて、Ｓはローとなる。遅延回路６０８は、時間遅延６０８によって、任意のフェイルセーフの決定を遅らせる。フェイルセーフ条件が生起する場合には、遅延回路６０８は、ある時間遅延６０８の間を除いて、リセットされる可能性がある。
【００３０】
図７は、ＬＶＤＳ３０４の出力である信号ＯＰと、５０ｍＶを幾らか超えるオフセットを示しているＡ１（ｏｐ１）及びＡ２（ｏｐ２）の出力とを示す。図８、９、１０、１１、１２、１３、１４、及び１５は、回路図の様々な状態と論理信号とを示す。図９と、図１０とは、フェイルセーフ条件を示す。図８は、１００ｍＶのＶｉｄと、５００ＭＨｚの周波数と、ハイのｏｐ１と、ローのｏｐ２とを示す。ここで、ＯＵＴは、Ｖｉｄに従っている。図９は、５０ｍＶのＶｉｄと、１００ＭＨｚの周波数と、ハイのｏｐ１と、ローのｏｐ２とを示す。ここで、ＯＵＴは、ハイ、すなわちフェイルセーフ状態にホールドされる。図１０は、Ｖｉｄが反対方向からきていることを除いて、図９と同じ条件を示す。図１１は、１００ｍＶのＶｉｄと、１００ＭＨｚの周波数と、ｏｐ１及びｏｐ２のトグルを示し、ＯＵＴは、Ｖｉｄに従っている。図１２は、５０ｍＶのＶｉｄと、５００ＭＨｚの周波数とを示し、ｏｐ１はハイであり、ｏｐ２はローであり、ＯＵＴは、Ｖｉｄに従っている。
【００３１】
図１３は、入力電圧のエッジ速度の依存性を示す。ここで、立ち上がり時間と立ち下がり時間とは、１／ＢＷ（帯域幅）未満である。示されるように、この働きは、５０ｎ秒に等しい。図１４もまた、エッジ速度の依存性を示すが、ここでのグリッチは、ＬＳＤ（信号ロスの検出器）の１／ＢＷを超える立ち上がり／立ち下がり時間を有する。ここで、ｏｐ１とｏｐ２とＯＵＴとの切り替わりポイントに注目されたい。ＯＵＴは、ほぼＶｉｄが零に等しくなる時に切り替わる。一方で、ｏｐ１とｏｐ２とは、オフセット値において切り替わる。ｅｎ＿ｉｎにおけるグリッチは、ＯＵＴのロー状態が、本発明のグリッチ期間中のフェイルセーフ動作に起因することを示す。前記グリッチは、Ｔ２−Ｔ１が、１／ＢＷよりも大きいことから発生する。従って、信号ロスの検出器のＢＷと等しいように設計されるフェイルセーフ決定ロジックは、入ってくる信号に対する応答を開始する。図１５は、４００ｎ秒のＶｉｄのエッジ速度におけるグリッチを示す。
【００３２】
図１３、１４、及び１５に示されるように、Ｖｉｄのエッジの遷移速度は、フェイルセーフ回路に影響を及ぼす。図４の増幅器Ａ１及びＡ２の帯域幅は、Ｖｉｄ信号のエッジ時間に依存する。前記エッジが、Ａ１及びＡ２の帯域幅を超えたものよりも遅くなる場合に、グリッチが発生する。１つの好適な帯域幅は、２００ＭＨｚであるため、５０ｎ秒よりも遅い立ち上がり時間は、これらのグリッチを生じさせることとなる。
【００３３】
本発明を、全ての計算システムに実際に共通にみられる差動信号のための、データ線のレシーバに、有利となるように使用することができる。これらのシステムは、少なくともこれらを、通信、ディスプレイ、コンピュータ化された計器、データを収集するシステム、及びデータ配信されるシステムにおいて含む。
【００３４】
図３の好適実施形態もまた、図２において示された論理機能を表す回路である。図２の論理は、様々な他の回路において実行されることが可能であるため、測定された信号入力に応答して適切な論理状態を生成するためのコンピュータの使用を含んでいる。そのような回路及びシステムの設計は、当該技術分野において周知である。
【００３５】
上述の実施形態は、本明細書においては例として提示されていることと、その多くの変形及び代替が可能であることとが理解されるべきである。従って、本発明は、添付の特許請求の範囲の記載によってのみ画定されるものとして、広範囲にみなされるべきである。
【図面の簡単な説明】
【００３６】
【図１】典型的な差動レシーバについての入力／出力ヒステリシスのグラフである。
【図２】本発明の好適一実施形態についての真理値表、及び論理フローチャートである。
【図３】本発明の一実施形態を図示している概略／ブロック図である。
【図４】図３内に示されたモジュールの概略ブロック図である。
【図５】図３内に示されたモジュールの概略ブロック図である。
【図６】図３内に示されたモジュールの概略ブロック図である。
【図７】前記概略ブロック図内に示された信号のタイミング論理図である。
【図８】前記概略ブロック図内に示された信号のタイミング論理図である。
【図９】前記概略ブロック図内に示された信号のタイミング論理図である。
【図１０】前記概略ブロック図内に示された信号のタイミング論理図である。
【図１１】前記概略ブロック図内に示された信号のタイミング論理図である。
【図１２】前記概略ブロック図内に示された信号のタイミング論理図である。
【図１３】前記概略ブロック図内に示された信号のタイミング論理図である。
【図１４】前記概略ブロック図内に示された信号のタイミング論理図である。
【図１５】前記概略ブロック図内に示された信号のタイミング論理図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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