(57)【要約】本発明は、半導体アレイの個々のデバイス変化状態における有効性を補助することによって半導体デバイスを容易にする。状態変化電圧が、トランジスタ形式電圧コントロールの必要なしに半導体デバイスアレイ（１００，２００，２１２，３００，４００）におけるシングルデバイスに印加されうる。本発明のダイオード効果（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２，１７０２，１８１２）は、状態変化に必要な特定的な電圧レベルを求められたデバイスのみに発生することを可能にすることによって前述のアクティビティを行うことを容易にする。この方法において、デバイスアレイ（１００，２００，２１２，３００，４００）は、種々のデータあるいは状態でトランジスタ技術を利用することなくプログラムされうる。本発明は、又、これらのデバイス形式を生成する極めて有効性のある方法を可能にし、コストのかかる外部電圧コントロール用半導体デバイスを製造する必要性をなくすことである。
2006505939.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ（１００，２００，２１２，３００，４００）であって、
アドレス指定可能な複数のメモリセルデバイス(１１０，１１２，１１６，２０６，２１４，３１０，３１２，３１４，３１６，４１０，４１２，４１４，４１６，５００)を含み、
前記メモリセルデバイスは、プログラミング、消去及びリードする目的のために内部電流のセルフレギュレーションを可能とするダイオード特性（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２．１７０２，１８１２）を有する、
メモリセルアレイ。
【請求項２】
前記ダイオード特性（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２．１７０２，１８１２）は、ビット線（１０２，１０４，２０２，２０８，３０２，３０４，３１６，４１６）からワード線（１０６，１０８，２０４，２１０，３０６，３０８，３１４，４１４）への順方向へのツェナー型ダイオード（１４０２，１５００，１５０２，１６００，１６０２、１７００）に類似するものである、
請求項１記載のメモリセルアレイ（１００，２００，２１２，３００，４００）。
【請求項３】
前記ダイオード特性（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２．１７０２，１８１２）は、ワード線（１０６，１０８，２０４，２１０，３０６，３０８，３１４，４１４）からビット線（１０２，１０４，２０２，２０８，３０２，３０４，３１６，４１６）への順方向へのツェナー型ダイオード（１４０２，１５００，１５０２，１６００，１６０２、１７００）に類似するものである、
請求項１記載のメモリセルアレイ（１００，２００，２１２，３００，４００）。
【請求項４】
前記ダイオード特性（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２，１７０２，１８１２）は、アドレス指定可能な複数のメモリセルデバイス(１１０，１１２，１１６，２０６，２１４，３１０，３１２，３１４，３１６，４１０，４１２，４１４，４１６，５００)のプログラミングを容易にするための抵抗負荷エレメント（１１６，１４０４）を含む、
請求項１記載のメモリセルアレイ（１００，２００，２１２，３００，４００）。
【請求項５】
半導体デバイスであって、
少なくとも一つの半導体セル（１１６，５０２，１０１８，１７０４，１９０２）と、
少なくとも一つの半導体セル（１１６，５０２，１０１８，１７０４，１９０２）に結合されるダイオード層（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２，１６０２，１７０２，１８１２）を含む、
デバイス。
【請求項６】
前記半導体セル（１１６，５０２，１０１８，１７０４，１９０２）は、
メモリセル（１１０，１１２，１１６，２０６，２１４，３１０，３１２，３１４，３１６，４１０，４１２，４１４，４１６，５００）を含む、
請求項５記載のデバイス。
【請求項７】
前記ダイオード層（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２，１６０２，１７０２，１８１２）は、概略的に
｜ＶERASE｜＞｜ＶPROG｜＞｜ＶREAD｜         （Ａ）
によって定義される電気的特性を有する、
請求項６記載のデバイス。
【請求項８】
前記電気的特性は、更に、概略的に
｜ＶREVERSE BREAKDOWN｜＞｜ＶFOWARDTURN ON｜  （Ｂ）
によって定義される、
請求項７記載のデバイス。
【請求項９】
前記ダイオード層（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２，１６０２，１７０２，１８１２）は、概略的に、
｜ＶPROG｜＞｜ＶERASE｜＞｜ＶREAD｜         （Ｃ）
によって定義される電気的特性を有する、
請求項６記載のデバイス。
【請求項１０】
前記ダイオード層（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２，１６０２，１７０２，１８１２）は、メモリセル（１１０，１１２，１１６，２０６，２１４，３１０，３１２，３１４，３１６，４１０、４１２，４１４，４１６，５００）のプログラミングのための抵抗負荷エレメントを与える、
請求項６記載のデバイス。
【請求項１１】
前記メモリセル（１１０，１１２，１１６，２０６，２１４，３１０，３１２，３１４，３１６，４１０、４１２，４１４，４１６，５００）は、有機メモリセル（１１１８，１２１８）を含む、
請求項６記載のデバイス。
【請求項１２】
半導体メモリセル（１９０４）に第１層を形成し、
前記第１層（１９０６）とダイオード接合を生成するよう前記第１層に第２層を形成する、
半導体デバイスの製造方法（１９００）。
【請求項１３】
第１電極（２００２）を形成し、
選択的導電有機層を前記第１電極（２１０４，２１０６，２００４，２００６）に形成し、
第２電極を前記選択的導電有機層に形成して、前記半導体セル（２１１０，２００８）の電極を与える、
請求項１２記載の方法（２０００，２１００）。
【請求項１４】
有機半導体セル（２００２，２１０２）の第１電極を形成し、
前記第１電極（２００４，２１０４）にパッシブ層を形成し、
前記パッシブ層に有機導電層を形成し、且つ、
前記有機導電層（２０１０，２１０８）にダイオード層を形成する、
有機半導体デバイスを製造するための方法（２０００，２１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体デバイスに関し、より具体的には、ダイオード特性を利用した半導体デバイスに関する。
【背景技術】
【０００２】
半導体は、近代社会のあらゆる面に浸透してきている。それは、インターネットから家庭用トースターの電子タイマーまでの全てを生成するために利用されるビルディングブロックである。概して、今日、使用される全てのデバイスは半導体を用いる“エレクトロニック”として考えられる。多くの場合、これらの存在は意識されないが、これらは、日常の仕事量を削減に寄与し、航空管制システムの安全を増大し、いつ洗濯機に軟化剤を加えるべきかを知らせてくれさえする。近代社会は、生産される製品の殆ど全てにこれらのデバイスに依存するようになっている。また、技術的に依存する社会が益々進歩するにつれ、増大されたデバイス速度、性能及び機能に対する需要が半導体製造業者が先端技術を更に推進することを求めている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
今日製造される半導体の相当な量が、内部コンポーネントあるいはディスプレイの何れかのコンピュータ業界であれ、予定されている。頻繁に、私たちが“コンピュータ関連”として結びつけるデバイスは、日常見出される製品において別々に利用される。ＴＶセット、ハンドヘルドゲーム、及び冷蔵庫でさえも、フラットパネルスクリーンが見られる。コンピュータチップは、トースター、車、及び携帯電話において見出される。これらの一般的なデバイスの全ては、半導体のおかげで可能になっている。更に向上した製品の需要が増えるにつれ、製造業者は、更なる高レベルの品質と同時に比較的安価な半導体デバイスを生産しなければならない。
【０００４】
製造業が集中する益々成長する領域は、これらのコンポーネントになってきており、更に高レベルな利用のためのブロックビルディングを提供可能にする。これらは、メモリ、発光ダイオード（ＬＥＤ：Light Emitting Diode）、及び他の半導体セルのようなコンポーネントを含む。例えば、メモリセルは情報を記録するために使用される。このシンプルなデバイスは、幾つかの世界的な最高速コンピュータ、最も高度化されたエレクトロニックスにおいて見出される。情報を記録し得ることで、社会がデータを繰り返し再利用することを可能にする。エレクトロニック革命の開始期において、数ビットの情報のみが記録され得た。今日、私たちは、ギガバイト及びテラバイトのような新語を作り出し、大部分の人々の想像を超える記録可能な情報量の規模を説明している。このことが更に大規模で、比較的高速の情報ストレージ及び検索に向けて、半導体が絶え間なく需要についていくために改善されなければならないという要請がある。ＬＥＤは、メモリ半導体が私たちの社会に普及したのと同様に普及してきている。それらは、ディスプレイ、看板、及び信号デバイスにおいて利用されている。テクノロジーに対する我々の増え続ける要求のペースに追いつくためにも、それらが絶え間なく改良、改善、及び推進されなければならない。
【課題を解決するための手段】
【０００５】
ＥＥＰＲＯＭｓのような半導体は、従来では製造プロセス中、無機材料をベースとしていたが、有機材料が半導体製造設備において普及し始めるようになった。有機物は比較的効果的で、向上した半導体デバイスを生産する性能を与える。有機半導体材料（ＯＳＭ：Organic Semiconductor Material）デバイスは、現在の設備生産性能を伸ばすための手段として生成されている。デバイスは、サイズが縮小されるにつれ、それらの分子限界に近づいてきていると考えられてきたが、ＯＳＭの利用によって、新たな生命を見出している。この新しくなった製造効果によって、更に優れたＯＳＭテクノロジーを進歩させることに重要性が置かれるようなっている。  
【０００６】
半導体デバイスにおけるこの傾向は、従来の無機性の同様物全体にわたる半導体製造における新水準になるようにＯＳＭメモリ及び有機ＬＥＤｓ（ＯＬＥＤ：Organic LEDs）のような有機エンティティを推進させている。有機材料を利用することが比較的小さく、高速の半導体デバイスを可能とする。より優れた方法に対する需要も又、品質及び生産高を保持するために生じている。ＯＳＭデバイスは、半導体製品の次世代が更に推進し、同時に製造プロセスを簡素化することを可能にしている。ＯＳＭデバイスが推進されるにつれ、半導体が新たなＯＳＭデバイスのコントロールするために利用されなければならない。トランジスタが通常、このコントロールを与えるために利用される。トランジスタは、発明されたとき革命的な突破口であったにもかかわらず、比較的シンプルなテクノロジーがより優れた解決策となる場合においては、必ずしも理想的な解決策とはならない。この分野における更なる進歩がなされるにつれ、半導体の進化においておそらく大きなブレークスルーとなるであろう。
【０００７】
概して、半導体のコントロールは、電力の使用を通じて実現される。所定の状態にするために電圧がデバイス中に印加され、従ってデバイスを“コントロールする”。電圧に影響されているデバイスに依存して、この状態によって表される値を記録し得るか、あるいはデバイスがターンオンあるいはオフにされ得る。デバイスがメモリセルであれば、電圧レベル及び極性に基づくリード、ライトあるいは消去するためにプログラムされ得る。デバイスがＬＥＤであれば、電圧の使用がエミッタをターンオンあるいはオフにし、輝度を軽減あるいは増大し得る。従って、これらのデバイス形式の適切なオペレーションに関してデバイス中に電圧の印加及びレベルをコントロールするための手段があることは避けることができない。現在の製造技術は、この目的のためにトランジスタのような追加の外部の半導体デバイスを利用する。これらのトランジスタは、生産するための多数製造ステップを要請する、かなり複雑なデバイスである。
【発明を実施するための最良の形態】
【０００８】
以下は、本発明若干の態様の基礎を理解を与えるための概要である。この概要は、本発明のキー／重要なエレメントを確認することあるいは本発明の趣旨の輪郭を描くことを意図するものではない。この唯一の目的は、後に詳細なる説明の序文として本発明の幾つかの概念を簡素化された形式で表すことである。
【０００９】
本発明は概して、半導体デバイスに関し、具体的には、ダイオード特性を有する半導体デバイスに関する。ダイオード特性を有する半導体デバイスを構築することによって、例えばトランジスタを介したような外部電圧コントロールするエンティティを要請することなしにデバイスがマニピュレートされ得る。これによって、そのようなデバイスの生産を簡略化し、関連する生産コストを削減する。
【００１０】
本発明は、半導体アレイにおける個々のデバイスにおける状態変化における効率化を促進することによって半導体デバイスを促進する。状態変化電圧が、半導体デバイスアレイにおけるシングルデバイスにトランジスタ形式の電圧コンロトールを行うことなく印加され得る。求められるデバイスのみに特定的な状態変化に必要な電圧レベルが生じることを可能にすることによって本発明のダイオード効果が、前述のアクティビティを容易にする。この方法で、デバイスアレイは、トランジスタテクノロジーを利用することなく多様なデータあるいは状態でプログラムし得る。本発明は、又、これらのデバイス形式を生成するために極めて有効的な方法を可能にし、コスト高の外部電圧コントロールする半導体デバイスを製造する必要を排除する。
【００１１】
上述した、関連する完成を実現するために、本発明は以下に完全に記載され、請求項に特定的に指示されたフィーチャを含む。以下の記載と添付された図面は、本発明のある種図示された態様及び実装を詳細に表す。これらは図示目的であるが、本発明の原則に利用され得る様々な方法の幾つかである。本発明の他の対象物、利便性、及び新規的なフィーチャが以下に記載される本発明の詳細なる説明と図面を参照しながら、明瞭となるであろう。
【００１２】
本発明は、図面を参照しながら記載され、同符号は本文において同エレメントを表すために利用される。以下の記載において、説明目的のために多数の特定的な詳細が本発明の完全な理解を与えるために記載される。他の例において、周知の構造及びデバイスは、ブロック図形式で示されるが、本発明を説明することを容易にするためである。
【００１３】
本文に使用されているように、用語“コンピュータコンポーネント”は、ハードウェア、あるいはハードウェアとソフトウェアの組み合わせ、ソフトウェア、あるいは実行中のソフトウェアの何れかのコンピュータ関連のエンティティ、つまりコンピュータ関連のものを称することが意図されている。例えば、コンピュータコンポーネントは、制限されないが、プロセッサ上で駆動しているプロセス、プロセッサ、オブジェクト、実行形式、実行のスレッド、プログラム、及び／コンピュータである。例として、サーバ上で駆動しているアプリケーションとサーバの双方は、コンピュータコンポーネントであり得る。１又はそれ以上のコンピュータコンポーネントがプロセス内に及び／又は実行スレッド内に常駐し得るし、１コンポーネントが１コンピュータ上にローカル化され得るし、２又はそれ以上のコンピュータ間に配信され得る。
【００１４】
本発明は、半導体デバイスを与え、ダイオード層を通じて半導体セルのコントロールを可能にする。これはデバイスを、半導体セルに結合されるダイオード層でデバイスで製造することによって実現される。このダイオード層は、電気的には、電圧が半導体デバイスに印加されるときにセルを通じて流れる電流量をコントロールするためのダイオードとして機能する。この層は、ツェナー型ダイオードに類似する特性を有し得る。ツェナー型ダイオードにおいて、降伏電圧レベルはダイオード構成によって固有に予め決められ得る。この降伏電圧値は、特定的なオペレーション機能が結果として有機性デバイスをもたらすことを可能するために選択される。この機能は、メモリセルのような半導体セルをリード、ライト、あるいは消去することを含み得る。本発明は、又、電気的に消去可能なプログラム可能なリードオンリーメモリ（ＥＲＰＲＯＭｓ：Electrically Erasable PROGrammable READ-only Memory）セル及びアレイに利用され得る。更に、その機能性は、ＯＬＥＤをターンオンあるいはオフすること、あるいは排出レベルをコントロールすることを含み得る。結合されたダイオード層を利用することによって、本発明は半導体セルをコントロールするためにトランジスタを利用する必要がなくなる。ダイオードな層を生成することが比較的複雑ではないので、本発明は生産コストを削減し、プロセスの速度を増やし、及び製品の品質を高める。
【００１５】
図１に本発明の一態様に従ったダイオード半導体デバイスアレイ１００の図が示される。アレイ１００は、ダイオード的半導体デバイス１１０，１１２で構成され、電気的に上部配線１０２，１０４と低部配線１０６，１０８間を接続する。ダイオード半導体デバイス１１０，１１２は、（ツェナーダイオード記号で表される）ダイオード層１１４と（抵抗ロード記号で表される）半導体セル１１６を含む。本発明の一例において、ダイオード半導体デバイス１１０，１１２は、（ＥＥＰＲＯＭ等を含む有機及び／又は無機）メモリデバイスである。しかし、それらは、ＯＬＥＤと他の有機及び無機デバイスを含む。アレイがメモリデバイスであるとき、上部配線１０２，１０４はビット線であり得るし、低部配線１０６，１０８は、ワード線であり得る。ダイオード半導体デバイス１１０，１１２は、その後ダイオード層１１４とメモリセルである半導体セル１１６で構成される。ダイオード層１１４は、ツェナー型ダイオード、ショットキー型ダイオード、及び／又は通常のｐｎ型ダイオード等を有し得る。
【００１６】
ダイオード半導体デバイス１１２（破線の輪郭で示される）が、適切にプログラム（消去、リードあるいはライト）されなければならないとき、適切な上部配線（ビット線）１０４及び低部配線（ワード線）１０８が、適切な電圧レベルに上げられるか、あるいは低くされる。ダイオード層１１４の特性は、適切な半導体デバイス１１２のみがプログラムされる（状態変化される）ことを可能にする。ダイオード層は、抵抗ロードエレメントとして動作することによってメモリセルのプログラミング（ライティング）も容易にする。求められる状態を得るために要請されるこの適切な電圧は、より詳細に本文に論じられる。
【００１７】
図２に、本発明に従ったダイオード半導体デバイスアレイのもう１つの図が示される。（平面図によって指示される）このアレイ２００は、図１のアレイが比較的大きな構造の一部であることを示す。このアレイ２００は、複数のビット線２０２，２０８、ワード線２０４，２１０及びダイオード半導体メモリデバイス２０６を含む。図１に示される比較的小さなアレイ２１２は、このアレイ２００の中心に破線ボックスとして囲まれて示される。本発明のこの例において、半導体メモリデバイス２１４は、プログラムされるために選択されている。適切なビット線２０８及びワード線２１０は、半導体メモリデバイス２１４を交差し、求められた機能（例、リード、ライト、消去）に必要な適切な電圧レベルまで電気加圧される。妥当なビット線２０８とワード線２１０に沿った全てのデバイスは、電圧レベルの変化によって影響される。しかし、適切なビット線２０８とワード線２１０のインターセクションにおけるデバイス２１４のみが、適切な状態に実際に変化する。デバイス２１４の状態を変化させるのは、２つの電圧レベル変化の組み合わせである。ビット線電圧レベルのみ、ワード線レベルのみではこれらの線に接続される他のデバイスをプログラムするために十分ではない。双方の線に接続されたデバイス２１４のみが、本発明のダイオード特性によって設定された閾値電圧レベルを超えるだろう。加えて、残りのビット線とワード線は、残余のメモリセルがプロセス中に干渉されないように設定される。
【００１８】
図３に移ると、本発明の一態様に従ったダイオード的半導体デバイスアレイ３００のもう１つの図が示される。図１に関連して上述したように同様のアレイ３００が示され、又、ビット線３０２，３０４とワード線３０６，３０８に関する電圧ソース３１８を含む。本発明のこの例において、求められたメモリセル３１２がプログラムされている。これは、求められるビット線３０４及びワード線３０８に接続される。アレイ３００における他のセル３１０，３１４，３１６の何れも、これらの線の双方に接続されない。しかし、同じ所望のワード線３０８に接続された他のワードラインセル３１４が存在し、また、同じ所望のビット線３０４に接続された他のビットセル３１６も存在する。所望のビットライン３０４あるいは所望のワードライン３０８のいずれにも接続されていないセル３１０は、所望のセル３１２のプログラミングの影響を受けることはない。
【００１９】
本発明がメモリセルのプログラミングを如何にして容易にするかをより説明するために、一般的なワーキング電圧がアレイ３００における効果を示すために利用される。アレイ３００内におけるセルがツェナー型特性（本文により詳細に論じられる）で製造されたと仮定し、降伏電圧おおよそ４Ｖであると仮定した場合、以下の関係（理論的に完全なダイオードであり、電位降下がない）が真となる。
【００２０】
求められたセル３１２をライトするために、以下の電圧が適切な電圧ソースから印加される。ＶＷ１＝ＶＷ３＝１．０Ｖ、ＶＷ２＝０．０Ｖ、ＶＢ２＝１．０Ｖ、ＶＢ１＝ＶＢ３＝０．０Ｖである。これらの電圧レベルは、求められるセル３１２に１．０Ｖレベルの電位差を生成し、プログラム（ライト）されることを生じさせる。ビット線セル３１６とワード線セル３１４は、強制的に０．０Ｖとされる。アレイ３００における残りのセル３１０に−１．０Ｖという電圧降下を有する。
【００２１】
求められたセル３１２を消去するために、以下の電圧が適切な電圧ソースから印加される。ＶＷ１＝ＶＷ３＝２．０Ｖ、ＶＷ２＝４．０Ｖ、ＶＢ２＝０．０Ｖ、ＶＢ１＝ＶＢ３＝２．０Ｖである。これらの電圧レベルは、−４．０Ｖを求められたセル３１２中に生成し、消去をひき起こす。ビット線セル３１６とワード線セル３１４は、強制的に−２．０Ｖとされる。アレイ３００における残りのセル３１０に０．０Ｖの電圧降下が生じる。
【００２２】
求められたセル３１２をリードするために、以下の電圧が適切な電圧ソースから印加される。ＶＷ１＝ＶＷ３＝０．５Ｖ、ＶＷ２＝＋ＶSENボルト(ＶSENは、センス電圧であり、理想的にはゼロＶに等しい。しかし、実際の条件下では、この値は、通常、精密にゼロではないが、おおよそゼロである）。ＶＢ２＝０．５Ｖ、ＶＢ１＝ＶＢ３＝０．０Ｖである。これらの電圧レベルは、求められるセル３１２中に−０．５Ｖを生成し、リードを生じさせる。ビット線セル３１６は、０．０Ｖに強制され、ワード線は−ＶSENＶに強制される。アレイ３００における残りのセル３１０に−０．５Ｖの電圧降下を有する。
【００２３】
この配置形式を利用するために要請される基礎となる関係は、以下のとおりである。
｜ＶERASE|＞｜ＶPROG｜＞｜ＶREAD｜（Ａ）
｜Ｖ REVERSE BREAKDOWN｜＞｜ＶFOWARDTURN ON｜ （Ｂ） 
ただし、ＶERASE は、メモリセルを消去するために求められる電圧レベルであり、ＶPROGは、メモリセルをプログラム（ライト）するために求められる電圧レベルであり、及びＶREADは、リードするために求められる電圧レベルである。ＶREVERSE BREAKDOWNは、順方向に電流が流れることを可能にするためにダイオードをオンにするために要請される順方向電圧レベルである。これらの関係は、これらの電圧レベルの絶対値に基づく。
【００２４】
上記の値は、関係を示すことを意味し、本発明に関してのみ適切な値あるいはレベルであるとは考えられていない。上述した例は、本発明のダイオード層にわたって実際の電圧降下を排除する。ツェナー型ダイオードの一般的な値は、ＶFOWARDTURN ONに関しておおよそ０．６Ｖであり得る。これは、求められるメモリセルがプログラム（ライト）されるために１．０Ｖ必要であれば、印加される電圧は、１．６Ｖまで増やされなければならない。このことは、ダイオード層のおおよそ０．６Ｖの電圧降下を可能にし、更に求められるメモリセルに１．０Ｖを供給する。リード及び消去機能ための電圧における適切なもまた要求され得る。
【００２５】
図４には、本発明の一態様に従った逆方向ダイオード半導体デバイスの図が示される。このアレイ４００において、ツェナー型ダイオード層特性が逆方向になる。本発明がメモリセルのこの形式のプログラミングを如何に容易にするかを説明するために、一般的なワーキング電圧がアレイ４００における効果を示すために利用される。当業者であれば、本発明の趣旨を変更することなく他の値が利用可能であることが理解されよう。アレイ４００におけるセルがツェナー型特性で製造され、おおよそ降伏電圧が−４．０Ｖであると仮定した場合、以下の関係が（電圧降下のない理論的に完全なダイオードで）真正であることを支持する。
【００２６】
求められたセル４１２をライトするために、以下の電圧が適切な電圧ソースから印加される。ＶＷ１＝ＶＷ３＝２．０Ｖ、ＶＷ２＝０．０Ｖ、ＶＢ２＝４．０Ｖ、ＶＢ１＝ＶＢ３＝２．０Ｖである。これらの電圧レベルは、求められるセル４１２中に−４．０Ｖを生成し、プログラム（ライト）されることを生じさせる。ビット線セル４１６とワード線セル４１４は−０．２Ｖに強制される。アレイ４００における残りのセル４１０に０．０Ｖの電圧降下を有する。
【００２７】
求められたセル４１２を消去するために、以下の電圧が適切な電圧ソースから印加される。ＶＷ１＝ＶＷ３＝０．０Ｖ、ＶＷ２＝１．０Ｖ、ＶＢ２＝０．０Ｖ、ＶＢ１＝ＶＢ３＝１．０Ｖである。これらの電圧レベルは、求められるセル４１２中に１．０Ｖを生成し、消去されることを生じさせる。ビット線セル４１６とワード線セル４１４は０．０Ｖに強制される。アレイ４００における残りのセル４１０に−１．０Ｖの電圧降下を有する。
【００２８】
この形式の配置を利用するために利用される基礎的な関係は、以下のとおりである。  
｜Ｖprog|＞｜ＶERASE｜＞｜ＶREAD｜  （Ｃ）
ただし、Ｖprogは、メモリセルをプログラム（ライト）するために要求される電圧レベルであり、ＶERASEは、メモリセルを消去するために要求される電圧レベルであり、ＶREADは、メモリセルをリードするために要求される電圧レベルである。この関係は、これらの電圧レベルの絶対値に基づく。
【００２９】
上述した値は、この関係を示すことを意味しており、本発明に関して適切な唯一の値あるいはレベルを表すものではない。上述した例は、又、本発明のダイオード層中に実際の降伏電圧を排除する。ツェナー型ダイオードに関する一般的な値は、ＶFOWARDTURN ONに関しておおよそ０．６Ｖであり得る。リード及び消去機能電圧における適切な調整も要求され得る。
【００３０】
図５に進むと、本発明の一態様に従ってダイオード半導体デバイス５００の図が示される。ダイオード半導体デバイス５００は、少なくとも１半導体セル５０２に結合されるダイオード層５１０を含む。このダイオード層５１０は、第１層５０４，第２層５０６を含む。ダイオード接合５０８が、第１層５０４及び第２層５０６間に生成されるが、これは、これらの２層の材料間の仕事関数における差、及び２層間の電荷交換に起因する。
【００３１】
第１層５０４及び第２層５０６は、ダイオード接合５０８を保持する全ての方法で半導体セル５０２にデポジットされ得る。この方法は、気圧化学気相成長（ＡＰＣＶＤ：Atmospheric Pressure Chemical Vapor Deposition）、低気圧化学気相成長（（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）、プラズマ化学気相成長（Plasma-enhanced Chemical Vapor Deposition：ＰＥＣＶＤ）、光化学（紫外線）ＣＶＤ（ＬＰＣＶＤ）、気相エピタキシー（ＶＰＥ：Vapor Phase Epitaxy）、及び金属有機ＣＶＤ（ＭＯＣＶＤ：Metalorganic）のような化学気相成長法である。分子線エピタキシーのような追加のＣＶＤでない方法も許容され得る。
【００３２】
第１層５０４は、本発明のある種の態様に関して求められるダイオード接合５０８を生成する材料で構成される。第１層５０４は、第２層５０６と連動して動作し、従って、この構成は、第２層５０６構成と適切にペアでなければならない。第１層５０４は、薄膜あるいは多重の薄膜層であり得る。この構成は、ポリシリコン、有機及び無機導電体、結晶状態半導体、及びアモルファス状態半導体材料等であり得る。
【００３３】
第２層５０６は、第１層５０４で求められるダイオード接合５０８を形成するために必要な材料で構成される。求められるダイオード接合は、シリコンベースｐｎ接合、有機半導体ベース接合、金属ベース有機半導体接合、及びシリコンｐ型るいはｎ型ベース有機半導体接合等であり得る。当業者であれば、層５０６の構成が、第１層５０４で接合を形成するとき、求められるダイオード特性を満たす全ての適切な材料の数であり得る。
【００３４】
適切な仕事関数の差及び／又は電荷特性で材料を選択することは、２つの層５０４，５０６によって生成されるダイオード効果を変化し得る。仕事関数は固体原子におけるフェルミ準位から真空レベル（この原子外）まで電子を移動するために必要とされるエネルギーである。仕事関数の差は、異なる仕事関数、定義オーム性、整流接触を有する２つの材料間の接触部の特性である。
【００３５】
本発明の一態様において、第２層５０６は、導電材料で構成されており、アルミニウム、クロム、銅、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、それらの合金、インジウム−スズ酸化物、ポリシリコン、ドープされたアモルファスシリコン、金属シリサイド等である。導電材料用に利用され得る例示的な合金は、ハステロイ：HastelloyR、コバー：KovarR、インバー：Invar、モネル：MonelR、インコネル：InconelR、真ちゅう、ステンレス鋼、マグネシウム−銀合金、及び種々の他の合金である。第２層５０６の膜厚は、実装及び構築中の半導体に依存して変化し得る。しかし、幾つかの例示的な膜厚の範囲は、約０．０１Φｍあるいはそれ以上、約１０Φｍあるいはそれ以下、約０．０５Φｍあるいはそれ以上、約５Φｍあるいはそれ以下、及び／又は約０．１Φｍあるいはそれ以上、及び約１Φｍあるいはそれ以下である。
【００３６】
ダイオード層５１０は、ダイオード半導体デバイス５００中に電圧が印加されるとき半導体セル５０２を流れる電流量をコントロールする。ダイオード層５０８のダイオード特性は、半導体セル５０２にある種の電流量を生成するために電圧がどのくらい求められるかを判断する。当業者であれば、多くの異なるダイオード特性を与えるダイオードの（ショットキーダイオード等を含む）異なる形式に大幅な範囲があること、ほぼ無限の性能が求められる効果を微調整可能であることを理解し得る。
【００３７】
ダイオードが如何にしてオペレートするかという基礎を理解することは、本発明を完全に理解するために有用である。ダイオードは、接合によって必須的に分けられる２領域デバイスである。電流を通すか、妨げるかの何れかを可能にする。電流が通過し得るときは、電圧レベルと極性によって判断され、バイアスすると称される。概して、印加された電圧の極性が、接合におけるダイオード領域の極性と一致するとき、ダイオードは、順方向にバイアスされたと考えられ、電流が流れることを可能にする。極性が逆であるとき、ダイオードは逆方向にバイアスされたと考えられ、電流の流れを妨げる。逆バイアスダイオードにおける電流は、接合を降伏まで強制するレベルまで印加された電圧を上げることによって実現され得る。概して、通常のダイオードにおいてこの状態を満たすことは、増大した電流によって引き起こされた加熱の発生に起因してダメージを受ける。しかし、ツェナー型ダイオードに関して降伏はダメージ状態ではないし、印加された電圧レベルが降伏を引き起こすために求められるレベルより下に減少されるとき、電流は再度、ストップする。
【００３８】
概して、電流と電圧の関係は、理想的なダイオード方程式を利用して表され得る。
ＩＤ＝ＩＳ｛exp(qVD／nkT)−１｝
ただし、ＩＤは、ダイオードを流れる電流であり、ＶＤは、ダイオード中の電圧である。加えて、ＩＳは、逆方向飽和電流（逆バイアスされたときダイオードを通じて流れる電流。ＶＤはネガ型である）であり、ｑは、電子電荷（１．６０２×１０−１９Ｃ）であり、ｋは、ボルツマン定数（１．３８×１０−２３Ｊ／ＯＫ）であり、ケルビンにおけるＴ＝接合温度、及びｎは、放射係数である。
【００３９】
ツェナーダイオードは、電圧が、ある（ネガティブ）値に達したとき逆方向に電流を流すように設計され、ツェナー電圧（ＶＺ）と呼ばれる。ダイオード電圧ＶＤ＞−ＶＺに関して、ツェナーダイオードは、通常のダイオードのように動作する。しかし、ＶＤ＝−ＶＺ であるとき、ダイオードは電流が降伏状態で流れることを可能にし、電圧ＶＤが−ＶＺ値とほぼ一定した値を保持する。
【００４０】
逆バイアスされたダイオードは理想的に非導電性であるが、電圧が少数キャリアの存在に起因して印加されるとき、小電流が半導体接合を流れる。全逆電流は以下により近似されうる。
Ｊs＝ｑ（ＤＰ／τＰ）0.5（ｎｉ２／ＮＤ）＋（ｑｎiＷ／τｎ）
ただし、ＤＰは、正孔拡散係数であり、τＰとτｎは、空乏領域における正孔と電子の効果的な寿命係数である。逆方向電流は、中性領域における拡散コンポーネントと空乏領域における発生電流の和である。拡散電流は材料中の電荷の集中における変化に起因する。２番目のタームは、エネルギー帯ギャップ内に存在する深いレベルの電荷の放出から派生したものである。加えて、Ｗは、空乏領域の幅であり、ｎｉは、固有密度であり、ＮＰは、ドナー密度である。
【００４１】
ダイオード接合を形成するために使用される２つの材料の仕事関数は、接合において形成されるポテンシャル障壁を判断する。この仕事関数は、真空レベルとフェルミレベルＥＦ間のエネルギー差として定義される。一例として、金属層とｎ型半導体層が本発明のダイオード層を形成するために利用されると仮定する。従って、金属層の仕事関数は、ｑφｍによって表され、半導体層はｑ（χ＋Ｖｎ）によって表され、半導体の電子親和力χは、導電帯の底部Ｅｃと真空レベル間のエネルギー差である。加えて、ｑＶｎは、Ｅｃとフェルミレベル間における差である。
【００４２】
金属及び半導体層が接着しているとき、電荷は半導体から金属に流れる。半導体は、ｎ型であるので、仕事関数が金属仕事関数より比較的小さくなっている。この２層間の距離が減少するにつれ、金属表面にｎ型電荷の増大が形成される。半導体内には、これと等しい、逆の電荷が存在する。これらの層間の距離が原子間距離と比較されるとき、ギャップが電子に対して透明になる。障壁の高さの限界値ｑφＢｎは、以下の数式によって得られる。
ｑφＢｎ＝ｑ（φｍ−χ）
障壁の高さは、その後半導体の金属仕事関数と電子親和度の間の差となる。
【００４３】
上述した数式は、ダイオード層の種々の属性を判断するために利用される数式の基礎的な理解を与えることを意味している。これらは、本発明の一態様に必要な特性を判断するために利用され得る方程式のみを意味しているのではない。当業者であれば、本文に表される単純な特性を理解し得るし、比較的複雑な数式がより高レベルのダイオード的特性を判断するために利用され得ることを認識し得るであろう。ｐｎ型ダイオード層の電荷キャリア及びポテンシャル障壁が以下に論じられている。この接合形式は、ダイオードに見出されるし、本発明の単なる手段としてのみではなく、ダイオードが如何に動作するかの例として本文に論じられる。
【００４４】
図６に電圧バイアス６００が印加されずに表される、本発明の一態様に従ったダイオード特性を表す図が示される。ｐ型材料６０２とｎ型材料６０６がダイオード接合６０８を形成するために接合される。ｐ型材料６０２は、大部分ポジティブキャリア６１０を含み、一方、ｎ型材料は、大部分ネガ型キャリア６１２を含む。２つの層が接合されるとき、ネガティブキャリアとポジティブキャリアは、接合再結合として知られる拡散プロセスにおいて正孔と電子を交換する。この再結合は、接合領域において自由電子及び正孔の数を軽減し、空乏領域６０４を生成する。空乏領域６０４における接合６０８のｐ側６０２にネガティブ電荷されたイオン層が存在する。空乏領域６０４におけるｎ側６０６にポジティブ電荷されたイオン層が存在する。これが空乏領域６０４中に静電界を生成する。電子と正孔の拡散は静電界６１４にうち勝つために要求されるエネルギー量に従って、平衡が満たされるまで継続する。平衡を超えて接合６０８中に移動するキャリアは、静電界６１４によって表される障壁にうち勝つため十分なポテンシャルを有さなければならない。
【００４５】
図７は、本発明の一態様に従って印加された順方向バイアス７００で表されたダイオード特性を示す。順方向バイアスダイオード接合７０８に対して外部電圧が空乏領域７０４における静電界７１６とは逆の極性で印加される。これが、空乏領域７０４を削減することを生じさせ、ダイオード接合７０８が電流の流れに対して最小抵抗を表すことを可能にする。この極性における外部電圧７１０を印加することが、ｐ型材料７０２におけるポジティブキャリア７１２がｐ型材料７０２に接続される外部電圧７１０のポジティブ電位によってはねつけられることを強制する。はねつけられたキャリアのいくつかは空乏領域７０４におけるネガティブイオンと結合する。同様に、ｎ型材料７０６に接続される外部電圧７１０のネガティブ電位はネガティブキャリア７１４をダイオード接合７０８に向けて駆動する。これらの幾つかのキャリアは、空乏領域７０４におけるポジティブイオンと結合する。これが、空乏領域７０４の幅を削減することを補助し、空乏領域７０４に生成された静電界７１６を削減する。
【００４６】
順方向バイアスされたｐｎ接合における電流の流れは、大部分キャリア７１２，７１４によるものである。外部電圧７１０を増やすことで、ダイオード接合７０８に到達する大部分のキャリア７１２，７１４の数を増やし、電流の流れを向上させる。結局、外部電圧７１０は、ダイオード接合７０８が電流に極めて僅かな抵抗しか与えない点まで増やされ得るし、電流がデバイスに対して加熱ダメージを引き起こし得る。
【００４７】
図８に本発明に従って印加された逆方向電圧バイアス８００で表されるダイオード特性を表す図が示される。逆方向バイアスダイオード接合８０８に外部電圧８１０が空乏領域８０４によって生成される静電界８１６を向上する極性で印加される。これが、空乏領域８０４が拡がることを生じさせ、ダイオード接合８０８が電流に対して最大抵抗を表すことを可能にする。この極性における外部電圧８１０を印加することが、ポジティブキャリア８１２がｐ型材料８０２に接続される外部電圧８１０のポジティブ電位によってｐ型材料８０２に引きつけられることを可能にする。同様に、ｎ型材料８０６に接続される外部電圧８１０のポジティブ電位が、ダイオード接合８０８から離してネガティブキャリアをひきつける。これが空乏領域８０４の幅を拡大することを補助し、静電界８１６を増大する。より多くのネガティブイオンは、ｐ側８０２にあり、より多くのポジティブイオンは、ｎ側８０６にある。イオンの増えた数は、多数キャリア８１２，８１４によって電流がダイオード接合８０８を横切って流れることを阻止する。しかし、電流は、なおダイオード接合８０８を横切って流れる小数キャリアに起因して、完全にゼロ状態でのはない。概して、この電流は多数キャリアの電流と比べてごくわずかなものである。
【００４８】
逆方向バイアスされたｐｎ接合は小数キャリアである。幾つかのダイオード形式、即ち、ツェナーダイオードにおいて、逆方向バイアス電圧８１０は、所定のレベルまで引き上げられ得るし、ダイオード接合８０８の降伏を生成する。この電圧レベルで電流はデバイスを流れる。電圧レベルが降伏電圧レベルよりも小さくなると、ダイオード接合８０８が電流を再度、阻止する。
【００４９】
上述した基礎的なものは、通常のダイオードの大部分の形式の範囲に及ぶものである。しかし、わずかな改変を伴ってオペレートする特定的なダイオードがある。これらの改変は、通常、ダイオードにおいて利用される材料における異なるドーパント量によって実現される。これらの全てのダイオード形式も又、本発明に利用され得ることが理解されよう。
【００５０】
図９を参照すると、本発明の一態様に従ったダイオード層９００の三次元の図が示される。ダイオード層９００は、第１層９０２と第２層９０４を含む。第１層９０２は、半導体セル（図示されない、図５参照）に結合される。第２層９０４は、第１層９０２に結合される。層９０２，９０４は、２つの層９０２，９０４間のダイオード接合９０６を生成する全ての材料で構成され得る。この効果は、２つの層９０２，９０４間の仕事関数における差及び／又は２つの層９０２，９０４間の電荷交換によって起こり得る。第１層９０２は、薄膜あるいは多膜層であり得る。ポリシリコン、有機／無機性導電体、結晶状態の半導体、及びアモルファス状態の半導体のような材料で構成され得る。
【００５１】
第１及び第２層９０２，９０４に関する材料の選択は、半導体デバイスの求められる結果の要求に依存する。ダイオード層９００は、外部の電圧が印加されたとき半導体を通過する電流をコントロールする。従って、第１層９０２及び第２層９０４が適切なダイオード特性を含み、必要に応じて半導体デバイスの電流をコントロールする性能を与えることが妥当である。バイアス電圧のレベルに沿った各材料における電荷密度が、半導体セル中の電流を変更し得る。当業者にとって、ダイオード接合がｐｎ型接合のみであることが要求されないことが理解されよう。電流をコントロールするために求められる特性が生成される限り、第１層９０２及び第２層９０４に関して選択される材料が、ダイオード層９００において利用され得る。
【００５２】
図１０に進むと、本発明の一態様に従ったダイオードＯＳＭデバイス１０００の図が示される。このダイオードＯＳＭデバイス１０００は、有機半導体セル１０１８とダイオード層１０１４で構成される。有機半導体セル１０１８は、第１電極１００２、有機半導体層１０１６、及び第２電極１００８で構成される。ダイオード層１０１４は、薄膜層１０１０と第３電極１０１２を含む。
【００５３】
第１電極１００２、第２電極１００８、及び第３電極１０１２は、導電材料で構成され、例えば、アルミニウム、クロム、銅、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、それらの合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルファスシリコン、金属シリサイド等である。導電材料用に利用され得る例示的な合金は、ハステロイ：HastelloyR、コバー：KovarR、インバー：Invar、モネル：MonelR、インコネル：InconelR、真ちゅう、ステンレス鋼、マグネシウム銀合金、及び種々の他の合金である。第１、第２層、及び第３電極の膜厚１００２，１００８，１０１２は、実装及び構築される半導体に依存して変化し得る。しかし、幾つかの例示的な膜厚の範囲は、約０．０１Φｍあるいはそれ以上、約１０φｍあるいはそれ以下、約０．０５φｍあるいはそれ以上、約５Φｍあるいはそれ以下、及び／又は約０．１Φｍあるいはそれ以上、及び約１Φｍあるいはそれ以下である。第１、第２層、及び第３電極の膜厚１００２，１００８，１０１２の各々に利用される導電材料は、異なってよい。
【００５４】
有機性半導体層１０１６は、多くの異なる半導体デバイスを製造するために求められる材料の構成されたものであり得る。これらは、（本文に論じられる）有機性メモリデバイスと有機ＬＥＤデバイス等を含む。本発明は、更に、他のデバイスとまだ開発されていない将来のデバイスにおいて、更に利用され得る。
【００５５】
ダイオード層１０１４は、（ＯＳＭデバイスがセルフレギュレートすることを可能にする）外部電圧がＯＳＭデバイス１０００にわたって印加されるとき、有機半導体層１０１６に関する電流レギュレーションを与える。この点で、薄膜層１０１０と第３電極１０１２に関して選択される材料が、これがメモリセルにおいて情報を記録しなければならないか、あるいはＬＥＤにおいて光線を放出しなければならないか等の、半導体セル１０１８に求められる機能を容易にするように選択されなければならない。
【００５６】
図１１に本発明の一態様に従ったもう１つのダイオードＯＳＭデバイス１１００が示される。このＯＳＭデバイス１１００は、有機メモリセル１１１８に結合されるダイオード層１１１４を含む。有機メモリセル１１１８は、第１電極１１０２，選択的な導電有機層１１１６、及び第２電極１１０８を含む。選択的な導電有機層１１１６は、パッシブ層１１０４、有機導電層１１０６を含む。ダイオード層１１１４は、第２電極に結合される薄膜層１１１０とこの薄膜層１１１０に結合される第３電極１１１２を含む。
【００５７】
第１電極１１０２は、導電材料で構成され、例えば、アルミニウム、クロム、銅、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、それらの合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルファスシリコン、金属シリサイド等である。導電材料用に利用され得る例示的な合金は、ハステロイ：HastelloyR、コバー：KovarR、インバー：Invar、モネル：MonelR、インコネル：InconelR、真ちゅう、ステンレス鋼、マグネシウム銀合金、及び種々の他の合金である。第１、第２層、及び第３電極の膜厚１００２，１００８，１０１２は、実装及び構築されている半導体に依存して変化し得る。しかし、幾つかの例示的な膜厚の範囲は、約０．０１Φｍあるいはそれ以上、約１０Φｍあるいはそれ以下、約０．０５Φｍあるいはそれ以上、約５Φｍあるいはそれ以下、及び／又は約０．１Φｍあるいはそれ以上、及び約１Φｍあるいはそれ以下である。
【００５８】
パッシブ層１１０４は、少なくとも電荷キャリア補助材料を含み、選択的導電層１１１６のコントロール可能な導電特性に寄与する。電荷キャリア補助材料は、電荷（正孔及び／又は電子）をドネート及びアクセプトする性能を有する。概して、電荷キャリア補助材料は、少なくとも２つの比較的安定した酸化削減状態を有する。２つの比較的安定した状態は、電荷キャリア補助材料が電荷をドネート及びアクセプトし、電気的に有機導電材料１１０６とインタラクト、あるいは相互作用することを可能にする。利用されるこの特定的な電荷キャリア補助材料は、２つの比較的安定した状態が有機導電層１１０６の共役有機分子の２つの比較的安定した状態と一致するように選択される。
【００５９】
パッシブ層１１０４は、幾つかの例において、有機導電層１１０６を形成するとき触媒として動作し得る。この構築において、共役有機分子のバックボーンは、最初に隣接するパッシブ層１１０４を形成し得るし、そして成長、アセンブルし、実質的にパッシブ層表面に垂直であり得る。結果として、共役有機分子のバックボーンは、２つの電極１１０２，１１０８が横切る方向に自己整合する。
【００６０】
パッシブ層１１０４を構成する電荷キャリア補助材料の例は、以下の１又はそれ以上を含む。即ち、砒化ニッケル（ＮｉＡｓ）、砒化コバルト（ＣｏＡｓ２）、硫化銅（Ｃｕ２Ｓ、ＣｕＳ）、酸化銅（ＣｕＯ，Ｃｕ２Ｏ）、酸化マンガン（ＭｎＯ２）、二酸化チタン（ＴｉＯ２）、酸化インジウム（Ｉ３Ｏ４）、硫化銀（Ａｇ２Ｓ、ＡｇＳ）、酸化鉄（Ｆｅ３Ｏ４）等である。パッシブ層１１０４は一般的に酸化技術を利用して成長し、気相反応によって形成されるか、電極間にデポジットされる。
【００６１】
パッシブ層１１０４は、実装及び／又は製造中のメモリデバイスに従って変化し得る適切な膜厚を有する。パッシブ層１１０４に関して適切な膜厚の幾つかの例は、以下のとおりである。即ち、約２Å（約２Δ）あるいはそれ以上及び約０．１Φｍ又はそれ以下の膜厚、約１０Åあるいはそれ以上及び約０．０１Φｍ又はそれ以下の膜厚、約５０Åあるいはそれ以上及び約０．００５Φｍあるいはそれ以下の膜厚である。
【００６２】
有機導電層１１０６は、共役分子を含む。そのような共役分子は、重なり合うπ軌道を有し、２又はそれ以上の共振構造であると見なされる、あるいは推定されることに特徴付けられる。有機分子は、環式あるいは非環式であり得る。形成あるいはデポジション中、有機分子は、電極間に自己アセンブルする。共役有機材料の例は、ポリアセチレン（シス型あるいはトランス型）、ポリフェニルアセチレン（シス型あるいはトランス型）、ポリジフェニルアセチレン、ポリアニリン、ポリ（ｐ-フェニレンビニレン）、ポリチオフェン、ポリポルフィリン、大環状ポルフィリン、チオール派生ポリポルフィリン、ポリフェロセンのようなポリメタロセン、ポリフタロシアニン、ポリビニレン、ポリスチロール等の１又はそれ以上を含む。加えて、ポリマーの特性は、適合可能なドーパント（例、塩）でドーピングすることによって改変され得る。
【００６３】
有機導電層１１０６は、適切な膜厚を伴って形成されるが、この膜厚は、選択される実装及び／又は製造されているメモリデバイスに依存する。有機層１１０６に関する膜厚の幾つかの適切な例示的な範囲は、約０．００１Φｍあるいはそれ以上及び約５Φｍあるいはそれ以下、約０．０１Φｍあるいはそれ以上及び約２．５Φｍあるいはそれ以下であり、及び約０．０５Φｍあるいはそれ以上及び約１Φｍあるいはそれ以下の膜厚である。
【００６４】
有機導電層１１０６は、多くの適切な技術によって形成され、その幾つかは上述されている。利用可能である適切な技術は、スピンオン技術であり、ポリマーの混合物／ポリマーの前駆体と溶剤をデポジットし、その後基板／電極から溶剤を除去することを含む。もう１つの技術は、化学蒸着法（ＣＶＤ：Chemical Vapor Deposition）であり、通常任意的に気相反応等のようなガス反応を含む。ＣＶＤは、低圧化学蒸着法（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）プラズマ化学気相成長法（ＰＥＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）、及び高濃度化学蒸着法（ＨＤＣＶＤ：High Density Chemical Vapor Deposition）を含む。一般的に、電極／パッシブ層に接着するために有機分子の１又はそれ以上の末端を機能化することは必ずしも必須ではない。  
【００６５】
有機メモリデバイス１１００のオペレーションを容易にするために、有機導電層１１０６は、概して実質的にパッシブ層より膜厚が高くなる。一例として、有機導電層の膜厚は、パッシブ層１１０４の膜厚より約１０倍〜約５００倍厚くなる。他の適切な比率が本発明の一態様に従って利用され得ることが理解されよう。
【００６６】
有機導電層１１０６とパッシブ層１１０４は、集合的に選択導電有機層１１１６と称される。この層の導電特性（例、導電性、非導電性、半導体）は、コントロールされた方法で層に種々の電圧（例、バイアス電圧）を印加することによって改変される。
【００６７】
第２電極１１０８は、第１電極１１０２と同様の方法で導電材料により形成される。ｄ第２電極１１０８は、必須ではないが、第１電極１１０２と同様の導電材料で形成される。
【００６８】
薄膜１１１０は、求められるダイオードの振る舞い、つまりダイオードビヘイビアを形成するために必要な特性を有する全ての材料である。薄膜１１１０は、利用されるている製造形式に適合可能である全ての方法で第２電極１１０８にデポジットされ得る。これは、気圧ＣＶＤ（ＡＰＣＶＤ：Atmospheric Pressure ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ：Low Pressure ＣＶＤ）、ＰＥＣＶＤ、光（紫外線）ＣＶＤ｛（Photochemical(ultraviolet)(ＬＰＣＶＤ)｝、気相エピタキシー（ＶＰＥ：Vapor Phase Epitaxy)、及び金属有機ＣＶＤ（ＭＯＣＶＤ：MetalorganicＣＶＤ）のようなＣＶＤプロセスを含む。分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）のようなＣＶＤではない追加の方法も又、可能である。
【００６９】
第３電極１１１２は、特定的な有機メモリセルに関して求められるダイオード接合特性を保持する全ての方法で薄膜層にデポジットされ得る。気圧ＣＶＤ（ＡＰＣＶＤ：Atmospheric Pressure ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ：Low Pressure ＣＶＤ）、ＰＥＣＶＤ、光（紫外線）ＣＶＤ｛（Photochemical(ultraviolet)(ＬＰＣＶＤ)｝、気相エピタキシー（ＶＰＥ：Vapor Phase Epitaxy)、及び金属有機ＣＶＤ（ＭＯＣＶＤ：MetalorganicＣＶＤ）のようなＣＶＤプロセスを含む。分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）のようなＣＶＤではない追加の方法も又、可能である。
【００７０】
第３電極１１１２は、導電材料で構成され、アルミニウム、クロム、銅、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、プラチナ、銀、チタン、亜鉛、それらの合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルファスシリコン、金属シリサイド等である。導電材料用に利用され得る例示的な合金は、ハステロイ：HastelloyR、コバー：KovarR、インバー：Invar、モネル：MonelR、インコネル：InconelR、真ちゅう、ステンレス鋼、マグネシウム銀合金、及び種々の他の合金である。第３電極１１１２の膜厚は、実装及び構築されているＯＳＭデバイスに依存して変化し得る。しかし、幾つかの例示的な膜厚の範囲は、約０．０１Φｍあるいはそれ以上、約１０Φｍあるいはそれ以下、約０．０５Φｍあるいはそれ以上、約５Φｍあるいはそれ以下、及び／又は約０．１Φｍあるいはそれ以上、及び約１Φｍあるいはそれ以下である。
【００７１】
ダイオード層１１１４は、有機メモリセル１１１８をコントロールあるいはプログラムするために利用され得る。有機メモリセル１１１８は、電流に対する抵抗に基づく情報の多重状態を記録する性能を有する。従って、電圧が有機メモリセル１１１８にわたって印加されるとき、結果としてもたされる電流は、メモリセル１１１８の状態を判断するために測定され得る。このプロセスは、セル１１１８におけるデータが“リード”されることを可能にする。メモリセルも又、セル１１１８に電圧の比較的高い値を印加することによって種々の状態にプログラムされ得る。セル１１１８は、又、印加された電圧を利用するような方法で消去され得る。ダイオード層１１１４は、電圧がＯＳＭデバイスデバイス１１００に印加されるときメモリセル１１１８を通じて流れる電流をレギュレートすることによってこのプロセスを容易にする。本発明の一態様において、ダイオード層は（以下に記載の）ツェナーダイオード型特性を有し得る。降伏電圧より比較的高いレベルでＯＳＭデバイス１１００にバイアス電圧を逆方向に印加することで、メモリセル１１１８を消去するために利用し得る。
【００７２】
図１２に、本発明の一態様に従った更にもう1つのダイオードＯＳＭデバイス１２００の図が示される。このＯＳＭデバイス１２００は、有機メモリセル１２１８に結合されるダイオード層１２１４を含む。有機メモリセル１２１８は、第１電極１２０２と選択導電有機層１２１６を含む。選択的導電有機層１２１６は、パッシブ層１２０４と有機導電層１２０６を含む。ダイオード層１２１４は、有機導電層１２０６に結合される薄膜層１２１０と薄膜層１２１０に結合される第２電極１２１２を含む。
【００７３】
第１電極１２０２は、導電材料で構成され、アルミニウム、クロム、銅、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、それらの合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルファスシリコン、金属シリサイド等である。導電材料用に利用され得る例示的な合金は、ハステロイ：HastelloyR、コバー：KovarR、インバー：Invar、モネル：MonelR、インコネル：InconelR、真ちゅう、ステンレス鋼、マグネシウム銀合金、及び種々の他の合金である。第１電極１２０２の膜厚は、実装及び構築されているＯＳＭデバイスに依存して変化し得る。しかし、幾つかの例示的な膜厚の範囲は、約０．０１Φｍあるいはそれ以上から約１０Φｍあるいはそれ以下、約０．０５Φｍあるいはそれ以上から約５Φｍあるいはそれ以下、及び／又は約０．１Φｍあるいはそれ以上から及び約１Φｍあるいはそれ以下である。
【００７４】
パッシブ層１２０４は、少なくとも電荷キャリア補助材料を含み、選択的導電有機層１２１６のコントロール可能な導電特性に寄与する。電荷キャリア補助材料は、電荷（正孔及び／又は電子）をドネート及びアクセプトする性能を有する。概して、電荷キャリア補助材料は、少なくとも２の比較的安定した酸化還元状態を有する。この２つの比較的安定した状態は、電荷キャリア補助材料が電荷をドネート及びアクセプトし、電気的に有機導電層１２０６とインタラクトすることを可能にする。利用されるこの特定的な電荷キャリア補助材料は、２つの比較的安定した状態が有機導電層１２０６の共役有機分子の２つの比較的安定した状態と一致するように選択される。
【００７５】
パッシブ層１２０４は、幾つかの例において、有機導電層１２０６を形成するとき、触媒として動作し得る。この構築において、共役有機分子のバックボーンは、最初隣接するパッシブ層１２０４を形成し、そして成長、アセンブルし得るし、及びパッシブ層表面に垂直であり得る。結果として、共役有機分子のバックボーンは、第１電極１２０２に垂直な方向に自己整合性である。
【００７６】
パッシブ層１１０４を構成する電荷キャリア補助材料の例は、以下の１又はそれ以上を含む。即ち、砒化ニッケル（ＮｉＡｓ）、砒化コバルト（ＣｏＡｓ２）、硫化銅（Ｃｕ２Ｓ、ＣｕＳ）、酸化銅（ＣｕＯ，Ｃｕ２Ｏ）、酸化マンガン（ＭｎＯ２）、二酸化チタン（ＴｉＯ２）、酸化インジウム（Ｉ３Ｏ４）、硫化銀（Ａｇ２Ｓ、ＡｇＳ）、酸化鉄（Ｆｅ３Ｏ４）等である。パッシブ層１２０４は一般的に酸化技術を利用して成長し、気相反応によって形成され、あるいは第１電極間にデポジットされる。
【００７７】
パッシブ層１２０４は、適切な膜厚を有し、製造中の実装及び／又はメモリデバイスに従って、変化し得る。パッシブ層１２０４に関する適切な膜厚の幾つかの例は、以下のとおりである。即ち、約２Å（約２Δ）あるいはそれ以上及び約０．１Φｍ又はそれ以下の膜厚、約１０Å（約１０Δ）あるいはそれ以上及び約０．０１Φｍ又はそれ以下の膜厚、約５０Å（約５０Δ）あるいはそれ以上及び約０．００５Φｍあるいはそれ以下の膜厚である。
【００７８】
有機電導層１２０６は、共役分子を含む。そのような共役分子は、重なり合うπ軌道を有し、２又はそれ以上の共振構造であるとみなされることに特徴付けられる。有機分子は、環式あるいは非環式であり得る。形成あるいはデポジション中、有機分子は、電極間に自己アセンブルする。共役有機材料の例は、ポリアセチレン（シス型あるいはトランス型）、ポリフェニルアセチレン（シス型あるいはトランス型）、ポリジフェニルアセチレン、ポリアニリン、ポリ（ｐ-フェニレンビニレン）、ポリチオフェン、ポリポルフィリン、大環状ポルフィリン、チオール派生ポリポルフィリン、ポリフェロセンのようなポリメタロセン、ポリフタロシアニン、ポリビニレン、ポリスチロール等の１又はそれ以上を含む。加えて、ポリマーの特性は、適合可能なドーパント（例、塩）でドーピングすることによって改変され得る。
【００７９】
有機電導層１２０６は、選択された実装及び構築中のメモリデバイスに依存して変化し得る。しかし、有機導電層１２０６に関する幾つかの例示的な膜厚の範囲は、約０．００１Φｍあるいはそれ以上〜約５Φｍあるいはそれ以下、約０．０１Φｍあるいはそれ以上から約２．５Φｍあるいはそれ以下、及び／又は約０．０５Φｍあるいはそれ以上から約１Φｍあるいはそれ以下である。
【００８０】
有機導電層１２０６は、多くの適切な技術によって形成され、その幾つかは上述されている。利用可能である適切な技術は、スピンオン技術であり、ポリマーの混合物／ポリマーの前駆体と溶剤をデポジットし、その後基板／電極から溶剤を除去することを含む。もう１つの技術は、化学蒸着法（ＣＶＤ：Chemical Vapor Deposition）であり、通常任意的に気相反応等のようなガス反応を含む。ＣＶＤは、低圧化学蒸着法（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）プラズマ化学気相成長法（ＰＥＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）、及び高濃度化学蒸着法（ＨＤＣＶＤ：High Density Chemical Vapor Deposition）を含む。一般的に、電極／パッシブ層に接着するために有機分子の１又はそれ以上の末端を機能化することは必ずしも必須ではない。
【００８１】
有機メモリデバイス１２００のオペレーションを容易にするために、有機導電層１２０６は、概して実質的にパッシブ層より膜厚が高くなる。一例として、有機導電層１２０６の膜厚は、パッシブ層１２０４の膜厚より約１０倍〜約５００倍高くなる。他の適切な比率が本発明の一態様に従って利用され得ることが理解されよう。
【００８２】
有機導電層１２０６とパッシブ層１２０４は、集合的に選択導電有機層１２１６と称される。この層の導電特性（例、導電性、非導電性、半導体）は、コントロールされた方法で層に種々の電圧（例、バイアス電圧）を印加することによって改変される。
【００８３】
薄膜１２１０は、求められるダイオードビヘイビアを形成するために必要な特性を有する全ての材料である。薄膜１２１０は、利用中の製造形式に適合可能である全ての方法で第２電極１１０８にデポジットされ得る。これは、気圧ＣＶＤ（ＡＰＣＶＤ：Atmospheric Pressure ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ：Low Pressure ＣＶＤ）、ＰＥＣＶＤ、光（紫外線）ＣＶＤ｛（Photochemical(ultraviolet)(ＬＰＣＶＤ)｝、気相エピタキシー（ＶＰＥ：Vapor Phase Epitaxy)、及び金属有機ＣＶＤ（ＭＯＣＶＤ：MetalorganicＣＶＤ）のようなＣＶＤプロセスを含む。分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）のようなＣＶＤではない追加の方法も又、可能である。
【００８４】
第２電極１２１２は、特定的な有機メモリセルに関して求められるダイオード接合特性を保持する全ての方法で薄膜層にデポジットされ得る。気圧ＣＶＤ（ＡＰＣＶＤ：Atmospheric Pressure ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ：Low Pressure ＣＶＤ）、ＰＥＣＶＤ、光（紫外線）ＣＶＤ｛（Photochemical(ultraviolet)(ＬＰＣＶＤ)｝、気相エピタキシー（ＶＰＥ：Vapor Phase Epitaxy)、及び金属有機ＣＶＤ（ＭＯＣＶＤ：MetalorganicＣＶＤ）のようなＣＶＤプロセスを含む。分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）のようなＣＶＤではない追加の方法も又、可能である。
【００８５】
第２電極１２１２は、導電材料で構成され、アルミニウム、クロム、銅、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、それらの合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルファスシリコン、金属シリサイド等である。導電材料用に利用され得る例示的な合金は、ハステロイ：HastelloyR、コバー：KovarR、インバー：Invar、モネル：MonelR、インコネル：InconelR、真ちゅう、ステンレス鋼、マグネシウム銀合金、及び種々の他の合金である。第２電極１２１２の膜厚は、実装及び構築中のＯＳＭデバイスに依存して変化し得る。しかし、この膜厚の幾つかの例示的な範囲は、約０．０１Φｍあるいはそれ以上から約１０Φｍあるいはそれ以下、約０．０５Φｍあるいはそれ以上から約５Φｍあるいはそれ以下、及び／又は約０．１Φｍあるいはそれ以上から約１Φｍあるいはそれ以下である。
【００８６】
ダイオード層１２１４は、有機メモリセル１２１８をコントロールあるいはプログラムするために利用され得る。有機メモリセル１２１８は、電流に対する抵抗に基づく情報の多数の状態を記録する性能を有する。従って、電圧が有機メモリセル１２１８にわたって印加されるとき、結果としてもたされる電流は、メモリセル１２１８の状態を判断するために測定され得る。このプロセスは、セル１２１８におけるデータが“リード”されることを可能にする。メモリセルも又、セル１２１８に電圧の比較的高い値を印加することによって種々の状態にプログラムされ得る。セル１２１８は、又、印加された電圧を利用するような方法において、消去され得る。ダイオード層１２１４は、電圧がＯＳＭデバイスデバイス１２００に印加されるときメモリセル１２１８を通じて流れる電流をレギュレートすることによってこのプロセスを容易にする。本発明の一態様において、ダイオード層は（本文に記載の）ツェナーダイオード型特性を有し得る。降伏電圧より比較的高いレベルでＯＳＭデバイス１２００にバイアス電圧を逆方向に印加することで、メモリセル１２１８を消去するために利用し得る。
【００８７】
図１３を参照しながら、本発明の一態様に従った有機メモリデバイス１３００のI−Vの特性を表すグラフが示される。状態１から観測されることは、“オフ”を示し、１Ｖのポジティブ電圧を印加することによってデバイスが状態２に改変可能となり、“オン”を示す。加えて、状態１から有機メモリデバイスが高インピーダンスと低導電性を有することが観測され得る。次に、デバイス１３００は、状態２から状態１に変化するためにネガティブ電圧を印加することによって、改変し得るし、それによって状態１が得られるまで逆電流を生じさせる。
【００８８】
図１４に戻って、本発明の一態様に従ってツェナー型ダイオード半導体デバイス１４００を表す図が示される。半導体デバイス１４００は、ツェナーダイオード１４０２とレジスタ１４０４を基準として表される。ツェナーダイオード１４０２は、本発明のダイオード層を表したものである。レジスタ１４０４は、メモリセルを表したものである。ツェナーダイオード１４０２は、降伏を引き起こすために特定的な所定の逆方向バイアス電圧が印加されない限り、通常のダイオードとしてオペレートする。それ故、通常のオペレーション中、電流はレジスタレジスタ（メモリセル）１４０４を介して流れる。これが、メモリセル１４０４の種々の状態をプログラム、リードするために様々な電圧の印加を可能にする。例えば、メモリセル１４０４の消去は、所定の逆方向バイアス電圧が印加されるとき、ツェナーダイオードの固有の特性を降伏に対して利用することによって満たされ得る。これは、本文に論じられる。
【００８９】
図１５に本発明の一態様に従って順方向バイアス電圧が印加されたツェナー型ダイオード半導体デバイス１５００を表す図が示される。この半導体デバイス１５００は、電圧ソース１５０６によってデバイス１５００に印加された順方向電圧を有する。順方向電圧は、ツェナー型ダイオード層１５０２のスイッチオンの電圧レベルより比較的高い。従って、電流１５０８がメモリセル１５０４に流れることが可能になる。実際の電流値は、電圧ソース１５０６から印加された電圧の値に依存する。この方法で、メモリセル１５０４は、プログラム及び／又はリードされ得る。
【００９０】
図１６に本発明の一態様に従って順方向バイアス電圧が印加されたツェナー型ダイオード半導体デバイス１６００を表す図が示される。この半導体デバイス１６００は、電圧ソース１６０６によってデバイス１６００に印加された逆方向バイアス電圧を有する。この電圧レベルは、ツェナーダイオード１６０２として表されるツェナー型ダイオード層の降伏電圧レベルより比較的低い。ツェナーダイオード１６０２のリーク電流は、極めてわずかであり、従って、メモリセル１６０４中に流れる電流１６０８もわずかである。ツェナーダイオードは、ある種の逆方向バイアス電圧閾値が満たされるまで相当の電流量を通すことが可能でないので、偶発的に生じる低レベル逆バイアス電圧がメモリセル１６０４を消去することから防ぐ。それ故、低リーク電流特性を有するダイオード層材料を選択することが求められる。
【００９１】
図１７に進むと、本発明の一態様に従って、ツェナー降伏電圧より比較的高い逆バイアス電圧が印加されたツェナー型ダイオード半導体デバイス１７００を表す図が示される。このダイオード半導体デバイス１７００は、電圧ソース１７０６によってデバイス中に印加されたツェナー降伏電圧より高い逆バイアス電圧を有する。この半導体セル１７０４はダイオード層１７０２と結合して作用し、セル中に若干の電位降下をもたらす。従って、半導体デバイス１７００は、概して、半導体セル１７０４の電位降下にうち勝つためにダイオード層１７０２と関連する降伏電圧より高くなければならない。同様に、半導体セル１７０４がオペレーションを実行するためにある種の電圧レベルを要する場合、ツェナーダイオード中の電圧降下を考慮に入れなければならない。降伏が生じたとき、メモリセル１７０４を通じる電流１７０８が最大化される。この電流１７０８は、メモリセル１７０４を消去及び／又はプログラミングするようなオペレーション機能を与えるの十分である。
【００９２】
図１８に本発明の一態様に従ったダイオードＯＳＭデバイス１８００の三次元の図が表される。この有機メモリデバイス１８００は、複数の第１電極１８０２、複数の第２電極１８０４、複数の第３電極１８０６、複数の選択的導電有機層１８１０、及び複数のダイオード層１８１２を包含する。選択的導電有機層は、第１電極１８０２，第２電極１８０４間の１８１０である。複数の第１電極１８０２、複数の第２電極１８０４、及び複数の第３電極１８０６は、他の方位も可能であるが、実質的に垂直な方位で示される。この三次元マイクロエレクトリック有機デバイスは、極めて多数のセルを含むことが可能であり、それによりデバイス密度を改善する。周辺回路及びデバイスは、簡潔性を期すために示されてない。
【００９３】
本発明のメモリセル／デバイスは、メモリを要求する全てのデバイスに有用である。例えば、メモリデバイスは、コンピュータ、機器、産業用装置、ハンドヘルドデバイス、電気通信装置、医療器具、研究及び開発装置、運送車両、ラダー／衛星デバイス等において、有用である。ヘンドヘルドデバイス、具体的にはハンドヘルド電子デバイスは、メモリデバイスの小型化及び軽量化により可搬性において改善を満たす。ハンドヘルドデバイスの例は、携帯電話、他の２方向通信デバイス、パーソナルデータアシスタント、パームパイロット、ポケベル、ノートブックコンピュータ、リモートコントロール、レコーダ（ビデオ及びオーディオ）、小型テレビ、ウェブビューワー、カメラ等を含む。
【００９４】
上述して示された例示的なシステムの図において、方法は、本発明の一態様に従って実装され、図１９のフロー図を参照しながらより理解される。説明の簡潔性を期す目的のためにこの方法が機能ブロックのフロー図で示される一方、本発明がブロックの手順によって制限されないことが理解される。若干のブロックが本発明に従って、異なる手順において、あるいは同時に示された及び上述されたものと別のブロックで生じ得る。
【００９５】
更に、本発明の一あるいはそれ以上の態様に従って方法を実装するための全てのブロックが示さるわけではない。ブロックに関連する機能性を実現するために種々のブロックがソフトウェア、ハードウェア、それらの組み合わせあるいは他の適切な手段（例、デバイス、システム、プロセス、コンポーネント）を介して実装され得ることが理解されなければならない。ブロックは、単に本発明のある種の態様を簡潔な形式で示すためのものであり、これらの態様は、比較的少ない及び／又は多い数のブロックを介して示され得る。
【００９６】
図１９に進むと、本発明の一態様に従ったダイオード半導体デバイスを製造するための方法１９００を示す図が表される。半導体セルは最初、製造されているデバイス形式に適合した全ての方法で１９０２が形成される。第１層は、半導体セル１９０４に形成される。その後第２層は、第１層１９０６に形成される。第１層は半導体セルの製造されている形式に全ての適切な方法にデポジットされる。これは、気圧ＣＶＤ（ＡＰＣＶＤ：Atmospheric Pressure ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ：Low Pressure ＣＶＤ）、ＰＥＣＶＤ、光（紫外線）ＣＶＤ｛（Photochemical(ultraviolet)(ＬＰＣＶＤ)｝、気相エピタキシー（ＶＰＥ：Vapor Phase Epitaxy)、及び金属有機ＣＶＤ（ＭＯＣＶＤ：MetalorganicＣＶＤ）のようなＣＶＤプロセスを含む。分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）のようなＣＶＤではない追加の方法も又、可能である。
【００９７】
第２層は、特定的な半導体セルに求められるダイオード接合特性を保持する全ての方法で第１層にデポジットされ得る。これは、気圧ＣＶＤ（ＡＰＣＶＤ：Atmospheric Pressure ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ：Low Pressure ＣＶＤ）、ＰＥＣＶＤ、光（紫外線）ＣＶＤ｛（Photochemical(ultraviolet)(ＬＰＣＶＤ)｝、気相エピタキシー（ＶＰＥ：Vapor Phase Epitaxy)、及び金属有機ＣＶＤ（ＭＯＣＶＤ：MetalorganicＣＶＤ）のようなＣＶＤプロセスを含む。分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）のようなＣＶＤではない追加の方法も又、可能である。
【００９８】
図２０を参照しながら、本発明の一態様に従ったダイオードＯＳＭデバイスを製造する方法２０００を示すフロー図が示される。この方法２０００は、本発明の一態様を表す。第１電極は、２００２において基板に形成される。第１電極は、導電材料で構成され、アルミニウム、クロム、銅、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、それらの合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルファスシリコン、金属シリサイド等である。導電材料用に利用され得る例示的な合金は、ハステロイ：HastelloyR、コバー：KovarR、インバー：Invar、モネル：MonelR、インコネル：InconelR、真ちゅう、ステンレス鋼、マグネシウム銀合金、及び種々の他の合金である。第１電極１２０２の膜厚は、実装及び構築されているＯＳＭデバイスに依存して変化し得る。しかし、幾つかの例示的な膜厚の範囲は、約０．０１Φｍあるいはそれ以上から約１０Φｍあるいはそれ以下、約０．０５Φｍあるいはそれ以上から約５Φｍあるいはそれ以下、及び／又は約０．１Φｍあるいはそれ以上から約１Φｍあるいはそれ以下である。
【００９９】
第１電極を形成した後、パッシブ層が２００４において第１電極に形成される。パッシブ層は、少なくとも電荷キャリアを含み、コントロール可能である選択導電有機層の導電特性に寄与する材料を補助する。電荷キャリア補助材料は、電荷（正孔及び電子）をドネート及びアクセプトする性能を有する。概して、電荷キャリア補助材料は、少なくとも２つの比較的安定した酸化還元状態を有する。少なくとも２つの比較的安定した酸化還元状態は、電荷キャリア補助材料が電荷をドネート及びアクセプトすることを可能し、有機導電層と電気的にインタラクトすることを可能にする。利用される特定的な電荷キャリア補助材料は、有機導電層の共役分子の２つの比較的安定した状態と一致するように選択される。
【０１００】
パッシブ層は、幾つかの例において、有機導電層を形成するとき触媒として動作し得る。この構築において、共役有機分子は、最初隣接するパッシブ層を形成し、そして成長及びアセンブルし得るし、実質的にパッシブ層表面に垂直である。結果として、共役有機分子のバックボーンは、２つの電極が通過する方向に自己整合する。
【０１０１】
パッシブ層１１０４を構成する電荷キャリア補助材料の例は、以下の１又はそれ以上を含む。即ち、砒化ニッケル（ＮｉＡｓ）、砒化コバルト（ＣｏＡｓ２）、硫化銅（Ｃｕ２Ｓ、ＣｕＳ）、酸化銅（ＣｕＯ，Ｃｕ２Ｏ）、酸化マンガン（ＭｎＯ２）、二酸化チタン（ＴｉＯ２）、酸化インジウム（Ｉ３Ｏ４）、硫化銀（Ａｇ２Ｓ、ＡｇＳ）、酸化鉄（Ｆｅ３Ｏ４）等である。パッシブ層１２０４は一般的に酸化技術を利用して成長し、気相反応によって形成され、あるいは第１電極間にデポジットされる。
【０１０２】
このパッシブ層は、適切な膜厚を有し、製造中の実装及び／又はメモリデバイスに従って、変化し得る。パッシブ層１２０４に関する適切な膜厚の幾つかの例は、以下のとおりである。即ち、約２Å（約２Δ）あるいはそれ以上から約０．１Φｍ又はそれ以下の膜厚、約１０Å（約１０Δ）あるいはそれ以上から約０．０１Φｍ又はそれ以下の膜厚、約５０Å（約５０Δ）あるいはそれ以上から約０．００５Φｍあるいはそれ以下の膜厚である。
【０１０３】
次に、有機導電層は、パッシブ層２００６に形成される。この有機導電層は、共役分子を含む。そのような共役分子は、重なり合うπ軌道を有し、２又はそれ以上の共振構造とみなされることに特徴付けられる。この有機分子は、環式あるいは非環式であり得る。形成あるいはデポジション中、有機分子は、電極間に自己アセンブルする。共役有機材料の例は、ポリアセチレン（シス型あるいはトランス型）、ポリフェニルアセチレン（シス型あるいはトランス型）、ポリジフェニルアセチレン、ポリアニリン、ポリ（ｐ-フェニレンビニレン）、ポリチオフェン、ポリポルフィリン、大環状ポルフィリン、チオール派生ポリポルフィリン、ポリフェロセンのようなポリメタロセン、ポリフタロシアニン、ポリビニレン、ポリスチロール等の１又はそれ以上を含む。加えて、ポリマーの特性は、適合可能なドーパント（例、塩）でドーピングすることによって改変され得る。
【０１０４】
有機電導層は、選択された実装及び構築中のメモリデバイスに依存して変化し得る。しかし、有機導電層に関する幾つかの例示的な膜厚の範囲は、約０．００１Φｍあるいはそれ以上から約５Φｍあるいはそれ以下。約０．０１Φｍあるいはそれ以上から約２．５Φｍあるいはそれ以下、及び／又は約０．０５Φｍあるいはそれ以上から約１Φｍあるいはそれ以下である。
【０１０５】
有機導電層は、多くの適切な技術によって形成され、その幾つかは上述されている。利用可能である適切な技術は、スピンオン技術であり、ポリマーの混合物／ポリマーの前駆体と溶剤をデポジットし、その後基板／電極から溶剤を除去することを含む。もう１つの技術は、化学蒸着法（ＣＶＤ：Chemical Vapor Deposition）であり、通常、任意的に気相反応等のようなガス反応を含む。ＣＶＤは、低圧化学蒸着法（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）プラズマ化学気相成長法（ＰＥＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）、及び高濃度化学蒸着法（ＨＤＣＶＤ：High Density Chemical Vapor Deposition）を含む。一般的に、電極／パッシブ層に接着するために有機分子の１又はそれ以上の末端を機能化することは必ずしも必須ではない。
【０１０６】
有機メモリデバイスのオペレーションを容易にするために、有機導電層は、概して実質的にパッシブ層より膜厚が高くなる。一例として、有機導電層の膜厚は、パッシブ層の膜厚より約１０倍〜約５００倍高くなる。他の適切な比率が本発明の一態様に従って利用され得ることが理解されよう。
【０１０７】
有機導電層とパッシブ層は、集合的に選択導電有機層と称される。この層の導電特性（例、導電性、非導電性、半導体）は、コントロールされた方法で層に種々の電圧（例、バイアス電圧）を印加することによって改変される。
【０１０８】
第２電極は、その後２００８において有機層上に形成される。第２電極が第１電極におけるのと同様な方法で導電材料で形成される。第２電極は、要求されないが、第１電極と同様の導電材料で形成される。 
【０１０９】
次に、薄膜が第２電極２０１０に形成される。薄膜層は、製造されている形式に適切な方法で第２電極にデポジットされ得る。これは、気圧ＣＶＤ（ＡＰＣＶＤ：Atmospheric Pressure ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ：Low Pressure ＣＶＤ）、ＰＥＣＶＤ、光（紫外線）ＣＶＤ｛（Photochemical(ultraviolet)(ＬＰＣＶＤ)｝、気相エピタキシー（ＶＰＥ：Vapor Phase Epitaxy)、及び金属有機ＣＶＤ（ＭＯＣＶＤ：MetalorganicＣＶＤ）のようなＣＶＤプロセスを含む。分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）のようなＣＶＤではない追加の方法も又、可能である。
【０１１０】
第３電極は、その後薄膜層２０１２に形成される。第３電極が、特定的な有機メモリセルに関して求められるダイオード接合特性を保持する方法で薄膜層にデポジットされ得る。これは、気圧ＣＶＤ（ＡＰＣＶＤ：Atmospheric Pressure ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ：Low Pressure ＣＶＤ）、ＰＥＣＶＤ、光（紫外線）ＣＶＤ｛（Photochemical(ultraviolet)(ＬＰＣＶＤ)｝、気相エピタキシー（ＶＰＥ：Vapor Phase Epitaxy)、及び金属有機ＣＶＤ（ＭＯＣＶＤ：MetalorganicＣＶＤ）のようなＣＶＤプロセスを含む。分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）のようなＣＶＤではない追加の方法も又、可能である。
【０１１１】
第３電極は、導電材料で構成され、アルミニウム、クロム、銅、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、それらの合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルファスシリコン、金属シリサイド等である。導電材料用に利用され得る例示的な合金は、ハステロイ：HastelloyR、コバー：KovarR、インバー：Invar、モネル：MonelR、インコネル：InconelR、真ちゅう、ステンレス鋼、マグネシウム銀合金、及び種々の他の合金である。第２電極１２１２の膜厚は、実装及び構築中のＯＳＭデバイスに依存して変化し得る。しかし、この膜厚の幾つかの例示的な範囲は、約０．０１Φｍあるいはそれ以上から約１０Φｍあるいはそれ以下、約０．０５Φｍあるいはそれ以上から約５Φｍあるいはそれ以下、及び／又は約０．１Φｍあるいはそれ以上から約１Φｍあるいはそれ以下である。
【０１１２】
図２１に進んで、本発明の一態様に従ったダイオードＯＳＭデバイスを製造するためのもう１つの方法２１００を表すフロー図が示される。この方法２１００は本発明の一態様に従って表される。第１電極は基板２１０２において基板上に形成される。第１電極は導電材料で構成され、アルミニウム、クロム、銅、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、それらの合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルファスシリコン、金属シリサイド等である。導電材料用に利用され得る例示的な合金は、ハステロイ：HastelloyR、コバー：KovarR、インバー：Invar、モネル：MonelR、インコネル：InconelR、真ちゅう、ステンレス鋼、マグネシウム銀合金、及び種々の他の合金である。第２電極１２１２の膜厚は、実装及び構築中のＯＳＭデバイスに依存して変化し得る。しかし、この膜厚の幾つかの例示的な範囲は、約０．０１Φｍあるいはそれ以上から約１０Φｍあるいはそれ以下、約０．０５Φｍあるいはそれ以上から約５Φｍあるいはそれ以下、及び／又は約０．１Φｍあるいはそれ以上から約１Φｍあるいはそれ以下である。
【０１１３】
第１電極を形成した後、パッシブ層が２１０４において第１電極に形成される。パッシブ層は、少なくとも電荷キャリア補助材料を含み、選択的導電有機層のコントロール可能な特性に寄与する。電荷キャリア補助材料は、少なくとも２つの比較的安定した酸化還元状態を有する。概して、電荷キャリア補助材料は、少なくとも２つの比較的安定した酸化及び削減状態を有する。２つの比較的安定した状態は、電荷キャリア補助材料が電荷をドネート及びアクセプトし、電気的に有機導電層とインタラクトすることを可能にする。利用される特定的な電荷キャリア補助材料が、２つの比較的安定した状態が有機導電層の共役有機分子の２つの比較的安定した状態と一致するように選択される。
【０１１４】
パッシブ層は、幾つかの例において、有機導電材料を形成するとき、触媒として、動作する。この構築において、共役有機分子は、最初パッシブ層に隣接して形成し、そして成長あるいはアセンブルし、実質的にパッシブ層表面に垂直である。結果として、共役有機分子のバックボーンは第１電極に垂直である方向に自己整合する。
【０１１５】
パッシブ層１１０４を構成する電荷キャリア補助材料の例として、以下のうちの１又はそれ以上を含む。即ち、砒化ニッケル（ＮｉＡｓ）、砒化コバルト（ＣｏＡｓ２）、硫化銅（Ｃｕ２Ｓ、ＣｕＳ）、酸化銅（ＣｕＯ，Ｃｕ２Ｏ）、酸化マンガン（ＭｎＯ２）、二酸化チタン（ＴｉＯ２）、酸化インジウム（Ｉ３Ｏ４）、硫化銀（Ａｇ２Ｓ、ＡｇＳ）、酸化鉄（Ｆｅ３Ｏ４）等である。パッシブ層１２０４は一般的に酸化技術を利用して成長し、気相反応によって形成され、あるいは第１電極間にデポジットされる。
【０１１６】
パッシブ層は、適切な膜厚を有し、製造中の実装及び／又はメモリデバイスに従って、変化し得る。パッシブ層に関する適切な膜厚の幾つかの例は、以下のとおりである。即ち、約２Å（約２Δ）あるいはそれ以上から約０．１Φｍ又はそれ以下の膜厚、約１０Å（約１０Δ）あるいはそれ以上から約０．０１Φｍ又はそれ以下の膜厚、約５０Å（約５０Δ）あるいはそれ以上から約０．００５Φｍあるいはそれ以下の膜厚である。  
【０１１７】
次に、有機導電層がパッシブ層２１０６に形成される。有機電導層は、共役分子を含む。そのような共役分子は、重なり合うπ軌道を有し、２又はそれ以上の共振構造とみなされることに特徴付けられる。有機分子は、環式あるいは非環式であり得る。形成あるいはデポジション中、有機分子は、電極間に自己アセンブルする。共役有機材料の例は、ポリアセチレン（シス型あるいはトランス型）、ポリフェニルアセチレン（シス型あるいはトランス型）、ポリジフェニルアセチレン、ポリアニリン、ポリ（ｐ-フェニレンビニレン）、ポリチオフェン、ポリポルフィリン、ポルフィリン大環状分子、チオール派生ポリポルフィリン、ポリフェロセンのようなポリメタロセン、ポリフタロシアニン、ポリビニレン、ポリスチロール等の１又はそれ以上を含む。加えて、ポリマーの特性は、適合可能なドーパント（例、塩）でドーピングすることによって改変され得る。
【０１１８】
有機電導層は、選択された実装及び構築中のメモリデバイスに依存して変化し得る。しかし、有機導電層１２０６に関する幾つかの例示的な膜厚の範囲は、約０．００１Φｍあるいはそれ以上から約５Φｍあるいはそれ以下、約０．０１Φｍあるいはそれ以上から約２．５Φｍあるいはそれ以下、及び／又は約０．０５Φｍあるいはそれ以上から約１Φｍあるいはそれ以下である。
【０１１９】
有機導電層は、多くの適切な技術によって形成され、その幾つかは上述されている。利用可能である適切な技術は、スピンオン技術であり、ポリマーの混合物／ポリマーの前駆体と溶剤をデポジットし、その後基板／電極から溶剤を除去することを含む。もう１つの技術は、化学蒸着法（ＣＶＤ：Chemical Vapor Deposition）であり、通常任意的に気相反応等のようなガス反応を含む。ＣＶＤは、低圧化学蒸着法（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）プラズマ化学気相成長法（ＰＥＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）、及び高濃度化学蒸着法（ＨＤＣＶＤ：High Density Chemical Vapor Deposition）を含む。一般的に、電極／パッシブ層に接着するために有機分子の１又はそれ以上の末端を機能化することは必ずしも必須ではない。
【０１２０】
有機メモリデバイスのオペレーションを容易にするために、有機導電層は、概して実質的にパッシブ層より膜厚が高くなる。一例として、有機導電層の膜厚は、パッシブ層の膜厚より約１０倍〜約５００倍高くなる。他の適切な比率が本発明の一態様に従って利用され得ることが理解されよう。
【０１２１】
有機導電層とパッシブ層は、集合的に選択導電有機層と称される。この層の導電特性（例、導電性、非導電性、半導体）は、コントロールされた方法で層に種々の電圧（例、バイアス電圧）を印加することによって改変される。
【０１２２】
次に、薄膜層が、有機導電層２１０８に形成される。この薄膜は、利用される製造形式に適した全ての方法で有機導電層にデポジットされ得る。これは、気圧ＣＶＤ（ＡＰＣＶＤ：Atmospheric Pressure ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ：Low Pressure ＣＶＤ）、ＰＥＣＶＤ、光（紫外線）ＣＶＤ｛（Photochemical(ultraviolet)(ＬＰＣＶＤ)｝、気相エピタキシー（ＶＰＥ：Vapor Phase Epitaxy)、及び金属有機ＣＶＤ（ＭＯＣＶＤ：MetalorganicＣＶＤ）のようなＣＶＤプロセスを含む。分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）のようなＣＶＤではない追加の方法も又、可能である。
【０１２３】
第２電極が、その後薄膜層２１１０に形成される。第２電極１２１２は、特定的な有機メモリセルに関して求められるダイオード接合特性を保持する全ての方法で薄膜層にデポジットされ得る。気圧ＣＶＤ（ＡＰＣＶＤ：Atmospheric Pressure ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ：Low Pressure ＣＶＤ）、ＰＥＣＶＤ、光（紫外線）ＣＶＤ｛（Photochemical(ultraviolet)(ＬＰＣＶＤ)｝、気相エピタキシー（ＶＰＥ：Vapor Phase Epitaxy)、及び金属有機ＣＶＤ（ＭＯＣＶＤ：MetalorganicＣＶＤ）のようなＣＶＤプロセスを含む。分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）のようなＣＶＤではない追加の方法も又、可能である。
【０１２４】
第２電極は導電材料で構成され、アルミニウム、クロム、銅、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、それらの合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルファスシリコン、金属シリサイド等である。導電材料用に利用され得る例示的な合金は、ハステロイ：HastelloyR、コバー：KovarR、インバー：Invar、モネル：MonelR、インコネル：InconelR、真ちゅう、ステンレス鋼、マグネシウム銀合金、及び種々の他の合金である。第２電極１２１２の膜厚は、実装及び構築中のＯＳＭデバイスに依存して変化し得る。しかし、この膜厚の幾つかの例示的な範囲は、約０．０１Φｍあるいはそれ以上から約１０Φｍあるいはそれ以下、約０．０５Φｍあるいはそれ以上から約５Φｍあるいはそれ以下、及び／又は約０．１Φｍあるいはそれ以上から約１Φｍあるいはそれ以下である。
【０１２５】
上述したことは、本発明の１あるいはそれ以上の態様についてである。当然、本発明を説明する目的で考えれらる全てのコンポーネントあるいは方法の組み合わせを記載することは不可能であり、当業者であれば、本発明の多くの更なる組み合わせあるいは置換が可能であることが理解されよう。従って、本発明は、そうした改変、修正及び変更の全ては、添付された請求項の趣旨の範囲に包含されることが意図される。加えて、本発明の特定的なフィーチャが多くの実装の１つのみに関連して開示されている一方で、そうしたフィーチャは、全てのある種のあるいは特定的な利用に要求され、利便性があり得るように他の実装の１あるいはそれ以上のフィーチャに組み合わせられ得る。更に、明細書あるいは請求項の何れかに用いられる用語“含む：includes”の範囲は、用語“包含する：comprising”と同様の方法において、包含されることを意図している。
【図面の簡単な説明】
【０１２６】
【図１】本発明の一態様に従ったダイオードアレイの説明図である。
【図２】本発明の一態様に従ったダイオードアレイのもう１つの説明図である。
【図３】本発明の一態様に従ったダイオードアレイの更にもう１つの説明図である。
【図４】本発明の一態様に従った逆方向ダイオードアレイの説明図である。
【図５】本発明の一態様に従ったダイオードデバイスの説明図である。
【図６】本発明の一態様に従って電圧バイアスが印加されることなしにダイオード特性を表した説明図である。
【図７】本発明の一態様に従って順方向電圧バイアスが印加されたダイオード特性を表わす説明図である。
【図８】本発明の一態様に従って逆方向電圧バイアスが印加されたダイオード特性を表わす説明図である。
【図９】本発明の一態様に従ったダイオード層の三次元の説明図である。
【図１０】本発明の一態様に従ったダイオードＯＳＭの説明図である。
【図１１】本発明の一態様に従ったもう１つのダイオードＯＳＭの説明図である。
【図１２】本発明の一態様に従ったさらにもう１つのダイオードＯＳＭの説明図である。
【図１３】本発明の一態様に従った有機メモリデバイスの１−Ｖ特性を表すグラフである。
【図１４】本発明の一態様に従ったツェナー型ダイオードデバイスを表す説明図である。
【図１５】本発明の一態様に従って順方向バイアス電圧が印加されたツェナー型ダイオードデバイスを表す説明図である。
【図１６】本発明の一態様に従って逆方向バイアス電圧が印加されたツェナー型ダイオードデバイスを表す説明図である。
【図１７】本発明の一態様に従ってツェナー降伏電圧より高い逆方向バイアス電圧が印加されたツェナー型ダイオードデバイスを表す説明図である。
【図１８】本発明の一態様に従ったダイオードＯＳＭデバイスの三次元の説明図である。
【図１９】本発明の一態様に従ったダイオードデバイスを製造する方法を表す説明図である。
【図２０】発明の一態様に従ったダイオードＯＳＭデバイス製造する方法を表す説明図である。
【図２１】発明の一態様に従ったダイオードＯＳＭデバイス製造するもう１つの方法を表す説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【手続補正書】
【提出日】平成16年12月17日(2004.12.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルアレイ（１００，２００，２１２，３００，４００）であって、
アドレス指定可能な複数のメモリセルデバイス(１１０，１１２，１１６，２０６，２１４，３１０，３１２，３１４，３１６，４１０，４１２，４１４，４１６，５００)を含み、
前記メモリセルデバイスは、プログラミング、消去及びリードする目的のために内部電流のセルフレギュレーションを可能とするダイオード特性（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２．１７０２，１８１２）を有するものであり、ダイオード層（１１４，５０８，５１０、９００，１０１４，１１１４，１２１４，１５０２，１７０２，１８１２）が少なくとも一つのメモリセルに結合され、かつ、
前記アレイは、更に、少なくとも２つの比較的安定した酸化還元状態を備えるとともに電気的に還元反応に関連して有機導電体とインタラクトする有する材料を備えたパッシブ層を有する、
メモリセルアレイ。
【請求項２】
前記ダイオード特性（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２．１７０２，１８１２）は、ビット線（１０２，１０４，２０２，２０８，３０２，３０４，３１６，４１６）からワード線（１０６，１０８，２０４，２１０，３０６，３０８，３１４，４１４）への順方向へのツェナー型ダイオード（１４０２，１５００，１５０２，１６００，１６０２、１７００）に類似するものである、
請求項１記載のメモリセルアレイ（１００，２００，２１２，３００，４００）。
【請求項３】
前記ダイオード特性（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２．１７０２，１８１２）は、ワード線（１０６，１０８，２０４，２１０，３０６，３０８，３１４，４１４）からビット線（１０２，１０４，２０２，２０８，３０２，３０４，３１６，４１６）への順方向へのツェナー型ダイオード（１４０２，１５００，１５０２，１６００，１６０２、１７００）に類似するものである、
請求項１記載のメモリセルアレイ（１００，２００，２１２，３００，４００）。
【請求項４】
前記ダイオード特性（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２，１７０２，１８１２）は、アドレス指定可能な複数のメモリセルデバイス(１１０，１１２，１１６，２０６，２１４，３１０，３１２，３１４，３１６，４１０，４１２，４１４，４１６，５００)のプログラミングを容易にするための抵抗負荷エレメント（１１６，１４０４）を含む、
請求項１記載のメモリセルアレイ（１００，２００，２１２，３００，４００）。
【請求項５】
半導体デバイスであって、
パッシブ層を備えた少なくとも一つの半導体メモリセル（１１６，５０２，１０１８，１７０４，１９０２）を有し、前記パッシブ層は、少なくとも２つの比較的安定した酸化還元状態を備えるとともに有機導電レベル（１１６，５０２，１０１８，１７０４，１９０２）と電気的にインタラクトする材料を備えるものであり、
少なくとも一つのメモリ半導体セル（１１６，５０２，１０１８，１７０４，１９０２）に結合されるダイオード層（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２，１６０２，１７０２，１８１２）と、を含む、
デバイス。
【請求項６】
前記ダイオード層（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２，１６０２，１７０２，１８１２）は、概略的に
｜ＶERASE｜＞｜ＶPROG｜＞｜ＶREAD｜         （Ａ）
によって定義される電気的特性を有する、
請求項５記載のデバイス。
【請求項７】
前記電気的特性は、更に、概略的に
｜ＶREVERSE BREAKDOWN｜＞｜ＶFOWARDTURN ON｜  （Ｂ）
によって定義される、
請求項６記載のデバイス。
【請求項８】
前記ダイオード層（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２，１６０２，１７０２，１８１２）は、概略的に、
｜ＶPROG｜＞｜ＶERASE｜＞｜ＶREAD｜         （Ｃ）
によって定義される電気的特性を有する、
請求項６記載のデバイス。
【請求項９】
前記ダイオード層（１１４，５０８，５１０，９００，１０１４，１１１４，１２１４，１５０２，１６０２，１７０２，１８１２）は、前記メモリセル（１１０，１１２，１１６，２０６，２１４，３１０，３１２，３１４，３１６，４１０、４１２，４１４，４１６，５００）のプログラミングのための抵抗負荷エレメント（１１６，１４０４）を与える、
請求項５記載のデバイス。
【請求項１０】
前記メモリセル（１１０，１１２，１１６，２０６，２１４，３１０，３１２，３１４，３１６，４１０、４１２，４１４，４１６，５００）は、有機メモリセル（１１１８，１２１８）を含む、
請求項５記載のデバイス。
【請求項１１】
半導体メモリセル（１９０４）に第１層を形成し、
前記第１層（１９０６）とダイオード接合を生成するよう前記第１層に第２層を形成し、前記第２層は、少なくとも２つの比較的安定した酸化還元状態を有するとともに酸化還元反応において電気的に有機導電体とインタラクトする材料を備えたパッシブ層を有するものである、
半導体デバイスの製造方法（１９００）。
【請求項１２】
第１電極（２００２）を形成し、
選択的導電有機層を前記第１電極（２１０４，２１０６，２００４，２００６）に形成し、前記選択的導電有機層は前記パッシブ層を含み、
第２電極を前記選択的導電有機層に形成して、前記半導体セル（２１１０，２００８）の電極を与える、
請求項１１記載の方法（２０００，２１００）。
【請求項１３】
有機半導体デバイスの製造方法（２０００，２１００）であって、
有機半導体セル（２００２，２１０２）の第１電極を形成し、
前記第１電極（２００４，２１０４）に電荷のドネート及びアクセプトを行うパッシブ層を形成し、このパッシブ層は、少なくとも二つの比較的安定した酸化還元状態を有するとともに有機導電体と酸化還元反応において電気的にインタラクトする材料を備えるものであり、
前記パッシブ層（２００６，２１０６）に有機導電層を形成し、且つ、
前記有機導電層（２０１０，２１０８）にツェナー型ダイオード層を形成する、
方法。
【国際調査報告】
2006505939.tif 000024
2006505939.tif 000025
2006505939.tif 000026
2006505939.tif 000027
2006505939.tif 000028
2006505939.tif 000029
2006505939.tif 000030