(57)【要約】多ビット不揮発性記憶デバイスは、基板（１０）上に形成された２つの絶縁層（１２及び１６）の間に挟まれた電荷蓄積層（１４）を備える。厚い酸化層（１８）は電荷蓄積層（１４）の上に形成され、最小特徴部寸法の孔は厚い酸化層（１８）内にエッチングされる。開口は厚い酸化層（１８）内に形成される。電荷蓄積層上の孔の内壁に形成された側壁スペーサ（６０）は、その間に最小特徴部寸法よりも小さな空隙（６２）を有する。電荷蓄積層（１４）がエッチングにより除去される際、側壁スペーサ（６０）は、電荷蓄積層の一部をマスクする機能を果たし、側壁スペーサ（６０）の下に２つの分離した電荷蓄積領域（５５及び５７）が形成される。デバイスは１つのマスク段階だけを使用して製造することができる。電荷蓄積領域を分離することにより、窒化物における電荷の側方伝導を防止できる。
2006521024.tif 000002
【特許請求の範囲】
【請求項１】
記憶デバイスを作る方法であって、
ゲート材料に対してエッチング選択性をもつ材料層を基板上に形成する段階と、
前記材料層内に開口を形成する段階と、
前記開口を通して電荷蓄積材料層をエッチングして前記電荷蓄積材料層内に開口を形成することによって形成される第１の電荷蓄積構造体及び第２の電荷蓄積構造体を形成する段階であって、前記第１の電荷蓄積構造体が、前記エッチングの後に残り前記電荷蓄積材料層内の前記開口の第１の側部に位置する前記電荷蓄積材料層の少なくとも一部を含み、前記第２の電荷蓄積構造体が、前記エッチングの後に残り前記電荷蓄積材料層内の前記開口の第２の側部に位置する前記電荷蓄積材料層の少なくとも一部を含む前記段階と、
前記材料層内の前記開口内に前記ゲート材料を堆積させてゲートの少なくとも１つの部分を形成する段階を含む、ゲートを形成する段階と、
を含み、
前記ゲートの前記部分が、前記第１の電荷蓄積構造体の少なくとも一部の上、及び前記第２の電荷蓄積構造体の少なくとも一部の上に位置する部分を含むことを特徴とする方法。
【請求項２】
前記電荷蓄積層の前記開口の前記第１の側部が、前記材料層の前記開口の第１の側部と整列されており、前記電荷蓄積層の前記開口の前記第２の側部が、前記材料層の前記開口部の第２の側部と整列されていることを特徴とする請求項１に記載の方法。
【請求項３】
前記材料層内の前記開口内に第１のスペーサを形成する段階と、
前記材料層内の前記開口内に前記第１のスペーサと離間して位置する第２のスペーサを形成する段階と、
を更に含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記第１のスペーサ及び前記第２のスペーサが、ポリシリコンを含有することを特徴とする請求項３に記載の方法。
【請求項５】
前記ゲートが、前記第１のスペーサの少なくとも一部及び前記第２のスペーサの少なくとも一部を含むことを特徴とする請求項４に記載の方法。
【請求項６】
別個の前記電荷蓄積成分の各々が、シリコン、ゲルマニウム、シリコンカーバイト、及び金属の少なくとも１つを含有するクラスタを含むことを特徴とする請求項１に記載の方法。
【請求項７】
前記電荷蓄積材料層が、酸化ハフニウム、酸化タンタル、酸化アルミニウム、酸化ジルコニウム、ハフニウム・シリケート、酸化ランタン、及びハフニウム・アルミネートの少なくとも１つを含有することを特徴とする請求項１に記載の方法。
【請求項８】
基板と、
前記基板上に配置されたゲートと、
前記基板上の絶縁層の上に位置し、一部が前記ゲートの第１の部分の下に位置する第１の電荷蓄積構造体と、
前記基板上に位置し、一部が前記ゲートの第２の部分の下に位置し、前記第１の電荷蓄積構造体と離れて位置する第２の電荷蓄積構造体と、
を備え、
前記ゲートが、前記ゲートの前記第１の部分と前記ゲートの前記第２の部分との間に位置する第３の部分を含み、更に、
第１の部分が前記基板と前記第１の電荷蓄積構造体との間に位置し、第２の部分が前記基板と前記第２の電荷蓄積構造体との間に位置し、第３の部分が前記基板と前記ゲートの前記第３の部分との間に位置するゲート誘電体と、
を備え、
前記ゲートは、前記基板に最も近接する位置における前記ゲート誘電体の前記第３の部分が、前記ゲート誘電体の第１の部分の厚さ及び前記ゲート誘電体の前記第２の部分の厚さと異なる厚さをもつことを特徴とする記憶デバイス。
【請求項９】
記憶デバイスを作る方法であって、
基板上及び電荷蓄積材料上に材料層を形成する段階と、
前記材料層内に開口をパターン形成する段階と、
前記電荷蓄積材料層上の前記開口の第１の側部に第１の側壁スペーサを形成する段階と、
前記電荷蓄積材料層上の前記開口の第２の側部に前記第１の側壁スペーサと離間した第２の側壁スペーサを形成する段階と、
第１の電荷蓄積構造体及び第２の電荷蓄積構造体を形成する段階と、
ゲートを形成する段階と、
を含み、
前記第１の電荷蓄積構造体及び第２の電荷蓄積構造体を形成する段階が、前記第１の側壁スペーサと前記第２の側壁スペーサとの間の空間を通して前記電荷蓄積材料層をエッチングして前記電荷蓄積材料層内に開口を形成する段階を含み、
前記第１の電荷蓄積構造体が、前記エッチングの後に残り前記第１の側壁スペーサの下に位置する前記電荷蓄積材料層の少なくとも一部を含み、
前記第２の電荷蓄積構造体が、前記エッチングの後に残り前記第２の側壁スペーサの下に位置する前記電荷蓄積材料層の少なくとも一部を含み、
前記ゲートが、前記第１の電荷蓄積構造体の少なくとも一部の上に位置する部分及び前記第２の電荷蓄積構造体の少なくとも一部の上に位置する部分を含むことを特徴とする方法。
【請求項１０】
前記ゲートが、前記第１のスペーサの少なくとも一部及び前記第２のスペーサの少なくとも一部を含むことを特徴とする請求項９に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、一般的に、半導体デバイスに関し、詳細には、多ビット不揮発性記憶半導体デバイス及びその形成方法に関する。
【０００２】
（背景技術）
１つの形式の不揮発性メモリは、電荷蓄積のために絶縁層にトラップを利用する。このような方法に使用される１つの材料はシリコン窒化物である。一般に、窒化物電荷蓄積層は、酸化物等の他の絶縁層に取り囲まれ、酸化物−窒化物−酸化物（ＯＮＯ）構造体を形成する。窒化物に蓄積された電荷は、トランジスタの閾値電圧を操作するために使用され、データが記憶される。一般に、従来型の不揮発性メモリのゲートセルは、論理０又は論理１のいずれかを表す２状態のうちの一方の状態にある。メモリのサイズを著しく大きくすることなく記憶デバイスの容量を増やすために、２つ以上の状態を記憶できる多ビットメモリセルを使用することができる。本明細書では多ビットメモリセルと呼ぶ、この形式の不揮発性メモリセルは、歴史的には窒化物電荷蓄積層の一部に注入される電荷量を制御することにより実現されてきた。
【０００３】
電荷の局在化に依存する多ビットメモリセルの信頼性は、蓄積した電荷を非局在化する電荷移動の影響を受けやすい。詳細には、電荷は窒化層を通って移動して記憶された論理状態の変化を引き起こす場合がある。多数の独立した浮遊ゲートを使用する多ビット不揮発メモリセルにおいて、多数の浮遊ゲートを作るために複数の非自己整合型のマスキング段階を使用する必要があり、プロセスの複雑性及び大きなメモリセルサイズに起因してデバイスの製造コストが著しく高くなっている。
【０００４】
従って、優れたデータ保持能力をもつと共に低コストで製造できる多ビット不揮発性記憶デバイスに対するニーズが存在する。
【０００５】
（発明を実施するための最良の形態）
本発明は、全体的には、２つの絶縁層の間に挟まれた電荷蓄積層を有する多ビット不揮発性記憶デバイスを提供する。一般に、電荷蓄積層は、窒化物、ナノ結晶、又はポリシリコンを含有するが、金属材料又はトラップを含有する他の材料を電荷蓄積層として用いることもできる。１つの実施形態において、厚い酸化層は電荷蓄積層の上に形成され、最小特徴部寸法の孔が厚い酸化層内にエッチングされる。各々が独立したビットを記憶できる２つの電荷蓄積領域は電荷蓄積層に形成される。開口は厚い酸化層内に形成される。電荷蓄積層の上の開口の内壁に形成された側壁スペーサは、１つの方向において最小特徴部寸法よりも小さな寸法をもつ。側壁スペーサは、電荷蓄積層がエッチングにより除去されて側壁スペーサの下に２つの分離した電荷蓄積領域が形成される際に、電荷蓄積層の一部をマスクする機能を果たす。電荷蓄積領域を分離することにより、一方のビットから他方のビットへの電荷の側方伝導を防ぐことができる。また、電荷蓄積層のパターン成形に側壁スペーサを利用することにより結果として得られたデバイスを自己整合型とすることができるので、デバイスを形成するために１つのフォトマスキング段階だけが必要となる。
【０００６】
図１〜図９には、本発明の第１実施形態による多ビット不揮発性記憶デバイスを形成する各段階の断面図を示す。図１は、基板１０上に形成された構造体の断面図を示す。絶縁層１２、電荷蓄積層１４、及び絶縁層１６を含む絶縁積層物は基板１０の上に形成される。図示の実施形態において、絶縁層１２は基板１０から成長する。絶縁層１６は電荷蓄積層１４の上に堆積される。１つの実施形態において、絶縁層１６は堆積された酸化層である。電荷蓄積層１４は、複数の別個の電荷蓄積成分を含む。図示の実施形態において、電荷蓄積層１４内に小円で示すナノ結晶は、複数の別個の電荷蓄積成分を形成するために用いられる。一般にこれらのナノ結晶はシリコンから成るが、別個の蓄積成分は、例えばゲルマニウム、シリコン・カーバイド、種々の金属、又はこれらの任意の組み合わせから成るクラスタ材料とすることもできる。
【０００７】
図２は、硬質マスク層１８が絶縁層１６上に堆積された後の多ビット不揮発性記憶デバイスの断面図を示す。フォトレジスト層２０は絶縁層１８の上に堆積された後にパターン成形される。その後、層１８は、パターン成形されたフォトレジスト層２０で覆われていない領域においてエッチングされる。一般に層１８は酸化物であるが、使用されるスペーサ及びゲート材料に対してエッチング選択性をもつ種々の材料を用いることができる。
【０００８】
図３は、フォトレジスト層２０が除去され、続いて酸化層１６の上に側壁スペーサ２２が形成された後の多ビット不揮発性記憶デバイスの断面図を示す。一般に、側壁スペーサは、スペーサ材料層の堆積、及びその後のスペーサ材料の異方性エッチングによって形成される。一般にスペーサ材料は窒化物であるが、スペーサ材料と層１６及び１４との間でエッチング選択性がある他の任意の材料とすることができる。図４は、絶縁層１２及び１６、及び電荷蓄積層１４がエッチングにより除去され、側壁スペーサ２２の間に空隙２４が形成された後の多ビット不揮発性記憶デバイスの断面図を示す。
【０００９】
図５は、酸化物２６が側壁スペーサ２２の間の空隙２４内で基板１０から熱成長した後の多ビット不揮発性記憶デバイスの断面図を示す。熱成長した酸化物の使用により、堆積された酸化物に比べて移動度が改善されるので良好なメモリビット駆動電流がもたらされる。図示の実施形態において、酸化層２６の厚さは１５Å〜３０Åである。他の実施形態において、酸化層２６は異なる厚さをもつことができる。２つの電荷蓄積領域は、空隙２４の両側の電荷蓄積層１４内に形成される。
【００１０】
図６は、側壁スペーサ２２が除去された後の多ビット不揮発性記憶デバイスの断面図を示す。
【００１１】
図７は、ゲート材料２８が酸化層１８及び２６の上に形成された後の多ビット不揮発性記憶デバイスの断面図を示す。図示の実施形態において、ゲート材料２８は堆積されたポリシリコンである。他の実施形態において、ゲート材料は、堆積された金属又はゲート電極の形成に使用される他の材料とすることができる。
【００１２】
図８は、ゲート材料２８の上部が除去され、ゲート３０が形成された後の多ビット不揮発性記憶デバイスの断面図を示す。図示の実施形態において、材料は化学機械研磨法（ＣＭＰ）によって除去される。
【００１３】
図９は、絶縁層１８をエッチングした後の多ビット不揮発性記憶デバイスの断面図を示す。また、絶縁層１２及び１６、及び電荷蓄積層１４の一部が除去され、電荷蓄積部分３３及び３５が形成されている。マスク層として機能するゲート電極３０によって、ゲート電極３０の下に残った部分を除く絶縁層１２及び１６、及び電荷蓄積層１４の大部分がエッチングにより除去される。その後、側壁スペーサ３２はゲート電極３０と電荷蓄積部分３３及び３５の側部に堆積される。図示の実施形態において、側壁スペーサ３２は窒化物によって形成される。側壁スペーサ３２の形成後に、ドレイン／ソース領域３４及び３６は基板１０に拡散される。ドレイン／ソース領域３４及び３６、及び側壁スペーサ３２は、従来の半導体処理技術を用いて形成されることに留意されたい。また、ドレイン／ソース領域３４及び３６は、側壁スペーサ３２の下にドレイン／ソース拡張部を含み得ることに留意されたい。
【００１４】
図９に示される結果として得られた多ビット不揮発性記憶デバイスは、論理状態を表す電荷を、電荷蓄積領域３３又は電荷蓄積領域３５のいずれかに別々に記憶することができる。比較的薄い酸化層２６により、ドレイン／ソースの高い導電性によってトランジスタ性能の改善がもたらされる。また、電荷蓄積領域３３と３５との間のエッチングにより、２つの電荷蓄積領域を良好に絶縁することによって良好な電荷保持がもたらされる。
【００１５】
例えば、電荷蓄積領域３５をプログラムするためには、ゲート３０及びドレイン／ソース領域３６にプログラム電圧が印加されるが、ドレイン／ソース領域３４は接地電位に保持される。その後、電荷は電荷蓄積領域３５に注入される。同様にして、電荷蓄積領域３３をプログラムするためには、ゲート３０及びドレイン／ソース領域３４にプログラム電圧が印加されるが、ドレイン／ソース領域３６は接地電位に保持される。
【００１６】
デバイスは、ソースからドレイン、又はドレインからソースへ流れる電流を測定することにより、幾通りかの方法で読み取ることができる。一般に、デバイスは、プログラムされた方向と反対の方向で読み取られる。すなわち、ドレイン／ソース領域の機能が逆になる。
【００１７】
電荷蓄積領域３５を消去するには、ゲート３０及びドレイン／ソース領域３６に消去電圧が印加される。電荷蓄積領域３３を消去するには、ゲート３０及びドレイン／ソース領域３４に消去電圧が印加される。
【００１８】
電荷蓄積領域が分離されているので、各々の電荷注入領域が選択された電荷蓄積領域を超えて延びるがデバイスの反対側の非選択領域にまで達しない限り、電荷を正確に同じ物理領域に注入する必要がないので、プログラム操作及び消去操作の制御は単純である。電荷蓄積領域は、注入領域の範囲を正確に制御する必要がある、電荷蓄積領域が連続膜である場合に比べて、これらの操作の任意の手順の後に選択された消去又はプログラム状態に簡単に戻すことができる。
【００１９】
図１０〜図１７は、本発明の第２の実施形態による多ビット不揮発性記憶デバイスを形成するための方法を断面図で示す。
【００２０】
図１０は、ＯＮＯ構造体が基板５０上に形成された後の多ビット不揮発性記憶デバイスの断面図を示す。ＯＮＯ構造体は、絶縁層５６及び５９、及び窒化物層５８を含む。絶縁層５６は基板５０から成長した酸化物である。窒化物を絶縁層５６上に堆積させることにより電荷蓄積層５８が形成される。もしくは、電荷蓄積層５８を形成するために、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化ランタン、ハフニウム・シリケート、又はハフニウム・アルミネート等のトラップを含有する種々の誘電材料を使用できる。絶縁層５９は、窒化物層５８上に堆積されるか又は窒化物層５８の酸化によって成長する。その後、硬質マスク層５２は絶縁層５９上に堆積される。一般に、層５２は窒化物から成るが、以下のゲート及びスペーサ材料に対してエッチング選択性をもつ任意の材料を用いることができる。フォトレジスト層５４は絶縁層５２上に堆積され、その後、パターン成形される。フォトレジスト層５４のパターン成形は、フォトマスクの使用を必要とする唯一の段階であることに留意されたい。
【００２１】
図１１は、絶縁層５９がエッチングにより除去された後の多ビット不揮発性記憶デバイスの断面図を示す。その後、側壁スペーサ６０は電荷蓄積層５８上に酸化物を堆積することによって形成される。
【００２２】
図１２は、電荷蓄積層５８が側壁スペーサ６０の間で除去され、絶縁層５６上に空隙６２が形成された後の多ビット不揮発性記憶デバイスの断面図を示す。電荷蓄積層５８の中央の除去プロセスにおいて、絶縁層５２の一部も同様に除去される。電荷蓄積層５８の一部５５及び５７は、各々の側壁スペーサ６０の下に残る。
【００２３】
図１３は、側壁スペーサ６０及び絶縁層５６がエッチングにより除去され、空隙６４が形成された後の多ビット不揮発性記憶デバイスの断面図を示す。
【００２４】
図１４は、絶縁層６６が空隙６４内に形成された後の多ビット不揮発性記憶デバイスの断面図を示す。絶縁層６６は、基板５０上に酸化物を成長させることによって形成される。絶縁層６８は、酸化層５２及び絶縁層６６を含むデバイス全体にわたって酸化物を成長させることによって形成される。
【００２５】
図１５は、ゲート材料７０が絶縁層６８の上に堆積された後の多ビット不揮発性記憶デバイスの断面図を示す。図示の実施形態において、ゲート材料７０はポリシリコンによって形成される。他の実施形態において、ゲート材料７０は金属等から形成される場合もある。
【００２６】
図１６は、平坦化処理後の多ビット不揮発性記憶デバイスの断面図を示す。図示の実施形態において、デバイスは化学機械研磨法（ＣＭＰ）を用いて平坦化される。
【００２７】
図１７は、絶縁層５２が除去され、側壁スペーサ７４が形成された後の多ビット不揮発性記憶デバイスの断面図を示す。その後、ドレイン／ソース領域７６及び７８は基板５０内に埋め込まれる。
【００２８】
結果として得られた多ビット不揮発性記憶デバイスは、論理状態を表す電荷を電荷蓄積層５５及び５７のいずれかに別々に記憶することができる。もしくは、電荷領域の両方は、単一の冗長ビットを記憶するために使用できる。比較的薄い酸化層６６は、ドレイン／ソースの高い導電性によってトランジスタ性能を改善する。また、電荷蓄積領域５５と５７との間の窒化物をエッチングすることにより、２つの電荷蓄積領域の良好な絶縁によって良好な電荷保持がもたらされる。
【００２９】
例えば、電荷蓄積領域５７をプログラムするためには、ゲート７０及びドレイン／ソース領域７８にプログラム電圧が印加されるが、ドレイン／ソース領域７６は接地電位に保持される。電荷は電荷蓄積領域５７に注入される。同様にして、電荷蓄積領域５５をプログラムするためには、ゲート７０及びドレイン／ソース領域７６にプログラム電圧が印加されるが、ドレイン／ソース領域７８は接地電位に保持される。
【００３０】
デバイスは、ソースからドレイン、又はドレインからソースへ流れる電流を測定することを含む幾通りかの方法で読み取ることができる。一般に、デバイスはプログラムされた方向と反対の方向で読み取られる。すなわち、ドレイン／ソース領域の機能が逆になる。電荷蓄積領域５７を消去するには、ゲート７０及びドレイン／ソース領域７８に消去電圧が印加される。電荷蓄積領域５５を消去するには、ゲート７０及びドレイン／ソース領域７６に消去電圧が印加される。デバイスは、前述のものと同様の消去及びプログラム状態の簡単な制御という利点をもつ。
【００３１】
図１８〜図２４は、本発明の第３の実施形態による多ビット不揮発性記憶デバイスを形成するための方法を断面図で示す。
【００３２】
図１８は、硬質マスク層９２が基板９０上に堆積された後の多ビット不揮発性記憶デバイスの断面図を示す。一般に層９２は酸化物から成るが、ゲート及びスペーサ材料に対してエッチング選択性をもつ任意の材料を用いることができる。その後、フォトレジスト層９４は絶縁層９２上に堆積される。その後、フォトレジスト層９４はパターン成形される。その後、層９２はフォトレジストの欠損領域において除去される。本発明による多ビット不揮発性記憶デバイスを形成するためのプロセスにおいて、フォトレジスト層９４のパターン成形は、フォトマスクの使用を必要とする唯一の段階であることに留意されたい。
【００３３】
図１９は、絶縁層９６が基板９０上に形成された後の多ビット不揮発性記憶デバイスの断面図を示す。絶縁層９６は基板９０上に酸化物を成長させることにより形成される。層９６上に電荷蓄積材料の層を堆積させ、続いて電荷蓄積材料の異方性エッチングを行うことによって、側壁スペーサ９８が形成される。一般に、電荷蓄積材料は窒化物から成るが、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化ランタン、ハフニウム・シリケート、又はハフニウム・アルミネート等のトラップを含有する種々の誘電材料を使用できる。側壁スペーサ９８の間の領域の層９６の厚さは、層９６の一部をエッチングすること及び／又は再成長させることによって随意的に調節できる。
【００３４】
図２０は、側壁スペーサ９８の一部がエッチングされ、電荷蓄積領域１００及び１０２が残された後の多ビット不揮発性記憶デバイスの断面図を示す。
【００３５】
図２１は、絶縁層１０４が、絶縁層９２、電荷蓄積部分１００及び１０２、及び絶縁層９６の上に堆積された後の多ビット不揮発性記憶デバイスの断面図を示す。
【００３６】
図２２は、ゲート材料１０６が堆積された後の多ビット不揮発性記憶デバイスの断面図を示す。図示の実施形態において、ゲート材料１０６はポリシリコンである。他の実施形態において、ゲート材料１０６は金属等から形成される場合もある。
【００３７】
図２３は、絶縁層１０４の大部分又は全を除去してゲート材料１０６を平坦化した後の多ビット不揮発性記憶デバイスの断面図を示す。
【００３８】
図２４は、層９２がゲート１０６に対して選択的なエッチングにより除去され、ドレイン／ソース領域１１２及び１１４が基板９０内に拡散され、側壁スペーサ１１０が形成された後の多ビット不揮発性記憶デバイスの断面図を示す。
【００３９】
図２４に示す結果として得られた実施形態は、前述の実施形態と同様の利点をもたらす。窒化物側壁スペーサ９８の選択的除去を半導体ウェハ全体にわたって制御することは困難な場合があるので、電荷蓄積層１００及び１０２を形成することは一層困難であろう。
【００４０】
図２５〜図３１は、本発明の第４の実施形態による多ビット不揮発性記憶デバイスを形成するための方法を断面図で示す。
【００４１】
図２５は、基板１３０上にＯＮＯ（酸化物−窒化物−酸化物）構造体が形成された後の多ビット不揮発性記憶デバイスの断面図を示す。ＯＮＯ構造体は、絶縁層１３２及び１３６、及び電荷蓄積層１３４を含む。一般に層１３４は窒化物から成るが、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化ランタン、ハフニウム・シリケート、又はハフニウム・アルミネート等のトラップを含有する種々の誘電材料を使用できる。絶縁層１３２は基板１３０上で成長する。電荷蓄積層１３４は絶縁層１３２上に窒化物を堆積することにより形成される。絶縁層１３６は、電荷蓄積層１３４上に酸化物を堆積させるか又は窒化物層１３４の酸化により成長させることによって形成される。
【００４２】
図２６は、硬質マスク層１３８が絶縁層１３６の上に堆積された後の多ビット不揮発性記憶デバイスの断面図を示す。フォトレジスト層１４０は絶縁層１３８上に堆積され、その後、パターン成形される。その後、層１３８はフォトレジストの欠損領域において除去される。
【００４３】
図２７は、フォトレジスト１４０が除去され、側壁スペーサ１４２が形成された後の多ビット不揮発性記憶デバイスの断面図を示す。側壁スペーサ１４２はポリシリコンの堆積及び異方性エッチングによって形成される。随意的に、プロセスのこの時点で閾値電圧調節層１４６を埋め込むことができる。
【００４４】
図２８は、絶縁層１３６及び１３４の露出領域がエッチングされ、空隙領域１４８が形成された後の多ビット不揮発性記憶デバイスの断面図を示す。同時に、層１３８の一部がエッチングによって除去される。随意的に、層１４８の厚さは、エッチング、又はエッチング及び再成長によって調節できる。
【００４５】
図２９は、空隙領域１４８がポリシリコンで充填された後の多ビット不揮発性記憶デバイスの断面図を示す。側壁スペーサ１４２及び充填ポリシリコンはゲート電極１５２を形成する。図示の実施形態において、デバイスは化学機械研磨法（ＣＭＰ）を用いて平坦化される。
【００４６】
図３０は、絶縁層１３８、絶縁層１３６の一部、及び電荷蓄積層１３４の一部が除去された後の多ビット不揮発性記憶デバイスの断面図を示す。絶縁層１３６の一部及び電荷蓄積層１３４の一部はゲート電極１５２の下に残り、分離した電荷蓄積領域１５７及び１５９を形成する。ゲート電極１５２の再酸化により追加的な酸化層１５４及び１５６がゲート電極１５２の側部に形成される。更に、ドレイン／ソース拡張部１５８及び１６０は基板１３０に拡散される。
【００４７】
図３１は、窒化物を用いて側壁スペーサ１６６及び１６８が形成された後の多ビット不揮発性記憶デバイスの断面図を示す。ドレイン／ソース領域１６２及び１６４は基板１３０内に埋め込まれる。自己整合型シリサイド層１７０は、ドレイン／ソース領域１６２及び１６４の上、及びゲート電極１５２の上に形成される。図３１の実施形態において、図９の実施形態と同じ方法でプログラム、読み取り、及び消去が行われる。
【００４８】
前述の実施形態と同様に、本実施形態は、デバイスの中央で窒化物を分割して２つのビットを物理的に分離することにより、窒化物における電荷の側方伝導が防止され、プログラム及び消去状態の簡単な制御が可能となる。
【００４９】
図３２〜図３６は本発明の第５の実施形態による多ビット不揮発性記憶デバイスを形成するための方法を断面図で示す。
【００５０】
図３２は、その上で成長した熱酸化層１８２を備える半導体基板１８０を示す。酸化層１８２の成長後、厚い窒化物層１８４が堆積されるが、層１８４はゲート材料に対するエッチング選択性をもつ任意の材料から成ることもできる。厚い窒化物層１８５はフォトレジスト層１８６を用いてパターン成形され開口１８５が形成される。前述の他の実施形態と同様、開口１８５は、多ビット不揮発性記憶デバイスを含む集積回路上に特徴部を作成する製造プロセスで可能な最小のものである。
【００５１】
図３３は、フォトレジスト層１８６が除去され、開口１８５の各々の側部に側壁スペーサ１８８が形成された後の多ビット不揮発性記憶デバイスの断面図を示す。側壁スペーサ１８８は、電荷蓄積材料を堆積させ、続いて電荷蓄積材料を異方性エッチングすることにより形成される。一般に電荷蓄積材料はポリシリコンであるが、金属材料を使用することもできる。側壁スペーサ１８８は、本実施形態の多ビット不揮発性記憶デバイスに関する電荷蓄積構造体として機能する。随意的に、側壁スペーサ１８８はサイズ調整のためにエッチング処理を施すことができる。酸化物１８２は、エッチング、又はエッチング及び再成長を行うことができ、前述のようにその厚さを低減して良好なトランジスタ性能をもたらすことができる。側壁スペーサ１８８の形成後、酸化層１９０は、ポリシリコン側壁スペーサ１８８及び基板１８０の酸化によって、又は側壁スペーサ１８８上及び側壁スペーサ１８８間の基板１８０上に酸化物を堆積することのいずれかによって形成される。
【００５２】
図３４は、開口１８５がポリシリコンのゲート材料１９２又は他のゲート材料によって充填された後の多ビット不揮発性記憶デバイスの断面図を示す。
【００５３】
図３５は、ポリシリコンのゲート材料１９２が平坦化され、ゲート電極１９４が形成された後の多ビット不揮発性記憶デバイスの断面図を示す。この材料は、化学機械研磨法（ＣＭＰ）を用いて平坦化される。
【００５４】
図３６は、厚い窒化物１８４が除去され、側壁スペーサ２００が形成された後の多ビット不揮発性記憶デバイスの断面図を示す。一般に側壁スペーサ２００は窒化物又は酸化物から成る。ドレイン／ソース領域１９６及び１９８は、基板１８０に埋め込まれる。ドレイン／ソース領域１９６及び１９８、及び側壁スペーサ２００は、従来の半導体処理技術を用いて形成される点に留意されたい。前述の実施形態と同様に、多ビット不揮発性記憶デバイスは単一の自己整合型マスキング段階を用いて製造することができ、これにより製造コストを低減できる。
【００５５】
図３６の実施形態は、図９の実施形態と同じ方法でプログラム、読み取り、消去が行われる。更に、ゲート１９４に消去電圧を印加すると同時に基板１８０を接地してソース／ドレイン領域１９６及び１９８を浮遊状態にしておくことによって、電荷蓄積領域１８８の両方を随意的に同時に消去できる。
【００５６】
前述の本発明の実施形態によって作られたデバイスは、電荷蓄積領域の間の分離領域が集積回路の最小特徴部寸法よりも小さく側壁スペーサによって決定されるので、デバイスの寸法を縮小又は減じることができる。
【００５７】
本発明は好ましい実施形態に基づいて説明されているが、当業者であれば、本発明は、多数の方法で変更できること及び詳細に説明された前述のもの以外の多数の実施形態を想定できることを理解できるであろう。従って、請求項は、本発明の真の範囲に含まれる本発明の全ての変更に及ぶことが意図されている。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図２】本発明の第１実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図３】本発明の第１実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図４】本発明の第１実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図５】本発明の第１実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図６】本発明の第１実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図７】本発明の第１実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図８】本発明の第１実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図９】本発明の第１実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図１０】本発明の第２実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図１１】本発明の第２実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図１２】本発明の第２実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図１３】本発明の第２実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図１４】本発明の第２実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図１５】本発明の第２実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図１６】本発明の第２実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図１７】本発明の第２実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図１８】本発明の第３実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図１９】本発明の第３実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図２０】本発明の第３実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図２１】本発明の第３実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図２２】本発明の第３実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図２３】本発明の第３実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図２４】本発明の第３実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図２５】本発明の第４実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図２６】本発明の第４実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図２７】本発明の第４実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図２８】本発明の第４実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図２９】本発明の第４実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図３０】本発明の第４実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図３１】本発明の第４実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図３２】本発明の第５実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図３３】本発明の第５実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図３４】本発明の第５実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図３５】本発明の第５実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図３６】本発明の第５実施形態による多ビット不揮発性記憶デバイスを形成するための方法を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【国際調査報告】
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