(57)【要約】二重ゲート電極（６０，５０）及びそれを形成する方法を述べた。第１の金属／シリコンのゲート積層と第１のゲート誘電体（４０）とが第１のドープされた領域の上に形成される。金属／ゲート積層（６０，５０）は第１のゲート誘電体（４０）上の金属部（５０）と、金属部（５０）上の第１のゲート部（６０）とからなる。シリコンゲート（６０）と第２のゲート誘電体（４０）は第２のドープされた領域の上に形成される。一実施例において、第１と第２のゲート部はＰ＋にドープされたシリコン・ゲルマニウムであり、金属部はＴａＳｉＮである。他の実施例において、第１と第２のゲート部はＮ＋にドープされたポリシリコンであり、金属部はＴａＳｉＮである。図５は概要を示す。
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【特許請求の範囲】
【請求項１】
第１のドープされた領域と第２のドープされた領域とを有する半導体基板を作製する工程と、
該第１のドープされた領域と第２のドープされた領域との上に誘電体を形成する工程と、
該誘電体上に金属層を形成する工程と、
該金属層をパターニングして少なくとも該第１のドープされた領域の一部の上に金属部分を残す工程と、
該金属部分と第２のドープされた領域との上にシリコン層を形成する工程と、
該シリコン層と金属部分とをパターニングして、第２のドープされた領域の上にシリコンゲートを残し、第１のドープされた領域の上に金属／シリコンのゲート積層を残す工程と、
からなる半導体素子形成方法。
【請求項２】
前記金属層がタンタル、シリコン、及び窒素からなる請求項１に記載の方法。
【請求項３】
前記シリコン層が砒素および燐のうちの１つ以上でその場ドープされる請求項２に記載の方法。
【請求項４】
前記シリコン層がゲルマニウムでその場ドープされる請求項２に記載の方法。
【請求項５】
前記シリコン層が硼素ドープされる請求項４に記載の方法。
【請求項６】
前記半導体基板が価電子帯と伝導帯とを有し、該伝導体は半分の所に中間ギャップを有し、前記金属層は該価電子帯と中間ギャップとの間の仕事関数を有する請求項１の方法。
【請求項７】
前記半導体基板が価電子帯と伝導帯とを有し、該伝導体は半分の所に中間ギャップを有し、前記金属層は該価電子帯と伝導帯との間で、かつ、中間ギャップから少なくとも０. ２ｅＶである仕事関数を有する請求項１の方法。
【請求項８】
前記半導体基板が価電子帯と伝導帯とを有し、該伝導体は半分の所に中間ギャップを有し、前記金属層は該伝導帯と中間ギャップとの間の仕事関数を有する請求項１の方法。
【請求項９】
第１のドープされた領域と第２のドープされた領域とからなる半導体基板と、
該第１のドープされた領域上の第１のゲート誘電体と、
該第１のゲート誘電体上にあって、該第１のゲート誘電体上の金属部と同金属部上のポリシリコン部とからなる金属／シリコンのゲート積層と、
該第２のドープされた領域上の第２のゲート誘電体と、
該第２のゲート誘電体上のシリコンゲートと、
からなる半導体素子。
【請求項１０】
第１のドープされた領域と第２のドープされた領域とを有する半導体基板を作製する工程と、
該第１のドープされた領域と第２のドープされた領域との上に誘電体を形成する工程と、
該誘電体上に窒化タンタル・シリコン層を形成する工程と、
該窒化タンタル・シリコン層をパターニングして、少なくとも該第１のドープされた領域の一部の上に窒化タンタル・シリコン部分を残す工程と、
該窒化タンタル・シリコン部分と第２のドープされた領域との上にその場でドープされたシリコン層を形成する工程と、
該その場でドープされたシリコン層と窒化タンタル・シリコン層部分とをパターニングして、第２のドープされた領域の上にシリコンゲートを残し、第１のドープされた領域の上にゲート積層を残し、該ゲート積層は、シリコンゲート部分上の窒化タンタル・シリコン部分からなる工程と、
からなる半導体素子作製法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体素子およびその形成方法に関し、特には、二重ゲートを有する半導体素子およびその形成方法に関する。  
【背景技術】
【０００２】
ポリシリコンは従来、ＭＯＳトランジスタのゲート電極として使用されてきた。ポリシリコン電極は、代表的には、ＣＭＯＳ技術におけるソース・ドレイン領域のドーピングに整合するように、Ｐ＋かＮ＋にドープされる。しかしながら、素子形状が小型化するにつれて、ゲート電極としてポリシリコンを使用することに問題が生じてきた。例えば、Ｐ＋ドープのポリシリコン・ゲート電極の面積が縮小するにつれて、硼素がゲートポリシリコン・ゲート電極から誘電体を介して貫通し、素子の信頼性を減退させる。更に、Ｐ＋とＮ＋にドープされたポリシリコンの面積が共に縮小すると、ドーピング濃度が増加する。ゲート電極にドーパントを入れるために、高温での工程が行われる。スケーリング効果によって、ソースとドレインはより浅くなっている。不都合なことに、高温での工程ではソースとドレインはより深くなる。しかしながら、高温での工程がなされない場合は、ドーパントはゲート電極から容易に出て行く。従って、ゲート電極にはドープされていない領域も現われる。この多空乏効果は、ゲートの誘電体キャパシタンスと連続する追加のキャパシタンスの役割をする。即ちそれは、好ましくないが、トランジスタの有効酸化物厚を増大させてしまう。旧技術では、ゲート誘電体の有効厚に比べて多空乏領域の厚さは小さいので、多空乏効果は大きな影響はなかった。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一つの解決策は、ＰドープまたはＮドープのシリコンの仕事関数とほぼ同等の仕事関数を有する物質を使用することである。Ｐドープシリコンは約４. １ｅＶの仕事関数を有するが、Ｎドープシリコンは約５. ２ｅＶの仕事関数を有する。これらの両方の値に適合する物質を選択することは困難である。他の解決策は、Ｎドープのシリコンの仕事関数とほぼ同等な物質と、Ｐドープのシリコンの仕事関数とほぼ同等な物質との、二つの異なる物質を使用することである。ＣＭＯＳ工程フローに組み入れるのに必要な、化学的および熱的に安定で、かつ、異なる仕事関数を有する二つの異なる物質を見つけることは難しい。従って、小型化された素子に適合するゲート物質を見つける必要がある。
【課題を解決するための手段】
【０００４】
本発明を、実施例によって説明するが、本発明は添付図には限定されない。類似する参照は同様な部品を示す。これらの図中の部品は簡単かつ明確に示すために描かれており、必ずしも寸法通りではない。本発明の実施例の理解を容易にするために、例えば、図中の部品の幾つかの寸法は他の部品と比較して誇張されている。
【発明を実施するための最良の形態】
【０００５】
シリコンの伝導帯は真空順位の下の４. １ｅＶにあり、価電子帯は、シリコンの伝導帯の下の１. １ｅＶ、即ち、真空順位の下の５. ２ｅＶにある。シリコンの伝導帯と価電子帯との間の約１. １ｅＶの差異はバンドギャップと呼ばれる。中間ギャップはバンドギャップの約半分であり、物質の伝導体と価電子帯との間の約半分の所にある。Ｎチャネルトランジスタのゲート電極の好ましい仕事関数は、半導体基板の伝導体と中間ギャップとの間の値である。Ｎチャネルトランジスタのより好ましい仕事関数は、中間ギャップから少なくとも０. ２ｅＶ加えた値である。即ち、Ｎチャネルトランジスタのより好ましい仕事関数は、真空順位の下の約４. １ｅＶと４. ５ｅＶとの間である。Ｐチャネルトランジス
タのゲート電極の好ましい仕事関数は、半導体基板の価電子帯と中間ギャップとの間の値である。Ｐチャネルトランジスタのより好ましい仕事関数は、中間ギャップから少なくとも０. ２ｅＶ加えた値、即ち、真空順位の下の約４. ９ｅＶと５. ２ｅＶとの間である。
【０００６】
図１は、順次形成されるトランジスタを分離するための、半導体基板１０内のトレンチ２０を示す。好ましい実施例においては、トレンチ２０は浅いトレンチ分離領域である。トレンチ２０を形成するためには、当業者に周知の、通常のエッチングと成膜工程が使用される。半導体基板１０は単結晶シリコン、シリコン・ゲルマニウム、砒化ガリウム、絶縁体上シリコン（ＳＯＩ）等である。第１の実施例において、半導体基板１０はＰドープのシリコンである。シリコンは硼素でシリコンをドープすることによってＰ型にドープされる。この実施例では、井戸３０はＮドープの井戸である。井戸３０は砒素、燐等の注入によってＮ型にドープされる。ゲート誘電体４０は半導体基板１０の上に形成される。一実施例において、誘電体４０はＳｉＯ２である。この実施例において、ゲート誘電体４０は約１５〜５０オングストロームの厚さに熱成長される。素子が小型化すると、ＳｉＯ２厚は１５オングストローム以下になる。別例において、ゲート誘電体４０は酸化物、特には、ＨｆＯ２，ＺｒＯ２，Ａｌ２Ｏ３，Ｌａ２Ｏ３等の金属酸化物、又はそれらの組合せ等である。ゲート誘電体４０が金属酸化物の場合、代表的な厚さは約５〜１００オングストロームであり、より好ましくは、２５オングストローム以下である。ゲート誘電体４０が金属酸化物の場合、原子層成膜（ＡＬＤ），化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、又は、その組合せ等が成膜に使用される。
【０００７】
その後、金属ゲート層５０が、ＡＬＤ、ＣＶＤ、ＰＶＤ、およびその組合せ等を使用して成膜される。金属ゲート層５０は、窒化タンタル・シリコン（ＴａＳｉＮ）、白金、酸化ルテニウム、窒化モリブデン、窒化タングステン・シリコン、窒化タンタル、窒化モリブデン・シリコン、窒化チタン・シリコン、および、窒化タングステンである。窒化タンタル・シリコンはＮＭＯＳ素子と適合する物質であり、白金と窒化タングステンはＮＭＯＳ素子に適合した。金属ゲート層５０がＴａＳｉＮの場合の好ましい実施例では、シリコンまたは窒素の濃度を変化させて、この物質の仕事関数を調整し得る。例えば、シリコンの濃度を増加させると、この物質の仕事関数は約４. ４ｅＶに減少する。窒素の濃度の増加は仕事関数に直接比例する。従って、窒素濃度の増加によって、仕事関数は約４. ８ｅＶになる。
【０００８】
図２は、半導体基板１０をパターン化し、金属ゲート層５０をエッチングした図である。金属ゲート層５０は、井戸３０を含む半導体基板の一部に残っている。金属ゲート層５０は又、トレンチ２０の大部分の上にも残っている。金属ゲート層５０を形成するために、ポリシリコンをエッチングするために使用されるのと同様のエッチング化学物質が使用される。四弗化炭素（ＣＦ４），六弗化エタン（Ｃ２Ｆ６）、臭化水素（ＨＢｒ）、六弗化硫黄（Ｃ２Ｆ６），塩化水素（ＨＣｌ）、塩素分子（Ｃｌ２）等のハロゲン系の化学物質を使用して、プラズマエッチング、反応性イオンエッチング、電子サイクロトロン共鳴エッチング、或いはマイクロ波エッチングを行う。金属ゲート層５０がパターニングされた後、フォトレジストを酸素含有雰囲気に暴露する等の従来法を使用してフォトレジスト層が除去される。金属ゲート層５０は約５０オングストローム以上である。一般にはエッチングは、終点検出を使用して行われる。時間エッチングも使用され得る。
【０００９】
図３では、第２のゲート電極６０が形成される。第１の実施例においては、第２のゲート電極６０はドープされたシリコン層である。シリコンゲート６０は、成膜されたアモルファスシリコンかポリシリコンからなり、その場で、或いは別のドーピング段階でドープされる。この特定の実施例においては、第２のゲート電極６０の厚さは約１０００〜２０００オングストロームである。場合によれば、反射防止コーティング（ＡＲＣ）が、ドープされたシリコン層６０の上に形成される。ドープされたシリコン層６０の上フォトレジ
スト層が成膜される。上述の金属ゲート層５０をエッチングするために使用したのと同様のエッチング化学物質と工程が、第２のゲート電極６０と金属ゲート層５０をエッチングするために使用される。ゲート誘電体４０がＳｉＯ２の場合には、稀弗酸のウェットエッチングが行われる。一般には、水とＨＦとの濃度比は１００：１である。ゲート誘電体４０が金属酸化物の場合には、ＨＦ又は燐酸が使用される。その結果の、金属ゲート層と第２のゲート電極６０とが金属／ゲート、即ち、ゲートの積層を形成する構造を図４に示す。第２のゲート電極６０がシリコンの場合、積層は金属／シリコンのゲート積層である。一実施例において、金属／シリコンのゲート積層は、シリコンのゲート部上に窒化タンタル・シリコンのゲート部がある。
【００１０】
半導体素子の残りの部分を形成するための加工順を図５に示す。ソース・ ドレイン８
０はイオン注入によって形成される。この第１の実施例において、ソース・ ドレイン８
０はＮドープであり、ソース・ ドレイン８１はＰドープである。スペーサ７０がゲート
電極とゲート誘電体を囲んで形成される。一般に、スペーサは窒化物で形成される。ＣＭＯＳ加工がこの時点から連続的に行われる。
【００１１】
第１の実施例の発明を具体的なドーピング型で説明したが、ドーピングの型は逆でもよい。例えば、半導体基板１０がＮドープで井戸３０がＰドープでもよい。この場合、シリコン電極はＰドープ井戸の上で、金属/ シリコン積層電極はＮドープ領域の上である。
【００１２】
第２の実施例において、半導体物質と金属からなる積層はＰ型基板又はＰ井戸の上に形成され、半導体ゲートはＮ井戸の上に形成される。これは、半導体基板１０をＮドープに、井戸３０をＰドープすることによって行われ得る。半導体基板１０がＰ型の場合は、金属／シリコンの積層は半導体基板１０の上に形成され、ゲート電極のみが井戸３０の上に形成される。この実施例において、半導体電極はＰドープのシリコン・ゲルマニウムである。第１の実施例で論じられたすべてのエッチングと形成法は第２の実施例においても使用され得る。
【００１３】
ＮチャネルトランジスタかＰチャネルトランジスタかのために金属電極を使用し、他のためにシリコン電極を使用するのは有用である。これは、半導体分野ですでに確立しているシリコンの工程とツールとを再使用し得る。更にそれは、ＮチャネルとＰチャネルとのトランジスタの望ましい仕事関数を有する、化学的にも熱的にも安定な二つの異なる物質を探す必要性も無く、更に、二つの異なる仕事関数を有する一つの物質の必要もない。
【００１４】
前述の説明において、本発明を具体的な実施例を参照して述べた。しかしながら、下記の請求項で述べた本発明の範囲から逸脱せずに多様な改変が可能である。従って、説明や図は限定ではなくて説明のためであり、そのような改変はすべて本発明の範囲内に含まれる。
【００１５】
利益、他の利点、および問題解決法を具体的実施例に関して上述した。しかしながら、利益、利点、問題解決法、および、あらゆる利益、利点、問題解決法が発生し、深まる原因となる要素はすべての或いは何れかの請求項の、臨界の、必要な、本質的特徴や要素としては構成されていない。ここで使用した、「からなる」、「含まれる」或いはその派生語は排他的な意味ではない。要素のリストを構成する工程、方法、項目、装置等は、それらの要素のみを含むわけではなく、そのような工程、方法、項目、装置等の具体的にリストされていない，或いは固有ではない他の要素も含む。
【図面の簡単な説明】
【００１６】
【図１】ゲート誘電体と金属ゲート電極層とを形成した後の半導体素子基板の一部の断面図。
【図２】金属ゲート層をパターニングした後の半導体素子基板の一部の断面図。
【図３】ポリシリコン層を形成した後の図２の基板の断面図。
【図４】ポリシリコン金属ゲートとゲート誘電体層とをパターニングした後の図３の基板の断面図。
【図５】殆ど完成した素子を作製した後の図２の基板の断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【手続補正書】
【提出日】平成18年5月24日(2006.5.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  第１のドープされた領域と第２のドープされた領域とを有する半導体基板を作製する工程と、
該第１のドープされた領域と第２のドープされた領域との上に誘電体を形成する工程と、
該誘電体上に、タンタル、シリコン、及び窒素からなる金属層を形成する工程と、
該金属層をパターニングして少なくとも該第１のドープされた領域の一部の上に金属部分を残す工程と、
該金属部分と第２のドープされた領域との上にシリコン層を形成する工程と、
該シリコン層と金属部分とをパターニングして、第２のドープされた領域の上にシリコンゲートを残し、第１のドープされた領域の上に金属／シリコンのゲート積層を残す工程と、
からなる半導体素子形成方法。
【請求項２】  前記シリコン層が砒素および燐のうちの１つ以上でその場ドープされる請求項２に記載の方法。
【請求項３】  前記シリコン層がゲルマニウムでその場ドープされる請求項２に記載の方法。
【請求項４】  前記シリコン層が硼素ドープされる請求項４に記載の方法。
【請求項５】    前記半導体基板が価電子帯と伝導帯とを有し、該伝導体は半分の所に中間ギャップを有し、前記金属層は該価電子帯と中間ギャップとの間の仕事関数を有する請求項１の方法。
【請求項６】    前記半導体基板が価電子帯と伝導帯とを有し、該伝導体は半分の所に中間ギャップを有し、前記金属層は該価電子帯と伝導帯との間で、かつ、中間ギャップから少なくとも０. ２ｅＶである仕事関数を有する請求項１の方法。
【請求項７】  前記半導体基板が価電子帯と伝導帯とを有し、該伝導体は半分の所に中間ギャップを有し、前記金属層は該伝導帯と中間ギャップとの間の仕事関数を有する請求項１の方法。
【請求項８】
第１のドープされた領域と第２のドープされた領域とからなる半導体基板と、
該第１のドープされた領域上の第１のゲート誘電体と、
該第１のゲート誘電体上にあって、該第１のゲート誘電体上の金属部と同金属部上のポリシリコン部とからなる金属／シリコンのゲート積層と、
該第２のドープされた領域上の第２のゲート誘電体と、
該第２のゲート誘電体上のシリコンゲートと、
からなる半導体素子。
【請求項９】    第１のドープされた領域と第２のドープされた領域とを有する半導体基板を作製する工程と、
該第１のドープされた領域と第２のドープされた領域との上に誘電体を形成する工程と、
該誘電体上に窒化タンタル・シリコン層を形成する工程と、
該窒化タンタル・シリコン層をパターニングして、少なくとも該第１のドープされた領域の一部の上に窒化タンタル・シリコン部分を残す工程と、
該窒化タンタル・シリコン部分と第２のドープされた領域との上にその場でドープされたシリコン層を形成する工程と、
該その場でドープされたシリコン層と窒化タンタル・シリコン層部分とをパターニングして、第２のドープされた領域の上にシリコンゲートを残し、第１のドープされた領域の上にゲート積層を残し、該ゲート積層は、シリコンゲート部分上の窒化タンタル・シリコン部分からなる工程と、
からなる半導体素子作製法。
【国際調査報告】
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2006523008.tif 000009
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