(57)【要約】半導体ウエハ１０１のスクライブ領域１０３から金属を除去する工程に関する。除去される金属には、スクライブ領域のソー・パス１１１内の露出された金属と、スクライブ領域のクラック停止トレンチの金属とが含まれ得る。一例では、ウエハをウェット・エッチングすることによって、スクライブ領域から銅が除去される。一例では、ウエハ表面上の露出されたバリア接着層２０３の除去後に、ウェット・エッチング工程が行われる。ソー・パス１１１内の金属を除去することによって、ウエハのダイ領域１００７のシンギュレーション中にソー・ブレード９０３に付着する金属の量が低減され得る。
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【特許請求の範囲】
【請求項１】
半導体ダイの形成方法において、
ウエハを設ける工程と、前記ウエハは基板と、同基板の上に位置し、かつ相互接続金属を有する複数の層から成るスタック層とを有し、前記スタック層は複数のダイを分割するスクライブ領域の内部のソー・パス表面の一部分において露出する金属を有し、前記露出する金属のうち一部は前記複数の層の中に延びていることと、
前記スタック層の上に選択的に位置する誘電体パッシベーション層を形成する形成工程と、
前記スクライブ領域のソー・パス内にリセス領域を形成するために、前記ソー・パス内で少なくとも第１の深さまで露出する金属を除去する除去工程とから成る方法。
【請求項２】
半導体ウエハにおいて、
基板と、
前記基板の上に位置する複数の層から成り相互接続金属を含むスタック層と、前記半導体ウエハはスクライブ領域によって分割される第１のダイ領域および第２のダイ領域を含むことと、
前記スタック層の上に選択的に位置する誘電体パッシベーション層と、
前記スクライブ領域の内部のソー・パスと、前記ソー・パスは金属が除去されて形成された少なくとも１つのリセス領域を前記スタック層内に有することとを有する半導体ウエハ。
【請求項３】
半導体ダイの形成方法において、
各々ソー・パスを有する複数のスクライブ領域によって物理的に分割されている複数のダイ領域を有するウエハ上に基板を設ける工程と、
前記基板の上に位置し、かつ誘電体材料と相互接続金属とを有するスタック層を形成する形成工程と、前記スタック層は前記複数のスクライブ領域のうち１つのスクライブ領域のソー・パス表面の一部分において露出する金属を含むことと、
前記スクライブ領域の内部のソー・パス内にリセス領域を形成するために少なくとも第１の深さまで前記露出する金属をエッチングすることによって前記ソー・パスを処理する処理工程とから成る方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体デバイスの製造に関し、より詳細にはウエハの半導体ダイ領域間のスクライブ領域における金属低減に関する。
【背景技術】
【０００２】
半導体ウエハのスクライブ領域の相互接続層には、例えば、試験構造およびアライメント基準（alignment key ）用に銅が用いられている。ウエハのダイ領域のシンギュレーション（singulation ）中に、スクライブ領域の相互接続層の銅がソー・ブレードに付着する場合がある。このソー・ブレードに付着した銅のため、ウエハのクラッキングおよびチッピングが生じる。クラックおよびチップによって、適用中のダイの機械故障が起きる。
【０００３】
ソー・ブレードに付着した銅によるウエハ基板への損傷を減少させるため、スクライブ領域の切断に複数のソー・ブレードが用いられる場合がある。第１のソー・ブレードは、相互接続層を切断するために用いられる。相互接続層に由来して付着する銅は、第１のソー・ブレード上に蓄積する。第２のソー・ブレードは、同じソー・パス（path）を辿り、下にある基板を切断する。この第２のソー・ブレードは銅をほとんど切断しないので、このソー・ブレードには銅がほとんど付着しない。しかしながら、ソー・ブレードを２つ利用するため、ソーのアライメント不良によって他の問題が生じる。また、銅の付着したソー・ブレードは第２のソー・ブレードよりも幅広になる場合があり、第１のソー・ブレードに付着した銅のため、ダイ・エッジに棚（ledge ）が形成され得る。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ダイのクラッキングを防止するため、ダイ・エッジに配置されたクラック停止トレンチが用いられる場合がある。しかしながら、それらのトレンチは、パターン形成、パターンのエッチング、マスクの除去、およびエッチングを行うために、追加の工程を必要とする場合がある。さらに、トレンチの下方からダイのアクティブ領域にクラックが成長する場合もある。加えて、低誘電率を有する低密度の誘電体材料を相互接続層に用いると、ダイのトレンチによって、ダイが湿気に対して開放される場合がある。したがって、ウエハ製造におけるクラッキングの原因を減少させることが望ましい。
【課題を解決するための手段】
【０００５】
必要なのは、ウエハに対するクラッキング、チッピング、または他の損傷を減少させるために、ソー・パス内の銅または他の金属の量を低減してソー・ブレードまたは他の種類のウエハ切断デバイスへの金属の蓄積を防止する、改良された方法である。
【発明を実施するための最良の形態】
【０００６】
添付の図面を参照することによって、当業者には、本発明がさらによく理解され、本発明の多数の目的、特徴、および利点が明らかとなり得る。
特に言及しない限り、異なる図面で同じ参照記号が用いられている場合には同一の部材を示す。
【０００７】
以下に、本発明を実施する形態の詳細な説明を述べる。この説明では本発明を例示することを意図しており、限定するものと捉えるべきではない。
図１は、本発明による製造中の半導体ウエハの一実施態様の部分断面図である。図１には、ソルダボールの形成（または、他の実施態様における他のダイ−パッケージ外部伝導性接続構造の形成）より前のウエハ１０１の一部分を示す。ウエハ１０１のダイ領域１０
５は、ウエハ１０１において半導体ダイ（図示せず）が作製される部分である。ウエハ１０１には、スクライブ領域（図示せず）によって分割される複数のダイ領域（図示せず）が含まれる。図１は、ダイ領域１０５に隣接して位置するスクライブ領域１０３の一部分を示す。第２のダイ領域（図示せず）は、図１に示した眺めに関してスクライブ領域１０３の左に位置する。一実施態様では、ダイ領域１０５から作製されるダイは、半導体パッケージのフリップ・チップ構成で利用される。
【０００８】
ウエハ１０１には、基板１０９の上に位置する相互接続スタック層１０７が含まれる。図１では、スタック層１０７には、複数層の誘電体材料とビアおよび配線層などの相互接続する導電性構造とが含まれる。それらの相互接続導電性構造は、金属（例えば、銅、アルミニウム、銀、または金）から作製され、例えば、ソルダボールなどの外部伝導性接続構造と基板１０９に形成されるデバイス（図示せず）を電気的に接続する。複数層の相互接続スタック層１０７は、一実施態様では、デュアル・インレイド（dual inlaid ）工程によって形成されるが、他の実施態様では、例えば、シングル・インレイド工程など、他の工程によって形成されてもよい。
【０００９】
ウエハのダイをシンギュレーションするために、ソー・ブレードまたは他の切断デバイスが用いられ、製造のより後の段階中に、ダイ領域（例．１０５）がお互いから分割される（図９を参照）。図１では、ソー・ブレードはソー・パス１１１でウエハを切断する。伝導性構造１１２は、一実施態様では銅から作製され、ソー・パス１１１内に位置する。この伝導性構造は、製造中の試験およびアライメント案内のために利用されるが、典型的にはダイ領域１０５において基板１０９に形成されるデバイスに電気的に接続されておらず、最終用途でのダイの動作中には利用されない。
【００１０】
ダイのシンギュレーション中に、ソー・パス１１１内のこの伝導性構造１１２の銅がソー・ブレードに付着することによって、シンギュレーション中に問題が生じる場合がある。後述するように、ソー・ブレードの金属付着を低減するために、ソー・パス１１１内の金属の部分は除去される。
【００１１】
パッシベーション層１２１は相互接続層１０７の上に位置する。パッシベーション層１２１は、例えば、シリコンナイトライドなど、誘電体パッシベーション材料から作製される。パッシベーション層１２１は、ウエハ１０１のダイ領域、例えば１０５、の上方に形成され、ダイ領域の保護層として利用される。パッシベーション層１２１には、外部伝導性接続構造（例えば、ソルダボール）を相互接続スタック層１０７の導電性パッド（例．１３１）に接続するための開口部が含まれる。示した実施態様では、ダイ領域１０５の上方にポリイミド層１２４が形成され、応力緩和およびダイの保護に利用される。ポリイミド層１２４には、外部伝導性接続構造（例えば、ソルダボール）を相互接続スタック層１０７の導電性パッド（例．１３１）に接続するための開口部が含まれる。幾つかの実施態様では、スクライブ領域においてソー・パス内に除去されるべき金属を含まないような部分の上方に、パッシベーション層１２１が位置してもよい。
【００１２】
エッジ・シール環（seal ring ）１１９およびクラック停止環１１７は、ダイ領域１０５の周囲に広がっている。これらの構造は、配線間に位置するトレンチ・ビアを有する金属配線から作製される。シール環１１９およびクラック停止環１１７のコンタクト・ビア１２０は、タングステンなど異なる材料であってもよい。
【００１３】
伝導性構造１１３および１１５は、スタック層１０７でソー・パス１１１のエッジに位置する環構造であり、ダイ領域１０５を囲んでいる。ソー・ブレードの幅が５０μｍおよびスクライブ領域の幅が１００μｍの一実施態様では、伝導性構造１１３および１１５は、クラック停止環１１７からそれぞれ２０μｍおよび１５μｍに位置する。より後の工程
で示すように、スクライブ領域にクラック停止トレンチを形成するために、伝導性構造１１３および１１５は除去される。
【００１４】
図２には、バリア接着層２０３とバリア接着層２０３の上の電気バス層（electrical bus layer）２０５とを適用した後の、ウエハ１０１の一部分の部分断面図を示す。一実施態様では、層２０３は、物理蒸着工程によって形成されるチタン・タングステン（ＴｉＷ）の層であり、２７０ｎｍ（２７００オングストローム）である。他の実施態様では、層２０３にニッケルが含まれてもよい。更に他の実施態様では、層２０３は、チタン・ナイトライド（ＴｉＮ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、またはタングステン（Ｗ）の層であってもよい。層２０５は銅を含み、また一実施態様では、物理蒸着工程によってウエハ全体の上方に適用される。他の実施態様では、層２０５は、例えば、無電解めっきまたは化学蒸着など他の工程によって適用されてよい。層２０５は、さらなる電気めっきによって銅スタッド３０７など他の構造を形成するための、電気バスとして機能する（図３を参照）。一実施態様では、層２０５は、厚さ５３０ｎｍ（５３００オングストローム）である。
【００１５】
図３には、基板１０９のダイのデバイスを外部に接続する外部伝導性接続構造を形成するための銅スタッド（例．３０７）およびソルダ・キャップ（例．３０９）の形成後の、ウエハ１０１の一部分の部分断面図を示す。伝導性パッド（例．１３１）の上方の位置で層２０５を露出する開口部を有する層２０５の上に、フォトレジスト層３０３を最初にパターン形成する。続いて、電気めっきによってフォトレジストの開口部に銅スタッド（例．３０７）を形成する。その後で、電気めっきによってソルダ・キャップ（例．３０９）も形成する。
【００１６】
図４には、フォトレジスト３０３を除去したウエハ１０１の一部分の部分断面図を示す。フォトレジスト３０３の除去後、続いて銅層２０５を選択的に除去するためにウエハ表面をウェット・エッチングする。一実施態様では、コネティカットのマクダーミド・コーポレーション（MACDERMID CORPORATION of Connecticut）によって販売されている、メテックス（METEX ）ＦＡおよびメテックスＦＢなどアンモニア化合物のエッチング剤を用いて、ウェット・エッチングを行う。この工程中に、銅スタッド（例．３０７）の側壁の一部分も除去する。除去される側壁の部分は、層２０５の厚さとほぼ同じ幅である。
【００１７】
図５には、層２０５の除去後の、ウエハ１０１の一部分の部分断面図を示す。続いて、例えば、過酸化水素を用いる化学浴中で、層２０３のうちスタッド（３０７）の下でない部分を除去する。その結果得られる構造を図６に示す。
【００１８】
図６には、層２０３の部分の除去後の、ウエハ１０１の部分断面図を示す。層２０３の部分の除去後、スタック層１０７のうち、パッシベーション層１２１およびソルダ・キャップ３０９のうちの少なくとも１つの下に位置していない部分を露出する。この時点で、試験構造１１２および伝導性構造１１３，１１５の露出された銅を除去するため、続いてウエハ１０１をウェット・エッチングする。このウェット・エッチング工程の結果として得られる構造を図７に示す。
【００１９】
図７に示すように、頂部の相互接続層７０３における、試験構造１１２、伝導性構造１１３、伝導性構造１１５の露出された銅は、ウェット・エッチング工程によって除去され、それぞれ、開口部７０８，７１３，７１７を残す。デュアル・インレイド工程を用いて相互接続層１０７を形成したため、層７０４のビア７１１，７１５，７２１の銅も除去される。示した実施態様では、ビア・スタック層７０４の伝導性構造（図７では除去されている）とスタック層７０５の伝導性構造（例．７２０）との間に位置する伝導性バリア接着層（図示せず）の存在によって、スタック層７０５における、試験構造１１２、伝導性
構造１１３、伝導性構造１１５の銅は除去されない。バリア接着層には、チタン、タンタル、およびタングステンのうち少なくとも１つが含まれる。
【００２０】
スタック層７０３および７０４の露出された金属のウェット・エッチングによって、銅スタッド（例．３０７）の側壁およびその下に位置する銅層２０５からも銅が除去され、層２０３の頂部の一部分およびソルダ・キャップ３０９の底部の一部分が露出される。さらに、スタック層７０３および７０４の露出された金属を除去するために用いられるウェット・エッチングのアンモニウムイオンによって、露出されたパッシベーション層１２１およびポリイミド層１２４の上に位置する痕跡量の鉛錯体も除去される場合がある。
【００２１】
ウェット・エッチングでスタック層７０３および７０４の露出された金属を除去した後、例えば、過酸化水素を用いる別の化学浴にウエハ１０１を供して、スタック層７０５の伝導性金属（例．７２０）上のバリア接着層（図示せず）を除去する。この浴では、露出された層２０３の一部分も除去される。その後で、スタック層７０５および７０６の露出された銅、例えば、７２０を除去するため、ウエハ１０１を別のウェット・エッチング工程に供する。化学浴で伝導性のバリア接着層を除去する工程に続けてウェット・エッチングで次の２つのスタック層の露出された銅を除去する工程を繰り返すことによって、伝導性構造１１３および１１５の銅の全てに加え、ソー・パス１１１内の任意の露出された銅をも除去することが可能である。
【００２２】
図８には、伝導性構造１１３および１１５の銅の全てが除去されクラック停止トレンチ８０７および８０９がそれぞれ形成されている、ウエハ１０１の部分断面図を示す。ソー・パス１１１内の露出された銅も除去されている。ソー・パス１１１のより低いレベルには銅が存在する場合があるが、より低いレベルでは金属配線がより狭くソー・ブレードの幅における割合はより小さいため、層７０３でのソー・ブレード・パス内の銅の量はより低いレベルよりも多いので、幾つかの実施態様におけるより低いスタック層の銅は、ソー上に付着を生成しないであろう。
【００２３】
化学浴およびウェット・エッチング工程が繰り返される間に、銅スタッド（例．３０７）の直径に加え層２０５および２０３の露出された部分も減少する。
図９には、ソー・パス１１１に沿ってソー・ブレード９０３を用いて切断されている、ウエハ１０１の部分断面側面図を示す。示した実施態様では、ソー・ブレード９０３はスタック層１０７および基板１０９の両方を切断している。この実施態様では、ソー・パス内の露出された銅を除去することによってソー・パス由来の銅の付着を極小化しているので、単一のソー・ブレード（例．９０３）を用いてウエハ全体を通じて切断し得る。したがって、シンギュレーション工程の時間が低減され得る。さらに、複数のソー・ブレードを用いるアライメントの問題も取り除かれる。しかしながら、他の実施態様では、ウエハを切断するために複数のソー・ブレードを用いてもよい。
【００２４】
また、ソー・ブレード９０３がソー・パス１１１を通じて切断することによりクラッキングがダイ領域１０５まで成長することは、クラック停止トレンチとして働く構造１１３および１１５によって抑制され得る。
【００２５】
ダイをシンギュレーションした後に、キャップのソルダ（例．３０９）を水素炉中でリフローさせて、銅スタッド（例．３０７）上にソルダボールを形成する。他の実施態様では、シンギュレーションの前にキャップのソルダをリフローする。他の実施態様では、層２０５のエッチングの後でかつ層２０３の除去の前に、キャップのソルダをリフローする。
【００２６】
図１０にはウエハ１０１の頂部を示す。図１０に示すように、ウエハ１０１には、ダイ
領域１００５，１００６，１００７，１００８を有する複数のダイ領域が含まれる。ダイ領域の間に示されているのが、スクライブ領域１００３および１００４である。スクライブ領域１００３および１００４の内に位置するのは、それぞれソー・パス１００９および１０１０である。スクライブ領域１００４は幅１０２３を有するが、一実施態様では、この幅は１００μｍである。ソー・パス１０１０は幅１０２１を有するが、一実施態様では、この幅は５０〜５５μｍである。一実施態様では、ソー・パス１０１０の幅は、アライメントおよび位置の公差を加えたソー・ブレード（例．９０３）の幅である。一実施態様では、それらの公差は５μｍである。ダイ領域１００５〜１００８をシンギュレーションしてダイにするために、ソー・ブレード、例えば９０３は、ソー・パス１０１０および１００９に沿ってウエハ１０１を切り離す。
【００２７】
他の実施態様では、ダイ領域のシンギュレーションの前に、伝導性構造１１３および１１５の金属の全てが除去される訳ではなく、ソー・パス１１１内の露出された金属の全てが除去される訳でもない。例えば図７に示すような、スタック層７０３および７０４に位置する銅のみ（または、幾つかの実施態様では、層７０３のみ）が除去されているウエハ構造で、シンギュレーションが行われてもよい。他の実施態様では、より低い層のうち幾つかの伝導性材料も除去されてよい。別の例では、ソー・パス１１１内の露出された銅と伝導性構造１１３および１１５のスタック層７０３，７０４，７０５，７０６の銅とが除去され、スタック層７０７以下の銅は残る。
【００２８】
他の実施態様では、スクライブ領域の伝導性構造が、金、銀、またはアルミニウムなど他の種類の金属から作製される。また、スクライブ領域からの金属の除去は、他の種類、他の構成、またはそれらの両方であるダイ構造と共に利用されてよい。例えば、ポリイミド層１２４を有しないダイ構造に対して、スクライブ領域からの金属除去が利用されてよい。また、例えば、ソルダ・キャップ（例．３０９）を利用せず、ワイヤボンドが銅スタッド（例．３０７）に取り付けられている構造など、他の種類の外部伝導性接続構造を有するダイ構造と共に、スクライブ領域からの金属除去が利用されてよい。一実施態様では、ワイヤボンド・ウエハのスクライブ領域の幅は８０μｍであり、ウエハはバックグラウンドから０．３５ｍｍまでの厚さであり、シンギュレーションには３０〜３５μｍのソー・ブレードが用いられる。また他の実施態様では、クラック停止トレンチ８０７，８０９を備えていないダイにおいて、ソー・パスからの露出された金属の除去がなされてもよい。他の実施態様では、層２０３，２０５およびスタッド３０７はニッケルから作製される。
【００２９】
本発明の一態様では、半導体ダイの形成方法には、ウエハを設ける工程が含まれる。ウエハには、基板と、その基板の上に位置し相互接続金属を有する複数の層から成るスタック層とが含まれる。スタック層は、複数のダイを分割するスクライブ領域の内部のソー・パス表面の一部分に、露出された金属を含む。露出された金属のうちの幾らかは、複数の誘電体層の中に延びる。この方法は、スタック層の上に選択的に位置する誘電体パッシベーション層を形成する工程と、ソー・パス内にリセス領域を形成するためにスクライブ領域のソー・パス内で少なくとも第１の深さまで露出された金属を除去する工程とをさらに含む。
【００３０】
本発明の別の態様では、半導体ウエハには基板とスタック層とが含まれる。スタック層は基板の上に位置する複数の層から成り、相互接続金属を含む。ウエハには、スクライブ領域によって分割される第１のダイ領域および第２のダイ領域が含まれる。ウエハにはさらに、スタック層の上に選択的に位置する誘電体パッシベーション層とスクライブ領域の内部のソー・パスとが含まれる。ソー・パスは、金属が除去されている少なくとも１つのリセス領域をスタック層内に有する。
【００３１】
別の態様では、半導体ダイの形成方法には、各々ソー・パスを有する複数のスクライブ領域によって物理的に分割されている複数のダイ領域を有するウエハ上に基板を設ける工程が含まれる。この方法には、基板の上に位置し誘電体材料と相互接続金属とを有するスタック層を形成する工程も含まれる。スタック層には、複数のスクライブ領域のうち１つのスクライブ領域のソー・パス表面の一部分に露出された金属が含まれる。この方法には、ソー・パス内にリセス領域を形成するために少なくとも第１の深さまで露出された金属をエッチングすることによってスクライブ領域の内部のソー・パスを処理する工程がさらに含まれる。
【００３２】
本発明の特定の実施態様を示して説明してきたが、本明細書の教示に基づいて、本発明およびそのより広範な態様から逸脱することなく、さらなる変更および修正がなされ得ることが当業者には認められるであろう。したがって添付の特許請求の範囲は、本発明の真の精神および範囲の内にあるそのような変更および修正の全てを、その範囲の内に包含するものである。
【図面の簡単な説明】
【００３３】
【図１】本発明による製造中の一段階での半導体ウエハの一実施態様の部分断面図。
【図２】本発明による製造中の別の段階での半導体ウエハの一実施態様の部分断面図。
【図３】本発明による製造中の別の段階での半導体ウエハの一実施態様の部分断面図。
【図４】本発明による製造中の別の段階での半導体ウエハの一実施態様の部分断面図。
【図５】本発明による製造中の別の段階での半導体ウエハの一実施態様の部分断面図。
【図６】本発明による製造中の別の段階での半導体ウエハの一実施態様の部分断面図。
【図７】本発明による製造中の別の段階での半導体ウエハの一実施態様の部分断面図。
【図８】本発明による製造中の別の段階での半導体ウエハの一実施態様の部分断面図。
【図９】本発明による製造中の別の段階での半導体ウエハの一実施態様の部分断面図。
【図１０】本発明による半導体ウエハの一実施態様の部分平面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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