(57)【要約】改善されたイメージャ画素構成は、画素回路を覆うが画素の導電相互接続層の下方に光シールドを有する。光シールドは、下の回路に対する接点のための開口を有する不透明（またはほぼ不透明）の材料の薄膜とすることができる。光シールド内の孔は、画素の光変換デバイスの活性領域を露出する。
2006523034.tif 000002
【特許請求の範囲】
【請求項１】
画素光変換デバイスと、
前記画素光変換デバイスと電気的に連絡する画素回路と、
前記画素回路を覆って設けられ、かつ前記光変換デバイスを覆う光伝達領域を有する光シールド層と、
全ての相互接続層が前記光シールド層を覆って設けられる少なくとも１つの相互接続層とを備えるイメージャ・デバイス。
【請求項２】
前記画素回路が、前記光変換デバイスを拡散領域に電気的に接続するための転送トランジスタを備え、前記拡散領域が、前記少なくとも１つの相互接続層に設けられた導体によってトランジスタ・ゲートに電気的に結合される、請求項１に記載のイメージャ・デバイス。
【請求項３】
前記導体が、前記光シールド層を覆って設けられた第１の金属相互接続層に設けられる、請求項２に記載のイメージャ・デバイス。
【請求項４】
前記光変換デバイスが、拡散領域に電気的に結合され、前記画素回路が、前記拡散領域をトランジスタ・ゲートに電気的に接続する導体をさらに備え、前記導体が、前記少なくとも１つの相互接続層に設けられる、請求項１に記載のイメージャ・デバイス。
【請求項５】
前記導体が、前記光シールド層を覆って設けられた第１の導電相互接続層に設けられる、請求項４に記載のイメージャ・デバイス。
【請求項６】
前記光変換デバイスが、フォトダイオード、フォトゲート、およびフォトコンダクタからなるグループから選択されたフォトセンサである、請求項１に記載のイメージャ・デバイス。
【請求項７】
前記光変換デバイスが、フォトダイオードである、請求項１に記載のイメージャ・デバイス。
【請求項８】
前記光シールドが、導電層である、請求項１に記載のイメージャ・デバイス。
【請求項９】
前記光シールドが、電気絶縁層である、請求項１に記載のイメージャ・デバイス。
【請求項１０】
前記光シールドの前記光伝達領域が、前記光シールド層内の孔である、請求項１に記載のイメージャ・デバイス。
【請求項１１】
前記光シールドが、タングステン、タングステン・シリサイド、チタン、窒化チタン、コバルト、クロム、ポリシリコン・タングステン・シリサイド、アルミニウム、チタン・シリサイド、およびそれらの組み合わせからなるグループから選択された材料を含む、請求項１に記載のイメージャ・デバイス。
【請求項１２】
前記光シールドと電気接触する接地回路をさらに備える、請求項１に記載のイメージャ・デバイス。
【請求項１３】
導体が前記光シールドを通過することを可能にするように構成された、前記光シールド内の開口をさらに備える、請求項１に記載のイメージャ・デバイス。
【請求項１４】
前記少なくとも１つの相互接続層が、少なくとも第１の相互接続層、および前記第１の相互接続層上方の第２の相互接続層を備える、請求項１に記載のイメージャ・デバイス。
【請求項１５】
前記光シールドが、約１００Åから約３０００Åの厚みである、請求項１に記載のイメージャ・デバイス。
【請求項１６】
前記光シールドは、前記光シールド上に当たる光の１％未満が前記下の画素回路に伝達されることを可能にする、請求項１に記載のイメージャ・デバイス。
【請求項１７】
前記少なくとも１つの相互接続層が、前記光変換デバイスの上に載る部分で少なくとも一部に透明である、請求項１に記載のイメージャ・デバイス。
【請求項１８】
前記光シールドが、前記画素回路を覆うプレーナ層である、請求項１に記載のイメージャ・デバイス。
【請求項１９】
前記光シールドが、前記画素回路を覆う共形層である、請求項１に記載のイメージャ・デバイス。
【請求項２０】
前記イメージャ・デバイスが、ＣＭＯＳイメージャ・デバイスである、請求項１に記載のイメージャ・デバイス。
【請求項２１】
少なくとも１つのＣＭＯＳ画素センサ・セルを含む集積回路であって、前記画素センサ・セルが、
半導体基板と、
前記基板内のフォトセンサと、
前記フォトセンサによって生成された電荷をゲーティングするために、前記基板を覆うトランジスタ・ゲートと、
前記基板および前記トランジスタ・ゲートを覆うが、前記集積回路の全ての導電相互接続層の下にあり、前記フォトセンサを覆う開口を有する光遮断膜と、
前記光遮断膜を覆う第１の導電相互接続層とを備える集積回路。
【請求項２２】
前記転送トランジスタが、前記フォトセンサからソース・フォロア・トランジスタへ電荷をゲーティングする、請求項２１に記載のＣＭＯＳ画素センサ・セル。
【請求項２３】
前記第１の導電相互接続層が、前記フォトダイオードからソース・フォロア・トランジスタのゲートへの電荷を受ける領域に局所的に電気接続する、請求項２１に記載のＣＭＯＳ画素センサ・セル。
【請求項２４】
前記光遮断膜が接地される、請求項２１に記載のＣＭＯＳ画素センサ・セル。
【請求項２５】
前記光遮断膜は、下の前記画素センサ・セルの回路に対する接点が、前記光遮断膜を通過することを可能にする開口を有する、請求項２１に記載のＣＭＯＳ画素センサ・セル。
【請求項２６】
前記フォトセンサがフォトダイオードである、請求項２１に記載のＣＭＯＳ画素センサ・セル。
【請求項２７】
プロセッサと、
前記プロセッサに電気的に結合され、かつＣＭＯＳ画素アレイを備える撮像デバイスとを備え、前記アレイの少なくとも１つの画素が、
画素光変換デバイスと、
前記画素光変換デバイスと電気的に連絡する画素回路と、
前記画素回路を覆って設けられ、かつ前記光変換デバイスを覆う光伝達領域を有する光シールド層と、
全ての相互接続層が前記光シールドを覆って設けられる少なくとも１つの相互接続層とを備えるイメージャ・システム。
【請求項２８】
前記少なくとも１つの相互接続層が、少なくとも第１の相互接続層、および前記第１の相互接続層上方の第２の相互接続層を備える、請求項２７に記載のイメージャ・システム。
【請求項２９】
前記光シールドが、約１００Åから約３０００Åの厚みである、請求項２７に記載のイメージャ・システム。
【請求項３０】
光変換デバイスと電気的に連絡する画素回路を有し、かつ少なくとも１つの導電相互接続層を介して電気的に相互接続されるＣＭＯＳイメージャ画素であって、
前記画素回路と任意の導電相互接続層との間に設けられ、かつ前記光変換デバイスを覆う光伝達領域を有する光シールド層を備えるＣＭＯＳイメージャ画素。
【請求項３１】
前記光シールド層が、前記光シールドに当たる光の１％未満が前記画素回路に伝達されることを可能にするように構成される、請求項３０に記載のＣＭＯＳイメージャ画素。
【請求項３２】
前記光シールド層が、誘電体層によって前記画素回路から分離される共形層である、請求項３０に記載のＣＭＯＳイメージャ画素。
【請求項３３】
複数の画素を有する画素アレイであって、前記画素それぞれが、光変換デバイスと電気的に連絡する画素回路と、前記画素回路と任意の金属相互接続層との間に設けられた光シールドとを有し、前記光シールドが、前記光変換デバイスを覆う光伝達領域を有し、電気信号流れが、光入力に応答して前記画素アレイによって生成される画素アレイと、
前記画素アレイからの前記電気信号流れを受けるように構成された読み出し回路と、
前記読み出し回路から前記電気信号流れを受けるように構成されたアナログ・デジタル変換デバイスと、
前記アナログ・デジタル変換デバイスから前記電気信号流れを受けるように構成されたプロセッサと、
前記プロセッサから前記電気信号流れを受けるように構成されたシリアライザとを備えるＣＭＯＳイメージャ・デバイス。
【請求項３４】
前記電気信号流れが、前記イメージャ・デバイスから外部ハードウエアに出力される、請求項３３に記載のＣＭＯＳイメージャ・デバイス。
【請求項３５】
イメージャ・デバイスの画素を形成する方法であって、
基板に光変換デバイスを形成すること、
光が前記光変換デバイスへ通過することを可能にするように構成された光シールドを、前記基板を覆って形成すること、および
少なくとも１つの金属相互接続層を前記光シールドを覆って形成することを含み、全ての前記形成された金属相互接続層が、前記光シールドを覆うように形成する方法。
【請求項３６】
前記光シールドが、タングステン、タングステン・シリサイド、チタン、窒化チタン、コバルト、クロム、ポリシリコン・タングステン・シリサイド、アルミニウム、チタン・シリサイド、およびそれらの組み合わせからなるグループから選択された材料を含む、請求項３５に記載の方法。
【請求項３７】
前記光シールドが、約１００Åから約３０００Åの厚みである、請求項３５に記載の方法。
【請求項３８】
前記光シールドは、前記光シールドに当たる光の少なくとも９９％が下の回路に伝達されることを妨げるように構成される、請求項３５に記載の方法。
【請求項３９】
前記光シールドが、前記光変換デバイスを覆う光伝達開口を有する請求項３５に記載の方法。
【請求項４０】
前記光シールドに少なくとも１つの開口を形成すること、および、開口に電導体を形成することをさらに含む、請求項３５に記載の方法。
【請求項４１】
前記少なくとも１つの金属相互接続層を覆う誘電体層を形成すること、および、前記誘電体層を覆う第２の金属相互接続層を形成することをさらに含む、請求項３５に記載の方法。
【請求項４２】
前記光シールドが、共形に堆積された層である、請求項３５に記載の方法。
【請求項４３】
前記光シールドが、プレーナ層である、請求項３５に記載の方法。
【請求項４４】
前記光シールドが、導電層である、請求項３５に記載の方法。
【請求項４５】
前記光シールドが、電気絶縁層である、請求項３５に記載の方法。
【請求項４６】
前記イメージャ・デバイスが、ＣＭＯＳイメージャ・デバイスである、請求項３５に記載の方法。
【請求項４７】
ＣＭＯＳイメージャ画素アレイを形成する方法であって、
基板内および基板上に互いに絶縁されたＣＭＯＳ画素のアレイを形成することを含み、前記ＣＭＯＳ画素それぞれが、
前記基板内にフォトダイオードを形成する動作と、
前記フォトダイオードを覆って第１の誘電体層を形成する動作と、
前記誘電体層を覆って光シールド層を形成する動作と、
前記フォトダイオードの少なくとも一部の上方で前記光シールド層内に孔を形成する動作と、
前記光シールド層を覆って複数の金属相互接続層を形成する動作とで形成される方法。
【請求項４８】
前記フォトダイオードから拡散領域に電荷を転送するために、転送トランジスタを形成する動作をさらに含む、請求項４７に記載の方法。
【請求項４９】
前記フォトダイオードからの電荷を受けるように結合された拡散領域を形成することをさらに含む、請求項４７に記載の方法。
【請求項５０】
第２の誘電体層を覆って第１の金属相互接続層を形成すること、前記第１の金属相互接続層を覆って第３の誘電体層を形成すること、および、前記第３の誘電体層を覆って第２の金属相互接続層を形成することをさらに含む、請求項４７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトイメージャのための光シールドに関し、それら光シールドを形成しかつ使用する方法に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージャ回路は、画素セルの焦点面アレイを含み、セルのそれぞれ１つは、基板の一部において光生成される電荷を生成しかつ蓄積するために、例えばフォトゲート、フォトコンダクタ、またはフォトダイオードなどの光変換デバイスを含む。読み出し回路は、各画素セルに接続され、かつ少なくとも出力トランジスタを含み、出力トランジスタは、ドーピングされた拡散領域から光生成された電荷を受け、トランジスタを横切る画素を通じて周期的に読み出される出力信号を生成する。イメージャは、任意選択で光変換デバイスから拡散領域に電荷を転送するトランジスタを含むことができ、または拡散領域は、光変換デバイスに直接接続する、または光変換デバイスの一部とすることができる。トランジスタは、一般的に、トランジスタが光変換された電荷を受ける前に、所定の電荷レベルに拡散領域をリセットするために設けることもできる。ＣＭＯＳイメージャ回路は、しばしば、変わる光の波長を識別するためのBayerフィルタなどのカラー・フィルタに結合される。
【０００３】
ある一般的なＣＭＯＳイメージャ画素回路である３トランジスタ（３Ｔ）画素は、拡散領域に光生成された電荷を供給するフォトダイオードと、拡散領域をリセットするためのリセット・トランジスタと、出力信号を生成するための拡散領域に接続されたゲートを有するソース・フォロア・トランジスタと、画素アレイの列ラインにソース・フォロア・トランジスタを選択的に接続するための行選択トランジスタとを含む。他の一般的なＣＭＯＳイメージャ画素は、４トランジスタ（４Ｔ）構成を用い、４トランジスタ（４Ｔ）構成は、３Ｔ構成に類似するが、フォトダイオードから拡散領域へ電荷をゲーティングするための転送トランジスタと、出力のためのソース・フォロア・トランジスタとを使用する。
【０００４】
例示的なＣＭＯＳ撮像回路、それらの処理ステップ、および撮像回路のＣＭＯＳ素子の様々な機能の詳細な記載は、例えば、Rhodesへの米国特許第6140630号、Rhodesへの米国特許第6376868号、Rhodesらへの米国特許第6310366号、Rhodesへの米国特許第6326652号、Rhodesへの米国特許第6204524号、およびRhodesへの米国特許第6333205号に記載される。それぞれ前述の開示は、それらの全体を参照によって本明細書に組み込まれる。
【０００５】
一般的なイメージャ・デバイスは、光変換デバイスの少なくとも一部を入射光にさらす孔を備え、一方、光から画素回路の残りを遮蔽する光シールドを有する。光シールドは、隣接する画素の受けられた光信号をより良好に分離し、かつ光電流が画素において望ましくない場所で生成されることを防ぐように作用し、イメージャ・デバイスは、より少ないブルーミング、ブラーリング、および他の有害な作用を有するより高い解像度の画像を達成することができる。光シールドは、画素に結合される回路を保護するために作用することもできる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来技術において、光シールドは、一般的に、集積回路の金属相互接続層（例えば、金属の１層、金属の２層、または用いられるなら金属の３層）に形成されている。メタライゼーション層光シールド構造は、その通常の導電相互接続の目的ではなく、光シールドに金属層の使用が制限されるなどいくつかの欠点を有する。さらに、光感受性領域から離間された上部メタラーゼーション（導電相互接続）層に光シールドを有することは、デバイス機能に誤差を引き起こすことがある画素における光パイピングおよび光シャドウイングを増大することがある。
【課題を解決するための手段】
【０００７】
本発明は、画素回路を覆うが金属相互接続層の下方である光シールドを持つ、改善されたイメージャ画素構成を設けることによって、これらの欠点を軽減する。光シールドは、薄膜とすることができ、この薄膜は、導電相互接続層から下にある回路へ通過する導体のための開口を有する、共形またはプレーナな不透明な（またはほぼ不透明な）材料であり得る。光シールドにおける孔は、画素の光変換デバイスの活性領域を露出する。本発明は、光シールドおよびシールドを組み込むイメージャ・デバイスを形成するための方法にも関する。本発明の光シールドおよび形成方法は、特にＣＭＯＳイメージャ・デバイスに良く適する。
【０００８】
光シールド構成は、下にある回路を保護し、一方、通常の信号ルーティング目的のためのメタラーゼーション（導電相互接続）層を省く。画素光分離が達成され、一方、例えばブルーミング、ブラーリング、光パイピング、およびシャドウイングなどの望ましくない作用を軽減する。
【０００９】
本発明のこれらおよび他の利点および特徴は、以下の詳細な記載、および本発明の様々な実施形態を図示する図面からより明らかになる。
【発明を実施するための最良の形態】
【００１０】
以下の詳細な記載において、添付の図面が参照され、図面は、明細書の一部であり、かつ、それによって本発明が実行されることができる様々な実施形態を図示するために示される。これらの実施形態は、当業者が本発明を作りかつ使用することを可能にするように、十分に詳細に記載される。他の実施形態を使用することができ、構造的、論理的、および電気的変更、ならびに使用される材料における変更を、本発明の精神および範囲を逸脱することなく行うことができることを理解されたい。さらに、特定の処理ステップが記載され、かつ処理ステップの特定の順番が開示されるが、ステップのシーケンスは、本明細書で示されるシーケンスに限定されず、所定の順番で行われる必要があるステップまたは動作を除いて、当技術で知られているように変更されることができる。
【００１１】
用語「ウエハ」および「基板」は、交換可能であるとして理解されるべきであり、かつ、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）またはシリコン・オン・サファイヤ（ＳＯＳ）、ドープされたか、またはドープされていない半導体、ベース半導体基礎によって支持されたシリコンのエピタキシャル層、および他の半導体構造を含むものとして理解されるべきである。さらに、以下の記載において「ウエハ」または「基板」が参照されるとき、以前の処理ステップが、ベース半導体構造または基礎内に、またはベース半導体構造または基礎上に、領域、接合、または材料層を形成するために使用されている可能性がある。さらに、半導体は、必ずしもシリコン・ベースである必要はなく、シリコン・ゲルマニウム、ゲルマニウム、ガリウム砒素、または他の知られている半導体材料に基づくことができる。
【００１２】
用語「画素」は、電磁放射を電気信号に変換するための光変換デバイスおよびトランジスタを含む、光要素ユニットセルを参照する。本明細書で議論される画素は、例示だけの目的で４Ｔ画素回路として図示されかつ記載される。本発明は、４トランジスタ（４Ｔ）画素に限定されず、４つより少ない（例えば３Ｔ）か、またはより多い（例えば５Ｔ）トランジスタを有する他の画素構成で使用することもできることを理解されたい。本発明は、１つの画素のアーチテクチャおよび製造を参照して本明細書で記載されるが、これは、イメージャ・デバイスのアレイにおける複数の画素を表すことを理解されたい。さらに、本発明は、ＣＭＯＳイメージャを参照して以下に記載されるが、本発明は、画素を有する任意の固体撮像デバイスへの適用性を有する。したがって、以下の詳細な記載は、限定する意味で理解されるべきではなく、本発明の範囲は、添付の請求項だけによって規定される。
【００１３】
同様の参照符号が同様の要素を指定する図面を参照すると、図１および図２は、光変換デバイスとしてフォトダイオード１４を使用する４トランジスタ（４Ｔ）ＣＭＯＳ画素１２で例示される、本発明の例示的な実施形態を示す。フォトダイオード１４は、一般にｐ型基板１０に形成され、かつ、ｎ型導電性領域１８およびｎ型領域１８を覆う最上部の薄いｐ型導電性層２０を含む。図１は、単一の画素１２のための回路を示すが、実際の使用において、従来技術で知られているように、行および列選択回路を使用してアクセスされる画素１２のアレイを有する列および行に配置されたＭ×Ｎの画素１２のアレイがあることを理解されたい。示される画素１２は、浅いトレンチ絶縁領域４２によってアレイの他の画素から側方で絶縁されることができる。絶縁領域４２は、簡略化のために画素１２の一方側に沿ってだけ示されるが、実際に、絶縁領域４２は、画素１２の周囲全体の周りに延在することができる。
【００１４】
図１（および図２）に示される４ＴＣＭＯＳ画素１２は、部分的に基板１０のドープされたｐ型領域１６内に、またドープされたｐ型領域１６を覆って形成され、かつフォトダイオード１４、転送ゲート２２、リセット・ゲート２８、ソース・フォロア・ゲート３２、および行選択ゲート３６を含む。転送ゲート２２は、フローティング拡散領域２４に対して、フォトダイオード１４によって蓄積された電荷を電気的にゲーティングするための転送トランジスタの一部を形成する。フローティング拡散領域２４での第１の導体２６は、第２の導体３４を介してソース・フォロア・トランジスタのゲート３２と電気的に連絡する（２６および３４などの導体は、図１の分解図に示されていないが、それら導体は、導電路５０までそれら導体に関連付けられた点線を辿る）。２つの導体２６および３４は、導電相互接続層、例えばＭ１層に導電路５０を介して電気的に接続される。転送トランジスタでフローティング拡散領域２４を共有することは、ゲート２８を有するリセット・トランジスタである。リセット・トランジスタは、フローティング拡散領域２４にリセット電圧を提供するために、導体３０を有するソース／ドレイン領域を介して電圧源（Ｖｄｄ）に接続される。
【００１５】
図１の画素のための電気的等価回路は、RESET、TRANSFER、およびROW SELECT信号によって従来技術のように動作される、画素１２を有する図１３に示される。図１３に示されるように、４Ｔ回路は、点線のボックス２２’内に含まれる部分、すなわち転送トランジスタを取り除き、かつフォトダイオード１４出力をｐ型領域１６内のフローティング拡散領域２４に電気的に結合し、フローティング拡散領域２４がソース・フォロア・トランジスタのゲート３２に接続されることによって、３Ｔ回路に変換されることができる。
【００１６】
図１に示されるように光シールド４４が、画素１２回路を覆い、光シールド４４は、下の回路が光エネルギーで放射されることを防ぐように構成された不透明材料である。光シールド４４の材料は、ＷＳｉＸ、Ｗ、ＴｉＮ、Ｔｉ、Ｃｏ、Ｃｒ、ポリ／ＷＳｉ、Ａｌ、Ｔｉ／Ａｌ、ＴｉＳｉ２／Ａｌ、およびＴｉ／Ａｌ／ＴｉＮ、または所望の光遮断、電気的、および物理的特徴を有する他の材料を含むことができる。光シールド４４は、非常に薄いものとすることができる。例えば、約１０００Åから約１００００Åの厚みであり得る一般的な金属相互接続層と比べて、光シールド４４は、約１００Åから約３０００Åの厚みなど、光を遮断するために十分厚いものとすることだけが必要である。この範囲内の特定の厚みは、光シールド４４の材料の光吸収／反射特性によって決定することができる。光シールド４４に当たる光の１％未満が、下のウエハに浸透できることが好ましい。図２に示されかつ図２に関連して記載されるように、透明誘電体層５２は、光シールド４４と下の画素１２との間に配置することができる。図２ａに示されるように、光シールド４４は、画素１２を覆う共形層とすることができる。再び図１を参照すると、導電相互接続パターン５０を含むＭ１層は、画素トランジスタとＭ１層との間である光シールド４４上方に形成される。任意選択で、層５４は省略することができ、かつ第１の導電相互接続層５０は、光シールド４４が導電性でないなら、光シールド４４を直接覆うように形成することができる。
【００１７】
光シールド４４は、光が孔４６を通過することを可能にするために、フォトダイオード１４を覆う孔４６を画定する。光シールド４４は、導電性であるなら、任意選択で接地回路４７によって電気的に接地することもでき、接地回路４７によって、光シールド４４は、下の画素回路に電気的なシールドを提供することができる。他の実施形態において、光シールド４４は、周辺において電気的ストラッピングするために使用されることができる。追加の開口４８は、様々な回路接点２６,３０,３４,４０,３８が、Ｍ１,Ｍ２などの上の導電相互接続層５０,６０と、例えば２２,２８,３２,３６などの下の画素回路との間を電気的に連絡するために光シールド４４に設けられる。
【００１８】
図２および図２ａは、いくつかの追加の詳細構造とともに、線２−２’に沿って取られた図１の画素１２の一部の代替断面を示す。図示されるように、光を透過する第１の誘電体層５２は、画素１２のトランジスタ・ゲート、例えばゲート２２のレベル上方に上面を有する画素１２を覆うように設けることができる。光シールド４４は、画素１２上方の第１の誘電体層５２を覆うように形成する。図２ａに示されるように、光シールド４４ならびに画素セルの他の層は、共形に堆積されることができる。第１の誘電体層５２と類似する光伝達および絶縁特性を有する第２の誘電体層５４が、光シールド４４を覆って（および孔４６内に）形成されることができる。第１の導電相互接続層５０、すなわちＭ１層が、この第２の誘電体層５４を覆うように形成することができ、第１の導電相互接続層５０が、様々な層５４，５２，４４を介して開口４８に設けられた下の回路に、接点（例えば導体２６）によって接続することができる。他の２つの誘電体層５２および５４に類似する光伝達および絶縁特性を有する第３の誘電体層５６など、第１の導電相互接続層５０を覆う更なる層形成も、図２および図２ａにも示される。第２の導電相互接続層６０が、この第２の誘電体層５６を覆うように形成することができ、第２の導電相互接続層６０は、導体５８によって第１の導電相互接続層５０（または画素１２回路またはイメージャ・デバイスの他の部品）と電気接触されることができる。さらなる誘電体、導電相互接続、またはパッシベーション層が、第２の導電相互接続層６０を覆うように形成することができるが、明確化のために図示されていない。図１および図２ならびに図２ａに示されるような画素１２デバイスは、以下に記載されるように形成されることができる。
【００１９】
図３は、処理の予備段階を示す。図１の議論で上述されたように、各画素１２は、絶縁領域４２によって基板１０内で絶縁され、絶縁領域４２は、好ましくはＳＴＩ（浅いトレンチ絶縁）領域であるが、ＬＯＣＯＳ処理によって形成することもできる。図３は、形成されたＳＴＩ絶縁領域４２を示す。ＳＴＩ絶縁領域４２は、絶縁領域４２が所望であるトレンチを残すように、フォトレジスト・マスクの使用、パターニング、およびエッチングによって形成されることができる。フォトレジストは取り除かれる。誘電体材料（例えば、ニ酸化シリコン、窒化シリコン、酸化物・窒化物、窒化物・酸化物、または酸化物・窒化物・酸化物など）の層が、ＣＶＤ、ＬＰＣＶＤ、ＨＤＰ、または他の適切な手段によってトレンチ内に形成される。トレンチを誘電体材料で充填した後、ウエハは、例えばＣＭＰまたはＲＩＥドライ・エッチング処理によって平坦化され、かつ絶縁領域が、図３に示されるように画素１２領域の周辺に完成する。
【００２０】
次に、図４に示されるように、図１および図２に示される転送ゲート２２を含むトランジスタ・ゲートが形成される。標準的なＭＯＳゲートは、基板１０を覆ってゲート酸化物層１００（例えば酸化シリコン）を形成し、次にゲート酸化物層１００を覆ってドープされたポリシリコン層１０２を形成し（ポリシリコン層は、元の場所にドープされることができ、または以降にドーパントを注入されることができる）、次に絶縁キャップ層１０６（例えば酸化物または窒化物）を形成することによって形成される。これらの層１００,１０２,１０６は、次に例えばパターン形成されたフォトレジストでマスクされ、転送ゲート２２を含むトランジスタ・ゲートになるスタックを残すようにエッチングされる。代わりの実施形態において、シリサイド層１０４（図２に示されるが、図４に示されない）が、ポリシリコン層１０２を覆うように形成することができる。しかしながら、シリサイド層１０４の省略は好ましい。さらに、Ｖｔインプラントは、従来技術で知られているように処理の間に実行することができる。
【００２１】
ゲート・スタック（例えば転送ゲート２２）を形成した後、ドーパント・インプラント１０８が、画素１２の一部の下方にｐ型領域１６を形成するために、基板１０に実行される。フォトレジスト・マスク１６０は、インプラント１０８が、フォトダイオード１４が後で形成される画素の領域をドーピングから防ぐ（図２を参照）。代替として、ｐ型領域１６が、ブランケット・インプラントによって形成することができる。しかしながら、処理の間に使用されるドーパントの導電型は、ＮＭＯＳ画素とは対照的にＰＭＯＳ型の画素構造を形成するために容易に反転することができる。
【００２２】
ｐ型領域１６を形成した後、他のインプラント１１８が、従来技術で知られているようにトランジスタ・ゲート・スタック２２に隣接するフローティング拡散領域２４を形成するために使用される（他のトランジスタのためのソース／ドレイン領域２３が、同時に形成されることができる）。フローティング拡散領域２４は、転送トランジスタのソース／ドレイン領域として作用する。フローティング拡散領域２４インプラント１１８は、約１×１０１２イオン／ｃｍ２から約２×１０１６イオン／ｃｍ２の範囲のインプラント・ドーズで実行されることができる。好ましい実施形態において、このインプラント１１８のためのインプラント・ドーズ範囲は、約４×１０１２イオン／ｃｍ２から約２×１０１５イオン／ｃｍ２であり、フローティング拡散領域２４は、拡散によって完成される。
【００２３】
フォトダイオード１４（図２参照）は、下のｐ型基板１０で作られたｐｎｐ構造と、ｐ型ウエル１６内のｎ型領域１８と、ｎ型領域１８上方のｐ型層２０とを備える。フォトダイオード１４の層（すなわち、層１０,１８および２０）は、図５および図６に示されるように形成することができる。図５は、パターン形成されたフォトレジスト１１０でマスクされた基板１０を示し、第２の導電型、ここではｎ型の他のイオン注入１１２が実行される。これは、画素１２の活性領域内で転送ゲート２２の下方のｎ型領域１８を形成する。角度を付けたインプラント１１２が、フォトダイオード１４の所定の空間特徴を達成すべく領域１８を形成するために使用してもよい。
【００２４】
図６に示されるように、フォトレジスト１１０を取り除いた後、絶縁層１２０が、トランジスタ・ゲート２２を覆うように形成する（この同じ層１２０は、他のトランジスタ・ゲートのための側壁スペーサも形成することができる）。フォトレジスト１１１の他のマスクが、トランジスタ・ゲート２２を一部覆うように形成され、ドーパント・インプラント１１４は、フォトダイオード１４の頂部ｐ型層２０を形成するために実行される。任意選択で、インプラント１１４のための角度を付けたインプラントが、同様に使用することができる。フォトダイオード１４は、「ピンド」フォトダイオード１４と呼ばれる。なぜなら、フォトダイオード１４の電位は、完全に枯渇すると一定値に固定されるからである。
【００２５】
図７に示されるように、誘電体層５２は、転送ゲート２２を含む画素１２の回路を覆うように堆積される。この誘電体層５２は、光がフォトダイオード１４に到達することを妨げないように、光学的に透明でなければならない。誘電体層５２は、例えば、酸化シリコンまたは窒化シリコン、ガラス、またはポリマー材料を含むことができ、蒸着技術、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、または従来技術で知られている他の技術によって堆積されることができる。誘電体層５２は、ＣＭＰまたはＲＩＥエッチングなどの様々な技術によって平坦化することができる。代わりに、等角写像形誘電体層が望ましいなら（図２ａ参照）、平坦化ステップを除外することができる。光シールド４４は、誘電体層５２上の薄膜として、不透明またはほぼ不透明の材料の層を堆積することによって誘電体層５２を覆うように形成する。光シールドは、好ましくは、約１００Åから約３０００Åの厚みである。光シールド４４は、当たる光の１％未満が光シールド４４を通って伝達されることを可能にするような厚みおよび材料でなければならず、導電材料または絶縁材料とすることができる。光シールド４４材料は、例えば、ＷＳｉＸ、Ｗ、ＴｉＮ、Ｔｉ、Ｃｏ、Ｃｒ、ポリ／ＷＳｉＸ、Ａｌ、Ｔｉ／Ａｌ、ＴｉＳｉ２／Ａｌ、およびＴｉ／Ａｌ／ＴｉＮを含むことができる。そのような材料は、蒸着技術、物理堆積、スパッタリング、ＣＶＤなどの従来の方法によって、誘電体層５２上に堆積されることができる。光シールド４４は、共形層（図２ａを参照）またはプレーナ層とすることができる。光シールド４４は、電導性または電気絶縁性とすることができる。導電材料で形成されるなら、光シールド４４は、接地に接続されることができ、それによって、下の回路を上の導電相互接続から、例えば以降のステップで形成されるメタライゼーション層から保護するために、電気的なシールドを提供する。光シールド４４は、Ｍ１層およびＭ２層の少なくとも一方に形成される従来技術の光シールド４４に比べて、下のフォトダイオードに比べて近く配置される。したがって、光パイピングおよびシャドウイングの有害な作用が軽減される。
【００２６】
次に、図８に示されるように、パターン形成されたフォトレジスト・マスク１２２は、光シールド４４層を覆うように形成する。その後、光シールド４４の層は、フォトダイオード１４を覆って孔４６を形成するためにエッチングされる。誘電体層５２は、エッチストップとして作用することができる。次に、図９に示されるように、第２の誘電体層５４は、光シールド４４を覆いかつ第１の誘電体層５２を覆って孔４６内に堆積される。誘電体層５４は、第１の誘電体層５２の組成および光伝達ならびに誘電特性と同一または類似することができ、同様な方法で堆積されることができる。この第２の誘電体層５４は、ＣＭＰまたはＲＩＥエッチング技術によって平坦化することができ、または代わりに等角写像形層であり得る。パターン形成されたフォトレジスト１２４は、第２の誘電体層を覆って形成され、ウエハは、その後、フローティング拡散領域２４を含む基板内の活性領域を露出するために、２つの誘電体層５２および５４ならびに光シールド４４を通る開口４８を形成するためにエッチングされる。
【００２７】
画素１２の回路の活性領域に対する導体は、図１０に示されるように開口４８内に形成される。任意選択で、薄い絶縁層（図示せず）は、光シールド４４が導電性であるなら光シールド４４を導体から電気的に絶縁するために、開口４８内に堆積されることができる。１つのそのような導体２６が、フローティング拡散領域２４に形成される。第２の誘電体層５４を覆ってかつ導体２６との電気連絡において、好ましくは金属の導電相互接続層５０が、Ｍ１層を形成するために堆積される。好ましくは、導電相互接続層５０は、不透明または半透明の材料からなるのなら、孔４６およびフォトダイオード１４を超えて延在すべきではない。しかしながら、ポリシリコンなどの透明または半透明材料が、導電相互接続層５０のために使用されることができ、そうであれば、それら材料は、所望であればフォトダイオード１４を覆うことができる。
【００２８】
フローティング拡散領域２４は、標準的なメタライゼーション・ステップを介して、例えば、フローティング拡散領域２４に対する導体２６およびソース・フォロア・ゲートに対する導体３４（図１参照）の形成、ならびにそれらの間の導電相互接続５０の形成を介して、ソース・フォロア・ゲート３２と電気的に接続される。導体２６は、Ｍ１導電相互接続５０と電気的に連絡し、ソース・フォロア・ゲート３２および画素１２の一部である集積回路の残りで終わる。従来技術で知られているように、上の誘電体層５６および第２の導電相互接続層６０（Ｍ２）の形成などの追加の処理が続いてもよい。
【００２９】
上述されたように、本発明の光シールド４４は、どれだけ多くのトランジスタが画素回路で使用されても、任意のＣＭＯＳ画素の回路とともに使用するのに適している。図１１は、３Ｔ画素１２の断面を示し、３Ｔ画素１２は、上述された４Ｔ回路にほぼ類似するが、転送ゲート２２が取り除かれる点で異なる。フォトダイオード１４は、フローティング拡散領域２４および導体２６と、Ｍ１導電相互接続５０と、導体３４とを介して、ソース・フォロア・ゲート３２に直接電気的に結合される。フローティング拡散領域２４が、フォトダイオード１４に直接に電気的に接触するので、フォトダイオード１４で生成される電荷をゲーティングするために、転送トランジスタは必要ではない。しかしながら、リセット・ゲート２８は、まだ設けられ、かつ接点３０および導電経路５０の一部を介して電圧源（Ｖｄｄ）に電気的に接続される。
【００３０】
図１２は、図１から図１１に関して上述された方法で構成された画素１２を組み込む画素アレイ２００を有する、ＣＭＯＳイメージャ・デバイス３０８に関するブロック線図を示す。画素アレイ２００は、所定数の列および行に構成された複数の画素１２を含む。アレイ２００における各行の画素１２は、行選択ラインによって同時に全てオンされることができ、各列の画素１２は、列選択ラインによって選択的に出力される。複数の行および列ラインは、アレイ２００全体のために設けられる。行ラインは、行アドレス・デコーダ２２０に応答して行ドライバ２１０によって選択的に活性化され、列ラインは、列アドレス・デコーダ２７０に応答して列ドライバ２６０によって選択的に活性化される。したがって、行および列アドレスは、各画素１２のために設けられる。
【００３１】
ＣＭＯＳイメージャ・デバイス３０８は、画素読み出しのために適切な行および列ラインを選択するためのアドレス・デコーダ２２０，２７０を制御する制御回路２５０と、選択された行および列ラインの駆動トランジスタに駆動電圧を印加する行ドライバ回路２１０および列ドライバ回路２６０とによって動作される。例えばＳＲＡＭなどのメモリ２７５は、アレイ２００および制御回路２５０と通信することができる。シリアライザ・モジュール２８０およびＳＦＲ（特定機能レジスタ）デバイス２８５は、それぞれ制御回路２００と通信することができる。任意選択で局所化された電源２９０は、イメージャ・デバイス３０８に組み込まれることができる。
【００３２】
一般に、イメージャ・デバイス３０８における信号の流れは、その光入力を受けかつ電荷を生成したときにアレイ２００で始まる。信号は、読み出し回路に出力され、次にアナログ・デジタル変換デバイスに出力される。次に、信号は、プロセッサに転送され、次にシリアライザに転送され、次に信号は、イメージャ・デバイスから外部ハードウエアに出力されることができる。
【００３３】
図１４は、図１２に示されるようなイメージャ・デバイス３０８、およびシステム３００に対する入力デバイスを含むように変更された一般的なプロセッサ・ベースのシステムである、システム３００を示す。イメージャ・デバイス３０８は、同様にシステム３００からの制御データまたは他のデータを受けることもできる。イメージャ・デバイス３０８を用いることができるプロセッサ・ベースのシステムの例は限定されず、コンピュータ・システム、カメラ・システム、スキャナ、機械ビジョン・システム、自動車ナビゲーション・システム、ビデオ電話、監視システム、自動焦点システム、スター・トラッカー・システム、動き検出システム、画像安定化システムなどを含む。
【００３４】
システム３００は、バス３０４を介して様々なデバイスと通信する中央処理ユニット（ＣＰＵ）３０２を含む。バス３０４に接続されるデバイスのいくつかは、図示された入力／出力（Ｉ／Ｏ）デバイス３０６およびイメージャ・デバイス３０８を含む、システム３００への通信およびシステム３００からの通信を提供する。バス３０４に接続された他のデバイスは、図示されたランダム・アクセス・メモリ（ＲＡＭ）３１０、ハード・ドライブ３１２、およびフロッピー（登録商標）・ディスク・ドライブ３１４およびコンパクト・ディスク（ＣＤ）ドライブ３１６などの１つまたは複数の周辺メモリ・デバイスを提供する。イメージャ・デバイス３０８は、単一の集積回路内で、ＣＰＵ、デジタル信号プロセッサ、またはマイクロプロセッサなどのプロセッサと組み合わせられることができる。
【００３５】
上述のプロセスおよびデバイスは、使用されかつ製造されることができる多くの好ましい方法および一般的なデバイスを示す。上述の記載および図面は、本発明の目的、特徴、および利点を達成する実施形態を示す。しかしながら、本発明が、上述されかつ図示された実施形態に厳密に限定されることは目的とされない。現在予想可能ではないにしても、請求項の精神および範囲内になる本発明の任意の修正が、本発明の想定される一部であるべきである。
【図面の簡単な説明】
【００３６】
【図１】本発明による画素の分解斜視図である。
【図２】追加の導電相互接続層も示す、線２−２’を通る図１の画素の部分断面図である。
【図２ａ】追加の導電相互接続層も示す、線２−２’を通る図１の画素の部分断面図である。
【図３】本発明による図１および図２に示されるような回路の製造段階を示す。
【図４】図３に示される製造段階以降の回路の製造段階を示す。
【図５】図４に示される製造段階以降の回路の製造段階を示す。
【図６】図５に示される製造段階以降の回路の製造段階を示す。
【図７】図６に示される製造段階以降の回路の製造段階を示す。
【図８】図７に示される製造段階以降の回路の製造段階を示す。
【図９】図８に示される製造段階以降の回路の製造段階を示す。
【図１０】図９に示される製造段階以降の回路の製造段階を示す。
【図１１】図１の線２−２’と同一の画素の断面部分を通る、図１および図２に示される４Ｔ画素に類似する３Ｔ画素の部分断面図を示す。
【図１２】本発明によるＣＭＯＳイメージャ・システムに統合された画素アレイを示す。
【図１３】図１に示されるものと同様の４Ｔ画素の回路図を示す。
【図１４】本発明による図１２に示されるものと同様の少なくとも１つのＣＭＯＳイメージャ・デバイスを組み込むプロセッサ・システムを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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