(57)【要約】【解決手段】  同期整流回路は、パワーMOSFETとパワーMOSFETのゲートを駆動するゲートドライバとを備え、パワーMOSFETは、ドレイン−ソース間が並列接続され、交流電流がドレイン−ソースパスで整流されるようになっている第１及び第２のパワーMOSFETを備え、第１のパワーMOSFETは低Rdsonであり、第２のパワーMOSFETは高Rdsonであり、パワーMOSFETを流れる電流が閾値より低い時に、パワーMOSFETの見かけ上のRdsonが大きくなり、ゼロクロス電流検出できるようになっている。【特許請求の範囲】
【請求項１】
パワーMOSFET（電力用MOS型電界効果トランジスタ）、とパワーMOSFETのゲートを駆動するゲートドライバとを備える同期整流回路であって、
パワーMOSFETは、ドレイン−ソース間が並列接続され、交流電流がドレイン−ソースパスで整流されるようになっている第１及び第２のパワーMOSFETを備え、第１のパワーMOSFETは低Rdson（パワーMOSFETのドレイン−ソースパスに流れる電流が閾値レベルより低い時の、パワーMOSFETのドレイン−ソース導通時の見かけ上の抵抗）であり、第２のパワーMOSFETは高Rdsonであり、パワーMOSFETを流れる電流が閾値より低い時に、パワーMOSFETの見かけ上のRdsonが大きくなって、ゼロクロス電流検出できるようになっている同期整流回路。
【請求項２】
ゲートドライバは、パワーMOSFETのゲートに接続された出力端子と、パワーMOSFETのドレイン−ソースパスに接続された入力端子とを有するシュミットトリガを備えている、請求項１記載の同期整流回路。
【請求項３】
シュミットトリガは、２つのシュミットトリガを備え、その一方は、低Rdsonの第１のパワーMOSFET用であり、他方は、高Rdsonの第２のパワーMOSFET用である、請求項２記載の同期整流回路。
【請求項４】
シュミットトリガは、パワーMOSFETのドレイン−ソースパスに接続された入力端子を備えている、請求項２記載の同期整流回路。
【請求項５】
パワーMOSFETとパワーMOSFETのゲートを駆動するアンプとを備える同期整流回路であって、
アンプは、パワーMOSFETのドレイン、またはソースの一方に接続された第１の入力端子と、基準電圧を発生する電源に接続された第２の入力端子とを有し、電源は、第２の入力端子とパワーMOSFETのドレイン、またはソースの残りの一方に接続され、パワーMOSFETのドレイン−ソース間電圧が基準電圧に近くなると、ゲート−ソース間電圧がほぼゼロになるまで、ドレイン−ソース間電圧を基準電圧に保ち、オフセットコンパレータにより、ゼロ電流検出できるようになっている同期整流回路。
【請求項６】
パワーMOSFETを同期整流回路として駆動する方法であって、
パワーMOSFETのドレイン−ソースパスに流れる電流が閾値レベルより低い時に、パワーMOSFETのドレイン−ソース導通時の見かけ上の抵抗（Rdson）を増加させ、それにより、ゼロクロス電流検出できるようになっている方法。
【請求項７】
一方が高Rdsonであり、他方が低Rdsonである、並列接続され、ドレイン−ソースパスを備える２つのパワーMOSFETを設けるようにした、請求項６記載の方法。
【請求項８】
パワーMOSFETのドレイン−ソースパスの電圧を検出し、高RdsonのパワーMOSFETをオンし、電流がオン閾値レベルより高くなると、低RdsonのパワーMOSFETをオンするようにした、請求項７記載の方法。
【請求項９】
電流がオフ閾値レベルよりも低くなると、低RdsonのパワーMOSFETをオフし、さらに電流が低くなると、高RdsonのパワーMOSFETをオフするようにした、請求項８記載の方法。
【請求項１０】
オン閾値レベル及びオフ閾値レベルは異なっている、請求項９記載の方法。
【請求項１１】
導通時の見かけ上のドレイン−ソース抵抗は、ゲート−ソース間電圧がほぼゼロになるまで、ドレイン−ソース間電圧をほぼ一定に保つオフセット電圧を印加することにより、閾値レベルより低い電流レベルで増加するようになっている、請求項６記載の方法。
【請求項１２】
パワーMOSFETを同期整流回路として駆動する方法であって、
ドレイン−ソースパスが並列接続された第１及び第２のパワーMOSFETを接続し、ドレイン−ソースパスにより交流電流を整流し、第１のパワーMOSFETは低Rdsonであり、第２のMOSFETは高Rdsonであり、パワーMOSFETを流れる電流が閾値より低い時に、並列接続された２つのパワーMOSFETの見かけ上のRdsonが増加し、ゼロクロス電流検出できるようになっている方法。
【請求項１３】
パワーMOSFETのゲートに接続された出力端子を有するシュミットトリガの入力端子を接続し、第１及び第２のパワーMOSFETのオンオフ切り換えを決定するために、パワーMOSFETのドレイン−ソース間電圧を検出するようにした、請求項１２記載の方法。
【請求項１４】
低Rdsonである第１のパワーMOSFET及び高Rdsonである第２のパワーMOSFETのための２つのシュミットトリガを設けるようにした、請求項１３記載の方法。
【請求項１５】
パワーMOSFETのゲートを駆動するアンプを有するパワーMOSFETを備える同期整流回路を駆動する方法であって、
アンプは、パワーMOSFETのドレインまたはソースの一方に接続された第１の入力端子と、基準電圧を発生する電源に接続された第２の入力端子とを備え、電源は、第２の入力端子とパワーMOSFETのドレインまたはソースの残りの一方とに接続され、パワーMOSFETのドレイン−ソース間電圧が基準電圧に近い時に、ゲート−ソース間電圧がほぼゼロになるまで、ドレイン−ソース間電圧を基準電圧に保ち、オフセットコンパレータによりゼロ電流検出できるようになっている方法。
【請求項１６】
整流動作を行うパワーMOSFETと、
パワーMOSFETのドレインまたはソースの少なくとも一方に接続されたフィードバック回路と、
フィードバック回路に接続され、パワーMOSFETのゲートに供給されて整流動作を行わせるゲート制御信号を発生する制御回路と、
閉ループ制御を行う制御回路に接続された基準電圧を発生する電源とを備え、パワーMOSFETを理想的ダイオードとして動作させるようにした同期整流回路。
【請求項１７】
制御回路及び電源を、パワーMOSFETと共通の素子に設けるようにした、請求項１６記載の同期整流回路。
【請求項１８】
パワーMOSFETに供給される制御信号に関連する基準信号を発生し、
パワーMOSFETに制御信号を供給するために、基準電圧に基づいて閉ループ制御を行い、
パワーMOSFETのパラメータに基づいて閉ループ制御にフィードバック信号を送り、理想的ダイオードとして動作するようにパワーMOSFETの電圧Vdsを制御するようにした方法。
【請求項１９】
閉ループ制御を線形ゲインとした、請求項１８記載の方法。
【請求項２０】
電圧Vdsの閾値変化に対してパワーMOSFETを低感度とした、請求項１８記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体装置を駆動するための方法及び装置に関し、より詳しく言うと、パワーMOSFET（電力用MOS型電界効果トランジスタ）を同期整流回路として駆動するための方法及び装置に関する。
【背景技術】
【０００２】
効率性を高める必要性により、及び、Rdson、すなわち、パワーMOSFETのドレイン−ソースパスに流れる電流が閾値レベルより低い時に、パワーMOSFETのドレイン−ソース導通時の見かけ上の抵抗を、きわめて小としたパワーMOSFETを用いることができるようになったことにより、低電圧装置では、整流用のPNダイオードやショットキーダイオードが、パワーMOSFETに置換されつつある。
【０００３】
その典型的な一例は、自動車のオルタネータである。ダイオード整流ブリッジ（２ボルト以上低下する）を、適切に駆動されるパワーMOSFETと置換することにより、オルタネータの全体的な効率は１０〜１５％上昇する。図１には、ダイオードの代わりに、パワーMOSFETを用いた従来の装置の回路図を示してある。
【０００４】
図１に示す回路の１つの問題は、ダイオードを用いる場合の制限なしに、ダイオードのようにパワーMOSFETを駆動させる方法がないことである。
【０００５】
本発明の目的は、従来の技術により制限を受けることなく、同期整流パワーMOSFETを駆動できるようにすることにある。
【０００６】
図２Ａ、図２Ｂ、及び図２Ｃは、図１の同期整流パワーMOSFETを具体化するための公知の回路図及びグラフである。図２Ａは、パワーMOSFETの原理を示す回路図、図２Ｂは、電圧Vdsに対する電流Idの静特性を示すグラフ、図２Ｃは、図２Ａに示す回路に関するグラフである。
【０００７】
電圧Vdsが正である時、パワーMOSFET（２０）のボディーダイオードは、逆バイアスであり、パワーMOSFET（２０）はオフされている。作動点は、図２Ｂのセグメント３にある。
【０００８】
交流電流が流れると、作動点は、図２Ｂの点１へ移動し、電圧Vds＝−Vonとなる。従って、シュミットトリガ（１０）の出力は高くなり、パワーMOSFET（２０）はターンオンする。作動点は、図２Ｂのセグメント４へ移動する。
【０００９】
最終的に、交流電流は正となり、作動点は点２へ移動する。電圧Vds＞Voffとなると、シュミットトリガ（１０）は、パワーMOSFET（２０）をターンオフする。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述した回路は、通常のノイズ環境において、閾値が厳密に調節され、オフセット値がかなり低いコンパレータを必要とするので、実際に用いることが難しい。通常の場合には、約１００Ａに対し、１ｍΩのパワーMOSFETが用いられる。１ｍＶのオフセットにより、点２において、１Ａの不要な負電流が発生する。
【００１１】
根本的な問題は、設計者が、実質的に寄生抵抗がない装置の電圧を検出することにより、ゼロクロス電流検出を行おうとすることである。
【００１２】
従って、本発明の目的は、パワーMOSFETを、同期整流回路として動作させる回路及び方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明によれば、パワーMOSFETは、同期整流回路として動作し、パワーMOSFETの見かけ上のRdsonは、低電流時にのみ増え、ゼロクロス電流検出が容易となる。
【００１４】
ある実施例においては、パワーMOSFETは、高Rdsonである第１のトランジスタと低Rdsonである第２のトランジスタとを備える複合トランジスタである。
【００１５】
他の実施例においては、オペアンプは、パワーMOSFETのゲートを駆動する。オペアンプの一方の入力端子には、基準オフセット電圧が印加され、それにより、ドレイン−ソース間電圧に対するドレイン−ソース間電流の曲線は閾値を有し、ゼロクロス電流を検出できるようになる。
【００１６】
本発明の他の目的、特徴、及び利点は、以下の詳細な説明から明らかになると思う。
【発明を実施するための最良の形態】
【００１７】
次に、図面を参照して本発明を詳述する。
【００１８】
図３は、本発明を実施する回路図である。図３に示す回路の動作は、次の通りである。パワーMOSFET部（２００）は、第１のパワーMOSFET（２００Ａ）と第２のパワーMOSFET（２００Ｂ）とを備えている。第１のシュミットトリガ（１００Ａ）は、パワーMOSFET（２００Ａ）のゲートを駆動し、第２のシュミットトリガ（１００Ｂ）は、パワーMOSFET（２００Ｂ）のゲートを駆動する。
【００１９】
整流される交流電流が、装置のドレイン−ソース間に流れると、作動点は図４Ａの点１となり、電圧Vds＝−Von１となる。従って、シュミットトリガ（１００Ｂ）の出力は高くなり、パワーMOSFET（２００Ｂ）はターンオンする。
【００２０】
電流が増え、作動点が図４Ａの点５へ移動すると、パワーMOSFET（２００Ａ）もターンオンする。電流が減り、作動点が図４Ａの点６へ移動すると、パワーMOSFET（２００Ａ）はターンオフする。そのため、交流電流は正となり、作動点は図４Ａの点２へ移動する。電圧Vds＞Voffとなり、シュミットトリガは、パワーMOSFETを完全にターンオフする（パワーMOSFET（２００Ｂ）はオフする）。
【００２１】
点２における逆電流は、従来技術におけるVoff/Rdsonではなく、Voff/Rdson１である。パワーMOSFETであるＭ及びＭ１を適切に選択することにより、逆電流がかなり改善され、より高い閾値電圧を選択可能となる。多くの場合、いくつかのトランジスタを並列接続することにより、パワーMOSFETであるＭ及びＭ１と置換可能となる。
【００２２】
図５Ａは、パワーMOSFETのゲートを、閉ループで駆動する他の実施例を示す。Id/Vds曲線は、実質的にオフセットなしに、ほぼゼロのゼロクロス電流検出を容易に行うことができる閾値を示している。
【００２３】
この実施例において、オペアンプ（３００）は、パワーMOSFET（２００）を駆動する。図５Ａの電圧Vdsが負になると（セグメント３）、電圧Vgsは、セグメント２（図５Ｂ）に示すように増加し、電圧Vds＝Vf1が保たれる。オペアンプ（３００）は、セグメント１において飽和し、パワーMOSFET（２００）は、完全にターンオンする。セグメント１で電流が増加するのに伴い、パワーMOSFET（２００）の電圧Vdsは、再び増加する。
【００２４】
電流が再び減少し、電圧Vdsが電圧Vf1に減少すると、オペアンプ（３００）は、電圧Vgs＝０となるまで、電圧Vdsを電圧Vf1に保ち、その後、電圧Vdsは、セグメント３に示すように、再び増加する。これにより、安価で簡単に実現可能な大きなオフセットを有するコンパレータにより、ゼロクロス電流検出を容易に行うことができるようになる。
【００２５】
図６には、電圧Vdsの閉ループ制御部（６０）を示す。閉ループ制御部（６０）は、パワーMOSFET（６２）を理想的ダイオードとして駆動させる。閉ループ制御部（６０）は、加算器（６６）、任意の訂正回路（６７）及びゲイン制御部（６８）を備える一般的なサーボループである。加算器（６６）における＋及び−の符号は、オペアンプ（３００）（図５Ａ）の非反転入力及び反転入力を示している。
【００２６】
訂正回路（６７）は、従来システムの制御論理に基づくダイナミックレスポンス、安定性、及び永久エラーを適切に補償するように動作する周波数補償ネットワークである。閉ループ制御に際し、内部に補償回路を有するオペアンプの利用が可能であるので、訂正回路（６７）は任意的なものである。
【００２７】
閉ループ制御部（６０）の動作により得られる１つの特徴は、パワーMOSFET（６２）の電圧降下を、ほぼ−２０ｍＶに保持することである。閉ループ制御部（６０）は、基準電圧である−２０ｍＶを発生する電源（６４）に対して、電圧Vdsを一定に保持するため、パワーMOSFET（６２）のゲートを、閉ループフィードバックで動作させる。電圧Vdsが正になると、パワーMOSFET（６２）はターンオフし、電圧Vdsが制御ループ（６０）により負になると、パワーMOSFET（６２）は完全にターンオンする。
【００２８】
閉ループ制御部（６０）は、線形フィードバック制御を行う単純な閉ループフィードバック制御システムである。閉ループ制御部（６０）により制御されるパワーMOSFET（６２）により、同期整流を行うことができ、パワーMOSFET（６２）は、理想的ダイオードとして円滑に動作する。
【００２９】
閉ループ制御部（６０）は、パワーMOSFET（６２）が負の象限（図５Ｂ）で動作する時に、非反転のVds/Vgsゲインを有するように、パワーMOSFET（６２）を動作させる。パワーMOSFET（６２）のパラメータ遷移は、一定で滑らかであるので、ＥＭＩはかなり減少し、動作性が向上する。電圧Vdsの電圧降下が、電源（６４）の基準電圧を越えると、閉ループ制御部（６０）は、パワーMOSFET（６２）を完全にオン状態に保つ。
【００３０】
図７は、本発明による同期整流回路（７０）の回路図である。同期整流回路（７０）は、小さい基準負電圧値を有する電源（７１）に基づいて、パワーMOSFET（７５）（７７）の電圧Vdsを制御する。同期整流回路（７０）による閉ループ制御部は、線形ゲインであるのが好ましく、パワーMOSFET（７５）（７７）が理想的ダイオードとして確実に動作するのに好適な閉ループ制御となっている。
【００３１】
パワーMOSFET（７５）（７７）は、並列に動作するが、例えば、ゲートが単一制御される単一のパワーMOSFET部として組み合わせることも可能である。
【００３２】
高いＥＭＩやノイズ干渉を受ける過酷な環境では、図７に示した同期整流回路（７０）を変更して、dv/dtを低減させることができる。例えば、ゲート電圧がパワーMOSFETの閾値より低い時に、ゲート（７４）（７６）をソース（７８）（７９）にショートさせるVgsコンパレータを設けることができる。
【００３３】
Vgsコンパレータは、電圧Vgsの値を、パワーMOSFET（７５）（７７）の閾値電圧より低い固定電圧値と比較する。パワーMOSFET（７５）（７７）に流れる電流がゼロに近づくと、閉ループ制御部は、ゲート（７４）（７６）をゼロにし、電圧Vdsを所望の値に保持する。Vgsコンパレータは、電圧Vgsが低電圧値であることを示す論理信号を発生する。
【００３４】
この論理信号は、安全値として用いられ、ゲート（７４）（７６）とソース（７８）（７９）との間の低インピーダンスパスをターンオンすることにより、ノイズ環境において、パワーMOSFET（７５）（７７）が誤って導通するのを防止する。
【００３５】
簡略化及び小型化された同期整流回路（７０）により、閉ループ制御部を、パワーMOSFET（７５）（７７）とは別個の、または制御機能の一部として、パワーMOSFET（７５）（７７）に直接組み込んだ素子により実現させることができる。例えば、同期整流回路（７０）を、パワーMOSFET（７５）（７７）を含む素子に一体化することができる。
【００３６】
閉ループ制御部を設けたことにより、本発明では、例えば製造誤差により発生するような、電圧Vdsの不安定性や不一致性のために発生する発振は除去される。すなわち、閉ループ制御部は、制御されるパワーMOSFETが異なる閾値を有していたり、素子の許容誤差のために動作に変化を生じたりしても、本発明の同期整流回路における動作変化を除去することができる。閉ループ制御の性能を高めることにより、電圧Vdsの遷移が滑らかとなり、それにより、EMIに対する素子の性能が向上する。
【００３７】
以上、本発明を実施例に則して説明したが、当業者には、多くの変更、修正、及び他の用途が可能であることが明らかであろう。従って、本発明は、明細書に記載された事項に制限されるものではなく、特許請求の範囲のみにより限定されるものである。
【図面の簡単な説明】
【００３８】
【図１】オルタネータの出力を整流する同期整流回路の公知の回路図である。
【図２Ａ】同期整流回路のMOSFETを駆動する公知の回路の回路図である。
【図２Ｂ】同期整流回路の電圧Vdsに対する電流Idのグラフである。
【図２Ｃ】同期整流回路における時間に対する電流Idと電圧Vds及びVgsのグラフである。
【図３】本発明による回路の回路図である。
【図４Ａ】図３の回路の電圧Vdsに対する電流Idのグラフである。
【図４Ｂ】図３の回路における作動点を示すグラフである。
【図５Ａ】本発明による回路の他の実施例を示す回路図である。
【図５Ｂ】図５Ａに示す回路の電圧Vdsに対する電流Idのグラフである。
【図５Ｃ】図５Ａに示す回路における時間に対する電流Idと電圧Vds及びVgsのグラフである。
【図６】本発明による閉ループ制御回路の回路図である。
【図７】本発明による同期整流回路の回路図である。
【符号の説明】
【００３９】
１０      シュミットトリガ
２０      パワーMOSFET
６０      閉ループ制御部
６２      パワーMOSFET
６４      電源
６６      加算器
６７      訂正回路
６８      ゲイン制御部
７０      同期整流回路
７１      電源
７４、７６  ゲート
７５、７７  パワーMOSFET
７８、７９  ソース
１００Ａ、１００Ｂ  シュミットトリガ
２００    パワーMOSFET部
２００Ａ、２００Ｂ  パワーMOSFET
３００    オペアンプ
【図１】
2006502690.tif 000002
【図２Ａ】
2006502690.tif 000003
【図２Ｂ】
2006502690.tif 000004
【図２Ｃ】
2006502690.tif 000005
【図３】
2006502690.tif 000006
【図４Ａ】
2006502690.tif 000007
【図４Ｂ】
2006502690.tif 000008
【図５Ａ】
2006502690.tif 000009
【図５Ｂ】
2006502690.tif 000010
【図５Ｃ】
2006502690.tif 000011
【図６】
2006502690.tif 000012
【図７】
2006502690.tif 000013
【手続補正書】
【提出日】平成17年6月9日(2005.6.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パワーMOSFET（電力用MOS型電界効果トランジスタ）、とパワーMOSFETのゲートを駆動するゲートドライバとを備える同期整流回路であって、
パワーMOSFETは、ドレイン−ソース間が並列接続され、交流電流がドレイン−ソースパスで整流されるようになっている第１及び第２のパワーMOSFETを備え、第１のパワーMOSFETは低Rdson（パワーMOSFETのドレイン−ソースパスに流れる電流が閾値レベルより低い時の、パワーMOSFETのドレイン−ソース導通時の見かけ上の抵抗）であり、第２のパワーMOSFETは高Rdsonであり、パワーMOSFETを流れる電流が閾値より低い時に、パワーMOSFETの見かけ上のRdsonが大きくなって、ゼロクロス電流検出できるようになっている同期整流回路。
【請求項２】
ゲートドライバは、パワーMOSFETのゲートに接続された出力端子と、パワーMOSFETのドレイン−ソースパスに接続された入力端子とを有するシュミットトリガを備えている、請求項１記載の同期整流回路。
【請求項３】
シュミットトリガは、２つのシュミットトリガを備え、その一方は、低Rdsonの第１のパワーMOSFET用であり、他方は、高Rdsonの第２のパワーMOSFET用である、請求項２記載の同期整流回路。
【請求項４】
シュミットトリガは、パワーMOSFETのドレイン−ソースパスに接続された入力端子を備えている、請求項２記載の同期整流回路。
【請求項５】
パワーMOSFETとパワーMOSFETのゲートを駆動するアンプとを備える同期整流回路であって、
アンプは、パワーMOSFETのドレイン、またはソースの一方に接続された第１の入力端子と、基準電圧を発生する電源に接続された第２の入力端子とを有し、電源は、第２の入力端子とパワーMOSFETのドレイン、またはソースの残りの一方に接続され、パワーMOSFETのドレイン−ソース間電圧が基準電圧に近くなると、ゲート−ソース間電圧がほぼゼロになるまで、ドレイン−ソース間電圧を基準電圧に保ち、オフセットコンパレータにより、ゼロ電流検出できるようになっている同期整流回路。
【請求項６】
パワーMOSFETを同期整流回路として駆動する方法であって、
パワーMOSFETのドレイン−ソースパスに流れる電流が閾値レベルより低い時に、パワーMOSFETのドレイン−ソース導通時の見かけ上の抵抗（Rdson）を増加させ、それにより、ゼロクロス電流検出できるようになっている方法。
【請求項７】
一方が高Rdsonであり、他方が低Rdsonである、並列接続され、ドレイン−ソースパスを備える２つのパワーMOSFETを設けるようにした、請求項６記載の方法。
【請求項８】
パワーMOSFETのドレイン−ソースパスの電圧を検出し、高RdsonのパワーMOSFETをオンし、電流がオン閾値レベルより高くなると、低RdsonのパワーMOSFETをオンするようにした、請求項７記載の方法。
【請求項９】
電流がオフ閾値レベルよりも低くなると、低RdsonのパワーMOSFETをオフし、さらに電流が低くなると、高RdsonのパワーMOSFETをオフするようにした、請求項８記載の方法。
【請求項１０】
オン閾値レベル及びオフ閾値レベルは異なっている、請求項９記載の方法。
【請求項１１】
導通時の見かけ上のドレイン−ソース抵抗は、ゲート−ソース間電圧がほぼゼロになるまで、ドレイン−ソース間電圧をほぼ一定に保つオフセット電圧を印加することにより、閾値レベルより低い電流レベルで増加するようになっている、請求項６記載の方法。
【請求項１２】
パワーMOSFETを同期整流回路として駆動する方法であって、
ドレイン−ソースパスが並列接続された第１及び第２のパワーMOSFETを接続し、ドレイン−ソースパスにより交流電流を整流し、第１のパワーMOSFETは低Rdsonであり、第２のMOSFETは高Rdsonであり、パワーMOSFETを流れる電流が閾値より低い時に、並列接続された２つのパワーMOSFETの見かけ上のRdsonが増加し、ゼロクロス電流検出できるようになっている方法。
【請求項１３】
パワーMOSFETのゲートに接続された出力端子を有するシュミットトリガの入力端子を接続し、第１及び第２のパワーMOSFETのオンオフ切り換えを決定するために、パワーMOSFETのドレイン−ソース間電圧を検出するようにした、請求項１２記載の方法。
【請求項１４】
低Rdsonである第１のパワーMOSFET及び高Rdsonである第２のパワーMOSFETのための２つのシュミットトリガを設けるようにした、請求項１３記載の方法。
【請求項１５】
パワーMOSFETのゲートを駆動するアンプを有するパワーMOSFETを備える同期整流回路を駆動する方法であって、
アンプは、パワーMOSFETのドレインまたはソースの一方に接続された第１の入力端子と、基準電圧を発生する電源に接続された第２の入力端子とを備え、電源は、第２の入力端子とパワーMOSFETのドレインまたはソースの残りの一方とに接続され、パワーMOSFETのドレイン−ソース間電圧が基準電圧に近い時に、ゲート−ソース間電圧がほぼゼロになるまで、ドレイン−ソース間電圧を基準電圧に保ち、オフセットコンパレータによりゼロ電流検出できるようになっている方法。
【請求項１６】
整流動作を行うパワーMOSFETと、
パワーMOSFETのドレインまたはソースの少なくとも一方に接続されたフィードバック回路と、
フィードバック回路に接続され、パワーMOSFETのゲートに供給されて整流動作を行わせるゲート制御信号を発生する制御回路と、
閉ループ制御を行う制御回路に接続された基準電圧を発生する電源とを備え、パワーMOSFETを理想的ダイオードとして動作させるようにした同期整流回路。
【請求項１７】
制御回路及び電源を、パワーMOSFETと共通の素子に設けるようにした、請求項１６記載の同期整流回路。
【請求項１８】
パワーMOSFETに供給される制御信号に関連する基準信号を発生し、
パワーMOSFETに制御信号を供給するために、基準電圧に基づいて閉ループ制御を行い、
パワーMOSFETのパラメータに基づいて閉ループ制御にフィードバック信号を送り、理想的ダイオードとして動作するようにパワーMOSFETの電圧Vdsを制御するようにした方法。
【請求項１９】
閉ループ制御を線形ゲインとした、請求項１８記載の方法。
【請求項２０】
電圧Vdsの閾値変化に対してパワーMOSFETを低感度とした、請求項１８記載の方法。
【請求項２１】
ドレイン、ソース、及びゲートを有するパワーMOSFETと、パワーMOSFETのゲートを駆動するアンプとを備える同期整流回路であって、
アンプは、パワーMOSFETのソースに接続された正の入力端子と、基準電圧を発生する電源に接続された負の入力端子とを備え、電源は、負の入力端子とパワーMOSFETのドレインとの間に接続され、パワーMOSFETのドレイン−ソース間電圧が基準電圧に近い時に、アンプは、ゲート−ソース間電圧がほぼゼロになるまで、ドレイン−ソース間電圧を基準電圧に保持し、オフセットコンパレータによりゼロクロス電流検出できるようになっている同期整流回路。
【請求項２２】
ゲート、ドレイン、及びソースを有するパワーMOSFETと、パワーMOSFETのゲートを駆動するアンプとを備える同期整流回路を駆動する方法であって、
アンプは、パワーMOSFETのソースに接続された正の入力端子と、基準電圧を発生する電源に接続された負の入力端子とを備え、電源は、負の入力端子とパワーMOSFETのドレインとの間に接続され、パワーMOSFETのドレイン−ソース間電圧が基準電圧に近い時に、ゲート−ソース間電圧がほぼゼロになるまで、ドレイン−ソース間電圧を基準電圧に保持し、オフセットコンパレータによりゼロクロス電流検出できるようになっている方法。
【請求項２３】
整流動作を行うパワーMOSFETと、
パワーMOSFETのドレインまたはソースの少なくとも一方に接続されたフィードバック回路と、
フィードバック回路に接続され、パワーMOSFETのゲートに供給されて整流動作を行わせるゲート制御信号を供給する制御回路と、
線形ゲインを有する閉ループ制御を行う制御回路に接続され、基準電圧を発生する電源とを備え、パワーMOSFETを理想的ダイオードとして動作させるようにした同期整流回路。
【請求項２４】
整流動作を行うパワーMOSFETと、
パワーMOSFETのドレインまたはソースの少なくとも一方に接続されたフィードバック回路と、
フィードバック回路に接続され、パワーMOSFETのゲートに供給されて整流動作を行わせるゲート制御信号を発生する制御回路と、
閉ループ制御を行う制御回路に接続され、基準電圧を発生する電源とを備え、パワーMOSFETは、理想的ダイオードとして動作し、電圧Vdsの閾値変化に対して低感度である同期整流回路。
【請求項２５】
基準電圧を発生する前記電源の正の端子は、アンプの負入力端子に接続されている、請求項５記載の同期整流回路。
【請求項２６】
基準電圧を発生する前記電源の正の端子は、アンプの負入力端子に接続されている、請求項１５記載の方法。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2006502690.tif 000014
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2006502690.tif 000015
【国際調査報告】
2006502690.tif 000016
2006502690.tif 000017