(57)【要約】各素子がルミネッセント半導体材料の傾斜壁メサ(24)からなる発光素子アレイであって、傾斜壁メサ(24)の上には電気接点(30)が伸びている。このアレイはパラレルアドレス系に編成して全て素子を同時に発光させることができる。あるいはまた、マトリックスアドレス可能なアレイにも編成可能であって、この場合は個々の素子が選択的に発光する。
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【特許請求の範囲】
【請求項１】
発光半導体材料、好ましくエレクトロルミネセント半導体材料を用いて発光デバイスのアレイを製造する方法であって、半導体材料に複数個の傾斜壁メサを形成することを含む前記アレイの製造方法。
【請求項２】
ドライエッチング工程を制御することで傾斜壁メサを形成する請求項１記載の方法。
【請求項３】
各傾斜壁メサがLED又はVCSDELである先行請求項のいずれかに記載の方法。
【請求項４】
個々のメサの傾斜側壁が、垂直に対して２０°〜４０°の範囲の勾配を持つ先行請求項のいずれかに記載の方法。
【請求項５】
半導体材料に傾斜側壁を備えた１つ又はそれ以上の畝を形成し、１つ又はそれ以上の畝の上に傾斜側壁を持つメサを形成する先行請求項のいずれかに記載の方法。
【請求項６】
個々のメサの傾斜側壁が、垂直に対して２０°〜４０°の範囲の勾配を持つ請求項５記載の方法。
【請求項７】
全てのメサの側壁の勾配が、メサが形成されている畝の傾斜側壁の勾配より大きい請求項５又は請求項６記載の方法。
【請求項８】
各畝を下位電気接点とする請求項５〜７のいずれかに記載の方法。
【請求項９】
各メサの上面に電気接点を形成する先行請求項のいずれかに記載の方法。
【請求項１０】
単一の電気接点をアレイ中のメサ全ての接点とする請求項９記載の方法。
【請求項１１】
メサを担う複数個の畝を設け、各畝上の１つのメサに上位電気接点を接触させる請求項５〜７のいずれかに従属する請求項９記載の方法。
【請求項１２】
畝と上位接点とが実質的に細長く、上位接点が畝に対して直角に伸びている請求項１１記載の方法。
【請求項１３】
半導体材料が、基材上に多層エピタキシャル薄膜構造で堆積したIII−V族化合物半導体合金AlGaInNをベースとしている先行請求項のいずれかに記載の方法。
【請求項１４】
半導体材料が、ｎ型材料層と、ｐ型材料層と、これら２層に挟まれた活性領域とからなる先行請求項のいずれかに記載の方法。
【請求項１５】
活性領域が多量子井戸である請求項１４記載の方法。
【請求項１６】
一つ又はそれ以上の傾斜壁メサが、内部井戸又は孔を持ち、好ましくは実質的にリング状を呈する先行請求項のいずれかに記載の方法。
【請求項１７】
個々のデバイスが発光半導体材料の、好ましくはエレクトロルミネッセント半導体材料の側壁メサからなる発光デバイスアレイ。
【請求項１８】
個々のデバイスが、複数個の傾斜側壁メサの上に伸びてその上面と接触する金属接点を備えた請求項１７記載のアレイ。
【請求項１９】
金属接点が全てのメサ上に伸びている請求項１８記載のアレイ。
【請求項２０】
メサの傾斜壁と電気接点との間に絶縁材が設けられている請求項１８又は１９記載のアレイ。
【請求項２１】
絶縁材が傾斜壁の形と相似形である請求項２０記載のアレイ。
【請求項２２】
電気接点がメサの形と相似形である請求項２１記載のアレイ。
【請求項２３】
金属接点が、一つ又はそれ以上の傾斜側壁メサ全てを、メサの上面及び傾斜側壁を被覆する絶縁材も含めて覆っている請求項２２記載のアレイ。
【請求項２４】
絶縁材がメサ間のスペースを満たして実質的に平坦な面を提供し、その面の上に位置する電気接点が単一面にある請求項２３記載のアレイ。
【請求項２５】
各デバイスがLED又はVCSELである請求項１７〜２４のいずれかに記載のアレイ。
【請求項２６】
個々のメサの側壁が鉛直に対して２０°〜４０°の勾配を持つ請求項１７〜２５のいずれかに記載のアレイ。
【請求項２７】
半導体材料が一つ又はそれ以上の畝を備え、各畝が傾斜側壁を有し、一つ又はそれ以上の畝の上に、傾斜側壁メサが設けられている請求項１７〜２６のいずれかに記載のアレイ。
【請求項２８】
個々の畝の側壁が鉛直に対し２０°〜４０°の範囲の勾配にある請求項２７記載のアレイ。
【請求項２９】
いずれのメサの側壁勾配が、メサが形成されている畝の側壁勾配よりも大きい請求項２７又２８記載のアレイ。
【請求項３０】
それぞれの畝が電気接点を形成している請求項２７〜２９のいずれかに記載のアレイ。
【請求項３１】
半導体材料が、エレクトロルミネッセントなAlGaInN合金で、多層構造である請求項１７〜３０のいずれかに記載のアレイ。
【請求項３２】
半導体材料が、基材上に多層エピタキシャル薄膜構造で堆積したIII−V族化合物半導体合金AlGaInNをベースとしている請求項１７〜３１のいずれかに記載のアレイ。
【請求項３３】
半導体材料が、ｎ型材料層と、ｐ型材料層と、これら２層に挟まれた活性領域とからなる請求項１７〜３２のいずれかに記載のアレイ。
【請求項３４】
活性領域が多量子井戸を含む請求項３３記載のアレイ。
【請求項３５】
LEDのアレイが、LEDのマイクロアレイである請求項１７〜３４のいずれかに記載のアレイ。
【請求項３６】
クラッド層が半導体メサの傾斜側壁上に設けら、そのクラッド層が側壁からの発光を防止する請求項１７〜３５のいずれかに記載のアレイ。
【請求項３７】
クラッド層が電気接点の一部として形成されている請求項３６記載のアレイ。
【請求項３８】
一つ又はそれ以上の傾斜側壁メサが、内部井戸又は孔を持ち、好ましくは実質的にリング状を呈する請求項１７〜３７のいずれかに記載のアレイ。
【請求項３９】
添付図面に沿って記述した半導体発光素子アレイの製造法。
【請求項４０】
添付図面を用いて説明し、図１(d)、図２、図３、図４、図５(c)、図６又は図７に示したアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光ダイオードアレイ又は竪穴面発光レーザーアレイのように、個々の装置の直径が１〜１００μｍである、典型的には数拾ミクロンメーターであるような超小型の素子アレイと、その製造方法に関する。さらに具体的に言えば、本発明は、サファイア、炭化珪素、GaNなどで例示されるところの、当業界で公知の基板上に、多層のエピタキシャル薄膜構造で堆積させたIII−V族化合物半導体合金AlGaInNに基づく表面発光ダイオードアレイに係る。
【０００２】
オプトエレクトロニクス装置の小型化を進める上で、極小のLEDｓ（マイクロ−LEDｓと略す）を密集させたアレイを組立てることは、大いに望ましい。しかし、LEDの寸法や間隔の縮小には、幾つかの課題がある。その一つは、信頼性ある電気接点を発光ダイオードに確保することである。比較的寸法が大きい通常のデバイス（その直径は普通１００ミクロン程度である）の場合には、金属接点をブランケットの形で複数個のLED上に堆積させることで、ドーパントを含有するｐ型層及びｎ型層が接触用に露出している半導体デバイスの特定領域を金属接点で直接に被覆している。しかし、寸法が小さいデバイスが配列したアレイでは、個々のデバイスを別々に、しかも、遠隔の導体パッドから個々のデバイスに繋がる金属線にて電気接触させる必要があるので、上記のような手段を用いるのは困難である。ちなみに、前記の金属線は、個々のデバイスの間で半導体表面を横切り、これに接触している。半導体の表面は、デバイスを電気的に絶縁し、また、ｎ型領域とｐ型領域を接触用に露出するために行なうエッチングに起因して、典型的には非平面であるので、これが問題を複雑にしている。何故なら、鋭い端部を持つ非平面上に満足な金属化層を設けることができず、また、表面に存在する鋭い端部は金属層の接合を邪魔し、金属線の破断などを招くからである。
【０００３】
マイクロ−LEDｓの組み立て方法として、多少とも信頼がおける技術が幾つか提案させている。そうした方法の一つでは、発光ダイオードのメサ間にある平坦でない表面に、二酸化珪素のような犠牲材料を堆積させ、メサ間に二酸化珪素で詰め込んでいる。この二酸化珪素の層をエッチングするか、あるいは化学的及び／又は機械的に研磨して、発光ダイオードの上部表面を露出させる。次いで、露出領域を含む全表面に、金属層を析出させる。この方法では、複数個のLEDのそれぞれが、メタライズ(金属被覆)される。各LED間のギャップに二酸化珪素を詰め、次いでその二酸化珪素を平坦化することで、金属被覆工程にかける各LEDの表面は比較的平坦になる。このことは金属が各LEDの表面に確実に堆積できることを意味ずる。
【０００４】
平坦化技術は、GaNをベースとする光ダイオードデバイスの組立製造に採用されているが、問題がなくはない。そうした問題の一つは、発光ダイオードのメサ間に詰め込んだ材料に、時として隙間が発生することである。隙間のある状態の詰め込み材料を平坦化すると、上面が穴の開いた不均一な面になり、これに原因して金属接点が障害を起こす。さらに言えば、平坦化をエッチ・バックで、すなわち、化学的機械的研磨（CMP）で行っても、エピタシャル層の損傷を回避できない。最上層がｐ型GaNであり、ここをｐ接点とする場合には、ｐ型GaNは損傷を受けやすいので、特に問題である。このような不具合が発生すると、組立製造されたデバイスの電気特性や光学特性が損なわれるので、GaN系材料の現行の平坦化技術は、理想から程遠いのが実情である。
【０００５】
複数のLEDに個別にアドレスできるような、換言すれば、それぞれのLEDをスイッチで個別にオン・オフできるような発光ダイオードのアレイにおいては、これに接点を設ける際に別の問題がある。個別なアドレスは、各デバイスに個別の導線を設ける個別アドレス方式を採用することで実現可能である。この場合、ｎ個のデバイスからなるアレイの各デバイスに、個別にアドレスできるようにするための導線の数は、ｎの二乗にも及び、このためにアレイのサイズや素子数が制限を受けることになる。少ない導線数（２ｎ）でありながら、上と同様な目的を成就でき、従って拡張性がより高い方法は、所謂マトリクスアドレス方式である。この方式では、デバイス素子のそれぞれの行と列が、１本の共通の金属導線を共有している。１つの行と１つ列に電圧が加わると、その行と列の交差点に位置するデバイスが点灯する。
【０００６】
個別にアドレス可能な発光ダイオードのアレイを形成するために、数多くの提案がなされている。AlGaInNのマイクロ−LEDデバイスについては、個別アドレス方式とマトリクスアドレス方式の両方が既に提案されている。前者の方式は、例えば、Applied Physics Letters,第78巻、第9号（2001年2月26日）の1303〜1305頁に掲載されたH. X.Jiang et alの論文"III-nitride blue microdisplays"に記載されている。また、後者の方式は、例えば、Physica Status Solidi (a),第188巻、第1号（2001年）の139〜142頁に掲載されたI. Ozden et al の論文"A matrix addressable 1024 element blue light emitting InGaN QW diode array"やIEEE Journal of Selected Topics in Quantum Elecronics, 第８巻、第４号（2002年７月/８月）に掲載されたGeib et alの論文"Fabrication and Performance of Two-Dimensional Matrix Addressable Arrays of Integrated Vertical-Cavity Lasers and Resonant Cavity Photodetectors"に記載されている。しかし、これらの従来技術は、何れも処理手続が煩雑であって、性能の点でも妥協を強いている。処理の複雑さと不満足な性能は、(i)アレイ寸法の拡張性、(ii)メタライゼーションと処理方式の平易性、(iii)デバイス間（クロストーク）の光学的隔離、並びに(iv)最善でない電気的及び光学的性能などと、深く係わっている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的の一つは、従来技術の不都合の少なくとも幾つかを解消することにある。
【課題を解決するための手段】
【０００８】
本発明によれば、ｐ−ｎ接合を含む半導体材料を用いた発光デバイスのアレイを組立てる方法が提供され、その方法は、半導体材料に複数個の傾斜壁付きメサを規定するエッチング工程を制御することからなる。好ましくは、各デバイスはLED又はVCSELである。また、半導体材料は、好ましくは、AlGaInNをベース（基礎）としている。
【０００９】
本発明の方法は、メサの傾斜側壁に金属のような電気接点を堆積させることを包含する。この電気接点によって各メサは部分的に又は全体的に被覆される。電気接点の少なくとも一部は、光をメサ内に限定するシャドーマスクとして機能し、これにより光学的損失及びクロストークが減少する。
【００１０】
傾斜した側壁を持つメサを提供することで、デバイスを確実に且つ再現可能に金属化する（メタライズ）ことができる。傾斜側壁は、被覆過程でメタライゼーションに直接に曝され、亀裂や開回路の破損を伴わないところの、側壁に相似の金属被覆がもたらされる。傾斜側壁はまた、個々のデバイスを光学的に隔離するのに有用であり、現行方式を凌ぐ光学的及び電気的性能が実現させる。さらに、傾斜側壁を設けることで、アレイに相互接続及び／又はマトリクスアドレスするための処理手順が簡易化される。
【００１１】
アレイにおけるLEDやVCSELは、垂直な側壁を持つことが必須であると、当業界では広く信じられて来たことは注目すべきである。事実、多くの研究と努力は、実質的に垂直な側壁を持つメサ形LEDの成形に向けられて来た。本発明の発光デバイスを案出する過程で、多くの光学デバイスの作用には垂直側壁が重要な働きを奏するかもしれないが、発光ダイオードや竪穴面発光レーザーのような光素子は、垂直側壁を厳密には必要としないことを見出した。これは当業界で容認されている知識や実践に反している。
【００１２】
本発明によれば、個々のデバイスの側壁は、好ましくは、垂直に対して２０°〜４０°傾斜するように計画される。この範囲の勾配の側壁を持つメサには、５ミクロンまでの高さの構造に相似被覆が可能である。各メサは１つ又はそれ以上の傾斜側壁を持つことができる。
【００１３】
本発明の方法はさらに、下位の電気接点を画定する工程と、その下位接点にメサの傾斜側壁を形成する工程と、１つ又はそれ以上のメサの上面に１つ又はそれ以上の上位接点を形成する工程を含むことが好ましい。
【００１４】
上位接点は、全てのメサと下位接点で接触させることができる。この場合、上位と下位の接点間に電気信号を送ることで、全てのデバイスは同時に活性化して発光する。
【００１５】
上位接点は、１つだけメサと下位接点で接触させることができる。この場合、電気信号を下位接点に送り、同時に上位接点にも送ると、一つのデバイスに電位差が生ずるので、複数の発光ダイオードの一つに、個別アクセスできる簡易で有効な仕組みが提供される。また同時に、複数個のデバイスは、単一の下位電極に直接接続できるので、デバイスは小型で、容易に拡張可能である。
【００１６】
下位接点は、ｎ型半導体材料であって差し支えない。ｎ型半導体材料へのドーピング濃度は、１０３／ｃｍ３又はそれ以上とすることができる。この場合、上位接点は、露出したｐ型材料と物理的に接触する適当な金属、好ましくはその薄膜とすることができる。下位接点は、メサ形半導体の少なくとも一部となるｎ型材料の層であって差し支えない。
【００１７】
下位接点は、ｐ型半導体材料で構成させることもできる。ｐ型半導体材料へのドーピング濃度は、１０１７／ｃｍ３又はそれ以上とすることができる。この場合の上位接点は、露出したｎ型材料と物理的に接触する適当な金属の薄膜とすることができる。下位接点のｎ型材料は、メサ形半導体の少なくとも一部となるｎ型材料の層で形成することができる。また、下位接点は、半導体のメサの少なくとも一部をなるｐ型材料の層であって差し支えない。
【００１８】
本発明では、複数個の下位接点を設けることも可能であり、各接点は、複数個の半導体メサを備える。この場合、それぞれの下位接点は、上位接点から隔離される。１つ又はそれ以上の上位接点は、１つ又はそれ以上の下位接点まで広がっていて差し支えない。Ti／Alの薄膜及びNi／Auの薄膜が、それぞれｎ型GaN構造及びｐ型GaN構造の接点用金属の代表例である。これらの薄膜が、各メサ上面の実質的全てを覆う場合、それら薄膜の厚さは、半導体材料から発せられる光が当該薄膜を透過できる厚さにあることが好ましい。
【００１９】
クロストークの作用を抑止又は抑制するために、メサの傾斜側壁には、ブロッキング材料で被覆を施すことができる。この被覆は、光を遮るに充分な比較的厚い金属層からなる。ちなみに、被覆金属には２０ｎｍのニッケルや２００ｎｍの金が使用可能である。
【００２０】
下位接点は、何れも細長くてよく、半導体のメサの列を担っている。
上位接点は、何れも細長くてよく、このものは、それぞれの下位接点に担われたメサの上に伸びている。
上位接点及び下位接点は互いに分離され、且つ絶縁材によって電気的に絶縁されている。
上位接点及び下位接点は、互いにほぼ直角方向にに伸びている。
【００２１】
本発明の方法は、好ましくは、例えば、サファイアのような基材からなる出発物質を使用し、その基材上にまず第１の半導体材料を堆積させ、次いで第２の半導体材料を堆積させる。２つの半導体材料の間には、多量子井戸からなる、例えば、InGaN／GaNの多量子井戸からなる活性領域が設けられる。下位の電気的接点を画定する工程は、第１半導体材料に１つ又はそれ以上の溝を形成することによって、第１半導体材料の他の領域から隔離された下位接点メサを画定することからなる。１つ又はそれ以上の溝は、半導体材料にエッチングを施して形成される。
【００２２】
上記のエッチング工程は、１つ又はそれ以上の傾斜側壁を持つ下位接点メサが画定されるように、エッチング処理を調節して進められる。下位接点の上に複数個の半導体メサを形成する工程は、下位接点メサの上面を選択的にエッチングすることからなる。この選択的エッチングは、傾斜側壁を持つ半導体メサが画定されるように、エッチング処理を制御して行なわれる。エッチング処理の制御では、１つ又はそれ以上のパラメータを選択して傾斜側壁が確実に画定されるようにする。下位接点の傾斜側壁の傾きは、半導体メサの傾きと異なって差し支えなく、好ましくは、半導体メサの勾配より小さい。
【００２３】
本発明の方法はさらに、半導体メサ上の所定の領域を除く全ての領域が被覆されるように、半導体メサの上に、例えば、二酸化ケイ素のような絶縁材を選択的に堆積させ、次いで半導体メサの上に上位接点を堆積させることを含んでいる。半導体メサの上部から離れた領域において、絶縁材の上に上位接点を堆積させることで、上位接点同士を互いに電気的に確実に絶縁することができる。
【００２４】
本発明はまた、発光デバイスアレイを提供し、各デバイスは、ｐ−ｎ接合を有し、傾斜側壁メサを持つ半導体材料からなる。それぞれのデバイスは、好ましくはさらに、例えば金属接点のような電気的接点を備え、その接点は、傾斜側壁を持つメサの上に伸びて、その上面と接触している。例えば、二酸化珪素のような絶縁材を、傾斜側壁と電気的接点との間に設けることもできる。好ましくは、各デバイスはLED又はVCSELである。各メサはドライエッチングされることが好ましい。
個々のメサの側壁は、鉛直に対して２０°〜４０°の勾配で傾いている。
【００２５】
本発明の半導体材料には、電子発光用に設計された全ての多層構造のAlGaInNが使用可能である。好ましくは半導体材料は、サファイアのような基材上に設けられるが、その基材には、炭化珪素や窒化ガリウムが使用できるほか、エピタシャル構造の成長、特にAlGaInNエピタシャル構造の成長に関する技術分野で実際に使用されている他の基材も、もちろん使用可能である。
【００２６】
当業界で知られているスミレ色／青色／緑色に発光する典型的な構造は、基材上に低温成長させたGaN又はAlNの緩衝層（その厚さは典型的には２５〜３０ｎｍ）を含む。この層の上には、シリコンドープGaN（ｎ型）の層を設ける。この層の厚さは３〜〜４ミクロンの範囲にある。ｎ型GaN層の上に堆積させるのは、多量子井戸の活性領域であって、例えば、InGaN／GaNの多量子井戸である。量子井戸の数は、デバイスの求める性能に応じて可変であるが、典型的には１〜６の範囲にある。当業界で知られているように、量子井戸の幅及び組成を調節することで、デバイスの電子発光の波長を確定することができる。
【００２７】
多量子井戸の上には、ｐ型接点として使用するためのｐ型GaN層が設けられる。この層にはMgをドープさせることが可能で、当該層の厚さは０．２５〜０．５ミクロンの範囲にある。状況に応じて、ｎ型GaNと活性領域の間でｎ型AlGaNの層を成長させることができる。同様にして、ｐ型GaNと活性領域の間でｐ型AlGaNの層を、状況に応じて成長させることができる。
【００２８】
半導体材料には１つ又はそれ以上の畝（尾根）が設けられ、各畝は一つの傾斜側壁を持ち、傾斜側壁メサは、１つ又はそれ以上の畝の上に設けられる。好ましくは、どのメサの側壁も、畝の側壁よりも傾きが大きい。各畝には電気的接点が定められる。別の電気的接点は、メサの上に伸びている。上位接点は、畝の上の１つ又はそれ以上のメサの上部に伸びていても差し支えない。上位接点を複数個形成することもできる。各上位接点は、各畝の上の１つのメサ上に伸ばすこともできる。任意の畝と上位接点の１つとの間に電位差を与えることにより、メサの選択された１つは発光するようになる。
【００２９】
半導体メサの傾斜側壁の上には、好ましくは、クラッド層（被覆層）が設けられ、このクラッド層は側壁からの発光を阻止する。このクラッド層は電気的接点の一部として形成させるとこもできる。
【００３０】
以下、添付図面に沿って本発明の様々な態様を例示的に説明する。
図１(a)はGaNをベースとするマイクロLEDアレイを形成するための代表的は出発物質の構造を示す。この出発物質は、サファイア基材10を備え、その上にｎ型GaN又はAlNの低温成長緩衝層12が堆積しており、その厚さは一般的に２５〜３０ｎｍである。緩衝層12の上に成長しているのはシリコンドープGaNであって、その厚さは典型的には３〜４ミクロンの範囲にある。このものはｎ型接合として使用される。ｎ型GaNの上に堆積しているのは活性領域であって、図示の例の場合、活性領域はInGaN／GaNの多量子井戸16である。量子井戸の数は、デバイスに求める性能によって可変であるが、典型的には１〜６の範囲にある。上記の材料を使用して組立てられるデバイスの発光波長は、量子井戸の組成を井戸幅によって調節可能であって、例えば，２ｎｍ厚のIn(0.2)Ga(0.8)からなる量子井戸の発光波長は、４５０ｎｍ前後である。多量子井戸16の上層は、ｐ型接合として使用するｐ型GaN層18である。この層にはMgがドープされ、その厚さは０．２５〜０．５ミクロンの範囲にある。状況に応じて、ｎ型GaN層14と活性領域16との間に、ｎ型AlGaN層（図示略）を成長させることができる。同様にして、ｐ型GaN層18と活性領域16との間に、任意的に、ｐ型AlGaN層（図示略）を成長させることができる。
【００３１】
マイクロLEDのアレイを形成する際の好ましい選択は、ドライエッチング法を使用してメサのアレイを形成させることであるが、これ以外の様々な方法によって図１(a)に示す材料にマイクロLEDのアレイを形成させることができる。その理由は、GaNをベースとした材料は、湿式の化学エッチングに耐性があるからである。現在利用可能なドライエッチング法の中でも、誘導結合プラズマ（ＩＣＰ）ドライエッチング法は、特に魅力がある。その理由の一つは、パラメーターを変動させることによって等方性エッチングと異方性エッチングの両方が行える融通性があることであり、第二の理由はエッチング速度が早いことである。ちなみに、通常の反応性イオンエッチング（ＲＩＥ）が、毎秒１０ナノメートル程度であるのに対し、上記の方法は最高で毎分１マイクロメートルをエッチングすることができる。一般に、エッチングは、エッチング速度が速く、選択性が高く、粗面処理が最小であり、再現性に優れ、異方性に富んでいることが好ましい。
【００３２】
マイクロLEDのアレイを形成するには、ポジ型フォトレジストを用いて図１(a)に示す材料に模様を付け、次いでエッチングを施して溝22で隔てられた一連の細長い畝（尾根）20を画定する。エッチング工程は、畝20に図１(b)に示すような傾斜側壁23が形成されるように、お膳立てされ、制御される。この傾斜側壁は、畝20の基底、すなわち、基材10に最も近い部分の幅が、畝の最高部、すなわち、基材から最も離れた部分の幅よりも広い。エッチングは、隣接畝間の材料が除去され、溝がサファイア基材に達するまで続行される。このことは、それぞれの畝が他の畝から電気的に絶縁されることを意味する。
【００３３】
傾斜側壁23を形成するには、等方性エッチングが必要であり、等方性エッチングには縦エッチング要素と横エッチング要素とが必要である。既述したように、これにはＩＣＰ法が特に適している。その理由の一つは、ＩＰＣエッチングが多数のパラメーターを変動でき、その幾つかは個別に調節可能なことである。輪郭を制御するための最も重要なパラメーターは、圧力と、ＩＣＰ及びＲＩＥの出力の適正な組合せである。これは角度を決める上で重要なある種の直流自己バイアスである。一般に、低い直流自己バイアスは、鉛直に対して傾きの大きい側壁を与える。他方では、エッチングの際してスパッター成分が少なくため、エッチング速度を遅くなる。
【００３４】
エッチングプロセスの諸条件は、目的に応じて明細事項に適合するように、設定される。本発明者らがGaNをベースとする構造材について実際に行ったエッチング条件を以下に示す。
【００３５】
【表１】
2006518546.tif 000003
【００３６】
上記の条件の下では、プラズマにおけるイオンの加速エネルギーは低く、イオンは殆ど方向性を持たない。そのため、垂直に対して約２５°の傾きを持つ側壁を形成することができ、３μｍまでの相似形の金属被覆を行なうことができる。上記のプロセス条件の利点は、エッチング速度が早いことである。
【００３７】
GaNをベースとする構造材に対する別のエッチング条件は、次の通りである。
【表２】
2006518546.tif 000004
表２に示すプロセス条件を採用すると、表１に示す条件を採用した場合よりも、エッチング速度は遅いものの、傾斜角度が大きい側壁を得ることができる。どちらの条件も、傾斜した側壁が確実に形成できるように選定されたものである。
【００３８】
図１(b)に示す畝20及び溝22を形成するには、表１に示すようなプロセス条件を採用することが好ましい。エッチングは、一般に約１５分間継続される。これによって幅が２０〜３０μｍの範囲の、例えば、２４μｍ又は２６μｍであって、隔離距離が５〜１０μｍの範囲にある畝20を形作ることができる。一つの具体例では、表１に示す条件を使用して幅２４μｍ、隔離距離６μｍの傾斜側壁付き畝20や、幅２６μｍ、隔離距離４μｍの傾斜側壁付き畝20を形成することができた。畝の長さは所望するピクセル濃度に応じて変化させることができるが、典型的には４８０〜２０００ミクロンの範囲にあり、具体例を挙げれば、１６×１６のアレイで畝の長さは４８２ミクロン、６４×６４のアレイで１９９２ミクロンである。畝のピッチは典型的には２５〜３５μｍの範囲にあり、好ましくは約３０μｍである。これらの畝は何れも実質的に同じ角度で傾く側壁を持つので、側壁の勾配は、アレイ全体で実質的に均一である。
【００３９】
畝20が形成されると、その畝は更にエッチングされ、ｎ型GaN上により小さい個別ピラーが複数個形成される。これらのピラーは全て実質的に同じ勾配で傾く側壁を持つが、これを達成するためには、図１(b)に示す畝の上面にポジ・レジストを堆積させる。次いで、フォトリソグラフィーのような石版印刷技術を用いて、堆積してレジストを選択的に露光する。レジストを次いで現像し、露光領域を除去し、非露光領域が残る。
【００４０】
畝20の上面において、選択的に露光される形状は、もちろん、任意選択事項である。例えば、円形の横断面を持つピラーを形成したい場合がある。そうした場合には、畝20の頂きに沿う円形孔の列を形作るパターンを用いて、選択された円を除く全てのレジストを露光する。これを現像すれば、列をなすレジストの円形領域が畝20の頂部に取り残される。次いで、選択的エッチングによりレジストに覆われていないｐ型材料と、畝20のｎ型材料の少なくとも一部を取り除く。これまでのように、このエッチングはエッチング後に残る材料が傾斜側壁を持つように制御される。この結果、各畝20の頂部にｎ型GaN層14とｐ型GaN層18とに挟まれた多量子井戸の活性領域16を持つピラー24の列が形成され、各ピラーは実質的に円形の断面と、実質的に円錐形の傾斜側壁を持っている。この具体例では、ｐ型GaN層の厚さが０．２５μｍであり、ｐ型GaN層を貫いてｎ型GaN層が露出するようにエッチングを行ってダイオードを形成する必要があるので、ピラーの高さは、ほぼ０．５μｍに選定されている。ピラーの直径は一般に５〜２０μｍである。図２は図１(a)〜(c)に沿って説明した方法で形成されたアレイの映像である。
【００４１】
注目すべきことは、第２エッチングの過程で畝20の横寸法が、ある程度減少することである。しかし、第２エッチングの目標は縦方向に０．５μｍ掘り下げることであり、等方性エッチングを採用しているとは言え、縦方向のエッチング速度は、横方向のそれよりも早い。横寸法の減少は、デバイス製造に格別な支障を来たさない。さらに、形成されるピラーには、その周囲に２〜３μｍ程度の加工余裕がある。畝の幅は典型的には２４〜２６μｍであり、ピラーの幅は２０μｍであるので、横寸法の減少には充分対応できる。
【００４２】
ピラー、すなわちメサ24が形成されると、ピラー側壁26は、アレイをメタライズした時点でｎ型領域とｐ型領域とが短絡しないように不動態化される。そのために、側壁26は二酸化珪素のような絶縁材で被覆される。こうした理由から、垂直に対する傾斜角度が大きいことが望ましい。その意味で、表２に示す条件は、ピラー２４の形成に最適な条件である。注目すべきは、エッチング深さが浅くなるので、エッチング速度の低下は許容範囲であることである。さらに詳しく言えば、側壁を不動態化するため、メサ頂部のレジストを除去する前に、二酸化珪素の薄層28を構造体全体に堆積させる。この薄い絶縁層は、メサの傾斜壁の形に合致して相似形である。次いで、メサ上のレジストが除去される。レジストの除去で二酸化珪素膜が捲りあがる。その後、側壁26とメサ24同士の間の領域だけが二酸化珪素28で被覆され、メサ24のｐ型頂部は露出される。
【００４３】
メサの頂部が露出されると、その全表面にポジ・レジスト（図示なし）を堆積させ、模様付けして現像することで、メサ24の露呈した頂部に、そこを横切って並ぶストリップを形成させる。このストリップの列は、メサ24の土台である畝20と実質的に直交して伸びている。各ストリップに沿ってリングが形成される。これらのリングは、それぞれ一つが一つのメサ24の頂部に位置するよう配置されている。デバイスは次いでメタライズされる。金属を堆積させた後はレジストを溶解させ、長さ方向に周期的に形成されたリングを備えた金属のストリップだけを残留させる。こうして細長い金属接点30を、メサ24の列の上に選択的に堆積させ、二酸化珪素で被覆された傾斜側壁26と、露呈したｐ型接点を、図３に示すように、共通の金属ストリップで覆う。また、リング状の金属接点31を、各メサ24の頂部に設ける。隣接する金属接点同士は、二酸化珪素26によって互いに電気的に絶縁される。図４に示すものは、本発明に従って作成したマトリクスアドレス可能なアレイの顕微鏡写真である。ここでは、３．３Vで稼動している１つのマイクロLED素子が示されている。
【００４４】
図３及び図４に示すアレイでは、細長い金属接点30が、メサの側壁の比較的狭い部分を覆う細長バンドであるが、各メサの側壁全体が内包されるように、各メサの側壁の実質的全てを金属接点で覆うこともできる。この金属が光の透過を阻止できる厚さにあれば、メサの側壁全体を覆う金属接点は、電場発光物質への電気的接点として機能するばかりでなく、側壁からの迷光放射を防ぐシャドーマスクとしても機能する。この機能は、近接デバイス同士のクロストークを実質的に解消する。一例として、各メサの側壁を３００ｎｍ程度の金属で、とりわけ３０ｎｍのニッケルと３００ｎｍの金で被覆する。この場合、メサの頂部にはリング状接点31があるので、光はメサの上面から放出する。
【００４５】
半導体メサ24に傾斜した側壁を設けることで、アレイの上部接点をメタライズする工程の実施が比較的容易になる。ｎ型接点を形成する畝を上に伸びる複数本の金属ストリップのそれぞれが、個々のLEDを選択的に活性化するのに使用可能である。これによって、マトリクスアドレス可能なマイクロLEDのアレイを、比較的簡単に且つ再現可能に組立てることができる。
【００４６】
図３及び図４に示すLEDは、もちろん個別にアドレス可能であるが、図１に沿って説明した技法は、全てのデバイス素子がパラレルアドレスできるフォーマットで互いに接続された、換言すれば、全ての素子が一緒に明るくなるようなマイクロLEDのアレイを組立てる際にも利用可能である。このタイプのアレイを作る場合、溝を形成する必要がない。そのため、ｎ型領域は相互接続のままであり、図５(a)〜図５(c)で示すように、ピラーを形成する工程だけが必要になる。
【００４７】
図５(a)は典型的な出発物質を示している。このものはｎ型GaN層34を担うサファイア基材32と、ｎ型GaN層34の上に堆積したｐ型GaN層36とで構成されている。別法では、図1に示す出発物質又はその他の適当な発光半導体材料も、出発物質として同様に使用可能である。個々のデバイスを形成するために、レジストの層（図示なし）、好ましくはポジ・レジストの層が模様付けされ、実質的に円形のレジストマスクの配列が形作られる。この配列は、前記したように円形マスクが行と列の形で並んだ体裁にあるか、あるいはその他の適当なレイアウトにある。マトリクスアドレス可能なマイクロLEDに関して言えば、表面がエッチングされて複数個のメサ、すなわちピラー38が形成される。図５(b)参照。エッチング深さは、デバイスに活性領域が含まれるよう、ｐ−ｎ接点のレベルより深くなければならない。前の場合と同様に、ｎ型材料と金属接点との間の電気的隔離が重要であるので、金属接点を堆積させる前に二酸化珪素層40が設けられる。そのために、ピラーは垂直に対して比較的大きい勾配を持つように加工する必要がある。従って、表２に示すプロセス条件がここでも採用される。その後、レジストをメサ上面、すなわちピラー上面から取り除き、二酸化珪素を除去することでピラー頂部が露呈する。次いで、図５(c)で示すように、金属接点を堆積させ、これを各メサのｐ型材料に接触させることにより、それぞれのデバイスが電気的刺激を受けられるようになる。図５(c)に示すアレイのｎ型GaN層とｐ型金属接点との間に電位差を付与することで、このアレイの全てのLEDを同時に刺激することができる。この具体例では、光は薄い金属層42を通過してデバイスの上面から放出する。
【００４８】
図５(c)に示すアレイの変形例では、メサの側壁から逃げる光を阻止するために、シャドーマスクを付加的に設けることができる。そうする場合、ピラーをエッチングし、二酸化珪素の層を堆積させた後、１種又はそれ以上の金属からなる比較的薄い層を、アレイの全面に堆積させる。この層はメサから放出される光の透過を防止するに充分な厚さを備えていなければならない。例えば、この金属層は、２０ｎｍのニッケルと２００ｎｍの金で構成させることができる。この段階では、メサのエッチングに使用したポジ・レジストのマスクが、メサの上面に未だ残留している。二酸化珪素の層と金属の薄層とを合わせた厚さは、畝の上面にあるレジストの厚さよりも薄いなければならない。ｐ型材料頂部のレジストは次いで除去され、ピラー上面が露呈される。その後、比較的薄い別の金属層が、表面全体に、とりわけ、ｐ型材料の露出領域に堆積される。この層は、光が透過できる厚さを持つ必要があって、例えば、３０ｎｍのニッケルと３０ｎｍの金で構成させることができる。この金属層を堆積させた後は、全てのピラーが電気的に相互接続される。図６はこのタイプのアレイの一例を示し、図７はそうしたアレイの顕微鏡写真である。側壁上には共形の金属被覆が必要である。
【００４９】
図６及び図７に示すアレイでは、ｎ型GaNとｐ型金属接点との間に電位差を与えることで、このアレイの全てのLEDを同時に刺激することができる。この例では、光がデバイスの上面から発せられ、薄い金属接点を透過する。薄い金属層は、ピラーの上面から垂直でない方向に出る光を遮る遮断層として機能するので、メサの端部からの光の散乱に起因するアレイ内素子間のクロストークを排除する。
【００５０】
メサの傾斜壁との上記した接触機構は、メサの形状に合致する金属接点を形成させたものであるが、裏込めと平坦化技術も同様に採用可能である。この技術は既述したように、平坦化に際してメサの上部を、特に上面がｐ型GaNである場合には、そこを損傷する虞があるので、好ましい選択ではないが、メサに傾斜壁を設けることで、この技術の信頼性は向上する。その理由は次のとおりである。従来技術で知られている平坦化技術の問題の一つは、メサ間の領域を充填された材料に、しばしば空隙が発生することである。充填が完了し、充填材料が平坦化されると、これらの空隙がアレイの上面に孔又は空洞となって残る。そうすると、アレイをメタライズしても、接触が断絶する心配がある。しかし、傾斜側壁を持つメサであれば、裏込め材料の充填作業を効果的に行なうことができるので、発生するかもしれない空隙の数を減らすことができ、結果的に、メタライズ後の接触不良を改良することができる。
【００５１】
本発明の技術逸脱することなく、上に説明した態様の変更が可能であることは、当業者には理解できると思われる。例えば、図１〜図７で説明した特定な具体例では、下位接点がｎ型材料であり、上位接点がｐ型材料であるが、デバイスの層は当然取り替え可能であり、下位接点をｐ型に、上位接点をｎ型にできることができる。また、両接点をｎ型にすることもできる。これは洞内トンネル接合構造を使用する場合であって、このタイプの構造は、例えば、Applied Physics Letters,第78巻、第21号（2001年5月）の3265〜3267頁に掲載されたS. R. Jeon et alの論文"Lateral current spreading in GaN-based light-emitting diodes utilising tunnel junction contacts"に記載されている。
【００５２】
さらに言えば、上記具体例で説明したデバイスは、その断面が実質的に円形であるが、デバイスはこれ以外の形状を取ることができる。例えば、デバイスは図８に示すように、リング状であって差し支えない。この場合、リング内壁の形成は、メサの傾斜側壁を加工した後又はそれと同時に行なうことができる。後者の場合は、メサの形成に使用するレジストマスクを円形でなしにリング状とし、リングに傾斜内壁と傾斜外壁を同時に形成させる。この例ではｎ型領域及びｐ型領域をリング内で隔離するため、先に説明した自己整合酸化プロセスが採用される。すなわち、リング状のマスクを取り外す前にシリカの薄層を形成する。次いでマスクを取り外し、ｐ型材料のリング状頂部を露出させる。次に、露出した頂部を金属の単層又は複層でメタライズする。典型的には金属層の厚さは約２０ｎｍ以下である。リングの大きさは、ほぼ７００ｎｍ程度であるので、この金属層はアレイの表面形状に即してこれを被覆する。前者の場合は、メサ形成後、その内側から材料を除去してリングを形成する工程を付加的に行なわなければならないので、前者の方法、すなわち、リングに傾斜した内壁と外壁を同時に加工する方法の方が好ましい。
【００５３】
リング形状にあるマイクロLEDは、改良された抽出効率などの様々の利点を提供する。何故なら、この種のマイクロLEDは、表面積対容積比が比較的大きく、光路長が最小であり、複数の抽出ルートと抽出面を備えているからである。リング形状のデバイスは、様々な用途に有用であると思われる。例えば、リングが形成する穴部は、光学的に検査される材料の収容場所として利用することができる。本発明に係るリング状デバイスは、極めて小さく製造できるので、供試試料の大きさもそれ相応に小さくすることができる。このことは、幾つかの用途では、とりわけバイオテクノロジーの分野では好都合である。デバイスの光学的アウトプットを変化させるために、穴部に代替物又は付加物をセットすることもできる。例えば、特定なリン光体及び／又はポリマーを幾つかの穴部に置くと、アレイの全て又は一部の光学的アウトプットは、穴部に何もない場合の固有の光学的アウトプットと相違する。リングの穴部に置ける他の材料の例としては、選択励起用の薬剤を付着させたラテックスミクロスフェアや出力ビームを検査するためのボールミクロスフェアが例示できる。従って、上記した具体例は例示的なものであって、限定的なものではない。また、上記した各操作には若干の変更が可能であることは、当業者には容易に理解できよう。
【図面の簡単な説明】
【００５４】
【図１（ａ）】傾斜側壁を持つLEDを形成する方法の一工程を示す図面。
【図１（ｂ）】傾斜側壁を持つLEDを形成する方法の一工程を示す図面。
【図１（ｃ）】傾斜側壁を持つLEDを形成する方法の一工程を示す図面。
【図１（ｄ）】傾斜側壁を持つLEDを形成する方法の一工程を示す図面。
【図２】図１に示す方法で作成されたLEDメサアレイの横断面の画像。
【図３】傾斜側壁法で形成されたマトリックスアドレス可能なマイクロLEDアレイの線図。
【図４】１つのLEDが３．３Ｖで作動しているマトリックスアドレス可能なデバイスのマイクロ写真。
【図５（ａ）】複数のパラレルアドレス可能なマイクロLEDが同時に発光するように、マイクロLEDアレイを傾斜側壁法で組立てる工程を示す図面。
【図５（ｂ）】複数のパラレルアドレス可能なマイクロLEDが同時に発光するように、マイクロLEDアレイを傾斜側壁法で組立てる工程を示す図面。
【図５（ｃ）】複数のパラレルアドレス可能なマイクロLEDが同時に発光するように、マイクロLEDアレイを傾斜側壁法で組立てる工程を示す図面。
【図６】図５(c)のアレイの透視図。
【図７】図６に示すアレイの共形金属被覆のマイクロ写真。
【図８】本発明の一実施例であるリング状LEDの透視図。
【符号の説明】
【００５５】
10：基材                12：緩衝層              14：ｎ型GaN層
16：活性領域            18：ｐ型GaN層        20：畝
22：溝                  23：傾斜側壁            24：ピラー
26：ピラー側壁          28：二酸化珪素層        30：金属接点
31：リング状金属接点    32：サファイア基材      34：ｎ型GaN層
36：ｐ型GaN層        38：ピラー              40：二酸化珪素層
42：金属層
【図１（ａ）】
2006518546.tif 000005
【図１（ｂ）】
2006518546.tif 000006
【図１（ｃ）】
2006518546.tif 000007
【図１（ｄ）】
2006518546.tif 000008
【図２】
2006518546.tif 000009
【図３】
2006518546.tif 000010
【図４】
2006518546.tif 000011
【図５（ａ）】
2006518546.tif 000012
【図５（ｂ）】
2006518546.tif 000013
【図５（ｃ）】
2006518546.tif 000014
【図６】
2006518546.tif 000015
【図７】
2006518546.tif 000016
【図８】
2006518546.tif 000017
【手続補正書】
【提出日】平成18年2月15日(2006.2.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
発光半導体材料を用いて発光素子のアレイを製造する方法であって、
半導体材料に複数個のレジストマスクを形成する工程と、
レジストマスクの周りの材料を取り除いて複数個の傾斜壁メサを形成する工程と
、
傾斜壁マスとレジストマスクを含む材料の表面に絶縁材を堆積する工程と、
レジストマスクを取り除いてメサの頂部を露出する工程
を包含する発光素子アレイの製造方法。
【請求項２】
ドライエッチング法を制御することで傾斜壁メサを形成する請求項１記載の方法。
【請求項３】
各傾斜壁メサがLED又はVCSDELである先行請求項のいずれかに記載の方法。
【請求項４】
個々のメサの傾斜側壁が、垂直に対して２０°〜４０°の範囲の勾配を持つ先行請求項
のいずれかに記載の方法。
【請求項５】
半導体材料に傾斜側壁を備えた１つ又はそれ以上の畝を形成し、１つ又はそれ以上の畝
の上に傾斜側壁を持つメサを形成する先行請求項のいずれかに記載の方法。
【請求項６】
個々のメサの傾斜側壁を、垂直に対して２０°〜４０°の範囲の勾配とする請求項５記
載の方法。
【請求項７】
全てのメサの側壁勾配を、メサが形成されている畝の傾斜側壁の勾配より大きくする請
求項５又は請求項６記載の方法。
【請求項８】
各畝を下位電気接点とする請求項５〜７のいずれかに記載の方法。
【請求項９】
各メサの露呈した上面に電気接点を形成する先行請求項のいずれかに記載の方法。
【請求項１０】
単一の電気接点をアレイ中のメサ全ての接点とする請求項９記載の方法。
【請求項１１】
メサを担う複数個の畝を設け、各畝上の１つのメサに上位電気接点を接触させる請求項
５〜７のいずれかに従属する請求項９記載の方法。
【請求項１２】
畝と上位接点とを細長くし、上位接点を畝に対して直角に伸ばす請求項１１記載の方法
。
【請求項１３】
半導体材料が、基材上に多層エピタキシャル薄膜構造で堆積したIII−V族化合物半導体
合金AlGaInNをベースとした半導体であって、半導体材料が、ｎ型材料層と、ｐ型材料層
と、これら２層に挟まれた活性領域とからなり、活性領域が多量子井戸である先行請求項
のいずれかに記載の方法。
【請求項１４】
すくなくとも一つの傾斜壁メサに、内部井戸又は孔を設けてメサをリング状とする先行
請求項のいずれかに記載の方法。
【国際調査報告】
2006518546.tif 000018
2006518546.tif 000019
2006518546.tif 000020