(57)【要約】修正された極性パターンを有するＬＣＤ用のフレームを処理する方法が構成される。パターンは、フレーム内の画素位置によって観測されるライン反転及び／又はドット反転パターンを生じる極性反転方式を用いる。ＬＣＤ内の列ドライバの駆動極性は、修正された極性パターンに従って切り換えられる。ディスプレイ上での各行のスキャン・シーケンスは、パターンと協働するように修正される。第１サブフレームは、駆動極性の第１セットを用いている間の第１時間間隔中にスキャンされる。第２サブフレームは、第１時間間隔と重なっていない第２時間間隔中にスキャンされる。本方法を適用することにより、ドット反転技術の利点を保持しながらＬＣＤの列ドライバを少ない電力で動作させることができる。
2006524365.tif 000002
【特許請求の範囲】
【請求項１】
行及び列として編成されたＬＣＤのための方法であって、前記ＬＣＤの列が列ドライバに関連付けられ、且つ前記ＬＣＤ用のデータがフレーム内のラインに従って編成されており、
前記方法が、
特定のフレームからの少なくとも２つのラインを含む、第１サブフレーム用のラインの第１セットを選択する段階と、
前記特定のフレームからの少なくとも２つのラインを含み、且つ前記ラインの第１セットとは異なる、第２サブフレーム用のラインの第２セットを選択する段階と、
前記第１サブフレーム用の駆動極性の第１セットを選択する段階と、
前記駆動極性の第１セットとは異なる、前記第２サブフレーム用の駆動極性の第２セットを選択する段階と、
第１時間間隔中に前記ＬＣＤに前記駆動極性の第１セットを伝達する段階と、
第２時間間隔中に前記ＬＣＤに前記駆動極性の第２セットを伝達する段階と、
を含み、
前記第１時間間隔が前記第２時間間隔とは重ならず、これにより前記ＬＣＤは、ディスプレイ上の各画素の平均駆動電圧が経時的にゼロであるように交互する極性で前記フレームを表示可能であることを特徴とする方法。
【請求項２】
行及び列として編成されたＬＣＤのための方法であって、前記ＬＣＤの列が列ドライバに関連付けられ、且つ前記ＬＣＤ用のデータがフレーム内のラインに従って編成されており、
前記方法が、
互いに隣接していない少なくとも２つのラインを含む、第１サブフレーム用のラインアドレスの第１セットを選択する段階と、
第２サブフレーム用のラインアドレスの第２セットを選択する段階と、
前記第１サブフレーム用の第１スキャン・シーケンス順序を選択する段階と、
前記第２サブフレーム用の第２スキャン・シーケンス順序を選択する段階と、
前記第１サブフレームが処理される間の初期の時間間隔中に極性の第１セットに従って前記列のドライバ極性を設定する段階と、
前記第１サブフレームが処理される間の次の時間間隔中に極性の第２セットに従って前記列のドライバ極性を設定する段階と、
前記第２サブフレームが処理される間の前記初期時間間隔中に極性の第３セットに従って前記列のドライバ極性を設定する段階と、
前記第２サブフレームが処理される間の次の時間間隔中に極性の第４セットに従って前記列のドライバ極性を設定する段階と、
前記第１サブフレームの各ラインを処理した後で前記第２サブフレームの各ラインを処理する段階とを含み、
前記第１サブフレームに関連付けられた前記極性は、前記第１サブフレームに関連付けられた各画素が経時的にゼロの平均駆動電圧を有するように選択され、前記第２サブフレームに関連付けられた極性は、前記第２サブフレームに関連付けられた各画素が経時的にゼロの平均駆動電圧を有するように選択され、
各特定のラインが、
前記特定のラインに関連付けられたデータを前記スキャン・シーケンス順序に従って前記列ドライバに結合する段階と、
前記特定のラインの前記列ドライバをイネーブルにする段階と、
前記特定のラインを行選択信号でイネーブルにする段階と、
によって処理されることを特徴とする方法。
【請求項３】
前記第１サブフレームは、前記フレームの奇数ラインを含み、前記第２サブフレームは、前記フレームの偶数ラインを含むことを特徴とする請求項２に記載の方法。
【請求項４】
前記極性の第１セットは、前記極性の第２セットに対して反転され、前記極性の第３セットは、前記極性の第４セットに対して反転されることを特徴とする請求項２に記載の方法。
【請求項５】
前記極性の第１セットは、前記極性の第４セットと同じであり、前記極性の第２セットは、前記極性の第３セットと同じであることを特徴とする請求項４に記載の方法。
【請求項６】
前記第２時間間隔後に生じる、前記第１サブフレームが処理されている間の第３時間間隔中に、前記極性の第１セットに従って前記列ドライバ極性を設定する段階と、
前記第２サブフレームが処理される間の前記第３時間間隔中に前記列ドライバ極性を前記極性の第２セットに設定する段階と、
前記第３時間間隔後に生じる、前記第１サブフレームが処理されている間の第４時間間隔中に、前記列ドライバ極性を前記極性の第２セットに設定する段階と、
前記第２サブフレームが処理される間の前記第４時間間隔中に、前記列ドライバ極性を前記極性の第１セットに設定する段階と、
を更に含む請求項５に記載の方法。
【請求項７】
前記初期時間間隔後に前記第１サブフレーム用の第３スキャン・シーケンス順序を選択する段階と、
前記初期時間間隔後に前記第２サブフレーム用の第４スキャン・シーケンス順序を選択する段階と、
を更に含む請求項２に記載の方法。
【請求項８】
前記第１及び第２サブフレームとは異なるラインを含む第３サブフレーム用のラインアドレスの第３セットを選択する段階と、
前記第３サブフレーム用の第３スキャン・シーケンス順序を選択する段階と、
前記第３サブフレームが処理される間の初期時間間隔中に、極性の第５セットに従って前記列ドライバ極性を設定する段階と、
前記第３サブフレームが処理される間の次の時間間隔中に、極性の前記第５セットに対して反転された極性の第６セットに従って前記列ドライバ極性を設定する段階と、
を更に含み、
各ラインを処理する段階が、前記第１及び第２サブフレームの各ラインを処理した後で前記第３サブフレーム内の各ラインを処理する段階を更に含むことを特徴とする請求項２に記載の方法。
【請求項９】
前記行選択信号で前記特定のラインをイネーブルにする段階が、前記特定のラインに関連付けられたラインアドレスを復号する段階と、前記ラインアドレスに関連付けられた行選択ラインをアクティブにする段階とを含む請求項２に記載の方法。
【請求項１０】
行及び列として編成されたＬＣＤのための装置であって、前記ＬＣＤ用のデータがフレーム内のラインに従って編成され、
前記装置が、
ディスプレイ画像データを記憶するように構成され、更に前記ＬＣＤが前記ディスプレイ画像データを処理できるように前記ＬＣＤに前記ディスプレイ画像データを結合するよう構成されたメモリ回路と、
前記メモリ回路に結合されたディスプレイ制御回路と、
を備え、
前記ディスプレイ制御回路が、
前記ディスプレイ画像データを受信し、
前記ディスプレイ画像データを前記メモリ回路に転送し、
互いに隣接していない少なくとも２つのラインを含む第１サブフレーム用のラインアドレスの第１セットを選択し、
第２サブフレーム用のラインアドレスの第２セットを選択し、
第１フレームの前記第１サブフレーム用の第１スキャン・シーケンス順序を選択し、
前記第１フレームの第２サブフレーム用の第２スキャン・シーケンス順序を選択し、
第２フレームの前記第１サブフレーム用の第３スキャン・シーケンス順序を選択し、
前記第２フレームの第２サブフレーム用の第４スキャン・シーケンス順序を選択し、
複数の列ドライバの列ドライバ極性が、前記第１フレームの第１サブフレームが処理される間の第１時間間隔中は極性の第１セットに対応し、前記第１フレームの第２サブフレームが処理される間の第２時間間隔中は極性の第２セットに対応し、前記第２フレームの第１サブフレームが処理される間の前記第３時間間隔中は極性の第３セットに対応し、前記第２フレームの第２サブフレームが処理される間の前記第４時間間隔中は極性の第４セットに対応するように、前記列ドライバ極性を制御し、前記ＬＣＤの各画素は経時的にゼロの平均電圧に対応する関連した駆動電圧を有し、前記第２サブフレームは各フレームの前記第１サブフレームの後で処理され、
前記第１時間間隔中の前記第１スキャン・シーケンス順序、前記第２時間間隔中の前記第２スキャン・シーケンス順序、前記第３時間間隔中の前記第３スキャン・シーケンス順序、及び前記第４時間間隔中の前記第４スキャン・シーケンス順序に従って、前記ディスプレイ画像データが前記メモリ回路から前記ＬＣＤに転送されるように前記ディスプレイ画像データの転送を制御し、
前記第１時間間隔中の前記第１スキャン・シーケンス順序、前記第２時間間隔中の前記第２スキャン・シーケンス順序、前記第３時間間隔中の前記第３スキャン・シーケンス順序、及び前記第４時間間隔中の前記第４スキャン・シーケンス順序に従って前記行がスキャンされるように前記行のスキャンを制御する、
ように構成されていることを特徴とする装置。
【請求項１１】
前記ラインアドレスの第１及び第２セットは、ライン反転極性パターンを有するディスプレイが前記画素位置で観測されるように選択されることを特徴とする請求項１０に記載の装置。
【請求項１２】
前記ラインアドレスの第１及び第２セットは、ドット反転極性パターンを有するディスプレイが前記画素位置で観測されるように選択されることを特徴とする請求項１０に記載の装置。
【請求項１３】
前記第１、第２、第３、及び第４スキャン・シーケンス順序は、奇数行が最初にスキャンされ、続いて偶数行がスキャンされるように選択されることを特徴とする請求項１０に記載の装置。
【請求項１４】
前記メモリ回路、前記ディスプレイ制御回路、及び前記ＬＣＤに結合され、前記複数の列ドライバを含み、前記列を駆動するように構成されている列ドライバ回路と、
前記ディスプレイ制御回路と前記ＬＣＤに結合され、前記行をスキャンするように構成されたゲートドライバ回路と、
前記ディスプレイ制御回路と前記ＬＣＤに結合され、前記ＬＣＤに共通プレート電圧を供給するように構成された共通プレート電圧ドライバ回路と、
を更に備える請求項１０に記載の装置。
【請求項１５】
前記第１、第２、第３、及び第４スキャン・シーケンス順序は、奇数行が最初にスキャンされ、偶数行が続いてスキャンされるように選択され、前記ディスプレイ制御回路は、出力イネーブル信号及び開始信号を供給するように構成されており、前記出力イネーブル信号は、２クロックパルス毎に１回アクティブになり、前記ゲートドライバ回路は、前記出力イネーブル信号と前記開始信号に応答し、その結果、該ゲートドライバ回路が前記開始信号の第１パルスを受信した後で前記ＬＣＤの前記奇数行の各々がスキャンされ且つ前記ゲートドライバ回路が前記開始信号の第２パルスを受信した後で前記ＬＣＤの前記偶数行の各々がスキャンされるようになることを特徴とする請求項１４に記載の装置。
【請求項１６】
前記第１、第２、第３、及び第４スキャン・シーケンス順序は、奇数行が最初にスキャンされ、偶数行が続いてスキャンされるように選択され、前記ゲートドライバ回路は、複数のフリップフロップを含むシフトレジスタを備え、前記複数のフリップフロップの各々は、前記複数のフリップフロップの各々の出力がイネーブルにされるときに前記ＬＣＤの各行がスキャンされるように前記ＬＣＤの前記行の１つに関連付けられ、前記複数のフリップフロップは、前記奇数行の各々が最初にスキャンされ、前記偶数行の各々が続いてスキャンされるように配列されることを特徴とする請求項１４に記載の装置。
【請求項１７】
前記ディスプレイ制御回路は更に、現在のラインアドレスに対応するラインアドレス信号を生成し、前記ディスプレイ画像データのラインが前記列ドライバ回路に結合されるように前記ディスプレイ画像データの転送を制御するように構成されており、ディスプレイ画像データのラインは、前記現在のラインアドレスに関連付けられ、前記ゲートドライバ回路はアドレスデコーダ回路を備え、前記アドレスデコーダ回路は、前記ラインアドレス信号に応答して前記現在のラインアドレスに対応する行をスキャンするように構成されていることを特徴とする請求項１４に記載の装置。
【請求項１８】
行及び列として編成されたＬＣＤ用の装置であって、前記ＬＣＤのためのデータがフレーム内のラインに従って編成され、
前記装置が、
ディスプレイ画像データを記憶するように構成されているデータ記憶手段と、
前記データ記憶手段にディスプレイ画像データを転送するように構成されている第１データ転送手段と、
前記ＬＣＤが前記ディスプレイ画像データを処理できるように、前記データ記憶手段から前記ＬＣＤにディスプレイ画像データを転送するように構成されている第２データ転送手段と、
互いに隣接していない少なくとも２つのラインを含む第１サブフレーム用のラインアドレスの第１セットを選択するように構成されている第１選択手段と、
第２サブフレーム用のラインアドレスの第２セットを選択するように構成されている第２選択手段と、
前記第１サブフレーム用の第１スキャン・シーケンス順序を選択するように構成されている第３選択手段と、
前記第２サブフレーム用の第２スキャン・シーケンス順序を選択するように構成されている第４選択手段と、
前記第１サブフレーム用の第３スキャン・シーケンス順序を選択するように構成されている第５選択手段と、
前記第２サブフレーム用の第４スキャン・シーケンス順序を選択するように構成されている第６選択手段と、
複数の列ドライバの列ドライバ極性が、前記第１フレームの第１サブフレームが処理される間の第１時間間隔中は極性の第１セットに対応し、前記第１フレームの第２サブフレームが処理される間の第２時間間隔中は極性の第２セットに対応し、前記第２フレームの第１サブフレームが処理される間の前記第３時間間隔中は極性の第３セットに対応し、前記第２フレームの第２サブフレームが処理される間の前記第４時間間隔中は極性の第４セットに対応するように、前記列ドライバ極性を制御するように構成されている列ドライバ制御手段であって、前記ＬＣＤの各画素は経時的にゼロの平均電圧に対応する関連した駆動電圧を有し、前記第２サブフレームは各フレームの前記第１サブフレームの後で処理されることを特徴とする列ドライバ制御手段と、
前記第１時間間隔中の前記第１スキャン・シーケンス順序、前記第２時間間隔中の前記第２スキャン・シーケンス順序、前記第３時間間隔中の前記第３スキャン・シーケンス順序、及び前記第４時間間隔中の前記第４スキャン・シーケンス順序に従って、ディスプレイ画像データが前記データメモリ回路から前記ＬＣＤに転送されるように、前記メモリ回路から前記ＬＣＤへの前記ディスプレイ画像データの転送を制御するように構成されているデータ転送制御手段と、
前記第１時間間隔中の前記第１スキャン・シーケンス順序、前記第２時間間隔中の前記第２スキャン・シーケンス順序、前記第３時間間隔中の前記第３スキャン・シーケンス順序、及び前記第４時間間隔中の前記第４スキャン・シーケンス順序に従って前記行がスキャンされるように前記行のスキャンを制御するように構成されている行スキャン制御手段と、
を備える装置。
【請求項１９】
前記列ドライバ制御手段は、フレーム反転極性パターン、列反転極性パターン、ドット反転極性パターン、及びライン反転極性パターンのうちの１つが前記画素位置で観測されるように構成されていることを特徴とする請求項１８に記載の装置。
【請求項２０】
前記第１及び第２選択手段は、奇数行が最初にスキャンされ、偶数行が次にスキャンされるように構成されていることを特徴とする請求項１８に記載の装置。
【請求項２１】
前記ラインアドレスの第１及び第２セットは、フレーム反転極性パターンと列反転極性パターンのうちの１つが前記画素位置で観測されるように選択されることを特徴とする請求項１０に記載の装置。
【請求項２２】
前記第１スキャン・シーケンス順序は非連続であり、前記第２スキャン・シーケンス順序は連続していないことを特徴とする請求項２に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＣＤ（液晶ディスプレイ）の分野に関し、更に具体的には、電力損失が低減されたＬＣＤのスキャン方法に関する。
【背景技術】
【０００２】
液晶ディスプレイ（ＬＣＤ）は、長期間ＤＣ電位を受けると劣化する。画素電極両端の長期にわたるＤＣ電位は、電極上の液晶内にイオン不純物の電気めっきを発生させる電界を生じる。イオン不純物の電気めっきは、ディスプレイ上に残像を生じる画素電極上の残留磁界を発生する。
【０００３】
ＬＣＤの駆動電圧は通常、ＬＣＤの劣化を最小にするためにほぼゼロのＤＣ成分を有する。画素は、通常は、画素の平均電圧をほぼゼロに維持しながら画像を表示するためにＲＭＳ電圧値を供給する交流駆動電圧で駆動される。画素は、同じ振幅の逆極性で駆動される場合、ほぼ同じ輝度を有することになる。
【０００４】
ディスプレイを駆動するのに通常使用される４つの極性方式は、フレーム反転、ライン反転、列反転、及びドット反転である。ディスプレイの画素は、行１から始まる行によって連続してアドレス指定される。行の画素の全ては、共通のプレート及びゲートラインを有する。
【０００５】
図１は、フレーム反転の実施例を示す。フレームの全画素には、フレーム反転が使用される場合同じ極性で帯電される。各画素は、次のフレームでの逆極性で駆動される。極性は、平均ＤＣ電位ゼロを確保するためにフレームの変更後毎に反転される。
【０００６】
図２は、ライン反転の実施例を示す。パネル上の隣接するラインは、ライン反転が使用される場合、逆の極性が帯電される。極性は、平均ＤＣ電位ゼロを確保するために各新しいフレームがスキャンされる前に反転される。
【０００７】
図３は、列反転の実施例を示す。隣接する列の画素は、列反転が使用される場合、逆の極性が帯電される。フレーム内の各列の画素の極性は同じである。しかしながら、各列の極性は各フレームで反転される。例えば、図３に示されるようなフレームＮでは、列１及び３には正極性が帯電され、列２及び４には負極性が帯電される。次のフレームであるフレームＮ＋１では、列１及び３には負極性が帯電され、列２及び４には正極性が帯電される。
【０００８】
図４は、ドット反転の実施例を示す。水平及び垂直の両方向の隣接する画素は、ドット反転が使用される場合、逆極性を有する。各画素の極性は、平均ＤＣ電位ゼロを確保するために各新しいフレームがスキャンされる前に反転される。
【０００９】
フレーム反転及びライン反転は、共通プレート電圧（Ｖｃｏｍ）変調として知られる駆動技術によって達成できる。Ｖｃｏｍ変調が実行される場合には低電圧出力範囲（通常は５Ｖ）を有するドライバを使用することができる。
【００１０】
極性方式によって影響を受ける可能性のあるＬＣＤに発生する場合のある３つのアーティファクト、すなわちフリッカ、水平クロストーク、及び垂直クロストークがある。フレーム反転は、フリッカ、水平クロストーク、及び垂直クロストークの影響を受けやすい。ライン反転は、フリッカ及び垂直クロストークを低減し、列反転は、フリッカ及び水平クロストークを低減する。ドット反転は、フリッカ、水平クロストーク、及び垂直クロストークを低減し、最高の画質をもたらす。
【００１１】
ＬＣＤの駆動に伴う電力損失は、使用されている極性反転方式によって影響を受ける。ディスプレイを駆動するのに必要な電力は、列ライン電圧の極性反転の周波数に比例する。フレーム及び列反転は、フレームレートに等しい極性反転周波数を有し、ライン及びドット反転は、全フレームの全ラインと反対の極性を有する。従って、ＬＣＤが２４０行を有する場合、ライン反転は、フレーム反転の約２４０倍の電力を消費する。
【００１２】
本明細書及び請求項を全体を通じて、以下の用語は、文脈によって明らかに他の意味に指定されない限り、本明細書で明示的に関連付けられた意味をとる。単数形は複数の意味を含み、「内において」は、「内において」及び「の上で」の意味を含む。「接続された」という用語は、どのような中間の装置もなく接続された要素間の直接の電気的接続を意味する。「結合された」という用語は、接続される要素間の直接の電気的接続、或いは１つ又はそれ以上の受動的装置又は能動的な中間装置を介した間接的接続を意味する。「回路」という用語は、望ましい機能を提供するために結合される能動及び／又は受動の単一又は複数の構成要素のいずれかを意味する。「信号」という用語は、少なくとも１つの電流、電圧、電荷、又はデータ信号を意味する。図面を参照すると、同じ番号は図面全体を通じて同じ要素を示している。
【発明の開示】
【００１３】
本発明は、電力損失が低減された新規のディスプレイスキャン・シーケンスに関する。本発明は更に、ライン反転又はドット反転の極性パターンが画素位置で観測される表示を実現する新規のスキャン・シーケンス及び修正された極性反転方式に関する。ライン反転又はドット反転極性パターンが画素パターンで観測される表示は、１行につき１回の速度よりも有意に遅い速度で列電圧の駆動極性を切り換える間に達成される。更に本発明は、第１極性を有する行の全てを最初にスキャンし、続いて、逆極性を有する行をスキャンするように行のスキャン・シーケンスを変更することに関する。
【００１４】
本発明は更に、ライン反転又はドット反転の画質に関する利点を確保しながら、フレーム又は列反転の電力消費に関する利点を得ることに関する。１つの実施例によれば、本発明は、ディスプレイＡＣ電力がシステム電力の有意な割合を占めることになるので、従来からのスキャン表示と比較して、携帯電話機、ＰＤＡ、及びパームＰＣなどの携帯用製品で重要な特長となり得る低電力損失を提供することに関する。１つの実施例によれば、本発明は、携帯電話機用途のシステムスタンバイモード中に部分的にスキャンされる表示の必要性を排除することに関する。
【発明を実施するための最良の形態】
【００１５】
図５Ａは、本発明の態様によるＬＣＤ用の例示的なプロセス（５００）を示す。処理は、開始ブロック５０２で始まる。
【００１６】
開始ブロック５０２の後、処理はブロック５０４に進む。ブロック５０４では、列ドライバの極性の第１セットが選択される。例えば、画素位置に生じるライン反転パターンが要求される場合、各列は、正又は負の同じ極性が選択される。或いは、画素位置に生じるドット反転パターンが要求される場合、隣接する列の各々は、交互の極性を有するように選択することができる。列ドライバの極性の第１セットは、各画素の関連する電圧が経時的にほぼゼロに対応するように選択される。次いで、処理はブロック５０４からブロック５０６に進む。
【００１７】
ブロック５０６で、第１サブフレームが処理される。例えば、第１サブフレームは、フレームの全ての偶数ラインのセットを含むことができる。処理は、ブロック５０６からブロック５０８に進む。ブロック５０８では、列ドライバの極性の第２セットが選択される。例えば、列ドライバの各々の極性の第２セットは、極性の第１セットで列ドライバの各々について選択されたものと逆の極性に対応させることができる。１つのライン反転の実施例によれば、極性の第１セットでは、各列が正極性を有するように選択され、極性の第２セットでは、各列が負極性のセットを有するように選択することができる。１つのドット反転の実施例によれば、極性の第１セットは、奇数の列ドライバの各々について正極性とし、偶数の列ドライバの各々について負極性とすることができる。ドット反転の実施例の極性の第２セットは、奇数の列ドライバの各々について負極性とし、偶数の列ドライバの各々について正極性とすることができる。列ドライバの極性の第２セットは、各画素の関連する電圧が経時的にほぼゼロに対応するように選択される。
【００１８】
次に、プロセスはブロック５０８からブロック５１０に進む。ブロック５１０で、第２サブセットのラインが処理される。例えば、第２サブセットは、フレームの奇数ラインの全てを含むことができる。
【００１９】
図５Ｂは、本発明の態様によるＬＣＤの別の例示的なプロセス（５５０）を示す。処理は、開始ブロック５５２から始まる。
【００２０】
開始ブロック５５２後、プロセスはブロック５５４に進む。ブロック５５４では、ラインアドレスが、次のフレームの第１サブフレームの第１ラインに対応するように初期化される。各フレームは、複数のサブフレームを含む。例えば、フレームは２つのサブフレームを含むことができ、第１サブフレームがフレームの全奇数ラインからなり、第２フレームがフレームの全偶数ラインからなる。次にプロセスはブロック５５４からブロック５５６に進む。ブロック５５６で、現在ラインがビデオメモリから読み取られる。次にプロセスはブロック５５６からブロック５５８に進む。ブロック５５８で、現在のラインアドレスに対応する行がスキャンされる。次にプロセスは、ブロック５５８から決定ブロック５６０に進む。決定ブロック５６０で、プロセスは、現在ラインが現在のサブフレームの最終ラインであるかどうかを判定する。現在ラインが現在のサブフレームの最終ラインである場合、プロセスは決定ブロック５６０からブロック５６３に進む。或いは、現在ラインが現在のサブフレームの最終ラインではない場合、プロセスは決定ブロック５６０からブロック５６２に進む。ブロック５６２で、ラインアドレスは、現在のサブフレームの次のラインに対応するよう調節される。１つの実施例によれば、ラインアドレスは２ずつ増分する。現在のセットの次のラインは、現在のサブフレームのラインの修正されたスキャン・シーケンス順序において次のラインを示す。次にプロセスは、ブロック５６２からブロック５５６に進む。
【００２１】
決定ブロック５６３で、フレームの全てのサブフレームが処理されたかどうかを評価する。フレームの全てのサブフレームが処理されると、プロセスは、決定ブロック５６３から決定ブロック５６８に進む。或いは、フレームのサブフレームの全てが処理されているわけではない場合、プロセスは決定ブロック５６３からブロック５６４に進む。ブロック５６４で、列ドライバの極性が切り換えられる。次にプロセスはブロック５６４からブロック５６６に進む。ブロック５６６で、現在のフレームの次のサブフレームの第１ラインに対応するようにラインアドレスが調節される。例えば、次のサブフレームは、現在のフレームの全偶数ラインからなるものとすることができる。次にプロセスは、ブロック５６６からブロック５５６に進む。
【００２２】
決定ブロック５６８で、プロセスは、列ドライバの極性が正しいかどうか評価する。列ドライバの極性が、スキャンされる次の行の前回スキャン時に列ドライバが持っていた極性と反対の極性に対応する場合、列ドライバの極性は正しい。列ドライバの極性が正しい場合、プロセスは決定ブロック５６８からブロック５５４に進む。或いは、列ドライバの極性が正しくない場合、プロセスは決定ブロック５６８からブロック５７０に進む。ブロック５７０で、列ドライバの極性が切り換えられる。次に処理はブロック５７０からブロック５５４に進む。
【００２３】
修正されたスキャン・シーケンス順序は、予め決められた順序に対応させることができる。或いは、修正されたスキャン・シーケンス順序は、ランダム又は疑似ランダム順序に対応させることができる。ランダム順序に対応する修正されたスキャン・シーケンス順序を選択することにより、クロストークアーティファクトを低減できる。
【００２４】
図６は、本発明の態様により構成されたディスプレイシステム（６００）を示す。ディスプレイシステム６００は、ＬＣＤ６０４、列ドライバ回路６０６、ゲートドライバ回路６０８、ディスプレイ制御回路６１２、ビデオメモリ回路６１４、及びＶＣＯＭドライバ回路６１６を含む。
【００２５】
ビデオメモリ回路６１４は、ノードＮ６２０に結合された入力と、ノードＮ６２８に結合された出力とを有する。ディスプレイ制御回路６１２は、ノードＮ６２６に結合された入力、ノードＮ６２０に結合された第１出力、ノードＮ６２２に結合された第２出力、ノードＮ６２４に結合された第３出力、及びノードＮ６３０に結合された第４出力を有する。列ドライバ回路６０６は、ノードＮ６２２に結合された第１入力、ノードＮ６２８に結合された第２入力、及びノードＮ６４０に結合された出力を有する。ゲートドライバ回路６０８は、ノードＮ６２４に結合された入力と、ノードＮ６４２に結合された出力とを有する。Ｖｃｏｍドライバ回路６１６は、ノードＮ６３０に結合された入力と、ノードＮ６３２に結合された出力とを有する。ＬＣＤ６０４は、ノードＮ６４０、ノードＮ６４２、及びノードＮ６３２に結合される。
【００２６】
列ドライバ回路６０６は、Ｄ／Ａ変換を行い且つＬＣＤ６０４の列を駆動するように構成されている。列ドライバ回路６０６は、ガラス上の垂直に走る電極を駆動するように構成されており、ここで各電極はその列のトランジスタに関連付けられる。列ドライバ６０６は、ラインバッファを含む。１つの実施例によれば、列ドライバの各々は、ＬＣＤ（６０４）の関連する列を駆動する。別の実施例によれば、各列ドライバは、複数のコラムを駆動する。
【００２７】
Ｖｃｏｍドライバ回路６１６は、ＬＣＤ６０４の共通プレートに共通プレート電圧を供給するように構成されている。ライン反転は、Ｖｃｏｍ変調によって達成できる。共通プレート電圧は、Ｖｃｏｍ変調が実装される場合は列ドライバ出力と同期して変調される。或いは、Ｖｃｏｍ変調が実装されない場合は、Ｖｃｏｍドライバ回路６１６は安定した共通プレート電圧を供給するように構成されている。
【００２８】
ゲートドライバ回路６０８は、以下に更に詳細に説明されるように、ラインがビデオメモリ回路６１４から読み取られるのと同じ修正されたスキャン・シーケンス順序で行の各々をスキャンするように構成されている。
【００２９】
ビデオメモリ回路６１４は、ディスプレイ画像データを記憶するように構成されている。ディスプレイ制御回路６１２は、マイクロプロセッサ（６１６）から書き込まれるデータとディスプレイリフレッシュ用に読み込まれるデータとを調整し、ＬＣＤ６０４のリフレッシュシーケンスを制御するように構成されている。ディスプレイ制御回路６１２は更に、マイクロプロセッサ６１６からディスプレイのためのデータを受信し、このデータをビデオメモリ回路６１４に転送して、列ドライバ６０６へのデータの転送を制御するように構成されている。ディスプレイ制御回路６１２は更に、列ドライバ回路６０６の極性を制御し、列ドライバ回路６０６の駆動電圧及びデジタル／アナログ変換特性に影響を与える信号を列ドライバ回路６０６に送るように構成されている。ディスプレイ制御回路６１２は更に、データのラインが修正されたスキャン・シーケンス順序でビデオメモリ回路６１４から読み取られるように、ビデオメモリ回路６１４からのデータの転送を制御するよう構成されている。ディスプレイ制御回路６１２は更に、Ｖｃｏｍドライバ回路６１６を制御することによって共通プレート電圧を制御するように構成されている。
【００３０】
１つの実施例によれば、ディスプレイシステム６００は、ＬＣＤ６０４が画素位置で観測されるライン反転又はドット反転極性パターンで表示を行う間に、列ドライバの極性が１フレームにつき１回反転されるようにＬＣＤ６０４の行をスキャンするよう構成されている。小型ＬＣＤ（６０４）では、水平クロストークは有意な問題にはならないので、ライン反転は、許容可能なイメージング品質を提供できる。１つの実施例によれば、ゲートドライバ回路６０８は、第１行、次いで第３行、次に第５行など、奇数行の全てがスキャンされるまでスキャンを行うように構成されている。次いで、ディスプレイ制御回路６１２は列ライン極性を反転する。次に、ゲートドライバ６０８は、第２行、次いで第４行、次に第６行など、偶数行の全てがスキャンされるまでスキャンを行う。他の実施例によれば、各サブフレームのラインは、異なるシーケンスで処理される。別の代替の実施例によれば、ゲートドライバ６０８は、２つよりも多いサブフレーム用に構成される。
【００３１】
ディスプレイシステム６００は、システムフレームバッファ内に記憶されたデータの読み出しシーケンスを制御するように構成されている。またディスプレイシステム６００は、フレームバッファの読み出しシーケンスを一致させるために、ゲートドライバのスキャンパターンを制御するように構成されている。従来、大型のＬＣＤ用途では、グラフィックコントローラ又はホストシステムがフレームバッファ読み出しを制御する。プロセス５００は、システムの外部の別個のディスプレイにリフレッシュデータを提供する要件を持たない列ドライバ回路を備えた一体型フレームバッファを含む小型ＬＣＤアプリケーションではより容易に達成され、ここでは標準データシーケンス及び予め決められたデータシーケンスが要求されることになる。一体型フレームバッファを有するディスプレイアーキテクチャでは、プロセス５００は、ディスプレイリフレッシュ回路に対するわずかな論理変更だけで実施することができる。或いは、プロセス５００は、他の用途でも実施することができる。
【００３２】
図７は、ゲートドライバ回路６０８の第１の実施例を示す。ゲートドライバ回路６０８は、シフトレジスタ７０２、レベルシフタＬＳ１−ＬＳ２４０、及びＡＮＤゲートＧ１−Ｇ２４０を含む。シフトレジスタ７０２は、ＤフリップフロップＤ１−Ｄ２４０を含む。
【００３３】
フリップフロップＤ１は、ノードＮ７３０に結合されたＤ入力、及びノードＮ７３２に結合されたクロック入力を有する。フリップフロップＤ２４０は、ノードＮ７３４に結合されたＱ出力を有する。レベルシフタＬＳ２４０の入力は、ノードＮ７３４に結合される。ＡＮＤゲートＧ１−Ｇ２４０の各々の第１入力はそれぞれ、ノードＮ７３６に結合される。フリップフロップＤ１−Ｄ２３９の各々のＱ出力はそれぞれ、レベルシフタＬＳ１−ＬＳ２３９の各々の入力にそれぞれ結合される。フリップフロップＤ２−Ｄ２４０の各々のＤ入力はそれぞれ、フリップフロップＤ１−Ｄ２３９の各々のＱ出力にそれぞれ結合される。レベルシフタＬＳ１−ＬＳ２４０の各々の出力はそれぞれ、ＡＮＤゲートＧ１−Ｇ２４０の各々の第２入力にそれぞれ結合される。ＡＮＤゲートＧ１−Ｇ２４０の各々の出力はそれぞれ、ＬＣＤ６０４の列１−２４０の各トランジスタのゲートにそれぞれ結合される。例示的なゲートドライバ回路６０８は、２４０行を含む例示的なＬＣＤ（６０４）について図示されている。しかしながら、どのような数の行を使用してもよい。
【００３４】
動作中、信号ｓｔａｒｔ＿ｉｎがノードＮ７３０に加えられ、クロック信号（ＣＬＫ）がノードＮ７３２に加えられ、出力イネーブル信号（ＯＥ）がノードＮ７３６に加えられ、信号ｓｔａｒｔ＿ｏｕｔがノードＮ７３４で生成され、ＬＣＤ６０４の行の各々が、以下に詳細に説明するように適切な場合にはイネーブルにされる。
【００３５】
ＤフリップフロップＤ１−Ｄ２４０の各々はそれぞれ、信号ＬＳ＿ｉｎ１−ＬＳ＿ｉｎ２４０をそれぞれ生成する。レベルシフタＬＳ１−ＬＳ２４０の各々はそれぞれ、信号ＬＳ＿ｉｎ１−ＬＳ＿ｉｎ２４０それぞれに応じて個々に信号ＬＳ＿ｏｕｔ１−ＬＳ＿ｏｕｔ２４０を生成する。レベルシフタＬＳ１−ＬＳ２４０は各々、その入力をＬＣＤのトランジスタのゲートを駆動するのに必要なレベルまでシフトする。ＡＮＤゲートＧ１−Ｇ２４０の各々はそれぞれ、信号ＯＥ及び信号ＬＳ＿ｏｕｔ１−ＬＳ＿ｏｕｔ２４０それぞれに応答して、信号ＧＤ１−ＧＤ２４０をそれぞれ生成する。各ＡＮＤゲートＧ１−２４０はそれぞれ、信号ＯＥ及び信号ＬＳ＿ｏｕｔ１−ＬＳ＿ｏｕｔ２４０それぞれが共にアクティブである場合だけ、アクティブレベルにある信号ＧＤ１−ＧＤ２４０をそれぞれ生成するように構成されている。各信号ＧＤ１−ＧＤ２４０はそれぞれ、信号ＧＤ１−ＧＤ２４０それぞれがアクティブな場合に列１−２４０をそれぞれイネーブルにする。
【００３６】
要約すると、図７に示された行ドライバ６０８の実施例は、奇数行だけがイネーブルにされ、信号ｓｔａｒｔ＿ｉｎでの第２パルス後に偶数行だけがイネーブルにされるように、信号ｓｔａｒｔ＿ｉｎでの第１パルス後に行ドライバ６０８を倍クロックする。信号ｓｔａｒｔ＿ｉｎがアクティブレベルに遷移するとスキャン・シーケンスが始まる。次の正のクロック遷移で、フリップフロップＤ１のＱ出力での信号ＬＳ＿ｉｎ１がｈｉｇｈに遷移する。信号ＯＥはイナクティブであり、従って信号ＧＤ１はイナクティブである。信号ＯＥは、ブレークビフォメイク方式の一部としてイナクティブである。続いて、信号ＯＥがアクティブレベルに遷移する。信号ＯＥと信号ＬＳ＿ｏｕｔ１が共にアクティブであるので、信号ＧＤ１は、行１がイネーブルになるアクティブレベルに遷移する。
【００３７】
続いて、信号ＯＥがイナクティブレベルに遷移することにより、信号ＧＤ１がイナクティブレベルに遷移し、次いで行１がディスエーブルになる。次の正のクロック遷移では、信号ＯＥはイナクティブであり、クロックパルス全体を通じイナクティブのままである。従って、行２はイネーブルにされない。次の正の遷移では、ＯＥはクロックパルスの開始時には依然としてイナクティブである。続いて、信号ＯＥはアクティブレベルに遷移し、これにより信号ＧＤ３がアクティブレベルに遷移し、行３がイネーブルになる。信号ＯＥがイナクティブであると共に、ＬＳ＿ｏｕｔ１からＬＳ＿ｏｕｔ−２４０までの偶数信号がアクティブであるので、１から２４０までの奇数行の各々は、同様にして引き続きイネーブルにされるが、１から２４０までの偶数行はイネーブルにされない。
【００３８】
１から２４０までの奇数行がイネーブルにされた後、信号ｓｔａｒｔ＿ｉｎに第２パルスが存在する。次の正クロック遷移で、信号ＬＳ＿ｉｎ１はアクティブレベルに遷移するが、信号ＯＥはクロックパルス全体を通じてイナクティブのままであり、その結果、行１はディスエーブルのままになる。次のクロックパルス中、信号ＬＳ＿ｉｎ２はアクティブレベルであり、信号ＯＥはアクティブレベルに遷移し、その結果、行２がイネーブルになる。ＬＳ＿ｏｕｔ１からＬＳ＿ｏｕｔ２４０までの奇数信号はアクティブである間は信号ＯＥがイナクティブであるので、１から２４０までの偶数行の各々は、引き続き同様の方法でイネーブルにされ、１から２４０までの奇数行はイネーブルにされない。
【００３９】
ゲートドライバ回路６０８の多くの代替の実施形態がある。例えば、ＡＮＤゲートの順序及びレベルシフタは、反転させてもよい。
【００４０】
図８は、本発明の態様に従って構成されたゲートドライバ回路６０８の第２の実施例を示す。ゲートドライバ回路６０８は、シフトレジスタ７０２、レベルシフタＬＳ１−ＬＳ２４０、及びＡＮＤゲートＧ１−Ｇ２４０を含む。シフトレジスタ７０２は、ＤフリップフロップＤ１−Ｄ２４０を含む。
【００４１】
フリップフロップＤ１は、ノードＮ７３０に結合されたＤ入力とノードＮ７３２に結合されたクロック入力とを有する。フリップフロップＤ２４０は、ノードＮ７３４に結合されたＱ出力を有する。レベルシフタＬＳ２４０の入力は、ノードＮ７３４に結合される。ＡＮＤゲートＧ１−Ｇ２４０の各々の第１入力はそれぞれ、ノードＮ７３６に結合される。フリップフロップＤ１−Ｄ２３９の各々のＱ出力はそれぞれ、レベルシフタＬＳ１−ＬＳ２３９の各々の入力にそれぞれ結合される。Ｄ３からＤ２３９までの奇数フリップフロップの各々のＤ入力はそれぞれ、Ｄ１からＤ２３７までの奇数フリップフロップの各々のＱ出力にそれぞれ結合される。
【００４２】
フリップフロップＤ２のＤ入力は、フリップフロップ２３９のＱ出力に結合される。４から２４０までの偶数フリップフロップの各々のＤ入力は、２から２３８までの偶数フリップフロップの各々のＱ出力にそれぞれ結合される。レベルシフタＬＳ１−ＬＳ２４０の各々の出力はそれぞれ、ＡＮＤゲートＧ１−Ｇ２４０の各々の第２入力にそれぞれ結合される。ＡＮＤゲートＧ１−Ｇ２４０の各々の出力はそれぞれ、ＬＣＤ６０４の行１−２４０の各トランジスタのゲートにそれぞれ結合される。例示的なゲートドライバ回路６０８は、２４０行を含むＬＣＤ６０４について示されている。しかしながらどのような数の行であってもよい。
【００４３】
動作中、信号ｓｔａｒｔ＿ｉｎがノードＮ７３０に加えられ、クロック信号（ＣＬＫ）がノードＮ７３２に加えられ、出力イネーブル信号（ＯＥ）がノードＮ７３６に加えられ、ｓｔａｒｔ＿ｏｕｔ信号がノードＮ７３４で生成され、ＬＣＤ６０４の行の各々が、以下に詳細に説明されるように適切な場合にはイネーブルにされる。
【００４４】
ＤフリップフロップＤ１−Ｄ２４０の各々はそれぞれ、信号ＬＳ＿ｉｎ１−ＬＳ＿ｉｎ２４０をそれぞれ生成する。レベルシフタＬＳ１−ＬＳ２４０の各々はそれぞれ、信号ＬＳ＿ｉｎ１−ＬＳ＿ｉｎ２４０それぞれに応答して信号ＬＳ＿ｏｕｔ１−ＬＳ＿ｏｕｔ２４０をそれぞれ生成する。レベルシフタＬＳ１−ＬＳ２４０は各々、ＬＣＤのトランジスタのゲートを駆動するのに必要なレベルまでレベルシフタの入力をシフトする。ＡＮＤゲートＧ１−Ｇ２４０の各々はそれぞれ、信号ＯＥと信号ＬＳ＿ｏｕｔ１−ＬＳ＿ｏｕｔ２４０にそれぞれ応答して信号ＧＤ１−ＧＤ２４０をそれぞれ生成する。各ＡＮＤゲートＧ１−Ｇ２４０はそれぞれ、信号ＯＥと信号ＬＳ＿ｏｕｔ１−ＬＳ＿ｏｕｔ２４０のそれぞれが共にアクティブである場合にだけ信号ＧＤ１−ＧＤ２４０をアクティブレベルでそれぞれ生成する。各信号ＧＤ１−ＧＤ２４０はそれぞれ、信号ＧＤ１−ＧＤ２４０がそれぞれアクティブである場合に行１−２４０をそれぞれイネーブルにする。
【００４５】
スキャン・シーケンスは、信号ｓｔａｒｔ＿ｉｎがアクティブレベルに遷移したときに開始する。次の正クロック遷移では、フリップフロップＤ１のＱ出力での信号ＬＳ＿ｉｎ１はｈｉｇｈに遷移する。信号ＯＥはイナクティブであり、従って信号ＧＤ１はイナクティブである。信号ＯＥは、ブレークビフォメイク方式の一部としてイナクティブである。続いて、信号ＯＥはアクティブレベルに遷移する。信号ＯＥと信号ＬＳ＿ｏｕｔ１が共にアクティブであるので、信号ＧＤ１はアクティブであり、これにより行１がイネーブルになる。続いて、信号ＯＥはイナクティブレベルに遷移し、これにより信号ＧＤ１がイナクティブレベルに遷移し、その結果行１がディスエーブルになる。フリップフロップＤ１のＱ出力は、フリップフロップＤ３のＤ入力に結合される。
【００４６】
次の正クロック遷移後に、信号ＬＳ＿ｏｕｔ３と信号ＯＥの両方がクロックパルス中にアクティブレベルに遷移し、これにより行３がイネーブルになる。１から２３９までのＬＣＤ６０４からの奇数行の全てが、同様の方式でイネーブルにされる。フリップフロップＤ２３９のＱ出力は、フリップフロップＤ２のＤ入力に結合される。行２３９の後、イネーブルにされる次の行はＤ２であり、その結果、ＬＣＤ６０４からの奇数行の全てが続いてイネーブルにされた後、２から２４０までの偶数行の全てが連続した方式でイネーブルにされるようになる。
【００４７】
ゲートドライバ回路６０８は、奇数行に関連付けられたゲートラインの各々がＬＣＤの１／２に配列され、偶数行に関連付けられたゲート行の各々がＬＣＤの他の半分に配列されるように配列することができる。
【００４８】
図９は、本発明の態様に従って構成されたゲートドライバ回路６０８の第３の実施例を示す。ゲートドライバ回路６０８は、直列／並列コンバータ（９１０）と１−２４０デコーダ（９２０）を含む。直列／並列コンバータ９１０は、ノードＮ７３６に結合された第１入力、ノードＮ９４０に結合された第２入力、及びノードＮ９５０に結合された出力を有する。１−２４０デコーダ９２０は、ノードＮ７３６に結合された第１入力とノードＮ９５０に結合された第２入力を有する。
【００４９】
動作中、直列／並列コンバータ９１０は、ディスプレイ制御回路からシリアルアドレス信号（アドレス）を受信するように構成されている。信号アドレスは、現在のラインアドレスに対応する。直列／並列コンバータ回路９１０は、信号ＯＥがアクティブである間、ノードＮ９５０で８ビットアドレス信号（ａｄｄｒ）を供給するように構成される。１−２４０デコーダ９２０は、信号ＯＥ及び信号ａｄｄｒに応答して行出力信号（ＧＤ１−ＧＤ２４０）を供給するように構成されている。１−２４０デコーダ９２０は、信号ＯＥがイナクティブである間は行出力信号（ＧＤ１−ＧＤ２４０）の各々がイナクティブであるように構成されている。１−２４０デコーダ回路９２０は更に、信号ＯＥがアクティブである場合に信号ａｄｄｒに関連するラインアドレスに対応する行出力信号がアクティブであるように構成されている。信号ＯＥは、上述のようなブレークビフォメイク方式の一部として使用される。図９に示されたゲートドライバ６０８の例示的な実施形態は、どのようなシーケンスでも行をスキャンできるように構成されている。例えば、サブフレームのラインに関連する行の各々は、ランダム又は疑似ランダム順序でスキャンすることができる。
【００５０】
上記の明細書、実施例、及びデータは、本発明の構成の製造及び使用に関する完全な説明を提供する。本発明の多くの実施形態は、本発明の精神及び範囲から逸脱することなく実施することができるので、本発明は、添付の請求項に帰属する。
【図面の簡単な説明】
【００５１】
【図１】従来技術によるフレーム反転を示す図である。
【図２】従来技術によるライン反転を示す図である。
【図３】従来技術による列反転を示す図である。
【図４】従来技術によるドット反転を示す図である。
【図５Ａ】ＬＣＤの例示的なプロセスを示すフローチャートである。
【図５Ｂ】ＬＣＤの別の例示的なプロセスを示すフローチャートである。
【図６】例示的なディスプレイシステムを示す図である。
【図７】ゲートドライバの第１の実施例を示す図である。
【図８】ゲートドライバの第２の実施例を示す図である。
【図９】本発明の態様によるゲートドライバの第３の実施例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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