(57)【要約】本発明は、電界効果トランジスタ構造、それに関連した半導体記憶セル、および、それに対応した生成方法に関する。半導体基板（１）に、ダイオードドーピング領域（４）が電界効果トランジスタ構造（Ｓ／Ｄ、３、Ｋ）によって実現され、ダイオード（Ｄ）を形成するために、導電的なダイオード接続層（５）は、電界効果トランジスタ構造の制御層（３）をダイオードドーピング領域（４）に接続する。それにより、望ましくないボディ効果が妨げられるように、半導体基板（１）における過剰な荷電キャリア（Ｌ）を除去することができる。
2006507671.tif 000002
【特許請求の範囲】
【請求項１】
第１の伝導タイプ（ｎ）の第１および第２のソース／ドレイン領域（Ｓ／Ｄ）であって、該第１の伝導タイプ（ｎ）と反対の第２の伝導タイプ（ｐ）の半導体基板（１）に形成されていることにより、チャネル領域（Ｋ）を定めている、第１および第２のソース／ドレイン領域（Ｓ／Ｄ）と、
該チャネル領域（Ｋ）の表面に形成されたゲート絶縁層（２）と、
該ゲート絶縁層（２）の表面に形成された制御層（３）とを備えた電界効果トランジスタであって、
該半導体基板（１）にダイオード（Ｄ）を実現させることを目的として形成されている、該第１の伝導タイプ（ｎ）のダイオードドーピング領域（４）と、
該半導体基板（１）内の過剰な荷電キャリア（Ｌ）を運ぶことを目的として該ダイオードドーピング領域（４）を該制御層（３）に接続する、導電的なダイオード接続層（５）とを特徴とする、電界効果トランジスタ構造。
【請求項２】
窪み（Ｖ）が前記半導体基板（１）に形成されており、前記ダイオードドーピング領域（４）が該窪み（Ｖ）の底部に形成されており、前記ダイオード接続層（５）が該窪み（Ｖ）の少なくとも一部の領域に形成されていることを特徴とする、請求項１に記載の電界効果トランジスタ構造。
【請求項３】
前記制御層（３）に接続されたコンデンサ（Ｃ）を実現させることを目的として、前記ダイオード接続層（５）と前記半導体基板（１）との間の前記窪み（Ｖ）の壁に形成されている誘電層（６）を特徴とする、請求項１または２に記載の電界効果トランジスタ構造。
【請求項４】
前記窪み（Ｖ）が前記チャネル領域（Ｋ）の真横に形成されている、請求項２または３に記載の電界効果トランジスタ構造。
【請求項５】
前記窪み（Ｖ）が、前記チャネル領域（Ｋ）のチャネル幅を定めるシャロートレンチアイソレーション（ＳＴＩ）に形成されている、請求項２〜４のいずれか１項に記載の電界効果トランジスタ構造。
【請求項６】
前記ダイオード接続層（５）が前記第１の伝導タイプ（ｎ）の高濃度にドープされた半導体材料を有している、請求項１〜５のいずれか１項に記載の電界効果トランジスタ構造。
【請求項７】
前記第１のソース／ドレイン領域（Ｓ／Ｄ）がトレンチコンデンサ（ＤＴＣ）に接続されており、
前記第２のソース／ドレイン領域（Ｓ／Ｄ）がビット線（ＢＬ）に接続されており、
前記制御層（３）が、該ビット線（ＢＬ）と基本的に直交しているワード線（ＷＬ）の一部を構成しており、
前記ダイオードドーピング領域（４）が前記半導体基板（１）において該ワード線（ＷＬ）の下方に形成されている、請求項１〜６に記載の選択トランジスタを有している半導体メモリセル。
【請求項８】
前記トレンチコンデンサ（ＤＴＣ）の対向電極を接続する埋込み接続プレート（ＢＰ）が前記半導体基板（１）に形成されており、前記ダイオードドーピング領域（４）が該接続プレート（ＢＰ）と該半導体基板（１）の表面との間に配置されている、請求項７に記載の半導体メモリセル。
【請求項９】
前記トレンチアイソレーション（ＳＴＩ）が前記半導体基板（１）においてストリップ型に形成されていることにより、ストリップ型のアクティブ領域（ＡＡ）が形成されており、前記トレンチコンデンサ（ＤＴＣ）が基本的に該アクティブ領域（ＡＡ）に配置されている、請求項７または８に記載の半導体メモリセル。
【請求項１０】
前記トレンチコンデンサ（ＤＴＣ）の表面の幅が前記アクティブ領域（ＡＡ）の幅よりも広く、さらなる隣接したトレンチアイソレーション（ＦＴＩ）に該トレンチコンデンサ（ＤＴＣ）を変位させることにより、該アクティブ領域（ＡＡ）に隣接しているトレンチアイソレーション（ＳＴＩ）を露出させた、請求項９に記載の半導体メモリセル。
【請求項１１】
前記トレンチコンデンサ（ＤＴＣ）の表面の断面が楕円形であり、前記変位が高々０．５Ｆであり、ここで、Ｆはリソグラフィにより製造し得る最小フィーチャサイズを示す、請求項１０に記載の半導体メモリセル。
【請求項１２】
ＤＲＡＭメモリセルを構成している、請求項７〜１１のいずれか１項に記載の半導体メモリセル。
【請求項１３】
ａ）少なくとも１つのトレンチアイソレーション（ＳＴＩ）と、アクティブ領域（ＡＡ）と、関連したマスク層（２０、３０）とを有する半導体基板（１）を提供する工程と、
ｂ）該トレンチアイソレーション（ＳＴＩ）に窪み（Ｖ）を形成する工程であって、該窪み（Ｖ）が該半導体基板（１）まで延びている、工程と、
ｃ）該半導体基板（１）において該窪み（Ｖ）の底部にダイオードドーピング領域（４）を形成し、該窪み（Ｖ）を充填する導電的なダイオード接続層（５）を形成する工程と、
ｄ）該マスク層（２０、２０）を取り除く工程と、
ｅ）少なくとも該アクティブ領域（ＡＡ）の表面にゲート絶縁層（２）を形成する工程と、
ｆ）少なくとも該ゲート絶縁層（２）の表面に制御層（３）を形成する工程と、
ｇ）少なくとも該トレンチアイソレーション（ＳＴＩ）まで該製造された表面を平坦化する工程と、
ｈ）該制御層（３）と該ダイオード接続層（５）とを接続させる導電的な接続層（４０、５０）を形成する工程とを包含する、半導体構造を製造する方法。
【請求項１４】
工程ａ）においてトレンチコンデンサ（ＤＴＣ）が前記半導体基板（１）にさらに形成されることにより、半導体メモリセルを実現させる、請求項１３に記載の方法。
【請求項１５】
工程ａ）においてＰＡＤ酸化物層（２０）とＰＡＤ窒化物層（３０）とがマスク層として形成される、請求項１３または１４に記載の方法。
【請求項１６】
工程ｂ）において異方性の酸化物エッチング法を行うことにより、前記窪み（Ｖ）が形成される、請求項１３〜１５のいずれか１項に記載の方法。
【請求項１７】
工程ｂ）においてスペーサ法を用いることにより、誘電層（６）が前記窪み（Ｖ）の側壁に形成される、請求項１６に記載の方法。
【請求項１８】
工程ｃ）において、ドープされた半導体材料が前記窪み（Ｖ）にダイオード接続層（５）として形成され、熱処理を行うことにより、ドーパントが該窪み（Ｖ）の底部において該ダイオード接続層（５）から外方拡散し、それにより、前記ダイオードドーピング領域（４）が形成される、請求項１３〜１７のいずれか１項に記載の方法。
【請求項１９】
工程ｃ）において、まず、注入を行うことにより、前記ダイオードドーピング領域（４）を生成し、次いで、導電的な充填材料が前記窪み（Ｖ）にダイオード接続層（５）として堆積される、請求項１３〜１７のいずれか１項に記載の方法。
【請求項２０】
工程ｅ）の前に注入保護層が形成され、ウェル注入が行われ、該注入保護層が取り除かれる、請求項１３〜１９のいずれか１項に記載の方法。
【請求項２１】
工程ｆ）において酸化物層（２）がゲート絶縁層として熱により形成される、請求項１３〜２０のいずれか１項に記載の方法。
【請求項２２】
工程ｈ）において、ドープされた半導体層（４０）と高導電性の金属半導体層（５０）とが接続層として形成される、請求項１３〜２１のいずれか１項に記載の方法。
【請求項２３】
ｉ）前記半導体構造をさらに処理することにより、電界効果トランジスタ、または、少なくとも１つのワード線（ＷＬ）と少なくとも１つのビット線（ＢＬ）とを備えたＤＲＡＭ半導体メモリセルを形成するさらなる工程を特徴とする、請求項１３〜２２のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ構造と、それに関連した半導体メモリセルと、それに関連した製造方法とに関し、特に、ＤＲＡＭメモリにおいて用い得るような電界効果トランジスタ構造に関する。
【背景技術】
【０００２】
半導体技術において、最大集積密度を有する最も高度な技術は、特に、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の製造に用いられている。しかしながら、充填密度または集積密度が増大するにつれ、ＤＲＡＭ半導体メモリにおいて例えば以下の困難が生じる。
【０００３】
ＤＲＡＭ半導体メモリセルにおける選択トランジスタの短チャネル性質（ロールオフ）を制御するために、技術世代から技術世代へと、関連するウェルドーピングまたはチャネル注入を増加させる必要がある。しかし、増加させることにより、いわゆるボディ効果が大きくなる。それによって、書込み性能が損なわれてしまう。いわゆるボディ効果は、ソース−ボディ電圧が増大するときの電界効果トランジスタのスレッショルド電圧の増大として現れる。本明細書において、用語「ボディ」は、特に、トランジスタの近傍またはソース／ドレイン領域の近傍、および、チャネル領域の近傍に直接配置された半導体基板を意味する。
【０００４】
トレンチコンデンサを有するＤＲＡＭメモリセル内の書込み動作（例えば、論理「１」を書き込む）の間に、例えば、対応するトレンチコンデンサのキャパシタンスの荷電が増すにつれ、トレンチコンデンサに接続されたソース／ドレイン領域の電位は増大する。ボディの電位が固定されている場合には、このことはソース／ドレイン領域とボディの電位差が増大するということを意味し、その結果、トレンチコンデンサの荷電状態に応じて、ボディ効果によりトランジスタのスレッショルド電圧が増大する。この現象は、一般に、「ソースフォロワモード」と呼ばれる。
【０００５】
スレッショルド電圧の増大の直接の結果、電界効果トランジスタは、さらなるソース／ドレイン領域またはビット線とトレンチコンデンサのキャパシタンスとに別の同一な電位差が与えられると、低電流を供給する。その結果、トレンチコンデンサの完全な荷電には相応して長時間を要し、それは、そのボディ効果が、相応して、例えばＤＲＡＭメモリセルにおける書込み性能を制限するためである。
【０００６】
その上、集積密度が増大するにつれ、ローカルウェル領域（換言すると、選択トランジスタに関連するウェル領域）のコンタクト接続の確保が一層困難になる。特に、充填密度が高い場合には、トレンチコンデンサ領域の周囲の欠乏現象のために、ポテンシャル障壁のない、ウェルコンタクトから選択トランジスタまでの低インピーダンスまたは高導電性の電流パスを確保することは困難であることが判明している。このことは、具体的には、トレンチコンデンサに関する接続領域における場の強度の関連した増大により、任意にウェルのドーピングを増大することができないために成り立つ。
【０００７】
図１は、従来のＤＲＡＭメモリセル配置の簡易化した平面図であり、ＳＴＩは、シャロートレンチアイソレーションを示し、ストリップ型に形成され、半導体基板において複数のストリップ型のアクティブ領域ＡＡを形成する。アクティブ領域ＡＡにおいて、電界効果トランジスタ構造の生成を目的として、間にチャネル領域を有する第１および第２のソース／ドレイン領域Ｓ／Ｄが形成される。チャネル領域の上に制御層ＣＧを実現するために、ストリップ型のアクティブ領域ＡＡと基本的に直交するストリップ型のワード線ＷＬが形成され、そのワード線により、電界効果トランジスタ構造を駆動することができる。ＤＴＣ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｃａｐａｃｉｔｏｒ）は、ソース／ドレイン領域のうちの１つと導電的に接続されたトレンチコンデンサを示し、さらなるソース／ドレイン領域Ｓ／Ｄはビット線に結合されている（図示していない）。その上、リソグラフィにより製造し得る最小フィーチャサイズは、図１におけるＦにより示される。
【０００８】
図３は、図１のＩ−Ｉ断面に沿ったメモリセル配置の簡易化した斜視図を示し、同じ参照記号は同一または対応する要素および層を示し、以下では、繰返しとなる記載はしない。
【０００９】
図３のとおりに、半導体メモリセルは、相応して、トレンチコンデンサＤＴＣ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｃａｐａｃｉｔｏｒ）を備え、トレンチコンデンサＤＴＣは、導電的な埋込み接続プレートＢＰ（Ｂｕｒｉｅｄ  Ｐｌａｔｅ）を介して、メモリアレイ内の、さらなるトレンチコンデンサまたはさらなるトレンチコンデンサの外部電極（図示していない）に結合されている。内部および外部電極を有するトレンチコンデンサＤＴＣの下部は、図３には示されていない。
【００１０】
図３に示されるようなトレンチコンデンサＤＴＣの上部領域はトレンチコンデンサ接続領域８を有し、トレンチコンデンサ接続層８は、例えば多結晶の高濃度にドープされた半導体材料、特に多結晶シリコンを含んでいる。トレンチコンデンサ接続層８の絶縁のために、トレンチコンデンサＤＴＣの上部には、例えば二酸化シリコンを含むカラー絶縁層（Ｃｏｌｌａｒ）７が存在する。第１のソース／ドレイン領域Ｓ／Ｄにトレンチコンデンサ接続層８を接続するために、例えば、第１のソース／ドレイン領域Ｓ／Ｄの下方に埋込み層ＢＳ（Ｂｕｒｉｅｄ  Ｓｔｒａｐ）が形成される。第１のソース／ドレイン領域Ｓ／Ｄと同様に、埋込み層ＢＳは、好ましくは、第１の伝導タイプｎの高濃度にドープされた半導体領域を構成し、その領域は、第１の伝導タイプｎと反対の第２の伝導タイプｐの半導体基板内に形成される。トレンチコンデンサ接続層８を、基板表面に形成されたワード線ＷＬまたは、そのワード線の受動制御層領域ＰＣＧ（Ｐａｓｓｉｖｅ  Ｃｏｎｔｒｏｌ  Ｇａｔｅ）と絶縁するために、絶縁最上層９が形成され、絶縁最上層９は、好ましくは二酸化シリコンを含んでいる。
【００１１】
その上、再度、第１の伝導タイプｎの第２のソース／ドレイン領域が、半導体基板１に形成され、それにより、半導体基板の表面において電界効果トランジスタ構造のチャネル領域が定められる。チャネル領域の表面または半導体基板１の表面において、少なくともそれらの第１のソース／ドレイン領域Ｓ／Ｄと第２のソース／ドレイン領域Ｓ／Ｄとの間に、ゲート絶縁層２が形成され、ゲート絶縁層２の表面において、ストリップ型に形成されたワード線ＷＬの一部として、制御層３（ＣＧ；ｃｏｎｔｒｏｌ  ｇａｔｅ）が、電界効果トランジスタ構造の駆動を行う。ビット線コンタクトＢＬＫは電界効果トランジスタ構造の第２のソース／ドレイン領域Ｓ／Ｄとコンタクトするが、第２のソース／ドレイン領域Ｓ／Ｄはビット線コンタクトＢＬＫを介してビット線ＢＬに接続され、そのビット線ＢＬは、基本的に、ワード線ＷＬの上方、かつ、ストリップ型に形成されたアクティブ領域ＡＡに平行に位置している。
【００１２】
半導体基板１内のウェル領域（図には明示していない）の接続のために、通常、ウェル接続ドーピング領域ＷＡが、電界効果トランジスタ構造と一距離をおいて提供される。図３によると、ウェル接続ドーピング領域ＷＡは、第１の伝導タイプｎと反対の第２の伝導タイプｐを有し、通常、荷電キャリアＬの運びまたは除去を果たし、荷電キャリアＬは、ボディまたは半導体基板１の中に生じ、電界効果トランジスタ構造に直接存在している。
【００１３】
図４は、図３による半導体メモリセルの等価回路図を簡易化したものであり、同じ参照記号は同一または対応する要素および領域を示し、以下では、繰返しとなる記載はしない。
【００１４】
特に、抵抗Ｒは、ウェル領域または半導体基板１のウェル接続ドーピング領域ＷＡに対する電気伝導から基本的に生じるものであるが、集積密度が高まるにつれ、大きくなり、それにより、上記のボディ効果のために機能が損なわれる。
【００１５】
特に、関連するトレンチコンデンサを有するＤＲＡＭ半導体メモリセルにおいて、この問題は強められる。それは、図１によるアレイに配置されたトレンチコンデンサＤＴＣがより一層互いに近づき、その結果、荷電キャリアＬを運ぶために所望されるトレンチコンデンサ間の隙間がさらに圧縮されるためである。その上、ＤＲＡＭ半導体メモリセルは、半導体基板１のより深い領域を介した荷電キャリアＬの運びの可能性を生じない。それは、トレンチコンデンサＤＴＣの対向電極の接続のための埋込み接続プレートＢＰによって、絶縁層がこの領域に形成されるためである。
【００１６】
しかしながら、電界効果トランジスタ構造の近傍におけるボディまたは半導体基板のウェル接続が不十分であるか、または、高インピーダンスであることにより、そのうち、荷電が起こり、その結果、ボディ効果のために、スレッショルド電圧の効果的な低減が起こり、従って、リーク電流が増大する。特に、図３に示されるＤＲＡＭ半導体メモリセルの場合、保持時間が減ぜられる。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従って、本発明は、集積密度が高い場合においても電気特性が基本的に影響を受けない電界効果トランジスタ構造と、それに関連する半導体メモリセルと、それに関連する製造方法を提供するという課題に基づく。
【課題を解決するための手段】
【００１８】
本発明によると、電界効果トランジスタ構造に関しては請求項１に記載の特徴により、半導体メモリセルに関しては請求項７に記載の特徴により、また、製造方法に関しては請求項１３に記載の処置により、この課題は解決される。
【００１９】
特に、その半導体基板においてダイオードを実現するためのダイオードドーピング領域と、半導体基板の過剰な荷電キャリアを運ぶための電界効果トランジスタ構造の制御層に導電的に接続されたダイオード接続層とを用いることにより、ボディの電位の上限がダイオードの電圧により制限されているために、ボディ効果を確実に妨ぐことができる。
【００２０】
好適には、半導体材料に窪みが形成され、その窪みの底部にダイオードドーピング領域が形成され、ダイオード接続層が、その窪みの少なくとも一部に形成される。このようにして、半導体基板の最適な深さにおける過剰な電荷キャリアを運ぶ（ａｂｆｕｅｈｒｅｎ）ためのダイオードを配置することができ、それにより、電界効果トランジスタ構造の電気特性は特定の度合いまで影響を受けない。
【００２１】
好適には、制御層に接続されたコンデンサを実現するために、ダイオード接続層と半導体基板との間の窪みの壁に誘電体層が形成され、それにより、ダイオードによるボディ電位の制限のみならず、ボディまたは半導体基板への制御層の動的な結合の増強が可能になる。特に、制御層において信号を頻繁に変更する場合には、荷電キャリアの極めて急速かつ効果的な運び（Ａｂｆｕｅｈｒｅｎ）が起こり、その結果、電気特性は特定の度合いまで影響を受けない。
【００２２】
窪みＶは、例えば、チャネル領域のチャネル幅を定めるためのシャロートレンチアイソレーションにおけるチャネル領域のすぐ側に形成され、それによって空間が著しく最適化され、その最適化は集積密度が高い場合に特に適する。
【００２３】
特に、ダイオード接続層として、高密度にドープされた半導体材料を用いる場合には、後の熱処理工程における外方拡散のために、追加のプロセス工程なしに、半導体基板内でセルフアラインするようにダイオードドーピング領域が形成され、それにより、正確な配置への要求が顕著にシンプルになる。
【００２４】
上記のタイプの選択トランジスタを有する半導体メモリセルは、好適には、第１のソース／ドレイン領域によりトレンチコンデンサに接続されており、第２のソース／ドレイン領域によりビット線に接続されており、制御層が、ビット線と基本的に直交するワード線の一部を構成しており、ダイオードドーピング領域が、半導体基板において、ワード線の下方に形成されている。このタイプの配置の場合には、制御層とダイオードドーピング領域とのセルフアラインしたコンタクト接続が、特にシンプルに得られる。
【００２５】
その上、ストリップ型のアクティブ領域の形成を目的として、トレンチアイソレーションがストリップ型に形成され得て、トレンチコンデンサは基本的にアクティブ領域内にある。このようにして、トレンチアイソレーションが、ダイオード接続層のための絶縁的な誘電体層として用いられ得、それにより、半導体メモリセル配置の領域が著しく最適化される。
【００２６】
特に、アクティブ領域の幅よりも広い幅の表面を有するトレンチコンデンサの場合、アクティブ領域に隣接するトレンチアイソレーションの露出を目的として、トレンチコンデンサをさらに隣接するトレンチアイソレーションに変位させることができ、それにより、窪みがトレンチアイソレーションに最適に適合し得て、そのトレンチコンデンサのタイプに最適なレイアウトが生じる。
【００２７】
好適には、トレンチコンデンサの表面の断面は、楕円形であり得、高々０．５Ｆの変位を有し得る（Ｆは、リソグラフィにより製造し得る最小フィーチャサイズを示す）。それにより、湾曲に依存した材料特性が用いられて、電界効果トランジスタ構造のトレンチコンデンサへの接続のセルフアラインする可能性が生じる。
【００２８】
半導体構造を製造する方法に関して、好適には、半導体基板は適切な態様で供給され、トレンチアイソレーションに窪みが形成され、ダイオードドーピング領域がその窪みの底部に形成され、その窪みに導電的なダイオード接続層が満たされ、マスク層が除去され、ゲート絶縁層が形成され、制御層がゲート絶縁層の表面に形成され、そのように製造された表面が少なくともトレンチアイソレーションまで平坦化され、制御層とダイオード接続層との接続を目的として、次いで導電的な接続層が形成される。このようにして、標準的なプロセスに、上記のダイオードドーピング領域とダイオード接続層とを実現するために、わずかな変更または追加プロセス工程の組み入れたものを適合することができる。これにより、特にシンプルでかつコスト効率が良く、上記のダイオードドーピング領域とダイオード接続層とが実現する。
【００２９】
本発明のさらなる有利な改良は、さらなる請求項において特徴付けられる。
【００３０】
図面を参照しながら例示的な実施形態を用いて、以下に、本発明についてより詳細に記載する。
【発明を実施するための最良の形態】
【００３１】
図２は、第１の例示的な実施形態による半導体メモリセルの簡易化した平面図を示し、同一の参照記号は、図１の要素および層と同一または対応する要素および層を表し、以下では、繰返しとなる記載はしない。
【００３２】
図１のＩ−Ｉ断面に沿った斜視図は図３に示されるが、この場合にも、図２の対応する部分（図示していない）と本質的に一致するが、本発明によるこの例示的な実施形態においては、ウェル接続ドーピング領域ＷＡはもはや必要ない。
【００３３】
図２によると、ウェル接続ドーピング領域（通常は必要であるが、充填密度が増大したためにもはや効果的ではない）は、ここでは、窪みＶに置き換えられ、窪みＶはシャロートレンチアイソレーションＳＴＩに形成され、半導体基板において、窪みＶの底部にダイオードドーピング領域が形成されている。
【００３４】
図５は、図２に示されるような本発明による半導体メモリセルのＩＩ−ＩＩ断面に沿った簡易化された斜視図であり、ここでもまた、同一の参照記号は、同一または対応する要素および層を表し、以下では、繰返しとなる記載はしない。
【００３５】
図２および図５によると、本発明による電界効果トランジスタ構造は、チャネル領域Ｋを定める目的で、第１の伝導タイプｎの第１および第２のソース／ドレイン領域Ｓ／Ｄを有し、それらの領域は、第１の伝導タイプｎと反対の第２の伝導タイプｐの半導体基板１内に形成されている。結晶シリコンは、好適には、半導体材料１として用いられ、ゲルマニウム、ＩＩＩ−Ｖ族半導体材料などの代替半導体材料を用いることもできる。
【００３６】
ゲート絶縁層２は、チャネル領域Ｋの表面に形成され、ゲート絶縁層は、好適には熱的に形成された二酸化シリコンを含むが、別の電気的に絶縁的な材料も含み得る。特に、この場合に、トンネル酸化物または別のゲート誘電体を用いることもできる。
【００３７】
その上、制御層３はゲート絶縁層２の表面に形成され、その制御層は、それに関連するワード線ＷＬの制御層領域ＣＧ（Ｃｏｎｔｒｏｌ  Ｇａｔｅ）を構成する。
【００３８】
本発明によると、ダイオードＤを実現するために、ダイオードドーピング領域４が半導体基板１または電界効果トランジスタ構造のボディに形成され、過剰な荷電キャリアＬ（例えば、正孔）を運ぶことを目的として、ダイオード接続層５またはワード線ＷＬの対応する一部の領域が、ダイオードドーピング領域４に制御層３を導電的に接続させる。
【００３９】
このようにして、半導体基板１か、または、制御層３（ｐｎ接合、ｐｎコンデンサ）の電位を有する電界効果トランジスタ構造のボディかにおける過剰な電荷Ｌを均一にすることができる。
【００４０】
好適には、ダイオードドーピング領域４は、半導体基板１において、窪みＶの底部に形成され、それにより、ダイオードＤを半導体基板１における特に適した深さに位置させることができる。
【００４１】
図５によると、以下のように、窪みＶはトレンチアイソレーションＳＴＩ（シャロートレンチアイソレーションとして形成されている）内において、ワード線ＷＬの直下に形成されている。半導体基板１により、従ってダイオードドーピング領域４は、最適の深さ、すなわち、半導体基板内におけるトレンチアイソレーションＳＴＩの深さに形成される。その上、トレンチアイソレーションＳＴＩの一部は、窪みＶの壁にあるままであり得、それにより、制御層３に接続された追加のコンデンサＣの実現を目的として、誘電体層６がダイオード接続層５と半導体基板１との間に形成される。追加のコンデンサＣにより、ワード線または制御層３のボディまたは半導体基板１への強い動的な結合が生じ、それによって、ウェル接続ドーピング領域またはウェルコンタクトＷＡによる従来の電位の固定は、通常、もはや存在しない。特に、書込み動作の間において、ボディの電位がワード線ＷＬの電位に相応に従うことにより、ワード線ＷＬとボディとの電位差が低減される。それにより、書込み時間が短縮される（論理技術における動的なＶＴコンセプトと匹敵する）。
【００４２】
その一方で、ワード線ＷＬと半導体基板１との間の、ダイオードコンタクトまたはｐｎ接合により、ボディ電位に上限が生じる。より詳しくは、ボディ電位がワード線ＷＬの「ＬＯＷ」電位を約０．５Ｖ越えたときに、電子がボディに注入され、最終的に、再結合を介して、ボディにおける荷電キャリアまたは正孔の過剰Ｌが除去される（図５に示されている）。従って、平衡状態を確立することができ、半導体メモリセルが選択されない場合には、この種の均一化プロセスは行わない。すなわち、例えば、ワード線が−０．５Ｖの負の電位である場合には、書込み動作の外では、約０Ｖのボディ電位になる。
【００４３】
このようにして、いわゆるソースフォロワ効果を妨げることができ、それにより、例えば、書込み性能が改善される。その上、特に、追加のコンデンサＣにより、いわゆる「ゲートオーバードライブ」が低減される。それにより、回路開発における柔軟性が増す。制御層の電位またはワード線の電位に関する要求、および、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）現象に関するゲート絶縁層の信頼性などは弱められ得る。しかしながら、特に、これにより、集積されたボディコンタクト接続のために集積密度がさらに改善される。それは、この場合には、広い空間を必要とする従来のウェルコンタクトを除去することができるためである。
【００４４】
従って、電界効果トランジスタ構造の全般的な電気特性は著しく改善されるか、または、今後の集積密度に対しても、その電気特性が保たれ得る。
【００４５】
図５によると、ＤＲＡＭ半導体メモリセルを実現するために、トレンチコンデンサ接続層８と絶縁トレンチ層７とを備えたトレンチコンデンサＤＴＣの上部領域がさらに図示される。トレンチコンデンサ接続層８および絶縁トレンチ層７は、基本的に図３による従来技術に従って形成されている。従って、絶縁最上層９がトレンチコンデンサＤＴＣの表面に形成され、それにより、ワード線ＷＬのオーバーレイする領域は、受動制御層ＰＣＧ（Ｐａｓｓｉｖｅ  Ｃｏｎｔｒｏｌ  Ｇａｔｅ）として振舞う。
【００４６】
トレンチコンデンサＤＴＣの外部電極または対向電極（図示していない）の接続のために、半導体基板１のより深い領域に埋込み接続プレートＢＰ（Ｂｕｒｉｅｄ  Ｐｌａｔｅ）が供給され、その埋め込み接続プレートは、通常、第１の伝導タイプｎの半導体材料を含んでおり、それにより、オーバーレイする半導体基板１または第２の伝導タイプｐのオーバーレイするウェルに対して絶縁的な空間電荷ゾーンが構成される。
【００４７】
図５によると、ワード線ＷＬの直下に窪みＶが形成され、それにより、制御層３とダイオードドーピング領域４との間にセルフアラインするコンタクト接続が得られるが、この窪みは、別の位置において実現され得、特に、アクティブ領域ＡＡにおいて配置され得る。特に、窪みＶがアクティブ領域ＡＡに配置される場合には、コンデンサＣを実現するために、半導体基板１に対する電気コンタクト接続を妨げるために、誘電体層６が窪みＶの底部ではなく側壁に確実にさらに形成されるように注意を払う必要がある。
【００４８】
好適には、ダイオード接続層５は、第１の伝導タイプｎの高濃度にドープされた半導体材料（例えば多結晶シリコン）を含み、それにより、ダイオードドーピング領域４は次の熱処理工程において窪みＶの底部において、セルフアラインする態様の形状になり得る。しかしながら、同様に、窪みＶの形成の後に、例えば、ガス相から、または、イオン注入による別のドーピングを行い、次いで、ダイオード接続層５として窪みＶに導電的な材料を充填することができる。
【００４９】
図６は、図５による半導体メモリセルの簡易化した等価回路図を示し、同じ参照記号は同一または対応する要素を示し、以下では、繰返しとなる記載はしない。
【００５０】
この等価回路図により、ダイオードドーピング領域４および関連したダイオード接続層５におけるｐｎ接合の静的な特性およびコンデンサの動的な特性が明らかにされる。それは、ダイオードＤとコンデンサＣとはそれぞれの回路条件に適合され得るためである。
【００５１】
図７は、従来技術による半導体メモリセル配置の簡易化された平面図を示し、図８は、第２の例示的な実施形態による半導体メモリセル配置の関連した平面図を示す。ここでもまた、同じ参照記号は、繰返しとなる記載をしないために、図１および図２の層および要素と同一または対応する層および要素を示す。
【００５２】
図７に従って、従来の半導体メモリセル、および、特に、それに関連したトレンチコンデンサの表面は、アクティブ領域ＡＡの幅よりも幅が広くあり得る。それは、図２に示されるような窪みＶの位置により、トレンチコンデンサＤＴＣとのショートが引き起こされるためである。
【００５３】
図８に従って、それに応じてトレンチコンデンサＤＴＣは、隣接しているトレンチアイソレーションＳＴＩの方向に高々０．５Ｆだけ変位される。ここで、Ｆはリソグラフィにより製造し得る最小フィーチャサイズを示す。この方法において、図８に示されるように、トレンチアイソレーションは、その表面領域において、トレンチアイソレーションＳＴＩ内に窪みが再び形成され得る程度に、トレンチコンデンサまたはその上部領域が完全にない。この変位は、好適には、０．２５〜０．５Ｆの範囲で行われる。それにより、領域の最適活用とともに、トレンチコンデンサＤＴＣに対する窪みＶの十分な絶縁が得られる。この場合には、トレンチコンデンサに対する十分な絶縁を確保するために、誘電体層６の形態の絶縁スペーサ構造が、残存するＳＴＩ酸化物の上に形成され得る。
【００５４】
図７および図８に示されるトレンチコンデンサＤＴＣの表面断面の楕円形により、それにより生じた異なった曲率半径および異なった材料特性（応力）のために、絶縁層、特にトレンチ絶縁層７において、トレンチコンデンサＤＴＣのセルフアラインするコンタクト接続が可能になるという効果に、さらなる有利性を提供する。
【００５５】
第一の例示的な実施形態の場合のように、窪みＶの下方に形成されたダイオードにより、再度、負のワード線／ボディ電圧の場合にＤＣ結合が有効になり、その一方で、ｐｎ接合および／またはダイオード接続層の空間電荷ゾーンとダイオード接続層とにより形成されたコンデンサにより、正のワード線／ボディ電圧の場合にボディとワード線の間の静電結合が有効になる。
【００５６】
従って、再度、特に、ワード線へのボディの静電結合を介して、いわゆる「アクティブウェル技法（ａｃｔｉｖｅ  ｗｅｌｌ  ｔｅｃｈｎｉｑｕｅ）」の場合と類似した効果が達成されるために、半導体メモリセルへの書込みのときに性能が顕著に改善される。より詳しくは、ワード線ＷＬが低い電位（ＬＯＷ）から高い電位（ＨＩＧＨ）へと変わることにより電界効果トランジスタが作動される間に、ボディ電位の増加が起きる。これにより、従来の固定されたウェル電位と比較して、大きなチャネル電流（荷電電流）が得られる。この静電結合は、はじめに、ダイオードドーピング領域４におけるｐｎ接合のいわゆる接合静電容量を介した影響を受ける。しかしながら、それに加えて、先に記載したように、この静電結合は、追加のコンデンサＣを実現するための窪みＶの側壁における残存しているＳＴＩ酸化物または誘電体層６により改善され得る。
【００５７】
非アクティブの局面において、ワード線ＷＬは、ボディまたは半導体基板の電位を安定化させる。この場合において、ウェル電位または半導体基板の電位の上限は、ダイオードＤによるワード線の低い電位により規定される。種々のもれ電流（例えば、接合リーク）により、ウェルまたは半導体基板の電位が規定された上限を上回る場合には、電子は、ｐｎ接合またはダイオードドーピング領域４を介して注入され、ボディにおいて過剰な正孔と再結合する。
【００５８】
図９Ａ〜図９Ｆは、第２の例示的な実施形態による半導体構造の製造における本質的な方法工程を示すための、図８のＩＩＩ−ＩＩＩ断面に沿った簡易化された断面図を示し、この場合にも、同一の参照記号は、図１〜図８の要素および層と同一または対応する要素および層を表し、以下では、繰返しとなる記載はしない。
【００５９】
図９Ａに従って、半導体基板１における標準的なＤＲＡＭプロセス後の例として、まず第１に、図示されたトレンチコンデンサ接続層領域８と絶縁カラー層７とを有するトレンチコンデンサＤＴＣが通例のように示される。この場合において、それぞれに使用される標準的なプロセスにより、トレンチコンデンサ接続層８は、好ましくは高濃度にドープされた多結晶シリコンを含み、トレンチアイソレーション層は、好ましくは二酸化シリコンを含む。
【００６０】
ＰＡＤ酸化物層２０およびＰＡＤ窒化物層３０とを含んでいるマスク層を用いることにより、トレンチアイソレーションＳＴＩが、その上、半導体基板の表面におけるアクティブ領域ＡＡを設計するために形成される。トレンチアイソレーションＳＴＩは、好ましくは、シャロートレンチアイソレーションを実現する従来のＳＴＩプロセスにより形成され、二酸化シリコン層（ＴＥＯＳ）が堆積される。基本的にアクティブ領域ＡＡに形成されたトレンチコンデンサＤＴＣのパッシベーションまたは絶縁のために、絶縁最上層９はこれらの位置にさらに形成され、絶縁最上層９もまた、好ましくは、二酸化シリコンを含む。それに相当するものとして提供された、図９Ａに示される半導体基板は、上記の標準的なプロセスにより得られる。
【００６１】
図９Ｂに従って、次の工程において、窪みＶがトレンチアイソレーションを完全に貫通し、半導体基板１まで延びるように、窪みＶがトレンチアイソレーションＳＴＩの所定領域に形成される。窪みＶは、例えば、コンタクトホールまたはビアを製造するときに用いられるような従来のマスクを用いることにより実現し得て、好適には、対応する異方的な酸化物エッチング法が行われる。
【００６２】
窪みＶの配置の精度が相応して高い場合には、ＳＴＩ酸化物から残存する、十分な厚みの絶縁層が、窪みＶの側壁に得られる。しかしながら、窪みＶの配置の精度に対してなされる要求がより弱い場合には、次のプロセス工程において、随意的に、窪みＶの側壁に誘電体層６が形成され得て、その場合には、好ましくは、従来のスペーサ法により、薄い二酸化シリコン層がコンフォーマルに（すなわち、同じ厚さに）堆積され、次いで、異方的にエッチバックされる。
【００６３】
窪みＶの形成の後、または、オプションである追加の誘電体層６の形成の後に、第１の実施形態に従って、まず、窪みＶの底部において半導体基板１のドーピング（例えばガス相ドーピング）を行うことができ、特に、イオン注入が行われる。第１の伝導タイプのダイオードドーピング領域は図９Ｂに示されており、好適には、高濃度にドープされ、このような方法で生成される。
【００６４】
次いで、第１の実施形態に従って、窪みＶにおいて導電的な充填材料がダイオード接続層５として形成される。この場合において、例えば、導電的な材料は全領域に堆積され、次いで、例えばＣＭＰ（化学機械研磨）法により、窪みＶの表面まで平坦化される。
【００６５】
しかし、第２の好適な実施形態によると、窪みＶの形成の直後、または、電気的に絶縁的な側壁６の形成の後に、ガス相からのドーピングまたはイオン注入は行われない。ドープされた半導体材料は、少なくとも窪みＶにおいてダイオード接続層５として形成され、好適には、第１の伝導タイプの多結晶シリコンなどの、高濃度にドープされた多結晶半導体材料が全領域にわたり堆積され、次いで、平坦化される。
【００６６】
この場合において、次いで行われる熱処理（通常は、いずれにせよ後のプロセス工程において必要である）の間においてドーパントがダイオード接続層５から外方拡散することにより、ダイオードドーピング領域４が自動的にかつ追加のプロセス工程なしに形成されるが、このようにして、特にシンプルにダイオードドーピング領域を製造することができる。
【００６７】
図９Ｃに従って、表面に堆積されたダイオード接続層５の平坦化または除去の後に、マスク層が取り除かれる。その場合において、ここで示されている例示的な実施形態において、窒化物エッチング法によりＰＡＤ窒化物層３０が選択的に除去され、酸化物エッチング法によりＰＡＤ酸化物層２０が選択的に除去される。例えば、この時点でウェル注入が随意的に実行され得る。この場合において、まず、全領域にわたり犠牲絶縁層（図示していない）が形成され、次いでイオン注入が行われ、最後に、犠牲絶縁層が再度除去される。これにより、アクティブ領域ＡＡにおいて、第１の伝導タイプｎと反対の伝導タイプｐのウェルまたは半導体基板１が得られる。しかし、シンプルな構造の場合には、上記のウェル注入は無くてもよく、半導体基板１における、反対の伝導タイプｐの現存するドーピングで十分である。
【００６８】
図９Ｄに従って、次いで、ゲート絶縁層２は、少なくとも、アクティブ領域ＡＡの表面に形成され、好適には、熱酸化が未被覆の半導体領域の全てを被覆し、それにより、良質なゲート酸化物が実現する。従って、図９Ｄに従って、アクティブ領域ＡＡの未被覆領域のみならず、多結晶シリコンを含んでいるダイオード接続層５の未被覆領域もその絶縁層により被覆される。熱酸化はダイオードドーピング領域４を実現する熱的な後処理を構成しているために、遅くともこの時点で、半導体基板１における外方拡散によりダイオードドーピング領域４が実際に実現するか、または、イオン注入によって損なわれた半導体領域がアニールされる。
【００６９】
その後、図９Ｄに従って、少なくとも、ゲート絶縁層２の表面に制御層３が形成され、好適には、ここでもまた第１の伝導タイプの、導電的な材料、特に高濃度にドープされた多結晶シリコンの全領域への堆積が行われる。
【００７０】
図９Ｅに従って、平坦化工程が次いで実行され、半導体基板１の約２０〜３０ｎｍ上方で停止する。好適には、少なくともトレンチアイソレーションＳＴＩまで、製造された表面を平坦化させるためにＣＭＰ法を用いる。それにより、制御層３の表面およびダイオード接続層５の表面をともに露出させる。
【００７１】
最後に、図９Ｆに従って、ダイオード接続層５に制御層３を接続させる導電的な接続層が形成される。この場合において、好適には、まず、第１の伝導タイプのさらに高濃度にドープされた半導体層が全領域にわたって堆積され、好適には、ｎ＋にドープされた多結晶シリコン４０が用いられる。その後、その接続層の電気伝導をさらに良くするために、および、第１の接続層４０に対する高導電性の接続領域を実現するために、シリコン処理可能な（ｓｉｌｉｚｉｅｒｆａｅｈｉｇ）材料またはシリコン処理可能な金属層が全領域にわたり堆積され得る。最後に、この場合には、高導電性の接続層を形成するために、シリコン処理可能な材料５０を用いて、半導体材料４０の表面層のコンバージョンを行う。この場合において、半導体材料（シリコン）にコンタクトしていない表面にはシリサイドは形成されず、堆積された材料（金属）が残留し、そのために、好ましくはウェット化学エッチング法により、堆積された層は、非常に簡単に選択的にエッチバックされ得る。コバルト、ニッケル、または白金の使用に加え、この場合には、特に、タングステンシリサイド層５０を形成するためにタングステンが堆積される。
【００７２】
その後、全領域にわたって、さらなるマスクまたはパッシベーション層６０として、例えば窒化シリコンを堆積させる。ＤＲＡＭ半導体メモリセルまたは電界効果トランジスタ構造を完成させるためのさらなるプロセス工程は標準的なプロセスに対応するため、以下には詳細な説明を省く。本質的には、ゲートスタックまたはワード線ＷＬのエッチングと、ソース／ドレイン領域Ｓ／Ｄの形成と、それぞれのソース／ドレイン領域へのビット線ＢＬに関連したコンタクトＢＬＫを有するビット線ＢＬの形成がなされる。
【００７３】
ＤＲＡＭ半導体メモリセルに基づいて、本発明について記載してきた。しかし、ＤＲＡＭ半導体メモリセルに制限されず、いわゆるボディ効果による電気特性の欠陥が観測され得る、さらなる電界効果トランジスタ構造と、それに関連した半導体メモリセルと、それに関連した製造方法の全ても同様に含んでいる。
【００７４】
同様に、本明細書において用いた材料ではなく、同一の特性である場合には、代わりの半導体および絶縁材料も用いることができる。
【図面の簡単な説明】
【００７５】
【図１】従来技術による半導体メモリセルの簡易化された平面図を示す。
【図２】第１の例示的な実施形態による半導体メモリセルの簡易化された平面図を示す。
【図３】図１のＩ−Ｉ断面に沿った従来の半導体メモリセルの簡易化された斜視図を示す。
【図４】図３による従来の半導体メモリセルの簡易化された等価回路図を示す。
【図５】図２のＩＩ−ＩＩ断面に沿った半導体メモリセルの簡易化された斜視図を示す。
【図６】図５に示されるような本発明による半導体メモリセルの簡易化された等価回路図を示す。
【図７】従来技術によるさらなる半導体メモリセル配置の簡易化された平面図を示す。
【図８】第２の例示的な実施形態による半導体メモリセル配置の簡易化された平面図を示す。
【図９】図９Ａ〜図９Ｆは、第２の例示的な実施形態による製造方法の本質的な製造工程を示すことを目的とした、図８のＩＩＩ−ＩＩＩ断面に沿った簡易化された断面図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006507671.tif 000009
【図８】
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【手続補正書】
【提出日】平成16年10月18日(2004.10.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の伝導タイプ（ｎ）の第１および第２のソース／ドレイン領域（Ｓ／Ｄ）であって、該第１の伝導タイプ（ｎ）と反対の第２の伝導タイプ（ｐ）の半導体基板（１）に形成されていることにより、チャネル領域（Ｋ）を定めている、第１および第２のソース／ドレイン領域（Ｓ／Ｄ）と、
該チャネル領域（Ｋ）の表面に形成されたゲート絶縁層（２）と、
該ゲート絶縁層（２）の表面に形成された制御層（３）と、
該半導体基板（１）にダイオード（Ｄ）を実現させることを目的として形成されている、該第１の伝導タイプ（ｎ）のダイオードドーピング領域（４）と、
該ダイオードドーピング領域（４）を該制御層（３）に接続する、導電的なダイオード接続層（５）とを備えた電界効果トランジスタ構造であって、
窪み（Ｖ）が該半導体基板（１）に形成されており、該半導体基板（１）内の過剰な荷電キャリア（Ｌ）を運ぶように、該ダイオードドーピング領域（４）が該窪み（Ｖ）の底部に形成され、該ダイオード接続層（５）が該窪み（Ｖ）内に形成されていることを特徴とする、電界効果トランジスタ構造。
【請求項２】
前記制御層（３）に接続されたコンデンサ（Ｃ）を実現させることを目的として、前記ダイオード接続層（５）と前記半導体基板（１）との間の前記窪み（Ｖ）の壁に形成されている誘電層（６）を特徴とする、請求項１に記載の電界効果トランジスタ構造。
【請求項３】
前記窪み（Ｖ）が前記チャネル領域（Ｋ）の真横に形成されている、請求項１または２に記載の電界効果トランジスタ構造。
【請求項４】
前記窪み（Ｖ）が、前記チャネル領域（Ｋ）のチャネル幅を定めるシャロートレンチアイソレーション（ＳＴＩ）に形成されている、請求項３に記載の電界効果トランジスタ構造。
【請求項５】
前記ダイオード接続層（５）が前記第１の伝導タイプ（ｎ）の高濃度にドープされた半導体材料を有している、請求項１〜４のいずれか１項に記載の電界効果トランジスタ構造。
【請求項６】
前記第１のソース／ドレイン領域（Ｓ／Ｄ）がトレンチコンデンサ（ＤＴＣ）に接続されており、
前記第２のソース／ドレイン領域（Ｓ／Ｄ）がビット線（ＢＬ）に接続されており、
前記制御層（３）が、該ビット線（ＢＬ）と基本的に直交しているワード線（ＷＬ）の一部を構成しており、
前記ダイオードドーピング領域（４）が前記半導体基板（１）において該ワード線（ＷＬ）の下方に形成されている、請求項１〜５のいずれか１項に記載の選択トランジスタを有した半導体メモリセル。
【請求項７】
前記トレンチコンデンサ（ＤＴＣ）の対向電極を接続する埋込み接続プレート（ＢＰ）が前記半導体基板（１）に形成されており、前記ダイオードドーピング領域（４）が該接続プレート（ＢＰ）と該半導体基板（１）の表面との間に配置されている、請求項６に記載の半導体メモリセル。
【請求項８】
前記トレンチアイソレーション（ＳＴＩ）が前記半導体基板（１）においてストリップ型に形成されていることにより、ストリップ型のアクティブ領域（ＡＡ）が形成されており、前記トレンチコンデンサ（ＤＴＣ）が少なくとも部分的に該アクティブ領域（ＡＡ）に配置されている、請求項４に従属する場合の請求項６または請求項７に記載の半導体メモリセル。
【請求項９】
前記トレンチコンデンサ（ＤＴＣ）の表面の幅が前記アクティブ領域（ＡＡ）の幅よりも広く、さらなる隣接したトレンチアイソレーション（ＦＴＩ）に該トレンチコンデンサ（ＤＴＣ）を変位させることにより、該アクティブ領域（ＡＡ）に隣接しているトレンチアイソレーション（ＳＴＩ）を露出させた、請求項８に記載の半導体メモリセル。
【請求項１０】
前記トレンチコンデンサ（ＤＴＣ）の表面の断面が楕円形であり、前記変位が高々０．５Ｆであり、ここで、Ｆはリソグラフィにより製造し得る最小フィーチャサイズを示す、請求項９に記載の半導体メモリセル。
【請求項１１】
ＤＲＡＭメモリセルを構成している、請求項６〜１０のいずれか１項に記載の半導体メモリセル。
【請求項１２】
ａ）少なくとも１つのトレンチアイソレーション（ＳＴＩ）と、アクティブ領域（ＡＡ）と、関連したマスク層（２０、３０）とを有する半導体基板（１）を提供する工程と、
ｂ）該トレンチアイソレーション（ＳＴＩ）に窪み（Ｖ）を形成する工程であって、該窪み（Ｖ）が該半導体基板（１）まで延びている、工程と、
ｃ）該半導体基板（１）において該窪み（Ｖ）の底部にダイオードドーピング領域（４）を形成し、該窪み（Ｖ）を充填する導電的なダイオード接続層（５）を形成する、工程と、
ｄ）該マスク層（２０、３０）を取り除く工程と、
ｅ）少なくとも該アクティブ領域（ＡＡ）の表面にゲート絶縁層（２）を形成する工程と、
ｆ）少なくとも該ゲート絶縁層（２）の表面に制御層（３）を形成する工程と、
ｇ）少なくとも該トレンチアイソレーション（ＳＴＩ）まで、該製造された表面を平坦化する工程と、
ｈ）該制御層（３）と該ダイオード接続層（５）とを接続させる導電的な接続層（４０、５０）を形成する工程とを包含する、半導体構造を製造する方法。
【請求項１３】
工程ａ）においてトレンチコンデンサ（ＤＴＣ）が前記半導体基板（１）にさらに形成されることにより、半導体メモリセルを実現させる、請求項１２に記載の方法。
【請求項１４】
工程ａ）においてＰＡＤ酸化物層（２０）とＰＡＤ窒化物層（３０）とがマスク層として形成される、請求項１２または１３に記載の方法。
【請求項１５】
工程ｂ）において異方性の酸化物エッチング法を行うことにより、前記窪み（Ｖ）が形成される、請求項１２〜１４のいずれか１項に記載の方法。
【請求項１６】
工程ｂ）においてスペーサ法を用いることにより、誘電層（６）が前記窪み（Ｖ）の側壁に形成される、請求項１５に記載の方法。
【請求項１７】
工程ｃ）において、ドープされた半導体材料が前記窪み（Ｖ）にダイオード接続層（５）として形成され、熱処理を行うことにより、ドーパントが該窪み（Ｖ）の底部において該ダイオード接続層（５）から外方拡散し、それにより、前記ダイオードドーピング領域（４）が形成される、請求項１２〜１６のいずれか１項に記載の方法。
【請求項１８】
工程ｃ）において、まず、注入を行うことにより、前記ダイオードドーピング領域（４）を生成し、次いで、導電的な充填材料が前記窪み（Ｖ）にダイオード接続層（５）として堆積される、請求項１２〜１６のいずれか１項に記載の方法。
【請求項１９】
工程ｅ）の前に注入保護層が形成され、ウェル注入が行われ、該注入保護層が取り除かれる、請求項１２〜１８のいずれか１項に記載の方法。
【請求項２０】
工程ｅ）において酸化物層（２）がゲート絶縁層として熱により形成される、請求項１２〜１９のいずれか１項に記載の方法。
【請求項２１】
工程ｈ）において、ドープされた半導体層（４０）と金属半導体層（５０）とが接続層として形成される、請求項１２〜２０のいずれか１項に記載の方法。
【請求項２２】
ｉ）前記半導体構造をさらに処理することにより、電界効果トランジスタ、または、少なくとも１つのワード線（ＷＬ）と少なくとも１つのビット線（ＢＬ）とを備えたＤＲＡＭ半導体メモリセルを形成するさらなる工程を特徴とする、請求項１２〜２１のいずれか１項に記載の方法。
【国際調査報告】
2006507671.tif 000014
2006507671.tif 000015
2006507671.tif 000016
2006507671.tif 000017
2006507671.tif 000018
2006507671.tif 000019