(57)【要約】３次元メモリアレイは、平坦な表面(12)を有する基板(10)上に製作される。３次元メモリアレイは、平坦な表面(12)に対して平行な２つ以上の平面(12、14)内に構成される複数の第１の選択線(20)を含む。複数の第２の選択線(18)は、基板(10)の平坦な表面(12)に対して直交して配置されるピラー内に形成される。複数のメモリセル(22)は、複数の第１の選択線(20)及び複数の第２の選択線(18)にそれぞれ結合される。
2006514781.tif 000002
【特許請求の範囲】
【請求項１】
３次元メモリアレイであって、
平坦な表面（１２）を有する基板（１０）と、
前記平坦な表面（１２）に対して平行な２つ以上の平面（１４、１６）内に構成される複数の第１の選択線（２０）と、
前記基板（１０）の前記平坦な表面（１２）に対して直交して配置されるピラー内に形成される複数の第２の選択線（１８）と、及び
前記複数の第１の選択線（２０）及び前記複数の第２の選択線（１８）にそれぞれ結合される複数のメモリセル（２２）とを含む、３次元メモリアレイ。
【請求項２】
前記メモリセル（２２）のうちの少なくとも１つが、メモリ記憶素子（２４）と直列に接続された制御素子（２６）を含む、請求項１に記載の３次元メモリアレイ。
【請求項３】
前記メモリ記憶素子（２４）が、前記ピラー（１８）のうちの１つのピラーのエッジに沿って形成される、請求項２に記載の３次元メモリアレイ。
【請求項４】
前記メモリ記憶素子（２４）がアンチヒューズデバイスである、請求項２に記載の３次元メモリアレイ。
【請求項５】
前記メモリ記憶素子（２４）が、書込み／消去／書込み、又は書換え可能な相変化材料からなる、請求項２に記載の３次元メモリアレイ。
【請求項６】
前記制御素子（２６）が、前記第１の選択線（２０）のうちの１つの選択線のエッジに沿って形成される、請求項２に記載の３次元メモリアレイ。
【請求項７】
前記制御素子（２６）が、１つの点を形成する前記第１の選択線（２０）の少なくとも２つのエッジに沿って形成され、それによりプログラミング中の電界が強化される、請求項６に記載の３次元メモリアレイ。
【請求項８】
前記第１の選択線（２０）が蛇行した形状である、請求項６に記載の３次元メモリアレイ。
【請求項９】
前記制御素子（２６）がトンネル接合デバイスである、請求項２に記載の３次元メモリアレイ。
【請求項１０】
少なくとも１つのピラー（１８）に電気接続され、且つ個々のピラーの概ね真下に配置される切替え素子（６０、６１）を前記基板内にさらに含む、請求項１に記載の３次元メモリアレイ。
【請求項１１】
メモリ回路を形成する方法であって、
基板（１０）に対して概ね平行な平面（１４、１６）内に第１の選択線（２０）のアレイを形成するステップ（６２）と、
前記第１の選択線の平面に対して垂直な第２の選択線（１８）のアレイを形成するステップ（６４）と、及び
個々の第１及び第２の選択線にそれぞれ結合されるメモリセル（２２）のアレイを形成するステップ（６６）とを含む、メモリ回路を形成する方法。
【請求項１２】
前記メモリセルのアレイを形成するステップが、メモリ記憶デバイス（２２）を前記第２の選択線（１８）のうちの１つに接触させるステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記メモリセルのアレイを形成するステップが、トンネル接合デバイスを形成するステップをさらに含む、請求項１１に記載の方法。
【請求項１４】
前記メモリセルのアレイを形成するステップが、ドーピングされた半導体材料から制御素子（２６）を形成することをさらに含む、請求項１１に記載の方法。
【請求項１５】
前記第１の選択線（２０）の平面に対して垂直な第２の選択線（１８）を形成するステップが、交差する少なくとも２つのエッジにおいて前記メモリセル（２２）を接触させることをさらに含む、請求項１１に記載の方法。
【請求項１６】
前記第２の選択線（１８）の前記形成されたアレイのうちの少なくとも１つに対して概ね隣接して配置されて結合されるトランジスタ（６０）を前記基板内に形成するステップをさらに含む、請求項１１に記載の方法。
【請求項１７】
メモリ回路を製作する方法であって、
基板（１０）上に絶縁体（４０）を被着するステップ（８２）と、
前記基板（１０）に対して平行な１つ又は複数の平面（１４、１６）内に１組の第１の導体（２０）を被着するステップ（８３）と、
個々の第１の導体（２０）上に１組の制御素子（２６）を形成するステップ（８４）と、
前記第１の導体（２０）の前記平面に対して直交する第２の導体（１８）を被着するステップ（８５）と、及び
前記第２の導体（１８）と個々の前記制御素子（２６）との間に１組のメモリ記憶素子（２４）を形成するステップ（８６）とを含む、メモリ回路を製作する方法。
【請求項１８】
請求項１７に記載のステップをＮ回繰り返すことを含む、Ｎ段のメモリ回路を製作する方法。
【請求項１９】
前記１組の制御素子（２６）を形成するステップが、
前記１組の第１の導体（１８）を酸化させるステップと、及び
前記酸化した１組の第１の導体（１８）上に１組のパターニングされた第３の導体（４２）を被着するステップとをさらに含む、請求項１７に記載の方法。
【請求項２０】
前記１組のメモリ記憶素子（２４）を形成するステップが、前記１組のパターニングされた第３の導体（４２）を酸化させるステップをさらに含む、請求項１７に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
パーソナルコンピュータ、ワークステーション、ディスプレイのグラフィックサブシステム、電子ゲーム及び他の電子装置は全て、データを格納するためのメモリシステムを含む。より大容量で、より高速のメモリシステムへの需要は、絶え間なく増加し続けている。メモリ技術の属性は、データアクセス時間（即ち、速度）、コスト、信頼性、サイズ（即ち密度）及び電力損失を含む。フロッピィ（Ｒ）ドライブ、ハードドライブ、ＣＤ／ＤＶＤドライブ及び半導体メモリなどのいくつかのメモリ技術が存在する。半導体メモリは、数例を挙げると、ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＯＴＰ、ＥＥＰＲＯＭ、ＦＬＡＳＨ及びＶＲＡＭメモリを含む。マイクロプロセッサ処理能力（即ち、速度）は、ムーアの法則に従って著しく増加しているが、マイクロプロセッサと通信するメモリデバイスは、密度の増加についていくことだけはできているものの、速度を高めることには対応できていない。メモリデバイスの速度を高めることに関する問題の一部は、所与のメモリ技術の中でメモリセルの密度を高めていくと、容量性遅延、センス回路及び従来のメモリレイアウト構成によって、アクセス時間の改善が最小限に抑えられたままにされることである。メモリの密度が改善されると同時にアクセス時間を改善できない場合には、コンピュータシステムの開発は低迷するであろう。従って、密度を高めるだけでなく、データアクセス時間も高める新たなメモリアーキテクチャが必要とされている。
【０００２】
発明の概要
３次元（３Ｄ）メモリアレイは、平坦な表面を有する基板上に製作される。３次元メモリアレイは、平坦な表面に対して平行な２つ以上の平面内に構成される複数の第１の選択線を含む。複数の第２の選択線は、基板の平坦な表面に対して直交して配置されるピラー内に形成される。複数のメモリセルは、複数の第１の選択線及び複数の第２の選択線にそれぞれ結合される。
【０００３】
本発明は、添付の図面を参照することにより、さらに理解を深められる。図面の構成要素は、必ずしも互いに対して一律の縮尺に従って描かれていない。むしろその代わりに、本発明を明確に例示することに重点が置かれている。さらに、いくつかの図面を通して、類似の参照符号は、対応する類似の部品を指している。
【０００４】
好適な実施形態の詳細な説明
本明細書で説明される、３Ｄメモリアーキテクチャの実施形態は、メモリセルのアレイ内の特定のメモリセルを選択するために用いられる行線又は列線のいずれかを形成するために垂直ピラーを利用する。このアーキテクチャは、積重することにより従来のクロスポイントメモリアレイに簡単に拡張する従来の３Ｄアーキテクチャに比べてはるかに容積空間効率が高く、高速で、しかも製作するのが容易である複数のメモリセルから、「立方形の」アレイ構造を作成する。本明細書で説明される一実施形態は、ワンタイムプログラマブル（ＯＴＰ）メモリ又は追記型（ＷＯＲＭ）メモリとしても知られている、ライトワンスアレイを含む。「３次元」（即ち、３つの次元を有するが、それぞれは同じ長さである必要はない）メモリアレイにおいて垂直ピラーをビット線（又は代案として、ワード線）として用いてライトワンスアレイを実現するとき、水平なワード線と垂直なビット線の交差部分において、垂直ピラー上にトンネル接合が形成される。３次元メモリアレイを形成する際に、水平なワード線と垂直なビット線との間に、記憶素子に物理的に隣接し、且つ記憶素子に直列に接続される各記憶素子に制御素子が含まれることが好ましい。本発明の範囲及び思想から逸脱することなく、ワード線が垂直になされ、列線が水平になされてもよいことは当業者には理解されたい。本明細書において本発明を説明する際にわかりやすくするために、垂直な選択線は、列線又はビット線と呼ばれ、水平な選択線は、ワード線又は行線と呼ばれる。代わりに、水平な選択線は一般的にドライブ線と呼ばれる場合もあり、垂直な選択線はセンス線と呼ばれる場合もある。ドライブ線及びセンス線の向きは互いに交換できるので、実際には、互いに対して直交する別個の面内に配置され、３次元メモリアレイを形成する１組の第１の選択線及び１組の第２の選択線が存在する。第１又は第２の選択線のうちの一方は、メモリアレイが形成される基板の平面に対して垂直なピラーを形成する。
【０００５】
メモリアレイは、平面を画定する基板上に製作される。メモリアレイは、垂直に積重された複数のメモリセルを含む。メモリセルは、絶縁性表面を形成する誘電体層と、誘電体層上に、基板の平面に対して平行に配置されるワード線とを含む。メモリセルは、ワード線を包囲する制御素子と、制御素子の少なくとも一部を包囲するメモリ記憶素子とを有することが好ましい。制御素子は第１の断面積を有する。記憶素子は第２の断面積を有する。記憶素子の断面積は、好適には制御素子の断面積よりもはるかに小さく、制御素子が影響を及ぼされない状態を維持しながら、記憶素子がその状態を変更できるようにすることが好ましい。制御素子及び記憶素子は、類似したタイプのデバイス、例えばトンネル接合デバイスとして製作されることが好ましい。代案として、記憶素子に相変化材料が用いられる場合、記憶素子の断面積は、制御素子の断面積よりも小さくすることができるか、同じにすることができるか、又は大きくすることができる。電力を最小限に抑え、メモリ状態を変更する速度を高めるために、記憶素子の断面積は、制御素子の断面積よりも小さいことが好ましい。メモリセルは、基板の平面に対して概ね直交し、且つメモリ記憶素子と接触する垂直ピラーを含む。
【０００６】
この垂直ピラーによって３次元メモリアレイを構成する場合、メモリ記憶素子の数は、ピラー毎に列、制御素子及び状態変化メモリ素子を垂直に積重（スタック）するための半導体プロセスのアスペクト比によってのみ制限される。このアーキテクチャの１つの特徴は、複数の３次元アレイを積重することにより、従来の半導体プロセスによって可能なアレイよりも大きなアレイが可能になることである。垂直ピラーのこの３Ｄアーキテクチャの場合、各垂直ビット線当たり２０まで、又はそれ以上の水平なワード線にアクセスすることができる。
【０００７】
さらに、３次元メモリアレイは、数例を挙げると、マイクロプロセッサ、グラフィックプロセッサ及び記憶プロセッサのような従来の集積回路に埋め込まれ得る。例えば、従来のＣＰＵは、内部レベル１及びレベル２キャッシュメモリのために大きなメモリアレイを用いる。これらのキャッシュメモリは通常、従来のプロセッサレイアウト内で大きな面積を消費する。プロセッサコアコンピュータ回路の上に配置される３次元メモリアレイを用いることにより、より小さな面積のダイサイズが達成される。
【０００８】
従来のメモリ記憶素子は一般に、その最小面積が最小半導体フォトリソグラフィ工程の幾何学的形状、及びトランジスタをベースにする制御ＦＥＴを必要とすることによって伝統的に制限されている、平行板構造（又は垂直な容量性ウエル）として実現される。本明細書に開示される３Ｄアーキテクチャによれば、水平な選択線と垂直な選択線との交差部分において、垂直ピラーと接触しているメモリ記憶素子を形成することが可能になる。このような形成により、メモリ記憶素子の面積は、水平な選択線のエッジの高さ、及び垂直な選択ピラーの幅によって決定されるようになる。従って、このアーキテクチャでは、メモリ記憶素子の面積を大幅に削減することができ、それによりアクセス速度をより速くし、トンネル接合又は絶縁破壊デバイスのための溶断動作を実行する際に必要とされるエネルギーを低減することが可能になる。さらに、メモリ記憶素子が水平及び垂直な選択線の垂直なエッジ上にトンネル接合を用いて形成される場合、従来の平面的なトンネル接合において見出される欠陥の影響が大幅に低減される。それぞれ水平及び垂直な平面内に配置されたメモリドライブ線及びセンス選択線を有することにより、ドライブ線とセンス選択線との間のキャパシタンスが低減される。このようにキャパシタンスを低減することにより、メモリアレイのアクセス速度をより速くすることが可能になる。
【０００９】
メモリセルの３次元メモリアレイは、垂直ピラーに結合し、メモリ選択回路の一部として用いられる記憶素子及び制御素子のために、任意の種々の半導体デバイスのうちの１つを用いて形成される。３Ｄアーキテクチャの大部分の具現化形態は、従来の半導体装置と、出発材料としてシリコン基板とを用いて実行される。しかしながら、本発明の半導体デバイスは広範な半導体デバイス技術に適用することができ、種々の半導体材料から製作され得る。現時点で入手可能な半導体デバイスの大部分がシリコン基板内に製作され、本発明の最も一般に直面する応用形態がシリコン基板を含むことになるので、以下の説明は、本発明の半導体デバイスの現時点で好適ないくつかの実施形態を、シリコン基板内に実現するものとして説明する。それにもかかわらず、本発明は、ガリウムヒ素、ゲルマニウム及び他の半導体材料においても有利に用いることができる。従って、本発明は、シリコン半導体材料内に製作されるデバイスに限定されることを意図するものではなく、ガラス基板上にポリシリコンを用いる薄膜トランジスタ（ＴＦＴ）技術のような、当業者が利用可能な半導体材料及び技術のうちの１つ又は複数において製作されるデバイスを含む。本発明のメモリアレイを製作する際に有用な他の基板は、プラスチック及びセルロース材料を含む。
【００１０】
図面が一律の縮尺に厳密に従っていないことに留意されたい。さらに、能動素子の種々の部分も一律の縮尺に従って描かれてない。本発明をより明確に例示し、理解を深めてもらうために、或る特定の寸法が他の寸法に対して誇張されている。
【００１１】
さらに、本明細書において例示される実施形態は時として、深さ及び幅を有する種々の領域を有する２次元の図で示されるが、これらの領域が、実際には３次元の構造であるデバイスの一部のみを例示することは明確に理解されたい。従って、これらの領域は、実際のデバイス上に製作される場合には、長さ、幅及び深さを含む３次元を有する。さらに、本発明は能動デバイスを対象にする好ましい実施形態によって例示されるが、これらの例示は本発明の範囲又は適用可能性に関して制限することを意図していない。本発明の能動素子は、例示された物理的な構造に制限されることを意図していない。これらの構造は、現時点で好ましい実施形態に対する本発明の有用性及び応用形態を例示するために含まれる。
【００１２】
図１は、メモリ回路３０の回路図であり、複数のメモリセル２２が、ここでは例示的な２次元の４×４レイアウトとして示されるアレイで形成される。各メモリセル２２は、行として示される１組のワード線２０（２０ａ〜２０ｄ）のうちの１つ、及び列として示される１組のビット線１８（１８ａ〜１８ｄ）のうちの１つに接続される。メモリ回路３０は、１組の外部アドレス線３２及びデータ線３４に接続される。アドレス線３２は、メモリセルのアレイ内の特定のメモリセル２２を選択してアドレス指定するための符号化された形式（好ましくは２値）の記憶位置を含む。ワード線デコーダ３８は、アドレス線のうちのいくつかを解釈し、その特定の選択されたメモリセル２２が、どの行又はワード線に位置するかを決定する。一般に、ただ１つのワード線が選択されて、所定の電圧レベルに駆動され、他のワード線は一般にグランドレベルに駆動される。また、アドレス線３２は、ビット線１８から或る特定のビット線を選択し、選択された特定のメモリセルをデータ線３４のうちの少なくとも１つに結合し、選択されたメモリセルの状態をセンシングすることによってデコードするために、列デコーダ３６によっても使用される。また、メモリ回路３０は、ワード線デコーダ３８及び列デコーダ３６に接続され、各動作中に、選択されたメモリセル２２及び選択されないメモリセル２２に適切な電圧及びタイミングを与える、読出し／書込み／消去回路２８も含む。消去動作は全てのタイプのメモリ回路３０に与えられるとは限らないことに留意されたい。
【００１３】
また、図１は、３次元メモリアレイの実施形態を形成するためのメモリセル２２のアレイに関する１つの例示的な構成も示す。この例では、一方の上に他方を重ねることにより、メモリセル２２の２つの段（又は別の言い方をすると、２つの面）が形成される。各段のメモリセルは、隣接する段内のメモリセルと概ね位置合わせされることが好ましい。段０（５２）はワード線２０ａ及び２０ｃを含む。段１（５４）はワード線２０ｂ及び２０ｄを含む。段０（５２）及び段１（５４）は、基板表面に対して概ね平行であるそれぞれの平面内に形成される。ビット線１８（１８ａ〜１８ｄ）は、ワード線及び基板の平面に対して直交する別の面内に形成される。こうして、各ビット線１８は「水平な」基板に対して「垂直な」ピラーを形成する。その向きは、本発明を説明する際に便宜のために選択されており、実施形態の実際の向きは任意である。ワード線及び列ビット線の３次元アレイへの構成を選択するための他の構成も存在し、依然として本発明の思想及び範囲を満たす。
【００１４】
例えば、図２は、本発明を組み込む、図１の３次元メモリアレイの例示的な物理的レイアウトである。ここでは、シリコン基板のような基板１０が平坦な表面１２を形成し、その表面１２には、図１の列デコーダ３６、ワード線デコーダ３８、及び読出し／書込み／消去回路２８のような制御回路を組み込むことができる。基板１０の平坦な表面１２には、メモリセル２２のアレイから形成される第１のメモリ面１４（例えば段０（５２））が配置される。第１のメモリ面１４は、図示されるように、ワード線２０によって接続されるメモリセル２２の行を有する。第１のメモリ面１４の上には、メモリセル２２の第２のメモリ面１６（例えば段１（５４））が配置され、それらのメモリセルは第１のメモリ面１４のメモリセル２２と概ね位置合わせされることが好ましい。２つのメモリ面１４、１６は、図示されるように、垂直なビット線１８を用いて相互接続され、それにより３次元のメモリアレイが形成される。本開示の目的を果たすための３次元アレイは、「３つの次元を有する」ものとして定義される。アレイの実際の次元はそれぞれ異なる長さであってもよく、実際には３つの等しい長さからなる立方体が形成されなくてもよい。しかしながら、本明細書では、「３次元」は、「３つの次元を有し」、メモリアレイの基本的な箱形の構造を指す別の意味で用いられる。実際の次元の長さは、設計者が面当たりのメモリセルの数及び積重されることになる面の数を選択するのに応じて変化する。
【００１５】
メモリセル２２をアドレス指定するために用いられる少なくとも１つの選択線のために垂直ピラーを用いることにより、メモリセル２２を互いにより近接して積重し、容積効率を高めることができる。さらに、３次元メモリアレイを形成するために用いられる工程を利用することにより、簡略化されたメモリセル２２を形成することができる。メモリセル２２は、通常、オン又はオフ状態に構成可能であるか、又はオン又はオフ状態を表す電荷を含む、少なくとも１つの記憶素子を含む。代案として、メモリセル２２は、複数の状態を格納することができるか、又は複数の状態を表す電荷を格納することができ、メモリセル２２当たり２ビット以上の情報が格納されるようにすることもできる。
【００１６】
図３は、代表的なメモリセル２２のブロック図である。メモリセル２２は、ワード線２０とビット線１８との間に直列に接続される記憶素子２４及び制御素子２６を含む。この実施形態では、記憶素子２４は、プログラム可能なトンネル接合デバイスのようなアンチヒューズデバイスであることが好ましい。そのアンチヒューズデバイスは、絶縁破壊タイプのデバイスか、又はトンネル接合デバイスのいずれかであることが好ましい。しかしながら、記憶素子２４は、変化した抵抗値として読み出され得るメモリ状態を格納する任意のデバイスとすることができるが、トンネル接合デバイスであることが好ましい。トンネル接合は、酸化金属、熱成長された酸化物、又は堆積された酸化物又は窒化物から形成され得る。また、記憶素子は任意に、ポリシリコン、多結晶、アモルファス、微結晶、金属フィラメントエレクトロマイグレーション、トラップ誘起ヒステリシス、強誘電体キャパシタ、ホール効果、及びポリシリコン抵抗のような半導体材料でも具現化され得る。記憶素子の他の実施形態は、トンネル磁気抵抗、相変化材料、又は浮遊ゲートのような容量性素子を含む。
【００１７】
制御素子２６は、その両端に印加される電圧とそれを流れる電流との間で非線形な挙動を示す電流ステアリングデバイスであることが好ましい。代案として、制御素子２６は、抵抗を用いて実現される場合のように、線形な挙動を有することができる。制御素子２６は、トンネル接合デバイス、又はｐｎ、ｐｉｎ又はショットキーダイオードから形成されることが好ましい。使用され得る他のダイオードには、ツェナーダイオード、アバランシェダイオード、トンネルダイオード、及びシリコン制御式整流器のような４層ダイオードが含まれる。代案として、制御素子は、接合形電界効果トランジスタ又はバイポーラトランジスタとすることができる。制御素子２６は、記憶素子２４の状態を変更できるような適切な電流を伝えるのに十分な大きさになっている。好適には、このような大きさにすることは、制御素子２６の断面積を記憶素子２４の断面積よりも大きくすることにより達成される。制御素子２６及び記憶素子２４は、同じデバイスタイプ、例えばトンネル接合デバイスからなることが好ましいが、情況に応じて、制御素子及び記憶素子のためにそれぞれ、ダイオード及びトンネル接合デバイスのような異なるデバイスタイプを用いることもできる。制御素子２６がダイオードである場合、ドーピングされたポリシリコン、アモルファスシリコン、又は微晶質シリコンを用いて形成されることが好ましい。従って、代案として、制御素子は、再結晶半導体、アモルファス半導体、多結晶半導体、接合形電界効果トランジスタ、ゲートがソース又はドレインに接続された接合形電界効果トランジスタ、ゲートがソース又はドレインに接続された絶縁ゲート電界効果トランジスタ、４層ダイオード、ＮＰＮトランジスタ、及びＰＮＰトランジスタを含む一群の選択肢から選択される。
【００１８】
例えば、図４〜図６は、３次元メモリアレイにおいて用いられるメモリセル２２の製作を可能にする、実現可能なほんのいくつかの実施形態を例示する。
【００１９】
例えば、図４は、好ましくは制御素子２６及び記憶素子２４が形成された後に堆積される、好ましくはタングステン（Ｗ）から形成される材料の列としてビット線１８を示す、メモリセル２２の第１の実施形態を示す。このビット線１８は、誘電材料（ＩＬＤ）４０からなる絶縁層に隣接して配置される。
【００２０】
ＩＬＤ４０のために種々の材料を用いることができ、それらの材料には、数例を挙げると、二酸化シリコン、窒化シリコン、酸窒化物及びテトラエチルオルトシリケート（ＴＥＯＳ）が含まれる。ＩＬＤは、化学蒸着法（ＣＶＤ）、常圧ＣＶＤ、低圧ＣＶＤ、プラズマＣＶＤ、物理蒸着法（ＰＶＤ）、及びスパッタリングのようないくつかの異なる従来技術を用いて堆積され得る。ＩＬＤは、化学的機械的研磨（ＣＭＰ）のような従来のプロセスを用いて平坦化され得る。ＩＬＤ４０は、１つ又は複数の層上にある誘電体充填材料を示すために、本明細書の全体を通して用いられる。実際の誘電材料は、上述した材料のうちの１つ又は複数の材料から構成され得る。
【００２１】
ＩＬＤ４０上には、金属１として示される導電性薄膜、例えばアルミニウムから形成されることが好ましいワード線２０が配置される。ワード線２０は、自己酸化、熱成長又は酸化物の堆積のいずれかによって酸化される。その酸化物は、ワード線２０の露出した全ての部分にわたって、好ましくはその全長にわたって形成されることが好ましい。酸化物の厚みは１０ｎｍ（１００オングストローム）未満であることが好ましく、５ｎｍ（５０オングストローム）未満であることがさらに好ましい。酸化物の部分の上に、金属２（好適にはアルミニウム）として示される別の導電性薄膜が堆積され、パターニングされて、制御素子２６、即ち金属１及び金属２を電極として有するトンネル接合デバイスが形成される。また、金属２は、ワード線２０とビット線１８との間に電気的に形成されるので、中間電極４２とも呼ばれる。金属２の上、及び中間電極４２が存在しない酸化物の部分の上には、ＩＬＤ４０の別の層が配置される。ＩＬＤ４０内にバイアがエッチングされて、垂直ピラーの場所が特定される。中間電極４２の一部は酸化されるか、又はその上に酸化物が堆積されて、記憶素子２４が形成されることが好ましい。最後に、タングステンが堆積されてビット線１８が形成され、そのビット線は酸化物と接触して、電極として中間電極４２及びビット線１８を有する記憶素子２４が形成される。
【００２２】
金属１（２０）は、金属１全体の露出した表面の上に直に形成される酸化物層（アルミニウム（Ａｌ）導体の場合にはアルミナ（Ａｌ２Ｏ３））を有することが好ましい。情況に応じて、金属１（２０）及び金属２（４２）は、アルミニウム、銅、又はシリサイド及びその合金から形成されるが、他の導電性金属又は半導体を用いることもできる。金属１及び金属２と接する酸化物層は、制御素子２６を形成する。酸化物層の形成は、金属１がエッチングされて、側壁を覆うことができるようにした後に実行されることが好ましい。トンネル接合制御素子は一般に、金属／酸化物／金属接触面によって形成され、実施形態によっては、好ましい制御素子とすることができる。
【００２３】
酸化物層を用いて形成される場合、記憶素子２４は、電子トンネル効果、又は代案として絶縁破壊のダイナミックスを利用することが好ましい。最も好適には、電子トンネル効果は直接トンネル効果であり、それにより酸化物層の厚みは、約０．５ｎｍ〜約５ｎｍ（約５〜約５０オングストローム）のように最小限である必要がある。そのような記憶素子２４は、好ましい電流／電圧特性を有するアンチヒューズ構造を形成する。メモリセルの読出し中のように、酸化物層に低電位がかけられるときには、電流は低いマイクロアンペア又はナノアンペアの範囲内にあり、それゆえ電力が効率的である。酸化物を貫通するフィラメントを形成することによってアンチヒューズがプログラムされる場合には、電流はマイクロアンペア又は低いミリアンペアの範囲にある。この電流レベルの変化によって、その酸化物が論理０状態としてプログラムされたか、又は論理１状態としてプログラムされたかをセンシングするための非常に良好な信号対雑音比が生成される。これらの電流範囲は、現時点で達成され得る０．１８マイクロメートルの幾何学的構成の場合の例であるが、実際の電流レベルは、実際に用いられるプロセスの幾何学的構成に応じて変化するであろう。プログラミング中などの、より高い電位において、酸化物層は、トンネル電流に起因して、さらに大きな電流を流し始める。このトンネル電流は、記憶素子２４、即ち酸化物を局所的に加熱する電子の流れを生成し、酸化物を貫通する導電性フィラメントを形成する。酸化物障壁の両端に十分なエネルギーがかけられ、溶断場所が十分に加熱される場合、酸化物を貫通して導電性フィラメントが形成され、一度だけプログラム可能な構造のための酸化物の状態が永久的に変更される。情況に応じて、酸化物層は、トンネル接合デバイスではなく、絶縁破壊デバイスになるように処理され得る。
【００２４】
記憶素子２４のために代わりの状態変化技術を用いることができる。例えば、記憶素子２４は、読取り専用LeComberスイッチ又はシリサイドスイッチ、又は読出し／書込み可能な相変化材料のいずれかとすることができる。LeComberスイッチを形成する１つの方法は、金属１上にアモルファス真性シリコンの薄い層を堆積することである（この例では、金属１はクロム（Ｃｒ）の層であることが好ましい）。その後、金（Ａｇ）のような別個の金属がアモルファス真性シリコン上に堆積される。プログラミングの前に、LeComberスイッチは、逆方向バイアスをかけられたトンネルダイオードとして働く。本発明に従ってアモルファスシリコンの中により一層集中された電界を生成することにより、導電性経路が形成されるか、又はホッピング伝導が可能になり、かくしてアンチヒューズが形成される。
【００２５】
読出し／書込み可能（又は書込み／消去／書込み）状態変化素子のための１つの好ましい相変化材料は、テルル化ゲルマニウム（ＧｅＴｅ）であり、それは、適切な速度で加熱及び冷却することにより半導体（アモルファス）状態から金属（結晶）状態に可逆的に変更され得る。例えば、ＧｅＴｅが、半導体状態にあるときにｐ型になるようにドーピングされ、ｎ型半導体層の上に堆積される場合には、ＧｅＴｅが金属状態に変更される場合に、接合部を横切って通り過ぎるキャリアの数において大きな相違が見られるであろう。ＧｅＴｅ又は同等の相変化材料を用いることにより、メモリセルは読出し−書込み可能にすることができ、例えば何度も書き込み、消去し、書き込むことができる。この機能は、いくつかの応用形態の場合に、メモリセル構造の有用性を高める。ＧｅＴｅの代わりに他の相変化材料を用いることもでき、それでも本発明の思想と範囲を満たす。他の好ましい相変化材料のいくつかの例は、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２、及びＧｅＳｂＴｅのようなカルコゲニド合金である。
【００２６】
シリサイドスイッチのような他のアンチヒューズ構造も実現可能である。シリサイドスイッチは、シリコンと、プログラミングされるときに抵抗を変更する遷移金属薄膜とを交互に積重することにより形成される。一般に、シリサイドアンチヒューズのプログラミングのプロセスは不可逆的である。書き込む前に、遷移金属及びシリコン層の積重体（スタック）は第１の抵抗を有する。適切な行線及び列線を選択して、選択されたメモリセルに電流を流す。選択されたメモリセルに流れる電流は、ジュール熱を生成し、それによりシリサイド化反応が起きて、完了する。本発明によって生成される集中した電界を用いることにより、より小さい面積に電流が集められ、ひいてはジュール熱が集中され、それにより本発明を用いない場合に比べて短い時間でプログラミングを完了することが可能になる。シリサイド化反応によって、選択されたメモリセルの抵抗が、はるかに低い値に変化する。プログラムされたメモリセルを読み出すために、選択されたメモリセルに小さなセンス電流が供給され、選択されたメモリセルの両端の電圧降下が検出される。いくつかの好ましいシリサイド化合物は、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２、Ｐｄ２Ｓｉ、ＰｄＳｉ、Ｐｔ２Ｓｉ、及びＰｔＳｉである。シリコンとの種々の化合物における他の考えられる遷移金属は、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、及びＩｒを含む。
【００２７】
図５は、図４に示された実施形態の代替の実施形態であり、中間電極４２の少なくとも２つのエッジを包囲する、角度のある記憶素子２５を含む。中間電極４２の少なくとも２つのエッジを包囲することにより、２つのエッジの交差部分において、強化された電界が形成される。角度のある記憶素子２５のためにトンネル接合又は絶縁破壊デバイスが用いられる場合等で、アンチヒューズを短絡するとき、この強化された電界により、プログラミング電圧又は電流を下げることができ、全電力が低減され、より速いプログラミング時間が可能になる。この実施形態では、ＩＬＤ４０が、好ましくはタングステン（Ｗ）から形成されるビット線１８に隣接し、且つ当接する表面上に配置される。ビット線１８が堆積される際、角度のある記憶素子２５を覆って接触表面が形成される。角度のある記憶素子を有することにより、中間電極４２とビット線１８との間に電圧が印加される際に生成される電界が強化され、それによってより低いプログラミング電圧、より低いプログラミング電流、又はその組み合わせの形で電力要件を下げることが可能になる。また、電界を強化することにより、より速いプログラミング速度が提供される。他の点では、図５のメモリセルの構成は、図４に関して説明された構成と類似する。
【００２８】
図６は、メモリセル２２の別の実施形態であり、制御素子２６がｐｎ接合ダイオードから形成される。この実施形態では、ＩＬＤ４０が１つの表面上に配置され、アルミニウムのような第１の金属が堆積されてパターニングされ、ワード線２０が形成される。その後、ワード線２０の上に、ｎシリコン４４の層が堆積される。次いで、ｎシリコン４４の上に、後続のｐシリコン４６の層が堆積される。その後、組み合わせられたシリコンがパターニングされてエッチングされ、制御素子２６が形成される。その後、ｐシリコン４６の層上にＩＬＤ４０が堆積されるか、又は別の方法で被着される。ＩＬＤ４０内にバイアがエッチングされて、垂直なビット線１８の場所が特定される。垂直なビット線１８と接するｐシリコン４６の層のエッジは酸化されて、好ましくは１０ｎｍ（１００オングストローム）未満、さらに好ましくは５ｎｍ（５０オングストローム）未満の厚みの記憶素子２４のための二酸化シリコン層が形成される。その後、垂直なビット線１８が堆積される。記憶素子２４は、電極としてｐシリコン４６の層及びビット線１８を有し、アンチヒューズ可能材料として酸化物層を有する。
【００２９】
図７は、垂直なビット線が従来の平面状の選択線に如何にして接するかを示す、本発明の一実施形態の１つの垂直なビット線及び３つの水平なワード線の組立分解図である。この実施形態では、従来の水平な列選択線１９が、従来の処理された半導体ウエハのような材料の何らかの基板上の表面に対して平行に配置される。ＩＬＤ４０の境界面層が水平な列選択線１９上に堆積される。ＩＬＤ４０に隣接して垂直なビット線１８が形成され、水平な列選択線１９と接触させる。その後、図４〜図６に示されたメモリセル又は他の実現可能な具現化形態の任意のメモリセルのようなメモリセル２２が、ＩＬＤ４０上に配置される。その後、先行する垂直なビット線１８上に垂直なビット線１８が形成され、垂直ピラーが形成される。第２及び第３のメモリセル２２が先行するメモリセル２２上に堆積され、先行する垂直なビット線１８上に垂直なビット線１８が堆積されて、垂直ピラーが延長される。
【００３０】
図８及び図９は、メモリ記憶素子の数を増やすために、メモリの３次元アレイが如何にして所望のように拡張されるかを例示する。図８は、３次元メモリアレイの構成要素及び層の部分組立分解図である。図９は、図８に示されたアレイの平面図である。図８では、基板表面が、ここではメモリアレイの列０及び列２を表す１９ａ及び１９ｂのような１つ又は複数の水平なビット線を含む。水平なビット線１９ａ及び１９ｂ上には、５０ａ及び５０ｂのような１組又は複数組のメモリセルがある。種々のＩＬＤ４０の層によって、種々の水平な行線が、隣接する水平な行線と接触しないように絶縁される。垂直なビット線１８ａ及び１８ｂは、それぞれの水平なビット線１９ａ及び１９ｂ上に配置され、その上に堆積され、それらのビット線と接触する。また、ＩＬＤ４０の誘電体層は、隣接する垂直なビット線１８ａ及び１８ｂも分離する。垂直なビット線１８ａ〜１８ｄは、中間電極４２ａ〜４２ｄ（図９を参照）上に形成された酸化物層と接触する。中間電極は、メモリセル２２内の制御素子、好ましくはトンネル接合デバイス又はダイオードによって、水平な行線２０ａ〜２０ｂ（図９）から分離される。
【００３１】
また、図９は、アレイを延長し続けるために、さらなる垂直ピラー選択線の組が第２の組のメモリセル５０ｂに如何にして隣接して配置されるかも示す。さらなる垂直ピラーの組に別のＩＬＤ４０が隣接して配置され、別の組のメモリセルが分離される。
【００３２】
図１０は、３次元メモリアレイの代替の実施形態であり、水平なワード線２０ａ及び２０ｂが蛇行して形成され、角度のある記憶素子２５ａ〜２５ｄが形成される。蛇行した行線のこれらの角度は、電界を強化し、角度のある記憶素子２５ａ〜２５ｄをプログラムするために必要とされるプログラミング電力、電圧、電流及び時間を減じる。
【００３３】
図１１は、本発明の代替の実施形態の部分組立分解図である。この実施形態では、第１の組のメモリセル５０ａが垂直ピラービット線１８ａ及び１８ｂとの交差部分を形成する。第２の組のメモリセル５０ｂが、任意の層間誘電体（ＩＬＤ）によって、第１の組のメモリセル５０ａ及び垂直ピラー１８ａ、１８ｂから分離される。第２の組のメモリセル５０ｂは、垂直ピラービット線１８ｃ及び１８ｄとの交差部分を形成する。垂直ピラービット線１８ａ及び１８ｃは、水平なビット線１９ａと電気接触する。垂直ピラービット線１８ｂ及び１８ｄは、水平なビット線１９ｂと電気接触する。この図に例示されるように、メモリセル２２の３つの段が互いに垂直に積重されている。使用される特定の製作プロセスによっては、先行して製作された表面が平坦でないことに起因して、メモリセル２２の垂直に積重される層を延長し続けることが難しい場合もある。従って、さらに高くできるようにするための１つの手法は、メモリセルの形成済みの層の上にＩＬＤ層（図示せず）を形成することである。次いで、このＩＬＤ層は、ＣＭＰ又は他の既知の平坦化技術などで平坦化されて、新たな平面基板が形成され、その上に、水平なビット線１９ｃ及び１９ｄが配置される。水平なビット線１９ｃ〜１９ｄの上にメモリセルのさらなる組を追加するためにさらに処理することにより、３次元メモリアレイの垂直方向の寸法を延長することが可能になる。
【００３４】
図１２は、本発明の代替の実施形態の斜視図であり、この実施形態により、現在の垂直ピラービット線の組から次の隣接する水平なワード線を分離するために用いられるスペーサＩＬＤ４０をなくすことにより、アンチヒューズ記憶素子を用いる際の容積効率が高められる。この実施形態では、デュアルメモリセル２３が２つの垂直ピラービット線１８ａと１８ｂとの間に直に配置され、それぞれ記憶素子２４ａ及び２４ｂが形成される。２つの記憶素子が形成されるが、実際にはメモリアレイにおいて１つの記憶素子だけが用いられる。他の記憶素子はプログラムされない（アンチヒューズの場合、開回路にされた）ままであり、付加的な容量性負荷を与えるだけである。かくして、或る特定の段上において、２つ以上の記憶素子が垂直ピラーに接触するが、実際には１つの記憶素子だけが用いられる。
【００３５】
図１３は、図１２に示された代替の実施形態の積重された具現化形態の斜視図である。この実施形態では、第１の段５２が水平なビット線１９ａ及び１９ｂ上に配置される。情況に応じて、使用されるプロセスに応じて、第１の段５２は基板の表面上に配置されることができ、水平なビット線１９ａ及び１９ｂ（破線の図で示される）はそれぞれ、垂直ピラー１８ａ及び１８ｂの上に取り付けられ得る。垂直ピラービット線１８ａ及び１８ｂはそれぞれ、水平なビット線１９ａ及び１９ｂに電気的に結合されて接触する。メモリセルの第２の段５４がメモリセルの第１の段５２上に配置される。メモリセルの第３の段５６がメモリセルの第２の段５４上に配置される。垂直ピラー１８ａ及び１８ｂはタングステン（Ｗ）を用いて形成されることが好ましいが、他の金属導体を用いることもできる。１つの垂直ピラーと接触する記憶素子２４ａ及び２４ｂが示されており、このように列選択信号が共有される。
【００３６】
図１４〜図１６は、垂直ピラーが層当たり２つ以上のメモリセルに接触する場合に使用されるデュアルメモリセル２３の例示的な実施形態である。
【００３７】
例えば、図１４は、デュアルメモリセル２３の第１の実施形態を示しており、好ましくは制御素子２６及び記憶素子２４が形成された後に堆積されることになるタングステン（Ｗ）から形成されることが好ましい材料の列としてビット線１８が示される。このビット線１８は、誘電材料（ＩＬＤ）４０の絶縁層に隣接して配置される。
【００３８】
ＩＬＤ４０のために種々の材料を用いることができ、それらの材料には、数例を挙げると、二酸化シリコン、窒化シリコン、酸窒化物、及びテトラエチルオルトシリケート（ＴＥＯＳ）が含まれる。ＩＬＤは、化学蒸着法（ＣＶＤ）、常圧ＣＶＤ、低圧ＣＶＤ、プラズマＣＶＤ、物理蒸着法（ＰＶＤ）、及びスパッタリングのようないくつかの異なる従来技術を用いて堆積され得る。ＩＬＤは化学的機械的研磨（ＣＭＰ）のような従来のプロセスを用いて平坦化され得る。ＩＬＤ４０は、１つ又は複数の層上にある誘電体充填材料を示すために、本明細書の全体を通して使用される。実際の誘電材料は、上述した材料のうちの１つ又は複数の材料から構成され得る。
【００３９】
ＩＬＤ４０上には、金属１として示される導電性薄膜、例えばアルミニウムから形成されることが好ましいワード線２０が配置される。ワード線２０は、自己酸化、熱成長、又は堆積のいずれかによって酸化される。その酸化物は、ワード線２０の露出した全ての部分にわたって、好ましくはその全長にわたって形成されることが好ましい。酸化物の厚みは１０ｎｍ（１００オングストローム）未満であることが好ましく、５ｎｍ（５０オングストローム）未満であることがさらに好ましい。酸化物の部分にわたって、金属２（好適にはアルミニウム）として示される別の導電性薄膜が堆積され、パターニングされて、２つの分離された制御素子２６、即ち金属１及び金属２を電極として有するトンネル接合デバイスが形成される。また、金属２は、ワード線２０とビット線１８との間に電気的に形成されるので、中間電極４２とも呼ばれる。金属２上、及び中間電極４２が存在しない酸化物の部分の上には、ＩＬＤ４０の別の層が配置される。ＩＬＤ４０内にバイアがエッチングされて、垂直ピラーの場所が特定される。中間電極４２の一部は酸化されるか、又はその上に酸化物が堆積されて、記憶素子２４が形成されることが好ましい。最後に、タングステンが堆積されてビット線１８が形成され、そのビット線は酸化物と接触して、電極として中間電極４２及びビット線１８を有する記憶素子２４が形成される。
【００４０】
図１５は、図１４に示された実施形態に対するデュアルメモリセル２３の代替の実施形態であるが、この実施形態には、中間電極４２の少なくとも２つのエッジを包囲する２つの角度のある記憶素子２５が含まれる。中間電極４２の少なくとも２つのエッジを包囲することにより、２つのエッジの交差部分において、強化された電界が形成される。角度のある記憶素子２５のためにトンネル接合又は絶縁破壊デバイスが用いられる場合等で、アンチヒューズを短絡する際、この強化された電界により、プログラミング電力、電圧、電流、又は時間を減じることが可能になる。この実施形態では、ＩＬＤ４０が、好ましくはタングステン（Ｗ）から形成されるビット線１８に隣接し、且つ当接する表面上に配置される。ビット線１８が堆積される場合、角度のある記憶素子２５を覆って接触表面が形成される。角度のある記憶素子を有することにより、中間電極４２とビット線１８との間に電圧が印加される際に生成される電界が強化され、それによってより低いプログラミング電圧が可能になる。他の点では、図１５のメモリセルの構成は、図１４に関して説明された構成と類似する。
【００４１】
図１６は、デュアルメモリセル２３の別の実施形態であり、制御素子２６がｐｎ接合ダイオードから形成される。この実施形態では、ＩＬＤ４０が１つの表面上に配置され、アルミニウムのような第１の金属が堆積されてパターニングされ、ワード線２０が形成される。その後、ワード線２０上に、ｎシリコン４４の層が堆積される。その後、ｎシリコン４４上に、後続のｐシリコン４６の層が堆積される。その後、組み合わせられたシリコンがパターニングされてエッチングされ、２つの制御素子２６が形成される。その後、ｐシリコン４６の層上にＩＬＤ４０が堆積されるか、又は別の方法で被着される。ＩＬＤ４０内にバイアがエッチングされて、垂直なビット線１８の場所が特定される。垂直なビット線１８と接するｐシリコン４６の層のエッジは酸化されて、好ましくは１０ｎｍ（１００オングストローム）未満、さらに好ましくは５ｎｍ（５０オングストローム）未満の厚みの記憶素子２４のための二酸化シリコン層が形成される。その後、垂直なビット線１８が堆積される。記憶素子２４は、電極としてｐシリコン４６の層及びビット線１８を有し、アンチヒューズ可能材料として酸化物層を有する。
【００４２】
図１７は、図１２及び図１３に示される基本的なデュアルメモリセル２３を組み込む３Ｄメモリアレイの一実施形態の部分組立分解図である。この実施形態では、水平なビット線１９ａ及び１９ｂが、１つの面を画定する基板表面内に形成される。基板のその面に対して平行な面内に形成される複数の組のメモリセル５０ｃ〜５０ｄが基板上に配置される。垂直なビット線１８ａ〜１８ｄが基板の面に対して垂直である面内に形成される。垂直なビット線１８ａ〜１８ｄは、メモリセル５０ｃ〜５０ｄのそれぞれの隣接する組内の記憶素子に隣接し、且つ接触する。情況に応じて、メモリセルの組の上にＩＬＤ層（図示せず）を追加し、それを平坦化して、新たな基板表面を形成することにより、３次元メモリアレイを延長することができる。この平坦な表面上には、別の組の水平なビット線１９ｃ及び１９ｄが配置され、上側ＩＬＤ層内へのバイアによって、それぞれの垂直ピラー１８ｃ及び１８ｄに接続される。情況に応じて、その後、さらなるメモリセルの組及び垂直なビット線が、付加的な基板表面上に構築される。隣接するメモリセルの組から垂直なビット線を分離するＩＬＤが存在しないので、垂直なビット線のそれぞれは、水平な層当たり２つの記憶素子と接触している。
【００４３】
図１８は、図１７に示された実施形態の平面図である。この実施形態では、中間電極４２ｃ及び４２ｄがそれぞれ垂直ピラービット線１８ｃ及び１８ｄと接触し、メモリ記憶素子２４ｂ及び２４ｃが形成される。さらに、次の組の中間電極４２ａ及び４２ｂをそれぞれ垂直ピラービット線１８ｃ及び１８ｄから分離するＩＬＤ４０が存在しないので、第２の組のメモリ記憶素子２４ａ及び２４ｄが形成される。
【００４４】
図１９は、図１８に示された実施形態の代替の実施形態の平面図であり、蛇行している水平なワード線を用いて、電界を強化し、実際にプログラムされるメモリセルのプログラミング電力、電圧、電流、及び時間を減じる。１つの点又は角を形成する２つのエッジを有することにより、中間電極４２（４２ａ〜４２ｄ）と垂直ピラービット線１８（１８ａ〜１８ｄ）との間の所与の電位に対して、電界が高められる。
【００４５】
図２０及び図２１は、本発明の代替の実施形態の斜視図である。図２２は、図２０及び図２１に示された代替の実施形態の部分回路図である。図２０の実施形態では、ビット線選択信号を水平なビット線を用いて垂直ピラービット線１８ａ及び１８ｂに送るのではなく、垂直ピラービット線１８ａ及び１８ｂは基板１０と接触し、それぞれ制御トランジスタ６０ａ及び６０ｂ（図２２）に直結される。制御トランジスタは、従来の半導体処理を用いて基板上に製作され、種々の技術、例えば電界効果トランジスタ（ＦＥＴ）で実現され得る。代案として、制御トランジスタは、ダイオード６１ａ及び６１ｂのような他の制御素子で置き換えることができる。制御トランジスタ又はダイオードは、垂直ピラービット線１８ａ及び１８ｂの概ね真下、又はそれらに隣接して配置されることが好ましい。センストランジスタ６０ａ、６０ｂ（図２２）又はダイオード６１ａ、６１ｂがそれぞれ垂直ピラービット線１８ａ、１８ｂの真下に分散配置されることによって、センス線にかかる容量性負荷を低減することにより、センシング速度が高められる。メモリセル２３ａ、２３ｂ、２３ｃがそれぞれ、第１の段５２、第２の段５４、及び第３の段５６において互いに積重される。パッシベーション層として、又はさらなる層を構築するための平坦な表面としての役割を果たすように、最後の段、この例では第３の段５６上にＩＬＤ４０が配置される。
【００４６】
図２１は、代替の実施形態の部分組立分解図であり、３次元アレイが、必ずしも半導体基板ではない基板上に形成される。この実施形態では、垂直ピラー１８ａ及び１８ｂが形成された後に、ダイオード６１ａ及び６１ｂが形成される。ダイオード６１ａ及び６１ｂは、傾斜ドープドシリコン堆積プロセス（ramped doped silicon deposition process）を用いて形成されることが好ましい。ダイオード６１ａ及び６１ｂが形成された後に、水平なビット線１９ａ及び１９ｂを堆積する前に、ダイオード６１ａと６１ｂとの間にＩＬＤ層（図示せず）が堆積される。ダイオード６１ａ及び６１ｂは、１つ又は複数の垂直ピラーに電気接続されることができ、かくして共有されるダイオードが可能になる。ダイオード６１ａ及び６１ｂは、故障を引き起こすことなく、プログラミング中に適切な電流を供給するように、適切な大きさにされることが好ましい。
【００４７】
図２２は、ワード線デコーダ３８及び列デコーダ３６（図１を参照）のワード線及びビット線へのアンチヒューズ接続の部分回路図を示す。行ａ０〜ａ２、ｂ０〜ｂ２及びｃ０〜ｃ２は、ワード線デコーダ３８（図示されないので、図１を参照）からの出力であり、デュアルメモリセル２３ａ〜２３ｌに結合される。垂直ピラービット線１８ａ、１８ｂがセンストランジスタ６０ａ及び６０ｂ（又は代案ではダイオード６１ａ及び６１ｂ）のような切替え素子に接続され、それらの切替え素子はそれぞれ制御され、列デコーダ３６に入力される。列デコーダ３６に結合されるアドレス線３２の入力の内容に基づいて、センシングされたデータがデータバス３４上に出力される。
【００４８】
図２３は、本発明の代替の実施形態の断面図であり、垂直ピラー選択線１８ａ及び１８ｂが２つ以上のピラー内に形成され、上側サブ列接続８８及び下側サブ列接続８９によって相互接続される。上側８８及び下側８９のサブ列ドライブ接続は、バイア４８を介して、垂直ピラー１８ａ及び１８ｂに結合される。垂直ピラー１８ａ及び１８ｂはピラーのそれぞれの側においてメモリ記憶素子２４を短絡するので、一度にピラー当たり１つの記憶素子２４だけにアクセスすることができる。従って、１つおきのピラーがサブ列接続線に接続される。各メモリセルは、中間電極４２を介して直列に結合される制御素子２６と直列に接続された記憶素子２４を有する。垂直ピラー１８ａ又は垂直ピラー１８ｂは、図１の列デコーダ３６内のセンス増幅器回路に接続される水平な単一のビット線１９に相互接続される。この相互接続は、トランジスタ６０ａ又は６０ｂのうちの一方が所望の垂直ピラー１８ａ及び１８ｂを選択できるようにすることにより達成される。
【００４９】
図２４は、本発明の少なくとも１つの実施形態を組み込むメモリキャリア７０の例示的なレイアウトである。そのメモリキャリアは、数例を挙げると、ＰＣＭＣＩＡ、ＰＣカード、スマートメモリ、メモリスティック（Ｒ）、デジタルフィルム、ＡＴＡ、及びコンパクトフラッシュ（Ｒ）のような、いくつかの従来の標準的な、又は独自仕様のメモリカードフォーマットの任意のものを表す。そのメモリキャリアは、実施されるメモリキャリア標準規格タイプの特定のコネクタとの機械的接触及び電気的接触の両方を提供する機械的インターフェース７２を含む。任意の電気的インターフェース７４が、機械的コネクタ７２上の電気コンタクトと電気的に結合し、本発明の少なくとも１つのメモリアレイを組み込む１組のメモリＩＣ８０に、適切なセキュリティ、アドレスデコーディング、電圧変換、書込み保護、又は他の一般的なインターフェース機能を提供する。一般に、キャリア７６、例えばプリント回路基板又はセラミック基板を用いて、メモリＩＣ８０、電気的インターフェース７４、及び機械的インターフェース７２が物理的に支持される。電気デバイスによっては電気的インターフェース７４の機能を組み込む場合もあり、それによりメモリキャリア７０においてその機能が不要であることは当業者には理解されよう。１組のメモリＩＣ８０は、１つ又は複数のデバイスを含むことができる。さらに、メモリＩＣ８０のために、ＯＴＰメモリＩＣ及び読出し−書込み可能なメモリＩＣのような、２つ以上のタイプのメモリアレイが存在する場合もある。
【００５０】
図２５は、本発明の少なくとも１つの実施形態を組み込む電子装置、この例ではコンピュータシステム９０のブロック図である。コンピュータシステムの場合は特に、図示されるいくつかの異なる電子装置をパッケージに組み込むことができる。ここでは、マイクロプロセッサ９２が、コンピュータ実行可能命令及び／又はユーザデータを保持するために用いられるメモリ回路９４に結合される。例示的なメモリ回路９４は、数例を挙げると、ＢＩＯＳメモリ、ＤＲＡＭメモリ、ＲＯＭ、及び種々のレベルの内部又は外部キャッシュメモリを含む。また、マイクロプロセッサ９２は、ハードディスクドライブ、フロッピィ（Ｒ）ドライブ、ＣＤ／ＤＶＤドライブ、テープドライブ、又は本発明を用いる半導体メモリＩＣを組み込むデバイスのような他の大容量記憶デバイスなどの記憶デバイス９６にも接続される。マイクロプロセッサ９２は、例えば、その内部キャッシュメモリ内に３Ｄメモリアーキテクチャを含むことができる。また、メモリ９４は、ＢＩＯＳ、又はＤＲＡＭ及びＲＯＭ回路のような他のシステムメモリエリアなどのメモリＩＣ内に３Ｄメモリアーキテクチャを含むこともできる。マイクロプロセッサ９２はさらに、本発明を利用するメモリＩＣを組み込むこともできるディスプレイデバイス９８に接続される。従って、電気装置内に、本発明の１つ又は複数の具現化形態が存在する場合があり、かくして既存の電気装置を改善するために本発明が幅広く適用できることが示される。
【００５１】
例えば、図２６は、レベル１及び／又はレベル２キャッシュのようなメモリ９４をマイクロプロセッサ９２と集積する埋込式３次元メモリアレイ１００の例示的な実施形態である。埋込式３次元メモリアレイ１００はマイクロプロセッサ９２のダイの上に製作され、それによってより小さいダイ面積サイズが可能になる。マイクロプロセッサ９２は水平な基板表面を形成する。メモリ９４は、メモリセル２２又は２３（図示せず）の１つ又は複数の垂直な層から構築され、埋込式３次元メモリアレイ１００を形成することが好ましい。メモリセル２２又は２３は、第１及び第２の組の選択線によって相互接続される。選択線のうちの少なくとも１つは、埋込式３次元メモリアレイ１００内に垂直ピラーとして形成される。選択線の組は、マイクロプロセッサ９２のダイ上に形成される選択回路に電気接続される。マイクロプロセッサ９２は、ボンディングワイヤ９７又はＴＡＢ回路技術などによって、パッケージ９５に電気的に取り付けられる。マイクロプロセッサがパッケージ９５に取り付けられた後に、汚染物及び取り扱いから保護するために、そのパッケージはカプセル封入される（図示せず）。埋込式３次元メモリアレイ１００が、マイクロプロセッサ集積回路上に配置されるものとして示されるが、メモリ回路を利用する任意の集積回路をマイクロプロセッサ９２の代わりに用いることができることは当業者には理解されよう。一例はグラフィックスディスプレイコントローラである。
【００５２】
図２７は、本発明の種々の実施形態を実施するために用いられる基本的なステップの例示的な流れ図である。ステップ６２では、基板又は他の平坦な表面に対して概ね平行である平面内に、１組のワード線のアレイが形成される。ステップ６４では、１組のビット線のアレイが、ワード線の面又は基板表面に対して概ね垂直に形成される。基板の平面、それゆえにワード線の平面に対して垂直なビット線を形成することにより、１組の垂直ピラービット線が形成される。ステップ６６では、メモリセルのアレイが、好ましくは個々のワード線と各ビット線との間に形成されるが、アドレス位置がプログラムできないことが望ましい場合には、ワード線及びビット線のいくつかの交差部分はメモリセルを含まなくてもよい。
【００５３】
図２８は、本発明を組み込むメモリセルを形成するための基本的なステップの例示的な流れ図である。ステップ８２では、ＩＬＤ４０のような絶縁体が基板表面、好ましくは概ね平坦な表面上に被着される。ステップ８３では、第１の導体が基板に対して平行な平面内に被着され、ワード線が形成される。ステップ８４では、第１の導体上に、トンネル接合デバイス又はダイオードのような制御素子が形成される。ステップ８５では、第１の導体の平面に対して直交する（又は垂直な）第２の導体が、処理済の基板表面に被着される。ステップ８６では、第２の導体と制御素子との間にメモリ記憶素子が形成される。メモリ記憶素子は、トンネル接合アンチヒューズデバイスであることが好ましいが、他のメモリ記憶素子を用いることもでき、それでも本発明の範囲及び思想の範囲内に含まれ得る。
【００５４】
本発明は、上記の好ましい実施形態及び代替の実施形態に関連して特に図示及び説明されてきたが、添付の特許請求の範囲に規定されるような本発明の思想及び範囲から逸脱することなく、多くの変更を行うことができることは当業者には理解されよう。本発明のこの説明は、本明細書に記載される素子の全ての新規で、且つ自明でない組み合わせを含むものと理解されるべきであり、特許請求の範囲は、これらの素子の任意の新規で、且つ自明でない組み合わせに対する、現在又は将来の応用形態において提供され得る。上記の実施形態は例示であり、現在又は将来の応用形態において特許請求される場合がある全ての考えられる組み合わせに対して、単一の機構又は素子は不可欠ではない。請求項が、等価物の「１つの」又は「第１の」素子を列挙する場合、そのような請求項は、１つ又は複数のそのような素子を組み込むことを含み、２つ以上のそのような素子を要求も排除もしないものと理解されるべきである。
【図面の簡単な説明】
【００５５】
【図１】本発明の少なくとも１つの実施形態のメモリアレイの回路図である。
【図２】本発明の一実施形態におけるメモリアレイの物理的なレイアウトの概略図である。
【図３】図２のメモリアレイに用いられる例示的なメモリセルを示す図である。
【図４】図３に示されるメモリセルの例示的な実施形態を示す図である。
【図５】図３に示されるメモリセルの別の例示的な実施形態を示す図である。
【図６】図３に示されるメモリセルの別の例示的な実施形態を示す図である。
【図７】１つの垂直ピラー列及び複数の行線に関する本発明の一実施形態の部分組立分解図である。
【図８】本発明の例示的な実施形態の部分組立分解図である。
【図９】図８に示される例示的な実施形態の平面図である。
【図１０】蛇行レイアウトを用いる本発明の代替の実施形態の例示的な平面図である。
【図１１】本発明の代替の実施形態の部分組立分解図である。
【図１２】本発明の代替の実施形態の斜視図である。
【図１３】複数のメモリセル層を有する、図１２に示される実施形態の斜視図である。
【図１４】１組のデュアルメモリセルの例示的な実施形態を示す図である。
【図１５】１組のデュアルメモリセルの別の例示的な実施形態を示す図である。
【図１６】１組のデュアルメモリセルの別の例示的な実施形態を示す図である。
【図１７】図１２に示される基本構造を組み込む例示的なメモリアレイの部分組立分解図である。
【図１８】図１７に示される実施形態の平面図である。
【図１９】図１８に示される基本構造に対して蛇行レイアウトを用いる本発明の代替の実施形態の平面図である。
【図２０】本発明の代替の実施形態の斜視図である。
【図２１】本発明の代替の実施形態の部分組立分解図である。
【図２２】デュアルメモリセルを用いる代替の実施形態の部分回路図である。
【図２３】本発明の例示的な実施形態の側面図である。
【図２４】本発明の少なくとも１つの実施形態を組み込むメモリキャリアの例示的なレイアウト図である。
【図２５】本発明の少なくとも１つの実施形態を組み込む、電子装置、コンピュータシステムのブロック図である。
【図２６】埋込式３次元メモリアレイの一実施形態の例示的な部分斜視図である。
【図２７】本発明の実施形態を実施するために用いられる基本的なステップの例示的な流れ図である。
【図２８】本発明を組み込むメモリセルを形成するための基本的なステップの例示的な流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【手続補正書】
【提出日】平成17年12月6日(2005.12.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
３次元メモリアレイであって、
平坦な表面（１２）を有する基板（１０）と、
前記平坦な表面（１２）に対して平行な２つ以上の平面（１４、１６）内に構成される複数の第１の選択線（２０）と、
前記基板（１０）の前記平坦な表面（１２）に対して直交して配置されるピラー内に形成される複数の第２の選択線（１８）と、及び
前記複数の第１の選択線（２０）及び前記複数の第２の選択線（１８）にそれぞれ結合される複数のメモリセル（２２）とを含み、前記メモリセル（２２）のうちの少なくとも１つが、メモリ記憶素子（２４）と直列に接続される制御素子（２６）を含み、前記制御素子（２６）が前記第１の選択線（２０）のうちの１つの選択線のエッジに沿って形成される、３次元メモリアレイ。
【請求項２】
前記メモリ記憶素子（２４）が、前記ピラー（１８）のうちの１つのピラーのエッジに沿って形成される、請求項１に記載の３次元メモリアレイ。
【請求項３】
前記メモリ記憶素子（２４）がアンチヒューズデバイスである、請求項１に記載の３次元メモリアレイ。
【請求項４】
前記メモリ記憶素子（２４）が、書込み／消去／書込み、又は書換え可能な相変化材料からなる、請求項１に記載の３次元メモリアレイ。
【請求項５】
前記制御素子（２６）が、１つの点を形成する前記第１の選択線（２０）の少なくとも２つのエッジに沿って形成され、それによりプログラミング中の電界が強化される、請求項１に記載の３次元メモリアレイ。
【請求項６】
前記第１の選択線（２０）が蛇行した形状である、請求項１に記載の３次元メモリアレイ。
【請求項７】
前記制御素子（２６）がトンネル接合デバイスである、請求項１に記載の３次元メモリアレイ。
【請求項８】
少なくとも１つのピラー（１８）に電気接続され、且つ個々のピラーの概ね真下に配置される切替え素子（６０、６１）を前記基板内にさらに含む、請求項１に記載の３次元メモリアレイ。
【請求項９】
メモリ回路を形成する方法であって、
基板（１０）に対して概ね平行な平面（１４、１６）内に第１の選択線（２０）のアレイを形成するステップ（６２）と、
前記第１の選択線の平面に対して垂直な第２の選択線（１８）のアレイを形成するステップ（６４）と、及び
個々の第１及び第２の選択線にそれぞれ結合されるメモリセル（２２）のアレイを形成するステップ（６６）とを含み、前記メモリセルのアレイを形成するステップが、ドーピングされた半導体材料から制御素子（２６）を形成することをさらに含み、前記制御素子（２６）が前記第１の選択線（２０）のうちの１つの選択線のエッジに沿って形成される、メモリ回路を形成する方法。
【請求項１０】
前記メモリセルのアレイを形成するステップが、メモリ記憶デバイス（２２）を前記第２の選択線（１８）のうちの１つに接触させるステップをさらに含む、請求項９に記載の方法。
【請求項１１】
前記メモリセルのアレイを形成するステップが、トンネル接合デバイスを形成するステップをさらに含む、請求項９に記載の方法。
【請求項１２】
前記第１の選択線（２０）の平面に対して垂直な第２の選択線（１８）を形成するステップが、交差する少なくとも２つのエッジにおいて前記メモリセル（２２）を接触させることをさらに含む、請求項９に記載の方法。
【請求項１３】
前記第２の選択線（１８）の前記形成されたアレイのうちの少なくとも１つに対して概ね隣接して配置されて結合されるトランジスタ（６０）を前記基板内に形成するステップをさらに含む、請求項９に記載の方法。
【請求項１４】
メモリ回路を製作する方法であって、
基板（１０）上に絶縁体（４０）を被着するステップ（８２）と、
前記基板（１０）に対して平行な１つ又は複数の平面（１４、１６）内に１組の第１の導体（２０）を被着するステップ（８３）と、
個々の第１の導体（２０）のエッジに沿って１組の制御素子（２６）を形成するステップ（８４）と、
前記第１の導体（２０）の前記平面に対して直交する第２の導体（１８）を被着するステップ（８５）と、及び
前記第２の導体（１８）と個々の前記制御素子（２６）との間に１組のメモリ記憶素子（２４）を形成するステップ（８６）とを含む、メモリ回路を製作する方法。
【請求項１５】
請求項１４に記載のステップをＮ回繰り返すことを含む、Ｎ段のメモリ回路を製作する方法。
【請求項１６】
前記１組の制御素子（２６）を形成するステップが、
前記１組の第１の導体（１８）を酸化させるステップと、及び
前記酸化した１組の第１の導体（１８）上に１組のパターニングされた第３の導体（４２）を被着するステップとをさらに含む、請求項１４に記載の方法。
【請求項１７】
前記１組のメモリ記憶素子（２４）を形成するステップが、前記１組のパターニングされた第３の導体（４２）を酸化させるステップをさらに含む、請求項１４に記載の方法。
【国際調査報告】
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