(57)【要約】  異なるチャネルにおけるパルス幅変調のタイミングをスタガさせることによって多数チャネルデジタル音響システムのノイズレベルを低減し、これによって、発生するスイッチングノイズの大きさを減らし、スイッチングノイズの周波数特性を上げるシステム及び方法。一の実施例は、複数チャネルデジタルＰＷＭ増幅チャネルをそなえ、各チャネルの変調器で用いられるタイミング信号を発生したＰＷＭ信号のスイッチングエッジに均等にスペースを空けるようにスタガする。更に、各チャネルに相補的遅延が実装され、各チャネルの全体遅延を均一にし、チャネルの出力を同期させる。別々のチャネルが別々のチップに実装することができ、この場合、各チャネルで処理する信号をスタガする前にチップを同期させるようにしてもよい。
2006528475.tif 000002
【特許請求の範囲】
【請求項１】
複数の音響増幅チャネルと；
前記音響増幅チャネルに接続され、前記音響増幅チャネルの少なくとも一つに対応する音響信号のスイッチングエッジを時間的にシフトさせるように構成された制御回路を具えることを特徴とするシステム。
【請求項２】
請求項１に記載のシステムにおいて、前記音響増幅チャネルがパルス幅変調（ＰＷＭ）増幅システムであることを特徴とするシステム。
【請求項３】
請求項２に記載のシステムにおいて、前記ＰＷＭ増幅システムがデジタルＰＷＭ変調システムを具えることを特徴とするシステム。
【請求項４】
請求項２に記載のシステムにおいて、前記制御回路が複数の変調器であって、各々が前記音響増幅チャネルの一つに関連する変調器を具え、各チャネルの変調器がその他の音響増幅チャネルの他に対して時間的にシフトされている幅変調パルスを生成するように構成されていることを特徴とするシステム。
【請求項５】
請求項４に記載のシステムにおいて、前記システムがｎ個の音響増幅チャネルを具え、各音響増幅チャネルがＬ／ｎだけシフトされ、ここで、Ｌが連続する幅変調パルスの中央の間のインターバルであることを特徴とするシステム。
【請求項６】
請求項４に記載のシステムにおいて、各変調器が共通のカウンタに接続されていることを特徴とするシステム。
【請求項７】
請求項６に記載のシステムにおいて、各変調器が、前記共通のカウンタからの信号を受信するように接続されたモジュロユニットを具え、当該モジュロユニットがのこぎり波形状の信号を発生するように構成されており、各変調器が対応するモジュロユニットから受信した前記のこぎり波形状信号に基づいて幅変調パルスを生成することを特徴とするシステム。
【請求項８】
請求項１に記載のシステムにおいて、前記制御回路が更に各音響増幅チャネルによって処理される音響信号中にシフトを実装するように構成されており、当該音響信号中のシフトがスイッチングエッジのシフトと相補であることを特徴とするシステム。
【請求項９】
請求項８に記載のシステムにおいて、前記各音響増幅チャネルがインターポレータを具え、前記音響信号中のシフトが前記インターポレータ中に実装されていることを特徴とするシステム。
【請求項１０】
請求項１に記載のシステムにおいて、前記音響増幅チャネルが複数の別のチップに実装されていることを特徴とするシステム。
【請求項１１】
請求項１０に記載のシステムにおいて、前記制御回路が前記スイッチングエッジのシフト、又は前記音響信号中のシフトを実装するに先立って前記複数の別々のチップを同期するように構成されていることを特徴とするシステム。
【請求項１２】
複数の音響増幅チャネルを提供するステップと；
前記音響増幅チャネルの少なくとも一つに対応する音響信号中のスイッチングエッジをシフトするステップとを具えることを特徴とする方法。
【請求項１３】
請求項１２に記載の方法において、前記複数の音響増幅チャネルを提供するステップが、複数のパルス幅変調（ＰＷＭ）増幅チャネルを提供するステップを具えることを特徴とする方法。
【請求項１４】
請求項１３に記載の方法において、前記ＰＷＭ増幅チャネルがデジタルＰＷＭ増幅チャネルを提供するステップを具えることを特徴とする方法。
【請求項１５】
請求項１３に記載の方法において、前記スイッチングエッジをシフトするステップが、その他の音響増幅チャネルに対して時間的にシフトされた幅変調パルスを生成する音響信号を変調するステップを具えることを特徴とする方法。
【請求項１６】
請求項１５に記載の方法において、前記音響増幅チャネルがｎ個のチャネルを具え、前記方法が更に、前記音響増幅チャネルの各々をＬ／ｎだけシフトするステップを具え、ここで、Ｌが連続する幅変調パルスの中央間のインターバルであることを特徴とする方法。
【請求項１７】
請求項１５に記載の方法が更に、各音響増幅チャネルについて、前記音響増幅チャネルに関連する変調器に共通のカウンタ信号を提供するステップと、前記共通のカウンタ信号にモジュロ演算を実行してのこぎり波形状信号を生成するステップと、当該生成したのこぎり波形状信号に基づいて幅変調パルスを生成するステップとを具えることを特徴とする方法。
【請求項１８】
請求項１２に記載の方法が更に、前記音響増幅チャネルの各々で処理された前記音響信号中のシフトを実装するステップを具え、前記音響信号のシフトが前記スイッチングエッジのシフトに相補であることを特徴とする方法。
【請求項１９】
請求項１８に記載の方法において、前記音響信号の相補的シフトを実装するステップが前記相補的シフトを含むように前記音響信号を補間するステップを具えることを特徴とする方法。
【請求項２０】
請求項１２に記載の方法において、前記複数の音響増幅チャネルを提供するステップが複数の別々のチップに実装された音響増幅チャネルを提供するステップを具えることを特徴とする方法。
【請求項２１】
請求項１２に記載の方法が更に、前記スイッチングエッジのシフトあるいは前記音響信号のシフトを実装するに先立って複数の別々のチップを同期するステップを具えることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の属する技術分野
本発明は、一般的に、音響増幅システムに関するものであり、特に、音響増幅システムの一又はそれ以上のチャネルのタイミングをそのチャネルのスタガスイッチングノイズに変更して、当該ノイズの特性を変更するシステム及び方法に関する。
【背景技術】
【０００２】
関連技術
パルス幅変調（ＰＷＭ）あるいはＤ級信号増幅技術は長年存在するが、スイッチドモード電源（ＳＭＰＳ）の増加に伴っていっそうポピュラーになってきている。この技術が現れてから、信号増幅アプリケーションにＰＷＭ技術を適用することへの関心が高まってきた。これは、少なくとも部分的に、昔の（リニアなＡＢ級）電力出力トポロジィに代わるＤ級電力出力トポロジィの使用を通じて認識することができるかなりの効率改善の結果である。
【０００３】
信号増幅アプリケーションを開発する初期の試みは、初期のＳＭＰＳで用いられていた増幅と同じアプローチを用いていた。特に、これらの試みはアナログ変調スキームに用いられ、性能が大変低いアプリケーションであった。これらのアプリケーションは非常に複雑であって、実装にコストがかかるものであった。その結果、これらの解決法は広く受け入れられなかった。このため従来のＤ級アナログ実装技術は、昔のＡＢ級増幅器に代わる主流の増幅器アプリケーションにならなかった。
【０００４】
近年、デジタルＰＷＭ変調スキームが浮上してきた。これらのスキームはシグマ−デルタ変調技術を用いて、より新しいデジタルＤ級の実装に用いるＰＷＭ信号を発生する。しかしながら、これらのデジタルＰＷＭスキームは、ＰＷＭ変調器を増幅器ソリューション全体に一体化することに対する主バリアをわずかにオフセットするだけである。従ってＤ級技術はいまだに、昔のＡＢ級増幅器に代わって主流のアプリケーションになることができない。
【０００５】
現存のデジタルＰＷＭ変調スキームには様々な問題がある。このような問題の一つは、音響システムの実装においてチャネル数を増やすことが求められていることである。例えばホームシアター音響システム装置は、一対のステレオチャネルだけではなく、第２のステレオチャネル対（フロントスピーカ一対と、バックスピーカ一対）と、中央チャネル（例えば、サブウーファスピーカ用チャネル）を必要としている。多数チャネルを必要とするシステムのその他の例は、ビル内の複数の部屋など、広域に音響を提供するシステムである。このような装置の実装は、通常のデジタルＰＷＭシステムに設けられているよりも多くのチャネルを必要とする。
【０００６】
現存のデジタルＰＷＭ増幅システムはシングルチップに実装できるかぎりのチャネルを有しているだけである。通常、これらのシステムは、２チャネルまたは４チャネルである。シングルチップに更にチャネルを設けることは可能であるが、いくつかの理由でこれは実用的な解決法ではない。例えば、単純に追加チャネルを実装するのに十分なスペースがシングルチップにない。また、同じチップ上ですべてのチャネルを処理するのに十分なリソース（例えば、処理サイクル）がないことも考えられる。又、いくつかの追加チャネルの受け入れが可能であったとしても、この解決はより多くのチャネルを必要とする次世代システムの要求に応じるものではない。
【０００７】
現存のデジタルＰＷＭシステムは、複数チップの相互作用に関する困難性があるため、複数のチップにまたがって実装されていない。このような困難性の一つは、同期の問題である。システムがシステム中の全チャネルのコヒーレント制御を行うためには、各チップを同期させてあたかもシステムがシングルチップ上に実装されているように実質的に作動させることが必要である。このようなメカニズムは現在のところデジタルＰＷＭ音響増幅システムには存在しない。この他の問題は、チップがいったん同期すると、チャネルのデータコンテンツの相関が高い場合、全チャネルがほとんど同時にスイッチされることになる。これは、スイッチングが音響信号のノイズを生じるため、また全チャネルがほぼ同時にスイッチングされてノイズレベルを上げてしまうため問題である。このスイッチングノイズは、多重チップシステムと同様にシングルチップシステムでも生じる。
【０００８】
発明の概要
上述した一又はそれ以上の問題を、本発明の様々な実施例によって解決することができる。広く言えば、本発明は、多重チャネル音響システムにおけるノイズレベルを低減するシステムと方法を具える。一の実施例では、これは、多重音響チャネルが同期するメカニズムを提供し、音響信号が各チャネルごとに選択的に遅延されて、各チャネルのスイッチングをスタガさせ、これによって、ノイズレベルを効率よく低減し、ノイズをより容易に除去できるようノイズの周波数を上げることによって実現される。
【０００９】
本発明の一の実施例は、複数の音響増幅チャネルと、当該音響増幅チャネルに接続された制御回路を具え、この制御回路が少なくとも一の音響増幅チャネルの音響信号中のスイッチングエッジを時間的にシフトするように構成されているシステムを示す。一の実施例では、このシステムは、デジタルパルス幅変調（ＰＷＭ）増幅器である。この増幅器の各チャネルは、パルスコード変調音響信号をパルス幅変調信号に変換する変調器を具える。本システムはこの変調器を用いて前記チャネルの連続チャネルにおける音響信号を徐々に遅延させて、相関性の高い信号の立上がりエッジと立下がりエッジ（スイッチングエッジ）が異なる時間に異なるチャネルに生じるようにする。一の実施例では、各変調器が共通カウンタからタイミング信号を受信して、この信号にオフセットを加算、あるいは減算し、生成したパルス幅変調パルスと対応するスイッチングエッジにスタガを生じさせるオフセットタイミングを発生するモジュール動作を実行する。一の実施例では、スイッチングエッジをスタガさせる遅延を補償するために相補的遅延が各チャネルに実装されている。従って、各チャネルの全体の遅延は同じであり、出力は同期される。各実施例において、各チャネルは、インターポレータを具え、このインターポレータで実行される補間に相補的遅延が実装される。一実施例では、音響増幅チャネルが多重に、別々のチップに実装されており、システムがこのチップの動作を同期させるメカニズムを具えている。
【００１０】
本発明の一実施例は、デジタルＰＷＭ音響増幅器の異なるチャネルのＰＷＭ信号のスイッチングエッジをスタガさせて、スイッチングノイズのレベルを低減し、ノイズ周波数を上げる方法を具える。一の実施例では、この方法は、一又はそれ以上のチャネルのＰＷＭ音響信号のタイミングをシフトさせて、異なるチャネル内で相関が高い信号のスイッチングエッジを一致させないようにするステップを具える。一実施例では、パルス間のインターバルを通して均等に信号がスタガされる。一実施例では、各チャネル内に相補的遅延を実装して、各チャネル内のトータル遅延を平均化するためにスイッチングエッジをスタガさせる遅延を相補するようにし、これによって、チャネルの出力を同期させるようにしている。一実施例では、スイッチングエッジのスタガが各チャネルの変調器で行われ、音響信号の補間において相補的遅延が加えられる。一実施例では、音響増幅チャネルを複数の別々のチップに実装することができ、前記方法が、信号をスタガして相補的遅延を加える前にチップの動作を同期させるステップを具える。
【００１１】
様々な追加の実施例も可能である。
【００１２】
本発明の様々な変形例や代替例が示されており、その特定の実施例が図面および明細書に例として記載されている。図面および詳細な説明は、本発明をここに述べた特定の実施例に限定する意図ではない。この開示は、請求の範囲に規定されている本発明の範囲に入るすべての変形例、均等物及び代替例をカバーするものである。
【００１３】
発明の詳細な説明
本発明の一又はそれ以上の実施例を以下に説明する。以下に述べるこれらの実施例及びその他の実施例は、例示であって本発明を限定するものではない。
【００１４】
ここに述べるように、本発明の様々な実施例は、多重チャネルデジタル音響システムにおけるノイズレベルを低減するシステム及び方法を具える。一の実施例では、多重デジタル音響チャネルを同期させて、各チャネルで処理される音響信号が選択的に遅延されて各チャネルのスイッチングをスタガさせ、これによってノイズレベルを効果的に低減し、ノイズをより容易に除去できるようにノイズ周波数を上げるメカニズムを提供することによって上記システムと方法を実現している。
【００１５】
本発明の一実施例は、デジタルパルス幅変調（ＰＷＭ）した音響増幅システムを具える。このシステムは、音響信号を別々に処理する複数のチャネルを有する。
【００１６】
各チャネルは、パルスコード変調（ＰＣＭ）音響信号を受信して、この信号を処理してＰＷＭ出力信号を発生する。出力ＰＷＭ信号は、バイナリパルスを具える。ここで用いている「バイナリ」は、二値のうちの一方、すなわち、ハイまたはローを有する信号を意味する。このパルスは典型的には固定周波数（例えば、３８４ｋＨｚ）で発生し、パルス幅が変動する。このパルスは、出力ステージでトランジスタをオンオフするのに使用され、これによって例えばスピーカを駆動するのに使用することができるアナログ音響信号を発生する。
【００１７】
複数チャネルの音響信号には高い相関関係がある。すなわち、信号が同じであるか、又は、大変似通っていることがある。この結果、各音響ストリーム用に生成したＰＷＭ信号が非常に似ていることがある。２チャネルのＰＷＭパルスがほぼ同じであり、信号が同期していると、異なるチャネルのパルスの立上がりエッジと立下がりエッジ（以下、スイッチングエッジという）が同時に生じることがある。上述したとおり、ＰＷＭ信号の立上がりエッジと立下がりエッジは、出力ステージのトランジスタをターンオンおよびターンオフさせる。トランジスタの一方がターンオン又はターンオフするときに、必ずノイズが発生する。多重チャネルのトランジスタが同時にターンオンあるいはターンオフすると、ノイズレベルが上がる。
【００１８】
本発明の実施例は異なるチャネルでＰＷＭパルスが発生するタイミングをシフトさせることによってこのスイッチングノイズを管理して、これによってスイッチングによって生じるスパイクノイズをシフトさせてノイズが複数チャネルで同時に生じないで、より平均して分布するようにする。このことは、二つのやり方でノイズの特性を改善することができる。第１に、異なるチャネルからノイズが同時に生じないので、ノイズレベルが下がる。第２に、ノイズスパイクがより頻繁に生じるので、ノイズの周波数スペクトルが高くなり、音響信号の可聴スペクトルへの影響が少なくなる。ノイズが高い周波数にある場合、ノイズをフィルタでろ波することは容易である。
【００１９】
本発明の一実施例は、デジタルＰＷＭ音響増幅システムを具える。図１を参照すると、デジタル音響増幅システムのチャネルを示す機能ブロック図が描かれている。この実施例は、ＰＣＭ入力データストリームを、出力ステージを駆動することができるＰＷＭ出力データストリームに変換するように設計されている。
【００２０】
図１に示すように、チャネル１００は、ＣＤプレーヤ、ＭＰ３プレーヤ、デジタル音響テープなどのデータソースからデジタル入力データストリームを受信する。入力データストリームは、インターポレータ１１０で受信される。インターポレータは、このデータストリームを補間して、データストリームを第１のサンプルレートから第２のサンプルレートに変換する。第１のサンプルレートはデータソースに依存しており、通常、対応するデバイスのタイプに応じて使用される所定のサンプルレートセットの一つである。例えば、ＣＤプレーヤはサンプルレート４４．１ｋＨｚでデジタルデータを出力するが、音響テーププレーヤは３２ｋＨｚのサンプルレートでデータを出力する。インターポレータ１１０は、データストリームを変調器と出力ステージのスイッチングレートに変換する。一の実施例では、このスイッチングレートは３８４ｋＨｚである。
【００２１】
このスイッチングレートのデータストリームは、ＰＷＭ補正ユニット１２０に送られる。ＰＷＭ補正ユニット１２０は、データストリームのＰＷＭ処理の非直線性を補正して、結果としてのデータストリームをノイズシェーパ１３０に送る。ノイズシェーパ１３０は、高精度の入力ビット幅を変調器１４０で取り扱う制約されたビット幅に低減する。ノイズシェーパ１３０によるデータストリーム出力は、ＰＷＭ変調器１４０に提供される。ＰＷＭ変調器１４０で受信されたデータストリームはパルスコード変調された信号を表している。ＰＷＭ変調器１４０は、このデータストリームをパルス幅変調信号に変換する。パルス幅変調信号は、出力ステージ１５０に送られる。出力ステージ１５０は、パルス幅変調信号を増幅して、増幅した信号のフィルタリングあるいは更なる処理を実行することができる。結果としての信号は、その後、スピーカ１６０に出力され、ＰＷＭ信号を可聴信号に変換して聴者が聞くとことができるようにする。
【００２２】
チャネル１００は通常シングルチップに実装されている。同じチップに２チャネル、あるいは４チャネルを実装することができる。各追加チャネルは、通常、第１のチャネル部品のレプリカである。上述したとおり、より多くのチャネル（例えば、８、１６、あるいはそれ以上）を提供することが必要である、あるいは所望される場合、各々がいくつかのチャネルを有する複数チップを使用する必要がある。
【００２３】
図１に示すデジタルＰＷＭ変調器を実装する方法はいくつもある。典型的には、デジタルＰＷＭ変調器は、あるインターバルの中央にあり、変調器に提供された入力値に対応する幅を有するバイナリパルスを生成する。以下の説明をするために、このインターバルの長さをＬとし、パルスの幅をｐとする。従って、このパルスは、（Ｌ−ｐ）／２で立上がりエッジを有し、（Ｌ＋ｐ）／２で立下がりエッジを有する。
【００２４】
図２を参照すると、一実施例にかかる変調器２００の構成を示す機能ブロック図が示されている。この実施例では、同期カウンタ２１０がクロック信号ｃｌｋを受信して、インクリメンタリに増加する出力信号ｃを生成する。出力信号ｃは、コンパレータ２２０に提供される。コンパレータ２２０は、信号ｃを値Ｌ−１と比較して、ｃ＝Ｌ−１の時に表明される出力信号を生成する。コンパレータ２２０による信号出力は、カウンタ２１０に「クリア」信号として戻される。従って、カウンタ２１０はその出力（ｃ）がＬ−１に達するまで上側に計数する。出力信号ｃがＬ−１に達すると、コンパレータ２２０によるクリア信号出力が表明され、カウンタ２１０が０から再スタートする。カウンタ２１０は、０からＬ−１までを繰り返しステップして、０から再スタートする出力信号ｃを生成する。信号ｃは、図３の上側に示すようなのこぎり波形状の信号を形成するときに見ることができる。
【００２５】
図２を参照すると、変調器２００は、ＰＷＭパルスを発生するための立上がり時間及び立下がり時間の値を受信するレジスタ対２３０と２４０を有する。より詳しくは、立上がり時間の値は、レジスタ２３０に、立下がり時間の値はレジスタ２４０に提供される。立上がり時間と立下がり時間の値を受信する入力に加えて、レジスタ２３０と２４０は、イネーブル入力を具える。各イネーブル入力は、コンパレータ２２０の出力に接続されており、従って、コンパレータ２２０の出力が表明されると、電流の立上がり時間と立下がり時間の値がレジスタ２３０と２４０にそれぞれロードされる。コンパレータ２２０の出力の表明が解除されると、立上がり時間と立下がり時間のこれらのレジスタへの入力が変更されたとしても、現在レジスタ２３０と２４０に保存されている値が維持される。従って、レジスタ２３０と２４０は、その出力に、カウンタ２１０が０から再スタートする時に常にアップデートされるＰＷＭパルスの立上がりエッジと立下がりエッジの値を提供する。
【００２６】
レジスタ２３０と２４０は、信号ｃの値が比較されるスレッシュホールド立上がり時間と立下がり時間の値を提供するので、パルス幅変調信号の立上がりエッジと立下がりエッジを生成することができる。レジスタ２３０と２４０の出力は、カウンタ２１０（信号ｃ）の出力と同様に、コンパレータ２５０と２６０に提供される。より詳しくは、信号ｃはコンパレータ２５０と２６０の各々の入力に提供され、レジスタ２３０の出力はコンパレータ２５０に提供され、レジスタ２４０の出力はコンパレータ２６０に提供される。コンパレータ２５０と２６０の出力は、次いでＡＮＤゲート２７０に提供される。コンパレータ２６０の出力は、ＡＮＤゲート２７０に提供される前に反転される。
【００２７】
カウンタ２１０が０からＬ−１へカウントアップするとき、この値はコンパレータ２５０と２６０によってレジスタ２３０と２４０の立上がり時間及び立下がり時間の値と比較される。信号ｃが立上がり時間と立下がり時間の両方より小さい場合は、両コンパレータ２５０と２６０の出力はローである。従って、ＡＮＤゲート２７０への入力の一方がローであり、他方がハイである。ＡＮＤゲート２７０の出力は、従ってローになる。
【００２８】
信号ｃがレジスタ２３０の立上がり時間の値に達すると、コンパレータ２５０がハイ信号を出す。それでも信号ｃが立下がり時間の値より小さい場合は、コンパレータ２６０の出力もローである。ＡＮＤゲート２７０の入力は、従って両方ともハイであり（コンパレータ２６０の出力が反転される）、このゲートの出力はハイである。
【００２９】
従って、ＡＮＤゲート２７０の出力は、信号ｃがレジスタ２４０の立下がり時間の値に達するまでハイであり続ける。信号ｃの値が、レジスタ２４０の立下がり時間の値に達すると、コンパレータ２６０がその出力にハイ信号を出す。コンパレータ２５０の出力はハイを維持している。両コンパレータの出力がハイである（出力の一方が反転されるため）ので、ＡＮＤゲート２７０は、ハイ信号とロー信号を受信する。ＡＮＤゲート２７０の出力は、従ってローになる。
【００３０】
従って、ＡＮＤゲート２７０の出力は、０から立上がり時間の値である信号ｃの値に対してローであり、立上がり時間の値と立下がり時間の値の間にある信号ｃの値に対してはハイであり、立下がり時間の値より大きな信号ｃの値に対してはローである。
【００３１】
図２に示す図に関連する信号が図３に示されている。引用を容易にするために、レジスタ２３０の出力は、「ｒｉｓｅ」信号として示されており、レジスタ２４０の出力は、「ｆａｌｌ」信号として示されており、コンパレータ２５０の出力は「ｒ」信号として示されており、コンパレータ２６０の出力は信号「ｆ」として示されており、ＡＮＤゲート２７０の出力は「ｏｕｔ」信号として示されている。
【００３２】
図３を参照すると、信号ｃは、時間ｔ０からｔ３（及びｔ３からｔ６、というように）までのインターバルの間に０からＬ−１にリニアに増加してゆき、のこぎり波パターンをつくる。各インターバル（ｔ０からｔ３、ｔ３からｔ６、・・・）の間の信号の値の上がり下がりは、ｃがこれらの信号より大きくなるかあるいはこれらの信号と同じになるポイントを示すために信号ｃに重ね合わせている。ｃがこのインターバル間にこれらの各スレッシュホールドに達したときに、対応するコンパレータの出力（信号ｒおよびｆ）がハイからローに変わる。コンパレータ２６０の値（信号ｆ）は、ＡＮＤゲート２７０に入力される前に反転するので、ＡＮＤゲートからの出力信号は、図３に示すようにｒがハイであり、ｆがローであればハイである。
【００３３】
図３は、連続するパルスの幅の変化を示している。ｔ０からｔ３のインターバルにおいて、信号の上がり下がりの初期値は、ｔ１からｔ２においてハイであるパルスとなる。ｔ３からｔ６のインターバルでは、信号の上がり下がりは、ｔ４からｔ５にかけてハイであるパルスとなる値を有している。下がっている値が増え、上がっている値が減っているので、第２パルスの幅は、第１パルスの幅より大きいことがわかる。言い換えると、ｔ５−ｔ４は、ｔ２−ｔ１より大きい。
【００３４】
図２の変調器は、多数のチャネルにまたがって使用することができる。各チャネルに付いて一の変調器を有する多重チャネル構成を図４に示す。図２に関連して述べたとおり、各変調器は、一対のレジスタ、一対の変調器、およびＡＮＤゲートを有している。一の変調器には、部品がエレメント４３０、４４０、４５０、４６０および４７０を具える。別の変調器では、部品がエレメント４３１、４４１、４５１、４６１および４７１を具える。これらの変調器の各々は、カウンタ４１０とコンパレータ４２０に接続されている。カウンタ４１０とコンパレータ４２０は、各変調器で共用されている。
【００３５】
各変調器はカウンタ４１０とコンパレータ４２０で発生した同じ信号ｃを用いているので、変調が同期して行われる。変調器で発生したパルスは、遅延することなく同じポイントでセンタリングされる。全変調器の信号が非常に近い相関関係にあると（すなわち、同じ信号が各変調器で処理されると）、信号の立上がりエッジと立下がりエッジが同じになるか、ほぼ同じになる。このような場合に、各変調器からの出力信号がハイからローへ（および、ローからハイへ）ほぼ同時に切り替わる。従って、スイッチングによって発生するノイズが、単一チャネル（単一変調器）システムに比べて増える。
【００３６】
図５を参照すると、一実施例にかかるスタガチャネルタイミングを有するシステムを示す機能ブロック図が描かれている。この図では、各変調器が一対のレジスタと、一対のコンパレータと、ＡＮＤゲートを具える。各変調器を同じタイミング信号ｃで動作させるのではなく、本実施例では各変調器がスタガタイミング信号を有している。各変調器のタイミング信号は共通の信号に基づいているが、一またはそれ以上のタイミング信号が効果的に遅延しており（あるいは進んでいる）、異なる変調器のパルスが異なる時間にセンタリングされるようになっている。言い換えると、パルスがスタガされている、あるいは時間的にシフトされている。従って、変調器で処理される信号が非常に高い相関関係にあったとしても、異なる変調器におけるパルスの立上がりエッジと立下がりエッジはタイミング信号と同様にスタガされる。
【００３７】
図５に示す実施例では、ベースタイミング信号ｃがカウンタ５１０とコンパレータ５２８で発生する。ベースタイミング信号は、異なる変調器（例えば、５５０、５６０、５５１、５６１、・・・）のコンパレータに提供されずに、異なるユニット５２０と５２１に送られる。異なる値あるいはオフセット値が、各異なるユニットに与えられ、タイミングを対応する値（ｄ０またはｄ１）だけ遅らせる（あるいは進ませる）。このオフセット値は、信号ｃから差し引かれ、モジュロユニット５８０と５８１によって結果としての信号にモジュロ演算が行われる。モジュロユニット５８０と５８１による信号出力は、ついで、各変調器で信号ｃが従来の変調器で使用されるのと同じように使用される。言い換えると、これらの信号がＬ−１になると、コンパレータ５９０と５９１がイネーブル信号を表明し、各立上がり時間レジスタと立下がり時間レジスタ（５３０、５４０、５３１および５４１）に新しい値がロードされる。また、モジュロユニット５８０と５８１によるこれらの出力信号が、保存されている立上がり時間と立下がり時間の値に達すると、各コンパレータ５５０、５６０、５５１および５６１）がローからハイに切り替わり、ＡＮＤゲート５７０と５７１の出力にパルス幅変調信号を発生する。
【００３８】
一の実施例では、オフセットの値（ｄ０、ｄ１、その他）は、インターバルＬを変調器の数で除することによって決定される。従って、異なるチャネルが、各パルスのセンタがインターバルＬを通して均一にスペースをとるように遅延される。ｎ個の変調器があれば、各チャネルは前のチャネルからＬ／ｎだけ遅れることになる。例えば、ｄ０＝０、ｄ１＝Ｌ／ｎ、ｄ２＝２*Ｌ／ｎ、・・・である。これは、スイッチングノイズを効果的に「分散」させ、ノイズレベルはｎ個のチャネルを有するスタガしていないシステムにおけるノイズレベルの約１／ｎになる。また、ノイズ周波数はｎ倍高くなる。言い換えれば、スイッチングエッジのスタガによって、ノイズが少なくなり、ノイズが高い周波数レンジにシフトされ、ノイズを容易にフィルタでろ波することができる。
【００３９】
ここで使用されているモジュロ演算は、インターバル[0;L1]において正の数に戻るように規定されている。一の実施例では、入力ｃとｄ０（またはｄ１）の範囲が制限されており、モジュロ演算は単純なインプリメンテーションを有している：
ｃ１＝ｃ−ｄ０
（ｃｌ＜０）であれば
ｃ’＝ｃ１＋Ｌ
さもなければ
ｃ’＝ｃ１
ここで、ｃ’はモジュロユニット５８０の出力である。同じアルゴリズムを第２の変調器にも使用することができ、ここでは、ｃ’とｄ０がｃ”（モジュロユニット５８１の出力）とｄ１に置き換えられる。
【００４０】
Ｌが２の乗数であれば、上述のインプリメンテーションは、より簡単になる。この場合、インプリメンテーションが、差ｃ−ｄ０のｌｏｇ２（Ｌ）最小有意ビットを使用するだけである。同様に、カウンタ出力ｃのｌｏｇ２（Ｌ）最小有意ビットを用いることによって、Ｌ−１との比較とカウンタの同期リセットを削除することができる。
【００４１】
図６を参照すると、一実施例にかかる多重チャネルデジタル音響増幅システムの実装を示す機能ブロック図が描かれている。この実施例では、各チャネルがインターポレータ（６１０、６１１）と、ＰＷＭ補正ユニット（６２０，６２１）と、ノイズシェーパ（６３０、６３１）と、変調器（６４０、６４１）と、出力ステージ（６５０，６５１）を具える。各チャネルのデジタル入力ストリームは、インターポレータに送られて出力のスイッチレートにアップサンプリングされる。ＰＷＭ補正ブロックは、ＰＷＭ処理の非直線性を補正する。ノイズシェーパは、高精度入力ビット幅を変調器（ｌｏｇ２（Ｌ＋１）ｂｉｔs）で操作する限定されたビット幅に低減する。変調器６４０と６４１は共通のカウンタ５１０の出力に基づいて動作するが、各変調器は、カウンタの出力に加算してあるいはカウンタの出力から減算した対応する遅延またはオフセットを有する。出力ステージと出力フィルタが、変調器から受信した信号に基づいて音響出力を再構築する。
【００４２】
図５に記載されている図面に関連する信号を図７に示す。上述したとおり、モジュロユニット５８０の信号出力はｃ’で表されており、モジュロユニット５８１の信号出力はｃ”で表されている。同様に、変調器５００の部品の信号出力は、シングルプライムマーク（’）で、変調器５０１の部品の信号出力はダブルプライムマーク（”）で表されている。異なるユニット５２１への入力値（ｄ１）は、異なるユニット５２０への入力値（ｄ０）より大きいと仮定される。各レジスタに保存されている立上がり時間と立下がり時間の値は、同じ変調器については同じであると仮定される。
【００４３】
図７を参照すると、０からＬ−１へ増加して、ゼロにもどり、このパターンを繰り返すタイミング信号ｃ’が示されている。ｃ’の値に基づいて、ｒ’が時間ｔ１における立上がりエッジを有し、ｆ’が時間ｔ３における立上がりエッジを有する。この結果、信号出力’は時間ｔ１で立上がりエッジを有し、時間ｔ３で立下がりエッジを有する。値ｄ１は、ｄ０より大きいので、図７に示すように信号ｃ”は、ｃ’の後側に遅延する。この結果、変調器５０１の信号ｒ”、ｆ”、およびｏｕｔ”は、変調器５００の対応する信号の後側へ同じ量だけ遅延する。この関連する立上がりエッジと立下がりエッジは、従って、時間ｔ１とｔ３ではなく、時間ｔ２とｔ４にある。従って、変調器５００と５０１の出力がスタガとなり、出力パルスの立上がり及び立下がりエッジは同じにならない。各チャネルで処理される信号がそれほど緊密に相関していない場合、出力のスタガリングは、立上がりエッジと立下がりエッジが同じになるチャンスを除去するというよりはむしろ減らすことになる。各チャネルで処理される信号が相関していない場合は、このスタガリングは、ノイズにわずかな影響を与えるだけである。
【００４４】
上述した実施例では、各チャネルの信号間に遅れが生じる。言い換えれば、音響処理チェーンを通じて異なるチャネルの信号間に位相シフトが発生する。いくつかの例ではこれは受け入れることができるが、特に高性能音響アプリケーションでは、受け入れられないかもしれないと予測される。これらのアプリケーションでは、通常位相をそろえて、各チャネルが同じ入力を受信したような場合でも、全出力が同じ位相になるようにすることが望まれる。これらのアプリケーションでは、チャネルのどこか他で相補的遅延を生じさせて、信号のスタガリングに発生した遅れを補完することが望まれる。言い換えれば、各チャネルのトータル遅延は同じでなくてはならない。インターポレータあるいはＰＷＭ補正ユニットなど、チャネル内のあちこちに更なる遅延が生じることがある。
【００４５】
位相シフトの補正に関する問題の一つは、チャネル間の遅延が通常サンプルのわずかな部分であり、従ってオールパスフィルタリングのようなＤＳＰ技術を使用すべきである。相補的位相シフトは、補間の前あるいは後のどちらでも挿入することができるが、インターポレータを用いてこの遅延を挿入することが好ましい。従って、インターポレータの動作について述べることにする。
【００４６】
通常のリニアインターポレータについて以下に述べる。入力ストリームｘ（ｎ）が整数ファクタＷで、出力ストリームｕ（ｋ）までアップサンプリングされる。ここで、Ｗ個のサンプルｕ（ｋ）が各入力ｘ（ｎ）について発生する。
for n= 0 to inf
for i = 0 to W-1
o = i/W
u(n*W+i) = o*x(n) + (1-o)*x(n-1)
【００４７】
出力ｕ（ｋ）は、ｘ（ｎ−１）とｘ（ｎ）を結ぶ直線上に生じる。「ｏ」はｘ（ｎ−１）からの「距離」を表す０と１の間の数である。従って、第１のサンプルについては、ｉ＝０であり、ｏ＝０およびｕ（ｎ＊Ｗ）＝ｘ（ｎ−１）が得られ、ｕ（ｎ＊Ｗ＋１）＝（ｘ（ｎ−１）＋（ｘ（ｎ）−ｘ（ｎ−１））／Ｗ、その他、ｉ＝２について  ・・・  Ｗ−１となる。
【００４８】
更なる位相シフトを発生させるために、下記に示すように距離ｏにオフセットを加えることができる。
for n = 0 to inf
for i = 0 to W-1
o = (i + d/L)/W
u(n*W+i) = o*x(n) + (1-o)*x(n-1)
【００４９】
上述したとおり、オフセットが加えられると、クロック信号のＬサイクルの出力パルス幅にクロックサイクルの遅延ｄを補間する「負」の遅延（上記直線のリニア補間にある遅延と比較）を実際に発生する。オフセットを加えるための同じアプローチをより高次の補間スキームに、あるいは、多段階補間スキームに使用することができる。これらの補間のタイプは、本発明の範囲内にあると考えられる。
【００５０】
多くのアプリケーションに対して、変調器内の遅延と上述したインターポレータ内の補間をつないで、これらを自動的に相殺して異なるチャネルの出力を整列させるようにすることが好適である。その他のアプリケーションについては、上述したとおりすべての遅延を整列させないことが好ましい。この遅延を個別にセットできるようにして、出力スキューと個々のチャネルのトータルの相対的遅延の双方を制御できるようにすることが好ましい。最もフレキシブルな解決は、これらの二つのアプローチの組み合わせであり、この場合、出力のスキューは自動的に補正されるが、同時に個々の遅延が各チャネルの個々の遅延の細粒度コントロール用に挿入することができる。
【００５１】
これは、下記に示すようにリニアインタポレータを変形することによって実装することができる。
for n = 0 to inf
for i = 0 to W-1
o = (i+d/L)W-p
j = 0
if (o < 0)
o = o+1
j = 1
u(n*W+i) = o*x(n-j) + (1-o)*x(n-j-1)
【００５２】
本実施例では、追加の遅延（あるいは位相シフト）ｐがｏから差し引かれる。ｐは、０と１の間の数であり、ここでは１が一の入力サンプル期間の遅延に対応する。この結果、ｏは負の値になりうる。ｏの解釈は、ｘ（ｎー１）からｘ（ｎ）までの補間の距離であるので、負のｏは、ｘ（ｎ−１）からｘ（ｎ−２）までの距離になる。これは、サンプルｘ（ｎ−１）、ｘ（ｎ）あるいはｘ（ｎ−２）の補正セットを選択するのに使用されるエキストラコントロール変数ｊによって操作される。ｊは正のｏに対して０であり、負のｏに対して１にセットされる。負のｏについては、ｏがｘ（ｎ−２）からｘ（ｎ−１）までの所望の距離になるようにｏに１を加える。
【００５３】
ついで、一の追加の入力サンプルのレジスタが必要とされ、ストレート補間に比較される。これは、通常必要とされる２つの補間、ｘ（ｎ）とｘ（ｎ−１）に比較して、リニア補間が３つの入力値ｘ（ｎ）、ｘ（ｎ−１）、およびｘ（ｎ−２）に変わるためである。
【００５４】
上述の実施例は二つのチャネル（および対応する変調器）を使用しているが、これは限定として考えるべきではない。その他の実施例は、２以上のチャネルを使用することができる。その他の実施例は、また、単一の音響コントローラチップより多くのチップを用いて形成されたチャネルを使用することができる。複数チップ上の多数チャネルに本発明の実施例を用いると、異なるチップの部品を同期させる必要が生じるであろう。この同期は、Hand, et al.によって２００４年３月１９日に出願された米国特許出願第１０／８０５，５９０号、「複数チャネル構造における音響出力データの位相整列」の開示に基づいて実行することができる。
【００５５】
上記システムと方法には様々な変形例が可能であることは、この開示を読んだ当業者には明らかである。例えば、別々のチャネルの遅延を選択してスイッチングノイズをインターバルＬ全体に平均的に分散するのではなく、チャネルをより小さな量でスタガしたり、不均一にスタガすることが可能である。一の実施例では、２つ、３つ、あるいはｎ個のチャネルがあっても、各連続するチャネルが追加の量?だけ遅れるようにしてもよい。各変調器のタイミング信号の発生などについての変形例も可能である。一実施例では、一の共通するタイミング信号でモジュロ動作を実行するのではなく、各変調器が自身の個別のカウンタを有するものでもよい。これには、異なるカウンタを同期させるメカニズムが必要であるが、これも本発明の範囲内にある。
【００５６】
上述の実施例は、デジタル音響増幅システムに実装されているが、本発明はデジタルシステムに限定されるものではない。代替の実施例は、アナログ音響増幅システムにも同様に実装することができる。
【００５７】
情報と信号が、様々な技術と技法を用いて表すことができることは当業者には自明である。例えば、データ、指示、コマンド、情報、信号、ビット、シンボル、および上記記載を通じて引用されているクリップは、電圧、電流、電磁波、磁界または粒子、光学フィールドまたは粒子、あるいはこれらの組み合わせによって表わすことができる。情報と信号は、ワイヤ、金属トレース、通路、光学ファイバなど、あらゆる好適な転送媒体を用いて開示されているシステムの部品間で通信することができる。
【００５８】
当業者は、更に、様々な論理ブロック、モジュール、回路、およびここに開示した実施例に関して述べたアルゴリズムステップが、電子ハードウエア、コンピュータソフトウエア、あるいは両者の組み合わせとして実装できることは自明である。このハードウエアとソフトウエアの互換性を明らかにするために、様々な部材、ブロック、モジュール、回路およびステップが、一般的な機能性の意味で記載されている。このような機能性をハードウエアとして実装するか、ソフトウエアとして実装するかは、システム全体にかかるアプリケーションとデザインの制限による。当業者は、記載されている機能を様々な方法で各特定のアプリケーションに実装することができるが、このような実装の決定が、本発明の範囲から離れているものと解するべきではない。
【００５９】
ここに開示した実施例に関連して述べた様々な論理ブロック、モジュール、回路は、一般的な目的のプロセッサ、デジタル信号プロセッサ（ＤＳＰｓ）、あるいはその他の論理装置、特定用途向集積回路（ＡＳＩＣｓ）、フィールドプログラム可能なゲートアレイ（ＦＰＧＡｓ）、分散ゲートあるいはトランジスタロジック、分散ハードウエアコンポネント、あるいはここに述べた機能を実行するように設計されたこれらの組み合わせを用いて実装あるいは実行することができる。一般的な目的のプロセッサは、従来のプロセッサ、コントローラ、マイクロコントローラ、状態マシーンなどのいずれであってもよい。プロセッサは、計算装置の組み合わせ、すなわち、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアとともに動作する一又はそれ以上のマイクロプロセッサ、あるいはその他のこのような構成、として実装してもよい。
【００６０】
ここに開示した実施例に関連して述べた方法あるいはアルゴリズムのステップは、ハードウエア、ソフトウエア、あるいはプロセッサで実行するファームウエアモジュール、あるいはこれらの組み合わせによって直接的に実施することもできる。ソフトウエアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、消去可能なディスク、ＣＤ−ＲＯＭ、あるいはこの分野で知られているその他のすべての形の保存媒体に存在する。具体的な保存媒体は、プロセッサがその保存媒体から情報を読み、その保存媒体へ情報を書き込むことができるようにプロセッサに接続されている。代替的に、保存媒体がプロセッサに一体化していてもよい。プロセッサと保存媒体は、ＡＳＩＣに存在していてもよい。ＡＳＩＣは、ユーザのターミナルに存在していてもよい。代替として、プロセッサと保存媒体がユーザのターミナル内に分散コンポネントとして存在していてもよい。
【００６１】
開示されている実施例の上記記載は、当業者が本発明を作成して使用できるように提供されている。これらの実施例の様々な変形例は、当業者には容易であり、ここで提起されている一般的な原理は、本発明の精神あるいは範囲から外れることなく他の実施例に適用することができる。従って、本発明はここに示す実施例に限定されるものではなく、ここに述べた原理と新規な特徴に最も広い範囲で合致するものである。
【００６２】
本発明が提供する受益と利点は、特別な実施例に関連させて上述した。これらの受益と利点、およびこれを発生させるあるいはより一層表明する、すべての要素と限定は、一部の又はすべての請求項の臨界的な、必須の、あるいは本質的な特徴と解されるものではない。ここに用いる、「具える」の用語またはこの変形は、この用語に続く要素や限定を非排他的に含むものとして解釈するように使用されている。従って、システム、方法、あるいは要素セットを具えるその他の実施例は、これらの要素のみに限定されない。また、請求項に記載の実施例に明白に挙げられている、あるいはこれらに固有のその他の要素を含んでいてもよい。
【００６３】
本発明は特定の実施例を参照して述べられているが、実施例は図に示しただけであり、本発明の範囲をこれらの実施例に限定するものではないと理解すべきである。上述した実施例の様々な変形例、変更例、追加および改良が可能である。これらの変形例、変更例、追加及び改良は、本発明の範囲内にある。
【図面の簡単な説明】
【００６４】
本発明のその他の目的及び利点は、添付の図面を参照して以下の詳細な説明を読むことで明らかになる。
【図１】図１は、一実施例にかかるデジタル音響増幅システムのチャネルを示す機能ブロック図である。
【図２】図２は、一実施例にかかる変調器の構成を示す機能ブロック図である。
【図３】図３は、図２に示すシステムに関連する信号を記載した図である。
【図４】図４は、一実施例にかかる多重チャネルと多重変調システムの構造を示す機能ブロック図である。
【図５】図５は、一実施例にかかるスタガチャネルタイミングを有するシステムの構成を示す機能ブロック図である。
【図６】図６は、一実施例にかかる多重チャネルデジタル音響増幅システムの実装を示す機能ブロック図である。
【図７】図７は、図５に示すシステムに関連する信号を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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