(57)【要約】本発明により、特定量の窒素を混入する必要がある、極薄の絶縁層を形成する技術が提供され、窒素を混入する間および／または後に酸化プロセスが実施されることから、基板表面全体に及ぶ窒素の変動による影響が低減されうる。窒素の変動により、窒素濃度に依存した酸化率がもたらされ、その結果、絶縁層の窒素濃度に依存した厚みの変動がもたらされる。特に、ゲート絶縁層として薄い絶縁層を含むトランジスタのしきい値の変動が効果的に低減されうる。
2006522462.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層を形成する方法であって、
初期厚み２１０を有する誘電体層２０２を酸化可能な基板上に形成するステップ、
窒素を前記誘電体層２０２へ導入するステップ、及び、
局所的な窒素濃度により前記誘電体層２０２の前記初期厚みを局所的に増加させるステップ、
を有す方法。
【請求項２】
前記初期厚み２１０は前記基板を酸化させることにより局所的に増加させられる、請求項１記載の方法。
【請求項３】
前記誘電体層２１０は二酸化シリコンを含むとともに、前記初期厚みは約０．５ｎｍから５ｎｍの範囲である、請求項１記載の方法。
【請求項４】
前記絶縁層の特定特徴を制御するために、前記初期厚み２１０と最大の局所的な増加の比率を決定するステップを更に含む、請求項１記載の方法。
【請求項５】
前記比率は前もって目標値として決定される、請求項４記載の方法。
【請求項６】
前記比率は前記初期厚み２１０、前記初期厚み２１０を局所的に増加させる間のプロセスパラメータ、及び前記窒素を導入する間のプロセスパラメータのうちの少なくとも１つを制御することにより達成される、請求項４記載の方法。
【請求項７】
前記誘電体層２０２は熱成長、高速熱酸化、化学蒸着、原子層蒸着、及び化学反応のうちの少なくとも１つにより形成される、請求項１記載の方法。
【請求項８】
前記基板上の別の場所に、ＰＭＯＳトランジスタに対する複数のゲート絶縁層として前記絶縁層をパターン化するステップを更に含む、請求項１記載の方法。
【請求項９】
前記基板を窒素プラズマ雰囲気へ曝すことにより、前記絶縁層へ前記窒素が導入される、請求項１記載の方法。
【請求項１０】
初期厚み２１０を有するゲート誘電体に対する基礎層として、二酸化シリコン層を基板に与えられたシリコン含有の半導体層の第１及び第２領域上に形成するステップと、
前記二酸化シリコン層に窒素を導入するステップと、
前記第１及び第２領域の前記初期厚み２１０を、含まれる窒素濃度に基づき、かつ、前記ゲート誘電体の所望の特徴に基づき、増加させるステップとを含む方法。
【請求項１１】
前記初期厚み２１０を増加させるステップは前記基板を酸化させるステップを含む、請求項１０記載の方法。
【請求項１２】
前記基板は、前記二酸化シリコン層に窒素を導入した後に酸化される、請求項１１記載の方法。
【請求項１３】
前記基板は、前記二酸化シリコン層に窒素を導入させるステップと少なくとも部分的に同時に酸化される、請求項１１記載の方法。
【請求項１４】
前記ゲート誘電体の特定の特徴を制御するために、前記初期厚みと、前記第１及び第２領域のうちの少なくとも１つの、最大の厚み増加の比率とを決定するステップを更に有する、請求項１０記載の方法。
【請求項１５】
前記比率は前もって目標値として決定される、請求項１４記載の方法。
【請求項１６】
前記比率は前記初期厚み、前記初期厚みを局所的に増加させる間のプロセスパラメータ、及び前記窒素を導入する間のプロセスパラメータのうちの少なくとも１つを制御することにより達成される、請求項１５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
概して本発明は集積回路などのミクロ構造、マイクロメカニカル構造など、などの生産分野に関し、より詳細には、誘電率を高め、酸化物層を通じて電荷キャリアの移動を低減させるために窒素が混入された極薄の誘電酸化物層(dielectric oxide layer)の形成に関する。
【背景技術】
【０００２】
現在、ミクロ構造は様々な製品に組み込まれている。これに関する一例としては、集積回路の利用が挙げられる。集積回路は相対的に低価格で高性能であることから、多様なデバイスでますます用いられるようになっており、そのために、これらのデバイスの優れた制御と動作を可能にしている。経済的な理由により、集積回路などのミクロ構造の製造者たちは、次世代のミクロ構造が市場に登場するたびに、このようなミクロ構造の性能を確実に高めるという課題に直面している。しかし、この経済的制約により、デバイス性能の向上だけではなく、１チップ領域当たりの集積回路の機能性をより高めるようにサイズを縮小することも求められる。従って、半導体産業では、構造的要素の加工寸法を縮小するための努力が継続的に行われている。現在の技術では、このような素子のクリティカルサイズは０．１μｍ以下に近づいている。この大きさの回路素子を製造するにあたり、プロセスエンジニアたちは、特に加工寸法の縮小から生じる多くのその他の問題に加え、様々な課題に直面している。例えば、そのような課題の１つには、下位の材料層に極薄の誘電体層を提供することが挙げられ、誘電率及び／又は電荷キャリアトンネリングに対する抵抗など、のような下位の材料層の物理的特性を犠牲にせずに、誘電体層の特定の特徴を改善することが求められている。
【０００３】
これに関する１つの重要な例として、ＭＯＳトランジスタなどの電界効果トランジスタの、極薄のゲート絶縁層を形成することが挙げられる。トランジスタのゲート誘電体はトランジスタの性能に重要な影響を及ぼす。周知のように、電界効果トランジスタのサイズを縮小するには、つまり、ゲート絶縁層上に形成されたゲート電極へ制御電圧を印加することにより、半導体領域の一部内に形成される導電チャネルの長さを縮小するには、ゲート電極からチャネル領域へ所要の静電結合を維持するために、ゲート絶縁層の厚みを減らすことも求められる。
【０００４】
現今、ＣＰＵやメモリチップなど、のような高度な集積回路は、その殆どがシリコンベースであり、そのため、二酸化シリコン／シリコンインターフェースが周知の優れた特徴を有していることから、二酸化シリコンがゲート絶縁層用の材料として好ましく用いられている。しかし、約１００ｎｍ未満のチャネル長に対しては、トランジスタ動作の所要の制御性を維持するため、ゲート絶縁層の厚みは約２ｎｍにまで薄くされる必要がある。しかし、二酸化シリコンのゲート絶縁層の厚みを徐々に減らすことによりその間の漏れ電流が増加し、その結果、層の厚さが線形的に薄くされて漏れ電流が指数関数的に増加することから、静的消費電力が受入れられないほど増加することになる。
【０００５】
従って二酸化シリコンをより高い誘電率を示す誘電体で代替して、同じ静電結合を与える二酸化シリコン層の対応する厚みよりも厚くするための多大な努力がされている。特定の静電結合を得るための厚みは、容量的に等価な厚み、とも呼ばれ、二酸化シリコン層に必要な厚みを決定する。しかし、従来の統合過程にｈｉｇｈ−ｋ材料を混入するのは難しい。更に重要なのは、ゲート絶縁層としてｈｉｇｈ−ｋ材料を提供することは、下位のチャネル領域のキャリアの移動度に著しい影響を及ぼしうる点であり、これにより、キャリアの移動度が実質的に低減され、その結果、駆動電流供給能力が低減する。従って厚いｈｉｇｈ−ｋ材料が与えられて静的トランジスタの特徴が改善されても、同時に動的挙動が許容し難いほど低下するために、この手法は望ましいものではない。
【０００６】
現今好まれている同様の手法として、集積シリコン酸化物／窒化物層のスタックを採用することが挙げられる。そのようなスタックによってゲートの漏れ電流を約０．５から２オーダー減らすことができ、一方で標準のＣＭＯＳプロセス技術との互換性を維持することができる。ゲートの漏れ電流の減少は主に、プラズマ窒化物形成により二酸化シリコン層に混入された窒素濃度により判断されることが知得されている。
【０００７】
ゲート電極の、チャネル領域への静電結合が不十分である問題を解決するために、別の手法が提案されている。周知のとおり、ゲート電極は一般的に、導電性を高めるために多量のドーパントが導入されたポリシリコンでできている。しかし、空乏層がゲート絶縁層近くのゲート電極に形成され、その延長部は空乏領域のドープの程度に応じて変化する。空乏層によって全体の導電率が低減し、また静電結合も低減する。従って、これらの不都合を軽減するために、ゲート絶縁層にできるだけ近い、高ドーパント濃度がポリシリコンゲート電極に提案されている。多量のドーパント、具体的には容易に拡散するホウ素を混入することにより、この手法が望ましいものでなくなる。その理由は、具体的にはＰ−チャネルトランジスタが、ゲートの信頼性の低下や、ゲート絶縁層と下位のチャネル領域に浸透しているホウ素イオンがもたらすしきい電圧のオフセットや、チャネルの移動度の低減の影響を受けるからである。
【０００８】
信頼性があり、再生産できる窒素を基板表面にわたって薄い二酸化シリコン層に導入することに関連し複数の問題点はあるが、窒素を二酸化シリコンベースのゲート絶縁層に混入することが最新の手法と考えられている。これについての更なる詳細を、図１ａ−１ｄに関連して以下に説明する。
【０００９】
図１ａに半導体デバイス１００の断面図を概略的に示す。半導体デバイス１００には基板１０１（半導体設備で一般に用いられる直径を有したシリコンウエハなど）が含まれる。例えば、最新の半導体設備では、基板１０１の直径は２００ｍｍから３００ｍｍの範囲とすることができる。二酸化シリコン層１０２は基板１０１上に形成される。簡素化のために、二酸化シリコン層１０２の厚みは誇張して示されており、一方で基板１０１は実際のサイズよりも厚みを極度に減らして描かれている。例えば、最新の半導体デバイスでは、二酸化シリコン層１０２の厚みは約１から５ｎｍであり、一方で基板１０１の厚みは一般的に約数百μｍである。更に、二酸化シリコン層１０２はＮＭＯＳやＰＭＯＳトランジスタなどのトランジスタ素子のゲート絶縁層に連続してパターン形成される絶縁層を表わすものであり、多くが基板１０１全体を超えて配置された複数のダイ領域上に提供されている。
【００１０】
二酸化シリコン層１０２は高速熱酸化などの従来の酸化物成長技術、又はいずれのその他の従来の炉プロセスにより生成される熱酸化物として提供することもできる。上で指摘しているように、厚みが約１−５ｎｍの二酸化シリコン層１０２は、漏れ電流と静電結合の観点から、デバイス要件を十分に満たすことができない。従って、誘電定数を増やし、かつ、層１０２を介して、電荷キャリアの移動度に対する抵抗を高めるために、多量の窒素を二酸化シリコン層１０２に混入することが必要となりうる。更に、ホウ素原子に対する拡散障壁として多量の窒素含有量が必要となる。ホウ素をポリシリコンのゲート電極に注入する間や後に、ホウ素が二酸化シリコン層１０２と下位の基板１０１に浸透する可能性があるからである。ゲート電極は、各々のトランジスタ構造に対するゲート絶縁層として用いられる場合は、一般的に二酸化シリコン層１０２上に形成される。
【００１１】
図１ｂは、適切なプラズマ装置を含む周知の蒸着ツールによって確立された窒素プラズマ雰囲気、つまりプラズマ含有窒素に曝された場合の半導体デバイス１００を概略的に示している。現在利用可能な蒸着ツールのツール不均一性と、基板１０１の直径が大きいために、窒素プラズマ雰囲気は基板表面にわたり体系的に変動しうる。これにより、窒素が不均一な速度で混入されうる。例えば、プラズマ励起手段における平坦ではない電極配置により、基板１０１全体にわたり窒素イオンの濃度が異なる。その結果、二酸化シリコン層１０２内に均一ではない窒素濃度が生成される。
【００１２】
図１ｃに従来の窒化物形成プロセスにより得られる不均一な窒素濃度の一般例を概略的に示す。この例では、中心領域１０４における窒素濃度は周辺領域１０５よりも実質的に高い。中心領域１０４と周辺領域１０５間との一般的な濃度差は、約１−５％でありうる。しかし、これに対応して窒素濃度が変動するとハイエンドＣＭＯＳデバイスの生成を許容できなくなりうる。その理由は、特にＰＭＯＳトランジスタのしきい電圧は各々のゲート絶縁層に含まれる窒素量に極めて反応しやすいからである。その結果、基板領域全体にわたってしきい値が実質的に変動し、窒素濃度が低減することによって、対応のＰＭＯＳトランジスタのしきい電圧が相対的に低くなる。一方で窒素濃度が高いと、対応のしきい電圧が増加する。従って、基板１０１の別々の領域において形成された集積回路は、その電気的特性において実質的に異なり、その結果、集積回路のうちの少なくともいくつかは、集積回路に定められている仕様を満たすことができなくなりうる。
【００１３】
図１ｄはＰＭＯＳトランジスタの特定のしきい電圧が発生する累積確率を例示したグラフである。縦軸は確率、つまり、特定のしきい電圧を示すＰＭＯＳデバイスの数を示している。横軸はＰＭＯＳトランジスタのしきい電圧を示している。図１ｄから明らかなように、相対的に広い範囲Ｖｉ、Ｖｆにわたるしきい電圧と、Ｐｉ、Ｐｆの範囲の実質的な確率が得られる。確率間、つまり特定のしきい電圧を有するデバイス数と、対応のしきい電圧間、の関係が実際に直線で示されているが、この直線は、二酸化シリコン層１０２などにおいて示しているように、窒素濃度の変化するゲート絶縁層で形成されたＰＭＯＳトランジスタで発生するしきい電圧の大きな変動を明確に示している。基板１０１全体にわたる最終の窒素濃度分布は図１ｃで示されているものとは別のものであってよいが、例えば、分布変動のパターンは使用される蒸着ツールにより大幅に決められ、図１ｄに示している直線は可能な複数の分布不均一性（偏り）のうちの代表である。
【００１４】
その結果、上述の問題点により、薄い絶縁層内の窒素濃度の不均一性を解決する統一された手法が求められている。
【００１５】
本発明は、絶縁層内の窒素濃度に合わせて絶縁層の厚みを変えることによって、絶縁材料内の窒素濃度の変動による１つ以上の影響を補償することができる、という研究結果に基づくものである。このようにして、特定領域において低減された窒素濃度は、絶縁層の厚みを増すことによって補償することができ、逆もまた同様に可能である。絶縁層がＰＭＯＳトランジスタのゲート絶縁層として用いられる場合は、しきい電圧の対応の変動が実質的に低減される。
【００１６】
本発明の一実施形態によれば、絶縁層を形成する方法には、酸化できる基板上に初期厚みを有す誘電体層を形成するステップと、その誘電体層に窒素を導入するステップとが含まれる。更に、誘電体層の初期厚みを局所的な窒素濃度に合わせて局所的に増加させる。
【００１７】
本発明は添付の図面と併せて、以下の説明により理解することができ、同一の参照符号は同一の要素を示す。
【００１８】
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示さたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属するすべての改良、等価物、及び変形例をカバーするものである。
【発明を実施するための最良の形態】
【００１９】
本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
【００２０】
本発明を添付の図面を参照しながら説明する。半導体デバイスの様々な構造と注入領域が非常に正確で鋭い形状とプロフィルを有するように各図面に描かれているが、当業者であれば実際にこれらの領域や構造が図面に示されているほど正確なものではないと認識できるであろう。加えて、図面に描かれている様々な特徴と注入領域の相対的な大きさは、製造されているデバイスの特徴や領域のサイズと比較すると誇張や縮小されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００２１】
以下の実施形態において、絶縁層の形成について説明する。この絶縁層は電界効果トランジスタ、具体的にはＰＭＯＳトランジスタのゲート絶縁層として便利であり、その理由は、基板の全く別の場所に形成された場合であってもＰＭＯＳトランジスタのしきい電圧に関して高度な均一性を持つゲート絶縁層を得ることが出来るからである。しかし本発明の原理を低減された漏れ電流と高誘電率を示す非常に縮尺された絶縁層へ応用することは本発明を限定するものと考えられるべきではない。むしろ、メモリデバイスや、多くの場合でナノテクノロジー分野のマイクロメカニカル構造、オプトエレクトロニクスミクロ構造、ＣＭＯＳデバイスなどのデカップリングコンデンサとして用いられるコンデンサの誘電体などの、複数の応用に関連する、若しくは関連しうる。
【００２２】
本発明の更なる実施形態を図２ａから２ｄを参照してより詳細に説明する。図２ａに製造の初期段階における半導体デバイス２００の断面図を概略的に示す。半導体デバイス２００には基板２０１が含まれる、該基板はミクロ構造素子、具体的には集積回路を形成するためのいずれの適切な基板であってよい。基板２０１には電界効果トランジスタなどの回路素子を生産するための酸化できる半導体層が含まれる。１つの具体的な実施形態では、基板２０１はシリコンベースの最新のＣＭＯＳ技術により回路素子の形成ができるように構成されている。つまり、基板２０１は結晶シリコン層が上に形成されたシリコン基板もしくはシリコンオンインシュレータ（ＳＯＩ）を表わしうる。初期厚み２１０を有す絶縁層２０２は基板２０１上に形成される。絶縁層２０２は、絶縁層２０２上に形成されるミクロ構造素子又は回路素子の、所要の物理的特徴を絶縁層２０２が与えることができる、酸化物などのいずれの適切な誘電体材料を含むことができる。具体的な実施形態では、絶縁層２０２は実質的には二酸化シリコンが含まれる。初期厚み２１０は、関連するどの素子の形成にも求められる所望の設計厚み未満となるよう意図的に選択される。具体的には、幾つかの実施例では、絶縁層２０２はＰＭＯＳトランジスタのゲート絶縁層の形成に採用され、高度な集積回路では、ゲート絶縁層の厚みは、各々のトランジスタ素子のクリティカルサイズに対応して薄くする必要がある。従って、幾つかの実施形態では、絶縁層２０２には実質的に二酸化シリコンが含まれ、その初期厚み２１０は約０．５−５ｎｍの範囲内である。ここで強調すべきなのは、絶縁層２０２を形成するための最新技術が提供する高精度基準（high precision standards）により、初期厚み２１０が基板２０１の表面全体にわたり変動するのはほんのわずかだけである点である。
【００２３】
半導体デバイス２００を形成するための一般的なプロセスフローでは、絶縁層２０２は高速熱酸化などの既知の熱成長技術により形成することもできる。標準炉プロセスなどの、その他の適切で既知の酸化法を用いることもできる。その他の実施形態では、絶縁層２０２が二酸化シリコンなどで形成されている場合は、プラズマエンハンスド化学蒸着法、原子層蒸着法などのような最新の蒸着法により形成されることもでき、そのためにシラン、ＴＥＯＳなど、などの適切な前駆ガスが用いられる。各々のプロセス技術は従来技術で周知であるために、その説明は省略する。更にその他の実施形態では、絶縁層２０２は基板２０１の洗浄中や後などに、適切な試薬による化学反応によって与えられ、その後、酸化層を形成することもできる。絶縁層２０２の形成に用いられる技術とは関係なく、処理時間などの少なくとも１つのプロセスパラメータが制御され、基板２０１全体にわたって厳密に設定された許容値内の初期厚み２１０を得ることもできる。前述のように、最新の半導体設備では、基板２０１の一般的な直径は、２００ｍｍから３００ｍｍの範囲内である。しかし、本発明は上記に特定された大きさよりも小さい直径を基板に、又はもっと小さい直径を有す次世代のデバイスの基板にすぐに応用することができる。
【００２４】
図２ｂに窒素プラズマ雰囲気２０３に曝された場合の半導体デバイス２００を概略的に示す。図１ｂに関して前述しているように、窒素プラズマ雰囲気２０３は絶縁層２０２内に所望の窒素濃度を与えるように選択され、窒素プラズマ雰囲気２０３の圧力、窒素プラズマ雰囲気２０３内のプラズマ粒子の方向性を高めるために基板２０１に印加されるバイアス電圧、などの一般的なプロセスパラメータが調整され、層２０２への窒素導入プロセスを制御することもできる。窒素プラズマ雰囲気２０３へ曝される間に１つ以上のプロセスパラメータが局所的に変動して、窒素密度が局所的に変動し、その結果、絶縁層２０２への窒素の移動速度が局所的に変動しうる。更に、対応のプラズマツールの微妙な変動又はツールの特定のコンポーネントのわずかな不均一性（プラズマ励起電極、バイアス電極など）によりプロセスが不均一となり、その結果、大きな直径を有する基板が採用された場合は特に、基板２０１にわたって絶縁層２０２内の窒素濃度が体系的に変動する。窒化物プロセス法は従来技術では周知であるので、詳細な説明は省略する。
【００２５】
図２ｃに窒素プラズマ雰囲気２０３に曝された後、又は曝されている間に窒素を混入した後の半導体デバイス２００を概略的に示す。図１ｃの例と同様に、この場合も例えば中心領域２０４において窒素濃度が増加し、かつ周辺領域２０５において窒素濃度が減少する不均一性が生じることもある。しかしここで強調すべきなのは、窒素プラズマ雰囲気２０３を生成する間のプロセスの不均一性及び／又はツールの不均一性にはどれも、図２ｃに示すその他の濃度変動が伴いうるということである。例えば、窒素濃度は基板２０１の直径にわたって数回増減する。これにより、窒素濃度の複数の局所的な最大値と最小値が生成される。窒素濃度の変動の正確なパターンに関係なく、基板２０１の少なくとも幾つかの領域（領域２−４や２０５など）は異なる窒素含有量を示す。この窒素含有量により、ＰＭＯＳトランジスタのしきい電圧が考慮され、絶縁層２０２がゲート絶縁層として用いられる場合は特に、絶縁層２０２の少なくとも１つの特徴に大きな違いがもたらされる。
【００２６】
このため、本発明によれば、初期厚み２１０を層２０２内の窒素含有量の変動に応じて変える。一実施形態では、基板２０１は酸化できる雰囲気において熱処理され、初期厚み２１０が絶縁層２０２の更なる目的により定められる最終の所要の厚みにまで増やされる。絶縁層２０２を更に酸化させる間に、領域２０５などの、窒素濃度が相対的に低い領域に酸素が高速に拡散する。一方で、酸素の、絶縁層２０２と基板２０１との間のインターフェース２１１への流量は、中心領域２０４などの窒素濃度が高い領域において低減する。酸素がインターフェース２１１へ拡散される速度は異なるために、酸化の速度が局所的に異なり、そのために絶縁層２０２の厚みが局所的に変動する。従って、窒素濃度が低い周辺領域２０５における絶縁層２０２の最終的な厚みは、窒素濃度が高い中心領域２０４の厚みよりも激しく増加する。領域２０４と２０５の厚み増加の差は、実質的に窒素濃度の差によって決定される。従って、厚みの差は実質的に自己調整的に生じる。
【００２７】
図２ｄに局所的に厚みが異なる絶縁層２０２を有す半導体デバイス２００を概略的に示す。上記に指摘しているように、周辺領域２０５の厚み２１０ａは中心領域２０４の対応の厚み２１０ｂよりも厚い。更に、厚み２１０ｂは初期厚み２１０よりも厚く、中心領域２０４における初期厚み２１０と最終厚みとの比率は、絶縁層２０２に対する設計要件に従い制御される。例えば、所望の等価な酸化物の厚み、つまり、特定の誘電率を有する二酸化シリコン層の物理的な厚みが選択され、同じ誘電率を得るために、実際にはより大きな物理的厚みを有する絶縁層に対する所要の窒素濃度を決定することができる。次いで、窒素プラズマ雰囲気のプロセスの不均一性（偏り）を最大限に許容可能なものにするために、窒素の不足を補償する、最小窒素濃度に対する所要の厚み増加が、計算及び／又は実験などによって決定されうる。窒素濃度がごくわずかな領域において、最終の厚み２１０ｂが実際に所望の設計厚みに対応するように初期厚み２１０が選択される。周辺領域２０５などのその他の領域では、窒素不足を補償するように、厚みが増加される。窒素プラズマ雰囲気２０３を確立する、現在利用可能な、および将来のプラズマツールの機能に応じて、絶縁層２０２の特徴を実質的に均一にするために求められる補償の程度は上述の比率を対応して調整することによって考慮されうる。
【００２８】
例えば、高度なトランジスタ素子は厚みが０．８ｎｍの等価な酸化物を要求することもあるが、これにより、許容できないほどの漏れ電流や、上記に指摘しているようなデバイス性能の低下が起きる。従って、物理的な厚みが約１．３ｎｍの窒素リッチな二酸化シリコン層が絶縁層２０２の目標厚みとして選択され、目標等価な酸化物の厚みの誘電率を実質的に達成するように窒素濃度を選択する。絶縁層２０２へ窒素を導入する際には約１−５％の所定のプロセスの変動が起きるために、初期厚み２１０は窒素雰囲気２０３へ曝される前に、約１．０ｎｍとなるように選択される。続いて、窒素濃度が最大である部分において、実質的に約１．２ｎｍのターゲット厚みを得るために、酸化熱プロセスを実施することもできる。低窒素濃度において酸素の拡散が増加するために、厚み２１０ａなどの各々の部位２０５における厚みは、ごくわずかな窒素濃度と比較して、窒素の差に応じて同様に増加する。従って、厚みの増加によって領域２０５の誘電率が低減するために、各々のトランジスタ構造のしきい電圧も増加する。その結果、ＰＭＯＳトランジスタの、窒素濃度の変動に対する感度が実質的に低減する。
【００２９】
幾つかの実施形態では、窒素プラズマ雰囲気２０３へ曝される間に得られる窒素の不均一性は、続く酸化熱プロセスのプロセスパラメータを対応して調整し、所望の目標厚さを得るように、テスト基板に基づいて、又は製品基板から取得される測定値に基づいて決定することができる。その他の実施形態では、中心領域２０４などの実際の厚みは、特定の厚みを実現した後にプロセスを止めるように、酸化熱プロセス中に制御することもできる。１つ以上のテスト基板を処理することにより、特定の特徴に対して絶縁層２０２の変動を実現するために求められる補償度は、初期厚み２１０の厚み、窒素プラズマ雰囲気を確立する条件、連続した酸化熱プロセスなどの、信頼性のあるプロセスパラメータを得るために前もって決定することができる。
【００３０】
図２ｅはＶｉとＶｆの範囲における許容しきい電圧の範囲に対する、第１の値Ｐｉと第２の値Ｐｆとの間に変動する累積確率を表わしたグラフを概略的に示している。図１ｄに示している対応のグラフと比較すると、しきい電圧の変動は、層２０２の窒素濃度の変動に従って厚みが変動することにより、大幅に低減される。基板２０１全体にわたってＰＭＯＳトランジスタのしきい電圧の変動が低減した結果、費用の増加もツール側の努力も要求せずに、設計の許容範囲をより厳しく設定することができる。同様に窒素プラズマ雰囲気２０３を確立するための将来のツールの精度を常に改善するために、本発明によってＰＭＯＳトランジスタの更に改善された均一性でさえも得ることができ、その結果、製品の生産高を高めることができる。
【００３１】
上述の実施形態において、絶縁層２０２の厚みを局所的に増加するために、基板２０１を更に酸化させるための熱処理が、別のプロセスステップとして説明されている。その他の実施形態では、絶縁層２０２の熱酸化が、窒素プラズマ雰囲気２０３が確立される同じツールにおいて実施されうる。例えば、酸化雰囲気は窒素プラズマ雰囲気２０３へ窒素の供給を止めた後に、又は対応のプラズマ生成手段を止めた後に、又はそこへの電力の伝送を低減した後に、確立することができる。更なる実施形態では、少なくとも一部のタイムインターバル中に酸素が窒素プラズマ雰囲気２０３へ導入され、一方で窒素プラズマ雰囲気２０３へ基板２０１が曝される。例えば、酸素は基板２０１の酸化を同時に行うように窒素プラズマ雰囲気２０３へ導入することもでき、それにより絶縁層２０２の厚みを増加させる。成長率は実質的に窒素プラズマ雰囲気２０３のなんらかの不均一性により定義されている窒素混入速度によって実質的に決定される。好ましくは、酸素はツールおよび雰囲気に依存する窒素の変動が絶縁層２０２内で先に確定するように、窒素を導入するプロセスの前の段階で導入される。しかし、窒化及び酸化が少なくとも部分的に同時に発生する、上記の“インサイチュー（in situ）”実施形態は、基板２０１上の酸素濃度が雰囲気２０３のイオン化窒素よりも実質的により均一な場合だけに適切であると考えられる。その他の実施形態では、酸素は窒素導入の最終段階で供給することもでき、窒素の供給は完全に止められ、初期厚み２１０を特定のターゲット厚さにまで増加させる。
【００３２】
その結果、本発明によって特定量の窒素の混入が必要な極薄の絶縁層を形成する技術が提供され、窒素を混入する間及び／又は後に酸化プロセスが行われるので、基板表面にわたって窒素の変動による影響が低減される。窒素の変動により、窒素濃度に依存した酸化率がもたらされ、その結果、絶縁層に窒素濃度に依存した厚みの変動がもたらされる。特に、ゲート絶縁層として薄い絶縁層を含むトランジスタのしきい値の変動が効果的に低減されうる。
【００３３】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このような変形例は、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００３４】
【図１ａ】従来のプロセスフローによる様々な製造段階の間にトランジスタ構造のゲート絶縁層のために用いられる薄い酸化物層の形成を概略的に示した説明図。
【図１ｂ】従来のプロセスフローによる様々な製造段階の間にトランジスタ構造のゲート絶縁層のために用いられる薄い酸化物層の形成を概略的に示した説明図。
【図１ｃ】従来のプロセスフローによる様々な製造段階の間にトランジスタ構造のゲート絶縁層のために用いられる薄い酸化物層の形成を概略的に示した説明図。
【図１ｄ】上述した従来のプロセスフローにより生産されたゲート絶縁層を含むＰＭＯＳトランジスタのしきい電圧の変動を示すグラフ。
【図２ａ】本発明の実施形態による薄い絶縁層の形成を概略的に示した説明図。
【図２ｂ】本発明の実施形態による薄い絶縁層の形成を概略的に示した説明図。
【図２ｃ】本発明の実施形態による薄い絶縁層の形成を概略的に示した説明図。
【図２ｄ】本発明の実施形態による薄い絶縁層の形成を概略的に示した説明図。
【図２ｅ】本発明のプロセスフローにより生産されたゲート絶縁層を含むＰＭＯＳトランジスタのしきい電圧の変動を示すグラフ。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図２ｅ】
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【手続補正書】
【提出日】平成17年3月10日(2005.3.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート絶縁層を形成する方法であって、
初期厚み（２１０）を有する誘電体層（２０２）を酸化可能な基板（２０１）上に形成するステップ、
窒素を前記誘電体層（２０２）へ導入するステップ、及び、
前記基板（２０１）を酸化することにより局所的な窒素濃度にしたがって前記誘電体層（２０２）の前記初期厚み（２１０）を局所的に増加させるステップ、
を含む方法。
【請求項２】
前記誘電体層（２０２）は二酸化シリコンを含むとともに、前記初期厚み（２１０）は約０．５ｎｍから５ｎｍの範囲である、請求項１記載の方法。
【請求項３】
前記ゲート絶縁層の特定の特徴を制御するために、前記初期厚み（２１０）と最大の局所的な増加の比率を決定するステップを更に含む、請求項１記載の方法。
【請求項４】
前記比率は前もって目標値として決定される、請求項３記載の方法。
【請求項５】
前記比率は前記初期厚み（２１０）、前記初期厚み（２１０）を局所的に増加させる間のプロセスパラメータ、及び前記窒素を導入する間のプロセスパラメータのうちの少なくとも１つを制御することにより達成される、請求項３記載の方法。
【請求項６】
前記誘電体層（２０２）は熱成長、高速熱酸化、化学蒸着、原子層蒸着、及び化学反応のうちの少なくとも１つにより形成される、請求項１記載の方法。
【請求項７】
前記基板（２０１）上の別の場所に、ＰＭＯＳトランジスタに対する複数のゲート絶縁層として前記ゲート絶縁層をパターン化するステップを更に含む、請求項１記載の方法。
【請求項８】
前記基板（２０１）を窒素プラズマ雰囲気へ曝すことにより、前記誘電体層（２０２）へ前記窒素が導入される、請求項１記載の方法。
【請求項９】
初期厚み（２１０）を有するゲート誘電体に対する基礎層として、二酸化シリコン層（２０２）を基板（２０１）に与えられたシリコン含有の半導体層の第１及び第２領域上に形成するステップと、
前記二酸化シリコン層（２０２）に窒素を導入するステップと、
前記第１及び第２領域の前記初期厚み（２１０）を、含まれる窒素濃度に基づき、かつ、前記ゲート誘電体の所望の特徴に基づき、増加させるステップとを含む方法。
【請求項１０】
前記初期厚み（２１０）を増加させるステップは前記基板（２０１）を酸化させるステップを含む、請求項９記載の方法。
【請求項１１】
前記基板（２０１）は、前記二酸化シリコン層（２０２）に窒素を導入した後に酸化される、請求項１０記載の方法。
【請求項１２】
前記基板（２０１）は、前記二酸化シリコン層（２０２）に窒素を導入させるステップと少なくとも部分的に同時に酸化される、請求項１０記載の方法。
【請求項１３】
前記ゲート誘電体の特定の特徴を制御するために、前記初期厚み（２１０）と、前記第１及び第２領域のうちの少なくとも１つの、最大の厚み増加の比率とを決定するステップを更に有する、請求項９記載の方法。
【請求項１４】
前記比率は前もって目標値として決定される、請求項１３記載の方法。
【請求項１５】
前記比率は前記初期厚み（２１０）、前記初期厚み（２１０）を局所的に増加させる間のプロセスパラメータ、及び前記窒素を導入する間のプロセスパラメータのうちの少なくとも１つを制御することにより達成される、請求項１４記載の方法。
【国際調査報告】
2006522462.tif 000009
2006522462.tif 000010
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