(57)【要約】【解決手段】  複数のベンダのピンカードを受け、夫々のピンカードは特定の校正データを保存できる局所非揮発性メモリを含む半導体試験システムを開示する。試験システムの夫々のピンカードは被測定デバイスに対して異なる種類のテストを行うことができる。ピンカード上の非揮発性メモリはピンカードの校正データを保存するのに使用し、ロードボードとソケット関連の校正データも夫々のピンカードの非揮発性メモリに局所的に保存でき、信号劣化の補償に使用できる。ピンカードスロット（即ちスロット対スロット・スキュー）に関連した校正データは試験システムのバックプレーンの非揮発性メモリに保存でき、ピンカードのスロット対スロット・スキューの校正に使用できる。また局所非揮発性メモリを使用して、モジュール、サイトコントローラ、システムコントローラで生成されるあるいはそれらの間で転送されるコマンド、データ、エラー情報を保存できるので、システムエラーが生じてもその情報を再生する必要はない。【特許請求の範囲】
【請求項１】
システムバスを持つ通信システムにおいて、送信体から送信されるあるいは受信体で受信されるコマンドないしデータを送信体ないし受信体の局所非揮発性メモリに保存し、
システムエラーを検出すると回復シーケンスを実行して、システムエラー時に局所非揮発性メモリに保存したコマンドないしデータを再生ないし再送信する必要なしにシステムバスを再初期化することを含む、システムエラーから効率的に回復する方法。
【請求項２】
更に、送信体ないし受信体で生成したエラー情報を送信体ないし受信体の局所非揮発性メモリに保存し、
システムエラーを検出すると回復シーケンスを実行して、局所非揮発性メモリからエラー情報を最初に読み取る必要なしにシステムバスを再初期化することを含む請求項１の方法。
【請求項３】
システムバスを持つ通信システムにおいて、送信体ないし受信体で生成したエラー情報を送信体ないし受信体の局所非揮発性メモリに保存し、
システムエラーを検出すると回復シーケンスを実行して、局所非揮発性メモリからエラー情報を最初に読み取る必要なしにシステムバスを再初期化することを含む、システムエラーから効率的に回復する方法。
【請求項４】
システムバスを有し、システムエラーから効率的に回復可能な試験システムにおいて、
送受信されるコマンドないしデータを保存する第１の試験体内の第１の局所非揮発性メモリと、
システムエラーを検出すると回復シーケンスを実行し、システムエラー時に第１の局所非揮発性メモリに保存されたコマンドあるいはデータを再生ないし再送する必要なしにシステムバスを再初期化するようにプログラムされたプロセッサと、を含む試験システム。
【請求項５】
第１の局所非揮発性メモリは更に第１の試験体で生成されたエラー情報を保存し、
プロセッサは更にシステムエラーを検出すると回復シーケンスを実行して、第１の局所非揮発性メモリからエラー情報を最初に読み取る必要なしにシステムバスを再初期化するようにプログラムされた、請求項１の試験システム。
【請求項６】
第１の試験体で生成されたエラー情報を保存する第１の試験体内の第１の局所非揮発性メモリと、
システムエラーを検出すると回復シーケンスを実行して、第１の局所非揮発性メモリからエラー情報を最初に読み取る必要なしにシステムバスを再初期化するようにプログラムされたプロセッサと、を含むシステムバスを有してシステムエラーから効率的に回復可能な試験システム。
【請求項７】
第１の試験体は送信体であり、試験システムは更に、受信するコマンドないしデータを保存する受信体内の第２の局所非揮発性メモリを備え、
プロセッサは更に、システムエラーを検出すると回復シーケンスを実行して、システムエラー時に第１ないし第２の局所非揮発性メモリに保存されたコマンドないしデータを再生ないし再送する必要なしにシステムバスを再初期化するようにプログラムされている請求項１の試験システム。
【請求項８】
送信体と受信体は対として、モジュールとシステムコントローラ、モジュールとサイトコントローラ、２つのサイトコントローラ、２つのモジュール、サイトコントローラとシステムコントローラを含むグループから選択される請求項７の試験システム。
【請求項９】
試験システムの１つ以上のピンカードの夫々の局所非揮発性メモリに校正データを保存し、
夫々のピンカードで校正手順を実行して、外部記憶装置から校正データを検索する必要なしに校正データに従って予期される信号劣化を補償することを含む、校正データを保存し試験システムの信号劣化を補償する方法。
【請求項１０】
更に試験システムの１つ以上のピンカードの局所非揮発性メモリに保存されたロードボードとソケット校正データを処理して、ロードボードとソケットの劣化を補償することを含む請求項９の校正データの保存方法。
【請求項１１】
ピンカードでアクセス可能な局所非揮発性メモリに保存されたロードボードとソケット校正データを処理して、ロードボードとソケットの劣化を補償する請求項９の校正データ保存方法。
【請求項１２】
更にピンカードでアクセス可能なバックプレーンの非揮発性メモリに保存されたピンカードスロット間のスキューに関連した校正データを処理して、ピンカード間のスキューを補償することを含む請求項９の校正データ保存方法。
【請求項１３】
更に試験システムの１つ以上のピンカードの局所非揮発性メモリに保存されたテスト条件ないしテストシーケンスデ‐タを処理して装置試験中に適用することを含む請求項９の校正データ保存方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０００年４月１２日に出願された「ピン校正データを非揮発性メモリに保存するイベントベース試験システム」の名称の米国実用特許出願番号０９／５４７，７５２号の一部継続出願（ＣＩＰ）であり、２００３年１１月２６日に出願された「ＲＦ用のテストヘッド・モジュールと混合信号／アナログテスティング」の名称の米国仮出願と、２００３年２月１４日に出願された「半導体集積回路用のテストプログラムを開発する方法と構造」の名称の米国仮出願番号６０／４４７，８３９号と、２００３年２月２４日に出願された「集積回路を試験する方法と装置」の名称の米国仮出願番号６０／４４９，６２２号と、に関連した２００３年１月１０日に出願された「ピン校正データを非揮発性メモリに保存する半導体試験システム」の名称の米国実用特許出願番号１０／３４０，３４９号に対して優先権を主張し、その内容をここに全ての目的について援用として組み入れる。
【０００２】
本発明はＩＣなどの半導体装置を試験する半導体試験システムに関し、特に夫々のピンユニットに関する試験精度に影響する様々なパラメータに関する校正データをピンカード内の非揮発性メモリに保存し、ピンカードスロットに関する校正データをピンカードないしピンカードを接続するバックプレーン内の非揮発性メモリに保存し、電力が落ちるなどのシステムエラーがあってもコマンド、データ、エラー情報を非揮発性メモリに保存してその情報を保持する半導体試験システムに関する。
【背景技術】
【０００３】
ＩＣテスタなどの半導体試験システムでＩＣおよびＬＳＩなどの半導体装置を試験する場合、被測定半導体ＩＣ装置にはＩＣテスタの適当なテスタピンで生成したテスト信号およびテストパターンが所定のテストタイミングで与えられる。そのテスト信号に対応してＩＣテスタは被測定ＩＣ装置から出力信号を受け取る。そして出力信号をストローブ信号により所定のタイミングでサンプルないしストローブして期待出力データと比較し、そのＩＣ装置が正常に機能しているかどうかを判定する。
【０００４】
テスト信号は、テスト信号の意図する振幅、インピーダンス、スルーレートを確立するドライバを通して被測定デバイスに送信する。被測定デバイスからの出力応答信号は、ストローブ信号のタイミングでアナログコンパレータでサンプルして所定のしきい値電圧と比較する。ドライバとアナログコンパレータの両方は一般にピンエレクトロニクスと呼ばれるブロック内で組み立てる。ピンエレクトロニクスはテスト信号および応答信号ならびにＤＣ電圧あるいはＤＣパラメトリック測定のアナログ値と関係するので、ピンエレクトロニクスのパラメータは校正して正確な測定ができるようにしなければならない。本発明はそのような校正データ、コマンドその他のデータを半導体試験システム内に保存することに関する。
【０００５】
従来、テスト信号とストローブ信号のタイミングは半導体試験システムのテスタ率ないしテスタサイクルに関して定義されている。そのような試験システムはしばしばサイクルベース試験システムと呼ばれている。別のタイプの試験システムとしてイベントベース試験システムがあり、所望のテスト信号およびストローブ信号をピンベースごとに直接、イベントメモリのイベントデータにより生成する。本発明はそのようなイベントベース試験システムにより適しているが、従来のサイクルベース半導体試験システムにも適用できる。
【０００６】
イベントベース試験システムでは、被測定半導体装置の試験に使用する信号の論理状態の変化であるイベントの概念を用いる。そのような変化には例えば、テスト信号の立上がりないし立下りエッジあるいはストローブ信号のタイミングエッジがある。イベントのタイミングは、基準時点からの時間の長さに関して定義する。一般にそのような基準時点は先のイベントのタイミングとなっている。代わりに、そのような基準時間をすべてのイベントに共通な固定された開始時間とすることもできる。
【０００７】
イベントベース試験システムでは、タイミングメモリ（イベントメモリ）内のタイミングデータは波形、ベクトル、遅延などに関する複雑な情報を夫々のテストサイクルないしその全てで含む必要がないので、タイミングデータの記述は劇的に単純化できる。イベントベース試験システムでは上述のように、一般にイベントメモリに保存されたそれぞれのイベントのタイミング（イベント）データは、現在イベントと直前のイベントの間の時差により表現される。固定開始点（絶対時間）からの時差と異なり、一般にそのような隣接するイベント（デルタ時間）の時差は小さく、メモリ内のデータのサイズも小さく、メモリ容量を削減できる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のように、半導体試験システム内のピンエレクトロニクス回路は、装置パラメータの正確な測定を達成するため校正が必要である。半導体試験システムで必要と思われる校正データの種類の例として次のものがある：（１）基準駆動電圧の補償、（２）基準比較（しきい値）電圧の補償、（３）駆動電圧負荷の補償、（４）テストピンに接続されたパラメータ（ＤＣ電圧と電流）測定回路の補償、（５）比較をトリガするために使用するタイミングストローブの補償、（６）テストピン刺激（テスト信号）の駆動に使用するタイミングトリガの補償。試験結果の精度や分解能に影響するエラー要素は他にもある。そのような他のエラー要素には、ピンカードと被測定デバイス間に設けたパーフォーマンスボードやピン取付具（ＨｉＦｉｘと取付具）における信号伝播遅延時間がある。
【０００９】
ドライバとアナログコンパレータの両方は一般にピンユニットないしピンエレクトロニクスとして知られるブロック内で組み立てる。被測定デバイスに送られたテスト信号と被測定デバイスから受け取る出力信号は、最新の試験システムのハードウエアと物理的寸法によりかなりの信号劣化を生じ得る信号経路を通過しなければならない。図９の例示的な試験システム８０を参照すると、ピンカード９８上のピンユニット８２からのテストベクトルは、ドライバ／コンパレータ回路８４と、配線８６と、「ポゴピン」８８と、ロードボード９２上のトレース９０と、ソケット９４と、そして最後に被測定デバイス９６とを通過する必要があることがある。出力信号も同様の経路を通ってピンユニット８２に戻らなければならない。
【００１０】
それらの経路は一般に長く、寄生抵抗や容量（ＲＣ）を含み、信号を遅くしたり、立上り、立下り時間を遅くし、電圧スィングなどを減少することがある。被測定デバイスの試験には入力テスト信号のＡＣ、ＤＣ特性を正確に制御し、出力信号のタイミングとパラメトリックスを正確に制御する必要があり得るので、ピンユニット８２のテスト信号と出力信号を校正して信号劣化を補って、正確な測定ができる必要がある。
【００１１】
図１０にオープンアーキテクチャ試験システムの例示的な一般的構造を示す。このオープンアーキテクチャ試験システムでは複数のベンダ（図１０の例ではベンダＡからベンダＦ）のピンカード１００を使用する。夫々のピンカード１００の設計はベンダ特有かつ被測定デバイス特有のものであって、他のピンカードとは異なる。異なるベンダのピンカードを使用すると、そのような試験システムでは校正に関して大きな課題が生じる。
【００１２】
既存の試験システムでは、夫々のピンカードの工場、現場校正デ‐タはフロッピィディスクやコンパクトディスクなどの外部記憶装置に保存する。この保存データは関連ピンカードとは物理的に分離した形でユーザに与えられる。校正データとピンカードをそのように分離するゆえに、ピンカードを試験システムにインスタールする際やピンカードないしＡＴＥの保守の際に、在庫調査目的でそれらを品目を緻密に追跡しなければならない。
【００１３】
ベンダ・ピンカードとその関連し分離した校正データを追跡するのが困難なことに加え、ピンカードと分離して校正データを持つことで追加の機能的な負担が生じる。例えば校正データが分離していることで、試験システムは外部記憶装置から正確な校正データ（正確なベンダとピンカードの種類）を探して読みとってカードを構成する必要がある。更に外部記憶装置が壊れていれば（例えば壊れたフロッピィディスク）、全てのカード校正データが失われることがある。複数ベンダのピンカードを持つオープンアーキテクチャ試験システムでは、しばしば数本のピンの故障が生じることがある。しかしそれらのピンの識別と校正には、同システムの全てのピンの完全な工場校正が必要になることがある。このプロセスは輸送と特殊な校正装置との接続が必要になり、時間がかかることがある。更にピンカードをシステム内の異なるスロットないし新しいシステムに移した際は、校正データをコピーし新しいスロットにマッピングしなければならない。新しいピンカードをインストールするにはピンカードに校正ファイルを添付し、校正と関連データファイルの更新やマッピングが必要になる。いくつかのピンカードを保守のためにシステムから取り除いた際は、除去した同じスロットにそれらが戻されるように特に注意しなければならない。
【００１４】
従がって試験システムの校正データを維持する効果的な方法を確立して、一定の時間間隔ないし電源アップの度に様々なパラメータの補償が行うことができようにし、校正データがピンカードと分離している場合に生じる在庫調査、構成、校正上の問題を解消する必要がある。
【００１５】
図１３にオープンアーキテクチャ試験システムのより高いレベルの視点のブロック図を示す。図１３でモジュール１３２はディジタル・ピンカードのような機能単位、アナログカード、装置電源（ＤＰＳ）あるいは波形発生器のような装置とすることができる。モジュールへの物理的接続は、ＯＰＥＮＳＴＡＲＴＭ  バスのようなシステムバスインターフェイス１４２を含むバックプレーン１４０を通して得ることができる。システムインターフェイスバスには論理やトレース、ピンを含めることができる。システムコントローラ１３４あるいはサイトコントローラ１３６の一つはユーザのインタラクションポイントになる。システムコントローラはマルチサイト／マルチＤＵＴ環境でサイトコントローラ１３６及びサイトコントローラの同期化のゲートウェイを提供する。システムコントローラと複数のサイトコントローラはマスター・スレーブ構成で作動する。システムコントローラはシステムの動作全体を制御し、特定のサイトコントローラが行うべき機能を決める。夫々のサイトコントローラはそれ自身で被測定デバイス１３８を十分試験できる。サイトコントローラはそのサイト内の様々なモジュールの動作を制御、モニターする。図１３のオープンアーキテクチャ試験システムは、２００３年２月１４日に出願された「半導体集積回路の試験プログラムを開発する方法と構造」という名称の米国仮出願番号６０／４４７，８３９号及び２００３年２月２４日に出願された「集積回路を試験する方法と装置」の名称の米国仮出願番号６０／４４９，６２２号に記載されている。
【００１６】
全体的なプラットフォームは、様々なハードウエア、ソフトウエアモジュールが使用可能になる標準のインターフェイスを提供する、ハードウエア、ソフトウエアの枠組みを含む。アーキテクチャはモジュール制御ソフトウエアと、モジュール間、サイトコントローラとモジュール、サイトコントローラ間、システムコントローラとサイトコントローラの間の通信を可能にするバックプレーン通信ライブラリを持つモジュラー化システムである。
【００１７】
データおよびコマンドは、事前に定義したプロトコルを用いてシステムコントローラ、サイトコントローラ、モジュール、システムバスインターフェイス間を通過させる。今日の試験システムでは、試験データおよびコマンドは送信前にＲＡＭの送信システムコントローラおよびサイトコントローラ、モジュールあるいはシステムバスインターフェイスに保存され、その受信前にＲＡＭの受信システムコントローラやサイトコントローラ、モジュールあるいはシステムバスインターフェイスに保存される。しかしシステムで電源が落ちるなどのシステムエラーがあり再初期化が必要になると、ＲＡＭ内のデータは失われ、システムを再初期化するとデータやコマンドの再送が必要になる。
【００１８】
従がってシステムエラー中でもコマンドやデータを保存する方法を確立し、再初期化後もデータやコマンドの再送が必要でないようにすることが必要である。
【００１９】
従がって本発明の目的は、複数のピンカードを持ち、校正データを局所的にピンカードに記憶し、夫々のピンカードは複数のピンユニットを含み、夫々のピンユニットはイベントベース・テスタ、サイクルベース・テスタ、アナログテスタ、パラメトリックテスタ、機能テスタ、混合信号テスタ、メモリテスタあるいはその組み合わせとして構成される半導体試験システムを提供することである。
【００２０】
本発明の別の目的は、複数のピンユニットを有するそれぞれのピンカードが非揮発性メモリを含み、ピンカード内のピンユニットに関係した様々なパラメータの校正データを保存する半導体試験システムを提供することである。
【００２１】
本発明の更なる目的は、夫々のピンカードは複数のピンユニットを含み、夫々のピンユニットはイベントベース・テスタ、サイクルベース・テスタ、アナログテスタ、パラメトリックテスタ、機能テスタ、混合信号テスタ、メモリテスタあるいはその組み合わせとして構成され、複数のピンユニットは更にピンユニットに関係した様々なパラメータの校正データを保存する非揮発性メモリを含む半導体試験システムを提供することである。
【００２２】
本発明の更なる目的は、複数のピンカードを含み、夫々のピンカードは複数のピンユニットを含み、夫々のピンユニットはイベントベース・テスタ、サイクルベース・テスタ、アナログテスタ、パラメトリックテスタ、アト・スピード機能テスタ、混合信号テスタ、メモリテスタあるいはその組み合わせとして構成され、内部で使用する全てのピンカードの校正データを管理する費用効果的で、エラーフリーで、安全かつ単純な方法を持つ半導体試験システムを提供することである。
【００２３】
本発明の更なる目的は、モジュール、サイトコントローラ、システムコントローラ間で転送するコマンドやデータを保存する高速非揮発性メモリを提供することである。
【課題を解決するための手段】
【００２４】
本発明では、半導体試験システムは被測定半導体装置を試験する多数のテストチャネルからなる。試験システムは、それぞれ複数のピンユニットを持ってテストチャネルの一部を確立する複数のピンカードと、夫々のピンカード内に設けられて、対応するピンカード内に搭載されたピンユニットに関係するエラー要素を補償する校正データを保存する非揮発性メモリとを含む。それぞれのピンカードにマイクロプロセッサを設けて校正データを管理し、対応するピンカード内の全てのピンユニットに対して校正手順を実行することができる。ここで夫々のピンユニットはイベントベース・テスタ、サイクルベース・テスタ、アナログテスタ、パラメトリックテスタ、機能テスタ、混合信号テスタ、メモリテスタあるいはその組み合わせとして構成される。
【００２５】
校正データは被測定デバイスを試験する際に対応するピンカードで使用するパラメータに関するエラー要素を補償するデータを含む。例えば校正データには、テストパターンのタイミングと基準電圧、ストローブ信号のタイミング、基準比較電圧を初めとするエラー要素を補償するデータが含まれる。
【００２６】
更なる態様として、本発明の試験システムは更に被測定デバイスを搭載するその被測定デバイス特有で信号を被測定デバイスとの間でやり取りする信号経路を持つパーフォーマンスボードと、試験システム内の複数のピンカードとパーフォーマンスボードを相互接続するピン取付具を有する。そのような構成で校正データには、テストパターンのタイミングと基準電圧、ストローブ信号のタイミング、基準比較電圧、パーフォーマンスボードとピン取付具の信号伝播遅延を含むエラー要素を補償するデータが含まれることが好ましい。
【００２７】
本発明によれば、半導体試験システムは夫々のピンカードに校正データを保存する非揮発性メモリを含み、ピンカードの全てのピンユニットのエラー要素を補償するように構成される。校正データを保存するメモリはピンカードに固設されるので、製造業者やユーザが行う在庫調査、ピンカードの取替え、校正データの更新プロセスなど、校正データの管理を単純化できる。ピンカードは局所マイクロプロセッサを含むので、ピンカードのピンユニットのデータマッピングを含む校正プロセスも単純化される。本発明によれば、イベントベース試験システムは全てのピンカードの校正データを管理する費用効果的で、エラーフリー、安全で単純な方法を達成できる。
【００２８】
ピンカード上の非揮発性メモリにより校正データを保存し、ピンカード、ロードボードあるいはソケットによる劣化を補償するのに使用する。ピンカードスロットに関係した校正データは、試験システムのバックプレーンの非揮発性メモリに保存してピンカードスロット対スロットのスキューを校正するのに使用できる。
【００２９】
ピンカードあるいは試験システムバックプレーンの非揮発性メモリに保存できる校正データ例として次のものがあるが、これに限定されない。即ち、（ｉ）  基準駆動電圧の補償、（ｉｉ）基準比較電圧の補償、（ｉｉｉ）駆動電流負荷の補償、（ｉｖ）テストピンに接続されたパラメトリック測定回路の補償、（ｖ）トリガ比較に使用するタイミングストローブの補償、（ｖｉ）テストピン刺激の駆動に使用するタイミングトリガの補償。
【００３０】
複数のベンダからピンカードを受け取り、夫々のピンカードが特定の校正データを保存できる局所非揮発性メモリを持つオープンアーキテクチャ試験システムは特有の利点を提供できる。例えばピンカードで局所的に入手可能な校正情報を持つことでハードウエア構成が容易になり、複数のベンダの異なるピンカードを使用できるようになる。夫々のピンカードは校正データを持つことができるので、外部コンパクトディスク（ＣＤ）から校正データを読み取るために別の関連データファイルは必要なくなる。更にユーザは、試験システムないし関連ホストコンピュータの、いずれの特定のピンカードスロットマッピングファイル情報やピンカード校正ファイル情報も維持する必要がなくなる。ピンカード上で局所的に入手可能な校正情報を持つことで、システム外で維持すべき情報が少なくなり、校正データはその関連ピンカードと密接に結合しているので、システムの信頼性が向上する。更に非揮発性メモリ内の校正データを新しい校正データで更新することで試験システムを容易に更新でき、時間を超えて構成要素の値変化を補償できる。
【発明を実施するための最良の形態】
【００３１】
図１は好適にはイベントベース試験システムの、半導体試験システムの基本構造例を示す概略ブロック図である。イベントベース試験システムは、システムバス（ピンバス）１４に接続されたホストコンピュータ１２並びにバスインターフェイス１３と、内部バス１５と、アドレス制御論理１８と、故障メモリ１７と、イベントカウントメモリ２０とイベントバーニヤメモリ２１とを含むイベントメモリと、イベントサミング・スケーリング論理２２と、イベント発生器２４と、ピンエレクトロニクス（ドライバとコンパレータ）２６とを含む。イベントベース試験システムは、一般にランダムアクセスメモリ（ＲＡＭ）やフラッシュメモリなどのメモリＩＣあるいはマイクロプロセッサやディジタル信号プロセッサのような論理ＩＣで、ピンエレクトロニクス２６に接続された被測定半導体装置（ＤＵＴ）２８を評価する。
【００３２】
ホストコンピュータ１２の例としては、ＵＮＩＸ（登録商標）、ウィンドウＮＴ、あるいはリナックスオペレーティングシステムを内部に有するワークステーションがある。ホストコンピュータ１２は、ユーザが試験の開始、停止動作を指示でき、テストプログラム他のテスト条件のローディングあるいはホストコンピュータでテスト結果の分析を可能にするユーザ・インターフェイスとして機能する。ホストコンピュータ１２はシステムバス１４およびバスインターフェイス１３を通してハードウエア試験システムとインターフェイスする。図示しないが、ホストコンピュータ１２を通信ネットワークと接続して、他の試験システムやコンピュータネットワークとテスト情報を送受信することが好ましい。
【００３３】
内部バス１５はハードウエア試験システム内のバスで、アドレス制御論理１８や故障メモリ１７、イベントサミング・スケーリング論理２２、イベント発生器２４などのほとんどの機能ブロックに共通に接続されている。アドレス制御論理１８の一例としてテスタプロセッサがあり、ハードウエア試験システム専用であってユーザはアクセスできない。アドレス制御論理１８はテストプログラムとホストコンピュータ１２の条件に基づいて試験システム内の他の機能ブロックに命令を出す。故障メモリ１７は、被測定デバイス２８の故障情報などのテスト結果をアドレス制御論理１８で定義されたアドレスに保存する。故障メモリ１７に保存された情報は、被測定デバイスの故障分析段階で使用する。
【００３４】
アドレス制御論理（アドレス・シーケンサ）１８はアドレスデータをイベントカウントメモリ２０とイベントバーニヤメモリ２１に提供する。実際の試験システムでは、複数組のイベントカウントメモリとイベントバーニヤメモリが備えられ、それぞれの組は試験システムのテストピンに対応できる。イベントカウントおよびバーニヤメモリはテスト信号とストローブ信号のそれぞれのイベントのタイミングデータを保存する。イベントカウントメモリ２０は参照クロック（整数部）の整数倍であるタイミングデータを保存し、イベントバーニヤメモリ２１は参照クロック（少数部）の少数であるタイミングデータを保存する。本発明の文脈では、それぞれのイベントのタイミングデータは先のイベントからの時差（遅延時間ないしデルタ時間）で表わす。
【００３５】
イベントサミング・スケーリング論理２２は、イベントカウントメモリ２０とイベントバーニヤメモリ２１のデルタタイミングデータに基づいて、それぞれのイベントの全体的なタイミングを示すデータを生成する。基本的にそのような全体的なタイミングデータは整数倍データと少数データを合計して生成する。タイミングデータを合計するプロセスの間、少数データ（整数データに対してオフセット）の繰越演算もタイミングカウント・オフセット論理２２で行われる。さらに全体的なタイミングを生成するプロセス中、タイミングデータをスケールファクタで修正して全体的なタイミングの修正を図ることができる。
【００３６】
イベント発生器２４はイベントサミング・スケーリング論理２２からの全体的なタイミングデータに基づいてイベントを実際に生成する。このように生成されたイベント（テスト信号とストローブ信号）はピンエレクトロニクス２６を通して被測定デバイス２８に与えられる。基本的にピンエレクトロニクス２６は多数の構成要素で形成され、その夫々はドライバやコンパレータ並びにスイッチを有して被測定デバイス２８に関して入出力関係を確立する。
【００３７】
図２は、ドライバ３５とアナログコンパレータ３６を持つピンエレクトロニクス２６の詳細な構造を示すブロック図である。イベント発生器２４はドライブイベントを生成し、ドライバ３５を通してテスト信号（テストパターン）として被測定デバイス２８の入力ピンに入力する。イベント発生器２４は更にサンプリングイベントを生成し、被測定デバイス２８の出力信号をサンプリングするストローブ信号としてアナログコンパレータ３６に入力する。アナログコンパレータ３６の出力信号はパターンコンパレータ３８によりイベント発生器２４からの期待デ‐タと比較する。両者の間に不整合があれば、故障信号が図１の故障メモリ１７に送られる。
【００３８】
図示しないがピンエレクトロニクス２６には更にＤＣパラメトリックテストを行う回路が含まれている。ＤＣパラメトリックテストには、基準ＤＣ電圧をピンにかけながら特定の装置に流れるＤＣ電流の測定や、基準ＤＣ電流を特定の装置ピンに供給しながらそのＤＣ電圧の測定が含まれる。ピンエレクトロニクス２６には更に、装置ピン用の被測定デバイスの端子抵抗器へのソース電圧を変える回路構成を含めることができる。
【００３９】
ピンエレクトロニクス２６は上記の様々なアナログパラメータに関係するので、そのようなパラメータは試験システムで使用する構成要素や試験システム内の物理的位置やレイアウト並びに時間や環境的変化によって変化する。従がってそれらのパラメータを校正し、被測定半導体装置上で正確な試験結果が得られる必要がある。
【００４０】
半導体試験システムで必要な校正データの種類をここで再度述べると次のものがある。即ち（１）基準駆動電圧の補償、（２）基準比較（しきい値）電圧の補償、（３）駆動電流負荷の補償、（４）テストピンと接続したパラメトリック（ＤＣ電圧と電流）測定回路の補償、（５）トリガ比較に使用するタイミングストローブの補償、（６）テストパターン刺激（テスト信号）を駆動するのに使用するタイミングトリガの補償。
【００４１】
更に実際の試験システムでは、テスト信号はパーフォーマンスボードとピン取付具（パーフォーマンスボードアダプタ）を通して被測定デバイスに供給されることに留意する。図３は（ピンカード上に搭載された）被測定デバイスとピンエレクトロニクスの間のパーフォマンスボードとピン取付具を含むイベントベース試験システムの外観例を示す概略図である。パーフォーマンスボードとピン取付具に関係した信号伝播遅延も半導体装置の試験で試験精度と解像度に影響する。
【００４２】
図３の例では、被測定デバイス２８を被測定デバイスの種類独自のパーフォーマンスボード４８上に配置する。メインフレーム４４上には複数のピンカードがインストールされている。パーフォーマンスボードとピンカード（図示せず）はピン取付具（パーフォーマンスボードアダプタ）４７でインターフェイスされている。一般にピン取付具はポゴピンのような多数のフレキシブルな接触ピンを有する機械的なブロックで、ピンカードをパーフォーマンスボード４８に電気的に接続する。
【００４３】
上述のように半導体装置のパラメータの正確な測定を行うために、様々なパラメータに関して半導体試験システムを校正しなければならない。校正データは製造業者が得て、記憶装置に工場校正データとして保存する。ユーザはフィールド校正データとして校正データを記憶装置で修正、追加することができる。その校正データに基づいて、様々なパラメータに関するエラーを一定の時間間隔ないし電源を入れる度に補償する。
【００４４】
図４は、校正データを試験システムに保存する本発明の基本概念を示す概略図である。本発明では、それぞれのピンカード４３は校正データを保存する為にメモリ７５を含んでいる。メモリ７５はフラッシュメモリなどの非揮発性メモリで、電源がＯＦＦの時もデータを維持する。非揮発性メモリ７５は同一ピンカード４３内のピンユニット６６の全ての校正データを保存する。そのような非揮発性メモリは、スタンドアロンメモリあるいは他の記憶装置の一部など様々な形態とすることができる。
【００４５】
更に本発明のオープンアーキテクチャ実施例では、ピンカード４３を１つ以上のベンダから供給できる。本発明のオープンアーキテクチャ実施例では、オープンアーキテクチャ試験システムは複数のベンダのピンカード４３を受け、夫々のピンカードは特定の校正データを保存できるＥＥＰＲＯＭやフラッシュメモリなどの局所非揮発性メモリ７５を含む。試験システムの夫々のピンカードは異なる被測定デバイスに対応でき、アト・スピード機能テスト、パラメトリックテスト、アナログテスト、混合信号テスト、メモリテストなど、被測定デバイスに異なる種類のテストを行うことが出来る。
【００４６】
特定の被測定デバイスを試験する場合、その被測定デバイス独自のピンカードを試験システムの特定のスロットにインストールし、その被測定デバイス独自のロードボード・ソケットアセンブリを試験システムに搭載し、被測定デバイスを特定のスロット用のポゴピンを介してその被測定デバイス独自のピンカードに接続するように試験システムを構成する必要がある（図９を参照）。ピンカード、スロットハードウエア（ポゴピン、配線など）、ロードボード、ソケットは全て信号の劣化に関係し、従がって被測定デバイスを試験する際はそれらの品目の夫々の校正データを使用しなければならない。
【００４７】
ピンカードとロードボード、ソケット関連の校正データは、夫々の被測定デバイスについてピンカード、ロードボード、ソケットが異なるので、夫々の被測定デバイスタイプについて異なる。従がってピンカード上の非揮発性メモリを使用することで試験システムはその校正データを局所的に夫々のピンカードに保存でき、それを使用してそれらの要素を補償できる。別の実施例によれば、ロードボード上の非揮発性メモリを使用してロードボード、ソケット校正データを最初に保存できる。システムプロセッサはロードボード上に保存された校正データを直接ロードボードから使用できる、あるいは使用する前に校正データをピンカード上の非揮発性メモリに転送することができる。この転送はシステムに電源を入れたときに自動的にあるいはユーザコマンドの指示で行うことができる。
【００４８】
別の実施例ではピンカード上の読取専用メモリ（ＲＯＭ）を使用できるが、ＲＯＭを使用することで一定の制限が生じる。ピンカード上でＲＯＭを使用してスロットの特定のロードボード・ソケット校正データを保存すると、そのピンカードの使用は一定スロットに限定される。云いかえればＲＯＭデータは変更できないので、ＲＯＭが例えばスロットＡの特定のロードボード・ソケット校正データを保存すると、そのピンカードはスロットＡだけでしか使用できない。そのピンカードをスロットＢに接続すると、ＲＯＭ校正データは無効となる。
【００４９】
図４の本発明の詳細に進む前に、ここで従来の方法について記述する。この例は図５のブロック図に示されており、全てのピンカードの校正データ、即ち試験システムの全てのピンユニットの校正データが外部記憶装置７７に保存されている。
【００５０】
外部記憶装置７７にはピンカードの全てのピンユニットに関する工場・現場校正データを保存されている。外部記憶装置７７は例えばピンカードとは分離した、テストコントローラのホストコンピュータに挿入して校正データを読み取るフロッピィディスクないしコンパクトディスクである。夫々のピンユニットの校正データは、例えばホストコンピュータ内に作成されたマッピングファイル７８により分配される。従来の試験システムではダイナミックランダムアクセスメモリ（ＤＲＡＭ）ないしスタティックランダムアクセスメモリ（ＳＲＡＭ）をピンカード上で使用して外部記憶装置７７から校正データを受信し保存できるが、ピンカードをシステムから取り除いたときあるいは電源が落ちるとＤＲＡＭないしＳＲＡＭのコンテンツが失われるので、外部記憶装置７７を除去することはできない。
【００５１】
本発明の発明者らは、試験システム内のピンカードとは分離して外部記憶装置７７を持つ図５の構造は以下の理由から不利であることが分かった。
【００５２】
校正品目と校正データは、ピンカードの在庫調査、試験システムへのインストール、システム管理において共に密接に追跡する必要がある。それらを分離すると全体的な製造、維持費が増大する。更に外部校正データをその目標ピンカードと関連付けるのにより複雑なシステム構成ソフトウエアが必要になり、ソフトウエアが増大する。更にピンカード外に校正データを持つことは次のような欠点がある。
【００５３】
（１）試験システムは外部記憶装置から校正データを探索して読み取ってピンカードを構成しなければならない。
【００５４】
（２）外部記憶装置が壊れれば、全ピンカードの校正データが失われることがあり、試験システムの全てのピンの新しい工場校正が必要になり、特殊な校正装置の輸送や接続が必要な長いプロセスになることがある。
【００５５】
（３）ピンカードを新しい試験システムに移す時、校正データを複製して新しいシステムのカードスロットにマッピングしなければならない。
【００５６】
（４）試験システム上に新しいピンカードをインストールするときにピンカードに付随するピンカード校正ファイルが必要になり、目標試験システムの校正マッピングとデータファイルの更新が必要になる。
【００５７】
（５）維持管理のために試験システムから数枚のピンカードを除去するとき、それらが元々あった同じスロットに間違いなく戻されるように注意が必要である。
【００５８】
図４に示す本発明に戻ると、校正データはそれぞれのピンカード４３に設けられた校正メモリ７５に保存される。校正メモリ７５は電源がオフの時もデータを維持できる非揮発性メモリである。夫々のピンカードは、校正メモリを読み取りピンユニットレジスタ（図示せず）に書き込むことのできるマイクロプロセッサを持っている。本発明の校正データを目標ピンカードの非揮発性メモリに保存する利点には次のものがある。
【００５９】
（１）固定位置のピンボード上にカード校正情報があるので、ハードウエア構成が容易になる。
【００６０】
（２）夫々のボードには、インストールする別の関連データファイルなしに、そのオリジナルの工場校正データが付いている。
【００６１】
（３）ユーザは特定のピンカードスロットマッピングファイル情報を全く維持管理する必要がない。これは夫々のカードにある非揮発性メモリに保存されたデータから自動的に行われる。
【００６２】
（４）ユーザは特定のピンカード校正ファイル情報を全く維持管理する必要がない。これは夫々のカードにある非揮発性メモリに保存されたデータから自動的に行われる。
【００６３】
（５）試験システム外で維持する必要がある情報が少なく、校正データはその関連ピンカードと直接に結合しているので、システムの信頼性が向上する。
【００６４】
（６）試験システムは新しい校正データで非揮発性メモリを容易に更新して時間を超えて構成要素の値の変化を補償できる。
【００６５】
（７）校正記憶システムは補償すべき試験システムのピンカード上に局所的に校正データを保存する。
【００６６】
（８）非揮発性メモリシステムは、測定と被測定デバイスの刺激生成で使用するプロセッサで処理可能な校正データを保存する。
【００６７】
図６は、本発明のイベントベース半導体試験システムの構造例を示すブロック図である。試験システムは複数のピンカード４３を含んでいる。更に夫々のピンカードは、３２本のテスタピンに対する３２のピンユニットのように、複数のテスタピンに対応する複数のピンユニット（イベントテスタ）６６を含んでいる。図６の試験システムで、複数のイベントピンカード４３は、システムバス（ピンバス）１４を通して試験システムのホストコンピュータであるテスタコントローラにより制御される。
【００６８】
図６で、ピンカード４３はテストパターン（テスト信号）を被測定デバイス２８に与え、テストパターンから生じる被測定デバイスの反応出力信号を検査する。図３に示すように試験システムはピンカード４３と被測定デバイス２８の間に、ピン取付具４７とパーフォーマンスボード４８を有している。
【００６９】
夫々のピンカード４３は例えば３２本のテスタピンに対するピンユニット６６１−６６３２と、インターフェイス５３と、プロセッサ６７と、メモリ７５とを有している。イベントベース試験システムで夫々のピンユニット６６は夫々のテスタピンに対応し、同一テスタボード内で同一内部構造を持つ。本例では、ピンユニット６６は、イベントメモリ６０と、イベント実行ユニット（イベントサミング、スケーリング、イベント生成）４７と、ピンエレクトロニクス（ドライバとコンパレータ）２６と、テスト結果（故障）メモリ５７とを持つ。メモリ７５は上述のように校正データ並びにその他のデータを保存する。
【００７０】
イベントメモリ６０はテストパターンを生成するイベントデータを保存する。イベント実行ユニット４７はイベントメモリ６０のイベントデータに基づいてテストパターンを生成する。テストパターンはピンエレクトロニクス２６を通して被測定デバイスに供給する。被測定デバイスの出力信号はピンエレクトロニクス２６のコンパレータにより期待信号と比較し、その結果はテスト結果メモリ５７に保存する。
【００７１】
図６で点線で示すように、ピンエレクトロニクス２６と被測定デバイス２８はピン取付具４８とパーフォーマンスボード４８によりインターフェイスされている。ピンエレクトロニクス（ドライバ）２６から被測定デバイス２８へのテスト信号は、ピン取付具とパーフォーマンスボード内の信号伝播遅延時間により影響されることがある。同様に被測定デバイス２８からピンエレクトロニクス２６（コンパレータ）への出力信号は、ピン取付具とパーフォーマンスボードの信号伝播遅延時間により影響されることがある。
【００７２】
従がって図７は、校正データにパーフォーマンスボードとピン取付具に関連した伝播遅延時間を補償するデータを含む、本発明の別の実施例の概念例を示す概略ブロック図である。ピン取付具４７とパーフォーマンスボード４８内の伝播遅延時間に関する情報はピンカード４３と直接関連していないが、ピンユニットの合計信号経路長さと関係している。従がって（１）特定のパーフォーマンスボード伝播遅延時間校正データと（２）ピンカードからピン取付具への伝播遅延時間校正デ‐タ、に関する校正データをピンカード４３の非揮発性メモリ７５に保存するのは有用である。
【００７３】
図１１に本発明のオープンアーキテクチャ実施例の、非揮発性メモリを有するピンカードの詳細なブロック図を示す。図と記述を簡略化するため、ピンカード１１２毎に１つのピンユニット１２０を示す。夫々のピンユニット１２０は１つのテスタチャネルと関連している。一般に夫々のピンカード１１２は８ないし１６の複数のピンユニット１２０を持つ。図１１に示すように夫々のピンカード１１２は、非揮発性メモリ１０４から校正データを読み取り、ピンユニットレジスタに書き込むことのできる組込みマイクロプロセッサなどの局所コントローラ１２２を持つ。
【００７４】
バックプレーン１０６の内部ピンバス１２８は組込みマイクロプロセッサ１２２ないし外部ホスト中央演算装置（ＣＰＵ）１０２のいずれかでアクセスできる。ホストＣＰＵ１０２は、ＵＮＩＸ、ウィンドウズ（登録商標）ＮＴ、リナックス・オペレーティングシステムを持つワークステーションなどのホストコンピュータに含めることができる。ホストコンピュータはユーザインターフェイスとして機能し、ユーザはそれによりテストのオペレーションの開始や停止を指示したり、テストプログラム他のテスト条件をロードし、ホストコンピュータで結果分析を行うことができる。ホストコンピュータは内部ピンバス１２８と夫々のピンカード１１２のピンバスインターフェイス（ＰＢＩ）回路１０８を通して試験システムとインターフェイスする。プロセッサ１２２を含むＰＢＩ１０８は、テスタコントローラ（ホストＣＰＵ１０２）とピンカードプロセッサ１２２間で同期バスプロトコルを提供する。図示しないが、好適にはホストコンピュータを通信ネットワークと接続して他の試験システムやコンピュータネットワークとテスト情報を送受信する。
【００７５】
夫々のピンカード１１２内の内部アドレス／データバス１３０は、プロセッサ１２２、ベクトルメモリ１２４、非揮発性メモリ１０４、故障メモリ１２６、波形発生器１１０などのピンカード内の機能ブロックのほとんどと接続している。プロセッサ１２２はテストプログラムとホストコンピュータの条件に基づいて試験システム内の他の機能ブロックに命令を出す。故障メモリ１２６は被測定デバイスの故障情報などのテスト結果を保存する。故障メモリ１２６に保存された情報は被測定デバイスの故障分析段階で使用する。
【００７６】
フラッシュないし非揮発性メモリ１０４は、被測定デバイスに対して行う動作を制御するか、既に進行中のコマンドのステータスを示す数ビットを含むステータスレジスタを有する。このレジスタは、完了に比較的長時間かかるコマンド中にポーリングすることができる。例えばバルク消去（ＢＥ）コマンドは完了に少ない時間しか必要としない。ページプログラム（ＰＰ）及びセクタ消去（ＳＥ）コマンドも少ない時間しか必要としない。それらの動作中、ステータスレジスタ読取り動作（ＲＤＳＲ）だけが受け入れられるが、その他の全てのものは無視される。それらのコマンド（ＰＰ，ＳＥ、ＢＥ）のそれぞれは頻繁に使用される。ＢＥとＳＥコマンドは、（１）データの初期プログラミング中と、（２）メモリに保存された値の更新時、の２つの状況下で使用される。フラッシュないし非揮発性メモリ１０４消去コマンドはレジスタの夫々のビットを論理高に設定する。ＰＰプロセスはビットを論理低にしか設定できない。フラッシュないし非揮発性メモリ１０４に保存されたデータを更新するには次のような動作シーケンスが必要である。即ち（１）変更する値を含むセクタの全てのデータを読み取り、（２）ＳＥコマンドを出してセクタを消去し、（３）ＰＰコマンドを出して全てのデータをセクタに書き戻す。このデータには更新値が含まれる。
【００７７】
図１１に示すようにピンカード１１２の非揮発性メモリ１０４に保存できる校正データ例には次のものがあるが、それに限定されることはない。即ち（ｉ）  基準駆動電圧の補償、（ｉｉ）基準比較電圧の補償、（ｉｉｉ）駆動電流負荷の補償、（ｉｖ）テストピンに接続されたパラメトリック測定回路の補償、（ｖ）トリガ比較に使用するタイミングストローブの補償、（ｖｉ）テストピン刺激の駆動に使用するタイミングトリガの補償。
【００７８】
ピンカードスロットに関連した校正データ（即ちスロット対スロット・スキュー）はシステムに依存しピンカード依存ではないので、ピンカードスロット校正データはピンカード非揮発性メモリに最初に保存することはできない。しかしピンカードスロット校正データはどこにも保存でき、ピンカードを特定のスロットに一度インストールすると、その特定のスロット特有のピンカード校正データがピンカードの非揮発性メモリに転送される。図１２に示す本発明の一実施例では、ピンカードスロットに関連した校正データはバックプレーン１１６の不揮発性メモリ１１８に最初に保存でき、ホスト中央演算装置（ＣＰＵ）１１４の制御下で、メモリ１１８から直接使用してピンカードを校正するか、使用する前にピンカード上の非揮発性メモリに転送できる。この転送はシステムの電源を入れた時に自動的に行うことができ、あるいはユーザコマンドの指示で行うことができる。別の実施例では、システムＲＯＭを使用してピンカードスロット校正データを最初に保存できる。
【００７９】
実施例では、ピンカード上の非揮発性メモリは夫々のピンユニットについて２つのバイナリ３２ビット校正データエントリと、基準駆動電圧に対する修正オフセットと、基準比較電圧に対する修正オフセットとを保持できる。非揮発性メモリは「Ｃ」言語構造の配列として処理、フォーマット化できる。そのような構成では、ピンユニットレジスタは「Ｃ」言語構造の配列として処理、フォーマット化できる。例えばメモリは「ＣＡＬＩＢＲＡＴＩＯＮ＿ＭＥＭＯＲＹ」と名づけることができ、夫々のピンユニットの配列は「ＰＩＮ＿ＵＮＩＴ」と名づけることができる。ピンカードを試験システムに配置して電源を入れると、組込みプロセッサが電源アップ機能を走らせ、校正構成ルーチンを初期化し開始する。
【００８０】
図８は、試験システムで電源アップのときに校正プロセスを開始するＣプログラミング言語で書かれたプログラム例である。この「Ｃ」言語例では、非揮発性メモリは「ＣＡＬＩＢＲＡＴＩＯＮ＿ＭＥＭＯＲＹ」の名前で処理され、ピンユニットは「ＰＩＮ＿ＵＮＩＴ」の名前で処理される。試験システムの電源を入れると、ピンカードの組込みプロセッサは電源投入機能を実行してそれ自身で初期化し、校正プロセスを開始する。図８の記述は単に例示的なもので、組込みプロセッサのアセンブリ言語で実施される配列構造など、本発明の概念内で他に校正を行う多くの方法がある。
【００８１】
開示を単純化する為、ここでは校正データの保存だけを記述した。しかし本発明の方法と装置は他の情報を局所的に夫々のピンカードに保存する際も使用できる。例えばテスト条件やテストシーケンスを、同じようにＥＥＰＲＯＭやフラッシュメモリなどの非揮発性メモリを使用して夫々のピンカード上に局所的に保存できる。このテストシーケンスに関して、ＩＣはパラメトリックテスト、ＡＣテスト、ＤＣテスト、機能テスト、スキャンテストなどの様々なテストを用いてしばしば試験されるので、テストシーケンスはそれらのテストをＩＣに行う順番を記述する。テスト条件に関して、夫々のテストは複数のパターンを含み得ることを理解すべきである。例えば２つの入力ゲートの機能テストは４つのパターンがある（００、０１、１０、１１）。パターンはＩＣの入力で印加される２値組である。夫々のテストでは、入出力ピン（例えばＶｉｎ、Ｖｉｌ、Ｖｏｈ、Ｉｉｌ、Ｉｉｈ、Ｉｏｌ、Ｉｏｈ）の電圧や電流レベルなどの一定の条件の規定を必要とすることがある。他のテスト条件には、ストローブの持続時間、待機時間など、タイミングに関連したものがある。テストシーケンス、テスト条件、夫々のテストのベクトルは、テストプログラムで記述される。テスタがこのテストプログラムを実行すると、テストシーケンスやテスト条件、ベクトルがＩＣに与えられる。
【００８２】
本発明によれば、半導体試験システムは夫々のピンカードに校正データを保存する非揮発性メモリを含み、ピンカードの全ピンユニットのエラー要素を補償するように構成される。校正データを保存するメモリはピンカードに固設されるので、在庫調査プロセス、ピンカードの取替え、校正データの更新などの製造業者やユーザによる校正データの管理を単純化できる。ピンカードは局所マイクロプロセッサを含むので、ピンカードのピンユニットのデータマッピングを含む校正プロセスも単純化される。本発明によれば、試験システムは全てのピンカードの校正データを管理する費用効果的で、エラーフリー、安全で単純な方法を達成できる。
【００８３】
図１３の例示的なオープンアーキテクチャシステムを再び参照すると、データやコマンドはシステムコントローラ１３４、サイトコントローラ１３６、モジュール１３２の間をしばしば事前に定義したプロトコルを使用してシステムバスインターフェイス１４２を通して送付される。特定のプロトコルのそれらの通信は、５つの通信クラスを表す、モジュールとシステムコントローラ間、モジュールとサイトコントローラ間、サイトコントローラ間、モジュール間、サイトコントローラとシステムコントローラ間で行うことができる。５つのクラスの夫々は更に、コマンド通信とデータ通信に分けることができる。
【００８４】
図１４は、本発明の実施例の、モジュール１３２とシステムバスインターフェイス１４２の詳細を示す例示的なブロック図である。図１４で、データやコマンドは送信前にモジュールとシステムバスインターフェイス内の非揮発性メモリ（例：フラッシュないしＥＥＰＲＯＭ）に保存され、更にそれらが受信されるとモジュールとシステムバスインターフェイスの非揮発性メモリに保存される。図１４では図示しないが、データやコマンドは送信前そして受信後にシステムコントローラやサイトコントローラの非揮発性メモリに保存することもできる。尚、図１４に示すメモリの編成はＦＩＦＯであるが、他の編成も可能である。図１４のモジュールとシステムバスインターフェイスは、２００３年１１月２６日に出願された「ＲＦおよび混合信号／アナログテスティングのテストヘッド・モジュール」の名称の米国仮出願に記載されている。
【００８５】
非揮発性メモリはフラッシュないしＥＥＰＲＯＭメモリを含むことができるが、それに限定されるものではない。非揮発性メモリでデータやコマンドを保存することで、システムがダウンしたり停電が起こってもデータやコマンドが失われたり、データやコマンドの再生や再送が必要になる恐れはない。例えばバスエラーなどのシステムエラーや停電が起こると、従来のシステムでは回復シーケンスを実行してシステム全体を再初期化しなければならないことがある。しかし本発明の実施例によりコマンドやデータを非揮発性メモリに保存するならば、バスの再初期化は必要かもしれないが、保存されたデータやコマンドを送信体で再生したり、受信体に再送する必要はない。実施例では非揮発性メモリは高速で電子的に非揮発性のメモリで、遅すぎるハードディスクのような遅い記憶装置ではない。
【００８６】
図１４は更に本発明の追加的な実施例を例示している。図１４で、エラーレジスタ１４４は、診断とトラブル処理に使用できるエラー情報を保存する。従来のシステムでは、エラーレジスタはＲＡＭで実施されたのでシステムを再初期化した時にそれらのエラーレジスタのコンテンツは失われる。このエラー情報の損失を防ぐ為、システムの再初期化前にエラー情報を読み取るという時間がかかる動作を行わなければならない。しかし本発明の実施例では、エラーレジスタは非揮発性メモリで実施されるので、システムエラーが起こっても、エラーレジスタのコンテンツを失うことなく、システムの再初期化を直ちに行うことができる。従がって再初期化前にエラー情報を読み取るという時間のかかる段階を回避できる。後に診断やトラブル処理が必要になれば、エラー情報を読み取ることができる。
【００８７】
ここでは実施例だけを特に例示して説明したが、上記の教示に照らしてまた添付の特許請求の範囲内で、本発明の趣旨と範囲を逸脱せずに、本発明の多くの修正や変形が可能であることが理解されよう。
【図面の簡単な説明】
【００８８】
【図１】本発明のイベントベース試験システムの基本構造を示す概略ブロック図である。
【図２】図１のピンエレクトロニクスに関する詳細と、イベント発生器からの関連ドライブイベント（テスト信号）とサンプリングイベント（ストローブ信号）を示す概略ブロック図である。
【図３】被測定デバイスとピンカード間のパーフォーマンスボードとピン取付具を含むイベントベース試験システムの外観例を示す概略図である。
【図４】試験システムの夫々のピンカードに設けた非揮発性メモリに校正データを保存する本発明の基本概念を示す概略ブロック図である。
【図５】ピンカードとは別に設けられた外部記憶装置に校正データを保存する試験システムで校正データを保存する別の方法を示す概略ブロック図である。
【図６】夫々のピンカードが複数のピンユニットないしイベントテスタを含む複数のピンカードを有するイベントベース試験システムの構造例を示す概略ブロック図である。
【図７】校正データにパーフォーマンスボードとピン取付具に関係した伝播遅延時間を補償するデータが含まれ本発明の別の実施例の概念例を示す概略ブロック図である。
【図８】試験システムで電源を入れたときに校正プロセスを開始するＣプログラミング言語で書かれたプログラム例を示す。
【図９】従来の自動検査装置システムにおけるテストパターンの例示的な経路を示す。
【図１０】オープンアーキテクチャ試験システムを例示する図である。
【図１１】本発明の実施例の、ピンカード上の非揮発性メモリに校正データを保存するオープンアーキテクチャ試験システムのより詳細な例示的なブロック図である。
【図１２】本発明の実施例の、バックプレーン上の非揮発性メモリにピンカードスロット校正データを保存するオープンアーキテクチャ試験システムの例示的なブロック図である。
【図１３】本発明の実施例の、オープンアーキテクチャ試験システムのより高い視点の例示的なブロック図である。
【図１４】本発明の実施例の、モジュールとシステムバスインターフェイスをより詳細に示す例示的なブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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