(57)【要約】欠陥を検出するため被試験装置（ＤＵＴ）を試験する試験装置は、測定回路（ＭＥ）、スレッショルド回路（ＴＨ）、および制御回路（ＣＧ）を具備する。測定回路（ＭＥ）は、クロックパルス（ＣＬＫ）のカウント数（Ｎ）を得るためカウント周期（ＴＣ）の間にクロックパルス（ＣＬＫ）を計数するカウンタ（Ｃ１）を具備する。カウント周期（ＴＣ）には、被試験装置（ＤＵＴ）の端子（ＩＮ）に接続されたスイッチ（Ｓ）が端子（ＩＮ）から電源電圧（ＶＤＤ）を取り出し、端子（ＩＮ）の電圧（ＶＤＤ’）が減衰を開始する時点に生じる試験サイクルの開始（ｔ１）によって決まる始まりがある。カウント周期（ＴＣ）の終わりは、比較器（ＣＯＭ１）によって端子（ＩＮ）の電圧（ＶＤＤ’）が基準値（ＶＲＥＦ）と交差することが検出される時点（ｔ２）によって決まる。制御回路（ＣＧ）は、被試験回路（ＣＵＴ）の製造プロセスの変動性を考慮してクロック信号（ＣＬＫ）および／または基準数（ＮＴＨ）を発生させる。スレッショルド回路（ＴＨ）は、カウント数（Ｎ）と基準数（ＮＴＨ）を比較することにより合格／不合格信号（ＰＦ）を発生させる。
2006500559.tif 000002
【特許請求の範囲】
【請求項１】
被試験回路の静止電流を試験する試験装置であって、
電源電圧を供給する電源電圧源と、
前記被試験回路の端子に結合されたスイッチと、
試験サイクルの開始時に前記端子から前記電源電圧を除去するため前記スイッチを制御するドライバと、
前記端子の電圧を基準値と比較する比較器と、
クロックパルスを供給するクロック発生器と、
前記試験サイクルの開始によって決まる始まりと前記端子の電圧が前記基準値と交差する時点によって決まる終わりとを有するカウント周期の間に前記クロックパルスを計数してカウント数を得るカウンタと、
合否信号を供給するため前記カウント数を基準数と比較するスレッショルド回路と、
前記被試験回路のプロセスパラメータに応じて前記基準数の値および／または前記クロックパルスのクロック周波数を制御する制御回路と、
を具備する試験装置。
【請求項２】
前記被試験回路が集積回路であり、前記制御回路が一方で前記被試験回路の速度と他方でＩＤＤＱの許容可能または許容不可能な値のレンジとの間の相関に関する外部判定された情報を受け取る入力を具備し、前記相関に基づいて前記基準数の値および／または前記クロックパルスの周波数を決定する、請求項１に記載の試験装置。
【請求項３】
前記被試験回路が集積回路であり、
前記制御回路が、
前記被試験回路の速度に応じた周波数を有する発振器クロックパルスを発生させる発振器と、
前記被試験回路の速度を決定するさらなるカウント数を得るため、所定の期間中に前記発振器クロックパルスを計数するさらなるカウンタと、
を具備する、請求項１に記載の試験装置。
【請求項４】
前記外部判定された情報が前記速度に応じて前記静止電流の許容可能な値のレンジを示し、前記制御回路が、前記相関に関する前記外部判定された情報を受け取る入力をもつ、前記被試験回路に関連した速度における前記静止電流の値のレンジの上限値よりも大きい前記基準数の値を決定する基準数計算器を具備する、請求項２に記載の試験装置。
【請求項５】
前記制御回路が、前記さらなるカウント数から得られた速度と前記カウント数から得られた静止電流との間の相関に基づいて前記基準数を決定する基準数計算器を具備する、請求項３に記載の試験装置。
【請求項６】
前記クロック発生器が、前記相関に関する外部判定された情報を受け取る入力をもつ、前記静止電流の値が増加するときに増加するように前記クロック発生器によって供給された前記クロックパルスの周波数を制御するクロック制御回路を具備する、請求項２に記載の試験装置。
【請求項７】
前記クロック発生器が、前記さらなるカウント数から得られた速度と前記カウント数から得られた静止電流との間の相関に基づいて、前記クロック発生器によって供給される前記クロックパルスの周波数を制御するクロック制御回路を具備する、請求項１に記載の試験装置。
【請求項８】
前記スレッショルド回路が、
第１のカウント周期中のクロックパルスの第１のカウント数と第２のカウント周期中のクロックパルスの第２のカウント数との間の差である差数を判定する差回路と、
前記差数を基準数と比較する比較器と、
をさらに具備する、請求項１に記載の試験装置。
【請求項９】
前記差回路がクロックパルスの一連のカウント数の最小値と最大値を記憶するメモリを具備し、前記最小値が前記第１のカウント数を表し、前記最大値が前記第２のカウント数を表す、請求項８に記載の試験装置。
【請求項１０】
前記差回路が前記第１のカウント数を記憶するメモリを具備し、前記第２のカウント数が第１の試験サイクルの後に続く第２の試験サイクル中に決定される、請求項８に記載の試験装置。
【請求項１１】
前記クロック発生器が前記被試験回路の検知された温度を供給する温度センサをさらに具備し、前記基準数計算器がさらに前記検知された温度に基づいて前記基準数を制御するように適合する、請求項４または５に記載の試験装置。
【請求項１２】
前記クロック発生器が前記被試験回路の検知された温度を供給する温度センサを具備し、前記クロック制御回路がさらに前記検知された温度に基づいて前記クロックパルスの周波数を制御するように適合する、請求項６および７に記載の試験装置。
【請求項１３】
端子を有する被試験回路を試験する方法であって、
前記被試験回路の端子に結合されたスイッチを介して電源電圧を供給し、
試験サイクルの開始時に前記端子から前記電源電圧を除去するため前記スイッチを制御し、
前記端子の電圧を基準値と比較し、
クロックパルスを供給し、
前記試験サイクルの開始によって決まる始まりと前記端子の電圧が前記基準値と交差する時点によって決まる終わりとを有するカウント周期の間に前記クロックパルスを計数してカウント数を得、
合否信号を供給するため前記カウント数を基準数と比較し、
前記被試験回路のプロセスパラメータに応じて前記基準数の値および／または前記クロックパルスのクロック周波数を制御する、
方法。
【請求項１４】
試験回路を具備する集積回路にして、前記試験回路は当該集積回路の少なくとも一部分によって引き出されたドレイン・ドレイン間の静止電流を試験する、集積回路であって、
前記試験回路は、
被試験回路の端子に結合されたスイッチと、
試験サイクルの開始時に前記端子から電源電圧を除去するため前記スイッチを制御するドライバと、
前記端子の電圧を基準値と比較する比較器と、
クロックパルスを供給するクロック発生器と、
前記試験サイクルの開始によって決まる始まりと前記端子の電圧が前記基準値と交差する時点によって決まる終わりとを有するカウント周期の間に前記クロックパルスを計数してカウント数を得るカウンタと、
合否信号を供給するため前記カウント数を基準数と比較するスレッショルド回路と、
前記被試験回路のプロセスパラメータに応じて前記基準数の値および／または前記クロックパルスのクロック周波数を制御する制御回路と、
を具備する集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、欠陥を検出するため被試験装置を試験する試験装置、試験方法、および、試験回路を具備する集積回路に関する。
【背景技術】
【０００２】
Ａ．Ｒｕｂｉｏらによる刊行物「ＣＭＯＳ  ＶＬＳＩ回路の内蔵式静止電流モニター（Ａ  ｂｕｉｔ−ｉｎ  ｑｕｉｅｓｃｅｎｔ  ｃｕｒｒｅｎｔ  ｍｏｎｉｔｏｒ  ｆｏｒ  ＣＭＯＳ  ＶＬＳＩ  ｃｉｒｃｕｉｔｓ）」、ＥＤＴＣ予稿集、ＩＥＥＥ、１９９５年、ページ５８１〜５８５頁は、ＣＭＯＳデジタル回路用のオンチップＩＤＤＱモニターを開示する。このＩＤＤＱモニターは、被試験回路（ＣＵＴとも称される）の合否を与えるためドレイン・ドレイン間の静止電流（ＩＤＤＱ）を測定する。内蔵式制御型スイッチは、ＣＵＴのＶＤＤ電源線上で作動する。ＩＤＤＱ測定の始めに、スイッチは電源電圧を電源線から切り離す。ＣＵＴの欠陥のある電流ＩＤＤＱの測定は、ＣＵＴの電源線の寄生容量における電圧の減衰速度の観測を通して行われる。変化が小さい場合に、この電圧は時間と共に直線的に減少する。ＣＵＴのＩＤＤＱを表す減衰時間は、スイッチが電源電圧を電源線から切り離す時点と、電源線で減少する電圧が基準値より下に降下する時点との間の時間として測定される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、ＩＤＤＱをより正確に測定する被試験回路の試験を行えるようにすることである。
【課題を解決するための手段】
【０００４】
本発明の第１の態様は請求項１に記載されるように欠陥を検出するため被試験装置を試験する試験装置を提供する。本発明の第２の態様は請求項１３に記載されているような試験方法を提供する。本発明の第３の態様は請求項１４に記載されているように試験回路を具備する集積回路を提供する。有利な実施形態は従属請求項に規定されている。
【０００５】
欠陥を検出するため被試験回路（ＣＵＴ）を試験する試験装置は、クロックパルスのカウント数を得るためカウント周期の間にクロックパルスを計数するカウンタを具備する。カウント周期には、試験サイクルの開始によって決まる始まりがあり、この試験サイクルの開始は、ＣＵＴの端子に結合されたスイッチが端子から電源電圧を除去し、端子の電圧が本質的に端子に存在するＤＵＴの容量を放電させる電流ＩＤＤＱに起因して減衰を開始する時点に生じる。カウント周期は、試験サイクルの開始時に始まり、或いは、試験サイクルの開始から所定の時間遅延後に始まる。カウント周期の終わりは、比較器によって入力の電圧が基準値と交差することが検出される時点によって決まる。カウント周期の終わりは、基準値と交差する時点でもよく、或いは、基準値の交差から既知の時間遅延後でもよい。通常、試験装置は集積回路のＩＤＤＱを試験する。しかし、より一般的には、被試験回路によって試験対象のピンから取り出された電流は、このピンが電源電圧から切り離された後に、試験対象のピンの電圧が基準電圧値より降下するまでに生じるクロックパルスの数を計数することにより判定することが可能である。通常、試験対象のピンは被試験装置の電源ピンである。
【０００６】
カウント周期の終わりに、カウンタのカウント値は、ＣＵＴの容量およびＩＤＤＱが一定であると仮定するならば、ＣＵＴのＩＤＤＱに反比例するが、この仮定は試験が行われる電源電圧のレンジにおいて許容できる。
【０００７】
スレッショルド回路はカウント数を処理し、その結果は被試験装置に欠陥があるかどうかを判定するため基準数と比較される。欠陥があるかどうかを判定する精度を改良するため、制御回路は、被試験装置の特定のプロセスパラメータに依存して、クロック信号の周波数および／または基準数の値を制御する。
【０００８】
ＩＤＤＱの値は、被試験ＣＵＴのプロセスパラメータに応じて、広いレンジ内で、たとえば、１マイクロアンペアから１ミリアンペアまで変化する。プロセスパラメータは、ウェハのバッチとバッチの間で変化し、或いは、同じウェハの異なる場所のＣＵＴの間でさえ変化する。関連したプロセスパラメータが既知であるならば、ＩＤＤＱは広いレンジ内のある値の周りの狭いレンジ内で変化する。かくして、ＩＤＤＱがＣＵＴに欠陥があることを示す値を有するかどうかを検出する精度は、基準数がプロセスパラメータに依存するときに改良される。
【０００９】
ＩＤＤＱが非常に広いレンジに亘って変化するとき、特定のカウンタのサイズで、ＩＤＤＱの値を示す時間の測定の精度はＩＤＤＱの実際値に依存する。ＩＤＤＱの値が高いとき、短時間内で基準レベルと交差し、数個のクロックパルスだけが計数される。カウンタの分解能、すなわち、精度は低いので、時間の判定の精度は低い。時間測定の精度は、大きいサイズのカウンタを要することなく、ＩＤＤＱの値が高いときに、カウンタのクロック周波数を増大することにより高められる。このようにして、ＩＤＤＱがＣＵＴに欠陥があることを示すかどうかを判定する精度は、クロックパルスを計数して減衰時間を測定することによって、測定カウンタに与えられたクロックパルスの周波数がＣＵＴのプロセスパラメータに依存するときに高くなる。速度が高いならば、周波数は十分な分解能を得るため比較的高くなるように選択される。速度が低いならば、周波数はカウンタのサイズを制限するため比較的低くなるように選択される。
【００１０】
欧州特許第０８４０２２７号は、集積回路でもよい被試験装置（ＤＵＴとも称される）の合否を与えるためにドレイン・ドレイン間の静止電流（ＩＤＤＱとも称される）を測定する試験機器を開示する。第１のスイッチは電源をＤＵＴへ結合し、別のスイッチは検知信号を集積回路へ戻し、この結果、電力が集積回路の両端間の電圧の減衰を測定するよう遮断される。監視装置がＤＵＴに結合され、電圧の減衰の監視を可能にさせる。監視装置は電圧を周期的にサンプリングし、サンプリングされたそれぞれの値は所定の基準値と比較される。サンプリングされた値は基準値未満であることが判定されたとき、ＩＤＤＱは、基準値と、第１のスイッチがＤＵＴから電源を切り離す時点からサンプリングされた値が基準値よりも小さくなるまでの間に取得されたサンプルの数とに基づいて計算される。
【００１１】
この従来技術の試験システムは、サンプリング時点毎に、サンプリングされた電圧値を基準値と比較し、サンプルの個数および基準値からＩＤＤＱを計算することが必要である。その結果として、多数の演算を実行する必要がある。
【００１２】
本発明は、より少ない演算を使用してＩＤＤＱを測定し、被試験装置を試験する。
【００１３】
請求項２に記載されるような実施形態において、制御回路は、ＣＵＴの相対速度とＩＤＤＱのレンジとの間の相関に関する外部判定された情報を受信する入力を有する。
【００１４】
図５を参照して解明されるように、プロセスパラメータによって判定されるようなＣＵＴの相対速度と特定の相対速度におけるＩＤＤＱのレンジとの間には強い相関が存在するように思われた。欠陥が存在するかどうかの判定の精度は、ＩＤＤＱの予想レンジにより良く適合するため相対速度に応じた基準値を採用することにより向上する。製造プロセスの結果はウェハ内のすべての集積回路に対して同一ではないことに注意する必要がある。その結果として得られる集積回路は、ＩＤＤＱ値と速度値が相互に異なる。したがって、両方のパラメータの間の相関関数は、相対的なＣＵＴ速度に関連した許容可能なＩＤＤＱ値の範囲を規定する。
【００１５】
ＣＵＴの相対速度はＣＵＴが生産されたときのプロセスパラメータに依存するので、本発明の一態様による試験は製造プロセスの変動性を考慮に入れる。
【００１６】
外部情報は、全く同一のバッチからの１個以上のＣＵＴのサンプルに対して外部判定される。外部判定される関連情報は制御回路に供給され、制御回路はそれに応じて基準値および／またはクロック周波数をセットする。
【００１７】
請求項３に記載されるような一実施形態において、制御回路は、発振器、および、ＣＵＴの相対速度を判定するため所定の期間中にこの発振器によって発生されたクロックパルスを計数するカウンタを具備する。これが可能であるのは、ＣＵＴの相対速度が発振器の発振器周波数を決定するからである。制御回路は、たとえば、テーブルに記憶されたＩＤＤＱと相対速度との間の相関に関する情報を有する。このコントローラは測定された相対速度に応じて基準値を決定する。これは、たとえば、被試験装置毎に、測定されたＤＵＴの速度に基づいて基準数を動的に変化させることを可能にさせる。これによって、欠陥のある被試験装置の検出の精度がかなり向上する。
【００１８】
このコントローラは、ＣＵＴの速度とＩＤＤＱの値の両方が分かっているので、相関自体に関する情報を収集する。
【００１９】
請求項８に記載されるような一実施形態において、スレッショルド回路は、第１のカウント周期中に判定されたクロックパルスの第１のカウント数と第２のカウント周期中に判定されたクロックパルスの第２のカウント数との間の差である差数を判定する差回路を具備する。比較器は、ＤＵＴに欠陥があるかどうかを判定するため、この差数を基準数と比較する。合否を確実に検出するために、同じＤＵＴ上で多数の試験サイクルを実行することは一般的に行われている。各試験サイクル中にカウント周期が現れ、その間隔は発生するＩＤＤＱ値に依存する。通常、各試験サイクルの前に、集積回路は、テストベクトルをその集積回路に与えることによって一連の明確な状態のうちの一つの状態に至らされる。
【００２０】
このようにして、２個のカウント値の差だけが試験の結果に関連する。この場合に、カウント値がＩＤＤＱの値に反比例することは全く関連性がない。差が十分に小さい限り、ＤＵＴには欠陥がない可能性が高い。ＩＤＤＱの測定値に関して行われる差試験はそれ自体として、米国特許第６，２３９，６０６号から知られている。この差試験は、バックグラウンドのリーク電流よりも非常に小さいＩＤＤＱの間の差を検出することを可能にさせる。
【００２１】
請求項９に記載されるような一実施形態において、試験装置は被試験装置に一連の試験サイクルを実行する。各試験サイクル中に、カウント数が判定される。各カウント数は、現時点までに判定された現在記憶されているカウント数の最小値と比較され、記憶された最小値は、カウント数の方が小さいならば、カウント数によって置き換えられる。同様に、記憶された最大値は、カウント数の方が記憶された最大値よりも大きいならば、カウント数によって置き換えられる。カウント数のすべてを処理した後、一連のカウント数の最小値および最大値が使用できる。これらの最小値と最大値との間の差が基準数よりも小さいならば、被試験装置は試験に合格する。
【００２２】
請求項１０に記載されるような一実施形態において、現在のカウント数が前に記憶されたカウント数と比較される。被試験装置は、その差が基準数よりも小さいならば試験に合格する。
【００２３】
請求項１１および１２に記載されるような一実施形態において、クロック発生器は集積回路の温度を検知する温度センサを具備する。コントローラは、検知された温度に基づいて基準数および／または繰り返し周波数を制御するように適合される。これはＩＤＤＱの温度依存性に対処する。
【００２４】
これに対して、請求項５および６に記載されるような一実施形態では、クロック発生器の出力はＤＵＴの速度に関連付けられ、試験装置から得られるカウント数はＩＤＤＱ電流に関連付けられるので、それらは、集積回路が製造されたプロセスコーナー（ｐｒｏｃｅｓｓ  ｃｏｒｎｅｒ）の特徴を示すためにも使用可能である。
【発明を実施するための最良の形態】
【００２５】
本発明の上記態様およびその他の態様は以下の実施形態から明白であり、以下の実施形態を参照して解明される。
【００２６】
異なる図面における同じ参照名は同一信号または同じ機能を実行する同一要素を参照する。
【００２７】
図１は試験装置の基本ブロック図である。
【００２８】
電源ＶＳはスイッチＳを介して被試験装置ＣＵＴの入力ＩＮへ電源電圧ＶＤＤを供給する。制御回路ＣＯは制御信号ＣＳをスイッチＳへ供給する。制御信号ＣＳがスイッチＳを制御して開くとき、入力ＩＮに接続されたコンデンサＣからＣＵＴによって引き出された静止電流ＩＤＤＱは、入力ＩＮにおける電圧ＶＤＤ’を低下させる。コンデンサＣは、回路の内在的な容量、および、ＶＤＤとグラウンドとの間に接続されたその他の意図的に付加された容量によって形成された内在的なコンデンサである。
【００２９】
測定回路ＭＥは、電圧ＶＤＤ’が基準電圧ＶＲＥＦよりも大きい値を有するときを示す出力信号ＣＥを供給する比較器ＣＯＭ１を具備する。カウンタＣ１は、クロック信号ＣＬＫを受信するクロック入力と、比較器ＣＯＭ１からの出力信号ＣＥを受信するイネーブル入力とを有する。カウンタＣ１は、電圧ＶＤＤ’が基準電圧ＶＲＥＦよりも大きい値を有することが出力信号ＣＥによって示される期間に発生するクロックパルスの数Ｎを計数する。カウンタＣ１はｎビットのデジタルワードとしてカウント数Ｎを供給する。
【００３０】
スレッショルド回路ＴＨは差判定回路ＤＮＣおよびデジタル比較器ＣＯＭ２を具備する。差判定回路ＤＮＣは、２個の連続したカウント数Ｎ、Ｎ’、．．．の間の差、または、異なる試験の実施中に見つけられた最大カウント数Ｎと最小カウント数Ｎとの間の差である差数ＤＮを供給する。比較器ＣＯＭ２は差数ＤＮを基準数ＮＴＨと比較し、被試験装置ＤＵＴが試験に合格したか失敗したかを示す信号ＰＦを供給する。通常、被試験装置ＤＵＴは差数が基準数よりも大きい場合に試験で不合格になるが、その理由は、大きい差数が少なくとも２個のカウント数Ｎ、Ｎ’、．．．、すなわち、少なくとも２個のＩＤＤＱの値がかなり異なることを示すからである。
【００３１】
クロック発生器回路ＣＧはクロック信号ＣＬＫおよび基準数ＮＴＨを発生させる。
【００３２】
かくして、測定回路ＭＥは、電源電圧ＶＤＤから基準電圧ＶＲＥＦまでの電圧ＶＤＤ’降下をｎビットからなるデジタルワード（カウント値Ｎ）に変換する。
【００３３】
図２は本発明による試験装置の一実施形態のより詳細なブロック図を表す。
【００３４】
この場合にも、試験装置はスイッチＳを介して電源電圧ＶＤＤを被試験装置ＤＵＴの入力ＩＮへ供給する電源ＶＳを具備し、被試験装置はここでは電流源ＤＣＳとしてモデル化されている。制御信号ＣＳはスイッチＳを制御する。制御信号ＣＳがスイッチＳを開くとき、入力ＩＮに接続されたコンデンサＣからＤＵＴによって引き出された静止電流ＩＤＤＱは、入力ＩＮにおける電圧ＶＤＤ’を低下させる。
【００３５】
図２に示された測定回路ＭＥは図１に示された測定回路ＭＥと同じであり、テストパターンに属する試験サイクルＴＥＣ、ＴＥＣ’、．．．のそれぞれについてｎビット長のカウント数Ｎを供給する。２ｍ個のテストパターンがＤＵＴに適用されるならば、試験結果（カウント値Ｎ、Ｎ’、．．．）は、スレッショルド回路ＴＨによってさらに処理される前にメモリに記憶される。スレッショルド回路ＴＨは、また、測定回路ＭＥによって供給された試験結果をそのまま処理する。
【００３６】
スレッショルド回路ＴＨは、レジスタＲＥ１、ＲＥ２およびＲＥ３と、デジタル比較器ＤＣＯ１、ＤＣＯ２およびＤＣＯ３と、減算器ＤＩＦとを具備する。レジスタＲＥ１、ＲＥ２およびＲＥ３と、デジタル比較器ＤＣＯ１およびＤＣＯ２と、減算器ＤＩＦはｎビット幅のデジタルバスによって相互接続され、必要なデータを交換する。データフローはマイクロプロセッサまたは専用コントローラ（図示せず）によって制御してもよい。
【００３７】
最初に、レジスタＲＥ１およびＲＥ２は、すべてのカウント値Ｎ、Ｎ’、．．．のうちの最低値を記憶すべきレジスタＲＥ１ができるだけ大きい値（１１１．．．１１１）を有し、すべてのカウント値Ｎ、Ｎ’、．．．のうちの最高値を記憶すべきレジスタＲＥ２ができるだけ小さい値（０００．．．０００）を有するように初期化される。次に、カウント数Ｎ、Ｎ’，．．．のうちの一つが測定されるたびに、カウンタＣ１のカウント数ＮがレジスタＲＥ３に記憶される。レジスタＲＥ３の内容はレジスタＲＥ１の内容およびレジスタＲＥ２の内容と比較される。レジスタＲＥ３の内容がレジスタＲＥ２の内容よりも大きい場合に、レジスタＲＥ３の内容がレジスタＲＥ２に記憶される。レジスタＲＥ３の内容がレジスタＲＥ１の内容よりも小さい場合に、レジスタＲＥ３の内容がレジスタＲＥ１に記憶される。
【００３８】
２ｍ個のテストパターンに属するすべての測定が実行された後、減算器ＤＩＦはレジスタＲＥ１の内容をレジスタＲＥ２から減算し、カウント数Ｎ、Ｎ’、．．．の最大値からカウント数Ｎ、Ｎ’、．．．の最小値を差し引いた差数ＤＦを得る。比較器ＤＣＯ３は、差数ＤＦと基準数ＮＴＨを受け取り、被試験装置ＤＵＴが試験に合格したか失敗したかを示す信号ＰＦを供給する。差数ＤＦが基準数ＮＴＨよりも大きいならば、信号ＰＦは被試験装置ＤＵＴがＩＤＤＱ試験に不合格であることを示し、さもなければ、信号ＰＦは被試験装置ＤＵＴがＩＤＤＱ試験に合格であることを示す。
【００３９】
すべての測定によって互いに非常に接近したカウント数Ｎ、Ｎ’、．．．が得られるならば、１個以上のテストパターンに対してより大きいＩＤＤＱを生じさせる欠陥は発生していない。すべての測定で同じである大きいオフセット電流は、カウント数Ｎ、Ｎ’、．．．のうちの二つカウント数の差が決定される限り、ＩＤＤＱの差の検出に影響を与えない。
【００４０】
クロック信号ＣＬＫは希望の精度を達成するために固定値をとるように選択してもよいが、この値は適切な高さに選択されるべきである。カウンタＣ１は、ＤＵＴのＩＤＤＱが大きいとき、短いカウント周期ＴＣの間にクロック信号ＣＬＫの十分な数のクロックパルスを計数する。カウント周期ＴＣが長い場合、非常に多数のクロックパルスが計数されるべきであり、したがって、カウンタＣ１のビット数は大きくされるべきである。また、基準数ＮＴＨは、同一の被試験装置ＤＵＴのバッチの広がりをカバーするように選択された定数でもよい。
【００４１】
しかし、図５を参照して説明されるように、試験に合格すべき被試験装置ＤＵＴのＩＤＤＱは相対的なＤＵＴの速度に強い相関がある。この依存関係は、種々の相対速度に対するＩＤＤＱの許容可能な値を示すグレイ領域で示されている。倍率１．５による相対速度の変化は、テクノロジーに応じて、１０００倍以上の倍率によるＩＤＤＱの変化に関連付けられることに注意すべきである。その結果として、相対速度が不明であるならば、基準数ＮＴＨは、被試験装置ＤＵＴのすべてのバッチの最高相対速度で現れる許容可能なＩＤＤＱの値の最高値よりも大きくなるように選択されるべきである。
【００４２】
ＩＤＤＱと相対速度との間の相関が、たとえば、別個の測定から既知であるならば、特定の被試験装置ＤＵＴ毎に、最初に、明確な期間中に、内部発振器ＯＳＣのクロックパルスＣＬＫｉの数を（カウンタＣ２内で）計数することにより相対速度を測定することが可能である。この場合、カウント数ＣＮは特定の被試験装置ＤＵＴの相対速度を表す。また、（ＩＤＤＱの尺度として）測定回路ＭＥからの数Ｎを使用し、（ＤＵＴ速度の尺度として）クロック発生器ＣＧ内のＣ２カウンタからのカウント数ＣＮを使用することにより、製造された被試験装置のすべてのバッチのＩＤＤＱと相対速度との間の相関関係を知ることが可能である。
【００４３】
クロック発生器ＣＧは、所与の周波数でクロック信号ＣＬＫｉを発生させる発振器ＯＳＣを具備する。カウンタＣ２は、所定の期間内に現れるクロックパルスＣＬＫｉの数ＣＮを計数する。相対速度の尺度である数ＣＮは、周波数スケーラＦＳおよびレジスタＲＥ４に供給される。周波数スケーラＦＳはクロック信号ＣＬＫをカウンタＣ１に供給する。クロック信号ＣＬＫの実際の周波数は、この数ＣＮに、したがって、特定の被試験装置ＤＵＴに対して測定された相対速度に依存する。レジスタＲＥ４は、数ＣＮに、したがって、特定の被試験装置ＤＵＴに対して測定された相対速度に依存する基準数ＮＴＨを供給する。
【００４４】
要約すると、特定の被試験装置の相対速度が既知であるならば、（一例が図５に示される）ＩＤＤＱと相対速度との間の関係は、最適な基準数ＮＴＨの選択を可能にさせる。また、ＩＤＤＱの予想レンジが既知であるならば、クロック周波数ＣＬＫは、試験サイクル中の測定が十分に正確であり、同時にカウンタＣ１のため必要なビット数が大きくなりすぎないよう最適にセットされる。
【００４５】
このようにして、特定の被試験装置に対するＩＤＤＱ試験サイクルが開始する前に、相対速度が最初に測定される。相対速度は、相対速度を示す数ＣＮからカウンタＣ１のクロック周波数を最適にセットするため使用される。さらに、基準数は数ＣＮからセットされる。たとえば、図５において、測定された相対速度が１．２であるならば、基準数は、図５における値Ｖ１よりも高いＩＤＤＱに対応するようセットされるべきである。
【００４６】
選択自由な温度センサＴＳは、被試験装置の温度を検知し、温度信号ＳＴを周波数スケーラＦＳおよびレジスタＲＥ４へ供給し、ＤＵＴの温度変化に対してクロック信号ＣＬＫおよび基準数ＮＴＨを補償する。
【００４７】
単なる一実施例として、実際的な状況では、コンデンサＣは１ナノファラッドの値を有し、被試験装置ＤＵＴのＩＤＤＱと相対速度の比は、相対速度１．０における１マイクロアンペアから相対速度１．５における１ミリアンペアまで変化し、電源電圧ＶＤＤと基準電圧ＶＲＥＦとの間の差は３００ミリボルトである。スイッチＳが開かれた後に電圧ＶＤＤ’が基準電圧ＶＲＥＦに達するまでの所要時間は、ＩＤＤＱが１ミリアンペアであるならば３００ナノ秒であり、ＩＤＤＱが１マイクロアンペアであるならば３００マイクロ秒である。測定レンジの全体で１％の最小精度を達成するため、クロック信号ＣＬＫの繰り返し周波数は３３３ＭＨｚであるべきであり、カウンタＣ１は１７ビットワードを計数する能力が必要である。
【００４８】
この場合も、たとえば、相対速度の全レンジが１．０から１．１６までのパート１と、１．１６から１．３３までのパート２と、１．３３から１．５までのパート３の３部分に分割されるならば、予想ＩＤＤＱ値のレンジもまた、１から１０、１０から１００、および、１００から１０００マイクロアンペアに対応した３部分に分割される。同じ精度を達成するためには、カウンタＣ１は１０ビットワードを計数する能力さえあればよく、その理由は、クロック信号ＣＬＫの繰り返し周波数がそれぞれ３．３ＭＨｚ、３３ＭＨｚおよび３３３ＭＨｚであることによる。勿論、相対速度のレンジをより多数の部分に分割すること、または、クロック信号ＣＬＫの繰り返し周波数を測定された相対速度に応じて連続的に適応させることが可能である。
【００４９】
図３は本発明によるスレッショルド回路ＴＨの一実施形態のブロック図である。このスレッショルド回路ＴＨは、異なるテストベクトルで判定されたカウント数Ｎ、Ｎ’、．．．の差から信号ＰＦの合否を判定する。
【００５０】
ｎビットのカウント数Ｎは、ｎビットのバスを介して、レジスタＲＥ３および回路ＡＢＳに供給される。レジスタＲＥ３の出力は、ｎビットの記憶された数ＳＮを回路ＡＢＳへ供給する。回路ＡＢＳは、カウント数Ｎと記憶された数ＳＮの差の絶対値ＡＤを決める。デジタル比較器ＤＣ３はＡＤの値を基準数ＮＴＨと比較し、合否信号ＰＦを供給する。
【００５１】
スレッショルド回路ＴＨの動作を説明するため、レジスタＲＥ３はｉ番目のテストパターンが被試験装置ＤＵＴに適用された後に発生したｎビットのカウント数Ｎ（値はＮｉである）を記憶するものとする。カウント数Ｎ（値はＮｉ＋１）は（ｉ＋１）番目のテストパターンの後に発生する。回路ＡＢＳはカウント数の値ＮｉとＮｉ＋１との間の差の絶対値ＡＤを決める。比較器はこの差ＡＤを基準数ＮＴＨと比較する。ＡＤの値が基準数ＮＴＨよりも大きいならば、信号ＰＦは不合格を示し、さもなければ、信号ＰＦは合格を示す。
【００５２】
図４はカウント値の判定を説明する波形図である。図４ＡはスイッチＳの制御信号ＣＳを表し、高レベルはスイッチＳが閉じていることを示す。図４Ｂは被試験装置ＤＵＴの試験ピンＩＮにおける値ＶＤＤ’を表す。図４Ｃは、クロックパルスＣＬＫのレベルが高いときにカウンタＣ１がクロックパルスＣＬＫを計数できるようにするイネーブル信号ＣＥを表す。図４ＤはクロックパルスＣＬＫを表す。
【００５３】
制御信号ＣＳがハイレベルを有し、スイッチＳが閉じられている周期ＰＲＣの間に、電源電圧ＶＤＤが試験ピンＩＮに現れる。被試験装置ＤＵＴは、テストベクトルを被試験装置に供給することによって特定の状態に至らされる。時点ｔ１において、制御信号ＣＳは低レベルへ向かって変化し、スイッチＳは開かれ、イネーブル信号ＣＥがハイレベルになる。被試験装置ＤＵＴの試験ピンＩＮで引き出された電流ＩＤＤＱが試験ピンＩＮで容量Ｃを放電し始めるとき、電圧ＶＤＤ’は低下し始める。時点ｔ２において、電圧ＶＤＤ’は基準電圧ＶＲＥＦと交差し、イネーブル信号ＣＥが低レベルへ変化する。カウンタＣ１は、イネーブル信号ＣＥがハイレベルを有するとき、時点ｔ１から時点ｔ２まで続くカウント周期ＴＣの間に発生するクロックパルスＣＬＫの数Ｎを計数する。
【００５４】
時点ｔ３では、時点ｔ１で開始したテストサイクルＴＥＣの終わりで、制御信号ＣＳは再びハイ状態になり、次の周期ＰＲＣ’が始まり、被試験装置ＤＵＴが給電され、次のテストベクトルを受け取る。時点ｔ４において、次の試験サイクルＴＥＣ’が始まり、その間にカウンタＣ１は、イネーブル信号ＣＥがハイレベルを有するとき、時点ｔ４から時点ｔ５まで続くカウント周期ＴＣ’の間に発生するクロックパルスＣＬＫの数Ｎ’を計数する。
【００５５】
図５は、ＩＤＤＱと相対速度との間の相関関係の一例を示すグラフを表す。垂直軸はマイクロアンペア単位でＩＤＤＱの値を表し、水平軸は相対速度を表す。
【００５６】
試験に合格すべき被試験装置ＤＵＴのＩＤＤＱは、ＤＵＴの速度と強く相関している。この依存関係は、種々の相対速度に対する許容可能なＩＤＤＱの値を示すグレイ領域で示されている。倍率１．５による相対速度の変化は、テクノロジーに応じて、１０００倍以上の倍率によるＩＤＤＱの変化に関連付けられることに注意すべきである。
【００５７】
上記の実施形態は本発明を限定するのではなく本発明を例示し、当業者は請求項に記載された事項の範囲から逸脱することなく、多数の代替的な実施形態を設計することができることに注意すべきである。
【００５８】
たとえば、カウント数Ｎ、Ｎ’、．．．の差は、図２および３に示された本発明による実施形態に関して説明されているような別の方法で判定してもよい。
【００５９】
デュアル・インプリメンテーション（ｄｕａｌ  ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）において、電源ＶＳと被試験装置ＤＵＴの入力ＩＮとの間に配置されたスイッチＳは、電源ＶＳのＶＤＤ極に接続されるのではなく接地される。
【００６０】
このスイッチが被試験装置ＤＵＴの内部に統合されるならば、容量Ｃはより小さくなるので、より速いセンサ動作が実現可能である。
【００６１】
リーク制御を行うために、ＭＴＣＭＯＳと呼ばれる技術、または、その他のリーク制御技術がスイッチＳ（ＭＯＳトランジスタ）を使用して、スタンバイ状態の回路の部分を切り離すならば、このスイッチはスイッチＳとしても使用される。
【００６２】
単語「具備する（ｃｏｍｐｒｉｓｉｎｇ）」は、請求項に列挙されていない要素またはステップの存在を除外しない。本発明は、複数の別個の要素を具備するハードウェアを用いて実施可能であり、適当なプログラム化されたコンピュータを用いて実施可能である。複数の手段を列挙する装置の請求項において、これらの手段の中には全く同一のハードウェア製品によって具現化できるものがある。ある種の手段が互いに異なる従属請求項において引用されているという単なる事実は、これらの手段を組み合わせて使用しても有利にならないということを示すものではない。
【図面の簡単な説明】
【００６３】
【図１】試験装置の基本ブロック図である。
【図２】本発明による試験装置の一実施形態のより詳細なブロック図である。
【図３】本発明によるスレッショルド回路ＴＨの一実施形態のブロック図である。
【図４】カウント値の判定を説明するための波形図である。
【図５】ＩＤＤＱと相対速度との間の相関の一例を示すグラフである。
【図１】
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【図２】
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【図３】
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【図５】
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【国際調査報告】
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