(57)【要約】本発明によって、自動化されたスキャン試験の可能は回路が開示される。回路には、暗号化エンジン、ディジタル回路、入力ピン、および出力ピンが含まれる。暗号化エンジンによって、暗号化、および１つ以上のディジタル回路の復号化のうち、少なくとも１つを実行可能である。ディジタル回路は、組合せ論理と、多くのメモリセルを含む。メモリセルは、スキャンチェーンにおいて直列接続されたスキャン入力を有する。入力ピンおよび出力ピンは、スキャンチェーンへ結合される。入力ピンおよび出力ピンのうち少なくとも１つは、スキャンチェーンの少なくともいくつかの暗号文データを伝送する。
2006514263.tif 000002
【特許請求の範囲】
【請求項１】
自動化されたスキャン試験可能回路であって：
１つ以上のディジタル信号の暗号化、復号化、およびハッシュのうちの、少なくとも１つを実行できる暗号化エンジンと；
組合せ論理と複数のメモリセルからなるディジタル回路であって、前記複数のメモリセルが、スキャンチェーンにおいて直列接続されたスキャン入力を有することと、
前記スキャンチェーンへ接続された入力ピンと；
前記スキャンチェーンへ接続された出力ピンであって：
入力ピンと出力ピンとのうち少なくとも１つが、スキャンチェーンの暗号テキストデータの少なくともいくつかを伝送すること、からなる回路。
【請求項２】
前記暗号化エンジンが、前記スキャンチェーンから平文テキストデータの少なくともいくつかを暗号化して、前記出力ピンのための前記暗号テキストデータを作成する、請求項１に記載の自動化されたスキャン試験可能回路。
【請求項３】
前記暗号化エンジンが、前記入力ピンから前記暗号テキストデータの少なくともいくつかを復号化して、前記スキャンチェーンのための平文テキストデータを作成する、請求項１に記載の自動化されたスキャン試験可能回路。
【請求項４】
前記暗号化エンジンが、前記スキャンチェーンから平文テキストデータの少なくともいくつかをハッシュ化して、前記出力ピンのための前記暗号テキストデータを作成する、請求項１に記載の自動化されたスキャン試験可能回路。
【請求項５】
前記暗号化エンジンが、公開キーアルゴリズム、もしくはプライベートキーアルゴリズムを使用する、請求項１に記載の自動化されたスキャン試験可能回路。
【請求項６】
前記暗号化エンジンが、連続、あるいは区画内で処理する、請求項１に記載の自動化されたスキャン試験可能回路。
【請求項７】
前記スキャンチェーンのための信号が、区画内で処理する前記暗号化エンジンの複数の入力ビットへ結合される、請求項１に記載の自動化されたスキャン試験可能回路。
【請求項８】
前記暗号化エンジンのためのシードが、前記スキャンチェーンのデータに関連する、請求項１に記載の自動化されたスキャン試験可能回路。
【請求項９】
前記暗号化エンジンを選択的にバイパスするためのバイパス回路を更に含む、請求項１に記載の自動化されたスキャン試験可能回路。
【請求項１０】
複数のスキャンチェーンへ結合された複数の入力ピンと；
前記複数のスキャンチェーンへ結合された複数の出力ピン、
を更に含む、請求項１に記載の自動化されたスキャン試験可能回路。
【請求項１１】
前記複数の入力ピンのサブセットが、前記暗号化エンジンへ結合される、請求項１０に記載の自動化されたスキャン試験可能回路。
【請求項１２】
前記複数の出力ピンのサブセットが、前記暗号化エンジンへ結合される、請求項１０に記載の自動化されたスキャン試験可能回路。
【請求項１３】
自動化された試験可能な被測定物であって：
試験情報の暗号化、復号化、そしてハッシュのうち、少なくとも１つを実行する暗号化エンジンと；
試験回路を含むディジタル回路と；
前記ＤＵＴと結合される第１の信号と；
前記ＤＵＴと結合される第２の信号と：
前記試験情報が、少なくとも部分的にＤＵＴの外部へ暗号化さることと、
前記第１の信号および第２の信号のうち少なくとも１つが、試験情報を伝送すること、からなる被測定物。
【請求項１４】
前記試験回路が内部スキャンチェーン、および境界スキャンチェーンのうち少なくとも１つを含む、請求項１３に記載の自動化されたスキャン試験可能被測定物。
【請求項１５】
前記試験情報がスキャンチェーンデータである、請求項１３に記載の自動化されたスキャン試験可能被測定物。
【請求項１６】
前記暗号化エンジンを選択的にバイパスするバイパスを更に含む、請求項１３に記載の自動化されたスキャン試験可能被測定物。
【請求項１７】
前記ディジタル回路が非同期サブ回路を含む、請求項１３に記載の自動化されたスキャン試験可能被測定物。
【請求項１８】
ディジタル回路の保護された試験データを処理する方法であって；
前記ディジタル回路の第１の試験情報を受け入れる工程と；
前記ディジタル回路内の前記第１の試験情報を処理する工程であって、前記処理工程が前記ディジタル回路を試験することと；
前記第１の試験情報に関する第２の試験情報を作成する工程であって、
試験情報を復号化する工程と、
試験情報を暗号化する工程と、
試験情報をハッシュ化する工程のうち少なくとも１つを更に含み；
前記第１の情報および第２の情報のうち少なくとも１つがディジタル回路の入口または出口上では暗号形式である方法。
【請求項１９】
前記第１の試験情報および第２の試験情報が前記ディジタル回路を試験するためのスキャンチェーンへ結合される、請求項１８に記載のディジタル回路の保護された試験データを処理する方法。
【請求項２０】
前記第１の試験情報の一部分を復号化するために選択する工程を更に含む、請求項１８に記載のディジタル回路の保護された試験データを処理する方法。
【請求項２１】
前記第２の試験情報の一部分を暗号化するために選択する工程を更に含む、請求項１８に記載の前記ディジタル回路の保護された試験データを処理する方法。
【請求項２２】
前記第２の試験情報の一部分をハッシュ化するために選択する工程を更に含む、請求項１８に記載の前記ディジタル回路の保護された試験データを処理する方法。
【請求項２３】
請求項１８に記載のディジタル回路における保護された試験データを処理するための前記コンピュータで実施可能な方法を実行するためのコンピュータ実行可能な命令を有する、コンピュータで読み取り可能な媒体。
【請求項２４】
請求項１８に記載のディジタル回路における保護された試験データを処理するための前
記コンピュータで実施可能な方法を実行するために適合されたコンピュータシステム。
【請求項２５】
ディジタル回路を具現化したコンピュータのデータ信号であって、前記コンピュータのデータ信号が：
平文形式の第１のスキャンデータと；
暗号文形式の第２のスキャンデータで、前記第１のスキャンデータと復号化された第２のスキャンデータが、前記ディジタル回路の試験中にディジタル回路のスキャンチェーンに適合させる、コンピュータのデータ信号。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電子回路、特にスキャンチェーンを有する電子回路の自動化試験に関するものである。
【背景技術】
【０００２】
スキャン回路は、ディジタル集積回路および回路カードの試験に用いられる。内部スキャンによって、入力されたスキャン信号がディジタル集積回路のＦ／Ｆｓのスキャンチェーンに連続的にシフトして、初期状態で負荷をかけることができる。負荷がかかると、集積回路は、通常動作モードにロックされ得る。通常動作が停止すると、出力スキャン信号が解析のためにスキャンチェーンから読み出されて、集積回路の適切な動作を確認する。同様に、回路カード書き込みは、集積回路の入力／出力ピンを試験する境界スキャン法を用いて試験され得る。
【０００３】
ディジタル集積回路の試験は、海外や様々な安全レベルを有する試験施設で実行され得る。ある組織では、ディジタル回路が国内で試験される場合のみ許容される。また内部あるいは境界スキャンチェーンへの入力や出力が、試験を行う回路に関して情報を得るために用いられ得る場合もある。物理的な安全対策は従来、開発からの試験ベクトルが勝手に使用されることを防ぐために用いられる。例えば、安全対策を有する試験ベクトルや回路テスタは、個別の限定セットで利用可能である。物理的安全対策およびスクリーニングは、一般には利用可能と思われている。
【０００４】
本発明による実施例において、自動化されたスキャン試験が可能な回路が開示される。回路には、暗号化エンジン、ディジタル回路、入力ピン、および出力ピンが含まれる。暗号化エンジンによって、１つ以上のディジタル信号の、少なくとも１つの暗号化と復号化が実行可能である。ディジタル回路は、組合せ論理と多くのメモリセルを含む。メモリセルは、スキャンチェーンに直列接続されたスキャン入力を有する。入力ピンおよび出力ピンは、スキャンチェーンに結合される。入力ピンと出力ピンのうち少なくとも１つは、スキャンチェーンの少なくともいくつかの暗号データを伝送する。
【０００５】
本発明を、添付図とあわせて述べる。
添付図において、類似の要素や特徴は、同一の参照番号を有する。さらに、同一方式による様々な要素が、下記のダッシュおよび第２の番号による参照番号によって識別され、類似の要素を識別する。第１の参照番号のみが明細書に記載される場合、その説明は第２の参照番号に関係ない同一の第１の参照番号を有する類似の要素のうちいずれかに適合する。
【０００６】
以下の説明は好ましい例示を示すのみで、本発明の特許請求範囲、適合性、あるいは構成要件を限定するものではない。むしろ好ましい例示による以下の説明は、当業者が本発明による好ましい例示を実現するための説明を可能にするであろう。当然のことながら、様々な変更は、請求項に記載の本発明の精神と範囲から逸脱することなく、要素の機能および調整を構成できる。
【発明を実施するための最良の形態】
【０００７】
図１において、同図は回路試験システム１００の実施例におけるブロックダイヤグラムを示す。試験システム１００は、被測定物（ＤＵＴ）が正常に機能しているかを確認するために用いられる。この試験方法は、ＤＵＴのデバッグ、製造物試験等も可能である。回路試験システム１００は、設計用ワークステーション１０４、回路テスタ１０８、ＤＵＴ
１１２、入力試験ベクトル１１６、および出力試験ベクトルで構成される。ＤＵＴ１１２は、通常、回路テスタ１０８の一部分であるＤＵＴ運搬装置へ挿入される。自動化システムは、多くのＤＵＴ１１２がそれぞれを連続的に試験するためにロードされる。ＤＵＴ１１２は、ベアダイ、パッケージングされた集積回路（ＩＣ）、多機能ＩＣのハイブリッドパッケージ、１つ以上のＩＣを用いる回路カード、１つ以上の回路カードを用いるモジュール、モジュールのシステム、あるいは他のあらゆる回路構成に適用可能である。ＤＵＴ１１２は、暗号化、復号化を備えた暗号化機能や、ハッシュ機能を含む。
【０００８】
回路テスタ１０８は、信号をＤＵＴ１１２へ供給し、他の信号を読み出す。設定情報と入力試験ベクトル１１６は、回路テスタ１０８にＤＵＴ１１２の活性化手順を指令する。この活性化により、ＤＵＴ１１２の出力信号が反応する。これらの反応は、回路テスタ１０８によって記録され、出力試験ベクトルとして保存される。回路テスタ１０８は、期待試験ベクトル１２４のセットと、出力試験ベクトルとの比較も行い、ＤＵＴ１１２が適切に機能しているかどうかの判断がテスタ１０８によってなされる。
【０００９】
設計用ワークステーション１０４は多くの機能を有し、入力試験ベクトル１１６と期待試験ベクトル１２４を生成するために用いられる。多くの場合、設計用ワークステーション１０４は、試験ベクトルを作成するために用いられるＤＵＴ１１２の論理モデルを有する。論理モデルはＤＵＴと同じ方法でスキャン信号を暗号化できるので、予想試験ベクトルが決定論法によって生成され得る。公開あるいはプライベートキーを使った設計用ワークステーション１０４を用いて入力試験ベクトル１１６を暗号化できる実施例がある。ＤＵＴは、スキャンチェーンのフリップ―フロップ（Ｆ／Ｆ）へ入力試験ベクトルをロードする前に、入力試験ベクトル１１６を復号化するので、入力活性が決定性である。
【００１０】
入力試験ベクトル１１６は、シード、ＤＵＴの連続数字、キー、そして他の初期化をＤＵＴ１１２へロードするために用いられ得る。入力試験ベクトルは、各ＤＵＴ１１２について部分的あるいは全体的にカスタマイズされ、平文あるいは暗号文形式になり得る。例えば、全体的あるいは部分的に暗号化された試験ベクトルは、ＤＵＴ内に保存された独自のキーを有する特定のＤＵＴ１１２を備え得る。ＤＵＴ上のラベルは、入力試験ベクトル１１６によってロードされたＤＵＴ連続番号と整合させるために用いられる。
【００１１】
図２Ａ−Ｈは、それぞれＤＵＴ１１２の一部分の実施例を示すブロックダイヤグラムである。図示された部分は、ＤＵＴの全体、あるいは一部分である。先ず図２Ａにおいて、スキャン信号を選択的復号化、選択的暗号化、そして選択的ハッシュ化し得る、単一の内部スキャンチェーンであるＤＵＴ１１２−１を示す。ＤＵＴ１１２−１は、回路区画２０４、スイッチ類２０８、暗号化回路２１２、バイパス回路２１６、復号化回路２２０、およびスキャンインタフェイス２２４を備える。本実施例は単一のスキャンチェーンのみを含むが、ＤＵＴ１１２のいくつかの実施例は、いくつもの個別のスキャンチェーンを含み得る。
【００１２】
回路区画２０４は、通常、Ｆ／Ｆｓの組合せ、もしくはレジスタ（言い換えると、メモリセルの組合せ）、および組合せ論理である。回路区画２０４のＦ／Ｆｓおよびレジスタは、内部スキャンチェーン内で直列接続される。スキャンインタフェイス２２４は、入力試験ベクトル１１６において特定されたスキャン信号を受信する。第１のスイッチ２０８−１は、スキャン信号を復号化回路２２０へ結合するかまたは、復号化回路をバイパス２１６へ結合するために用いられる。この様にして、あるスキャン信号は復号化され、ある信号は復号化されない。それぞれの入力試験ベクトルにおける１ビットは、第１のスイッチ２０８−１を用いた選択的能動復号化に使用され得る。本実施例において、復号化回路は直列復号と暗号を用いる。
【００１３】
スキャン信号が完全な平文形式になると、回路区画２０４へ導かれる。回路区画２０４のレジスタとＦ／Ｆｓは、初期値で連続してロードされる。ＣＡＰＴＵＲＥ（捕捉）信号は、通常動作において回路区画２０４をクロックするために作動する。通常動作が終了し、ＣＡＰＴＵＲＥ信号が停止すると、回路区画２０４のスキャンチェーンは、連続してアンロードされる。第２のスイッチ２０８−２は、暗号化回路２１２あるいはバイパス２１６を用いることによって、出力スキャン信号を選択的暗号化またはハッシュ化するために用いられる。部分的あるいは全体的に暗号化／ハッシュ化された出力スキャン信号は、スキャンインタフェイス２２４を介して出力試験ベクトル１２０の一部分として登録される。ハッシュ出力を使用すると、回路区画２０４が検証可能になり一方向性ハッシュ関数が平文形式の出力スキャン信号の取り出し不可能であるとしても、適切に機能するであろう。
【００１４】
図２ＢはＤＵＴ１１２−２の別の実施例を示す。本実施例は、多くの回路区画２０４のためのスキャンチェーンを含む。並列手法による入力試験ベクトル１１６によって駆動する多くの入力スキャン信号がある。第１のスイッチ２０８は、それぞれのスキャン信号の復号化を個別にスイッチオフ／オンが可能である。復号化回路２２０は、シリアルアルゴリズムを用いてそれぞれの信号を復号でき、あるいは区画アルゴリズムで多くの入力スキャン信号を復号し得る。例えば、それぞれ区画復号化のビットからなる６４の入力スキャン信号が存在する。
【００１５】
平文入力スキャン信号は、個別の回路区画２０４へロードされる。本実施例において、回路区画２０４あたり１つのスキャン信号が存在する。能動ＣＡＰＴＵＲＥ信号による通常動作後、回路区画２０４のクロックは継続して、多重スキャンチェーンがシリアル法によってシフトされる。第２のスイッチバンク２０８は、異なる出力スキャン信号を選択的操作し得る。例えば、４つの出力スキャン信号は、全体的あるいは部分的に暗号化され得て、剰余がクリアな状態な間は、残りはクリアなままである。暗号化回路２１２は、シリアルアルゴリズムか、または区画アルゴリズムに使用され得る。
【００１６】
図２Ｃにおける実施例１１２−３は、入力スキャン信号が復号化されない場合を除いて図２Ｂの実施例に類似している。図２Ｄは、全ての出力スキャン信号を暗号化する別の実施例１１２−４を示す。図２Ｅは、いくつかの出力スキャン信号を暗号化して他の信号がクリアな状態なままである、実施例１１２−５を示す。すなわち、単一の出力スキャン信号は、選択的に暗号化され得ない。図２Ｆの実施例１１２−６において、ある全体の入力スキャン信号は復号化され、他の信号は復号化されない。全体の出力スキャン信号も暗号化やハッシュ化され、他の信号は暗号化／ハッシュ化されない。特定のチェーンは、暗号化、復号化やハッシュ化の順列を有する。
【００１７】
図２Ｇおよび２Ｈの実施例１１２−７、１１２−８は、複数のＩＣを有する実施例に関するものである。これらのＩＣは、同一もしくは異なる回路基板上に、一緒にパッケージされているか、または異なるパッケージングをされ得る。図２Ｇにおいて、異なるＩＣ２０４中の３つの回路区画が、直列に接続されたスキャンチェーンを有する。復号化および暗号化回路２２０、２１２は、個別のＩＣ中で良いし、回路区画２０４の一部として同一のＩＣもしくは同一のＩＣへ集積されていても良い。本実施例１１２−７は、スキャン信号全てのバイパス２１６を有するが、他の実施例は、部分的なスキャン信号バイパス機能を有する。
【００１８】
図２Ｈを参照して、本実施例１１２−８は、内部および境界双方のスキャンを試験する。第１の回路２０４−１における内部スキャンは、境界スキャンチェーン２２８および第２の回路２０４−２へ接続される。この様にして、境界スキャンチェーンは、暗号化も可能である。ある実施例は、内部スキャンチェーンを介したリンクもせずに、可能な暗号境
界スキャンインタフェイスを試験し得る。更に、多重チップパッケージング、回路カード、およびモジュールのための境界スキャンチェーンは、これらの回路アセンブリを試験するためのあらゆる組合せにおいて、互いにデイジーチェーン接続され得る。
【００１９】
次に図３Ａは、暗号化回路の実施例のブロックダイヤグラムを示す。本実施例の暗号化回路２１２−１は、区画暗号化を実行する。ワード拡張区画３０８は、出力スキャン信号を受取り、区画の暗号エンジンのワードサイズを有する区画を達成するために複製する。例えば、６４ビット区画が区画の暗号エンジン３０４によって暗号化され、わずか３２の出力スキャン信号がワード拡張区画３０８へ入力された場合、それぞれの出力スキャン信号は、暗号化の６４ビット区画を達成するために複製される。
【００２０】
出力スキャン信号のビットは、各種の手法で拡張し得る。例えば、いくつかのビットは、２回に複製され、あるビットは全く複製されず、そしてあるビット区画の各ビットへの入力を達成するために４回に複製される。信号を複製するビット位置は、操作されるために割り当てられる。拡張工程はプログラム可能で、様々な試験方法が様々な手段によって拡張され得る。ワード拡張区画３０８へ入力される各ビットは、カスタマイズ可能な方法で１つ以上の出力ビット位置に割り当てられ得る。入力試験ベクトル１１６は、ワード拡張区画を構成するために用いられ得る。
【００２１】
ある実施例は、設定を要求しない能動入力ビットに基づく拡張のためのセットアルゴリズムを有する。計算機能は、例えば、拡張出力ビットが１つ以上の入力ビットの排他的ＯＲであっても、入力ビット上で実行され得る。ある実施例では、出力スキャン信号が暗号化回路２１２−１をバイパスし、その場所で別のビットを拡張する時に決定され得る。本実施例ではビット複製、あるいはアルゴリズム的ビット複製を用いるが、他の実施例は、単に適切なサイズの区画に達するために単にビットスタッフィングを使用している。
【００２２】
区画暗号化エンジン３０４は、ＤＵＴ１１２に常駐する。暗号化エンジン３０４は、復号化も可能であり、復号中、ワード拡張を使用できる。様々な暗号化アルゴリズムが、例えば、ＲＳＡ、ＤＥＳ、トリプルＤＥＳ、ＡＥＳ等のプライベートキー、あるいは公開キーである、区画暗号化エンジンによって使用され得る。本実施例は、拡張された出力スキャンチェーンからシードキーを受信する。最初の暗号化を越えて、出力暗号文は、ＣＢＣ連鎖形成形式のＯＲ−ゲート３１２を利用してキーを操るために用いられる。本実施例は区画暗号化回路２１２−１を用いるが、他の実施例はシリアルの暗号化回路を用いる。出力試験信号を暗号化する場合、ハッシュ機能も代わりに用いられ得る。出力スキャン信号を処理する場合に、区画暗号化エンジン３０４は、一方向函数もしくはハッシュを使用し得る。スキャンチェーンレジスタおよびＦ／Ｆｓの実際の値は、製造時の試験において必要とされない場合が多いが、ハッシュ出力の確認は、殆どの状況において適切な動作を確認する。本実施例では、各試験ベクトルサイクルのための出力スキャン信号を作成するが、ＣＢＣ連鎖形成は、１度の試験のエラーがすべてのその後の出力試験ベクトル１２０の定期点検のみを求める。なぜならば、ある試験が、暗号文出力がキー入力としてフィードバックされるので、出力のための暗号化工程に影響を及ぼすからである。
【００２３】
図３Ｂは、暗号化回路２１２−２の別の実施例のブロックダイヤグラムを示す。本実施例は、ＣＢＣ連鎖形成のために排他的ＯＲもしくはＸＯＲゲート３１６を使用する。他の実施例は、平文入力、および区画暗号化エンジン３１６の暗号文出力からの要素を組合わせたあらゆる論理ゲートを用い得る。
【００２４】
図３Ｃは、暗号化回路２１２−３の別の実施例のブロックダイヤグラムを示す。本実施例は、キー入力上でＣＢＣ連鎖形成を使用せずに、平文入力のためのＣＢＣ連鎖形成を使用する。ＸＯＲゲート３１６は、暗号化工程のための暗号文出力および平文入力からの要
素を組合わせるために用いられる。区画暗号化エンジン３０４へのキー入力は、本実施例においてプリセットキーまたは、一連のプリセットキー、試験ベクトルからロードされたキー、あるいはＤＵＴ１１２の他の部分で生成されたキーである。ある実施例は、第１の暗号化動作のための所定のキーを用い、次に平文／暗号文の組合せを用いる。
【００２５】
図４は、ＤＵＴ１１２を試験するための工程４００の実施例のフローダイヤグラムを示す。工程４００の表現部分は、工程４０４で始まり、設計用ワークステーション１０４は、入力試験ベクトル１１６および拡張試験ベクトル１２４を作成するために用いられる。ＤＵＴの論理モデルを用いるＡＴＰＧツールは、このために用いられ得る。試験ベクトル１１６および１２４は、試験プロトコルの構成情報と共に回路テスタへ供給される。工程４０８において、ＤＵＴ１１２は、回路テスタ１０８へロードされる。自動化されたメカニズムは、１つ以上のＤＵＴ１１２を素早くロード、アンロードするために用いられ得る。
【００２６】
入力試験ベクトル１１６は、回路テスタ１０８によって読み込まれ、試験プロトコルによるＤＵＴ１１２の入力ピンへ供給される。これは、１つ以上の入力スキャン信号を工程４１２におけるスキャンチェーンへロードする。第１のスイッチ２０８−１は、各入力スキャン信号の部分的あるいは全ての復号化実現に達するために操作される。全てが登録されると、回路区画２０４のＦ／Ｆがロードされる。回路区画２０４の通常操作は、直列移動を停止するＣＡＰＴＵＲＥ信号をアクティブにする工程４１６をアクティブにし、次のクロックパルス上で正常動作し始める。ＣＡＰＴＵＲＥ信号の停止後、スキャンチェーンは、部分的あるいは全ての出力スキャンチェーンの暗号化のための第２のスイッチ２０８−８の操作による工程４２０をシフトアウトする。
【００２７】
工程４２４において、拡張出力ベクトル１２４は、ＤＵＴ１１２の適切な動作を確認するための実際の出力ベクトル１２０に対して試験される。エラーが工程４２８で発生した場合、エラーは工程４３４に記録され、試験は試験プロトコルの決定によって中断される。工程４２８においてエラーがなかった場合、第２の決定がテスタ１０８によってなされる。さらに入力試験ベクトル１１６が存在する場合、処理ループは工程４１２に戻る。入力試験ベクトル１１６がもう存在しない場合、ＤＵＴ１１２の試験当該部は終了する。
【００２８】
次に図５は、テスト手順の実施例のタイミングチャート５００を示す。本実施例において、第１と第２のスイッチ２０８は、全てのスキャン信号がアクティブになった場合に暗号化するための唯一の入力を有する。ＳＣＡＮ＿ＩＮ（スキャン入力）信号５０８は、入力スキャン信号をロードし、ＳＣＡＮ＿ＯＵＴ（スキャン出力）信号５１６は、チャート５００に一連のワードとして表現した出力スキャン信号を読み出す。ＣＬＯＣＫ（クロック）信号５１２は、ＳＣＡＮ＿ＩＮ信号５０８とＳＣＡＮ＿ＯＵＴ信号５１６をサンプリングし、さらにノーマルモードで動作している場合のＤＵＴをロックするために用いられる。ＣＡＰＴＵＲＥ信号は、ＣＬＯＣＫ信号の、シリアルスキャンのチェーンシフトモードとノーマルモードとの間のＤＵＴを切り換えるためのメモリレジスタへの入力を操作する。さらに具体的に、通常動作は、ＣＡＰＴＵＲＥ信号がアクティブな場合に可能であり、スキャンシフト動作は、ＣＡＰＴＵＲＥ号が非アクティブな場合に可能である。復号化信号５０４は、全ての入力スキャン信号の復号化をアクティブ／非アクティブにする。同様に、暗号化信号５２０は、全ての出力スキャン信号の暗号化をアクティブ／非アクティブにする。
【００２９】
本発明における多くの改変および改良も使用され得る。例えば、ある実施例は、ＤＵＴにおいて、非同期、もしくは自己同期式回路を用い得る。非同期、もしくは自己同期式回路は、工程におけるすべてのステージをつなぐためのクロック無しに一部や全ての動作を実行する。非同期回路の入力や出力試験信号は、ＤＵＴの外側の、全体あるいは一部分の
暗号文形式に存在する。試験に用いられるあらゆる方法である、非同期ＤＵＴの外側にある試験データは、暗号化され得る。本発明の原理は、上記の適切な装置と方法に関連して説明しており、本説明が、本発明の範囲を限定することはないことは明白である。
【図面の簡単な説明】
【００３０】
【図１】回路試験システムの実施例を示したブロックダイヤグラム。
【図２Ａ】被測定物（ＤＵＴ）の一部分の実施例を示すブロックダイヤグラム。
【図２Ｂ】被測定物（ＤＵＴ）の一部分の実施例を示すブロックダイヤグラム。
【図２Ｃ】被測定物（ＤＵＴ）の一部分の実施例を示すブロックダイヤグラム。
【図２Ｄ】被測定物（ＤＵＴ）の一部分の実施例を示すブロックダイヤグラム。
【図２Ｅ】被測定物（ＤＵＴ）の一部分の実施例を示すブロックダイヤグラム。
【図２Ｆ】被測定物（ＤＵＴ）の一部分の実施例を示すブロックダイヤグラム。
【図２Ｇ】被測定物（ＤＵＴ）の一部分の実施例を示すブロックダイヤグラム。
【図２Ｈ】被測定物（ＤＵＴ）の一部分の実施例を示すブロックダイヤグラム。
【図３Ａ】暗号化回路の実施例を示すブロックダイヤグラム。
【図３Ｂ】暗号化回路の実施例を示すブロックダイヤグラム。
【図３Ｃ】暗号化回路の実施例を示すブロックダイヤグラム。
【図４】ＤＵＴを試験するための工程の実施例を示すフローダイヤグラム。
【図５】試験手順の実施例を示すタイミングチャート。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【国際調査報告】
2006514263.tif 000017
2006514263.tif 000018