(57)【要約】半導体デバイスは、第１フィン構造（８１０）、第２フィン構造（８１０）、および第３フィン構造（２１０）を含む。この第１フィン構造（８１０）と第２フィン構造（８１０）は、単結晶シリコン材料を含む。第３フィン構造（２１０）は、第１フィン構造（８１０）と第２フィン構造（８１０）の間に位置する。この第３フィン構造（２１０）は、第１フィン構造（８１０）および第２フィン構造（８１０）の単結晶シリコン材料に応力を誘起する。
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【特許請求の範囲】
【請求項１】
絶縁材料を含んでおり、第１側面および第２側面を含む第１フィン構造（２１０）と、
単結晶シリコン材料を含んでおり、前記第１フィン構造（２１０）の第１側面に隣接して形成される第２フィン構造（８１０）と、
単結晶シリコン材料を含んでおり、前記第１フィン構造（２１０）の第２側面に隣接して形成される第３フィン構造（８１０）と、
前記第１フィン構造（２１０）、第２フィン構造（８１０）および第３フィン構造（８１０）の一端に形成されるソース領域（９１０）と、
前記第１フィン構造（２１０）、第２フィン構造（８１０）および第３フィン構造（８１０）の他端に形成されるドレイン領域（９２０）と、
少なくとも１つのゲート（９３０）（９４０）と、
を含む、半導体デバイス。
【請求項２】
前記第１フィン構造（２１０）の幅は、約２００Åから約１０００Åの間である、請求項１記載の半導体デバイス。
【請求項３】
前記絶縁材料は、酸化物または窒化物のいずれか一方を含む、請求項１記載の半導体デバイス。
【請求項４】
前記第２フィン構造（８１０）および前記第３フィン構造（８１０）のそれぞれの幅は、約１００Åから約１０００Åの間である、請求項１記載の半導体デバイス。
【請求項５】
第１フィン構造（２１０）を形成すべく絶縁層（２１０）をエッチングするステップと、
アモルファスシリコン層（３１０）をたい積するステップと、
前記第１フィン構造（２１０）の第１側面に隣接する第２フィン構造（４１０）と、前記第１フィン構造（２１０）の逆側の第２側面に隣接する第３フィン構造（４１０）を形成すべく、前記アモルファスシリコン層（３１０）をエッチングするステップと、
前記第２フィン構造（４１０）および前記第３フィン構造（４１０）の少なくとも上面にメタル層（７１０）をたい積するステップと、
前記第２フィン構造（４１０）と前記第３フィン構造（４１０）中のアモルファスシリコンを単結晶シリコン材料に変換すべく、金属誘起結晶化処理を実行するステップと、
ソース領域（９１０）およびドレイン領域（９２０）を形成するステップと、
前記第１フィン構造（２１０）、第２フィン構造（８１０）ないし第３フィン構造（８１０）上にゲート材料をたい積するステップと、
少なくとも１つのゲート電極（９３０）（９４０）を形成すべく、ゲート材料をパターン化しエッチングするステップと、
を有する、基板（２００）と、この基板（２００）上に形成される絶縁層（２１０）とを含んだ半導体デバイスを製造する方法。
【請求項６】
前記絶縁層（２１０）は、酸化物および窒化物の少なくとも一方を含む、請求項５記載の方法。
【請求項７】
単結晶シリコン材料を含む第１フィン構造（８１０）と、
前記単結晶シリコン材料を含む第２フィン構造（８１０）と、
前記第１フィン構造（８１０）と前記第２フィン構造（８１０）の間に位置し、絶縁材料を含む第３フィン構造（２１０）と、含み、
前記第３フィン構造（２１０）は、前記第１フィン構造（８１０）および前記第２フィン構造（８１０）の前記単結晶シリコン材料に応力を誘起する、
半導体デバイス。
【請求項８】
前記第１フィン構造（８１０）および前記第２フィン構造（８１０）のそれぞれの幅は、約１００Åから約１０００Åの間である、請求項７記載の半導体デバイス。
【請求項９】
前記第３フィン構造（２１０）の幅は、約１００Åから約１０００Åの間である、請求項８記載の半導体デバイス。
【請求項１０】
前記絶縁材料は、酸化物および窒化物の少なくとも一方を含む、請求項９記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造に関し、より詳しくは、ＦｉｎＦＥＴデバイスの形成に関する。
【背景技術】
【０００２】
超々大規模集積回路の半導体デバイスに関する密度の高さ、性能の高さに対する拡大する要求は、１００ナノメータ（nm）未満のゲート長のような構造的要素、高い信頼性、および製造処理能力の増加を要求する。構造的要素を１００ｎｍ未満に減少することは、従来の方法の限界に挑むこととなる。
【０００３】
例えば、従来のプレーナ型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長を１００ｎｍ未満にスケーリングした場合、ソースおよびドレイン間の過度の漏れ電流のような短チャネル効果に関連する問題を克服することがますます困難になる。さらに、モビリティ低下および多くのプロセス問題によって、さらに小さなデバイス構造を含めるように従来のＭＯＳＦＥＴをスケーリングすることが困難になる。
したがって、ＦＥＴ性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
【０００４】
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっている新規なデバイスである。
このダブルゲートＭＯＳＦＥＴでは、２つのゲートが短チャネル効果をコントロールするために使用される。
ＦｉｎＦＥＴは、短チャネル耐性に優れている最近のダブルゲート構造である。ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含んでいる。このＦｉｎＦＥＴ構造は、従来のプレーナ型のＭＯＦＥＴで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
【発明の開示】
【０００５】
本発明の趣旨に沿った実装は、絶縁性のフィン構造の両側に形成される単結晶シリコンフィン構造を提供する。単結晶シリコン材料にかなりの応力が誘起されるようにこの絶縁性のフィン構造の材料を選択する。このようにして、モビリティを向上させる。
【０００６】
ここに具体化され、広く記載されるようなこの発明の目的に従って、半導体デバイスは、絶縁材料を含み、第１側面および第２側面を含む第１フィン構造と、単結晶シリコン材料を含んでおり、第１フィン構造の第１側面に隣接して形成される第２フィン構造と、単結晶シリコン材料を含んでおり、第１フィン構造の第２側面に隣接して形成される第３フィン構造と、第１フィン構造、第２フィン構造および第３フィン構造の一端に形成されるソース領域と、第１フィン構造、第２フィン構造および第３フィン構造の他端に形成されるドレイン領域と、少なくとも１つのゲートと、を含んでいる。
【０００７】
本発明の他の実装においては、基板と、この基板上に形成される絶縁層とを含んだ半導体デバイスを製造する方法が示される。
この方法は、第１フィン構造を形成すべく絶縁層をエッチングするステップと、アモルファスシリコン層をたい積するステップと、第１フィン構造の第１側面に隣接する第２フィン構造と、第１フィン構造の逆側の第２側面に隣接する第３フィン構造を形成すべく、アモルファスシリコン層をエッチングするステップと、第２フィン構造および第３フィン構造の少なくとも上面にメタル層をたい積するステップと、第２フィン構造と第３フィン構造中のアモルファスシリコンを単結晶シリコン材料に変換すべく、金属誘起結晶化処理を実行するステップと、ソース領域およびドレイン領域を形成するステップと、第１フィン構造ないし第３フィン構造上にゲート材料をたい積するステップと、少なくとも１つのゲート電極を形成すべく、ゲート材料をパターン化しエッチングするステップと、を有する。
【０００８】
本発明の趣旨に添ったさらなる実装によれば、第１フィン構造、第２フィン構造、および第３フィン構造を含む半導体デバイスが示される。この第１フィン構造と第２フィン構造は、単結晶シリコン材料を含む。第３フィン構造は、第１フィン構造と第２フィン構造の間に位置し、絶縁材料を含む。この第３フィン構造は、第１フィン構造および第２フィン構造の単結晶シリコン材料に応力を誘起する。
【０００９】
この明細書に組み込まれ、その一部を構成する添付の図面は、詳細な説明とともに本発明の実施形態を示しており、本発明を説明する。
【発明を実施するための最良の形態】
【００１０】
以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【００１１】
本発明の趣旨に沿った実装は、絶縁性のフィン構造の両側に形成される単結晶シリコンフィン構造を提供する。モビリティを向上させるべく、単結晶シリコン材料にかなりの応力を誘起するように、この絶縁性のフィン構造の材料を選択する。
【００１２】
図１は、本発明の趣旨に沿った実装におけるＦｉｎＦＥＴデバイスを製造するプロセスの一例を示す図である。図２ないし図９は、図１に記載したプロセスによって製造したＦｉｎＦＥＴデバイスの典型的な断面図の一例を示す図である。
１つのＦｉｎＦＥＴデバイスの製造を以下に記載する。しかしながら、以下に記載する技術は、２つ以上のＦｉｎＦＥＴデバイスの形成にも同様に適用することができることが認識される。
【００１３】
図１および図２に示すように、半導体デバイスの基板２００上に絶縁性のフィン構造２１０を形成することから処理を開始することができる（ステップ１０５）。
ある実装の一例においては、基板２００はシリコンからなる。
本発明の趣旨に沿った代替的な実装においては、基板２００は、ゲルマニウムまたはシリコンゲルマニウムのような半導体材料の化合物（combination）を含んでいてもよい。さらに他の実装においては、基板２００は、シリコンまたはゲルマニウム基板上に形成される、酸化膜のようなインシュレータを含んでいてもよい。
絶縁性のフィン構造２１０は、絶縁性のフィン構造２１０に隣接して形成されるデュアル・フィン構造中に、かなりの引張応力（負荷）を誘起する絶縁材料を含んでいてもよい。ある実装の一例においては、絶縁性のフィン構造２１０は酸化物または窒化物を含んでいてもよい。
【００１４】
絶縁性のフィン構造２１０を従来方法により形成してもよい。例えば、絶縁材料を基板２００上に約２００Åから約１０００Åの範囲の厚みにたい積してもよい。この絶縁材料の一部の上にマスクを形成し、その後従来方法によりエッチングすることができる。このエッチングは基板２００上で停止し、その結果、絶縁性のフィン構造２１０が形成される。この絶縁性のフィン構造２１０は、約１００Åから１０００Åの範囲の幅を有し得る。
【００１５】
図３に示すように、絶縁性のフィン構造２１０を形成した後、アモルファスシリコン層３１０を半導体デバイス上にたい積してもよい（ステップ１１０）。
本発明の趣旨に添った実装の一例においては、アモルファスシリコン層３１０は、約１００Åから約１０００Åの範囲の厚みにたい積することができる。
【００１６】
アモルファスシリコン層３１０はその後、従来方法によりエッチングすることができる。このエッチングは基板２００上で停止し、その結果、図４に示すように、アモルファスシリコンスペーサ（フィン）構造４１０が形成される（ステップ１１５）。アモルファスシリコンフィン構造４１０の各々は、約２００Åから１０００Åの範囲の高さと、約１００Åから１０００Åの範囲の幅を有し得る。
【００１７】
図５に示すように、絶縁層５１０を、半導体デバイス上にたい積することができる（ステップ１２０）。本発明の趣旨に添った実装の一例においては、絶縁層５１０は、約２００Åから約１０００Åの範囲の厚みにたい積することができる。絶縁層５１０は、酸化物または他の絶縁材料を含み得る。
【００１８】
図６に示すように、アモルファスシリコンフィン構造４１０のそれぞれの上面が露出するように、半導体デバイスの上面をプレーナ化すべく、化学的機械的研磨（ＣＭＰ）（またはその他の技術）によって半導体デバイスを研磨してもよい（ステップ１２０）。
このＣＭＰの間、絶縁性のフィン構造２１０およびアモルファスシリコンフィン構造４１０の上面の一部を除去してもよい。この結果、各アモルファスシリコンフィン構造４１０の上面が露出する。例えば、ＣＭＰの後、フィン２１０および４１０の高さは約１５０Åから２００Åの範囲とすることができる。
【００１９】
図７に示すように、ニッケルのような金属層７１０を半導体デバイスをたい積することができる（ステップ１２５）。ある実装の一例においては、ニッケル層７１０を約２０Åの厚みにたい積することができる。
【００２０】
その後、金属誘起結晶化（ＭＩＣ）処理を実行してもよい。
ＭＩＣ処理は、数時間の間、約５００℃から約５５０℃でニッケル層７１０をアニーリングするステップを含んでいてもよい。このステップは、図８に示すように、フィン構造４１０中のアモルファスシリコンを単結晶シリコン８１０に変換すべく、ニッケルをアモルファスシリコン中に拡散するように働く（ステップ１３０）。
ＭＩＣ処理の結果、基板２００と単結晶シリコンフィン構造８１０との間にニッケルシリコン（NiSi）化合物８２０の薄膜を形成することができる。ある実装の一例においては、NiSi層８２０の厚みは、約２０Åから約２００Åの範囲となり得る。
【００２１】
単結晶シリコンフィン構造８１０を形成した後、ＦｉｎＦＥＴデバイスのトランジスタ（例えば、ソースおよびドレイン領域の形成）、コンタクト、相互接続構造、および層間絶縁膜を完成すべく、従来のＦｉｎＦＥＴ製造処理を利用することができる。
例えば、絶縁層５１０を除去してもよいし、窒化ケイ素または酸化シリコンのような保護絶縁層をフィン２１０、８１０の上表面上に形成してもよい。その後、単結晶シリコンフィン構造８１０の側面上にゲート絶縁体を形成する。
それから、ソース／ドレイン領域を、フィン２１０、８１０各端部に形成することができ、その後、１つ以上のゲートを形成する。例えばゲート材料として、シリコン層、ゲルマニウム層、シリコンおよびゲルマニウムの化合物、または様々な金属を使用することができる。
その後、ゲート電極を形成すべく、ゲート材料をパターン化し、エッチングしてもよい。
図９は、ソース／ドレイン領域およびゲート電極を形成した後の、本発明の趣旨に添った半導体デバイスの典型的な平面図の一例を示す。この図に示すように、半導体デバイスは、フィン２１０、８１０、ソースおよびドレイン領域９１０、９２０を有するダブルゲート構造、ゲート電極９３０、９４０を含んでいる。
【００２２】
その後、特定の最終製品（end device）の必要条件に基づいたｎ型またはｐ型ドーパントでソース／ドレイン領域９１０、９２０をドープしてもよい。
さらに、特定の回路必要条件に基づいてソース／ドレイン接合の位置を制御すべく、任意にサイドウォールスペーサをソース／ドレインのイオン注入より先に形成してもよい。
その後、ソース／ドレイン領域９１０、９２０を活性化すべく、活性化アニーリングを実行してもよい。
【００２３】
以上のように、本発明を、多くのフィン構造を形成する場合について記載した。本発明による方法は、特定の回路必要条件に基づく数のフィンを形成するのに使用することができることを理解すべきである。
【００２４】
このように、本発明の趣旨によれば、単結晶シリコンフィン構造間に位置する絶縁性のフィン構造を有する単結晶シリコンフィン構造を形成することができる。単結晶シリコンフィン構造中にかなりの応力（負荷）を誘起するように、絶縁性のフィン構造の材料を選択することができる。その結果、単結晶シリコンフィン構造中のモビリティを向上することができる。
【００２５】
＜他の実装＞
図１０ないし図１５は、代替的な本発明の趣旨に沿った実装における多数の（mutiple）ＦｉｎＦＥＴデバイスを形成する図の一例を示す図である。
図１０に示すように、基板１０００上に酸化層１０１０を有する半導体デバイスから処理を開始することができる（ステップ１０５）。
基板１０００は、シリコン、またはゲルマニウムやシリコンゲルマニウムのような半導体材料の化合物のような他の半導体材料を含んでいてもよい。酸化層１０１０は、約２００Åから約１０００Åの範囲の高さを有していもよい。
【００２６】
図１０に示すように、トレンチ１０２０を形成すべく酸化層１０１０をエッチングしてもよい。ある実装においては、トレンチ１０２０は約２００Åから約２０００Åの範囲の幅を有していてもよい。
次に、アモルファスシリコン層３１０をたい積し、図１１に示すようにアモルファスシリコンスペーサ１１１０を形成すべくエッチングしてもよい（ステップ１１０）。各アモルファスシリコンスペーサ１１１０は、約１００Åから約１０００Åの範囲の幅を有していてもよい。
図１２に示すように、アモルファスシリコンスペーサ１１１０の間のギャップに絶縁材料１２１０をたい積してもよい。この絶縁材料は、酸化物または他の絶縁材料を含むことができる。
【００２７】
図１３に示すように、ニッケル１３１０の層を、アモルファスシリコンスペーサ１１１０の上面にたい積してもよい。ニッケル層１３１０の厚みは、約２０Åとすることができる。
その後、ＭＩＣ処理を実行してもよい。ＭＩＣ処理は、図１４に示すように、アモルファスシリコンスペーサ１１１０を単結晶シリコンフィン構造１４１０に変換すべく、数時間の間、約５００℃から約５５０℃でニッケル層１３１０をアニーリングするステップを含んでいてもよい。
ＭＩＣ処理の結果、基板１０００と単結晶シリコンフィン構造１４１０との間にニッケルシリコン（NiSi）化合物１４２０の薄膜を形成することができる。ある実装の一例においては、NiSi層１４２０の厚みは、約２０Åから約２００Åの範囲となり得る。
【００２８】
その後、図１５に示すように、酸化膜１０１０を従来方法で除去することができる。このようにして、スペーサによって形成された合併されたＦＥＴ（ spacer-induced merged FET）を製造することができる。
【００２９】
別の実装においては、スペーサを使用して、トレンチの両側の間にカップリング効果（coupling effect）を提供することができる、狭いトレンチを生成してもよい。
図１６に示すように、半導体デバイスは、基板（図示しない）上に形成された酸化層１６１０を含んでいてもよい。この基板の上にはシリコン層１６２０が形成されている。
窒化ケイ素または酸化シリコンのような材料をたい積、パターン化して、ハードマスク１６４０を形成してもよい。
次に、SiN、SiOその他の材料のようなスペーサ材料をたい積、エッチングして、ハードマスク１６４０の側面上にスペーサ１６３０を形成してもよい。
その後、図１７に示すように、マスクとしてスペーサ１６３０およびハードマスク１６４０を使用してシリコン層１６２０をエッチングして、狭いトレンチ１７１０を形成してもよい。
トレンチ１７１０は、約１００Åから約１０００Åの範囲の幅を有していてもよい。トレンチ１７１０は、トレンチ１７１０の両側に配置したフィン１６２０間のカップリング効果を提供することができ、有利である。
【００３０】
本発明の趣旨に沿った実装は、絶縁性のフィン構造の両側に形成される単結晶シリコンフィン構造を提供する。絶縁性のフィン構造の材料は、単結晶シリコン材料にかなりの応力を誘起するように選択される。このようにして、モビリティを向上することができる。
【００３１】
上述した本発明の典型的な実施形態の記載は、説明を提供するが、網羅的なものではなく、本発明が開示された正確な形式に制限されるように意図していない。上記教示に照らした変更例や変形例が可能であるとともに、本発明の実施することによって変更例や変形例を得ることができる。
例えば、上記記載においては、本発明についてよく理解できるように、特定の材料、構造、化学薬品、プロセス等のような多数の特定の詳細を記載している。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
【００３２】
図１に関する一連のステップ行為が記載されているが、ステップの順序は、本発明によるその他の実装において変更することができる。また、独立のステップを平行して実行してもよい。
【００３３】
ここに使用される、「１つの（a）」と言う言葉は、１つ以上のものを含むように意図される。１つのものを示すような場合には「１つの（one）」またはこれに類する言葉を使用している。本発明の範囲は、請求の範囲およびこれらの均等物によって定義される。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態に従ってＦｉｎＦＥＴデバイスのフィン構造を形成するための典型的なプロセスの一例を示す図。
【図２】図１のプロセスにより製造される典型的なＦｉｎＦＥＴデバイスの一例を示す図。
【図３】図１のプロセスにより製造される典型的なＦｉｎＦＥＴデバイスの一例を示す図。
【図４】図１のプロセスにより製造される典型的なＦｉｎＦＥＴデバイスの一例を示す図。
【図５】図１のプロセスにより製造される典型的なＦｉｎＦＥＴデバイスの一例を示す図。
【図６】図１のプロセスにより製造される典型的なＦｉｎＦＥＴデバイスの一例を示す図。
【図７】図１のプロセスにより製造される典型的なＦｉｎＦＥＴデバイスの一例を示す図。
【図８】図１のプロセスにより製造される典型的なＦｉｎＦＥＴデバイスの一例を示す図。
【図９】図１のプロセスにより製造される典型的なＦｉｎＦＥＴデバイスの一例を示す図。
【図１０】本発明の他の実施形態の一例による多数のフィン構造の形成を示す図。
【図１１】本発明の他の実施形態の一例による多数のフィン構造の形成を示す図。
【図１２】本発明の他の実施形態の一例による多数のフィン構造の形成を示す図。
【図１３】本発明の他の実施形態の一例による多数のフィン構造の形成を示す図。
【図１４】本発明の他の実施形態の一例による多数のフィン構造の形成を示す図。
【図１５】本発明の他の実施形態の一例による多数のフィン構造の形成を示す図。
【図１６】本発明の他の実施形態の一例によるトレンチの生成を示す図。
【図１７】本発明の他の実施形態の一例によるトレンチの生成を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成17年2月7日(2005.2.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁材料を含んでおり、第１側面および第２側面を含む、半導体の基板（２００）の上面に形成される第１フィン構造（２１０）と、
単結晶シリコン材料を含んでおり、前記第１フィン構造（２１０）の第１側面に隣接して形成される、前記半導体の基板（２００）の上面に形成される第２フィン構造（８１０）と、
単結晶シリコン材料を含んでおり、前記第１フィン構造（２１０）の第２側面に隣接して形成される、前記半導体の基板（２００）の上面に形成される第３フィン構造（８１０）と、
前記第１フィン構造（２１０）、第２フィン構造（８１０）および第３フィン構造（８１０）の一端に形成されるソース領域（９１０）と、
前記第１フィン構造（２１０）、第２フィン構造（８１０）および第３フィン構造（８１０）の他端に形成されるドレイン領域（９２０）と、
少なくとも１つのゲート（９３０）（９４０）と、
を含む、半導体デバイス。
【請求項２】
前記第１フィン構造（２１０）の幅は、約２００Åから約１０００Åの間である、請求項１記載の半導体デバイス。
【請求項３】
前記絶縁材料は、酸化物または窒化物のいずれか一方を含む、請求項１記載の半導体デバイス。
【請求項４】
前記第２フィン構造（８１０）および前記第３フィン構造（８１０）のそれぞれの幅は、約１００Åから約１０００Åの間である、請求項１記載の半導体デバイス。
【請求項５】
第１フィン構造（２１０）を形成すべく絶縁層（２１０）をエッチングするステップと、
アモルファスシリコン層（３１０）をたい積するステップと、
前記第１フィン構造（２１０）の第１側面に隣接する第２フィン構造（４１０）と、前記第１フィン構造（２１０）の逆側の第２側面に隣接する第３フィン構造（４１０）を形成すべく、前記アモルファスシリコン層（３１０）をエッチングするステップと、
前記第２フィン構造（４１０）および前記第３フィン構造（４１０）の少なくとも上面にメタル層（７１０）をたい積するステップと、
前記第２フィン構造（４１０）と前記第３フィン構造（４１０）中のアモルファスシリコンを単結晶シリコン材料に変換すべく、金属誘起結晶化処理を実行するステップと、
ソース領域（９１０）およびドレイン領域（９２０）を形成するステップと、
前記第１フィン構造（２１０）、第２フィン構造（８１０）ないし第３フィン構造（８１０）上にゲート材料をたい積するステップと、
少なくとも１つのゲート電極（９３０）（９４０）を形成すべく、ゲート材料をパターン化しエッチングするステップと、
を有する、基板（２００）と、この基板（２００）上に形成される絶縁層（２１０）とを含んだ半導体デバイスを製造する方法。
【請求項６】
前記絶縁層（２１０）は、酸化物および窒化物の少なくとも一方を含む、請求項５記載の方法。
【請求項７】
単結晶シリコン材料を含む第１フィン構造（８１０）と、
前記単結晶シリコン材料を含む第２フィン構造（８１０）と、
前記第１フィン構造（８１０）と前記第２フィン構造（８１０）の間に位置し、絶縁材料を含む第３フィン構造（２１０）と、含み、
前記第３フィン構造（２１０）は、前記第１フィン構造（８１０）および前記第２フィン構造（８１０）の前記単結晶シリコン材料に応力を誘起する、
半導体デバイス。
【請求項８】
前記第１フィン構造（８１０）および前記第２フィン構造（８１０）のそれぞれの幅は、約１００Åから約１０００Åの間である、請求項７記載の半導体デバイス。
【請求項９】
前記第３フィン構造（２１０）の幅は、約１００Åから約１０００Åの間である、請求項８記載の半導体デバイス。
【請求項１０】
前記絶縁材料は、酸化物および窒化物の少なくとも一方を含む、請求項９記載の半導体デバイス。
【国際調査報告】
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