(57)【要約】一態様では、シリコン層（112'）に第１の熱処理を施し、このシリコン層（112'）上に金属積層体（110'）を形成し、この金属積層体に第２の熱処理を施すことによって、トランジスタのゲートを形成する。第１の熱処理は、急速熱アニールステップを含み、第２の熱処理は、急速窒化ステップを含む。本発明により得られたるゲートは、シリコン層と金属積層体との間で比較的低い界面接触抵抗を示し、そのため、このゲートを高速デバイスで使用すると有利である。
2006522481.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタのゲートを形成する方法であって、
シリコン層をアニールし、
前記シリコン層上に金属積層体を形成し、
前記金属積層体を、窒素を含む加熱雰囲気中に晒し、当該金属積層体の一部分をシリサイド層に変化させることを含む、方法。
【請求項２】
前記シリコン層がアモルファスシリコンからなる、請求項１に記載の方法。
【請求項３】
前記シリコン層が、シリコン−ゲルマニウムを含む材料積層体からなる、請求項１に記載の方法。
【請求項４】
前記シリサイド層がチタンシリサイドからなる、請求項１に記載の方法。
【請求項５】
前記金属積層体の形成が、
前記シリコン層上にチタン層を形成し、
前記チタン層上に窒化タングステン層を形成し、
前記窒化チタン層上にタングステン層を形成することを含む、請求項１に記載の方法。
【請求項６】
前記金属積層体を、窒素を含む加熱雰囲気中に晒すことにより、前記シリコン層上にチタンシリサイド層が形成され、該チタンシリサイド層上に窒化チタン層が形成される、請求項５に記載の方法。
【請求項７】
前記加熱雰囲気がアンモニアを含む、請求項１に記載の方法。
【請求項８】
前記金属積層体上にキャッピング層を形成することをさらに含む、請求項１に記載の方法。
【請求項９】
前記キャッピング層が窒化シリコンからなる、請求項８に記載の方法。
【請求項１０】
トランジスタのゲートを形成する方法であって、
シリコン層をアニールし、
前記シリコン層上に第１の金属層を形成し、
前記第１の金属層上に耐熱性の窒化物層を形成し、
前記シリコン層上に第２の金属層を形成し、
熱処理を行い、第１の金属層の少なくとも一部分をシリサイド層に変化させることを含む、方法。
【請求項１１】
前記シリコン層がアモルファスシリコンからなる、請求項１０に記載の方法。
【請求項１２】
前記シリコン層が、シリコン−ゲルマニウムを含む金属積層体からなる、請求項１０に記載の方法。
【請求項１３】
前記第１の金属層が、約６．５ｎｍ（約６５オングストローム）以下の厚みに形成されたチタンからなる、請求項１０に記載の方法。
【請求項１４】
前記耐熱性の窒化物層が窒化タングステンからなる、請求項１０に記載の方法。
【請求項１５】
前記第２の金属層がタングステンからなる、請求項１０に記載の方法。
【請求項１６】
前記第１の金属層の少なくとも一部分をシリサイド層に変化させることが、第１の金属層の別の部分を、窒化チタンを含む拡散バリア層に変化させる、請求項１０に記載の方法。
【請求項１７】
前記熱処理を行うことが、
前記シリコン層、前記第１の金属層、前記耐熱性の窒化物層および前記第２の金属層を、アンモニアを含む雰囲気中で加熱することを含む、請求項１０に記載の方法。
【請求項１８】
トランジスタのゲート電極を形成する方法であって、
アモルファスシリコン層をアニールして、アモルファスシリコン層を多結晶シリコン層に変化させ、
前記多結晶シリコン層上に材料の積層体を形成し、
前記アモルファスシリコン層および前記材料の積層体を、窒素を含む雰囲気中で熱処理して、多結晶シリコン層と材料の積層体との間にシリサイド層を形成し、材料の積層体中にバリア層を形成することを含む、方法。
【請求項１９】
前記シリサイド層がチタンシリサイドからなる、請求項１８に記載の方法。
【請求項２０】
前記雰囲気がアンモニアを含む、請求項１８に記載の方法。
【請求項２１】
トランジスタのゲートであって、
ポリシリコン層上に設けられたシリサイド層と、
前記シリサイド層上に設けられた耐熱性の窒化物層と、
前記耐熱性の窒化物層上に設けられた金属層とを含む、ゲート。
【請求項２２】
前記シリサイド層がチタンシリサイドからなる、請求項２１に記載のゲート。
【請求項２３】
前記耐熱性の窒化物層が窒化チタンからなり、前記金属層がタングステンからなる、請求項２１に記載のゲート。
【請求項２４】
前記金属層上に設けられたキャッピング層をさらに含む、請求項２１に記載のゲート。
【請求項２５】
前記金属層上に設けられた窒化シリコンのキャッピング層をさらに含む、請求項２１に記載のゲート。
【請求項２６】
前記金属層が、前記ゲートを別のトランジスタの別のゲートに接続している、請求項２１に記載のゲート。
【請求項２７】
ゲート電極を備えているデュアルドープ型トランジスタであって、該ゲート電極が、
ゲート酸化物上に設けられたポリシリコン層と、
前記ポリシリコン層上に設けられたシリサイド層と、
前記ポリシリコン層の上に設けられた拡散バリア層と、
前記拡散バリア層上に設けられた金属層とを含み、
前記金属層が、前記ゲート電極を別のトランジスタの別のゲート電極に接続している、トランジスタ。
【請求項２８】
前記シリサイド層がチタンシリサイドからなる、請求項２７に記載のトランジスタ。
【請求項２９】
前記拡散バリア層が窒化チタンからなり、前記金属層がタングステンからなる、請求項２７に記載のトランジスタ。
【請求項３０】
前記金属層上に設けられたキャッピング層をさらに含む、請求項２７に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には、集積回路に関し、より詳細には、金属酸化物半導体トランジスタに関するが、これに限らない。
【背景技術】
【０００２】
金属酸化物半導体(ＭＯＳ)トランジスタは、ソース、ドレインおよびゲートを含む。ソースおよびドレインは、典型的には、基板、例えばシリコン基板内に形成されている。ゲートは、ソースとドレインとを分けているチャネル領域上に形成されている。ゲートにかかる電圧を制御することによって、チャネル領域を流れる電流を調節することができる。デプレッション型ＭＯＳトランジスタでは、制御電圧をゲートに印加し、チャネルをピンチオフし、ソースとドレインとの間の電流を抑えることができる。エンハンスメント型ＭＯＳトランジスタでは、しきい値電圧を超える制御電圧をゲートに印加することによってチャネル領域にチャネルが形成されると、ソースとドレインとの間に電流が流れる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＭＯＳトランジスタは、そこに電流が流れている場合には「ＯＮ」であり、電流が流れていない場合には「ＯＦＦ」であるという。ＭＯＳトランジスタをスイッチングしてＯＮにできる、およびＯＦＦにできる速度を「スイッチ速度」と呼ぶ。トランジスタの種類に関係なく、ＭＯＳトランジスタのスイッチ速度は速いことが好ましい。スイッチ速度を向上させる１つの手段は、ゲート電極の層間の界面接触抵抗を減少させることである。
【課題を解決するための手段】
【０００４】
一態様では、トランジスタのゲートは、シリコン層に第１の熱処理を行い、シリコン層上に金属積層体を形成し、この金属積層体に第２の熱処理を施すことによって形成される。第１の熱処理は急速熱アニールステップであり、一方、第２の熱処理は急速熱窒化ステップである。このようにして得られるゲートは、シリコン層と金属積層体との間で比較的低い界面接触抵抗を示すので、高速デバイスで用いると有利である。
【０００５】
本発明の上記のおよび別の特徴は、添付の図面および特許請求の範囲の記載を含む本開示全体を読むことによって、当業者に簡単に理解されるものである。
【０００６】
同じ参照符号は、異なる図面においても、同一または類似の構成要素を示す。図面は、特別な記載がなければ、必ずしも正しい縮尺で描かれているわけではない。
【発明を実施するための最良の形態】
【０００７】
本開示は、本発明の実施態様がよく理解されるように、多数の具体的な詳細、例えば装置、材料、プロセスステップおよび構造の例を記載している。しかし、当業者は、１つ以上の具体的な詳説がなくとも本発明が実施可能であることを認識するであろう。また、よく知られかつ重要でない事項の詳細は、発明の態様が不明瞭となることを避けるために図示または記述をしていない。例えば、明確さのために、よく知られたマスキングステップについて図示したり記述したりしない。
【０００８】
図１(ａ)〜１(ｇ)は、本発明によるＭＯＳトランジスタの製造を示す概略的な断面図である。一態様では、製造されるＭＯＳトランジスタは、エンハンスメント型である。しかし、本発明が教示するものが、デプレッション型のＭＯＳトランジスタを製造するために利用できることを理解されたい。
【０００９】
本開示を読むことによって当業者が本発明を理解することができるように、製造されるトランジスタは、注入ステップで使用されるドーパントの種類に応じて、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタとすることができる。さらに、製造されるトランジスタを、相補型トランジスタまたは具体的に図示していない別のトランジスタと組み合わせることが可能であることに留意されたい。
【００１０】
図１(ａ)を参照すると、ゲート酸化物層102が基板101上に形成されている。一態様では、ゲート酸化物層102は、約２．３ｎｍ（約２３オングストローム）の最終厚みにまで熱成長させた窒化された二酸化シリコンからなる。つまり、ゲート酸化物層102は、熱成長させられ、次に酸化窒素を含む炉中でアニールされている。基板101はシリコン基板とすることができる。
【００１１】
なおも図１(ａ)を参照すると、シリコン層がゲート酸化物層102上に形成されている。一態様では、シリコン層は、アモルファスシリコン層112からなっている。アモルファスシリコン層112は、低圧化学蒸着（ＬＰＣＶＤ）によって、約８０ｎｍ（約８００オングストローム）の厚みに堆積させることができる。その後、アモルファスシリコン層112には、製造されるトランジスタがＰＭＯＳトランジスタであればＰ＋型ドーパント（例えばホウ素）、または製造されるトランジスタがＮＭＯＳトランジスタであればＮ＋型ドーパント(例えばヒ素、リン)が注入される。
【００１２】
いくつかの実施態様では、図６に示す材料積層体610を、アモルファスシリコン層112の代わりに使用する。この材料積層体610は、アモルファスシリコン層611、シリコン−ゲルマニウム(ＳｉＧｅ)層612、およびアモルファスシリコン層613からなる。この材料積層体610の層は、ＬＰＣＶＤによって形成することができる。アモルファスシリコン層611は、ゲート酸化物層102を保護するように機能し、約５ｎｍ（約５０オングストローム）の厚みにまで形成することができる。アモルファスシリコン層613は、ＳｉＧｅ層612の上に被せられ、その後に行われうる急速熱窒化ステップ中でのＧｅＴｉ２の形成を防止する。ＳｉＧｅ層612は、約５０ｎｍ（約５００オングストローム）〜約６０ｎｍ（約６００オングスロトローム）の厚みに形成することができ、一方、アモルファスシリコン層613は、約１５ｎｍ（約１５０オングストローム）〜約２５ｎｍ（約２５０オングストローム）の厚みに形成することができる。プロセスによっては、ＳｉＧｅ層612の界面抵抗が、アモルファスシリコンのみからなるシリコン層よりも小さくなることもある。ＳｉＧｅ層612は、ＳｉＧｅｘを含み、この場合、ｘは約０．２０〜約０．３０である。この材料積層体610は、アモルファスシリコン層112と同様に処理される。
【００１３】
続いて図１(ｂ)は、第１の熱処理を図１(ａ)の試料に施した後の図を示す。一態様では、第１の熱処理は、急速熱アニールステップを含む。この急速熱アニールステップは、例えば約10秒間、約750℃の温度で行うことができる。ＰＭＯＳトランジスタのゲート酸化物層中のホウ素の拡散を最小限にするためには、急速熱アニールの温度を約８００℃未満とするのが好ましい。急速熱アニールステップによって、アモルファスシリコン層112は多結晶シリコン層112'(以下「ポリシリコン112'」と呼ぶ)へと変化し、注入されたドーパントが活性化する。
【００１４】
さらにゲート材料をその上に形成する前にシリコン層112を急速熱アニールすることによっていくつかの利点が得られ、それらの利点は、注入ステップ、アモルファスシリコンの再結晶化、および続いて形成されるシリサイド層のための滑らかな界面の形成により生じた損傷をアニールすることを含む。従来、シリコン層中のドーパントの活性化は、ゲート電極を形成した後、通常はソース/ドレイン注入ステップ後に行われる。しかし、本出願の発明者は、この従来の方法では、ソース/ドレインドーパント活性化ステップ中に、ゲート酸化物の不良を招くシリサイド（例えばチタンシリサイド)スパイクが生成する確率が増加すると考える。本発明の一実施態様では、さらにゲート材料をその上に形成する前に第１の熱処理をシリコン層に施し、続いて、後述のように第２の熱処理を金属積層体上に施す。これは、ゲート酸化物の損傷防止を助けるので有利である。
【００１５】
アモルファスシリコン層112をアニールして、これをポリシリコン層112'に変化させた後、洗浄ステップを図１（ｂ）の試料に対して行い、有機物およびアニールステップ中に生成した可能性のある不都合な酸化物を除去する。一態様では、この洗浄ステップは、ＨＦラストプロセス（HF-last process）を含み、続いてＩＰＡ（イソプロピルアルコール）ドライプロセスが行われる。次に、吸着水を蒸発させるために、脱気ステップを行う。その後、スパッタエッチングステップを任意に行うこともでき、これにより、ポリシリコン層112'の表面から二酸化シリコンの約３ｎｍ（約３０オングストローム）分が除去される。スパッタエッチングステップは、実質的にアルゴンプラズマからなる雰囲気中で行われ、後続のゲート材料堆積のためにポリシリコン層112'を準備する。いくつかのプロセスでは、スパッタエッチングステップを必要としない場合もある。
【００１６】
図１（ｃ）では、第１の金属層がポリシリコン層112'上に形成されている。この第１の金属層は、例えばチタン、タンタル、ジルコニウムまたはコバルトである。一態様では、第１の金属層は、チタン層113からなっている。好ましくは、チタン層113を、続いて形成されるシリサイド層の厚みを最小限にするために比較的薄く形成する。例えば、チタン層113は、物理蒸着（ＰＶＤ）またはコリメートスパッタによって、約３．５ｎｍ（約３５オングストローム）〜約６．５ｎｍ（約６５オングストローム）の厚みに形成することができる。チタン層113は、有利には、続いて堆積される窒化タングステンの拡散バリア層がポリシリコン層112'と反応して窒化シリコンが形成されることを防ぐために役に立つ。窒化シリコンは誘電体であり、よって、例えば約１ｎｍ（約１０オングストローム）を超える厚みに形成すると、ゲート電極の接触抵抗が許容不能なレベルまでに増大してしまう。
【００１７】
図１（ｄ）では、耐熱性（高融点）の窒化物層が任意にチタン層113上に形成されている。使用可能な耐熱性窒化物の例は、窒化タングステンおよび窒化チタンを含む。一態様では、耐熱性の窒化物層は、窒化タングステン層114を含む。例えば、窒化タングステン層114を、ＰＶＤによって、例えば約２．５ｎｍ（約２５オングストローム）の厚みに堆積する。窒化タングステン層114は、拡散バリア層として機能する。しかし、以下に明らかにするように、この後に形成される窒化チタン層も、拡散バリア層として機能する。したがって、いくつかのプロセスでは、窒化タングステン層114をチタン層113上に形成する必要はない。
【００１８】
図１（ｅ）では、第２の金属層が窒化タングステン層114上に形成されている。一態様では、この第２の金属層はタングステン層115からなっている。タングステン層115は、例えばデュアルドープのトランジスタでのゲート電極間の金属シャントとして使用することができる。タングステン層115は、ＰＶＤによって約３７．５ｎｍ（約３７５オングストローム）の厚みに堆積させることができる。ここに開示するタングステン層115の厚みおよびその他の材料は、具体的な用途での要求に応じて変化させることができる。
【００１９】
ポリシリコン層112'、チタン層113、窒化タングステン層114およびタングステン層115からなる材料の積層体は、製造されるトランジスタのゲート電極110を形成する。一態様では、チタン層113、窒化タングステン層114およびタングステン層115は、有利には、インサイトゥで(例えば排気による破損が起こることなく)クラスターツール中で形成する。クラスターツールは、カリフォルニアのSanta ClaraのApplied Materials, Inc.から入手可能なEnduraウェハプロセスシステムと同様の型のものを使用することができる。クラスターツールは、脱気チャンバ、スパッタエッチチャンバ、コリメートチタンスパッタチャンバ（またはチタンＰＶＤチャンバ）およびタングステンＰＶＤチャンバを有するように構成されている。例えば、図１（ｂ）の試料を、クラスターチャンバツール内で以下のように、すなわち、
（ａ）脱気チャンバ中で、試料から溶剤を蒸発させ、
（ｂ）スパッタエッチチャンバ内で、アルゴンプラズマを使用して試料から薄層を除去し、
（ｃ）コリメートチタンスパッタチャンバ内で、ポリシリコン層112'上にチタン層113を堆積させ、
（ｄ）タングステンＰＶＤチャンバ内で、タングステンＰＶＤチャンバ内に窒素を流しながらタングステンターゲットをスパッタすることによって、窒化タングステン層114を堆積させ、
（ｅ）前記のステップ（ｄ）で使用したのと同じタングステンＰＶＤチャンバ内で、タングステンＰＶＤチャンバ内で窒素を流すことを止め、窒化タングステン層114上にタングステン層115を堆積させて、
処理することができる。
【００２０】
図１（ｆ）を参照すると、第２の熱処理が図１（ｅ）の試料に施されている。一態様では、この第２の熱処理は、急速熱窒化ステップを含む。この急速熱窒化ステップは、窒素を含む雰囲気、例えばアンモニア中で試料を加熱することによって行う。アンモニアは窒素の供給源として好ましく、それというのは、タングステン層115がアンモニアの分解を促進し、これにより、チタン層113の一部が窒化チタン層117を含む窒化物層へと変化するのに充分な窒素が提供されるからである。また、この熱窒化ステップによって、チタン層113の一部とポリシリコン層112'との一部が反応し、チタンシリサイド層116を含むシリサイド層をも形成する。タングステン層115には新たに番号付与されてこれを「タングステン層115'」とし、これにより、タングステン層115に窒素成分がいくらか加えられたことを示す。ゲート電極110には新たに番号付与されてこれを「ゲート電極110'」とし、これにより、結果として得られたポリシリコン層112'、チタンシリサイド層116、窒化チタン層117、窒化タングステン層114およびタングステン層115'からなる新たな金属積層体が得られたことを示す。
【００２１】
ゲート電極110は、従来認識されていなかったいくつかの利点を有している。その１つは、ポリシリコン層112'とゲート電極110'の残りの部分との間の界面接触抵抗が、チタンシリサイドの代わりに窒化シリコンが形成されている別のゲート電極よりも低いことである。このような比較的低い界面接触抵抗は、すなわち、トランジスタのスイッチス速度が速いことを意味し、したがって、このようなトランジスタを使用する集積回路の速度も向上する。
【００２２】
別の利点としては、窒化チタン層117が拡散バリア層としても機能し、有利には、ゲート電極110'と別のゲート電極との間の相互拡散を最小限にする。図７に、従来のゲート電極間での相互拡散を概略的に示す。図７は、領域702および703は、デュアルドープポリシリコン層のｐ型領域およびｎ型領域をそれぞれ表している。領域702は一方のゲート電極の一部であり、領域703はもう一方のゲート電極の一部であり、これらの領域は、金属シャント704を介して互いに接続している。領域702を含むトランジスタと領域703を含むトランジスタとは、シャロートレンチアイソレーション（ＳＴＩ）701によって分離されている。従来のゲート電極では、矢印706および705で示すように、ドーパントが一方のゲート電極から金属シャント704を介してもう一方の電極へ拡散しうる。これにより、カウンタードーピングが引き起こされうる。本発明の態様では、ゲート電極内に、ゲート電極間のシャントとして働く拡散バリア層（例えば、窒化チタン層117）を形成して、金属層を介した相互拡散の防止を促進する。したがって、本発明の態様は、例えばデュアルドープトランジスタのゲート電極を形成するために使用することができる。
【００２３】
一態様では、急速熱窒化ステップを、アンモニアをチャンバ内に流しながら約６７５℃〜７２５℃の温度(例えば７００℃）に約30秒間図１（ｅ）の試料を加熱することによって行う。別の態様では、熱窒化ステップを、試料を約４７５℃に約６０秒間加熱する第１の加熱ステップと、これに続いて、約７５０℃に約１０秒間試料を加熱する第２の加熱ステップとを含む２つのステッププロセスとして行い、両加熱ステップ中、チャンバ内にアンモニアを流入させる。本出願の発明者は、アンモニアの流量は熱窒化ステップステップにはあまり影響がないと考えている。例えば、アンモニアの流量は、１分当たり約１〜１０標準リットルの範囲とすることができる。
【００２４】
好ましくは、窒化チタン層117が過度に薄くなって、拡散バリアの性能に悪影響を及ぼすことを防ぐために、試料を８００℃を超えては加熱しない。一態様では、約４０ｎｍ（約４００オングストローム）の厚みのタングステン層115'、約３ｎｍ（約３０オングストローム）〜約６ｎｍ（約６０オングストローム）の厚みの窒化チタン層117、および約３．５ｎｍ（約３５オングストローム）〜約６．５ｎｍ（約６５オングストローム）の厚みのチタンシリサイド層116が得られるように、熱窒化ステップを行う。
【００２５】
図１（ｇ）には、タングステン層115'上にキャッピング層が形成されている。このキャッピング層は、ゲート電極110'を保護し、電気的に絶縁している。一態様では、このキャッピング層は、窒化シリコン層121からなる。窒化シリコン層121は、プラズマ化学蒸着（ＰＥＣＶＤ）によって約４００℃の温度で、約２００ｎｍ（約２０００オングストローム）の厚みになるよう形成することができる。窒化シリコン層121は、低圧化学蒸着（ＬＰＣＶＤ）プロセスを用いて比較的低い温度(例えば約６００℃以下、好ましくは約５５０℃）で堆積させることもでき、これにより、ゲート電極中の不都合な反応を防止することができる。
【００２６】
窒化シリコン層121を形成した後は、製造中のトランジスタを完成させるために従来の半導体プロセス技術を用いることができる。例えば、図１（ｇ）の試料は、パターン化されて、エッチングされて、ゲートが形成される。ゲートのサイドウォールにはスペーサを形成する。次に、注入および活性化ステップを行い、ソースおよびドレインを形成する。窒化タングステン層114は、ソースおよびドレインの活性化中に、窒素成分を失う。これにより、この時窒化タングステン層114のタングステンが、タングステン層115'の一部となる。
【００２７】
図２に示す例では、ゲート電極110'を含むゲート210が、アイソレーション構造201間のＮＭＯＳトランジスタ領域内に形成されている。図２の例では、ソース221およびドレイン222が、Ｐ型基板101に形成されている。ソース221とドレイン222と間には、ゲート210が形成されており、このゲート210は、窒化シリコン層121、タングステン層115'、窒化チタン層117、チタンシリサイド層116、ポリシリコン層112'およびゲート酸化物層102からなる。選択的酸化を、ポリシリコン層112'のサイドウォールに施し、その後、スペーサ208（例えば窒化シリコン）が形成される。このゲート電極110'を様々な種類のＭＯＳトランジスタで使用できることは明らかである。窒化タングステン層114は、ソース221およびドレイン222の形成中にこの窒化タングステン層114の窒素成分が失われ、残ったタングステンタングステン層115'の一部となるために、図２には示されていない。
【００２８】
図３を参照すると、本発明の実施態様によるＭＯＳトランジスタのゲート電極を形成する方法が示されている。始めのステップ302では、シリコン層を、基板上に形成されているゲート酸化物層上に形成する。一態様では、シリコン層は、アモルファスシリコンの層からなる。図６に関連して説明すると、シリコン層は、シリコン−ゲルマニウムの層を含む材料積層体であってもよい。
【００２９】
ステップ303では、ドーパントを、この例ではアモルファスシリコンからなるシリコン層に注入する。製造されるトランジスタがＰＭＯＳトランジスタであるかＮＭＯＳトランジスタであるかによって、Ｐ型またはＮ型のドーパントのどちらかをアモルファスシリコン層に注入する。
【００３０】
ステップ304では、第１の熱処理を行い、注入されたドーパントを活性化し、かつアモルファスシリコン層をポリシリコン層に変化させる。第１の熱処理により、有利には、注入ステップで生じた損傷がアニールされ、アモルファスシリコン結晶が再結晶し、さらに続いて形成されるシリサイド層に対して滑らかな界面が提供される。第１の熱処理は、急速熱アニールステップを含む。
【００３１】
ステップ306では、湿式洗浄ステップを行い、ステップ304で試料に形成された可能性のある不都合な酸化物および有機物を除去する。
【００３２】
ステップ308では、脱気ステップを行い、試料から吸着水を蒸発させる。
【００３３】
ステップ310では、スパッタエッチステップを任意に行い、比較的薄い層（例えば等価の二酸化シリコンの約３ｎｍ（約３０オングストローム）をステップ304で形成されたポリシリコン層から除去する。一態様では、実質的にアルゴンプラズマからなる雰囲気中でポリシリコン層にスパッタエッチングを施す。
【００３４】
ステップ312では、第１の金属層をポリシリコン層上に形成する。一態様では、第１の金属層はチタン層からなる。
【００３５】
ステップ314では、耐熱性の窒化物層を第１の金属層上に形成する。
【００３６】
一態様では、耐熱性の窒化物層は窒化タングステン層からなる。
【００３７】
ステップ316では、第２の金属層を耐熱性の窒化物層上に形成する。一態様では、第２の金属層はタングステン層からなる。
【００３８】
ステップ318では、第２の熱処理を行い、シリサイド層およびバリア層を形成する。一態様では、第２の熱処理は、窒素源の存在下で試料を加熱する熱窒化ステップを含む。熱窒化ステップによって、チタン層がチタンシリサイド層および窒化チタン層に変化する。チタンシリサイド層は、ポリシリコン層がチタン層と反応することによって得られたものであり、窒化チタン層は、チタン層が窒素源（例えばアンモニア）から窒素を受容したことによって得られたものである。
【００３９】
ステップ320では、キャッピング層をタングステン層上に形成する。一態様では、キャッピング層は窒化シリコンからなる。
【００４０】
図４に、実験で用いた２つの種類のトランジスタにおける、ゲート電極と遅延との関係のプロットを示す。第１の種類のトランジスタは、本発明の実施態様により形成されたゲート電極を有しており、図２に示すものに類似している。第２の種類のトランジスタは、比較例として使用し、図５を参照して後述する構造を有している。実験の各トランジスタは、伝搬遅延時間を測定するために多段のリング発振器内に構成される。図４では、垂直方向軸がゲート長さをマイクロメートル（μｍ）で表し、水平方向軸が遅延を１ステージ（段）当たりのピコ秒（ｐｓ／ｓｔａｇｅ）で表している。ダイヤモンド形のデータ点は、第１の種類のトランジスタのものであり、三角形のデータ点は第２の種類のトランジスタのものである。例えば、データ点411は、長さ約０．０７５μｍのゲートを有する第１の種類のトランジスタでの遅延が約２２．５ｐｓ／ｓｔａｇｅであることをを示す。同様に、データ点431は、長さ約０．０５７μｍのゲートを有する第２の種類のトランジスタを通る遅延が約４１．０ｐｓ／ｓｔａｇｅであることを示す。
【００４１】
図５に、この実験で用いられた第２の種類のトランジスタを概略的に示す。第２の種類のこのトランジスタは、アイソレーション構造501間のＮＭＯＳトランジスタ領域に形成されたゲート510を含む。ソース521およびドレイン522が、Ｐ型基板503に形成されている。ソース521とドレイン522との間には、窒化シリコン層551（厚み約１２０ｎｍ（約１２００オングストローム））、タングステン層515（厚み約３２．５ｎｍ（約３２５オングストローム））、窒化タングステン層517（厚み約７．５ｎｍ（約７５オングストローム））、ポリシリコン層512（約８０ｎｍ（約８００オングストローム））およびゲート酸化物層502（厚み約２．３ｎｍ（約２３オングストローム））を含むゲート510が形成されている。スペーサ508(例えば窒化シリコン)を形成する前に、ポリシリコン層512のサイドウォールに選択的酸化を施す。実験では、第２の種類のトランジスタは、比較例として用いられる。第２の種類のトランジスタは、金属積層体の堆積または熱窒化ステップの前に、ポリシリコンアニールステップに晒していない。
【００４２】
図４を再び参照すると、プロット410は、第１の種類のトランジスタ（つまり、本発明の一態様により製造されたトランジスタ）の全てのデータ点の直線状のプロットであり、プロット430は、第２の種類のトランジスタ（つまり、比較例として使用されたトランジスタ）の全てのデータ点の直線状のプロットである。図４より明らかなように、本発明の一態様によって製造されたトランジスタによって、任意のゲート電極に対する伝搬遅延はより短くなる。例えば、約０．０９４μｍの所望のゲート長さ（点線460を参照）では、第１の種類のトランジスタでは、約２９．０ｐｓ／ｓｔａｇｅ（点線461参照）の遅延という結果を得ている。同じ所望のゲート長さで比較すると、第２の種類のトランジスタでは、約４７．５ｐｓ／ｓｔａｇｅ（点線462参照）の遅延という結果を得ている。
【００４３】
図８に、前記の実験で使用したトランジスタにおいて行った接触抵抗測定の結果を示す。図８では、垂直方向軸は対数尺度になっており、オーム・平方センチメートル（Ωｃｍ２）を単位とするゲート電極接触抵抗で表す。接触抵抗は、ゲート電極の底部層から最上層へ垂直に測定する。プロット801および802はそれぞれ、第１および第２の種類のトランジスタの接触抵抗の分布を示す。プロット801を802と比較すると、第１の種類のトランジスタによって、第２の種類のトランジスタよりもずっと低い接触抵抗が得られることが明らかとなっている。
【００４４】
以上、本発明の具体的な実施態様を説明したが、これらの実施態様は例示を目的としたものであって、本発明を制限するものではないことを理解されたい。本開示を読めば、さらなる多くの態様が当業者に明らかとなるであろう。
【図面の簡単な説明】
【００４５】
【図１】図１（ａ）〜図１（ｇ）は、本発明の一態様によるＭＯＳトランジスタの製造を概略的に示す断面図である。
【図２】本発明の一態様によるＭＯＳトランジスタの概略図である。
【図３】本発明の一態様によるＭＯＳトランジスタのゲート電極を形成する方法のフローチャートである。
【図４】実験で使用された２つの種類のトランジスタにおける、ゲート長さと遅延との関係を表したプロットである。
【図５】実験で比較例として使用されたトランジスタの概略図である。
【図６】本発明の一態様による材料積層体の概略図である。
【図７】従来の２つのゲート電極間の相互拡散を示す概略図である。
【図８】本発明の一態様によるトランジスタを使用した実験での接触抵抗測定の結果である。
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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