(57)【要約】独立したテスト能力および修理能力を有する超薄型のシステムインパッケージ（ＳＩＰ）は、インターポーザー（３５０）を備えている。このインターポーザーの上面（３５１）および底面（３５２）には、多数のパッケージ化された半導体チップ（３１５、３２０、３２５、３３０）が配置されているが、これらはランドグリッドアレイ（ＬＧＡ）フォーマットによる半田バンプ（３３５）を介して実装されている。このＳＩＰにはアンダーフィルが使用されていない。
2006502587.tif 000002
【特許請求の範囲】
【請求項１】
上面および底面を有するとともに、各面には実装パッドがアレイパターンで配置されているインターポーザーと、
前記上面に配置されている前記実装パッドの少なくとも一部に実装されている少なくとも１つのパッケージ化された半導体チップと、
前記底面に配置されている前記実装パッドの少なくとも一部に実装されている少なくとも１つのパッケージ化された半導体チップと
を含んでなるマルチチップモジュールであって、
前記上面および前記底面に実装されている前記パッケージ化された半導体チップは、前記インターポーザーに除去可能に接続されており、前記パッケージ化された半導体チップを前記実装パッドのそれぞれの部分にボンディングするための実装手段は、この実装手段の各幅がこの実装手段の各高さよりも大きいものであるマルチチップモジュール。
【請求項２】
前記実装パッドおよび実装手段が、ランドグリッドアレイ（ＬＧＡ）に従うものである請求項１に記載のマルチチップモジュール。
【請求項３】
前記上面および前記底面に実装されている前記パッケージ化された半導体チップが、アンダーフィルの存在を欠いている請求項１に記載のマルチチップモジュール。
【請求項４】
前記インターポーザーが７５ミクロン以下の高さを有する請求項１に記載のマルチチップモジュール。
【請求項５】
前記インターポーザーが４０ミクロン以下の高さを有する請求項１に記載のマルチチップモジュール。
【請求項６】
前記インターポーザーが２５ミクロン以下の高さを有する請求項１に記載のマルチチップモジュール。
【請求項７】
約６２５ミクロン以下の高さを有する請求項１に記載のマルチチップモジュール。
【請求項８】
前記実装手段が、高さ約６０ミクロン以下の半田バンプである請求項１に記載のマルチチップモジュール。
【請求項９】
前記インターポーザーの前記底面は、複数のボンディングパッドをさらに備えており、これらボンディングパッドは、前記マルチチップモジュールを回路基板にボンディングするために、対応する複数の半田ボールを取り付けるためのものである請求項１に記載のマルチチップモジュール。
【請求項１０】
前記回路基板をさらに含んでなる請求項９に記載のマルチチップモジュール。
【請求項１１】
前記パッケージ化された半導体デバイスの少なくとも１つが、前記マルチチップモジュールの熱性能を高めるために、前記パッケージ化された半導体デバイス内のベアチップの上面で形成される上面を有する請求項１に記載のマルチチップモジュール。
【請求項１２】
上面および底面を有するとともに、各面には実装パッドがランドグリッドアレイ（ＬＧＡ）フォーマットで配置されており、約２５ミクロン以下の高さを有しているインターポーザーと、
前記上面に配置されている前記実装パッドの少なくとも一部に実装手段を介して実装されており、各々が約２５０ミクロン以下の高さを有している複数のパッケージ化された半導体チップと、
前記底面に配置されている前記実装パッドの少なくとも一部に実装手段を介して実装されており、約２５０ミクロン以下の高さを有している少なくとも１つのパッケージ化された半導体チップと、
を含んでなる回路基板に実装するためのマルチチップアセンブリであって、
前記実装手段が約５０ミクロンの高さを有しており、前記上面および前記底面に実装されている前記パッケージ化された半導体チップがアンダーフィル材料の存在を欠いているマルチチップアセンブリ。
【請求項１３】
約６２５ミクロン未満の全高を有する請求項１２に記載のマルチチップモジュール。
【請求項１４】
前記インターポーザーの前記底面は、複数のボンディングパッドをさらに備えており、これらボンディングパッドは、前記マルチチップモジュールを回路基板にボンディングするために、対応する複数の半田ボールを取り付けるためのものである請求項１２に記載のマルチチップモジュール。
【請求項１５】
前記パッケージ化された半導体デバイスの少なくとも１つが、前記マルチチップモジュールの熱性能を高めるために、前記パッケージ化された半導体デバイス内のベアチップの上面で形成される上面を有する請求項１２に記載のマルチチップモジュール。
【請求項１６】
回路基板に実装するための積層型マルチチップモジュールであって、
この積層型マルチチップモジュールは、第１のマルチチップモジュールと第２のマルチチップモジュールを含む複数のマルチチップモジュールを含んでなり、前記第１のマルチチップモジュールは前記第２のマルチチップモジュールに電気的かつ機械的にボンディングしており、
前記第１のマルチチップモジュールがさらに、
上面および底面を有するとともに、各面には実装パッドがアレイフォーマットで配置されているインターポーザーと、
前記上面に配置されている前記実装パッドの少なくとも一部に実装されている少なくとも１つのパッケージ化された半導体チップと、
前記底面に配置されている前記実装パッドの少なくとも一部に実装されている少なくとも１つのパッケージ化された半導体チップと
を含んでおり、
前記上面および前記底面に実装されている前記パッケージ化された半導体チップはアンダーフィル材料の存在を欠いており、前記パッケージ化された半導体チップを前記実装パッドのそれぞれの部分にボンディングするための実装手段は、この実装手段の各幅がこの実装手段の各高さよりも大きいものである積層型マルチチップモジュール。
【請求項１７】
前記実装パッドおよび実装手段が、ランドグリッドアレイ（ＬＧＡ）に従うものである請求項１６に記載の積層型マルチチップモジュール。
【請求項１８】
前記第１のマルチチップモジュールが約６２５ミクロン未満の高さを有する請求項１６に記載の積層型マルチチップモジュール。
【請求項１９】
前記実装手段が、高さ約６０ミクロン以下の半田バンプである請求項１６に記載の積層型マルチチップモジュール。
【請求項２０】
前記インターポーザーの前記底面は、複数のボンディングパッドをさらに備えており、これらボンディングパッドは、前記マルチチップモジュールを回路基板にボンディングするために、対応する複数の半田ボールを取り付けるためのものである請求項１６に記載の積層型マルチチップモジュール。
【請求項２１】
前記回路基板をさらに含んでなる請求項２０に記載の積層型マルチチップモジュール。
【請求項２２】
前記パッケージ化された半導体デバイスの少なくとも１つが、前記積層型マルチチップモジュールの熱性能を高めるために、前記パッケージ化された半導体デバイス内のベアチップの上面で形成される上面を有する請求項１６に記載の積層型マルチチップモジュール。
【請求項２３】
反り返ったマルチチップモジュールを回路基板に実装するための方法であって、
実装のために、反り返ったマルチチップモジュールを回路基板上に配置するステップと、
前記反り返ったマルチチップモジュールが比較的平坦になるとともに、実装手段がリフローしてこの比較的平坦なマルチチップモジュールを前記回路基板に電気的かつ機械的にボンディングするような温度まで、前記反り返ったマルチチップモジュールの温度を上昇させるステップと
を含んでなる方法。
【請求項２４】
前記実装手段が、前記回路基板にボンディングするためのリフロー前に、前記マルチチップモジュールの表面にまず取り付けられる請求項２３に記載の方法。
【請求項２５】
前記反り返ったマルチチップモジュールがアンダーフィル材料を含んでいない請求項２３に記載の方法。
【請求項２６】
前記反り返ったマルチチップモジュールのパッケージ化された半導体チップをテストするステップと、
テスト済みのパッケージ化された半導体チップが不合格の場合、この不合格のパッケージ化された半導体チップを同一タイプの別のパッケージ化された半導体チップと交換するステップと
を前記配置ステップの前にさらに含んでなる請求項２３に記載の方法。
【請求項２７】
インターポーザーの上面の少なくとも１つのパッケージ化された半導体チップにランドグリッドアレイ（ＬＧＡ）接続を使用することによって、かつ前記インターポーザーの底面の少なくとも１つのパッケージ化された半導体チップにＬＧＡ接続を使用することによって、これらパッケージ化された半導体チップが前記インターポーザーに除去可能に接続されるように、前記反り返ったマルチチップモジュールを形成するステップ
を前記配置ステップの前にさらに含んでなる請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超小型電子アセンブリと、それを製造するために使用されるコンポーネントおよび方法に関する。
【背景技術】
【０００２】
半導体チップなどの超小型電子要素は、一般に、回路基板などの回路パネルに実装される。例えば、パッケージ化された半導体チップは、パッケージの底面にボンディングコンタクトのアレイを設けることができる。このようなパッケージは、パッケージの各ボンディングコンタクトを回路基板の対応する各ボンディングコンタクトと一致させるため、パッケージの底面が回路基板の上面に下方へ向かって突き合うように、パッケージを回路基板に配置することによって、回路基板の上面に露出している対応するボンディングコンタクトのアレイに実装することができる。一般には半田ボールが用いられる導電性ボンディング材料からなる塊、すなわち実装手段（mounting masses）は、パッケージのボンディングコンタクトと回路基板のボンディングコンタクトとの間に提供される。一般的な表面実装技術において、半田ボールは、パッケージが回路基板に適用される前に、パッケージのボンディングコンタクトに配置される。
【０００３】
一般に、多数の超小型電子要素は、回路基板に並んで実装されており、種々のボンディングコンタクトを接続する導電性トレースによって相互に接続されている。しかしながら、この従来のアプローチを使用すると、回路基板は、全ての超小型電子要素の総面積と少なくとも等しい面積を有していなければならない。さらに、回路基板は、超小型電子要素間の相互接続を全てなすのに必要なトレースを全て有していなければならない。場合によっては、回路基板は、必要な相互接続を収容するために多数のトレースの層を含まなければならない。これは実質的に回路基板のコストを増大させる。一般に、各層は回路基板の全面積にわたっている。別の言い方をすれば、回路基板の全層数は、回路基板の最も複雑かつ密集してパッキングされた接続を有する領域において必要な層数により決定される。例えば、ある回路が狭い領域において６層のトレースを必要とする場合は、回路基板の残りの領域において４層しか必要でなくとも、回路基板全体は６層構造として製造されなければならない。
【０００４】
これらの問題は、「マルチチップモジュール」すなわちＭＣＭと称される、追加の回路パネルを使用して同系の超小型電子要素を相互に接続しサブサーキットまたはモジュールを形成することによって、ある程度緩和可能である。次いで、マルチチップモジュールは主回路基板に実装される。主回路基板は、モジュールの回路パネルによって作られる相互接続を含んでいる必要はない。このようなマルチチップモジュールは「積層」構造で作ることが可能であり、モジュール内のパッケージ化されたチップやその他の超小型電子要素の一部は、同モジュール内の他のチップまたは超小型電子要素の上に配置される。これより、マルチチップモジュール全体を、モジュール内の個々の超小型電子要素の総面積よりも狭い主回路基板の面積に実装することができる。しかしながら、追加の回路パネルおよびこの回路パネルと主回路基板との間の追加の相互接続層は、更なる空間を費やすことになる。とりわけ、この追加の回路パネルおよび追加回路パネルと主回路パネルとの間の追加の相互接続層は、マルチチップモジュールの高さ、例えば、主回路基板の上面からモジュールが上方へ突出する分の距離を加えることとなる。これは、モジュールが積層構造で提供される場合であって、かつ、例えばユーザが着用または携帯する小型携帯電話やその他のデバイスでの使用を目的とするアセンブリのように、高さが低いことが必須である場合には、特に重大となる。
【０００５】
パッケージ化された半導体チップを別のモジュール回路パネルに実装することによって費やされる更なる空間は、このモジュールの回路パネルを、一般にパッケージ基板と称されるパッケージ自体の一部と一体化することによって節約することができる。例えば、複数のベアすなわちパッケージ化されていない半導体チップは、チップのパッケージ化工程において共通の基板に接続することができる。この種のパッケージは積層配置で作製することもできる。このようなマルチチップパッケージは、パッケージ内の種々のチップ間の相互接続の一部または全部を含むことができ、また非常にコンパクトなアセンブリを提供することができる。主回路基板は、個々にパッケージ化されたチップを同回路に実装する場合に要求されるものよりも簡素にすることができる。残念ながら、これらのタイプのパッケージは、アセンブリ後のテストはもちろん修理も難しい。さらに、このアプローチは、パッケージに含まれるべきチップの各組み合わせのための特有なパッケージが必要になる。例えば、携帯電話産業において、様々な携帯電話に様々な特徴を提供するために、スタティックランダムアクセスメモリ（「ＳＲＡＭ」）とフラッシュメモリとの様々な組み合わせで、同一のフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）または特定用途向け集積回路（「ＡＳＩＣ」）を使用するのが一般的である。これは、種々のパッケージを製造、取扱および貯蔵するのにかかるコストを増大させる。
【０００６】
従って、積層型チップアセンブリを更に改良することが望まれている。
【発明の開示】
【０００７】
本発明は、その一態様として、パッケージ化された半導体チップがランドグリッドアレイ（ＬＧＡ）接続に従った接続を使用してインターポーザーの両側に取り付けられている別個の回路モジュールすなわちマルチチップモジュール（ＭＣＭ）を提供する。最も好ましくは、全高が低いＭＣＭを提供するため、パッケージ化された半導体チップとインターポーザーとの間の結合部にはアンダーフィル材料を使用していない。本発明の別の目的は、マルチチップモジュールのテスト能力および修理能力を改善することである。
【０００８】
本発明は、別の態様として、超薄型のシステムインパッケージ（ＳＩＰ）構造を提供する。
【０００９】
本発明は、別の態様として、複数のマルチチップモジュールを備えた積層型の電子アセンブリを提供する。各マルチチップモジュールは、ＬＧＡ接続を使用してインターポーザーの両側に取り付けられているパッケージ化された半導体チップをさらに備えている。積層型の電子アセンブリには、アンダーフィル材料を使用していない。
【００１０】
本発明は、別の態様として、ここに説明されているタイプのマルチチップアセンブリを製造する方法に関する。基板は、その両面にアクセス可能な導電性端子を備える。最も好ましくは、端子はＬＧＡパターンに従って配置される。マルチチップモジュールを製造するステップは、ここに説明されているようなフラットシート状の基板を提供することと、複数のパッケージ化された半導体チップを基板の両面に組み付けることとを含み、よってマルチチップモジュールのいずれの面にもアンダーフィル材料が適用されることはない。
【００１１】
本発明は、別の態様として、ここに説明されているタイプのマルチチップモジュールを回路基板に取り付ける方法に関する。特に、ここに説明されているタイプのマルチチップモジュールには反りが施されてもよい。回路基板を作成するステップは、取り付けのために反り返ったマルチチップモジュールを回路基板の一部に配置することと、反り返りを除去するためにマルチチップモジュールをリフローすることとを含む。とりわけ、リフローは温度範囲ウィンドウ内またはそれより高い温度で行われる。温度範囲ウィンドウは、マルチチップモジュールのアセンブリ前に関するとともに、半田マスクなどを硬化させるために用いられる温度を含む。この温度ウィンドウ内またはそれより高い温度でリフローを行うことによって、反り返ったマルチチップモジュールは和らいでより平坦になり、回路基板に実装される。
【発明を実施する最良の形態】
【００１２】
パッケージ化された半導体チップ１００を図１に示す。本開示で使用する用語「パッケージ化された半導体チップ」は、実際の半導体要素すなわち「ベアダイ」自体と、このベアダイの少なくとも１つの面またはエッジを被覆する１つまたは複数のコンポーネントまたは層との両方を含むユニットを示す。一般に、しかし必須はないが、パッケージ化されたチップは、ベアダイ自体のコンタクトとは別の電気接続要素を有している。本開示で使用する用語「標準パッケージ化されたチップ」は、パッケージ化されたチップに適用可能な公式または非公式な標準に準拠するパターンで配置されている電気接続要素（ベアダイのコンタクトと別か否かにかかわらない）を有するパッケージ化されたチップを示す。最も好ましくは、標準パッケージ化されたチップは、回路基板に実装する目的のパッケージ化されたチップに適用可能な標準に準拠している。例えば、パッケージ化された半導体チップ１００は、当分野において既知のTessera（登録商標）Compliant Chipである。しかしながら、他の形態のパッケージ化されたチップも本発明の原理に従って使用できる。
【００１３】
パッケージ化された半導体チップ１００はチップすなわちベアダイ１１０（すなわち半導体デバイス）を備えている。ベアダイはボンディングパッド（図示省略）を有しており、ボンディングパッドは、リード１０６で表すように、パッケージ基板１０９の導電性トレース（図示省略）および端子すなわちコンタクトパッド１０１と電気的に接続している。パッケージ基板は、例えばフレキシブルまたはポリイミドフィルムでよい。これら端子１０１および導電性トレースは、塊状の半田１０５を介して外部回路（図示省略）に接続される。半田塊は、コンタクトパッド１０１に取り付けられ、回路基板（図示省略）にパッケージを電気的かつ機械的にボンディングするために使用される。パッケージ化された半導体チップ１００は、材料間の熱膨張係数（ＣＴＥ）の差に起因する寸法変化を収容するために、ダイ１１０に対して端子１０１のいくらかの動きを許容するコンプライアント層１０８を含む。例えば、コンプライアント層１０８はエラストマーである。しかしながら、他のタイプのコンプライアント層を使用してもよく、さらにコンプライアント層は必須でないことに注意されたい。パッケージ化されたチップ１００の上面１１１は、チップ１１０の上面、すなわち基板１０９から遠い方の面により形成されていることにも注意されたい。
【００１４】
上記の通り、他の形態のパッケージ化されたチップを本発明の原理に従って使用してもよい。別のパッケージ化された半導体チップの例示を図２に示す。パッケージ化された半導体チップ２００は、図１のパッケージ化された半導体チップ１００と類似しているが、ベアダイ２１０が、基板２０９とは反対の方向である上を向いているフロント面すなわちコンタクトを備えた面を有している点と、コンプライアント層がない点で異なる。ベアダイ２１０は、ワイヤボンド２０１によって基板２０９のボンディングパッド２０８に接続されている。他のパッケージの例は、例えば、米国特許第５，１４８，２６５号、第５，１４８，２６６号、第５，６７９，９７７号、第６，０５４，７５６号および第５，５１８，９６４号明細書の所定の好ましい実施形態に開示されており、これらの開示は本明細書の一部をなすものとする。
【００１５】
次に図３に、本発明の一態様に従ったマルチチップモジュール３００の模式図を示す。図面は縮尺通りでなく、ここでの寸法は説明が目的であるために誇張されていることに注意されたい。マルチチップモジュール３００は、第１の面すなわち上面３５１と第２の面すなわち下面３５２とを有する基板すなわちインターポーザー３５０を備えている。インターポーザー３５０には誘電体が組み込まれており、この誘電体は、できる限り薄い方が望ましく、フレキシブルシートの形態がよい。例えば、インターポーザーは、ポリイミド、ＢＴ樹脂、エポキシまたは他のポリマーなどの誘電体を１層または複数層含んでもよく、これらにはガラス繊維、炭素繊維または高分子繊維などの強化材が組み込まれていてもよい。基本的に任意の材料が剛性または可撓性の回路基板の構造に使用可能である。インターポーザー３５０は、１つまたは複数の導電層またはトレース（図示省略）を備えており、このトレースは、半田ボール３１０を介して、パッケージ化されたデバイス（以下に説明する）を回路基板（図示省略）に電気的に接続するためのものであるとともに、電気的設計に応じて、１つまたは複数のパッケージ化された半導体チップを互いに電気的接続するためのものである。半田ボール３１０は、底面のパッケージ化された半導体チップの存在を収容するスタンドオフ高さを有する必要がある。従って、半田ボールピッチはリフロー後に充分なボール高さを得られるように比較的広くあるべきである。例えば、半田ボール３１０の直径は約３００ミクロン（μｍ）である。図示していないが、パッケージ化された半導体チップの縦方向の相互接続は、インターポーザーのビア構造を介して行うことができる。
【００１６】
さらにここで議論しているように、インターポーザーの厚さは完成したアセンブリのｙ方向の全高に影響し、従ってインターポーザーの厚さは他の要件と矛盾しない限り薄くすることが好ましい。例えば、インターポーザー３５０は、約７５ミクロン未満、最も望ましくは４０ミクロン未満、好ましくは約２５ミクロン以下のｙ方向の本体厚さまたは高さ（半田マスク、金属層などを含む）を有している。
【００１７】
多数のパッケージ化された半導体チップ３２０、３２５および３３０がインターポーザー３５０の上面３５１に実装されている。（本発明の概念は特定のタイプのパッケージを必要とするものではないが、図１に示した形態の）これらパッケージ化された半導体チップは、実装手段３３５を介して上面３５１に実装されている。例えば、実装手段３３５の寸法はそれらが比較的水平に並ぶようなものである。すなわち、実装手段のｙ方向の厚さ（例えば高さ）は実装手段のｘ方向の厚さ（例えば幅）未満である。このような実装手段の一例は半田バンプであり、これを図３に小円で示す。他の形態の金属接続も使用可能であることに注意されたい。この寸法の実装手段３３５の使用によって、パッケージ化された半導体チップを実装するためのランドグリッドアレイ（ＬＧＡ）接続の使用が容易になる。例えば、実装手段３３５は約５０ミクロンの直径を有している。さらに、底面３５２にパッケージ化された半導体チップ３１５が実装されており、これもまた例えば直径約５０ミクロンの半田バンプを介して実装される。複数のパッケージ化された半導体チップがインターポーザーの上面に実装され、単一のパッケージ化された半導体チップがインターポーザーの底面に実装されていることが図示されているが、本発明の概念はこれに制限されず、例えば、単一のパッケージ化された半導体チップが上面に実装されてもよく、または別の単一のパッケージ化された半導体チップが底面に実装されてもよく、または複数のパッケージ化された半導体チップが底面に実装されてもよく、またはこれらを組み合わせてもよいことに注意されたい。
【００１８】
図３のＭＣＭの例示的な断面図３１６を図４に示す。トレースは、上面３５１および底面３５２の一方または両方に沿って延びていてもよい。トレースは、上部接続パッドを基板の他の導電性要素に相互接続するためのものである。半田マスク層は、これらトレースと上面および底面の一部とを被覆していてもよい。例えば、インターポーザー３５０は２つの金属層（またはトレース層）を有している。トレース層３８３は上面３５１に配置され、トレース層３９３は底面３５２に配置されている。半田マスク層３８２および３９２はそれぞれこれらトレース層上にある。さらに、パッケージ化された半導体チップ３１５を参照すると、パッケージ化された半導体チップの実装が示されており、これはコンタクトパッド３８４、半田バンプ３３５およびコンタクトパッド３８１を介してインターポーザー３５０に実装されている。例えば、インターポーザー３５０は複数のビアをさらに備えていてもよく、ビア３８６として示されている。コンタクトパッドまたは接続パッドは、表面実装に適したタイプであり、従って、銅などの半田可能な金属によって形成されており、好ましくは金でメッキされている。
【００１９】
図３のＭＣＭの断面図３１６の別の例示的な実施形態を図５に示す。この図において、インターポーザー３５０は１つの金属層を有しており、これは底面３５２に配置されている代表的なトレース層３９３として示されている。半田マスク層３９２がこのトレース層上にある。パッケージ化された半導体チップ３１５を参照すると、パッケージ化された半導体チップの実装が示されており、これはコンタクトパッド３８４、半田バンプ３３５およびコンタクトパッド３８１を介してインターポーザー３５０に実装されている。例えば、パッケージ化された半導体チップ３２０はビア３７１を介してインターポーザー３５０に電気的に接続している。
【００２０】
次に図３のマルチチップモジュールの概略平面図を図６に示す。同一の符号は同一の要素を示す。半田ボールのアレイは、例えば半田ボール３１０が破線で示されているように、底面に実装されている。対応するボンドパッドまたはコンタクトパッドは図示されていない。図６に示されている半田ボールの数は、説明のための例示に過ぎないことに注意されたい。例えば、本発明の原理に従ったマルチチップモジュールは、図６に示されているよりも少数の半田ボールでもよいが、典型的には図６に示されているよりも多数の半田ボールを有している。さらに、本発明の一態様に従って、各パッケージ化された半導体チップ３２０、３２５および３３０は、ランドグリッドアレイ（ＬＧＡ）パターンのボンディングパッドまたは実装パッド３６０を介して実装されている。本発明の一態様によると、ＬＧＡを使用することによって、（例えばボールグリッドアレイ（ＢＧＡ）よりも）マルチチップモジュール３００の高さがより低くなる。これら実装パッドは上面３５１に配置されているが、これらは、パッケージ化された半導体チップによって被覆されているため、点線で示されているように本例では見えない。図６から分かるように、実装パッドはアレイの形態で配置されており、アレイは、このアレイのある領域にわたって相互に実質的に一定の距離で配置されている。しかしながら、アレイパターンは、例えばテストポイントなどとして使用するために、１つまたは複数のパッケージ化された半導体チップを超えて延びていてもよい。
【００２１】
次に図３のマルチチップモジュールの概略底面図を図７に示す。この図では、半田ボールのアレイが底面３５２に配置されている。上面３５１と同様に、パッケージ化された半導体チップ３１５が、ボンディングパッド３６１を利用してＬＧＡ接続を介してインターポーザー３５０に実装されている。また、インターポーザー３５０の底面３５１での実装パッドのパターンは、パッケージ化された半導体チップ３１５によって被覆されている領域を超えて延びていてもよい。
【００２２】
本発明の概念に必須なものではないが、他の接続パッドもインターポーザー３５０の上面３５１および底面３５２に存在してもよい。これらの他の接続パッドは任意の構造が可能である。しかしながら、最も好ましくは、パッド構造は、標準パッド構造、例えば表面実装手順によってチップなどのコンポーネントを実装するための回路基板に一般的に使用されている上記ＬＧＡに従うべきである。特定の標準パッド構造は、電子技術アライアンス（Electronics' Industry Alliance）の電子デバイス技術合同協議会（Joint Electronic Device Engineering Counsel）（「ＪＥＤＥＣ」）を含む標準設定組織によって、日本電子機械工業会（「ＥＩＡＪ」）によって、および他の標準設定組織によって設定される。本開示において使用されているように、用語「公式標準」とは政府または工業会によって採用されている標準のことであり、これに対して用語「非公式標準」とは、公式標準には準拠しないが、表面実装産業の多数の企業によって採用されているパッケージ設計のことである。
【００２３】
再度図３を参照すると、マルチチップモジュール３５０にはアンダーフィルは全くないことが分かる。当分野において既知であるように、アンダーフィルは構造に強度を付加するエポキシタイプの材料である。しかしながら、本発明の一態様によると、構造の全体的機械的安定性をある程度弱めつつも、アンダーフィル材料の欠如はそれほどコストがかからず（例えば、これは、基板スタッフィングプラントにおいて一般的には使用されないが、このようなアンダーフィルを適用するための特殊なプロセスの必要性を排除する）、またパッケージ化された半導体チップの一部または全部が、ボンディング材料を溶融するための熱の印加および他のパッケージ化されたチップとの交換などの標準回路基板リワーク技術を使用する修理目的のためにインターポーザー３５０から個々に除去されるのを可能にする。すなわち、パッケージ化された半導体チップは、基板を破壊しない従来技術を使用してインターポーザー３５０から取り外すことができる。ここで使用されている用語「除去可能に接続されている」とは、基板を破壊せずに除去可能な接続または実装のことを示している。例えば、局所加熱修理ツールの配置によって除去を容易にするために、パッケージ化されたチップ間に間隙を配置してもよい。
【００２４】
このように、本発明の別の態様によれば、マルチチップモジュール３００のパッケージ化されたチップの使用によって、アセンブリ後でもテストすることが容易になる。上記の通り、アンダーフィルの欠如によってテストに不合格であったパッケージを交換できるため、ここに説明されているタイプのマルチチップモジュールの生産歩留まりが増大する。
【００２５】
本発明の別の態様によれば、各パッケージ化された半導体チップの上部の露出しているダイ表面を使用してマルチチップモジュールの熱性能を高める。
【００２６】
上述の通り、本発明の一態様によれば、独立したテスト能力および修理能力を有する超薄型のシステムインパッケージ（ＳＩＰ）は、ＬＧＡを使用して接続されている多数のパッケージ化された半導体チップが上面および底面に配置されたインターポーザーを備えており、ＳＩＰにアンダーフィルは使用されていない。例えば、上記の例において、マルチチップモジュールは４つのパッケージ化された半導体チップを備えている（３つはインターポーザーの上面に、１つはインターポーザーの底面に）。例えば、ここで説明されているマルチチップモジュールは、５７５〜６２５ミクロンの近似高さを有する極薄のマルチチップパッケージを提供することができる。これは図３に高さＨで示されている。これは以下の例示的寸法を想定している。ほぼパッケージ化された半導体厚さまたは高さは２２５〜２５０ミクロンであり、パッケージ化された半導体チップを上面または底面の一方に実装する半田バンプの近似直径は５０ミクロンであり、インターポーザーは２５ミクロンの近似幅または高さを有する（例えば、上面および底面に半田マスクを有する２つの金属層）。図３から分かるように、また上記のように、半田ボール３１０は底面のパッケージ化された半導体チップの存在を収容するスタンドオフ高さを有するべきである。従って、回路基板から上のマルチチップモジュールの実際の高さは、マルチチップモジュールの上記近似高さよりも高くなることがある。
【００２７】
マルチチップモジュールを作成することによって、例えば回路基板への必要な入出力の相互接続を削減することができる。例えば、４つのパッケージが全部で３８４個のＬＧＡボンディングパッドを有している場合、これらの信号の一部はマルチチップモジュール内で必要であるにすぎない。従って、回路基板への入出力信号の削減は、例えば１０６個の信号、すなわち１０６個の半田ボールになることがある。このような入出力信号の削減は多数の利点を提供する。入出力の削減は底面のパッケージ化された半導体チップを実装するのに使用可能な面積を増大させる。さらに、入出力信号の削減に伴って、回路基板自体の信号のルーティングは、回路基板に４個のパッケージ化された半導体チップの各々を別個に実装するよりも簡単である。最後に、インターポーザーのパッケージ間の相互接続は、個々のパッケージが回路基板に表面実装されている場合よりもかなり短いため、より高い電気的性能が達成される。
【００２８】
上面および底面に使用されているＬＧＡパターンは同一のベース材料基板上に形成されていることにも注意されたい。従って、基板構造の上面と底面との間に熱膨張係数（ＣＴＥ）の不一致はなく、これによって半田容積は小さいが高い信頼性を有するＬＧＡ接続を得ることができる。
【００２９】
本発明は、別の態様として、ここに説明されているタイプのマルチチップアセンブリを製造する方法に関する。上面および底面の両方に多数のパッケージ化された半導体チップを配置しているインターポーザーすなわち基板を備えたマルチチップモジュールを作成するための例示的なフローチャートを図８に示す。ステップ５０５において、実装パッドのパターンはＬＧＡ接続を形成するためにインターポーザーの両面に配置されている。上面および底面のパターンが同一である必要はない。導電性トレース層、ビア、他の実装パッドまたはテストパッドを形成するなどの他のステップがここには説明されていないことに注意されたい。ステップ５１０において、少なくとも１つのパッケージ化された半導体チップが実装パッドの少なくとも一部を介してインターポーザーの上面に実装され、少なくとも１つのパッケージ化された半導体チップが底面の実装パッドの少なくとも一部にわたってインターポーザーの底面に実装されている。ステップ５１０の実装後、ステップ５１５に示すように、この実装されたパッケージ化半導体チップにアンダーフィリングは行わない。従って、パッケージ化された半導体チップはインターポーザーに除去可能に接続されている。上記の通り、パッケージ化された半導体チップは基板から除去され、同一タイプの別のパッケージ化された半導体チップと交換可能なため、これはＭＣＭのテストおよび修理を容易にする。これはステップ５２０および５２５に示されている。ステップ５２０において、ＭＣＭのパッケージ化された半導体チップのテストが実行される。テストが不合格の場合、不合格のパッケージ化された半導体チップは、ステップ５２５において、同一タイプの他のパッケージ化された半導体チップと交換され、必要ならばテストを反復してもよい。
【００３０】
しかしながら、場合によっては、それにもかかわらず、ここに説明されている種類のマルチチップモジュールが室温で反り返ることがある点に注意されたい。例えば、パッケージ化された半導体チップがインターポーザー３５０に実装される前に、（図４および５に示されているような）半田マスクが一般に１５０℃の温度でインターポーザー３５０に適用される。この硬化温度において、インターポーザーは比較的平坦である。上面３５１の半田マスクおよび底面３５２の半田マスクのサイズが異なる場合、このサイズ差は、インターポーザーが室温まで次第に冷却されていく際にインターポーザー３５０を反り返らせるのに充分である。
【００３１】
換言すれば、ここに説明されているマルチチップモジュールの製造において、種々のコンポーネントが温度範囲すなわちウィンドウ（例えば１５０℃〜１８０℃）で硬化される。従って、この温度範囲において、マルチチップモジュール３００は比較的平坦である。しかしながら、室温に冷却する際に、底面の材料の量（およびそれに伴うＣＴＥ）と比較して、上面の材料の量（およびそれに伴うＣＴＥ）を変更することによる不均衡に起因して、反り返りがインターポーザーに生じることがある。この反り返りを図９に示す。図９は、室温である程度の反り返りを有するマルチチップモジュール３００を示しており、インターポーザーの端部は矢印９０１で示されているように上向きに曲がっている。反り返りは上向きまたは下向きのいずれかの方向で生じることがある点に注意されたい。実際、マルチチップモジュールの一端は上向きに反り返るのに対して、マルチチップモジュールの他端は下向きに反り返ることがある。
【００３２】
このように、マルチチップモジュールを回路基板に実装するためには、マルチチップモジュールの反り返りを除去する必要がある。従って、本発明の別の態様に係るマルチチップモジュールを実装するための例示的なフローチャートを、図１０に示す。ステップ７０５において、反り返ったマルチチップモジュールは、取り付けのため、回路基板の一部に配置される。ステップ７１０において、半田ボール３１０を介してマルチチップモジュールを回路基板に実装するためのリフローが実行される。リフロープロセスは、反り返ったマルチチップモジュールの温度を、少なくとも所定の温度ウィンドウ内またはそれより高い温度に上昇させる。この所定の温度ウィンドウは、半田マスクなどのコンポーネントが硬化されたり、パッケージ化された半導体チップが実装されたりする温度を含む。従って、マルチチップモジュールは「和らぎ」、比較的平坦になり、回路基板に実装される。マルチチップモジュール３００を回路基板３０５の一部に実装する様子の模式図を図１１に示す。
【００３３】
マルチチップモジュール３００は、回路基板３０５の上面において、パッケージ化された半導体チップ３１５、３２０、３２５および３３０をそれぞれ別々に回路基板に実装するのに必要な面積よりも、顕著に狭い面積を占めている。また、このアセンブリに組み込まれているこれらパッケージ化された半導体チップ間の相互接続は、インターポーザー３５０のトレースを介してルーティングされており、従って回路基板３０５自体のトレースによって対応する必要はない。これは、回路基板に要求される相互接続の複雑さを低減する。場合によっては、これは、全体として回路基板３０５に要求される層数を減少させることができる。従って、このアセンブリおよびアセンブリ方法は、ベアダイが積層構造で特別に実装された積層型のチップ配置により達成できる利点に類似した利点を有している。しかしながら、パッケージ化されたチップ３１５、３２０、３２５および３３０は、特殊な型のパッケージで提供される必要はなく、回路基板に直接実装するのに通常用いられるタイプの標準チップでよい。多種のチップが、標準的な型のパッケージで大量かつ低コストで多数のソースから入手可能である。例えば、メモリチップは標準的な型のパッケージで多数の製造業者から入手可能である。
【００３４】
室温まで冷却した後、回路基板上に実装されているマルチチップモジュールにいくらかの汚れがある場合に注意されたい。しかしながら、半田ボール（例えば半田ボール３１０）は回路基板との機械的な（かつ電気的な）コンタクトを維持する。言い換えると、半田ボールを介した回路基板に対するマルチチップモジュールの表面張力およびボンディングは、マルチチップモジュールに存在する汚れの量よりも大きい。
【００３５】
本発明の別の態様において、積層型のマルチチップモジュールは、ここに説明されているマルチチップモジュールの基本要素によって開発可能である。これを図１２に示す。この図には、２つのマルチチップアセンブリ４０５および４６０を備える例示的な積層型のアセンブリ４００が示されている。積層型のマルチチップモジュールは、３つ以上のマルチチップアセンブリを備えていてもよいことに注意されたい。下側のマルチチップモジュール４０５のインターポーザー４５０は、上側のマルチチップモジュール４６０の半田ボール４１０をこれに実装するための対応する実装パッドまたはビア（図示省略）を有している。この積層型のアセンブリ４００は上述のように回路基板に実装される。積層型のマルチチップモジュールは、ここに説明されているタイプのマルチチップモジュールと、他の形態のマルチチップモジュールとの組み合わせを含んでいてもよいことに注意されたい。例えば、積層型のマルチチップモジュールは、ここに説明されているタイプの少なくとも１つのマルチチップモジュールと、１つ以上の他のタイプのマルチチップモジュールとを含んでいてもよい。
【００３６】
機械的には弱いが平坦なインターポーザーおよびパッケージ基板は、単一の合金系ジョイント材料を使う利点を提供することに注意されたい。これは、低いリフロー温度（２３０℃）と単一のリフロー温度プロファイルとともに、より簡単なアセンブリプロセスを提供できる。さらに、高速分散機構による金属間化合物の形成など、高い温度に起因する信頼性の問題を解消することを提供できる。
【００３７】
他の形態のボンディング材料も使用できることに注意されたい。例えば、共晶ボンディング材料や他の既知の導電性ボンディング材料である。導電性ボンディング材料の不連続な塊よりもむしろ、異方性導電性材料がパッケージ化された半導体チップと基板の表面との間の層として適用できる。当分野において既知であるように、このような異方性材料は層を介する方向において極めて良好に伝導するが、層の平面に沿った方向においてはそれ程良好に伝導しない。
【００３８】
上記説明において、「上面」、「底面」、「上向き」および「下向き」などの用語は、超小型電子要素、ユニットまたは回路基板の基準フレームを参照とするものである。これらの用語は通常の基準重力フレームを参照とするものではない。
【００３９】
本開示において使用されているように、端子または他の導電性部材（feature）は、誘電要素の表面を見た際に、導電性部材の全部または一部が見えるように端子が配置されている場合、この表面において「露出している」として扱っている。従って、誘電要素の表面において露出している導電性部材は、この表面から突出していてもよく、この表面と同一平面にあってもよく、またはこの表面から窪んで、誘電要素の全体または一部にわたって延びる開口を介して露出していてもよい。
【００４０】
本発明はここで特定の実施形態を参照して説明されているが、これらの実施形態は本発明の原理および適用の例示にすぎないことを理解すべきである。従って、多数の改善がこの例示的な実施形態に対してなされてもよく、添付の特許請求の範囲によって定義されている本発明の主旨および範囲から逸脱することなくその他の配置もなされてよいことを理解すべきである。
【産業上の利用可能性】
【００４１】
本発明は電子産業において利用可能である。
【図面の簡単な説明】
【００４２】
【図１】パッケージ化された半導体チップの一模式図である。
【図２】パッケージ化された半導体チップの一模式図である。
【図３】本発明に係るマルチチップモジュールの模式図である。
【図４】本発明に係るマルチチップモジュールの一概略断面図である。
【図５】本発明に係るマルチチップモジュールの一概略断面図である。
【図６】図３のマルチチップモジュールの概略平面図である。
【図７】図３のマルチチップモジュールの概略底面図である。
【図８】本発明に係るマルチチップモジュールを組み立てる際に用いられる概略フローチャートである。
【図９】マルチチップモジュールに起こり得る反り返りを示す模式図である。
【図１０】本発明に係るマルチチップモジュールを実装する際に用いられる概略フローチャートである。
【図１１】回路基板の一部へのマルチチップモジュールの実装を示す模式図である。
【図１２】本発明に係る積層型のマルチチップモジュールの模式図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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