(57)【要約】異なるメモリ・アレイのカラムの間で共用され、電源にかかる電流負荷を制限し、修復可能なメモリ・デバイスの故障を防止する電流制限ブリーダ・デバイスのための装置及び方法。メモリ・デバイスは、ローとカラムとに配列されたメモリセルを有する第一及び第二メモリ・アレイを含み、第一及び第二メモリ・アレイのカラムの各々は、それぞれのカラムを予備充電するための平衡回路を有する。ブリーダ・デバイスは、予備充電電圧源に結合され、第一メモリ・アレイ中のカラムの少なくとも一つの平衡回路及び第二メモリ・アレイ中のカラムの少なくとも一つの平衡回路にさらに結合され、予備充電電圧源から平衡回路へ流れる電流を制限する。
2006518523.tif 000002
【特許請求の範囲】
【請求項１】
メモリ・デバイスであって、
ローとカラムとに配列されたメモリセルを有し、カラムの各々は個別のカラムを予備充電するための平衡回路を有する、第一メモリ・アレイ、
ローとカラムとに配列されたメモリセルを有し、カラムの各々は個別のカラムを予備充電するための平衡回路を有する、第二メモリ・アレイ、及び
予備充電電圧源に結合され、前記第一メモリ・アレイ中のカラムの少なくとも一つの平衡回路及び前記第二メモリ・アレイ中のカラムの少なくとも一つの平衡回路にさらに結合され、予備充電電圧源から平衡回路へ流れる電流を制限するブリーダ・デバイス
を含むメモリ・デバイス。
【請求項２】
請求項１に記載のメモリ・デバイスであって、前記第一メモリ・アレイのカラムに結合された前記少なくとも一つの平衡回路は、前記第一メモリ・アレイの第一及び第二カラムにそれぞれ結合された第一及び第二平衡回路を含み、前記第二メモリ・アレイのカラムに結合された前記少なくとも一つの平衡回路は、前記第二メモリ・アレイの第一及び第二カラムにそれぞれ結合された第一及び第二平衡回路を含む、メモリ・デバイス。
【請求項３】
請求項１に記載のメモリ・デバイスであって、前記ブリーダ・デバイスはｐチャネルＭＯＳトランジスタを含む、メモリ・デバイス。
【請求項４】
請求項１に記載のメモリ・デバイスであって、前記ブリーダ・デバイスは前記トランジスタにかかる電圧が増加するにつれて飽和する電流特性を示す、メモリ・デバイス。
【請求項５】
請求項１に記載のメモリ・デバイスであって、前記予備充電電圧源は、電源電圧の半分に等しい電圧を持つ電圧源を含む、メモリ・デバイス。
【請求項６】
請求項１に記載のメモリ・デバイスであって、前記第一及び第二メモリ・アレイの間に配置されるセンス増幅器領域をさらに含み、前記領域中にセンス増幅器が形成され、またブリーダ・デバイスも形成されるメモリ・デバイス。
【請求項７】
メモリ・デバイスであって、
ローとカラムとに配列されたメモリセルを有し、前記カラムの各々は平衡回路を持つ、第一メモリ・アレイ、
ローとカラムとに配列されたメモリセルを有し、前記カラムの各々は平衡回路を持つ、第二メモリ・アレイ、
センス増幅器領域であって、前記領域中に形成された複数のセンス増幅器を有し、各センス増幅器は前記第一メモリ・アレイのそれぞれのカラムに結合され、前記第二メモリ・アレイのそれぞれのカラムにさらに結合されている、センス増幅器領域、及び
前記センス増幅器領域中に形成され、予備充電電圧源、ならびに前記第一メモリ・アレイのカラム及び前記第二メモリ・アレイのカラムの前記平衡回路に結合されているブリーダ・デバイスであって、前記第一及び第二メモリ・アレイの前記カラムは同一のセンス増幅器に結合されている、ブリーダ・デバイス
を含むメモリ・デバイス。
【請求項８】
請求項７に記載のメモリ・デバイスであって、前記第一及び第二メモリ・アレイの前記カラムは、第一カラムを含み、前記ブリーダ・デバイスは、前記第一メモリ・アレイの第二カラム及び前記第二メモリ・アレイの第二カラムの平衡回路にさらに結合されており、前記第一及び第二メモリ・アレイの前記第二カラムは同一のセンス増幅器に結合されている、メモリ・デバイス。
【請求項９】
請求項７に記載のメモリ・デバイスであって、前記ブリーダ・デバイスはｐチャネルＭＯＳトランジスタを含む、メモリ・デバイス。
【請求項１０】
請求項７に記載のメモリ・デバイスであって、前記ブリーダ・デバイスはトランジスタにかかる電圧が上昇するのに従って飽和する電流特性を示すトランジスタを含む、メモリ・デバイス。
【請求項１１】
請求項７に記載のメモリ・デバイスであって、前記予備充電電圧源は電源電圧の半分に等しい電圧を持つ電圧源を含む、メモリ・デバイス。
【請求項１２】
メモリセルのローとカラムとに配列されたメモリセル有し、各カラムはそれぞれのカラムを予備充電するための平衡回路を持つメモリ・デバイスであって、前記メモリ・デバイスは、複数のセンス増幅器を有するセンス増幅器領域を含み、各センス増幅器は、それぞれの第一アイソレーションスイッチを通してメモリセルの複数の第一カラムのそれぞれ一つに結合され、さらに、それぞれの第二アイソレーションスイッチを通してメモリセルの複数の第二カラムのそれぞれ一つに結合され、前記センス増幅器領域は複数のブリーダ・デバイスをさらに有し、前記ブリーダ・デバイスの各々は、予備充電電圧源、及び前記複数の第一カラムのカラムに連結された少なくとも一つの平衡回路、及び前記複数の第二カラムのカラムに連結されたされた少なくとも一つの平衡回路に結合され、それぞれの平衡回路へ流れる電流を制限する、メモリ・デバイス。
【請求項１３】
請求項１２に記載のメモリ・デバイスであって、前記複数のブリーダ・デバイスは複数のｐチャネルＭＯＳトランジスタを含む、メモリ・デバイス。
【請求項１４】
請求項１２に記載のメモリ・デバイスであって、前記予備充電電圧源は電源電圧の半分に等しい電圧を持つ電圧源を含む、メモリ・デバイス。
【請求項１５】
請求項１２に記載のメモリ・デバイスであって、前記複数のブリーダ・デバイスは、複数のトランジスタを含み、各トランジスタは、トランジスタにかかる電圧が増大するに従って飽和する電流特性を示す、メモリ・デバイス。
【請求項１６】
請求項１２に記載のメモリ・デバイスであって、前記複数の第一カラムのカラムに結合された前記少なくとも一つの平衡回路は、前記複数の第一カラムの第一及び第二カラムにそれぞれ結合された第一及び第二平衡回路を含み、前記複数の第二カラムのカラムに結合された前記少なくとも一つの平衡回路は、前記複数の第二カラムの第一及び第二カラムにそれぞれ結合された第一及び第二平衡回路を含む、メモリ・デバイス。
【請求項１７】
メモリ・デバイスであって、
領域中にローとカラムとに配列されたメモリセルが形成されている第一メモリ・アレイ領域であって、前記カラムの各々は、それぞれの平衡回路に結合し、これもまた前記領域中に形成されている第一メモリ・アレイ領域、
領域中にローとカラムとに配列されたメモリセルが形成されている第二メモリ・アレイ領域であって、前記カラムの各々は、それぞれの平衡回路に結合し、これもまた前記領域中に形成されている第二メモリ・アレイ領域、
領域中にセンス増幅器及び複数のブリーダ・デバイスを形成しており、各ブリーダ・デバイスは、予備充電電圧源に結合され、前記第一メモリ・アレイ領域中に形成された少なくとも一つの平衡回路、及び前記第二メモリ・アレイ領域中に形成された少なくとも一つの平衡回路にさらに結合されている、センス増幅器領域、及び
前記センス増幅器領域に形成されたセンス増幅器の各々を、前記第一メモリ・アレイのメモリセルのそれぞれのカラム、及び前記第二メモリ・アレイのメモリセルのそれぞれのカラムに結合する複数の第一及び第二アイソレーション・スイッチ
を含むメモリ・デバイス。
【請求項１８】
請求項１７に記載のに記載のメモリ・デバイスであって、前記第一メモリ・アレイ領域中に形成された前記少なくとも一つの平衡回路は、前記第一メモリ・アレイ領域中に形成された第一及び第二平衡回路を含み、前記第二メモリ・アレイ領域中に形成された前記少なくとも一つの平衡回路は、前記第二メモリ・アレイ領域中に形成された第一及び第二平衡回路を含む、メモリ・デバイス。
【請求項１９】
請求項１７に記載のメモリ・デバイスであって、前記複数のブリーダ・デバイスは、複数のｐチャネルＭＯＳトランジスタを含む、メモリ・デバイス。
【請求項２０】
請求項１７に記載のメモリ・デバイスであって、前記複数のブリーダ・デバイスは、複数のトランジスタを含み、各トランジスタは、トランジスタにかかる電圧が増大するに従って飽和する電流特性を示す、メモリ・デバイス。
【請求項２１】
請求項１７に記載のメモリ・デバイスであって、前記予備充電電圧源は、電源電圧の半分に等しい電圧を持つ電圧源を含む、メモリ・デバイス。
【請求項２２】
プロセッサ・バスを有するプロセッサ、
前記プロセッサ・バスを通して前記プロセッサに結合され、前記コンピュータシステムにデータを入力できるようになっている入力装置、
前記プロセッサ・バスを通して前記プロセッサに結合され、前記コンピュータシステムからデータを出力できるようになっている出力装置、及び
前記プロセッサ・バスを通して前記プロセッサに結合されたメモリ・デバイス
を含むコンピュータシステムであって、
前記メモリ・デバイスは、メモリセルのローとカラムとに配列されたメモリセルを有し、各カラムはそれぞれのカラムを予備充電するための平衡回路を持ち、前記メモリ・デバイスは、複数のセンス増幅器を有するセンス増幅器領域を含み、各センス増幅器は、それぞれの第一アイソレーションスイッチを通してメモリセルの複数の第一カラムのそれぞれ一つに結合され、さらに、それぞれの第二アイソレーションスイッチを通してメモリセルの複数の第二カラムのそれぞれ一つに結合され、前記センス増幅器領域は複数のブリーダ・デバイスをさらに有し、前記ブリーダ・デバイスの各々は、予備充電電圧源、及び前記複数の第一カラムのカラムに連結された少なくとも一つの平衡回路、及び前記複数の第二カラムのカラムに連結されたされた少なくとも一つの平衡回路に結合され、それぞれの平衡回路へ流れる電流を制限する、コンピュータシステム。
【請求項２３】
請求項２２に記載のコンピュータシステムであって、前記メモリ・デバイスの前記複数のブリーダ・デバイスは、複数のｐチャネルＭＯＳトランジスタを含む、コンピュータシステム。
【請求項２４】
請求項２２に記載のコンピュータシステムであって、前記メモリ・デバイスの前記予備充電電圧源は、電源電圧の半分に等しい電圧を持つ電圧源を含む、コンピュータシステム。
【請求項２５】
請求項２２に記載のコンピュータシステムであって、前記メモリ・デバイスの前記複数のブリーダ・デバイスは、複数のトランジスタを含み、各トランジスタは、トランジスタにかかる電圧が増大するに従って飽和する電流特性を示す、コンピュータシステム。
【請求項２６】
請求項２２に記載のコンピュータシステムであって、前記複数の第一カラムのカラムに結合された前記少なくとも一つの平衡回路は、前記複数の第一カラムの第一及び第二カラムにそれぞれ結合された第一及び第二平衡回路を含み、前記複数の第二カラムのカラムに結合された前記少なくとも一つの平衡回路は、前記複数の第二カラムの第一及び第二カラムにそれぞれ結合された第一及び第二平衡回路を含む、コンピュータシステム。
【請求項２７】
プロセッサ・バスを有するプロセッサ、
前記プロセッサ・バスを通して前記プロセッサに結合され、前記コンピュータシステムにデータを入力できるようになっている入力装置、
前記プロセッサ・バスを通して前記プロセッサに結合され、前記コンピュータシステムからデータを出力できるようになっている出力装置、及び
前記プロセッサ・バスを通して前記プロセッサに結合されたメモリ・デバイス
を含むコンピュータシステムであって、前記メモリ・デバイスは、
ローとカラムとに配列されたメモリセルを有し、カラムの各々はそれぞれのカラムを予備充電するための平衡回路を有する、第一メモリ・アレイ、
ローとカラムとに配列されたメモリセルを有し、カラムの各々はそれぞれのカラムを予備充電するための平衡回路を有する、第二メモリ・アレイ、及び
予備充電電圧源に結合され、前記第一メモリ・アレイ中のカラムの少なくとも一つの平衡回路及び前記第二メモリ・アレイ中のカラムの少なくとも一つの平衡回路にさらに結合され、予備充電電圧源から平衡回路へ流れる電流を制限するブリーダ・デバイス
を含む、
コンピュータシステム。
【請求項２８】
請求項２７に記載のコンピュータシステムであって、前記第一メモリ・アレイのカラムに結合された前記少なくとも一つの平衡回路は、前記第一メモリ・アレイの第一及び第二カラムにそれぞれ結合された第一及び第二平衡回路を含み、前記第二メモリ・アレイのカラムに結合された前記少なくとも一つの平衡回路は、前記第二メモリ・アレイの第一及び第二カラムにそれぞれ結合された第一及び第二平衡回路を含む、コンピュータシステム。
【請求項２９】
請求項２７に記載のコンピュータシステムであって、前記メモリ・デバイスの前記ブリーダ・デバイスは、ｐチャネルＭＯＳトランジスタを含む、コンピュータシステム。
【請求項３０】
請求項２７に記載のコンピュータシステムであって、前記メモリ・デバイスの前記ブリーダ・デバイスは、トランジスタにかかる電圧が増大するに従って飽和する電流特性を示すトランジスタを含む、コンピュータシステム。
【請求項３１】
請求項２７に記載のコンピュータシステムであって、前記メモリ・デバイスの前記予備充電電圧源は、電源電圧の半分に等しい電圧を持つ電圧源を含む、コンピュータシステム。
【請求項３２】
メモリセルがメモリセルのローとカラムとに配列されている複数のメモリ・アレイを有し、各カラムはそれぞれの平衡回路に結合されているメモリ・デバイスにおいて、前記平衡回路への電流を制限する方法であって、
第一の複数メモリ・アレイ及び第二の複数メモリ・アレイの間に配置されたセンス増幅器領域を形成し、その中に、前記第一及び第二メモリ・アレイのメモリセルに保存されたデータ状態を増幅するためのセンス増幅器を形成すること、及び
前記センス増幅器領域中に、予備充電電圧源に結合された複数のブリーダ・デバイスを形成し、前記ブリーダ・デバイスの各々は、前記第一メモリ・アレイ中のメモリセルのカラムに連結された少なくとも一つの平衡回路及び前記第二メモリ・アレイ中のメモリセルのカラムに連結された少なくとも一つの平衡回路にさらに結合させること
を含む方法。
【請求項３３】
請求項３２に記載の方法であって、複数のブリーダ・デバイスを形成することは、複数のｐチャネルＭＯＳトランジスタを形成することを含む、方法。
【請求項３４】
請求項３２に記載の方法であって、複数のブリーダ・デバイスを形成することは、複数のトランジスタを形成することを含み、各トランジスタは、トランジスタにかかる電圧が増大するに従って飽和する電流特性を示す、方法。
【請求項３５】
メモリセルがメモリセルのローとカラムとに配列されている複数のメモリ・アレイを有し、各カラムはそれぞれの平衡回路に結合されているメモリ・デバイスにおいて、前記平衡回路への電流を制限する方法であって、
第一の複数メモリ・アレイ及び第二の複数メモリ・アレイの間に配置されたセンス増幅器領域を形成し、その中に、前記第一及び第二メモリ・アレイのメモリセルに保存されたデータ状態を増幅するためのセンス増幅器を形成すること、及び
前記第一メモリ・アレイ中のメモリセルのカラムに連結された少なくとも一つの平衡回路と、前記第二メモリ・アレイ中のメモリセルのカラムに連結された少なくとも一つの平衡回路との間で、予備充電電圧源に結合された電流制限ブリーダ・デバイスを共用すること
を含む方法。
【請求項３６】
請求項３５に記載の方法であって、前記電流制限ブリーダ・デバイスを共用することは、ｐチャネルＭＯＳトランジスタを共用することを含む、方法。
【請求項３７】
請求項３５に記載の方法であって、前記電流制限ブリーダ・デバイスを共用することは、トランジスタにかかる電圧が増大するに従って飽和する電流特性を示すトランジスタを共用することを含む、方法。
【請求項３８】
メモリセルがメモリセルのローとカラムとに配列されている複数のメモリ・アレイを有し、各カラムはそれぞれの平衡回路に結合されているメモリ・デバイスにおいて、前記平衡回路への電流を制限する方法であって、
第一の複数メモリ・アレイ及び第二の複数メモリ・アレイの間に配置されたセンス増幅器領域を形成し、その中に、前記第一及び第二メモリ・アレイのメモリセルに保存されたデータ状態を増幅するためのセンス増幅器を形成すること、及び
前記センス増幅器領域中に形成され、予備充電電圧源に結合された電流制限ブリーダ・デバイスを通して前記第一及び第二メモリ・アレイの前記平衡回路へ流れる電流を制限すること
を含む方法。
【請求項３９】
メモリ・デバイスを形成する方法であって、
ローとカラムとに配列されているメモリセルを有し、前記カラムの各々は平衡回路を持つ、第一メモリ・アレイを形成すること、
ローとカラムとに配列されているメモリセルを有し、前記カラムの各々は平衡回路を持つ、第二メモリ・アレイを形成すること、
領域中に複数のセンス増幅器が形成されているセンス増幅器領域を形成し、各センス増幅器を前記第一メモリ・アレイのそれぞれのカラムに結合させ、さらに前記第二メモリ・アレイのそれぞれのカラムに結合させ、及び
ブリーダ・デバイスを前記センス増幅器領域中に形成し、前記ブリーダ・デバイスを予備充電電圧源に結合し、前記第一メモリ・アレイの各カラム及び前記第二メモリ・アレイの各カラムの前記平衡回路へ結合し、前記第一及び第二メモリ・アレイの前記カラムを同一のセンス増幅器に結合すること
を含む方法。
【請求項４０】
請求項３９に記載の方法であって、前記センス増幅器領域中にブリーダ・デバイスを形成することは、前記センス増幅器領域中にｐチャネルＭＯＳトランジスタを形成することを含む、方法。
【請求項４１】
請求項３９に記載の方法であって、前記センス増幅器領域中にブリーダ・デバイスを形成することは、トランジスタにかかる電圧が増大するに従って飽和する電流特性を示すトランジスタを前記センス増幅器領域中に形成することを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（技術分野）
本発明は、全体として、コンピュータ・メモリ分野に、さらに具体的には、異なるメモリアレイのカラムの間で電流制限デバイスを共用することによって、高密度ＤＲＡＭアーキテクチャのためのフレキシブルなレイアウト選択を提供する装置及び方法に関する。
【背景技術】
【０００２】
（発明の背景）
一般に知られているように、従来型のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスは、ローとカラムとに配列されたメモリセルを有するメモリ・アレイを含む。メモリセルの各々は、一般的に、記憶ノードとして作用するコンデンサと、コンデンサをセンス・ノードに結合するアクセス・デバイスとで形成されており、センス増幅器は、センス・ノードを通してコンデンサの充電状態を感知し、増幅する。センス・ノードは、典型的にはディジット線で表される。ディジット線は、相補的な対にグループ化されており、各対はそれぞれのセンス増幅器に結合されている。一対のディジット線はメモリセルの一カラムに相当する。メモリセルのローへのアクセス・デバイスは、ワード線に結合され、活性化されるとメモリセルをそれぞれのディジット線に結合する。
【０００３】
メモリセルにアクセスするプロセスの一部として、ディジット線の対は、メモリセルへのアクセス動作に備えて、予備充電回路によって「予備充電」される。予備充電によってディジット線対の電圧を平衡させ、予備充電電圧レベルに設定するが、この電圧レベルは、一般にメモリ・デバイスの電源電圧の半分である。この予備充電の間、全てのワード線は、接地され、メモリセルのコンデンサに保持された充電状態が変化しないことを確実にする。メモリセルへのアクセスが行われると、ワード線が活性化し、ロー中のメモリセルを、それぞれのディジット線に結合する。一回にメモリセル・アレイの一ローだけが活性化し、他のメモリセルのワード線は接地され、それらのアクセス・デバイスが不活性状態に確実に留まるようにする。それぞれ対応するディジット線に結合されると、活性化されたローのメモリセルのコンデンサは、ディジット線の電圧を予備充電電圧レベルから変化させる。この電圧変化を、各々のディジット線につながれたセンス増幅器が検知し、これを増幅する。
【０００４】
また、これも周知のことであるが、ＤＲＡＭのようなメモリ・デバイスは、欠陥のあるロー及びカラムを代替するために、余分のロー及びカラムを含む。すなわち、欠陥メモリがある場所のメモリアドレスは、余分のメモリに再マップされる。このようにして、メモリ・デバイスがいくつかの欠陥メモリを含んでいるとしても、冗長メモリを使用することによって正常に動作することができる。例えば、ディジット線がワード線に短絡している場合、よく知られた故障モードが発生する。前で論じたように、メモリへのアクセス動作中は、アクセスされているメモリのあるローを除き、全てのワード線は接地結合されている。ディジット線とワード線とが短絡すると、ディジット線は接地電位状態になる。その結果、そのカラムのいっさいのメモリセルの電圧如何にかかわらず、センス増幅器は、低い電圧を感知し、増幅することになる。ディジット線と短絡したワード線へのさらなる負担として、短絡した区域において、ワード線が、メモリセルをそれぞれのディジット線に結合させるために十分な電圧を実現できないということがあろう。その結果、ショートしたローの短絡箇所近辺のメモリセルも不具合となる。欠陥のあるカラム及びローにより、「十字形」の欠陥メモリセルを発生させる故障パターンが生じる。多くの場合において、十字形欠陥の数が利用可能な冗長メモリのロー及びカラムの数を超えなければ、これら欠陥メモリセルのメモリアドレスを再マップすることによって、メモリ・デバイスは、これら冗長メモリを使って正常に動作できる。
【０００５】
但し、十分な量の冗長メモリを持っているからといって、十字形欠陥を有するメモリ・デバイスの正常な動作が確実なわけではない。欠陥のあるカラム及びローを、冗長メモリロー及びカラムで代替することはできるが、短絡は存在したままである。前に論じたように、待機状態の間、ワード線は接地され、ディジット線は平衡化され予備充電レベルに予備充電されている。このため、ディジット線とワード線との間の短絡により、予備充電電圧源からアースへの直通路が生じ、これにより、予備充電電圧源に異常に高い電流負荷がかかる。この余分な電流負荷が、予備充電電圧源の駆動能力を超える場合、予備充電電圧源の電圧レベルが低下し、予備充電電圧の許容レベルを下回ることがある。その結果、短絡したディジット線に加え、複数のディジット線が十分に予備充電されず、他の有効なディジット線のメモリセルの不具合を招くことがある。他の有効なディジット線が不具合となるほど極端でなく、故障したメモリセルを、冗長列のメモリで代替できる場合であっても、ディジット線のワード線への短絡に起因する余分な電流負荷によって電力消費が大きくなる。
【０００６】
十字形故障が発生した場合に、予備充電電圧源への電流負荷を制限するため取られる従来の取組みの一つは、予備充電電圧源とメモリ・カラムの予備充電回路との間に、ダイオード結合空乏型ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタを結合することである。空乏型ＮＭＯＳトランジスタは、予備充電電圧源に負荷される最大電流を、ディジット線に十分な予備充電が可能な許容レベルに制限するよう設計された電流制限デバイスとして機能する。この従来型の取組みの詳細内容については、キリハタ他、「２５６Ｍｂ  ＤＲＡＭのための耐故障設計（Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ  Ｄｅｓｉｇｎｓ  ｆｏｒ  ２５６  Ｍｂ  ＤＲＡＭ）」、ＩＥＥＥ  Ｊ．ソリッド・ステート回路、５５８−６６頁、１９９６年４月、を参照されたい。前記の取組みは効果があるが、空乏型ＮＭＯＳの形成には、ファブリケーション工程の一部として、追加の空乏注入ステップが必要である。一般に、工程ステップの追加は必然的にウェーハの処理歩留まりを低下させるので、望ましくないと考えられている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、修復可能な欠陥に起因する異常な高電流負荷の発生の場合に、電源に負荷される電流を制限するための別の取組みが必要である。
【課題を解決するための手段】
【０００８】
（本発明の概要）
本発明は、異なるメモリ・アレイのカラムの間で共用され、電源への負荷電流を制限して修復可能なデバイス故障を防止するための電流制限ブリーダ・デバイスを有するメモリ・デバイスを対象とする。本メモリ・デバイスは、ロー及びカラムに配置されたメモリセルを有する第一及び第二メモリ・アレイを含む。第一及び第二メモリ・アレイのカラムの各々は、それらカラムを予備充電する平衡回路に結合されている。メモリ・デバイスには、さらに、予備充電電圧源に結合され、第一メモリ・アレイの少なくとも一つの平衡回路と第二メモリ・アレイの少なくとも一つの平衡回路とにさらに結合されたブリーダ・デバイスが含まれる。ブリーダ・デバイスは、予備充電電圧源から平衡回路へ流れる電流を制限する。本発明の一つの様態において、センス増幅器の領域は、第一メモリ・アレイと第二メモリ・アレイとの間に配置される。センス増幅器は、前記センス増幅器領域中に形成され、ブリーダ・デバイスもこの領域中に形成される。センス増幅器の各々は、第一メモリ・アレイの各カラム及び第二メモリ・アレイのカ各ラムに結合される。
【発明を実施するための最良の形態】
【０００９】
（発明の詳細な説明）
本発明の実施形態は、修復可能な欠陥に起因して異常な高電流が発生した場合に、電源にかかる電流負荷を制限するための、異なったメモリ・アレイのカラムの間で共有される電流制限ブリーダ・デバイスを有するメモリ・デバイスを対象とする。以下の本発明の典型的な実施形態の詳細説明において、添付図面を参照するが、これら図面は本明細書の一部であり、これらには、本発明を実施することができる具体的な代表例が図によって示されている。これらの実施形態を、当業者が本発明を実施することができるように、十分詳細に説明する。しかしながら、これらの特定な内容によらなくても、本発明が実施できることは、当業者には自明であろう。他の事項として、本発明を不必要に分かり難くすることを避けるために、よく知られている回路、制御信号、タイミングプロトコル、ソフトウエア・オペレーションの詳細は示していない。本発明の精神と範囲から逸脱することなく、他の実施形態を用い、変更を加えることができよう。したがって、以下の詳細説明を内容を限定的な意味で理解すべきでなく、本発明の範囲は添付の請求事項だけによって規定される。
【００１０】
図１は、メモリ・アレイ領域１１０ａ、１１０ｂの間に設置されたセンス増幅器領域１２０の図である。図１は簡略化されたブロック図であって、本発明を分かり難くすることを避けるために、細部が省略されていることを理解いただけるであろう。但し、省略された細部は、それがなくとも、本明細書で提示する内容に基づいて当業者が本発明を実施できるようなものである。
【００１１】
一般に、各メモリ・アレイ領域１１０ａ、１１０ｂの中のメモリセル（図示せず）は、ワード線のロー（図示せず）及びディジット線１２３のカラム１２２に配列されている。図１に示すように、メモリセルのカラム１２２の各々は、相補ディジット線１２３の対で形成される。平衡回路１２４は、相補ディジット線の各対に結合されており、この技術で周知されているように、アクセス動作の準備のため、それぞれのディジット線１２３を「予備充電」する。一般的には、平衡回路１２４は、活性化信号ＬＥＱａ、ＬＥＱｂによって活性化され、その時、メモリセルのカラム１２２のディジット線１２３は共に結合されてディジット線１２３の対の電圧を平衡させ、同時にＤＶＣ２電圧源１２６に結合されて、カラム１２２のディジット線１２３を予備充電圧レベルに充電する。ＤＶＣ２電圧源１２６の電圧レベルは、一般にメモリ・デバイスの電源電圧の半分であり、既存技術でよく知られた従来型の電圧発生回路で発生させることができる。ＤＶＣ２電圧源１２６は、それぞれのメモリ・アレイ領域１１０ａ、１１０ｂ中に形成された比較的長いｎチャネルＭＯＳ（ＮＭＯＳ）ブリーダ・デバイス１３０を通して各平衡回路１２４に供給される。ＮＭＯＳブリーダ・デバイス１３０のドレインはＤＶＣ２電圧源１２６に結合されており、ソースは少なくとも一つの平衡回路１２４に結合されている。メモリ・アレイ領域１１０ａ、１１０ｂに対するＮＭＯＳブリーダ・デバイス１３０のゲートは、ＬＥＱａ、ＬＥＱｂ信号と調整された活性化信号ＢＬＥＥＤａ、ＢＬＥＥＤｂを供給するそれぞれの制御ラインに結合され、ディジット線１２３をＤＶＣ２電圧源１２６の電圧レベルに予備充電する。後記でさらに詳細を説明するように、ＮＭＯＳブリーダ・デバイス１３０は、ディジット線１２３がワード線と短絡した場合に、ＤＶＣ２電圧源１２６にかかる電流負荷を制限するためにも使われる。
【００１２】
カラム１２２のディジット線１２３は、平衡回路１２４に加えて、それぞれのアイソレーション・トランジスタ１３２の対に結合されている。アイソレーション・トランジスタ１３２は、活性化信号ＩＳＯａ、ＩＳＯｂによって活性化されると、カラム１２２をそれぞれのセンス増幅器１４０に選択的に結合する。
【００１３】
図１に示すように、センス増幅器１４０は、一般的に、２つのメモリ・アレイ領域１１０ａ、１１０ｂの間に配置されたセンス増幅器領域１２０中に形成される。アイソレーション・トランジスタ１３２は、２つの異なるメモリ・アレイ領域１１０ａ、１１０ｂのカラム１２２が一つのセンス増幅器１４０を共用できるようにする。すなわち、メモリ・アレイ領域１１０ａ又は１１０ｂのいずれかにアクセスする際には、そのメモリ・アレイ領域のアイソレーション・トランジスタ１３２が活性化され、カラム１２２をセンス増幅器１４０に結合させる。他方のメモリ・アレイ領域のアイソレーション・トランジスタ１３２は不活性のままで、対応センス増幅器１４０からカラム１２２を隔離する。
【００１４】
前記のように、ＮＭＯＳブリーダ・デバイス１３０は、ディジット線がワード線と短絡した場合に、ＤＶＣ２電圧源１２６から流れる電流を制限する比較的長チャネルのトランジスタである。前に説明したように、待機状態の間、メモリ・アレイのワード線は接地され、ディジット線１２３は、ＤＶＣ２電圧発生器１２６の電圧レベルに予備充電される。このため、平衡回路１２４が活性化されている間は、ワード線と短絡したディジット線１２３を通してＤＶ２Ｃ２電源１２６は接地電位に短絡される。ＮＭＯＳブリーダ・デバイス１３２も、待機状態の間、ＢＬＥＥＤａ及びＢＬＥＥＤｂ信号によって活性化されているが、これは、ディジット線１２３がワード線と短絡した場合に、アースに落ちる電流を制限する負荷デバイスとして機能する。ＮＭＯＳブリーダ・デバイス１３２は、ある程度電流を制限する働きをするが、ディジット線１２３の電圧は、ワード線との短絡により接地電位に引き下げられ（すなわち接地結合）、ゲート−ソース間電圧（すなわち、ＢＬＥＥＤ信号とディジット線１２３の低下した電圧との電位差）及びドレイン−ソース間電圧（すなわち、ＤＶＣ２電圧源１２６の電圧とディジット線１２３の低下した電圧との電位差）の双方が増加するので、ＮＭＯＳブリーダ・デバイス１３２を通る電流は電圧の平方で増加する。上記のように、ＮＭＯＳブリーダ・デバイス１３２は、ディジット線１２３とワード線が短絡した場合にある程度の電流制限効果を備えているものの、ＤＶ２Ｃ２電源１２６から流れる電流を制限するための別の取組み方がさらに必要となる。
【００１５】
図２は、本発明の一つの実施形態に従ったセンス増幅器領域２２０及びメモリ・アレイ領域２１０ａ、２１０ｂの一部の図である。図２において、類似の数字は、前の図１に記載されたのと実質的に同様な構成要素を表す。センス増幅器領域２２０は、メモリ・アレイ領域２１０ａ、２１０ｂの間に配置されている。図１のように、図２中に図示されているメモリ・アレイ領域２１０ａ、２１０ｂの一部には、カラム１２２の相補ディジット線１２３の各対に結合された平衡回路１２４が含まれている。平衡回路１２４は、前に説明したように、ＬＥＱａ及びＬＥＱｂ信号活性に応じて、それぞれのディジット線１２３を予備充電する。ディジット線１２３の相補対の各々には、アイソレーション・トランジスタ１３２の対がさらに結合され、これはメモリ・アレイ領域２１０ａ、２１０ｂのディジット線１２３を、センス増幅器領域２２０に形成されたセンス増幅器１４０へ選択的に結合し、また分離させる。
【００１６】
図１と対照的に、図２に示す実施形態は、ディジット線１２３がワード線と短絡した場合にＤＶＣ２電圧源１２６から流れ出す電量を制限するために、センス増幅器領域２２０に形成されたｐチャネルＭＯＳ（ＰＭＯＳ）ブリーダ・デバイス２３２を使っている。ブリーダ・デバイス２３２は、共通制御信号ＢＬＥＥＤ＿ＧＡＴＥによって制御され、平衡回路１２４の活性化と連動して活性化され、ディジット線１２３をＤＣＶ２電源１２６の電圧レベルに予備充電する。
【００１７】
前に図１に関連して論じたように、ＮＭＯＳブリーダ・デバイス１３２を通る電流は、待機状態時にディジット線１２３とワード線とが接地短絡した場合に、電圧の平方で増加する傾向がある。しかしながら、図２に示す実施形態中のＰＭＯＳブリーダ・デバイス２３２は、同一状態の下で飽和する電流特性を示す。すなわち、ＮＭＯＳブリーダ・デバイス１３２においては、ディジット線が接地電位に低下すると、ゲート−ソース及びドレイン−ソース双方の電圧が増大し、これにより、電流が幾何級数的に増加するのに対し、ＰＭＯＳブリーダ・デバイス２３２においては、ゲート−ソース電圧は一定である（すなわち、ゲートはＬＯＷ  ＢＬＥＥＤ＿ＧＡＴＥ信号に結合され、ソースはＤＶＣ２電圧源１２６に結合されている）。その結果、ディジット線１２３の接地電位への低下によりドレイン−ソース電圧が増加するにつれ、ＰＭＯＳブリーダ・デバイス２３２のドレイン−ソース電流は飽和し、これによって、ＤＶＣ２電圧源１２６への電流負荷が制限される。
【００１８】
さらに、図２に示す本発明の実施形態において、ブリーダ・デバイス２３２は、２つのメモリ・アレイ領域２１０ａ、２１０ｂのカラム１２２の間で共用されている。これにより、図３に示した配列に比較して、メモリ・デバイス上のブリーダ・デバイス２３２の数を削減することができる。加えて、複数のメモリ・アレイ領域２１０ａ、２１０ｂの間でブリーダ・デバイス２３２を共用することによって、ブリーダ・デバイス２３２を作動するために必要な制御線の数が減少する。図示していないが、ブリーダ・デバイス２３２及びブリーダ制御線の低減によって、センス増幅器領域２２０及びメモリ・アレイ領域２１０ａ、２１０ｂのレイアウトが簡素化されることは、当業者には自明であろう。結果として、本発明の実施形態から、多くの利点を得ることができる。例えば、ブリーダ・デバイス２３２及びＢＬＥＥＤ＿ＧＡＴＥ線のような、前記の回路構成のため形成される金属配線を、いくつものメモリ・アレイ領域２１０ａ、２１０ｂ及びセンス増幅器領域２２０に広げるのでなく、特定の領域に限定することができる。さらに、一部の金属配線レイアウトを再配列することによって、他の信号線の経路変更も可能となる。例えば、ブリーダ制御線を特定領域に限定配置することによって、より低位の金属配線レベルからこれらの線を形成することができ、これにより、他の信号線を、センス増幅器領域を通して別の金属配線レベル上の経路設定の際、より柔軟に対処することができ、誘電体中間層に形成されたビアスを通して別の金属配線層へ接続する必要を回避できる。当業者には自明であろうが、金属配線を一つの金属配線層から別の層へジャンプさせるとその信号線のインピーダンスが増加し、その結果、メモリ・デバイスの全体的性能に影響する信号のタイミング及び速度問題が発生する。
【００１９】
図３は、本発明の実施形態に従ってたメモリ・デバイス３１０を組み込んだコンピュータシステムのような電子システム３１２のブロック図である。システム３１２は、所望の計算及びタスクを遂行するためのソフトウエアを実行するといったコンピュータ機能を実施するためのコンピュータ回路３１４をも含む。回路３１４は、一般的に、プロセッサ３１６と、プロセッサ３１６に結合されたメモリ回路３１０とを含む。コンピュータ回路３１４にはキーボードやマウスのような一つ以上の入力装置３１８が結合され、操作者（図示せず）がデータを手動入力できるようにしている。コンピュータ回路３１４が生成したデータを操作者に提供するため、一つ以上の出力装置３２０がコンピュータ回路３１４に結合されている。このような出力装置３２０の例には、プリンター及び映像ディスプレー装置が含まれる。外部記憶媒体（図示せず）へのデータ格納又はこれからのデータ読取りをするための、一つ以上のデータ記憶装置３２２がコンピュータ回路３１４に結合されている。記憶装置３２２及び対応する記憶媒体の例には、ハード及びフロッピー（登録商標）・ディスク、テープカセット、及びコンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）に対応するドライブが含まれる。通常、コンピュータ回路３１４は、それぞれ、メモリ・デバイス３１０のＡＤＲＥＳＳ、ＤＡＴＡ、及びＣＯＭＭＡＮＤバス、ならびに、ＣＬＫ線に結合された、アドレス、データ及びコマンドバス、ならびに、クロック線を含む。
【００２０】
例証目的のため、本発明の特定の実施形態を本明細書で説明したが、本発明の精神及び範囲から逸脱することなく様々な修正案が作成できることは、前記から自明であろう。例えば、本発明の前記の実施形態は、センス増幅器領域２２０に形成されたブリーダ・デバイス２３２を含む。しかしながら、本発明の精神から逸脱することなく、異なったメモリ・アレイ領域２１０ａ、２１０ｂのカラム１２２の間で共用されるブリーダ・デバイス２３２をセンス増幅器領域２２０以外の領域に形成できることは自明であろう。さらに、特定の実施形態においてブリーダ・デバイス２３２を、ＰＭＯＳトランジスタとして説明した。本発明の範囲を逸脱することなく、他の電流制限デバイスも同様に使用できることは当業者には自明であろう。したがって、本発明は、添付の請求範囲による以外には限定されない。
【図面の簡単な説明】
【００２１】
【図１】図１は、メモリ・デバイスのセンス増幅器領域及びメモリ・アレイ領域の一部を示す簡単なブロック図である。
【図２】図２は、本発明の実施形態に従ったメモリ・デバイスのセンス増幅器領域及びメモリ・アレイ領域の一部を示す簡単なブロック図である。
【図３】図３は、本発明の実施形態に従ったメモリ・デバイスを含むコンピュータシステムの機能ブロック図である。
【図１】
2006518523.tif 000003
【図２】
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【図３】
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