(57)【要約】ＮＯＲゲートは、従来の４つのトランジスタを有するＮＯＲゲートの代わりに、２つの非対称のＦｉｎＦＥＴ型トランジスタで形成される。トランジスタの数が４つから２つに減少することにより、集積半導体回路において著しく改良することができる。
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【特許請求の範囲】
【請求項１】
独立して制御可能な第１および第２ゲート領域（８２２）、（８２３）、ソース領域（８２１）、およびドレイン領域（８２０）を含む、第１ＦｉｎＦＥＴ（８０１）と、
独立して制御可能な第１および第２ゲート領域（８３２）、（８３３）、ソース領域（８３１）、およびドレイン領域（８３０）を含む、第２ＦｉｎＦＥＴ（８０２）と、
前記第１ＦｉｎＦＥＴ（８０１）の前記第１ゲート領域（８２２）と、前記第２ＦｉｎＦＥＴ（８０２）の前記第１ゲート領域（８３２）に接続されるＮＯＲゲートの第１入力線と、
前記第１ＦｉｎＦＥＴ（８０１）の前記第２ゲート領域（８２３）と、前記第２ＦｉｎＦＥＴ（８０２）の前記第２ゲート領域（８３３）に接続されるＮＯＲゲートの第２入力線と、
前記第１ＦｉｎＦＥＴ（８０１）の前記ソース（８２０）と、前記第２ＦｉｎＦＥＴ（８０２）の前記ドレイン（８３０）に接続されるＮＯＲゲートの出力線とを含む、ＮＯＲゲート。
【請求項２】
前記第１ＦｉｎＦＥＴおよび第２ＦｉｎＦＥＴの前記第１ゲート領域は、ｎ型不純物でドープされる、請求項１記載のＮＯＲゲート。
【請求項３】
前記第１ＦｉｎＦＥＴおよび第２ＦｉｎＦＥＴの前記第２ゲート領域は、ｐ型不純物でドープされる、請求項２記載のＮＯＲゲート。
【請求項４】
前記ＮＯＲゲートに含まれるトランジスタは、前記第１ＦｉｎＦＥＴおよび第２ＦｉｎＦＥＴのみである、請求項１記載のＮＯＲゲート。
【請求項５】
複数のＦｉｎＦＥＴ（８０１）、（８０２）を含む集積半導体デバイスであって、
複数のＦｉｎＦＥＴのうちの少なくともいくつかは、論理ＮＯＲゲートを定義する対となるＦｉｎＦＥＴを複数含むようにして配列される、
集積半導体デバイス。
【請求項６】
前記対となるＦｉｎＦＥＴは、
独立して制御可能な第１および第２ゲート領域（８２２）、（８２３）、ソース領域（８２１）、およびドレイン領域（８２０）を含む、第１ＦｉｎＦＥＴ（８０１）と、
独立して制御可能な第１および第２ゲート領域（８３２）、（８３３）、ソース領域（８３１）、およびドレイン領域（８３０）を含む、第２ＦｉｎＦＥＴ（８０２）と、
前記第１ＦｉｎＦＥＴ（８０１）の前記第１ゲート領域（８２２）と、前記第２ＦｉｎＦＥＴ（８０２）の前記第１ゲート領域（８３２）に接続される第１入力線と、
前記第１ＦｉｎＦＥＴ（８０１）の前記第２ゲート領域（８２３）と、前記第２ＦｉｎＦＥＴ（８０２）の前記第２ゲート領域（８３３）に接続される第２入力線と、
前記第１ＦｉｎＦＥＴ（８０１）の前記ソース（８２０）と、前記第２ＦｉｎＦＥＴ（８０２）の前記ドレイン（８３０）に接続される出力線とを含む、請求項５記載の集積半導体デバイス。
【請求項７】
第１ダブルゲートトランジスタ（８０１）と、
第２ダブルゲートトランジスタ（８０２）とを含み、
前記第１トランジスタおよび第２トランジスタと接続される出力信号は、この第１トランジスタおよび第２トランジスタに与えられる２つの入力信号の論理ＮＯＲ演算を反映する、
論理ＮＯＲ回路。
【請求項８】
前記第１ダブルゲートトランジスタおよび前記第２ダブルゲートトランジスタは、ＦｉｎＦＥＴである、請求項７記載の論理ＮＯＲ回路。
【請求項９】
前記第１ダブルゲートトランジスタおよび前記第２ダブルゲートトランジスタはそれぞれ、
第１ゲート領域（８２２）、（８３２）と、
この第1ゲート領域と無関係に制御可能に構成される第２ゲート領域（８２３）、（８３３）と、
ソース領域（８２１）、（８３１）と、
ドレイン領域（８２０）、（８３０）とを含む、請求項７記載の論理ＮＯＲ回路。
【請求項１０】
前記第１ゲート領域は、ｎ型不純物でドープされる、請求項９記載の論理ＮＯＲ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造、および半導体デバイスに関する。本発明は特に、ダブルゲートＭＯＳＦＥＴに適用することができる。
【背景技術】
【０００２】
ＭＯＳＦＥＴのようなトランジスタは、半導体デバイスの大部分のコア・ビルディング・ブロック（core building block）である。
高性能プロセッサのような半導体デバイスは、何百万ものトランジスタを含むことができる。
これらのデバイスについては、トランジスタの大きさを縮小すること、すなわちトランジスタ密度を増加させることが、半導体製造分野において従来からの最優先事項であった。
【０００３】
従来のＭＯＳＦＥＴでは、製造処理において５０ｎｍ未満にスケーリングすることが困難である。５０ｎｍ以下のＭＯＳＦＥＴを開発すべく、ダブルゲートＭＯＳＦＥＴが提案されている。いくつかの点において、ダブルゲートＭＯＳＦＥＴは従来のバルクシリコンＭＯＳＦＥＴよりも優れた特性を呈する。
これらの優れた特性を呈するのは、ダブルゲートＭＯＳＦＥＴは、従来のＭＯＳＥＴのようにチャネルの片側上だけではなくチャネルの両側上にゲート電極を有するためである。
２つのゲートがある場合、ドレインによって生成される電界は、チャネルのソース端からより遮断される。また、２つのゲートはシングルゲートのおよそ２倍の電流を制御することができ、このことはより強いスイッチング信号に帰着する。
【０００４】
半導体デバイス上のトランジスタは、しばしば、より高いレベルの論理ゲートを実装するグループ中に接続される。よく使用される論理ゲートの１つは、ＮＯＲゲートである。一般的に、ＮＯＲゲートの生成には４つのダブルゲートＭＯＳＦＥＴのような４つのトランジスタが使用される。
【０００５】
ＮＯＲゲートのような論理ゲートをより効率的に実装することが望ましい。これにより半導体デバイスの総合効率を増加させ得る。
【発明の開示】
【０００６】
本発明の趣旨に沿った実装は、２つのトランジスタのみで実装されるＮＯＲゲートを含む。
【０００７】
本発明の１つの態様は、集積半導体デバイスに関する。このデバイスは、多くの非対称のＦｉｎＦＥＴを含んでいる。このＦｉｎＦＥＴの少なくともいくつかは、論理ＮＯＲゲートを定義する複数の対となるＦｉｎＦＥＴとして配列されている。
【０００８】
本発明の他の態様は、第１ダブルゲートトランジスタと第２ダブルゲートトランジスタからなる論理ＮＯＲゲートに関する。
第１および第２トランジスタと接続される出力信号は、第１トランジスタおよび第２トランジスタに接続される２つの入力信号の論理ＮＯＲ演算を反映する。
【発明を実施するための最良の形態】
【０００９】
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【００１０】
ＮＯＲゲートを実装すべく、２つのトランジスタが共に接続される。このトランジスタはそれぞれ、２つの別個にアドレス可能なゲートを有する非対称のＦｉｎＦＥＴであり得る。
【００１１】
ＦｉｎＦＥＴは、ここで使用されるように、セルフアラインされたダブルゲートによって制御される垂直方向のＳｉ「フィン」中に導電性のチャネルが形成される、ダブルゲートＭＯＳＦＥＴの種類を示す。ＦｉｎＦＥＴは、当業者に知られている。
従来のＦｉｎＦＥＴは、典型的に「ダブルゲート」ＭＯＳＦＥＴと記載されるが、２つのゲートは電気的に接続され、それゆえ単一の論理的にアドレス可能なゲートを形成する。
【００１２】
図１は、本発明の趣旨に沿ったＦｉｎＦＥＴ１００の上面図である。ＦｉｎＦＥＴ１００は、ソース領域１０１、ドレイン領域１０２およびチャネル領域１０３を含んでいる。
図２について以下に記載するように、チャネル領域１０３は、トランジスタのフィンを含む。
ゲートの両側が共に電気的に接続されている従来のＦｉｎＦＥＴと異なり、ＦｉｎＦＥＴ１００は、ゲート１０４および１０５と符号付けされた２つのアドレス可能なゲートをさらに含むことができる。さらにこれらのゲートを、非対称にドープしてもよい。
以下により詳細に記載するように、例えばゲート１０４にｎ型ドーパント（例えば、As＋またはP＋）を注入してもよい。また、ゲート１０５にｐ型ドーパント（例えばBまたはBF2）を注入してもよい。
【００１３】
図２ないし図７は、図１中のＡ−Ａ’線に沿った断面図である。図２ないし図８はそれぞれ、ＦｉｎＦＥＴ１００の製造プロセスのステップを示す。
【００１４】
図２に示すように、ＦｉｎＦＥＴ１００は、シリコン基板２１０、およびこのシリコン基板に配置される埋込酸化物（ＢＯＸ）層２２０を含むＳＯＩ（silicon on insulator）デバイスであり得る。
代替的に、基板２１０および層２３０は、ゲルマニウム、金属、またはシリコンゲルマニウムのようにこのような材料の組合せを含んでいてもよい。埋込酸化膜２２０は、従来の方法によりシリコン基板２１０上に形成することができる。埋込酸化膜２２０は、約２００ｎｍから４００ｎｍの範囲の厚みを有するようにしてもよい。
【００１５】
シリコン層は、ＢＯＸ層２２０上に配置され、ソース、ドレイン、およびフィン２２５（ソース及びドレインは、図２には示されない。）を生成すべくエッチングされてもよい。
代替的に、シリコンをたい積すると共に、フィン２２５を形成した後にこのシリコンをエッチングすることによって、ソース／ドレイン領域１０１、１０２を形成してもよい。
実装の一形態においては、フィン２２５は、例えば約５ｎｍから約２５ｎｍの範囲の幅を有するようにしてもよい。
フィン２２５をエッチングする前に、フィン２２５上にSi3N4層２３０を化学蒸着法（ＣＶＤ）によってたい積することができる。代替的に、層２３０はSiO2層であってもよい。層２３０は、製造プロセス中にフィン２２５を保護する。この沿う２３０は、例えば、約２０ｎｍから約５０ｎｍの範囲の厚みにたい積してもよい。
【００１６】
フィン２２５のシリコン表面を酸化させることによって、ゲート絶縁層２３５をフィン２２５の側面上に成長させてもよい。ゲート絶縁層２３５は、０．８ｎｍから２ｎｍの幅のように薄くしてもよい。
【００１７】
図３に示すように、次に、従来のたい積技術およびエッチング技術を使用して、ポリシリコン・スペーサ２４０をフィン２２５の周囲（およびゲート絶縁層２３５と層２３０の周囲）に形成することができる。
【００１８】
その後、傾斜（tilted）インプラントプロセス（図４）を使用して、ポリシリコン・スペーサ２４０にｎ型ドーパントを注入してもよい。このドーパントは、例えばAs＋またはP＋とすることができ、１５度から４５度の傾斜角で、（P＋については）３から６keVまたは（As＋については）１２から１５keVのイオンビームを使用して注入することができる。
ゲート絶縁層２３５および層２３０を含むフィン構造２２５があることにより、ほとんどのｎ型ドーパントのポリシリコン・スペーサ２４０の片面（例えば図４における右側)への侵入が妨げられることになる。
【００１９】
ｎ型ドーパントを注入した後、ポリシリコン・スペーサに傾けたインプラントプロセスを使用して、ｐ型ドーパントを注入してもよい。インプラントプロセスのイオンビームは、図４に示す角度に対する余角で傾けることができる。
このドーパントは、例えばBまたはBF2とすることができ、１５度から４５度の傾斜角で、（Bについては）１から２keVまたは（BF2については）４から８keVのイオンビームを使用して注入することができる。
ゲート絶縁層２３５および層２３０を含むフィン構造２２５があることにより、ほとんどのｐ型ドーパントのポリシリコン・スペーサ２４０の片面（例えば図４における左側)への侵入が妨げられることになる。
このように、この２つのポリシリコン・スペーサ２４０は、ｎ型ドーパントとｐ型ドーパントで非対称的にドープされることになる。
当業者は、図４および図５に示すステップの順序を容易に変更し得ることを認識するであろう。
【００２０】
その後、図６に示すように、ドープされていないポリシリコン層２５０をＦｉｎＦＥＴ１００上にたい積することができる。
ポリシリコン層２５０は、ＦｉｎＦＥＴ１００のゲートを形成することとなる。層２５０は、ＣＶＤによって、例えば約１００ｎｍの深さにたい積することができる。
【００２１】
ポリシリコン層２５０をたい積した後、図７Ａに示すように、層２５０が実質的に層２３０の上面と同じ高さになるように、ＦｉｎＦＥＴ１００をプレーナ化することができる。
このことは、層２５１、２５２と符号付けされる２つの電気的に接続されていないポリシリコン層を生成する。その後、図７Ｂに示すように、完全にシリサイド化されたポリシリコン層２５１、２５２を生成すべく、ＦｉｎＦＥＴ１００をアニーリングしてもよい。層２５１および層２５２は、ゲートパッド１０４、１０５に接続され、独立して制御することができる。
【００２２】
代替的に、図７Ｂに示すような非対称のＦｉｎＦＥＴを生成する他のプロセスを使用してもよい。例えば、ポリシリコン・ゲート材料をたい積し、プレーナ化した後、図４および図５について記載される傾斜（tilt）インプラントプロセスを実行してもよい。
この各場合においては、図７Ｂに示すように、生成される構造には別々に制御することができる２つのゲートを含む。
【００２３】
ＮＯＲゲートは、集積回路でよく使用される論理ゲートである。ＮＯＲゲートは、２つ以上の入力信号に基づく値を出力する。通常、ＮＯＲゲートは４つのトランジスタを使用して形成される。２入力ＮＯＲゲートの論理を、以下の表１に示す。
【００２４】
【表１】
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【００２５】
本発明の一態様によれば、ＮＯＲゲートは、ＦｉｎＦＥＴ１００のような２つの非対称のＦｉｎＦＥＴを使用して構築される。
図８は、本発明による方法で構築したＮＯＲゲート８００の上面図である。ＮＯＲゲート８００は集積半導体デバイス中に配置することができる。
【００２６】
ＮＯＲゲート８００は、ＦｉｎＦＥＴ８０１、８０２と符号付けされる２つのＦｉｎＦＥＴを含む。各ＦｉｎＦＥＴ８０１、８０２は、ＦｉｎＦＥＴ１００と同様である。詳細には、ＦｉｎＦＥＴ８０１はドレイン領域８２０、ソース領域８２１、第１ゲート８２２、第２ゲート８２３、およびチャネル（フィン）領域８２４を含む。ＦｉｎＦＥＴ８０２は同様に、ドレイン領域８３０、ソース領域８３１、第１ゲート８３２、第２ゲート８３３、およびチャネル領域８３４を含む。
第１ゲート８２２および８３２をｎ型不純物でドープしてもよい。一方、第２ゲート８２３、８３３をｐ型不純物でドープしてもよい。
【００２７】
図８に示すように、ゲート８２２およびゲート８３２を電気的に接続することができる。ゲート８２３およびゲート８３３を電気的に接続することができる。また、ソース８２１は、ドレイン８３０と電気的に接続することができる。ドレイン８２０をグランドに接続することができる。また、ソース８３１を電源８１０に接続することができる。
【００２８】
動作においては、ＮＯＲゲート８００への入力信号ライン（図８において、入力「Ａ」、入力「Ｂ」とされる）は、電気的に接続された第１および第２の対となるゲートに加えられる（apply）。
このように、入力信号線Ａをゲート８２３、８３３に接続することができる。一方、入力信号線Ｂをゲート８２２、８３２に接続することができる。ＮＯＲゲート８００の出力信号は、ソース８２１とドレイン８３０の間で得られる。表１に示した論理にしたがって、出力値は入力Ａ、Ｂによる。
【００２９】
ある状況においては、単一接続された（single connected）ダブルゲートを有する、複数の従来のＦｉｎＦＥＴと、２つの個別にアドレス可能なゲートを有する上述の非対称のＦｉｎＦＥＴの双方を含む集積回路を生成することが望ましい。
これらの状況では、図２ないし図７において上述したように、ＦｉｎＦＥＴをすべて最初に生成してもよい。
その後、複数のＦｉｎＦＥＴのうち、従来のＦｉｎＦＥＴについては付加的な選択的エピタキシャル成長ステップを適用してもよい。
【００３０】
図９は、ＦｉｎＦＥＴ９００の前記２つのゲート部分上のポリシリコンのたい積を示す図である。
ポリシリコン層９０１は、単一接続されたゲート構造を有するように設計される、集積回路中の複数のＦｉｎＦＥＴ上で選択的に形成することができる。
ポリシリコン層９０１は、例えば、選択エピタキシャル成長によって１００ｎｍの深さに形成されてもよい。
【００３１】
他の状況においては、ＦｉｎＦＥＴについてのショットキー型ソース／ドレイン構造を形成することが望ましい。
これは、フィン上の窒化物層がエッチストップとして使用される、ダマシン・アプローチを使用して形成することができる。
図９に示すように、窒化物層９３０上にトレンチをエッチングすべく、ポリシリコン層９０１はエッチストップとして使用されてもよい。
このシリコンを除去した後、ソース／ドレイン領域上にトレンチが残る。
その後、金属をたい積するとともに、ストップ層として窒化物層９３０を使用して研磨することができる。この金属は、シリコン・チャネルを備えたショットキー・コンタクトを形成する。
【００３２】
ＮＯＲゲートは、上述のように、従来の４つのトランジスタの代わりに２つのＦｉｎＦＥＴ型トランジスタで実装することができる。
したがって、ここに記述されるＮＯＲゲートは、従来の半分の数のトランジスタを使用しており、これにより、ゲート密度および集積シリコンデバイスの全体的な機能性における著しく改良する。
【００３３】
前記記載においては、本発明について理解し易いように、特定の材料、構造、化学薬品、プロセス等のような多数の特定の詳細を記載している。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
【００３４】
本発明による、半導体デバイスを製造するのに使用される絶縁層および導電層は、従来のたい積技術によってたい積してもよい。例えば、低圧ＣＶＤ（ＬＰＣＶＤ）およびエンハンストＣＶＤ（ＥＣＶＤ）を含んだ様々な種類のＣＶＤプロセスのようなメタライゼーション技術を使用することができる。
【００３５】
本発明は、ダブルゲート半導体デバイスの製造、特に１００ｎｍ以下の構造的要素を有するＦｉｎＦＥＴデバイスに適用可能である。
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
【００３６】
本発明の好ましい実施形態およびその多様性のうちのいくつかの例のみが、本発明において開示されると共に記載される。本発明は、様々な他の組合わせおよび環境において使用できると共に、ここに記載されるような本発明の概念の範囲内の変形または修正することができるものとして理解される。
【図面の簡単な説明】
【００３７】
【図１】本発明の趣旨に沿ったＦｉｎＦＥＴの上面を示す概略図。
【図２】非対称のＦｉｎＦＥＴの形成方法を示す、図１中のＡ−Ａ’線に沿った概略図。
【図３】非対称のＦｉｎＦＥＴの形成方法を示す、図１中のＡ−Ａ’線に沿った概略図。
【図４】非対称のＦｉｎＦＥＴの形成方法を示す、図１中のＡ−Ａ’線に沿った概略図。
【図５】非対称のＦｉｎＦＥＴの形成方法を示す、図１中のＡ−Ａ’線に沿った概略図。
【図６】非対称のＦｉｎＦＥＴの形成方法を示す、図１中のＡ−Ａ’線に沿った概略図。
【図７】非対称のＦｉｎＦＥＴの形成方法を示す、図１中のＡ−Ａ’線に沿った概略図。
【図８】本発明の方法で形成されたＮＯＲゲートの上面を示す概略図。
【図９】ＦｉｎＦＥＴの２つのゲート部分上のポリシリコンのたい積を示す概略図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成17年1月10日(2005.1.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
独立して制御可能な第１および第２ゲート領域（８２２）、（８２３）、ソース領域（８２１）、およびドレイン領域（８２０）を含む、第１ＦｉｎＦＥＴ（８０１）と、
独立して制御可能な第１および第２ゲート領域（８３２）、（８３３）、ソース領域（８３１）、およびドレイン領域（８３０）を含む、第２ＦｉｎＦＥＴ（８０２）と、
前記第１ＦｉｎＦＥＴ（８０１）の前記第１ゲート領域（８２２）と、前記第２ＦｉｎＦＥＴ（８０２）の前記第１ゲート領域（８３２）に接続されるＮＯＲゲートの第１入力線と、
前記第１ＦｉｎＦＥＴ（８０１）の前記第２ゲート領域（８２３）と、前記第２ＦｉｎＦＥＴ（８０２）の前記第２ゲート領域（８３３）に接続されるＮＯＲゲートの第２入力線と、
前記第１ＦｉｎＦＥＴ（８０１）の前記ソース（８２０）と、前記第２ＦｉｎＦＥＴ（８０２）の前記ドレイン（８３０）に接続されるＮＯＲゲートの出力線とを含む、ＮＯＲゲート。
【請求項２】
前記第１ＦｉｎＦＥＴ（８０１）および前記第２ＦｉｎＦＥＴ（８０２）は、非対称のＦｉｎＦＥＴである、請求項１記載のＮＯＲゲート。
【請求項３】
前記第１ＦｉｎＦＥＴ（８０１）および第２ＦｉｎＦＥＴ（８０２）の前記第１ゲート領域は、ｎ型不純物でドープされる、請求項１または２記載のＮＯＲゲート。
【請求項４】
前記第１ＦｉｎＦＥＴ（８０１）および第２ＦｉｎＦＥＴ（８０２）の前記第２ゲート領域は、ｐ型不純物でドープされる、請求項３記載のＮＯＲゲート。
【請求項５】
前記ＮＯＲゲートに含まれるトランジスタは、前記第１ＦｉｎＦＥＴ（８０１）および第２ＦｉｎＦＥＴ（８０２）のみである、請求項１記載のＮＯＲゲート。
【請求項６】
複数の非対称のＦｉｎＦＥＴ（８０１）、（８０２）を含む集積半導体デバイスであって、
複数の非対称のＦｉｎＦＥＴのうちの少なくともいくつかは、論理ＮＯＲゲートを定義する対となるＦｉｎＦＥＴを複数含むようにして配列される、
集積半導体デバイス。
【請求項７】
前記対となるＦｉｎＦＥＴは、
独立して制御可能な第１および第２ゲート領域（８２２）、（８２３）、ソース領域（８２１）、およびドレイン領域（８２０）を含む、第１非対称ＦｉｎＦＥＴ（８０１）と、
独立して制御可能な第１および第２ゲート領域（８３２）、（８３３）、ソース領域（８３１）、およびドレイン領域（８３０）を含む、第２非対称ＦｉｎＦＥＴ（８０２）と、
前記第１非対称ＦｉｎＦＥＴ（８０１）の前記第１ゲート領域（８２２）と、前記第２非対称ＦｉｎＦＥＴ（８０２）の前記第１ゲート領域（８３２）に接続される第１入力線と、
前記第１非対称ＦｉｎＦＥＴ（８０１）の前記第２ゲート領域（８２３）と、前記第２非対称ＦｉｎＦＥＴ（８０２）の前記第２ゲート領域（８３３）に接続される第２入力線と、
前記第１非対称ＦｉｎＦＥＴ（８０１）の前記ソース（８２０）と、前記第２非対称ＦｉｎＦＥＴ（８０２）の前記ドレイン（８３０）に接続される出力線とを含む、請求項６記載の集積半導体デバイス。
【請求項８】
第１非対称ダブルゲートトランジスタ（８０１）と、
第２非対称ダブルゲートトランジスタ（８０２）とを含み、
前記第１トランジスタ（８０１）および第２トランジスタ（８０２）と接続される出力信号は、この第１トランジスタ（８０１）および第２トランジスタ（８０２）に与えられる２つの入力信号の論理ＮＯＲ演算を反映する、
論理ＮＯＲ回路。
【請求項９】
前記第１非対称ダブルゲートトランジスタ（８０１）および前記第２非対称ダブルゲートトランジスタ（８０２）はＦｉｎＦＥＴである、請求項８記載の論理ＮＯＲ回路。
【請求項１０】
前記第１非対称ダブルゲートトランジスタ（８０１）および前記第２非対称ダブルゲートトランジスタ（８０２）はそれぞれ、
第１ゲート領域（８２２）、（８３２）と、
この第1ゲート領域と無関係に制御可能に構成される第２ゲート領域（８２３）、（８３３）と、
ソース領域（８２１）、（８３１）と、
ドレイン領域（８２０）、（８３０）とを含む、請求項８または９記載の論理ＮＯＲ回路。
【請求項１１】
前記第１ダブルゲートトランジスタ（８０１）および前記第２ダブルゲートトランジスタ（８０２）は、ＦｉｎＦＥＴである、請求項９記載の論理ＮＯＲ回路。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2006507684.tif 000013
【国際調査報告】
2006507684.tif 000014
2006507684.tif 000015
2006507684.tif 000016