(57)【要約】デュアルビット誘電体メモリセル（４８）のアレイ（４０）は複数のビット線を有している。第１ビット線（２０１）はアレイ（４０）内のメモリセルの列内の複数のメモリセル（３８）のそれぞれにソース領域を形成する。第２ビット線（２０２）は列内の複数のメモリセル（３８）のそれぞれにドレイン領域を形成する。第１ビット線(２０１)と第２ビット線(２０２)間には、逆の導電性のチャネル領域(５０)が設けられており、それぞれと接合を形成している。選択ワード線（２１１）がチャネル領域（５０）の上部に設けられており、また、同じ行内の複数のメモリセル（４８）のそれぞれの上部にゲート（６０）を形成している。複数の非選択ワード線（２１０、２１２）はそれぞれ選択ワード線（２１１）に並列であり、またそれぞれが複数のメモリセル（４９）から選択されたメモリセル以外の列内の複数のメモリセル（４８）の１つの上部にゲート（６０）を形成している。ワード線制御回路（４６）は選択ワード線（２１１）に正のプログラミング電圧（２２０）を印加し、また同時にビット線制御回路（４４）はドレインビット線（２０２）に正のドレイン電圧を印加し、正のドレイン電圧よりも小さい正のソース電圧をソースビット線（２０１）に印加する。
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【特許請求の範囲】
【請求項１】
デュアルビット誘電体メモリセル（４８）のアレイ（４０）であって、前記アレイは、
前記アレイ（４０）内のメモリセルの列内の複数のメモリセル（３８）の各々に対してソース領域を形成している第１の導電性半導体である第１ビット線（２０１）と、
前記列内の複数のメモリセル（４８）の各々に対してチャネル領域（５０）を形成している、逆の導電性半導体により前記第１ビット線（２０１）から離間されており、前記列内の複数のメモリセル（４８）の各々に対してドレイン領域を形成している前記第１の導電性半導体である第２ビット線（２０２）と、
前記列内の複数のメモリセル（４９）から選択された１つのメモリセルの前記チャネル領域（５０）上に配置されており、かつ、前記選択メモリセル（４９）と同じ前記アレイの行内の複数のメモリセル（４８）の各々に対してゲート（６０）を形成している選択ワード線（２１１）と、
それぞれが前記選択ワード線（２１１）に並列であり、それぞれが前記複数のメモリセル（４９）から選択されたメモリセル以外の前記列内の前記複数のメモリセル（４８）のうちの１つの上にゲート（６０）を形成している複数の非選択ワード線（２１０、２１２）と、
前記選択ワード線（２１１）へ正のプログラミング電圧（２２０）を印加するためのワード線制御回路（４６）と、
前記選択ワード線（２１１）へ前記正のプログラミング電圧（２２０）を印加しているワード線制御回路（４６）とともに印加するためのビット線制御回路（４４）と、
前記ドレインビット線（２０２）への正のドレイン電圧と、
前記正のドレイン電圧よりも小さい、前記ソースビット線（２０１）への正のソース電圧と、を有しているデュアルビット誘電体メモリセル（４８）のアレイ（４０）。
【請求項２】
前記ビット線制御回路（４４）とアース（６８）の間に結合されている抵抗器（１０５）を更に有しており、前記ビット線制御回路（４４）が前記抵抗器（１０５）へ前記ソースビット線（２０１）を結合し、これにより、前記正のソース電圧が前記抵抗器（１０５）を通して前記電圧の上昇と等しくなる、請求項１記載のデュアルビット誘電体メモリセル（４８）のアレイ（４０）。
【請求項３】
前記ワード線制御回路が更に、
前記ワード線（２１１）へ正のプログラミング電圧を印加している前記ワード線制御回路（４６）と共に、前記非選択ワード線（２１０、２１２）へ負のバイアス電圧を印加する、請求項１記載のデュアルビット誘電体メモリセル（４８）のアレイ（４０）。
【請求項４】
前記負のバイアス電圧が−０．１ボルトから−２．０ボルトの間である、請求項３記載のデュアルビット誘電体メモリセル（４８）のアレイ（４０）。
【請求項５】
前記負のバイアス電圧が、−０．５ボルトから−１．０ボルトの間である、請求項４記載のデュアルビット誘電体メモリセル（４８）のアレイ（４０）。
【請求項６】
前記ワード線（２１１）へ正のプログラミング電圧を印加している前記ワード線制御回路（４６）と共に、基板（４２）へ負の基板電圧を印加するための基板電圧制御回路（４５）を更に有している、請求項１記載のデュアルビット誘電体メモリセル（４８）のアレイ（４０）。
【請求項７】
前記負の基板電圧が−０．１ボルトから−２．０ボルトの間である、請求項６記載のデュアルビット誘電体メモリセル（４８）のアレイ（４０）。
【請求項８】
前記負の基板電圧が−０．５ボルトから−１．０ボルトの間である、請求項７記載のデュアルビット誘電体メモリセル（４８）のアレイ（４０）。
【請求項９】
前記正のソース電圧が、前記正のドレイン電圧の１０分の１から前記ドレイン電圧の１０分の３の間である、請求項１記載のデュアルビット誘電体メモリセル（４８）のアレイ（４０）。
【請求項１０】
前記正のソース電圧が、正のドレイン電圧の１０分の１から前記正のドレイン電圧の１０分の２の間である、請求項９記載のデュアルビット誘電体メモリセル（４８）のアレイ（４０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にフラッシュメモリセルデバイスに関し、より詳細には、デュアルビット誘電体メモリセル構造をプログラミングする間に短チャネルのリーク電流を低減するためのプレチャージシステムの改良に関する。
【背景技術】
【０００２】
従来のフローティングゲートフラッシュメモリ型のＥＥＰＲＯＭ（電気的消去可能ＰＲＯＭ）は、結晶性シリコン基板上に配置されたトンネル酸化物（ＳｉＯ２）、トンネル酸化物上に設けたポリシリコンのフローティングゲート、フローティングゲート（一般に酸化物、窒化物および酸化物のスタックである）上に設けた層間絶縁膜、および層間絶縁膜上に設けたコントロールゲートを有する垂直スタックを特徴とするメモリセルを使用している。垂直スタックの下部の基板内にはチャネル領域が存在し、このチャネル領域の両側にソース拡散部とドレイン拡散部が存在する。
【０００３】
フローティングゲートフラッシュメモリセルをプログラムするには、チャネル領域からフローティングゲートへのホットエレクトロン注入を発生させて、フローティングゲート上に不揮発性の負電荷を形成させる。ホットエレクトロン注入を発生させるには、コントロールゲートに高い正電圧を印加した状態でドレイン−ソース間にバイアスを印加する。ゲート電圧によりチャネルが反転し、同時にドレイン−ソース間のバイアスにより電子がドレインに向かって加速される。加速された電子は、チャネル領域とトンネル酸化物間の３．２ｅＶのＳｉ−ＳｉＯ２エネルギー障壁を越えるのに十分な５．０〜６．０ｅＶの運動エネルギーを獲得する。電子がドレインに向かって加速されている間に、この電子は結晶格子と衝突し、コントロールゲートの電界の影響を受けてＳｉ―ＳｉＯ２界面の方に向かい、エネルギー障壁を越えるのに十分なエネルギーを獲得する。
【０００４】
ひとたびプログラムが行われると、フローティングゲート上の負電荷は半導性のゲート全体に分散し（disburses）、ソース領域、ドレイン領域、チャネル領域およびコントロールゲートによって特徴づけられるＦＥＴのスレッショルド電圧を増大させる影響を及ぼす。メモリセルの「読出し」時には、メモリセルのプログラム状態または非プログラム状態は、所定のコントロールゲート電圧を印加した状態でソースとドレインの間を流れる電流の大きさを検出することで検出できる。
【０００５】
より最近の誘電体メモリセル構造が開発されている。図１に、従来の誘電体メモリセル１０ａ〜１０ｆのアレイの断面を示す。各誘電体メモリセルは、絶縁トンネル層１８、電荷捕捉誘電体層２２、絶縁性の上部酸化物層２４、および結晶性シリコン基板１５の一番上に配置されているポリシリコンのコントロールゲート２０を有する垂直スタックを特徴とする。ポリシリコンのコントロールゲート２０のそれぞれは、コントロールゲート２０ａ〜２０ｇが全て電気的に結合されるように、全セル１０ａ〜１０ｆ上に延在しているポリシリコンのワード線の一部をなし得る。
【０００６】
基板内１５には、各メモリセル１０と関連しており、その垂直スタックの下部に配置されたチャネル領域１２が存在する。複数のビット線拡散部２６ａ〜２６ｇのうちの１つのビット線拡散部は、各チャネル領域１２を隣接するチャネル領域１２から離間している。ビット線拡散部２６は、各セル１０のソース領域とドレイン領域を形成している。シリコンのチャネル領域２２、トンネル酸化物１２、窒化物１４、上部酸化物１６およびポリシリコンのコントロールゲート１８を有するこの構造は、多くの場合、ＳＯＮＯＳデバイスと呼ばれる。
【０００７】
フローティングゲートデバイスと同様に、ＳＯＮＯＳメモリセル１０をプログラムするには、チャネル領域１２から窒化シリコンなどの電化捕捉誘電体層２２へのホットエレクトロン注入を発生させ、窒化物層２２中に存在する電荷捕捉領域内に、不揮発性の負電荷を形成させる。この場合も、ホットエレクトロン注入を発生させるには、コントロールゲート２０に高い正電圧を印加した状態でドレイン−ソース間にバイアスを印加する。コントロールゲート２０に印加した高電圧によりチャネル領域１２が反転し、同時にドレイン−ソース間のバイアスにより電子がドレイン領域に向かって加速される。加速された電子は、チャネル領域１２とトンネル酸化物１８間の３．２ｅＶのＳｉ−ＳｉＯ２エネルギー障壁を越えるのに十分な５．０〜６．０ｅＶの運動エネルギーを獲得する。電子がドレインに向かって加速されている間に、この電子は結晶格子と衝突し、コントロールゲートの電界の影響を受けてＳｉ―ＳｉＯ２界面の方に向かい、エネルギー障壁を越えるのに十分なエネルギーを持つ。窒化物層は捕捉領域内に注入された電子を蓄積しているものの、誘電体であるので、捕捉された電子はドレイン領域の近くにあるドレイン電荷蓄積領域内に局所化した状態で留まる。例えば、メモリセル１０ｂのドレインビット電荷蓄積領域１６ｂに電荷が蓄積され得る。ビット線２６ｂはソース領域として作動し、ビット線２６ｃはドレイン領域として作動する。ソース領域２６ｂを接地した状態で、チャネル領域２０ｂとドレイン領域２６ｃに高電圧が印加され得る。
【０００８】
同様に、ソース領域の近くにあるソース電荷蓄積領域にホットエレクトロンを注入するため、コントロールゲートに高い正電圧を印加した状態で、ソース−ドレイン間にバイアスが印加され得る。例えば、ソースビット電荷蓄積領域１４ｂに電子を注入するために、ゲート２０ｂとソース領域２６ｂに高電圧を印加した状態で、ドレイン領域２６ｃが接地され得る。
【０００９】
このように、ＳＯＮＯＳデバイスは、ソース電荷蓄積領域１４（ソースビットと呼ばれる）と電荷蓄積領域１６（ドレインビットと呼ばれる）にそれぞれ１ビットずつ、計２ビットのデータを記憶するのに用いることができる。
【００１０】
蓄積領域１４に蓄積されている電荷により、蓄積領域１４の下にあるチャネル領域１２部分のスレッショルド電圧のみが上昇し、蓄積領域１６に蓄積されている電荷により、蓄積領域１６の下にあるチャネル領域１６部分のスレッショルド電圧のみが上昇するので、チャネル領域１２の、蓄積領域１４および蓄積領域１６のそれぞれとの間の領域のチャネルの反転を検出することによって、ソースビットとドレインビットをそれぞれ個別に読み出すことができる。ドレインビットを「読み出す」には、ドレイン領域を接地した状態でソース領域に電圧を印加し、ゲート２０にこれよりわずかに高い電圧を印加する。このようにすると、（ソース領域の電圧に対するゲート２０の電圧は、チャネルを反転させる程高くはないため）ソース／チャネル接合の近くのチャネル領域１２部分は反転せず、ドレイン／チャネル接合での電流から、ドレインビットのプログラム状態によって生じたスレッショルド電圧の変化を検出することができる。
【００１１】
同様に、ソースビットを「読み出す」には、ソース領域を接地した状態でドレイン領域に電圧を印加し、ゲート２０にこれよりわずかに高い電圧を印加する。このようにすると、ドレイン／チャネル接合の近くのチャネル領域１２部分は反転せず、ソース／チャネル接合での電流から、ソースビットのプログラム状態によって生じたスレッショルド電圧の変化を検出することができる。
【００１２】
代表的なフラッシュメモリアレイでは、選択セルをプログラミングする場合に、行列構成問題を引き起こす。列内の各メモリセルは、列内の他のメモリセルと共通のソースビット線とドレインビット線を共有する。このように、列内の他のセルがドレイン−ソース間にバイアスを印加する場合にソースビット線とドレインビット線間に電流をリークすると、リーク電流はこのバイアスの大きさを小さくし、このためにプログラム電荷が減り、意図せずに同じビット線を共有している非選択セルを部分的にプログラミングし、プログラミング速度を遅くし、プログラミング電流消費を増やす。メモリアレイのアプリケーションによってより小型化したメモリセル構造が要求されるので、より小型化したセル構造の短チャネル効果が、非選択セルに対するパンチスルー現象の可能性を高め、このために上述のリーク電流の問題点が悪化する。
【００１３】
よって、ショートチャネル漏れ電流の不都合を解消する、デュアルビット誘電体メモリセルをプログラミングするための改良されたシステムが所望されている。
【発明の開示】
【課題を解決するための手段】
【００１４】
本発明の第１態様は、デュアルビット誘電体メモリセルのアレイを提供することにある。このアレイは、選択メモリセルと同じ列を共有している非選択メモリセルを通じて、プログラムリーク電流を低減するプログラミングシステムを備えている。
【００１５】
アレイは、ｉ）アレイ内のメモリセルの列内の複数のメモリセルの各々に対してソース領域を形成している第１の導電性半導体である第１ビット線と、ｉｉ）列内の複数のメモリセルの各々に対してドレイン領域を形成している第１の導電性半導体である第２ビット線を有している。逆の導電性半導体により第１ビット線から離間されている第２ビット線は列内の複数のメモリセルの各々に対してチャネル領域を形成している。
【００１６】
アレイは更に列内の複数のメモリセルから選択された１つのメモリセルのチャネル領域に配置されている選択ワード線を備えている。選択ワード線は更に、選択メモリセルと同じアレイの行内の複数のメモリセルの各々に対してゲートを形成する。それぞれが選択ワード線に対して平行である複数の非選択ワード線の各々は、列内の複数の非選択メモリセルのうちの１つにゲートを形成する。
【００１７】
アレイは更にビット線制御回路を含むアレイ制御回路、ワード線制御回路、及び基板電位制御回路を備えている。選択メモリセルのドレイン電荷捕捉領域をプログラミングする間、ワード線制御回路は正のプログラミング電圧を選択ワード線へ印加しうる。これと共に、ビット線制御回路は、ｉ）正のドレイン電圧をドレインビット線へ印加する、及び、ｉｉ）正のドレイン電圧よりも小さい正のソース電圧をソースビット線へ印加する。
【００１８】
正のソース電圧は、正のドレイン電圧の１０分の１から正のドレイン電圧の１０分の３の間である。あるいは、より狭い範囲で言えば、正のソース電圧は、正のドレイン電圧の１０分の１から正のドレイン電圧の１０分の２の間である。
【００１９】
アレイは更にビット線制御回路とアース間に結合される抵抗器を有している。このようにして、ビット線制御回路はソースビット線を抵抗器へ結合し、これにより正のソース電圧は抵抗器を通じた電圧の上昇と等しくなる。
【００２０】
ワード線制御回路は更に、正のプログラミング電圧を選択ワード線へ印加するとともに、負のバイアス電圧を非選択ワード線へ印加する。負のバイアス電圧は、−０．１ボルトから−２．０ボルトの間である。あるいは、更に狭い範囲で言えば、負のバイアス電圧は−０．５ボルトから−１．０ボルトの間である。
【００２１】
基板電圧制御回路は選択ワード線へ正のプログラミング電圧を引火しているワード線制御回路とともに、負の基板電圧を基板へ印加しうる。負の基板電圧は−０．１ボルトから−２．０ボルト間のでありうる。あるいは、更に狭い範囲で言えば、負の基板電圧は−０．５ボルトから−１．０ボルトの間でありうる。
【００２２】
本発明の第２態様は、デュアルビット誘電体メモリセルのアレイ内の選択デュアルビット誘電体メモリセルの電荷蓄積領域に電荷をプログラミングする方法を提供することにある。アレイは各セルに対してソースとドレインを形成している複数の並列ビット線を有し、また、各セルに対してゲートを形成している複数の並列ワード線を有し、その方法は、ｉ）チャネル領域の右に配置され、チャネル領域を備えたドレイン接合を形成し第１ビット線へ、正のドレイン電圧を印加すること、ｉｉ）選択メモリセルのチャネル領域を備えたソース接合を形成する第２ビット線へ正のソース電圧を印加し、また、正のドレイン電圧を第１ビット線へ印加すること、であり、この場合、正のソース電圧は正のドレイン電圧よりも小さく、また、チャネル領域は第２ビット線の右にある。またｉｉｉ）正のドレイン電圧を第１ビット線へ印加するとともに、ワード線うちの選択された１本のワード線へ正のプログラム電圧を印加すること、であり、ワード線のうちの選択された１本は選択メモリセルのゲートを形成するワード線である。
【００２３】
正のソース電圧は正のドレイン電圧の１０分の１から正のドレイン電圧の１０分の３の間である。あるいは、更に狭い範囲で言えば、正のソース電圧は正のドレイン電圧の１０分の１から正のドレイン電圧の１０分の２の間である。
【００２４】
方法は更に、ソースビット線とアース間に抵抗器を結合することを有している。このようにして、正のソース電圧が抵抗器を通じて電圧の上昇と等しくなる。
【００２５】
方法は更に、選択ワード線へ正のプログラミング電圧を印加しているワード線制御回路とともに、非選択ワード線へ負のバイアス電圧を印加する段階を有する。負のバイアス電圧は−０．１ボルトと−２．０ボルトの間である。あるいは、狭い範囲で言えば、負のバイアス電圧は−０．５から−１．０の間である。
【００２６】
方法は更に、選択ワード線へ正のプログラミング電圧を印加しているワード線制御回路とともに、負の基板電圧を基板へ印加する段階を有する。負の基板電圧は−０．１ボルトから−２．０ボルトの間である。あるいは、さらに狭い範囲で言えば、負の基板電圧は−０．５ボルトから−１．０ボルトの間である。
【００２７】
本発明を、本発明のほかの実施形態およびさらに別の実施形態と共によりよく理解できるように、添付の図面を参照して下記の説明を参照する。なお、本発明の範囲は添付の特許請求の範囲に記載される。
【００２８】
以下に、図面を参照しながら本発明を詳細に説明する。図は縮尺どおりではなく、わかりやすくなるよう、一部の特徴の寸法は実際の縮尺よりも故意に強調して図示している。
【発明を実施するための最良の形態】
【００２９】
図２に、デュアルビット誘電体メモリセルアレイ４０の代表的な実施形態をブロック図形式で示す。アレイ４０は、結晶性半導体基板に作製された複数のデュアルビット誘電体メモリセル４８、アレイ制御回路６１および電流検出回路６６を備える。デュアルビット誘電体メモリセル４８のアレイは、ポリシリコンのワード線２１０〜２１３の水平方向の行と、基板４２内に設けたビット線拡散部２００〜２０５とチャネル領域５０が交互に並ぶ垂直方向の列とを有する行列の形に並べられている。列内の各セル４８は、各セルのチャネル領域に隣接し、接合を形成している、２本のビット線を共有している。行内の各セル４８は、その行の他のセル４８と同じワード線２１０−２１３を共有している。
【００３０】
図２とともに図３に示すように、共通のワード線２１１を共有しているデュアルビット誘電体メモリセルの行を表す断面図を参照する。ポリシリコンのワード線２１１はその行の各セル４８上にコントロールゲート６０を形成するための構造であることを理解されたい。ビット線拡散部２００〜２０６が、その列の各セルのソース領域とドレイン領域とを形成するように、ビット線拡散部２００〜２０６は、チャネル領域５０とは逆の半導体の導電性を有する。このため代表的なｎ型ＭＯＳデバイスでは、チャネル領域５０は、ホウ素等のホールドナー不純物が少量注入された結晶性シリコンなどのｐ型半導体であり、ビット線拡散部２００〜２０６は、ヒ素等の電子ドナー不純物が注入された結晶性シリコンなどのｎ型半導体である。
【００３１】
チャネル領域５０の上部には、二酸化シリコンを含み得る第１絶縁バリアすなわちトンネル層５４が存在する。トンネル層５４の膜厚は、約５０〜約１５０オングストロームの範囲内にあり得る。これより範囲の狭い実施形態ではトンネル層５４の膜厚は約６０〜約９０オングストロームの範囲内にあり、さらに範囲の狭い実施形態ではトンネル層５４の膜厚は約７０〜約８０オングストロームの範囲内にある。
【００３２】
トンネル層５４の上部には、ソース電荷捕捉領域すなわちソースビット６２と、ドレイン電荷捕捉領域すなわちドレインビット６４の両方を有する電荷捕捉層５６が存在し、この電荷捕捉領域はそれぞれ非プログラム状態を表す中性電荷、またはプログラム状態を表す負電荷を蓄積する。電荷捕捉層５６は、適切な電荷捕捉特性を有し、厚さが２０〜１００オングストロームのオーダーの窒素化合物を含み得る。代表的な実施形態では、この窒素化合物は、Ｓｉ２Ｎ４、Ｓｉ３Ｎ４およびＳｉＯｘＮ４からなる群から選択され得る。
【００３３】
電荷捕捉層５６の上部には、上部誘電体層５８が存在する。上部誘電体層５８は、二酸化シリコンか、あるいは二酸化シリコンの誘電率よりも高い誘電率の材料（例えばＨｉｇｈ−ｋ材料）であり得る。好ましい実施形態では、このＨｉｇｈ−ｋ材料は、Ａｌ２Ｏ３、ＨｆＳｉｘＯｙ、ＨｆＯ２、ＺｒＯ２およびＺｒＳｉｘＯｙからなる材料の群、および同程度に高い誘電率を有する他の材料から選択され得る。上部誘電体層５８が二酸化シリコンの場合、層５８の膜厚は６０〜１００オングストロームのオーダーであり得る。別の実施形態では、上部誘電体層５８がＨｉｇｈ−ｋ材料の場合、その電気的膜厚は６０〜１００オングストロームのオーダーであり得る一方、その物理的膜厚は約７０〜１３０オングストロームの範囲内であり得る。これより範囲の狭い実施形態では、上部誘電体層５８の膜厚は約８０〜約１２０オングストロームの範囲内であり、さらに範囲の狭い実施形態では上部誘電体層５８の膜厚は約９０〜約１００オングストロームの範囲内である。
【００３４】
上部誘電体層５８の上部には、行内の各セル上にゲート６０を形成しているワード線２１１が存在する。代表的な実施形態では、ゲート６０は、４，０００オングストロームのオーダーの膜厚のポリシリコンを含みうる。ワード線２１１はワード線制御回路４６に結合されている。
【００３５】
アレイ制御回路６１は、ワード線制御回路４６、ビット線制御回路４４、基板電位制御回路４５、分圧器回路６４、正の動作電源（Ｖｃ）への結合７０、負の動作電源（−Ｖｃ）への結合７１、およびアース６８への結合を有する。アレイ制御回路は、作動時に、各ワード線２１０〜２１３、各ビット線２００〜２０６、及び基板４２を、分圧器６４が供給する電圧またはアースに選択的に結合するように作動する（あるいは、アレイ４０のその他の構造との電気的相互作用のみによって電位が生じるように、ワード線２１０〜２１３またはビット線２００〜２０６を、全電圧源とアースから分離する）。この結合は、アレイ４０内の各ソース電荷捕捉領域６２および各ドレイン電荷捕捉領域６４の消去、選択的プログラム、および選択的読出しができるように行われる。アレイ制御回路は、選択したビット線を電流センサ６６に結合するようにも作動し、これによって、その選択ビット線がソースまたはドレインのいずれかとなるセルの列内の選択したソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４のプログラム状態を示す選択ビット線の電流を測定できる。
【００３６】
電流センサ６６には、ビット線制御回路４４によって電流センサ６６に結合されている選択ビット線の電流を検出する公知の回路を使用することができる。下記に詳細に記載するように、ソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４のうちから選択したほうを読出すため、アレイ制御回路６１によって適切な（applicable）ワード線およびビット線に適切な電位を結合したときに、検出された電流は、選択した電荷捕捉領域のプログラム状態を表している。
【００３７】
アレイ制御回路
図２および図３と共に図４ａを簡単に参照すると、アレイ制御回路６１は３つの状態で作動し、この３つとは、メモリセル４８から選択した１つのメモリセルのソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４に電荷が選択的に記憶されているプログラム状態７６、メモリセル４８から選択した１つのメモリセルのソース電荷捕捉領域６２またはドレイン電荷捕捉領域６２から蓄積電荷を検出して、この電荷捕捉領域に記憶されていたデータを再現する読出し状態７８、プログラム状態７６での再プログラムの前に１つ以上のメモリセル４８の電荷捕捉領域６２、６４に蓄積されている電荷を消去する消去状態７８である。
【００３８】
プログラム状態
プログラム状態７６では、ホットエレクトロン注入法を使用してドレイン電荷捕捉領域６４に電子を注入してドレイン電荷捕捉領域６４がプログラムされる。より詳細には、アレイ制御回路６１は、ビット線２００〜２０６、ワード線２１０〜２１３、及び基板４２を異なる電位（例えば、分圧器６４およびアース６８が供給する電位）に結合して、コントロールゲート６０に高電圧を印加した状態でソース−ドレイン間に高いバイアスを印加する。例えば、選択セル４８から選択した１つの選択セルを参照すると（選択セル４９など）、これを行うため、ビット線制御回路４４は、ビット線２０１（選択セル４９のソース領域を表している）をアース６８に結合し、ビット線２０２（選択セル４９のドレイン領域を表している）を分圧器６４からの約５ボルトのプログラム電圧に結合し得る。
【００３９】
これと同時に、ワード線制御回路４６（図５のテーブルに従い作動する）は、ワード線２１１（コントロールゲート６０を表している）を分圧器６４からの約１０ボルトの選択ワード線プログラム電圧２２０に結合する。また、非選択ワード線（選択ワード線２２１以外のワード線）を小さな負のバイアス電圧２２１に結合し、選択メモリセル４８ｂと同じ列を共有する非選択メモリセルを通るパンチスルーリーク電流を防ぐ。コントロールゲート６０に印加した電圧によって、チャネル領域５０ｂが反転し、同時にソース−ドレイン間に印加した高いバイアスによって、ソース領域２０１から電子が引き抜かれて、ドレイン領域２０２に向かってチャネル領域５０ｂに加速される。
【００４０】
電子が得た４．５ｅＶ〜５ｅＶの運動エネルギーは、チャネル領域５２ｂ／トンネル層５４ｂの界面のエネルギー障壁３．１ｅＶ〜３．５ｅＶを越えるのに十分であり、電子がドレイン領域５２ｃに向かって加速されている間に、コントロールゲート６０ｂに印加した高電圧のため生じた電界によって、電子がドレイン電荷捕捉領域６４に移動される。界面を越えてドレイン電荷捕捉領域６４ｂに移動した電子は、電荷捕捉層５６ｂ内に捕捉された状態で残り、これを後で読出すことができる。
【００４１】
同様に、ソース電荷捕捉領域６２は、ソース電荷捕捉領域６２に電子を注入してプログラムされる。より詳細には、アレイ制御回路６２は、ビット線２００〜２０６、ワード線２１０〜２１３、及び基板４２を異なる電位（例えば、分圧器６４およびアース６８が供給する電位）に結合して、コントロールゲート６０に高電圧を印加した状態でドレイン−ソース間に高いバイアスを印加する。例えば、選択セル４９を再度参照すると、これを行うため、ビット線制御回路４４は、ビット線２０２（選択セル４９のドレイン領域を表している）をアース６８に結合し、ビット線２０１（選択セル４９のソース領域を表している）を分圧器６４からの約５ボルトのプログラム電圧に結合し得る。これと同時に、ワード線制御回路４６は、選択ワード線２１１（コントロールゲート６０を表している）を分圧器６４からの約１０ボルトの選択ワード線プログラム電圧に結合する。また、非選択ワード線（選択ワード線２１１以外のワード線）を小さな負のバイアス電圧に結合し、選択メモリセル４９と同じ列を共有する非選択メモリセルを通るパンチスルーリーク電流を防ぐ。コントロールゲート６０に印加した電圧によって、チャネル領域５０ｂが反転し、同時にソース−ドレイン間に印加した高いバイアスによって、ドレイン領域２０２から電子が引き抜かれて、ソース領域２０１に向かってチャネル領域５０ｂに加速される。
【００４２】
この場合も、電子が得た４．５ｅＶ〜５ｅＶの運動エネルギーは、チャネル領域５０ｂ／トンネル層５４ｂの界面のエネルギー障壁３．１ｅＶ〜３．５ｅＶを越えるのに十分であり、電子がソース領域２０１に向かって加速されている間に、コントロールゲート６０ｂに印加した高電圧のため生じた電界によって、電子がソース電荷捕捉領域６２ｂに移動される。
【００４３】
上述しているように、列内の他の非選択セル（同じビット線２０１、２０２を共有するセル）が、プログラミング中に電流をリークする場合、リーク電流によりプログラミングのバイアスの大きさが小さくなり、プログラミングバイアスの大きさの正確度が低減し、意図とせずに非選択セルを部分的にプログラミングし、プログラミング速度を遅くし、プログラミング電流を増やす。
【００４４】
図６を参照すると、プログラミングシステムの３つの実施形態が表されている。各実施形態は選択セル４９を備えた列を共有する非選択セル４８により、リーク電流を低減する。図６の表がドレイン電荷蓄積領域６４（図３）をプログラミングする３つの実施形態を表しているが、ソースビット線とドレインビット線の参照番号を交換することによって、ソース電荷蓄積領域６２をプログラミングする同じシステムにも利用されうることが分かる。
【００４５】
第１実施形態１０１はプログラミング中にソースビット線に小さい正のソースプログラミング電圧を印加した状態を表す。より詳細には、選択セル４９を再度参照すると、ビット線制御回路４４は、ビット線２０１（選択セル４９のソース領域を表す）を分圧器からの小さな正のソースプログラミングバイアスに結合し、また、ビット線２０２（選択セル４９のドレイン領域を表す）を分圧器６４からの約５ボルトのプログラム電圧に結合する。基板４２はアース６８に結合されている。同時に、ワード線制御回路４６は選択ワード線２１１（コントロールゲート６０を表す）を分圧器６４からの約１０ボルトの選択ワード線プログラム電圧に結合し、また、非選択ワード線（選択ワード線２１１以外のワード線）を小さい負のバイアス電圧に結合しうる。
【００４６】
小さい正のソースプログラミングバイアスはドレイン領域に結合しているプログラミング電圧より小さい。より詳細には、正のソースプログラミング電圧は、ドレイン領域に印加されるプログラミング電圧の１０分の１からドレイン領域に印加されるプログラミング電圧の１０分の２の範囲内である。
【００４７】
図２と共に図７を手短に参照すると、ソース領域を分圧器６４からの小さい正のプログラミングバイアスへ結合するビット線制御回路の他の態様として、ビット線制御回路４４はアース６８とビット線２０１（ソース領域を表す）間を結合する抵抗器１０５を備えうる。このようにすると、ソース領域２０１の正電位が抵抗器１０５を介した電圧の上昇と等しい状態において、ソース領域２０１とアース６８間をプログラミング電流が流れるとき、この抵抗器は分圧器として作動する。
【００４８】
図２及び図３と共に図６を再度参照すると、第２実施形態はプログラミング中に基板４２へ小さい基板プログラミングバイアスを印加した状態の基板制御回路４５を表す。より詳細には、選択セル４９を再度参照すると、ビット線制御回路４４はビット線２０１（選択セル４９のソース領域を表す）をアース６８に結合し、ビット線２０２（選択セル４９のドレイン領域を表す）を分圧器６４からの約５ボルトのプログラミング電圧に結合する。同時に、基板制御回路４５は、基板４２を小さい基板プログラミングバイアスに結合する。ワード線制御回路４６は選択ワード線２１１（コントロールゲート６０を表す）を分圧器６４からの約１０ボルトの選択ワード線プログラミング電圧に結合し、また非選択ワード線（選択ワード線２１１以外のワード線）を小さい負のバイアス電圧に結合する。
【００４９】
小さい、基板のプログラミング電圧は−０．１ボルトから−２．０ボルト間の負電圧でありうる。より狭い範囲で言えば、小さい、基板のプログラミング電圧は−０．５ボルトから−１．０ボルトの間でありうる。
【００５０】
第３の実施形態は、第１実施形態と第２実施形態の両方を組み合わせたものを表し、これにより、ａ）基板制御回路４５が小さい、基板プログラミング電圧をプログラミング中に基板４２に印加するとともに、ビット線制御回路４４がビット線２０１（選択セル４９のソース領域を表す）をプログラミング中に分圧器からの小さい正のソースプログラミングバイアスに結合する。基板のプログラミングバイアスと小さい正のソースプログラミングバイアスは両方、第１及び第２の実施形態について議論している範囲内でありうる。更に、図７に示す回路は、正のソースプログラミングバイアスを印加するためにも利用されうる。
【００５１】
消去状態
消去状態７４では、アレイ制御回路は、複数のセルのソース電荷捕捉領域６２とドレイン電荷捕捉領域６４が、ホットホール注入法を使用するか、あるいはトンネル電流によって電荷捕捉層５６からゲート６０あるいは基板に電子を移動させて消去されるように、適切なビット線２００〜２０６およびワード線７２を適切な電位に結合し得うる。いずれの技術も当業界において公知である。
【００５２】
読出し状態
読出し状態７８では、ソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４のうちの選択した領域に捕捉された電子（例えばプログラム状態を表す陰電荷）が存在するかどうかが検出される。ソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４内に電子が捕捉されていると、その電荷捕捉領域の下部のチャネル領域５０内に蓄積が生じる（effect accumulation）ことを理解されたい。このように、ソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４のいずれかに電子が捕捉されていると、コントロールゲート６０、ソース領域として機能しているビット線拡散部２００〜２０６、およびドレイン領域として機能しているビット線拡散部２００〜２０６によって特徴づけられる電界効果トランジスタ（field effect transistor：ＦＥＴ）のスレッショルド電圧が影響を受ける。このため、デュアルビットメモリセル４８の各ビットを「読出す」ことができ、より詳細には、ソース電荷捕捉領域６２およびドレイン電荷捕捉領域６４のそれぞれに蓄積されている電子の存在は、ＦＥＴの動作によって検出することができる。
【００５３】
より詳細には、ソース電荷捕捉領域６２に蓄積されている電子の存在は、ソース領域として機能しているビット線２０１をアース６８に結合した状態で、コントロールゲート６０に正電圧を印加し、ドレイン領域として機能しているビット線２０２にこれより低い正電圧を印加することで検出することができる。次に、ソース領域として機能しているビット線２０１において、あるいはドレイン領域として機能しているビット線２０２において電流を測定する。測定に用いた電圧とスレショルドが適切であり、（また、選択セル４９と同じ行に存在する隣接するメモリセル４８からの電流のリークがなく、選択セル４９と同じ列に存在する隣接するメモリセル４８が形成する電流のリークもないと仮定すると、）ソース電荷捕捉領域６２内に電子が捕捉されている場合、ドレイン領域を構成しているビット線２０２で電流が測定されない。あるいは、ソース電荷捕捉領域６２が中性に帯電している（捕捉されている電子が存在しないなど）場合、ドレイン領域として機能しているビット線へ測定可能な電流が流れる。同様に、ドレイン電荷捕捉領域６４に電子が蓄積されているかどうかは、ソース領域として機能するビット線とドレイン領域として機能するビット線を入れ替えるだけで同じように検出できる。
【００５４】
選択セルと同じ列を共有する非選択メモリセルから電流がリークしている場合、読出しを正確に行えなくなる可能性があり、そのような電流のリークを防ぐために、アレイ制御回路６１が非選択ワード線、及び／あるいは列のソース領域を形成しているビット線に、バイアス電圧を印加しうることを理解されたい。
【００５５】
図５の表は本発明に係る選択メモリの読出しをするためにバイアス電圧を印加する、ワード線制御回路４６の代表的な動作を表す。図３と共に図５を参照すると、選択メモリセル４９のソース電荷捕捉領域６２から読出しをする場合、ワード線制御回路４６は分圧器６４からの１０ボルトのオーダーで、選択ワード線２１１を正の読出し電圧９４へ結合し、選択セルと同じ列を共有するメモリセルを通るパンチスルーリーク電流を防ぐために、非選択ワード線（選択ワード線以外の全ワード線）を分圧器６４から読出し電圧９６へ結合する。読出しバイアス電圧は負電圧でありうる。より詳細には、読出しバイアス電圧９６は−０．１ボルトから−２．０ボルト間の負電圧であり、更に狭い範囲で言えば、−０．１ボルトから−０．５ボルト間であり、更に一層狭い範囲で言えば、−０．１ボルトから−０．２ボルトの間である。
【００５６】
図８の表は本発明に係る選択メモリセルの読出しをするためにビット線へ電圧を印加する、ビット線制御回路４４の代表的な動作を表す。図２と共に図８の実施形態７９を参照すると、選択メモリセル４９などの選択メモリセルのソース電荷捕捉領域の読出しをする場合、ビット線制御回路４４は、ビット線２０１（選択セル４９のソース領域を表す）を分圧器６４からのソース電圧に結合し、また、ビット線２０２（選択セル４９のドレイン領域を表す）を分圧器６４からの正のドレイン電圧と電流検出回路６６の両方へ結合する。ドレイン電圧は、選択ワード線９０に印加される読出し電圧９４以下である。ソース電圧はアースでありうる、あるいは選択セル４９と同じ列を共有している非選択メモリセル４８を通るパンチスルーリーク電流を低減するために、０．０ボルトから１．０ボルト間の小さい正電圧でありうる。
【００５７】
選択セルと同じ行内の隣接するメモリセルから電流がリークしている場合、読出しを正確に行えなくなる可能性があることを考慮すると、ビット線制御回路４４は、そのような電流のリークを防ぐために、小さな正の電圧でドレインビット線の右隣のビット線（例えばビット線２０３）をリチャージしうる。
【００５８】
別の態様では、図８の８０を参照すると、ビット線制御回路４４は、その電位がフロートとなり、ビット線２０３の両側のチャネル領域５０とのそれぞれの接合のみによって生じるように、ビット線２０３を分離する。また、ビット線制御回路４４は、コントロールゲート６０に電圧に対して中性のバイアスを有し、かつ、ソースビット線２０１の電圧に対して正のバイアスを有するように、２０３の右隣のビット線（例えば２０４）を分圧器６４からのプレチャージ電圧に結合しうる。
【００５９】
以上まとめると、デュアルビット誘電体メモリセルの電荷捕捉領域をプログラミングするための本発明の方法は、選択メモリセルと同じ列を共有している他のメモリセルを通して、リークが低減するために、少量のプログラミング電流を用いて、より高速でより正確なプログラミングを提供する。特定の好ましい実施形態を用いて本発明を図示し記載したが、当業者は、本明細書を読みかつ理解すれば、本発明の均等物および変形例を想到し得ることが明らかである。例えば、セルのアレイを、シリコン基板に形成した実質的に平坦な構造として例示したが、本発明の教示は、平坦なフィンに形成された構造と、適切な半導体基板に形成できるその他の誘電体メモリセル構造の両方に適用可能であり、この例には、例えば、バルクシリコン半導体基板、シリコンオンインシュレータ（silicon-on-insulator：ＳＯＩ）半導体基板、シリコンオンサファイア（silicon-on-sapphire：ＳＯＳ）半導体基板、および当業界において公知の他の材料に形成した半導体基板があることを理解されたい。
【図面の簡単な説明】
【００６０】
【図１】従来技術において公知の誘電体メモリセルアレイの模式断面図。
【図２】本発明の一実施形態に係る誘電体メモリセルアレイの概略ブロック図。
【図３】図２の誘電体メモリセルアレイの模式断面図。
【図４】アレイ制御回路の代表的な動作を表す状態機械図。
【図５】本発明に係るワード線制御回路の代表的な動作を示す表。
【図６】本発明に係る誘電体メモリセルアレイをプログラミングするアレイ制御回路の代表的な動作を示す表。
【図７】本発明の一実施形態に係るソース領域の正電位プログラミングバイアスを実装するための回路を表す回路図。
【図８】本発明に係る誘電体メモリセルアレイを詠み出すアレイ制御回路の代表的な動作を示す表。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【国際調査報告】
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