(57)【要約】  ある実施例では、本発明は、データがデータ時間セグメントで表され、データ時間セグメントが１より大きい周期を有さない全周期符号化済信号を受信する受信機を有する。受信機は、全周期符号化信号に応じてデータ出力信号を提供する。他の実施例も記載されており、主張される。
2006528461.tif 000002
【特許請求の範囲】
【請求項１】
データがデータ時間セグメントで表され、データ時間セグメントが１より大きい周期を有さない全周期符号化済信号を受信し、前記全周期符号化信号に応じてデータ出力信号を提供する受信機を有するチップ。
【請求項２】
請求項１に記載のチップであって、
前記データ時間セグメントのうちいくつかの範囲で、前記全周期符号化済信号は、前記データ時間セグメントのうち他の範囲での前記周期符号化済信号の逆であり、
前記データ時間セグメントのうちいくつかの範囲で、前記全周期符号化済信号は１周期を構成し、前記データ時間セグメントのうち他の範囲で、前記全周期符号化済信号は半周期を構成するチップ。
【請求項３】
請求項１に記載のチップであって、
前記受信機は、補完全周期符号化済信号を更に受信し、
前記受信機は、前記全周期符号化済信号と前記補完全周期符号化済信号とに応じて、前記データ出力信号を提供するチップ。
【請求項４】
請求項３に記載のチップであって、
前記受信機は、前記全周期符合済信号と前記補完全周期符号化済信号とを比較し、それに応じて受信信号を提供する初期受信回路を有し、
前記受信機は、前記受信信号の遅延したものである少なくとも２つの遅延信号を提供する遅延回路と、前記データ出力信号を提供する論理回路とを有するチップ。
【請求項５】
請求項４に記載のチップであって、
前記論理回路はまた、逆データ出力信号を提供するチップ。
【請求項６】
請求項４に記載のチップであって、
前記論理回路は、前記受信信号のデータ時間セグメント間の変化ではなく、データ時間セグメントの開始時に、前記受信信号を変化するように応答するチップ。
【請求項７】
請求項４に記載のチップであって、
前記少なくとも２つの遅延信号は、1/4データ時間セグメント遅延回路と、3/4データ時間セグメント遅延回路とを有するチップ。
【請求項８】
請求項４に記載のチップであって、
前記論理回路は、前記少なくとも２つの遅延信号を受信する排他的論理和ゲートを有し、
前記論理回路は、前記排他的論理和ゲートの出力を受信し、第１及び第２のフリップフロップのクロック入力で前記受信信号を受信する第１及び第２のフリップフロップを有し、
前記第１のフリップフロップは、立ち上がり時にクロック送出され、前記第２のフリップフロップは、立ち下がり時にクロック送出されるチップ。
【請求項９】
請求項４に記載のチップであって、
前記論理回路は、前記第１及び第２のフリップフロップの出力を受信するANDゲートを有し、
前記データ出力信号は、前記ANDゲートの出力であるチップ。
【請求項１０】
請求項４に記載のチップであって、
前記論理回路は、前記データ出力信号が第１のフリップフロップからのものであるか第２のフリップフロップからのものであるかを制御する少なくとも１つのマルチプレクサ回路を制御する出力制御信号を提供する状態機械を有するチップ。
【請求項１１】
請求項１に記載のチップであって、
前記データ出力信号を第２の周期信号に同期させる同期回路を更に有し、
前記同期回路は、前記全周期符合済信号に応じて第１の周期信号を提供する周期信号導出回路を有し、
前記第１の周期信号は、同期に使用されるチップ。
【請求項１２】
請求項１に記載のチップであって、
前記受信機は、前記全周期符号化済信号と基準信号とを比較し、それに応じて受信信号を提供する初期受信回路を有し、
前記受信機は、前記受信信号の遅延したものである少なくとも２つの遅延信号を提供する遅延回路と、前記データ出力信号を提供する論理回路とを有するチップ。
【請求項１３】
請求項１２に記載のチップであって、
前記少なくとも２つの遅延信号は、1/4データ時間セグメント遅延回路と、3/4データ時間セグメント遅延回路とを有するチップ。
【請求項１４】
データがデータ時間セグメントで表され、少なくともいくつかのデータ時間セグメントが１より大きい周期を有さない周期符号化済信号を受信し、前記周期符号化済信号に応じてデータ出力信号を提供する受信機を有するチップ。
【請求項１５】
請求項１４に記載のチップであって、
前記周期符号化済信号は、データ時間セグメントが符号化信号の１より大きい周期を有さない周期符号化済信号であるチップ。
【請求項１６】
請求項１４に記載のチップであって、
前記データ時間セグメントのうちいくつかの範囲で、前記全周期符号化済信号は、前記データ時間セグメントのうち他の範囲での前記周期符号化済信号の逆であり、
前記データ時間セグメントのうちいくつかの範囲で、前記全周期符号化済信号は１周期を構成し、前記データ時間セグメントのうち他の範囲で、前記全周期符号化済信号は半周期を構成するチップ。
【請求項１７】
請求項１４に記載のチップであって、
前記周期符号化済信号を受信し、それに応じて受信信号を提供する初期受信回路と、遅延回路と、他の周期符号化済信号からデータを回復するデータ出力信号を提供する論理回路とを有する受信機を更に有するチップ。
【請求項１８】
請求項１７に記載のチップであって、
前記論理回路はまた、逆データ出力信号を提供するチップ。
【請求項１９】
請求項１７に記載のチップであって、
前記論理回路は、前記受信信号のデータ時間セグメント間の変化ではなく、データ時間セグメントの開始時に、前記受信信号を変化するように応答するチップ。
【請求項２０】
請求項１７に記載のチップであって、
前記論理回路は、前記第１及び第２のフリップフロップの出力を受信するANDゲートを有し、
前記データ出力信号は、前記ANDゲートの出力であるチップ。
【請求項２１】
請求項１７に記載のチップであって、
前記論理回路は、前記データ出力信号が第１のフリップフロップからのものであるか第２のフリップフロップからのものであるかを制御する少なくとも１つのマルチプレクサ回路を制御する出力制御信号を提供する状態機械を有するチップ。
【請求項２２】
請求項１４に記載のチップであって、
前記受信機は、補完周期符号化済信号を更に受信し、
前記受信機は、前記周期符号化済信号と前記補完周期符号化済信号とに応じて、前記データ出力信号を提供するチップ。
【請求項２３】
請求項２２に記載のチップであって、
前記受信機は、前記周期符合済信号と前記補完周期符号化済信号とを比較し、それに応じて受信信号を提供する初期受信回路を有し、
前記受信機は、前記受信信号の遅延したものである少なくとも２つの遅延信号を提供する遅延回路と、前記データ出力信号を提供する論理回路とを有するチップ。
【請求項２４】
請求項２３に記載のチップであって、
前記論理回路は、前記受信信号のデータ時間セグメント間の変化ではなく、データ時間セグメントの開始時に、前記受信信号を変化するように応答するチップ。
【請求項２５】
請求項２３に記載のチップであって、
前記論理回路は、前記少なくとも２つの遅延信号を受信する排他的論理和ゲートを有し、
前記論理回路は、前記排他的論理和ゲートの出力を受信し、第１及び第２のフリップフロップのクロック入力で前記受信信号を受信する第１及び第２のフリップフロップを有し、
前記第１のフリップフロップは、立ち上がり時にクロック送出され、前記第２のフリップフロップは、立ち下がり時にクロック送出されるチップ。
【請求項２６】
請求項１４に記載のチップであって、
前記データ出力信号を第２の周期信号に同期させる同期回路を更に有し、
前記同期回路は、前記周期符合済信号に応じて第１の周期信号を提供する周期信号導出回路を有し、
前記第１の周期信号は、同期に使用されるチップ。
【請求項２７】
請求項１４に記載のチップであって、
前記データ時間セグメントのうちいくつかの範囲で、前記周期符号化済信号は、前記データ時間セグメントの開始及び終了時に同じ電圧にあり、
前記データ時間セグメントのうちいくつかの範囲で、前記周期符号化済信号は、前記データ時間セグメントの開始、中間及び終了時に同じ電圧にあり、
前記データ時間セグメントのうちいくつかの範囲で、前記周期符号化済信号は、前記データ時間セグメントのうち他の範囲での前記周期符号化済信号の逆であるチップ。
【請求項２８】
(a)データ入力信号を受信し、それに応じて、異なる符号化信号の部分を連続して結合することにより、周期符号化済信号を提供し、前記符号化信号のうちいくつかは、前記符号化信号のうち他のものと異なる周波数を有し、前記符号化信号のうちいくつかは、前記符号化信号のうち他のものと異なる位相を有する周期符号化回路と、
(b)前記データ入力信号を受信し、それに応じて、前記異なる符号化信号の部分を連続して結合することにより、補完周期符号化済信号を提供する補完周期符号化回路と
を有する送信機と、
前記周期符号化済信号と前記補完周期符号化済信号とを受信し、それに応じて前記データ入力信号の値を回復する受信機とを有し、
前記受信機は、前記全周期符号化済信号と前記補完全周期符号化済信号とを比較し、それに応じて受信信号を提供する初期受信回路を有し、
前記受信機は、前記受信信号の遅延したものである少なくとも２つの遅延信号を提供する遅延回路と、回復した値を表す前記データ出力信号を提供する論理回路とを有するシステム。
【請求項２９】
請求項２８に記載のシステムであって、
前記符号化信号は、周波数Fを有する第１の信号と、前記第１の信号の逆である第２の信号と、周波数F/2を有する第３の信号と、前記第３の信号の逆である第４の信号とを有するシステム。
【請求項３０】
請求項２８に記載のシステムであって、
前記周期符号化済信号は、データ時間セグメントが符号化信号の１より大きい周期を有さない全周期符号化済信号であるシステム。
【請求項３１】
請求項２８に記載のシステムであって、
前記論理回路は、前記受信信号のデータ時間セグメント間の変化ではなく、データ時間セグメントの開始時に、前記受信信号を変化するように応答するシステム。
【請求項３２】
請求項２８に記載のシステムであって、
前記論理回路は、前記少なくとも２つの遅延信号を受信する排他的論理和ゲートを有し、
前記論理回路は、前記排他的論理和ゲートの出力を受信し、第１及び第２のフリップフロップのクロック入力で前記受信信号を受信する第１及び第２のフリップフロップを有し、
前記第１のフリップフロップは、立ち上がり時にクロック送出され、前記第２のフリップフロップは、立ち下がり時にクロック送出されるシステム。
【請求項３３】
請求項２８に記載のシステムであって、
前記データ出力信号を第２の周期信号に同期させる同期回路を更に有し、
前記同期回路は、前記周期符合済信号に応じて第１の周期信号を提供する周期信号導出回路を有し、
前記第１の周期信号は、同期に使用されるシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願及び“Transmitters  Providing  Cycle  Encoded  Signals”（管理番号42P15876）という題の出願は、同日に出願され、同一の明細書（発明の名称、技術分野の説明、特許請求の範囲及び要約を除く）及び特許請求の範囲に関する対象を有する。
【０００２】
本発明は、周期符号化済信号用の受信機と関連のシステムとに関する。
【背景技術】
【０００３】
符号間干渉（ISI：inter  symbol  interference）は、変化する周波数でのパルスの重ね合わせを通じた信号のインテグリティを低下させる。高周波数パルスでのデータパターンはISIを受けやすい。高周波数のパルスほど、低周波数に対して位相シフトが大きく、減衰が大きい。そのため、低周波数のパルスで重ねられたときに、高周波数のパルスの損失に導く。ISIにより生じたデータパターンに対する歪みは誤差を生じることがある。従来のシグナリングでの非補償型のランダムなデータパターンが伝送され得る周波数は、ISIにより制約を受けることがある。
【０００４】
等化及びナイキスト・シグナリング（Nyquist  signaling）は、提案されているISIへの２つの方策である。等化は、影響を受けやすいデータパターンでの高周波数のパルスの振幅を回復しようとする曲線の当てはめ（curve-fitting）の方策である。それは、損失データを予想して、狭いパルスで振幅を事前に強調することを通じてそれを回復しようとする。等化の欠点は、せいぜい曲線の当てはめの方策であるということを含む。すなわち、振幅で何らか予想された損失を回復するために、データのランダムなパルスでの高周波数のパルスの振幅を微調整する。予想された振幅は非常にシステム特有であり、パターン特有であるため、予想されたデータパターンの調整と、使用されているカスタムシステム毎の調整とが必要になる。それは予想されないデータパターンと変化するシステム伝達関数との影響を受けやすい。このような方策の反復の性質は、時間を要することになり、システム特有の実装を生じることになり、場合によっては最適な方策に収束しなくなる。
【０００５】
ナイキスト・シグナリングは、ISIの他の従来技術の方策であり、ISIを克服するために、時間ドメインで二乗余弦又は正弦関数のパルスを使用する。このような関数を実装する複雑性は、実際にかなり高額になる。
【０００６】
マンチェスター符合化（Manchester  signaling）では、信号は、高いISIに導き得るビットセル境界での不連続性を有する。ある周波数シフトキーイング（FSK：Frequency  Shift  Keying）符号化機構は、ビットセル境界での不連続性を回避するが、FSKは0又は1のデータ値を表すために複数の周期を要する。
【０００７】
ソース同期シグナリングでは、データ信号と、１つ以上の関連のクロック又はストローブ信号とが、送信機から受信機に送信される。クロック又はストローブ信号は、データ信号をサンプリングする時間を決定するために、受信回路により使用される。
【０００８】
あるシグナリング技術では、タイミング情報は、送信データ信号に埋め込まれ、状態機械を通じて回復され得る。補間器は、例えば位相クロックループ又は遅延ロックループから複数のクロック又はストローブ信号を受信する。回復したタイミングは、補間器により受信されたクロック又はストローブ信号の間を選択し、選択されたクロック又はストローブ信号を受信機に提供し、入力データ信号のサンプリングを制御するために使用される。ある実装では、実際のデータが送信される前の適切なサンプリングのタイミングを得るために、トレーニング情報がデータ信号に設けられる。トレーニング情報は、サンプリングのタイミングを保持するために、ときどき提供され得る。他の実装では、トレーニング情報は使用されないが、サンプリングのタイミングは、前の時間のデータ信号から生成される。タイミング情報を埋め込む様々な技術が存在する。8B/10B技術は周知の技術である。
【０００９】
信号の伝送は、マルチドロップ環境（１つの送信機から複数の受信機）でもよく、ポイント・ツー・ポイント環境（１つの送信機から１つの受信機）でもよい。伝送は一方向でもよく、逐次双方向でもよく、同時双方向でもよい。
【００１０】
単なる0及び1より多くの値を表すために、単なる低電圧及び高電圧ではなく、異なる電圧レベルが使用される。
【００１１】
導体での信号の雑音は、信号が破損されることを生じることがある。雑音の影響を減少させる技術は、データを２つの線で伝送して、絶対値ではなく受信信号の間の差を調べることにより、受信機で雑音を拒否することが挙げられる。一般的に、一方の導体は他方の導体の逆の信号を運ぶ。
【発明を実施するための最良の形態】
【００１２】
本発明は、本発明の実施例の以下の詳細な説明及び添付図面から完全に理解される。しかし、その実施例は、説明した特定の実施例及び図示した特定の実施例に本発明を限定するものとして受け取られるべきではなく、説明及び理解のみのためである。
【００１３】
Ａ．概要
ここに説明する発明は、データ信号を周期符号化済信号（CES：cycle  encoded  signal）に符号化する送信機を有するシステムを有する。CESは連続して結合される異なる周期符号化信号の部分からなり、データは周期符号化済信号のデータ時間セグメントで符号化信号により表される。符号化信号のうちあるものは、符号化信号のうち他のものと異なる周波数及び／又は位相を有する。CESでは、データ時間セグメントのうち少なくともいくつかは、特定の符号化信号の１より大きい周期を含まない。全CES（full  CES）では、データ時間セグメントは符号化信号の１より大きい周期を有さない。部分CES（partial  CES）では、データ時間セグメントによっては符号化信号の１より大きい周期を有し、データ時間セグメントによっては符号化信号の１より大きい周期を有さない。図４、５、７、１０、１１、１２及び１３に関して説明するCESは全CESである。図４、５、７、１０、１１、１２及び１３に関して説明するCESでは、データ時間セグメント毎に１つのみの符号化信号が存在する。他の実施例では、１つの符号化信号はデータ時間セグメントの一部で使用されてもよく、他の符号化信号はデータ時間セグメントの残りで使用されてもよい。
【００１４】
ある実施例では、補完周期符号化済信号（CCES：complementary  cycle  encoded  signal）も作られる。本発明はまた、CES（ある実施例ではCCES）を受信して、データを回復する（ある実施例ではその逆）受信機を有する。
【００１５】
多数の（場合によってはランダムな）低周波数信号及び高周波数信号ではなく、特定の周波数（F、F/2等）を使用することは、ISIを低減又は除去し得る。CES及びCCESは多数の周波数ではなく、限られた数の周波数を有するため、制御周波数信号と呼ばれる。
【００１６】
図１を参照すると、システム10は、チップ又はチップの一部14と、チップ又はチップの一部16とを有する。14及び16がチップの一部を表す場合、それらは同じチップに存在してもよい。送信機20...22は、Nの送信機を表し、導体24A、24B...26A、26Bは、N組の２つの導体を表し、受信機28...30は、Nの受信機を表す。送信機20...22は、導体24A、24B...26A、26BでCES及びCCESを受信機28...30に提供する。送信機40...42はMの送信機を表し、導体44A、44B...46A、46Bは、M組の２つの導体を表し、受信機48...50はMの受信機を表す。MはNと同じ数でもよく、異なる数でもよい。送信機40...42は、導体44A、44B...46A、46BでCES及びCCESを受信機48...50に提供する。送信機及び受信機は、送信機及び受信機の対のグループとして扱われてもよい。
【００１７】
図１において、導体24A、24B...26A、26B及び44A、44B...46A、46Bは単一方向の伝送信号として図示されている。代替として、双方向の導体が使用されてもよい。例えば、図２では、システム60は、チップ又はチップの一部64と、チップ又はチップの一部66とを有し、送信機／受信機70...72は、双方向の導体74A、74B...76A、76Bを通じて送信機／受信機78...80に結合されている。伝送は逐次双方向でもよく、同時双方向でもよい。
【００１８】
CESは、8b/10b符号化のような様々な符号化技術と共に使用されてもよい。CESで送信されるデータは、特定の内容又は意味に限定されない。従って、CESのデータは、コマンドとアドレス指定情報と従来のデータとを伝えてもよい。これらの種類の内容（コマンド、アドレス及び従来のデータ）のうち２つ又は３つが時間多重化又はパケット化されてもよい。代替として、これらの３つの種類の内容を運ぶCESは異なる導体で分離された状態に保持されてもよい。これらの種類の内容のうち１つ又は２つがCESを通じて伝えられ、その種類の内容のうち他のものは他の種類のシグナリングを通じて伝えられることも可能である。CESがアドレス指定を含むシステムで使用される必要はない。
【００１９】
ここで説明する発明は、CES（場合によってはCCES）でのデータの伝送を参照するが、図１及び２の導体で他の時間に通過するCES又はCCESでない他の信号を除外するものではない。例えば、他の時間にCES又はCCESを運ぶ導体で通過するCES又はCCESでない何らかのコマンドが存在してもよい。他の信号の例には、一定に保持される電圧、高インピーダンスモードになる回線、CES又はCCESで使用されるものと異なる電圧、何らかの低周波数又は高周波数信号等が含まれる。
【００２０】
Ｂ．図３の送信機及び受信機
図３は、送信機102及び受信機104を示しており、これらは図１の送信機20及び受信機28の例である。図３を参照すると、周期基準信号源110は、クロック又はストローブ信号のような周期基準信号を提供する。周期信号源110は、位相ロックループ（PPL：phase  locked  loop）と遅延ロックループ（DLL：delay  locked  loop）と水晶発振器とを含む様々な回路を通じて生成されてもよい。ある実施例では、周期基準信号は、導体108で送信機102により受信されたデータ入力信号と特定の位相関係を有する。データ入力信号は、シングルエンドでもよく、差動でもよい。ある実施例では、周期基準信号はデータ入力信号のデータビットと同調しており、他の実施例では、それらは同調していない。基準信号の周期は、データ入力信号のデータビットセルの時間の長さと同じでもよく、データビットセルの長さと異なってもよい（例えば半分の大きさ又は２倍の大きさ）。
【００２１】
送信機102は、周期符号化回路112と、補完周期符号化回路114とを有し、そのそれぞれは、データ入力信号と周期基準信号とを受信して、データ入力信号をCES及びCCESに符号化する。CES及びCCESは、それぞれ相互接続24A及び24Bへのドライバ122及び124と、受信機104とにより駆動される。
【００２２】
初期受信回路134は、CES及びCCESを受信し、それに応じて少なくとも１つの信号を遅延回路138に提供する。論理回路142は、少なくとも１つの遅延信号に応じて、CES及びCCESとして符号化されたデータ入力信号の値を決定する。データ出力信号は、データ入力信号と同一でもよく、入力信号と既知の関係を有してもよい。例えば、データ出力信号は、データ入力信号の逆でもよい。当然のことながら、CES及びCCESの表される値を決定する他の方法が存在する。
【００２３】
Ｃ．図４−９の送信機、受信機及び同期回路
１．図４−６の送信機
図４は、送信機150及び受信機180を示しており、これらは図３の送信機102及び受信機104の例である。図４を参照すると、PLL148は、周波数Fで周期基準信号PRSFを提供し、PLL148は図３の周期信号源の例である。PRSFは正弦波でもよく、非正弦波でもよい。周期符号化回路152及び補完周期符号化回路154は、図３の周期符号化回路112及び114の例である。周期符号化回路152は、遅延回路162と、遅延及び反転回路164と、遅延及び分割回路166と、遅延、分割及び反転回路168と、マルチプレクサ（MUX）156とを有する。回路162-168は、符号化信号SF、SF*、SF/2及びSF/2*を提供する。SFは周波数Fを有する。SF*は周波数Fを有し、SFの逆である。SF/2は周波数F/2を有するが、そのほかの点ではSFと一致する。SF/2*はSF/2の逆である。例えば、SFはPRSF信号と同じ周波数を有する。符号化信号SF、SF*、SF/2及びSF/2*は、データ入力信号の制御でMUX156により選択的に渡される。遅延回路162は必須ではないが、SFを他の信号と調整するために使用されてもよい。更に、回路166が遅延を提供することも必須ではない。（図５に示すように）SF、SF*、SF/2及びSF/2*を調整するために遅延が必要となる範囲で、遅延が回路162-168により提供され得る。
【００２４】
MUX156が符号化信号のうち１つを選択するときを制御するために、様々な技術が使用され得る。例えば、MUX156が符号化信号のうち１つを通過するときを制御するために、PRSF、SF又は他の信号が使用されてもよい。
【００２５】
図５は、ある実施例に従って、データ時間セグメント1-8についてCES及び符号化信号SF、SF*、SF/2及びSF/2*のタイミング図を示している。図４−７の例では、データ時間セグメントは、PLL148からのPRSRの期間（周期）である。データ入力信号の状態と、前のデータ時間セグメントで何の信号がMUX156を通過したかとに応じて、MUX156は、SF、SF*、SF/2及びSF/2*のうち異なるものを、MUX156を通過させる。各データ時間セグメントでMUX156により渡される信号が太線で図示されている。例えば、データ時間セグメント1及び2では、SF/2が渡され、データ時間セグメント3及び4では、SFが渡され、データ時間セグメント5では、SF/2が渡され、データ時間セグメント6では、SF*が渡され、データ時間セグメント7では、SF/2*が渡され、データ時間セグメント8では、SFが渡される。
【００２６】
図５のCESは、データ時間セグメントにおける“周期”という用語の意味を示している。例えば、データ時間セグメント3、4、6及び8には、１周期が存在する。データ時間セグメント1、2、5及び7には、１周期未満の半周期が存在する。SFが図５に示す周波数の２倍を有し、MUX156により渡される場合、データ時間セグメントには２周期が存在する。
【００２７】
図５の仕様では、CESはデータ入力信号が論理0のときにPRSFの周波数の半分になるように選択され、データ入力信号が論理1のときにPRSFと同じ周波数になるように選択される。当然のことながら、反対の仕様が使用されてもよい。
【００２８】
図５からわかるように、図４及び５のCESは、符号化信号SF、SF*、SF/2及びSF/2*のそれぞれがデータ時間セグメントの時間と同じ周期（SF及びSF*）又はそれより大きい（SF/2及びSF/2*）周期を有するという点で、全CESである。従って、符号化信号の１より大きい周期でデータは表されない。当然のことながら、回路の不完全性で、周期はときどきデータ時間セグメントよりわずかに大きくてもよく、CESは依然として全CESである。
【００２９】
図６は、ある実施例でMUX156により渡され得る次の信号を示した表である。図６からわかるように、MUX156により渡される符号化信号の選択は、信号に不連続性が存在しないように行われる。例えば、前の信号が前のデータ時間セグメントの終了時に電圧で減少している場合、選択される次の信号は、次のデータ時間セグメントの開始時に減少する。前の信号が前のデータ時間セグメントの終了時に電圧で増加している場合、選択される次の信号は、次のデータ時間セグメントの開始時に増加する。周期が始まる符号化信号の位置は図５及び６に示すものと異なってもよい点に留意すべきである。
【００３０】
前述のように、CESは、符号化信号SF、SF*、SF/2及びSF/2*の連続部分からなる。しかし、実際には、MUX156で起こり得る不完全性のため、又は回路162-168での異なる遅延のため、完全に連続的でないことがある。
【００３１】
図４を参照すると、補完周期符号化回路154は、相互接続24Bへのドライバ124と、受信機180とにより駆動されるCCESを提供する。周期符号化回路154は、遅延及び反転回路172と、遅延回路174と、遅延、分割及び反転回路176と、遅延及び分割回路178とを有し、それぞれ信号SF*、SF、SF/2*及びSF/2を作る。これらは周期符号化回路152により作られるSF、SF*、SF/2及びSF/2*の逆である。
【００３２】
２．図４−７の受信機
図４において、受信機180は、初期受信回路182及び遅延回路184を有し、これらは初期受信回路134及び遅延回路138の例である。排他的論理和（XOR）ゲート190、フリップフロップ196及び198、ANDゲート202並びにNANDゲート204は、図３の論理回路142の例である。当然のことながら、図３の回路は図４に示す詳細に限定されない。初期受信回路182は、CESとCCESとの差を比較する比較器でもよい。初期受信回路182により出力された受信信号（RS）出力は、CES及びCCESの電圧が交差するときに高電圧（H）から低電圧（L）又はLからHに変化するほぼ方形波である。
【００３３】
遅延回路184は、データ時間セグメントの約1/4だけRSを遅延し（1/4T遅延信号）、データ時間セグメントの約3/4だけ遅延する（3/4T遅延信号）。遅延回路184は、遅延連鎖又はDLLから構成されてもよい。遅延回路184はまた、１のデータ時間セグメントの遅延を提供し、1T遅延信号を提供してもよいが、これはすべての実施例に必要ではない。1T遅延信号は、図８に示すような任意選択の更なる回路で使用されてもよい。
【００３４】
遅延回路184の出力は、XORゲート190に提供される。以下の表１は、XORゲート190の真偽表を示しており、CES及びCCESにより表される値とそれとを比較している。XOR190への入力は、遅延回路184の出力と同じである。示すように、この特定の例では、CES及びCCESにより表される値が0である場合、XORゲート190の出力は0である。CES及びCCESにより表される値が1である場合、XORゲート190の出力は1である。これは任意的であり、反対の電圧が0及び1に対応してもよい。
【００３５】
【表１】
2006528461.tif 000003
【００３６】
XOR190の出力は、データ時間セグメントt1、t2、t3、t4、t5及びt6で正確なデータを有するが、更なる回路（フリップフロップ196及び198、AND及びNANDゲート202及び204）は、t1、t2、t3、t4、t5、t6及びt7の間で正確なデータを有するデータ出力信号を提供するために使用される。これが図７の以下の例からわかる。
【００３７】
図７は、データ時間セグメント1+、2+、3+、4+、5+及び6+について、RS（初期受信回路182の出力）と、遅延回路184からの1/4T遅延信号及び3/4T遅延信号と、XORゲート190の出力と、フリップフロップ196及び198のQ1及びQ2出力と、ANDゲート202の出力との例を示している。データ時間セグメント1+−6+は図５のデータ時間セグメント1−6に対応するが、ドライバ122と相互接続24Aと初期受信回路182とを通じて、わずかに遅延している。図７は、“0”が低電圧を表し、“1”が高電圧を表すという仕様に従う。反対の仕様が使用されてもよい。フリップフロップ196及び198は、時間t0でリセット状態になる（Q1及びQ2が双方ともに0である）。
【００３８】
時間t1において、RSが立ち下がりになる場合、1/4T遅延及び3/4T遅延は双方ともに1であるため、XOR190は0を出力する。RSの立ち下がりにより、フリップフロップ198は、そのD入力にあるもの（すなわち0）をQ2として出力することになる。Q1は0のままである。従って、ANDゲート202の出力は0である。
【００３９】
時間t1.5において、RSは遷移しない。従って、Q1及びQ2は変化せず、データ出力信号も変化しない。
【００４０】
時間t2において、RSが立ち上がりになる場合、1/4T遅延及び3/4T遅延は双方ともに0であるため、XOR190は0を出力する。RSの立ち上がりにより、フリップフロップ196は、そのD入力にあるもの（すなわち0）をQ1として出力することになる。Q2は0のままである。従って、ANDゲート202の出力は0である。
【００４１】
時間t2.5において、RSが立ち下がりになる場合、1/4T遅延及び3/4T遅延は双方ともに0であるため、XOR190は1を出力する。RSの立ち下がりにより、フリップフロップ198は、そのD入力にあるもの（すなわち1）をQ2として出力することになる。Q1は0のままである。従って、時間t2.5でRSの遷移が存在していたとしても、ANDゲート202の出力は0のままになる。
【００４２】
時間t3において、RSが立ち上がりになる場合、1/4T遅延及び3/4T遅延は双方ともに1であるため、XOR190は1を出力する。RSの立ち上がりにより、フリップフロップ196は、そのD入力にあるもの（すなわち1）をQ1として出力することになる。Q2は1のままである。従って、ANDゲート202からの出力データは、時間t3に続いて間もなく1に変化する。t3でのRSの遷移と出力データの変化との間の時間量は、フリップフロップ196及び198とANDゲート202との間の遅延に依存する。図７の信号は必ずしも縮尺通りであるとは限らない点に留意すべきである。実際に、RS信号の変化とデータ出力信号の変化との間の遅延は、図７に示すものよりやや小さくてもよい。
【００４３】
時間t3.5において、RSが立ち下がりになる場合、1/4T遅延は1であり、3/4T遅延は0であるため、XOR190は1を出力する。RSの立ち下がりにより、フリップフロップ198は、そのD入力にあるもの（すなわち1）をQ2として出力することになる。Q1は1のままである。従って、RSの遷移が存在していたとしても、ANDゲート202の出力は1のままになる。
【００４４】
時間t4において、RSが立ち上がりになる場合、1/4T遅延は0であり、3/4T遅延は1であるため、XOR190は0を出力する。RSの立ち上がりにより、フリップフロップ196は、そのD入力にあるもの（すなわち1）をQ1として出力することになる。Q2は1のままである。従って、ANDゲート202の出力は1のままになる。
【００４５】
時間t4.5において、RSは遷移しない。従って、Q1及びQ2は変化せず、データ出力信号も変化しない。
【００４６】
時間t5において、RSが立ち下がりになる場合、1/4T遅延は1であり、3/4T遅延は1であるため、XOR190は0を出力する。RSの立ち下がりにより、フリップフロップ198は、そのD入力にあるもの（すなわち0）をQ2として出力することになる。Q1は1のままである。従って、ANDゲート202の出力は0に変化する。
【００４７】
時間t5.5において、RSが立ち上がりになる場合、1/4T遅延は0であり、3/4T遅延は1であるため、XOR190は1を出力する。RSの立ち上がりにより、フリップフロップ196は、そのD入力にあるもの（すなわち1）をQ1として出力することになる。Q2は0のままである。従って、RSの遷移が存在していたとしても、ANDゲート202の出力は0のままになる。
【００４８】
時間t6において、RSが立ち下がりになる場合、1/4T遅延は1であり、3/4T遅延は0であるため、XOR190は1を出力する。RSの立ち下がりにより、フリップフロップ198は、そのD入力にあるもの（すなわち1）をQ2として出力することになる。Q1は1のままである。従って、ANDゲート202の出力は1に変化する。
【００４９】
以上のように、データ出力信号の値は、前述の遅延でCES及びCCESの値に従う。前述のように、異なるロジックでは、データ出力信号は反対の値を有してもよい。更に、必要に応じて、受信機はデータ出力信号の代わりにデータ出力*信号（データ出力信号の逆）を使用してもよい。
【００５０】
要約すると、図４の受信機では、初期受信回路182の出力は、データ時間セグメントの二等分のそれぞれで受信信号からサンプリングが行われるように、遅延する。図４の場合には、遅延は1/4及び3/4の量であるが、他の実施例では、他の量の遅延も可能である。更に、他の実施例では２つより多くの遅延が行われてもよい。
【００５１】
３．図８−９の同期回路
ある実施例では、チップ又はチップの一部16の他の部分で使用するためにデータ出力及びデータ出力*信号を周期信号（例えば、クロック又はストローブ信号）に同期させる更なる回路が設けられる。例えば、図８は、CES及びCCESから間接的に得られた第１の周期信号（周期信号1）と、チップ又はチップの一部16の他の部分により使用される第２の周期信号（周期信号2）との間で、データ出力及びデータ出力*信号を同期させる同期回路200を示している。当然のことながら、本発明は図８の詳細に限定されない。同期回路200が受信機180と接続して使用される場合、データ出力及びデータ出力*信号はANDゲート202及び204からのものになり、1T遅延信号は図４の遅延回路184からのものになる。周期信号導出回路206は、周期信号1を第１のキュー（キュー208）又は第２のキュー（キュー210）に提供する。
【００５２】
キュー208がデータ出力及びデータ出力*信号を取り込むときに、キュー210が他の回路（図示せず）で使用するための前に取り込まれたデータ出力及びデータ出力*信号を提供するように、キュー208及びキュー210は協力して動作する。同様に、キュー210がデータ出力及びデータ出力*信号を取り込むときに、キュー208は前に取り込まれたデータ出力及びデータ出力*信号を提供する。周期信号1は、（例えば図４のANDゲート202及び204から）データ出力及びデータ出力*信号をキュー208又はキュー210に取り込むために使用される。周期信号2は、キュー208又はキュー210から前に格納されたデータ出力及びデータ出力*信号を提供するために使用される。アービター（Arbiter）216は、周期信号1及び2がそれぞれキュー208及び210、又はそれぞれキュー210及び208に適用されるか否かを決定する。アービター216を実装する様々な方法が存在する。１つの方法は、周期信号1の周期数又は半周期数をカウントするカウンタを有し、特定の数の周期又は半周期を受信した後にキュー208及び210の間を切り替えることが挙げられる。
【００５３】
キュー208及び210から出力されるデータ出力及びデータ出力*信号は、シリアル又はパラレル信号でもよい。すなわち、キュー208及び210は、シリアルデータ出力及びデータ出力*信号を受信し、シリアルデータ出力及びデータ出力*信号を提供してもよい。代替として、キュー208及び210は、シリアルデータ出力及びデータ出力*信号を受信し、それらをパラレルデータ出力及びデータ出力*信号に変換してもよい。
【００５４】
周期信号1は、ほぼ方形波でもよい。１つの手法では、データ出力及びデータ出力*信号は、周期信号1の立ち上がりと立ち下がりの双方のときにキュー208又は210に入力される。他の手法では、データ出力及びデータ出力*信号は、周期信号1の立ち上がりのみ又は立ち下がりのみのときに入力される。更に他の手法では、周期信号1は、相互に180度の位相の不一致がある２つの下位信号からなる。この場合、データ出力及びデータ出力*信号は、実装に応じて、双方の下位信号の立ち上がりに入力されてもよく、双方の信号の立ち下がりに入力されてもよく、又は立ち上がりと立ち下がりとの双方に入力されてもよい。他の実装では、データ出力及びデータ出力*信号は、立ち上がり又は立ち下がりではなく、電圧レベルに基づいて入力される。周期信号2は、実装に応じて、周期信号1と同じ周波数を有してもよく、異なる周波数（例えば周期信号1の倍数）を有してもよい。しかし、ほとんどの場合には、周期信号1及び2は、相互に位相が不一致すると予想される。一例として、周期信号2は、チップ又はチップの一部16の他の部分で使用されるクロック信号でもよい。
【００５５】
周期信号導出回路206が周期信号を導き得る様々な方法が存在する。図８の図示の実施例では、周期信号導出回路206は、1T遅延信号とデータ出力及びデータ出力*信号を使用するが、様々な他の信号が使用されてもよい。
【００５６】
図９は、周期信号導出回路206の多数の可能な実装のうちの１つを示している。図９では、ANDゲート242は、データ出力*信号と、ORゲート262からフィードバックされた信号とを受信する。ANDゲート244は、データ出力信号と、ORゲート264からフィードバックされた信号とを受信する。XORゲート234は、1T遅延信号と、ORゲート264からフィードバックされた信号とを受信する。XORゲート236は、1T遅延信号と、ORゲート262からフィードバックされた信号とを受信する。ANDゲート254は、データ出力信号と、XORゲート234の出力とを受信する。ANDゲート256は、データ出力*信号と、XORゲート236の出力とを受信する。ORゲート262は、ANDゲート242及び254の出力を受信する。ORゲート264は、ANDゲート244及び256の出力を受信する。ORゲート264は周期信号1を出力する。
【００５７】
Ｄ．図１０−１１の受信機
図１０は、受信機28及び104の他の実施例を示している。図１０を参照すると、初期受信回路318（図４の回路182と同じでもよい）は、CES及びCCESを受信し、それに応じて受信信号RSを作る。遅延回路320は、1T遅延信号と、1/4遅延信号と、3/4遅延信号とを提供する。XORゲート332は、1/4及び3/4遅延信号に応じて、信号をフリップフロップ336及び338に提供する。NORゲート326は、フリップフロップ338の出力（Q2）と、インバータ324を通じた反転した1T遅延信号とに応じて、信号立ち上がり（SR）信号を提供する。ORゲート330は、フリップフロップ336の出力（Q1）と、1T遅延信号とに応じて、信号立ち下がり（SF）信号を提供する。ANDゲート342及びORゲート344の形式の状態機械は、出力制御信号を提供する。ANDゲート342は、SF信号と、フィードバックされた出力制御信号とを受信する。ORゲート344は、ANDゲート342の出力とSR信号とに応じて、出力制御信号を提供する。MUX352及び354は出力制御信号により制御される。MUX352はQ1及びQ2信号を受信し、データ出力信号を提供する。MUX352は、（インバータ346及び348を通じて）反転したQ1及びQ2信号を受信し、データ出力*信号を提供する。ある実施例では、MUX352のみ又はMUX354のみが存在する。
【００５８】
図１１は、ある実施例についての図１０の受信機の動作を示したタイミング図である。他の実施例は、図１０及び１１に示したもの並びに以下の説明から小さい又はかなりの逸脱をしていてもよい。t0において又はt0の前に、フリップフロップ336及び338はリセットされており、そのため、Q1及びQ2は0（低電圧）である。SR及びSFの値は、t1の前の時間に予め定められてもよいため、データ出力及びデータ出力*信号について既知の値が存在する。
【００５９】
時間t1において、1T遅延信号は立ち上がりであり、Q1及びQ2は0であるため、SR及びSFの双方は上昇する。従って、フリップフロップ336はXOR332の0出力をQ1に渡し、フリップフロップ338はクロック送出しない。従って、Q1及びQ2は0のままになる。SRが1であるため、ORゲート344からの出力制御信号は1である。SFが1であるため、ANDゲート342からの出力は1である。出力制御信号が1であるため、MUX352及び354は、それぞれQ1及びQ1*を渡す。
【００６０】
時間t1.5において、1T遅延信号は遷移しないため、SF、SR、Q1、Q2又は出力制御信号に変化は生じない。
【００６１】
時間t2において、1T遅延信号は立ち下がりであり、Q1及びQ2は0であるため、SR及びSFの双方は下降する。従って、フリップフロップ338はXOR332の0出力をQ2にクロック送出し、フリップフロップ336はクロック送出しない。従って、Q1及びQ2は0のままになる。SFが0であるため、ANDゲート342からの出力は0である。更に、SRが0であるため、ORゲート344からの出力（出力制御信号）は0である。出力制御信号が0であるため、MUX352及び354は、それぞれQ2及びQ2*を渡す。
【００６２】
時間t2.5において、1T遅延信号は遷移しないため、SF、SR、Q1、Q2又は出力制御信号に変化は生じない。
【００６３】
時間t3において、1T遅延信号は立ち上がりであり、Q1及びQ2は0であるため、SR及びSFの双方は上昇する。従って、フリップフロップ336はXOR332の1出力をQ1にクロック送出し、フリップフロップ338はクロック送出しない。従って、Q1及びQ2は0のままになる。SRが1であるため、ORゲート344からの出力制御信号は1である。SFが1であるため、ANDゲート342の出力は1である。出力制御信号が1であるため、MUX352及び354は、それぞれQ1及びQ1*を渡す。
【００６４】
時間t3.5において、1T遅延信号は立ち下がりであり、Q2が0であるため、SRが下降する。しかし、1T遅延信号が立ち下がりであったとしても、Q1が1であり、SFを1のままにする。従って、フリップフロップ336と338との双方ともにデータをクロック送出せず、Q1は1のままになり、Q2は0のままになる。従って、受信機316は、Q1が1であり且つ1T遅延信号が下降するときに（t3.5及びt4.5の場合）、ORゲート330がSFを変化させることをブロックすることにより、又はQ2が1であり且つ1T遅延信号が上昇するときに（t6.5の場合）、NORゲート326がSRを変化させることをブロックすることにより、セグメント間の遷移の間に出力制御信号又はデータを変化させずに保持する。SRが1であるため、出力制御信号は1のままになり、MUX352及び354は、それぞれQ1及びQ1*を渡し続ける。ANDゲート342の出力は高いままになる。
【００６５】
時間t4において、1T遅延信号は立ち上がりであり、Q2が0であるため、SSRが上昇し、フリップフロップ336はXOR332の1出力をQ1にクロック送出する。Q1が1であり、SFを1のままにする。しかし、1T遅延が立ち上がりであるため、Q1が0であってもSFは1になる。出力並びにQ1及びQ2が0であるため、SR及びSFの双方は上昇する。従って、フリップフロップ336はXOR332の1出力をQ1に渡し、フリップフロップ338はクロック送出しない。従って、Q1及びQ2は0のままになる。SRが1であるため、出力制御信号は1のままになり、MUX352及び354は、それぞれQ1及びQ1*を渡し続ける。ANDゲート342の出力は高いままになる。
【００６６】
時間t4.5の時に及び時間t4.5の後に、信号は時間t4.5の時及び時間t4.5の後と同じになる。
【００６７】
時間t5において、1T遅延信号は立ち上がりであり、Q2が0であるため、SRが上昇する。従って、フリップフロップ336はXOR332の0出力をQ1に渡す。1T遅延信号が立ち上がりであるため、SFは1のままになり、Q2は0のままになる。SRが1であるため、ORゲート344からの出力制御信号は1であり、MUX352及び354は、それぞれQ1及びQ1*を渡す。ANDゲート342の出力は高いままになる。
【００６８】
時間t5.5において、1T遅延信号は遷移しないため、SF、SR、Q1、Q2又は出力制御信号に変化は生じない。
【００６９】
時間t6において、1T遅延信号は立ち下がりであり、Q1及びQ2は0であるため、SR及びSFの双方は下降する。従って、フリップフロップ338はXOR332の1出力をQ2にクロック送出し、フリップフロップ336はクロック送出しない。従って、Q2は1に変化し、Q1は0のままになる。SFが0であるため、ANDゲート342からの出力は0である。更に、SRが0であるため、ORゲート344からの出力（出力制御信号）は0である。出力制御信号が0であるため、MUX352及び354は、それぞれQ2及びQ2*を渡す。
【００７０】
時間t6.5において、1T遅延信号は立ち上がりであり、Q2が1であるため、SRが0のままになる。前述のように、これはフリップフロップ336がクロック送出することをブロックする。Q1が0であり、1T遅延信号が0であるため、SFは1に変化し、フリップフロップ338はクロック送出しない。従って、Q1及びQ2は、それぞれ0及び1のままになる。出力制御信号が0であったため且つSRが0であるため、SFが１であったとしても、出力制御信号は0のままになる。従って、MUX352及び354は、それぞれQ2及びQ2*を渡し続ける。
【００７１】
時間t7において、1T遅延信号は立ち下がりであり、Q1は0であるため、SFは立ち下がりになる。SRもまた下降する。従って、フリップフロップ338はXOR332の0出力をQ2にクロック送出し、フリップフロップ336はクロック送出しない。従って、Q2は0に変化し、Q1は0のままになる。SFが0であるため、ANDゲート342の出力は0である。更に、SRが0であるため、出力制御信号は0である。出力制御信号が0であるため、MUX352及び354は、それぞれQ2及びQ2*を渡す。
【００７２】
図１１では、データ出力信号の値は、出力制御信号の隣に図示されている。図示のように、出力制御信号は、１データ時間セグメントよりわずかに大きい遅延を備えたCES及びCCESと同じ値を有する。当然のことながら、データ出力信号がCES及びCCESの反対の値を有するように、異なるロジックが使用されてもよい。
【００７３】
要約すると、出力制御信号は、データ時間セグメントの開始の直後のSRの立ち上がりに応じてQ1を選択し、データ時間セグメントの開始の直後のSFの立ち下がりに応じてQ2を選択する。受信機316は、そうでなければQ1とQ2との間の選択又は出力制御信号を変化させるCES及びCCESのセグメント間の遷移の影響をブロックする。
【００７４】
図８の同期回路200は、受信機316と接続して使用されてもよい。
【００７５】
Ｅ．更なる実施例及び情報
本発明は、補完信号CES及びCCESでの使用に限定されない。例えば、図１２は、補完周期符号化回路154ではなく周期符号化回路152を備えた送信機384（図１の送信機20の例）を示しており、CCESではなくCESが作られる。受信機338（図１の受信機28の例）は初期受信回路392を有しており、その初期受信回路392は、CESを基準信号Vrefと比較する比較器でもよい。一例として、VrefはCESの高電圧と低電圧との間でもよい。異なる可能性を示すために、図１２では、DLL382は図４でのPLLではなく、周期基準信号を提供する。
【００７６】
本発明は、0又は1のみが表されることについての使用に限定されない。例えば、図１３は、0、1又は2を表し得るCESを示している。0、1及び2を表す符号化信号SF、SF*、SF/2、SF/2*、SF/4及びSF/4*の選択は任意である。図１３の信号は、更なる回路を回路162-168及び172-178のものに加えることにより作られ得る。受信機は、例えば更なる遅延を通じて、更なる位置でサンプリングを取得してもよい。また、ロジックは、図４又は１０に示すものより複雑なロジックでもよい。0、1、2及び3を表すために、SF/8及びSF/8*を提供するように更なる回路が加えられてもよい。符号化信号は、必ずしも２つの最大周波数で分割される必要はない。例えば、ある実施例では、符号化信号は、最大周波数の2/3又は3/4を備えたものを有してもよい。
【００７７】
更に表される値（例えば0、1、2、3）を符号化するその他の方法は、単に高又は低だけではなく、更なる電圧レベルを有することが挙げられる。例えば、図５及び１３の信号は、更なる電圧レベルを有してもよい。
【００７８】
部分CESは、データ時間セグメントより小さい（例えば半分）の周期での何らかの符号化信号を有し、他の符号化信号はデータ時間セグメント以上の周期を有する。これを実現する１つの方法は、図４のPRSFの周波数を図４の周波数の２倍にして、何らかの符号化信号のみを作るときにその周波数を減少させることが挙げられる。付随する受信機の回路は、これらの周波数でCES及びCCESからの入力データを回復できるものである。
【００７９】
図４、５、７、１０、１１、１２及び１３について説明したCESでは、データ時間セグメント毎に１つのみの符号化信号が存在する。他の実施例では、一方の符号化信号はデータ時間セグメントの一部で使用されてもよく、他方の符号化信号はデータ時間セグメントの残りで使用されてもよい。データ時間セグメントで１つより多い符号化信号を有することは、単に0又は1を表すために使用されてもよく、又は２つより多くの値を表すために使用されてもよい。
【００８０】
図４、５、７、１０、１１、１２及び１３について説明したCESでは、データ時間セグメントは一定である。他の実施例では、データ時間セグメントは可変の幅を有してもよい。それによって単なる0又は1が表されてもよく、それより多くの値が表されてもよい。
【００８１】
本発明は、送信機と受信機との間を相互接続する特定の形式に限定されない。例えば、送信機及び受信機の図示のものは、従来の電気信号を運ぶ導電体としての相互接続を示している。しかし、電磁気相互接続（例えば、導波管（光ファイバを含む）及び無線周波数（RF））を含み、様々な他の形式の相互接続が使用されてもよい。単なる一例として、図１４は、導波管458でEM（電磁気）信号を受信機444のEM受信機452に提供する送信機440のEM送信機450を示している。図１４に示すように、CESは導波管で送信される。また、CCES用の導波管を通じて結合されたこのようなEM送信機及び受信機が存在してもよい。
【００８２】
図１５は、送信機470のEM送信機476が無線送信機であり、受信機474のEM受信機478が無線受信機であるという点を除いて、図１４と同様のシステムを示している。一例として、EM信号は、無線周波数（RF）信号でもよく、他の形式のEM信号でもよい。一例として、送信機476及び受信機478は、λ/4アンテナを有してもよい。
【００８３】
導体24A及び24Bは必ずしも連続的である必要はなく、中間回路、バイアス等を有してもよい。導体は、シリアルAC結合用のコンデンサを有してもよいが、それは切り替え速度を遅くすることがある。本発明は、送信機毎に１つの受信機が存在する図１及び２に示すようなポイント・ツー・ポイント相互接続システムに使用されてもよい。本発明はまた、信号が１つの送信機から複数の受信機に送信されるシステムで使用されてもよい。図示の回路は、静電放電（ESD：electro-static  discharge）回路や、イネーブル信号制御回路や、タイミング・チェーンのような更なる回路を有してもよい。代替実施例では、CESは２つの導体で異なって運ばれてもよく、CCESは２つの導体で異なって運ばれてもよい。エッジトリガー（edge  triggered）回路は、レベルトリガー回路と交換されてもよい。電圧制御又は電流制御回路が使用されてもよい。
【００８４】
“応じる”という用語は、１つのもの又はイベントが少なくとも部分的に他のもの又はイベントを引き起こすが、そのもの又はイベントに他の原因が存在してもよいことを意味する。２つの回路は直接結合されてもよく、中間回路を通じて間接的に結合されてもよい。
【００８５】
実施例は、本発明の実現又は例である。明細書における“実施例”、“一実施例、”“ある実施例”又は“他の実施例”への参照は、その実施例について説明した特定の機能、構造又は特徴が、少なくとも何らかの実施例に含まれるが、必ずしも本発明の全ての実施例に含まれる必要がないことを意味する。“実施例”、“一実施例”又は“ある実施例”という様々な表現は、必ずしも同じ実施例を参照しているわけではない。
【００８６】
チップ、機能、構造又は特徴が“含まれてもよい”、“含まれることがある”又は“含まれ得る”というように明細書に記載している場合、その特定のチップ、機能、構造又は特徴は含まれる必要がない。明細書又は請求項が単数の要素を示している場合、唯一のその要素が存在することを意味しているのではない。明細書又は請求項が“更なる”要素を示している場合、１つより多くの更なる要素が存在することを除外するものではない。
【００８７】
本発明は、ここに記載の特定の詳細に制限されない。実際に、この開示の利益を有する当業者は、前述の説明及び図面から、本発明の範囲内で他の多くの変形を行えることがわかる。従って、本発明の範囲を定めるものは、何らかの補正を含む特許請求の範囲である。
【図面の簡単な説明】
【００８８】
【図１】本発明の何らかの実施例によるシステムを表すブロック図
【図２】本発明の何らかの実施例によるシステムを表すブロック図
【図３】本発明の何らかの実施例による図１の送信機及び受信機を含むシステム表すブロック図
【図４】本発明の何らかの実施例による図３の送信機及び受信機の例を含むシステムを表すブロック図
【図５】本発明の何らかの実施例による信号を示したタイミング図
【図６】本発明の何らかの実施例による信号を示した表
【図７】本発明の何らかの実施例による信号を示した図４の受信機のタイミング図
【図８】本発明の何らかの実施例による図４、１０及び１２の受信機に任意選択で結合され得る同期回路を表すブロック図
【図９】本発明の何らかの実施例による図８の周期信号導出回路の詳細を表すブロック図
【図１０】本発明の何らかの実施例による図３の受信機の例を含むブロック図
【図１１】本発明の何らかの実施例による信号を示した図１０の受信用のタイミング図
【図１２】本発明の何らかの実施例によるシステムを表すブロック図
【図１３】本発明の何らかの実施例による信号を示したタイミング図
【図１４】本発明の何らかの実施例によるシステムを表すブロック図
【図１５】本発明の何らかの実施例によるシステムを表すブロック図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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