(57)【要約】本発明は、トランジスタと導線（１１）とを含む半導体集積回路に関するものである。このトランジスタは、第１ソース／ドレイン電極（１）と、第２ソース／ドレイン電極（２）と、ゲート電極とを備えている。この導線（１１）は、少なくともゲート絶縁膜によって、半導体基板から電気的に絶縁されており、トランジスタ形成領域においてゲート電極として機能している。この導線（１１）は、トランジスタ形成領域において、第１方向（Ｘ方向）に延びている。本発明では、第２ソース／ドレイン電極（２）は、第１ソース／ドレイン電極（１）に対して第１方向（Ｘ方向）にずれて配置されている。このように構成されたトランジスタは、第１および第２ソース／ドレイン電極の対向する２つのコーナ領域（１ａ、２ａ）間の領域にのみ形成される反転チャネル（Ｋ１）を備えている。本発明の反転チャネルの幅は、従来のトランジスタの反転チャネルよりも、大幅に幅を縮小できるため、微細化された半導体回路を実現できる。
2006519474.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ（１０）と導線（１１）とを備えた半導体集積回路であって、
上記トランジスタ（１０）は、半導体基板（２０）中に形成される第１ソース／ドレイン電極（１）および第２ソース／ドレイン電極（２）と、ゲート電極（７）とを備え、
上記導線（１１）は、少なくとも、ゲート絶縁膜（１４）によって半導体基板（２０）から電気的に絶縁されており、トランジスタ（１０）の形成領域においてゲート電極（７）を構成し、
上記導線（１１）は、トランジスタ（１０）の形成領域において、第１方向（Ｘ方向）に延設されており、
上記第２ソース／ドレイン電極（２）は、第１ソース／ドレイン電極（１）に対して第１方向（Ｘ方向）にずれて配置されており、
上記トランジスタ（１０）は、ゲート電極（７）と半導体基板（２０）との間に、電荷（Ｑ１、Ｑ２）を部分的に格納する電荷蓄積層（１３）を備えてなることを特徴とする、半導体集積回路。
【請求項２】
上記第２ソース／ドレイン電極（２）は、第１ソース／ドレイン電極（１）の第１方向（Ｘ方向）の幅（ｄ）と同じ長さだけ、第１ソース／ドレイン電極（１）に対してずれて配置されていることを特徴とする、請求項１に記載の半導体集積回路。
【請求項３】
上記第１ソース／ドレイン電極（１）および上記第２ソース／ドレイン電極（２）は、半導体基板（２０）中に、矩形のベース領域（Ｇ）を有し、上記トランジスタ（１０）は、反転チャネル（Ｋ１）を形成し、該反転チャネルは、上記第２ソース／ドレイン電極（２）に対向する、第１ソース／ドレイン電極（１）のコーナ領域（１ａ）と、上記第１ソース／ドレイン電極（１）に対向する、第２ソース／ドレイン電極（２）のコーナ領域（２ａ）との間の領域にのみ形成されてなることを特徴とする、請求項１または２に記載の半導体集積回路。
【請求項４】
上記トランジスタ（１０）は、電荷蓄積層（１３）の電荷（Ｑ１・Ｑ２）を、上記第２ソース／ドレイン電極（２）に対向する、第１ソース／ドレイン電極（１）のコーナ領域（１ａ）、および／または、上記第１ソース／ドレイン電極（１）に対向する、第２ソース／ドレイン電極（２）のコーナ領域（２ａ）にのみ蓄積することを特徴とする、請求項１ないし３のいずれか１項に記載の半導体集積回路。
【請求項５】
上記第１ソース／ドレイン電極（１）と第２ソース／ドレイン電極（２）とは、選択的に他方に、正または負のバイアスをかけることができることを特徴とする、請求項１ないし４のいずれか１項に記載の半導体集積回路。
【請求項６】
第３ソース／ドレイン電極（３）を備え、
上記第３ソース／ドレイン電極（３）は、上記導線（１１）に対し、上記第１ソース／ドレイン電極（１）と同じ側に配置されており、かつ、上記第２ソース／ドレイン電極（２）に対して第１方向（Ｘ方向）にずれて配置されてなることを特徴とする、請求項３ないし５のいずれか１項に記載の半導体集積回路。
【請求項７】
第４ソース／ドレイン電極（３）を備え、
上記第４ソース／ドレイン電極（４）は、上記導線（１１）に対し、上記第２ソース／ドレイン電極（２）と同じ側に配置されており、かつ、上記第３ソース／ドレイン電極（３）に対して第１方向（Ｘ方向）にずれて配置されてなることを特徴とする、請求項６に記載の半導体集積回路。
【請求項８】
上記電荷蓄積層（１３）は、両側にそれぞれ形成された絶縁層（１４・１５）によって囲まれた窒化膜であることを特徴とする、請求項４ないし７のいずれか１項に記載の半導体集積回路。
【請求項９】
上記半導体集積回路は、上記第２ソース／ドレイン電極（２）に隣接して、上記導線（１１）に平行に延設される追加導線（１６）と、第５ソース／ドレイン電極（５）とを備え、
上記第５ソース／ドレイン電極は、上記追加導線（１６）の、第２ソース／ドレイン電極（２）と反対側に配置されており、かつ、第２ソース／ドレイン電極（２）に対して第１方向（Ｘ方向）にずれて配置されていることを特徴とする、請求項１ないし８のいずれか１項に記載の半導体集積回路。
【請求項１０】
上記第２ソース／ドレイン電極（２）のコーナ領域（２ｄ）に対向する、第６ソース／ドレイン電極（６）を備え、第１ソース／ドレイン電極（１）、第３ソース／ドレイン電極（３）、第５ソース／ドレイン電極（５）および第６ソース／ドレイン電極（６）を用いて、第２ソース／ドレイン電極（２）の、それぞれ対応するコーナ領域（２ａ・２ｂ・２ｃ・２ｄ）間に、最大４つの反転チャネル（Ｋ１・Ｋ２・Ｋ３・Ｋ４）を形成することができることを特徴とする、請求項９に記載の半導体集積回路。
【請求項１１】
上記半導体集積回路は、第２ソース／ドレイン電極（２）の各コーナ領域（２ａ・２ｂ・２ｃ・２ｄ）にそれぞれデジタル情報（Ｑ２・Ｑ３・Ｑ５・Ｑ６）を格納できる、不揮発性記憶回路であることを特徴とする、請求項１ないし１０のいずれか１項に記載の半導体集積回路。
【請求項１２】
上記半導体集積回路が、第１ソース／ドレイン電極（１）、第２ソース／ドレイン電極（２）、第５ソース／ドレイン電極（５）および２つの導線（１１・１６）からなる２つの直列接続された論理トランジスタ（Ｔ・Ｔ´）を構成する、副論理回路を構成することを特徴とする、請求項９または１０に記載の半導体集積回路。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、トランジスタと導線とを備えた半導体集積回路に関するものである。
【０００２】
半導体回路は、例えばＣＭＯＳ回路（相補型金属酸化膜半導体）として実現されており、ＭＯＳプロセスによって製造されたトランジスタを備えている。このトランジスタには、導線の下に、電子またはホールからなる反転チャネルが形成されている。この半導体回路では、２つのソース／ドレイン電極が、導線の両側の互いに対向する位置に、注入領域として半導体基板中に形成されている。導線は、トランジスタの形成領域において、ゲート電極として用いられ、上記ゲート電極の電位を制御することにより、反転チャネルを形成したり、形成しないようにすることができる。この反転チャネルは、半導体基板では、半導体表面の下、より正確には、ゲート酸化膜の下の、トランジスタの２つのソース／ドレイン電極の対向する側面間の領域に形成される。この反転チャネルは、導線の延設方向の、２つのソース／ドレイン電極の幅に形成される。通常、チャネル長およびチャネル幅は、リソグラフィー露光装置を用いて得られる光学解像度限界Ｆに対応している。
【０００３】
上記のトランジスタは、特に、不揮発性半導体メモリのメモリトランジスタとして用いられる。この場合、トランジスタは、導線と半導体基板との間に、電荷蓄積層を有している。この電荷蓄積層は、反転チャネルを形成する際に放出される電荷を空間的に固定することにより、デジタル情報を格納できる。このような記憶回路には、記録密度（単位記録領域あたりの記録可能な情報数）を高くする技術が要求されている。電気回路の小型化を実現することは、論理回路の小型化を実現することになる。
【０００４】
本発明の目的は、光学解像度の限界を低下させることなく、基板ベース領域あたりの搭載できる電子デバイスの数を増加させることができる半導体回路を提供することにあり、特に、半導体基板に形成できる反転チャネルの数を、基板ベース面積固定で、２倍にまで増加させることができる半導体回路を提供することにある。
【０００５】
上記の目的を達成するために、本発明の請求項１に記載の半導体集積回路は、トランジスタ（１０）と導線（１１）とを備えた半導体集積回路であって、
・トランジスタ（１０）は、半導体基板（２０）中に形成される、第１ソース／ドレイン電極（１）および第２ソース／ドレイン電極（２）と、ゲート電極（７）とを備え、
・上記導線（１１）は、少なくとも、ゲート絶縁膜（１４）によって半導体基板（２０）から電気的に絶縁されており、トランジスタ（１０）の形成領域において、ゲート電極（７）を構成し、
・上記導線（１１）は、トランジスタ（１０）の形成領域において、第１方向（Ｘ方向）に延設され、
・第２ソース／ドレイン電極（２）は、上記第１ソース／ドレイン電極（１）に対して第１方向（Ｘ方向）にずれて配置され、
・上記トランジスタ（１０）は、ゲート電極（７）と半導体基板（２０）との間に、電荷量（Ｑ１、Ｑ２）を一部に蓄積する電荷蓄積層（１３）を備えている。
【０００６】
本発明の構成によれば、導線の延設方向に互いにずれた２つのソース／ドレイン電極を有するトランジスタ（好ましくは、ＭＯＳ構造のトランジスタ）を備え、上記導線は、トランジスタ形成領域において、トランジスタのゲート電極を構成する。従来の半導体トランジスタは、導線の同じ部分の両側に隣接した２つのソース／ドレイン電極を備えていることにより、反転チャネルが、これらの２つのソース／ドレイン電極間に、略電極の幅全域に形成される。したがって、この反転チャネルの大きさは、光学解像度限界に対応する大きさとなる。
【０００７】
これに対して、本発明では、第１ソース／ドレイン電極と第２ソース／ドレイン電極とが、導線の延設方向に互いにずれて配置されているため、反転チャネルは、上記２つのソース／ドレイン電極における導線の延設方向の幅全域に形成されているのではなく、各電極の互いに最も近接しているコーナ領域間の領域にのみ形成される。このように、第１ソース／ドレイン電極に対して第２ソース／ドレイン電極を延設方向にずらして形成した場合、第１ソース／ドレイン電極と第２ソース／ドレイン電極との間を結ぶ最短の接続線は、例えば、第２ソース／ドレイン電極に対向する、第１ソース／ドレイン電極の右コーナ領域と、第１ソース／ドレイン電極に対向する、第２ソース／ドレイン電極の左コーナ領域との間の接続線となる。つまり、反転チャネルは、これらのコーナ領域に隣接する、ソース／ドレイン電極の幅全域に渡って形成されることはなく、対向するコーナ領域間のみを基本的に短絡するものである。このような、本発明の互いにずれた電極間に形成される反転チャネルによれば、反転チャネルに要する基板ベース領域が大幅に縮小できるため、半導体基板領域の無駄をなくし、有効活用することが期待できる。
【０００８】
この反転チャネルは、ソース／ドレイン電極の互いに近接した２つのコーナ領域間の接続線に沿って形成されている。導線のベース領域に隣接している他の２つのコーナ領域は、他の電極の上記以外の反転チャネルを形成するために用いられる。ソース／ドレイン電極の長方形または正方形の面が、４つのコーナを有しているので、トランジスタの密度は２倍となる。
【０００９】
本発明では、トランジスタは、ゲート電極と半導体基板との間に、電荷を一部に蓄積する電荷蓄積層を備えている。このようなトランジスタは、不揮発性半導体メモリのメモリトランジスタに適している。つまり、反転チャネルから高いエネルギーを持つ電荷キャリアとして電荷を放出することにより、電荷蓄積層における第１ソース／ドレイン電極および／または第２ソース／ドレイン電極上の一部の領域に、電荷が固定される。この電荷蓄積メカニズムは、ミラービット技術に用いられる。この方法を本発明の用いた場合、ソース／ドレイン電極の端面領域ではなくコーナ領域でのみ、電荷が電荷蓄積層に蓄積されるため、記録密度を２倍にすることができる。
【００１０】
上記第２ソース／ドレイン電極は、第１方向に沿った第１ソース／ドレイン電極の幅と同じ長さだけ、第１ソース／ドレイン電極に対してずれて配置されていることが、好ましい。したがって、第１ソース／ドレイン電極および第２ソース／ドレイン電極は、導線の両側に隣接して、導線の延設方向に連続した位置に設けられている。すなわち、第２ソース／ドレイン電極は、導線の第２側面に隣接して、導線の第１側面における第１ソース／ドレイン電極の終端位置に対応する位置を始点として配置される。このように、第１ソース／ドレイン電極と第２ソース／ドレイン電極とを、ずれて配置することにより、複数のソース／ドレイン電極を、導線の両側に交互に並べることができる。導線の下に形成される反転チャネルは、導線の延設方向に、光学解像度限界に略対応する間隔で配置される。
【００１１】
また、第１および第２ソース／ドレイン電極は、半導体基板中に矩形のベース領域を有し、トランジスタは、ＯＮ状態において、第２ソース／ドレイン電極に対向する、第１ソース／ドレイン電極の１つのコーナ領域と、第１ソース／ドレイン電極に対向する、第２ソース／ドレイン電極の１つのコーナ領域との間の領域に形成されてなることが望ましい。したがって、導線の延設方向の、導線に隣接している第２ソース／ドレイン電極の２つのコーナ領域は、それぞれ異なる１つの反転チャネルを形成するために用いられる。上記のトランジスタにおいて、導線の延設方向の、第１または第２ソース／ドレイン電極の幅の半分よりも狭い幅に反転チャネルが形成されることが好ましい。
【００１２】
上記の構成によれば、トランジスタは、電荷蓄積層の電荷を、第２ソース／ドレイン電極に対向する、第１ソース／ドレイン電極のコーナ領域、および／または、第１ソース／ドレイン電極に対向する第２ソース／ドレイン電極のコーナ領域にのみ、蓄積する。上記のソース／ドレイン電極のコーナ領域でのみ電荷を蓄積する構成は、半導体基板と電荷蓄積層との間の絶縁層の層厚を、反転チャネルの電荷がソース／ドレイン電極のコーナ領域でのみ絶縁層を突き抜けることができる程の厚さに形成することにより、実現できる。
【００１３】
本発明の半導体回路は、上記第１ソース／ドレイン電極と第２ソース／ドレイン電極とは、選択的に他方に、正または負のバイアスをかけることができる構成としてもよい。上記の構成によれば、第１ソース／ドレイン電極と第２ソース／ドレイン電極の電極間に形成される反転チャネルにおいて、電子が両方向に流れる構成とすることができ、ソース／ドレイン電圧を十分高くすることにより、第１ソース／ドレイン電極または第２ソース／ドレイン電極のコーナ領域にそれぞれデジタル情報を格納することができる。
【００１４】
本発明の半導体回路は、さらに、第３ソース／ドレイン電極を備えた構成とすることが好ましい。上記第３ソース／ドレイン電極は、上記導線に対し、上記第１ソース／ドレイン電極と同じ側に配置されており、かつ、上記第２ソース／ドレイン電極に対して第１方向（Ｘ方向）にずれて配置されている。これにより、第３ソース／ドレイン電極に対向する、第２ソース／ドレイン電極のコーナ領域と、第２ソース／ドレイン電極に対向する、第３ソース／ドレイン電極のコーナ領域との間に、反転チャネルを形成することができる。第１ソース／ドレイン電極と第３ソース／ドレイン電極とは、導線の、第２ソース／ドレイン電極と対向する側の側面に配置されており、第２ソース／ドレイン電極に対して、互いに反対方向、すなわち、第２ソース／ドレイン電極の領域の、導線の延設方向および延設方向の反対方向、にずれて配置されている。したがって、第１ソース／ドレイン電極および第３ソース／ドレイン電極から第２ソース／ドレイン電極までの領域に反転チャネル、すなわち、トランジスタをそれぞれ形成することができる。これら２つのトランジスタの各反転チャネルは、導線に隣接した、第２ソース／ドレイン電極の異なるコーナ領域に延設されている。第１ソース／ドレイン電極と第３ソース／ドレイン電極とは、導線の延設方向（第１方向）に、第２ソース／ドレイン電極の幅に相当する間隔で配置されていることが好ましい。
【００１５】
本発明の半導体回路は、さらに、第４ソース／ドレイン電極を備えた構成とすることが好ましい。上記第４ソース／ドレイン電極は、上記導線に対し、上記第２ソース／ドレイン電極と同じ側に配置されており、かつ、上記第３ソース／ドレイン電極に対して第１方向（Ｘ方向）にずれて配置されている。これにより、第４ソース／ドレイン電極に対向する、第３ソース／ドレイン電極のコーナ領域と、第３ソース／ドレイン電極に対向する、第４ソース／ドレイン電極のコーナ領域との間の領域に、他の反転チャネルを形成することができる。このように、前述の構成と同様に、第３ソース／ドレイン電極の、導線に隣接した２つのコーナ領域は、それぞれトランジスタを形成するために用いられる。同様に、他のソース／ドレイン電極を、導線の延説方向に、導線の両側に交互に並べることができる。これにより、トランジスタ（特に、メモリトランジスタ）を、高密度に配置することができる。
【００１６】
また、上記電荷蓄積層は、その両側にそれぞれ形成された絶縁層によって囲まれた窒化膜であることが好ましい。また、該窒化膜の上下に、それぞれ１つの酸化膜を備える構成としてもよい。この場合、下層の酸化膜は、同時にゲート絶縁膜を構成する。
【００１７】
本発明の他の実施の形態にかかる半導体回路は、上記第２ソース／ドレイン電極に隣接して、上記導線に平行に延設される追加導線と、第５ソース／ドレイン電極とを備え、上記第５ソース／ドレイン電極は、上記追加導線の、第２ソース／ドレイン電極と反対側に配置されており、かつ、第２ソース／ドレイン電極に対して第１方向（Ｘ方向）にずれて配置されている。上記の構成によれば、第５ソース／ドレイン電極に対向する、第２ソース／ドレイン電極のコーナ領域と、第２ソース／ドレイン電極に対向する、第５ソース／ドレイン電極のコーナ領域との間の領域に、さらに他の反転チャネルを形成することができる。この場合、第１導線から離れた位置の、追加の第２導線に隣接する、第２ソース／ドレイン電極のコーナ領域も、トランジスタを形成するために用いられる。このような追加導線およびそれらに沿って形成されるトランジスタを用いて、高密度の二次元論理回路または記憶回路を実現することができる。
【００１８】
また、上記第２ソース／ドレイン電極のコーナ領域に対向する第６ソース／ドレイン電極を備えていることが好ましい。この構成によれば、第１ソース／ドレイン電極、第３ソース／ドレイン電極、第５ソース／ドレイン電極、および、第６ソース／ドレイン電極を用いて、第２ソース／ドレイン電極の、それぞれ対応するコーナ領域間の各領域に、最大４つの反転チャネルを形成することができる。従来の半導体回路では、単一の同じソース／ドレイン電極を基点に形成できるチャネルの数は最大２つである従来の半導体回路と比べ、本発明では、チャネル形成に要する基板ベース領域を、５０％にまで縮小することができる。
【００１９】
この半導体回路は、第２ソース／ドレイン電極の各コーナ領域にそれぞれデジタル情報を格納できる、不揮発性記憶回路であることが好ましい。ミラービット技術を用いれば、さらに、第２ソース／ドレイン電極に達する各反転チャネルによって、それぞれ他のデジタル情報を、第２ソース／ドレイン電極に隣接するソース／ドレイン電極のコーナ領域に格納できる。
【００２０】
また、本発明の半導体回路は、第１、第２、第５ソース／ドレイン電極および２つの導線からなる２つの直列接続された論理トランジスタを構成する、副論理回路を構成するものであってもよい。
さらに、導線上に形成された複数のトランジスタからなる２次元の回路網を用いて、より複雑な論理回路を実現することができる。
【００２１】
以下に、本発明について図１ないし図１０を参照し説明する。
【００２２】
図１は、トランジスタを備えた本発明の実施の形態の半導体回路を示す断面図である。
【００２３】
図２は、図１の半導体回路を示す平面図である。
【００２４】
図３は、図１の半導体回路の電気的接続の一例を示す図である。
【００２５】
図４は、図１の半導体回路の他の電気的接続の例を示す図である。
【００２６】
図５は、複数のソース／ドレイン電極を備えた本発明の他の実施の形態を示す図である。
【００２７】
図６は、複数のソース／ドレイン電極を備えた本発明の他の実施の形態を示す図である。
【００２８】
図７は、従来の半導体回路を示す概略平面図である。
【００２９】
図８は、本発明の半導体回路を示す概略平面図である。
【００３０】
図９は、従来の半導体回路によって実現できる論理回路を示す回路図である。
【００３１】
図１０は、本発明の半導体回路によって実現できる特徴的な論理回路を示す回路図である。
【００３２】
図１は、半導体基板２０に形成された、第１ソース／ドレイン電極１と第２ソース／ドレイン電極２とを備えたトランジスタ１０を示している。トランジスタ１０の形成領域における、第１ソース／ドレイン電極１と第２ソース／ドレイン電極２との間の領域では、半導体基板２０上に、ゲート電極７を構成する導線１１が形成されている。さらに、上記導線１１と半導体基板２０との間には、上記導線と共に、トランジスタのゲート電極を構成する下層酸化膜１４と、電荷蓄積層１３と、上層酸化膜１５とが形成されている。電荷蓄積層１３は、下層酸化膜（ゲート酸化膜）１４を介して放出される電荷を空間的に固定し、電荷量Ｑ１・Ｑ２として、デジタル情報を格納することができる。
【００３３】
第１ソース／ドレイン電極１および第２ソース／ドレイン電極２は、図２の平面図に示すように、導線１１の延設方向（第１方向（Ｘ方向））に互いにずれて配置されている。第１ソース／ドレイン電極１のベース領域Ｇは、Ｘ方向に幅ｄを有している。従来のトランジスタでは、第２ソース／ドレイン電極２、導線１１の同じ部分（幅ｄ）の反対側に沿って配置される。これに対して、本発明では、第２ソース／ドレイン電極２は、第１ソース／ドレイン電極１に対してＸ方向に、好ましくは、幅ｄの長さだけずれて配置される。その結果、トランジスタチャネルＫ１は、第１ソース／ドレイン電極１のコーナ領域の端部領域と、第２ソース／ドレイン電極２のコーナ領域の端部領域との間の領域全体に形成されるのではなく、第１ソース／ドレイン電極１のコーナ領域１ａと第２ソース／ドレイン電極２のコーナ領域２ａとの間の領域にのみ形成される。したがって、これらの互いに対向するコーナ領域１ａとコーナ領域２ａとの間の領域に形成されたチャネルＫ１の幅は、従来のトランジスタチャネルの幅よりも狭く、そのベース領域は、従来のチャネルのベース領域よりも縮小されている。
【００３４】
図３は、本発明のｎＭＯＳ構造（金属酸化膜半導体）のトランジスタの回路の一例を示している。図３では、反転チャネルＫ１の電子は、第１ソース／ドレイン電極１から第２ソース／ドレイン電極２に流れている。第２ソース／ドレイン電極２には、例えば接地されている（０）第１ソース／ドレイン電極１に対し、正のバイアス電圧を印加する。その結果、反転チャネルＫ１の電子は、図中矢印の方向に加速されて放出されることによってゲート酸化膜を介して電荷蓄積層に到達する。この電荷蓄積層で、電子は、空間的に固定され、電荷量Ｑ２として蓄積される。この電荷量Ｑ２は、図３に示したように、電荷蓄積層の、第２ソース／ドレイン電極２のコーナ領域２ａに隣接した領域に格納される。
【００３５】
図４では、図３のｎＭＯＳトランジスタの回路における、第１ソース／ドレイン電極１に、第２ソース／ドレイン電極２に対して正のバイアス電圧を印加する。これにより、電子の流れは、第１ソース／ドレイン電極１の方向に加速し、電荷蓄積層へ放出されることにより、電荷量Ｑ１として、第１ソース／ドレイン電極１のコーナ領域１ａの領域に蓄積される。トランジスタチャネルの電流の方向に応じて、第１ソース／ドレイン電極１のコーナ領域１ａ、または、第２ソース／ドレイン電極２のコーナ領域２ａに、それぞれ電荷を１つ蓄積することができる。これらの２つのコーナ領域１ａ・２ａのみが反転チャネルの形成に寄与する。
【００３６】
また、図５に示すように、第３ソース／ドレイン電極３および第４ソース／ドレイン電極４を備えた導線１１上に、反転チャネルＫ２および反転チャネルＫ３が形成される構成としてもよい。これらの電極は、導線１１の両側に、交互に、互いにずれて配置されている。図５の構成では、反転チャネルＫ２は、第３ソース／ドレイン電極３に対向する、第２ソース／ドレイン電極のコーナ領域２ｂと、コーナ領域３ａとの間の領域に形成されている。同様に、第３ソース／ドレイン電極３のコーナ領域３ｂと、第４ソース／ドレイン電極４のコーナ領域４ａとの間の領域には、他の反転チャネルＫ３が形成されている。また、他のソース／ドレイン電極が、導線１１に沿って形成されている構成としてもよい。ここで、１つのソース／ドレイン電極に対して、１つのトランジスタチャネルを形成することができる。
【００３７】
また、導線１１から離れた位置の、ソース／ドレイン電極の他のコーナ領域を用いて、他のトランジスタを形成してもよい。図６は、導線１１に加えて、追加導線１６を示している。これらの導線１１・１６の間には、第２ソース／ドレイン電極２が形成されている。追加導線１６は、導線１１と同様に形成されており、第２ソース／ドレイン電極２、第４ソース／ドレイン電極４、第５ソース／ドレイン電極５、第６ソース／ドレイン電極６に隣接して延設されている。これら４つのソース／ドレイン電極は、追加導線１６の左右に交互に互いにずれて配置されている。これにより、さらに２つの反転チャネルＫ５・Ｋ６を、第２ソース／ドレイン電極を基点に形成することができる。
【００３８】
具体的には、反転チャネルＫ５と反転チャネルＫ６は、第２ソース／ドレイン電極２のコーナ領域２ｃと、第５ソース／ドレイン電極５のコーナ領域５ａとの間の領域、および、第２ソース／ドレイン電極のコーナ領域２ｄと、第６ソース／ドレイン電極のコーナ領域６ａとの間の領域にそれぞれ形成されている。これらの反転チャネルＫ５・Ｋ６により、他のデジタル情報を、追加導線１６の下方における、コーナ領域２ｃ・２ｄにおいて電荷蓄積層に放出される電荷の電荷量Ｑ５・Ｑ６として蓄積することができる。図示されたすべてのトランジスタについて、電荷蓄積層を省略したトランジスタも考えられる。例えば、ゲート電極７と半導体基板２０との間に、ゲート絶縁膜１４のみが形成される構成とすることができる。これらのトランジスタは、論理トランジスタ、または任意の他の回路用のトランジスタとして用いられる。この場合、電荷量Ｑ１ないしＱ６は除外する。
【００３９】
図７は、従来の半導体回路を示す概略平面図である。図７の従来の半導体回路は、例えば、論理回路の一部を構成するものである。図７に示す３つの導線Ｇ１・Ｇ２・Ｇ３は、それぞれゲート電極として用いられる。これらの３つの導線Ｇ１・Ｇ２・Ｇ３の互いに隣接する導線間には、ソース／ドレイン電極１、２、５、７が形成されている。これらの電極は、導線Ｇ１・Ｇ２・Ｇ３間にそれぞれ２列に配置されている。図７の従来の半導体回路では、これらのソース／ドレイン電極は、互いにずれて配置されていない。図７中、円で示すＱは電荷量を示している。これらの電荷量Ｑは、電荷蓄積層に、ソース／ドレイン電極の端部領域に全体に沿って蓄積されている。したがって、この場合、反転チャネルは、例えば導線Ｇ２の延びる方向の、ソース／ドレイン電極の全幅に渡って形成されている。図７の半導体回路は、図中、縦矢印の方向に３つのトランジスタが直列接続されているＮＡＮＤゲートの一部を構成する回路である。３つのトランジスタからなる直列回路には、例えば、ゲート電極Ｇ２を備えた中央のトランジスタについて水平の矢印で示すように、各トランジスタにゲート電圧が印加された場合にのみ、電流が流れる構成となっている。
【００４０】
図８は、本発明の半導体回路を示している。本発明の半導体回路によれば、図７に示す回路の部分を、互いに導線の方向にずれて配置されるソース／ドレイン電極で実現することができる。図８に示すように、この半導体回路は、３つの導線Ｇ１・Ｇ２・Ｇ３および複数のソース／ドレイン電極１・２・３・４・５・６・７を有している。図中、対角線の矢印によって示すように、例えば、第１ソース／ドレイン電極、第２ソース／ドレイン電極、第５ソース／ドレイン電極、および、第７ソース／ドレイン電極の接続により、直列に接続された３つのトランジスタが形成される。具体的には、第１ソース／ドレイン電極１および第２ソース／ドレイン電極２は、導線Ｇ１と共に、第１トランジスタＴを構成し、第１ソース／ドレイン電極２および第５ソース／ドレイン電極５は、第２導線Ｇ２と共に、第２トランジスタＴ´を構成している。図８に示す本発明の半導体回路は、図７の半導体回路と同様の機能を有するが、他の回路素子を用いてはるかに高い密度で形成されている。また、図８には、他の反転チャネルの始点および終点となり得る、ソース／ドレイン電極のコーナ領域を、円で示している。図７との比較から明らかなように、反転チャネルの始点、終点となり得る領域がはるかに高密度に配置されている。
【００４１】
図７および図８には、それぞれＮＡＮＤゲートを構成する回路の一部が示されている。図９および図１０は、ＮＡＮＤゲートを構成する回路の全体を示す回路図である。これらの図９および図１０には、いずれも、共通のゲート電極Ｇ１、Ｇ２およびＧ３に接続された、３つのｎ型チャネルトランジスタＮ、および、ｐ型チャネルトランジスタＰが示されている。図中、副論理回路Ｓは、図７および図８における３つのトランジスタからなる部分に相当する。３つのｎ型チャネルトランジスタＮは、直列接続されており、信号出力Ａに接続されている。これら３つのトランジスタのうちの１つが導通していなければ、該トランジスタと同じゲート線に接続されている対応するｐ型チャネルトランジスタが導通し、信号出力Ａの電位は作動電圧Ｖｄｄとなる。一方、３つのｎ型チャネルトランジスタが全て導通していれば、信号出力Ａは接地される。図１０の回路も同様のスイッチング動作を行う。図１０の回路では、初期状態で、ｐ型チャネルトランジスタＰを介して、信号出力部Ａに作動電圧が印加されており、トランジスタＰがＯＦＦ状態の場合のみ、ゲート電圧をゲート線Ｇ１、Ｇ２およびＧ３に印加することにより、必要に応じて信号出力Ａを接地する。
【００４２】
本発明は、上記の実施の形態に限らず、他の論理回路にも適応できる。高密度に形成された反転チャネルは、特に、トランジスタの電荷蓄積層に情報が格納される記憶回路等に用いることができる。
【図面の簡単な説明】
【００４３】
【図１】トランジスタを備えた本発明の実施の形態の半導体回路を示す断面図である。
【図２】図１の半導体回路を示す平面図である。
【図３】図１の半導体回路の電気的接続の一例を示す図である。
【図４】図１の半導体回路の他の電気的接続の例を示す図である。
【図５】複数のソース／ドレイン電極を備えた本発明の他の実施の形態を示す図である。
【図６】複数のソース／ドレイン電極を備えた本発明の他の実施の形態を示す図である。
【図７】従来の半導体回路を示す概略平面図である。
【図８】本発明の半導体回路を示す概略平面図である。
【図９】従来の半導体回路によって実現できる論理回路を示す回路図である。
【図１０】本発明の半導体回路によって実現できる特徴的な論理回路を示す回路図である。
【符号の説明】
【００４４】
１    第１ソース／ドレイン電極
２    第２ソース／ドレイン電極
３    第３ソース／ドレイン電極
４    第４ソース／ドレイン電極
５    第５ソース／ドレイン電極
６    第６ソース／ドレイン電極
１ａ、１ｂ、２ａ、３ａ、４ａ、５ａ、６ａ    コーナ領域
７    ゲート電極
１０    トランジスタ
１１    導線
１３    電荷蓄積層
１４    下層酸化膜
１５    上層酸化膜
１６    追加導線
２０    半導体基板
Ａ    信号出力部
Ｇ１，Ｇ２，Ｇ３    ゲート線（導線）
Ｋ１、Ｋ２、Ｋ３、Ｋ４、Ｋ５、Ｋ６    反転チャネル
Ｎ    ｎ型チャネルトランジスタ
Ｐ    ｐ型チャネルトランジスタ
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６    電荷量
Ｔ、Ｔ´    トランジスタ
Ｓ      副論理回路
Ｖｄｄ  作動電圧
【図１】
2006519474.tif 000003
【図２】
2006519474.tif 000004
【図３】
2006519474.tif 000005
【図４】
2006519474.tif 000006
【図５】
2006519474.tif 000007
【図６】
2006519474.tif 000008
【図７】
2006519474.tif 000009
【図８】
2006519474.tif 000010
【図９】
2006519474.tif 000011
【図１０】
2006519474.tif 000012
【手続補正書】
【提出日】平成17年8月31日(2005.8.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
トランジスタ（１０）と導線（１１）とを備えた半導体集積回路であって、
上記トランジスタ（１０）は、半導体基板（２０）中に形成される第１ソース／ドレイン電極（１）および第２ソース／ドレイン電極（２）と、ゲート電極（７）とを備え、
上記導線（１１）は、少なくとも、ゲート絶縁膜（１４）によって半導体基板（２０）から電気的に絶縁されており、トランジスタ（１０）の形成領域においてゲート電極（７）を構成し、
上記導線（１１）は、上記絶縁膜（１４）に対し、第１ソース／ドレイン電極（１）と第２ソース／ドレイン電極（２）との間の領域とは反対側に、第１方向（Ｘ方向）に延設されており、
上記第２ソース／ドレイン電極（２）は、第１ソース／ドレイン電極（１）に対して第１方向（Ｘ方向）にずれて配置されており、
上記トランジスタ（１０）は、ゲート電極（７）と半導体基板（２０）との間に、電荷（Ｑ１、Ｑ２）を部分的に格納する電荷蓄積層（１３）を備えてなることを特徴とする、半導体集積回路。
【国際調査報告】
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