(57)【要約】メモリデバイスとその方法とは、ビットライン間のクロストークに起因するエラーを最小にし、同時に複数のメモリセルを並列に感知することを可能にする。本質的に、複数のメモリセルに結合された複数のビットラインのビットライン電圧は、ラインの各隣接対間の電圧差がその伝導電流が感知されている期間とは実質的に無関係であるように、制御される。この条件が課されたときに、種々のビットライン静電容量に起因する全ての交流電流は、時間変化する電圧差に依存するので、除かれる。他の態様では、メモリセルの伝導電流の感知は、センス増幅器に設けられた専用のコンデンサを放電する伝導電流の速度に留意することによって行われる。
2006500727.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスにおいて、
ビットラインのセットに結合された複数のメモリセルと、
前記複数のメモリセルを並列に感知するための複数の感知回路であって、各感知回路は、ビットラインを介してメモリセルに結合されて、これにプログラムされている記憶状態を判定するためにその中の伝導電流を感知する複数の感知回路と、
ビットラインの各隣接対間の電圧差が、その伝導電流が感知される期間とは実質的に無関係であるように電圧を前記複数のビットラインに供給するための電源と、を備え、
これによりビットラインの隣接対の容量結合に起因するそれらの間の電流を遮断するためにビットラインの隣接対間に実質的にゼロ変位電流状態を作り出すことを特徴とするメモリデバイス。
【請求項２】
前記電源は、前記複数のビットラインの各々を所定の一定のビットライン電圧にクランプするための第１の電圧クランプを含むことを特徴とする請求項１記載のメモリデバイス。
【請求項３】
前記第１の電圧クランプは、
第１のソースと、クランプされるべきビットラインと直列の第１のドレインとを有する第１のトランジスタを備え、
前記第１のトランジスタは、第１の所定のゲート電圧が供給される第１のゲートを有することを特徴とする請求項２記載のメモリデバイス。
【請求項４】
前記第１の所定のゲート電圧は、前記所定の一定のビットライン電圧と前記第１のトランジスタの第１のしきい値電圧により与えられることを特徴とする請求項３記載のメモリデバイス。
【請求項５】
感知中に前記第１のトランジスタの前記第１のドレインの電圧を前記第１のソースの電圧より高く保つための第２の電圧クランプをさらに含むことを特徴とする請求項２記載のメモリデバイス。
【請求項６】
前記第２の電圧クランプは、
電圧源と、
前記第１のトランジスタの第１のドレインに結合された第２のソースと前記電圧源に結合された第２のドレインとを有する第２のトランジスタと、を備え、
前記第２のトランジスタは、第２の所定のゲート電圧が供給される第２のゲートを有することを特徴とする請求項５記載のメモリデバイス。
【請求項７】
前記第２の所定のゲート電圧は、前記所定の一定のビットライン電圧と、前記第１のトランジスタの前記第１のしきい値電圧および前記第２のトランジスタの第２のしきい値電圧により少なくとも与えられることを特徴とする請求項６記載のメモリデバイス。
【請求項８】
並列に感知される複数のメモリセルを有するメモリデバイスにおける感知システムにおいて、
前記複数のメモリセルを並列に感知するための複数の感知回路であって、各感知回路は、ビットラインを介してメモリセルに結合されて、これにプログラムされている記憶状態を判定するためにその中の伝導電流を感知する複数の感知回路と、
ビットラインの各隣接対間の電圧差を、その伝導電流が感知される期間とは実質的に無関係に保つための手段と、を備え、
これによりビットラインの隣接対の容量結合に起因するそれらの間の電流を遮断するためにビットラインの隣接対間に実質的にゼロ変位電流状態を作り出すことを特徴とするシステム。
【請求項９】
前記保つための手段は、感知中に前記複数のビットラインの各々を所定の一定のビットライン電圧にクランプするための手段を含むことを特徴とする請求項８記載のメモリデバイス。
【請求項１０】
前記複数のメモリセルは、不揮発性メモリであることを特徴とする請求項１〜９のいずれか１項記載のメモリデバイス。
【請求項１１】
前記複数のメモリセルは、フラッシュＥＥＰＲＯＭであることを特徴とする請求項１〜９のいずれか１項記載のメモリデバイス。
【請求項１２】
各メモリセルは、１ビットのデータを記憶することを特徴とする請求項１〜９のいずれか１項記載のメモリデバイス。
【請求項１３】
メモリセルは、２ビット以上のデータを記憶することを特徴とする請求項１〜９のいずれか１項記載のメモリデバイス。
【請求項１４】
前記各感知回路は、
前記伝導電流を介して放電するように結合されたコンデンサと、
所定の放電期間後に前記コンデンサの両端間に生じた電圧を所定の電圧レベルと比較し、これにより前記伝導電流の大きさを前記コンデンサの放電速度の関数として判定する電圧比較器と、
をさらに備えることを特徴とする請求項１記載のメモリデバイス。
【請求項１５】
前記各感知回路は、
前記伝導電流を所定の電流レベルと比較するための電流比較器をさらに備えることを特徴とする請求項１４記載のメモリデバイス。
【請求項１６】
前記各感知回路は、
前記伝導電流を所定の電流レベルと比較するための手段をさらに備えることを特徴とする請求項１４記載のメモリデバイス。
【請求項１７】
前記複数のメモリセルは、不揮発性メモリであることを特徴とする請求項１４〜１６のいずれか１項記載のメモリデバイス。
【請求項１８】
前記複数のメモリセルは、フラッシュＥＥＰＲＯＭであることを特徴とする請求項１４〜１６のいずれか１項記載のメモリデバイス。
【請求項１９】
各メモリセルは、１ビットのデータを記憶することを特徴とする請求項１４〜１６のいずれか１項記載のメモリデバイス。
【請求項２０】
各メモリセルは、２ビット以上のデータを記憶することを特徴とする請求項１４〜１６のいずれか１項記載のメモリデバイス。
【請求項２１】
その伝導電流が複数のビットラインを通して感知されることによって並列に読み出される複数のメモリセルを有するメモリデバイスで、読み出し中のビットライン間結合を減少させる方法において、
前記複数のビットラインの各々にビットライン電圧を供給するステップと、
ビットラインの各隣接対間の電圧差が時間とは実質的に無関係であるように前記複数のビットラインに供給される電圧を制御し、これによりビットラインの隣接対の容量結合に起因するそれらの間の電流を遮断するためにビットラインの隣接対間に実質的にゼロ変位電流状態を作り出すビットライン電圧を制御するステップと、
前記複数のメモリセルをその伝導電流を並列に感知するステップによって読み出すステップと、
を含むことを特徴とする方法。
【請求項２２】
前記ビットライン電圧を制御するステップは、一定の電圧への個々のビットラインを含むことを特徴とする請求項２１記載の方法。
【請求項２３】
前記感知するステップは、前記感知された伝導電流を基準電流と比較するステップを含むことを特徴とする請求項２１記載の方法。
【請求項２４】
前記感知するステップは、
専用のコンデンサを設けるステップと、
前記感知される伝導電流で前記専用のコンデンサから放電させるステップと、
放電速度を前記感知された伝導電流の大きさの関数として判定するステップと、
を含むことを特徴とする請求項２１記載の方法。
【請求項２５】
前記感知するステップは、
専用のコンデンサを設けるステップと、
前記感知される伝導電流で前記専用のコンデンサから放電させるステップと、
放電速度を前記感知された伝導電流の大きさの関数として判定するステップと、
を含むことを特徴とする請求項２２記載の方法。
【請求項２６】
前記感知するステップは、
専用のコンデンサを設けるステップと、
前記感知される伝導電流で前記専用のコンデンサから放電させるステップと、
放電速度を前記感知された伝導電流の大きさの関数として判定するステップと、
を含むことを特徴とする請求項２３記載の方法。
【請求項２７】
前記複数のメモリセルは、不揮発性メモリであることを特徴とする請求項２１〜２６のいずれか１項記載の方法。
【請求項２８】
前記複数のメモリセルは、フラッシュＥＥＰＲＯＭであることを特徴とする請求項２１〜２６のいずれか１項記載の方法。
【請求項２９】
各メモリセルは、１ビットのデータを記憶することを特徴とする請求項２１〜２６のいずれか１項記載の方法。
【請求項３０】
各メモリセルは、２ビット以上のデータを記憶することを特徴とする請求項２１〜２６のいずれか１項記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭなどの不揮発性半導体メモリに関し、特に改善された感知回路を有するものに関する。
【背景技術】
【０００２】
特に小形ファクタカードとしてパッケージ化されたＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの形の電荷を不揮発性蓄積することのできる固体メモリは、近時、特に情報装置および消費者電子製品などのさまざまなモバイル装置およびハンドヘルド装置において一般的に好まれる記憶装置になった。同じく固体メモリであるＲＡＭ（ランダムアクセスメモリ）とは違って、フラッシュメモリは不揮発性であり、電力がオフにされた後にも蓄積されたデータを保持することができる。コストが高いのに、フラッシュメモリは大容量記憶のための用途にますます多く使われている。ハードドライブやフロッピーディスクなどの回転する磁性媒体に基づく従来の大容量記憶装置はモバイルおよびハンドヘルド環境には適していない。というのは、ディスクドライブが、かさばる傾向にあること、機械的故障を起こしがちであること、長い待ち時間と多大な電力を必要とすることである。これらの望ましくない属性があるために、ディスクに基づく記憶装置は殆どのモバイルのための用途および携帯のための用途において実際的ではない。一方、フラッシュメモリは、埋め込み形でも、取り外し可能なカードの形でも、サイズが小さく、消費電力が少なく、高速で、しかも信頼性が高いので、モバイル環境およびハンドヘルド環境に理想的に適している。
【０００３】
ＥＥＰＲＯＭおよび電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、消去可能であり、新しいデータをそのメモリセルに書き込む、すなわち“プログラム”することができる不揮発性メモリである。両方が、電界効果トランジスタ構造において、半導体基板におけるソース領域とドレイン領域との間でチャネル領域上に位置するフローティング（非結合）伝導性ゲートを利用する。次に、当該フローティングゲート上にコントロールゲートが設けられる。トランジスタに固有のしきい値電圧は、フローティングゲートにおいて保持されている電荷の量によって制御される。すなわち、フローティングゲート上の電荷の与えられたレベルについて、トランジスタがオンに転換して、そのソース領域とドレイン領域との間での伝導を可能にする前に、コントロールゲートに印加されなければならない対応する電圧（しきい値）がある。
【０００４】
フローティングゲートは、１つの範囲の電荷を保持することができ、従って、しきい値電圧ウィンドウ内の任意のしきい値電圧レベルにプログラムされ得る。しきい値電圧ウィンドウのサイズは、装置の最低および最高のしきい値レベルによって画定され、これらはフローティングゲートにプログラムされ得る電荷の範囲に対応する。しきい値ウィンドウは、一般にメモリデバイスの特性、動作条件および履歴に依存する。セルの明確な記憶状態を示すために、原則として、ウィンドウ内の各々の固有の分解可能なしきい値電圧レベルの範囲を用いることができる。
【０００５】
メモリセルとして作用するトランジスタは、通常、２つのメカニズムのうちの１つによって“プログラムされた”状態にプログラムされる。“ホットエレクトロン注入”では、ドレインに印加された高電圧が電子を基板チャネル領域を横切って加速させる。同時に、コントロールゲートに印加された高電圧は、薄いゲート誘電体を通してホットエレクトロンをフローティングゲート上に引き寄せる。“トンネリング注入”では、基板に関してコントロールゲートに高電圧が印加される。このようにして、電子は、基板から介在するフローティングゲートに引き寄せられる。
【０００６】
メモリデバイスは、いろいろなメカニズムによって消去され得る。ＥＰＲＯＭに関しては、メモリは、紫外線放射によってフローティングゲートから電荷を除去することによってバルク消去可能である。ＥＥＰＲＯＭに関しては、フローティングゲート内の電子を誘導し、薄い酸化物を通過させ、基板チャネル領域へトンネリング（すなわち、ファウラー−ノルトハイム・トンネリング）させるためにコントロールゲートに関して基板に高電圧を印加することによって、メモリセルは電気的に消去可能である。通常、ＥＥＰＲＯＭはバイト単位で消去可能である。フラッシュＥＥＰＲＯＭに関しては、メモリは、一度に全部或いは一度に１つ以上のブロックのいずれかを電気的に消去可能であり、ここでブロックは５１２バイト以上のメモリから成ってもよい。
【０００７】
不揮発性メモリセルの例
メモリデバイスは、普通、カードに搭載され得る１つ以上のメモリチップを含む。各メモリチップは、復号器および消去回路、書き込み回路および読み出し回路などの周辺回路により支援されるメモリセルアレイを含む。より複雑なメモリデバイスも、高機能で高レベルのメモリ操作およびインターフェーシングを実行するコントローラに付随している。今日、商業的に成功した不揮発性固体メモリデバイスが多数使われている。それらのメモリデバイスは、１つ以上の電荷蓄積素子を各々有するさまざまなタイプのメモリセルを使用することができる。
【０００８】
図１Ａ〜１Ｅは、不揮発性メモリセルのいろいろな例を概略的に示す。
【０００９】
図１Ａは、電荷を蓄積するためのフローティングゲートを有するＥＥＰＲＯＭセルの形の不揮発性メモリを概略的に示す。電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）は、ＥＰＲＯＭに類似する構造を有するけれども、ＵＶ放射への被曝を必要とせずに、適切な電圧が印加したときにそのフローティングゲートから電気的に電荷を充填したり、除去したりするためのメカニズムをさらに提供する。このようなセルと、これを製造する方法との例が米国特許第５，５９５，９２４号（特許文献１）に示されている。
【００１０】
図１Ｂは、選択ゲートおよびコントロールゲート或いはステアリングゲートの両方を有するフラッシュＥＥＰＲＯＭセルを概略的に示す。メモリセル１０は、ソース１４の拡散とドレイン１６の拡散との間に“スプリットチャネル”１２を有する。セルは、事実上２つの直列のトランジスタＴ１およびＴ２で形成される。Ｔ１は、フローティングゲート２０とコントロールゲート３０とを有するメモリトランジスタとして作用する。フローティングゲートは、選択可能な量の電荷を蓄積することができる。チャネルのＴ１の部分を通って流れることのできる電流の量は、コントロールゲート３０上の電圧と、介在するフローティングゲート２０に存在する電荷の量とに依存する。Ｔ２は、選択ゲート４０を有する選択トランジスタとして作用する。Ｔ２が、選択ゲート４０の電圧によりオンに転換されると、チャネルのＴ１の部分における電流がソースとドレインとの間を流れることを可能にする。選択トランジスタは、コントロールゲートの電圧に依存しないソース−ドレインチャネル沿いのスイッチを設ける。１つの利点は、そのフローティングゲートにおける電荷消耗（正）に起因して、ゼロコントロールゲート電圧で依然として伝導しているそれらのセルをオフに転換するためにそれを使用することである。他の利点は、それがソース側注入プログラミングをより容易に実行することを可能にすることである。
【００１１】
スプリットチャネルメモリセルの１つの簡単な実施形態では、図１Ｂに示されている破線によって概略的に示されているように、選択ゲートおよびコントロールゲートが同じワードラインに接続されている。これは、電荷蓄積素子（フローティングゲート）をチャネルの一部上に位置させると共にコントロールゲート構造（ワードラインの一部である）を他のチャネル部分上に、かつ当該電荷蓄積素子上に位置させることによって達成される。これは、実際上直列の２個のトランジスタを有するセルを形成し、一方（メモリトランジスタ）は電荷蓄積素子上の電荷の量と、そのチャネル部分を通って流れることのできる電流の量を制御するワードライン上の電圧との組み合わせを有し、他方（選択トランジスタ）はそのゲートとして作用するワードラインだけを有する。このようなセル、メモリシステムにおけるその使用方法およびそれを製造する方法の例が、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、および第５，６６１，０５３号（特許文献６）に示されている。
【００１２】
図１Ｂに示すスプリットチャネルセルのより洗練された実施形態では、選択ゲートおよびコントロールゲートは独立し、それらの間の破線で結合されてはいない。一つの実装例では、セルのアレイ中の１列の複数のコントロールゲートは、ワードラインに垂直なコントロール（ステアリング）ラインに接続される。その効果は、選択されたセルを読み出したり、或いはプログラムするときに、ワードラインが２つの機能を同時に実行しなくても良くすることにある。これらの２つの機能は、（１）選択トランジスタのゲートとして作用し、従って選択トランジスタをオンとオフにするために適切な電圧を必要とする機能、および（２）ワードラインと電荷蓄積素子との間の電界（容量性）結合を通して電荷蓄積素子の電圧を所望のレベルに至らせる機能である。これらの機能の両方を単一の電圧で最善に実行することが困難であることが良くある。コントロールゲートと選択ゲートとを別々に制御する場合、ワードラインは機能（１）を実行するだけで良く、付加されたコントロールラインは機能（２）を実行する。この能力は、プログラミング電圧が目標のデータに適合させられる高性能プログラミングの設計に配慮している。フラッシュＥＥＰＲＯＭアレイにおける独立のコントロール（或いは、ステアリング）ゲートの使用は、例えば、米国特許第５，３１３，４２１号（特許文献７）および第６，２２２，７６２号（特許文献８）に記載されている。
【００１３】
図１Ｃは、二重フローティングゲートと独立の選択ゲートおよびコントロールゲートを有する他のフラッシュＥＥＰＲＯＭを概略的に示す。メモリセル１０は、実際上３個の直列のトランジスタを有することを除いて、図１Ｂに類似している。このタイプのセルにおいて、２つの蓄積素子（すなわち、Ｔ１−左およびＴ１−右の蓄積素子）はソース拡散およびドレイン拡散間のチャネル上に含まれ、それらの間に選択トランジスタＴ１が置かれている。メモリトランジスタは、フローティングゲート２０および２０’と、コントロールゲート３０および３０’とをそれぞれ有する。選択トランジスタＴ２は、選択ゲート４０により制御される。任意の時点で、一度にメモリトランジスタの対のうちの一方だけが読み出しまたは書き込みのためにアクセスされる。蓄積ユニットＴ１−左がアクセスされるときに、チャネルのＴ１−左の部分の電流がソースとドレインとの間を流れることができるようにＴ２およびＴ１−右の両方がオンに転換される。同様に、蓄積ユニットＴ１−右がアクセスされるときに、Ｔ２およびＴ１−左がオンに転換される。消去は、選択ゲートのポリシリコンの一部をフローティングゲートの直ぐ近くに持つと共に、フローティングゲート内に蓄積された電子が選択ゲートのポリシリコンへトンネリングすることができるように相当の正の電圧（例えば、２０Ｖ）を選択ゲートに印加することによって行われる。
【００１４】
図１Ｄは、ＮＡＮＤセルに組織されたメモリセルのストリングを概略的に示す。ＮＡＮＤセル５０は、デイジーチェーン方式でそれらのソースおよびドレインにより接続された一連のメモリトランジスタＭ１，Ｍ２，・・・Ｍｎ（ｎ＝４，８，１６またはそれ以上）から成る。一対の選択トランジスタＳ１，Ｓ２は、ＮＡＮＤセルのソース端子５４およびドレイン端子５６を介しての外部へのメモリトランジスタのチェーンの接続を制御する。メモリアレイでは、ソース選択トランジスタＳ１がオンに転換されると、ソース端子はソースラインに結合される。同様に、ドレイン選択トランジスタＳ２がオンに転換されると、ＮＡＮＤセルのドレイン端子はメモリアレイのビットラインに結合される。チェーン内の各メモリトランジスタは、意図されたメモリ状態を表すように与えられた量の電荷を蓄積する電荷蓄積素子を有する。各メモリトランジスタのコントロールゲートは、読み出し操作および書込み操作を支配する。選択トランジスタＳ１，Ｓ２の各々のコントロールゲートは、ＮＡＮＤセルのソース端子５４およびドレイン端子５６を介するＮＡＮＤセルへの制御アクセスを提供する。
【００１５】
プログラミング中に、ＮＡＮＤセル内のアドレス指定されたメモリトランジスタが読み出され、検証されるとき、そのコントロールゲートに適切な電圧が供給される。同時に、ＮＡＮＤセル５０内の残りのアドレス指定されていないメモリトランジスタは、それらのコントロールゲートに十分な電圧を印加することによって完全にオンに転換される。このように、実際上、個々のメモリトランジスタのソースからＮＡＮＤセルのソース端子５４へ、また同様に個々のメモリトランジスタのドレインについて当該セルのドレイン端子５６へ、伝導路が作られる。このようなＮＡＮＤセル構造を有するメモリデバイスは、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。
【００１６】
図１Ｅは、電荷を蓄積するための誘電体層を有する不揮発性メモリを概略的に示す。前述した伝導性フローティングゲート素子の代わりに、誘電体層が使用される。誘電体蓄積素子を利用するこのようなメモリは、エイタンらによる「ＮＲＯＭ：新規な局所トラッピング、２ビットの不揮発性メモリセル」，２０００年１１月のＩＥＥＥ電子デバイスレターズ，第２１巻，第１１号，５４３〜５４５ページ (Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol.21, no.11, November 2000, pp.543-545) （非特許文献１）に記載されている。ＯＮＯ誘電体層がソース拡散およびドレイン拡散の間のチャネルを横切って拡がる。１データビットのための電荷はドレインに隣接する誘電体層内に局在させられ、他のデータビットのための電荷はソースに隣接する誘電体層内に局在させられる。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）は、２つの二酸化ケイ素層に挟まれたトラッピング誘電体を有する不揮発性メモリセルを開示している。当該誘電体内の空間的に分離されている電荷蓄積領域の二進状態を別々に読み出すことによって多状態データ記憶が実行される。
【００１７】
メモリアレイ
メモリデバイスは、普通行および列を成すように配列されたメモリセルの２次元アレイから成り、ワードラインおよびビットラインによりアドレス指定可能である。ＮＯＲタイプまたはＮＡＮＤタイプのアーキテクチャに従って当該アレイを形成することができる。
【００１８】
ＮＯＲアレイ
図２は、メモリセルのＮＯＲアレイの例を示す。ＮＯＲタイプのアーキテクチャを有するメモリデバイスは、図１Ｂまたは１Ｃに示すタイプのセルで実現されている。メモリセルの各行は、そのソースおよびドレインによりデイジーチェーン方式で接続される。この設計は、時には仮想接地設計と称される。各メモリセル１０は、ソース１４と、ドレイン１６と、コントロールゲート３０と、選択ゲート４０とを有する。行内のセルの選択ゲートは、ワードライン４２に接続されている。列内のセルのソースおよびドレインは、選択されたビットライン３４および３６にそれぞれ接続されている。メモリセルのコントロールゲートおよび選択ゲートが別々に制御される実施形態では、ステアリングライン３６も、列内のセルのコントロールゲートを接続する。
【００１９】
多くのフラッシュＥＥＰＲＯＭ装置は、コントロールゲートおよび選択ゲートが互いに接続されて各々形成されているメモリセルで実現される。この場合、ステアリングラインは不要であり、１本のワードラインが各行に沿うセルの全てのコントロールゲートおよび選択ゲートを単に接続する。これらの設計例が、米国特許第５，１７２，３３８号および第５，４１８，７５２号に開示されている。これらのデザインでは、ワードラインは本質的に２つの機能、すなわち行選択機能と、読み出しまたはプログラミングのために行内の全てのセルにコントロールゲート電圧を供給する機能とを実行した。
【００２０】
ＮＡＮＤアレイ
図３は、図１Ｄに示すようなメモリセルのＮＡＮＤアレイの例を示す。ＮＡＮＤセルの各列に沿って、ビットラインが各ＮＡＮＤセルのドレイン端子５６に結合されている。ＮＡＮＤセルの各行に沿って、１本のソースラインがそれらのソース端子５４の全てを接続することができる。行に沿ってＮＡＮＤセルのコントロールゲートも、一連の対応するワードラインに接続されている。選択トランジスタの対（図１Ｄを参照）を、接続されているワードラインを介してそれらのコントロールゲートにかかる適切な電圧でオンに転換することによって、ＮＡＮＤセルの一行全体をアドレス指定することができる。ＮＡＮＤセルのチェーン内のメモリトランジスタが読み出されるとき、そのチェーン内の残りのメモリトランジスタは、それらに関連するワードラインを介して十分にオンに転換されるので、当該チェーンを流れる電流は、本質的に、読み出されるセルに蓄積されている電荷のレベルに依存する。ＮＡＮＤアーキテクチャと、メモリシステムの一部としてのその動作との例が、米国特許第５，５７０，３１５号（特許文献１４）、第５，７７４，３９７号（特許文献１５）および第６，０４６，９３５号（特許文献１６）において見出される。
【００２１】
ブロック消去
電荷蓄積メモリデバイスのプログラミングは、より多くの電荷をその電荷蓄積素子に印加するだけという結果になり得る。従って、プログラム操作の前に、電荷蓄積素子に現存する電荷を除去（すなわち、消去）しなければならない。メモリセルの１つ以上のブロックを消去するために、消去回路（図示せず）が設けられる。セルのアレイ全体、或いはアレイのセルの有意のグループが一緒に（すなわち、一瞬のうちに）電気的に消去されるときに、ＥＥＰＲＯＭなどの不揮発性メモリは“フラッシュ”ＥＥＰＲＯＭと称される。いったん消去されれば、そのセルのグループを再プログラミングすることができる。一緒に消去され得るセルのグループは、１つ以上のアドレス指定可能な消去ユニットから成ることができる。消去ユニットまたはブロックは、通常データの１つ以上のページを記憶し、ここでページはプログラミングおよび読み出しの単位であるが、１回の操作で２ページ以上をプログラミングしたり、或いは読み出すこともできる。各ページは、通常１以上のセクタのデータを記憶し、ここでセクタのサイズはホストシステムによって定められる。一例は、磁気ディスクドライブで確立された標準に従う５１２バイトのユーザデータと、そのユーザデータおよび／またはそれが記憶されるブロックに関する数バイトのオーバーヘッドデータのセクタである。
【００２２】
読み書き回路
普通の２状態ＥＥＰＲＯＭセルでは、伝導ウィンドウを２つの領域に分割するために少なくとも１つの電流区切り点レベルが確立される。所定の固定された電圧を印加することによってセルが読み出されるとき、そのソース／ドレイン電流は当該区切り点レベル（或いは、基準電流ＩREF ）との比較によって１つのメモリ状態に帰着させられる。読み出された電流が当該区切り点レベルのそれより多ければ、そのセルは１つの論理状態（例えば、“ゼロ”状態）であると判定される。一方、電流が区切り点レベルのそれより少なければ、そのセルは他方の論理状態（例えば、“１”状態）であると判定される。従って、このような２状態セルは、１ビットのデジタル情報を記憶する。外部からプログラムできる基準電流源が、区切り点レベル電流を発生させるためにメモリシステムの一部分として設けられることが良くある。
【００２３】
記憶容量を増やすために、半導体技術の状態が進むにつれて、フラッシュＥＥＰＲＯＭ装置はますます高まる密度で製造されている。記憶容量を増やすための他の方法は、各メモリセルに３つ以上の状態を記憶させることである。
【００２４】
多状態または多レベルのＥＥＰＲＯＭメモリセルに関しては、各セルが２ビット以上のデータを記憶できるように、伝導ウィンドウを２つ以上の区切り点によって３つ以上の領域に分割する。与えられたＥＥＰＲＯＭアレイが記憶できる情報は、各セルが記憶できる状態の数と共に増やされる。多状態または多レベルのメモリセルを有するＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭは、米国特許第５，１７２，３３８号（特許文献１７）に記載されている。
【００２５】
実際問題として、セルの記憶状態は、基準電圧がコントロールゲートに印加されているときに、当該セルのソース電極およびドレイン電極を横切る伝導電流を感知することによって普通は読み出される。このように、セルのフローティングゲート上の各々の与えられた電荷について、固定された基準コントロールゲート電圧に関して対応する伝導電流を検出することができる。同様に、フローティングゲートにプログラムできる電荷の範囲は、対応するしきい値電圧ウィンドウまたは対応する伝導電流ウィンドウを定める。
【００２６】
或いは、分割された電流ウィンドウの中の伝導電流を検出する代わりに、試験されている与えられた記憶状態についてのしきい値電圧をコントロールゲートでセットして、伝導電流がしきい値電流より低いか高いかを検出することが可能である。一つの実装例では、しきい値電流に関しての伝導電流の検出は、伝導電流がビットラインの容量を通して放電する速度を調べることによって達成される。
【００２７】
図４は、フローティングゲートが任意のときに選択的に蓄積し得る４つの異なる電荷Ｑ１〜Ｑ４についてのソース−ドレイン電流ＩD とコントロールゲート電圧ＶCGとの関係を示す。４つの実線のＩD 対ＶCG曲線は、メモリセルのフローティングゲートにプログラムされ得る、４つの可能な記憶状態にそれぞれ対応する４つの可能な電荷レベルを表している。一例として、セルの母集団のしきい値電圧ウィンドウは、０．５Ｖから３．５Ｖにわたることができる。しきい値ィンドウを各々０．５Ｖの間隔で５つの領域に区切ることによって６つの記憶状態を区別することができる。例えば、２μＡの基準電流ＩREF が図示するように使用されるならば、Ｑ１でプログラムされたセルは、その曲線がＶCG＝０．５Ｖと１．０Ｖとを限界とするしきい値ウィンドウの領域においてＩREF と交差するので、記憶状態“１”にあると見なされて良い。同様に、Ｑ４は記憶状態“５”にある。
【００２８】
以上の説明から分かるように、メモリセルが記憶させられる状態が多くなるほど、そのしきい値ィンドウはより細かく分割されることになる。これは、所要の分解能を達成することができるように、プログラミングおよび読み出し操作においてより高い精度を必要とする。
【００２９】
米国特許第４，３５７，６８５号（特許文献１８）は２状態ＥＰＲＯＭをプログラムする方法を開示し、その方法では、セルは、与えられた状態にプログラムされるとき、連続するプログラミング電圧パルスにさらされ、そのつど増分電荷をフローティングゲートに印加する。パルスとパルスの間で、セルは、区切り点に関してそのソース−ドレイン電流を判定するために、読み戻されたり、或いは検証される。プログラミングは、電流が所望の状態に達すると検証されたときに、終了する。使用されるプログラミングパルス列は、増加する周期または振幅を持つことができる。
【００３０】
従来技術のプログラミング回路は、消去された状態或いは接地状態からターゲット状態に達するまで、しきい値ウィンドウ内を進むプログラミングパルスを単に印加する。実際には、十分な分解能に配慮するために、各々の分割された或いは分離された領域は、横断するのに少なくとも約５つのプログラミングステップを必要とする。この性能は、２状態メモリセルに関しては容認できるものである。しかし、多状態セルに関しては、必要なステップの数は、仕切りの数と共に増大するので、プログラミング精度或いは分解能は高められなければならない。例えば、１６状態のセルは、ターゲット状態までプログラムするために平均で少なくとも４０個のプログラミングパルスを必要とする。
【００３１】
図５は、行復号器１３０および列復号器１６０を介して読み書き回路１７０がアクセスし得る代表的構成のメモリアレイ１００を有するメモリデバイスを概略的に示す。図２および３との関係で説明されたように、メモリアレイ１００内のメモリセルのメモリトランジスタは、選択されたワードラインおよびビットラインのセットを介してアドレス指定可能である。アドレス指定されたメモリトランジスタの各々のゲートに適切な電圧を印加するために、行復号器１３０は１つ以上のワードラインを選択し、列復号器１６０は１つ以上のビットラインを選択する。読み書き回路１７０は、アドレス指定されたメモリトランジスタの記憶状態を読み出したり、或いは書き込む（プログラムする）ために設けられている。読み書き回路１７０は、ビットラインを介してアレイ内の記憶素子に接続され得る数個の読み書きモジュールを含む。
【００３２】
読み書き性能および精度に影響を及ぼす要因
読み出しおよびプログラミングの性能を改善するために、アレイ内の多数の電荷蓄積素子またはメモリトランジスタが並列に読み出されたり、或いはプログラムされる。従って、複数の記憶素子の１つの論理“ページ”が一緒に読み出されたり、或いはプログラムされる。現存するメモリアーキテクチャでは、一行は通常インターリーブ配置された数個のページを含む。１つのページの全ての記憶素子が一緒に読み出されたり、或いはプログラムされる。列復号器は、インターリーブ配置されたページの各々を対応する数の読み書きモジュールに選択的に接続する。例えば、一つの実装例では、メモリアレイは５３２バイト（５１２バイトと、２０バイトのオーバーヘッド）のページサイズを有するように設計される。各列が１本のドレイン・ビットラインを含み、インタリーブ配置されたページが１行あたりに２ページあるとすれば、合計で８５１２列となり、各ページは４２５６列と関連することになる。全ての偶数ビットラインまたは奇数ビットラインのいずれかを並列に読み出したり、或いは書き込むために接続可能なセンスモジュールが４２５６個あることになる。このように、４２５６ビット（すなわち、５３２バイト）のページの並列データが記憶素子のページから読み出されたり、或いはページにプログラムされる。読み書き回路１７０を形成する読み書きモジュールを、種々のアーキテクチャをなすように配列することができる。
【００３３】
前述したように、従来のメモリ装置は大規模並列に動作することによって読み書き動作を改善する。このアプローチは、動作を改善するけれども、読み書き動作の精度に影響を及ぼす。
【００３４】
１つの問題点は、ソースラインバイアスエラーである。これは、多数のメモリセルのソースがソースラインで共に接地に接続するメモリアーキテクチャでは深刻である。共通ソースを有するこれらのメモリセルの並列感知は、相当の電流がソースラインを通って流れるという結果をもたらす。ソースラインに有限の抵抗があるために、これは、真の接地と各メモリセルのソース電極との間に明らかな電位差が生じるという結果をもたらす。感知中、各メモリセルのコントロールゲートに供給されるしきい値電圧は、そのソース電極に関連する電圧であるが、システム電源は真の接地に関連する電圧である。従って、ソースラインバイアスエラーの存在に起因して、感知動作が不正確になる可能性がある。
【００３５】
他の問題点は、ビットライン同士の結合またはクロストークと関連することである。この問題は、狭い間隔を置いている複数のビットラインの並列感知では深刻となる。ビットライン間のクロストークを回避する従来の解決策は、一度に全ての偶数ビットラインまたは全ての奇数ビットラインのいずれかを感知する間、他のビットラインを接地にすることである。２つのインターリーブに配置されたページから成る行のこのアーキテクチャは、ビットラインクロストークを回避すると共に、読み書き回路のページを密接にはめ込むという問題を緩和するのに役立つ。読み書きモジュールのセットを偶数ページまたは奇数ページのいずれかに多重化するためにページ復号器が使用される。このようにして、１セットのビットラインが読み出されるか、或いはプログラムされるとき、奇数ライン間または偶数ライン間のいずれかのクロストークではなく、奇数ビットラインと偶数ビットラインとの間のクロストークをなくすようにインターリーブに配置されたセットを接地にすることができる。
【００３６】
しかし、インターリービングページのアーキテクチャは、少なくとも３つの態様において不利である。第１に、付加的な多重化回路を必要とする。第２に、動作が遅い。１つのワードラインによりまたは１つの行内で接続されているメモリセルの読み出しまたはプログラミングを完了するために、２つの読み出し操作または２つのプログラミング操作が必要である。第３に、例えば偶数ページおよび奇数ページで別々にプログラミングされるなど、隣接する２つが異なる時にプログラミングされる場合、フローティングゲートレベルにおける隣接する電荷蓄積素子間のフィールド結合などの他の妨害効果に対処するうえで最適ではない。
【００３７】
隣接フィールド結合の問題は、メモリトランジスタ間の間隔が狭くなるにつれて目立ってくる。メモリトランジスタにおいて、電荷蓄積素子はチャネル領域とコントロールゲートとに挟まれている。チャネル領域を流れる電流は、コントロールゲートと電荷蓄積素子とにおけるフィールドが与える合成電界の関数である。密度がますます高まるにつれて、メモリトランジスタ同士はますます互いに近接して形成されるようになる。すると、隣接する電荷素子からの電界は、影響を受けるセルの合成電界に著しく寄与するようになる。隣接する電界は、隣のものの電荷蓄積素子にプログラムされている電荷に依存する。この外乱電界は、隣のもののプログラムされた状態と共に変化するので、本質的に動的である。従って、影響を受けるセルは、隣のものの変化する状態に依存して、異なる時に異なって読み出される可能性がある。
【００３８】
インターリービングページの従来のアーキテクチャは、隣接フローティングゲート結合に起因するエラーを悪化させる。偶数ページと奇数ページとは互いに無関係にプログラミングされ、かつ読み出されるので、ページは１セットの条件下でプログラミングされるけれども、介在するページにその間に何が起こったかに依存して全く異なる条件セット下で読み戻される可能性がある。読み出しエラーは、密度が高まるにつれてもっと厳しくなり、多状態の実装例のためにより正確な読み出し操作と、しきい値ウィンドウのより粗い分割とを要求する。性能は悪くなり、多状態の実装例で可能な能力は限られている。
【００３９】
従って、高性能で大容量の不揮発性メモリが広く必要とされている。特に、前述した問題をうまく処理する読み出し動作およびプログラム動作が改善された大容量不揮発性メモリを得る必要がある。
【特許文献１】米国特許第５，５９５，９２４号
【特許文献２】米国特許第５，０７０，０３２号
【特許文献３】米国特許第５，０９５，３４４号
【特許文献４】米国特許第５，３１５，５４１号
【特許文献５】米国特許第５，３４３，０６３号
【特許文献６】米国特許第５，６６１，０５３号
【特許文献７】米国特許第５，３１３，４２１号
【特許文献８】米国特許第６，２２２，７６２号
【特許文献９】米国特許第５，５７０，３１５号
【特許文献１０】米国特許第５，９０３，４９５号
【特許文献１１】米国特許第６，０４６，９３５号
【特許文献１２】米国特許第５，７６８，１９２号
【特許文献１３】米国特許第６，０１１，７２５号
【特許文献１４】米国特許第５，５７０，３１５号
【特許文献１５】米国特許第５，７７４，３９７号
【特許文献１６】米国特許第６，０４６，９３５号
【特許文献１７】米国特許第５，１７２，３３８号
【特許文献１８】米国特許第４，３５７，６８５号
【特許文献１９】米国特許出願第１０／２５４，４８３号
【非特許文献１】エイタンらによる「ＮＲＯＭ：新規な局所トラッピング、２ビットの不揮発性メモリセル」，２０００年１１月のＩＥＥＥ電子デバイスレターズ，第２１巻，第１１号，５４３〜５４５ページ
【発明の開示】
【００４０】
大容量で高性能の不揮発性メモリデバイスに対するこれらの必要性は、読み書き回路の大きなページに、メモリセルの対応するページを並列に読み書きさせることによって満たされる。特に、高密度チップの集積化に固有の、読み出しおよびプログラミングにエラーをもたらす可能性のある外乱効果はなくされるか、或いは極めて軽微にされる。
【００４１】
ソースラインバイアスは、読み書き回路のグランドループの抵抗がゼロでないことからもたらされるエラーである。このエラーは、電流が流れるときの抵抗を横断する電圧降下に起因する。本発明の一つの態様によれば、マルチパス感知のための特徴および技術を有する読み書き回路によって、ソースラインバイアスを減少させる方法が達成される。１ページのメモリセルが並列に感知されるときに、各パスは、与えられた境界電流値より高い伝導電流を有するメモリセルを識別し、シャットダウンするのに役立つ。識別されたメモリセルは、それらに関連するビットラインを接地に引き込むことによってシャットダウンされる。
【００４２】
一つの実装例では、与えられた境界電流値は、従来のシングルパス感知についての区切り点電流値より高い。或いは、与えられた境界電流値は、従来のシングルパス感知に関連する区切り点の電流値に漸次収斂する。このようにして、より高い電流のセルからの寄与をなくすことによって総電流量が大幅に低減されるので、後続のパスでの感知に対するソースラインバイアスからの影響は小さくなる。
【００４３】
一つの好ましい実施形態によれば、電流状態は、その伝導電流の各々を与えられた境界電流値と比較することによって第１のパスにおいて識別される。
【００４４】
他の好ましい実施形態によれば、高電流状態は各ビットラインを被制御電流源でプリチャージすることによって第１のパスで識別される。これは、供給される電流が境界電流値に制限された被制御電流源として動作するプリチャージ回路によって達成される。このようにして、境界電流値を上回る伝導電流を伴うメモリセルは、プリチャージ回路がそれ自身と関連するビットラインを充電し得るよりも早く当該電流を排出する。従って、これらの高電流のメモリセルは、そのビットラインが充電されなかったので識別され、その後、後続のパスに参加しないように排除される。
【００４５】
さらに他の好ましい実施形態によれば、高電流状態は、与えられた境界電流値との比較と、被制御プリチャージとを含む複数のパスにより識別される。
【００４６】
他の１つのエラーは、ビットライン間の容量性結合に起因する。本発明の他の態様によれば、メモリデバイスとその方法とは、ビットライン間結合またはクロストークに起因するエラーを極めて小さくすると同時に、複数のメモリセルを並列に感知することを可能にする。本質的に、並列に感知される複数のビットラインのビットライン電圧は、ビットラインの各々の隣接する対間の電圧差が、その伝導電流が感知される時とは実質的に無関係であるように、制御される。この条件が課されるときには、種々のビットラインの容量に起因する変位電流は、時間変化する電圧差に全て依存するので、無くなる。
【００４７】
１つの好ましい実施形態では、これは、接続されたビットラインの任意の隣接する対での電位差が時間に依存しないことも保証する並列感知回路により達成される。
【００４８】
従来技術の感知は、ビットライン容量に起因して等価コンデンサから放電させる伝導電流の速度を判定することを含む。これは、固定されたビットライン電圧で感知するという本発明の特徴と相反する。
【００４９】
本発明の他の一つの態様によれば、感知回路および方法は、メモリセルが当該ビットラインと無関係な与えられたコンデンサを放電または充電する速度に留意することによって当該メモリセルの伝導電流の判定を可能にする。これは、最適の感知回路および方法を使用することを可能にするが、それらはメモリアレイのアーキテクチャとは無関係である（すなわち、ビットライン静電容量とは無関係である）。さらに重要なことに、ビットラインクロストークを回避するために、感知中にビットライン電圧を固定することを可能にする。
【００５０】
高密度集積回路として形成された不揮発性メモリに固有のエラーは、近隣の電荷記憶素子からのフィールドの結合に起因する。個々のメモリセルは、それら自身の記憶素子からのフィールドだけでなく、近隣のセルの記憶装置からのフィールドによる影響も受ける。本発明の他の一つの態様によれば、外来の近隣フィールドに起因するエラーは、プログラミングと読み出しとの間に各セルのフィールド環境の変化を最小にすることによって最小にされる。これは、その１ページ内の全ての隣接するメモリセルを一緒にプログラムすることによって達成される。個々のメモリセルとその近隣のメモリセルとが一緒にプログラムされるので、個々のセルがプログラムされるときから当該セルが読み出されるときまで当該個々のセルにより見られるフィールド環境の最小の変化を保証する。このようにして、プログラム検証時に招来されるエラーは読み出し中と同様のエラーによって相殺され、エラーは低減され、データに左右されにくくなる。
【００５１】
本発明の付加的な特徴および利点は、添付図面と関連して読まれるべきであるその好ましい実施形態についての以下の説明から理解されるであろう。
【発明を実施するための最良の形態】
【００５２】
図６Ａは、本発明の一実施形態による１ページのメモリセルを並列に読み出しおよびプログラムするための読み書き回路を有するメモリデバイスを概略的に例示する。メモリデバイスは、メモリセル３００の２次元アレイと、制御回路３１０と、読み書き回路３７０とを備える。メモリアレイ３００は、行復号器３３０を介してワードラインにより、また列復号器３６０を介してビットラインにより、アドレス指定可能である。読み書き回路３７０は、多数の感知モジュール３８０を含み、１ページのメモリセルを並列に読み出したり、またはプログラムすることを可能にする。１行のメモリセルが複数のページに区分される一実施形態では、読み書き回路３７０を個々のページに多重化するためにページマルチプレクサ３５０が設けられる。
【００５３】
制御回路３１０は、メモリアレイ３００に対してメモリ動作を実行するために、読み書き回路３７０と協力する。制御回路３１０は、状態マシン３１２、オンチップアドレス復号器３１４および電力制御モジュール３１６を含む。状態マシン３１２は、記憶動作のチップレベル制御を提供する。オンチップアドレス復号器３１４は、復号器３３０および３７０により使用されるハードウェアアドレスへの、ホストまたはメモリコントローラにより使用されるものの、アドレスインタフェースを提供する。電力制御モジュール３１６は、記憶動作中にワードラインおよびビットラインに供給される電力および電圧を制御する。
【００５４】
図６Ｂは、図６Ａに示すコンパクトなメモリデバイスの好ましい構成を例示する。種々の周辺回路によるメモリアレイ３００へのアクセスは、当該アレイの向かい合う側に対称的に実現されているので、各側のアクセスラインおよび回路の密度は半分に減らされている。従って、行復号器は行復号器３３０Ａおよび３３０Ｂに分割され、列復号器は列復号器３６０Ａおよび３６０Ｂに分割されている。１行のメモリセルが複数のページに区分される実施形態では、ページマルチプレクサ３５０はページマルチプレクサ３５０Ａおよび３５０Ｂに分割される。同様に、読み書き回路は、下からビットラインに接続する読み書き回路３７０Ａとアレイ３００の上からビットラインに接続する読み書き回路３７０Ｂとに分割される。このようにして、読み書きモジュールの密度が、従って感知モジュール３８０の密度が、ほぼ半分に減らされる。
【００５５】
ソースラインエラー管理
メモリセル感知に伴う１つの潜在的問題は、ソースラインバイアスである。多数のメモリセルが並列に感知されるとき、それらの結合電流は、有限の抵抗を有するグランドループに顕著な電圧降下を結果としてもたらす可能性を有する。これは、しきい値電圧感知を使用する読み出し動作にエラーを生じさせるソースラインバイアスを結果としてもたらす。
【００５６】
図７Ａは、接地に対する有限の抵抗を有するソースラインに流れる電流に起因するソース電圧エラーの問題を示す。読み書き回路３７０は、１ページのメモリセルを同時に操作する。読み書き回路の各感知モジュール３８０は、ビットライン３６を介して対応するセルに結合される。例えば、感知モジュール３８０は、メモリセル１０の伝導電流ｉ1 （ソース−ドレイン電流）を感知する。当該伝導電流は、感知モジュールからビットライン３６を通ってメモリセル１０のドレインに流入し、ソースライン３４を通して接地へ進む前にソース１４から流出する。集積回路チップでは、１メモリアレイ中の複数のセルのソースは、メモリチップの何らかの外部グランドパッド（例えば、Ｖssパッド）に接続されたソースライン３４の複数のブランチとして全て互いに結合される。ソースラインの抵抗を減少させるように金属ストラップが使用されるときでも、メモリセルのソース電極とグランドパッドとの間に有限の抵抗Ｒが残る。通常、グランドループ抵抗Ｒは約５０オームである。
【００５７】
並列に感知されるメモリのページ全体について、ソースライン３４を流れる総電流は全伝導電流の合計、すなわちｉTOT ＝ｉ1 ＋ｉ2 ＋・・・＋ｉp である。一般に、各メモリセルは、その電荷記憶素子にプログラムされた電荷の量に依存する伝導電流を有する。メモリセルの与えられたコントロールゲート電圧について、少量の電荷が割合に大きな伝導電流（図４を参照）を生じさせる。メモリセルのソース電極とグランドパッドとの間に有限の抵抗が存在するとき、その抵抗の両端間での電圧降下は、Ｖdrop＝ｉTOT Ｒにより得られる。
【００５８】
例えば、４，２５６本のビットラインが各々１μＡで同時に放電すれば、ソースライン電圧降下は４０００本×１μＡ／ライン×５０オーム〜０．２ボルトに等しくなる。このソースラインバイアスは、メモリセルのしきい値電圧が感知されるときに、０．２ボルトの感知エラーの原因となる。
【００５９】
図７Ｂは、ソースライン電圧降下により引き起こされるメモリセルのしきい値電圧レベルのエラーを示す。メモリセル１０のコントロールゲート３０に供給されるしきい値電圧ＶT は、ＧＮＤに関しての電圧である。しかし、メモリセルが見る実効ＶT は、そのコントロールゲート３０とソース１４との間の電圧差である。供給される電圧と実効ＶT との間にはほぼＶdropの差がある（ソース１４からソースラインまでの小さな電圧降下寄与は無視する）。このＶdrop、すなわちソースラインバイアスは、メモリセルのしきい値電圧が感知されるときに、例えば０．２ボルトの感知エラーの一因となる。このバイアスは、データに依存するので、すなわち当該ページのメモリセルの記憶状態に依存するので、容易には除去され得ない。
【００６０】
本発明の一つの態様によれば、ソースラインバイアスを減少させる方法は、マルチパス感知のための特徴および技術を伴う読み書き回路により達成される。各パスは、与えられた境界電流値より大きな伝導電流を伴うメモリセルを識別し、シャットダウンするのに役立つ。通常、各パスで、与えられた境界電流値は、従来のシングルパス感知のための区切り点の電流値に漸次収斂する。このようにして、大電流セルがシャットダウンされているので、後続のパスでの感知はソースラインバイアスの影響を受けにくくなってゆく。
【００６１】
図８は、４状態メモリについての１ページのメモリセルの個数分布の例を示す。記憶状態の各クラスターは、互いに明確に分離された１つの範囲の伝導電流ＩSD内でプログラムされる。例えば、区切り点３８１は、“１”および“２”記憶状態をそれぞれ表す２つのクラスタの間の境界電流値である。従来のシングルパス感知では、“２”記憶状態についての必要条件は、それが区切り点３８１より少ない伝導電流を有することである。図８において、ソースラインバイアスが無いとすれば、供給されたしきい値電圧ＶT に関しての個数分布は実線の曲線により示される。しかし、ソースラインバイアスエラーがあるので、各メモリセルのコントロールゲートにおけるしきい値電圧は、ソースラインバイアスだけ高くなる。このことは、当該バイアスを補償するために、より高いコントロールゲート電圧を印加する必要があることを意味する。図８において、ソースラインバイアスは、より高い供給電圧ＶT の方への分布のシフト（破線）という結果をもたらす。そのシフトは、より高い（より少ない電流）記憶状態についてはより大きくなる。区切り点３８１がソースラインエラーが無い場合のために設計されているとすれば、ソースラインエラーが存在するが故に、伝導電流を有する“１”状態のテールエンドの一部は、区切り点３８１より高いことを意味する伝導が無い領域に現れることになる。このことは、“１”状態のうちの一部（より大きな伝導）が誤って“２”状態（より少ない伝導）として区別されるという結果をもたらし得る。
【００６２】
例えば、このマルチパス感知は、２つのパス（ｊ＝１から２）で実行され得る。第１のパス後、区切り点３８１より大きな伝導電流を伴うそれらメモリセルが、識別され、それら伝導電流をオフに転換させることによって除去される。それらの伝導電流をオフに転換させる１つの好ましい方法は、ビットライン上のそれらのドレイン電圧を接地にセットすることである。図７Ａも参照すると、これは、区切り点３８１により分離される全ての高電流状態を実際上除去し、ｉTOT が大幅に減少させられ、従ってＶdropが大幅に減少させられるという結果をもたらす。第２のパス（ｊ＝２）で、ソースラインバイアスに寄与した高電流状態が除去されているので、破線の分布は実線の分布に近づく。従って、境界電流値として区切り点３８１を用いる感知は、“１”状態を“２”状態と取り違えるという結果をもたらさない。
【００６３】
従来の１パス方式と比べて、この２パス方法は、“１”つのセルの一部を“２”またはそれ以上のセルと誤認する確率を大幅に減少させる。３以上のパスも考えられるが、パスの数を増やしていっても成果は少ない。さらに、各パスは同じ境界電流を持つことができ、或いは、各々の連続するパスで使用される境界電流は、従来のシングルパス感知で通常使用される区切り点の境界電流に収斂してゆく。
【００６４】
図９は、本発明の一実施形態によるソースラインバイアスを減少させるためのマルチパス感知方法を示す流れ図である。
ステップ４００：１ページのメモリセルについて、最初にメモリセルの動作セットを当該ページのメモリセルに等しくセットする。
ステップ４１０：マルチパスｊ＝１からＮまでを開始する。
ステップ４２０：境界電流値Ｉ0 （ｊ）をセットし、ここで第１のパスｊ＞１後に、Ｉ0 （ｊ）は前のパスｊ−１のパスより少ないか或いは等しい、すなわちＩ0 （ｊ）＜＝Ｉ0 （ｊ−１）である。
ステップ４３０：境界電流値Ｉ0 （ｊ）より高い伝導電流を有する当該動作セット中のそれらメモリセルを判定する。
ステップ４４０：境界電流値Ｉ0 （ｊ）より高い伝導電流を有するそれらメモリセルにおけるさらなる電流を抑制する。
ステップ４５０：メモリセルの動作セットを、その伝導電流が抑制されていない残りのメモリセルに等しくセットする。ｊ＜Ｎであれば、ステップ４１０に戻り、そうでなければステップ４６０に進む。
ステップ４６０：当該ページのメモリセルの状態を読み出す。
ステップ４７０：終了。
【００６５】
図１０は、本発明の好ましい実施形態によるマルチパス感知モジュールを示す概略図である。マルチパス感知モジュール３８０は、結合されたビットライン３６を介してメモリセル１０の伝導電流を感知する。それは、数個のコンポーネントを選択的に接続され得る感知ノード４８１を有する。最初に、絶縁トランジスタ４８２は、信号ＢＬＳによりイネーブルされたとき、ビットライン３６を感知ノード３８１に接続する。プリチャージ回路４８４は、感知ノード４８１に結合されている。プリチャージ回路４８４がイネーブルされるときに、ビットライン電圧を、感知に適する所定のドレイン電圧に至らせる。同時に、当該メモリセルのコントロールゲートは、考察されている与えられた記憶状態のための所定のしきい値電圧ＶT （ｉ）にセットされる。これは、メモリセル１０においてソース−ドレイン伝導電流を生じさせ、それが結合されたビットライン３６から感知され得る。当該伝導電流は、当該メモリセルのソースおよびドレインの間に規定の電圧差が存在するときに、当該メモリセルにプログラムされている電荷と印加されたＶT （ｉ）との関数である。
【００６６】
このとき、センス増幅器３９０は、感知ノードに結合されてメモリセル１０における伝導電流を感知する。セル電流弁別器３９４は、電流レベルの弁別器または比較器として作用する。これは、当該伝導電流が与えられた境界電流値Ｉ0 （ｊ）より高いか低いかを判定する。高ければ、ラッチ３９６が所定の状態にセットされる。ラッチ３９６が所定の状態にセットされ、例えばＩＮＶがハイ（ＨＩＧＨ）であることに応答して、プルダウン回路４８６が起動される。これにより、感知ノード４８１を、従って接続されているビットライン３６を、接地電圧にまで引き下げる。これは、そのソースおよびドレインの間に電圧差が無いので、メモリセル１０における伝導電流をそのコントロールゲート電圧に関わりなく抑制する。
【００６７】
一般に、対応する数のマルチパス感知モジュール３８０により操作される１ページのメモリセルがある。ページコントローラ４９８は、各感知モジュールに制御信号およびタイミング信号を供給する。一実施形態では、ページコントローラ４９８は、図６Ａに示す制御回路３１０の状態マシン３１２の一部として実現される。他の一つの実施形態では、ページコントローラは読み書き回路３７０の一部である。ページコントローラ４９８は、各マルチパス感知モジュール３８０を所定数のパス（ｊ＝１からＮまで）を通して循環させ、また各パスの間、所定の境界電流値Ｉ0 （ｊ）を供給する。図１３と関連して後に分かるように、境界電流値は感知のための１期間として実現されても良い。最後のパスの後に、ページコントローラ４９８は、感知ノード４８１の状態を読み出しバス４９９への被感知データとして読み出すために信号ＮＣＯで転送ゲート４８８をイネーブルする。合計で、１ページの感知データが全てのマルチパスモジュール３８０から読み出される。
【００６８】
図１１は、図１０のマルチパス感知モジュールの動作を示す流れ図である。
ステップ４００：ビットラインが各々結合されている１ページのメモリセルについて、始めにメモリセルの動作セットを当該ページのメモリセルに等しくセットする。
ステップ４０２：当該動作セットのメモリセルの個々のビットラインを所定の電圧範囲内に充電する。
ステップ４１０：マルチパスｊ＝１からＮまでを開始する。
ステップ４１２：所定の電圧範囲内の電圧の動作セットのメモリセルの個々のビットラインから開始する。
ステップ４２０：境界電流値Ｉ0 （ｊ）をセットし、ここで第１のパスｊ＞１後、Ｉ0 （ｊ）は前のパスｊ−１のパスより少ないか或いは等しい、すなわちＩ0 （ｊ）＜＝Ｉ0 （ｊ−１）である。
ステップ４３０：境界電流値Ｉ0 （ｊ）より高い伝導電流を有する当該動作セット中のそれらメモリセルを判定する。
ステップ４４０：境界電流値Ｉ0 （ｊ）より高い伝導電流を有するそれらメモリセルにおけるさらなる伝導電流を抑制する。
ステップ４５２：当該動作セットのメモリセルを、そのビットラインがラッチされていなく、かつ接地に引き込まれていない残りのメモリセルに等しくセットする。ｊ＜Ｎならば、ステップ４１０に戻り、そうでなければステップ４６０に進む。
ステップ４６０：当該ページのメモリセルの状態を読み出す。
ステップ４７０：終了。
【００６９】
ビットライン間結合の制御を伴う感知
図１２は、３つの隣接するビットラインと、それらの間の容量結合の効果とを示す。メモリセル１０−０には２つのセル１０−１および１０−２が隣接している。同様に、これらの３個のメモリセルに、３つの隣接するビットライン３６−０，３６−１および３６−２がそれぞれ結合されている。各ビットラインはそれ自身の自己静電容量ＣBL0 ，ＣBL1 およびＣBL2 をそれぞれ有する。隣接するビットライン３６−０および３６−１の対は相互静電容量ＣBL01を有する。隣接するビットライン３６−０および３６−２は相互静電容量ＣBL02を有する。
【００７０】
従って、種々の静電容量に起因する電流の種々のブランチがあり得ることが分かる。特に、各ビットラインの自己容量に起因する電流は以下のような結果をもたらす。
ｉBLC0＝ＣBL0 ｄ／ｄｔＶBL0 
ｉBLC1＝ＣBL1 ｄ／ｄｔＶBL1 
ｉBLC2＝ＣBL2 ｄ／ｄｔＶBL2
【００７１】
同様に、隣接するビットライン３６−０および３６−２の対に起因する横流は、以下のとおりである。
ｉBLC01 ＝ＣBL01ｄ／ｄｔ（ＶBL0 −ＶBL1 ）
ｉBLC02 ＝ＣBL02ｄ／ｄｔ（ＶBL0 −ＶBL2 ）
【００７２】
メモリセル１０−０について、当該セルの伝導電流は以下のとおりである。
ｉCELL〜ｉBL0 ＋［ｉBLC00 ＋ｉBLC01 ＋ｉBLC02 ］
【００７３】
前述したように得られるセル電流は、隣接するビットラインからの寄与を含んでいるだけなので、１つの近似である。一般に、ビットラインＢＬ０について、左側の隣接していないビットラインに起因する静電容量ＣBL03、および右側の隣接していないビットラインに起因する静電容量ＣBL04もある。同様に、隣接していないビットラインＢＬ１およびＢＬ２の間の相互静電容量ＣBL12がある。これらの静電容量は、各コンデンサの両端間の変動する電圧に依存する変位電流の原因となる。隣接していないビットラインからの寄与は、隣接するビットラインからの寄与のおよそ１０％になると見積もられている。
【００７４】
また、感知モジュール３８０はビットラインに結合される（図１０を参照）ので、それが検出した電流はｉBL0 であるが、これは種々のビットラインの静電容量からの電流寄与があるためにｉCELLと同一ではない。
【００７５】
一つの従来技術の解決手段は、隣接するセルのビットラインを接地すると同時にメモリセルを感知することである。メモリセルにおける伝導電流は、結合したビットラインの静電容量を通しての放電の速度に留意することによって感知される。従って、ビットライン電圧の変化率から伝導電流を引き出すことができる。図１２を参照すると、このことは、ビットラインＢＬ０  ３６−０上の伝導電流が感知されている間、隣接するビットラインＢＬ１  ３６−１の電圧ＶBL1 と隣接するビットラインＢＬ２  ３６−２の電圧ＶBL2 とがゼロにセットされることを意味する。隣接するビットラインの電流を止めることによって、隣接するビットライン間のクロストークが除去される。しかし、この従来技術の感知方法は、時間変化するＶBL0 ＝ＶBL0 （ｔ）という結果をもたらし、また前述した方程式により、接地に関してのＢＬ０の自己静電容量はＣBL00＋ＣBL01＋ＣBL02になる。この従来技術の感知方法も、ＣBL03、ＣBL04およびＣBL12に関連するビットラインなどの隣接していないビットラインに起因する変位電流を除去しない。これらの電流は、小さいけれども感知可能である。
【００７６】
本発明の他の一つの態様によれば、メモリデバイスとそのための方法は、ビットライン間結合に起因するエラーを最小にすると同時に、複数のメモリセルを並列に感知する動作を提供する。本質的に、複数のメモリセルに結合された複数のビットラインのビットライン電圧は、ラインの各隣接対間の電圧差が当該ラインの伝導電流が感知されている間に実質的に依存しないように、制御される。この条件が課されたとき、種々のビットライン静電容量に起因する全ての電流は、時間変化する電圧差に依存するので、除かれる。従って、前述した方程式から、［ｉBLC00 ＋ｉBLC01 ＋ｉBLC02 ］＝０であるので、ビットラインから感知される電流はセルの電流と同一であり、例えば、ｉBL0 ＝ｉCELLである。
【００７７】
図１３Ａは、ビットライン間結合を減少させると同時に感知を行う方法を示す流れ図である。
ステップ５００：１ページのメモリセルの各々に、その伝導電流を感知するために、１本のビットラインを結合させる。
ステップ５１０：各ビットラインを所定の電圧範囲内のビットライン電圧まで充電する。
ステップ５２０：ビットラインの各隣接対間の電圧差が実質的に時間に依存しないように、各ビットラインのビットライン電圧を制御する。
ステップ５３０：ビットラインが制御されている間に、各ビットラインを通る伝導電流を感知する。
ステップ５４０：終了。
【００７８】
本発明の他の一つの態様によれば、一定の電圧条件にも関わらず、感知回路および方法は、与えられたコンデンサの電圧変化速度に留意することによってメモリセルの伝導電流の判定を可能にする。
【００７９】
図１３Ｂは、図１３Ａに示す感知するステップ５３０のより詳細な実施形態を示す流れ図である。
ステップ５３２：ビットラインが制御されている間に、各ビットラインを通る伝導電流を、それを用いて与えられたコンデンサの両端間の電圧を変化させることによって、感知する。
ステップ５３４：その与えられたコンデンサの両端間の電圧の変化速度により伝導電流を判定する。
【００８０】
図１４は、本発明の種々の態様を実現する好ましい感知モジュールを例示する。感知モジュール４８０は、ビットライン絶縁トランジスタ４８２と、ビットラインプルダウン回路４８６と、ビットライン電圧クランプ６１０と、読み出しバス転送ゲート４８８と、センス増幅器６００とを含む。
【００８１】
感知モジュール４８０は、ビットライン絶縁トランジスタ４８２が信号ＢＬＳによってイネーブルされたときに、メモリセル１０のビットライン３６に接続可能である。感知モジュール４８０は、センス増幅器６００によってメモリセル１０の伝導電流を感知し、読み出し結果を感知ノード４８１においてデジタル電圧レベルＳＥＮ２としてラッチし、それを読み出しバス４９９へ出力する。
【００８２】
センス増幅器６００は、本質的に、第２の電圧クランプ６２０と、プリチャージ回路６４０と、弁別器または比較回路６５０と、ラッチ６６０とを含む。弁別回路６５０は、専用のコンデンサ６５２を含む。
【００８３】
感知モジュール４８０は、図１０に示すマルチパス感知モジュール３８０と類似している。しかし、図１４では、プリチャージ回路６４０は、後述されるように弱いプルアップの特徴で実現されている。これは、高電流を伴うそれらセルを識別して、ソースラインバイアスエラーを減少させる目的でそれらをオフに転換するための他の１つの方法として役立つ。
【００８４】
感知モジュール４８０は、ビットライン間結合を減少させるための付加的な特徴も有する。これは、感知中にビットライン電圧を時間に依存させないように保つことによって実現される。これは、ビットライン電圧クランプ６１０により達成される。後述されるように、第２の電圧クランプ６２０は、あらゆる感知条件下でビットライン電圧クランプ６１０の適切な機能を保証する。また、感知は、伝導電流に起因するビットラインの静電容量の放電の速度に留意する従来の技術方法によって行われるのではなく、センス増幅器６００により提供される専用のコンデンサ６５２の放電の速度に留意する。
【００８５】
感知モジュール４８０の一つの特徴には、ビットライン間結合を回避するために、感知中のビットラインへの一定の電圧源の組み込みがある。これは、ビットライン電圧クランプ６１０によって好ましく実現される。ビットライン電圧クランプ６１０は、ビットライン３６と直列のトランジスタ６１２でダイオードクランプのように動作する。そのゲートは、そのしきい値電圧ＶT の上の所望のビットライン電圧ＶBLに等しい一定の電圧ＢＬＣへバイアスされる。このようにして、それはビットラインを感知ノード４８１から絶縁させ、所望のＶBL＝０．５から０．７ボルトなどの一定の電圧レベルをビットラインのためにセットする。一般に、ビットライン電圧レベルは、長いプリチャージ時間を避けるために十分に低いけれども、暗騒音およびその他の要素を避けるために十分に高いレベルにセットされる。
【００８６】
センス増幅器６００は、感知ノード４８１を通る伝導電流を感知し、伝導電流が所定値より上か下かを判定する。センス増幅器は、感知した結果をデジタル形式で信号ＳＥＮ２として感知ノード４８１から読み出しバス４９９へ出力する。
【００８７】
本質的に信号ＳＥＮ２の反転状態であるデジタル制御信号ＩＮＶも、プルダウン回路４８６を制御するために出力される。感知された伝導電流が所定値より高いときには、ＩＮＶはハイであり、ＳＥＮ２はロー（ＬＯＷ）である。この結果は、プルダウン回路４８６によって強化される。プルダウン回路４８６は、制御信号ＩＮＶによって制御されるｎ−トランジスタ４８７を含む。
【００８８】
感知モジュール４８０の動作およびタイミングについては、図１４およびタイミング図１５（Ａ）〜１５（Ｋ）の両方を参照して説明する。図１５（Ａ）〜１５（Ｋ）は、フェーズ（１）〜（９）に区分されている。
【００８９】
フェーズ（０）：セットアップ
感知モジュール４８０は、イネーブル信号ＢＬＳ（図１５（Ａ）（０））を介してビットライン３６に接続される。電圧クランプは、ＢＬＣでイネーブルされる（図１５（Ｂ）（０））。プリチャージ回路６４０は、制御信号ＦＬＴで限定電流源としてイネーブルされる（図１５（Ｃ）（０））。
【００９０】
フェーズ（１）：制御されたプリチャージ
センス増幅器６００は、トランジスタ６５８を介して信号ＩＮＶを接地に引くリセット信号ＲＳＴ（図１５（Ｄ）（１））によって初期化される。従って、リセットでＩＮＶはローにセットされる。同時に、ｐ−トランジスタ６６３は、相補的な信号ＬＡＴをＶddまたはハイに引く（図１５（Ｆ）（１））。
【００９１】
絶縁ゲート６３０は、信号ＬＡＴによって制御されるｎ−トランジスタ６３４により形成される。リセット後、当該絶縁ゲートはイネーブルされて感知ノード４８１をセンス増幅器の内部感知ノード６３１に接続し、信号ＳＥＮ２は内部感知ノード６３１に存する信号ＳＥＮと同じになる。
【００９２】
プリチャージ回路６４０は、内部感知ノード６３１および感知ノード４８１を通して所定期間にわたってビットライン３６をプリチャージする。これは、当該ビットラインを、その中での伝導を感知するために最適の電圧にする。
【００９３】
プリチャージ回路６４０は、制御信号ＦＬＴ（“ＦＬＯＡＴ”）により制御されるプルアップｐ−トランジスタ６４２を含む。ビットライン３６は、ビットライン電圧クランプ６１０によりセットされる所望のビットライン電圧の方へ引き上げられる。引き上げの速度は、ビットライン３６内の伝導電流に依存する。伝導電流が小さいほど、引き上げは速い。
【００９４】
図１５（Ｈ１）〜１５（Ｈ４）は、７００ｎＡ、４００ｎＡ、２２０ｎＡおよび４０ｎＡの伝導電流をそれぞれ有するメモリセルのビットライン電圧を例示する。
【００９５】
所定値以上の伝導電流を有するそれらメモリセルをオフに転換させて、それらのソースラインバイアスへの寄与を除去すれば、ソースラインバイアスに起因する感知エラーが最小にされるということを、図７〜１１と関連して前に既に説明した。
【００９６】
本発明の他の態様によれば、プリチャージ回路６４０は２つの機能に役立つように実現される。１つは、ビットラインを最適な感知電圧までプリチャージすることである。もう１つは、ＤＣ（直流）感知のための所定の電圧より高い伝導電流を有するそれらメモリセルを識別するので、それらがソースラインバイアスに寄与しないようにするのに役立つことである。
【００９７】
ＤＣ感知は、所定の電流をビットラインに供給するために電流源のように動作するプリチャージ回路を設けることによって達成される。ｐ−トランジスタ６４２を制御する信号ＦＬＴは、所定の電流がプリチャージ回路６４０を流れるように“プログラム”されるようになっている。一例として、ＦＬＴ信号は、５００ｎＡにセットされた基準電流を有するカレントミラーから発生され得る。ｐ−トランジスタ６４２が当該カレントミラーの反転レグ (mirrored leg) を形成するときに、同じ５００ｎＡがそれに投入される。
【００９８】
図１５（Ｉ１）〜１５（Ｉ４）は、７００ｎＡ、４００ｎＡ、２２０ｎＡおよび４０ｎＡの伝導電流を有するメモリセルにそれぞれ接続された４つのビットラインの例における電圧を例示する。プリチャージ回路６４０が５００ｎＡの限界を有する電流源であるときに、例えば、５００ｎＡを上回る伝導電流を有するメモリセルは、ビットライン上の電荷を、それが蓄積し得るよりも速く排出させる。従って、伝導電流７００ｎＡを有するビットラインについて、内部感知ノード６３１におけるその電圧または信号ＳＥＮは０ｖの近くにとどまる（図１５（Ｉ１）（１））。一方、メモリセルの伝導電流が５００ｎＡより低ければ、プリチャージ回路６４０はビットラインを充電し始め、その電圧はクランプされているビットライン電圧（例えば、電圧クランプ６１０によりセットされた０．５ｖ）の方へ上昇し始める（図１５（Ｉ２）（１）〜１５（Ｉ４）（１））。同様に、内部感知ノード６３１は、０ｖの近くにとどまるか、或いはＶddに引き上げられるかのいずれかである（図１５（Ｇ））。一般に、伝導電流が小さいほど、ビットライン電圧はクランプされているビットライン電圧まで速く充電される。制御されたプリチャージフェーズ後、ビットライン上の電圧を調べることにより、接続されたメモリセルが所定のレベルより高い伝導電流を有するのか、或いは低い伝導電流を有するのかを識別することが可能である。
【００９９】
フェーズ（２）：高電流セルのＤＣラッチングと後続の感知からの除去
制御されたプリチャージフェーズ後、最初のＤＣ高電流感知フェーズが始まり、ここで信号ＳＥＮが弁別回路６５０によって感知される。当該感知により、所定レベルより高い伝導電流を有するそれらメモリセルが識別される。弁別回路６５０は直列の２つのｐ−トランジスタ６５４および６５６を備え、信号ＩＮＶを登録するノード６５７のためのプルアップとして役立つ。ｐ−トランジスタ６５４はローになる読み出しストローブ信号ＳＴＢによりイネーブルされ、ｐ−トランジスタ６５６はローになる内部感知ノード６３１におけるＳＥＮ信号によりイネーブルされる。前述したように、高電流セルは、信号ＳＥＮを０ｖの近くに保つか、或いは少なくともｐ−トランジスタ６５６をオフに転換させるのに十分な高さまでそのビットラインをプリチャージすることはできない。例えば、弱いプルアップが５００ｎＡの電流に制限されるならば、７００ｎＡの伝導電流を有するセルをプルアップすることはできない（図１５（Ｇ１）（２））。ＳＴＢがローをストローブしてラッチしたときに、ノード６５７のＩＮＶはＶddまでプルアップされる。これは、ラッチ回路６６０をＩＮＶハイおよびＬＡＴローにセットする（図１５（Ｈ１）（２））。
【０１００】
ＩＮＶがハイでＬＡＴがローであるときに、絶縁ゲート６３０はディスエーブルされ、感知ノード４８１は内部感知ノード６３１から遮断される。同時に、ビットライン３６はプルダウン回路４８６によって接地へ引かれる（図１５（Ｉ１）（２））。これにより、ビットライン内の伝導電流が実際上オフにされ、それをソースラインバイアスに寄与し得なくする。
【０１０１】
従って、感知モジュール４８０の一つの好ましい実施形態では、制限された電流源プリチャージ回路が使用される。これは、高電流を伝導するビットラインを識別し、かつそれらをオフに転換させて後続の感知におけるソースラインバイアスエラーを最小にする付加的な方法或いは代わりの方法（ＤＣ感知）を提供する。
【０１０２】
他の実施形態では、プリチャージ回路は、高電流ビットラインを識別するのに役立つように特別に構成されないが、メモリシステムが利用し得る最大電流の許容範囲内に当該ビットラインをなるべく速くプルアップし、かつプリチャージするように最適化される。
【０１０３】
フェーズ（３）：回復／プリチャージ
前にプルダウンされていなかったビットライン３６などのビットラインでの伝導電流の感知の前に、プリチャージ回路は信号ＦＬＴによって起動されて内部感知ノード６３１をＶddまでプリチャージする（図１５（Ｃ）（３）および図１５（Ｉ２）（３）〜１５（Ｉ４）（３））。
【０１０４】
フェーズ（４）：第１のＡＣ感知
感知ノードが浮かされ、かつその電圧が電流感知（ＡＣ或いは交流電流感知）中に変化するので、これ以降の動作は図１０〜１１と関連して説明したマルチパス感知と類似する。図１４における向上は、ビットライン間結合を回避するようにビットライン電圧を一定に維持しながら感知を行うことである。
【０１０５】
一つの好ましい実施形態では、浮かされた内部感知ノード６３１での電圧降下を判定することによってＡＣ（交流）感知が実行される。これは、内部感知ノード６３１に結合されたコンデンサＣSA６５２を使用し、伝導電流がそれから放電される速度を考慮することによって弁別器または比較回路６５０により達成される。集積回路の環境では、コンデンサ６５２は、通常トランジスタで実現される。例えば、３０ｆＦの所定の静電容量を有し、これは電流判定を最適にするように選択することができる。通常、１００〜１０００ｎＡの範囲内の境界電流値を、放電期間を適宜調整することによってセットすることができる。
【０１０６】
弁別回路６５０は、内部感知ノード６３１の信号ＳＥＮを感知する。各感知の前に、内部感知ノード６３１の信号ＳＥＮはプリチャージ回路６４０によってＶddまで引き上げられる。これは、最初にコンデンサ６５２の両端間の電圧をゼロにセットする。
【０１０７】
センス増幅器６００が感知を実行できるときに、プリチャージ回路６４０は、ハイになるＦＬＴによりディスエーブルされる（図１５（Ｃ）（４））。第１の感知期間Ｔ１は、ストローブ信号ＳＴＢのアサーションによってセットされる。当該感知期間中に、伝導するメモリセルによって誘起された伝導電流がコンデンサから放電される。ＳＥＮは、コンデンサ６５２がビットライン３６の伝導電流の排出作用を通して放電されるときに、Ｖddから低下してゆく。図１５（Ｇ２）〜１５（Ｇ４）は、４００ｎＡ、２２０ｎＡおよび４０ｎＡの伝導電流を有するメモリセルにそれぞれ接続された残りの３つのビットラインの例に対応するＳＥＮ信号をそれぞれ示す。減少は、より高い伝導電流を有するものほど速い。
【０１０８】
フェーズ（５）：高電流セルの第１のＡＣラッチングと後続の感知からの除去
第１の所定の感知期間の終了時に、ＳＥＮはビットライン３６の伝導電流に依存するある電圧まで減少する（図１５（Ｇ２）（４）〜１５（Ｇ４）（４））。一例として、この第１のフェーズでの境界電流は、３００ｎＡであるようにセットされている。コンデンサＣSA６５２、感知期間Ｔ１およびｐ−トランジスタ６５６のしきい値電圧は、境界電流（例えば、３００ｎＡ）より高い伝導電流に対応する信号ＳＥＮが弁別回路６５０のトランジスタ６５６をオンに転換させるのに十分な低さまで降下するようになっている。ラッチング信号ＳＴＢがローにストローブするときに、出力信号ＩＮＶはハイに引かれ、ラッチ６６０によってラッチされる（図１５（Ｅ）（５）および図１５（Ｈ２））。一方、境界電流より低い伝導電流に対応する信号ＳＥＮは、トランジスタ６５６をオンに転換させることができない信号ＳＥＮを生じさせる。この場合、ラッチ６６０は変化しないので、ここでＬＡＴはハイのままである（図１５（Ｈ３）および１５（Ｈ４））。従って、弁別回路６５０が感知期間によりセットされる基準電流に関してビットライン３６の伝導電流の大きさを実際上判定することが分かる。
【０１０９】
センス増幅器６００は第２の電圧クランプ６２０も含み、その目的は、トランジスタ６１２のドレインの電圧を、ビットライン電圧クランプ６１０が適切に機能するのに十分な高さに保つことである。前述したように、ビットライン電圧クランプ６１０は、ビットライン電圧を、０．５ｖなどの所定の値ＶBLにクランプする。これには、トランジスタ６１２のゲート電圧ＢＬＣがＶBL＋ＶT （ここで、ＶT はトランジスタ６１２のしきい値電圧である）にセットされ、かつ感知ノード４８１に接続されているドレインがソースより大きい、すなわち信号ＳＥＮ２＞ＶBLであることが必要とされる。特に、電圧クランプ６１０および６２０の構成が与えられたとき、ＳＥＮ２は（ＬＡＴ−ＶT ）または（ＢＬＸ−ＶT ）のうちの小さい方より高くてはならず、ＳＥＮは低くてはいけない。感知中、絶縁ゲート６３０はパススルーモードである。しかし、感知中、内部感知ノード６３１の信号ＳＥＮがＶddから減少する電圧を有する。第２の電圧クランプ６２０は、ＳＥＮが（ＬＡＴ−ＶT ）または（ＢＬＸ−ＶT ）まで、どちらの方が低いとしても、低下するのを防止する。これは、信号ＢＬＸにより制御されるトランジスタ６１２により達成され、ここでＢＬＸは≧ＶBL＋２ＶT である（図１５（Ｆ））。従って、電圧クランプ６１０および６２０の動作を通して、ビットライン電圧ＶBLは、感知中、〜０．５ｖなどの一定の電圧に保たれる。
【０１１０】
ビットライン静電容量を使用する従来技術の代わりに、専用のコンデンサ６５２を用いて電流を測定することは、幾つかの点で有利である。第１に、ビットライン上に一定の電圧源を持つことを可能にし、これによりビットライン間のクロストークを回避する。第２に、専用のコンデンサ６５２は、感知のために最適である静電容量を選択することを可能にする。例えば、それは、約２ｐＦのビットライン静電容量と比べて約３０ｆＦの静電容量を有することができる。より小さな静電容量は、放電がより速いので、感知速度を高めることができる。最後に、ビットラインの静電容量を使用する従来技術の方法と比べて、専用の静電容量に関する感知は、感知回路をメモリのアーキテクチャから独立したものとすることを可能にする。
【０１１１】
他の実施形態では、電流判定は基準電流との比較により達成され、これは基準メモリセルの伝導電流により提供され得る。これは、カレントミラーの一部としての比較電流で実現され得る。
【０１１２】
電流判定の出力ＬＡＴは、ラッチ回路６６０によってラッチされる。当該ラッチ回路は、トランジスタ６６１，６６２，６６３および６６４、並びにトランジスタ６６６および６６８によってセット／リセットラッチとして形成される。ｐ−トランジスタ６６６は信号ＲＳＴ（リセット）により制御され、ｎ−トランジスタ６６８は信号ＳＴＢ（ストローブまたはＳＥＴ＊）により制御される。
【０１１３】
一般に、対応する数のマルチパス感知モジュール４８０により操作される１ページのメモリセルがある。第１の境界電流レベルより高い伝導電流を有するそれらメモリセルに関して、それらＬＡＴ信号はローにラッチされる。これは、ビットラインプルダウン回路４８６を起動させて対応するビットラインを接地に引き込ませ、これによりその電流をオフに転換させる。
【０１１４】
フェーズ（６）：回復／プリチャージ
前にプルダウンされていなかったビットライン３６などのビットラインの伝導電流を次に感知する前に、プリチャージ回路は信号ＦＬＴによって起動されて内部感知ノード６３１をＶddまでプリチャージする（図１５（Ｃ）（６）および図１５（Ｉ３）（６）〜１５（Ｉ４）（６））。
【０１１５】
フェーズ（７）：第２の感知
センス増幅器６００が感知を実行できるときに、プリチャージ回路６４２は、ハイになるＦＬＴによりディスエーブルされる（図１５（Ｃ）（７））。第２の感知期間Ｔ２は、ストローブ信号ＳＴＢのアサーションによってセットされる。当該感知期間中に、伝導電流があるならば、当該伝導電流を当該コンデンサから放電させる。ＳＥＮは、コンデンサ６５２がビットライン３６の伝導電流の排出作用を通して放電させられるときに、Ｖddから低下してゆく。
【０１１６】
前の例によれば、３００ｎＡより高い伝導電流を有するメモリセルは既に識別され、前のフェーズでシャットダウンされている。図１５（Ｇ３）（７）および１５（Ｇ４）（７）は、２２０ｎＡおよび４０ｎＡの伝導電流を有するメモリセルにそれぞれ接続されている２つの例としてのビットラインに対応するＳＥＮ信号をそれぞれ示す。
【０１１７】
フェーズ（８）：読み出しのための第２のラッチング
第２の所定の感知期間Ｔ２の終了時に、ＳＥＮはビットライン３６の伝導電流に依存するある電圧まで低下する（図１５（Ｇ３）（７）〜１５（Ｇ４）（７））。一例として、この第２のフェーズでの境界電流は、１００ｎＡであるようにセットされている。この場合、伝導電流２２０ｎＡを有するメモリセルのＬＡＴはローにラッチされ（図１５（Ｈ３）（７））、そのビットラインは後に接地に引かれる（図１５（Ｉ３）（７））。一方、伝導電流４０ｎＡを有するメモリセルは、ＬＡＴハイでプリセットされていたラッチの状態に影響を及ぼさない。
【０１１８】
フェーズ（９）：バスへの読み出し
最後に、読み出しフェーズで、転送ゲート４８８の制御信号ＮＣＯは、ラッチされた信号ＳＥＮ２が読み出しバス４９９に読み出されることを可能にする（図１５（Ｊ）および１５（Ｋ））。
【０１１９】
図１０にも示すページコントローラ３９８などのページコントローラは、感知モジュールの各々に制御信号およびタイミング信号を供給する。
【０１２０】
図１５（Ｉ１）〜１５（Ｉ４）から分かるように、ビットライン電圧は、各感知期間中、一定のままである。従って、前述したように、容量性のビットライン間結合が無くされる。
【０１２１】
図１４に示す感知ノード４８０は、感知が３つのパスで行われる一つの好ましい実施形態である。始めの２つのパスは高電流メモリセルを識別し、シャットダウンするために実行される。ソースラインバイアスへの高電流の寄与が無くされているので、最後のパスは低い範囲の伝導電流を有するセルをより正確に感知することができる。
【０１２２】
他の実施形態では、感知動作はＤＣパスおよびＡＣパスのいろいろな組み合わせで行われる。あるものは２つ以上のＡＣパスだけを使用する。いろいろなパスの間、使用される境界電流値は、いつも同じであっても良いし、最後のパスで使用される境界電流の方へ漸次収斂して行ってもよい。
【０１２３】
隣接フローティングゲート結合によりもたらされるエラーの管理
高密度集積回路、不揮発性メモリデバイスに固有の他の１つのエラーは、前述したように、隣接フローティングゲート結合に起因する。メモリセル同士が接近していることは、隣接するセルの電荷エレメントからのフィールド摂動の原因となる。本発明の他の一つの態様によれば、摂動に起因するエラーは、プログラミングと読み出しとの間での各セルのフィールド環境の変化を最小にすることによって最小化される。これは、１ページ中の全ての隣接するメモリセルを同時にプログラムすることによって達成される。個々のメモリセルと、それらに隣接するメモリセルとが同時にプログラムされるので、個々のセルがプログラムされるときからそれらが読み出されるときまで、個々のセルにより見られるフィールド環境の変化が最小であることを保証する。
【０１２４】
これは、偶数ページと奇数ページとを別々にプログラムする従来技術の場合とは対照的である。その場合、偶数ページのメモリセルがプログラムされた後、奇数ページ内のそれらに隣接するメモリセルから与えられるフィールドは、当該奇数ページが異なるデータセットでプログラムされるときに、根本的に変化している可能性がある。
【０１２５】
前述したように、同時にプログラムされるか、または読み出される１つの“ページ”の中のメモリセルの数は、ホストシステムによって送られるか、または要求されるデータのサイズに応じて変化する可能性がある。従って、（１）偶数ビットラインおよび奇数ビットラインを別々にプログラムする方法（これは、上側のページプログラミングおよび下側のページプログラミングを含み得る）、（２）全てのビットラインをプログラムする方法（“全てのビットラインのプログラミング”）、或いは（３）左ページまたは右ページの中の全てのビットラインを別々にプログラミングする方法（これは、右ページプログラミングおよび左ページを含み得る）などの、単一ワードラインに結合されたメモリセルをプログラムする方法が幾つかある。
【０１２６】
現存する不揮発性メモリデバイスでは、同じワードラインで結合された１行のメモリセルは２つのインターリービングページをなすように構成される。一方のページは偶数列のメモリセルから成り、他方のページは奇数列のメモリセルから成る。偶数ページまたは奇数ページは別々に感知され、プログラムされる。前述したように、これは、ビットライン間結合を制御するために必要とされる。従って、ビットラインの他方のセットに対して読み書き動作が実行されている間、１つおきのビットラインを接地させるのが好ましい。
【０１２７】
しかし、前述したように、インターリービングページのアーキテクチャは、少なくとも３つの面で不利である。第１に、付加的な多重化回路を必要とする。第２に、動作が遅い。ワードラインにより或いは１つの行内で接続されたメモリセルの読み出しまたはプログラミングを完了するために、２つの読み出し動作または２つのプログラミング動作が必要とされる。第３に、隣接する電荷記憶素子からのフィールド結合などの他の妨害効果を減少させるのに最適ではない。
【０１２８】
全てのビットラインのプログラミング
図１２〜１５に関して説明したように、本発明によってビットライン間結合を制御することは可能である。感知またはプログラム検証中に、１つおきのビットラインを接地する必要は無く、これにより隣接していないメモリセルを有する偶数ページまたは奇数ページを操作するという要件を緩和し、検証操作を高速化する。
【０１２９】
本発明の他の一つの態様によれば、１つの隣接するページのメモリセルは、ビットライン間結合が制御されている間に、並列にプログラムされる。これは、隣接するフローティングゲートからの外来のフィールド効果を最小にする。
【０１３０】
図６Ａ、図１０および図１４に示す感知モジュールは、全てのビットラインの感知を実行するように構成されたメモリのアーキテクチャで好ましく実現される。換言すれば、１行中の隣接するメモリセルは、並列に感知を実行するように感知モジュールにそれぞれ接続可能である。このようなメモリのアーキテクチャは、本願と同じ日に出願された同時継続出願中の共通に譲渡されたセルニア，ラウル−エイドリアンによる米国特許出願第１０／２５４，４８３号「非常にコンパクトな不揮発性メモリおよびその方法」（特許文献１９）にも開示されている。この特許出願は、その全体が本願明細書において参照により援用されている。
【０１３１】
図１６Ａは、隣接フローティングゲート結合に起因するエラーを減少させるプログラミングおよび読み出しの方法を示す流れ図である。
ステップ７００：最後のプログラム検証とその後の読み出しの間、個々のメモリセルが経験する有効電場の差が最小にされるように１ページのメモリセルを並列にプログラムし、検証する。
ステップ７１０：終了。
【０１３２】
図１６Ｂは、図１６Ａに示す本発明のステップの好ましい実施形態を示す流れ図である。
ステップ７３０：隣接するメモリセルのページを形成する。
ステップ７４０：そのページのメモリセルを並列にプログラムし、検証する。
ステップ７５０：その後、当該ページのメモリセルを読み出す。
ステップ７６０：終了。
【０１３３】
左ページおよび右ページのプログラミング
図１７は、メモリセルの各行がメモリセルの左ページ３０１と右ページ３０２とをなすように組織されたアーキテクチャを有する点以外は、図６Ａおよび６Ｂに示すものと類似するメモリアレイを示す。各ページは、複数の隣接するメモリセルから成る。例えば、各ページは４，２５６個のセルを有することができる。好ましい実施形態では、プログラミングは、左ページおよび右ページに対して別々に実行される。２つの独立のページの間の相互作用を最小にするために、一方のページがプログラムされている間、他方のページのビットラインは全て接地される。さらに、各ページが隣接しているので、プログラミング中、近隣のフローティングゲート同士の結合は低減される。
【０１３４】
本発明の種々の態様を一定の実施形態に関して説明してきたが、本発明が添付の特許請求の範囲全体の中でその権利が保護されるべきであることが理解できよう。
【図面の簡単な説明】
【０１３５】
【図１Ａ】不揮発性メモリセルの例を概略的に示す。
【図１Ｂ】不揮発性メモリセルの例を概略的に示す。
【図１Ｃ】不揮発性メモリセルの例を概略的に示す。
【図１Ｄ】不揮発性メモリセルの例を概略的に示す。
【図１Ｅ】不揮発性メモリセルの例を概略的に示す。
【図２】メモリセルのＮＯＲアレイの例を示す。
【図３】図１Ｄに示すものなどのメモリセルのＮＡＮＤアレイの例を示す。
【図４】フローティングゲートが任意のときに蓄積し得る４つの異なる電荷Ｑ１〜Ｑ４についてのソース−ドレイン電流とコントロールゲート電圧との関係を例示する。
【図５】行復号器および列復号器を介して読み書き回路によりアクセス可能なメモリアレイの代表的な配列を概略的に例示する。
【図６Ａ】本発明の一実施形態による１ページのメモリセルを並列に読み出しおよびプログラムするための読み書き回路を有するメモリデバイスを概略的に例示する。
【図６Ｂ】図６Ａに示すメモリデバイスの好ましい構成を例示する。
【図７Ａ】接地に対して有限の抵抗を有するソースラインにおける電流に起因するソース電圧エラーの問題を例示する。
【図７Ｂ】ソースライン電圧降下により引き起こされるメモリセルのしきい値電圧レベルのエラーを例示する。
【図８】４状態メモリについて１ページのメモリセルの個数分布の例を例示する。
【図９】本発明の一実施形態によるソースラインバイアスを低減するためのマルチパス感知方法を示す流れ図である。
【図１０】本発明の好ましい実施形態によるマルチパス感知モジュールを例示する概略図である。
【図１１】図１０のマルチパス感知モジュールの動作を示す流れ図である。
【図１２】３つの隣接するビットラインと、それらの間の容量結合の効果とを例示する。
【図１３Ａ】ビットライン間結合を低減させると同時に感知を行う方法を示す流れ図である。
【図１３Ｂ】図１３Ａに示す感知するステップのより詳細な実施形態を示す流れ図である。
【図１４】本発明の種々の態様を実施する好ましい感知モジュールを例示する。
【図１５】（Ａ）〜（Ｋ）は、図１４に示す感知モジュールについてのタイミング図である。
【図１６Ａ】隣接フローティングゲート結合に起因するエラーを低減させるプログラミングおよび読み出しの方法を示す流れ図である。
【図１６Ｂ】図１６Ａに示す本発明のステップの好ましい実施形態を示す流れ図である。
【図１７】メモリセルの各行がメモリセルの左ページおよび右ページをなすように組織されているアーキテクチャを有することを除いて、図６Ａおよび６Ｂに示すものと同様のメモリアレイを例示する。
【図１Ａ】
2006500727.tif 000003
【図１Ｂ】
2006500727.tif 000004
【図１Ｃ】
2006500727.tif 000005
【図１Ｄ】
2006500727.tif 000006
【図１Ｅ】
2006500727.tif 000007
【図２】
2006500727.tif 000008
【図３】
2006500727.tif 000009
【図４】
2006500727.tif 000010
【図５】
2006500727.tif 000011
【図６Ａ】
2006500727.tif 000012
【図６Ｂ】
2006500727.tif 000013
【図７Ａ】
2006500727.tif 000014
【図７Ｂ】
2006500727.tif 000015
【図８】
2006500727.tif 000016
【図９】
2006500727.tif 000017
【図１０】
2006500727.tif 000018
【図１１】
2006500727.tif 000019
【図１２】
2006500727.tif 000020
【図１３Ａ】
2006500727.tif 000021
【図１３Ｂ】
2006500727.tif 000022
【図１４】
2006500727.tif 000023
【図１５】
2006500727.tif 000024
【図１６Ａ】
2006500727.tif 000025
【図１６Ｂ】
2006500727.tif 000026
【図１７】
2006500727.tif 000027
【手続補正書】
【提出日】平成17年5月25日(2005.5.25)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１Ｃ
【補正方法】変更
【補正の内容】
【図１Ｃ】
2006500727.tif 000028
【国際調査報告】
2006500727.tif 000029
2006500727.tif 000030
2006500727.tif 000031