(57)【要約】本発明は、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタ、および、その製造方法に関するものである。間隔の空いたソース凹部（ＳＶ）とドレイン凹部（ＤＶ）とを半導体基板（１）の中に形成し、ソース・ドレイン凹部（ＳＶ・ＤＶ）の少なくとも下部領域に、凹部絶縁層（ＶＩ）を形成し、上記ソース・ドレイン凹部（ＳＶ・ＤＶ）に、導電性充填層（Ｆ）を配置することにより、ソース・ドレイン領域（Ｓ・Ｄ）を形成する。したがって、接合容量が低減された電界効果トランジスタが、ゲート誘電体（３）およびゲート層（４）とともに得られる。
2006502573.tif 000002
【特許請求の範囲】
【請求項１】
ソース／ドレイン部分絶縁部を備えた電界効果トランジスタであって、
半導体基板（１）と、
上記半導体基板（１）の中に互いに間隔を空けて形成されている、ソース窪み（ＳＶ）およびドレイン窪み（ＤＶ）と、
上記ソース窪み（ＳＶ）とドレイン窪み（ＤＶ）との少なくとも下部領域に形成されている、窪み絶縁層（ＶＩ）と、
ソースおよびドレイン領域（Ｓ・Ｄ）を実現し、窪み絶縁層（ＶＩ）の表面にソース窪み（ＳＶ）およびドレイン窪み（ＤＶ）を充填するために形成されている、導電性充填層（Ｆ）と、
上記ソース窪み（ＳＶ）とドレイン窪み（ＤＶ）との間の基板表面（ＳＯ）に形成されている、ゲート誘電体（３）と、
上記ゲート誘電体（３）の表面に形成されている、ゲート層（４）とを備えた、電界効果トランジスタ。
【請求項２】
上記窪み絶縁層（ＶＩ）は、さらに窪み側壁絶縁層（８Ａ）を備え、
この窪み側壁絶縁層が、ソース窪み（ＳＶ）とドレイン窪み（ＤＶ）との側壁領域に形成されているが、ゲート誘電体（３）と接触していないことを特徴とする、請求項１に記載の電界効果トランジスタ。
【請求項３】
上記ソース窪み（ＳＶ）及びドレイン窪み（ＤＶ）は、上部領域に、規定のチャネル接続領域（ＫＡ）を実現する所定の深さ（ｄ１）を有する拡張部（Ｖ１）を備えたことを特徴とする、請求項１または２に記載の電界効果トランジスタ。
【請求項４】
上記導電性充填層（Ｆ）は、ソース窪み（ＳＶ）およびドレイン窪み（ＤＶ）における堆積を向上する種層（１０）を備えたことを特徴とする、請求項１〜３のいずれか１項に記載の電界効果トランジスタ。
【請求項５】
上記ゲート層（４）は、その側壁にゲート絶縁層（６）を備えていることを特徴とする、請求項１〜４のいずれか１項に記載の電界効果トランジスタ。
【請求項６】
トレンチ分離部（２）により範囲が制限されていることを特徴とする、請求項１〜５のいずれか１項に記載の電界効果トランジスタ。
【請求項７】
横寸法が１００ｎｍ未満であることを特徴とする、請求項１〜６のいずれか１項に記載の電界効果トランジスタ。
【請求項８】
上記ソース窪み（ＳＶ）及びドレイン窪み（ＤＶ）は、約５０ｎｍ〜３００ｎｍの深さ（ｄ１＋ｄ２）を有することを特徴とする、請求項１〜７のいずれか１項に記載の電界効果トランジスタ。
【請求項９】
上記窪み側壁絶縁層（８Ａ）が、ゲート誘電体（３）の下の領域に延びていることを特徴とする、請求項２〜８のいずれか１項に記載の電界効果トランジスタ。
【請求項１０】
ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの製造方法であって、
ａ）半導体基板（１）にゲート層（４）とゲート誘電体（３）とを備えたゲート積層を形成およびパターン形成する工程と、
ｂ）上記半導体基板（１）の中のゲート積層（３、４、５、６）に、ソース・ドレイン窪み（ＳＶ、ＤＶ、Ｖ１、Ｖ２）を形成する工程と、
ｃ）上記ソース窪み（ＳＶ）とドレイン窪み（ＤＶ）との少なくとも下部領域に、窪み絶縁層（８、８Ａ、９）を形成する工程と、
ｄ）少なくとも部分的に絶縁された、ソース窪み（ＳＶ）およびドレイン窪み（ＤＶ）に、充填層（Ｆ；１０、１３）を充填し、ソース・ドレイン領域（Ｓ、Ｄ）を実現する工程とを備えた方法。
【請求項１１】
請求項１０に記載の方法であって、
工程ａ）では、
ＳＴＩ方法を行い、トレンチ分離部（２）を形成し、
注入を行い、半導体基板（１）中のウェルおよび／またはチャネルドーピング領域を形成し、
熱酸化を行い、ゲート誘電体（３）を形成し、
半導体材料を堆積し、ゲート層（４）を形成し、
ＴＥＯＳ堆積を行い、ハードマスク層（５）を形成し、
リソグラフィー法を行い、ハードマスク層（５）を用いて少なくともゲート層（４）をパターン形成し、
さらに、熱酸化を行い、ゲート層（４）の側壁に、ゲート側壁絶縁層（６）を形成することを特徴とする方法。
【請求項１２】
請求項１０または１１に記載の方法であって、
工程ｂ）では、
半導体基板（１）の中にチャネル接続領域（ＫＡ）を実現するために、第１窪み（Ｖ１）を形成し、
上記ゲート積層（３、４、５、６）に沿ってスペーサー（７）を形成し、
スペーサー（７）をマスクとして用いて、上記第１窪み（Ｖ１）および半導体基板（１）の中に第２窪み（Ｖ２）を形成することを特徴とする方法。
【請求項１３】
異方性エッチングにより、基板表面（ＳＯ）からの第１深さ（ｄ１）が約１０〜５０ｎｍになるように、ゲート積層（３、４、５、６）およびトレンチ分離層（２）をマスクとして用いて、上記第１窪み（Ｖ１）を形成することを特徴とする、請求項１２に記載の方法。
【請求項１４】
上記スペーサー（７）を形成する前に、少なくともチャネル接続領域（ＫＡ）に、第１半導体保護層を形成することを特徴とする、請求項１２または１３に記載の方法。
【請求項１５】
上記スペーサー（７）を、窒化シリコンの均一堆積および異方性エッチバックによって形成することを特徴とする、請求項１２〜１４のいずれか１項に記載の方法。
【請求項１６】
異方性エッチングにより、基板表面（ＳＯ）からの深さ（ｄ１＋ｄ２）が約５０〜３００ｎｍになるまで、上記第２窪み（Ｖ２）を形成することを特徴とする、請求項１２〜１４のいずれか１項に記載の方法。
【請求項１７】
工程ｃ）では、
上記ソース窪み（ＳＶ）およびドレイン窪み（ＤＶ）の中に、絶縁マスク層（８）を形成し、少なくとも下部領域から除去し、
上記露出した下部領域の中に、窪み下部絶縁層（９）をそれぞれ形成することを特徴とする、請求項１０〜１６のいずれか１項に記載の方法。
【請求項１８】
さらに、上記窪みの側壁から、残っている絶縁マスク層（８）を除去し、
上記窪みの露出した側壁に、窪み側壁絶縁層（８Ａ）を形成することを特徴とする、請求項１７に記載の方法。
【請求項１９】
絶縁マスク層（８）として窒化物シリコン層を形成し、
窪み下部絶縁層（９）および／または側壁絶縁層（８Ａ）として、二酸化シリコン層を形成することを特徴とする、請求項１７または１８に記載の方法。
【請求項２０】
工程ｄ）では、
ｄ１）上記全領域に、種層（１０）、種保護層（１１）、および、種マスク層（１２）を形成し、
ｄ２）上記種マスク層（１２）を、ソース窪み（ＳＶ）およびドレイン窪み（ＤＶ）の中まで後退させ、
ｄ３）上記種保護層（１１）を、種マスク層（１２）をマスクとして用いて部分的に除去し、
ｄ４）後退させた上記種マスク層（１２）を除去し、
ｄ５）上記種層（１０）を、種保護層（１１）をマスクとして用いて部分的に除去し、
ｄ６）上記種保護層（１１）を完全に除去し、
ｄ７）上記種層（１０）の上に、成長層（１３）を、基板表面（ＳＯ）の領域まで形成することを特徴とする、請求項１０〜１９のいずれか１項に記載の方法。
【請求項２１】
工程ｄ６）では、さらに、スペーサー（７）を除去し、
工程ｄ）では、
ｄ８）上記ゲート積層（３、４、６）に沿って、注入スペーサー（１４）を形成し、
ｄ９）上記ハードマスク層（５）を除去し、
ｄ１０）注入（Ｉ）により、上記ゲート層（４）および成長層（１３）にドープされることを特徴とする、請求項２０および１２に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、ソース／ドレイン部分絶縁部（lokaler Source-/Drainisolation）を備えた電界効果トランジスタ、および、その製造方法に関するものであり、特に、いわゆるミクスドシグナル回路（Mixed-Signal-Schaltungen）に用いられる、１００ｎｍ以下の電界効果トランジスタに関するものである。
【０００２】
電界効果トランジスタの電極特性は、多数のパラメータの影響を受ける。特にいわゆる接合容量によって、この電界効果トランジスタに対する望ましくない寄生的影響が生じてしまう。このような接合容量は、特に、半導体基板のソース・ドレイン領域のｐｎ接合において、空間電荷または空乏層に起因して寄生容量が増すことにより、引き起こされる。
【０００３】
このような接合容量をゼロにするか、または低減するために、従来、いわゆるＳＯＩ基板（Silicon On Insulator）が用いられてきた。これにより、ソース・ドレイン領域の少なくとも下部領域の範囲が、直接ＳＯＩ基板またはウェハーの絶縁領域によって限られた。しかしながら、ＳＯＩ基板のこのような半導体回路においては、コストが著しくかかるという点で不利である。そして、これに関連して、いわゆるミクスドシグナル回路においても不利である。短チャネル電界効果トランジスタでは、多くの場合、チャネル領域が完全に空乏化されていることが望ましい。一方、チャネル領域への電荷の蓄積（Aufladung）を回避するために、および、特性曲線の線形性をできる限り上げるために、電界効果トランジスタを長チャネル領域に接続する必要がある。同様に、例えば半導体回路の２つの同じトランジスタが同じ特性を有することができるように、チャネル領域を接続することが、トランジスタのいわゆる整合特性（Matchingverhalten）にとっても重要である。したがって、特にミクスドシグナル回路に関しては、ＳＯＩ基板を使用しても、十分な結果が生じず、さらに、ＳＯＩ基板の活性領域の熱連結（thermische Anbindung）は悪い。
【０００４】
明細書ＪＰ０２１２８４３０Ａは、電界効果トランジスタの製造方法を開示している。この明細書では、ソース／ドレイン部分絶縁部を製造するために、酸素を注入する。この酸素注入は、酸素イオンを、半導体基板のソース・ドレイン領域のすぐ下に注入し、次に、埋設された二酸化シリコン層に転化させるといった方法で行われる。しかしながら、この場合、例えば、注入された領域と注入されなかった領域との間の水平の変わり目（lateraler Uebergang）があいまいであるといったように、埋設されたこれらの絶縁領域の形成が余り正確には行われないという点、および、特に、このような方法が１００ｎｍ以下の電界効果トランジスタにあまり適していないという点で不都合である。
【０００５】
したがって、本発明の目的は、接合容量を非常に容易に低減できる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタ、および、その製造方法を提供することにある。
【０００６】
この目的を、本発明にしたがって、電界効果トランジスタについては特許請求項１の特徴部分、および、製造方法については特許請求項１０の方法に基づいて、達成する。
【０００７】
特に、ソース窪みおよびドレイン窪み（これらの窪みの少なくとも下部領域には窪み絶縁層が備えられている）と、ソース領域およびドレイン領域を実現し、窪みを充填するために窪み絶縁層の表面に形成された導電性充填層とを用いて、ミクスドシグナル回路および１００ｎｍ未満の形状を簡単でコストをかけずに実現できる、接合容量の少ない電界効果トランジスタが得られる。
【０００８】
窪み絶縁層は、窪み下部絶縁層と共に、ゲート誘電体に接触しない窪み側壁絶縁層を有していてもよい。これにより、接合容量がさらに低減され、チャネル領域の、浅くまたは正確な拡大領域または接続領域を実現できる。
【０００９】
正確度の高いチャネル接続領域を実現するために、ソース窪みおよびドレイン窪みの上部領域は、規定の幅および規定の深さを有していてもよい。このように、チャネル領域の所望の浅い接続領域を非常に正確に実現できるので、通常用いられる非常に浅い注入は使用しない。これにより、欠陥の拡散促進効果、および、再現性の低い非常に短いＲＴＰ熱処理工程（Rapid Thermal Process）またはプリアモルファス化、および、欠陥注入（Defektimplantationen）、による問題を防止できる。また、窪み側壁絶縁層があるので、高い漏れ電流と、この領域で通常発生する接合容量とを十分に低減できる。
【００１０】
また、ソース窪みおよびドレイン窪みでの堆積プロセスを改善するために、導電性充填層は種層を備えていてもよい。これにより、非常に狭くて深いソース窪みおよびドレイン窪み、または、ホールを、十分に充填できる。
【００１１】
さらに、窪み側壁絶縁層は、ゲート誘電体の下またはチャネル領域の下の領域に拡張してもよい。これにより、短チャネルトランジスタを基板から絶縁し、同じウェハー上にある長チャネルトランジスタを基板に接続できるようになるので、デジタル回路およびミクスドシグナル回路に適した装置となる。このことは、ＳｏＣ（システムオンチップ）への搭載に特に有効である。
【００１２】
本発明の他の有効な改良点については、他の請求項に特徴を記載する。
【００１３】
本発明を、図面を参照しながら模範的な実施形態を用いていかに詳述する。
【００１４】
図１は、模範的な第１実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタを示す簡略化した断面図である。
【００１５】
図２は、模範的な第２実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタを示す簡略化した断面図である。
【００１６】
図３Ａ〜図３Ｉは、模範的な第３実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの基本的な製造工程を示す、簡略化した断面図である。
【００１７】
図４は、模範的な第３実施形態にかかる電界効果トランジスタを示す、部分拡大断面図である。
【００１８】
図５Ａおよび図５Ｂは、模範的な第４実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの基本的な製造工程を示す、簡略化した断面図である。
【００１９】
図１は、模範的な第１実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタを示す簡略化した断面図である。この図には、半導体基板１（シリコン半導体材料からなることが好ましい）には、トレンチ分離部（Grabenisolierungen）２を形成するＳＴＩ法（トレンチ分離（Shallow Trench Isolation））により、活性領域が形成されている。このトレンチ分離部２を、半導体基板１の中に、例えば細片の形状に形成してもよい。こうすると、トレンチ分離部２間に細片型の活性領域が生じる。
【００２０】
この場合、電界効果トランジスタは、ゲート積層Ｇを備えている。このゲート積層は、半導体基板１の表面に形成され、基本的には、ゲート誘電体（例えばゲート酸化物層）３と、実際のゲート層（または制御層）４とを備えている。ゲート積層Ｇの横には、ソース窪みＳＶおよびドレイン窪みＤＶが半導体基板１の中に互いに間隔をあけて形成されている。また、ゲート誘電体３の下の領域は、チャネル領域である。この場合、形成された窪みは、半導体基板１にしかるべき深さを有する、カットアウト（Aussparungen）、ホール、および、トレンチ等であってもよい。
【００２１】
図１では、ソース窪みＳＶとドレイン窪みＤＶとの下部領域には、それぞれ窪み絶縁層ＶＩが形成されている。この層は、半導体基板１のソース／ドレイン部分絶縁部であり、ソース領域およびドレイン領域の接合容量を著しく低減する。酸素注入によって形成された従来の窪み絶縁層と比べて、本発明のソース／ドレイン部分絶縁部は、幅を狭く、窪みの中に非常に正確に形成されている。さらに、電界効果トランジスタは、本来のソース・ドレイン領域Ｓ・Ｄを実現するために、導電性充填層Ｆを備えている。この充填層Ｆは、窪み絶縁層の表面に形成されており、ソース・ドレイン窪みＳＶ・ＤＶを充填している。
【００２２】
その結果、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタのソース・ドレイン領域Ｓ・Ｄでの接合容量は十分に低くなり、さらに、上記トランジスタのソース領域とドレイン領域との間に位置するチャネル領域が接続可能な状態になる。このようにして、特にミクスドシグナル回路において、長チャネル、高い線形性、および、抜群の適合性を有する、電界効果トランジスタをも実現できる。さらに、このようなソース／ドレイン部分絶縁部では、ＳＯＩ基板と比べてはるかに改善された、半導体基板１のチャネル領域の熱連結をも得られる。したがって、特に側面の幅が１００ｎｍ以下または未満の電界効果トランジスタについては、さらに改善された電気特性を有する電界効果トランジスタを比較的簡単に製造できる。窪み絶縁層ＶＩの各製造方法、および、電界効果トランジスタの各寸法に応じて、ソース・ドレイン窪みの深さは約５０〜３００ｎｍである。この場合、電界効果トランジスタの電気特性を、窪みＳＶ・ＤＶの側壁が垂直である場合は特に、非常に正確に設定できる。
【００２３】
また、ゲート誘電体としては、例えば二酸化シリコンを使用するが、他の誘電体層を用いてもよい。また、ゲート層４として、アモルファスシリコンまたはポリシリコンを用いることが好ましいが、金属ゲートまたは他の材料を用いてもよい。特に、ゲート積層Ｇとして、例えば不揮発性記憶素子の分野で知られているような、他の層構造を実現してもよい（フラッシュＥＰＲＯＭ、Ｅ２ＰＲＯＭ、等）。
【００２４】
図２は、模範的な第２実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタを示す簡略化した断面図である。図１の部材および層と同じまたは類似したものには、図１と同じ参照符号を付け、以下での説明を省略する。
【００２５】
図２にかかる模範的な実施形態では、窪み絶縁層ＶＩは、ソース・ドレイン窪みＳＶ・ＤＶの下部領域に窪み下部絶縁層を備えているだけではなく、さらに、窪み側壁絶縁層を備えている。この窪み側壁絶縁層は、ゲート誘電体３に接触していないので、規定のチャネル接続領域ＫＡを、ゲート誘電体３の下に位置するチャネル領域に接続させることができる。これにより、チャネル接続領域ＫＡの漏れ電流は非常に少なくなり、その接合容量はさらに低減される。したがって、このような浅い接続領域を形成するために通常用いられる方法を、浅い注入、プリアモルファス化または欠陥注入および短いＲＴＰ熱処理工程（Rapid Thermal Process）を用いて回避できる。ソース窪みおよびドレイン窪みの寸法を非常に正確に設定できるので、形成された電界効果トランジスタの電気特性も、非常に正確に確定できる。これにより、接合容量が著しく減少した半導体素子が得られる。
【００２６】
また、充填層Ｆとしてポリシリコンを使用すると、拡張領域または接続領域ＫＡが拡散によって得られる。これにより、傾度（Gradienten）が最大のドーパントの特性（Dotierstoffprofile）が生じる。
【００２７】
図３Ａ〜図３Ｉは、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの基本的な製造工程を示す、簡略化した断面図である。再度、図１および図２の部材および層と同じまたは類似したものには、これらの図と同じ参照符号を付け、以下での説明を省略する。
【００２８】
図３Ａによれば、準備段階として（vorbereitenden Verfahren）、初めに、半導体基板１に、ゲート層４とゲート誘電体３とを備えたゲート積層を形成する。通常ゲートプロセスと呼ばれるこのような方法の場合、初めに、半導体基板１の表面にパッド酸化物（図示せず）を堆積し、その後、パッド酸化物の表面にパッド窒化物（図示せず）を形成する。そして、従来のＳＴＩ法（Shallow Trench Isolation）を用いて半導体基板１にトレンチ分離部２を形成し、次に、少なくともパッド窒化物を除去する。その後、半導体基板１にウェルおよび／またはチャネルドーピング領域を形成するために、１回または複数回の注入がなされる。ここで、形成される半導体回路に応じて、多数のウェル構造をも実現できる。その後、基板表面ＳＯの熱酸化を行うことによって、ゲート誘電体３を形成することが好ましい。その結果、例えば、質の高いゲート酸化物が形成される。その後、一例として、厚さ１００ｎｍのポリシリコンを堆積することにより、ゲート層４を形成し、厚さがほぼ５０ｎｍのＴＥＯＳ絶縁層をゲート層の表面に堆積することにより、ハードマスク層５を形成する。その後、少なくともゲート層４をパターン形成するために、初めに、フォトリソグラフィー法をハードマスク層５に適用する。次に、このゲート層４を、好ましくは異方性エッチング法（ＲＩＥ、反応性イオンエッチング）を用いてパターン形成されたハードマスク層５を用いてパターン形成する。最後に、ゲート層４の側壁にゲート側壁絶縁層６を形成するために、他の熱酸化または酸化物の堆積を行ってもよい。その結果、厚さ約６ｎｍの保護層が得られる。この場合、ゲート側壁絶縁層６は、後のエッチング工程でのエッチング停止層として機能し、比較的影響を受けやすい（empfindliche）ゲート誘電体３の側面保護層としても機能する。
【００２９】
このようにして、図３Ａに示した断面図が得られる。また、半導体基板１上にゲート層４とゲート誘電体３とを備えたゲート積層を形成・パターン形成するための、他の方法を実施してもよい。
【００３０】
次に、ゲート積層付近の半導体基板１の中に、ソース・ドレイン窪みを形成する。
【００３１】
図３Ｂによれば、例えば、初めに、第１窪みＶ１を形成することにより、半導体基板１のチャネル接続領域ＫＡを実現することが可能になる。深さｄ１＝１０〜５０ｎｍであるカットアウトを、好ましくは例えばＲＩＥ（反応性イオンエッチング）といった異方性エッチング法を用いて、他にはウェット化学方法（nasschemisch）によって、形成する。この第１窪みＶ１の深さは、拡張領域またはチャネル接続領域を形成するための最適なパラメータとなる。
【００３２】
この段階で、少なくともチャネル接続領域ＫＡの領域において、好ましくは全領域において、薄い第１半導体保護層（図示せず）を形成してもよい。これは、シリコン半導体材料にとっては常に問題になる次の窒化物の堆積から、半導体の表面を保護するためである。したがって、この第１半導体保護層は、シリコン酸化物層を含んでいることが好ましい。
【００３３】
次に、図３Ｂによれば、ゲート積層にスペーサー７を形成する。ゲート積層は、ほぼゲート誘電体３、ゲート層４、ハードマスク層５、および、ゲート側壁絶縁層６（場合によっては存在する）から形成されている。使用可能な表面に窒化シリコンを均一(konformales)（つまり、同じ厚さ）に堆積し、次に、異方性エッチバックを行うことにより、スペーサー７を形成することが好ましい。この堆積には、例えば、ＬＰＣＶＤ法（Low Pressure Chemical Vapor Deposition）を使用する。同様に、スペーサー７の厚さは、チャネル接続領域ＫＡに最適化されたパラメータでもあり、好ましくは厚さがほぼ１０〜３０ｎｍのスペーサーの接続特性が、特に適している。
【００３４】
第１窪みＶ１を、ゲート積層とトレンチ分離部２とをマスクとして用いて形成することが好ましい。これにより、第１窪みＶ１に適したほぼ自己整合的な方法を実現できる。
【００３５】
次に、図３Ｃによれば、ゲート積層に形成されたスペーサー７と、トレンチ分離部２に形成された、マスクとしての他のスペーサー７Ａとを用いて、半導体基板１の第１窪みＶ１内に、第２窪みＶ２を形成する。さらに正確に言うと、深さｄ２が約４０〜２５０ｎｍである第２窪みＶ２を、例えばシリコンＲＩＥ法を用いて形成する。したがって、ソース・ドレイン窪みＳＶ・ＤＶに適した全体の深さは、基板の表面ＳＯから測定して、ｄ１＋ｄ２＝ほぼ５０〜３００ｎｍとなる。
【００３６】
最後に、ソース・ドレイン窪みＳＶ・ＤＶの少なくとも下部領域に窪み絶縁層を形成するために、初めに、絶縁マスク層８を形成する。この場合、露出した半導体材料または露出した半導体シリコンを、温度６００〜９００℃でＮＨ３によって窒化することが好ましい。あるいは、窒化物を堆積することによって、絶縁マスク層８を実現してもよい。窒化物シリコンの厚さ、または、絶縁マスク層８の厚さは、例えば、ほぼ１〜５ｎｍであることが望ましい。基本的に、半導体材料を保護するために、他の薄い酸化物緩衝層（図示せず）を堆積された窒化物の下に形成してもよい。
【００３７】
図３Ｄによれば、次の工程において、絶縁マスク層８を、ソース・ドレイン窪みＳＶ・ＤＶの少なくとも下部領域から除去する。下部領域を露出するために、好ましくは異方性エッチング法、および、特にＲＩＥ窒化物エッチング法を実施する。絶縁マスク層８の全領域を堆積する場合、水平領域のみを露出する。
【００３８】
その後、ソース・ドレイン窪みＳＶ・ＤＶの露出した下部領域に、窪み下部絶縁層９を形成する。このとき、例えば熱酸化が、露出した半導体材料上で行われる。これにより、一例として、ソース・ドレイン窪みの下部領域には、厚さが２０〜４０ｎｍの酸化シリコン層が形成される。
【００３９】
熱酸化の代わりに、ソース・ドレイン窪みＳＶ・ＤＶの下部領域にのみ、絶縁層を選択的に堆積する、いわゆるＳＥＬＯＸ法（Selective Oxid Deposition Process）を実施してもよい。その結果、窪み下部絶縁層９に適するように選択された製造方法に応じて、ソース・ドレイン窪みの深さを選択できる。ＳＥＬＯＸ方法に関するさらなる技術的な詳細については、特に、以下の参考文献を参照できる。N. Elberl他、「選択的酸化堆積に基づいた新たなＳＴＩプロセス（A new STI-process based on selective oxide deposition）」（ＶＬＳＩ技術に関するシンポジウムにて、１９９８年）。
【００４０】
したがって、絶縁マスク層８は、水平・垂直領域を別々に酸化できるだけでなく、さらに、チャネル領域での機械的ストレスを低減する。
【００４１】
さらに、図３Ｅによれば、ソース・ドレイン窪みＳＶ・ＤＶの側壁に残っている絶縁マスク層８を除去し、これらの窪みの露出した側壁領域に窪み側壁絶縁層８Ａを形成してもよい。さらに正確には、短時間のエッチング工程を行うことにより、側壁にある薄い窒化物層８を除去し、次に、約８００℃で熱酸化を、あるいは、ウェット酸化を行うことにより、厚さが約５〜２０ｎｍの窪み側壁絶縁層８Ａを形成する。この窪み下部絶縁層９および窪み側壁絶縁層８Ａを、二酸化シリコン層によって形成することが好ましい。
【００４２】
次に、少なくとも部分的に絶縁されたソース・ドレイン窪みＳＶ・ＤＶを、充填層によって充填する。このとき、好ましくは、初めに種層１０を形成することにより、後にポリシリコンを選択的に堆積しやすくする。一例として、ドープされた、または、ドープされていない、薄いアモルファス半導体層または薄い多結晶半導体層を、堆積する。このとき、種層１０に他の材料を使用してもよいが、シリコンまたはＳｉＧｅを使用することが好ましい。次に、種層１０を一時的に酸化または窒化することにより、種保護層１１を形成し、最後に、種マスク層１２を形成する。ここで、レジストを全領域で堆積することが好ましい。図３Ｅに示した断面図は、種保護層１１を停止層として用いた例えば化学的機械研磨法（ＣＭＰ）によって種マスク層１２を平坦化した後の図である。
【００４３】
図３Ｆによれば、例えばレジストを一定時間後にエッチングすることにより、種マスク層１２をソース・ドレイン窪みＳＶ・ＤＶの中まで後退させる。ゲート積層の高さが通常は非常に正確に知られているので、このような後退プロセスを比較的正確に行うことができる。次に、ソース・ドレイン窪みの中まで後退した種マスク層１２を用いて、種保護層１１を部分的に除去する。つまり、種マスク層１２によって覆われた領域以外の酸化物層および／または窒化物層を、除去する。次に、後退した種マスク層１２を除去する。このとき、レジスト剥離を行うことが好ましい。
【００４４】
図３Ｇによれば、次に、ソース・ドレイン窪みＳＶ・ＤＶに残っている種保護層１１をマスクとして用いて、種層１０を部分的に除去する。この除去を例えばウェット化学シリコンエッチング法によって行う。最後に、残っている種保護層１１を、窒化物および／または酸化物エッチング法を行って、完全に除去する。
【００４５】
次に、ソース・ドレイン窪みＳＶ・ＤＶに残っているアモルファス種層１０または多結晶種層１０を選択的に除去するか、または、上記層の上に半導体材料を成長させる。このとき、酸化物によって覆われている領域以外の部分は、上記成長層１３によって覆われない。
【００４６】
図３Ｈによれば、初めに、チャネル接続領域ＫＡを露出させるために、ゲート積層にあるスペーサー７と、トレンチ分離部２にあるスペーサー７Ａとを除去する。この除去を、ウェット化学窒化物エッチングによって行うことが好ましい。
【００４７】
また、後の成長処理中のチャネル接続領域での粒子形成（Koernerbildung）を回避するために、例えば二酸化シリコンまたは窒化物シリコンからなる、非常に薄い中間層（Interface-Schicht）（図示せず）を形成してもよい。次に、成長層１３を、基板表面ＳＯの領域の中まで、種層１０の上に形成する。このとき、特に、ドープされているかどうかに関わらず、アモルファス半導体材料、または、多結晶半導体材料を、厚さ約５０〜４００ｎｍまで（二酸化シリコンに対して）選択的に堆積する。この工程では、特に、アモルファスシリコンまたは多結晶シリコンを異なる基板の上に堆積することに適した様々なプロセス条件を利用する。こうして、いわゆる「ソース／ドレイン底上げ(raised source/drain)」構造が形成される。
【００４８】
図３Ｉによれば、後の工程において、ゲート積層またはゲート側壁絶縁層６の側壁に、注入スペーサー（Implantations-Spacer）１４を形成する。この注入スペーサー１４は、ここでも、窒化物シリコン層を含んでいることが好ましい。次に、酸化物エッチングによってハードマスク層５を除去できる。このとき、トレンチ分離部２およびＴＥＯＳハードマスク層５は後退するが、ゲート側壁絶縁層６は、注入スペーサー１４によって保護されている。最後に、露出したゲート層４と、成長層１３と、場合によっては種層１０とにドープするために、ドーパントを注入Ｉする。この注入は、通常どおり、レジストマスク技術を用いて行われる。ドーパントを活性化するために、さらに熱処理工程を行う。
【００４９】
このとき、ソースとドレインとの接続は、高くドープされた上記ポリシリコン層からの拡散によって生じる。ドープされた多結晶半導体材料またはドープされたアモルファス半導体材料は、粒界の拡散定数が高いために、膨大なドーパント源（Dotierstoffquelle）のように作用する。この利点は、拡散側面（Diffusionsflanken）が非常に急であり、ドーパントの量が多いという点である。アモルファス半導体材料または多結晶半導体材料をソース領域Ｓおよびドレイン領域Ｄに直接注入Ｉするので、チャネル接続領域ＫＡの下への拡散は、注入欠陥によって決定されない。なぜなら、注入欠陥はポリシリコンの粒界において再結合するからである。この事実のゆえに、プロセス制御をよくしてドーパントをより活性化するために、温度バジェットを多く用いることができる。
【００５０】
ドーピングされなかった半導体材料またはシリコンを堆積する代わりに、インシチュドープされた（insitu-dotiertes）半導体材料を堆積してもよい。このために、ウェハーをマスク層で覆い、次に、例えばＮＦＥＴトランジスタの領域を選択的に開ける。次に、ドープされた半導体材料を、この領域にのみ堆積する。このプロセスを、ＰＦＥＴトランジスタでも同様に繰り返す。
【００５１】
図４は、上記の模範的な第３実施形態にかかる、ドープされていない、または、ドープされた半導体材料を用いたチャネル接続領域を示す、簡略化した部分断面図である。
【００５２】
図５Ａおよび図５Ｂは、模範的な第４実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの基本的な製造方法を示す、簡略化した断面図である。図１〜図４の部材および層と同じまたは類似したものには、これらの図と同じ参照符号を付け、以下での説明を省略する。
【００５３】
模範的な第４実施形態では、いわゆる、「完全に空乏化された」チャネル領域を備えた電界効果トランジスタについて記載する。この型の電界効果トランジスタは、スピードおよびクロック周波数を著しく速くできるので、特に、高速の短チャネルトランジスタを実現する場合に望ましい。
【００５４】
この場合、図５Ａおよび図５Ｂは、図３Ｄおよび図３Ｅの方法工程に相当する。完全に空乏化されたチャネル領域を実現するために、ゲート誘電体３の下の領域に広がる窪み側壁絶縁層８Ａを形成する。さらに正確には、例えばソース・ドレイン窪みＳＶ・ＤＶの露出した側壁を酸化することにより、窪み側壁絶縁層８Ａ（２０〜３０ｎｍ）を厚く形成する。この厚さに基づいて、いわゆる本体（Bodys）またはチャネル領域のピンチオフが得られる。これにより、チャネル領域に、完全に空乏化された構造が生じる。
【００５５】
この型の電界効果トランジスタは、特に、チャネルの長さの異なるトランジスタを備えた回路を実現する場合に利点がある。ＳＯＩ半導体回路からも知られているように、短チャネルトランジスタは、出力に利点のある（Leistungsvorteilen）、図５Ｂに示す完全に空乏化された構造を有している。一方、長チャネルトランジスタは、（ミクスドシグナル回路にも用いられるように）さらに、バルクトランジスタ（Bulk-Transistoren）の動作を示す。したがって、通常、チャネル領域の電位を一定にするためのウェル接続を有している。このように、擬似ＳＯＩトランジスタといわゆるバルクトランジスタとを、同時に単一のチップの上に、他のマスクを用いずに、いわば自己整合的に、または、自動的に形成できる。このことは、特に、高速のデジタル回路およびミクスドシグナル回路を単一のチップ上で実現できるＳｏＣ回路にとって利点である。
【００５６】
本発明は、シリコン半導体回路に基づいて記載したものであるが、シリコン半導体回路に限定せず、他の半導体材料を有する同様の半導体回路をも含んでいる。同様に、特にゲート層および充填層に適した他の材料を使用してもよい。
【図面の簡単な説明】
【００５７】
【図１】模範的な第１実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタを示す簡略化した断面図である。
【図２】模範的な第２実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタを示す簡略化した断面図である。
【図３Ａ】模範的な第３実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの基本的な製造工程を示す、簡略化した断面図である。
【図３Ｂ】模範的な第３実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの基本的な製造工程を示す、簡略化した断面図である。
【図３Ｃ】模範的な第３実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの基本的な製造工程を示す、簡略化した断面図である。
【図３Ｄ】模範的な第３実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの基本的な製造工程を示す、簡略化した断面図である。
【図３Ｅ】模範的な第３実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの基本的な製造工程を示す、簡略化した断面図である。
【図３Ｆ】模範的な第３実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの基本的な製造工程を示す、簡略化した断面図である。
【図３Ｇ】模範的な第３実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの基本的な製造工程を示す、簡略化した断面図である。
【図３Ｈ】模範的な第３実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの基本的な製造工程を示す、簡略化した断面図である。
【図３Ｉ】模範的な第３実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの基本的な製造工程を示す、簡略化した断面図である。
【図４】模範的な第３実施形態にかかる電界効果トランジスタを示す、部分拡大断面図である。
【図５Ａ】模範的な第４実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの基本的な製造工程を示す、簡略化した断面図である。
【図５Ｂ】模範的な第４実施形態にかかる、ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの基本的な製造工程を示す、簡略化した断面図である。
【符号の説明】
【００５８】
１    半導体基板
２    トレンチ分離部
３    ゲート誘電体
４    ゲート層
５    ハードマスク層
６    ゲート側壁絶縁層
７、７Ａ    スペーサー
８    絶縁マスク層
８Ａ  窪み側壁絶縁層
９    窪み下部絶縁層
１０  種層
１１  種保護層
１２  種マスク層
１３  成長層
１４  注入スペーサー
Ｓ    ソース領域
Ｄ    ドレイン領域
Ｇ    ゲート積層
Ｆ    充填層
ＶＩ  窪み絶縁層
ＳＶ  ソース窪み
ＤＶ  ドレイン窪み
Ｉ    注入
【図１】
2006502573.tif 000003
【図２】
2006502573.tif 000004
2006502573.tif 000005
2006502573.tif 000006
2006502573.tif 000007
【図４】
2006502573.tif 000008
2006502573.tif 000009
【手続補正書】
【提出日】平成16年9月8日(2004.9.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソース／ドレイン部分絶縁部を備えた電界効果トランジスタであって、
半導体基板（１）と、
上記半導体基板（１）の中に互いに間隔を空けて形成されている、ソース窪み（ＳＶ）およびドレイン窪み（ＤＶ）と、
上記ソース窪み（ＳＶ）およびドレイン窪み（ＤＶ）の少なくとも下部領域に形成されている、窪み絶縁層（ＶＩ）と、
ソースおよびドレイン領域（Ｓ・Ｄ）を実現し、窪み絶縁層（ＶＩ）の表面にソース・ドレイン窪み（ＳＶ・ＤＶ）を充填するために形成されている、導電性充填層（Ｆ）と、
上記ソース窪み（ＳＶ）とドレイン窪み（ＤＶ）との間の基板表面（ＳＯ）に形成されている、ゲート誘電体（３）と、
上記ゲート誘電体（３）の表面に形成されている、ゲート層（４）とを備え、上記ソース窪み（ＳＶ）及びドレイン窪み（ＤＶ）は、上部領域に、規定のチャネル接続領域（ＫＡ）を実現する所定の深さ（ｄ１）を有する拡張部（Ｖ１）を備えた、電界効果トランジスタ。
【請求項２】
上記窪み絶縁層（ＶＩ）は、さらに窪み側壁絶縁層（８Ａ）を備え、
この窪み側壁絶縁層が、ソース窪み（ＳＶ）とドレイン窪み（ＤＶ）との側壁領域に形成されているが、ゲート誘電体（３）と接触していないことを特徴とする、請求項１に記載の電界効果トランジスタ。
【請求項３】
上記導電性充填層（Ｆ）が、ソース窪み（ＳＶ）およびドレイン窪み（ＤＶ）によりよく堆積するための種層（１０）を備えていることを特徴とする、請求項１または２に記載の電界効果トランジスタ。
【請求項４】
上記ゲート層（４）は、その側壁にゲート絶縁層（６）を備えていることを特徴とする、請求項１〜３のいずれか１項に記載の電界効果トランジスタ。
【請求項５】
トレンチ分離部（２）により範囲が制限されていることを特徴とする、請求項１〜４のいずれか１項に記載の電界効果トランジスタ。
【請求項６】
横寸法が１００ｎｍ未満であることを特徴とする、請求項１〜５のいずれか１項に記載の電界効果トランジスタ。
【請求項７】
上記ソース窪み（ＳＶ）及びドレイン窪み（ＤＶ）は、約５０ｎｍ〜３００ｎｍの深さ（ｄ１＋ｄ２）を有することを特徴とする、請求項１〜６のいずれか１項に記載の電界効果トランジスタ。
【請求項８】
上記窪み側壁絶縁層（８Ａ）が、ゲート誘電体（３）の下の領域に延びていることを特徴とする、請求項２〜７のいずれか１項に記載の電界効果トランジスタ。
【請求項９】
ソース／ドレイン部分絶縁部を備えた電界効果トランジスタの製造方法であって、
ａ）半導体基板（１）にゲート層（４）とゲート誘電体（３）とを備えたゲート積層を形成およびパターン形成する工程と、
ｂ）上記半導体基板（１）の中のゲート積層（３、４、５、６）に、ソース・ドレイン窪み（ＳＶ、ＤＶ、Ｖ１、Ｖ２）を形成する工程と、
ｃ）上記ソース窪み（ＳＶ）とドレイン窪み（ＤＶ）との少なくとも下部領域に、窪み絶縁層（８、８Ａ、９）を形成する工程と、
ｄ）少なくとも部分的に絶縁された、ソース窪み（ＳＶ）およびドレイン窪み（ＤＶ）に、充填層（Ｆ；１０、１３）を充填し、ソース・ドレイン領域（Ｓ、Ｄ）を実現する工程とを備え、
工程ｂ）では、
半導体基板（１）の中にチャネル接続領域（ＫＡ）を実現するために、第１窪み（Ｖ１）を形成し、
上記ゲート積層（３、４、５、６）に沿ってスペーサー（７）を形成し、
スペーサー（７）をマスクとして用いて、上記第１窪み（Ｖ１）および半導体基板（１）の中に第２窪み（Ｖ２）を形成することを特徴とする方法。
【請求項１０】
請求項１０に記載の方法であって、
工程ａ）では、
ＳＴＩ方法を行い、トレンチ分離部（２）を形成し、
注入を行い、半導体基板（１）中のウェルおよび／またはチャネルドーピング領域を形成し、
熱酸化を行い、ゲート誘電体（３）を形成し、
半導体材料を堆積し、ゲート層（４）を形成し、
ＴＥＯＳ堆積を行い、ハードマスク層（５）を形成し、
リソグラフィー法を行い、ハードマスク層（５）を用いて少なくともゲート層（４）をパターン形成し、
さらに、熱酸化を行い、ゲート層（４）の側壁に、ゲート側壁絶縁層（６）を形成することを特徴とする方法。
【請求項１１】
異方性エッチングにより、基板表面（ＳＯ）からの第１深さ（ｄ１）が約１０〜５０ｎｍになるように、ゲート積層（３、４、５、６）およびトレンチ分離層（２）をマスクとして用いて、上記第１窪み（Ｖ１）を形成することを特徴とする、請求項９または１０に記載の方法。
【請求項１２】
上記スペーサー（７）を形成する前に、少なくともチャネル接続領域（ＫＡ）に、第１半導体保護層を形成することを特徴とする、請求項９〜１１のいずれか１項に記載の方法。
【請求項１３】
上記スペーサー（７）を、窒化シリコンの均一堆積および異方性エッチバックによって形成することを特徴とする、請求項９〜１２のいずれか１項に記載の方法。
【請求項１４】
異方性エッチングにより、基板表面（ＳＯ）からの深さ（ｄ１＋ｄ２）が約５０〜３００ｎｍになるまで、上記第２窪み（Ｖ２）を形成することを特徴とする、請求項９〜１２のいずれか１項に記載の方法。
【請求項１５】
工程ｃ）では、
上記ソース窪み（ＳＶ）およびドレイン窪み（ＤＶ）の中に、絶縁マスク層（８）を形成し、少なくとも下部領域から除去し、
上記露出した下部領域の中に、窪み下部絶縁層（９）をそれぞれ形成することを特徴とする、請求項９〜１４のいずれか１項に記載の方法。
【請求項１６】
さらに、上記窪みの側壁から、残っている絶縁マスク層（８）を除去し、
上記窪みの露出した側壁に、窪み側壁絶縁層（８Ａ）を形成することを特徴とする、請求項１５に記載の方法。
【請求項１７】
絶縁マスク層（８）として窒化物シリコン層を形成し、
窪み下部絶縁層（９）および／または側壁絶縁層（８Ａ）として、二酸化シリコン層を形成することを特徴とする、請求項１５または１６に記載の方法。
【請求項１８】
工程ｄ）では、
ｄ１）上記全領域に、種層（１０）、種保護層（１１）、および、種マスク層（１２）を形成し、
ｄ２）上記種マスク層（１２）を、ソース窪み（ＳＶ）およびドレイン窪み（ＤＶ）の中まで後退させ、
ｄ３）上記種保護層（１１）を、種マスク層（１２）をマスクとして用いて部分的に除去し、
ｄ４）後退させた上記種マスク層（１２）を除去し、
ｄ５）上記種層（１０）を、種保護層（１１）をマスクとして用いて部分的に除去し、
ｄ６）上記種保護層（１１）を完全に除去し、
ｄ７）上記種層（１０）の上に、成長層（１３）を、基板表面（ＳＯ）の領域まで形成することを特徴とする、請求項９〜１７のいずれか１項に記載の方法。
【請求項１９】
工程ｄ６）では、さらに、スペーサー（７）を除去し、
工程ｄ）では、
ｄ８）上記ゲート積層（３、４、６）に沿って、注入スペーサー（１４）を形成し、
ｄ９）上記ハードマスク層（５）を除去し、
ｄ１０）注入（Ｉ）により、上記ゲート層（４）および成長層（１３）にドープされることを特徴とする、請求項１８に記載の方法。
【国際調査報告】
2006502573.tif 000010
2006502573.tif 000011
2006502573.tif 000012
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