(57)【要約】デュアルビット誘電体メモリセル（４８）のアレイ（４０）内の第１デュアルビット誘電体メモリセル（４９）の電荷蓄積領域（６２）に蓄積されている電荷を検出する方法では、第１メモリセル（４９）のチャネル領域（５０）とのソース接合を形成している第１ビット線（２０１）を接地する。第１メモリセル（４９）のゲート（６０）と、第１ビット線（２０１）の右隣のビット線であり、チャネル領域（５０）のみによって第１ビット線（２０１）から離間されている第２ビット線（２０２）とに高電圧が印加される。第２ビット線（２０２）の右隣のビット線である第３ビット線（２０３）が、第３ビット線（２０３）の両側の第２チャネル領域（５０）との接合および第３チャネル領域（５０）との接合のみによってその電位が生じるように分離される。第１メモリセル（４９）のソースビット（６２）のプログラム状態を決定するために、第３ビット線（２０３）の右に配置されたプリチャージビット線に高電圧が印加され、第２ビット線（２０２）において電流が検出される。
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【特許請求の範囲】
【請求項１】
デュアルビット誘電体メモリセル（４８）のアレイ（４０）内の第１デュアルビット誘電体メモリセル（４９）のソース電荷蓄積領域（６２）に蓄積されている電荷を検出する方法であって、
第１ビット線（２０１）の右に配置された前記第１メモリセル（４９）のチャネル領域（５０）とのソース接合を形成している前記第１ビット線（２０１）を接地するステップと、
前記第１メモリセル（４９）のゲート（６０）に高電圧を印加するステップと、
前記チャネル領域（５０）とのドレイン接合を形成しており、前記第１ビット線（２０１）の右に配置されていると共に、前記チャネル領域（５０）の右に配置された第２ビット線（２０２）に高電圧を印加するステップと、
第３ビット線（２０３）を分離して、第２チャネル領域（５０）との接合および前記第３チャネル領域（５０）との接合のみによって前記第３ビット線の電位が生じるようにするステップであって、
前記第３ビット線（２０３）は前記第２ビット線（２０２）の右に配置され、前記第２ビット線（２０２）と前記第３ビット線（２０３）との間に配置された前記第２チャネル領域（５０）のみによって前記第２ビット線（２０２）から離間されており、
前記第３チャネル領域（５０）が前記第３ビット線（２０３）の右に配置されているステップと、
前記第３ビット線（２０３）の右に配置されたプリチャージビット線に高電圧を印加するステップと、
前記第２ビット線（２０２）において電流を検出するステップと、を有する方法。
【請求項２】
前記プリチャージビット線は、前記第３ビット線（２０３）の右隣のビット線である第４ビット線（２０４）であり、前記第４ビット線（２０４）は前記第３ビット線（２０３）と前記第４ビット線（２０４）との間に配置された前記第３チャネル領域（５０）のみによって前記第３ビット線（２０３）から離間されている請求項１に記載の方法。
【請求項３】
第２プリチャージビット線に高電圧を印加するステップをさらに有し、前記第２プリチャージビット線は、前記第４ビット線（２０４）の右隣のビット線である第５ビット線（２０５）であり、前記第５ビット線（２０５）は前記第４ビット線（２０４）と前記第５ビット線（２０５）との間に配置された第４チャネル領域（５０）のみによって前記第４ビット線（２０４）から離間されている請求項２に記載の方法。
【請求項４】
前記第３ビット線（２０３）の右隣のビット線である第４ビット線（２０４）を分離して、前記第４ビット線（２０４）の両側の前記第３チャネル領域（５０）との接合および第４チャネル領域（５０）との接合のみによって前記第４ビット線（２０４）の電位が生じるようにするステップをさらに有し、
前記プリチャージビット線は、前記第４ビット線（２０４）の右隣のビット線である第５ビット線（２０４）であり、前記第４ビット線（２０４）と前記第５ビット線（２０５）との間に配置された前記第４チャネル領域（５０）のみによって前記第４ビット線（２０４）から離間されている請求項１に記載の方法。
【請求項５】
第２プリチャージビット線への高電圧をさらに有し、前記第２プリチャージビット線は、前記第５ビット線（２０５）の右隣のビット線である第６ビット線（２０６）であり、前記第６ビット線（２０６）は前記第５ビット線（２０５）と前記第６ビット線（２０６）との間に配置された第５チャネル領域（５０）のみによって前記第５ビット線（２０５）から離間されている請求項４に記載の方法。
【請求項６】
デュアルビット誘電体メモリセル（４８）のアレイ（４０）であって、第１の導電性半導体の第１ビット線（２０１）と、
前記第１ビット線（２０１）との接合を形成している逆の導電性半導体の第１チャネル領域（５０）と、
前記第１チャネル領域（５０）の上部に位置し、第１絶縁バリア（５４）によって前記第１チャネル領域（５０）から離間されている電荷蓄積層（５６）と、
前記電荷蓄積層（５６）上に位置し、第２絶縁バリア（５８）によって前記電荷蓄積層（５６）から離間されているゲート（６０）を形成しているワード線（２１１）と、
前記チャネル領域（５０）の右に配置され、前記チャネル領域（５０）との接合を形成している前記第１の導電性半導体の第２ビット線（２０２）と、
前記第２ビット線（２０２）の右に配置され、前記第２ビット線（２０２）との接合を形成している前記第１の導電性半導体の第２チャネル領域（５０）と、
前記第２チャネル領域（５０）の右に配置され、前記第２チャネル領域（５０）との接合を形成している前記第１の導電性半導体の第３ビット線（２０３）と、
前記第３ビット線（２０３）の右に配置され、前記第３ビット線（２０３）との接合を形成している前記逆の導電性半導体の第３チャネル領域（５０）と、
前記第３チャネル領域（２０３）の右に配置された前記第１の導電性半導体のプリチャージビット線と、
前記ゲート（６０）に高電圧を印加するためのワード線制御回路（４６）と、
前記第１ビット線（２０１）をアース（６８）に結合して、
前記第２ビット線（２０２）に高電圧を印加し、
前記第３ビット線（２０３）を分離して、前記第２チャネル領域（５０）との接合および前記第３チャネル領域（５０）との接合のみによって前記第３ビット線の電位が生じるようにし、
前記プリチャージビット線に高電圧を印加するためのビット線制御回路（４４）と、
前記第２ビット線（２０２）において電流を検出することにより、前記電荷蓄積層（５６）に蓄積されている電荷の状態を検出するための電流センサ回路（６６）と、を備えたメモリセル（４８）のアレイ（４０）。
【請求項７】
前記プリチャージビット線は、前記第３チャネル領域（５０）との接合部を形成し、前記第３チャネル領域（５０）のみによって前記第３ビット線（２０３）から離間されている第４ビット線（２０４）である請求項６に記載のメモリセル（４８）のアレイ（４０）。
【請求項８】
前記第４ビット線（２０４）の右に配置され、前記第４ビット線（２０４）との接合を形成している前記逆の導電性半導体の第４チャネル領域（５０）と、
前記第１の導電性半導体の第２プリチャージビット線と、をさらに備え、
前記第２プリチャージビット線は、前記第４チャネル領域（５０）の右に配置され、前記第４チャネル領域（５０）との接合を形成している第５ビット線（３０５）であり、
前記ビット線制御回路（４４）はさらに前記第２プリチャージビット線に高電圧を印加するようになっている請求項７に記載のメモリセル（４８）のアレイ（４０ｆ）。
【請求項９】
前記第３チャネル領域（５０）の右に配置され、前記第３チャネル領域（５０）との接合を形成している前記第１の導電性半導体の第４ビット線（２０４）と、
前記第４ビット線（２０４）の右に配置され、前記第４ビット線（２０４）との接合を形成している前記逆の導電性半導体の第４チャネル領域（５０）と、をさらに備え、
前記プリチャージビット線は、前記前ビット線（２０４）の右に配置され、前記第４チャネル領域（５０）のみによって前記第４ビット線から離間されている第５ビット線（２０５）であり、
前記ビット線制御回路は、前記第４ビット線（２０４）を、前記第３チャネル領域（５０）との接合および前記第４チャネル領域（５０）との接合のみによって前記第４ビット線（２０４）の電位が生じるように分離するようになっている請求項６に記載のメモリセル（４８）のアレイ（４０）。
【請求項１０】
前記第５ビット線（２０５）の右に配置され、前記第５ビット線（２０５）との接合を形成している前記逆の導電性半導体の第５チャネル領域（５０）と、
前記第５チャネル領域（５０）の右に配置され、前記第５チャネル領域（５０）との接合を形成している前記第１の導電性半導体の第２プリチャージビット線と、をさらに備え、
前記ビット線制御回路はさらに前記第２プリチャージビット線に高電圧を印加するようになっている請求項９に記載のメモリセル（４８）のアレイ（４０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にフラッシュメモリセルデバイスに関し、より詳細には、デュアルビット誘電体メモリセルの誘電体メモリセル構造に予め蓄積されている電荷を読み出すためのプリチャージ読出し法の改良に関する。
【背景技術】
【０００２】
従来のフローティングゲートフラッシュメモリ型のＥＥＰＲＯＭ（電気的消去可能ＰＲＯＭ）は、結晶性シリコン基板上に配置されたトンネル酸化物（ＳｉＯ２）、トンネル酸化物上に設けたポリシリコンのフローティングゲート、フローティングゲート（一般に酸化物、窒化物および酸化物のスタックである）上に設けた層間絶縁膜、および層間絶縁膜上に設けたコントロールゲートを有する垂直スタックを特徴とするメモリセルを使用している。垂直スタックの下部の基板内にはチャネル領域が存在し、このチャネル領域の両側にソース拡散部とドレイン拡散部が存在する。
【０００３】
フローティングゲートフラッシュメモリセルをプログラムするには、チャネル領域からフローティングゲートへのホットエレクトロン注入を発生させて、フローティングゲート上に不揮発性の陰電荷を形成させる。ホットエレクトロン注入を発生させるには、コントロールゲートに高い正電圧を印加した状態でドレイン−ソース間にバイアスを印加する。ゲート電圧によりチャネルが反転し、同時にドレイン−ソース間のバイアスにより電子がドレインに向かって加速される。加速された電子は、チャネル領域とトンネル酸化物間の３．２ｅＶのＳｉ−ＳｉＯ２エネルギー障壁を越えるのに十分な５．０〜６．０ｅＶの運動エネルギーを獲得する。電子がドレインに向かって加速されている間に、この電子は結晶格子と衝突し、コントロールゲートの電界の影響を受けてＳｉ―ＳｉＯ２界面の方に向かい、エネルギー障壁を越えるのに十分なエネルギーを獲得する。
【０００４】
ひとたびプログラムが行われると、フローティングゲート上の陰電荷は半導性のゲート全体に分散し（disburses）、ソース領域、ドレイン領域、チャネル領域およびコントロールゲートによって特徴づけられるＦＥＴのスレッショルド電圧を増大させる影響を及ぼす。メモリセルの「読出し」時には、メモリセルのプログラム状態（例えばゲート上に蓄積されている陰電荷）または非プログラム状態（例えばゲート上に蓄積されている中性電荷）は、所定のコントロールゲート電圧を印加した状態でソースとドレインの間を流れる電流の大きさを検出することで検出できる。より最近の誘電体メモリセル構造が開発されている。図１に、従来の誘電体メモリセル１０ａ〜１０ｆのアレイの断面が示される。各誘電体メモリセルは、絶縁トンネル層１８、電荷捕捉誘電体層２２、絶縁性の上部酸化物層２４、および結晶性シリコン基板１５の一番上に配置されているポリシリコンのコントロールゲート２０を有する垂直スタックを特徴とする。ポリシリコンのコントロールゲート２０のそれぞれは、全セル１０ａ〜１０ｆ上に延在しているポリシリコンのワード線の一部をなし、これによりコントロールゲート２０ａ〜２０ｇが全て電気的に結合され得る。
【０００５】
基板内１５には、各メモリセル１０と関連しており、その垂直スタックの下部に配置されたチャネル領域１２が存在する。複数のビット線拡散部２６ａ〜２６ｇのうちの１つのビット線拡散部は、各チャネル領域１２を隣接するチャネル領域１２から離間している。ビット線拡散部２６は、各セル１０のソース領域とドレイン領域を形成している。シリコンのチャネル領域２２、トンネル酸化物１２、窒化物１４、上部酸化物１６およびポリシリコンのコントロールゲート１８を有するこの構造は、ＳＯＮＯＳデバイスと呼ばれることが多い。
【０００６】
フローティングゲートデバイスと同様に、ＳＯＮＯＳメモリセル１０をプログラムするには、チャネル領域１２から窒化物層２２へのホットエレクトロン注入を発生させ、窒化物層２２中に存在する電荷捕捉領域内に、不揮発性の陰電荷を形成させる。この場合も、ホットエレクトロン注入を発生させるには、コントロールゲート２０に高い正電圧を印加した状態でドレイン−ソース間にバイアスを印加する。コントロールゲート２０に印加した高電圧によりチャネルが反転し、同時にドレイン−ソース間のバイアスにより電子がドレイン領域に向かって加速される。加速された電子は、チャネル領域１２とトンネル酸化物１８間の３．２ｅＶのＳｉ−ＳｉＯ２エネルギー障壁を越えるのに十分な５．０〜６．０ｅＶの運動エネルギーを獲得する。電子がドレインに向かって加速されている間に、この電子は結晶格子と衝突し、コントロールゲートの電界の影響を受けてＳｉ―ＳｉＯ２界面の方に向かい、エネルギー障壁を越えるのに十分なエネルギーを持つ。窒化物層は捕捉領域内に注入された電子を蓄積しているものの、誘電体であるので、捕捉された電子はドレイン領域の近くにあるドレイン電荷蓄積領域内に局所化した状態で留まる。例えば、メモリセル１０ｂのドレインビット電荷蓄積領域１６ｂに電荷が蓄積され得る。ビット線２６ｂはソース領域として作動し、ビット線２６ｃはドレイン領域として作動する。ソース領域２６ｂを接地した状態で、チャネル領域２０ｂとドレイン領域２６ｃに高電圧が印加され得る。
【０００７】
同様に、ソース領域の近くにあるソース電荷蓄積領域にホットエレクトロンを注入するため、コントロールゲートに高い正電圧を印加した状態で、ソース−ドレイン間にバイアスが印加され得る。例えば、ソースビット電荷蓄積領域１４ｂに電子を注入するために、ゲート２０ｂとソース領域２６ｂに高電圧を印加した状態で、ドレイン領域２６ｃが接地され得る。
【０００８】
このように、ＳＯＮＯＳデバイスは、ソース電荷蓄積領域１４（ソースビットと呼ばれる）と電荷蓄積領域１６（ドレインビットと呼ばれる）にそれぞれ１ビットずつ、計２ビットのデータを記憶するのに用いることができる。
【０００９】
蓄積領域１４に蓄積されている電荷により、蓄積領域１４の下にあるチャネル領域１２部分のスレッショルド電圧のみが上昇し、蓄積領域１６に蓄積されている電荷により、蓄積領域１６の下にあるチャネル領域１６部分のスレッショルド電圧のみが上昇するので、チャネル領域１２の、蓄積領域１４および蓄積領域１６のそれぞれとの間の領域のチャネルの反転を検出することによって、ソースビットとドレインビットをそれぞれ個別に読み出すことができる。ドレインビットを「読み出す」には、ドレイン領域を接地した状態でソース領域に電圧を印加し、ゲート２０にこれよりわずかに高い電圧を印加する。このようすると、（ソース領域の電圧に対するゲート２０の電圧は、チャネルを反転させる程高くはないため）ソース／チャネル接合の近くのチャネル領域１２部分は反転せず、ドレイン／チャネル接合での電流から、ドレインビットのプログラム状態によって生じたスレッショルド電圧の変化を検出することができる。
【００１０】
同様に、ソースビットを「読み出す」には、ソース領域を接地した状態でドレイン領域に電圧を印加し、ゲート２０にこれよりわずかに高い電圧を印加する。このようすると、ドレイン／チャネル接合の近くのチャネル領域１２部分は反転せず、ソース／チャネル接合での電流から、ソースビットのプログラム状態によって生じたスレッショルド電圧の変化を検出することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
代表的なフラッシュメモリアレイでは、複数のセルのそれぞれが隣接するセルと共通のワード線を共有する構成において、各セルの読出しの問題が発生する可能性がある。例えば、ビット１４ｂを読み出す際に、ビット線２６ｂを接地した状態で、ビット線２６ｃとゲート２０ｂに電圧を印加する。ビット線２６ｃでの電流（接地したビット線２６ｂからチャネル領域１２ｂを通って引き抜かれた電子を表す）から、セル１０ｂのスレッショルド電圧を検出し、ソースビット１４ｂのプログラム状態を決定する。
【００１２】
問題は、ゲート２０ｂが共通のワード線によってゲート２０ｃ〜２０ｆに結合されているため、ゲート２０ｃにも高いバイアスが印加されるということにある。したがって、セル２０ｃを介してビット線２６ｃにも電流が流れ、これにより、ビット１４ｂの読出し誤りが生じる可能性がある。このような電流を防止するため、通常は、ビット線２６ｄにプリチャージバイアスが印加される。しかし、ビット線２６ｃとビット線２６ｄの間に小さな電圧差があっても電流が生じ、読出し誤りが生じる可能性がある。
【００１３】
公知の方法の不都合を解消する、デュアルビット誘電体メモリセルを読み出すための改良された方法が所望されている。
【課題を解決するための手段】
【００１４】
本発明の第１態様は、デュアルビット誘電体メモリセルのアレイ内の第１デュアルビット誘電体メモリセルのソース電荷蓄積領域に蓄積されている電荷を検出する方法を提供することにある。この方法は、第１メモリセルのチャネル領域とのソース接合を形成している第１ビット線を接地するステップを有する。このチャネル領域は、第１ビット線の右に配置されている。チャネル領域とのドレイン接合を形成しており、チャネル領域の右に位置し、チャネル領域のみによって第１ビット線から離間されている第２ビット線に高電圧が印加される。第１メモリセルのゲートに高電圧が印加される。第２ビット線の右隣のビット線である第３ビット線が、第３ビット線の両側の第２チャネル領域との接合および第３チャネル領域との接合のみによってその電位が生じるように分離される。第３ビット線の右に配置されたプリチャージビット線に高電圧が印加され、第２ビット線において電流が検出される。
【００１５】
第１実施形態では、プリチャージビット線は、第３ビット線の右隣のビット線であって、第３チャネル領域のみによって第３ビット線から離間されている第４ビット線であり得る。
【００１６】
上記方法は、第２プリチャージビット線に高電圧を印加するステップも有し得、第２プリチャージビット線は、第４ビット線の右隣のビット線であって、第４チャネル領域のみによって第４ビット線から離間されている第５ビット線である。
【００１７】
第２実施態様では、プリチャージビット線は、第５ビット線であり得る。上記方法は、第３ビット線の右隣の第４ビット線を分離して、第４ビット線の両側の第３チャネル領域との接合および第４チャネル領域との接合のみによってその電位が生じるようにするステップを有し得る。第５ビット線は、第４ビット線の右隣のビット線であり、第４チャネル領域のみによって第４ビット線から離間され得る。
【００１８】
この実施形態では、上記方法は、第２プリチャージビット線に高電圧を印加するステップをさらに有し得、この第２プリチャージビット線は、第５ビット線の右隣のビット線である第６ビット線である。
【００１９】
本発明の第２態様も、デュアルビット誘電体メモリセルのアレイ内の第１ビット線に隣接する電荷蓄積領域に蓄積されている電荷を検出する方法を提供することにある。この方法は、第１ビット線に対して正電圧のバイアスを第２ビット線に印加するステップを有する。第２ビット線は、電荷蓄積領域の下部に位置する第１チャネル領域のみによって第１ビット線から離間されている。第１ビット線に対して正電圧のバイアスがワード線に印加される。このワード線は、第１チャネル領域上に位置している。第２ビット線に対して中性電圧のバイアスがプリチャージビット線に印加される。プリチャージビット線は、ｉ）第２ビット線に隣接する第２チャネル領域、ｉｉ）第２チャネル領域に隣接する第３ビット線、およびｉｉｉ）第３ビット線に隣接する第３チャネル領域によって第２ビット線から離間され得る。第３ビット線は、第２チャネル領域および第３チャネル領域のそれぞれとの接合のみによってその電位が生じるように分離され得る。電荷蓄積領域のプログラム状態を決定するために、第２ビット線において電流が検出される。
【００２０】
上記方法は、第２ビット線に対して中性電圧のバイアスを第２プリチャージビット線に印加するステップをさらに有し得る。第２プリチャージビット線は、ｉ）第２ビット線に隣接する第２チャネル領域と、ｉｉ）第２チャネル領域に隣接する第３ビット線と、ｉｉｉ）第３ビット線に隣接する第３チャネル領域と、ｉｖ）プリチャージビット線と、ｖ）プリチャージビット線に隣接する第４チャネル領域とによって第２ビット線から離間され得る。
【００２１】
本発明の第２態様の別の実施形態では、プリチャージビット線は、ｉ）第２ビット線に隣接する第２チャネル領域と、ｉｉ）第２チャネル領域に隣接する第３ビット線と、ｉｉｉ）第３ビット線に隣接する第３チャネル領域と、ｉｖ）第３チャネル領域に隣接する第４ビット線と、ｖ）第４ビット線に隣接する第４チャネル領域とによって第２ビット線から離間され得る。このような実施形態では、上記方法は、第４ビット線を分離して、第３チャネル領域および第４チャネル領域のそれぞれとの接合のみによってその電位が生じるようにするステップをさらに有し得る。
【００２２】
別の実施形態の方法は、第２ビット線に対して中性電圧のバイアスを第２プリチャージビット線に印加するステップをさらに有し得る。第２プリチャージビット線は、ｉ）第２ビット線に隣接する第２チャネル領域と、ｉｉ）第２チャネル領域に隣接する第３ビット線と、ｉｉｉ）第３ビット線に隣接する第３チャネル領域と、ｉｖ）第３チャネル領域に隣接する第４ビット線と、ｖ）第４ビット線に隣接する第４チャネル領域と、ｖｉ）プリチャージビット線と、ｖｉｉ）プリチャージビット線に隣接する第５チャネル領域とによって第２ビット線から離間され得る。
【００２３】
本発明の第３態様は、デュアルビット誘電体メモリセルのアレイを提供することにある。このアレイは、それぞれが第１の導電性半導体である第１ビット線と、第１ビット線の右に配置された第２ビット線とを有する。第１ビット線と第２ビット線との間には、逆の導電性半導体の第１チャネル領域が設けられており、第１ビット線および第２ビット線のそれぞれと接合を形成している。第１チャネル領域の上部に電荷蓄積層が設けられており、第１絶縁バリアによって第１チャネル領域から離間されている。電荷蓄積層上にゲートが設けられており、第２絶縁バリアによって電荷蓄積層から離間されている。第２ビット線の右に第１の導電性半導体の第２チャネル領域が配置され、第２ビット線との接合を形成し、第２チャネル領域の右に第１の導電性半導体の第３ビット線が配置され、第２チャネル領域との接合を形成し、第３ビット線の右に逆の導電性半導体の第３チャネル領域が配置され、第３ビット線との接合を形成し、第３チャネル領域の右に第１の導電性半導体のプリチャージビット線が配置されている。ワード線制御回路はゲートに高電圧を結合するように作動し、ビット線制御回路は、ｉ）第１ビット線をアースに結合して、ｉｉ）第２ビット線に高電圧を結合し、ｉｉｉ）第３ビット線を分離して、第２チャネル領域との接合および第３チャネル領域との接合のみによってその電位が生じるようにし、ｉｖ）プリチャージビット線に高電圧を結合するように作動する。電流センサ回路は、第２ビット線において電流を検出することにより、電荷蓄積層に蓄積されている電荷の状態を検出する。
【００２４】
本発明の第３態様の第１実施形態では、プリチャージビット線は、第３チャネル領域との接合を形成し、第３チャネル領域のみによって第３ビット線から離間されている第４ビット線であり得る。第１実施形態に従えば、上記アレイは、ｉ）第４ビット線の右に配置され、第４ビット線との接合を形成している逆の導電性半導体の第４チャネル領域と、ｉｉ）第４チャネル領域の右にあり、第４チャネル領域との接合を形成している第５ビット線である第１の導電性半導体の第２プリチャージビット線とをさらに備え得る。ビット線制御回路は、さらに、第２プリチャージビット線に高電圧を印加するようになっていてもよい。
【００２５】
本発明の第３態様の第２実施形態では、上記アレイは、ｉ）第３チャネル領域の右に配置され、第３チャネル領域との接合を形成している第１の導電性半導体の第４ビット線と、ｉｉ）第４ビット線の右に配置され、第４ビット線との接合を形成している逆の導電性半導体の第４チャネル領域とをさらに有し得る。プリチャージビット線は、前チャネル領域右にあり、第４チャネル領域のみによって第４ビット線から離間されている第５ビット線である。ビット線制御回路は、さらに、第４ビット線を、第３チャネル領域との接合および第４チャネル領域との接合のみによってその電位が生じるように分離するようになっていてもよい。
【００２６】
さらに、上記アレイは、ｉ）第５ビット線の右に配置され、第５ビット線との接合を形成している逆の導電性半導体の第５チャネル領域と、ｉｉ）第５チャネル領域の右に配置され、第５チャネル領域との接合を形成している第６のビット線である第１の導電性半導体の第２プリチャージビット線をさらに備え得る。ビット線制御回路は、さらに、第２プリチャージビット線に高電圧を印加するようになっていてもよい。
【００２７】
本発明の第５態様の第３実施態様では、電圧制御回路は、ｉ）第１ビット線に対して正電圧のバイアスを第２ビット線に印加し、ｉｉ）第１ビット線に対して正電圧のバイアスをワード線に印加し、ｉｉｉ）第２ビット線に対して中性電圧のバイアスをプリチャージビット線に印加し、ｉｖ）第３ビット線を、第２チャネル領域および第３チャネル領域のそれぞれとの接合のみによってその電位が生じるように分離するようになっていてもよい。
【発明を実施するための最良の形態】
【００２８】
本発明を、本発明のほかの実施形態およびさらに別の実施形態と共によりよく理解できるように、添付の図面を参照して下記の説明を参照する。なお、本発明の範囲は添付の特許請求の範囲に記載される。
【００２９】
以下に、図面を参照しながら本発明を詳細に説明する。図面では、共通する要素は同じ参照符号によって参照する。さらに、図は縮尺どおりではなく、わかりやすくなるよう、一部の特徴の寸法は実際の縮尺よりも故意に強調して図示している。
【００３０】
図２は、デュアルビット誘電体メモリセルアレイ４０の代表的な実施形態をブロック図形式で示す。アレイ４０は、結晶性半導体基板に作製された複数のデュアルビット誘電体メモリセル４８、アレイ制御回路６２および電流検出回路６６を備える。デュアルビット誘電体メモリセル４８のアレイは、ポリシリコンのワード線２１０〜２１３の水平方向の行と、基板４２内に設けたビット線拡散部２００〜２０５とチャネル領域５０が交互に並ぶ垂直方向の列とを有する行列の形に並べられている。列内の各セル４８は、その列の他のセル４８と、同じチャネル領域５０と、そのチャネル領域に隣接する２本のビット線とを共有している。行内の各セル４８は、その行の他のセル４８と同じワード線７２を共有している。
【００３１】
図２とあわせて図３に示すように、共通のワード線２１１を共有しているデュアルビット誘電体メモリセルの行の断面図を参照しない。ポリシリコンのワード線２１１はその行の各セル４８上にコントロールゲート６０を形成するための構造であることを理解されたい。ビット線拡散部２００〜２０６は、チャネル領域５０とは逆の導電性の半導性を有し、このためビット線拡散部２００〜２０６は、その列の各セルのソース領域とドレイン領域とを形成している。代表的なｎ型ＭＯＳデバイスでは、チャネル領域５０は、ヒ素等の電子ドナー不純物が少量注入された結晶性シリコンなどのｎ型半導体であり、ビット線拡散部２００〜２０６は、ホウ素等のホールドナー不純物が注入された結晶性シリコンなどのｐ型半導体である。
【００３２】
チャネル領域５０の上部には、二酸化シリコンを含み得る第１絶縁バリアすなわちトンネル層５４が存在する。トンネル層５４の膜厚は、約５０〜約１５０オングストロームの範囲内にあり得る。これより範囲の狭い実施形態ではトンネル層５４の膜厚は約６０〜約９０オングストロームの範囲内にあり、さらに範囲の狭い実施形態ではトンネル層５４の膜厚は約７０〜約８０オングストロームの範囲内にある。
【００３３】
トンネル層の上部には、ソース電荷捕捉領域すなわちソースビット６２と、ドレイン電荷捕捉領域すなわちドレインビット６４の両方を有する電荷捕捉層５６が存在し、この電荷捕捉領域はそれぞれ非プログラム状態を表す中性電荷、またはプログラム状態を表す陰電荷を蓄積する。電荷捕捉層５６は、適切な電荷捕捉特性を有し、厚さが２０〜１００オングストロームのオーダーの窒素化合物を含み得る。代表的な実施形態では、この窒素化合物は、Ｓｉ２Ｎ４、Ｓｉ３Ｎ４およびＳｉＯｘＮ４からなる群から選択され得る。
【００３４】
電荷捕捉層５６の上部には、上部誘電体層５８が存在する。上部誘電体層５８は、二酸化シリコンか、あるいは二酸化シリコンの比誘電率よりも比誘電率の高い材料（例えばＨｉｇｈ−ｋ材料）であり得る。好ましい実施形態では、このＨｉｇｈ−ｋ材料は、Ａｌ２Ｏ３、ＨｆＳｉｘＯｙ、ＨｆＯ２、ＺｒＯ２およびＺｒＸｉｘＯｙからなる材料の群、および同程度に高い比誘電率を有する他の材料から選択され得る。上部誘電体層５８が二酸化シリコンの場合、層５８の膜厚は６０〜１００オングストロームのオーダーであり得る。別の実施形態では、上部誘電体層５８がＨｉｇｈ−ｋ材料の場合、その電気的膜厚は６０〜１００オングストロームのオーダーであり得る一方、その物理的膜厚は約７０〜１３０オングストロームのオーダーであり得る。これより範囲の狭い実施形態では、上部誘電体層５８の膜厚は約８０〜約１２０オングストロームの範囲内であり、さらに範囲の狭い実施形態では上部誘電体層５８の膜厚は約９０〜約１００オングストロームの範囲内である。
【００３５】
上部誘電体層５８の上部には、行内の各セル４８上にゲート６０を形成しているワード線２１１が存在する。代表的な実施形態では、ゲート６０は、４，０００オングストロームのオーダーの膜厚のポリシリコンを含み得る。ワード線２１１はワード線制御回路４６に結合されている。
【００３６】
アレイ制御回路は、ワード線制御回路４６、ビット線制御回路４４、分圧器回路６４、動作電源（Ｖｃｃ）への結合７０およびアース６８への結合を有する。アレイ制御回路６２は、作動時に、各ワード線２１０〜２１３および各ビット線２００〜２０５を、分圧器６４が供給する電圧またはアースに選択的に結合するように作動する（あるいは、ワード線２１０〜２１３またはビット線２００〜２０５を、全電圧源とアースから分離し、これによってアレイ４０のその他の構造との電気的相互作用のみによって電位が生じるようにする）。この結合は、アレイ４０内の各ソース電荷捕捉領域６２および各ドレイン電荷捕捉領域６４の消去、選択的プログラム、および選択的読出しができるように行われる。アレイ制御回路６２は、選択したビット線（例えばビット線２０２）を電流センサ６６に結合するようにも作動し、これによって、その選択ビット線２０２がソースまたはドレインのいずれかとなるセルの列内の選択したソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４のプログラム状態を示す選択ビット線２０２の電流を測定できる。
【００３７】
電流センサ６６には、ビット線制御回路４４によって電流センサ６６に結合されている選択ビット線２０２の電流を検出する公知の回路を使用することができる。下記に詳細に記載するように、ソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４のうちから選択したほうを読出すため、アレイ制御回路６２によって適切な（applicable）ワード線およびビット線に適切な電位を結合したときに、検出された電流は、選択した電荷捕捉領域のプログラム状態を表している。
【００３８】
アレイ制御回路
図２および図３と共に図４ａを手短に参照すると、アレイ制御回路６２は３つの状態で作動し、この３つとは、メモリセル４８から選択した１つのメモリセル（例えば選択メモリセル４９）のソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４に電荷が選択的に記憶されているプログラム状態７６、メモリセル４８から選択した１つのメモリセルのソース電荷捕捉領域６２またはドレイン電荷捕捉領域６２から蓄積電荷を検出して、この電荷捕捉領域に記憶されていたデータを再現する読出し状態７８、プログラム状態７６での再プログラムの前に、１つ以上のメモリセル４８の電荷捕捉領域６２，６４に蓄積されている電荷を消去する消去状態７８である。
【００３９】
プログラム状態７６では、ホットエレクトロン注入法を使用してソース電荷捕捉領域６２に電子を注入してソース電荷捕捉領域６２がプログラムされる。より詳細には、アレイ制御回路６２は、ビット線２００〜２０６およびワード線２１０〜２１３を異なる電位（例えば、分圧器６４およびアース６８が供給する電位）に結合して、コントロールゲート６０に高電圧を印加した状態でソース−ドレイン間に高いバイアスを印加する。例えば、選択セル４９を参照すると、これを行うため、ビット線制御回路４４は、ビット線２０２（選択セル４９のドレイン領域を表している）をアース６８に結合し、ビット線２０１（選択セル４９のソース領域を表している）を分圧器６４からの約５ボルトの電圧源に結合し得る。これと同時に、ワード線制御回路４６は、ワード線２１１（選択セル４９のコントロールゲート６０を表している）を分圧器６４からの約１０ボルトの電圧源に結合する。コントロールゲート６０に印加した電圧によって、選択セル４９のチャネル領域５０が反転し、同時にソース−ドレイン間に印加した高いバイアスによって、ドレイン領域であるビット線２０２から電子が引き抜かれて、ソース領域のビット線２０１に向かってチャネル領域５０に加速される。
【００４０】
電子が得た４．５ｅＶ〜５ｅＶの運動エネルギーは、チャネル領域５０／トンネル層５４の界面のエネルギー障壁３．１ｅＶ〜３．５ｅＶを越えるのに十分であり、電子がソース領域２０１に向かって加速されている間に、コントロールゲート６０に印加した高電圧のため生じた電界によって、電子がソース電荷捕捉領域６２に移動される。界面を越えてソース電荷捕捉領域６２に移動した電子は、電荷捕捉層５６内に捕捉された状態で残り、これを後で読出すことができる。
【００４１】
同様に、ドレイン電荷捕捉領域６４は、ホットエレクトロン注入法を使用してドレイン電荷捕捉領域６４に電子を注入してプログラムされる。より詳細には、アレイ制御回路６２は、ビット線２００〜２０６およびワード線２１０〜２１３を異なる電位（例えば、分圧器６４およびアース６８が供給する電位）に結合して、コントロールゲート６０に高電圧を印加した状態でドレイン−ソース間に高いバイアスを印加する。例えば、選択セル４９を再度参照すると、これを行うため、ビット線制御回路４４は、ビット線２０１（選択セル４９のソース領域を表している）をアース６８に結合し、ビット線制御回路４４は、ビット線２０２（選択セル４９のドレイン領域を表している）を分圧器６４からの約５ボルトの電圧源に結合し得る。これと同時に、ワード線制御回路４６は、ワード線２１１（選択セル４９のコントロールゲート６０を表している）を分圧器６４を形成する約１０ボルトの電圧源に結合する。コントロールゲート６０に印加した電圧によって、チャネル領域５０が反転し、同時にソース−ドレイン間に印加した高いバイアスによって、ソース領域であるビット線２０１から電子が引き抜かれて、ドレイン領域のビット線２０２に向かってチャネル領域５０に加速される。
【００４２】
この場合も、電子が得た４．５ｅＶ〜５ｅＶの運動エネルギーは、チャネル領域５２／トンネル層５４の界面のエネルギー障壁３．１ｅＶ〜３．５ｅＶを越えるのに十分であり、電子がドレイン領域５２に向かって加速されている間に、コントロールゲート６０に印加した高電圧のため生じた電界によって、電子がドレイン電荷捕捉領域６４に移動される。
【００４３】
消去状態７４では、アレイ制御回路は、適切なビット線２００〜２０６およびワード線２１０〜２１３を適切な電位に結合し得、これによって、複数のセル４８のソース電荷捕捉領域６２とドレイン電荷捕捉領域６４が、ホットホール注入法を使用するか、あるいはトンネル電流によって電荷捕捉層５６からゲート６０に電子を移動させて消去される。いずれの技術も当業界において公知である。
【００４４】
読出し状態７８では、ソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４のうちの選択した領域に捕捉された電子（例えばプログラム状態を表す陰電荷）が存在するかどうかが検出される。ソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４内に電子が捕捉されていると、その電荷捕捉領域の下部のチャネル領域５０に空乏が生じることを理解されたい。このように、ソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４のいずれかに電子が捕捉されていると、コントロールゲート６０、ソース領域として機能しているビット線拡散部２００〜２０６、およびドレイン領域として機能しているビット線拡散部２００〜２０６によって特徴づけられる電界効果トランジスタ（field effect transistor：ＦＥＴ）のスレッショルド電圧が影響を受ける。このため、デュアルビットメモリセル４８の各ビットを「読出す」ことができ、より詳細には、ソース電荷捕捉領域６２およびドレイン電荷捕捉領域６４のそれぞれに蓄積されている電子の存在は、ＦＥＴの動作によって検出することができる。
【００４５】
より詳細には、選択セル４９のソース電荷捕捉領域６２に蓄積されている電子の存在は、ソース領域として機能しているビット線２０１をアース６８に結合した状態で、コントロールゲート６０に正電圧を印加し、ドレイン領域として機能しているビット線２０２にこれより低い正電圧を印加することで検出することができる。次に、ドレイン領域として機能しているビット線２０２において電流を測定する。測定に用いた電圧とスレショルドが適切であり、選択セル４９と同じ行に存在する隣接するメモリセル４８からの電流のリークがなく、選択セル４９と同じ列に存在する隣接するメモリセル４８からの電流のリークもないと仮定すると、ソース電荷捕捉領域６２内に電子が捕捉されている場合、ドレイン領域を構成しているビット線２０２で電流が測定されない（あるいは少なくともスレショルドを越える電流は測定されない）。あるいは、ソース電荷捕捉領域６２が中性に帯電している（捕捉されている電子が存在しないなど）場合、ドレイン領域として機能しているビット線へ測定可能な電流が流れる。同様に、ドレイン電荷捕捉領域６４に電子が蓄積されているかどうかは、ソース領域として機能するビット線２０２とドレイン領域として機能するビット線を入れ替えるだけで同じように検出できる。
【００４６】
選択セル４９と同じ行内の隣接するメモリセル４８から電流がリークしている場合、読出しを正確に行えなくなる可能性があることを理解されたい。図４ｂの表は、隣接するセル４８から電流がリークしている可能性がある場合に、ソース電荷捕捉領域６２を読出すためのアレイ制御回路６２の動作の４つの代表的な実施形態８０，８２，８４，８６を示す。上記の教示に従って、ソース領域とドレイン領域を表しているそれぞれのビット線に印加する電位を入れ替えれば、この同じ実施形態をドレイン電荷捕捉領域６４の読出しにも利用することができる。
【００４７】
図３とあわせて図４ｂの表を参照すると、代表的な実施形態８０では、ワード線制御回路４６は、読出し対象の選択セル４９に関連するワード線２１１を分圧器６４からの１０ボルトのオーダーのゲート電圧源に結合し、同時に隣接するワード線２１０，２１２をアース６８に結合する。ビット線制御回路４４は、読出し対象の選択セル４のソース領域を構成しているビット線２０１をアース６８に結合する。ビット線制御回路４４は、さらに、読出し対象の選択セル４９のドレイン領域を構成しているビット線２０２を、アースよりも高くゲート電圧以下の分圧器６４を形成する正電圧の高電圧源に結合する（例えば、ゲート６０はソースビット線２０１に対して正バイアスを有する一方、ドレインビット線２０２はゲート６０の電圧に対して中性バイアスを、ソースビット線２０１に対して正バイアスを有する）。例えば、選択セル４９のソースビット６２を読出す場合、ビット線制御回路は、ビット線２０１をアース６８に、ビット線２０２を高電圧に結合する。
【００４８】
選択セル４９のソースビット６２を読み出す例を考えると、ビット線制御回路４４は、ドレインビット線の右隣のビット線（例えばビット線２０３）を分離し、これにより、その電位がフロートとなり、ビット線２０３の両側のチャネル領域５０とのそれぞれの接合のみによって影響を受けるようになる。
【００４９】
ビット線制御回路は、ビット線２０３の右隣のビット線（例えばビット線２０４）を高電圧源に結合し、これにより、そのビット線は、コントロールゲート６０の電圧に対して中性のバイアスを有し、ソースビット線２０１に対して正のバイアスを有する。２０４は高電圧源に結合されるため、プリチャージビット線と呼ぶことができる。
【００５０】
代表的な実施形態８２では、ワード線制御回路４６は、読出し対象の選択セル４９に関連するワード線２１１を分圧器６４からのゲート電圧に結合し、同時に隣接するワード線２１０，２１２をアース６８に結合する。ビット線制御回路４４は、選択セル４９のソース領域を構成しているビット線２０１をアース６８に結合し、選択セル４９のドレイン領域を構成しているビット線２０２を分圧器６４からの高電圧源に結合する。
【００５１】
ビット線制御回路４４は、ドレインビット線２０２の右隣のビット線を分離し（例えばビット線２０３を分離し）、これにより、その電位がフロートとなり、ビット線２０３の両側のチャネル領域５０とのそれぞれの接合のみによって影響を受けるようになる。
【００５２】
ビット線制御回路４４は、フロート状態のビット線２０３の右隣の２本のビット線（例えば２０４，２０５）を高電圧源に結合し、これにより、このプリチャージされたビット線の両方がコントロールゲート６０の電圧に対して中性のバイアスを有し、ソースビット線２０１の電圧に対して正のバイアスを有するようになる。
【００５３】
代表的な実施形態８４では、ワード線制御回路４６は、読出し対象の選択セル４９に関連するワード線２１１を分圧器６４からのゲート電圧に結合し、同時に隣接するワード線２１０，２１２をアース６８に結合する。ビット線制御回路４４は、選択セル４９のソース領域を構成しているビット線２０１をアース６８に結合し、選択セル４９のドレイン領域を構成しているビット線２０２を分圧器６４を形成する高電圧源に結合する。
【００５４】
ビット線制御回路４４は、ドレインビット線２０２の右隣の２本のビット線を分離し（例えばビット線２０３，２０４を分離し）、これにより、それぞれの電位がフロートとなり、両側のチャネル領域５０とのそれぞれの接合のみによって生じるようになる。
【００５５】
ビット線制御回路は、フロート状態の２本のビット線２０３，２０４の右隣のビット線（例えば２０５）を高電圧源に結合し、これにより、このプリチャージされたビット線がコントロールゲート６０の電圧に対して中性のバイアスを有し、ソースビット線２０１の電圧に対して高いバイアスを有するようになる。
【００５６】
代表的な実施形態８６では、ワード線制御回路４６は、読出し対象の選択セル４９に関連するワード線２１１を分圧器６４からのゲート電圧源に結合し、同時に隣接するワード線２１０，２１２をアースに結合する。ビット線制御回路４４は、選択セル４９のソース領域を構成しているビット線２０１をアースに結合し、選択セル４９のドレイン領域を構成しているビット線２０２を分圧器６４を形成する高電圧源に結合する。
【００５７】
ビット線制御回路４４は、ドレインビット線の右隣の２本のビット線を分離し（例えばビット線２０３，２０４を分離し）、これにより、それぞれの電位がフロートとなり、両側のチャネル領域５０とのそれぞれの接合のみによって生じるようになる。
【００５８】
ビット線制御回路は、フロート状態のビット線２０３、２０４の右隣の２本のビット線（例えば２０５，２０６）を高電圧源に結合し、これにより、このプリチャージされたビット線の両方がコントロールゲート６０の電圧に対して中性のバイアスを有し、ソースビット線２０１の電圧に対して高いバイアスを有するようになる。
【００５９】
以上まとめると、デュアルビット誘電体メモリセルからデータを読み出すための本発明の方法は、隣接するセルから電流がリークしている可能性を考慮に入れてより正確な読出しを可能にする。特定の好ましい実施形態を用いて本発明を図示し記載したが、当業者は、本明細書を読みかつ理解すれば、本発明の均等物および変形例を想到し得ることが明らかである。例えば、セルのアレイを、シリコン基板に形成した実質的に平坦な構造として例示したが、本発明の教示は、平坦なフィンに形成された構造と、適切な半導体基板に形成できるその他の誘電体メモリセル構造の両方に適用可能であり、この例には、例えば、バルクシリコン半導体基板、シリコンオンインシュレータ（silicon-on-insulator：ＳＯＩ）半導体基板、シリコンオンサファイア（silicon-on-sapphire：ＳＯＳ）半導体基板、および当業界において公知の他の材料に形成した半導体基板があることを理解されたい。
【図面の簡単な説明】
【００６０】
【図１】従来技術において公知の誘電体メモリセルアレイの模式断面図である。
【図２】本発明の一実施形態に係る誘電体メモリセルアレイの概略ブロック図である。
【図３】図２の誘電体メモリセルアレイの模式断面図である。
【図４ａ】アレイ制御回路の代表的な動作を表す状態機械図である。
【図４ｂ】本発明に係るアレイ制御回路の代表的な動作実施形態を示す表である。
【図１】
2006508491.tif 000003
【図２】
2006508491.tif 000004
【図３】
2006508491.tif 000005
【図４】
2006508491.tif 000006
【図５】
2006508491.tif 000007
【図６】
2006508491.tif 000008
【図７】
2006508491.tif 000009
【図８】
2006508491.tif 000010
【手続補正書】
【提出日】平成16年11月11日(2004.11.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デュアルビット誘電体メモリセル（４８）のアレイ（４０）内の第１デュアルビット誘電体メモリセル（４９）のソース電荷蓄積領域（６２）に蓄積されている電荷を検出する方法であって、
第１ビット線（２０１）の右に配置された前記第１メモリセル（４９）のチャネル領域（５０）とのソース接合を形成している前記第１ビット線（２０１）を接地するステップと、
前記第１メモリセル（４９）のゲート（６０）に高電圧を印加するステップと、
前記チャネル領域（５０）とのドレイン接合を形成しており、前記第１ビット線（２０１）の右に配置されていると共に、前記チャネル領域（５０）の右に配置された第２ビット線（２０２）に高電圧を印加するステップと、
第３ビット線（２０３）を分離して、第２チャネル領域（５０）との接合および第３チャネル領域（５０）との接合のみによって前記第３ビット線の電位が生じるようにするステップであって、
前記第３ビット線（２０３）は前記第２ビット線（２０２）の右に配置され、前記第２ビット線（２０２）と前記第３ビット線（２０３）との間に配置された前記第２チャネル領域（５０）のみによって前記第２ビット線（２０２）から離間されており、
第３チャネル領域（５０）が前記第３ビット線（２０３）の右に配置されているステップと、
前記第３ビット線（２０３）の右に配置されたプリチャージビット線に高電圧を印加するステップと、
前記第２ビット線（２０２）において電流を検出するステップと、を有する方法。
【請求項２】
前記プリチャージビット線は、前記第３ビット線（２０３）の右隣のビット線である第４ビット線（２０４）であり、前記第４ビット線（２０４）は前記第３ビット線（２０３）と前記第４ビット線（２０４）との間に配置された前記第３チャネル領域（５０）のみによって前記第３ビット線（２０３）から離間されている請求項１に記載の方法。
【請求項３】
第２プリチャージビット線に高電圧を印加するステップをさらに有し、前記第２プリチャージビット線は、前記第４ビット線（２０４）の右隣のビット線である第５ビット線（２０５）であり、前記第５ビット線（２０５）は前記第４ビット線（２０４）と前記第５ビット線（２０５）との間に配置された第４チャネル領域（５０）のみによって前記第４ビット線（２０４）から離間されている請求項２に記載の方法。
【請求項４】
前記第３ビット線（２０３）の右隣のビット線である第４ビット線（２０４）を分離して、前記第４ビット線（２０４）の両側の前記第３チャネル領域（５０）との接合および第４チャネル領域（５０）との接合のみによって前記第４ビット線（２０４）の電位が生じるようにするステップをさらに有し、
前記プリチャージビット線は、前記第４ビット線（２０４）の右隣のビット線である第５ビット線（２０５）であり、前記第４ビット線（２０４）と前記第５ビット線（２０５）との間に配置された前記第４チャネル領域（５０）のみによって前記第４ビット線（２０４）から離間されている請求項１に記載の方法。
【請求項５】
第２プリチャージビット線に高電圧を印加するステップをさらに有し、前記第２プリチャージビット線は、前記第５ビット線（２０５）の右隣のビット線である第６ビット線（２０６）であり、前記第６ビット線（２０６）は前記第５ビット線（２０５）と前記第６ビット線（２０６）との間に配置された第５チャネル領域（５０）のみによって前記第５ビット線（２０５）から離間されている請求項４に記載の方法。
【請求項６】
デュアルビット誘電体メモリセル（４８）のアレイ（４０）であって、第１の導電性半導体の第１ビット線（２０１）と、
前記第１ビット線（２０１）との接合を形成している逆の導電性半導体の第１チャネル領域（５０）と、
前記第１チャネル領域（５０）の上部に位置し、第１絶縁バリア（５４）によって前記第１チャネル領域（５０）から離間されている電荷蓄積層（５６）と、
前記電荷蓄積層（５６）上に位置し、第２絶縁バリア（５８）によって前記電荷蓄積層（５６）から離間されているゲート（６０）を形成しているワード線（２１１）と、
前記チャネル領域（５０）の右に配置され、前記チャネル領域（５０）との接合を形成している前記第１の導電性半導体の第２ビット線（２０２）と、
前記第２ビット線（２０２）の右に配置され、前記第２ビット線（２０２）との接合を形成している前記第１の導電性半導体の第２チャネル領域（５０）と、
前記第２チャネル領域（５０）の右に配置され、前記第２チャネル領域（５０）との接合を形成している前記第１の導電性半導体の第３ビット線（２０３）と、
前記第３ビット線（２０３）の右に配置され、前記第３ビット線（２０３）との接合を形成している前記逆の導電性半導体の第３チャネル領域（５０）と、
前記第３チャネル領域（５０）の右に配置された前記第１の導電性半導体のプリチャージビット線と、
前記ゲート（６０）に高電圧を印加するためのワード線制御回路（４６）と、
前記第１ビット線（２０１）をアース（６８）に結合して、
前記第２ビット線（２０２）に高電圧を印加し、
前記第３ビット線（２０３）を分離して、前記第２チャネル領域（５０）との接合および前記第３チャネル領域（５０）との接合のみによって前記第３ビット線の電位が生じるようにし、
前記プリチャージビット線に高電圧を印加するためのビット線制御回路（４４）と、
前記第２ビット線（２０２）において電流を検出することにより、前記電荷蓄積層（５６）に蓄積されている電荷の状態を検出するための電流センサ回路（６６）と、を備えたメモリセル（４８）のアレイ（４０）。
【請求項７】
前記プリチャージビット線は、前記第３チャネル領域（５０）との接合部を形成し、前記第３チャネル領域（５０）のみによって前記第３ビット線（２０３）から離間されている第４ビット線（２０４）である請求項６に記載のメモリセル（４８）のアレイ（４０）。
【請求項８】
前記第４ビット線（２０４）の右に配置され、前記第４ビット線（２０４）との接合を形成している前記逆の導電性半導体の第４チャネル領域（５０）と、
前記第１の導電性半導体の第２プリチャージビット線と、をさらに備え、
前記第２プリチャージビット線は、前記第４チャネル領域（５０）の右に配置され、前記第４チャネル領域（５０）との接合を形成している第５ビット線（２０５）であり、
前記ビット線制御回路（４４）はさらに前記第２プリチャージビット線に高電圧を印加するようになっている請求項７に記載のメモリセル（４８）のアレイ（４０）。
【請求項９】
前記第３チャネル領域（５０）の右に配置され、前記第３チャネル領域（５０）との接合を形成している前記第１の導電性半導体の第４ビット線（２０４）と、
前記第４ビット線（２０４）の右に配置され、前記第４ビット線（２０４）との接合を形成している前記逆の導電性半導体の第４チャネル領域（５０）と、をさらに備え、
前記プリチャージビット線は、前記第４ビット線（２０４）の右に配置され、前記第４チャネル領域（５０）のみによって前記第４ビット線から離間されている第５ビット線（２０５）であり、
前記ビット線制御回路は、前記第４ビット線（２０４）を、前記第３チャネル領域（５０）との接合および前記第４チャネル領域（５０）との接合のみによって前記第４ビット線（２０４）の電位が生じるように分離するようになっている請求項６に記載のメモリセル（４８）のアレイ（４０）。
【請求項１０】
前記第５ビット線（２０５）の右に配置され、前記第５ビット線（２０５）との接合を形成している前記逆の導電性半導体の第５チャネル領域（５０）と、
前記第５チャネル領域（５０）の右に配置され、前記第５チャネル領域（５０）との接合を形成している前記第１の導電性半導体の第２プリチャージビット線と、をさらに備え、
前記ビット線制御回路はさらに前記第２プリチャージビット線に高電圧を印加するようになっている請求項９に記載のメモリセル（４８）のアレイ（４０）。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にフラッシュメモリセルデバイスに関し、より詳細には、デュアルビット誘電体メモリセルの誘電体メモリセル構造に予め蓄積されている電荷を読み出すためのプリチャージ読出し法の改良に関する。
【背景技術】
【０００２】
従来のフローティングゲートフラッシュメモリ型のＥＥＰＲＯＭ（電気的消去可能ＰＲＯＭ）は、結晶性シリコン基板上に配置されたトンネル酸化物（ＳｉＯ２）、トンネル酸化物上に設けたポリシリコンのフローティングゲート、フローティングゲート（一般に酸化物、窒化物および酸化物のスタックである）上に設けた層間絶縁膜、および層間絶縁膜上に設けたコントロールゲートを有する垂直スタックを特徴とするメモリセルを使用している。垂直スタックの下部の基板内にはチャネル領域が存在し、このチャネル領域の両側にソース拡散部とドレイン拡散部が存在する。
【０００３】
フローティングゲートフラッシュメモリセルをプログラムするには、チャネル領域からフローティングゲートへのホットエレクトロン注入を発生させて、フローティングゲート上に不揮発性の陰電荷を形成させる。ホットエレクトロン注入を発生させるには、コントロールゲートに高い正電圧を印加した状態でドレイン−ソース間にバイアスを印加する。ゲート電圧によりチャネルが反転し、同時にドレイン−ソース間のバイアスにより電子がドレインに向かって加速される。加速された電子は、チャネル領域とトンネル酸化物間の３．２ｅＶのＳｉ−ＳｉＯ２エネルギー障壁を越えるのに十分な５．０〜６．０ｅＶの運動エネルギーを獲得する。電子がドレインに向かって加速されている間に、この電子は結晶格子と衝突し、コントロールゲートの電界の影響を受けてＳｉ―ＳｉＯ２界面の方に向かい、エネルギー障壁を越えるのに十分なエネルギーを獲得する。
【０００４】
ひとたびプログラムが行われると、フローティングゲート上の陰電荷は半導性のゲート全体に分散し（disburses）、ソース領域、ドレイン領域、チャネル領域およびコントロールゲートによって特徴づけられるＦＥＴのスレッショルド電圧を増大させる影響を及ぼす。メモリセルの「読出し」時には、メモリセルのプログラム状態（例えばゲート上に蓄積されている陰電荷）または非プログラム状態（例えばゲート上に蓄積されている中性電荷）は、所定のコントロールゲート電圧を印加した状態でソースとドレインの間を流れる電流の大きさを検出することで検出できる。より最近の誘電体メモリセル構造が開発されている。図１に、従来の誘電体メモリセル１０ａ〜１０ｆのアレイの断面が示される。各誘電体メモリセルは、絶縁トンネル層１８、電荷捕捉誘電体層２２、絶縁性の上部酸化物層２４、および結晶性シリコン基板１５の一番上に配置されているポリシリコンのコントロールゲート２０を有する垂直スタックを特徴とする。ポリシリコンのコントロールゲート２０のそれぞれは、全セル１０ａ〜１０ｆ上に延在しているポリシリコンのワード線の一部をなし、これによりコントロールゲート２０ａ〜２０ｇが全て電気的に結合され得る。
【０００５】
基板内１５には、各メモリセル１０と関連しており、その垂直スタックの下部に配置されたチャネル領域１２が存在する。複数のビット線拡散部２６ａ〜２６ｇのうちの１つのビット線拡散部は、各チャネル領域１２を隣接するチャネル領域１２から離間している。ビット線拡散部２６は、各セル１０のソース領域とドレイン領域を形成している。シリコンのチャネル領域１２、トンネル酸化物１８、窒化物２２、上部酸化物２４およびポリシリコンのコントロールゲート２０を有するこの構造は、ＳＯＮＯＳデバイスと呼ばれることが多い。
【０００６】
フローティングゲートデバイスと同様に、ＳＯＮＯＳメモリセル１０をプログラムするには、チャネル領域１２から窒化物層２２へのホットエレクトロン注入を発生させ、窒化物層２２中に存在する電荷捕捉領域内に、不揮発性の陰電荷を形成させる。この場合も、ホットエレクトロン注入を発生させるには、コントロールゲート２０に高い正電圧を印加した状態でドレイン−ソース間にバイアスを印加する。コントロールゲート２０に印加した高電圧によりチャネルが反転し、同時にドレイン−ソース間のバイアスにより電子がドレイン領域に向かって加速される。加速された電子は、チャネル領域１２とトンネル酸化物１８間の３．２ｅＶのＳｉ−ＳｉＯ２エネルギー障壁を越えるのに十分な５．０〜６．０ｅＶの運動エネルギーを獲得する。電子がドレインに向かって加速されている間に、この電子は結晶格子と衝突し、コントロールゲートの電界の影響を受けてＳｉ―ＳｉＯ２界面の方に向かい、エネルギー障壁を越えるのに十分なエネルギーを持つ。窒化物層は捕捉領域内に注入された電子を蓄積しているものの、誘電体であるので、捕捉された電子はドレイン領域の近くにあるドレイン電荷蓄積領域内に局所化した状態で留まる。例えば、メモリセル１０ｂのドレインビット電荷蓄積領域１６ｂに電荷が蓄積され得る。ビット線２６ｂはソース領域として作動し、ビット線２６ｃはドレイン領域として作動する。ソース領域２６ｂを接地した状態で、ゲート２０ｂとドレイン領域２６ｃに高電圧が印加され得る。
【０００７】
同様に、ソース領域の近くにあるソース電荷蓄積領域にホットエレクトロンを注入するため、コントロールゲートに高い正電圧を印加した状態で、ソース−ドレイン間にバイアスが印加され得る。例えば、ソースビット電荷蓄積領域１４ｂに電子を注入するために、ゲート２０ｂとソース領域２６ｂに高電圧を印加した状態で、ドレイン領域２６ｃが接地され得る。
【０００８】
このように、ＳＯＮＯＳデバイスは、ソース電荷蓄積領域１４（ソースビットと呼ばれる）と電荷蓄積領域１６（ドレインビットと呼ばれる）にそれぞれ１ビットずつ、計２ビットのデータを記憶するのに用いることができる。
【０００９】
蓄積領域１４に蓄積されている電荷により、蓄積領域１４の下にあるチャネル領域１２部分のスレッショルド電圧のみが上昇し、蓄積領域１６に蓄積されている電荷により、蓄積領域１６の下にあるチャネル領域１２部分のスレッショルド電圧のみが上昇するので、チャネル領域１２の、蓄積領域１４および蓄積領域１６のそれぞれとの間の領域のチャネルの反転を検出することによって、ソースビットとドレインビットをそれぞれ個別に読み出すことができる。ドレインビットを「読み出す」には、ドレイン領域を接地した状態でソース領域に電圧を印加し、ゲート２０にこれよりわずかに高い電圧を印加する。このようすると、（ソース領域の電圧に対するゲート２０の電圧は、チャネルを反転させる程高くはないため）ソース／チャネル接合の近くのチャネル領域１２部分は反転せず、ドレイン／チャネル接合での電流から、ドレインビットのプログラム状態によって生じたスレッショルド電圧の変化を検出することができる。
【００１０】
同様に、ソースビットを「読み出す」には、ソース領域を接地した状態でドレイン領域に電圧を印加し、ゲート２０にこれよりわずかに高い電圧を印加する。このようすると、ドレイン／チャネル接合の近くのチャネル領域１２部分は反転せず、ソース／チャネル接合での電流から、ソースビットのプログラム状態によって生じたスレッショルド電圧の変化を検出することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
代表的なフラッシュメモリアレイでは、複数のセルのそれぞれが隣接するセルと共通のワード線を共有する構成において、各セルの読出しの問題が発生する可能性がある。例えば、ビット１４ｂを読み出す際に、ビット線２６ｂを接地した状態で、ビット線２６ｃとゲート２０ｂに電圧を印加する。ビット線２６ｃでの電流（接地したビット線２６ｂからチャネル領域１２ｂを通って引き抜かれた電子を表す）から、セル１０ｂのスレッショルド電圧を検出し、ソースビット１４ｂのプログラム状態を決定する。
【００１２】
問題は、ゲート２０ｂが共通のワード線によってゲート２０ｃ〜２０ｆに結合されているため、ゲート２０ｃにも高いバイアスが印加されるということにある。したがって、セル２０ｃを介してビット線２６ｃにも電流が流れ、これにより、ビット１４ｂの読出し誤りが生じる可能性がある。このような電流を防止するため、通常は、ビット線２６ｄにプリチャージバイアスが印加される。しかし、ビット線２６ｃとビット線２６ｄの間に小さな電圧差があっても電流が生じ、読出し誤りが生じる可能性がある。
【００１３】
公知の方法の不都合を解消する、デュアルビット誘電体メモリセルを読み出すための改良された方法が所望されている。
【課題を解決するための手段】
【００１４】
本発明の第１態様は、デュアルビット誘電体メモリセルのアレイ内の第１デュアルビット誘電体メモリセルのソース電荷蓄積領域に蓄積されている電荷を検出する方法を提供することにある。この方法は、第１メモリセルのチャネル領域とのソース接合を形成している第１ビット線を接地するステップを有する。このチャネル領域は、第１ビット線の右に配置されている。チャネル領域とのドレイン接合を形成しており、チャネル領域の右に位置し、チャネル領域のみによって第１ビット線から離間されている第２ビット線に高電圧が印加される。第１メモリセルのゲートに高電圧が印加される。第２ビット線の右隣のビット線である第３ビット線が、第３ビット線の両側の第２チャネル領域との接合および第３チャネル領域との接合のみによってその電位が生じるように分離される。第３ビット線の右に配置されたプリチャージビット線に高電圧が印加され、第２ビット線において電流が検出される。
【００１５】
第１実施形態では、プリチャージビット線は、第３ビット線の右隣のビット線であって、第３チャネル領域のみによって第３ビット線から離間されている第４ビット線であり得る。
【００１６】
上記方法は、第２プリチャージビット線に高電圧を印加するステップも有し得、第２プリチャージビット線は、第４ビット線の右隣のビット線であって、第４チャネル領域のみによって第４ビット線から離間されている第５ビット線である。
【００１７】
第２実施態様では、プリチャージビット線は、第５ビット線であり得る。上記方法は、第３ビット線の右隣の第４ビット線を分離して、第４ビット線の両側の第３チャネル領域との接合および第４チャネル領域との接合のみによってその電位が生じるようにするステップを有し得る。第５ビット線は、第４ビット線の右隣のビット線であり、第４チャネル領域のみによって第４ビット線から離間され得る。
【００１８】
この実施形態では、上記方法は、第２プリチャージビット線に高電圧を印加するステップをさらに有し得、この第２プリチャージビット線は、第５ビット線の右隣のビット線である第６ビット線である。
【００１９】
本発明の第２態様は、デュアルビット誘電体メモリセルのアレイを提供することにある。このアレイは、それぞれが第１の導電性半導体である第１ビット線と、第１ビット線の右に配置された第２ビット線とを有する。第１ビット線と第２ビット線との間には、逆の導電性半導体の第１チャネル領域が設けられており、第１ビット線および第２ビット線のそれぞれと接合を形成している。第１チャネル領域の上部に電荷蓄積層が設けられており、第１絶縁バリアによって第１チャネル領域から離間されている。電荷蓄積層上にゲートが設けられており、第２絶縁バリアによって電荷蓄積層から離間されている。第２ビット線の右に第１の導電性半導体の第２チャネル領域が配置され、第２ビット線との接合を形成し、第２チャネル領域の右に第１の導電性半導体の第３ビット線が配置され、第２チャネル領域との接合を形成し、第３ビット線の右に逆の導電性半導体の第３チャネル領域が配置され、第３ビット線との接合を形成し、第３チャネル領域の右に第１の導電性半導体のプリチャージビット線が配置されている。ワード線制御回路はゲートに高電圧を結合するように作動し、ビット線制御回路は、ｉ）第１ビット線をアースに結合して、ｉｉ）第２ビット線に高電圧を結合し、ｉｉｉ）第３ビット線を分離して、第２チャネル領域との接合および第３チャネル領域との接合のみによってその電位が生じるようにし、ｉｖ）プリチャージビット線に高電圧を結合するように作動する。電流センサ回路は、第２ビット線において電流を検出することにより、電荷蓄積層に蓄積されている電荷の状態を検出する。
【００２０】
本発明の第２態様の第１実施形態では、プリチャージビット線は、第３チャネル領域との接合を形成し、第３チャネル領域のみによって第３ビット線から離間されている第４ビット線であり得る。第１実施形態に従えば、上記アレイは、ｉ）第４ビット線の右に配置され、第４ビット線との接合を形成している逆の導電性半導体の第４チャネル領域と、ｉｉ）第４チャネル領域の右にあり、第４チャネル領域との接合を形成している第５ビット線である第１の導電性半導体の第２プリチャージビット線とをさらに備え得る。ビット線制御回路は、さらに、第２プリチャージビット線に高電圧を印加するようになっていてもよい。
【００２１】
本発明の第２態様の第２実施形態では、上記アレイは、ｉ）第３チャネル領域の右に配置され、第３チャネル領域との接合を形成している第１の導電性半導体の第４ビット線と、ｉｉ）第４ビット線の右に配置され、第４ビット線との接合を形成している逆の導電性半導体の第４チャネル領域とをさらに有し得る。プリチャージビット線は、第４チャネル領域の右にあり、第４チャネル領域のみによって第４ビット線から離間されている第５ビット線である。ビット線制御回路は、さらに、第４ビット線を、第３チャネル領域との接合および第４チャネル領域との接合のみによってその電位が生じるように分離するようになっていてもよい。
【００２２】
さらに、上記アレイは、ｉ）第５ビット線の右に配置され、第５ビット線との接合を形成している逆の導電性半導体の第５チャネル領域と、ｉｉ）第５チャネル領域の右に配置され、第５チャネル領域との接合を形成している第６のビット線である第１の導電性半導体の第２プリチャージビット線をさらに備え得る。ビット線制御回路は、さらに、第２プリチャージビット線に高電圧を印加するようになっていてもよい。
【発明を実施するための最良の形態】
【００２３】
本発明を、本発明のほかの実施形態およびさらに別の実施形態と共によりよく理解できるように、添付の図面を参照して下記の説明を参照する。なお、本発明の範囲は添付の特許請求の範囲に記載される。
【００２４】
以下に、図面を参照しながら本発明を詳細に説明する。図面では、共通する要素は同じ参照符号によって参照する。さらに、図は縮尺どおりではなく、わかりやすくなるよう、一部の特徴の寸法は実際の縮尺よりも故意に強調して図示している。
【００２５】
図２は、デュアルビット誘電体メモリセルアレイ４０の代表的な実施形態をブロック図形式で示す。アレイ４０は、結晶性半導体基板に作製された複数のデュアルビット誘電体メモリセル４８、アレイ制御回路６１および電流検出回路６６を備える。デュアルビット誘電体メモリセル４８のアレイは、ポリシリコンのワード線２１０〜２１３の水平方向の行と、基板４２内に設けたビット線拡散部２００〜２０５とチャネル領域５０が交互に並ぶ垂直方向の列とを有する行列の形に並べられている。列内の各セル４８は、その列の他のセル４８と、同じチャネル領域５０と、そのチャネル領域に隣接する２本のビット線とを共有している。行内の各セル４８は、その行の他のセル４８と同じワード線を共有している。
【００２６】
次に、図２とあわせて図３に示すように、共通のワード線２１１を共有しているデュアルビット誘電体メモリセルの行の断面図を参照する。ポリシリコンのワード線２１１はその行の各セル４８上にコントロールゲート６０を形成するように構成されていることを理解されたい。ビット線拡散部２００〜２０６は、チャネル領域５０とは逆の導電性の半導性を有し、このためビット線拡散部２００〜２０６は、その列の各セルのソース領域とドレイン領域とを形成している。代表的なｎ型ＭＯＳデバイスでは、チャネル領域５０は、ヒ素等の電子ドナー不純物が少量注入された結晶性シリコンなどのｎ型半導体であり、ビット線拡散部２００〜２０６は、ホウ素等のホールドナー不純物が注入された結晶性シリコンなどのｐ型半導体である。
【００２７】
図２とあわせて図３に示すように、共通のワード線２１１を共有しているデュアルビット誘電体メモリセルの行の断面図については参照しない。ポリシリコンのワード線２１１はその行の各セル４８上にコントロールゲート６０を形成するための構造であることを理解されたい。ビット線拡散部２００〜２０６は、チャネル領域５０とは逆の導電性の半導性を有し、このためビット線拡散部２００〜２０６は、その列の各セルのソース領域とドレイン領域とを形成している。代表的なｎ型ＭＯＳデバイスでは、チャネル領域５０は、ヒ素等の電子ドナー不純物が少量注入された結晶性シリコンなどのｎ型半導体であり、ビット線拡散部２００〜２０６は、ホウ素等のホールドナー不純物が注入された結晶性シリコンなどのｐ型半導体である。
【００２８】
チャネル領域５０の上部には、二酸化シリコンを含み得る第１絶縁バリアすなわちトンネル層５４が存在する。トンネル層５４の膜厚は、約５０〜約１５０オングストロームの範囲内にあり得る。これより範囲の狭い実施形態ではトンネル層５４の膜厚は約６０〜約９０オングストロームの範囲内にあり、さらに範囲の狭い実施形態ではトンネル層５４の膜厚は約７０〜約８０オングストロームの範囲内にある。
【００２９】
トンネル層の上部には、ソース電荷捕捉領域すなわちソースビット６２と、ドレイン電荷捕捉領域すなわちドレインビット６４の両方を有する電荷捕捉層５６が存在し、この電荷捕捉領域はそれぞれ非プログラム状態を表す中性電荷、またはプログラム状態を表す陰電荷を蓄積する。電荷捕捉層５６は、適切な電荷捕捉特性を有し、厚さが２０〜１００オングストロームのオーダーの窒素化合物を含み得る。代表的な実施形態では、この窒素化合物は、Ｓｉ２Ｎ４、Ｓｉ３Ｎ４およびＳｉＯｘＮ４からなる群から選択され得る。
【００３０】
電荷捕捉層５６の上部には、上部誘電体層５８が存在する。上部誘電体層５８は、二酸化シリコンか、あるいは二酸化シリコンの比誘電率よりも比誘電率の高い材料（例えばＨｉｇｈ−ｋ材料）であり得る。好ましい実施形態では、このＨｉｇｈ−ｋ材料は、Ａｌ２Ｏ３、ＨｆＳｉｘＯｙ、ＨｆＯ２、ＺｒＯ２およびＺｒＸｉｘＯｙからなる材料の群、および同程度に高い比誘電率を有する他の材料から選択され得る。上部誘電体層５８が二酸化シリコンの場合、層５８の膜厚は６０〜１００オングストロームのオーダーであり得る。別の実施形態では、上部誘電体層５８がＨｉｇｈ−ｋ材料の場合、その電気的膜厚は６０〜１００オングストロームのオーダーであり得る一方、その物理的膜厚は約７０〜１３０オングストロームのオーダーであり得る。これより範囲の狭い実施形態では、上部誘電体層５８の膜厚は約８０〜約１２０オングストロームの範囲内であり、さらに範囲の狭い実施形態では上部誘電体層５８の膜厚は約９０〜約１００オングストロームの範囲内である。
【００３１】
上部誘電体層５８の上部には、行内の各セル４８上にゲート６０を形成しているワード線２１１が存在する。代表的な実施形態では、ゲート６０は、４，０００オングストロームのオーダーの膜厚のポリシリコンを含み得る。ワード線２１１はワード線制御回路４６に結合されている。
【００３２】
アレイ制御回路６１は、ワード線制御回路４６、ビット線制御回路４４、分圧器回路６５、動作電源（Ｖｃｃ）への結合７０およびアース６８への結合を有する。アレイ制御回路６１は、作動時に、各ワード線２１０〜２１３および各ビット線２００〜２０５を、分圧器６５が供給する電圧またはアースに選択的に結合するように作動する（あるいは、ワード線２１０〜２１３またはビット線２００〜２０５を、全電圧源とアースから分離し、これによってアレイ４０のその他の構造との電気的相互作用のみによってその電位が生じるようにする）。この結合は、アレイ４０内の各ソース電荷捕捉領域６２および各ドレイン電荷捕捉領域６４の消去、選択的プログラム、および選択的読出しができるように行われる。アレイ制御回路６１は、選択したビット線（例えばビット線２０２）を電流センサ６６に結合するようにも作動し、これによって、その選択ビット線２０２がソースまたはドレインのいずれかとなるセルの列内の選択したソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４のプログラム状態を示す選択ビット線２０２の電流を測定できる。
【００３３】
電流センサ６６には、ビット線制御回路４４によって電流センサ６６に結合されている選択ビット線２０２の電流を検出する公知の回路を使用することができる。下記に詳細に記載するように、ソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４のうちから選択したほうを読出すため、アレイ制御回路６１によって適切な（applicable）ワード線およびビット線に適切な電位を結合したときに、検出された電流は、選択した電荷捕捉領域のプログラム状態を表している。
【００３４】
アレイ制御回路
図２および図３と共に図４を手短に参照すると、アレイ制御回路６１は３つの状態で作動し、この３つとは、メモリセル４８から選択した１つのメモリセル（例えば選択メモリセル４９）のソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４に電荷が選択的に記憶されているプログラム状態７６、メモリセル４８から選択した１つのメモリセルのソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４から蓄積電荷を検出して、この電荷捕捉領域に記憶されていたデータを再現する読出し状態７８、プログラム状態７６での再プログラムの前に、１つ以上のメモリセル４８の電荷捕捉領域６２，６４に蓄積されている電荷を消去する消去状態７４である。
【００３５】
プログラム状態７６では、ホットエレクトロン注入法を使用してソース電荷捕捉領域６２に電子を注入してソース電荷捕捉領域６２がプログラムされる。より詳細には、アレイ制御回路６１は、ビット線２００〜２０６およびワード線２１０〜２１３を異なる電位（例えば、分圧器６５およびアース６８が供給する電位）に結合して、コントロールゲート６０に高電圧を印加した状態でソース−ドレイン間に高いバイアスを印加する。例えば、選択セル４９を参照すると、これを行うため、ビット線制御回路４４は、ビット線２０２（選択セル４９のドレイン領域を表している）をアース６８に結合し、ビット線２０１（選択セル４９のソース領域を表している）を分圧器６５からの約５ボルトの電圧源に結合し得る。これと同時に、ワード線制御回路４６は、ワード線２１１（選択セル４９のコントロールゲート６０を表している）を分圧器６５を形成する約１０ボルトの電圧源に結合する。コントロールゲート６０に印加した電圧によって、選択セル４９のチャネル領域５０が反転し、同時にソース−ドレイン間に印加した高いバイアスによって、ドレイン領域であるビット線２０２から電子が引き抜かれて、ソース領域のビット線２０１に向かってチャネル領域５０に加速される。
【００３６】
電子が得た４．５ｅＶ〜５ｅＶの運動エネルギーは、チャネル領域５０／トンネル層５４の界面のエネルギー障壁３．１ｅＶ〜３．５ｅＶを越えるのに十分であり、電子がソース領域２０１に向かって加速されている間に、コントロールゲート６０に印加した高電圧のため生じた電界によって、電子がソース電荷捕捉領域６２に移動される。界面を越えてソース電荷捕捉領域６２に移動した電子は、電荷捕捉層５６内に捕捉された状態で残り、これを後で読出すことができる。
【００３７】
同様に、ドレイン電荷捕捉領域６４は、ホットエレクトロン注入法を使用してドレイン電荷捕捉領域６４に電子を注入してプログラムされる。より詳細には、アレイ制御回路６１は、ビット線２００〜２０６およびワード線２１０〜２１３を異なる電位（例えば、分圧器６５およびアース６８が供給する電位）に結合して、コントロールゲート６０に高電圧を印加した状態でドレイン−ソース間に高いバイアスを印加する。例えば、選択セル４９を再度参照すると、これを行うため、ビット線制御回路４４は、ビット線２０１（選択セル４９のソース領域を表している）をアース６８に結合し、ビット線制御回路４４は、ビット線２０２（選択セル４９のドレイン領域を表している）を分圧器６５からの約５ボルトの電圧源に結合し得る。これと同時に、ワード線制御回路４６は、ワード線２１１（選択セル４９のコントロールゲート６０を表している）を分圧器６５からの約１０ボルトの電圧源に結合する。コントロールゲート６０に印加した電圧によって、チャネル領域５０が反転し、同時にソース−ドレイン間に印加した高いバイアスによって、ソース領域であるビット線２０１から電子が引き抜かれて、ドレイン領域のビット線２０２に向かってチャネル領域５０に加速される。
【００３８】
この場合も、電子が得た４．５ｅＶ〜５ｅＶの運動エネルギーは、チャネル領域５０／トンネル層５４の界面のエネルギー障壁３．１ｅＶ〜３．５ｅＶを越えるのに十分であり、電子がドレイン領域２０２に向かって加速されている間に、コントロールゲート６０に印加した高電圧のため生じた電界によって、電子がドレイン電荷捕捉領域６４に移動される。
【００３９】
消去状態７４では、アレイ制御回路は、適切なビット線２００〜２０６およびワード線２１０〜２１３を適切な電位に結合し得、これによって、複数のセル４８のソース電荷捕捉領域６２とドレイン電荷捕捉領域６４が、ホットホール注入法を使用するか、あるいはトンネル電流によって電荷捕捉層５６からゲート６０に電子を移動させて消去される。いずれの技術も当業界において公知である。
【００４０】
読出し状態７８では、ソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４のうちの選択した領域に捕捉された電子（例えばプログラム状態を表す陰電荷）が存在するかどうかが検出される。ソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４内に電子が捕捉されていると、その電荷捕捉領域の下部のチャネル領域５０に空乏が生じることを理解されたい。このように、ソース電荷捕捉領域６２またはドレイン電荷捕捉領域６４のいずれかに電子が捕捉されていると、コントロールゲート６０、ソース領域として機能しているビット線拡散部２００〜２０６、およびドレイン領域として機能しているビット線拡散部２００〜２０６によって特徴づけられる電界効果トランジスタ（field effect transistor：ＦＥＴ）のスレッショルド電圧が影響を受ける。このため、デュアルビットメモリセル４８の各ビットを「読出す」ことができ、より詳細には、ソース電荷捕捉領域６２およびドレイン電荷捕捉領域６４のそれぞれに蓄積されている電子の存在は、ＦＥＴの動作によって検出することができる。
【００４１】
より詳細には、選択セル４９のソース電荷捕捉領域６２に蓄積されている電子の存在は、ソース領域として機能しているビット線２０１をアース６８に結合した状態で、コントロールゲート６０に正電圧を印加し、ドレイン領域として機能しているビット線２０２にこれより低い正電圧を印加することで検出することができる。次に、ドレイン領域として機能しているビット線２０２において電流を測定する。測定に用いた電圧とスレショルドが適切であり、選択セル４９と同じ行に存在する隣接するメモリセル４８からの電流のリークがなく、選択セル４９と同じ列に存在する隣接するメモリセル４８からの電流のリークもないと仮定すると、ソース電荷捕捉領域６２内に電子が捕捉されている場合、ドレイン領域を構成しているビット線２０２で電流が測定されない（あるいは少なくともスレショルドを越える電流は測定されない）。あるいは、ソース電荷捕捉領域６２が中性に帯電している（捕捉されている電子が存在しないなど）場合、ドレイン領域として機能しているビット線へ測定可能な電流が流れる。同様に、ドレイン電荷捕捉領域６４に電子が蓄積されているかどうかは、ソース領域として機能するビット線２０２とドレイン領域として機能するビット線を入れ替えるだけで同じように検出できる。
【００４２】
選択セル４９と同じ行内の隣接するメモリセル４８から電流がリークしている場合、読出しを正確に行えなくなる可能性があることを理解されたい。隣接するセル４８から電流がリークしている可能性がある場合に、ソース電荷捕捉領域６２を読出すためのアレイ制御回路６１の動作の４つの代表的な実施形態を参照する。上記の教示に従って、ソース領域とドレイン領域を表しているそれぞれのビット線に印加する電位を入れ替えれば、この同じ実施形態をドレイン電荷捕捉領域６４の読出しにも利用することができる。
【００４３】
図２，３とあわせて実施形態を参照すると、第1の代表的な実施形態では、ワード線制御回路４６は、読出し対象の選択セル４９に関連するワード線２１１を分圧器６５からの１０ボルトのオーダーのゲート電圧源に結合し、同時に隣接するワード線２１０，２１２をアース６８に結合する。ビット線制御回路４４は、読出し対象の選択セル４９のソース領域を構成しているビット線２０１をアース６８に結合する。ビット線制御回路４４は、さらに、読出し対象の選択セル４９のドレイン領域を構成しているビット線２０２を、アースよりも高くゲート電圧以下の分圧器６５からの正電圧の高電圧源に結合する（例えば、ゲート６０はソースビット線２０１に対して正バイアスを有する一方、ドレインビット線２０２はゲート６０の電圧に対して中性バイアスを、ソースビット線２０１に対して正バイアスを有する）。例えば、選択セル４９のソースビット６２を読出す場合、ビット線制御回路は、ビット線２０１をアース６８に、ビット線２０２を高電圧に結合する。
【００４４】
選択セル４９のソースビット６２を読み出す例を考えると、ビット線制御回路４４は、ドレインビット線の右隣のビット線（例えばビット線２０３）を分離し、これにより、その電位がフロートとなり、ビット線２０３の両側のチャネル領域５０とのそれぞれの接合のみによって影響を受けるようになる。
【００４５】
ビット線制御回路は、ビット線２０３の右隣のビット線（例えばビット線２０４）を高電圧源に結合し、これにより、そのビット線は、コントロールゲート６０の電圧に対して中性のバイアスを有し、ソースビット線２０１に対して正のバイアスを有する。２０４は高電圧源に結合されるため、プリチャージビット線と呼ぶことができる。
【００４６】
第２の代表的な実施形態では、ワード線制御回路４６は、読出し対象の選択セル４９に関連するワード線２１１を分圧器６５からのゲート電圧に結合し、同時に隣接するワード線２１０，２１２をアース６８に結合する。ビット線制御回路４４は、選択セル４９のソース領域を構成しているビット線２０１をアース６８に結合し、選択セル４９のドレイン領域を構成しているビット線２０２を分圧器６５からの高電圧源に結合する。
【００４７】
ビット線制御回路４４は、ドレインビット線２０２の右隣のビット線を分離し（例えばビット線２０３を分離し）、これにより、その電位がフロートとなり、ビット線２０３の両側のチャネル領域５０とのそれぞれの接合のみによって影響を受けるようになる。
【００４８】
ビット線制御回路４４は、フロート状態のビット線２０３の右隣の２本のビット線（例えば２０４，２０５）を高電圧源に結合し、これにより、このプリチャージされたビット線の両方がコントロールゲート６０の電圧に対して中性のバイアスを有し、ソースビット線２０１の電圧に対して正のバイアスを有するようになる。
【００４９】
第３の代表的な実施形態では、ワード線制御回路４６は、読出し対象の選択セル４９に関連するワード線２１１を分圧器６５からのゲート電圧に結合し、同時に隣接するワード線２１０，２１２をアース６８に結合する。ビット線制御回路４４は、選択セル４９のソース領域を構成しているビット線２０１をアース６８に結合し、選択セル４９のドレイン領域を構成しているビット線２０２を分圧器６５からの高電圧源に結合する。
【００５０】
ビット線制御回路４４は、ドレインビット線２０２の右隣の２本のビット線を分離し（例えばビット線２０３，２０４を分離し）、これにより、それぞれの電位がフロートとなり、両側のチャネル領域５０とのそれぞれの接合のみによって生じるようにする。
【００５１】
ビット線制御回路は、フロート状態の２本のビット線２０３，２０４の右隣のビット線（例えば２０５）を高電圧源に結合し、これにより、このプリチャージされたビット線がコントロールゲート６０の電圧に対して中性のバイアスを有し、ソースビット線２０１の電圧に対して高いバイアスを有するようになる。
【００５２】
第４の代表的な実施形態では、ワード線制御回路４６は、読出し対象の選択セル４９に関連するワード線２１１を分圧器６５からのゲート電圧源に結合し、同時に隣接するワード線２１０，２１２をアースに結合する。ビット線制御回路４４は、選択セル４９のソース領域を構成しているビット線２０１をアースに結合し、選択セル４９のドレイン領域を構成しているビット線２０２を分圧器６５からの高電圧源に結合する。
【００５３】
ビット線制御回路４４は、ドレインビット線の右隣の２本のビット線を分離し（例えばビット線２０３，２０４を分離し）、これにより、それぞれの電位がフロートとなり、両側のチャネル領域５０とのそれぞれの接合のみによって生じるようにする。
【００５４】
ビット線制御回路は、フロート状態のビット線２０３、２０４の右隣の２本のビット線（例えば２０５，２０６）を高電圧源に結合し、これにより、このプリチャージされたビット線の両方がコントロールゲート６０の電圧に対して中性のバイアスを有し、ソースビット線２０１の電圧に対して高いバイアスを有するようになる。
【００５５】
以上まとめると、デュアルビット誘電体メモリセルからデータを読み出すための本発明の方法は、隣接するセルから電流がリークしている可能性を考慮に入れてより正確な読出しを可能にする。特定の好ましい実施形態を用いて本発明を図示し記載したが、当業者は、本明細書を読みかつ理解すれば、本発明の均等物および変形例を想到し得ることが明らかである。例えば、セルのアレイを、シリコン基板に形成した実質的に平坦な構造として例示したが、本発明の教示は、平坦なフィンに形成された構造と、適切な半導体基板に形成できるその他の誘電体メモリセル構造の両方に適用可能であり、この例には、例えば、バルクシリコン半導体基板、シリコンオンインシュレータ（silicon-on-insulator：ＳＯＩ）半導体基板、シリコンオンサファイア（silicon-on-sapphire：ＳＯＳ）半導体基板、および当業界において公知の他の材料に形成した半導体基板があることを理解されたい。
【図面の簡単な説明】
【００５６】
【図１】従来技術において公知の誘電体メモリセルアレイの模式断面図である。
【図２】本発明の一実施形態に係る誘電体メモリセルアレイの概略ブロック図である。
【図３】図２の誘電体メモリセルアレイの模式断面図である。
【図４】アレイ制御回路の代表的な動作を表す状態機械図である。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
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【国際調査報告】
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