(57)【要約】線形位相検出器は、クロック抽出器およびデータ再生器内で使用するために、第１および第２クロック信号（ＣＬＫＯＯ，ＣＬＫ９０）を受信して第１および第２制御信号（ＵＰ，ＤＯＷＮ）を生成する回路（１，２）を備え、これらの回路は、入力および出力との間の長い経路の長さと多くの動作により大きな遅延を有する（洞察）。これらは、それぞれの回路（１，２）に２つの並列のラッチ（１０，１１，２０，２１）と、これらのラッチの出力信号を多重送信するマルチプレクサ（１２，２２）を与えることにより、より速くさせることが可能である（基本概念）。データ信号は第１回路（１）に供給され、第１回路出力信号は第２回路（２）に供給される。それぞれがまた２つのラッチとマルチプレクサを備える第３および第４回路（３，４）を導入することにより、高速線形位相検出器は、多数のトランジスタから独立した、データ信号におけるゲインを有するように構成されており、これは長所である。それぞれの回路（１，２，３，４）の論理回路（１３，２３）は、加算器／減算器（５）に結合される。
2006522540.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの第１クロック信号を受信して少なくとも１つの第１制御信号を生成する少なくとも第１回路と、少なくとも１つの第２クロック信号を受信して少なくとも１つの第２制御信号を生成する少なくとも第２回路とを備える線形位相検出器であって、前記２つの回路のそれぞれが、少なくとも２つのラッチと、このラッチの出力信号を多重送信する少なくとも１つのマルチプレクサとを備えている線形位相検出器。
【請求項２】
前記第１回路の第１ラッチは少なくとも１つのデータ信号を受信すると共に、前記第１回路の第１マルチプレクサは前記第２回路の第２ラッチに宛てられる少なくとも１つの第１マルチプレクサ出力を生成する、請求項１に記載の線形位相検出器。
【請求項３】
前記第１回路の第１論理回路は、前記データ信号および前記第１マルチプレクサ出力信号を受信して前記第１制御信号を生成すると共に、前記第２回路の第２論理回路は前記第１マルチプレクサ出力信号および少なくとも１つの第２マルチプレクサ出力信号を受信して前記第２制御回路を生成する、請求項２に記載の線形位相検出器。
【請求項４】
前記線形位相検出器は、前記第１クロック信号を受信して少なくとも１つの第３制御信号を生成する少なくとも第３回路と、前記第２クロック信号を受信して少なくとも１つの第４制御信号を生成する少なくとも第４回路とを備え、前記第３回路および第４回路のそれぞれは、少なくとも２つのラッチと、このラッチの出力信号を多重送信するための少なくとも１つのマルチプレクサとを備える、請求項１に記載の線形位相検出器。
【請求項５】
前記第３回路の第３ラッチは少なくとも１つの第２回路出力信号を受信すると共に、前記第３回路の第３マルチプレクサは前記第４回路の第４ラッチに宛てられる少なくとも１つの第３マルチプレクサ出力信号を生成する、請求項４に記載の線形位相検出器。
【請求項６】
前記第３回路の第３論理回路は、前記第２回路出力信号および前記第３マルチプレクサ出力信号を受信して前記第３制御信号を生成すると共に、前記第４回路の第４論理回路は前記第３マルチプレクサ出力信号および少なくとも１つの第４マルチプレクサ出力信号を受信する、請求項５に記載の線形位相検出器。
【請求項７】
前記論理回路のそれぞれは、加算器／減算器に結合されている、請求項６に記載の線形位相検出器。
【請求項８】
少なくとも１つの第１クロック信号を受信して少なくとも１つの第１制御信号を生成する少なくとも第１回路と、少なくとも１つの第２クロック信号を受信して少なくとも１つの第２制御信号を生成する少なくとも第２回路とを有する線形位相検出器であって、前記２つの回路のそれぞれが、少なくとも２つのラッチと、このラッチの出力信号を多重送信する少なくとも１つのマルチプレクサとを備えている線形位相検出器を備える、クロック抽出器およびデータ再生器。
【請求項９】
少なくとも１つの第１クロック信号を受信して少なくとも１つの第１制御信号を生成する第１ステップと、少なくとも１つの第２クロック信号を受信して少なくとも１つの第２制御信号を生成する第２ステップとを備え、前記ステップはそれぞれラッチングサブステップとこのラッチングからの結果を多重送信するサブステップとを備える、線形位相検出方法。
【請求項１０】
少なくとも１つの第１クロック信号を受信して少なくとも１つの第１制御信号を生成する第１機能と、少なくとも１つの第２クロック信号を受信して少なくとも１つの第２制御信号を生成する第２機能とを備え、前記２つの機能はそれぞれ、ラッチングするサブ機能と前記ラッチングからの結果を多重送信するサブ機能とを備える、プロセッサプログラム製品。
【請求項１１】
少なくとも１つの第１クロック信号を受信して少なくとも１つの第１制御信号を生成する少なくとも第１回路と、少なくとも１つの第２クロック信号を受信して少なくとも１つの第２制御信号を生成する少なくとも第２回路とを備え、前記２つの回路のそれぞれは、少なくとも２つのラッチと、このラッチ出力信号を多重送信する少なくとも１つのマルチプレクサとを備える線形位相検出器を備えるクロック抽出器およびデータ再生器を含む装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、少なくとも１つの第１制御信号を生成するために少なくとも１つの第１クロック信号を受信する少なくとも第１回路と、少なくとも１つの第２制御回路を生成するために少なくとも１つの第２クロック信号を受信する少なくとも第２回路と、を備える線形位相検出器に関する。
【０００２】
この発明はさらに、例えば線形位相検出器を備えるクロック抽出器およびデータ再生器に関し、線形的に位相を検出するための方法に関し、線形的に位相を検出するためのプロセッサプログラム生成物に関し、さらに、例えばクロック抽出器およびデータ再生器を備える装置に関する。
【背景技術】
【０００３】
このような線形位相検出器は、例えば、開ループ構成または（例えば、位相ロックドループのような）閉ループ構成のクロック抽出器およびデータ再生器に用いられ、例えば受光器内に見出されることができる。前記線形位相検出器は、入来するデータに同期される必要のある（例えば、制御発振器のように）クロックの位相を制御する。その上、前記第１制御信号は、例えばアップ信号を備え、または、エラー信号を備え、前記第２制御信号は、例えばダウン信号を備え、または参照信号等を備えている。
【０００４】
このようなクロック抽出器およびデータ再生器は、例えばデータを（例えば、データ入力で）受信してフィルタにより追従される前記線形位相検出器と、制御発振器と、前記線形位相検出器（の例えばクロック入力）へとフィードバックされる分周器と、を備える。前記装置は、例えば光信号を受信すると共にこの光信号を電気信号に変換するためのコンバータを備える受光器を備えると共に、前記電気信号からクロック信号およびデータ信号を抽出するクロック抽出器および再生するデータ再生器を備える。
【０００５】
先行技術の線形位相検出器は、米国特許第５，７１２，５８０号により知られており、この特許は、直角位相クロック信号に基づいて、フィードバックループ内に設けられた第２Ｄ形フリップ・フロップからの入力信号を受信する第１Ｄ形フリップ・フロップを介してアップ信号を生成すると共に、前記第１Ｄ形フリップ・フロップからの入力信号を受信する第３Ｄ形フリップ・フロップを介してダウン信号を生成する線形位相検出器を開示している。
【０００６】
既知の線形位相検出器は、とりわけ緩慢であることにより不利であり、前記フィードバックループ、各々２個のラッチを備える前記Ｄフリップ・フロップおよび前記ダウン信号を生成するため必要な３つのＤ形フリップ・フロップの構成は、この線形位相検出器の、より高い周波数での動作を不適切にさせる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明の目的は、とりわけ、より高い周波数での動作に適したより高速の線形位相検出器を提供することである。
【０００８】
さらに、この発明の目的はとりわけ、より高速のクロック抽出器およびデータ再生器、より高速の方法、より高速のプロセッサプログラム、および、より高速の装置を提供することである。
【課題を解決するための手段】
【０００９】
この発明による線形位相検出器は、少なくとも１つの第１クロック信号を受信して少なくとも１つの第１制御信号を生成する少なくとも１つの第１回路と、少なくとも１つの第２クロック信号を受信して少なくとも１つの第２制御信号を生成する少なくとも１つの第２回路とを備えるものにおいて、前記回路はそれぞれ、少なくとも２つのラッチと、これらラッチの出力信号を多重送信する少なくとも１つのマルチプレクサとを備える。
【００１０】
この発明による線形位相検出器を並列のラッチとこれらラッチの出力を多重送信するマルチプレクサにより提供することにより、並列ラッチのそれぞれのペアは、これらの動作の結果として多重送信するマルチプレクサにより実質的に同時に動作するであろう。その結果、第１回路のラッチのペアの入力から第２回路のマルチプレクサの出力までの遅延は低減されて、これは線形位相検出器をより速く動作させる。
【００１１】
実質的に同時に動作することにより（実質的に、可能な異なる経路の長さ、異なる寄生容量等により）、少なくとも１つの同一の入力信号（データ信号またはクロック信号等）の両方を受信しているので、および／または、両方のラッチが同一のマルチプレクサへそれらの出力信号を供給しているので、それぞれのペアの並列ラッチが並列であるものと定義されることは留意されるべきである。このように、前記ペアのラッチは、少なくとも１つの同一の入力信号を受信して、および／または、それらの出力信号を同一のマルチプレクサに供給する。換言すれば、前記ラッチは、多重送信されるラッチである。
【００１２】
この発明による線形位相検出器の第１実施形態は、請求項２により定義される。  
前記第１回路の第１ラッチへデータ信号を供給すること、および、前記第２回路の第２ラッチへ第１マルチプレクサ出力信号を供給することにより、線形位相検出器は、半導体技術で効果的に構成されることができる。
【００１３】
この発明による線形位相検出器の第２実施形態は、請求項３により定義される。  
例えば、排他的論理和（ＥＸＯＲ）ゲートのような第１論理回路および第２論理回路を導入することにより、低コスト、低い複雑さおよび低い電力消費の線形位相検出器が構成されている。
【００１４】
先行技術の非線形位相検出器が多重送信用並列ラッチを備えて存在していることは更に留意されるべきである。しかしながら、まず、前記先行技術の位相検出器は、非線形位相検出器であり、次に、前記非線形の先行技術の位相検出器においては、両方の回路が直列に結合されていない（直列に結合されるが意味するところは、データ信号が第１回路に供給されること、および、第１回路の出力信号が―データ信号として―第２回路等へ供給されることである）。
【００１５】
この発明による線形位相検出器の第３実施形態は、請求項４により定義される。  
第３回路および第４回路が導入されることにより、高速な線形位相検出器が構成されており、低域通過された後の制御信号の結合された結果がデータ信号における多数のデータの遷移から独立するようになっている。換言すれば、前記結合された結果は、低域通過された後に、ゼロに等しい平均値を有し、線形位相検出器のゲインは、データ信号における多数の遷移から独立するようになり、独立することは長所である。
【００１６】
この発明による線形位相検出器の第４実施形態は、請求項５により定義される。  
第２回路出力信号または第２マルチプレクサ出力信号を第３ラッチに供給すること、および、第３マルチプレクサ出力信号を第４ラッチに供給することにより、ゲインから独立したデータ遷移を有する線形位相検出器は、半導体技術で効果的に構成されることができる。
【００１７】
この発明による線形位相検出器の第５実施形態は、請求項６に定義される。  
例えば排他的論理和（ＥＸＯＲ）ゲートのような、第３論理回路および第４論理回路を導入することにより、データ遷移独立ゲインを有する低コストで低い複雑さで低電力消費の線形位相検出器が構成されている。
【００１８】
この発明による線形位相検出器の第６実施形態は、請求項７により定義される。  
前記論理回路を加算器／減算器にそれぞれ結合することにより、この加算器／減算器の結合の結果（例えば、第１および第４制御信号の加算、第２の世ｂだい３制御信号の減算）はチャージポンプおよび／またはローパスフィルタに供給されることができる。
【００１９】
この発明によるクロック抽出器およびデータ再生器、この発明による方法、この発明によるプロセッサプログラム製品およびこの発明による装置の実施形態は、この発明による線形位相検出器の実施形態に対応している。
【００２０】
この発明は、とりわけ、一般的には、遅延が入力と出力との間に存在する経路の長さに依存しており、入力と出力との間で実行される多数の動作に依存するという洞察に基づくと共に、とりわけ、線形位相検出器においては、回路ごとの並列ラッチペアにプラスしたマルチプレクサがこの遅延を最小化する（最小の経路の長さと最小数の動作）という基本概念に基づいている。
【００２１】
この発明はとりわけ、より高速な線形位相検出器を提供することにより問題を解決し、この発明はとりわけ、このような高速な線形位相検出器が（例えば、同一の技術を用いた場合の先行技術の線形位相検出器と比較して２倍ほど高い周波数のような）より高い周波数で動作することができ、これにより、前記線形位相検出器はデータ遷移独立ゲインを導入することにより更に改善されるという点で有利である。
【００２２】
この発明のこれらおよびその他の特徴は後述する実施形態を参照することにより明白かつ明らかとなるであろう。
【発明を実施するための最良の形態】
【００２３】
図１に示されたこの発明による線形位相検出器は、そのデータ入力（上部が通常データ入力で下部が反転データ入力）で、データ信号を受信すると共に、そのそれぞれのクロック入力（左側クロック入力が通常クロック入力で右側クロック入力が反転クロック入力）で、００度でのクロック信号（第１クロック信号）を受信するラッチ１０をもつ第１回路１を備える。ラッチ１０の通常出力（上部出力）はマルチプレクサ１２の第１通常入力に結合され、ラッチ１０の反転出力（下部出力）はマルチプレクサ１２の第１反転入力に結合される。
【００２４】
回路１はさらに、そのデータ入力（上部が通常データ入力で下部が反転データ入力）で、データ信号を受信すると共に、そのそれぞれのクロック入力（左側クロック入力が通常クロック入力で右側クロック入力が反転クロック入力）で、ラッチ１０と比較して交代された接続を介して、００度でのクロック信号を受信するラッチ１１を備えている。ラッチ１１の通常出力（下部出力）は、マルチプレクサ１２の第２反転入力に結合され、ラッチ１１の反転出力（上部出力）は、マルチプレクサ１２の第２通常入力に結合されている。
【００２５】
マルチプレクサ１２は、その制御入力（上部が通常制御入力で下部が反転制御入力）で、ラッチ１０と比較して非交代の接続を介して００度での前記クロック信号を受信する。
【００２６】
回路１はさらに、前記データ信号およびマルチプレクサ出力信号を受信して、第１制御信号（アップ信号ＵＰ）を生成する、例えば排他的論理和（ＥＸＯＲ）ゲートのような、論理回路１３を備える。
【００２７】
図１に示されたこの発明による線形位相検出器はさらに、そのデータ入力（上部が通常データ入力で下部が反転データ入力）で、非交代の接続を介してマルチプレクサ１２（上部が通常出力で下部が反転出力）からのマルチプレクサ出力信号を受信すると共に、そのそれぞれのクロック入力（左側クロック入力が通常クロック入力で右側クロック入力が反転クロック入力）で、９０度でのクロック信号（第２クロック信号）を受信するラッチ１１をもつ第２回路２を備える。ラッチ２０の通常出力（上部出力）はマルチプレクサ２２の第１通常入力に結合され、ラッチ２０の反転出力（下部出力）はマルチプレクサ２２の第１反転入力に結合される。
【００２８】
回路２はさらに、そのデータ入力（上部が通常データ入力で下部が反転データ入力）で、データ信号を受信すると共に、そのそれぞれのクロック入力（左側クロック入力が通常クロック入力で右側クロック入力が反転クロック入力）で、ラッチ２０と比較して交代された接続を介して、９０度でのクロック信号を受信するラッチ２１を備えている。ラッチ２１の通常出力（下部出力）は、マルチプレクサ２２の第２反転入力に結合され、ラッチ２１の反転出力（上部出力）は、マルチプレクサ２２の第２通常入力に結合されている。
【００２９】
マルチプレクサ２２は、その制御入力（上部が通常制御入力で下部が反転制御入力）で、ラッチ２０と比較して非交代の接続を介して９０度での前記クロック信号を受信する。
【００３０】
回路２はさらに、前記マルチプレクサ１２および２２からの前記マルチプレクサ出力信号を受信して、第２制御信号（ダウン信号ＤＯＷＮ）を生成する、例えば排他的論理和（ＥＸＯＲ）ゲートのような、論理回路２３を備える。
【００３１】
図１に示された線形位相検出器のタイミング図が図２に示され、ＣＫＩは００度での第１クロック信号であり、Ｑ（Ｌ１）はラッチ１０の出力信号であり、Ｑ（Ｌ２）はラッチ１１の出力信号であり、Ｓはマルチプレクサ１２の制御入力信号であり、Ａはマルチプレクサ１２の出力信号を示し、ＣＫＱは９０度での第２クロック信号であり、Ｂはマルチプレクサ２２の出力信号を示し、ＵＰは回路１３の出力信号であり、ＤＯＷＮは回路２３の出力信号であり、ＰＤは前記ＵＰ信号および前記ＤＯＷＮ信号を結合することにより生成される線形位相検出器の信号を示し、ＬＰＦは低域を通過された後の前記ＰＤ信号を示している。
【００３２】
ゼロに等しくない平均値を有するＬＰＦにより、図１に示されるような２つの回路１，２を備える線形位相検出器は、データ信号における多数の遷移から独立したゲインを有しないであろう。
【００３３】
図３に示されたこの発明による線形位相検出器は、４つの回路１，２，３，４を備え、回路１および２は図１におけるこれらに対応し、回路３および４のそれぞれは均質に構成される（さらに図示されないそれぞれのラッチ３０，３１および４０，４１と、それぞれのマルチプレクサ３２および４２と、それぞれの論理回路３３および４３とを備える）と共にそれぞれ第１（００度）および第２（９０度）のクロック信号を受信し、回路３はさらに回路２の出力信号（より詳細にはマルチプレクサ２２の出力信号）を受信し、回路４は更に回路３の出力信号（より詳細には図示されないマルチプレクサ３２の出力信号）を受信する。論理回路１３，２３，３３，４３は、４つの制御信号Ｕ１（ＵＰとして用いられる）、Ｕ２（ＤＯＷＮとして用いられる）、Ｕ３、Ｕ４を生成し、これらは例えばＵ１およびＵ２の加算およびＵ３およびＵ４の減算をして信号ＰＤを生成する加算器／減算器５へと供給される。
【００３４】
図３に示された線形位相検出器のタイミング図は、図４に示されており、ＣＫＩは００度の第１クロック信号であり、Ｑ（Ｌ１）はラッチ１０の出力信号であり、Ｑ（Ｌ２）はラッチ１１の出力信号であり、Ｓはマルチプレクサ１２の制御入力信号であり、Ａはマルチプレクサ１２の出力信号を示し、ＣＫＱは９０度の第２クロック信号であり、Ｂはマルチプレクサ２２の出力信号を示し、Ｕ１は回路１３の出力信号であり、Ｕ２は回路２３の出力信号であり、Ｕ３は回路３３の出力信号であり、そして、Ｕ４は回路４３の出力信号である。
【００３５】
信号ＰＤは図示されていないが、Ｕ１−Ｕ２−Ｕ３＋Ｕ４の計算により構成され得ると共に前記Ｕ１，Ｕ２，Ｕ３およびＵ４の結合により生成された線形位相検出器信号を表示している。信号ＬＰＦは図示されていないが、（低域通過濾波を伴う統合と共に）前記ＰＤ信号の統合により容易に構成され得る。ゼロに等しい平衡値を現在有するＬＰＦにより、図３に示されるように４つの回路１，２，３，４を備える線形位相検出器は、前記データ信号内の多数の遷移から独立するゲインを有するであろう。この独立性は非常に有利である。
【００３６】
図１および図３に示された位相検出器は、いわゆる釣合のとれた状態を実現するために、二重の接続を有している。しかしながら、この発明はこの釣合のとれた状態に限定されないし、その上、単一の接続によるいわゆる釣合のとれない状態でも用いられることができる。
【００３７】
“Ｋのために”および“Ｌのために”における“ために”の表現は、“Ｍのために”等のその他の機能がその上で、同時に、または同時ではなく、実行されることを排除するものではない。“Ｙに結合されたＸ”および “ＸおよびＹ間の結合”および“ＸおよびＹを結合すること／結合する”等の表現は、構成要素“Ｚ”がＸおよびＹ間に存在することを排除しない。“ＰがＱを備える”および“Ｑを備えるＰ”等の表現は、その上に構成要素Ｒが備えられ／含まれることを排除しない。
【００３８】
上述した実施形態はこの発明を限定するよりもむしろ表示するものであり、この技術分野の熟練者が添付された請求項の範囲から外れることなしに多くの代替的な実施形態を設計することができるであろうことは、留意されるべきである。請求項において、括弧内に置かれた何れの参照符号もこの請求項を限定するように解釈されるべきではない。動詞“備える”およびその語形変化の使用は、請求項内で述べられているそれら以外の構成要素やステップの存在を排除しない。構成要素に先行する冠詞“ａ”または“ａｎ”は、複数のこれらの構成要素の存在を排除しない。この発明は、いくつかの別個の構成要素を備えるハードウェアの手段により、および、適切にプログラムされたコンピュータの手段により、実行されてもよい。いくつかの手段を列挙する装置の請求項において、これらの手段のいくつかは１つまたは同一のハードウェアの項目によって具体化されてもよい。特定の方策が相互に異なる従属請求項の中で定義されている単なる事実は、これらの方策の結合が利益を得るために用いられることができないことを表示するものではない。
【００３９】
この発明は、とりわけ、一般的に遅延が、入力と出力の間にある経路の長さに依存すると共に入力および出力の間で実行される動作の数に依存するという洞察に基づいており、とりわけ、線形位相検出器内の、回路毎に一対の並列ラッチに加えたマルチプレクサがこの遅延を最小化するであろう（最小の経路の長さおよび最小の動作数）という基本概念に基づいている。
【００４０】
この発明は、とりわけ、より速い線形位相検出器を提供するという課題を解決し、とりわけ、より速い線形位相検出器が（例えば、同一の技術を用いるときに先行技術の検出器と比較して、２倍程度高い周波数のような）高周波数で動作可能である点で優れており、これにより、前記線形位相検出器は、データ遷移から独立したゲインを導くことにより、さらに改善されることができる。
【図面の簡単な説明】
【００４１】
【図１】２つの回路を備えるこの発明の線形位相検出器を示すブロック図。
【図２】２つの回路を備える前記線形位相検出器のタイミングを示す特性図。
【図３】４つの回路を備えるこの発明の線形位相検出器を示すブロック図。
【図４】４つの回路を備える前記線形位相検出器のタイミングを示す特性図。
【図１】
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【図３】
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【図２】
2006522540.tif 000005
【図４】
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【国際調査報告】
2006522540.tif 000007
2006522540.tif 000008
2006522540.tif 000009