(57)【要約】本発明は、同一の桁２ｎを有し、合計されるべき３つの入力ビット（ｉ０＜ｎ＞，ｉ１＜ｎ＞，ｉ２＜ｎ＞）を供給するための３つの第１入力（ｉ０，ｉ１，ｉ２）と、同一の桁２ｎを有し、同様に合計されるべき２つの受渡し／桁上げビット（ｃｉ１＜ｎ＞，ｃｉ２＜ｎ＞）を供給するための２つの第２入力（ｃｉ１，ｃｉ２）と、同一の桁２ｎを有する算出済みの合計ビット（ｓ＿ｎ）を出力するための出力（ｓ）と、合計ビット（ｓ＿ｎ）の桁２ｎより高い桁２ｎ＋１を等しく有する２つの算出済みの受渡し／桁上げビット（ｃｏ１＜ｎ＋１＞，ｃｏ２＜ｎ＋１＞）を出力するための２つの出力（ｃｏ１，ｃｏ２）と、を備える桁上げリップル加算器（１０）に関する。
2006517700.tif 000002
【特許請求の範囲】
【請求項１】
桁上げリップル加算器（１０）であって、
等価な有効桁２ｎを有し、合計されるべき３つの入力ビット（ｉ０＜ｎ＞，ｉ１＜ｎ＞，ｉ２＜ｎ＞）を供給するための３つの第１入力（ｉ０，ｉ１，ｉ２）と、
等価な有効桁２ｎを有し、同様に合計されるべき２つの桁上げビット（ｃｉ１＜ｎ＞，ｃｉ２＜ｎ＞）を供給するための２つの第２入力（ｃｉ１，ｃｉ２）と、
同一の有効桁２ｎを有する算出済みの和ビット（ｓ＿ｎ）を出力するための１つの出力（ｓ）と、
前記和ビット（ｓ＿ｎ）の有効桁２ｎより高い有効桁２ｎ＋ｌを等しく有する２つの算出済みの桁上げビット（ｃｏ１＜ｎ＋ｌ＞，ｃｏ２＜ｎ＋ｌ＞）を出力するための２つの出力（ｃｏ１，ｃｏ２）と、
を有する桁上げリップル加算器。
【請求項２】
請求項１に記載の桁上げリップル加算器（１０）であって、
集積プリチャージ論理回路段を駆動するための少なくとも１つのプリチャージ入力（ｐｒｅｃｈ，ｐｒｅｃｈｑ）を有することを特徴とする桁上げリップル加算器。
【請求項３】
請求項１又は２に記載の桁上げリップル加算器（１０）であって、
桁上げ段（１１）及び総和段（１２）を有することを特徴とする桁上げリップル加算器。
【請求項４】
請求項３に記載の桁上げリップル加算器（１０）において、
前記桁上げ段（１１）は、前記桁上げ出力信号（ｃｏ１＜ｎ＋ｌ＞，ｃｏ２＜ｎ＋ｌ＞）を互いに独立に、かつ時間的に並列に算出するために使用可能である２つの桁上げ加算ブロック（１３，１４）を有することを特徴とする桁上げリップル加算器。
【請求項５】
請求項４に記載の桁上げリップル加算器（１０）において、
少なくとも１つの桁上げ加算ブロック（１３）は、ノード（１７）とノード（１９）との間において、ゲート側で桁上げ入力（ｃｉ２）に接続されるｎチャネルＦＥＴ（Ｎ）を有し、２つのｎチャネルＦＥＴ（Ｎ）を備える直列回路が、ノード（１９）と基準接地電位（ｖｓｓ）との間に配置され、該ｎチャネルＦＥＴの一方は、ゲート側において（ｉ１）に接続され、他方は、（ｉ２）に接続され、２つのｎチャネルＦＥＴ（Ｎ）を備える並列回路が、ノード（１９）とノード（２０）との間において前記直列回路に並列に接続され、該ｎチャネルＦＥＴの一方は、ゲート側において（ｉ１）に接続され、他方は、ゲート側において（ｉ２）に接続され、それらの２つのドレインは、ゲート側において（ｉ０）を印加可能なｎチャネルＦＥＴ（Ｎ）を介して基準接地電位（ｖｓｓ）に接続可能なノード（２０）において結合されることを特徴とする桁上げリップル加算器。
【請求項６】
請求項４又は５に記載の桁上げリップル加算器（１０）において、
少なくとも１つの桁上げ加算ブロック（１４）は、ノード（２１）と基準接地電位（ｖｓｓ）との間において、ゲート側で桁上げ入力（ｃｉ２）に接続されるｎチャネルＦＥＴ（Ｎ）を有し、好適には、ゲート側においてプリチャージ入力（ｐｒｅｃｈｑ）に接続されるｐチャネルＦＥＴ（Ｐ）を介して電源電圧（ｖｄｄ）をノード（２１）に印加することが可能であることを特徴とする桁上げリップル加算器。
【請求項７】
請求項３に記載の桁上げリップル加算器（１０）において、
前記総和段（１２）は、５重ＸＯＲ機能（１５）を有することを特徴とする桁上げリップル加算器。
【請求項８】
請求項１〜７のいずれか１項に記載の桁上げリップル加算器（１０）であって、
ビット加算デバイス（１６）は、複数の桁上げリップル加算器（１０）を備える並列回路を備え、等価な有効桁２ｎを有する３つの入力語（ｉ０＜ｎ＞，ｉ１＜ｎ＞，ｉ２＜ｎ＞）が、各桁上げリップル加算器（１０）に供給されることを特徴とする桁上げリップル加算器。
【請求項９】
請求項の１〜８のいずれか１項に記載の桁上げリップル加算器（１０）であって、
乗算器、加算器ツリー、累算器、フィルタ構造、又は演算論理回路ユニットにおいて、最終加算器として提供されることを特徴とする桁上げリップル加算器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、桁上げリップル加算器に関し、より詳細には、“３＆２対３桁上げリップル加算器”に関する。
【背景技術】
【０００２】
桁上げリップル加算器は、連続した桁上げ論理回路を有する加算器として知られ、桁上げ保存加算器と同様に、等価な有効桁の複数の入力を有し、動作の間に、これらの入力に印加されたビットを合計する。ビットの和は、異なる有効桁の出力において、例えば、２進化数値表記（２進化数字ＢＣＤ：Binary Coded Digit）で出力される。
【０００３】
例として、乗算器において等価な有効桁を有する複数のビットを加算するために、例えばワレス・ツリーのアルゴリズムに基づき、桁上げ保存加算器アレイを構築し、最終的にベクトル組合せ加算器（ＶＭＡ：Vector Merging Adder）を用いて、結果的に得られた和及び冗長数値表記の桁上げデータ表現を明瞭な数値表記に変換することは慣例的な手法である。この最終段は、桁上げリップル加算器の形態であることが多く、等価な有効桁を有する２つのビットがそれぞれ合計される。従って、このような手法の場合、加算の目的のために、一般的に、桁上げ保存加算器のツリーを２ビットに減らす必要がある。
【０００４】
この結果、２つの入力ビットと１つの桁上げとを加算し、有効桁２ｎの１つの和ビットと、有効桁２ｎ＋１の１つの桁上げが生成される桁上げリップル加算器のみが従来用いられてきた。これによって、入力ビットの数に応じた桁上げ保存加算器のツリーを最初に用いて、最終的に２ビット桁上げリップル加算器を用いる多段手法の必要性が生じている。
【０００５】
欧州特許ＤＥ６９２  ０６  ６０４号明細書の翻訳文には、ｎビットが含まれる複数のＮ個のデジタル語（ここで、Ｎは、２より大きい自然数）を合計する目的のために提供され、かつ最初の２つのデジタル語を受信する開始ブロックと、全ての語の和を形成する終了ブロックと、を有する複数のカスケード式加算器ブロックが含まれる高速加算器チェーン（桁上げリップル加算器）が開示されている。また、この特許明細書には、全加算器と、（各々２ビットを含む）２つの入力語及び先行和からの１つの桁上げ、例えば、先行段からの桁上げとの組合せが開示されている。従って、“４＆１対３”桁上げリップル加算器が、この欧州特許明細書の翻訳文に開示されている。
【０００６】
（５つの入力ビットまでの）複数の入力ビットを加算する桁上げリップル加算器に対する解決策が、ＤＥ１０１  １７  ０４１及びＤＥ１０１  ３９  ０９９に開示されており、図１０に示す。桁上げリップル加算器Ｂ１，Ｂ２，又はＢ３について検討すると、これは、等価な有効桁、例えば、２ｎを有し、合計されるべき５つの入力ビットを受信するための５つの第１入力ｉ０，ｉ１，ｉ２，ｉ３，ｉ４と、有効桁２ｎを有する２つの桁上げ又は桁上げビットを受信するための２つの第２入力ｃｉ０，ｃｉ１と、を有する。更に、これは、有効桁２ｎを有する和ビット用の出力ｓと、有効桁２ｎ＋１及び２ｎ＋２を有する２つの桁上げ又は桁上げビット用の２つの出力ｃ１，ｃ２と、を提供し、入力ｃ１における１つの桁上げビットが、最隣接の桁上げリップル加算器の入力ｃｉ０に直接引き渡され、有効桁２ｎ＋２を有する桁上げビット用の出力ｃ２が、次の１つの桁上げリップル加算器の入力ｃｉ１にのみ引き渡される。しかしながら、この公知の構成では、結果的に多数のトランジスタを必要とすることから、相補ＣＭＯＳゲートを用いた実装のために必要な処理スピードに関して、さらに基板面積に関してのいずれにおいても都合が悪い。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、本発明の目的は、レイアウトの小規模化、即ち、面積の削減を可能にし、更に、動作の間に、電力損失を低減し得る桁上げリップル加算器を提供することにある。
【課題を解決するための手段】
【０００８】
本発明によれば、上記目的は、請求項１に規定された桁上げリップル加算器によって達成される。
本発明の基本となる考え方は、本質的には、桁上げリップル加算器において、等価な有効桁を有する２つの桁上げ又は桁上げビットを生成し、前記桁上げ又は桁上げビットを多段桁上げリップル加算器の次段に直接に引き渡し、そこで評価することである。
【０００９】
本発明において、前述した問題は、特に、以下を有する桁上げリップル加算器が提供されるという事実によって解決される。即ち、桁上げリップル加算器は、等価な有効桁２ｎを有し、合計されるべき３つの入力ビットを供給するための３つの第１入力と、等価な有効桁２ｎを有し、同様に合計されるべき２つの桁上げビットを供給するための２つの第２入力と、有効桁２ｎを有する算出済みの和ビットを出力するための１つの出力と、和ビットの有効桁２ｎより高い有効桁２ｎ＋ｌを等しく有する２つの算出済みの桁上げビットを出力するための２つの出力と、を有する。
【００１０】
本発明に基づく桁上げリップル加算器は、従って、３ビットに低減された後でさえ、最終桁上げリップル段ＶＭＡ（ベクトル組合せ加算器）を用い得る。これによって、回路全体の処理スピード及び基板面積に有利な影響を与える１つの桁上げ保存段を節約すること、又は、例えば、累算器をＭＡＣ構造で効率的に実装するために、各桁上げリップル加算器の第３入力ビットを用いることのいずれかが可能である。
【００１１】
代表的な実施形態において詳細に後述するように、桁上げリップル加算器内における桁上げ経路の動的実装及びそれらの論理回路の実装によって、更に、相補又は差動ＣＭＯＳによる解決策と比較して、面積及びスピードを最適化できる。桁上げリップル加算器の各段において評価される等価な有効桁を有する２つの桁上げ又は桁上げビットを同時に生成することは、回路の複雑さ及び内部配線の複雑さが、例えば、３ビット桁上げ保存加算器及び２ビット桁上げリップル加算器により構成される多段相補ＣＭＯＳによる解決策の場合に比べ小さいことを意味する。このことは、同様に、３つの入力を有する動的桁上げリップル加算器にもあてはまる。
【００１２】
公知の上述した選択肢と比較して、桁上げ経路におけるトランジスタの数を大幅に低減したために、本発明による桁上げリップル加算器は、面積及び電力損失の点において最適化され、さらに、特に、乗算器、加算器ツリー、フィルタ構造、累算器、及び演算論理回路ユニットにおいて、最終加算器として使用可能な加算器を提供する。
【００１３】
本発明における個別の主題の有益な改良及び改善は、従属請求項に見出される。
１つの好適な改良によれば、桁上げリップル加算器は、集積プリチャージ論理回路段を駆動するための少なくとも１つのプリチャージ入力を有する。
【００１４】
別の好適な改良によれば、桁上げリップル加算器は、桁上げ段及び総和段を有する。
別の好適な改良によれば、桁上げ段は、桁上げ出力信号を互いに独立に、かつ時間的に並列に算出するために使用可能な２つの桁上げ加算ブロックを有する。
【００１５】
別の好適な改良によれば、少なくとも１つの桁上げ加算ブロックは、ノードとノードとの間において、ゲート側で桁上げ入力ｃｉ２に接続されるｎチャネルＦＥＴを有し、２つのｎチャネルＦＥＴを備える直列回路が、ノードと基準接地電位との間に配置され、該ｎチャネルＦＥＴの一方は、ゲート側においてｉ１に接続され、他方は、ｉ２に接続され、２つのｎチャネルＦＥＴを備える並列回路が、ノードと更なるノードとの間において前記直列回路に並列に接続され、該ｎチャネルＦＥＴの一方は、ゲート側においてｉ１に接続され、他方は、ゲート側においてｉ２に接続され、それらの２つのドレインは、ゲート側においてｉ０を印加可能なｎチャネルＦＥＴを介して基準接地電位に接続可能な更なるノードにおいて結合される。
【００１６】
別の好適な改良によれば、少なくとも１つの桁上げ加算ブロックは、ノードと基準接地電位との間において、ゲート側で桁上げ入力ｃｉ２に接続されるｎチャネルＦＥＴを有し、好適には、ゲート側においてプリチャージ入力に接続されるｐチャネルＦＥＴを介して電源電圧をノードに印加することが可能である。
【００１７】
別の好適な改良によれば、総和段は、５重ＸＯＲ機能を有する。
別の好適な改良によれば、ビット加算デバイスは、複数の桁上げリップル加算器を備える並列回路を備え、等価な有効桁２ｎを有する３つの入力ビットが、各桁上げリップル加算器に供給される。
【００１８】
別の好適な改良によれば、桁上げリップル加算器は、乗算器、加算器ツリー、累算器、フィルタ構造、又は演算論理回路ユニットにおいて、最終加算器として提供される。
【発明を実施するための最良の形態】
【００１９】
本発明の代表的な実施形態を、図面に示し、以下の説明において詳細に述べる。
図において、同一の参照記号は、同一の又は機能的に同一の構成要素を示す。
図１は、３つのビット入力ｉ０，ｉ１，及びｉ２と、２つの等価な桁上げ入力ｃｉ１，ｃｉ２と、２つの等価な桁上げ出力ｃｏ１，ｃｏ２及び和出力ｓと、を有する“３＆２対３桁上げリップル加算器”１０の概略図を示す。
【００２０】
図２は、図１に示す桁上げリップル加算器における１つのビットに対する真理値表即ち機能表を示す。２つの等価な桁上げ出力信号ｃｏ２及びｃｏ１のために選択された符号化方式に基づき、ｃｉ２＝１かつｃｉ１＝０である入力組合せ（図２においては斜線で示してある）は、動作の間、発生しない。これは、ｃｉ２を設定できるのはｃｉ１も設定されている場合のみであり、このことから２重桁上げが推定されるためである。“要素を配慮しない”ことが起こるという事実は、回路を最小化するために用いられる。入力ｉ０，ｉ１，ｉ２，ｃｉ１，ｃｉ２における５つの入力ビットの単純和は、表における位置ｓになり、入力ビットの和が、例えば、≧２であれば、出力ｃｏ１において桁上げが生成され、５つの入力ビットの和が≧４になり次第、１が出力ｃｏ２に印加されるが、その場合、和は≧２でもあるため、ｃｏ１は、既に１に設定されている。
【００２１】
図３は、３つの入力ビットｉ０，ｉ１，ｉ２と、２つの等価な桁上げ入力ｃｉ１，ｃｉ２と、２つの等価な桁上げ出力ｃｏ１，ｃｏ２と、和出力ｓと、を有する桁上げリップル加算器１０の基本的構成のブロック図を示す。加算器１０は、２つのブロック１１，１２、即ち、桁上げ段１１と、総和段又は回路１２と、から構成される。好適にはオプションとして供給される信号ｐｒｅｃｈ＿１及びｐｒｅｃｈｑ＿１は、動的実装が提供される場合、集積プリチャージ論理回路段を制御する。３つの入力ビットｉ０，ｉ１，ｉ２及び２つの桁上げ入力ビットｃｉ１及びｃｉ２は、電源電圧ｖｄｄ及び基準接地電位ｖｓｓと同様に、２つのブロック１１及び１２にそれぞれ供給される。桁上げ出力ｃｏ１及びｃｏ２は、桁上げブロック１１を用いて操作される。動的実装の場合、プリチャージ信号ｐｒｅｃｈ＿１及びｐｒｅｃｈｑ＿１が、桁上げブロック１１の２つの相補入力に印加される。これとは対照的に、総和ブロック１２は、和出力ｓを有し、動的実装の場合、プリチャージ信号ｐｒｅｃｈｑ＿１のみが、前記総和ブロックの反転入力に印加される。
【００２２】
図４は、各々５ビット＜４：０＞を有する３つの入力語ｉ０，ｉ１，及びｉ２に対する桁上げリップル加算器の接続を概略的に示す。図３に示すような桁上げリップル加算器が、各ビット位置＜ｎ＞（ｎ＝０〜４）に対して１つ、合計５つ互いに接続されている。この場合、ｎ番目の段は、有効桁２ｎを有する３つの入力ビットｉ０＜ｎ＞，ｉ１＜ｎ＞，及びｉ２＜ｎ＞に対して、同一の有効桁２ｎを有する２つの桁上げ入力信号ｃｉ１＜ｎ＞及びｃｉ２＜ｎ＞を加算し、同一の有効桁２ｎを有する和信号ｓ＿ｎ、及び次の上位の有効桁２ｎ＋１を有する２つの桁上げ出力信号ｃｏ１＜ｎ＋ｌ＞，ｃｏ２＜ｎ＋ｌ＞を生成する。これらの２つの桁上げ出力信号は、ｎ＋ｌ番目の段の桁上げ入力信号ｃｉ１＜ｎ＋ｌ＞，ｃｉ２＜ｎ＋ｌ＞に対応する。ここで、図４に示す本例では、ｎは、０と４との間のそれらを含む整数である。
【００２３】
図５は、図３及び／又は図４に示した桁上げリップル加算器の桁上げ段１１を概略的に示す。桁上げ段１１は、互いに独立に、従って時間的に並列に、桁上げ出力信号ｃｏ２及びｃｏ１を各々算出する２つのブロック１３及び１４を有する。桁上げ出力信号ｃｏ２を算出するためのブロック１３及び桁上げ出力信号ｃｏ１を算出するためのブロック１４は、双方共、電源電圧ｖｄｄ及び基準接地電位ｖｓｓ，入力ｉ０，ｉ１，ｉ２，ｃｉ１，及びｃｉ２に接続される。動的実装の場合、２つのブロック１３及び１４は、好適には、互いに対して反転されるように供給されるプリチャージ信号ｐｒｅｃｈ及びｐｒｅｃｈｑに接続される。
【００２４】
図６は、３つのビット入力ｉ０，ｉ１，ｉ２，並びに２つの桁上げ入力ｃｉ１及びｃｉ２における信号と、プリチャージ信号ｐｒｅｃｈ及びｐｒｅｃｈｑとに基づき、桁上げ出力信号ｃｏ２を生成するための（図５に示した）ブロック１３の動的実装の概略的回路図を示す。ゲート側においてプリチャージ信号ｐｒｅｃｈｑによって駆動されるｐチャネル電界効果トランジスタ（ＦＥＴ：Field Effect Transistor ）Ｐは、電源電圧ｖｄｄとノード１７との間に接続される。ゲート側において桁上げ入力ｃｉ１に接続されるｎチャネルＦＥＴ  Ｎは、ノード１７とノード１８との間に接続される。ノード１８は、オプションとして、ゲート側においてプリチャージ信号ｐｒｅｃｈで駆動されるｎ−ＦＥＴ  Ｎを介して、電源電圧ｖｄｄに接続され得る。３つのｎチャネルＦＥＴ  Ｎが含まれる直列回路が、ノード１８と基準接地電位ｖｓｓとの間に配置され、前記ｎチャネルＦＥＴの１つは、ゲート側においてｉ０に接続され、次のｎチャネルＦＥＴは、ゲート側においてｉ１に接続され、３番目は、ゲート側においてｉ２に接続される。
【００２５】
ゲート側において桁上げ入力ｃｉ２に接続されるｎチャネルＦＥＴは、ノード１７とノード１９との間に接続される。２つのｎチャネルＦＥＴ  Ｎが含まれる直列回路が、ノード１９と基準接地電位ｖｓｓとの間に配置され、前記ｎチャネルＦＥＴの一方は、ゲート側においてｉ１に接続され、他方は、ｉ２に接続される。２つのｎチャネルＦＥＴ  Ｎが含まれる並列回路が、ノード１９とノード２０との間において前記直列回路に並列に接続され、前記ｎチャネルＦＥＴの一方は、ｉ１に接続され、他方は、ゲート側においてｉ２に接続され、２つのドレインは、ノード２０において結合され、ノード２０は、ゲート側においてｉ０を印加し得るｎチャネルＦＥＴ  Ｎを介して基準接地電位ｖｓｓに接続され得る。ノード１９は、オプションとして、ゲートにプリチャージ信号ｐｒｅｃｈを印加し得るｎチャネルＦＥＴを介して、電源電圧ｖｄｄに接続され得る。更に、ｐチャネルＦＥＴ  Ｐ及びｎチャネルＦＥＴ  Ｎが含まれる直列回路が、電源電圧ｖｄｄと基準接地電位ｖｓｓとの間において他の並列な分岐に配置され、ｐチャネルＦＥＴ  Ｐは、ゲート側においてノード１７に接続され、プリチャージ信号ｐｒｅｃｈを、ゲート側においてｎチャネルＦＥＴ  Ｎに印加することが可能である。桁上げ出力ｃｏ２は、ｐチャネル電界効果トランジスタＰとｎチャネルＦＥＴ  Ｎとの間において分岐される。
【００２６】
図７は、図５に示したブロック１４を動的に実装するための概略的回路図を示す。ゲートにプリチャージ信号ｐｒｅｃｈｑが印加されるｐチャネルＦＥＴ  Ｐは、電源電圧ｖｄｄと回路ノード２１との間に接続される。２つのｎチャネルＦＥＴ  Ｎが含まれる直列回路が、ノード２１と基準接地電位ｖｓｓとの間に設けられ、桁上げ入力ｃｉ１が、前記ｎチャネルＦＥＴの一方にゲート側において印加され、ｉ２が、他方のｎチャネルＦＥＴにゲート側において印加される。２つのｎチャネルＦＥＴ  Ｎが含まれる並列回路が、ノード２１とノード２２との間において前記直列回路に並列に接続され、前記ｎチャネルＦＥＴの一方は、ゲート側においてｉ２に接続され、他方は、ゲート側において桁上げ入力ｃｉ１に接続され、ノード２２を、２つのｎチャネルＦＥＴ  Ｎが含まれる並列回路を介して、ゲート側において印加されるｉ０又はｉ１に依存するように、基準接地電位ｖｓｓに接続することが可能である。
【００２７】
更に、図７に示す回路では、オプションとして、ｎチャネルＦＥＴ  Ｎを介して、プリチャージ信号ｐｒｅｃｈに依存するように、回路ノード２２を電源電圧ｖｄｄに接続することができる。他の並列な分岐として、回路ノード２１と基準接地電位ｖｓｓとの間に設けられるのは、２つのｎチャネルＦＥＴ  Ｎが含まれる直列回路であり、ｉ１は、前記ｎチャネルＦＥＴの一方にゲート側において印加され、ｉ０は、他方のｎチャネルＦＥＴにゲート側において印加される。更に、ゲート側においてｃｉ２が印加されるｎチャネルＦＥＴ  Ｎは、回路ノード２１と基準接地電位ｖｓｓとの間において前記直列回路に並列である。ｐチャネルＦＥＴ  Ｐ及びｎチャネルＦＥＴ  Ｎが含まれる直列回路は、並列な分岐として、電源電圧ｖｄｄと基準接地電位ｖｓｓとの間に配置され、ｐチャネルＦＥＴ  Ｐは、ゲート側においてノード２１に接続され、プリチャージ信号ｐｒｅｃｈが、ｎチャネルＦＥＴ  Ｎにゲート側において印加される。桁上げ出力信号ｃｏ１は、このｐチャネルＦＥＴ  ＰとｎチャネルＦＥＴ  Ｎとの間において分岐される。
【００２８】
図８は、図３及び／又は図４に示した和ブロック１２の概略図を示す。図８（左側部分）は、入力段の１つの可能な実装を示す。ｐチャネル電界効果トランジスタＰ及びｎチャネル電界効果トランジスタＮが含まれる直列回路が、電源電圧ｖｄｄと基準接地電位ｖｓｓとの間に配置され、プリチャージ信号ｐｒｅｃｈｑは、ｐチャネル電界効果トランジスタＰにゲート側において印加可能であり、桁上げ入力ｃｉ１における信号は、ｎチャネル電界効果トランジスタＮにゲート側において印加可能である。信号ｉ１ｑが分岐される回路ノード２３は、ｐチャネルＦＥＴ  ＰとｎチャネルＦＥＴ  Ｎとの間に配置される。ノード２３における信号ｉ１ｑは、基準接地電位ｖｓｓ及び電源電圧ｖｄｄの双方に接続されるインバータＩを用いて、信号ｉ１に変換される。同一の入力段が、各入力信号ｃｉ１，ｃｉ２，ｘｌ（ｉ０に対応），ｘ２（ｉ１に対応），及びｘ３（ｉ２に対応）（図４参照）に提供される。信号ｉ２ｑ及びｉ２は、和ブロックに対して、桁上げ入力ｃｉ２から生成され、信号ｉ３及びｉ３ｑは、入力信号ｘｌから生成され、信号ｉ４及びｉ４ｑは、入力信号ｘ２から生成され、信号ｉ５及びｉ５ｑは、入力信号ｘ３から生成される。
【００２９】
図８（右側部分）は、和ブロックの概略図を示し、同様なやり方をこの場合再度行うと、図８（左側部分）に示すｉ３はｘｌになり、ｉ３ｑはｘ１ｑになり、ｉ４はｘ２になり、ｉ４ｑはｘ２ｑになり、ｉ５はｘ３になり、ｉ５ｑはｘ３ｑになり、ｉ２はｘ４になり、ｉ２ｑはｘ４ｑになり、ｉ１はｘ５になり、ｉ１ｑはｘ５ｑになる。更に、図８（右側部分）に示す総和デバイスは、信号ｐｒｅｃｈｑと、イネーブル入力ＥＮ（信号ｐｒｅｃｈｑもイネーブル入力ＥＮに印加される）と、和出力ｓと、基準接地電位ｖｓｓ及び電源電圧ｖｄｄへの接続と、を有するプリチャージ・アクセスを有する。図８（左側部分）に示す入力段は、和段を回路全体の動的回路部と同期化するために用いられる。
【００３０】
図９は、図８に示す和ブロックとして代表的な５重ＸＯＲ機能の概略的回路図を示す。ｉ１及びｉ１ｑに、従って、ｘ５及びｘ５ｑに変換される（図８参照）２つの時間依存桁上げ信号ｃｉ１と、ｉ２及びｉ２ｑに、従って、ｘ４及びｘ４ｑに変換される桁上げ入力信号ｃｉ２とは、好適には、ＸＯＲ回路の出力Ｚ及びＺＱの隣に配置されるｎチャネル電界効果トランジスタＮに配信される。図９に示す５重ＸＯＲ段１５は、プリチャージ信号ｐｒｅｃｈｑに依存するように、上流接続２４によって電源電圧ｖｄｄに接続でき、また、更に、ｎチャネル電界効果トランジスタＮのゲートにおいて、イネーブル信号ＥＮを介して基準接地電位ｖｓｓに接続し得る。このイネーブル信号ＥＮは、図８（右側部分）に示すイネーブル入力を介して供給される。
【００３１】
好適な代表的実施形態を参照して、本発明について上記の通り述べたが、本発明は、これに限定されるものではなく、むしろ多岐に渡って修正可能である。
従って、桁上げ経路の回路原理は、等価な有効桁を有する２つの桁上げを算出し転送することに基づくが、交換可能な２つの桁上げ信号にも用い得る。更に、２つの桁上げ信号を生成するために用いられるブロックは、必ずしも互いに独立ではない。相補ＣＭＯＳゲートを用いた実装の場合、サブブロックの共用が可能である。しかしながら、分離すると、高性能用途にとっては有利である。
【００３２】
更に、桁上げゲートの評価部に配置され（図６及び図７参照）、ゲートにプリチャージ信号ｐｒｅｃｈが印加されるｎチャネル・トランジスタＮは、論理機能の基本的な実装には必要でない。それらは、技術及びレイアウトに依存して生じ得るチャージ共用問題のみを緩和する。それらは、従って、オプションに過ぎず、また、駆動方法を反転したｐチャネルＦＥＴの形態であってよく、また、有利な最適化を構成し得る。最後に、原理的には、任意の静的又は動的５重ＸＯＲゲートを和段として用い得る。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態を説明するための、“３＆２対３桁上げリップル加算器”の概略図。
【図２】“３＆２対３桁上げリップル加算器”の真理値表。
【図３】本発明の実施形態を説明するための、“３＆２対３桁上げリップル加算器”の内部構成の概略図。
【図４】本発明の実施形態を説明するための、各々５つのビットを有する３つの入力語用の桁上げリップル加算器の接続の概略図。
【図５】本発明の実施形態を説明するための、桁上げリップル加算器の桁上げ段の概略図。
【図６】本発明の実施形態を説明するための、図５に示す桁上げ段のブロックの概略的回路図。
【図７】本発明の実施形態を説明するための、図５に示す桁上げ段の第２ブロックの概略的回路図。
【図８】本発明の実施形態を説明するための、桁上げリップル加算器の和ブロックの概略図。
【図９】本発明の実施形態を説明するための、和ブロックの５重ＸＯＲ段の概略的回路図。
【図１０】公知の桁上げリップル加算器を説明するための、概略ブロック図。
【符号の説明】
【００３４】
ｉ０，ｉ１，１２…入力ビット用入力、ｘｌ，ｘ２，ｘ３…入力ビット用入力、
ｉ０＜０＞−ｉ０＜４＞，ｉ１＜０＞−ｉ１＜４＞，ｉ２＜０＞−ｉ２＜４＞…対応する入力における入力ビット、ｃｉ１，ｃｉ２…桁上げビット用入力、ｓ，ｓ＿０−ｓ＿４…総和出力、ｃｏ１，ｃｏ２…桁上げビット用出力、２ｎ…ビットの有効桁（ｎ＝自然数）、２ｎ＋１…１だけ増加したビットの有効桁、ｐｒｅｃｈ，ｐｒｅｃｈｑ…プリチャージ入力、ｐｒｅｃｈ＿１，ｐｒｅｃｈｑ＿１…プリチャージ入力、ｖｄｄ…電源電圧、ｖｓｓ…基準接地電位、１０…桁上げリップル加算器／ビット総和デバイス、１１…桁上げ段（桁上げ総和）、１２…総和段（通常総和又は桁上げ）、１３…桁上げ加算ブロック、１４…桁上げ加算ブロック、１５…５重ＸＯＲ段、１６…多ビット桁上げリップル加算器、１７，１８，１９，２０…回路ノード、２１，２２，２３…回路ノード、２４…５重ＸＯＲ段の上流接続、Ｂ１，Ｂ２，Ｂ２…出力桁上げビットの有効桁が等しくない従来技術に基づく桁上げリップル加算器、Ｐ，Ｎ…ｐチャネルＦＥＴ，ｎチャネルＦＥＴ、Ｅｎ…イネーブル信号
【図１】
2006517700.tif 000003
【図２】
2006517700.tif 000004
【図３】
2006517700.tif 000005
【図４】
2006517700.tif 000006
2006517700.tif 000007
【図５】
2006517700.tif 000008
【図６】
2006517700.tif 000009
【図７】
2006517700.tif 000010
【図８】
2006517700.tif 000011
【図９】
2006517700.tif 000012
【図１０】
2006517700.tif 000013
【国際調査報告】
2006517700.tif 000014
2006517700.tif 000015
2006517700.tif 000016
2006517700.tif 000017
2006517700.tif 000018
2006517700.tif 000019