(57)【要約】第１センス増幅器（１１０）は、一対の相補センス線（Ｓ、Ｓ＊）間に接続された相補入力および出力を有する。各センス線（１５０、１５２）は、結合トランジスタを介して、各相補ディジット線（Ｄ、Ｄ＊）に接続される。結合トランジスタは、初期センス期間に起動され、ディジット線からの差動電圧をセンス線に接続する。その後センス線は、ディジット線から分離され、ディジット線の容量からの負荷を受けることなく、第１センス増幅器を差動電圧に対応させる。また、センス線は、ディジット線に接続された相補出力を有する第２センス増幅器の相補入力に接続される。第２センス増幅器（１２０）をディジット線ではなくセンス線に接続することにより、第２センス線に印加された差動電圧は、ディジット線間の差動電圧よりも早く増加する。
2006518910.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２相補センス線と、
第１センス線と第１電源ノードとの間に接続され、第２センス線に接続された制御端子を有する第１スイッチと、
第２センス線と第１電源ノードとの間に接続され、第１センス線に接続された制御端子を有する第２スイッチと
第１センス線と第２電源ノードとの間に接続され、第２センス線に接続された制御端子を有する第３スイッチと
第２センス線と第２電源ノードとの間に接続され、第１センス線に接続された制御端子を有する第４スイッチと、
を含む第１センス増幅部と、
一対の相補ディジット線と、
第１ディジット線と第３電源ノードとの間に接続され、第２センス線に接続された制御端子を有する第１スイッチと、
第２ディジット線と第３電源ノードとの間に接続され、第１センス線に接続された制御端子を有する第２スイッチと、
第１ディジット線と第４電源ノードとの間に接続され、第２センス線に接続された制御端子を有する第３スイッチと、
第２ディジット線と第４電源ノードとの間に接続され、第１センス線に接続された制御端子を有する第４スイッチと、
第１センス線と第１ディジット線との間に接続され、制御端子を有する第６スイッチと、
第２センス線と第２ディジット線との間に接続され、制御端子を有する第７スイッチと、
を含む第２センス増幅部と、
を含むことを特徴とするセンス増幅器。
【請求項２】
各スイッチは、それぞれのＦＥＴトランジスタを含むことを特徴とする、請求項１記載のセンス増幅器。
【請求項３】
各スイッチは、それぞれのＭＯＳＦＥＴトランジスタを含むことを特徴とする、請求項２記載のセンス増幅器。
【請求項４】
第１電源電圧および第３電源電圧は、お互いに同じ電圧であることを特徴とする、請求項１記載のセンス増幅器。
【請求項５】
第１電源電圧および第３電源電圧は、正電圧を含むことを特徴とする、請求項４記載のセンス増幅器。
【請求項６】
第２電源電圧および第４電源電圧は、お互いに異なる電圧であることを特徴とする、請求項１記載のセンス増幅器。
【請求項７】
第２電源電圧は負電圧を含み、第４電源電圧はゼロボルトを含むことを特徴とする、請求項６記載のセンス増幅器。
【請求項８】
第６および第７スイッチの制御端末に接続された制御回路をさらに含むことを特徴とする、請求項１記載のセンス増幅器。
【請求項９】
第４電源ノードと電源端子との間に接続された第８スイッチであって、第８スイッチは、制御端子を有し、制御端子が、第８スイッチの制御端子にさらに接続されている第８スイッチをさらに含むことを特徴とする、請求項８記載のセンス増幅器。
【請求項１０】
第１電源ノードと第１電源端子との間に接続され、制御端子を有する第８スイッチと、
第３電源ノードと第２電源端子との間に接続され、制御端子を有する第９スイッチと、
をさらに含むことを特徴とする、請求項１記載のセンス増幅器。
【請求項１１】
差動電圧を検出する増幅器であって、
第１および第２相補出力端子と、第１および第２相補入力端子とを有し、第１入力端子は第２出力端子に接続され、第２入力端子は第１出力端子に接続されている第１センス増幅器と、
第１および第２相補出力端子と、第１および第２相補入力端子とを有し、第１入力端子は第１センス増幅器の第２出力端子に接続され、第２入力端子は第１センス増幅器の第１出力端子に接続されている第２センス増幅器と、
第１センス増幅器の第１出力端子を第２センス増幅器の第１出力端子に接続し、第１センス増幅器の第２出力端子を第２センス増幅器の第２出力端子に接続するように構成された結合回路と、
を含むことを特徴とする増幅器。
【請求項１２】
結合回路は、
第１センス増幅器の第１出力端子を第２センス増幅器の第１出力端子に接続し、制御端子を有する第１スイッチと、
第１センス増幅器の第２出力端子を第２センス増幅器の第２出力端子に接続し、制御端子を有する第２スイッチと
を含むことを特徴とする、請求項１１記載のセンス増幅器。
【請求項１３】
第１および第２スイッチは、それぞれのＦＥＴトランジスタを含むことを特徴とする、請求項１２記載のセンス増幅器。
【請求項１４】
第１電源電圧を第１センス増幅器に接続する第１スイッチと、第２電源電圧を第１センス増幅器に接続する第２スイッチと、第３電源電圧を第２センス増幅器に接続する第３スイッチと、第４電源電圧を第２センス増幅器に接続する第４スイッチとをさらに含むことを特徴とする、請求項１１記載のセンス増幅器。
【請求項１５】
第１、第２、第３および第４スイッチは、それぞれのＦＥＴトランジスタを含むことを特徴とする、請求項１４記載のセンス増幅器。
【請求項１６】
第１電源電圧は第３電源電圧と同じであり、第２電源電圧は第４電源電圧とは異なることを特徴とする、請求項１４記載のセンス増幅器。
【請求項１７】
第１および第２電源電圧は正であり、第２電源電圧は負であり、第４電源電圧はゼロボルトであることを特徴とする、請求項１６記載のセンス増幅器。
【請求項１８】
第１および第２相補センス線と、
第１センス線と第１電圧との間に接続されたソースおよびドレインと、第２センス線に接続されたゲートとを有する第１ｐチャネルセンストランジスタと、
第２センス線と第１電圧との間に接続されたソースおよびドレインと、第１センス線に接続されたゲートとを有する第２ｐチャネルセンストランジスタと、
第１センス線と第２電圧との間に接続されたソースおよびドレインと、第２センス線に接続されたゲートとを有する第１ｎチャネルセンストランジスタと、
第２センス線と第２電圧との間に接続されたソースおよびドレインと、第１センス線に接続されたゲートとを有する第２ｎチャネルセンストランジスタと、
を含む第１センス増幅部と、
一対の相補ディジット線と、
第１ディジット線と第３電圧との間に接続されたソースおよびドレインと、第２センス線に接続されたゲートとを有する第１ｐチャネルセンストランジスタと、
第２ディジット線と第３電圧との間に接続されたソースおよびドレインと、第１センス線に接続されたゲートとを有する第２ｐチャネルセンストランジスタと、
第１ディジット線と第４電圧との間に接続されたソースおよびドレインと、第２センス線に接続されたゲートとを有する第１ｎチャネルセンストランジスタと、
第２ディジット線と第４電圧との間に接続されたソースおよびドレインと、第１センス線に接続されたゲートとを有する第２ｎチャネルセンストランジスタと、
を含む第２センス増幅部と、
第１センス線と第１ディジット線との間に接続されたソースおよびドレインを有する第１結合トランジスタと、
第２センス線と第２ディジット線との間に接続されたソースおよびドレインを有する第２結合トランジスタと、
を含むことを特徴とするセンス増幅器。
【請求項１９】
第１電圧および第３電圧は、お互いに同じであることを特徴とする、請求項１８記載のセンス増幅器。
【請求項２０】
第１および第３電圧は正電圧を含むことを特徴とする、請求項１９記載のセンス増幅器。
【請求項２１】
第２電圧および第４電圧は、お互いに異なることを特徴とする、請求項１８記載のセンス増幅器。
【請求項２２】
第２電圧は負電圧を含み、第４電圧はゼロボルトを含むことを特徴とする、請求項２１記載のセンス増幅器。
【請求項２３】
第１結合トランジスタのゲートと第２結合トランジスタのゲートとに接続された制御回路をさらに含むことを特徴とする、請求項１８記載のセンス増幅器。
【請求項２４】
結合トランジスタは、それぞれのｎチャネルトランジスタを含むことを特徴とする、請求項１８記載のセンス増幅器。
【請求項２５】
メモリ装置の外部アドレス端子に印加された行アドレス信号を受信して復号するように動作可能な行アドレス回路と、
外部アドレス端子に印加された列アドレス信号を受信して復号するように動作可能な列アドレス回路と
行及び列に配置されたメモリセルの少なくとも１個のアレイであって、各メモリセルは、復号された行アドレス信号および復号された列アドレス信号により決定された位置で、アレイに書き込まれたまたはアレイから読み出されたデータビットを記憶するように動作可能であるアレイと、
少なくとも１個のアレイにおいて、メモリセルの各列に備えられた複数のセンス増幅器であって、各センス増幅器は、
第１および第２相補センス線と、
第１センス線と第１電圧との間に接続されたソースおよびドレインと、第２センス線に接続されたゲートとを有する第１ｐチャネルセンストランジスタと、
第２センス線と第１電圧との間に接続されたソースおよびドレインと、第１センス線に接続されたゲートとを有する第２ｐチャネルセンストランジスタと、
第１センス線と第２電圧との間に接続されたソースおよびドレインと、第２センス線に接続されたゲートとを有する第１ｎチャネルセンストランジスタと、
第２センス線と第２電圧との間に接続されたソースおよびドレインと、第１センス線に接続されたゲートとを有する第２ｎチャネルセンストランジスタと、
を含む第１センス増幅部と、
一対の相補ディジット線と、
第１ディジット線と第３電圧との間に接続されたソース及びドレインと、第２センス線に接続されたゲートとを有する第１ｐチャネルセンストランジスタと、
第２ディジット線と第３電圧との間に接続されたソース及びドレインと、第１センス線に接続されたゲートとを有する第２ｐチャネルセンストランジスタと、
第１ディジット線と第４電圧との間に接続されたソース及びドレインと、第２センス線に接続されたゲートとを有する第１ｎチャネルセンストランジスタと、
第２ディジット線と第４電圧との間に接続されたソース及びドレインと、第１センス線に接続されたゲートとを有する第２ｎチャネルセンストランジスタと、
を含む第２センス増幅部と、
第１センス線と第１ディジット線との間に接続されたソース及びドレインを有する第１結合トランジスタと、
第２センス線と第２ディジット線との間に接続されたソース及びドレインを有する第２結合トランジスタと、
を含む第２センス増幅器と、
センス増幅器とメモリ装置の外部データ端子との間に、データビットに対応するデータ信号を接続するように動作可能なデータパス回路と、
メモリ装置の各外部コマンド端子に印加された複数のコマンド信号を復号するように動作可能なコマンド復号器であって、復号されたコマンド信号に対応する制御信号を生成するように動作可能なコマンド復号器と、
を含むことを特徴とするメモリ装置。
【請求項２６】
第１電圧及び第３電圧は、お互いに同じであることを特徴とする請求項２５記載のメモリ装置。
【請求項２７】
第１および第３電圧は正電圧を含むことを特徴とする、請求項２６記載のメモリ装置。
【請求項２８】
第２電圧および第４電圧は、お互いに異なることを特徴とする、請求項２５記載のメモリ装置。
【請求項２９】
第２電圧は負電圧を含み、第４電圧はゼロボルトを含むことを特徴とする、請求項２８記載のメモリ装置。
【請求項３０】
第１結合トランジスタのゲートと第２結合トランジスタのゲートとに接続された制御回路をさらに有することを特徴とする、請求項２５記載のメモリ装置。
【請求項３１】
結合トランジスタは、それぞれのｎチャネルトランジスタを含むことを特徴とする、請求項３０記載のメモリ装置。
【請求項３２】
メモリ装置は、ダイナミックランダムアクセスメモリ装置を含むことを特徴とする、請求項２５記載のメモリ装置。
【請求項３３】
ダイナミックランダムアクセスメモリ装置は、同期ダイナミックランダムアクセスメモリ装置を含むことを特徴とする、請求項３２記載のメモリ装置。
【請求項３４】
メモリ装置の外部アドレス端子に印加された行アドレス信号を受信して復号するように動作可能な行アドレス回路と、
外部アドレス端子に印加された列アドレス信号を受信して復号するように動作可能な列アドレス回路と
行及び列に配置されたメモリセルの少なくとも１個のアレイであって、各メモリセルは、復号された行アドレス信号および復号された列アドレス信号により決定された位置で、アレイに書き込まれたまたはアレイから読み出されたデータビットを記憶するように動作可能であるアレイと、
少なくとも１個のアレイにおいて、メモリセルの各列に備えられた複数のセンス増幅器であって、各センス増幅器は、
第１および第２相補出力端子と、第１および第２相補入力端子とを有し、第１入力端子は第２出力端子に接続され、第２入力端子は第１出力端子に接続されている第１センス増幅部と、
第１および第２相補出力端子と、第１および第２相補入力端子とを有し、第１入力端子は第１センス増幅部の第２出力端子に接続され、第２入力端子は第１センス増幅部の第１出力端子に接続されている第２センス増幅部と、
第１センス増幅部の第１出力端子を第２センス増幅部の第１出力端子に接続し、第１センス増幅部の第２出力端子を第２センス増幅部の第２出力端子に接続するように構成された結合回路と、
を含むセンス増幅器と、
センス増幅器とメモリ装置の外部データ端子との間にデータビットに対応するデータ信号を接続するように動作可能なデータパス回路と、
メモリ装置の各外部マンド端子に印加された複数のコマンド信号を復号するように動作可能なコマンド復号器であって、復号されたコマンド信号に対応する制御信号を生成するように動作可能なコマンド復号器と、
を含むことを特徴とするメモリ装置。
【請求項３５】
結合回路は、
第１センス増幅部の第１出力端子を第２センス増幅部の第１出力端子に接続し、制御端子を有する第１スイッチと、
第１センス増部の第２出力端子を第２センス増幅部の第２出力端子に接続し、制御端子を有する第２スイッチと、
を含むことを特徴とする、請求項３４記載のメモリ装置。
【請求項３６】
第１および第２スイッチは、それぞれのＦＥＴトランジスタを含むことを特徴とする、請求項３５記載のメモリ装置。
【請求項３７】
第１電源電圧を第１センス増幅部に接続する第１スイッチと、第２電源電圧を第１センス増幅部に接続する第２スイッチと、第３電源電圧を第２センス増幅部に接続する第３スイッチと、第４電源電圧を第２センス増幅部に接続する第４スイッチとをさらに含むことを特徴とする、請求項３４記載のメモリ装置。
【請求項３８】
第１、第２、第３および第４スイッチは、それぞれのＦＥＴトランジスタを含むことを特徴とする、請求項３７記載のメモリ装置。
【請求項３９】
第１電源電圧は第３電源電圧と同じであり、第２電源電圧は第４電源電圧とは異なることを特徴とする、請求項３７記載のメモリ装置。
【請求項４０】
第１および第２電源電圧は正であり、第２電源電圧は負であり、第４電源電圧はゼロボルトであることを特徴とする、請求項３９記載のメモリ装置。
【請求項４１】
メモリ装置はダイナミックランダムアクセスメモリ装置を含むことを特徴とする、請求項３４記載のメモリ装置。
【請求項４２】
ダイナミックランダムアクセスメモリ装置は、同期ダイナミックランダムアクセスメモリ装置を含むことを特徴とする、請求項４１記載のメモリ装置。
【請求項４３】
コンピュータシステムであって、該コンピュータシステムは、
プロセッサバスを有するプロセッサと、
プロセッサバスを介してプロセッサに接続され、コンピュータシステムへのデータ入力を可能にする入力装置と、
プロセッサバスを介してプロセッサに接続され、コンピュータシステムからのデータ出力を可能にする出力装置と、
プロセッサバスを介してプロセッサに接続され、大容量記憶装置からのデータ読み出しを可能にするデータ記憶装置と、
プロセッサバスを介してプロセッサに接続されたメモリ制御装置と、
メモリ制御装置に接続されたメモリ装置とを含み、該メモリ装置は、
メモリ装置の外部アドレス端子に印加された行アドレス信号を受信して復号するように動作可能な行アドレス回路と、
外部アドレス端子に印加された列アドレス信号を受信して復号するように動作可能な列アドレス回路と
行及び列に配置されたメモリセルの少なくとも１個のアレイであって、各メモリセルは、復号された行アドレス信号および復号された列アドレス信号により決定された位置で、アレイに書き込まれたまたはアレイから読み出されたデータビットを記憶するように動作可能であるアレイと、
少なくとも１個のアレイにおいて、メモリセルの各列に備えられた複数のセンス増幅器であって、各センス増幅器は、
第１および第２相補センス線と、
第１センス線と第１電圧との間に接続されたソースおよびドレインと、第２センス線に接続されたゲートとを有する第１ｐチャネルセンストランジスタと、
第２センス線と第１電圧との間に接続されたソースおよびドレインと、第１センス線に接続されたゲートとを有する第２ｐチャネルセンストランジスタと、
第１センス線と第２電圧との間に接続されたソースおよびドレインと、第２センス線に接続されたゲートとを有する第１ｎチャネルセンストラン      ジスタと、
第２センス線と第２電圧との間に接続されたソースおよびドレインと、第１センス線に接続されたゲートとを有する第２ｎチャネルセンストランジスタと、
を含む第１センス増幅部と
一対の相補ディジット線と、
第１ディジット線と第３電圧との間に接続されたソースおよびドレインと、第２センス線に接続されたゲートとを有する第１ｐチャネルセンストランジスタと、
第２ディジット線と第３電圧との間に接続されたソースおよびドレインと、第１センス線に接続されたゲートとを有する第２ｐチャネルセンストランジスタと、
第１ディジット線と第４電圧との間に接続されたソースおよびドレインと、第２センス線に接続されたゲートとを有する第１ｎチャネルセンストランジスタと、
第２ディジット線と第４電圧との間に接続されたソースおよびドレインと、第１センス線に接続されたゲートとを有する第２ｎチャネルセンストランジスタと、
を含む第２センス増幅部と、
第１センス線と第１ディジット線との間に接続されたソース及びドレインを有する第１結合トランジスタと、
第２センス線と第２ディジット線との間に接続されたソース及びドレインを有する第２結合トランジスタと、
を含むセンス増幅器と、
センス増幅器とメモリ装置外部データ端子との間に、データビットに対応するデータ信号を接続するように動作可能なデータパス回路と、
メモリ装置の各外部マンド端子に印加された複数のコマンド信号を復号するように動作可能なコマンド復号器であって、復号されたコマンド信号に対応する制御信号を生成するように動作可能なコマンド復号器と、
を含むことを特徴とするコンピュータシステム。
【請求項４４】
第１電圧および第３電圧は、お互いに同じであることを特徴とする、請求項４３記載のコンピュータシステム。
【請求項４５】
第１および第３電圧は正電圧を含むことを特徴とする、請求項４４記載のコンピュータシステム。
【請求項４６】
第２電圧および第４電圧は、お互いに異なることを特徴とする、請求項４３記載のコンピュータシステム。
【請求項４７】
第２電圧は負電圧を含み、第４電圧はゼロボルトを含むことを特徴とする、請求項４６記載のコンピュータシステム。
【請求項４８】
第１結合トランジスタのゲートと第２結合トランジスタのゲートとに接続された制御回路をさらに含むことを特徴とする、請求項４３記載のコンピュータシステム。
【請求項４９】
結合トランジスタは、それぞれのｎチャネルトランジスタを含むことを特徴とする、請求項４８記載のコンピュータシステム。
【請求項５０】
メモリ装置はダイナミックランダムアクセスメモリ装置を含むことを特徴とする、請求項４３記載のコンピュータシステム。
【請求項５１】
ダイナミックランダムアクセスメモリ装置は、同期ダイナミックランダムアクセスメモリ装置を含むことを特徴とする、請求項５０記載のコンピュータシステム。
【請求項５２】
コンピュータシステムであって、該コンピュータシステムは、
プロセッサバスを有するプロセッサと、
プロセッサバスを介してプロセッサに接続され、コンピュータシステムへのデータ入力を可能にする入力装置と、
プロセッサバスを介してプロセッサに接続され、コンピュータシステムからのデータ出力を可能にする出力装置と、
プロセッサバスを介してプロセッサ接続され、大容量記憶装置からのデータ読み出しを可能にするデータ記憶装置と、
プロセッサバスを介してプロセッサに接続されたメモリ制御装置と、
メモリ制御装置に接続されたメモリ装置とを含み、該メモリ装置は、
メモリ装置の外部アドレス端子に印加された行アドレス信号を受信して復号するように動作可能な行アドレス回路と、
外部アドレス端子に印加された列アドレス信号を受信して復号するように動作可能な列アドレス回路と
行及び列に配置されたメモリセルの少なくとも１個のアレイであって、各メモリセルは、復号された行アドレス信号および復号された列アドレス信号により決定された位置で、アレイに書き込まれたまたはアレイから読み出されたデータビットを記憶するように動作可能であるアレイと、
少なくとも１個のアレイにおいて、メモリセルの各列に備えられた複数のセンス増幅器であって、各センス増幅器は、
第１および第２相補出力端子と、第１および第２相補入力端子とを有し、第１入力端子は第２出力端子に接続され、第２入力端子は第１出力端子に接続されている第１センス増幅部と、
第１および第２相補出力端子と、第１および第２相補入力端子とを有し、第１入力端子は第１センス増幅部の第２出力端子に接続され、第２入力端子は第１センス増幅部の第１出力端子に接続されている第２センス増幅部と、
第１センス増幅部の第１出力端子を第２センス増幅部の第１出力端子に接続し、第１センス増幅部の第２出力端子を第２センス増幅部の第２出力端子に接続するように構成された結合回路と、
を有するセンス増幅器と、
センス増幅器とメモリ装置の外部データ端子との間に、データビットに対応するデータ信号を接続するように動作可能なデータパス回路と、
メモリ装置の各外部マンド端子に印加された複数のコマンド信号を復号するように動作可能なコマンド復号器であって、復号されたコマンド信号に対応する制御信号を生成するように動作可能なコマンド復号器と、
を含むことを特徴とするコンピュータシステム。
【請求項５３】
結合回路は、
第１センス増幅部の第１出力端子を第２センス増幅部の第１出力端子に接続し、制御端子を有する第１スイッチと、
第１センス増幅部の第２出力端子を第２センス増幅部の第２出力端子に接続し、制御端子を有する第２スイッチと
を含むことを特徴とする、請求項５２記載のコンピュータシステム。
【請求項５４】
第１および第２スイッチは、それぞれのＦＥＴトランジスタを含むことを特徴とする、請求項５３記載のコンピュータシステム。
【請求項５５】
第１電源電圧を第１センス増幅部に接続する第１スイッチと、第２電源電圧を第１センス増幅部に接続する第２スイッチと、第３電源電圧を第２センス増幅部に接続する第３スイッチと、第４電源電圧を第２センス増幅器部に接続する第４スイッチとをさらに含むことを特徴とする、請求項５２記載のコンピュータシステム。
【請求項５６】
第１、第２、第３および第４スイッチは、それぞれのＦＥＴトランジスタを含むことを特徴とする、請求項５５記載のコンピュータシステム。
【請求項５７】
第１電源電圧は第３電源電圧と同じであり、第２電源電圧は第４電源電圧とは異なることを特徴とする、請求項５５記載のコンピュータシステム。
【請求項５８】
第１電源電圧および第３電源電圧は正であり、第２電源電圧は負であり、第４電源電圧はゼロボルトであることを特徴とする、請求項５７記載のコンピュータシステム。
【請求項５９】
メモリ装置は、ダイナミックランダムアクセスメモリ装置を含むことを特徴とする、請求項５２記載のコンピュータシステム。
【請求項６０】
ダイナミックランダムアクセスメモリ装置は、同期ダイナミックランダムアクセスメモリ装置を含むことを特徴とする、請求項５９記載のコンピュータシステム。
【請求項６１】
一対の相補ディジット線間の差動電圧を検出する方法であって、
一対の相補入力および一対の相補出力を有し、第１センス増幅器の相補入力、相補出力が互いに交差接続している、第１センス増幅器を準備するステップと、
一対の相補入力および一対の相補出力を有し、第２センス増幅器の相補入力が、第１センス増幅器の対応する相補出力に接続され、第２センス増幅器の相補出力が、相補ディジット線の各線に接続されている、第２センス増幅器を準備するステップと、
初期検出期間に、第１センス増幅器の相補出力を、第２センス増幅器の対応する相補出力へ接続するステップと、
初期検出期間後、第１センス増幅器の相補出力を第２センス増幅器の対応する相補出力から分離するステップと、
を含むことを特徴とする方法。
【請求項６２】
初期検出期間中およびそれ以後、第１センス増幅器に電力を印加するステップと、
初期検出期間後、第２センス増幅器に電力を印加するが、初期検知期間中は、第２センス増幅器に電力を印加しないでおくステップと、
をさらに含むことを特徴とする、請求項６１記載の方法。
【請求項６３】
第１センス増幅器に電力を印加するステップは、第１センス増幅器に正電源電圧および負電源電圧を印加するステップを含むことを特徴とする、請求項６２記載の方法。
【請求項６４】
第２センス増幅器に電力を印加するステップは、第２センス増幅器に正電源電圧を印加し、接地につなぐことを含むことを特徴とする、請求項６３記載の方法。
【請求項６５】
一対の相補ディジット線間の差動電圧を検出する方法であって、
一対の相補入力および一対の相補出力を有する第１センス増幅器を準備するステップと、
第１センス増幅器の相補入力に差動電圧を接続するステップと、
第１センス増幅器を差動増幅器に応答させるステップと、
第２センス増幅器の一対の相補入力を駆動するために第１センス増幅器を使用するステップであって、第２センス増幅器は、相補ディジット線の各線に接続された一対の相補出力を有する、ステップと、
を含むことを特徴とする方法。
【請求項６６】
差動電圧を第１センス増幅器の相補入力に接続するステップは、相補ディジット線を第１センス増幅器の相補入力の各相補入力に接続するステップを含むことを特徴とする、請求項６５記載の方法。
【請求項６７】
相補ディジット線を第１センス増幅器の相補入力の各相補入力に接続するステップは、
第１センス増幅器が差動電圧に完全に応答するのに必要な期間より大幅に短い初期検出期間中、第１センス増幅器の相補入力にディジット線を接続するステップと、
初期検出期間後、第１センス増幅器の相補入力からディジット線を分離するステップと、
を含むことを特徴とする、請求項６６記載の方法。
【請求項６８】
第２センス増幅器の一対の相補入力を駆動するために第１センス増幅器を使用するステップは、第２センス増幅器の相補入力の各相補入力に第１センス増幅器の相補出力を接続するステップを含むことを特徴とする、請求項６５記載の方法。
【請求項６９】
メモリセルからデータビットを読み込む方法であって、
一対の相補入力および一対の相補出力を有する第１センス増幅器を準備するステップと、
一対の相補入力および一対の相補出力を有し、相補入力が、第１センス増幅器の対応する相補出力に接続され、相補出力が、各相補ディジット線に接続されている、第２センス増幅器を準備するステップと、
メモリセルを相補ディジット線のひとつに接続するステップと、
相補ディジット線のひとつにメモリセルを接続した後、初期検出期間中、第１センス増幅器の相補入力をディジット線のそれぞれに接続するステップと、
第１センス増幅器をディジット線から分離し、第１センス増幅器に電力を印加して、メモリセルによって相補ディジット線のひとつに与えられた電圧に第１センス増幅器を対応させるステップと、
第１センス増幅器に電力を印加した後、第２センス増幅器に電力を印加して、第２センス増幅器に、メモリセルに蓄積された電圧に対応する論理レベルまで相補ディジット線を駆動させるステップと、
各入出力線を介してディジット線を接続するステップと、
を含むことを特徴とする方法。
【請求項７０】
第１センス増幅器に電力を印加するステップは、第１センス増幅器に正電源電圧および負電源電圧を印加することを含むことを特徴とする、請求項６９記載の方法。
【請求項７１】
第２センス増幅器に電力を印加するステップは、第２センス増幅器に正電源電圧を印加し接地につなぐことを含むことを特徴とする、請求項７０記載の方法。
【請求項７２】
初期検出期間中、第１センス増幅器の相補入力をディジット線の各線に接続するステップは、メモリセルを相補ディジット線のひとつに接続する前後に、第１センス増幅器の相補入力をディジット線の各線に接続することを含むことを特徴とする、請求項６９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本発明は、メモリ装置に関し、詳細には、ダイナミックランダムアクセスメモリ（“ＤＲＡＭ”）装置などのメモリ装置のメモリセルにより発生する差動電圧を検出するために使用されるセンス増幅器に関する。
【背景技術】
【０００２】
発明の背景
スタティックランダムアクセスメモリ（“ＳＲＡＭ”）装置およびダイナミックランダムアクセスメモリ（“ＤＲＡＭ”装置）は、パーソナルコンピュータなどの電子システムの幅広い分野で一般的に使用されている。メモリ装置には１個以上のメモリセルのアレイが含まれ、このメモリセルアレイはＤＲＡＭ装置において、行および列に配置された小型コンデンサである。図１に、従来のＤＲＡＭメモリアレイ１０の一部を示す。アレイ１０は、アレイ１０の各列ごとに一対の相補ディジット線ＤＬ、ＤＬ＊を含み、図１では一対のみを示す。多数のメモリセル１２がディジット線ＤＬ、ＤＬ＊に接続されている。メモリセル１２はそれぞれ、アクセストランジスタ１６およびトランジスタ１６とセルプレート２０との間に接続されたメモリセルコンデンサ１８を含み、メモリセル１２は、全体として電源電圧の半分、すなわちＶｃｃ／２電圧でバイアスされる。全体的に、コンデンサ１８は電源電圧Ｖｃｃまたは接地のいずれかに等しい電圧を蓄積する。図１には２本のワード線ＷＬ０、ＷＬ１を示しているが、各アクセストランジスタ１６のゲートは、各ワード線ＷＬ０、ＷＬ１に接続されている。“折り畳みディジット線”アーキテクチャに関して、偶数のワード線、例えばＷＬ０がディジット線ＤＬに接続され、奇数のワード線、例えばＷＬ１が相補ディジット線ＤＬ＊に接続される。このようにして、１本のワード線ＷＬが、アレイ１０のメモリセル１２の各列に提供される。
【０００３】
ディジット線ＤＬ、ＤＬ＊は、２つの機能を行う各センス増幅器３０に接続される。第１機能は、ディジット線を“均等”にする機能で、第２機能は、ディジット線ＤＬ、ＤＬ＊間に展開する差動電圧を検出した後、ディジット線を対応する論理レベルに駆動する機能である。ディジット線ＤＬおよびＤＬ＊を同一電圧にする平衡化処理は、平衡化回路３４を用いて実行する。平衡化回路３４は、ディジット線ＤＬおよびＤＬ＊間に接続された平衡化トランジスタ３６および１／２の電源電圧、すなわちＶＣＣ／２とディジット線ＤＬ、ＤＬ＊との間に接続された一対の平衡化バイアストランジスタとを含む。
【０００４】
作動の際は、アクティブ平衡化ＥＱ信号に対応して、平衡化トランジスタ３６がオンになってディジット線ＤＬ、ＤＬ＊が互いに接続され、平衡化バイアストランジスタ４０、４２がオンになってディジット線ＤＬ、ＤＬ＊がＶＣＣ／２に接続される。その結果、双方のディジット線ＤＬ、ＤＬ＊の電圧はＶＣＣ／２となり、従って、ディジット線間の差動電圧はゼロとなる。
【０００５】
以上説明したように、センス増幅器３０はまた、ディジット線ＤＬ、ＤＬ＊間に生じる差動電圧を検出してから、ディジット線を対応する論理レベルに駆動する機能を実行する。この第２の機能は、ＮＳＥＮＳＥ増幅器５０およびＰＳＥＮＳＥ増幅器５２により実行される。ＮＳＥＮＳＥ増幅器５０は、一対の交差接続ＮＭＯＳトランジスタ５６、５８を含み、同様に、ＰＳＥＮＳＥ増幅器５２は、一対の交差接続ＮＭＯＳトランジスタ６０、６２を含む。
【０００６】
作動の際は、平衡化期間にＥＱ信号をアクティブハイに駆動することにより、ディジット線ＤＬ、ＤＬ＊を初期平衡化する。ディジット線ＤＬ、ＤＬ＊間の差動電圧が実質的にゼロになった後、ＥＱ信号は、インアクティブロー状態になり、トランジスタ３６、４０、４２をオフにする。その後、ワード線の１本をアクティブハイに駆動し、該ワード線が接続したアクセストランジスタ１６をオンにする。その後、オンしたアクセストランジスタ１６は、メモリセルコンデンサ１８をアクセストランジスタ１６が接続しているディジット線ＤＬまたはＤＬ＊に接続する。コンデンサ１８からのこの電圧により、ディジット線ＤＬまたはＤＬ＊上の電圧を微増させる（コンデンサ１８がＶＣＣにあった場合）か、微減させる（コンデンサ１８が接地にあった場合）。
【０００７】
次に、ＳＥＮＳＥ  ＥＮＡＢＬＥラインは、接地電圧または微弱なマイナス電圧等、比較的低電圧に駆動され、ＡＣＴラインは、ＶＣＣまたはＶＣＣより若干高くした電圧等、比較的高い電圧に駆動される。例えば、ディジット線ＤＬの電圧が増加したと仮定すると、ＮＭＯＳトランジスタ５８のゲート／ソース電圧が大きくなるため、ＮＭＯＳトランジスタ５６のオン量より大きい程度で、ＮＭＯＳトランジスタ５８がオンになる。そのため、相補ディジット線ＤＬ＊は、ディジット線ＤＬがゼロ電圧に対してプルされるよりも大きい程度で、ＳＥＮＳＥ  ＥＮＡＢＬＥ上の低電圧に向けてプルされる。ＮＳＥＮＳＥ増幅器５０の動作と同様の態様で、ＡＣＴ線がハイ状態に駆動されると、トランジスタ６０のゲート／ソース電圧が高いため、ＰＳＥＮＳＥ増幅器５２のトランジスタ６２がオンされる程度より大きい程度で、ＰＭＯＳトランジスタ６０はオンする。従って、トランジスタ６０は、ディジット線ＤＬをより強くＶＣＣに駆動する。その後、ディジット線ＤＬの電圧はさらに増加し、相補ディジット線ＤＬ＊の上の電圧はさらに減少し、それにより、比較的高いＡＣＴ電圧までトランジスタ６０にディジット線ＤＬをより強く駆動させ、トランジスタ６２に相補ディジット線をより弱く駆動させる。同時に、ディジット線ＤＬ上の増加した電圧及び相補ディジット線ＤＬ＊上の減少した電圧は、トランジスタ５８に相補ディジット線ＤＬ＊をより強く駆動させ、トランジスタ５６にディジット線ＤＬを、比較的低いＳＥＮＳＥ  ＥＮＡＢＬＥ電圧までより弱く駆動させる。検知期間の終了時に、ＮＳＥＮＳＥ増幅器５０は、相補ディジット線ＤＬ＊を、比較的低いＳＥＮＳＥ  ＥＮＡＢＬＥ電圧まで駆動し、ＰＳＥＮＳＥ増幅器５２は、ディジット線ＤＬを比較的高いＡＣＴ電圧に駆動した。その後、ＣＯＬＵＭＮ  ＳＥＬＥＣＴ信号がハイ状態に移行して入力／出力（“Ｉ／Ｏ”）トランジスタ７０、７２をオンすることにより、アレイ１０からのデータビットを読み出すために、ディジット線ＤＬ、ＤＬ＊を各相補Ｉ／Ｏ線７６、７８に接続する。
【０００８】
また、図１に示す折り畳みディジット線に関連して上述したように、図１に示すセンス増幅器３０を使用して、基本的に同じ態様でオープンディジット線アーキテクチャを有するメモリアレイ（図せず）からのデータを読み込むことができる。
【０００９】
前の例では、図１のセンス増幅器３０は良好に作動したが、最新のメモリ設計の傾向として、電源電圧ＶＣＣの大きさが減少し続け、トランジスタ閾値電圧ＶＴがより遅く減少し続けるに従って、ディジット線ＤＬとＤＬ＊間の作動電圧を速く検出することができなくなる。センス増幅器３０は、ディジット線ＤＬとＤＬ＊との間の差動電圧をまだ正確に検出することができるが、センス増幅器３０が作動電圧を検出するのに必要な時間は、許容することができるレベルまで増加させることができる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そのため、電源電圧の大きさが比較的小さくても相補ディジット線間の電圧差を高速に検出できるセンス増幅器が必要とされている。
【課題を解決するための手段】
【００１１】
発明の要約
本発明によるセンス増幅部および方法は、第２センス増幅部を駆動する第１センス増幅部を含む。メモリ読み出し動作の間、第１センス増幅部は、電圧差が第１センス増幅部に印加されるように短時間のみ最初にディジット線に接続される。その後、第１センス増幅部は、比較的高いキャパシタンスディジット線を駆動することを要することなく第１センス増幅部が作動電圧に応答できるようにディジット線から分離される。その結果、第１センス増幅部で生成された作動電圧は、比較的高速で増加することができる。第１センス増幅部が作動電圧に応答している間、第１センス増幅部は、ディジット線に接続された第２センス増幅部を駆動する。その結果、第２センス増幅器を、ディジット線間の電圧が増加するレートよりも高いレートで増加する電圧により駆動することができる。センス増幅器は、スタティックランダムアクセスメモリ（“ＳＲＡＭ”）装置およびフラッシュメモリ装置を始めとする幅広い種類のＤＲＡＭ装置を含む、相補ディジタル線を使用するどのような型のメモリとともに使用することができる。
【発明を実施するための最良の形態】
【００１２】
発明の詳細な説明
本発明の一実施形態によるセンス増幅器１００を図２に示す。センス増幅器１００は、内側センス増幅部１１０および外側センス増幅部１２０を含む。内側増幅器１１０は、相補ディジット線ＤＬ、ＤＬ＊間の代わりに一対の相補センス線Ｓ、Ｓ＊間に接続されているという点を除いて、図１に示すセンス増幅器１０と同じタイポグラフィを有する。このように、センス増幅部１１０は、ＰＭＯＳ正電源トランジスタ１３６を介して各センス線Ｓ、Ｓ＊を電源電圧ＶＣＣに接続する、一対の交差接続ＰＭＯＳセンストランジスタ１３０、１３２を含む。トランジスタ１３６の導通状態は、アクティブ・ロー・アーリー（ａｃｔｉｖｅ  ｌｏｗ  ｅａｒｌｙ）ＰＳＥＮＳＥ＊により制御される。同様に、一対の交差接続ＮＭＯＳセンストランジスタ１４０、１４２は、比較的低い電源電圧にセンス線Ｓ、Ｓ＊を接続するが、この電圧は、ＮＭＯＳ負電源トランジスタ１４６を介する負電圧ＶＢＢであることが好ましい。トランジスタ１４６の導通状態は、アクティブ・ハイ・アーリー（ａｃｔｉｖｅ  ｈｉｇｈ  ｅａｒｌｙ）ＮＳＥＮＳＥ＊により制御される。
【００１３】
動作時に、アーリーＰＳＥＮＳＥおよびアーリーＮＳＥＮＳＥ信号がアクティブ状態のとき、第１センス増幅部１１０は、センス増幅器１０に関して説明したのと同じ態様で動作し、センス線Ｓ、Ｓ＊間の電圧差を検出した後、対応する論理レベルセンス線Ｓ、Ｓ＊を駆動する。
【００１４】
第１センス増幅部１１０は、一対のＮＭＯＳ結合トランジスタ１５０、１５２により、第２センス増幅部１２０から分離され、トランジスタ１５０、１５２は、アクティブ・ハイコネクト“ＣＯＮ”信号により制御される。第２センス増幅部１２０は、第１センス増幅部１１０と同様に、ＰＭＯＳ正電源トランジスタ１５８を介してＶＣＣに接続された一対のＰＭＯＳセンストランジスタ１５４、１５６を含む。トランジスタ１５８の導通状態は、アクティブ・ロー・レート（ａｃｔｉｖｅ  ｌｏｗ  ｌａｔｅ）ＰＳＥＮＳＥ＊信号により制御される。同様に、一対のＮＭＯＳトランジスタ１６０、１６２は、ＮＭＯＳ負電源トランジスタ１６４を介して接地に接続される。トランジスタ１６４の導通状態は、後述する信号により制御される。
【００１５】
第２センス増幅部１２０は、（１）センス線Ｓ、Ｓ＊間ではなく、ＤＬ、ＤＬ＊間に接続され、（２）ＤＬ、ＤＬ＊に接続される代わりに、センス線Ｓ、Ｓ＊に接続されたそのセンストランジスタ１５４、１５６、１６０、１６２のゲートを有する点で、第１センス増幅部１１０と異なっている。その結果、センストランジスタ１５４、１５６、１６０、１６２は交差接続となっていない。センストランジスタ１５４、１５６、１６０、１６２の切り替えは、従来技術のセンス増幅器に対する切り替えのようにディジット線ＤＬ、ＤＬ＊間の電圧差によるのではなく、センス線Ｓ、Ｓ＊電圧差により制御される。センス線ＳとＳ＊と間の電圧は、センス線Ｓ、Ｓ＊間の低静電容量のため、ディジット線間の電圧よりかなり速く変動することがあり、このため、センストランジスタ１５４、１５６、１６０、１６２の切り替えは、図１に示した増幅器１０などの従来技術のセンス増幅器よりかなり速い速度で行われる。
【００１６】
結合トランジスタ１５０、１５２の導通状態制御に使用されるＣＯＮ信号は、ＮＡＮＤゲート１７０により生成され、このＮＡＮＤゲート１７０は、インバータ１７２を介して、アーリーＮＳＥＮＳＥ信号と、アクティブハイＷＲＩＴＥ信号のコンプリメントを受信する。従って、ＣＯＮ信号は、アーリーＮＳＥＮＳＥ信号がインアクティブまたはＷＲＩＴＥ信号がアクティブハイ状態のうちのいずれかの場合、アクティブハイ状態になり、内側センス増幅部１１０を外部センス増幅部１２０に接続する。また、インバータ１７２を介して接続されたＷＲＩＴＥ信号は、ＮＡＮＤゲート１７６に印加され、ＮＡＮＤゲート１７６は、アクティブ・ハイ・レートＮＳＥＮＳＥ信号をも受信する。ＮＡＮＤゲート１７６は、レートＮＳＥＮＳＥ信号がアクティブ状態で、ＷＲＩＴＥ信号がインアクティブロー状態のとき、ローを出力し、インバータ１７８を介して負電源トランジスタ１６４をオンにする。
【００１７】
ここで、リードメモリアクセスのためのセンス増幅器１００の動作について、図３の流れ図および図４の波形図を参照して説明する。図４に示すように、ＷＲＩＴＥ信号は初期状態でローであり、上述した他のすべての信号はインアクティブ状態である。その結果、センス増幅部１１０、１２０に電力が印加されることはなく、ＣＯＮ信号はハイ状態となり、ステップ１８０に示すように、結合トランジスタ１５０、１５２によってセンス増幅部１１０、１２０同士を接続させる。時間ｔ０のとき、メモリセルトランジスタはディジット線ＤＬに接続され（代わりに相補ディジット線ＤＬ＊に接続することも可能であるが）、それにより、ディジット線ＤＬ上の電圧を、ステップ１８４に示すように、相補ディジット線ＤＬ＊上の電圧に関連して多少増加させる。結合トランジスタ１５０、１５２はまだオン状態にあるため、ディジット線ＤＬとＤＬ＊間との電圧差もまた、センス線Ｓ、Ｓ＊に接続される。
【００１８】
時間ｔ１のとき、ステップ１８８において、アーリーＮＳＥＮＳＥ信号およびアーリーＰＳＥＮＳＥ信号がアクティブ状態に移行し、これにより、内側センス増幅器１１０に電力を印加する。また、アクティブ・ハイ・アーリーＮＳＥＮＳＥ信号は、ＮＡＮＤゲート１７０によってＣＯＮ信号をインアクティブロー状態にさせる。これは、結合トランジスタ１５０、１５２をオフにし、内側センス増幅部１１０を外部センス増幅部１２０から分離させる。図４に示すように、センス線Ｓ、Ｓ＊（Ｓ信号は実線で示し、Ｓ＊は破線で示す）がかなり低い静電容量であるため、内部センス増幅部１１０は、外部センス増幅部１２０がディジット線ＤＬ、ＤＬ＊間の電圧差に対応する場合よりも速く、センス線Ｓ、Ｓ＊間の電圧差に対応することができる。そのため、外部センス増幅部１２０のセンストランジスタ１５４、１５６、１６０、１６２のゲートに印加される電圧は、従来のセンス増幅器においてディジット線ＤＬ、ＤＬ＊からゲートに印加することができる電圧よりもかなり速く移行する。
【００１９】
その後、ステップ１９０において、図４に示すように、時間ｔ２で、レートＮＳＥＮＳＥおよびＰＳＥＮＣＥ＊信号をアクティブ状態に移行させることにより、電力が外部センス増幅器に印加される。その後、センストランジスタ１５４、１５６、１６０，１６２は、メモリセルコンデンサから読み出したデータビットに対応する相補論理レベルにディジット線ＤＬ、ＤＬ＊をステップ１８４で駆動する（ＤＬ信号は実線で示し、ＤＬ＊信号は破線で示す）。ディジット線ＤＬ、ＤＬ＊の電圧がはっきりと変化する前に、センストランジスタ１５４、１５６、１６０、１６２のゲート上の電圧がセンストランジスタ１５４、１５６、１６０、１６２を強くオンにする電圧になっているため、ディジット線ＤＬ、ＤＬ＊上の電圧は、従来のセンス増幅器により駆動されるディジット線と比較して比較的速い速度で移行する。一方、センストランジスタ１５４、１５６、１６０、１６２のゲートがディジット線ＤＬ、ＤＬ＊に接続された場合、センストランジスタ１５４、１５６、１６０、１６２のゲートは、電圧の微妙な差異を識別するのに必要な駆動強度を有する必要はなく、あるいは、ディジット線ＤＬ、ＤＬ＊間の電圧差が増加する速度に見合った比較的遅い速度で切り換わる。ディジット線ＤＬとＤＬ＊の電圧は、時間ｔ３で、読み取りデータビットに対応する相補論理レベルに達し、ステップ１９４で、ディジット線ＤＬに接続されたメモリセルコンデンサをリフレッシュし、これにより、読み取りメモリアクセスを完了する。
【００２０】
書き込みメモリアクセスは常に読み出しアクセスメモリとしてスタートし、メモリ装置が列アドレスおよび列アドレスストロボ信号を受信すると、ＷＲＩＴＥ信号はアクティブハイに移行するまで書き込みメモリアクセスに移行しないため、書き込みメモリアクセスのためのセンス増幅器１００の初期動作は、上述した読み出しメモリアクセスの動作と似ている。アーリー（ｅａｒｌｙ）ＮＳＥＮＳＥ信号がアクティブハイ状態に移行した後、ＮＡＮＤゲート１７０はハイを出力し結合トランジスタ１５０、１５２をオンするため、ＷＲＩＴＥ信号の移行により、書き込みメモリアクセスは読み出しメモリアクセスとは異なる。その結果、内部センス増幅部１１０は、外部センス増幅部１２０に引き続き接続する。さらに、レートＮＳＥＮＳＥ信号がアクティブ状態で負電源トランジスタ１６４をオフ状態に維持するときでも、アクティブハイＷＲＩＴＥ信号は、ＮＡＮＤゲートにハイ状態を出力させる。
【００２１】
第１センス増幅部１１０の高速動作は、センストランジスタ１４０、１４２を接地でなく負電圧ＶＢＢに接続することにより、さらに加速される。しかしながら、この負電圧ＶＢＢは、センス線Ｓ、Ｓ＊を駆動するためにのみ必要であるので、チャージポンプ（図示せず）等の従来の電源により容易に供給することができる。ディジット線ＤＬ、ＤＬ＊をも駆動する必要がある場合は、実際には、負電圧ＶＢＢにおいてさらなる電流が必要となる。
【００２２】
図５は、従来の同期ダイナミックランダムアクセスメモリ（“ＳＤＲＡＭ”）２００にセンス増幅器１００（図２）または本発明の他のいくつかの実施形態を利用したものを示すブロック図である。センス増幅器１００および本発明の他の実施携帯は、他のＤＲＡＭ装置およびＳＲＡＭ装置、フラッシュメモリ装置などの他のメモリ装置に利用することができるのは当然である。
【００２３】
ＳＤＲＡＭ２００の動作は、制御バス２０６上で受信された高レベルコマンド信号に応答するコマンド検出器２０４によって制御される。これらの高レベルコマンド信号は、一般的にメモリ制御器（図５には図示せず）によって生成され、クロックイネーブル信号ＣＫＥ＊、クロック信号ＣＬＫ、チップ選択信号ＣＳ＊、書込みイネーブル信号ＷＥ＊、列アドレス・ストローブ信号ＲＡＳ＊、列アドレス・ストローブ信号ＣＡＳ＊およびマスク信号ＤＱＭであり、“＊”は信号がアクティブ状態であることを示す。コマンド検出器２０４は、高レベルコマンド信号に応答するコマンド信号のシーケンスを生成し、各高レベルコマンド信号により示された機能（例えば、読み出しまたは書き込み）を実行する。これらのコマンド信号およびコマンド信号が各機能を達成する態様は、従来技術にみられるものである。従って、簡潔にするため、これらのコマンド信号の説明は割愛するものとする。
【００２４】
ＳＤＲＡＭ２００は、アドレスバス２１４を介して行レジスタアドレスおよび列アドレスレジスタを受信するアドレスレジスタ２１２を含む。一般的に、アドレスバス２１４は、メモリ制御装置（図５には図示せず）に接続される。行アドレスは一般的に、アドレスレジスタ２１２により受信され、行アドレスマルチプレクサ２１８に適用される。行アドレスマルチプレクサ２１８は、行アドレスのバンクアドレスビット形成部の状態に応じて、２個のメモリバンク２２０、２２２のいずれかに関連する複数の構成要素に行アドレスを接続する。メモリバンク２２０、２２２に関連するのは各行アドレスラッチ２２６であり、これは行アドレスを記憶し、また、行復号器２２８であり、これは行アドレスを復号し、対応する信号をアレイ２２０または２２２のひとつに印加する。また、行アドレスマルチプレクサ２１８は、アレイ２２０、２２２のメモリセルをリフレッシュする目的で、行アドレスラッチ２２６に行アドレスを接続する。行アドレスは、リフレッシュ目的のため、リフレッシュカウンタ２３０により生成され、カウンタはリフレッシュ制御器２３２によって制御される。リフレッシュ制御器２３２は、逆にコマンド検出器２０４に制御される。
【００２５】
行アドレスがアドレスレジスタ２１２に適用され、行アドレスラッチ２２６の１つに記憶された後、列アドレスがアドレスレジスタ２１２に適用される。アドレスレジスタ２１２は、列アドレスを列アドレスラッチ２４０に接続する。ＤＲＡＭ２００の動作モードに応じて、列アドレスは、バーストカウンタ２４２を介して列アドレスバッファ２４４に接続されるか、バーストカウンタ２４２に接続され、バーストカウンタ２４２は、アドレスレジスタ２１２による列アドレス出力から始まって列アドレスバッファ２４４に列アドレスのシーケンスを適用する。いずれの場合にも、列アドレスバッファ２４４は、列復号器２４８に列アドレスを適用する。
【００２６】
アレイ２２０、２２２の１つから読み出されるデータは、アレイ２２０、２２２用列回路２５０、２５２（すなわち、センス増幅器、Ｉ／Ｏゲート、ＤＱＭ＆ＷＰＢマスク論理、ブロック書き込みｃｏｌ．／ｂｙｔｅマスク論理）にそれぞれ接続される。列回路２５０、２５２は、アレイ２２０、２２２内のメモリセルの列毎に、平衡回路３４（図１）およびセンス増幅器１００または本発明のいくつかの他の実施形態によるセンス増幅器を含むことができる。そのほか、センス増幅器１００により作り出されたデータビットは、データ出力レジスタ２５６に接続される。アレイ２２０、２２２の１つに書き込まれるデータは、データバス２５８からデータ入力レジスタ２６０を介して接続される。書き込みデータは、書き込みデータがアレイ２２０、２２２の１つに転送される列回路２５０、２５２に、それぞれ接続される。マスクレジスタ２６４は、データマスクＤＭ信号に応答して、アレイ２２０、２２２から読み出されるデータを選択的にマスクすること等により、列回路へのまたは列回路からのデータのフローを選択的に変更する。
【００２７】
図６は、ＳＤＲＡＭ２００またはセンス増幅器１００を使用するいくつかの他のメモリ装置または本発明の他のいくつかの実施形態を使用することのできるコンピュータシステム３００の実施形態を示す。コンピュータシステム３００は、特定の計算またはタスクを行う特定のソフトウェアの実行等の種々の演算の機能を行うプロセッサ３０２を含む。プロセッサ３０２は、アドレスバス、制御バスおよびデータバスを通常含むプロセッサバス３０４を含む。さらにコンピュータシステム３００は、キーボードまたはマウスといったプロセッサ３０２に接続され、操作者をコンピュータシステム３００にインターフェースさせる１台以上の入力装置３１４を含む。一般的に、コンピュータシステム３００は、プロセッサ３０２に接続された１台以上の出力装置３１６をも含み、該出力装置は通常、プリンタまたは映像端末である。また、１台以上のデータ記憶装置３１８は、プロセッサ３０２に接続されて、データを記憶し、または外部記憶装置（図示せず）からデータを検索する。一般的な記憶装置３１８の例として、ハードディスク、テープカセット、フロッピー（登録商標）ディスクおよびコンパクトディスク読み取り専用メモリ（ＣＤ−ＲＯＭ）が含まれる。また、プロセッサ３０２は一般的にキャッシュメモリ３２６に接続されており、キャッシュメモリは通常スタティック・ランダム・アクセス・メモリ（“ＳＲＡＭ”）であり、メモリ制御部３３０を介しておよびＳＤＲＡＭ２００に接続される。メモリ制御部３３０は、行アドレスおよび列アドレスをＤＲＡＭ２００に接続させるためのアドレスバス２１４（図５）を含む。また、メモリ制御部３３０は、コマンド信号をＳＤＲＡＭ２００の制御バス２０６に接続させる制御バスを含む。ＳＤＲＡＭ２００の外部データバス２５８は、直接またはメモリ制御部３３０を介して、プロセッサ３０２のデータバスに接続される。
【００２８】
以上の説明から、本発明の特定の実施形態を説明目的のために記述してきたが、本発明の趣旨および範囲から逸脱することなく種々の変更を行うことができることが理解されるであろう。従って、本発明は、添付の請求項以外によって、制限されるものではない。
【図面の簡単な説明】
【００２９】
【図１】図１は、従来のセンス増幅器に接続された従来のメモリアレイの一部の略図である。
【図２】図２は、本発明の一実施形態によるセンス増幅器の略図である。
【図３】図３は、図２のセンス増幅器の実施形態の動作を示す流れ図である。
【図４】図４は、時間関数としての図２のセンス増幅器に存在する種々の信号を示す波長図である。
【図５】図５は、図２のセンス増幅器または本発明によるセンス増幅器の他の実施形態を使用したメモリ装置のブロック図である。
【図６】図６は、図５のメモリ装置を使用したコンピュータシステムのブロック図である。
【図１】
2006518910.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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