(57)【要約】本発明は、フラットパネル撮像画素配列（１００）上の静電荷を検出するための装置、および、方法に関する。一実施形態では、その装置は、絶縁体層（１２０）と、その絶縁体層の底面に接続されたフラットパネル配列を含む。その画素配列の各画素（１３０、１３２、１３４）は蓄積容量（１４０）を備え、前記絶縁体層の上面に接続された電極を通じて印加された電圧に対応した静電荷を各蓄積容量から検出することが可能である。
2006514271.tif 000002
【特許請求の範囲】
【請求項１】
上面と底面を有する絶縁体層と、
画素配列のそれぞれの画素が、蓄積容量を有し、前記絶縁体層の上面に接続された電極を通じて与えられた電圧に対応する静電荷が、各蓄積容量から検出され得る、前記絶縁体の底面に接続されたフラットパネル撮像画素配列と、
を備えることを特徴とする装置。
【請求項２】
フラットパネル撮像画素配列が、アモルファスシリコン(ａ−Ｓｉ)画素配列からなることを特徴とする、請求項１に記載の装置。
【請求項３】
ａ−Ｓｉ画素配列が、薄膜トランジスタ（ＴＦＴ）フラットパネル検出器の基礎であることを特徴とする、請求項２に記載の装置。
【請求項４】
ａ−Ｓｉ画素配列が、シングルスイッチングダイオードフラットパネル検出器の基礎であることを特徴とする、請求項２に記載の装置。
【請求項５】
ａ−Ｓｉ画素配列が、ダブルスイッチングダイオードフラットパネル検出器の基礎であることを特徴とする、請求項２に記載の装置。
【請求項６】
更に、各蓄積容量に接続された読み込みトランジスタを備え、前記読み込みトランジスタが、前記静電荷に対応する信号を送信することを特徴とする、請求項２に記載の装置。
【請求項７】
更に、前記静電荷に対応した読み込みトランジスタからの前記信号を受信するためのプロセッサを備えることを特徴とする、請求項６に記載の装置。
【請求項８】
更に、前記フラットパネル撮像画素配列と前記プロセッサに接続された電源を備えることを特徴とする、請求項７に記載の装置。
【請求項９】
更に、前記フラットパネル撮像画素配列の下に配置され、前記フラットパネル撮像画素配列に接続された基材層を備えることを特徴とする、請求項８に記載の装置。
【請求項１０】
更に、前記基材層の下に配置され、前記基材層に接続されたアナログデジタル変換（ＡＤＣ）ボードを備えることを特徴とする、請求項９に記載の装置。
【請求項１１】
前記フラットパネル撮像画素配列が、多結晶シリコン（ｐ−Ｓｉ）画素配列からなることを特徴とする、請求項１に記載の装置。
【請求項１２】
前記フラットパネル撮像素子配列が、有機半導体画素配列からなることを特徴とする、請求項１に記載の装置。
【請求項１３】
前記基材層が、絶縁素材からなることを特徴とする、請求項９に記載の装置。
【請求項１４】
前記基材層が、ガラスからなることを特徴とする、請求項１３に記載の装置。
【請求項１５】
前記基材層が、セラミックからなることを特徴とする、請求項１３に記載の装置。
【請求項１６】
上面と底面を有する絶縁体と、
画素配列の各画素が蓄積容量を備え、前記絶縁体の前記上面に接続された回路基板から、導電性トレース（trace）を通じて印加された電圧に対応した静電荷が、各蓄積容量から検出することができる、前記絶縁体の前記底面に接続されたフラットパネル撮像画素配列を備えた静電検出器と、
からなることを特徴とする装置。
【請求項１７】
前記フラットパネル撮像画素配列が、ａ−Ｓｉ画素配列からなることを特徴とする、請求項１６に記載の装置。
【請求項１８】
前記ａ−Ｓｉ画素配列が、ＴＦＴフラットパネル検出器の基礎となることを特徴とする、請求項１７に記載の装置。
【請求項１９】
前記ａ−Ｓｉ画素配列が、シングルスイッチングダイオードフラットパネル検出器の基礎となることを特徴とする、請求項１７に記載の装置。
【請求項２０】
前記ａ−Ｓｉ画素配列が、ダブルスイッチングダイオードフラットパネル検出器の基礎となることを特徴とする、請求項１７に記載の装置。
【請求項２１】
更に、各蓄積容量に接続された前記読み込みトランジスタを備え、前記読み込みトランジスタが前記静電荷に対応した信号を送信することを特徴とする、請求項１７に記載の装置。
【請求項２２】
更に、前記静電荷に対応した各読み込みトランジスタからの前記信号を受信するためのプロセッサを備えることを特徴とする、請求項２１に記載の装置。
【請求項２３】
更に、前記静電検出器と前記プロセッサに接続された電源を備えることを特徴とする、請求項２２に記載の装置。
【請求項２４】
更に、前記フラットパネル撮像画素配列の下に配置され、前記フラットパネル撮像画素配列に接続された基材層を備えることを特徴とする、請求項２３に記載の装置。
【請求項２５】
更に、前記基材層の下に配置され、前記基材層に接続されたアナログデジタル変換（ＡＤＣ）ボードを備えることを特徴とする、請求項２４に記載の装置。
【請求項２６】
前記フラットパネル撮像画素配列が、多結晶シリコン（ｐ−Ｓｉ）画素配列からなることを特徴とする、請求項１６に記載の装置。
【請求項２７】
前記フラットパネル撮像画素配列が、有機半導体画素配列からなることを特徴とする、請求項１６に記載の装置。
【請求項２８】
前記基材層が、絶縁素材からなることを特徴とする、請求項２４に記載の装置。
【請求項２９】
前記基材層が、ガラスからなることを特徴とする、請求項２８に記載の装置。
【請求項３０】
前記基材層が、セラミックからなることを特徴とする、請求項２８に記載の装置。
【請求項３１】
容量性の電荷を検出し、その容量性の電荷に対応した信号を送信する、フラットパネル撮像画素配列を備えた、静電レセプターと、
その静電レセプターに接続された電源と、
その静電レセプターから受信された信号に基づいて画像データ生成する、そのレセプターに接続されたプロセッサと、
からなることを特徴とするシステム。
【請求項３２】
前記容量性の電荷が、前記静電レセプターに接続された導電性トレースに与えられた電気パルスから生成されることを特徴とする、請求項３１に記載のシステム。
【請求項３３】
前記フラットパネル撮像画素配列が、ａ−Ｓｉ画素配列からなることを特徴とする、請求項３１に記載のシステム。
【請求項３４】
前記静電レセプターが、更に、
上面絶縁層と、
前記上面絶縁層の下に配置され、前記上面絶縁層に接続されたＴＦＴ画素配列と、
前記ＴＦＴ画素配列の下に配置され、前記ＴＦＴ画素配列に接続された基材層と、
からなることを特徴とする、請求項３３に記載のシステム。
【請求項３５】
更に、前記プロセッサからの画像データを受信するものであって、前記プロセッサに接続されたワークステーションを備えることを特徴とする、請求項３４に記載のシステム。
【請求項３６】
前記フラットパネル撮像画素配列を備えた静電レセプターに、導電性トレースを容量結合する段階と、
前記フラットパネル画素配列から各画素の測定された容量性の電荷に基づいて、前記導電性トレースの画像を生成する段階と、
を備えることを特徴とする特徴とする方法。
【請求項３７】
更に、前記導電性トレースに電圧を印加する段階、を備えることを特徴とする、請求項３６に記載の方法。
【請求項３８】
更に、前記印加電圧に基づいて、前記容量性の電荷を測定する段階、を備えることを特徴とする、請求項３７に記載の方法。
【請求項３９】
更に、前記静電検出器上の欠陥画素を特定する段階、を備えることを特徴とする、請求項３６に記載の方法。
【請求項４０】
更に、前記欠陥画素のマップを生成する段階、を備えることを特徴とする、請求項３９に記載の方法。
【請求項４１】
更に、前記信号のゲイン値を較正する段階、を備えることを特徴とする、請求項３６に記載の方法。
【請求項４２】
更に、前記信号のオフセット値を較正する段階、を備えることを特徴とする、請求項３６に記載の方法。
【請求項４３】
更に、前記欠陥画素からの信号を補正された信号に置換する段階、を備えることを特徴とする、請求項３９に記載の方法。
【請求項４４】
前記ゲイン値の較正が、前記静電検出器上で均一に刺激された多数のブランク画像を検出する段階と、正と負の画像の絶対値を合計する段階と、を備えることを特徴とする段階である、請求項４１に記載の方法。
【請求項４５】
前記オフセット値の較正が、多数のブランク画像ファイルを前記静電検出器に入力する段階と、各画素において、多数のブランク画像ファイルからの信号を平均化する段階と、を備えることを特徴とする段階である、請求項４２に記載の方法。
【請求項４６】
フラットパネル撮像画素配列を備える静電検出器に導電性トレースを、容量結合する手段と、
前記フラットパネル画素配列から各画素で測定された容量性の電荷に基づいて、前記導電性トレースの画像を作り出す手段と、
を備えることを特徴とする装置。
【請求項４７】
更に、前記導電性トレースに電圧を印加する手段、を備えることを特徴とする、請求項４６に記載の装置。
【請求項４８】
更に、前記印加電圧に基づいて前記容量性の電荷を測定する手段、を備えることを特徴とする、請求項４７に記載の装置。
【請求項４９】
更に、前記静電検出器上の欠陥画素を特定する手段、を備えることを特徴とする、請求項４６に記載の装置。
【請求項５０】
更に、前記欠陥画素のマップファイルを生成する手段、を備えることを特徴とする、請求項４９に記載の装置。
【請求項５１】
更に、前記信号用のゲイン値を較正する手段、を備えることを特徴とする、請求項４６の装置。
【請求項５２】
更に、前記信号用のオフセット値を較正する手段、を備えることを特徴とする、請求項４６の装置。
【請求項５３】
更に、前記欠陥画素からの信号を補正された信号で置換する手段、を備えることを特徴とする、請求項４９に記載の装置。
【請求項５４】
前記ゲイン値を較正する手段が、
前記静電検出器の全体上で、均一に刺激を与えられた複数の試験画像を検出する手段と、
正と負の画像の絶対値を合計する手段と、
を備える手段であることを特徴とする、請求項５１に記載の装置。
【請求項５５】
前記オフセット値を較正する手段が、
前記静電検出器に多数のブランク画像ファイルを入力する手段と、
前記多数のブランク画像ファイルからの各画素の信号を平均化する手段と、
を備える手段であることを特徴とする、請求項５２に記載の装置。
【請求項５６】
マシンが読み込み可能な記録媒体上に記録された命令であって、前記命令がプロセッサによって実行されると、前記プロセッサに、
印加電圧に基づいて、フラットパネル撮像画素を備えた静電検出器上の容量的な電荷を測定することと、
各画素で測定された前記容量性の電荷に基づいて画素配列からの信号を生成することと、
前記信号に基づいて前記導電性トレースの画像を作成することと、
を実行させる命令を備えることを特徴とする、マシンが読み込み可能な記録媒体。
【請求項５７】
更に、前記プロセッサが、前記静電検出器上の欠陥画素の特定を実行することを特徴とする、請求項５６に記載のマシンが読み込み可能な記録媒体。
【請求項５８】
更に、前記プロセッサが、前記欠陥画素のマップファイルの生成を実行することを特徴とする、請求項５７に記載のマシンが読み込み可能な記録媒体。
【請求項５９】
更に、前記プロセッサが、前記信号のゲイン値の較正を実行することを特徴とする、請求項５８に記載のマシンが読み込み可能な記録媒体。
【請求項６０】
更に、前記プロセッサが、前記信号のオフセット値の較正を実行することを特徴とする、請求項５９に記載のマシンが読み込み可能な記録媒体。
【請求項６１】
更に、前記プロセッサが、欠陥画素からの前記信号の補正された信号への置換を実行することを特徴とする、請求項６０に記載のマシンが読み込み可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージャーに関し、特に、静電イメージャーに関する。
【背景技術】
【０００２】
プリント基板（ＰＣＢ）とは、薄板であって、その上に集積回路やその他の電気部品（例えば、ディスクリート）が取り付けられているものをいう。例えば、一般的に、コンピュータは、マザーボード、コントローラーカード、ネットワークインターフェースカード（ＮＩＣ）などの、一つかそれ以上のＰＣＢからなる。いったんＰＣＢが製造されると、そのＰＣＢは、導電性トレースルート（trace route）上に開放や短絡が存在していないことを保証する導通試験を含んだ試験を実施される。ＰＣＢは、数百ものトレース（trace）の複雑なパターンから成り立ち、非常に大きなものとなり得る。多くの高密度集積回路が、高密度相互接続（ＨＤＩ）アプリケーションのために開発されてきた。ＨＤＩアプリケーションの例としては、集積回路パッケージング、ハードディスクドライブ、携帯電話、及びフラットパネルディスプレイが挙げられる。これらのアプリケーションは、５０μｍより細い精細なラインとスペース、そして、１００μｍよりも狭いピッチの密接した導体パッドを持った高密度回路を必要とする。しかし、高密度回路やその他のＰＣＢによる製品は信頼性が低く、電気的な導通試験を回路基板上の様様なトレースルート上で実行する必要がある。
【０００３】
回路基板上のトレースルートの導通試験を行うための一つの手法として、光学的にそれぞれの回路の開放や短絡を検査する方法、例えば、光学式自動検査（ＡＯＩ）が挙げられる。しかし、光学的な手法は、それぞれの回路の電気的導通試験を物理的に行うほど信頼性は高くない。もう一つの手法としては、それぞれの回路の導通を電気的に試験する方法が挙げられる。電気的な開放／短絡試験は、光学的な試験よりも信頼性のある試験結果を得ることができるが、制限を有している。現在の電気的試験装置は、測定用接続電極を使用しているが、これらの測定用電極は、ピッチサイズについての物理的な制限がある。一般的に、０．３ｍｍピッチの測定用電極がシングルパッドラインでは限界であり、０．２ｍｍピッチの測定用電極アレーがデュアルパッドラインの限界である。加えて、この測定用接続電極は、試験中に破損や汚れを回路に与える可能性がある。的確な電気接触を高密度回路のそれぞれのパッドで行うには、高い圧力が必要になる。この小さなパッドは、信頼性のある接続を実現するため同一形状の表面が要求されるが、このような圧力をかける測定用電極は、機械的な力にもろいこのパッド、特にフレックス回路におけるフライングリードをへこませてしまう可能性がある。
【０００４】
ＣＣＤ（Charge Coupled Device）イメージャーは、ＰＣＢ上のトレースの導通試験用に使われてきた。これらのイメージャーは、視覚的にトレースルートを検査することを可能としている。しかし、大きなウェハをつくる製造技術の限界により、ＣＣＤイメージャーはその大きさが制限され、大きなサイズのＰＣＢの試験用としては実用性がない。
【発明の開示】
【課題を解決するための手段】
【０００５】
フラットパネル撮像画素配列上の静電荷を検出する装置と方法について説明する。一実施形態では、その装置は一つの絶縁体層とその絶縁体層の底面に接続された一つのａ−Ｓｉ画素配列を含む。画素配列の各画素は蓄積容量を有し、また、絶縁体層の上面に接続された電極を通して印加された電圧に対応する静電荷が各蓄積容量から検出される。一つの代表的な方法は、画素配列を有するａ−Ｓｉ静電検出器に容量結合された導電性トレースを含む。ａ−Ｓｉ静電検出器に接続された導電性トレースに印加された電圧は信号を生成するために測定される。
【０００６】
以下、さらなる当該装置の特徴と利点を図面と実施形態を用いながら説明する。
【発明を実施するための最良の形態】
【０００７】
本発明の様様な実施形態について深い理解を得られるようにするため、特性、構成要素、プロセスなどの、例のような多くの特定された詳細を以下において説明する。しかしながら、本発明の様様な実施形態を実施するにあたって、これらの特定された詳細を用いることが必要でないことは、当業者にとっては明らかである。本発明の様様な実施形態を不必要にわかりにくくすることを避けるため、よく知られた構成要素や手法については、細部にわたって説明することはしない。
【０００８】
ここで説明される手順は、ハードウェアーコンポーネントによって実行されるか、マシンによって実行されうる命令の中で具現化される。その手順を実行するための命令はプログラムされた汎用プロセッサか専用プロセッサを使用することで実現され得る。もう一つの方法として、ハードウェアとソフトウェアの共同によってそれらの手順は実行され得る。
【０００９】
一実施形態では、コンピュータプログラム製品すなわちソフトウェアは、マシンが読み込み可能な媒体であって、その中に、本明細書内で開示された手順を実行するために、コンピュータシステムや、その他の電気機器をプログラムするのに使用される命令を保存したものを含み得る。マシンが読み込み可能な媒体は、マシン、例えば、コンピュータが、読むことができる形式、例えば、ソフトウェア、プロセッシングアプリケーションで情報を記録、送信するためのなんらかの仕組みを有している。マシンが読み込み可能な媒体は、磁気記録媒体、例えば、フロッピー（登録商標）ディスク、光学式記録媒体、例えば、ＣＤ−ＲＯＭ、光磁気記録媒体、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、消去可能なプログラマブルメモリー、例えばＥＰＲＯＭおよびＥＥＰＲＯＭ、フラッシュメモリー、電気的、光学的、音響的、または、その他の伝播された信号の形、例えば、搬送波、赤外線信号、デジタル信号など、または、その他の電気的な命令を記録するために適した媒体が挙げられるが、これらに限定されるものではない。
【００１０】
ここで述べられる手法は、マシンが読み込み可能な媒体が、格納され、かつ／または、一以上のコンピュータシステムで実行される、分散型コンピューティング環境でも実行することができる。さらに、コンピュータシステム間で転送された情報は、コンピュータシステムに接続された通信媒体を介して、プルされたり、プッシュされたりする。
【００１１】
回路基板上の導電性トレースを試験するためのシステムと手法について記述する。回路基板上の導電性トレースについての試験としては、特定のトレースルート上での、電気的な連続性、開放、および短絡が含まれる。一実施形態では、フラットパネル撮像静電検出器の使用が考えられる。例えば、アモルファスシリコン（ａ−Ｓｉ）を素材とする静電イメージャーが、ＰＣＢに容量結合される。一実施形態として、そのａ−Ｓｉを素材とする静電イメージャーは、蓄積キャパシタを伴った複数の画素を有する薄膜トランジスタ（ＴＦＴ）フラットパネルイメージャーが考えられる。もう一つの実施形態としては、その検出器は、一つおよび／または二つのスイッチングダイオードを伴う複数画素を有することも考えられる。トレースルートに電圧が印加されると、電荷が蓄積され、これが静電イメージャーによって検出され、トレースルートを画像化することが可能となる。一実施形態では、そのトレースルートは、既知の、期待されているトレースルートと比較される。
【００１２】
以下で参照される図についての説明は、ａ−Ｓｉを素材とした、フラットパネル静電イメージャーについて述べられる。しかしながら、多結晶シリコン（ｐ−Ｓｉ）と有機半導体静電イメージャーを含んだその他の方式のフラットパネル静電イメージャーも使用され得るし、これらに限定されないことが、当業者には認識され得る。
【００１３】
図１は、静電イメージャー１００の一実施形態の断面図を示す。回路基板１１０（例えば、ＰＣＢ）を画素１３０、１３２、１３４に容量結合する。一実施形態では、画素１３０、１３２、１３４を有する画素配列が蓄積キャパシタ１４０、１４２、１４４と読み出しトランジスタ１５０、１５２、１５４を有する静電イメージャー、例えば、ａ−Ｓｉ ＴＦＴイメージャーの一部となり得る。この方式の静電イメージャーはＴＦＴフラットパネルディテクター（ＦＰＤ）ともいえる。もう一つの実施形態は、画素配列が、例えば、Ｔｒｉｘｅｌｌパネルのように一つおよび／または二つのスイッチングダイオードを伴う画素１３０、１３２、１３４を有することも考えられる。回路基板１１０は、画素１３０、１３２、１３４から導電性トレース１１２、１１４、１１６を分離する絶縁体１２０、例えば、電気絶縁体に接続された導電性トレース１１２、１１４、１１６を含んでいる。導電性トレース１１２、１１４、１１６は、電気パルスを伝導し得るあらゆる素材とすることができる。回路基板１６０としては、ガラスやそれに相当する当該技術分野で知られるセラミックやフレキシブル基材、すなわちデラウェア州ウィルミントンのデュポン社により作られたＫａｐｔｏｎ（登録商標）、Ｍｙｌａｒ（登録商標）やその他のプラスチック基材などが考えられる。
【００１４】
回路基板１１０のトレース１１２、１１４、１１６を、図１に示された静電検出器の画素１３０、１３２、１３４に容量結合し、その検出器の画素上の電荷を測定することで、ある特定のトレースルートを検出することができる。図１に示した構成の中で、導電性トレース１１２は画素１３０に容量結合されている。導電性トレース１１２に電圧を印加することで、導電性トレース１１２と画素１３０の間で電荷が生じる。すなわち、導電性トレースと画素は絶縁体をはさんで構成されたコンデンサの相対する極性の電極の役割を果たす。蓄積容量１４０上の電荷は、データラインそして読み出し回路に接続されるトランジスタ１５０によって読み出される。画素配列の画素１３０は、画素１３２と１３４に比べて着色して示されており、導電性トレース１１２を通じた印加電圧によって帯電されていることを表している。
【００１５】
導電性トレースの導通を試験するために、導電性トレース、例えば、回路基板１１０の導電性トレース１１２は、絶縁体１２０の片面上に押し付けられる。絶縁体１２０のもう一方の面は、静電検出器の画素配列に接触している。導電性トレース１１２と画素１３０の間で容量性効果を形成するため、絶縁体１２０は、導電性トレース１１２と画素１３０の間に配置される。絶縁体１２０は、導電性トレース１１２と画素１３０を分離することができ、当該技術分野で知られる、あらゆる材料とすることが可能である。一実施形態としては、絶縁体１２０をＫａｐｔｏｎのようなポリイミド樹脂フィルムとすることができる。もう一つの方法としては、絶縁体をＭｙｌａｒとすることもできる。周囲の状況や、環境的な状態によっては、画素１３０、１３、１３４は、ＴＦＴ１５０、１５２、１５４がオフステートの場合に、それらのＴＦＴの絶縁特性に干渉を与え得る光にさらされる場合がある。そのようなことから、ここでは示さないが、一実施形態では、回路基板１６０の上に遮光絶縁体層を配置することもできる。
【００１６】
もう一つの実施形態では、絶縁体１２０は複数の多様な素材からなる複数の層を含むことも考えられる。代表的な実施形態としては、底層をＫａｐｔｏｎ、上層をＭｙｌａｒにすることができる。Ｍｙｌａｒ層は、異なる回路基板をたびたび接触させることによって損傷が生じた場合は、時間とともに交換することができる。底層はブラックマトリックスの永久的な層を持つことも考えられる。絶縁体は、導電性トレース１１２と画素１３０を分離する役割に加え、導電性トレース１１２、１１４、１１６と画素１３０、１３２、１３４のための機械的な保護層の役割も果たす。導電性トレース１１２、１１４、１１６はそれら単独で、または、ＰＣＢの一部として絶縁体に対して物理的な圧力を加えられるため、厚い絶縁体は、導電性トレース１１２、１１４、１１６と画素１３０、１３２、１３４にダメージを与えることをふせぐことができる。しかし、導電性トレース１１２、１１４、１１６の適切な保護と、画素１３０、１３２、１３４の検出感度レベルのバランスを考慮する必要がある。なぜなら、より厚い絶縁体は、絶縁体層を通した結合容量を小さくし、検出される電荷がノイズに対してより小さいものとなる、すなわち、Ｓ／Ｎ比が小さくなるためである。
【００１７】
トレースルート２１０に対応する画素配列２００の代表的な実施形態を図２に示す。この特定のトレースルート２１０のパスは、トレースルート２１０の真下に配置され、トレースルート２１０に容量結合された対応する画素を駆動する。一実施形態では、画素配列がａ−Ｓｉ ＴＦＴイメージャーの構成要素となる。
【００１８】
回路基板の導電性トレースへ与える電気パルスに適用する、タイミングメソッド３００の代表的な実施形態を図３に示す。一実施形態では、パルス発生器３２０は、同期されたフレームレート３１０に従って、導電性トレースに電気パルスを与える。一実施形態では、タイミングメソッド３００は、図１に記載された導電性トレース１１２への電気パルスとともに理解される。結果として、配線１１２の下に配置された画素１３２が駆動される。導電性トレース１１２は画素１３２に容量結合されているため、正電荷３３０が画素１３２の下に蓄積される。蓄積された電荷を放電するために与えられた列番号３４０、例えば、ｎに、アドレッシングすることで画素１３２に対応するそれぞれの電荷を検出し、これによって、画素からの信号を生成することができる。
【００１９】
図３に示した同期されたフレームレート３１０に従って、交流（ＡＣ）電圧が導電性トレースに印加される。交流電圧が印加されるため、正パルスに続くフレームは、画素の下に負電荷を蓄積する負パルスとなる。それは、負電荷の放電によっても検出される。パルス発生器３２０に適用される完全な一周期は、一つの正パルスと一つの負パルスによって構成される。ＡＣパルスを適用することで、画素の信号（振幅）を二倍にするために一周期（正負）の二つのフレームを足し合わすことができる。一方で、画素配列を各正パルスの後に初期化することができる。そうすると、正パルスだけは必ず導電性トレースに適用される必要がある。
【００２０】
ポイント４１４、４１６、４１８によって定義されるトレースルート４１２を持つ回路基板４２０に接続された静電検出器４００の代表的な実施形態を、図４Ａから４Ｃに示す。静電検出器４００は、回路基板４２０のトレースルート４１２と直接接触する上層用に、絶縁体４３０を有する多層構造イメージャーである。一実施形態では、絶縁体４３０は（図１について前述したように）Ｋａｐｔｏｎや、その他の相当する当該技術分野で知られている絶縁材料が考えられる。図の側面にみられる画素配列４４０は、絶縁体４３０の下に配置される。一実施形態では、画素配列４４０をａ−Ｓｉ ＴＦＴ配列とすることもできる。基板４５０は画素配列４４０の下に配置され、アナログデジタル変換（ＡＤＣ）ボード４６０は基板４５０の下に配置される。もう一つの実施形態では、ＡＤＣボード４６０は必ずしも必要ではない。なぜなら、Ａ／Ｄ変換を読み込みチップ、例えば図一における読み込み器１５０の中で行うことも考えられるからである。もう一つの方法として、Ａ／Ｄ変換をイメージャーの外で行うようにするため、信号を外部へ転送することも考えられる。図１について前述したように、基板４５０は、一実施形態においては、ガラスとすることが考えられる。読み出しボード４７０は基板４５０の下に配置され、ドライバーボード４８０は読み出しボード４７０の下に配置される。
【００２１】
絶縁体４３０は、さまざまな絶縁素材からなる複数の層４３２、４３４、４３６を含む。一つの代表的な実施形態では、最上層４３２はＭｙｌａｒ、中間層４３４はＫａｐｔｏｎ、そして、底層４３６はブラックマトリックスとすることが考えられる。
【００２２】
回路基板４２０のトレースルート４１２は、ポイント４１４、４１６、４１８に沿って示されている。トレース４１２へパルス４１０を与えることで、トレースルート４１２は画素配列４４０によって検出される。図１と図２について前述したように、トレースルート４１２は画素配列４４０に容量結合されているため、パルスの利用はトレースルート４１２のパスに沿った画素に電荷を発生させる。ＡＤＣボード４５０が、画素配列４４０の各画素の電荷信号を通信するため、画素配列４４０に蓄積された電荷を検出し、その信号を読み込みボード４７０にリレーする。
【００２３】
隣接するトレースルート４１２と４１３が短絡している回路基板４２０で試験されるトレースルート４１２を図４Ｂで示す。このシナリオでは、電気パルス４１０はトレースルート４１２のみに与えられる。しかし、画素配列４４０はトレースルート４１２および４１３を検出し、電気的な短絡がトレースルート４１２と４１３の間に存在していることを示す。電気的な短絡は、ポイント４１４と４１５の間、ポイント４１６と４１７の間、または、ポイント４１８と４１９の間に存在するかもしれない。ポイント４１６で断線しているトレースルート４１２を図４Ｃに示す。電気パルス４１０をトレースルート４１２に与えると、ポイント４１４から４１６、そして４１８まで伸びている代わりに、そのトレースが４１６で途切れる。図４Ａから図４Ｃで示された例は、トレースルートの試験で起こり得るすべてのシナリオを網羅してわけではなく、他のトレースパターンも当業者には認識され得る。
【００２４】
図４Ａから４Ｃは、回路基板のセットがどのように試験されるかを示すために用いられた。図４Ａにおけるトレースルート４１２は回路基板４２０上の正常なトレースルートに一致するかもしれない。すなわち、図４Ａのトレースルート４１２は、開放／短絡試験を合格したといえる。図４Ａの回路基板４２０は、回路基板４２０と同様のトレースルートを持つその他のボードを比較するための基準ボードとして使用することができる。図４Ａで検出されたトレースルートと比較すると、図４Ｂと４Ｃは不具合のあるボードという結果となるであろう。
【００２５】
図１と図２で示した静電荷検出器を含んだキャパシタンスイメージャーシステム５００を図５に示す。一実施形態では、静電荷検出器はレセプター５３０として言及される。レセプター５３０は、プロセッサ５１０及び電源５２０に接続される。レセプター５３０は、前述のａ−Ｓｉ ＴＦＴフラットパネルディテクターとすることが考えられる。プロセッサ５１０は、イメージャーの機能を制御したり、リアルタイムな画素ごとの較正を行う機能を実行する制御システムか、オペレーティングソフトウェアを含む。較正機能は、オフセットとゲインの正規化を含むが、詳細は後に述べる。プロセッサ５１０は、プロセッサ５１０からの画像データ５４４を受信するワークステーション５４０とのインターフェースとしての役割も果たすことが考えられる。プロセッサ５１０とレセプター５３０の両方に接続された電源５２０は、パワープロセッサ５１０とレセプター５３０に電圧を供給する。一実施形態では、電源５２０はレセプター５３０に２４ボルトを、プロセッサ５１０に５ボルトを供給することが考えられる。
【００２６】
レセプター５３０とプロセッサ５１０は、異なったインターフェース、カメラリンク、シリアルまたはパラレルタイプの通信ケーブル、イーサーネットと銅線を通じて、無線リンクや光ファイバー、フラッシュカードやその他の消去可能な記録媒体の形式で、お互いに通信を行う。検出された電荷に対応したデータが、レセプター５３０から光ファイバーを通じてプロセッサ５１０に送信される。一実施形態では、例えば、画像を呼び出すようなウィンドウズ（登録商標）のダイナミックリンクライブラリ（ＤＬＬ）を起動するファンクションコールのソフトウェアライブラリを、プロセッサ５１０は含んでいる。もう一つの方法は、ディスプレー上で見るために、ワークステーション５４０がプロセッサ５１０と相互作用し、プロセッサ５１０から画像データを受け取ることも考えられる。以下の図７についての説明の中で詳細を述べる。ワークステーション５４０は、プロセッサ５１０のためのイメージャー制御５４２の機能を、ハードウェア同期信号５４６と同様に有する。一実施形態では、プロセッサ５１０とワークステーション５４０間の通信は、イーサーネットを利用して行われる。
【００２７】
図５で記載された電荷検出システム、すなわち、レセプターの一部として利用されるプロセッサアーキテクチャ６００の一実施形態のブロック図を、図６に示す。プロセッサは、プロセッシングに関する情報用のシステムバス６０５と接続されたプロセッサ６４０のようなプロセッシングのための手段を含んでいる。プロセッサ６４０は、一つかそれ以上の汎用プロセッサ、例えば、モトローラのＰｏｗｅｒ ＰＣプロセッサやインテルのＰｅｎｔｉｕｍ（登録商標）プロセッサか、ディジタルシグナルプロセッサ（ＤＳＰ）のような専用プロセッサ、例えば、テキサスインスツルメンツのＤＳＰをあらわしている。プロセッサ６４０は、ここで述べられているオペレーションや、ステップを行う命令を実行するために構成される。例えば、プロセッサ６４０は、ディスプレー上にトレースルートの画像を映し出すためのアルゴリズムを処理するために構成される。プロセッサ６４０は、メモリー６３５にも接続される。メモリ６３５は、例えば、プロセッサ６４０の処理命令を記憶している。
【００２８】
プロセッサ６００は、レセプター、例えば、静電検出器からのデータを受信するための送信器／受信器６６５を含んでいる。プロセッサ６４０は、さらに、メモリ６５５をも含んでおり、このメモリ６５５には、プロセッサ６４０で実行される較正のための命令６６０を記憶するためのランダムアクセスメモリ（ＲＡＭ）や、同期型ＤＲＡＭ（ＳＤＲＡＭ）や、その他の動的記憶デバイスをもプロセッサ６００が挙げられる。較正のための命令６６０は、レセプターから受信されたデータに基づいたゲイン、オフセットおよび欠陥画素の補正のための変数やその他の中間的な情報を含んでいる。プロセッサ６００は、プロセッサ６４０と、制御装置６２０の間のオペレーションを制御するための入出力（Ｉ／Ｏ）制御装置６１５もまた含んでいる。制御装置６２０は送信器／受信器６２５を通じてレセプターの機能を制御する。
【００２９】
プロセッサ６００は、分散型システムのその他のコンピュータシステムに、ネットワークを経由してアクセスするためのネットワーク通信デバイス６３０も含んでいる。そのネットワーク通信デバイス６３０としては、イーサーネット、トークンリング、インターネット、または広域ネットワークに接続するために使用する、市販されているネットワーク周辺機器のあらゆるものが挙げられる。ネットワーク通信デバイス６３０は、ヌルモデムコネクションであることも考えられるし、また、プロセッサとその外側を接続できるものであればその他のいかなる機構でもよい。プロセッサ６００は、アナログビデオ信号を生成するためのＡＤＣ６５０、および／または、デジタルビデオ信号を生成するためのビデオドライブ６７０をも含む。
【００３０】
図６に記載されたアーキテクチャは、単なる例示であるにすぎないということに注意されたい。もう一つの実施形態では、その他のアーキテクチャがプロセッサ６００のために使用され得る。例えば、種種のコンポーネントが一緒に接続され、例えば、一つのコンポーネントがもう一つに直接接続され、さらに、その他のタイプのバスにも接続され得る。
【００３１】
静電イメージャーシステム７００の一実施形態を図７に示す。この静電イメージャーシステム７００の中で、主要部分は、キャパシタンスイメージャー７１０と、コンピュータシステム７４０と、ディスプレイ７６０からなる。一実施形態では、静電イメージャーシステム７００は、回路基板上のトレースルートの導通試験を行うために使用することが可能である。キャパシタンスイメージャー７１０は、レセプター７１２、プロセッサ７１４、そして電源７１６を含んでいる。レセプター７１２は、ａ−Ｓｉを基礎としたＴＦＴフラットパネルディテクターとすることができる。詳しくは後述するが、イメージャーの機能を制御し、リアルタイムに、オフセットとゲインの正規化を含んだ画素ごとに較正する機能を実行する制御システムか、オペレーティングソフトウェア７１８を、プロセッサー７１４は含む。
【００３２】
プロセッサ７１４は、ワークステーション７４０（例えば、コンピュータ）とデータ通信を行い、ディスプレイ７６０でトレースルートの画像を見せるためのビデオデータを含むデータをレセプター７１２から送信する。プロセッサ７１４は、ワークステーション７４０、例えばコンピュータとデータのやり取りをする。各電気パルスから生成された信号に対応するデータを解釈するため、ワークステーション７４０は、フレームグラバーモジュール７４２をも含む。プロセッサ７１４によって生成されたそのような画像は、ワークステーション７４０に通信される。一実施形態では、プロセッサからワークステーション７４０への１６ビットビデオポートのコネクションが、フレームグラバー７４２によってキャプチャーされ、ディスプレイ７６０で表示されるリアルタイムの画像を提供する。プロセッサ７１４は、ワークステーション７４０とプロセッサ７１４のハードウェアを同期させるため、ハードウェアのハンドシェイキングポート７７０をも有する。
【００３３】
プロセッサ７１４から伝達されたビデオデータを処理するために、ワークステーション７４０はソフトウェアインターフェースライブラリ７４５とソフトウェア７５０を利用することもできる。プロセッサは、ネットワーク、例えば、イーサーネットや無線接続を通じて、ワークステーション７４０と通信を行うことが考えられる。接続された電源はレセプターとプロセッサにＡＣ入力を提供する。プロセッサはイーサーネットコネクションを経由して、システム制御装置に接続される。もう一つの方法では、プロセッサは、無線通信、例えば、赤外線を通じて、システム制御装置に接続される。
【００３４】
図３について前述したように、完全な一フレーム周期は、検出器の画素に与えられる一つの正パルスと一つの負パルスからなる。各画素は、電荷の寄与、例えば、オフセット／バックグラウンドの変動、ゲインの変動、遅延電流を補正するために較正が行われる。静電検出器上の画素のゲイン較正を行うための方法８００の一実施形態を図８に示す。静電検出器は、画素配列全体で均一の検出感度を有しない可能性がある。例えば、画素配列の中心部分に比べて、その配列の外周部分の画素は、検出感度が低い場合がある。各画素の検出感度の違いを解消するために、画素配列の較正を行う。ブロック８１０において、静電検出器の各画素に均一な刺激を与える一組の画像群を入力する。ブロック８２０では、入力された画像の和が計算され、正と負の画像フレームが入力された場合は、フレームの絶対値が加算される。ブロック８３０では、検出器に入力された画像群の線形関係に基づいてゲインの値を調整することで、各画素が較正される。線形パターンが存在すると仮定することと、線形曲線のある点の位置がわかっていることで、その曲線上のその他の点の信号を決定することができる。そして、この較正方法を使用することで、すべての画素について、この２点間の補正を行うことが可能となる。
【００３５】
静電検出器から画素上で測定された電荷のオフセット／バックグラウンドの値を較正するための方法９００の一実施形態を図９に示す。ある場合には、ある特定の画素の電極、例えば、図１記載のある特定の電極に対応する蓄積容量は、電気パルス間で完全には放電されない可能性がある。その結果、各画素の電極は、バックグラウンドやオフセットに関するそれぞれの値を有する可能性がある。温度の敏感性もまた、背景雑音を引き起こす。各画素の電極の背景雑音を補正するため、ブロック９１０で、何の信号も発生させない画像ファイル群、例えば１００個のファイルを検出器に入力する。ブロック９２０では、すべてのブランク画像ファイルからの信号が平均化される。ブロック９３０では、各画素はブランク画像ファイルから計算された平均信号に従って較正される。静電検出器は温度に敏感で、このような、バックグラウンドキャリブレーションは可能な限り頻繁に、一般的には電気パルス間で行われる。プロセッサ、例えば、図６に記載されたプロセッサ６００は、自動オフセット較正に対応するように構成される。
【００３６】
静電検出器の欠陥画素の補正を行う方法１０００の一実施形態を、図１０に示す。ブロック１０１０で、検出器の欠陥画素を特定する。欠陥画素は、各画素で測定可能な最小および最大値を設定することで特定される。この範囲外の値が生成された場合には、補正が行われる欠陥画素として示される。ブロック１０２０では、欠陥画素に対応するその値は、隣接する画素によって補われた値で置換される。ブロック１０３０では、検出器上の欠陥画素マップが、その後使うために生成され、参照される。この画素補正方法１０００はリアルタイムで実行されることが考えられる。
【００３７】
静電検出器から生成された値の較正を行う方法の代表的な実施形態を、図１１に示す。ブロック１０１０において、検出器上の欠陥画素が特定される。１０２０では、欠陥画素を特定するマップが生成される。このマップは、画素で検出された電荷に対応する信号を処理する際に、今後使用する参考として使用される。ブロック１０３０では、ゲイン較正が信号に行われる。一実施形態では、ゲイン較正は、図８について説明した方法に従って行われる。ブロック１０４０では、オフセット較正が信号に行われる。一実施形態では、オフセット較正が、図９について説明した方法に従って行われる。ブロック１０５０では、あらゆる欠陥画素の元の信号値を、補正アルゴリズムに従って調整された値によって置換することで、補正が行われる。一実施形態では、欠陥画素は図１０について説明された方法を使用して補正される。
【００３８】
この図８から１１について説明された方法が、マシンによって読み取り可能な局所から、または、遠隔からアクセス可能なあらゆる記憶媒体に記録された制御ロジックや、ソフトウェアとともに実装され得ることは、当業者にとって認識されるものである。マシンによって読み取り可能な記憶媒体には、マシン、例えば、コンピュータによって読み込み可能な形式の情報を記録し、送信するためのあらゆる機構が含まれる。例えば、マシン読み取り可能な記憶媒体としては、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、磁気ディスク記憶媒体、光学式記憶媒体、フラッシュメモリーデバイス、電気的、光学的、音響的、または、その他の伝播された信号形式、例えば、搬送波、赤外線信号、デジタル信号などが挙げられる。
【００３９】
プリント基板の導通を試験するための新しい方法が示された。その方法は、画素配列を有し、導電性トレースに電圧を印加し、画素配列の各画素の蓄積容量を測定する、静電検出器、例えば、ａ−Ｓｉ ＴＦＴイメージャーに容量結合された導電性トレースを含む。
【００４０】
この明細書の中で、本発明は、具体的かつ典型的な実施形態を参照しながら詳述された。しかしながら、添付された請求の範囲の中で説明された発明の幅広い精神と範囲から逸脱しない範囲で、種種の修正や変更がなされるであろうことは明白である。従って、ここで記載された明細書と図は制限的な意義ではなく、むしろ、説明的な意義であるとみなされるものである。
【図面の簡単な説明】
【００４１】
【図１】画素配列に容量結合された導電性トレースの代表的な実施形態の断面図を示す。
【図２】静電検出器の画素配列に容量結合されたトレースルートの代表的な実施形態を示す。
【図３】電気パルスに適用されるタイミングメソッドの代表的な実施形態を示す。
【図４Ａ】トレースルートを示した回路基板に接続された静電イメージャーの典型的な実施形態を示す。
【図４Ｂ】図４Ａとは異なるトレースルートを示した回路基板に接続された静電イメージャーの代表的な実施形態を示す。
【図４Ｃ】図４Ａと、図４Ｂと、は異なるトレースルートを示した回路基板に接続された静電イメージャーの代表的な実施形態を示す。
【図５】キャパシタンスイメージャーシステムの代表的な実施形態のブロック図を示す。
【図６】プロセッサアーキテクチャの一つの実施形態のブロック図を示す。
【図７】静電イメージャーシステムの代表的な実施形態のブロック図を示す。
【図８】静電イメージャーのためのゲインを較正する方法の代表的な実施形態を示す。
【図９】静電イメージャーのためのオフセットを較正する方法の代表的な実施形態を示す。
【図１０】静電イメージャーの欠陥を補正する方法の代表的な実施形態を示す。
【図１１】較正手順方法の代表的な実施形態を示す。
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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