(57)【要約】  本発明は、複数の層を備える半導体装置（１０）を提供し、半導体装置は、第１の主面（major surface）を有する基板（２０）と、基板の第１の主面に形成され、少なくとも１つの導電ラインを備える誘導性素子（１１）と、少なくとも１つの層における複数のティリング構造（tilling structure）と、を備え、複数のティリング構造は、電気的に互いに接続され、誘導性素子内の電流によるティリング構造におけるイメージ電流の誘導を実質的に抑制するための幾何学的パターン（geometrical pattern）（１４）に配置されている。上述の半導体装置の利点は、このようなティリング構造を使用することにより、改善された品質係数を有する誘導性素子が得られることである。本発明は、また、複数の層を備える半導体装置内に誘導性素子を設けるための方法を提供する。
2006528837.tif 000002
【特許請求の範囲】
【請求項１】
複数の層を備える半導体装置であって、
第１の主面を有する基板と、
前記基板の前記第１の主面に形成され、少なくとも１つの導電ラインを備える誘導性素子と、
少なくとも１つの層における複数のティリング構造（tilling structure）と、を備え、
前記複数のティリング構造は、電気的に互いに接続され、前記誘導性素子内の電流による前記ティリング構造におけるイメージ電流の誘導を実質的に抑制する幾何学的パターン（geometrical pattern）に配置されている、ことを特徴とする半導体装置。
【請求項２】
前記ティリング構造は、ティリング構造材料で作製され、前記複数のティリング構造は、前記誘導性素子に近い領域におけるティリング構造材料の量が、前記誘導性素子から遠い領域におけるティリング構造材料の量よりも少なくなるようなパターンに配置されている、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ティリング構造は、異なる層に配置されており、各層におけるティリング構造は、前記誘導性素子内の電流による前記ティリング構造におけるイメージ電流の誘導を実質的に抑制する幾何学的パターンに配置されている、ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
２つの異なる層におけるティリング構造の前記幾何学的パターンは、形および／または向きが異なっている、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
異なる層における前記ティリング構造は、電気的に互いに接続されている、ことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記ティリング構造は、ＤＣ電位に接続されている、ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記ティリング構造は、複数の細長い延長素子である、ことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記ティリング構造は、複数の実質的に三角形の素子である、ことを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記ティリング構造の前記素子は、部分的に、前記誘導性素子の前記少なくとも１つの導電ラインに対し、垂直に向けられている、ことを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記ティリング構造の前記素子は、部分的に、前記誘導性素子の前記少なくとも１つの導電ラインに対し、垂直に向けられている、ことを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記誘導性素子をさらなる層から遮蔽するためのグランド遮蔽をさらに備える、ことを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記さらなる層は、前記基板である、ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記複数のティリング構造を、導電ループを生成することなしに、前記グランド遮蔽と電気的に接続する接続手段をさらに備える、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記ティリング構造は、前記誘導性素子の真下の領域以外の領域に形成される、ことを特徴とする請求項１に記載の半導体装置。
【請求項１５】
さらなる受動素子が、さらに設けられている、ことを特徴とする請求項１に記載の半導体装置。
【請求項１６】
前記さらなる受動素子は、容量性素子である、ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記容量性素子は、２つのキャパシタ電極を備え、少なくとも１つの前記キャパシタ電極が、複数のティリング構造で形成されている、ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
複数のティリング構造により形成されるキャパシタ電極が、先進的なＩＣ技術の設計ルールを考慮した、前記インダクタ近傍における金属またはポリシリコンあるいは能動領域密度を導く、ことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記容量性素子の１つのキャパシタ電極は、前記グランド遮蔽によって形成されている、ことを特徴とする請求項１７に記載の半導体装置。
【請求項２０】
前記容量性素子の前記誘導性素子との集積化が、先進的なシリコン技術における金属パターン密度を考慮するように最適化されている、ことを特徴とする請求項１５に記載の半導体装置。
【請求項２１】
前記容量性素子と前記誘導性素子の間の距離が、これらの間の支配的なフリンジ結合を避けるために十分に大きい、ことを特徴とする請求項１５に記載の半導体装置。
【請求項２２】
複数の層を備える半導体装置に、誘導性素子を設けるための方法であって、
第１の主面を有する基板を供給するステップと、
少なくとも１つの導電ラインを備える誘導性素子を、前記基板の前記第１の主面上に形成するステップと、
複数のティリング構造を、少なくとも１つの層に設けるステップと、を備え、
前記複数のティリング構造は、電気的に互いに接続され、前記誘導性素子内の電流による前記ティリング構造におけるイメージ電流の誘導を実質的に抑制する幾何学的パターンに配置される、ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、最小のパターン密度要件を有する先進的な半導体技術における誘導性および容量性素子の加工ならびにこの素子を含む半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置は、典型的には、半導体基板、一般にはドープされた単結晶質シリコンと、複数の連続して形成された誘電層および導電パターンとを備える。集積回路は、配線間スペーシングにより離された導電ラインを備える複数の導電パターンを含んで形成される。典型的には、異なる層上の導電パターンが、絶縁層を通るビアホールを埋める導電プラグによって電気的に接続される。５以上のレベルのモラリゼーション（moralization）を備える半導体チップが、サブミクロンレベルに縮小された装置形状（device geometry）として、より普及しつつある。
【０００３】
この数年にわたる電子部品の微細化により、より多くの機能性を、より小さな体積に集積化することが可能となっている。この集積化は、とりわけ、上述したＩＣ技術の分野における向上によって、可能となっている。ＩＣ技術の分野における向上は、通信の分野、例えば携帯電話の分野での電子製品に対する市場の要求と組み合わせて、コイルおよび変圧器などの平面の誘導性素子が使用される、例えば集積化無線周波数（ＲＦ）回路をもたらしている。このような回路の適用は、例えば、携帯電話などの無線通信装置や、無線ＬＡＮ局において見出されるであろう。
【０００４】
ダミー構造すなわちスタッド（stud）とも呼ばれるティリング構造（tilling structure）が、空白または大きな金属領域のそれぞれにおいて、パターン密度の増加または減少のそれぞれに使用される。ティリング構造は、次のいくつかの点において、製造可能性を改善する。
１）改善された平坦さが、リソグラフィおよびその後の層の加工のプロセスウィンドウを拡大させる。
２）化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）除去レートの均一性が改善され、用いられるパターン（マスクセット）から独立したものとなる。
３）低ｋ誘電体の結合性が、この（しばしば壊れやすい）材料の大きな領域を避けることによって、改善される。
【０００５】
Conference Esscirc 2001の議事録４９６〜４９９頁、Wouter De CockおよびMichiel Steyaertらの、“A CMOS 10 GHz Voltage Controlled LC-Oscillator with integrated high-Q inductor”に記載のように、ダミー構造を挿入して、異なる層を可能な限り平坦に維持し、かつ、さらなる加工の間の低ｋ材料の劣化を減少させることが、知られている。このダミー構造の挿入は、特にＲＦ回路向けに、コイルの内部および周りに小さな構造を導入する。これらの構造の不利な点は、ダミー構造においてインダクタの磁界によって誘導される過電流（Eddy current）が、インダクタの抵抗損失を増加する場合があり、したがって、コイルの品質係数Ｑを劣化させることである。これは、ダミー構造の発生が、通常、インダクタの近傍において抑えられることの原因である。インダクタは、かなり大きくなる場合があるので、ダミー構造がない状態で維持される領域もまた、比較的大きくなる。これは、ＣＭＰプロセスウィンドウに対して深刻な結果を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、例えば集積回路などの半導体装置において、高品質の誘導性素子およびその製造方法を提供することを目的とし、この素子は、最小のパターン密度要件で加工される。高品質のインダクタは、好ましくは、大きな品質係数（Ｑ）、十分に大きなインダクタンス、比較的低い抵抗、およびインダクタが形成される基板への低い容量性結合、を有する。
【課題を解決するための手段】
【０００７】
上述の目的は、本発明に係る方法および装置によって達成される。
【０００８】
本発明の利点は、高品質の誘導性素子を、高品質の容量性素子と組み合わせることができることである。
【０００９】
一態様において、本発明は、複数の層を備える半導体装置を提供し、半導体装置は、
第１の主面（major surface）を有する基板と、
基板の第１の主面に形成され、少なくとも１つの導電ラインを備える誘導性素子と、
少なくとも１つの層における複数のティリング構造（tilling structure）と、を備え、
複数のティリング構造は、電気的に互いに接続され、誘導性素子内の電流によるティリング構造におけるイメージ電流の誘導を実質的に抑制する幾何学的パターン（geometrical pattern）に配置されている。
【００１０】
上述の半導体装置の利点は、このようなティリング構造を使用することにより、高い品質係数を有する誘導性素子が得られることである。複数のティリング構造が、好ましくは、最小のパターン密度要件で加工される誘導性素子のために、よい品質係数、好ましくは可能な最良の品質係数を得るパターンに配置される。
【００１１】
ティリング構造は、例えば金属などのティリング構造材料で作製される。複数のティリング構造は、誘導性素子に近い、磁界がより高い領域におけるティリング構造材料の量が、誘導性素子から遠い領域におけるティリング構造材料の量よりも少なくなるようなパターンに配置してもよい。このようにすると、コイルの中心で高密度のパターンが得られ、かつインダクタ経路の近くで低密度のパターンが得られ、このパターンは、誘導性素子の品質係数を乱すことが少ない。
【００１２】
ティリング構造は、異なる層に配置してもよく、各層におけるティリング構造は、誘導性素子内の電流によるティリング構造におけるイメージ電流の誘導を実質的に抑制するための幾何学的パターンに配置してもよい。２つの異なる層におけるティリング構造の幾何学的パターンは、形および／または向きが異なっていてもよく、あるいは同じであってもよい。異なる層におけるティリング構造は、電気的に互いに接続されていてもよい。
【００１３】
ティリング構造は、ＤＣ電位に接続されていてもよい。ＤＣ電位は、グランド電位であってもよい。
【００１４】
ティリング構造は、例えば指の形を有する複数の細長い延長素子であってもよい。あるいは、ティリング構造は、複数の実質的に三角形の素子であってもよい。ティリング構造の素子は、部分的に、誘導性素子の少なくとも１つの導電ラインに対し、垂直に向けられていてもよい。
【００１５】
少なくとも１つの層における幾何学的パターンは、放射パターンであってもよい。
【００１６】
本発明に係る半導体装置は、誘導性素子をさらなる層から遮蔽するためのグランド遮蔽をさらに備えてもよい。さらなる層は、基板であってもよい。
【００１７】
半導体装置は、複数のティリング構造を、導電ループを生成することなしに、グランド遮蔽と電気的に接続する接続手段をさらに備えてもよい。
【００１８】
誘導性素子の導電ラインは、螺旋として配置してもよい。誘電性素子の導電ラインは、単一巻き（single turn）のインダクタとして配置される。
【００１９】
ティリング構造は、誘導性素子の真下の領域以外の領域に形成されてもよい。
【００２０】
本発明に係る半導体装置には、例えば容量性素子などのさらなる受動素子が、さらに設けられていてもよい。容量性素子は、２つのキャパシタ電極を備えてもよく、少なくとも１つのキャパシタ電極が、複数のティリング構造で形成されている。複数のティリング構造により形成されるキャパシタ電極が、先進的なＩＣ技術の設計ルールを考慮した、インダクタ近傍における、金属またはポリシリコン、可能性としてはシリサイド化ポリシリコンなどの導電性材料、あるいは能動領域の密度を導いてもよい。
【００２１】
容量性素子の１つのキャパシタ電極は、グランド遮蔽によって形成されていてもよい。
【００２２】
容量性素子の誘導性素子との集積化が、先進的なシリコン技術における金属パターン密度を考慮するように最適化されていてもよい。
【００２３】
容量性素子と誘導性素子の間の距離が、これらの間の支配的なフリンジ結合を避けるために十分に大きくてもよい。容量性素子と誘導性素子の間の、基板の第１の主面と実質的に平行な方向の距離が、キャパシタプレートの間の、基板の第１の主面と実質的に垂直な方向の距離と比べて、例えばこの距離の２倍以上など、大きくてもよい。あるいは、容量性素子と誘導性素子の間の、基板の第１の主面と実質的に平行な方向の距離は、誘導性素子とグランド遮蔽の間の、基板の第１の主面と実質的に垂直な方向の距離と比べて、例えばこの距離の２倍以上など、大きくてもよい。
【００２４】
容量性素子と誘導性素子の間の距離は、キャパシタプレートの間の距離と比べると、少なくとも１０倍以上大きくてもよく、インダクタとそのグランド遮蔽の間の距離と比べると、少なくとも２倍以上大きくてもよい。
【００２５】
第２の態様において、本発明は、複数の層を備える半導体装置に、誘導性素子を設けるための方法を提供し、この方法は、
第１の主面を有する基板を供給するステップと、
少なくとも１つの導電ラインを備える誘導性素子を、基板の第１の主面上に形成するステップと、
複数のティリング構造を、少なくとも１つの層に設けるステップと、を備え、
複数のティリング構造は、電気的に互いに接続され、誘導性素子内の電流によるティリング構造におけるイメージ電流の誘導を実質的に抑制する幾何学的パターンに配置される。
【００２６】
本発明のこれらおよび他の特徴、特性および利点は、本発明の原理を例として示す添付の図面との関連において、以下の詳細な説明から明らかとなるであろう。この説明は、本発明の範囲を限定することなしに、単に例のために提供される。以下に引用される参照図面は、添付の図面について述べている。
【発明を実施するための最良の形態】
【００２７】
本発明は、特定の実施形態に関連し、特定の図面を参照して説明されるが、本発明はこれらに限定されず、特許請求の範囲のみによって限定される。説明される図面は、単なる概略であり、非限定的である。図面において、いくつかの要素のサイズは、例示を目的として、誇張されている場合があり、正しい縮尺では描かれていない。本明細書および特許請求の範囲で、“備える”という用語が用いられている箇所では、この用語は、他の要素またはステップを除外しない。単数名詞を指す場合に、不定または定冠詞、例えば“ａ”または“an”、“the”などが用いられている箇所では、これは他に特に述べられない限り、その名詞の複数形も含む。
【００２８】
さらに、明細書および特許請求の範囲において、第１の、第２の、第３の、等の用語は、類似する素子を区別するために用いられるものであり、必ずしも連続的または経時的順序を述べていない。そのように使用される用語を、適切な状況下で相互に変更できること、およびここに説明される本発明の実施形態は、ここに述べられ例示される順序以外で動作可能であることが、理解される。
【００２９】
さらに、明細書および特許請求の範囲における、上（top）、底（bottom）、上方に（over）、下に（under）、等の表現は、説明の目的に使用され、必ずしも相対的な位置を説明するものではない。そのように使用される用語を、適切な状況下で相互に変更できること、およびここに説明される本発明の実施形態は、ここに述べられ例示される向き以外で動作可能であることが、理解される。
【００３０】
本発明の第１の実施形態によると、誘導性素子を備える半導体装置が、基板に設けられ、半導体装置は、複数の層を備えている。本発明の実施形態において、“基板”という用語は、使用可能な基礎となる任意の材料を含んでもよく、あるいはその上に、装置、回路またはエピタキシャル層を形成してもよい。他の代わりの実施形態においては、この“基板”は、例えばドープシリコン、ガリウム砒素（GaAs）、ガリウム砒素リン（GaAsP）、インジウムリン（InP）、ゲルマニウム（Ge）、またはシリコンゲルマニウム（SiGe）基板などの半導体基板を含んでもよい。“基板”は、半導体基板部分に加えて、例えば、ＳｉＯ２またはＳｉ３Ｎ４層などの絶縁層を含んでもよい。したがって、基板という用語は、シリコンオンガラス、シリコンオンサファイア基板も含む。用語“基板”は、このように、当該の層または部分の下にある層のための素子を、概略的に定義するために使用される。また、“基板”は、層が形成される任意の他のベース、例えばガラスまたは金属層であってもよい。以下では、加工は、主にシリコン加工に関して述べられるが、当業者は、本発明を他の半導体材料システムに基づいて実施可能であること、ならびに以下に述べられる誘電性および導電性材料の同等物として、適切な材料を選択できることを、理解するであろう。
【００３１】
一態様において、誘導性素子は、平坦または非平坦の単一巻き（single-turn）インダクタ、あるいは複数の巻きを備える平坦または非平坦の螺旋形インダクタとしてもよい。誘導性素子の形は、円形、四角形、六角形、八角形、蛇行形としてもよく、または誘導性素子は、任意の適切な他の形を有してもよい。インダクタの配線は、２つ以上の金属層、通常は最上の金属層、に延びてもよく、これらの最上の金属層は、基板からもっとも遠い金属層である。螺旋形インダクタの大きさは、数百平方ミクロンまたはそれ以下であってもよい。現在の技術では、通常、４０μｍ２から５００μｍ２の間である。誘導性素子は、単一の導電ラインまたは複数の導電ライン区分を備えてもよい。
【００３２】
基板と誘導性素子の間に、複数の導電および絶縁層を設けてもよい。また、誘導性素子が、２つ以上の金属層上で延びる場合、誘導性素子の２つの層の間に、少なくとも１つの絶縁層が設けられる。
【００３３】
半導体装置の少なくとも１つの層に、ダミー素子すなわちティリング構造（tilling structure）が設けられる。これらのティリング構造は、ＣＭＰなどの研磨加工を行なう際に、ディッシング（dishing）および／または層剥離（delamination）を防止するために用いてもよい。従来技術で知られる、互いに離された小さな円柱であるダミー構造とは対照的に、本発明に係るティリング構造の全てまたは大部分が、互いに電気的に接続され、ティリング構造パターンを形成する幾何学的パターン（geometrical pattern）に配置される。さらに、ティリング構造パターンは、誘導性素子の導体を流れる電流に起因する、ティリング構造パターンにおけるイメージ電流の誘導を、実質的に抑制するような形を有する。ティリング構造パターンは、例えば、スロットによって部分的に分離され、部分的に隔離された導電ラインの集合で構成される格子としてもよい。ティリング構造パターンの全ての導電ラインは、互いに電気的に接続され、かつ例えばグランド（０ボルト）などのＤＣ電圧に接続されている。ティリング構造パターンの導電ラインは、好ましくは、インダクタ経路と交差しない。
【００３４】
図１は、本発明に係る半導体装置１０の部分的に透明な上面図を示している。半導体装置１０は、複数の層で構築され、誘導性素子１１を備える。図１の半導体装置１０の誘導性素子１１は、単一ループの導電素子からなる。しかしながら、本発明はこれに限定されない。誘導性素子１１の内部領域において、複数のティリング構造が設けられる。示される実施形態において、ティリング構造は、延長金属帯（elongate metal strip）１２からなり、これらは、相互接続帯（interconnection strip）１３によって互いに接続され、これにより、指状またはくし状のティリング構造パターン１４を形成する。
【００３５】
図２は、図１の半導体装置１０の縦断面を、図１においてＩＩ−ＩＩ’で示された位置で示している。複数の層が、基板２０に設けられている。これらの層は、導電および絶縁層を備える。
【００３６】
示される実施形態において、ティリング構造パターン１４が、複数の後に続く金属層Ｍ１，Ｍ２，Ｍ３，Ｍ４において形成される。実際に、ティリング構造パターン１４は、これらが必要とされる全ての層に形成してもよい。本発明に係る５金属層加工の例が、以下の表１に示される。
【表１】
2006528837.tif 000003
【００３７】
これは、述べられる５金属層加工について、誘導性素子１１が、最上の金属層である金属５によって形成されることを意味する。最上の金属層Ｍ５と基板２０の間に、金属１、金属２、金属３および金属４からなる複数のティリング構造パターン層が設けられる。示される実施形態において、異なる層にあるティリング構造パターンのそれぞれが、同じ形と向きを有する。しかしながら、本発明はこれに限定されず、異なる層におけるティリング構造パターンは、同じ形しかし異なる向きを持つことができ、あるいは、ティリング構造パターンの形が、誘導性素子１１内の電流によるティリング構造内のイメージ電流の誘導を実質的に抑制さえすれば、異なる形を持つことができる。図１に見られるように、１つの金属層におけるティリング構造パターン１４の全ての延長金属帯１２は、相互接続帯１３によって互いに電気的に接続される。相互接続帯１３は、ティリング構造パターン１４の末端よりも、ほぼ中央に設けることが有利である。その理由は、末端に設けた場合、イメージ電流が生成され得る導電経路が形成される可能性が増加するからである。さらに、異なる金属層の全てのティリング構造パターン１４が、ビア２１によって互いに電気的に接続される。２つごとの金属層の間に、絶縁層が設けられる。
【００３８】
図２では、ティリング構造パターン１４が、誘導性素子１１が設けられている基板２０上の位置を交差しないことが見られる。
【００３９】
本発明の実施形態によると、好ましくはパターン化されたグランド遮蔽である、グランド遮蔽２２が、基板２０の、例えばシリコン基板層である例えば半導体層と、例えばシリコン酸化層などの絶縁層との界面の上または近くに形成してもよい。パターン化されたグランド遮蔽２２は、スロットによって部分的に分離され相互に接地された、部分的に隔離された導電ラインの集合で構成される格子としてもよい。好ましくは、グランド遮蔽格子における導電ラインのそれぞれは、その上の誘導性素子１１における導電ライン区分に直交して配置される。その場合、パターン化されたグランド遮蔽は、誘導性素子１１を流れる電流による磁界における変化によって誘導される向流または過電流の流れを通さない。グランド遮蔽２２の全ての導電ラインが、誘導性素子１１の導電ラインに垂直に向けられるように、グランド遮蔽２２をパターン化することが、通常は好ましいが、グランド遮蔽イメージにおける顕著な削減を、他のパターンで得ることも可能である。
【００４０】
グランド遮蔽２２は、より低い層で、通常はシリサイド化ポリシリコンまたは金属１にて加工される。上に表１で示した例では、グランド遮蔽２２は、シリサイド化ポリシリコンにて加工される。遮蔽ラインは、インダクタ経路の下を通り、グランド遮蔽２２と誘導性素子１１の間の寄生キャパシタの原因となり、したがって、共振周波数の減少の原因となる。よって、グランド遮蔽層は、好ましくは、寄生キャパシタンスを減少させるために、インダクタ層から可能な限り遠くに配置される。
【００４１】
グランド遮蔽の導電ラインの近傍で分離するスロットは、導電ラインの幅と比べて非常に狭いことが好ましい。その結果、パターン化されたグランド遮蔽が、誘導性素子の電界ラインの基板への貫通を、なおもブロックする。したがって、誘導性素子の性能は、電界の基板への貫通から生じる損失によって減少されず、インダクタと他の近くの回路素子との間の、基板を通じた結合が、減少される。グランド遮蔽の厚さは、誘導性素子の磁界の減衰および実効インダクタンスの減少を避けるために、当該の周波数における浸透厚（skin depth）よりも、大幅に薄いことが好ましい。
【００４２】
述べられる実施形態において、ティリング構造パターン１４が、グランド遮蔽２２と誘導性素子１１の間に配置される。他の実施形態において、図示されてはいないが、ティリング構造パターン１４の全てまたは一部を、誘導性素子１１の上に配置してもよく、これにより、誘導性素子１１が、グランド遮蔽２２とティリング構造パターン１４の少なくとも１つとの間に配置される。ティリング構造パターン１４は全て、同一のＤＣ電位に接続される。よって、異なるティリング構造パターン層の間におけるどのような容量性効果も、回避される。好ましくは、ティリング構造パターン１４は、誘導性素子１１の下に設けられたグランド遮蔽に接続される。インダクタ寄生キャパシタンスは、誘導性素子１１とグランド遮蔽２２の間のキャパシタンスにより支配される。ティリング構造パターン１４は、グランド遮蔽２２の近傍にあるインダクタ内の全ての金属の接続を、導電ループを生成することなしに、可能にする。したがって、ティリング構造パターンは、寄生キャパシタンス効果を回避する。
【００４３】
ティリング構造パターン、例えば上に提案された金属パターンを用いる場合、インダクタ寄生キャパシタンスも、ティリング構造パターン１４の金属パターンと誘導性素子１１の間の、フリンジ（fringe）キャパシタンスによっても影響される。図１は、本発明に係る単一ループの誘導性素子１１とティリング構造パターン１４の上面図を示している。前述したように、誘導性素子１１とグランド遮蔽２２（図１では示されないが、図２では示される）の間の距離Ｄ１は、容量性素子１１とグランド遮蔽２２の間の寄生キャパシタンスを避けるために、最適化されるべきであり、すなわち、可能な限り大きくされるべきである。さらに、技術的要件によって許容される最小のパターン密度を可能な限り考慮に入れる場合、誘導性素子１１とティリング構造パターン１４の間の距離Ｄ２も、最適化されるべきである。これは、ティリング構造パターン１４を、誘導性素子１１の中心に可能な限り近くに、したがって、誘導性素子１１の導電ラインから、設計ルール（金属要件に対する最大金属）によって許される可能な限り遠くに、配置されることを意味する。
【００４４】
図１において、ティリング構造パターン１４の形は、指状またはコーム状の、すなわち複数の実質的に平行なライン１２を備えるパターンであり、複数のライン１２は、さらなるライン１３によって全て互いに接続され、さらなるライン１３は、複数の平行なライン１２に対して実質的に垂直であり、かつ同一の面に位置している。
【００４５】
本発明によると、大きな誘導電流の流れを防ぐ、任意の他の形のティリング構造パターン１４も、有効である。他の実施形態が、図３に示されており、図３は、ティリング構造パターンのための放射パターン３０を示している。放射パターンにより、ティリング構造パターン３０を形成する全ての導電ライン３１が、実質的にパターンの中心点において電気的に接続される。図３に示される実施形態において、誘導性素子１１は、複数の導電ライン区分により構成される。図３の八角形の誘導性素子１１と組み合わせた放射パターン３０の利点は、放射パターン３０の各延長帯３１が、最も近い誘導性素子１１の導電区分に対して、局所的に垂直に位置することである。ティリング構造の導電ラインが、誘導性素子１１のライン区分に対して局所的に垂直であるため、ティリング構造３０は、インダクタを通じたフラックスにおける変化によって誘導される向流の流れを通さない。したがって、誘導性素子の性能は、従来のダミー構造で生じるように、このような誘導された向流によって減少されない。放射パターン３０に関連する本発明の実施形態を、放射パターン３０の八角形の誘導性素子１１との組み合わせに限定することは意図されず、放射パターン３０は、実質的に円形または螺旋形の誘導性素子などの、任意の適切な誘導性素子１１の形と用いてもよい。
【００４６】
図４は、二重ループの長方形の誘導性素子１１と、誘導性素子１１の中央領域における対応するパターン化されたティリング構造を示している。ティリング構造パターン４０の導電ライン１２は、誘導性素子１１の導電ラインに対してほぼ垂直に向けられている。さらに、ティリング構造パターン４０の導電ライン１２は、全て互いに電気的に接続されている。
【００４７】
パターン化されたティリング構造における導電ラインを、誘導性素子における導電ラインに対して垂直に向くように配置することが、一般的には好ましいが、他のパターンによってよい結果を得ることもできる。例えば、図１の実施形態または図５の実施形態は、それぞれ、並列の導電ラインを備えるティリング構造パターンの例を示している。このタイプのパターンは、誘導性素子の導電ラインに平行または実質的に平行に向けられた導電ラインを含むことから、螺旋形インダクタに対して最適ではない。それでも、これらのパターンは、イメージ電流の流れをなお抑制することから、従来技術の個別のダミー素子よりも、ずっと優れている。これらのパターンは、図６に示されるような蛇行インダクタとの関連において、非常に効果的となり得ることに留意されたい。
【００４８】
これまで、ティリング構造パターンの帯状の導電部分を有する実施形態のみを述べてきた。しかしながら、他の形も可能である。例えば、図７に示される実施形態において、ティリング構造７０は、三角形の金属片７１からなる。これらの三角形の金属片７１は、相互接続帯７２によって全て互いに電気的に接続されている。このような三角形の金属片を使用する利点は、三角形の先端と誘導性素子の間のキャパシタンスが、より小さいこと、および磁界がより高い（誘導性素子に近い）誘導性素子の近傍の金属の量が、より少ないことである。
【００４９】
真の三角形の金属片７１は、実現が困難であることから、この三角形を、図８に示すような段階的な三角形によって近似させてもよい。ティリング構造パターンの三角形部分は、図９に示されるように、放射パターンで使用することもできる。このような三角形または近似三角形のティリング構造パターンの利点は、三角形７１または近似三角形８１の先端と誘導性素子１１の間のキャパシタンスが、減少されることである。さらに、誘導性素子の磁界がより高い近傍において、金属の量が減少されることである。
【００５０】
ラインまたは三角形あるいは任意の他の適切な形を有する、異なるティリング構造同士が接続されることにより、従来技術における個別のダミー素子とは対照的に、誘導性素子のＱ係数が改善される。
【００５１】
通常、キャパシタとインダクタを、シリコン内で共に加工し、ＬＣタンクの変圧器を形成する。本発明によると、キャパシタは、インダクタから独立していようといまいと、誘導性素子の近傍において加工することができる。誘導性素子の近傍は、主に、インダクタループにより囲まれた領域、およびループの周りの領域も意味し、この領域では、ループの内側と外側の２つの領域が、もし存在すれば、接地遮蔽によって互いに接続される。
【００５２】
本発明によると、ティリング構造パターン層に用いられる形を、誘導性素子の近傍における容量性素子の構築にも使用してもよい。ティリング構造パターン層の形は、上述した通りであり、これは、誘導性素子のコンダクタを流れる電流に起因するティリング構造パターン内でのイメージ電流の誘導を実質的に抑制する任意のパターンを備えてもよい。
【００５３】
図１０、図１１、図１２、図１３および図１４は、本発明に係る、インダクタの近傍で加工される容量性素子が、どのような概観となるかの実施形態を示している。
【００５４】
図１０は、誘導性素子１１にパターン化された容量性素子１００の上面図を示している。容量性素子１００は、２つのキャパシタ端子すなわちキャパシタプレート１０１，１０２を備える。１つのキャパシタ端子すなわちキャパシタプレート１０１は、上述したように、例えば指状またはくし状の構造などのティリング構造パターン層によって形成してもよい。他のキャパシタ端子すなわちキャパシタプレート１０２は、上述したように他のティリング構造パターン層によって、またはグランド遮蔽によって形成してもよい。表された実施形態において、第２のキャパシタ端子すなわちキャパシタプレート１０２は、第１のキャパシタ端子すなわちキャパシタプレート１０１と同様の指状またはくし状の構造を有し、（好ましくパターン化された）グランド遮蔽１１１の上で実施される。図１０の実施形態の縦断面が、図１１に表されている。この実施形態において、第１のキャパシタ端子すなわちキャパシタプレート１０１は、第２のキャパシタ端子すなわちキャパシタプレート１０２と同様の形を有し、両方のキャパシタ端子すなわちキャパシタプレート１０１，１０２は、互いの真上に配置される。これは、重複指状キャパシタ（overlap fingered capacitor）と呼ばれる。各ティリング構造パターン層のキャパシタ指は、インダクタ経路と交差しない。
【００５５】
図１２および図１３は、それぞれ上面図および縦断面で、本発明に係る容量性素子の第２の実施形態を示している。これは、２つのキャパシタ端子すなわちキャパシタプレート１２１，１２２が、実質的に同じ形、しかし異なる向きを有する実施形態を示している。グランド遮蔽は、この実施形態には存在しない。
【００５６】
図１４は、本発明に係る容量性素子の第３の実施形態の断面図を示している。キャパシタ端子は、２つの個別のプレートを形成しない。代わりに、表された容量性素子は、それぞれティリング構造パターンの異なる層の複数の指で形成された２つのキャパシタ端子を有する。図１４の縦断面において白い四角形で表された指は全て、第１のキャパシタ端子を形成し、図１４において斜線の四角形で表された指は全て、第２のキャパシタ端子を形成する。
【００５７】
本発明の実施形態に係る容量性素子の形により、容量性素子において、誘導性素子の磁界によって誘導され、これに逆らう電流の量は、最小化される。
【００５８】
本発明に係るティリング構造金属パターンを、このように用いて、容量性素子の少なくとも１つのプレートすなわち端子を形成することができ、従来技術により知られているような円柱状のティリング構造は、誘導性素子の近傍では用いられない。
【００５９】
パターン化された容量性素子と誘導性素子の間の距離は、これらの間の支配的なフリンジ結合を避けるために十分に大きくなければならず、例えば、少なくとも、最小の金属幅よりも５０倍大きくする。パターン化された容量性素子と誘導性素子の間の距離は、誘導性素子と、そのグランド面またはもし存在すればグランド遮蔽（現在の技術では約５μｍ）との間の距離よりも大きくなければならず、例えば、容量性素子と誘導性素子の間の距離は、誘導性素子とそのグランド遮蔽の間の２倍以上、すなわち現在の技術では約１０μｍ以上とすればよい。
【００６０】
本発明は、大きな半径、すなわち誘導性素子の中央部分に何かを配置するのに十分大きな半径を有する誘導性素子に、特に関係する。このような大きなインダクタは、パターン密度要件によって懸念されるものであり、それは、半導体の面積、例えばシリコンの面積の節約は、インダクタが大きい場合はより大きな問題だからである。さらに、大きなインダクタに対して、キャパシタは、インダクタの近傍内で、インダクタの寄生キャパシタンスを修正することなしに、より容易に設計することができる。
【００６１】
キャパシタは、例えば能動領域におけるポリシリコン、またはインダクタ領域におけるダイオードなどの、能動デバイスとして加工される場合、可変的にすることができる。
【００６２】
以下の表２および表３は、ここでは標準的なＣＭＯＳ加工において考慮される、誘導性素子、容量性素子および遮蔽の異なる電極に割り当てられた層の例を提供する。ティリング構造は、容量性素子から離して設けてもよい。
【表２】
2006528837.tif 000004
【表３】
2006528837.tif 000005
【００６３】
当業者には、本発明の原則は、直線的（rectilinear）螺旋形インダクタに限定されず、六角形、五角形、八角形および曲線の螺旋形インダクタなどの、どのような幾何学的構成の螺旋形インダクタにも一般的に適用されることが理解されるであろう。本発明は、単一巻きインダクタおよび複数巻きインダクタの両方に適用される。
【００６４】
上述したようなティリング構造パターン層およびパターン化されたキャパシタ層の形成に用いられる加工ステップは、当該技術分野においてよく知られており、したがって、この時点ではさらに強調することはない。任意の適切な導電性材料、例えばポリシリコン、あるいは例えば銅、銅合金またはアルミニウムなどの金属を、用いてもよい。金属層の間の絶縁層のための材料は、最も好ましくは、シリコン酸化物、あるいは、相互接続技術に採用される複数の異なる適切な低ｋ誘電性材料のいずれかなどの低ｋ誘電性材料であり、例えば有機低ｋ材料、例えばベンゾシクロブタン（ＢＣＢ：benzocyclobutene）、ＳＩＬＫ、ＦＬＡＲＥなど、または無機誘電性低ｋ材料、例えばメチルシルセスキオキサン（ＭＳＱ：methyl silsesquioxane）、水素シルセスキオキサン（ＨＳＱ：hydrogen silsesquioxane）、ＳｉＯＦなどである。層の好ましい厚さは、使われている現在の技術では約５００ｎｍである。
【００６５】
好適な実施形態、特定の構造および構成、ならびに材料を、本発明に係る装置向けにここに述べてきたが、形態および詳細における様々な変更または修正を、本発明の範囲および要旨から逸脱することなく行なうことができる、と理解されるべきである。例えば、述べられた実施形態におけるインダクタが、単一の層で延びる配線を使用しているのに対して、２つ以上の層で延びる多層での実現を、用いてもよい。
【図面の簡単な説明】
【００６６】
【図１】図１は、本発明の実施形態に係る、単一巻きの誘導性素子と、１つのみが可視である複数の指状ティリング構造パターン層とを備える半導体装置の、概略的な部分的に透明の上面図である。
【図２】図２は、図１の半導体装置の縦断面である。
【図３】図３は、本発明の第２の実施形態に係る、単一巻きの誘導性素子と、放射状のティリング構造パターンとを備える半導体装置の概略的な上面図である。
【図４】図４は、本発明の第３の実施形態に係る、二重巻きの誘導性素子と、ティリング構造パターンとを備える半導体装置の概略的な上面図である。
【図５】図５は、本発明の第４の実施形態に係る、単一巻きの誘導性素子と、ティリング構造パターンとを備える半導体装置の概略的な上面図である。
【図６】図６は、本発明のさらなる実施形態に係る、蛇行インダクタを備える誘導性素子の概略的な上面図である。
【図７】図７は、本発明に係る使用のためのティリング構造パターンの他の実施形態を示している。
【図８】図８は、本発明に係る使用のためのティリング構造パターンの他の実施形態を示している。
【図９】図９は、本発明の実施形態に係る単一巻きの誘導性素子を有するティリング構造パターンのさらに他の実施形態を示している。
【図１０】図１０は、本発明のさらなる実施形態に基づく、インダクタ領域にパターン化されたキャパシタの上面図である。
【図１１】図１１は、図１０の装置の縦断面である。
【図１２】図１２は、本発明のさらなる実施形態に基づく、インダクタ領域にパターン化されたキャパシタのさらなる実施形態を示している。
【図１３】図１３は、本発明のさらなる実施形態に基づく、インダクタ領域にパターン化されたキャパシタのさらなる実施形態を示している。
【図１４】図１４は、本発明のさらなる実施形態に係るインダクタ領域において使用することができるフリンジキャパシタを示している。
【００６７】
異なる図において、同一の参照図は、同一または類似の要素を示している。
【図１】
2006528837.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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