(57)【要約】【解決手段】テストおよび整列配置のスループットのためのシステムおよび方法であって、電子回路およびシステムの生産用である。システムは、拡張する資源、フレキシブル並列テストアーキテクチュアを有するテスターを使用し、それはユニットアンダーテスト（UUT）またはUUTs（３04.１、３04.2、３04.ｎ）の選択された数に適合させることができる。並列テストアーキテクチュアは、セパレートバンクまたは区分（514A、514B）を受容する構成であり、それによって、UUTsのためのテストおよび配列構成の最適のまたは最大達成可能スループットを得るためのシステムを達成する。システムは最適のまたは最大達成可能スループットを定め、それは並列でテストされ/構成されるUUTsの所望の数Nの算出でなされる。並列におけるUUTsのこの所望する数のテストおよび配置構成は、テストおよび配置構成時間とバランスされるハンドリング時間に充て、それによって最大達成可能なスループットという結果になる。【選択図】図５
2006528359.tif 000002
【特許請求の範囲】
【請求項１】
第１のテストバス、および
第１のバスに結合しかつ第１の電子回路の複数に結合可能な第１のアドレス指定可能なテストコントローラの複数と、第１の回路は第１のアドレス指定可能なコントローラを介して第１のバスに通信できるように接続可能であり、
これらを含む第１のサブシステムと、
第２のテストバスおよび
第２のバスに接続しかつ第２の電子回路の複数に接続可能な第２のアドレス指定可能なテストコントローラの複数と、第２の回路は第２のアドレス指定可能なコントローラを介して第２のバスに通信できるように接続可能であり、これらを含む第２のサブシステムと、
電子回路処理装置は、第１、第２のサブシステムに対応する第１および第２の複数のテスト設備内に第１および第２の回路をロードし、かつ第１、第２の複数のテスト設備から第１、第２の回路をアンロードするようにするように構成し、そして、
テストコントローラは、第１、第２のバスによって第１、第２のサブシステムに結合し、
そのテストコントローラは第１、第２のサブシステムを介して第１、第２の回路に入力データを供給するように動作し、かつテストおよび配置構成のために第１、第２のサブシステムを介して第１、第２の回路から出力データを受取り、
テストコントローラは、処理装置が第１、第２のサブシステムの他の一つに対応する回路をアンロードおよびロードする間に、第１、第２のサブシステムの一方の一つに対応する回路をテストまたは配列するための作用し、
回路のテストまたは配置構成のために要求される時間は、回路をアンロードおよびロードするために必要な時間に実質的に等しい、
構成にした複数の電子回路のテストまたはプログラム可能配置構成のためのシステム。
【請求項２】
Ｎ＝第１の回路の数、第２の回路の数は第１の回路の数に等しく、
TC＝テストまたはＮ回路を構成するまでに要求される時間、
Ｕ＝各回路のアンロードのために要求される時間、
Ｌ＝各回路のロードのために要求される時間、Ｎ＝セーリング〔TC/（U+L）〕
である請求項１記載のシステム。
【請求項３】
Ｎ＝第１の回路の数、第２の回路の数は第１の回路の数に等しく、
TCp＝並列テストを実行するためにまたはＮ回路に至るまでの配置構成に要求される時間、
Ts＝Ｎ回路までの連続テストを実行するために要求される時間、
Cs＝Ｎ回路に至るまでのシーケンシャル配置構成を遂行するために要求される時間、
Ｕ＝各回路のアンロードのために要求される時間、
Ｌ＝各回路のロードのために要求される時間、かつＮ＝シーリング〔TCp/(U+L-Ts-Cs)〕、
である請求項1記載のシステム。
【請求項４】
第１のテストバス、および
第１のバスに結合しかつ第１の電子回路の複数に接続可能な第１のアドレス指定可能なテストコントローラの複数と、第１の回路は第１のアドレス指定可能なコントローラを介して第１のバスに通信できるように結合可能であり、
これらを含む第１のサブシステムを備え、
第２のテストバス、および
第２のバスに結合し、第２の電子回路の複数に結合可能な第２のアドレス指定可能なテストコントローラの複数と、第２の回路は第２のアドレス指定可能なコントローラを介して第２のバスに通信できるように結合可能であり、
これらを含む第２のサブシステムを備え、
第１、第２のサブシステムに対応する第１、第２のテスト設備の複数から選ばれた一つで電子回路をアンロードし、かつ電子回路処理装置によって第１、第２の選択された一つの中でロードし、そして、
第１、第２のサブシステムを介して第１の回路の複数および第２の回路の複数の選ばれた一つに入力データを供給し、かつ第１、第２のサブシステムを介して第１の回路の複数および第２の回路の複数の選ばれた一つから出力データを選択的に受取り、テストコントローラは第１、第２のバスによって第１、第２のサブシステムに結合され、
供給および選択的に受け取るステップは、アンロードおよびロードのステップが第１第２のサブシステムの他の一つに対応する回路上で遂行される間に、第１および第２のサブシステムの一つに対応する回路上で遂行され、そして
回路のテストおよび配置構成に要求される時間は、回路のアンロードおよびロードに必要な時間に実質的に等しい、
ステップ構成である、複数電子回路のテストまたはプログラム可能配置構成方法。
【請求項５】
Ｎ＝第１の回路の数であり、第２の回路の数は第１の回路の数に等しく、
TC＝N回路のテストおよび配置構成のために必要な時間、
U＝各回路のアンロードに必要な時間、
L＝各回路のロードのために必要な時間、およびN＝シーリング｛TC/（U＋L）｝である、請求項４記載の方法。
【請求項６】
N＝第１の回路の数、第２の回路の数は第１の回路の数に等しく、
TCp＝並列テストまたはN回路に至る配置構成の遂行のために必要な時間、
Ts＝N回路に至るシーケンシャルテスト遂行のために必要な時間、
Cs＝N回路に至るシーケンシャル配列の遂行のために必要な時間、
U＝各回路のアンロードのために必要な時間、
L＝各回路のロードのために必要な時間で、N＝シーリング｛TCp/（U＋L−Ts−Cs）｝である、請求項４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
この出願は、2003年7月23日に出願された、「電子回路のテスト及び配置構成スループットの最適化のためのシステム及び方法」と題する米国仮特許出願No. 60/489,312の優先権を主張する。
【０００２】
連邦政府出資による研究または開発に関する記述
該当なし
【０００３】
この発明の背景
この特許出願は、概して電子回路とシステムの生産に関し、より具体的には、電子回路（例えば、集積回路（ICs））、プリント基板（PCBs）、電子サブアセンブリ及びシステムのテストと配置構成スループットの改良を達成するシステム及び方法に関するものである。ここに開示されるシステム及び方法は、並列テスト構成を使用するテスター資源（例えば、コンピュータやコントローラ）を使用している。さらに、ここで開示されるシステム及び方法は、テスト及び/または配置構成を並列して行う最適ユニット（例えば、ICsまたはPCBs）の数を計算するよう作用し、これにより、製作者は、テストと配置構成スループットの最大化とテスター資源の最大活用の双方を達成することが可能となる。
【０００４】
近年、電子回路及びシステムのテスト及び配置構成費用が著しく増加している。テスト及び配置構成費用が増加した要因の一つは、フラッシュなどのプログラム可能メモリーや、結合プログラム可能論理回路（CPLDs）やフィールド・プログラマブル・ゲート・アレイ（FPGAs）等のプログラム可能論理回路の使用が増加したことである。もう一つの要因は、これらのプログラム可能素子の大きさと複雑さが増したことである。これらの要因の結果、通常は組み立て中にICs、PCBs及び電子システムにプログラムが組み込まれる構成データの量が増加した。この結果、こうした構成データのプログラムに要する時間が増し、このため、製作費及び最終製品費用が増加し、こうした費用増は通常顧客に課されている。
【０００５】
さらに、製品費用の増加のもう一つの要因は、製作テスト時間の継続的な増加である。電子製品は通常、製造及び組立後にテストを行い、不良品が生産工程に入り込んでいないことを確認する。こうした電子製品が、多機能化、高性能化、小型化し続けているため、こうした製品の生産に使用されるICsやPCBsは、より複雑化し、高度に統合されるようになっている。この結果、テストデータの増大と生産テスト時間の増加を招き、これが製作及び最終製品費用を更に増加させている。
【０００６】
ICs、PCBs及び電子サブアセンブリ、システムのテストおよび構成は、通常、生産・組立を促進するために自動化されている。こうした自動化は、テスト対象ユニット（UUTs）のための自動化テスト装置（ATE）及び自動ハンドラの形態をとり、生産を加速し労働費用を削減する。例えば、梱包されたICsやPCBsのようなUUTsは、製作工程でATEや自動ハンドラを使用することがある。各ATEは、通常、自動的にUUTをATE上のテスト装置内に装填する専用ハンドラを使用しており、そこでATEがUUTのテスト及び／または配置構成を行う。UUTのテスト及び構成後に、自動ハンドラが当該UUTをATE から取外し、新しいUUTをATEのテスト器具内に装填し、次のテスト及び構成を行う。ハンドラとテスターの組合せは、しばしばテスト・セルと呼ばれ、UUTsの装填、テスト/配置構成、取外しという、この工程を継続する。ハンドラがテスト/配置構成のためにUUTsを操作するのに要する時間、例えばUUTsの装填及び取外しに要する時間は、通常、「インデックス・タイム」と言われる。
【０００７】
自動ハンドラがテストに通らなかったUUTsを合格したものから仕分けるのに要する時間は「仕分時間」と言われる。仕分工程は、単に不合格のUUTsに印を付けるだけであることを含む場合も多い。例えば、ウエハーテスト中に、不合格のダイにインクで点を印す場合もある。その他の仕分技術では、テスト・セルが合格/不合格の結果を「地図に描写」し、その地図をコンピュータに読み込んでその後の仕分けをオフラインで行うこともある。従って、仕分時間は、インデックス・タイム、テストまたは構成時間に比べれば概して微々たるものである。これは、仕分方法が生産ラインのスループットやテスター利用に不合理に影響を及ぼさないよう、仕分時間が容易にマスクできるからである。
【０００８】
自動ハンドラやテスターを使用する場合であっても、製作者は、多くの場合、テスト及び配置構成スループットを向上させるために、ギャングテスト及び配置構成やマルチサイトテストなどの追加的技術を使用する。マルチサイトテストにおいては、複数のUUTsが並列してテスト及び配置構成される。この方法により、複数のUUTsが単一のユニットと同じ時間でテスト及び配置構成でき、これにより、１ユニット当たりの有効テスト/配置構成時間が削減される。こうした技術は、特に、インデックス・タイムが１ユニット当たりの有効テスト/配置構成時間よりも大幅に短い場合に、スループットを向上させることができる。しかし、単に並列してテスト及び構成されるUUTsの数を増やすだけでは、例え膨大な数の並列テスト技術を使用したとしても、望まれるスループットを達成するのに十分でない場合がある。更に、並列テストだけでは、達成可能な最大スループットを達成できない場合もある。なおかつ、従来の並列テスト技術は費用の点で手が出ないことも多い。
【０００９】
従来のテスターはギャングテスト及びマルチサイトテストや配置構成に使用できるが、こうしたテスターは、通常、並列してテスト及び配置構成が行えるユニットの数が制限されている。こうした制限はテスターの構造に固有のもので、この制限は、マルチサイトテストに要求される並列提供する個々のテスター・チャネルとこれらのチャネルに関連するパターン・メモリー次第で決まる。チャネルとメモリーの数とこうしたテスター構造の能力に制限があるため、同時にテストまたは配置構成できるユニット数が制限される。UUTの要件とテスターの制限により異なるが、従来のテスターでは、通常、並列して検査できるのは2〜1024ユニットだけである。このように、従来のテスターアーキテクチュアは並列テストのために容易に拡張できず、並列性とテスター資源の要求が高くなるにつれて、その費用が極めて高くなりがちである。
【００１０】
図１aは、ギャングテストおよびシステム構成を遂行するために構成された従来のATEまたはパーソナルコンピュータ（PC）システム100aを表したものである。図１aに示されるように、４UUTs  106.1−106.4はシングルATEまたはパーソナルコンピュータ（PC）102に接続してある。夫々の４つのUUTs  106.1−106.4は、同一のタイプであり、つまりそれらはそれらの設計および意図した機能に関して同一の回路（ICsまたはPCBs）であり、各UUT  106.1−106.4は、同一の入力および出力数を有している。ギャングシステム構成において、UUT入力IN0、IN1、IN２およびIN３の夫々は、ATEまたはPC102からバスおよびソースされている。ATEまたはPCシステム100aは、UUTs 106.1−106.4の入力IN0、IN1、IN２およびIN３の夫々に接続され、対応するの入力IN0、IN1、IN２およびIN３に出力を供給する。ATEまたはPC102は、４つのUUTs  106.1−106.4夫々に同時に入力データを供給し、UUTsの総ては入力として同一のテストデータを受け取るようにしてある。UUTs106.1−106.4の入力のためのバス構成は、UUTsの入力をコントロールするためのテスターチャンネルの必要数がより少なくて済むという利点をもたらしている。しかし、夫々のUUTは、他のUUTs106.1−106.4から個々のテストデータを受信できないという欠点がある。例えば、特殊なシリーズナンバーがUUTs106.1−106.4の夫々のプログラムに必要なら、図1aのギャングテスト構成では可能ではない。UUTs106.1−106.4の一つに他のUUTs106.1−106.4から分割テストデータの受取りを可能にするためには、夫々のUUT個々の入力は、図１bのマルチサイトテスト構成において表れているように、通常別々のテストチャンネルでコントロールされるべきである。しかし、PCBsおよびICsは、数百または数千の入出力を有し、UUTsが比較的少数であっても、入力/出力の数は有効テスターチャンネルの数を急激に上回る。さらに考えられるのは、図1a-1bの上記説明の方法のいずれかを使用した際に、ATEまたはPC102は、テスターピンエレクトロニクスの限界を超えてされる制限さ
れた負荷（即ちUUTs）の数のみ可能性がある。そうであるので、図1a−1bのギャングテスト及びマルチサイトテスト構成100a−100bは容易に拡張できず、従って、こうしたテスター構成においては、比較的少数の限定された数のUUTsだけしか並列してテスト及び配置構成できないのが通例である。
【００１１】
図1a−1bは更に、夫々ギャングテスト及びマルチサイトテストを行うための、UUTs 106.1−106.4の出力からATEまたはPC 102への接続を図示している。図1a−1bに示されるように、UUTs出力はバスされず、夫々にATEまたはPC102の単一のテスター・チャネルに接続されている。出力が相反する論理値を駆動すると衝突が生じるため、複数の出力は共に接続することができない。更に、各出力を夫々にATEまたはPC102へ接続し戻すことにより、テスターはテスト及び構成中に各UUTの反応を検査し、UUTs  106.1−106.4のどれがテスト/構成に合格または不合格であったかを判断することができる。従って、すべてのUUTの各出力について、図示されたATEまたはPC102へ戻す出力リンクが必要となる。図1a−1bのテスターにおいては、各UUTが一つの出力を有し、UUTの数は4つである。従って、4つのテスター・チャネルがATEまたはPC102上で使用される。その結果、従来のギャングテスト及びマルチサイトテスト構成では、UUTsからATEまたはPCに出力し戻される出力信号の数は、UUTsの数及び各UUT当たりの出力数によっては膨大になる可能性がある。例えば、UUTsが8つあり各々200の出力を有する場合、ギャングテストまたはマルチサイトテストを行うためにはATEまたはPC102上に1600の別個のテスターチャネルが必要となる。
【００１２】
図1a−1bに図示したようなテスト構成は、単一のATE上に非同期的に作動する複数のテストヘッドを構成する（通例、テストヘッドは4個以下）ことによっても可能であることに留意する。しかし、これはテスターを拡張するには費用のかかる方法となる可能性があり、それでもまだ、特定の種類のUUTについては、構成できる並列サイトの数に制限がある。
【００１３】
ギャングテスト及びマルチサイトテストの構成及び実施を可能とする代替手段もあるが、こうした代替手段にも、同時にテスト及び配置構成できるUUTsの数に制限がある。これは主にUUT入力及び出力をATEまたはPCに接続することを考慮するためである。こうした制限は通常、ATEアーキテクチュアと使用される方法に固有のものである。更に、従来のATEを使用して同時にテストできるUUTsの数は比較的少数である場合が多い。その結果、こうした従来の方法では、並列して処理、テスト及び配置構成できるUUTsの数は、大概、テスト及び配置構成スループットの要件ではなく、ATEまたはPCシステムの制限によって決定される。
【００１４】
図2は、別の従来の並列テストシステム200を図示しており、ここでは、多数のATEsをテスター212.1−212.5のコンソール・ワークステーションを経由して共にネットワーク化するために、コンピュータ・ネットワーク 210（例えば、イーサネット（登録商標））のような分散型ネットワークを使用している。図2に示される通り、ネットワーク上のコンピュータ202は、集中テスト・スーパバイザ/モニターを提供するために使用される。この設計により、並列テスト及び構成環境に複数/独立のテスターリソース（ATEs）と拡張可能な処理能力が付与され、この設計の下では独立したテスターリソースが非同期的に互いに作動する。しかし、図2の方法による拡張は、通常、ATEs及びATEコンソールを一台又は複数台追加することが要求されるため、費用がかかる場合がある。
【００１５】
もう一点考慮することは、使用される処理技術、及び並列テストと組み合わせた場合にその処理技術がスループットにどのように影響するかということである。例えば、マルチサイトテストにおいては、複数のUUTsが、通常、一つのグループとして並列して処理され、各UUTを連続的に処理するのとは異なる。複数のUUTsが並列して処理されるため、1ユニット当たりの処理時間を効果的に削減する。複数のUUTsを同時に（並列して、またはーつのグループとして）処理するための結合処理時間は、多くの場合、一つのUUTを連続して処理する時間よりも長いが、それでもUUT当たりの有効インデックス・タイムは削減される。その結果、テスト時間がインデックス・タイムよりも大幅に長い場合、複数のUUTsをーつのグループとして処理することは、本質的にインデックス・タイムを、幾分、マスクする。例えば、ウエハーテスト中に、複数のダイが同時にインデックスされることがある。この場合、ハンドラはウエハー上の複数のダイを検証し、ATEテストはこれらの複数サイトを同時にテストし、これによって、もしこの方法に拠らなければ一度に一つのダイを処理及びテストすることになるであろうユニット当たりのインデックス・タイムとユニット当たりのテスト時間の双方を削減する。複数の基盤が同時に処理できるようにPCBsを台に載せる技術も使用されることがある。
【００１６】
また、別の従来の処理技術として、一つのUUTの処理を別のUUTをテストしている間に行うものがある。この方法はPCBテストに使用され、「デュアル・ウェル」テストと呼ばれることが多く、通常は、「左」と「右」のウェルを有する。これは、テスト器具が一つのPCB、例えば「PCB左」、を受入れるのと同時に、他方のPCB、例えば「PCB右」がテストされるよう、二つのウェルを配して設計されているからである。「PCB右」がテストを終了すると、PCB左のテストが自動的に開始し、テスト済みの「PCB右」は除去されて新しいPCBが「右」のウェルに挿入される。しかし、この方法は並列テストを使用せず、通常は、最適スループット値を提供しない。デュアル・ウェルテストは、テスト済みのPCBを除去し別のPCBを挿入するための処理時間を削減することによってスループット全体に影響を及ぼすだけである。テスト時間全体は、削減されない。デュアル・ウェル器具は、PCBに必要なテストチャネルがATEテストチャネルリソースの半分を超える場合には、二つのウェルがワイヤーで接続されるよう設計されることもある。この場合、ATEと器具ウェルの間には「共有された」ワイヤーがある。こうした設計のため、特にPCBs上で高速信号をテストする場合には、テスト環境において信号統一の問題が生じることがある。
【００１７】
従って、ICs、PCBs、電子サブアセンブリ及びシステムのテスト及び/または配置構成を提供するための上述した従来の技術は、概して、達成しうる最適または最高スループット値を提供できない。これは、少なくとも一部は、ATEまたはPCシステムの制限に起因するが、主には、単に並列してテスト及び構成されるUUTsの数を増やすだけでスループットが向上するとの誤解によるものである。従来の方法では、テスト/配置構成時間、及び/または処理時間は、テスト・セル内で十分にマスクされず、従って、スループットが減少する。単一のテスター資源では、並列してテスト及び構成できるUUTsの処理の調整またはUUTs数の決定における柔軟性が殆どない。これは、スループットが、通常、ATEの費用と資源制限（例えば、構成及びテストに必要なダイ当たりのピンの数と比較した場合の利用可能なテスター・チャネル数）によって決定されるためである。複数のテスト・セルの組合せを考慮する場合には、テスターハンドラの組合せの数を増やすことによってスループット全体を高められる場合がある。しかし、この方法は、こうした高価な資本設備を生産ラインに追加する費用を考えると、手が出ない可能性がある。
【００１８】
従って、電子回路及びシステムのテスト及び配置構成のための、改善された低費用のシステム及び方法が望まれる。これは、上述した従来の方法の欠点を回避しつつ、ICs、PCBs及びその他の適切な電子サブアセンブリまたはシステムのテスト及び構成において、達成しうる最適または最高のスループットを達成するために使用できるシステム及び方法である。
【００１９】
発明の概要
この発明に従い、電子回路及びシステムの生産におけるテスト及び配置構成のスループットを最大化するためのシステム及び方法が提供される。ここに開示されるシステム及び方法では、選択された数のテスト対象ユニット（UUTs）を収容できる拡張可能な資源を備えた、柔軟性のある並列テスト構造を有するテスターが使用される。並列テスト構造は、UUTsの個別のバンクや区分を受入れられるように構成でき、従って、当該UUTsのためのテスト及び構成において達成可能な最適または最高スループットを得るシステムが可能となる。ここで開示されるシステム及び方法は、並列してテスト/配置構成されるUUTsの望ましい数Nを計算することによって、達成可能な最適または最高スループットを決定する。この望ましい数のUUTsを並列してテストまたは配置構成することにより、処理時間とテスト及び配置構成時間とのバランスをとり、それにより、達成可能な最高スループットが得られる。
【００２０】
一つの態様では、システムは、第１の複数UUTsを第１のテスター区分上でテスト/配置構成し、その一方で第２の複数UUTsを第２のテスター区分上で処理するための単一のテスト・セルと処理資源から構成される。単一のテスト・セルは、並列テスト構造を有する単一のテスターを含む。単一のテスターはアイドル時間が最小なので、ここで開示されるシステムはテスターの最大利用を達成する。
別の態様では、システムは、第１のテスト・バスを含む第１のサブシステム、当該第１のバスに結合され、且つ、第１の複数の電子回路に結合可能な第１の複数のアドレス可能なテストコントローラから構成される。第１の回路は夫々、第１のアドレス可能なコントローラを通して、容易に情報を伝達できる状態で第１のバスに結合可能である。このシステムは更に、第２のテスト・バスを含む第２のサブシステム、当該第２のバスに結合され、且つ、第２の複数の電子回路に結合可能な第２の複数のアドレス可能なテストコントローラから構成される。第２の回路は夫々、第２のアドレス可能なコントローラを通して、容易に情報を伝達できる状態で第２のバスに結合可能である。更に、このシステムは、第１及び第２の回路を、夫々、第１及び第２のサブシステムに対応する第１及び第２の複数のテスト装置内に装填し、且つ、第１及び第２の回路を第１及び第２の複数のテスト装置から除去するための装置を処理する電子回路を含む。更に、このシステムは、第１及び第２のバスにより夫々第１及び第２のサブシステムに結合されたテストコントローラを含む。このテストコントローラは、電子回路のテスト及び構成のために、第１及び第２のサブシステムを通して第１及び第２の回路に夫々入力データを振り向け、第１及び第２のサブシステムを通して第１及び第２の回路から夫々出力データを受け取るよう作用する。テストコントローラは更に、第１及び第２のサブシステムの一方に対応する回路をテスト及び配置構成し、同時に、処理装置が第１及び第２のサブシステムのもう片方に対応する回路を除去及び装填するよう作用する。その回路をテスト及び構成するのに要する時間は、回路を除去及び装填する時間と実質的に等しい。
【００２１】
本発明のその他の特徴、機能及び態様は、以下のこの特許の詳細説明により証明される。
【００２２】
発明の詳細な説明
米国仮特許出願番号60/489,312、2003年7月23日出願の発明の名称、「電子回路の最適化されたテストおよび配置構成スループットのためのシステムと方法」は、参照としてここに組み入れる。
【００２３】
システムと方法は、電子回路およびシステムの生産におけるテストと配置構成の最大スループットのために開示されている。ここに開示されたシステムは、並列テストアーキテクチュアを有したシングルテスタ、同時テストするために扱う資源、および/またはICs、PCBsの複数配列、電子サブアッセンブリーまたはシステム（テスト、UUTsに基くユニット）を含むシングルテストセルにて構成する。ここに開示されたシステムにおける並列テストアーキテクチュアの図示の態様は、次のように述べられており、テスト処理時間と最大限達成可能な生産スループットを得るための配置構成時間とのバランスの方法の説明にて理解される。
並列テストアーキテクチュア
【００２４】
図３は、最大限のテストおよび配列スループットの並列テストアーキテクチュア（PTA）300を使用したシステムの図による態様を表し、テストの終了および単位時間あたりの配列であるUUTsの数としてここに明記している。図3に示すように、PTA300は並列テストバス（PTB）308に接続したテストコントローラ302を含んでいる。例えば、PTA300は、並列テストアーキテクチュアにて構成してもよく、それは米国同時係属の特許出願番号10/119,060、2002年４月2日出願、名称「電気回路の最大限並列テストおよびアクセスのための方法及び装置」で述べられており、参照としてここに組み入れる。例えばテストコントローラ302は、PC-スキャンコントローラのような周辺コントロール装置にて構成される。テストコントローラ302は、PTB308にて通信できるように構成されている。PTA300は、UUTs  306.1−306.ｎの夫々がアドレス可能なPTBコントローラ回路304.1−304.ｎの複数のいずれかを介してPTB308を通じてアクセス可能となる構成にしてある。ここに開示した態様において、PTA300はPTB308を通じてアクセス可能なｎUUTs  304.1-３04.ｎを含み、UUTsの適切な数が並列下でテストされおよび/または配置構成される。加えて、UUTs  306.1−306.ｎのいずれか一つがそれぞれアドレスされ、アクセスされる。好ましい態様において、PTBコントローラ304.1−304.ｎは、PTB信号を運ぶバックプレーンにおいてインストールされる個々のPCBs上で実行される。例えば、プロトコルは、PTBコントローラ304.1−304.ｎの個々の一つとIEEE標準1149.1プロトコルまたは他の適切なプロトコルであるそれに結合したUUT間のローカルコミュニケーションに使用される。
【００２５】
図4に示す並列テストアーキテクチュアの態様400は、ここに開示されたシステムに使用される。特にPTA400は、並列テストアーキテクチュアのブリッジされたPTB配列で構成する。図4に示すように、PTA400は、ｎリンクしたPTBs  408.1−408.ｎを含み、夫々のPTB  408.1−408.ｎは複数のPTBコントローラ404.1−404.ｎの個々の一つに接続されている。PTA400は、選択された数のUUTs  406.1−406.ｎに適合させることができ、それはPTBブリッジ回路410.1−410.ｎのような隣接するPTBsをPTBブリッジ回路にリンクさせることによってなされる。したがって、アドレス指定可能なPTBおよび各UUTのためのPTBブリッジの使用によって、PTA400は簡単に拡張ができる。PTA400は、UUTsの固定された数に制限されるものではない。各UUTまたは集合的なUUTsのためのPTBコントローラおよびPTBブリッジは、シングルIC内に、またはPTA400の拡張を容易にするためのPCB内に組込んでもよい、ということに注意すべきである。
【００２６】
並列テストシステム
図5は、この発明に従い並列テストシステム500の態様を示したものである。システム500は、並列にした構成下で、集合的なUUTs  ５06.1−５06.ｎ、５07.1−５07.ｎのテストがされ、修復されることが可能な構成にしてある。システム500は拡張することができ、UUTs  ５06.1−５06.ｎ、５07.1−５07.ｎのテストおよび配列スループットは最大達成可能レベルであることが保証される。
【００２７】
図の態様において、並列テストシステム500は、夫々に二つの並列テストバス（PTBs）508A-508Bを含んだ二つの仕切り５14A−５14Bで構成してある。図５に示すように、UUTs  ５06.1−５06.ｎ、５07.1−５07.ｎは、ハンドラ５16A−５16Bのような適切な電子回路ハンドリング装置により夫々のテスト設備からロードされまたはアンロードされる。UUTs  ５06.1−５06.ｎは、夫々のアドレス指定可能なPTBコントローラ回路504.1−504.ｎを介して並列テストタブ508Aに接続される。同様に、UUTs  ５07.1−５07.ｎは、並列テストバス508Bに夫々アドレス指定可能なPTBコントローラ回路505.1−505.ｎを介して接続される。アドレス指定可能なPTBコントローラ回路504.1−504.ｎ、505.1−505.ｎは、上記した米国特許出願、発明の名称「電気回路の並列テストおよびアクセスの最大利用のための方法及び装置」にて述べられている。UUTs  ５06.1−５06.ｎ、５07.1−５07.ｎの適切な数は、夫々の区分５14A−５14Bを介してテスト、配列および/または修復目的で並列にアクセスされる、ということに注意すべきである。これとは別に、UUTs  ５06.1−５06.ｎ、５07.1−５07.ｎは、個別にアクセスされてもよい。
【００２８】
ここに開示した態様において、テストコントローラ502は、区分514A−514BにPTBプロトコルを提供する。例えば、テストコントローラ502は、IEEE1149.1のような適切な直列テストコントローラを構成し、ある種適切なテストコントローラは、並列ピンエレクトロニクスまたは他の適切なテストコントローラで使用するために設計されている。このような区分は、テストコントローラ502が区分されたテストバス508A−508B間のスイッチング、または区分を形成するためのグループアドレスの使用によってなされる。ここに開示されたシステム500は、1149.1コントローラ502およびコンピュータ501を含むシングルテスター資源で構成し、インサーキットテスター（ICT）または境界線走査ツールをベースにしたパーソナルコンピュータ（PC）のような自動テスト装置（ATE）のある種の適切なタイプにて構成される、ということが理解される。シングルテスター資源は、区分514A−514B夫々に含まれるテストバス508A−508Bをコントロールする。
【００２９】
ここに開示した方法で、処理時間と最大達成可能な生産スループットを得るテストおよび配置構成時間のバランスは、区分514A−514B間で交互にすることで達成される。UUTs（例えばUUTs  ５06.1−５06.ｎ）の第１の数が、区分514A上で並列にテストされおよび配列されているプロセスの間に、UUTs（例えばUUTs  ５07.1−５07.ｎ）の第２の数は、区分514B上で同時に処理される（例えば先にテストされたUUTsはアンロードされ、次のUUTsがロードされる）。UUTs５07.1−５07.ｎの数が処理される際に、UUTs  ５06.1−５06.ｎのテストおよび配列の時間でバランスされ、システム500はUUTs  ５06.1−５06.ｎ、５07.1−５07.ｎのテスト/配列のための最大限のスループットを提供する。事実上、システム500は、シングルハンドリングストリュームおよびシングルテスト/配列ストリュームを使用するもので、UUTsのローデイングおよびアンローデイングは同時（またはオーバーラップ）ではなく、また個別のテスター資源を必要としない。
【００３０】
図6ａは、好例な構成を示したもので下記のような符号が使用される、N＝並列におけるテストおよび配置構成するUUTsの数、TCt＝トータルテストおよび配置構成の時間、U＝ユニット当たりのアンロード時間、そしてL＝ユニット当たりのロード時間である。Ｎ  UUTsと共にスタートする図６aのシーケンスは、区分514A内にロードされ、区分514Bにはされない。区分514AのUUTs  ５06.1−５06.ｎは、次にテストされかつ配置構成される（これは図6ａにおいて、シーケンス０における時間TCtとして示してある）、その間に新しいUUTs  ５07.1−５07.ｎは、区分514B内にロードされる。区分514B内の新しいUUTs  ５07.1−５07.ｎは、シーケンシャルにロードされ、それは図６aのシーケンス０においてＬ1からLnの時間で示してある。区分514AのUUTs  ５06.1−５06.ｎがテストされおよび/または配置構成が終了した際に、区分514Bはそのテストおよび配置構成の機能を開始する。このことは、図６aのシーケンス１において時間TCtとして示してある。これと同時に、区分514A上でテストおよび配置構成が終了したUUTs  ５06.1−５06.ｎ（即ち前のシーケンスのシーケンス０の間）はアンロードされ、区分514Aではその後Nの新しいUUTsがロードされる。このことは、シーケンス１（図６a参照）での時間U1−UnおよびL1−Lnとして示してある。シーケンス１のスタートで、この方法のスループットは、N  UUTsパーシーケンスであることが理解される。
【００３１】
図6ｂは、三つの個別のテストセル、セルA、セルBおよびセルCのテスト、処理の配置構成を示している。これらのテストセル、セルA、セルBおよびセルCは同期した作用をなし、それは図２の割り当てられたテスト環境のようであり、並列なテストがまた達成される。それらは三つの夫々のテスターハンドルのペアであり、互いに同期して作動し、配列、テストおよび三つのセル間のハンドリングステップをオーバーラップさせることも可能である。テストセル配列と図６a、図６bのシーケンスのオーバーラップとの比較で、テストと構成配置スループットが約５0％まで改善されていることが理解される。この改善はコストに反映されるが、三つの個別テスターハンドラのペアは、図６bのシーケンスに対して要求するので、シングル並列テスターのそれよりもより高コストのものとなる。加えて、単純な付加により第２の並列テスターは第１の並列テスターに同期して作用し、スループットは三つの個別テストセルよりも約33％まで改善され、付加のある間は第３の並列テスターは、三つのテストセル方法のその約２倍のスループットがなされるであろう。したがって、コストの低減または並列テスト500（図5参照）のスループットの増加は、従来のATEシステムおよび方法を超えた優位性が提供される。
【００３２】
図6ａのシーケンス１−Ｍにおいて、それらはテストおよび配置構成の時間または処理時間のどちらも以下のようなギャップがあるということに注目すべきである。図６a−６bは、TCt、U1-Un、L1-Lnシーケンスが完了した際の時間のバランスに等しく時間に依存して示してあり、処理する、またはテスト/構成配置のどちらか一方は、終了がより長くなる。これらの場合、スループットはより長い方のシーケンスに影響される。換言すれば、処理時間またはテスト/構成配置の時間は、スループットで決められることになる。
ここに開示した方法の特徴は、区分514A−514Bの夫々に対する処理すべき所望された数のUUTsであり、最大達成可能なスループットが得られ、簡単に計算することができる。並列において、テストされ配置されるべき所望されたUUTsの数はN”として引用されている。数Nは、一つの区分上のN  UUTsの処理のために必要な時間と他の区分上の他のN  UUTsのテストおよび配置時間のバランスで決定される。NのUUTsがPTBの区分上で処理されている間に、他の区分はNの異なったUUTsのテストおよび配置構成に使用されており、夫々の区分上の作用は終了する時間がほぼ等しくなっている。加えて、利用するテスターは、Nが最適なスループットを選んだときにその最大達成可能レベルである。Nの数は式の使用で導き出される。
【００３３】
TCr＝N*（U+L）                  （１）
【００３４】
式（１）におけるテストおよび配置構成時間“TCr”はテスター上で費やされる合計時間を表すもので、即ちUUTsがアンロードされる、そして次のN  UUTsに交換する前に必要となる合計時間である。この時間の部分は、シーケンシャルテストおよび配置構成の時間であり、それは並列ではなくパーUUTベースが適用され、最適なNの計算のために適切とされるものでなければならない。シーケンシャルのパーUUT時間はある種の非並列テストおよび配置操作に相当し、それは各個別のUUTに優れており、またシーケンスにおいて総てのUUTsに適用される。これらの操作としては各個別のUUTに特有であり、それらは並列PTBにあっては動作しないが、一つのUUTは一度に遂行される。しかし、この場合操作には予め設定した時間を要し、それゆえにNの計算時に決定される。シーケンシャルのパーUUT時間の例では、各PTBコントローラの進行/停止のチェックに要求される時間であり、それはPTB上のテスト停止状態の際および通し番号で各UUTをプログラムするために要求される時間である。
【００３５】
これらは、予め設定した時間を与えないか、パーUUTベースで実行される必要のない（即ち、区分内でUUT全部の遂行がない）他のタイプであることに注意すべきである。これらの場合、要求されるシーケンシャルタイムは予め設定することはできず、それゆえUUTsのテストおよび配置構成前と説明することはできない。例えば、欠陥のあるダイは詳細な指示および装填されたメモリー回路における欠陥を修復するために適用されるシーケンスデータを必要とする。他の例では、並列テストシステムにおいてストアされている欠陥診断データであり、それは欠陥UUTsの夫々に対し修復するおよび記録することが必要とされるものである。かかる作用に対して必要な時間は、N  UUTsのセットのために概して変化し、それは、単一のUUT上でまたは僅かなUUTsのみの上で達成するために必要な時間のようなものである。ここに開示した態様において、これらのシーケンシャルオペレーションは、最適のNを算出するためにはなじめず、真の総時間であることが考慮され、それは最適化がされるものではない。したがって、処理が続く前に、これらの非決定、連続的、テストおよび配置構成の完了のために処理を待つことが必要になる。
【００３６】
シーケンシャルのテストおよび配置構成時間のために、予め設定した時間を有するパーUUTベースに適用され、TCtは次のように説明される、
TCt＝TCp＋N  *（Ts＋Cs）          （２）
【００３７】
内訳は
TCp＝並列テストおよび配置構成時間
Ts＝パーユニットのシーケンシャルテスト時間
Cs＝パーユニットのシーケンシャル配置構成時間
したがってNは次のように計算することができる：
【００３８】
TCp＋N  *（Ts＋Cs）＝N  *（U+L）
N＝TCp/（U＋L−Ts−Cs）                    （３）
【００３９】
与えられた式（３）で、Nはテストおよび配列プロセスの要素である四つのレンジの一つに至り、即ち式において影響のある処理時間、トータルテストおよび配置構成時間、またはシーケンシャルテストおよび配置構成時間である。それらにUUTの“フラクション”はないので式（３）の右辺説明の値は、Nを得るために最も近い整数に切り上げされる、ということに注意すべきである。（これは計算上の関数であるCEILまたはシーリング(ceiling)として共通して引用される）。Nの四つのレンジは、次のように区分される；
【００４０】
1.  0  ＜N  ＜  １（即ち、現実の目的に対しN＝１）。この第１のレンジにおいて、並列におけるマルチプルなUUTsのテストおよび構成配置は、最大達成可能なスループットを得る必要はない。しかし、それらはN＝１（図5においてシングルUUTまたはN＝１）でここに開示したシステムおよび方法が使用される利益を留める。この理由は、この場合処理時間が支配され、それでテストおよび配置構成時間はオルタネート方法およびＮ＝１（合計はU＋L  ＞TCtであるので）でマスクされる。したがって、N＝１のここに開示したシステムおよび方法の使用は、最適なスループットを提供する。
【００４１】
2.  N  ＞  １。この第二のレンジにおいて、最大達成可能なスループットおよび最大テスター利用が提供されるであろう最小のNが存在する。この場合、並列においてテストされおよび構成配置されるUUTsの数は、ニまたはそれ以上（図5のｎ＞  ２）であり、それゆえ並列テストおよび配列が使用される。上記の第１のレンジのように、処理時間は、Nの与えられた値に対するトータルテストおよび配列時間（合計はU＋L  ＞TCt）より大きいか同等であり、ここに開示した装置に使用するとスループットに影響する。
【００４２】
3.  N＝∞。Nが無限のとき、処理時間（U＋L）はシーケンシャルテストおよび配列時間（Ts＋Cs）に等しい。この場合、最適スループットが与えられるＮの値は非常に大きい。これは、最適スループットとテスターの利用を遂行することが非現実的になりがちである。スループット改善のために連続するＮがあ増加し、そしてＮが大きくなるにつれてスループットは最適の１/（Ｕ＋Ｌ）に近づき、テスター利用性も100％に近づいてくる。
【００４３】
4.  Ｎ＜０（つまりＮはマイナス）。このレンジにおいては、テスト時間、特にシーケンシャルテストおよび配置構成時間（Ts＋Cs）は処理時間（U＋L）よりもおおきくなる。これは、UUTsが負数を持つことは不可能だからで、この場合Nは無限大に似たものとなり、Nの値が最適のスループットに近づくには非常に大きくならなければならない。Nが負のときにシーケンシャルテストおよび配置構成時間はスループットに影響し、処理時間はここに開示された方法の使用でマスクされる。Nの増加につれて、スループットは１/（Ts＋Cs）に近くなる。
【００４４】
ここに開示した態様は、図の例を参照してより理解される。図７-10に示した四つのダイアグラムは、先に述べたようなNの四つのレンジに相当するテスト、配置構成および処理時間を表している。これらのダイアグラムは、ここに開示した並列テスト方法とマルチサイトテスト、ギャングテストおよび大規模な並列テスト方法のような従来のテスト方法との比較のために使用される。四つのダイアグラムは、テスター促進の従来の並列テストおよび配置方法は、ここに開示した方法と比較したときにコスト効果がよくないことを証明している。マルチサイトテスト、ギャングテストまたは大規模な並列テスト方法の使用の際に、テスターの扱えるような大きな値にNを増加するのみでは、配置およびテストに対するスループットの増加に対応する結果にならない。
【００４５】
幅広い並列テスト方法の比較は、それらが実施できるスループットを検討することでなされる。上記のように“スループット”は、単位時間あたりのテストおよび配置構成が終了するUUTsの数としてここに定義される。ここに開示された方法では、スループットは、スループットが影響する部分、例えば処理時間またはテスト/配置構成時間のいずれかの決定により計算される。処理が影響するときスループットTpは次のように説明される、
【００４６】
Tp＝N/（U+L）                  （４）
このことは、上記Nの第１、第２のレンジの場合である。上記Nの第３、第４のレンジでは、テストおよび配列時間はスループットに影響し、次のように説明される、
【００４７】
Tp＝N/TCt                      （５）
従来の並列テストによる方法では、スループットは特に次のように計算される、
【００４８】
TP＝N/（TCt＋U+L）              （６）
【００４９】
図７の例では、処理、テストおよび配置構成の時間は、TCp=12s、Ts＝7s、Cs＝0.9s、U＝10sそしてL＝10sである。これらの時間に対するNの計算は、上記の第１のレンジ内の値では、０＜N＜１である。最大遂行スループットが、このケースではN＝１で得られることを証明するために、Nの幅広い値に対するスループットが、図７にプロットされている。スループット値は、UUTs/分でY軸に沿って現われている。ここに開示された方法のTPの値は、OPM（オプチマムパラレルメソード）としてプロットされ、TP”ライン702そしてマルチサイトテスターに対するTPの値は、プロットされかつマルチTP”704として表している。図7に示したように、ここに開示した方法で使用する最適のスループットは、N＝１の値を持って実行される。注目すべきは、ここに開示した方法でのNの増加はスループットの変化がないということである。これは、この方法でかつ０＜N＜１が使用されたとき、テストおよび配列時間は処理時間（つまり、テスト、配置構成時間がマスクされる）以下であり、処理時間はそれゆえスループットで決まる。加えて、図7に示すような従来のマルチTP704の方法にあっては、スループットはOPM  TP702によって提供される最大スループットに到達しない。さらに、従来の並列方法を使用の際には、ここに開示した並列テスト方法に匹敵するスループットに到達するためにはより大きなNが必要とされる。
【００５０】
図８は、先に述べた（N＞１）第２のレンジのNである説明例が示してある。このダイアグラムのための処理、テストおよび配置構成時間は、次のようになる；TCp＝50s、Ts＝５s、Cs＝10s、U＝15sそしてL＝９s。この場合、Nの計算でN＝６になる（言い換えるとCELL（5.5））。ここに開示した並列テスト方法をさらに説明するために、図8は、合計の処理時間 N  *（U+L）、トータルテストおよび配列時間TCt＝TCp＋N  *（Ts＋Cs）のプロットを含み、それらは、“処理“804”、“テスト”802がそれぞれ付されている。これらは、秒（Y軸に沿って）で“時間”としてプロットされ、スループット値は、UUts/分として再度プロットしてある。図８において、合計処理時間804と配置構成時間802が交差する場所は、N（N＝６）の最小値である。これは、ここに開示した並列テスト方法が使用される際のOPM  TP  802により説明される最適スループットが生じるポイントである。ここに開示した方法の使用でこのポイントを超えたNの増加は、スループットの増加ではない。テスター利用の減少以外では、大きなNの使用は最大達成可能スループットを得られる。より並列テスト資源が要求されるように、大きなNの使用はテスターまたは処理のコストを不必要に増加させる。完了するための特別な処理の待ちが必要であるように、テスターはまたアイドル時間を負う。したがって、ここに開示された並列テストおよび方法の使用で、最大スループットおよびテスター利用の双方を提供する最小のNは、テスターおよびハンドラのコストを低下させるために、計算する事ができる。
【００５１】
従来の並列テスト方法では、より大きなNが必要とされ、スループットはここに開示された並列テスト方法（例えばマルチTP  804参照）によって提供される最大利用可能スループットに到達しない、ということに注意すべきである。シーケンシャルテストおよび配置構成時間がゼロのときのみ、従来の並列テスト方法のスループットはNが極めて大きいときここに開示した方法のそれに近いものとなる。
【００５２】
図９は、先に述べた（Nが無限大）第３のレンジにおけるNの例を説明したものである。この例の処理、テストおよび配列テスト時間は、TCｐ＝15s、Ts＝0.5s、Cs＝２s、U＝1.25sそしてL＝1.25sである。上記のように、Nの大きな値が最大達成可能なスループットおよびテスターの利用に必要とされる。この例におけるトータルテストおよび配置構成時間TCt＝TCp＋N  *（Ts＋Cs）はスループットに影響し、処理時間はマスクされる。Nがこのレンジであるのでマスキングが起こり、処理時間（U＋L）は、シーケンシャルテストおよび配置構成時間（Ts＋Cs）に等しくなる。これが起こるとき、並列テスト方法のためのオーバーヘッド時間は、並列テストと配置構成時間TCpになる。したがって、Nが非常に大きくなるにつれて、TCpのオーバーヘッド時間はトータルテストおよび配置構成時間において無視でき、スループットは１/（Ts＋Cs）に近くなる。この結果はOPM  TP902にてみることができる。図９は、ここに開示した方法がシングルテスト資源の使用で最適スループットレベルの遂行を証明するものである。図９に示すように、Nが最小に戻ったときでさえも、ここに開示した並列テスト方法のスループットは、従来の並列テスト方法（例えばマルチTP  904参照）のそれの2倍である。
【００５３】
図１０は、第４のレンジに対して述べたようにN＜０（Nが負）である例の説明を示したものである。この例の処理、テストおよび配置構成時間は、TCp＝７s、Ts＝0s、Cs＝0.9ｓ、U＝0.4sそしてL＝0.4sである。先に述べたように、Nがこの負レンジに陥ったときは、それは最適スループットおよび最大テスター利用のための値を表せないものとなる。さらには、これは極限までスループットの増加が続くような図９の例の説明に近いものである。図10に示したように、OPM  TP  1002がNと共に増加し、そしてNが大きくなるにつれて１/（Ts＋Cs）に近いものと成る。加えて、先の例のように、ここに開示した方法のスループットは、従来のテスト方法（例えばマルチTP1004参照）のそれの約2倍である。
それは電子回路の生産テストおよび配置構成スループットの最適化のための先に述べたシステム、方法の修正、変形である従来技術によってさらに理解され、システムは、ここに開示した発明のコンセプトから外れることなくなされる。したがって、発明は添付の請求項のスコープ、スピリットを除いて限定して解釈されるものではない。
【図面の簡単な説明】
【００５４】
【図１ａ】従来の一連のテスト装置のブロックダイアグラム
【図１ｂ】従来の複数サイトテスト構成のブロックダイアグラム
【図２】従来のネットワークによるテスト環境のブロックダイアグラム
【図３】並列テストアーキテクチュアのブロックダイアグラム
【図４】図3の並列テストアーキテクチュアの他の態様のブロックダイアグラム
【図５】並列テストアーキテクチュアであるこの発明によるシステムおよび電子回路の生産におけるテストと構成配置の最大スループットのためのシステムのブロックダイアグラム
【図６ａ】図５のシステムによって連続的に遂行する並列テストの第１の典型タイムラインのダイアグラム
【図６ｂ】図５のシステムによって連続的に遂行する並列テストの第２の典型タイムラインのダイアグラム
【図７】図５のシステムによるスループットを表した第１のダイアグラム
【図８】スループットおよびテストを表しかつ図５システムの処理時間の第２のダイアグラム
【図９】図５のシステムのスループットを表した第３のダイアフラム
【図１０】図５のシステムのスループットを表した第４のダイアフラム
【符号の説明】
【００５５】
ＵＵＴｓ：          テスト対象ユニット
ＡＴＥ：            自動化対象ユニット
３００：            並列テストアーキテクチュア
５１４Ａ、５１４Ｂ：区分
【図１ａ】
2006528359.tif 000003
【図１ｂ】
2006528359.tif 000004
【図２】
2006528359.tif 000005
【図３】
2006528359.tif 000006
【図４】
2006528359.tif 000007
【図５】
2006528359.tif 000008
【図６ａ】
2006528359.tif 000009
【図６ｂ】
2006528359.tif 000010
【図７】
2006528359.tif 000011
【図８】
2006528359.tif 000012
【図９】
2006528359.tif 000013
【図１０】
2006528359.tif 000014
【国際調査報告】
2006528359.tif 000015