(57)【要約】通信システムにおけるミッドアンブルを生成するためのアーキテクチャであり、本アーキテクチャでは、１組の同一の双方向部分循環シフト・レジスタ（ＰＣＳＲ）を、基本ミッドアンブル・コードの異なるセグメントを並列にシフトするのに使用し、すべての双方向ＰＣＳＲの長さの合計が最終ミッドアンブル・シーケンスの長さと等しい。本発明では、基本ミッドアンブル・コードを周期的に拡張し、特殊なシーケンスの元のコードとしてＰＣＳＲにロードする。同時に、コンパレータを、シフト方向およびシフト・ステップ量の制御に使用する。そのアーキテクチャがすべてのシフト動作を完了したとき、そのＰＣＳＲ中の特殊なシーケンスはすべて、最終ミッドアンブル・シーケンスとしてダウンロードされる。本アーキテクチャは、デバイスの高い再使用率を有すると共に、ゲート資源コストを低減する。
2006512834.tif 000002
【特許請求の範囲】
【請求項１】
双方向部分循環シフト・レジスタであって、
Ｌが１を超える正の整数であり、データを双方向にシフトできるＤ１からＤＬまでが直列に接続された１組のデータ・レジスタと、
２つの部分フィードバック・ラインであって、一方が、循環を構成するための中間のデータ・レジスタＤｎからＤ１までのフィードバックであり、他方が、循環を構成するための中間のデータ・レジスタＤｍからＤＬまでのフィードバックであり、ただし、ｍ＜ｎ、かつｍ、ｎはそれぞれ１を超える正の整数である２つの部分フィードバック・ラインと、
双方向部分循環シフト・レジスタの左／右シフト動作モードを選択するのに用いられる方向制御入力と
を含む双方向部分循環シフト・レジスタ。
【請求項２】
前記動作モードが選択されたとき、一部のデータだけがシフト循環に入り、データの残りの部分は所定数の循環が行われた後、最終的にシフトアウトされる、請求項１に記載の双方向部分循環シフト・レジスタ。
【請求項３】
２つの部分フィードバック・ラインが対称である、請求項１に記載の双方向部分循環シフト・レジスタ。
【請求項４】
通信システムにおけるミッドアンブル生成のためのアーキテクチャであって、
並列で同一の１組の、請求項１に記載の双方向部分循環シフト・レジスタを含み、
２次元マトリクスが、双方向部分循環シフト・レジスタの各データ・レジスタを識別するために使用され、各双方向部分循環シフト・レジスタが同じ長さを有しており、またすべての前記双方向部分循環シフト・レジスタの合計長が最終ミッドアンブル・シーケンスの長さに等しいアーキテクチャ。
【請求項５】
前記アーキテクチャが合計Ｎ×Ｗ＝Ｌｍ個のデータ・レジスタを含み、Ｎが前記アーキテクチャの各双方向部分循環シフト・レジスタ中の前記データ・レジスタの数を表し、Ｗが前記アーキテクチャにおける前記双方向部分循環シフト・レジスタの数を表している、請求項４に記載のアーキテクチャ。
【請求項６】
それらの前記双方向部分循環シフト・レジスタの前記方向制御入力が接続され、そのすべての双方向部分循環シフト・レジスタの左／右シフト動作モードが統一された方向制御入力信号によって制御される、請求項４に記載のアーキテクチャ。
【請求項７】
前記アーキテクチャがさらに、コンパレータを含み、その出力が前記方向制御入力信号として、その前記双方向部分循環シフト・レジスタの前記動作モードを定義するのに使用される、請求項６に記載のアーキテクチャ。
【請求項８】
それらの前記双方向部分循環シフト・レジスタが同期して全く並列に動作し、相互間でデータの交換または送信を行うことのない、請求項４に記載のアーキテクチャ。
【請求項９】
通信システムにおいて、請求項４に記載のアーキテクチャを用いてミッドアンブルを生成する方法であって、
ａ．基本ミッドアンブル・シーケンス全体が周期的に拡張され、請求項４に記載のアーキテクチャの前記双方向部分循環シフト・レジスタにロードされるステップと、
ｂ．ステップａが達成されたとき、コンパレータが前記システムに要求されるミッドアンブルの数ｋを定数Ｋ／２と比較し、すべての前記双方向部分循環シフト・レジスタのシフト方向を決定するステップであって、Ｋはｋと等しいかそれ以上であり、かつＫおよびｋが１以上の正の整数であるステップと、
ｃ．次いで、すべての前記双方向部分循環シフト・レジスタの前記シフト量が、前記双方向部分循環シフト・レジスタの前記シフト方向、前記ミッドアンブルの数ｋ、および定数Ｋによって決定されるステップと、
ｄ．前記決定されたシフト方向およびシフト量に従って、それらの双方向部分循環シフト・レジスタすべてがシフト動作するステップと、
ｅ．前記アーキテクチャが前記要求されたシフト動作を終了すると、それらの双方向部分循環シフト・レジスタ中のすべてのデータが最終ミッドアンブル・シーケンスとしてロードされるステップと
を含む方法。
【請求項１０】
前記ステップａの前記拡張された基本ミッドアンブル・シーケンスが、請求項４に記載の前記アーキテクチャにおける前記双方向部分循環シフト・レジスタに左から右への列優先シーケンスで順番にロードされる、請求項９に記載の方法。
【請求項１１】
前記ミッドアンブル数ｋが前記ステップｂで前記初期定数Ｋ／２未満であるとき、すべての双方向部分循環シフト・レジスタが、右シフト・モードで動作し、そうでない場合は、すべての双方向部分循環シフト・レジスタが左シフト・モードで動作する、請求項９に記載の方法。
【請求項１２】
前記ステップｃで双方向部分循環シフト・レジスタが右シフト・モードで動作するとき、前記シフト量がＫ−ｋであり、そうでない場合は、前記シフト数がｋである、請求項９に記載の方法。
【請求項１３】
前記双方向部分循環シフト・レジスタが、前記ステップｄで同一方向および同一量のシフト動作を行う、請求項９に記載の方法。
【請求項１４】
すべての前記双方向部分循環シフト・レジスタが、前記ステップｅで最終ミッドアンブル・シーケンスとして左から右への列優先シーケンスで順番にダウンロードされる、請求項９に記載の方法。
【請求項１５】
請求項４に記載の、ミッドアンブルを生成する前記アーキテクチャを共に含めた、受信装置および送信装置を含む通信システム。
【請求項１６】
前記受信装置におけるミッドアンブルを生成する前記アーキテクチャが、前記受信装置中の基本シーケンス・メモリから基本ミッドアンブル・シーケンスを取得し、前記基本ミッドアンブル・シーケンスを処理して最終ミッドアンブル・シーケンスを取得し、次いで、前記最終ミッドアンブル・シーケンスを、チャネル評価手段および前記受信装置の同期保持の微調手段に送信する、請求項１５に記載の通信システム。
【請求項１７】
前記送信装置におけるミッドアンブルを生成する前記アーキテクチャが、前記送信装置の基本シーケンス・メモリから基本ミッドアンブル・シーケンスを取得し、前記基本ミッドアンブル・シーケンスを処理して最終ミッドアンブル・シーケンスを取得し、次いで、前記最終ミッドアンブル・シーケンスを、前記送信装置中のマルチプレクサに送信する、請求項１５に記載の通信システム。
【請求項１８】
請求項４に記載の、ミッドアンブルを生成する前記アーキテクチャを共に含む受信装置および送信装置を含む移動体端末。
【請求項１９】
前記受信装置におけるミッドアンブル生成の前記アーキテクチャが、前記受信装置中の基本シーケンス・メモリから基本ミッドアンブル・シーケンスを取得し、前記基本ミッドアンブル・シーケンスを処理して最終ミッドアンブル・シーケンスを取得し、次いで、前記最終ミッドアンブル・シーケンスを、チャネル評価手段および前記受信装置の同期保持の微調手段に送信する、請求項１８に記載の移動体端末。
【請求項２０】
前記送信装置におけるミッドアンブルを生成する前記アーキテクチャが、前記送信装置の基本シーケンス・メモリから基本ミッドアンブル・シーケンスを取得し、前記基本ミッドアンブル・シーケンスを処理して最終ミッドアンブル・シーケンスを取得し、次いで、前記最終ミッドアンブル・シーケンスを、前記送信装置中のマルチプレクサに送信する、請求項１９に記載の移動体端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信システムに関し、特に、通信システムにおいてミッドアンブルを生成するためのアーキテクチャに関する。
【背景技術】
【０００２】
大部分のＴＤＤ（時分割２重通信）およびＣＤＭＡ（符号分割多元接続）通信システムでは、内部に持続的かつ特有のステアリング（steering）チャネルがないので、チャネル評価および正確な同期調整、すなわち、ＰＮ（擬似雑音）追跡は、トレーニング・コードを処理することによって達成される。
【０００３】
普通、ミッドアンブルなどのトレーニング・シーケンスは、転送空間の中間に埋め込まれた強い自己相関（self-related）および相互相関（co-related）特徴を有する１組の特殊なコード・シーケンスである。例えば、図１に示すように、一般の地上移動体無線アクセス電子通信網、すなわち、ＴＤ−ＳＣＤＭＡ（time division and synchronous code division multi-access）システムのＵＴＲＡＮ  ＴＤＤの低速コード部分レート・モードでは、１４４ビットのミッドアンブルが２つのデータ・セグメント間に位置している。
【０００４】
同じ地域（community）中の様々なユーザを異なるチャネルに分割するために、その地域の各移動体ユーザは自分のミッドアンブルを有する。前述のように、そのすべてのミッドアンブルは、強い相互相関のある特徴を有しており、混信した信号からシステムのために任意のユーザの信号を抽出することを可能にする。
【０００５】
通常、ミッドアンブルは、システムの規定によって事前定義された固定のコード群から生成され、全体のネットワーク設定中に各地域に送達される。その固定のコード群は基本ミッドアンブルとよばれる。ＵＴＲＡＮ  ＴＤＤ（３．８４Ｍｃｐｓおよび１．２８Ｍｃｐｓモード）では、ミッドアンブルの生成は、Ｓｔｅｉｎｅｒの式に基づく。ある地域におけるすべてのユーザのミッドアンブルは、基本シーケンスから推論できる。図２にミッドアンブルの生成を示す。
【０００６】
各特有の基本ミッドアンブルに関するかぎり、その２進数形式はベクトルｍｐで表される。
ｍｐ＝（ｍ１,ｍ２,・・・ｍｐ）                              （１）
【０００７】
パラメータｐは基本ミッドアンブルの長さを表す。例えば、ＵＴＲＡＮ  ＴＤＤの低速コード部分レート・モードでは、ｐ＝１２８である。
【０００８】
ＵＴＲＡＮ  ＴＤＤは、最終ミッドアンブルを生成するためにＳｔｅｉｎｅｒの式を用いる。それを得るために、ベクトルｍｐを周期的に次の長さに拡張する。
ｉｍａｘ＝Ｌｍ+（Ｋ−１）・Ｗ                               （２）
ここで、ＬｍおよびＫは、システム・パラメータ（通常、Ｌｍからｐを引いた結果はＫよりも整数倍大きい）であり、
Ｗ＝ｐ／Ｋ                                                  （３）
【０００９】
新しいベクトルｍの最初のｐ個のコード・エレメントは、ベクトルｍｐのｐ個のコード・エレメントと同じであり、その後のコード・エレメントは最初のコード・エレメントを繰り返す。
【数１】
2006512834.tif 000003
【００１０】
次いで、Ｓｔｅｉｎｅｒの式により、周期的な基本ミッドアンブルｍから長さＬｍのミッドアンブルｍ（ｋ）を得る。
【数２】
2006512834.tif 000004
【００１１】
ユーザｋのミッドアンブルのコード・エレメント
【数３】
2006512834.tif 000005
が生成されるそのベースは、以下のように生成される。
【数４】
2006512834.tif 000006
【００１２】
基本ミッドアンブルおよび最終ミッドアンブルの長さは等しくなく（すなわち、ｐ≠Ｌｍ）、また拡張した基本ミッドアンブル中の異なるミッドアンブルは、異なる初期位相を有しているので、すべてのミッドアンブル（すなわち、Ｋ個のミッドアンブルのすべて）を生成するために、従来の循環シフト・レジスタ（ＣＳＲ）に基づくアーキテクチャを用いるのは不便である。１つの可能な解決策は、２×ｐ個のラッチを用いて拡張された基本ミッドアンブルをすべてロードし、必要なミッドアンブルの総数ｋにより特有のコード・セグメントを抽出することである。例えば、図２に示すように、（Ｋ−１）のミッドアンブルを得るために、ラッチ１＋ＷからラッチＬｍ＋Ｗまでのコンテンツを出力する。
【００１３】
上記のアーキテクチャおよびシステム・パラメータによると、２×ｐ個のラッチを使用しなくてはならない。さらに、（ｍ（１）からｍ（ｋ）までの）すべての可能なミッドアンブルを生成するために、大規模で複雑なマルチプレクサを使用して、ラッチの様々なセグメントの出力を維持する必要がある。さらに、通常、第３世代（３Ｇ）移動体通信システムの内部トランシーバのコード生成装置中で単純なラッチは使用されない。また、各時間空間において、システムは１つのミッドアンブルを生成する必要があるだけなので、装置の再使用率はかなり低い。それは、ＡＳＩＣおよび組込み型プラットフォームの設計にとって非常に不経済である。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ミッドアンブルを生成するための特有のアーキテクチャを次に提案する。そのアーキテクチャは、高い再使用率を有し低コストである。
【課題を解決するための手段】
【００１５】
本発明は、通信システムにおいて、ミッドアンブルを生成するためのアーキテクチャを提供することである。従来のアーキテクチャと比較して、本アーキテクチャによる資源の再使用率は高くかつ低コストである。
【００１６】
本発明は、双方向部分循環シフト・レジスタに基づいており、このレジスタは、Ｌが１を超える正の整数であり、データを双方向にシフトできるＤ１からＤＬまでが直列に接続された１組のデータ・レジスタと、２つの対称的な部分フィードバック・ラインであって、一方が、循環を構成するための中間のデータ・レジスタＤｎからＤ１までのフィードバックであり、他方が、循環を構成するための中間のデータ・レジスタＤｍからＤＬまでのフィードバックであり、ただし、ｍ＜ｎ（ｍ、ｎはそれぞれ１を超える正の整数）である２つの対称的な部分フィードバック・ラインと、双方向部分循環シフト・レジスタの左／右のシフト動作モードを選択するのに使用される方向制御入力とを含んでいる。動作モードが選択されたとき、一部のデータだけがシフト循環に入り、残りの部分のデータは、一定数の循環が行われた後、最終的にシフトアウトされる。
【００１７】
本発明は、並列な１組の同一の双方向部分循環シフト・レジスタを含む、通信システムにおけるミッドアンブル生成のためのアーキテクチャを提案する。ただし、２次元マトリックスの下付き文字を双方向部分循環シフト・レジスタの各データ・レジスタを識別するために使用するが、各双方向部分循環シフト・レジスタは同一長さであり、すべての双方向部分循環シフト・レジスタの合計長は最終のミッドアンブル・シーケンスの長さに等しい。その双方向部分循環シフト・レジスタの方向制御入力は共に結合されており、すべての双方向部分循環シフト・レジスタの左／右シフト動作モードは、統一された方向制御入力信号によって制御される。本アーキテクチャはコンパレータも含み、その出力が方向制御入力信号として、前記双方向部分循環シフト・レジスタの動作モードを定義するために使用される。それらの双方向部分循環シフト・レジスタはすべて、同期して完全に並列に動作し、相互間でデータの交換または送信を行うことはない。
【００１８】
通信システムにおいて、本アーキテクチャによるミッドアンブル生成方法は以下のものを含む。すなわち、まず、基本ミッドアンブル・シーケンス全体が周期的に拡張され、左から右への列優先シーケンスで順番に本アーキテクチャの双方向部分循環シフト・レジスタのすべてにロードされる。初期データ、すなわち、拡張された基本ミッドアンブル・シーケンスが、本アーキテクチャにロードされた後、コンパレータは、システムが必要とするミッドアンブル数を初期定数と比較し、すべての双方向部分循環シフト・レジスタのシフト方向を決定する。すべての双方向部分循環シフト・レジスタは、ミッドアンブル数が初期定数未満であるとき、右シフト・モードで動作し、そうでない場合は、すべての双方向部分循環シフト・レジスタは左シフト・モードで動作する。すべての双方向部分循環シフト・レジスタのシフト量は、双方向部分循環シフト・レジスタのシフト方向、ミッドアンブルｋの数、および初期定数Ｋによって決定される。双方向部分循環シフト・レジスタが右シフト・モードで動作する場合、シフト量はＫ−ｋであり、そうでない場合、シフト数はｋである。定義されたシフト方向とシフト量に従って、双方向部分循環シフト・レジスタは、並列に同方向でかつ同量のシフト動作をする。要求されたシフト動作を本アーキテクチャが終了すると、その双方向部分循環シフト・レジスタ中のすべてのデータが最終のミッドアンブル・シーケンスとして左から右への列優先シーケンスで順番にダウンロードされる。
【００１９】
本発明の明らかな効果は次の通りである。すなわち、本発明は、設計者にデバイスの高い再使用率および低コストを提供する。本発明の主要な部分は、通常のシフト・レジスタを組み合わせた１組の双方向部分循環シフト・レジスタである。シフト・レジスタは、（チャネル・コードやディスタービング・コード（disturbing code）などの）３Ｇコード生成装置において広く使用されている。３Ｇシステムでは、ミッドアンブル・シーケンスおよび他のコード・シーケンス（チャネル・コードやディスタービング・コードなど）は、同時に生成される必要がなく、したがって、設計者は本発明を容易に他のコード生成装置に融合することができ、またハード・デバイスを様々な期間で再使用することが可能となり、それにより資源の再使用率が改善される。提案のアーキテクチャは、多くのゲート資源を節約する。従来のアーキテクチャは、拡張されたシーケンスを周期的に記憶するために少なくとも２×ｐ個のラッチを使用する必要がある。しかし、本発明は、Ｌｍ個のデータ・レジスタを必要とするだけであり、通常、Ｌｍは２×ｐの約半分である。ラッチは、データ・レジスタと同程度の数のゲート資源を消費するので、本発明は、ほぼ半分のゲート資源を節約することになる。
【００２０】
本発明を、添付の図面を参照し、さらに詳細に、また例として説明する。
【発明を実施するための最良の形態】
【００２１】
次に、添付の図および実装例と共に、本発明のさらなる説明を提示する。
【００２２】
図３は、本発明における双方向部分循環シフト・レジスタの構造を示す。図３に示すように、双方向ＰＣＳＲは、Ｌが１を超える正の整数であり、データを双方向にシフトできるＤ１からＤＬまでが直列に接続された１組のフリップフロップと、２つの対称的な部分フィードバック・ラインであって、一方が、循環を構成するための中間のデータ・レジスタＤｎからＤ１までのフィードバックであり、他方が、循環を構成するための中間のデータ・レジスタＤｍからＤＬまでのフィードバックであり、ただし、ｍ＜ｎ（ｍ、ｎはそれぞれ１を超える正の整数）である２つの対称的な部分フィードバック・ラインと、前記双方向ＰＣＳＲにデータをロードするために使用される１組のデータ・ローディング・ラインと、フリップフロップに応じて双方向ＰＣＳＲからデータを出力するのに使用されるデータ出力ラインと、方向制御入力とを含む。
【００２３】
双方向ＰＣＳＲと従来のＣＳＲの明らかな違いは、方向制御入力および対称的な部分フィードバック・ラインにある。方向制御入力は、双方向部分循環シフト・レジスタの左／右シフト動作モードを選択するのに使用される。図３で、双方向の矢印は、双方向ＰＣＳＲの左／右シフト動作モードを表すのに使用される。従来のＣＳＲとは異なり、双方向ＰＣＳＲは、シフトアウトしたデータをフィードバックせずに、特定の中間フリップフロップの出力だけを内部のシフト・フリップフロップにフィードバックする。例えば、図３で、中間のフリップフロップＤｍおよびＤｎは、ＤＬおよびＤ１にフィードバックされる、すなわち、一部のシーケンスだけが双方向ＰＣＳＲ中で循環シフトし、残りの部分は、定義されたシフト量の後に最終的にシフトアウトされる。例えば、図３で、方向制御入力が左シフト動作モードを選択した場合、ＤｍからＤＬまでデータは循環シフトし、Ｄ１からＤｍ−１のデータは、ｍ−１回のシフト量の後に順番にシフトアウトされることになる。
【００２４】
図４は、双方向ＰＣＳＲに基づく本発明のミッドアンブル生成のアーキテクチャを示す。レジスタの連鎖が長くなりすぎるのを回避するために、提案の本発明のアーキテクチャは、１組の双方向ＰＣＳＲを用いる。図４で示すように、全体のアーキテクチャは、Ｗ個の同じＰＣＳＲを含み、各ＰＣＲＳは、Ｎ個のフリップフロップを含む。それらの双方向部分循環シフト・レジスタの方向制御入力は共に接続され、すべての双方向部分循環シフト・レジスタの左／右シフト動作モードが統一された方向制御入力信号によって制御される。本アーキテクチャはコンパレータも含み、その出力が方向制御入力信号として、前記双方向部分循環シフト・レジスタの動作モードを定義するために使用される。それらの双方向部分循環シフト・レジスタはすべて、同期して完全に並列に動作し、相互間でデータの交換または送信を行うことはない。
【００２５】
図４で、２次元マトリクスの下付き文字が、すべての双方向ＰＣＳＲの各フリップフロップを識別するのに使用される。例えば、ＲＭＮは、双方向ＰＣＳＲ  ＭにおけるＮ番目のフリップフロップを表す。１個の双方向ＰＣＳＲのみの場合のように、初期データを、入力バスを介して同時にすべての双方向ＰＣＳＲにロードすることができ、またすべての双方向ＰＣＳＲ中のデータを、出力バスを介して出力することもできる。
【００２６】
図４で、パラメータＷは、式（３）、および
【数５】
2006512834.tif 000007
【数６】
2006512834.tif 000008
によって定義される。
【００２７】
ＵＴＲＡＮ  ＴＤＤシステムにおいて、上記のアーキテクチャを用いてミッドアンブルを生成する方法は以下の諸ステップを含む。
【００２８】
初めに、長さがｐである基本ミッドアンブル全体を周期的に拡張し、初期データとしてアーキテクチャ中のＷ個の双方向ＰＣＳＲにそれをロードする。そのアーキテクチャは、合計Ｎ×Ｗ＝Ｌｍ個のフリップフロップを含む。データがロードされる順番は、以下の式で表される。
【数７】
2006512834.tif 000009
ただし、ｍｉ、１≦ｉ≦ｐは、式（１）の基本ミッドアンブルのコード・エレメントである。
【００２９】
図５は、初期データ・シーケンスＭがロードされた後の本発明のすべての双方向部分循環シフト・レジスタの状態を示す。長さがｓのシーケンスＭが初期データとして上記のアーキテクチャにロードされた後におけるすべての双方向ＰＣＳＲの状態を図５に示す。図５から分かるように、初期データは、アーキテクチャ中の双方向ＰＣＳＲすべてに、左から右への列優先シーケンスで順番にロードされている。
【００３０】
初期データがロードされた後、コンパレータがシステムで要求するミッドアンブル数ｋを定数Ｋ／２と比較する。比較結果は、すべての双方向ＰＣＳＲの動作モードに直接影響する。
【数８】
2006512834.tif 000010
である場合、すべての双方向ＰＣＳＲは左シフト・モードで動作する。
【数９】
2006512834.tif 000011
である場合、すべての双方向ＰＣＳＲは、右シフト・モードで動作する。
【００３１】
左／右のシフト量Ｎｓは、以下の式から得られる。
【数１０】
2006512834.tif 000012
【００３２】
明らかに、可能な任意のミッドアンブルを得るために、本アーキテクチャにおける双方向ＰＣＳＲは、最大で
【数１１】
2006512834.tif 000013
の量の左シフト、または
【数１２】
2006512834.tif 000014
の量の右シフトが必要である。
【００３３】
上記のアーキテクチャが必要なシフト動作を終了した後、Ｗ個の双方向ＰＣＳＲ中のデータがすべて、最終ミッドアンブルとしてダウンロードされることになる。データがダウンロードされる順番は初期データがロードされた順番と同じ、すなわち、左から右への列優先シーケンスで順番に行われる。それは、データ・マッピングが以下の式で表されることを意味する。
【数１３】
2006512834.tif 000015
ただし、
【数１４】
2006512834.tif 000016
は、式（５）で定義された最終ミッドアンブルのコード・エレメントである。Ｗ個のすべての双方向ＰＣＳＲ中のデータが最終ミッドアンブルとして出力される場合、データ出力のマッピングは図６で示される。
【００３４】
以下は、ＵＴＲＡＮ  ＴＤＤの低速コード比モード（１．２８Ｍｃｐｓモード）における本発明のアーキテクチャを用いたミッドアンブルｍ（１）を生成する一実施例である。
【００３５】
ＵＴＲＡＮ  ＴＤＤの低速コード比モードでは、ｐ＝１２８、Ｌｍ＝１４４であり、Ｋ＝１６と仮定する。式（３）により、Ｗ＝１２８／１６＝８である。したがって、アーキテクチャ中で、長さ１８の双方向部分循環シフト・レジスタを全部で８個使用することになる。パラメータＳ＝（１４４−１２８）／８＝２（式（８）参照）であるから、２つの対称な部分フィードバック・ラインは、対応する第２のビットからそれぞれ循環を開始する。
【００３６】
初期データがロードされた後のアーキテクチャの状態を図７に示す。ただし、ｍｉ  １≦ｉ≦１２８は、式（１）で定義される基本ミッドアンブルのコード・エレメントを表すのに用いられる。
【００３７】
コンパレータは、必要なミッドアンブル数ｋ＝１を定数Ｋ／２＝８と比較する。式（１０）および前述の判定ルールにしたがって、アーキテクチャは１つ右シフト動作を実行する必要がある。図８は、すべての双方向ＰＣＳＲが１つ右シフト動作を実行した後のアーキテクチャの状態を示す。
【００３８】
式（１１）で定義されたデータのダウンロード順番にしたがって、出力を得ることができる。すなわち、最終のミッドアンブルｍ（１）は、
ｍ１２１・・・ｍ１２８ ｍ１ ｍ２・・・ｍ１２７ ｍ１２８ ｍ１・・・ｍ８
出力コードはまた、式（５）および（６）から得ることができ、それはｍ（１）と同じである。
【００３９】
本発明のミッドアンブル生成アーキテクチャによると、任意のミッドアンブルがＫ／２ステップ内で生成される。ＵＴＲＡＮ  ＴＤＤの高速または低速コード比モードでは、Ｋｍａｘ＝１６であり、したがって、ミッドアンブル生成のための本発明のアーキテクチャを用いると最も長い待ち時間が８クロック・サイクルだけである。
【００４０】
従来のアーキテクチャとは異なり、本発明のアーキテクチャは、資源の高い再使用率をユーザに提供し、多くのゲート資源を節約する。従来のアーキテクチャは、周期的に拡張されたシーケンスを記憶するために少なくとも２×ｐ個のラッチを使用する必要がある。しかし、本発明は、Ｌｍ個のフリップフロップを必要とするだけであり、通常、Ｌｍは２×ｐの約半分である。例えば、ＵＴＲＡＮ  ＴＤＤの低速コード比モードでは、２×ｐ＝２５６、Ｌｍ＝１４４である。提案のアーキテクチャは、ほぼ半分のゲート資源を節約する。
【００４１】
ミッドアンブルを生成するための本発明のアーキテクチャは、通信システムまたは移動体端末または基地局における受信装置および送信装置で使用することができる。
【００４２】
図９は、本発明のアーキテクチャを含む受信装置の部分的な構造を示す。図９に示すように、受信装置のミッドアンブル生成アーキテクチャ９２は、受信装置の基本シーケンス・メモリから基本ミッドアンブル・シーケンスを取得し、その基本ミッドアンブル・シーケンスを処理して最終ミッドアンブル・シーケンスを取得し、次いで、その最終ミッドアンブル・シーケンスを、チャネル評価手段９３および受信装置の同期保持の微調（micro tuning）手段９４に送信する。受信装置の他の手段は、既存の技法によるものであり、図９に示していない。
【００４３】
図１０は、本発明のアーキテクチャを含む送信装置の部分的な構造を示す。図１０に示すように、送信装置におけるミッドアンブル生成のアーキテクチャ１０２は、送信装置の基本シーケンス・メモリ１０１から基本ミッドアンブル・シーケンスを取得し、その基本ミッドアンブル・シーケンスを処理して最終ミッドアンブル・シーケンスを取得し、次いで、送信装置中のマルチプレクサ１０３にその最終ミッドアンブル・シーケンスを送信する。送信装置の他の手段は既存の技法によるものであり、図１０には示していない。
【図面の簡単な説明】
【００４４】
【図１】ＵＴＲＡＮ  ＴＤＤの低速コード部分比モードにおける時間空間構造を示す図である。
【図２】Ｓｔｅｉｎｅｒの式に基づくＵＴＲＡＮ  ＴＤＤのミッドアンブルの生成を示す図である。
【図３】本発明の双方向部分循環シフト・レジスタの構造を示す図である。
【図４】ミッドアンブルの生成を双方向部分循環シフト・レジスタに基づいて行う本発明のアーキテクチャの構造を示す図である。
【図５】初期データ・シーケンスＭがロードされた後の本発明によるすべての双方向部分循環シフト・レジスタの状態を示す図である。
【図６】本発明の出力データのマッピングを示す図である。
【図７】初期データがロードされた後の本発明によるアーキテクチャの状態を示す図である。
【図８】右シフト動作が１つ実行された後の本発明によるアーキテクチャの状態を示す図である。
【図９】本発明のアーキテクチャを含む受信装置の部分的な構造を示す図である。
【図１０】本発明のアーキテクチャを含む送信装置の部分的な構造を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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