(57)【要約】高速半導体テストシステムは、テストヘッド内のピンカードが放射方向に配列されるように設計されており、ＤＵＴはテストヘッド上の中央に設けられている。各ピンカードが放射状に配列されているため、中央に面したピンカードの側部はＤＵＴに近接しており、その結果として往復遅延（ＲＴＤ）が減少される。更に、それぞれのピンカードはＤＵＴから等距離に置かれる。従って、それぞれのピンカードとＤＵＴ間の経路長のばらつきが減少され、またこれにより、ＲＴＤの経路長が最小化される。
2006500580.tif 000002
【特許請求の範囲】
【請求項１】
被試験ＩＣデバイス（ＤＵＴ）をテストするための半導体テストシステムにおいて：
その各々がＤＵＴにテストベクタを供給するドライバとＤＵＴの出力信号を比較するコンパレータとを少なくとも有する、複数のピンカードと；
その複数のピンカードを格納するテストヘッドと；
そのテストヘッド上に設けられ、上記複数のピンカードに電気的に接続され、かつＤＵＴをその略中央に搭載するロードボードと；
上記ピンカードは、その内側先端がテストヘッドの中央に近接し、その外側先端がテストヘッドの内壁に近接するように、テストヘッド内に放射状に配列され、これによりピンカードとＤＵＴ間の往復遅延（ＲＴＤ）を減少させるとともに、ピンカードとＤＵＴ間の距離を均一にしたことを特徴とする半導体テストシステム。
【請求項２】
上記ＤＵＴとドライバ及びコンパレータ間を伝搬する信号のための最短経路を形成し、それにより上記ＲＴＤが減少するように、上記ドライバ及びコンパレータがピンカードの内側先端部に形成されることを特徴とする、請求項１に記載の半導体テストシステム。
【請求項３】
上記半導体テストシステムは更に、複数のピンカードを放射状に設けるために、テストヘッド内にバックプレーンを有することを特徴とする、請求項１に記載の半導体テストシステム。
【請求項４】
上記バックプレーンは、円形であり、ピンカードを搭載するための複数のコネクタが放射状に配列されていることを特徴とする、請求項３に記載の半導体テストシステム。
【請求項５】
上記バックプレーンは、方形であり、ピンカードを搭載するための複数のコネクタが放射状に配列されていることを特徴とする、請求項３に記載の半導体テストシステム。
【請求項６】
上記ピンカードは、高速テストピンを確立するための高速ドライバ及び高速コンパレータと、低速テストピンを確立するための低速ドライバ及び低速コンパレータとを有することを特徴とする、請求項１に記載の半導体テストシステム。
【請求項７】
上記高速ドライバ及び高速コンパレータは、上記ピンカードの内側先端部に形成されており、上記低速ドライバ及び低速コンパレータは、上記ピンカードの内側先端から離れた位置に形成されていることを特徴とする、請求項６に記載の半導体テストシステム。
【請求項８】
上記ピンカードは、高速テストピンを確立するための高速ドライバ・コンパレータ及びＰＬＬ回路と、低速テストピンを確立するための低速ドライバ・コンパレータ及びＰＬＬ回路とを有しており、高速ドライバ・コンパレータ及びＰＬＬ回路はピンカードの内側先端部に形成され、低速ドライバ・コンパレータ及びＰＬＬ回路はピンカードの内側先端部から離れた位置に形成されていることを特徴とする、請求項１に記載の半導体テストシステム。
【発明の詳細な説明】
【発明の分野】
【０００１】
本発明は、高速半導体テストシステムに関し、特に、被試験デバイス（ＤＵＴ）とそれぞれのピンカード上のドライバ・コンパレータ間を等距離で且つ最小の往復遅延時間（ＲＴＤ）を実現するため、テストヘッド内に放射状に配列されたピンカードを有する高速半導体テストシステムに関する。
【発明の背景】
【０００２】
半導体テストシステム（ＩＣテスタ）によって半導体集積回路デバイス（ＩＣデバイス）をテストする場合には、ＩＣテスタにより、被試験ＩＣデバイスの適切なピンに、所定のテストタイミングで生成されたテストパターン（テストベクタ）が供給される。ＩＣテスタは、テストパターンに応答して被試験ＩＣデバイスから出力される信号を受信する。この出力信号は、所定のタイミングにおいてストローブ信号により取り出され、期待データと比較されて、ＩＣデバイスが正しく機能するかどうかが検証される。
【０００３】
図１は、ＩＣテスタの基本的構成例を示す概略ブロック図である。図１の例において、テストプロセッサ１１は、テスタバスを経由してテストシステムの総合動作を制御する。パターン発生器１２は、テストプロセッサ１１からのパターンデータに基づき、タイミングデータと波形データを、それぞれタイミング発生器１３と波形整形器１４に与える。テストパターンは、パターン発生器１２からの波形データ及びタイミング発生器１３からのタイミングデータを用いて、波形整形器１４により生成される。テストパターンは、ドライバ１５を経由して被試験ＩＣデバイス（ＤＵＴ）１９に印加される。
【０００４】
テストパターンの印加の結果としてＤＵＴ１９から出力された信号は、コンパレータ１６により、所定のスレッショルド電圧レベルで論理信号に変換される。コンパレータ１６からの信号は、コンパレータ１７により、パターン発生器１２からの期待値データと比較される。その比較結果は、フェイルメモリ１８のＤＵＴ１９のアドレスに対応するに位置に記憶される。ドライバ１５、コンパレータ１６及び、被試験デバイスのピンを切り替えるスイッチ（図示せず）等は、ピンエレクトロニクス（ピンカード）２０に設けられている。
【０００５】
上記の回路構成は、半導体テストシステムのテストピン毎に構成されている。大規模の集積回路をテストするには、ＩＣテスタは、２５６テストピンから１０２４テストピンのように数多くのテストピンを有する。従って、ＩＣテスタは、数多くのピンエレクトロニクス回路２０（ドライバ及びコンパレータ）を、例えば２５６−１０２４個有しており、そのそれぞれが図１に示すような構成をなしている。
【０００６】
このようなピンエレクトロニクスカード（ピンカード）は、図２に示すように、半導体テストシステム（ＩＣテスタ）のテストヘッド内に整列して設けられる。一般に、ロードボード（パフォーマンスボード）４０は、ＩＣテスタのテストヘッド３０上に設けられる。被試験ＩＣデバイス（ＤＵＴ）１９は、ＩＣソケット（テストソケット）４５を経由してロードボード４０上に搭載される。図２において、集積回路（ＤＵＴ）は、この分野で周知のように、一般にＩＣパッケージに収納されたＩＣチップにより構成されている。
【０００７】
現在の半導体集積回路（ＩＣ）における一般的な速度仕様は、ＧＨｚ（ギガヘルツ）となっている。この速度は、この数年のうちに十数ＧＨｚに増加すると予測されている。これらの高速半導体集積回路をテストするためには、テストパターン（テストベクタ）を、高速被試験ＩＣの速度に相当するような、高速で印加することが望ましい。機能テストベクタを、ＩＣチップの動作する規定速度で用いて実行するテストを、この技術分野において「アトスピードテスティング」と称している。
【０００８】
図２の構成において、ドライバからＤＵＴ、およびＤＵＴからコンパレータの順の往復遅延（ＲＴＤ）により、２５０ＭＨｚ以上のチップ動作速度では、高速テストベクタの印加を妨げられる。図２に示されているように、ＲＴＤの経路には、ＤＵＴ１９のデバイスピン、ＩＣソケット４５のソケットピン、ロードボード４０のトレース及び、テストヘッド３０内のドライバ１５とコンパレータ１６間のワイヤが含まれている。一般に、ＲＴＤは、現在の半導体テストシステム（ＩＣテスタ）において、２ｎｓ（ナノセカンド）程度である。
【０００９】
ＲＴＤ時間は、ＩＣテスタがテストベクタをＤＵＴ１９の双方向性ピンに印加する速度を制限する。双方向性ピンとは、Ｉ／Ｏ（入力出力）ピンであり、入力モードと出力モード間を切り替える。このような双方向性ピンをテストする場合に、デバイスピンとＩＣテスタ間の経路は、テスタドライバ１５とテスタコンパレータ１６間とにより共用される。従って、テスタドライバ１５からのテストパターンはＤＵＴ１９に印加され、その結果としての信号はコンパレータ１６に送り返される。そして、テスタドライバ１５からＤＵＴ１９へのドライブ信号は、ＤＵＴの出力データがテスタコンパレータ１６に到着し、またトライステート状態がこの一通路を伝播するに十分の時間が経過するまで待機しなければならない。
【００１０】
従って、ＤＵＴの双方向性ピンをテストする場合において、双方向性ピンの入力状態から出力状態への切り替えスピードは、この経路における物理的遅延よりも遅くしなければならない。図３Ａ及び図３Ｂは、双方向性信号の典型的なタイミングを示す。図３ＡはＩＣテスタ内のクロック信号を示し、図３ＢはＤＵＴ１９の双方向性ピンに見られる波形を示している。図３Ｂの波形は更に、各種のタイムセグメント（時間要素）を含んでいる。この場合、テスタがテストできる最大周波数は、次のように定義される：
テストの最大周波数＝セットアップ時間（Ａ）＋アクティブからトライステートまでの時間間隔（Ｂ）＋データがトライステートへ転移してコンパレータに到着するまでの伝播時間（Ｈ）＋ドライバ信号がＤＵＴに到着するまでの時間（Ｉ）。
【００１１】
図３Ｂは各種のタイムセグメントを示しているが、説明を簡素化するために、本発明に関する要素についてのみ説明する。この例において、簡素化のために、時間要素Ｈと時間要素Ｉは、それぞれＲＴＤの１／２に等しいとする。また、簡素化のために、セットアップは１ｎｓ（ナノセカンド）で（図３Ｂの時間要素Ａ）、アクティブからトライステートまでの時間は１ｎｓ（図３Ｂの素子Ｇ）とする。従って、３ｎｓの合計遅延が、素子Ａ、Ｉ、Ｇ、Ｈを加算することにより得られる。これは、ＩＣテスタが５００ＭＨｚのような高速でテストを行うことができるとしても、実際の最高テスト周波数は、３３４ＭＨｚ程度（図３Ａの１テスタ周期または１クロック周期＝３ｎｓ）となるという意味である。このように、テスティングスピードは、ＩＣテスタの能力やＤＵＴの必要要件がそれ以上であっても、３３４ＭＨｚ程度に限定されてしまう。
【００１２】
図４Ａは、従来の半導体テストシステム（ＩＣテスタ）におけるテストヘッド内の構成例を示す斜視図である。テストヘッド５２では、複数のピンカード（ピンエレクトロニクスカード）５４が、バックプレーン５１上に整列されている。ロードボード（パフォーマンスボード）５３は、テストヘッド５２上に設けられ、全てまたは殆ど全てのピンカード５４が、そのロードボード５３に接続されている。ＤＵＴは、ロードボード５３のＩＣソケットに挿入され、従ってピンカード５４に接続される。その接続部（テストフィクスチャ）は、図の簡素化のために図４Ａには示されていない。
【００１３】
図４Ａで明らかなように、従来の半導体テストシステム内のテストヘッド５２は、通常、長方形の形状をしている。多数のピンカード５４が、図４Ｂに示すように一方向に並列に配列されている。図４Ｂは図４Ａのテストヘッド５２の上面図である。ＤＵＴは、テストヘッド５２の中央位置であり、ロードボード５３上のＩＣソケットに配置されている。
【００１４】
図４Ｂにおいて、ピンカード５４の配列の結果として、それぞれのピンカードからＤＵＴまでの距離が異なっている。例えば、図４Ｂに示すように、一番左側にあるピンカード５４とＤＵＴを接続する線６１は、ＤＵＴに一番近いピンカード５４とＤＵＴを接続する線６２と比べてはるかに長い。図を簡素化するために、線６１と線６２しか図示していないが、他の線もピンカード５４とＤＵＴ間を接続している。図で分かるように、線６１が長いので、線６１を介するＲＴＤが大きくなり、上述のようにテストの周波数を制限してしまう。
【００１５】
このようなＲＴＤの相違があるために、テストピンのタイミングを調整するために、各チャンネルにおいてスキュー調整回路を必要とする。図４Ａに示す従来技術のピンカード配列は、ＲＴＤが大きく異なるために、各スキュー調整回路は、その遅延回路にて大きな遅延時間を必要とし、その結果ハードウエア素子を増加させる。またそのようなＲＴＤのばらつきにより、半導体テストシステムの設計範囲が制限されることもある。例えば、同一のテストヘッド内にそれぞれ異なる動作スピードをもつピンカードを用いる場合、テストヘッドにピンカードを配列する範囲が制限され、設計工程が難しくなってしまう。
【００１６】
上述の双方向性信号タイミングの問題を解決するために、「デッドサイクル」または「フライバイ」構成などの技術を利用することもある（R．Rajsuman、「System-on-a-chip：Design  and  Test」、Artech  House、ISBN  1-58053107-5、2000）。「デッドサイクル」は、無動作指示（ＮＯＰ）であり、デバイスピンが出力モードから入力モードに切り替えする毎にテストベクタに挿入されるものである。「デッドサイクル」は、追加遅延を伴うので、アトスピードテスティングの目的を無意味にしてしまう。「フライバイ」構成においては、別のドライバ及びコンパレータピンのような追加のテスト資源を必要とする。これは、テスタドライバからＤＵＴへ及びＤＵＴからテスタコンパレータへの一方向経路を形成する。「フライバイ」方法は更に、その変更に対応するために多大な手作業を要するとともに、ほぼ２倍のテストチャンネル数が必要となる。いずれの方法もＲＴＤ自体を縮小することはできない。
【００１７】
従って、ＩＣテスタにおいて、ＲＴＤを減少し、複雑な追加構造を用いることなくテストスピードを増加させることのできる新規構成が必要である。さらに、ピンカード間でＲＴＤが異ならない高速テスタが必要とされている。
【発明の概要】
【００１８】
従って、本発明の目的は、ピンカードと被試験ＩＣデバイス（ＤＵＴ）間の往復遅延（ＲＴＤ）を減少させた高速半導体テストシステムを提供することである。
また、本発明の別の目的は、ＲＴＤを減少させるとともに、ピンカードをテストヘッド内に放射状に配列することにより、ＤＵＴと全てのピンカード間が等距離となる高速半導体テストシステムを提供することである。
【００１９】
また、本発明の更に他の目的は、テストヘッド内に放射状に配列されたピンカードを有する半導体テストシステムを提供することであり、それらピンカードは、異なる速度のドライバ・コンパレータを有し、それらドライバ・コンパレータは、その速度に応じてピンカード上での位置が設定されている。
本発明において、ＤＵＴはテストヘッドの中央に配置され、テストヘッド内のピンカードはそれに対し放射方向に配列されている。それぞれのピンカードが放射状に配列されているので、中央に対向するピンカードの側部はＤＵＴに近接し、これにより、往復遅延（ＲＴＤ）を減少することができる。更に、各ピンカードは、ＤＵＴ間と等距離となる。従って、それぞれのピンカードとＤＵＴ間を接続する経路長のばらつきを最小化または除去することができる。これにより、ＲＴＤのばらつきも最小化または除去することができる。
【００２０】
本発明の別の形態において、ピンカードは異なるスピードをもつドライバ・コンパレータを有している。例えば、高速ドライバ・コンパレータ、低速ドライバ・コンパレータ等である。高速ドライバ・コンパレータは、テストヘッドの中央に最も近いピンカードの内側先端に形成されており、低速ドライバ・コンパレータは、そのピンカードの外側先端に形成されている。従って、高速ドライバ・コンパレータは、ＤＵＴ間との最短距離、即ち最小のＲＴＤを有する。一方、低速ドライバ・コンパレータは、最短距離または最小のＲＴＤを必要としないためＤＵＴ間と長い距離を有する。従って、ピンカードをテストヘッド内に放射状に配列することにより、ドライバ・コンパレータの所望スピードに応じて最適な距離及びＲＴＤを得ることができる。
【発明の詳細な説明】
【００２１】
本発明の詳細について、図５Ａ−図７Ｂを参照して説明する。図５Ａの斜視図は、本発明の半導体テストシステムの基本的構成を示している。図５Ａに示すように、ピンカード７４は、テストヘッド７０の中央に対し放射状に配列されている。従って、ピンカードの一端（内側先端）はＤＵＴに近接しており、もう一端（外側先端）はテストヘッド７０の内面側に近接している。ピンカード７４は通常、テストヘッド７０内のバックプレーン（図５Ｃまたは図５Ｄ）に搭載されている。
【００２２】
ピンカード内のドライバ・コンパレータをテストフィクスチャ（図示せず）を介して接続するために、ロードボード（パフォーマンスボード）８０が、テストヘッド７０上に設けられている。ロードボード８０にはＤＵＴが搭載されており、ＤＵＴにはピンカードからＲＴＤ（往復遅延）経路を介してテストベクタが供給される。図５Ａには図示されていないが、ロードボード８０には通常、被試験ＩＣデバイス（ＤＵＴ）を配置するためにＩＣソケット（テストソケット）が設けられている。ピンカード７４は中央にあるＤＵＴに対し放射状に配列されているので、ドライバ・コンパレータをピンカード７４の内側先端に形成することにより、すべてのピンカード７４について、ＤＵＴとの間が最短距離で且つ等距離とすることができる。これは、高速ドライバ・コンパレータ１２０をピンカード７４に用いる場合に特に有利である。
【００２３】
図５Ｂは、ピンカードとＤＵＴ間におけるＲＴＤ経路６４の接続を示す上面図である。ＤＵＴは、テストヘッド７０上に設けられたロードボード８０の中央に配置されている。ピンカード７４は、テストヘッド７０内に放射状に配列されているので、全てのピンカードのそれぞれとＤＵＴ間の距離が等しい。これは、従来技術の構造とは大きくことなるものであり、図４Ａおよび図４Ｂに示すように、従来技術ではピンカードとＤＵＴ間の距離がピンカードの位置によって大きく異なる。図５Ｂでは、ピンカードの内側先端（ドライバ及びコンパレータ）とＤＵＴ間のＲＴＤ経路長を最小化できる。この構成により、ＲＴＤ経路は、従来技術のそれと比較して非常に短かくなっている。
【００２４】
図５Ｃおよび図５Ｄは、テストヘッド７０内にピンカード７４を搭載するための本発明のバックプレーン例を示している。一般に、バックプレーンは、ピンカードを受けるための多数のコネクタを有しており、テストヘッドの底面に設けられている。図５Ｃは、本発明のバックプレーン９０を示しており、その円形のバックプレーン９０にはコネクタ７８が放射状に形成されている。図５Ｄは、本発明のバックプレーン９２を示しており、その方形のバックプレーン９２にはコネクタ７８が放射状に形成されている。ピンカード７４は、コネクタ７８と接続することによりバックプレーン上に放射状に搭載される。
【００２５】
本発明は、バックプレーン９０または９２のいずれにも利用することができる。円形のバックプレーン９０は、少量の材料により作成できるが、その製造は方形のバックプレーン９２よりも複雑で高コストとなる可能性がある。方形のバックプレーン９２は、その製造は単純であるが、円形のバックプレーン９０と比べてテストヘッド内の面積が大きくなる。ピンカードが放射状に配列される限り、バックプレーンはどのような形状を有していてもよい。
【００２６】
ピンカードの放射状配列により、ピンカード内のドライバ・コンパレータをテストシステムの性能をより高めるような配列にすることができる。このような例を、図６のブロック図に示しており、高速ドライバ・コンパレータ及びＰＬＬ回路１２２は、ピンカードの内側先端に設けられている。ピンカードの内側先端は、テストヘッドの中央に近いので、ＤＵＴとの間が最短、即ち最小のＲＴＤを得ることができる。メモリやコントローラなどの他のロジックは、ピンカードの内側先端から離れた位置に設けられる。すなわちこの配列では、ＲＴＤを減少するために、ＲＴＤに影響を与える素子をＤＵＴ近辺に位置させ、他のＲＴＤに影響を与えない素子をピンカードの外側部に位置させる。
【００２７】
ほとんどの場合において、半導体テストシステム内の全てのピンカードは、例えば動作スピードのような、同一の特性を有している。より高い柔軟性を有する半導体テストシステムを構成するために、本発明の出願人は、複数の異なる周波数のテストピンを有したモジュラー型テストシステムを米国特許出願番号０９／４３４、８２１にて提供している。本発明は、ピンカードに高速、低速、また中速ドライバ・コンパレータを設けることによって、このようなモジュラー型テストシステムに有効に応用することができる。
【００２８】
図７Ａ及び図７Ｂは、このような応用例を示しており、図７Ａはテストシステムの斜視図であり、図７Ｂは図７Ａのテストシステムにおけるピンカードの正面図である。高速ドライバ・コンパレータ１２０及びＰＬＬ回路１２２は、ピンカード１７４の内側先端の上面に形成されており、低速ドライバ・コンパレータ２２０及びＰＬＬ回路２２２は、ピンカード１７４の外側先端に形成されている。必要であれば、中速ドライバ・コンパレータ３２０はピンカード１７４の中央に設けることができる。
【００２９】
高速ドライバ・コンパレータは、ＤＵＴに近接しているので、ＤＵＴとの間の信号路の長さは最短となる。従って、時間に関して厳密な性能を必要とする高速ドライバ及びコンパレータは、意図した性能レベルを達成することができる。低速ドライバ及びコンパレータは、一般に、時間に厳密な性能を必要としないため、これら回路ブロックは、ピンカードの外側先端部に形成することで十分である。更に、第７Ｂ図に示すように、中速ドライバ及びコンパレータは、ピンカード１７４の中央部近辺に配置されている。このような配列によって、異なるスピードのテストピンを有するモジュラー型テストシステムを低コストで構成することができる。
【００３０】
好ましい実施例しか明記していないが、上述した開示に基づき、添付した請求の範囲で、本発明の精神と範囲を離れることなく、本発明の様々な形態や変形が可能である。
【図面の簡単な説明】
【００３１】
【図１】図１は、半導体テストシステムの基本的構成例を示すブロック図である。
【図２】図２は、往復遅延（ＲＴＤ）の原因となる、ピンカードと被試験ＩＣデバイス間の信号路に関する半導体テストシステムの構成を示す概略図である。
【図３】図３Ａ及び図３Ｂは、ＤＵＴの双方向性ピンのテストに関するタイミングチャートであり、図３Ａはクロック信号の波形を示し、図３Ｂはピンカード内のドライバ・コンパレータの信号波形を示す。
【図４Ａ】図４Ａは、テストヘッド内で一方向に並列に配列されたピンカードを有する従来の半導体テストシステムの構成例を示す概略図であり、その斜視図である。
【図４Ｂ】図４Ｂは、テストヘッド内で一方向に並列に配列されたピンカードを有する従来の半導体テストシステムの構成例を示す概略図であり、その上面図である。
【図５Ａ】図５Ａは、本発明の半導体テストシステムの構成例を示す概略図であり、ピンカードはテストヘッドに対し放射状に配列されている。図５Ａは斜視図である。
【図５Ｂ】図５Ｂは、本発明の半導体テストシステムの構成例を示す概略図であり、ピンカードはテストヘッドに対し放射状に配列されている。図５Ｂはテストシステムの上面図である。
【図５Ｃ】図５Ｃは、本発明の半導体テストシステムの構成例を示す概略図であり、ピンカードはテストヘッドに対し放射状に配列されている。図５Ｃはピンカードを搭載するテストヘッド内のバックプレーンの斜視図である。
【図５Ｄ】図５Ｄは、本発明の半導体テストシステムの構成例を示す概略図であり、ピンカードはテストヘッドに対し放射状に配列されている。図５Ｄ図はピンカードを搭載するテストヘッド内のバックプレーンの斜視図である。
【図６】図６は、本発明のテストシステムに組み込まれたピンカードの例を示す概略図であり、そのピンカード上にドライバ・コンパレータなどの回路ブロックの固有の位置が規定されている。
【図７】図７Ａ及び図７Ｂは、本発明の半導体テストシステムの構成例を示す概略図であり、各ピンカードは異なる速度のドライバ・コンパレータを有している。図７Ａは、その斜視図であり、図７Ｂは、ピンカードの正面図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【国際調査報告】
2006500580.tif 000014