(57)【要約】多層回路基板は、１つまたは複数の導体層に構成された補償器回路網（３０２）を含む。１つまたは複数の層に、電気信号を入力から出力に伝送する信号トレース（３１４、３１６）を構成し、補償器回路網（３０２）を、トレースの少なくとも１つの位置において、誘電損失によるもの等の周波数依存信号伝搬損失または歪みに対する補償を提供するように位置付ける。一実施例では、補償器は、インターデジタルフィンガー（３１６、３１８、３２０、３２２、３２４）を含む導体層によって形成される直列容量（３０２）によって提供される高周波数経路を含む。かかる補償器を含む送信機は、予期された伝搬損失および歪みに一致するかまたは他の方法で関連することが可能な事前に歪まされた信号を供給する。誘電損失を評価する方法は、電気信号を、かかる補償器を通り試験中の誘電体に関連して画定されたトレースに沿って伝搬させ、関連する補償を確定することを含む。
2006507658.tif 000002
【特許請求の範囲】
【請求項１】
複数層のプリント回路基板において信号伝送経路に沿って進行する電気信号における誘電損失を補償する方法であって、前記信号伝送経路は入力と出力とを有し、前記プリント回路基板の少なくとも１つの層に配置されており、該方法は、
前記伝送経路の第１および第２のセクションを設け、
前記伝送経路の前記第１および第２のセクションに直列に、そして前記プリント回路基板の少なくとも１つの層に、前記伝送経路の該第１のセクションを前記伝送経路の該第２のセクションに結合するコンデンサを配置する、
ことを含む方法。
【請求項２】
前記第１のセクションを前記第２のセクションに電気的に接続して前記デジタル信号の低周波数成分に対しコンデンサバイパス経路を提供する抵抗シャントを設けるプロセスをさらに含む請求項１に記載の方法。
【請求項３】
前記抵抗シャントを前記第１および第２のセクションに電気的に結合するように配置された少なくとも２つのビアを設けるプロセスを含む請求項２に記載の方法。
【請求項４】
前記抵抗シャントは、前記プリント回路基板によって支持される請求項３に記載の方法。
【請求項５】
前記プリント回路基板は、少なくとも１つの電気部品支持面を備え、抵抗シャントを設ける前記プロセスは、前記抵抗シャントを前記電気部品支持面に実装することを含む、請求項３に記載の方法。
【請求項６】
コンデンサを配置する前記プロセスは、コンデンサの第１および第２のプレートを前記プリント回路基板の共通層に配置することを含む、請求項１に記載の方法。
【請求項７】
前記コンデンサは、前記共通層において隣り合うコンデンサプレートを備える、請求項６に記載の方法。
【請求項８】
前記コンデンサは、前記共通層において交互配置されるコンデンサプレートを備える、請求項６に記載の方法。
【請求項９】
前記コンデンサは、各々が複数のフィンガーから構成される第１および第２のプレートを備え、該第１および第２のプレートのフィンガーはインターデジタル型である、請求項６に記載の方法。
【請求項１０】
前記コンデンサは、前記プリント回路基板の離間した層において第１および第２の少なくとも部分的にオーバラップするコンデンサプレートを備える、請求項１に記載の方法。
【請求項１１】
前記コンデンサは、それぞれ第１および第２の伝送経路セクションの第１および第２のオーバラップ部を備える、請求項１に記載の方法。
【請求項１２】
前記電気信号は、１Ｇｂ／秒を上回るビットレートを有するデジタル信号である、請求項１に記載の方法。
【請求項１３】
前記デジタル信号は、３．１２５Ｇｂ／秒を上回るビットレートを有する、請求項１２に記載の方法。
【請求項１４】
１Ｇｂ／秒以上のビットレートを有し複数層のプリント回路基板における信号伝送経路に沿って進行するデジタル信号における誘電損失を補償する方法であって、該信号伝送経路は、入力と出力とを有し、前記プリント回路基板における少なくとも１つの層に配置されており、該方法は、
少なくとも１つのインダクタを設け、
該少なくとも１つのインダクタを前記伝送経路から電気接地電位に電気的に接続する、
ことを含む方法。
【請求項１５】
前記少なくとも１つのインダクタを、少なくとも部分的に前記プリント回路基板の少なくとも１つの層内に形成する請求項１４に記載の方法。
【請求項１６】
前記少なくとも１つのインダクタと直列に少なくとも１つの抵抗を設けることをさらに含む請求項１４に記載の方法。
【請求項１７】
誘電信号損失を補償するため、信号トレースに沿って該トレースの入力から出力へ通過するデジタル信号を変更する方法であって、
前記信号トレースを前記入力から前記出力に通過するデジタル信号において受けると予測される前記誘電損失を評価し、
該評価された誘電損失に従って前記トレースに沿った少なくとも１つの位置において前記デジタル信号を受動的に歪ませて、該トレースの前記出力において、該トレースの前記入力における該デジタル信号の振幅が低下した実質的な複製であるデジタル信号を生成する、
ことを含む方法。
【請求項１８】
前記少なくとも１つの位置は、前記信号トレースの前記出力より該信号トレースの前記入力に近い、請求項１７に記載の方法。
【請求項１９】
前記少なくとも１つの位置において前記信号を受動的に歪ませる前記プロセスは、プリント回路基板に沿った位置において前記信号を受動的に歪ませるプロセスを含む、請求項１７に記載の方法。
【請求項２０】
前記評価するプロセスは、前記信号トレースに沿って前記予測された誘電損失を推定することを含む、請求項１７に記載の方法。
【請求項２１】
前記評価するプロセスは、前記信号トレースに沿って進行するデジタル信号における誘電損失を測定することを含む、請求項１７に記載の方法。
【請求項２２】
前記評価するプロセスは、前記信号トレースに沿って進行するデジタル信号に対し異なる大きさの受動的歪みを加え、前記信号トレースの前記出力における前記デジタル信号を前記信号トレースの前記入力における前記デジタル信号と比較することにより、前記トレースの該出力において、前記トレースの前記入力における前記デジタル信号の実質的複製であるデジタル信号にもたらされる受動的歪みの大きさを測定するプロセスを含む、請求項１７に記載の方法。
【請求項２３】
前記トレースに沿った少なくとも１つの位置において前記信号を受動的に歪ませる前記プロセスは、前記トレースの第１のセクションを該少なくとも１つの位置において前記トレースの第２のセクションに容量的に結合するプロセスを含む、請求項１７に記載の方法。
【請求項２４】
前記容量的に結合するプロセスは、前記信号トレースの前記第１および第２のセクションに直列に、約０．５ｐＦから約２．０ｐＦの少なくとも１つのコンデンサを挿入することを含む、請求項２３に記載の方法。
【請求項２５】
前記デジタル信号は、３．１２５Ｇｂ／秒以上のビットレートである、請求項２３に記載の方法。
【請求項２６】
前記トレースに沿った少なくとも１つの位置において信号を受動的に歪ませる前記プロセスは、該信号トレースの前記第１および第２のセクションを抵抗シャントに電気的に相互接続するプロセスを含む、請求項２３に記載の方法。
【請求項２７】
前記トレースに沿った位置において前記信号を受動的に歪ませる前記プロセスは、少なくとも１つのインダクタを該トレースから電気接地面に接続するプロセスを含む、請求項１７に記載の方法。
【請求項２８】
前記少なくとも１つのインダクタは、約１ｎＨから約２ｎＨまでの値を有する、請求項２７に記載の方法。
【請求項２９】
前記少なくとも１つの位置は、前記信号トレースの前記入力に隣接する、請求項２８に記載の方法。
【請求項３０】
前記少なくとも１つのインダクタに直列に少なくとも１つの抵抗を接続することをさらに含む請求項２７に記載の方法。
【請求項３１】
前記デジタル信号を受動的に歪ませる前記プロセスは、前記トレースに沿った前記少なくとも１つの位置においてリアクタンス性部品を設けることを含む、請求項１７に記載の方法。
【請求項３２】
信号トレースに沿って前記トレースの入力から出力へ通過する信号を、該信号が前記入力から前記出力に進行する際に前記信号における誘電損失を補償するように変更する方法であって、
前記信号トレースを前記入力から前記出力に通過する信号において受けると予測される前記誘電損失を評価し、
該評価された誘電損失に従って前記トレースに沿った少なくとも１つの位置において前記信号を受動的に歪ませて、前記トレースの前記出力において、該トレースの前記入力における前記信号の振幅が低下した実質的な複製である信号を生成する、
ことを含む方法。
【請求項３３】
入力と出力とを備える少なくとも１つの信号伝送経路を画定する多層電子回路であって、
高周波数デジタル信号を前記入力に送出する信号源手段と、
前記出力から前記デジタル信号を受け取る信号受信機手段と、
前記デジタル信号が前記入力から前記出力に進行する際に該デジタル信号に歪みを導入することにより誘電損失を補償する手段と、
を備える多層電子回路。
【請求項３４】
前記多層電子回路は複数層のプリント回路基板を備え、前記伝送経路と前記歪みを導入する手段との少なくとも一部が該プリント回路基板の少なくとも１つの層に含まれる、請求項３３に記載の装置。
【請求項３５】
前記歪みを導入する手段は容量性手段を備える、請求項３４に記載の装置。
【請求項３６】
前記伝送経路は、第１および第２のセクションを備え、前記容量性手段は、前記伝送経路の第１のセクションを前記伝送経路の第２のセクションに容量的に結合する少なくとも１つのコンデンサを備える、請求項３５に記載の装置。
【請求項３７】
前記歪みを導入する手段は、前記第１および第２伝送経路セクションを前記少なくとも１つのコンデンサと並列に電気的に接続する抵抗手段を備える、請求項３５に記載の装置。
【請求項３８】
前記歪みを導入する手段は誘導性手段を備える、請求項３４に記載の装置。
【請求項３９】
前記歪みを導入する手段はリアクタンス性手段を備える、請求項３４に記載の装置。
【請求項４０】
デジタル信号における誘電損失を補償する装置であって、
少なくとも１つのデジタル信号伝送経路を備え、該デジタル信号経路は、デジタル信号を受け取る入力と該デジタル信号経路に沿って進行するデジタル信号を送出する出力とを備える、複数層電子回路と、
前記デジタル信号伝送経路に結合され前記電子回路の層に少なくとも部分的に組み込まれ、前記伝送経路に沿って進行するデジタル信号を、前記出力において前記入力における前記デジタル信号の実質的な複製であるデジタル信号を供給するように変更するように動作可能である、誘電損失補償器と、
を備える装置。
【請求項４１】
前記伝送経路は、前記電子回路の少なくとも１つの層に配置された第１および第２の伝送経路セクションを備え、前記誘電損失補償器は、前記伝送経路の前記第１のセクションを該伝送経路の前記第２のセクションに容量的に結合するように該第１および第２の伝送経路セクションと直列の少なくとも１つのコンデンサを備える、請求項４０に記載の装置。
【請求項４２】
前記伝送経路に沿って通過するデジタル信号の低周波数成分が前記少なくとも１つのコンデンサをバイパスするように、前記第１の伝送経路セクションを前記第２の伝送経路セクションに電気的に接続する抵抗シャントをさらに備える請求項４１に記載の装置。
【請求項４３】
前記電子回路は、前記抵抗シャントを前記第１および第２の伝送経路セクションに電気的に接続する少なくとも２つのビアを備える、請求項４２に記載の装置。
【請求項４４】
前記電子回路は、バックプレーンを備えるプリント回路基板を備え、前記抵抗シャントは、前記プリント回路基板の該バックプレーンによって支持される、請求項４３に記載の装置。
【請求項４５】
前記プリント回路基板は、少なくとも１つの電気部品支持面を備え、前記抵抗シャントは、該電気部品支持面に実装される、請求項４３に記載の装置。
【請求項４６】
前記コンデンサは、前記電子回路の共通層において第１および第２のコンデンサプレートを備える、請求項４１に記載の装置。
【請求項４７】
前記コンデンサは前記共通層において隣り合うコンデンサプレートを備える、請求項４６に記載の装置。
【請求項４８】
前記コンデンサは、前記共通層において交互配置されるコンデンサプレートを備える、請求項４６に記載の装置。
【請求項４９】
前記コンデンサは、各々が複数のフィンガーから構成される第１および第２コンデンサのプレートを備え、該第１および第２のプレートのフィンガーはインターデジタル型である、請求項４６に記載の装置。
【請求項５０】
前記コンデンサは、前記電子回路の離間した層において第１および第２の少なくとも部分的にオーバラップするコンデンサプレートを備える、請求項４１に記載の装置。
【請求項５１】
前記コンデンサは、それぞれ第１および第２の伝送経路セクションの第１および第２のオーバラップ部を備える、請求項４１に記載の装置。
【請求項５２】
前記誘電損失補償器は、伝送経路を電気接地面に電気的に接続する少なくとも１つのインダクタを備える、請求項４０に記載の装置。
【請求項５３】
前記少なくとも１つのインダクタは、少なくとも部分的に前記電子回路の前記層のうちの少なくとも１つに形成される、請求項５２に記載の装置。
【請求項５４】
前記少なくとも１つのインダクタと直列である抵抗をさらに備える請求項５２に記載の装置。
【請求項５５】
前記デジタル信号は１Ｇｂ／秒を超過するビットレートを有する、請求項４０に記載の装置。
【請求項５６】
前記デジタル信号は３．１２５Ｇｂ／秒以上のビットレートを有する、請求項４０に記載の装置。
【請求項５７】
前記デジタル信号は５Ｇｂ／秒を超過するビットレートである、請求項５６に記載の装置。
【請求項５８】
前記デジタル信号は１０Ｇｂ／秒を上回るビットレートである、請求項５７に記載の装置。
【請求項５９】
前記デジタル信号は４０Ｇｂ／秒以上のビットレートである、請求項５８に記載の装置。
【請求項６０】
デジタル信号を前記デジタル信号伝送経路の前記入力に送出する送信機と、該デジタル信号を該デジタル信号伝送経路の前記出力から受け取る受信機と、を備える請求項４０に記載の装置。
【請求項６１】
前記複数層電子回路は、１つまたは複数の誘電体層を備え、前記誘電損失補償器は、該１つまたは複数の誘電体層に関連する周波数依存損失に基づいて構成される、請求項４０に記載の装置。
【請求項６２】
容量的に結合する前記プロセスは、前記信号トレースの前記第１および第２のセクションと直列に約０．１ｐＦから約１０ｐＦの少なくとも１つのコンデンサを挿入することを含む、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波数電気信号の通信のための方法および装置に関する。
関連出願の相互参照
本願は、２００２年１月２８日に出願された米国仮特許出願第６０／３５２，６１８号の権利を主張するものである。
背景
長距離通信、ビデオおよび他のデータの分配のため、ならびにコンピュータネットワーキングアプリケーションのために、高データレート通信システムが開発された。高ビットレートデータ信号の送受信は、高データレートで信号を送信し、検出し、処理する場合の困難性により複雑化している。たとえば、SONET OC-192データレート（約１０Ｇｂ／秒）では、一般に電気システムを導波路として構成しなければならず、浮遊インダクタンスおよび容量（キャパシタンス）を十分に考慮しなければならない。さらに、かかる信号の再生は困難であり、適当な利得帯域幅を有する増幅器は、高価になる傾向がある。
【０００２】
低周波数では、半導体基板、回路基板および他の材料等の回路製作に使用される材料の電気特性は、著しい歪みまたは信号損失なしに回路基板実装部品間の電気信号の通信に適合する傾向にある。不都合なことに、高データレートでは、回路製作に使用される導体および誘電体の電気特性は理想的ではなく、ビット誤り率の許容できないほどの増大に結びつく可能性のあるデータ信号の欠陥をもたらす。したがって、特に１Ｇｂ／秒以上のビットレートでのデータ信号に対し、改善された信号完全性を提供する方法および装置が必要とされる。
概要
３．１２５ギガビット／秒以上のビットレートを有し複数層プリント回路基板の信号伝送経路に沿って進行するデジタル信号の伝搬における誘電損失を補償する方法を提供する。入力と出力とを有する信号伝送経路の第１および第２の区分（セクション）を設け、この場合、信号伝送経路を、プリント回路基板の少なくとも１つの層に配置する。伝送経路の第１および第２のセクションに直列にかつプリント回路基板の少なくとも１つの層に、伝送経路の第１のセクションを伝送経路の第２のセクションに結合するコンデンサを配置する。代表的な実施形態によれば、本方法は、第１のセクションを第２のセクションに電気的に接続することによりデジタル信号の低周波数成分のためのコンデンサバイパス経路を提供する抵抗シャントを設ける行為（プロセス）を含む。さらなる実施形態によれば、本方法は、抵抗シャントを第１および第２のセクションに電気的に結合するように配置された少なくとも２つのビア（バイア：via）を設けるプロセスを含む。さらなる例示的な実施形態によれば、プリント回路基板はバックプレーンを備え、抵抗シャントをプリント回路基板のバックプレーンによって支持する。他の実施例では、プリント回路基板は、少なくとも１つの電気部品支持面を備え、抵抗シャントを電気部品支持面に実装する。
【０００３】
代表的な実施例では、本方法は、プリント回路基板の共通層に第１および第２のプレートを有するコンデンサを配置することを含む。幾つかの例においては、コンデンサは、共通層に隣り合うコンデンサプレートを含むか、または共通層に交互配置されたコンデンサプレートを含む。他の実施例では、第１および第２のプレートは、複数のインターデジタル（櫛形）導体部を含む。他の代表的な実施例では、コンデンサは、プリント回路基板の間隔が空けられた層において第１および第２の少なくとも部分的にオーバラップするコンデンサプレートを含むか、またはそれぞれの第１および第２伝送経路セクションの第１および第２のオーバラップ部分を含む。
【０００４】
入力と出力とを有し複数層プリント回路基板のうちの少なくとも１つの層に配置された信号伝送経路に沿って進行する信号における誘電損失を補償する方法を提供する。本方法は、少なくとも１つのインダクタを設けること、少なくとも１つのインダクタを伝送経路から電気接地電位に電気的に接続すること、を含む。代表的な実施形態によれば、少なくとも１つのインダクタを、少なくとも部分的にプリント回路基板の少なくとも１つの層内に形成する。さらなる実施例では、直列抵抗を設ける。
【０００５】
信号トレースに沿ってトレースの入力から出力に進行するデジタル信号を、誘電信号損失を補償するように変更する方法は、信号トレースを入力から出力に通過するデジタル信号において受けると予測される誘電損失を評価することを含む。信号を、評価された誘電損失に従ってトレースに沿った少なくとも１つの位置で受動的に歪ませることにより、トレースの出力において、トレースの入力におけるデジタル信号の振幅が低下した実質的なレプリカ（複製）であるデジタル信号を生成する。代表的な実施形態によれば、信号トレースに沿った予測された誘電損失を推定しまたは測定する。さらなる代表的な実施形態によれば、信号トレースに沿って進行するデジタル信号に対し異なる大きさの受動的歪みを加え、信号トレースの出力におけるデジタル信号を信号トレースの入力におけるデジタル信号と比較することにより、評価された誘電損失を取得する。トレースの出力において、トレースの入力におけるデジタル信号の実質的な複製であるデジタル信号にもたらされる、受動的歪みの大きさを確定する。代表的な実施形態では、少なくとも１つの位置においてトレースの第１のセクションをトレースの第２のセクションに容量的に結合することにより、信号を受動的に歪ませる。例示的な実施形態によれば、約０．５ｐＦから約１．５ｐＦまでの静電容量の少なくとも１つのコンデンサを、信号トレースの第１および第２のセクションに直列に挿入する。他の実施例では、少なくとも１つのインダクタをトレースから電気接地面まで接続することにより、信号を受動的に歪ませる。さらなる実施例では、直列またはシャント抵抗を設ける。
【０００６】
信号トレースに沿ってトレースの入力から出力に進行する信号を、それが入力から出力に伝わる際に信号における誘電損失を補償するように変更する方法は、信号トレースを入力から出力に横切る（通過する）信号において受けると予測される誘電損失を評価することを含む。評価された誘電損失に基づき、トレースに沿った少なくとも１つの位置において信号を受動的に歪ませることにより、トレースの出力においてトレースの入力における信号の振幅が低減した実質的な複製である信号を生成する。代表的な実施例では、少なくとも１つのインダクタは、約１ｎＨから約２ｎＨまでのインダクタンスの値を有する。例示的な実施例によれば、少なくとも１つの位置は、信号トレースの出力より信号トレースの入力に近く、あるいは信号トレースの入力に隣接する。
【０００７】
入力と出力とを有する少なくとも１つの信号伝送経路を画定する多層電子回路は、高周波数デジタル信号を入力に供給する信号供給源手段と、出力からデジタル信号を受け取る信号受信機手段と、を有する。デジタル信号に歪みを導入する手段を、デジタル信号が入力から出力に伝わる際にそのデジタル信号を歪ませることにより誘電損失を補償するように位置付ける。代表的な実施形態によれば、歪みを導入する手段を、複数層プリント回路基板の少なくとも１つの層に含める。代表的な実施例によれば、歪みを導入する手段は、容量性手段かまたは誘導性手段である。
【０００８】
デジタル信号における誘電損失を補償する装置は、少なくとも１つのデジタル信号伝送経路であって、デジタル信号を受け取る入力とデジタル信号経路に沿って進行したデジタル信号を送出する出力とを有するデジタル信号伝送経路を備えた複数層電子回路を有する。誘電損失補償器を、デジタル信号伝送経路に結合し、電子回路の層に少なくとも部分的に組込み、ここでは、誘電損失補償器を、伝送経路に沿って伝わるデジタル信号を、出力において入力におけるデジタル信号の実質的な複製であるデジタル信号を供給するように変更するように構成する。
【０００９】
例示的な実施形態では、伝送経路は、電子回路の少なくとも１つの層に配置された第１および第２の伝送経路セクションを有し、誘電損失補償器は、伝送経路の第１のセクションを伝送経路の第２のセクションに容量的に結合するように第１および第２の伝送経路セクションと直列である少なくとも１つのコンデンサを有する。他の実施例によれば、抵抗シャントが、第１伝送経路セクションを第２伝送経路セクションに電気的に接続することにより、伝送経路に沿って伝わるデジタル信号の低周波数成分が少なくとも１つのコンデンサをバイパスするようにする。代表的な実施例では、電子回路は、抵抗シャントを第１および第２の伝送経路セクションに電気的に接続する少なくとも２つのビアを有する。
【００１０】
代表的な実施例によれば、コンデンサは、電子回路の共通層において第１および第２のコンデンサプレートを有するか、共通層において隣り合ったコンデンサプレートを有するか、または共通層において交互配置されたコンデンサプレートを有する。他の代表的な実施形態では、コンデンサは、電子回路の間隔が空けられた層において第１および第２の少なくとも部分的にオーバラップするコンデンサプレートを有するか、もしくはそれぞれの第１および第２の伝送経路セクションの第１および第２のオーバラップする部分を有する。
【００１１】
さらに例示的な実施形態によれば、誘電損失補償器は、伝送経路を電気接地面に電気的に接続する少なくとも１つのインダクタを有する。少なくとも１つのインダクタを、少なくとも部分的に電子回路の層のうちの少なくとも１つに形成する。実施例によっては、デジタル信号は、３．１２５、５または１０Ｇｂ／秒を上回るビットレートである。他の実施例では、誘電損失補償器は、少なくとも１つのインダクタと直列である抵抗を有する。
【００１２】
本発明は、新規にして非自明の特徴ならびに特徴の組合せを有する方法および装置に関する。代表的な発明の特徴および特徴の組合せについて、添付図面を参照して以下に説明する。
詳細な説明
１Ｇｂ／秒以上のビットレートで動作する高速通信システムには、より低速のシステムではより容易に回避されるいくつかの制限がある。たとえば、高ビットレート信号は、通信回路を画定するために使用される誘電体に関連する損失と回路導体における表皮効果とにより、伝搬中に減衰し歪む可能性がある。信号歪みおよび損失によっては周波数に依存しており、そのため、データ信号のさまざまな周波数成分に異なる損失が生ずる。結果として、送信されたデータ信号の異なるビットパターンに異なる信号歪みが生ずる可能性があり、受信機における正しい送信ビットパターンの抽出が複雑になる。
【００１３】
周波数依存の損失および信号歪みの代表的な原因には、誘電損失および表皮効果損失がある。導体における信号伝搬に関連する表皮効果損失は、概して、周波数の平方根に比例する。誘電体材料の近くに位置する導体を伝搬するデータ信号には、材料依存の量Ｇｄと周波数との積におよそ比例する周波数依存損失が生ずる。十分に高い周波数では、誘電損失は概して表皮効果損失より大きい。これらの損失および歪みは、高速ファイバチャネル（Fibre Channel）またはＳＯＮＥＴ  ＯＣ−１９２およびＯＣ−７６８データレートに関連する非常に高いビットレートでの電気信号においてますます顕著になる。かかる損失および歪みは、送信データ信号における減衰および／またはジッタまたは他の振幅または時間歪みに関連する可能性がある。本明細書で使用する場合、高ビットレートは約１Ｇｂ／秒以上のデータレートであり、非常に高いビットレートは、約３．１２５Ｇｂ／秒を上回るデータレートであり、超高ビットレートは約１０Ｇｂ／秒以上のデータレートである。ビットレートが高ビットレートから増大するに従ってよりよい結果が認められたが、より低いビットレートを使用することも可能である。実施例によっては、１つまたは複数の誘電体層に関連する周波数依存損失が著しく信号品質を劣化させる周波数またはビットレートにおいて、よりよい結果が認められる。
【００１４】
誘電損失等の周波数依存損失を、適切に構成された周波数応答を有する回路網を提供することにより、補償し、等化し、または少なくとも部分的に補正することができる。かかる回路網を、送信前にデータ信号を事前に歪ませるようにまたはデータ受信に関連して補償を適用するように位置付けることができる。適当な電気回路網によっては、直列コンデンサと、直列コンデンサおよび抵抗器と、並列インダクタと、並列インダクタおよび直列抵抗器と、を含む。静電容量（キャパシタンス）、インダクタンスおよび抵抗の値を、総誘電損失または他の周波数依存損失または歪みに基づいて選択することができる。かかる回路網を、例えば単層または多層回路基板の層の中または層の上の回路基板上に、または、能動回路部品も画定することができる半導体基板上に、画定することができる。通常の多層回路基板の場合、コンデンサおよびインダクタ等のこれらの補償回路網のための適当な回路部品を、約数平方ｍｍ以下の回路基板領域に画定することができる。
【００１５】
ビットレートｆＢＩＴを有するデータ信号は、ビットレートの約１．５〜２倍までの周波数の有意な周波数成分を含む。データ信号の低い方の周波数成分の大きさは、データ符号化と遷移なしで送信される連続ビットの最大数とによって決まる。クロック信号等の関連する信号によっては、データビットレートでの一連の遷移を必要とする場合があり、かかる信号の低い方の周波数成分は、より重要でない傾向にある。したがって、場合によっては、信号補正または補償回路網を、低周波数成分の送信と同様に、高周波数成分に対してより重要な周波数依存損失の補償に対して構成する。クロック信号等の信号の場合、低周波数成分は、より重要でない傾向にあり、補償回路網は、典型的には、低周波数成分を補正しまたは歪ませる必要はない。場合によっては、低周波数成分の送信は不要である。
【００１６】
図１Ａを参照すると、通信システム１００は、送信機１０２と、受信機１０６と、インターコネクト（相互接続部）１０４と、を有する。送信機１０２は、送信機回路基板１１２に実装されたチップパッケージ１１０に収容される増幅器チップ１０８を有する。送信機回路基板１１２は、エポキシまたは他の材料から作成することができ、たとえば、電力を供給し、信号を制御し、データ信号を送信／送出するように構成された、１つ、２つまたはそれより多くの導電層および／または誘電体層を含むことができる。概して、送信機基板１１２は、３つ以上の層を有する多層基板である。送信機基板１１２は、層のうちの１つまたは複数に、または層間のビアに画定され、または他の方法で画定することができる等化器１１４を有する。本明細書で使用するビアは、導電性の充填物により層間接続を提供するために使用される導体層間の絶縁材料に設計された開口であるか、またはかかる設計された開口を通過する層間電気接続である。
【００１７】
代表的な実施例によっては、等化器１１５を、図１Ａに示すように他の位置に設けてもよく、あるいは追加の等化器を設けてもよい。概して、補償器または等化器は、好ましくは、反射信号成分の循環に関連する時間遅延を低減するために、増幅器の出力または入力の近くに位置付けされる。実施例によっては、補償器または等化器を２つ以上の位置に設け、等化器の各々を、部分的補償を提供するように構成してもよい。
【００１８】
インターコネクト１０４は、回路基板１１６に画定され、通常、たとえばデータ信号を受信し分配し、信号を制御し、もしくは、送信機、受信機、またはインターコネクト１０４に接続された他のシステムに電力を供給するように構成された、１つまたは複数の層を有する。図１Ａは、代表的なデータ信号分配経路１１８を示す。受信機１０６は、受信機回路基板１２４に実装されたパッケージ１１２に収容される増幅器チップ１２０を有する。受信機回路基板１２４は、多層基板であってもよく、たとえばＦＲ４エポキシ等のさまざまな材料から作成することができる。送信機１０２と、インターコネクト１０４と、受信機１０６と、は、コネクタ１３０、１３２、１３４、１３６を有し、インターコネクト１０４は、追加の送信機、受信機または他の機器を受け入れるように構成された追加のコネクタを有してもよい。
【００１９】
図１Ｂを参照すると、バックプレーンインターコネクトシステム１５０は、入出力カード（Ｉ／Ｏカード）１５２、１５４とバックプレーン１５６とを有する。Ｉ／Ｏカード１５２は、ボンドワイヤ１６０によりパッケージインターコネクト１５８に電気的に接続される送信機１５６を有する。送信機１５６は、ビア１６２、１６４を通してＩ／Ｏカード１５２の１つまたは複数の層と通信する。コネクタアセンブリ１６６、１６８は、Ｉ／Ｏカード１５２、１５４をバックプレーン１５６に電気的に接続するように位置する。Ｉ／Ｏカード１５４は、データ信号をパッケージインターコネクト１７４に伝達するように構成されたビア１７０、１７２を有する。受信機１８０は、ボンドワイヤ１７６によりパッケージインターコネクト１７４に電気的に接続される。バックプレーン１５６は、等化器１８２をＩ／Ｏカード１５２、１５４に電気的に接続するように構成されたビア１８４、１８５を有する。
【００２０】
ＦＲ４エポキシ基板上の導電トレースの周波数応答例を、図１Ｃおよび図１Ｄに示す。図１Ｃは、２０インチの長さの導電トレースの場合の周波数応答を示す。図１Ｄは、４０インチの長さの導電トレースの場合の周波数応答を示す。図１Ｃおよび図１Ｄの周波数応答は、誘電損失に大きく依存する。図１Ｅおよび図１Ｆには、ＦＲ４エポキシ上のそれぞれ２０インチ長と４０インチ長との導電トレースでの符号付き伝搬に関連する受信アイパターンを示す。
【００２１】
周波数依存誘電損失は、材料依存量Ｇｄと周波数ｆとの積（Ｇｄｆ）に比例するため、かかる損失と関連する歪みとを、１／Ｇｄｆの周波数依存インピーダンスを有する等化器または補償器によって少なくとも部分的に補償することができる。かかる補償器を、たとえば、静電容量Ｃのコンデンサとして実装することができる。ここでは、Ｇｄを２πＣに置き換える。図１Ｈに、ＦＲ４エポキシ上の４０インチ導電トレースの容量／抵抗補償に関連するアイダイアグラムを示す。図１Ｇに、補償されていない場合と補償された場合の周波数応答曲線１９１、１９２をそれぞれ示す。
【００２２】
図１Ｋに示すアイダイアグラムに、静電容量および抵抗を使用するＦＲ４エポキシ上の２０インチの長さの導電トレースの補償を示し、図１Ｉに、関連する補償された場合と補償されていない場合の周波数応答曲線１９３、１９４を示す。代表的な静電容量ベースの補償器１９６は、抵抗器１９８とコンデンサ１９７とを有し、それを図１Ｊに示す。回路基板内または基板上における導体を使用して提供することができる、かかる補償器または等化器に関連する静電容量値は、０．５ｐｆ〜１ｐＦオーダとすることができる。
【００２３】
図２を参照すると、回路基板２００は、ケーブル２０４か、もしくは、コプレーナ導波路、コプレーナストリップラインもしくは回路基板２００上に画定される他の導波路または伝送構造等の伝送線路と電気通信する等化器２０２を有する。等化器２０２を、周波数依存損失または歪みもしくは他の損失および歪みを補償するかまたは部分的に補償するように構成することができる。
【００２４】
図３Ａおよび図３Ｂを参照すると、等化器３００は、インターデジタル（櫛形）導体３０４、３０６によって画定されるコプレーナインターデジタルコンデンサ３０２を有する。導体３０４、３０６は、通常、層３１０、３１２もしくはそれより多いかまたは少ない層を有する多層基板の層３０８の一部である。データ信号を、導体部３１４、３１６上のインターデジタルコンデンサ３０２との間で通信する。導体ディジット（フィンガー）３１６、３１８、３２０、３２２、３２４は、選択された静電容量値を提供するように構成される。約３．１２５Ｇｂ／秒と１０Ｇｂ／秒との間のビットレートでのデータ信号の通信の場合、静電容量を、望ましくは、約０．５ｐＦと２．０ｐＦとの間であるように選択し、他のデータレートの場合は、約０．１ｐＦと１０ｐとの間であるように選択する。より高いデータレートでは、より小さい静電容量の値が好ましい。代表的な実施例では、０．７５ｐＦの値を選択する。静電容量値を、データレート、誘電損失の大きさおよび／または誘電体のタイプに基づいて選択することができる。
【００２５】
インターデジタルコンデンサ３０２は、補償、等化もしくは高周波数信号成分に対する周波数依存損失等の信号欠陥の他の補正を提供するが、低い方の信号周波数は、導体３１４、３１６間の容量的な結合のみを使用して減衰させることができる。したがって、低い方の周波数成分の十分な送信および受信を得るために、抵抗器３２０を、層３１０に設けられるビア３２３、３２５を通して導体３１４、３１６に電気的に接続する。抵抗器３２０に関連する抵抗値を、必要な補正の量に基づくかまたは他の要素に基づいて選択することができ、通常、約１０Ωと１０００Ωとの間の抵抗値を選択する。さらなる実施例では、抵抗器をビアなしに導体に電気的に接続することができるように、インターデジタルコンデンサ３０２を外側の層の上の導体によって画定することができる。さらなる実施例では、導体ディジットの間に、たとえば適当に構成された導体ストリップとして抵抗器を設けてもよい。
【００２６】
図４Ａおよび図４Ｂを参照すると、等化器または補償器として構成されるコプレーナカプラ４００は、多層回路基板または他の基板の層４０６に画定される第１の導体４０２と第２の導体４０４とを有する。図４Ａおよび図４Ｂの一例としての実施形態では、層４０６がさらなる層４０８、４１０の間に位置するが、それより少ないかまたは追加の層を含めてもよい。第１の導体４０２と第２の導体４０４とのオーバラップ領域４１２を、所定静電容量値、典型的には約０．１ｐＦと２０ｐＦとの間の値に基づいて構成する。オーバラップ領域長Ｌと導体間隔Ｄと導体幅Ｗとを、所定静電容量値に基づいて選択することができる。導体４０２、４０４を、実質的に同じ幅を有するように示すが、幅または形状の異なる導体を使用してもよい。
【００２７】
コンデンサは等化器または補償器としての役割を果たすことができるが、低周波数成分を含む信号に対する優れた性能を、ビア４１６、４１８を通して導体４０２、４０４に接続する抵抗器４１４を有する補償器によって取得することができる。抵抗器４１４を、オーバラップ領域４１２内または外にある導体４０２、４０４の一部に接続することができる。また、抵抗器４１４を、層４０８または他の層上において導体ストリップによって画定してもよい。
【００２８】
図５Ａおよび図５Ｂを参照すると、平行板補償器５００は、多層回路基板の第１の層５０６と第２の層５０８とのそれぞれに第１の導体５０２と第２の導体５０４とを有する。誘電体層５１０は、第１の層５０６と第２の層５０８とを分離する。補償器５００に関連する静電容量値を、導体寸法と、誘電体層厚さおよび誘電率と、導体オーバラップ領域５１２と、に基づいて選択することができる。抵抗器５１４を、ビア５１６を使用して導体５０２、５０４を相互接続するように構成することができる。
【００２９】
図６Ａおよび図６Ｂを参照すると、第１の導体６０２と第２の導体６０４とを、多層回路基板のそれぞれの層６０６、６０８に画定する。導体６０２、６０４の寸法および間隔を、選択された静電容量値を得るように構成することができ、抵抗器６１０を、ビア６１２を通して導体６０２、６０４を相互接続するように位置付けることができる。かかる構成において、第１の導体６０２と第２の導体６０４とを、位置をずらしてもよく、対向させてもよく、または他の方法で配置してもよい。
【００３０】
補償または補正システムを、たとえば回路基板材料と回路基板材料上に位置する導体上の総伝搬長とに基づいて特定の用途に対して選択することができる。選択された材料に関連する誘電損失を、損失正接（誘電正接）等の材料パラメータに基づいて計算することができるが、かかる損失を、たとえばベクトルネットワークアナライザ等の特性評価システムを使用して測定することができる。かかる損失の補償を、図７に示す特性評価システム７００を使用して評価することができる。システム７００は、データ発生器７０２、典型的には擬似乱数系列発生器かまたは適当な周波数内容を有するデータストリームを生成する他の信号発生器と、補償器７０６、７０８、７１０のアレイ７０４と、を有する。ビット誤り率計算器等の信号評価器７１２、アイダイアグラムを表示するように構成された信号分析器、または他の信号測定装置を、アレイ７０４からデータ信号を受け取るように配置する。信号発生器７０２のクロック信号出力７１４を、一般的には信号評価器７１２のクロックまたはトリガ入力７１６に接続するが、実施例によっては、クロック信号をデータ信号から直接復元する。補償の関数としての測定された誤り率（またはアイオープニング）に基づき、任意の導体構成に対する補償器を選択することができるように、材料損失を推定することができる。
【００３１】
システム７００は、補償器のアレイを使用するが、他の実施例では、誘電体を有する異なる長さの一連の伝送線路（したがって、異なる総誘電損失を有する）とともに単一補償器を使用することができ、材料パラメータを、一致する長さの選択に基づくかまたは伝送線路長に応じた信号量の測定値から確定することができる。
【００３２】
図８を参照すると、通信テストシステム８００は、データ信号を受信機／送信機モジュール８０４に供給するデータ発生器８０２を有する。モジュール８０４は、送信機８０６と、バックプレーンインターコネクト８０８と、受信機８１０と、を有する。受信機／送信機モジュール８０４からのデータ信号を、信号分析器８１２に供給する。受信機／送信機モジュール８０４を評価するために、クロック信号をデータ発生器８０２のクロック出力８１４から信号分析器８１２のクロック入力８１６に供給する。バックプレーンインターコネクトに、補償器８１８を設ける。
【００３３】
図９Ａおよび図９Ｂに、約１０．０Ｇｂ／秒のビットレートに対し図８のシステムを使用するアイ測定値を示す。図９Ａのアイ測定値は補償器８１８のない場合に取得され、図９Ｂのアイ測定値は、補償器８１８のある場合に取得されたものである。両アイ測定値は、ＦＲ４エポキシ回路基板上に２０インチの有効バックプレーン伝送長を含む。図９Ｂのアイダイアグラムは、約０．７５ｐＦの静電容量と約１００Ωの直列抵抗とを有するインターデジタル電極補償器に関連する。容易に理解できるように、補償されたデータ信号に関連するアイオープニングは、補償されていない信号のものより大きく、データ発生器８０２によって生成されるデータ信号に関連するアイオープニングとほぼ同じである。
【００３４】
図１０を参照すると、層１００２、１００４、１００６、１００８、１０１０を有する回路基板に、補償器が設けられている。層１００２は、データ信号の通信に対して構成されたトレース層であり、ビア１０１２内に位置する導体１０１４により接地面層１００８に電気的に接続される。代表的な実施形態では、導体１０１４を、約１ｎＨのインダクタンスを提供するように選択する。
【００３５】
図１１Ａおよび図１１Ｂを参照すると、多層回路基板は、接地面導体１１０２、１１０４と、インダクタ１１０８とコンデンサ１０１０とにより接地面１１０２に電気的に接続される信号トレース１１０６と、を有する。便宜上、誘電体層は図示しない。インダクタ１１０８は、ビア（図１１Ａおよび図１１Ｂには図示せず）を通して１つまたは複数の基板層内に延在することができる。静電容量およびインダクタンス値を、補正されるかまたは補償される周波数依存損失に基づいて選択する。図１２は、インダクタ１２０８が信号トレース１２０６を、コンデンサ１２１０を通して接地面電極１２０２に電気的に接続する代替構成を示す。インダクタ１２０８は、異なる回路基板層に（またはビアに）設けられるインダクタ部１２１２、１２１４を有し、基板層上の接続を、対応するビア（図１２には図示せず）に位置する導体１２１６、１２１８によって提供する。他の実施例では、インダクタを、１つまたは複数の層の上に画定することができ、抵抗を、１つまたは複数の層の上または間に設けることができる。
【００３６】
図１３Ａ乃至図１７Ｂは、ＦＲ４回路基板上に画定される２１インチまたは３０インチ長トレース上を伝搬する３．１２５Ｇｂ／秒、５Ｇｂ／秒および１０Ｇｂ／秒のビットレートでのデータ信号によって取得されるアイダイアグラムを示す。図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａおよび図１７Ａは、誘電損失補償なしに取得されたアイダイアグラムを含み、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂおよび図１７Ｂは、インターデジタルコンデンサに基づく誘電損失補償をともなって取得されたアイダイアグラムを含む。
【００３７】
図１８Ａおよび図１８Ｂを参照すると、多層回路基板１８０５にインターデジタル電極１８０２、１８０４が形成されている。例示の目的で、回路基板１８０５の多層構造を示すために切断（カットアウェイ）領域１８０６を提供する。ボンドパッド１８０８を、直列抵抗器または他の部品を取り付けるように構成する。
【００３８】
当業者には、例としての実施形態を、発明の原理から逸脱することなく構成および詳細において変更することができる、ということが明らかであろう。たとえば、多層基板に画定されるコンデンサおよびインダクタを、たとえば表皮効果損失等の他の周波数依存損失を補償するように構成することができる。さらに、例示としての実施形態を、デジタルデータ信号を事前に歪ませること（プリディストーション）、補償すること、または他の処理に関して説明したが、アナログ信号を同様に事前に歪ませ、補償し、処理することも可能である。かかる処理は、概して、相当の高周波数成分を有するアナログ信号に対してすぐれた結果を提供する。本願には、特許請求の範囲によって包含されるすべてのものが含まれる。
【図面の簡単な説明】
【００３９】
【図１Ａ】送信機、受信機およびバックプレーンインターコネクトを有するバックプレーンインターコネクトシステムの概略ブロック図である。
【図１Ｂ】送信機、受信機およびバックプレーンインターコネクトを有するバックプレーンインターコネクトシステムの概略ブロック図である。
【図１Ｃ】エポキシ基板上の２０インチ長導電トレースの周波数応答のグラフである。
【図１Ｄ】エポキシ基板上の４０インチ長導電トレースの周波数応答のグラフである。
【図１Ｅ】エポキシ基板上に画定された、２０インチ長導電トレースにおける信号伝搬に関連する受信アイパターンを示す図である。
【図１Ｆ】エポキシ基板上に画定された、４０インチ長導電トレースにおける信号伝搬に関連する受信アイパターンを示す図である。
【図１Ｇ】エポキシ基板上の４０インチ長トレースに関連する補償されていない周波数応答と補償された周波数応答とのグラフである。
【図１Ｈ】図１Ｇの補償された周波数応答に関連する受信アイダイアグラムである。
【図１Ｉ】エポキシ基板上における２０インチ長導電トレースの補償されていない周波数応答とコンデンサ／抵抗器補償された周波数応答とのグラフである。
【図１Ｊ】抵抗／静電容量補償回路網の概略図である。
【図１Ｋ】エポキシ基板上における２０インチ長導電トレースの周波数応答の抵抗／静電容量補償に関連するアイダイアグラムである。
【図２】等化器を含みケーブルまたは他の伝送線路を駆動するように構成された送信機モジュールの概略ブロック図である。
【図３Ａ】インターデジタル電極補償器の部分平面図である。
【図３Ｂ】インターデジタル電極補償器の部分断面図である。
【図４Ａ】コプレーナコンデンサを有する等化器の部分平面図である。
【図４Ｂ】コプレーナコンデンサを有する等化器の部分断面図である。
【図５Ａ】平行板コンデンサを有する等化器の部分平面図である。
【図５Ｂ】平行板コンデンサを有する等化器の部分断面図である。
【図６Ａ】多層回路基板の異なる層上にトレースとともに形成されたコンデンサを有する等化器の部分平面図である。
【図６Ｂ】多層回路基板の異なる層上にトレースとともに形成されたコンデンサを有する等化器の部分断面図である。
【図７】補償器のアレイを使用して誘電損失を確定するように構成された測定システムの概略ブロック図である。
【図８】アイダイアグラムを測定するように構成された通信システムモジュールの概略ブロック図である。
【図９Ａ】図３Ａおよび図３Ｂのものと同様のインターデジタル電極補償器を用いない場合の受信データ信号に関連するアイダイアグラムである。
【図９Ｂ】図３Ａおよび図３Ｂのものと同様のインターデジタル電極補償器を用いた場合の受信データ信号に関連するアイダイアグラムである。
【図１０】インダクタを有する等化器の断面図である。
【図１１Ａ】インダクタを有する等化器のさらなる実施形態の斜視図である。
【図１１Ｂ】インダクタを有する等化器のさらなる実施形態の斜視図である。
【図１２】インダクタを有する等化器のさらなる実施形態の斜視図である。
【図１３Ａ】ＦＲ４誘電体上に画定された３０インチ長トレースを伝搬する３．１２５Ｇｂ／秒データ信号に関連するアイダイアグラムであり、誘電損失補償を行わない場合のアイオープニングを示す図である。
【図１３Ｂ】ＦＲ４誘電体上に画定された３０インチ長トレースを伝搬する３．１２５Ｇｂ／秒データ信号に関連するアイダイアグラムであり、誘電損失補償を行った場合のアイオープニングを示す図である。
【図１４Ａ】ＦＲ４誘電体上に画定された２１インチ長トレースを伝搬する５Ｇｂ／秒データ信号に関連するアイダイアグラムであり、誘電損失補償を行わない場合のアイオープニングを示す図である。
【図１４Ｂ】ＦＲ４誘電体上に画定された２１インチ長トレースを伝搬する５Ｇｂ／秒データ信号に関連するアイダイアグラムであり、誘電損失補償を行った場合のアイオープニングを示す図である。
【図１５Ａ】ＦＲ４誘電体上に画定された３０インチ長トレースを伝搬する５Ｇｂ／秒データ信号に関連するアイダイアグラムであり、誘電損失補償を行わない場合のアイオープニングを示す図である。
【図１５Ｂ】ＦＲ４誘電体上に画定された３０インチ長トレースを伝搬する５Ｇｂ／秒データ信号に関連するアイダイアグラムであり、誘電損失補償を行った場合のアイオープニングを示す図である。
【図１６Ａ】ＦＲ４誘電体上に画定された２１インチ長トレースを伝搬する１０Ｇｂ／秒データ信号に関連するアイダイアグラムであり、誘電損失補償を行わない場合のアイオープニングを示す図である。
【図１６Ｂ】ＦＲ４誘電体上に画定された２１インチ長トレースを伝搬する１０Ｇｂ／秒データ信号に関連するアイダイアグラムであり、誘電損失補償を行った場合のアイオープニングを示す図である。
【図１７Ａ】ＦＲ４誘電体上に画定された３０インチ長トレースを伝搬する１０Ｇｂ／秒データ信号に関連するアイダイアグラムであり、誘電損失補償を行わない場合のアイオープニングを示す図である。
【図１７Ｂ】ＦＲ４誘電体上に画定された３０インチ長トレースを伝搬する１０Ｇｂ／秒データ信号に関連するアイダイアグラムであり、誘電損失補償を行った場合のアイオープニングを示す図である。
【図１８Ａ】インターデジタルコンデンサ補償器を有する多層基板の図である。
【図１８Ｂ】インターデジタルコンデンサ補償器を有する多層基板の図である。
【図１Ａ】
2006507658.tif 000003
【図１Ｂ】
2006507658.tif 000004
【図１Ｃ】
2006507658.tif 000005
【図１Ｄ】
2006507658.tif 000006
【図１Ｅ】
2006507658.tif 000007
【図１Ｆ】
2006507658.tif 000008
【図１Ｇ】
2006507658.tif 000009
【図１Ｈ】
2006507658.tif 000010
【図１Ｉ】
2006507658.tif 000011
【図１Ｊ】
2006507658.tif 000012
【図１Ｋ】
2006507658.tif 000013
【図２】
2006507658.tif 000014
【図３Ａ】
2006507658.tif 000015
【図３Ｂ】
2006507658.tif 000016
【図４Ａ】
2006507658.tif 000017
【図４Ｂ】
2006507658.tif 000018
【図５Ａ】
2006507658.tif 000019
【図５Ｂ】
2006507658.tif 000020
【図６Ａ】
2006507658.tif 000021
【図６Ｂ】
2006507658.tif 000022
【図７】
2006507658.tif 000023
【図８】
2006507658.tif 000024
【図９Ａ】
2006507658.tif 000025
【図９Ｂ】
2006507658.tif 000026
【図１０】
2006507658.tif 000027
【図１１Ａ】
2006507658.tif 000028
【図１１Ｂ】
2006507658.tif 000029
【図１２】
2006507658.tif 000030
【図１３Ａ】
2006507658.tif 000031
【図１３Ｂ】
2006507658.tif 000032
【図１４Ａ】
2006507658.tif 000033
【図１４Ｂ】
2006507658.tif 000034
【図１５Ａ】
2006507658.tif 000035
【図１５Ｂ】
2006507658.tif 000036
【図１６Ａ】
2006507658.tif 000037
【図１６Ｂ】
2006507658.tif 000038
【図１７Ａ】
2006507658.tif 000039
【図１７Ｂ】
2006507658.tif 000040
【図１８Ａ】
2006507658.tif 000041
【図１８Ｂ】
2006507658.tif 000042
【国際調査報告】
2006507658.tif 000043