(57)【要約】本システムは、論理モジュールと、論理モジュールと共に結合された配線資源を持った、放射線に耐性のあるプログラマブル論理素子を備える。構成データを提供する構成データラインは、論理モジュールと配線資源とを制御する。構成データラインに結合される誤り訂正回路は、単一事象の異常（ＳＥＵ）によって起こり得る構成データ内の誤りを分析して訂正する。本システムは、また、プログラマブル論理素子をプログラムするための構成データを持ったプログラマブル論理素子内の誤りを訂正する方法を備える。本方法は、構成データのバックグラウンド読み取り段階を備える。次に、構成データは、誤りに対して分析される。最後に構成データは、訂正されて、もし誤りが見付かれば、構成データは書き換えられる。
2006519511.tif 000002
【特許請求の範囲】
【請求項１】
論理モジュールと、
前記論理モジュールに結合される配線資源と、
前記論理モジュールと前記配線資源とを制御する構成データを持った構成データラインと、
前記構成データラインに結合される誤り訂正回路と
を備え、
前記誤り訂正回路は、前記構成データ内の誤りを分析し訂正することを特徴とする放射線に耐性のあるプログラマブル論理素子。
【請求項２】
前記誤り訂正回路は、さらに、
放射線に耐性のある読み取り／書き込み増幅器と、
前記放射線に耐性のある読み取り／書き込み増幅器に結合される、放射線に耐性のあるシフトレジスタと
を備えることを特徴とする請求項１記載の放射線に耐性のあるプログラマブル論理素子。
【請求項３】
前記誤り訂正回路は、さらに、
前記放射線に耐性のある読み取り／書き込み増幅器と前記構成データラインとの間で結合される多数決ブロックを備えることを特徴とする請求項２記載の放射線に耐性のあるプログラマブル論理素子。
【請求項４】
前記誤り訂正回路は、さらに、Ｑｃｒｉｔあるいはより大きな衝突に十分耐えられる大きさの少なくとも１つのトランジスタを持った複数のラッチを備え、前記ラッチは、前記多数決ブロックに結合されることを特徴とする請求項３記載の放射線に耐性のあるプログラマブル論理素子。
【請求項５】
前記誤り訂正回路は、さらに、
各々が複数の入力と１つの出力とを持った、複数の電子的符号訂正（ＥＣＣ）ラッチと、
１つの入力と複数の出力とを持った第１マルチプレクサと、
前記複数のＥＣＣラッチの少なくとも１つの出力に結合され、また前記マルチプレクサの前記出力の少なくとも１つに結合される入力を持ち、２入力マルチプレクサの第１入力に結合される出力を持った多数決論理回路と、
前記第１マルチプレクサの前記複数の出力の１つに結合され、前記２入力マルチプレクサの第２入力に結合される１つの出力を持つ放射線に耐性のあるシフトレジスタと、
前記２入力マルチプレクサの出力に結合される１つの入力を持った書き込みラッチと、
前記書き込みラッチの出力と、前記第１マルチプレクサの複数の出力の少なくとも１つとに結合される１つの入力を持った読み取り及び書き込み増幅器と
を備えることを特徴とする請求項１記載の放射線に耐性のあるプログラマブル論理素子。
【請求項６】
前記多数決回路は、さらに
３つの２入力ＡＮＤゲートと、
前記３つの２入力ＡＮＤゲートの各々の出力に結合される入力を持った３入力ＡＮＤゲートと
を備えることを特徴とする請求項５記載の放射線に耐性のあるプログラマブル論理素子。
【請求項７】
前記読み取り及び書き込み増幅器は、さらに、
複数の入力と複数の出力とを持った書き込み増幅器回路と、
前記書き込み増幅器の前記入力に結合され、複数の出力を持ったプリチャージ回路と、
前記書き込み増幅器回路の前記出力と、前記プリチャージ回路の前記出力とに結合される入力を持ち、１つの出力を持つセンス回路と
を備えることを特徴とする請求項５記載の放射線に耐性のあるプログラマブル論理素子。
【請求項８】
前記ＥＣＣラッチは、さらに、
前記ＥＣＣラッチへの入力を作る第１ノードに結合されるソースと、第２ノードに結合されるドレインと、論理モジュール信号ラインに結合されるゲートとを持った、第１公称寸法の第１トランジスタと、
前記第１ノードに結合されるソースと、前記第２ノードに結合されるドレインと、反転された論理モジュール信号ラインに結合されるゲートとを持った公称寸法の第２トランジスタと、
前記第２ノードに結合される第１入力と、リセット信号ラインに結合される第２入力とを持った第１の２入力ＮＡＮＤゲートと、
第１の２入力ＮＡＮＤゲートの出力に結合される第１入力と、一組の信号ラインに結合される第２入力とを持ち、前記ＥＣＣラッチの出力への出力を持った第２の２入力ＮＡＮＤゲートと、
第３ノードに結合されるソースと、第４ノードに結合されるドレインと、第２論理モジュール信号ラインに結合されるゲートとを持った、より大きな第２の大きさの第３トランジスタと、
前記第３ノードに結合されるソースと、前記第４ノードに結合されるドレインと、反転された第２論理モジュール信号ラインに結合されるゲートとを持った、より大きな第２の大きさの第４トランジスタと
を備え、
前記第３ノードは、前記第２の２入力ＮＡＮＤゲートの前記出力に結合され、前記第４ノードは、前記第１の２入力ＮＡＮＤゲートの前記第１入力に結合されることを特徴とする請求項５記載の放射線に耐性のあるプログラマブル論理素子。
【請求項９】
プログラマブル論理素子をプログラムするための構成データを持ったプログラマブル論理素子内の誤り訂正の方法において、
構成データのバックグラウンド読み取り段階と、
誤りのための前記構成データを分析する段階と、
もし誤りが見付かれば、前記構成データを訂正する段階と、
もし誤りが見付かれば、前記構成データを書き換える段階と
を備えることを特徴とする方法。
【請求項１０】
誤りのための前記構成データを分析する前記段階は、多数決論理回路で実践されることを特徴とする請求項１０記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関する。特に、本発明は、放射線に耐性のある、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）用のスタティックＲＡＭ（ＳＲＡＭ）に関する。
【背景技術】
【０００２】
宇宙の用途に対する、放射線に耐性のあるＳＲＡＭを基にしたＦＰＧＡを構築する際の大きな問題は、構成メモリ（configuration memory）の信頼性である。衛星と他のコンピュータ機器で使用されるメモリ素子は、非常に放射線の影響を受けやすい環境に置かれる可能性がある。宇宙環境での衛星のメモリセルは、通常、単一事象の異常（ＳＥＵ）と呼ばれる、放射線が起こすソフトエラーにさらされる危険があり、この時メモリセルが高エネルギー粒子に衝突される。メモリなどの集積回路を通過する際に、単一のエネルギー粒子によって、この道筋に沿って作られる電子と正孔の対は、通常ソフトエラーもしくはＳＥＵを引き起こす。ＳＥＵは、普通、半導体回路の低容量ノードを襲うアルファ粒子（ヘリウムの原子核）やベータ粒子や他のイオン化した原子核から生まれる。エネルギー粒子によって臨界体積のメモリセル内に危険な電荷が作られると、メモリの論理状態が混乱する。定義によれば危険な電荷とは、メモリセルの論理状態を変えるのに必要な電荷の最少の量である。それは通常Ｑ臨界値（Ｑｃｒｉｔ）と呼ばれる。
【０００３】
ＳＥＵは、あらゆる揮発性メモリセルの内容を変える可能性がある。もしメモリのそのビットが、ＦＰＧＡの論理機能を制御するような、単にデータを記憶する以外の何かをしているのなら、結果は破滅的なものになる危険がある。他の技術は影響を受けやすい殆どの宇宙船の制御機能により適しているかも知れないが、地上での試作品の間あるいはその後の任務の間に、宇宙船の機能の一部を遠隔で変更できることによって大きな利点がある。宇宙船の設計者は、ＳＥＵが不可避的に発生するという考えを認めている。不可避であることを踏まえて、設計者達は、誤り率が妥当なものであり、誤りの捕捉が十分であり、復帰時間が妥当なものであるならば、乗り物の危険でない部分にＳＲＡＭを基にしたＦＰＧＡを使いたいと考えている。
【０００４】
重いイオンがメモリ記憶セル内のノードを横切るとき、そのイオンは一時期の間、該ノードを元の状態から反対の状態へと強いることがある。この状態の変化は、重いイオンがメモリセルの金属酸化物半導体（ＭＯＳ）トランジスタのシリコンを通過する際に置いていった電荷によるものである。もしこのノードがメモリセルの帰還ループ回りの遅延よりも長い時間の間、反対の状態が続くならば、セルは状態を変え、記憶したデータは失われる危険がある。ノードが反対の状態に保持される時間は、いくつかの因子による可能性がある。最も危険なのは、置かれた電荷である。
【０００５】
図１Ａは、論理ゲート１０４の簡略化した図である。論理ゲート１０４は、ｐチャネルトランジスタ１０２とｎチャネルトランジスタ１００とを備える。ｐチャネルトランジスタには、Ｖｃｃに結合されるソースと、ノードＱ・１０５に結合されるドレインと、ノードＱＢ・１０６に結合されるゲートとがある。Ｎチャネルトランジスタ１００には、接地されるソースと、Ｑノード１０５に結合されるドレインと、ＱＢノード１０６に結合されるゲートとがある。
【０００６】
図１Ｂは、トランジスタ１００上での帯電した粒子の衝突を示す図である。トランジスタ１００には、ドレイン１６０とソース１６５とゲート１６２とが備わる。ゲート酸化物１６３は、ゲート１６２とドレイン１６２とソース１６１とを分離する。図１Ｂに示されるように、ドレイン１６０は帯電した粒子（イオン）１１０によって、衝突経路１８０に沿って衝突される。帯電した粒子１１０が半導体トランジスタ１００を（場合によっては、が時速１００００マイル或いはそ以上の相対速度で）突き通す時、後ろに正孔の航跡（wake）と電子対１２０を残す。もし、図１Ａに示すように、相補的金属酸化物半導体（ＣＭＯＳ）論理ゲート１０４の出力拡散に衝突すると、電界が存在するなら、それらの全てのキャリアが、ドリフト電流１３０として使用可能である。もし、電界が存在しないならば、ドリフト電流１３０は最後には拡散する。もしＣＭＯＳゲートの出力が、衝突される拡散の周囲の物質の電圧になければ（例えば、接地電位にあるＰ型基板内の、ＶｃｃにあるＮ＋拡散１６０）、そのような電界が存在し、電流はその電界をＰ基板１９０の電圧まで引っ張るだろう。衝突で発生する問題で、ゲート１６２のＮ＋拡散１４０は論理１に駆動され、ゲートのＰ＋拡散は論理０に駆動される。
【０００７】
そのような場合、ノードＱの制御を競う２つの電流源がある：本来ノードを正しい論理レベルへ駆動したＣＭＯＳのｐチャネル素子１０２と、図１Ｂのいわゆる“電界ファンネル”１５０内の電荷溜まりである。大きい方の電流がノードを制御する。もしｐチャネル素子１０２の強さが、利用可能なドリフト電流１３０より相対的に大きければ、そのノードはどうにか動く。もし、ｐチャネル素子１０２の強さがエネルギーの衝突よりも相対的に小さければ、図１Ｂのドリフト電流１３０が制御する。ドリフト電流１３０は、その電荷が全て消えるまで制御し、消えた時点で、ＣＭＯＳ素子は、ノードを正しい値に復元できる。
【０００８】
残念なことに、小さなＣＭＯＳ素子が大きなエネルギーの衝突に対して制御を取り戻すのには時間がかかる。例えば、犠牲になったゲートが、ループの周囲を伝搬する正しくない論理レベルの順序素子（例えば、メモリ）内の帰還経路の一部であるような場合、ＣＭＯＳ素子は遮断し、決して必要な修正をすることができず、メモリ素子は状態を失う。もしメモリ素子が何か重要なものを制御しているならば、システムかサブシステムの故障という結果になるだろう。
【０００９】
図２Ａは、交差結合した（cross-coupled）トランジスタ上への粒子の衝突を簡略化して示す図である。トランジスタ１０２ａと１０２ｂと１００ａと１００ｂは、図１Ａに１つの論理ゲートとして示される２つの論理ゲートと同一である。図２Ａにおいて、粒子の衝突２１０は、ｎチャネルトランジスタ１００ａのＮ＋領域を襲っているように描かれている。図２Ａは、この衝突に関連する波形を示している。
【００１０】
図２Ｂは、粒子の衝突２１０に関連した波形２００を描いた図である。ここに示される特別な場合は、ラッチを反転させるのに必要な、ぎりぎりの電荷を作り出すことが全くできない粒子に対するものである。時刻Ｔ１において、粒子が衝突し、ノードＱが、電界ファンネルにおけるドリフトのせいで、平衡したＶｃｃの値から迅速に降下する。その間、トランジスタ１０２は、ノードＱのポンプ電流をＴ２においてノードＱに与え、その時、図１Ｂ内の電界ファンネル１５０内の全ての電荷が消費され、ノードＱは、迅速に元の平衡した値Ｖｃｃに戻る。ここで示した例は、セルが耐えられる電荷の最大量に近いものであり、ノードＱ上の電圧はＶｔｒｉｐにおけるトリップ点２３０に達する。もし荷電粒子が、実質的に、トランジスタが耐えられる以上の荷電担体を作ったならば、ノードＱは、接地電位へ降下し、ラッチは永久に反対の状態へと飛び込む。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ＦＰＧＡ内のＳＲＡＭも、ＣＳＲＡＭあるいはＵＳＲＡＭとして特定できる。ＣＳＲＡＭは、構造ＳＲＡＭである。このＣＳＲＡＭは、ＦＰＧＡに対して構成ビットを保持しておくのに使用される。ＣＳＲＡＭは、ダイ全体に渡って物理的に広がっており、ＦＰＧＡの回路の残りの部分に散りばめられている。ＳＲＡＭを構成するスタティックラッチ内の２つのノードの少なくとも１つは、それを制御するＦＰＧＡ回路に接続することができる。ＣＳＲＡＭの内容が変更になると、ＦＰＧＡによって実現される論理機能が変化する。必要なのは、データの完全性が確実に保たれる解決法である。
【００１２】
ＵＳＲＡＭは、ユーザーＳＲＡＭの短縮形である。これは、ユーザーの論理設計の一部であり、目的専用の機能ブロック内部にまとめられるメモリである。必要とされるのは、ＵＳＲＡＭのデータの完全性が確実に保たれる解決法である。
【００１３】
ＳＲＡＭを元にしたＦＰＧＡにおいて、有用な製品を作ることになる様々な別々の要素がある。ＣＳＲＡＭ内には構成メモリビットがあり、これによってユーザーは、自身の設計を、利用可能な中立な資源に与えることができる。ユーザーの論理回路のための、組み合わせモジュールと順序モジュールがある。それらのモジュールが互いに接続することができるような、構成可能なスイッチと信号線とバッファとがある。クロックのような支援回路と、イネーブルやリセットのような他の汎用の信号があり、これらによって、異なる時間領域内に１つ或いは２つ以上のサブシステムを作ることができる。これらは、ユーザーが、論理モジュールと内部接続のアレイ外部に作ることができるよりも高い集積度の機能にアクセスできるような、ＳＲＡＭやＤＬＬのようなブロックである。
【００１４】
従って、放射線に耐性のあるＳＲＡＭを基にしたＦＰＧＡ内で誤りの検出と訂正を提供する装置と方法に対する要求があり、これは、従来からのＣＭＯＳプロセスを用いて容易に実現することができ、また、放射線に耐性の無かったＳＲＡＭを基にしたＦＰＧＡに比肩できる性能速度を持っている。
【課題を解決するための手段】
【００１５】
本発明は、論理モジュールと、論理モジュールと互いに結合した配線資源を持った、放射線に耐性のあるプログラム可能な論理素子を備える。構成データを与える構成データラインは、論理モジュールと配線資源のプログラミングを制御する。構成データラインに結合された誤り訂正回路は、単一事象の異常（ＳＥＵ）のせいで発生する可能性のある構成データ内のあらゆる誤りを分析し訂正する。
【００１６】
本システムは、プログラム可能な論理素子をプログラムする構成データを持ったプログラム可能な論理素子内で、誤りを訂正するための方法も備えている。本方法は、構成データのバックグラウンド読み込みの段階を備えている。次に、構成データが誤りに対して分析される。最後に、構成データは訂正されて、もし誤りが発見されると、構成データは書き換えられる。
【００１７】
本発明の特徴と利点とをより良く理解することは、本発明の原理を利用した実施例を説明する、以下に示す本発明の詳細な説明と添付の図面を参照することによって得られる。
【発明を実施するための最良の形態】
【００１８】
以下で本発明の実施形態が説明される。特定の例を説明するが、これは説明の目的のためにのみ行われることを理解されたい。本発明の趣旨や範囲から逸脱せずに、他の部品や構成を使用可能であることは、当業者ならば分かるであろう。
【００１９】
本明細書においては、様々な回路と論理機能が説明される。記載において“１”や“０”の表記は、任意の論理表記であることを理解されたい。本発明の第１実施形態では、“１”は高い電圧に対応し、“０”は低い電圧或いは接地電位に対応し、一方第２実施形態では、“０”は高い電圧に対応し、“１”は低い電圧或いは接地電位に対応する。同様に、信号の表記では、本明細書中で用いられる“信号”とは、本発明の特定の実施例によって、今まで低電圧或いは電圧が無いところで、“高い”電圧を回路内の１ノードへ適用したり引き上げたることを表すかも知れず、または“低い“電圧を該ノードへ終端したり引き下げたりすることを表すかも知れない。
【００２０】
ここで開示した発明は、放射線に強いＦＯＧＡを設計するための方法と、商用のスタティックランダムアクセスメモリ（ＳＲＡＭ）を基にしたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を、放射線に強いものへと変換するために必要な回路設計に関する。ここで説明した、放射線に強いＦＰＧＡは、従来技術による素子に関係した（単一通常単一事象の異常）ＳＥＵの問題点を大きく減少させる。
【００２１】
放射線に強い回路は、そうでない同等のものよりもかなり大きくなりがちであるので、回路の全ての部品を強くすることは、面積の問題から、実際的ではない。様々な項目の放射線への強さに対する要求を優先し、放射線に強い回路に必須の項目のみを実現する必要がある。放射線に強い設計は、非常に統計的な手法である。以下に説明するのは、放射線に強いＦＰＧＡを作るのに使用される方法である。
【００２２】
ＣＳＲＡＭは、高い信頼性で論理回路を保存できないと、その製品が商業的に生存できないため、強化されなくてはならない。また、コア領域の約２５％から成る数百万の構成ビットがあるので、非常に領域効率の良い方法で行われなくてはならない。データの正確さを保証するための誤り訂正符号（ＥＣＣ）ビットによる誤り法でのバックグラウンド読み取り＼読み取り＼読み取り＼書き込みが使用される。
【００２３】
構成データ入力回路と、読み取り或いは書き込みシステムと、ＣＳＲＡＭワード線ドライバ／復号器および関連する制御論理回路は、メモリのロードとバックグラウンドの検査を制御するために、強化することが必要となる。
【００２４】
図３は、本発明で開示される、放射線に耐性のある読み取りと書き込み回路を持ったＣＳＲＡＭアーキテクチャ３００を簡略化して示す図である。ＳＲＡＭメモリのアーキテクチャには、当業者には周知のように、外部資源（即ちＥＰＲＯＭ，ＣＰＵ等）から直列のデータストリーム（ＳＤ）および様々なブロックの動作の同期を取る対応のクロック信号（ＳＣＫ）を出力するＥＰＲＯＭ制御ブロック３１２が備わる。データストリームには、残りのデータを処理するやり方を様々なブロックに伝える序文が含まれる。この序文は、部分的負荷と最大負荷の対比や、他の可能性の中での部分的負荷のアドレスなどの情報を備える。直列データストリーム信号は、信号ライン３１３と制御論理回路３３２と列計数器３３０と読み取り／書き込み増幅器３２８を介して、行計数器３１４に結合される（試験時のみ使用される）。行計数器３１４は、ＦＰＧＡコア３１６に結合される。当業者には良く知られたことだが、ＦＰＧＡコアは、単独のＦＰＧＡコアとして使用することができ、コアタイルの矩形配列内で反復され、あるいはシステムオンチップ（ＳＯＣ）内に他の素子と共に含まれる。コアＦＰＧＡタイルは、入出力モジュールで囲まれた論理モジュールの配列を含むかもしれない。ＦＰＧＡコアタイルには、読み出し専用メモリ（ＲＯＭ）モジュールのような他の部品も含まれるかも知れない。水平と垂直の配線チャネルは、ＦＰＧＡコアタイル内の様々な部品間の内部接続を提供する。配線資源の間に、プログラム可能な要素によって、プログラム可能な接続が提供される。
【００２５】
列計数器３３０は、読み取り／書き込み増幅器３２８を通してＦＰＧＡコア３１６へ結合される。ＦＰＧＡコア３１６は、放射線に耐性のある読み取り／書き込み増幅器及び誤り訂正符号回路３１８に結合され、後者は、放射線に耐性のあるシフトレジスタ３２０と２入力マルチプレクサ３２２及び３２４を通して周期的冗長検査回路（ＣＲＣ）３２６に結合される。放射線に耐性のある読み取り／書き込み増幅器及び誤り訂正符号回路３１８と放射線に耐性のあるシフトレジスタが行計数器３１４と共に、バックグラウンド誤り訂正符号リフレッシュ動作を実行する。
【００２６】
行計数器３１４は、行の各セルが読み取りあるいは書き込みのためにアクセスされるはずの際にのみ、どんな行のワードも電位を上げ、残りの時間はそのワードを低電位にする（そしてメモリセルは保護される）。これを行うために、本発明の、放射線に耐性のあるシフトレジスタ３２０と放射線に耐性のある読み取り／書き込み増幅器及び誤り訂正符号回路３１８が、データを放射線の環境にある回路へロードするのに追加された。
【００２７】
図４は、放射線に耐性のある増幅器及び誤り訂正符号回路３１８と放射線に耐性のあるシフトレジスタ３２０の１ビット４００の簡略化されたブロック図である。ＣＳＲＡＭインターフェイス回路４００は、ＣＳＲＡＭコア内の各メモリ列とＥＣＣ回路の間のインターフェイスを取る。ＣＳＲＡＭインターフェイス回路４００は、複数のＥＣＣラッチを備えるが、本例では、４０２と４０４と４０６の３つがある。ＥＣＣラッチは３の多数決ブロック４０８に結合される。多数決ブロックは、また７：１マルチプレクサ４１０に結合する入力も持っている。マルチプレクサ４１０は、以下に説明するフリップフロップ４１４のシフトレジスタにデータを与える。多数決ブロック４０８の出力は、フリップフロップ４１４を通して７：１マルチプレクサ４１０に結合される第２入力を持った２入力マルチプレクサ４１２に結合される。シフトレジスタフリップフロップ４１４は、図３に示すように、１ビットの放射線に耐性のあるシフトレジスタ３２０である。フリップフロップ４１４は、データをＣＳＲＡＭ内にロードするのに使用することができるが、７：１マルチプレクサ４１０と一緒に、試験の目的のためにＣＳＲＡＭインターフェイス回路４００内の残りの回路を観察するのに使用することもできる。２入力マルチプレクサ４１２の出力は、書き込みラッチ４１６を通して読み取り／書き込み増幅器４１８に結合される。２入力マルチプレクサ４１２は、ＥＣＣあるいはシフトレジスタフリップフロップ４１４から書き込みデータを与えることができる。
【００２８】
ＥＣＣラッチ４０２と４０４と４０６は、ＥＣＣ回路の結果に対して、３重モード冗長性（ＴＭＲ）を実現する。本発明では、以下に詳細に説明するように、バックグラウンドＥＣＣ試験では、４つのサイクルを使用する：３つの連続的な読み取りサイクルとその後に続く１つの書き込みサイクルである（訂正が必要な時に、書き込み処理は書き込みサイクルの間でのみ起こるのだが）。各読み取りサイクルの後に、ＣＲＣ試験の結果が、放射線に耐性のあるＥＣＣラッチ４０２，４０４，４０６の１つに記憶される。放射線に耐性のあるＥＣＣラッチ４０２，４０４，４０６は、放射線に耐性のある書き込みラッチ４１６と同一である。而して、試験は３回実行され、結果は、１ビット毎に３の多数決ブロック４０８内で多数決される。多数決論理回路は、図６に示される。
【００２９】
図５は、ＥＣＣラッチ４０２，４０４，４０６と書き込みラッチ４１６として図４に示される放射線に強いラッチ５００の簡略化された図である。放射線に強いラッチ５００は、データがＣＳＲＡＭの中に高い信頼性で書き込まれるよう保持するのに使用される。ラッチ５００は、通常ＣＭＯＳでレベル検知型で非同期のセット／リセットラッチとして動作し、但し、５０８から５０４を経て５０６への帰還ループ内のトランジスタは、本処理で放射線に耐性を持たせることのできる最小値よりも大きい。トランジスタの大きさは、ポリ抵抗を使用せずに、Ｑｃｒｉｔあるいはそれより大きな粒子の衝突に抵抗するのに必要な大きさによって決定される。動作中、ＬがハイでＬＢがローの時に、左のトランスミッションゲート５０２は閉じ、右のトランスミッションゲート５０４は開き、ラッチは入力ＩＮを無視し、ＯＵＴからＬＧを経てＬＱＢへの帰還ループはデータを記憶する。ＬがローでＬＢがハイの時、最上部のトランスミッションゲートはオフし（帰還ループを切る）、左のトランスミッションゲートは開いてラッチ５００をＩＮ上のデータに応答させる。トランスミッションゲートに対する回路は、挿入図５１０に示されている。
【００３０】
ＥＣＣラッチ４０２と４０４と４０６は、図４に示されるように、ＥＣＣ回路に対して３重モードの冗長性（ＴＭＲ）を実現する。本発明において、以下により詳細に説明するが、バックグラウンドＥＣＣ検査は、４つのサイクルを使用する：３つの読み取りサイクルと、それに続く１つの書き込みサイクルである（訂正が必要な時に、書き込み処理は書き込みサイクルの間でのみ起こるのだが）。各読み取りサイクルの後で、ＣＲＣ検査の結果は、放射線に耐性のあるＥＣＣラッチ４０２あるいは４０４あるいは４０６の１つに記憶される。放射線に耐性のあるＥＣＣラッチ４０２あるいは４０４あるいは４０６は、放射線に耐性のある書き込みラッチ４１６と同一である。検査は、例えば、３回実行されて、その結果はビットごとに３の多数決ブロック４０８で多数決される。多数決論理回路は、図６に示されている。
【００３１】
本発明の一実施形態において、単一の誤り訂正法だけを使用することができ、従って、誤り訂正符号回路は、あらゆるＥＣＣワードラインにも訂正すべき誤りが１つあるように設計されることが重要である。しかしいくつかの場合には、“２重衝突”誤りと呼ばれる誤りが起こる。これらの誤りは、粒子が比較的浅い角度で回路に衝突した時に起こり、単一のワードライン内の２つ或いはそれ以上のプログラミングビットを同時に反転させる。本発明のＥＣＣ回路において、“２重衝突”の問題は、ＥＣＣワードライン内のビットを、“２重衝突”の距離より大きな距離だけ物理的に離すことによって解決される。“２重衝突”の距離は推定であるが、０.２５ｍｍのＣＭＯＳプロセスにおいて約２０μｍであると考えられる。本実施形態において、メモリセルの１次元の大きさ（ワードラインに平行）は、約７.６６μｍであろう。従って、３つのメモリセルは、１次元で２０μｍよりも大きな距離で広がっており、ワードライン上で４つ或いはそれ以上離れたメモリセルが、“２重衝突”から隔絶されている。加えて、ＦＰＧＡ回路は、殆ど常に、その距離が通常上記の距離よりも大きくあるようにメモリの列の間に配される。こうして、本発明の一実施形態では、４つのＥＣＣワードラインは、あらゆる単一のワードライン上の全てのビットが“２重衝突”の距離よりも離れることが保証されるように互いにかみ合わせられる。あらゆる集積回路上で空間は貴重なので、本発明のＥＣＣ法は、なるべく広いデータワードラインを用いて実現するのが望ましい。この方法の実施形態の例は、以下で図６において示される。
【００３２】
図７は、多数のコアタイル７０２を持った集積回路内の、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）コア７００の簡略化されたブロック図である。上で説明したように、ＦＰＧＡコア７００は、単独のＦＰＧＡコアとして使用されるか、コアタイルの矩形配列で反復されるか、あるいは他の素子と共にシステムオンアチップ（ＳＯＣ）内に含まれることができる。コアＦＰＧＡタイルには、入出力モジュールによって囲まれた論理モジュールの配列が含まれるかも知れない。ＦＰＧＡコアタイルには、読み出し専用メモリ（ＲＯＭ）モジュールのような他の部品も含まれるかも知れない。水平及び垂直の配線チャネルは、ＦＰＧＡコアタイル内の様々な部品間に内部接続を提供する。プログラム可能な接続が、プログラム可能な要素によって、配線資源間に提供される。この例において、ＦＰＧＡコア７００は、６つのＦＰＧＡタイル７０２を備える。本発明の利益を持つ分野の当業者には、他の構成も可能であり、本構成は一例として説明されただけであることは明らかであろう。ＦＰＧＡコア６００には、水平の半チャネルＦＰＧＡタイル７０６と、垂直の半チャネルＦＰＧＡタイル７０４と、角ブロック７０８も備わる。
【００３３】
図８は、唯一つのコアタイル８０４を持ったＦＰＧＡコア８００を簡略化して示した図である。ＦＰＧＡコア８００は、それぞれが１９個のメモリ列８１０を持つ２つの垂直の半チャネル８０２と、４４２個のメモリ列８１２および内蔵ＥＣＣユーザーＳＲＡＭ（ＵＳＲＡＭ）回路のための８個の追加メモリ列８１４を持つ１つのコアタイル８０４とを備える。内蔵ＥＣＣユーザーＳＲＡＭ（ＵＳＲＡＭ）回路は、以下でより詳細に説明される。ＣＳＲＡＭブロック８００には、全部で４８８個のメモリ列がある。
【００３４】
上述したように、本発明の一実施形態において、あらゆる単一のワードライン内の全てのビットが“２重衝突”の距離よりも離れていることを保証されるように、４つのＥＣＣワードが各ワードライン上でかみ合わせられる。１つの例において、メモリ列の総数は４８８であり、従って本実施形態において、１２２ビットデータのワードラインを処理できる４つのＥＣＣ復号器／符号化器がある（４８８／４＝１２２）。当業者には明らかであるが、ＥＣＣは、パリティ付きハミング符号化／復号を用いる。一例では、単一の誤り訂正／２重誤り検出（ＳＥＣＤＥＤ）法（図４に示されている）を実現するのに、１つのデータワードラインごとに９つの特別なビットが必要であるか、メモリブロックごとに９×４＝３６個の追加ビットが必要である。
【００３５】
ＦＰＧＡ配線資源に対する遅延を広げるのに、３６個の検査ビットを４つ一組で（各ＥＣＣワードラインに１ビット）ＦＰＧＡコア９０２の横方向に渡って図９に示すように配するのが望ましい。各ＦＰＧＡコア９０２は、４つの検査ビットに関連し、左の垂直の半チャネル９０６には４つの検査ビットがある。本明細書の利益を持つ分野の当業者ならば、上記データビットとワードラインと検査ビットの数は、ＦＰＧＡコアの大きさ（には限定しないが）を含む様々な因子によって変更できることを理解するだろう。而して、上記データビットとワードラインと検査ビットの数は、例示の目的のみのために説明したのであり、決して本発明を限定することを考えていない。
【００３６】
図１０は、図４で示した読み取りと書き込みの増幅器をより詳細ではあるが簡略化して示した図である。書き込み増幅器１０１０には、インバータ１０１６に結合されたイネーブル入力１０１５が備わる。インバータ１０１６には、Ｐチャネルトランジスタ１０２０と１０３４および２入力ＮＯＲゲート１０２２に結合される出力がある。２入力ＮＯＲゲート１０２２には、インバータ１０４２を通してプリチャージ回路１０１４の第１入力１０４１に結合される第２入力と、Ｎチャネルトランジスタ１０２６と１０３８のゲートに結合される出力がある。書き込み増幅器１０１０には、Ｐチャネルトランジスタ１０１８と１０３２およびＮチャネルトランジスタ１０２８のゲートに結合され、またインバータ１０３０を通して１０３２と１０４０に結合されるデータ入力１０２７がある。書き込み増幅器１０１０のデータ入力１０２７は、図４の書き込みラッチ４１６に結合される。
【００３７】
さらに図１０を参照すると、Ｐチャネルトランジスタ１０１８は、Ｖｃｃに結合されたソースと、Ｐチャネルトランジスタ１０２０のソースに結合されたドレインとを持っている。Ｐチャネルトランジスタには、出力１０２４を備えたノードに結合されるドレインがある。Ｎチャネルトランジスタ１０２６には、出力１０２４を備えたノードに結合されるドレインと、接地電位に結合されるソースを持ったＮチャネルトランジスタのドレインに結合されるソースとがある。Ｐチャネルトランジスタ１０３２には、Ｖｃｃに結合されるソースと、Ｐチャネルトランジスタ１０３４のソースに結合されるドレインとがある。Ｐチャネルトランジスタには、論理列バー（ＬＣＢ）出力１０３６を備えたノードに結合されるドレインがある。Ｎチャネルトランジスタ１０３８には、出力１０３６を備えたノードに結合されるドレインと、接地電位に結合されるソースを持つＮチャネルトランジスタ１０４０のドレインに結合されるソースとがある。
【００３８】
プリチャージ回路１０１４は、インバータ１０４２に結合されるプリチャージ入力１０４１を備える。インバータ１０４２には、Ｐチャネルトランジスタ１０４６と１０４８のゲートに結合される出力を持ったインバータ１０４４の入力に結合される出力がある。Ｐチャネルトランジスタ１０４６には、Ｖｃｃに結合されるソースと、ＬＣＢ出力１０２４に結合されるドレインとがある。Ｐチャネルトランジスタ１０４８には、Ｖｃｃに結合されるソースと、論理列（ＬＣ）出力１０３６に結合されるドレインがある。
【００３９】
プリチャージ期間は、全ての読み取りと書き込みの処理の間に発生する。例えば、プリチャージ入力１０４１は、プリチャージ中は論理０にあるだろう。プリチャージ入力１０４１が論理０にある時は、インバータ１０４４の入力は、ノード１０４７を強制的に論理０にし、かつ書き込み回路１０１０のプルダウントランジスタ１０２６と１０３８をディスエーブルにする論理１にある。プリチャージ入力１０４１が論理０にある時は、ノード１０４７を論理０にしてプリチャージＰチャネルトランジスタ１０４６と１０４８をオンにし、ＬＣ出力１０３６とＬＣＢ出力１０２４の両ラインをＶｃｃに駆動する。
【００４０】
プリチャージ入力１０４１は、Ｐチャネルトランジスタ１０５２と１０５４を備えたＶＣＳ生成器への電流源入力（ＶＣＳ）１０５１も備えている。ＶＣＳ生成器は、ＬＣライン１０３６とＬＣＢライン１０２４へのブリード電流（bleed current）を供給する。
【００４１】
センスアンプ１０１２は、リセット／セット（ＲＳ）ラッチを備える。一実施形態において、ＲＳラッチは、第１および第２の、たすきがけされた２入力ＡＮＤゲート１０６４と１０６６とで作られる。第１の２入力ＮＡＮＤゲート１０６４には、書き込み増幅器回路１０１０とプリチャージ回路１０１４からＬＣライン１０３６に結合された第１入力と、第２の２入力ＮＡＮＤゲート１０６６の出力に結合される第２入力と、第２の２入力ＮＡＮＤゲート１０６６の第１入力とインバータ１０６２に結合される出力とを持っている。第２の２入力ＮＡＮＤゲート１０６６には、第１の２入力ＮＡＮＤゲート１０６４の出力に結合される第１入力と、書き込み増幅器回路１０１０あるいはプリチャージ回路１０１４からＬＣＢライン１０２４に結合される第２入力と、第１の２入力ＡＮＤゲート１０６４の第２入力に結合される出力とがある。インバータ１０６２には、データ出力ライン１０６８に結合される出力がある。
【００４２】
図１１は、図３に示した、ユーザースタティックランダムアクセスメモリ（ＵＳＲＡＭ）用の、放射線に耐性のある読み取りと書き込みの増幅器をより詳細ではあるが簡略化して示した図である。書き込み増幅器１１１０は、インバータ１１１６に結合されるイネーブル入力１１１５を備える。インバータ１１１６には、Ｐチャネルトランジスタ１１２０と１１３４のゲートおよび２入力ＮＯＲゲート１１２２に結合される出力がある。２入力ＮＯＲゲート１１２２には、２入力ＮＡＮＤゲート１１４２を通ってプリチャージ回路１１１４の第１入力１１４１に結合される第２入力と、Ｎチャネルトランジスタ１１２６と１１３８のゲートに結合される出力とがある。書き込み増幅器１１１０には、Ｐチャネルトランジスタ１１８と１１３２およびＮチャネルトランジスタ１１２８と１１４０のゲートに結合されるデータ入力１１２７がある。
【００４３】
さらに図１１を参照すると、Ｐチャネルトランジスタ１１１８には、Ｖｃｃに結合されるソースと、Ｐチャネルトランジスタ１１２０のソースに結合されるドレインとがある。Ｐチャネルトランジスタには、出力１１２４を備えるノードに結合されるドレインがある。Ｎチャネルトランジスタには、出力１１２４を備えるノードに結合されるドレインと、接地電位に結合されるソースを持ったＮチャネルトランジスタ１１２８のドレインに結合されるソースとがある。Ｐチャネルトランジスタ１１３２には、Ｖｃｃに結合されるソースと、Ｐチャネルトランジスタ１１３４のソースに結合されるドレインとがある。Ｐチャネルトランジスタには、ＬＢ出力１１３６を備えるノードに結合されるドレインがある。Ｎチャネルトランジスタ１１３８には、出力１１３６を備えるノードに結合されるドレインと、接地電位に結合されるソースを持つＮチャネルトランジスタ１１４０のドレインに結合されるソースとがある。
【００４４】
プリチャージ回路１１１４は、２入力ＮＡＮＤゲート１１４２に結合される、プリチャージ入力１１４１とＭＡＳＫＢ入力１１４３を備えている。２入力ＮＡＮＤゲート１１４２には、Ｐチャネルトランジスタ１１４６と１１４８のゲートに結合される出力を持ったインバータ１１４４に結合される出力がある。Ｐチャネルトランジスタには、Ｖｃｃに結合されるソースと、ＬＣＢ出力１１２４に結合されるドレインがある。Ｐチャネルトランジスタ１５４８には、Ｖｃｃに結合されるソースと、ＬＣ出力１１３６に結合されるドレインがある。
【００４５】
プリチャージ期間は、全ての読み取り及び書き込み処理の間で発生する。例えば、プリチャージ入力１１４１は、プリチャージの間は論理０にあるだろう。プリチャージ入力１１４１が論理０にある時、インバータ１１４４の入力は、ノード１１２７を強制的に論理０にして書き込み回路１１１０のプルダウントランジスタ１１２６と１１３８をディスエーブルにする論理１にある。プリチャージ入力１１４１が論理０にある時は、強制的にノード１１４７を論理０にして、プリチャージＰチャネルトランジスタ１１４６と１１４８をオンにし、ＬＣ出力１１３６とＬＣＢ出力１１２４を論理１にする。
【００４６】
ＭＡＳＫＢ入力１１４３は、ローにアサートされると、強制的にセンスアンプ１１１２に論理０の値を与え、あたかもプリチャージ入力１１４１がローにアサートされたように、強制的にプリチャージ回路をプリチャージ状態にする。これによって、ＵＳＲＡＭビットが最初のローディングの後に値を変えるかも知れないので周知のようにバックグラウンドＥＣＣの間はマスクされなくてはならないため、ＬＣ／ＬＣＢ上で検知されたデータがマスクされる。動的用途においてＵＳＲＡＭビットは、最初に特定のビットにロードされた値に関わらず、リフレッシュの目的のために論理０を備えている。
【００４７】
プリチャージ回路１１１４は、Ｐチャネルトランジスタ１１５２と１１５４を備えたＶＣＳ生成器へのＶＳＣ入力１１５１も備えている。ＶＣＳ生成器は、ＬＣライン１１３６とＬＣＢライン１１２４へのブリード電流を提供する。
【００４８】
センスアンプ１１１２は、ＲＳラッチを備えている。一実施形態では、ＲＳラッチは、交差結合した３入力ＮＡＮＤゲート１１６４と２入力ＮＡＮＤゲート１１６６によって作られている。３入力ＮＡＮＤゲート１１６４には、書き込み増幅器１１１０とプリチャージ回路１１１４からのＬＣライン１１３６に結合される第１入力と、ＭＡＳＫＢ入力ライン１１４３に結合される第２入力と、２入力ＮＡＮＤゲート１１６６の出力に結合される第３入力と、２入力ＮＡＮＤゲート１１６６とインバータ１１６２に結合される出力とがある。２入力ＮＡＮＤゲート１１６６には、３入力ＮＡＮＤゲート１１６４の第３出力に結合される第１入力と、書き込み増幅器回路１１１０もしくはプリチャージ回路１１１４のいずれかからのＬＣＢライン１１２４に結合される第２入力と、３入力ＮＡＮＤゲート１１６４の第３入力に結合される出力とがある。
【００４９】
図１２は、本発明の電子的訂正符号回路（ＥＣＣ）を備えたＵＳＲＡＭを簡略化して示したブロック図である。ＵＳＲＡＭ回路１２００は、書きこみデータライン１２０８に結合されるＥＣＣ符号化器１２１０を持った書き込みポート１６０２が備わる。書き込みデータライン１２０８は、信号ライン１２０９を介してＵＳＲＡＭコア１２０４に結合され、信号ライン１２１１を介して、ＥＣＣ符号化器を通りＵＳＲＡＭ  ＥＣＣに結合される。ＥＣＣ符号化器は、書き込み処理が始まる前に、書き込みデータ入力ライン１２０８から検査ビットを生成する。読み取りポート１２０６には、信号ライン１２１８を介してＵＳＲＡＭコアに結合され、信号ライン１２２０を介してＵＳＲＡＭ  ＥＣＣに結合される、ＥＣＣ復号器を含む。ＥＣＣ復号器１２１４には、読み取りライン１２１６に結合される出力がある。ＥＣＣ復号器１２１４は、記憶したデータと試験ビットを用いて、読み取り処理の後に必要な時は、単一訂正（single correction）を行う。読み取りポートは、ＵＳＲＡＭブロックから離れたとき、データをＥＣＣ訂正する。
【００５０】
スタティックな用途（ＡＲＯＭ等）において、マスクすることは必要ない。動的な用途（ＲＡＭ，ＦＩＦＯ等）では、マスクすることが必要である。
【００５１】
この明細書から、当業者には、ここに説明したシステムの実施形態に代わる様々なものを、本システムを実行するのに使用することができることは明らかであろう。添付の特許請求の範囲が本システムの範囲を定義し、これらの特許請求の範囲とその等価物の範囲内にある構成と方法とが特許請求の範囲によって網羅されることを意図している。
【図面の簡単な説明】
【００５２】
【図１Ａ】論理ゲートの簡略化した図である。
【図１Ｂ】帯電した粒子が半導体の中に衝突し、正孔の航跡と電子対を作るのを示した図である。
【図２Ａ】粒子が交差結合したトランジスタに衝突するのを示した図である。
【図２Ｂ】ラッチを反転させるのに必要な、ぎりぎりの電荷を作り出すことが全くできない粒子に対する波形である。
【図３】本発明で開示された、放射線に耐性のある読み取り書き込み回路を持ったＳＲＡＭメモリアーキテクチャを簡略化して示した図である。
【図４】ＣＭＯＳインターフェイス回路の簡略化したブロック図である。
【図５】図４においてＥＣＣラッチと書き込みラッチとして示した、放射線に強いラッチの簡略化した図である。
【図６】図４の３の多数決回路に対する論理回路図と真理値表を示している。
【図７】複数のコアタイルを持った集積回路内の、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）コアの簡略化して示したブロック図である。
【図８】１つだけコアタイルを持ったＦＰＧＡコアを簡略化して示した図である。
【図９】２つのＦＰＧＡタイルを持ったＦＰＧＡコア内でのＥＥＣチェックビットの配置の一実施形態を簡略化して示した図である。
【図１０】図４で示した構成スタティックランダムアクセスのための、放射線に耐性のある読み取り書き込み増幅器を、簡略化してはあるがより詳細に示した図である。
【図１１】ユーザースタティックランダムアクセス（ＵＳＲＡＭ）のための、図３に示した、放射線に耐性のある読み取り書き込み増幅器を、簡略化してはあるがより詳細に示した図である。
【図１２】本発明の電子的訂正符号回路を備えたＵＳＲＡＭを簡略化して示したブロック図である。
【符号の説明】
【００５３】
３００…ＣＲＡＭアーキテクチャ
３１２…ＥＰＲＯＭ制御ブロック
３１３…信号ライン
３１４…行計数器
３１６…ＦＰＧＡコア
３１８…放射線に耐性のある読み取り／書き込み増幅器及び誤り訂正符号回路
３２０…放射線に耐性のあるシフトレジスタ
３２４…２入力マルチプレクサ
３２６…周期的冗長検査回路（ＣＲＣ）
３２８…読み取り／書き込み増幅器
３３０…列計数器
３３２…制御論理回路
【図１Ａ】
2006519511.tif 000003
【図１Ｂ】
2006519511.tif 000004
【図２Ａ】
2006519511.tif 000005
【図２Ｂ】
2006519511.tif 000006
【図３】
2006519511.tif 000007
【図４】
2006519511.tif 000008
【図５】
2006519511.tif 000009
【図６】
2006519511.tif 000010
【図７】
2006519511.tif 000011
【図８】
2006519511.tif 000012
【図９】
2006519511.tif 000013
【図１０】
2006519511.tif 000014
【図１１】
2006519511.tif 000015
【図１２】
2006519511.tif 000016
【手続補正書】
【提出日】平成18年3月29日(2006.3.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
論理モジュールと、
前記論理モジュールに結合される配線資源と、
前記論理モジュールと前記配線資源とを制御する構成データを持った構成データラインと、
前記構成データラインに結合される誤り訂正回路と
を備え、
前記誤り訂正回路は、前記構成データ内の誤りを分析し訂正することを特徴とする放射線に耐性のあるプログラマブル論理素子。
【請求項２】
前記誤り訂正回路は、さらに、
放射線に耐性のある読み取り／書き込み増幅器と、
前記放射線に耐性のある読み取り／書き込み増幅器に結合される、放射線に耐性のあるシフトレジスタと
を備えることを特徴とする請求項１記載の放射線に耐性のあるプログラマブル論理素子。
【請求項３】
前記誤り訂正回路は、さらに、
前記放射線に耐性のある読み取り／書き込み増幅器と前記構成データラインとの間で結合される多数決ブロックを備えることを特徴とする請求項２記載の放射線に耐性のあるプログラマブル論理素子。
【請求項４】
前記誤り訂正回路は、さらに、Ｑｃｒｉｔあるいはより大きな衝突に十分耐えられる大きさの少なくとも１つのトランジスタを持った複数のラッチを備え、前記ラッチは、前記多数決ブロックに結合されることを特徴とする請求項３記載の放射線に耐性のあるプログラマブル論理素子。
【請求項５】
前記誤り訂正回路は、さらに、
各々が複数の入力と１つの出力とを持った、複数の電子的符号訂正（ＥＣＣ）ラッチと、
１つの入力と複数の出力とを持った第１マルチプレクサと、
前記複数のＥＣＣラッチの少なくとも１つの出力に結合され、また前記マルチプレクサの前記出力の少なくとも１つに結合される入力を持ち、２入力マルチプレクサの第１入力に結合される出力を持った多数決論理回路と、
前記第１マルチプレクサの前記複数の出力の１つに結合され、前記２入力マルチプレクサの第２入力に結合される１つの出力を持つ放射線に耐性のあるシフトレジスタと、
前記２入力マルチプレクサの出力に結合される１つの入力を持った書き込みラッチと、
前記書き込みラッチの出力と、前記第１マルチプレクサの複数の出力の少なくとも１つとに結合される１つの入力を持った読み取り及び書き込み増幅器と
を備えることを特徴とする請求項１記載の放射線に耐性のあるプログラマブル論理素子。
【請求項６】
前記多数決回路は、さらに
３つの２入力ＡＮＤゲートと、
前記３つの２入力ＡＮＤゲートの各々の出力に結合される入力を持った３入力ＡＮＤゲートと
を備えることを特徴とする請求項５記載の放射線に耐性のあるプログラマブル論理素子。
【請求項７】
前記読み取り及び書き込み増幅器は、さらに、
複数の入力と複数の出力とを持った書き込み増幅器回路と、
前記書き込み増幅器の前記入力に結合され、複数の出力を持ったプリチャージ回路と、
前記書き込み増幅器回路の前記出力と、前記プリチャージ回路の前記出力とに結合される入力を持ち、１つの出力を持つセンス回路と
を備えることを特徴とする請求項５記載の放射線に耐性のあるプログラマブル論理素子。
【請求項８】
前記ＥＣＣラッチは、さらに、
前記ＥＣＣラッチへの入力を作る第１ノードに結合されるソースと、第２ノードに結合されるドレインと、論理モジュール信号ラインに結合されるゲートとを持った、第１公称寸法の第１トランジスタと、
前記第１ノードに結合されるソースと、前記第２ノードに結合されるドレインと、反転された論理モジュール信号ラインに結合されるゲートとを持った公称寸法の第２トランジスタと、
前記第２ノードに結合される第１入力と、リセット信号ラインに結合される第２入力とを持った第１の２入力ＮＡＮＤゲートと、
第１の２入力ＮＡＮＤゲートの出力に結合される第１入力と、一組の信号ラインに結合される第２入力とを持ち、前記ＥＣＣラッチの出力への出力を持った第２の２入力ＮＡＮＤゲートと、
第３ノードに結合されるソースと、第４ノードに結合されるドレインと、第２論理モジュール信号ラインに結合されるゲートとを持った、より大きな第２の大きさの第３トランジスタと、
前記第３ノードに結合されるソースと、前記第４ノードに結合されるドレインと、反転された第２論理モジュール信号ラインに結合されるゲートとを持った、より大きな第２の大きさの第４トランジスタと
を備え、
前記第３ノードは、前記第２の２入力ＮＡＮＤゲートの前記出力に結合され、前記第４ノードは、前記第１の２入力ＮＡＮＤゲートの前記第１入力に結合されることを特徴とする請求項５記載の放射線に耐性のあるプログラマブル論理素子。
【請求項９】
プログラマブル論理素子をプログラムするための構成データを持ったプログラマブル論理素子内の誤り訂正の方法において、
構成データのバックグラウンド読み取り段階と、
誤りのための前記構成データを分析する段階と、
もし誤りが見付かれば、前記構成データを訂正する段階と、
もし誤りが見付かれば、前記構成データを書き換える段階と
を備えることを特徴とする方法。
【請求項１０】
誤りのための前記構成データを分析する前記段階は、多数決論理回路で実践されることを特徴とする請求項９記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
図２Ａは、交差結合した（cross-coupled）トランジスタ上への粒子の衝突を簡略化して示す図である。トランジスタ１０２ａと１０２ｂと１００ａと１００ｂは、図１Ａに１つの論理ゲートとして示される２つの論理ゲートと同一である。図２Ａにおいて、粒子の衝突２１０は、ｎチャネルトランジスタ１００ａのＮ＋領域を襲っているように描かれている。図２Ｂは、この衝突に関連する波形を示している。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2006519511.tif 000017
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2006519511.tif 000018
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
2006519511.tif 000019
【国際調査報告】
2006519511.tif 000020