(57)【要約】特に、埋め込まれた領域（２０）と、埋め込まれた領域（２０）に通じる端子領域（３２）とを含む集積されたピンフォトダイオードを製造する方法に関する説明が与えられる。本発明による製造方法は、１つの伝導型のドーピングされた領域（２０）を生成するステップと、基板から遠いドーピングされた領域（４２）を生成するステップと、中間領域（３０）を生成するステップと、少なくとも１つの導電性端子領域（３２）を生成するステップとを含む。本製造方法は、ピンフォトダイオード（１４）が単純な方法で集積されることを可能にする。さらに、ピンダイオードを製造するプロセスステップはまた、遮蔽ウェル（２２、５６）を製造するためにも利用され得る可能性がある。
2006502566.tif 000002
【特許請求の範囲】
【請求項１】
集積されたピンダイオード（１４）を、特にピンフォトダイオード（１４）を製造する方法であって、以下のステップが提供された順序から制限されることなく実行され、
１つの伝導型のドーピングされた領域（２０）を生成するステップであって、該領域（２０）はキャリア基板（１２）に関して該基板に近い、ステップと、
該基板から遠いドーピングされた領域（４２）を生成するステップであって、該領域（４２）は該基板に近い該領域（２０）よりも該キャリア基板（１２）からさらに遠くにあり、基板に近い該領域（２０）の該伝導型と異なる伝導型のものである、ステップと、
中間領域（３０）を生成するステップであって、該領域（３０）は該基板に近い該領域（２０）と該基板から遠い該領域（４２）との間に配置され、ドーピングされないか、もしくは該基板に近い該領域（２０）のドーピングおよび該基板から遠い該領域（４２）のドーピングと比較して弱いドーピングを提供される、ステップと、
少なくとも１つの導電性端子領域（３２）を生成するステップであって、該領域（３２）は該中間領域（３０）を含む層（５５）において、該基板に近い該領域（２０）に通じる、ステップと
を包含する、方法。
【請求項２】
前記端子領域（３２）は、前記基板から遠いその境界面から該基板に近いその境界面まで、前記層（５５）を貫通することを特徴とする、請求項１に記載の方法。
【請求項３】
前記基板に近い前記領域（２０）の生成と同時に、ドーピングされたデカップリング領域（２２）を生成するステップと、
前記キャリア基板によってばれ、かつ少なくとも２つの部品（５８、６０、８２）を有する回路構造（１０）を生成するステップであって、該デカップリング領域（２２）は、好ましくは、該部品（５８、６０）の一部分と該キャリア基板（１２）との間に配置されており、該部品（８２）のその他の部分と該キャリア基板（１２）との間に配置されない、ステップと
を包含することを特徴とする、請求項１または請求項２に記載の方法。
【請求項４】
前記基板に近い前記領域（２０）に通じる前記端子領域（３２）の生成と同時に、導電性デカップリング領域の端子領域（５６）を生成するステップを包含することを特徴とする、請求項３に記載の方法。
【請求項５】
前記デカップリング領域の端子領域（５６）および前記デカップリング領域（２２）は遮蔽ウェルを形成し、該遮蔽ウェルは完全に該遮蔽ウェルによって包囲された領域を取り囲み、または該包囲された領域の側面および底面の領域に比べて、少なくとも５０パーセント、もしくは少なくとも７５パーセント取り囲むことを特徴とする、請求項４に記載の方法。
【請求項６】
前記基板に近い前記領域（２０）および前記デカップリング領域（２２）が配置される前記層（５５）において、該領域（２０、２２）外の領域は、異なる伝導型のドーピングを提供され、該基板に近い該領域（２０）と該デカップリング領域（２２）とを覆う酸化物（１３０）は、好ましくは、注入（１４０）をマスキングのために供し、
または、該基板に近い該領域（２０）および該デカップリング領域（２２）が配置される該層（５５）において、該領域（２０）外の領域は、ドーピングされないか、もしくは選択的にドーピングされることを特徴とする、請求項３から請求項５のいずれか一項に記載の方法。
【請求項７】
前記端子領域（３２、５６）は、トレンチの製造とともに生成され、該トレンチは、好ましくは、その幅の少なくとも２倍である深さを有し、
または、該端子領域（３２、５６）は、ドーパントが前記基板から遠い領域から該基板に近い該層（２０）まで拡散する、拡散プロセスを用いて生成され、
および／または、該端子領域（３２、５６）は、注入法によって、好ましくは、高エネルギー注入法によって生成されることを特徴とする、請求項１から請求項６のいずれか一項に記載の方法。
【請求項８】
前記中間領域（３０）を含む前記層（５５）は、エピタキシー法によって生成され、
および／または、集積回路構造（１０）の埋め込み部品（５８、６０、８２）に供する、埋め込み領域（５２、５４）のためのベース材料は、該エピタキシー法の間に同時に生成されることを特徴とする、請求項１から請求項７のいずれか一項に記載の方法。
【請求項９】
エピタキシャル層を生成するエピタキシー法は、少なくとも２つの段階において行われ、
該エピタキシャル成長は中断され、
該中断は、少なくとも１つの他のプロセスの実行であって、好ましくは、該エピタキシャル層のドーピングとは異なるドーピングを製造するドーピングプロセスの実行が後に続き、
該ピタキシャル層の該成長は、その他のプロセス実行後に継続されることを特徴とする、  請求項８に記載の方法。
【請求項１０】
前記基板に近い前記領域（２０）に通じる前記端子領域（３２）は、前記中間領域（３０）を、好ましくは完全に、側面に沿って包囲することを特徴とする、請求項１から請求項９のいずれか一項に記載の方法。
【請求項１１】
前記中間領域（３０）を含む前記層（５５）は、好ましくは、異なる伝導型を有する領域を含む半導体層であることを特徴とする、請求項１から請求項１０のいずれか一項に記載の方法。
【請求項１２】
前記デカップリング領域（２２）は、好ましくは、１つまたは複数のデカップリング領域の端子領域（５６）から離れた全ての側面上で、異なる伝導型を有する材料（１２、５２、５４）に隣接する、もしくは、異なる伝導型を有する材料によって取り囲まれることを特徴とする、請求項１から請求項１１のいずれか一項に記載の方法。
【請求項１３】
集積回路構造（１０）であって、
ピンダイオード（１４）を、特にピンフォトダイオード（１４）を有し、
ピンダイオード（１４）の領域シーケンスを担うキャリア基板（１２）を有し、
１つの伝導型のドーピングされた領域（２０）であって、該領域（２０）は該領域シーケンスに含まれており、該基板に近い、領域を有し、
該基板から遠いドーピングされた領域（４２）であって、該領域（４２）は該領域シーケンスに含まれており、該基板に近い該領域（２０）の該伝導型と異なる伝導型のものである、領域を有し、
中間領域（３０）であって、該領域（３０）は該基板に近い該領域（２０）と該基板から遠い該領域（４２）との間に配置され、ドーピングされないか、もしくは該基板に近い該領域（２０）のドーピングおよび該基板から遠い該領域（４２）のドーピングと比較して弱いドーピングを提供される、中間領域を有し、
導電性端子領域（３２）であって、該領域（３２）は該基板に近い該領域（２０）に通じており、該中間領域（３０）を含む層（５５）に配置される、導電性端子領域を有する、回路構造。
【請求項１４】
前記端子領域（３２）は、前記基板から遠いその境界面から該基板に近いその境界面まで、前記層（５５）を貫通することを特徴とする、請求項１３に記載の回路構造（１０）。
【請求項１５】
前記キャリア基板（１２）によって担われ、少なくとも２つの電子部品（５８、６０、８２）を含む、回路構造（１０）と、
ドーピングされたデカップリング領域（２２）であって、該領域（２２）は該１つの部品（５８）と該キャリア基板（１２）との間に配置され、該基板に近い前記領域（２０）と同一の伝導型のものであり、および／または該基板に近い該領域（２０）と同一のドーパント濃度のものであり、および／または該基板に近い該領域（２０）とともに１つの平面において配置される、領域と
を備えることを特徴とする、請求項１３または請求項１４に記載の回路構造（１０）。
【請求項１６】
導電性デカップリング領域の端子領域（５６）であって、該領域（５６）は前記デカップリング領域（２２）に通じ、および／または前記基板に近い前記領域（２０）に通じる前記端子領域（３２）と同一の材料組成物を有する、端子領域を備える、請求項１５に記載の回路構造（１０）。
【請求項１７】
前記回路構造（１０）は、請求項１から請求項１２までのうち１つにおいて請求項される方法によって製造されていることを特徴とする、請求項１３から請求項１６のいずれか一項に記載の回路構造（１０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャリア基板によって担われる（ｇｅｔｒａｇｅｎｅ）ピンダイオード（ｐｉｎダイオード）を生成する方法に関する。ピンダイオードは、第１の伝導型のドーピングされた領域であって、キャリア基板については基板に近い領域と、ドーピングされた領域であって、基板については基板から遠く、かつ基板に近い領域とは異なる伝導型の領域と、中間領域であって、基板から遠い領域と基板に近い領域との間に構成され、かつドーピングされないか、もしくは基板に近い領域のドーピングおよび基板から遠い領域のドーピングと比較して、弱いドーピングを提供される領域とを備える。さらなる領域が、中間領域および基板に近い領域の間と、中間領域および基板から遠い領域の間とに構成され得、これは、ピンダイオードの電気的性質を改良するためである。
【背景技術】
【０００２】
ピンダイオードは、層シーケンスｐ、ｉおよびｎを有するダイオードであり、ｐは高度にｐドーピングされた領域を表し、ｉは真性に伝導する、または真性の、またはただ単に弱くｎドーピングされた領域もしくはｐドーピングされた領域を表し、そしてｎは高度にｎドーピングされた領域を表す。ピン接合は、主に、真性または弱くドーピングされた中間領域の効力によってｐｎ接合とは異なる。それらの電気的性質のために、ピンダイオードは１００ボルトより大きな逆電圧の整流ダイオードとして用いられる。マイクロ波領域における即座に切替えるダイオードは、さらなる用途分野を構成する。ピンダイオードの逆電流は主に、ｉゾーンにおける電荷生成に左右されるので、このダイオードはまた、たとえば核技術において放射線検出器として、またはピンフォトダイオードとして、特に、ほぼ４００ナノメートルから約１マイクロメートルまでの波長レンジにおいて光を検出するために採用される。特に、ピンダイオードは、高い感度と高い検出速度とを有する。
【０００３】
集積されたピンダイオードは、集積回路に直接一体となって接続されるので、個々の半導体部品よりも、より大きな検出感度とより高い周波数帯域幅とを有する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の課題は、集積されたピンダイオードを製造する単純な方法を提供することである。さらに、本発明は、関連する集積回路構造を提供することである。
【課題を解決するための手段】
【０００５】
この方法に関連する課題は、特許請求項１において提供された方法ステップを用いて解決される。さらなる形態は、従属請求項において提供される。
【０００６】
本発明は、集積されたピンダイオードは、集積回路構造を製造する全プロセスに容易に取り込まれ得る方法と、また集積回路構造内に他の電気的活性構造を生成するために利用され得る方法ステップを可能な限り包含する方法とによって製造されるべきであるという考えに基づいている。
【０００７】
本発明に従った方法では、基板に近い領域に通じる少なくとも１つの導電性端子領域が生成される。端子領域は、中間領域を含む層に配置され、１つの改良点において、基板から遠い層の境界面から基板に近いこの層の境界面まで、この層を貫通する。そのような方法の場合、基板に近い領域は、中間領域を含む層に関して、いわゆる「埋め込まれた」領域であり、また埋め込まれた層とも呼ばれる。いわゆるメサ層スタックと対照的に、埋め込まれた領域を製造する方法はより単純である。さらに、本発明に従った方法で、ピンダイオードは、基板を介して接続されないが、むしろ少なくとも１つの個別の端子領域を介して接続される。これは、ピンダイオードを集積回路構造に集積することへのある程度の自由という結果をもたらす。さらに、集積回路構造の他の構造（たとえば、集積回路構造の特定部分のための遮蔽ウェルがまた、ピンダイオードと同時に製造されることが可能になる。この可能性はさらに以下でより詳細に説明される。
【０００８】
本発明に従った方法のさらなる形態において、ドーピングされたデカップリング領域は、基板に近い領域と同時に生成される。キャリア基板によって担われる回路構造は、デカップリング領域が部品の一部とキャリア基板との間に延びるように生成される。対照的に、部品のその他の部分とキャリア基板との間にはデカップリング領域は横たわっていない。この方法によって、さらなるプロセスエンジニアリングの支出なしで、例として、他の回路部分からの干渉を引き起こす集積回路構造の回路部分を遮蔽するデカップリング領域を生成することが可能になる。しかしながら、その一方で、特に敏感な回路部分はまた、その回路の残りから遮蔽され得る。第１の場合において、寄生電流は、たとえば基板への静電結合によって印加され得ない。第２の場合において、寄生電流または電圧は、たとえば基板から敏感な回路部分への静電結合を用いて通過しない。両方の方法を組み合わせることによって、改良された遮蔽を導き出す。強く干渉する回路部分は、たとえばデジタル回路または出力増幅器である。特に敏感な回路部分はたとえば前置増幅器である。
【０００９】
ピンダイオードを製造する方法のさらなる形態では、デカップリング領域に通じる端子領域は、基板の近くにあるピンダイオードのその層に通じる端子領域と同時に生成される。これは、デカップリング領域の端子領域を製造するためにさらなるプロセスステップが必要とされないことを意味する。デカップリング領域は、デカップリング領域の端子領域を介して所定の電位に置かれ得る。さらに、デカップリング領域の端子領域は、集積回路構造から干渉電圧および干渉電流を抽出するいわゆる抽出ダイオード（ｅｘｔｒａｃｔｉｏｎ  ｄｉｏｄｅ）を生成するのに用いられ得る。この可能性は、さらに以下においてより詳細に説明される。
【００１０】
次のさらなる形態において、デカップリング領域の端子領域およびデカップリング領域は、遮蔽ウェルによって完全に、または包囲された領域の側面および底面の領域に比べて部分的に（すなわち、少なくとも５０パーセント、または少なくとも７５パーセントさえ）、包囲された領域を取り囲む遮蔽ウェルを形成する。遮蔽効果がより大きいと、より完全に包囲された領域が囲まれる。しかしながら、遮蔽領域における中断もまた、例として、他の理由で単純なプロセスの実行を可能にするために起こり得る。
【００１１】
次のさらなる形態において、基板の近くにあるピンダイオードの領域およびデカップリング領域が位置づけられる平面または層において、これら領域の外に位置づけられる領域は、異なる伝導型のドーピングを提供される。これにより、基板に近い領域およびデカップリング領域、または平面または層における個別のデカップリング領域を、単純な方法で互いから絶縁することが可能になる。１つの改良点において、基板に近い領域を覆う酸化物と、デカップリング領域を覆う酸化物とが、注入をマスキングするために利用される。単純化されたプロセスの注入は、リソグラフィ法との比較という結果をもたらす。
【００１２】
次のさらなる形態において、基板の近くにあるピンダイオードのその領域およびデカップリング領域の端子領域に通じる端子領域は、深いトレンチの製造と一緒に生成される。この深いトレンチは、好ましくは、その幅の少なくとも二倍である深さを有する。例として、トレンチは、１０マイクロメートルを上回る深さ、１５マイクロメートルを上回る深さ、または２０マイクロメートルを上回る深さまでを有する。トレンチは、たとえば５マイクロメートルを下回る幅を有する。別の方法として、端子領域は、基板から遠い領域から基板近くの層の所まで、またはデカップリング層の所までドーパントが拡散する、拡散プロセスを用いて製造される。たとえば拡散の長さが１０マイクロメートルであるとすると、端子領域はたとえば７マイクロメートルの幅を有する。しかしながら、ピンダイオードによって占められた領域と比較して、そのような幅は要求された回路領域の点で許容範囲の値である。１マイクロメートル以上の深さの注入を用いた方法もまた、端子領域を製造するのに用いられる。
【００１３】
他の形態において、中間領域を含んでいる層は、エピタキシープロセスによって製造される。１つの改良点において、集積回路構造の埋め込み部品に供する、少なくとも１つの埋め込み領域の底面材料は、エピタキシープロセスの間に同時に生成される。埋め込み領域はまた、いわゆるバルクと呼ばれる。エピタキシープロセスは、埋め込まれた層を覆う層を生成する単純な可能性である。しかしながら、他の可能性もまたあり、たとえば高エネルギーイオン注入がある。ドーピングされた半導体領域はまた、エピタキシープロセスを用いて単純な方法で製造され得、たとえばエピタキシャル層が成長する間のｉｎ−ｓｉｔｕドーピングによって製造され得る。
【００１４】
エピタキシープロセスを用いたさらなる形態において、エピタキシープロセスは、少なくとも２つの段階で行われる。エピタキシャル成長は第１の段階の終わりで中断される。エピタキシャル成長と接続されていない異なるプロセスが、それから実行される。１つの改良点において、これは、エピタキシャル層のドーピングから異なるドーピングを製造するドーピングプロセスである。この方法により、単純な方法で、基板の近くにあるピンダイオードのその領域に加えて、かつデカップリング領域に加えて、さらなる埋め込まれた領域を生成することが可能になる。エピタキシャル層の成長はそれから、その他のプロセスが実行された後に続けられる。この手順は、集積回路構造の部品を製造する方法であって、以前は慣習的な方法をそのまま変更せずに利用し続けられ得ることを意味する。
【００１５】
次のさらなる形態において、基板に近いピンダイオードのその領域に通じている端子領域は、中間領域を横方向に完全に包囲する。この方法によって、集積回路構造の残りの構成部品から単純な方法で中間領域を電気的に絶縁することが可能になる。
【００１６】
次のさらなる形態において、中間領域を含む層は、半導体層であり、この半導体層は好ましくは、異なる伝導型を有する領域を有する。例として、半導体層は、単結晶材料（たとえば、単結晶シリコン）に基づく。しかしながら、混合結晶の半導体もまた用いられ、たとえばガリウムヒ素が用いられる。
【００１７】
次のさらなる形態において、デカップリング領域は、デカップリング領域と異なる伝導型を有する材料に隣接する。この方法は、ｐｎダイオードまたはｎｐダイオードという結果をもたらし、これらダイオードは、抽出ダイオードの機能を有しており、干渉荷電粒子を抽出するか、デカップリング領域に隣接する領域からの電流を干渉するか、もしくは電流がブロッキング効果のために遮蔽される領域に通過することを防ぐ。
【００１８】
本発明は、さらにＰＩＮダイオードを有する集積回路構造に関し、これは本発明に従った方法によって、またはそのさらなる形態のうちの１つによって製造され得る。よって、前述の技術効果もまた回路構造およびそのさらなる形態に適用する。
【発明を実施するための最良の形態】
【００１９】
本発明の実施例は、添付の図面を参照しながら以下で説明される。
【００２０】
図１は、ｐドーピングされた基板１２、ピンフォトダイオード１４、遮蔽された領域１６または複数の遮蔽された領域、および回路領域１８または複数の遮蔽されない回路領域を含む集積回路構造１０を示す。
【００２１】
基板１２は、たとえば、半導体ウエハの一部である。埋め込まれたｎ＋型領域２０および埋め込まれたｎ＋型領域２２は、たとえば図２Ａを参照して以下で説明される方法によって、基板１２上に生成されており、ｎ＋はｎ伝導型を導くドーパントの高いドーパント濃度（すなわち、たとえばヒ素またはリンの高いドーパント濃度）を表す。領域２０および２２の間に位置づけられたものは、同じ平面に横たわっている埋め込まれたｐ＋型領域２４、２６および２８である。
【００２２】
領域２０は、フォトダイオード１４に属し、これは図１において横方向に遮られたものと示される。例として、フォトダイオード１４は、５０マイクロメートルの大きさを有する。領域２０の上に位置づけられたものは、フォトダイオード１４の中間領域３０であり、これは弱くｎドーピングされたもの（すなわちｎ−）である。中間領域３０は、たとえば環状の端子領域３２によって側面に沿って完全に取り囲まれており、この端子領域３２はｎドーピングされたものであるが、中間領域３０よりも高いドーパント濃度を有する。基板から遠い端子領域３２の区分３４において、端子領域３２は、低い接触抵抗を確保するためにｎ＋ドーピングされたものである。相互接続３６および３８は、集積回路構造１０の１つ以上のメタライゼーション層４０を貫通し、端子領域３２の区分３４につながる。
【００２３】
中間領域３０上に位置づけられたものは、ｐ＋ドーピングされた領域４２であり、これはフォトダイオード１４のアノードを形成する。相互接続４４はメタライゼーション層４０を貫通し、領域４２に接続される。
【００２４】
領域４２の上に位置づけられたものは、メタライゼーション層４０におけるカットアウト４６である。光は、フォトダイオード１４の電気的性質に影響を与えるために、カットアウト４６を介してフォトダイオード１４まで通過し得る。カットアウト４６は、たとえば反射防止層を用いることを通して、入射光線が可能な限り完全にフォトダイオード１４に貫通し得るように構成される。
【００２５】
中間領域３０と同じ平面において位置づけられたものは、層５５のｐドーピングされた領域４８から５４までであり、これはまた中間領域３０を含む。領域４８および５０は、フォトダイオード１４の外の端子領域３２に隣接する。領域５２はいわゆるバルクまたは回路基板を形成し、遮蔽された領域１６の一部である。横方向に、領域５２は、たとえば同様に環状である端子領域５６によって境をつけられ、デカップリング領域２２のところまで到達し、領域５２を領域５０および５４から分離させる。
【００２６】
端子領域５６および領域２２は、遮蔽ウェルを形成し、この遮蔽ウェルは逆バイアスされた抽出ダイオードの機能を生成する。遮蔽された領域１６内に位置づけられたものは、強い干渉放射を有する部品、たとえばｎｐｎトランジスタ５８およびさらなる部品６０（たとえば、ＣＭＯＳ部品（相補型金属酸化膜半導体）または１つ以上の受動的部品（たとえばコイル）を有する他の部品である。ｎｐｎトランジスタ５８および部品６０は、標準的な製造方法によって製造されている。
【００２７】
このように、例として、ｎｐｎトランジスタ５８は、強くｎドーピングされたもの（すなわちｎ＋）である埋め込まれたコレクタ端子領域６２を含み、コレクタ領域６４に通じる。コレクタ領域６４は弱くｎドーピングされたもの（すなわちｎ−）である。コレクタ領域６４の上に位置づけられたものは、強くｐドーピングされたものであるベース領域６６および強くｎドーピングされたものであるエミッタ領域６８である。トランジスタ５８の領域では、メタライゼーション層４０は、たとえば相互接続７０、７２、および７４によって貫通されており、これら相互接続はこの順番でベース領域６６、エミッタ領域６８、およびコレクタ端子領域６２につながる。
【００２８】
端子領域５６は、同様にｎドーピングされたものであり、基板から遠い区分７６を有しており、この区分はｎ＋ドーピングされたものである。相互接続７８および８０は、端子領域５６に通じており、たとえば正の動作電圧電位ＵＰを端子領域５６に、よって層２２0にも印加する役目を果たし、これは逆バイアスをかけられた抽出ダイオードのカソードを形成する。抽出ダイオードは、基板１２に通過し得るノイズ電流を完全に遮蔽する。
【００２９】
領域５２および５４はまたｐウェルとも呼ばれる。
【００３０】
集積回路構造の領域１８は、図１において３つのドットで示される複数の電子部品８２を含む。トランジスタ５８および部品６０によって生成された干渉は、端子領域５６および領域２２から形成された遮蔽ウェルによる遮蔽が原因で、部品８２に貫通することができない。
【００３１】
図１は、さらにいわゆるフィールド酸化膜領域８４から１００までを図示し、これらは、たとえば二酸化シリコンを含んでおり、互いについて個別の部品または部品の機能部を電気的に絶縁する。
【００３２】
別の例示的な実施形態においては、メタライズ層４０における相互接続は、集積回路構造１０の異なる部品を接続する（たとえば、フォトダイオード１４をトランジスタに接続する）。
【００３３】
図２Ａは、集積回路構造１０を製造する間の第１の製造段階を示す。第１に、二酸化シリコン層１１０は、基板１２上に、たとえば熱酸化によって生成される。二酸化シリコン層１１０の厚さは、たとえば５０ナノメートルである。窒化シリコン層１１２がそれから堆積され、これは、例としては、同様に５０ナノメートルの厚さを有する。
【００３４】
層２０および２２へのドーパントの注入のための注入マスクを生成するリソグラフィ法がその後実行される。その終わりまでに、フォトレジスト層１１４が領域全体に供給され、後に続く照射および現像ステップにおいて、領域２０および２２が生成されるように意図される領域上にカットアウト１１６および１１８を生成するように、パターン化される。その後、窒化シリコン層１１２は、たとえばドライエッチング法で、フォトレジスト１１４に覆われていない領域の二酸化シリコン層１１０について選択的に除去される。窒化シリコン層１１２のパターニングの後、イオン注入が、たとえばヒ素またはアンチモンイオンを注入するために実行される、矢印１２０を参照。
【００３５】
図２Ｂで示されるように、フォトレジスト層１１４の残留物がそれから除去される。その後、局所的な酸化が実行され、より厚い酸化物領域１３０は二酸化シリコン層１１０の覆われていない領域において生成される。領域２０および２２のドーパントは、酸化の間に活性化される。
【００３６】
図２ｃに示されるように、窒化層１１２の残留物がそれから、たとえばエッチング法を用いて除去される。領域２４から２８までは、それから、イオン注入１４０を用いて生成される。例としてボロンが注入される。注入の間のエネルギーは、ボロンイオンが酸化領域１３０を貫通しないように大きさが決められる。対照的に、酸化領域１３０を生成する間、厚さが変化しない二酸化シリコン層１１０の領域は、ボロンイオンによって貫通される。
【００３７】
図２Ｄに示されるように、酸化領域１３０および二酸化シリコン層１１０の残留領域は、その後に続いて除去される。層５５は、エピタキシー法によって層２０および２２と、領域２４、２６および２８に供給される。層５５は、たとえば弱くｎドーピングされたものである。例示的な実施形態では、層５５は、１０マイクロメートルの厚さを有する。層５５におけるドーパント濃度は、例として、立方センチメートル毎に５・１０１３粒子である。
【００３８】
薄い二酸化シリコン層１５２は、その後に続いて層５５に供給される。その後、リソグラフィ法で、フォトレジスト層１５４が供給されて、その後に続くイオン注入のためのマスクとしてパターン化される。フォトレジスト層１５４では、カットアウト１５６から１６２までが領域２０および２２の端の上に横たわっている領域において生成される。イオン注入がそれから実行され、たとえば、リンイオンを用いて実行される。イオン注入の間のエネルギーは、リンイオンがフォトレジスト層１５４を貫通しないように大きさが決められる。その結果、リンイオンはカットアウト１５６から１６２までの直接下にある元のドーピング領域１６４から１７０までにのみ通過する。例として、元のドーピング領域１６４から１７０までにおけるドーパント濃度は、立方センチメートル毎に１０１６ドーパント粒子である。イオン注入は、図２Ｄにおいて矢印１７２によって表される。
【００３９】
フォトレジスト層１５４の残留物がそれから除去される。写真技術を用いて、層５５がｐドーピングされたものであるよう意図される領域においてカットアウトを有する新しいフォトレジストマスクを生成する。二酸化シリコン層１５２の下の領域４８、５０、５２および５４はそれから、たとえばボロンイオンを使ったイオン注入を用いてドーピングされる。
【００４０】
拡散プロセスがそれから実行され、たとえば拡散ファーネスを用いて実行される。この場合、はじめに、ドーパントは元のドーピング領域１６４から１７０までから領域２０および２２までそれぞれ拡散し、端子領域３２および５６が形成される。ドーパントはまた、領域４８、５０、５２および５４内に分布され、この領域４８、５０、５２および５４のｐ伝導型に通じる。
【００４１】
図２Ｂを参照して説明された方法の別のプロセス改良型において、さらなるリソグラフィ法が局所的酸化の代わりに行われる。この場合、窒化シリコン層１１２を供給することは必要ではない。リソグラフィ法を用いることにより、さらに、例として、領域２４および２６のみが生成されるが、領域２８は生成されない状況を得ることが可能になる。
【００４２】
次のプロセス改良型において、リンガラス塗布が、ドーピング領域を生成するためにイオン注入の変わりに利用される。
【００４３】
別のプロセス改良型において、端子領域３２および５６は、拡散によってではなく、むしろドーピングされたポリシリコンまたは他の金属が導入される深いトレンチを生成することによって生成される。
【図面の簡単な説明】
【００４４】
【図１】図１は、ピンダイオードおよび遮蔽ウェルを有する集積回路構造を示す。
【図２】図２Ａから図２Ｄは、集積回路構造の製造における製造段階を示す。
【図１】
2006502566.tif 000003
2006502566.tif 000004
【手続補正書】
【提出日】平成17年1月12日(2005.1.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積されたピンダイオード（１４）を、特にピンフォトダイオード（１４）を製造する方法であって、
１つの伝導型のドーピングされた領域（２０）を生成するステップであって、該領域（２０）はキャリア基板（１２）に関して該基板に近い、ステップと、
該基板から遠いドーピングされた領域（４２）を生成するステップであって、該領域（４２）は該基板に近い該領域（２０）よりも該キャリア基板（１２）からさらに遠くにあり、該基板に近い該領域（２０）の該伝導型と異なる伝導型のものである、ステップと、
中間領域（３０）を生成するステップであって、該領域（３０）は該基板に近い該領域（２０）と該基板から遠い該領域（４２）との間に配置され、ドーピングされないか、もしくは該基板に近い該領域（２０）のドーピングおよび該基板から遠い該領域（４２）のドーピングと比較して弱いドーピングを提供される、ステップと、
少なくとも１つの導電性端子領域（３２）を生成するステップであって、該領域（３２）は該中間領域（３０）を含む層（５５）において、該基板に近い該領域（２０）に通じる、ステップと、
該基板に近い該領域（２０）の生成と同時にドーピングされたデカップリング領域（２２）を生成するステップであって、該デカップリング領域（２２）は該基板に近い該領域と同一の伝導型を有する、ステップと、
該キャリア基板（１２）によって担われ、少なくとも２つの電子部品（５８、６０、８２）を含む、回路構造（１０）を生成するステップと、
回路基板（５２）を生成するステップであって、該回路基板（５２）は該デカップリング領域（２２）と少なくとも１つの該部品（５８、６０）との間に配置され、該デカップリング領域（２２）とともに、ｐｎダイオードまたはｎｐダイオードを形成する、ステップとを包含し、
該デカップリング領域（２２）は、該部品（５８、６０）の一部分と該キャリア基板（１２）との間に配置されており、該部品（８２）のその他の部分と該キャリア基板（１２）との間に配置されず、
該基板に近い該領域（２０）および該デカップリング領域（２２）が配置される該層（５５）において、該領域（２０、２２）外の領域（２６）は異なる伝導型のドーピングを提供されるか、もしくはドーピングされない、方法。
【請求項２】
前記端子領域（３２）は、前記基板から遠いその境界面から該基板に近いその境界面まで、前記層（５５）を貫通することを特徴とする、請求項１に記載の方法。
【請求項３】
導電性デカップリング領域の端子領域（５６）を、前記基板に近い前記領域（２０）に通じる前記端子領域（３２）の生成と同時に生成するステップを包含することを特徴とする、請求項１または請求項２に記載の方法。
【請求項４】
前記デカップリング領域の端子領域（５６）および前記デカップリング領域（２２）は、前記遮蔽ウェルによって包囲された領域を完全に取り囲む遮蔽ウェルを形成することを特徴とする、請求項３に記載の方法。
【請求項５】
前記デカップリング領域の端子領域（５６）および前記デカップリング領域（２２）は、包囲された領域の側面および底面の領域に比べて、少なくとも５０パーセント、もしくは少なくとも７５パーセント、遮蔽ウェルによって包囲された該領域を取り囲む該遮蔽ウェルを形成することを特徴とする、請求項３に記載の方法。
【請求項６】
前記基板に近い前記領域（２０）および前記デカップリング領域（２２）が配置される前記層（５５）において、該領域（２０、２２）外の領域は、異なる伝導型のドーピングを提供され、該基板に近い該領域（２０）と該デカップリング領域（２２）とを覆う酸化物（１３０）は、インプランテーション（１４０）をマスキングのために供することを特徴とする、請求項３から請求項５のいずれか一項に記載の方法。
【請求項７】
前記端子領域（３２、５６）は、トレンチの製造とともに生成され、該トレンチは、好ましくは、その幅の少なくとも２倍である深さを有し、
または、該端子領域（３２、５６）は、ドーパントが前記基板から遠い領域から該基板に近い該層（２０）まで拡散する、拡散プロセスを用いて生成され、
および／または、該端子領域（３２、５６）は、インプランテーション法によって、好ましくは、高エネルギーインプランテーション法によって生成されることを特徴する、請求項１から請求項６のいずれか一項に記載の方法。
【請求項８】
前記中間領域（３０）を含む前記層（５５）は、エピタキシー法によって生成され、
および／または、集積回路構造（１０）の埋め込み部品（５８、６０、８２）に供する、埋め込み領域（５２、５４）のためのベース材料は、該エピタキシー法の間に同時に生成されることを特徴とする、請求項１から請求項７のいずれか一項に記載の方法。
【請求項９】
エピタキシャル層を生成するエピタキシー法は、少なくとも２つの段階において行われ、
該エピタキシャル成長は中断され、
該中断は、少なくとも１つの他のプロセスの実行であって、好ましくは、該エピタキシャル層のドーピングとは異なるドーピングを製造するドーピングプロセスの実行が後に続き、
該ピタキシャル層の該成長は、その他のプロセス実行後に継続されることを特徴とする、  請求項８に記載の方法。
【請求項１０】
前記基板に近い前記領域（２０）に通じる前記端子領域（３２）は、前記中間領域（３０）を、好ましくは完全に、側面に沿って包囲することを特徴とする、請求項１から請求項９のいずれか一項に記載の方法。
【請求項１１】
前記中間領域（３０）を含む前記層（５５）は、好ましくは、異なる伝導型を有する領域を含む半導体層であることを特徴とする、請求項１から請求項１０のいずれか一項に記載の方法。
【請求項１２】
前記デカップリング領域（２２）は、好ましくは、１つまたは複数のデカップリング領域の端子領域（５６）から離れた全ての側面上で、異なる伝導型を有する材料（１２、５２、５４）に隣接する、もしくは、異なる伝導型を有する材料によって取り囲まれることを特徴とする、請求項１から請求項１１のいずれか一項に記載の方法。
【請求項１３】
集積回路構造（１０）であって、
ピンダイオード（１４）を、特にピンフォトダイオード（１４）を有し、
ピンダイオード（１４）の領域シーケンスを担うキャリア基板（１２）を有し、
１つの伝導型のドーピングされた領域（２０）であって、該領域（２０）は該領域シーケンスに含まれており、該キャリア基板（１２）に関しては該基板に近い、領域を有し、
該基板から遠いドーピングされた領域（４２）であって、該領域（４２）は該領域シーケンスに含まれており、該基板に近い該領域（２０）よりも該キャリア基板（１２）からさらに離れており、該基板に近い該領域（２０）の該伝導型と異なる伝導型のものである、領域を有し、
中間領域（３０）であって、該領域（３０）は該基板に近い該領域（２０）と該基板から遠い該領域（４２）との間に配置され、ドーピングされないか、もしくは該基板に近い該領域（２０）のドーピングおよび該基板から遠い該領域（４２）のドーピングと比較して弱いドーピングを提供される、中間領域を有し、
導電性端子領域（３２）であって、該領域（３２）は該基板に近い該領域（２０）に通じており、該中間領域（３０）を含む層（５５）に配置される、導電性端子領域を有し、
該キャリア基板（１２）によって担われ、少なくとも２つの電子部品（５８、６０、８２）を含む、回路構造（１０）を有し、
１つの部品（５８）と該キャリア基板（１２）との間に配置され、該基板に近い該領域（２０）と同じ伝導型のものであり、該基板に近い該領域（２０）とともに１つの平面に配置される、ドーピングされたデカップリング領域（２２）を有し、
回路基板（５２）であって、該回路基板（５２）は該デカップリング領域と少なくとも１つの該部品（５８、６０）との間に配置され、該デカップリング領域（２２）とともに、ｐｎダイオードまたはｎｐダイオードを形成する、回路基板を有し、
該デカップリング領域（２２）は、該部品（５８、６０）の一部分と該キャリア基板（１２）との間に配置されており、該部品（８２）のその他の部分と該キャリア基板（１２）との間に配置されず、
該基板に近い該領域（２０）および該デカップリング領域（２２）が配置される該層（５５）において、該領域（２０、２２）外の領域（２６）は異なる伝導型のドーピングを提供されるか、もしくはドーピングされない、
回路構造。
【請求項１４】
前記端子領域（３２）は、前記基板から遠いその境界面から該基板に近いその境界面まで、前記層（５５）を貫通することを特徴とする、請求項１３に記載の回路構造（１０）。
【請求項１５】
前記デカップリング領域（２２）は、前記基板に近い前記領域（２０）と同一のドーパント濃度を有することを特徴とする、請求項１３または請求項１４に記載の回路構造（１０）。
【請求項１６】
導電性デカップリング領域の端子領域（５６）であって、該領域（５６）は前記デカップリング領域（２２）に通じ、および／または前記基板に近い前記領域（２０）に通じる前記端子領域（３２）と同一の材料組成物を有する、端子領域を備えることを特徴とする、請求項１５に記載の回路構造（１０）。
【手続補正書】
【提出日】平成17年9月22日(2005.9.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積されたピンダイオード（１４）を、特にピンフォトダイオード（１４）を製造する方法であって、
１つの伝導型のドーピングされた領域（２０）を生成するステップであって、該領域（２０）はキャリア基板（１２）に関して該基板に近い、ステップと、
該基板から遠いドーピングされた領域（４２）を生成するステップであって、該領域（４２）は該基板に近い該領域（２０）よりも該キャリア基板（１２）からさらに遠くにあり、該基板に近い該領域（２０）の該伝導型と異なる伝導型のものである、ステップと、
中間領域（３０）を生成するステップであって、該領域（３０）は該基板に近い該領域（２０）と該基板から遠い該領域（４２）との間に配置され、ドーピングされないか、もしくは該基板に近い該領域（２０）のドーピングおよび該基板から遠い該領域（４２）のドーピングと比較して弱いドーピングを提供される、ステップと、
少なくとも１つの導電性端子領域（３２）を生成するステップであって、該領域（３２）は該中間領域（３０）を含む層（５５）において、該基板に近い該領域（２０）に通じる、ステップと、
該基板に近い該領域（２０）の生成と同時にドーピングされたデカップリング領域（２２）を生成するステップであって、該デカップリング領域（２２）は該基板に近い該領域と同一の伝導型を有する、ステップと、
該キャリア基板（１２）によって担われ、少なくとも２つの電子部品（５８、６０、８２）を含む、回路構造（１０）を生成するステップと、
回路基板（５２）を生成するステップであって、該回路基板（５２）は該デカップリング領域（２２）と少なくとも１つの該部品（５８、６０）との間に配置され、該デカップリング領域（２２）とともに、ｐｎダイオードまたはｎｐダイオードを形成する、ステップとを包含し、
該デカップリング領域（２２）は、該部品（５８、６０）の一部分と該キャリア基板（１２）との間に配置されており、該部品（８２）のその他の部分と該キャリア基板（１２）との間に配置されず、
該基板に近い該領域（２０）および該デカップリング領域（２２）が配置される層において、該領域（２０、２２）外の領域（２６）は異なる伝導型のドーピングを提供されるか、もしくはドーピングされない、方法。
【請求項２】
前記端子領域（３２）は、前記基板から遠いその境界面から該基板に近いその境界面まで、前記層（５５）を貫通することを特徴とする、請求項１に記載の方法。
【請求項３】
導電性デカップリング領域の端子領域（５６）を、前記基板に近い前記領域（２０）に通じる前記端子領域（３２）の生成と同時に生成するステップを包含することを特徴とする、請求項１または請求項２に記載の方法。
【請求項４】
前記デカップリング領域の端子領域（５６）および前記デカップリング領域（２２）は、前記遮蔽ウェルによって包囲された領域を完全に取り囲む遮蔽ウェルを形成することを特徴とする、請求項３に記載の方法。
【請求項５】
前記デカップリング領域の端子領域（５６）および前記デカップリング領域（２２）は、包囲された領域の側面および底面の領域に比べて、少なくとも５０パーセント、もしくは少なくとも７５パーセント、遮蔽ウェルによって包囲された該領域を取り囲む該遮蔽ウェルを形成することを特徴とする、請求項３に記載の方法。
【請求項６】
前記基板に近い前記領域（２０）および前記デカップリング領域（２２）が配置される前記層において、該領域（２０、２２）外の領域は、異なる伝導型のドーピングを提供され、該基板に近い該領域（２０）と該デカップリング領域（２２）とを覆う酸化物（１３０）は、インプランテーション（１４０）をマスキングのために供することを特徴とする、請求項３から請求項５のいずれか一項に記載の方法。
【請求項７】
前記端子領域（３２、５６）は、トレンチの製造とともに生成され、該トレンチは、好ましくは、その幅の少なくとも２倍である深さを有し、
または、該端子領域（３２、５６）は、ドーパントが前記基板から遠い領域から該基板に近い該層（２０）まで拡散する、拡散プロセスを用いて生成され、
および／または、該端子領域（３２、５６）は、インプランテーション法によって、好ましくは、高エネルギーインプランテーション法によって生成されることを特徴する、請求項１から請求項６のいずれか一項に記載の方法。
【請求項８】
前記中間領域（３０）を含む前記層（５５）は、エピタキシー法によって生成され、
および／または、集積回路構造（１０）の埋め込み部品（５８、６０、８２）に供する、埋め込み領域（５２、５４）のためのベース材料は、該エピタキシー法の間に同時に生成されることを特徴とする、請求項１から請求項７のいずれか一項に記載の方法。
【請求項９】
エピタキシャル層を生成するエピタキシー法は、少なくとも２つの段階において行われ、
該エピタキシャル成長は中断され、
該中断は、少なくとも１つの他のプロセスの実行であって、好ましくは、該エピタキシャル層のドーピングとは異なるドーピングを製造するドーピングプロセスの実行が後に続き、
該ピタキシャル層の該成長は、その他のプロセス実行後に継続されることを特徴とする、  請求項８に記載の方法。
【請求項１０】
前記基板に近い前記領域（２０）に通じる前記端子領域（３２）は、前記中間領域（３０）を、好ましくは完全に、側面に沿って包囲することを特徴とする、請求項１から請求項９のいずれか一項に記載の方法。
【請求項１１】
前記中間領域（３０）を含む前記層（５５）は、好ましくは、異なる伝導型を有する領域を含む半導体層であることを特徴とする、請求項１から請求項１０のいずれか一項に記載の方法。
【請求項１２】
前記デカップリング領域（２２）は、好ましくは、１つまたは複数のデカップリング領域の端子領域（５６）から離れた全ての側面上で、異なる伝導型を有する材料（１２、５２、５４）に隣接する、もしくは、異なる伝導型を有する材料によって取り囲まれることを特徴とする、請求項１から請求項１１のいずれか一項に記載の方法。
【請求項１３】
集積回路構造（１０）であって、
ピンダイオード（１４）を、特にピンフォトダイオード（１４）を有し、
ピンダイオード（１４）の領域シーケンスを担うキャリア基板（１２）を有し、
１つの伝導型のドーピングされた領域（２０）であって、該領域（２０）は該領域シーケンスに含まれており、該キャリア基板（１２）に関しては該基板に近い、領域を有し、
該基板から遠いドーピングされた領域（４２）であって、該領域（４２）は該領域シーケンスに含まれており、該基板に近い該領域（２０）よりも該キャリア基板（１２）からさらに離れており、該基板に近い該領域（２０）の該伝導型と異なる伝導型のものである、領域を有し、
中間領域（３０）であって、該領域（３０）は該基板に近い該領域（２０）と該基板から遠い該領域（４２）との間に配置され、ドーピングされないか、もしくは該基板に近い該領域（２０）のドーピングおよび該基板から遠い該領域（４２）のドーピングと比較して弱いドーピングを提供される、中間領域を有し、
導電性端子領域（３２）であって、該領域（３２）は該基板に近い該領域（２０）に通じており、該中間領域（３０）を含む層（５５）に配置される、導電性端子領域を有し、
該キャリア基板（１２）によって担われ、少なくとも２つの電子部品（５８、６０、８２）を含む、回路構造（１０）を有し、
１つの部品（５８）と該キャリア基板（１２）との間に配置され、該基板に近い該領域（２０）と同じ伝導型のものであり、該基板に近い該領域（２０）とともに１つの平面に配置される、ドーピングされたデカップリング領域（２２）を有し、
回路基板（５２）であって、該回路基板（５２）は該デカップリング領域と少なくとも１つの該部品（５８、６０）との間に配置され、該デカップリング領域（２２）とともに、ｐｎダイオードまたはｎｐダイオードを形成する、回路基板を有し、
該デカップリング領域（２２）は、該部品（５８、６０）の一部分と該キャリア基板（１２）との間に配置されており、該部品（８２）のその他の部分と該キャリア基板（１２）との間に配置されず、
該基板に近い該領域（２０）および該デカップリング領域（２２）が配置される層において、該領域（２０、２２）外の領域（２６）は異なる伝導型のドーピングを提供されるか、もしくはドーピングされない、
回路構造。
【請求項１４】
前記端子領域（３２）は、前記基板から遠いその境界面から該基板に近いその境界面まで、前記層（５５）を貫通することを特徴とする、請求項１３に記載の回路構造（１０）。
【請求項１５】
前記デカップリング領域（２２）は、前記基板に近い前記領域（２０）と同一のドーパント濃度を有することを特徴とする、請求項１３または請求項１４に記載の回路構造（１０）。
【請求項１６】
導電性デカップリング領域の端子領域（５６）であって、該領域（５６）は前記デカップリング領域（２２）に通じ、および／または前記基板に近い前記領域（２０）に通じる前記端子領域（３２）と同一の材料組成物を有する、端子領域を備えることを特徴とする、請求項１５に記載の回路構造（１０）。
【国際調査報告】
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