(57)【要約】２つの回路基板と、２つの前記回路基板の間に配置され、少なくとも１つの前記回路基板上に配置された外部コネクタに接続される少なくとも１つの半導体装置と、を含む半導体パッケージ。【特許請求の範囲】
【請求項１】
第１の回路基板であって、その主要面上に配置された少なくとも１つの導電性パッドを含む第１の回路基板と、
第２の回路基板であって、その主要面上の少なくとも１つの導電性パッドを含む第２の回路基板と、
半導体ダイであって、その第１の主要面上における第１の電気接点、及び前記半導体ダイの第２の主要面上における第２の電気接点、を含む半導体ダイと、を有し、
前記半導体ダイは、前記第１の回路基板上の前記少なくとも１つの導電性パッドと前記第２の回路基板上の前記少なくとも１つの導電性パッドとの間に配置され、
前記第１の電気接点は、前記第１の回路基板上の前記少なくとも１つの導電性パッドに電気的に接続され、かつ、前記第２の電気接点は前記第２の回路基板上の前記少なくとも１つの導電性パッドに電気的に接続されることを特徴とする半導体パッケージ。
【請求項２】
前記半導体ダイの前記第１の電気接点と前記第２の電気接点とに接続された端子をさらに有し、前記端子が少なくとも１つの前記基板上に配置されている請求項１に記載の半導体パッケージ。
【請求項３】
各々の前記回路基板が絶縁された金属基板である請求項１に記載の半導体パッケージ。
【請求項４】
前記半導体ダイが制御端子を含むスイッチング出力半導体装置(switching power semiconductor)であり、前記制御端子が前記ダイの前記第１の主要面と前記ダイの前記第２の主要面とのうち１つの上に配置され、前記回路基板のうち１つの上の導電性パッドに電気的に接続され、前記回路基板のうち１つの上に配置された端子に電気的に接続されている請求項１に記載の半導体パッケージ。
【請求項５】
前記半導体ダイがＭＯＳＦＥＴ及びＩＧＢＴのうちの１つである請求項１に記載の半導体パッケージ。
【請求項６】
前記半導体ダイの前記第１の電気接点と前記第２の電気接点とが、導電性接着剤のそれぞれの層を介してそれぞれの導電性パッドに接続されている請求項１に記載の半導体パッケージ。
【請求項７】
前記導電性接着剤がハンダ及び導電性エポキシのうちの１つである請求項６に記載の半導体パッケージ。
【請求項８】
前記回路基板の間に配置されたエポキシのアンダーフィリングをさらに有する請求項１に記載の半導体パッケージ。
【請求項９】
前記回路基板のうち１つの上に配置されたヒートシンクをさらに有する請求項１に記載の半導体パッケージ。
【請求項１０】
各々の前記回路基板の上に配置された少なくとも１つのヒートシンクをさらに有する請求項１に記載の半導体パッケージ。
【請求項１１】
第１の熱伝導性の基板であって、その主要面上に配置された複数の導電性パッドを含む第１の熱伝導性の基板と、
第２の熱伝導性の基板であって、その主要面上に配置された複数の導電性パッドを含む第２の熱伝導性の基板と、
複数の出力半導体装置であって、その第１の主要面上の第１の電源接点、及びその反対側にある第２の主要面上の第２の電源接点と制御接点、を各々が含む複数の出力半導体装置と、を有し
前記複数の出力半導体装置が、前記第１の熱伝導性の基板の前記第１の主要面と前記第２の熱伝導性の基板の前記第１の主要面との間に配置され、また、前記出力半導体装置の各々の前記接点が前記複数の導電性パッドの１つ１つにそれぞれ電気的に接続され、また、前記熱伝導性の基板上の前記導電性パッドが相互接続されて回路の一部を形成する半導体パッケージ。
【請求項１２】
前記導電性パッドを介して前記出力半導体装置に接続され、前記基板のうち少なくとも１つに配置された出力端子をさらに有する請求項１１に記載の半導体パッケージ
【請求項１３】
前記熱伝導性の基板が絶縁された金属基板である請求項１１に記載の半導体パッケージ。
【請求項１４】
前記出力半導体装置がパワーＭＯＳＦＥＴ及びＩＧＢＴのうちの１つである請求項１１に記載の半導体パッケージ。
【請求項１５】
前記出力半導体装置が導電性接着剤層を介して前記導電性パッドに接続される請求項１１に記載の半導体パッケージ。
【請求項１６】
前記導電性接着剤がハンダ及び導電性エポキシのうちの１つである請求項１５に記載の半導体パッケージ。
【請求項１７】
前記出力半導体装置が半ブリッジ構造に接続される請求項１１に記載の半導体パッケージ。
【請求項１８】
前記出力半導体装置が複数の半ブリッジ構造を形成するように接続される請求項１１に記載の半導体パッケージ。
【請求項１９】
前記出力半導体装置の動作を制御するためのコントロール装置をさらに有する請求項１１に記載の半導体パッケージ。
【請求項２０】
前記第１及び第２の熱伝導性の基板間の空間を満たすエポキシをさらに有する請求項１１に記載の半導体パッケージ。
【請求項２１】
前記熱伝導性の基板のうちの１つに熱接触する少なくとも１つのヒートシンクをさらに有する請求項１１に記載の半導体パッケージ。
【請求項２２】
前記熱伝導性のそれぞれに熱接触するヒートシンクをさらに有する請求項１１に記載の半導体パッケージ。
【請求項２３】
第１の回路基板の第１の主要面上に配置される少なくとも１つの導電性パッドを備える前記第１の回路基板を供給する段階と、
前記導電性パッド上に導電性接着剤のペーストを印刷する段階と、
前記導電性接着剤上に半導体装置を搭載する段階と、
第２の回路基板の第１の主要面上に配置される少なくとも１つの導電性パッドを備える前記第２の回路基板を供給する段階と、
前記第２の回路基板上の前記導電性パッド上に導電性接着剤のペーストを印刷する段階と、
前記第２の回路基板上の前記導電性接着剤が前記半導体装置に接触するように、前記第２の回路基板を前記半導体装置の上に搭載する段階と、
熱を加えて前記導電性接着剤をリフローする段階と、
を有する半導体パッケージを製造する方法。
【請求項２４】
前記導電性接着剤がハンダ及び導電性エポキシのうちの１つである請求項２３に記載の方法。
【請求項２５】
エポキシによって前記回路基板の間の空間を満たす段階をさらに有する請求項２３に記載の方法。
【請求項２６】
前記回路基板が絶縁された金属基板である請求項２３に記載の方法。
【請求項２７】
各々の搭載段階がピック・アンド・プレイス法によって行われる請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置パッケージに関わる。本願は、優先権を構成している「高密度出力用途のための多フェイズインバータモジュール」の発明の名称で２００２年１０月２日に出願された米国仮出願第６０／４１６，５０３号明細書、「高密度高出力用途のための多フェイズインバータモジュール」の発明の名称で２００２年１０月８日に出願された米国仮出願第６０／４１７，２１７号明細書、及び「高知能多フェイズモジュール」の発明の名称で２００３年２月１１日に出願された米国仮出願第６０／４４６，７５８号明細書を基礎として、優先権を主張するものである。
【背景技術】
【０００２】
半導体構成部品を電子回路に一体化するために、構成部品をパッケージングしなければならない。図１は、基板６、半導体構成部品７、及びモールドされたハウジング８を含む典型的なマルチ・チップ・パッケージ５の断面を示している。半導体構成部品が、ボンディングワイヤ９Ａにより、また、いくつかの場合には例えば９Ｂなどの導電性クリップコネクタによって、パッケージ内部で、及び外部コネクタ（図示せず）と相互接続される、ということに注目すべきである。
【０００３】
このようなコネクタは、パッケージの全体的な抵抗及びインダクタンスを増し、リンギング(ringing)などの望ましくない効果を引き起こす。
【０００４】
その上、パッケージが熱を発生する構成部品を含んでいるならば、パッケージ５などの従来のパッケージにおいては、ヒートシンク（図示せず）を基板６に熱的に結合して、発生する熱を消散することができる。通常、ヒートシンクのサイズは、生じる熱量に依存する。従って、多量の熱に対しては、より大きなヒートシンクを必要とするであろう。従って、発熱はパッケージのサイズに関係してくる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、半導体装置または複数の半導体装置のためのパッケージを提供することである。
【課題を解決するための手段】
【０００６】
本発明による半導体パッケージは、２つの回路基板の間に配置された第１の回路基板、第２の回路基板、及び少なくとも１つの半導体装置を含んでいる。本発明の好適な実施形態では、回路基板は、絶縁された金属基板または二重に接合された銅などの熱伝導性の品質である。熱伝導性の回路基板が使用される時、両方の面の冷却を達成できる。結果として、熱消散は２つの面の間で分割でき、そして、従来技術の解決法であるところの、１つの面からの熱を消散するための１つの大きなヒートシンクの代わりに、２つのより小さなヒートシンクを使用でき、その結果、パッケージの全体的なサイズを減少できる。
【０００７】
本発明の一局面によれば、少なくとも１つの回路基板は、他の構成部品に外部接続するための外部コネクタを含む。各々の電気コネクタは回路基板上の導電性経路の一部であって、少なくとも１つの半導体装置における電気接点に電気的に接続された少なくとも１つの導電性パッドも含んでいる。
【０００８】
本発明の他の実施形態によれば、パッケージ内で相互接続されて、１つまたは複数の回路を形成する複数の半導体装置を、半導体パッケージが含むことができる。例えば、本発明によるパッケージは、半ブリッジ回路またはコンバータ回路のためのスイッチング・パワー・デバイス(switching power device)を含むことができる。
【０００９】
本発明によるパッケージ内の半導体ダイは、従来のパッケージ内におけるダイの電気接点の熱抵抗よりも２６％少ない値を示すことが、実験により測定された。本発明によるパッケージ内のダイが、従来のパッケージ内のダイよりも低い温度で動作することが見出だされた。例えば、実験によれば、同一負荷条件の下で、本発明によるパッケージ内の回路基板の外表面で測定される定常状態の温度が７５℃を示したのに対し、従来のパッケージに対する同様の場所における温度は８２℃を示した。
【発明を実施するための最良の形態】
【００１０】
本発明の他の特徴と利点は、添付図面を参照する本発明の以下の説明から明らかになるであろう。
【００１１】
図２を参照すると、本発明の第１の実施形態による半導体パッケージ１０は、第１の回路基板１２と、第１の回路基板１２上に組み立てられた第２の回路基板１４を含む。本発明の一局面によれば、回路基板１２、１４は、絶縁された金属基板（ＩＭＳ）、または二重に接合された銅（ＤＢＣ）などの、熱伝導性の品質である。このような回路基板は、熱伝導性であるが電気的に絶縁性であり、少なくとも１つの表面に亘って形成される導電性パターンを備えることができる物体を含んでいる。本発明の第１の実施形態では、第１の回路基板１２は、後述するように、第１の回路基板１２と第２の回路基板１４の間に配置された素子に対し、入出力コネクタとして機能する複数の外部コネクタ１６を含む。
【００１２】
次に図３を参照すると、本発明の第１の実施形態による半導体パッケージ１０は、複数のパワー(power)ＭＯＳＦＥＴ  Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６を含み、それらが相互接続されて、それぞれ三相モータの各相を駆動するための並列接続された３つの半ブリッジ回路を形成している。
【００１３】
当技術分野において周知の通り、各々の半ブリッジ回路はハイサイド(high side)ＭＯＳＦＥＴ  Ｔ３、Ｔ２、Ｔ１、及びローサイド(low side)ＭＯＳＦＥＴ  Ｔ４、Ｔ５、Ｔ６を含む。パワーＭＯＳＦＥＴが半ブリッジ回路を形成するのに使用される時には、ハイサイドＭＯＳＦＥＴのソース接点、例えばＴ１は、ローサイドＭＯＳＦＥＴのドレイン接点、例えばＴ６に直列接続され、一方、ハイサイドＭＯＳＦＥＴのドレイン接点は入力電源Ｖ＋に接続され、ローサイドＭＯＳＦＥＴのソース接点はアースＧに接続される。図３を参照すると、本発明の第１の実施形態では、ＭＯＳＦＥＴ  Ｔ３はＭＯＳＦＥＴ  Ｔ４と半ブリッジを形成し、ＭＯＳＦＥＴ  Ｔ２はＭＯＳＦＥＴ  Ｔ５と半ブリッジを形成し、そしてＭＯＳＦＥＴ  Ｔ１はＭＯＳＦＥＴ  Ｔ６と半ブリッジを形成する。周知の通り、各々の半ブリッジ回路の出力Ａ、Ｂ、Ｃは、図３に示されるように、ハイサイドＭＯＳＦＥＴの接点からそれぞれのローサイドＭＯＳＦＥＴまでの間で取られる。各ＭＯＳＦＥＴ  Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６を動作させるために、ゲート信号は、各々のゲート接点Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６を介して制御回路（図示せず）によって送られる。本発明は、図３に示された回路に限定されることはなく、他のデバイスで形成された他の回路が本発明の原理によってパッケージできる、ということが理解されるべきである。
【００１４】
本発明の一局面によれば、図３に示されたような回路は、ワイヤボンディングまたはそれと同様のものを使用することなく実装される。そこで具体的に、図４を参照すると、第１の回路基板１２は、ハイサイドＭＯＳＦＥＴ  Ｔ１、Ｔ２、Ｔ３それぞれのソース接点を受け入れるための複数のソース導電性パッド１８Ｔ１、１８Ｔ２、１８Ｔ３を含み、ローサイドＭＯＳＦＥＴ  Ｔ６、Ｔ５、Ｔ４それぞれのドレイン接点を受け入れるためのドレイン導電性パッド２０Ｔ６、２０Ｔ５、２０Ｔ４を含む。各々の導電性パッドは、導電性経路上に形成されたハンダパシベーション（不動態）層における開口部を介して露出した導電性経路上の領域である。この導電性経路は回路基板１２、１４の熱伝導体上に配置される。具体的には、各々の導電性経路は銅やアルミニウムなどのような導電性物質層であって、要求される形状に基づいてパターン化される。導電性経路は、ハンダパシベーション材料で覆われ、そして、開口部はハンダパシベーション材料内に形成され、導電性パッドとして機能するように導電性経路の一部が露出される。
【００１５】
ソース導電性パッド１８Ｔ１は、回路基板１２上の導電性経路２２を介して導電性パッド２０Ｔ６に電気的に接続され、そして回路基板１２上の他の導電性経路２２を介して外部コネクタ１６Ａに接続される。各々の導電性経路２２は、本質的には、外部の接続部と共に、または外部の接続部に、導電性パッドを電気的に接続する導電性経路の一部である。具体的には、例えば図示のように、ソース導電性パッド１８Ｔ１、ドレイン導電性パッド２０Ｔ２、及び経路２２、及び外部コネクタ１６Ａは、ＭＯＳＦＥＴ  Ｔ１及びＴ６によって形成される半ブリッジ回路のための出力接続を供給する導電性経路を形成する。
【００１６】
さて、第１の実施形態の説明を続けると、導電性パッド１８Ｔ２及び１８Ｔ３も同様に、導電性パッド２０Ｔ５及び２０Ｔ４、そして外部コネクタ１６Ｂ及び１６Ｃに同じ方式で接続されている。その結果、ハイサイドＭＯＳＦＥＴ  Ｔ１、Ｔ２、Ｔ３のソース接点は、それぞれ、ローサイドＭＯＳＦＥＴ  Ｔ６、Ｔ５、Ｔ４のドレイン接点に電気的に接続され、そして、各々の半ブリッジ回路のための出力接続部として、いかなるワイヤボンディングも使用することなく機能する外部コネクタ１６Ａ、１６Ｂ、１６Ｃに接続される。
【００１７】
第１の回路基板１２は、それぞれ、ハイサイドＭＯＳＦＥＴ  Ｔ１、Ｔ２、Ｔ３のそれぞれのゲート接点を受け入れるためのゲート導電性パッド２４Ｔ１、２４Ｔ２、２４Ｔ３も含む。ゲート導電性パッド２４Ｔ１は、経路２２を介して、ハイサイドＭＯＳＦＥＴ  Ｔ１に対するゲート信号を受け入れるためのゲート接続部として機能する外部コネクタ１６Ｇ１に、接続される。同様に、ゲートパッド２４Ｔ２及び２４Ｔ３は、それぞれ経路２２を介して、出力コネクタ１６Ｇ２及び１６Ｇ３に接続される。コネクタ１６Ｇ２、１６Ｇ３は、ハイサイドＭＯＳＦＥＴ  Ｔ２、Ｔ３のためのゲート接続部として機能する。
【００１８】
さて、図５を参照すると、第２の回路基板１４は、ハイサイドＭＯＳＦＥＴ  Ｔ１、Ｔ２、Ｔ３のドレイン接点を受け入れるためのドレイン導電性パッド２０Ｔ１、２０Ｔ２、２０Ｔ３を含む。第２の回路基板１４は、相互接続導電性パッド２８Ｖ＋と２８Ｖｇｒｏｕｎｄも含む。ドレイン導電性パッド２０Ｔ１、２０Ｔ２、２０Ｔ３は、相互接続導電性パッド２８Ｖ＋と同じ導電性経路上に形成される。相互接続パッド２８Ｖ＋は、第１の回路基板１２上の相互接続パッド２９Ｖ＋と電気的に接続可能であって、相互接続パッド２８Ｖ＋は経路２２を介して外部コネクタ１６Ｖ＋に電気的に接続される。その結果、ハイサイドＭＯＳＦＥＴ  Ｔ１、Ｔ２、Ｔ３のドレイン接点は、外部コネクタ１６Ｖ＋に電気的に接続されることになるであろう。本発明の第１の実施形態における外部コネクタ１６Ｖ＋は、第２の回路基板１４が第１の回路基板１２の上に配置される際に、入力電源Ｖ＋への接続部として機能する。
【００１９】
第２の回路基板１４は、ローサイドＭＯＳＦＥＴ  Ｔ４、Ｔ５、Ｔ６のゲート接点を受け入れるためのゲート導電性パッド２４Ｔ４、２４Ｔ５、２４Ｔ６も含む。各々のゲート導電性パッド２４Ｔ４、２４Ｔ５、２４Ｔ６は、それぞれの経路２２を介してゲート相互接続パッド２８Ｇ４、２８Ｇ５、２８Ｇ６に電気的に接続される。そして、各々のゲート相互接続パッド２８Ｇ４、２８Ｇ５、２８Ｇ６は、第１の回路基板１２上の対応するゲート相互接続パッド２９Ｇ４、２９Ｇ５、２９Ｇ６に接続され、その結果、それぞれの経路２２を介して、対応するゲートコネクタ１６Ｇ４、１６Ｇ５、１６Ｇ６に、電気的に接続される。
【００２０】
また、第２の回路基板１４上に、ソース導電性パッド１８Ｔ４、１８Ｔ５、１８Ｔ６、及びアース相互接続パッド２８ｇｒｏｕｎｄが配置される。ソース導電性パッド１８Ｔ４、１８Ｔ５、１８Ｔ６、及びアース相互接続パッド２８ｇｒｏｕｎｄは、共通の導電性経路上に形成され、従って、共に電気的に接続される。第２の回路基板１４上のアース相互接続パッド２８ｇｒｏｕｎｄは、対応する第１の回路基板１２上のアース相互接続パッド２９ｇｒｏｕｎｄに接続され、共通の経路３２を介して外部のアースコネクタ１６ｇｒｏｕｎｄに順に接続される。結果として、ローサイドＭＯＳＦＥＴ  Ｔ４、Ｔ５、Ｔ６のソース接点は、外部コネクタ１６ｇｒｏｕｎｄを介してアース接続部に接続可能となる。
【００２１】
さて、図６及び図７を参照すると、ソース接点、例えば各ハイサイドＭＯＳＦＥＴ  Ｔ１、Ｔ２、Ｔ３のＳＴ１は、対応するソース導電性パッド１８Ｔ１、１８Ｔ２、１８Ｔ３に電気的に接続され、各々のゲートの接点、例えば各ハイサイドＭＯＳＦＥＴ  Ｔ１、Ｔ２、Ｔ３のＧＴ１は、対応するゲート導電性パッド２４Ｔ１、２４Ｔ２、２４Ｔ３に電気的に接続される。また、各々のドレイン接点、例えば各ローサイドＭＯＳＦＥＴ  Ｔ４、Ｔ５、Ｔ６のＤＴ６は、第１回路基板１２上の対応するドレイン導電性パッド、例えば２０Ｔ６に電気的に接続される。各々のケースにおける電気接続は、ハンダまたは導電性エポキシなどの導電性接着剤層３３によって行われる。各々のＭＯＳＦＥＴのソース接点及びゲート接点が、ハンダパシベーション（不動態）層１９（図６の交差する線で示す）を介して露出し、ハンダ（または、他の何らかの導電性接着剤）によるゲート接点とソース接点との短絡を防止するようにした、ということに注目すべきである。
【００２２】
さて図７を詳細に見ると、第２の回路基板１４は、ドレイン接点、例えば各ハイサイドＭＯＳＦＥＴ  Ｔ１、Ｔ２、Ｔ３のＤＴ１が、導電性接着剤層３３を介して、第２の回路基板１４上の対応するドレイン導電性パッド、例えば２０Ｔ１に電気的に接続されるようにして、第１の回路基板１２の反対側に組み立てられている。同様に、ソース接点、例えば各ローサイドＭＯＳＦＥＴ  Ｔ４、Ｔ５、Ｔ６のＳＴ６が、導電性接着剤層３３を介して、第２の回路基板１４上の対応するソース導電性パッド、例えば１８Ｔ６に電気的に接続され、ゲート接点、例えば各ローサイドＭＯＳＦＥＴ  Ｔ４、Ｔ５、Ｔ６のＧＴ６が、導電性接着剤層３３を介して、対応するゲート導電性パッド、例えば２４Ｔ６に電気的に接続されている。
【００２３】
また、図７では、第１の回路基板１２上のアース導電性パッド２９ｇｒｏｕｎｄを第２の回路基板１４上のアース導電性パッド２８ｇｒｏｕｎｄに電気的に接続する相互接続部３５が示されている。相互接続部３５は導電性接着剤層３３を介してそれぞれの導電性パッドに接続される。相互接続部３５は銅スラグなどの何らかの導電体とすることができる。
【００２４】
図７では、ローサイドＭＯＳＦＥＴ  Ｔ６、ハイサイドＭＯＳＦＥＴ  Ｔ１、及び相互接続部３５が、第１の回路基板１２と第２の回路基板１４の間に接続されることが示されている。残りのハイサイドＭＯＳＦＥＴ  のＴ２、Ｔ３、及びローサイドＭＯＳＦＥＴ  Ｔ４、Ｔ５は、ハイサイドＭＯＳＦＥＴ  Ｔ１及びローサイドＭＯＳＦＥＴ  Ｔ６と同じ方法で接続される。さらに、相互接続部は、相互接続部３５について上述したのと同じ方法で、内部のゲート導電性パッド２８Ｇ４、２８Ｇ５、２８Ｇ６を内部の導電性パッド２９Ｇ４、２９Ｇ５、２９Ｇ６に接続し、また内部の導電性パッド２８Ｖ＋を導電性パッド２９Ｖ＋に接続するために使用される。
【００２５】
さて、図８を参照すると、第２の回路基板１４が第１の回路基板１２上で組み立てられた時点で、エポキシ・アンダーフィリング(underfilling)３７が、第１の回路基板１２と第２の回路基板１４の間の空間に供給される。エポキシ・アンダーフィリング３７の目的は、湿気などの環境条件からＭＯＳＦＥＴを保護することである。図８に示されるように、ヒートシンク４０が第２の回路基板１４に熱的に連結され、熱の消散を助けることができる。ヒートシンク４０は、本発明から逸脱することがなければ、第１の回路基板１２とも連結できる。
【００２６】
本発明の一局面によれば、各々の回路基板１２、１４は、ヒートシンクを受け入れて二面冷却を達成することができる。好都合なことに、二面冷却により、（１つの大きなヒートシンクの代わりに）より小さなヒートシンクを使用でき、その結果パッケージの全体的なサイズを減少させることができる。
【００２７】
さて、図９Ａ〜図９Ｄを参照すると、本発明による半導体パッケージ１０は、以下のプロセスに従って製造される。まず最初に、ハンダペースト（斜線で示す）または他の何らかの導電性接着剤が第１の回路基板１２上の導電性パッドの上に印刷される。次に、図９Ｂに示すように、ハイサイドＭＯＳＦＥＴ  Ｔ１、Ｔ２、Ｔ３及びローサイドＭＯＳＦＥＴ  Ｔ４、Ｔ５、Ｔ６が、第１の回路基板１２上のそれぞれの位置に搭載される。その後、図９に示すように、ハンダペースト（斜線で示す）または他の何らかの導電性接着剤が第２の回路上の導電性パッドの上に印刷され、そして図９Ｄに示すように、第２の回路基板１４が第１の回路の上に搭載され、その次に構成全体が加熱され、ハンダペーストのリフローが行われる。その後、エポキシが、第１の回路基板と第２の回路基板の間の空間を満たすように配置される。
【００２８】
本発明の好適な実施形態によれば、複数の第１の回路基板を一緒に連結して大パネルを形成し、ＭＯＳＦＥＴ  Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及び第２の回路基板１４をピック・アンド・プレイス機で搭載することができる。そして、エポキシのアンダーフィリングを塗布した後に、第１の回路基板１２を大パネルから切り出し、個々のパッケージを形成する。
【００２９】
さて、図１０を参照すると、本発明の第２の実施形態によるパッケージは、一つ以上の面上において外部コネクタを含むことができる。
【００３０】
図１１を参照すると、本発明の第３の実施形態によるパッケージは、プラグ・タイプの外部コネクタ３９を含むことができ、このコネクタは、例えば他の回路基板内の対応するソケットに受け入れられるように適合される。このような配置に関する例を図１２に示す。図１２では、本発明の第３の実施形態によるパッケージが、外部の導体３９を受け入れるためのソケット（図示せず）を有する回路基板４２上に組み立てられている状況が示されている。
【００３１】
さて、図１３を参照すると、本発明の第１の実施形態によるパッケージは、外部コネクタ１６を、対応するランド(land)に電気的に接続させることによって、他の回路基板と一体化できる。具体的には、図１３では、回路基板４４が本発明の第１の実施形態によるパッケージの外部コネクタ１６を受け入れるための複数の導電性ランド４５を備えた状態を示す。図１４では、回路基板４４上に本発明によるパッケージ１０を組み立てた状態を示す。回路基板４４は他の構成部品４７を含むことができ、その構成部品をパッケージ１０内の構成部品に動作的に関連付けることができる。例えば、構成部品４７は、パッケージ１０内のＭＯＳＦＥＴを制御するための回路素子とすることができる。
【００３２】
図１５を参照すると、本発明の一局面によって、本発明によるパッケージを含む回路基板はマウントに適合させることができ、またデバイスの本体にマウントすることができる。従って、例えば積分制御機構を有するデバイスを形成することができる。具体的には、例えば、３つの半ブリッジ回路を含んだパッケージ１０を収容する回路基板４４が、それぞれの半ブリッジ回路を駆動する制御回路構成を含むことができ、また三相モータ５０の本体にマウントされることが可能である。そして、モータ５０の各相をパッケージ１０の出力コネクタに動作的に接続でき、その結果、積分駆動回路構成を有するモータ・パッケージを形成することができる。
【００３３】
本発明によるパッケージは半ブリッジ回路に限定されない。例えば図１６及び図１７を参照すると、本発明の第４の実施形態によるパッケージは、図１６に示すような三相の同期バックコンバータ(synchronous buck converter)のパワー・コンポーネント(power component)を含むように構成できる。周知の通り、同期バックコンバータは,二系列に接続されたパワーＭＯＳＦＥＴのようなパワー・スイッチング(power switching)素子を含み、その素子のうちの１つは制御ＭＯＳＦＥＴ５０と呼ばれ、他のものは同期ＭＯＳＦＥＴ５２と呼ばれる。また、周知の通り、ショットキー・ダイオード５４は同期ＭＯＳＦＥＴ５２のソースとドレインの間に接続される。三相の同期バックコンバータは、本質的には３つの同期バックコンバータを一緒に接続したものである。
【００３４】
具体的に図１７を参照すると、第４の実施形態によるパッケージは、第１の回路基板１２、第２の回路基板１４、制御ＭＯＳＦＥＴ５０、同期ＭＯＳＦＥＴ５２、及びショットキー・ダイオード５４を含む。本発明によれば、回路基板１２、１４は、例えばＭＯＳＦＥＴ５０、５２、及びショットキー・ダイオード５４の電気接点に電気的接続するため、さらにはパッケージ内素子の内部接続のための相互接続部５６を受け入れる導電性パッドにも電気的接続するために、各回路基板上における導電性経路３０の選択領域に形成された導電性パッド５１を含んでいる。第１の実施形態と同様に、第４の実施形態によるパッケージは、まず、前述のような第１の回路基板１２上にパワー・コンポーネントを搭載し、ハンダペースト（または他の何らかの導電性接着剤）を第２の回路基板１４の導電性パッド上に印刷し、第１の回路基板１２上に第２の回路基板１４を搭載し、そしてハンダペーストをリフローすることにより製造できる。その後、回路基板１２、１４間の空間をエポキシ３７で満たすことができる。
【００３５】
本発明を、その特定の実施形態に関連して説明して来たが、他の多くの変更及び修正、そして他の用途は、この技術分野における当業者にとって明白となるであろう。従って、本発明がこの場における特定の開示によって限定されるのではなく、添付の特許請求の範囲によってのみ限定されることが望ましい。
【図面の簡単な説明】
【００３６】
【図１】従来技術による半導体パッケージの断面図を示す。
【図２】本発明の第１の実施形態による半導体パッケージの平面図を示す。
【図３】本発明の第１の実施形態によるパッケージ内に配置された構成部品に対する回路図を示す。
【図４】本発明によるパッケージに使用される一回路基板の平面図を示す。
【図５】本発明によるパッケージに使用される他の回路基板の平面図を示す。
【図６】図４に示した複数の半導体スイッチング装置を含む回路基板の平面図を示す。
【図７】本発明によるパッケージの、図２の線７−７に沿って矢印の方向から見た断面図を示す。
【図８】ヒートシンクが一つの面にマウントされた本発明によるパッケージの側面図を示す。
【図９Ａ】本発明によるパッケージの製造のために実施される処理段階図を示す。
【図９Ｂ】本発明によるパッケージの製造のために実施される処理段階図を示す。
【図９Ｃ】本発明によるパッケージの製造のために実施される処理段階図を示す。
【図９Ｄ】本発明によるパッケージの製造のために実施される処理段階図を示す。
【図１０】本発明の第２の実施形態によるパッケージの平面図を示す。
【図１１】本発明の第３の実施形態によるパッケージの平面図を示す。
【図１２】回路基板と一体化されるものとしての、本発明の第３の実施形態によるパッケージを示す図である。
【図１３】本発明の第１の実施形態によるパッケージとの一体化に適合される回路基板の平面図を示す。
【図１４】本発明の第１の実施形態によるパッケージとしての回路基板の側面図を示す。
【図１５】本発明による一体化パッケージを含む回路基板と一体化されるモータの側面図を示す。
【図１６】三相バックコンバータに対する回路図を示す。
【図１７】本発明の第４の実施形態によるパッケージを示す図である。
【符号の説明】
【００３７】
５  マルチ・チップ・パッケージ
６  基板
７  半導体構成部品
８  ハウジング
１０  半導体パッケージ
１２  回路基板
１６Ｇ１  外部コネクタ
１６Ｇ２、１６Ｇ３  出力コネクタ
１６Ｇ４、１６Ｇ５、１６Ｇ６  ゲートコネクタ
１６Ａ、１６Ｂ、１６Ｃ  外部コネクタ
１６Ｖ＋  外部コネクタ
１６ｇｒｏｕｎｄ  アースコネクタ
１８Ｔ１、１８Ｔ２、１８Ｔ３、１８Ｔ４、１８Ｔ５、１８Ｔ６  ソース導電性パッド
１９  パシベーション（不動態）層
２０Ｔ１、２０Ｔ２、２０Ｔ３、２０Ｔ４、２０Ｔ５、２０Ｔ６  ドレイン導電性パッド
２２  導電性経路
２４Ｔ１、２４Ｔ２、２４Ｔ３、２４Ｔ４、２４Ｔ５、２４Ｔ６  ゲート導電性パッド
２８Ｇ４、２８Ｇ５、２８Ｇ６  ゲート相互接続パッド
２８Ｖ＋  相互接続導電性パッド
２８ｇｒｏｕｎｄ  アース相互接続パッド
２９Ｇ４、２９Ｇ５、２９Ｇ６  ゲート相互接続パッド
２９Ｖ＋  相互接続パッド
２９ｇｒｏｕｎｄ  アース相互接続パッド
３０  導電性経路
３２  経路
３３  導電性接着剤層
３５  相互接続部
３７  エポキシ（アンダーフィリング）
３９  外部コネクタ
４０  ヒートシンク
４２  回路基板
４４  回路基板
４５  導電性ランド
４７  構成部品
５０  制御ＭＯＳＦＥＴ
５１  導電性パッド
５２  同期ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
2006502595.tif 000019