(57)【要約】完全に自立した構成可能な予備のゲートセル（１１）は、２つの種類の入力、すなわち関数入力バス（ＦＩＮ；１０，１２；６８；７６）および方程式入力バス（ＥＱ．ＩＮ；７０；７８）を有し、予備のゲートセルは、方程式入力バスへの或る信号をアサートすることによって、いかなる積演算子の和にも変形することができる。この予備のセルは、Ｄフリップフロップ（３８；８４）を含んでもよい。予備の状態で、関数入力バスは、バグ修正の必要性の高い予め規定された論理（６４）の領域に接続される。したがって、予備のセルは、チップ設計の配置配線の段階の間に、自動的にバグ修正の領域に近接して置かれることにより、ルーティングチャネルを探す必要性が減じられる。
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【特許請求の範囲】
【請求項１】
複数の相互接続された論理セルを有する集積回路であって、潜在的に少なくとも１つの欠陥論理セル、いかなる前記欠陥論理セルの交換のための当該集積回路内に分散された複数の予備のセルを含み、各々の予備のセルは、
いかなる複数の積の和の論理関数も実行する構成可能な組合せネットワーク（ＣＣＮ）を含み、前記ＣＣＮは、当該ＣＣＮを１つ以上の指定された論理関数を実行するように構成する制御信号を受信する複数の方程式入力端子、複数の関数入力端子、および欠陥論理セルの代わりに当該集積回路に選択的に接続することができる１つ以上の出力端子を有して、前記関数入力端子で当該集積回路から可変データ信号を受信し、かつ当該データ信号に対して実行された指定された論理関数の結果を当該集積回路に出力する、集積回路。
【請求項２】
各々の予備のセルは、Ｄフリップフロップをさらに含み、当該ＣＣＮの出力端子は前記Ｄフリップフロップの入力に接続され、前記Ｄフリップフロップの出力は当該集積回路に選択的に接続することができる、請求項１に記載の予備のゲートセル。
【請求項３】
当該Ｄフリップフロップのクロックピンは、欠陥セルを交換する必要の可能性が高いと決定された当該集積回路の領域において既存のクロックツリーに選択的に接続することができる、請求項２に記載の予備のゲートセル。
【請求項４】
当該Ｄフリップフロップのスキャンデータ入力ピンは、欠陥セルを交換する必要の可能性が高いと決定された当該集積回路の領域において既存のクロックツリーに選択的に接続することができる、請求項２に記載の予備のゲートセル。
【請求項５】
当該複数の関数入力端子の少なくとも１つは、その予備の状態で、欠陥セルを交換する必要の可能性が高いと決定された当該集積回路の領域に接続される、請求項１に記載の予備のゲートセル。
【請求項６】
当該予備のセルのＤフリップフロップは、当該集積回路のうち前記関数入力端子と同じの領域においてクロックツリーに接続される、請求項５に記載の予備のセル。
【請求項７】
当該方程式入力端子は、当該ＣＣＮが予備状態にあるときに電力端子または電力接地端子のいずれかに任意に接続され、当該方程式入力端子は、当該ＣＣＮがアクティブな状態であるときに金属層修正によって電源端子に選択的に接続されることにより、当該ＣＣＮを特定の組合せネットワークに変形する、請求項１に記載の予備のゲートセル。
【請求項８】
当該方程式入力端子はレジスタに接続され、当該ＣＣＮの当該論理関数は、いかなる直列および並列の手段によってもアクセスすることのできる当該レジスタに記憶される値によって決定される、請求項１に記載の予備のゲートセル。
【請求項９】
当該ＣＣＮは、第１の、第２の、第３の、第４の、第５の、第６の、第７のおよび第８の２個の入力のＯＲゲートからなり、各々は、第１のおよび第２の入力および出力と、第１のおよび第２の４個の入力のＮＡＮＤゲートとを有し、各々は４個の入力および１個の出力を有し、当該第１のＯＲゲートの当該第１の入力は、第１の関数入力端子に接続され、当該第２のＯＲゲートの当該第１の入力は前記第１の関数入力の補数に接続され、当該第３のＯＲゲートの当該第１の入力は、第２の関数入力端子に接続され、当該第４のＯＲゲートの当該第１の入力は、前記第２の関数入力の補数に接続され、当該第５のＯＲゲートの当該第１の入力は、前記第１の関数入力端子に接続され、当該第６のＯＲゲートの当該第１の入力は、前記第１の関数入力の補数に接続され、当該第７のＯＲゲートの当該第１の入力は、前記第２の関数入力端子に接続され、当該第８のＯＲゲートの当該第１の入
力は、前記第２の関数入力の補数に接続され、当該第１の、第２の、第３の、第４の、第５の、第６の、第７の、および第８のＯＲゲートの当該第２の入力は、第１の、第２の、第３の、第４の、第５の、第６の、第７の、および第８の方程式入力信号線に接続され、その各々は、インバータを通して当該方程式入力端子のうちの１つに接続され、当該第１の、第２の、第３のおよび第４の方程式入力信号線は、当該第１の４個の入力のＮＡＮＤゲートの入力に接続され、当該第５の、第６の、第７のおよび第８の方程式入力信号線は、当該第２の４個の入力のＮＡＮＤゲートの入力に接続され、第１の、第２の、第３のおよび第４の２個の入力のＯＲゲートの出力、ならびに当該第１の４個の入力のＯＲゲートの出力は、第１の５個の入力のＡＮＤゲートに接続され、当該第５の、第６の、第７のおよび第８のＯＲゲートの出力、ならびに４個の入力のＯＲゲートの出力は、第２の５個の入力のＡＮＤゲートに接続され、当該第１のおよび第２の５個の入力のＡＮＤゲートの各々は、５個の入力および単一の出力を有し、当該第１のおよび第２の５個の入力のＡＮＤゲートの出力は、２つの入力および１つの出力を有する第９の２個の入力のＯＲゲートに接続され、当該第９のＯＲゲートの前記出力は、当該ＣＣＮの出力端子に接続され、当該ＣＣＮは、選択された方程式入力を電源に接続することによって決定されるような関数入力に対して特定の積の和の組合せ論理演算を行ない、当該ＣＣＮの当該出力端子で結果を出力する、請求項１に記載の予備のゲートセル。
【請求項１０】
集積回路において、欠陥論理セルを交換するための方法であって、
欠陥セルの交換が必要とされる可能性の高い集積回路の少なくとも１つの領域を識別するステップと、
欠陥セルの交換が必要とされる可能性の高い当該集積回路の各領域に、構成可能な組合せネットワークを有する予備のセルを置くステップと、
当該構成可能な組合せネットワークのいかなる関数入力も、欠陥セルの交換が必要とされる可能性の高い当該論理領域のいかなる既存の関数信号に接続するステップと、
欠陥セルの交換が必要とされるときは常に、当該予備のセルを構成しかつ活性化するステップとを含む、方法。
【請求項１１】
欠陥セルを非活性化するステップをさらに含む、請求項１０に記載の方法。
【請求項１２】
当該活性化するステップは、金属層修正によって達成される、請求項１０に記載の方法。
【請求項１３】
当該非活性化するステップは、金属層修正によって達成される、請求項１１に記載の方法。
【請求項１４】
当該予備のゲートセルは、Ｄフリップフロップをさらに含む、請求項１０に記載の方法。
【請求項１５】
当該Ｄフリップフロップのクロックピンを、欠陥セルの交換が必要とされ得る領域で既存のクロックツリーに接続するステップをさらに含み、前記接続は当該Ｄフリップフロップが予備の状態であるときに生じる、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本発明は、集積回路の修正のための方法および装置に関する。特に、本発明は、予備のセル構造、ならびに集積論理回路におけるその配置および接続に関する。
【背景技術】
【０００２】
背景技術
製造のために製造ラインに出される前に新しい集積回路（ＩＣ）の設計を検査および検証するためのさまざまな道具および技術が利用可能であるが、この設計がウェハおよび／またはモジュールのレベルで完全に実現、製造および検査されるまで検出することのできない設計ミスがある。記憶回路および論理回路において、冗長性を設計に組込んで予備のセルが修正の目的のために利用可能になるようにすることができる。一旦設計の欠陥が識別されると、それは異なる態様または方法で、分離および交換、または接続される必要がある。この分離は、典型的に集束イオンビーム（ＦＩＢ）によって行なわれ、これはイオンスパッタリングによって欠陥セルへの接続を切断する。反応ガスを追加しかつ動作パラメータを調整することによって、導電材料のイオン誘導の堆積を行なうこともできる。これによって、チップ設計者には、金属層の変更による設計の変更を行なう前に修正の結果を評価する能力が与えられ、これは費用効率が高い。というのも、設計者は、新しい金属層を生成する前にこの修正を確認するためにＦＩＢ機を用いることができるからである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
交換は、典型的にＩＣの周りで分散される予備のセルの形態で生じる。論理回路におけるこのような設計の欠陥を修正するための従来の方法では、代替品として用いられるべき回路の周りでＡＮＤゲートおよびＯＲゲート等の冗長の論理ゲートが分散される。この方法は、交換される欠陥の回路要素が単純なＡＮＤまたはＯＲゲートである限り、受入られる。交換セルがより複雑な論理関数のために必要とされるときに厄介な問題が生じる。たとえば、ＸＯＲ関数を交換するために、２つのＡＮＤゲートおよび１つのＯＲゲートを互いに接続する必要がある。しかしながら、単純な論理ゲートは、典型的に回路の周りで個々に分散されるため、これらを互いに繋ぎ合わせるために必要とされる配線が非常に入り組む可能性がある。さらに、より多くの構成要素がより小さなチップの空間に詰め込まれると、より高度なゲートを形成しかつ欠陥のある論理の入力および出力をリダイレクトするために、単純な交換ゲートを互いに配線するためのルーティング経路を見つけるのがより困難になる。代替案としては、回路全体に亘って論理関数の完全なライブラリを分散することが挙げられる。しかしながら、これは費用効率が高い解決方法ではない。なぜなら、ライブラリにおける関数のほんの数個が用いられるだけであり、その多くは使用されないでいるからである。
【０００４】
より用途の広い解決方法では、構成可能な論理ブロックの使用が求められる。たとえば、ワング(Wong）等に付与された米国特許第６，２５５，８４５号は、複数の異なる論理ゲート関数を実行するように構成することのできる予備のセルを形成するために、１つ以上のコンバータを、マルチプレクサのような構成可能な論理構築ブロックと組合わせることを教示している。最初に、インバータおよび構成可能な論理ブロックの入力および出力は、如何なる特定の態様においても互いに接続されない。予備の状態で、予備のセルにおけるすべての回路の入力は、ＩＣで利用可能な参照電圧、たとえばＶｃｃまたはＶｓｓに結合される。この予備のセルを使用するために、参照電圧への１つ以上の入力接続が切断され、入力および出力は、選択的に互いに、ならびに／またはチップ上の予め規定された
論理回路の信号および要素に相互接続される。ワング等の教示は、必要とされる予備のセルの数、および高度なゲートを形成するために必要とされる接続の数を減じる助けをする。しかしながら、いくつかの場合において、インバータを再構成可能な論理ブロックに、および必要であれば再構成可能な論理ブロックからフリップフロップに橋渡しするためにルーティング経路を見つける必要があるも知れない。殆どのＩＣチップで用いられる密集した回路構成では、ルーティング経路を見つけるのが難しくなるため、かつＦＩＢで電気的な接続を行なうことは手間のかかるプロセスであるため、本発明の１つの目的は、活性化するのに多くの内部接続を必要としない予備のセル構造を提供することである。ワング等の特許において記載された予備のセル論理は、予備のセルによって実行することのできる如何なる論理方程式のための経路ルーティングも考慮に入れない。
【０００５】
ＩＣレイアウト設計者が直面する別の重大な問題は、同期論理を維持するためにバランスのとれたクロックツリーを有する必要があるということである。しかしながら、フリップフロップのクロックピンを予測不可能な距離のルーティング経路を通して既存のクロックツリーに接続することによって、繊細にバランスされたクロックツリーが容易に乱される恐れがある。したがって、本発明の別の目的は、予め規定され、バランスのとれたクロックツリーを乱さない予備のセル構造を提供することである。
【課題を解決するための手段】
【０００６】
発明の概要
上記の目的は、予備のセルとしてのカスタムＩＣ全体を通して戦略的に置かれた構成可能な組合せネットワーク（ＣＣＮ）の形態における予備のセルによって達成された。予備のセルは、金属層修正を用いて電源または接地のいずれかを特定の位置に接続することによって、追加のインバータを必要とすることなく、さまざまな積の和（たとえばＸＯＲ，ＮＯＲ，またはより複雑な論理関数）の論理関数を実行するように構成することができる。ＣＣＮに供給される２つの入力バス、すなわち関数入力バスおよび方程式入力バスがある。これらのバスの各々は異なる機能を有する。ＣＣＮの出力は、クロックピンが予め規定されたクロックツリーに接続されたＤフリップフロップ（ＤＦＦ）に接続することができる。関数入力バスはＣＣＮのためにデータを運ぶ一方で、方程式入力バスは、ＣＣＮの機能を特定する構成制御信号を運ぶ。
【０００７】
効率的なＦＩＢの修正を容易にするために、予備のセルＣＣＮおよびＤＦＦは、（集積回路の設計段階の間に）欠陥セルを交換する必要がある可能性が高いと決定される論理領域の近くに置かれる。予備のセルおよび近傍の論理領域の間の接続経路は、自動配置ルーティングが所望の論理領域の近くに存在することを保証するような方法で規定されて、ＣＣＮの活性化によって、繊細にバランスをとられたクロックツリーが乱されないようにする。
【発明を実施するための最良の形態】
【０００８】
発明を実施するためのベストモード
図１に示されるような本発明の好ましい実施例において、予備のセル１１は、第１のおよび第２の入力を有する複数のＯＲゲートからなり、このゲートは、第１のおよび第２の関数入力端子ＦＩＮ１  １０およびＦＩＮ２  １２ならびに方程式入力バス端子ＥｑＩＮ１４として作用し、この方程式入力バス端子は、第１の方程式入力信号線ＥＱＩＮ［０］、第２の方程式入力信号線ＥＱＩＮ［１］、第３の方程式入力信号線ＥＱＩＮ［２］、第４の方程式入力線ＥＱＩＮ［３］、第５の方程式入力線ＥＱＩＮ［４］、第６の方程式入力線ＥＱＩＮ［５］、第７の方程式入力線ＥＱＩＮ［６］、および第８の方程式入力信号線ＥＱＩＮ［７］を有する。方程式入力線ＥＱＩＮ［７：０］は、１つが各方程式入力線のためのものである８個のインバータ１３の第１のバンクによって否定される。第１の関数入力端子１０は、第１のおよび第２のＯＲゲート１６および２４の第１の入力、ならび
に第２のインバータ４４の入力に接続される。第２のインバータ４４の出力は、第３のおよび第４のＯＲゲート１８および２６の第１の入力に接続される。第２の関数入力端子１２は、第５のおよび第６のＯＲゲート２０および２８の第１の入力、ならびに第３のインバータ４６の入力に接続される。第３のインバータの出力は、第７のおよび第８のＯＲゲート２２および３０の第１の入力に接続される。第１の方程式入力信号線ＥＱＩＮ［０］は、第１のＯＲゲート１６の第２の入力に接続される。第２の方程式入力信号線ＥＱＩＮ［１］は、第３のＯＲゲート１８の第２の入力に接続される。第３の方程式入力信号線ＥＱＩＮ［２］は、第５のＯＲゲート２０の第２の入力に接続される。第４の方程式入力信号線ＥＱＩＮ［３］は、第７のＯＲゲート２２の第２の入力に接続される。第５の方程式入力信号線ＥＱＩＮ［４］は、第２のＯＲゲート２４の第２の入力に接続される。第６の方程式入力信号線ＥＱＩＮ［５］は、第４のＯＲゲート２６の第２の入力に接続される。第７の方程式入力信号線ＥＱＩＮ［６］は、第６のＯＲゲート２８の第２の入力に接続される。第８の方程式入力信号線ＥＱＩＮ［７］は、第８のＯＲゲート３０の第２の入力に接続される。最初の４本の方程式入力信号線ＥＱＩＮ［３：０］は、第１の４個の入力のＮＡＮＤゲート１５に接続され、一方で最後の４本の方程式入力信号線ＥＱＩＮ［７：４］は、第２の４個の入力のＮＡＮＤゲート１７に接続される。第１、第３、第５および第７の２個の入力のＯＲゲート１６，１８，２０，２２の出力ならびに第１の４個の入力のＮＡＮＤゲート１５の出力は、第１の５個の入力のＡＮＤゲート３２の入力に接続される。第２、第４、第６および第８のＯＲゲート２４，２６，２８，３０の出力、ならびに第２の４個の入力のＮＡＮＤゲート１７の出力は、第２の５個の入力のＡＮＤゲート３４の入力に接続される。第１のおよび第２の５個の入力のＡＮＤゲート３２および３４の出力は、第９の２個の入力のＯＲゲート３６の入力に接続される。出力がＤフリップフロップ（ＤＦＦ）を必要とする適用例について、第９の２個の入力のＯＲゲート３６の出力は、ＤＦＦ３８の入力に接続される。ＤＦＦ３８のクロックピンは、バグ修正の必要の可能性がある予め規定された論理領域における既存のクロックツリーに接続される。ＤＦＦ３８のスキャンデータ入力ピンは、予め規定された論理の論理スキャンチェーンに接続することができる。
【０００９】
本発明の長所の１つは、交換が排他的ＯＲ（ＸＯＲ）ゲートを要求する以下の例で示されるように、ＣＮＮが所与の公式に従うということにある。ＸＯＲゲートの論理式は以下のように表わすことができる。
【００１０】
【数１】
2006518095.tif 000003
【００１１】
【数２】
2006518095.tif 000004
【００１２】
方程式入力のためのこれらの方程式入力信号１４は、ＦＩＢシステムを用いてバスにおける第２の、第３の、第５のおよび第８の配線を電源に接続することによって、かつ残りの配線を接地に接続したままにすることによって、欠陥セルの交換の際に生成することができる。ＦＩＢの修正または金属層の再処理をさらに最小にするために、入力バスを予め
規定された論理の特定の関数レジスタに接続し得、この関数レジスタには、ＳＣＡＮ，ＪＴＡＧおよびソフトウェアユーザインターフェイス等の如何なる直列または並列の手段を通しても特定の８桁の二進数をロードすることができる。
【００１３】
今日の高度にモジュール化された集積回路において、典型的なマイクロコントローラは、プロセッサコア、メモリモジュール、外部バスインターフェイス、モジュール、および内部バス、複数のタイマモジュール、ならびに汎用同期／非同期型送受信器（ＵＳＡＲＴ）、ユニバーサルシリアルバス（ＵＳＢ）およびパラレルバス等さまざまなシリアルおよびパラレル周辺インターフェイスモジュールを含み得る。これらのモジュールは、典型的にさまざまな開発の段階にある。これらのモジュール設計の一部は、さまざまな回路で繰返し使用されてきたため、欠陥セルの交換の必要性は低く、一方で他の回路は、最初に実現されたばかりであるかもしれないため、バグ修正を必要とする可能性が高い。したがって、後者の種類のモジュールの近くに予備のセルを戦略的に置くことによって、ルーティング距離が大幅に減じられ、欠陥の修理の効率が向上する。しかしながら、現在の配置配線ツール（place-and-route tools）は、出力のすべてを接地に接続した状態で、接続されていない予備のセルを任意に配置する傾向がある。配置配線の技術者は、金属修正の場合にルーティング経路を見つけなければならない。本発明における入力の一意の分離によって、設計者は、方程式入力を接地に接続したままで、予め規定された機能性を修正することなく、予備のセルの関数入力を、欠陥セルを交換する必要の可能性が高い領域に接続することができる。このようにして、予備のセルは、欠陥セルの交換の可能性が最も高い領域の付近で配置配線ツールによって自動的に配置される。
【００１４】
図２において、汎用同期／非同期型送受信器（ＵＳＡＲＴ）６２、ユニバーサルシリアルバス（ＵＳＢ）６４およびシリアル周辺インターフェイス（ＳＰＩ）６６等の複数の周辺関数モジュールを有する集積回路チップ６０が示されている。ＵＳＢ６４が、欠陥セルの交換を必要とする可能性の高いモジュールであることが決定された場合、設計段階の間に、予備のセルの関数入力６８は、欠陥セルの交換の必要性が最も高いＵＳＢ６４論理領域の既存の関数信号（順次のまたは組合わせのゲート出力）に接続される。結果として、欠陥セルの交換のために用いることのできる関数入力６８のための既存のルーティング経路があるだけでなく、配置配線ツールは、ＣＣＮ７２を自動的にＵＳＢ６４モジュールに近接して置くことにより、ＣＣＮ７２の出力のためのルーティング経路の距離が減じられる。
【００１５】
Ｄフリップフロップを有する出力を求める欠陥セルの交換について、図３に示された代替の接続が可能である。図３において、予備のゲートセル８０におけるＤＦＦ８４のクロックピン７４は、その予備の状態でＵＳＢ６４におけるクロックツリー８２のブランチに接続されることにより、クロックツリーの不均衡を潜在的に引き起こす欠陥セルの交換が必要とされるときに、クロックピンを接続する必要性を排除することができる。さらに、クロックピン接続７４が、配置配線ツールに、ＤＦＦ８４を欠陥セルの交換の必要性が高いチップの領域に近接して置かせるため、かつＣＣＮ８６の出力がＤＦＦ８４に接続されるため、関数入力７６は、欠陥セル交換領域の近くに置かれることにより、関数入力７６の潜在的なルーティング距離が減じられる。
【００１６】
構成可能な組合せ論理の１つの実施例のみが前段落で示されたが、当業者は、開示された発明を見れば、単純な組合せ論理セルを用いて積の和の論理関数を実現する他の方法があることをすぐに認識するであろう。多重ＣＣＮを互いに接続して単一の予備ゲートセルを形成することも可能である。
【図面の簡単な説明】
【００１７】
【図１】構成可能な組合せネットワーク（ＣＣＮ）および関連のＤフリップフロップ（ＤＦＦ）の形態である、本発明の予備のセルの好ましい実施例の論理回路図である。
【図２】ＤＦＦなしで予備のセルを予め規定された論理領域に接続する方法を示すブロック図である。
【図３】ＤＦＦで予備のセルを予め規定された論理領域に接続する別の方法を示すブロック図である。
【図１】
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【図２】
2006518095.tif 000006
【図３】
2006518095.tif 000007
【国際調査報告】
2006518095.tif 000008