(57)【要約】容量（Ｃ１，Ｃ２，．．．）をそれぞれに有する複数の並列接続キャパシタ（Ｋ１，Ｋ２，．．．）を具備し、インダクタンスを有する電圧電源ラインから高周波信号をデカップリングするデカップリングモジュールは、少なくとも１台のキャパシタ（Ｋ１）に、キャパシタ（Ｋ１）の容量（Ｃ１）に応じて選択されたインダクタンス（Ｌ１）が割り当てられ、少なくとも１台のさらなるキャパシタ（Ｋ２，．．．）及び電圧電源ライン（Ｓ）からシステムの自己共振を補償する共振が発生させられることを特徴とする。
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【特許請求の範囲】
【請求項１】
容量（Ｃ1，Ｃ2）．．．）をそれぞれ有する複数の並列配置されたキャパシタ（Ｋ1，Ｋ2）を具備し、インダクタンスを有する電圧電源ラインから高周波信号をデカップリングするデカップリングモジュールであって、
少なくとも１つの前記キャパシタ（Ｋ1）に、前記キャパシタ（Ｋ1）の前記容量（Ｃ1）に応じて選択されたインダクタンス（Ｌ1）が割り当てられ、少なくとも１つのさらなるキャパシタ（Ｋ2．．．）及び前記電圧電源ライン（Ｓ）からシステムの自己共振を補償する共振が生じることを特徴とするデカップリングモジュール。
【請求項２】
少なくとも２つの前記キャパシタ（Ｋ1，Ｋ2）に対して、Ｌ12が前記キャパシタ（Ｋ１，Ｋ2）の間に通る前記電圧電源ライン（Ｓ）のインダクタンスである場合、次の関係式
Ｃ1／Ｃ2＝Ｌ12／Ｌ1
が成り立つことを特徴とする請求項１に記載のデカップリングモジュール。
【請求項３】
少なくとも２つの前記キャパシタ（Ｋ1，Ｋ2）に対して、Ｃ1が前記キャパシタ（Ｋ1）の容量であり、Ｌ1が前記キャパシタ（Ｋ1）のインダクタンスであり、Ｃ2が前記キャパシタ（Ｋ2）の容量であり、Ｌ2が前記キャパシタ（Ｋ2）のインダクタンスであり、Ｌ12が前記キャパシタ（Ｋ1，Ｋ2）の間に通る前記電圧電源ライン（Ｓ）のインダクタンスである場合、次の関係式
Ｃ1／Ｃ2＝（Ｌ12−Ｌ2）／Ｌ1
が成り立つことを特徴とする請求項１に記載のデカップリングモジュール。
【請求項４】
前記自己インダクタンスＬ2を有する複数の前記キャパシタ（Ｋ2）のうち１つの前記キャパシタ（Ｋ2）の前記容量（Ｃ2）は、その自己共振（ｆres,2）が別の周波数で伝達ゼロクロスを発生するように選択されることを特徴とする請求項１から請求項３のいずれか一項に記載のデカップリングモジュール。
【請求項５】
前記キャパシタが厚膜キャパシタであることを特徴とする請求項１から請求項４のいずれか一項に記載のデカップリングモジュール。
【請求項６】
少なくとも１つの前記キャパシタが自己インダクタンスを有するＳＭＤキャパシタ（表面実装デバイス）であることを特徴とする請求項１から請求項４のいずれか一項に記載のデカップリングモジュール。
【請求項７】
請求項１から請求項５のいずれか一項に記載のデカップリングモジュールを具備し、少なくとも１層が３００以上である比誘電率εを有する誘電体層であり、その層上に前記キャパシタが実装されている多層スタック。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、或る容量をそれぞれ有する複数の並列配置されたキャパシタを具備し、電圧電源ラインから高周波信号をデカップリングするデカップリングモジュールに関する。
【背景技術】
【０００２】
移動通信で使用されるような高周波回路の設計は、現在では非常に複雑であり、かつ、多大な時間を要するプロセスである。高周波パターンの他に、能動部品のＤＣ電圧電源及び集積回路のデジタル信号処理を最適化することが必要である。モジュール内には、ＤＣ電圧信号だけでなく、１ＭＨｚから約５００ＭＨｚまでの範囲の低周波信号と１ＧＨｚ以上の高周波無線信号とが現れる。したがって、望ましくないカップリングが電気部品とラインとの間に作られる危険性があり、このカップリングは設計プロセス中に考慮することはできず、高周波モジュールの開発終了まで分からない。
【０００３】
高周波信号を増幅できるようにするために、能動部品は中央バッテリ電圧に接続されるべきであり、そこから必要なエネルギーを取り込む。設計プロセスの最後に分かっている問題は、バッテリ電圧電源ラインにおける高周波信号のクロストークである。このカップリング効果は能動部品の間にフィードバックループを生じさせる。能動部品の振舞いは、したがって、かなり乱され、高周波回路全体は結果的に望ましくない共振を生ずる場合がある。
【０００４】
低周波信号及び高周波信号の電圧電源ラインへのカップリングもまた避けられないが、その理由は、微細化されたすべてのラインが相互に非常に近くを通り、すべてが同じ中央バッテリ電圧と接続されているからである。より詳細には、低周波信号のＤＣ電圧ラインへのカップリングは、この周波数範囲で使用されるトランジスタが約２０ｄＢの高利得を有するので危険である。−２０ｄＢのカップリングしか有さないフィードバックループは、このようにして全体の増幅率が１になる。これは発振のため既に十分である。
【０００５】
１つの能動部品からもう１つへの信号のクロストークを回避するために、電圧電源ラインの低周波信号及び高周波信号は、デカップリングモジュールを介して接地される。このデカップリングモジュールは、すべてのＡＣ電圧信号をグランドへ通すが、ＤＣ電圧に影響を与えるべきでない。原則的に、これはキャパシタを用いて行われるが、その理由はＤＣ電圧がキャパシタの中を流れ得ないため、バッテリのＤＣ電圧が影響されないからである。高周波信号に対し、キャパシタは、周波数と共に減少するインピーダンスＺを有する。
【数１】
2006508579.tif 000003
式中、ω＝２πｆであり、ｆが高周波信号の周波数であり、Ｃがキャパシタの容量であり、
【数２】
2006508579.tif 000004
である。信号の周波数が高くなるほど、より簡単にキャパシタを介して信号を接地させることができる。
【０００６】
多くの高周波回路において、非常に多数のディスクリート・セラミック・マルチレイヤ・キャパシタが望ましくない高周波信号を、高周波モジュールに半田付けされたＤＣ電圧ラインからデカップリングするために使用される。キャパシタの一方のコンタクトは電圧電源ラインに接続され、もう一方はグランドラインに接続される。これらのキャパシタの欠点は、それらの内部構造によって誘導される自己インダクタンスＬである。キャパシタＣとインダクタンスＬとの組み合わせの結果として、有効なデカップリング容量は周波数と共に減少し、次式の周波数においてゼロになる。
【数３】
2006508579.tif 000005
ｆC=0を超える周波数のとき、これらのキャパシタはコイルとして機能し、デカップリングはもはや保証されなくなる。これらのキャパシタが使用されるとき、設計段階において、十分なデカップリングに到達せず、さらに時間を要するデカップリング回路の適応が必要になることがよくある。これらのキャパシタは、共振が起こらないことを保証するために殆どの高周波回路において広く使用される。
【０００７】
自己インダクタンスを減少させるために、単層キャパシタが開発された。十分に高い容量に到達するために、層の厚さを（約２０ｎｍに至るまで）非常に薄いままに保つか、又は、高誘電率を有する材料が選択される。自己インダクタンスが非常に小さくなるので、周波数ｆC=0はかなり高くなり、高周波信号の電源電圧ラインからのデカップリングは高周波数まで有効である。欠点は単層キャパシタが多数のアプリケーションにおいてディスクリート部品として実装されることである。さらに、薄膜の製造及びコンタクトは高度に専門化された費用のかかるプロセスだけで実現可能である。使用される材料は、窒化シリコンに対して最大で１０００Ｖ／μｍまでの典型的な薄膜セラミックの場合に約２００Ｖ／μｍというかなり高い破壊電界強度を有する。窒化シリコンとして約２０ｎｍの非常に薄い膜を用いると、これは破壊電界強度が約２０Ｖに達することを意味する。薄膜セラミックキャパシタの０．５μｍの範囲内の典型的な膜厚において、耐圧は約１００Ｖであることが分かる。したがって、これらのキャパシタは高電圧範囲内では使用され得ない。
【０００８】
これらの薄膜キャパシタのさらなる欠点は厚膜プロセスにおいて製造できないことである。ＲＦフロントエンドモジュール内の受動ＲＦ機能の主要部分は、厚膜技術の３次元多層セラミック回路におけるＬＴＣＣ技術（低温同時焼成セラミック(Low-Temperature Co-fired Ceramics)）で製造され得る。デカップリングモジュールもこの技術で製造できるならば非常に有利であろう。しかし、厚膜技術では、１０μｍの膜厚を下回ることがない。様々なナノファラッドの高容量をもつキャパシタが集積化される場合、キャパシタ表面の幾何学的に定義された共振が生じる。この共振は、厚膜技術における誘電体の膜厚がより厚くなる結果として、より低いギガヘルツの範囲の周波数で起こる。この共振は、所与の周波数におけるデカップリングのため集積化可能である最大容量を制限してしまう。それにもかかわらず高い全体的な容量を得るために、複数のキャパシタが並列接続され、これにより、並列配置されたキャパシタの個別の容量の合計に等しい容量を実現する。たとえば、図１（ａ）に示されているこのような回路の設計では、キャパシタ間の接続ラインが必要であり、接続ライン自体がインダクタンスを有する。図１（ｂ）に示された伝達パターンは、特に１ＧＨｚよりも低い範囲において望ましくない共振が起こることを表す。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、本発明の目的は、より低い高周波数範囲、特に、約１ＧＨｚまでの高周波数範囲で実際的に共振を示さないデカップリングモジュールを利用可能にすることである。
【課題を解決するための手段】
【００１０】
この目的は請求項１に記載されるようなデカップリングモジュールによって達成される。有利な実施形態は従属請求項の主題である。請求項６の主題は本発明によるデカップリングモジュールを含む多層スタックである。
【００１１】
本発明によれば、冒頭の段落に記載されたタイプのデカップリングモジュールにおいて、少なくとも１つのキャパシタに、キャパシタの容量に応じて選択されたインダクタンスが割り当てられ、それによって、少なくとも１つのさらなるキャパシタ及び電圧電源ラインからシステムの自己共振を補償する共振が発生される。驚くことに、このようにして、たとえば、自己インダクタンスを有するキャパシタと共に、良好なデカップリングモジュールがうまく構築される。薄膜キャパシタの使用は、非常に小さいキャパシタの自己インダクタンスを必要とし、したがって、非常に複雑なプロセスを必要とするが、本発明による解決策は、たとえば、厚膜技術においてもデカップリングモジュールの製造を可能にする簡単な方法を記載する。これについてはさらに後述する。
【００１２】
本発明は、キャパシタの並列回路の特別な配置の結果として、望ましくない共振が第２の共振によって補償されるという事実を利用する。
【００１３】
好ましい一実施形態によれば、少なくとも２つのキャパシタに対して、次式の関係が維持されるならば、このことは、すぐに実現され得る。
Ｃ1／Ｃ2＝Ｌ12／Ｌ1 
ここで、Ｌ12がキャパシタ間に通る電圧電源ラインのインダクタンスであるとする。
【００１４】
基本的に、自己インダクタンスが実際的にゼロであり、したがって、無視することができるキャパシタは、本発明において使用され得る。しかし、本発明は、自己インダクタンスを備えたキャパシタが使用されるとき、上述のように、良好なカップリングモジュールもまたこれらのキャパシタを用いて構築され得るので、特別な効果を与える。一般に、このようなキャパシタが使用されるならば、理想的ではないグラウンディングが予想される。本発明によれば、このようなネガティブな影響もまた補償される。
【００１５】
たとえば、少なくとも２つのキャパシタに対して、次式の関係が維持されるならば、このことは、実現され得る。
Ｃ1／Ｃ2＝（Ｌ12−Ｌ2）／Ｌ1
式中、Ｌ1は容量Ｃ1を有するキャパシタの自己コンダクタンスであり、Ｌ2は容量Ｃ2を有するキャパシタの自己インダクタンスであり、Ｌ12はこれらのキャパシタ間を通る電圧電源ラインのインダクタンスである。
【００１６】
有利な様態において、ある特定の自己インダクタンスを有する１つのキャパシタの容量は、自己共振が他の周波数で伝達ゼロになるように選択可能である。これは、たとえば、能動部品の動作周波数、又は、隣接するモジュールの周波数である。このような回路分岐を用いると、さらなる回路分岐の自己共振が抑制され、その容量は非常に大きくなるように選択され得る。何らの対策なしに（without the measure）、２００ＭＨｚの範囲の非常に低い自己共振が期待できる。
【００１７】
本発明のデカップリングモジュールは、それ自体が知られている多層スタックと共に集積化され、その多層スタックでは、たとえば、少なくとも１層が比誘電率ε＞３００を有する誘電体層であり、その層上にキャパシタが配置される。適切な膜厚は約１００μｍ以下であり、好ましくは、４０μｍ未満であることが分かる。層の厚さは、分散の枠組みの範囲内に限り幾何学的に拘束された共振の状態に影響を与える。
【００１８】
また、スタック構造体は、高い比誘電率を有する１層又は種々の層を有する。特に、本発明に従って自己インダクタンスを有することが許容されたキャパシタの場合、構造体は、さらに多数の層を備えること、したがって、単位表面当たりのキャパシタ密度をより高くすることが可能である。
【００１９】
さらに、本発明によれば、回路内に集積化されたキャパシタとして、より高い自己インダクタンスを有するＳＭＤ（表面実装デバイス）キャパシタを利用することが可能であり、自己インダクタンスが最小化された高価なキャパシタ無しで済ますことができるので、少なくとも部分的にコスト削減を達成することが可能である。
【発明を実施するための最良の形態】
【００２０】
本発明の上記の態様及びその他の態様は以下に記載された実施形態から明白であり、その実施形態を参照して説明される。
【００２１】
図１に示されるようなキャパシタの簡単な並列回路とは異なり、本発明によれば、インダクタンスが少なくとも１つのキャパシタに割り当てられる。通常、インダクタンスはデカップリングモジュールに設けられない。その理由は、高周波部を接地させることを望むが、これはインダクタンスによって妨げられるからである。
【００２２】
図２（ａ）は本発明によるデカップリングモジュールの第１の実施形態の等価回路図を示している。第１のキャパシタＫ1は、容量Ｃ1だけでなくインダクタンスＬ1をも有する。第１のキャパシタＫ1と並列接続された第２のキャパシタＫ2は無視することができる自己インダクタンスを有する。キャパシタＫ1とＫ2の間には、電圧電源ラインＳのインダクタンスＬ12が挿入される。インダクタンスＬ1及びＬ12は、次式が成り立つように選択される。
Ｃ1／Ｃ2＝Ｌ12／Ｌ1
伝達パターンは部分的に図２（ｂ）に示されている。伝達パターンは容量Ｃ1＋Ｃ2を有するキャパシタのパターンと正確に一致し、２ＧＨｚ未満の周波数範囲において共振を示さない。
【００２３】
図３（ａ）は、同様にインダクタンスＬ2がキャパシタＫ2に割り当てられた本発明の一実施形態によるデカップリングモジュールの等価回路図を示す。それ以外では、この構造体は図２の構造体に一致する。伝達特性を表す図３（ｂ）には、３．５ＧＨｚにおける共振ｆres,2が示され、これはインダクタンスＬ2を有するキャパシタK2の共振に対応する。キャパシタＫ1の共振はこの回路によって補償される。部品値は次の関係式を満たす。
Ｃ1／Ｃ2＝（Ｌ12−Ｌ2）／Ｌ1
望ましくは、キャパシタＫ2の容量Ｃ2はできるだけ小さい状態に保たれる。その場合、かなりの高周波数に達するまで自己インダクタンスＬ2による自己共振に至らない。図３（ｂ）から分かるように、回路分岐Ｃ1Ｌ1の共振は抑制される。容量Ｃ1は、したがって、非常に広い範囲で選択される。これらの部品の例示的な値は表１に記載されている。
【表１】
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【００２４】
本発明による原理は３つ以上のキャパシタに移行される。３つのキャパシタのための回路の実施例が図４に示され、図３のデカップリングモジュールは並列接続されたさらなるキャパシタＫ3によって補完されている。このような回路は、より低い高周波数範囲内の共振をさらに必要とすることなく、２〜３倍に増大されたデカップリング容量を実現することが可能である。個々の容量Ｃ1、Ｃ2及びＣ3又はインダクタンスＬ1、Ｌ2、Ｌ12及びＬ3のそれぞれの値は、コンピュータ支援シミュレーションによって維持される。伝送パターンは図４（ｂ）に示されている。
【００２５】
図５は厚膜技術で実現された本発明の概念の実施例を表す。２つの平面キャパシタＫ1及びＫ2がラインＳに接続され、インダクタンスがキャパシタＫ1とラインＳとの間の接続ラインＬ1によって生成される。図５（ｂ）における伝達パターンは２ＧＨｚ未満の低周波数範囲に共振がないことを表す。
【００２６】
図６は、接続ラインを用いない配置、すなわち、付加的なインダクタンスのない配置における比較を表す。図６（ｂ）に示された伝達パターンは明らかに劣化している。
【００２７】
図７は多層スタックの切り取り図であり、さらなる層Ｓ1，Ｓ2，．．．の他に、典型的にε＝３００〜２０００の範囲内である高誘電率を有する層として配置された、一体型デカップリング層Ｓεを示す。高誘電率を有するこの層Ｓεの厚さは比較的薄く、最大で１００μｍまでの膜厚が可能であろうが、代表的には１０μｍ〜４０μｍの範囲内である。高誘電率を有する層の下には、キャパシタのグランド電極があり、これは層Ｓεを完全に又は部分的に被覆する。層Ｓε上には、平面キャパシタ電界Ｋが図５（ａ）に示された原理に従って具現化される。この多層スタックはセラミック層を用いて厚膜プロセスにおいて製造される。
【００２８】
図８は、高誘電率を有する２層が設けられ、それらの層の間にデカップリングモジュールのキャパシタ面Ｋが配置された変形例を示す。グランド電極Ｓg1及びＳg2は、上側誘電体層Ｓη１の表面と、下側誘電体層Ｓε２の下側表面の両方に現れる。本発明によれば、増大された容量が利用される。本発明は、標準的な厚膜プロセスにおいてより低い高周波数範囲のためのデカップリング容量を製造する大きな可能性を示す。このため、複雑な薄膜プロセスはデカップリング機能を目的とすることなく実行され得る。さらに、キャパシタ表面の幾何学的に制限された共振による容量の制約が克服され得る。
【００２９】
また、比較的大きい自己インダクタンスを用いると、デカップリングキャパシタが製造され、それにより、より低い高周波数範囲内で共振が起こらない。このキャパシタの特性は、理想的でないグラウンディングの補償がこの回路を用いて導入され得るので、グラウンディングに関する要件を緩和させることが可能である。
【００３０】
厚膜プロセスにおける膜圧を厚くするほど、本発明によるデカップリングモジュールをより高い電圧のため使用することが可能になる。破壊電界強度に達するのは数百ボルトの電圧に限られる。
【００３１】
デカップリングキャパシタの全体を複数の個別の容量に分割することは、また、高容量のための薄膜デカップリングキャパシタの選択肢の一つでもある。このようにして、幾何学的に制限された共振はより大きい寸法を用いることによっても補償され得る。
【００３２】
また、複数の薄膜キャパシタを一緒に接続するために、本明細書で提案された回路を維持することが可能であり、その理由は低周波共振がこれらのキャパシタ間の接続ラインの結果として起こるからである。高い自己共振はこのような共振を抑えるためには不十分である。
【図面の簡単な説明】
【００３３】
【図１】従来技術によるデカップリングモジュールの等価回路図を伝達パターンとともに表す図である。
【図２】本発明の第１の実施形態によるデカップリングモジュールの等価回路図を伝達パターンとともに表す図である。
【図３】本発明によるデカップリングモジュールのさらなる実施形態の等価回路図を伝達パターンとともに表す図である。
【図４】本発明のデカップリングモジュールの第３の実施形態の等価回路図を伝達パターンとともに表す図である。
【図５】キャパシタが厚膜技術で形成された本発明によるデカップリングモジュールを概略的に表す図と伝達パターンを表す図である。
【図６】従来技術によるデカップリングモジュールを、図５と同様に表現した図である。
【図７】高誘電率を有する層を備えた多層スタックを表す図である。
【図８】高誘電率を有する２層を備えた多層スタックを表す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006508579.tif 000013
【図８】
2006508579.tif 000014
【国際調査報告】
2006508579.tif 000015
2006508579.tif 000016
2006508579.tif 000017