(57)【要約】本発明のアクティブマトリクスアレイデバイスは、アドレス信号をマトリクス素子に供給するドライバ回路を有し、該ドライバ回路はディジタル−アナログコンバータ回路を含む。前記ドライバ回路はマトリクス素子のアレイの一端縁に沿って配置され、且つ前記マトリクス素子をアドレスするための複数のアナログ電圧レベルを前記一端縁の長さに沿って分布された出力点に供給するマルチプル電圧レベル発生器回路を具える。前記電圧レベル発生回路の各出力点に位置し各出力点と関連するスイッチのグループが信号を前記一端縁に沿って配置された第１の数のラインを有する出力バスに供給する。この構成によれば、電圧選択スイッチをインターリーブ配置することにより基準電圧バスラインを除去することができる。
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【特許請求の範囲】
【請求項１】
個別にアドレス可能なマトリクス素子のアレイとこれらのマトリクス素子にアドレス信号を供給するドライバ回路とを備え、該ドライバ回路が第１の数の出力を対応する第１の数のマトリクス素子に並列に供給するディジタル−アナログコンバータ回路を含むアクティブマトリクスアレイデバイスにおいて、
前記ドライバ回路は前記マトリクス素子のアレイの一端縁に沿って配置され、且つ前記ドライバ回路は、
前記マトリクス素子をアドレスするための複数のアナログ電圧レベルを前記一端縁の長さに沿って分布された出力点に供給するマルチプル電圧レベル発生器回路と、
前記マルチプル電圧レベル発生器回路の各出力点に位置し各出力点と関連するスイッチのグループと、
前記一端縁に沿って配置された前記第１の数のラインを有する出力バスとを備え、
前記各グループのスイッチが前記マルチプル電圧レベル発生回路の関連する出力点を前記出力バスの各ラインに選択的に結合するよう構成されていることを特徴とするアドレスマトリクスアレイデバイス。
【請求項２】
前記マルチプル電圧レベル発生回路は前記一端縁に沿って延在する抵抗ストリングを具えることを特徴とする請求項１記載のデバイス。
【請求項３】
各グループのスイッチは各出力バスラインと関連するスイッチを具えることを特徴とする請求項１又は２記載のデバイス。
【請求項４】
各グループのスイッチは前記ディジタル−アナログコンバータ回路へのディジタル入力に基づくディジタルワードの対応するビットにより制御されることを特徴とする請求項４記載のデバイス。
【請求項５】
前記ディジタルワードは、前記ディジタル−アナログコンバータ回路へのｎビットのディジタル入力が１つの非ゼロビットを有する２ｎビットのワードに拡大されたものであることを特徴とする請求項４記載のデバイス。
【請求項６】
前記第１の数の出力を選択した第１の数のマトリクス素子にスイッチするマルチプレクサ回路を更に具えることを特徴とする請求項１−５の何れかに記載のデバイス。
【請求項７】
前記マトリクス素子のアレイは行及び列に配列され、前記ドライバ回路は該アレイの列端縁に沿って配置され、前記マルチプレクサ回路は前記第１の数の出力を前記列の選択した一部にスイッチすることを特徴とする請求項６記載のデバイス。
【請求項８】
前記マルチプレクサ回路は、前記出力バスと前記出力バスを各列に接続するスイッチング素子とを具えることを特徴とする請求項７記載のデバイス。
【請求項９】
前記ディジタル−アナログコンバータ回路へのｎビットのディジタル入力を１つの非ゼロビットを有する２ｎビットのワードに変換するデコーダ回路を更に具えることを特徴とする請求項１−８の何れかに記載のデバイス。
【請求項１０】
前記デコーダ回路は前記一端縁の長さに沿って分布され、第１の数のｎビットディジタル入力を受信し、第１の数の２ｎビットディジタル出力を発生し、第１の数の２ｎビットディジタル出力の各々の対応するビットを空間的にグループにまとめることを特徴とする請求項９記載のデバイス。
【請求項１１】
アクティブマトリクス液晶ディジタルを具えることを特徴とする請求項１−１０の何れかに記載のデバイス。
【請求項１２】
前記ドライバ回路は前記マトリクス素子のアレイと同一の基板上に集積化されていることを特徴とする請求項１−１１の何れかに記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクスアレイデバイス、特に各画素に対する駆動信号を発生するためにディジタル−アナログコンバータが設けられたアクティブマトリクスデバイスに関するものである。代表的なディスプレイ構成では、これらの駆動信号は画素の列に供給され、この場合ディジタル−アナログコンバータ回路は列駆動回路の一部分である。
【背景技術】
【０００２】
アクティブマトリクス液晶（ＬＣ）ディスプレイの列駆動回路では抵抗ストリングディジタル−アナログコンバータを使用することが既知である。単一抵抗ストリングを用いて多数のコンバータ回路を給電するのが代表的であり、これはコンバータの出力電圧の良好な均等性が保障されるからである。抵抗ストリングは１つの抵抗又は直列に接続された一組の抵抗を具え、ストリングの長さに沿った種々の点で接続が行われる。抵抗ストリングの各端に電圧が供給され、更にストリングに沿った中間点に電圧を供給することもできる。ストリングの長さに沿った種々の点から出力が取り出され、これらの点に存在する電圧はディジタル−アナログコンバータのアナログ出力レベルを表す。これらの電圧は電圧レンジに亘って均等に分配してリニア出力電圧特性を有するコンバータを生成することができ、またこれらの電圧は液晶の電気−光学特性に合致する非線形特性を生成するようにすることもできる。
【０００３】
この非線形特性は、抵抗ストリングから出力が取り出される点間の抵抗の値を変化させることにより、及び抵抗ストリングの種々の点に供給される電圧の値を変更することにより達成することができる。
【０００４】
共用抵抗ストリングを具える複数のディジタル−アナログコンバータ回路をアクティブマトリクス液晶ディジタル（ＡＭＬＣＤ）用の結晶シリコン集積駆動回路（ＩＣ）に使用する場合には、各ディジタル−アナログコンバータは各列駆動出力と通常関連する。
【０００５】
ディジタル−アナログコンバータ及び抵抗ストリングを薄膜回路でディスプレイの基板上に集積することが提案されている。また、ディジタル−アナログコンバータからの出力信号を図1に示すようにマルチプレクサ回路に供給することも提案されている。
【０００６】
マルチプレクサ回路２は各コンバータ回路４の出力をディスプレイ６の複数の列の一つに接続することができる。マルチプレクサ回路２の使用により、ディジタルデータのためにラッチを設ける必要並びにディスプレイの各列ごとにディジタル−アナログコンバータを設ける必要がなるために、ディスプレイ基板上に集積しなければならない回路を簡単化することができる。このマルチプレクサ方法の潜在的な欠点は、各コンバータ回路が２以上の列に対する信号を供給するため、これらのコンバータ回路は高速度で短い変換時間で動作する必要がある点にある。コンバータ及びマルチプレクサ回路は、ディスプレイのアクティブ領域を超えたディスプレイ基板の延長部を最小にするために、ディスプレイの幅に亘って配置される。
【０００７】
複数個(Ｘ)のコンバータからなる可能な回路配置を図２に示す。各ディジタル−アナログコンバータ１０はデコーダ１２と一組の電圧選択スイッチ１４とからなる。抵抗ストリング１６を用いて所要数(Ｍ)のアナログ基準電圧を発生する。数Ｍはディジタル入力（Data１〜DataＸ）のＮビットの数（Ｍ＝２Ｎ）に関連する。これらの基準電圧はＭ個のラインからなる基準電圧バス１８を用いてディジタル−アナログコンバータ回路に供給される。
【０００８】
Ｘ個のコンバータ出力１５はマルチプレクサ回路２に供給され、マルチプレクサ回路２はＸ個の出力をＺ個の列１７の選択されたグループに供給する（ここでＺはＸにマルチプレクサ２の多重比を乗算した数に等しい）。
【０００９】
このコンバータ回路の動作は図３から明らかである。図３は電圧選択スイッチ１４の構成を詳細に示している。各スイッチ２０は基準電圧バス１８からのＭ個の基準電圧入力の各々とコンバータ回路１０の出力１５との間に接続される。スイッチ２０はＮ−２Ｎデコーダ回路のＭ個の出力により制御される。ディジタルデータがデコーダの入力に供給されると、デコーダのＭ個の出力の１つのみが選択され、これに接続されたスイッチをターンオンし、バス１８からの基準電圧の選択された１つをコンバータの出力に供給する。図３に示スイッチとデコーダ回路の機能は多数の種々の方法で実現することができ、デコーダ機能とスイッチング機能を単一の回路内に組み合わせてもよいこと勿論である。
【００１０】
この回路配置は、少ビット数のディジタルデータ（比較的少数の表示画像グレイレベル数に相当する）、例えば４ビット又は１６グレイレベルのディジタルデータに対する低温ポリシリコンＡＭＬＣＤ用の集積列駆動回路に対して提案されている。しかし、ディスプレイのグレイスケールを６又は８ビットに増大させる必要性がある。
【００１１】
上述の回路はディジタルデータのビット数が増大するにつれて特定の問題を生ずる。例えば、６ビットコンバータ回路は６４の出力電圧レベルを有するため、６４の基準電圧をコンバータ回路に供給するために６４の基準電圧ラインを必要とする。これらのラインはディスプレイの基板上の大きな面積を占めるとともに、抵抗ストリングのノードに存在するキャパシタンスを増大する。このキャパシタンスの増大の影響は、抵抗ストリングに使用する抵抗の値を低減することにより補償することができるが、これはディスプレイの電力消費を増大することになり、望ましくない。抵抗ストリングの抵抗値を低減しないと、キャパシタンスの増大の影響によりコンバータ回路の出力電圧が正しい値に安定するのに要する時間が増大し、（多重比を低減しなければならないために）ディスプレイの列をアドレスするのに必要とされるコンバータ回路の数が増大する。
【００１２】
このことは、ディスプレイの各列を充電する一連の事象を考察することにより更に理解することができる。適当なディジタルデータがディジタル−アナログコンバータのデータ入力に供給されると、マルチプレクサ回路がコンバータ回路の出力を列電極に接続する。列キャパシタに最初に存在する電圧は通常コンバータ回路の所要の出力電圧と同じではない。従って、列キャパシタがマルチプレクサ回路２内のスイッチ及びディジタル−アナログコンバータ１０内のスイッチ２０を経て抵抗ストリング内の特定の点に接続された充電回路が形成される。これらのスイッチの抵抗はストリングの抵抗に比べて比較的低いことが望ましい。その結果として、抵抗ストリングに存在する電圧は抵抗ストリング内の１つの点が列キャパシタンスに接続されることによって所望の値から乱される。抵抗ストリング上の電圧がその正しい値に戻るために及び列キャパシタンスを所要の電圧に充電するためには時間が必要とされる。これに必要な時間は充電回路を構成する種々のキャパシタンス及び抵抗の値に依存し、これらのキャパシタンス及び抵抗は抵抗ストリングの抵抗、基準電圧バスライン１８のキャパシタンス及び抵抗、及び列電極のキャパシタを含む。基準電圧源で消費される電力を低減するために抵抗ストリングにできるだけ最高値の抵抗を使用するとともに基準電圧バスラインの抵抗及びキャパシタンスを最小にするのが望ましい。
【００１３】
全ての基準電圧ラインを列ドライバに沿って延在させる必要があり、これらのラインは近接配置するとともにできるだけ細くする必要がある。さもなければバスラインを収容するために必要とされる基板面積が大きくなる。これらの要件はバスのＲＣ時定数が大きくなりすぎないように抵抗及びキャパシタンスを小さくすることと両立し得ないこと勿論である。
【００１４】
本発明は、個別にアドレス可能なマトリクス素子のアレイとこれらのマトリクス素子にアドレス信号を供給するドライバ回路とを備え、該ドライバ回路が第１の数の出力をアプリケーションのために対応する第１の数のマトリクス素子に並列に供給するディジタル−アナログコンバータ回路を含むアクティブマトリクスアレイデバイスにおいて、
前記ドライバ回路は前記マトリクス素子のアレイの一端縁に沿って配置され、且つ前記ドライバ回路は、
前記マトリクス素子をアドレスするための複数のアナログ電圧レベルを前記一端縁の長さに沿って分布された出力点に供給するマルチプル電圧レベル発生器回路と、
前記マルチプル電圧レベル発生器回路の各出力点に位置し各出力点と関連するスイッチのグループと、
前記一端縁に沿って配置された前記第１の数のラインを有する出力バスとを備え、
前記各グループのスイッチが前記マルチプル電圧レベル発生回路の関連する出力点を前記出力バスの各ラインに選択的に結合するよう構成されていることを特徴とする。
【００１５】
この構成によれば、基準電圧バスラインを省略することができる。これは、電圧選択スイッチをインターリーブ配置することにより達成される。出力バスが必要とされるが、出力バスのライン数はアナログレベルの数より少ない。特に、大きなディジタルワード（例えば６又は８ビット）の場合には多数の電圧レベルが存在する。出力ライン数は行列配置されたアレイの列の数に対応させることができるが、多重化も使用すれば著しく少数にすることができる。従って、出力バスで占められるスペースは基準電圧バスより小さくなり、且つ又より低い抵抗値の導体の使用が可能になる。
【００１６】
本明細書及び特許請求の範囲においては、（マトリクスアレイの端縁と関連して）使用されている語「沿って」は特に近接していることを意味するものでなく、端縁を超えるスペースを当該回路の配置に使用することを単に示すものである。
【００１７】
マルチプル電圧レベル発生器回路は前記一端縁の長さに沿って延在する抵抗ストリングを具えるものとすることができる。この場合、出力点を端縁に沿って分布された間欠的位置に置くことができる。
【００１８】
各グループのスイッチは各出力バスラインと関連するスイッチを備え、各グループのスイッチは基準電圧の１つを各出力ラインへスイッチング制御する。各グループのスイッチはディジタル−アナログコンバータ回路へのディジタル入力に基づくディジタルワードの対応するビット（即ち当該電圧レベルに対応するビット）により制御される。これらのディジタルワードは、ディジタル−アナログコンバータ回路へのｎビットのディジタル入力を１つの非ゼロビットを有する２ｎビットのワードに拡張したものとするのが好ましい。この場合、１つの非ゼロビットがどの電圧レベルを出力に供給すべきか識別する。
【００１９】
第１の数の出力を選択した第１の数のマトリクス素子にスイッチするマルチプレクサ回路を設けることができる。これにより出力バスのライン数を（所要のマトリクス素子制御信号の総数に比較して）低減することができる。例えば、マトリクス素子のアレイは行及び列に配置し、ドライバ回路はアレイの列端縁に沿って配置し、マルチプレクサ回路で第１の数の出力をアレイの列の選択した部分にスイッチすることができる。これにより、少数のアドレス信号で全ての列をアドレスすることが可能になる。
【００２０】
マルチプレクサ回路は、前記出力バスと前記出力バスを各列に接続するスイッチング素子とを含む。この場合、前記出力バスはコンバータ回路とマルチプレクサ回路とで共用することができる。
【００２１】
上述したように、ディジタル−アナログコンバータ回路へのｎビットのディジタル入力を１つの非ゼロビットを有する２ｎビットのワードに変換するためにデコーダ回路を設けることができる。この１つの非ゼロビットは所望の出力レベルの選択を与える。このデコーダ回路は前記一端縁に沿って分布され、第１の数のｎビットディジタル入力を受信し、第１の数の２ｎビットディジタル出力を発生し、第１の数の２ｎビットディジタル出力の各々の対応するビットが空間的にグループにまとめられているものとすることができる。このようにすると、デコーダ回路とディジタル−アナログコンバータ回路のスイッチング回路を前記端縁に沿って分布させることができる。
【００２２】
前記デバイスはアクティブマトリクス液晶ディスプレイを具えることができ、前記ドライバ回路はマトリクス素子のアレイと同一の基板上に集積することができる。
【００２３】
以下に、本発明の実施例を図面を参照して詳細に説明する。
図４は、図３の既知のディジタル−アナログコンバータ回路の一つの可能な実現例を詳細に示す。各ディジタル−アナログコンバータのスイッチ１４はグループ化され、各グループは１つの出力１５と関連する複数のスイッチを有する。各グループのスイッチ１４は当該ディジタル−アナログ変換のための入力を構成するディジタルワード２４、即ちデコーダ１２の出力を受信する。従って、ディジタル−アナログコンバータは構成要素の個別のセットして設けられる。図４において、抵抗ストリング１６はドライバ回路の長さに沿って延在するが、全ての電圧レベルを各コンバータに供給するために基準電圧バス１８も延在させる必要がある。
【００２４】
図５は本発明の構成を示す。ここでもドライバ回路は第１の数(Ｘ)のアプリケーション用出力１５をマトリクスアレイの対応する第１の数の列に並列に供給するディジタル−アナログコンバータ回路を含む。
【００２５】
図４の例と同様に、抵抗ストリング１６がマトリクス素子(例えば表示素子)をアドレスするために使用する複数のアナログ電圧レベルＶ０−ＶＭ−１を供給する。ここでも基準電圧出力点２８が、図１に示すようにアレイの一つの端縁（代表的には列端縁）に沿って位置するドライバ回路の長さに沿って分布して設けられる。
【００２６】
ここでもコンバータ回路は選択されたアナログ電圧レベルを出力に接続するスイッチを含む。どの出力端子１５もスイッチを経てアナログ電圧Ｖ０−ＶＭ−１の１つにのみ接続される。しかし、本発明では、これらのスイッチはグループ３０に配置され、各グループ３０は抵抗ストリングの各出力点に位置し、各出力点と関連する。出力バス３２は抵抗ストリング１６と並列に配置され、回路により供給される出力１５の数、即ち回路によって並列に実行される変換の数に対応する数の出力ラインを有する。各グループ３０のスイッチは電圧レベルＶ０−ＶＭ−１の関連する１つを出力バスの各ラインに選択的に結合する。各グループ３０は、ディジタル入力に依存して、関連する電圧レベルをどの出力ラインにも結合しないこと、１つ又は複数の出力ラインに結合することができる。
【００２７】
この構成は電圧選択スイッチをインターリーブすることによって図４の基準電圧バスライン１８を除去したものである。同一の基準電圧と関連するコンバータ回路内のスイッチをグループ３０に形成し、それらの入力を抵抗ストリングから直接取る。これにより基準電圧をコンバータ回路間に分配するための基準電圧バスが不要になるため、抵抗ストリングに直接接続されるキャパシタンスが最小になる。実際上、この構成のコンバータ回路を構成するスイッチはそれらの基板上の配列に関してインターリーブする。
【００２８】
スイッチのグループ３０の制御は図３につき説明したようにディジタルワードを用いて実行する。従って、各ディジタル入力は１ビットを除く全てのビットがゼロのワードに変換され、この非ゼロビットが供給すべきアナログ電圧レベルを識別する。この変換はここでもｎビットディジタル入力を２ｎビットのワードに拡大するものであり、単一の非ゼロビットが出力に供給すべき電圧レベルを識別する。
【００２９】
各グループのスイッチを制御する制御信号３４は、全てのディジタル入力が変換されることを別にすれば、２ｎビットワードの１ビットを具える。従って、特定のコンバータ回路と関連する（換言すれば特定のディジタル入力と関連する）スイッチは基板上に広く分布させ、特に列駆動回路内においてディスプレイの幅に亘って、各グループ３０内に１スイッチづつ分布させる。これらのスイッチの出力は一緒に接続してコンバータ回路の出力を構成するので、出力信号バス３２を必要とする。
【００３０】
これらの出力バスのキャパシタンスは抵抗ストリングから見たキャパシタンスに寄与する。しかし、出力バスラインの数は典型的には従来の回路構成に必要とされる基準電圧ラインの数より大幅に少ない。
【００３１】
出力１５はここでもマルチプレクサ回路(図５には示されていない)に供給される。これにより出力バスのライン数を列の総数に比較して減らすことができる。マルチプレクサ回路は入力バス構造を必要とし、この場合には、コンバータ回路の出力スイッチとマルチプレクサ回路のマルチプレクサスイッチを接続するために同一のバスラインを用いることもできる。
【００３２】
新しい回路配置の他の特徴を図６に示す。上述したように、種々のコンバータ回路と関連するスイッチを有効にインターリーブ配置してブロック４０を構成する。デコーダと関連する回路もインターリーブ配置してブロック４２を構成するのが有利である。原理的には、デコーダ回路はディスプレイ基板上の個別のブロックとして形成することができるが、この場合にはデコーダの出力信号をかなりの距離を介して電圧選択スイッチ４０に分配することが必要になる。デコーダからの出力信号の数は（ｎ−２ｎ変換のため）入力信号の数よりはるかに大きいため、デコーダ回路をインターリーブ配置する方が、この場合には入力データを基板の大きな領域に亘って分布させる必要があるけれど、好ましい。
【００３３】
このように、このデコーダ回路は２ｎビットのディジタル出力の各々の対応するビットをグループにする。このようにすると、ディジタル−アナログコンバータ回路のデコーダ回路とスイッチング回路をマトリクスアレイの端縁に沿って分布させることができる。
【００３４】
図７は部分的にインターリーブされたデコーダ設計を詳細に示し、このデコーダは６ビットディジタル入力を６４ビットのうちの１ビットのみが所望の電圧レベルを識別する論理値“１”を有する６４ビットワードに変換する。図７は本質的に、赤“Ｒ”，緑“Ｇ”及び青“Ｂ”の各色ごとに１つづつの３つのデコーダを示す。従って、図７のデコーダは図５でＸ＝３に対して構成される出力を発生するデコーダの一例とみなすことができる。
【００３５】
各色（即ちＸの値）ごとに、６ビットディジタルワードが２つの３ビットデコーダ４４ａ，４４ｂに供給され、各デコーダは８つの出力を供給する。これらの３ビットデコーダはインターリーブ配置しないで、図に示すように個別の構成要素とする。各デコーダ４４ａ，４４ｂからの８つの出力は列ドライバ回路の幅に亘って延在する別々のバス４６ａ−４６ｆに供給される。デコーダの残部の回路は、以下に説明するように、インターリーブされる。
【００３６】
図５に示すように、デコーダ出力は同一の所望電圧レベルに対応するグループ３４にグループ化する。
【００３７】
各デコーダの出力は３ビットデコーダ４４ａ，４４ｂの出力の選択された２つの組合せとすることができる。例えば、ＭＳＢデコーダの第１ビットが“１”で、ＬＳＢデコーダの第１ビットが“１”である場合に最低電圧レベルが選択される。従って、
ＬＳＢLSBdecoder ＡＮＤ ＬＳＢMSBdecoder ＝１
の場合に、最低レベルが６ビットディジタルワードにより決定される。
【００３８】
図７に示すように、２つのデコーダからのＬＳＢはＡＮＤゲート（実際にはＮＡＮＤゲート４７とＮＯＴゲート４８で実現される）に供給される。これはＸの３つの値の全て、即ち３つの色の全てについて実施される。
【００３９】
このように、６ビットディジタル入力により決定すべき電圧レベルに対して“１”でなければならないＬＳＢ及びＭＳＢデコーダの２つの出力を対応するＡＮＤゲートに供給することにより６４の電圧レベルの全てに対するデータを得ることができる。
【００４０】
従って、図７の構成はデコーダ出力が図５につき説明したようにグループ化されるようにＡＮＤゲートをインターリーブするものである。必要に応じ個別のデコーダ４４の構成要素を回路の幅に亘って分布させることもできる。
【００４１】
本発明はアクティブマトリクス液晶ディスプレイに最も適用可能である。このようなデバイスを以下にもう少し詳しく説明する。図８に示すように、アクティブマトリクスＬＣディスプレイデバイス（ＡＭＬＣＤ）は個別に動作し得る液晶表示素子５０の行列アレイを具える。各表示素子はスイッチングデバイスとして作用する関連するＴＦＴ５２を有し、一組の行及び列アドレス導体５４及び５６を介して、一組の行及び列アドレス導体にそれぞれ接続された行駆動回路６０及び列駆動回路６５を具える周辺アドレス回路によってアドレスされる。列ドライバ回路はディジタル−アナログコンバータ回路とマルチプレクサ回路を含み、上述した回路を図８に模式的に示す列駆動回路６５内に組み込むことができる。
【００４２】
簡単のために数個の代表的な表示素子のみを示すが、実際には少なくとも数百行及び列のこのような素子を含むのが普通である。ＴＦＴ５２のドレインは各行及び列アドレス導体の交点に隣接して位置する各表示素子電極５８に接続するが、各行の表示素子５０と関連する全てのＴＦＴのゲートは同一の行アドレス導体に接続し、各列の表示素子５０と関連する全てのＴＦＴのソースは同一の列アドレス導体５６に接続する。一組の行及び列アドレス導体５４，５６、ＴＦＴ５２及び画素電極５８はすべて、例えばガラスからなる同一の絶縁基板６６上に設けられ、種々の導電性、絶縁性及び半絶縁性の層を堆積しフォトリグラフィパターニングする既知の薄膜技術を用いて慣例の方法で製造される。
【００４３】
アレイの全ての表示素子に共通の連続透明電極を支持する第２のガラス基板（図示せず）が基板６６から間隔を置いて配置され、両基板は表示素子アレイの周囲で封止されるとともにスペーサで分離されて液晶物質を封入する密閉空間を形成する。各表示素子電極５８と共通電極の対向部分とそれらの間の液晶物質が光変調容量性表示素子を構成する。
【００４４】
このデバイスの全体的構成及び動作は従来どおりである。走査(ゲート)信号が、例えばディジタルシフトレジスタを具える行ドライバ回路６０により各行アドレス導体に順次に供給され、データ信号が列駆動回路６５により列導体５６に、ゲート信号と同期して供給される。各行導体にゲート信号が供給されると、該行導体に接続されたＴＦＴ５２がターンオンし、それぞれの表示素子をこのとき関連する列導体に存在するデータ信号のレベルに応じて充電する。各行アドレス周期（例えば供給ビデオ信号のライン周期に対応する）の終了時にゲート信号が終了すると、関連するＴＦＴがフィールド周期の残部中ターンオフして表示素子を電気的に絶縁し供給電荷がＬＣキャパシタンスに蓄積されたままになって、表示素子が次のフィールド周期に再びアドレスされるまでそれらの表示出力が維持される。
【００４５】
行及び列駆動回路６０及び６５はともに基板６６上に集積し、それらの回路はアクティブマトリクスアレイと同時に、同一の薄膜技術及び同様にＴＦＴ、導体ライン、キャパシタなどを用いて製造する。行駆動回路６０は慣例のものであり、例えば簡単なシフトレジスタ回路を具え、その動作は外部タイミング及び制御回路（図示せず）により供給されるタイミングしにより制御され、このタイミング及び制御回路にはディジタルビデオデータが適切なソースから供給される。
【００４６】
ディジタルビデオ情報（データ）信号はタイミング及び制御回路により列駆動回路６５に供給され、列駆動回路６５が表示素子の各行ごとにこのデータから導出されたアナログ電圧信号を一組の列導体に並列に（又は多重化の場合にはグループ単位で）供給して各行の表示素子から供給データに応じた所望の表示効果を発生するべく動作する。
【００４７】
マルチプレクサ回路はＮＭＯＳ  ＴＦＴ，ＰＭＯＳ  ＴＦＴ又はＣＭＯＳ  転送ゲートで構成し得るマルチプレクサスイッチを含む。各列導体と関連する回路の出力を構成する各スイッチはグループ単位で動作され、１つのグループのスイッチがターンオンされると、対応する列がこのときそれぞれの関連するビデオバスラインに存在するデータ信号電圧レベルに従って充電される。これらのスイッチがターンオフすると、列導体の電圧が列導体のキャパシタンス及びこれらと並列に接続し得る追加の蓄積キャパシタに蓄積される。各ビデオライン(行アドレス)周期中、各グループの多重スイッチが、表示素子の全ての列が適切なビデオ情報で充電されるまで順次にターンオンする。
【００４８】
本発明は、駆動回路がＴＦＴを用いるディジタル基板上に集積されたアクティブマトリクスディスプレイに特に適用することができ、且つ本発明は小形のアクティブマトリクス液晶ディスプレイに特に好適である。
【００４９】
上述した特定の実施例はアクティブマトリクス液晶ディスプレイに関するものであり、これは本発明の好適例である。しかし、本発明は種々のタイプのディスプレイデバイス及びアナログアドレス信号を必要とする他のアレイデバイスに適用することができ
【００５０】
本明細書の開示から、他の種々の変更が当業者に明らかである。これらの変更は、アクティブマトリクスアレイデバイス及びその構成要素の分野で既に知られている他の特徴であって、ここに記載した本発明の特徴の代わりに又は加えて使用することができる他の特徴を含むことができる。
【図面の簡単な説明】
【００５１】
【図１】既知のディスプレイの構成を示す図である。
【図２】図１に示すＤ/Ａコンバータの既知の構成を示す図である。
【図３】図２の回路を詳細に示す図である。
【図４】Ｄ/Ａコンバータ回路の一つの可能な他の実施例を示す図である。
【図５】本発明によるＤ/Ａコンバータ回路の第１の実施例を示す図である。
【図６】本発明によるＤ/Ａコンバータ回路の第２の実施例を示す図である。
【図７】デコーダ回路をどのようにインターリーブ配置し得るかを示す図である。
【図８】本発明の列駆動回路を使用し得るディスプレイを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006500628.tif 000009
【図８】
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【国際調査報告】
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2006500628.tif 000012
2006500628.tif 000013