(57)【要約】【課題】安価かつ容易に製造でき、電子メモリ素子として使用されるスイッチを提供する。【解決手段】このスイッチは、２つの金属導電体素子の間に挟み込まれ、かつそれらと接触状態にある導電性有機ポリマー層を含む。この有機ポリマー層は比較的高い導電性であり、製造直後はメモリ素子の第１の安定状態を構成する。比較的高電圧のパルスが２つの金属導電体素子の間を通されることが可能であり、その結果、導電性有機ポリマー層の電流搬送容量の著しい減少につながる。有機ポリマー層の導電度のこの変化は概して非可逆性であってメモリ素子の第２の安定状態を構成する。追加のダイオード作用をする層を含むように改造された有機ポリマーに基づくメモリ素子が高密度の二次元アレイに加工されることが可能である。
2006517056.tif 000002
【特許請求の範囲】
【請求項１】
電子スイッチであって、
第１の導電体と、
第２の導電体と、
前記第１の導電体および前記第２の導電体と接触するように、両者に間に配置された導電性有機ポリマー層と、を有し、
前記導電性有機ポリマー層は、
前記第１の導電体と前記第２の導電体との間で前記導電性有機ポリマー層が比較的高い導電度で電流を伝導する第１の状態と、
前記第１の導電体と前記第２の導電体との間で前記導電性有機ポリマー層が比較的低い導電度で電流を伝導する第２の状態と、のうちの１つの状態にある、
電子スイッチ。
【請求項２】
前記第１の導電体と前記第２の導電体がマイクロスケールの金属製信号線であり、外信号線のそれぞれが前記導電性有機ポリマー層の厚さに等しい距離で隔てられる交点で交差する、請求項１に記載の電子スイッチ。
【請求項３】
前記導電性有機ポリマー層が、ポリ（３，４−エチレンジオキシチオフェン）とポリ（スチレンスルフォン酸）の混合物の水性分散液を乾燥させたものである、請求項１に記載の電子スイッチ。
【請求項４】
前記導電性有機ポリマー層が、堆積させて乾燥させた後に比較的高い導電度を有しており、その結果、前記第１の状態にある、請求項３に記載の電子スイッチ。
【請求項５】
前記第１の状態にある前記導電性有機ポリマー層が、前記第１の導電体と前記第２の導電体との間に比較的大きな電位差のパルスを加えられた後に、第２の比較的低い導電度の状態へと移行する、請求項４に記載の電子スイッチ。
【請求項６】
前記第１の状態がバイナリ・ビット「１」を符号化し、前記第２の状態がバイナリ・ビット「０」を符号化する、請求項１に記載の電子スイッチ。
【請求項７】
前記第１の状態がバイナリ・ビット「０」を符号化し、前記第２の状態がバイナリ・ビット「１」を符号化する、請求項１に記載の電子スイッチ。
【請求項８】
高密度の二次元マトリックス状の電子メモリの中にメモリ素子として組み入れられ、前記第１の導電体と前記導電性有機ポリマー層との間に第２の半導体層をさらに有する、請求項１に記載の電子スイッチ。
【請求項９】
消費者製品の中に組み入れられる、請求項８に記載の高密度の二次元マトリックス状の電子メモリ。
【請求項１０】
前記消費者製品が、
デジタル・カメラのデータ保存用カートリッジと、
コンピュータ用の追記型メモリ装置と、
ハンドヘルド型電子通信装置と、
ハンドヘルド型コンピュータ装置と、
ハンドヘルド型電子ディスプレイと、
電子取引装置と、
電子メッセージ装置と、
の中から選択される、請求項９に記載の高密度の高密度の二次元マトリックス状の電子メモリ。
【請求項１１】
電子スイッチを製造するための方法であって、
基板の上に第１の導電体を形成するステップと、
前記基板と前記第１の導電体の上に１種または複数種の導電性有機ポリマーの分散液をスピン・コーティングすることで前記第１の導電体の上に覆い被さる導電性有機ポリマー層を形成するステップと、
前記導電性有機ポリマー層の表面上に、前記導電性ポリマー層によって前記第１の導電体から隔てられた状態で、第２の導電体を前記第１の導電体の上に形成するステップと、
前記スイッチが２つの可能なバイナリ状態のうちの第１の状態を符号化するように選択されると、前記導電性有機ポリマー層を低導電度の状態へと転換させるために前記第１の導電体と前記第２の導電体に電位差パルスを印加するステップと、を含み、
前記導電性有機ポリマー層の初期の高導電度の状態は、２つの可能なバイナリ状態のうちの第２の状態を符号化したものである、方法。
【請求項１２】
前記導電性有機ポリマー層が、ポリ（３，４−エチレンジオキシチオフェン）とポリ（スチレンスルフォン酸）の混合物の水性分散液を乾燥させたものを含む、請求項１１に記載の方法。
【請求項１３】
前記第１の導電体の上にダイオードとして働き、その上に１種または複数種の導電性有機ポリマーがスピン・コーティングされる半導体層を形成するステップをさらに含む、請求項１１に記載の方法。
【請求項１４】
前記導電性有機ポリマー層が、ポリ（３，４−エチレンジオキシチオフェン）とポリ（スチレンスルフォン酸）の混合物の水性分散液を乾燥させたものを含む、請求項１３に記載の方法。
【請求項１５】
高密度の二次元マトリックス状の電子メモリの中にいくつかのスイッチをメモリ素子として組み入れるステップをさらに含む、請求項１３に記載の方法。
【請求項１６】
高密度の二次元マトリックス状の電子メモリを消費者製品に組み入れるステップをさらに含む、請求項１５に記載の方法。
【請求項１７】
前記消費者製品が、
デジタル・カメラのデータ保存用カートリッジと、
コンピュータ用の追記型メモリ装置と、
ハンドヘルド型電子通信装置と、
ハンドヘルド型コンピュータ装置と、
ハンドヘルド型電子ディスプレイと、
電子取引装置と、
電子メッセージ装置と、
の中から選択される、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子スイッチに関し、特に、効率的で頑丈で製造が容易な導電性ポリマーを主原料とする電子スイッチに関する。この電子スイッチは電子メモリの基本素子として使用されることが可能である。
【背景技術】
【０００２】
２状態型電子スイッチは、マイクロプロセッサへの基本回路から電子メモリまで現代のエレクトロニクスで広範に使用されている。電子メモリは、多数の順々に並んで電気的にインデックスを付けられたスイッチを有しており、各々のスイッチの状態はバイナリの「１」または「０」の値、言い換えると情報のビットを表わす。多くの異なるタイプの電子メモリが、コンピュータ、様々なタイプの知能型電子装置と制御器、およびデジタル・カメラやビデオ・レコーダを含めた多くの普及商品に現在使用されている。多くの用途が、繰り返して書き込みおよび読み取りの可能なダイナミック電子メモリを必要とする一方で、多くの他の用途は一度だけ書き込まれ、その後、繰り返し読み取られることの可能なスタティック電子メモリしか必要としない。例えば、追記型（write-once, read-many-times：ＷＯＲＭ、一回書き込み繰り返し読み取り型）メモリ装置は普通に使用されて光学的にアクセスされる一回書き込みのコンパクト・ディスク、様々なよく知られた読み取り専用メモリ（ＲＯＭ）、および様々なタイプの電子的にアクセスされるマイクロヒューズに基づいたクロスポイント・メモリを含む。ＷＯＲＭメモリは、繰り返して書き込みおよび読み取りの可能なメモリよりも大幅に安価であることが可能であり、デジタル写真を含めた大規模で頑丈かつ回復力のある（resilient）メモリ装置を必要とする用途に卓越した有用性を見出すことが可能である。そして、安価なＷＯＲＭメモリは、写真フィルム上にアナログの光学画像を保存するのと同様の様式でデジタル画像を保存するために使用されることが可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
安価で頑丈なＷＯＲＭメモリを作製するために、メモリを含めた数百万個のスイッチが製造されるプロセスは可能な限り単純であることが必要であり、機能性の電子データ保存媒体を作製するために容易に自動化される少数のステップだけを使用する。さらに、消費者デバイス（consumer devices）での使用のために、機械的ショック、温度変化、遅い化学的劣化、および消費者製品が一般に晒される様々な環境的損傷原因や他のタイプの特有の物理的不安定性に対して、電子メモリが相対的に頑丈でかつ相対的に鈍感であることは重要である。設計の単純さはそれ自体で頑丈さを大幅に容易にすることが可能であり、なぜならばすべての追加的な部品あるいは特徴は追加的な故障の核心を表わす可能性があるからである。したがって様々な理由から、安価で安定であり、かつ容易に製造されるＷＯＲＭメモリは、現在および将来の消費者製品（consumer products）に大幅に可能性のある有用性をもつ。電子メモリの設計者、製造者、およびユーザ、特に、安価なＷＯＲＭメモリを有する消費者デバイスの設計者、製造者、およびユーザは、頑丈で安価かつ容易に製造されるＷＯＲＭメモリに関するニーズをこうして認識した。
【課題を解決するための手段】
【０００４】
本発明の一実施形態は、電子メモリ素子として使用されるスイッチであり、２つの金属導電体素子の間に挟み込まれ、かつそれらと接触状態にある導電性有機ポリマー層を含む。その製造直後の初期の状態で、この有機ポリマー層は比較的高い導電性であり、比較的低い抵抗値を備えた導電素子に電位差が加えられると、２つの金属導電体素子の間の電流を伝導する。有機ポリマーのこの高度に導電性の状態は、メモリ素子の第１の安定状態を構成する。この第１の安定状態は、２つの考え得るバイナリ符号仕様のうちのどちらが使用されるかに応じてバイナリ・ビットの「１」または「０」を表わすように役割を果たすことが可能である。比較的高い電圧パルスが２つの金属製導電素子の間を通されることが可能であり、結果として２つの導電素子の間に挟み込まれた有機ポリマー層の電流搬送容量の著しい減少につながる。有機ポリマー層の導電度のこの変化は、概して非可逆性であり、メモリ素子の第２の安定状態を構成する。この第２の安定状態は、やはり２つの考え得るバイナリ符号仕様のうちのどちらが使用されるかに応じて第１の安定状態によって符号化されるバイナリ・ビットの反対であるバイナリ・ビットの「０」または「１」を符号化するために使用されることが可能である。並列で導電性の信号線の第１の層を形成するステップと、並列で導電性の導電性信号線の第１の層を各メモリ素子内でダイオードとしてはたらくドープ済みのシリコン層のような第１の半導体の層でコーティングするステップと、有機ポリマー層を塗布するステップと、その後、有機ポリマー層の上に導電性信号線の第２の層を作製するステップと、によって有機ポリマーに基づいたメモリ素子の二次元アレイが得られる。ここで、第１の層の信号線が第２の層の信号線に関してある角度に配向させられており、その角度は概して３０度と１２０度の間である。信号線の第１の層にある信号線と信号線の第２の層にある信号線の重なりは、その重なり領域の第１と第２の信号線の間にある半導体および有機ポリマー層と共に１つのメモリ素子を構成する。
【発明を実施するための最良の形態】
【０００５】
本発明の一実施形態はＷＯＲＭメモリ素子として使用されるスイッチであり、２つの金属導電体素子の間に挟み込まれ、かつそれらと接触状態にある導電性有機ポリマー（conductive organic polymer）の薄層を含む。適切な導電性有機ポリマーは、ポリ（３，４−エチレンジオキシチオフェン）（poly(3,4-ethylendioxythiophene)）およびポリ（スチレンスルフォン酸）（poly(styrene sulfonate)）を含む２成分の導電性ポリマー混合物（ＰＥＤＴ／ＰＳＳ）から得られる。ＰＥＤＴ／ＰＳＳ層は初期の製造の後では比較的高い導電体である。しかしながら、２つの金属導電体素子の間のＰＥＤＴ／ＰＳＳ層は比較的高電圧のパルスに晒されることではるかに低導電性の状態へと非可逆的に切り換えられることが可能である。両方の状態は、メモリ素子の状態を問い合わせることに使用され得る比較的低い電圧の電流に晒されるときに安定である。
【０００６】
図１は商標名Ｂａｙｔｒｏｎ（登録商標）Ｐとして知られているＰＥＤＴ／ＰＳＳポリマー混合物の化学構造を示している。ＰＥＤＴ／ＰＳＳ導電性ポリマー混合物はポリ（３，４−エチレンジオキシチオフェン）ポリマー１０２とポリ（スチレンスルフォン酸）ポリマー１０４の混合物である。Ｂａｙｔｒｏｎ（登録商標）ＰはＰＥＤＴポリマーおよびＰＳＳポリマーの混合物の水性分散液（aqueous dispersion）として調製される。概して、ＰＥＤＴ／ＰＳＳ水性分散液はそれが接着する表面にスピン・コーティング（spin）され、乾燥すると本質的に導電性で透明の事実上無色のコーティングを形成する。ＰＥＤＴ／ＰＳＳは有機ポリマーに関して比較的高い導電性を有し、２００アンペア／ｃｍ２よりも大きい電流密度に対応することが可能である。ＰＥＤＴ／ＰＳＳは良好な光学的安定性と良好な熱的安定性を有し、加水分解（hydrolysis）に対して比較的抵抗性を有する。
【０００７】
図２Ａ〜Ｅは本発明の実施形態による単一のメモリ素子の調製法を例示している。図２Ａに示されるように、第１の金属製信号線２０２が基板２０４の上に形成される。基板は二酸化ケイ素、ガラス、様々なセラミック材料、およびその他のそのような基板材料といった多様な誘電体もしくは絶縁体材料のうちのいずれであることも可能である。導電性信号線２０２はフォトリソグラフィとエッチングを基本とした技術を含む一般的な半導体製造技術を使用して形成されることが可能である。工業用途では、マイクロスケールおよびナノスケールの信号線さえ使用されることが可能であり、信号線のサイズは主にそれらの抵抗率によって制約される。次に、図２Ｂに示されるように信号線と基板がＰＥＤＴ／ＰＳＳの層２０６で覆われる。ＰＥＤＴ／ＰＳＳ層は一般的にＰＥＤＴ／ＰＳＳの水性分散液を基板と信号線の上にスピン・コーティングすることによって（by spinning）塗布される。光学系および他の精密機器にコーティングを塗布するための多くの工業技術に類似した薄いＰＥＤＴ／ＰＳＳ層を形成するための他の技術が使用されることが可能である。図２Ｃに示されるように、ＰＥＤＴ／ＰＳＳ層２０６が乾燥したとき、第２の金属製信号線２０８が乾燥したＰＥＤＴ／ＰＳＳ層の表面上に作製される。概して、第２の信号線２０８は第１の信号線２０２にほぼ直角に配向させられるが、上記で指摘されたように２つの信号線間の配向角度は広い範囲の角度にわたって変えられることが可能であり、それでも正常に機能するメモリ素子を作り出すことが可能である。図２Ｄに示されるように、２つの信号線２０２と２０８の重なり合う領域の中にあって第１の信号線２０２の上に位置し、かつ第２の信号線２０８の下に位置するＰＥＤＴ／ＰＳＳのボリューム（volume）２１０は、２つの信号線２０２および２０８と共にメモリ素子を構成する。２つの信号線に電位差が加えられると電流が伝導されるのは、この交点ボリューム２１０および交点ボリューム（intersection volume）２１０の周囲のＰＥＤＴ／ＰＳＳ層の追加的ボリュームである。
【０００８】
ある応用例で、特に信号線の寸法がマイクロスケール寸法の下端に近づく場合で、交点ボリューム（図２Ｄの２１０）の周囲のＰＥＤＴ／ＰＳＳ層は隣り合うメモリ素子との間のクロストーク、およびその他の望ましくない効果に寄与する可能性がある。そのようなケースでは、第２の信号線の下に位置するＰＥＤＴ／ＰＳＳ層の部分を除くすべてを除去するために追加的なエッチングステップが使用されることが可能である。図２Ｅに示されるように、第２の信号線２０８はマスクとして働くことが可能であり、エッチング処理中にＰＥＤＴ／ＰＳＳの下層２１２を保護する。ＰＥＤＴ／ＰＳＳ層の大部分の除去は隣り合うメモリ素子間の電気的連絡のどのような機会も大幅に削減する。多様な半導体製造技術のうちのいずれかを使用してＰＥＤＴ／ＰＳＳ層の交点ボリューム（図２Ｄの２１０）を除くすべてを完全もしくは部分的に除去することもやはり可能である。
【０００９】
図３はＰＥＤＴ／ＰＳＳの交点ボリューム（図２Ｄの２１０）内の電流密度（current density）とその交点ボリュームが挟み込まれる金属信号線間に加えられる電位差との間の関係を示すグラフである。図３では、第１の曲線のセット３０２は、ＰＥＤＴ／ＰＳＳが製造直後の初期状態にあって、かつ電気的抵抗値を非可逆的に上げる比較的高電圧のパルスを受けていないときのＰＥＤＴ／ＰＳＳの交点ボリューム内の電流密度を表わしている。図３の第２の曲線３０４は、交点ボリュームが比較的高電圧のパルスに晒された後のＰＥＤＴ／ＰＳＳの交点ボリュームの上および下に位置する信号線に加わる電圧の差と電流密度との関係を表わしている。図３に示されるように、製造直後の初期の状態にあるＰＥＤＴ／ＰＳＳの交点ボリューム内の電流密度３０２と比較的高電圧のパルスを受けた交点ボリューム内の電流密度３０４との間に大きな差異３０６がある。２桁から３桁の電流密度の大きさの差異が観察された。
【００１０】
図４は交点ボリュームへの高電圧パルス印加時の、製造直後の比較的低い抵抗値の状態にあるＰＥＤＴ／ＰＳＳの交点ボリュームの中の電流密度の時間に関する減衰を示している。図４に示されるように、データ・ポイント４０２で表わされる交点ボリューム内の電流密度は、８Ｖ、１００マイクロ秒パルスの開始時である初期では比較的高い。しかしながら、最初の１０マイクロ秒の区間において、電流密度は急勾配で、例えばデータ・ポイント４０６で表わされる相対的に低い値へと減少し、そこに留まる。高電圧で誘導される電流密度の変化は安定している。ＰＥＤＴ／ＰＳＳに基づいた電子メモリ素子は、通常、概して２Ｖ未満の動作電圧に相当する信号線電位差を使用して読み取られ、その電圧では、高電圧パルスに晒されていない交点ボリュームの比較的低い抵抗値は、目に見えるほどには変わらない。
【００１１】
図５は、ＰＥＤＴ／ＰＳＳの交点ボリュームを製造直後の比較的低い抵抗値の状態から比較的高い抵抗値の状態に変換するための比較的高い電圧パルスに使用される電圧と、その高電圧が交点ボリュームに印加される時間との間の関係を示している。図５に示されるように、パルス電圧は、２ボルト未満の動作電圧よりも大幅に高く、１０ボルトで２マイクロ秒間の印加から８．５ボルトで０．５秒間の印加へと減少する。さらに高い印加電圧では、ＰＥＤＴ／ＰＳＳ層の交点ボリュームはまったく機能しなくなる可能性がある。
【００１２】
上記で検討したように、多数のメモリ素子、例えば図２Ａ〜Ｅに関して上記で検討されたメモリ素子は高密度でマトリックス状の電子メモリを構成するメモリ素子のアレイへと組み合わされるように意図される。しかしながら、そのような用途ではメモリ素子は追加的な半導体層を必要とする。図６Ａ〜Ｃはメモリ素子のアレイに生じる問題、ならびにその問題の解決法を例示している。図６Ａ〜Ｃで、信号線の二次元格子６０２の微小部分は介在する半導体層と一緒になってメモリ素子の二次元アレイを形成する。図６Ａに示されるように、１つのメモリ素子６０４は、メモリ素子６０４を形成するように交差する縦方向信号線６０６と横方向信号線６０８に電位差を加え、メモリ素子を通過する電流を判定することによって読み取られることが可能である。しかしながら図６Ｂに示されるように、電流は隣りの信号線を通って別の経路に流れる可能性がある。実際では、交差する信号線の１つの対に電位差が加えられると電流は潜在的にメモリ素子の二次元アレイ内の各交点を流れることが可能である。これら代替選択肢となる経路が理由となって、並列の信号線の２層の間に挟み込まれたＰＥＤＴ／ＰＳＳの層を有する単純なアレイ内で１つのメモリ素子の抵抗値を正確に測定することは不可能である。
【００１３】
この代替選択肢となる電流経路の問題は代替選択肢の経路を流れる電流を阻止することによって対処される。図６Ｃに示されるように、これは二次元アレイの中に物理的非対称性（physical asymmetry）または極性（polarity）を導入することによって為されることが可能である。図６Ｃに示されるように、この非対称性は、２つの信号線の間の各々の交点にダイオードを導入する効果を有する電気抵抗の極性を構成することが可能である。図６Ｂに示された代替選択肢の電流経路のような代替選択肢の電流経路は、所望の交点を通る電流の方向と反対の方向で交点を流れる電流を有しており、それゆえに、各々の交点にダイオードを導入して電流を一方向に限定することによって代替選択肢の電流経路が除外される。
【００１４】
図７はメモリ素子の中にダイオードを導入する１つの手法を示している。図７は図２Ｄに類似しており、第１の信号線７０２、第１の信号線の上に形成されたＰＥＤＴ／ＰＳＳの層７０４、およびＰＥＤＴ／ＰＳＳ層の上の第２の信号線７０６を示している。しかしながら追加的に、ＰＥＤＴ／ＰＳＳ層７０４の下の第２の半導体層７０８が、ダイオードの役割を果たす接合を導入するために働く。ダイオードの役割を果たす多くの薄膜、およびドープされたシリコンのような従来式の半導体材料が存在する。第２の半導体層７０８とＰＥＤＴ／ＰＳＳ層７０４の両方が、図２Ｅでさらに処理されたＰＥＤＴ／ＰＳＳ層が示されたように、非交点領域にあるこれら２つの層を除去するためにさらに処理されることが可能である。
【００１５】
図８はそのような高密度電子メモリの微細断面を示している。図８では、並列でマイクロスケールの金属製信号線８０２〜８０６の第１のセットは、ほぼ直交する並列信号線８１０〜８１３の第２のセットから、多数のＰＥＤＴ／ＰＳＳ／シリコンの二重層の交点ボリューム（例えばドープされたシリコン層８１８とＰＥＤＴ／ＰＳＳ層８１９を有する二重層の交点ボリューム８１６）によって分離される。第１の信号線と第２の信号線の各々の重なり合う領域を分離するＰＥＤＴ／ＰＳＳ／シリコン二重層の交点ボリュームは、高密度電子メモリの中で１つの非対称のメモリ素子を構成する。信号線の第１のセットから由来する信号線と第２のセットから由来する信号線に電位差を加えることによって、結果として生じる２つの信号線間のＰＥＤＴ／ＰＳＳ／シリコン二重層の交点ボリューム素子の通過電流は、ＰＥＤＴ／ＰＳＳが第１の製造直後の比較的高い導電性の状態にあるか、あるいは第２の高電圧パルスの後の比較的低い導電性の状態にあるかを示す。上記で検討したように、２つの状態は、２つの異なる仕様のうちの一方に従って２つの異なる可能なバイナリ・ビットを符号化し、そこでは第１および第２の状態はそれぞれバイナリ・ビット「１」および「０」を表わすかまたはバイナリ・ビット「０」および「１」を表わす。
【００１６】
上述の実施形態に従って製造される高密度電子メモリは消費者製品用途に使用するための必要条件の多くを満たす。上記で検討したように、ＰＥＤＴ／ＰＳＳは加水分解に対して抵抗性であり、熱的に安定であり、かつ経時的な自己劣化に関して安定である。電子メモリは可動部分を有さず、非常に壊れやすい露出した部品も有さず、したがって、機械的にもやはり安定である。本発明の実施形態を組み入れる電子メモリの製造によく知られている半導体製造技術および光学コーティング技術が使用されることが可能であり、高度に自動化されて安価な製造につながる。最後に、高電圧パルスの後のＰＥＤＴ／ＰＳＳの導電性の低下は２桁と３桁の間の大きさであり、よく知られている感知増幅技術によって容易に検出することが可能である。
【００１７】
特定の実施形態の観点で本発明が述べられてきたが、本発明がこの実施形態に限定されることは意図されていない。当業者にとって本発明の理念の中での改造例は明らかであろう。例えば、ＰＥＤＴとＰＳＳポリマーのどちらか、または両方の様々な化学的修飾は導電性有機ポリマー層に基づいた電子メモリ素子および高密度電子メモリに様々な望ましい利点を授けることが可能である。ＰＥＤＴ／ＰＳＳ層の両方の特性を都合よく変えるためにポリマーの様々な異なるサイズおよびＰＥＤＴ対ＰＳＳの多様な比、ならびにポリマー内の官能基（functional group）の多様なイオン化状態が使用されることが可能である。さらに、導電性有機ポリマーの現在の研究によって作り出される将来の有機ポリマーを含めた他のタイプの導電性有機ポリマーが使用されることが可能である。様々な修飾型ＰＥＤＴ／ＰＳＳ混合物、あるいはメモリ素子の転換可能で導電性の有機層に使用するための他の導電性有機ポリマーもしくは材料のいずれもが、比較的低い電圧で上述の比較的高い導電状態を示す必要があり、比較的高い電圧スパイクを印加されるとそれは比較的高い導電状態から容易に区別される低導電状態へと転換され得ることを必要とする。高導電状態と低導電状態の比は約１０，０００以上であることが望ましく、１，０００，０００を超える比であることが好ましい。もちろん、初期の低導電性、および電圧スパイクを介した高導電状態への転換という反対の挙動を示すポリマーもしくはポリマー混合物はメモリ素子を製造することに関して同等に有用である。本発明のメモリ素子を組み入れるために高密度電子メモリのための多くの異なるタイプの構造が使用されることが可能である。クロスバー状のマトリックス構造は卓越して効率的かつ効果的であることを立証することが可能であるが、しかし他の構造も同等に効果的であると立証することが可能である。電子メモリ素子の寸法、およびそれらから作製される電子メモリの密度は利用可能な製造技術、および微細信号線によって示される実際に有用な抵抗値によってのみ制約される。例えば、ナノスケールの加工技術は実用的であることを立証するはずであり、ナノスケールの信号線の抵抗値は充分に低いことを立証し、ナノスケールのサイズの電子メモリ素子は上述の技術によって製造されることが可能である。現在の顧客製品用途に関して二次元のアレイおよびマトリックスは妥当な高密度メモリを提供するが、将来の電子メモリは追加的な電子メモリの層を組み入れ、その結果、電子メモリ素子の三次元の体積を構成することが可能である。上記の説明では、信号線の第１のセットの上でかつ信号線の第２のセットの下に単層のＰＥＤＴ／ＰＳＳ層が形成された。代替選択肢の実施形態では別々の段階で作製される多層が使用されることが可能であり、あるいは多様な特性を備えたＰＥＤＴ／ＰＳＳのさらに複雑なラミネート状の層または他の物質の層が導電性ポリマー層の両方の特性を都合よく変えるために使用されることが可能である。
【００１８】
以上の記述は説明の目的で、本発明の完全な理解を提供するために特定の用語を使用した。しかしながら、本発明を実践するために特定の詳細が必要とされないことは当業者に明らかであろう。本発明の特定の実施形態の以上の記述は具体的例示と説明の目的で提示されている。それらはすべてを網羅すること、および開示された正確な形式に本発明を限定することを意図されていない。上記の教示の観点で、明らかに多くの改造例および変形例が可能である。本発明の原理とその実際の応用を最善に説明し、それにより、他の当業者が本発明および意図される特定の使用法に適した様々な改造を伴う様々な実施形態を利用することを可能にするために実施形態が示され、かつ述べられている。本発明が添付の特許請求項およびその同等事項によって定義されることが意図される。
【図面の簡単な説明】
【００１９】
【図１】ＰＥＤＴ／ＰＳＳポリマー混合物の化学構造を示す図である。
【図２Ａ】本発明の実施形態による１つのメモリ素子の調製法を例示する図である。
【図２Ｂ】本発明の実施形態による１つのメモリ素子の調製法を例示する図である。
【図２Ｃ】本発明の実施形態による１つのメモリ素子の調製法を例示する図である。
【図２Ｄ】本発明の実施形態による１つのメモリ素子の調製法を例示する図である。
【図２Ｅ】本発明の実施形態による１つのメモリ素子の調製法を例示する図である。
【図３】ＰＥＤＴ／ＰＳＳの交点ボリューム内の電流密度と、その交点ボリュームが挟み込まれる金属信号線間に加えられる電位差との間の関係を示す図である。
【図４】交点ボリュームへの高電圧パルス印加時のＰＥＤＴ／ＰＳＳの交点ボリュームの中の電流密度の時間に関する減衰を示す図である。
【図５】ＰＥＤＴ／ＰＳＳの交点ボリュームを製造直後の比較的低い抵抗値の状態から比較的高い抵抗値の状態に転換するための比較的高い電圧パルスに使用される電圧と、その高電圧が交点ボリュームに印加される時間との間の関係を示す図である。
【図６Ａ】メモリ素子のアレイに生じる問題、ならびにその問題の解決法を例示する図である。
【図６Ｂ】メモリ素子のアレイに生じる問題、ならびにその問題の解決法を例示する図である。
【図６Ｃ】メモリ素子のアレイに生じる問題、ならびにその問題の解決法を例示する図である。
【図７】メモリ素子の中にダイオードを導入する１つの手法を示す図である。
【図８】そのような高密度電子メモリの微細断面を示す図である。
【符号の説明】
【００２０】
８０２〜８０６  第１の導電体
８１０〜８１３  第２の導電体
８１９  導電性有機ポリマー層（ＰＥＤＴ／ＰＳＳ層）
８１８  シリコン層（第２の半導体層）
【図１】
2006517056.tif 000003
【図２Ａ】
2006517056.tif 000004
【図２Ｂ】
2006517056.tif 000005
【図２Ｃ】
2006517056.tif 000006
【図２Ｄ】
2006517056.tif 000007
【図２Ｅ】
2006517056.tif 000008
【図３】
2006517056.tif 000009
【図４】
2006517056.tif 000010
【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【国際調査報告】
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