(57)【要約】【課題】ＦＩＮＦＥＴ技術に基づくＥＳＤ耐性ルビスター構造を提供すること。【解決手段】この構造は、垂直フィン（５０）（デバイスのソース、ドレイン、およびボディを含む薄い垂直部材）を使用し、代替実施形態では、ゲート（６０）を備えることもあるし、備えないこともある。ゲート（６０）は、保護すべき外部電極（５１）に接続して自己作動デバイスを形成することもできるし、基準電圧（９２）に接続することもできる。このデバイスは、デジタル回路またはアナログ回路で使用し得る。
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【特許請求の範囲】
【請求項１】
基板（１０）を基部とした集積回路内の構造であって、
前記基板（１０）から突出し、上部（５７）および２つの対向する細長い側面（４８、４９）を有する半導体を含む細長い垂直部材（５０）を備え、
第１電極（５２）は、前記垂直部材の第１端部に形成され、
前記第１電極とは反対の極性の第２電極（５４）は、前記第１端部の反対側の前記垂直部材の第２端部に形成され、
前記第１電極および前記第２電極（５２、５４）は、前記第１電極と前記第２電極の間の中央部分（５３）におけるドーパント濃度よりも高い電極濃度でドープされる、構造。
【請求項２】
前記電極（５２、５４）の一方はｐ＋にドープされ、前記電極（５２、５４）の他方はｎ＋にドープされる、請求項１に記載の構造。
【請求項３】
前記電極（５２、５４）の一方はｐ＋にドープされ、前記中央部分（５３）はｐ−にドープされ、前記電極（５２、５４）の他方はｎ＋にドープされる、請求項１に記載の構造。
【請求項４】
第１電極（５２）に隣接する前記中央部分の第１副部分（５３Ａ）は、前記第１電極（５２）と同じ極性で、それよりも低い濃度でドープされ、前記第２電極（５４）に隣接する前記中央部分の第２副部分（５３Ｂ）は、前記第２電極（５４）と同じ極性で、それよりも低い濃度でドープされる、請求項２に記載の構造。
【請求項５】
前記ドーパントは、ｐ＋／ｐ−／ｎ−／ｎ＋の順に配置される、請求項２に記載の構造。
【請求項６】
前記上部の中央部分（５３）の上に、前記２つの側面の中央部分に近接して配設されたゲート（６０）をさらに備え、前記ゲート（６０）は、誘電体ゲート層（５５）によって前記垂直部材（５０）から分離している、請求項１ないし５のいずれかに記載の構造。
【請求項７】
集積回路の外部端子（５１）に取り付けられ、請求項１ないし６のいずれかに記載の構造を含むＥＳＤ（静電破壊）保護回路。
【請求項８】
２つのデバイス（７５）をさらに備え、前記外部端子は、第１デバイスのアノード（５２）および他方のデバイスのカソード（５４）に接続される、請求項７に記載のＥＳＤ保護回路。
【請求項９】
前記基板（１０）は、埋込絶縁体層（２０）を有するＳＯＩ基板であり、前記垂直部材（５０）は、前記埋込絶縁体層（２０）上に直接配設される、請求項７に記載のＥＳＤ保護回路。
【請求項１０】
前記基板（１０）はバルク基板であり、前記垂直部材（５０）は、前記バルク基板上に直接配設される、請求項７に記載のＥＳＤ保護回路。
【請求項１１】
外部端子（５１）と電圧端子（９１、９１’）の間で並列に接続された複数のフィン−ダイオード構造（７５）を備える、請求項７に記載のＥＳＤ保護回路。
【請求項１２】
２つの外部端子（５１）間で直列構成の少なくとも１つのフィン−ダイオード構造（７５）を備える、請求項７に記載のＥＳＤ保護回路。
【請求項１３】
少なくとも１つのフィン−ダイオード構造（７５）および少なくとも１つのＦＩＮ−Ｒ抵抗器素子（９４）を備える、請求項７に記載のＥＳＤ保護回路。
【請求項１４】
少なくとも１つのフィン−ダイオード構造（７５）、少なくとも１つのＦＩＮ−Ｒ抵抗器素子（９４）、および少なくとも１つのＦＩＮＦＥＴ素子（９６）を備える、請求項７に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路製造の分野に関し、詳細には、ＦＩＮＦＥＴを使用する集積回路技術において、ＥＳＤ（静電破壊（electrostatic discharge））保護用のデバイスを製造する分野に関する。
【背景技術】
【０００２】
ＦＩＮＦＥＴは、有望な集積回路技術であり、ＦＥＴ（電界効果トランジスタ）のソース、ドレイン、およびボディ（body）として（１０ｎｍ〜１００ｎｍの）薄い垂直部材を使用し、２つの垂直側面およびチャネル上部の隣にあるゲートを有する。ボディをこのように薄くすると、ゲートの結合（カップリング）が極めて強くなり、そのため、完全空乏動作が容易に実現される。これらの構造では、ＥＳＤ（静電破壊）などのＥＯＳ（電気的過大ストレス（electricaloverstress））、ならびに半導体の製造、出荷、および試験の工程で存在する他の電圧または電流に関連するストレス事象（event）からの過電圧保護が必要とされることになる。ＥＯＳ事象は、過大電流ストレス、ラッチアップ、ならびに試験中およびストレスをかけるときに生じる大電流を含む。ＨＢＭ（人体モデル（humanbody model））、ＭＭ（機械モデル（machine model））、ＣＤＭ（帯電デバイス・モデル（charged device model））、ＴＬＵ（過渡的なラッチアップ）、ケーブル放電モデル、ＣＮ（カセット・モデル）の最中に生じるものなどのＥＳＤ事象その他の事象により、ＦＩＮＦＥＴ構造の電気的な障害が生じることがある。
【０００３】
したがって、ＦＩＮＦＥＴ構造に適切なＥＳＤ保護を施すために、これらの構造をＥＯＳおよびＥＳＤから保護することが必要なことは明らかである。
【０００４】
米国特許第６０１５９９３号は、チャネルがバルク・シリコン中またはＳＯＩウェハのデバイス層中に形成されるゲート化したダイオード（gated diode）を有する横ＥＳＤデバイスを構築する技術を示している。この構造は、ＦＩＮＦＥＴ構造およびＦＩＮＦＥＴプロセスに適合しない。
【特許文献１】米国特許第６０１５９９３号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＦＩＮＦＥＴ技術にＥＯＳおよびＥＳＤの保護を実現する構造に関係するものである。
【課題を解決するための手段】
【０００６】
本発明の態様によれば、ＦＩＮＦＥＴ技術に基づくＥＳＤ  ＬＵＢＩＳＴＯＲ構造は、垂直フィン（fin）（５０）（デバイスのソース、ドレイン、およびボディを含む薄い垂直部材）を使用し、代替実施形態では、ゲート（６０）を備えることもあるし、備えないこともある。ゲート（６０）は、保護すべき外部電極（５１）に接続して自己作動デバイス（self-activatingdevice）を形成することもできるし、基準電圧（９２）に接続することもできる。このデバイスは、デジタル回路またはアナログ回路で使用し得る。
【０００７】
したがって、基板（１０）を基部とした集積回路内に、細長い垂直部材（５０）を含む構造が設けられる。細長い垂直部材（５０）は、基板（１０）から突出し、上部（５７）および２つの対向する細長い側面（４８、４９）を有する半導体を含む。第１電極（５２）は、この垂直部材の第１端部に形成され、反対の極性の第２電極（５４）は、この垂直部材の反対側の第２端部に形成される。第１および第２の電極（５２、５４）は、第１電極と第２電極の間の、この垂直部材の中央部分（５３）におけるドーパント濃度よりも高い電極濃度でドープされる。
【発明を実施するための最良の形態】
【０００８】
ＦＩＮＦＥＴ技術に基づくＥＳＤ  ＬＵＢＩＳＴＯＲ構造は、垂直フィン（５０）（デバイスのソース、ドレイン、およびボディを含む薄い垂直部材）を使用し、代替形態ではゲート（６０）を備えることもあるし、備えないこともある。ゲート（６０）は、保護すべき外部電極（５１）に接続して自己作動デバイスを形成することもできるし、基準電圧（９２）に接続することもできる。このデバイスは、デジタル回路またはアナログ回路で使用し得る。
【０００９】
本発明の１つまたは複数の好ましい実施形態から得られる可能性のある利点の中からそのいくつかを以下に示す。
−  ＦＩＮＦＥＴ半導体用プロセスおよび構造に適合する、ＥＳＤに強い（ESD-robust）構造の提供。
−  ＥＳＤに強いＦＩＮＦＥＴ構造および支持構造の使用。
−  ダイオード端子がボディによって分離されたフィンの提供。このフィンは、ゲートによって制御されるか、あるいはゲート化されないものであり、ｐ＋／ｐ−／ｎ＋、ｐ＋／ｎ−／ｎ＋、またはｐ＋／ｐ−／ｎ−／ｎ＋などのドープ構造を有する。
−  ゲート化された横型ダイオードの提供。このダイオードは、絶縁体層上に形成され、低濃度ドープされたボディへのボディ・コンタクトを備えたｐ＋／ｐ−／ｎ＋、またはｐ＋／ｎ−／ｎ＋、あるいはｐ＋／ｐ−／ｎ−／ｎ＋構造を有する。
−  ＥＳＤ保護素子として使用するための動的閾値（dynamic threshold）ＦＩＮＦＥＴデバイスを可能にするボディ・コンタクトを有するＦＩＮＦＥＴ構造の提供。
−  ＥＳＤ保護のためにＦＩＮＦＥＴデバイスを電気的かつ熱的に安定させる（ゲート化された、またはゲート化されていない）ＦＩＮＦＥＴ抵抗器素子の提供。
【００１０】
次に、図面を参照する。より具体的には図１を参照すると、本発明によるプロセス手順は、（フィン−ダイオード構造用の）フィンすなわち垂直部材を形成する準備ステップを含む。これらのステップは、ＦＩＮＦＥＴ技術では従来から行われているものである。典型的には、例えば、（単結晶またはエピタキシャル膜の）シリコン層上に形成されたダミー酸化物メサ構造（oxide mesa）上に窒化物の側壁を形成することによって、適切な幅（１０ｎｍ未満）のハード・マスクを形成する。このシリコン膜は、（エピタキシャル層を含めて）単結晶シリコンとし得る。ポリシリコン、選択的シリコン（selectivesilicon）、シリコン・ゲルマニウム膜上の歪シリコンおよびその他の膜も使用することができる。このシリコンを方向性ドライ・エッチングでエッチングして、例えば、厚さ１０ｎｍ、幅１μｍ、および長さ０．１μｍの薄い垂直部材を残し、それによって、このデバイスの電極およびボディが得られる。
【００１１】
図１および図２を参照すると、平面図の図２に、フィン５０の上にあるゲート６０が示されている。このゲートは、図１の断面図で紙面の前側と裏側の間を延びる。図１では、基板１０上にフィン５０が配設され、フィン５０は、例えば１ｎｍの酸化物であるゲート誘電体５５によってゲート６０から分離されている。この実施例では、フィン５０は、シリコン基板上に直接載っているが、本発明のいくつかのバージョンでは、基板とフィンの間に、ＳＯＩ（シリコン・オン・インシュレータ）ウェハ中に埋め込まれた絶縁体などの誘電体層を有することがある。この実施例では、この基板はＳＯＩ基板であり、埋込酸化物２０が、下部デバイス層１０として示されている。いくつかのバージョンでは、このフィンは、このデバイス層から形成し、この埋込酸化物上に載せることができる。例えば、フィン５０は、層１０と同様に、初めにｐ−にドープされる。ゲート６０はポリシリコン（ポリ）であり、後で注入によってドープされる。
【００１２】
図３に、このゲート注入ステップを、一時的な層６５とともに示す。層６５は、例えば反射防止被覆（ＡＲＣ）であり、この回路内に他のデバイスを形成するステップとして付着され、例えば化学機械研磨によってゲート６０のレベルまで平坦化される。ゲート６０には、ｐまたはｎに高ドーズ（dose）のイオンを注入する。好ましくは、ゲート６０は、例えば５×１０１９／ｃｍ２のＮ＋ドーズよりも２桁大きい約１０２１／ｃｍ２のＮ＋＋ドーズを受け取る。この程度の差であれば、このゲートが受け取るさらなるドーピングが、ゲートの仕事関数に大きく影響を及ぼすことにならない。
【００１３】
図４および図５では、決定的ではない（non-critical）開口を開けてカソード５２を露出させ、（ゲート注入物（implant）よりも少なくとも１桁小さいドーズで）Ｎ＋注入する。任意選択で、ＡＲＣに開口を開けることもできるし、フォトレジスト層６７などの他の任意の好都合なマスクを載せ、それをパターン化することもできる。図５に、アノード５４に注入を行う同じプロセスを示す。この場合も、ドーズ（Ｐ＋）は、ゲートのドーズの１／１０である。
【００１４】
フィンへの注入は、より前の段階で行われる。このフィンがポリシリコンであり、単一極性が必要とされる場合には、フィンへの注入はフィンを載せたときに行うことができる。任意選択で、ウェル注入の前にこのフィンを形成し、ウェル注入用のフォトレジスト内に開口を開けることができ、それによってこのフィンは、これらのウェルと同時にＰまたはＮの注入あるいはその両方を受ける。
【００１５】
次に図６を参照すると、最後の層間誘電体を付着させ、コンタクト７２、７４、および７６用の開口を形成し、コンタクト材料を付着させた後のフィン−ダイオード・デバイスが示されている。これらのコンタクトは低いレベルのところにあるので、このレベルで他のコンタクト用に使用する場合には、タングステン（Ｗ）を使用することが適切である。このレベルでポリを使用する場合、ポリ・コンタクトで十分である。電気的な相互接続部には、標準の相互接続部（ＡｌまたはＣｕ）およびＩＬＤ（レベル間誘電体（inter-level dielectric））のプロセスを用いることができる。アルミニウム相互接続構造は、接着、拡散バリア、および良好な導電率がもたらされるように、接着性高融点金属（adhesiverefractory metal）（例えば、ＴｉＮ）、高融点金属（例えば、Ｔｉ、ＴｉＮｉ、Ｃｏ）、およびアルミニウム構造からなり得る。銅の相互接続構造は、接着性膜（例えば、ＴａＮ）、高融点金属（例えば、Ｔａ）、および銅の相互接続部からなり得る。一般にＣｕ相互接続構造の場合は、シングル・ダマシン・プロセスまたはデュアル・ダマシン・プロセスを用いてこれらの構造を形成する。これらの構造におけるＥＳＤおよび抵抗バラスト（resistorballasting）に対しては、高融点金属を使用し得る。というのは、これらの金属の融点が高いからである。
【００１６】
図６に示すこのフィン−ダイオード構造中のゲートの利点は、ゲート化されたｐ＋／ｎ−／ｎ＋構造中の電流を、ゲート構造の電気的な制御によって調整し得ることである。したがって、このゲート構造を、アノードまたはカソードのノード、接地面または電源、電圧または電流の基準回路、あるいは電気回路網（electrical network）に接続することによって、漏れ（リーク）、バイアス、および電気ストレスを調整することができる。このゲートの欠点は、ゲート絶縁体が損傷を受けることがあることである。回路設計者は、利点と欠点のトレードオフに基づいて選択を行うことになる。
【００１７】
１組のいくつかのフィン−ダイオード構造を並列に配置して、ＥＳＤ構造の総直列抵抗値をより低くし、総伝搬電流容量をより高くし、電力対故障比（power-to-failure）をより高くすることができる。例えば、アノードとカソードの接続部はすべて、これらの並列ＦＩＮＦＥＴダイオード構造を電気的に接続し得るものにすることができる。これらの並列構造は、同じゲート電極を使用することもできるし、使用しないこともある。ＥＳＤ要件または性能の目標に基づいて、並列素子の数を個別化し、カスタマイズすることもできる。さらに、抵抗安定化を行うことができ、異なるゲート・バイアスを確立して、電流の均一性を向上させ、また、これらの素子をオンオフする手段を提供することができる。先行技術によるデバイスと比べて、これらの並列素子の利点は、１）３次元的な能力、２）電流安定化制御の改善、および３）電流均一性制御の改善である。２次元シングル・フィンガ（singlefinger）ルビスター（Ｌｕｂｉｓｔｏｒ）構造では、電流の均一性は設計に固有のものではなく、そのため、ミクロン単位の断面積当たりのＥＳＤ耐性が弱くなる。これらの構造では、各フィン−ダイオード構造の加熱により、隣接する領域から切り離される。そのため、隣接する領域間の熱結合により、各フィン−ダイオード並列素子における温度プロファイルおよびＥＳＤ耐性が均一にならない。
【００１８】
さらに、これらのフィン−ダイオード構造は、ｐ＋／ｐ−／ｎ＋素子またはｐ＋／ｎ−／ｎ＋素子として設計し得る。金属接合（metallurgical junction）の位置の差により、異なる目的に対して、ある実施形態が他の実施形態よりも優れたものになる。このことは、本発明者が実験的に示しており、ドーピング濃度および用途の関数である。この選択は、容量−抵抗のトレードオフの影響、ならびに当初はなにか別の用途を対象としたフィン−ダイオード用の注入を使用する可能性の影響を受けることになる。低抵抗値が目下の目的により適しており、利用可能な注入のドーズ量が比較的低いとき、ｐ＋／ｎ−／ｎ＋構造が、電子の移動度がより大きいために好ましい。逆に、利用可能な注入のドーズ量が比較的高いときには、ｐ＋／ｐ−／ｎ＋構造が好ましいであろう。
【００１９】
これらのデバイス中でハロー注入（halo implant）を確立することができ、それによって、横方向の伝導が改善され、接合容量がより良好になり、破壊特性が改善される。この場合、１つのドープ極性についてのみハローを提供して、誤った極性で誤ったハロー注入によって寄生ダイオードが形成されるのを妨げることが好ましい。
【００２０】
図７に、チャネルがＰ−にドープされ、別個のゲートがないフィン−ダイオード構造の代替バージョンを示す。この構造の利点は、ゲートがＥＳＤ電圧ストレスに曝されないことである。ゲート誘電体における電気的過大ストレスは、ゲート構造を存在させないことによって除去することができる。
【００２１】
ＣＤＭ故障メカニズムは、ＦＩＮＦＥＴ  ＥＳＤ保護回路網用のゲート構造の電気的接続のために起こり得る。ゲートを含む以前の実施形態では、電気的制御が可能であったが、その実施形態では、より多くの電気接続部または電気回路用の設計領域、あるいはその両方も必要とされた。この実施形態の場合、必要な電気接続部の数がより少なく、それによってより密な回路が可能になる。
【００２２】
図７の実施形態では、複数の並列なフィン−ダイオード構造を密に配置することができ、それによって、単位面積当たりのＥＳＤの耐性を高くすることができる。さらに、個々のフィン−ダイオード構造において実効抵抗値を変化させることによって、抵抗安定化および電流均一制御に対処することができる。隣接するフィン−ダイオード構造を物理的に切り離すことによって、隣接素子間の熱結合を低減し得る。適切な間隔条件および不均一な隣接間隔条件によって、隣接素子間隔を確実に最適化することができ、それによって最適な温度結果が得られる。このように、これらの素子を最適化し得る熱的な方法が得られる。この熱的な方法は、２次元Ｌｕｂｉｓｔｏｒ素子で用いることはできないが並列フィン−ダイオード構造の構築では自然な方法である。
【００２３】
同様に、図８に、第１のＰ−ボディ領域と第２のＮ−ボディ領域の２つのドープ区域にボディを分割するバージョンを示す。このフィン−ダイオード構造では、ゲート構造に無関係に金属接合部を最適化し、配置することができる。この注入は、ｐ型ウェルまたはｎ型ウェルの注入、あるいはその両方とすることもできるし、ハロータイプの（例えば、角度のついた、ねじれた、あるいは、まっすぐの）注入、または他の周知の注入または拡散のプロセス・ステップによって提供することもできる。ｐ＋／ｐ−遷移およびｎ＋／ｎ−遷移によって導入される緩やかなプロファイルにより、急激に変化する度合いが少ない接合部が得られ、ＥＳＤ耐性が改善し得る。
【００２４】
ゲートを有するデバイスのバージョンは、以下のようにいくつかの範疇に分けることができる。
１）ボディが基板１０に接触したＮ＋／Ｐ型フィン−ゲート化ダイオード。この場合、基板への経路（path）がある。
２）ＳＯＩ上でボディが浮いているＮ＋／Ｐ型フィン−ゲート化ダイオード。
３）ゲートが（Ｐ＋）型ボディに接触した、ＳＯＩ上のＮ＋／Ｐ型フィン−ゲート化ダイオード。これにより、アノード電位を動的に制御し得る。
４）ゲートがＮ＋型カソードに接触した、ＳＯＩ上のＮ＋／Ｐ型フィン−ゲート化ダイオード。
ＦＩＮＦＥＴデバイスにＥＳＤ保護を施すには、ＦＩＮＦＥＴデバイスに一体化した抵抗器素子、またはＦＩＮＦＥＴデバイスに一体化しない抵抗器素子、あるいはその両方を形成することも有利である。
【００２５】
図１０を参照すると、前の実施形態で用いたのと類似の技術によってＦＩＮＦＥＴデバイスを形成することができ、反対の極性のボディによって分離される同じ極性のソースおよびドレインの注入を有する。このボディは、ゲート絶縁体５５およびゲート１５５によって覆われる。この構造は、対称または非対称な注入によって形成することができ、それによってＥＳＤに対する利点が得られる。さらに、ＥＳＤ耐性のＦＩＮＦＥＴ構造を得るために、抵抗器を同じ構造内に組み込むことができる。例えば、第２ゲート１５５’をドレイン構造と直列に配置し得る。この場所でこの第２ゲート構造は、高濃度ドープしたソース／ドレイン注入の遮断を提供し、それによって、低濃度ドープしたフィンが抵抗を形成する。このゲート構造は、以下の２つの働きをする。第１に、ソースまたはドレインの領域に抵抗性領域を形成し、第２に、ソースまたはドレインの領域上に配置されたサリサイド（salicide）膜がこの抵抗器を短絡しない手段を提供する。これにより、ＦＩＮＦＥＴに本質的に一体化された「バラスト抵抗器（ballasting resistor）」が形成される。この構造をＦＩＮ−Ｒ−ＦＥＴ構造と呼ぶことにする。
【００２６】
さらに、フィン−ダイオード構造で行ったのと同様に、この第２ゲート１５５’をＦＩＮ−Ｒ−ＦＥＴから取り除くことができる。サリサイド化の後でこの第２ゲート構造を取り除くと、抵抗器素子に関する電気的過大ストレスまたはＥＳＤの問題がなくなる。
【００２７】
ＦＩＮ−Ｒ−ＦＥＴデバイスで使用するこの素子１５０は、単独の抵抗器素子として構築することもできる。これは、ｎチャネルＦＩＮＦＥＴをｎ型ウェルまたはｎ型ボディの領域に配置することによって実現される。この抵抗器すなわちＦＩＮ−Ｒデバイスを使用して、ＦＩＮＦＥＴ、フィン−ダイオードにＥＳＤ耐性をもたらすこともできるし、回路用途に使用することもできる。前に論じたように、このゲートを取り除いて、物理的な素子における電気的過大ストレスをなくすことができる。
【００２８】
さらに、ＦＩＮＦＥＴデバイスのＥＳＤ耐性を改善するために、サリサイドをソース、ドレイン、およびゲートの領域から取り除くことができる。このデバイスのゲート長は、平面デバイスに比べて比較的短いので、ゲート領域でサリサイドを取り除くことができる。
【００２９】
次に図９を参照すると、端子５１においてＥＳＤから回路を保護するための典型的な配置の概略図が示されている。数字７２および７４で示す破線は、以下で論じる選択肢を示す。本発明による２つのＦＩＮ−ＬＵＢＩＳＴＯＲを、保護されたノード５３と、５４および５２’のところの電圧端子との間に接続する。この場合、ゲート６０は端子５４に接続され、そのため、ＥＳＤ事象により、これらのダイオードのうち１つのダイオードの抵抗値が動的に減少する。あるいは、端子６０は、電源に接続することができるはずである。これらのゲート構造に対する電気的過大ストレスをなくすために、ＦＩＮＦＥＴデバイスを備える電気回路を使用して、電気的過大ストレスからこれらのゲート構造を電気的に分離する。ＦＩＮＦＥＴベースのインバータ、または電源から電気的に分離するためのＦＩＮＦＥＴベースの基準制御回路網を備えた電気回路により、過大ストレスがなくなり、漏れを防ぐ電位が確立される。
【００３０】
ＨＢＭ（人体モデル）、ＭＭ（機械モデル）その他のＥＳＤ事象に対するＥＳＤ回路網として使用するために、複数の横型フィン−ダイオード構造を並列に使用して、直列抵抗値を最小限に抑え、フィン−ダイオード素子または回路内で故障が生じることなく、この構造を通して大電流を放電することが可能でなければならない。したがって、入力ピンと電源の間に、複数の並列なフィン−ダイオード素子を接続して配置する。
【００３１】
電圧許容差については、図９に、ここでは破線７２内にフィン−ダイオード７５を含む直列構成のフィン−ダイオード素子から構築したＥＳＤ回路網を示す。フィン−ダイオード構造は、第１フィン−ダイオード素子のアノードが第１パッドに接続され、カソードが第２フィン−ダイオードのアノードに接続されるところに構築し得る。これは、ストリング（一連）あるいは直列の構成で延長することができる。直列に並んだ各段（stage）ごとに、複数の並列フィン−ダイオード素子を、フィン−ダイオードのストリングの各「段」ごとに配置し得る。これらのストリング構成（string）は、入力パッドと電源の間、２つの共通電源パッド（例えば、ＶＤＤ１とＶＤＤ１）の間、任意の２つの異なる電源パッド（例えば、ＶＣＣとＶＤＤ）の間、任意の接地レール（groundrail）（例えば、ＶＳＳ１とＶＳＳ２）の間、および任意の異なる接地レール（例えば、ＶＳＳとＶＥＥ）の間に配置し得る。これらのフィン−ダイオード直列素子は、単一の直列連続ストリング構成または背中合わせの構成として構成することができ、それによって、これら２つのパッド間で双方向に電流を流すことができる。電源への入力パッドの場合には一般に、単一のフィン−ダイオード・ストリング構成だけが存在し、そのため、単一方向に電流が流れることになる。
【００３２】
ＨＢＭおよびＣＤＭ（帯電デバイス・モデル）の事象に対しては、フィン−ダイオード素子、フィン−抵抗器（ＦＩＮ−Ｒ）素子、およびＦＩＮＦＥＴからなるＥＳＤ回路を使用して、ＥＳＤの影響を改善し得る。図１１は、フィン−ダイオード素子７５、フィン−抵抗器９４、およびゲートが接地されたＦＩＮＦＥＴ９６を使用してＥＳＤ保護を実現する回路の実施例である。例えば、フィン−ダイオードのゲート電圧は、ＥＳＤ電圧自体ではなく、基準回路網によって与えられる。これにより、ダイオード７５の電流容量をより良好に制御することができる。
【００３３】
さらに、抵抗バラストＦＩＮ−Ｒ−ＦＥＴ素子を使用して、ＥＳＤ保護を実現し得る。この回路は、以下の２つの方法で実施し得る。第１は、ＦＩＮ−Ｒ抵抗器をＦＩＮＦＥＴと直列に使用する。ＥＳＤ保護を実現するには、複数の並列なＦＩＮ−Ｒ抵抗器を、複数のＦＩＮＦＥＴデバイスと直列に配置する。別の実施形態では、複数の並列なＦＩＮ−Ｒ−ＦＥＴ構造を使用してＥＳＤ保護を実現し得る。これら上記で述べた構造をカスケード構成で配置し、それによって、より大きな跳返り電圧（snapback voltage）または電圧許容差が得られる。ＥＳＤ保護については、フィン−ダイオード素子の場合と同様に、ＦＩＮ−Ｒ抵抗器素子を伴う一連のＦＩＮＦＥＴ段を、各段が並列な１組の素子を含むところで接続し得る。
【００３４】
本発明に従って構築したデバイスは、ＥＳＤの用途に限定されず、デジタル、アナログ、およびＲＦ（無線周波数）用の回路など、回路の従来の役割においても使用することもできる。本発明は、シリコン・ウェハに限定されるものではなく、ＳｉＧｅ合金またはＧａＡｓなどの他のウェハを使用することができる。ＳｉＧｅを付着または成長させた膜を使用して、歪シリコン膜上にこれらの構造を配置することができる。これらの構造は、ＳＯＩ（シリコン・オン・インシュレータ）、ＲＦ  ＳＯＩ、およびＵＴＳＯＩ（超薄型ＳＯＩ）に適している。
【００３５】
１つの好ましい実施形態に関して本発明を説明してきたが、添付の特許請求の範囲の趣旨および範囲内の様々なバージョンで本発明を実施し得ることが当業者には理解されよう。
【産業上の利用可能性】
【００３６】
本発明は、集積回路電子デバイスおよびそれらの製造に利用し得る。
【図面の簡単な説明】
【００３７】
【図１】本発明によるデバイスの初期段階での断面図である。
【図２】本発明によるデバイスの初期段階での平面図である。
【図３】同じデバイスの別の段階での断面図である。
【図４】同じデバイスの別の段階での断面図である。
【図５】同じデバイスの別の段階での断面図である。
【図６】同じデバイスの別の段階での断面図である。
【図７】代替実施形態の実施例を示す図である。
【図８】代替実施形態の実施例を示す図である。
【図９】ＥＳＤ用途例におけるデバイスの概略図である。
【図１０】ＦＩＮＦＥＴと一体化されたフィン−抵抗器の図である。
【図１１】別のＥＳＤ用途例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2006522460.tif 000012
【図１１】
2006522460.tif 000013
【手続補正書】
【提出日】平成17年3月8日(2005.3.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
基板（１０）を基部とした集積回路内の構造であって、
前記基板から突出し、上部（５７）および２つの対向する細長い側面（４８、４９）を有する半導体を含む細長い垂直フィン部材（５０）を備え、
第１電極（５２）は、前記垂直フィン部材の第１端部に形成され、
前記第１電極とは反対の極性の第２電極（５４）は、前記第１端部の反対側の前記垂直フィン部材の第２端部に形成され、
前記第１電極および前記第２電極（５２、５４）は、前記第１電極と前記第２電極の間の中央部分（５３）におけるドーパント濃度よりも高い電極濃度でドープされる、構造。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
集積回路の外部端子（５１）に取り付けられ、請求項１ないし６のいずれかに記載の構造を含む静電破壊（ＥＳＤ）保護回路。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
前記基板（１０）は、埋込絶縁体層（２０）を有するＳＯＩ基板であり、前記垂直フィン部材（５０）は、前記埋込絶縁体層（２０）上に直接配設される、請求項７に記載のＥＳＤ保護回路。
【国際調査報告】
2006522460.tif 000014