(57)【要約】複数の交互に配置されたフィンガーを含んでおり、集積回路（ＩＣ）のＥＳＤ保護を提供する目的でＩＣのＩ／Ｏ周辺部に形成されている、静電放電（ＥＳＤ）ＭＯＳトランジスタ。このＭＯＳトランジスタは、Ｐ基板と、Ｐ基板の上に配置されているＰウェルとを含んでいる。複数の交互に配置されたフィンガーのそれぞれは、Ｎ＋ソース領域と、Ｎ＋ドレイン領域と、ソース領域とドレイン領域との間に配置されているチャネル領域の上に形成されているゲート領域と、を含んでいる。各ソースと各ドレインは、隣接するフィンガーによって共有されている１列の接点を含んでおり、接点の各列における各接点ホールからゲート領域までの距離は、ＩＣのコア機能要素に対する最小設計規則のもとに定義されている。Ｐウェルは、ＥＳＤ現象時にＭＯＳトランジスタの各フィンガーを同時にトリガーすることを目的として、寄生バイポーラ接合トランジスタの共通のベースを形成している。
2006518941.tif 000002
【特許請求の範囲】
【請求項１】
複数の交互に配置されたフィンガーを含んでおり、集積回路（ＩＣ）のＥＳＤ保護を提供する目的で前記ＩＣのＩ／Ｏ周辺部に形成されている、静電放電（ＥＳＤ）ＭＯＳトランジスタであって、
Ｐ基板（４０２）と、
前記Ｐ基板の上に配置されているＰウェル（４０６）と、
それぞれが、Ｎ＋ソース領域（３２０）と、Ｎ＋ドレイン領域（３２２）と、を備えている前記複数の交互に配置されたフィンガーと、
前記ソース領域と前記ドレイン領域との間に配置されているチャネル領域（４２１）の上に形成されているゲート領域（３２４）であり、各ソースと各ドレインが、隣接するフィンガーによって共有されている１列の接点を備えており、前記接点の各列における各接点ホールから前記ゲート領域までの距離が、前記ＩＣのコア機能要素に対する最小設計規則のもとに定義されている、前記ゲート領域と、
を備えており、
前記Ｐウェルが、ＥＳＤ現象時に前記ＭＯＳトランジスタの各フィンガーを同時にトリガーすることを目的として、寄生バイポーラ接合トランジスタの共通のベースを形成している、静電放電（ＥＳＤ）ＭＯＳトランジスタ。
【請求項２】
前記接点の列のそれぞれが、最小設計規則のもとでの前記ＩＣの前記コア機能要素の接点ピッチに実質的に等しい接点ピッチを有する、請求項１に記載のＭＯＳトランジスタ。
【請求項３】
各フィンガーの各ソース領域と各ドレイン領域が、各接点と前記ゲートとの間に結合されている安定抵抗要素を更に備えている、請求項１に記載のＭＯＳトランジスタ。
【請求項４】
前記Ｐ基板と前記Ｐウェルとの間に配置されている深いＮウェル（４０４）、を更に備えている、請求項１に記載のＭＯＳトランジスタ。
【請求項５】
前記複数のフィンガーの境界を定義している横Ｎウェルリング（３０８）であって、前記深いＮウェルに接触しており、これによって前記Ｐウェルを前記Ｐ基板から完全に分離させている、前記横Ｎウェルリング、を更に備えている、請求項４に記載のＭＯＳトランジスタ。
【請求項６】
前記複数のフィンガーの境界を定義している横Ｎウェルリング（３０８）、を更に備えている、請求項１に記載のＭＯＳトランジスタ。
【請求項７】
前記複数のフィンガーの境界を定義しているＰ＋基板結合部リング（３１０）、を更に備えている、請求項１に記載のＭＯＳトランジスタ。
【請求項８】
前記接点の列のそれぞれにおける各接点の間に配置されている能動領域セグメンテーション、を更に備えている、請求項１に記載のＭＯＳトランジスタ。
【請求項９】
複数の交互に配置されたフィンガーを含んでおり、集積回路（ＩＣ）のＥＳＤ保護を提供する目的で前記ＩＣのＩ／Ｏ周辺部に形成されている、静電放電（ＥＳＤ）ＰＭＯＳトランジスタであって、
Ｐ基板（４０２）と、
前記Ｐ基板の上に配置されているＮウェルと、
それぞれが、Ｎ＋ソース領域（３２０）と、Ｎ＋ドレイン領域（３２２）と、を備えている前記複数の交互に配置されたフィンガーと、
前記ソース領域と前記ドレイン領域との間に配置されているチャネル領域の上に形成されているゲート領域であり、各ソースと各ドレインが、隣接するフィンガーによって共有されている１列の接点を備えており、前記接点の各列における各接点ホールから前記ゲート領域までの距離が、前記ＩＣのコア機能要素に対する最小設計規則のもとに定義されている、前記ゲート領域と、
を備えており、
前記Ｎウェルが、ＥＳＤ現象時に前記ＭＯＳトランジスタの各フィンガーを同時にトリガーすることを目的として、寄生ＰＮＰバイポーラ接合トランジスタの共通のベースを形成している、静電放電（ＥＳＤ）ＰＭＯＳトランジスタ。
【請求項１０】
前記接点の列のそれぞれが、最小設計規則のもとでの前記ＩＣの前記コア機能要素の接点ピッチに実質的に等しい接点ピッチを有する、請求項９に記載のＭＯＳトランジスタ。
【請求項１１】
各フィンガーの各ソース領域と各ドレイン領域が、各接点と前記ゲートとの間に結合されている安定抵抗要素を更に備えている、請求項９に記載のＭＯＳトランジスタ。
【請求項１２】
集積回路（ＩＣ）のＥＳＤ保護を提供する目的で前記ＩＣのＩ／Ｏ周辺部に形成されている静電放電（ＥＳＤ）ＭＯＳトランジスタであって、
複数の交互に配置されたフィンガーであり、当該フィンガーの各々が、ソース領域とドレイン領域との間に配置されているチャネル領域（４２１）の上に形成されているゲート領域（３２４）を備えており、各ソースと各ドレインが、隣接するフィンガーによって共有されている１列の接点を備えており、前記接点の各列における各接点ホールから前記ゲート領域までの距離が、前記ＩＣのコア機能要素に対する最小設計規則のもとに定義されている、前記フィンガーを具備している、静電放電（ＥＳＤ）ＭＯＳトランジスタ。
【発明の詳細な説明】
【関連出願】
【０００１】
[0001]本出願は、米国仮特許出願第６０／４４９，０９３号（出願日：２００３年２月２０日）、米国特許出願第０９／８８１，４２２号（出願日：２００１年６月１４日）、及び米国特許出願第１０／１５９，８０１号（出願日：２００２年５月３１日）の利益を享受し、これらの文書の内容全体は、本文書に参考とすることにより組み込まれる。
【発明の分野】
【０００２】
[0002]本発明は、静電放電（ＥＳＤ）保護デバイスに関する。より具体的には、本発明は、金属酸化物半導体（ＭＯＳ）型ＥＳＤデバイスに対する最小設計規則に関する。
【発明の背景】
【０００３】
[0003]半導体製造技術の向上により、集積回路（ＩＣ）のコンポーネント（例：トランジスタ）の速度の増大と、特定のＩＣデバイスの機能面を促進するうえで要求されるサイズ（領域）の縮小が可能となっている。ＥＳＤ保護回路は、望ましくないＥＳＤ現象からＩＣを保護する目的に使用されており、ＩＣの周辺部に、ＩＣのボンドパッドとコア回路との間に形成される。なお、ＩＣチップのコア回路は、主としてチップの機能を有する。
【０００４】
[0004]破壊しきい値が高くクランピング能力が良好である十分なＥＳＤ保護レベルを達成する目的で、ＥＳＤ保護デバイスは、一般に十分な装置幅で設けられている。最小設計規則（ＭＤＲ）の向上により、コア回路を形成するのに必要なシリコン消費量は低減できるようになったが、ＩＣの周辺部に形成されるＥＳＤ保護デバイスについては、コア機能要素に関連付けられるものと同じ最小設計規則に従っては低減されていない。具体的には、スケールダウン時、トランジスタ幅１μ（ｕｍ：ミクロン）あたりのＥＳＤパフォーマンスは向上しない。この業界における従来の教えによると、ＥＳＤデバイス（例：ＭＯＳデバイス）の（幅以外の）特定の設計パラメータもスケールダウンすると、そのようなＥＳＤデバイスにおいて同等のＥＳＤ保護は得られない。
【０００５】
[0005]従来のＥＳＤ保護手法には、様々な問題が付随する。例えば、強いＥＳＤ現象に対して保護する目的で、大きな幅のＥＳＤ保護デバイスを使用することができる。集積回路の設計においては、大きなデバイス幅は、マルチフィンガーレイアウトを使用することによって達成することができる。マルチフィンガーターンオン（Ｍｕｌｔｉ−ｆｉｎｇｅｒ  ｔｕｒｎ−ｏｎ）（ＭＦＴ）では、最初のフィンガーのスナップバック（ｓｎａｐｂａｃｋ）の後、以降のトリガー電圧が下がることが要求される。マルチフィンガーターンオン問題とは、トランジスタのいくつかのフィンガーのみがＥＳＤ電流を実際に伝導するが、それ以外のトランジスタフィンガーはオンにならない（すなわちトリガーされないままとなる）ことである。更に、高度なＣＭＯＳ技術では、パッドピッチ及び能動領域最大幅の縮小が設計規則によって大きく制限されるため、多数のＭＯＳフィンガーが要求される。マルチフィンガーターンオンＥＳＤデバイスの提供に関する詳細は、米国特許出願第０９／８８１，４２２号（出願日：２００１年６月１４日）に記載されており、この文書の内容全体は、本文書に参考とすることにより組み込まれる。
【０００６】
[0006]更に、フルシリサイド（ｆｕｌｌｙ  ｓｉｌｉｃｉｄｅ）マルチフィンガーＮＭＯＳの設計は、安定抵抗が存在しないことと、導電フィンガーにかかる電圧の蓄積が不十分であることとに起因して、一般にはＥＳＤ電流による影響を極めて受けやすい。更に、Ｉ／Ｏセルピッチ制約が原因で分割する必要のあるＮＭＯＳドライバトランジスタの異なるブロック又は異なるフィンガーの間には、ＩＣのラッチアップ耐性を高める目的で、基板結合部（ｓｕｂｓｔｒａｔｅ  ｔｉｅ）がしばしば導入される。
【０００７】
[0007]図２は、Ｐ＋基板リング２１０と、少なくとも１つの局部的なＰ＋基板結合部２０８とを有する、先行技術のフルシリサイドＮＭＯＳマルチフィンガートランジスタのレイアウト２００を示している。局部的な基板結合部２０８は、マルチフィンガーＮＭＯＳトランジスタの２つのドライバブロック２０２１と２０２２とを隔てている。このような局部的な基板結合部２０８は、ドライバ回路のラッチアップ耐性を高める目的でＩ／Ｏセルにおいて頻繁に使用される。
【０００８】
[0008]例えば、各ドライバブロック２０２１，２０２２は、それぞれ、フィンガー２０４１〜２０４６、フィンガー２０４７〜２０４１２を備えている。各ブロック２０２の各フィンガー２０４は、それぞれ別のフィンガー（例：フィンガー２０４１、２０４２）に隣接しており、各フィンガー２０４は、ソース領域２２０と、隣接するドレイン領域２２２と、ソース領域２２０とドレイン領域２２２との間に配置、形成されているゲート領域２２４と、を備えている。ドレイン領域２２２は、１列に形成されている複数の接点２２６Ｄを備えている。同様に、ソース領域２２０は、１列に形成されている複数の接点２２６Ｓを備えている。一般には、基板リング２１０若しくは基板結合部２０８、又はその両方は、ラッチアップ設計規則を満たすため、各フィンガー２０４のドレイン領域２２２とソース領域２２０における最も遠い点から約２０〜５０μ以上離れていてはならない。
【０００９】
[0009]局部的な基板結合部によって、更に、個々のＭＯＳ領域及び拡散領域（ＭＯＳ  ａｒｅａｓ／ｄｉｆｆｕｓｉｏｎｓ）の間の直接的な結合が無効になり、これによって、ＥＳＤトリガーに関してＭＯＳブロックが分離される。例えば、第１のフィンガー２０４１のトリガーを第１のブロック２０２１の隣接するフィンガー２０４２〜２０４６に伝播させて、これらをトリガーさせることができる。しかしながら、フィンガーの間に形成されている基板結合部２０８によって、下の基板の電位が最低限に維持されるため、基板を０．７Ｖまで上昇させて第２のブロック２０２２のフィンガー２０４７〜２０４１２をトリガーすることはできない。
【００１０】
[0010]従って、ＥＳＤストレス（ＥＳＤ  ｓｔｒｅｓｓ）下にあるマルチフィンガーデバイスに関する懸念は、フィンガーのすべてがオンにされない可能性である。すなわち、例えば、第１のブロック２０２１の模範的なフィンガー２０４１〜２０６６はすべてトリガーすることができるが、第２のブロック２０２２の模範的なフィンガー２０４７〜２０６１２は、基板結合部２０８が存在するためトリガーすることができない。（しかしながら、基板結合部はラッチアップ規則のため必要である）
【００１１】
[0011]ドライバ及びＥＳＤ保護を設計する場合のこれらのマルチフィンガートリガー手法のもう１つの欠点は、追加のシリコン領域が必要なことである。具体的には、基板結合部２０８及び基板リング２１０と、一般にはシリサイドブロック領域（図２には示していない）の形式での追加の安定抵抗の実装とを収容する目的で、ＭＯＳデバイスのサイズが増大し、これによってシリコン領域の消費量が大幅に増し、設計が複雑化する。
【発明の概要】
【００１２】
[0012]先行技術に関連する従来の不都合は、複数の交互に配置（介在配列）されたフィンガー（ａ  ｐｌｕｒａｌｉｔｙ  ｏｆ  ｉｎｔｅｒｌｅａｖｅｄ  ｆｉｎｇｅｒｓ）を含んでおり、集積回路（ＩＣ）のＥＳＤ保護を提供する目的でＩＣのＩ／Ｏ周辺部に形成されている、本発明の静電放電（ＥＳＤ）ＭＯＳトランジスタ、によって克服される。ＭＯＳトランジスタは、Ｐ基板と、Ｐ基板上に配置されているＰウェルとを含んでいる。複数の交互に配置されたフィンガーのそれぞれは、Ｎ＋ソース領域と、Ｎ＋ドレイン領域と、ソース領域とドレイン領域との間に配置されているＰチャネルの上に形成されているゲート領域と、を含んでいる。
【００１３】
[0013]各ソースと各ドレインは、隣接するフィンガーによって共有されている１列の接点を含んでおり、接点の各列における各接点ホールからゲート領域までの距離は、ＩＣのコア機能要素に対する最小設計規則のもとに定義される。Ｐウェルは、ＥＳＤ現象時にＭＯＳトランジスタの各フィンガーを同時にトリガーすることを目的として、寄生バイポーラ接合トランジスタの共通のベースを形成している。
【００１４】
[0014]本発明の教えは、添付の図面を参照しながら以下の詳細な説明を読み進めることによって、容易に理解することができる。
【詳細説明】
【００１５】
[0023]理解を容易にするため、図面間で共通する同一の要素は、可能な場合には同一の参照数字を使用して表してある。
【００１６】
[0024]先行技術による上述したＭＯＳトランジスタでは、静電放電（ＥＳＤ）ストレス条件下でのマルチフィンガートリガーをサポートする、隣接するフィンガーの間での基板−基板（すなわちバルク−バルク）間の直接的な結合が大幅に低減する。この影響は、一例として、シリサイドブロックドレイン拡張部（ｓｉｌｉｃｉｄｅ−ｂｌｏｃｋ  ｄｒａｉｎ  ｅｘｔｅｎｓｉｏｎｓ）を導入することにより、従来のＥＳＤ耐性のドライバ設計にフィンガー安定抵抗を組み込むことによって主として抑制されているが、これによってトランジスタ内の全体的な寸法が大幅に増大する。
【００１７】
[0025]本発明は、ＥＳＤパフォーマンスに悪影響を及ぼすものと業界で一般に考えられている設計・製造手法を利用できるようにする。具体的には、ＩＣの機能要素又はコア要素（例：トランジスタ）に通常に適用されている設計規則を、一般にＩＣの周辺部に位置しているＥＳＤ保護トランジスタにも適用する。なお、最小設計規則とは、フォトマスクの解像度、フォトレジストの解像度、及びその技術によって製造可能な最小形状サイズに関して、その技術によって製造可能な値を意味する。上述した先行技術においては、ＩＣの周辺部１０４におけるＥＳＤデバイスに対する最小設計規則（ＭＤＲ）は、同じＩＣのコアデバイスに対するＭＤＲよりも大幅に大きい。
【００１８】
[0026]図１は、本発明の静電放電（ＥＳＤ）保護回路が設けられている集積回路（ＩＣ）１００のブロック図を示している。詳細には、ＩＣ  １００は、コア要素１０２と周辺部要素１０４とを備えている。コア要素１０２は、ＩＣ  １００の様々な機能を実行するのに必要な能動デバイス若しくは受動デバイス（例：特にトランジスタ、抵抗器）、又はその両方を含んでいる。周辺部要素１０４は、外部の回路インタフェースに接続するためのリード１０８に結合されているＥＳＤデバイス１０６を備えている。ＥＳＤデバイス１０６は、特定のコア要素１０２のＩ／Ｏパッド（図示していない）にも結合されている。先行技術の場合、周辺部１０４におけるＥＳＤデバイス１０６に対する最小設計規則はコア要素１０２に対する最小設計規則よりも大きいが、本発明によると、コア要素１０２に対する最小設計規則を、ＩＣ  １００の周辺部１０４におけるＥＳＤデバイス１０６にも適用することができる。
【００１９】
[0027]図３は、本発明のＭＯＳドライバの第１の実施形態の平面図を示している。詳細には、図３は、本発明の模範的なフルシリサイドＭＯＳドライバ３００の平面図を示している。なお、本発明はＮＭＯＳ  ＥＳＤデバイスに関連して説明してあるが、当業者には、本発明をＰＭＯＳ  ＥＳＤにも類似する方法で適用できることが理解されるであろう。マルチフィンガーのアレイにおける最適な直接バルク結合を可能にする目的で、コア回路に対する最小設計規則（ドレイン側及びソース側の単一の、すなわち共有されている接点列における接点−ゲート間の最小間隔）と同一の最小設計規則による寸法が、標準的なフルシリサイドＭＯＳトランジスタに導入される。すなわち、ドレイン及びソースのそれぞれにおける１本のみの接点列が、２本の隣接するフィンガー間で共有されている。更に、図３のこの実施形態においては、図２において設けられていた局部的な基板結合部２０８が能動領域３０１から排除されている。
【００２０】
[0028]詳細には、ＭＯＳドライバ３００は、複数のフィンガー３０４１〜３０４ｑ（まとめてフィンガー３０４）を備えており、各フィンガーは、ドレイン領域３２２と、ソース領域３２０と、ゲート領域３２４とを備えている。ゲート領域３２４は、当業者に既知である従来の方法（図４に示してあり後述する）によって、各フィンガー３０４の各ソース領域と各ドレイン領域との間のＰウェル（図示していない）によって形成されているチャネルの上に配置されている。例えば、第１のフィンガー３０４ｑは、ドレイン領域３２２ｐと、ソース領域３２０ｎと、ゲート領域３２４ｑとを備えており、ｎ、ｐ、及びｑは０より大きい整数である。ドレイン領域３２２、ソース領域３２０、及びゲート領域３２４は、ＭＯＳドライバ３００の能動領域３０１を形成している。
【００２１】
[0029]ＭＯＳドライバ３００は、Ｐ＋基板リング３１０と、少なくとも１つの基板・バルク結合部３１８ｍ（ｍは１より大きい整数）と、オプションとしてのＮウェルリング３０８とを更に備えている。Ｐ＋基板リング３１０は、ＭＯＳトランジスタのバルクに必要な接地接続を提供し、ラッチアップ規則を満たしている。基板・バルク結合部３１８は、ＭＯＳデバイス３００の能動領域３０１の境界を定義しているオプションのＮウェルリング３０８に隣接しており、図４に関連して後から更に詳しく説明する。
【００２２】
[0030]最小設計規則のもとでのＭＯＳトランジスタ３００の製造では、隣接するフィンガー３０４の間でそれぞれのドレイン領域３２２とソース領域３２０とが共有される。例えば、フィンガー３０４２は、ソース領域３２０１とドレイン領域３２４２とを含んでおり、隣接するフィンガー３０４３はドレイン領域３２２２とソース領域３２０２とを含んでいる。従って、模範的なドレイン領域３２２２は、隣接するフィンガー３０４２と３０４３との間で共有されており、これにより、交互に配置されたフィンガー３０４２，３０４３が形成されている。
【００２３】
[0031]更に、各ソース領域３２０と各ドレイン領域３２２の上に単一列の接点３２６のみが形成されて利用されており、従って、トランジスタ３００の能動領域３０１上に接点の列３２６ｎ＋ｐが形成されている。すなわち、デバイスの領域を小さくしてバルク結合効果を大きくする目的で、図２に示した隣接するソース領域２２０及びドレイン領域２２２の接点の列２２６Ｓ，２２６Ｄが、単一の接点列３２６にまとめられている。例えば、接点列３２６２はソース領域３２０１上に形成されており、このソース領域３２０１はフィンガー３０４１とフィンガー３０４２とで共有されている。同様に、接点列３２６３はドレイン領域３２２２上に形成されており、このドレイン領域３２２２はフィンガー３０４２とフィンガー３０４３とで共有されている。なお、各ソース領域３２０上と各ドレイン領域３２２上の各列３２６における接点の数は、能動領域３０１のサイズと、接点ピッチ「Ｐ」を定義するための最新の最小設計規則とに依存する。現在の０．１３ｕｍ  ＣＭＯＳ技術の場合、接点ピッチＰは約０．３４ｕｍである。
【００２４】
[0032]最小設計規則は、各フィンガーのソースとゲートとの間と、ドレインとゲートとの間に、最小の接点−ゲート間隔が存在し、これによって、１つのソースから別のソースまでの最小の接続及び最小の距離が与えられることを意味する。詳細には、ソース−ソース距離は、フィンガー間の直接的なバルク結合にとって重要であり、なぜなら、ドレイン−バルク接合内でのアバランシェ電流の生成によって自己バイアス寄生ＮＰＮスナップバックをオンにするためには、ソース−バルク（すなわちエミッタ−ベース）電圧が約０．７Ｖに達する必要があるためである。従って、隣接するフィンガー３０４のソース３２０間の距離が近いほど、局所的に生成されるバルク信号が次の非アクティブなフィンガー３０４に良好に伝播することができ、従って次の（１つ以上の）フィンガーがトリガーされる。トリガーされたフィンガーは、ドレイン接合部におけるアバランシェによる基板への過度のホットキャリア注入に起因して強いバルク電位を生成することができる。基板内の、アバランシェによって生成されたキャリア（例：ホール）は、基板リングに拡散し、これによって隣接するフィンガーがアクティブになり、以下同様である。
【００２５】
[0033]具体的には、基板内のキャリア（例：ホール）により基板の電位が上昇し、ソースにおける電位が０．７Ｖに達すると、ソース−基板接合部に順方向にバイアスがかかり、これによって、寄生バイポーラトランジスタがトリガーされる。コアに対する従来の最小設計規則のもとに図３に示したようにソース−ソース距離を短くすることによって、ＮＭＯＳトランジスタのすべてのフィンガーをトリガーすることができる、フィンガー間の最適な結合が得られる。なお、ブロック２０１間の結合を遮断している図２の基板結合部２０８は、この実施形態においては能動領域に配置されておらず、望ましくないフィンガー２０４のブロック２０２も形成されていない。
【００２６】
[0034]本発明の図３を参照し、ＭＤＲによるソース−ソース距離を有するコンパクトな設計では、バルクを通じてバルク電位を同時に伝播させ、従ってすべてのフィンガーを同時にトリガーすることにより、ＥＳＤ現象時にすべてのフィンガー３０４をオンにすることができる。１つの実施形態においては、０．１３ｕｍ  ＣＭＯＳ技術の場合、ソース−ソース距離は０．６ｕｍ〜１．８ｕｍの間の範囲であり、今後の技術の進歩によってこの距離は更に小さくなるであろう。上述したように、最小設計規則のもとでの０．１３ｕｍ  ＣＭＯＳ技術の場合、約０．３４ｕｍの接点ピッチ（Ｐ）が可能である。
【００２７】
[0035]その結果として、有効なＥＳＤ自己保護型ドライバの設計と、最小のシリコン領域内でのＥＳＤパフォーマンス幅のスケーラビリティとを達成することができる。更に、最小の負荷容量と最小の（動的）オン抵抗とによって、最適なＥＳＤクランピング挙動（低いＲＯＮと従って低いＶｔ２（後の図７を参照））と、通常動作時ドライブパフォーマンスとが達成される。
【００２８】
[0036]図７は、ＥＳＤデバイスの電流−電圧曲線を表すグラフ７００を示しており、これは、本発明の動作を説明するのに都合がよい。グラフ７００は、電流（Ｉ）を表す縦軸７０１と、電圧（Ｖ）を表す横軸７１２とを有する。図７の曲線７１２，７１３は、単一の寄生ＢＪＴの挙動を示している。ＢＪＴにかかる電圧がＶｔ１を超えると、ＢＪＴはスナップバックモードで動作して電流を伝え、これにより、保護する回路にかかる電圧が下がる。
【００２９】
[0037]図７において曲線７１２，７１３が示すように、マルチフィンガー構造を均一にオンにするためには、破壊電圧値Ｖｔ２は、寄生ＢＪＴトランジスタのトリガー電圧Ｖｔ１、すなわちスナップバックが開始される電圧を超えていなくてはならない。これによって、最初の導電フィンガーがＶｔ２に達する前に、２番目の並列フィンガーがほぼＶｔ１においてトリガーされる。従って、最初にトリガーされて最初に電流を伝えるフィンガーが、隣接するフィンガーもオンに切り替わって低抵抗ＥＳＤ導電状態（すなわちスナップバック）になるまでに損傷することを回避することができる。
【００３０】
[0038]上述したように、ＥＳＤストレス下でのマルチフィンガーデバイスに関する懸念は、フィンガーのトリガーが均一に行われない、すなわちＥＳＤストレス中に必ずしもすべてのフィンガーがトリガーされない可能性である。従来の方式で設計されているマルチフィンガー構造が均一にオンになるようにするためには、図１に示すように、第２の破壊電圧値Ｖｔ２が、寄生ＢＪＴトランジスタのトリガー電圧Ｖｔ１、すなわちスナップバックが開始される電圧を超えていなくてはならない。従って、最初にトリガーされるフィンガーが、その後、隣接するフィンガーもＥＳＤ導電モード（すなわちスナップバック）に切り替わる前に過度の電流負荷の結果として損傷することを回避することができる。
【００３１】
[0039]「均一性条件Ｖｔ１＜Ｖｔ２」を達成するための従来の設計原理は、トリガー電圧Ｖｔ１を下げるか、又は第２の破壊電圧Ｖｔ２を高くするかのいずれかである。Ｖｔ２を高くする一般的な手法は、各フィンガーに安定抵抗を追加することによるものであり、例えば、ドレイン接点からゲートまでの間隔を広げ、更にシリサイドブロック化を行うことにより、動的オン抵抗Ｒｏｎを高くすることによる。詳細には、ＭＯＳトランジスタの面積効率を高める目的で、「バックエンド安定化（ｂａｃｋ−ｅｎｄ−ｂａｌｌａｓｔ）」手法を導入してフルシリサイド技術によるＭＯＳフィンガーを安定させ、これによってシリサイドブロックプロセスステップを省略することができた。バックエンド安定化を提供することの詳細は、米国特許出願第０９／５８３，１４１号（出願日：２０００年５月３０日）に記載されており、この文書の内容全体は、本文書に参考とすることにより組み込まれる。
【００３２】
[0040]Ｖｔ１を下げるための方法は、図７の曲線７１４によって示したような、過渡的なゲート結合とバルク結合（「ポンピング（ｐｕｍｐｉｎｇ）」）である。ＥＳＤストレス中にゲートに静的にバイアスをかける、又はバルク（すなわちＢＪＴベース）に過渡的に電位を印加することによって、一般的にＶｔ２より下に位置している固有のスナップバック保持電圧ＶＨの方にＶｔ１が下がる。ゲート結合については、Ｃ．  Ｄｕｖｖｕｒｙらによる論文「効率的な出力のＥＳＤ保護のためＮＭＯＳの動的なゲート結合（Ｄｙｎａｍｉｃ  Ｇａｔｅ  Ｃｏｕｐｌｉｎｇ  ｏｆ  ＮＭＯＳ  ｆｏｒ  Ｅｆｆｉｃｉｅｎｔ  Ｏｕｔｐｕｔ  ＥＳＤ  Ｐｒｏｔｅｃｔｉｏｎ）」（ＩＲＰＳ  １９９２（ＩＥＥＥカタログ番号９２ＣＨ３０８４−１）、ｐ．１４１〜１５０）に記載されており、この文書の内容全体は、本文書に参考とすることにより組み込まれる。
【００３３】
[0041]ゲート結合手法では、一般に、ＭＯＳトランジスタのドレインとゲートの間に結合されるコンデンサを使用する。ＥＳＤ現象の結果としての電流の一部がコンデンサを通じて伝えられ、ＭＯＳデバイスに固有な寄生バイポーラ接合トランジスタ（ＢＪＴ）に過渡的にバイアスがかかる。
【００３４】
[0042]ＥＳＤ現象時にＢＪＴのＮＭＯＳゲート若しくはベース、又はその両方に過渡的にバイアスをかけることによって、ＥＳＤトリガー電圧Ｖｔ１が、本質的にＶｔ２より下に位置しているスナップバック保持電圧ＶＨの方にＶｔ１’まで下がる。この過渡的なバイアスは、すべての並列フィンガーがＥＳＤ電流を完全に伝えるのに十分な時間間隔だけ存在しているように設計されている。ゲートの結合若しくは基板のトリガー、又はその両方によって、一般的には、ＮＭＯＳの高電流特性が曲線７１２から曲線７１４に変化する。更に、これらの手法では、曲線７１２，７１３によって表される特性を持つ、ＥＳＤ保護には適していないＮＭＯＳトランジスタを、曲線７１４，７１５によって表される、より適切な特性を持つように変えることができる。
【００３５】
[0043]本発明の図３に示すようにソース−ソース距離を短くすることによって、連続的にトリガーされるフィンガーのトリガー電圧Ｖｔ１が電圧Ｖｔ１’まで劇的に下がる一方で、最初にトリガーされるフィンガーの電圧Ｖｔ１と電圧Ｖｔ２’とが、曲線７１５が示すように比較的に低い同じ値のままとなる。詳細には、最初にトリガーされるフィンガーと、先行技術におけるすべてのフィンガーのトリガー電圧Ｖｔ１は、一般に８〜１０Ｖであるのに対して、後からトリガーされるフィンガーのトリガーは、５〜７Ｖの範囲内のＶｔ１’トリガー電圧にて起こる。電圧Ｖｔ２’が低いと、利点として、クランピング特性が非常に良好であるためにＥＳＤ電圧が極めて低い値に制限される。更に、低い電圧Ｖｔ２’は、Ｖｔ２が高い場合に比較してＩＣクイッカー（ＩＣ  ｑｕｉｃｋｅｒ）の他のコンポーネントが保護されるという利点もある。
【００３６】
[0044]直接的なバルク結合の効果を高める目的で、Ｐウェルを基板から分離することが更に都合がよい。一般に、高速アプリケーションでは、トリプルウェルオプション（「深いＮウェル／分離されたＰウェル」）が設けられており、これによりＰ基板からＰウェルが分離されている。
【００３７】
[0045]図４は、本発明のＭＯＳドライバ４００の第２の実施形態の断面図を示している。詳細には、この第２の実施形態には追加の特徴（後述する）が含まれていることを除き、図４は、図３のＭＯＳドライバ３００の模範的な断面図である。ＭＯＳドライバ４００は、一例として、Ｐ基板４０２と、Ｐウェル４０６と、オプションのＮ埋込み層（深いＮ  ウェル）４０４と、横Ｎウェル４０８と、ドレイン３２２と、ソース３２０と、ゲート３２４とを備えているＮＭＯＳドライバである。Ｎ埋込み層４０４は、Ｐウェル４０６とＰ基板４０２との間に配置されている。更に、横Ｎウェル４０８は、構造を囲んでＮウェルリング３０８を形成しており、且つ、Ｎ埋込み層４０４と接触しており、これによって、Ｐウェル４０６がＰ基板４０２から完全に分離されている。なお、深いＮウェル４０４は、無線周波数（ＲＦ）アプリケーションにおいて使用されるＩＣ用として一例として設けられており、なぜなら、分離されたＰウェル４０６によって、コアデバイスとＰ基板４０２との良好なノイズ分離が得られるためである。
【００３８】
[0046]図４は、一例として、Ｐウェル４０６に形成されている複数の隣接するフィンガー３０４ｑを示している。図３においては、複数のフィンガー３０４ｑはＮＭＯＳトランジスタの能動領域３０１を形成していた。図３に関連して上述したように、模範的なＮＭＯＳフィンガー３０４のそれぞれは、Ｐウェル４０６のチャネル４２１によって隔てられている、高濃度にドープされたＮ＋ドレイン領域３２２と、高濃度にドープされたＮ＋ソース領域３２０とを備えている。具体的には、Ｎ＋ソース領域３２０とＮ＋ドレイン領域３２２は、それぞれ、間にチャネル４２１ｑを形成している。
【００３９】
[0047]各ゲート領域３２４は、この分野において既知である従来の方法で、チャネル４２１の上に配置されている。高濃度にドープされた少なくとも１つのＰ＋バルク結合部（例：バルク結合部３１８１，３１８２）も、外側（端部）のフィンガー３０４１，３０４ｑの模範的なドレイン領域３２２とソース領域３２０の近傍に、Ｐウェル４０６に配置されている。すなわち、バルク結合部３１８は、能動領域３０１（の外側）に隣接して配置されている。１つの実施形態においては、バルク結合部３１８は、外部の抵抗器４２８を介してアース４４２に結合されており、最も外側のソース領域３２０とドレイン領域３２２とは、浅いトレンチ分離部４１９によって隔てられている。バルク結合部３１８は、分離されているＰウェル４０６を抵抗を介して接地する目的に使用されている。
【００４０】
[0048]高濃度にドープされたＮ＋領域４１６は、横Ｎウェル４０８の中に組み込まれており、他の高濃度にドープされた領域とは浅いトレンチ分離部によって隔てられている。横Ｎウェル４０８は、Ｎ＋ドープ領域４１６とともに、図３に一例として示したようなＮＭＯＳトランジスタの能動領域３０１の境界を定義しているＮウェルリング３０８を形成している。
【００４１】
[0049]ドレイン３２２は、ＩＣ  １００のＩ／Ｏパッド４４０に結合されている。更に、各フィンガー３０４のドレイン領域３２２とソース領域３２０は、浅いトレンチ分離部４１９によってバルク結合部３１８から隔てられている。なお、このＭＯＳデバイスは、シリサイド領域４１８によって示されているように、高濃度にドープされた領域上に完全にシリサイド化されている。
【００４２】
[0050]図示した模範的な実施形態においては、ゲート３２４は、ソース３２０とアース４４２とに結合されている。これに代えて、ＮＭＯＳデバイス４００が自己保護型ドライバとして機能するように、ゲート３２４をプリドライバに接続することができる。
【００４３】
[0051]更に、横Ｎウェル４０８は、随意的に、Ｎ＋領域４１６を介して電源ラインＶＤＤに結合することができる。横Ｎウェル４０８は、一般に、正の電源電圧に接続されており、通常動作中は強いバイアスがかかっている。図４は、寄生バイポーラトランジスタの概略図を一例として示しており、この場合、ソース３２０が寄生バイポーラトランジスタのエミッタを形成しており、ドレイン３２２がコレクタを形成しており、チャネル４２１及びＰウェル４０６がベースを形成している。バルク結合部３１８がアース４４２に結合されている場合には、内部のベース抵抗４１０が大きくなり、抵抗値は例えば１００〜２０００オームの間の範囲である。それ以外の場合、内部のベース抵抗４１０は浮遊抵抗（ｆｌｏａｔｉｎｇ  ｒｅｓｉｓｔａｎｃｅ）である。
【００４４】
[0052]第１の代替実施形態においては、Ｎ埋込み層４０４は、浮遊している。詳細には、横Ｎウェル４０８は実際にはＮ埋込み層４０４に接触していなくてもよく、或いは、Ｎウェル４０８を排除してもよい。しかしながら、いずれの場合にも、Ｎ埋込み層４０４によってＰウェルがＰ基板から実質的に隔てられている。
【００４５】
[0053]第２の代替実施形態においては、分離されたＰウェル４０６は浮遊型である。このことは、通常、均一なトリガーとｄＶ／ｄｔトリガー効果の利用（ドレイン−バルク接合部の容量を通じての変位電流によりバルク電位が過渡的に上がり、より低い電圧におけるトリガーが確保される）という面において、ＭＯＳトランジスタのＥＳＤ特性に関して最良且つ最適である。しかしながら、完全に浮遊している分離されたＰウェルは、通常の回路動作条件時に漏れ電流が増加するなど回路に不都合な影響を及ぼすことがある。従って、完全に浮遊しているＰウェル４０６は、常に使用できるとは限らない。漏れ電流の増加を克服するための１つの手法は、抵抗を介して接地されたＰウェルを設けることである。すなわち、ＮＰＮバイポーラトランジスタの内部ベース抵抗４１０と外部抵抗器（４２８）とを組み合わせることによって、抵抗を介してＰウェルを接地することにより、１〜５０ＫΩの範囲内で接地することができる。
【００４６】
[0054]第３の代替実施形態においては、Ｎ埋込み層４０４が設けられていない。この場合、横Ｎウェル４０８が設けられており、この横Ｎウェル４０８が、Ｐウェル４０６をＰ基板４０２から実質的に分離するＮウェルリング３０８を形成している。このような疑似的に分離されたＰウェル４０６においては、アバランシェによって生成されるキャリアによって、Ｐウェルの電位が効率的に上昇する。具体的には、上述した実施形態のそれぞれにおいては、Ｐウェル４０６がＰ基板４０２から実質的又は完全に分離されている。分離されたＰウェル４０６では、そのＰウェルに形成されているトランジスタのすべてのフィンガー間の相互接続が非常に良好である。従って、分離されたＰウェル４０６における結合（すなわち上昇した電位の伝播）によって、すべてのフィンガー３０４が均一にオンになる。すなわち、分離されたＰウェル４０６は、各フィンガー３０４の各バイポーラトランジスタの共通のベース領域を形成しているおり、各フィンガーはフィンガー間のベース抵抗器Ｒｂ，ｉｆ１〜Ｒｂ，ｉｆｉ（ｉは１より大きい整数）を通じて相互に接続されているため、フィンガーは均一且つ同時にトリガーされる。
【００４７】
[0055]バルク結合部３１８は、高いオーム抵抗４２８を介してアース４４２に接続されているものとして示してある。これに代えて、バルク結合部３１８を通じて外部から電流を注入することができる。詳細には、ＮＭＯＳデバイス４００を均一にトリガーする目的で、外部電流源となる外部のトリガーデバイスにバルク結合部３１８を結合することができる。
【００４８】
[0056]更には、エピタキシャル技術では極めて低い抵抗の基板４０２が使用され、単一のフィンガーの十分なＥＳＤパフォーマンスと、複数のフィンガーの均一なターンオンとを達成することが困難なことがある。詳細には、低抵抗基板４０２を有するエピタキシャル層は、アース４４２への極めて良好な接続を有する。通常、低抵抗基板は、ＲＦアプリケーションなどの基板においてノイズを低減するうえでと、高いラッチアップ耐性を持つうえでは、非常に望ましい。しかしながら、分離されたＰウェル４０６を深いＮウェル４０４を使用して形成することは、上述したように、エピタキシャル技術のＥＳＤ保護にとって極めて都合がよい。
【００４９】
[0057]図５Ａと図５Ｂは、本発明のＭＯＳドライバ５００の第３の実施形態の平面図を示している。特に、図５Ａと図５Ｂは、セグメンテーション方式（以下、「接点ピッチセグメンテーション」と称する）を利用しているフルシリサイドＭＯＳドライバを示している。図５Ａに示したレイアウトは、接点ピッチ（Ｐ）が図３に示したＭＤＲよりも大きいことを除いて、図３のレイアウトと同じである。なお、Ｐ＋バルク結合部３１８は、図を簡潔にするため省略してある。前述したように、現在の最小設計規則ＭＤＲでは、０．１３ｕｍ  ＣＭＯＳ技術の場合に約０．３４ミクロン（ｕｍ）の接点ピッチが可能である。接点５２６の間隔を最小設計規則よりも更に広げることは、セグメンテーションを導入する１つの方法である。ＭＯＳトランジスタのフィンガー内のＥＳＤ放電経路のセグメンテーションによって、電流の再分布（ｒｅ−ｄｉｓｔｒｉｂｕｔｉｏｎ）メカニズムが起こり、電流クラウディング（ｃｕｒｒｅｎｔ  ｃｒｏｗｄｉｎｇ）の開始時における電流の均一性が高まり、従って、単一フィンガー内の良好なＥＳＤパフォーマンスがサポートされる。複数のフィンガーのトリガーは、上述した方法、すなわち、ソースの接点−ゲートの最小間隔と、ドレインの接点−ゲートの最小間隔とを使用して結果的に最小のソース−ソース間隔とすることによって最適なフィンガー間結合が達成される方法、によって達成される。図５Ａに示したように、接点ピッチ（Ｐ）は、一例として約０．６８ミクロンまで大きくしてあり、この場合、これをダブル接点ピッチ（すなわち２×ＭＤＲ）と称する。接点ピッチは、１×ＭＤＲ〜３×ＭＤＲの範囲内で大きくすることができる。しかしながら、接点ピッチを５×ＭＤＲを超えて大きくすることは悪影響があり、なぜなら、トランジスタ幅に沿った電流拡散（ｃｕｒｒｅｎｔ  ｓｐｒｅａｄｉｎｇ）が悪くなり、いくつかの接点ホールにおいてデバイスフィンガーに十分な電流を供給することができないためである。
【００５０】
[0058]接点ピッチの上限は、Ｎ＋層の接点の高電流耐性（ｃｕｒｒｅｎｔ  ｒｏｂｕｓｔｎｅｓｓ）を測定することによって計算することができる。一般には、接点あたりの高電流耐性（Ｉｍａｘ，ｃｔ）は、約１０〜２０ｍＡである。マルチフィンガートランジスタにおける、ミクロン（ｕｍ）幅あたりの予測される（すなわち目標の）高電流パフォーマンス（Ｉｔａｒｇｅｔ）に対する最大ピッチ（Ｐｍａｘ）は、Ｐｍａｘ＝Ｉｍａｘ，ｃｔ／（Ｉｔａｒｇｅｔ×２）として計算され、この式における係数２は、接点の各列が２本のトランジスタフィンガーに電流を供給することに対応している。例えば、目標電流が１０ｍＡ／ｕｍ、接点の高電流耐性が２０ｍＡの場合、最大ピッチは１ｕｍである。
【００５１】
[0059]更に、トランジスタに電流を均一に供給する複数の平行した狭いチャネルを形成する目的で、微小安定化要素（ｍｉｃｒｏ−ｂａｌｌａｓｔｉｎｇ）も設けられている。図５Ｂの拡大図に示したように、各接点ホール５２６からゲート３２４まで抵抗チャネル（安定抵抗器）５２８が設けられている。例えば、抵抗チャネル５２８は、ソース３２０における各接点ホール５２６Ｓからゲート３２４１までと、ドレイン３２２における各接点ホール５２６Ｄからゲート３２４１，３２４２まで延びている。更に、抵抗要素５３０も存在しており、これらは、各ドレイン領域３２２と各ソース領域３２０の中の隣接する接点ホール５２６の間に自然に生じる。なお、図６Ａ及び図６Ｂにおいては、そのような抵抗要素５３０を排除するための方策がとられており、これについては、図６Ａ及び図６Ｂに一例として示してあり後から説明する。このような抵抗要素５３０は、セグメンテーション効果及びチャネリング効果（ｃｈａｎｎｅｌｉｎｇ  ｅｆｆｅｃｔ）と、従ってマイクロバラスティングとを低減させる。能動領域を安定化させることの詳細は、本発明の譲受人に譲渡された米国特許出願第１０／１５９，８０１号（出願日：２００２年５月３１日）に記載されており、この文書の内容全体は、本文書に参考とすることにより組み込まれる。
【００５２】
[0060]図６Ａと図６Ｂは、本発明のＭＯＳドライバ６００の第４の実施形態の平面図を示している。詳細には、図６Ａは、セグメンテーション手法（以下、「能動領域セグメンテーション」と称する）を利用しているフルシリサイドＭＯＳドライバ６００を示している。図６Ａに示したレイアウトは、トランジスタフィンガーの能動領域が接点空間の間で切り離されており、従ってセグメンテーション効果が更に強められていることを除いて、図５Ａのレイアウトと同じである。詳細には、抵抗要素５３０（図５Ａ及び図５Ｂに示してある）を排除する目的で、能動領域の間に浅いトレンチ分離部（ＳＴＩ）６０６が設けられている。更に、図５Ｂに示してある隣接する接点５２６の間の抵抗要素５３０は、図６Ｂには存在していない。
【００５３】
[0061]
図６Ａを参照し、各フィンガー６０４は、ドレイン領域３２２とソース領域３２０とを備えており、図４に関連して上述したように、これらの領域３２２，３２０の間のチャネル４２１上にゲート領域３２４が配置されている。各ドレイン領域３２２と各ソース領域３２０には、図５Ａ及び図５Ｂに関連して上述したように、１列の接点５２６が設けられている。この場合、接点ピッチＰは、新しい構造による幾何学的距離によって決まる。すなわち、接点５２６の間に浅いトレンチ分離部（ＳＴＩ）６０６を導入することによって、接点ピッチは約０．６８μになる。
【００５４】
[0062]各フィンガー６０４のドレイン領域３２２及びソース領域３２０の各列における接点ホール５２６の間には、浅いトレンチ分離部６０６の島が形成されて（組み込まれて）いる。具体的には、これらの島ＳＴＩ  ６０６は、ソース領域３２０とドレイン領域３２２の能動シリコン域に形成されている。島ＳＴＩ  ６０６は、接点の各対の間の電流の流れを分断又は切り離す役割りを果たす。すなわち、接点ピッチセグメンテーションと比較しての能動領域セグメンテーションの利点は、電流を流すための、電流制限抵抗チャネル領域（ｃｕｒｒｅｎｔ−ｃｏｎｆｉｎｉｎｇ  ｒｅｓｉｓｔｉｖｅ  ｃｈａｎｎｅｌ  ｒｅｇｉｏｎｓ）５２８がより強く分離されることである。このことは、図５Ａ及び図５Ｂに示したような抵抗要素５３０の形成を防止する島ＳＴＩ  ６０６を追加することによって、達成される。
【００５５】
[0063]図８Ａ、図８Ｂ、及び図８Ｃは、それぞれ、本発明のＭＯＳドライバ８００の第５の実施形態の平面図と２つの側面図を示している。詳細には、図８Ａの平面図は、寄生バイポーラトランジスタのベース−ベース結合を改善する目的で、接点列の間に複数の垂直ポリシリコンゲート（例えば８０２１，８０２２、一括してポリシリコンゲート８０２）が設けられていることを除いて、図３の実施形態に示した平面図と同じである。図８Ａの平面図のレイアウトは、そのような多数の垂直縞状部８０２をマルチフィンガーＭＯＳトランジスタ８００の上に配置する方法を一例として示している。
【００５６】
[0064]図８Ｂは、図８Ａの線８Ｂ−８Ｂに沿ったＭＯＳドライバ８００の従来部分の断面図を示している。図８Ｂの断面図は、寄生バイポーラトランジスタのフィンガー間ベース抵抗Ｒｂ，ｉｆを示している。図８Ｃは、図８Ａの線８Ｃ−８Ｃに沿ったＭＯＳドライバ８００の第２の断面図を示している。図８Ｃの第２の断面図には、一例としてポリシリコンゲート８０２２が設けられている寄生バイポーラトランジスタ（破線で示してある）のゲートの下のフィンガー間ベース抵抗Ｒｂ，ｉｆｇを示してある。なお、トランジスタ８００のドレイン領域３２２と、ソース領域３２０と、Ｐウェル領域８０６は、図８Ｂに一例として示した寄生バイポーラトランジスタを形成しており、これらは、本発明を理解しやすいように図８Ｃには破線でのみ示してある。
【００５７】
[0065]垂直ポリシリコンゲート８０２は、フィンガー間結合を向上させる役割りを果たし、なぜなら、（図８Ｃにおける）Ｐウェルのシリコン材料の断面深さが、従来の場合（すなわち、図８Ｂに示したＮ＋ドレイン拡散領域を有する場合）における深さよりも増しているためである。Ｐウェル８０６の断面が大きいと、フィンガー間ベース抵抗Ｒｂ，ｉｆが小さくなり、従って、垂直ポリシリコンゲート８０２の下のフィンガー間ベース抵抗Ｒｂ，ｉｆｇ（図８Ｃ）が従来のフィンガー間ベース抵抗Ｒｂ，ｉｆ（図８Ｂ）より低くなり、これによってフィンガー間結合が更に向上する。フィンガー間ベース抵抗は、内部ベースノードＢｏ，Ｂｉ（ｉは０より大きい整数）の間に存在し、「ベース−ベース」抵抗と称する。垂直ポリシリコンゲート８０２は、ドレイン領域とソース領域（寄生バイポーラトランジスタの対応するコレクタ領域とエミッタ領域）とを遮断するため、フィンガー間結合を向上させる役割りを果たす。このように、垂直ポリシリコンゲート８０２は、マルチフィンガーＭＯＳトランジスタ全体のトリガーを良好に伝播させる役割りを果たす。
【００５８】
[0066]更に、図８Ｂと図８Ｃとにおける対応するベースノードＢｉは同じである。このように、対応するフィンガー間ベース抵抗器Ｒｂ，ｉｆ，Ｒｂ，ｉｆｇは、並列である。更に、この第５の実施形態には、図４に示したような深いＮウェル層を示していないが、随意的に含めることができる。
【００５９】
[0067]従って、ＥＳＤ  ＭＯＳ保護の本発明の実施形態では、一般にはＩＣのコア要素又は機能要素、或いはコア回路又は機能回路のみに適用される最小設計規則を利用する一方で、シリコン領域あたりのＥＳＤパフォーマンスを高めることによって、非常にコンパクトでＥＳＤ耐性の高いＩ／Ｏセル設計が可能である。更に、高抵抗のシリサイドブロック型ドライバトランジスタとは対照的にフルシリサイド接合が維持されるため、高出力ドライブ電流パフォーマンスが依然として提供される。更に、フルシリサイド接合部では、最小の動的オン抵抗（すなわち図７のＲＯＮ）によって非常に低いＥＳＤクランピング挙動が可能である。更に、能動領域が小さくなるため、接合部の容量が減少し、このことは、ＲＦアプリケーションの場合に有利である。
【００６０】
[0068]本明細書では、本発明の教えを組み込んだ様々な実施形態を示して説明したが、当業者は、これらの教えを依然として組み込んだ、数多くの別の変更された実施形態を容易に創案することができるであろう。
【図面の簡単な説明】
【００６１】
【図１】本発明の静電放電（ＥＳＤ）保護回路が設けられている集積回路（ＩＣ）のブロック図を示している。
【図２】局部的な基板結合部を含んでいるＰ＋基板リングを有する、先行技術のフルシリサイドＮＭＯＳマルチフィンガードライバ構造のレイアウトを示している。
【図３】本発明のＭＯＳドライバの第１の実施形態の平面図を示している。
【図４】本発明のＭＯＳドライバの第２の実施形態の断面図を示している。
【図５Ａ】本発明のＭＯＳドライバの第３の実施形態の平面図を示している。
【図５Ｂ】図５Ａの一部の詳細図を示している。
【図６Ａ】本発明のＭＯＳドライバの第４の実施形態の平面図を示している。
【図６Ｂ】図６Ａの一部の詳細図を示している。
【図７】ＥＳＤデバイスの電流−電圧曲線を表すグラフを示しており、これは、本発明の動作を説明するのに都合がよい。
【図８Ａ】本発明のＭＯＳドライバの第５の実施形態の平面図を示している。
【図８Ｂ】図８Ａの８Ｂ−８Ｂ線に沿っての概略断面図である。
【図８Ｃ】図８Ｂの８Ｃ−８Ｃ線に沿っての概略断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【国際調査報告】
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