(57)【要約】  光学検出器を製造する方法において、光学導波器が形成された基板であって、マイクロエレクトロニック回路を製造するための表面を有する基板を用意するステップと、上記基板にマイクロエレクトロニック回路を製造するステップであって、上記製造が複数の逐次プロセス段階を含むようなステップと、上記複数の逐次プロセス段階の選択された１つが行われた後であって、且つ上記複数のプロセス段階の上記選択された１つの後の、次のプロセス段階が開始する前に、上記光学導波器内に光学検出器を製造するステップと、上記導波器内に上記光学検出器を製造した後に、上記マイクロエレクトロニック回路を製造するための上記複数の逐次プロセス段階を完了するステップと、を備えた方法。【選択図】      図２
2006529055.tif 000002
【特許請求の範囲】
【請求項１】
光学検出器を製造する方法において、
光学導波器が形成された基板であって、マイクロエレクトロニック回路を製造するための表面を有する基板を用意するステップと、
上記基板の上記表面にマイクロエレクトロニック回路を製造するステップであって、前記製造が複数の逐次プロセス段階を含むようなステップと、
前記複数の逐次プロセス段階の選択された１つが行われた後であって、且つ前記複数のプロセス段階の前記選択された１つの後の、次のプロセス段階が開始する前に、上記光学導波器内に光学検出器を製造するステップと、
上記導波器内に上記光学検出器を製造した後に、上記マイクロエレクトロニック回路を製造するための上記複数の逐次プロセス段階を完了するステップと、
を備えた方法。
【請求項２】
上記光学検出器は、それに関連した熱履歴を有し、上記選択されたプロセス段階は、上記光学検出器を製造した後に上記複数の逐次プロセス段階を完了しても上記光学検出器の熱履歴を越えないように選択される、請求項１に記載の方法。
【請求項３】
上記製造されるマイクロエレクトロニック回路は、それに関連した熱履歴を有し、上記選択されたプロセス段階は、上記光学検出器を製造しても上記製造されるマイクロエレクトロニック回路の熱履歴を越えないように選択される、請求項１に記載の方法。
【請求項４】
上記選択されたプロセス段階は、上記光学検出器を製造した後に上記複数の逐次プロセス段階を完了しても上記光学検出器にダメージを及ぼさないように選択される、請求項１に記載の方法。
【請求項５】
上記選択されたプロセス段階は、上記光学検出器を製造しても上記製造されるマイクロエレクトロニック回路にダメージを及ぼさないように選択される、請求項１に記載の方法。
【請求項６】
上記光学検出器の製造は、Ｔ（１）ｍａｘの最大プロセス温度を使用することを含み、上記選択されたプロセス段階は、その段階中に、上記基板をＴ（１）ｍａｘの上記プロセス温度に露出しても、上記基板上に製造されている上記マイクロエレクトロニック回路にダメージを及ぼさないが、その段階後に、上記基板をＴ（１）ｍａｘのプロセス温度に露出すると、上記基板に製造されている上記マイクロエレクトロニック回路にダメージを及ぼすような、前記複数のプロセス段階の１つであるように選択される、請求項１に記載の方法。
【請求項７】
上記Ｔ（１）ｍａｘより高いプロセス温度は、上記光学検出器にダメージを及ぼし、上記選択されたプロセス段階は、その段階の後に、上記基板がＴ（１）ｍａｘ以下のプロセス温度に露出されるような、上記複数のプロセス段階の１つであるように選択される、請求項１に記載の方法。
【請求項８】
上記マイクロエレクトロニック回路の製造はＣＭＯＳ製造技術に基づく、請求項１に記載の方法。
【請求項９】
上記複数の逐次プロセス段階は珪素化合物段階を含み、上記プロセス段階の上記選択された１つは上記珪素化合物段階の前に行われる、請求項８に記載の方法。
【請求項１０】
上記複数の逐次プロセス段階は、ＣＭＯＳデバイスのドレイン及びソースにドーパントを拡散する熱処置を含み、上記プロセス段階の上記選択された１つは上記熱処置段階である、請求項８に記載の方法。
【請求項１１】
上記複数の逐次プロセス段階は珪素化合物段階を含み、上記プロセス段階の上記選択された１つは上記珪素化合物段階の前に行われる、請求項１０に記載の方法。
【請求項１２】
光学検出器を製造する方法において、
光学導波器が形成された基板であって、マイクロエレクトロニック回路を製造するための表面を有する基板を用意するステップと、
ＣＭＯＳ製造プロセスに基づいて上記基板にマイクロエレクトロニック回路を製造するステップであって、前記ＣＭＯＳ製造プロセスが複数の逐次プロセス段階を含むようなステップと、
前記複数の逐次プロセス段階の選択された１つが行われた後であって、且つ前記複数のプロセス段階の前記選択された１つの後の、次のプロセス段階が開始する前に、上記光学導波器内に光学検出器を製造するステップと、
上記導波器内に上記光学検出器を製造した後に、上記マイクロエレクトロニック回路を製造するための上記複数の逐次プロセス段階を完了するステップと、
を備えた方法。
【請求項１３】
上記複数の逐次プロセス段階は、珪素化合物段階を含み、上記プロセス段階の上記選択された１つは、上記珪素化合物段階の前に行われる、請求項１２に記載の方法。
【請求項１４】
上記複数の逐次プロセス段階は、ＣＭＯＳデバイスのドレイン及びソースにドーパントを拡散する熱処置を含み、上記プロセス段階の上記選択された１つは上記熱処置段階である、請求項１２に記載の方法。
【請求項１５】
上記複数の逐次プロセス段階は、珪素化合物段階を含み、上記プロセス段階の上記選択された１つは、上記珪素化合物段階の前に行われる、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本発明は、一般に、従来の半導体製造技術を使用してマイクロエレクトロニクス装置が製造される半導体基板内の埋設光学導波器に使用するための光学検出器の製造に係る。
【背景】
【０００２】
[0002]マイクロエレクトロニック回路が小型化され且つデバイスの速度が高くなるにつれて、信号の電気的通信に固有の限界に迅速に近付きつつある。電気的接続に沿ったマイクロエレクトロニック回路のキャパシタンスは、無視できないほどの遅延を引き起こす。これらの限界を回避し又は後退させるためには、益々精巧な技術が要求される。人々が努力を向けている１つの方向は、電子に代わって光子を使用して情報を通信することである。光信号は、回路素子に存在するキャパシタンス、インダクタンス及びオーミック抵抗によって影響されず、光子は電子よりも非常に速く移動する。その結果、近年、光通信及び信号処理の分野や、光通信及び処理を可能にする光学媒体及びデバイスでは、多大な進歩がなされている。
【０００３】
[0003]又、これらの努力は、より多くの人々がホトニック素子をＩＣチップ上に製造されたマイクロエレクトロニックデバイスと結合又は一体化する仕方を研究するにつれて、集積回路製造産業にも影響を及ぼしている。最近、シリコン基板上に光学導波器構造を製造したり、従来のマイクロエレクトロニック回路により使用できる電気信号に光を変換するための光検出器を製造したり、又、電気信号を光信号に変換するための光放射器又はレーザ素子を製造したりすることを含む多数の進歩がなされている。
【概要】
【０００４】
[0004]一般に、１つの態様において、本発明は、光学検出器を製造する方法を特徴とする。この方法は、光学導波器が形成された基板であって、マイクロエレクトロニック回路を製造するための表面を有する基板を用意するステップと、複数の逐次プロセス段階の使用を通じて上記基板の表面にマイクロエレクトロニック回路を製造するステップと、複数の逐次プロセス段階の選択された１つが行われた後であって、且つ複数のプロセス段階の上記選択された１つの後の、次のプロセス段階が開始する前に、上記光学導波器内に光学検出器を製造するステップと、上記導波器内に光学検出器を製造した後に、マイクロエレクトロニック回路を製造するための上記複数の逐次プロセス段階を完了するステップと、を備えている。
【０００５】
[0005]その実施形態は、次の態様の１つ以上を含む。光学検出器は、それに関連した熱履歴を有し、上記選択されたプロセス段階は、光学検出器を製造した後に複数の逐次プロセス段階を完了しても、光学検出器の熱履歴を越えないように選択される。又、上記製造されるマイクロエレクトロニック回路も、それに関連した熱履歴を有し、上記選択されたプロセス段階は、光学検出器を製造しても、上記製造されるマイクロエレクトロニック回路の熱履歴を越えないように選択される。或いは又、上記選択されたプロセス段階は、光学検出器を製造した後に複数の逐次プロセス段階を完了しても、光学検出器にダメージを及ぼさないように選択され、及び／又は光学検出器を製造しても、上記製造されるマイクロエレクトロニック回路にダメージを及ぼさないように選択される。上記光学検出器の製造は、Ｔ（１）ｍａｘの最大プロセス温度を使用することを含み、上記選択されたプロセス段階は、その段階中に、基板をＴ（１）ｍａｘのプロセス温度に露出しても、基板に製造されているマイクロエレクトロニック回路にダメージを及ぼさないが、その段階後に、基板をＴ（１）ｍａｘのプロセス温度に露出すると、基板に製造されているマイクロエレクトロニック回路にダメージを及ぼすような、上記複数のプロセス段階の１つであるように選択される。Ｔ（１）ｍａｘより高いプロセス温度は、光学検出器にダメージを及ぼし、従って、上記選択されたプロセス段階は、その段階の後に、基板がＴ（１）ｍａｘ以下のプロセス温度に露出されるような、上記複数のプロセス段階の１つであるように選択される。マイクロエレクトロニック回路の製造は、ＣＭＯＳ製造技術に基づく。複数の逐次プロセス段階は、珪素化合物段階を含み、プロセス段階の上記選択された１つは、珪素化合物段階の前に行われる。複数の逐次プロセス段階は、ＣＭＯＳデバイスのドレイン及びソースにドーパントを拡散する熱処置を含み、それらプロセス段階の選択された１つは、熱処置段階である。
【０００６】
[0006]一般に、別の態様では、本発明は、光学検出器を製造する方法において、光学導波器が形成された基板であって、マイクロエレクトロニック回路を製造するための表面を有する基板を用意するステップと、複数の逐次プロセス段階を含むＣＭＯＳ製造プロセスに基づいて、基板にマイクロエレクトロニック回路を製造するステップと、前記複数の逐次プロセス段階の選択された１つが行われた後であって、且つ前記複数のプロセス段階の前記選択された１つの後の、次のプロセス段階が開始する前に、光学導波器内に光学検出器を製造するステップと、上記導波器内に光学検出器を製造した後に、マイクロエレクトロニック回路を製造するための上記複数の逐次プロセス段階を完了するステップと、を備えた方法を特徴とする。
【０００７】
[0007]その実施形態は、次の態様の１つ以上を含む。複数の逐次プロセス段階は、珪素化合物段階を含み、プロセス段階の上記選択された１つは、珪素化合物段階の前に行われる。複数の逐次プロセス段階は、ＣＭＯＳデバイスのドレイン及びソースにドーパントを拡散する熱処置を含み、それらプロセス段階の選択された１つは、熱処置段階である。
【０００８】
[0008]本発明の他の特徴及び効果は、以下の詳細な説明及び特許請求の範囲から明らかとなろう。
【詳細な説明】
【０００９】
[0019]ＣＭＯＳ（相補的金属−酸化物−半導体）ＬＳＩ（大規模集積）製造体系は充分に定着しているので、光学的ネットワークをＣＭＯＳ  ＬＳＩ製造プロセスに一体化する場合には、ＣＭＯＳウェハ処理の再編成の必要性を回避するために巧妙な挿入技術が求められる。探求されている１つの解決策は、ＣＭＯＳ回路を後で製造するような光学的準備基板を含む。この解決策の例が、２００２年１０月２５日に出願された「OpticalReady Substrates」と題する米国特許出願第１０／２８０，５０５号、及び２００２年１０月２５日に出願された「Optical ReadyWafers」と題する米国特許出願第１０／２８０，４９２号に説明されており、これらは、両方とも、参考としてここに援用する。
【００１０】
[0020]本質的に、光学的準備基板の背後にある基礎的な原理は、光信号分配ネットワークが設けられ、その製造と、マイクロエレクトロニック回路の製造とが互いに全く又はほぼ独立して行われるというものである。
【００１１】
[0021]光学的準備基板は、プラットホームを備え、その上に、後で、従来の半導体製造技術を使用して電気回路を製造することができる。光信号分配回路の製造をマイクロエレクトロニック回路の製造からこのように分離することにより、半導体マイクロエレクトロニクスの製造者は、半導体ウェハ上に光学的コンポーネントを製造するための新規な技術又はノウハウの開発の必要性を回避することができる。又、半導体マイクロエレクトロニクスの製造者は、光学的コンポーネントの製造も受け容れるように半導体エレクトロニクスを製造するプロセスを最適化する必要性も回避する。従って、例えば、超高精度及び非常に高収率を達成するためにその製造プロセスを最適化したＣＭＯＳ回路の製造会社は、そのプロセス変更の必要性に関与しなくてもよく、おそらく、電気的コンポーネントと共に光学的コンポーネントも製造するようにその超高精度及び高収率を妥協するだけとなる。手短に言えば、半導体マイクロエレクトロニクスの製造者は、光学的素子を設け且つこれらプロセスを最適化するのに光学製造会社の専門技術に依存するだけでよく、又、下に横たわる光信号分配ネットワークを探索してそこに接続することを除いて、ウェハを、それがブランク半導体ウェアであるかのように処理できる。もちろん、これは理想的な場合である。実際には、２つの技術間の分離は、このように明確でないことがある。
【００１２】
[0022]図１は、光学的準備基板１０の一実施例を示す。これは、半導体集積光信号分配ネットワーク２０を備え、該ネットワークは、基板において光学回路の上に後で製造される半導体集積マイクロエレクトロニック回路４０へ光学クロック信号を分配するためのものである。ここに説明する実施形態では、光学的準備基板１０は、結晶シリコンのベース基板１２と、ＳｉＯ２の絶縁層１４と、結晶シリコンの薄い上部層１６とを含むＳＯＩ（シリコン・オン・インスレータ）構造である。（ＳＯＩ構造以外の構造も使用できる。例えば、その構造は、層移送プロセスにより成長又は形成される光学的準備ｅｐｉ基板でもよい。）光信号分配ネットワーク２０は、絶縁層１４の真下で基板１２に製造される。ネットワーク２０は、２つの基本的な構築ブロック、即ちチップ上の異なる場所間に光信号を分配するための光学導波器３０と、光信号を、マイクロエレクトロニック回路の対応コンポーネントにより使用される電気信号３３へ変換するための光検出器３２と、を備えている。
【００１３】
[0023]図１に示す実施形態では、光信号は、エッジ結合解決策を使用して導入される。レンズ配列体３６は、外部の光ファイバ３８からの光を光学導波器３０へ収束する。この実施形態では、必要とされる全光学回路素子が光信号分配ネットワーク２０内に置かれると共に、光学ネットワークによりマイクロエレクトロニック回路に供給される信号だけが、埋設光学ネットワーク内の光検出器３２により発生される電気信号である。
【００１４】
[0024]図１に示す光学導波器に使用される特定材料は、ＳｉＧｅである。材料の上記組み合せは、低欠陥の結晶表面を生じるその能力により特に良好であり、これは、明らかに、以下に述べる他の幾つかの実施形態に関連している。少量のＧｅを成長中に結晶層に添加して、高い指数の導波器コアを形成する一方、歪や欠陥を最小にすることができる。この層をパターン化して、この導波器の頂部に他の技術でシリコンを再び成長させることができる。シリコン基板内に導波器を製造するための種々の技術がこの分野で知られている。この技術の一般的な説明については、「Photonsto the Rescue: Microelectronics Becomes Microphotonics」、Ｌ．Ｃ．キマーリング、ザ・エレクトロケミカル・ソサエティ・インターフェイス、サマー２０００（第２８−３１ページ）を参照されたい。ある製造技術の更に特定の検討については、アプライド・マテリアルズ社に譲渡された次の４つの米国特許出願を参照されたい。（１）２００１年１２月１４日に出願された「MethodOf Manufacturing An Optical Core」と題する米国特許出願第１０／０２０，４６１号、（２）２００１年１２月１４日に出願された「HDP-CVDFilm For Uppercladding Application In Optical Waveguides」と題する米国特許出願第１０／０１７，０３３号、（３）２００１年５月２４日に出願された「MethodFor Fabricating Waveguides」と題する米国特許出願第０９／８６６，１７２号、及び（４）２００１年１２月１１日に出願された「WaveguidesSuch As SiGeC Waveguides And Method Of Fabricating The Same」と題する米国特許出願第１０／０１４，４６６号。これら４つの米国特許出願は、全て、参考としてここに援用する。
【００１５】
[0025]このモデルでは、ＣＭＯＳ  ＬＳＩプロセスを使用して、光学的準備基板の頂部にマイクロエレクトロニック回路を製造するときに問題が生じる。従来のＣＭＯＳ  ＬＳＩ製造中には、ウェハが高温アニール（例えば、１０５０℃）を受ける。光学的準備基板内にある光検出器３２は、この高いプロセス温度に耐えることができねばならない。しかしながら、光学的準備基板に使用する候補として通常見られる幾つかの検出器は、このような高い温度に生き残れない。従って、一見したところ、光学的準備基板内の導波器に使用するための生存し得る候補として不適格のように見える。しかしながら、本出願人は、ＣＭＯＳ  ＬＳＩプロセス自体の中にはこのような検出器を製造する機会の小さな窓があることを確認した。これは、高Ｔアニールの直後であって、且つ光学検出器を製造するのに必要な処理条件（例えば、約６５０℃の高さのプロセス温度）によりダメージを受けることのある他の構造物が製造される前に生じる。確かに、検出器の製造をＣＭＯＳ  ＬＳＩプロセス段階へと移動すると、これら２つの製造段階を完全に分離できることに関連した光学的準備基板の利点をある程度妥協することになる。しかしながら、これらの妥協は、光学的ネットワークを慣習的なＣＭＯＳ製造プロセスへ合体することの利益を相殺するほど大きなものではないと考えられる。
【００１６】
[0026]図２は、光学的準備基板の製造プロセスと、それに続くＣＭＯＳ製造プロセスで、検出器の製造（ブロック４７０を参照）を含むように変更されたプロセスとを示す高レベルフローチャートである。ブロック４１０、４２０及び４３０で示されたプロセスの最初の部分は、ＣＭＯＳ  ＬＳＩプロセスを使用してマイクロエレクトロニック回路が後で製造されるところの光学的準備基板を製造することに関連したエピタキシャル結合ウェハプロセス４０５である。
【００１７】
[0027]ＳＯＩウェハに依存しない別のプロセスがある。例えば、１つのこのようなプロセスは、導波器が製造されるシリコン基板として単にハンドルウェハを使用するもので、この場合、ＳＯＩ層をデバイス層に生成してハンドルウェハに結合するブロック４２０及び４３０で表わされたプロセスの必要がない。このシリコン基板が導波器パターン化による過剰な欠陥を有する場合には、高温アニール又は他のプロセス制御によりそれらの欠陥を除去することが必要になる。直接的なシリコン基板上に希望の欠陥レベルが得られないが、それでもシリコン基板（ＳＯＩではない）が望まれる場合には、ステップ４２０及び４３０に示されたものと同じプロセスによるが、結合の前にＳＯＩ層の酸化物絶縁材を添加しない状態で、低欠陥シリコンの層を製造することができる。
【００１８】
[0028]ブロック４５０、４６０、４７５、４８０、４８５及び４９０により表わされたプロセスの第２部分は、全ＣＭＯＳ  ＬＳＩプロセス内のライン前端（ＦＥＯＬ）プロセス４４０に関連したものである。
【００１９】
[0029]プロセスの第１部分（即ち、ＳＯＩウェハプロセス４０５）において、ブロック４１０は、光学導波器及び他の光学的コンポーネントが製造されたハンドルウェハを形成することを含む。ブロック４２０は、ハンドルウェハに取り付けられるデバイスウェハであって、マイクロエレクトロニック回路を後で製造することのできる表面を与えるデバイスウェハを形成することを含む。又、ブロック４３０は、デバイスウェハをハンドルウェハに結合すると共に、エレクトロニック回路を後でＣＭＯＳ製造するための半導体表面を用意することを表わす。このプロセスの各段階は、一般的に上述した。上述したような技術を使用してＳｉＧｅ光学導波器がハンドルウェハに製造されるのは、このＳＯＩウェハプロセス４４０の間である。
【００２０】
[0030]プロセスの第２部分（即ち、ＦＥＯＬプロセス４４０）において、本出願人は、良く知られたＣＭＯＳ製造プロセスを、ある形式の製造を実行する異なる一般的製造段階に分割した。ＣＭＯＳ製造プロセスの各段階中に実行される一般的な機能は、次の通りである。ブロック４５０は、異なるデバイスに対して基板の領域を分離することを含む。ブロック４６０は、トランジスタウェルを製造することを含む。ブロック４７５は、ゲートと、ソース及びドレイン延長部とを製造することを含む。ブロック４８０は、側壁と、トランジスタのソース及びドレインとを製造することを含む。ブロック４８０の直後のブロック４７０は、ＣＭＯＳデバイスが製造される半導体の下で光学的準備基板内の導波器に光学検出器（例えば、ＳｉＧｅ超格子検出器）を下方に製造することを含む。ブロック４８５は、ゲート、ソース及びドレインへのオーミック接触を形成する珪素化合物プロセスを含む。ブロック４９０は、オーミック接触領域へと下方に延びるビアにタングステンプラグ（即ち、Ｗプラグ）を製造することを含む。
【００２１】
[0031]ＦＥＯＬプロセスが完了した後に、ライン後端（ＢＥＯＬ）段階が開始され、ここでは、複数の金属化層がデバイスの頂部に形成されて、デバイスを相互接続すると共に、デバイスへの信号及び電力のための導電性経路を与える。
【００２２】
[0032]ＣＭＯＳ製造ステップを、図２に示す以外の製造段階又はモジュールへとグループ分けする仕方は、種々のものがある。選択された製造段階間の境界を特にグループ分けし識別することは、単なる一例に過ぎない。これは、光学検出器の製造を受け容れるためにＣＭＯＳ  ＬＳＩプロセスをいかに変更するか説明するのに充分であろう。ステップをいかにグループ分けするか又は段階と段階との間の境界をどこに引くかは、中心的に重要なことではなく、光学検出器を製造するステップを全体的なＣＭＯＳ製造プロセスのどこに主として挿入するかが最も重要である。
【００２３】
[0033]図２及び図３に示す製造段階の各々で行われる主たるステップは、デバイス分離段階（ブロック４５０）からスタートして、以下に詳細に説明する。
【００２４】
[0034]図４Ａ−図４Ｉを参照すれば、デバイス分離段階（ブロック４５０）の始めに、二酸化シリコン層６１０をシリコンウェハ６００の表面に形成する（図４Ａを参照）。シリコン基板６００は、図１に示す結晶シリコンの上部層１６に対応することに注意されたい。即ち、シリコン基板６００は、光学的ネットワークが製造され且つ光学導波器が置かれた基板の頂部にのせられる。
【００２５】
[0035]二酸化シリコン層をシリコン上に形成した後に、窒化シリコンの薄膜６２０を二酸化シリコン６１０上に堆積する（図４Ｂを参照）。これは、通常、シラン又はジクロロシランが低いガス圧力でアンモニアと反応する化学気相堆積（ＣＶＤ）リアクタを使用することにより行われる。それにより生じた窒化シリコン６２０をホトレジスト層６３０で覆い、従来のホトリソグラフィー技術を使用してこれをパターン化し、分離トレンチが形成される開口を有するマスクを作成する（図４Ｃを参照）。次いで、乾式エッチングを使用して、マスクの開いた窓に浅い分離トレンチ６３５を形成する（図４Ｄを参照）。通常、乾式エッチングプロセスは、２つの異なる混合ガスの使用を伴う。例えば、第１の混合ガスは、窒化シリコン層を通る開口を形成するのに使用されるＣＦ４／ＣＨＦ３／Ｏ２でよく、又、第２の混合ガスは、シリコンにトレンチをエッチングするのに使用されるＨＢｒ／ＣＬ２／Ｏ２でよい。（もちろん、当業者に良く知られたように、他の混合ガスも考えられる。）トレンチを形成した後に、ホトレジスト６３０を除去し（図４Ｅを参照）、ウェハの露出したシリコンを酸化することにより酸化物膜の層６６０を形成する（図４Ｅを参照）。
【００２６】
[0036]露出したシリコンを酸化して薄い酸化物膜６６０を形成した後、ＣＶＤプロセスを使用して、厚い酸化物膜６６５をウェハに堆積して分離トレンチ６３５を埋める（図４Ｆを参照）。次いで、化学的機械的研磨（ＣＭＰ）を使用して、堆積された酸化物層６６５及び窒化シリコン層６２０の上部を除去する（図４Ｇを参照）。次いで、湿式エッチング（例えば、燐酸）を使用して、残りの窒化シリコン層６２０及びその下に横たわる酸化シリコン膜６１０を除去する（図４Ｈを参照）。最終的に、その後のインプランテーション段階中に露出シリコン面への金属汚染及び／又はダメージを防止するために、露出シリコンに犠牲的二酸化シリコンの保護層６９０を成長させる（図４Ｉを参照）。
【００２７】
[0037]図５Ａ−図５Ｆを参照して、トランジスタウェルの製造プロセスを以下に説明する。この一連のプロセスステップ中に、Ｎドープのウェル領域５１０及びＰドープのウェル領域５２０を製造する。Ｎウェル領域は、ｐＭＯＳ電界効果トランジスタのためのものであり、Ｐウェルは、ｎＭＯＳ電界効果トランジスタを製造するためのものである。Ｎウェル領域５１０を形成するために、ホトレジスト層５０２をウェハに形成し、Ｎウェル領域が形成されるエリアを露出するようにパターン化し、次いで、ｎ型ドーパント５０４（例えば、砒素又は燐）を露出エリアにインプランテーションする（図５Ａを参照）。インプランテーションが完了した後に、アッシング装置及び湿式プロセスを使用してホトレジスト５０２を除去する。同様の一連のステップを繰り返して、Ｐウェル領域５２０を形成する。より詳細には、別のホトレジスト層５０６をウェハ上に形成し、Ｐウェル領域が形成されるエリアを露出するようにパターン化し、次いで、ｐ型ドーパント５０８（例えば、ホウ素）を露出エリアにインプランテーションする（図５Ｂを参照）。
【００２８】
[0038]完成したトランジスタＮウェル５１０及びＰウェル５２０が図５Ｃに示されている。
【００２９】
[0039]ホトレジストを除去した後に、デバイス分離段階に堆積された犠牲的酸化物層６９０も除去し（図５Ｄを参照）、厚い第１ゲート酸化物層５４０を露出面に形成する（図５Ｅを参照）。これは、まもなく形成される真のゲート酸化物に対してきれいな表面を形成するためのものである。湿式エッチングプロセスを使用することにより、この厚い酸化物層５４０を直ちに除去し、最終的なゲート酸化物層を形成するためのウェル領域の表面を露出させる（図５Ｆを参照）。
【００３０】
[0040]これで、ウェハは、最終的なゲート酸化物と、ソース及びドレイン延長部とを形成する準備ができる。これらの素子を製造するためのプロセスの詳細が図６Ａ−Ｆに示されている。先ず、ｎウェル及びｐウェル領域５１０及び５２０の上の露出エリアに薄膜ゲート酸化物７００を形成する（図６Ａを参照）。酸化炉又は急速熱処理（ＲＴＰ）システムを使用して、この高品質の酸化物層を形成する。
【００３１】
[0041]ゲート酸化物を形成した後、ＣＶＤリアクタを使用することにより酸化物膜の頂部にポリシリコン層７０８を堆積する（図６Ｂを参照）。次いで、ポリシリコンの頂部において、ゲートを置くことが意図された場所の上で、ホトレジスト７１０をパターン化する（図６Ｃを参照）。ホトレジスト７１０により保護されないポリシリコン７０８の部分を、ポリシリコンエッチングプロセス技術を使用して除去する（図６Ｄを参照）。次いで、残りのホトレジスト７１０を除去し（図６Ｅを参照）、次いで、新たなホトレジスト層７３０をウェハに形成し、ソース及びドレイン延長部が形成されるべき領域を露出させるようにパターン化する。Ｐウェル領域に対してソース及びドレイン延長部７３３を形成するために、Ｎウェル領域をホトレジスト７３０により保護しながら、ｎ型ドーパントをインプランテーションする（図６Ｆ及び６Ｇを参照）。同様に、Ｎウェル領域に対してソース及びドレイン延長部７４３を形成するために、Ｎウェル領域を別のホトレジスト７４０により保護しながら、ｐ型ドーパントをインプランテーションする（図６Ｇ及び６Ｈを参照）。
【００３２】
[0042]次いで、側壁並びにソース及びドレインの製造段階４８０に進む（図２を参照）。この段階のプロセスステップが図７Ａ−Ｅに示されている。先ず、通常、ＣＶＤプロセスを使用することにより、酸化物膜又は窒化物膜８００を堆積する（図７Ａを参照）。次いで、ブランケットエッチングを使用して、酸化物又は窒化物膜８００の大部分を除去し、ゲート構造体の側壁８０２を後に残す（図７Ｂを参照）。次いで、ウェハをホトレジスト層８０６で覆い、Ｐウェル領域５２０を露出してＮウェル領域５１０を保護するようにホトレジストをパターン化し、次いで、ｎ型ドーパント（例えば、砒素、燐又はアンチモン）を、Ｐウェル領域５２０上のゲートポリシリコン、及びＰウェル領域のソース及びドレインエリアへインプランテーションし（図７Ｃを参照）、Ｐウェル領域に対するソース８１０及びドレイン８１２を形成する（図７Ｄを参照）。ホトレジスト８０６を除去し、同様の一連のステップを使用して、Ｎウェル領域のソース８３１及びドレイン８３３を形成する（図７Ｅを参照）。より詳細には、ウェハをホトレジスト層８２０で再び覆い、Ｎウェル領域５１０を露出してＰウェル領域５２０を保護するようにホトレジストをパターン化し、次いで、ｐ型ドーパント（例えば、ホウ素）を、Ｎウェル領域上のゲートポリシリコンエリア７１０、及びＮウェル領域のソース及びドレインエリアへインプランテーションする（図７Ｄを参照）。これは、Ｎウェル領域に対するソース８３１及びドレイン８３３を形成する（図７Ｅを参照）。次いで、第２のホトレジスト８２０を除去し、アニールを実行して、新しくインプランテーションされたソース及びドレイン領域にドーパントを打ち込むことができる（図７Ｅを参照）。アニールプロセスに対し、通常、炉又はＲＴＰシステムのいずれかが使用される。これは、ウェハが約１０５０℃の温度に露出される点である。ＣＭＯＳ製造プロセスにおいて、この点以降は、プロセス温度が通常６５０℃を越えない。
【００３３】
[0043]先に述べたように、このアニールの後は、プロセス温度が６５０℃を越えないので、これは、高いアニール温度に露出させることで破壊されることのある光学検出器を製造するのに適した点である。
【００３４】
[0044]図１に戻ると、ＣＭＯＳ  ＬＳＩプロセスのこの点において光学検出器を製造するには、酸化物層１４の下に横たわるシリコン基板１２内の光学導波器３０の領域まで下方にトレンチを形成することが必要である。図中では電気的デバイスと光学的デバイスとの相対的寸法に歪みがあることに注意されたい。通常、ＣＭＯＳデバイスが製造される上部シリコン層は、数十ナノメーター程度の厚みである。上部シリコンを、光学回路を含む下に横たわるシリコンから分離しているシリコン層は、数ナノメーター程度の厚みである。又、下に横たわるシリコン基板の導波器は、１から２ミクロン程度の厚みである。換言すれば、光学的コンポーネントは、それらの全体的サイズに比して、表面に非常に接近しており、且つ上に横たわるＣＭＯＳデバイスよりも垂直方向寸法が数桁も大きい。
【００３５】
[0045]又、上記で示唆したように、異なる基板を使用できると共に、厳密なトランジスタ及びウェルの形成は、どんな形式の基板が形成されるかに依存することにも注意されたい。例えば、完全に空乏のＳＯＩは、絶縁層の頂部に１５ｎｍのＳｉを有するだけであり、即ちウェルの形成は、それを完全に実施すべき場合でも非常に浅いものとなる。次いで、層移送又はｅｐｉ層生長により形成された部分的に空乏のＳＯＩ、ｅｐｉ基板、光学的準備ｅｐｉウェハがある。更に、例えば、異なるゲート長さ及び／又はゲート酸化物厚みを使用して１つのダイ又は基板に製造された多数の形式のトランジスタもある。
【００３６】
[0046]図８Ａ−図８Ｉは、一形式の光学検出器を基底シリコンのＳｉＧｅ導波器１０００のレベルに下方に製造するステップを示す。これらの図は、紙面に垂直方向に延びる光学導波器の端面図である。この場合に、製造される光学検出器は、ＳｉＧｅ超格子光学検出器で、これは、特に、８５０℃程度の温度に後で露出されることによりダメージを受け易いものである。
【００３７】
[0047]これら検出器を製造するための準備において、且つこの点以前に製造されたＣＭＯＳデバイスを保護するために、犠牲的酸化物又は窒化物層或いは他の材料スタック１０１０を先ずウェハの表面に堆積する（図８Ａを参照）。次いで、ホトレジスト層１０２０をウェハ表面１０２０に堆積し、光学検出器が製造される場所の上に開口を画成するようにパターン化する（図８Ｂを参照）。次いで、露出した酸化物層及び基底シリコンをエッチング除去することによりトレンチ１０３０を形成する（図８Ｃを参照）。このエッチングは、トレンチ１０３０を掘るようにタイミング合わせされ、その深さは、少なくとも光学導波器１０００の底部１０３５まで延びる（図８Ｂを参照）。トレンチ１０３０を製造した後に、ホトレジスト層１０２０を剥離し、これで、ウェハは、トレンチに光学検出器を製造する準備ができる（図８Ｄを参照）。
【００３８】
[0048]ＳｉＧｅ超格子検出器は、シリコン及びＳｉＧｅの薄い層を交番させることで形成される。超格子の基本的な構築ブロックは、シリコン層の頂部に成長されるＳｉＧｅ層である。これら２つの材料は、格子定数が若干異なるので、ＳｉＧｅ層に歪が誘起されてそのバンド構造を変化させ、１２００−１３００ｎｍの光を吸収するようになる。ＳｉＧｅ層は、Ｇｅの割合が少なくとも約６０％の状態で弛緩せずに歪を持続するに足る薄さに保たれる（例えば、約６ｎｍ）。シリコン層は、約２９ｎｍの厚みである。この基本的な２層構築ブロックを約２０回繰り返して、約１ミクロン高さのスタックを形成する。ここに述べる実施形態では、エピタキシャルプロセスを使用して、これらの層を、プロセス全体にわたり供給ガスの組成を変化して成長させ、個々の層を堆積する（図８Ｅを参照）。
【００３９】
[0049]シリコン及びＳｉＧｅの複数の層１０４０をウェハの全面に堆積して、形成されたトレンチへと下方に延びるようにする。複数の層１０４０の第１の層１０４１は、完成したデバイスにおいて検出器構造体への後部接触部として機能するｐ型層である。この最初のｐ型層上に次々に形成される層は、超格子構造を形成するためのシリコン及びＳｉＧｅの交番層である。充分な数のシリコン及びＳｉＧｅ層が堆積された後に、最終的なｎ型層１０４２を堆積して、トレンチの残部を埋める。次いで、ＣＭＰを使用して、堆積した酸化シリコンと、ウェハの表面に予め形成されたダミー酸化物層上のシリコン及びＳｉＧｅの層とを除去する。平坦化された面を形成するＣＭＰは、ダミー酸化物層に達したときに停止される（図８Ｆを参照）。（或いは又、犠牲層への堆積がほとんど又は全くない状態でトレンチのエリアにＳｉＧｅを選択的に堆積することもできる。）これは、検出器の各側に１つずつ、２つの領域１０５０ａに、ｐ型層１０４１を露出したままにする。これらの露出領域１０５０ａは、検出器の背面への接触部が次に形成される場所である。
【００４０】
[0050]領域１０５０ａへのｐ型接触部を形成するために、領域１０５０ａに開口を画成するように、パターン化されたホトレジスト層１０６０をウェハの表面に形成する。次いで、ｐ型ドーパント（例えば、ホウ素）を領域１０５０ａにインプランテーションする（図８Ｇを参照）。この第１のインプランテーションの後に、ホトレジスト層１０６０を除去し、次いで、トレンチの中央のｎ型領域内にｎ型接触部１０５０ｂを形成するための準備として第２のホトレジスト層を付着する。ｎ型接触領域１０５０ｂを形成するために、ホトレジスト層１０６６を、領域１０５０ｂに開口を画成するようにパターン化する。次いで、ｎ型ドーパント（例えば、砒素）を領域１０５０ｂにインプランテーションする（図８Ｈを参照）。最終的に、この第２のホトレジスト層１０６６を除去する。インプランテーションされたドーパントをそれに対応する接触領域により深く打ち込むために、約６５０℃の温度でアニールが実行される。
【００４１】
[0051]この同じプロセス又は同様のプロセスを使用して、狭いバンドギャップを利用する他の形式の検出器、例えば、ＳｉＧｅ合金又は不純物吸収検出器を製造できることに注意されたい。これらの検出器は、参考としてここにその内容を援用する２００４年５月２８日に出願された「Impurity-BasedWaveguide Detector System」と題する米国特許出願第１０／８５６，１２７号に説明されている。更に、例えば、ショットキー検出器、純Ｇｅ検出器、及び不純物ベースの検出器を含む他の設計の検出器をこの点において基板に一体化することもできる。
【００４２】
[0052]珪素化合物段階である次の段階の前に、ダミー酸化物をウェハの表面から除去し、既に製造されたＣＭＯＳ構造を露出させる。
【００４３】
[0053]図９を参照すれば、珪素化合物段階は、良く知られたプロセスを使用して、ゲート、ドレイン及びソースへのオーミック接触を形成する。珪素化合物は、ＣＭＯＳデバイスのゲートポスト並びにソース及びドレインの頂部にチタン、コバルト、白金又はニッケルを堆積することにより形成される（図９の領域９６０及び９６２を参照）。コバルト珪素化合物プロセスでは、プラズマ気相堆積（例えば、スパッタリング）によりウェハの表面にコバルトを堆積する。次いで、ＲＴＰシステム内にガスを生成する雰囲気中でウェハを約４５０℃に急速加熱し、ウェハを湿式エッチングして、望ましからぬ膜をどこかから除去し、最終的に、ウェハを８００℃で第２のＲＴＰに露出させる。これにより、接触領域にＣｏＳｉ２が生成される。
【００４４】
[0054]ＦＥＯＬプロセスの最終段階（即ち、Ｗプラグ段階）は、ＣＭＯＳデバイスと、ライン後端（ＢＥＯＬ）段階中にこれらデバイスの上に後で形成される金属化部分との間に電気的接続を与えるタングステンプラグを形成することを含む。
【００４５】
[0055]図１０Ａ−図１０Ｇを参照すれば、Ｗプラグ段階の始めに、薄いエッチングストッパ層１２１０をウェハの表面に堆積する（図１０Ａを参照）。次に、ドープされた酸化シリコンの厚い層１２２０をエッチングストッパ層１２１０の頂部に堆積する（図１０Ｂを参照）。ドープされた酸化シリコン１２２０は、ＣＶＤリアクタを使用して堆積され、又、堆積される材料は、通常、ＢＳＧ又はＢＰＳＧのいずれかである。次いで、ＣＭＰを使用してウェハを平坦化し（図１０Ｃを参照）、その平坦化された表面にホトレジストのパターン化層を形成する。ホトレジスト層の開口は、タングステンプラグが後で形成されるところのＣＭＯＳデバイスの珪素化合物接触エリアまでの接触ホールに対する希望の位置を定義する。次いで、酸化シリコンを通して、エッチングストッパ層１２１０まで接触ホールをエッチングする（図１０Ｄを参照）。次いで、エッチングストッパ層を通して珪素化合物領域に至る異なるエッチング開口を形成する（図１０Ｅを参照）。これで、接触ホールが完全に形成された状態で、チタン又は窒化チタンのようなバリア金属の薄い層１２６０をウェハの表面及び接触ホール内に堆積する。次いで、ＣＶＤリアクタを使用して、ホールにタングステンを埋める（図１０Ｆを参照）。最終的に、ＣＭＰを使用して、ウェハの頂部のタングステン及びバリア層材料を除去し、接触ホールにタングステンプラグのみを残す（図１０Ｇを参照）。
【００４６】
[0056]次の段階は、ライン後端段階で、この間に、金属化部分、通常、複数の金属化層を基板の頂部に形成してデバイスを相互接続する。
【００４７】
[0057]おそらく、集積回路の全製造プロセスにおいて検出器製造プロセスの適切な配置を識別するためのより一般的な基準は、「熱履歴(thermalbudget)」と称されるものである。プロセスステップの熱履歴は、適用温度の許容累積シーケンス・対・製造されている構造体にダメージを及ぼさずに所与のプロセスステップに適用できる時間である。その後の各プロセスステップは、ある温度をある時間中適用することを必要とし、且つ以前のプロセスの熱履歴に影響を及ぼす。適切なシーケンスを与え、シーケンスの順序を決定するための方法における問題は、プロセスの熱履歴に関係している。プロセスの順序は、一般に、最も高い熱履歴（最高温度・対・許容時間）をもつステップを最初に処理し、次いで、その後の各ステップに対して低い熱履歴をもつステップを処理することにより決定される。このように、１つのプロセスがそれ以前に製造された構造体にダメージを及ぼすことなく、プロセスの全シーケンスを実行することができる。
【００４８】
[0058]所与のプロセス段階中に消費される熱履歴の部分は、所与の温度でウェハが処理される時間の特定量（必ずしも温度と時間の積ではない）により決定される。例えば、ドーパント拡散プロセスでは、ドーパントが拡散を許される距離は、温度の上昇と共に指数関数的に増加するが、時間の平方根として増加するだけである。しかし、温度と、その温度における時間の両方が、プロセスに影響し、両方ともその作用について考慮されねばならない。一般に、温度が優勢な影響を与えるが、低い温度でも充分に時間の長いプロセスは、高い温度であるが時間の短いプロセスよりも、あるプロセスに対して大きな影響を及ぼし得る。しかしながら、所与のストレスのもとで材料が段階変化（溶融又は固化）するようなあるプロセスは、ほぼ完全に温度が優勢となり、その温度に到達すると、溶融が非常に迅速に行われる。
【００４９】
[0059]半導体製造プロセスについては、通常、使用できるプロセス温度及び時間を制限する関連熱履歴が存在する。個々のデバイスにも、希望のデバイス性能を達成すべき場合に越えることのできない関連熱履歴がある。上述した光学検出器の製造は、全回路製造プロセス内において、集積回路の製造を完了するために使用されるその後のプロセスが光学検出器の熱履歴を越えないように配置される。
【００５０】
[0060]他の実施形態は、特許請求の範囲内に示す。
【図面の簡単な説明】
【００５１】
【図１】光学的準備基板を表わす概略図である。
【図２】光学検出器の製造が行われるときの製造プロセスを示すフローチャートである。
【図３】珪素化合物段階の直前に検出器の製造を含むように変形された典型的なＣＭＯＳ  ＬＳＩ製造プロセスのライン前端（ＦＥＯＬ）部分のプロセス段階を示すフローチャートである。
【図４Ａ】デバイス分離段階の主要ステップを示す図である。
【図４Ｂ】デバイス分離段階の主要ステップを示す図である。
【図４Ｃ】デバイス分離段階の主要ステップを示す図である。
【図４Ｄ】デバイス分離段階の主要ステップを示す図である。
【図４Ｅ】デバイス分離段階の主要ステップを示す図である。
【図４Ｆ】デバイス分離段階の主要ステップを示す図である。
【図４Ｇ】デバイス分離段階の主要ステップを示す図である。
【図４Ｈ】デバイス分離段階の主要ステップを示す図である。
【図４Ｉ】デバイス分離段階の主要ステップを示す図である。
【図５Ａ】トランジスタウェル段階の主要ステップを示す図である。
【図５Ｂ】トランジスタウェル段階の主要ステップを示す図である。
【図５Ｃ】トランジスタウェル段階の主要ステップを示す図である。
【図５Ｄ】トランジスタウェル段階の主要ステップを示す図である。
【図５Ｅ】トランジスタウェル段階の主要ステップを示す図である。
【図５Ｆ】トランジスタウェル段階の主要ステップを示す図である。
【図６Ａ】ゲート及びソース／ドレイン延長段階の主要ステップを示す図である。
【図６Ｂ】ゲート及びソース／ドレイン延長段階の主要ステップを示す図である。
【図６Ｃ】ゲート及びソース／ドレイン延長段階の主要ステップを示す図である。
【図６Ｄ】ゲート及びソース／ドレイン延長段階の主要ステップを示す図である。
【図６Ｅ】ゲート及びソース／ドレイン延長段階の主要ステップを示す図である。
【図６Ｆ】ゲート及びソース／ドレイン延長段階の主要ステップを示す図である。
【図６Ｇ】ゲート及びソース／ドレイン延長段階の主要ステップを示す図である。
【図６Ｈ】ゲート及びソース／ドレイン延長段階の主要ステップを示す図である。
【図７Ａ】側壁及びソース／ドレイン段階の主要ステップを示す図である。
【図７Ｂ】側壁及びソース／ドレイン段階の主要ステップを示す図である。
【図７Ｃ】側壁及びソース／ドレイン段階の主要ステップを示す図である。
【図７Ｄ】側壁及びソース／ドレイン段階の主要ステップを示す図である。
【図７Ｄ】側壁及びソース／ドレイン段階の主要ステップを示す図である。
【図８Ａ】検出器製造プロセスの主要ステップを示す図である。
【図８Ｂ】検出器製造プロセスの主要ステップを示す図である。
【図８Ｃ】検出器製造プロセスの主要ステップを示す図である。
【図８Ｄ】検出器製造プロセスの主要ステップを示す図である。
【図８Ｅ】検出器製造プロセスの主要ステップを示す図である。
【図８Ｆ】検出器製造プロセスの主要ステップを示す図である。
【図８Ｇ】検出器製造プロセスの主要ステップを示す図である。
【図８Ｈ】検出器製造プロセスの主要ステップを示す図である。
【図８Ｉ】検出器製造プロセスの主要ステップを示す図である。
【図９】珪素化合物段階を示す図である。
【図１０Ａ】タングステンプラグ製造段階を示す図である。
【図１０Ｂ】タングステンプラグ製造段階を示す図である。
【図１０Ｃ】タングステンプラグ製造段階を示す図である。
【図１０Ｄ】タングステンプラグ製造段階を示す図である。
【図１０Ｅ】タングステンプラグ製造段階を示す図である。
【図１０Ｆ】タングステンプラグ製造段階を示す図である。
【図１０Ｇ】タングステンプラグ製造段階を示す図である。
【符号の説明】
【００５２】
１０…光学的準備基板、１２…ベース基板、１４…絶縁層、１６…上部層、２０…光信号分配ネットワーク、３０…光学導波器、３２…光検出器、３６…レンズ配列体、３８…光ファイバ、４０…マイクロエレクトロニック回路、４０５…ＳＯＩウェハプロセス、４４０…ＦＥＯＬプロセス、６００…シリコン基板、６１０…二酸化シリコン層、６２０…窒化シリコンの薄い膜、６３０…ホトレジスト、６３５…トレンチ、６６０…酸化物膜の薄い層、６６５…酸化物の厚い層、５０２…ホトレジスト、５０４…ｎ型ドーパント、５０６…別のホトレジスト層、５０８…ｐ型ドーパント、５１０…Ｎドープのウェル領域、５２０…Ｐドープのウェル領域、５４０…ゲート酸化物層、６９０…犠牲的酸化物層、
【図１】
2006529055.tif 000003
【図２】
2006529055.tif 000004
【図３】
2006529055.tif 000005
【図４Ａ】
2006529055.tif 000006
【図４Ｂ】
2006529055.tif 000007
【図４Ｃ】
2006529055.tif 000008
【図４Ｄ】
2006529055.tif 000009
【図４Ｅ】
2006529055.tif 000010
【図４Ｆ】
2006529055.tif 000011
【図４Ｇ】
2006529055.tif 000012
【図４Ｈ】
2006529055.tif 000013
【図４Ｉ】
2006529055.tif 000014
【図５Ａ】
2006529055.tif 000015
【図５Ｂ】
2006529055.tif 000016
【図５Ｃ】
2006529055.tif 000017
【図５Ｄ】
2006529055.tif 000018
【図５Ｅ】
2006529055.tif 000019
【図５Ｆ】
2006529055.tif 000020
【図６Ａ】
2006529055.tif 000021
【図６Ｂ】
2006529055.tif 000022
【図６Ｃ】
2006529055.tif 000023
【図６Ｄ】
2006529055.tif 000024
【図６Ｅ】
2006529055.tif 000025
【図６Ｆ】
2006529055.tif 000026
【図６Ｇ】
2006529055.tif 000027
【図６Ｈ】
2006529055.tif 000028
【図７Ａ】
2006529055.tif 000029
【図７Ｂ】
2006529055.tif 000030
【図７Ｃ】
2006529055.tif 000031
【図７Ｄ】
2006529055.tif 000032
2006529055.tif 000033
【図８Ａ】
2006529055.tif 000034
【図８Ｂ】
2006529055.tif 000035
【図８Ｃ】
2006529055.tif 000036
【図８Ｄ】
2006529055.tif 000037
【図８Ｅ】
2006529055.tif 000038
【図８Ｆ】
2006529055.tif 000039
【図８Ｇ】
2006529055.tif 000040
【図８Ｈ】
2006529055.tif 000041
【図８Ｉ】
2006529055.tif 000042
【図９】
2006529055.tif 000043
【図１０Ａ】
2006529055.tif 000044
【図１０Ｂ】
2006529055.tif 000045
【図１０Ｃ】
2006529055.tif 000046
【図１０Ｄ】
2006529055.tif 000047
【図１０Ｅ】
2006529055.tif 000048
【図１０Ｆ】
2006529055.tif 000049
【図１０Ｇ】
2006529055.tif 000050
【国際調査報告】
2006529055.tif 000051