(57)【要約】  書込み時間よりも長い読取り時間を有し、並列読取り操作を実施するメモリ・デバイスが開示される。並列読取り操作は、読取り時間を節約し、それにより、着信データと、事前にメモリに記憶されているメモリ・データとを比較するステップを含む書込み操作を加速させる。本発明は、特に、０Ｔ１ＭＴＪメモリ・セルを有するＭＲＡＭメモリに適用可能である。並列読取り操作は、メモリから、比較すべき大量のデータ、または全てのデータを第１の一時メモリ内に並列に読み取ることを含む。書込みデータは、第２の一時メモリに記憶される。第１の一時メモリに含まれるメモリ・データが、第２の一時メモリに含まれ、同じアドレス情報に割り当てられた対応する書込みデータと比較される。対応するメモリ・データと異なる書込みデータのみがメモリに書き込まれる。
2006528398.tif 000002
【特許請求の範囲】
【請求項１】
アドレス情報に割り当てられるメモリ・データをメモリ・セクションに記憶するためのメモリであって、書込み時間に比べて長い読取り時間を有するメモリと、
前記メモリに結合され、着信書込み要求に含まれるアドレス情報によって定義された前記メモリの複数のセクションから、または全てのセクションからメモリ・データを並列に読み取るように構成された読取り制御ユニットと、
メモリ・データを並列に受信し、記憶するように構成された少なくとも１つの第１の一時メモリと、
前記メモリに宛てられた前記着信書込み要求に含まれるデータの少なくとも一部を記憶するように構成された少なくとも１つの第２の一時メモリと、
前記少なくとも１つの第１および第２の一時メモリに結合され、前記第１の一時メモリに記憶されたメモリ・データを、前記第２の一時メモリに記憶され、同じアドレス情報に割り当てられたデータと比較し、各比較結果を示す出力を提供するように構成された比較器ユニットと
を備えるメモリ・デバイス。
【請求項２】
前記読取り制御ユニットが、前記メモリのメモリ・セクションからの数回の並列読取り操作を順次行うように構成され、それにより、前記着信書込み要求に含まれるアドレス情報によって定義された全てのセクションが、前記数回の読取り操作によって網羅される請求項１に記載のメモリ・デバイス。
【請求項３】
前記読取り制御ユニットが、前記書込み要求に含まれるアドレス・データを受信した直後に、並列読取り操作を開始するように構成された請求項１に記載のメモリ・デバイス。
【請求項４】
前記読取り制御ユニットが、前記比較器ユニットが前記少なくとも１つの第２の一時メモリに記憶された書込みデータと、前記少なくとも１つの第１の一時メモリ内の対応するメモリ・データとの比較を行う間に、並列読取り操作を行うように構成された請求項１に記載のメモリ・デバイス。
【請求項５】
前記少なくとも１つの第２の一時メモリが、前記少なくとも１つの第１の一時メモリの記憶容量よりも、読取り時間と書込み時間との比に等しい倍数だけ大きい記憶容量を有する請求項４に記載のメモリ・デバイス。
【請求項６】
前記比較器ユニットおよび前記メモリに結合され、前記第１の一時メモリに含まれる対応するメモリ・データとの相違を前記比較器ユニットの前記出力が示す書込みデータのみを前記メモリに順次書き込むように構成された書込み制御ユニットを備える請求項１に記載のメモリ・デバイス。
【請求項７】
前記書込み制御ユニットが、直接書込み操作またはトグル書込み操作として書込み操作を行うように構成された請求項６に記載のメモリ・デバイス。
【請求項８】
前記読取り制御ユニットが、前記書込み制御ユニットが１回または複数回の書込み操作を行っている間に、並列読取り操作を行うように構成された請求項６または７に記載のメモリ・デバイス。
【請求項９】
前記メモリが、０Ｔ１ＭＴＪメモリ・セルを備える請求項１に記載のメモリ・デバイス。
【請求項１０】
メモリのメモリ・セクションに記憶されているデータを、書込み要求に含まれる着信データと比較するための方法であって、前記メモリが、書込み時間よりも長い読取り時間を有し、
ａ）データおよびアドレス情報を備える書込み要求を受信するステップであって、前記アドレス情報が、少なくとも１つのメモリ・セクションを定義するステップと、
ｂ）前記書込み要求に含まれるアドレス情報によって定義された前記メモリの複数のセクションから、または全てのセクションからデータを並列に読み取るステップと、
ｃ）読み取られた前記メモリ・データを第１の一時メモリに記憶するステップと、
ｄ）前記書込み要求によって含まれるデータの少なくとも一部を第２の一時メモリに記憶するステップと、
ｅ）前記第１の一時メモリに含まれる前記メモリ・データを、前記第２の一時メモリに含まれ、同じアドレス情報に割り当てられた対応するデータと比較するステップと、
ｆ）前記比較の結果を示す出力を提供するステップと
を含む方法。
【請求項１１】
前記対応するメモリ・データとの相違を前記出力が示す書込みデータのみを前記メモリに書き込むステップを含む請求項１０に記載の方法。
【請求項１２】
前記書込みステップが、直接書込み操作として、またはトグル書込み操作として行われる請求項１１に記載の方法。
【請求項１３】
ステップｂ）およびｃ）が、ステップｄ）と並列に行われる請求項１０に記載の方法。
【請求項１４】
前記メモリのメモリ・セクションからの数回の並列読取り操作が行われ、それにより、前記着信書込み要求に含まれるアドレス・データによって定義された全てのセクションが、前記数回の読取り操作によって網羅される請求項１０に記載の方法。
【請求項１５】
並列読取り操作が、前記書込み要求に含まれるアドレス・データを受信した直後に行われる請求項１０に記載の方法。
【請求項１６】
書込みデータが、前記メモリに順次書き込まれる請求項１０に記載の方法。
【請求項１７】
並列読取り操作が、１回または複数回の書込み操作が行われる間に行われる請求項１０に記載の方法。
【請求項１８】
０Ｔ１ＭＴＪメモリ・セルを有するＭＲＡＭメモリにおいて行われる請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書込み時間に比べて長い読取り時間を有するメモリ・デバイスと、そのようなメモリのメモリ・セクションに記憶されたデータを、書込み要求に含まれる着信データと比較するための方法とに関する。
【背景技術】
【０００２】
磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）および強誘電体ＲＡＭ（ＦｅＲＡＭ）などの新たなメモリ技術は、不揮発性記憶装置を、高密度、高速、低電力消費、および低費用など現在のメモリ技術の様々な有用な特性と組み合わせることができるそれらの将来性により、大きな注目を集めている。
【０００３】
よく知られているＭＲＡＭ技術は、２つの交差電極間に磁気トンネル接合（ＭＴＪ）素子を有する層構造を備えたメモリ・セルに基づいている。メモリ・セルは、典型的には、マトリックスの形態で配置される。電極は、ビット線およびワード線と呼ばれる。ＭＴＪ素子は、２つの異なる抵抗値を有するプログラム可能な抵抗器として働く。
【０００４】
書込み操作では、ビット線とワード線との両方に電流を通すことによってメモリ・セルが選択される。ビット線とワード線との交差点で、ワード線およびビット線電流によって引き起こされる２つの磁場が、ＭＴＪ素子の層の磁気モーメントと相互作用する。２つの磁場は、選択されたワード線と選択されたビット線との交点にあるＭＴＪ素子を抵抗状態間で切り換えるのに十分強い磁場を加える。セルにプログラムされる抵抗状態は、ビット線内の電流の方向に依存する。
【０００５】
読取り操作では、選択されたメモリ・セルの抵抗状態を確かめるために、選択されたビット線に小さなセンス電流が印加される。選択されたセルのみを通ってセンス電流が流れることを保証するために、トランジスタなどの選択素子が、ビット線と、ベース電極と呼ばれる第３の電極との間で、各メモリ・セルに接続される。選択されたビット線と選択されたベース電極とにセンス電圧を印加するときに、選択されたメモリの選択トランジスタが導電状態に切り換えられる。他の全てのメモリ・セルの選択トランジスタは、それらを通る電流の流れを阻止するので、センス電流は、活性化されたビット線とベース電極との交点にあるセルのみを通って流れる。このメモリ・セルの抵抗状態に応じて、センス電流は、２つの可能な電流値の一方を取り、これら電流値は、メモリ・セルに記憶することができる２つの可能なビット値を示す。ＭＴＪ素子と組み合わせて１つの選択トランジスタを備えるメモリ・セルは、１Ｔ１ＭＴＪメモリ・セルと呼ばれる。
【０００６】
１Ｔ１ＭＴＪメモリ・セルに基づくＭＲＡＭデバイスの主な欠点は、メモリ・セルの密度が、競合する半導体メモリ・デバイスの密度よりも低いことである。これは、メモリ・セルの大きなサイズに起因し、主に選択トランジスタによって引き起こされる。選択トランジスタは、それが属するメモリ・セルのＭＴＪ素子よりも遥かに大きい。メモリ・セルのトランジスタを省くことは、遥かに高いセル密度を可能にし、このセル密度は、半導体メモリ・デバイスのセル密度に匹敵し、セルの３次元アレイを採用することによって、より大きくすることさえできる。１つのＭＴＪ素子を有し、トランジスタを有しないメモリ・セルは、０Ｔ１ＭＴＪメモリ・セルと呼ばれる。
【０００７】
０Ｔ１ＭＴＪメモリ・セルの第１の主要な欠点は、トランジスタを省くことが、読取り操作の選択性を取り除くことである。０Ｔ１ＭＴＪメモリでは、読取り操作のセンス電流は、活性化されたビット線とワード線との間の接続を確立する近隣のセルを通る複数の電流経路からの寄与に分割される。任意のメモリ・セルを選択解除する方法がないので、各経路が別々のメモリ・セルを含む。したがって、読取り操作において特定のメモリ・セルの状態を判定することは困難である。この問題はまた、本明細書では漏れの問題とも呼ばれる。
【０００８】
したがって、この問題に対する全ての知られている解決策は、読取りのための時間スパンがより長くなる。メモリ・セルに含まれるビット値を判定するのに必要とされる時間スパンはまた、読取り時間とも呼ばれる。０Ｔ１ＭＴＪメモリ・セルの読取り時間は、現在、１マイクロ秒の桁数にある。１つの解決策は、例えば、最初に状態を読み取り、次いでセルに書き込み、再び読み取り、前の状態と比較することによって、メモリ・セルの状態を読み取ることである。相違が検出される場合、元の値が、別の書込みステップによって復元される。このタイプの読取り操作は、書込み操作よりも遥かに長い時間がかかることは明らかである。書込み操作を行うのに必要とされる時間スパンは、書込み時間と呼ばれる。１つのメモリ・デバイスの読取り時間と、別のメモリ・デバイスの書込み時間または読取り時間との比較について述べるとき、比較される操作が、同様の、または等しい量のデータを含むことが仮定される。
【０００９】
０Ｔ１ＭＴＪメモリ・セルの別の主要な欠点は、長い読取り時間が、１Ｔ１ＭＴＪベースのメモリ・デバイスから知られている省電力書込み方法の使用を妨げることである。そのような省電力書込み方法は、着信書込みデータと、記憶されているメモリ・データとの比較を活用する。詳細には、書込み要求と共に受信される書込みデータが、書込み要求と共に受信されるアドレス・データに対応するメモリ・セルに既に記憶されているデータと比較される。比較の後、各書込みデータとは異なるビット値を記憶しているメモリ・セルのみが上書きされる。
【００１０】
そのような比較を活用する書込み操作は、本明細書では、条件付き書込み操作と呼ばれる。条件付き書込み操作では、書込み要求によってアドレス指定されたメモリ・セルの一部のみが、異なる値で実際に上書きされる。上述したような読取り、比較、および条件付き書込みプロセスを含む書込み操作に必要とされる電力は、最初に比較をせずに、全てのアドレス指定されたメモリ・セルを無条件で上書きするために消費される電力よりも小さいので、電力が節約される。
【００１１】
１Ｔ１ＭＴＪメモリ・セルを有する不揮発性メモリに書き込むための省電力方法を実施する従来技術ＭＲＡＭメモリ・デバイスは、米国特許第2002/0159286A1号に記載されている。
【００１２】
米国特許第2002/0159286A1号では、この方法は、読取りデータ・ラッチおよび書込みデータ・ラッチを使用して実施される。現行の書込み要求によってアドレス指定されたメモリ・セルからのメモリ・データは、読取りデータ・ラッチに一時的に記憶される。着信書込みデータは、書込みデータ・ラッチに一時的に記憶される。データ比較器回路が、書込みデータと、同じメモリ・アドレスに割り当てられたメモリ・データとを比較する。対応するデータが同一である場合、書込み操作が終了する。対応するデータが異なる場合、各メモリ・セルを選択して上書きするように、ワード線ドライバおよびビット線ドライバが活性化される。
【００１３】
米国特許第2002/0159286A1号の書込み方法は、本来的に、一方の側での条件付き書込み操作と、他方の側での無条件の書込み操作とに必要とされる書込み時間の間の差が無視することのできるものであることを活用する。０Ｔ１ＭＴＪメモリ・セルを有するメモリ・デバイスにおいて、または一般的に言えば、書込み時間に比べて長い読取り時間を有する任意のメモリ・デバイスにおいて、この省電力書込み方法を採用することは、読取り操作に既に必要とされている長い時間スパンを超えて、条件付き書込み操作を遅くする。これは、メモリ・デバイスを、フラッシュ・メモリなど既存の半導体技術と競合するには劣ったものにする。
【００１４】
要約すると、一方で、現行のＭＲＡＭ技術は、競合する半導体技術と比べてかなり小さいセル密度を提供する。他方で、高密度ＭＲＡＭデバイスは、長い読取り時間という犠牲を払ってしか提供することができない。長い読取り時間は、特に書込み操作で電力を節約するために、例えば事前に記憶されているデータとの比較のための読取りステップを含む書込み操作の使用を妨げる。
【００１５】
長い読取り時間は、例えば大容量データ記憶では受け入れることができるが、高い電力消費は、既存の技術と比較して主要な欠点となる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、書込み時間と比較して読取り時間が長くなる前述の欠点を少なくとも部分的に補償する、長い読取り時間を有するメモリ・デバイスを提供することである。
【００１７】
本発明の別の目的は、書込みアクセスと比べて遅い読取りアクセスを有するメモリ・デバイスにおいてもまた有用である、メモリのメモリ・セクションに記憶されたメモリ・データとデータを比較するための方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の第１の態様によれば、
アドレス情報に割り当てられるメモリ・データをメモリ・セクションに記憶するためのメモリであって、書込み時間に比べて長い読取り時間を有するメモリと、
前記メモリに結合され、着信書込み要求に含まれるアドレス・データによって定義されたメモリの複数のセクションから、または全てのセクションからメモリ・データを並列に読み取るように構成された読取り制御ユニットと、
読取り制御ユニットによって読み取られたメモリ・データを並列に受信し、記憶するように構成された少なくとも１つの第１の一時メモリと、
前記メモリに宛てられた着信書込み要求に含まれるデータを記憶するように構成された少なくとも１つの第２の一時メモリと、
前記第１および第２の一時メモリに結合され、第１の一時メモリに記憶されたメモリ・データを、第２の一時メモリに記憶され、同じアドレス情報に割り当てられた書込みデータと比較し、各比較結果を示す信号を出力で提供するように構成された比較器ユニットと
を備えるメモリ・デバイスが提供される。
【００１９】
本発明の第１の態様のメモリ・デバイスは、書込み時間と比較して読取り時間が長いという欠点を、メモリに記憶されている複数のデータを並列に読み取ることによって少なくとも部分的に補償することができるという概念に基づいている。複数のデータを並列に読み取るステップは、１ビットに対する読取りステップとほぼ同じ時間内で行うことができるので、長い読取り時間を有するメモリ・デバイスにおいて、より大量のメモリ・データが読み取られる読取り操作を、より短い読取り時間を有するメモリ・デバイスでの順次読取り操作とほぼ同じ速さで行うことができる。
【００２０】
本発明のメモリ・デバイスは、メモリに結合され、着信書込み要求に含まれるアドレス・データによって定義されたメモリの複数のセクションから、または全てのセクションからメモリ・データを並列に読み取るように構成された読取り制御ユニットを備える。読取り操作を行うために、読取り制御ユニットは、好ましくは、対応するアドレス・データを備える少なくとも１つの読取り要求を生成し、その読取り要求をメモリに送信するように構成される。
【００２１】
「並列に読み取ること」とは、メモリの複数のメモリ・セルに記憶されたビット、バイト、またはワードなど複数のデータが、少なくとも部分的な時間的重なりをもって読み取られることを意味する。並列に読み取ることはまた、本明細書では以後、並列読取り操作とも呼ばれる。メモリ・セクションは、一実施形態では１つのメモリ・セルであり、別の実施形態では、メモリ・セルの行または列、あるいはメモリ・セルの任意の他の組合せなど、いくつかのメモリ・セルである。
【００２２】
並列読取り操作は、メモリから複数のデータを読み取るために、メモリからの１つのビット値の単一読取り操作とほぼ同じ時間を必要とする。したがって、並列に読み取られるデータの数が大きければ大きいほど、かつ時間的重なりが大きければ大きいほど、順次読取り操作と比較して時間の利得が高くなる。一実施形態では、異なるメモリ・セルからの読取りが、同時に、すなわち技術的に可能な最大の時間的重なりをもって行われる。これは、特に大量のメモリ・データが読み取られる場合に、読取り時間をさらに短縮する。
【００２３】
本発明の第１の態様によるメモリ・デバイスでは、並列に読み取られるメモリ・データはまた、第１の一時メモリへ並列に受信される。それに対応して、第１の一時メモリは、複数のビット値を並列に受信するように構成された、メモリに結合された入力を有する。第１の一時メモリは、好ましくは、短い読取りおよび書込み時間を有する。例えば、第１の一時メモリのためにＳＲＡＭメモリが使用される。２つ以上の第１の一時メモリが存在することもある。
【００２４】
好ましくは、着信書込み要求によって変更される可能性がある全てのメモリ・データが、１回の並列読取り操作で読み取られる。２つ以上の第１の一時メモリが例えばメモリ・バンクの形態で提供される場合、読み取られるデータは、異なるメモリ・バンクに並列に送信されることがある。代替形態として、複数回の並列読取り操作が順次行われて、比較すべき全てのメモリ・データを網羅する。本発明の第１の態様のメモリ・デバイスの好ましい実施形態では、読取り制御ユニットは、メモリのメモリ・セクションからの複数回の並列読取り操作を逐次行うように構成され、それにより、着信書込み要求に含まれるアドレス・データによって定義された全てのセクションが、読取り操作によって網羅される。この実施形態は、大量の書込みデータを搬送する書込み要求に対処するのに有用である。比較すべき書込みデータは、複数回の作業サイクルで取り扱われる。
【００２５】
読取り制御ユニットは、好ましくは、読み取るべきメモリ・データを１回の並列読取り操作で並列に読み取ることができるか否かを解析するように構成される。そのように読み取ることができない場合、読取り制御ユニットは、全てのデータを網羅するために、適当な数の並列読取り要求を生成する。全てのデータを１回の並列読取り操作で読み取ることが可能であるか否かは、着信書込み要求の書込みデータの量に依存するだけでなく、メモリ・デバイスのハードウェア設計、および特にメモリと第１の一時メモリとの間のバスの幅にも依存する。一実施形態では、１回の並列読取り操作で読み取ることができる範囲に書込み要求内のアドレス・データを制限するプロトコル制限が存在する。１回の並列読取り操作で取り扱うことができない書込み要求は、発生してはいけないか、またはメモリ・デバイスによって拒否される。
【００２６】
好ましくは、メモリ・デバイスのメモリは、並列読取り操作を向上させるように編成される。例えば、メモリは、並列に読み取ることができるメモリ・バンクとして編成されることがある。すなわち、異なるバンクを並列に読み取ることができる。別の実施形態では、各バンクを並列に読み取ることができる。さらに別の実施形態では、各バンク、および異なるバンクを並列に読み取ることができる。
【００２７】
好ましい実施形態では、メモリと第１の一時メモリとの間のデータ接続が、大量のデータを並列に転送することを可能にする広いデータ・バスによって確立される。
【００２８】
本発明の第１の態様のメモリ・デバイスは、さらに、着信書込み要求と共に受信されるデータを記憶する少なくとも１つの第２の一時メモリを備える。第２の一時メモリもまた、好ましくはＳＲＡＭメモリである。
【００２９】
比較器ユニットが、本発明の第１の態様のメモリ・デバイス内に提供される。比較器ユニットは、第１の一時メモリに記憶されたデータを、第２の一時メモリに記憶され、同じアドレス情報に割り当てられたデータと比較する。比較器ユニットは、各比較結果を示す出力を提供する。メモリ・デバイスは、別の実施形態では、ビット毎に、またはバイト毎に比較を行うように構成された比較器ユニットを有する。
【００３０】
比較器ユニットの出力は、例えば、書込み要求と共に受信され、メモリ・データと今比較された書込みデータを、メモリに書き込むべきか否かを決定するために使用することができる。例えば、書込みデータが第１の一時メモリ内の対応するメモリ・データと異なることを比較器ユニットの出力が示す場合に、今比較された書込みデータを第２の一時メモリからメモリに回送する書込み制御回路をトリガするように、出力を使用することができる。
【００３１】
書込み要求に属する全ての書込みデータが受信されるまで、並列読取り操作に関して待機する必要はない。本発明のメモリ・デバイスの実施形態では、読取り制御ユニットは、書込み要求に含まれるアドレス・データを受信した直後に、並列読取り操作を開始するように構成される。これは、書込み要求の流れをさらに加速する。この実施形態の１つの形式では、アドレス・データは、書込みデータを受信するコンタクトとは別個のコンタクトを通して受信される。これは、書込みデータ用の入力の状態から独立して並列読取り操作をトリガすることを可能にする。この実施形態の別の形式では、アドレス・データと書込みデータとが、同じコンタクトを通して受信される。この場合、アドレス・データは、典型的には、書込み要求の開始時に、事前定義されたセクション内に送信される。したがって、読取り制御ユニットは、書込みデータが受信される間に、アドレス・データを検出して、並列読取り操作をトリガする。
【００３２】
受信された書込みデータを第２の一時メモリに記憶するのにかかる時間は比較的短いので、並列読取り操作は、第２の一時メモリを書込みデータで満たす前に少なくとも部分的に行うことができる。これは、書込み操作に必要とされる時間の小さな増加しかもたらさない。他方で、この実施形態は、書込み要求を発信するアプリケーションに、より大きな柔軟性を提供する。アプリケーションは、メモリからのデータの並列読取り操作を行うために使用されるアドレス・データから独立して、書込み要求の書込みデータを送信することができる。これはまた、ルックアヘッドおよびプリフェッチ方法を活用することも可能にし、その際、アプリケーションは、データの実際の値が利用可能になる前に、そのデータをどのメモリ位置に書き込まなければならないかを予測することができる。
【００３３】
さらなる実施形態では追加の時間が節約され、その実施形態では、読取り制御ユニットは、比較器ユニットが第２の一時メモリに記憶された書込みデータと、第１の一時メモリ内の対応するメモリ・データとの比較を行う間に、第１の一時メモリにメモリ・データを読み取るように構成される。
【００３４】
本発明のメモリ・デバイスのさらなる好ましい実施形態では、第２の一時メモリが、第１の一時メモリの記憶容量よりも大きい記憶容量を有する。好ましくは、第１の一時メモリと第２の一時メモリとの記憶容量の比は、メモリの書込み時間と読取り時間との比に等しい、またはその比の範囲内である。例えば、メモリへの書込み時間が読取り時間の半分である場合、書込みデータのための第２の一時メモリは、メモリ・データのための第１の一時メモリの記憶容量の２倍の大きさの記憶容量をそなえる。追加の記憶容量は、この実施形態の１つの形式では、追加の第２の一時メモリとして設けられる。別の形式では、より大きな容量を有する単一の第２の一時メモリが使用される。
【００３５】
この実施形態では、第２の一時メモリは、メモリ・データが第１の一時メモリに読み取られる間に、または条件付き書込みが行われる間に、すなわち第１の一時メモリと第２の一時メモリとのデータが比較される間に、あるいは両方の上述した段階中に新たな着信書込みデータで満たされる記憶容量を有する。したがって、メモリ・デバイスは、第２の一時メモリが空にされる前に、外部メモリ・クライアントから新たな書込みデータまたは新たな書込み要求を受信するように利用可能である。メモリ・クライアントの一例は、アプリケーションである。
【００３６】
本発明のメモリ・デバイスは、原則的には、事前に記憶されているメモリ・データと比較すべき任意の着信データのために使用することができる。一実施形態では、メモリ・デバイスは、パスワードなどのコードを書込み要求に提供することを含む書込み操作を行うように構成される。メモリ・デバイスは、そのメモリにパスワードを有し、提供されたパスワードが記憶されたバージョンと同一であることを確証した後でのみ、書込み要求を取り扱う。パスワードを検証した後に行われる書込み操作は、条件付き書込み操作であってよい。しかし、省電力条件付き書込み操作が好ましくない場合、この実施形態では、書込みデータを対応するメモリ・データと比較することなく書込みが行われることもある。
【００３７】
好ましい実施形態では、本発明の第１の態様のメモリ・デバイスは、条件付き書込み操作を行うように構成される。好ましくは、この実施形態のメモリ・デバイスは、書込み制御ユニットを備え、書込み制御ユニットは、比較器ユニットおよびメモリに結合され、第１の一時メモリに含まれる対応するメモリ・データとの相違を比較器ユニットの出力が示す第２の一時メモリに含まれる書込みデータのみをメモリに順次書き込むように構成される。メモリにデータ・ビットを直接提供する書込み操作はまた、直接書込み操作とも呼ばれる。
【００３８】
トグル書込み操作を実施する代替実施形態では、比較器ユニットの出力は、比較されたデータが異なることを出力が示す場合に、１つまたは複数の各メモリ・セルのステータスを変更するためのコマンドを生成するために、書込み制御ユニットによって使用される。メモリ・セルのステータスは、そのメモリ・セルに記憶されている情報ビットに対応する。トグル書込み操作は、書込みデータ・ビットをメモリに提供することなく、記憶されている情報ビットを例えば「０」から「１」に変更する。一実施形態では、直接書込み操作またはトグル書込み操作を行うことができる。
【００３９】
比較器ユニットによって提供される出力は、一実施形態では、「同一である」または「同一でない」を示す２値信号にすることができる。別の実施形態では、比較器ユニットは、比較されたデータが異なる場合にのみ出力を生成する。これは、書込み制御ユニットにおいて信号を解釈するステップを省く。出力は、この場合、例えば、対応するメモリ・データ・ビットとは異なることが今判明された書込みデータ・ビットであり、書込み操作中の追加のステップを省く。トグル書込みを行うメモリでは、比較器ユニットの出力のさらなる例は、上書きすべきメモリ・セルのアドレスである。これは、書込み制御装置が、別のチャネルを通してアドレス情報を得ないことを示唆する。
【００４０】
さらに時間を節約するために、読取り制御ユニットは、別の実施形態では、書込み制御ユニットが１回または複数回の書込み操作を行っている間に並列読取り操作を行うように構成される。
【００４１】
特に、本発明の概念および言及した実施形態は、０Ｔ１ＭＴＪメモリ・セルを備えるメモリを有するＭＲＡＭデバイスなど、書込み時間に比べて長い読取り時間を有するＭＲＡＭデバイスに使用することができる。漏れの問題により、０Ｔ１ＭＴＪメモリの読取り時間は、従来の１Ｔ１ＭＴＪメモリの読取り時間よりも遥かに長い。この実施形態のメモリ・デバイスは、例えば、大量のデータが読み取られる際に、従来技術１Ｔ１ＭＴＪデバイスで使用される一連の読取り操作の時間スパンと競合することができる時間スパン内で、条件付き書込み操作によって含まれる読取りステップを行うことが可能である。本発明のこの実施形態は、０Ｔ１ＭＴＪ  ＭＲＡＭメモリ・デバイスの高いセル密度の利点と、１Ｔ１ＭＴＪデバイスから知られている条件付き書込み操作の低減された電力消費の利点とを組み合わせることを可能にする。
【００４２】
したがって、本発明の第１の態様のメモリ・デバイスは、常に各書込み時間と比較して長い読取り時間を有するメモリ技術において、短い読取り時間を有するＭＲＡＭ技術から知られている省電力条件付き書込み操作の利点を活用することを可能にする。メモリに書き込むべきビットの数が大きければ大きいほど、短い読取り時間を有するメモリ・デバイスと比較して、読取りステップを含む書込み操作における本発明のメモリ・デバイスの性能が良くなる。より大量の書込みデータでは、本発明のメモリ・デバイスの書込み時間を、短い読取り時間を有する従来技術デバイスの書込み時間に匹敵するものにすることができる。
【００４３】
本発明の第２の態様によれば、着信データを、メモリのメモリ・セクションに記憶されているデータと比較するための方法であって、前記メモリが、書込み時間よりも長い読取り時間を有し、
ａ）データおよびアドレス情報を備える書込み要求を受信するステップであって、前記アドレス情報が、書込みデータが書き込まれるべき少なくとも１つのメモリ・セクションを定義するステップと、
ｂ）書込み要求に含まれるアドレス・データによって定義されたメモリの複数のセクションから、または全てのセクションからデータを並列に読み取るステップと、
ｃ）読み取られたメモリ・データを第１の一時メモリに記憶するステップと、
ｄ）書込み要求によって含まれるデータの少なくとも一部を第２の一時メモリに記憶するステップと、
ｅ）第１の一時メモリに含まれるメモリ・データを、第２の一時メモリに含まれ、同じアドレス・データに割り当てられた対応するデータと比較するステップと、
ｆ）比較の結果を示す出力を提供するステップと
を含む方法が提供される。
【００４４】
本発明の第２の態様の方法は、本発明の第１の態様のメモリ・デバイスに対応する。したがって、そこで言及した全ての特徴および利点を、本発明の第２の態様の方法に移すことができる。特に、この方法は、書込み時間よりも長い読取り時間を有するメモリ・セルをそなえたメモリ・デバイスにおいても条件付き書込み操作を行うことを可能にする。これは、着信書込み要求に含まれるアドレス・データによって定義されたメモリの複数のセクションから、または全てのセクションからデータを並列に読み取ることによって実現される。
【００４５】
本発明の第２の態様の方法の好ましい実施形態は、本発明の第１の態様のメモリ・デバイスの好ましい実施形態に対応する。
【００４６】
一実施形態は、対応するメモリ・データとは異なる書込みデータのみを第２の一時メモリからメモリに書き込むステップを含む。書込みステップは、一実施形態では、直接書込み操作として、またはトグル書込み操作として行われる。
【００４７】
別の実施形態では、ステップｂ）およびｃ）が、ステップｄ）と並列に行われる。  
さらなる実施形態では、メモリのメモリ・セクションからの数回の並列読取り操作（ステップｂ）が行われ、それにより、着信書込み要求に含まれるアドレス・データによって定義された全てのセクションが、その読取り操作によって網羅される。
【００４８】
さらなる実施形態では、並列読取り操作が、書込み要求に含まれるアドレス・データを受信した直後に行われる。  
さらなる実施形態では、書込みデータが、第２の一時メモリからメモリに順次書き込まれる。
【００４９】
さらなる実施形態では、並列読取り操作が、１回または複数回の書込み操作が行われる間に行われる。  
本発明のさらなる特徴および利点は、図を参照して以下に説明される。
【発明を実施するための最良の形態】
【００５０】
図１は、メモリ・デバイス１０の簡略ブロック線図を示す。この図は、当業者に本発明を説明する助けとなる構造要素、およびそれらの間の接続のみを示す。しかし、この説明が、当業者が本発明を活用できるようにするのに十分な情報を含んでいることは、当業者には明白である。
【００５１】
メモリ・デバイス１０は、外部メモリ・クライアントと通信するためのインターフェース・ユニット１２を有する。インターフェース・ユニット１２は、個別の入力ポートを介して、外部メモリ・クライアントで生じる書込み要求に含まれるアドレス・データ、および書込みデータを受信する。
【００５２】
インターフェース・ユニット１２は、本明細書では第２の一時メモリとも呼ばれる書込みメモリ１４と、読取り制御ユニット１６とに結合される。書込みメモリ１４は、比較器ユニット１８に結合される。比較器ユニット１８は、読取り制御ユニット１６と、書込みメモリ１４と、本明細書では第１の一時メモリとも呼ばれる読取りメモリ２０とに結合される。
【００５３】
メモリ・デバイス１０は、さらに、比較器ユニット１８に結合された入力と、ＭＲＡＭ２４に結合された出力とを有する書込み制御ユニット２２を備える。比較器ユニット１８は、書込み制御装置２２の一部分として提供することができることに留意されたい。ＭＲＡＭ２４は、一般にクロス・ポイント・メモリ・セルと呼ばれるものなど、０Ｔ１ＭＴＪメモリ・セルのマトリックス状のアレイ、または別法として３次元のアレイを有する。メモリ２４は、並列に読み取ることができるバンク（図示せず）として編成される。ＭＲＡＭ２４と読取りメモリ２０との間の接続は、特に広いデータ・バス２６を介して確立される。
【００５４】
動作時、書込みデータおよびアドレス・データを含む書込み要求が、インターフェース・ユニット１２で受信される。太い実線の矢印が、メモリ・デバイス１０内のアドレス・データの流れを示す。アドレス・データは、書込みデータとは異なるコンタクトを介して受信される。アドレス・データは、インターフェース・ユニット１２から読取り制御ユニット１６に回送される。単純化のために、この例では、アドレス・データが、１回の並列読取り操作を使用して読み取ることができるメモリ・データの量を定義すると仮定する。読取り制御ユニット１６は、アドレス・データから、対応する読取り要求を生成し、その読取り要求をＭＲＡＭ２４に送信する。
【００５５】
次いで、アドレス・データによって定義されたメモリ・セクション（セル）に記憶されているメモリ・データが、並列に読み出され、読取りメモリ２０に並列に送信される。一例では、データ・バス２６を介して数百ビットが並列に転送される。
【００５６】
メモリ２４から読み取られたデータは、０Ｔ１ＭＴＪメモリ・セルに基づくメモリの知られている漏れ電流の問題により、真のデータの歪を有する。その結果、メモリ２４から読み取られた特定のメモリ・データ・ビットが０であるか１であるかを判定することが、１Ｔ１ＭＴＪデバイスに比べて長いデバイスの読取り時間の原因となる特別な処理を含む。
【００５７】
読取り処理方法の一例として、最初に、読取りステップの測定抵抗値が、メモリ２４と読取りメモリ２０との間に結合された中間読取りメモリ（図示せず）に記憶される。次いで、中間読取りメモリ内のデータは、各メモリ・セルのステータス（１または０）を判定するために評価プロセスを施される。評価プロセスの単純な例は、メモリ・データをメモリ２４から読み取り、次いでメモリ２４内で１ビットを変え、そのデータを再びメモリ２４から読み取ることである。これは、このビットの値が１であったか０であったかを判定するために使用することができる。次いで、判定された値は、中間読取りメモリから、データ・バス２６を介してメモリ２０に転送することができる。
【００５８】
読取りメモリ２０は、ＭＲＡＭ２４から読み取られたメモリ・データを並列に受信するように構成された入力レジスタを有する。次いで、入力レジスタが、データを一時的に記憶する。今述べた並列読取り操作が、ＭＲＡＭ２４からのメモリ・データの並列出力を生成し、その出力が、ＭＲＡＭ２４から読取りメモリ２０に並列に送信されることに留意されたい。メモリ・データは、対応するアドレス・データへのメモリ・データの割当てが保存されるように、読取りメモリ２０に記憶される。
【００５９】
読取りメモリ２０がメモリ・データで満たされる時間の間、書込みメモリ１４は、書込み要求の書込みデータで満たされる。書込みデータは、対応するアドレス・データへのメモリ・データの割当てが保存されるように、書込みメモリ２０に記憶される。
【００６０】
メモリ１４に書き込むために必要とされる時間は、ＭＲＡＭ２４から読み取るために必要とされる時間よりも遥かに短いので、書込みメモリ１４への書込みは、ＭＲＡＭ２４からの読取りよりも後に始まってもよい。書込みデータが書込みメモリ１４に書き込まれる実際の時間は、書込み要求を送信するメモリ・クライアントによって、または内部メモリ制御ユニット（図示せず）によって、あるいはその両方によって制御される。メモリ・クライアントは、最初にアドレス・データのみをメモリ・デバイス１０に送信し、アプリケーションに好都合な後の時点で書込みデータを送信することによって、タイミングを制御することができる。メモリ制御ユニットは、メモリ・デバイスが使用中であることを示すことによって、書込みデータの受信を阻止することができる。これは、例えば、書込みメモリ１４が満杯であるときに有用である。
【００６１】
書込みメモリ１４内の書込みデータと、同じアドレス・データに割り当てられた読取りメモリ２０内のメモリ・データとが存在するとすぐに、その書込みデータとメモリ・データとが、一方では書込みメモリ１４から、他方では読取りメモリ２０から比較器ユニット１８に順次回送される。比較器ユニット１８の２つのデータ入力で受信されたビットが比較される。
【００６２】
書込みビットと、対応するメモリ・ビットとが異なることが判明した場合、書込みメモリ１４から受信された対応するビット値が、比較器ユニット１８の出力に提示され、関連するアドレス・データと共に書込み制御ユニット２２に回送される。書込み制御ユニット２２は、ＭＲＡＭ２４内の対応するメモリ・セルを、比較器ユニット１８から受信されたビット値で上書きする。
【００６３】
書込みビットと、対応するメモリ・ビットとが同一であることが判明した場合、比較器ユニット１８から書込み制御装置２２へのデータ出力は存在しない。
【００６４】
代替実施形態では、書込みメモリ１４が、ＭＲＡＭ２４および比較器ユニット１８に並列に直接結合される。さらに、書込み制御ユニット２２が、書込みメモリ１４に結合される。動作時、比較器ユニット１８は、書込みメモリ１４の出力でのビット値を、読取りメモリ２０の出力でのビット値と比較する。それらのビット値が異なることが判明した場合、比較器ユニット１８は、その結果を書込み制御装置２２に信号で伝え、書込み制御装置２２が、ＭＲＡＭ２４の対応するメモリ・セルの上書きをトリガする。上書きは、直接書込み操作、またはトグル書込み操作で達成することができる。
【００６５】
図２は、本発明による書込み方法の流れ図を示す。この方法は、ステップＳ１０において、書込み要求の受信で始まる。
【００６６】
ステップＳ１２で、書込み要求に含まれるアドレス情報によって定義された不揮発性メモリの複数のセクションから、または全てのセクションから、メモリ・データが並列に読み取られる。メモリのセクションは、例えばメモリ・セル、またはメモリ・セルの定義されたアレイである。ステップＳ１２は、アドレス・データが受信されるとすぐに行われることに留意されたい。メモリ・デバイスは、書込み要求が完全に受信されるまで待機せず、並列読取り操作を即座に開始する。
【００６７】
この実施形態では、説明の単純化のために、メモリ・データと着信書込みデータとの比較のサブルーチンで、１回の並列読取り操作を使用して対処することができる書込み要求のみが取り扱われる。
【００６８】
ステップＳ１４で、メモリから読み取られたメモリ・データが、第１の一時メモリに記憶される。ステップＳ１６で、書込み要求の書込みデータが、第２の一時メモリに記憶される。
【００６９】
ステップＳ１８で、第１の一時メモリに含まれるメモリ・データが、第２の一時メモリに含まれ、同じアドレス情報に割り当てられた対応する書込みデータと比較される。
【００７０】
ステップＳ２０で、比較の結果が、出力として提示される。ステップＳ２２で、ステップＳ２０で生成された出力に基づいて、対応するメモリ・データとは異なる第２の一時メモリからの書込みデータのみがメモリに書き込まれる。ステップＳ１８，Ｓ２０およびＳ２２は、例えばビット毎に、またはバイト毎に順次行われる。
【図面の簡単な説明】
【００７１】
【図１】本発明のメモリ・デバイスの一実施形態を示す簡略ブロック線図である。
【図２】本発明の方法の一実施形態を示す流れ図である。
【図１】
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【図２】
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【国際調査報告】
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