(57)【要約】デジタル的にアナログ信号を変調する方法およびシステムが開示されている。１の実施例にあっては、前記アナログ信号は、Ｌ＋Ｒ信号、搬送波に中心をもつＬ−Ｒ信号、およびパイロット信号を含有する。そのような信号をデジタル的に変調する例示のシステムは、アナログ・デジタル変換器、３個のデジタルフィルタ、クロック再構築回路系、Ｌ−Ｒ信号回復回路系、およびチャネル回復回路系を有する。前記アナログ・デジタル変換器は前記アナログ信号をデジタル信号に変換する。前記３個のフィルタは、前記Ｌ＋Ｒ信号、前記パイロット信号および前記Ｌ−Ｒ信号を、前記デジタル信号から分離する。前記クロック再構築回路系は、前記分離されたパイロット信号からクロック信号を再構築する。前記Ｌ−Ｒ信号回復回路系は、前記分離されたＬ−Ｒ信号を前記再構築クロック信号を用いて回復する。前記チャネル回復回路系は、左チャネル信号および右チャネル信号を分離された前記Ｌ＋Ｒ信号および回復された前記Ｌ−Ｒ信号から回復する。
2006508571.tif 000002
【特許請求の範囲】
【請求項１】
Ｌ＋Ｒ信号、搬送波に中心をもつＬ−Ｒ信号、およびパイロット信号を含有する変調されたアナログ信号を復調するデジタル復号化システムであって、
前記アナログ信号をデジタル信号に変換するアナログ・デジタル変換器と、
前記Ｌ＋Ｒ信号、前記パイロット信号、および前記Ｌ−Ｒ信号を、各々、前記デジタル信号から分離する第１、第２および第３のデジタルフィルタと、
前記パイロット信号からクロック信号を再構築するクロック再構築回路系と、
前記再構築されたクロック信号を用いて前記Ｌ−Ｒ信号を回復するＬ−Ｒ信号回復回路系と、
左チャネル信号および右チャネル信号を、前記Ｌ＋Ｒ信号および前記Ｌ−Ｒ信号から回復するチャネル回復回路系とを有するデジタル復号化システム。
【請求項２】
前記第１のデジタルフィルタは、低域パスフィルタであり、前記第２のデジタルフィルタはバンドパスフィルタであり、前記第３のデジタルフィルタは、高域パスフィルタである請求項１に記載のデジタル復号化システム。
【請求項３】
前記低域パスフィルタは、約13.8ｋＨｚの遮断周波数をもち、前記バンドパスフィルタは、約15.734ｋＨｚに中心をもち、前記高域パスフィルタは前記低域パスフィルタおよび前記バンドパスフィルタを通過する周波数を除去する請求項２に記載のデジタル復号化システム。
【請求項４】
復調器を有する追加信号回復回路系をさらに有し、前記復調器は前記クロック再構築回路系および前記高域パスフィルタからの入力を受信し、前記追加信号回復回路系は、変調された前記アナログ信号からの前記Ｌ＋Ｒ信号、Ｌ−Ｒ信号およびパイロット信号とは異なる信号を回復する請求項２に記載されたデジタル復号化システム。
【請求項５】
前記追加信号は、第２の音響プログラム（ＳＡＰ）信号である請求項４に記載のデジタル復号化システム。
【請求項６】
前記Ｌ−Ｒ信号回復回路系は、
前記高域パスフィルタから受信した前記Ｌ−Ｒ信号を前記クロック再構築回路系からのクロック情報を用いて復調する同期復調器と、
復調された前記Ｌ−Ｒ信号を伸長する伸長器とを有する請求項２に記載のデジタル復号化システム。
【請求項７】
前記クロック再構築回路系は、少なくとも１のルックアップテーブルと連結したＰＬＬ回路を有する請求項１に記載のデジタル復号化システム。
【請求項８】
前記ＰＬＬ回路の出力は、前記パイロット信号の位相を表示し、前記出力は、前記ルックアップテーブルを検索して前記Ｌ−Ｒ信号回復回路系に対するサイン波を生成する請求項７に記載のデジタル復号化システム。
【請求項９】
前記ＰＬＬ回路は、デジタル位相アキュムレータおよび第２次アキュムレータを有する請求項７に記載のデジタル復号化システム。
【請求項１０】
前記ＰＬＬ回路は約24ＭＨｚのサンプリング速度を有する請求項７に記載のデジタル復号化システム。
【請求項１１】
前記チャネル回復回路系は、前記Ｌ＋Ｒ信号および前記Ｌ−Ｒ信号の加算および減算を行う請求項１に記載のデジタル復号化システム。
【請求項１２】
回復された前記左チャネル信号および右チャネル信号をデジタル信号からアナログ信号に変換するデジタル・アナログ変換器をさらに有する請求項１に記載のデジタル復号化システム。
【請求項１３】
パイロット信号、Ｌ＋Ｒ信号およびＬ−Ｒ信号を有する受信したアナログ信号をデジタル的に復調する復調器であって、
前記受信したアナログ信号をデジタル信号に変換するアナログ・デジタル変換器と、
前記パイロット信号、Ｌ＋Ｒ信号およびＬ−Ｒ信号をクロック再構築経路、Ｌ＋Ｒ信号経路、およびＬ−Ｒ信号経路に各々分離する複数のフィルタと、
前記パイロット信号からクロック信号を再構築する前記クロック再構築経路内の回路系と、
再構築された前記クロック信号を用いて少なくとも前記Ｌ＋Ｒ信号またはＬ−Ｒ信号の１を回復する前記Ｌ＋Ｒ信号経路およびＬ−Ｒ信号経路の少なくとも１内の回路系と、
前記Ｌ＋Ｒ信号経路および前記Ｌ−Ｒ信号経路からの左信号および右信号を回復する回路系とを有する復調器。
【請求項１４】
前記左信号または右信号を回復する回路系は、復調マトリクスを有する請求項１３に記載の復調器。
【請求項１５】
前記クロック再構築経路内の回路系は、少なくとも第１のルックアップテーブルと連結したＰＬＬ回路を有し、該ＰＬＬ回路はデジタル値を生成して、第１のルックアップテーブル内の複数のデジタル値と比較し、前記Ｌ＋Ｒ信号およびＬ−Ｒ信号の少なくとも１で使用されるように設けた請求項１３に記載の復調器。
【請求項１６】
追加信号回復回路系をさらに有し、該追加信号回復回路は前記Ｌ＋Ｒ信号、Ｌ−Ｒ信号およびパイロット信号とは異なる信号を回復するように設けた請求項１５に記載の復調器。
【請求項１７】
前記クロック再構築経路内の回路系は、前記追加信号回復回路系の使用のための第２のルックアップテーブルを有する請求項１６に記載の復調器。
【請求項１８】
符号化された信号をデジタル的に復号化する方法であって、
少なくとも第１の音響信号および第２の音響信号を有する単一のアナログチャネルからの符号化された信号を受信し、
受信された前記信号についてアナログからデジタルに変換し、
多重デジタルフィルタを用いて変換された信号を、前記第１および第２の音響信号に対する各第１の信号経路および第２の信号経路、およびクロック再構築経路に分離し、
前記第１および第２の信号経路を用いて、前記第１および第２の音響信号を回復し、前記第１および第２の音響信号の少なくとも１つは前記クロック再構築経路からの情報に基づいて回復される方法。
【請求項１９】
２つの回復された前記音響信号についてさらにデジタルからアナログへ変換する請求項１８に記載の方法。
【請求項２０】
前記第１および第２の音響信号の少なくとも１の回復は、前記受信した信号内で搬送されたクロック情報の再構築を含む請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、米国仮出願Ｎｏ．６０／４２７,４７３に基づき優先権を主張して２００２年１１月１９日に出願された。
【０００２】
本開示は一般に音響復号化に係り、より詳細には音響信号をデジタル的に復号化する方法およびシステムに関する。しかしながら、以下の開示は、多くの異なる実施の形態または実施例を提供することが理解される。部品および配置の特定の例が以下に記載されて本開示をより単純化している。もちろん、これらは単なる例であって、それに限定する意図はない。加えて、本開示は参照番号および／または文字を種々の実施例で繰り返すかもしれない。この繰り返しは単純化および明瞭性のためであって、それ自体種々の実施の形態および／または議論されている構成の間の関係を要求するものではない。
【０００３】
図１は１の実施の形態における、例示されたデジタル復号化システム１００を示し、デジタル的にアナログ信号から左チャネル情報および右チャネル情報が引き出される。前記システム１００は、アナログ・デジタル変換器１０２、多重デジタルフィルタ１０４、クロック再構築回路系１０６、Ｌ−Ｒ信号回復回路系１０８、Ｌ／Ｒチャネル回復回路系１１０、Ｄ／Ａ変換器１１２、および追加信号回復回路系１１４を有する。前記追加信号回復回路系１１４は、ＬおよびＲチャネル情報と異なる信号情報の回復に用いる回路系の典型である。例えば、前記追加信号回復回路系１１４は、第２の音響プログラム（ＳＡＰ）信号を回復するために用いることができる。
【０００４】
使用の際、後でより詳細に記述するように、Ａ／Ｄ変換器１０２が符号化（例えば、変調）されたアナログ信号１１６を単一のアナログチャネルから受信する。前記Ａ／Ｄ変換器１０２は、前記アナログ信号１１６をデジタル信号１１８に変換し、前記デジタル信号は多重フィルタ１０４に進む。前記フィルタ１０４は、前記デジタル信号１１８をＬ＋Ｒ信号１２０、パイロット信号１２２および変調されたＬ−Ｒ信号１２４に分離する。前記Ｌ＋Ｒ信号１２０は、Ｌ／Ｒチャネル回復回路系１１０に進む。前記パイロット信号１２２は、クロック再構築回路系１０６に進み、第１の再構築クロック信号１２６を追加信号回復回路系１１４に、第２の再構築クロック信号１２８をＬ−Ｒ信号回復回路系１０８に供給する（前記第１の信号および第２の信号は同一の信号であるけれども）。
【０００５】
変調した前記Ｌ−Ｒ信号１２４はＬ−Ｒ信号回復回路系１０８および追加信号回復回路系１１４に進む。前記Ｌ−Ｒ信号回復回路系１０８は、再構築クロック信号１２８を用いてＬ−Ｒ信号を回復し、前記Ｌ−Ｒ信号をＬ／Ｒチャネル回復回路系１１０（例えば、デマルチプレクサ・マトリクス）に進ませる。前記Ｌ／Ｒチャネル回復回路系１１０は、前記ＬおよびＲチャネル信号を分離し、それらを前記Ｄ／Ａ復号器１１２に進ませ、それは、前記ＬおよびＲチャネル信号をアナログ信号に変換し、それらをテレビジョン（図示せず）のような外部装置に出力する。前記追加信号回復回路系１１４は、変調されたＬ−Ｒ信号１２４および再構築クロック信号１２６を使用して、２次的信号（例えば、ＳＡＰ信号）を出力用に修正する。
【０００６】
図２は例示したアナログ信号２００が多重信号要素（一定の割合ではない）であって、Ｌ＋Ｒ信号２０２、パイロット信号２０４、阻止した搬送波信号２０８に中心をもつ二重側波帯のＬ−Ｒ信号２０６、および、ＳＡＰ信号のような追加信号２１０を含有するものとともに例示している。前記ＳＡＰ信号２１０は二重側波帯信号であると理解されているが、便宜上、単一の周波数スペクトルラインとしてのみ示されている。本実施の形態では、前記アナログ信号２００は、多重チャネルテレビジョン音声（以下、「ＭＴＳ」という）標準に応じてフォーマットされた音響情報を含有することができる。前記ＭＴＳ標準は、音響情報のテレビジョンへの移送の基準となる。この基準によると、音響情報は２つの信号、前記Ｌ＋Ｒ信号２０２および前記Ｌ−Ｒ信号２０６で搬送される。前記Ｌ−Ｒ信号２０６は、右チャネルと左チャネルとの間の差を表し、第１の周波数バンド内のステレオ情報および第２のより高い周波数バンド内のサラウンド・サウンド情報を搬送する。
【０００７】
変調の間に、前記パイロット信号２０４および搬送波信号２０８はデジタル的に生成され、入力する映像信号の水平速度（Ｈ）に固定されるだろう。前記固定を検出しかつ維持するために使用するプロセスは、垂直の空白の間隔から離れるように偏倚されている。この間隔の中には多くのパルスがあって、水平同期信号として構築することができるが、実際には記録防止プロトコルからの鋸歯状パルスまたは信号である。このプロセスは安定的な固定を提供し、幻像信号を受けないようにしている。前記搬送波はデジタル化されたサイン波で、水平速度の２倍（２Ｈ）であり、入力映像信号の水平の同期速度に固定されている。前記変調信号は、前記パイロット信号と加算される。前記パイロット信号は、デジタル化されたサイン波形で、水平速度Ｈをもち、前記搬送波の周波数に固定された位相である。これは、詳細に以下に記述するように、Ｌ−Ｒ信号２０６の復調の間に用いる。
【０００８】
本実施例では、前記パイロット信号２０４は１Ｈの参照番号であって、15.734kHzの単一の周波数スペクトルラインである。前記Ｌ−Ｒ信号２０６は、２Ｈ（例えば、31.468kHz）に中心をもち、前記ＳＡＰ信号２１０は、５Ｈ（例えば、78.670kHz）に中心をもつ。より具体的には、前記Ｌ＋Ｒ信号２０２は、10kHzから14kHzのスペクトルを占め、前記二重側波帯阻止搬送波（ＤＳＢＳＣ）Ｌ−Ｒ信号２０６は、31.468kHzに中心を持ち変調は＋−14kHzであり、ＤＳＢＳＣＳＡＰ信号２１０は、78.670kHzに中心を持ち変調は、＋−10kHzである。
【０００９】
前記アナログ信号は、米国特許第５９５３０６７号で、１９９７年８月２５日に出願され、発明の名称は、「多重チャネルテレビジョン音声ステレオ及びサラウンド・サウンド符号化器」、米国特許第６２８８７４７号で、１９９８年９月９日に出願され、発明の名称は「複数形式で符号化された映像信号に使用するための多重チャネルテレビジョン音声ステレオおよびサラウンド・サウンド符号化器」または、米国特許第６４４５４２２号で、２００１年７月２５日に出願された「複数形式で符号化された多重チャネルテレビジョン音声ステレオおよびサラウンド・サウンド符号化器」で示されるように符号化することができ、これらの全ては本開示の譲渡人に譲渡され、これによってあたかもその全体が再現されるように参照することで含まれる。
【００１０】
図３ないし図５は、他の実施の形態であって、デジタル復号化システム３００が図２のアナログ信号２００をデジタル的に復調し、前記Ｌ＋Ｒ信号２０２及び前記Ｌ−Ｒ信号２０６とともにＳＡＰ信号２１０のような追加情報から符号化された前記Ｌ及びＲチャネルを回復するために用いられている。本実施例にあっては、前記システム３００は、図１のシステム１００のより詳細な例を示す。前記システム３００は、Ａ／Ｄ変換器１０２、多重デジタルフィルタ１０４ａ−１０４ｃ、クロック再構築回路系１０６、Ｌ−Ｒ信号回復回路系１０８、加算回路系１１０ａおよび差回路系１１０ｂを含むＬ／Ｒチャネル回復回路系、Ｄ／Ａ変換器１１２ａおよび１１２ｂ、追加信号回復回路系１１４（これは本実施例におけるＳＡＰ信号を回復するためである）、デエンファシスフィルタ３０２，３０４、および減衰器３０６ａ，３０６ｂを有する。これらの部品はＬ＋Ｒ信号を回復するＬ＋Ｒ信号経路、Ｌ−Ｒ信号を回復するＬ−Ｒ信号経路、および、クロック信号を回復するクロック再構築経路を形成する。これらの信号経路の各々の出力は単独であるけれども、この経路間にはある程度の相互の連絡があっても良い。
【００１１】
前記Ａ／Ｄ変換器１０２は、比較的高速度の補間法採用Ａ／Ｄ変換器であって、前記アナログ信号２００をサンプリングして、そのサンプリングしたものを前記フィルタ１０４ａから１０４ｃに供給することができる。例示の出力サンプリング周波数は、375kHzまたは、符号化された前記信号を前記変調器内で使用する周波数の２倍である。これは、ＳＡＰ信号２１０の十分に過剰なサンプリングを提供することができる一方、その入力における合理的なフィルタサイズを可能にするほど十分に低い。エアリスが大いに除去されるので、この補間法採用フィルタの性質はまた前記入力フィルタの要件をより容易化する。
【００１２】
本実施例にあっては、前記フィルタは、有限インパルス応答（ＦＩＲ）フィルタであって、低域パスフィルタ１０４ａ、バンドパスフィルタ１０４ｂ，および、高域パスフィルタ１０４ｃを含有する。前記低域パスフィルタ１０４ａは、アナログ信号２００からの前記Ｌ＋Ｒ信号２０２が、群遅延ひずみを導入することなしに通過でき、その間に、前記アナログ信号２００の他の成分を除去する。本実施例においては、前記低域パスフィルタ１０４ａは、13.8kHzの遮断周波数を有し、60dBより大きい最も近いスペクトル成分、すなわち15.734kHz（例えば、パイロット信号２０４）を排除する。前記バンドパスフィルタ１０４ｂは、15.734kHz（例えば、パイロット信号２０４）に中心をもち、前記クロック再構築回路系１０６への入力として用いられる。前記高域パスフィルタ１０４ｃは、前記アナログ信号２００の前記低周波数成分（例えば、前記低域パスフィルタ１０４ａ，バンドパスフィルタ１０４ｂの帯域内に含まれる）を除去し、かつ前記Ｌ−Ｒ信号回復回路系１０８および前記ＳＡＰ回復回路系１１４と連結した２つの同期復号器への入力を制限するために用いられる。
【００１３】
前記デエンファシスフィルタ３０２は、無限入力応答フィルタ（ＩＩＲ）で、４次関数を模擬するように設計されている。これは、変調の間に信号上でなされたエンファシスを元に戻す。前記デエンファシスフィルタ３０２の出力は、Ｌ／Ｒチャネル回復回路系１１０ａ，１１０ｂに導かれる。ある実施の形態では、前記デエンファシスフィルタ３０２は前記低域パスフィルタ１０４ａ内のようなどこででも装備されるであろう。
【００１４】
加えて、図４によれば、クロック再構築回路系１０６が、振幅制限回路系４００、ＰＬＬ回路４０２、およびルックアップテーブル４０４，４０６とともに示されている。前述したように、アナログ信号２００は基準搬送波（例えば、パイロット信号２０４）を含み、該信号は前記Ｌ−Ｒ信号およびＳＡＰ信号２０６，２１０を各々復調するために使用される。ＦＣＣ仕様書によると再構築されたクロックは＋−4度の正確さを維持するように要求する。標準的実現では遅延ひずみおよびジターを導入し、それは補償によって除去されなければならなかった。本実施の形態で使用され、デジタルＰＬＬ回路と連結した前記デジタルフィルタの性質は精度要件を満足する一方、振幅の変形を最小にするかまたは完全に除去する。
【００１５】
前記振幅制限回路系４００は、前記バンドパスフィルタ１０４ｂから受信したパイロット信号２０４を前記ＰＬＬ回路４０２内での基準信号との比較のために修正する。より具体的には、前記振幅制限回路系４００は、もし前記パイロット信号が、予め定めた閾値よりも高い場合には前記パイロット信号２０４の振幅を削減し、前記パイロット信号が予め定めた閾値よりも低ければ前記パイロット信号の振幅を増加させる。修正された前記パイロット信号は、それから前記ＰＬＬ回路４０２に進む。
【００１６】
前記ＰＬＬ回路４０２は、デジタルＰＬＬ回路であって、デジタル的に生成した発振器の位相を制御するためのフィードバックシステムを有する。本実施例においては、前記ＰＬＬ回路４０２は、デジタル位相アキュムレータおよび第２次アキュムレータ（図示せず）を含有する。前記デジタル位相アキュムレータは、相対的に高速で（例えば、24MHz）計時されて発振器を形成することができる。
【００１７】
使用に際し、前記ＰＬＬ回路４０２は、前記入力するパイロット信号を24MHzでサンプリングしデジタル的に数値を発生させる。発生した前記数値はそれからルックアップテーブルと比較され必要ならば修正が施される。このプロセスは、正しい量で各クロックサイクルごとに前記アキュムレータに数値を加算することによって達成され、前記アキュムレータは15.734KHzの基準搬送速度でオーバフローする。前記位相を調節してフェイズロックを維持するために、追加された数値はデジタル位相アキュムレータの出力と入力基準との間の位相差に基づいて少し変更される。この型の発振器のさらなる利益は、前記アキュムレータの出力がどの時点でも前記信号の位相を表示することである。この位相の情報は、前記ルックアップテーブル４０４，４０６の特定位置を検索するのに用いられ、非常に正確な基準信号を前記Ｌ−Ｒ信号回復回路系１０８および前記追加信号回復回路系１１４のために生成することができる。前記アキュムレータの種々のタップ位置を選択することによって、前記基準周波数の多重化を生じさせることができる。加えて、前記第２次アキュムレータは、前記位相のエラーが局在的クロックにおける静的な周波数エラーについてでさえ0に近づけることを可能にするために用いられる。
【００１８】
加えて、図５によると、前記Ｌ−Ｒ信号回復回路系１０８は、同期復調器５００、低域パスフィルタ５０２、および伸長器５０４を有する。前記同期復調器５００は、前記クロック再構築回路系１０６の前記Ｌ−Ｒルックアップテーブル４０６からの入力を使用して前記Ｌ−Ｒ信号を復調する。前記復調信号は、それから前記低域パスフィルタ５０２を通過して前記伸長器５０４に進む。前記低域パスフィルタ５０２は、前記ＳＡＰ信号のような信号からの無関係な情報を除去する。前記伸長器は、前記信号２００の変調の際に発生した圧縮を元に戻してＬ−Ｒ信号の最初の振幅および位相特性を回復する。本実施例では、前記伸長器は、２乗平均（ＲＭＳ）検出器（図示せず）のデジタル的に実現したものを用いて、正確で繰り返し可能な結果を得る。前記ＲＭＳ検出器の出力は、ルックアップテーブル（図示せず）への入力として用いられ、前記Ｌ−Ｒ信号のゲインおよび位相を調節するために必要なフィルタ係数を特定する。前記回復されたＬ−Ｒ信号はそれからデエンファシスフィルタ３０４に進む。
【００１９】
本実施例にあっては、前記デエンファシスフィルタ３０４は、４乗関数を模擬するように設計された前記ＩＩＲフィルタであり、変調の際に、信号上のエンファシスを元に戻す。前記デエンファシスフィルタ３０４の出力は、１１０ａ，１１０ｂで示されたＬ／Ｒチャネル回復回路系に導かれる。ある実施の形態では、前記デエンファシスフィルタは、前記Ｌ−Ｒ信号回復回路系１０８内のようなどこででも装備されることができる。
【００２０】
前記Ｌ＋Ｒ信号および回復されたＬ−Ｒ信号は、前記Ｌ／Ｒチャネル回復回路系に進み前記Ｌ＋ＲおよびＬ−Ｒは、ＬおよびＲに変化する。本実施例にあっては、これは、差回路系１１０ｂおよび加算回路系１１０ａを用いて前記Ｌ＋Ｒおよび前記Ｌ−Ｒ信号を減算しまたは加算することによって達成される。これは、２Ｒおよび−２Ｌを生み出し、それは、簡単に２Ｌに反転される。前記２Ｒおよび２Ｌ信号は、Ｄ／Ａ変換器１１２ａ，１１２ｂを通過する。必要ならば、各信号は減衰器３０６ａ，３０６ｂを用いてＲおよびＬに縮小することができる。
【００２１】
再び図３に戻り、前記ＳＡＰ回復回路系１１４は、同期復調器３０８および低域パスフィルタ３１０を含めても良い。前記同期復調器３０８は、前記クロック再構築回路系１０６の前記ＳＡＰルックアップテーブル４０４からの入力を用いて前記ＳＡＰ信号を復調する。前記低域パスフィルタ３１０が前記信号からの無関係の情報を除去した後に、該信号は前記ＳＡＰ回復回路系１１４を通過する。
【００２２】
図６によると、方法６００は図３の前記システム３００の動作を示す。工程６０２において、符号化された信号は、単一のアナログチャネルから受信される。アナログ・デジタル変換器は工程６０４において受信された信号について実行され、工程６０６において変換された前記信号は多重デジタルフィルタを通って進み、該多重デジタルフィルタは、第１の音響信号および第２の音響信号に各々対応する第１の信号経路および第２の信号経路、およびクロック再構築経路を形成する。前記第１および第２の音響信号は、それから工程６０８において前記第１および第２の信号経路を用いて回復され、そこでは、少なくとも１の音響信号が前記クロック再構築経路からの情報に基づいて回復される。
【００２３】
したがって、デジタル復号化システムは放送テレビジョンシステム委員会（ＢＴＳＣ）の符号化音響プログラムを復号化するために用いることができる。ステレオに加えて、ＳＡＰ信号の復号化をも可能とするような回路構成が含まれている。ある実施の形態では、前記システムは、デジタル処理を含有し、ＦＩＲデジタルフィルタの使用は群遅延等化器を最小化し又は除去し、高いサンプリング速度をもち入力を補間するＡ／Ｄ変換器の使用はアナログフィルタの要求を縮減し、高いサンプリング速度をもち出力を１０に１つ選ぶＤ／Ａ変換器の使用は出力アナログフィルタを除去し、デジタル２次ＰＬＬ回路の使用は比較的に位相エラーのないパイロット搬送波を回復し、必要な調節をなくすことで、クロックエラーを和らげさえし、前記ＰＬＬ回路によって駆動された移送アキュムレータクロック生成器の使用は同期復調器におけるＡＭひずみを除去し、かつ、デジタルＲＭＳ検出器を使用するテーブルで駆動された伸長器の使用は補償回路の必要性を回避する。
【００２４】
本開示の設計は高品質の音響出力を生成することを可能にする低価格デジタル技術を実現する。ＦＩＲフィルタの使用は、群遅延ひずみの導入なしに広い周波数応答を持つような設計を可能にする。不正確な補償ネットワークの除去はこれらの前記フィルタによる少々の複雑さの増加を補って余りある。さらに、デジタルＲＭＳ検出器の使用および伸長器の機能はこの技術に正確さを付け加えている。
【００２５】
前記開示は、特定の実施の形態に関して示されかつ記述されているけれども、本開示の範囲および主旨から離れることなく形状および細部における種々の変更が可能であることはこの分野の当業者によって理解されるだろう。例えば、前記システム３００は、ＳＡＰ回復回路系によって示されているけれども、前記ＳＡＰ信号の代わりにまたはそれに加えて、他の信号のタイプが回復できることを理解すべきである。さらに、前記フィルタは、図示されかつ記述された並行配列によるよりもむしろ縦続接続的に配列されることができる。加えて、前記Ｌ＋Ｒチャネルは前記Ｌ−Ｒ信号に対して記述したのと同様な態様で、回復できるが、これは出力が生ずる前に、前記Ｌチャネルおよび前記Ｒチャネルを交換するインバータの使用を必要とするかもしれないことを理解すべきである。さらに、回路系においてまたは単一の経路で示された機能性は、他の回路系または他の単一経路に移動されることができる。例えば、前記クロック再構築経路で示され、Ｌ−Ｒ回復のために用いられたルックアップテーブルは、前記Ｌ−Ｒ回復回路系自体内に位置させることができる。機能性は、また、必要に応じて変更することができる。例えば、代わりに、前記減衰器は、生じた信号の減衰よりも増幅するためには増幅器と置き換えることができる。同様に、他の部品に対するある部品の位置は変更することができる。例えば、前記Ｄ／Ａ変換器および減衰器の位置は逆転することができる。また、ある実施の形態においては、前記伸長器は、圧縮器の一部であっても良い。したがって、いくつかの修正、変更または置き換えが、前述した開示において意図され、ある場合には、前記開示のある特徴は他の特徴の対応する使用なしに採用することができることを理解すべきである。したがって、次の請求の範囲は広く、かつ前記開示の範囲と一致する態様で解釈するのが適当である。
【図面の簡単な説明】
【００２６】
【図１】デジタル復号化システムの１の実施の形態のブロック図を示す。
【図２】図１の前記デジタル復号化システムを用いて復号化される信号を示す。
【図３】図２の信号の復号化に使用可能なデジタル復号化システムの他の実施の形態のブロック図を示す。
【図４】図３のデジタル復号化システム内で用いるクロック再構築回路系のブロック図を示す。
【図５】図３のデジタル復号化システム内で用いるＬ−Ｒ信号回復回路系のブロック図を示す。
【図６】図３のデジタル復号化システムを用いて図２の信号を復調する方法例の流れ図である。
【符号の説明】
【００２７】
１０４                      フィルタ
１０４a，３１０，５０２    低域パスフィルタ
１０４ｂ                    バンドパスフィルタ
１０４ｃ                    高域パスフィルタ
１０６                      クロック再構築回路系
１０８                      Ｌ−Ｒ回復回路系
１１４                      追加信号回復回路系（ＳＡＰ回復回路系）
１１０                      Ｌ／Ｒチャネル回復回路系
１１０ａ                    加算回路系
１１０ｂ                    差回路系
１２２                      パイロット信号
１２４                      変調Ｌ―Ｒ信号
１３２                      信号
３０２，３０４              デエンファシスフィルタ
３０８，５００              同期復調器
４００                      制限回路系
４０２                      ＰＬＬ回路
４０４                      ＳＡＰルックアップテーブル
４０５                      Ｌ−Ｒルックアップテーブル
５０４                      伸長器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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