(57)【要約】可変動作周波数をもつディジタル処理コンポーネント（１００）の給電レベル、ＶＤＤ、を調節するための制御回路（１２５）が開示される。制御回路（１２５）は、Ｎ個の遅延セル（２０１）と給電調節回路（２１０、２１５、２２０）とを包含する。Ｎ個の遅延セル（２０１）は直列に結合され、その各々はＶＤＤの値により決定される遅延Ｄを持ち、その結果最初の遅延セル（２０１ａ）の入力に印加されたクロック縁はＮ個の遅延セル（２０１ｎ）を通り順次リップルする。給電調節回路（２１０、２１５、２２０）はＶＤＤを調節可能でまた（ｉ）少なくともＫ遅延セル（２０１）及びＫ＋１遅延セル（２０１）の出力をモニタし、（ｉｉ）クロック縁がＫ遅延セル（２０１）の出力に到達しそしてＫ＋１遅延セル（２０１）の出力には到達していないことを決定し、（ｉｉｉ）それに応じＶＤＤを調節可能な制御信号を発生する。
2006507699.tif 000002
【特許請求の範囲】
【請求項１】
可変動作周波数をもつディジタル処理コンポーネントの給電レベル、ＶＤＤ、を調節するための制御回路であって、前記制御回路は、
直列に結合されたＮ個の遅延セルであって、前記Ｎ個の遅延セルの各々はＶＤＤの値により決定される遅延Ｄをもち、そのため最初の遅延セルの入力に印加されたクロック縁は前記Ｎ個の遅延セルを通り順次にリップルする、Ｎ個の遅延セルと、
ＶＤＤを調節可能な給電調節回路とを包含し、前記給電調節回路は、（ｉ）少なくともＫ遅延セル及びＫ＋１遅延セルの出力をモニタし、（ｉｉ）前記クロック縁が前記Ｋ遅延セルの出力に到達しそして前記Ｋ＋１遅延セルの出力には到達していないことを決定し、そして（ｉｉｉ）ＶＤＤの調節が可能な制御信号を発生する、制御回路。
【請求項２】
請求項１に記載の給電レベルを調節するための制御回路であって、そこに前記給電調節回路は、前記クロック縁が、次の順次のクロック縁が前記最初の遅延セル入力に印加された時、前記Ｋ遅延セルの出力に到達しそして前記Ｋ＋１遅延セルの出力には到達していないことを決定する、制御回路。
【請求項３】
請求項２に記載の給電レベルを調節するための制御回路であって、そこに前記最初の遅延セル入力から前記Ｋ遅延セルの出力への合計遅延は、一定因子により計った前記ディジタル処理コンポーネントの最大遅延より大きい、制御回路。
【請求項４】
請求項２に記載の給電レベルを調節するための制御回路であって、そこに前記給電調節回路は、もし前記クロック縁が前記Ｋ遅延セルの出力に到達していなければＶＤＤを増加させる、制御回路。
【請求項５】
請求項２に記載の給電レベルを調節するための制御回路であって、そこに前記給電調節回路は、もし前記クロック縁が前記Ｋ＋１遅延セルの出力に到達していればＶＤＤを減少させる、制御回路。
【請求項６】
請求項２に記載の給電レベルを調節するための制御回路であって、そこに前記給電調節回路さらに少なくともＫ−１遅延セル、前記Ｋ遅延セル、前記Ｋ＋１遅延セル、及びＫ＋２遅延セルの出力をモニタするため動作可能である、制御回路。
【請求項７】
請求項６に記載の給電レベルを調節するための制御回路であって、そこに前記給電調節回路はさらに前記クロック縁が前記Ｋ−１遅延セルの出力及び前記Ｋ遅延セル出力に到達しそして前記Ｋ＋１遅延セル出力には到達していないことを決定するため動作可能である、制御回路。
【請求項８】
請求項７に記載の給電レベルを調節するための制御回路であって、そこに前記給電調節回路は、もし前記クロック縁が前記Ｋ−１遅延セル出力に到達していなければ比較的大きな増分ステップでＶＤＤを増加させる、制御回路。
【請求項９】
請求項８に記載の給電レベルを調節するための制御回路であって、そこに前記給電調節回路は、もし前記クロック縁が前記Ｋ−１遅延セル出力に到達ししかし前記Ｋ遅延セル出力に到達していなければ比較的小さな増分ステップでＶＤＤを増加させる、制御回路。
【請求項１０】
請求項７に記載の給電レベルを調節するための制御回路であって、そこに前記給電調節回路は、もし前記クロック縁前記Ｋ＋１遅延セル出力及び前記Ｋ＋２遅延セル出力に到達していれば比較的大きな増分ステップでＶＤＤを減少させる、制御回路。
【請求項１１】
請求項１０に記載の給電レベルを調節するための制御回路であって、そこに前記給電調節回路は、もし前記クロック縁が前記Ｋ＋１遅延セル出力に到達ししかし前記Ｋ＋２遅延セル出力に到達していなければ比較的小さな増分ステップでＶＤＤを減少させる、制御回路。
【請求項１２】
可変動作周波数をもつディジタル処理コンポーネントの給電レベル、ＶＤＤ、を調節するための制御回路を動作させる方法であって、前記制御回路を動作させる前記方法は、
直列に結合されたＮ個の遅延セルの最初の１つの入力へクロック縁を印加し、前記Ｎ個の遅延セルの各々はＶＤＤの値により決定される遅延Ｄを持ち、前記印加されたクロック縁は前記Ｎ個の遅延セルを通り順次リップルし、
少なくともＫ遅延セル及びＫ＋１遅延セルの出力をモニタし、
前記クロック縁は前記Ｋ遅延セルの出力に到達しそして前記Ｋ＋１遅延セルの出力には到達していないことを決定し、そして
ＶＤＤを調節可能な制御信号を発生する、それぞれのステップを包含する方法。
【請求項１３】
請求項１２に記載する可変動作周波数をもつディジタル処理コンポーネントの給電レベル、ＶＤＤ、を調節するための制御回路を動作させる方法であって、さらに、前記クロック縁が、次の順次のクロック縁が前記最初の遅延セル入力に印加された時、前記Ｋ遅延セルの出力に到達しそして前記Ｋ＋１遅延セルの出力には到達していないことを決定するステップを包含する方法。
【請求項１４】
請求項１３に記載する可変動作周波数をもつディジタル処理コンポーネントの給電レベル、ＶＤＤ、を調節するための制御回路を動作させる方法であって、そこに前記最初の遅延セル入力から前記Ｋ遅延セルの出力への合計遅延は、一定因子で計った前記ディジタル処理コンポーネントの最大遅延より大きい方法。
【請求項１５】
請求項１３に記載する可変動作周波数をもつディジタル処理コンポーネントの給電レベル、ＶＤＤ、を調節するための制御回路を動作させる方法であって、もし前記クロック縁が前記Ｋ遅延セル出力に到達していなければＶＤＤを増加させるステップをさらに包含する方法。
【請求項１６】
請求項１３に記載する可変動作周波数をもつディジタル処理コンポーネントの給電レベル、ＶＤＤ、を調節するための制御回路を動作させる方法であって、もし前記クロック縁が前記Ｋ＋１遅延セル出力に到達していればＶＤＤを減少させるステップをさらに包含する方法。
【請求項１７】
請求項１３に記載する可変動作周波数をもつディジタル処理コンポーネントの給電レベル、ＶＤＤ、を調節するための制御回路を動作させる方法であって、少なくともＫ−１遅延セル、前記Ｋ遅延セル、前記Ｋ＋１遅延セル、及びＫ＋２遅延セルの出力をモニタするステップをさらに包含する方法。
【請求項１８】
請求項１７に記載する可変動作周波数をもつディジタル処理コンポーネントの給電レベル、ＶＤＤ、を調節するための制御回路を動作させる方法であって、前記クロック縁が前記Ｋ−１遅延セルの出力及び及び前記Ｋ遅延セル出力に到達しそして前記Ｋ＋１遅延セル出力に到達していないことを決定するステップをさらに包含する方法。
【請求項１９】
請求項１８に記載する可変動作周波数をもつディジタル処理コンポーネントの給電レベル、ＶＤＤ、を調節するための制御回路を動作させる方法であって、もし前記クロック縁が前記Ｋ−１遅延セル出力に到達していなければ、ＶＤＤを比較的大きな増分ステップで増加させるステップをさらに包含する方法。
【請求項２０】
請求項１９に記載する可変動作周波数をもつディジタル処理コンポーネントの給電レベル、ＶＤＤ、を調節するための制御回路を動作させる方法であって、もし前記クロック縁が前記Ｋ−１遅延セル出力に到達ししかし前記Ｋ遅延セル出力に到達していなければＶＤＤを比較的小さな増分ステップで増加させるステップをさらに包含する方法。
【請求項２１】
請求項１８に記載する可変動作周波数をもつディジタル処理コンポーネントの給電レベル、ＶＤＤ、を調節するための制御回路を動作させる方法であって、もし前記クロック縁が前記Ｋ＋１遅延セル出力及び前記Ｋ＋２遅延セル出力に到達していればＶＤＤを比較的大きな増分ステップで減少させるステップをさらに包含する方法。
【請求項２２】
請求項２１に記載する可変動作周波数をもつディジタル処理コンポーネントの給電レベル、ＶＤＤ、を調節するための制御回路を動作させる方法であって、もし前記クロック縁が前記Ｋ＋１遅延セル出力に到達ししかし前記Ｋ＋２遅延セル出力に到達していなければＶＤＤを比較的小さな増分ステップで減少させるステップをさらに包含する方法。
【請求項２３】
ディジタル回路であって、
異なるクロック周波数で動作可能なディジタル処理コンポーネントと、
前記ディジタル処理コンポーネントへ可変クロック周波数を供給可能な調節可能クロック源と、
前記ディジタル処理コンポーネントへ可変給電レベル、ＶＤＤ、を供給可能な調節可能電源と、
ＶＤＤを調節するための制御回路とを包含し、
前記制御回路は、
直列に結合されたＮ個の遅延セルであって、前記Ｎ個の遅延セルの各々はＶＤＤの値により決定される遅延Ｄを持ち、その結果最初の遅延セルの入力に印加されたクロック縁は前記Ｎ個の遅延セルを通り順次にリップルする前記Ｎ個の遅延セルと、
ＶＤＤを調節可能な給電調節回路とを包含し、前記給電調節回路は、（ｉ）少なくともＫ遅延セル及びＫ＋１遅延セルの出力をモニタし、（ｉｉ）前記クロック縁が前記Ｋ遅延セルの出力に到達しそして前記Ｋ＋１遅延セルの出力に到達していないことを決定し、そして（ｉｉｉ）ＶＤＤを調節可能な制御信号を発生する、ディジタル回路。
【請求項２４】
請求項２３に記載のディジタル回路であって、そこに前記給電調節回路は、前記クロック縁が、次の順次のクロック縁が前記最初の遅延セル入力に印加された時、前記Ｋ遅延セルの出力に到達しそして前記Ｋ＋１遅延セル出力に到達していないことを決定する、ディジタル回路。
【請求項２５】
請求項２４に記載のディジタル回路であって、そこに前記最初の遅延セル入力から前記Ｋ遅延セル出力への合計遅延は、前記ディジタル処理コンポーネントの最大遅延より大きい、ディジタル回路。
【請求項２６】
請求項２４に記載のディジタル回路であって、そこに前記給電調節回路は、もし前記クロック縁が前記Ｋ遅延セル出力に到達していなければＶＤＤを増加させる、ディジタル回路。
【請求項２７】
請求項２４に記載のディジタル回路であって、そこに前記給電調節回路は、もし前記クロック縁が前記Ｋ＋１遅延セル出力へ到達していればＶＤＤを減少させる、ディジタル回路。
【請求項２８】
請求項２４に記載のディジタル回路であって、そこに前記給電調節回路は、少なくともＫ−１遅延セル、前記Ｋ遅延セル、前記Ｋ＋１遅延セル、及びＫ＋２遅延セルの出力をモニタするため更に動作可能である、ディジタル回路。
【請求項２９】
請求項２８に記載のディジタル回路であって、そこに前記給電調節回路は、前記クロック縁が前記Ｋ−１遅延セルの出力及び前記Ｋ遅延セル出力に到達しそして前記Ｋ＋１遅延セル出力に到達していないことを決定するためさらに
動作可能である、ディジタル回路。
【請求項３０】
請求項２９に記載のディジタル回路であって、そこに前記給電調節回路は、もし前記クロック縁が前記Ｋ−１遅延セル出力に到達していなければＶＤＤを比較的大きな増分ステップで増加させる、ディジタル回路。
【請求項３１】
請求項３０に記載のディジタル回路であって、そこに前記給電調節回路は、もし前記クロック縁が前記Ｋ−１遅延セル出力に到達ししかし前記Ｋ遅延セル出力に到達していなければＶＤＤを比較的小さな増分ステップで増加させる、ディジタル回路。
【請求項３２】
請求項２９に記載のディジタル回路であって、そこに前記給電調節回路は、もし前記クロック縁が前記Ｋ＋１遅延セル出力及び前記Ｋ＋２遅延セル出力に到達していればＶＤＤを比較的大きな増分ステップで減少させる、ディジタル回路。
【請求項３３】
請求項３２に記載のディジタル回路であって、そこに前記給電調節回路は、もし前記クロック縁が前記Ｋ＋１遅延セル出力に到達ししかし前記Ｋ＋２遅延セル出力に到達していなければＶＤＤを比較的小さな増分ステップで減少させる、ディジタル回路。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の技術分野）
本発明は、一般に低電力集積回路に関し、より詳しくは、ディジタル処理コンポーネントの給電レベルを調節するシステム及びこれを動作させる方法に関する。
【背景技術】
【０００２】
（発明の背景）
近年において、応用の特定された集積回路（ＡＳＩＣ）チップ、中央処理装置（ＣＰＵ）チップ、ディジタル信号処理装置（ＤＳＰ）チップ等の様な集積回路（ＩＣ）の速度、電力、及び複雑性において大きな進歩があった。これらの進歩は、とりわけ、チップ上にシステムをもつ装置（ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ（ＳＯＣ））ｄｅｖｉｃｅｓ）の開発を可能にした。ＳＯＣ装置は、単一のチップの中に無線受信機（即ち、セル式電話、テレビジョン受信機、等）の複合電子システムのコンポーネントの全部（又は殆ど全部）を集積する。
【０００３】
電子装置の性能の評価における一つの重要な基準は、電力消費である。電力消費を最少にすることは、電池電力で動作する携帯装置における長年の設計考慮事項であった。電池寿命を最大にすることは、携帯装置における重大な目標であるので、携帯装置において使用されるＩＣの電力消費を最少にすることは重要である。より最近には、電力消費を最少にすることは、携帯用でない電子装置においてもより重要になった。消費者及び業務による広範な種類の電子製品の使用の増加は、家庭所有者及び営業者の電力料金請求書における対応した増加を生じさせた。電子製品の使用の増加はまた、米国、特にカリフォルニヤにおける大々的に宣伝された電力不足を生じさせた電力需要の増加の主要な寄与者である。
【０００４】
ＣＰＵ及びＤＳＰの様な多くの複合電子コンポーネントは、幾つかの異なるクロック信号で動作する能力がある。一般的に言えば、もしある電子コンポーネントがより遅い速度で動作すればそれはより少ない電力を使用し、何故なら、電力が消費される与えられた期間内により少ない信号レベルの転換があるからである。ＤＰＵ及びＤＳＰにおいて、論理ゲートが切り替わる速度は、ゲートに接続される給電、ＶＤＤ、のレベルに直接影響される。ＶＤＤがより大きくなると、ゲートを駆動するためより大きな電圧と電流が存在し、そのため立上り時間及びゲートを横切る伝播遅延は減少する。逆に、ＶＤＤがより小さくなると、立上り時間及びゲートを横切る伝播遅延は増大する。従って、もしＣＰＵ又はＤＳＰが８００ＭＨｚの様な比較的高いクロック周波数で動作しなければならないのであれば、ＶＤＤは＋３．３ボルト又は＋２．４ボルトの様な高いレベルにセットされる。もしＣＰＵ又はＤＳＰが５０ＭＨｚの様な比較的遅いクロック周波数で動作できるならば、ＶＤＤは＋１．２ボルトの様な低いレベルにセットしても良い。
【０００５】
不幸にして、先行技術の応用は、ＶＤＤのレベルを広い数のクロック速度に精密に調節する如何なる手段も提供しない。典型的に、ＤＳＰ又はＣＰＵは、例えば、＋３．３ボルト高電力モード及び＋１．２ボルト低電力モードの２つのモードだけで動作できる。従って、上の例でもしＣＰＵ又はＤＳＰが、５０ＭＨｚの代わりに１００ＭＨｚで動作しなければならないのであれば、５０ＭＨｚにおいて使用される＋１．２ボルトＶＤＤレベルは、１００ＭＨｚにおける動作には充分でないかも知れない。従って、ＤＳＰ又はＣＰＵは＋３．３ボルトのＶＤＤにおいて動作することが要求されるであろう。しかし、＋３．３ボルトのＶＤＤレベルにおいては、ＣＰＵ又はＤＳＰは、１００ＭＨｚにおいて動作するのに必要な電力より遥かに多くを消費するかも知れない。
【０００６】
それ故に、当該技術において、大規模ディジタル集積回路（例えば、ＤＳＰ、ＣＰＵ）における広範なクロック速度の数に調和したＶＤＤのレベルを精密に調節するための回路及び方法に対する要求がある。特に、大規模ディジタル集積回路の立上り時間及び伝播遅延が、大規模ディジタル集積回路が動作するクロック速度に密接に調和することを確保するためＶＤＤを最適レベルに精密に調節する回路及び方法に対する要求がある。
【０００７】
（発明の要約）
先行技術の上述の欠点に対応するため、本発明の主要な目的は、ダイナミック適応電圧スケーリング（ｄｙｎａｍｉｃ  ａｄａｐｔｉｖｅ  ｖｏｌｔａｇｅ  ｓｃａｌｉｎｇ）レギュレータのためのクリティカルパススラックタイム（ｃｒｉｔｉｃａｌ  ｐａｔｈ  ｓｌａｃｋ−ｔｉｍｅ）弁別器を提供することである。有利な実施例によれば、種々の動作周波数をもつディジタル処理コンポーネントの給電レベル（ＶＤＤ）を調節するため制御回路が導入される。
【０００８】
制御回路は、Ｎ個の遅延セルと給電調節回路とを包含する。Ｎ個の遅延セルは直列に結合され、その各々はＶＤＤのレベルにより決定される遅延（Ｄ）を持ち、そのため、最初の遅延セルの入力に印加されたクロック縁はＮ個の遅延セルを通り順次にリップルする。
【０００９】
Ｎ個の遅延セルと共同する給電調節回路は、ＶＤＤを調節することが出来、また（ｉ）少なくともＫ遅延セル及びＫ＋１遅延セルの出力をモニタし、（ｉｉ）クロック縁がＫ遅延セルの出力に到達しＫ＋１遅延セルの出力には到達していないことを決定し、そして（ｉｉｉ）それに応じてＶＤＤを調節可能な制御信号を発生する。
【００１０】
別の実施例においては、給電調節回路は、次の順次のクロック縁が最初の遅延セル入力に印加された時、クロック縁はＫ遅延セルの出力に到達ししかしＫ＋１遅延セルの出力には到達していないかどうかを決定する。
【００１１】
関連する実施例において、最初の遅延セル入力からＫ遅延セルの出力への合計遅延はディジタル処理コンポーネントの最大遅延より大きい。
【００１２】
別の関連する実施例において、給電調節回路は、さらに（ｉ）もしクロック縁がＫ遅延セルに到達していなければＶＤＤを増大させ、また（ｉｉ）もしクロック縁がＫ＋１遅延セル出力に到達していればＶＤＤを減少させるため動作可能である。
【００１３】
別の関連する実施例において、給電調節回路は、さらに、少なくともＫ−１遅延セル、Ｋ遅延セル、Ｋ＋１遅延セル、及びＫ＋２遅延セルの出力をモニタするため動作可能である。この実施例によれば、給電調節回路はさらに、クロック縁がＫ−１遅延セルの出力及びＫ遅延セル出力に到達し、しかし、少なくともＫ＋１遅延セル出力には到達していないことを決定するため動作可能である。給電調節回路はそこでさらに、（ｉ）もしクロック縁がＫ−１遅延セル出力に到達していなければ（ａ）比較的大きな増分ステップでＶＤＤを増大させ又はもしクロック縁がＫ−１遅延セル出力に到達ししかしＫ遅延セル出力には到達していなければ（ｂ）比較的小さな増分ステップでＶＤＤを増大させ、また（ｉｉ）もしクロック縁がＫ＋１遅延出力及びＫ＋２遅延セル出力に到達していれば（ａ）比較的大きな増分ステップでＶＤＤを減少させ又はもしクロック縁がＫ＋１遅延出力に到達ししかしＫ＋２遅延出力に到達していなければ（ｂ）比較的小さな増分ステップでＶＤＤを減少させるため動作可能である。
【００１４】
別の有利な実施例によれば、ダイナミック適応電圧スケーリングを持つディジタル処理コンポーネントを含むディジタル回路が導入される。このディジタル回路はさらに、調節可能なクロック源、調節可能な電源及び可変給電レベルＶＤＤ，を調節するための制御回路を含む。
【００１５】
ディジタル処理コンポーネントは、異なるクロック周波数で動作することが可能である。調節可能なクロック源は、可変クロック周波数をディジタル処理コンポーネントへ供給することが可能である。調節可能な電源はＶＤＤをディジタル処理コンポーネントへ供給することが可能である。制御回路はＮ個の遅延セルと給電調節回路とを包含する。
【００１６】
Ｎ個の遅延セルは直列に結合され、その各々はＶＤＤの値により決定される遅延（Ｄ）を持ち、そのため、最初の遅延セルの入力に印加されたクロック縁はＮ個の遅延セルを通り順次にリップルする。Ｎ個の遅延セルと共同する給電調節回路は、ＶＤＤを調節することが可能であり、また（ｉ）少なくともＫ遅延セル及びＫ＋１遅延セルの出力をモニタし、（ｉｉ）クロック縁がＫ遅延セルの出力に到達しＫ＋１遅延セルの出力には到達していないことを決定し、そして（ｉｉｉ）それに応じＶＤＤを調節可能な制御信号を発生するため動作可能である。
【００１７】
上述は、当業者が以下の発明の詳細な説明をより良く理解できるように、本発明の特徴及び技術的利点をむしろ広く概要を述べた。発明の請求項の主題を形成する発明の追加の特徴及び利点は以下に述べる。当業者は、本発明と同じ目的を達成するために修正又は他の構造を設計するため、基礎として開示した構想及び特定の実施例を容易に使用出来ることを理解すべきである。当業者はまた、そのような均等な構造は、その最も広い形式において発明の精神及び範囲から逸脱しないことを認識すべきである。
【００１８】
以下に、発明の詳細な説明を試みる前に、この特許文献を通して使用される幾つかの語及び句の定義を述べることは有利であろう。用語“含む（ｉｎｃｌｕｄｅ）”及び“包含（ｃｏｍｐｒｉｓｅ）”並びにその派生語は、限定無しで含むことを意味する。用語“又は（ｏｒ）”は、意味及び／又はを含めている。句の“と共同（ａｓｓｏｃｉａｔｅｄ  ｗｉｔｈ）“及び”と共同して（ａｓｓｏｃｉａｔｅｄ  ｔｈｅｒｅｗｉｔｈ）”並びにその派生語は、含む、その中に含まれる、と相互接続、中に含む、中に含まれる、に又はと接続、に又はと結合、と通信可能、インタリーブ、並置する、最も近い、に又はと境界をつける、持つ、の特性を持つ、又は同様を意味しても良い。また用語“回路（ｃｉｒｃｕｉｔｒｙ）”は少なくとも１つの動作を制御する如何なる回路、装置、コンポーネント又はその部分を意味し、この様な回路は、もし適切ならハードウエア、ファームウエア又はソフトウエア、又は情況によりこれらの少なくとも２つの結合で実施しても良い。幾つかの語及び句に対する定義がこの特許文献を通じて提供され、当業者は、大部の場合とは言えないにしても、多くのこの様な定義は、将来のこの様に定義された語及び句の使用と同様に以前の使用にも適用されることを理解すべきである。
【実施例】
【００１９】
（発明の詳細な説明）
以下に述べる図１から図６、及びこの特許文献において本発明の原理を述べるために使用される種々の実施例は例示のためのみであり、如何なる場合にもこの発明の範囲を制限するものと考えるべきではない。当業者は、本発明の原理は、どの様な好適に構成されたディジタル処理システムにおいても実施出来ることを理解するであろう。
【００２０】
図１は、本発明の１つの例示的実施例によるディジタル処理システム１００のブロック図を示す。ディジタル処理システム１００は、水晶発振器１０５、フェーズロックループ（ＰＬＬ）周波数シンセサイザ１１０、適応電圧スケーリング（ａｄａｐｔｉｖｅ  ｖｏｌｔａｇｅ  ｓｃａｌｉｎｇ：ＡＶＳ）クロック発生器１１５、ディジタル処理コンポーネント、ＤＳＰ／ＣＰＵシステム１２０と符号表示、適応電圧スケーリング（ＡＶＳ）スラックタイム（ｓｌａｃｋ−ｔｉｍｅ）検出器１２５、及び適応電圧スケーリング（ＡＶＳ）電源１３０を包含する。
【００２１】
例示的水晶発振器１０５は、出力基準周波数信号を発生し、そこに出力の基準周波数は圧電水晶の機械的特性により決定される。例示的ＰＬＬ周波数シンセサイザ１１０は水晶発振器１０５の出力に結合され、ＣＬＫＥＸＴ信号を発生し、これは水晶発振器１０５により与えられる規準周波数の倍数である動作周波数を持つ。ＣＬＫＥＸＴ信号は一組のクロック周波数を表しても良い。
【００２２】
例示的：ＡＶＳクロック発生器１１５は、ＰＬＬ周波数シンセサイザ１１０、ディジタル処理コンポーネント１２０及びＡＶＳスラックタイム検出器１２５の出力に結合され、夫々入力としてＣＬＫＥＸＴ信号、ＦＲＥＱＵＥＮＣＹ  ＣＯＮＴＲＯＬ（周波数制御）信号及びＳＴＥＡＤＹ（定常）信号を受ける。ＦＲＥＱＵＥＮＣＹ  ＣＯＮＴＲＯＬ（周波数制御）信号は、所望の動作クロック周波数、ｆｃｌｋ、をセットし、これは典型的にはＣＬＫＥＸＴ信号の何分の幾つかである。例えば、もしＣＬＫＥＸＴ信号が１．６Ｇｈｚであれば、ＡＶＳクロック発生器１１５は、ＤＳＰ／ＣＰＵシステム１２０へ供給されるＣＬＫ信号として４００ＭＨｚクロックを生成するためＣＬＫＥＸＴ信号を４で割ることができる。以下により詳細に述べるように、ＳＴＥＡＤＹ（定常）信号はＡＶＳクロック発生器１１５に対し給電電圧、ＶＤＤ、はＣＬＫ信号の所望のクロック速度に調和する充分なレベルに調節されたことを示す。ＳＴＥＡＤＹが可能にされるとＣＬＫ信号はＤＳＰ／ＣＰＵシステム１２０へ印加される。
【００２３】
動作において、もし所望の動作周波数が現在の動作周波数より低ければ、両方のシステムクロックＣＬＫ及びレギュレータクロック信号、ＲＥＧＣＬＫ、は新しい値ｆｒｅｇｃｌｋ＝ａ（ｆｃｌｋ）、へ同時に変更され、ここにａは定数例えば、ａ＝１又はａ＝１／２である。もし、所望の動作周波数が現在の動作周波数より高ければ、ＲＥＧＣＬＫの周波数が最初に変更される。次に、ＶＤＤ給電電圧が新しい定常−状態値に達した時、ＳＴＥＡＤＹ信号が起動され、そしてシステムクロック周波数はｆｃｌｋ＝ｆｒｅｇｃｌｋ／ａへ更新される。もし、ａ＝１、定常状態にあれば、ＣＬＫ及びＲＥＧＣＬＫ、は同じ周波数及び位相を持つ。
【００２４】
一般的に、言えばＤＳＰ／ＣＰＵシステム１２０は、数学的計算を遂行するため設計された如何なるディジタル処理コンポーネントでも良く、また適当にプログラマブルで良く、これはＤＳＰ／ＣＰＵシステム１２０は、音声、画像、ビデオ，等を含む異なる様式の情報を操作するために使用されても良いことを意味する。本実施例によれば、ＤＳＰ／ＣＰＵシステム１２０は可変動作周波数を持ち、またＡＶＳクロック発生器１１５及びＡＶＳ電源１３０の出力に結合される。ＤＳＰ／ＣＰＵシステム１２０は、周波数制御信号を発生し、また入力／出力（Ｉ／Ｏ）データを関連する処理システム（図示なし（例えば、移動通信ユニット、計算システム、等）と通信する。
【００２５】
例示的ＡＶＳスラックタイム検出器１２５は、本発明の原理によれば、クリティカルパススラックタイム弁別器（ｃｒｉｔｉｃａｌ  ｐａｔｈ  ｓｌａｃｋ−ｔｉｍｅ  ｄｉｓｃｒｉｍｉｎａｔｏｒ）である。ＡＶＳスラックタイム検出器１２５は、Ｎ個の遅延セルと給電調節回路（ｐｏｗｅｒ  ｓｕｐｐｌｙ  ａｄｊｕｓｔｍｅｎｔ  ｃｉｒｃｕｉｔｒｙ）（図２を参照して示す）とを包含し、ＶＤＤを調節するためＡＶＳ電源１３０を制御するため動作可能である。Ｎ個の遅延セルは、直列に結合され、その各々はＶＤＤの値により決定される遅延（Ｄ）を持ち、そのため、最初の遅延セルの入力に印加されたクロック縁は順次にＮ個の遅延セルを通りリップルする。給電調節回路、これはＮ個の遅延セルと合同し、ＶＤＤを調節可能であり、また（ｉ）少なくともＫ遅延セル及びＫ＋１遅延セルの出力をモニタし、（ｉｉ）クロック縁がＫ遅延セルの出力に到達しＫ＋１遅延セルの出力には到達していないことを決定し、また（ｉｉｉ）それに応じＶＤＤを調節可能な制御信号を発生するため動作可能である。
【００２６】
図２は、本発明の例示的実施例に従いＡＶＳスラックタイム検出器１２５をより詳細に示す。ＡＶＳスラックタイム検出器１２５は、例示的遅延セル２０１Ａ，２０１Ｂ、２０１Ｃ、及び２０１Ｄ、を含むＮ個の順次遅延セル２０１、インバータ２０５、状態レジスタ２１０、デコーダ２１５、及びディジタルフィルタ２２０を包含する。状態レジスタ２１０はさらに、縁トリガード（ｅｄｇｅ−ｔｒｉｇｇｅｒｅｄ）フリップフロップ（ＦＦ）２１１及び縁トリガードフリップフロップ（ＦＦ）２１２を包含する。デコーダ２１５はインバータ２１６を包含する。
【００２７】
ＲＥＧＣＬＫクロック信号上の立上り縁は、Ｎ個の順次遅延セル２０１の連鎖における遅延セルの各々を通り順次にリップルするであろう。Ｎ個の遅延セル２０１は等しいコンポーネントでありまたＤＳＰ／ＣＰＵシステム１２０におけるゲートと同じ工程で作られる。従って、Ｎ個の遅延セルの連鎖における遅延セルの各々はその入力（Ｉ）とその出力（Ｏ）の間で可変の伝播遅延、Ｄ、を持ち、これは他のＮ個の遅延セル２０１の全部の可変伝播遅延、Ｄ、に本質的に等しい。伝播遅延は可変であると言われ何故ならば給電、ＶＤＤ、のレベルが伝播遅延、Ｄ、に影響するからである。ＶＤＤが増加すると、Ｎ個の遅延セル２０１の各々の伝播遅延、Ｄ、は減少する。ＶＤＤが減少すると、Ｎ個の遅延セル２０１の各々の伝播遅延、Ｄ、は増加する。
【００２８】
従って、ＶＤＤの与えられた値に対して、最初の遅延セル（即ち、遅延セル２０１Ａ）の入力からＫ遅延セル（即ち、遅延セル２０１Ｃ）の出力への組み合わされた伝播遅延は、Ｋ・Ｄ（即ち、ＤのＫ倍）である。例示的遅延セル２０１Ａ、２０１Ｂ、２０１Ｃ、及び２０１Ｄは、彼等のそれぞれの遅延期間Ｄ１、Ｄ２、Ｄ（Ｋ）、及びＤ（Ｋ＋１）により順次に符号付けされている。最初の遅延セルの入力からＫ遅延セルの出力への組み合わされた伝播遅延、ＫｘＤ、は、Ｍ伝播遅延の安全マージンを含み、ａが１でない場合において適切な因子によりスケールされた、ＤＳＰ／ＣＰＵシステム１２０を通る最も長い伝播遅延をモデル（ｍｏｄｅｌ）するため設計される。例えば、もしＤＳＰ／ＣＰＵシステム１２０を通る最も長い伝播遅延が６Ｄ（即ち、６個の伝播遅延）より少ないか又は等しいならば、Ｋの値を８にセットしても良く、これにより、Ｋ遅延セルの出力は８個のＫ遅延セル（８Ｄ）を表し、また安全マージン、Ｍ、は２個の伝播遅延である。代わりの実施例において、Ｋの値を７にセットすることが出来、そのためＫ遅延セルの出力は７個の伝播遅延（７Ｄ）を表し、また安全マージン、Ｍ、は１個の伝播遅延である。更に別の実施例において、Ｋの値を９にセットすることが出来、そのためＫ遅延セルの出力は９個の伝播遅延（９Ｄ）を表し、また安全マージン、Ｍ、は３個の伝播遅延である。
【００２９】
もしＶＤＤの値が増加すると、ＤＳＰ／ＣＰＵシステム１２０を通る最も長い伝播遅延は減少しまたもしＶＤＤの値が減少すると、ＤＳＰ／ＣＰＵシステム１２０を通る最も長い伝播遅延は増加する。しかし、遅延セル２０１はＤＳＰ／ＣＰＵシステム１２０におけるゲートと同じ工程により作られるので、Ｋ遅延セル（即ち、遅延セル２０１Ｃ）の出力における組み合わされた伝播遅延、Ｋ・Ｄ、は比例して変化し、これによりＤＳＰ／ＣＰＵシステム１２０を通る最も長い伝播遅延を追跡する。ＡＶＳスラックタイム検出器１２５の目的はＶＤＤのレベルを制御し、その結果遅延セル２０１Ａの入力において受信したＲＥＧＣＬＫクロック信号の立上り縁がＫ遅延セル（即ち、遅延セル２０１Ｃ）の出力へ伝播し、しかしＫ＋１遅延セルの出力へは、ＲＥＧＣＬＫクロック信号上の立下り縁が受信される時までには伝播しない。もし立上り縁がＫ＋１遅延セル（即ち、遅延セル２０１Ｄ）の出力へ又はそれを超えて伝播すれば、その時はＶＤＤはＲＥＧＣＬＫクロック信号の現在のクロック速度に対して大き過ぎ、電力は浪費されている。もし立上り縁が少なくともＫ遅延セル（即ち、遅延セル２０１Ｃ）の出力へまで伝播しなければ、その時はＶＤＤはＲＥＧＣＬＫクロック信号の現在のクロック速度に対して低過ぎ、ＤＳＰ／ＣＰＵシステム１２０を通る最も長い伝播遅延に起因して誤差が発生するかも知れない。
【００３０】
図３は、図２に示す例示的実施例によるＡＶＳスラックタイム検出器１２５の動作を示すタイミング図である。１つの例示的クロック信号が示される。最初は、ＲＥＧＣＬＫクロック信号は低（論理０）である。インバータ２０５はＲＥＧＣＬＫクロック信号を反転しＲＥＧＣＬＫ＊クロック信号を生成し、これはＮ個の遅延セル２０１の各々のリセット（Ｒ）入力へ印加される。最初は、ＲＥＧＣＬＫ＊クロック信号は高（論理１）であり、これは各遅延セル２０１の出力（Ｏ）を論理０に強制する。
【００３１】
ＲＥＧＣＬＫクロック信号が論理１（即ち、クロックパルスの立上り縁）へ行くと、ＲＥＧＣＬＫ＊クロック信号は論理０へ行き、これによりリセット（Ｒ）信号を遅延セル２０１の全部から除去する。最初の伝播遅延、Ｄ１、の後、遅延セル２０１Ａの出力、Ｔａｐ１と呼ぶ、は論理１へ行く（点線で示す様に）。２番目の伝播遅延、Ｄ２、の後、遅延セル２０１Ｂの出力、Ｔａｐ２と呼ぶ、は論理１へ行く。立上り縁は、Ｎ個の遅延セルの連鎖を通り伝播を継続する。
Ｋ伝播遅延、Ｄ（Ｋ）、の後、遅延セル２０１Ｃの出力、ＴａｐＫと呼ぶ、は論理１へ行く（点線で示す様に）。
【００３２】
Ｋ＋１伝播遅延、Ｄ（Ｋ＋１）、の後、遅延セル２０１Ｄの出力、ＴａｐＫ＋１、は通常論理１へ行くであろう。しかし、ＲＥＧＣＬＫクロック信号の立下り縁が、Ｋ＋１伝播遅延が完了する前に発生する。ＲＥＧＣＬＫクロック信号の立下り縁は、ＲＥＧＣＬＫ＊クロック信号を論理１（即ち立上り縁）へ行かせ、これによりリセット（Ｒ）信号をＮ個の遅延セル２０１の全部へ印加し、全部の遅延セル２０１の出力（Ｏ）をリセットして論理０へ戻す。
【００３３】
状態レジスタ２１０におけるフリップフロップ（ＦＦ）２１１は、遅延セル２０１Ｃの出力（即ち、ＴａｐＫ）をモニタし、また状態レジスタ２１０におけるフリップフロップ（ＦＦ）２１２は、遅延セル２０１Ｄ（即ち、ＴａｐＫ＋１）の出力をモニタする。ＲＥＧＣＬＫ＊クロック信号の立上り縁は、ＦＦ２１１及びＦＦ２１２に遅延セル２０１Ｃ及び遅延セル２０１Ｄの出力の値を、これら出力がリセットされる前に読み取らせる。従って、遅延セル２０１Ｃ及び２０１Ｄの出力の状態、状態（Ａ、Ｂ）と呼ばれる、はＲＥＧＣＬＫクロック信号の立下り縁毎（即ち、ＲＥＧＣＬＫ＊クロック信号の立上り縁）に読み取られる。
【００３４】
最適状態の下で、ＲＥＧＣＬＫクロック信号の立上り縁は、Ｋ遅延セル（即ち、遅延セル２０１Ｃ）の出力まで伝播するに過ぎない。従って、最適状態の下で、Ａ＝１、Ｂ＝０、及び状態（Ａ、Ｂ）＝１０である。もし、ＶＤＤが低過ぎれば、ＲＥＧＣＬＫクロック信号の立上り縁は、Ｋ遅延セルの出力まで伝播できず、状態（Ａ、Ｂ）＝００である。もしＶＤＤが高過ぎれば、ＲＥＧＣＬＫクロック信号の立上り縁は少なくともＫ＋１遅延セルの出力まで伝播し、状態（Ａ、Ｂ）＝１１である。
【００３５】
デコーダ２１５は、状態（Ａ、Ｂ）の値を読み取り、制御信号アップを生成し、これはＶＤＤを増加させ、また制御信号ダウンで、これはそれに応じてＶＤＤを減少させる。最適状態の下で、状態（Ａ、Ｂ）＝１０であり、そのためアップ＝０またダウン＝０であり、ＶＤＤは変化しない。もしＶＤＤが低過ぎれば、状態（Ａ、Ｂ）＝００であり、そのためアップ＝１またダウン＝０であり、ＶＤＤは増加する。もしＶＤＤが高過ぎれば、状態（Ａ、Ｂ）＝１１であり、そのためアップ＝０またダウン＝１であり、ＶＤＤは減少する。
【００３６】
例示的実施例によれば、Ａの値、これはＫ遅延セル出力に相当し、生信号、ステディイン（ＳＴＥＡＤＹ  ＩＮ）を表す。ステディイン信号は、ＶＤＤの値が安定したレベルへ調節されるまでは、０と１の間を変動するかも知れない。ディジタルフィルタ２２０は、ステディインを受信し、その出力においてステディ信号（ＳＴＥＡＤＹ）を論理１へセットする前に何時ステディインが論理１において安定したかを決定し、これによりＡＶＳクロック発生器１１５を可能にする。例えば、ディジタルフィルタ２２０は、ステディ信号が論理１にセットされる前にステディイン＝１の１０個の連続した値をカウントするカウンタでも良い。もしステディインが、１０のカウントが到達する前に論理０に切り替わるとカウンタはゼロにリセットされ、カウントはそれを越えて開始する。
【００３７】
図４Ａは、本発明の第１の例示的実施例による例示的遅延セル２０１を示す。遅延セル２０１は、インバータ４０１及びＮＯＲゲート４０２を包含する。リセット信号（Ｒ）が論理１である時、ＮＯＲゲート４０２の出力（Ｏ）は論理０に強制され、入力（Ｉ）は無関係である。リセット信号（Ｒ）が論理０である時、入力ＩはＮＯＲゲート４０２の出力（Ｏ）へ通過することが出来る。従って、もしＲ＝０であれば、遅延セル２０１の入力（Ｉ）における立上り縁はインバータ４０１により反転されそしてＮＯＲゲート４０１により再び反転される。従って、立上り縁は、インバータ４０１とＮＯＲゲート４０２の組み合わされた伝播遅延に等しい合計遅延の後に遅延セル２０１の出力（Ｏ）において現れる。
【００３８】
図４Ｂは、本発明の第２の例示的実施例による例示的遅延セル２０１を示す。遅延セル２０１は、ＮＯＲゲート４０２及び奇数個の順次インバータ４０１を包含し、例示的インバータ４０１Ａ及び４０１Ｂ、並びにＮＯＲゲート４０２を含む。リセット信号（Ｒ）が論理１である時、ＮＯＲゲート４０２の出力（Ｏ）は論理０に強制されまた入力（Ｉ）は無関係である。リセット信号（Ｒ）が論理０である時、入力（Ｉ）はＮＯＲゲート４０２の出力（Ｏ）へ通過することが出来る。従って、もしＲ＝０なら、遅延セル２０１の入力（Ｉ）における立上り縁は、インバータ４０１Ａから４０１Ｂにより奇数回順次反転され、そして次に最後に１回ＮＯＲゲート４０１により反転される。従って、偶数個の反転が発生し、立上り縁は、ＮＯＲゲート４０２とインバータ４０１Ａから４０１Ｂの全部の組み合わされた伝播遅延に等しい合計遅延の後に遅延セル２０１の出力（Ｏ）において現れる。従って、遅延セル２０１の合計遅延は遅延セル２０１におけるインバータ４０１の数を変えることにより操作出来る。また当業者は、変換機能を遂行するゲートの他の様式が簡単なインバータ４０１の代わりに使用出来ることを認識するであろう。一般に、入力Ｉを受けそして反転された出力、Ｉ＊、を発生する如何なる様式のゲートも使用出来る。
【００３９】
図５は、本発明の代わりの例示的実施例によるＡＶＳスラックタイム検出器１２５をより詳細に示す。図２に示したＡＶＳスラックタイム検出器の第１の実施例は２つの制御信号、即ち、アップとダウンを生成し、これらはＶＤＤのレベルを比較的粗い増分ステップ又は比較的粗い減分ステップで調節するため使用された。図５に示す例示的実施例によれば、ＡＶＳスラックタイム検出器１２５は複数の制御信号を生成し、これらはＶＤＤのレベルを比較的小さな量及び比較的大きな量により、インクリメント又はディクリメントするために使用出来る。
【００４０】
図５におけるＡＶＳスラックタイム検出器１２５は、大部分の点において図２に示したＡＶＳスラックタイム検出器１２５に等しい。主要な相違は、モニタされる遅延セル２０１出力の数にある。図２におけるＡＶＳスラックタイム検出器１２５は２つの遅延セル２０１出力（即ち、Ｋ及びＫ＋１）をモニタしただけである。図５におけるＡＶＳスラックタイム検出器１２５は２つの遅延セル２０１より多くの出力をモニタする。図５において、状態レジスタ２１０はＴａｐＲからＴａｐＲ＋Ｐまでの出力をモニタし、これらはＰ＋１遅延セル２０１出力の合計を表す。
【００４１】
ＤＳＰ／ＣＰＵシステム１２０を通る最も長い伝播遅延が６Ｄ（即ち、６個の伝播遅延）より少ないか又は等しい例示的実施例を考えよう。もし、安全マージン、Ｍ、が１個の伝播遅延でまたＰが３に等しいのであれば、ＴａｐＲは７番目の遅延セルの出力であり、ＴａｐＲ＋１は８番目の遅延セルの出力であり、ＴａｐＲ＋２は９番目の遅延セルの出力であり、ＴａｐＲ＋３は１０番目の遅延セルの出力である。これらの４個の遅延セル出力は、Ｋ−１遅延セル、Ｋ遅延セル、Ｋ＋１遅延セル、及びＫ＋２遅延セルの出力を夫々表す。
【００４２】
再び、ＡＶＳスラックタイム検出器１２５の目的は、ＶＤＤのレベルを制御し、その結果、遅延セル２０１Ａの入力において受けたＲＥＧＣＬＫクロック信号上の立上り縁がＫ遅延セルの出力（ＴａｐＲ＋１）へ伝播し、しかしＫ＋１遅延セルの出力（ＴａｐＲ＋２）へは、ＲＥＧＣＬＫクロック信号上の立下がり縁が受信される時までには伝播しない。従って、最適の状況の下では、状態（ＳＴＡＴＵＳ）の値は
（Ｋ−１、Ｋ、Ｋ＋１、Ｋ＋２）＝１１００である。しかし、図２における場合とは異なり、図５におけるデコーダ２１５は、状態（ＳＴＡＴＵＳ）（Ｋ−１、Ｋ、Ｋ＋１、Ｋ＋２）の値に従い異なる増分ステップサイズ又は減分ステップサイズを持つ複数のＶＤＤ制御信号を発生することが出来る。
【００４３】
例えば、もし状態（ＳＴＡＴＵＳ）（Ｋ−１、Ｋ、Ｋ＋１、Ｋ＋２）が００００であれば、その時は、デコーダ２１５は、比較的大きな量（例えば、＋０．１ボルトステップサイズ）によりＶＤＤをインクリメントする大きなアップ（ＬＡＲＧＥ  ＵＰ）制御信号を発生出来る。これは、大きな誤差に対してより迅速にＶＤＤを修正する。もし状態（ＳＴＡＴＵＳ）（Ｋ−１、Ｋ、Ｋ＋１、Ｋ＋２）が１０００であれば、その時は、デコーダ２１５は、比較的小さな量（例えば、＋０．０１ボルトステップサイズ）によりＶＤＤをインクリメントする小さなアップ（ＳＭＡＬＬ  ＵＰ）制御信号を発生出来る。これは、小さな誤差に対してオーバシュートを生じることなく小さな量だけＶＤＤを増加させる。
【００４４】
例えばもし状態（ＳＴＡＴＵＳ）（Ｋ−１、Ｋ、Ｋ＋１、Ｋ＋２）が１１１１であれば、その時は、デコーダ２１５は、比較的大きな量（例えば、−０．１ボルトステップサイズ）によりＶＤＤをディクリメントする大きなダウン（ＬＡＲＧＥ  ＤＯＷＮ）信号を発生することが出来る。これは、大きな誤差に対して、より迅速にＶＤＤを修正する。もし状態（ＳＴＡＴＵＳ）（Ｋ−１、Ｋ、Ｋ＋１、Ｋ＋２）が１１１０であれば、その時は、デコーダ２１５は、比較的小さな量（例えば、−０．０１ボルトステップサイズ）によりＶＤＤをディクリメントする小さなダウン（ＳＭＡＬＬ  ＤＯＷＮ）制御信号を発生出来る。これは、小さな誤差に対してアンダーシュートを生じることなくＶＤＤを小さな量により減少させる。
【００４５】
本発明のさらに別の実施例において、状態レジスタ２１０は、例えば、６個（６）の遅延セル２０１出力をモニタしても良く、これによりＶＤＤのレベルの精密及び粗い調節のより大きな自由度を与える。例えば、最適の状況の下で、状態（ＳＴＡＴＵＳ）（Ｋ−２、Ｋ−１、Ｋ、Ｋ＋１、Ｋ＋２、Ｋ＋３）＝１１１０００である。もし、状態（ＳＴＡＴＵＳ）（Ｋ−２、Ｋ−１、Ｋ、Ｋ＋１、Ｋ＋２、Ｋ＋３）＝００００００、１０００００、又は１１００００であれば、その時はデコーダ２１５は、大きなアップ、中間のアップ、又は小さなアップ制御信号を夫々発生出来る。もし状態（ＳＴＡＴＵＳ）（Ｋ−２、Ｋ−１、Ｋ、Ｋ＋１、Ｋ＋２、Ｋ＋３）＝１１１１１１、１１１１１０、又は１１１１００、であれば、その時はデコーダ２１５は、大きなダウン、中間のダウン、又は小さなダウン制御信号を夫々発生出来る。
【００４６】
前述の実施例において、ＡＶＳスラックタイム検出器１２５の動作は２つのトリガ事象に関して記載され、即ち、最初に発生するＲＥＧＣＬＫクロック信号の立上り縁及び引き続くＲＥＧＣＬＫクロック信号の立下り縁であり、これらはスラックタイムをモニタするのに使用されまたＶＤＤのレベルを制御する。しかしこれは、説明のためのみであり、本発明の範囲を制限する様に解釈すべきではない。当業者は、ＡＶＳスラックタイム検出器１２５は容易に再構成することが出来、そのため最初に発生するＲＥＧＣＬＫクロック信号の立下り縁及び引き続くＲＥＧＣＬＫクロック信号の立上り縁は、スラックタイムをモニタしまたＶＤＤのレベルを制御するためトリガ事象として使用出来ることを認識するであろう。
【００４７】
図６は、流れ図６００を示し、これは本発明の例示的実施例によるディジタル処理システム１００におけるＡＶＳスラックタイム検出器１２５の動作を示す。最初に、ＤＳＰ／ＣＰＵシステム１２０は新しい公称クロック発生速度（例えば、５０ＭＨｚ）を確立するため周波数制御信号の値をセットする（プロセスステップ６０５）。次に、ＡＶＳスラックタイム検出器１２５はＲＥＧＣＬＫクロック信号をモニタしそしてスラックタイムの量を、もしあれば、決定する。上に説明した様に、スラックタイムは、ＤＳＰ／ＣＰＵシステム１２０における最も長い伝播遅延とＲＥＧＣＬＫクロック信号のパルス幅との間の差である（プロセスステップ６１０）。ＤＳＰ／ＣＰＵシステム１２０における最も長い伝播遅延はＫ遅延セル２０１の出力における合計遅延、ＫｘＤ、により表され、またＲＥＧＣＬＫクロック信号のパルス幅は立上りクロック縁とＲＥＧＣＬＫクロック信号の次の立下りクロック縁との間の時間の長さである。代わりに、ＲＥＧＣＬＫクロック信号のパルス幅は、立下りクロック縁とＲＥＧＣＬＫクロック信号の次の立上りクロック縁との間の時間の長さである。もしスラックタイムが大き過ぎると、ＶＤＤはディクリメントされる（プロセスステップ６１５及び６２０）。もしスラックタイムが小さ過ぎると、ＶＤＤはインクリメントされる（プロセスステップ６２５及び６３０）。さもなければ、ＡＶＳスラックタイム検出器１２５はＲＥＧＣＬＫクロック信号のモニタを継続しそしてスラックタイムの量を、もしあれば決定する（プロセスステップ６１０）。
【００４８】
本発明は、詳細に記載されたが、当業者は、彼等が発明の最も広い形態において、発明の精神及び範囲から逸脱することなく種々の変更、置換及び代替をなし得ることを理解すべきである。
【図面の簡単な説明】
【００４９】
本願発明とその利益をより完全に理解するために、図面とともに本願の記載を参照して下さい。ここで、同様な参照符号は同様な対象を表わします。
【図１】本発明の１つの例示的実施例によるディジタル処理システムのブロック図を示す。
【図２】本発明の例示的実施例による図１の適応電圧スケーリング（ＡＶＳ）スラックタイム検出器をより詳細に示す。
【図３】図２に示す例示的実施例による適応電圧スケーリング（ＡＶＳ）スラックタイム検出器の動作を示すタイミング図を示す。
【図４Ａ】本発明の第１の例示的実施例による例示的遅延セルを示す。
【図４Ｂ】本発明の第２の例示的実施例による例示的遅延セルを示す。
【図５】本発明の代わりの例示的実施例による適応電圧スケーリング（ＡＶＳ）スラックタイム検出器を示す。
【図６】本発明の例示的実施例による図１のディジタル処理システムにおける適応電圧スケーリング（ＡＶＳ）スラックタイム検出器の動作の例示的方法を示す流れ図を示す。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【国際調査報告】
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2006507699.tif 000011