(57)【要約】フラッシュメモリを消去するための方法である。多重セクタを有するフラッシュメモリデバイスにおいて、複数のセクタが消去するために選択される（８１０）。セクタのサブセットが選択され（８１５）、消去パルスがサブセット内のセクタ全部に同時に与えられる（８２０）。最初の電圧値を有する消去パルスの印加後、前述のサブセットの少なくとも１セクタがベリファイされる（８２５）。このベリファイされたセクタに未消去のセクタが少なくとも１つあれば、消去電圧が調整され（８３０）、別の消去パルスがセクタのサブセットに与えられる（８２０）。この消去電圧の調整は、サブセットに印加された消去パルスの回数の関数であり得る。このサイクルは、選択されたセクタが消去されたものとしてベリファイされるまで反復される。セクタがベリファイされた後、消去／ベリファイサイクルは、残りのセクタの各々が消去されたものとしてベリファイされるまで、サブセット内に残る１つ又はそれ以上のセクタに実行される。サブセット内のセクタ全部が消去された後、消去電圧は最初の値にリセットされ（８４０）、セクタの別のサブセットが上述したように消去／ベリファイのために選択される（８１５）。このプロセスは、デバイス内のメモリセクタ全部が消去されるまで反復され得る（８５０）。埋め込まれたロジックを備えたフラッシュメモリデバイスが、本方法を実行するために用いられ得る。
2006500705.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセクタを含むフラッシュメモリデバイスの消去時にゲート電圧をコントロールするための方法であって、
ａ）前記複数のメモリセクタの一部を選択し（８１０）、
ｂ）前記複数のメモリセクタの前記一部の未消去サブセットを選択し（８１５）、
ｃ）ゲート消去電圧を有する消去パルスを、メモリセクタの前記サブセットに印加し（８２０）、
ｄ）前記サブセットからメモリセクタを選択し、かつ、前記選択されたセクタの消去ベリファイを行ない（８２５）、
ｅ）前記選択されたセクタが未消去であれば、前記ゲート消去電圧に、単調増加関数を適用し（８３０）、
ｆ）メモリセクタの前記サブセットが消去されるまで、ｃ）〜ｅ）を繰り返し、
ｇ）前記複数メモリセクタの前記一部が消去されるまでｂ）〜ｆ）を繰り返し、
ｈ）前記ゲート消去電圧をリセットし（８４０）、且つ、
ｉ）前記複数メモリセクタが消去されるまでａ）〜ｈ）を繰り返す（８５０）、
方法。
【請求項２】
前記ゲート消去電圧は、負電圧である、
請求項１記載の方法。
【請求項３】
前記方法は、前記フラッシュメモリデバイス内に埋め込まれる（６００）、
請求項１記載の方法。
【請求項４】
更に、消去後自動プログラム割り込み（ＡＰＤＥ：Automatic Program Disturb after Erase）パルスを印加する（７３５）、
請求項１記載の方法。
【請求項５】
前記ゲート消去電圧は、前記フラッシュメモリデバイスの外部ソースから得られる（６００）、
請求項１記載の方法。
【請求項６】
更に、プリプログラムパルスを印加する（７０５）を含む、
請求項１記載の方法。
【請求項７】
前記ゲートは接地され、前記ソースは、ポジティブにバイアスがかけられる、
請求項１記載の方法。
【請求項８】
複数のメモリセクタ（６１０，６１５）、
前記複数のメモリセクタ（６０５）のサブセットを選択するために埋め込まれたロジック、
前記サブセット内のメモリセクタが消去されるまで、前記サブセット内の前記メモリセクタに一連のパルスで単調増加ゲート消去電圧を印加するためのロジック（６０５）、及び、
前記ゲート消去電圧をリセットするためのロジック（６０５）を含む、
フラッシュメモリデバイス。
【請求項９】
前記サブセットは、４メモリセクタを含む、
請求項８記載のフラッシュメモリデバイス。
【請求項１０】
前記第１パルスは、前記一連の前記第１パルスは、前記サブセットのすべてのメモリセクタに印加される、
請求項８記載のフラッシュメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関する。具体的に、本発明は、フラッシュメモリデバイスの消去中、印加されるゲート電圧をコントロールするための方法に関する。
【背景技術】
【０００２】
コンピュータ、パーソナルデジタルアシスタンス、携帯電話、デジタルカメラ、又、同様のシステム及びデバイスのような多くの電子デバイスは、プロセッサとメモリを含む。デバイスの機能性を満たすためにデバイスによって実行され、及び／又はプロセッサによって動作されるコンピュータプログラムを記録するために、このメモリが、用いられる。多くのデバイス及びシステムは、電源を落としても、データ及びコンピュータプログラムを失わないように、情報が永久記録装置／不揮発性媒体に保存されることが求められる。
【０００３】
記録されたデータを保存するために周囲の電源を必要としない半導体メモリデバイスが、開発されている。これらのデバイスは、“不揮発性”半導体メモリデバイスと称されている。不揮発性半導体メモリデバイスの通常の設計において、データは、セクタと呼ばれるメモリユニット内で消去され、バイトレベルにおいては消去され得ない。各セクタは、ページと称されるセグメントに区分される。このセクタ全体を消去するためにアクセスされる際、データは、ページごとに読み出し及びプログラミングのためにアクセスされる。
【０００４】
フラッシュメモリ（又は、フラッシュＲＡＭ）は、不揮発性メモリデバイスの一例である。フラッシュメモリデバイスは、フローティングゲート構造を備えたメモリセルトランジスタを用いる。フラッシュメモリデバイスにおける一般的なメモリセルは、フローティングゲートのようなアクセストランジスタと記録素子を含む。フラッシュメモリデバイスにおけるデータは、基板とフローティングゲート間における絶縁体薄膜における電荷の蓄積によってプログラムされるか、又は電荷の空乏によって消去されるかである。メモリセルのプログラミングは、フローティングゲートに過剰電子の蓄積を起こすための十分な電位差を、トランジスタに与えることによって生じる。フローティングゲートにおける付加電子の蓄積は、ゲートの電荷とトランジスタの閾値電圧を引き上げる。このトランジスタの閾値電圧は、トランジスタが読み出しサイクル中にターンオンしないように、印加される電圧より十分上に引き上げられる。従って、プログラムされたメモリセルは電流を搬送せず、ロジック値“０”を表す。各トランジスタのフローティングゲートの過剰電子を前述の薄膜から排出させるように電位差がセクタの各メモリセルのトランジスタに与えられるプロセスによって、データセクタの消去が引き起こされる。その結果、トランジスタの閾値電圧は、データを読み出すためにトランジスタに印加される電圧ポテンシャルよりも低くされる。消去状態では、電流はトランジスタを通じて流れる。読み出し電圧ポテンシャルが印加されると、電流がメモリセルのトランジスタを通じて流れ、メモリセルに記録されたロジック値は“１”を表す。  
【０００５】
従来技術に係る図１は、ＳＡ０１、ＳＡ１、ＳＡ２、．．．．．ＳＡ６３、及びＳＳ０、ＳＳ１、ＳＳ２、．．．．．．ＳＳ７のブロックによって示される複数のメモリセクタを含む、不揮発性メモリデバイスの一例の概略図を示す。メモリセクタＳＡ０１、ＳＡ１、ＳＡ２、．．．．．ＳＡ６３、及びＳＳ０、ＳＳ１、ＳＳ２、．．．．．．ＳＳ７は、複数の行と列に配置され、各行は、４メモリセクタを含む。これらのメモリセクタの行は、Ｚ４（０）からＺ４（１７）まで連続して番号が付され、列は、Ｚ３（０）からＺ３（３）まで連続して番号が付される。ＳＳ０、ＳＳ１、ＳＳ２、．．．．．．ＳＳ７とラベルが付されたセクタは、コードストレージ用にリザーブされるが、ＳＡ０１、ＳＡ１、ＳＡ２、．．．．．ＳＡ６３とラベルが付されたセクタは、データ記録装置又はコード記録装置のために用いられてよい。各セクタは、複数の列と行に配置されたメモリセル配列を含む。複数のワード線は、それぞれの行に結合され、複数のビット線は、メモリセルのそれぞれの列に結合される。例えば、ＳＡ０１、ＳＡ１、ＳＡ２、．．．．．ＳＡ６３のラベルが付された各セクタは、６４キロバイトのメモリを有し、各セクタは、５１２ワード線と１，０２４ビット線を含むアレイを包含し得る。
【０００６】
低電圧フラッシュメモリデバイスの一形式において、プログラミング及び消去用に要する電圧は、電流特性が制限された電荷ポンプによって生成されなければならない。例えば、デバイスは、１.８ボルト又は３ボルトの外部の印加電圧で動作してよいし、約１０ボルトの内部電圧を利用してよい。消去用の電荷ポンプとプログラム電圧に依存するデバイスに関して、同時にプログラムされ又は消去され得るメモリセルの数は、制限される。
【０００７】
従来技術の図２Ａは、プログラム時にメモリセルに印加される一般的な電圧を示す。メモリセル２００のドレインＤには、約５Ｖの電圧が印加され、ゲートＧには、約９Ｖの電圧が印加され、メモリセル４４のソースＳは接地される。
【０００８】
従来技術の図２Ｂは、ネガティブゲート消去を用いた消去時にメモリセル２００のソースとゲートに印加される一般的な電圧を示す。メモリセル２００のソースＳには、約５Ｖの電圧が印加され、ゲートＧには、約−９Ｖの電圧が印加される。他の態様の消去方法では、接地されたゲートとポジティブでバイアスがかけられたソースを利用する。接地されたゲートのコンテキストでは、増えたゲート消去電圧とは、ゲートとソース間における電圧の増加を指す。
【０００９】
図２Ｂの構成に加えて、チャネル消去のような他の消去技術が実行されてよい。チャネル消去に関する記載は、米国特許第６，１８８，６０９号（Ramped or stepped gate channel erase for flash memory application）に見出せるが、この特許の記載内容の全体は、参照として本明細書に包含される。
【００１０】
従来技術の図２Ｃは、「弱く」プログラムされる（weakly programmed）ときのメモリセル２００のドレイン、ソース及びゲートに印加される一般的な電圧を示す。メモリセル２００のドレインＤは、約５Ｖの電圧が印加され、ゲートＣとソースＳは接地される。「弱く」プログラムすることは、消去後の自動プログラム割り込み（ＡＰＤＥ:Automatic Program Disturb after Erase）とも称され、過消去されたメモリセルに実行され得る自己制御式の修正である。
【００１１】
例えば、１６ビットワードをプログラムするために、１６ビット線のメモリセルの１６列が、４セットにグループ分けされ、各セットは４列を有する。メモリセルが従来の埋め込まれたプログラムモードでプログラムされると、従来の内部ポンプは、メモリセル１セットの列を一度にプログラムするためにそれぞれのビット線を通じてポンプ電流を印加する。例えば、０〜１５のビット番号が付された一般的な１６ビットワードは、０〜３，４〜７，８〜１１，及び１２〜１５のビット番号が付された４セットにグループ分けされ得る。４ビットセットの何れかが、４つの０にまでプログラムされると、この配置は、それぞれのビット線を通じて各メモリセルのドレインに十分なポンプ電流が供給されることを確実にする。メモリセルが従来型のチップに埋め込まれた消去モードであるとき、従来の内部ポンプは、いずれも同様の制限がある。即ち、一度につきメモリセル１セットのみのソースにソース電流を供給することによって、メモリセルの消去を行うことができる、という制限である。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来の内部ポンプは、制限された電流供給を有し、一般的にビット線のメモリセルを一度に１セットのみがプログラム可能、又は消去可能であるために、各ワード線に沿った各ワードのプログラミング又は消去中には、内部ポンプによって生成されてそれぞれ異なるビット線のセットに供給される複数のパルスを必要とする。更に、各ワードをプログラミング又は消去中、内部ポンプの電源は、ビット線の異なるセットに切り替えられなければならない。従って、メモリセルのセクタ全体をプログラミング又は消去することは、従来の埋め込まれたプログラムと消去モードでは、時間がかかり得る。
【００１３】
フラッシュメモリデバイスの別の形式において、電荷ポンプによって生成された内部電圧の替わりに選択可能な、より高い電圧を更に加えるというオプショナル入力を可能にすることによって、電荷ポンプの内部の制限は回避される。このデバイス形式は、比較的大きな電流送電容量を有するために比較的高速のプログラミングと消去を可能にする。このオプショナルの高い電圧の入力は、複数のセクタに同時に消去パルスを配布する特性を提供する。消去パルスは、本質的にある期間、実行される電圧である。しかし、消去パルスが印加され得るセクタの数は増えたとしても、パルスを印加するための基本的なプロセスは、依然として、シングルセクタを消去するために用いられるプロセスと大部分は同じである。
【００１４】
一般的なシングルセクタの消去プロセスにおいて、消去電圧は、消去／ベリファイプロセスにおける精密なコントロールを維持するために連続して増やされてよい。セクタが消去され、ベリファイされた後、この消去電圧は、最初の値にリセットされる。多重のセクタ消去において、消去パルスは複数のセクタに印加され、セクタは個々にベリファイされる。個々のセクタがベリファイされた後、１つ又はそれ以上の残りのセクタが追加のパルスを要求し得る。シングルセクタをベリファイした後、消去電圧をリセットすることに悪影響はないが、残りのセクタ用に求められる後続のパルス全部がリセット電圧で開始する。この電圧は通常、予め印加された電圧より比較的小さい。リセット後、残りのセクタに印加された電圧における実際の増加を満たすために、多くのパルスが求められる。この求められる剰余パルスは、結果として全消去時間を、より長く生じさせるものとなる。それ故、多重セクタの消去中、パルス数の増加を求めないリセットを実行する消去電圧コントロール方法のが求められている。
【課題を解決するための手段】
【００１５】
本発明は、フラッシュメモリの多重セクタを同時に消去中、印加される消去電圧をコントロールするための方法を提供する。この方法は、メモリセクタグループのサブセットの様々に変化する過程が、一連の消去／ベリファイサイクルに影響されるとき、改善された消去パフォーマンスを提供する。消去プロセス中、所定のセクタ又は複数のセクタに印加される各消去パルスは、先行するパルスと等しいか、又はそれより大きい。
【００１６】
フラッシュメモリを消去するための方法が開示される。多重セクタを有するフラッシュメモリデバイスにおいて、セクタのサブセットが選択され、消去パルスがサブセット内の全てのセクタに同時に印加される。最初の電圧値を有する消去パルスの印加後、サブセットの少なくとも１セクタが、ベリファイされる。このベリファイされたセクタに未消去のセルが少なくとも１つあれば、消去電圧が調整され、別の消去パルスがセクタのサブセットに印加される。この消去電圧の調整とは、サブセットに印加される消去パルスの回数の関数であり得る。このサイクルは、選択されたセクタが消去されたものとしてベリファイされるまで、サブセットにおいて反復される。セクタがベリファイされた後、残りの各セクタが消去されたものとしてベリファイされるまで、消去／ベリファイサイクルが、サブセットにおいて１又はそれ以上の残りのセクタに実行される。サブセットにおける全てのセクタが消去された後、消去電圧は最初の値にリセットされ、セクタの別のサブセットが、上述したように消去／ベリファイのために選択される。このプロセスは、デバイス内の全てのメモリセクタが消去されるまで反復される。
【００１７】
本発明の実施形態では、複数のメモリセクタを有するフラッシュメモリデバイスにおいて、４つのセクタが選択される。最初の消去電圧を有する消去パルスが、この４つのセクタに与えられ、第１セクタはベリファイされる。このパルス実行、ベリフィケーションは、第１セクタが消去されたものとしてベリファイされるまで反復される。この消去／ベリファイサイクルの反復中、ランプ関数が消去パルス電圧値に与えられる。第１セクタが消去されたものとしてベリファイされると即、第２セクタに実行されているベリフィケーションで、消去／ベリファイサイクルが第２セクタと第４セクタに実行される。第２セクタが消去されたものとベリファイされると即、消去／ベリファイサイクルが第３セクタに実行される。第３セクタが消去されたものとベリファイされると即、消去／ベリファイサイクルが、第４セクタに実行される。第４セクタが消去されたものとしてベリファイされた後、消去パルス電圧値は、最初の値にリセットされる。
【００１８】
更なる実施形態において、フラッシュメモリデバイスは、複数セクタの選択と実行されるゲート消去電圧を判断するのために埋め込まれるロジックを有してよい。この埋め込まれるロジックは、又、プリプログラム、「弱い」プログラミング(weak programming)（ＡＰＤＥ）とベリファイ機能をも提供し得る。
【発明を実施するための最良の形態】
【００１９】
好適な実施形態の詳細を参照して、本発明、即ち、フラッシュメモリデバイスの複数セクタの消去中、消去電圧をコントロールするためのシステムと方法を説明する。好適な実施形態に従って本発明は記載されるが、これらの実施形態に制限されることを意図したものでないことが理解されよう。それ以上に本発明は、添付された請求項に限定された本発明の趣旨の範囲内における全ての代替例、修正、及び均等物を含めるものである。
【００２０】
更に、本発明の明細書において以下に記載された多くの特定的な詳細は、本発明が完全に理解されることを目的としたものである。しかし、当業者であれば、これらの詳細な説明なしに本発明が実施可能であることを認識するだろう。他の実施例において、周知の方法、手続、コンポーネント、及び回路は、本発明を無用にあいまいにすることのないよう、記載を省略した。
【００２１】
図３は、本願請求項に係る発明の実施形態に従った、アクセラレーション回路の概略図を示す。
図３は、本発明に従ったメモリセルの高速プログラミングと高速チップ消去のためのアクセラレーション回路３０５のブロック概略図である。アクセラレーション回路３０５の詳細な記載は、２００１年３月２７日に発行された米国特許番号第６，２０８，５５８号に見出され得る。この開示の全ては、参照として本文に援用される。アクセラレーション回路３０５は、概して、アクセラレーション入力３３０を含み、この入力は高速プログラムモードで一度にビット線の全てのセットに、メモリセルをプログラムするための電流を供給するためのアクセラレーション電圧Ｖacc を印加することを可能にする。更に、このアクセラレーション回路３０５は、アクセラレーション入力３３０に結合され、内部電圧の供給ポンプ４０５を無効化可能にし（図４と図５に示される）、アクセラレーション入力３３０においてアクセラレーション電圧Ｖaccが存在することに応じて、全てのセットにおけるビット線にアクセラレーション電圧Ｖaccを一度に印加することをイネーブルにするトリガー回路３１０を含む。アクセラレーション電圧Ｖaccは、アクセラレーション入力３３０として利用され、不揮発性メモリの集積回路チップの外部のソースからアクセラレーション電圧Ｖaccを受信可能なアクセラレーションピン（図６に示す６３０）から印加され得る。
【００２２】
図３に示す実施形態において、トリガー回路３１０は、約７Ｖ〜約１０Ｖまでの範囲における実施例であるアクセラレーション電圧Ｖaccを受信するために、アクセラレーション入力３３０に結合される高電圧ディテクタ３１５を含む。この高電圧ディテクタ３１５は、アクセラレーション入力３３０にてアクセラレーション電圧Ｖaccをを検出すると即、アクセラレーション電圧インジケータ信号ＡＣＣＨを生成し、アクセラレーション電圧インジケータ信号ＡＣＣＨをロジック回路３２０に与える。
【００２３】
ロジック回路３２０は、高電圧ディテクタ６からアクセラレーション電圧インジケータ信号ＡＣＣＨを受信するために結合される入力を有し、又、高速オペレーションモードで不揮発性メモリアレイを設定するために少なくとも１つのコマンド書き込み入力３２５を有する。不揮発性メモリアレイが高速プログラムモードで設定される実施形態において、このコマンド書き込み入力３２５は、プログラムコマンドを受信可能にするプログラムコマンド書き込み入力を含む。不揮発性メモリアレイが高速チップ消去モードで設定されるという追加の実施形態において、コマンド書込み入力３２５は、更に、消去コマンドを受信可能な消去コマンド書き込み入力を含む。
【００２４】
ロジック回路３２０は、高電圧ディテクタ３１５によって生成されたアクセラレーション電圧インジケータ信号ＡＣＣＨとプログラムコマンド書き込み入力３２５においてプログラムコマンドが存在することに応じ、不揮発性メモリアレイを高速プログラムモードに設定するために、高速プログラムコマンドＦＰＧＭ（Fast program command）３４０を生成可能な出力を含む。追加の実施形態において、ロジック回路３２０は、高速消去チップモードで不揮発性メモリアレイを設定するための高速チップ消去ＦＣＥＲ（Fast Chip Erase Command）３３５を生成可能な第２出力を有する。このロジック回路３２０は、高電圧ディテクタ３１５からのアクセラレーション電圧インジケータ信号ＡＣＣＨと、消去コマンド書き込み入力３２５において消去コマンドと、が存在することに応じ、高速チップ消去ＦＣＥＲ３３５を生成する。
【００２５】
図４は、本発明に従った、高速チップ消去モードで高速消去動作中のメモリアレイ４６０の実施形態の回路の概略図を示す。この実施形態では、一実施例において約７Ｖ〜約１０Ｖの範囲であるアクセラレーション電圧Ｖaccを、“１”ビットのメモリセルを消去するための通常約５Ｖとなっているソース電圧ＶＳにまで小さくするために、レギュレータ４１５が、アクセラレーション入力３３０に結合される。
【００２６】
図４に示されるようにレギュレートされた電圧ＶＳが、メモリセル４３５ａ、４３５ｂ、４４０ａ及び４４０ｂを含むメモリセルのソースにソース消去回路４２５を通じて印加される。このソース消去回路は、一実施形態においてレギュレートされた電圧Ｖｓをメモリセル４３５ａ、４３５ｂ、４４０ａ、４４０ｂ、．．．に配布するために、当業者にとって周知である従来型のソース消去回路であってよい。図４を参照すると、電圧ＶＳが、ソース線４３０ａを通じてメモリセル４３５ａ、４４０ａに、及び４３０ｂを通じて４３５ｂ、４４０ｂ、４３５ｂそれぞれに印加される。高速チップ消去モードでメモリセルに高速消去オペレーションを実行するステップの最中、ゲート電圧（通常は約−９Ｖである）が、メモリセルのゲートの接続されるワード線に印加される。メモリセル４３５ａ、４４０ａと４３５ｂ、４４０ｂのドレインは、高速消去オペレーションを実行するステップの最中、フロート状態となっている。
【００２７】
高速チップ消去モードで高速消去オペレーション中のソース電圧ＶＳは、高速プリプログラミングと高速の「弱い」プログラミング（ＡＰＤＥ）動作中、典型的なデュアルゲートＮＯＲ用の一般的には約５Ｖであるメモリセル高速ドレイン電圧ＶＤと同じである。それ故、一実施形態において約７Ｖ〜約１０Ｖの範囲であるアクセラレーション電圧Ｖaccを、約５Ｖのレギュレートされた電圧にまで低くするために、高速プリプログラミング及び高速ＡＰＤＥプログラミングのドレイン電圧、又、高速消去動作のソース電圧の双方として、、同一のレギュレータ４１５が実装される。更に、この同じレギュレータ４１５は、高速プログラムモードで約５Ｖのドレイン電圧ＶDを生成するために利用される。
【００２８】
図５に、メモリアレイ４６０，Xデコーダ４２０とも呼ばれる行デコーダ、Yデコーダとも呼ばれる列デコーダ、トリガー回路３１０を含み、及び前述のメモリアレイ４６０が高速プログラムモードであるときアクセラレーション入力３３０を含むメモリセクタの回路の概略図を示される。この実施形態において、トリガー回路によって生成される高速コマンド信号ＦＰＧＭは、ドレイン電圧ＶＤを生成するためにアクセラレーション入力３３０が電源を供給することを可能にする。アクセラレーション電圧Ｖaccが約７Ｖ〜約１０Ｖの範囲である一実施形態において、デュアルゲートNORデバイスを含む従来のフラッシュメモリセルに関して一実施例における約５Vの、求められるドレイン電圧ＶＤにアクセラレーション電圧Ｖaccにまで低くするために、レギュレータ４１５がアクセラレーション入力３３０に結合される。
【００２９】
図５に示される実施例において、高速プログラミングスイッチ５４０が、ドレイン電圧ＶＤをＹデコーダ４１０に印加することが可能な従来のＭＯＳトランジスタを含むことが示される。一実施形態において、Ｙデコーダ４１０は、ドレイン電圧ＶＤによって生成された電流を、メモリアレイにおけるビット線に選択的に配布するために、従来型のＭＯＳトランジスタの多重の行を含む。図５に描かれた実施例において、Ｙデコーダ４１０は、高速プログラミングトランジスタ５４０に結合された４つの１次ＭＯＳトランジスタ５６０，５８０，６００，及び６２０を含む。１次トランジスタ５６０，５８０，６００及び６２０の各々からの電流は、複数の２次ＭＯＳトランジスタにルーティングされる。例えば、１次トランジスタ５６０から流れる電流は、２次トランジスタ６４０ａ、６４０ｂ、６４０ｃ、．．．にルーティングされる。更に、２次トランジスタ６４０ａ、６４０ｂ、６４０ｃ、．．．は、２つの３次ＭＯＳトランジスタに結合され、その各々が対応するビット線におけるメモリセルのドレインにプログラミング電流を印加するために、メモリアレイ４６０の対応するビット線に接続される。例えば、２次トランジスタ６４０ａは、２つの３次トランジスタ６６０ａと６６０ｂに結合され、ビット線６８０ａと６８０ｂにプログラミング電流を配布する。
【００３０】
Ｙデコーダ４１０における各行内のトランジスタの行数とトランジスタ数は、メモリアレイの各セクタのビット線の数に左右される。レギュレータ４１５が、６４ビット線にプログラミング電流を印加するために結合されれば、例えば、４つの１次ＭＯＳトランジスタは高速プログラミングトランジスタ５４０に結合され、８つの２次ＭＯＳトランジスタは１次トランジスタの各々に結合され、又、２つの３次ＭＯＳトランジスタは、Ｙデコーダ４１０における２次トランジスタの各々に結合される。
【００３１】
高速プログラムモードにおいて、Ｙデコーダ４１０におけるＭＯＳトランジスタは、ビット線を選択的にプログラムするために選択的にターンオン、又はターンオフされ得るが、アレイ４６０にプログラムされるために選択的された全てのビット線は、各ワードが高速プログラムモードでプログラムされるとき、ドレイン電圧ＶＤのシングルパルスを印加される。図５に示される、列デコード体系は、アクセラレーション電圧ＶＡccによって生成された電流を、フラッシュメモリアレイにおける各ビット線に印加するための手段の説明目的のための単なる一例である。他の列デコード体系も又、本発明の範囲内でアクセラレーション入力２からメモリアレイにおけるビット線に電流を配布するために利用され得る。
【００３２】
更なる実施形態において、アクセラレーション電圧Ｖaccは、高速プログラムモードでメモリセルのゲート電圧としてワード線に印可されてよい。図５は、４メモリセル４３５ａ、４３５ｂ、４４０ａ及び４４０ｂの各々が従来型のデュアルゲートＮＯＲデバイスを含む、メモリアレイ４６０の一部を示す。メモリセル４３５ａと４３５ｂのゲートは、ワード線４７０を通じてＸデコーダ４２０に接続されるが、メモリセル４４０ａと４４０ｂのゲートは、ワード線４７５を通じてＸデコーダ４２０に接続される。典型的なデュアルゲートＮＯＲデバイスのゲートターンオン電圧は、一般的に約９Ｖであるが、プログラムされるために選択されたワード線にＮＯＲデバイスをターンオンするためには、約７Ｖ〜約１０Ｖの電圧で十分である。
【００３３】
行の各々におけるＮＯＲデバイスのゲートは、それぞれのワード線に接続される。プログラムされるために選択されるワード線を通じて流れる電流は、メモリセルにおけるゲート電流をそれぞれの行に印加するためのみに用いられるために、ごくわずかである。従って、Ｘデコーダ４２０に関する電力供給は通常、電源による電流供給の制限を維持するために不可欠というわけではない。
【００３４】
図４を参照すると、一実施形態において、アクセラレーション電圧Ｖaccが、レギュレートされることなしにアクセラレーション入力３３０からＸデコーダ４２０に印加されるが示される。メモリアレイ４６０が高速プログラムモードであるとき、メモリアレイ４６０におけるワード線４７０，４７５，．．．は、各ワード線のメモリセルをプログラムするために連続的に一度にターンオンされ得る。例えば、アクセラレーション電圧Ｖaccが、ワード線４７０に印加され、ＮＯＲデバイス４３５ａと４３５ｂは、ターンオンされる。アクセラレーション電圧Ｖaccを減少することによってレギュレータ４１５によって生成されるドレイン電圧ＶＤが、例えば、高速プログラミングスイッチと５４０Ｙデコーダ４１０を通じてプログラミング電流をメモリセル４３５ａのドレインに印加するとき、メモリセル４３５ａは、“０”ビットでプログラムされる。
【００３５】
ワード線４７０に沿ってメモリセル全てがプログラムされた後、レギュレートされないアクセラレーション電圧Ｖaccが、ワード線４７５に沿ったメモリセルをターンオンするように、Ｘデコーダ４２０により次のワード線４７５に印加される。ドレイン電圧ＶＤのシングルパルスは、その後ワード線４７５に沿ったメモリセル４４０ａと４４０ｂを含むメモリセル全てを“０”ビットにプログラミング可能にする。本発明に従った高速プログラムモードにおいて、メモリセルのソースは接地される。図５の回路は、高速プログラミング又は高速の「弱い」プログラミング（ＡＰＤＥ）の何れかを実行するために利用され得る。ＡＰＤＥに関しては、ワード線４７０と４７５は接地される。
【００３６】
図６は、本願請求項に係る発明の実施形態に従った、高速チップ消去性能を内蔵するフラッシュメモリデバイスの回路概略図６００である。このデバイスは、ステートコントロール及びコマンドレジスタ６０５、アッパーバンク６１０とローワーバンク６１５に結合されるアドレスバス６２０を有する。この実施形態において、アッパーバンク６１０とローワーバンク６１５は、書込み及び読み出しを同時に行え得るメモリアレイである。データバス６２５も又、ステートコントロール及びコマンドレジスタ６０５、アッパーバンク６１０とローワーバンク６１５に結合される。ＷＰ＃／ＡＣＣピン６３０は、書込み保護と電圧Ｖaccの双方に関する入力として利用される。ステートコントロール及びコマンドレジスタ６０５は、ステータスライン６３５によってデータバス６２５に結合され、コントロールライン６４０によってアッパーバンク６１０とローワーバンク６１５に結合される。ステートコントロール及びコマンドレジスタ６０５は、埋め込まれたプリプログラム、消去、ベリファイ、及びＡＰＤＥ機能を与え得る。
【００３７】
図７Ａは、本発明の一実施形態に従った消去プロセス全体のフローチャート概略図を示す。ステップ７０５において、プリプログラミング／ベリファイは、フラッシュメモリデバイス内のメモリセルの一セットにおける全てのビットをゼロに設定するために実行される。これは、初期挙動をより均一なものとなるよう、メモリセルセットのトランジスタの閾値電圧をノーマライズするために行われる。ステップ７１５において、消去電圧は、一セットのメモリセルに印加される。ステップ７２０において、ステップ７１５で実行された消去は、ベリファイされる。このメモリセルセットが完全に消去されなければ、消去電圧はステップ７２５においてランプし、ステップ７１５が反復される。ステップ７１５を反復するとき、メモリセルセットが前のセットと同一であっても、同一でなくてもよい。メモリセルセットが消去されたものとしてベリファイされた場合、消去電圧は、その後ステップ７３０においてリセットされる。図７Ａに示されるプロセスは、フラッシュメモリデバイスを繰り返し消去するために用いることができる。
【００３８】
図７Ｂは、本発明の一実施形態に従ったＡＰＤＥを含む消去プロセス全体のフローチャート概略図を示す。ステップ７０５において、フラッシュメモリデバイス内の一メモリセルセットにおける全てのビットをゼロに設定するために、プリプログラミング／ベリファイが実行される。ステップ７１５において、消去電圧が、メモリセルのセットに印加される。ステップ７２０において、ステップ７１５で実行された消去に対して、ベリファイがなされる。前述のメモリセルセットが完全に消去されていなければ、ステップ７２５において消去電圧ランプ（ramp）あるいは消去電圧の変更がなされ、ステップ７１５が反復される。ステップ７１５を反復するとき、メモリセルセットは、前のセットと同一でも同一でなくてもよい。メモリセルセットが消去されたものとしてベリファイされれば、ＡＰＤＥステップがステップ７３５において実行される。ステップ７３０において、消去電圧がリセットされる。図７Ｂに示されるプロセスは、反復方法でフラッシュメモリデバイスを消去するために用いられてよい。
【００３９】
図７Ａと図７Ｂに示されるように消去プロセス全体は、プリプログラミング及びＡＰＤＥステップを含んでよいし、過消去及び過小消去の修正を実行してよい。本発明において、消去及び消去ベリファイのステップが、消去されているセクタグループの選択されたサブセットに反復して実行されると、印加されるゲート消去電圧が単調増加する。即ち、このセクタグループが消去のために選択されたときから、一連の消去パルスが印加された後にグループの最後のセクタが消去されたものとしてベリファイされるときまで、印加されるゲート消去電圧は決して減少はしない。このゲート消去電圧は、未消去セクタの別のグループを選択すると、減少（リセット）されるのみとなる。
【００４０】
図８は、本発明の実施形態に従った多重セクタ同時消去のフローチャート概略図を示す。ステップ８１０において、フラッシュメモリデバイス内のメモリセクタのグループが、選択される。セクタグループが消去のために選択されると、ゲート消去電圧は、最初の値に設定される。ステップ８１０において、ステップ８０５において選択されたグループのサブセットが、消去パルスを印加するために選択される。ステップ８２０において、ステップ８１５において選択されたセクタのサブセットに消去パルスが、印加される。ステップ８２５において、サブセットにおける１又はそれ以上のセクタが、消去ベリファイされる。ステップ８２５においてベリファイされたセクタが消去されなければ、ステップ８３０におけるゲート消去電圧に関して調整が行われる。ステップ８２０とステップ８２５の実行される順序は、置き換えられてよいことに注目されたい。このゲート消去電圧は、当然に高くされてもよく、あるいは、現在の電圧に所定のパルス数が印加された場合にのみ、増やされてよい。例えば、最初のゲート電圧を−５．２Ｖとして、−.５２Ｖあるいは−５．２Ｖで４つのパルスが印加された後に、電圧が０.１３Ｖ低くされ、これにより、−５.３３Ｖまで低くされるであろう。この例において、メモリセルが消去されたものとしてベリファイされるか、または最大ゲート電圧、例えば、−９.２Ｖ、に達するまで、電圧は低減されるだろう。
【００４１】
メモリセクタがステップ８２５において消去されたものとしてベリファイされた後、ステップ８３５において、グループ内に未消去のセクタがあるか否かがチェックされる。ステップ８３５において、未消去のセクタがあれば、ステップ８１５が反復される。もしグループ内に未消去のセクタが残っていれば、ゲート消去電圧がリセットされ、デバイス内に未消去のセクタがあるか否かを調べるためにステップ８４５においてチェックが行われる。デバイス内に未消去のセクタが残っていれば、ステップ８１０が繰り返される。デバイス内に未消去のセクタが残っていなければ、消去はステップ８５０で完了する。
【００４２】
図９は、本発明の一実施形態に従った４セクタ同時消去のフローチャート概略図を示す。
ステップ９１０において、フラッシュメモリデバイス内の４メモリセクタが消去されるものとして選択される。ステップ９１５において、４メモリセクタの第１メモリセクタがベリファイされる。第１メモリセクタがベリファイされなければ、ステップ９２０において、４メモリセクタ全部に消去パルスが印加される。ステップ９２５において、ゲート電圧ランプが実行される。ゲート消去電圧は、各パルスごとに増やされてもよいし、又は所定の電圧で幾つかのパルスが与えられた後、増やされてよい。ステップ９１５，９２０及び９２５は、第１セクタが消去されたものとしてベリファイされるまで反復される。
【００４３】
ステップ９３０において、第２メモリセクタがベリファイされる。第２メモリセクタが消去されたものとしてベリファイされなければ、消去パルスが、ステップ９３５において第２及び第４メモリセクタに印加される。ステップ９４０において、ゲート電圧ランプが実行される。ゲート消去電圧は、各パルスで増やされてよいし、又は所定の電圧で多くのパルスが印加された後、増やされてよい。ステップ９３０、９３５及び９４０は、第２セクタが消去されたものとしてベリファイされるまで反復される。
【００４４】
ステップ９４５において、第３メモリセクタがベリファイされる。第３メモリセクタが、消去されたものとしてベリファイされれば、ステップ９５０において、消去パルスが第３メモリセクタに印加される。ステップ９５５において、ゲート電圧ランプが実行される。このゲート消去電圧は、各パルスで増やされてよいし、又は所定の電圧で多くのパルスが印加された後、増やされてよい。ステップ９４５，９５０及び９５５は、第３セクタが消去されたものとしてベリファイされるまで反復される。
【００４５】
ステップ９６０において、第４メモリセクタがベリファイされる。第４メモリセクタが消去されたものとしてベリファイされなければ、消去パルスがステップ９６５において第４メモリセクタに印加される。ステップ９７０において、ゲート電圧ランプが実行される。このゲート消去電圧は、各パルスで増やされてよいし、又は所定の電圧で多くのパルスが実行された後、増やされてよい。ステップ９６０、９６５，及び９７０は、第３セクタが消去されたものとベリファイされるまで反復される。
【００４６】
第４メモリセクタが、ステップ９６０において消去されたものとしてベリファイされた後、ゲート電圧が、ステップ９７５においてリセットされる。ステップ９８０において、未消去セクタがまだあるか否かを調べるためにチェックが行われる。もし未消去セクタが残っていなければ、デバイス消去は、ステップ９８５において完了する。未消去セクタが残っていれば、ステップ９１０が反復され、このプロセスは、デバイスが消去されるまで続けられる。
【００４７】
図８と図９に示されるプロセスは、フラッシュメモリデバイスのロジック内に埋め込まれてもよい（例えば、図６に示すステートコントロール及びコマンドレジスタコントロール６０５）。消去プロセスが埋め込まれる場合、チップ全体の消去を開始するために簡単なコマンドを用いることができる。
【図面の簡単な説明】
【００４８】
【図１】従来例に係る、一般的な不揮発性メモリデバイスにおけるメモリセクタの典型的な配置である。
【図２Ａ】従来例に係る、高速プログラムモードでプログラムされるときの一般的なバイナリデュアルゲートＮＯＲデバイスを含むメモリセルのドレイン、ソース及びゲートに印加される電圧の一形態の説明図。
【図２Ｂ】従来例に係る、高速チップ消去モードで消去されときの図５Ａに示されるメモリセルのドレイン、ソース及びゲートに印加される電圧の一形態の説明図。
【図２Ｃ】従来例に係る、高速チップ消去モードで「弱く」プログラムされる（ＡＰＤＥ）とき、図５Ａに示されるメモリセルのドレイン、ソース及びゲートに印加される電圧の一形態の説明図。
【図３】本願請求項に係る発明の一実施形態に従った、アクセラレーション回路のブロック概略図。
【図４】本願請求項に係る発明の一実施形態に従った、高速チップ消去モードで高速消去オペレーションを実行するステップにおける、メモリセルのソースにソース電圧を印加するアクセラレーション回路を示す回路概略図。
【図５】本発明の一実施形態に従った高速チップ消去モードで高速「弱い」プログラミング（ＡＰＤＥ）を実行するためのステップ中、メモリセルのドレインにドレイン電圧を印加するアクセラレーション回路を示す回路概略図である。
【図６】本願請求項に係る発明の一実施形態に従った、高速チップ消去モードを組み込むフラッシュメモリデバイスの回路概略図である。
【図７Ａ】本願請求項に係る発明の一実施形態に従った、消去プロセス全体のフローチャート概略図である。
【図７Ｂ】本願請求項に係る発明の一実施形態に従った、ＡＰＤＥを含む、消去プロセス全体のフローチャート概略図である。
【図８】本願請求項に係る発明の実施形態に従った、複数セクタの同時消去のフローチャート概略図である。
【図９】本願請求項に係る発明の実施形態に従った、４セクタ同時消去のフローチャート概略図である。
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成16年7月14日(2004.7.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセクタに分割されるフラッシュメモリを消去するための方法であって、
ａ）前記複数のメモリセクタの、消去される第１部分を選択し（８１０）、
ｂ）前記第１部分の第１サブセットに消去パルスを与え（８２０）、
ｃ）前記第１サブセットのセクタ消去をベリファイし（８２５）、
ｄ）前記消去パルスの電圧レベルを変更し、前記第１サブセットの前記セクタが消去されるまでｂ）とｃ）を反復し（８３０）、
ｅ）前記電圧レベルを更に変更し、前記第１部分の第２サブセットに前記消去パルスを印加し、
ｆ）前記第２サブセットのセクタの消去をベリファイし、
ｇ）第２サブセットの前記セクタが消去されるまでｅ）〜ｆ）を繰り返し、かつ、
ｈ）前記第１部分の消去後、前記電圧レベルをリセットする（８４０）、
方法。
【請求項２】
前記消去パルスは、メモリセルのソースポテンシャルに関して負のゲートポテンシャルを含む（２００）、
請求項１記載の方法。
【請求項３】
前記電圧レベルの変更では、前記ソースに関して前記ゲートポテンシャルがより負の値となるようにされる、
請求項２記載の方法。
【請求項４】
前記方法は、前記フラッシュメモリ内に埋め込まれる（６００）、
請求項１記載の方法。
【請求項５】
更に、消去後自動割り込みプログラム（ＡＰＤＥ：Automatic Program Disturb after Erase）パルスを印加する過程を含む（７３５）、
請求項１記載の方法。
【請求項６】
前記電圧レベルは、前記フラッシュメモリデバイスの外部ソースから得られる、
請求項１記載の方法。
【請求項７】
更に、プリプログラムパルスを印加する過程（７０５）を含む、
請求項１記載の方法。
【請求項８】
フラッシュメモリデバイスであって、
複数のメモリセクタ（６１０，６１５）と、
前記フラッシュメモリデバイスを消去するための埋め込みロジック（６０５）を有し、この埋め込みロジックは、
ａ）前記複数メモリセクタの第１部分を選択し、
ｂ）前記第１部分の第１サブセットのセクタ消去のベリファイを行ない、
ｃ）前記第１サブセットの前記セクタが未消去であれば、前記第１サブセットに一つ以上の消去パルスを印加し、
ｄ）前記第１サブセットの前記セクタが未消去であれば、一つ以上の消去パルスの電圧レベルを変更し、
ｅ）前記第１サブセットの前記セクタが消去されるまでｂ）〜ｅ）を繰り返し、
ｆ）前記第１部分の第２サブセットのセクタの消去をベリファイし、
ｇ）前記第２サブセットの前記セクタが未消去であれば、前記電圧レベルを、更に変更し、
ｈ）前記第２サブセットの前記セクタが未消去であれば、前記第２サブセットに一つ以上の消去パルスを印加し、
ｉ）前記第２サブセットの前記セクタが消去されるまでｆ）〜ｈ）を繰り返し、
ｊ）前記第１部分のセクタ全部が消去された後に、前記電圧レベルをリセットする、
フラッシュメモリデバイス。
【請求項９】
前記電圧レベルが変更される毎に、前記電圧レベルが所定の量でより負の値とされる、
請求項８記載のフラッシュメモリデバイス。
【請求項１０】
前記変更は、前記電圧レベルが所定の最大の負の値に達すると、中断される、
請求項９記載のフラッシュメモリデバイス。
【国際調査報告】
2006500705.tif 000015
2006500705.tif 000016
2006500705.tif 000017