(57)【要約】本発明は、窒化物メモリデバイスを消去する方法およびシステムである。本発明の実施形態の一例においては、半導体基板（５２９）中に分離したＰウェル（５１０）を形成する。この分離したＰウェル（５１０）中に複数のｎ型不純物濃度（５５０）（５５５）を形成するとともに、窒化物メモリセル（５６０）をこのｎ型不純物濃度（５５０）（５５５）のうちの２つの間に製造する。最終的に、電気コンタクト（５９０）を分離したＰウェル（５１０）に接続する。
2006508543.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（５２０）中に形成された、分離したＰウェル（５１０）と、
前記分離したＰウェル（５１０）中に形成された複数のｎ型不純物濃度（５５０）（５５５）と、
前記分離したＰウェル（５１０）上に製造され、前記ｎ型不純物濃度（５５０）（５５５）のうちの２つの間に配置される窒化物メモリセル（５６０）と、
前記分離したＰウェル（５１０）に接続された電気的コンタクト（５９０）と、
を含む、半導体構造。
【請求項２】
前記分離したＰウェル（５１０）は、
前記半導体基板（５２０）中に形成された、深いＮウェル（５３０）と、
前記深いＮウェル（５３０）上に配置されたＰウェル（５１０）と、
前記Ｐウェル（５１０）の周囲に配置されたＮ型サイドウェル（５４０）と、
を含む、請求項１記載の半導体構造。
【請求項３】
前記深いＮウェル（５３０）は、約４から５ミクロンの深さにたい積されたヒ素インプラントである、請求項２記載の半導体構造。
【請求項４】
前記Ｐウェル（５１０）は、約２から３ミクロンの深さにたい積されたインプラントである、請求項２記載の半導体構造。
【請求項５】
前記サイドウェル（５４０）は、約２から３ミクロンの深さにたい積されたヒ素インプラントである、請求項２記載の半導体構造。
【請求項６】
半導体基板（５２０）中に、分離したＰウェル（５１０）を形成するステップと、
前記分離したＰウェル（５１０）中に、複数のｎ型不純物濃度（５５０）（５５５）を形成するステップと、
前記ｎ型不純物濃度（５５０）（５５５）のうちの２つの間に配置される前記分離したＰウェル（５１０）上に、窒化物メモリセル（５６０）を製造するステップと、
前記分離したＰウェル（５１０）に電気的コンタクト（５９０）を接続するステップと、
を含む、不揮発性メモリデバイスを製造する方法。
【請求項７】
前記分離したＰウェル（５１０）を製造するステップは、深いＮウェル（５３０）上に配置されるＰウェル（５１０）を生成するステップを含む、請求項６記載の方法。
【請求項８】
前記深いＮウェル（５３０）を生成するステップは、前記半導体基板（５２０）中に約４から５ミクロンの深さまでヒ素を注入するステップを含む、請求項７記載の方法。
【請求項９】
前記Ｐウェル（５１０）を生成するステップは、前記半導体基板（５２０）中に約２から３ミクロンの深さまでドーパントを注入するステップを含む、請求項７記載の方法。
【請求項１０】
前記分離したＰウェル（５１０）を形成するステップは、前記Ｐウェル（５１０）の周りにサイドウォール（５４０）を生成するステップをさらに含む、請求項７記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスの分野に関する。さらに詳細には、本発明は、メモリデバイスを消去する方法およびシステムに関する。
【背景技術】
【０００２】
フラッシュメモリは、再書き込み可能で、その内容を電力なしに保持できるタイプの電子記憶媒体である。フラッシュメモリデバイスは一般に、１０万から３０万書き込みサイクルの寿命（ライフスパン）を有する。
単一バイトを消去可能なダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）デバイスおよびスタティック・アクセス・メモリ（ＳＲＡＭ）デバイスとは異なり、通常フラッシュメモリは固定された複数ビットブロックまたはセクタにおいて消去または書き込みされる。
フラッシュメモリ技術は、原位置（in situ）で消去可能な、ＥＥＰＲＯＭ（Electrically Erasable Read Only Memory）チップ技術から発展したものである。フラッシュメモリデバイスはより安価であるとともに、密度が高いので単位面積あたりにより多くのデータを保持することができる。
このＥＥＰＲＯＭの新しいカテゴリは、消去プログラム可能リードオンリーメモリ（ＥＰＲＯＭ）の密度とＥＥＰＲＯＭの電気的消去可能性という利点を組み合わせた重要な不揮発性メモリとして出現した。
【０００３】
従来型のフラッシュメモリデバイスは、１ビットの情報が各フラッシュメモリセルに記憶されるセル構造で作られる。
図１は、典型的なフラッシュメモリデバイスの断面図である。
メモリデバイス１００は、基板中にソース１０１、ドレイン１０２、およびチャネル領域１０３とともに、チャネル１０３上のスタックゲート構造１０４を有するＭＯＳトランジスタ構造を含む。このスタックゲート１０４は、基板１１０の表面に形成された薄いゲート絶縁膜１０５（しばしばトンネル酸化膜と呼ばれる）をさらに含む。
スタックゲート１０４はさらに、このトンネル酸化膜１０５上のポリシリコンフローティングゲート１０６およびこのフローティングゲート１０６上のポリシリコン層間（interpoly）絶縁膜１０７を含む。このポリシリコン層間絶縁膜１０７は、しばしば２つの酸化物層が窒化物層をサンドイッチする酸化物−窒化物−酸化物（ＯＮＯ）層のような多層絶縁膜である。最後に、ポリシリコンのコントロールゲート１０８がポリシリコン層間絶縁膜１０７の上に載る。
【０００４】
コントロールゲート１０８は、典型的なＮＯＲ型の回路構成中の共通のワード線によってこのような複数セルからなる行と接続される。
さらに、複数セルからなる列のドレイン領域１０２は、共有のビット線によって互いに接続される。
コントロールゲート１０８に電圧が印加される場合、チャネル１０３内に電界が形成される。また、ソース１０１とドレイン１０２の間に電流が導通する。
典型的には、各セルのソース１０１は共通のソース端子に接続される。
動作時には、個々のフラッシュセルは、周辺デコーダおよび制御回路を使用して、セルのプログラミング（書き込み）、読み出し、消去機能のために、対応するビット線およびワード線を介してアドレス指定される。
【０００５】
単一ビットスタックゲートフラッシュメモリセルは、コントロールゲート１０８に高い正電圧を印加する「ホットエレクトロン注入」によって典型的にプログラムされ、ソース１０１は接地され、ドレイン１０２は正電圧に接続される。その結果チャネル領域に発生する高電界は、ドレイン領域の方に電子を加速させ、これらがホットエレクトロンとなるのに十分なエネルギーを与える。
このホットエレクトロンは（例えば不純物またはチャネル領域の基板の基板格子構造によって）分散され、プラスのコントロールゲート電圧によってつくられた垂直電界（vertical field）によってフローティングゲートの方に転送される。
これらの電子が十分なエネルギーを有する場合、これらの電子はゲート酸化膜１０５をトンネル現象によって通り抜けてフローティングゲート１０６に入りそこで捕獲される。
このことはセル１００の閾値電圧ＶＴ、およびこれによるチャネルコンダクタンスを変化させる。
【０００６】
典型的な単一ビットスタックゲートフラッシュメモリセルを消去するためには、ある電圧（例えば１０から１２ボルト）をソース１０１に印加し、制御ゲート１０８を負電位に保ち、ドレイン１０２をフローティング（浮遊）状態にしておく。
このような条件において、フローティングゲート１０６とソース１０１との間で、トンネル酸化膜１０５に電界が発生する。
フローティングゲート１０６に捕獲されている電子は、フローティングゲート１０６のソース領域１０１に重なっている部分に向かって流れ、そこに密集する。
この電子はその後、ファウラー・ノルドハイム・トンネリング現象により、トンネル酸化膜１０５を通じてフローティングゲート１０６からソース領域１０１に引き抜かれる。電子がフローティングゲート１０６から除去されるとセル１００は消去される。
【０００７】
最近、１つのメモリデバイスの２つの分離したセル中の情報の２ビットの情報を記憶することができるナイトライド・リード・オンリ・メモリ（ＮＲＯＭ）（デュアルビットフラッシュメモリセルとも呼ばれる。）が導入されている。
このＮＲＯＭデバイスは、他のセルのソースがデバイス中のあるセルのドレインとして機能することができる仮想接地アーキテクチャとして知られる技術を用いる。
図２は、典型的な従来のＮＲＯＭデバイス２００を示す図である。メモリデバイス２００は、ＯＮＯ層２０４を形成する、上部の二酸化ケイ素層２０２と下部の二酸化ケイ素層２０３の間に配置されるシリコン窒化物層２０１を含んでいる。
ポリシリコン層２０５はＯＮＯ層２０４上にあり、メモリデバイス２００についてのワード線の役割を果たす。第１ビット線２０６および第２ビット線２０７は、ＯＮＯ層２０４の真下に通っている。メモリデバイス２００は、N+インプラントから形成されるビット線２０６、２０７の導電性の部分を有するｐ型基板２０８上に存在するので、ビット線をバイアスする場合、チャネル２０９がｐ型基板２０８にわたり形成される。
メモリデバイス２００は、ポリシリコンワード線２０５の一部として形成されるゲートを備えるビット線２０６、２０７から交換可能なソースおよびドレイン部分を形成する単一のトランジスタである。
【０００８】
窒化シリコン層２０１は、電荷トラップ層を形成する。セルをプログラムするには、ドレイン端子として使用される複数のビット線のうちの１つとゲート（例えばポリシリコン層２０５）に適切な電圧を印加するとともに、ソース端子として使用されるソースビット線を接地する。
この電圧によってチャネル２０９に沿って電界が発生し、電子が加速されて基板層２０８から窒化物層２０１に飛び込む。これはホットエレクトロン注入として知られている。
電子は大半のエネルギーをドレインで得るので、これらの電子はＯＮＯ／ビット線接合部近傍の窒化物層２０１に捕獲され、そこに保持された状態となる。
窒化シリコン層２０１は非導電性であるため、ビット線２０６とＯＮＯ層２０４の接合部付近のシリコン窒化物層２０１に第１電荷を注入することができる。
同様に、第２電荷は、ビット線２０７とＯＮＯ層２０４の接合部付近のシリコン窒化物層２０１中の第１電荷とは別に注入および格納することができ、右側ビット２１１として格納される。
【０００９】
通常、ＮＲＯＭデバイス２００は対称であるため、ドレインとソースは交換可能である。よって、左側ビット２１０のプログラム時にビット線２０６をドレイン端子として機能させ、ビット線２０７をソース端子として機能させることができる。
同様に、右側ビット２１１をプログラムするには、ビット線２０７をドレイン端子として機能させ、ビット線２０６をソース端子として機能させることができることができる。
【００１０】
ＮＲＯＭデバイス２００を消去するには、電荷が格納される窒化物層の領域中にホール（正孔）（hole）が注入される、トンネル効果によるホットホール注入（ＴＥＨＨ）プロセスを必要とする。
例えば、高い負電圧をコントロールゲート（例えばポリシリコン層２０５）に印加する。また、高い正電圧を、ビット線２０６、２０７の少なくとも１つに印加する。これにより窒化物層２０１にホールを入れることとなり、格納された電子との再結合が生じる。
しかしながら、プログラム／消去サイクルが繰り返されると、ホットホール注入が、特にＯＮＯ層２０４、ビット線２０６、２０７の接合領域のおいて、酸化膜２０３の劣化を引き起こす場合がある。
【００１１】
さらに、電子およびホールを窒化物層２０１中のどこに注入するかを正確に制御することが難しい。
典型的には、電子は大半のエネルギーをドレイン（例えば図２のビット線２０６）で得るので、格納されたビット（例えば、左側ビット２１０）の電子は、ビット線／ＯＮＯ接合部の端部に沿って集まると考えられる。
しかしながらホールを窒化物層２０１に注入する場合、ホールの濃度が最も高いところがどこに生じるかは明らかになっていない。
理想的には、窒化物層中の電子およびホールの再結合を最大にするように濃度プロファイルが同じようにオーバーラップするべきである。
実際には、電荷は同じようにはオーバーラップせず、左側ビット２１０と右側ビット２１１の間の窒化物層１０１の領域において電子の残留電荷が溜まる。
【００１２】
図３は、従来のＮＲＯＭデバイスにおける電子とホールの一般的な分布を示す図である。
電子分布３０１は、窒化物層２０１内の電子の濃度プロファイルを示す。ホール分布３０２は、窒化物層２０１内のホールの濃度プロファイルを示す。図３に示すように、電子の分布は、ビット線／ＯＮＯ接合部（例えば、左側ビット２１０）付近に集中する。
しかしながら、ホール分布３０２の濃度プロファイルは、電子分布３０１の濃度プロファイルとオーバーラップしない。
その結果、ホールのより高い濃度プロファイルを有する窒化物層２０１のチャネル領域内の領域３０３と、電子のより高い濃度プロファイルを有する第２領域３０４とができてしまう。すなわち、最終的にチャネル領域内に残留電荷が形成されることとなる。
【００１３】
したがって、ＮＲＯＭデバイスを消去する従来の方法は、窒化物層のチャネル領域からチャージを効果的に除去できない。さらに、ＮＲＯＭデバイスを消去する従来の方法（例えば、トンネル効果によるホットホール注入）は、メモリデバイスの酸化膜の物理的な劣化を引き起こす場合がある。
【発明の開示】
【００１４】
よって、ホットホール注入によって引き起こされた酸化膜の劣化を減少する、フラッシュメモリデバイスのようなＮＲＯＭデバイスを消去する方法およびシステムが必要とされる。
上述した必要性を満たす一方、窒化物層のチャネル領域の残留電荷を除去することでより効果的にＮＲＯＭデバイスを消去する方法およびシステムを提供することが望ましい。
【００１５】
本発明は、ＮＲＯＭデバイスを消去する方法およびシステムである。本発明の実施形態の一例においては、半導体基板中に分離されたＰウェルが形成される。  ｎ型不純物の様々な濃度が分離されたＰウェル中で形成され、ＮＲＯＭセルは２つのＮ型不純物濃度の間に生成される。最終的に、電気コンタクトは、この分離されたＰウェルに接続される。
【００１６】
この明細書に組み入れられると共に一部を構成している添付の図面は、本発明の実施形態を示し、詳細な説明とともに本発明について説明する。特に記載のない限り、この詳細な説明に言及する図面は、一定の比例で記載されていない物として理解される。
【発明を実施するための最良の形態】
【００１７】
本発明の実施形態を、以下詳細に説明する。これらの実施形態は添付の図面に示される。本発明は、以下の実施形態と共に記載されるが、本発明は、これらの実施形態のみに制限されない。逆に、本発明は、添付した請求項によって定義されるような本発明の精神および範囲内に含まれ得る代替物、修正例および均等物を含むように意図される。さらに、本発明の以下の詳細な説明においては、複数の特定の詳細が本発明についての充分な理解を提供すべく記載される。しかしながら、本発明の実施形態はこれらの特定の詳細によらずに実行することができる。また、不必要に本発明の態様を不明瞭にしないようにすべく、周知な方法、手続、構成要素および回路は詳細に記載しない。
【００１８】
本発明の実施形態においては、半導体基板中に分離されたＰウェルを形成し、２つのソース／ドレイン領域間のこの分離したＰウェル上にＮＲＯＭセルを形成する。また、さらなる電気コンタクトをＰウェルに接続する。
メモリデバイスを消去する際、メモリセルのコントロールゲートと電気コンタクトの間にかかる高電圧(例えば２０ボルト)を加える。
例えば、ある実施形態の一例においては、メモリセルのコントロールゲートにマイナスの１０ボルトを加えるとともに、電気コンタクトにプラスの１０ボルトを加える。
分離されたＰウェルがプラスの１０ボルトに接続することで、全メモリセルの下にプラスの１０ボルトを導く。これによりメモリセルのチャネル領域中の残留電荷を消去することが促進される。
このことは、消去電圧をＯＮＯ／ビットライン接合部に導くＮＲＯＭデバイスを消去する従来の方法よりも有利である。本発明の実施形態を使用すると、メモリアレイの周囲デバイスの高価な設計変更を必要とすることなく、メモリデバイスにより高い消去電圧を加えることができる。
さらに、本発明の実施形態は、ＮＲＯＭセルの窒化物層から電荷を除去すべくホットホール注入に依存しない。また、窒化物層から電荷を除去すべく、その代わりにファウラー・ノルドハイム・トンネリング消去メカニズムを利用する。
ホットホール注入がメモリセルの部分の劣化を引き起こすことがあるので、このことはデバイスの寿命を延ばすこととなる。
本発明の実施形態は、ＮＲＯＭメモリデバイスに格納された両方のビットを同時に消去する、セクタ毎にプログラム可能なフラッシュメモリアレイ中に利用することができる。
【００１９】
図４は、本発明の実施形態によるＮＲＯＭデバイスを製造する方法のフローチャートである。
図５Ａに示すように、分離したＰウェルを半導体基板中に形成する（ステップ４１０）。本発明の実施形態によれば、Ｐウェル５１０は半導体基板５２０中に形成される。ある実施形態においては、基板５２０は軽くドープしたｐ型基板とされてもよい。
本発明の実施形態においては、Ｐウェル５１０は基板５２０よりもわずかに高いドーピング濃度をしていてもよく、このＰウェル５１０は深いＮウェル５３０およびサイドウェル５４０によって基板５２０から電気的に分離される。
【００２０】
ある実施形態の一例においては、分離したＰウェルの製造は、まず、基板５２０からの鉛直方向の絶縁を提供する深いＮウェル５３０をたい積することにより実行される。
ある実施形態の一例においては、（例えば）リンを使用して、基板５２０をまずＮ型ドープすることができる。
４〜５μｍの範囲の深さまでこのリンを打ち込むと共にアニールした後、基板５２０を深いＮウェル５３０に重なる領域においてＰ型ドープしてもよい。
例えば、深いＮウェル５３０に重なる基板５２０の領域でＰウェル５１０を製造すべく、ホウ素インプラントを実行してもよい。
２〜３μｍの範囲の深さまでホウ素をインプラントすべく、第２の打ち込み／アニールを実行してもよい。
本実施形態ではこれらの特定の材料およびプロセス・パラメータを使用するが、本発明は、Ｐウェル５１０を形成する際に様々な材料およびパラメータを使用するのに適している。
【００２１】
本発明の実施形態においては、サイドウェル５４０は、側面の電気的分離を提供すべく、Ｐウェル５１０を囲む領域にたい積されるＮ型ウェルである。
図５ＡはＰウェル５１０の２つの側のサイドウェル５４０を示しているが、本発明の実施例形態においては、サイドウェル５４０はＰウェル５１０の周囲付近に伸びることが認識される。本発明の実施形態の１つにおいては、サイドウェル５４０は後続のマスクおよびたい積ステップにおいて生成される。
しかしながら、より明確に分離したＰウェルを定義すべく、サイドウェル５４０を図５Ａに示す。
本発明の実施形態においては、サイドウェル５４０は（例えば）リンを使用して製造される。本発明の実施例においては、サイドウェル５４０は、Ｐウェル５１０を囲み、横方向の電気的分離を提供する、複数のｎ型ウェルを含んでいてもよい。
【００２２】
方法４００のステップ４２０においては、分離したＰウェル中に複数のｎ型不純物濃度を形成する。
図５Ｂに示すように、Ｐウェル５１０中に不純物濃度５５０、５５５が形成される。ある実施形態の一例においては、Ｐウェル５１０内のｎ型不純物濃度５５０、５５５を形成すべく、ヒ素を注入または拡散させる。
本発明の実施形態においては、同様のＮＲＯＭセルのカラムが不純物濃度５５０によってビット線に結び付けられる。また、メモリセルの同じカラムが不純物濃度５５５によって別のビット線に結び付けられる。
【００２３】
方法４００のステップ４３０においては、分離したＰウェル上にＮＲＯＭセルを製造する。
図５Ｃに示すように、窒化メモリセル（nitride memory cell）５６０がＰウェル５１０上に製造される。本発明の実施形態では、メモリセル５６０は、ポリシリコン層５８０の下に配置される酸化物−窒化物−酸化物層（ＯＮＯ）５７０を含む。
本発明の実施形態においては、ＯＮＯ層は、上層の酸化層５７１、窒化層５７２、および底部の酸化層５７３を含む。
窒化層５７２においては、データの２つのビットが、チャネル領５７６によって分離される領域５７４および５７５に格納される。ポリシリコン層５８０は、メモリデバイス５００のコントロールゲートとして使用される。
本発明の実施形態においては、ポリシリコン層５８０は、ワード線によって同一のＮＲＯＭメモリセルの行を接続する。
さらに、本発明の実施形態においては、上層の酸化層５７１は消去操作中に電子の流れを防ぐような動作も可能である。
例えば、上層の酸化層５７１は底部の酸化層５７３よりもわずかに高い誘電率を有していてもよい。
【００２４】
方法４００のステップ４４０においては、電気的コンタクトを分離したＰウェルに接続する。図５Ｄに示すように、電気的コンタクト５９０はＰウェル５１０に接続される。
このようにして、分離したＰウェル、ビット線５５０、ＮＲＯＭセル５６０および電気的コンタクト５９０を含んだＮＲＯＭデバイス５００を生成する。
先行技術のＮＲＯＭデバイスは、本発明の分離したＰウェルおよび電気的コンタクト５９０を備えていない。本発明の実施形態においては、より効果的にＯＮＯ層５７０のチャネル領域５７３を消去すべく、分離したＰウェルおよび電気的コンタクト５９０を使用する。
【００２５】
図６は、本発明の実施形態によるＮＲＯＭデバイスの消去方法のフローチャートである。
図５Ａおよび方法６００のステップ６１０に示すように、半導体基板中に分離したＰウェルを生成する。
本発明の実施形態では、分離したＰウェルは、深いＮウェル５３０およびサイドウェル５４０によって基板５２０から電気的に分離したＰウェル５１０を含む。
【００２６】
図５Ｃおよび方法６００のステップ６２０に示すように、ＮＲＯＭセルを分離したＰウェル上に製造する。
メモリセル５６０は、ＮＲＯＭデバイス５００の交換可能なソース／ドレイン領域として使用できる不純物濃度５５０および５５５の間に配置される。
【００２７】
図５Ｄおよび方法６００のステップ６３０に示すように、電気的コンタクトを分離したＰウェルと接続する。
【００２８】
方法６００のステップ６４０においては、分離したＰウェルを介して消去電圧をＮＲＯＭセルと電気的コンタクトの間に導く。
本発明の実施形態においては、メモリデバイス５００のコントロールゲート（例えば図５中のポリシリコン層５８０）に負電圧を加えるとともに電気的コンタクト５９０に正電圧を加えることによって消去される。
本発明の実施形態においては、ソース／ドレイン領域５５０および５５５を接地するか、フロートさせるようにしてもよい。
電気的コンタクト５９０からの電圧はＰウェル５１０によって導かれ、メモリセル５６０の下に均等に分配される。
本発明の実施形態においては、コントロールゲート（例えばポリシリコン層５８０）および電気的コンタクト５９０に消去電圧を加えた際、電界がＯＮＯ層５７０にわたり生じる。
本発明の実施形態においては上層の酸化層５７１が電子流を防ぐので、電子は、窒化物層５７２からＰウェル５１０の方に引きつけられる。
正電圧がＰウェル５１０に均等に分配されるので、チャネル領域５７６中の残留電荷（例えば電子）がこのように除去される。
【００２９】
先行技術のＮＲＯＭメモリデバイスを消去する方法においては、電圧は、コントロールゲートおよび消去されるビットのドレインに印加される。
これは、格納したビットを充分消去する一方、窒化物層のチャネル領域の残留電荷を消去しない。
Ｐウェル５１０の使用により、電圧がメモリセルの下に均等に分配されるので、本発明は、窒化物層のチャネル領域から残留電荷をより効果的に除去することができる。
【００３０】
先行技術における消去メカニズムはホットホール注入による。このホットホール注入は、トンネル酸化膜（例えば図２の窒化物層２０１）をより多く侵食するものとして知られている。
しかしながら、本発明の実施形態では、ファウラー＝ノルドハイムトンネリングの消去メカニズムを利用する。
結果的に、窒化物層の侵食の抑制により、本発明の実施形態においてデバイスの信頼性を改善することができる。
【００３１】
全体的な消去電圧はコントロールゲートと分離したＰウェルとの間にかけられるので、メモリアレイの周囲コンポーネントを根本的に再設計することなく、本発明の実施形態においてより高い消去電圧を利用することができる。
ＮＲＯＭデバイス５００についてのファウラー＝ノルドハイム消去を実行するためには、ＯＮＯ層５７０にわたり高い電圧（例えば２０Ｖ）を必要とする。
電圧を分割する分離されたＰウェル５１０がない場合、より複雑な周辺回路類が必要となる。
本発明の実施形態においては、例えば１０ボルトの負電圧をコントロールゲートに印加する（例えば、ポリシリコン層である）とともに、１０ボルトの正電圧を電気的コンタクトに印加する）ようにすべく、２０ボルトをコントロールゲートと分離したＰウェルの間で分割することができる。
【００３２】
このように、本発明、すなわちＮＲＯＭデバイスの消去方法の好ましい実施形態が記載される。本発明は特定の実施形態において説明されたが、本発明は、このような実施形態によって制限されるのではなく、請求項によって解釈されるべきであることが認識されるべきである。
【図面の簡単な説明】
【００３３】
【図１】先行技術のフローティングゲート・メモリデバイスの断面図。
【図２】先行技術のＮＲＯＭデバイスの断面図。
【図３】先行技術のＮＲＯＭデバイス中の電子とホールの典型的な分布を示す図。
【図４】本発明の実施形態によるＮＲＯＭデバイスの製造方法のフローチャート。
【図５Ａ】本発明の実施形態に従って製造したＮＲＯＭデバイスの断面図。
【図５Ｂ】本発明の実施形態に従って製造したＮＲＯＭデバイスの断面図。
【図５Ｃ】本発明の実施形態に従って製造したＮＲＯＭデバイスの断面図。
【図５Ｄ】本発明の実施形態に従って製造したＮＲＯＭデバイスの断面図。
【図６】本発明の実施形態に従ってＮＲＯＭデバイスの消去方法のフローチャート。
【図１】
2006508543.tif 000003
【図２】
2006508543.tif 000004
【図３】
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【図４】
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【図６】
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【手続補正書】
【提出日】平成16年10月15日(2004.10.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板（５２０）中に形成された、分離したＰウェル（５１０）と、
前記分離したＰウェル（５１０）中に形成された複数のｎ型不純物ドープ領域（５５０）（５５５）と、
前記分離したＰウェル（５１０）上に製造され、前記ｎ型不純物濃度（５５０）（５５５）のうちの２つの間に配置され、底部の酸化層（５７３）、窒化物層（５７２）、前記底部の酸化層（５７３）よりもわずかに高い誘電率を有する上層の酸化層（５７１）、およびゲート層（５８０）を備える、窒化物メモリセル（５６０）と、
前記分離したＰウェル（５１０）に接続された電気的コンタクト（５９０）と、
を含む、半導体構造。
【請求項２】
前記分離したＰウェル（５１０）は、
前記半導体基板（５２０）中に形成された、深いＮウェル（５３０）と、
前記深いＮウェル（５３０）上に配置されたＰウェル（５１０）と、
前記Ｐウェル（５１０）の周囲に配置されたＮ型サイドウェル（５４０）と、
を含む、請求項１記載の半導体構造。
【請求項３】
前記深いＮウェル（５３０）は、約４から５ミクロンの深さにたい積されたヒ素インプラントである、請求項２記載の半導体構造。
【請求項４】
前記Ｐウェル（５１０）は、約２から３ミクロンの深さにたい積されたインプラントである、請求項２または３記載の半導体構造。
【請求項５】
前記サイドウェル（５４０）は、約２から３ミクロンの深さにたい積されたヒ素インプラントである、請求項２ないし４のいずれかの項記載の半導体構造。
【請求項６】
半導体基板（５２０）中に、分離したＰウェル（５１０）を形成するステップと、
前記分離したＰウェル（５１０）中に、複数のｎ型不純物ドープ領域（５５０）（５５５）を形成するステップと、
前記ｎ型不純物ドープ領域（５５０）（５５５）のうちの２つの間に配置される前記分離したＰウェル（５１０）上に、底部の酸化層（５７３）、窒化物層（５７２）、前記底部の酸化層（５７３）よりもわずかに高い誘電率を有する上層の酸化層（５７１）、およびゲート層（５８０）を備える窒化物メモリセル（５６０）を製造するステップと、
前記分離したＰウェル（５１０）に電気的コンタクト（５９０）を接続するステップと、
を含む、不揮発性メモリデバイスを製造する方法。
【請求項７】
前記分離したＰウェル（５１０）を製造するステップは、深いＮウェル（５３０）上に配置されるＰウェル（５１０）を生成するステップを含む、請求項６記載の方法。
【請求項８】
前記深いＮウェル（５３０）を生成するステップは、前記半導体基板（５２０）中に約４から５ミクロンの深さまでヒ素を注入するステップを含む、請求項７記載の方法。
【請求項９】
前記Ｐウェル（５１０）を生成するステップは、前記半導体基板（５２０）中に約２から３ミクロンの深さまでドーパントを注入するステップを含む、請求項７または８記載の方法。
【請求項１０】
前記分離したＰウェル（５１０）を形成するステップは、前記Ｐウェル（５１０）の周りにサイドウォール（５４０）を生成するステップをさらに含む、請求項７ないし９のいずれかの項記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
電気的コンタクトを有する半導体基板中に形成されるウェル領域を含んだＥＰＲＯＭメモリデバイスが特開２００２−０４３４４８号公報に開示されている。
このメモリデバイスは、電荷トラップ絶縁層およびコントロールゲートをその上に含むゲートスタックをさらに備えている。
ソース／ドレイン領域は、ゲートスタックのいずれか片側におけるウェル領域中に形成される。電荷トラップ絶縁層は、ＯＮＯ層を含んでいてもよい。
フラッシュメモリは、再書き込み可能で、その内容を電力なしに保持できるタイプの電子記憶媒体である。フラッシュメモリデバイスは一般に、１０万から３０万書き込みサイクルの寿命（ライフスパン）を有する。
単一バイトを消去可能なダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）デバイスおよびスタティック・アクセス・メモリ（ＳＲＡＭ）デバイスとは異なり、通常フラッシュメモリは固定された複数ビットブロックまたはセクタにおいて消去または書き込みされる。
フラッシュメモリ技術は、原位置（in situ）で消去可能な、ＥＥＰＲＯＭ（Electrically Erasable Read Only Memory）チップ技術から発展したものである。フラッシュメモリデバイスはより安価であるとともに、密度が高いので単位面積あたりにより多くのデータを保持することができる。
このＥＥＰＲＯＭの新しいカテゴリは、消去プログラム可能リードオンリーメモリ（ＥＰＲＯＭ）の密度とＥＥＰＲＯＭの電気的消去可能性という利点を組み合わせた重要な不揮発性メモリとして出現した。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
方法４００のステップ４３０においては、分離したＰウェル上にＮＲＯＭセルを製造する。
図５Ｃに示すように、窒化メモリセル（nitride memory cell）５６０がＰウェル５１０上に製造される。本発明の実施形態では、メモリセル５６０は、ポリシリコン層５８０の下に配置される酸化物−窒化物−酸化物層（ＯＮＯ）５７０を含む。
本発明の実施形態においては、ＯＮＯ層は、上層の酸化層５７１、窒化層５７２、および底部の酸化層５７３を含む。
窒化層５７２においては、データの２つのビットが、チャネル領５７６によって分離される領域５７４および５７５に格納される。ポリシリコン層５８０は、メモリデバイス５００のコントロールゲートとして使用される。
本発明の実施形態においては、ポリシリコン層５８０は、ワード線によって同一のＮＲＯＭメモリセルの行を接続する。
さらに、本発明の実施形態においては、上層の酸化層５７１は消去操作中に電子の流れを防ぐように動作可能である。
特に、上層の酸化層５７１は酸化層５７３よりもわずかに高い誘電率を有している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
方法４００のステップ４４０においては、電気的コンタクトを分離したＰウェルに接続する。図５Ｄに示すように、電気的コンタクト５９０はＰウェル５１０に接続される。
このようにして、分離したＰウェル、ビット線５５０、ＮＲＯＭセル５６０および電気的コンタクト５９０を含んだＮＲＯＭデバイス５００を生成する。
先行技術のＮＲＯＭデバイスは、本発明の分離したＰウェルおよび電気的コンタクト５９０を備えていない。本発明の実施形態においては、より効果的にＯＮＯ層５７０のチャネル領域５７６を消去すべく、分離したＰウェルおよび電気的コンタクト５９０を使用する。


【国際調査報告】
2006508543.tif 000012
2006508543.tif 000013
2006508543.tif 000014