(57)【要約】電子回路で使用される複数の集積回路は、機能相互接続および専用試験接続を有する。集積回路は、一方の集積回路からチェーンを介して連続的に別の集積回路へのクロック信号のような同期情報を受信および送信する。これは高い試験速度を可能にする。好ましくは、同期情報は、試験データ、試験結果および／またはコマンドと順番に並べられる。好ましくは、チェーン内の一連の集積回路間のビットレートはチェーンを介して送信されたコマンドを用いてプログラム可能である。かくして、ビットレートは、チェーンに沿って同期信号によって生じる遅延を低減するため、チェーンに沿って様々な場所で異なる。
2006518040.tif 000002
【特許請求の範囲】
【請求項１】
試験モードと通常動作モードとの間で切換可能な試験制御回路をそれぞれ備えた複数の集積回路と、
前記集積回路間の機能接続部と、
前記機能接続部に加えて、前記集積回路を含むチェーンを形成する試験通信接続部と、
を具備し、
前記集積回路は、前記機能接続部への試験データの出力のタイミングおよび前記機能接続部からの試験結果のキャプチャのタイミングを決めるために、或る集積回路から前記チェーンを介して連続的に別の集積回路へ、同期情報と共に試験データ、試験結果および／またはコマンドを受信および送信するように構成された、電子回路。
【請求項２】
前記チェーン内の各集積回路は、一連の状態を遷移するように構成され、前記一連の状態は前記チェーン内の全ての集積回路に対して区別無く前記同期情報の制御のもと選択可能であり、前記状態はアップデートおよびキャプチャの順序付けを決定する、請求項１に記載の電子回路。
【請求項３】
前記集積回路は、前記チェーン内の或る集積回路から別の集積回路へ同じ通信導体を介して、前記試験データ、試験結果および／またはコマンドと時間的に連続に前記同期情報を送信するように構成された、請求項１に記載の電子回路。
【請求項４】
前記チェーン内の各集積回路は、前記試験データ、試験結果および／またはコマンドと時間的に連続に、前記同期情報を含む連続的なワードを受信および送信し、
前記集積回路は、受信された前記同期情報を受信ワードから送信ワードへコピーし、前記送信ワード内の前記受信ワードからの前記試験データ、試験結果および／またはコマンドの受信ビットを、前記集積回路で生成された前記試験データ、試験結果および／またはコマンドの内部ビットで置き換えるように構成された、
請求項３に記載の電子回路。
【請求項５】
少なくとも１つの前記集積回路は、少なくとも前記同期データの１ビットと、前記試験データ、試験結果および／またはコマンドのそれぞれの１ビットに対して並列入力を備えた試験制御回路を具備し、
前記少なくとも１つの前記集積回路が、前記チェーンを介して連続に受信された、前記同期データの前記ビットと、前記試験データ、試験結果および／またはコマンドの前記ビットの前記試験コントローラへの並列供給を実質的に同時にアップデートするように構成された、請求項３に記載の電子回路。
【請求項６】
前記集積回路の少なくとも一部は、同期情報と、前記試験データ、試験結果および／またはコマンドの受信ならびに送信のプログラマブルビットレートを制御する内部クロック回路を含み、
受信および送信の前記ビットレートは少なくとも部分的に独立にプログラム可能であり、
前記一部内の前記集積回路は、初期状態で前記ビットレートに所定の値を設定し、特にその集積回路に対して前記前記チェーンを介して受信されたコマンドの制御下で、２個以上の前記ビットレートを再プログラムするように構成された、請求項１に記載の電子回路。
【請求項７】
前記集積回路の前記少なくとも一部内の前記集積回路はそれぞれクロック入力端子を有し、
前記クロック入力端子は、当該電子回路の試験クロック入力へ共通に結合され、
前記少なくとも一部内の前記集積回路は、前記初期状態で前記クロック入力端子から前記ビットレートを取得し、前記チェーンを介してそのようにすべきコマンドを受信したときに前記クロック回路から前記ビットレートを得るように構成された、請求項６に記載の電子回路。
【請求項８】
前記集積回路の前記少なくとも一部内の前記集積回路はそれぞれ外部リセット入力端子を有し、
前記リセット入力端子は当該電子回路の試験リセット入力へ共通に結合され、
前記少なくとも一部内の前記集積回路の前記リセット端子は前記リセット端子におけるリセット信号に応答して前記集積回路を前記初期状態へリセットするように構成された、請求項６に記載の電子回路。
【請求項９】
請求項１に記載の電子回路と、
前記チェーンの入力および出力に結合され、前記試験データおよび／またはコマンドを供給し、前記試験結果を受信するテスタと、を具備し、
前記テスタは、前記同期情報が前記チェーン内を伝わるときに前記同期情報によって生じる遅延の決定に応じて、前記入力における前記同期をアップデートするまでの時間間隔を調整するように構成され、それによって、前記アップデートをトリガーする前記同期情報が前記チェーンの前記入力に供給されるようなキャプチャをトリガーする同期以前に前記チェーンの前記出力に到達する、試験システム。
【請求項１０】
試験モードと通常動作モードとの間で切換可能である試験制御回路と、
外部回路へ接続するための機能接続部と、
前記機能接続部に加えて試験入力および試験出力と、を具備し、
試験データの前記機能接続部への出力のタイミングと前記機能接続部からの試験結果のキャプチャのタイミングとを決めるために、前記試験入力で同期情報と共に試験データ、試験結果および／またはコマンドを受信し、前記試験出力で同期情報と共に前記試験データ、試験結果および／またはコマンドを送信するように構成された、集積回路。
【請求項１１】
同じ入力通信導体および同じ出力通信導体のそれぞれを介して、前記試験データ、試験結果および／またはコマンドと時間的に連続して前記同期情報を受信および送信するように構成された、請求項１０に記載の集積回路。
【請求項１２】
前記試験データ、試験結果および／またはコマンドと時間的に連続して、前記同期情報を格納する連続的なワードを受信および送信するように構成され、
受信された前記同期情報を受信ワードから送信ワードへコピーし、前記送信ワード内の前記受信ワードからの前記試験データ、試験結果および／またはコマンドの受信ビットを、当該集積回路で生成された前記試験データ、試験結果および／またはコマンドの内部ビットで置き換えるように構成された、請求項１１に記載の集積回路。
【請求項１３】
プログラマブルメモリのようなプログラマブル回路を具備し、
前記プログラマブル回路をプログラミングするためのプログラミング情報を送信するために、前記ワードは前記同期情報と前記試験データ、試験結果および／またはコマンドのための位置の他に一つ以上の位置を含み、
前記プログラマブル回路は前記プログラミング情報を前記チェーンから受信するために結合される、請求項１２に記載の集積回路。
【請求項１４】
前記ワードを受信および送信するように構成され、
受信ワードからの前記同期情報と前記試験データ、試験結果および／またはコマンドのための位置に加えて一つ以上の位置からの情報を送信ワードへコピーする、請求項１２に記載の集積回路。
【請求項１５】
一連の状態を遷移するように構成され、
前記一連の状態は前記同期情報の制御下で選択可能であり、前記状態がアップデートおよびキャプチャの順序付けを決定する、請求項１２に記載の集積回路。
【請求項１６】
前記試験制御回路は、前記同期データの１ビットと、前記試験データ、試験結果および／またはコマンドのそれぞれの１ビットのための並列入力を有し、
前記同期情報は前記試験データ、試験結果および／またはコマンドの前記ビットの処理をクロック処理し、
当該集積回路は、連続に受信された前記同期データの前記ビットと、前記試験データ、試験結果および／またはコマンドの前記ビットを、前記並列入力へ並行に供給するシェルを具備する、請求項１１に記載の集積回路。
【請求項１７】
前記同期情報と、前記試験データ、試験結果および／またはコマンドの受信および送信のプログラマブルビットレートを制御する通信クロック回路を具備し、
受信および送信の前記ビットレートが少なくとも部分的に独立にプログラム可能であり、
初期状態において前記ビットレートに所定の値を設定し、前記チェーンを介して受信された集積回路専用コマンドの制御のもとで前記ビットレートを再プログラムするように構成された、請求項１０に記載の集積回路。
【請求項１８】
外部クロック入力端子を有し、
前記初期状態において前記クロック入力端子から前記ビットレートを取得し、前記試験入力を介してそのようにすべきコマンドを受信したときに前記クロック回路から前記ビットレートを得るように構成された、請求項１７に記載の集積回路。
【請求項１９】
外部リセット入力端子を有し、
前記リセット端子におけるリセット信号に応答して前記初期状態へリセットするように構成された、請求項１７に記載の集積回路。
【請求項２０】
機能接続部によって相互接続された複数の集積回路を具備する電子回路を試験する方法であって、
前記機能接続部に加えて、連続的な集積回路のチェーン内で前記集積回路を接続する試験接続部を準備するステップと、
或る集積回路から前記チェーンを介して連続的に別の集積回路へ、試験データ、試験結果および／またはコマンドを同期情報と共に通信するステップと、
前記チェーンを介して受信された前記同期情報を用いて各集積回路内で前記試験データの前記機能接続部への出力のタイミングと前記機能接続部からの前記試験結果のキャプチャとのタイミングを取るステップと、を含む方法。
【請求項２１】
一連の状態にわたって遷移するために、前記チェーン内の各集積回路に状態マシーン回路を設け、前記状態のそれぞれへのエントリーがアップデートおよびキャプチャをそれぞれに制御し、前記同期情報は前記状態マシーン回路が遷移する状態とその時を制御するステップと、
前記状態を制御する前記同期情報を或る集積回路から前記チェーンを介して別の集積回路へコピーするステップとを含む、請求項２０に記載の方法。
【請求項２２】
同じ通信導体を介して或る集積回路から別の集積回路へ、前記試験データ、試験結果および／またはコマンドと時間的に連続して前記同期情報を送信するステップを含む、請求項２０に記載の方法。
【請求項２３】
前記試験データ、試験結果および／またはコマンドと時間的に連続した前記同期情報を含む一連のワードを受信および送信するステップと、
受信ワードから受信された前記同期情報を送信ワードへコピーし、前記送信ワード内の前記受信ワードからの前記試験データ、試験結果および／またはコマンドの受信ビットを、前記集積回路内で生成された前記試験データ、試験結果および／またはコマンドの内部ビットで置き換えるステップとを含む、請求項２２に記載の方法。
【請求項２４】
前記試験データ、試験結果および／またはコマンドと並行した前記同期情報の受信をシミュレートするために、前記試験データ、試験結果および／またはコマンドと時間的に連続した前記受信された同期情報を内部的に変換するステップを含む、請求項２２に記載の方法。
【請求項２５】
前記チェーンを介して、前記同期情報の送信と、前記試験データ、試験結果および／またはコマンドを通信する共通ビットレートを最初に使用するステップと、
前記チェーン内の連続的な集積回路の対のビットレートをプログラムするために、前記チェーンを介してプログラミングコマンドを送信するステップと、
前記コマンドに応じて前記対の前記集積回路に前記同期情報の送信と、前記試験データ、試験結果および／またはコマンドを通信する前記ビットレートを変更するステップとを含む、請求項２２に記載の方法。
【請求項２６】
前記チェーンの前記集積回路へ並列に接続された集中クロックを使用して前記チェーンを介した情報の転送を最初にクロッキングし、
前記チェーンを介して送信されたコマンドを使用して前記転送の前記ビットレートをプログラミングし、
前記プログラミングの後に前記チェーンを介して送信された前記同期情報の制御のもとでクロッキングへ切り換えるステップを含む、請求項２５に記載の方法。
【請求項２７】
前記チェーンの前記集積回路へ並行に供給された集中リセット信号を使用して、前記集積回路を、前記共通ビットレートを用いて初期状態へリセットするステップを含む、請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路試験に関する。
【背景技術】
【０００２】
米国特許第５６０６５６６号は、ＩＥＥＥ１１４９．１試験規格を使用する回路試験技術を開示する。回路は、通常動作中に集積回路間で信号を通信するために機能相互接続を備えた複数の集積回路を含む。回路は、試験信号を回路へ入力し、回路がどのようにその試験データに応答するかを観察することによって試験される。集積回路間の相互接続は、たとえば、試験信号を集積回路の出力に供給し、対応する応答信号が集積回路の入力に到達するかどうかを観察することによって試験される。
【０００３】
米国特許第５６０６５６６号に記載されるようなＩＥＥＥ１１４９．１規格は、試験信号を回路へ入力し、回路から応答信号を読み出す試験インタフェースを規定する。１ビット幅のシフト構造がこの目的のために使用される。集積回路は一連の集積回路のチェーンの中に接続される。各集積回路は、もしあるとすればチェーン内のその前段の集積回路に結合された１個の試験データ入力端子と、もしあるとすればチェーン内のその後段の集積回路に結合された１個の試験データ出力とを有する。その上、集積回路は、共通に結合された試験クロック入力および試験モード選択入力を有する。
【０００４】
試験信号の一連のビットは、チェーンの試験データ入力に供給され、チェーン内で集積回路から集積回路へシフトされ、機能相互接続を試験するために試験信号が出力される集積回路に達する。同様に、応答信号は機能相互接続から集積回路へロードされ、応答信号の一連のビットは、チェーン内で集積回路から集積回路へシフトされ、試験データ出力に達する。制御命令は同様にチェーン内でシフトされる。シフト動作、出力動作およびロード動作は、集積回路の試験クロック入力へ結合された集中クロックによって同期化され、集積回路の試験モード選択入力へ結合されたモード選択信号によって制御される。モード選択信号は、試験インタフェースがその試験インタフェースの状態遷移図を行き来する方法を制御する。
【０００５】
ＩＥＥＥ１１４９．１規格は、アクセス速度とピン／コネクション総数との間の兼ね合いに基づいている。集積回路１つについて必要とされる試験データピンは２本だけであり、別の集積回路への試験データコネクションは１本だけである。その代わりに、データおよび命令は集積回路のチェーンの中を通らなければならないので、試験データを書き込みまたは読み出すために長い時間を要する。
【０００６】
ＩＥＥＥ１１４９．１インタフェースのアクセス速度を増加させるために、様々な技術が提案されている。米国特許第５６０６５６６号は、たとえば、並列した複数のチェーンを使用することを提案する。速度を改善する方法は、勿論、試験クロックの速度を増加させる。しかし、集積回路の最大内部速度の点だけではなく、集中クロック源から様々な集積回路へのコネクションによって導入される遅延間の差にも起因して、最大クロック速度が制限される。これらの遅延間の差はクロックスキューと呼ばれる。それらの差はクロック周期の長さを超えてはならない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特に、本発明の目的は回路の試験インタフェースにおいて高いクロック速度を実現することである。
【０００８】
特に、本発明の目的は回路を試験するために要する時間を短縮することである。
【課題を解決するための手段】
【０００９】
本発明は請求項１に記載されたシステムを提供する。集積回路間のチェーン接続は試験情報を種々の集積回路間の試験機能相互接続へ伝達するために使用される。本発明の同期情報によれば、試験データが集積回路によって機能相互接続へ出力され、集積回路によって機能相互接続からキャプチャされる時を決めるこのような試験クロック信号は、チェーンの中を一方の集積回路から別の集積回路へ送られる。これは集積回路における試験同期情報と試験データの到着の遅延間の不一致に起因する問題を取り除く。好ましくは、チェーン内のすべての集積回路は、チェーンを通して、クロック信号のようなそれらの同期情報を受信するが、本発明から逸脱することなく、集中同期情報を受信するさらなる集積回路が付加され、たとえば、これらのさらなる集積回路がチェーンの前方にあるときには、集中同期信号はテスタから受信され、または、チェーンを介して受信されたクロック信号から得られた、チェーン内の複数の連続的な回路のためのローカル同期情報供給回路から受信される。
【００１０】
好ましくは、集積回路は、最初にチェーンの入力で同期情報と共に伝わる試験データを、その同期情報と共にチェーンの出力へ伝わる試験結果によって置き換える。したがって、試験を実行するための所要時間は短縮される。また、好ましくは、同期情報は、チェーン内のすべての集積回路に共通である状態選択情報を含む。この場合、チェーン内の集積回路はそれぞれ一連の状態を遷移するように構成され、ここで、一連の状態はチェーン内のすべての集積回路に対して区別なく同期情報の制御下で選択可能である。特定の状態に達すると、アップデートおよびキャプチャがトリガーされる。たとえばＩＥＥＥ１１４９．１規格のために規定された状態遷移図が使用される。したがって、チェーン内の集積回路は集団的に状態の系列に柔軟に適合する。
【００１１】
好ましくは、チェーンに結合されたテスタは、同期情報が低レートでアップデートされ、その結果、チェーン内のすべての集積回路が、チェーン内の第１の集積回路がキャプチャを引き起こす同期情報を受信する前に、機能相互接続へ供給された試験信号のアップデートを引き起こす同期情報を受信することを保証する。テスタは、たとえば、チェーン内の集積回路に関する情報に基づいて、必要とされる遅延を決めるが、好ましくは、テスタは、アップデートを引き起こす同期がチェーンの最後に到着したかどうかを測定し、このような測定後に限り、アップデートを引き起こす同期情報を送信する。
【００１２】
好ましくは、同期情報は、一方の集積回路から別の集積回路へ同じ通信用導体を介して試験データ、試験結果および／またはコマンドと時間的に連続に伝送される。したがって、最小限の接続ピンを試験目的のために設けることが必要であり、スキューの差が回避される。好ましくは、差動信号として情報を送信するために集積回路の各対の間に一対のピンが使用される。これは最大可能速度を増加させる。その上、相互に異なる電源電圧を備えた集積回路を使用することが可能になる。
【００１３】
一実施形態では、集積回路は、試験データ、試験結果および／またはコマンドと時間的に連続に同期情報を含む連続ワードを受信および送信する。集積回路は、受信された同期情報を受信ワードから送信ワードへコピーし、送信ワード内の受信ワードからの試験データ、試験結果および／またはコマンドの受信ビットを、その集積回路内で生成された試験データ、試験結果および／またはコマンドの内部ビットで置き換える。内部ビットは、たとえば、集積回路の中を移動した先行ワードからの試験データ若しくは試験結果のビット、または、集積回路でキャプチャされた試験結果のビットである。したがって、最小限の伝送遅延が同期情報に対して（その結果、最大試験速度が）実現され、同時に集積回路内での試験データの処理が可能になる。
【００１４】
さらなる実施形態では、少なくとも１つの集積回路は、同期データおよび試験データ、試験結果、および／または、コマンドの連続に送信されたビットが並行に到着したかのように見せるシェルを介してチェーンに接続された試験制御回路を具備する。したがって、ＩＥＥＥ１１４９．１タップコントローラのような従来型の試験コントローラは、連鎖的に送信されるクロック信号と組み合わせて使用され得る。
【００１５】
別の実施形態では、同期および試験データを含むワードは、チェーン内の選択された集積回路のプログラミング情報のための付加的な場所を含む。たとえば、プログラミング情報は、メモリに並行に書き込まれるべき情報としての機能を果たす試験データが供給されたｎ個のワード（たとえば、ｎ＝１６）の後に続いて、プログラマブルメモリのための書き込み許可信号に連続的なエッジを与えるために使用され得る。
【００１６】
一実施形態において、集積回路の少なくとも一部は、試験データおよび同期情報の受信および送信のビットレートをプログラム可能にさせる。最初に、ビットレートは初期状態において所定の値が設定される。しかし、このビットレートは、チェーンを介して受信された集積回路専用コマンドの制御下で再プログラムされる。被試験回路内の集積回路は最大可能速度が異なってもよい。被試験回路に依存して、チェーン内の連続的な集積回路は、同じ最大可能速度または異なる最大可能速度を有する。テスタはチェーン内の連続的な集積回路に関する情報およびそれらの最大可能速度を保有する。最初に、すべての集積回路は、すべての場合に許容可能である所定のビットレートを使用する。その後、テスタはチェーンに沿った異なる点で、集積回路の一連の対の間で最大限に許容されるような種々の値をビットレートに設定する。したがって、同期情報に加えられる遅延は最小限に抑えられ、試験速度を最大限にする。
【００１７】
一実施例において、チェーン内の集積回路は、前記集積回路の少なくとも一部の中で、すべてのクロック入力端子が共通に結合された集中クロックから、チェーンに沿ってデータの転送を最初にクロッキングする外部クロック入力端子をそれぞれに有する。この場合、コマンドは、クロック信号のような同期情報の連鎖的な送信を、より高いビットレートで切り換えるために供給される。
【００１８】
別の実施形態では、チェーンの集積回路は、すべての集積回路で許容可能なビットレートへリセットするために集中リセット入力へ共通に結合された外部リセット入力端子を有する。
【発明を実施するための最良の形態】
【００１９】
本発明の上記並びにその他の目的および有利な態様は添付図面を使用してより詳細に説明される。
【００２０】
図１は試験システムの一実施形態を示す。システムはテスタ１０および被試験回路１１を含む。被試験回路１１は、何らかの機能相互接続回路１６によって相互接続された多数の集積回路１２、１４を含む。試験目的のため、集積回路１２、１４はまたチェーンに接続され、チェーンはテスタ１０の出力に結合された入力１８およびテスタ１０の入力に結合された出力１９を有する。チェーン内の一対の連続的な集積回路１２、１４の間の接続は、同時に単一ビットを伝送する通信接続であり、たとえば、差動信号伝送のために使用される単一導体、または、一対の導体である。
【００２１】
通常動作中、回路１１はテスタ１０に接続されない。通常動作中、集積回路１２、１４内の機能回路は、回路１１が設計された目的としての種々の機能を実行し、機能相互接続１６を介して情報を通信する。一般的に、機能相互接続回路１６は、集積回路１２、１４（ならびに、選択的に或る種のグルーロジック）の端子間のポイント・ツー・ポイント接続をもたらす一組の導線を含む。一般に、これらの接続は試験チェーンの連鎖状の性質に従わず、機能相互接続回路１６はチェーンに沿った任意の場所における集積回路であり、しばしば、集積回路は、チェーン内におけるような唯一の集積回路だけでなく、複数の他の集積回路に接続された入力および／または出力を有する。
【００２２】
回路１１を試験するため、それはテスタ１０に接続される。テスタ１０は試験データを集積回路１２、１４へ入力し、この試験データに対する応答を集積回路から試験結果として読み出す。実際の試験の前後に、試験データおよび結果は、チェーンに沿って、すなわち、機能相互接続回路１６とは独立した経路に沿って回路１１へ出入りする。特に、機能相互接続回路は一般に同一のチェーン構造をもたない。したがって、一般には、第２の集積回路からチェーンを介して送信された後に試験信号が第１の集積回路に到着するとき、すべての機能信号が同様に第１の集積回路から第２の集積回路へ同じ遅延で機能相互接続回路の中を伝わるということはない。それどころか、ある種の機能信号は、反対方向へ、異なる伝送遅延を伴って伝わる。
【００２３】
代表的に、被試験回路１１はまた印刷回路基板のようなキャリア（図示せず）を具備し、その上には機能接続１６と試験チェーンのための接続が実現され、そこへ集積回路が取り付けられる。この場合、試験はキャリア上の回路の機能性を試験するために使用される。他の環境では、被試験回路１１は複数のこのようなキャリアからなる相互接続されたシステムを具備する。
【００２４】
１つの集積回路１４がより詳細に表されている（その他の集積回路１２は同様の構造を有する）。集積回路１４は、受信器１４０、送信器１４４、試験コントローラ１４２、クロック回路１４３および機能回路１４５を含む。受信器１４０はチェーン内の前段の集積回路１２に結合された入力１４６を有する。受信器１４０は、試験クロック信号ＴＣＫ、試験モード信号ＴＭＳおよび試験データ信号ＴＤＩのための出力と、さらなる出力とを有する。試験クロック信号ＴＣＫおよび試験モード信号ＴＭＳのための出力は試験コントローラ１４２および送信器１４４へ結合される。試験コントローラ１４２は、受信器１４０の試験データ出力に結合された試験データ入力と、送信器１４４に結合された試験データ出力とを有する。送信器１４４はチェーン内の後段の集積回路に結合された出力１４８を有する。機能回路１４５は、機能相互接続回路１６を介して別の集積回路１２へ結合され、試験コントローラ１４２へ結合される。
【００２５】
試験モードでの動作中に、テスタ１０は、試験クロック信号およびモード選択信号と組み合わされた試験データおよび／または試験命令のワードを、出力１８を介して集積回路１２、１４のチェーンへ出力する。各集積回路１２、１４は、試験クロック信号およびモード選択信号と組み合わされた試験データおよび／または試験命令のワードをチェーン内の前段から受信し、試験クロック信号およびモード選択信号と組み合わされた試験データおよび／または試験命令のワードを後段へ送信する。集積回路１４において、受信器１４０は入力１４６から一連の情報のビットのワードを受信し、各ワードからの試験クロック信号ＴＣＫ、モード選択信号ＴＭＳ、入力データビットＴＤＩおよび任意的なさらなるビットを復号化する。受信器１４０は、試験クロック信号ＴＣＫ、モード選択信号ＴＭＳおよび入力データビットＴＤＩを試験コントローラ１４２へ供給する。試験コントローラ１４２は従来型のＩＥＥＥ１１４９．１試験コントローラでもよい。試験コントローラ１４２は、たとえば、シフトレジスタチェーンの中で試験データをシフトさせるため、試験データを機能相互接続回路１６へ出力するフリップフロップ内のデータをアップデートするため、または、機能相互接続回路１６から応答信号をキャプチャするために、信号を機能回路１４５へ渡す。試験コントローラ１４２は試験データ出力ビットを出力し、その試験データ出力ビットは、代表的に、予め試験データ入力ビットとして受信されたビット、または、機能回路１４５若しくは機能相互接続回路１６からキャプチャされた応答データのビットのいずれかである。
【００２６】
送信器１４４は、受信器１４０から試験クロック信号ＴＣＫとモード選択信号ＴＭＳを受信し、試験コントローラ１４２から試験データ出力を受信する。送信器１４４は、受信器１４０からのクロック信号ＴＣＫおよびモード選択信号ＴＭＳと試験データ出力ビットとを任意的なさらなるビットと共にワードに一体化し、このワードが集積回路１２、１４のチェーン内の後段へ連続に送信される。したがって、送信器１４４は試験クロック信号ＴＣＫを組み合わせ、モード選択信号ＴＭＳは、集積回路１４からの受信後に一般に１ワードの遅延を伴って集積回路１４から送信される。
【００２７】
クロック回路１４３は、クロック受信器１４０および送信器１４４のために直列入力１４６を介して送信された信号からクロック信号を再構成する。クロック信号は、受信器１４０および送信器１４４において直列データを復号化し符号化するため使用される。代替案として、ハンドシェークが連続的な集積回路１２、１４の送信器と受信器との間で使用されるが、これはより多くの接続を必要とする。
【００２８】
その結果として、受信器１４０からの試験クロック信号ＴＣＫおよびモード選択信号ＴＭＳと、試験データ出力ビットとは、チェーン内の連続的な集積回路１２、１４の各対の間で転送され、集積回路１２、１４内で並行して使用される。すべてのこれらの試験信号が集積回路の単一のチェーンを通して送信されるので、クロックスキューの問題が発生しない。
【００２９】
チェーン内の異なる集積回路の試験コントローラ１４２は、互いに協働して動作するように設計され、すべてが同じ選択可能な試験状態の系列を進み、試験データ若しくは命令をチェーンのさらに下流の集積回路へ送り、または、チェーンの先行する部分の集積回路からの応答データを通過させる。試験クロック信号および試験モード選択信号は、たとえば、ＩＥＥＥ１１４９．１試験規格と互換性のある状態遷移図を使用して試験コントローラがとる状態を制御する。状態遷移図は、特に、アップデート状態およびキャプチャ状態を規定する。アップデート状態へ達するのに応じて、試験コントローラ１４２は、試験データまたは命令データを出力するためにチェーンを介して受信された試験データまたは命令データをコピーするようにフリップフロップ（別個に示されていない）をアップデートする命令を出す。キャプチャ状態へ達するのに応じて、試験データがロードされ、それによりチェーンを通してシフトアウトされる。
【００３０】
テスタ１０は、新しい試験クロック信号値を有するワードがチェーンを通して送信される時を制御する。好ましくは、旧いクロック信号値を有するワードは、新しい試験クロック信号値を有するワードが送られるまで繰り返される。これにより、クロック回路１４３はそのビットレートにロックされた状態を維持し、失われたワードの影響を削減する。
【００３１】
一般に、テスタは、たとえば、旧いクロック信号値を有するＮ個のワードの系列に対応する遅延の後、新しいクロック信号値を有するワードを送信する。遅延は、異なる集積回路によるアップデートから対応するキャプチャまでの最小時間間隔がキャプチャから次のアップデートまでの最小時間間隔と同様に維持されるように選択される。すなわち、テスタ１０がアップデートを引き起こす新しいクロック信号値を有するワードを出力する前に、前のキャプチャを引き起こすクロック信号値を有するワードは、すべての集積回路がキャプチャを実行するように、チェーン内の最後の集積回路に到達していなければならない。逆の場合も同様に、テスタ１０がキャプチャを引き起こす次の異なる試験クロック信号値を有する次の系列からのワードを出力する前に、前のアップデートを引き起こすクロック信号値を有するワードは、すべての集積回路がキャプチャを実行するように、チェーン内の最後の集積回路に到達していなければならない。
【００３２】
様々な技術が使用され、それにより、試験クロック信号が変化しない間、遅延がこのような時間間隔の存在を十分に確保できることを保証する。一実施形態において、テスタ１０は、入力１９でチェーンから受信されたワードを監視し、これらのワードから受信された試験クロック信号を復号化する。本実施形態において、テスタ１０が出力１８におけるワード内のクロック信号を変更するのは、テスタ１０が、クロック信号の前回の変更が入力１９に到達したことを検出したときに限られる。したがって、すべての集積回路１２、１４が同じ状態にある時間間隔は常に存在することが保証され、これはアップデートとキャプチャとの適切な順序付けを保証する。より積極的な実施形態では、テスタ１０は、クロック信号遷移を伴うワードが先のキャプチャおよびアップデートの後に入力１９でそれぞれ受信されるまで、アップデートまたはキャプチャ状態へ遷移させる新しいクロック信号を有するワードの出力を少なくとも遅延させる。
【００３３】
別の実施形態では、プログラムされた遅延（たとえば、繰り返されるべきワードの個数Ｎ）の値は、被試験回路１１のために必要に応じて使用され、または、必要とされる遅延の値は、被試験回路のチェーンの遅延の測定からの多数のワードの系列に対して１回決定される。
【００３４】
図１は、チェーン内のすべての集積回路１２、１４がチェーンを介してクロック信号および／またはモード選択信号のような同期情報を受信すると仮定するが、このことは実際には必然的ではない。本発明から逸脱することなく、１つ以上のさらなる集積回路がチェーンに追加され、テスタから集中同期情報を受信するようにしてもよい。たとえば、このようなさらなる集積回路は、チェーンの先頭に含まれ、テスタ１０から集中的にクロック信号などを受信する。この場合、最後の集積回路は、好ましくは、集中的に受信された同期情報およびそのローカルデータ、結果またはコマンドから、同期情報を含むワードと、データ、結果またはコマンドを発生し、チェーンの残りへ供給する。集中同期情報を殆どスキュー無しに集積回路のこの部分へ送ることができるとき、これは依然として高い試験速度を可能にさせる。
【００３５】
別の代替案では、チェーン内の複数の連続的な回路のローカルグループは、ローカル同期情報供給回路からローカル同期情報を共通に受信する。この場合、ローカル同期情報供給回路は、グループの先頭でチェーンから同期を引き出し、得られた同期情報（たとえば、試験クロック信号）をそのローカルグループの集積回路へ供給する。好ましくは、ローカル同期伝達回路は、チェーンの最後で出力されたデータ、結果およびコマンドを、ローカルに生成された同期情報と合成し、合成された情報を、チェーンを介して、さらなる集積回路へ送る。
【００３６】
したがって、従来型の集中的に試験クロックが供給される集積回路の「アイランド」はチェーンに組み込まれる。事実上、この場合に一つの集積回路１４内の試験コントローラ１４２の周りに作成された「シェル」は、複数の従来型の集積回路の周りに延びている。チェーンの残りの部分と接続するローカル同期情報供給回路およびローカル同期情報伝達回路は、受信器１４０および送信器１４４と類似した機能を有し、アイランドの先頭と末尾との集積回路に組み込まれ、または、アイランドの先頭と末尾のチェーン内の二つの場所に含まれる１つの集積回路にさえ組み込まれる。アイランド内の集積回路が殆どスキュー無しでクロックを供給されるとき、試験速度は依然として高い。
【００３７】
図２は集積回路のより詳細な実施形態を表す。集積回路は、試験コントローラ１４２へ結合された外部試験リセット信号入力ＴＲＳＴＮを有する。異なる集積回路のリセット入力は、一般に集中リセット源へ共通に結合され、すなわち、チェーン構造を通さないで結合される。集積回路は差動試験信号入力２００および差動試験信号出力２１８を有する。さらに、回路は、差動入力２００と試験コントローラ１４２との間に直列に、入力センスアンプ２０２、入力シフトレジスタ２０４、入力デコーダ２０６、入力ラッチ２０８を含む。出力エンコーダ２１２、出力シフトレジスタ２１４および出力ドライバ２１６は試験コントローラ１４２と差動出力２１８との間に結合される。試験クロック信号および試験モード選択信号のための入力ラッチ２０８の出力は、試験コントローラ１４２と並列した出力エンコーダへ直接的に結合される。
【００３８】
クロック回路１４３の他に、外部クロック入力ＴＣＫが設けられている。クロック回路１４３の出力およびクロック入力ＴＣＫはマルチプレクサ２２４の入力へ結合される。マルチプレクサ２２４の出力は入力シフトレジスタ２０４および入力ラッチ２０６のクロック入力に結合され、入力ラッチはカウンタ２２６およびイネーブル回路２２９を介して結合される。イネーブル回路２２９は入力デコーダ２０６の誤差信号出力に結合されたイネーブル入力を有する。マルチプレクサ２２４の出力は、出力シフトレジスタ２１４のシフトクロック入力とエンコーダ２１２の負荷入力とに結合され、この負荷入力にはカウントおよび遅延回路２４２を介して結合される。マルチプレクサ２２４およびクロック回路１４３は制御レジスタ２２５によって制御され、制御レジスタは実際には試験コントローラ１４２の一部分であるが、明快さのために別々に表されている。
【００３９】
動作中に、試験コントローラ１４２は最初にリセット入力ＴＲＳＴＮを用いてリセット状態へリセットされる。動作中に、試験クロック信号、試験モード信号および試験入力データを含むワードは差動入力２００に到達する。ワードの一連のビットは検知され、入力シフトレジスタ２０４に取り込まれる。ビットは入力シフトレジスタ２０４から入力デコーダ２０６へ並行に出力される。送信された１ワード当たりのビット数が「ｎ」（たとえば、ｎ＝６）であると仮定すると、入力デコーダ２０６がエラーが発生していないことを示すならば、復号化の結果は、ｎクロックサイクルごとに入力デコーダ２０６から入力ラッチ２０８へラッチされる。一例として、入力デコーダ２０６は、或る種のエラー検出符号を使用して６ビットから５ビットを復号化する。
【００４０】
入力ラッチ２０８へラッチされたビットは、試験クロック信号を表現するビットと、試験モード選択信号を表現するビットと、試験データ入力を表現するビットと、任意的なさらなるビットとを含む。試験クロック信号、試験モード選択信号、および、試験データ入力は試験コントローラ１４２に供給され、従来型のＩＥＥＥ１１４９．１試験信号ＴＣＫ、ＴＭＳおよびＴＤＩとして使用される。これらの信号に応答して、試験コントローラは、連続的なＴＣＫレベル遷移において、一連の試験データ出力信号（ＴＤＯ）を生成する。ＴＤＯ信号は、先行のＴＤＩ値に由来するか、または、回路１１、たとえば、機能相互接続回路１６からキャプチャされた試験結果に由来する。試験コントローラ１４２は、少なくともＴＣＫが同じ論理レベルを持続する間に、同じＴＤＯ値を出力し続ける。
【００４１】
出力エンコーダ２１２は、ＴＣＫおよびＴＭＳを、入力ラッチ２０８からの任意的なさらなるビットおよび試験コントローラ１４２からのＴＤＯと共に受信する。出力エンコーダ２１２はこれらの信号から出力ワードのビットを形成し、代表的に入力デコーダ２０６によって実行された復号化の逆を実行する。符号化ビットは、好ましくは、データが入力ラッチ２０８へ取り込まれる周波数と同じ周波数で（ｎクロックサイクルごとに）、出力シフトレジスタ２１４へ取り込まれるが、多数のクロックサイクルの遅延を伴うので、データは、入力ラッチ２０８への取り込みの充分後に出力シフトレジスタ２１４へ取り込まれ、その結果、そのラッチ内のＴＣＫ値およびＴＭＳ値に対応するＴＤＯ値が試験コントローラ１４２の出力で利用可能となる。出力シフトレジスタ２１４は符号化ビットをドライバ２１６へ移し、ドライバは差動出力２１８を駆動する。
【００４２】
望ましい形式の任意の符号化および復号化が使用される。たとえば、パリティビットが試験クロック信号、試験モード選択信号、試験データおよび任意的なさらなるビットに付加されてもよい。同様にスタートビットおよび／またはストップビット、すなわち、ワード境界の識別を容易にするその他の情報が付加されてもよい。この場合、ワード境界検出回路は、入力ビットからワード境界を検出するために、および、入力ラッチ２０８および出力シフトレジスタ２１４への取り込みを制御するために使用される。同様に、符号化は、たとえば、ワード内の最小限の信号遷移の回数を保証することにより送信されたデータからの周波数再現を容易にするために適合され、および／または、符号化は、たとえば、一方の値のビット数が反対の値のビット数と同数であることを保証することにより、ある種のチャネル特性を供給するために適合されてもよい。
【００４３】
入力デコーダ２０６および出力エンコーダ２１２はクロック入力を伴わずに表されているが、たとえば、蓄積された中間的なパリティ系列を一連の入力ビットと排他的論理和演算することによりパリティを計算するために、クロック入力されるデコーダおよび／またはエンコーダを使用してもよいことがわかる。
【００４４】
クロックマルチプレクサ２２４は、外部クロックの使用と、クロック回路１４３からの内部クロックの使用との間の選択を可能にさせる。外部クロックは、好ましくは、すべての集積回路１２、１４へ並行に供給され、すなわち、チェーン構造を介することなく、たとえば、テスタ１０内の集中源から供給される。これは、最大使用可能外部クロック値をクロック回路１４３のクロック値よりも非常に低い値に制限する。リセット後、外部クロックが選択される。この段階で、テスタ１０は外部クロックの周波数でチェーンを介して試験データを供給する。この段階で、外部クロックは集積回路を初期化するため使用され、特に、制御レジスタ２２５に入力２００を介して供給された命令データを取り込むために使用される。命令データはクロック回路１４３の公称周波数を設定し、クロックマルチプレクサ２２４に内部クロック回路１４３への切り換えを命令する。続いて、制御レジスタ２２５の内容は一般に試験中に変わらないまま維持されるが、クロック回路１４３の制御下で受信された命令データを使用してアップデートしてもよい。
【００４５】
しかし、外部クロックの初期使用は、初期化を確実にするための便宜的な解決法に過ぎないことがわかる。本発明から逸脱することなく、クロック信号は、チェーンを介して、低ビットレートで初期的に供給されるので、すべての集積回路はビットレートを取り扱う能力を備えている。
【００４６】
図３は、図１の回路１１のチェーンで使用されるプログラマブルメモリ３０を備えた集積回路を表す。試験入力１４６を介して受信されたワードからのさらなるビットのための出力は、入力試験データのための出力と同様に、メモリ３０に結合される。図３の実施形態において、メモリ３０は受信ワードから取り出された試験クロック信号によってクロックが供給される。動作中、メモリ３０は試験データとして供給されたデータを使用してプログラムされる。１メモリワードのデータ（たとえば、１６ビット）を送信した後、さらなるビットは、書き込み許可パルスを発生させ、受信データをメモリ３０に書き込ませるために使用される。書き込み許可信号の連続的なレベルは連続的なクロック信号値と共にワードに符号化され得る。これは、メモリのプログラミングが試験信号によって制御可能である点、ならびに、さらなるビットの送信は或る集積回路が全ワードをそれらの出力へコピーしないときに影響されない点で有利である。
【００４７】
原理的に、新しい書き込み許可信号は、ＴＣＫおよびＴＭＳのような試験信号が新しいワード内で変化しないまま維持されるとしても、新しいワードごとに供給され得る。このようにして、メモリ３０は直ちにプログラムされ得る。
【００４８】
図３ａは、書き込まれるべき新しいデータがチェーンを介して供給されたすべてのワードに与えられ、受信された試験クロック信号によってではなく、クロック回路１４３によってクロックが供給される実施形態を表す図である。これはプログラミングの速度を上げる。データが試験データとして含まれるならば、データは試験コントローラ１４２へも供給され、このことは試験コントローラ１４２の動作と互換性がなく、この場合、試験コントローラ１４２は、好ましくは、メモリプログラミング中に影響を与えない状態に切り換えられる。或いは、メモリ３０へプログラムされるべきデータは受信ワードからのさらなるビットとして供給されてもよい。
【００４９】
図４は、試験信号を含むワードの入力と出力のための部分的に独立したクロック回路４０、４２を備えた集積回路を示す図である。両方のクロック回路４０、４２は、クロック回路１４３から取り出されたクロック信号からそれらのクロック信号を得る。クロック回路４０、４２によって出力されるクロック周波数は制御レジスタ２２５を使用して独立にプログラム可能である。クロック回路４０、４２は、入力１４６および出力１４８のそれぞれにおける受信および送信のビットレートを制御する。動作中に、これは異なる速度で動作する能力を備えた集積回路を含む回路１１の使用を可能にさせる。チェーンの様々な部分は、プログラムされた周波数の制御下で、チェーン内の異なる集積回路の制御レジスタ２２５へ異なるクロックレートでワードを伝達することができる。好ましくは、遅延ディスエイブル回路４４が含まれ、新しいワードが受信器１４０から出力された後に所定の遅延を伴って送信用のワードが送信器１４４にラッチされることを保証するので、コントローラ１４２は送信用のワードが送信器１４４にラッチされる前に新しいワードに応答して試験データ出力信号を出力することが可能になる。この目的のために、新しいワードの出力を示す信号は、好ましくは、受信器１４０からディスエイブル回路４４を介して送信器１４４へ供給され、受信器１４０による新しいワードの受信と出力の後にクロック源１４３の所定の回数のクロック周期に亘って送信器１４４における新しいワードのラッチを阻止する。
【００５０】
異なるプログラマブルクロック周波数を使用して、試験信号がチェーン内を伝わるときに試験信号に生じる遅延は、連続的な集積回路のペアをそのペアのそれぞれの集積回路の最大可能速度のうちの最小値または最小値付近で動作させることにより最小限に抑えられる。集積回路が被試験回路１１で使用されるならば、使用されるクロック速度が容易に決定される。選択された周波数は、次に、テスタ１０によってチェーンを介して送信される周波数プログラミングデータに符号化され、周波数プログラミングデータを制御レジスタ２２５へ取り込む。ＴＣＫのような試験信号がチェーンの中を伝わるときに生じる遅延はこのようにして最小限に抑えられるので、テスタ１０が試験信号を変化させる周波数は増加させることが可能である。同様の速度の増加は、チェーン内の集積回路の間で非同期ハンドシェークを使用することにより実現できることがわかるが、このためには、より多数の入力ピンが一般には必要とされる。
【００５１】
クロック４０、４２は共通クロック源１４３を使用するように表されているが、出力クロック回路４２は完全に独立していてもよいことがわかる。この場合、異なるクロックドメイン間で転送を制御する必要がある。さらに別の実施形態では、ハンドシェーク信号は、異なる集積回路の間、ならびに、集積回路の内部でワードからのデータを転送するため使用され得る。この場合、クロックプログラミングは最適な速度を達成するために必要とされない。
【００５２】
図４ａは、マルチプレクサ４６、４８、４９が内部クロック１４３の使用と外部クロック入力の使用との間で選択可能とするために付加され、集積回路を集中外部試験クロック源へ共通に接続するさらなる実施形態を示す図である。マルチプレクサ４６、４８、４９は制御レジスタ２２５からのコマンドデータによって制御される。かくして、集中クロックを最初に使用し、後でチェーンを通過したクロック情報へ切り換えることが可能である。
【００５３】
別の実施形態では、ストローブ信号がクロック再生を可能にさせるために集積回路間で使用され得る。ストローブ信号はそれ自体が既知である。たとえば、ストローブ信号およびデータ信号は、送信されるべきワードからのデータが論理１であるときにストローブ信号が推移し、送信されるべきデータが論理０であるときにデータ信号が推移するように選択され得る。この場合、再生されたクロックは、このデータとストローブ信号との排他的論理輪である。これは、比較的低いストローブ信号およびデータ信号の帯域幅に対する高いデータレートを可能にさせる。間隔を置いて、符号化は再生されたクロック信号の位相ジャンプによってワード境界にマークを付けるため変化する。
【００５４】
本発明は、試験データだけでなく試験クロック信号および試験モード選択信号を再生するために集積回路のチェーンを介して送信されたワードの変換を使用するＩＥＥＥ１１４９．１規格に関して説明されているが、本発明はＩＥＥＥ１１４９．１への適用に限定されないことがわかるであろう。その他の試験プロトコルを使用してもよい。同様に、有利な実施形態は、集中的に供給された信号のように、ＴＣＫおよびＴＭＳのようなある種の試験信号を取り扱う試験コントローラの周りにシェルを効率的に付加することにより、シェルがチェーンを介して供給された信号からこれらの信号を取り出すが、これらの信号の連鎖的な伝送が試験コントローラから隠されていないその他の実施形態が可能であることがわかるであろう。
【００５５】
図示されるように、試験同期信号ＴＣＫ、ＴＭＳはビット直列に伝送されたワードの一部として送信される。代替案として、一つ以上のこれらの信号はチェーン内を並行に伝送される。同一のチェーンを使用することによって、クロックスキュー問題は回避される。しかし、直列伝送は、試験速度を過度に減速させることなく、試験目的のため設けられるべき入力端子の個数を削減する利点があり、その理由は、試験速度が同期信号はチェーン内の異なる集積回路のキャプチャおよびアップデートが正しい順番に行われることを保証するために必要とされるレートだけで変化するという事実によって最終的に決められるからである。したがって、複数個の信号の直列伝送は速度に重大な影響を与えない。
【００５６】
同様に図示されるように、試験データのうちの１ビットだけが各ワードに組み込まれるので、ＴＣＫおよびＴＭＳのような試験同期信号が変化するときに、１ビットだけが試験コントローラ１４２に取り込まれ、コントローラから出力される。これはＩＥＥＥ１１４９．１と互換性がある。代替的な実施形態では、ワードは２ビット以上の試験データビットを格納し、ワードからのデータビットは、並行に試験コントローラ１４２に取り込まれ、または、試験コントローラ１４２から出力される。
【００５７】
さらに図示されるように、試験データは、ＴＣＫおよびＴＭＳのような試験同期信号が変化するときに限り変化させられる。代替案として、試験データはより頻繁に変化し、その結果、同じＴＣＫおよびＴＭＳビットを含む連続的なワードが異なるＴＤＩまたはＴＤＯビットを含む。
【００５８】
図５は試験データのより頻繁な変化を利用する集積回路を示す図である。集積回路は、たとえば、ＩＥＥＥ１１４９．１で使用されるＴＤＩ／ＴＤＯデータのためのシフトレジスタのうちのいずれか一つであるシフトレジスタ５０を含む。試験データＴＤＩを出力する受信器１４０の出力はシフトレジスタ５０の入力に結合される。シフトレジスタ５０の出力は、試験データＴＤＯの送信のため試験ビットを供給する送信器に結合される。さらなる実施形態では、２ビット以上の試験データビットが並行にシフトレジスタ５０へ取り込まれ、または、データワードごとに並行にシフトレジスタ５０から出力される。
【００５９】
シフトレジスタ５０は、クロック供給回路５２を介してクロック回路１４３からクロック信号を受信する。したがって、データは、試験クロック信号ＴＣＫのレートよりも高いレートでシフトレジスタ５０を通してシフトされる。その入力および出力とクロッキングは別として、シフトレジスタは、再生された内部同期信号（ＴＣＫおよびＴＭＳ）を使用して制御される。これらの同期信号は、たとえば、シフトレジスタ５０からのデータによるアップデート、および、シフトレジスタ５０へのキャプチャを制御する。
【００６０】
一実施形態では、クロック供給回路５２は、分割されたクロックレートでクロックパルスを伝達するので、入力１４６で受信されたワードごとに、１個のクロックパルスが通される。しかし、新しい試験データが連続的なワードごとに供給される場合ではない場合、クロック供給回路５２は、通過するクロックパルスの個数をさらに削減し、たとえば、２ワードごとに新しい試験データビットを格納するならば、２ワードごとに１クロックパルスまで削減してもよい。さらなる一実施形態では、テスタ１０は、ワード内にビットカウンタのような情報を含み、ワードが新しい試験データを格納するかどうかを示す。この場合、この情報はクロック供給回路がクロックパルスを送るかどうかを制御するために使用される。
【００６１】
図５の実施形態は、ＴＣＫおよびＴＭＳのような同期データよりも頻繁に試験データを変化させることが可能である。これはより多数の試験データが試験クロックＴＣＫの周期ごとに送信される点で有利である。しかし、これはチェーンが他よりも遅いいくつかの集積回路を含むときに問題を引き起こす。この場合、ワードは、好ましくは、チェーン内の高速集積回路の間ではより高いレートで交換され、低速回路とはより低いレートで交換される。したがって、同じ同期情報を含む少数の連続的なワードは、高速集積回路間よりも低速である集積回路と交換される。これは、試験データが同期情報よりも高い頻度で変化するときに、試験データが送られるときと送られないときの予測を不可能にさせる。したがって、一実施形態では、試験データは、同期データが簡単な方法で試験データの完全な伝送を保証するときに限り変化する。
【図面の簡単な説明】
【００６２】
【図１】試験システムを表す図である。
【図２】集積回路を表す図である。
【図３】プログラマブルメモリを備えた集積回路を表す図である。
【図３ａ】プログラマブルメモリを備えた集積回路を表す図である。
【図４】部分的に独立したクロック回路を備えた集積回路を表す図である。
【図４ａ】部分的に独立したクロック回路を備えた集積回路を表す図である。
【図５】集積回路を表す図である。
【図１】
2006518040.tif 000003
【図２】
2006518040.tif 000004
【図３】
2006518040.tif 000005
【図４】
2006518040.tif 000006
【図５】
2006518040.tif 000007
【国際調査報告】
2006518040.tif 000008
2006518040.tif 000009
2006518040.tif 000010