(57)【要約】基板上で第一コンダクタ（１４０）と第二コンダクタ（３１５）との間に配置された位相変化物質（２９０）の容量と、位相変化物質の容量及び第一コンダクタに結合された複数の電極（２３００）とを含む装置は、プログラム可能なメモリーデバイスを構成して示される。さらに、基板上の第一コンダクタにわたって第一コンダクタに結合された複数の電極を導入することと、好ましくは、カルコゲニド型の位相変化物質を複数の電極での電気通信において複数の電極にわたって導入することと、及び第二コンダクタを位相変化物質に結合して位相変化物質上に導入することと、を含む作製方法が記載される。
2006508522.tif 000002
【特許請求の範囲】
【請求項１】
基板上の第一コンダクタと第二コンダクタとの間に配置された位相変化物質の容量と、
前記位相変化物質の容量及び前記第一コンダクタに結合された複数の電極と、
からなることを特徴とする装置。
【請求項２】
メモリー物質の容量は前記第二コンダクタと接触して配置されたことを特徴とする請求項１に記載の装置。
【請求項３】
前記第一コンダクタ及び第二コンダクタは、前記基板で垂直な方位であることを特徴とする請求項２に記載の装置。
【請求項４】
前記位相変化物質は、前記第一コンダクタ及び第二コンダクタによる電流に反応する少なくとも２つの抵抗値のうちの一つに対して設定可能であることを特徴とする請求項２に記載の装置。
【請求項５】
前記第二コンダクタはアルミニウム及びタングステンの一つを含むことを特徴とする請求項１に記載の装置。
【請求項６】
前記第一コンダクタに結合され、前記基板上に配置された第三コンダクタをさらに含むことを特徴とする請求項１に記載の装置。
【請求項７】
第一コンダクタと、
前記第一コンダクタから電気的に分離され、前記基板上の第二コンダクタと、
前記第二コンダクタと接触して配置され、前記基板上の位相変化物質の容量と、
前記第一コンダクタと前記位相変化物質との間で結合された複数の電極と、
からなることを特徴とする装置。
【請求項８】
前記第一コンダクタ及び第二コンダクタは、前記基板で垂直な方位であることを特徴とする請求項７に記載の装置。
【請求項９】
前記第二コンダクタはアルミニウム及びタングステンの一つを含むことを特徴とする請求項７に記載の装置。
【請求項１０】
前記第一コンダクタに結合され、前記基板上に配置された第三コンダクタをさらに含むことを特徴とする請求項８に記載の装置。
【請求項１１】
ＭとＮはそれぞれ１より大きい、基板上のＭコンダクタ及びＮコンダクタのマトリックスと、
Ｍ１乃至Ｍｎの第一の複数のコンダクタに結合された複数の電極と、
第一のＮコンダクタＮ１及び前記複数の電極に結合された位相変化物質ＰＣ１と、
からなる装置であって、電極の結合エリアに隣接するＰＣ１の容積は、第一コンダクタ及び第二コンダクタによる電流に反応する少なくとも２つの抵抗値のうちの一つに対して設定可能であることを特徴とする装置。
【請求項１２】
前記複数の電極は第一の複数の電極であり、さらに、前記複数のＮコンダクタ及び前記複数のＭコンダクタの各々と前記複数の位相変化物質との間で結合される電極のそれぞれの一つに対して個々に結合される複数の位相変化物質ＰＣｎを含むことを特徴とする請求項１１に記載に装置。
【請求項１３】
前記複数の位相変化物質ＰＣｎは、前記複数のＮコンダクタの長さに接触されることを特徴とする請求項１１に記載に装置。
【請求項１４】
前記Ｍコンダクタは半導体物質を含み、前記装置はさらに、伝導性バイアスにより前記複数のＭコンダクタに結合されて、前記基板上に形成される複数のＭＮコンダクタからなることを特徴とする請求項１１に記載の装置。
【請求項１５】
基板上の第一コンダクタ上に該第一コンダクタに結合された複数の電極を導入することと、
前記複数の電極と電気的に通信して、前記複数の電極上に位相変化物質を導入することと、
前記位相変化物質に結合されて、前記位相変化物質上に第二コンダクタを導入することと、
からなることを特徴とする方法。
【請求項１６】
前記メモリー物質の容量を導入することは、前記メモリー物質の規模のパターン化を含み、前記第二コンダクタを導入することは前記第二コンダクタの規模のパターン化を含み、前記メモリー物質の容積の規模と前記第二コンダクタの規模は同一であることを特徴とする請求項１５に記載の方法。
【請求項１７】
前記第一コンダクタに対する垂直な方位で前記メモリー物質の規模をパターン化することを特徴とする請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、プログラム可能なメモリーデバイスに関する。
【背景技術】
【０００２】
典型的なメモリーの応用は、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）、スタティックランダムアクセスメモリー（ＳＲＡＭ）、消去可能でプログラム可能な読取専用メモリー（ＥＰＲＯＭ）、及び電気的に消去可能でプログラム可能な読取専用メモリー（ＥＥＰＲＯＭ）を含む。
【０００３】
固体状態のメモリーデバイスは、一般的には、メモリーの応用において各メモリービット（例えば、１ビットにつき１乃至４のトランジスタ）のためのマイクロ電子回路素子を採用する。一つ以上の電子回路素子が各メモリービットに必要とされるので、それらのデバイスは、メモリーチップの密度を制限する、情報のビットを保存するために相当なチップ“実際の財産”を消費する。フローティングゲート電界効果トランジスタデバイスを典型的に採用する、ＥＥＰＲＯＭなどのそれらデバイスの主要な“不揮発性”のメモリー素子は、再プログラム化可能を制限し、各メモリービットを保存するために電界効果トランジスタのゲート上の電荷を保持する。さらに、メモリーデバイスのそれらのクラスは、プログラムするのが比較的遅い。
【０００４】
位相変化物質、つまり物質を使用する、位相変化メモリーデバイスは、電子メモリーの応用において、一般的な非晶質と一般的な結晶の状態との間で電気的に切り替わることができる。米国ミシガン州のトロイのエナジーコンバージョンデバイス・インクによってオリジナルに開発された一つのタイプのメモリー素子は、ある適用で一般的な非晶質の構造状態と一般的な結晶の居所的なオーダーとの間、又は完全な非晶質と完全な結晶状態との間で全体のスペクトルにわたる局所的なオーダーの異なる検出可能な状態間で電気的に切り替わり可能な位相変化物質を活用する。前述の応用にとって適切である典型的な物質は、様々なカルコゲニド元素を含む。それら電気的なメモリーデバイスは、典型的には、電界効果トランジスタデバイスは使用しないが、電気的な内容において、薄膜のカルコゲニド物質の単一体を含む。結果として、非常にわずかなチップの実際の財産は、情報のビットを保存するために要求され、それによって、固有の高密度チップのために提供する。状態を変化する物質はまた、抵抗値を表わす結晶、半結晶、非晶質又は半非晶質のいずれかで設定される場合に真に不揮発であり、値は、物質の物理的な状態（例えば、結晶又は非晶質）を表わすように再設定されるまで保持される。したがって、位相変化のメモリー物質は、不揮発性メモリーにおける相当の改善を表わす。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
メモリーデバイスの一つの特徴は、メモリーデバイスをプログラムし、かつ読取るカラム及び列のラインなどのラインをアドレスするための必要である。現在理解されている位相変化のメモリーデバイスにおいて、カラムライン及び列ラインは、基板にわたって形成された別個のセルをアドレスする。エナジーコンバージョンデバイス・インクの構造は、メモリー物質の容量と、列ラインとメモリー物質との間の電極と、メモリー物質に重なる上部電極とから構成されるセルを構築するメモリー素子を備える二重レベルの金属セル構造からなる。セルは、バイア（ｖｉａ）によってカラムラインに結合される。バイアとカラムラインの接触は、コンタクトピッチをサポートするように増大されるメモリーデバイスのセルのサイズを必要とする。メモリーセルデバイスのアドレスラインの形状を修正するために組立ての複雑さ、コスト、及びメモリーセルのサイズを縮小することが望ましい。
【課題を解決するための手段】
【０００６】
本発明は、一般的に、メモリー構造として一つの態様で使用される装置に関する。一つの実施態様において、装置は、基板上の第一コンダクタ又は信号ラインと第二コンダクタ又は信号ラインとの間に配置された位相変化物質の容量と、位相変化物質の容量及び第一コンダクタ又は信号ラインに結合された複数の電極とを含む。一つの態様において、位相変化物質は第二コンダクタに隣接する。メモリーデバイスの応用において、位相変化又はメモリー物質は、セルユニットに制限されない。アドレスラインに関して、第二コンダクタ若しくは信号ライン及び位相変化物質は、バイア結合が除去されるように直接的に隣接するか又は電気的に結合されてよい。この手法において、メモリーデバイスのサイズは、従来の構造にわたって縮小できる。
【０００７】
本発明はまた、基板上に第一コンダクタ又は信号ラインにわたって、第一コンダクタ又は信号ラインに結合した複数の電極の導入と、複数の電極での電気的な通信で複数の電極にわたる位相変化物質の導入と、位相変化物質に結合して、位相変化物質にわたる第二コンダクタ又は信号の導入の方法を含む方法に関する。前述で記載した装置と同様に、方法は、メモリーデバイス（又は、メモリーデバイスのアレイ）を形成する方法を含む。該方法は、メモリー物質へのアドレスライン及びアドレスラインへのバイアのアライメント問題を除去することによって、従来の組立技術を簡素化する。該方法はまた、メモリー物質をアドレスに結合するバイアを重ねることによって強いられる従来のサイズ化の抑制を除去した。
【０００８】
添付図に関連して下記の段落では、本発明の実施態様により形成されたメモリーデバイスの実施例が示される。実施態様は、物質の位相がメモリー素子の状態を決定する、位相変化物質を含むメモリー物質を記載する。
【発明を実施するための最良の形態】
【０００９】
図１は、本発明の内容において表わされて形成される複数のメモリーから構成されるメモリーアレイの実施態様の概略図を示す。この実施態様において、メモリーアレイ５の回路は、チップの一部上の分離デバイス２５と連続して電気的に相互接続されるメモリー素子３０を備えるｘｙグリッドを含む。一つの実施態様において、アドレスライン１０（例えば、カラム）及び２０（例えば、列）は、当業者にとって周知な手法で外部のアドレス回路類に結合される。分離デバイスと組み合わされたメモリー素子のｘｙグリッドアレイの一つの目的は、隣接若しくは遠隔のアレイのメモリー素子に記録した情報の干渉を受けずに、各個別のメモリー素子を読取り又は書き込みさせることを可能にすることである。
【００１０】
メモリーアレイ５などのメモリーアレイは、基板の一部又は全体を含んで形成されてよい。典型的な基板は、シリコン基板などの半導体基板を含む。さらに、下記に限定しないが、基礎構造の部分としてセラミック物質、有機物質又はガラス物質を含む他の基板も適切である。シリコン半導体基板の場合、メモリーアレイ５はウェハーレベルで基板上のエリアにわたって組立されてよく、次いで、ウェハーはシングレーション（ｓｉｎｇｕｌａｔｉｏｎ）により個別のダイ又はチップに縮小されて、ダイ又はチップの数多若しくはすべてはダイ又はチップに形成されたメモリーアレイを有する。追加的なアドレス回路類（例えば、デコーダなど）は、当業者に周知な同様の手法で形成されてよい。
【００１１】
図２乃至１８は、図１の代表的なメモリー素子１５の組立を例示する。図２は、例えば、半導体基板である、基板１００の一部分を示す。この実施例において、ホウ素などのＰ型ドーパントは、部分１１０に導入される。この実施例において、Ｐ型ドーパントの適切な濃度は、象徴的にＰ＋＋であり、基板１００の部分１１０を表わす５ｘ１０１９乃至１ｘ１０２０立方センチメートルにつき原子（ａｔｏｍｓ／ｃｍ３）以上のオーダーである。この実施例において、基板１００の重ね合わせ部分１１０は、Ｐ型のエピタキシャルなシリコンの部分１２０である。一つの実施例において、ドーパント濃度は、約１０１６乃至１０１７ａｔｏｍｓ／ｃｍ３のオーダーである。Ｐ型のエピタキシャルなシリコンの部分１２０及びＰ＋＋シリコン部分１１０の導入及び形成は、当業者に周知の技術にしたがってよい。
【００１２】
図２はまた、基板１００のエピタキシャルな部分１２０に形成された浅い溝分離（ＳＴＩ）構造１３０を示す。下記の記載から明白であるが、ＳＴＩ構造１３０は、一つの態様において、定義されたメモリー素子のセルのＺ方向だけの厚さにおいてメモリー素子のセルのＺ方向の厚さを定義するように役立つ。別の態様において、ＳＴＩ構造１３０は、基板内及び基板上で形成された関連する回路素子（例えば、トランジスタデバイス）と同様に、互いから個々のメモリー素子を分離する役割をする。ＳＴＩ構造１３０は、当業者に周知の技術にしたがって形成される。
【００１３】
図３は、メモリーセル領域１３５Ａ及び１３５Ｂでのさらなる組立操作後の図２の構造を示す。ある実施態様において、メモリーセル領域１３５Ａ及び１３５Ｂは、Ｚ方向の規模よりも多大なＸ方向の規模を備えるストリップとして導入される。基板１００のエピタキシャルな部分の重なりは、第一コンダクタ又は信号ライン物質１４０である。一つの実施例において、第一コンダクタ又は信号ライン物質１４０は、約１０１８乃至１０１９ａｔｏｍｓ／ｃｍ３（例えば、Ｎ＊シリコン）のオーダーの濃度に、例えば、リン又はヒ素を導入することによって形成されたＮ型タイプのドープされたポリシリコンである。この実施例において、第一コンダクタ又は信号ライン物質１４０は、アドレスライン、列ライン（例えば、図１の列ライン２０）としての役割をする。第一コンダクタ又は信号ライン物質１４０の重なりは、分子デバイス（例えば、図１の分離デバイス２５）である。一つの実施例において、分離デバイスは、Ｎ型シリコン部分１５０（約１０１７乃至１０１８ａｔｏｍｓ／ｃｍ３のオーダーのドーパント濃度）及びＰ型シリコン部分１６０（約１０１９乃至１０２０ａｔｏｍｓ／ｃｍ３のオーダーのドーパント濃度）の形成されたＰＮダイオードである。ＰＮダイオードが示されているが、他の分離構造が同様に適切であることが認識される。そのようなデバイスは、下記に限定されないが、ＭＯＳデバイスを含む。
【００１４】
図３を参照するに、メモリーセル領域１３５Ａ及び１３５Ｂでの分離デバイスの重なりは、この実施例において、ケイ化コバルト（ＣｏＳｉ２）などの耐火性のケイ化金属のリデューサー（ｒｅｄｕｃｅｒ）物質１７０である。一つの態様において、リデューサー物質１７０は、チップ上の回路構造の周辺回路類（例えば、アドレス回路類）の組立における低抵抗性物質としての役割をする。したがって、リデューサー物質１７０は、記載されるメモリー素子の形成に関して必要とされない。それにもかかわらず、その低抵抗性により、分離デバイス２５とメモリー素子３０との間のメモリーセル構造の一部分としてのその包含は、この実施態様において活用される。
【００１５】
図４は、マスキング物質１８０の導入後の図３の構造を示す。下記においてより明確となるように、マスキング物質１８０は、ある意味、後のエッチ操作においてエッチ停止として役立つ。図５は、ｘｚ平面におけるメモリーセル領域１３５Ａ及び１３５Ｂを概略して示す。メモリーセルの重なりはマスキング物質１８０である。図６は、図５の線Ｂ−Ｂ´による（つまり、ｘｙの斜視）メモリーセル領域１３５Ａの側面図を示す。ある実施態様において、マスキング物質１８０のための適切な物質は、窒化シリコン（Ｓｉ３Ｎ４）などの誘電性物質である。
【００１６】
図７は、メモリーセル物質のＸ方向の厚さのパターン化後の図６の（ｘｙ斜視からの）構造を示す。図７は、メモリーセル領域１３５Ａ（図５参照）からパターン化された２つのメモリーセル１４５Ａ及び１４５Ｂを示す。パターン化は、この実施例において、マスキング物質１８０（例えば、Ｓｉ３Ｎ４）の排除への耐火性のケイ化金属及びシリコン物質をエッチングするための従来の技術を使用して達成されてよい。ある実施態様において、ｘ方向の厚さの定義は、メモリーセル領域１３５Ａのメモリーセル１４５Ａ及び１４５Ｂを定義するメモリーラインスタックの伝導性物質１５０に対するエッチングを含む。エッチングの場合において、エッチングは、この実施例において、コンダクタ又は信号ライン物質１５０の部分までメモリーラインスタックにより進む。時間が計測されたエッチングは、このポイントにおいてエッチングを停止するように活用される。パターン化に続いて、Ｎ型ドーパントは、メモリーセル１４５Ａと１４５Ｂとの間の約１０１８乃至１０２０ａｔｏｍｓ／ｃｍ３（例えば、Ｎ＋領域）のオーダーのドーパント濃度を有するポケット２００を形成するように各溝１９０の基部に導入される。ポケット２００は、ある意味、列ラインの連続性を維持するように役立つ。次いで、例えば、二酸化シリコン物質の誘電性物質２１０は１００Å乃至５００００Åの厚さまで構造にわたって導入される。
【００１７】
図８は、誘電性物質２１０及び１８０からリデューサー物質１７０までの溝２２０を形成した後の図７の構造を示す。溝２２０の形成は、リデューサー物質１７０ではなく（例えば、リデューサー１７０はエッチングの停止として役立つ）、誘電性物質２１０及びマスキング物質１８０のエッチングするための選択的な腐食液でのエッチングパターン化を使用して達成されてよい。
【００１８】
図９は、電極物質２３０の等角の導入後の図８の構造を示す。一つの実施例において、電極物質２３０は、ポリクリスタルシリコンなどのポリクリスタルの半導体物質である。他の適切な電極物質は、炭素と、下記に限定しないが、チタン、タングステン、窒化チタン（ＴｉＮ）、及び窒化アルミニウムチタン（ＴｉＡｌＮ）を含む遷移金属などの半金属を含む。導入は、ある意味において等角であり、電極物質２３０がリデューサー物質１７０と接触するように、電極物質２３０は溝２２０の側壁及び基部に沿って導入される。例えば、電極物質２３０、すなわちポリクリスタルシリコンの等角の導入は、現行技術により約５０乃至３５０オングストロームのオーダーのフィルム厚まで、化学蒸着法（ＣＶＤ）技術を含む当業者に周知な従来の導入技術にしたがってよい。
【００１９】
電極物質２３０の導入に続き、電極物質２３０がポリクリスタルシリコンなどの半導体物質で一つの実施例において、ドーパントは、一つの態様において、物質の低抵抗までポリクリスタルシリコンまで導入される。示される実施例において、適切なドーパントは、約１０１９乃至１０２０ａｔｏｍｓ／ｃｍ３のオーダーの濃度に導入されたホウ素などのＰ型ドーパントである。ある実施態様において、ドーパントは、溝２２０の側壁に沿った電極物質２３０Ａがドーパントに対して主に露出され、一方で電極物質２３０Ｂがドーパントに対してほとんど又は全く露出されないような角度で導入される。この手法において、電極物質２３０Ａの抵抗は、電極物質２３０Ｂの抵抗よりも低く減少されてよい。ポリクリスタルシリコンの場合、一つの実施例において、電極物質２３０Ｂは実質的に固有のシリコンである。別の実施態様において、電極物質２３０Ａは反対にドープされる。リデューサー物質１７０に隣接する電極物質２３０Ａ（再角度で）の一部分に沿って導入される第一ドーパントは、第一型（例えば、Ｐ＋型）である。電極物質２３０Ａ別の部分上に導入された（さらに角度で）第二ドーパントは、第二型（例えば、Ｎ＋型）である。
【００２０】
図１０は、電極物質２３０Ａへのドーパントの導入後の図９の構造を示す。例示されるように、電極物質２３０Ａは、リデューサー物質１７０からほぼ電極物質の長さでドープ（一つのドーパント又は反対にドープされる）される。図１０は、溝２２０に誘電性物質２５０の導入後の構造を示し、電極物質２３０の水平部分を取り除く平面化段階を示す。適切な平面化技術は、化学又は化学機械的な光沢（ＣＭＰ）技術などの当業者に周知な技術を含む。
【００２１】
図１１は、電極物質２３０Ａの部分へのモディファイングスピーシーズ（ｍｏｄｉｆｙｉｎｇ  ｓｐｅｃｉｅｓ）２６０の任意の導入後の図１０の構造を示す。ある実施態様において、モディファイングスピーシーズ２６０は、長さｈ１によって定義される電極物質２７０の部分で電極物質２３０Ａの局所的な抵抗を上げるために導入される。ポリクリスタルシリコン及びＳｉＯ２、Ｓｉ３Ｎ４、ＳｉｘＯｙＮｚ、又はＳｉＣの電極物質２７０は、一般的に、電極物質２３０Ａのドープされたポリクリスタルシリコンよりも高い抵抗性を有する。モディファイングスピーシーズの適切な物質はまた、電極物質２３０Ａに導入（例えば、添加、反応、又は組み合わせ）される物質を含み、電極内の抵抗値を高め（例えば、メモリー物質の容量に近い局所的な抵抗を上げる）、抵抗値はまた高温度において安定可能できる。そのようなモディファイングスピーシーズは、注入、又は、例えば、周囲の気体の熱の手段によって導入されてよい。
【００２２】
前述したように、電極物質２７０は、メモリー物質に対して実質的に隣接するであろう。電極物質２７０は、メモリー物質の実質的に導入された容量の粘着を促進する電極物質の表面の化学的な組成のために選択されてよい。例えば、Ｓｉ３Ｎ４は、カルコゲニドメモリー物質のための良好な粘着特性を示す。ある場合において、電極物質２７０は、所望の適用において、電極とメモリー物質との間に十分に適切なオームの接触を提供しなくてもよい。そのような場合、物質を修正することは、電極の露出された表面下の深いところで電極に導入されてよい。記載された実施例において、ポリクリスタルシリコンの電極は、露出された表面でポリクリスタルシリコンを有してよく（図１１参照）、及び露出された表面に完全でないか又は隣接しない、露出された表面下の深いところで修正物質２７０を有してよい（例えば、露出された表面から下の２００乃至１０００Å）。一つの実施例において、第二の導入（例えば、沈着）は、電極物質２７０の導入にしたがい、電極の露出された表面に隣接してポリクリスタルシリコンを位置するように採用されてよい。
【００２３】
図１２は、バリア物質２７５及び２８０の任意の導入後の図１１の構造を示す。バリア物質２７５は、例えば、約１００乃至３００Åのオーダーの厚さに導入されたケイ化チタン（ＴｉＳｉ２）である。例えば、バリア物質２８０は、約２５乃至３００Åのオーダーの厚さに同様にして導入された窒化チタン（ＴｉＮ）である。バリア物質２７５及び２８０の導入は、当業者に周知の技術を使用して達成されてよい。
【００２４】
図１３は、メモリー物質２９０の導入後の図１２の構造を示す。一つの実施例において、メモリー物質２９０は位相変化物質である。より詳細な実施例において、メモリー物質２９０はカルコゲニド元素を含む。位相変化物質２９０の例は、下記に限定しないが、テルル−ゲルマニウム−アンチモニー（ＴｅｘＧｅｙＳｂｚ）物質の種類の構成を含む。現在の技術による一つの実施例において、メモリー物質２９０は、約３００乃至６００Åのオーダーの厚さで基板上に等角に導入される。
【００２５】
図１３の構造の重なるメモリー物質２９０は、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）のそれぞれの任意にバリア物質３００及び３１０である。一つの態様において、バリア物質は、メモリー物質２９０の容量と、メモリー物質２９０（例えば、第二コンダクタ１０）の容量に重なる第二コンダクタ又は信号ライン物質との間で拡散を阻害するように作用する。バリア物質の等角な導入のための方法は、ＣＶＤ処理などの当業者に周知な技術などを含む。
【００２６】
図１４は、第二コンダクタまたは信号ライン物質３１５をバリア物質３００及び３１０にわたって等角に導入された後の図１３の構造を示す。この実施例において、第二コンダクタ又は信号ライン物質３１５は、アドレスライン、カラムライン（例えば、図１のカラムライン１０）として作用する。例えば、第二コンダクタ又は信号ライン物質３１５は、アルミニウム合金などのアルミニウム（Ａｌ）、又はタングステン（Ｗ）物質である。第二コンダクタ又は信号ライン物質３１５の導入のための方法は、ＣＶＤ処理など当業者に周知な技術を含む。
【００２７】
ある実施態様において、バリア物質３００及び３１０、第二コンダクタ又は信号ライン物質３１５、バリア物質３００及び３１０並びにメモリー物質２９０上にわたって第二コンダクタ又は信号ライン物質３１５の続く導入は、連続するストリップにパターン化される。この手法において、メモリー物質２９０は、第二コンダクタ又は信号ライン物質３１５と接触する。一つの実施例によると、第二コンダクタ又は信号ライン物質３１５、バリア物質３００及び３１０、並びにメモリー物質２９０は、ほぼ一つのリソグラフィーの特徴のサイズの幅（例えば、現在の技術による２５ミクロン）でストリップにパターン化され、一般的に、第一コンダクタ又は第二ライン物質１４０に対して垂直（例えば、カラムラインは列ラインに対して垂直）である。従来のフォトリソグラフィー技術は、カラム物質のストリップの規模及びメモリー物質（例えば、ｘ規模）を定義する感光性のマスキング物質の導入と、第二コンダクタ又は信号ライン物質３１５及びメモリー物質２９０をエッチングするための選択的な腐食液でマスキング物質によるエッチングを含むパターン化を達成するために当業者に周知なように実行されてよい。
【００２８】
図１５は、第二コンダクタ又は信号ライン物質３１５、バリア物質３００及び３１０、並びにメモリー物質２９０のパターン化後の構成を示す。図１６は、ｘｚ平面の構造の平面的な上面図を示し、基板の一部分にわたる連続的なストリップとしてパターン化された、第二コンダクタ又は信号ライン物質３１５、バリア物質３００及び３１０、並びにメモリー物質２９０を例示する。連続的なストリップとしての第二コンダクタ又は信号ライン物質３１５、及びメモリー物質２９０の表示は、適切なパターン化の実施態様を示す。ある場合、不連続な手法でそのような物質をパターン化することは望ましくないことが認識される。
【００２９】
図１７は、誘電性物質３３０を第二コンダクタ又は信号ライン物質３１５にわたって導入した後の図１５の構造を示す。例えば、誘電性物質３３０は、ＳｉＯ２、又はそのような構造を電気的に分離するように第二コンダクタ又は信号ライン物質３１５及びメモリー物質２９０を取り巻く、他の適切な物質である。導入に続いて、誘電性物質３３０は極性化され、バイアは、誘電性物質３３０、誘電性物質２１０、及びマスキング物質１８０からリデューサー物質１７０まで構造の一部分で形成される。バイアは、タングステン（Ｗ）などの伝導性物質３４０及びチタン（Ｔｉ）と窒化チタン（ＴｉＮ）との組み合わせなどのバリア物質３５０で満たされる。誘電性物質３３０を導入する技術、伝導性バイアス（ｖｉａｓ）を形成し満たす技術、及び極性化する技術は当業者に周知である。
【００３０】
図１７はまた、基板１００に形成された第一コンダクタ又は信号ライン物質１４０（例えば、列ライン）のミラーに導入されてパターン化された追加的なコンダクタ又は信号ライン物質３２０を示す。ミラーコンダクタのライン物質３２０は、第一コンダクタ又は信号ライン物質１４０を反映し、第一コンダクタ又は信号ライン物質１４０に伝導性バイアを介して結合される。Ｎ型シリコンなどのドープされた半導体を反映することによって、ミラーコンダクタのライン物質３２０は、一つの態様において、図１に例示されるメモリーアレイ５などのメモリーアレイでのコンダクタ又は信号ライン物質１４０の抵抗を減少するように作用する。ミラーコンダクタのライン物質３２０のための適切な物質は、アルミニウム合金などのアルミニウム（Ａｌ）又はタングステン（Ｗ）物質を含む。
【００３１】
図１８は、上面の斜視図からの図１７の構造を示す。図は、表現された構造のさらなる態様を例示するように誘電性物質２２０又は３１０を備えずに表わされる。適切な部分において、図１８は、第一コンダクタ又は信号ライン物質１４０の２つの列ライン１４００Ａ及び１４００Ｂを重ねる第二コンダクタ又は信号ライン物質３１５の２つのカラムライン３１５０Ａ及び３１５０Ｂを示す。カラムライン３１５０Ａ及び３１５０Ｂと列ライン１４００Ａ及び１４００Ｂとの間にメモリー物質２９０が配置される。この実施態様において、メモリー物質２９０はカラムライン３１５０Ａ及び３１５０Ｂと接触する。したがって、図１８はメモリー物質２９０の２つのストリップを示す。図１８において、電極２３００Ａ及び２３００Ｂは、メモリー物質２９０の第一ストリップ（及びカラムライン３１５０Ａ）と列ライン１４００Ａ及び１４００Ｂに結合される。電極２３００Ｃ及び２３００Ｄは、メモリー物質２９０の第二ストリップ（及びカラムライン３１５０Ｂ）と、列ライン１４００Ａ及び１４００Ｂに結合される。列及びカラムラインの与えられたマトリックスにおいて、カラムラインと接触するメモリー物質の与えられた容量に結合される多数の電極がある。
【００３２】
ある実施態様において、任意のバリア物質２７５及び２８０の一つ又は両物質を含むか、又は含まない（電極２３００Ａ、２３００Ｂ、２３００Ｃ及び２３００Ｄの）電極物質は、メモリー物質２９０に端で隣接する。すなわち、電極物質の端だけ又は端の部分は、メモリー物質２９０に隣接する。実質的に、電極のすべての残りは、メモリー物質２９０に対して遠隔である。好ましくは、電極間の実質的なすべての電気的な通信は、電極の端又は端の部分を介する。すなわち、実質的にすべての電気通信が、電極の端の少なくとも一部分（つまり、“端部”）を介することが好ましい。
【００３３】
ここで使用される用語としての“接触エリア”は、電気的な接触がメモリー物質２９０と電気的に通信する電気的な接触の部分である。一つの実施態様において、メモリー物質２９０と電極との間の実質的にすべての電気的な通信が、電極の端のすべて又は一部により発生することを注意する。したがって、電極とメモリー物質２９０との間の接触エリアは、電極の端であるか、又は電極の端の一部である。すなわち、電極とメモリー物質２９０との間の接触エリアは、電極の“端部”である。電極は、実際に物理的に接触するメモリー物質２９０を必要としない。電極がメモリー物質２９０との電気的な通信であることが十分である。電極の唯一の端部（つまり、端又は端の部分）である、電極とメモリー物質の容量の接触エリアは、このようにして、非常に小さく、電極の厚さに比例する。
【００３４】
理論によって拘束されたくない一方、メモリー物質２９０に隣接するジュール加熱（Ｊｏｕｌｅ  ｈｅａｔｉｎｇ）からの電気的な接触での消去力は、メモリー物質２９０のプログラミングを少なくとも部分的に支援（又は支配さえ）してもよいことが信じられている。また、メモリーの応用（例えば、情報のビットの記憶）の目的のために、電極に隣接するメモリー物質２９０のほんのわずかな容量が必要とされることが信じられている。したがって、例えば、様々な電極の接触構造と接触する位相変化メモリー物質を提供し、個々の列ラインと接触する個別の電気的な接触は、同一ストリップのメモリー物質２９０の数多の部分を個々に明確にプログラムさせる。
【００３５】
一つの実施態様において、メモリー物質２９０の容量は、メモリー物質の容量の位相オーダーによってプログラム可能である。ジュール加熱は、例えば、メモリー物質２９０の容量を、物質の融点若しくは物質のガラスの変遷温度と融点との間のポイントまでそれぞれ高めることによって、又は非晶質化又は結晶化するために使用されてよい。一つの実施例において、メモリー物質は選択され、一般的に、非晶質位相の絶縁体であり、結晶位相で一般的に伝導性である。
【００３６】
一つの実施態様において、例えば、第二コンダクタのカラムライン又は信号ライン物質３１５と接触するメモリー物質２９０のストリップは、個別のメモリーデバイスを表わすストリップに結合される数多の電極を備える２００ミクロンの代表的なストリップの長さを有する。典型的には、ストリップである位相変化メモリー物質２９０は、位相遷移を受ける接触の電極エリアを直ちに取り囲む物質のほんのわずかな部分を有する伝導性の半金属状態に優勢的である。一般的に、位相変化領域の容量は、接触サイズに依存し、電極よりも長い１００乃至２００Åと推測されてよい。一つの実施態様において、電極から伝導性で位相変化メモリー物質／カラムラインの結合を分離するために、電極と直接的に接触する物質の位相を変化することを保証するために唯一必要である。
【００３７】
図１９は、位相変化メモリー物質の容量のプログラミング（設定及び再設定）のグラフ図を表わす。図１を参照するに、プログラミングのメモリー素子１５（カラムライン１０ａ及び列ライン２０ａによってアドレスされる）は、一つの実施例において、メモリー物質３０の容量に電流を導入するためにカラムライン１０ａに電圧を供給することを含む。電流は、メモリー物質３０の容量において温度を上昇させる。図１５を参照するに、メモリー物質の容量を非晶質化するために、メモリー物質の容量は、非晶質温度、ＴＭを越えた温度（例えば、メモリー物質の融点を越えて）まで加熱される。ＴｅｘＧｅｙＳｂｚ物質の代表的な非晶質温度は、約６００℃乃至６５０℃のオーダーである。一旦、温度がＴＭに達すると、メモリー物質の容量は冷やされるか、迅速に冷却される（電流の流れを除去することによって）。冷却は、メモリー物質３０の容量が非晶質状態を維持するようにメモリー物質３０の容量が結晶化できる率よりも速い、ｔ１率で達成される。メモリー物質３０の容量を結晶化するために、温度は物質のための結晶化温度（物質のガラス変遷温度と融点との間の代表的な温度）まで電流の流れによって高められ、物質を結晶化するために十分な時間においてその温度で保持される。そのような時間の後、メモリー物質の容量は冷やされる（電流の流れを除去することによって）。
【００３８】
先の実施例において、メモリー物質３０の容量は、物質を非晶質化する高温度まで加熱されて、メモリー素子を再設定（例えば、プログラム０）する。メモリー物質の容量を低い結晶化温度まで加熱することは、物質を結晶化し、メモリー素子を設定（例えば、プログラム１）する。非晶質及び結晶物質での再設定及び設定は、それぞれ慣習であり、少なくとも相反する慣習が採用されてよいことが認識される。メモリー物質３０の容量が、電流の流れを変化することによって、メモリー物質の容量による持続で部分的な設定又は再設定を必要としないことをこの実施例からさらに認識される。
【００３９】
上記にメモリーデバイスの構造が記載された。従来の構造と比較して、メモリー物質の容量のセルの表現は、重なるコンダクタ又は信号ライン（例えば、カラムライン）へのメモリー物質のバイア結合であるように除去される。したがって、メモリーデバイス構造を形成する方法の実施態様は、セルの形成に関するアライメント問題として簡素化され、バイアの配置が縮小されてよい。さらに、バイアのコンタクトピッチに関するサイズの制約は除去されてよい。メモリー物質とカラムラインの接近はまた、カラムラインのキャパシタンスで推測される２倍の減少と、縮小された出力消費と、及び迅速なアレイの時間の制約を提供する。例えば、集積回路上の金属レベルがカラムラインを収容する必要がないように、形状はさらにルーティング・チャンネルを解放する。
【００４０】
上記の記載において、本発明は、特定の典型的な実施態様に関連して記載された。しかしながら、様々な修正及び変更が、本発明の幅広い趣旨及び範囲を逸脱しないでなされることが明白である。したがって、当該明細書と添付図は、限定するというよりもむしろ例示するものと注意する。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施態様によるメモリー素子のアレイの概略図である。
【図２】基板上にメモリー素子を形成する本発明の一つの実施態様と一致するメモリーセルのＺ方向の厚さを定義する、基板に形成された誘電性の溝を有する半導体基板の一部分の断面面の平面の側面図である。
【図３】本発明の一つの実施態様と一致するメモリー素子における分離デバイスを形成するドーパントの導入後の同一の断面図により図２の構造を示す図である。
【図４】本発明の一つの実施態様と一致する構造にわたるマスキング物質の導入後の図３の構造を示す図である。
【図５】図４の構造の上面図である。
【図６】線Ｂ−Ｂ´による図４の構造の断面図である。
【図７】メモリーセルのＸ方向の厚さのパターン化、セル間のドーパントの導入、及び構造にわたって誘電性物質の導入後の同一の断面図による図５の構造を示す図である。
【図８】本発明の一つの実施態様と一致する誘電性物質により溝を形成した後の同一の断面図による図７の構造を示す図である。
【図９】本発明の一つの実施態様と一致する構造にわたる電極物質の導入後の同一の断面図による図８の構造を示す図である。
【図１０】本発明の一つの実施態様と一致する電極物質にドーパントを導入した後の同一の断面図による図９の構造を示す図である。
【図１１】本発明の一つの実施態様と一致する電極物質の一部にモディファイングスピーシーズを導入した後の同一の断面図による図１０の構造を示す図である。
【図１２】本発明の一つの実施態様と一致する物質にわたるバリア物質の導入後の同一の断面図による図１１の構造を示す図である。
【図１３】本発明の一つの実施態様と一致する、構造にわたるメモリー物質及びバリア物質の容量の等角の導入後の同一の断面図による図１２の構造を示す図である。
【図１４】本発明の一つの実施態様と一致する、構造にわたる第二コンダクタ又は信号ライン物質の等角の導入後の図１３の構造を示す図である。
【図１５】本発明の一つの実施態様と一致する、第二コンダクタ又は信号ライン物質及びメモリー物質を接触するストリップにパターン化した後の図１４の構造を示す図である。
【図１６】図１５の構造の上面図である。
【図１７】本発明の一つの実施態様と一致する、第一コンダクタに結合される第二コンダクタ及び第三コンダクタにわたる誘電性物質の導入後の同一の断面図による図１５の構造を示す図である。
【図１８】本発明の一つの実施態様と一致する、誘電性物質を有しない、図１７の構造の上面から見た斜視図である。
【図１９】温度と時間に関して位相変化のメモリー物質の容量の設定及び再設定を表わすグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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