(57)【要約】シリコンゲルマニウム層（４０）上に歪みシリコン層（５０）を成長させ、歪みシリコン層（５０）上にシリコンゲルマニウム層（５２）を歪みシリコンに対して単一で連続的な原位置におけるたい積プロセスで成長させる。浅いトレンチ分離（４８）を、歪みシリコン層（５０）を成長させる前に下側のシリコンゲルマニウム層（４０）中に形成する。この２つのシリコンゲルマニウム層（４０）（５２）は、歪みシリコン層（５０）の引張歪みを維持するとともに、処理中の温度変化により生じ得るミスフィット転位の形成を抑制するように働く、歪みシリコン層の両面における２層基板を効果的に提供する。したがって、後の処理中に著しいミスフィット転位が生じることなく成長させることができる歪みシリコン（５０）の臨界膜厚は、事実上、シリコンゲルマニウム層（４０）（５２）のゲルマニウム量の２倍となる。歪みシリコン層（５０）を形成する前に浅いトレンチ分離（４８）を形成することにより、歪みシリコン層（５０）が極端な熱応力を受けないようにし、さらにミスフィット転位の形成を減少する。
2006512766.tif 000002
【特許請求の範囲】
【請求項１】
第１シリコンゲルマニウム層（４０）を含む基板を提供するステップと、
前記第１シリコンゲルマニウム層（４０）上に歪みシリコン層（５０）を形成するステップと、
前記歪みシリコン層（５０）上に第２シリコンゲルマニウム層（５２）を、前記歪みシリコン層（５０）に関して単一の連続的な原位置のたい積プロセスで形成するステップと、を含み、
前記第１シリコンゲルマニウム層（４０）および第２シリコンゲルマニウム層（５２）は、前記歪みシリコン層（５０）の引張歪みを維持し、前記歪みシリコン層（５０）中にミスフィット転位が形成されるのを抑制する、
歪みシリコン層を形成する方法。
【請求項２】
前記第１シリコンゲルマニウム層（４０）は、組成Si1-xGexを有しており、前記xは０．１から０．４の範囲にある、請求項１記載の方法。
【請求項３】
前記歪みシリコン層（５０）は、前記第１シリコンゲルマニウム層（４０）のゲルマニウム量によって決定される臨界膜厚よりも厚い、請求項１記載の方法。
【請求項４】
第１シリコンゲルマニウム層（４０）を含む基板を提供するステップと、
前記第１シリコンゲルマニウム層（４０）中に浅いトレンチ分離（４８）を形成するステップと、
前記第１シリコンゲルマニウム層（４０）上に歪みシリコン層（５０）を形成するステップと、
前記歪みシリコン層（５０）上に第２シリコンゲルマニウム層（５２）を、前記歪みシリコン層（５０）に関して単一の連続的な原位置のたい積プロセスで形成するステップと、を含み、
前記第１シリコンゲルマニウム層（４０）および第２シリコンゲルマニウム層（５２）は、前記歪みシリコン層（５０）の引張歪みを維持し、前記歪みシリコン層（５０）中にミスフィット転位が形成されるのを抑制する、
半導体デバイスを形成する方法。
【請求項５】
前記歪みシリコン層（５０）は、前記第１シリコンゲルマニウム層（４０）のゲルマニウム量によって決定される臨界膜厚よりも厚い、請求項４記載の方法。
【請求項６】
前記第２シリコンゲルマニウム層（５２）を除去するステップと、
前記浅いトレンチ分離（４８）の間の前記歪みシリコン層（５０）を含むＭＯＳＦＥＴを形成するステップとをさらに含む、請求項４記載の方法。
【請求項７】
前記歪みシリコン層（５０）を形成する前に、前記浅いトレンチ分離（４８）の上表面よりも前記第１シリコンゲルマニウム層（４０）の上表面が低くなるように、前記シリコンゲルマニウム層（４０）の一部を除去する、請求項４記載の方法。
【請求項８】
第１シリコンゲルマニウム層（４０）と、
この第１シリコンゲルマニウム層（４０）上に成長させた歪みシリコン層（５０）と、
この歪みシリコン層（５０）上に成長させた第２シリコンゲルマニウム層（５２）と、を含み、
前記第１シリコンゲルマニウム層（４０）と前記第２シリコンゲルマニウム層（５２）は、前記歪みシリコン層（５０）中の引張歪みを維持し、前記歪みシリコン層（５０）中にミスフィット転位が形成されるのを抑制する、
半導体構造。
【請求項９】
前記歪みシリコン層（５０）は、前記第１シリコンゲルマニウム層（４０）のゲルマニウム量によって決定される臨界膜厚よりも厚い、請求項８記載の構造。
【請求項１０】
前記第２シリコンゲルマニウム層（５２）と前記歪みシリコン層（５０）とを貫通して前記第１シリコンゲルマニウム層（４０）中に広がる、浅いトレンチ分離（４８）をさらに含む、請求項８記載の半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、より詳しくは歪みシリコンを組込んだ半導体デバイスに関する。
【背景技術】
【０００２】
電子デバイスにおける性能の改善が、個々の半導体回路部品の大きさのリダクションに向けられた、シリコン処理およびデバイス技術における進歩を通じて継続的に求められてきた。
しかしながら、経済的・物理的な制約により、デバイスを継続的に縮小することがより難しいので、デバイス性能を継続的に高めることができる代替的な解決策が求められている。
【０００３】
ＭＯＳＦＥＴの性能を高めるための選択肢の１つは、抵抗と電力消費を下げるとともに、駆動電流、周波数レスポンスおよび処理速度を上げるべく、シリコンのキャリア移動度を向上させることである。
近年注目されているキャリア移動度を向上させる方法では、引張歪みを適用するシリコン材料が使用されている。
歪みシリコン（Strained Silicon）は、シリコンゲルマニウム基板上のシリコン層を成長させることにより形成することができる。このシリコンゲルマニウム格子は一般に、格子中により大きなゲルマニウム原子が存在する結果、純粋なシリコン格子よりも広く間隔をあけて配置されることとなる。
シリコン格子の原子がより広く広がるシリコンゲルマニウム格子と整合させられている（aligns with）ので、引張歪みがシリコン層に生成される。実質的には、シリコン原子は互いに引き離される。
シリコン格子に与えられる引張り歪みの量は、シリコンゲルマニウム格子中のゲルマニウムの割合に伴い増加する。
【０００４】
緩和シリコン（relaxed silicon）は、６つの等しい価電子帯を含む導電帯を有する。シリコンに引張歪みを与えることは、６つの価電子帯のうちの４つの価電子帯のエネルギーを増加させると共に、２つの価電子帯のエネルギーを減少させる。量子効果の結果、より低いエネルギーバンドを電子が通り抜ける際、その重さが事実上３０パーセント以下に減少する（weigh 30 percent less）。このように、より低いエネルギーバンドは電子の流れに与える抵抗がより少ない。
さらに、シリコン原子の核から電子が受ける振動エネルギーはより少ない。このことは、５００回から１０００回の割合で（この割合は緩和シリコン中におけるよりも少ない。）電子を分散させる。
したがって、歪みシリコン中におけるキャリア移動度は、緩和シリコンと比較して劇的に上昇し、電子について８０％以上、正孔（hole）について２０％以上の移動度を潜在的に上昇させる。
１．５メガボルト／センチメートルの電界まで、移動度が上昇し続けることが分かっている。これらの要因は、デバイスサイズをさらに縮小させることなくデバイス速度を３５％増加させることができ、または性能を低下させることなく電力消費を２５％減少させることができると考えられる。
【０００５】
歪みシリコン層を使用するＭＯＳＦＥＴの一例を図１に示す。
ＭＯＳＦＥＴは、その上に歪みシリコン１２のエピタキシャル層が形成されるシリコンゲルマニウム層１０を含む基板上に製造される。
ＭＯＳＦＥＴは、深いソースおよびドレイン領域１４を含む従来のＭＯＳＦＥＴ構造、浅いソースおよびドレイン拡張部１６、ゲート酸化層１８、スペーサ２２、２４によって囲まれたゲート２０、シリサイド・ソースおよびドレインコンタクト２６、シリサイドゲート・コンタクト２８、浅いトレンチ分離３０を含んだ従来のＭＯＳＦＥＴ構造を使用する。
このＭＯＳＦＥＴのチャネル領域は歪みシリコン材料を含んでおり、これによりソースおよびドレインの間のキャリア移動度を向上させることができる。
【０００６】
歪みシリコンの理論的な利点が期待される一方で、歪みシリコンの製造および処理は多くの問題を呈する。問題の１つは、温度変化の結果、歪みシリコンに「ミスフィット転位」が形成されることである。このミスフィット転位は、シリコン格子に与えた歪みを事実上緩和する（release）、シリコン格子中の転位である。
ミスフィット転位は、主に、歪みシリコン格子と下にあるシリコンゲルマニウム支持層の格子との間のずれによって引き起こされる。歪みシリコン層中のミスフィット転位の量は、温度ファクタの結果として増加し得る。
温度要因によりミスフィット転位が引き起こされる可能性がある一例は、歪みシリコン層をたい積した後の冷却期間中である。ミスフィット転位が生じる可能性がある他の一例は、浅いトレンチ分離の形成時のように、例えば１０００℃以上の高温に晒される間である。
このような高温は、シリコンゲルマニウム基板のゲルマニウム量（germanium content）を消耗させることとなり、重なる歪みシリコン中にミスフィット転位を形成することとなると考えられている。
ミスフィット転位が形成される割合は、温度が上昇するにつれて指数関数的にあがる。
【０００７】
歪みシリコン層が臨界膜厚を有しており、この臨界膜厚を上回るとミスフィット転位はより生じやすくなるということが分かっている。
この臨界膜厚は、シリコン格子に与えられる引っ張り歪みの量、および下にあるシリコンゲルマニウム層のゲルマニウム量による。
例えば、約２０％のゲルマニウム量を有するシリコンゲルマニウム層は、ミスフィット転位が生じるおそれなく約２００Åの臨界膜厚を維持（サポート）することができるのに対し、約３０％のゲルマニウム量を有するシリコンゲルマニウム層は、約８０Åの臨界膜厚しか維持することができないことが分かっている。
【０００８】
したがって、現状の歪みシリコン技術をＭＯＳＦＥＴ設計に適用することは、相反する制限により困難である。下にある層のゲルマニウム量の増加によって歪みシリコンキャリア移動度が向上させられる一方で歪みシリコンの臨界膜厚は下にある層のゲルマニウム量の増加によって減少してしまうからである。これらの矛盾は、実用化を難しくする。
例えば、ＭＯＳＦＥＴの性能を効果的に改良するには、約７０Åの歪みシリコンが必要とされることが経験的に分かっている。
しかしながら、処理中におけるシリコンの消費を考慮に入れて、その厚みの約２倍の層をまず形成しなければならない。また、このような厚みの層におけるミスフィット転位を回避すべく、下にある層のゲルマニウム量を約２０％に制限しなければならない。
これにより歪みシリコン層に与えられる歪みは、ホール移動度に比較的わずかな効果しかないことが分かった。このため、ＰＭＯＳデバイスにおける歪みシリコンを効果的に適用することが難しい。
以上に加え、浅いトレンチ分離を形成する際のような処理中に一般的に起こる、温度の上昇および下降の双方により引き起こされるミスフィット転位の形成によって、歪みシリコン層の引張歪みが低下するとともに、キャリア移動度がさらに低下する可能性がある。
したがって、歪みシリコン技術の制限的ファクタ（limiting factors）が、いくつかの用途において限られたキャリア移動度をあげるようにバランスを保つことができるが、近年の技術は、移動度を低下させるという欠陥なく、また歪みを緩和させることなく、実効的にキャリア移動度を増加させるのに充分な歪みを与える方法を提供していない。
【発明の開示】
【０００９】
したがって、本発明の目的は、従来の臨界膜厚よりずっと厚い膜厚を有しているが、従来の臨界膜厚よりずっと厚い膜厚を有している歪みシリコン層の特徴であるミスフィット転位量を有しない歪みシリコン層を提供することである。
【００１０】
本発明の他の目的は、従来の臨界膜厚よりずっと厚い膜厚を有する歪みシリコン層を組み込んだＭＯＳＦＥＴデバイスを提供することである。
【００１１】
本発明の実施形態によれば、浅いトレンチ分離を、シリコンゲルマニウム層上に歪みシリコン層を成長させる前にシリコンゲルマニウム層中に形成する。
続いて、歪みシリコン層をシリコンゲルマニウム層上に製造し、単一の連続的な原位置の（in situ）たい積プロセスで第２シリコンゲルマニウム層を歪みシリコン層上に形成する。
この構造は、歪みシリコン層の引張歪みを維持するとともにミスフィット転位の形成を抑制するように、歪みシリコン層の両面に効果的に２層基板（dual substrate）を提供する。
したがって、後に行う加熱および冷却の結果、著しいミスフィット転位が生じる実質的なリスクがなく成長させることができる歪みシリコンの厚みは、事実上、シリコンゲルマニウム層のゲルマニウム量の２倍となる。
【００１２】
本発明の実施形態の一例によれば、歪みシリコン層を２層シリコンゲルマニウム層間に形成する。
まず、第１シリコンゲルマニウム層を有する基板を提供する。その後、歪みシリコン層を第１シリコンゲルマニウム層上に形成し、歪みシリコン層上に第２シリコンゲルマニウム層を、単一の連続的な原位置のたい積プロセスで形成する。
第１および第２シリコンゲルマニウム層は、歪みシリコン層の引張歪みを維持し、後に歪みシリコン層を冷却および加熱する間、ミスフィット転位が形成されるのを抑制する。
【００１３】
本発明のさらなる実施形態によれば、半導体構造は、第１シリコンゲルマニウム層、この第１シリコンゲルマニウム層上に成長させた歪みシリコン層、およびこの歪みシリコン層上に成長させた第２シリコンゲルマニウム層を含んでいる。
この第１および第２シリコンゲルマニウム層は、歪みシリコン層の引張歪みを維持し、歪みシリコン層中にミスフィット転位が形成されるのを抑制する。
【００１４】
本発明のさらなる実施形態によれば、厚い歪みシリコン層を含んだ半導体デバイスを形成する。まず、第１シリコンゲルマニウム層を有する基板を提供する。この第１シリコンゲルマニウム層の中に浅いトレンチ分離を形成する。
その後、第１シリコンゲルマニウム層上に歪みシリコン層を形成する。また、第２シリコンゲルマニウム層を、歪みシリコンに対して単一で連続的な原位置におけるたい積プロセスで形成する。
第１および第２シリコンゲルマニウム層は、歪みシリコン層の引張歪みを維持し、後に歪みシリコン層を冷却および加熱する間、歪みシリコン層中にミスフィット転位が形成されるのを抑制する。
その後、第２シリコンゲルマニウム層を除去し、歪みシリコン層を含んだＭＯＳＦＥＴを浅いトレンチ分離の間に形成する。
【００１５】
本発明の他の実施例によれば、ＭＯＳＦＥＴは、チャネル領域、このチャネル領域上に形成されたゲート絶縁膜、このゲート絶縁膜上に形成したゲート、およびチャネル領域の両側に位置するソースおよびドレイン領域を含んでいる。
少なくともＭＯＳＦＥＴのチャネル領域は、その上に歪みシリコン層が形成されるシリコンゲルマニウム層のゲルマニウム量によって決定された臨界膜厚よりも厚い、歪みシリコン層からなる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施形態は、図面と関連付けて記載される。
本発明の好ましい実施形態の一例により、歪みシリコンＭＯＳＦＥＴを製造する間の構造を図２ａないし図２Ｌに示す。図２ａは、シリコンゲルマニウム層４０を含んだ構造を示す。このシリコンゲルマニウム層４０は、組成Si1-xGexを有していることが好ましい。このxは約０．３、より一般的には０．１から０．４の範囲にある。
このシリコンゲルマニウム層４０は、一般的に、図示しないシリコンウェーハ上に成長し、このシリコンウェーハにより支持される。
例えば、供給ガスとしてSi2H6（ジシラン）（disilane）およびGeH4（ゲルマン）（germane）を使用する化学蒸着法（６００℃から９００℃の基板温度、ジシラン分圧は３０ｍＰａ、ゲルマン分圧は６０ｍＰａを使用する。）によって、シリコンゲルマニウムを成長させてもよい。代替的なプロセスにおいてSiH4（シラン）を使用してもよい。
これらの定量を使用して開始するか、その代わりに、後に形成される歪みシリコン層との接合部を形成する上側の部分において、所望のゲルマニウム量（例えば３０％）を有する傾斜的な組成を形成すべく、ゲルマンの分圧を低い圧力または圧力０から徐々に増加するようにして、シリコンゲルマニウム層４０を成長させてもよい。
【００１７】
底部の反射防止膜（ＢＡＲＣ）とも呼ばれる底部のハードマスク層４２および上部のハードマスク層４４を含んだ両層のハードマスク構造がシリコンゲルマニウム層４０上に形成される。
底部のハードマスク層４２は一般的には酸化シリコン（例えばSiO2）であり、上部のハードマスク層４４は一般的には窒化ケイ素（例えばSi3N4）である。
【００１８】
図２ｂは、テーパ状のサイドウォールを有するトレンチ４６を形成するために、両層のハードマスクを使用してシリコンゲルマニウム層４０をパターン化した後の図２ａの構造を示している。
図２ｃは、シリコンゲルマニウム層４０からの両層ハードマスク材料を除去し、その後トレンチ中に浅いトレンチ分離４８を形成した後の図２ｂの構造を示している。
この浅いトレンチ分離は、シリコンゲルマニウムの短い熱酸化を実行し、その後、例えば低圧のＣＶＤ（ＬＰＣＶＤ）ＴＥＯＳまたは大気圧オゾンＴＥＯＳ（atmospheric pressure ozone TEOS）によってこのトレンチを充てんするのに充分な厚みまで酸化シリコン層をたい積することにより形成することができる。
その後、酸化シリコン層は、浅いトレンチ分離４８がシリコンゲルマニウム層４０の表面と略同じ高さになるように、例えば化学的機械的研磨またはエッチバックプロセスによって高密度化され、プレーナ化される。
浅いトレンチ分離４８を形成する際に含まれる一般的なプロセスにおいて、１０００℃を越えた温度を利用することができる。
歪みシリコンを形成する前に浅いトレンチ分離４８を形成することによって、歪みシリコンがこのような高温に晒されることがない。したがって、ミスフィット転位の潜在的な原因としての浅いトレンチ分離処理が除去される。
【００１９】
図２ｄは、シリコンゲルマニウム層４０の表面から材料を除去すべくエッチバックプロセスを実行した後の、図２ｃの構造を示す。
図２ｅは、シリコンゲルマニウム４０上に歪みシリコン層５０を形成し、歪みシリコン５０層を被覆するシリコンゲルマニウムの上方層５２を形成した後の、図２ｄの構造を示す。
図２ｄの構造を生成するエッチ・バックは、浅いトレンチ分離４８の上表面よりもシリコンゲルマニウム層４０の上表面が低くなるように、シリコンゲルマニウム層４０の一部を除去すべく実行される。その結果、浅いトレンチ分離４８の上表面が後に形成される上側のシリコンゲルマニウム層５２の上表面と略同じ高さになる。しかしながら、この除去量は変えることができる。
【００２０】
歪みシリコン層５０は、好ましくは、供給ガスとして例えばSi2H6を使用する化学蒸着法（ＣＶＤ）（だいたい６００℃から９００℃の基板温度、分圧３０ｍＰａを使用する。）による選択的エピタキシャル成長によって成長させることができる。
好ましくは上側のシリコンゲルマニウム層５２を形成する前に歪みシリコン層５０を最小限に加熱または冷却する、単一の連続的な原位置における（in situ）プロセスで、この歪みシリコン層５０および上側のシリコンゲルマニウム層５２を成長させる。
これは、歪みシリコンを所望の厚みに成長させた後、歪みシリコン層の温度を著しく変化させることなく、たい積した材料の組成（composition）をシリコンから所望のゲルマニウム量を有するシリコンゲルマニウムに変化させるために、たい積チャンバ中にゲルマニウム供給ガス（例えば、ゲルマン）を導入することにより達成することができる。
また、温度変化が生じるのに伴い、歪みシリコン層を維持するのに適切な量のシリコンゲルマニウムが歪みシリコン層の上部表面に存在するように、歪みシリコン層上に成長させるシリコンゲルマニウムの厚みを考慮に入れた方法で、最適な歪みシリコンたい積温度と最適なシリコンゲルマニウムたい積温度の間の温度の傾斜を緩やかにすることが望ましい。
上側のシリコンゲルマニウム層５２は、歪みシリコン層５０中にできた引張歪みを最大限に維持するように、歪みシリコン層５０との接合部において下側のシリコンゲルマニウム層４０と同じゲルマニウム量（例えば約３０％）を有するように形成されるが、所望によりその後徐々に変化させてもよい。
この上側のシリコンゲルマニウム層５２の厚みは、特定の用途により決定することができる。
【００２１】
上述のように、約３０％のゲルマニウム量を有するシリコンゲルマニウム層は、冷却または後の熱処理の間に著しいミスフィット転位が生じるリスクなく約８０Åの歪みシリコン層を支持することができる。
これに対して、この好ましい実施形態の歪みシリコン層５０は、それぞれ約３０％のゲルマニウム量を有する下側および上側のシリコンゲルマニウム層４０、５２によってその両面が支持されている。
したがって、歪みシリコン層５０は、冷却または後の熱処理の間に著しいミスフィット転位が生じるリスクなく、約８０Åよりずっと厚く（一般的に１４０Åより厚く、また、潜在的に約１６０Å程度に）形成することができる。
【００２２】
図２ｆは、シリコンゲルマニウムの第２層を除去し、いくつかの異なる材料からなる層を形成した後の図２ｅの構造を示している。
上側のシリコンゲルマニウム層は、シリコンと比べてシリコンゲルマニウムについて非常に高いエッチング選択性を有する選択的なウェットエッチングによって除去することができる。
代替的に、シリコンゲルマニウムを、例えばホット・スチームを使用して高度に制御可能な酸化プロセスを通じて酸化し、その後ＨＦ溶液中で除去してもよい。
さらなる処理の前の冷却の間における上側のシリコンゲルマニウム層の存在は、冷却中にミスフィット転位が形成されないような耐性をさらに高める。
形成される材料の層は、歪みシリコン層５０上に形成されるゲート絶縁層５４を含む。このゲート絶縁層５４は一般的には酸化シリコンであるが、酸化物−窒化物−酸化物（ＯＮＯ）のような他の材料であってもよい。
酸化物は、歪みシリコン層の熱酸化によって成長させることもできるし、または化学蒸着法によってたい積することもできる。ゲート導電層５６をゲート絶縁層５４上に形成する。
このゲート導電層５６は一般的にはポリシリコンを含むが、代替的に、ゲルマニウムが注入されたポリシリコンのような他の材料を含んでいてもよい。
ゲート導電層５６は、下側の反射防止膜（ＢＡＲＣ）とも呼ばれる下側のハードマスク層５８と、上側のハードマスク層６０とを含む両層ハードマスク構造により被覆される。
下側のハードマスク層５８は、一般的には酸化シリコン（例えばSiO2）である。また、上側のハードマスク層６０は、一般的に窒化ケイ素（例えばSi3N4）である。
【００２３】
図２ｇは、ゲート６２およびセルフアラインされたゲート絶縁体６４を形成するために、ゲート導電層およびゲート絶縁層をパターニングした後の構造を示している。
パターニングは、エッチングマスクとしてフォトレジストマスクを使用して上側のハードマスク層をパターン化し、次に、エッチングマスクとしてパターン化された上側のハードマスク層を使用して下側のハードマスク層をパターン化し、次に、エッチングマスクとしてパターン化された下側のハードマスク層を使用してゲート導電層をパターン化し、その後ハードマスクとしてゲート６２を使用してゲート絶縁層をパターン化する、一連の異方性エッチングを使用して行なわれる。
【００２４】
図２ｈは、ゲート６２およびゲート絶縁膜６４の周りに薄い第１ゲートスペーサ６６を形成した後の図２ｇの構造を示している。
薄い第１ゲートスペーサ６０は、保護材料からなる共形層をたい積し、その後、ゲート６２およびゲート絶縁膜６４の周りに形成された薄い第１ゲートスペーサ６６を残すべく、垂直でない面から保護材料を除去するために異方性エッチングを実行することによって好適に形成される。
薄い第１ゲートスペーサ６６は、好ましくは、酸化シリコンまたは窒化ケイ素からなる。
【００２５】
図２ｉは、チャネル領域の両側において歪みシリコン層５０中に浅いソースおよびドレイン拡張部６８を形成するようにドーパントを注入した後の図２ｈの構造を示している。
ハロー領域（図示しない）を、浅いソースおよびドレイン拡張部を注入する前に注入してもよい。ハロー領域は、ソースおよびドレイン拡張部６８のドーパントと反対のタイプのドーパントでドープされた領域である。
このハロー領域は、ソースおよびドレイン拡張部６８の端部における空乏領域を短くすることによって、ショートチャネル「パンチ・スルー」効果を抑制できるようにする。
このハロー領域は、好ましくは、ハロー領域がゲート６２の下において、アニーリングの後のソースおよびドレイン拡張部６８の端部の予想される場所の下まで広がるように、基板の表面に対する小さな角度を持つ低エネルギーイオン注入される。
ソースおよびドレイン拡張部６８のように、このハロー領域はチャネル領域の両側に形成され、ソースおよびドレイン拡張部が形成されるべき端部の下のチャンネル領域の方に拡張する。
【００２６】
図２ｊは、歪みシリコン５０およびシリコンゲルマニウム層４０中に深いソースおよびドレイン領域７２を形成すべく、ゲート６２および薄い第１スペーサ６６の周囲に第２スペーサ７０を形成し、その後ドーパントを注入した後の図２ｉの構造を示している。
ＭＯＳＦＥＴのチャネル領域に関するソースおよびドレイン領域７２の位置を決定すべく、第２スペーサ７０は、深いソースおよびドレイン領域７２を注入する間、インプラント・マスクとしての役割を果たす。
深いソースおよびドレイン領域７２の深さは、歪みシリコン層５０を越えてより下にあるシリコンゲルマニウム層４０中に広がる。
【００２７】
図２ｋは、歪みシリコン層５０およびシリコンゲルマニウム層４０をアニーリングするとともに浅いソースおよびドレイン拡張部６８および深いソースおよびドレイン領域７２に注入されたドーパントを活性化すべく、急速熱アニーリング（ＲＴＡ）を実行した後の、図２ｊの構造を示している。
注入したドーパントがアニーリング中に歪みシリコン層５０およびシリコンゲルマニウム層４０中に拡散することがある。
【００２８】
図２Ｌは、ソースおよびドレイン領域７２上にシリサイドコンタクト７４を形成するとともにゲート６２上にシリサイドコンタクト７６を形成した後の図２ｋの構造を示している。
このシリサイドコンタクトは、半導体と金属とを含む化合物（compound）からなる。典型的には、コバルト（Co）のような金属が使用されるが、ニッケル（Ni）のような他の金属が使用されてもよい。このシリサイドコンタクトは、基板上に金属の薄い共形層をたい積し、その後、金属と下にある半導体との間のコンタクトの部分においてシリサイド化合物の形成を促進すべくアニーリングし、それから余った金属を除去することにより形成される。
【００２９】
図２ａないし図２Ｌの実施形態の代替例を、図３に示す。図３の実施形態は、図２ｃの構造を生成するために図２ｃのシリコンゲルマニウム層上で実行されるエッチ・バック処理が省略される点で、図２ａないし図２Ｌの実施形態と異なる。
その結果、下側のシリコンゲルマニウム層４０の上面は、浅いトレンチ分離４８の上面とほぼ同じ高さとなる。また、その後、シリコンゲルマニウム層４０上に選択的な成長によって形成される歪みシリコン層５０が、狭いトレンチ分離４８の上面の上に拡張する。
選択的な成長プロセスが使用されるので、シリコン酸化物の狭いトレンチ分離４８上にはシリコン成長はほとんどない。
したがって、狭いトレンチ分離４８の上の領域には何もないままであり、ＢＰＳＧのような保護層が適用される場合、後のプロセスにおいて充てんされる。
【００３０】
このように、デバイス構造は図２ａないし図２Ｌの実施形態には制限されない。
図４は、図２ａないし図２Ｌの好ましい実施形態、上述した代替的な実施形態および他の代替例を含んだ歪みシリコン層を形成するためのプロセス・フローを示している。
まず最初に、基板を提供する（ステップ８０）。この基板は、第１シリコンゲルマニウム層を含んでいる。その後、第１シリコンゲルマニウム層上に歪みシリコン層を形成する（ステップ８２）。歪みシリコン層は、第１シリコンゲルマニウム層のゲルマニウム量によって決定される従来の臨界膜厚よりも厚いことが好ましい。
その後、第２シリコンゲルマニウム層を、歪みシリコンに対して単一で連続的な原位置におけるたい積プロセスで形成する（ステップ８４）。
第１および第２シリコンゲルマニウム層は、歪みシリコン層の引張歪みを維持し、歪みシリコン層が臨界膜厚よりも厚い箇所における歪みシリコン層中におけるミスフィット転位の形成をも抑制する。
【００３１】
図５は、図２ａないし図２Ｌの好ましい実施形態、図３の代替的な実施形態およびその他の代替例を含んだ半導体デバイスを形成するプロセス・フローを示す。
まず最初に、基板を提供する（ステップ９０）。この基板は、第１シリコンゲルマニウム層を含んでいる。その後、このシリコンゲルマニウム層中に浅いトレンチ分離を形成する（ステップ９２）。
その後、歪みシリコン層を第１シリコンゲルマニウム層上に形成し（ステップ９４）、歪みシリコンに対して単一で連続的な原位置におけるたい積プロセスで第２シリコンゲルマニウム層を形成する（ステップ９６）。
歪みシリコン層を形成する前に、エッチバック工程を第１シリコンゲルマニウム層上で実行してもよい。
その後、第２シリコンゲルマニウム層を除去し（ステップ９８）、歪みシリコン層を含んだＭＯＳＦＥＴを浅いトレンチ分離（１００）の間に形成する。
【００３２】
さらなる実施形態によれば、追加の構造を実行することが望ましい場合もある。
ある実施形態の一例では、酸化物、または酸化物−窒化物−酸化物のゲート絶縁層の代わりに、下側のシリコンゲルマニウム層の格子定数と同等の格子定数を有し、これにより歪みシリコン層の中の引張歪みをより維持できる、結晶性の（crystalline）高誘電率の（high-k）絶縁層を使用する。
例えば、２０％のシリコンゲルマニウム層については、結晶性のDyScO3またはGaScO3のゲート絶縁層が適切な格子を提供する。
このような結晶は、分子線エピタキシー（ＭＢＥ）によって成長させることができる。
さらなる実施形態においては、結晶性の高誘電率の絶縁層（dielectric layer）をＳＯＩ構造中の絶縁基板として使用してもよいし、またこのような構造中のゲート絶縁材料として使用してもよい。
【００３３】
上記プロセスに記載されたタスクから他のタスクが必ずしも除外されていないことは当業者に明白であろう。しかしながら、形成されるべき特定の構成にしたがって、上記のプロセスにさらなるタスクをさらに組み入れてもよい。
例えば処理タスク間の保護膜（passivation layer）または保護層（protective layer）の形成および除去、フォトレジストマスクおよび他のマスキング層の形成および除去、ドーピングおよび反ドーピング、洗浄、プレーナ化、および他のタスクのような中間の処理タスクを、特に上述のタスクと共に実行してもよい。
さらに、全体的なウェーハのように基板全面上においてこのプロセスを実行する必要はないが、基板の一部分上において選択的に実行してもよい。
このように、現在では図に示したような上述の実施形態が好ましいが、これらの実施形態は単なる一例として記載されていることを理解すべきである。
本発明は特定の実施形態に限られず、それどころか、請求の範囲およびこの均等の範囲内にある、様々な修正例、組み合わせおよび置換に及ぶ。
【図面の簡単な説明】
【００３４】
【図１】従来の方法に従って形成された歪みシリコン層を使用したＭＯＳＦＥＴを示す図。
【図２ａ】本発明の好ましい第１実施形態に従ってＭＯＳＦＥＴを製造する間に形成された構造を示す図。
【図２ｂ】本発明の好ましい第１実施形態に従ってＭＯＳＦＥＴを製造する間に形成された構造を示す図。
【図２ｃ】本発明の好ましい第１実施形態に従ってＭＯＳＦＥＴを製造する間に形成された構造を示す図。
【図２ｄ】本発明の好ましい第１実施形態に従ってＭＯＳＦＥＴを製造する間に形成された構造を示す図。
【図２ｅ】本発明の好ましい第１実施形態に従ってＭＯＳＦＥＴを製造する間に形成された構造を示す図。
【図２ｆ】本発明の好ましい第１実施形態に従ってＭＯＳＦＥＴを製造する間に形成された構造を示す図。
【図２ｇ】本発明の好ましい第１実施形態に従ってＭＯＳＦＥＴを製造する間に形成された構造を示す図。
【図２ｈ】本発明の好ましい第１実施形態に従ってＭＯＳＦＥＴを製造する間に形成された構造を示す図。
【図２ｉ】本発明の好ましい第１実施形態に従ってＭＯＳＦＥＴを製造する間に形成された構造を示す図。
【図２ｊ】本発明の好ましい第１実施形態に従ってＭＯＳＦＥＴを製造する間に形成された構造を示す図。
【図２ｋ】本発明の好ましい第１実施形態に従ってＭＯＳＦＥＴを製造する間に形成された構造を示す図。
【図２Ｌ】本発明の好ましい第１実施形態に従ってＭＯＳＦＥＴを製造する間に形成された構造を示す図。
【図３】代替的な実施形態に従って形成された構造を示す図。
【図４】好ましい第１実施形態および代替的な実施形態を含むプロセス・フローを示す図。
【図５】好ましい第１実施形態および代替的な実施形態を含むプロセス・フローを示す図。
【図１】
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【図３】
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【図４】
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【図５】
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【手続補正書】
【提出日】平成17年2月28日(2005.2.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１シリコンゲルマニウム層（４０）を含む基板を提供するステップと、
前記第１シリコンゲルマニウム層（４０）中に浅いトレンチ分離（４８）を形成するステップと、
前記第１シリコンゲルマニウム層（４０）上に歪みシリコン層（５０）を形成するステップと、
前記歪みシリコン層（５０）上に第２シリコンゲルマニウム層（５２）を、前記歪みシリコン層（５０）に関して単一の連続的な原位置のたい積プロセスで形成するステップと、を含み、
前記第１シリコンゲルマニウム層（４０）および第２シリコンゲルマニウム層（５２）は、前記歪みシリコン層（５０）の引張歪みを維持し、前記歪みシリコン層（５０）中にミスフィット転位が形成されるのを抑制する、
歪みシリコン層を形成する方法。
【請求項２】
前記第１シリコンゲルマニウム層（４０）は、組成Si1-xGexを有しており、前記xは０．１から０．４の範囲にある、請求項１記載の方法。
【請求項３】
前記歪みシリコン層（５０）は、前記第１シリコンゲルマニウム層（４０）のゲルマニウム量によって決定される臨界膜厚よりも厚い、請求項１記載の方法。
【請求項４】
前記第２シリコンゲルマニウム層（５２）を除去するステップと、
前記浅いトレンチ分離（４８）の間の前記歪みシリコン層（５０）を含むＭＯＳＦＥＴを形成するステップとをさらに含む、請求項１記載の方法。
【請求項５】
前記歪みシリコン層（５０）を形成する前に、前記浅いトレンチ分離（４８）の上表面よりも前記第１シリコンゲルマニウム層（４０）の上表面が低くなるように、前記シリコンゲルマニウム層（４０）の一部を除去する、請求項４記載の方法。
【国際調査報告】
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