(57)【要約】代表的な一実施形態は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成するための方法に関する。この方法は、上部にゲート（５４）が形成されている基板（４０）を提供するステップと、前記基板（４０）の上部のシリコンの層（４２）の上部に位置するゲート（５４）およびゲート絶縁物（５６）の周りにスペーサ層を堆積させ、スペーサ（６０）を形成するステップと、前記スペーサ（６０）、前記ゲート（５４）、および前記シリコンの層（４２）の上部にエッチ・ストップ層（６３）を堆積するステップと、前記エッチ・ストップ層（６３）の上部に絶縁膜（６５）を堆積するステップと、の少なくとも１つを実行するステップと、を有する。前記スペーサ層の堆積、エッチ・ストップ層（６３）の堆積、および絶縁膜（６５）の堆積の少なくとも１つは、高圧縮堆積を含んでおり、これによって前記シリコンの層（４２）内の引張歪みを増大させる。
2006517343.tif 000002
【特許請求の範囲】
【請求項１】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成するための方法であって、
上部にゲート（５４）が形成されている基板（４０）を提供するステップと、
前記基板（４０）の上部のシリコンの層（４２）の上部に位置するゲート（５４）およびゲート絶縁物（５６）の周りにスペーサ層を堆積させ、スペーサ（６０）を形成するステップ、
前記スペーサ（６０）、前記ゲート（５４）、および前記シリコンの層（４２）の上部にエッチ・ストップ層（６３）を堆積するステップ、
前記エッチ・ストップ層（６３）の上部に絶縁膜（６５）を堆積するステップのうちの少なくとも１つの堆積するステップを実行するステップとを有し、
前記スペーサ層の堆積、エッチ・ストップ層（６３）の堆積、および絶縁膜（６５）の堆積の少なくとも１つは、高圧縮堆積を含んでおり、これによって前記シリコンの層（４２）内の引張歪みを増大させる方法。
【請求項２】
スペーサ層の堆積、エッチ・ストップ層（６３）の堆積、および絶縁膜（６５）の堆積のすべては高圧縮技術を含む請求項１に記載の方法。
【請求項３】
前記高圧縮技術は高イオン衝突を伴う請求項２に記載の方法。
【請求項４】
高イオン衝突を得るためバイアスＲＦ電力を使用してライナを堆積するステップをさらに有する請求項１に記載の方法。
【請求項５】
前記シリコンの層の厚さは少なくとも２００ｎｍである請求項１に記載の方法。
【請求項６】
トランジスタの処理方法であって、
シリコン層（４２）の上部にゲート（５４）を設けるステップであって、前記ゲート（５４）は、前記ゲート（５４）の近傍の横方向の側壁にスペーサ（６０）を有するステップと、
前記ゲート（５４）およびスペーサ（６０）の上部に、前記シリコン層（４２）内に歪みを生じさせる高圧縮堆積でエッチ・ストップ層（６３）を形成するステップと、
前記エッチ・ストップ層（６３）の上部に、前記シリコン層（４２）に歪みを生じさせる高圧縮堆積で絶縁膜（６５）を形成するステップと、を有する方法。
【請求項７】
前記ゲート（５４）と前記スペーサ（６０）との間にライナが設けられている請求項６に記載の方法。
【請求項８】
前記エッチ・ストップ層（６３）および絶縁膜（６５）はプラズマ化学気相成長法（ＰＥＣＶＤ）を使用して堆積される請求項６に記載の方法。
【請求項９】
前記ＰＥＣＶＤはより高いイオン衝突を得るためバイアスＲＦ電力を伴う請求項８に記載の方法。
【請求項１０】
前記エッチ・ストップ層（６３）は窒化シリコンを含む請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に集積回路および集積回路の製造方法に関する。より詳細には、本開示は、引張歪み基板を有する半導体ならびにそのような半導体の作製方法に関する。
【背景技術】
【０００２】
半導体製品は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの半導体デバイスの性能を改善すべく、さまざまな技術を利用している。図１は、従来のＭＯＳＦＥＴデバイスを示す。図１のＭＯＳＦＥＴは半導体基板１０上の活性領域内に作製されており、この活性領域は、基板１０に作製されているほかのＩＣ素子から、ＭＯＳＦＥＴの活性領域を電気的に絶縁する浅い（シャロー）トレンチ・アイソレーション１２に囲まれている。
【０００３】
ＭＯＳＦＥＴはゲート電極１４を有し、このゲート電極１４は酸化シリコンまたは酸化物−窒化物−酸化物（ＯＮＯ）などの薄い第１のゲート絶縁物１６によって基板１０にあるチャネル領域から分離されている。ゲート１４は、ゲート１４の抵抗を極力下げるため、通常はポリシリコンなどのドープ半導体材料から形成される。
【０００４】
ＭＯＳＦＥＴのソースとドレインは、ゲート１４の両側に形成された深いソース領域およびドレイン領域１８として設けられる。ソース・シリサイドおよびドレイン・シリサイド２０は、ソース領域およびドレイン領域１８上に形成され、ソース領域およびドレイン領域１８との接触抵抗を低減させるため、基板半導体材料と、コバルト（Ｃｏ）またはニッケル（Ｎｉ）などの金属とを含む化合物を含んでいる。ソース領域およびドレイン領域１８は、ソース・シリサイドおよびドレイン・シリサイド２０の形成深さよりも深く形成されている。ソース領域およびドレイン領域１８に不純物を注入する前に、ゲート１４およびゲート絶縁物１６の周囲にスペーサ２８が形成され、このスペーサ２８は、ゲートの下のチャネル領域に対するソース領域およびドレイン領域１８の横方向の位置を定める注入マスクとして機能する。
【０００５】
同様に、ゲート１４の上部にはシリサイド２４が形成されている。ポリシリコン材料とその上に形成されたシリサイドとを含むゲート構造は、時にポリサイド・ゲートと呼ばれることがある。
【０００６】
さらに、ＭＯＳＦＥＴのソースとドレインは、浅いソース拡張部およびドレイン拡張部２６を有する。ＭＯＳＦＥＴの寸法の縮小化に伴い、ソースとドレイン間の距離が短くなり、これが原因で短チャネル効果が発生し、ＭＯＳＦＥＴの性能が劣化してしまう。チャネルの端部近傍で、深いソース領域とドレイン領域ではなく浅いソース拡張部およびドレイン拡張部２６を使用することは、短チャネル効果を低減させる効果がある。浅いソース拡張部およびドレイン拡張部は、スペーサ２２を形成する前に不純物が注入されており、ゲート１４は、チャネル領域１８に対する浅いソース拡張部およびドレイン２６の横方向の位置を定める注入マスクとして機能する。続いて行うアニーリング中に拡散が起こり、ソース拡張部およびドレイン拡張部２６が僅かにゲート１４の下まで広がる。
【０００７】
ＭＯＳＦＥＴの性能を向上させるための１つの選択肢として、抵抗と電力消費を低減させ、駆動電流、周波数応答および動作速度を向上させるために、シリコンのキャリア移動度を上げることがある。最近注目を集めているキャリア移動度の向上方法として、引張歪みのかかったシリコン材料を使用する方法がある。
【０００８】
「歪み」のかかったシリコンは、シリコン・ゲルマニウム基板上にシリコン層を成長させることによって形成できる。シリコン・ゲルマニウム格子は、格子内に大きなゲルマニウム原子が存在するため、一般に純粋シリコンの格子よりも格子間隔が広くなっている。シリコン格子の原子が、間隔の広いシリコン・ゲルマニウム格子に合わせて並ぶため、シリコン層に引張歪みが生じる。シリコン原子は、基本的には相互に引き離される。シリコン・ゲルマニウム格子中のゲルマニウムの比率が増えれば、シリコン格子にかかる引張歪みが大きくなる。
【０００９】
歪みのない状態のシリコンは、等しい価電子帯を６つ有する。シリコン格子に引張歪みをかけると、価電子帯のうちの４つのエネルギーが増大し、価電子帯のうちの２つのエネルギーが減少する。電子が下位のエネルギー・バンドを通過する際に、量子効果により、実質的に（effectively）重量が３０パーセント減少する。このため、下位のエネルギー・バンドでは電子流の抵抗が低くなる。さらに、電子が受けるシリコン原子核からの振動エネルギーが下がり、このため電子の散乱が、歪みのないシリコンと比べて５００〜１０００倍の割合で減少する。この結果、歪みシリコンでは、歪みのないシリコンと比べキャリア移動度が劇的に増加し、電子の移動度では８０％以上、ホールの移動度では２０％以上の上昇が得られる可能性がある。この移動度の増加は、最大１．５メガボルト／センチメートルの電流界について持続することがわかっている。これらの要因によって、デバイスのサイズをさらに縮小せずにデバイスの速度を３５％向上でき、デバイスの性能の低下を招くことなく電力消費を２５％減少できると考えられている。
【００１０】
歪みシリコン層を使用したＭＯＳＦＥＴの例が図２に示される。このＭＯＳＦＥＴは、歪みシリコンのエピタキシャル層３２が形成されているシリコン・ゲルマニウム層３０を含む基板上に作製されている。このＭＯＳＦＥＴは、深いソース領域およびドレイン領域１８、浅いソース拡張部およびドレイン拡張部２６、ゲート酸化膜１６、スペーサ２８，２２に囲まれたゲート１４、シリサイドのソース接合部およびドレイン接合部２０、シリサイド・ゲート接合部２４、ならびに浅いトレンチ・アイソレーション１２を有する従来のＭＯＳＦＥＴ構造を使用している。ＭＯＳＦＥＴのチャネル領域は歪みシリコン材料を含んでおり、ソースとドレイン間のキャリア移動度が向上している。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図２のタイプの歪みシリコンＭＯＳＦＥＴの好ましくない特性の１つに、シリコン・ゲルマニウムのバンド・ギャップがシリコンのバンド・ギャップよりも低い点がある。言い換えれば、電子を伝導帯に移動させるのに必要なエネルギーの量が、シリコン・ゲルマニウム格子のほうがシリコン格子よりも平均的に少ない。この結果、シリコン・ゲルマニウムにソース領域およびドレイン領域を形成したデバイスの接合リーク（junction leakage）が、シリコンにソース領域およびドレイン領域を形成した同等のデバイスよりも大きくなる。
【００１２】
図２のタイプの歪みシリコンＭＯＳＦＥＴの別の好ましくない特性に、シリコン・ゲルマニウムの誘電率がシリコンの誘電率よりも高い点がある。この結果、シリコン・ゲルマニウムを採用したＭＯＳＦＥＴは寄生容量が大きく、このためデバイスの電力消費が大きくなり、駆動電流および周波数応答が低下する。
【００１３】
このため、ＭＯＳＦＥＴの設計に歪みシリコンを採用することによって得られる利点は、シリコン・ゲルマニウム基板を使用することで生じる不都合によって一部打ち消されてしまう。
【００１４】
このため、シリコン上に層を高圧縮堆積することで、シリコンに歪みをかけるＭＯＳＦＥＴ製造プロセスが必要とされている。また、シリコン・ゲルマニウム層を変えずに、シリコンＭＯＳＦＥＴの引張歪みを増大させることが必要とされている。さらに、歪みシリコンを使用してキャリア移動度を上げることが必要とされている。
【課題を解決するための手段】
【００１５】
代表的な一実施形態は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成するための方法に関する。この方法は、上部にゲートが形成されている基板を提供するステップと、前記基板の上部のシリコンの層の上部に位置するゲートおよびゲート絶縁物の周りにスペーサ層を堆積させ、スペーサを形成するステップ、前記スペーサ、前記ゲート、および前記シリコンの層の上部にエッチ・ストップ層を堆積するステップ、前記エッチ・ストップ層の上部に絶縁膜を堆積するステップのうちの少なくとも１つの堆積ステップを実行するステップとを有する。前記スペーサ層の堆積、エッチ・ストップ層の堆積、および絶縁膜の堆積のうちの少なくとも１つは、高圧縮堆積を含んでおり、これによって前記シリコンの層内の引張歪みを増大させる。
【００１６】
別の代表的な実施形態は、その上にシリコン材料の層が形成されているシリコン・ゲルマニウムの層、ならびに前記シリコン層に形成されているゲート絶縁層と、前記ゲート絶縁層に形成されているゲート導電層とのうちの少なくとも１つを含む基板を提供するステップを有する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成するための方法に関する。この方法は、前記シリコン層の上にゲートおよびゲート絶縁物を形成するために前記ゲート導電層およびゲート絶縁層をパターニングするステップと、前記ゲートおよびゲート絶縁物の周りにスペーサを形成するステップと、前記スペーサおよび前記ゲートの上部にエッチ・ストップ層を形成するステップと、前記シリコンの層を圧縮する高圧縮堆積プロセスにおいて前記エッチ・ストップ層の上部に層間絶縁膜を形成して、前記シリコンの層内の引張歪みを増大させるステップとを有する。
【００１７】
別の代表的な実施形態は、シリコン層の上部にゲートを設けるステップであって、前記ゲートは、前記ゲートの近傍の横方向の側壁にスペーサを有するステップと、前記ゲートおよびスペーサの上部に、前記シリコン層内に歪みを生じさせる高圧縮堆積でエッチ・ストップ層を形成するステップと、前記エッチ・ストップ層の上部に、前記シリコン層に歪みを生じさせる高圧縮堆積で絶縁膜を形成するステップとを有するトランジスタの処理方法に関する。
【００１８】
本発明のその他の主要な特徴および効果は、添付の図面、詳細な説明および添付の特許請求の範囲を検討すれば、当業者にとって明らかであろう。
【発明を実施するための最良の形態】
【００１９】
以下に、本開示の代表的な実施形態を添付の図面を参照して記載する。図面において、同一の参照符号は同じ要素を参照している。
【００２０】
図３ａ〜３ｉは、代表的な一実施形態に従って歪みシリコンＭＯＳＦＥＴデバイスの製造中に形成される構造を示す。図３ａは、表面にシリコンのエピタキシャル層４２が形成されているシリコン・ゲルマニウムの層４０を含む構造を示す。シリコン・ゲルマニウム層４０の組成は、好ましくはＳｉ１−ｘＧｅｘであり、ｘは約０．２、より一般的には０．１〜０．３の範囲にある。
【００２１】
シリコン・ゲルマニウム層４０は、通常はシリコン・ウェハに成長させる。シリコン・ゲルマニウムは、例えば、化学気相成長法を使用して、Ｓｉ２Ｈ６（ジシラン）とＧｅＨ４（ゲルマン）を原料ガスとして、基板温度６００〜９００℃、Ｓｉ２Ｈ６分圧３０ｍＰａ、ＧｅＨ４分圧６０ｍＰａで成長させ得る。別法によるプロセスではＳｉＨ４（シラン）を使用してもよい。シリコン・ゲルマニウム材料の成長は、上記の比率を使用して開始してもよいし、別の実施形態では組成に勾配をつけるために、ＧｅＨ４の分圧を低圧またはゼロから段階的に上げていってもよい。シリコン・ゲルマニウム層の厚さは、特定の用途に応じて決定され得る。歪みシリコン層４２を成長させるシリコン・ゲルマニウム基板４０の上部は、均一な組成を有している必要がある。
【００２２】
シリコン層４２は、好ましくは化学気相成長法（ＣＶＤ）を使用して、分圧３０ｍＰａのＳｉ２Ｈ６を原料ガスとして、基板温度約６００〜９００℃で成長させる。シリコン層４２は、好ましくは膜厚２００ナノメートルに成長させる。
【００２３】
さらに図３ａに示すように、シリコン層４２上にゲート絶縁層４４が形成される。ゲート絶縁層４４は、通常は酸化シリコンであるが、酸化物−窒化物−酸化物（ＯＮＯ）などの別の材料であってもよい。酸化物は、歪みシリコン層の熱酸化によって成長させることもできるが、好ましくは化学気相成長法によって堆積される。
【００２４】
ゲート絶縁層４４の上にゲート導電層４６が形成される。ゲート導電層４６は、通常はポリシリコンを含むが、別法としてゲルマニウムを注入したポリシリコンなどの別の材料を含んでもよい。
【００２５】
ゲート導電層４６は、下部反射防止コーティング（ＢＡＲＣ）とも呼ばれる下部ハードマスク層４８と、上部ハードマスク層５０とを含む二層ハードマスク構造で被覆される。下部ハードマスク層４８は通常は酸化シリコン（ＳｉＯ２など）であり、上部ハードマスク層５０は通常は窒化シリコン（Ｓｉ３Ｎなど）である。
【００２６】
シリコン・ゲルマニウム基板には、浅いトレンチ・アイソレーション５２も形成されている。浅いトレンチ・アイソレーションは、側壁をテーパー形状としたトレンチをシリコン・ゲルマニウム層４０とシリコン層４２に形成し、熱酸化を短時間行ってから、低圧ＣＶＤ（ＬＰＣＶＤ）ＴＥＯＳまたは常圧オゾンＴＥＯＳなどによって、酸化シリコンの層を、トレンチを埋めるのに十分な厚さに堆積することによって形成できる。次に、化学的機械研磨またはエッチ・バック・プロセスなどによってシリコン酸化層を緻密化および平坦化させ、シリコン層４２の表面とほぼ同じ高さの浅いトレンチ・アイソレーション５２を露出させる。
【００２７】
図３ｂは、ゲート５４と自己整合ゲート絶縁物５６を形成するため、図３ａの構造を、ゲート導電層およびゲート絶縁層をパターニングした後の状態を示す。パターニングは、一連の異方性エッチングを使用して行われ、フォトレジスト・マスクをエッチ・マスクとして使用して上部ハードマスク層５０をパターニングしてから、パターニングした上部ハードマスク層５０をエッチ・マスクとして使用して下部ハードマスク層４８をパターニングして、パターニングした下部ハードマスク層４８をエッチ・マスクとして使用してポリシリコンをパターニングし、ゲート５４をハードマスクとして使用してゲート絶縁層をパターニングする。下部ハードマスク層４８の膜厚は、図３ｂに示すように、ゲート絶縁層のパターニングの後、下部ハードマスク層の一部が保護キャップ５８としてゲート上に残るような膜厚に選択される。
【００２８】
図３ｃは、図３ｂの構造に、ゲート５４、ゲート絶縁物５６および保護キャップ５８の周りにスペーサ６０を形成した後の状態を示す。スペーサ６０は、好ましくは、保護材料を共形的な（conformal）層に堆積してから、異方性エッチングを行って、垂直面以外から保護材料を除去してスペーサ６０を残すことで形成される。スペーサ６０は、好ましくは酸化シリコンまたは窒化シリコンから形成される。
【００２９】
代表的な一実施形態では、スペーサ６０の形成時に用いる共形的な層は、プラズマ化学気相成長法（ＰＥＣＶＤ）プロセスを使用して堆積される。このＰＥＣＶＤプロセスは、好ましくはシリコン層４２に引張歪みをかける高圧縮堆積（high compression deposition）である。高圧縮堆積は、バイアスＲＦ電力をかけ、これによりシリコン層４２に高いイオン衝突を与えて圧縮することにより行うことができる。
【００３０】
図３ｄは、図３ｃの構造の、ゲート５４、保護キャップ５８、スペーサ６０およびシリコン層４２の上にエッチ・ストップ層（ＥＳＬ）６３を共形的に堆積させた後の状態を示す。代表的な一実施形態では、エッチ・ストップ層６３は、シリコン層４２の引張歪みを増大させるため、高圧縮を伴うＰＥＣＶＤプロセスによって堆積させる。高圧縮堆積は、高いイオン衝突により行うことができる。
【００３１】
図３ｅは、図３ｄの構造に、層間絶縁（ＩＬＤ）膜６５を堆積した後の状態を示す。ＩＬＤ膜６５は、エッチ・ストップ層６３の上に共形的に堆積される。ＩＬＤ膜６５は、好ましくは高圧縮ＰＥＣＶＤプロセスによって堆積される。高圧縮堆積は、引張歪みをかけてシリコン層４２内の圧縮を増大させ、これによりキャリア移動度を高める。
【００３２】
ライナ層または別のスペーサ層などのほかの層を堆積してもよい。シリコン層４２内の引張歪みを増大させるため、このような追加層も高圧縮堆積技術によって堆積してもよい。
【００３３】
図３ａ〜３ｅに示す処理は好ましい本実施形態を示すものであるが、さまざまな代替例を実施することができる。したがって、本発明に従って各種の実施形態を実施することができる。一般に、このような実施形態は、シリコン・ゲルマニウム層上に設けた歪みシリコンのチャネル領域と、ゲート両側に設けたシリコン領域内に形成したソース領域およびドレイン領域とを有するＭＯＳＦＥＴを含んでいる。ソース領域とドレイン領域は、シリコン領域の深さよりも深く形成されることはなく、このため従来のシリコン・ゲルマニウムを使用した実装での好ましくない接合リークと寄生容量が減少する。
【００３４】
代替の実施形態では、ＳｉＧｅの処理後に炉拡散を使用して、湿式酸化の洗浄サイクルを実行することでＳｉＧｅ以外の材料を処理することができる。この湿式酸化サイクルでは、高温Ｈ２Ｏ酸化が行われ、Ｇｅが、揮発性を有するＧｅの酸化物に変換される。このようなプロセスを繰り返し、汚染を検出限界以下まで低減させることができる。
【００３５】
別の代替実施形態では、歪みＳｉ技術を、完全欠乏型（fully depleted）シリコン・オン・インシュレータ（ＳＯＩ）と組み合わせてもよい。しかし、歪みシリコンは下層のＳｉＧｅ層に支持されており、ＳｉＧｅを除去すると歪みが消失することもあるという課題がある。ＳｉＧｅと同等の格子定数を有する単結晶の高（Ｈｉｇｈ）ｋ材料を導入することで、歪みを維持することができる。例えば、ＤｙＳｉＯ３またはＧｄＳｉＯ３によって２０％ＳｉＧｅを得ることができる。
【００３６】
別の代替実施形態では、シリコン・ダイの上面にエポキシ封止やその他の適切な材料の封止が設けられる。封止材料の特性を変えることにより、シリコン・ダイ内の応力を変えて、引張応力を生じさせることができる。上記したように、引張応力によりキャリア移動度が改善され、デバイス速度が改善される。引張応力を増加させる別の方法として、ドーム形状の金属基板を用いて、その上にダイを配置する方法がある。ドーム形状は、プレス加工（stamping）またはエッチングによって製造することができる。ドーム形状は、シリコン・ダイに物理的応力をかけ、引張応力を生じさせる。
【００３７】
図４は、図３ａ〜３ｅの好ましい実施形態、上述した代替例およびその他の代替例を包含するプロセス・フローを示す。最初に、操作８０で基板を提供する。基板は、シリコン・ゲルマニウムの層を含み、その上にシリコンの層が形成されている。基板はさらに、歪みシリコン層上に形成されたゲート絶縁物と、ゲート絶縁物上に形成されたゲートとを有する。操作８２で、ゲートおよびゲート絶縁物の周りにスペーサ層を堆積し、スペーサを形成する。代表的な一実施形態では、圧縮を生じさせ、このため下部のシリコン層内に引張歪みを生じさせる高圧縮法によってスペーサ層を堆積する。
【００３８】
操作８４で、ゲート、スペーサおよびシリコン層の上部にエッチ・ストップ層を共形的に設ける。代表的な一実施形態では、エッチ・ストップ層は、シリコン層内の引張歪みを増大させる高圧縮法によって堆積する。操作８６で、エッチ・ストップ層の上部に層間絶縁（ＩＬＤ）膜を堆積する。別の実施形態では、任意の層材料を堆積してもよい。代表的な一実施形態では、ＩＬＤ膜は、高圧縮ＰＥＣＶＤプロセスによって堆積する。高圧縮堆積は、操作８２，８４，８６の堆積のうちの少なくとも１つに使用され得る。別の実施形態では、３つの操作８２，８４，８６の全てに高圧縮堆積が使用されてもよい。操作８８で、構造の処理が行われ、これには、ソース領域およびドレイン領域のためのコンタクト、金属相互接続、ＩＭＤ層およびパッシベーション層などのさまざまな任意の特徴の形成が含まれる。
【００３９】
上記のプロセスに記載した作業が、ほかの作業と共に行われないわけでは必ずしもなく、形成する特定の構造によっては、上記のプロセスに別の作業を取り入れてもよいことは、当業者にとって明らかであろう。例えば、特に中間の処理作業は前述の作業と共に実行することができ、このような作業には、処理作業の間に実施されるパッシベーション層または保護膜の形成および除去、フォトレジスト・マスクやその他のマスク層の形成および除去、ドーピングおよび逆ドーピング（counter-doping）、洗浄、平坦化やその他の作業などがある。
【００４０】
代表的な実施形態の記載に記載したプロセスは、ウェハ全体など基板全体に実行する必要はなく、基板の一部に選択的に実行してもよい。このため、図面に例示し上に記載した実施形態が現時点での好適な実施形態ではあるが、これらの実施形態は例に過ぎないということを理解されたい。本発明は、特定の実施形態に限定されず、特許請求の範囲に記載されている発明およびその均等物の範囲に含まれる各種の変更例、組合せ、入れ替えに及ぶ。
【図面の簡単な説明】
【００４１】
【図１】従来の処理に従って形成された従来のＭＯＳＦＥＴの模式断面図である。
【図２】従来の処理に従って形成された、図１のＭＯＳＦＥＴの形成に使用する歪みシリコンＭＯＳＦＥＴデバイスの模式断面図である。
【図３ａ】代表的な一実施形態によるＭＯＳＦＥＴデバイスの製造時に形成される構造の模式断面図である。
【図３ｂ】代表的な一実施形態によるＭＯＳＦＥＴデバイスの製造時に形成される構造の模式断面図である。
【図３ｃ】代表的な一実施形態によるＭＯＳＦＥＴデバイスの製造時に形成される構造の模式断面図である。
【図３ｄ】代表的な一実施形態によるＭＯＳＦＥＴデバイスの製造時に形成される構造の模式断面図である。
【図３ｅ】代表的な一実施形態によるＭＯＳＦＥＴデバイスの製造時に形成される構造の模式断面図である。
【図４】代表的な一実施形態および別の実施形態を包含するプロセス・フローである。
【図１】
2006517343.tif 000003
【図２】
2006517343.tif 000004
2006517343.tif 000005
2006517343.tif 000006
【図４】
2006517343.tif 000007
【手続補正書】
【提出日】平成16年11月3日(2004.11.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成するための方法であって、上部にゲート（５４）が形成されている基板（４０）を提供するステップと、
前記基板（４０）の上部のシリコンの層（４２）の上部に位置する前記ゲート（５４）およびゲート絶縁物（５６）の周りにスペーサ層を堆積させ、スペーサ（６０）を形成するステップと、
前記スペーサ（６０）、前記ゲート（５４）、および前記シリコンの層（４２）の上部にエッチ・ストップ層（６３）を堆積するステップと、
前記エッチ・ストップ層（６３）の上部に絶縁膜（６５）を堆積するステップとを有し、
前記スペーサ層の堆積、エッチ・ストップ層（６３）の堆積、および絶縁膜（６５）の堆積のうちの少なくとも１つは、前記シリコンの層（４２）内の引張歪みを増大させるための高圧縮堆積を含む方法。
【請求項２】
スペーサ層の堆積、エッチ・ストップ層（６３）の堆積、および絶縁膜（６５）の堆積のすべては高圧縮堆積技術を含む請求項１に記載の方法。
【請求項３】
前記高圧縮技術は高イオン衝突を伴う請求項２に記載の方法。
【請求項４】
高イオン衝突を得るためバイアスＲＦ電力を使用してライナを堆積するステップをさらに有する請求項１〜３のいずれか１項に記載の方法。
【請求項５】
前記シリコンの層（４２）の厚さは少なくとも２００ｎｍである請求項１〜４のいずれか１項に記載の方法。
【請求項６】
前記ゲート（５４）と前記スペーサ（６０）との間にライナが設けられている請求項１〜５のいずれか１項に記載の方法。
【請求項７】
前記エッチ・ストップ層（６３）および絶縁膜（６５）はプラズマ化学気相成長法（ＰＥＣＶＤ）を使用して堆積される請求項１〜６のいずれか１項に記載の方法。
【請求項８】
前記ＰＥＣＶＤはより高いイオン衝突を得るためバイアスＲＦ電力を伴う請求項７に記載の方法。
【請求項９】
前記エッチ・ストップ層（６３）は窒化シリコンを含む請求項１〜８のいずれか１項に記載の方法。
【請求項１０】
前記基板（４０）はシリコン−ゲルマニウム層を含む請求項１〜９のいずれか１項に記載の方法。
【請求項１１】
前記ゲート（５４）の両側の前記シリコンの層（４２）にソース領域およびドレイン領域を形成するステップをさらに有し、前記ソース領域およびドレイン領域の深さは前記シリコンの層（４２）の層の深さを越えない請求項１〜１０のいずれか１項に記載の方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
米国特許第６，４９２，２１６号公報は、引張歪みまたは圧縮歪みのかかったチャネル領域を有するＭＯＳＦＥＴトランジスタを形成する方法を開示している。この方法では、炭素原子の導入を伴うシリコンまたはシリコン・ゲルマニウム層のエピタキシャル成長が行われる。得られたシリコン−ゲルマニウム−炭素層の炭素濃度により、チャネル領域に求められる２軸の引張歪みまたは圧縮歪みが制御される。
半導体メーカーは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの半導体デバイスの性能を改善すべく、さまざまな技術を利用している。図１は、従来のＭＯＳＦＥＴデバイスを示す。図１のＭＯＳＦＥＴは半導体基板１０上の活性領域内に作製されており、この活性領域は、基板１０に作製されているほかのＩＣ素子から、ＭＯＳＦＥＴの活性領域を電気的に絶縁する浅い（シャロー）トレンチ・アイソレーション１２に囲まれている。


【国際調査報告】
2006517343.tif 000008
2006517343.tif 000009
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