(57)【要約】アクティブマトリクスディスプレイは、表示素子を駆動するために画素に信号を供給する列ドライバを有し、列ドライバは第１の表示素子駆動レベル数を提供するデジタル／アナログ変換回路を含んでいる。各画素内で、第１の表示素子駆動レベル数は、より大きな第２の画素階調数に変換される。これは、マルチレベルデジタル／アナログ変換を画素内レベル生成に組み合わせるものであり、ＤＡＣの複雑性を低減することができるため、例えば低温ポリシリコン処理を使用してディスプレイ基板上に集積させることができる。
2006500613.tif 000002
【特許請求の範囲】
【請求項１】
表示素子および切替装置をそれぞれ備える、共通基板上に設けられた画素の配列と、
前記表示素子を駆動するために前記画素に信号を供給し、デジタル／アナログ変換回路を含み、また２よりも大きい第１の表示素子駆動レベル数を提供する列ドライバとを備えるアクティブマトリクスディスプレイであって、
各画素が、前記第１の表示素子駆動レベル数を、より大きな第２の画素階調数に変換する手段を備える、アクティブマトリクスディスプレイ。
【請求項２】
前記変換する手段が、各画素内に、異なる領域を有する少なくとも第１および第２表示素子を備える、請求項１に記載のディスプレイ。
【請求項３】
前記第１および第２表示素子が１：２の比率で領域を有する、請求項２に記載のディスプレイ。
【請求項４】
前記変換する手段が、各画素内に、電荷再配分回路要素を備える、請求項１に記載のディスプレイ。
【請求項５】
前記電荷再配分要素が、２つの表示素子と、前記画素への入力と第１表示素子との間の入力スイッチと、前記第１および第２表示素子の間の電荷再配分スイッチとを備える、請求項４に記載のディスプレイ。
【請求項６】
前記デジタル／アナログ回路が、５ビットデジタルワードを受信する、請求項１乃至５のいずれかに記載のディスプレイ。
【請求項７】
前記デジタル／アナログ回路の出力が３２未満のレベル数を備える、請求項６に記載のディスプレイ。
【請求項８】
前記出力デジタル／アナログ回路が２２の可能なレベルを備える、請求項７に記載のディスプレイ。
【請求項９】
６ビット駆動信号から、各表示素子に供給する前記第１のレベル数の１つまたは複数を選択する信号を得るコンバータを更に備える、請求項１乃至８のいずれかに記載のディスプレイ。
【請求項１０】
前記コンバータが、３で除算を行い且つ除数および余りを提供する除算器を備える、請求項９に記載のディスプレイ。
【請求項１１】
前記除数が前記第１のレベル数のいずれを前記表示素子の一方または両方に供給するかを決定し、また前記余りがこの決定されたレベルが供給される前記表示素子の１つまたは複数を決定する、請求項１０および請求項２に記載のディスプレイ。
【請求項１２】
隣接レベルが、前記決定されたレベルが供給されない前記表示素子に供給される、請求項１１に記載のディスプレイ。
【請求項１３】
複数の行導線を備え、多数の行導線が各画素内の前記多数の表示素子に対応する各画素行に関連付けられている、請求項１乃至１２のいずれかに記載のディスプレイ。
【請求項１４】
各画素が、各画素の前記表示素子のデジタル駆動値を記憶するメモリ要素を備える、請求項１乃至１３のいずれかに記載のディスプレイ。
【請求項１５】
前記デジタル／アナログ回路が前記共通基板上に設けられている、請求項１乃至１４のいずれかに記載のディスプレイ。
【請求項１６】
前記画素配列と前記デジタル／アナログ回路とが、低温ポリシリコン処理を用いて形成されている、請求項１５に記載のディスプレイ。
【請求項１７】
第１および第２表示素子を有する表示画素に第１および第２駆動電圧を供給し、前記第１および第２駆動電圧が、２よりも多い出力レベルを有するデジタル／アナログコンバータの２つの隣接する駆動電圧レベルから選択され、
前記画素内で、前記第１および第２レベル間の駆動電圧に対応する中間階調を生成することを含む、アクティブマトリクスディスプレイを駆動する方法。
【請求項１８】
前記第１表示素子が第１領域を有し、また前記第２表示素子が前記第１領域と異なる第２領域を有し、領域加重を使用して前記中間階調を生成する、請求項１７に記載の方法。
【請求項１９】
前記第１および第２駆動電圧が、６ビットデータ信号を３で除算して且つ除数および余りを提供することにより、６ビットデータ信号から得られた５ビット入力を受信するデジタル／アナログコンバータによって提供される、請求項１８に記載の方法。
【請求項２０】
前記除数が前記第１駆動電圧を決定し、また前記余りが前記第１および第２駆動電圧が同一であるかまたは異なるかを決定する、請求項１９に記載の方法。
【請求項２１】
画素の複数のサブ行が順にアドレス指定され、各サブ行が各画素の各表示素子を備える、請求項１８〜２０のいずれかに記載の方法。
【請求項２２】
画素の複数の行が順にアドレス指定され、各行が１回目に表示素子の両方をアドレス指定し、また２回目に前記第２表示素子を再アドレス指定するためにアドレス指定される、請求項１８〜２０のいずれかに記載の方法。
【請求項２３】
前記表示素子間の電荷共有を使用して、前記中間階調を生成する、請求項１７に記載の方法。
【請求項２４】
前記第１および第２駆動電圧が、５ビット入力を受けるデジタル／アナログコンバータによって供給される、請求項２３に記載の方法。
【請求項２５】
前記駆動電圧が、前記アクティブマトリクスディスプレイの前記アクティブプレート上に集積される列駆動回路から提供される、請求項１７〜２４のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクスディスプレイに関し、特にデジタル／アナログ変換回路を使用して画素を多数の階調に駆動するアクティブマトリクスディスプレイに関する。
【背景技術】
【０００２】
アクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）は、アクティブマトリクスディスプレイのよく知られた一例である。このようなディスプレイにおいて、アクティブプレートとパッシブプレートとの間には液晶が挟まれている。アクティブプレートは電界を液晶に与える多数の電極を含んでおり、また電極は一般に配列中に配置されている。画素電極の行および列に沿って延在する行および列電極は、各画素電極を駆動する駆動薄膜トランジスタを接続し、駆動する。
【０００３】
行および列電極は薄膜トランジスタを制御するよう駆動され、対応する画素電極に蓄積される電荷が制御される。各画素は、画素の電荷を維持するコンデンサを含んでいてもよい。
【０００４】
１つの問題は、送られてくる信号をデコードし、また行および列電極を駆動するのに必要な回路を提供することにある。一般に、このような駆動回路は、画素配列の外側周辺に配置される。
【０００５】
現在、ＡＭＬＣＤのガラス上にドライバＩＣの一部の機能を集積化するための、低温ポリシリコン（ＬＴＰＳ）の使用に多くの関心が寄せられている。集積化により、ＩＣ費用の一部が節約されるようになり、ディスプレイを更にコンパクトにすることが可能である。集積化が望ましい機能の１つは、デジタル入力データを、ＬＣ画素の送信を調整するのに必要なアナログ電圧に変換するのに使用されるデジタル／アナログコンバータ（ＤＡＣ）である。ビット／画素数が増加すると、ガラス上のＤＡＣは著しく複雑になる。これは、変換精度の高いＤＡＣ（少なくともＬＴＰＳで実現可能なもの）がガラス上で大きな面積を占め、シリコン基板上の同等のＤＡＣに費用競争力で劣ってしまうからである。これは、特に色が非常に徐々に変化する画像における目に見える不快な視覚的人為現象を回避できない場合に、映像および静止画像が６ビット／画素を必要とするため、問題である。
【０００６】
各画素を１ビットデータで駆動する様々な駆動方式が知られている。これは、複雑な駆動回路を必要としなくてすむが、もちろん低画質という犠牲を伴う。１ビット駆動方式で、画素から、少数の階調であるが、階調出力を生成する様々な技術も知られている。これらの技術の１つは、「領域加重グレースケーリング("area weighted grey scaling")」である。このアプローチにおいては、画素はより小さなサブ画素領域に分割され、これらは異なる面積を有することができる。例えば、１：２の比率の面積を有する２つのサブ画素を１ビットデータで駆動して、４つの異なる光強度出力を提供することができる。
【０００７】
本発明によれば、
表示素子および切替え装置をそれぞれが備え、共通基板上に設けられた画素の配列と、
表示素子を駆動するために画素に信号を供給し、デジタル／アナログ変換回路を含み、２よりも大きな第１表示素子駆動レベル数を提供する列ドライバとを備え、
各画素が第１の表示素子駆動レベル数をより大きな第２の画素階調数に変換する、アクティブマトリクスディスプレイが提供される。
【０００８】
この構成では、マルチレベルデジタル／アナログ変換と画素内レベル生成とを組み合わせている。これにより、ＤＡＣの複雑さが軽減されるので、例えば低温ポリシリコン処理を用いてディスプレイ基板上にＤＡＣを集積化することができる。
【０００９】
変換する手段は、各画素内に、異なる領域を有する少なくとも第１および第２表示素子（すなわち、サブ画素）を含んでいてもよい。このように、加重階調駆動を画素内で使用する。
【００１０】
そのため、第１および第２表示素子は、１：２の比率で領域を有することができる。この場合、いずれかの２つの駆動レベルに対し、２つの付加的な中間階調レベルを生成することが可能である。従って、２つの駆動レベルがＤＡＣの２つの隣接するレベルである場合、２つの付加的中間レベルが生成される。
【００１１】
別の実施例において、変換する手段は、各画素内で、電荷再配分回路要素を含んでいてもよい。これは、代わりの画素内レベル生成を行うものである。例えば、２つの表示素子（サブ画素）を、画素に対する入力と第１表示素子との間の入力スイッチと、第１および第２表示素子間の電荷再配分スイッチと共に使用することができる。
【００１２】
２ビット画素内レベル生成により、上述した２つの例のように、６ビット出力（６４レベル）を行う場合、５ビットのデジタル／アナログ回路を使用することができる。実際、必要となるのは５ビットＤＡＣの３２の全出力よりも少ない出力であるため、回路が更に簡素化される。
【００１３】
例えば、領域加重変換において６ビット駆動方式を実現するのに、２２の可能なレベルが必要となる。６ビット駆動信号から変換を行うには、各表示素子に第１レベル数のどれ（あるいはどの対）を供給するかを選択する信号を得るのにコンバータを設けることができる。
【００１４】
このコンバータは好適には、３で除算し、除数と余りを得る除算器を含んでいる。従って、６４ビット信号は３で除算されて、０〜２１の間の除数が得られ、また余りは０、１または２となる。
【００１５】
領域加重の場合、除数は第１のレベル数のどれを表示素子の一方または両方に供給するのかを決定し、または余りはこの決定されたレベルがどの単一または複数の表示素子に与えられるのかを決定する。
【００１６】
そして、隣接レベル、例えば次の高レベルが、決定されたレベルが与えられない表示素子（存在する場合）に供給される。従って、レベルｎは両方の表示素子に第１輝度に対して供給され、レベルｎおよびｎ＋１は第２輝度に対して供給され、またレベルｎ＋１およびｎは第３輝度に対して供給される。
【００１７】
各画素は更に、各画素の表示素子のデジタル駆動値を記憶するメモリ要素を含んでいてもよい。例えば、加重階調技術をまた、動作のスタンバイモードに使用することもできる。
【００１８】
本発明はまた、
第１および第２駆動電圧を第１および第２表示素子を有する表示画素に供給し、第１および第２駆動電圧が、２を越えるアナログ出力レベル数を有するデジタル／アナログコンバータへの２つの隣接する駆動電圧レベルから選択され、
画素内で、第１および第２レベル間の駆動電圧に対応する中間階調を生成することを含む、アクティブマトリクスディスプレイの駆動方法を提供する。
【００１９】
この方法は、アナログ駆動方式と画素内レベル生成とを組み合わせている。第１表示素子は第１領域を有することができ、また第２表示素子は第１領域と異なる第２領域を有することができるので、領域加重を使用して中間階調を生成することができる。
【００２０】
あるいは、表示素子間の電荷共有を使用して、中間階調を生成することができる。
【００２１】
アナログ駆動電圧は、アクティブマトリクスディスプレイのアクティブプレート上に集積化可能な列駆動回路から提供され、またＤＡＣの複雑さは画素内変換によって軽減される。
【００２２】
一例において、６ビットデータ信号を３で除算し、除数と余りを得ることによって、６ビットデータ信号からＤＡＣの５ビット入力を得る。そして、除数によって第１駆動電圧が決定され、また余りによってどのようにサブ画素を制御するのかが決定される。
【００２３】
次に、本発明をより良く理解するために、添付図面を参照して例として実施例を説明する。
【００２４】
ちなみに、どの図面も一定の比例に拡大していない。同様または対応する構成要素には一般に、異なる図面において同一の参照符号が与えられている。
【発明を実施するための最良の形態】
【００２５】
図１は、アクティブマトリクス液晶ディスプレイの従来の画素構造を示している。ディスプレイは、行および列の画素の配列として配置されている。画素の各行は共通行導線１０を共有しており、また画素の各列は共通列導線１２を共有している。各画素は、列導線１２と共通電極１８との間で直列に配置された薄膜トランジスタ１４と液晶セル１６とを含んでいる。トランジスタ１４は、行導線１０上に与えられた信号によってオン／オフ切替される。従って、行導線１０は、画素の連接する行の各トランジスタ１４のゲート１４ａに接続されている。各画素は、次の行電極、前の行電極、あるいは別のコンデンサ電極に対する一端部２２に接続されている蓄積コンデンサ２０を別途含んでいる。このコンデンサ２０は駆動電圧を蓄積するので、トランジスタ１４がオフに切り替わった後でも液晶セル１６全体で信号が維持される。
【００２６】
所望の電圧に液晶セル１６を駆動して必要な階調を得るために、行導線１０上の行アドレスパルスに同期して、適切なアナログ信号を列導線１２に与える。この行アドレスパルスは薄膜トランジスタ１４をオンにするので、列導線１２は液晶セル１６を所望の電圧まで帯電させ、また蓄積コンデンサ２０を同じ電圧まで帯電させることができる。行アドレスパルスの終わりに、トランジスタ１４はオフになり、他の行がアドレス指定されると蓄積コンデンサ２０はセル１６全体で電圧を維持する。蓄積コンデンサ２０は液晶漏れの影響を軽減し、液晶セルキャパシタンスの電圧依存によって生じる画素キャパシタンスの百分率変化を小さくする。
【００２７】
行は順次アドレス指定されるので、１フレーム期間で全ての行がアドレス指定され、また次のフレーム期間内でこれらはリフレッシュされる。
【００２８】
図２に示すように、行駆動回路３０によって行アドレス信号が、また列アドレス回路３２によって画素駆動信号が表示画素の配列３４に供給される。列アドレス回路は、デジタル制御信号、例えば６ビット制御信号を、ＤＡＣに連接する列導線１２を駆動する適切なアナログレベルに変換するデジタル／アナログコンバータ（ＤＡＣ）を含んでいる。
【００２９】
例えば６ビットＤＡＣなど、大きなＤＡＣを画素配列の基板上に集積化するのは難しいが、この集積化は多くの理由から望ましい。従って、本発明は、階調分解能を維持しながらも、ＤＡＣ回路を簡素化することに関連している。
【００３０】
本発明によるディスプレイの第１例を図３に示すが、ここでは図１および２と同一の参照番号を同一の構成要素に対して使用している。
【００３１】
各画素は、図３に概略的に示すように、１：２の比率の領域を有する（少なくとも）第１および第２表示素子４０、４２、すなわちサブ画素を含んでいる。これにより、加重階調駆動を行うことが可能となる。各サブ画素４０、４２はサブ行導線１０ａ、１０ｂを使用してアドレス指定されるので、画素の行の２倍のサブ行導線が存在する。好適な例において、６ビットＤ／Ａ変換精度よりも低いデータがサブ画素に供給され、またサブ画素を異なる階調に駆動することによって付加的な精度が生成される。
【００３２】
サブ画素４０は連接する画素回路４４を有しており、またサブ画素４２は連接する画素回路４６を有している。これらの画素回路は図１に示すとおりであるが、多数の異なる特定の既知の画素回路設計が存在することが理解されよう。各サブ画素も、共有列導線１２によって駆動される。従って、列ドライバ３２からの出力数、よってＤＡＣの数は、全画素の列の数に依然として等しい。
【００３３】
あるいは、各サブ画素に対して別個の列を設けることもできるが、サブ画素は共通行電極を共有することができる。これにより列駆動回路の複雑さが増大してしまうが、サブ画素の対に印加される電圧は密接に関連しており、隣接する階調電圧であるため、著しい増大ではない。
【００３４】
サブ画素は、以下のように、同一の階調または次の階調に駆動される。
【００３５】
サブ画素４２ サブ画素４４ 効果的画素出力
ｎ                    ｎ                    ｎ
ｎ＋１                ｎ                    ｎ＋１／３
ｎ                    ｎ＋１                ｎ＋２／３
この構成は、マルチレベルデジタル／アナログ変換と領域加重階調技術とを組み合わせている。これにより、ＤＡＣの複雑さが軽減されるので、例えば低温ポリシリコン処理を用いてディスプレイ基板上にＤＡＣを集積化することができる。
【００３６】
この具体的な実施では、各対またはＤＡＣが提供する階調間に２つの付加的な階調を導入している。この場合、階調ｎおよびｎ＋１はＤＡＣによって提供され、また階調ｎ＋１／３およびｎ＋２／３はこれらの階調を異なるサブ画素に供給した結果生成される。従って、ＤＡＣがｍ個の階調を提供する場合、領域加重階調技術ではＤＡＣが提供する階調の各対に対して２つの新しいレベルが生成される。ｍ−１個の対が存在するので、２（ｍ−１）個の新しいレベルが生成され、ＤＡＣからの元のｍ個の階調に追加されるので、合計で３ｍ−２個の階調となる。６ビットの画像を生成するためには、合計で６４の階調が必要となるので、ｍ＝２２となる。ＤＡＣからの階調電圧が等間隔である場合、６４個の全レベルは等間隔となる。しかし、ＤＡＣによってあるガンマ補正が行われる可能性が高い。この場合、新しい階調は、階調の各対間の線形補間である。
【００３７】
従って、ＤＡＣは、列上でのデコードに使用できる２２個の電圧を必要とする。これは従来の４ビットＤＡＣで必要な１６個よりも多いが、５ビットＤＡＣで必要な３２よりも少なく、また６ビットＤＡＣで必要な６４よりも更に少ない。従って、ＤＡＣは、従来の６ビットＤＡＣよりもかなり小さくなる可能性がある。しかし、１つの問題は、６ビット信号をデコードして、ＤＡＣで使用可能な２２の電圧のうち適切な１つの電圧を選択し、また時間内でこれらを適切に順序付けて、サブ画素が正しい階調に設定されるようにすることにある。実際、これは実に簡素に行われる。
【００３８】
ディスプレイに供給される６ビットデータは、０〜６３の間の数値を有している。これが（ＬＴＰＳまたは別個のコントローラＩＣにおける）÷３ブロック４６に供給されると、２つの出力、すなわち除数と余りが生成される。除数は０〜２１の間にあり、それぞれがＤＡＣで使用可能な２２の電圧の一意の電圧を表している。余りは０〜２の間にある。余り０の場合、両方のサブ画素は同一の階調、例えばレベルｎに設定されなければならない。余り１の場合、小さいほうのサブ画素４２が隣接する階調（ｎ＋１）に、また大きいほうの画素４４がレベルｎに設定されなければならない。余り２の場合、この割り当てが逆になるので、小さいほうのサブ画素４２が階調ｎに、また大きいほうの画素４４がレベルｎ＋１に設定される。従って、余りを使用して、図３の例における行アドレス回路を制御する。
【００３９】
実際には、コントローラＩＣは余りを使用して、各行毎に２組のデータ（各サブ行毎に１組）を順に得て、適切なデータストリームを生成するが、第１および第２データ値は適切な値に設定されて２２の使用可能な電圧の適切な１つを選択する。デコーダは２２の使用可能な電圧から１つの電圧を選択しなければならないので、各データの組は、４ビットＤＡＣの場合の１６ビットではなく、５ビットでなければならない。
【００４０】
従って、要約すれば、本実施におけるＤＡＣでは、領域加重階調は無いが６ビット画像を得ることのできるディスプレイの２倍の速度（２つのサブ行導線１０ａ、１０ｂがあるため）で動作する５ビット信号を使用して、デコーダは２２の使用可能電圧から１つの電圧を選択しなければならない。
【００４１】
サブ画素は常に隣接階調に駆動されるので、２レベル電気光学効果で使用される場合に、通常領域加重階調に連接する視覚的人為現象は、目に見えなくなる。また、サブ画素はほぼ同一の電圧に駆動されるので、第２画素が帯電されるときには、列はすでに適切な電圧に近くなっている。その結果、ディスプレイが通常の数の２倍の行を有しているにもかかわらず、第２サブ画素を帯電させるのに要する時間は非常に短くなる。これにより、第１サブ画素を帯電させるためのライン時間の割合を大きくすることができるので、ＤＡＣの帯電時間の必要条件は、サブ画素化を行わないディスプレイとあまり変わらなくなる。これは、ＤＡＣの消費電力が、サブ画素化を行わないディスプレイおよび４ビットＤＡＣよりもほんの僅かに増えるだけであることを意味している。僅かな蓄積を行って、コントローラＩＣからのデータの流れを安定させることが可能である。
【００４２】
ディスプレイは、別個に選択される各サブ行で駆動することができる。この場合、共有列導線を１アドレス期間において１つのサブ行に対して使用し、また他のアドレス期間については他のサブ行に対して使用する。あるいは、両サブ行を選択して共に帯電させ、次に一方のサブ行を非選択状態にし、隣接する階調での新たな電圧を使用可能状態にすると、次の行に移行する前に安定時間を更に短くすることが可能となる。この場合、（仮に）多くとも１つの階調に対応する量だけサブ画素の帯電を変更するのに、第２サブ行のアドレス指定のみが必要となるので、第２行アドレスパルスは合成行アドレスパルスよりも短くなる。
【００４３】
本実施の特に興味をひきつける特徴は、この領域加重階調技術の使用を、携帯電子製品のディスプレイの設計における関連性は無いが特に重要な要素、すなわちディスプレイ消費電力を向上させる方法に結びつける単純な方法である。各画素に集積されるメモリ要素を使用することにより、スタンバイモードとして知られるモードでＡＭＬＣＤの消費電力を低下させるのに、ＬＴＰＳを使用することができる。
【００４４】
上記例では、サブ画素領域加重を低分解能アナログ駆動に組み合わせて、階調分解能を向上させている。しかし、画素内で別の電圧レベルを提供するのに使用できる他の画素内構成が存在する。
【００４５】
米国特許第５,４４８,２５８は、デジタル駆動ワードのビットを表す一連のデータ入力で各画素をアドレス指定することにより、画素をデジタル信号で駆動可能にするのに画素内ＤＡＣ回路を使用するディスプレイを開示している。各画素において、電荷再配分技術を用いて、対応するアナログ駆動電圧を生成する。この技術は、画素のマルチビットアドレス指定を可能にするために米国特許第５,４４８,２５８で使用されているが、同一の電荷再配分技術を画素内で別の駆動レベルを提供する代替方法として使用することができ、この文書を参考文献としてここに挙げる。
【００４６】
図４は、米国特許第５,４４８,２５８の画素構成を示している。各画素の表示素子は、電荷共有機能のコンデンサとして動作する２つのサブ画素１６ａ、１６ｂに分割される。スイッチＳ１およびＳ２は画素への列駆動電圧の印加と、電荷共有動作とを制御し、これに対してスイッチＳ３はその他の動作に使用される。入力スイッチＳ１は１つのサブ画素１６ａの入力と画素電極との間に存在し、また電荷再配分スイッチＳ２は２つのサブ画素１６ａ、１６ｂの画素電極間に存在する。従って、２つの表示サブ画素は、共有共通電極に並列である。リセットスイッチＳ３は、表示サブ画素１６ｂの放電を可能にするのために設けられている。
【００４７】
変換を行うために、まず、スイッチＳ３が閉じて、サブ画素１６ｂを放電し、Ｖ２点における電圧をゼロに設定する。次に、スイッチＳ１およびＳ２が動作する多数の周期が続く。各周期において、入力における電圧Ｖｉ（ｎ）は、回路の入力に印加される。
【００４８】
米国特許第５,４４８,２５８における回路を使用する場合、この電圧は２つの値の一方を取り、変換するデジタルデータの各ビットの状態を順に表す。このアプリケーションにおいて、異なる切替動作で、２つの隣接するアナログ入力レベルから中間階調を規定するのに、同一の回路を使用することができるが、次にこれについて説明する。
【００４９】
まず、低いほうのアナログ電圧レベルが、両方のサブ画素１６ａ、１６ｂに蓄積される。次に、２つのアナログレベルをデジタル「０」および「１」を表す電圧レベルとして使用して、２ビットのデジタル／アナログ変換を行う。
【００５０】
データの２ビットは回路に直列に存在する、各ビットは「１」を表すアナログ値または「０」を表すアナログ値から構成されている。各周期において、まず、スイッチＳ１が閉じて、サブ画素１６ａが入力電圧レベルに帯電される。次に、スイッチＳ１が開いて、スイッチＳ２が閉じ、２つのサブ画素間で電荷共有が行われる。電圧Ｖ１およびＶ２は等しくなり、次にＳ２が再び開いて、周期が完了する。従って、最終的に同一の電圧が両方のサブ画素に蓄積されるので、画質が向上する。
【００５１】
複数の周期が分解能、すなわち変換のビット数を決定する。従って、上記の２ビット変換に対して２つの周期が存在する。変換の終わりに、電圧Ｖ１およびＶ２は、２つの隣接するアナログ電圧レベルの間にある（あるいはデジタルワードが００の場合は、低いほうのアナログレベルに等しい）値を有する。一連のデジタル入力ビットは２つの最終的な電圧の電力を増大することにより効果的に変換されるので、回路に供給されるデジタルデータのアナログ等価データを表す。
【００５２】
この変換において、３つの付加的な電圧レベルがアナログ電圧レベルの各対間に生じるので、上記と同一の論理を用いてｍ個のアナログレベルから４ｍ−３レベルが得られる。従って、１７のアナログレベルが必要となり、これによって４〜５ビットの間の複雑性のＤＡＣ回路が再び必要となる。
【００５３】
図５は、図４の画素の実施を示している。図に示すように、スイッチＳ１およびＳ２はＴＦＴとして実現され、またコンデンサはＬＣセル自身によって定義される。図５の映像画素が、放電スイッチＳ３を除き図４の変換回路の全ての要素を含んでいるのが示されている。しかし、サブ画素１６ｂの電圧は、適切なレベルで列電圧を保持し、ＴＦＴＳ１およびＴＦＴＳ２の両者を同時にオンにすることによって、簡単に放電、あるいはリセットすることができる。図に示すように、２つの行導線１０ａ、１０ｂが存在するが、第２行導線は、行制御電圧の適切な設計により、次の行の単一の行導線となりうる。
【００５４】
この画素回路において、サブ画素のサイズ（またキャパシタンスも）は異なっていてもよいが、同一であってよい。この設計により、第１のアナログディスプレイ駆動レベル数を、より大きな第２の画素階調数に変換する別の方法が提供される。
【００５５】
この目的で、メモリ記憶要素をディスプレイ機器の構造に組み込むことが提案されている。またメモリセルの導入により、機器の基板のサイズや複雑さを増大する必要のないことも認識されている。例えば、液晶ディスプレイにおいて、画素電極（例えば、図３における４０および４２）は、駆動トランジスタおよび蓄積コンデンサ（図３における４４および４６）よりも著しく大きな面積を占めている。画素電極を電子構成要素上に設けることが可能であれば、画素電極のサイズを変更することなく、駆動トランジスタに隣接するメモリ要素などの付加的な構成要素を導入することができる。
【００５６】
アクティブマトリクス液晶ディスプレイのアクティブプレートに対して様々な異なる構造が提案されており、その中ではメモリ要素が表示画素に連接されている。この場合、メモリ要素の目的は画素データを記憶することなので、画素は集積メモリ要素と供給された信号データとから駆動される。
【００５７】
これが可能であることの大きな利点は、消費電力を低下させることができることである。特に従来のディスプレイの１つの問題点は、通常各フレームごとに液晶駆動電圧を反転させる必要があることから生じる。６０Ｈｚフレームレートの結果として、極性を交互にすると、３０Ｈｚ信号が発生し、ちらつきが生じてしまう。このちらつきを低減するために、隣接する画素行に対して画素駆動信号の極性を反転させることが知られている。しかし、これによって高消費電力駆動方式となってしまう。
【００５８】
画素データを変化させない場合に、各画素に対してデータを書き換える必要性を無くすことにより、各画素に連接するメモリ要素を使用して消費電力を低下させることができる。また、画素は２つのモード、一方は信号データを画素に供給するモード、他方はメモリデータを画素に供給するモードで駆動することができる。
【００５９】
スタンバイモードでは、色の深みの低い（例えば１〜２ビット／画素）固定画像を使用して、単純なステータスメッセージをユーザに伝えることができる。ＬＴＰＳを使用して１〜２ビットの画素内メモリを生成することにより、ドライバＩＣおよびインタフェースはこのスタンバイモードで消費電力を下げることができるので、電力の節約となる。画素内メモリは所望の階調に応じて選択したサブ画素を黒または白に固定し、また視覚を基にしてこれらサブ画素の組み合わせ効果を平均階調に統合する。残念ながら、視覚は通常このサブ画素化を解像でき、サブ画素間の階調の差が大きくなると、黒か白になってしまう。その結果、非常に望ましくない視覚的人為現象が見えるようになってしまい、徐々に色の変わる画像において非常に明らかとなってしまう。
【００６０】
上記の領域加重構成においては、２つのサブ画素が通常駆動モード（１階調のみ離れている）で設定されている階調の類似性により、領域加重階調技術に対する上記の視覚的人為現象は加えられない。また、ＤＡＣの付加的消費電力は、２倍の行のディスプレイを駆動するのに必要だと考えられるものほど大きくはない。
【００６１】
図６は、メモリ能力を包括するための図３の変形を示している。各画素の領域５０（２つのサブ画素４０、４２の組み合わせ領域である）内に、２つのメモリセル５２（図４のハッチングを施した部分）が設けられている。メモリアドレス回路５４、５６が設けられ、各メモリセルにデータを書き込み、また各メモリセルからデータを読み出すことができるようになっている。これは各画素に連接する信号データとは無関係に実行することができ、あるいはメモリセルそのデータをサブ画素に出力することのみ可能であってもよい。各メモリセル５２は、行および列メモリアドレスライン５８、６０の一意の対に連接されている。
【００６２】
図６の例において、メモリセル５２は別個のメモリアドレス回路５４、５６に連接されている。また、別個の行および列アドレスライン５８、６０が、メモリセル５２に対して設けられている。しかし、画素行または列アドレスライン１０、１２は、画素回路およびメモリセル２２間で同等に共有することが可能である。これは、実施される機能によって異なる。このことは、当業者に明らかとなるであろう。
【００６３】
この構成により、複雑性が４〜５ビットのＤＡＣの中間にあるＤＡＣを使用して、２ビット／画素スタンバイ画像および６ビット／画素映像で表示を行う方法が提供される。この技術を用いて、非晶質シリコンディスプレイの色の深さを大きくし、またＬＴＰＳディスプレイに対してＤＡＣを使用することができるようになる。領域加重ではなく電荷再配分を使用して画素設計にメモリ要素を組み入れることもできるが、本明細書では詳述しない。
【００６４】
上記例では、各画素内でアナログレベル数を増やす２つの可能な方法について開示した。他の画素内レベル生成技術も可能であり、当業者に明らかとなるであろう。
【００６５】
上記例においては、ディスプレイは液晶ディスプレイである。本発明が、電子発光ディスプレイなど、他のタイプのディスプレイにも適用できることが理解されるべきである。また、特定の例では、２ビット画素を４〜５ビットの複雑性のＤＡＣに組み合わせて、６ビットの解像度を得ている。他の例ももちろん可能であり、本発明は、例えばサブ画素化や電荷再配分に基づく画素内レベル生成をより一般的に利用して、ＤＡＣの複雑性を低減して、ある解像度を得ている。
【００６６】
他の例は当業者により明らかとなるであろう。
【図面の簡単な説明】
【００６７】
【図１】図１は、既知の液晶画素回路を示している。
【図２】図２は、液晶ディスプレイの一般的な構成要素を示している。
【図３】図３は、本発明の液晶ディスプレイの第１例を示している。
【図４】図４は、本発明の液晶ディスプレイの画素の第２例を示している。
【図５】図５は、図４の画素回路の実施を更に詳細に示している。
【図６】図６は、本発明の液晶ディスプレイの第３例を示している。
【符号の説明】
【００６８】
１０  共通行導線
１２  共通列導線
１４  薄膜トランジスタ
１６  液晶セル
２０  蓄積コンデンサ
３０  行駆動回路
３２  列アドレス回路
３４  表示画素配列
４０  第１表示素子
４２  第２表示素子
４４  画素回路
Ｓ１  入力スイッチ
Ｓ２  電荷再配分スイッチ
１６ａ、１６ｂ  下位画素
Ｓ１、Ｓ２  スイッチ
Ｓ３  リセットスイッチ
５０  画素領域
５２  メモリセル
５４、５６  メモリアドレス回路
５８、６０  列メモリアドレスライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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