(57)【要約】オペアンプ（２）と、オペアンプ（２）のオフセットを低減するための自動ゼロ化制御ユニット（３）とを備えている、連続時間用途のための装置（１）。自動ゼロ化制御ユニット（３）は、自動ゼロ化動作モードと通常動作モードとを提供する。自動ゼロ化制御ユニットは、コンパレータ（６）と、逐次近似レジスタ（７）と、ディジタルアナログ変換器（８）とを備えている。
2006517765.tif 000002
【特許請求の範囲】
【請求項１】
オペアンプと、前記オペアンプのオフセットを低減させるための自動ゼロ化制御ユニットとを備えている、連続時間用途のための装置において、前記自動ゼロ化制御ユニットは、以下の二つのモードの動作、即ち、
（ａ）自動ゼロ化プロセスを行う自動ゼロ化動作と、
（ｂ）通常動作と、
を提供し、前記自動ゼロ化制御ユニットは、
コンパレータと、
逐次近似レジスタと、
ディジタルアナログ変換器と、
を備えていることを特徴とする装置。
【請求項２】
前記自動ゼロ化制御ユニットは、モード選択信号により前記二つのモード間で切り換え可能であることを特徴とする請求項１に記載の装置。
【請求項３】
自動ゼロ化動作中の前記オペアンプを、前記オペアンプの前にある段から分離させる切換手段を備えていることを特徴とする請求項１に記載の装置。
【請求項４】
前記オペアンプのオフセットは、前記ディジタルアナログ変換器の出力において供給される出力電圧によって調整可能であることを特徴とする請求項２又は３に記載の装置。
【請求項５】
前記コンパレータは、第１の入力ノード及び第２の入力ノードを備え、前記第１の入力ノードは、前記オペアンプの出力に接続され、前記第２の入力ノードは、基準電圧又はアナログ接地に接続可能であることを特徴とする請求項１又は２に記載の装置。
【請求項６】
前記モード選択信号が論理ゼロになると、前記コンパレータは、オフになることを特徴とする請求項１又は２に記載の装置。
【請求項７】
前記切換手段は、前記モード選択信号又は反転モード選択信号によって切り換え可能なスイッチを備えていることを特徴とする請求項３に記載の装置。
【請求項８】
前記コンパレータ、及び、好ましくは逐次近似レジスタは、二つ以上の前記オペアンプによって共有されることを特徴とする請求項１乃至７のいずれか一項に記載の装置。
【請求項９】
低減されるべき過度のオフセットを有するＮ個のオペアンプと、前記オペアンプのオフセットを低減させるためのＭ（Ｎ≧Ｍ）個の自動ゼロ化制御ユニットとを備えている集積回路、好ましくは混合信号集積回路において、前記自動ゼロ化制御ユニットは、以下の二つのモードの動作、即ち、
（ａ）自動ゼロ化プロセスを行う自動ゼロ化動作と、
（ｂ）通常動作と、
を提供し、Ｍ個の前記自動ゼロ化制御ユニットのうちの少なくとも一つは、
コンパレータと、
逐次近似レジスタと、
ディジタルアナログ変換器と、
を備えていることを特徴とする集積回路。
【請求項１０】
Ｎ＝Ｍであることを特徴とする請求項１９に記載の集積回路。
【請求項１１】
Ｍ＝１であり、
前記自動ゼロ化制御ユニットは、
一つのコンパレータと、
Ｎ個の逐次近似レジスタと、
Ｎ個のディジタルアナログ変換器と、
を備えていることを特徴とする請求項１０に記載の集積回路。
【請求項１２】
Ｍ＝１であり、
前記自動ゼロ化制御ユニットは、
一つのコンパレータと、
一つの逐次近似レジスタと、
Ｎ個のディジタルアナログ変換器と、
Ｎ個のＤラッチと、
を備えていることを特徴とする請求項１０に記載の集積回路。
【請求項１３】
低減されるべき過度のオフセットを有するオペアンプと、前記オペアンプのオフセットを低減させるための自動ゼロ化制御ユニットとを備えている集積回路において自動ゼロ化プロセスを行うための方法において、
前記自動ゼロ化制御ユニットに対してモード選択信号を加えるステップと、
前記オペアンプの出力信号と基準電圧とを比較して、対応するアナログ信号を供給するステップと、
逐次近似レジスタの入力に前記アナログ信号を供給して、前記アナログ信号をディジタル信号に変換するステップであって、前記ディジタル出力信号が前記アナログ信号の値を表わしているステップと、
前記ディジタル信号をディジタルアナログ変換器に加えることによりアナログ出力信号を生成するステップと、
前記アナログ出力信号を前記オペアンプのノードに加えるステップと、
を含むことを特徴とする方法。
【請求項１４】
前記オペアンプは、前記自動ゼロ化プロセスを行う際に集積回路の前の段から分離されることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記自動ゼロ化プロセスは、電源オン後に行われることを特徴とする請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも一つのオペアンプのオフセットが専用回路によって補償される連続時間用途のための装置及び集積回路に関する。また、本発明は、オフセット補償のための方法に関する。
【背景技術】
【０００２】
集積回路は、非常に多くの場合、オペアンプを必要とする。それらのアンプは、通常、増幅、フィルタリング等、信号を処理するために使用される。集積回路が使用される用途に応じて、オペアンプの電圧オフセットが回路の性能に悪影響を与える場合がある。内部オフセット電圧は、長い間、ＣＭＯＳオペアンプに伴う重大な問題となっており、また、大きな内部オフセットは、例えば、精密な用途においては許容することができない。オフセットを減少させることが困難である理由は、このオフセットがランダムな量だからであり、また、このオフセットが、使用される装置のマッチングに大きく依存しているだけでなく、温度や供給電圧等に伴って変化するからである。また、規則的なオフセットもプロセス変動に左右される。
【０００３】
臨界的な連続時間用途においては、これまで、低オフセット設計は、高い電流消費量を招く大きなトランジスタサイズに頼らなければならならず、又は、非常に高価なポストトリミングに頼らなければならない。従って、これらの総ての公知の手法が非常に制限されることは明らかである。
【０００４】
例えば、チョッパ、自動ゼロ（auto zero）等のいくつかの公知の技術は、より効果的であるが、連続時間用途に適用することができない。なぜなら、これらは時間不連続だからである。
【０００５】
チャンネルフィルタ、スムーズフィルタ、アンチエイリアシングフィルタ、自動ゲイン制御（ＡＧＣ）、高精度測定システム等の遠隔通信用途においては、低オフセットオペアンプの必要性がある。
【０００６】
オペアンプのオフセット較正のための方式は、米国特許公報第５，３９７，９４４号（特許文献１）に記載されている。この米国特許において提案されるオフセット較正は、対応するオペアンプをオープンループ回路内に置く必要がある。較正だけのために使用される複数のスイッチが必要となる。また、いずれも補償のためだけに使用されるスイッチを伴う専用のレジスタも必要である。各アンプは、それを、リッパーカウンタ及びディジタルアナログ変換器（ＤＡＣ）を有する較正ロジックに関連付けている。カウンタは、出力信号をＤＡＣに対して供給し、ＤＡＣは、大きさが変化するバイアス電流をアンプ内のモードに対して供給する。米国特許第５，３９７，９４４号は、正しいバイアス電流が見つかるまでオフセット較正が段階的に行われる、ある種の試行錯誤による手法を具現化している。この米国特許において提案された方式の欠点は、６ビットＤＡＣ分解能において、較正を完了するために６４クロックサイクルが必要になるという点である。提案された回路は、電源・基板ノイズを被る。これは、スイッチのうちの一つをオペアンプの反転入力端子に対して直接に接続しなければならないからである。これは重大な問題である。なぜなら、オペアンプの反転入力端子は、そのようなアンプにおいて最も感度が良いノードだからである。このため、電源・基板ノイズが回路の性能を低下させてしまう。
【特許文献１】米国特許公報第５，３９７，９４４号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、本発明の目的は、オペアンプのオフセットを効果的に減少させるための方式を提供することである。
【０００８】
そのため、本発明の目的は、高精度を保持しつつオペアンプのアナログ入力信号における広範囲のオフセット成分を自動的に補償することができる集積回路解決策を提供することである。
【０００９】
本発明の更なる目的は、オペアンプでのオフセットを低減するが多くの回路オーバーヘッドを必要としない集積回路解決策を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る装置は、請求項１に記載されている。様々な有利な実施の形態が請求項２乃至請求項８に記載されている。
【００１１】
本発明に係る集積回路は、請求項９に記載されている。様々な有利な実施の形態が請求項１０乃至請求項１２に記載されている。
【００１２】
本発明に係る方法は、請求項１３に記載されている。様々な有利な方法は請求項１４及び請求項１５に記載されている。
【００１３】
この発明の直接的な利点は、向上された信頼性、柔軟性、競争力である。
【００１４】
本発明の他の利点については、詳細な実施の形態に関連して説明する。
【００１５】
本発明の更に完全な説明及び本発明の更なる目的及び利点については、添付図面と共に以下の説明が参照される。
【発明を実施するための最良の形態】
【００１６】
本発明は、以下の原理に基づいている。連続時間用途において自動ゼロ化（self zeroing）を可能にする重要な構成要素は、そのオフセット（Ｖofs）を減少させ又はさらには消滅させなければならない（この過程を、以下、オフセット補償と称する。）オペアンプ２に接続された自動ゼロ化制御（ＳＺＣ）ユニット３である。本発明に係る自動ゼロ化を伴う装置１の基本的なブロック図が図１に示されている。
【００１７】
ここで扱う様々な実施の形態は、公知の逐次近似レジスタアナログディジタル変換器（ＳＡＲ  ＡＤＣ）の構造から導き出されるため、この構造について簡単に説明する。
【００１８】
ＳＡＲ  ＡＤＣ１０の実施においては多くの変形例が存在するが、基本的な構造は非常に簡単である（図２参照）。コンパレータ（比較器）１１の一方の入力に対してアナログ入力電圧（ＶＩＮ）が印加されるとともに、Ｋビットディジタルアナログ変換器（ＤＡＣ）１４に対して基準電圧ＶＲＥＦが供給される。その後、ＤＡＣ１４の出力においてＶＩＮが電圧ＶＤＡＣよりも小さいか又は大きいかを決定するための比較が行われる。ＶＩＮがＶＤＡＣよりも大きい場合には、コンパレータの出力が論理Ｈｉｇｈ（ハイ）即ち「１」となり、Ｋビットレジスタの最上位ビット（ＭＳＢ）が「１」のままとなる。逆に、ＶＩＮがＶＤＡＣよりも小さい場合には、コンパレータの出力が論理Ｌｏｗ（ロー）となり、Ｋビットレジスタ１３のＭＳＢが論理「０」にクリアされる。また、ＳＡＲ制御ロジック１２が設けられている。このＳＡＲ制御ロジック１２は、次の下位ビットへ移行して、そのビットをＨｉｇｈにし、別の比較を行う。シーケンスは、最下位ビット（ＬＳＢ）に至るまで下位へと続けられる。これが行われると、変換が終了するとともに、Ｋビットレジスタ１３においてＫビットディジタルワードが利用可能になる。
【００１９】
ここで、図３を参照すると、本発明に係るＳＺＣユニット３の基本的な原理が示されている。ＳＺＣユニット３は、コンパレータ６と、逐次近似レジスタ（ＳＡＲ）７と、ディジタルアナログ変換器（ＤＡＣ）８とを備えている。これらの総てのユニット６乃至８は、標準的な回路素子（標準的なライブラリセル）であることが好ましい。装置１は、少なくとも二つの基本的な動作モード、即ち、（１）自動ゼロ化モードと、（２）通常動作モードとを有している。動作モードは、モード選択（mode select）信号（例えば、複数のオペアンプから一つのオペアンプを選択するのに適したオペアンプ選択信号）によって制御されるものとするとよい。モード選択信号と二つのモード（１）（２）との間の一つの考えられる関係が図４に示されている。通常、装置１は、電源オンの後、最初に自動ゼロ化モード（１）に入る。装置は、時々更新できるように実施されるものとするとよい。更新の場合には、通常動作モード（２）に戻る前に一時的に自動ゼロ化モード（１）に入る。
【００２０】
ＳＺＣユニット３の中心には、自動ゼロ化プロセス全体を制御するＳＡＲ７がある。ここで、ＳＡＲ７は、先に簡単に説明した従来の周知のＳＡＲ  ＡＤＣ１０と非常に類似した態様で機能する。しかしながら、いくつかの大きな違いについて言及する価値がある。ＳＡＲ  ＡＤＣ１０（図２参照）においては、ＤＡＣ１４のＤＡＣ出力信号がコンパレータ１１の一方の入力にフィードバックされるが、図３におけるＤＡＣ８の出力９は、自動ゼロ化が行われなければならないオペアンプ２の一方のノードに対して加えられる。また、ＳＡＲ  ＡＤＣ１０において、コンパレータ１１の他方の入力は、ディジタルに変換されるアナログ信号ＶＩＮであるが、図３において、この入力２８は、自動ゼロ化モード（１）の間、ＤＣ電圧Ｖｂに対して接続される。Ｖｂは、ミッドレールに設定される電圧であるものとするとよい。即ち、Ｖｂ＝（Ｖdd＋Ｖss）／２であるものとするとよい。尚、オペアンプ２の入力２８，２９が短絡されている場合、及び、オペアンプ２がオフセットされていない場合（即ち、Ｖofs＝０）には、Ｖｏ＝Ｖｂである。ＳＡＲ  ＡＤＣ１０において、各変換ステップの終わりにおけるＤＡＣ１４の出力電圧は、アナログ入力電圧ＶＩＮの（ＡＤＣ及びＤＡＣの両方を介した）最も近い複製であるが、このシステムにおいては、入力２８，２９におけるオフセットの値及び極性のいずれも予測することができない。従って、出力９における電圧Ｖｃも予測することができない。便宜上、この説明の全体に渡って、公知の極性がオフセット電圧Ｖofsに対して割り当てられる。
【００２１】
ＳＡＲ７は、コンパレータ６からアナログ入力信号を受けるための入力２３と、選択された時間にアナログ入力信号の値を表わすディジタル出力信号が利用可能となる出力２４とを有している。ＳＡＲ７は、アナログディジタル変換を行う。ディジタル出力信号は、ＤＡＣ８に対して供給される。ＤＡＣ８（Ｄ／Ａ変換器としても知られる。）は、ＳＡＲの出力２４における量のディジタル表示を別のアナログ値に変換する電子回路である。ＤＡＣ８への入力信号はディジタル２進コードであり、また、このコードは、公知の基準電圧と共に、結果としてＤＡＣ出力９において電圧Ｖｃ又は電流を生じる。ＤＡＣ９の分解能を高めることにより、離散ステップの数を増加させることができるとともに、ステップサイズを低減することができ（量子化誤差が減少し）、その結果、連続時間信号に更に近い信号が生じる。即ち、ＤＡＣ８は、その出力９において、補償されるべきオペアンプでのオフセットを表わすアナログ出力電圧Ｖｃ（又は、いくつかの実施の形態においては、アナログ出力電流）を供給する。ＤＡＣ８は、連続する時間においてＳＡＲ７によって生成される一連のディジタル信号を受信するとともに、シーケンスの各ディジタル信号に応じて当該ディジタル信号に対応する出力電圧Ｖｃを出力する。ＤＡＣ８は、Ｎビットを有するディジタル入力信号を略等価なアナログ出力電圧Ｖｃに変換する。
【００２２】
本実施の形態において、ＳＺＣ３は、ＳＡＲ７のためのリセット信号及びクロック信号を生成するように形成されたロジックユニット３４を備えている。このクロック信号は入力２７に加えられるとともに、このリセット信号は入力２６に加えられる。これらの二つの信号は、入力３２，３３，２５を介してユニット３４に供給される入力信号ｃｌｋ，ｒｓｔとモード選択とを組み合わせることによりロジックユニット３４によって生成される。ユニット３４は、例えば二つのＡＮＤゲートを備えているものとするとよい。
【００２３】
自動ゼロ化プロセスは、総てのＮビットがＳＡＲ７によって決定された際に終了されると考えられる。このとき、装置１は、通常動作モード（２）が可能な状態になる。適切に設計された装置１及びＫビットＤＡＣ８においては、以下の方程式（Ａ）によっておおよそ与えられる残差が残る。
｜ε｜≦（Λ／２Ｎ＋１）＋｜Ｖofc／Ａ｜                  （Ａ）
【００２４】
ここで、Λは、自動ゼロ化プロセス前のオペアンプ２の最大入力オフセットであり、Ｖofcは、コンパレータ６の入力オフセットであり、Ａは、オペアンプ２のＤＣゲインである。方程式（Ａ）から、この残差εは、ＤＡＣの分解能の向上及びコンパレータのオフセットＶofcの低下をもって低減することができる。チョッパコンパレータがコンパレータ６として使用される場合、又は、オペアンプ２のゲインＡが十分に高い場合には、方程式（Ａ）の２番目の項を無視できるレベルまで低減することができる。
【００２５】
正確な自動ゼロ化のため、自動ゼロ化モード（１）におけるオペアンプは、その前の段から分離されなければならない。この目的のため、図５に示されるように、図３の実施の形態に対していくつかのスイッチＳ１，Ｓ２が付加されてもよい。本実施の形態においては、自動ゼロ化モード（１）から通常動作モード（２）へと切り換えるため及びその逆の切り換えのためにモード選択信号が使用される。この目的のため、モード選択（mode select）信号（ｍｓ）がスイッチＳ１に対して加えられるとともに、反転モード選択信号（／ｍｓ（信号名の前の記号「／」は論理反転を意味するものとする。））がスイッチＳ２に対して加えられる。モード選択信号ｍｓが論理「１」である場合（図４参照）には、スイッチＳ１が閉じられるとともに、スイッチＳ２が開かれる。装置３０は、自動ゼロ化モード（１）中においては、任意の前段から切り離される（分離される）。モード選択信号ｍｓが論理「０」である場合（図４参照）には、スイッチＳ１が開かれるとともに、スイッチＳ２が閉じられる。この場合、装置３０は通常動作モード（２）である。しかしながら、この装置３０は、図６に示される実施の形態５０と関連して最も良く説明できる意味合いを有している。ここでは、二つのスイッチＳ３及びＳ４だけがオペアンプ４２の入力側において必要となる。自動ゼロ化モード（１）においては、スイッチＳ４が開かれるとともに、スイッチＳ３が閉じられる。自動ゼロ化プロセス後においては、スイッチＳ３が開かれるとともに、スイッチＳ４が閉じられる。スイッチＳ４の存在により、この段５０のゲインは、以下のように変更される。
Ａ＝Ｒ２／（Ｒ１＋ＲＳ４）                        （Ｂ）
【００２６】
ここで、ＲＳ４はスイッチＳ４のオン抵抗である。サイズの大きなトランジスタを用いると、この影響を低減することができるが、自動ゼロ化モード（１）の間に二つの段５１，５０の必要な分離を依然として行いながら、通常動作モード（２）の間に前の段５１と段５０との間の信号経路からスイッチＳ４を完全に排除することが最も望ましい。前の段５１におけるオペアンプ（図６には完全に示されていない）にパワーダウンモードが設けられていない場合には、図６の左側に示されるように、このオペアンプの出力側にある出力トランジスタＴ１，Ｔ２に対して二つのスイッチＳ５，Ｓ６が付加されてもよい。スイッチＳ５，Ｓ６が閉じられると、ｐＭＯＳ及びｎＭＯＳ出力トランジスタＴ１，Ｔ２の両方がオフにされる。スイッチＳ３も閉じられ、これにより、オペアンプ４２の入力４９がＶｂに接続される。このようにして、自動ゼロ化モード（１）の間に二つの段５０，５１の分離が確保される。通常動作モード（２）の間においては、総てのスイッチＳ３，Ｓ５，Ｓ６が開かれ、信号経路内で閉じられるスイッチはない。即ち、考慮されるべきスイッチのオン抵抗はない。スイッチＳ４が完全に取り除かれると、ＲＳ４の項が方程式（Ｂ）から無くなる。このスイッチＳ４は、前の段５１にパワーダウンモードが設けられている場合又は図示のように出力トランジスタＴ１，Ｔ２にスイッチＳ５，Ｓ６が設けられている場合に除去することができる。
【００２７】
前述したように、自動ゼロ化プロセスは、電源オン時に行うことができ、又は、更新が必要な場合には必要に応じていつでも行うことができる。自動ゼロ化プロセスが終了すると、通常動作モード（２）が開始される。電力を節約するため、コンパレータ６又は７６又は９６又は１０６は、モード選択信号ｍｓが論理Ｌｏｗのときにオフになるように設計されているものとするとよい。
【００２８】
前述したように、クロック信号（ｃｌｋ）及びリセット信号（ｒｓｔ）は、ＡＮＤゲートを備えるロジックユニット３４によって組み合わされるものとしても。図３に示されるように、これらの二つの信号ｃｌｋ，ｒｓｔがＳＡＲ７の入力２６，２７に加えられる前にモード選択信号ｍｓとＡＮＤ演算されると、モード選択信号ｍｓが論理Ｌｏｗである限り、ＳＡＲ７は出力２４におけるその出力状態を変えずに維持する。自動ゼロ化プロセスが終了すると、稼動し続けている段１の唯一の回路素子は、通常動作モードの間にＳＺＣユニット３の電力消費量を決定するだけのＤＡＣ８である。この節電機能は任意である。
【００２９】
以下、様々な自動ゼロ化の実施の形態について説明する。集積回路（ＩＣ）上、例えば一般的な混合信号ＩＣ上では、数十個ほどのオペアンプが使用される場合がある。それらのいくつかは連続時間用途において使用され、また、それらの入力オフセットは非常に臨界的であるため、ポストトリミング又はここで提案されるような自動ゼロ化が無ければ、仕様を簡単に満たすことができない。その結果、これらの総ての臨界的なオペアンプに対しては自動ゼロ化を行わなければならない。オペアンプの数がＮである場合には、臨界的なオペアンプのそれぞれに対して一つずつ、全部でＭ＝Ｎ個のＳＺＣユニットが付加されなければならない。そのため、Ｎ個のコンパレータ、Ｎ個のＳＡＲ、Ｎ個のＤＡＣ等が必要になる。図７には、Ｎ＝３個のオペアンプ６２とＭ＝３個のＳＺＣユニット６３とを有する実施の形態６０が示されている。即ち、Ｎ＝Ｍとなっている。これは全体のオーバーヘッドをかなり増加させる。従って、いかにしてリソースを効率的に使用してオーバーヘッドを最小に維持するかが重要となる。以下では、様々な素子共有の実施の形態について説明する。
【００３０】
この状況において、方策は、主に、今まで説明してきた実施の形態の高い精度を維持しつつオーバーヘッドを最小にすることを目的としている。基本的な考え方は、できる限り多くのオペアンプによりできる限り少ない共通回路素子が共有されるようにすることである。考慮すべき他の要素は、自動ゼロ化プロセスのために必要な時間（クロックサイクルの数）である。ＫビットＤＡＣが使用される場合には、一つの段において自動ゼロ化を終了するためにＫクロック周期を要する。このことは、例えば図１，図３，図５，図６に示される実施の形態に類似する実施の形態においてのみ当てはまる。素子共有により、どうにかして自動ゼロ化を同時ではなく順次に行わなければならないため、長い時間を要する。自動ゼロ化プロセスを終了するために必要な長い時間が大問題であるとは思われず、また、この状況における主な焦点はエリアオーバーヘッドの減少である。以下では、三つの基本的な素子共有の実施の形態について説明する。
【００３１】
（Ｉ）共通ＳＺＣの共有：精密な用途においては、多くの場合、オペアンプが完全差動信号を処理する必要がある。これは、例えば、送信器のＤＡＣ部の後段に差動スムージングフィルタが必要とされるＩＣにおける場合である。一つの完全差動オペアンプの代わりに、図８に示されるように、ＩＣ７０は、二つの従来のオペアンプ７１，７２（ＯＰ１，ＯＰ２）を備えているものとするとよい。各オペアンプ７１，７２は、それ自体のオフセット（それぞれＶof1及びＶof2）を有しているため、両方のオペアンプ７１，７２のオフセットがゼロである場合には、合成差動オペアンプ８０にオフセットは無い。これを達成するため、各オペアンプ７１，７２に対して一つずつ、Ｍ＝２個のＳＺＣブロックを付加しなければならない（図７の場合のように）。しかしながら、Ｖof1＝Ｖof2である限りは、出力オフセットがゼロになる。これは、Ｖof1及びＶof2の両方が小さくかつオフセットを除く総ての要件を回路が満たしている場合に可能である。この場合、図８に示されるように、ＳＺＣユニット７３は一つしか必要ない。オーバーヘッドを半分にカットするため、二つのオペアンプの一方（図８においてはＯＰ２）に対して自動ゼロ化電圧Ｖｃを印加することができる。本実施の形態において、出力７４，７５は、図示のようにコンパレータ７６の入力側に結合される。
【００３２】
（ＩＩ）共通コンパレータの共有：方程式（Ａ）の第二項を無視できるようにするためは、ＳＺＣユニットのコンパレータの固有オフセットがＳＡＲの量子化誤差よりも十分に低くなければならない。このことは、適格コンパレータがＩＣのかなりのシリコン領域を占めることができることを意味している。従って、特にオペアンプの数（Ｎ）が多い場合には、一部のオペアンプのために又は総てのオペアンプのために一つのコンパレータのみを使用することが望ましい。共通のコンパレータ９６を共有する実施の形態９０が図９に示されている。この場合、Ｎ＝３であり、Ｍ＝１である。ＳＺＣユニット９５は、Ｎ＝３個のＤＡＣ９７．１乃至９７．３とＮ＝３個のＳＡＲ９８．１乃至９８．３とを備えているが、コンパレータ９６をたった一つしか備えていない。この実施の形態は、一つのＩＣ内に任意の数Ｎのオペアンプが存在する場合まで拡張することができる。実施の形態９０は、Ｎ＝３個のオペアンプ９１乃至９３を備えている。ここで、総てのオペアンプ９１乃至９３は一つの共通のコンパレータ９６を共有している。共有のため、自動ゼロ化は、一時に一つのアンプ段でしか行うことができない。段ごとのオフセット補償を容易にするために、入力スイッチＳ１０及び出力スイッチＳ９が付加されている。図５又は図６に関して前述したように、二つの段の間の分離を行うことができる。第１のオペアンプ９１（ＯＰ１）において自動ゼロ化を行うために、例えば両方のスイッチＳ９，Ｓ１０が位置１に配置される。スイッチＳ９，Ｓ１０がこの位置にあると、図１に示される回路と同様の回路が得られる。Ｎ個のオペアンプの場合、図７の実施の形態と比べると、達成できる節約はＮ−１個のコンパレータである。図９は、総ての段が必ずしもカスケードになっていない一般的な場合を示している。その結果、コンパレータ９６がスイッチＳ９を介して一つのオペアンプ９１乃至９３の出力端子９９．１乃至９９．３に対して接続されるたびに、各オペアンプ９１乃至９３ごとに自動ゼロ化が行われる。例えば高次フィルタにおいて、いくつかのオペアンプが直列に接続される場合には、そのような構成は適していない。これは、各段の残差が累積されるからである。この問題を解決するための方法について、図１０を参照して説明する。
【００３３】
（ＩＩＩ）コンパレータ及びＳＡＲの両方の共有：ＳＡＲユニットがいくつかのオペアンプ間で共有される場合には、更なる節約を達成することができる。図１０の装置１００は、それを可能にする。ＳＺＣユニット１０５は、Ｎ＝３個のＤＡＣ１０７乃至１０９とＮ＝３個のＤラッチ１１０乃至１１２とを備えているが、ＳＡＲ１０４とコンパレータ１０６とはそれぞれ１個だけを備えている。この実施の形態においては、オペアンプ１０３の出力１１３だけがコンパレータ１０６の一方の入力に接続されている。コンパレータ１０６の他方の入力はアナログ接地に接続されている。これと図９の装置９０とを比較すると、ここではもはや入力スイッチＳ１０及び出力スイッチＳ９が必要なくなる。原理を簡単に説明すると、Ｎ＝３個のオペアンプ１０１乃至１０３のそれぞれに対して一つずつＫビットＤＡＣ１０７乃至１０９が与えられている。総てのオペアンプ１０１乃至１０３間でＳＡＲ１０４が共有されているため、真偽表が以下に与えられているＤラッチ１１０乃至１１２をＳＡＲ１０４とＤＡＣ１０７乃至１０９との間に挿入してデータを記憶しなければならない。
図１０のＤラッチの真偽表
Ｄ          Ｃｐ        Ｑ
Ｌ          Ｈ          Ｌ
Ｈ          Ｈ          Ｈ
Ｘ          Ｌ          Ｑｏ
【００３４】
自動ゼロ化プロセスは、カスケードの最後のオペアンプ１０３で始まり、最初のオペアンプ１０１で終了することが好ましい。Ｎ＝３個のアンプからなるチェーンの２番目のオペアンプを補償するため、例えばｃｐ２信号が論理Ｈｉｇｈに設定される（一方、他の総ての信号ｃｐ１及びｃｐ３は論理Ｌｏｗ）とともに、入力スイッチＳ２が閉じられる。ｃｐ２が論理Ｈｉｇｈの場合、２番目のオペアンプ１０２に対して加えられたラッチはトランスペアレントであり、これにより、ＳＡＲ１０４の出力が２番目のオペアンプのＤＡＣ１０８に対して直接に加えられる。２番目の段の自動ゼロ化の後、ｃｐ２が論理Ｌｏｗになり、このオペアンプ１０２で次の自動ゼロ化が行われるまでラッチ１１１の出力状態が維持される。この方法は、Ｎ−１個のＳＡＲだけでなくＮ−１個のコンパレータも節約し、各アンプ段の残差のエラー累積を止める。Ｎ個のＤラッチ１１０乃至１１２及びＫビットワイドデータバス１１３を必要とするのが欠点である。図１０の原理は、任意の数（Ｎ）のオペアンプまで拡張することができる。
【００３５】
いくつかの重要な波形が図１１に示されている。これらの波形は、図１０の装置１００と関連して使用することができる。図１１は、信号ｃｌｋ，ｒｓｔ，ｃｐ１，ｃｐ２，ｃｐ３を示している。
【００３６】
方法（Ｉ）はＫクロックサイクルしか要さないが、他の二つの方法（ＩＩ）（ＩＩＩ）はＫクロックサイクルのＮ倍を要する。必要な時間を低減するため、オペアンプをグループ化することができるとともに、各グループ毎に最良の方法を個別に選択することができる。この手法によれば、シリコン領域、必要なクロックサイクル時間、電力消費量に関して最良の性能を得ることができる。
【００３７】
ここに示された構造によれば、高い性能を得ることができるとともに、今日の要求される用途において小さなフォームファクタで低電力回路をパッケージングすることができる。それは、フィルタ、自動ゲイン制御回路、バンドギャップ基準回路に良く適している。
【００３８】
本発明において、出力ゼロ化が自動的にかつ任意の制御回路又は管理回路から独立に行われることは重要な問題である。総てにおいて必要なことは、特定のオペアンプのための自動ゼロ化プロセスを「トリガする」ある種のモード選択信号（例えばｍｓ）である。
【００３９】
連続時間用途において自動ゼロ化を可能にする回路技術が提供された。ここに示した技術を用いると、高い精度を保持しつつ、オーバーヘッドを最小に維持することができる。
【００４０】
本発明の利点は、それがオープンループ又はクローズドループでオペアンプと協働するという点である。ここに示される本発明の他の利点は、補償プロセスのためにほんの僅かなクロックサイクルしか要さないという点である。
【００４１】
本発明の更なる利点は、自動ゼロ化手段を付加する際に既存の回路をほんの僅かに変更するだけで済むという点である。本発明によれば、図８及び図１０に示された実施の形態に関して説明したように、高度の回路素子共有が可能である。本発明によれば、例えば、ＳＡＲを共有することにより、コストを低減し、オフセット補償手段によって占められるシリコン領域を縮小することができる。
【００４２】
本発明は、米国特許公報第５，３９７，９４４号に記載されたオフセット較正方法のような特別に形成された電流ＤＡＣを必要としない。ここに示された方式は、総ての種類のＤＡＣにおいて機能する。ここに示された方法は、オペアンプのための制御信号（Ｖｃ）として電流又は電圧を使用することができる。
【００４３】
本発明は、標準的なライブラリセルを使用することによって実現することができ、従って、特別な回路は不要である。
【００４４】
明確化のために別個の実施の形態の文脈で説明されている本発明の様々な特徴を、一つの実施の形態に組み合わせて提供することもできることが理解される。逆に、簡単のために一つの実施の形態の文脈で説明されている本発明の様々な特徴を分離して又は任意の適当なサブコンビネーションとして提供することもできる。
【００４５】
図面及び明細書において本発明の好ましい実施の形態が示されている。また、特定の用語が使用されているが、このように与えられた説明は、一般的でかつ記述的な意味でのみ専門用語を使用しており、限定的な目的で使用されていない。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る第１の装置の概略ブロック図である。
【図２】従来の逐次近似レジスタアナログディジタル変換器（ＳＡＲ  ＡＤＣ）の概略ブロック図である。
【図３】本発明に係る第２の装置の概略ブロック図である。
【図４】本発明に係るモード選択信号の概略表示である。
【図５】本発明に係る第３の装置の概略ブロック図である。
【図６】本発明に係る第４の装置の概略ブロック図である。
【図７】本発明に係る第５の装置の概略ブロック図である。
【図８】本発明に係る第６の装置の概略ブロック図である。
【図９】本発明に係る第７の装置の概略ブロック図である。
【図１０】本発明に係る第８の装置の概略ブロック図である。
【図１１】本発明に係るいくつかの信号の概略表示である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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