(57)【要約】パルス幅変調信号の量子化におけるフルブリッジ積分ノイズ・シェーピングのためのシステム及び方法が記載されている。フルブリッジ積分ノイズ・シェーピングのための方法は、第一及び第二基準ＰＷＭ信号（４０１，４０２）を受信すること、前記第一及び第二基準ＰＷＭ信号に量子化誤差の補正（５０４）を加算すること、その合計を第一及び第二出力ＰＷＭ信号（４０４，４０５）に量子化すること、フルブリッジ積分ノイズ・シェーピングのアルゴリズムによって、前記第一及び第二基準ＰＷＭ信号、並びに、前記第一及び第二出力ＰＷＭ信号を差動的に積分し、前記量子化誤差の補正を得ること、とを含んでいる。パルス変調信号のフルブリッジ積分ノイズ・シェーピング量子化を実行するための装置は、シングルエンド−差動変換回路（２０３）と、前記シングルエンド−差動変換回路に接続されたフルブリッジＩＮＳ量子化器回路（４０３）と、を含んでいる。
2006500871.tif 000002
【特許請求の範囲】
【請求項１】
フルブリッジ積分ノイズ・シェーピングのための方法であって、
第一及び第二基準ＰＷＭ信号を受信すること、
前記第一及び第二基準ＰＷＭ信号のうちの少なくとも一方に量子化誤差の補正を加算し、合計を得ること、
前記合計を量子化し、第一及び第二出力ＰＷＭ信号を生成すること、
フルブリッジ積分ノイズ・シェーピングのアルゴリズムによって、前記第一及び第二基準ＰＷＭ信号、並びに、前記第一及び第二出力ＰＷＭ信号を差動的に積分し、前記量子化誤差の補正を得ること、とを含むフルブリッジ積分ノイズ・シェーピングのための方法。
【請求項２】
ＰＷＭ信号を処理するための方法であって、
シングルエンドＰＷＭ信号を受信すること、
前記シングルエンドＰＷＭ信号を、第一基準ＰＷＭ信号及び第二基準ＰＷＭ信号に差動的に変換すること、
前記第一基準ＰＷＭ信号及び前記第二基準ＰＷＭ信号を第一出力ＰＷＭ信号及び第二出力ＰＷＭ信号に、フルブリッジ積分ノイズ・シェーピングすること、とを含むＰＷＭ信号を処理するための方法。
【請求項３】
フルブリッジ・パワーステージを駆動するための方法であって、
フルブリッジ積分ノイズ・シェーピングを介して、第一及び第二パルス変調信号を量子化し、第一及び第二量子化されたパルス変調信号を生成すること、
前記第一量子化されたパルス変調信号により、前記フルブリッジ・パワーステージの第一側を駆動すること、
前記第二量子化されたパルス変調信号により、前記フルブリッジ・パワーステージの第二側を駆動すること、とを含むフルブリッジ・パワーステージを駆動するための方法。
【請求項４】
パルス変調信号のフルブリッジ積分ノイズ・シェーピング量子化を実行するための装置であって、
シングルエンド−差動変換回路と、
前記シングルエンド−差動変換回路に接続されたフルブリッジ積分ノイズ・シェーピング量子化器回路と、を含むパルス変調信号のフルブリッジ積分ノイズ・シェーピング量子化を実行するための装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には、デジタル・アンプの分野に関する。より詳細には、本発明はパルス変調信号の処理に関する。
【背景技術】
【０００２】
本来、オーディオ・アンプは、アナログ領域において動作していた。これらのアンプの電力変換効率は低く、結果として、大型かつ大重量になる傾向があった。デジタル技術、特に、デジタル音源の進歩により、音声の増幅は、デジタル領域において実行され始めた。
【０００３】
パルス幅変調（ＰＷＭ）を使用したデジタル・オーディオ・アンプの電力変換効率は、アナログ・アンプに比べて高く、そのスイッチ周波数は一定である。アナログのランプ信号等を使用して量子化するアナログＰＷＭとは異なり、デジタルＰＷＭは、高速クロックのサイクルをカウントすることにより、量子化され、生成される。
【０００４】
ミドヤ（Ｍｉｄｙａ）に付与された米国特許第６４１４６１３号には、ＰＷＭ波形を量子化するための積分ノイズ・シェーピング（ＩＮＳ）のアルゴリズムが記載されており、その開示内容は本明細書に参照として組み入れられる。ＰＷＭノイズ・シェーピングのループは、デューティー比の信号を量子化する際に発生するノイズを関連のある周波数帯域の外部に偏在させることによって、帯域内における量子化されたＰＷＭ信号の信号対ノイズ比（ＳＮＲ）を向上させるのに使用される。
【０００５】
四つのスイッチを備えたフルブリッジの応用において、スイッチング・アンプに基づくパルス幅変調が頻繁に利用されている。そのような応用において、片側のＰＷＭ処理を利用することが可能であり、次いで、その結果として得られる信号が、フルブリッジのパワーステージを駆動するのに必要な信号のペアを生成するために反転される。米国特許第６４１４６１３号は一つのそのような例である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来技術を利用して高い信号対ノイズ比を達成するためには、水晶基準クロック周波数、出力フィルタ、パワーステージにおける均一性、及び信号経路における均一性に対して極めて厳しい要求をしなければならない。
【課題を解決するための手段】
【０００７】
以下のような実施形態が必要となる。もちろん、本発明はこれらの実施形態に限定される訳ではない。
本発明の態様によれば、フルブリッジ積分ノイズ・シェーピングのための方法は、第一及び第二基準ＰＷＭ信号を受信すること、前記第一及び第二基準ＰＷＭ信号に量子化誤差の補正を加算すること、その合計を第一及び第二出力ＰＷＭ信号に量子化すること、フルブリッジ積分ノイズ・シェーピングのアルゴリズムによって、前記第一及び第二基準ＰＷＭ信号、並びに、前記第一及び第二出力ＰＷＭ信号を差動的に積分し、前記量子化誤差の補正を得ること、とを含んでいる。本発明の別の態様によれば、パルス変調された信号のフルブリッジ積分ノイズ・シェーピングの量子化を実行するための装置は、シングルエンド−差動変換回路と、前記シングルエンド−差動回路に接続されたフルブリッジＩＮＳ量子化器回路と、を含んでいる。
【０００８】
本発明のこれらの実施形態及び他の実施形態は、以下の説明及び添付図面と併せて検討することにより、十分に評価され、かつ理解されよう。しかしながら、本発明の種々の実施形態及びその幾多の詳細を示す以下の説明は、限定の目的としてではなく、単に例示の目的として与えられている。本発明の技術思想から逸脱することのない本発明の範囲内において、幾多の代用、改良、追加、及び／又は再配列が成され得るものであり、本発明は全てのそのような代用、改良、追加、及び／又は再配列を含んでいる。
【発明を実施するための最良の形態】
【０００９】
本明細書の一部を形成している添付図面は、本発明の特定の態様を示すために含まれている。本発明、並びに本発明を備えたシステムの部品及び動作の明確な概念は、図面に示す例示の、それゆえ非限定の実施形態を参照することによって、直ちに明らかとなろう。図面において、（仮に同一の参照番号が二つ以上の図面に現れる場合）同一の参照番号は同一の構成要素を表している。これらの図面の一つ若しくは複数を、本明細書における説明と併せて参照することにより、本発明は十分に理解されよう。図面に示された主要部分は適切な尺度で描写されているとは限らないことに注意されたい。
【００１０】
本発明、並びにその様々な特徴及び利点の詳細は、添付図面において描写され、かつ以下の説明において詳細に記載された非限定の実施形態を参照することにより、十分に説明される。本発明の特定の実施形態を示す詳細な説明及び特定の例は、限定の目的としてではなく、単に例示の目的として与えられている。本開示によって、当業者には、本発明の基本概念の技術思想及び／又は範囲内における様々な代用、改良、追加、及び再配列が明らかとなろう。
【００１１】
図１を参照すると、従来技術によるアンプのフルブリッジ・パワーステージ１００の回路図が示されている。ｐチャンネル及びｎチャンネル電界効果トランジスタ（ＦＥＴ）により構成された四つのスイッチ１０２−１０５の組が電源１０１、負荷１０６、及び基準電圧（グランド）１０７に接続されている。入力１０８がフルブリッジ・パワーステージ１００の第一側に接続されており、別の入力１０９がフルブリッジ・パワーステージ１００の第二側に接続されている。フルブリッジ・パワーステージ１００の動作及び特性、並びにその変形は、従来技術において周知である。
【００１２】
四つのスイッチを備えたフルブリッジの応用において、スイッチング・アンプに基づくパルス変調が頻繁に利用されている。例えば、パルス幅変調（ＰＷＭ）信号及びパルス密度変調（ＰＤＭ）信号のように、異なる型のパルス変調駆動信号を利用することも可能である。以下の説明においてＰＷＭ駆動信号を参照するが、当業者は、本発明を他の型のパルス変調信号に適用することを構想するだろう。
【００１３】
一般的に、ＰＷＭ処理は量子化及びノイズ・シェーピングを含んでいる。従来技術において、この処理は、片側、即ちハーフブリッジの応用に基づいて成されている。一般的なフルブリッジの応用においては、片側のＰＷＭ処理が利用され、次いで、その結果として得られる信号が、フルブリッジ・パワーステージに対する入力のペアを駆動するのに必要な二つの差動駆動信号を生成するために、反転される。
【００１４】
図２を参照すると、従来技術のＰＷＭ処理の基本構成のブロック図が示されている。量子化前のＰＷＭ信号２００が、積分ノイズ・シェーピング（ＩＮＳ）量子化器２０１により処理され、量子化されたＰＷＭ信号２０２が生成される。量子化されたＰＷＭ信号２０２はさらに、シングルエンド−差動変換ブロック２０３によって処理され、量子化された差動フルブリッジＰＷＭ信号のペア２０４が出力される。そのペアは、負荷１０６に接続されたフルブリッジ・パワーステージ１００を駆動することが可能である。
【００１５】
さらに図２を参照すると、ＩＮＳ量子化器２０１は、ＰＷＭノイズ・シェーピングのループを含んでおり、そのループは量子化されたＰＷＭ信号の帯域内における信号対ノイズ比を向上させるのに使用される。そのループに対する入力は、一連のデューティー比を表す高分解能デジタル信号である。そのループの出力は、同様な一連のデューティー比を表す低分解能デジタル信号である。ノイズ・シェーピングのループにより、デューティー比信号を量子化する際に発生するノイズ（誤差）を関連のあるスペクトルの外部に偏在させることが可能である。ノイズ・シェーピングは、先に蓄積された量子化誤差に基づいて、量子化された出力サンプルに対してデータ指導型の調整を提供することが可能である。
【００１６】
図３を参照すると、従来技術によるＰＷＭのＩＮＳ量子化の処理のタイミング図３００が示されている。量子化前のＰＷＭ信号Ｘ（ｔ）２００は、図２に詳細に示したＩＮＳ量子化器２０１によって積分ノイズ・シェーピングされ、量子化されたＰＷＭ信号Ｙ（ｔ）２０２が生成される。ナチュラル・サンプリング回路（図示略）内において使用される両側ランプ・サンプリング信号３１０に対する参照も成されている。縦軸は、信号２００及び信号２０２を表し、横軸は時刻を表す。関連のある時刻には、（ｎ−１）ＴＳ，（ｎ−１／２）ＴＳ，ｎＴＳ，（ｎ＋１／２）ＴＳ，（ｎ＋１）ＴＳが含まれる。ここで、ＴＳはスイッチ周期であり、ｎは整数である。
【００１７】
さらに図３を参照すると、ＩＮＳのアルゴリズムは、量子化されたＰＷＭ信号Ｙ（ｔ）２０２と量子化前のＰＷＭ信号Ｘ（ｔ）２００との間のノイズの積分フィードバックを計算することが可能である。積分項は、量子化ノイズをシェーピングするために使用される。ＰＷＭ波形を任意のオーダーまで解析的に積分すること、かつ、同積分ループを使用して、ＰＷＭの立ち上がり、及び立ち下りを量子化することが可能である。例えば、四次のオーダーのシステムが、入力Ｘ（ｔ）２００と出力Ｙ（ｔ）２０２との間の誤差を積分するのに使用可能である。その積分は、
【００１８】
【数１】
2006500871.tif 000003
である。
【００１９】
式（１）から式（４）は、ＰＷＭ信号の量子化に伴う誤差の一次から四次までの積分を計算している。それらの式を左ハーフ・サイクル（ｌ）及び右ハーフ・サイクル（ｒ）に分割することが可能である。さらに図３を参照すると、積分（Ｉ１，Ｉ２，Ｉ３，Ｉ４）は、離散的な時間間隔において定義されており、解析的に計算することが可能である。その左ハーフ・サイクルの値は、
【００２０】
【数２】
2006500871.tif 000004
である。右ハーフ・サイクルの値は、
【００２１】
【数３】
2006500871.tif 000005
である。
【００２２】
式（５）から式（８）は、ＰＷＭ信号の左ハーフ・サイクルの量子化に伴う誤差の一次から四次までの積分を計算している。式（９）から式（１２）は、ＰＷＭ信号の右ハーフ・サイクルの量子化に伴う誤差の一次から四次までの積分を計算している。これらの閉じた形の積分方程式により、そのスイッチ周波数における計算を実行することが可能である。
【００２３】
左ハーフ・サイクル及び右ハーフ・サイクルの補正されたデューティー比（それぞれ、ｚｌ（ｎ）及びｚｒ（ｎ））が以下のように定義される。
【００２４】
【数４】
2006500871.tif 000006
ここで、ｋの値は、ノイズ・シェーピング・フィルタの複数の積分器の重み因子に対応している。
【００２５】
補正されたデューティー・サイクルは、クロック・サイクルの整数に適合するように量子化される。これにより、量子化誤差ｅがもたらされ、その量子化誤差は、将来のサイクルの誤差として、ＩＮＳループにフィードバックされる。
【００２６】
【数５】
2006500871.tif 000007
本発明は、ＰＷＭの量子化におけるフルブリッジ積分ノイズ・シェーピング（ＩＮＳ）のための方法及び／又は装置を含んでいる。一つの実施形態において、本発明は、ＰＷＭ信号を量子化し、二つの異なるＰＷＭ波形を生成する一群のＩＮＳのアルゴリズムを含んでいる。本開示を踏まえたフルブリッジのＰＷＭ処理は、信号対ノイズ比（ＳＮＲ）を向上させ、水晶基準クロック周波数、出力ＬＣフィルタ、パワーステージにおける均一性、及び基準経路における均一性に対する要求を低下させ得ることは、当業者には理解されよう。又、より低いスイッチ周波数も可能となり得る。
【００２７】
図４を参照すると、本発明の一つの実施形態によるフルブリッジＩＮＳ量子化の基本構成のブロック図が示されている。量子化前の信号２００が、シングルエンド−差動変換ブロック２０３により処理され、（量子化前の差動）第一基準ＰＷＭ信号４０１及び第二基準ＰＷＭ信号４０２が生成される。シングルエンド−差動変換ブロック２０３はまた、仮にキャリア信号が量子化前の信号２００において存在する場合には、そのキャリア信号を抑制し得る。基準信号４０１及び４０２のペアは、さらに、フルブリッジＩＮＳ量子化器ブロック４０３により処理され、量子化された第一フルブリッジＰＷＭ信号４０４及び第二フルブリッジＰＷＭ信号４０５が生成され、それらの信号は負荷１０６に接続されたフルブリッジ・パワーステージ１００を駆動し得る。
【００２８】
さらに図４を参照すると、基準信号４０１及び４０２のペアのそれぞれは、個別のＩＮＳ動作により量子化することが可能であり、結果として、個別に量子化されたフルブリッジＰＷＭ信号４０４及び４０５のペアがもたらされる。本発明の一つの態様によれば、そのＰＷＭ信号のペアは、追加のサンプルを供給する追加のスイッチ端を提供し、従って、性能を向上させる機会を提供する。一つの実施形態において、本発明は相補的なデューティー比を有する個別に量子化されたフルブリッジＰＷＭ信号４０４及び４０５のペアを提供する。別の実施形態において、本発明は、各スイッチ周期の少なくとも二倍のＩＮＳ動作を実行するための方法及び装置を提供する。
【００２９】
図５を参照すると、フルブリッジＩＮＳ量子化の基本構成のより詳細なブロック図が示されている。パルス符号変調（ＰＣＭ）信号５００が、ナチュラル・サンプラ５０１に入力され、シングルエンドＰＷＭ信号２００が出力される。シングルエンドＰＷＭ信号２００は、シングルエンド−差動変換器２０３により処理され、第一基準ＰＷＭ信号４０１及び第二基準ＰＷＭ信号４０２が生成される。シングルエンド−差動変換器２０３はまた、必要に応じて、キャリアを抑制し得る。基準ＰＷＭ信号４０１及び４０２のペアはさらに、フルブリッジＩＮＳ量子化器４０３の加算及び量子化ブロック５０２により処理され、結果として、第一出力ＰＷＭ信号４０４及び第二出力ＰＷＭ信号４０５が生成される。出力ＰＷＭ信号４０４及び４０５のペアは、フルブリッジ・パワーステージ１００の第一側及び第二側を駆動するのに使用され得る。フルブリッジＩＮＳ量子化器４０３の差動積分ブロック５０３は、基準ＰＷＭ信号４０１及び４０２のペアと、出力ＰＷＭ信号４０４及び４０５のペアとを受信し、量子化誤差の補正５０４を計算し、かつその補正を加算及び量子化ブロック５０２に供給する。
【００３０】
さらに図５を参照すると、差動積分ブロック５０３は、第一基準ＰＷＭ信号４０１及び第二基準ＰＷＭ信号４０２と、第一出力ＰＷＭ信号４０４及び第二出力ＰＷＭ信号４０５とを使用することにより、独立な差動積分動作を実行し得る。差動積分ブロック５０３はまた、量子化誤差の補正値５０４を計算し得る。その補正値は、量子化ノイズを低減するために、加算及び量子化ブロック５０２により、第一基準ＰＷＭ信号４０１及び第二基準ＰＷＭ信号４０２に加算される。
【００３１】
一般に、本発明によれば、二つの出力ＰＷＭ信号４０４及び４０５は、二つの基準ＰＷＭ信号４０１及び４０２の関数であり、本明細書においてフルブリッジ積分ノイズ・シェーピングのアルゴリズムと呼ぶアルゴリズムによる量子化誤差の補正５０４を使用することによって、加算及び量子化ブロック５０２並びに差動積分ブロック５０３の動作を経て生成される。フルブリッジ積分ノイズ・シェーピングのアルゴリズムの特定の実施例は、以下に実施例１から実施例４を参照しながら、与えられる。
【００３２】
実施例
本発明の特定の実施形態が、以下の種々の特徴を詳細に例示するための非限定の実施例によって、さらに説明される。以下の実施例は、本発明を実施する方法の理解を促進するために含められている。当然のことながら、以下の実施例は、本発明を実施した場合に十分に機能すると見受けられる実施形態を表しており、従って、本発明の好ましい実施形態を構成しているものとみなされる。しかしながら、本発明の技術思想及び範囲から逸脱せずに、同一若しくは同様の結果を得る幾多の変更が、本開示の例示の実施形態において成され得ることも当然のことである。従って、以下の実施例を、本発明の範囲を限定するものと解釈するべきではない。
【実施例１】
【００３３】
ベクトル・フルブリッジＩＮＳ
この実施形態における、ベクトル・フルブリッジＩＮＳのアルゴリズムは、互いに完全に異なる第一出力ＰＷＭ信号及び第二出力ＰＷＭ信号を生成する。出力フルブリッジＰＷＭ信号のそれぞれは、図１に詳細に示したフルブリッジ・パワーステージ１００の片側を駆動することが可能である。即ち、独立なデューティー比をフルブリッジ・パワーステージ１００の各ハーフブリッジに印加することが可能である。
【００３４】
図６を参照すると、ベクトル・フルブリッジＩＮＳの処理６００のタイミング図が示されている。縦軸は、信号４０１Ａ，４０２Ａ，４０４Ａ，４０５Ａを表し、横軸は時刻を表している。関連のある時刻には、（２ｎ−１）ＴＳ／２，（２ｎ）ＴＳ／２，（２ｎ＋１）ＴＳ／２が含まれる。ここで、ｎは整数であり、ＴＳはスイッチ周期である。基準ＰＷＭ信号４０１Ａ及び４０２Ａのペアは、図４に詳細に示したフルブリッジＩＮＳ量子化器４０３に印加され、出力ＰＷＭ信号４０４Ａ及び４０５Ａのペアが出力される。負の基準信号４０２Ａは、正の基準信号４０１Ａを遅延させ、かつ反転させたものであることに注意されたい。図５に詳細に示したナチュラル・サンプリング回路５０１内において使用される両側ランプ・サンプリング信号６１０に対する参照が成されている。ベクトル・フルブリッジＩＮＳのアルゴリズムは、以下のようである。
【００３５】
時刻ｔ＝（２ｎ−１）ＴＳ／２における右ハーフ・サイクル（ｒ）に対して、
【００３６】
【数６】
2006500871.tif 000008
式（１７）及び式（１８）は、基準ＰＷＭ信号４０１Ａ及び４０２Ａのペアの右ハーフ・サイクルの間の関係を規定している。式（１９）及び式（２１）は、基準ＰＷＭ信号４０１Ａ及び４０２Ａの両方の関数としての出力ＰＷＭ信号４０４Ａ及び４０５Ａのペアに対する補正されたデューティー比を定義している。ここで、ｋの値は重み因子に対応している。式（１９）から式（２２）により表される動作は、図５に詳細に示した差動積分ブロック５０３、並びに、加算及び量子化ブロック５０２によって実行される。
【００３７】
時刻ｔ＝（２ｎ）ＴＳ／２において積分を更新すると、
【００３８】
【数７】
2006500871.tif 000009
である。
【００３９】
図５に詳細に示した差動積分器５０３は、式（２３）から式（２６）に示す積分を実行し、量子化誤差の補正５０４を供給する。時刻ｔ＝（２ｎ）ＴＳ／２における左ハーフ・サイクル（ｌ）に対して、
【００４０】
【数８】
2006500871.tif 000010
式（２７）及び式（２８）は、基準ＰＷＭ信号４０１Ａ及び４０２Ａのペアの左ハーフ・サイクルの間の関係を規定している。式（２９）及び式（３１）は、基準ＰＷＭ信号４０１Ａ及び４０２Ａの両方の関数としての出力ＰＷＭ信号４０４Ａ及び４０５Ａのペアに対する補正されたデューティー比を定義している。時刻ｔ＝（２ｎ＋１）ＴＳ／２において積分を更新すると、
【００４１】
【数９】
2006500871.tif 000011
である。
【００４２】
図５に詳細に示した差動積分器５０３は、式（３３）から式（３６）に示す積分を実行し、量子化誤差の補正５０４を供給する。
図７を参照すると、ベクトル・フルブリッジＩＮＳの出力信号のコンピュータ・シミュレーションによる電力スペクトル密度のグラフ７００が示されている。入力は１５ｋＨｚのフルスケール・トーンである。グラフ７００は、図１に詳細に示したパワーステージ１００の両側の間に不均一性がない場合に、ベクトル・フルブリッジＩＮＳを利用した結果である。縦軸は、負荷１０６に印加される差動信号の大きさ（ｄＢ）を表し、横軸は、信号の周波数（×１０４）を表す。
【００４３】
図８を参照すると、不均一性が０．３％存在する場合における、ベクトル・フルブリッジＩＮＳの出力信号のコンピュータ・シミュレーションによる電力スペクトル密度のグラフ８００が示されている。グラフ８００は、図１に詳細に示したパワーステージ１００の両側の間に０．３％の不均一性が存在する場合に、ベクトル・フルブリッジＩＮＳを利用した結果である。縦軸は、負荷１０６に印加される差動信号の大きさ（ｄＢ）を表し、横軸は、信号の周波数（×１０４Ｈｚ）を表す。図８のノイズレベルは、図７のノイズレベルに比べて著しく増加していることに注意されたい。０．３％の不均一性は、集積されたパワーステージにおいて、一般的に見受けられるものである。次の実施例、相補的なフルブリッジＩＮＳは、パワーステージの不均一性に対する耐性をより備えた別の実施形態を表している。
【実施例２】
【００４４】
相補的なフルブリッジＩＮＳ
この実施形態における、相補的なフルブリッジＩＮＳのアルゴリズムは、相補的なデューティー比を有する第一出力ＰＷＭ信号及び第二出力ＰＷＭ信号を生成する。出力フルブリッジＰＷＭ信号のそれぞれは、図１に詳細に示したフルブリッジ・パワーステージ１００の片側を駆動することが可能である。即ち、相補的なデューティー比をフルブリッジ・パワーステージ１００の各ハーフブリッジに印加することが可能である。
【００４５】
図９を参照すると、相補的なフルブリッジＩＮＳの処理９００のタイミング図が示されている。縦軸は、信号４０１Ｂ，４０２Ｂ，４０４Ｂ，４０５Ｂを表し、横軸は時刻を表している。関連のある時刻には、（２ｎ−１）ＴＳ／２，（２ｎ）ＴＳ／２，（２ｎ＋１）ＴＳ／２が含まれる。ここで、ｎは整数であり、ＴＳはスイッチ周期である。基準ＰＷＭ信号４０１Ｂ，４０２Ｂのペアは、図４に詳細に示したフルブリッジＩＮＳ量子化器４０３に印加され、出力ＰＷＭ信号４０４Ｂ及び４０５Ｂのペアが出力される。図５に詳細に示したナチュラル・サンプリング回路５０１内において使用される両側ランプ・サンプリング信号９１０に対する参照が成されている。相補的なフルブリッジＩＮＳのアルゴリズムは、以下のようである。
【００４６】
時刻ｔ＝（２ｎ−１）ＴＳ／２における右ハーフ・サイクル（ｒ）に対して、
【００４７】
【数１０】
2006500871.tif 000012
式（３７）及び式（３８）は、基準ＰＷＭ信号４０１Ｂ及び４０２Ｂのペアの右ハーフ・サイクルの間の関係を規定している。式（３９）は、基準ＰＷＭ信号４０１Ｂ及び４０２Ｂの両方の関数としての出力ＰＷＭ信号４０４Ｂに対する補正されたデューティー比を定義している。ここで、ｋの値は重み因子に対応している。式（３９）から式（４１）により表される動作は、図５に詳細に示した差動積分ブロック５０３、並びに、加算及び量子化ブロック５０２によって実行される。
【００４８】
時刻ｔ＝（２ｎ）ＴＳ／２において積分を更新すると、
【００４９】
【数１１】
2006500871.tif 000013
である。
【００５０】
図５に詳細に示した差動積分器５０３は、式（４２）から式（４５）に示す積分を実行し、量子化誤差の補正５０４を供給する。時刻ｔ＝（２ｎ）ＴＳ／２における左ハーフ・サイクル（ｌ）に対して、
【００５１】
【数１２】
2006500871.tif 000014
式（４６）及び式（４７）は、基準ＰＷＭ信号４０１Ｂ及び４０２Ｂのペアの左ハーフ・サイクルの間の関係を規定している。式（４８）は、基準ＰＷＭ信号４０１Ｂ及び４０２Ｂの両方の関数としての出力ＰＷＭ信号４０４Ｂに対する補正されたデューティー比を定義している。時刻ｔ＝（２ｎ＋１）ＴＳ／２において積分を更新すると、
【００５２】
【数１３】
2006500871.tif 000015
である。
【００５３】
図５に詳細に示した差動積分器５０３は、式（５１）から式（５４）に示す積分を実行し、量子化誤差の補正５０４を供給する。図１０から図１２を参照すると、相補的なフルブリッジＩＮＳの出力信号のコンピュータ・シミュレーションによる電力スペクトル密度のグラフ１０００，１１００，１２００が示されている。各グラフにおいて、縦軸は、図１に詳細に示された負荷１０６に印加される差動信号の大きさ（ｄＢ）を表し、横軸は、そのような信号の周波数（×１０４Ｈｚ）を表す。グラフ１０００は、パワーステージの両側の間にいかなる不均一性も存在しない時に、相補的なフルブリッジＩＮＳを利用した場合である。グラフ１１００は、パワーステージの両側の間に０．３％の不均一性が存在する時に、相補的なフルブリッジＩＮＳを利用した場合である。０．３％の不均一性による信号対ノイズ比の低下は重要ではないことに注意されたい。グラフ１２００は、パワーステージの両側の間に１％の不均一性が存在する時に、相補的なフルブリッジＩＮＳを利用した場合である。この場合、不均一性による信号対ノイズ比の低下は増加するが、その結果は、幾多の用途において許容可能な範囲内にある。
【実施例３】
【００５４】
シフトされたフルブリッジＩＮＳ、二倍のスイッチ周波数におけるサンプリング
この実施形態における、二倍のスイッチ周波数でサンプリングするシフトされたフルブリッジＩＮＳのアルゴリズムは、第一出力ＰＷＭ信号及び第二出力ＰＷＭ信号を生成する。各出力フルブリッジＰＷＭ信号は、独立なデューティー比を有しており、それぞれが、図１に詳細に示したフルブリッジ・パワーステージ１００の片側を駆動することが可能である。
【００５５】
図１３を参照すると、シフトされたフルブリッジＩＮＳの処理１７００のタイミング図が示されている。その縦軸は、信号４０１Ｃ，４０２Ｃ，４０４Ｃ，４０５Ｃを表し、横軸は時刻を表している。関連のある時刻には、（２ｎ−１）ＴＳ／２，（２ｎ−１−ｘｒ）ＴＳ／２，（２ｎ）ＴＳ／２，（２ｎ＋１−ｘｌ）ＴＳ／２，（２ｎ＋１）ＴＳ／２が含まれる。ここで、ｎは整数であり、ＴＳはスイッチ周期である。第一基準ＰＷＭ信号４０１Ｃは、シングルエンドＰＷＭ信号２００に対してｄＴＳ／２だけ進行し、第二基準ＰＷＭ信号４０２Ｃは、シングルエンドＰＷＭ信号２００に対してｄＴＳ／２だけ遅延している。ここで、ｄは定数である。関連のある時刻において、ＰＷＭ信号４０４Ｃ及び４０５Ｃは、全ての可能な入力に対してスイッチ遷移を行わないことに注意されたい。各スイッチ周期ＴＳ内において、そのような時は四回存在する。先の実施例では、スイッチ周期ＴＳにおいて二回だけそのような時は存在している。基準ＰＷＭ信号４０１Ｃ及び４０２Ｃのペアは、図４に詳細に示したフルブリッジＩＮＳ量子化器４０３に印加され、出力ＰＷＭ信号４０４Ｃ及び４０５Ｃのペアが出力される。図５に詳細に示したナチュラル・サンプリング回路５０１内において使用される両側ランプ・サンプリング信号１７１０に対する参照が成されている。二倍のスイッチ周波数でサンプリングするシフトされたフルブリッジＩＮＳのアルゴリズムは、以下のようである。
【００５６】
時刻ｔ＝（２ｎ−１）ＴＳ／２における右ハーフ・サイクルに対して、
【００５７】
【数１４】
2006500871.tif 000016
式（５５）及び式（５６）は、基準ＰＷＭ信号４０１Ｃ及び４０２Ｃのペアの右ハーフ・サイクルの間の関係を規定している。式（５７）は、基準ＰＷＭ信号４０１Ｃ及び４０２Ｃのペアの一方の関数としての出力ＰＷＭ信号４０４Ｃに対する補正されたデューティー比を定義している。ここで、ｋの値は重み因子に対応している。式（５７）から式（５９）により表される動作は、図５に詳細に示した差動積分ブロック５０３、並びに、加算及び量子化ブロック５０２によって実行される。時刻ｔ＝（２ｎ）ＴＳ／２において積分を更新すると、
【００５８】
【数１５】
2006500871.tif 000017
である。
【００５９】
図５に詳細に示した差動積分器５０３は、式（６０）から式（６３）に示す積分を実行し、量子化誤差の補正５０４を供給する。時刻ｔ＝（２ｎ）ＴＳ／２における左ハーフ・サイクルに対して、
【００６０】
【数１６】
2006500871.tif 000018
式（６４）及び式（６５）は、基準ＰＷＭ信号４０１Ｃ及び４０２Ｃのペアの左ハーフ・サイクルの間の関係を規定している。式（６６）は、基準ＰＷＭ信号４０１Ｃ及び４０２Ｃのペアの一方の関数としての出力ＰＷＭ信号４０４Ｃに対する補正されたデューティー比を定義している。時刻ｔ＝（２ｎ＋１）ＴＳ／２において積分を更新すると、
【００６１】
【数１７】
2006500871.tif 000019
である。
【００６２】
図５に詳細に示した差動積分器５０３は、式（６９）から式（７２）に示す積分を実行し、量子化誤差の補正５０４を供給する。
図１４を参照すると、二倍のスイッチ周波数におけるシフトされた基準フルブリッジＩＮＳ信号のシミュレーションによる電力スペクトル密度のグラフ１８００が示されている。その縦軸は、図１に詳細に示された負荷１０６に印加される差動信号の大きさ（ｄＢ）を表し、横軸は、その信号の周波数（×１０４Ｈｚ）を表す。グラフ１８００のノイズの下限が、図１０におけるグラフ１０００のノイズの下限に比べて若干上昇していることに注意されたい。しかしながら、全てのスイッチ周期ＴＳにおいて、出力ＰＷＭ信号４０４Ｃ及び４０５Ｃが遷移しない四つの時間間隔があるという事実が有益である用途は存在する。
【実施例４】
【００６３】
シフトされたフルブリッジＩＮＳ、四倍のスイッチ周波数におけるサンプリング
この実施形態における、四倍のスイッチ周波数でサンプリングするシフトされたフルブリッジＩＮＳのアルゴリズムは、第一出力ＰＷＭ信号及び第二出力ＰＷＭ信号を生成する。各出力フルブリッジＰＷＭ信号は、完全に独立なデューティー比を有しており、それぞれが、図１に詳細に示したフルブリッジ・パワーステージ１００の片側を駆動することが可能である。
【００６４】
図１５を参照すると、シフトされたフルブリッジＩＮＳの処理１９００のタイミング図が示されている。その縦軸は、信号４０１Ｄ，４０２Ｄ，４０４Ｄ，４０５Ｄを表し、横軸は時刻を表している。関連のある時刻には、（２ｎ−１）ＴＳ／２，（２ｎ−１−ｘｒ）ＴＳ／２，（２ｎ）ＴＳ／２，（２ｎ＋１−ｘｌ）ＴＳ／２，（２ｎ＋１）ＴＳ／２が含まれる。ここで、ｎは整数であり、ＴＳはスイッチ周期である。第一基準ＰＷＭ信号４０１Ｄは、シングルエンドＰＷＭ信号２００に対してｄＴＳ／２だけ進行し、第二基準ＰＷＭ信号４０２Ｄは、シングルエンドＰＷＭ信号２００に対してｄＴＳ／２だけ遅延している。ここで、ｄは定数である。基準ＰＷＭ信号４０１Ｄ及び４０２Ｄのペアは、図４に詳細に示したフルブリッジＩＮＳ量子化器４０３に印加され、出力ＰＷＭ信号４０４Ｄ及び４０５Ｄのペアが出力される。図５に詳細に示したナチュラル・サンプリング回路５０１内において使用される両側ランプ・サンプリング信号１９１０に対する参照が成されている。四倍のスイッチ周波数でサンプリングする三次のオーダーのシフトされたフルブリッジＩＮＳのアルゴリズムは、以下のようである。
【００６５】
時刻ｔ＝（２ｎ−１）ＴＳ／２において、
【００６６】
【数１８】
2006500871.tif 000020
時刻ｔ＝（２ｎ−１＋ｘｒ）ＴＳ／２において積分を更新すると、
【００６７】
【数１９】
2006500871.tif 000021
である。
【００６８】
時刻ｔ＝（２ｎ−１＋ｘｒ）ＴＳ／２において、
【００６９】
【数２０】
2006500871.tif 000022
時刻ｔ＝（２ｎ）ＴＳ／２において積分を更新すると、
【００７０】
【数２１】
2006500871.tif 000023
である。
【００７１】
時刻ｔ＝（２ｎ）ＴＳ／２において、
【００７２】
【数２２】
2006500871.tif 000024
時刻ｔ＝（２ｎ＋１−ｘｌ）ＴＳ／２において積分を更新すると、
【００７３】
【数２３】
2006500871.tif 000025
である。
【００７４】
時刻ｔ＝（２ｎ＋１−ｘｌ）ＴＳ／２において、
【００７５】
【数２４】
2006500871.tif 000026
時刻ｔ＝（２ｎ＋１）ＴＳ／２において積分を更新すると、
【００７６】
【数２５】
2006500871.tif 000027
である。
【００７７】
式（７４）、式（８０）、式（８６）、及び式（９２）は、出力ＰＷＭ信号４０４Ｄに対する補正されたデューティー比を定義している。ここで、ｋの値は重み因子に対応している。式（７３）から式（７５）、式（７９）から式（８１）、及び式（９１）から式（９３）により表される動作は、図５に詳細に示した差動積分ブロック５０３、並びに、加算及び量子化ブロック５０２によって実行される。再び図５に詳細に示した差動積分器５０３は、式（７６）から式（７８）、式（８２）から式（８４）、式（８８）から式（９０）、及び式（９４）から式（９６）に示す積分を実行し、量子化誤差の補正５０４を供給する。
【００７８】
図１６を参照すると、四倍のスイッチ周波数における三次のオーダーのシフトされた基準フルブリッジＩＮＳ信号のシミュレーションによる電力スペクトル密度のグラフ２０００が示されている。図１６に示す三次のオーダーの例において、そのノイズ・スペクトルは、ＤＣ及び１６ｋＨｚにおいて零（ｎｕｌｌ）になることに注意されたい。入力は、１４ｋＨｚにおいてフルスケールのトーンとなる。四倍のスイッチ周波数においてサンプリングすることにより、このアルゴリズムは、性能を低下させることなく、より低いスイッチ周波数を可能にする。
【００７９】
図１７を参照すると、従来技術によるシングルエンドＩＮＳ出力信号２１００のシミュレーションによる出力スペクトルのグラフが示されている。このシミュレーションは、図２に詳細に示したブロック図に対応する。図１８を参照すると、本発明の一つの態様によるフルブリッジＩＮＳ出力信号２２００のシミュレーションによる出力スペクトルのグラフが示されている。このシミュレーションは、図４に詳細に示したブロック図に対応しており、例２において詳述したような四次のオーダーの相補的なフルブリッジＩＮＳのアルゴリズムを使用している。
【００８０】
図１７及び図１８を参照すると、その縦軸はｄＢを単位とした出力信号の大きさを表し、横軸は５００ｋＨｚまでの信号の周波数を表している。信号の透過帯域は、ＤＣから２０ｋＨｚまでであり、この領域においてノイズは最小化されている。その信号は、１５ｋＨｚにおいてフルスケールの信号となる。スイッチ周波数は３７５ｋＨｚである。更に図１７及び図１８を参照すると、フルブリッジＩＮＳ出力信号２２００は、従来技術によるシングルエンドＩＮＳ出力信号２１００と同一の条件下で得られたものであるが、スイッチ周波数におけるフルスケールのトーンは抑制されている。従来技術に優るこの改善により、パワーステージと負荷との間において、通常、使用される受動ＬＣローパス・フィルタに対する要求を低くすることが可能である。
【００８１】
本発明は、ＰＷＭ信号の量子化におけるフルブリッジ積分ノイズ・シェーピングのための方法及び／又は装置を含んでいる。本発明は、フルブリッジ積分ノイズ・シェーピングの動作を実行するためのアルゴリズムを複数含んでいる。本開示を踏まえて、本明細書に含まれる方法を、ハードウェア（例えば、特定の応用集積回路）又はソフトウェアにより具体化し得ることは、当業者には理解されよう。
【００８２】
本発明の特定の実施形態によれば、少なくとも二倍のサンプル・レートが可能であり、従って、より高性能及び／又はより低いスイッチ周波数が可能となる。本開示を踏まえて、本発明の用途には非オーディオ・アンプから動作制御までが含まれていることは、当業者には理解されよう。
【００８３】
本明細書において使用されている単語「ある（ａ  ｏｒ  ａｎ）」は、「一つの（ｏｎｅ）」というよりは、「一つ若しくは複数の（ｏｎｅ  ｏｒ  ｍｏｒｅ）」を意味するものとして定義されている。本明細書において使用されている単語「複数の（ｐｌｕｒａｌｉｔｙ）」は、「二つの（ｔｗｏ）」というよりは、「二つ以上の（ｔｗｏ  ｏｒ  ｍｏｒｅ）」を意味するものとして定義されている。本明細書において使用されている単語「別の（ａｎｏｔｈｅｒ）」は、「少なくとも第二以上の（ａｔ  ｌｅａｓｔ  ａ  ｓｅｃｏｎｄ  ｏｒ  ｍｏｒｅ）」を意味するものとして定義されている。本明細書において使用されている単語「含む、並びに／若しくは、有する（ｉｎｃｌｕｄｉｎｇ  ａｎｄ／ｏｒ  ｈａｖｉｎｇ）」は、「備える（ｃｏｍｐｒｉｓｉｎｇ）」（即ち、オープン・ランゲージ）を意味するものとして定義されている。本明細書において使用されている単語「接続された（ｃｏｕｐｌｅｄ）」は、「連結された（ｃｏｎｎｅｃｔｅｄ）」を意味するものとして定義され、この連結は直接的な連結や機械的な連結に限定される訳ではない。本明細書において使用されている単語「プログラム又はソフトウェア（ｐｒｏｇｒａｍ  ｏｒ  ｓｏｆｔｗａｒｅ）」は、コンピュータ・システム上で実行されるように設計された一連の命令を意味するものとして定義されている。プログラム又はコンピュータ・システムは、サブルーチン、関数、プロシージャ、オブジェクト・メソッド、オブジェクト実装、実行可能なアプリケーション、アプレット、サーブレット、ソース・コード、オブジェクト・コード、共有ライブラリ／ダイナミック・ロード・ライブラリ、及び／又は、コンピュータ・システム上で実行されるように設計された他の一連の命令を含み得る。本明細書において使用されている表現「その中から引き出される任意の整数（ａｎｙ  ｉｎｔｅｇｅｒ  ｄｅｒｉｖａｂｌｅ  ｔｈｅｒｅｉｎ）」は、本明細書において記された対応する数の中の整数を意味するものとして定義されており、「その中から引き出される任意の範囲（ａｎｙ  ｒａｎｇｅ  ｄｅｒｉｖａｂｌｅ  ｔｈｅｒｅｉｎ）」という表現は、そのような対応する数の中の任意の範囲を意味するものとして定義されている。
【００８４】
ミーンズ・プラス・ファンクション（ｍｅａｎｓ−ｐｌｕｓ−ｆｕｎｃｔｉｏｎ）限定が、特定の請求項において「〜するための手段（ｍｅａｎｓ  ｆｏｒ）」及び／又は「〜するためのステップ（ｓｔｅｐ  ｆｏｒ）」という表現を用いることによって、具体的に記されていない限り、添付特許請求の範囲は、そのような限定を含むものとは解釈されない。本発明のサブジェネリックな実施形態は、添付独立請求項及びその均等物使用によって識別される。本発明の特定の実施形態は、添付従属請求項及びその均等物使用によって識別される。
【図面の簡単な説明】
【００８５】
【図１】アンプのフルブリッジ・パワーステージの回路図。
【図２】ＰＷＭ処理の基本構成のブロック図。
【図３】ＰＷＭのＩＮＳ量子化の処理のタイミング図。
【図４】本発明の実施形態を表す、フルブリッジＩＮＳ量子化の基本構成のブロック図。
【図５】本発明の実施形態を表す、フルブリッジＩＮＳ量子化の基本構成の詳細なブロック図。
【図６】本発明の実施形態を表す、ベクトル・フルブリッジＩＮＳの処理のタイミング図。
【図７】本発明の実施形態を表す、ベクトル・フルブリッジＩＮＳの出力信号のシミュレーションによる電力スペクトル密度のグラフ。
【図８】本発明の実施形態を表す、不均一性が０．３％存在する場合におけるベクトル・フルブリッジＩＮＳの出力信号のシミュレーションによる電力スペクトル密度のグラフ。
【図９】本発明の実施形態を表す、相補的なフルブリッジＩＮＳの処理のタイミング図。
【図１０】本発明の実施形態を表す、相補的なフルブリッジＩＮＳの出力信号のシミュレーションによる電力スペクトル密度のグラフ。
【図１１】本発明の実施形態を表す、不均一性が０．３％存在する場合における相補的なフルブリッジＩＮＳの出力信号のシミュレーションによる電力スペクトル密度のグラフ。
【図１２】本発明の実施形態を表す、不均一性が１％存在する場合における相補的なフルブリッジＩＮＳの出力信号のシミュレーションによる電力スペクトル密度のグラフ。
【図１３】本発明の実施形態を表す、二倍のスイッチ周波数で動作するシフトされた基準フルブリッジＩＮＳの処理のタイミング図。
【図１４】本発明の実施形態を表す、二倍のスイッチ周波数で動作するシフトされた基準フルブリッジＩＮＳの出力信号のシミュレーションによる電力スペクトル密度のグラフ。
【図１５】本発明の実施形態を表す、四倍のスイッチ周波数で動作するシフトされた基準フルブリッジＩＮＳの処理のタイミング図。
【図１６】本発明の実施形態を表す、四倍のスイッチ周波数で動作するシフトされた基準フルブリッジＩＮＳの出力信号のシミュレーションによる電力スペクトル密度のグラフ。
【図１７】シングルエンドＩＮＳの出力信号のシミュレーションによる出力スペクトルのグラフ。
【図１８】本発明の実施形態を表す、フルブリッジＩＮＳの出力信号のシミュレーションによる出力スペクトルのグラフ。
【図１】
2006500871.tif 000028
【図２】
2006500871.tif 000029
【図３】
2006500871.tif 000030
【図４】
2006500871.tif 000031
【図５】
2006500871.tif 000032
【図６】
2006500871.tif 000033
【図７】
2006500871.tif 000034
【図８】
2006500871.tif 000035
【図９】
2006500871.tif 000036
【図１０】
2006500871.tif 000037
【図１１】
2006500871.tif 000038
【図１２】
2006500871.tif 000039
【図１３】
2006500871.tif 000040
【図１４】
2006500871.tif 000041
【図１５】
2006500871.tif 000042
【図１６】
2006500871.tif 000043
【図１７】
2006500871.tif 000044
【図１８】
2006500871.tif 000045
【国際調査報告】
2006500871.tif 000046
2006500871.tif 000047