(57)【要約】制御された仕事関数を備えるメタルゲート（３０）を有する半導体構造を形成する方法である。この方法は、チャネルによって分離された活性領域（１２）を備えた基板およびチャネル上および絶縁層（２０）内の一時的ゲート（１６）を有するプレカーサを形成するステップを含んでいる。この一時的ゲート（１６）を除去して、絶縁層（２０）中に底面およびサイドウォールを備える凹部（２２）を形成する。非シリコン金属を含んでいるメタル層（２６）を、この凹部（２２）にたい積する。このメタル層（２６）中にシリコンを導入し、メタル層（２６）上にメタルをたい積する。シリコンの導入は、熱的シラン処理により行われる。この熱的シラン処理は、メタル層（２６）をたい積する前、後、またはその前後に実行される。メタル層（２６）中に導入するシリコンの量によって、形成されるメタルゲート（３０）の仕事関数を制御する。
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【特許請求の範囲】
【請求項１】
チャネルによって分離された活性領域（１２）を備えた基板（１０）、チャネル上および絶縁層（２０）内の一時的ゲート（１６）を有するプレカーサを形成するステップと、
前記一時的ゲート（１６）を除去して、前記絶縁層（２０）中に底面およびサイドウォールを備える凹部を形成するステップと、
非シリコン金属を含んでいるメタル層（２６）を、前記凹部（２２）にたい積するステップと、
前記メタル層（２６）上にメタル（２８）をたい積するステップと、
シリコンを前記メタル層（２６）中に導入するステップと、
を含む、半導体構造を形成する方法。
【請求項２】
前記シリコンを導入するステップは、前記非シリコン金属を含んでいるメタル層（２６）をたい積する前に、シラン（SiH4）で前浸透するステップを含む、請求項１記載の方法。
【請求項３】
前記シリコンを導入するステップは、前記非シリコン金属を含んでいるメタル層（２６）をたい積した後に、SiH4で後浸透するステップをさらに含む、請求項２記載の方法。
【請求項４】
前記シランを導入するステップは、前記非シリコン金属を含んでいるメタル層（２６）をたい積した後に、プラズマ処理するステップをさらに含む、請求項２記載の方法。
【請求項５】
前記シリコンを導入するステップは、前記非シリコン金属を含んでいるメタル層（２６）をたい積した後に、プラズマ処理するステップを含む、請求項１記載の方法。
【請求項６】
前記非シリコン金属を含むメタル層（２６）は、Ta、W、Mo、Ru、Ti、TiN、TaNおよびCoのうち１つを含む、請求項１記載の方法。
【請求項７】
プレカーサ上にメタルゲート（３０）を形成するステップと、
前記メタルゲート（３０）の仕事関数を制御可能に調整するように、前記メタルゲート（３０）をシランで熱処理するステップと、
を含む、メタルゲート半導体デバイスを形成する方法。
【請求項８】
前記熱処理するステップは、熱浸透（thermal soaking）を含む、請求項７記載の方法。
【請求項９】
前記メタルゲート（３０）中に導入するシリコンの量を制御するように、熱浸透処理時間を制御するステップをさらに含む、請求項８記載の方法。
【請求項１０】
前記メタルゲート（３０）中に導入するシリコンの量を制御するように、熱浸透の間の温度を制御するステップをさらに含む、請求項９記載の方法。
【請求項１１】
前記熱処理するステップは、前記メタルゲートをプラズマ処理するステップを含む、請求項１０記載の方法。
【請求項１２】
前記メタルゲート（３０）は、Ta、W、Mo、Ru、Ti、TiN、TaNおよびCoのうち１つからなるメタル層（２６）を含んでおり、
前記メタルゲートを前記熱処理するステップは、前記メタル層（２６）中にシリコンを導入する、請求項１１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造の分野に関し、より詳しくは、置換ゲート処理技術を使用した、メタルゲート電極の形成に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）業界においては、ＭＯＳトランジスタ（metal-oxide-semiconductor  transistors）は通常、ポリシリコンゲート電極を使用して形成されてきた。
ポリシリコン材料は耐熱性があるので（すなわちポリシリコンは、後の高温工程に対する耐性に優れている）、ＭＯＳゲート電極として使用されることが好ましかった。ポリシリコンは、高温工程中でも強靭であるため、ソース領域およびドレイン領域とともに、高温でアニーリングできる。さらに、ポリシリコンは、チャネル領域内へのドープ原子のイオン注入を阻止できることが利点である。ポリシリコンのイオン注入阻止能により、ゲートのパターン形成が完了後におけるソース構造とドレイン構造との自己整合性が容易に得られるようになっている。
しかし、ポリシリコンゲート電極には多少の難点がある。例えば、ポリシリコンゲート電極は半導体材料から形成され、該材料は、ほとんどのメタル材料よりも固有抵抗が高いという欠点をもつ。このため、ポリシリコンゲート電極は、メタル材料から作られるゲートに比べてかなり低速度で動作するおそれがある。固有抵抗の高さを部分的に補うため、ポリシリコン材料は、動作速度を許容可能な水準まで上昇させるために、広範囲に費用のかかるシリコン化合物プロセス（silicide process）を必要とすることが多い。
【０００３】
産業界では、ポリシリコンゲートデバイスに代替することができるメタルゲートデバイスが必要とされている。
しかしながら、メタルゲートは、従来のポリシリコンゲート電極が耐えられる高温および酸化雰囲気を耐えることができない場合がある。
ポリシリコンゲート電極に対するこれらの関係のうちのいくつかを回避するために、置換ダマシンメタルゲートプロセスが確立されている。
ダマシンゲートプロセスは、ディスポーザブルなゲートを使用し、従来の処理におけるように、ソース、ドレイン、スペーサ、エッチストップ層および反射防止膜とともに形成される。
ディスポーザブルなゲートおよび絶縁体はエッチングされて除去され、オリジナルのゲート酸化膜を露出させる。その後、ディスポーザブルなポリシリコンゲートをメタルゲートと置換し、メタル材料によって提供されるより低い固有抵抗を達成する。
【０００４】
半導体技術における設計において配慮すべき事項は、仕事関数である。この仕事関数は、しきい値を超えて電子を励起させるのに必要なエネルギー量である。シリコン基板上のポリシリコンゲートは、ゲートが充分に制御されるようにする仕事関数を提供する。
しかしながら、シリコン基板上のゲート材料として金属を使用することは、ポリシリコンゲートとの比較において仕事関数に望ましくない変化を引き起こしてしまう可能性がある。このことは、ゲートの可制御性を減少させることになる。
【発明の要約】
【０００５】
ゲートは金属製であるが、仕事関数を高度に制御することができる方法において目標値に調整することができる半導体構造およびこの半導体構造を生成する方法が必要とされている。
【０００６】
上記その他の要求は、半導体構造を形成する方法を提供する本発明の実施例によって満足され、この方法は、チャネルによって分離された活性領域を備えた基板およびチャネル上および絶縁層内の一時的ゲートを有するプレカーサを形成するステップを含んでいる。この一時的ゲートを除去して、絶縁層中に底面およびサイドウォールを備える凹部を形成する。その後、非シリコン金属を含んでいるメタル層を、凹部にたい積する。このメタル層上にメタルをたい積し、シリコンをメタル層中に導入する（incorporating）。
本発明のある実施例の一例においては、シリコンを導入するステップは、熱的シラン処理（thermal silane treatment）を含む。この熱的シラン処理は、前浸透（pre-soak）、後浸透（post-soak）、またはこの両方の組み合わせを含むことができる。
本発明の他の実施例の一例においては、熱的シラン処理は、たい積した非シリコン金属を含むメタル層のプラズマ処理を含む。このプラズマ処理は熱の浸透処理と組み合わせてもよい。
【０００７】
メタル層（例えばTa、W、Mo、Ru、TiおよびCoで形成することができる）中へのシリコンを導入することにより、凹部中のメタル層の仕事関数を高度に制御することができるようになる。
メタル層に導入したシリコンの量は、シラン処理の数を制御するステップを含む、多くの異なる方法で制御することができる。導入するシリコンの量を制御する他の方法は、シラン処理の時間を制御するステップと、シラン処理の温度とを制御するステップを含んでいる。
導入するシリコンの量を制御する他の方法は、非シリコン金属を含んでいるメタル層の厚みを制御することである。層が薄いほど、メタル層に導入するシリコンのパーセンテージは大きくなる。
【０００８】
上記の必要性はまた、本発明のさらなる実施例によっても満足され、これは、プレカーサ上にメタルゲートを形成するステップと、メタルゲートをシランで熱処理し、メタルゲートの仕事関数を制御可能に調整するステップと含む、メタルゲート半導体デバイスを形成する方法を提供する。
【０００９】
本発明の上記その他の特性、側面および利点は、添付図面と併せて、本発明の下記の詳細な説明からより明らかになろう。
【発明を実施するための最良の形態】
【００１０】
本発明は、半導体構造におけるメタルゲートの使用に関わる問題に対処し、これらを解決する。
置換メタルゲートを使用する従来の半導体構造においては、仕事関数は、シリコン基板上メタル属の使用により、ポリシリコンゲートから変化してしまう。
本発明は、特に目標値に調整される仕事関数を有するメタルゲートを生成すべく、調整可能な仕事関数を提供する。
これはダマシンゲート構造内にたい積されるタンタルのようなメタル層中にシリコンを導入すべく、制御された方法でシラン処理を実行することにより達成される。
従って、本発明のメタルゲート技術は、さらなる調節注入を実行することなく、非常に小さなＣＭＯＳデバイスのしきい電圧を修正する実現可能性を提供する。チャネル注入についての自由度はＣＭＯＳチャネル長の積極的なスケーリングとともに減少するので、これは有利である。
【００１１】
図１は、本発明の実施例に従って構成される半導体構造についてのプレカーサの断面図である。
以下に記載において、構造および図面は、相対的な大きさまたは形の点において必ずしも正確に表示しないが、例示的な目的に対して示される。
【００１２】
図１において、シリコン基板１０は、従来のドーピング技術によってその中に形成された活性領域１２を有する。基板１０の表面上にはゲート酸化膜１４が形成されている。活性領域１２上にはシリサイド領域１５が形成されている。
ゲート酸化膜１４上に、一時的（または「ダミー」）ゲートとして働くポリシリコンゲート１６が形成される。
【００１３】
ゲート１６のサイドウォール上にスペーサ１８を形成する。スペーサ１８は、窒化ケイ素、酸化シリコン、シリコン酸窒化物、またはこれらの中の複数の異なる層のような任意の適切な材料によって形成することができる。基板１０上には絶縁層２０が提供される。
図１の半導体構造は、例えば、例えば化学機械的研磨（ＣＭＰ）によってプレーナ化されており、平らな上面が提供される。
【００１４】
図１の構造は、活性領域を有する従来の半導体構造およびポリシリコンゲートである。
しかしながら、固有抵抗の低下したゲートを供給するために、本発明中で提供されるように、ポリシリコンゲート１６を除去し、メタルゲートと置換することができる。
しかしながら、前述したように、メタルゲート構造を使用することはゲートの仕事関数に望ましくない変化を引き起こす可能性がある。本発明では、このような変化は、目標値に仕事関数を調整するメタルゲートのシラン処理によって回避される。
【００１５】
図２では、スペーサ１８の間の領域からポリシリコンゲート１６が除去された状態を示している。
ゲート酸化膜１４は、スペーサ１８によって形成される基板１０およびサイドウォールのトップによって形成される凹部２２内に残るように図２に記載されている。本発明のある実施例の一例においては、このゲート酸化膜１４は除去され、high-kゲート絶縁材料に置換される。このhigh-kゲート絶縁材料で使用され得る特定の材料は、例えばZrO2、HfO2、InO2、LaO2,、TaO2を含んでいる。他の多数のメタル酸化膜を使用してもよい。または従来のゲート酸化膜の代わりにhigh-kゲート絶縁材料としてペロブスカイトを使用してもよい。
しかしながら以下の記載では、ゲート酸化膜１４を除去していないものと仮定する。
【００１６】
図３Ａおよび図３Ｂは、本発明の異なる実施例によるプロセスの次のステップにおける、図２の構造を示している。図３Ａにおいては、第１シラン処理が実行される。この第１シラン処理は、図３Ａ中の矢印２４によって示される。
このシラン処理は前浸透（pre-soak）と考えられ、次のパラメータ、すなわち、約３から約６Torrの圧力、約２５０℃から約５５０℃の間の温度、約４００sccmから約１０００sccmの間のSiH4の流量率、約１０秒から約６０秒の間の処理時間によって実行することができる。
【００１７】
図３Ａの前浸透シラン処理の後、凹部２２内および絶縁層２０上にメタル層２６を形成する。ＰＶＤ法によるスパッタ蒸着のような従来のプロセスを使用して、メタル層２６をたい積してもよい。メタル層２６は、例えばTa、W、Mo、Ru、Ti、TiN、TaN、またはCoのような適切な材料で形成することができる。例えば約１０Åから約１００Åの間の比較的薄い層をたい積してもよい。
【００１８】
図３Ａでなされる前浸透は、たい積中に、図４Ａのメタル層２６にシリコン（Si）を導入する。その結果、実際に形成されるメタル層２６はシリコンを含んでいる。例えば、図３Ａの前浸透の後に形成されるメタル層２６は、TaSi、WSi、MoSi、RuSi、TiSi、TiNSi、TaNSiあるいはCoSiである。シリコンを導入することによって、仕事関数を設計者により設定された目標値に変化させる。これによって、形成されるメタルゲートの仕事関数を微調整できるようになる。
【００１９】
本発明の他の実施例の一例においては、図３Ｂおよび図４Ｂに記載するように、シラン処理の前に、メタル層２６をたい積する。このメタル層２６は図４Ａのメタル層２６において使用する材料と同じでもよい。よって、この層には同じ参照符号が付されている。
しかしながら、図３Ｂのメタル層２６にはシリコンが導入されていない。
【００２０】
図４Ｂでは、メタル層２６中にシリコンを導入させるべく、前浸透またはプラズマシラン処理を提供する。したがって、最終的なメタル層２６は、図４Ａのメタル層２６と同じ材料で構成されることになる。前浸透シラン処理と同じパラメータを、後浸透（post-soak）シラン処理に使用することができる。
ＰＥＣＶＤチャンバ中のシランプラズマ処理についてのパラメータは、以下のとおりである。すなわち、約２から約４Torrの圧力、約３５０℃から約４５０℃の間の温度、約１００Ｗから約２５０Ｗの間のＲＦ電力、約６０sccmから約１１０sccmの間のSiH4の流量率、約５秒から約３０秒の間の処理時間である。
しかしながら、これらのパラメータは単なる例示であり、本発明の趣旨を逸脱することなく他のパラメータを使用することができる。
【００２１】
図３Ａおよび図４Ｂの実施例は、後浸透または後プラズマ処理と同様に、前浸透を含んだプロセスとなるように、ある実施例中で組み合わせられる。
メタル層２６のシラン処理の合計数の変更は、メタル層２６に導入するシリコンの量を変化させる。このことは、設計者が柔軟に仕事関数値を選択することをできるようにし、メタル層２６の仕事関数の制御を提供する効果を有する。
【００２２】
図５は、シリコンを導入したメタル層２６上に別のメタル層２８をたい積した後の、図４Ａまたは図４Ｂの構造を示している。
このメタル層２８は、メタル層２６と適合する（compatible）材料を含む。例えば、メタル層２８は、タンタル、銅、または銅合金により形成されていてもよい。
メタル層２８をたい積すべく、ＰＶＤ、化学蒸着法、または（銅のための）無電解蒸着のような従来のたい積技術を使用することができる。メタル層２８に適する他の材料はタングステン（W）であり、ＣＶＤによってたい積することができる。
【００２３】
メタル層２８をたい積した後、化学機械的研磨（ＣＭＰ）のようなプレーナ化プロセスを実行し、メタル層２８および導入したシリコンを有するメタル層２６を含んだメタルゲート３０を生成する。
【００２４】
本発明は、メタル層２６に加えられたシリコンの量を制御することにより、設計者がメタルゲート３０の仕事関数を調整することを可能にする。例えば、シラン処理の数を変更してもよい。前処理を採用してもよいし、後処理を採用してもよい。または前処理および後処理の双方を採用してもよい。
処理の回数は、メタル層２６中に導入するシリコンの量に影響するので、メタルゲートの仕事関数に影響する。
【００２５】
さらに、シラン処理時間は導入するシリコンの量に影響する。より長いシラン処理時間で、より大量のシリコンがメタル層２６に導入される。
同様に、シラン処理の処理温度は、導入するシリコンの量に影響する。より高い温度で、より大量のシリコンが導入される。当業者は、所望の仕事関数を得るために使用されるメタル層２６により温度を変更することができる。
【００２６】
別の要素は、メタル層２６の厚みである。より薄いメタル層２６は、メタル層２６中に、より大量のシリコンを導入することができる。
このことは、仕事関数を制御することができる他のパラメータを提供する。
【００２７】
本発明の他の実施例の一例においては、図７に記載するように、導入したシリコンを有する層を形成する他の方法が提供される。
この方法では、順序的に図３Ｂの後となる図7に記載するように、例えばＰＶＤ法を使用してウェーハ上にシリコンの層２７をたい積する。
このステップは、商業的に入手可能な標準的ＵＨＶマルチチャンバ・スパッタリングシステムを使用して、原位置で（in situ）実行される。その後、例えば急速熱アニール（ＲＴＡ）によって、短いアニールステップを実行する。この短アニールの間、温度は約３００℃から約５００℃の間に維持される。
層２７中のシリコンはメタル層２６と反応するが、その温度がシリサイド化に必要な温度以下に維持されるので、ケイ素化合物は形成されない。
アニーリングの後、このアニーリングによって層２７のシリコンがメタル層２６中に導入され、製造プロセスは、メタル層２８がたい積される図５に続き、それから図６中でプレーナ化される。
【００２８】
本発明を詳細に説明し図に示してきたが、これは図示および例示目的であって、制限するものと解釈せず、本発明の範囲は、添付請求の範囲の請求項によってのみ限定されることを明確に理解されたい。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施例による半導体構造のプレカーサの断面の概略図。
【図２】ダミーゲートおよびゲート絶縁層を除去した後の図１の構造を示す図。
【図３Ａ】本発明のある実施例によりシラン処理を実行している図２の構造を示す図。
【図３Ｂ】本発明のある別の実施例によりメタル層をたい積している図２の構造を示す図。
【図４Ａ】本発明のある実施例によりメタル層を堆積した後の図３Ａの構造を示す図。
【図４Ｂ】本発明のある別の実施例によりたい積したメタル層をシラン処理する間の図３Ｂの構造を示す図。
【図５】本発明の実施例によりメタル層の上面上にメタルを体積した後の、図４Ａまたは図４Ｂの一方の構造を示す図。
【図６】メタルゲートを形成すべくプレーナ化した後の図５の構造を示す図。
【図７】本発明の他の実施例における処理ステップを示す図。
【図１】
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【図２】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成17年2月10日(2005.2.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
チャネルによって分離された活性領域（１２）を備えた基板（１０）、チャネル上および絶縁層（２０）内の一時的ゲート（１６）を有するプレカーサを形成するステップと、
前記一時的ゲート（１６）を除去して、前記絶縁層（２０）中に底面およびサイドウォールを備える凹部を形成するステップと、
非シリコン金属を含んでいるメタル層（２６）を、前記凹部（２２）にたい積するステップと、
前記メタル層（２６）上にメタル（２８）をたい積するステップと、
シリコンを前記メタル層（２６）中に制御可能に導入するステップであって、前記メタル層（２６）に加えられるシリコンの量は、半導体構造の仕事関数を制御可能に調整するステップと、
を含む、半導体構造を形成する方法。
【請求項２】
前記シリコンを導入するステップは、前記非シリコン金属を含んでいるメタル層（２６）をたい積する前に、シラン（SiH4）で前浸透するステップを含む、請求項１記載の方法。
【請求項３】
前記シリコンを導入するステップは、前記非シリコン金属を含んでいるメタル層（２６）をたい積した後に、SiH4で後浸透するステップをさらに含む、請求項２記載の方法。
【請求項４】
前記シランを導入するステップは、前記非シリコン金属を含んでいるメタル層（２６）をたい積した後に、プラズマ処理するステップをさらに含む、請求項２記載の方法。
【請求項５】
前記シリコンを導入するステップは、前記非シリコン金属を含んでいるメタル層（２６）をたい積した後に、プラズマ処理するステップを含む、請求項１記載の方法。
【請求項６】
前記メタル層（２６）中に導入するシリコンの量は、前浸透、後浸透、および前記メタル層（２６）をたい積するステップの前または後のプラズマ処理の、いずれかまたは全てに依存する、請求項１ないし５のいずれかの項記載の方法。
【請求項７】
前記非シリコン金属を含むメタル層（２６）は、Ta、W、Mo、Ru、Ti、TiN、TaNおよびCoのうち１つを含む、請求項１記載の方法。
【請求項８】
プレカーサ上にメタルゲート（３０）を形成するステップと、
前記メタルゲート（３０）をシランで熱処理するステップであって、前記メタル層中に導入するシリコンの量を変化させて、前記メタルゲート（３０）の仕事関数を制御可能に調整するステップと、
を含む、メタルゲート半導体デバイスを形成する方法。
【請求項９】
前記熱処理するステップは、熱浸透（thermal soaking）を含む、請求項８記載の方法。
【請求項１０】
前記メタルゲート（３０）中に導入するシリコンの量を制御するように、熱浸透処理時間を制御するステップをさらに含む、請求項９記載の方法。
【請求項１１】
前記メタルゲート（３０）中に導入するシリコンの量を制御するように、熱浸透の間の温度を制御するステップをさらに含む、請求項１０記載の方法。
【請求項１２】
前記熱処理するステップは、前記メタルゲートをプラズマ処理するステップを含む、請求項１１記載の方法。
【請求項１３】
前記メタルゲート（３０）は、Ta、W、Mo、Ru、Ti、TiN、TaNおよびCoのうち１つからなるメタル層（２６）を含んでおり、
前記メタルゲートを前記熱処理するステップは、前記メタル層（２６）中にシリコンを導入する、請求項１２記載の方法。
【国際調査報告】
2006524438.tif 000010
2006524438.tif 000011
2006524438.tif 000012