(57)【要約】薄膜トランジスタ（１００）が、半導体層（１２０）によって覆われている基板（１０２）上に取り付けられる。半導体層（１２０）は、第１のドープ領域（１２１）及び第２のドープ領域（１２２）を有し、その間に非ドープ領域（１２３）を有する。さらに、半導体層（１２０）は、薄膜トランジスタ（１００）のソース及びドレインを形成し、第１のドープ領域（１２１）及び第２のドープ領域（１２２）よりも高濃度にドープされた第１のさらなるドープ領域（１２５）及び第２のさらなるドープ領域（１２６）を有する。半導体層（１２０）の一部は、酸化物層（１４０）で覆われており、酸化物層（１４０）は、非ドープ領域（１３０）を覆う導電性ゲート（１０４）と、第１のドープ領域（１２１）及び第２のドープ領域（１２２）をそれぞれ覆う第１のスペーサ（１１１）及び第２のスペーサ（１１２）とを備える。さらに、酸化物層（１４０）は、ゲート構造と第１の導電性コンタクト（１３５）及び第２の導電性コンタクト（１３６）との間にそれぞれ十分な絶縁を提供する第１の絶縁スペーサ（１２５）及び第２の絶縁スペーサ（１２６）を備える。第１のスペーサ（１１１）、第２のスペーサ（１１２）、第１の絶縁スペーサ（１１５）、及び、第２の絶縁スペーサ（１１６）は、酸化物層（１４０）上に取り付けられるので、有利な寄生導電特性をもつ薄膜トランジスタ（１００）が得られる。
2006512756.tif 000002
【特許請求の範囲】
【請求項１】
基板上の薄膜トランジスタであって、
第１のドープ領域及び第２のドープ領域を第１のさらなるドープ領域と第２のさらなるドープ領域との間に有し、前記第１のドープ領域と前記第２のドープ領域との間に非ドープ領域を有し、前記第１のドープ領域及び前記第２のドープ領域が、前記第１のさらなるドープ領域及び前記第２のさらなるドープ領域よりも導電性が低い半導体層と、
前記半導体層の表面を部分的に覆う酸化物層であって、該酸化物層が
前記酸化物層とほぼ垂直な第１の側面及び第２の側面を有する、前記非ドープ領域を覆う導電性ゲートと、
前記導電性ゲートの前記第１の側面及び第２の側面にそれぞれ隣接する第１のスペーサ及び第２のスペーサと、
前記導電性ゲートの前記第１の側面とは反対側の前記第１のスペーサの側面に隣接する第１の絶縁スペーサと、
前記導電性ゲートの前記第２の側面とは反対側の前記第２のスペーサの側面に隣接する第２の絶縁スペーサとを有し、
前記薄膜トランジスタがさらに、
前記第１のさらなるドープ領域を有する第１の導電性コンタクトと、
前記第２のさらなるドープ領域を有する第２の導電性コンタクトとを備える薄膜トランジスタ。
【請求項２】
前記第１のスペーサ及び前記第２のスペーサが導電材料を備える請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第１の導電性コンタクト及び前記第２の導電性コンタクトがシリサイド層を備える請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記半導体層が多結晶シリコン材料を備える請求項１又は２に記載の薄膜トランジスタ。
【請求項５】
第１のドープ領域と第２のドープ領域との間に非ドープ領域を有する半導体層と、前記半導体層の表面を部分的に覆う酸化物層とを備える薄膜トランジスタを基板上に製造する方法であって、前記酸化物層が前記非ドープ領域上部に導電性ゲートを備え、前記導電性ゲートが前記酸化物層とほぼ垂直な第１及び第２の側面を有し、前記第１のドープ領域及び前記第２のドープ領域が前記導電性ゲートをマスクとして使用する自己整合工程で形成され、前記方法が、
前記酸化物層上に、前記導電性ゲートの前記第１の側面及び前記第２の側面にそれぞれ隣接する第１のスペーサ及び第２のスペーサを設ける工程と、
前記導電性ゲート、前記第１のスペーサ、及び、前記第２のスペーサをさらなるマスクとして使用して、前記半導体層中に第１のさらなるドープ領域及び第２のさらなるドープ領域を注入し、前記第１のさらなるドープ領域及び前記第２のさらなるドープ領域の導電性を、前記第１のドープ領域及び前記第２のドープ領域よりも高くする工程と、
前記導電性ゲートの前記第１の側面とは反対側の前記第１のスペーサに隣接する第１の絶縁スペーサを前記酸化物層上に形成し、前記導電性ゲートの前記第２の側面とは反対側の前記第２のスペーサに隣接する第２の絶縁スペーサを前記酸化物層上に設ける工程と、
前記第１のさらなるドープ領域及び前記第２のさらなるドープ領域を覆う前記酸化物層の露出領域を除去する工程と、
前記第１のさらなるドープ領域に第１の導電性コンタクトを設け、前記第２のさらなるドープ領域に第２の導電性コンタクトを設ける工程とを備える方法。
【請求項６】
前記第１のスペーサ及び第２のスペーサを設ける工程が導電性スペーサ材料を堆積させる工程を備える請求項５に記載の方法。
【請求項７】
前記第１のさらなるドープ領域に第１の導電性コンタクトを設け、前記第２のさらなるドープ領域に第２の導電性コンタクトを設ける工程が、導電材料を前記半導体層と反応させてシリサイドを形成する工程を備える請求項５又は６に記載の方法。
【請求項８】
前記第１のさらなるドープ領域及び前記第２のさらなるドープ領域を覆う前記酸化物層の露出領域を除去する工程が、前記導電性ゲート、前記第１のスペーサ、前記第２のスペーサ、前記第１の絶縁スペーサ、及び、前記第２の絶縁スペーサをマスクとして使用して行われる請求項５又は６に記載の方法。
【請求項９】
第１の駆動回路装置及び第２の駆動回路装置に結合されるアクティブ・マトリックス・アレイを備える電子装置であって、前記第１の駆動回路装置及び前記第２の駆動回路装置が電源に結合され、前記マトリックス・アレイ、前記第１の駆動回路装置、及び、前記第２の駆動回路装置のうち少なくとも１つが、請求項１乃至４のいずれかに記載の薄膜トランジスタを複数備える電子装置。
【請求項１０】
前記電源がバッテリ手段を備える請求項９に記載の電子装置。
【請求項１１】
実質的に図面を参照して本明細書に記載した通りの薄膜トランジスタ。
【請求項１２】
実質的に図面を参照して本明細書に記載した通りの薄膜トランジスタを製造する方法。
【請求項１３】
実質的に図面を参照して本明細書に記載した通りの電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１のドープ領域及び第２のドープ領域を第１のさらなるドープ領域と第２のさらなるドープ領域との間に有し、第１のドープ領域と第２のドープ領域との間に非ドープ領域を有し、第１のドープ領域及び第２のドープ領域が、第１のさらなるドープ領域及び第２のさらなるドープ領域よりも導電性が低い半導体層と、半導体層の表面を部分的に覆う酸化物層とを備える層構造を備える基板上の薄膜トランジスタに関する。
【０００２】
本発明はまた、そのような薄膜トランジスタを製造する方法にも関する。
【０００３】
本発明はさらに、第１の駆動回路装置及び第２の駆動回路装置に結合されたマトリックス・アレイを備え、マトリックス・アレイ、第１の駆動回路装置、及び、第２の駆動回路装置のうちの少なくとも１つが複数の薄膜トランジスタを含む電子装置に関する。
【背景技術】
【０００４】
薄膜トランジスタ（ＴＦＴ）は、一般に、液晶表示（ＬＣＤ）装置や記憶装置のようなアクティブ・マトリックス・アレイ装置に使用されている。しかし、そのような装置におけるＴＦＴの使用は、問題がないわけではない。たとえば、ＴＦＴに高性能での応用例に耐えられる性能をもたせるには、ＴＦＴは高速スイッチングを実行できなければならない。そのような要求は、たとえば、チャネル長が比較的短いポリシリコン又は結晶性シリコン半導体層を備えるＴＦＴによって満たすことができる。しかし、そのようなデバイスには、ゲート下の高濃度ドープ・ドレイン領域と非ドープ・ドレイン領域との間に大きな電界勾配が存在するという欠点がある。この勾配は、ＴＦＴのドレインとゲートとの間にホット・キャリア注入効果をもたらし、ＴＦＴをひどく損傷させることがある。
【０００５】
この問題は、ＴＦＴの高濃度ドープ・ドレイン領域内部半導体層中に副次的な低濃度ドープ領域を導入することによって軽減することができる。この低濃度ドープ領域は、ゲート下の高濃度ドープ領域と非ドープ領域との間の電界勾配の低減をもたらし、従って、電界緩和領域としても知られている。その結果、ゲート下の高濃度ドープ領域と非ドープ領域との間の電圧降下がより緩やかになり、これが、たとえば損傷させるホット・キャリア注入効果の発生を低減させる。典型的には、簡単にするために、より高濃度のドープ領域間に２つの低濃度ドープ領域を導入する。これらの低濃度ドープ領域は、ＴＦＴの導電性ゲートをマスクとして使用する自己整合プロセスを用いて容易に導入される。これらの低濃度ドープ領域を、導電性ゲートの側面を覆う導電スペーサで覆うと、ホット・キャリア効果のより良い制御性が確保され、機能が向上した導電性コンタクトを得ることができ、すなわち、ソースとドレインとの間の導電性ゲート下により良好な導電チャネルを得ることができる。導電性ゲート及び隣接スペーサからなる構成をマスクとして使用して、ドレイン領域及びソース領域を形成することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、この構成は別の問題をもたらす。チャネルが比較的短いＴＦＴは、チャネルの導電性が比較的良い。しかし、その結果として、ソース電極とドレイン電極との間の全体的な直列抵抗が問題となる。従って、ソース又はドレイン領域の限られた部分に導電性コンタクトを設けるのではなく、ソース及びドレイン表面を広く導電性コンタクトで覆い、それによってソース電極とドレイン電極との間の距離を短くし、その結果として直列抵抗を小さくすることができる。しかし、これらの導電性コンタクトがソース表面及びドレイン表面の広い範囲にわたって延びる場合、特に、導電スペーサを使用して電界緩和領域を覆ったときに、導電性コンタクトと導電性ゲートとの間の距離は短くなる。その結果、ＴＦＴを動作不能にする、導電性ゲートと導電性コンタクトとの間の短絡が起りやすくなる。
【０００７】
米国特許第６４１０３７３号は、ポリシリコンＴＦＴを製造する方法を開示している。この方法では、一方の端部に選択的堆積によって形成された１組の導電スペーサと、他方の端部のサリサイド・ソース電極及びサリサイド・ドレイン電極との間に、絶縁スペーサの第２の組が導入される。これらの絶縁スペーサは、導電スペーサの側面を覆っており、酸化物層の一部分を除去し、導電スペーサの側壁上に絶縁スペーサを形成することによって形成される。絶縁スペーサは、導電性ゲートとソース又はドレイン・サリサイド電極との間の横方向の絶縁を増大させ、従って、ゲートとソース又はドレインとの間の短絡のリスクを減じる。
【０００８】
実際には、米国特許第６４１０３７３号で開示しているような対策は、満足のいくものではない。その問題点の１つは、寄生電流が、導電スペーサと絶縁スペーサとの間のコンタクト領域を経由して、導電性ゲートと高濃度ドープ・ソース領域及び高濃度ドープ・ドレイン領域との間を流れ、このコンタクト領域が導電性ゲートとソース及びドレイン領域との間の導電性寄生パスとして働くということである。これは重大な問題である。というのは、これらの電流が、ＴＦＴを動作不能にするほど大きくなり得るからである。
【０００９】
本発明の第１の目的は、導電性ゲートとソース／ドレイン領域との間の寄生パスの導電性がより低いＴＦＴを提供することである。
【００１０】
本発明の第２の目的は、導電性ゲートとソース／ドレイン領域との間の寄生パスの導電性がより低いＴＦＴを製造する方法を提供することである。
【００１１】
本発明の第３の目的は、ＴＦＴの導電性ゲートとソース／ドレイン領域との間の寄生パスの導電性がより低いことから利益を受ける電子装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明は、基板上の薄膜トランジスタであって、第１のドープ領域及び第２のドープ領域を第１のさらなるドープ領域と第２のさらなるドープ領域との間に有し、前記第１のドープ領域と前記第２のドープ領域との間に非ドープ領域を有し、前記第１のドープ領域及び前記第２のドープ領域が、前記第１のさらなるドープ領域及び前記第２のさらなるドープ領域よりも導電性が低い半導体層と、前記半導体層の表面を部分的に覆う酸化物層であって、該酸化物層が前記酸化物層とほぼ垂直な第１の側面及び第２の側面を有する、前記非ドープ領域を覆う導電性ゲートと、前記導電性ゲートの前記第１の側面及び第２の側面にそれぞれ隣接する第１のスペーサ及び第２のスペーサと、前記導電性ゲートの前記第１の側面とは反対側の前記第１のスペーサの側面に隣接する第１の絶縁スペーサと、前記導電性ゲートの前記第２の側面とは反対側の前記第２のスペーサの側面に隣接する第２の絶縁スペーサを有し、このＴＦＴはさらに、第１のさらなるドープ領域を有する第１の導電性コンタクトと第２のさらなるドープ領域を有する第２の導電性コンタクトとを備える薄膜トランジスタを提供する。
【００１３】
前記酸化物層上に前記第１の絶縁スペーサ及び前記第２の絶縁スペーサを配置すると、前記第１のさらなるドープ領域及び前記第２のさらなるドープ領域へのリーク・パス、すなわち、前記第１のスペーサ及び前記第１の絶縁スペーサと前記第２のスペーサ及び前記第２の絶縁スペーサとの間のコンタクト表面を経由して前記半導体層中のソース及びドレイン領域に至るリーク・パスが存在しなくなる。その結果、前記導電性ゲートと前記第１のさらなるドープ領域及び前記第２のさらなるドープ領域との間の寄生パスは、隣接する前記絶縁スペーサ下の前記酸化物層の全長分だけ延びて前記半導体層中のドープ領域に至る。これにより、導前記電性ゲートと前記第１及び第２のさらなるドープ領域との間の寄生パスの導電性はかなり低下する。
【００１４】
一実施形態では、前記第１のスペーサ及び前記第２のスペーサは導電材料を備える。
【００１５】
前記第１のスペーサ及び前記第２のスペーサは絶縁スペーサでもよいが、たとえば米国特許第５７８６２４１号で開示されているように、第１及び第２のドープ領域を覆う導電スペーサを使用することが好都合である。というのは、ＴＦＴ内でのホット・キャリア効果のより優れた制御ならびに導電性ゲート下のチャネルのより高い導電性が得られるからである。
【００１６】
他の実施形態では、前記第１の導電性コンタクト及び前記第２の導電性コンタクトはシリサイド層を備える。
【００１７】
前記半導体層中の前記第１及び第２のさらなるドープ領域の露出領域上部にシリサイド層を形成するのは、ソース及びドレイン領域を伴う良導電性コンタクトが比較的低いコストで得られるという利点がある。
【００１８】
他の実施形態では、前記半導体層は多結晶シリコン材料を備える。
【００１９】
本発明は、かなりの寄生電流が流れる半導体層を備えるＴＦＴにとっては有利であるが、そのような層は微結晶シリコン及び結晶性シリコンを含んでおり、本発明はポリシリコンＴＦＴにおける適用に特に有利である。というのは、少なくとも、現在、この種のＴＦＴは、コストと性能との間の良好なトレードオフをもたらすからである。
【００２０】
本発明はまた、第１のドープ領域と第２のドープ領域との間に非ドープ領域を有する半導体層と、前記半導体層の表面を部分的に覆う酸化物層とを備える薄膜トランジスタを基板上に製造する方法であって、前記酸化物層が前記非ドープ領域上部に導電性ゲートを備え、前記導電性ゲートが前記酸化物層とほぼ垂直な第１及び第２の側面を有し、前記第１のドープ領域及び前記第２のドープ領域が前記導電性ゲートをマスクとして使用する自己整合工程で形成され、前記方法が、前記酸化物層上に、前記導電性ゲートの前記第１の側面及び前記第２の側面にそれぞれ隣接する第１のスペーサ及び第２のスペーサを設ける工程と、前記導電性ゲート、前記第１のスペーサ、及び、前記第２のスペーサをさらなるマスクとして使用して、前記半導体層中に第１のさらなるドープ領域及び第２のさらなるドープ領域を注入し、前記第１のさらなるドープ領域及び前記第２のさらなるドープ領域の導電性を、前記第１のドープ領域及び前記第２のドープ領域よりも高くする工程と、前記導電性ゲートの前記第１の側面とは反対側の前記第１のスペーサに隣接する第１の絶縁スペーサを前記酸化物層上に形成し、前記導電性ゲートの前記第２の側面とは反対側の前記第２のスペーサに隣接する第２の絶縁スペーサを前記酸化物層上に設ける工程と、前記第１のさらなるドープ領域及び前記第２のさらなるドープ領域を覆う前記酸化物層の露出領域を除去する工程と、前記第１のさらなるドープ領域に第１の導電性コンタクトを設け、前記第２のさらなるドープ領域に第２の導電性コンタクトを設ける工程とを備える方法を提供する。
【００２１】
この方法には、前記第１及び２のスペーサも前記第１及び第２の絶縁スペーサも酸化物層の上に配置してＴＦＴを形成することにより、前記導電性ゲートと前記半導体層中の前記第１及び第２のさらなるドープ領域との間の絶縁性が良いＴＦＴ構造がもたらされるという利点がある。前記導電性ゲートとソース／ドレイン領域との間の寄生パスの導電性を低下させることによって、ＴＦＴの製造工程での歩留まりが改善される。というのは、ＴＦＴ構造数が減ると、導電性ゲートとソース及びドレイン領域との間に過大な寄生電流が存在するために動作不能となるからである。
【００２２】
一実施形態では、前記第１のスペーサ及び第２のスペーサを設ける工程は、導電性スペーサ材料を堆積させる工程を備える。
【００２３】
これには、前記導電性ゲートと低濃度でドープされた前記第１及び第２のドープ領域との間に良好な導電性のコンタクトが得られるという利点がある。
【００２４】
他の実施形態では、前記第１のさらなるドープ領域に第１の導電性コンタクトを設け、前記第２のさらなるドープ領域に第２の導電性コンタクトを設ける工程は、導電材料を半導体層と反応させてシリサイドを形成する工程を備える。
【００２５】
シリサイドを用いてＴＦＴのソース及びドレイン領域に導電性コンタクトを形成すると、ソース電極とドレイン電極との間の直列抵抗がより低くなるので、有利であること以外に、本発明の方法には追加の利点がある。酸化物層が、第１及び第２のさらなるドープ領域を保持する半導体層領域を覆った状態で、この酸化物層上に様々な構造を形成するので、これらの領域は上記の加工工程にはさらされない。従って、これらの領域は上記の加工工程によって汚染されない。実際には、これらの領域が直接さらされるのは、シリサイド形成のための酸化物層除去工程及び導電材料堆積工程だけである。こうしたことは好都合である。というのは、堆積済み導電材料と反応してシリサイドを形成する半導体層領域内の汚染物質の濃度が高くなると、形成されるシリサイドの品質は低下するからである。
【００２６】
他の実施形態では、前記第１のさらなるドープ領域及び前記第２のさらなるドープ領域を覆う酸化物層の露出領域を除去する工程は、前記導電性ゲート、前記第１のスペーサ、前記第２のスペーサ、前記第１の絶縁スペーサ、及び、前記第２の絶縁スペーサをマスクとして使用して行う。
【００２７】
こうすると、この工程を自己整合方式で行うことができ、従って、プロセス用マスク数がさらに減るという利点がある。
【００２８】
本発明はさらに、第１の駆動回路装置及び第２の駆動回路装置に結合されるアクティブ・マトリックス・アレイを備える電子装置を提供するものであり、前記第１の駆動回路装置及び前記第２の駆動回路装置は電源に結合されており、前記アクティブ・マトリックス・アレイ、前記第１の駆動回路装置、及び、前記第２の駆動回路装置のうち少なくとも１つは、本明細書に記載の薄膜トランジスタを複数個備えている。
【００２９】
このような電子装置は、本発明によるＴＦＴを使用することで恩恵を受ける。というのは、アクティブ・マトリックス・アレイの性能は、ＴＦＴのゲートとソース／ドレイン領域との間の寄生パスの導電性が低下することによって向上するからである。また、漏れ電流が減少するので、電源の負担が軽減され、電源の持続時間は延びる。このことは、移動電話や携帯情報端末やラップトップ・コンピュータのような携帯用電子装置における電池やバッテリ・パックのような電源にとって特に好都合である。
【００３０】
添付図面を参照して、本発明について、より詳細に、非限定的な例として説明する。
【発明を実施するための最良の形態】
【００３１】
図１ａは、ＴＦＴ１００の第１の中間構造を概略的に示す。ＴＦＴ１００は、半導体層１２０で覆われた基板１０２上に取り付けられている。半導体層１２０は、周知の技法によって形成することができ、たとえば、微結晶シリコン、多結晶シリコン（ポリシリコン）、又は、結晶性シリコン材料を備えてもよい。ポリシリコン材料は、アモルファス・シリコン層堆積の後に結晶化工程によって形成できることを強調しておきたい。この結晶化工程は、レーザ誘起結晶成長（ｌａｓｅｒ−ｉｎｄｕｃｅｄ  ｃｒｙｓｔａｌｌｉｓａｔｉｏｎ）や温度制御結晶成長（ｔｅｍｐｅｒａｔｕｒｅ  ｃｏｎｔｒｏｌｌｅｄ  ｃｒｙｓｔａｌｌｉｓａｔｉｏｎ）など、周知の技法によって行うことができる。
【００３２】
やはり周知の堆積技法を用いて形成したものでよい酸化物層１４０で半導体層１２０を覆う。酸化物層１４０上には導電性ゲート１０４を取り付ける。導電性ゲート１０４は、酸化物層１４０上に、たとえばアルミニウムなどの金属を堆積させ、後続工程でこの金属をパターニングして導電性ゲート１０４の形状にすることによって形成したものでよい。続いて、第１のドープ領域１２１及び第２のドープ領域１２２を半導体層１２０中に形成する自己整合的注入（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｉｍｐｌａｎｔａｔｉｏｎ）工程において、導電性ゲート１０４をマスクとして使用して、第１のドープ領域１２１と第２のドープ領域１２２との間の非ドープ領域１２３を覆う導電性ゲート１０４を残す。低ドーズ注入を用いて第１のドープ領域１２１及び第２のドープ領域１２２を形成して、これらの領域内に電界緩和を導入する。
【００３３】
図１ｂは、導電性ゲート１０４の第１の側面及び第２の側面にそれぞれ隣接する第１のスペーサ１１１及び第２のスペーサ１１２を設けた後に得られるＴＦＴ１００の第２の中間構造を示す。第１のスペーサ１１１を、酸化物層１４０とほぼ垂直な導電性ゲート１０４の第１の側面近傍にこれとコンタクトをとって配置し、第２のスペーサ１１２を、導電性ゲート１０４の第２の側面近傍にこれとコンタクトをとって配置し、この第２の側面も酸化物層１４０とほぼ垂直な向きになっている。好ましくは、第１のスペーサ１１１及び第２のスペーサ１１２は、第２の中間構造の露出表面全体にスペーサ材料層を堆積させ、第１のスペーサ１１１及び第２のスペーサ１１２を形成するために、たとえば異方性エッチング・工程を用いてこのスペーサ材料をパターニングすることによって形成する。しかし、選択堆積のようなその他の形成技法でも実現可能である。
【００３４】
第１のスペーサ１１１及び第２のスペーサ１１２は、それぞれ第１のドープ領域１２１及び第２のドープ領域１２２を少なくとも部分的に覆い、導電性ゲート１０４と組み合わせて、主に、本発明の方法における後続工程用のさらなるマスクとして機能ができ、その場合、第１のスペーサ１１１及び第２のスペーサ１１２を、絶縁スペーサとすることができ、アモルファス・シリコンで形成することができる。別法として、第１のスペーサ１１１及び第２のスペーサ１１２が、有害なホット・キャリア効果発生の制御性向上をもたらす機能、又は、第１のドープ領域１２１と第２のドープ領域１２２との間の導電性ゲート１０４下に形成されるチャネルの導電性を高める機能を有するなら、第１のスペーサ１１１及び第２のスペーサ１１２を導電性スペーサ材料で形成することもできる。第１のスペーサ１１１及び第２のスペーサ１１２は、導電性ゲート１０４とコンタクトがとられる導電部及び非導電部によって形成することもできる。
【００３５】
図１ｃは、この方法の第２工程を実施した後、すなわち、導電性ゲート１０４、第１のスペーサ１１１、及び、第２のスペーサ１１２を追加マスクとして使用して、半導体層１２０中に第１のさらなるドープ領域１２５及び第２のさらなるドープ領域１２６を形成した後に得られるＴＦＴ１００の第３の中間構造を示しており、第１のさらなるドープ領域１２５及び第２のさらなるドープ領域１２６は、第１のスペーサ１２１及び第２のスペーサ１２２よりも導電性が高くなっている。一般に、第１のさらなるドープ領域１２５及び第２のさらなるドープ領域１２６が、ＴＦＴ１００のソース及びドレイン領域を画定する。ここで、図１Ａの詳細説明で記載したように、第１のドープ領域１２１及び第２のドープ領域１２２を形成する工程は、第１のドープ領域１２１及び第１のさらなるドープ領域１２５ならびに第２のドープ領域１２２及び第２のさらなるドープ領域１２６によってそれぞれ覆われた領域を含む半導体層１２０領域内への低ドーズのドーパントの注入を含み得ることを強調しておく。その場合には、第１のさらなるドープ領域１２５及び第２のドープ領域１２６を形成する工程は、単に、これらの領域中の低いドープ濃度をより高いドープ濃度にすることを備える。
【００３６】
図１ｄは、この方法の第３工程を実施した後、すなわち、導電性ゲート１０４の第１の側面とは反対側の第１のスペーサ１１１に隣接する第１の絶縁スペーサ１１５と、導電性ゲート１０４の第２の側面とは反対側の第２のスペーサ１１２に隣接する第２の絶縁スペーサ１１６とを設けた後に得られるＴＦＴ１００の第４の中間構造を示す。第１の絶縁スペーサ１１５及び第２の絶縁スペーサ１１６は酸化物層１４０上に形成される。これには、導電性ゲート１０４から第１のさらなるドープ領域１２５又は第２のさらなるドープ領域１２６へのリーク・パスが、第１のスペーサ１１１及び第１の絶縁スペーサ１１５下部あるいは第２のスペーサ１１２及び第２の絶縁スペーサ１１６下部の酸化物層１４０を経由して延びるという利点がある。酸化物層１４０には理想的にはピンホールがないので、この構成は、ＴＦＴ１００に、より長くより導電性の低い寄生パスをもたらす。
【００３７】
第１の絶縁スペーサ１１５及び第２の絶縁スペーサ１１６は、ＴＦＴ１００の第３の中間構造の露出表面上に絶縁材料層を堆積させ、第１の絶縁スペーサ１１５及び第２の絶縁スペーサ１１６を形成するために、たとえばエッチング技法を用いてこの絶縁材料をパターニングすることによって形成することが好ましい。しかし、選択堆積のような、第１の絶縁スペーサ１１５及び第２の絶縁スペーサ１１６を設けるその他の方法でも実現可能である。
【００３８】
第１のスペーサ１１１及び第２のスペーサ１１２が絶縁スペーサである場合でも、第１の絶縁スペーサ１１５及び第２の絶縁スペーサ１１６の存在は好都合であることを強調しておく。なぜなら、たとえば、第１のスペーサ１１１及び第２のスペーサ１１２の横方向の寸法は、第１のさらなるドープ領域１２５及び第２のさらなるドープ領域１２６を自己整合的に注入する目的で選択されるが、その場合に、これらの寸法は、ＴＦＴ１００の導電性ゲート１０４とソース及びドレインに接続される電極との間に適切な絶縁を提供するには十分でないかもしれないからである。
【００３９】
図１ｅは、ＴＦＴ１００の第４の中間構造に対してこの方法の第４工程を実施した後、すなわち、第１のさらなるドープ領域１２５及び第２のさらなるドープ領域１２６を覆う酸化物層１４０の露出領域を除去した後に得られるＴＦＴ１００の第５の中間構造を示す。この工程は、周知のエッチング技法により、かつ導電性ゲート１０４、第１のスペーサ１１１、第２のスペーサ１１２、第１の絶縁スペーサ１１５、及び、第２の絶縁スペーサ１１６を自己整合プロセスにおけるマスクとして使用することによって実現することができる。この工程は、第１のさらなるドープ領域１２５及び第２のさらなるドープ領域１２６すなわちＴＦＴ１００のソース及びドレイン領域と導電性コンタクトとの接続を可能にするために実施される。
【００４０】
図１ｆは、この方法の第５工程の後、すなわち、第１のさらなるドープ領域１２５に第１の導電性コンタクト１３５を設け、第２のさらなるドープ領域１２６に第２の導電性コンタクト１３６を設けた後に得られるＴＦＴ１００を概略的に示す。これは、第１のさらなるドープ領域１２５及び第２のさらなるドープ領域１２６上部の半導体層１２０の露出領域上に金属を堆積させる自己整合プロセスによって実現することができる。その後、この金属を半導体層１２０と反応させて、第１の導電性コンタクト１３５及び第２の導電性コンタクト１３６を形成し、導電材料はシリサイドとなる。その後、未反応の材料を、ＴＦＴ１００の露出表面から除去する。ＴＦＴ１００の加工工程中に、半導体層１２０は酸化物層１４０によって保護されているため、第１のさらなるドープ領域１２５及び第２のさらなるドープ領域１２６の上に、汚染物質が大して蓄積することはない。従って、シリサイドコンタクト１３５及び１３６の形成は、かなりの濃度の汚染物質が存在しても影響を受けることはなく、従って、高品質のシリサイドコンタクトがもたらされる。
【００４１】
ここで、図１に示したようなＴＦＴ１００は、図１及びその詳細説明に記載の方法によって形成される必要がないことを強調しておく。すなわち、本発明の教示では、ＴＦＴ１００が製造される方法にかかわらず、図１Ｆに示したＴＦＴ１００の構造を保護すべきである。
【００４２】
図２は、一般的に本発明の教示から恩恵を受ける電子装置２００の関連部分を概略図で表した例を示す。電子装置２００は、複数の導体２４２を介して第１の駆動回路装置２４０に結合されるアクティブ・マトリックス（ＡＭ）・アレイ２２０を備えている。さらに、アクティブ・マトリックス・アレイ２２０は、さらなる複数の導体２６２を介して第２の駆動回路装置２６０に結合されている。第１の駆動回路装置２４０、第２の駆動回路装置２６０、複数の導体２４２、及び、さらなる複数の導体２６２は、アクティブ・マトリックス・アレイ２２０の不可欠な部分を形成することができる。第１の駆動回路装置２４０及び第２の駆動回路装置２６０は、それぞれ電力線２８２及び２８４を介して電源２８０に結合され、マトリックス素子２２２を選択的に駆動して予め定められた状態になるように構成されている。マトリックス素子２２２は、ＡＭＬＣＤの１つの画素を備えることができる。分かりやすいように、ＴＦＴ１００を左下のマトリックス素子２２２の中にのみ示したが、それぞれのマトリックス素子２２２がＴＦＴ１００を含んでいる。
【００４３】
導電性ゲート１０４と、ソース／ドレイン領域すなわちＴＦＴ１００の第１のさらなるドープ領域１２５及び第２のさらなるドープ領域１２６との間の寄生パスの導電性は、マトリックス・アレイ２２０の性能ならびに電子装置２００の消費電力に明確な影響を及ぼす。この導電性が高くなるほど、マトリックス・アレイ２２０の出力品質を維持することが困難になり、電子装置２００の消費電力は大きくなる。後者は、電源２８０が電池のセットすなわちバッテリ・パックを備える電池式の装置にとって特に問題となる。というのは、これにより電子装置２００の動作可能な時間が短くなるからである。これは重大な不利点である。というのは、電子装置２００の動作可能時間、すなわち、電池を交換又は再充電しなければならなくなるまで電子装置２００が動作できる時間は、重要なマーケティング・パラメータとなるからである。
【００４４】
従って、マトリックス素子２２０内のＴＦＴ１００が、本発明の教示による、たとえば図１及びその詳細説明に示したようなＴＦＴであれば、重大な利点となる。なぜなら、そのようなＴＦＴ１００の導入により、電子装置２００のその他の要素、すなわち電源２８０、特に電源２８０が電池手段を備える場合の持続時間が延びるからである。第１の回路駆動装置２４０及び第２の回路駆動装置２６０にも本発明の教示によるＴＦＴ１００を使用して形成した場合に、これにより電子装置２００における寄生電流はさらに低減するので、この利点は一層顕著なものとなる。
【００４５】
さらに、図１に示し、それに付随する詳細説明で述べたように、ＴＦＴ１００の導電性ゲート１０４と第１のさらなるドープ領域１２５及び第２のさらなるドープ領域１２６の少なくとも一方との間の寄生パスの導電性が低下すると、アクティブ・マトリックス・アレイ２２０、第１の駆動回路装置２４０、又は、第２の駆動回路装置２６０のような、ＴＦＴ１００を含む構成要素の歩留まりが改善されるという利点がある。その結果、電子装置２００を、より低価格で市場に出すことができる。
【００４６】
上述の実施形態が本発明を限定するのではなく例示するものであり、当業者には添付の特許請求の範囲から逸脱することなく、多くの代替形態を設計することが可能になることを留意されたい。文言「備える」はある請求項に記載されている以外の要素又は工程の存在を除外するものではない。本発明は、いくつかの個別要素を備えるハードウェアを用いて実施することができる。いくつかの手段を列挙している装置の請求項では、これらの手段のうちのいくつかを、同一のハードウェア品目で実施することができる。単に、特定の手段を相互に異なる独立請求項に記載してあるということが、これらの手段の組み合わせを有利に使用できないことを示すものではない。
【図面の簡単な説明】
【００４７】
【図１ａ】本発明によるＴＦＴをもたらす工程を概略的に示す図である。
【図１ｂ】本発明によるＴＦＴをもたらす工程を概略的に示す図である。
【図１ｃ】本発明によるＴＦＴをもたらす工程を概略的に示す図である。
【図１ｄ】本発明によるＴＦＴをもたらす工程を概略的に示す図である。
【図１ｅ】本発明によるＴＦＴをもたら工程を概略的に示す図である。
【図１ｆ】本発明によるＴＦＴをもたらす工程を概略的に示す図である。
【図２】本発明による電子装置を概略的に示す図である。
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【図２】
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【国際調査報告】
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