(57)【要約】少なくとも２つの抵抗状態を有するメモリ（１０，６０）をテストする。一形態では、メモリは、メモリセル（１４，６４）に接続される電流電極を有する第１トランジスタ（１６，６８）と、基準メモリセル（２８，７４）に接続される電流電極を有する第２トランジスタ（２６，６６）とを含む。第１トランジスタの制御電極には、第１基準電圧または第１基準電圧がテスト制御信号に基づいて印加され、第２トランジスタの制御電極には、第１基準電圧が印加される。テストモードでは、メモリセルに一つの抵抗状態を書き込んだ後に、第２基準電圧（第１基準電圧とは異なる）を第１トランジスタに供給する。次に、メモリセルに対して読み出しを行なって、メモリが前に書き込まれている抵抗状態をセンスできるかどうかを判定する。一実施形態では、このテストモードを使用してメモリ内の弱ビットを特定することができる。
2006500725.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２つの抵抗状態を有するメモリであって、
メモリセルと、
第１基準メモリセルと、
基準電圧選択回路であって、第１基準電圧が印加される第１入力と、第２基準電圧が印加される第２入力と、制御信号が印加される第３入力と、前記第１基準電圧または第２基準電圧のうちの一方を前記制御信号に基づいて供給する出力とを有する基準電圧選択回路と、
第１導電型の第１トランジスタであって、前記メモリセルに接続される第１電流電極と、第２電流電極と、前記基準電圧選択回路の出力に接続され、前記第１基準電圧または第２基準電圧のうちの一方が印加される制御電極とを有する第１導電型の第１トランジスタと、
第２導電型の第２トランジスタであって、前記第１トランジスタの第２電流電極に接続される第１電流電極と、第１電圧端子に接続される第２電流電極と、制御電極とを有する第２導電型の第２トランジスタと、
第１導電型の第３トランジスタであって、前記第１基準メモリセルに接続される第１電流電極と、前記第１基準電圧が印加されるように接続される制御電極と、第２電流電極とを有する第１導電型の第３トランジスタと、
第２導電型の第４トランジスタであって、前記第３トランジスタの第２電流電極に接続される第１電流電極と、前記第４トランジスタの第１電流電極及び前記第２トランジスタの制御電極に接続される制御電極と、前記第１電圧端子に接続される第２電流電極とを有する第２導電型の第４トランジスタと、を備えるメモリ。
【請求項２】
請求項１記載のメモリは、更に、
第２基準メモリセルと、
第１導電型の第５トランジスタであって、前記第２基準メモリセルに、かつ、前記第３トランジスタの第１電流電極に接続される第１電流電極と、前記第３トランジスタの制御電極に接続される制御電極と、第２電流電極とを有する第１導電型の第５トランジスタと、
第２導電型の第６トランジスタであって、前記第５トランジスタの第２電流電極に接続される第１電流電極と、前記第４トランジスタの制御電極に接続される制御電極と、前記第１電圧端子に接続される第２電流電極とを有する第２導電型の第６トランジスタと、を備えるメモリ。
【請求項３】
少なくとも２つの抵抗状態を有するメモリをテストする方法であって、前記メモリは、前記少なくとも２つの抵抗状態のうちのいずれかの抵抗状態に書込み可能な一つのメモリセルと、第１トランジスタであって、前記メモリセルに接続される第１電流電極と、電圧端子に接続される第２電流電極と、制御電極とを有する第１トランジスタと、所定の抵抗値に書き込まれる基準メモリセルと、第２トランジスタであって、前記基準メモリセルに接続される第１電流電極と、前記電圧端子に接続される第２電流電極と、制御電極とを有する第２トランジスタと、を含み、
前記少なくとも２つの抵抗状態のうちの第１抵抗状態を前記メモリセルに書き込むこと、
第１基準電圧値を前記第２トランジスタの制御電極に供給し、前記第１基準電圧値とは異なる第２基準電圧値を前記第１トランジスタの制御電極に供給すること、
前記第１基準電圧値及び第２基準電圧値を供給した後に、前記メモリセルが前記少なくとも２つの抵抗状態のうちの第１抵抗状態に書き込まれているかどうかを判定すること、を備える方法。
【請求項４】
請求項３記載の方法は更に、前記メモリセルが前記少なくとも２つの抵抗状態のうちの第１抵抗状態に書き込まれているかどうかを判定した後に、
前記第２基準電圧値を変更して変更済み第２基準電圧値を生成すること、
前記第１基準電圧値とは異なる前記変更済み第２基準電圧値を前記第１トランジスタの制御電極に供給すること、
前記変更済み第２基準電圧値を供給した後に、前記メモリセルが前記少なくとも２つの抵抗状態のうちの第１抵抗状態に書き込まれているかどうかを判定することを、備える方法。
【請求項５】
請求項３記載の方法は更に、
前記少なくとも２つの抵抗状態のうちの第２抵抗状態を前記メモリセルに書き込むこと、
前記第１基準電圧値を前記第２トランジスタの制御電極に供給すること、
前記第１及び第２基準電圧値とは異なる第３基準電圧値を前記第１トランジスタの制御電極に供給すること、
前記第１及び第３基準電圧値を供給した後に、前記メモリセルが前記少なくとも２つの抵抗状態のうちの第２抵抗状態に書き込まれているかどうかを判定することを、備える方法。
【請求項６】
請求項３記載の方法において、前記少なくとも２つの抵抗状態は高抵抗状態及び低抵抗状態を含み、前記少なくとも２つの抵抗状態のうちの第１抵抗状態が低抵抗状態である場合に、前記第２基準電圧値は前記第１基準電圧値よりも小さく、前記少なくとも２つの抵抗状態のうちの第１抵抗状態が高抵抗状態である場合に、前記第２基準電圧値は前記第１基準電圧値よりも大きい、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体回路に関し、特に半導体メモリ回路に関する。
【背景技術】
【０００２】
少なくとも２つの判別可能な抵抗状態を有する構成の半導体メモリは、磁気抵抗ランダムアクセスメモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：以後、「ＭＲＡＭ」と称する）である。ＭＲＡＭセルに対する読み出しに際する重要な要素は、ＭＲＡＭセルのトンネル接合の抵抗である。メモリアレイには非常に多くのセルが含まれるので、製造プロセスのばらつきに起因して抵抗値に分布が生じることになる。トンネル接合の抵抗が非常に高くなると、低抵抗状態にあるビットが、それがあたかも高抵抗状態にあるかのように見える。逆にトンネル接合の抵抗が非常に低くなると、高抵抗状態にあるビットが、それがあたかも低抵抗状態にあるかのように見える。このようなエラーが相次いで生じると、メモリの通常のテストによって問題が検出されることになる。 しかしながら、一つのビットの抵抗値が境界の値を示す場合には、弱ビット（ｗｅａｋ  ｂｉｔ）と呼ばれるこのビットに対しては、正しい読み出しが行なわれる場合や、テスト中のノイズに起因して間違った読み出しが行なわれる場合もある。このバラツキはメモリに問題をもたらし、メモリが製造テスト中に良品となるが、システムに使用されるときに不安定な動きを示して不良となる。
【０００３】
弱ビットの存在がメモリ関係出版物に頻繁に記載されるようになるに従い、多くのテスト方法が今までにＤＲＡＭ，ＳＲＡＭ及びＦＬＡＳＨメモリに対して提案されている。ロジャー  カン（Ｒｏｇｅｒ  Ｋｕｎｇ）他による「ＤＲＡＭのテスト方法及びテスト装置」と題する米国特許第４，４６８，７５９号明細書は、ＤＲＡＭのテスト方法の一例である。カンは、弱ビットを検出する読み出し基準として使用されるダミーＤＲＡＭセルに保存される電圧を調整する方法を開示している。電圧は１状態に対して高くし、そして、ゼロ状態に対して低くする。これに対し、ＭＲＡＭでは電圧ではなく磁化状態を保存する。フォン（Ｆｏｎｇ）による「アダプティブメモリ及び方法を有するフラッシュメモリ」と題する米国特許第５，５３７，３５８号明細書では、基準ビットの電圧バラツキを使用して弱ビットに対する補償を行なう。ケビン  デュースマン（Ｋｅｖｉｎ  Ｄｕｅｓｍａｎ）他による「メモリ素子のセルマージンをテストする装置及び方法」と題する米国特許第６，１０５，１５２号明細書は、弱ビットを特定するメモリテスト方法の別の例である。この別の例では、テスト中、タイミング信号の開始時間、期間、または電圧レベルのうちの少なくとも一つを特定範囲から外れるように変更して、良／不良の境界の状態にあるメモリセルを不良としている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
別の従来例の技術は、どの時点で弱ビットの不良が発生したのかを直接的に制御していないか、または開示していない。
【発明を実施するための最良の形態】
【０００５】
本発明は一例として示されるのであって、添付の図面に制限されるものではない。これらの図面では、同様な参照符号は同様な構成要素を指す。
この技術分野の当業者であれば、図に示す構成要素が簡潔性及び明瞭性のための例示であり、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、図面におけるこれらの構成要素の幾つかの寸法は他の構成要素に比較して誇張して描かれているので本発明の実施形態に対する理解を深めるのに役立つ。
【０００６】
図１は弱ビットを特定する回路を有するメモリ１０を示している。メモリ１０は複数のセルを有するメモリであり、これらのセルの各々は少なくとも２つの判別可能な抵抗状態を有する。基準抵抗ＲＲを有するメモリ基準回路１２は、抵抗値ＲＢを有するテスト対象のメモリビットセル１４と組み合わせて使用される。メモリビットセル１４の第１端子は、ドットで示されるように第１基準電圧端子に接続され、この第１端子には電圧ＶＳＳが印加される。メモリビットセル１４の第２端子は、ドットで示されるようにＮチャネル・トランジスタ１６のソースの形を採る第１電流電極に接続される。本明細書に示すメモリセルに関連する全ドットは、列選択及び行選択回路（図示せず）を使用してメモリセルをＶＳＳとセンスアンプとの間に接続することを示しており、この場合のセンスアンプは、Ｎチャネル・トランジスタ１６、Ｐチャネル・トランジスタ２０、Ｐチャネル・トランジスタ２２及びＮチャネル・トランジスタ２６から形成される。トランジスタ１６はドレインの形を採る第２電流電極を有し、このドレインはトランジスタ２０のドレインに接続される。トランジスタ２０は、電圧ＶＤＤが印加される電源電圧端子に接続されたソースを有する。トランジスタ２０のゲートは、トランジスタ２２のゲートにノード２４において接続され、このノード２４は基準出力信号である基準出力（Ｒｅｆｅｒｅｎｃｅ  Ｏｕｔ）信号を供給する。トランジスタ２２のソースはＶＤＤ端子に接続される。トランジスタ２２のドレインは、トランジスタ２６のドレイン及びトランジスタ２２のゲートに接続される。トランジスタ２６のゲートは、基準回路（Ｒｅｆｅｒｅｎｃｅ  Ｃｉｒｃｕｉｔ）１３のノード３１に接続され、このノードに第１基準電圧ＶＲＥＦ１が印加される。トランジスタ２６のソースは、抵抗ＲＲを有する基準メモリセル２８の第１端子に接続される。基準メモリセル２８の第２端子はＶＳＳ電圧端子に接続される。トランジスタ１６のゲートの形を採る制御電極は、基準回路１３の基準選択（Ｒｅｆｅｒｅｎｃｅ  Ｓｅｌｅｃｔｉｏｎ）回路１８の基準信号にノード３０において接続される。基準選択回路１８の第１入力には第１基準電圧ＶＲＥＦ１が印加され、基準選択回路１８の第２入力には第２基準電圧ＶＲＥＦ２が印加される。基準選択回路１８の制御入力にはテスト制御（ＴＥＳＴ  ＣＯＮＴＲＯＬ）信号が印加される。テスト制御信号は好適には、ＶＲＥＦ１基準電圧及びＶＲＥＦ２基準電圧をそれぞれ選択するために第１の値又は第２の値を採ると仮定する。
【０００７】
通常動作モードでは、テスト制御信号は、ＶＲＥＦ１電圧入力がノード３０に印加されるように設定される。従って、トランジスタ１６及び２６のゲートには同じ電圧が印加される。トランジスタ１６及び２６は、大きなゲート幅／長さ比を有する同じ物理サイズを有し、ゲート／ソース電圧がトランジスタ１６及び２６のしきい値電圧で近似できるようになっている。従って、ビット抵抗ＲＢ及び基準抵抗ＲＲの両端子には、ほぼ同じ電圧が印加される。ビット抵抗ＲＢは低抵抗状態及び高抵抗状態を有する。基準抵抗ＲＲは、ＲＢの高抵抗状態と低抵抗状態との間の中間の抵抗を有する。ＲＲの両端に印加される電圧により電流ＩＲが生じ、この電流はトランジスタ２６を流れてノード２４に達し、そしてトランジスタ２２を流れる。トランジスタ２２に流れる電流ＩＲにより、トランジスタ２２がダイオード接続されているのでトランジスタ２２のゲート及びドレインの電圧が決まる。トランジスタ２０はトランジスタ２２にミラー接続されているので、トランジスタ２０にはトランジスタ２２に流れる電流ＩＲがミラーされて電流ＩＲと同じ電流が流れる。
【０００８】
ビット抵抗ＲＢが低抵抗状態にあると仮定する。すると、メモリセル１４及びトランジスタ１６を流れるビット電流ＩＢは、基準セル２８を流れる電流ＩＲよりも大きくなる。この結果、ビット出力（ＢＩＴ  ＯＵＴ）に現れる電圧は基準出力（ＲＥＦＥＲＥＮＣＥ  ＯＵＴ）に現れる電圧よりも低くなり、ビット抵抗ＲＢが低抵抗状態であることが判明する。
【０００９】
同様に、ビット抵抗ＲＢが高抵抗状態にあると仮定する。すると、メモリセル１４及びトランジスタ１６を流れるビット電流ＩＢは基準セル２８を流れる電流ＩＲよりも小さくなる。この結果、ビット出力に現れる電圧は基準出力に現れる電圧よりも高くなり、ビット抵抗ＲＢが高抵抗状態であることが判明する。
【００１０】
プロセスばらつきにより、ビット抵抗は変化する。ロー状態（ｌｏｗ  ｓｔａｔｅ）のビットには、基準値よりもやや小さいか、または等しい抵抗値を有し、標準のテストにおいて良品となる可能性があるものが幾つかある。同様に、ハイ状態（ｈｉｇｈ  ｓｔａｔｅ）の他のビットは、基準抵抗にほぼ等しいか、またはわずかに大きい抵抗を有し、標準のテストにおいて境界で良品となる可能性がある。これらの弱ビットを選別するには、テスト制御信号によってテストモードを有効にして、基準選択回路１８がＶＲＥＦ２をノード３０に供給するようにする。適切なＶＲＥＦ２の値により、弱ビットを不良にする。メモリセル１４が基準抵抗値に近いロー状態抵抗値を有すると、ＩＢがＩＲよりもほんの少しだけ大きくなる。ＶＲＥＦ１未満の値のＶＲＥＦ２を印加するとＩＢが小さくなるので、弱ビットのＩＢはＩＲよりも小さくなり、弱ビットが不良となる。同様に、メモリセル１４が基準抵抗値にほぼ等しいハイ状態抵抗値を有すると、ＩＢはＩＲよりもほんの少しだけ大きくなる。ＶＲＥＦ１を超える値ＶＲＥＦ２を印加するとＩＢが大きくなるので、弱ビットのＩＢはＩＲよりも大きくなり、弱ビットが不良となる。
【００１１】
図２は、上述のテストモードのフローチャートを示す。開始ステップ４０の後、ステップ４２でロー状態値をテストビットＲＢに書き込む。ステップ４４では、ＶＲＥＦ１よりも絶対値の小さい所定のテスト基準電圧ＶＲＥＦ２を選択することにより、テストビットＲＢに対してテストを行なう。ビット出力信号が論理ハイである場合、ステップ４６で判定され、ステップ４８でビット不良として示されていることで分かるように、メモリセル１４は、ロー値を確実に読み出すために十分な値のビット抵抗を有していない。トランジスタ２０のドレインから供給されるビット出力信号が論理ローである場合、メモリセル１４は、ステップ４６で判定されるように、ロー値を確実に読み出すために十分な値のビット抵抗を有している。ビットが未だ不良になっていないと仮定すると、ステップ５０で、ハイ状態値をテストビットＲＢに書き込む。ステップ５２では、ＶＲＥＦ１よりも絶対値の大きい所定のテスト基準電圧ＶＲＥＦ２を選択することにより、テストビットＲＢに対してテストを行なう。ビット出力信号が論理ローである場合、ステップ５４で判定され、ステップ４８でビット不良として示されていることで分かるように、メモリセル１４は、ハイ値を確実に読み出すために十分な値のビット抵抗を有していない。トランジスタ２０のドレインから供給されるビット出力信号が論理ハイである場合、メモリセル１４は、ハイ値を確実に読み出すために十分な値のビット抵抗を有している。ステップ５６で、ビットは良品となる。テストは必要に応じて更に別のメモリセルに対して繰り返すことができる。
【００１２】
ここで、ステップ４４及び４６内では、ＶＲＥＦ１及びＶＲＥＦ２に関する種々の値を使用してテストを繰り返して判定を行なうことができることに注目されたい。このように、掃引動作を行なってメモリセル値がどのくらい判別困難な限界抵抗値に近いかについて厳密に判定することができる。同様に、ステップ５２及び５４をＶＲＥＦ１及びＶＲＥＦ２に関する種々の値を使用して繰り返すことができる。
【００１３】
図３は、センスアンプに関して異なる手法が適用された別のメモリ、すなわちメモリ６０を示し、このメモリにおいては、共通ゲートではなく共通電流を使用してセンスアンプのバイアスを行なう。Ｐチャネル・トランジスタ６４は、ＶＤＤ電圧端子に接続されるソース、及び基準回路（Ｒｅｆｅｒｅｎｃｅ  Ｃｉｒｃｕｉｔ）７７の基準選択（Ｒｅｆｅｒｅｎｃｅ  Ｓｅｌｅｃｔｉｏｎ）回路８０の出力にノード６２において接続されるゲートを有する。トランジスタ６４のドレインは、ビット出力信号を供給し、かつ、Ｎチャネル・トランジスタ６８のドレインに接続される。トランジスタ６８のソースは、ＲＢのビット抵抗を有するメモリセル７２の第１端子に接続される。上記したように、トランジスタ６８のソースは、メモリセル７２に直接接続するか、または列選択回路及び／又は行選択回路を介して接続することができる。同様に、メモリセル７２の第２端子は、ＶＳＳが印加される電源電圧端子に接続するか、または列選択回路及び／又は行選択回路を介して接続することができる。Ｐチャネル・トランジスタ６６は、ＶＤＤが印加される端子に接続されるソースを有する。トランジスタ６６のゲートは、基準回路７７のノード６３に、かつ第１基準電圧ＶＲＥＦ１に接続される。トランジスタ６６のドレインは、基準出力（ＲＥＦＥＲＥＮＣＥ  ＯＵＴ）信号を供給し、かつダイオード接続のＮチャネル・トランジスタ７０のゲート及びドレインの両方に接続される。トランジスタ７０のゲートは、トランジスタ６８のゲートにノード７８において接続される。トランジスタ７０のソースは、ＲＲの基準抵抗値を有する基準メモリセル７４の第１端子に接続される。メモリ基準回路７６は、トランジスタ６６、トランジスタ７０及び基準メモリセル７４によって形成される。基準メモリセル７４の第２端子はＶＳＳ電源電圧が印加される端子に接続される。基準メモリセル７４の第１端子及び第２端子はそれぞれトランジスタ７０及びＶＳＳ電源電圧端子に直接接続するか、または列選択回路及び／又は行選択回路（図示せず）を介して接続することができる。基準選択回路８０の第１入力はＶＲＥＦ１信号に接続され、基準選択回路８０の第２入力はＶＲＥＦ２信号に接続される。
【００１４】
動作状態では、ＶＲＥＦ１によってトランジスタ６６を既知の電圧でバイアスして基準電流ＩＲ１をトランジスタ６６に流す。電流ＩＲ１によってさらに、ダイオード接続トランジスタ７０をバイアスしてノード７８に電圧を生じさせる。電流ＩＲ１をトランジスタ７０を通して基準メモリセル７４に流し続ける。トランジスタ６８及び７０を大きなゲート幅／長比を有する物理サイズとすることにより、ゲート／ソース電圧がトランジスタ６８及び７０のしきい値により近似できるようになっている。基準メモリセル７４及びビットセル７２の両端に印加される電圧は、ほぼ同じになる。ビットセル抵抗ＲＢによって電流ＩＢが生じる。通常動作においては、テスト制御信号によりＶＲＥＦ１がノード６２に印加される。トランジスタ６４はトランジスタ６６と同じ構成となって、この場合、電流ＩＲ２が電流ＩＲ１と同じになるように設計される。ビット抵抗ＲＢがロー状態になって抵抗ＲＢが抵抗ＲＲよりも小さくなると、電流ＩＢは電流ＩＲ１よりも大きくなる。ビット出力の電圧は基準出力信号の電圧よりも小さくなる。他方、ビット抵抗ＲＢがハイ状態になって抵抗ＲＢが抵抗ＲＲよりも大きくなると、電流ＩＢは電流ＩＲ１よりも小さくなる。ビット出力の電圧は基準出力信号の電圧よりも大きくなる。
【００１５】
プロセスばらつきによりビット抵抗が変化する。ロー状態のビットには、基準値よりもわずかに小さいか、または等しい抵抗値を有し、標準のテストにおいて良品となる可能性があるものが幾つかある。同様に、ハイ状態の他のビットは、基準抵抗に近いか、またはわずかに大きい抵抗を有し、標準のテストにおいて境界で良品となる可能性がある。これらの弱ビットを選別するために、テスト制御信号によりテストモードを有効にして、基準選択回路８０がＶＲＥＦ２をノード６２に供給するようにする。適切なＶＲＥＦ２の値によって弱ビットが不良となる。メモリセル７２は基準抵抗値に近いロー状態抵抗値を有して、ＩＢがＩＲ２よりもほんのわずかだけ大きくなる可能性がある。ＶＲＥＦ１よりも小さい値のＶＲＥＦ２を印加すると、ＩＲ２が大きくなり、弱ビットのＩＢはＩＲ２よりも小さくなり、弱ビットが不良となる。同様に、メモリセル７２は基準抵抗値に近いハイ状態抵抗値を有して、ＩＢがＩＲ２よりもほんのわずかだけ小さくなる可能性がある。ＶＲＥＦ１よりも大きい値のＶＲＥＦ２を印加すると、ＩＲ２が小さくなり、弱ビットのＩＢはＩＲ２よりも大きくなり、弱ビットが不良となる。
【００１６】
図４は、図１に示すメモリ１０の別の構成を示す。従って、図４と図１に共通する構成要素には同様な番号を付して比較ができるようにしている。メモリ基準回路８１は、Ｐチャネル・トランジスタ８２を有し、このトランジスタは電源電圧ＶＤＤが印加される端子に接続されるソースを有する。トランジスタ８２のゲートは、同トランジスタのドレインに接続され、さらにトランジスタ２０のゲート及びＰチャネル・トランジスタ８４のゲートに接続される。トランジスタ８４のソースは、電源電圧ＶＤＤが印加される端子に接続される。トランジスタ８２のドレインは、Ｎチャネル・トランジスタ８８のドレインに接続される。第１基準電圧ＶＲＥＦ１及び基準回路１３のノード３１は、トランジスタ８８のゲート及びＮチャネル・トランジスタ９２のゲートに接続され、これらのゲートは互いに接続される。トランジスタ８４のドレインは、基準出力端子及びトランジスタ９２のドレインに接続される。トランジスタ８８及び９２の各々は、そのソースが互いに接続される。トランジスタ８８のソースは、抵抗ＲＨを有するハイ基準メモリセル９０の第１端子に接続される。基準メモリセル９０の第２端子は、ＶＳＳ電圧端子に接続される。トランジスタ９２のソースは、抵抗ＲＬを有するロー基準メモリセル９４の第１端子に接続される。基準メモリセル９４の第２端子は、ＶＳＳ電源電圧端子に接続される。点線で示すように、メモリセル９０及び９４は、ＶＳＳ電源電圧端子とトランジスタ８８，９２それぞれの間に、列選択及び行選択回路（図示せず）によって接続される。図４のメモリの残りの回路は全て、図１に関して前に記載したように接続され、同じ部材番号が付されている。
【００１７】
動作状態では、メモリ基準回路８１は図１のメモリ基準セル１２と同じ機能を実行する。通常モードの動作では、テスト制御信号は、Ｖｒｅｆ１電圧入力がノード３０に印加されるように設定される。従って、トランジスタ１６，８８及び９２のゲートには、同じ電圧が印加される。トランジスタ１６，８８及び９２は、大きなゲート幅／長比を有する同じ物理サイズとしているので、ゲート／ソース電圧はトランジスタ１６，８８及び９２のしきい値電圧により近似することができる。従って、ビット抵抗ＲＢ及び基準抵抗ＲＨ及びＲＬの両端には、ほぼ同じ電圧が印加される。ビット抵抗ＲＢは、ロー抵抗状態及びハイ抵抗状態を有する。基準抵抗ＲＬはロー抵抗状態のＲＢと同じ様に形成され、基準抵抗ＲＨはハイ抵抗状態のＲＢと同じ様に形成される。並列接続の基準抵抗ＲＨ及びＲＬの両端に印加される電圧により、２ＩＲの電流が生じる。電流ＩＲはトランジスタ８８及び９２の各々を流れる。トランジスタ８２がダイオード接続されている結果、トランジスタ８２に流れる電流ＩＲによってトランジスタ８２のゲート及びドレインに現れる電圧が決まる。トランジスタ２０及び８４はトランジスタ８２にミラー接続されているので、トランジスタ２０及び８４には、トランジスタ８２に流れる電流ＩＲがミラーされて電流ＩＲと同じ電流が流れる。
【００１８】
ビット抵抗ＲＢがロー抵抗状態にあると仮定する。すると、メモリセル１４及びトランジスタ１６を流れるビット電流ＩＢは基準電流ＩＲよりも大きくなる。その結果、ビット出力に現れる電圧は、基準出力に現れる電圧よりも低くなって、ロー抵抗状態にあることが判明する。
【００１９】
同様にして、ビット抵抗ＲＢがハイ抵抗状態にあると仮定する。すると、メモリセル１４及びトランジスタ１６を流れるビット電流ＩＢは基準セル２８を流れる基準電流ＩＲよりも小さくなる。その結果、ビット出力に現れる電圧は基準出力に現れる電圧よりも高くなって、ハイ抵抗状態にあることが判明する。
【００２０】
プロセスばらつきによってビット抵抗が変化する。ロー状態のビットには、基準値よりもわずかに小さいか、または等しい抵抗値を有し、標準のテストにおいて良品となる可能性があるものが幾つかある。同様に、ハイ状態の他のビットは、基準抵抗にほぼ等しいか、またはわずかに大きい抵抗を有し、標準のテストにおいて境界で良品となる可能性がある。これらの弱ビットを選別するために、テスト制御信号によりテストモードを有効にして、基準選択回路１８がＶＲＥＦ２をノード３０に供給するようにする。適切なＶＲＥＦ２の値によって弱ビットが不良となる。メモリセル１４は基準抵抗値に近いロー状態抵抗値を有することにより、ＩＢがＩＲよりもほんのわずかだけ大きくなる。ＶＲＥＦ１よりも小さい値のＶＲＥＦ２を印加するとＩＢが小さくなるので、弱ビットのＩＢはＩＲよりも小さくなり、弱ビットが不良となる。同様に、メモリセル１４は基準抵抗値に近いハイ状態抵抗値を有することにより、ＩＢがＩＲよりもほんのわずかだけ大きくなる。ＶＲＥＦ１よりも大きい値のＶＲＥＦ２を印加するとＩＢが大きくなるので、弱ビットのＩＢはＩＲよりも大きくなり、弱ビットが不良となる。
【００２１】
図５は図３のメモリ６０の更に別の構成を示す。従って、図５及び図３に共通する構成要素には同様の番号を付して比較ができるようにしている。メモリ基準回路１００は、Ｐチャネル・トランジスタ１０２を有し、このトランジスタはソースが電源電圧端子に接続され、この端子には電源電圧ＶＤＤが印加される。トランジスタ１０２のゲートは、基準回路７７のノード６３に、第１基準電圧ＶＲＥＦ１に、さらに基準選択回路８０の第１入力に接続される。トランジスタ１０２のドレインは、Ｎチャネル・トランジスタ１０６のドレインにノード１０５において接続される。トランジスタ１０６のゲートは、トランジスタ６８のゲートに、かつトランジスタ１０６のドレインにノード１０５において接続される。トランジスタ１０６のソースは、高抵抗値ＲＨを有する基準メモリセル１１２の第１端子に接続される。接続は直接、または列選択回路及び行選択回路（図示せず）のうちの一方または両方を介して行なわれる。基準メモリセル１１２の第２端子は、基準電圧端子に列選択回路及び行選択回路（図示せず）のうちの一方または両方を介して、或いは直接接続され、この基準電圧端子には電圧ＶＳＳが印加される。Ｐチャネル・トランジスタ１０４のソースは、電源電圧端子に接続され、この電源電圧端子にはＶＤＤが印加される。トランジスタ１０４のゲートは、トランジスタ１０２のゲートに、かつ第１基準電圧ＶＲＥＦ１に共通接続される。トランジスタ１０４のドレインは、基準出力信号を供給し、かつＮチャネル・トランジスタ１０８のドレインに接続される。トランジスタ１０８のゲートは、ノード１０５に接続され、トランジスタ１０８のソースはトランジスタ１０６のソースにノード１１０において接続される。トランジスタ１０８のソースは、低抵抗値ＲＬを有する基準メモリセル１１４の第１端子にも接続される。接続は直接、または列選択回路及び行選択回路（図示せず）のうちの一方または両方を介して行なわれる。基準メモリセル１１４の第２端子は、基準電圧端子に列選択回路及び行選択回路（図示せず）のうちの一方または両方を介して接続されて、この基準電圧端子には電圧ＶＳＳが印加される。
【００２２】
動作状態では、ＶＲＥＦ１によってトランジスタ１０２及び１０４が既知の電圧でバイアスされてトランジスタ１０２及び１０４にそれぞれ等しい基準電流ＩＲ１が流れる。電流ＩＲ１によってさらに、ダイオード接続トランジスタ１０６がバイアスされてノード１０５に電圧が生じる。電流ＩＲ１はそれぞれトランジスタ１０６及び１０８を通って基準メモリセル１１２及び１１４に流れ続ける。トランジスタ６８，１０６及び１０８は大きなゲート幅／長比を有する物理サイズとしているので、ゲート／ソース電圧がトランジスタ６８，１０６及び１０８のしきい値電圧で近似できるものと仮定する。基準メモリセル１１２及び１１４及びビットセル７２の両端子に印加される電圧は、ほぼ同じである。ビットセル抵抗ＲＢにより電流ＩＲが生じる。通常動作では、テスト制御信号によりＶＲＥＦ１がノード６２に印加される。トランジスタ６４はトランジスタ１０２及び１０４と同じ構成となるように設計されるので、この場合、電流ＩＲ２は電流ＩＲ１と同じになる。ビット抵抗ＲＢがロー状態になって抵抗ＲＢが抵抗ＲＨと抵抗ＲＬの平均よりも小さくなると、電流ＩＢは電流ＩＲ１よりも大きくなる。ビット出力に現れる電圧は、基準出力信号の電圧よりも小さくなる。他方、ビット抵抗ＲＢがハイ状態になって抵抗ＲＢが抵抗ＲＨと抵抗ＲＬの平均よりも大きくなると、電流ＩＢは電流ＩＲ１よりも小さくなる。ビット出力に現れる電圧は、基準出力信号の電圧よりも大きくなる。
【００２３】
プロセスばらつきによりビット抵抗が変化する。ロー状態のビットには、基準値よりもわずかに小さいか、または等しい抵抗値を有し、標準のテストにおいて良品となる可能性があるものが幾つかある。同様に、ハイ状態の他のビットは、基準抵抗に近いか、またはわずかに大きい抵抗を有して、標準のテストにおいて境界で良品となる可能性がある。これらの弱ビットを選別するために、テスト制御信号によりテストモードを有効にして基準選択回路８０がＶＲＥＦ２をノード６２に供給するようにする。適切なＶＲＥＦ２の値によって弱ビットが不良となる。メモリセル７２が基準抵抗値に近いロー状態抵抗値を有することにより、ＩＢがＩＲよりもほんのわずかだけ大きくなる可能性がある。ＶＲＥＦ１よりも小さい値のＶＲＥＦ２を印加するとＩＲ２が大きくなるので、弱ビットのＩＢはＩＲ２よりも小さくなり、弱ビットが不良となる。同様に、メモリセル７２が基準抵抗値に近いハイ状態抵抗値を有することにより、ＩＢがＩＲよりもほんのわずかだけ小さくなる可能性がある。ＶＲＥＦ１よりも大きい値のＶＲＥＦ２を印加するとＩＲ２が小さくなるので、弱ビットのＩＢはＩＲ２よりも大きくなり、弱ビットが不良となる。
【００２４】
図６は、図１，３，４及び５に示す基準回路（Ｒｅｆｅｒｅｎｃｅ  Ｃｉｒｃｕｉｔ）１３及び７７の別の構成を示し、基準回路１３’または７７’として示される。図１，３，４及び５の各々に関するこの別の構成をそのままコピーするのではなく、説明を簡単にするために一つの図のみを示している。従って、交互に参照できるように番号を付している。第１基準電圧ＶＲＥＦ１は基準選択（Ｒｅｆｅｒｅｎｃｅ  Ｓｅｌｅｃｔｉｏｎ）回路１８，８０の第１入力に接続される。第２基準電圧ＶＲＥＦ２は基準選択回路１８，８０の第２入力、及びノード３０，６２に接続される。基準選択回路１８，８０の出力は、ノード３１，６３に接続される。テスト制御信号は、基準選択回路１８，８０の制御端子に接続され、入力ＶＲＥＦ１または入力ＶＲＥＦ２がノード３１，６３に基準選択回路１８，８０によって印加されるかどうかを制御する。
【００２５】
動作状態では、この別の構成においては、図１，３，４及び５の場合のように、ＶＲＥＦ１基準電圧がノード３１，６３及びノード３０，６２の両方に印加されるのではなく、ＶＲＥＦ２基準電圧が通常モードでノード３１，６３及びノード３０，６２に印加される。テストモードでは、図１，３，４及び５の場合のようにＶＲＥＦ１がノード３１，６３に、そしてＶＲＥＦ２がノード３０，６２に印加される。従って上記したように、動作面での機能はテストモードでは各実施形態に関して同じである。
【００２６】
ここで、少なくとも２つの判別可能な抵抗状態を持つセルを有するＭＲＡＭ等のメモリ、及び読み出し時に不正確な値を供給する可能性のある弱ビットを特定するために使用される回路について記載してきたことを理解されたい。異なる基準電圧をセンスアンプ内で使用することにより、弱ビットの存在を、温度変動及び電源電圧変動のような外部要因を使用することなく、かつメモリのタイミング信号及びクロック信号を変更する必要を生じることなく、判明することができる。例示の構成では、本明細書に記載する方法によって論理回路及び第２基準電圧または電流を制御することにより、センスアンプがバランスしないようにする。その結果、本明細書に記載するメモリテスト回路によって動作状態における確実性が向上し、既知の方法によって明らかになっている、良品として紛れ込む可能性のある弱ビットによるエラーの発生が最小化される。本発明によって、良品と不良品の境にある抵抗を有するビットを検出することができるようになることにより、判別困難な弱メモリセルビットに起因するエラーを生じさせない確実性の高いメモリが得られる。
【００２７】
一旦、弱ビットが特定されると、メモリ冗長技術を使用することによりメモリを修復することができる。特定する弱ビットの数によって変わるが、メモリは冗長技術によって修復することができるか、または不十分な数の冗長セルしか残っていない場合には、メモリを不良とすることができる。
【００２８】
ここで、本明細書において基準選択（Ｒｅｆｅｒｅｎｃｅ  Ｓｅｌｅｃｔｉｏｎ）回路１８及び８０により実現する基準電圧選択回路は、マルチプレクサ回路として用いるか、または種々の論理回路を使用して制御信号に応答して所定値の２つの基準電圧のうちの一方を供給する機能を実行する形で用いることができることを良く理解されたい。
【００２９】
本発明を実施する装置は、大部分がこの技術分野の当業者に公知の電子部品及び電子回路から構成されるので、回路の詳細については上の説明に必要と考えられる程度以上には説明しておらず、この程度の説明でも本発明の基本をなすコンセプトを理解し、評価することができ、かつ本発明の示唆を理解し難くする、或いは本発明の示唆の趣旨から外れることがないものと思われる。
【００３０】
これまでの明細書においては、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、請求の範囲に示す本発明の技術範囲から逸脱しない範囲において、種々の変形及び変更を為し得ることを理解できるであろう。例えば、本明細書が示唆する基準選択回路に使用する回路構成のセンスアンプを変えて種々の方法で機能させてデータをセンスすることができる。特定導電型のＭＯＳＦＥＴを例示しているが、第１導電型（Ｎチャネル）を第２導電型（Ｐチャネル）に、またはその逆に切り替えて導電型を変更する、或いはトランジスタの導電型を変更して相互接続構造を形成することができることを良く理解されたい。種々の磁気抵抗ランダムアクセスメモリ構造を用いたメモリを使用することができる。磁気抵抗ランダムアクセスメモリに対する書き込み及び読み出しに必要な動作のタイプを変更し、この変更後の動作を本明細書が示唆する方法に従って使用することができる。従って、本明細書及び図は例示であって本発明を制限するものではないと考えられるべきであり、そして、このような変形の全ては本発明の技術範囲に含まれるべきものと考えられる。
【００３１】
効果、他の利点、及び問題解決法が特定の実施形態に関連する形で上記されてきた。しかしながら、効果、利点、問題解決法、及びこのような効果、利点、または問題解決法をもたらし、またはさらに顕著にさせるすべての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴、或いは要素であると考えられるべきではない。本明細書で使用される「備える」、「備えている」という用語、または他のすべてのこれらの変形は、包括的な意味で用いられるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含む、ということではなく、明らかには挙げられていない、または、そのようなプロセス、方法、製品、または装置に固有の他の要素を含むことができる。本明細書で使用される「１つ」という用語は「１つ」または「１つよりも多い」として定義される。本明細書で使用される「複数」という用語は「２つ」または「２つよりも多い」として定義される。本明細書で使用される「別の」という用語は「少なくとも２番目の」または「２番目に続く３番目以降の」として定義される。本明細書で使用される「含む」及び／又は「有する」という用語は「備える」（すなわち広義語）として定義される。本明細書で使用される「接続」という用語は、必ずしも直接にという意味ではなく、必ずしも機械的にという意味でもない。
【図面の簡単な説明】
【００３２】
【図１】弱ビットを特定する回路を有するメモリの一部の概略的な図。
【図２】本発明による、メモリの弱ビットを特定する方法を示すフローチャート。
【図３】弱ビットを特定する回路を有する別の実施形態のメモリの一部の概略的な図。
【図４】図１のメモリの別の実施形態の概略的な図。
【図５】図３のメモリの別の実施形態の概略的な図。
【図６】図１，３，４及び５に使用される基準回路の別の実施形態の概略的な図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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