(57)【要約】本発明は、機能素子を有するデジタル構成要素を試験するためのシステムに関するものである。本発明によると、上記機能素子が、入力部と出力部とをそれぞれ備える試験ユニット（３）に分割されている。上記試験ユニット（３）の入力部に対して、変更した試験パターンを作用させ、そうして得られた試験応答を、試験ユニット（３）の出力部において評価する。その結果、試験ユニット（３）の全ての出力部における補正は、上記試験ユニット（３）の特定の出力部に影響を及ぼさない。試験ユニット（３）の各出力部に対して、円錐（５）を定義してもよい。この円錐（５）の先端部は、試験ユニット（３）の特定の出力部によって形成されており、底部は、試験ユニット（３）の入力部を備え、この入力部における変更のみが、特定の出力部に影響を及ぼす。本発明によると、試験ユニット（３）の入力部に対して作用する試験パターンは、サブパターンから成り立っており、これらのサブパターンの長さは、円錐（５）の底部に含まれる試験ユニット（３）の入力部の数以下である。その長さが短くなっていることにより、サブパターンの選択時に、全ての可能な組み合わせを使用でき、その結果、試験ユニット（３）の総括的な機能試験を、低コストで実行できる。上記試験機能は、デジタルモジュールにおいては、特に自己試験ユニット（１）によって実行する。この自己試験ユニット（１）は、デジタルモジュールの残りを、試験モードに切り替えることができ、試験パターンを、サブパターンから生成し、試験ユニット（３）に作用するために試験パターン出力レジスタ（２）へロードし、試験ユニット（３）の出力部に生じた試験応答を、評価ユニット（１６）を用いて評価または評価のために読み出すことができる。
2006507475.tif 000002
【特許請求の範囲】
【請求項１】
機能素子を有し、かつ、その少なくとも一部が、
入力部と出力部とを有する少なくとも１つの試験ユニット（３）と、
少なくとも１つの試験ユニット（３）の入力部に試験パターンを作用させる少なくとも１つの試験パターン出力レジスタ（２）と、
試験パターン出力レジスタ（２）を制御し、試験パターン出力レジスタ（２）に、デジタル値の形式で、少なくとも１つの試験パターンを読み込ませる自己試験ユニット（１）とに割り当てられた、デジタルモジュールにおいて、
少なくとも１つの試験パターンの少なくとも一部が、デジタル値の形式のサブパターンの周期的な数列であることを特徴とする、デジタルモジュール。
【請求項２】
上記デジタルモジュールが、少なくとも１つの試験ユニット（３）の出力部に印加される試験パターン応答を評価する少なくとも１つの評価ユニット（４）を備えることを特徴とする、請求項１に記載のデジタルモジュール。
【請求項３】
上記デジタルモジュールが、少なくとも１つの試験応答読み取りレジスタを備え、
この試験応答読み取りレジスタが、試験ユニット（３）の出力部と接続されており、
デジタルモジュールの少なくとも１つの試験モードにおいて、試験ユニット（３）の出力部に印加される試験応答を受け取り、
評価ユニット（４）へ順次転送できるように設計されていることを特徴とする請求項２に記載のデジタルモジュール。
【請求項４】
上記デジタルモジュールが、機能素子を備え、
上記機能素子が、レジスタであり、かつ、自己試験ユニット（１）から、少なくとも１つの試験応答読み取りレジスタ（２）へ切り替え可能に設計されていることを特徴とする、請求項３に記載のデジタルモジュール。
【請求項５】
上記自己試験ユニット（１）が、
試験パターン出力レジスタ（２）に、新しい試験パターンを完全に取り込み、
試験応答読み取りレジスタを駆動して、試験応答を受け取るように設計されていることを特徴とする、請求項３または４に記載のデジタルモジュール。
【請求項６】
上記試験応答読み取りレジスタが、試験パターン出力レジスタ（２）により形成されており、この試験パターン出力レジスタが、試験ユニット（３）の出力部と接続した入力部を備えていることを特徴とする、請求項３〜５のいずれか１項に記載のデジタルモジュール。
【請求項７】
上記試験応答読み取りレジスタは、単一シフトレジスタ（１２）に分割されたシフトレジスタであり、
シフトレジスタのシフト方向において最後の単一シフトレジスタ（１２）の出力信号と、その他の少なくとも１つの単一シフトレジスタ（１２）の出力信号との間の排他的論理和演算結果を、評価ユニット（４）へ、順次転送するように設計されていることを特徴とする、請求項３〜６のいずれか１項に記載のデジタルモジュール。
【請求項８】
上記評価ユニット（４）が、複数の単一レジスタ（１２）を含むフィードバックシフトレジスタであり、
上記フィードバックシフトレジスタの入力部は、シフトレジスタのシフト方向において最後と、その他の少なくとも１つの単一シフトレジスタ（１２）の出力部との間の第１排他的論理和演算結果を受け取り、
少なくとも１つの単一シフトレジスタ（１２）の入力部は、第１排他的論理和演算結果または先の単一レジスタ（１２）の出力部と、試験ユニット（３）の出力信号との間の、少なくとも１つの第２排他的論理和演算結果を受け取り、
シフト方向において第１の単一レジスタ（１２）である場合には、上記入力部は、第１排他的論理和演算結果と、試験ユニット（３）の出力信号との間の、他の排他的論理和演算結果を受け取ることを特徴とする請求項２〜７のいずれか１項に記載のデジタルモジュール。
【請求項９】
少なくとも１つの上記試験パターンが、複数のサブパターンの周期的な複数の数列のみからなることを特徴とする、請求項１〜８のいずれかに記載のデジタルモジュール。
【請求項１０】
少なくとも１つの上記試験パターンが、一つのサブパターンの周期的な一つの数列のみからなることを特徴とする、請求項９に記載のデジタルモジュール。
【請求項１１】
上記試験パターン出力レジスタ（２）が、少なくとも１つの試験パターンを自己試験ユニット（１）から試験パターン出力レジスタ（２）へ順次取り込まれるように設計されている、シフトレジスタであることを特徴とする、請求項１〜１０のいずれかに記載のデジタルモジュール。
【請求項１２】
機能素子を備え、
この機能素子が、レジスタであり、自己試験ユニット（１）から、少なくとも１つの試験パターン出力レジスタ（２）へ切り替えられるように設計されていることを特徴とする、請求項１〜１１のいずれか１項に記載のデジタルモジュール。
【請求項１３】
上記自己試験ユニット（１）が、メモリー（６）を備え、
上記自己試験ユニット（１）が、メモリー（６）に格納された１つのサブパターンを用いて、可変周期性により周期的に、試験パターンを形成できるように設計されていることを特徴とする、請求項１〜１２のいずれか１項に記載のデジタルモジュール。
【請求項１４】
上記自己試験ユニット（１）が、計算器を備え、
この自己試験ユニット（１）が、カウントアップおよび／またはカウントダウンする方向に計算器を演算でき、上記計算器の計算状態により、試験パターンを、サブパターンとして形成できるように設計されていることを特徴とする、請求項１〜１３のいずれかに記載のデジタルモジュール。
【請求項１５】
上記デジタルモジュールが、複数の試験パターン出力レジスタ（２）を備え、
上記デジタルモジュールは、試験パターン出力レジスタ（２）が同一の試験パターンに同時に取り込まれるように設計されていることを特徴とする、請求項１〜１４のいずれか１項に記載のデジタルモジュール。
【請求項１６】
上記デジタルモジュールが、少なくとも１つのフィードバックサブパターンシフトレジスタ（１４）を備え、
このサブパターンシフトレジスタ（１４）に、１つのサブパターンを取り込み可能であり、かつ、このサブパターンシフトレジスタ（１４）が、サブパターンの周期的な数列として試験パターンを順次出力できるように設計されていることを特徴とする、請求項１〜１５のいずれか１項に記載のデジタルモジュール。
【請求項１７】
上記サブパターンシフトレジスタ（１４）が、可変周期性を有するように設計されていることを特徴とする、請求項１６に記載の半導体モジュール。
【請求項１８】
上記サブパターンシフトレジスタ（１４）が、自己試験ユニット（１）に含まれていることを特徴とする、請求項１６または１７に記載のデジタルモジュール。
【請求項１９】
試験パターン出力レジスタ（２）のレジスタの中には、サブパターンシフトレジスタ（１４）に切り替えられているものがあることを特徴とする、請求項１６または１７に記載のデジタルモジュール。
【請求項２０】
試験パターン出力レジスタ（２）の一部が、サブパターンシフトレジスタ（１４）を形成することを特徴とする、請求項１６または１７のいずれかに記載のデジタルモジュール。
【請求項２１】
試験パターンの最大周期性が、試験ユニット（３）の特定の出力部に対する試験ユニット（３）の入力部の少なくとも１つの作動数の関数として決定され、
上記作動数が、試験ユニット（３）の入力部の数であり、これらの入力部における変更のみが、試験ユニット（３）の特定の出力部に対して影響を及ぼすことを特徴とする、請求項１〜２０のいずれか１項に記載のデジタルモジュール。
【請求項２２】
上記試験パターン出力レジスタ（２）は、試験ユニット（３）と相互接続し、試験ユニット（３）の入力部が、試験パターン出力レジスタ（２）の出力部の順序について可能な限り近接しており、
これらの入力部における変更のみが、試験ユニット（３）の特定の出力部に対して影響を及ぼすようになっていることを特徴とする請求項１〜２１のいずれか１項に記載のデジタルモジュール。
【請求項２３】
上記試験ユニット（３）が、試験ユニット（３）の出力部に対する試験ユニット（３）の入力部の作動数が可能な限り小さくなるように設計されており、
上記作動数が、試験ユニット（３）の入力部の数であり、
これらの入力部における変更のみが、試験ユニット（３）の特定の出力部に対して影響を及ぼすことを特徴とする、請求項１〜２２のいずれか１項に記載のデジタルモジュール。
【請求項２４】
上記デジタルモジュールが、自己試験ユニット（１）に対して外側へ導かれた制御配線を備え、
上記自己試験ユニット（１）が、制御配線を介して入力可能な命令に基づいて制御可能になるように設計されていることを特徴とする、請求項１〜２３のいずれかに１項に記載のデジタルモジュール。
【請求項２５】
機能素子を有し、かつ、その少なくとも一部が、
入力部と出力部とを有する少なくとも１つの試験ユニット（３）と、
少なくとも１つの試験ユニット（３）の入力部に試験パターンを作用させる少なくとも１つの試験パターン出力レジスタ（２）と、
少なくとも１つの試験ユニット（３）の出力部に印加される試験パターン応答を評価する少なくとも１つの評価ユニット（４）と、
少なくとも１つの試験パターン出力レジスタ（２）と評価ユニット（４）とを制御し、試験パターン出力レジスタ（２）に、２進値の形式で、少なくとも１つの試験パターンを読み込ませる自己試験ユニット（１）とに割り当てられた、デジタルモジュールにおいて、
上記少なくとも１つの試験パターンが、サブパターン一覧からのサブパターンの数列であり、
上記試験パターン出力レジスタ（２）が、試験パターンを順次取り込み可能なシフトレジスタであり、
上記評価ユニット（４）が、試験パターンの新しい部分が試験パターン出力レジスタ（２）へ取り込まれる各クロックにて、試験パターン応答を評価できるように設計されていることを特徴とするデジタルモジュール。
【請求項２６】
上記サブパターンの最大の長さが、試験ユニット（３）の特定の出力部に対する、試験ユニット（３）の入力部の少なくとも１つの作動数の関数であり、
上記作動数が、試験ユニット（３）の入力部の数であり、これらの入力部における変更のみが、試験ユニット（３）の特定の出力部に対して影響を及ぼすことを特徴とする、請求項２５に記載のデジタルモジュール。
【請求項２７】
上記評価ユニット（４）が、複数の単一レジスタ（１２）を含むフィードバックシフトレジスタであり、
上記フィードバックシフトレジスタの入力部は、シフトレジスタのシフト方向において最後と、上記シフトレジスタのうち、少なくとも１つの他の単一レジスタ（１２）の出力部との間の第１排他的論理和演算結果を受け取ることを特徴とする請求項２５または２６に記載のデジタルモジュール。
【請求項２８】
機能素子を備え、
上記機能素子が、レジスタであり、自己試験ユニット（１）から、少なくとも１つの試験パターン出力レジスタ（２）へ切り替えられるように設計されていることを特徴とする、請求項２５〜２７のいずれか１項に記載のデジタルモジュール。
【請求項２９】
上記自己試験ユニット（１）が、メモリー（６）を備え、
上記自己試験ユニット（１）が、メモリー（６）に格納されたサブパターンを用いて、試験パターンを形成できるように設計されていることを特徴とする、請求項２２〜２５のいずれか１項に記載のデジタルモジュール。
【請求項３０】
上記自己試験ユニット（１）が、計算器を備え、
この自己試験ユニット（１）が、カウントアップおよび／またはカウントダウンする方向に計算器を演算でき、上記計算器の計算状態により、試験パターンを形成できるように設計されていることを特徴とする、請求項２２〜２６のいずれかに記載のデジタルモジュール。
【請求項３１】
上記デジタルモジュールが、複数の試験パターン出力レジスタ（２）を備え、
上記デジタルモジュールは、試験パターン出力レジスタ（２）が同一の試験パターンに同時に取り込まれるように設計されていることを特徴とする、請求項２２〜２７のいずれか１項に記載のデジタルモジュール。
【請求項３２】
機能素子を有し、かつ、その少なくとも一部が、
入力部と出力部とを有する少なくとも１つの試験ユニット（３）と、
少なくとも１つの試験ユニット（３）の入力部に試験パターンを作用させる少なくとも１つの試験パターン出力レジスタ（２）と、
少なくとも１つの試験パターン出力レジスタ（２）を制御し、試験パターン出力レジスタ（２）に、デジタル値の形式で、少なくとも１つの試験パターンを読み込ませる自己試験ユニット（１）とに割り当てられた、デジタルモジュールの試験方法において、
少なくとも１つの試験パターンレジスタ（２）に、少なくともサブパターンの周期的な数列であり、かつ、その少なくとも一部がデジタル値の形式である試験パターンを取り込み、
少なくとも１つの試験ユニット（３）の試験パターンに対する応答特性を評価することを特徴とする、方法。
【請求項３３】
機能素子を有し、かつ、その少なくとも一部が、
入力部と出力部とを有する少なくとも１つの試験ユニット（３）と、
少なくとも１つの試験ユニット（３）の入力部に、試験パターンを作用させる少なくとも１つの試験パターン出力レジスタ（２）とに割り当てられており、上記試験パターン出力レジスタ（２）が、シフトレジスタとして設計されている、デジタルモジュールの試験方法において、
上記試験パターン出力レジスタ（２）に、デジタル値の形式で、試験パターンを順次取り込み、
試験パターンのビットを試験パターン出力レジスタ（２）に読み込ませる各クロックにて、少なくとも１つの試験ユニット（３）の出力部に印加される試験パターン応答を評価し、
上記試験パターンが、サブパターン一覧からのサブパターンの数列であることを特徴とする方法。
【請求項３４】
複数の単一レジスタ（１２）を含むフードバックシフトレジスタにおいて試験パターン応答を評価するために、
上記シフトレジスタの入力部に対して、シフトレジスタのシフト方向において最後の単一レジスタ（１２）の出力部と、その他の少なくとも１つの単一シフトレジスタ（１２）の出力部との間の第１排他的論理和演算結果を作用させ、
少なくとも１つの単一レジスタ（１２）の入力部に対して、第１排他的論理和演算結果または先の単一レジスタ（１２）の出力部と、試験ユニット（３）の出力信号との間の、少なくとも１つの第２排他的論理和演算結果を作用させ、
シフト方向において第１の単一レジスタ（１２）である場合には、上記入力部は、第１排他的論理和演算結果と、試験ユニット（３）の出力信号との間の、他の排他的論理和演算結果を受け取り、
フィードバックシフトレジスタに、試験ユニット（３）の少なくとも１つの出力の関数として、標識を形成する、請求項３２または３３に記載の方法。
【請求項３５】
上記少なくとも１つの試験ユニット（３）の出力部に印加される試験パターン応答を、特定の時点にて、試験パターン読み取りレジスタを用いて引き取り、
評価のために、評価ユニット（４）へ順次転送することを特徴とする請求項３２または３３に記載の方法。
【請求項３６】
上記試験パターン読み取りレジスタ（２）を、試験パターン出力レジスタ（２）によって形成し、
試験パターン応答を試験パターン応答読み取りレジスタへ引き取る際に、試験パターン出力レジスタ（２）の内容を上書きすることを特徴とする、請求項３５に記載の方法。
【請求項３７】
上記デジタルモジュールの各試験パターン出力レジスタ（２）を、少なくとも１つの試験ユニット（３）の入力部に試験パターンを作用させるために使用し、かつ、試験パターン応答読み取りレジスタとして使用することを特徴とする、請求項３６に記載の方法。
【請求項３８】
標識形成のために、試験ユニット（３）の少なくとも１つの試験パターン応答を、試験パターン読み取りレジスタ（２）により、評価用のフィードバックシフトレジスタへ順次転送し、
少なくとも１つの試験パターン読み取りレジスタ（２）の直列出力クロックが、評価用のフィードバックシフトレジスタの直列シフトクロックと等しいことを特徴とする、請求項３３または３４に記載の方法。
【請求項３９】
上記少なくとも１つの試験ユニット（３）の試験パターン応答特性を、電子ビーム試験法により評価することを特徴とする、請求項３２または３３に記載の方法。
【請求項４０】
機能素子を有し、かつ、その少なくとも一部が、
入力部と出力部とを有する少なくとも１つの試験ユニット（３）と、
少なくとも１つの試験ユニット（３）の入力部に、試験パターンを作用させる少なくとも１つの試験パターン出力レジスタ（２）と、
少なくとも１つの試験ユニット（３）の出力部に印加されている試験パターン応答を読み取る読み取りユニット、または、該試験パターン応答を評価する評価ユニットのうち何れかと、
試験パターン出力レジスタ（２）と、評価ユニットまたは読み取りユニットとを制御し、かつ、試験パターン出力レジスタ（２）に、デジタル値の方式で、少なくとも１つの試験パターンを読み込ませる自己試験ユニット（１）とに割り当てられたデジタルモジュールの試験装置であって、
さらに、試験データを生成するためのデータ処理装置と、試験パターン伝送ユニットとを備え、この試験パターン伝送ユニットが、試験パターンを、少なくとも１つの試験パターン出力レジスタ（２）へ取り込み、デジタルモジュールへ伝送できるように設計されているデジタルモジュールの試験装置において、
上記試験パターンが、サブパターン一覧からのサブパターンの数列であるか、あるいは、少なくとも一部が、サブパターンの周期的な数列であり、上記サブパターンが、デジタル値の形式であり、
上記装置は、データ処理装置が、試験パターンデータとして、少なくとも１つのサブパターンを生成し、試験パターン伝送ユニットへ伝送するように設計されており、
上記試験パターン伝送ユニットが、データ処理ユニットから受信された少なくとも１つのサブパターンから、デジタルモジュールへ読み込ませるための試験パターンを生成することを特徴とする装置。
【請求項４１】
上記試験パターン伝送ユニットが、デジタルモジュール上の接点と接触する接続ピン（Kontaktierungsspitzen）を有する針板（Nadelplatte）であることを特徴とする、請求項４０に記載の装置。
【請求項４２】
請求項１〜３１のいずれか１項に記載のデジタルモジュールの試験装置であって、
デジタルモジュールの内部に試験パターンをそれぞれ生成するために、上記装置が、デジタルモジュールから導出されている制御配線を介して、デジタルモジュールの内部にある自己試験ユニット（１）へ、少なくとも１つのサブパターンを生成するための制御命令、格納されたサブパターンからサブパターンを選択するための制御命令、または、少なくとも１つのサブパターンを、伝送できるように設計されていることを特徴とする、装置。
【請求項４３】
請求項１〜３１のいずれか１項に記載のデジタルモジュールの生成方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、自己試験機能を有するデジタルモジュールと、デジタルモジュールの生成方法と、デジタルモジュールを試験するための方法および装置とに関するものである。
【０００２】
デジタルモジュールは、必要な機能を満たすために、適切に相互接続（miteinander verschaltet）された機能素子を備えている。簡単なデジタルモジュールでは、依然として、外側から観察できるデジタルモジュールの動作（Verhalten）により機能性を試験できる。しかしながら、デジタルモジュールがより複雑になる場合（特に同期的な（synchrone）機能素子を備えている場合）、その内部に、外部からは試験できない非常に多くの切り替え状態（Schaltzustaende）の生じる可能性がある。それゆえ、デジタルモジュールを試験するために、デジタルモジュールの内部の機能素子を試験ユニット（Testeinheiten）に分割し、各試験ユニットを別々に試験することが知られている。このため、試験ユニットの入力部に、試験パターンを作用させ（beaufschlagt）た結果、試験ユニットの出力部で得られた試験パターン応答（Testmusterantwort）を評価する。このような方法を実施するために、試験ユニットに試験パターン出力レジスタを割り当てることが知られている。この試験パターン出力レジスタに、試験パターンをロード（geladen）してもよく、この試験パターン出力レジスタの出力部が、試験ユニットの入力部に対して、試験パターンを作用させる。試験ユニットの機能をできるだけ全体的に（vollstaendig）試験できるように、試験ユニットの入力部に対して、できるだけ多数の異なる組み合わせの入力信号を作用させる。通常、このような試験ユニットの入力部の数は、数百から数千の範囲である。したがって、デジタル信号では、試験ユニットの入力部に対して作用する様々な可能性（unterschiedlichen Moeglichkeiten）の数が、少なくとも２100個であり、これをかなり上回ることもある。しかし、このように多数の試験パターンを試験パターン出力レジスタへ読み込ませること、または、その結果得られる各試験パターン応答を評価することは、時間の問題で絶対に不可能である。したがって、実際には、試験ユニット内部で可能性のある誤りを最大限多く認識できる特定の試験パターンを選択することで済ませている（benuegt）。その一方で、このために試験ユニットの内部構造を考慮しなければならない複雑な選択方法を必要とする。さらに、大抵の場合、このように選択した試験パターンを用いても、試験ユニット内部にある全ての誤りを認識することはできない。
【０００３】
本発明の目的は、デジタルモジュールの内部にある機能素子をできるだけ迅速にかつできるだけ総体的に機能試験（umfassende Funktionspruefung）できる、自己試験機能を有するデジタルモジュールと、このようなデジタルモジュールの生成方法と、デジタルモジュールの試験方法およびデジタルモジュールの試験装置とを提供することにある。
【０００４】
本発明によれば、本目的は、請求項１または２５に記載の特徴を有するデジタルモジュール、請求項３２または３３または４３に記載の特徴を有する方法、および、請求項４０に記載の特徴を有する装置によって達成される。従属請求項に、本発明の好ましく有利な実施形態をそれぞれ定義している。
【０００５】
本発明は、試験ユニットの限定した数の入力部を変更するだけで、試験ユニットの特定の出力部に影響を及ぼす、という発見(Erkenntnis)に基づく。したがって、試験ユニットの１つの出力部の動作を観察するためには、試験ユニットの一部の入力部だけに対して、様々な試験パターンを作用させる必要がある。なぜなら、試験ユニットのほかの入力部は、いずれにせよ、この特定の出力部に作用しないからである。この事実を利用するため、本発明では、試験ユニットの入力部に対して試験パターンを作用するために、試験パターン出力レジスタが取り込まれる。この試験パターンの少なくとも一部は、サブパターン（Submusters）の周期的な数列から成り立っている。このサブパターンは、特に、試験パターンよりもかなり短い。サブパターンの長さが、試験パターンよりも短くなっているので、デジタルモジュールの試験の総所要時間を極度に長くすることなく、全ての可能性のある組み合わせをサブパターンとして使用できる。
【０００６】
一般的に、試験パターンは、２値化された言語（Binaerwort）である。２値化された言語の個々の位置には、試験ユニットの入力部に対して作用する論理状態（logischen Zustand）が含まれている。３０または２０ビット以下の長さのサブパターンを使用すれば、可能な異なるサブパターンの数は、２20〜２30個の範囲である。このような範囲内において、依然として、サブパターンとして各可能な組み合わせを使用できる。選択の必要がないので、サブパターンの生成がかなり簡単になり、それゆえ、試験パターンの生成もかなり簡単になる。しかしながら、その他に、試験ユニットにおいて、全て、あるいは、十分に多数の誤りを直接的に認識可能な、特定のサブパターンを選択することも可能である。この場合にも利点がある。なぜなら、この方法でも、様々な試験パターンの数がかなり少なくなっているからである。
【０００７】
また、デジタルモジュールの当該試験ユニットの少なくとも数個の出力部に対して、作動数（Wirkanzahlen）を決定する点で有利である。試験ユニットの特定の出力部に対する作動数は、この試験ユニットの入力部の数である。この入力部における作用の変更のみが、特定の出力部に対して影響を及ぼす。例えば、試験ユニットの特定の出力部に対する作動数が２０であれば、機能素子を試験するために、特定の出力部を観察する場合、これら１０個の入力部に試験パターンを作用させるだけで意味がある。なぜなら、いずれにせよ、他の入力部に対する作用は、この特定の出力部において反映されないからである。デジタルモジュールを設計（Entwurf）する際に、個々の試験ユニットの出力部の作動数ができるだけ小さくなるように予め考慮しておくと有利である。
【０００８】
試験パターンを構成するためのサブパターンの長さを、特に個々の試験ユニットの作動数に対応させてもよい（orientieren）。例えば作動数が１０である場合、基本的に１０以下の長さを有するサブパターンだけを使用すると有利である。通常、デジタルモジュールの試験ユニットでは、異なる作動数が生じる。このような場合には、最大の作動数または平均的な作動数の関数として（in Abhaengigkeit der maximalen Wirkanzahl）、サブパターンの最大の長さを決めてもよい。
【０００９】
また、サブパターンを、フィードバックシフトレジスタ（rueckgekoppelten Schieberegister）により生成可能である点で有利である。フィードバックシフトレジスタでは、シフトレジスタの出力部と他のシフト部（Schiebeglied）との間の排他的論理和演算（Exklusiv-Oder-Verknuepfung）の結果（Ergebnis）を、入力部に対して作用させる。
【００１０】
試験ユニットの出力部にある試験パターン応答を評価するための、様々な方法について考慮する。１つは、試験パターン応答を、試験ユニットの出力部において直接評価してもよい。このためには、試験パターンユニットを評価するのに適した装置を、試験ユニットに直接接続する必要がある。その他には、まず試験パターンユニットの出力部の試験パターン応答を、試験応答読み取りレジスタ（Testantwortleseregister）に受け取り、この試験応答読み取りレジスタから、好ましくは（vozugsweise）評価ユニットへ順次転送することも可能である。評価のために、試験パターン応答を、損失を伴って、または、場合によっては（ggf.）損失がないように、圧縮（komprimiert）してもよい。この目的は、基本的に、試験パターン応答の情報量（Informationsgehalt）を、以下のように低減することである。すなわち、試験ユニットの入力部に入力された（aufgeschalteten）特定の試験パターンでは、試験パターン応答が、試験ユニットの正しい機能を示しているかどうか、または、試験ユニットの誤りを示しているかどうかを示すように低減することである。それゆえ、通常は、試験パターン応答は損失を伴って圧縮される。なぜなら、試験ユニットに誤りのある場合と、試験ユニットが正常に（ordnungsgemaessen）機能している状態との違いだけを区別する必要があるからである。この場合、接続されている複数の試験パターンの試験応答を、まとめて圧縮してもよい。
【００１１】
この場合、たとえ試験ユニットに誤りがあっても圧縮の結果が試験ユニットの正常な状態のときの圧縮の結果と偶然対応する可能性が出てくるほど強く、１つの試験応答または複数の試験応答を圧縮しないほうがよい。例えば、欠損の多い圧縮結果が、８ビットの言語であり、かつ、試験ユニットの正常な状態が、特定の８ビット数により特徴付けられている場合、試験ユニットに誤りがある状態は、別の試験応答となるが、この試験応答は、損失を伴う圧縮に基づいて判断すると、誤りのない場合の結果と同じ８ビット値となる可能性がある程度ある。それゆえ、１つまたは複数の試験パターン応答の圧縮は、特定の測度（Mass）を上回ってはならない。
【００１２】
好ましくは、１つまたは複数の試験パターン応答を評価するために、複数の単一レジスタを含むフィードバックシフトレジスタが適している。このフィードバックレジスタでは、シフトレジスタの入力部は、シフトレジスタの出力部と、その他の（特に最後から２番目の）単一レジスタの出力部との間の第１排他的論理和演算結果を受け取る。この場合、少なくとも１つの単一レジスタは、先のレジスタの出力信号と、試験ユニットの出力部の出力信号との間の第２排他的論理和演算結果を受け取る。第１単一レジスタの場合には、単一レジスタの入力部は、第１排他的論理和演算結果と、試験ユニットの出力信号との間の排他的論理和演算の結果を受け取る。その結果、特定数のシフト演算の後、単一レジスタの状態として、単一トランジスタの起動状態（Startzustand）と、排他的論理和演算により考慮される試験ユニットの出力信号とに応じた標識（Signatur）が得られる。この標識は、試験ユニットまたは試験応答の出力信号の特定の組み合わせに対して特徴的な２進値である。このように形成された評価ユニットを用いて、複数の時間的に逐次的にいる試験応答を評価できる。このため、シフトレジスタのシフト演算を、試験ユニットの出力部に新しい試験応答を出すクロックで実行してもよい。このような、方法は、異なる試験パターンを試験ユニットに迅速に入力する（aufgeschaltet）場合に特に適している。
【００１３】
第２排他的論理和演算に対しては、試験ユニットの出力部の直接的な出力信号の代りに、シフトレジスタの出力信号を使用してもよい。このシフトレジスタには、試験応答が、並行して読み込まれる。そして、このシフトレジスタは、評価のために、順次出力（seriell ausgegeben）される。このようなシフトレジスタの各シフトクロック（Schiebetakt）では、評価に使用するフィードバックシフトレジスタは、シフト演算を少なくとも１回実施する必要がある。それは、試験応答の全ての位置について考慮するためである。
【００１４】
試験パターンを、試験パターン出力レジスタへ順次読み込ませることが好ましい。このような構成で、試験ユニットの出力部に接続している評価ユニットが、シフトレジスタにおける各シフトクロックで得られた各試験応答を、試験パターン出力レジスタとして評価している場合、様々なサブパターンが、試験パターン出力レジスタに、逐次的にシフト可能になる。このように、様々なサブパターンが、いわゆる、段階毎に試験ユニットの入力部を通過しする結果、試験ユニットの入力部の各部分に、全てのサブパターンが逐次的に作用する。試験ユニットの入力部に対する作用が試験パターン出力レジスタの各シフトクロックで変化するので、この場合、試験ユニットの出力部にて得られた試験応答を、試験パターン出力レジスタの各シフトクロック毎に評価する点で有利である。
【００１５】
ひとつの有利な改良としては、試験パターン出力レジスタを、試験パターンの試験ユニットの入力部への作用と、試験応答の読み込みとの両方に用いることが挙げられる。このために、試験パターン出力レジスタには、入力部と出力部とが備えられている。この場合、試験パターン出力レジスタの入力部は、試験ユニットの出力部と接続されており、試験パターン出力レジスタの出力部は、試験ユニットの入力部と接続されている。データを試験パターン入力レジスタに読み込み、読み出すことができるように、この試験パターン入力レジスタは、シフトレジスタとして設計されている。演算中に、まず、試験パターン出力レジスタへ順次シフトが行われる。そして、試験パターン出力レジスタが、入力部に作用した試験応答を引き取るように、駆動される。このようにして、試験応答は、順次読み出される。これらの演算を実行するために、試験パターン出力レジスタは、試験パターンを読み込む直列入力部（seriellen Eingang）と、試験ユニットの入力部に試験パターンを作用させる並列出力部と、他の試験ユニットの試験応答を読み込む並列入力部と、試験応答を順次出力する直列出力部（seriellen Ausgang）とを備えていてもよい。
【００１６】
試験パターン出力レジスタから出力シフト（Hinausschieben）されたときに、試験応答を評価することが好ましい。このために、試験パターン出力レジスタの出力部は、評価ユニットの入力部と接続されていてもよい。そうでない場合は（andernfalls）、この入力部に、試験ユニットの出力部を直接接続してもよい。評価ユニットは、上述の種類のフィードバックシフトレジスタを備えていてもよい。この場合、評価ユニットのフィードバックシフトレジスタを、試験パターン出力レジスタのシフトレジスタと同じクロックで駆動する。この場合、データを評価するために、複数の入力部を備えたフィードバックシフトレジスタを有する評価ユニットを使用することが可能になり、試験パターン応答を同時に、複数の試験パターン出力レジスタからフィードバックシフトレジスタの異なる入力部へ配信することが可能になる。このような場合には、評価ユニットにおいて、評価ユニットへ同時に伝送される複数の試験応答に応じて、標識が形成される。
【００１７】
試験応答を読み込み、順次出力するために、試験パターン出力レジスタを使用する場合には、通常、試験ユニットの入力部に対して作用する試験パターンが、試験応答によって上書き（ueberschrieben）される。それゆえ、このような場合には、試験応答を受け取る前に、まず新しい試験パターンを、試験パターン出力レジスタに全体的に読み込ませることができる。試験パターン出力レジスタにおけるこのような試験パターンの上書きを回避するために、２つの分岐（Straengen）を有する２重シフトレジスタが備えられていてもよい。このシフトレジスタでは、１つの分岐に試験パターンが取り込まれ、他方の鎖は、試験応答を受け取り、順次出力するために使用される。
【００１８】
デジタルモジュールを試験するために、試験パターン出力レジスタと相互接続可能な（verschaltbar）、試験ユニットの機能素子が、試験パターン出力レジスタとして使用されていてもよい。このように、いずれにせよ（ohnehin）、試験ユニットの既存の機能素子を、試験パターン出力レジスタを形成するために使用できる。機能素子が、これに完全には適してはいない（nicht voellig geeignete）場合には、適宜対応する機能性によって拡張してもよい。その結果、試験ユニットの機能素子を使用することにより、試験パターン出力レジスタを形成するために必要な経費を削減できる。同様に、評価ユニットまたは試験応答を受け入れ（Aufnehmen）、転送（Weiterleiten）するための試験応答読み取りレジスタの構成要素に対してもいえる。
【００１９】
試験パターンは、少なくとも、特定のサブパターンの周期的な数列の一部分から成っている。または、試験パターンは、特定のサブパターンの周期的な数列のみから成っている。この場合、サブパターンは、サブパターンについての選択が格納されているメモリーから呼び出されるか、組織的に生成されるかのどちらかである。このため、例えば、カウントアップまたはカウントダウンする（nach oben oder unten zaehlt）デジタル計算機を使用することが可能になる。そして、このデジタル計算機の計算状態を、サブパターンとして使用する。
【００２０】
デジタルモジュールの機能試験を実施するために、自己試験ユニットがデジタルモジュールに備えられている。この自己試験ユニットにおいて、サブパターン（または試験パターン）が独立して生成される。あるいは、デジタルモジュール外部から自己試験ユニットを制御するための設備（Moeglichkeit）が備えられている。後者の場合には、サブパターン、または、サブパターンを生成するための制御信号が、デジタルモジュールの自己試験ユニットに伝送されていてもよい。その結果、これは、試験パターンを生成し、試験パターン出力レジスタに取り入れる。同じく、試験パターン応答を、必ずしもデジタルモジュールの内部で評価する必要はない。例えば試験パターン応答を、外部へ伝送し、デジタルモジュールの外部にて、例えば圧縮して評価してもよい。
【００２１】
試験パターンに対する試験ユニットの反応を評価するために、電子ビーム方法（Electron-Beam-Verfahren）を使用してもよい。この場合、接触部なしで（beruehrungslos）デジタルモジュール上の電位を認識できる。この方法の利点は、デジタルモジュールの内部において、試験ユニットの出力部と接続されていない点（Punkte）も監視できる点である。
【００２２】
使用する試験パターンは、その周期的な部分に関して可変周期性を有していてもよい。これは、長さの異なるサブパターンにより達成される。このような周期性を達成するために、特にフィードバックシフトレジスタを使用してもよい。好ましい一実施形態では、試験パターン出力レジスタとして使用されるシフトレジスタの一部が、このようなサブパターンシフトレジスタ用に使用されている。しかしながら、この場合、サブパターンの長さが異なると、サブパターンシフトレジスタの可変周期性を実現するために、設備を備える必要がある。このため、例えば、試験パターン出力レジスタの出力部をサブパターンシフトレジスタの様々な単一レジスタの入力部とフィードバック連結（rueckkoppeln）できる多重化機（マルチプレクサ）を使用してもよい。この場合、多重化機は、均等に（gleichermassen）サブパターンシフトレジスタの入力部を、単一レジスタの様々な出力部に接続可能になる。試験パターン出力レジスタのように、サブパターンシフトレジスタを、デジタルモジュールの機能素子によって形成してもよい。上記機能素子は、デジタルモジュールを試験するために、サブパターンシフトレジスタに対して切り替え可能である。
【００２３】
デジタルモジュールの試験を、できるだけ短いサブパターンから始めることが有利である。なぜなら、これらサブパターンが異なっている可能性は、より低いからである。このとき、サブパターンの長さを、余計な誤り認識の可能性が生じない値（特に、試験ユニットの作用数に相当する値）にまで、段階的に長くしてもよい。サブパターンの長さをこのように段階的に長くし、各可能な組み合わせをサブパターン内部で使用する場合、素数列（Primzahlenreihe）に応じてサブパターンの長さを選択してもよい。なぜなら、整除可能な（ganzzahlig teilbar）長さのサブパターンが、より短いサブパターンの周期的な数列によって必然的に既に提示されているからである。しかしながら、上記のことは、サブパターンの周期的な数列で生成されている試験パターンのみに該当する。
【００２４】
本発明は、このようなデジタルモジュールの生成方法にも関するものである。デジタルモジュールの生成は、大部分がコンピューターによって（rechengeschuetzt）行われる。このような場合、本発明のデジタルモジュールを形成するために必要な部分である実行部（Implementierung）を格納することが可能である。コンピューターによる生成の際に、機能を簡単に追加することにより、本発明に基づいて、任意のデジタルモジュールに自己試験機能を装備することが可能になる。
【００２５】
添付の図に基づく好ましい実施形態を参考にしながら以下に本発明を詳しく説明する。
【００２６】
図１は、本発明の第１実施形態の自己試験機能を有するデジタルモジュールの構造を示す図である。図２は、本発明の第２実施形態の自己試験機能を有するデジタルモジュールの構造を示す図である。図３は、本発明の第３実施形態の自己試験機能を有するデジタルモジュールの構造を示す図である。図４は、本発明の実施形態の１つのデジタルモジュールにおいて使用するための評価ユニットの構造を示す図である。図５は、本発明の第４実施形態のデジタルモジュールの一部を示す図である。図６は、本発明の第５実施形態のデジタルモジュールの構造を示す図である。
【００２７】
図１に、本発明の第１実施形態のデジタルモジュールの構造を概略的に示す。この第１実施形態では、デジタルモジュールが、機能素子を有する試験ユニットと、試験パターン出力レジスタ２と、評価ユニット１６とを備えている。さらに、自己試験ユニット１が備えられている。この自己試験ユニット１は、デジタルモジュールの自己試験段階において、自己試験に必要な機能を制御する。試験パターン出力レジスタ２は、並列出力部と直列入力部とを有するシフトレジスタである。試験パターン出力レジスタ２の並列出力部は、試験ユニット３の各入力部に対して作用する複数の出力配線を備えている。試験パターン出力レジスタ２の直列入力部は、自己試験ユニット１と接続されている。これにより、自己試験ユニット１は、デジタル値（特に２進値）の形状の試験パターンを、試験パターン出力レジスタ２へシリアルに読み込ませることができる。試験ユニット３の右側にある出力部は、評価ユニット１６の入力部と接続されている。試験パターン出力レジスタ２および／または評価ユニット１６および／または自己試験ユニット１の構成要素は、デジタルモジュールの機能素子でもよい。なお、これらの機能素子は、自己試験段階以外では、デジタルモジュールの通常動作に対して使用されるものであり、自己試験段階においては、試験パターン出力レジスタ２または評価ユニット１６または自己試験ユニット１を形成するように切り替えられるものである。試験ユニット３の内部には、複数の機能素子が相互接続されている。試験ユニット３の入力部は、外部から呼び出すことのできる、試験ユニット３の機能素子の入力部に対応しており、試験ユニット３の出力部は、外部から観察することのできる、試験ユニット３の機能素子の出力部に対応している。試験ユニット３の内部にある機能素子は、ゲート（Gatter）または切替部（Schaltglieder）でもよい。試験ユニット３の出力部の動向（Verhalten）について、試験ユニット３の入力部に対する作用に応じて観察すると、試験ユニット３の１つの特定の出力部に対する試験ユニット３の様々な入力部の作用が、作用錐体（Wirkkegel）５を形成していることがわかる。この動作錐体５の尖端は、試験ユニット３の特定の出力部によってそれぞれ形成されており、底部は、試験ユニット３の入力部の１つの特定の作用数をそれぞれ含んでいる。試験ユニット３の１つの特定の出力部については、対応する作用錐体５の範囲内にある試験ユニット３の入力部のみが、この特定の出力部に対して影響を及ぼすことができる。または、言い換えると、試験ユニット３の入力部の１つの特定の作用数の変更だけが、特定の出力部に対して影響を及ぼすことができる。試験ユニット３の内部にある機能素子の機能試験については、試験ユニット３の個々の出力部を観察する場合は、試験ユニット３の全ての入力部に対して、変更信号を作用させる必要はなく、特定の出力部に対する作用数に対応する数の入力部だけに対して作用させる。
【００２８】
このことを利用するために、試験ユニット３の入力部に作用する試験パターンを、１つまたは複数のサブパターンにより形成する。１つのサブパターンの長さ、または、複数のサブパターンの長さは、特に、試験ユニット３の出力部に対する最大の作用数または平均的な作用数を上回っていない。この場合、試験パターンレジスタ２の出力部は、試験ユニット３の入力部と、以下のように相互接続されている。すなわち、シフトレジスタとして形成されている試験パターン出力レジスタ２のシフト方向に関して、個々の作用錐体５にそれぞれ属する試験ユニット３の入力部が、できるだけ近くにまとまって配置されるように接続されている。試験パターン出力レジスタ２のシリアルなロード（serielle Laden）により、試験パターン出力レジスタ２の出力部における１つのサブパターンまたは複数のサブパターンの個々の位置が、このシフトレジスタ内では、隣り合うようになるので、このように、できるだけ短いサブパターンを、作用錐体５に対して全体的に作用させることができる。図１に示す実施形態には、試験ユニット３の入力部または出力部の一部のみを示す。実際に、試験ユニット３の入力部または出力部の数は、１００以上の範囲で変化する。さらに、デジタルモジュールが、他の試験ユニット３を備えていてもよい。なお、この試験ユニット３には、自己試験ユニット１とそれぞれ接続されている、試験パターン出力レジスタ２と評価ユニット１６とが割り当てられている。
【００２９】
試験ユニット３の内部にある機能素子を試験するために、変化する試験パターンを、自己試験ユニット１の内部において生成する。なお、この試験パターンの長さは、試験ユニット３の入力部の数に相当している。また、この試験パターンは、試験パターン出力レジスタ２へ、逐次的に取り込まれる。試験パターンは、サブパターンを基礎として生成される。試験パターンの一部または全体が、特定のサブパターンの周期的な数列でもよいし、または、様々なパターンの数列でもよい。これは、どのクロックのときに評価ユニット１６が、試験ユニット３の出力部に存在する試験応答を評価できるのかに応じている。
【００３０】
以下に、評価ユニット１６が、試験パターン出力レジスタ２の各シフトクロックで、試験パターン応答を評価できる場合について考察する。試験パターン出力レジスタ２では、試験ユニット３の入力部に対する作用を変更でき、その結果、出力部にて変更された試験パターン応答を設定できる。この場合、様々なサブパターンを、試験パターン出力レジスタ２へ、逐次的に順次読み込ませる可能性が生じ、その結果、様々なサブパターンが、逐次的に、作用錐体５の入力部を通過し、最後のサブパターンが、試験パターン出力レジスタ２によって全体的にシフトされる（hindurchgeschoben）まで、シフト演算は続く。この場合、当然、単一のまたは全てのサブパターンを任意の回数繰り返すことも可能である。その結果、例えば、次のサブパターンが同じように処理されるまで、試験パターン出力レジスタ２へ、各サブパターンが次々に連なって２回ロードされる。合理的には、試験パターン出力レジスタ２全体がサブパターンで満たされるまで、サブパターンを繰り返す。なぜなら、これらのサブパターンを頻繁に繰り返しても、試験ユニット３の入力部に対する作用は変更されないからである。この方法では、試験パターン出力レジスタ２の各シフトクロックのときに、試験ユニット３に対する作用が変更され、したがって、変更された試験応答が、評価ユニット１６の入力部に生じる。したがって、評価ユニット１６は、試験パターン出力レジスタ２の各シフトクロックのときに、試験ユニット３の試験応答を評価する。このとき生じる変更された試験応答は、評価ユニット１６によって、損失を伴って、デジタル値である標識に圧縮される。この標識を、評価ユニット１６から、特に自己試験ユニット１へ、シリアルに伝送する。その結果、自己試験ユニット１は、試験パターン出力レジスタ２にロードされているデータに応じて、このとき得られた標識が、試験ユニット３の内部にある機能素子の正常な機能に帰結するものであるかどうかを判定（beurteilen）できる。この場合、試験ユニット３に対して作用させるために選択したサブパターンの連続に対して、試験ユニット３の正常な機能の場合の特定の評価ユニット１６による圧縮により生じた信号を、自己試験ユニット１に予め格納しておくことが有利である。それゆえ、自己試験ユニット１は、評価ユニット１６から届けられる標識と格納されている基準標識との比較のみを必要とし、一致（Uebereinstimmung）により試験ユニット３の正常な状態を確定できる。評価ユニット１６の内部におけるこのような評価では、その内部における標識形成が、クロック制御されている。このとき、評価ユニット１６の内部にある標識形成のためのクロックは、試験パターン出力レジスタ２に対するシフトクロックと一致している。
【００３１】
さらに、試験パターン出力レジスタ２の各シフトクロックに対して、評価ユニット１６の内部において標識形成するための複数のクロックを、実行することも可能である。しかしながら、不都合なことに、このことは、デジタルモジュールの機能試験を遅延させる。評価ユニット１６は、事情によっては（u. U.）、得た標識または読み込んだ試験応答を、試験ユニット３の内部にある機能素子が正しく機能しているかどうかについて自動的に直接試験できるように設計されていてもよい。
【００３２】
次に、評価ユニット１６自体が、試験応答を圧縮するのではなく、試験応答を自己試験ユニット１へ順次伝送するための単なる簡易シフトレジスタである場合について考察する。この場合、試験応答を変更するときには、変更された試験応答を生成する前に、自己試験ユニット１へ、評価ユニット１６の全体的な内容をまず伝送する必要がある。なぜなら、そうしなければ、情報が失われるからである。試験ユニット３の入力部に対する作用が変更される度に、結果として得られる試験応答を、評価ユニット１６へ転送し、全体的に読み出す必要がある。この場合は、評価ユニット１６の内容の各全体的な読み出しの前に、試験パターン出力レジスタ２に、新しいパターンを全体的に取り込んでおくことが有利である。新しい各試験パターンを、特定のサブパターンの周期的な数列として形成することが有利である。すなわち、一部（または、特に、全体）が周期的な数列の特定のサブパターンである既存のサブパターンを、相当する試験パターンを生成するために逐次的に使用する。この試験パターンは、自己試験ユニット１から、逐次的に、試験パターン出力レジスタ２へ取り込まれる。このとき、生じた試験応答は、評価ユニット１６によって引き取られ、試験パターン出力レジスタ２に、試験パターンがロードされるまで、自己試験ユニットへ伝送される。この場合、自己試験ユニット１において試験応答が圧縮される。
【００３３】
上記の場合には、様々な方法でサブパターンを生成してもよい。一方で、自己試験ユニット１の内部に、使用する予定のサブパターンを格納するためのメモリーが備えられていてもよい。さらに、自己試験ユニット１は、デジタル計算機を備えていてもよい。このデジタル計算機の計算状態をサブパターンとして使用する。この方法は、特に低コストで実施でき、サブパターンが短い場合、すなわち、個々の位置の全体的な組み合わせを使用するほうがよい場合に特に適している。
【００３４】
図２に、本発明の第２実施形態のデジタルモジュールを示す。この図では、１が、同じく自己試験ユニットを指している。デジタルモジュールの試験される予定の構成要素は、機能素子ブロック１１にまとめられている。機能素子ブロック１１の内部に、試験ユニット３（図示せず）に対して作用させる試験パターン出力レジスタ２の一例を示す。さらに、機能素子ブロック１１は、試験応答を評価するための評価ユニット（図示せず）を備えている。試験パターン出力レジスタ２と、試験ユニットと、評価ユニットとが相互に作用して、第１実施形態に記載の方法を行ってもよい。
【００３５】
自己試験ユニット１の構造について以下に説明する。この自己試験ユニット１は、サブパターンシフトレジスタ１５を備えている。このサブパターンレジスタ１５において、繰り返しによって、取り込まれたサブパターンを基にして試験パターンを生成してもよい。さらに、サブパターンシフトレジスタ１５は、左側に１つの入力部を備え、右側に１つの出力部を備えている。上記出力部は、多重化機１８を介して、制御可能なようにフィードバック連結されていてもよい。さらに、サブパターンレジスタ１５は、以下のように多重化機１８と相互接続されている。すなわち、多重化機１８が、サブパターンシフトレジスタ１５の出力部を、サブパターンシフトレジスタ１５の内部において選択可能なシフト素子の入力部と、フィードバック連結できるように接続されている。
【００３６】
試験パターンを生成するために、サブパターンシフトレジスタ１５にサブパターンを取り込み、多重化機１８を用いて、サブパターンの長さに相当する周期性を設定する。基板パターンシフトレジスタ１５が、シフト装置においてさらに処理されると、事前にロードしたサブパターンが、フィードバック連結により任意の回数繰り返される。サブパターンシフトレジスタの出力部を介して、このようにして得られた周期的な数列のサブパターンを、試験パターン出力レジスタ２へ読み込ませる。自己試験ユニット１の内部に配置されているメモリー６は、サブパターンに対する源（Quelle）としての機能を果たす。さらに、サブパターン入力配線１７が備えられている。このサブパターン入力配線１７は、メモリー６の出力部とともに、多重化器７と接続されている。この多重化器７を用いて、メモリー６を起源とするサブパターン、または、サブパターン入力配線１７を介して外側から導入されたサブパターンを、サブパターンシフトレジスタ１５に対して作用するように転送できる。
【００３７】
原則的に、サブパターンを生成するため、メモリー６の代わりに、フィードバック連結されたシフトレジスタを使用してもよい。シフトレジスタの入力部に、シフトレジスタの出力部と他のシフト部との間の排他的論理和演算の結果を作用させ、シフトレジスタの状態を、サブパターンとして、並行してまたはシリアルにサブパターンシフトレジスタ１５へ伝送する。
【００３８】
試験パターンを試験パターン出力レジスタ２へ取り込み工程（Ladevorgangs）を監視するために、自己試験ユニット１の内部に、計算機１０が備えられている。この計算機１０は、サブパターンシフトレジスタ１５の出力部から出力シフトされた（herausgeschobenen）ビットを計算する。さらに、自己試験ユニット１は、試験制御ブロック８を備えている。この試験制御ブロック８は、機能素子ブロック１１を、試験モードに切り替える（versetzen）ことができる。試験モードへの切り替え時に、機能素子ブロック１１の内部にある例えば特定の機能素子を、試験パターン出力レジスタ２または評価ユニットへ切り替える。自己試験に必要な接続が、さらに生成されることもある。
【００３９】
さらに、自己試験ユニット１は、試験応答転送ブロック９を備えている。この試験応答転送ブロック９は、使用される評価ユニットが転送制御を必要とする場合は、評価ユニットへの試験応答の転送を制御する。
【００４０】
このとき、デジタルモジュールを、以下のように自己試験する。まず、自己試験ユニット１の試験制御ブロック８を用いて、機能素子ブロック１１を、試験モード８に切り替える。使用するサブパターンに対する所望の源を、多重化機７によって選択した後、サブパターン入力配線１７を介して、または、メモリー６から、サブパターンをサブパターンシフトレジスタ１５へ読み込ませる。使用するサブパターンの長さに応じて、多重化器１８を用いて、必要な周期性を設定する。続いて、試験パターン出力レジスタ２が全体的にサブパターンの周期的な数列によって満たされるまで、サブパターンシフトレジスタ１５をさらにシフト演算する。このことを、計数機１０を用いて監視する。続いて、場合によっては試験応答転送ブロック９を用いて、適切な制御命令を、機能素子ブロック１１へ伝える。その後、機能素子ブロック１１では、少なくとも１つの試験応答が、評価ユニットへ引き取られる。試験応答の評価を、適切に接続されている評価ユニットを用いて、機能素子ブロック１１の内部または外部において実施してもよい。このために、機能素子ブロック１１と自己試験ユニット１との間に接続部（図示せず）が備えられていてもよい。この接続部を介して、少なくとも１つの試験応答を、自己試験ユニット１で評価するため、自己試験ユニット１へ伝送してもよい。さらに、少なくとも１つの試験応答を、直接、または、自己試験ユニット１を介して、デジタルモジュールの外部から読み出し、デジタルモジュールの外部で評価する可能性もある。上記可能性は、特に、使用するサブパターンが、サブパターン入力配線１７を介して外部から導入される場合に提案されるものである。
【００４１】
図３に、本発明の第３実施形態を示す。この実施形態では、合計３つの試験ユニット３および試験パターン出力レジスタ２が備えられている。この実施形態では、試験パターン出力レジスタ２が、シフトレジスタとして形成されており、以下のように設計されている。すなわち、試験パターン出力レジスタ２が、各１つのシリアル出力部と、直列入力部と、並列出力部と、並列入力部とを備えるように設計されている。試験パターン出力レジスタ２の並列入力部は、試験ユニット３の出力部とそれぞれ接続されている。その結果、試験ユニット３の試験応答を、試験パターン出力レジスタ２へ引き取ることができる。試験パターン出力レジスタ２の並列出力部は、既述のように、試験パターンを作用させるために、試験ユニット３の入力部と接続されている。直列入力部は、同じく既述のように、自己試験ユニット１と接続されており、シリアル出力部は、評価ユニット４と接続されている。この実施形態では、各試験パターン出力レジスタ２が、試験ユニット３の入力部に試験パターンを作用させ、試験応答を引き取るために使用されている。しかしながら、試験応答を試験パターン出力レジスタ２へ引き取る時に、試験パターン出力レジスタ２に既に存在している内容が上書きされるので、この実施形態の利点は、試験パターン出力レジスタ２にまず新しい試験パターンを全体的にロードし、続いて、得られた３つの試験応答を、試験パターン出力レジスタ２を適切に制御することにより、試験パターン出力レジスタ２に引き取る点である。試験パターン出力レジスタ２にロードされた試験パターンは、同じであることが有利であるが、異なっていてもよい。
【００４２】
試験パターン出力レジスタ２に引き取られた、試験ユニット３の試験応答を読み出すために、これらの試験応答を、シフト演算する。その結果、試験応答が、評価ユニット４へ順次伝送される。このとき、評価ユニット４は、以下のように作動する。すなわち、試験応答を評価ユニット４へ伝送するために使用する試験パターン出力レジスタ２の各シフトクロックのときに、試験ユニット４が、新しく入力シフト（hineingeschobene）されたビットを圧縮する（mitkomprimiert）ように作動する。
【００４３】
図４に、評価ユニット４の構造の一例を示す。この図に示す評価ユニット４は、複数の単一シフト部１２を含むフィードバック連結されたレジスタまたは単一レジスタ１２により構成されている。シフト方向は、この図の場合、左から右である。この場合、左側に示す第１単一レジスタ１２の入力部に、最後と最後から２番目の単一レジスタ１２との出力部の間にある第１排他的論理和演算の結果が作用する。この第１排他的論理和演算は、排他的論理和ゲート（Exklusiv-Oder-Gatters）１３を用いて実施される。この排他的論理和ゲート１３の２つの入力部は、最後と最後から２番目の単一レジスタ１２との出力部に接続している。連続した２つの単一レジスタ１２の間に中間接続されている（zwischengeschaltet）論理和ゲート１３が、さらに備えられていてもよい。この排他的論理和ゲート１３は、以下のように接続されている。すなわち、先行する単一レジスタ１２の出力と入力配線１９を介して導入された信号（この信号は、評価する予定の信号に相当している）との間の第２排他的論理和演算の結果が、単一レジスタ１２の入力部に対して作用するように接続されている。入力配線１９に、例えば試験ユニットの出力、または、試験応答が引き取られており、評価ユニットへ試験応答をシリアルに転送するシフトレジスタのシリアル出力部が、直接接続されていてもよい。図４に示す形態では、評価ユニット４を、例えば第３実施形態に基づくデジタルモジュールにおいて使用してもよい。この場合、試験パターン出力レジスタ２に備えられているのと同じだけの入力配線１９が、評価ユニットに備えられている必要がある。さらに、図２に示す評価ユニット４を、第１実施形態のデジタルモジュールにおいて使用してもよい。この場合、試験ユニット３の各出力部が、評価ユニット４の入力配線１９と接続されている必要がある。図４に示す評価ユニットの作動時に、入力配線１９に印加する信号（anliegenden Signale）を変更した後、単一レジスタ１２の少なくとも１つのシフトクロックを確実に実施する必要がある。評価ユニット４を、図３の第３実施形態のデジタルモジュールにおいて使用する場合は、試験パターン出力レジスタ２の各シフトクロックのときに、少なくとも１つのクロックによって、単一レジスタ１２を先へ進める（weitergeschaltet）必要がある。評価ユニット４を、第１実施形態のデジタルモジュールにおいて使用する場合、同じく、評価ユニットの単一レジスタ１２を、少なくとも１クロックだけ先へ進める必要がある。
【００４４】
このように、フィードバックと排他的論理和演算とによって、単一レジスタ１２の開始時の状態と入力配線１９に印加される信号とに応じて、入力配線１９に印加される信号に対して特徴的な標識が形成される。このように形成された標識を読み出すために、図４に示すシフトレジスタを以下のように切り替える必要がある。すなわち、特定の時点で、単一レジスタ１２の内容を、特にシリアルに読み出せるように切り替える必要がある。
【００４５】
図５に、本発明の第４実施形態のデジタルモジュールを部分的に示す。他の実施形態とは異なる主な点は、試験応答をより迅速に評価できる点である。上記の実施形態のように、サブレジスタ２を用いて、試験ユニット３に対して、試験パターンを作用させる。このとき、４つの試験ユニット３のために備えられている４つのサブレジスタ２は、シリアルに相互接続（seriell miteinander verbunden）されている。その結果、これらは、１つの大きなシフトレジスタを形成している。４つの試験ユニット３の出力部は、４つのサブレジスタ２に対して作用する。なお、これらのサブレジスタ２は、各並列入力部を介して試験ユニット３の試験応答を引き取れるように設計されている。この場合、相互接続されているサブレジスタ２は、まとまって唯一のシフトレジスタを形成する。下側に示すサブレジ２は、他の試験ユニット３に対する出力部（図示せず）を備えている。さらに、排他的論理和ゲート１３が備えられている。この排他的論理和ゲート１３は、サブレジスタ２とともに、以下のように相互接続されている。すなわち、各サブレジスタの出力部が、排他的論理和ゲート１３の第１入力部と接続されており、その第２入力部が、上記排他的論理和ゲート１３の出力部と接続されており、その第１入力部が、先行サブレジスタ２の出力部の作用を受けるように接続されている。全ての４つのサブレジスタ２の内容の影響を同時に受ける単一レジスタ２によって、試験応答をシフト（Hindurchschieben）する場合、排他的論理和ゲート１３の第１入力部に対して、シフト方向において一番最後のサブレジスタ２が作用し、この排他的論理和ゲート１３の出力部に、ビット連続が生じる。
このように、各短いサブレジスタ２の試験応答が、このサブレジスタ２から全体的に出力シフトされると、全ての単一レジスタ２からの試験応答を考慮した標識を、すぐに得ることができる。このことは、長い試験応答の評価に特に適している。長い試験応答を評価する場合は、長い試験応答を受け入れるためのレジスタを、複数の単一レジスタ２に分割し、その接続点に、排他的論理和ゲートを含む回路をさらに接続する。最後の排他的論理和ゲートの出力部に、図４に示したような従来の評価ユニット４を接続してもよい。この評価ユニット４を用いて、単一レジスタ２のほかのシリアル回路からの信号を、付加的な排他的論理和ゲートも含めて評価または圧縮できる。
【００４６】
図６に、本発明の第５実施形態のデジタルモジュールを示す。主な特徴は、機能素子ブロック１１に、試験応答を受け入れる機能も果たす複数の試験パターン出力レジスタ２が備えられている点である。各試験パターン出力レジスタ２の左側に、フィードバックシフトレジスタ１４が接続されている。この場合、全てのフィードバックシフトレジスタ１４は、多重化機７によって、シフトレジスタとまとめて相互接続できる。各多重化機７は、フィードバックシフトレジスタ１４の入力部を、フィードバック連結されたシフトレジスタ１４の出力部、または、先行するフィードバックシフトレジスタ１４の出力部と接続できるように設計されている。第１フィードバックシフトレジスタ１４では、多重化機７が、入力部を、フィードバックシフトレジスタ１４の出力部、または、自己試験ユニット１のサブパターン出力部と接続してもよい。このような設計により、機能素子ブロック１１の内部において、サブパターンから試験パターンを生成できる。この場合、フィードバックシフトレジスタ１４がいくつも重複して存在しているため、異なるサブパターンから異なる試験パターンを同時に生成することもできる。このことは、例えば異なる試験ユニット３により、試験パターン出力レジスタ２に、異なる試験パターンを読み込ませることが有利である場合に特に適している。自己試験ユニット１は、サブパターンシフトレジスタ１５と、一連のサブパターンを受け入れるためのメモリー６とを備えている。このサブパターンシフトレジスタ１５は、サブパターンを、機能素子ブロック１１へシリアルに伝送する。
【００４７】
試験パターン出力レジスタ２の出力部は、評価ユニット４の入力部と接続されている。これは、既述のように、試験応答を評価するための、試験パターン出力レジスタ２から出力シフトされた全ての試験応答の標識を順次生成するためである。
【００４８】
試験パターン出力レジスタ２を読み込ませるために、まず、多重化機７を駆動して、フィードバックシフトレジスタ１４の入力部を、各先行するフィードバックシフトレジスタ１４の入力部、または、サブパターンシフトレジスタ１５と接続する。この段階のときに、サブパターンシフトレジスタ１５を用いて、サブパターンを、メモリー６から、第１多重化機７を通して、第１フィードバックシフトレジスタ１４へ読み込ませる。その後、同じサブパターンを繰り返す、または、他のサブパターンを、後方へシフト（hinterhergeschoben）してもよい。その結果、最後には、全てのフィードバックシフトレジスタ１４が、サブパターンによって満たされる。この場合、フィードバックシフトレジスタ１４に、サブパターンシフトレジスタ１５から出力シフトされたサブパターンに応じて、任意のシフトされたサブパターンを満たしてもよい。フィードバックシフトレジスタ１４に、所望のサブパターンがロードされていれば、多重化機７を駆動して、フィードバックシフトレジスタ１４の入力部を出力部と接続する。その結果、フィードバックシフトレジスタ１４は、フィードバック連結された動作（rueckgekoppelten Betrieb）で作動し、シフトフィードバックレジスタ１４にロードされたサブパターンは、このように、周期的に繰り返され、対応する試験パターン出力レジスタ２へロードされる。自己試験ユニット１は、この場合、デジタルモジュールを自己試験するために必要な、他の実施形態に関連して記載されている多数のほかの構成要素（図示せず）を備えていてもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１実施形態の自己試験機能を有するデジタルモジュールの構造を示す図である。
【図２】本発明の第２実施形態の自己試験機能を有するデジタルモジュールの構造を示す図である。
【図３】本発明の第３実施形態の自己試験機能を有するデジタルモジュールの構造を示す図である。
【図４】本発明の実施形態の１つのデジタルモジュールにおいて使用するための評価ユニットの構造を示す図である。
【図５】本発明の第４実施形態のデジタルモジュールの一部を示す図である。
【図６】本発明の第５実施形態のデジタルモジュールの構造を示す図である。
【図１】
2006507475.tif 000003
【図２】
2006507475.tif 000004
【図３】
2006507475.tif 000005
【図４】
2006507475.tif 000006
【図５】
2006507475.tif 000007
【図６】
2006507475.tif 000008
【手続補正書】
【提出日】平成16年7月23日(2004.7.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
機能素子を有し、かつ、その一部が、
入力部と出力部とを有する少なくとも１つの試験ユニット（３）と、
少なくとも１つの試験ユニット（３）の入力部に試験パターンを作用させる並列出力部を有する、少なくとも１つの試験パターン出力レジスタ（２）と、
試験パターン出力レジスタ（２）を制御し、試験パターン出力レジスタ（２）に、デジタル値の形状を有する試験パターンをロードするための自己試験ユニット（１）とに割り当てられているデジタルモジュールにおいて、
上記自己試験ユニット（１）が、試験パターンを、デジタル値の形式のサブパターンの周期的な数列として生成するように設計されており、
試験パターンの最大周期性が、試験ユニット（３）の特定の出力部に対する試験ユニット（３）の入力部の少なくとも１つの作動数の関数として決定され、
上記作動数が、試験ユニット（３）の入力部の数であり、これらの入力部における変更のみが、試験ユニット（３）の特定の出力部に対して影響を及ぼすことを特徴とする、デジタルモジュール。
【請求項２】
上記デジタルモジュールが、少なくとも１つの試験ユニット（３）の出力部に印加される試験パターン応答を評価する少なくとも１つの評価ユニット（４）を備えることを特徴とする、請求項１に記載のデジタルモジュール。
【請求項３】
上記デジタルモジュールが、少なくとも１つの試験応答読み取りレジスタを備え、
この試験応答読み取りレジスタが、試験ユニット（３）の出力部と接続されており、
デジタルモジュールの少なくとも１つの試験モードにおいて、試験ユニット（３）の出力部に印加される試験応答を受け取り、
評価ユニット（４）へ順次転送できるように設計されていることを特徴とする請求項２に記載のデジタルモジュール。
【請求項４】
上記デジタルモジュールが、機能素子を備え、
上記機能素子が、レジスタであり、かつ、自己試験ユニット（１）から、少なくとも１つの試験応答読み取りレジスタ（２）へ切り替え可能に設計されていることを特徴とする、請求項３に記載のデジタルモジュール。
【請求項５】
上記自己試験ユニット（１）が、
試験パターン出力レジスタ（２）に、新しい試験パターンを完全に取り込み、
試験応答読み取りレジスタを駆動して、試験応答を引き取るように設計されていることを特徴とする、請求項３または４に記載のデジタルモジュール。
【請求項６】
上記試験応答読み取りレジスタが、試験パターン出力レジスタ（２）により形成されており、この試験パターン出力レジスタが、試験ユニット（３）の出力部と接続した入力部を備えていることを特徴とする、請求項３〜５のいずれか１項に記載のデジタルモジュール。
【請求項７】
上記試験応答読み取りレジスタは、単一シフトレジスタ（１２）に分割されたシフトレジスタであり、
シフトレジスタのシフト方向において最後の単一シフトレジスタ（１２）の出力信号と、その他の少なくとも１つの単一シフトレジスタ（１２）の出力信号との間の排他的論理和演算結果を、評価ユニット（４）へ、順次転送するように設計されていることを特徴とする、請求項３〜６のいずれか１項に記載のデジタルモジュール。
【請求項８】
上記評価ユニット（４）が、複数の単一レジスタ（１２）を含むフィードバックシフトレジスタであり、
上記フィードバックシフトレジスタの入力部は、シフトレジスタのシフト方向において最後の単一シフトレジスタ（１２）の出力部と、その他の少なくとも１つの単一シフトレジスタ（１２）の出力部との間の第１排他的論理和演算結果を受け取り、
少なくとも１つの単一シフトレジスタ（１２）の入力部は、第１排他的論理和演算結果または先の単一レジスタ（１２）の出力部と、試験ユニット（３）の出力信号との間の、少なくとも１つの第２排他的論理和演算結果を受け取り、
シフト方向において第１の単一レジスタ（１２）である場合には、上記入力部は、第１排他的論理和演算結果と、試験ユニット（３）の出力信号との間の、他の排他的論理和演算結果を受け取ることを特徴とする請求項２〜７のいずれか１項に記載のデジタルモジュール。
【請求項９】
上記試験パターン出力レジスタ（２）が、試験パターンを自己試験ユニット（１）から試験パターン出力レジスタ（２）へ順次取り込まれるように設計されている、シフトレジスタであることを特徴とする、請求項１〜８のいずれかに記載のデジタルモジュール。
【請求項１０】
機能素子を備え、
この機能素子が、レジスタであり、自己試験ユニット（１）から、少なくとも１つの試験パターン出力レジスタ（２）へ切り替えられるように設計されていることを特徴とする、請求項１〜９のいずれか１項に記載のデジタルモジュール。
【請求項１１】
上記自己試験ユニット（１）が、メモリー（６）を備え、
上記自己試験ユニット（１）が、メモリー（６）に格納された１つのサブパターンを用いて、可変周期性を有するサブパターンの周期的な数列として、試験パターンを形成できるように設計されていることを特徴とする、請求項１〜１０のいずれか１項に記載のデジタルモジュール。
【請求項１２】
上記自己試験ユニット（１）が、計算器を備え、
この自己試験ユニット（１）が、カウントアップおよび／またはカウントダウンする方向に計算器を演算でき、上記計算器の計算状態により、試験パターンを、サブパターンとして形成できるように設計されていることを特徴とする、請求項１〜１１のいずれかに記載のデジタルモジュール。
【請求項１３】
上記デジタルモジュールが、複数の試験パターン出力レジスタ（２）を備え、
上記デジタルモジュールは、試験パターン出力レジスタ（２）が同一の試験パターンに同時に取り込まれるように設計されていることを特徴とする、請求項１〜１２のいずれか１項に記載のデジタルモジュール。
【請求項１４】
上記デジタルモジュールが、少なくとも１つのフィードバックサブパターンシフトレジスタ（１４）を備え、
このサブパターンシフトレジスタ（１４）に、１つのサブパターンを取り込み可能であり、かつ、このサブパターンシフトレジスタ（１４）が、サブパターンの周期的な数列として試験パターンを順次出力できるように設計されていることを特徴とする、請求項１〜１３のいずれか１項に記載のデジタルモジュール。
【請求項１５】
上記サブパターンシフトレジスタ（１４）が、可変周期性を有するサブパターンの周期的な数列として、試験パターンを出力できるように設計されていることを特徴とする、請求項１４に記載の半導体モジュール。
【請求項１６】
上記サブパターンシフトレジスタ（１４）が、自己試験ユニット（１）に含まれていることを特徴とする、請求項１４または１５に記載のデジタルモジュール。
【請求項１７】
試験パターン出力レジスタ（２）のレジスタの中には、少なくともサブパターンシフトレジスタ（１４）に切り替えられるものがあることを特徴とする、請求項１４または１５に記載のデジタルモジュール。
【請求項１８】
上記試験パターン出力レジスタ（２）の一部が、サブパターンシフトレジスタ（１４）を形成することを特徴とする、請求項１４または１５に記載のデジタルモジュール。
【請求項１９】
上記試験パターン出力レジスタ（２）は、試験ユニット（３）と相互接続し、試験ユニット（３）の入力部が、試験パターン出力レジスタ（２）の出力部の順序について可能な限り近接しており、
これらの入力部における変更のみが、試験ユニット（３）の特定の出力部に対して影響を及ぼすようになっていることを特徴とする請求項１〜１８のいずれか１項に記載のデジタルモジュール。
【請求項２０】
上記試験ユニット（３）が、試験ユニット（３）の出力部に対する試験ユニット（３）の入力部の作動数が可能な限り小さくなるように設計されており、
上記作動数が、試験ユニット（３）の入力部の数であり、
これらの入力部における変更のみが、試験ユニット（３）の特定の出力部に対して影響を及ぼすことを特徴とする、請求項１〜１９のいずれか１項に記載のデジタルモジュール。
【請求項２１】
上記デジタルモジュールが、自己試験ユニット（１）に対して外側へ導かれた制御配線を備え、
上記自己試験ユニット（１）が、制御配線を介して入力可能な命令に基づいて制御可能であるように設計されていることを特徴とする、請求項１〜２０のいずれか１項に記載のデジタルモジュール。
【請求項２２】
機能素子を有し、かつ、その機能素子が、
入力部と出力部とを有する少なくとも１つの試験ユニット（３）と、
少なくとも１つの試験ユニット（３）の入力部に試験パターンを作用させる並列出力部を有する少なくとも１つの試験パターン出力レジスタ（２）と、
少なくとも１つの試験ユニット（３）の出力部に印加される試験パターン応答を評価するための少なくとも１つの評価ユニット（４）と、
少なくとも１つの試験パターン出力レジスタ（２）と評価ユニット（４）とを制御し、試験パターン出力レジスタに、２進値の形式で、試験パターンを読み込ませる自己試験ユニット（１）とに割り当てられた、デジタルモジュールにおいて、
上記自己試験ユニット（１）は、サブパターン一覧から選択された少なくとも１つのサブパターンの数列として、試験パターンを生成するように設計されており、
上記試験パターン出力レジスタ（２）が、試験パターンを順次取り込み可能なシフトレジスタであり、
上記評価ユニット（４）が、試験パターンの新しい部分が試験パターン出力レジスタ（２）へ取り込まれる各クロックにて、試験パターン応答を評価できるように設計されており、
試験パターンの最大周期性が、試験ユニット（３）の特定の出力部に対する試験ユニット（３）の入力部の少なくとも１つの作動数の関数であり
上記作動数が、試験ユニット（３）の入力部の数であり、これらの入力部における変更のみが、試験ユニット（３）の特定の出力部に対して影響を及ぼすことを特徴とするデジタルモジュール。
【請求項２３】
上記評価ユニット（４）が、複数の単一レジスタ（１２）を含むフィードバックシフトレジスタであり、
上記フィードバックシフトレジスタの入力部は、シフトレジスタのシフト方向において最後の単一レジスタ（１２）の出力部と、上記シフトレジスタのうち、少なくとも１つの他の単一レジスタ（１２）の出力部との間の第１排他的論理和演算結果を受け取ることを特徴とする請求項２２に記載のデジタルモジュール。
【請求項２４】
機能素子を備え、
上記機能素子が、レジスタであり、自己試験ユニット（１）から、少なくとも１つの試験パターン出力レジスタ（２）へ切り替えられるように設計されていることを特徴とする、請求項２２または２３に記載のデジタルモジュール。
【請求項２５】
上記自己試験ユニット（１）が、メモリー（６）を備え、
上記自己試験ユニット（１）が、メモリー（６）に格納されたサブパターンを用いて、試験パターンを形成できるように設計されていることを特徴とする、請求項２２〜２４のいずれか１項に記載のデジタルモジュール。
【請求項２６】
上記自己試験ユニット（１）が、計算器を備え、
この自己試験ユニット（１）が、カウントアップおよび／またはカウントダウンする方向に計算器を演算でき、上記計算器の計算状態により、試験パターンを形成できるように設計されていることを特徴とする、請求項２２〜２５のいずれかに記載のデジタルモジュール。
【請求項２７】
上記デジタルモジュールが、複数の試験パターン出力レジスタ（２）を備え、
上記デジタルモジュールは、試験パターン出力レジスタ（２）が同一の試験パターンに同時に取り込まれるように設計されていることを特徴とする、請求項２２〜２６のいずれか１項に記載のデジタルモジュール。
【請求項２８】
デジタルモジュールの試験方法であって、
このデジタルモジュールが、機能素子を有し、
この機能素子が、入力部と出力部とを有する少なくとも１つの試験ユニット（３）に割り当てられており、
少なくとも１つの試験ユニット（３）の入力部に試験パターンを作用させる並列出力部を有する、少なくとも１つの試験パターン出力レジスタ（２）と、
試験パターン出力レジスタ（２）を制御し、試験パターン出力レジスタ（２）に、デジタル値の形式で、試験パターンを読み込ませる自己試験ユニット（１）とを有するデジタルモジュールの試験方法において、
上記試験パターンを、デジタル値の形式の、サブパターンの周期的な数列として生成し、
少なくとも１つの試験パターンレジスタ（２）に、試験パターンを取り込み、
少なくとも１つの試験ユニット（３）の試験パターンに対する応答特性を評価し、
試験パターンの最大周期性を、試験ユニット（３）の特定の出力部に対する試験ユニット（３）の入力部の少なくとも１つの作動数の関数として決定し、
上記作動数が、試験ユニット（３）の入力部の数であり、これらの入力部における変更のみが、試験ユニット（３）の特定の出力部に対して影響を及ぼすことを特徴とする、方法。
【請求項２９】
デジタルモジュールの試験方法であって、
このデジタルモジュールが、機能素子を有し、
この機能素子が、入力部と出力部とを有する少なくとも１つの試験ユニット（３）に割り当てられており、
少なくとも１つの試験ユニット（３）の入力部にデジタル値の形式で試験パターンを作用させる並列出力部を有する、少なくとも１つの試験パターン出力レジスタ（２）を有し、上記試験パターン出力レジスタ（２）が、シフトレジスタとして設計されている、デジタルモジュールの試験方法において、
上記試験パターン出力レジスタ（２）に、試験パターンを順次取り込み、
試験パターンのビットを試験パターン出力レジスタ（２）に読み込ませる各クロックにて、少なくとも１つの試験ユニット（３）の出力部に印加される試験パターン応答を評価し、
上記試験パターンを、サブパターン一覧から選択した少なくとも１つのサブパターンの数列として生成し、
サブパターンの最大の長さが、試験ユニット（３）の特定の出力部に対する試験ユニット（３）の入力部の少なくとも１つの作動数の関数であり、
上記作動数が、試験ユニット（３）の入力部の数であり、これらの入力部における変更のみが、試験ユニット（３）の特定の出力部に対して影響を及ぼすことを特徴とする、方法。
【請求項３０】
複数の単一レジスタ（１２）を含むフードバックシフトレジスタにおいて試験パターン応答を評価するために、
上記シフトレジスタの入力部に対して、シフトレジスタのシフト方向において最後の単一レジスタ（１２）の出力部と、その他の少なくとも１つの単一シフトレジスタ（１２）の出力部との間の第１排他的論理和演算結果を作用させ、
少なくとも１つの単一レジスタ（１２）の入力部に対して、第１排他的論理和演算結果または先の単一レジスタ（１２）の出力部と、試験ユニット（３）の出力信号との間の、少なくとも１つの第２排他的論理和演算結果を作用させ、
シフト方向において第１の単一レジスタ（１２）である場合には、上記入力部は、第１排他的論理和演算結果と、試験ユニット（３）の出力信号との間の、他の排他的論理和演算結果を受け取り、
フィードバックシフトレジスタに、試験ユニット（３）の少なくとも１つの出力の関数として、標識を形成する、請求項２８または２９に記載の方法。
【請求項３１】
上記少なくとも１つの試験ユニット（３）の出力部に印加される試験パターン応答を、
特定の時点にて、少なくとも１つの試験パターン読みレジスタを用いて引き取り、
評価のために、評価ユニット（４）へ順次転送することを特徴とする請求項２８または２９に記載の方法。
【請求項３２】
上記試験パターン読み取りレジスタ（２）を、試験パターン出力レジスタ（２）によって形成し、
試験パターン応答を試験パターン応答読み取りレジスタへ引き取る際に、試験パターン出力レジスタ（２）の内容を上書きする、請求項３１に記載の方法。
【請求項３３】
上記デジタルモジュールの各試験パターン出力レジスタ（２）を、少なくとも１つの試験ユニット（３）の入力部に試験パターンを作用させるために使用し、かつ、試験パターン応答読み取りレジスタとして使用することを特徴とする、請求項３２に記載の方法。
【請求項３４】
標識形成のために、上記試験ユニット（３）の試験パターン応答を、試験パターン読み取りレジスタ（２）により、評価用のフィードバックシフトレジスタへ順次転送し、
試験パターン読みレジスタ（２）の直列出力クロックが、評価用のフィードバックシフトレジスタの直列シフトクロックに等しいことを特徴とする、請求項２９または３０、及び、請求項３１〜３３の何れかに記載の方法。
【請求項３５】
上記少なくとも１つの試験ユニット（３）の試験パターン応答特性を、電子ビーム試験法により評価することを特徴とする、請求項２８または２９に記載の方法。
【請求項３６】
デジタルモジュールの試験装置であって、
このデジタルモジュールが、機能素子を有し、
この機能素子が、
入力部と出力部とを有する少なくとも１つの試験ユニット（３）と、
少なくとも１つの試験ユニット（３）の入力部に試験パターンを作用させる並列出力部を有する少なくとも１つの試験パターン出力レジスタ（２）と、
少なくとも１つの試験ユニット（３）の出力部に印加されている試験パターン応答を読み取る読み取りユニット、または、該試験パターン応答を評価する評価ユニットのうち何れかと、
試験パターン出力レジスタ（２）と、評価ユニットまたは読み取りユニットとを制御し、かつ、試験パターン出力レジスタ（２）に、デジタル値の方式で、少なくとも１つの試験パターンを読み込ませる自己試験ユニット（１）とに割り当てられたデジタルモジュールの試験装置であって、
さらに、試験データを生成するためのデータ処理装置と、試験パターン伝送ユニットとを備え、この試験パターン伝送ユニットが、試験パターンを、少なくとも１つの試験パターン出力レジスタ（２）へ取り込み、デジタルモジュールへ伝送できるように設計されているデジタルモジュールの試験装置において、
上記試験パターンが、サブパターン一覧から選択可能な少なくとも１つのサブパターンの数列であるか、あるいは、サブパターンの周期的な数列であり、上記サブパターンが、デジタル値の形式であり、
上記装置は、データ処理装置が、試験パターンデータとして、少なくとも１つのサブパターンを生成し、試験パターン伝送ユニットへ伝送するように設計されており、
上記試験パターン伝送ユニットが、データ処理ユニットから受信された少なくとも１つのサブパターンから、デジタルモジュールへ読み込ませるための試験パターンを生成し、
試験パターンの最大周期性またはサブパターンの最大の長さが、試験ユニット（３）の特定の出力部に対する試験ユニット（３）の入力部の少なくとも１つの作動数の関数として決定され、
上記作動数が、試験ユニット（３）の入力部の数であり、これらの入力部における変更のみが、試験ユニット（３）の特定の出力部に対して影響を及ぼすことを特徴とする装置。
【請求項３７】
上記試験パターン伝送ユニットが、デジタルモジュール上の接点と接触する接触ピン（Kontaktierungsspitzen）を有する針状板（Nadelplatte）であることを特徴とする、請求項３６に記載の装置。
【請求項３８】
請求項１〜２７のいずれか１項に記載のデジタルモジュールの試験装置であって、
デジタルモジュールの内部に試験パターンをそれぞれ生成するために、デジタルモジュールから導出されている制御配線を介して、デジタルモジュールの内部にある自己試験ユニット（１）へ、少なくとも１つのサブパターンを生成するための制御命令、格納されたサブパターンから少なくとも１つのサブパターンを選択するための制御命令、または、少なくとも１つのサブパターンを、伝送できるように設計されていることを特徴とする、装置。
【請求項３９】
請求項１〜２７のいずれか１項に記載のデジタルモジュールの生成方法。
【国際調査報告】
2006507475.tif 000009
2006507475.tif 000010
2006507475.tif 000011
2006507475.tif 000012
2006507475.tif 000013
2006507475.tif 000014