(57)【要約】トランジスタ構造の少なくとも一部分が実質的に透明であるエンハンスメント・モード電界効果トランジスタである。該トランジスタの一変形形態は、ＺｎＯ、ＳｎＯ２及びＩｎ２Ｏ３から選択された実質的に絶縁性で実質的に透明な材料から構成されるチャネル層を含む。実質的に透明な材料から構成されるゲート絶縁体層は、チャネル層／ゲート絶縁体層境界面を形成するようにチャネル層に隣接して配置される。該トランジスタの第２の変形形態は、アニーリングにより生成される実質的に絶縁性のＺｎＯ、ＳｎＯ２及びＩｎ２Ｏ３から選択される実質的に透明な材料から構成されるチャネル層を含む。該トランジスタを含む装置、及び該トランジスタを作る方法も開示されている。
2006502597.tif 000002
【特許請求の範囲】
【請求項１】
ＺｎＯ、ＳｎＯ２及びＩｎ２Ｏ３から選択された実質的に絶縁性で実質的に透明な材料から構成されるチャネル層と、
実質的に透明な材料から構成され且つチャネル層／ゲート絶縁体層境界面を形成するように前記チャネル層に隣接して配置されたゲート絶縁体層と、
前記チャネル層／ゲート絶縁体層境界面に蓄積するため電子を前記チャネル層に注入することが可能であるソースと、
電子を前記チャネル層から抽出することが可能であるドレーンとを備え、
エンハンスメント・モードで動作するよう構成されている電界効果トランジスタ。
【請求項２】
前記チャネル層／ゲート絶縁体層境界面が、電子導通チャネルを前記ソースと前記ドレーンとの間に形成する請求項１記載の電界効果トランジスタ。
【請求項３】
前記電界効果トランジスタが薄膜トランジスタから構成される請求項１記載の電界効果トランジスタ。
【請求項４】
前記チャネル層の材料が前記ゲート絶縁体層の材料と異なる材料である請求項１記載の電界効果トランジスタ。
【請求項５】
ゲート電極及び基板を更に備え、
前記ソース、ドレーン、ゲート電極及び基板がそれぞれ、実質的に透明な材料から作られる
請求項１記載の電界効果トランジスタ。
【請求項６】
ゲート電極及び基板を更に備え、
前記ソース、ドレーン、ゲート電極及び基板のうちの少なくとも１つが不透明な材料から作られる
請求項１記載の電界効果トランジスタ。
【請求項７】
前記ゲート絶縁体層がＡｌ２Ｏ３／ＴｉＯ２から構成される請求項１記載の電界効果トランジスタ。
【請求項８】
前記絶縁体層が、Ａｌ２Ｏ３／ＴｉＯ２又はＡｌ２Ｏ３から構成され、
前記ソース、ドレーン、ゲート電極がそれぞれインジウム錫酸化物から構成され、
前記基板がガラスから構成される
請求項５記載の電界効果トランジスタ。
【請求項９】
前記チャネル層／ゲート絶縁体層境界面が不連続な材料境界を規定する請求項１記載の電界効果トランジスタ。
【請求項１０】
前記電界効果トランジスタが、電磁スペクトルの可視部分において少なくとも約５０％の光の当該電界効果トランジスタを介した透過率を呈する請求項１記載の電界効果トランジスタ。
【請求項１１】
光の透過率が電磁スペクトルの可視部分において少なくとも約９０％である請求項１０記載の電界効果トランジスタ。
【請求項１２】
前記チャネル層がイオン打ち込みされていない請求項１記載の電界効果トランジスタ。
【請求項１３】
前記チャネル層の材料が、約５ｅＶ未満のバンドギャップを呈する請求項１記載の電界効果トランジスタ。
【請求項１４】
ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３が、或る還元酸素空孔濃度を有する請求項１記載の電界効果トランジスタ。
【請求項１５】
実質的に絶縁性のＺｎＯ、実質的に絶縁性のＳｎＯ２、及び実質的に絶縁性のＩｎ２Ｏ３から選択された実質的に透明な材料から構成されるチャネル層であって、前記実質的に絶縁性のＺｎＯ、実質的に絶縁性のＳｎＯ２、及び実質的に絶縁性のＩｎ２Ｏ３は、アニーリングにより生成される、前記チャネル層と、
前記チャネル層に隣接して配置されたゲート絶縁体層と、
ソースと、
ドレーンとを備え、
エンハンスメント・モードで動作するよう構成されている電界効果トランジスタ。
【請求項１６】
前記ゲート絶縁体層が実質的に透明な材料から構成される請求項１５記載の電界効果トランジスタ。
【請求項１７】
前記ゲート絶縁体層がＡｌ２Ｏ３／ＴｉＯ２から構成される請求項１６記載の電界効果トランジスタ。
【請求項１８】
基板を更に備え、
前記ソース、ドレーン、ゲート電極及び基板がそれぞれ、実質的に透明な材料から作られる
請求項１５記載の電界効果トランジスタ。
【請求項１９】
基板を更に備え、
前記ソース、ドレーン、ゲート電極及び基板のうちの少なくとも１つが不透明な材料から作られる
請求項１５記載の電界効果トランジスタ。
【請求項２０】
前記チャネル層が、ＺｎＯ膜を約１分から約２時間の間約３００℃から約１０００℃の温度で実質的に酸化雰囲気又は実質的に不活性雰囲気でアニーリングすることにより製作された絶縁性ＺｎＯから構成される請求項１５記載の電界効果トランジスタ。
【請求項２１】
前記ゲート絶縁体層が、Ａｌ２Ｏ３／ＴｉＯ２又はＡｌ２Ｏ３から構成され、
前記ソース、ドレーン及びゲート電極がそれぞれインジウム錫酸化物から構成され、
前記基板がガラスから構成される
請求項２０記載の電界効果トランジスタ。
【請求項２２】
前記チャネル層が前記ゲート絶縁体層と前記ソース及びドレーンとの間に介挿される請求項１５記載の電界効果トランジスタ。
【請求項２３】
前記チャネル層及びゲート電極が、前記ゲート絶縁体層の対向表面のそれぞれに配設される請求項１５記載の電界効果トランジスタ。
【請求項２４】
前記チャネル層が、ドーピングされてないＺｎＯから構成される請求項１５記載の電界効果トランジスタ。
【請求項２５】
前記チャネル層の材料が、約５ｅＶ未満のバンドギャップを呈する請求項１５記載の電界効果トランジスタ。
【請求項２６】
前記チャネル層が、前記ゲート絶縁体層と前記ソース及びドレーンとの間に介挿されてない請求項１５記載の電界効果トランジスタ。
【請求項２７】
基板を更に備え、
前記ゲート電極が、前記基板に隣接して配設される
請求項１５記載の電界効果トランジスタ。
【請求項２８】
前記のアニーリングされたＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３が、アニーリングされてないＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３と比較してより低い酸素空孔濃度を有する請求項１５記載の電界効果トランジスタ。
【請求項２９】
ＺｎＯ、ＳｎＯ２及びＩｎ２Ｏ３から選択された実質的に絶縁性の無機材料から構成された個別のチャネル層と、
前記チャネル層に隣接して配置されたゲート絶縁体層とを備え、
チャネル層及びゲート絶縁体層の組み合わされた構成が、電磁スペクトルの可視部分で少なくとも約９０％の光透過率を呈する
薄膜トランジスタ。
【請求項３０】
チャネル層及びゲート絶縁体層の組み合わされた前記構成が、電磁スペクトルの可視部分で少なくとも約９５％の光透過率を呈する請求項２９記載の電界効果トランジスタ。
【請求項３１】
前記チャネル層が絶縁性のＺｎＯから構成される請求項３０記載の電界効果トランジスタ。
【請求項３２】
電界効果トランジスタを動作させる方法であって、
（ｉ）ＺｎＯ、ＳｎＯ２及びＩｎ２Ｏ３から選択された実質的に絶縁性で実質的に透明な材料から構成されるチャネル層と、（ｉｉ）チャネル層／ゲート絶縁体層境界面を形成するように前記チャネル層に隣接して配置されたゲート絶縁体層と、（ｉｉｉ）ソースと、（ｉｖ）ドレーンと、（ｖ）ゲート電極とを含む電界効果トランジスタを設けるステップと、
正電圧を前記ゲート電極に印加して、チャネル層／ゲート絶縁体層境界面に電子の流れを生じさせるステップであって、印加されるべき正電圧が不在の状態では実質的に電流の流れが生じない、前記生じさせるステップと
を備える方法。
【請求項３３】
前記ゲート絶縁体層が実質的に透明な材料から構成される請求項３２記載の方法。
【請求項３４】
前記チャネル層／ゲート絶縁体層境界面に流れる電子が、約０．０５ｃｍ２Ｖ−１ｓ−１から約２０ｃｍ２Ｖ−１ｓ−１の実効移動度を有する請求項３２記載の方法。
【請求項３５】
約５Ｖから約４０Ｖの電圧が、前記ゲート電極及びドレーンに印加される請求項３２記載の方法。
【請求項３６】
エンハンスメント・モード電界効果トランジスタを作る方法であって、
ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３をゲート絶縁体層の表面の少なくとも一部分上に被着するステップと、
ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３を約１分から約２時間の間約３００℃から約１０００℃の温度で実質的に酸化雰囲気又は実質的に不活性雰囲気でアニーリングするステップと
を備える方法。
【請求項３７】
ＺｎＯが被着される請求項３６記載の方法。
【請求項３８】
前記ゲート絶縁体層が実質的に透明な材料から構成される請求項３６記載の方法。
【請求項３９】
アニーリング温度が約７００℃から約８００℃である請求項３６記載の方法。
【請求項４０】
ソース及びドレーンを形成するためＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３の層上に少なくとも１つの材料を被着するステップを更に備える請求項３６記載の方法。
【請求項４１】
ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３を被着する前にソース及びドレーンを形成するため前記ゲート絶縁体層上に少なくとも１つの材料を被着するステップを更に備える請求項３６記載の方法。
【請求項４２】
ソース及びドレーンを形成するための材料が、前記ゲート絶縁体層上にイオン・ビーム・スパッタリングして被着され、
ＺｎＯ拡散のアニーリングが、前記ソース及びドレーン材料を用いて前記ＺｎＯをドーピングする
請求項４１記載の方法。
【請求項４３】
エンハンスメント・モード電界効果トランジスタを作る方法であって、
ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３をゲート絶縁体層の表面の少なくとも一部分上に被着するステップと、
処理されたＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３が処理されてないＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３と比べてより高い抵抗率及びより低い酸素空孔濃度を有するようにＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３を処理するステップと
を備える方法。
【請求項４４】
請求項１に従ったエンハンスメント・モード電界効果トランジスタから成るスイッチに結合された少なくとも１つの表示構成要素を備える光電子表示装置。
【請求項４５】
前記光電子表示装置がアクティブマトリックス液晶ディスプレイを構成する請求項４４記載の光電子表示装置。
【請求項４６】
請求項１５に従ったエンハンスメント・モード電界効果トランジスタから成るスイッチに結合された少なくとも１つの表示構成要素を備える光電子表示装置。
【請求項４７】
前記光電子表示装置がアクティブマトリックス液晶ディスプレイを構成する請求項４６記載の光電子表示装置。
【請求項４８】
請求項１に従ったエンハンスメント・モード電界効果トランジスタに結合された実質的に透明なキャパシタを備える実質的に透明なダイナミック・ランダム・アクセス・メモリ・セル。
【請求項４９】
請求項１５に従ったエンハンスメント・モード電界効果トランジスタに結合された実質的に透明なキャパシタを備える実質的に透明なダイナミック・ランダム・アクセス・メモリ・セル。
【請求項５０】
請求項１に従ったエンハンスメント・モード電界効果トランジスタに結合された負荷デバイスを備える実質的に透明な論理インバータ。
【請求項５１】
請求項１５に従ったエンハンスメント・モード電界効果トランジスタに結合された負荷デバイスを備える実質的に透明な論理インバータ。
【請求項５２】
請求項１に従ったエンハンスメント・モード電界効果トランジスタから構成される増幅器。
【請求項５３】
請求項１５に従ったエンハンスメント・モード電界効果トランジスタから構成される増幅器。
【請求項５４】
ＺｎＯ、ＳｎＯ２及びＩｎ２Ｏ３から選択される実質的に絶縁性の材料から構成される連続のチャネル層膜と、
各ゲート絶縁体層、ソース及びドレーンが前記連続のチャネル層膜と一緒に個別の電気デバイスを形成するように構成された複数のパターニングされたゲート絶縁体層、ソース及びドレーンとを備え、
前記ゲート絶縁体層が、チャネル層／ゲート絶縁体層境界面を形成するように前記連続のチャネル層膜に隣接して配置される
マイクロエレクトロニック構成体。
【請求項５５】
前記連続のチャネル層膜がパターニングされてない請求項５４記載のマイクロエレクトロニック構成体。
【請求項５６】
アクセプタ・ドーパントをＺｎＯに導入するステップを更に備える請求項３７記載の方法。
【請求項５７】
ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３を被着する前記ステップが、少なくとも１つのスパッタ・ガスと、ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３により形成される膜を変えることができる少なくとも１つのガスとを含む雰囲気の中でＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３をスパッタリング被着するステップを備える請求項３６記載の方法。
【請求項５８】
前記の膜を変えるガスが、酸化性ガス及びドーパント・ガスから選択された少なくとも１つのガスから構成される請求項５７記載の方法。
【請求項５９】
前記酸化性ガスが酸素から成り、前記ドーパント・ガスが窒素から成る請求項５８記載の方法。
【請求項６０】
ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３が、約１分から約５分の間アニーリングされる請求項３６記載の方法。
【請求項６１】
ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３が、低減した程度の酸素欠乏を有する請求項１記載のトランジスタ。
【請求項６２】
前記のアニーリングされたＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３が、アニーリングされなかったＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３と比較してより低い程度の酸素欠乏を有する請求項１５記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
［優先権主張］
本出願は、２００２年５月２１日に出願された米国仮特許出願Ｎｏ．６０／３８２，６９６の恩恵を主張する２００２年１１月２７日に出願された米国特許出願Ｎｏ．１０／３０７，１６２の一部継続出願として２００３年１月２４日に出願された米国特許出願Ｎｏ．１０／３５０，８１９の恩恵を主張するものである。
【０００２】
［分野］
本開示は、例えば、透明なトランジスタのようなトランジスタの構造に関する。
【０００３】
［背景］
マイクロエレクトロニクス産業及び研究界は、人間の眼に見える電磁スペクトルの部分に対して透過性である電子デバイス（例えば、ダイオード及びトランジスタ）を製作する努力をしている。そのようなデバイスから作られる回路は、民生用、自動車用及び軍事用のエレクトロニクス・システムの革新又は改善のための特別な機会を提供するであろう。
【０００４】
例えば、アクティブマトリックス液晶ディスプレイ（ＡＭＬＣＤ）は、ラップトップ・コンピュータ及び他の情報表示製品に広範囲にわたって採用されている。ＡＭＬＣＤディスプレイの動作は、各画素又は表示構成要素（ピクセル）がオン又はオフされるべきピクセルを選択又はアドレッシングするため当該構成要素と関連した対応薄膜トランジスタ（ＴＦＴ）を有することを要求する。現在では、ＡＭＬＣＤディスプレイは、ガラス基板上に被着し得るトランジスタ材料を採用しているが、しかし透明では無い（通常、アモルファス、多結晶、又は連続微粒子シリコンが、ＴＦＴをガラス上に製作するため用いられる材料である。）。こうして、アドレッシングする電子装置により占有されるディスプレイ・ガラスの部分は、当該ディスプレイを通しての光の透過に関して利用可能でない。従って、ＡＭＬＣＤのアドレッシング用の透明なトランジスタの可用性は、より多くの光を当該ディスプレイを通して透過させることを可能にすることによりディスプレイ性能を改善するであろう。
或る一定の実施形態が添付図面を参照してより詳細に説明されるであろう。
【０００５】
［幾つかの実施形態の詳細な説明］
理解を容易にするため、本明細書で用いられる次の用語を以下でより詳細に説明する。
【０００６】
「エンハンスメント・モード・トランジスタ」は、ゼロ・ゲート電圧においてソースとドレーンとの間で、オン電流の流れと比較してオフ電流の流れが無視できる程小さいトランジスタを意味する。換言すると、トランジスタ・デバイスが「通常オフ」である。対照的に、ディプリーション・モード・トランジスタは、「通常オン」であり、実質的に無視できる程小さい電流より大きい電流がソースとドレーンとの間にゼロ・ゲート電圧で流れることを意味する。
【０００７】
「ゲート」は一般的に、トランジスタ回路構成の文脈において用いられるとき３端子ＦＥＴの絶縁されたゲート端子のことを言う。
「実質的に絶縁」は、絶縁材料（例えば、約１０１０Ω−ｃｍより大きい抵抗率を有する材料）、及び半絶縁性材料（例えば、約１０３Ω−ｃｍから約１０１０Ω−ｃｍの抵抗率を有する材料）を含むことができる。
【０００８】
「実質的に透明」は一般的に、電磁スペクトルの可視部分（及び／又は或る一定の変形形態においては赤外線部分）の相当な量の光を吸収しない材料又は構造を意味する。
「垂直」は、基板の表面に対して実質的に垂直であることを意味する。
【０００９】
上記用語の説明は、読者を助けるためのみに提供されており、当業者が理解する範囲より小さい範囲を持つと解釈すべきでなく、また添付の特許請求の範囲を制限するとして解釈すべきでない。
【００１０】
トランジスタ構造の少なくとも一部分が実質的に透明であり得るエンハンスメント・モード電界効果トランジスタが本明細書に開示されている。当該トランジスタを含むデバイス、及び当該トランジスタを作る方法も開示されている。
【００１１】
トランジスタの１つの変形形態は、ＺｎＯ、ＳｎＯ２及びＩｎ２Ｏ３から選択された実質的に絶縁性で且つ実質的に透明な材料から構成されるチャネル層を含む。実質的に透明な材料から構成されるゲート絶縁体層は、チャネル層／ゲート絶縁体層境界面を形成するようにチャネル層に隣接して配置される。当該トランジスタはまた、チャネル層／ゲート絶縁体層境界面での蓄積のため電子をチャネル層に注入することができるソースと、電子をチャネル層から抽出することができるドレーンとを含む。
【００１２】
トランジスタの第２の変形形態は、アニーリングにより生成された、実質的に絶縁性のＺｎＯ、実質的に絶縁性のＳｎＯ２、及び実質的に絶縁性のＩｎ２Ｏ３から選択された実質的に透明な材料から構成されるチャネル層を含む。ゲート絶縁体層は、チャネル層に隣接して配置され、そして実質的に透明な材料から構成される。当該トランジスタはまた、ソース、ドレーン及びゲート電極を含む。
【００１３】
当該トランジスタを作る方法は、ゲート絶縁体層を設けるステップと、ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３をゲート絶縁体層の表面の少なくとも一部分上に被着するステップと、ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３を酸化雰囲気の中で約１分から約２時間の間約３００℃から約１０００℃の温度でアニーリングするステップとを含む。
【００１４】
トランジスタは、光電子表示装置に、少なくとも１つの表示構成要素に結合されたスイッチとして含まれ得る。別の開示されたデバイスは、トランジスタに結合された実質的に透明なキャパシタを備える実質的に透明なダイナミック・ランダムアクセス・メモリ・セルである。トランジスタの更なる応用は、トランジスタが負荷デバイスに結合される実質的に透明なインバータにある。
【００１５】
一般的に、トランジスタ構造は、基板、ゲート電極、ゲート絶縁体層、チャネル層、ソース及びドレーンを含む。チャネル層は、ゲート絶縁体層に隣接して配置され得て、それによりチャネル層の表面がゲート絶縁体層の表面とは境を接している。チャネル層表面とゲート絶縁体層表面との接触領域は、本明細書ではチャネル層／ゲート絶縁体層境界面と呼ぶ。例示的構造においては、チャネル層の絶縁材料は、ゲート絶縁体層の材料と異なり、チャネル層／ゲート絶縁体層境界面は、個別の材料境界を形成する。
【００１６】
トランジスタ構造の一実施形態の特徴は、チャネル層／ゲート絶縁体層境界面がソースからドレーンへの電子の流れのための導通チャネルを形成し得ることである。換言すると、トランジスタは、「表面−チャネル」又は「境界面−チャネル」デバイスとして分類され得る。印加されたゲート電圧は、チャネル層／ゲート絶縁体層境界面領域における電子の蓄積を促進する。その上、印加された電圧は、ソースからチャネル層／ゲート絶縁体層境界面への電子注入とそれからのドレーンによる電子抽出とを増強する。
【００１７】
トランジスタ構造の別の特性は、チャネル層とゲート絶縁体層との構成又は組み合わせの選択された実施形態が電磁スペクトルの可視部分（及び／又は或る一定の変形形態においては赤外線部分）にわたって、少なくとも約９０％、特に少なくとも約９５％の光透過率を呈し得ることである。当該構造の追加の構成要素（即ち、基板、ゲート電極、ソース／ドレーン端子）のそれぞれが、トランジスタの所望の最終使用に応じて不透明又は実質的に透明であり得るのは任意である。或る一定の実施形態においては、全体としてのトランジスタ構造（及び／又はトランジスタの個々の構成要素）は、電磁スペクトルの可視部分（及び／又は或る一定の変形形態においては赤外線部分）にわたって、少なくとも５０％、特に少なくとも約７０％、更に特に少なくとも９０％の光透過率を呈し得る。
【００１８】
本明細書で開示されるＦＥＴの更なる特徴は、それが薄膜トランジスタ（ＴＦＴ）として容易に製作し得ることである。例えば、比較的低い処理温度（例えば、約８００℃以下）を用いることができ、そしてチャネル・スレッショルド電圧を設定し、そしてＦＥＴ構造の或る一定の変形形態においてはソース及びドレーンの接触面を形成するためのイオン打ち込みが必要でない。そのようなＴＦＴは、通常、以下でより詳細に説明されるように光電子デバイスと共同して非常に有効である。
【００１９】
チャネル層は典型的には、実質的に絶縁性の材料から作られ、その材料はまた実質的に透明である。チャネル層が実質的に絶縁性の材料から作られているので、無視し得る程の量の電子が、本来的にチャネル層のバルク部分において使用可能である。その上、実質的に絶縁性のチャネル層は、連続のチャネル層膜を（各デバイスを形成するパターニングされたゲート、ソース及びドレーン電極と）共用する複数のデバイスに対して固有の電気的絶縁を提供し得る。そのような固有のデバイス絶縁は、チャネル層／ゲート絶縁体層での導電率がパターニングされたゲート電極の下でのみ呈されるので、チャネル層膜のパターニングが必要でないことを意味する。
【００２０】
チャネル層のための例示的材料は、ＺｎＯ、ＳｎＯ２及びＩｎ２Ｏ３を含む。絶縁性のＺｎＯ、ＳｎＯ２及びＩｎ２Ｏ３は、アニーリング・プロセス、特に迅速な熱アニーリング（ＲＴＡ）により作られ得る。そのような絶縁性のＺｎＯ、ＳｎＯ２及びＩｎ２Ｏ３は通常、約５ｅＶ未満のバンドギャップを呈する。
【００２１】
例えば、ＺｎＯの層は、（例えば、スパッタリング、化学蒸着、スピン・コーティング、物理蒸着、気相エピタキシャル成長、分子ビーム・エピタキシャル成長等を行うことにより）被着され、続いて、或る一定の場合には、約１分から約２時間の間、特に約１分から１時間の間、又は約１分から約５分の間、約３００℃から約１０００℃の温度、特に約７００℃から約８００℃の温度で、実質的に酸化雰囲気中でアニーリングを受け得る。いずれかの理論に縛られるわけではないが、そのようなプロセスがより多くの酸素をＺｎＯ層に取り入れることをもたらす筈で、従って酸素欠乏の酸素空孔濃度又は度合いを低減するとを確信する。ＺｎＯ内の酸素空孔又は酸素欠乏は、そのＺｎＯをｎ形にそして導電性にすることができる。アルゴンのような不活性雰囲気における高温（即ち少なくとも約７００℃）でのアニーリングはまた、絶縁性ＺｎＯを生成し得る。いずれかの理論により縛られるわけではないが、そのようなより高温のアニーリングは、ＺｎＯの結晶性を改善し、従って電子伝達特性を改善し得る。そのような絶縁性ＺｎＯは、ドーピングされてもされなくてもよい。ドーピングされる場合、ＺｎＯの抵抗率がまた、例えば、Ｎ、Ｃｕ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｐ、Ａｓ又はそれらの混合のようなアクセプタ・ドーパントを用いた置換ドーピング（ｓｕｂｓｔｉｔｕｔｉｏｎａｌ  ｄｏｐｉｎｇ）により増強され得る。
【００２２】
同様に、ＳｎＯ２の層は、（例えば、スパッタリング、化学蒸着、スピン・コーティング、物理蒸着、気相エピタキシャル成長、分子ビーム・エピタキシャル成長等を行うことにより）被着され、続いて、或る一定の場合には、約１分から約２時間の間、特に約１分から１時間の間、又は約１分から約５分の間、約３００℃から約１０００℃の温度、特に約７００℃から約９００℃の温度で、実質的に酸化雰囲気中でアニーリングを受け得る。いずれかの理論に縛られるわけではないが、そのようなプロセスがより多くの酸素をＳｎＯ２層に取り入れることをもたらす筈で、従って酸素欠乏の酸素空孔濃度又は度合いを低減するとを確信する。ＳｎＯ２内の酸素空孔又は酸素欠乏は、そのＳｎＯ２をｎ形にそして導電性にすることができる。アルゴンのような不活性雰囲気における高温（即ち、約７００℃より高い温度）でのアニーリングはまた、絶縁性ＳｎＯ２を生成し得る。いずれかの理論により縛られるわけではないが、そのようなより高温のアニーリングは、ＳｎＯ２の結晶性を改善し、従って電子伝達特性を改善し得る。ＳｎＯ２の抵抗率がまた、例えば、Ａｌ、Ｉｎ、Ｇａ、Ｂｉ、Ｂ、Ｌａ、Ｓｃ、Ｙ、Ｌｕ、Ｅｒ、Ｈｏ、Ｎ、Ｐ、Ａｓ又はそれらの混合のようなアクセプタ・ドーパントを用いた置換ドーピングにより増強され得る。
【００２３】
また同様に、Ｉｎ２Ｏ３の層は、（例えば、スパッタリング、化学蒸着、スピン・コーティング、物理蒸着、気相エピタキシャル成長、分子ビーム・エピタキシャル成長等を行うことにより）被着され、続いて、或る一定の場合には、約１分から約２時間の間、特に約１分から１時間の間、又は約１分から約５分の間、約３００℃から約１０００℃の温度、特に約７００℃から約９００℃の温度で、実質的に酸化雰囲気中でアニーリングを受け得る。いずれかの理論に縛られるわけではないが、そのようなプロセスがより多くの酸素をＩｎ２Ｏ３層に取り入れることをもたらす筈で、従って酸素欠乏の酸素空孔濃度又は度合いを低減するとを確信する。Ｉｎ２Ｏ３内の酸素空孔又は酸素欠乏は、そのＩｎ２Ｏ３をｎ形にそして導電性にすることができる。アルゴンのような不活性雰囲気における高温（即ち、約７００℃より高い温度）でのアニーリングはまた、絶縁性Ｉｎ２Ｏ３を生成し得る。いずれかの理論により縛られるわけではないが、そのようなより高温のアニーリングは、Ｉｎ２Ｏ３の結晶性を改善し、従って電子伝達特性を改善し得る。Ｉｎ２Ｏ３の抵抗率がまた、例えば、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｎ、Ｐ、Ａｓ、Ｚｎ、Ｃｄ又はそれらの混合のようなアクセプタ・ドーパントを用いた置換ドーピングにより増強され得る。
【００２４】
特定の実施形態に従って、ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３の層は、少なくとも１つのスパッタ・ガス、及び膜を変化させる少なくとも１つのガス（以下、「膜変化ガス」と記す。）を含む雰囲気中でスパッタ被着され得る。膜変化ガスは、膜に原子又は亜原子レベルで取り入れることを介して膜の抵抗率を増強することができる任意のガスであり得る。例えば、膜変化ガスは、前述したように、ガスの分子、原子又はイオンが膜の酸素空孔又は欠乏を占有するように膜の中に取り入れられる酸化性ガスであり得る。別の膜変化ガスは、ガスの分子、原子又はイオンが膜の抵抗率を増大させるように膜の中に取り入れられるドーパント・ガスであり得る。例示的なスパッタ・ガスは、Ａｒ、Ｎｅ及びこれらの混合を含む。例示的な酸化性ガスは、Ｏ２、Ｎ２Ｏ及びこれらの混合を含む。例示的なドーパント・ガスは、Ｎ２、ＮＨ３、及び上記でリストしたドーパント化学種を含む他のガスを含む。スパッタ雰囲気中のガスの濃度は、膜の所望の特性に応じて変わり得る。例えば、酸化性ガスの濃度は、約０体積百分率から約５０体積百分率の範囲にあり得る。ドーパント・ガスの濃度は、約０体積百分率から約５０体積百分率の範囲にあり得る。スパッタ・ガスの濃度は、約０体積百分率から約１００体積百分率の範囲にあり得る。スパッタリング条件はまた、膜の所望の特性に応じて変わり得る。例えば、温度は、約室温から６００℃の範囲にあり得て、そして圧力は、約１ミリトール（ｍＴｏｒｒ）から約５０ミリトールの範囲にあり得る。特定の例においては、ドーピングされてないＺｎＯのターゲットは、８０体積百分率のＡｒ、１０体積百分率のＮ２及び１０体積百分率のＯ２を含む雰囲気でスパッタ被着され得る。
【００２５】
チャネル層の厚さは変わり得て、そして、特定の例に応じて、それは約１０ｎｍから約５００ｎｍの範囲にあり得る。チャネル長がまた変わり得て、そして、特定の例に応じて、それは約１，０００ｎｍから約１００，０００ｎｍまでの範囲にあり得る。
【００２６】
ゲート絶縁体層は、ゲート絶縁体にとって必要とされる絶縁特性を呈する任意の材料、特に、実質的に透明な材料から作られ得る。ゲート絶縁体材料は、典型的には、約５ｅＶより大きいバンドギャップを呈する。例示的な材料は、チタン酸アルミニウム酸化物（Ａｌ２Ｏ３／ＴｉＯ２）、Ａｌ２Ｏ３、ＭｇＯ、ＳｉＯ２、窒化珪素又はシリコン・オキシニトライドのような実質的に透明な材料を含む。実質的に透明な材料の１つの特徴的な例は、原子層被着（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）により成長されたチタン酸アルミニウム酸化物である。ゲート絶縁体層の厚さは変わり得て、そして、特定の例に応じて、それは約１０ｎｍから約３００ｎｍまでの範囲にあり得る。ゲート絶縁体層は、化学蒸着、スパッタリング、原子層被着、又は気化のような技術により上記構造に導入され得る。
【００２７】
ソース／ドレーン端子はＦＥＴの端子のことを指し、それらの間には電界の影響で導通が生じる。設計者は、多くの場合、特定のソース／ドレーン端子を、ＦＥＴが回路で動作するときその端子に印加されるべき電圧のバイアスに基づいて「ソース」又は「ドレーン」であると指定する。ソース及びドレーンは、ｎ形材料のような任意の適切な導電性材料から作られ得る。ソース及びドレーン材料は、任意に、不透明な材料又は実質的に透明な材料である。例示的な材料は、インジウム錫酸化物（ＩＴＯ）、ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３のような透明なｎ形導体、又はＡｌ、Ｃｕ、Ａｕ、Ｐｔ、Ｗ、Ｎｉ又はＴｉのような不透明な金属を含む。ソース及びドレーンに本質的に有効な材料は、電子をチャネル層の絶縁材料に注入（及び抽出）することができる材料である。そのような電子注入材料の例は、インジウム錫酸化物、ＬａＢ６及びＺｎＯ：Ａｌを含む。
【００２８】
ソース及びドレーンは、化学蒸着、スパッタリング、気化、及び／又は拡散又はイオン打ち込みを介したチャネル層材料のドーピングのような技術により構造に導入され得る。ソース及びドレーン端子は、それらが幾何学的に対称又は非対称であるように製作され得る。
【００２９】
ゲート電極は、任意の適切な導電性材料から作られ得る。ゲート電極の材料は、任意に、不透明な材料又は実質的に透明な材料である。例示的なゲート電極の材料は、インジウム錫酸化物（ＩＴＯ）、ＺｎＯ、ＳｎＯ２、又はＩｎ２Ｏ３のようなｎ形導体、又はＡｌ、Ｃｕ、Ａｕ、Ｐｔ、Ｗ、Ｎｉ、又はＴｉのような不透明な金属を含む。ゲート電極の厚さは変わり得て、そして、特定の例に応じて、それは約５０ｎｍから約１０００ｎｍの範囲にあり得る。ゲート電極は、構造に、化学蒸着、スパッタリング、気化及び／又はドーピングにより導入され得る。
【００３０】
「基板」は、本明細書で用いられるように、様々なプロセス操作により所望のマイクロエレクトロニクス形態に変換される基本的加工品である物理的物体を指す。基板はまたウエハーと呼ばれ得る。ウエハーは、半導体材料、非半導体材料、又は半導体材料及び非半導体材料の組み合わせから作られ得る。基板は任意の適切な材料から作られ得る。基板材料は、任意に、不透明な材料又は実質的に透明な材料である。例示的な基板材料は、ガラス及びシリコンを含む。基板の厚さは変わり得て、そして、特定の例に応じて、それは約１００μｍから約１ｃｍの範囲にあり得る。
【００３１】
ゲート電極、ソース、ドレーン及び基板への電気接触は、任意の要領で与えられ得る。例えば、金属線、トレース（ｔｒａｃｅｓ）、ワイヤ、相互接続、導体、信号経路及び信号伝達媒体が、所望の電気的接続を提供するため用いられ得る。上記にリストされた関連の用語は、一般的に、相互交換可能であり、そして特定から一般への順序に見える。金属線、一般的にはアルミニウム（Ａｌ）、銅（Ｃｕ）、又はＡｌ及びＣｕの合金は、電気回路を結合又は相互接続するための信号経路を提供する導体である。金属以外の導体も利用し得る。
【００３２】
トランジスタの例示的なｎチャネル動作は、正電圧をゲート電極に印加すること、ソースを接地すること、及び正電圧をドレーンに印加することを含む。例えば、約５Ｖから約４０Ｖの電圧は、ゲート電極及びドレーンに動作中に印加され得る。スレッショルド電圧は、約１Ｖから約２０Ｖの範囲にあり得る。電子は、ソースから、チャネル層／ゲート絶縁体層境界面に生成された導通チャネルに沿って、そしてドレーンを介してトランジスタから出るように流れる。当該境界面での電子の実効移動度は、特定の構造に応じて変わるが、しかし、例えば、約０．０５ｃｍ２Ｖ−１ｓ−１から約２０ｃｍ２Ｖ−１ｓ−１の範囲にあり得る。ゲート電極に印加された正電圧を単純に取り除くと、トランジスタがエンハンスメント・モード・トランジスタであるので、当該トランジスタはオフになる。
【００３３】
本明細書に開示されたトランジスタは、チップ、集積回路、モノリシック・デバイス、半導体デバイス及びマイクロエレクトロニクス・デバイスを製作するため用いられ得る。マイクロエレクトロニクス・デバイスの一例が、光電子デバイスである。例示的な光電子デバイスは、アクティブ・マトリックス液晶ディスプレイ（ＡＭＬＣＤ）である。
【００３４】
１つの見本的デバイスは、電極を有する構成要素、及び電極間に配設された電子−光学的材料を含む光電子表示デバイスである。透明なトランジスタの接続電極は、表示構成要素の電極に接続され得て、一方スイッチング構成要素及び表示構成要素は、少なくとも部分的に互いに重複する。光電子表示構成要素は、ここでは、その光特性が例えば、通常液晶ディスプレイ（ＬＣＤ）と呼ばれる構成要素のような、電流又は電圧のような電気量の影響で変わる。ここで詳述される透明なトランジスタは、液晶ディスプレイのスイッチング構成要素として透明なトランジスタを使用することが可能であるそのような高周波数で、表示構成要素をスイッチングするに十分高速である。表示構成要素は、電気的期間において、付随する透明なトランジスタにより充電され又は放電されるキャパシタとして作用する。光電子表示デバイスは、それぞれが、例えば、マトリックスに構成されたそれ自身の透明なトランジスタを有する多くの表示構成要素を含み得る。透明なトランジスタは、例えば、Ｋｉｍ著の「薄膜トランジスタ・デバイス設計（Ｔｈｉｎ−Ｆｉｌｍ−Ｔｒａｎｓｉｓｔｏｒ  Ｄｅｖｉｃｅ  Ｄｅｓｉｇｎ）」、情報ディスプレイ（Ｉｎｆｏｒｍａｔｉｏｎ  Ｄｉｓｐｌａｙ）２／０２、２６頁（２００２）に記載されているように、ＬＣＤデバイスのためアレイ状にされ得る。
【００３５】
ＡＭＬＣＤセル回路の１つの特定の例が図１１に示されている。ＡＭＬＣＤセル回路は、現在説明されているようなトランジスタ６０、及びそれに電気的に結合されたＬＣＤピクセル６１を含む。トランジスタ６０及びＬＣＤピクセル６１は一緒になって、トランジスタ／ピクセル・セル６２を形成する。図示された構成において、トランジスタ６０が、ＬＣＤピクセル６１にドレーン電極を介して電気的結合される。トランジスタ６０のゲート電極は、トランジスタ６０のためのオン／オフ入力を受け取る行又は制御線６３に電気的に結合される。トランジスタ６０のソース電極は、ＬＣＤピクセル６１を制御するための信号を受け取る列又はデータ線６４へ電気的に結合される。トランジスタ６０のソース電極は、ＬＣＤピクセル６１を制御するための信号を受け取る列又はデータ線６４へ電気的に結合される。
【００３６】
本明細書で示されるとトランジスタ構造を採用することができるであろうマイクロエレクトロニック・デバイスの他の例は、インバータ、アナログ増幅器、単一トランジスタ・ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セル、及び類似のデバイスを含む。
【００３７】
例えば、透明なエンハンスメント・モード・トランジスタのソースが透明なキャパシタの一方の端子に接続される一方、そのキャパシタの他方の端子が接地されることにより、透明な単一トランジスタ・ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルが構成される。そのようなＤＲＡＭセルにおいては、情報は、キャパシタ上の電荷として蓄積され、エンハンスメント・モード・トランジスタは、キャパシタの電荷状態を制御するアクセス・トランジスタとして働く。通常、そのようなＤＲＡＭセルにおいて、論理０は無視し得る程のキャパシタ電荷、及びそれに付随する小さいキャパシタ電圧により表される。対照的に、論理１は、キャパシタを充電することにより得られ、従ってそれが電源電圧に近づくまでキャパシタ電圧を増大させる。
【００３８】
本明細書で説明されるＤＲＡＭ全体又はその一部分は透明である。透明なキャパシタを製作し、それらを透明なトランジスタに接続して、ＤＲＡＭセルを実現することは、様々な技術を用いて達成することができる。特に、透明なキャパシタは、インジウム錫酸化物、ＺｎＯ又はＳｎＯ２のような材料を用いた２つの透明な導体の間に、Ａｌ２Ｏ３又はＳｉＯ２のような材料を用いた透明な絶縁体層をサンドイッチ状に挟むことにより構成され得る。
【００３９】
ＤＲＡＭセル回路の１つの特定な例が図１２に示されている。ＤＲＡＭセル回路は、ここで説明されるようなトランジスタ７０、及びそれに電気的に結合された蓄積キャパシタ７１を含む。トランジスタ７０及び蓄積キャパシタ７１は一緒で、トランジスタ／キャパシタ・セル７２を形成する。図示の構成においては、トランジスタ７０は、蓄積キャパシタ７１にドレーン電極を介して電気的に結合される。トランジスタ７０のゲート電極は、トランジスタ７０のためのオン／オフ入力を受け取る行又は書き込み線７３に電気的に結合される。トランジスタ７０のソース電極は、何を蓄積キャパシタ７１に蓄積するかを制御するための信号を受け取る列又はデータ線７４に電気的に結合される。
【００４０】
特定のトランジスタ構造の説明的例が、図１から図３、及び図８から図１０に示されている。以下で説明される特定の例は、例示を目的とし、添付の特許請求の範囲を制限すると見るべきでない。図１から図３、及び図８から図１０において、類似の参照番号は、他に指示が無ければ類似の構成要素を指す。
【００４１】
図１
１インチ×１インチ（２．５４ｃｍ×２．５４ｃｍ）の厚い複合基板上に製作されたＴＦＴ構造１が示されている。プラットフォームは、ガラス基板２、当該ガラス基板２上にコーティングされた２００ｎｍ厚さのインジウム錫酸化物（ＩＴＯ）ゲート電極３、及び２００ｎｍ厚さのチタン酸アルミニウム酸化物ゲート絶縁体層４を含む。
【００４２】
ＺｎＯチャネル及びＩＴＯソース／ドレーン電極膜は、イオン・ビーム・スパッタリングによりＡｒ／Ｏ２（８０％／２０％）の１０−４トールの下で被着され、当該基板は被着中無加熱状態に置かれた。ＺｎＯチャネル層５（１００ｎｍ厚さ）、ＩＴＯソース電極６（３００ｎｍ厚さ）及びＩＴＯドレーン電極７（３００ｎｍ厚さ）は、シャドウ・マスクを用いて形成され、それらの範囲が規定された。その結果得られた構造は、チャネル層／ゲート絶縁体層境界面８を形成する。ＺｎＯ及びＩＴＯの両方の被着の直前にＡｒ中で３００℃の急速熱アニーリング（ＲＴＡ）が作用して、吸収された汚染物を暴露された表面から除去し、膜品質（特にＩＴＯ膜に対して）の顕著な向上を生じた。ＺｎＯ層の被着後に、ＲＴＡ（典型的には、６００℃から８００℃でＯ２又はＡｒ中において）を用いて、ＺｎＯチャネル抵抗率を増大し且つチャネル層／ゲート絶縁体層境界面８の電気的品質を向上させた。ＩＴＯソース／ドレーン電極の被着に続いて、Ｏ２中での３００℃・ＲＴＡを用いて、ＩＴＯ層の透明度を向上させた。トランジスタ構造１において、ソース／ドレーン電極６及び７は、（垂直方向から見て）ＺｎＯチャネル層５の頂部表面上に配設され、そしてＩＴＯゲート電極３及びＺｎＯチャネル層５が、それぞれ、ゲート絶縁体層４の反対表面上に配設される。その結果として、トランジスタ構造１は、ＩＴＯソース／ドレーン電極６及び７の被着及び処理の前のＺｎＯチャネル層５の高温処理を可能にする。ＴＦＴ構造１の或る一定の電気的及び物理的特性を、以下で説明し且つ図４から図７に示すように評価した。
【００４３】
図４を参照すると、相当のドレーン−ソース電流を得るため約１５Ｖ（スレッショルド）を越えた正のゲート電圧を必要とする事実により実証されるように、ｎチャネル・エンハンスメント・モードの挙動が得られる。これらのＩＤＳ−ＶＤＳ曲線はプロトタイプのＦＥＴ特性を示し、大きいドレーン電圧におけるこれらの曲線の平坦さが特に重要である（即ち、それらは「硬い（ｈａｒｄ）」飽和を示す。）。用いられたドレーン及びゲート電圧は、従来のＦＥＴと比較してやや大きく、ゲート及びドレーン電圧は、単純にゲート絶縁体の厚さを低減することにより、典型的なＦＥＴ動作のため予想される範囲（即ち、約５−１０Ｖ）まで低減することができる。ＴＦＴ構造１において、絶縁体の厚さは、エレクトロルミネセント・ディスプレイ応用に最適にされるように、約２００ｎｍである。なお、他の同一の絶縁体が２０ｎｍの厚さまで再スケーリングされる場合、ゲート及びドレーン電圧は、ほぼ１０の係数だけ低減されるであろう。
【００４４】
構造１のＩＤＳは、現在幾分小さい（即ち、ＩＤＳ（最大）は図４において約６μＡである。）。より大きいＩＤＳが大部分の応用のため望ましいであろう。ＩＤＳの大きさは、２つの要因により決定される。１つは、チャネル電子の実効移動度μｅｆｆ（ＴＦＴ構造１に対して約０．０５−０．２ｃｍ２Ｖ−１ｓ−１）である。プロセス／デバイス最適化は、約２から１００の係数だけμｅｆｆの向上をもたらす筈であり、それは、ＩＤＳの対応した増大をもたらす。第２の要因は、アスペクト比である。ＴＦＴ構造１のアスペクト比（ゲートの物理的幅Ｚをゲートの長さＬで除算したもの）は、約２である（Ｚ＝２Ｌ＝６０００μｍの場合）。より大きいアスペクト比はより大きいＩＤＳをもたらす。
【００４５】
図５は、３つの異なるドレーン電圧におけるＴＦＴ構造１のＩＤＳ−ＶＧＳ特性を示す。この図５は、トランジスタをスイッチとして用いたとき「オン」電流と「オフ」電流との間に１０５−１０６の差の係数が存在することを示す。
【００４６】
図６は、ＴＦＴ構造１をインバータとして用いたとき当該ＴＦＴ構造１の伝達特性を示す。ＺｎＯの透明な薄膜抵抗（Ｒ＝７０ＭΩ）が、電源電圧ＶＤＤ＝４０Ｖを用いた場合のインバータ受動負荷として用いられる。１５Ｖと３０Ｖとの間の約１５Ｖの論理的スイングがこの曲線から明らかに分かる。これは、現在説明している透明なＴＦＴを透明なインバータとして使用することの実証を構成するものである。その単純な実現において、論理インバータは、２つの構成要素、即ち、負荷デバイスに結合されたトランジスタから成る。負荷デバイスは、この例において用いたように、抵抗であり得る。代替として、デプリージョン・モード又はエンハンスメント・モードのトランジスタも負荷デバイスとして用い得て、典型的には優秀な性能を提供する。論理インバータの基本的特性は、それが論理的に否定動作を実行することにあり、その動作において、論理０（１）入力が論理１（０）出力を生成する。本明細書で説明されるように、透明な論理インバータの首尾良い達成は、インバータが透明なディジタル電子装置を達成するための最も基本的なビルディング・ブロックであるので重要である。絶縁体の厚さを低減し、物理的寸法を低減し且つ電流駆動能力を増大する（増大されたアスペクト比及び実効移動度）ことによる透明な薄膜トランジスタの最適化は、インバータの動作のため必要とされる電源電圧の著しい低減をもたらす。
【００４７】
論理インバータ回路の１つの特定の例が図１３に示されている。この論理インバータ回路は、現在説明しているようなトランジスタ８０を含む。トランジスタ８０のゲート電極が電圧入力（Ｖｉｎ）に電気的に結合され、トランジスタ８０のソース電極が接地に電気的に結合され、トランジスタ８０のドレーン電極が負荷８１及び電源（ＶＤＤ）に電気的に結合される。負荷８１は、透明な薄膜抵抗又は透明な薄膜トランジスタであり得る。この論理インバータ回路から出力される電圧（Ｖｏｕｔ）は、Ｖｉｎがトランジスタ８０をオン又はオフにするかにより制御される。
【００４８】
透明なトランジスタはまた、増幅器応用で採用され得る。例えば、前述したインバータ構造はまた、単純なアナログ反転増幅器として機能することができる。入力に適切なＤＣバイアスを用いることにより、小さい入力信号（ＤＣバイアスに重畳される）は、インバータの伝達特性により増幅される。そのような単純な増幅器構成に加えて、これらのトランジスタは、最大動作周波数がこれらのデバイスの低い移動度に起因して比較的低いという制限を有するが、任意の増幅器構成に直接適用されることができるであろう。
【００４９】
反転増幅器回路の１つの特定の例が図１４に示されている。この反転増幅器回路は、現在説明しているようになトランジスタ９０を含む。トランジスタ９０のゲート電極が、電圧入力信号（Ｖｉｎ）及びＤＣバイアス（Ｖｂｉａｓ）に電気的に結合される。トランジスタ９０のソース電極が接地に電気的に結合され、トランジスタ９０のドレーン電極が負荷９１及び電源（ＶＤＤ）に電気的に結合される。負荷９１は、透明な薄膜抵抗又は透明な薄膜トランジスタであり得る。
【００５０】
図７は、ＴＦＴ構造１のソース６又はドレーン７を通る光透過率を示す（チャネル（ここでは図示されてない）を通る光透過率はソース又はドレーンを通る場合より高い。）。電磁スペクトルの可視部分（４５０−７００ｎｍ）の平均光透過率は、約９０％である（チャネルを通る場合は約９５％）。視覚的には、透明なＦＥＴ構造は本質的に見えないで、ガラス基板の僅かな色づけが細密検査（ｃｌｏｓｅ  ｉｎｓｐｅｃｔｉｏｎ）の際に明らかになる。
【００５１】
図２
図２に示される別の透明なＴＦＴ構造１０バージョンにおいて、ソース電極１１（１００ｎｍ厚さ）及びドレーン電極１２（１００ｎｍ厚さ）が、ＺｎＯチャネル層１３（１００ｎｍ厚さ）の端部をＩｎ（又は任意の他の適切なｎ形ドーパント）を用いて選択的にドーピングすることにより作られた。これは、ＺｎＯチャネル膜を被着する前にソース／ドレーン・シャドウ・マスクを用いて薄い（約５ｎｍ）ＩＴＯ層をイオン・ビーム・スパッタで被着することにより達成された。後続の高温（約６００−８００℃）アニーリング・ステップを実施して、ＺｎＯを拡散ドーピングし、こうしてｎ形にドーピングされたソース／ドレーン領域１１及び１２を形成した。拡散ドーピングＲＴＡはまた、ＺｎＯに対して酸化するＲＴＡとしても機能し得る。ＩＴＯ接触部がソース領域及びドレーン領域の上に配置されて、より良好な電気的接触を与える。基板２、ゲート電極３、ゲート絶縁体層４及びチャネル層／ゲート絶縁体層境界面８は、図１におけるのと同じである。
【００５２】
図３
ＴＦＴ構造２０の第３の変形形態においては、ＩＴＯソース電極２１（３００ｎｍ厚さ）及びＩＴＯドレーン電極２２（３００ｎｍ厚さ）は、ＺｎＯチャネル層２３（１００ｎｍ厚さ）の形成前に被着される。ＺｎＯチャネル層２３は、続いて、ＩＴＯソース／ドレーン電極２１及び２２の上に共形的に（ｃｏｎｆｏｒｍａｌｌｙ）被着される。ＺｎＯの被着後に、７００℃のＡｒアニーリングを実施し、それに３００℃の酸化アニーリングが続いた。基板２、ゲート電極３、ゲート絶縁体層４、及びチャネル層／ゲート絶縁体層境界面８は、図１におけるのと同じである。
【００５３】
図８
ＴＦＴ構造３０の第４の変形が図８に示されている。ＴＦＴ構造３０はガラス基板２を含み、当該ガラス基板２の上に、ソース電極３５及びドレーン電極３６が配設されている。ソース電極３５とドレーン電極３６との間で且つガラス基板２に隣接して位置されたバルク・セクション３８を含むチャネル構造３７が設けられる。チャネル構造３７はまた、バルク・セクション３８と一体であるインターフェース・セクション３９を含み、そしてゲート絶縁体層３４とソース電極３５及びドレーン電極３６のそれぞれとの間に介挿される。インターフェース・セクション３９は、ソース電極３５及びドレーン電極３６のそれぞれの全て又はその一部分と重なり得る。インターフェース・セクション３９及びゲート絶縁体層３４は、ソースからドレーンへの電子の流れのための導通チャネルを規定するチャネル層／ゲート境界層３１を形成する。ゲート電極３３は、（垂直方向から見て）ゲート絶縁体層３４の頂部表面上に配設される。換言すると、ゲート電極３３及びチャネル構造３７は、ゲート絶縁体層３４の対向表面のそれぞれの上に設けられる。
【００５４】
ＴＦＴ構造３０は、例えば、ソース電極３５及びドレーン電極３６を形成する膜を被着し且つパターニング（パターン形成）することにより製作され得る。例えば、５００ÅのＩＴＯソース／ドレーン電極膜が、ガラス基板２上へスパッタリングされ得る。ソース及びドレーンのパターニングは、シャドウ・マスキング又はフォトリソグラフィにより達成され得る。ソース／ドレーン電極膜は、任意にアニーリングされることができるであろう。次いで、チャネル構造３７が、ソース電極３５、ドレーン電極３６及びガラス基板２の上に被着され、そしてパターニングされ得る。例えば、５００ÅのＺｎＯ膜が、スパッタで被着され、次いでシャドウ・マスキング又はフォトリソグラフィによりパターニングされ得る。ＺｎＯ膜は、任意にアニーリングされることができるであろう。続いて、ゲート絶縁体層３４が、チャネル構造３７の上に被着され、そしてパターニングされ得る。例えば、２０００ÅのＡｌ２Ｏ３膜が、スパッタで被着され、次いでシャドウ・マスキング又はフォトリソグラフィによりパターニングされ得る。バイアが、ソース電極３５及びドレーン電極３６へ電気的に接続するようゲート絶縁体層３４を貫通して形成され得る。Ａｌ２Ｏ３膜は、任意にアニーリングされることができるであろう。次いで、ゲート電極３３が、ゲート絶縁体層３４の上に被着され、そしてパターニングされ得る。例えば、２０００ÅのＩＴＯ膜が、スパッタで被着され、次いでシャドウ・マスキング又はフォトリソグラフィによりパターニングされ得る。ＩＴＯ膜は、任意にアニーリングされることができるであろう。
【００５５】
図９
ＴＦＴ構造４０の第５の変形が図９に示されている。ＴＦＴ構造４０はガラス基板２を含み、当該ガラス基板２の上に、チャネル層４１が配設されている。ソース電極４３及びドレーン電極４２が、チャネル層４１の表面でガラス基板２に隣接している表面に対して反対側の表面上に設けられる。ゲート絶縁体層４４が、チャネル層４１、ソース電極４３及びドレーン電極４２の上に配設される。ゲート電極４５が、（垂直方向から見て）ゲート絶縁体層４４の頂部表面上に配設される。換言すると、ゲート電極４５及びチャネル層４１は、ゲート絶縁体層４４の反対の表面上に設けられる。その結果得られる構造は、チャネル層／ゲート絶縁体層境界面４６を形成する。
【００５６】
ＴＦＴ構造４０は、例えば、チャネル層４１を形成する膜を被着し、そしてパターニングすることにより製作され得る。例えば、５００ÅのＺｎＯ膜は、スパッタで被着され、次いでシャドウ・マスキング又はフォトリソグラフィによりパターニングされ得る。ＺｎＯ膜は、任意にアニーリングされることができるであろう。次いで、ソース電極４３及びドレーン電極４２が、被着され、そしてパターニングされ得る。例えば、５００ÅのＩＴＯソース／ドレーン電極膜が、スパッタで被着され、次いでシャドウ・マスキング又はフォトリソグラフィによりパターニングされ得る。ソース／ドレーン電極膜は任意にアニーリングされることができるであろう。続いて、ゲート絶縁体層４４が、チャネル層４１、ソース電極４３及びドレーン電極４２の上に被着され、そしてパターニングされ得る。例えば、２０００ÅのＡｌ２Ｏ３膜が、スパッタで被着され、次いでシャドウ・マスキング又はフォトリソグラフィによりパターニングされ得る。バイアが、ソース電極４３及びドレーン電極４２へ電気的に接続するようゲート絶縁体層４４を貫通して形成され得る。Ａｌ２Ｏ３膜が、任意にアニーリングされることができるであろう。次いで、ゲート電極４５が、ゲート絶縁体層４４の上に被着され、そしてパターニングされ得る。例えば、２０００ÅのＩＴＯ膜が、スパッタで被着され、次いでシャドウ・マスキング又はフォトリソグラフィによりパターニングされ得る。ＩＴＯ膜が、任意にアニーリングされることができるであろう。
【００５７】
図１０
ＴＦＴ構造５０の第６の変形が図１０に示されている。ＴＦＴ構造５０はガラス基板２を含み、当該ガラス基板２の上に、チャネル層５１、ソース電極５２及びドレーン電極５３が配設される。ゲート絶縁体層５４が、チャネル層５１、ソース電極５２及びドレーン電極５３の上に配設される。ゲート電極５５は、（垂直方向から見て）ゲート絶縁体層５４の頂部表面上に配設される。換言すると、ゲート電極５５及びチャネル層５１は、ゲート絶縁体層５４の反対の表面上に設けられる。その結果得られる構造は、チャネル層／ゲート絶縁体層境界面５６を形成する。
【００５８】
ＴＦＴ構造５０は、例えば、チャネル層５１を形成する膜を被着し、そしてパターニングすることにより製作され得る。例えば、５００ÅのＺｎＯ膜は、スパッタで被着され、次いでシャドウ・マスキング又はフォトリソグラフィによりパターニングされ得る。ＺｎＯ膜は、任意にアニーリングされることができるであろう。ソース電極５２及びドレーン電極５３は、チャネル層５１の端部をＩｎ、Ａｌ、Ｇａ又は任意の他の適切なｎ形ドーパントを用いて選択的にドーピングすることにより作られ得る。続いて、ゲート絶縁体層５４は、チャネル層５１、ソース電極５２及びドレーン電極５３の上に被着され、そしてパターニングされ得る。例えば、２０００ÅのＡｌ２Ｏ３膜が、スパッタで被着され、次いでシャドウ・マスキング又はフォトリソグラフィによりパターニングされ得る。バイアが、ソース電極５２及びドレーン電極５３へ電気的に接続するためゲート絶縁体層５４を貫通して形成され得る。Ａｌ２Ｏ３膜は、任意にアニーリングされることができるであろう。次いで、ゲート電極５５が、ゲート絶縁体層５４の上に被着され、そしてパターニングされ得る。例えば、２０００ÅのＩＴＯ膜が、スパッタで被着され、次いでシャドウ・マスキング又はフォトリソグラフィによりパターニングされ得る。ＩＴＯ膜が任意にアニーリングされることができるであろう。
【００５９】
幾つかの実施形態を参照して、開示された装置及び方法の原理が図示されそして説明されたが、これらの装置及び方法がそのような原理から逸脱することなしに構成及び詳細において変更し得ることが明らかな筈である。
【図面の簡単な説明】
【００６０】
【図１】図１は、現在開示されたトランジスタ構造の第１の実施形態の断面図である。
【図２】図２は、現在開示されたトランジスタ構造の第２の実施形態の断面図である。
【図３】図３は、現在開示されたトランジスタ構造の第３の実施形態の断面図である。
【図４】図４は、図１に示されたトランジスタ構造に関して、ドレーン−ソース電流（ＩＤＳ）対ドレーン−ソース電圧（ＶＤＳ）をゲート-ソース電圧（ＶＧＳ）の関数として示すグラフである（ゲート-ソース電圧は＋４０Ｖ（最上曲線）から＋２Ｖまで２Ｖステップで変わる。）。
【図５】図５は、図１に示されたトランジスタ構造に関して３つの異なるドレーン−ソース電圧におけるＩＤＳ対ＶＧＳ特性を示すグラフである。
【図６】図６は、図１に示されたトランジスタ構造に関して、透明な薄膜抵抗負荷（Ｒ＝７０ＭΩ）及び電源電圧ＶＤＤ＝４０Ｖを用いた場合のインバータ伝達特性を示すグラフである。
【図７】図７は、図１に示されたトランジスタ構造のソース又はドレーンの部分の光透過特性を示すグラフである。
【図８】図８は、現在開示されたトランジスタ構造の第４の実施形態の断面図である。
【図９】図９は、現在開示されたトランジスタ構造の第５の実施形態の断面図である。
【図１０】図１０は、現在開示されたトランジスタ構造の第６の実施形態の断面図である。
【図１１】図１１は、現在開示されたトランジスタ構造を含むＡＭＬＣＤ用セル回路の一例を示す概略図である。
【図１２】図１２は、現在開示されたトランジスタ構造を含むダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）セル回路の一例を示す概略図である。
【図１３】図１３は、現在開示されたトランジスタ構造を含む論理インバータの一例を示す概略図である。
【図１４】図１４は、現在開示されたトランジスタ構造を含む反転増幅器回路の一例を示す概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成17年1月25日(2005.1.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＺｎＯ、ＳｎＯ２及びＩｎ２Ｏ３から選択された実質的に絶縁性で実質的に透明な材料から構成されるチャネル層と、
実質的に透明な材料から構成され且つチャネル層／ゲート絶縁体層境界面を形成するように前記チャネル層に隣接して配置されたゲート絶縁体層と、
前記チャネル層／ゲート絶縁体層境界面に蓄積するため電子を前記チャネル層に注入することが可能であるソースと、
電子を前記チャネル層から抽出することが可能であるドレーンとを備え、
エンハンスメント・モードで動作するよう構成されている電界効果トランジスタ。
【請求項２】
ゲート電極及び基板を更に備え、
前記ソース、ドレーン、ゲート電極及び基板がそれぞれ、実質的に透明な材料から作られる
請求項１記載の電界効果トランジスタ。
【請求項３】
ゲート電極及び基板を更に備え、
前記ソース、ドレーン、ゲート電極及び基板のうちの少なくとも１つが不透明な材料から作られる
請求項１記載の電界効果トランジスタ。
【請求項４】
前記ゲート絶縁体層がＡｌ２Ｏ３／ＴｉＯ２から構成される請求項１記載の電界効果トランジスタ。
【請求項５】
前記絶縁体層が、Ａｌ２Ｏ３／ＴｉＯ２又はＡｌ２Ｏ３から構成され、
前記ソース、ドレーン、ゲート電極がそれぞれインジウム錫酸化物から構成され、
前記基板がガラスから構成される
請求項２記載の電界効果トランジスタ。
【請求項６】
前記電界効果トランジスタが、電磁スペクトルの可視部分において少なくとも約９０％の光の当該電界効果トランジスタを介した透過率を呈する請求項１記載の電界効果トランジスタ。
【請求項７】
前記チャネル層がイオン打ち込みされていない請求項１記載の電界効果トランジスタ。
【請求項８】
ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３が、或る還元酸素空孔濃度を有する請求項１記載の電界効果トランジスタ。
【請求項９】
実質的に絶縁性のＺｎＯ、実質的に絶縁性のＳｎＯ２、及び実質的に絶縁性のＩｎ２Ｏ３から選択された実質的に透明な材料から構成されるチャネル層であって、前記実質的に絶縁性のＺｎＯ、実質的に絶縁性のＳｎＯ２、及び実質的に絶縁性のＩｎ２Ｏ３は、アニーリングにより生成される、前記チャネル層と、
前記チャネル層に隣接して配置されたゲート絶縁体層と、
ソースと、
ドレーンとを備え、
エンハンスメント・モードで動作するよう構成されている電界効果トランジスタ。
【請求項１０】
前記チャネル層が、ＺｎＯ膜を約１分から約２時間の間約３００℃から約１０００℃の温度で実質的に酸化雰囲気又は実質的に不活性雰囲気でアニーリングすることにより製作された絶縁性ＺｎＯから構成される請求項９記載の電界効果トランジスタ。
【請求項１１】
前記チャネル層が、ドーピングされてないＺｎＯから構成される請求項９記載の電界効果トランジスタ。
【請求項１２】
前記のアニーリングされたＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３が、アニーリングされてないＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３と比較してより低い酸素空孔濃度を有する請求項９記載の電界効果トランジスタ。
【請求項１３】
電界効果トランジスタを動作させる方法であって、
（ｉ）ＺｎＯ、ＳｎＯ２及びＩｎ２Ｏ３から選択された実質的に絶縁性で実質的に透明な材料から構成されるチャネル層と、（ｉｉ）チャネル層／ゲート絶縁体層境界面を形成するように前記チャネル層に隣接して配置されたゲート絶縁体層と、（ｉｉｉ）ソースと、（ｉｖ）ドレーンと、（ｖ）ゲート電極とを含む電界効果トランジスタを設けるステップと、
正電圧を前記ゲート電極に印加して、チャネル層／ゲート絶縁体層境界面に電子の流れを生じさせるステップであって、印加されるべき正電圧が不在の状態では実質的に電流の流れが生じない、前記生じさせるステップと
を備える方法。
【請求項１４】
前記チャネル層／ゲート絶縁体層境界面に流れる電子が、約０．０５ｃｍ２Ｖ−１ｓ−１から約２０ｃｍ２Ｖ−１ｓ−１の実効移動度を有する請求項１３記載の方法。
【請求項１５】
約５Ｖから約４０Ｖの電圧が、前記ゲート電極及びドレーンに印加される請求項１３記載の方法。
【請求項１６】
エンハンスメント・モード電界効果トランジスタを作る方法であって、
ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３をゲート絶縁体層の表面の少なくとも一部分上に被着するステップと、
ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３を約１分から約２時間の間約３００℃から約１０００℃の温度で実質的に酸化雰囲気又は実質的に不活性雰囲気でアニーリングするステップと
を備える方法。
【請求項１７】
ＺｎＯが被着される請求項１６記載の方法。
【請求項１８】
前記ゲート絶縁体層が実質的に透明な材料から構成される請求項１６記載の方法。
【請求項１９】
エンハンスメント・モード電界効果トランジスタを作る方法であって、
ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３をゲート絶縁体層の表面の少なくとも一部分上に被着するステップと、
処理されたＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３が処理されてないＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３と比べてより高い抵抗率及びより低い酸素空孔濃度を有するようにＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３を処理するステップと
を備える方法。
【請求項２０】
請求項１、９、１６及び１９のいずれか一項に従ったエンハンスメント・モード電界効果トランジスタから成るスイッチに結合された少なくとも１つの表示構成要素を備える光電子表示装置。
【請求項２１】
請求項１、９、１６及び１９のいずれか一項に従ったエンハンスメント・モード電界効果トランジスタに結合された実質的に透明なキャパシタを備える実質的に透明なダイナミック・ランダム・アクセス・メモリ・セル。
【請求項２２】
請求項１、９、１６及び１９のいずれか一項に従ったエンハンスメント・モード電界効果トランジスタに結合された負荷デバイスを備える実質的に透明な論理インバータ。
【請求項２３】
請求項１、９、１６及び１９のいずれか一項に従ったエンハンスメント・モード電界効果トランジスタから構成される増幅器。
【請求項２４】
ＺｎＯ、ＳｎＯ２及びＩｎ２Ｏ３から選択される実質的に絶縁性の材料から構成される連続のチャネル層膜と、
各ゲート絶縁体層、ソース及びドレーンが前記連続のチャネル層膜と一緒に個別の電気デバイスを形成するように構成された複数のパターニングされたゲート絶縁体層、ソース及びドレーンとを備え、
前記ゲート絶縁体層が、チャネル層／ゲート絶縁体層境界面を形成するように前記連続のチャネル層膜に隣接して配置される
マイクロエレクトロニック構成体。
【請求項２５】
アクセプタ・ドーパントをＺｎＯに導入するステップを更に備える請求項１７記載の方法。
【請求項２６】
ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３を被着する前記ステップが、少なくとも１つのスパッタ・ガスと、ＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３により形成される膜を変えることができる少なくとも１つのガスとを含む雰囲気の中でＺｎＯ、ＳｎＯ２又はＩｎ２Ｏ３をスパッタリング被着するステップを備える請求項１６記載の方法。
【請求項２７】
前記の膜を変えるガスが、酸化性ガス及びドーパント・ガスから選択された少なくとも１つのガスから構成される請求項２６記載の方法。
【請求項２８】
前記酸化性ガスが酸素から成り、前記ドーパント・ガスが窒素から成る請求項２７記載の方法。
【国際調査報告】
2006502597.tif 000017
2006502597.tif 000018