(57)【要約】本発明は、基板（１）、基板（１）上に位置する少なくとも１つの半導体素子（２）、面（Ｆ）を有するパッド金属（３）、パッド金属（３）と基板（１）との間に位置する複数の金属層（４．ｘ）および複数の金属層（４．ｘ）を互いに分離する複数の絶縁層（５．ｙ）とを備える集積半導体構造に関する。ここで、パッド金属（３）は、少なくとも１つの半導体素子（２）の一部の上方において拡がる。本発明は、パッド金属（３）の面（Ｆ）の下方において、少なくとも最上位に位置する２つの金属層（４．ｘ，４．ｘ−１）は、各々、少なくとも２つの隣接する導体路（４．ｘ．ｚ，４．ｘ−１．ｚ）を含む構造を有するということによって、特徴付けられる。
2006502561.tif 000002
【特許請求の範囲】
【請求項１】
基板（１）と、
該基板（１）上に位置する少なくとも１つの半導体素子（２）と、
面（Ｆ）を有するパッド金属（３）と、
該パッド金属（３）と該基板（１）との間に位置する複数の金属層（４．ｘ）と、
該複数の金属層（４．ｘ）を互いに分離する複数の絶縁層（５．ｙ）とを備え、ここで、該パッド金属（３）は、該少なくとも１つの半導体素子（２）の一部の上方において拡がる、集積半導体構造において、
該パッド金属（３）の該面（Ｆ）の下方において、少なくとも最上位の２つ金属層（４．ｘ，４．ｘ−１）は、各々、少なくとも２つの隣接する導体路（４．ｘ．ｚ，４．ｘ−１．ｚ）を含む構造を有することを特徴とする、集積半導体構造。
【請求項２】
１つの金属層（４．ｘ）の前記導体路（４．ｘ．ｚ）の前記数ｚは、前記パッド金属（３）の前記面（Ｆ）の下方において、２と６との間にあることを特徴とする、請求項１に記載の集積半導体構造。
【請求項３】
１つの金属層（４．ｘ）内において、前記導体路（４．ｘ．ｚ）は、互いに電気的に絶縁されていることを特徴とする、請求項１または２に記載の集積半導体構造。
【請求項４】
１つの金属層（４．ｘ）内において、前記導体路（４．ｘ．ｚ）は、互いに電気的に接続されていることを特徴とする、請求項１〜３のいずれか一項に記載の集積半導体構造。
【請求項５】
１つの金属層（４．ｘ）内において、前記導体路（４．ｘ．ｚ）は、幅（Ｂ）および互いの間隔（Ａ）を有し、ここで、該幅（Ｂ）と該間隔（Ａ）との比率は、３と２０との間にあることを特徴とする、請求項１〜４のいずれか一項に記載の集積半導体構造。
【請求項６】
前記幅（Ｂ）と前記間隔（Ａ）との比率は、１０であることを特徴とする、請求項５に記載の集積半導体構造。
【請求項７】
少なくとも前記パッド金属（３）の前記面（Ｆ）の下方において、前記最上位の金属層（４．ｘ）の前記導体路（４．ｘ．ｚ）と前記その下に位置する金属層（４．ｘ−１）の前記導体路（４．ｘ−１．ｚ）とを電気的に接続する複数のビア（６）が存在し、ここで、該複数のビア（６）は前記絶縁層（５．ｙ−１）を貫通することを特徴とする、請求項１〜６のいずれか一項に記載の集積半導体構造。
【請求項８】
少なくとも前記パッド金属（３）の前記面（Ｆ）の下方において、前記最上位の２つの金属層（４．ｘ，４．ｘ−１）の前記導体路（４．ｘ．ｚ，４．ｘ−１．ｚ）は、複数の開口部（７．ｘ，７．ｘ−１）を有することを特徴とする、請求項１〜７のいずれか一項に記載の集積半導体構造。
【請求項９】
少なくとも前記パッド金属（３）の前記面（Ｆ）の下方において、前記開口部（７．ｘ，７．ｘ−１）は、前記導体路（４．ｘ．ｚ，４．ｘ−１．ｚ）の総面積の５％と３０％との間の総面積を有することを特徴とする、請求項８に記載の集積半導体構造。
【請求項１０】
前記開口部（７．ｘ，７．ｘ−１）は、前記導体路（４．ｘ．ｚ，４．ｘ−１．ｚ）の総面積の２０％の総面積を有することを特徴とする、請求項９に記載の集積半導体構造。
【請求項１１】
前記最上位の２つの金属層（４．ｘ，４．ｘ−１）の前記導体路（４．ｘ．ｚ，４．ｘ−１．ｚ）は、前記最上位の導体路（４．ｘ．ｚ）の前記開口部（７．ｘ）が前記その下に位置する導体路（４．ｘ−１．ｚ）の前記開口部（７．ｘ−１）に対してオフセットするように、互いに配置されることを特徴とする、請求項８〜１０のいずれか一項に記載の集積半導体構造。
【請求項１２】
前記最上位の金属層（４．ｘ）の前記導体路（４．ｘ．ｚ）は、前記その下に位置する金属層（４．ｘ−１）の前記導体路（４．ｘ−１．ｚ）の上方において、ほぼ同一形状にて位置することを特徴とする、請求項８〜１１のいずれか一項に記載の集積半導体構造。
【請求項１３】
前記最上位の金属層（４．ｘ）の前記導体路（４．ｘ．ｚ）は、前記その下に位置する金属層（４．ｘ−１）の前記導体路（４．ｘ−１．ｚ）に対してオフセットして位置することを特徴とする、請求項８〜１２のいずれか一項に記載の集積半導体構造。
【請求項１４】
前記金属層（４．ｘ）は、少なくともその大部分において、十分硬い金属からなることを特徴とする、請求項１〜１３のいずれか一項に記載の集積半導体構造。
【請求項１５】
前記金属は、アルミニウム、銅、タングステン、モリブデン、銀、金、白金、あるいはそれらの合金を含むことを特徴とする、請求項１４に記載の集積半導体構造。
【請求項１６】
前記パッド金属（３）の前記面（Ｆ）は、１つの金属層（４．ｘ）内において少なくとも５０％金属からなる領域を覆うことを特徴とする、請求項１〜１５のいずれか一項に記載の集積半導体構造。
【請求項１７】
前記金属は、前記パッド金属（３）の前記面（Ｆ）の下方において、均一に分散されていることを特徴とする、請求項１６に記載の集積半導体構造。
【請求項１８】
前記パッド金属（３）と前記最上位の金属層（４．ｘ）との間に位置する、最上位の絶縁層（５．ｙ）が提供され、ここで、該最上位の絶縁層（５．ｙ）は第１の厚さ（Ｄ１）を有し、前記最上位の金属層（４．ｘ）は第２の厚さ（Ｄ２）を有し、かつ該２つの厚さ（Ｄ１，Ｄ２）の比率は、１と５との間にあることを特徴とする、請求項１〜１７のいずれか一項に記載の集積半導体構造。
【請求項１９】
前記パッド金属（３）と前記最上位の金属層（４．ｘ）との間に位置する、最上位の絶縁層（５．ｙ）が提供され、ここで、該最上位の絶縁層（５．ｙ）は第１の厚さ（Ｄ１）を有し、前記パッド金属（３）はさらなる厚さ（Ｄ３）を有し、かつ該２つの厚さ（Ｄ１，Ｄ３）の比率は、０．５と３との間にあることを特徴とする、請求項１〜１８のいずれか一項に記載の集積半導体構造。
【請求項２０】
前記金属層（４．ｘ）の前記数ｘは、３と１１との間にあることを特徴とする、請求項１〜１９のいずれか一項に記載の集積半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板、基板上に位置する少なくとも１つの半導体素子、面を有するパッド金属、パッド金属と基板との間に位置する複数の金属層、および複数の金属層を互いに分離する複数の絶縁層とを備え、ここで、パッド金属は、少なくとも１つの半導体素子の一部の上方において拡がる、集積半導体構造に関する。
【背景技術】
【０００２】
そのような類の半導体構造は、例えば米国特許第６，２０７，５４７号により知られている。
【０００３】
集積半導体構造の製造の際の重要な局面は、半導体構造内に位置する半導体素子の電気的接続（ボンディング）にある。ここでは、パッケージ接点（ピン）と半導体素子との電気的接続は、ボンディングパッドを介して形成される。ボンディングパッドは、半導体素子および金属層と電気的に接続可能な金属性の領域（パッド金属）である。実施されているボンディング工程によると、パッド金属は、その下に位置する半導体素子の寸法と比較して、半導体構造内において比較的大きな面積を占める。そのため、パッド金属は、チップ面において大きな領域を覆う。その結果、パッド金属の下に位置する領域は、チップ体積のかなりの部分を成している。
【０００４】
半導体構造のボンディングの際に、大きな機械的荷重がパッド金属上にかかる。この機械的荷重は、パッド金属の下に位置する構造を損傷するという危険性をはらむ。そのため、パッド金属の直下を走る最上位の絶縁層は、半導体構造の保護材の損傷に起因して、リーク電流を発生させる裂け目を保有し得る。他方、例えば、比較的薄いゲート酸化物を有するＭＯＳトランジスタのような能動的構造の半導体素子は、信頼性の観点から、強い圧力から保護されねばならない。そのため、損傷を回避するために、以前にはパッド金属の下にはいかなる半導体素子も配置されていなかった。これは、チップ面積の非常に大きなロスを受け入れることとなっていた。
【０００５】
欧州特許出願公開第１０１７０９８Ａ２号は、圧力吸収金属層と機械的に強固な電気的絶縁層との組み合わせを提案している。こられの層は十分な厚さを有しているため、少なくとも半導体素子の一部は、パッド金属の直下に配置され得る。しかしながら、これによって削減されるチップ表面積はごくわずかである。
【０００６】
前記米国特許第６，２０７，５４７号によって、補強とパッド金属下に位置する能動回路の保護のために、パッド金属と最上位の金属平面との間にパターニングされた中間層を挿入することが知られている。これにより、例えばＭＯＳトランジスタのようなゲート酸化物を有する構造が、パッド金属の直下に配置され得る。しかしながら、そのようなパターニングされた中間層は、特別でかつ複雑な製造プロセスを要求する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そのため、本発明の課題は、パッド金属下に配置され得る半導体素子の使用において、いかなる制限も受けず、かつ簡略化された製造プロセスを可能とする半導体構造を提示することにある。
【課題を解決するための手段】
【０００８】
本発明によれば、上記課題は、冒頭に記載した態様の集積半導体構造によって解決される。ここでは、パッド金属の面の下方において、少なくとも最上位の２つの金属層は、各々、少なくとも２つの隣接する導体路を含む構造を有する。
【０００９】
本発明は、パッド金属の直下に位置する最上位の２つの金属層の適正な配置（レイアウト）によって、集積半導体構造の製造プロセスの変更を伴わずに、緩衝および強固構造が形成され得るという認識に基づく。さらに、発明者は、この半導体構造により高められた強固性によって、いかなる形態の半導体素子もパッド金属面の下方に配置され得ることを認識した。
【００１０】
従来知られた形成と異なり、本発明による導体路は電気的な使用が可能であり、かつ強固性の向上に役立つのみではない。すなわち、パッド金属下を走る導体路は、半導体構造への１つあるいは様々な電位への接続を有する。典型的には、パッド金属下を走る導体路は、その下に位置する半導体素子（例えば、トランジスタ）用の電力供給線として使用される。
【００１１】
技術に応じて、金属層の数は、３と１１との間であり得る。目下の０．１３μｍＣＭＯＳ技術においては、４と８との間の層数の金属層が使用される。
【００１２】
本発明による半導体構造の形態において、少なくともパッド金属面の下方において、金属層内の導体路の数は、パッド金属の大きさおよび拡がりに応じて、２と６との間で提供される。
【００１３】
本発明によれば、１つの金属層内において、導体路は電気的に互いに絶縁され得る。
【００１４】
さらなる展開において、１つの金属層内の導体路は電気的に互いに接続される。さらに、パッド金属面の下方において２つ以上の導体路が存在する場合、１つの金属層内において、個々の導体路は他の導体路と電気的に絶縁され得る。その際、他の導体路は電気的に接続され得る。
【００１５】
また、少なくともパッド金属面の下方の小さい領域において、もっぱら強固機能を有し、電位に対していかなる電気的接続も有しない、いわゆるダミー構造を組み入れることも考えられ得る。もっとも、この形成は電気的に有用な面積のロスを伴う。
【００１６】
パッド金属下に位置する構造の機械的荷重を防御するさらなる有用な形態は、導体路が互いに余裕の間隔を有するように十分幅広く実施されることを、提供する。本発明によれば、導体路の幅と互いの間隔との比率は、３と２０との間にあり、好ましくは、その比率は、１０である。少なくとも最上位の２つの金属層は、いかなる不必要なプロセス導入の要求もなく、緩衝効果を得るために、幅広い導体路として実施される。
【００１７】
発明による半導体構造の特に有用なさらなる形態では、少なくともパッド金属面の下方において、最上位の金属層の導体路とその下に位置する金属層の導体路とを電気的に接続する複数のビアが提供される。ここで、複数のビアは最上位の２つの金属層間の絶縁層を垂直に貫通する。複数のビアは、一方で、機械的圧力によって引き起こされ得るような２つの金属層間において偶発的に発生する短絡の際にも、半導体素子が動作することを保証する。他方で、複数のビアは、集積半導体構造を追加的に強化する。
【００１８】
最適な強化と緩衝は、適正なビアの形成によって達成され得る。好ましくは、パッド金属面の下方において、多数のビアが最上位の２つの金属層間に分散される。その際、多数のビアは、互いに直列に配置されるか、あるいは互いオフセットして配置される。それによって、発生した圧力は、可能な限り大きな面積に分散される。
【００１９】
発明による集積半導体構造の他の有用なさらなる形態は、少なくともパッド金属面の下方において、最上位の２つの金属層の導体路は、複数の開口部を有することを提供する。これらの開口部は、例えば酸化シリコンあるいは窒化シリコン等の絶縁層を形成する材料と同一の材料によって充填され得る。また、それにより、集積半導体構造の追加的な強化が達成される。
【００２０】
発明による集積半導体構造の他のさらなる形態において、複数の開口部は、少なくともパッド金属面の下方において、導体路の総面積の５％と３０％との間の総面積を有する。好ましくは、導体路は２０％の開口部を含む。
【００２１】
本発明によれば、発生した圧力に対する集積半導体構造の強度の増強は、最上位の２つ金属層の導体路が、最上位の導体路の開口部がその下に位置する導体路の開口部に対してオフセットするように配置されることによって、達成される。このオフセット配置は、大きな緩和量を保証する。
【００２２】
発明による集積半導体構造の他の実施において、最上位の金属層の導体路は、その下に位置する金属層の導体路の上方において、ほぼ同一形状にて位置する。
【００２３】
好ましくは、最上位の金属層の導体路は、その下に位置する金属層の導体路に対してオフセットされて位置する。それにより、非常に効果的な緩衝が形成される。この場合、互いの側方でのオフセットは最大であり得る。このときまた、１つの金属層の互いに隣接する２つの導体路は、例えばその上方に位置する導体路によって部分的に覆われる。
【００２４】
本発明による集積半導体構造のさらなる有用な形態は、金属層が、少なくともその大部分において、十分硬い金属からなることを提供する。これにより、機械的荷重によって金属層の厚さが減少すること、あるいは金属層の上に位置する絶縁層が金属層の下に位置する絶縁層まで押し曲げられるということが、回避され得る。
【００２５】
典型的には、金属は、アルミニウム、銅、タングステン、モリブデン、銀、金、白金、あるいはそれらの合金である。
【００２６】
他のさらなる形態においては、パッド金属の面は、１つの金属層内において少なくとも５０％金属からなる領域を覆う。さらに、好ましくは、導体路（開口部を含まず）の金属領域は、付加的に挿入されたダミー金属構造をも含む。
【００２７】
集積半導体構造の特に強固な形態では、金属は、パッド金属の面の下方において、均一に分散されている。また、好ましくは、金属からなる導体路、ならびに導体路内の開口部および隣接する導体路間の電気的接続は、パッド金属面の下で、均一に分散される。
【００２８】
好ましくは、パッド金属と最上位の金属層との間に最上位の絶縁層が提供される。ここで、最上位の絶縁層は、第１の厚さ（Ｄ１）を有し、最上位の金属層は第２の厚さ（Ｄ２）を有し、かつ２つの厚さ（Ｄ１，Ｄ２）の比率は、１と５との間にある。これによって、最上位の絶縁層内の裂け目の危険性が低減され、かつそれによる最上位の絶縁層の下に位置する半導体素子の保護が向上される。
【００２９】
発明による集積半導体構造の他のさらなる展開は、最上位の絶縁層は第１の厚さ（Ｄ１）を有し、パッド金属（３）は厚さ（Ｄ３）を有し、かつ該２つの厚さ（Ｄ１，Ｄ３）の比率は、０．５と３との間にあることを提供する。
【発明を実施するための最良の形態】
【００３０】
以下に、本発明は、添付の図面を参照してより詳細に説明される。
【００３１】
半導体構造は、面Ｆおよび厚さＤ３を有するパッド金属３（例えば、厚いアルミニウム層）、保護膜８、基板１、例えばトランジスタ２である基板上に位置する半導体素子２（ここでトランジスタ２は、パッド金属３の面Ｆの下方に配置される）、複数の金属層（４．ｘ）、ならびに金属層（４．ｘ）を互いに分離する複数の絶縁層（５．ｙ）を含む。概略的に示された図１において、理解を容易にするために、第1の金属層（４．１）および最上位の２つの金属層（４．ｘ，４．ｘ−１）のみが示される。ここで、目下の利用可能な技術に応じて、金属層（４．ｘ）は１１層まで積層配置され得る。
【００３２】
ボンディングの際、あるいは半導体構造の試験の際に発生する機械的圧力を防御するために、パッド金属３およびパッド金属３の直下に位置する最上位の絶縁層（５．ｙ）は、十分厚く設計される。最上位の絶縁層（５．ｙ）は厚さＤ１を有し、好ましくは、その厚さＤ１は、最上位の金属層（４．ｘ）の厚さＤ２の1倍と５倍との間であり、かつパッド金属３の厚さＤ３の０．５倍と３倍との間である。
【００３３】
最上位の２つの金属層（４．ｘ，４．ｘ−１）は、絶縁層（５．ｙ−１）によって互いに分離されている。ビア６はこの絶縁層（５．ｙ−１）を垂直に貫通し、最上位の金属層（４．ｘ）とその下に位置する金属層（４．ｘ−１）とを電気的に接続する。特に、パッド金属３の面Ｆの下方の領域において、複数のビア６が２つの金属層（４．ｘ，４．ｘ−１）間に配置されている。この形態は、発生する機械的荷重に対してトランジスタ２を十分保護する。
【００３４】
図２は、パッド金属の面の直下に位置する最上位の２つの金属層の領域内における、本発明による集積半導体構造の一部を斜視的に示す。最上位の金属層の導体路（４．ｘ．ｚ）は開口部（７．ｘ）を有し、また、その下に位置する金属層の導体路（４．ｘ−１．ｚ）も、開口部（７．ｘ−１）を有する。導体路（４．ｘ．ｚ）の開口部（７．ｘ）がその下に位置する導体路（４．ｘ−１．ｚ）の開口部（７．ｘ−１）に対してオフセットして配置される。そのため、開口部（７．ｘ，７．ｘ−１）は直接重なり合うことなく位置する。さらに、２つの導体路（４．ｘ．ｚ，４．ｘ−１．ｚ）は、垂直に走るビア６によって電気的に接続される。荷重に対して可能な限り高い強度を保証するために、可能な限り多くのビア６が、特にパッド金属の下方に配置される。
【００３５】
開口部（７．ｘ）およびビア６の他の配置は、当業者の知識と技能によりもたらされる。
【００３６】
図３は、パッド金属３および隣接するパッド金属３を伴う本発明による集積半導体構造の平面図を示す。パッド金属３の下方の領域において、４本の導体路（４．ｘ．１〜４．ｘ．４）が走る。５本目の導体路（４．ｘ．５）がパッド金属３の領域外において走る。個々の導体路（４．ｘ．ｚ）とその幅Ｂとの間に、明らかに間隔Ａが認識される。図３に示されないが、トランジスタあるいはダイオードのような半導体素子が、同様に、パッド金属３の下に位置している。
【００３７】
総じて、本発明によって、費用のかかるプロセス変更あるいはプロセス拡張を伴うことなく、適正な緩衝および強化構造が提供される。それによって、ボンディングの際、あるいは試験の際に生じるような荷重によって半導体素子が損傷されるリスクを伴わずに、あらゆる種類の電気的半導体素子をパッド金属の下方に配置することが可能となる。さらに、パッド金属の下方の領域が、例えば、電力供給配線のために使用され得る。
【図面の簡単な説明】
【００３８】
【図１】発明による集積半導体構造の一実施例の断面図である。
【図２】図１の最上位の２つの金属層の一部を示す斜視図である。
【図３】パッド金属および導体路を伴う本発明による集積半導体構造の平面図である。
【図１】
2006502561.tif 000003
【図２】
2006502561.tif 000004
【図３】
2006502561.tif 000005
【手続補正書】
【提出日】平成16年4月22日(2004.4.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板（１）と、
該基板（１）上に位置する少なくとも１つの半導体素子（２）と、
面（Ｆ）を有するパッド金属（３）と、
該パッド金属（３）と該基板（１）との間に位置する複数の金属層（４．ｘ）と、
該複数の金属層（４．ｘ）を互いに分離する複数の絶縁層（５．ｙ）とを備え、ここで、該パッド金属（３）は、該少なくとも１つの半導体素子（２）の一部の上方において拡がり、さらにここで、該パッド金属（３）の該面（Ｆ）の下方において、少なくとも最上位の２つの金属層（４．ｘ，４．ｘ−１）は、各々、少なくとも２つの隣接する導体路（４．ｘ．ｚ，４．ｘ−１．ｚ）を含む構造を有する、集積半導体構造において、
少なくとも該パッド金属（３）の該面（Ｆ）の下方において、該最上位の２つの金属層（４．ｘ，４．ｘ−１）の該導体路（４．ｘ．ｚ，４．ｘ−１．ｚ）は、複数の開口部（７．ｘ，７．ｘ−１）を有し、そして
該最上位の２つの金属層（４．ｘ，４．ｘ−１）の該導体路（４．ｘ．ｚ，４．ｘ−１．ｚ）は、該最上位の導体路（４．ｘ．ｚ）の該開口部（７．ｘ）が該その下に位置する導体路（４．ｘ−１．ｚ）の該開口部（７．ｘ−１）に対してオフセットするように、互いに配置されることを特徴とする、集積半導体構造。
【請求項２】
１つの金属層（４．ｘ）の前記導体路（４．ｘ．ｚ）の前記数ｚは、前記パッド金属（３）の前記面（Ｆ）の下方において、２と６との間にあることを特徴とする、請求項１に記載の半導体構造。
【請求項３】
１つの金属層（４．ｘ）内において、前記導体路（４．ｘ．ｚ）は、互いに電気的に絶縁されていることを特徴とする、請求項１または２に記載の半導体構造。
【請求項４】
１つの金属層（４．ｘ）内において、前記導体路（４．ｘ．ｚ）は、互いに電気的に接続されていることを特徴とする、請求項１〜３のいずれか一項に記載の半導体構造。
【請求項５】
１つの金属層（４．ｘ）内において、前記導体路（４．ｘ．ｚ）は、幅（Ｂ）および互いの間隔（Ａ）を有し、ここで、該幅（Ｂ）と該間隔（Ａ）との比率は、３と２０との間にあることを特徴とする、請求項１〜４のいずれか一項に記載の半導体構造。
【請求項６】
前記幅（Ｂ）と前記間隔（Ａ）との比率は、１０であることを特徴とする、請求項５に記載の半導体構造。
【請求項７】
少なくとも前記パッド金属（３）の前記面（Ｆ）の下方において、前記最上位の金属層（４．ｘ）の前記導体路（４．ｘ．ｚ）と前記その下に位置する金属層（４．ｘ−１）の前記導体路（４．ｘ−１．ｚ）とを電気的に接続する複数のビア（６）が存在し、ここで、該複数のビア（６）は前記絶縁層（５．ｙ−１）を貫通することを特徴とする、請求項１〜６のいずれか一項に記載の半導体構造。
【請求項８】
少なくとも前記パッド金属（３）の前記面（Ｆ）の下方において、前記開口部（７．ｘ，７．ｘ−１）は、前記導体路（４．ｘ．ｚ，４．ｘ−１．ｚ）の総面積の５％と３０と％の間の総面積を有することを特徴とする、請求項１〜７のいずれか一項に記載の半導体構造。
【請求項９】
前記開口部（７．ｘ，７．ｘ−１）は、前記導体路（４．ｘ．ｚ，４．ｘ−１．ｚ）の総面積の２０％の総面積を有することを特徴とする、請求項１〜８のいずれか一項に記載の半導体構造。
【請求項１０】
前記最上位の金属層（４．ｘ）の前記導体路（４．ｘ．ｚ）は、前記その下に位置する金属層（４．ｘ−１）の前記導体路（４．ｘ−１．ｚ）の上方において、ほぼ同一形状にて位置することを特徴とする、請求項１〜９のいずれか一項に記載の半導体構造。
【請求項１１】
前記最上位の金属層（４．ｘ）の前記導体路（４．ｘ．ｚ）は、前記その下に位置する金属層（４．ｘ−１）の前記導体路（４．ｘ−１．ｚ）に対してオフセットして位置することを特徴とする、請求項１〜１０のいずれか一項に記載の半導体構造。
【請求項１２】
前記金属層（４．ｘ）は、少なくともその大部分において、十分硬い金属からなることを特徴とする、請求項１〜１１のいずれか一項に記載の半導体構造。
【請求項１３】
前記金属は、アルミニウム、銅、タングステン、モリブデン、銀、金、白金、あるいはそれらの合金を含むことを特徴とする、請求項１２に記載の半導体構造。
【請求項１４】
前記パッド金属（３）の前記面（Ｆ）は、１つの金属層（４．ｘ）内において少なくとも５０％金属からなる領域を覆うことを特徴とする、請求項１〜１３のいずれか一項に記載の半導体構造。
【請求項１５】
前記金属は、前記パッド金属（３）の前記面（Ｆ）の下方において、均一に分散されていることを特徴とする、請求項１４に記載の半導体構造。
【請求項１６】
前記パッド金属（３）と前記最上位の金属層（４．ｘ）との間に位置する、最上位の絶縁層（５．ｙ）が提供され、ここで、該最上位の絶縁層（５．ｙ）は第１の厚さ（Ｄ１）を有し、前記最上位の金属層（４．ｘ）は第２の厚さ（Ｄ２）を有し、かつ該２つの厚さ（Ｄ１，Ｄ２）の比率は、１と５との間にあることを特徴とする、請求項１〜１５のいずれか一項に記載の半導体構造。
【請求項１７】
前記パッド金属（３）と前記最上位の金属層（４．ｘ）との間に位置する、最上位の絶縁層（５．ｙ）が提供され、ここで、該最上位の絶縁層（５．ｙ）は第１の厚さ（Ｄ１）を有し、前記パッド金属（３）はさらなる厚さ（Ｄ３）を有し、かつ該２つの厚さ（Ｄ１，Ｄ３）の比率は、０．５と３との間にあることを特徴とする、請求項１〜１６のいずれか一項に記載の半導体構造。
【請求項１８】
前記金属層（４．ｘ）の前記数ｘは、３と１１との間にあることを特徴とする、請求項１〜１７のいずれか一項に記載の半導体構造。
【国際調査報告】
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