(57)【要約】自動利得制御回路は、第１の利得係数（ｇ）を決定するための利得決定回路（Ｂ２）と、第１の利得係数（ｇ）を用いて入力信号（Ｓ１）の振幅を制御して利得制御された信号（Ｓ３）を供給する第１の利得制御器（Ｂ３）とを有している。所定の限られたダイナミックレンジを有する処理回路（Ｂ１；Ｂ１，Ｂ１１）は、利得制御された信号（Ｓ３）を処理して、出力信号（Ｓ４；Ｓ２）を得る。自動利得制御回路は、上記第１の利得係数（ｇ）と、第２の利得係数（ｄｇ）の時間変動を規定する入力パラメータ（ＤＬ，ＴＲ，ＤＶ）とに基づいて、第２の利得係数（ｄｇ）を決定する補償回路（Ｂ５）と、第２の利得係数（ｄｇ）を受けて、第１の利得係数（ｇ）の変動に起因する上記利得制御された信号（Ｓ３）の振幅変化が実質的に補償される補償出力信号（Ｓ２）を得る第２の利得制御器（Ｂ１；Ｂ１０）とを更に備えている。
2006524462.tif 000002
【特許請求の範囲】
【請求項１】
所定の限られたダイナミックレンジを有する処理回路と自動利得制御回路とを備えた装置であって、
前記自動利得制御回路は、
第１の利得係数を決定するための利得決定回路と、
前記第１の利得係数を用いて入力信号の振幅を制御して前記処理回路に対して利得制御された信号を供給する第１の利得制御器と、
前記第１の利得係数と、第２の利得係数の時間変動を規定する入力パラメータとに基づいて、第２の利得係数を決定するための補償回路と、
前記第１の利得係数の変動に起因する前記利得制御された信号の振幅変化が実質的に補償される補償出力信号を得るために、前記処理回路の出力信号および前記第２の利得係数を受ける第２の利得制御器と、を備える装置。
【請求項２】
前記処理回路は、前記利得制御された信号をデジタル信号に変換するためのアナログ−デジタル変換器を備え、
前記処理回路の出力信号がデジタル信号であり、前記補償出力信号が、補償されたデジタル信号ある、請求項１に記載の装置。
【請求項３】
前記利得決定回路は、前記利得制御された信号および／または前記デジタル信号を受けるための入力部と、前記第１の利得係数を供給するための出力部とを有し、前記第１の利得係数は、前記アナログ−デジタル変換器の動作範囲内に適合する前記利得制御された信号の振幅を得るように決定される、請求項２に記載の装置。
【請求項４】
前記利得決定回路は、ステップ状に前記第１の利得係数を適合させるように構成されている、請求項３に記載の装置。
【請求項５】
前記ステップが数字２の累乗を含んでいる、請求項４に記載の装置。
【請求項６】
前記補償回路は、前記利得制御された信号と前記補償出力信号との間で時間遅延を引き起こす前記処理回路の処理時間を実質的に補償するために、前記第１の利得係数の変化に応じて前記第２の利得係数の変化の開始時点を遅らせるための遅延回路を備えている、請求項１に記載の装置。
【請求項７】
前記補償回路は、前記第２の利得係数の時間変動の波形を生成するための波形生成回路を備えている、請求項１に記載の装置。
【請求項８】
前記波形生成回路は、帯域幅制限回路、または、線形補間回路、または、高次補間回路、または、テーブルルックアップ回路、または、ラインドローイングアルゴリズム回路を備えている、請求項７に記載の装置。
【請求項９】
前記補償回路は、前記第２の利得係数のＤＣオフセットを生成して前記補償出力信号の静的レベル偏差を実質的に補償するためのレベル適合回路を備えている、請求項１に記載の装置。
【請求項１０】
前記アナログ−デジタル変換器がシングルビットシグマ−デルタタイプである、請求項２に記載の装置。
【請求項１１】
前記アナログ−デジタル変換器は、前記デジタル信号の利得を制御して前記補償されたデジタル信号を供給するための前記第２の利得制御器を備えている、請求項２に記載の装置。
【請求項１２】
前記第２の利得制御器は、前記アナログ−デジタル変換器によって供給される前記デジタル信号の利得を制御するように構成されている、請求項２に記載の装置。
【請求項１３】
前記処理回路は、前記アナログ−デジタル変換器によって供給される前記デジタル信号を処理することにより処理されたデジタル信号を得るデジタル処理回路を備え、
前記第２の利得制御器は、前記第２の利得係数を用いて前記処理されたデジタル信号の利得を制御するように構成されている、請求項２に記載の装置。
【請求項１４】
前記アナログ−デジタル変換器と前記デジタル処理回路との間に配置されるデジタル利得制御器を更に備え、このデジタル利得制御器は、更なるデジタル利得係数によって制御される、請求項１３に記載の装置。
【請求項１５】
前記入力信号として供給される基準信号を生成し、
所定の量を用いて前記第１の利得係数を適合させ、
複数の前記入力パラメータからなる第１の組を供給し、
前記補償出力信号の振幅の変化が生じるかどうかをチェックし、
前記補償出力信号の振幅の変化が実質的に生じなくなるまで、前記入力パラメータのうちの少なくとも１つを適合させ、
最終的に、通常動作中の使用のために、決定された前記複数の入力パラメータを記憶する、
ことを試験期間中に繰り返すように構成された自動較正回路を更に備えている、請求項１に記載の装置。
【請求項１６】
所定の限られたダイナミックレンジを有する処理回路を備える装置における自動利得制御方法であって、
第１の利得係数を決定し、
前記第１の利得係数を用いて入力信号の振幅を制御して、前記処理回路に対して利得制御された信号を供給し、
前記第１の利得係数と、第２の利得係数の時間変動を規定する入力パラメータとに基づいて、第２の利得係数を決定し、
前記第２の利得係数を用いて前記処理回路の出力信号を制御し、前記第１の利得係数の変動に起因する前記利得制御された信号の振幅変化が実質的に補償される補償出力信号を得ることを具備する自動利得制御方法。
【請求項１７】
前記入力信号として供給される基準信号を生成し、
所定の量を用いて前記第１の利得係数を適合させ、
前記入力パラメータの第１の組を供給し、
前記補償出力信号の振幅の変化が生じるかどうかをチェックし、
前記補償出力信号の振幅の変化が実質的に生じなくなるまで、前記入力パラメータのうちの少なくとも１つを適合させ、
最終的に、通常動作中の使用のために、決定された前記入力パラメータを記憶する、
ことを試験期間中に繰り返す自動較正回路を更に備えている、請求項１６に記載の自動利得制御方法。
【請求項１８】
所定の限られたダイナミックレンジを有する処理回路と自動利得制御回路とを備えるオーディオ機器であって、
前記自動利得制御回路は、
第１の利得係数を決定するための利得決定回路と、
前記第１の利得係数を用いて入力信号の振幅を制御して前記処理回路に対して利得制御された信号を供給する第１の利得制御器と、
前記第１の利得係数と、前記第２の利得係数の時間変動を規定する入力パラメータとに基づいて、第２の利得係数を決定するための補償回路と、
前記処理回路の出力信号および前記第２の利得係数を受けて、前記第１の利得係数の変動に起因する前記利得制御された信号の振幅変化が実質的に補償される補償出力信号を得る第２の利得制御器とを備えるオーディオ機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の限られたダイナミックレンジを有する処理回路と自動利得制御回路とを備える装置、自動利得制御方法、そのような装置を備えるオーディオ機器に関する。
【背景技術】
【０００２】
米国特許出願第５，３８９，９２７号は、非常に多大な入力信号によって１つのステージのダイナミックレンジを超えることにより引き起こされる１または複数のステージの飽和を防止するために、自動利得制御（ＡＧＣ）が受信器に一般的に使用されることを開示している。また、この従来技術は、フロントエンド利得およびデジタル利得を制御するためにＡＧＣ技術をデジタル受信器に対して同様に適用することも良く知られていることを更に開示している。フロントエンド利得の制御は、デジタル受信器におけるアナログ−デジタル変換器（ＡＤＣ）の不十分なダイナミックレンジの問題を解消する。
【０００３】
また、米国特許出願第５，３８９，９２７号は、アンテナで受信した信号強度に応じたレベルをアナログ信号に供給するフロントエンドを有するそのようなデジタル受信器において、ＡＤＣが、フロントエンドによって供給されるアナログ入力信号を、アナログ信号のデジタル表示であるデジタル信号に変換することを開示している。検出器は、デジタル信号の現在の信号振幅を検出するとともに、ＡＤＣの動作範囲内の振幅を有する制御されたアナログ信号を得るためにステップ状にアナログ入力信号の振幅を制御する振幅制御器に対して制御信号を供給する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、自動利得制御動作に起因する制御された入力信号の振幅変化時に、入力信号の振幅に良く似た出力信号の信号振幅を生成する自動利得制御器を提供することである。
【課題を解決するための手段】
【０００５】
この目的のため、装置は、所定の限られたダイナミックレンジを有する処理回路と自動利得制御回路とを備え、
上記自動利得制御回路は、
第１の利得係数を決定するための利得決定回路と、
上記第１の利得係数を用いて入力信号の振幅を制御し、上記処理回路に対して利得制御された信号を供給する第１の利得制御器と、
上記第１の利得係数と、第２の利得係数の時間変動を規定する入力パラメータとに基づいて、第２の利得係数を決定するための補償回路と、
上記処理回路の出力信号および上記第２の利得係数を受けて、上記第１の利得係数の変動に起因する上記利得制御された信号の振幅変化が実質的に補償される補償出力信号を得る第２の利得制御器とを備えている。
【０００６】
本発明に係る自動利得制御回路を有する装置は、利得制御された信号を供給するために、第１の利得係数を用いて入力信号の振幅を制御する。処理回路は、利得制御された信号を処理して、処理信号を生成する。第２の利得制御器は、第２の利得係数を用いて上記処理信号の利得を制御することにより、第１の利得係数の変動に起因する上記利得制御された信号の振幅変化が実質的に補償される補償出力信号を得る。第２の利得係数は、第１の利得係数と、第２の利得係数の時間変動を規定する入力パラメータとに基づいている。したがって、特定の時点に第１の利得係数が変化すると、移行期間中に入力信号が変化しない場合にのみ補償出力信号の振幅が略一定となるように第２の利得係数が適合される。より一般的には、補償出力信号は、それが入力信号にうまく従うことによって、第１の利得係数の変動によって殆ど乱されないように補償される。これは、オーディオ用途において特に重要である。補償出力信号の振幅の任意の乱れは、それが一時的なものであっても、信号の可聴歪みを生じさせる。第１の利得係数は、入力信号の振幅を変化させるために自動利得制御回路に対して供給されるとともに、入力信号の振幅の変化の時点および／または大きさを示すために補償回路に対して供給される。
【０００７】
従来技術の米国特許出願第５，３８９，９２７号は、アナログ信号振幅を２の因数（factors）で制御する。制御されたアナログ信号の振幅変化の反対方向でデジタル信号が２の因数（factors）で制御されると、振幅適合中におけるアナログ信号とデジタル信号との間の差はかなり小さい。しかしながら、制御されたアナログ信号の振幅が変動すると、デジタル信号の波形は、アナログ入力信号の振幅から一時的にそれる（deviates）。これにより、制御されたアナログ信号の振幅のステップ変化が必要とされる度に、可聴歪みが生じる。音質を劣化させるこの可聴歪みは、フィルタ処理する必要がある。
【０００８】
本発明の一実施形態において、処理回路はアナログ−デジタル変換器ＡＤＣを備えている。本発明に係る自動利得制御回路を備えた装置は、第１の利得係数を用いてアナログ入力信号の振幅を制御し、それにより利得制御されたアナログ信号を供給する。第１の利得係数は、デジタル信号の現在の信号振幅がＡＤＣの入力範囲を超えないように決定される。ＡＤＣは、利得制御されたアナログ信号をデジタル信号に変換する。第２の利得制御器は、第２の利得係数を用いてデジタル信号の利得を制御し、それにより第１の利得係数の変動に起因する上記利得制御されたアナログ信号の振幅変化が実質的に補償される補償デジタル信号を得る。第２の利得係数は、第１の利得係数と、第２の利得係数の時間変動を規定する入力パラメータとに基づいている。したがって、補償デジタル信号は、それがアナログ入力信号にうまく従い、したがって第１の利得係数の変動によって殆ど乱されないように補償される。
【０００９】
デジタル信号の現在の信号振幅とは、デジタル信号が有している或いは有していると期待される最大値のことである。デジタル信号ワードのビットは、アナログ−デジタル変換器によって直接にパラレルに生成されても良く、また、アナログ−デジタル変換器がワードのビットをシリアルに供給することも可能である。
【００１０】
本発明に係る実施形態において、利得制御器は、ＡＤＣの動作範囲内に適合する入力信号を供給し、したがって、アナログ入力信号の非常に大きな振幅がアナログ−デジタル変換によって切り取られる或いはＡＤＣの大部分の範囲が使用されないことを防止する。
【００１１】
本発明に係る一実施形態においては、第１の利得係数がステップ状に適合される。これは、連続的に変化し得る第１の利得係数を考慮に入れるよりも簡単である。
【００１２】
本発明に係る一実施形態において、第１の利得係数は、２の累乗（power of 2）でステップ状に変化される。これにより、非常に簡単なビットシフトによりデジタル振幅を変えることができる。
【００１３】
本発明に係る一実施形態において、遅延回路は、処理回路の出力信号の振幅の制御の開始時点を遅らせる。第１の利得係数が変化すると、アナログ利得が直ちに適合される。しかしながら、第２の利得は直ちに適合されるべきではない。処理回路の出力信号においてアナログ利得の適合が顕著になるまでには、ある時間を要する。この遅延は、利得制御された信号と補償デジタル信号との間で処理回路の処理時間によって引き起こされる。したがって、第２の利得係数は、この遅延の後に変化し始めなければならない。処理回路がＡＤＣを備えている場合、第２の利得係数は、デジタル利得係数とも称される。
【００１４】
本発明に係る一実施形態において、補償回路は、第２の利得係数の時間変動を決定する波形を生成する波形生成回路を備えている。第１の利得係数がステップ状に変化する場合、利得制御された信号の振幅はステップ状に変化するであろう。しかしながら、処理回路の出力信号の振幅は、ステップ状に変化しない。処理回路（ＡＤＣを備えていても良く、また、随意的には、デジタルフィルタ等の他のデジタル回路を備えていても良い）によって、利得制御された信号のステップ変動は、例えば帯域幅制限に起因して経時的に損なわれる（smeared out）ようになる。そのため、利得制御された信号のステップ変化によって殆ど乱されない補償信号の振幅が必要とされる場合、第２の利得は、損なわれた応答を補償するようにうまく規定された波形にしたがって経時的に変化しなければならない。
【００１５】
本発明に係る一実施形態において、波形生成回路は、処理回路の損なわれた（smear out）効果に対応する第２の利得係数の損なわれた（smeared-out）変化を得るために帯域幅制限回路を備えている。線形補間もしくは更に良好な高次補間を使用することによって、または、テーブルルックアップ或いはラインドローイングアルゴリズムを使用することによって、同じ動作に近づける或いは同じ動作を得ることも可能である。
【００１６】
本発明に係る一実施形態においては、スタティックエラー（静的エラー）が補償される。アナログ信号の振幅が所定量変化すべきことを第１の利得係数が示す場合、実際には、この所定量からの僅かな偏りが生じる場合がある。全く同じ所定量で処理回路の出力信号の振幅を補償するだけでは不十分である。移行期間後、第２の利得係数の波形および遅延がもはや重要でない時に、依然として、補償された信号の振幅と当初の入力信号の振幅との間に差が存在する。この差は、レベル適合回路によって補償される。
【００１７】
本発明に係る一実施形態においては、良く知られたシングルビット・シグマ−デルタ・アナログ−デジタル変換器が使用される。そのようなアナログ−デジタル変換器は単純である。更なる利点は、マルチビット信号に代えてシングルビット信号に関して利得補償が行なわれ、それにより、系統だった（explicit）乗算が不要になるという点である。
【００１８】
本発明に係る一実施形態においては、デジタル利得がＡＤＣで直接に制御される。適切なＡＤＣの一例は、その基準を制御できる可能性を有するＡＤＣである。
【００１９】
本発明に係る一実施形態において、デジタル利得（第２の利得係数）は、ＡＤＣによって供給されるデジタル信号（処理された信号）を処理するデジタル利得制御器（第２の利得制御器）によって制御される。ここで、ＡＤＣはどのような種類のものであっても良い。
【００２０】
本発明に係る一実施形態において、処理回路は、更なるデジタル処理（例えばデジタルフィルタ）を含んでいる。利得補償は、デジタル処理回路によって供給される上記処理されたデジタル信号の振幅を制御することによって得られる。
【００２１】
本発明に係る実施形態においては、ＡＤＣによって供給されるデジタル信号の利得およびデジタル処理回路によって供給される処理されたデジタル信号の利得の両方が制御される。
【００２２】
本発明に係る一実施形態において、自動較正回路は、
入力信号として供給される基準信号を生成し、
所定の量で第１の利得係数を適合させ、
入力パラメータの第１の組を供給し、
補償出力信号の振幅の変化が生じるかどうかをチェックし、
補償出力信号の振幅の変化が実質的に生じなくなるまで、入力パラメータのうちの少なくとも１つを適合させ、
最終的に、通常動作中の使用のために、決定された入力パラメータを記憶する、
ことを試験期間中に繰り返し行なう。
【発明を実施するための最良の形態】
【００２３】
本発明のこれらの態様および他の態様は、以下の明細書本文に一例として説明されている実施形態および添付図面から明らかであり、これらの実施形態および添付図面を参照して上記態様について説明する。
【００２４】
図中、先に説明した要素に対応する要素には、同じ参照符号が付されている。
【００２５】
図１は、簡単な利得補償回路を示している。利得回路Ｂ３は、利得係数ｇと称される利得制御信号と、或るダイナミックレンジを有するアナログ入力信号Ｓ１と、帯域幅とを受けるとともに、利得制御されたアナログ信号Ｓ３をアナログ−デジタル変換器Ｂ１に対して供給する。利得回路Ｂ３は、通常、減衰回路である。減衰回路は、数字２の累乗である係数を用いてアナログ入力信号Ｓ１を減衰させる多数の減衰器（２０，２−１，２−ｎで示されている）を備えていても良い。他の係数を使用することも可能である。マルチプレクサＭ１は、利得係数ｇに適合する減衰器出力信号を１つあるいは複数選択する。ＡＤＣ  Ｂ１は、利得制御されたアナログ入力信号Ｓ３をデジタル信号Ｓ４に変換する。
【００２６】
検出回路Ｂ２は、デジタル信号Ｓ４の電流信号レベルを連続的にチェックするとともに、このレベルとＡＤＣ  Ｂ１の最大許容入力レベルとを比較する。デジタル信号Ｓ４のレベルが最大許容レベルに近づくと、検出回路Ｂ２は、利得回路Ｂ３の同じ減衰係数ｇを得るように利得係数ｇを適合させる。減衰回路Ｂ３によって導入されるデジタル信号Ｓ４であるＡＤＣ  Ｂ１出力信号のスケーリングは、その後、できる限り一定の振幅を有するデジタル出力信号Ｓ２を得るために同じ係数ｇによってデジタル信号Ｓ４を増幅するデジタル利得制御器Ｂ１０によって補償される。
【００２７】
デジタル利得制御器Ｂ１０の効率的な実施のため、多くの場合、減衰回路Ｂ３は、２の累乗である前述した一定の減衰係数の組を含んでおり、そのため、６ｄＢの倍数で減衰が生じる。デジタル利得制御器Ｂ１０は、デジタルワードのビットを１ビットだけ単にシフトすることにより、６ｄＢずつデジタル信号Ｓ４の振幅を増大させる。実際には、より一般的に、減衰係数ｇは、デジタル利得制御器Ｂ１０において減衰係数（デジタル利得制御器Ｂ１０で示される２の累乗）選択（マルチプレクサＭ２による）を決定する。
【００２８】
減衰回路Ｂ３の減衰係数ｇの切り換えは、ほぼ瞬間的に起こり、結果的に、利得制御されたアナログ信号Ｓ３にステップ状の振幅変化が生じる。システムに本質的に存在する帯域幅制限に起因して、例えばＡＤＣ  Ｂ１に起因して、このステップは広げられ、いくらかの遅延ＴＤ（図２参照）の後、上記ステップにより、デジタル信号Ｓ４の比較的ゆっくりとした過渡ＴＲが生じる。遅延ＴＤおよび過渡ＴＲに加え、プロセスの広がりおよびアナログ設計の非理想性に起因して、理想的な減衰からの設定依存偏差（setting-dependent deviation）Ｅが存在する。この簡単な利得補償回路においては、減衰がステップによって補償され、デジタル出力信号Ｓ２が一時的に歪められる。これは、図２において示されている。
【００２９】
用途に応じて、これらの全ての歪みにより、望ましくない顕著なアーチファクトが生じる。例えば、ＡＭ受信の場合、これらの歪みは、フィルタ処理されなければならないまたは弱められなければならないクリックノイズを出力音声信号に生じさせ、そのため、音質が劣化する。この影響は、ＡＧＣが定期的にまたは一定の周期性をもって切り換わる場合に悪化する。
【００３０】
図２は、簡単な利得補償回路の動作を説明するための信号を示している。図２Ａは、時点ｔ１において略ステップ状に増大する利得係数ｇを示している。これは、利得制御されたアナログ信号Ｓ３の振幅が所定の大きさだけ減少しなければならないことを利得回路Ｂ３に対して示すとともに、同じ所定の大きさだけデジタル信号Ｓ４の振幅を増大させるようにデジタル利得制御器Ｂ１０に対して指示する。図２Ｂは、利得制御されたアナログ信号Ｓ３の振幅のステップ状の減少を示している。図２Ｃは、利得制御されたアナログ信号Ｓ３の振幅のステップに応じたデジタル信号Ｓ４の変化を示している。デジタル信号Ｓ４の振幅は、利得制御されたアナログ信号Ｓ３が減少する時点ｔ１よりも遅い遅延時間ＴＤである時点ｔ２において減少し始める。過渡期間ＴＲ（過渡ＴＲとも称される）中、デジタル信号Ｓ４の振幅はその最終的なレベルまで減少する。時点ｔ３で到達する最終的なレベルは、期待されるレベルに対してオフセットすなわちエラーＥを有していても良い。図２Ｄは、補償されたデジタル信号Ｓ２を示している。図２Ａの利得係数ｇは、利得制御されたアナログ信号Ｓ３のステップ状の変化に起因してデジタル信号Ｓ４が変化しない時点ｔ１においてデジタル利得制御器Ｂ１０の利得を大きくすることによりデジタル信号Ｓ４を補正する。その結果、補償されたデジタル信号Ｓ２の振幅は非常に大きい。時点ｔ２において、補償されたデジタル信号Ｓ２の非常に大きい振幅は、デジタル信号Ｓ４の振幅の減少に起因して減少し始める。時点ｔ３の後、所望のレベルＤＬに達し、エラーＥだけが依然として存在する。
【００３１】
不完全な補償に起因して、補償されたデジタル信号の非常に高い振幅は、時点ｔ１から時点ｔ３まで生じる。この歪みは、オーディオシステムにおいて聞こえる。ステップが他の方向で生じる場合には、補償されたデジタル信号の非常に低い振幅が生じる。
【００３２】
図３は、本発明の一実施形態に係る利得補償回路のブロック図を示している。
【００３３】
利得回路Ｂ３は、利得係数ｇと称される利得制御信号およびアナログ入力信号Ｓ１を受けるとともに、利得制御されたアナログ信号Ｓ３をアナログ−デジタル変換器Ｂ１に対して供給する。利得回路Ｂ３は、図１に関して説明した利得回路Ｂ３と同一であっても良い。ＡＤＣ  Ｂ１は、利得制御されたアナログ入力信号Ｓ３をデジタル信号Ｓ４に変換する。
【００３４】
検出回路Ｂ２は、デジタル信号Ｓ４の電流信号レベルを連続的にチェックするとともに、このレベルとＡＤＣ  Ｂ１の最大許容入力レベルとを比較する。デジタル信号Ｓ４のレベルが最大許容レベルに近づくと、検出回路Ｂ２は、減衰回路Ｂ３の同じ減衰係数ｇを得るように利得係数ｇを適合させる。減衰回路Ｂ３によって導入されるデジタル信号Ｓ４であるＡＤＣ  Ｂ１出力信号のスケーリングは、その後、デジタル利得制御器Ｂ１０によって補償される。補償回路Ｂ５は、利得係数が変化する時期および変化量に関する情報を含む利得係数ｇ、および、デジタル利得係数ｄｇの経時的変動を決定するパラメータＤＬ，ＴＲ，ＤＶの両方に基づいて、デジタル利得係数ｄｇを決定する。デジタル利得制御器Ｂ１０は、略一定の振幅、より正確には入力信号が変化している場合に確定された振幅、すなわち、実質的に乱されない振幅を有するデジタル出力信号Ｓ２を得るために、デジタル利得係数ｄｇによって決定される係数を用いてデジタル信号Ｓ４の利得を制御する。
【００３５】
本発明の好ましい実施形態に係る補償回路の主なアイデアは、図１および図２に関して明らかにしたように簡単な補償に関して説明した非理想性をほぼ完全に補償する利得補償を実施することである。原理的に、ほぼ完全な補償は、補償されたデジタル信号Ｓ２のアーチファクトが実質的に除去されるようにデジタル利得制御器Ｂ１０の利得を経時的に変化させることにより得られる。
【００３６】
補償回路Ｂ５は、利得補償が行なわれる処理チェーンのポイントで見られる全ての歪みに対して相補的なデジタル利得係数ｄｇを生成する。このデジタル利得係数ｄｇは、デジタル利得制御器Ｂ１０のための補償信号として使用される。原理上、好ましい最適な補償方式において、デジタル利得係数ｄｇは、利得係数ｇ、遅延ＴＤ、移行ＴＲの移行特性、およびエラーＥに基づいて決定される。したがって、補償回路Ｂ５は、プログラム可能な遅延、開始利得、最終利得、および移行特性を用いてデジタル利得ｇを生成する。したがって、本発明に係るデジタル利得は、利得係数の変化との一致を生じる単なるステップ状の補償ではなく、少なくとも遅延、変化値あるいはオンスタティックエラー（on static error）補償成分のいずれかを有している。
【００３７】
デジタル利得制御器Ｂ１０は、図１に関して説明したデジタル利得制御器と同一であっても良い。
【００３８】
図４は、図３に示された利得補償回路の動作を明らかにする信号を示している。図４Ａは、時点ｔ１において減衰係数ｇｋからｇｉへと切り換わる利得係数ｇを示している。ＡＤＣ  Ｂ１入力信号である利得制御されたアナログ信号Ｓ３は、図４Ｂに示されるように、減衰回路Ｂ３の新たな設定に対して殆ど直ちに応答する。この新たな設定は、理想的な減衰からの設定依存偏差Ｅと共にそれる。ＡＤＣ  Ｂ１によるアナログ−デジタル変換は処理遅延ＴＤを招く。利得補償回路Ｂ５は、図４Ｄに示されるようなデジタル利得係数ｄｇを生成する。デジタル利得係数ｄｇは、時点ｔ１よりも遅い遅延時間ＴＤである時点ｔ２において増大し始める。デジタル利得係数ｄｇは、補償されない場合におけるデジタル信号Ｓ４の振幅エラーの対応する曲線に対して相補的な曲線に沿って時点ｔ３まで増大する。時点ｔ３の後、デジタル利得係数ｄｇは、エラーＥを補償するのに適した値を有する。図４Ｅに示されるように、歪みは、補償されたデジタル信号Ｓ２においてほぼ完全に補償される。全ての態様を補償する必要はない。補償されたデジタル信号Ｓ４は、エラーＥが補償されず或いは完全に補償されない場合であっても従来技術より歪みが少ない振幅を有する。また、移行（過渡）期間中に完全に補償する必要もない。移行期間中における最適な曲線の粗い評価であっても、従来技術を超える補償回路の動作を向上させるであろう。従来技術を超える向上は、遅延時間ＴＤ、移行期間ＴＲ、または、エラーＥの影響のうちの少なくとも１つが少なくともある程度まで補償される場合にも得られる。
【００３９】
移行期間ＴＤ中におけるデジタル利得ｄｇの曲線の形状は、好ましくはメモリ（図示せず）から得られる２つ以上の値／時間対の線形補間によって得られても良い。更に高次の補間を使用することにより、良好な精度に達し得る。代替的に、精度と労力との間のトレードオフに応じて、テーブルルックアップやラインドローイングアルゴリズム等の良く知られた方法を使用できる。
【００４０】
好ましくは、移行期間ＴＲ中におけるデジタル利得係数ｄｇの変動、遅延期間ＴＤの持続時間、および、設定依存偏差またはエラーＥを決定する全てのパラメータは、ユーザがプログラム可能である。
【００４１】
図５は、利得補償回路の本発明に係る一実施形態のブロック図を示している。
【００４２】
利得回路Ｂ３は、利得係数ｇと称される利得制御信号およびアナログ入力信号Ｓ１を受けるとともに、利得制御されたアナログ信号Ｓ３をアナログ−デジタル変換器Ｂ１に対して供給する。ＡＤＣ  Ｂ１は、デジタル利得係数ｄｇを受けるための入力部を更に備えるとともに、利得制御されたアナログ入力信号Ｓ３を利得制御されたデジタル信号Ｓ２に変換する。検出回路Ｂ２は、補償されたデジタル信号Ｓ２の電流信号振幅および／または利得制御されたアナログ信号Ｓ３を連続的にチェックし、それにより利得係数ｇを決定する。補償回路Ｂ５は、利得係数ｇ、遅延期間ＴＤの持続時間に関するパラメータ、過渡（移行）期間ＴＲ中の利得変動の形状に関するパラメータ、およびエラーＥに基づいて、デジタル利得係数ｄｇを決定する。
【００４３】
ＡＤＣ  Ｂ１におけるこのデジタル利得制御は、特に、基準を制御できるＡＤＣに関連している。
【００４４】
図６は、利得補償回路の本発明に係る一実施形態のブロック図を示している。
【００４５】
制御可能な可変利得回路Ｂ３は、利得係数ｇおよびアナログ入力信号Ｓ１を受けるとともに、利得制御されたアナログ信号Ｓ３をアナログ−デジタル変換器Ｂ１に対して供給する。アナログ−デジタル変換器Ｂ１は、利得制御されたアナログ入力信号Ｓ３をデジタル信号Ｓ４に変換する。検出回路Ｂ２は、デジタル信号Ｓ４の電流信号振幅および／または利得制御されたアナログ信号Ｓ３を連続的にチェックして利得係数ｇを決定する。デジタル処理回路Ｂ１１は、デジタル信号Ｓ４を受けるとともに、処理されたデジタル信号Ｓ５をデジタル利得制御器Ｂ１０に供給し、補償されたデジタル信号Ｓ２を得る。補償回路Ｂ５は、利得係数ｇ、遅延期間ＴＤの持続時間に関するパラメータ、移行期間ＴＲ中の利得変動の形状に関するパラメータ、エラーＥ、および、処理回路Ｂ１１における処理に基づいて、デジタル利得係数ｄｇを決定する。デジタル利得係数ｄｇは、処理されたデジタル信号Ｓ５の振幅を制御するためにデジタル利得制御器Ｂ１０に対して供給される。デジタル処理回路１１はデシメーションフィルタリングを実行してもよい。
【００４６】
アナログ領域における利得回路Ｂ３による利得変動の補償は、デジタル処理回路Ｂ１１の後のデジタル領域において補償される。これは、デジタル処理回路Ｂ１１がサンプルレートダウンコンバータまたはデシメーションフィルタを備えている場合にサンプルレートの低い信号に関して補償が行なわれるという利点を有している。
【００４７】
図７は、利得補償回路の本発明に係る一実施形態のブロック図を示している。
【００４８】
制御可能な可変利得回路Ｂ３は、利得係数ｇおよびアナログ入力信号Ｓ１を受けるとともに、利得制御されたアナログ信号Ｓ３をアナログ−デジタル変換器Ｂ１に対して供給する。アナログ−デジタル変換器Ｂ１は、利得制御されたアナログ入力信号Ｓ３をデジタル信号Ｓ４に変換する。検出回路Ｂ２は、デジタル信号Ｓ４の電流信号振幅および／または利得制御されたアナログ信号Ｓ３を連続的にチェックして利得係数ｇを決定する。デジタル利得制御器Ｂ１２は、デジタル信号Ｓ４を受けて、中間補償されたデジタル信号Ｓ６を供給する。デジタル処理回路Ｂ１１は、中間補償されたデジタル信号Ｓ６を受けるとともに、処理されたデジタル信号Ｓ５をデジタル利得制御器Ｂ１０に供給して補償されたデジタル信号Ｓ２を得る。補償回路Ｂ１４ａは、利得係数ｇ、遅延期間ＴＤの持続時間に関するパラメータ、移行期間ＴＲ中の利得変動の形状に関するパラメータ、および、エラーＥに基づいて、デジタル利得係数ｄｇａを決定する。デジタル利得係数ｄｇａは、デジタル信号Ｓ４の振幅を制御するためにデジタル利得制御器Ｂ１２に対して供給される。補償回路Ｂ１４ｂは、利得係数ｇ、遅延期間ＴＤの持続時間に関するパラメータ、移行期間ＴＲ中の利得変動の形状に関するパラメータ、エラーＥ、および、処理回路Ｂ１１における処理に基づいて、デジタル利得係数ｄｇｂを決定する。デジタル利得係数ｄｇｂは、処理されたデジタル信号Ｓ５の利得を制御するためにデジタル増幅器Ｂ１０に対して供給される。
【００４９】
ここで、アナログ領域における利得回路Ｂ３による利得変動の補償は、一部がＡＤＣ  Ｂ１の直後のデジタル領域で且つ一部がデジタル処理回路Ｂ１１の後のデジタル領域で補償される。これは、デジタル処理回路Ｂ１１がサンプルレートダウンコンバータまたはデシメーションフィルタを備えている場合にサンプルレートの低い信号に関して補償が行なわれるという利点を有している。
【００５０】
図８は、補償回路の本発明に係る一実施形態を示している。
【００５１】
補償回路Ｂ５またはＢ１４ａ，１４ｂは、遅延回路Ｂ６と、波形生成回路Ｂ７と、レベル適合回路Ｂ８と、合成回路Ｂ９とを備えている。
【００５２】
遅延回路Ｂ６は、利得係数ｇおよび遅延パラメータＤＬを受けて、遅延時間ＴＤを供給する。遅延時間ＴＤは、利得係数ｇが変化する時点よりも遅い時点の遅延時間ＴＤを示している。遅延時間ＴＤの持続時間は遅延パラメータＤＬによって決定される。遅延パラメータは、メモリに記憶されても良い。
【００５３】
波形生成回路Ｂ７は、利得係数ｇと、少なくとも１つの波形パラメータＷＰとを受ける。波形パラメータＷＰは波形情報ＷＦを規定し、この波形情報ＷＦにしたがって移行期間ＴＲ中にデジタル利得ｄｇが変化しなければならない。波形生成回路Ｂ７は、少なくとも移行期間の開始を示すタイミング情報ＴＩを遅延回路Ｂ６から受けても良い。波形パラメータＷＰは、移行期間の持続時間に関するタイミング情報および利得係数ｇが変化する時点に対する移行期間の開始に関するタイミング情報を含んでいても良い。波形パラメータＷＰは、所望の波形情報ＷＦを決定する１または複数の値を更に含んでいる。利得係数ｇは、デジタル利得ｄｇが変化すべき必要量に関する情報およびアナログ領域の利得が変換する時点に関する情報を与える。しかしながら、このタイミングの時点は、それがタイミング情報ＴＩ中に存在している場合でも、使用されなくても良い。波形生成回路Ｂ７は、処理回路Ｂ１１の影響が存在する場合にその影響を補償するために必要な補正に関する情報を受けても良い。
【００５４】
レベル適合回路Ｂ８は、デルタ利得係数ＤＶおよび利得係数ｇを受けて、デジタル利得ｄｇが変化すべき量およびアナログ領域の利得が変換する時点を決定する。デルタ利得係数ＤＶは、移行期間ＴＲ後に完全な補償を得るために必要なオフセットに関する値またはエラー情報Ｅを示している。タイミング情報（利得係数ｇまたは遅延回路Ｂ６から得られる）は、移行期間ＴＲ中または移行期間ＴＲ後にこの補償を作用させるために使用されても良い。
【００５５】
合成回路Ｂ９は、遅延パラメータＤＬと波形情報ＷＦとエラー情報Ｅとを組み合わせて、経時的に変化するデジタル利得すなわちデジタル利得係数ｄｇを得る。
【００５６】
図９は、自動較正回路の本発明に係る一実施形態を示している。図９に示される回路は、図３に示される回路に基づいている。自動較正回路Ｂ１３およびスイッチＳＷが付加されている。自動較正回路Ｂ１３は、補償されたデジタル信号Ｓ２を受けるとともに、切換制御信号ＳＷＳをスイッチＳＷに供給し、パラメータＤＬ，ＴＲ，およびＯＶを補償回路Ｂ５に供給し、制御信号ＡＧを利得回路Ｂ３および補償回路Ｂ５に供給する。
【００５７】
較正期間中、自動較正回路Ｂ１３は、第１に、パラメータＤＬ，ＴＲ，およびＯＶを設定する。第２に、自動較正回路Ｂ１３は、スイッチＳＷが図示の位置にあるため、所定のレベルを有する基準信号ＲＳをアナログ信号Ｓ１として、制御可能な可変利得回路Ｂ３に対して供給する。その後、自動較正回路Ｂ１３は、利得回路Ｂ３およびデジタル利得制御器Ｂ１０の利得を変化させるべき時点を示すために、利得回路Ｂ３および補償回路Ｂ５に対して情報ＡＧを供給する。利得回路Ｂ３および補償回路Ｂ５に対して直接に情報ＡＧを供給する代わりに、情報ＡＧが利得係数ｇを制御しても良い。この場合、自動較正回路Ｂ１３は、補償されたデジタル信号Ｓ２の振幅を評価する。
【００５８】
補償されたデジタル信号Ｓ２の振幅が経時的に十分に一定している場合には、使用されたパラメータＤＬ，ＴＲ，およびＯＶが記憶され、通常の動作が再開される。通常動作中、スイッチＳＷは図９に示されない位置にあり、自動較正回路は動作しない。
【００５９】
補償されたデジタル信号Ｓ２の振幅が経時的に十分に一定していない場合には、自動較正回路Ｂ１３は、パラメータＤＬ，ＴＲ，およびＯＶのうちの１または複数を変化させ、較正サイクルを再起動する。自動較正回路Ｂ１３は、利得係数ｇの変化に応じてほぼ一定の補償されたデジタル信号Ｓ２を得るために必要なだけ、較正サイクルを繰り返す。最後の較正サイクルの終了時に、見つけられた最適なパラメータＤＬ，ＴＲ、およびＯＶが通常動作段階中にユーザのために記憶される。
【００６０】
最適なパラメータＤＬ，ＴＲ，およびＯＶを見つけるために多くの方法を使用することができる。例えば、補償されたデジタル信号がどの時点で所要のレベルからそれるかを決定することにより見つけることができる。例えば、利得係数ｇが変化する時点の近くで偏差が生じる場合には、長い遅延時間ＴＤを得るようにパラメータＤＬが適合され、この時点のずっと後にエラーが存在する場合には、エラーＥを下げるようにパラメータＯＶが変化されるべきである。移行期間中に偏差をサンプリングし、サンプリングした値をパラメータＴＲで使用することにより、残存するエラーを最小限に抑えることができる。
【００６１】
この発明の一般的な背景は、例えば、ラジオ受信器、有線通信、データトランシーバ等の様々な種類の用途で使用されるアナログ−デジタル変換器と組み合わせた自動利得制御技術である。
【００６２】
ここで、以下、実施例について説明する。前述した補償回路または対応する補償方法は、デジタルで実施されるカーラジオ用のアナログ放送ＡＭ／ＦＭラジオ受信器との関連で試験チップ上にハードウェアで実施されている。ハードウェアに有効な解決策においては、１ビットシグマ−デルタＡＤＣが使用される。試験チップは一組の４つの減衰設定を備えている。ＡＤＣのビットストリーム上に直接存在するデジタル利得補償はこのシステムにおいて可能な限り高速に実行される。これは、マルチビットバスの代わりにシングル信号ビットで利得補償が動作し、それにより、明らかな乗算が不要になるため、ハードウェア労力が低いという利点を有している。移行（過渡）期間ＴＲ中に補償するため、残存する乱れが可聴でないという点で、線形補間が良好な性能を与えることが分かった。ユーザプログラマブルパラメータＤＬ，ＴＲ，およびＯＶはそれぞれ、遅延期間ＴＤの持続時間、移行期間ＴＲ中のデジタル利得の線形補間された波形の勾配、４つの減衰器設定依存利得偏差Ｅである。
【００６３】
この補償方法は、例えば以下の用途、すなわち、ＡＤＣおよびステップ状のＡＧＣを使用する一般的な用途、例えばカーラジオ、携帯電話、携帯ラジオ等のための集積回路、ＲＦ処理、ＬＦ処理、ベースバンド処理、並びに、オーディオ（ＨｉＦｉ−）機器において使用できる。また、補償方法は、ＡＤＣが無いシステムにおいても有用である。通常、ダイナミックレンジの限られた処理回路が使用される。多くの場合、ダイナミックレンジは、加えられる電源電圧によって制限される。特に、回路が集積回路に組み込まれている場合、これらの回路のダイナミックレンジは、比較的低い供給電圧によってかなり制限される場合がある。そのような処理回路の入力信号の振幅は、処理回路に先行する第１の利得制御回路によって制御される。第１の利得制御回路の効果は、出力信号の振幅を復元させるために処理回路の出力信号によって動作する第２の利得制御回路を設けることにより実質的に補償される。
【００６４】
なお、前述した実施形態は、単なる一例であり、本発明を限定するものではない。また、当業者であれば、添付の請求項の範囲から逸脱することなく、多くの他の実施形態を設計することができる。
【００６５】
請求項において、括弧内の任意の参照符号は、請求項を限定するものと解釈すべきではない。動詞「備える（含む）」およびその活用形の使用は、請求項に記載された要素またはステップ以外の要素またはステップの存在を排除しない。要素に先行する冠詞「ａ」または「ａｎ」は、そのような要素が複数あることを排除しない。本発明は、幾つかの別個の要素を備えるハードウェアによって、また、適切にプログラムされたコンピュータによって実施されても良い。幾つかの手段を列挙する装置の請求項において、これらの手段の幾つかは、ハードウェアの１つの同じアイテムによって具現化されても良い。特定の手段が互いに異なる従属請求項に列挙されているという事実だけで、これらの手段の組み合わせを有利に使用できないというものではない。
【図面の簡単な説明】
【００６６】
【図１】簡単な利得補償回路を示している。
【図２】図１に示される利得補償回路の動作を説明するための信号を示している。
【図３】本発明の一実施形態に係る利得補償回路のブロック図を示している。
【図４】図３に示される利得補償回路の動作を説明するための信号を示している。
【図５】本発明に係る一実施形態の利得補償回路のブロック図を示している。
【図６】本発明に係る一実施形態の利得補償回路のブロック図を示している。
【図７】本発明に係る一実施形態の利得補償回路のブロック図を示している。
【図８】デジタル利得制御器の本発明に係る一実施形態を示している。
【図９】自動較正回路の本発明に係る一実施形態を示している。
【図１】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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