(57)【要約】バイナリ入力信号を入力する差動入力端子（Ｉ＋、Ｉ−）及び、差動出力端子（Ｏ＋、Ｏ−）を有する第１差動増幅器（ＤＡ１）と、前記差動入力端子（Ｉ＋、Ｉ−）に結合される入力端子を有する第２差動増幅器（ＤＡ２）とを有する線形増幅器回路。当該増幅器回路は、更に、前記第２差動増幅器（ＤＡ２）にカスケードで結合されると共にフィードフォワード接続で前記差動出力端子に交差結合される出力を有する第３差動増幅器（ＤＡ３）と、前記第３差動増幅器（ＤＡ３）に結合され当該線形増幅器の帯域幅の増加を決定するコンデンサ（Ｃ）であって、前記コンデンサ（Ｃ）を通じて流れる電流が、前記差動入力信号（Ｉ＋、Ｉ−）の微分と比例関係であるようなコンデンサとを有する。
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【特許請求の範囲】
【請求項１】
線形増幅器回路であって、
−バイナリ入力信号を入力する差動入力端子、及び差動出力端子を有する第１差動増幅器と、
−前記差動入力端子に結合される入力端子を有する第２差動増幅器と、
−前記第２差動増幅器にカスケードで結合される第３差動増幅器であって、該第３差動増幅器の出力をフィードフォワード接続で前記差動出力端子に交差結合させている第３差動増幅器と、
−前記第３差動増幅器に結合され当該線形増幅器の帯域幅の増加を決定するコンデンサであって、前記コンデンサを通じて流れる電流が、前記差動入力信号の微分と比例関係であるようなコンデンサと、
を有する線形増幅器回路。
【請求項２】
請求項１に記載の線形増幅器であって、前記第１差動増幅器が、抵抗器手段を介して共通ドレイントランジスタ対に結合される第１トランジスタ対を有し、前記共通ドレイントランジスタ対を通ずる電流が、前記第１差動増幅器の線形性を向上する線形増幅器。
【請求項３】
請求項１に記載の線形増幅器であって、前記第２差動増幅器が、前記第１差動増幅器と略等しい電流を供給される第２トランジスタ対を有する線形増幅器。
【請求項４】
請求項１に記載の線形増幅器であって、前記第３差動増幅器が、夫々のソース端子を前記コンデンサを介して結合させている第３トランジスタ対を有する線形増幅器。
【請求項５】
制限器増幅器であって、
−一続きの、請求項１に記載の線形増幅器回路と、
−カスケードで結合されると共に更に前記一続きの線形増幅器に結合され、且つ制限された差動信号を供給する複数の制限増幅器と、
を有する制限器増幅器。
【請求項６】
請求項５に記載の制限器増幅器であって、更に、前記制限器増幅器のオフセット電圧を調整するフィードバック差動積分器を有する制限器増幅器。
【請求項７】
請求項５に記載の制限器増幅器であって、前記複数の制限増幅器のうちの少なくとも前記制限増幅器の１つが、直列接続された略等しい抵抗器を介して結合され、共通モード信号を供給する入力端子を有する制限器増幅器。
【請求項８】
請求項７に記載の制限器増幅器であって、更に、前記一続きの線形増幅器及び前記複数の制限増幅器をバイアスする補償信号を供給する複製バイアス回路を有する制限器増幅器。
【請求項９】
請求項８に記載の制限器増幅器であって、前記複製バイアス回路が、
−夫々の端子、すなわちドレイン−ドレイン、ソース−ソース及びゲート−ゲートが結合されている複製トランジスタの対と、
−前記補償信号を発生するトランスコンダクタンス増幅器であって、該補償信号が、参照信号と前記複製トランジスタの対のドレインの電圧との間の差に比例するようなトランスコンダクタ増幅器と、
を有する制限器増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、線形増幅器に関する。本発明は、更に、前記線形増幅器を有する制限増幅器に関する。
【０００２】
線形増幅器は、受信器及び送信器のような比較的高周波数の応用例において広く用いされる。入力信号がバイナリ信号である場合、すなわち比較的大きい範囲例えばＧＨｚにおいて位置されるＬＯＷ値及びＨＩＧＨ値を有する場合、増幅器の必要な帯域幅は、比較的大きい。更に、該増幅器は、比較的一定な利得を比較的低レベルな信号及び高レベルな信号の両方に関して最小レベルの歪みで提供する必要がある。
【背景技術】
【０００３】
米国特許第６，４０４，２８５号は、大及び小の両方の差動入力信号に関してほぼ線形な差動出力信号を作成する中間周波数電圧利得増幅器において用いられる差動増幅器を記載する。該増幅器は、夫々のエミッタにおいて結合されるトランジスタの対を有し、該トランジスタの対は、抵抗器の対を介して差動入力信号に結合されるベースを有する別のトランジスタを介してバイアスされる。該増幅器がＣＭＯＳ技術で直接実装される場合、ＣＭＯＳトランジスタのトランスコンダクタンスは、大幅に低く、例えばバイポーラトランジスタのトランスコンダクタンスより４０倍以上低いので、得られる増幅器は大幅に低い増幅を有することが認められる。したがって、増幅器利得の増加が必要である。いわゆる利得・帯域幅の積が、所与の増幅器に関して比較的一定のパラメータであるので、増幅器の利得のいかなる増加も、入力信号に関して利用可能帯域幅がより小さくなるように規定する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、本発明の目的は、上述の問題を軽減するＣＭＯＳ技術で実装される線形増幅器を提供することである。
【課題を解決するための手段】
【０００５】
本発明は、独立項によって規定される。従属項は、有利な実施例を規定する。
【０００６】
交差結合された出力端子は、入力信号の補足的増幅を決定するフィードフォワードを決定する。選択された適切なコンデンサの値は、増幅器の利用可能帯域幅の増加を決定する。続いて、バイナリ入力信号の上昇及び下落の縁は、実質的に歪まされない。
【０００７】
本発明の実施例において、第１差動増幅器は、抵抗器手段を介して共通ドレイントランジスタ対に結合される第１トランジスタ対を有し、前記共通ドレイントランジスタ対を通ずる電流は、前記第１差動増幅器の線形性を向上する。第２差動増幅器は、前記第１差動増幅器と略等しい電流を供給される第２トランジスタ対を有する。
【０００８】
第３差動増幅器は、夫々のソース端子がコンデンサを介して結合されている第３トランジスタ対を有し得る。ここで我々は、第１トランジスタ対が同じ領域を有するトランジスタを有すること、且つ共通ドレイントランジスタ対に含まれる該トランジスタが異なる領域を有することを考慮する。更に我々は、抵抗器手段をＲとして、及びこれを通ずる電流をｉとして言及する。以下の関係式は、
【数１】
2006522542.tif 000003
として記載され得る。関係式（１）において、β１及びβ３は、トランジスタ及び共通ドレイントランジスタの夫々の対の寸法に関する係数である。ＶＴは、トランジスタのしきい値電圧である。ｉ１及びｉ２は、トランジスタの対を通ずる電流である。ＶｉＤは差動入力信号であり、ＩＢは、第１トランジスタ対及び第２トランジスタ対の両方に関するバイアス電流である。ｉ３は、共通ドレイントランジスタ対を通ずる電流である。ｉ３は、式（２）におけるように入力差動電圧ＶｉＤに関して２次である。
【数２】
2006522542.tif 000004
差動出力電流は、式（３）に示される差動入力電圧に依存する。
【数３】
2006522542.tif 000005
項β１ＶｉＤ２は、電流の次元を有することを特記されるべきである。更に確認されるのは、ＩＢがβ１ＶｉＤ２＜＜ＩＢであるように選択される場合、関係式（３）は、関係式（４）に減ずる。
【数４】
2006522542.tif 000006
したがって、電流は、差動入力電圧に線形的に依存する。コンデンサを用いる場合、式（４）は、式（５）に書き換えられ得る。
【数５】
2006522542.tif 000007
関係式（５）において、τ（Ｃ）は、コンデンサの値及び第２トランジスタ対の出力インピーダンスに依存する時定数である。我々がこのインピーダンスをＲ２として及びコンデンサの値をＣとして記する場合、前記時定数は、Ｒ２×Ｃに等しい。関係式（５）から、バイナリ信号が用いられる場合、コンデンサが増幅器性能を向上させること、及び入力信号が比較的小さい値を有する場合でさえも、項
2006522542.tif 000008
が、かなりの値を有することは容易に確認される。
【０００９】
別の実施例において、線形増幅器は、一続きの線形増幅器を有する制限器増幅器において用いられる。更に、制限器増幅器は、複数の制限増幅器を有し、これら複数の制限増幅器は、カスケードで結合されると共に更に一続きの線形増幅器に結合されて、制限差動信号を提供する。制限器増幅器は、周波数変調された信号の受信器及び送信器において広く用いられる。これらは、通常、バイナリタイプの信号を供給するギルバートセルとカスケード接続される高利得増幅器を有する。入力信号が既にバイナリであり、比較的高周波数範囲に位置される場合、線形増幅器は、上述のような複数の線形増幅器を有し得る。
【００１０】
本発明の別の実施例において、制限器増幅器は、更に、制限器増幅器のオフセット電圧を調整するフィードバック差動積分器を有する。該積分器のカットオフ周波数は、制限器における入力信号の周波数範囲より大幅に低く選択される。該積分器は、制限器のオフセットを調整する比較的一定な出力信号を供給する。
【００１１】
本発明の別の実施例において、複数の制限増幅器のうちの制限増幅器の少なくとも１つは、共通モード信号を供給するのに、自身の複数の入力端子を、直列接続された略等しい抵抗器を介して結合させている。該共通モード信号は、一続きの線形増幅器及び複数の制限増幅器をバイアスする補償信号を発生する複製バイアス回路に供給される。該補償信号は、共通モード信号によって主に決定され、同様に、該共通モード信号は、温度変化によって決定される。例えば、温度の上昇は、増幅器の利得の減少を決定し、また補償信号は、制限器の利得を比較的一定であるように決定する。
【００１２】
複製バイアス回路は、夫々の端子、すなわちドレイン−ドレイン、ソース−ソース及びゲート−ゲートが結合されている複製トランジスタの対を有し得て、これらのゲートは共通モード信号に結合され、トランスコンダクタンス増幅器は補償信号を発生し、該補償信号は、参照信号と複製トランジスタの対のドレインの電圧との間の差に比例する。
【００１３】
参照信号は、バンドギャップ電圧発生器であり得る。共通モード信号は、制限増幅器の１つの入力において測定される。トランスコンダクタンス増幅器は、複製トランジスタの対のドレインにおける電圧をバンドギャップ電圧と比較し、温度及び技術的製法に依存する出力電流を発生する。電流は、更に、線形増幅器及び制限増幅器におけるバイアス電流を調整するのに用いられる。
【００１４】
本発明の上記及び他の特徴及び有利な点は、添付の図面を参照にして、本発明の代表的な実施例の以下の説明から明らかである。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明による線形増幅器のブロック図を示す。線形増幅器回路は、バイナリ入力信号を入力する差動入力端子Ｉ＋及びＩ−と、差動出力端子Ｏ＋及びＯ−を有する第１差動増幅器ＤＡ１を有する。線形増幅器は、更に、差動入力端子Ｉ＋及びＩ−に結合される入力端子を有する第２差動増幅器ＤＡ２を有する。線形増幅器回路は、第３差動増幅器ＤＡ３を含み、当該第３差動増幅器ＤＡ３は、第２差動増幅器ＤＡ２にカスケードで結合されると共に出力端子Ｏ１＋及びＯ１−を差動出力端子にフィードフォワード接続で交差結合に、すなわちＯ１＋はＯ−に結合され且つＯ１−はＯ＋結合される。符号＋及び−は、夫々非反転出力及び反転出力を示す。更に、反転出力は、入力信号と略逆位相の信号を発生し、非反転出力は、入力信号と略同位相の信号を発生する。
【００１６】
コンデンサＣは、第３差動増幅器ＤＡ３に結合され、線形増幅器の帯域幅の増加を決定し、コンデンサＣを通じて流れる電流は、差動入力信号Ｉ＋及びＩ−の微分に比例する。
【００１７】
線形増幅器のＣＭＯＳ実装は、図２に示される。第１差動増幅器ＤＡ１は、第１トランジスタ対Ｍ１及びＭ６を有し、この第１トランジスタ対Ｍ１及びＭ６は、抵抗器Ｒを介して共通ドレイントランジスタ対Ｍ３及びＭ４に結合される。共通ドレイントランジスタ対を通ずる電流Ｉ３は、関係式１〜５の結果のように、第１差動増幅器ＤＡ１の線形性を向上する。第２差動増幅器ＤＡ２は、第２トランジスタ対Ｍ２及びＭ５を有し、当該対は、第１差動増幅器ＤＡ１と略等しい電流が供給される。トランジスタＭ１、Ｍ６、Ｍ２及びＭ５は、略同じ領域を有し、同じ電流供給源Ｉ０から供給されることが確認される。故に、トランジスタを通ずる電流は、互いに略等しい。第３差動増幅器ＤＡ３は、夫々のソース端子がコンデンサＣを介して結合されている第３トランジスタ対Ｍ７及びＭ８を有する。入力信号Ｉ＋及びＩ−は、トランジスタＭ２及びＭ５のドレインにおいて、そしてその結果としてトランジスタＭ７及びＭ８のソースにおいて線形的に複製される。コンデンサを流れる電流は、Ｍ７及びＭ８を通ずる出力ノードにおける入力電圧交差注入電流の微分である。電流Ｉ１は、電流Ｉ０と比較して小さく、トランジスタＭ７及びＭ８の寸法は、トランジスタＭ１及びＭ６の寸法より小さい。トランジスタの寸法及び時定数Ｒ２Ｃを適切に選択することにより、回路の小さい信号帯域幅は、おおよそ２倍になり、過渡状態においてより小さい上昇／下降時間を観察し得る。この回路は、この技術において不要であるソースフォロワを必要とすることなく、次の段に直接カスケードされ得る。
【００１８】
最初の４段は同一であり、信号がほどよいレベルに増幅されると、これに伴い次の４つの段は入力信号を制限し得る。次の制限段は、最後の段を除けば差動対に基づき、最後の段においては、複製バイアス回路が加えられている（図４を参照）。
【００１９】
図３は、本発明による、制限器増幅器のブロック図を示す。当該増幅器は、図１に示される一続きの線形増幅器ＬＩＮ１、ＬＩＮ２、ＬＩＮ３及びＬＩＮ４と、複数の制限増幅器ＮＬＮ１、ＮＬＮ２、ＮＬＮ３及びＮＬＮ４とを有し、前記複数の制限増幅器は、カスケードで結合されると共に更に一続きの線形増幅器ＬＩＮ１、ＬＩＮ２、ＬＩＮ３及びＬＩＮ４に結合され、且つ制限された差動信号ＯＵＴ＋及びＯＵＴ−を供給する。制限器増幅器は、更に、制限器増幅器のオフセット電圧を調整するフィードバック差動積分器Ａ１、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｃ１及びＣ２を有する。各々の線形増幅器ＬＩＮ１、ＬＩＮ２、ＬＩＮ３及びＬＩＮ４の利得は、入力において存在する小さい信号を次の制限増幅器によって必要とされる十分に大きい信号にするのために、約４ｄＢを選択される。該過程が、１つの段の利得・帯域幅の積を制限するものの、利得歪みは、完全な制限器の全体利得・帯域幅の積を押し上げる。ここにおける主な必要条件は、線形ブロックの高周波数におけるピークが制限されることを保証することによって利得段の群遅延歪みを低減することである。最終的に、５２ｄＢの利得が、１０ＧＨｚの全体の小さい信号帯域幅で得られる。フィードバック差動積分器Ａ１、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｃ１及びＣ２は、出力からのオフセットを増幅し、このオフセットを補償するのに必要な補正信号を入力においてフィードバックする。抵抗分割器Ｒ３及びＲ４並びに５０Ω入力抵抗器を用いることにより、ループの時定数は増加される。τが積分器の時定数を示すと共にαが入力における抵抗分割器の減衰を示す場合に、Ａが制限器の利得であり、第１例において周波数ロールオフを無視することを考慮すると、制限器の閉ループ利得は、
【数６】
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である。
Ａα／τによって近似され得る低周波数極は、積分器時定数τだけでなく、減衰因数αにも依存する。故に、１ＫＨｚのカットオフ周波数に一致する効果的な時定数を小さい積分コンデンサで統合することも可能である。
【００２０】
図４は、本発明による制限器増幅器の更に詳細な図を示す。制限器増幅器は、更に、複製バイアス回路を有し、当該複製バイアス回路は、一続きの線形増幅器ＬＩＮ１、ＬＩＮ２、ＬＩＮ３及びＬＩＮ４と、複数の制限増幅器ＮＬＮ１、ＮＬＮ２、ＮＬＮ３及びＮＬＮ４とをバイアスする補償信号Ｉｃｏｍｐを供給する。複製バイアス回路は、夫々の端子、すなわちドレイン−ドレイン、ソース−ソース及びゲート−ゲートが結合されている複製トランジスタの対ＭＲ１及びＭＲ２を有し、これらのゲートは共通モード信号に結合される。トランスコンダクタンス増幅器Ａ２は補償信号Ｉｃｏｍｐを発生し、該補償信号は、参照信号ＶＳＷと複製トランジスタＭＲ１及びＭＲ２の対のドレインの電圧との間の差に比例する。
【００２１】
複製バイアス回路は、より高温おける段の利得低下を補償するために、温度に伴う定数振幅、及び温度による制限器の電流の変化に伴う定数振幅を保証する。電圧ＶＳＷは、バンドギャップ参照電圧である。複製バイアス回路は、制限器の最終段と温度／製法で整合を取られる。共通モード電圧ＶＣＭは、最終段の入力において測定される。トランスコンダクタ増幅器Ａ２は、抵抗器Ｒ５０における電圧を電圧ＶＳＷと比較し、回路の尾部における電流Ｉ０を温度及び製法で調整する。一実施例において、Ｒ５０の抵抗値は、５０Ωである。
【００２２】
本発明の保護の範囲は、本文中に記載の実施例に制限されないことを特記される。
本発明の保護の範囲は、請求項における参照符号によっても制限されない。語句「有する（ｃｏｍｐｒｉｓｉｎｇ）」は、請求項に記載される以外の部分を排除しない。要素（ｅｌｅｍｅｎｔ）に先行する語句「ａ（ｎ）」は、斯様な要素の複数個の存在を排除しない。本発明の部分を形成する手段は、専用ハードウェアの態様において、又はプログラムされた目的処理器の態様において双方で実装され得る。本発明は各々の新たな特徴又は特徴の組合せにおいて属する。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明による、線形増幅器のブロック図を示す。
【図２】図２は、本発明の１つの実施例による、線形増幅器の更に詳細な図を示す。
【図３】図３は、本発明による、制限器増幅器のブロック図を示す。
【図４】図４は、本発明による、制限器増幅器の更に詳細な図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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