(57)【要約】デジタル−アナログ変換器（図１Ａ）は、入力デジタルデータストリーム（１０１）を変調するノイズシェーピング変調器（１０２）と、変調器からの変調された出力ストリームからの中間データストリームをマルチプル生成する複数の出力要素（１０３）と、中間データストリームを合計して出力アナログストリームを生成する出力加算器（１０６）とを含む。ノイズシェーピング変換器は、出力要素のエッジ遷移レートのバランスを保ち、２つの選択された要素のエッジ遷移レートがほぼ等しくなるようにする。
2006508607.tif 000002
【特許請求の範囲】
【請求項１】
入力デジタルデータストリームを変調するノイズシェーピング変調器と、
該変調器からの変調された出力ストリームからの複数の中間データストリームを生成する複数の出力要素と、
該中間データストリームを合計することにより出力アナログストリームを生成する出力加算器とを備え、
該ノイズシェーピング変調器が、２つの選択された要素のエッジ遷移レートがおよそ等しくなるように該出力要素のエッジ遷移レートのバランスをとる、デジタル−アナログ変換器。
【請求項２】
前記複数の出力要素が少なくとも８つの出力要素を備える、請求項１に記載のデータ変換器。
【請求項３】
前記変調器が、２つの選択された要素の用法がおよそ等しくなるように前記出力要素のデューティサイクルのバランスをとる、請求項１に記載のデジタル−アナログ変換器。
【請求項４】
周波数を有する受信データストリームをデューティサイクル変調されたデータストリームに変換するデューティサイクル変調器と、
該変調されたデューティサイクルデータストリームからの該受信データストリームの該周波数の高調波をフィルタリングする有限インパルス応答フィルタと
を備える、データ変換器。
【請求項５】
前記有限インパルス応答フィルタが、前記デューティサイクル変調されたデータストリームの反復レートでヌルを有する、請求項４に記載のデータ変換器。
【請求項６】
前記有限インパルス応答フィルタの対応するタップに結合された複数のデジタル−アナログ変換要素をさらに備える、請求項４に記載のデータ変換器。
【請求項７】
前記複数のデジタル−アナログ変換要素が連続時間変換要素を備える、請求項６に記載のデータ変換器。
【請求項８】
前記変換要素が制御された電流源を備える、請求項７に記載のデータ変換器。
【請求項９】
前記変換要素が抵抗を備える、請求項７に記載のデータ変換器。
【請求項１０】
周波数を有する第２のデータストリームを第２のデューティサイクル変調されたデータストリームに変換する第２のデューティサイクル変調器と、
該第２のデューティサイクル変調されたデータストリームからの該第２のデータストリームの周波数の高調波をフィルタリングする第２の有限インパルス応答フィルタと
をさらに備える、請求項４に記載のデータ変換器。
【請求項１１】
第１および第２の出力を組み合わせる合成回路をさらに備える、請求項１０に記載のデータ変換器。
【請求項１２】
入力データストリームを前記受信データストリームと前記第２のデータストリームとにデインタリーブするデインタリーブ回路をさらに備える、請求項１０に記載のデータ変換器。
【請求項１３】
前記入力データストリームをノイズシェーピングするデルタ−シグマ変調器をさらに備え、該デルタ−シグマ変調器が前記デューティサイクル変調器と前記第２のデューティサイクル変調器との間の不一致の影響を受けるノイズを低減するマルチプル減衰帯域を有するノイズ伝達関数をさらに備える、請求項１２に記載のデータ変換器。
【請求項１４】
前記受信データストリームが、少なくとも１つの積分器と該少なくとも１つの積分器への非線形フィードバックを有するデルタ−シグマ変調器によって生成される、請求項４に記載のデータ変換器。
【請求項１５】
前記非線形フィードバックが前記変調されたデューティサイクルデータストリームの選択された瞬間の変化に対して修正する、請求項１４に記載のデータ変換器。
【請求項１６】
前記非線形フィードバックが非線形フィードバック実行の選択された１つによって提供される、請求項１５に記載のデータ変換器。
【請求項１７】
ノイズシェープされたデータストリームを第１の周波数で生成するノイズシェーパーと、
パルス幅コード化されたデータストリームを、該第１の周波数のマルチプルの選択された第２の周波数で、該ノイズシェープされたデータストリームから生成する少なくとも１つのパルス幅変調器ステージと、
該パルス幅コード化されたデータストリームをアナログ信号に変換する出力回路と
を備え、
パルス幅コード化されたデータストリームをアナログ信号に変換する出力回路は、
該第２の周波数より大きいかまたは等しい周波数で該パルス幅コード化されたデータストリームをフィルタリングする有限インパルス応答フィルタと、
出力アナログ信号を生成させる該有限インパルス応答フィルタの選択されたタップに結合されている複数のデジタル−アナログ変換要素とを備える、
デジタル−アナログ変換器。
【請求項１８】
前記ノイズシェーパーは複数の集積ステージと修正回路とを有するデルタ−シグマ変調器を備え、修正回路は、前記パルス幅コード化されたストリームの瞬間に対する変化を修正する該集積ステージのうち選択されたものに修正要素を選択的にフィードバックする、請求項１７に記載のデジタル−アナログ変換器。
【請求項１９】
前記少なくとも１つのパルス幅変調ステージが複数の平行パルス幅変調ステージを備え、前記デジタル−アナログ変換器が前記ノイズシェープされたデータストリームを前記複数のパルス幅変調ステージに対応する複数のデータストリームにさらにデインタリーブし、該複数のデータストリームのそれぞれは、該ノイズシェープされたデータストリームの周波数と該複数のパルス幅変調ステージの数とに比例する周波数を有する、請求項１７に記載のデジタル−アナログ変換器。
【請求項２０】
前記ノイズシェーパーは、出力ノイズ伝達関数にマルチプルのノイズ減衰帯域を有するデルタ−シグマ変調器を備え、前記複数のパルス幅変調ステージ間の不一致の影響を受けるノイズを低減する、請求項１９に記載のデジタル−アナログ変換器。
【請求項２１】
前記複数ののデジタル−アナログ変換要素が複数の連続時間デジタル−アナログ変換要素を備える、請求項１７に記載のデジタル−アナログ変換器。
【請求項２２】
受信したデータを第１および第２の量子化されたサンプルに量子化するデルタ−シグマ変調器と、
第１および第２の量子化されたサンプルで第１および第２のインタリーブされた出力要素をそれぞれ実行し、バランスのとれた遷移密度を有する第１および第２の出力ストリームを生成する第１および第２のインタリーブされた出力要素と
を備えるデルタ−シグマデータ変換器。
【請求項２３】
前記デルタ−シグマ変調器は、選択されたマルチプルの減衰帯域伝達関数を有し、前記第１および第２のインタリーブされた連続時間出力要素間の不一致のバランスをとる、請求項２２に記載のデルタ−シグマ変調器。
【請求項２４】
前記第１および第２の量子化されたサンプルを第１および第２のパルス幅変調された信号に変換し、それぞれが前記第１および第２のインタリーブされた出力要素を駆動する第１および第２のインタリーブされたパルス幅変調器をさらに備える、請求項２２に記載のデルタ−シグマデータ変換器。
【請求項２５】
前記第１および第２の出力要素を駆動するタップを有するデジタルフィルタシステムをさらに備える、請求項２２に記載のデルタ−シグマデータ変換器。
【請求項２６】
前記第１および第２の出力要素が、前記出力信号を生成する出力加算を有する連続時間１ビットデジタル−アナログ変換要素を備える、請求項２２に記載のデルタ−シグマデータ変換器。
【請求項２７】
周波数を有するデータストリームをデューティサイクル変調されたデータストリームに変換することと、
有限インパルス応答フィルタを有するデューティサイクル変調されたデータストリームからのデータストリームの周波数の高調波をフィルタリングすること
を備える、データ変換の方法。
【請求項２８】
より高いスロット周波数で前記デューティサイクル変調されたデータストリームに変換する前に、前記周波数で前記データストリームをノイズシェーピングすることをさらに備える、請求項２７に記載の方法。
【請求項２９】
高調波をフィルタリングすることは、前記スロット周波数と等しいかまたは大きい周波数でデューティサイクル変調されたデータパターンのストリームをフィルタリングすることをさらに備える、請求項２８に記載の方法。
【請求項３０】
入力データのストリームの部分に対応するノイズシェープするように時間的にインタリーブされる第１および第２のノイズシェーパーと、
該第１および第２のノイズシェーパーからの出力データストリームをそれぞれフィルタリングする第１および第２の有限インパルス応答フィルタと
を備える、データ変換器。
【請求項３１】
前記第１および第２の有限インパルス応答フィルタの対応するタップに結合されるデジタル−アナログ変換要素の第１および第２のセットをさらに備える、請求項３０に記載のデータ変換器。
【請求項３２】
前記第１および第２の有限インパルス応答フィルタがデジタルイン、アナログアウト有限インパルス応答フィルタをさらに備える、請求項３０に記載のデータ変換器。
【請求項３３】
前記デジタル−アナログ変換要素が連続時間変換要素をさらに備える、請求項３０に記載のデータ変換器。
【請求項３４】
信号入力と、該入力信号に応答する第１および第２のデューティサイクル変調された信号と、該第１のデューティサイクル信号に応答する第１の制御可能な電流源と、該第２のデューティサイクル信号に応答する第２の制御可能な電流源と、両方の制御された電流源に応答する加算器とを備える、データ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にはデルタ−シグマデータ変換器に関係し、特に、デジタルフィルタ処理されたパルス幅変調出力ステージを有するデータ変換器、ならびにそれを使用する方法およびシステムに関係する。
【背景技術】
【０００２】
デルタ−シグマ変調器は、デジタル−アナログおよびアナログ−デジタル変換器（ＤＡＣおよびＡＤＣ）において特に有用である。オーバーサンプリングを用いて、デルタ−シグマ変調器は、量子化雑音電力をオーバーサンプリング周波数帯域に拡散させる。オーバーサンプリング周波数帯域は、典型的に入力信号帯域幅よりもずっと大きい。さらに、デルタ−シグマ変調器は、出力信号の低域フィルタおよびノイズの高域フィルタとして作用し、ノイズシェーピングを行う。それによってほとんどの量子化雑音電力は信号帯域からシフトされる。
【０００３】
典型的なデルタ−シグマ変調器は、入力信号を負帰還で合計する加算器、ループフィルタ、量子化器、量子化器出力に結合し、加算器の入力を反転させるフィードバックループを含む。第一次変調器において、ループフィルタは単一の積分器または他のフィルタステージを含む一方、より大きな次数の変調器のループフィルタはフィルタステージの対応する数のカスケードを有する。より高次の変調器は、より低い次数のものよりも量子化雑音遷移特徴を改善するが、次数が大きくなるに従って、安定性がより決定的な設計要素になる。量子化器は１ビット量子化器またはマルチプル・ビット量子化器のどちらかであり得る。
【０００４】
低帯域外（ｌｏｗ  ｏｕｔ−ｏｆ−ｂａｎｄ）ノイズＤＡＣというようなＤＡＣアプリケーションでは、量子化された変調器出力を比較的スムーズなアナログ信号に変換させる電流加算器などのような連続時間出力ステージは、スイッチキャパシタ出力ステージのような離散時間出力ステージに比べて多くの利点がある。たとえば、変調器の出力が多くのレベルに量子化される（たとえば、８以上のビットで表される６４以上のレベル）ＤＡＣシステムにおいて、連続時間出力ステージは比較的容易に設計、構成される。さらに、多くの量子化レベルで操作する連続時間出力ステージは、ジッターおよび帯域から離れた（ｆａｒ  ｏｕｔ−ｏｆ−ｂａｎｄ）エネルギーのサンプリングの問題に対して比較的影響を受ける。これらの利点により、連続時間出力ステージは、大きなデジタルチップに集積されるための最善の選択肢になる。より小さなデータ変換器およびコーダ・デコーダ（Ｃｏｄｅｃｓ）に関しては、高周波数エネルギーのサンプリングを回避することによって、クロック管理スキームが単純化できるようになる。
【０００５】
そのような利点があるにもかかわらず、連続時間出力ステージはまた、インターシンボル干渉への感受性などのような顕著な欠陥を負いやすい。（ここではＩＳＩ（Ｉｎｔｅｒ−ｓｙｍｂｏｌ  ｉｎｔｅｒｆｅｒｅｎｃｅ）とするインターシンボル干渉は、通常、連続時間要素またはアナログメモリからの出力信号の立上りおよび立下りエッジの非対称の原因によって起こる。非対称では各シンボルが前のシンボルに依存する。）たとえ多くの連続時間変換要素が多くの量子化レベルを有してデータサンプルで操作したとしても、ＩＳＩはノイズおよび連続時間データ変換器の出力アナログストリームにおけるひずみ要素を支配する。ＩＳＩがゼロ復帰（ＲＴＺ）技術を用いて最小化される一方で、ＲＴＺ技術は通常、制御クロックの特性に対する回路の感受性を高める。
【０００６】
それゆえ、連続時間出力ステージが、一方でＩＳＩを最小化するのと同時に回路効レートにおけるクロック特性の効果を減少させ、ＤＡＣのようなアプリケーションで利用されることを可能にする改善された回路および方法が必要とされる。
【発明の開示】
【課題を解決するための手段】
【０００７】
（発明の要約）
特定の一実施態様によると、入力デジタルデータストリームを変調させるノイズシェーピング変調器、変調器からの変調された出力ストリームからの複数の中間データストリームを生成する複数の出力要素、中間データストリームを合計して出力アナログストリームを生成する出力アナログ加算器を含むデジタル−アナログ変換器が開示されている。ノイズシェーピング変換器は出力要素のエッジ遷移レートのバランスを保ち、２つの選択された要素のエッジ遷移レートがほぼ等しくなるようにする。要素のエッジ変遷レートのバランスをとることで、ＩＳＩの影響は大きく削減される。
【０００８】
本発明的な原理は、ＩＳＩおよびクロックの不測の変化（ｖａｇａｒｙ）に最小の感受性を有する連続時間出力要素を利用して、デジタルデータ変換器の設計および構成、特にＤＡＣに適用される。一般的に、デューティサイクル変調器はデジタル入力ストリームを受信して、デューティサイクル、データストリームにコード化されているパルス幅変調（ＰＷＭ）を生成する。ＦＩＲ（ｆｉｎｉｔｅ  ｉｍｐｕｌｓｅ  ｒｅｓｐｏｎｓｅ）フィルタは、デューティサイクル変調ストリームから基本周波数およびＰＷＭレートの高調波を取り除く。連続時間、または離散時間様式において、複数のデジタル−アナログ変換要素を有するＦＩＲフィルタのステージをタッピングすることで、アナログ出力信号が生成され、ＩＳＩのジッターによるひずみが減少される。特定の一実施態様において、マルチプル（ｍｕｌｔｉｐｌｅ）のパルス幅変調器ステージが、時間内にインタリーブしてマルチプルの時間オーバーラップＰＷＭコード化されたデータストリームを生成する。これらのオーバーラップＰＷＭコード化されたデータストリームは、マッチした利用および遷移レートを有するマルチプルの変換要素を駆動する。インタリーブされたＰＷＭステージの前のマルチプルの減衰帯域を有するデルタ−シグマ変調器は、ノイズを弱める。さもなければノイズは、アナログステージ間での不一致（ｍｉｓｍａｔｃｈ）によって復調されるであろう。それぞれのインタリーブされたＰＷＭステージの後に結合されたＦＩＲフィルタは、ＰＷＭ処理によって引き起こされたエネルギーを帯域外に取り除く。
【発明を実施するための最良の形態】
【０００９】
本発明の原理および利点は図１〜５に図示される実施形態を参照することでもっとも理解される。図において、同様の番号は同様の部分を示す。
【００１０】
図１Ａは、本発明の原理を実証するのに適した例示的なデジタル−アナログ変換システム１００のハイレベルな機能的ブロック図である。考察するためには、ＣＤ（コンパクトディスク）またはＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）プレーヤーのようなソース１０１からのデジタルオーディオ上で操作するオーディオアプリケーションが記載されているが、以下に記載される概念は、デジタル−アナログ変換を必要とする幅広い回路およびシステムで利用される。システム１００において、デジタルソース１０１からのデータ出力はマルチプル・ビットオーディオデータで、ベースサンプリング周波数（レート）ｆｓおよびオーバーサンプリングによってオーバーサンプルされた要素Ｋを有する。たとえば、図示された実施形態では、オーディオストリームは、６４倍（６４ｘ）のオーバーサンプリング（すなわちＫ＝６４）のもと、４８ｋＨｚのベースサンプリング周波数（ｆｓ）を有するデジタルオーディオソース１０１からの出力である。
【００１１】
システム１００は、ノイズ伝達関数（ＮＴＦ）にマルチプルの減衰帯域を有するマルチプル・ビットノイズシェーパー１０２（たとえば、デルタ−シグマ変調器）に基づいている。ノイズシェーパー１０２は以下で詳細が考察されるが、一般的にＮＴＦは信号通過帯域でノイズを弱める１つの減衰帯域およびノイズを弱めるためのさらなる減衰帯域を含む。さもなければ、以下に記載されるマルチプルのＰＷＭステージ実施形態での以下のパルス幅変調器（ＰＷＭ）ステージ１０４間での非ゼロ不一致によって復調される。
【００１２】
図示される実施形態においてノイズシェーパー１０２はオーバーサンプリング周波数Ｌ・ｆｓで量子化されたサンプルのマルチプル・ビットを出力する。オーバーサンプリング周波数Ｌ・ｆｓにおいて、Ｌはノイズシェーパー１０２のオーバーサンプリングレートである。ノイズシェーパー１０２のＭＩ（Ｍｏｄｕｌａｔｉｏｎ  Ｉｎｄｅｘ）は、好ましくは、フルスケールの出力量子化レベルが次のＰＷＭステージ１０４に出力されないことを確実にするように、設定される。しかしながら、出力ストリームにおけるＩＳＩのあるレベルは、耐性がある別の実施形態では、フルスケールの出力量子化レベルが利用される。
【００１３】
ノイズシェーパー１０２からの各１ビットサンプル出力は、１〜Ｎインタリーブ回路１０３によってインタリーブされて、Ｎ並列のＰＷＭステージセットの１つに対応される。Ｎは整数で１より大きいか１に等しい。図１Ａでは、代表的なパルス幅変調（ＰＷＭ）ステージ１０４ａ〜１０４Ｎが考察のために示されている。従って各ＰＷＭステージ１０４ａ〜１０４Ｎは、Ｌ／Ｎ・ｆｓレートで入力サンプルで効果的に動作する。システム１００のＰＷＭステージ１０４ａ〜１０４Ｎでの使用に適する例示的なＰＷＭステージが、次の、本願と同一出願人（ｃｏａｓｓｉｇｎｅｄ）である、米国特許第６，１５０，９６９号、Ｍｅｌａｎｓｏｎ、「Ｃｏｒｒｅｃｔｉｏｎ  ｏｆ  Ｎｏｎｌｉｎｅａｒ  Ｏｕｔｐｕｔ  Ｄｉｓｔｏｒｔｉｏｎ  Ｉｎ  ａ  Ｄｅｌｔａ  Ｓｉｇｍａ  ＤＡＣ」および米国特許第５，８１５，１０２号、Ｍｅｌａｎｓｏｎ、「Ｄｅｌｔａ  Ｓｉｇｍａ  ＰＷＭ  ＤＡＣ  ｔｏ  Ｒｅｄｕｃｅ  Ｓｗｉｔｃｈｉｎｇ」に記載されている。これらは、ここで援用される。インタリーブ回路１０３は例示的な回路である。ＰＷＭステージ１０４ａ、１０４ｂの典型的な実行は、それらをノイズシェーパー１０２に接続して、ノイズシェーパー１０２からの適切なサンプルに応答することができるのみにし得ることである。たとえば、Ｎが２である場合、ＰＷＭステージ１０４ａはノイズシェーパー１０２からの偶数のサンプルのみに応答し、ＰＷＭステージ１０４ｂは奇数サンプルのみに応答するのみである。
【００１４】
システム１００の図示された実施形態では、ＰＷＭステージ１０４ａ〜１０４Ｎのそれぞれは、オーバーサンプリング係数（ｆａｃｔｏｒ）Ｍおよびオーバーサンプリング周波数Ｍ・（Ｌ／Ｎ）・ｆｓでのオーバーサンプリングのクロック信号を用いて動作する。従って各ＰＷＭステージは、インタリーブ回路１０３から受信する１サンプルあたり（Ｍ＋１レベル）を表すＮ／（Ｍ・Ｌ）クロック周期の長い（ｃｌｏｃｋ  ｐｅｒｉｏｄ  ｌｏｎｇ）ＰＷＭパターンのＭ数を出力する。信号ベースバンド（およそ０〜ｆｓ／２）でのエネルギーに加えて、ＰＷＭステージ１０４ａ〜１０４Ｎのそれぞれは、また基本周波数で著しいエネルギーおよびＬ／Ｎ・ｆｓのＰＷＭの反復レートの高調波を出力する。従って、ＰＷＭステージ１０４ａ〜１０４Ｎのそれぞれの後に、これらの高調波に対応する減衰帯域を有するデジタルイン、デジタルアウトＦＩＲ（ｆｉｎｉｔｅ  ｉｍｐｕｌｓｅ  ｒｅｓｐｏｎｓｅ）フィルタが続く。代表的なＦＩＲフィルタ１０５ａ〜１０５Ｎが図１Ａに示されている。ＦＩＲフィルタからのアナログ出力は出力加算器１０６に合計されて、アナログ出力が生成される。
【００１５】
この動作の連続によって、デルタ−シグマノイズシェーパー１０２（以下で考察）のマルチプルＮＴＦゼロによって保証されているように、システム１００は、ＦＩＲフィルタ１０５ａ〜１０５Ｎ（以下で考察）の１１１ａ、．．．、Ｎすべての出力要素の使用はおよそ同一であるということを確実にする。別の実施形態では、独立のデルタ−シグマ変調器のような他の技術が使用され得る。さらに、システム１００のこの構成によって、すべての要素１１１ａ〜１１１ｂのエッジレートはまたほぼ等しい。この結果は、連結したデルタ−シグマ変調器の固定したエッジレートのサイド効果および一般的にパルス幅変調器によるものである。まとめると、これらの２つの規制は、アナログ出力ステージにおけるひずみ源の大部分を取り除く。直接的にエッジレートのバランスを保つための他の技術も別の実施形態において可能である。例として、エッジレートはモニターされ、遷移は応答で修正される得る。
【００１６】
図１Ｂは、デジタルイン、アナログアウトＦＩＲフィルタ１０５ａ〜１０５Ｎの詳細の例示的な実施形態を示している。１０５ａ〜１０５Ｎの各フィルタは、Ｘ数の出力タップを有する単純な係数のボックスカーフィルタなどの従来のＦＩＲフィルタを含む。各ＦＩＲフィルタ１０５ａ〜１０５Ｎの長さ（ステージの数）は、フィルタ出力伝達関数において、ＰＷＭの反復周波数の基礎に対応するノッチを導入する、前述のＰＷＭステージ１０４ａ〜１０４ＮからのＰＷＭパターン幅よりも長いか等しい。すなわち、各ＦＩＲフィルタ１０５ａ〜１０５Ｎの長さは、ＦＩＲフィルタの入力周波数に対するＦＩＲフィルタの出力周波数の比率に比例する。より長いＦＩＲフィルタ１０５ａ〜１０５Ｎ（たとえば、より多くのステージを有するＦＩＲフィルタ）は、要素の数が増えた犠牲によって帯域エネルギーからより弱められる。ＰＷＭのパターンの長さに等しいタップの数である等しいウエイトを有するＦＩＲフィルタ１０５ａ〜１０５Ｎを使用することは、帯域エネルギーから著しく減らすのに易しい技術である。
【００１７】
フィルタタップの各ｘ番号は（ｘが整数で１よりも大きい）電流源または同様の単一ビットデジタル−アナログ変換要素に関連し、その２つのが、１１１ａおよび各フィルタ１０５ａ〜１０５Ｎに示されている。電流源１１１ａ、．．．、Ｎは単純な構成で、電圧ソースおよび抵抗、または定電流領域またはカスケードトランジスタで作動するトランジスタなどである。電流源からの出力は、シングルエンドまたは差動的なソースである。図示される実施形態では、単一ビットデジタル−アナログ変換器が電流源１１１ａ、．．．、Ｎによって実行されるとき、出力加算器１０６は電流−電圧変換器を含む。電流は、ボックスカーフィルタにおけるように等しくあり得るか、または不規則に偏っていることがあり得る。有利なことに、等しいタップを有するＦＩＲフィルタ１０５ａ〜１０５Ｎのボックスカーの実施形態は実現するのにもっとも単純であり、ほとんどの目的にとって適切である。
【００１８】
オーディオシステム１００では、加算器１０６によって生成させられるアナログ出力信号が、アナログフィルタリングおよび増幅回路ブロック１０７でさらなる従来のアナログフィルタリングおよび増幅の対象になる。ヘッドセットまたはスピーカー１０８のセットは、可聴の出力を提供する。
【００１９】
４つに（つまりＮ＝４）インタリーブされたシステム１００でのノイズシェーパー１０２の動作が図２Ａおよび図２Ｂで図示されている。Ｎ＝４の場合、ノイズシェーパー１０２は、量子化されたサンプルを出力し、各周波数がＬ・ｆｓ／４である４つのサンプルストリームに分けられる。この例では、ノイズシェーパー１０２がオーバーサンプリング周波数１２８ｆｓでデータサンプルを出力し、それゆえ、インタリーブ回路１０３はノイズシェープされたデータストリームを各ストリームが周波数３２ｆｓである４つのストリームに分ける。それゆえ、次のＰＷＭステージ１０４ａ〜１０４Ｎ間の不一致（ｍｉｓｍａｔｃｈ）は復調器帯域１２８・ｆｓ／４、１２８・ｆｓ／２および１２８・３ｆｓ／４（各３２ｆｓ、６４ｆｓおよび９６ｆｓ）でノイズを復調する。有利なことに、各出力でＰＷＭステージ１０５ａ〜１０５Ｎを用いると、以下のＤＡＣ要素の一致の正確さが増すのは、出力不一致の効果がＰＷＭアップサンプリング（ｕｐ−ｓａｍｐｌｉｎｇ）においてのスロット数により減少されることによる。
【００２０】
図２Ａに示されるように、ＰＷＭステージ１０４ａ、．．．、Ｎ間での非ゼロ不一致の影響を受けるノイズは、３つのさらなる減衰帯域によって最小にされる。３つのさらなる減衰帯域は、信号ベースバンドと同様、周波数３２ｆｓ、６４ｆｓ、９６ｆｓについてのノイズシェーパー１０２のノイズ伝達関数（ＮＴＦ）に含まれる。信号帯域での減衰レベルの平均と周波数３２ｆｓ、６４ｆｓ、９６ｆｓでの減衰レベルの平均の違いは、以下のＰＷＭステージ１０４ａ〜１０４Ｎ間の不一致によるものである。より多くの不一致が存在する場合、より多くの変調器ノイズが３２ｆｓ、６４ｆｓ、９６ｆｓの周波数帯域で復調され、周波数３２ｆｓ、６４ｆｓ、９６ｆｓ周辺の変調器ＮＴＦでより多くの減衰が必要とされる。しかしながら、周波数３２ｆｓ、６４ｆｓ、９６ｆｓで減衰が高まる結果、信号帯域での減衰が減少する。（通常、図２Ａのｘ軸の下の領域は、ｘ軸の上の領域と等しくなければならない。）このように、変調器出力周波数範囲に渡るＮＴＦのグローバルノイズシェーピングと周波数３２ｆｓ、６４ｆｓ、９６ｆｓ周辺のローカル減衰レベルとの間でバランスがとられなければならない。
【００２１】
信号帯域における減衰レベルの平均と周波数３２ｆｓ、６４ｆｓ、９６ｆｓの減衰の平均で特定の違いを有するノイズシェーパー１０２におけるＮＴＦが生成される必要がある。ＮＴＦ信号帯域減衰を設定する極−ゼロ組（ｐａｉｒ）の１セットおよび周波数３２ｆｓ、６４ｆｓ、９６ｆｓについてより少ない極のセットを生成するノイズシェーパートポロジーが必要とされる。１つのそのようなノイズシェーパーを特徴づける極とゼロのｚ平面プロットが図２Ｂに示されている。この例では、１１次のノイズシェーパーが特徴づけられていて、ＮＴＦの低周波数（信号帯域）ノイズ減衰のシェープを限定する５つの極−ゼロ組の第１のセット２０を含む。この図示される実施形態において、極−ゼロ組セット２０は、バターワース（Ｂｕｔｔｅｗｏｒｔｈ）ロケーションに４つの極−ゼロ組と１つの実際の極−ゼロ組を含む。極の３つのさらなる２１，２２，２３セットはそれぞれ周波数３２ｆｓ、６４ｆｓ、９６ｆｓのノイズ減衰帯域のシェープを限定する。各セット２０〜２３の極とゼロの数は、所望の望ましいノイズシェーピングおよび、ＮＴＦ信号帯域での減衰レベルとＮＴＦの周波数帯域３２ｆｓ、６４ｆｓ、９６ｆｓでの減衰レベルの間との関係によって、実施形態例の間で変わり得る。図２Ｂでは、周波数３２ｆｓ、６４ｆｓ、９６ｆｓでのＮＴＦゼロは、ｚ平面での単位円に沿って分かれている。別の実施形態では、これらのゼロは分かれないで（共通に位置して）、ノイズシェーパー１０２を実行するのに必要なハードウエアの量を減らし得る。
【００２２】
複数の減衰帯域をＮＴＦで生成し、ノイズシェーパー１０２で用いるのに適切な例示的なデルタシグマ変調器（ノイズシェーパー）トポロジーが、同時係属で、本願と同一出願人である、特許出願「ＤＥＬＴＡ−ＳＩＧＭＡ  ＭＯＤＵＬＡＴＩＯＮ  ＣＩＲＣＵＩＴＳ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＵＴＩＬＩＺＩＮＧ  ＭＵＬＴＩＰＬＥ  ＮＯＩＳＥ  ＡＴＴＥＮＵＡＴＩＯＮ  ＢＡＮＤＳ  ＡＮＤ  ＤＡＴＡ  ＣＯＮＶＥＲＴＥＲＳ  ＵＳＩＮＧ  ＴＨＥ  ＳＡＭＥ」（Ｕ．Ｓ．Ｓｅｒｉａｌ  Ｎｏ．０／１９１，０１６、Ａｔｔｏｎｅｙ  Ｄｏｃｋｅｔ  Ｎｕｍｂｅｒ  １３５４−ＣＡ{２８３６−Ｐ１９４ＵＳ}）に記載され、ここで援用される。たとえば、図２Ｂに示されるｚ平面極−ゼロプロットは、図２Ｃおよび図２Ｄに示されるインタリーブされた変調器トポロジー２００を用いることによって達成され得て、以下に簡潔に考察され得る。あるいは、フィードフォワード設計が利用され得る。フィードフォワード設計は１／（１−Ｚ−１）の伝達関数を備える５つのフィルタステージを有し、極とゼロをＺ＝０ポイントに設置し、１／（１−Ｚ−４）の伝達関数を備える１組のフィルタステージを設置するフィードバックループに関連し、極とゼロをＺ＝１、−１、ｊ、−ｊに設置するフィードバックループに関連している。フィードバック変調器は他の実施形態でも用いられ得るが、フィードバックトポロジーはより正確な係数およびさらなるハードウエアを必要とする。フィードフォワード設計を含むデルタ−シグマ変調器トポロジーの一般的な考察は、Ｎｏｒｓｗｏｒｔｈｙら著による「Ｄｅｌｔａ−Ｓｉｄｍａ  Ｄａｔａ  Ｃｏｎｖｅｒｔｅｒｓ、Ｔｈｅｏｒｙ、Ｄｅｓｉｇｎ  ａｎｄ  Ｓｉｍｕｌａｔｉｏｎ」、ＩＥＥＥ  Ｐｒｅｓｓ、１９９６年などの出版物に見られる。
【００２３】
図２Ｃに示される例示的な変調器トポロジー２００では、周波数ｆｓ／４（ｚ平面ポイントＲｅ＝０、Ｉｍ＝ｊ）、ｆｓ／２４（ｚ平面ポイントＲｅ＝−１、Ｉｍ＝０）、３ｆｓ／４（ｚ平面ポイントＲｅ＝０、Ｉｍ＝−ｊ）でのローカルノイズシェーピングが独立したループフィルタステージ２０１ａ〜２０１ｄの４つのそれぞれのセットを用いて実行される。その出力は、スイッチ（”ＳＷ”）２０２によって以下に考察されるメインノイズシェーピングループ２０９に時間的にインタリーブされる。図２Ｄに詳細が示される独立したフィルタステージ２０１ａ〜２０１ｄのセットのそれぞれは、ローカル極を設定する係数Ｃ１およびＣ２を有するフィードフォワードステージ２０４ａおよび２０４ｂに対応するフィルタステージ２０３ａおよび２０３ｂの１組、フィードバックループ２０５（１つのディレイＺ−１およびゲインｇ１を有する）、ローカルゼロを設定する加算器２０６を含む。（独立フィルタステージ２０１ａ〜２０１ｄのそれぞれの構成は、単一フィルタステージ２０３から３つ以上のフィルタステージ２０３で変わり得、ローカル極およびゼロの望ましい数とロケーションによって１つ以上のフィードバックループが含まれ得る。）独立ループフィルタステージ２０１ａ〜２０１ｄのゲインステージ２０４ａ〜２０４ｂからの出力は対応するスイッチ（ＳＷ）２０７ａ〜２０７ｂのセットによって変調器出力加算器２０８にインタリーブされる。
【００２４】
ＤＣ（（直流またはゼロ周波数）（ｚ平面ポイントＲｅ＝０、Ｉｍ＝０））のグローバル（ベースバンド）ノイズシェーピングはメイン（共通の）ノイズシェーピングループ２０９である第５次（５ｔｈ）よって特徴づけられる。メインノイズシェーピングループ２０９は図２Ｅに詳細が示されていて、５つのグローバルフィルタステージ２１０ａ〜２１０ｅ、およびそれぞれ係数Ｃ３〜Ｃ７を有して出力加算器２０８（図２Ｃを参照）にフィードフォワードする関連したフィードフォワードステージ２１１ａ〜２１１ｅを含む。（グローバルフィルタステージ２１０ａ〜２１０ｅの数はまた、ＮＴＦのグローバル極−ゼロ組の望ましい数とロケーションによって、実施形態から実施形態で変わり得る。）ｚ平面単位回路上のグローバルノイズシェーピングゼロをＤＣポイント（Ｒｅ＝０、Ｉｍ＝０）から動かすためにフィードバックループ２１２ａ〜２１２ｂ（ｇ２のゲインおよびディレイＺ−１を含む）および加算器２１３ａ〜２１３ｂが示される。
【００２５】
ＰＷＭステージ１０５ａ〜１０５Ｎのそれぞれのエネルギーが通常時間をかけて入力エネルギーをトラックする一方で（たとえば、入力エネルギーの第１の積分は入力エネルギーの第１の積分をトラックする）、ＰＷＭ出力で明らかなひずみが起こるのは、ＰＷＭ出力エネルギーの瞬間が異なるＰＷＭパターンで変わるからである（たとえば、ＰＷＭ出力エネルギーの第２次およびそれより高次の積分値は入力エネルギーのより高次の積分値をトラックしない）。特に、特定のＰＷＭ出力パターンの第２次およびより高次の瞬間のロケーションは、変換される特定のデジタルワード、パターンのロジックハイおよびロジックロースロットの対応する数、これらのスロットをパターンの時間に渡って分配することに依るからである。スロットをそれぞれのパターンで分配することは、たとえば、そのパターン（たとえば、ｇｒｏｗ  ｒｉｇｈｔ，ｇｒｏｗ  ｌｅｆｔなど）を生成するのに用いられる技術によって影響を受ける。
【００２６】
図２Ｃのデルタ−シグマ変調器１０２では、量子化器２１４の出力に含まれるフィードバック補償ブロック２２０は、第２次のループフィルタ２０１（図２Ｄ参照）の積分器ステージ２０３ａ〜２０３ｂおよび／または第５次の整数ループフィルタ２０９（図２Ｅ参照）の積分器ステージ２１０ａ〜２１０ｅに非線形フィードバックを提供する。フィードバック補償ブロック２２０によって提供される非線形フィードバックは、先に援用された援用米国特許６，１５０，９６９および５，８１５，１０２に記載されている。通常、修正要素（ｆａｃｔｏｒ）は、フィードバック補償ブロック２２０から、デルタ−シグマ変調器ループフィルタ２０１ａ〜２０１ｄおよび２０９の積分器ステージ２０３ａ〜２０３ｂおよび２１０ａ〜２１０ｂにフィードバックされる。対応する積分器ステージに入力を選択的に修正することによって、以下のＰＷＭステージ１０５ａ〜１０５Ｎにデータが入力される瞬間は変えられる。次いで、ＰＷＭ出力の瞬間はひずみを減少させるために修正され、そうでなければ、出力エネルギー瞬間を変える時間を起因とする。たとえば、特定のＰＷＭ出力パターンで第２の瞬間の変化に対して修正するために、非線形修正要素は、少なくともデルタ−シグマ変調器ループフィルタ２０１ａ〜２０１ｄおよび２０９の第２の積分器ステージにフィードバックされる。
【００２７】
図２Ｃに戻ると、単一ビット量子化器２１４およびディレイ要素（Ｚ−１）２１５は、変調器２００の出力を生成することが好ましい。結果として生じる出力信号は、変調器入力加算器２１６の反転入力にフィードバックされる。独立したフィルタステージ２０１ａ〜２０１ｄのセット間でインタリーブすることで、フィルタステージ２０１ａ〜２０１ｄのそれぞれのセットは、変調器入力時にサンプリングレートｆｓの４分の１（１／４）で加算器２０８の入力に導く。したがって、フィルタセット２０１ａ〜２０１ｄによって設定される極とゼロは、図２Ｂに示されるｚ平面ポイントに変換される。
【００２８】
図１のデータ変換器１００の４つ（Ｎ＝４）にインターリーブされた実施形態を続けると、インターリービング回路１０３からの３２ｆｓ量子化された４つのサンプルストリーム出力は、それぞれ４つのＰＷＭステージ１０４ａ〜１０４Ｎにパスされる。この例では、ＰＷＭステージ１０４ａ〜１０４Ｎのそれぞれは、２５６ｆｓオーバーサンプリングクロック信号（つまりＭ＝８）から８倍（８ｘ）のオーバーサンプリングを実行する。結果として生じるＰＷＭコード化された出力パルスストリームは、図３に示されるように時間的にオーバーラップする。
【００２９】
図３のタイミング図は、１２８ｆｓオーバーサンプリング周波数のノイズシェーパー１０２から任意に選択された１ビット量子化されたサンプル出力の多くを、２５６ｆｓオーバーサンプリング周波数のマルチプルＰＷＭストリームに変換することを示す。図３では、ノイズシェーパー１０２の出力からの８つの代表的なビットまたはサンプル（１〜８）がＮＳＯＵＴとラベルされたトレースによって示されている。４つのインタリーブの後、ＰＷＭステージ１０４ａ〜１０４Ｎのそれぞれは、ＰＷＭ１、ＰＷＭ２、ＰＷＭ３、ＰＷＭ４とラベルされるオーバーラップするストリームによってそれぞれ示されるように、３２ｆｓレートで新しいオペランド（サンプル）で動作する。
【００３０】
８倍オーバーサンプリングの間、ＰＷＭステージ１０４ａ〜１０４Ｎのそれぞれは、３２ｆｓオーバーサンプリング周波数で受信する各対応するサンプルを、図３でＰＷＭ１０ｕｔ、ＰＷＭ２０ｕｔ、ＰＷＭ３０ｕｔ、ＰＷＭ４０ｕｔとラベルされるストリームによって表されるように、２５６ｆｓオーバーサンプリングクロック信号の８期間である、ＰＷＭコード化されたパルスにコード化する。たとえば、ＰＷＭ１０ｕｔストリームは、インターリービング回路１０３による４つのインタリーブの後のノイズシェーパー１０２の出力サンプル１および５、および、対応するＰＷＭステージ１０４ａ〜１０４Ｎによって８倍のオーバーサンプリングを表す。これは、ＰＷＭ変調期間（パルス）１−１から１−８、および５−１から５−８として示されている。
【００３１】
ＰＷＭコード化されたビットストリームＰＷＭ１０ｕｔ、ＰＷＭ２０ｕｔ、ＰＷＭ３０ｕｔ、ＰＷＭ４０ｕｔは、２５６ｆｓＰＷＭオーバーサンプリングクロック（または等しくは、１２８ｆｓノイズシェーパーオーバーサンプリングクロックの１つの期間）の２つの期間によって時間的にオフセットされている。これらの時間のオーバーラップしたストリームはそれぞれ、図４の出力ゲイン対周波数プロットのトレース４０１に示されるように、反復周波数３２ｆｓ（たとえば、３２ｆｓ、６４ｆｓ、９６ｆｓなど）の高調波での著しいエネルギーと同様に約０〜ｆｓ／２の単一ベースバンドでエネルギーを変調する。したがって、４つのＰＷＭステージ１０４ａ〜１０４Ｎのそれぞれは出力ＦＩＲフィルタ１０５ａ〜１０５Ｎに関連し、応答は通常図４のトレース４０２によって示される。特に、各ＦＩＲフィルタ１０５ａ〜１０５Ｎの応答は、同一周波数で対応するＰＷＭステージ１０４ａ〜１０４Ｎの出力応答でのピークに対応する３２ｆｓの高調波のノッチをつける。ＦＩＲ応答４０２は、たとえば、単純な係数（ｃｏｅｆｆｉｃｉｅｎｔ）を有する１６ステージボックスカーＦＩＲフィルタを用いることで達成される。
【００３２】
それぞれが１６ステージボックスカーフィルタを有する４つのデジタルイン、アナログアウトＦＩＲフィルタ１０５ａ〜１０５Ｎを備える実施形態において、６４のアナログ出力が出力加算器１０６に提供されている。６４のアナログ出力は時間的にオーバーラップし、用法と遷移レート（遷移密度）が一致している。その結果は、ＩＳＩのために最小のノイズおよびひずみを有する連続時間アナログ出力である。有利には、すべてのＤＡＣ要素が同一エッジレートおよび同一デューティサイクルを有するように構成される。著しい程度に、この有利点はすべてのひずみとノイズ生成をキャンセルさせる。
【００３３】
本発明の原理はまた図５に示される例示的なデルタ−シグマデータ変換器５００に具体化される。図５では、デルタ−シグマ変換器（ノイズシェーパー）５０１ａ〜５０１ＮのＮ番号は時間的にインタリーブされ、その結果として生じるデインタリーブされた（ｄｅ−ｉｎｔｅｒｌｅａｖｅｄ）出力ストリームは、出力デジタルインアナログアウトＦＩＲフィルタ１０５ａ〜１０５Ｎに直接パスされる。図５では、Ｌは、各ノイズシェーピングステージ５０１ａ〜５０１Ｎのオーバーサンプリング係数（ｆａｃｔｏｒ）である。ノイズシェーピングステージ５０１ａ〜５０１Ｎからの量子化されたデータストリームは、ノイズシェーパー５０１ａ〜５０１Ｎのオーバーサンプリング周波数Ｌ・（Ｋ／Ｎ）ｆｓより大きいかまたは等しい周波数で、ＦＩＲフィルタ１０５ａ、．．．、Ｎに向けられる。それゆえ、有利なことに、ＦＩＲフィルタ１０５ａ、．．．、ＮのＤＡＣ要素は、すでに述べられたように、デューティサイクル（用法）および遷移レートが一致する。
【００３４】
本発明は特定の実施形態を参照しながら述べられてきたが、これらの記述は限定された意味で解釈されるべきではない。開示された実施形態のさまざまな修正、また本発明の代替の実施態様は、本発明の記述を参照することによって当業者にとって明らかになるであろう。開示された概念およびある実施態様は、本発明と同じ目的を実行するために他の構成に修正、または設計するための基として容易に利用されるということが、当業者によって認められるべきである。また、そのような同様の構成は、付属の請求項に述べられている本発明の精神および範囲から逸脱していないことが当業者によって認識されるべきである。
【００３５】
それゆえ、請求項は、発明の真の範囲に含まれるそのような修正または実施態様を網羅すると考えられる。
【図面の簡単な説明】
【００３６】
【図１Ａ】発明的な原理に従って、マルチプル減衰帯域およびインタリーブされたパルス幅変調器を有するデルタ−シグマ変調器を利用するデジタル−アナログ変換器を含む、例示的なデジタルオーディオシステムのハイレベルなブロック図である。
【図１Ｂ】図１Ａに示される例示的なアナログイン、デジタルアウトブロックで用いられるのに適した例示的なデジタルイン、アナログアウトＦＩＲ（ｆｉｎｉｔｅ  ｉｍｐｕｌｓｅ  ｒｅｓｐｏｎｓｅ）フィルタの詳細なブロック図である。
【図２Ａ】４つのインタリーブされたパルス幅変調器を利用する図１に示されるデータ変換器の選択された実施形態で使用するのに適した４つのノイズ減衰帯域を有する例示的なデルタ−シグマ変調器の、ノイズ伝達関数（ＮＴＦ）のゲイン対周波数プロットである。
【図２Ｂ】図２Ａに示されるノイズ減衰帯域に対応するマルチプルＮＴＦノイズ減衰帯域を有するデルタ−シグマ変調器の、ｚ平面における極およびゼロのプロットである。
【図２Ｃ】図２Ｂに示される極−ゼロ配置を製造するのに適した例示的なフィードフォワードデルタ−シグマ変調器のブロック図である。
【図２Ｄ】図２Ｂに示される極−ゼロ配置を製造するのに適した例示的なフィードフォワードデルタ−シグマ変調器のブロック図である。
【図２Ｅ】図２Ｂに示される極−ゼロ配置を製造するのに適した例示的なフィードフォワードデルタ−シグマ変調器のブロック図である。
【図３】例示的な４つのインタリーブされたパルス幅変調器を示す図１で示されるデルタ−シグマ変調器およびパルス幅変調器の代表的動作の単一タイミングを図示するタイミング図である。
【図４】例示的な４つのインタリーブされたＰＷＭおよび関連するＦＩＲ出力フィルタを示す図１のパルス幅変調器の選択された１つの出力のゲイン対周波数プロットである。
【図５】発明的な原理に従ったインタリーブされたノイズシェーパーおよび対応するデジタル出力フィルタを利用する例示的なデジタル−アナログ変換器のハイレベルな動作上のブロック図である。
【図１Ａ】
2006508607.tif 000003
【図１Ｂ】
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【図２Ａ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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