(57)【要約】本発明は、磁気または磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）に関し、より詳細には、そのような磁気抵抗メモリ・デバイスの書き込み動作中の発生磁界を変調する方法およびデバイスに関する。本発明は、行および列の形で論理的に編成された磁気抵抗メモリ・セル（３１）を有する行列（３０）を提供する。各メモリ・セル（３１）は、磁気抵抗素子（３２）を含む。行列（３０）は、一組の行線（３３）を含むことができる。行線は、行の各メモリ・セル（３１）の磁気抵抗素子（３２）と磁気結合できる連続的な導体ストリップである。行列（３０）はさらに、一組の列線（３４）を含む。列線（３４）は、列の各メモリ・セル（３１）の磁気抵抗素子（３２）と磁気結合できる連続的な導体ストリップである。各列線（３４）に対し、各列線（３４）の電流の戻り経路を形成するためと、各列線（３４）の電流によって発生し、選択された磁気抵抗素子（３２）に作用する磁界に加わって、選択された磁気抵抗素子（３２）への書き込み用の磁界を強めるために、戻り列線（３５）を少なくとも１つ設ける。
2006508487.tif 000002
【特許請求の範囲】
【請求項１】
各メモリ・セルが磁気抵抗素子を含む、行と列の形に論理的に編成された磁気抵抗メモリ・セルと、一組の列線を含む行列と、列の各メモリ・セルの磁気抵抗素子と磁気結合できる連続的な導体ストリップである列線とを有する行列であって、各列線に対し、前記各列線の電流の戻り経路を形成するため、ならびに、選択された磁気抵抗素子に作用し前記各列線の電流によって発生する磁界に加わって、前記選択された磁気抵抗素子への書き込み用の磁界を強めるために戻り列線が少なくとも１つ設けられた行列。
【請求項２】
一組の行線をさらに含み、行線が、行の各メモリ・セルの磁気抵抗素子と磁気結合できる連続的な導体ストリップである、請求項１に記載の行列。
【請求項３】
戻り列線がさらなる列線と同じである、請求項１に記載の行列。
【請求項４】
前記戻り列線が前記列線と異なる、請求項１または２に記載の行列。
【請求項５】
各列線に対し、磁気抵抗素子の列をはさんで反対側に戻り列線が設けられた、請求項４に記載の行列。
【請求項６】
磁気抵抗素子の前記列が、前記列線の中心に対して行方向にオフセットして配置された、請求項４または５に記載の行列。
【請求項７】
磁気抵抗素子の前記列が、前記戻り列線の中心に対して行方向にオフセットして配置された、請求項４ないし６に記載の行列。
【請求項８】
磁気抵抗素子の前記列が、前記列線と少なくとも１つの戻り列線の両方に対して対称に配置された、請求項４または５に記載の行列。
【請求項９】
各行線に対し、前記各行線の電流の戻り経路を形成するためと、選択された磁気抵抗素子の磁界に加わるために少なくとも１つの戻り行線が設けられた、請求項２ないし８に記載の行列。
【請求項１０】
前記列線および／または前記戻り列線に磁束誘導クラッディング層が設けられた、前記請求項のいずれかに記載の行列。
【請求項１１】
前記行線に磁束誘導クラッディング層が設けられた、請求項２ないし１０に記載の行列。
【請求項１２】
前記戻り行線に磁束誘導クラッディング層が設けられた、請求項９ないし１１に記載の行列。
【請求項１３】
前記請求項のいずれかに記載の、磁気抵抗メモリ・セルを有する行列を含む不揮発性メモリ。
【請求項１４】
論理的に編成された行と列に配置された磁気抵抗メモリ素子の行列の中の磁気抵抗素子に書き込みを行う方法であって、前記磁気抵抗素子内で、電流線からの磁界と、少なくとも１つの戻り電流線からの磁界とを合成し、それによって、前記磁気抵抗素子に書き込みを行うための磁界を強めることを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気または磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）に関し、より詳細には、そのような磁気抵抗メモリ・デバイスの書き込み動作中の発生磁界を変調する方法およびデバイスに関する。
【背景技術】
【０００２】
現在、多くの企業が、フラッシュ・メモリの後継として磁気（または磁気抵抗）ランダム・アクセス・メモリ（ＭＲＡＭ）を検討している。ＭＲＡＭは、最高速度のスタティックＲＡＭ（ＳＲＡＭ）以外の全てのメモリに取って代わる可能性がある。ＭＲＡＭは、不揮発性メモリ・デバイスである。つまり、情報を記憶し続けるための電力が不要である。この点が、他のほとんどのタイプのメモリに対する優位点であると考えられる。
【０００３】
ＭＲＡＭの概念を最初に考案したのはＨｏｎｅｙｗｅｌｌ  Ｃｏｒｐ．（米国）である。この概念では、磁気多層デバイス内の磁化方向を情報記憶機構として用い、結果としての抵抗の差を情報として読み出す。全てのメモリ・デバイスがそうであるように、ＭＲＡＭアレイ内の各セルは、「１」または「０」を表す最低２つの状態を記憶できなければならない。
【０００４】
様々な種類の磁気抵抗（ＭＲ）効果が存在するが、中でも、巨大磁気抵抗（ＧＭＲ）効果とトンネル磁気抵抗（ＴＭＲ）効果が現在最も重要である。ＧＭＲ効果とＴＭＲ（または磁気トンネル接合（ＭＴＪ）、またはスピン依存トンネリング（ＳＤＴ））効果は、とりわけ不揮発性磁気メモリを実現する可能性をもたらす。これらのデバイスは、階層状になった薄膜を含み、そのうちの少なくとも２枚が強磁性体またはフェリ磁性体であって、それらは非磁性体の中間層で隔てられている。ＧＭＲは、導体の中間層を有する構造物のための磁気抵抗であり、ＴＭＲは、誘電体の中間層を有する構造物のための磁気抵抗である。２枚の強磁性体（またはフェリ磁性体）薄膜の間に非常に薄い導体を配置した場合、この複合多層構造物の有効面内抵抗は、薄膜の磁化方向が平行であるときに最小になり、薄膜の磁化方向が逆平行であるときに最大になる。２枚の強磁性体（またはフェリ磁性体）薄膜の間に薄い誘電体の中間層を配置した場合、薄膜間のトンネル電流は、薄膜の磁化方向が平行であるときに最大（すなわち、抵抗が最小）になることが観測され、薄膜の磁化方向が逆平行であるときに薄膜間のトンネル電流は最小（すなわち、抵抗が最大）になる。
【０００５】
通常、磁気抵抗は、上記構造物の磁化状態が平行から逆平行に変化した場合の抵抗の増加率として測定される。ＴＭＲデバイスは、ＧＭＲ構造物より高い磁気抵抗率をもたらし、したがって、信号がより大きく、速度がより高くなる可能性がある。最近の実績によれば、良好なＧＭＲセルの磁気抵抗が６〜９％であるのに対し、トンネリングは、４０％を超える磁気抵抗をもたらす。
【０００６】
ＭＲＡＭは、複数の磁気抵抗メモリ単位１がアレイとして配置されたものを含む。先行技術によるそのようなメモリ単位１の１つを図１に示す。各メモリ単位１は、磁気抵抗メモリ素子２、ディジット線４とビット線６による第１の交点、およびビット線６とワード線８による第２の交点からなる。メモリ単位１は、ビット線６によって列方向に直列接続され、ディジット線４およびワード線８によって行方向に直列接続されてアレイを形成する。磁気抵抗メモリ素子２には、たとえば、磁気トンネル接合（ＭＴＪ）が使用できるが、これに限定されない。
【０００７】
ＭＴＪメモリ素子２は、一般に、図２に示すように、固定層１０、自由層１２、およびその間の誘電体バリア１４からなる階層構造物を含む。ＭＴＪメモリ素子２はさらに、下部電気的接点２２と、たとえば、自由磁性層１２上の上部接点１６とを形成する非磁性導体を含む。上部接点が固定磁性層の上になるように、自由層と固定層のスタックを反転することもできる。固定磁性層１０および自由磁性層１２はいずれも、たとえば、ＮｉＦｅで構成でき、誘電体バリア層１４は、たとえば、ＡｌＯｘで構成できる。さらに、非磁性層や反強磁性層とも組み合わせて、様々な磁性層の多層構造によって、自由層と固定層の両方を形成することができる。強磁性体（またはフェリ磁性体）１０、１２で誘電体１４をはさんだサンドイッチ構造に微小電圧を印加すると、電子が誘電体バリア１４を通り抜けることができる。
【０００８】
磁性材料の固定層１０は、常に同一方向を向く磁気ベクトルを有する。自由層１２の磁気ベクトルは、層の物理的寸法による制約があるが、自由に２方向のいずれかを向く。すなわち、固定層１０の磁化方向によって平行または逆平行になる。
【０００９】
ＭＴＪメモリ素子２は、素子２の一方の磁性層から他方の磁性層へ電気が垂直に流れることが可能であるように、回路内に接続されて用いられる。ＭＴＪ単位１は、電気的には、図１に示すように、抵抗Ｒとそれに直列なトランジスタＴなどのスイッチング素子で表すことができる。抵抗Ｒの抵抗の大きさは、メモリ素子２の自由磁性層と固定磁性層の磁気ベクトルの向きによって決まる。ＭＴＪ素子２は、それらの磁気ベクトルが逆方向を向けば比較的高抵抗（ＨｉＲｅｓ）になり、同一方向を向けば比較的低抵抗（ＬｏＲｅｓ）になる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図２は、先行技術によるメモリ単位の２×２アレイの概略立面図である。複数のＭＲＡＭ単位からなるＭＲＡＭアレイでは、直交する導線４、６が各ビット（すなわち、メモリ素子２）の上下を通り、スイッチング磁界を生成する電流を流す。各ビットは、電流が一方の導線にのみ流れているときはスイッチングされず、選択されたビットで交差する導線４、６の両方に電流が流れているときにスイッチングされるように設計される（スイッチングは、自由層の磁気ベクトルの方向がスイッチング磁界の方向と一致していない場合のみ行われる）。
【００１１】
ディジット線４およびビット線６は、ＭＴＪメモリ単位１のアレイ内に設けられ、ディジット線４は、メモリ素子２の一方の側をアレイの行方向に通り、ビット線６は、メモリ素子２の反対側をアレイの列方向に通る。図２の構造は、簡単のために部分的に反転されている。ディジット線４は、物理的には、（ＭＴＪ素子２の、トランジスタＴが設けられている基板に近い側の）ＭＴＪ素子２の下を通り、ビット線６は、物理的には、（ＭＴＪ素子２の、トランジスタＴが設けられている基板から遠い側の）ＭＴＪ素子２の上を通る。ただし、そのとおりに描くと、図面の重要部分である磁気抵抗素子２がビット線６で隠れてしまう。
【００１２】
メモリ素子２は、相互接続層１６と複数のメタライゼーション層１８およびバイア２０を用いて、トランジスタＴに接続される。メモリ素子２とビット線６との間に、ガルバニック接続２２が存在する。各メモリ単位１のトランジスタＴは、アース線２４に接続される。
【００１３】
書き込みまたはプログラム・モードでは、選択されたディジット線４およびビット線６に必要な電流が流れ、それらの交点で、ＭＴＪ素子２の自由層１２の極性がスイッチングされるのに十分なピーク磁界が発生する。これによって、ＭＴＪ素子２の抵抗がＬｏＲｅｓ（低抵抗）状態からＨｉＲｅｓ（高抵抗）状態に、またはその逆にスイッチングされる（ビット線６を流れる電流の方向によって異なる）。同時に、選択されたメモリ単位１（選択されたディジット線４と選択されたビット線６との交点にあるメモリ単位）にあるスイッチング素子（トランジスタＴなど）が、たとえばワード線８の電圧を低く（スイッチング素子がトランジスタＴの場合は０ボルトに）保つことによって、カットオフ状態になる。選択されたディジット線４および選択されたビット線６の電流は、それらが協働すれば、選択されたメモリ素子の自由層の磁気ベクトルの方向を変える磁界を発生させるが、それぞれのストリップを流れる電流だけでは記憶状態を変えることができない。したがって、選択されたメモリ素子にのみ書き込みが行われ、選択された同じディジット線４またはビット線６の上にある他のメモリ素子には書き込みは行われない。
【００１４】
ＭＲＡＭの不利な点の１つは、必要なプログラミング電流が非常に高いことである。これは、磁気抵抗材料の近傍で十分強い２つの磁界を誘導しなければならないからである。ＩＢＭおよびMotorolaが実施したデモンストレーションでは、０．６μｍ  ＣＭＯＳ技術の場合、５〜１０ｍＡの電流を用いることによって読み出し動作および書き込み動作が安定することが示されている。それらのデモンストレーションでの代表的なデバイスは、約０．１〜０．５μｍ２であった。
【００１５】
より小さなメモリを実現するためには、ＭＲＡＭ技術をサブ１００ｎｍの領域まで微細化することが望ましいが、容易なことではない。一般に磁気素子は、好ましい磁化方向を形状異方性によって安定化するために何らかのアスペクト比を有する。しかしながら、アスペクト比を固定したまま寸法を小さくすると、スイッチング磁界が強くなる。したがって、デバイスを微細化する場合は、アスペクト比を小さくしなければならない。一方、長期にわたる温度安定性（すなわち、データ保持）のためには、スイッチングに対抗する特定の最小エネルギー・バリア（ＫｕＶ）が必要である。これは基本的に、スイッチング磁界の最小値（〜Ｋｕ）を設定する。
【００１６】
ビット線またはワード線（一般に電流線と呼ぶ）に電流を流すことによって、チップ上に磁界が生成される。この磁界は、その電流に比例する。より強い磁界が必要であれば、より大きな電流を流す必要がある。ただし、小電力用途の場合は小さな電流でなければならない。これらは、相反する要件である。比例縮小則は、電流線（特にその断面）にも適用される。電流線の電流密度は、Ｃｕの一般的なエレクトロマイグレーション限界である約１０７Ａ／ｃｍ２で制限されている。電流密度がそれより高くなると、金属原子が電流線内を移動して、金属配線の断線を引き起こす。上記の制限により、Ｃｕ電流線の断面の１００ｎｍ×１００ｎｍ辺りの電流の上限は１ｍＡとなる。言い換えると、先行技術による磁気抵抗メモリ・デバイスを微細化したときの発生可能な磁界振幅には制限がある。
【００１７】
米国特許第6385083号によれば、この問題は、メモリ素子ごとにビット線と複数のワード線を設けることで解決されるとのことである。これらの線を流れる電流は全て、選択されたメモリ・セルに対する磁界に寄与する。この解決策によって、同じ導体（電流線）サイズと電流密度に対して、格段に強い書き込み磁界が得られる。あるいは、同じ書き込み磁界を得るための、書き込み線内の電流密度を減らすことができ、これによってエレクトロマイグレーションの問題が軽減される。ただし、各ワード線は行ドライバによって駆動されるため、全体の消費電力は増える。このことは、低電力用途では好ましくない。
【００１８】
本発明は、磁気メモリでの磁界発生を改良することを目的としている。
【００１９】
たとえば、磁界発生の改良は、所与の電流密度に対してより強い磁界を発生させること、近傍の選択されていないメモリ・セルへのクロストークを減らすこと、およびメモリ・デバイス全体にわたって磁界の均一性を高めること、の少なくとも１つを含む。
【課題を解決するための手段】
【００２０】
上記目的は、本発明によるデバイスおよび方法によって達成される。  
構造が固定されている場合（すなわち、電流線および記憶素子の形状寸法が定まっている場合）は、１つの電流線だけでなく複数の電流線の電流から特定の磁界成分を少なくとも１つ作成することによって「アクティブ書き込み磁界整形（active write field shaping）」を行うことを提案する。ここで、複数の電流線は、少なくとも１つの通常の電流線と、その電流の戻り経路として動作する電流線とを含む。「アクティブ書き込み磁界整形」を行うということは、複数の電流線からの磁界特性を追加することにより、磁界特性を局所的に変更（あるいは整形）できることを意味する。したがって、アクティブ書き込み磁界整形は、複数ソースの磁界発生として説明できる。本発明によれば、戻り経路から生成される磁界を用いて、磁界を強め、かつ／またはクロストークを減らす。選択されたメモリ素子における磁界成分の発生に、戻り経路として機能する電流線が加わることから、本開示ではこの戻り経路を「機能戻り経路（functional return path）」と呼ぶ。
【００２１】
本発明は、行および列の形で論理的に編成された磁気抵抗メモリ・セルを有する行列を提供する。各メモリ・セルは磁気抵抗素子を含む。この行列は、一組の列線を含む。列線は、列の各メモリ・セルの磁気抵抗素子と磁気結合できる連続的な導体ストリップである。各列線に対し、各列線の電流の戻り経路を形成するためと、各列線の電流によって発生し、選択された磁気抵抗素子に作用する磁界に加わって、選択された磁気抵抗素子への書き込み用の磁界を強めるために、戻り列線を少なくとも１つ設ける。この行列はさらに、一組の行線を含むことができる。行線は、行の各メモリ・セルの磁気抵抗素子と磁気結合できる連続的な導体ストリップである。選択されたメモリ・セルに対応する行線を通る電流と、選択されたメモリ・セルに対応する列線を通る電流と、対応する戻り列線を通る電流とによって発生する合成磁界は、選択されたメモリ・セルの磁気抵抗素子の磁気状態を（そのメモリ・セルの内容に応じて）スイッチングするのに十分な強さである。列挙した電流線のいずれかを通る電流で発生する磁界は、スイッチング磁界を提供するほど強くはない。本発明の利点の１つは、スイッチング磁界を発生させながら、行線、列線、および戻り線を流れる電流のレベルを小さくできることである。本発明による行列は、最大電流密度での磁界をより強くすることを可能にする。これにより、寸法を縮小した場合でも基本的な温度安定性の制限に対して余裕を持つことができる。低電力、近傍の素子とのクロストークを減らせること、磁気記憶素子全体での磁界振幅を大きくできることのうちの少なくとも１つが利点に含まれる。
【００２２】
本発明の説明では、戻り線を有する列線を用いているが、「行線」および「列線」は、参照し易さのみのための名前であって、それらの線の物理的方向である場合もあるが、必ず物理的方向を指しているとは限らない。
【００２３】
一実施形態では、戻り列線は、他の列線のうちの１つであってもよい。このことには、電流線を別途設けなくてもよいという利点がある。
【００２４】
別の実施形態では、戻り列線は、列線とは別である。つまり、電流線を別途設ける必要がある。ただし、これには、複数の列への並列書き込みが可能であるという利点がある。各列線に対し、磁気抵抗素子の列を挟んで反対側に戻り列線を設けることができる。
【００２５】
一実施形態によれば、磁気抵抗素子の列を、列線の中心に対して行方向にオフセットさせて配置できる。別の実施形態によれば、磁気抵抗素子の列を、戻り列線の中心に対して行方向にオフセットさせて配置できる。さらに別の実施形態によれば、磁気抵抗素子の列を、列線と少なくとも１つの戻り列線の両方に対して対称に配置できる。異なるこれらの構成は全て、得られる最大磁界、消費電力、および電力効率が異なる。
【００２６】
本発明はさらに、各列線に少なくとも１つの戻り列線を設けるだけでなく、各行線に対し、行線の電流の戻り経路を形成するためと、選択された磁気抵抗素子の磁界に加わるために少なくとも１つの戻り行線を設けることも可能にする。
【００２７】
本発明のさらに別の実施形態によれば、列線、戻り列線、行線および戻り行線の少なくとも一つに、磁束誘導クラッディング層（flux guiding cladding layer）を設ける。このようなクラッディング層の利点は、各層内の磁界の集束度が高まり、クロストークが減って、意図しないプログラミングを回避できることである。
【００２８】
本発明は、磁気抵抗メモリ・セルを有する行列を含む不揮発性メモリも提供する。このメモリは、複数のバンクまたはモジュールを有するメモリであってもよい。そのような不揮発性メモリは、たとえば、マイクロプロセッサ、コンピュータ、携帯電話、プリンタ、マイクロコントローラなどに内蔵したり、スマートカードのメモリに用いたり、他の適切な任意の用途に用いたりできる。そのような不揮発性メモリは、光記憶装置の代わりに用いることもできる。データはそのＭＲＡＭに記憶され、読み出しは、特別に指定される磁気読み出しヘッドを用いて行う。
【００２９】
本発明はさらに、論理的に編成された行および列に配置された磁気抵抗メモリ素子の行列の中の磁気抵抗素子に書き込みを行う方法を提供する。この方法は、磁気抵抗素子内で、電流線からの磁界と、少なくとも１つの戻り電流線からの磁界とを合成し、それによって、磁気抵抗素子に書き込みを行うための磁界を強めることを含む。本発明の方法の利点の１つは、磁気抵抗素子に値を書き込むのに十分な磁界を得るために電流線に流す電流を小さくできることである。少なくとも３つの異なる電流線からの磁界を合成したものを用い、その磁界成分の１つを形成する、前記電流線のうちの少なくとも２つが同じ電流源を共有する。すなわち、一方が電流経路を形成し、他方が戻り電流経路を形成するように同じ電流源を共有する。
【００３０】
電流経路および戻り電流経路が設けられることから、行ドライバおよび列ドライバの少なくとも一方には単一極性の電流源だけが必要である。
【００３１】
これらおよび他の、本発明の特性、特徴、および利点は、本発明の原理を例示した以下の詳細説明ならびに添付図面を参照することにより明らかになるであろう。この説明は、例示のみを目的とするものであり、本発明の範囲を限定するものではない。以下で引用する参照符号は、添付図面を参照する。  
異なる図面での同じ参照符号は、同一または類似の要素を指す。
【発明を実施するための最良の形態】
【００３２】
以下、具体的な実施形態を示し、特定の図面を参照して本発明について説明するが、本発明はこれらに限定されるものではなく、特許請求の範囲によってのみ限定される。描かれた図面は概略にすぎず、限定的なものではない。図面では、一部の素子は、説明目的からサイズが誇張され、縮尺どおりに描かれていない場合がある。本明細書および特許請求項で「comprising（含む、備える）」という語を用いている場合、この語は他の要素またはステップを除外しない。単数名詞を指す場合に不定冠詞（たとえば、「a」または「an」）または定冠詞（たとえば、「the」）を用いている場合、これらは、特に指定がない限り、その名詞のものが複数ある場合を含むものとする。
【００３３】
本明細書および特許請求項における第１、第２、第３・・・という語は、類似する要素を区別するために用いており、必ずしも連続した順序や時系列の順序を表すわけではない。そのように用いる語は、しかるべき状況下では交換可能であり、本明細書で説明する本発明の実施形態は、本明細書で示した以外の順序でも動作可能であることを理解されたい。
【００３４】
さらに、本明細書および特許請求の範囲における上部（top）、下部（bottom）、上に（over）、下に（under）などの語は、説明のためにのみ用いており、必ずしも相対的な位置を示すものではない。そのように用いる語は、しかるべき状況下では交換可能であり、本明細書で説明する本発明の実施形態は、本明細書で示した以外の方向でも動作可能であることを理解されたい。
【００３５】
本発明によれば、磁気抵抗メモリ・セル３１の行列３０（各メモリ・セル３１は磁気抵抗メモリ素子３２を含む）は、行と列の形に論理的に編成される。以下の説明では、あくまで説明を簡単にするために、「水平」および「垂直」という用語を用いて座標系を表す。それらは、デバイスの実際の物理的方向を指す必要はない（指してもよい）。さらに、「列」および「行」という用語を用いて、互いに連結しているアレイ素子のセットを表す。この連結は、行と列とのカーテシアン・アレイの形で行うことができるが、本発明はそれに限定されない。当業者であれば理解されるように、列と行とを交換可能とすることは容易であり、本開示では、それらの用語は交換可能であるとする。さらに、非カーテシアン・アレイも構築可能であり、これも本発明の範囲に含まれる。したがって、「行」および「列」という用語は幅広く解釈されなければならない。この幅広い解釈を促進するために、特許請求の範囲は、論理的に編成された行および列を対象とする。つまり、メモリ素子のセットは位相的に直線的に交差するように互いに連結されるが、物理的（地形的）な配置はそうでなくともよい。たとえば、行が円で、列がそれらの円の半径であってもよく、これらの円と半径は、本発明では、行と列の形に「論理的に編成された」として記述される。さらに、各種の線の具体的な名前（たとえば、ビット線とワード線、あるいは行線と列線）は、説明を容易にするためと具体的な機能を指すために用いる汎用的な名前であって、このように用語を選択したこと自体は本発明を何ら限定するものではない。これら全ての用語は、記述される具体的な構造のよりよい理解を促進するために用いるに過ぎず、本発明を何ら限定するものではないことを理解されたい。
【００３６】
図３は、本発明の第１の実施形態による、（たとえば、ＭＲＡＭアレイ、メモリ・モジュール、メモリ・バンク、または複数のメモリ・バンクからなるメモリなどの）ＭＲＡＭデバイス４０の概略上面図であり、ＭＲＡＭデバイス４０は、（たとえば、ＧＭＲ素子やＭＴＪ素子などの）磁気抵抗メモリ素子３２のアレイまたは行列３０を含む。行列３０には、行線３３と列線３４が設けられる。行線３３は、行列３０の行の磁気抵抗素子３２と磁気結合できる連続的な導体ストリップ（たとえば、銅線）である。行線は第１の方向に延びる。列線３４は、行列３０の列の磁気抵抗素子３２と磁気結合できる連続的な導体ストリップ（たとえば、銅線）である。列線３４は第２の方向に延びる。本実施形態では、第２の方向は、第１の方向に垂直である。ただし、これは例にすぎず、限定ではない。各列線３４に対し、対応する戻り列線３５が少なくとも１つ設けられる。この戻り列線３５は、対応する列線３４の電流の機能戻り経路を形成する。すなわち、列電流源３６からの電流が然るべき列線３４を流れ、これによって、選択された磁気抵抗素子３２で第１の磁界が発生する（同様に、その列の他の全ての磁気抵抗素子３２でも発生する）。この電流は、対応する少なくとも１つの戻り列線３５を通って列電流シンクに戻る（列電流シンクは、本実施形態では、電流源３６と物理的に同一の素子である）。これによって、選択された磁気抵抗素子３２で第２の磁界が発生する（同様に、その列の他の全ての磁気抵抗素子３２でも発生する）。本発明の別の実施形態（図示せず）によれば、電流源と電流シンクを別々のデバイスにすることも可能である。さらに、行電流源３７からの電流が、しかるべき行線３３を通って行電流シンク３８へ流れ、これによって、選択された磁気抵抗素子３２で第３の磁界が発生する（同様に、その行の他の全ての磁気抵抗素子３２でも発生する）。選択された磁気抵抗素子３２における第１、第２、および第３の磁界の合成磁界は、この素子３２の自由層の磁気ベクトルの方向を変化させることができるが、個々の磁界の単独では、あるいは全てではないそれらの磁界の合成では、その記憶状態を変化させることができない。したがって、選択されたメモリ・セル３１でのみ書き込みが行われる。電源３９は、行電流および列電流を発生させるのに必要な電力を供給できる。図３には限られた数のメモリ・セル３１だけを示しているが、実際には、メモリ・アレイ３０はどのようなサイズでも可能である。
【００３７】
図４は、図３の行列３０の断面図であり、磁気抵抗メモリ・セル３１のアレイを含む。各メモリ・セル３１は、磁気抵抗メモリ素子３２を含む。磁気抵抗メモリ素子３２は、トンネリング磁気抵抗（ＴＭＲ）デバイスまたは巨大磁気抵抗（ＧＭＲ）デバイスなどの磁気抵抗デバイスを含むことができる。磁気抵抗メモリ・セル３１は、行と列の形に配置される。
【００３８】
行線３３は、メモリ・セル３１のアレイ３０の一方の側（たとえば、上側）の平面内を第１の方向に延びる。列線３４は、メモリ・セル３１のアレイ３０の反対側（例では下側）の平面内を第２の方向に延びる。さらに、戻り経路線３５が設けられる。戻り経路線３５は、メモリ・セル３１のアレイの、行線３３と同じ側（つまり、例ではアレイ３０の上側）の平面内を第２の方向に延びる。戻り電流経路が閉ループを形成するので、メモリ行列３０の一方の側に、単一の電流源/シンク素子３６を設けることができる。このループの上側または下側の導体３４,３５に電流を流すことによって、単極性電流源（unipolar current source）３６を、図５に示すような対のスイッチ５０,５１（たとえば、半導体スイッチなど）とともに利用できる。図５は、論理０の値を書き込む場合（図５の左側）と論理１の値を書き込む場合（図５の右側）とで異なる、電流源から電流シンクまでの経路を構成するために選択されるスイッチ５０,５１の組み合わせをより明確に示したものである。電流経路の矢印と閉じられたスイッチは、明確さのために追加したものである。
【００３９】
第１のバイナリ値（たとえば、０値）を磁気抵抗メモリ・セル３１Ａ（選択されたセル）のメモリ素子３２に書き込む場合は、スイッチ５０が閉じ、同時にスイッチ５１が開く。図５では、明確さのために行線３３を省略したが、スイッチングのためには、メモリ・セル３１Ａを横切る行線を電流が流れなければならない。電流源３６から出た電流は、第１のスイッチ５０を通り、選択されたメモリ・セル３１Ａの上の第１の列線５２を通り、選択されたメモリ・セル３１Ａの下の第２の列線５３を通り、列電流シンクに戻る。この列電流シンクは、物理的に列電流源３６と同一の素子であってもなくてもよい。第２の列線５３は、戻り列線である。第２のバイナリ値（たとえば、１値）を磁気抵抗メモリ・セル３１Ａ（選択されたセル）のメモリ素子３２に書き込む場合は、スイッチ５１が閉じ、同時にスイッチ５０が開く。電流源３６から出た電流は、第１のスイッチ５１を通り、選択されたメモリ・セル３１Ａの下の第２の列線５２を通り、選択されたメモリ・セル３１Ａの上の第１の列線５３を通り、列電流シンクに戻る。この列電流シンクは、物理的に列電流源３６と同一の素子であってもなくてもよい。この場合は、第１の列線５２が戻り列線として動作する。このように、スイッチ５０,５１を適宜スイッチングすることによって、第１および第２の列線５２,５３を通る電流の方向が変化すると、図５の矢印５４で示すように、メモリ・セル３１Ａでの発生磁界の方向が切り替わる。
【００４０】
図６では、様々な状況を比較している。図６の（ａ）は、先行技術の状況を表している。ここでは、各メモリ素子３２に対して列線３４が１つだけ設けられている。電流線３４の抵抗が固定（たとえば、Ｒ）であれば、先行技術の構成のメモリ素子３２において（すなわち、メモリ素子３２における磁界発生に加わる電流戻り経路線が設けられていないメモリ・セル３１において）、磁界Ｈを発生させるのに必要な電力はＲ・Ｉ２である。磁界を発生させるための消費電力とその発生磁界との比を電力効率と定義した場合、この先行技術の状況での電力効率は、（Ｒ・Ｉ２）／Ｈである。磁界の値を２倍にするための選択肢が２つある。先行技術によれば、図６の（ｂ）に示すように、列線３４の電流を２倍にすれば、磁界の値は２倍になる。その場合、磁界２Ｈを発生させるのに必要な電流はＲ・（２Ｉ）２であり、電流効率は（Ｒ・（２Ｉ）２）／（２Ｈ）、すなわち、（２・Ｒ・Ｉ２）／Ｈである。ただし、本発明によれば、電流Ｉは列線３４を流れ、対応する戻り電流は戻り経路線３５を通る。この実施形態の場合、磁界２Ｈを発生させるのに必要な電力は（Ｒ・Ｉ２＋Ｒ・Ｉ２）であり、電力効率は（Ｒ・Ｉ２＋Ｒ・Ｉ２）／（２Ｈ）、すなわち、（Ｒ・Ｉ２）／Ｈである。つまり、本発明による機能戻り経路３５（すなわち、選択されたメモリ・セルでの磁界発生に実質的に寄与する戻り経路）を用いると、磁気メモリ・セル３１において発生する磁界が、同じ消費電力で２倍になる。
【００４１】
本発明のさらなる実施形態によれば、列線３４、戻り経路線３５、および行線３３の少なくとも１つのところに磁束誘導クラッディング層６０（図６の（ｄ））を設けることができる。これらの磁束誘導クラッディング層６０は、たとえばニッケル鉄（ＮｉＦｅ）のように、透磁率が高く、磁気的にソフトである（飽和保磁力が低い）。これらの磁束誘導クラッディング層６０は、選択されたセルの領域への磁界の局所化を促進する。このようにして、磁界強度の利得２倍を実現できる。さらに、そのような磁束誘導クラッディング層６０を用いることにより、近傍のメモリ素子３２に対する選択性が強化され、結果として、近傍のメモリ素子３２におけるクロストークが減る。磁束誘導クラッディング層６０は、行線３３、列線３４、および戻り経路線３５の少なくとも１つの片側（好ましくはメモリ素子３２から遠い側）だけを覆うか、最大効率を得るために（図６の（ｄ）に示すように）それらの三面までを覆うことができる。
【００４２】
本発明のさらなる実施形態によれば、電流は、選択された列線３４を通り、隣接する２つの列線７０,７１（それぞれが列線３４のいずれかの側にある）に戻り、一部の電流は、この隣接する列線７０,７１のそれぞれを通る（たとえば、それらの隣接する列線７０、７１のそれぞれを通る電流の半分）。図５に示したような接続方式を追加することによって、電流源３６が設けられていない、行列３０の末端において、二極性戻り電流経路を簡単に形成でき、ビットシリアル書き込み動作を実施することができる。これを行うことにより、超高密度パッキングの場合に、近傍の素子での有効磁界を弱めることができる。消費電力は（Ｒ・（Ｉ／２）２＋Ｒ・Ｉ２＋Ｒ・（Ｉ／２）２）、すなわち、３／２・Ｒ・Ｉ２である。つまり、この実施形態の有効消費電力は、図６の（ａ）に示した先行技術の実施形態より５０％増える。ただし、クロストークは減る（概略で半分になる）。選択されたメモリ・セルにおける最大磁界は、わずかに弱まる。
【００４３】
本発明のいずれかの実施形態による、ビットごとに異なる電流源/シンク装置を連結して、ワードパラレル書き込みのための大きなエンティティを形成できる。これを、図８に概略的に示す。この場合、電流ドライバは、以下のように単純に、書き込まれるデータに応答する。たとえば、８ビットを扱う場合は、ワード１００１０１１０を受信すると、スイッチ５０,５１が、ビットのシーケンスに備えて、しかるべき方法で閉じられる。これによって、連続するビットのシーケンス１−０−０−１−０−１−１−０を書き込むことができる。この方式では、ワード内のビット値ごとに２つのスイッチが選択されるため、ビットの全ての列が４つのスイッチを必要とすることに注意されたい。
【００４４】
以下、この構成の場合の消費電力、ピーク電流、および書き込み時間について分析する。
【００４５】
戻り経路が磁界に寄与せず、単に電流線の抵抗を従来のケースの２倍にするだけであれば、１サイクルの書き込み動作の消費電力は次式で与えられる。  
ｎ・（２Ｒ）・Ｉ２＋Ｒ・Ｉ２＝（２ｎ＋１）・Ｒ・Ｉ２
第１項のｎ・（２Ｒ）・Ｉ２は、列線とその戻り経路による電力損失である。第２項のＲ・Ｉ２は、書き込みを行うビットに対応する行線（明確さのために図８には図示せず）による電力損失である。したがって、このケースでの消費電力は、従来のケースより多い。ピーク電流は次式で与えられる。  
（ｎ＋１）・Ｉ
米国特許第6236611号明細書で開示されているように、多相クロック・システムを実装して、ピーク電流を２Ｉまで減らすことができる。ただし、消費電力は次式のようになる。  
ｎ（（２Ｒ）・Ｉ２＋Ｒ・Ｉ２）＝ｎ・３・Ｒ・Ｉ２
先述のとおり、本発明によれば、同じ磁界値を達成するための電流ループに必要な電流が半分になる。これは、戻り経路が磁界発生に同等に関与するためである。ただし、電流線の長さが２倍になるので、電流線の抵抗は２倍になる。１サイクルの書き込み動作の消費電力は次式で与えられる。
【数１】
2006508487.tif 000003
【００４６】
予想されたとおり、この値は、最先端のＭＲＡＭ構成のおよそ半分である。ピーク電流は次式で与えられる。
【数２】
2006508487.tif 000004
【００４７】
多相クロックを実装すると、サイクルあたりのピーク電流を次式で与えられる値まで減らすことができる。
【数３】
2006508487.tif 000005
【００４８】
ただし、ｎサイクル後の全体消費電力は、次式で与えられる値まで増える。
【数４】
2006508487.tif 000006
【００４９】
したがって、「戻り」電流が磁界発生に寄与する場合は、戻り電流経路だけが、消費電力を減らすことにつながる。最適な状態は、両方の電流成分の寄与が等しくなる場合である。従来技術とのブレークイーブン・ポイントは、戻り電流経路の磁界発生への寄与が３０％について見い出される。それ以外のケースでは、戻り経路によって追加になる抵抗を最小限に抑えるようにしなければならない。
【００５０】
本発明の一実施形態によれば、各チャネルの固有抵抗が等しいことを利用して、ｎ個の異なる小さな電流源（レベル〜Ｉ）ではなく、（レベル〜ｎ・Ｉの）単一電流源を用いることができる。原理を、図９に示す。最終的な実装に関する決定は、電流源のレベルのばらつきではなく、それより小さい、電流線の抵抗値のばらつきに基づくことになる。言い換えると、異なる電流ループの抵抗の統計的なばらつきが非常に小さければ、拡張されたゲート・トランジスタを囲んで構築された単一電流源が、異なるループの電流レベルをよりよく制御できる。
【００５１】
電流源／シンク装置を、別の方法で改良することもできる。図１０は、第１のビットの電流シンクを第２のビットの電流源にフィードし、以下同様にする直列方式を明確に示している。スイッチ５０,５１がそれぞれ適切にスイッチングされていれば、図１０の下の図に示すように、各ビットに正しい内容を書き込むことができる。したがって、より小さな電流源３６が適切であり、それによって基板面積（たとえば、シリコン面積）を節約できることが分る。ただし、電流線を（ｎ倍に）拡張しているので、消費電流をただちに減らすことはできない。１サイクルの書き込み動作では、必要なピーク電流は３／２・Ｉでよい。この方式は、消費電力がより少ない、書き込み時間が短い、ピーク電流が小さいという利点を併せ持つ。ＭＲＡＭのモジュラー方式の場合は、より小さいメモリ・バンクまたはブロックを用いて、電流線全体の抵抗を減らすことができる。これは一般に、電流線の電圧損失を減らすために行われる。
【００５２】
本発明のさらに別の実施形態によれば、メモリ素子全体にわたって磁界をより均一にすることができる。この実施形態では、線幅を最小限にする要件が緩和されている。もちろん、そのような実装は、ＭＲＡＭアレイの密度のロスにつながる。ただし、密度と磁界の均一性の向上との有利なトレードオフが可能である。
【００５３】
図１１の（ａ）〜（ｅ）に示す様々な状況を比較する。（ａ）は、先行技術による単一電流線３４を表す。（ｂ）は、先述の、本発明の第１の実施形態による、磁気抵抗素子３２の上に戻り経路３５がある電流線３４を表す。磁気抵抗素子３２、電流線３４、および戻り経路３５の幅は全て同じであり、全ての素子３２,３４,３５が互いに対称に配置されている。（ｃ）は、戻り経路３５がある電流線３４を表しているが、電流線３４と戻り経路３５の両方の幅がメモリ素子３２の幅の１．５倍に拡張され、導体３４,３５がメモリ素子３２に対してオフセットされている。（ｄ）は（ｃ）と同様であるが、導体３４,３５の幅がメモリ素子３２の幅の２倍まで拡張されている。（ｅ）は（ｄ）と同様であるが、導体３４、３５が磁気抵抗素子３２に対して対称に配置されている。表１は、両方の線についての計算の入力パラメータの一覧である。これらの値は、一般的なＣＭＯＳ０９０プロセス・フローから取ったものである。
【表１】
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【００５４】
表２は、図１１に示した様々な実施形態における磁界、消費電力、必要な電流、電力効率、最大電流利得、および最大可能磁界の計算値の一覧である。
【表２】
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【００５５】
磁界の計算値を、メモリ素子からの距離の関数として図１２に示す。グラフ中に記した文字は、図１１に示した各ケースを指す。全ての状況で電流を同じにすると、断面が広い線（実施形態（ｃ）、（ｄ）、および（ｅ））を用いた場合に磁界の若干の低減が見られる。ただし、電流線の抵抗が減ったことで、電力効率が大きく改善している。さらに、断面が広いことにより、一定の電流密度に対し、より強い磁界を発生させることができる。消費電流は、少なくともおよそ１／２〜１／３に減らすことができる。
【００５６】
図１３は、電流線の断面を広くすることによる磁界の均一性の向上を、メモリ素子からの距離の関数で示したものである。グラフ中に記した文字は、図１１に示した各ケースを指す。電流が同じ場合、非対称の電流線（実施形態（ｃ）および（ｄ））は、対称の電流線（実施形態（ｅ））より強い磁界を与えることができる。ただし、非対称の電流線の場合の磁界利得は、磁界の均一性が若干低いことの影響を受ける。
【００５７】
本発明によるアクティブ磁界整形を用いたＯＴ−１ＭＴＪ  ＭＲＡＭデバイスの様々なレイアウトのいくつかを、図１４に示す。書き込み磁界を最小にするために、（所与のテクノロジに対して）最小の寸法（たとえば、ＣＭＯＳ０９０の場合は２００×１００ｎｍ２）を、メモリ素子３２（たとえば、磁気トンネル接合）の場合は、垂直書き込み線として２００ｎｍではなく４００ｎｍの書き込み線（列線）３４と組み合わせている。図１４に示すように、水平書き込み線（行線）３３の様々な実装を考えることができる。
【００５８】
まず、先行技術による構成を示す。図１４の（１ａ）が上面図であり、（１ｂ）が断面図である。列線３４にも行線３３にも機能電流戻り経路を設けていない。
【００５９】
図１４の（２ａ）および（２ｂ）には、本発明の第１の実施形態を示した。これらはそれぞれ、この実施形態によるデバイスの上面図および垂直断面図である。二重の対称戻り線が設けられている。すなわち、各列線３４に対して列戻り線３５が設けられて関連付けられ、各行線３３に対して行戻り線８０が設けられて関連付けられている。断面図（２ｂ）に見られるとおり、列線３４とそれに対応する列戻り線３５が、メモリ素子３２に対して対称に配置され、行線３３とそれに対応する行戻り線８０も、メモリ素子３２に対して対称に配置されている。
【００６０】
本発明の別の実施形態を、図１４の（３ａ）および（３ｂ）に示した。これらはそれぞれ、この実施形態によるデバイスの上面図および垂直断面図である。非対称の垂直戻り線および対称の水平戻り線が設けられている。すなわち、各列線３４に対して列戻り線３５が設けられて関連付けられ、各行線３３に対して行戻り線８０が設けられて関連付けられている。図１４の（３ｂ）に見られるように、列線３４とそれに対応する列戻り線３５が、メモリ素子３２に対して非対称に配置されている。すなわち、列線３４とメモリ素子３２との間には、行線３３が延びる方向にオフセットがあり、戻り線３５とメモリ素子３２との間には、行線３３が延びる方向にオフセットがある。この実施形態では、図１４の（３ａ）に見られるように、行線３３とそれに対応する行戻り線８０が、メモリ素子３２に対して対称に配置されている。
【００６１】
本発明のさらに別の実施形態を、図１４の（４ａ）および（４ｂ）に示した。これらはそれぞれ、この実施形態によるデバイスの上面図および垂直断面図である。非対称の垂直戻り線と非対称の水平戻り線が設けられている。すなわち、各列線３４に対して列戻り線３５が設けられて関連付けられ、各行線３３に対して行戻り線８０が設けられて関連付けられている。図１４の（４ｂ）に見られるように、列線３４とそれに対応する列戻り線３５が、メモリ素子３２に対して非対称に配置されている。すなわち、列線３４とメモリ素子３２の間には、行線３３が延びる方向にオフセットがあり、戻り線３５とメモリ素子３２の間には、行線３３が延びる方向にオフセットがある。この実施形態ではさらに、図１４の（４ａ）に見られるように、行線３３とそれに対応する行戻り線８０が、メモリ素子３２に対して非対称に配置されている。すなわち、行線３３とメモリ素子３２との間には、列線３４が延びる方向にオフセットがあり、行戻り線８０とメモリ素子３２との間には、列線３４が延びる方向にオフセットがある。
【００６２】
セル・サイズに対する影響を、図１４の矩形ボックス９０で表した。これは、単位セルを表している。結果は次のとおりである。図１４（１ａ）および（２ａ）の実施形態ではセル・サイズが６Ｆ２、図１４（３ａ）の実施形態ではセル・サイズが１０Ｆ２、図１４（４ａ）の実施形態ではセル・サイズが１５Ｆ２である。
【００６３】
クロストークの低減に関しては、本発明による２つの方法を実施できる。第１の方法は、近傍の線を流れる追加電流と組み合わせて対称戻り線を２倍にする方法であり、第２の方法は、対称または非対称の戻り線の断面をより広くする方法である。第１の方法は、消費電力が最大で５０％増え、第２の方法はスペースが最大で１００％増える。後者のケースでは、クロストークが、対称戻り線の場合で４０％から２７％に、非対称戻り線の場合で４０％から２２％に減り、ピーク磁界のロスがない。
【００６４】
本明細書では、本発明によるデバイスに関して、好ましい実施形態、具体的構造および構成、ならびに材料について説明してきたが、本発明の趣旨および範囲から逸脱することなく、形態および細部において様々な変更や修正が可能であることを理解されたい。たとえば、上記概念をＯＴ−１ＭＴＪ  ＭＲＡＭデバイスに関して説明したが、この概念は、１Ｔ−１ＭＴＪ  ＭＲＡＭ構造や他のＭＲＡＭ構造にも実装できる。
【図面の簡単な説明】
【００６５】
【図１】先行技術によるアレイ内接続用ＭＲＡＭ単位の電気的表現である。
【図２】先行技術によるＭＴＪ単位の２×２アレイの概略立面図である。
【図３】メモリ・アレイ、１つの磁界成分のための単一電流源／シンク装置、および電流戻り経路を有する本発明の第１の実施形態によるＭＲＡＭ構成の概略図である。
【図４】図３のメモリ・アレイの一部の概略断面図である。
【図５】様々な電流経路が生成される様子を概略的に説明する図である。
【図６】電力効率が同じである様々な実施形態の書き込み磁界利得を示す図である。
【図７】本発明の第２の実施形態による機能電流戻り経路を示す図である。
【図８】ワードパラレル書き込み動作に関する、本発明によるＭＲＡＭ構成の概略図である。
【図９】１つの電流源を用いてワード内の複数のビットに均一な分布の電流を同時に供給する、本発明のさらなる実施形態の概略図である。
【図１０】単一電流源の直列ワードパラレルＭＲＡＭの概略図である。
【図１１】本発明によるアクティブ磁界整形の様々な実施形態（（ｂ）〜（ｅ））を、先行技術の状況（ａ）と対比させた図である。
【図１２】図１１の様々な実施形態について磁界の計算値のグラフである。
【図１３】図１１の様々な実施形態のトンネル接合の全体にわたる正規化された磁界の均一性のグラフである。
【図１４】機能戻り線を有する電流線の実施形態の様々なレイアウトを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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