(57)【要約】ＡＢ級トランスコンダクタ回路が、ソース−ドレイン経路を第１及び第２電圧供給源レイル（１４、１６）間に直列に接続させている相補型ＰＭＯＳ及びＮＭＯＳトランジスタ（１０、１２）を有する。出力端子（２０）は、前記直列接続されたソース−ドレイン経路の接続点に結合される。前記ＰＭＯＳ及びＮＭＯＳトランジスタのゲート電極は、第１及び第２バイアス電圧供給源（３２、３４）を夫々に含む第１及び第２経路を用いて入力端子（１８）に結合される。前記ＰＭＯＳ及びＮＭＯＳの静止ゲート電圧は、当該静止入力電圧から前記第１及び第２バイアス電圧供給源の等しく且つ反対である電圧（Ｖｂ）だけオフセットされ、これにより、前記バイアス電圧供給源の前記値だけ前記ＰＭＯＳ及びＮＭＯＳトランジスタの見掛けのしきい値電圧（Ｖｔ’）を低下する。また平衡ＡＢ級トランスコンダクタ回路も開示される。
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【特許請求の範囲】
【請求項１】
相補型ＰＭＯＳ及びＮＭＯＳトランジスタを有し、これらトランジスタのソース−ドレイン経路を第１及び第２電圧供給源レイル間に直列に接続させ、出力端子を該直列接続されたソース−ドレイン経路の接続点に結合されるようにし、これらトランジスタのゲート電極を夫々の第１及び第２経路を用いて入力端子に結合されるようにするＡＢ級トランスコンダクタ回路であって、第１及び第２バイアス電圧供給源手段が、前記第１及び第２経路において夫々備えられる、ＡＢ級トランスコンダクタ回路。
【請求項２】
請求項１に記載のトランスコンダクタ回路において、前記第１及び第２バイアス電圧供給源手段が、前記第１電圧供給源レイルに接続された第１電流供給源と前記第２電圧供給源レイルに接続された第２電流供給源との間に結合された第１及び第２直列接続抵抗を有すること、且つ前記入力端子が前記第１及び第２直列接続抵抗の共通接続点に接続されることを特徴とする、トランスコンダクタ回路。
【請求項３】
請求項２に記載のトランスコンダクタ回路において、前記第１及び第２抵抗器が夫々のコンデンサによってデカップルされることを特徴とする、トランスコンダクタ回路。
【請求項４】
請求項２又は３の何れか一項に記載のトランスコンダクタ回路において、前記ＰＭＯＳトランジスタの前記ゲート電極が、前記第２抵抗器及び前記第２電流供給源の接続点に結合されること、且つ前記ＮＭＯＳトランジスタの前記ゲート電極が、前記第１抵抗器及び前記第１電流供給源の接続点に結合されることを特徴とする、トランスコンダクタ回路。
【請求項５】
請求項１ないし４の何れか一項に記載の第１及び第２トランスコンダクタ回路を有する平衡ＡＢ級トランスコンダクタ回路であって、平衡入力が対応する入力端子に供給され、平衡出力が対応する出力端子から導出される、平衡ＡＢ級トランスコンダクタ回路。
【請求項６】
請求項４に記載の第１及び第２トランスコンダクタ回路を有する平衡ＡＢ級トランスコンダクタ回路において、平衡入力が前記対応する入力端子に供給されること、平衡出力が前記対応する出力端子から導出されること、前記第１及び第２トランスコンダクタ回路の各々の前記第１電流供給源が外部バイアスされたＰＭＯＳトランジスタを有すること、前記第１及び第２トランスコンダクタ回路の各々の前記第２電流供給源がＮＭＯＳトランジスタを有すること、並びにコモンモードフィードバック回路が与えられ、前記コモンモードフィードバック回路が、外部バイアスされたＰＭＯＳのドレイン電極間に直列に結合された第１及び第２のほぼ等値の抵抗器と、前記第１及び第２のほぼ等値の抵抗器の共通接続点から前記ＮＭＯＳトランジスタの前記ゲート電極への接続とを有することを特徴とする、平衡ＡＢ級トランスコンダクタ回路。
【請求項７】
請求項４に記載の第１及び第２トランスコンダクタを有する平衡ＡＢ級トランスコンダクタ回路において、平衡入力が前記対応する入力端子に供給されること、平衡出力が前記対応する出力端子から導出されること、前記第１及び第２トランスコンダクタ回路の各々の前記第１電流供給源が外部バイアスされたＰＭＯＳトランジスタを有すること、前記第１及び第２トランスコンダクタ回路の各々の前記第２電流供給源が外部バイアスされたＮＭＯＳトランジスタを有すること、並びにコモンモードフィードバック回路手段が与えられ、前記コモンモードフィードバック回路手段が、前記第１及び第２トランスコンダクタ回路の各々に関して、ドレイン−ソース経路を前記外部バイアスされたＮＭＯＳトランジスタの前記ソース電極及び前記第２電圧供給レイルの間において結合させると共にゲート電極を前記外部バイアスされたＮＭＯＳトランジスタの前記ドレイン電極に接続させるような三極管動作ＮＭＯＳトランジスタを有し、前記外部バイアスされたＮＭＯＳの前記ソース電極が相互接続されること、を特徴とする平衡ＡＢ級トランスコンダクタ回路。
【請求項８】
請求項５ないし７の何れか一項に記載の平衡ＡＢ級トランスコンダクタ回路を有する集積回路。
【請求項９】
請求項１ないし８の何れか一項に記載のＡＢ級トランスコンダクタ回路を有する集積型トランシーバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路として製造され得る、低電力無線トランシーバ／レシーバ用のジャイレータ・チャネル・フィルタに応用を有する低電圧ＡＢ級トランスコンダクタ回路に関する。
【背景技術】
【０００２】
集積ＣＭＯＳトランジスタを用いて製造されるＡＢ級トランスコンダクタは、ブルートゥース及びＺｉｇＢｅｅにおいて応用を有する最新低電力無線トランシーバ／レシーバ用のジャイレータ・チャネル・フィルタにおいて用いられて好評を得ている。ＣＭＯＳトランジスタは、最適に動作させるために、ＣＭＯＳゲートしきい値電圧の約４倍の供給電圧を必要とする。当該規準は、新型のサブミクロン集積プロセスにおいて達成し難くなっている。というのも、当該基準を従うべき場合、より高い供給電圧を少なくとも理論的に必要とするような更なる高いゲートしきい値電圧が、論理ゲートにおける漏れのせいで必要となるからである。
【０００３】
米国特許明細書第６，０３１，４２３号は、反転入力及び非反転入力を夫々受信するＮチャネル入力段及びＰチャネル入力段を含むレイル・ツー・レイル・オペアンプ（演算増幅器）を開示する。Ｎチャネル入力段は、ＮチャネルＭＯＳトランジスタの群を有し、Ｐチャネル入力段は、ＰチャネルＭＯＳトランジスタの群を有する。差動モードで動作する場合、１つの入力電圧が増加するにつれて、他方の入力電圧は、ダメージ基板電流が存在しないようにするために、減少する。しかし、両方の信号電圧が上昇すると共にＰチャネル入力段のトランジスタがオフにされているようなコモンモードで動作する場合、ダメージ基板電流が発生する。Ｐチャネル入力段のトランジスタを保護するために、しきい値電圧は、負バルクソース電圧を生じること、例えばバルク電圧からソース電圧を減算することによって低下され、Ｐチャネル入力段を通ずる電流が減少する場合、基板を通って流れるダメージ電流の低下を引き起こす。Ｐチャネル入力段のトランジスタを保護することによって、基板を通ずるダメージ電流を最小化する一方で、低下された供給電流でレイル・ツー・レイル動作を得ることが可能である。Ｐチャネルトランジスタを保護するこの方法は、トランジスタのＮウェルにおけるバックゲート電圧を変化するものとして周知である。米国特許明細書第６，０３１，４２３号は、ＮＭＯＳ及びＰＭＯＳトランジスタのしきい値電圧がＡＢ級トランスコンダクタ回路において如何に低下され得るかを開示又は提案しない。
【０００４】
米国特許明細書第６，４５６，１５７Ｂ１号は、集積回路におけるトランジスタしきい値電圧をレギュレートする補償回路を開示する。補償回路は、トランジスタ、電流供給源及びゲート参照電圧供給源を含む。トランジスタは、ウェル・バイアス電圧すなわちバックゲート電圧を与えるようにバイアスされ、共通集積回路におけるトランジスタに結合される。より特には、電流供給源は、電流をトランジスタのドレインに流し込み、バックゲートをフォワード・バイアスされるようにし、バック・ゲート・バイアス電圧を調整する。この明細書は、開示される補償技法がバックゲート電圧を（ＮＭＯＳ補償回路を用いる）ＮＭＯＳ目標トランジスタ及び（ＰＭＯＳ補償回路を用いる）ＰＭＯＳ目標トランジスタに関して制御するように用いられ得ることを述べている。
しかし、一方または他方の種類のトランジスタがウェルを有さないような場合に、ＮＭＯＳ及びＰＭＯＳを同時に補償することに関する規定はない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、一方または他方の種類のトランジスタがウェルを有さないような、ＡＢ級トランスコンダクタ回路において用いられるＮＭＯＳ及びＰＭＯＳトランジスタを同時に補償することを可能にすることである。
【課題を解決するための手段】
【０００６】
本発明の態様によると、第１及び第２電圧供給レイル間に直列に接続されたソース−ドレイン経路を有する相補型ＰＭＯＳ及びＮＭＯＳと、前記直列接続ソース−ドレイン経路の接続点に結合された出力端子と、第１及び第２経路の夫々を用いて入力端子に結合された前記ＰＭＯＳ及びＮＭＯＳのゲート電極であって、第１及び第２バイアス電圧供給手段が夫々第１及び第２経路において備えられる電極と、を有するＡＢ級トランスコンダクタ回路が規定される。
【０００７】
本発明の第２態様によると、本発明の第１態様に従い作製される第１及び第２トランスコンダクタ回路を有する平衡ＡＢ級トランスコンダクタ回路が規定され、平衡入力は、夫々の入力端子に供給され、平衡出力は、夫々の出力端子から導出される。
【０００８】
本発明の第３態様によると、本発明の第１又は第２態様に従い作製されるＡＢ級トランスコンダクタ回路又は平衡ＡＢ級トランスコンダクタ回路を有する集積回路が規定される。
【０００９】
本発明の第４態様によると、本発明の第１又は第２態様に従い作製されるＡＢ級トランスコンダクタ回路を有するトランシーバが規定される。
【００１０】
本発明は、添付図面を参照にして、例を用いて以下に説明される。
【００１１】
図面において、同一の参照符号は、対応する特徴を示すのに用いられている。
【発明を実施するための最良の形態】
【００１２】
いわゆるディープサブミクロン時代への突入にあたってのＣＭＯＳにおける供給電圧対しきい値電圧問題を例証するため、一般的な現在入手可能なＣＭＯＳトランジスタ及び予想される将来のプロセスによって製造されるＣＭＯＳトランジスタの供給電圧及びしきい値電圧の間の比較がされる。
【００１３】
【表１】
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【００１４】
前記比較から、現在の技術に関する比率Ｖｄｄ／Ｖｔは、５のオーダであり、５Ｖの供給電圧及び６を越えるＶｄｄ／Ｖｔ比率を有する古いプロセスとは異なるわけではない一方で、予想される将来技術に関しての比率は３である。しきい値電圧は供給電圧より遅く下落するので、将来プロセスにおける論理ゲートの漏れ問題は、Ｖｄｄ／Ｖｔ比率に好ましくない影響を有し得るようなより高いしきい値電圧の使用を強いる事があり得ることが示唆されている。
【００１５】
図１を参照すると、現在のＣＭＯＳプロセスで用いるのに適する例証のＡＢ級トランスコンダクタは、ＰＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ１２を有し、これらトランジスタのソース−ドレイン経路は、電力供給レイル１４及び１６間において直列に接続される。供給レイル１４は、電圧Ｖｄｄａである。トランジスタ１０及び１２のゲート電極は、入力信号Ｖｉｎが印加される接続点１８に接続される。出力信号Ｉｏｕｔは、トランジスタ１０及び１２のドレイン電極の接続点２０から導出される。
【００１６】
以下の説明を容易にするため、トランジスタ１０及び１２は、理想的な二乗飽和挙動及び同一のパラメータを有すると仮定する。斯様にして、トランジスタ１０及び１２において等しい電流Ｊを生成する静止入力電圧Ｖｄｄａ／２に関して、０出力電流が得られる。
【００１７】
図２及び図３を参照すると、図１に示されるＡＢ級トランスコンダクタは、ソース−ドレイン経路が直列に接続されるＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ２４を有する別の同一のトランスコンダクタによって終端される。トランジスタ２２及び２４のゲート電極は、ＡＢ級トランスコンダクタすなわちＣＭＯＳトランジスタ１０及び１２の出力接続点２０に接続される接続点２６に接続される。トランジスタ２２及び２４のドレイン電極は、接続点２８に接続される。伝導性リンク３０は、接続点２６及び２８を相互連絡し、これにより、夫々のトランジスタ２２及び２４のドレイン及びゲート電極を相互連結する。
【００１８】
図２において、入力電圧Ｖｉｎが静止電圧Ｖｄｄａ／２から増加される場合、ＰＭＯＳトランジスタ１０の電流は結果的に０に至る一方で、ＮＭＯＳトランジスタ１２の電流は、４Ｊに至る。図３において、入力電圧Ｖｉｎが静止電圧Ｖｄｄａ／２から減少される場合、ＮＭＯＳトランジスタ１２の電流は結果的に０に至る一方で、ＰＭＯＳトランジスタ１０の電流は４Ｊに至る。これら２つの極限の条件は、ＡＢ級トランスコンダクタすなわちＣＭＯＳトランジスタ１０及び１２の有用な線形範囲を表す。
【００１９】
図１ないし３を考慮し、静止ゲート・オーバードライブ電圧Ｖｇｔ＝Ｖｇｓ−Ｖｔが
Ｖｔ／２に等しくされる場合、アナログ供給電圧はＶｄｄａ＝３Ｖｔに設定され、静止入力電圧は３Ｖｔ／２であり、これら極端な条件を生成する入力電圧Ｖｉｎは、２Ｖｔ（図２）及びＶｔ（図３）であり、全てのトランジスタは、これら極端な条件の間において飽和していることを示され得る。この選択は、全体±４Ｊ出力信号範囲にわたって飽和動作を同時に持続し得る最高値Ｖｇｔ及びＶｄｄａを表す。Ｖｄｄａレイル１４がレギュレータから発生される場合、外部供給源Ｖｄｄは、３Ｖｔ（〜４Ｖｔ）より大きくなければならない。この最適値におけるＶｄｄのシステムの使用は、最低電力消費のシステムを与える。より高いＶｄｄは電力消費を直接的に増加する一方で、より低いＶｄｄはより低いＶｇｔを用いてのみ可能であるが、このより低いＶｇｔは信号対ノイズ（Ｓ／Ｎ）比を低下させ、これは電力消費を増加することによってのみ回復され得る。上記テーブルに関して、現在の技術は当然最適Ｖｄｄ／Ｖｔ比に近いが、予想される将来技術においてこの比率は最適値より下であることが予想され、Ｓ／Ｎ比を維持する又は向上することが望まれる場合、最適値を得るために試みられる何かの行動が取られなければ、深刻な電力消費の上昇が生じ得ることが確認され得る。
【００２０】
図４ないし６に関して、これら回路の基本的特徴は、図１ないし３を夫々参照して既に記述されているので、簡潔性のために、図４ないし６は詳細には説明されない。
【００２１】
図４に関して、ＰＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ１２のゲート電極及は、概念的「バッテリ」３２及び３４の夫々を用いて入力接続点１８に接続される。バッテリ３２及び３４は、電圧Ｖｂ有する。このことは、しきい値電圧Ｖｔ’＝Ｖｔ−Ｖｂを有する、破線で示されるような合成トランジスタＰ’及びＮ’の組を有するトランスコンダクタを効果的に作製する。回路が、供給電圧Ｖ’ｄｄａ＝３Ｖ’ｔ＝３（Ｖｔ―Ｖｂ）から動作される場合、Ｖ’ｇｔ ＝Ｖ’ｔ／２＝（Ｖｔ―Ｖｂ）／２に設定する。図４において、静止入力電圧は３／２（Ｖｔ−Ｖｂ）であり、出力電流は０である。
【００２２】
図５及び６は、全体±４Ｊ出力電流範囲にわたる飽和動作に関する極端な条件を例証する。ＣＭＯＳトランジスタ２２及び２４から成るトランスコンダクタの場合、概念的バッテリ３６及び３８は、トランジスタ２２及び２４と接続点２６との間においてそれぞれ結合される。斯様にして図５において、接続点１８及び２６は夫々２(Ｖｔ−Ｖｂ)及び(Ｖｔ−Ｖｂ)の電圧であり、ＰＭＯＳトランジスタ１０における電流は０である一方で、ＮＭＯＳトランジスタ１２における電流は４Ｊである。図６において条件は逆である。
【００２３】
「バッテリ」電圧Ｖｂは、最適でないＶｄｄ／Ｖｔ比、すなわちＶｄｄ＞３Ｖｔ（〜４Ｖｔ）にもかかわらず、最小電力消費に関する条件を与えるように設計され得る。
【００２４】
図７は、本発明に従い作製されるシングルエンドＡＢ級トランスコンダクタ回路の実装を例証する。図４に示される概念的トランスコンダクタ回路と比べて、「バッテリ」は、電流供給源４０及び４２の夫々から値Ｒｂを有する抵抗器４４及び４６に流れる等電流値Ｉｐ＝Ｉｎの電圧低下によって生じられる。抵抗器は、コンデンサ４８及び５０によってデカップル（ｄｅｃｏｕｐｌｅｄ）される。トランジスタ１２及び１０のゲート電極は、電流供給源４０及び４２と抵抗器４４及び４６との夫々の接続点において位置するノード５２及び５４に接続される。ノード５２及び５４におけるゲート電圧は、以前と同様にｖｉｎ＋Ｖｂ及びｖｉｎ−Ｖｂである。
【００２５】
図８は、図７に示されるＡＢ級トランスコンダクタ回路の平衡接続の実施例を示す。コモンモードフィードバック回路の実装は別として、平衡接続は、本質的に、図７に示されるように２つの平行シングルエンド接続である。したがって、（ＣＭＯＳトランジスタ１０及び１２に基づく）元のトランスコンダクタに対応する（トランジスタ１０’及び１２’に基づく）複製トランスコンダクタの部分は、ダッシュ記号（’）を付けられた対応する参照符号で参照されている。また簡略化するために、以前に記述されなかった平衡接続の部分のみが記述される。
【００２６】
電流供給源４０及び４０’の夫々は、ＰＭＯＳトランジスタ５６及び５６’を有し、これらＰＭＯＳトランジスタ５６及び５６’のソース−ドレイン経路は、電圧供給源ライン１４及び抵抗器４４及び４４’の間において接続され、これらＰＭＯＳトランジスタ５６及び５６’のゲート電極は、参照電圧Ｖｒｅｆによってバイアスされる。電流供給源４２及び４２’の夫々は、ＮＭＯＳトランジスタ５８及び５８’を有し、これらＮＭＯＳトランジスタ５８及び５８’のドレイン−ソース経路は、抵抗器４６及び４６’と電圧供給源ライン１６との間において接続される。ゲート電極は、ＰＭＯＳトランジスタ５６及び５６’のドレイン電極間に直列に接続される等値抵抗器６０及び６０’を有するコモンモードフィードバック回路によってバイアスされる。抵抗器６０及び６２の接続点６４は、トランジスタ５８及び５８’のゲート電極間の伝導性リンク６８におけるノード６６に接続される。共通フィードバック経路は、条件Ｉｐ＝Ｉｎを生成し、入力静止電圧を設定し、必要とされる「バッテリ」の組を作成する。
【００２７】
より特には、コモンモードフィードバックは、ノード５２及び５２’へと流れるバイアス電流Ｉｐを生じさせるＰＭＯＳトランジスタ１０及び１０’によって動作する。トランジスタ１２及び１２’は、ノード５４及び５４’を用いてノード５２及び５２’へと流れるバイアス電流Ｉｎを生じさせる。Ｉｎ＞Ｉｐである場合、ノード５２及び５２’並びに６６は、Ｉｎ＝Ｉｐまで下落する。反対に、Ｉｎ＜Ｉｐである場合、ノード５２及び５２’並びに６６は、Ｉｎ＝Ｉｐまで上昇する。その結果、コモンモードフィードバック回路は、Ｉｎ＝Ｉｐで安定である。このことは、差動モード入力電圧によって寄与されない。というのも、これら差動モード入力電圧はノード６６における電圧を阻害しないからである。静止条件の下にあり、且つ全てのトランジスタが等しいゲート・オーバードライブ電圧Ｖｇｔ＝（Ｖｔ−Ｖｂ）／２に設計されている場合、ノード５２及び５２’の電圧は、Ｖｇｓ１２，１２’＝Ｖｔ＋Ｖｇｔ＝（３Ｖｔ−Ｖｂ）／２であり、入力における電圧は、ＶＱ＝Ｖｇｓ１２，１２’−Ｖｂ＝３（Ｖｔ−Ｖｂ）／２＝Ｖｄｄａ／２である。したがって、コモンモードフィードバック回路は、中間レイル（ｍｉｄ−ｒａｉｌ）静止入力電圧を生じさせる。差動入力電圧ｖｉｎを備える信号状況において、入力ノードは、
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及び
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であり、ノード５２及び５４並びにノード５４’及び５２’のゲート電圧は、夫々
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及び
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である。
【００２８】
抵抗器６０及び６２は、入力ノードの著しい負荷を避けるためＲｃｍ＞＞１／Ｇｍであるような、値Ｒｃｍを持たなければならない。
【００２９】
図９は、本発明に従って作製されるＡＢ級トランスコンダクタ回路の別の実施例を例証する。図８及び９に示される実施例の間における主な相違は、コモンモードフィードバック回路の実装にある。したがって、簡略性のために、詳細の回路説明は与えられない。
【００３０】
図８に示されるような、抵抗器６０及び６２がＰＭＯＳトランジスタ５６及び５６’のドレイン電極間において直列に接続され、これら抵抗器の接続点からの接続が電流供給源４２及び４２’を構成するＮＭＯＳトランジスタのゲート電極に接続されるコモンモードフィードバック接続の代わりに、ＰＭＯＳトランジスタ５６及び５６’のドレイン電極への同様な接続はないが、代わりに電流供給源４２及び４２’が夫々、ＮＭＯＳトランジスタ７２及び７２’のドレイン電極に接続されるソース電極と、抵抗器４６及び４６’に結合されるドレイン電極とを有するＮＭＯＳトランジスタ７０及び７０’を有する。ＮＭＯＳトランジスタ７２及び７２’のソース電極は、電極供給レイル１６に接続される。ＮＭＯＳトランジスタ７２及び７２’のゲート電極は、ＮＭＯＳトランジスタ７０及び７０’のドレイン電極に夫々接続される。ＮＭＯＳトランジスタ７０及び７０’のソース電極とＮＭＯＳトランジスタ７２及び７２’のドレイン電極との接続点は、伝導性リンク７４によって相互接続される。ＰＭＯＳトランジスタ５６及び５６’のゲート電極は、第１参照電圧供給源Ｖｒｅｆ１によってバイアスされ、ＮＭＯＳトランジスタ７０及び７０’のゲート電極は、第２参照電圧供給源Ｖｒｅｆ２によってバイアスされる。
【００３１】
動作において、ＮＭＯＳトランジスタ７２及び７２’は、三極管動作トランジスタであり、このことは、これらの抵抗値がゲート電極に掛かるバイアス電圧を変化することによって変更され得ることを意味する。例えば、接続点１８’の電圧が接続点１８の電圧よりもずっと高い場合、ＮＭＯＳトランジスタ７２’のゲート電圧は上昇し、抵抗値を低下させ、ドレイン−ソース電流をＩｐ＝Ｉｎまで増加させる。
【００３２】
差動駆動モードにおいて、トランジスタ７２及び７２’の抵抗値は、伝導性リンク７４によって短絡され、差動電流の合計を０にさせる。コモンモード動作は、入力信号に対し反応しない。
【００３３】
平衡ＡＢ級トランスコンダクタ回路は、ジャイレータフィルタにおいて頻繁に用いられ、通常オペアンプを除外し、低電圧トランシーバにおけるＩＦフィルタ及びチャネルフィルタとして用いられる。図１０は、レシーバ部Ｒｘにおける多相チャネルフィルタＣＦが、互いに関して直交関係位相である２つの５段バンドパスフィルタを有するトランシーバの実施例を示す。
【００３４】
アンテナ７６は、レシーバ部Ｒｘにおける低雑音増幅器（ＬＮＡ）７８に結合される。ＬＮＡ７８の出力は、信号分割器８０を用いて直交関係混合器８２及び８４の第１入力に結合される。信号発生器８６によって発生されるローカル発振器信号は、混合器８２の第２入力に供給され、また９０°移相器８８を用いて混合器８４の第２入力に供給される。混合器８２及び８４の夫々からの直交関係出力Ｉ及びＱは、多相チャネルフィルタＣＦへ供給され、多相チャネルフィルタＣＦは、求められる直交関係信号を対応するアナログ／デジタル変換器９０及び９２に通過させる。Ａ／Ｄ変換器９０及び９２からのデジタル出力はデジタル復調器９４に供給され、デジタル復調器９４は端子９６に出力信号を供給する。
【００３５】
伝送器Ｔｘは、所要の伝送周波数への周波数アップコンバージョンに関して、アナログ信号を混合器１００に供給するデジタル・アナログ変換器（図示せず）を含むデジタル変調器９８を有する。電力増幅器１０２は、周波数アップコンバージョンされた信号を増幅し、これをアンテナ７６に供給する。
【００３６】
チャネルフィルタＣＦを含むトランシーバは、既知の低電圧ＣＭＯＳプロセスを用いる集積回路として製造され得る。
【００３７】
本明細書及び請求項において、要素に先行する語句「ａ」又は「ａｎ」は、斯様な要素の複数個の存在を排除しない。更に、語句「有する（ｃｏｍｐｒｉｓｉｎｇ）」は、記載される以外の要素又はステップの存在を排除しない。
【００３８】
本開示の閲読から、他の変更態様は当業者に明らかである。斯様な変更態様は、ＡＢ級トランスコンダクタ回路及びこれらのための構成部品の設計、製造及び使用において既知であると共に、本文書中において既に述べられた特徴の代わりに又は加えて用いられ得る、他の特徴を含み得る。請求項はこの応用例において特定の特徴の組合せに対し考案されているが、本応用例の開示の範囲は、何れの請求項において現在請求される発明と同じ発明に関するか否かに関わらず、及び本発明が緩和する問題と同じ技術的問題の何れか又は全てを緩和するか否かに関わらず、明白にまたは暗にのどちらかで本文書において開示された特徴の如何なる新奇の特徴若しくは如何なる新奇の組合せ、又は如何なる一般化を含むことを理解されなければならない。ここにおいて、出願者は、本発明の又は本発明から導き出される如何なる更なる応用例の実施において、斯様な特徴及び／又は斯様な特徴の組合せに対し新たな請求項が考案され得るという注意を与える。
【図面の簡単な説明】
【００３９】
【図１】図１は、現在のＣＭＯＳ技術において用いるのに適したＡＢ級トランスコンダクタの回路図を示す。
【図２】図２は、図１において示されるトランスコンダクタの有用な線形範囲の極端な条件を説明する回路図である。
【図３】図３は、図１において示されるトランスコンダクタの有用な線形範囲の極端な条件を説明する別の回路図である。
【図４】図４は、本発明の従い作製されるＡＢ級トランスコンダクタの概念的回路図である。
【図５】図５は、±４Ｊの全体出力電流範囲にわたる、図４において示されるＡＢ級トランスコンダクタの飽和動作を例証する概念的回路図である。
【図６】図６は、±４Ｊの全体出力電流範囲にわたる、図４において示されるＡＢ級トランスコンダクタの飽和動作を例証する概念的回路図である。
【図７】図７は、本発明に従い作製されるシングルエンドＡＢ級トランスコンダクタの実施例の回路図である。
【図８】図８は、本発明に従い作製される平衡ＡＢ級トランスコンダクタの実施例の回路図である。
【図９】図９は、本発明に従い作製される平衡ＡＢ級トランスコンダクタの別の実施例の回路図である。
【図１０】図１０は、本発明に従い作製される平衡ＡＢ級トランスコンダクタを含む平衡ジャイレータを有する多相フィルタを有するトランシーバのブロック概念図である。
【図１】
2006518566.tif 000008
【図２】
2006518566.tif 000009
【図３】
2006518566.tif 000010
【図４】
2006518566.tif 000011
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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