(57)【要約】【課題】  スピン極性化電子の注入及び／又は検出が著しく改善されたスピン検出磁気メモリを提供する。【解決手段】  本発明のメモリは、二つの隣接領域が形成する半導体接合部（１０３）上に配置され、該第１と第２の領域（１０１，１０２）がそれぞれ第１種と第２種の導電性を呈し、前記接合部（１０３）の各側に配置した第１と第２の接続セル（１１０，１２０）を備え、各セルが磁化モジュール（１１１と１１２，１２１と１２２）を備えるスピン検出磁気メモリであって、前記セルのうちの少なくとも一つが前記磁化モジュールに加えバイアス電極（１１３，１２３）を含む、ことを特徴とする。
2006512763.tif 000002
【特許請求の範囲】
【請求項１】
二つの隣接領域が形成する半導体接合部（１０３）上に配置され、該第１と第２の領域（１０１，１０２）がそれぞれ第１種と第２種の導電性を呈し、前記接合部（１０３）の各側に配置した第１と第２の接続セル（１１０，１２０）を備え、各セルが磁化モジュール（１１１と１１２，１２１と１２２）を備えるスピン検出磁気メモリであって、前記セルのうちの少なくとも一つが前記磁化モジュールに加えバイアス電極（１１３，１２３）を含む、ことを特徴とするメモリ。
【請求項２】
前記磁化モジュール（１１１，１１２）のうちの一方を前記接合部に隣接させた、ことを特徴とする請求項１記載のメモリ。
【請求項３】
前記磁化モジュールのうちの少なくとも一つが前記領域（１０１）に当接するバッファ層（１１１）を含み、前記磁性層（１０２）を前記バッファ層上に配置した、ことを特徴とする請求項１又は２記載のメモリ。
【請求項４】
前記バッファ層（１１１）は絶縁材料で出来ている、ことを特徴とする請求項３記載のメモリ。
【請求項５】
前記バッファ層（１１１）の肉厚を前記磁性層と前記領域との間のトンネル効果によって導通の発生を可能にするものとした、ことを特徴とする請求項４記載のメモリ。
【請求項６】
前記二つの磁化モジュール（１１２と１１２，１２１と１２２）の間の距離を前記スピン拡散長の２倍未満とした、ことを特徴とする請求項１乃至５のいずれか１項に記載のメモリ。
【請求項７】
前記第１の領域（１０１）はｐ型導電性を呈する、ことを特徴とする請求項１乃至６のいずれか１項に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピン検出磁気メモリに関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ）としても知られるシリコン上の磁気メモリは、過去数年に亙り非常に急速な発展で話題となっており、この論題については例えば米国特許第５６５０９５８号を参照することができる。それらは、「フラッシュ」メモリの不揮発性やスタティックメモリ（ＳＲＡＭ）の速度やダイナミックメモリ（ＤＲＡＭ）の密度等の多くの利点を提示している。これらの多くの利点に加え、それらは非常に低い電圧で動作させることもできる。
【特許文献１】米国特許第５６５０９５８号
【特許文献２】米国特許第５６５４５６６号
【特許文献３】米国特許第５９６２９０５号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＭＲＡＭの製造方法は複雑である。簡単に入手できない材料の使用といった幾つかのパラメータに対し、非常に正確な制御が要求される。これらのメモリは、かくして採算のとれる仕方での製品化が困難であり、現在までごく僅かな試作品しか製造されてこなかった。
【０００４】
米国特許第５６５４５６６号に記載されたような第１種のスピントランジスタは、そのソースとそのドレインを共に磁化済み磁性材料で出来たスピン極性化電子の注入器及び検出器でそれぞれ置換した点を除き、電界効果トランジスタ（ＦＥＴ；ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）に類似するように見える。
【０００５】
スピン極性化電子は、注入器からトランジスタのチャンネル内に注入される。それらは、注入器と検出器の間に印加される磁界の効果の下で浮動する。グリッドは、注入器から検出器への経路上でスピン操作（スピン方向を変化）させるのに役立つ。
【０００６】
３個の要素、すなわち注入器とグリッドと検出器の電位は、トランジスタの操作により調整され、かくしてスピン極性化電子のチャンネル内注入を最適化する目的でそれらを自由に修正することは出来ず、またスピン極性化電子の検出を最適化する目的でそれらを自由に修正することもできない。
【０００７】
バイポーラ型のスピントランジスタもまた、米国特許第５９６２９０５号により教示される如く公知である。この特許では、エミッタとベースは個別磁化済み磁性層によって覆われている。これらの二つの要素は半導体接合部によって仕切られてはいるが、それらの電位を調整することのできる範囲は非常に制約されたままである。
【課題を解決するための手段】
【０００８】
本発明の一つの目的は、かくしてスピン極性化電子の注入及び／又は検出が著しく改善されたスピン検出磁気メモリを提供することにある。
【０００９】
本発明によれば、メモリは二つの領域により形成された半導体接合部上に配置され、第１と第２の領域が第１種と第２種の導電性をそれぞれ呈し、このメモリは接合部の各側に配置した第１と第２の接続セルを備え、各セルが磁化モジュールを備えるものである。加えて、セルのうちの少なくとも一つがその磁化モジュールに加えバイアス電極を含む。
【００１０】
磁化モジュール近くに電極を追加することで、メモリの動作を過度に妨害することなくモジュールのバイアスを変化させることができる。
【００１１】
好ましくは、磁化モジュールのうちの一つは半導体接合部に隣接させる。
【００１２】
別の好適な実施形態では、磁化モジュールのうちの少なくとも一つがそれを配置する領域に当接するバッファ層を含み、磁性層は前記バッファ層上に配置する。
【００１３】
都合良くは、バッファ層は絶縁材料で作成され、追加の特徴によれば、その肉厚は磁性層とそれを配置した領域の間のトンネル効果による導通を可能にするようなものとする。
【００１４】
さらにまた、メモリの二つの磁化モジュールの間の距離はスピン拡散長の２倍未満とする。
【００１５】
加えて、第１の層はｐ型導電性を呈する。
【発明を実施するための最良の形態】
【００１６】
本発明は、本発明のスピン検出メモリの線図である添付図面を参照し例示として与えられる実施形態の以下の説明の文脈でより詳しく以下に開示するものである。
【００１７】
図１を参照するに、磁気メモリは半導体基板１００上に配置してある。
【００１８】
基板１００は、その上に第１のセル１１０を配置する第１の領域１０１を有する。この第１の領域１０１は、第１種すなわち本例ではｐ型導電性を示し、その一方で第２の領域１０２を構成する基板の残りの部分は第２種、すなわち本例ではｎ型導電性を呈する。二つの領域間の境界が、かくして半導体接合部１０３を形成する。
【００１９】
本例では、第１の接続セル１１０はスピン極性化電子の注入器である。それは、第１の領域１０１に当接する第１のバッファ層１１１と該第１のバッファ層上に配置した第１の磁性層１１２とにより形成された第１の磁化モジュールとを備える。
【００２０】
第１の磁化モジュールは、好ましくは半導体接合部１０３のごく間近に配置する。
【００２１】
スピン極性化電子は、第１の磁性層１１２から第１の領域１０１内に注入する。
【００２２】
スピン極性化電子を注入し検出するため、強力な電子−スピン極性を呈する材料を用いる必要がある。すなわち、強磁性材料は当然のことながら良い候補となる。これらの材料は、絶縁性か半導体性か金属性とすることができる。メモリ等の電子デバイスにとっては、強磁性金属を使用することが好ましく、何故なら強磁性半導体はごく最近になって合成された材料であってそれらの技術は未だ十分に究められてはいないからである。加えて、これらの材料のキュリー点温度は非常に低く、３００°Ｋ未満であり、それ故にそれらは周囲温度では使用できない。対照的に、導電性強磁性材料は３００°Ｋを大きく上回る非常に高いキュリー点温度を有する。それらの技術は十分究められており、様々な磁気的特性（保磁場や磁気異方性・・・）を用いて多種多様な強磁性金属（純金属や合金）が利用可能である。
【００２３】
電子は、様々な方法で、特にトンネル接合部により強磁性材料から注入することができる。強磁性金属を用いて実施した実験は、トンネル接合部を介してこの種の金属から放射された電子が強烈にスピン極性化されることを示している。
【００２４】
かくして、第１のバッファ層１１１を好ましくは酸化シリコンやアルミナ等の絶縁材料で作成する。
【００２５】
それは、１ナノメートルから数ナノメートルまでのわずかで十分微細な肉厚を呈し、これにより第１の磁性層１１２と第１の領域１０１の間の導電性はトンネル効果によって決まるようになる。
【００２６】
第１の領域１０１と第１のバッファ層１１１と第１の磁性層１１２の積層体が、かくしてトンネル接合部を構成する。
【００２７】
このトンネル接合部を順方向バイアスさせるため、第１の磁性層は第１の領域１０１に抵抗性当接させたバイアス電極１１３を有する。第１の磁性層１１２と第１の領域１０１との間に数ボルト台の比較的低電圧を印加することで、半導体１０１内のバンドを第１のバッファ層１１との界面近くで直線化するのに十分である。そこで、この半導体の導電バンド内へ電子が注入できることは確実である。
【００２８】
さらにまた、第２の接続セル１２０はスピン極性化電子の検出器として機能する。第２の領域１０２上に配置したので、それは好ましくは第２の領域１０２に当接する第２のバッファ層１２１と第２のバッファ層上に配置した第２の磁性層１１２とが形成する第２の磁化モジュールを構成する。
【００２９】
トンネル接合部が極性化電子の注入効率を相当に増大させることを、先に言及した。この種の接合部はまたこの種の極性化電子の検出改善を同様の仕方で可能とし、何故なら接合部を介して強磁性材料内に電子が進入する確率はそのスピンの向きに強く依存するからである。
【００３０】
かくして、都合良くは第２のバッファ層１２１を絶縁材料で作成し、第２の領域１０２と第２のバッファ層１２１と第２の磁性層１２２からなる積層体により構成される第２のトンネル接合部を配設する。
【００３１】
検出のスピン選択性を改善するため、第２の領域１０２と抵抗性当接する第２のバイアス電極１２３をもたせることが好ましい。一例を挙げるに、第２の磁性層１２２と第２のバイアス電極の間の電位差は数ボルト台である。
【００３２】
第１の接続セル１１０により注入されて第２の接続セルへ送られる電流は、スピン極性化される。換言すれば、それは単一種のスピン、すなわち「アップ」スピンか「ダウン」スピンのいずれかを有する大半の電子により構成される。電流が極性化される範囲は、バッファ層との界面における磁気材料のバンド構造により決まる。スピン極性は、強磁性金属の磁化方向に依存する。注入電流Ｉはそれぞれアップスピンとダウンスピン電子の電流寄与率を表わす二つの成分Ｇ+とＧ-を有する。
【００３３】
第２の接続セルでは、注入電流は第２の磁性層１２２が捕捉する検出電流と第２のバイアス電極１２３が捕捉する漏れ電流とに細分される。この検出電流と漏れ電流は、二つの磁化モジュールの相対的な磁化に依存する。
【００３４】
二つモジュールの磁化方向が平行であるときと逆向きに平行であるときの検出電流は、ｉpとｉapで書き表される。同様に、二つのモジュールの磁化方向が平行であるときと逆向きに平行であるときの漏れ電流は、ｊpとｊapで書き表される。
【００３５】
アップスピン電子とダウンスピン電子が第２の磁性層へ伝送される確率は、係数α+とα-によって特徴付けられ、抵抗性当接部へ向かう確率はスピン極性とは無関係の係数βによって特徴付られる。
【００３６】
平行構造では、様々な電流が以下に示すアップスピンとダウンスピンをそれぞれ有する電子の濃度ｎ+とｎ-に関連する。
Ｉ＝Ｇ+＋Ｇ-，ｉp＝α+ｎ+＋α-ｎ-，ｊp＝β（ｎ+＋ｎ-）
【００３７】
安定状態下でかつ依然として注入器と検出器の相対的磁化の平行構造にあっては、以下が得られる。
Ｇ+＝α+ｎ+＋βｎ+，Ｇ-＝α-ｎ-＋βｎ-
ｎ+＝Ｇ+／（α+＋β），ｎ-＝Ｇ-／（α-＋β）
ｉp＝α+ｎ+＋α-ｎ-＝［α+／（α+＋β）］Ｇ+＋［α-／（α-＋β）］Ｇ-
【００３８】
注入器と検出器の磁化が互いに逆向きに平行な構造をなす場合は、検出電流は平行構造に比べ修正を受ける。
Ｇ-＝α+ｎ+＋βｎ+，Ｇ+＝α-ｎ-＋βｎ-
ｎ-＝Ｇ+／（α-＋β），ｎ+＝Ｇ-／（α+＋β）
ｉap＝α+ｎ+＋α-ｎ-＝［α+／（α+＋β）］Ｇ-＋［α-／（α-＋β）］Ｇ+
であり、以下が得られる。
ｉp−ｉap＝［α+／（α+＋β）］（Ｇ+−Ｇ-）−［α-／（α-＋β）］（Ｇ+−Ｇ-）
ｉp−ｉap＝（Ｇ+−Ｇ-）｛β（α+−α-）／（α+＋β）（α-＋β）｝
ｉp＋ｉap＝［α+／（α+＋β）］（Ｇ+−Ｇ-）＋［α-／（α-＋β）］（Ｇ+−Ｇ-）
ｉp＋ｉap＝（Ｇ+−Ｇ-）｛［２α+α-＋β（α+−α-）］／（α+＋β）（α-＋β）｝
【００３９】
以下の表記が、注入電流と検出及び被検出電流の不均衡を定量化するのに用いられる。
Ｇ+＝Ｇ＋ΔＧ，Ｇ-＝Ｇ−ΔＧ，
ここで、Ｇ＝（Ｇ+＋Ｇ-）／２  でかつ、ΔＧ＝（Ｇ+−Ｇ-）／２
α+＝α＋Δα，α-＝α−Δα，
ここで、α＝（α+＋α-）／２  でかつ、Δα＝（α+−α-）／２
ｉ＝（ｉp＋ｉap）／２  でかつ、Δｉ＝（ｉp−ｉap）／２
【００４０】
検出器の感度を特徴づける量はΔｉ／ｉであり、二つの磁化構成に関する検出電流の相対変化となる。
Δｉ／ｉ＝（ΔＧ／Ｇ）×２βΔα／｛２［α2−（Δα）2］＋２βα｝
＝（ΔＧ／Ｇ）×（Δα／α）×β／α［１−（Δα／α）2＋（β／α）］
【００４１】
（Δα）2がα2よりも十分に小さいと仮定することで、以下の関係が得られる。
Δｉ／ｉ＝（ΔＧ／Ｇ）×（Δα／α）×［β／（α＋β）］
ΔＧ／Ｇは、注入電子のスピン極性を特徴付けるものである。
Δα／αは、検出器の伝送異方性を特徴付けるものである。
ΔＧ／ＧとΔα／αの比は、鉄とコバルトの合金ではコンマ幾つ、すなわち約０．４に等しい。
【００４２】
感度限界はかくして強磁性構造の特性にのみ依存する。それは、α≪βであるか、又は実際にｉ≪ｊであるときに達成される。検出器はかくして、もっと弱い電流（注入された電流に比べ）を示すが、半導体内のスピン極性に対し最大の感度を有する。注入電流の１０％を表わす検出電流にとって、検出器の感度は付随する強磁性材料によって与えられる如く限界感度の９０％に等しいものとなろう。
【００４３】
二つの磁化モジュール間に存在する空間を指定する用語「コレクタ」を用いることで、コレクタには注入電流が零であるときにスピン極性化されていない電子の無視し得ない濃度が含まれる。スピン極性化した電子が注入されればされるほど、これらの電子は非極性化電子を漸次置換する。安定状態下では、コレクタ内でスピン極性分布Ｐが確立され、以下の形式を有する。
Ｐ（ｘ）＝Ｐ（０）ｅｘｐ（−ｘ／Ｌs）
ここで、ｘは電子と半導体接合部１０３との間の距離であり、Ｌsはスピン拡散長である。
Ｌs＝（Ｄτs）1/2
ここで、Ｄは電子拡散係数であり、τsはスピン弛緩時間である。
【００４４】
かくして、二つの磁化モジュール間の距離ｄについては、たとえ検出器感度の害に対しｄを拡散長Ｌsよりも大、例えばＬsの２倍にできるにしても、拡散長Ｌs未満とすることが好ましい。
【００４５】
周囲温度のシリコンでは、キャリア拡散係数とスピン弛緩時間は電子が数マイクロメートルの拡散長に亙ってそれらのスピンを保持するのに十分なほど高いものである。電子常磁性共鳴（ＥＰＲ；ｅｌｅｃｔｒｏｎ  ｐａｒａｍａｇｎｅｔｉｃ  ｒｅｓｏｎａｎｃｅ）技術により計測する導通電子に関するスピン緩和時間は、１０-8秒台である。このことが、Ｌsに関する値、すなわち約数マイクロメートルの拡散長に通ずる。Ｌs未満の距離ｄでは、スピン緩和はかくして無視することのできる現象となり、スピンは各電子に特別な特性となる。
【００４６】
本発明のメモリは、特に以下の如く製造することができる。当接部までの方法は、従来のＣＭＯＳ製造方法である。当接部を開く前或いは当接部に金属を充填した後、追加のステップを導入する。絶縁体を、数ナノメートルの肉厚に付着させる。この絶縁体は、酸化シリコンやアルミナや他の公知の誘電体とすることができる。その後、強磁性材料、例えばコバルトや鉄の合金を付着させる。材料に課される二つの制約は、誘電体に対し画然とした界面を有すること、その一方で界面において高度の電子極性を維持することである。付着磁化材料の肉厚は、数十マイクロメートルから数百マイクロメートルの範囲に置くことができる。その後、銅やアルミニウム等の伝統的な金属、或いは実際に良好な電気的連続性をもたらす他の任意の材料を付着させる。この回路をそこで機械的に或いは化学的に研磨し、かくして注入領域と検出領域に磁性材料だけ残す。この方法は、そこで従来の経路へ戻すことができる。
【００４７】
メモリは、第１又は第２の磁性層１１２，１２２の磁化を反転するのに役立つ磁界を用いて書き込まれたり抹消されたりする。検出器を通過する電流は注入器と検出器の相対的磁化方向に依存するため、セルの磁化状態は検出器を通過する電流から読み取られる。従来技術と同様、メモリは磁化対象磁性層上で交差する絶縁された二つの金属導体を介して電流を通過させることで書き込むことができる。
【００４８】
両方の導体が飽和電流を搬送すると、それらの交差部分で生成される磁界は平行状態から逆向き平行状態へ磁化構造を通過させるに十分な磁化構造を招こう。飽和電流は、合成磁界がその磁気的異方性によって大半部分が決まる強磁性金属の臨界磁界を超えるよう選択する。加えて、その飽和電流を二つの導体の一方にだけ印加した場合、続いて生成される磁界は磁化を変えるのに不十分なものとなる。最後に、導体配置は飽和電流が生成する磁界が極めて局所化されるようなものとなる。この磁界は、二つの導体の交差部分近くに位置する他の磁性要素の磁化を変えるのに必要な磁界に満たないものである。
【００４９】
二つの可能な磁化方向が、そこでメモリの可能な二つの論理状態（一般に０と１で書き込まれる）を規定する。
【００５０】
当然のことながら、上記した種類の複数の個別メモリ或いはユニットメモリはメモリ組立体を構成するよう関連付けることができる。
【００５１】
ユニットの構造により、トランジスタやダイオードやコンデンサ等の個別部品を集積することができる。これらの部品は、様々なユニットを介して流れる読み取り電流を操作するのに役立ち、かくして随時読み書き可能性を有するメモリ組立体（ＲＡＭ）の提供を可能にする。
【００５２】
現在、あらゆる不揮発性メモリ（ＥＥＰＲＯＭやＦＬＡＳＨやＦｅＲＡＭやＭＲＡＭ）は標準的ではない製造方法を用いている。製造には追加すべき４又は５個のレベルのマスクが必要であり、約２０％の余分な出費をもたらす。
【００５３】
本発明では、様々なレベルのマスク処理を著しく増やすことなく、従来のＣＭＯＳ方法を用いて不揮発性メモリを製造できるようになる。加えて、フラッシュメモリに比べ、本発明のメモリは低電圧で動作し、電荷を注ぎ込む必要はない。このことは、移動体応用分野では決定的な長所となる。
【００５４】
本発明は、いわゆるチップ搭載型システム（ＳＯＣ；ｓｙｓｔｅｍ−ｏｎ−ｃｈｉｐ）技術に特に適合するものである。ＳＯＣ技術は、全ての部品を単一チップ上に集積する。すなわち、マイクロコントローラ、ＳＲＡＭやＤＲＡＭメモリ、専用論理回路、ＭＥＭＳ（微細電機システム）、化学的センサ、当然ながら不揮発性メモリとである。このことで、できる限り標準的な製造方法を用いることが必要になる。
【００５５】
上記に説明した本発明の実施形態は、その具体的特性に合わせ選択したものである。しかしながら、本発明に含まれる全ての実施形態を排他的に一覧掲載することは出来ない。特に、記載したどんな手段も本発明の境界を逸脱することなく等価な手段により置き換えることができる。
【図面の簡単な説明】
【００５６】
【図１】本発明のスピン検出メモリの線図である。
【符号の説明】
【００５７】
１０１  第１の領域
１０２  第２の領域
１０３  半導体接合部
１１０  第１の接続セル
１１１  第１のバッファ層
１１２  第１の磁性層
１１３  バイアス電極
１２０  第２の接続セル
１２１  第２のバッファ層
１２２  第２の磁性層
１２３  バイアス電極
2006512763.tif 000003
【国際調査報告】
2006512763.tif 000004
2006512763.tif 000005
2006512763.tif 000006
2006512763.tif 000007
2006512763.tif 000008
2006512763.tif 000009