(57)【要約】この発明は、例えば、ｎ＋＋、ｎ−、ｐ＋、ｎ＋＋領域（１，２，３，４）のスタックを有する、所謂、パンチスルーダイオード（１０）に関する。既知の装置では、これら半導体領域（１，２，３，４）はこの順序で基板（１１）上に配される。このダイオードには接続導体（５，６）が設けられる。そのようなダイオードはＩ−Ｖ特性が急峻ではなく、そのため、ＴＶＳＤ（Ｔｒａｎｓｉｅｎｔ  Ｖｏｌｔａｇｅ  Ｓｕｐｐｒｅｓｓｉｏｎ  Ｄｅｖｉｃｅ）としてあまり適さない。特に、５ボルト未満で電圧ではパンチスルーダイオードはＴＶＳＤの代用品として有用である。この発明のパンチスルーダイオード（１０）では、第二の半導体領域（２）と境界を成す第一の半導体領域（１）の一部分が、第一の接続導体（５）に電気的に接続された第二の導電型、例えば、ｐ＋型のさらなる半導体領域（７）により互いに分離された多くの副領域（１Ａ）を備える。そのような装置はＩ−Ｖ特性が非常に急峻で、ＴＶＳＤとして非常に適切であり、５ボルト未満の動作電圧で非常に良く機能する。好ましくは、さらなる半導体領域（７）はこの領域の他の部分より幅が広い一部分（７Ａ）を備える。領域（１，２，３，４）は基板（１１）上に位置するスタック内で二つの異なる順序で存在してもよく、これらの順序には各々利点がある。
2006518107.tif 000002
【特許請求の範囲】
【請求項１】
基板と半導体本体とを有し、第一の導電型で第一のドーピング濃度を有する第一の半導体領域と、前記第一のドーピング濃度より低い第二のドーピング濃度を有する第二の半導体領域と、前記第一の導電型とは反対の第二の導電型で前記第一及び第二のドーピング濃度の間の第三のドーピング濃度を有する第三の半導体領域と、前記第一の導電型で前記第三一のドーピング濃度より高い第四のドーピング濃度を有する第四の半導体領域とを連続して備えた半導体装置であって、前記第一及び第四の半導体領域に電気的接続導体が設けられ、その一つは前記基板の側に位置し、他の一つは前記半導体本体の表面に位置し、前記半導体装置の動作中に前記電気的接続導体間に電圧が加えられ、前記第二及び第三の半導体領域が、動作中、完全に空乏化されるように、前記第二及び第三の半導体領域の厚み及びドーピング濃度が選ばれる半導体装置であって、
前記第二の半導体領域と境界を成す前記第一の半導体領域の一部分が、前記第一の接続導体に電気的に接続された前記第二の導電型のさらなる半導体領域により互いに分離された多くの副領域を備えることを特徴とする半導体装置。
【請求項２】
前記基板は前記第一の導電型の半導体基板を備え、前記基板は前記第一の半導体領域と境界を成し、そして、前記半導体本体は、前記基板よりドーピング濃度が高い前記第一の導電型の他の半導体領域を備え、該他の半導体領域は前記基板に接続され、さらに、前記第一の電気的導体により前記さらなる半導体領域に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板は前記第一の導電型の半導体基板及び前記第四の半導体領域を備え、前記さらなる半導体領域が前記第一の導体と直に境界を成すことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第一の半導体領域の前記副領域の一つと境界を成す前記さらなる半導体領域の一部分が前記さらなる半導体領域の他の部分より幅が広いことを特徴とする請求項１乃至３いずれかに記載の半導体装置。
【請求項５】
前記幅広部分は前記さらなる副領域の外側に位置することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記幅広部分は５μｍから２０μｍの間の範囲の幅を有し、そして、前記さらなる半導体領域の前記他の部分は１μｍから５μｍの間の範囲の幅を有することを特徴とする請求項４又は５いずれかに記載の半導体装置。
【請求項７】
前記第一の半導体領域の前記副領域は１μｍから５μｍの間の範囲の幅を有することを特徴とする請求項１乃至６いずれかに記載の半導体装置。
【請求項８】
前記第一の導電型はｎ−型であることを特徴とする請求項１乃至７いずれかに記載の半導体装置。
【請求項９】
基板を有する半導体本体が形成され、第一の導電型で第一のドーピング濃度を有する第一の半導体領域と、前記第一のドーピング濃度より低い第二のドーピング濃度を有する第二の半導体領域と、前記第一の導電型とは反対の第二の導電型で前記第一及び第二のドーピング濃度の間の第三のドーピング濃度を有する第三の半導体領域と、前記第一の導電型で前記第三のドーピング濃度より高い第四のドーピング濃度を有する第四の半導体領域とがこの順序で前記半導体本体内に形成される半導体装置であって、前記第一及び第四の半導体領域に電気的接続導体が設けられ、前記半導体装置の動作中に前記電気的接続導体間に電圧が加えられ、前記第二の半導体領域が、動作中、完全に空乏化されるように、前記第二の半導体領域の厚み及びドーピング濃度が選ばれる半導体装置の製造方法であって、
前記第二の半導体領域と境界を成す前記第一の半導体領域の一部分が、前記第一の接続導体に接続された前記第二の導電型のさらなる半導体領域により互いに分離された多くの副領域に分けられることを特徴とする半導体装置の製造方法。
【請求項１０】
前記第一の導電型の半導体基板が前記基板として選ばれ、そして、前記基板と境界を成すように前記第一の半導体領域が形成され、そして、前記半導体本体内に前記基板よりドーピング濃度が高い前記第一の導電型の他の半導体領域が形成され、該他の半導体領域は前記基板に接続され、さらに、前記第一の電気的導体により前記さらなる半導体領域に接続されることを特徴とする請求項９に記載の方法。
【請求項１１】
前記基板上に軽くドープされたエピタキシャル半導体層が適用され、少なくとも前記基板に到達するイオン注入により前記エピタキシャル半導体層に前記第二の導電型が与えられ、その結果、前記さらなる半導体領域が形成され、そして、少なくとも前記基板に到達するさらなるイオン注入により前記第一の半導体領域の前記副領域及び前記他の半導体領域が形成され、その後、エピタキシーにより前記第二、第三そして第四の半導体領域が形成され、前記他の半導体領域よりも上側に位置する前記半導体本体の一部分が除去され、そして、前記電気的導体が設けられることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記第一の導電型の半導体基板が前記基板として選ばれ、その結果、前記第四の半導体領域が形成され、そして、前記第一の導体と直に境界を成す前記さらなる半導体領域が形成されることを特徴とする請求項９に記載の方法。
【請求項１３】
エピタキシーにより前記第三、第二そして第一の半導体領域が前記基板上に連続して  形成され、その後、イオン注入により前記第一の半導体領域内に前記さらなる半導体領域が形成され、その後、前記電気的導体が設けられることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記第一の半導体領域の前記副領域の一つと境界を成す前記さらなる半導体領域の一部分に前記さらなる半導体領域の他の部分より広い幅が与えられることを特徴とする請求項９乃至１３いずれかに記載の方法。
【請求項１５】
ｎ−型が前記第一の導電型として選ばれることを特徴とする請求項９乃至１４いずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、基板と半導体本体とを有し、第一の導電型で第一のドーピング濃度を有する第一の半導体領域と、前記第一のドーピング濃度より低い第二のドーピング濃度を有する第二の半導体領域と、前記第一の導電型とは反対の第二の導電型で前記第一及び第二のドーピング濃度の間の第三のドーピング濃度を有する第三の半導体領域と、前記第一の導電型で前記第三一のドーピング濃度より高い第四のドーピング濃度を有する第四の半導体領域とを連続して備えた半導体装置であって、前記第一及び第四の半導体領域に電気的接続導体が設けられ、その一つは前記基板の側に位置し、他の一つは前記半導体本体の表面に位置し、前記半導体装置の動作中に前記電気的接続導体間に電圧が加えられ、前記第二及び第三の半導体領域が、動作中、完全に空乏化されるように、前記第二及び第三の半導体領域の厚み及びドーピング濃度が選ばれる半導体装置に関する。このような装置はパンチスルーダイオードとも称され、特に、約５ボルト未満の動作電圧では、その急峻なパンチスルー特性及び低キャパシタンスによりピ−ク電圧を抑制するものとしてゼナーダイオードの代わりとして有力である。
【０００２】
この発明は、さらに、そのような装置の製造方法に関する。
【背景技術】
【０００３】
そのような装置は１９８３年９月２０日に発行された米国特許明細書ＵＳＰ４，４０５，９３２により知られている。この文書では、第一の半導体領域を備えるｎ＋基板を有するダイオードの記載が有り、この基板の上に第二、第三そして第四の半導体領域のスタックが位置し、それらは各々ｎ−領域、ｐ−領域そしてｎ＋領域である。基板及びｎ＋領域には接続導体が設けられている。ｎ−領域はエピタキシャル層を備え、ここにｐ−領域が凹所領域として形成されており、ｐ−領域内にはｎ＋領域が凹所領域として形成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
実験によれば、この公知の装置は、ダイオードのＩ−Ｖ（電流−電圧）特性が所望の変化を示さず、即ち、特に、ダイオードが、所謂、パンチスルー電圧が２ボルトを超えるように設計された場合、変化が直線的でもなく急峻でもないという欠点がある。さらに、このダイオードの挙動は不安定である。
【０００５】
そこで、この発明の目的は、冒頭に記載されたような装置であって、そのような欠点が（少なくとも部分的に）改善され、そして、パンチスルー電圧が２ボルトを超えても非常に直線的で急峻なＩ−Ｖ特性を有し、非常に安定な装置を提供することである。
【課題を解決するための手段】
【０００６】
これを達成するために、この発明によれば、冒頭に記載した種類の装置が、前記第二の半導体領域と境界を成す前記第一の半導体領域の一部分が、前記第一の接続導体に電気的に接続された前記第二の導電型のさらなる半導体領域により互いに分離された多くの副領域を備えることを特徴とする。そのような装置は設計電圧が２ボルトを超えても非常に急峻なＩ−Ｖ特性を有することが分かっている。この発明は、取り分け、以下の認識に基づいている。パンチスルーダイオードは、オープンベースを有する、即ち、ベース接続の無いバイポーラトランジスタと見なされてもよい。この装置に順方向電圧が加わると（軽くドープされた）ｐ−領域とｎ＋＋領域との間の接合、又は、軽くドープされたｐ−領域の代わりに軽くドープされたｎ−領域の場合には、ｐ＋領域とｎ−領域との間の接合の極性が若干順方向に傾く。これはｎ＋＋領域がトランジスタのエミッタとして機能し、ｐ＋領域がベースとして、そして、ｐ−領域がベースの一部として機能し、そして、ｎ＋＋領域がコレクタを形成することを意味する。もし、如何なる電流強度においても、トランジスタのコレクタ−エミッタ破壊電圧（ＢＶＣＥＯ）がパンチスルー電圧より低いとダイオードは負性抵抗として挙動することになる。これは望ましくない発振等の不安定性の原因となる。ＢＶＣＥＯと接合破壊電圧（ＢＶＣＢＯ）との関係はＢＶＣＥＯ＝ＢＶＣＢＯ／β１／ｎであり、ここで、βはベース電流（ｉｂ）とコレクタ電流（ｉｃ）との比率に等しい電流利得であり、ｎは３から４の間の値を有する。ベース電流は軽くドープされた領域、即ち、ｐ−領域又はｎ−領域内のホールと電子との再結合により決まる。既知のダイオードにおいては、電流利得が非常に高くなることがあり、これは、特に、ベース領域が全体的に又は部分的に空乏化するからであり、そして、さらに、（ブルク）シリコン内の電荷キャリアの再結合の寿命が長いためにそれら領域内での再結合が非常に小さいからである。さらにホールの横拡散能力が抑制され、これは、動作中にベース領域が空乏化されるからである。従って、ＢＶＣＥＯは低くなる。一方、この発明の装置では、記載される例ではｐ導電型の、さらなる半導体領域が衝撃イオン化により発生したホールに回避ルートを与える。この領域は第一の半導体領域上全体に行き渡っているようなものなので、この回避ルートは至るところにあり、少なくとも横方向においては、ホールはこの回避ルートに到達する距離を乗り越える必要が無く、簡単にベースからエミッタへ流れることができる。ホールは簡単に引き抜かれるので、ベース電流が増え、従って、利得が減ることになる。従って、コレクタ−エミッタ絶縁破壊が起こらなくなり、負性抵抗の挙動による不安定な（発振）な状態にもならない。一方、複数部分に分割された第一のｎ−型半導体領域は、依然として、装置１０を流れる電流の主要構成物、即ち、電子流に対して優れたコンタクト性を示す。その結果、Ｉ−Ｖ特性が非常に急峻となり、これは非常に望ましい。
【０００７】
前記さらなる半導体領域の、例えば、ｐ＋部分は（ｐ−）ベース領域まで拡張されてもよい。しかし、これは必要なことではない。軽くドープされたｎ−層により分離された、これら部分とベース領域との間の分離領域により、これは、０ボルトであっても空乏化されない程度に十分高くドープされるが、この発明のパンチスルーダイオードのキャパシタンスが小さくなるという効果がある。
【０００８】
第一の特に効果的な実施形態では、前記基板は前記第一の導電型の半導体基板を備え、前記基板は前記第一の半導体領域と境界を成し、そして、前記半導体本体は、前記基板よりドーピング濃度が高い前記第一の導電型の他の半導体領域を備え、該他の半導体領域は前記基板に接続され、さらに、前記第一の電気的導体により前記さらなる半導体領域に接続される。この変形例では、ｐ−型ベース領域が前記半導体本体の表面に近く位置する。これは、この領域が非常に良く規定されたイオン注入により簡単に形成できるという効果がある。その結果、ベース領域のドーピング濃度に直接依存するパンチスルー電圧を簡単に正確に決定することができる。この変形例の重要なならなる効果は異なる電圧レギュレータ／ＥＳＤ（静電放電）保護装置が同じ半導体本体内に集積できるということである。前記さらなる半導体領域、これはこの変形例では埋め込まれているが、分離接続領域により、コレクタ領域の電圧レベルまで上げることができる。しかし、好ましくは、この変形例のように、前記さらなる半導体領域は導体（金属）を介して前記基板に短絡される。
【０００９】
異なる変形例では、前記基板は前記第一の導電型の半導体基板及び前記第四の半導体領域を備え、前記さらなる半導体領域が前記第一の導体と直に境界を成す。この変形例では、パンチスルーダイオードのエミッタ領域が前記半導体本体の表面と境界を成しており、装置の製造が比較的簡単であるという効果があり、これは、半導体層構造が単一の（エピタキシャル）成長プロセスで形成できるからである。さらに、例えば、ＢｉＣＭＯＳ（バイポーラ相補型金属酸化半導体）技術で製造される今日のバイポーラトランジスタと非常に良く適合する。この変形例のさらなる効果は、ベース領域を接続導体から分離するｎ＋領域が簡単に非常に薄くできるということである。従って、半導体材料、例えば、シリコンと、接続導体の金属との間の界面でホール電流が簡単に再結合される。その結果、電流利得がさらに、少し、減少する。
【００１０】
これら両変形例では、好ましくは、前記第一の半導体領域の一副領域と境界を成す前記さらなる半導体領域の一部分が前記さらなる半導体領域の他の部分より幅が広い。これにより、この発明の装置の、所謂、クランプ特性が簡単に逆方向へ制御できる。そのような場合、ベース領域の電位が一定なため、電子流がベース領域をほぼ均一に流れる。その結果、ｐ＋領域の広い部分の下部での電圧降下が小さく、これは、電子流は比較的広く、軽くドープされたｎ−領域を通らなければならないからである。ある電流強度では、この電圧降下によりｐ＋／ｎ接合が順方向極性となり、それに伴うホール電流が、ここで、真性ｎｐｎトランジスタを駆動することになる。その結果、クランプ電圧が急に下がる。前記さらなる半導体領域の（より）広い部分はいたる所／如何なる所に位置してもよいが、好ましくは、前記装置端部に位置するとよい。これは、製造プロセスでの如何なる配置誤差、これは、通常、端部に現れるが、その影響は比較的小さいという効果がある。前記広い部分の適切な幅は５μｍから２０μｍ、そして、前記さらなる半導体領域の他の部分の幅は、好ましくは、１μｍから５μｍである。後者の幅は、好ましくは、前記第一の半導体領域の前記副領域の幅にも適用される。既に上述したように、前記第一の導電型は好ましくはｎ−導電型である。これは、ホールに比べて電子の移動度がより大きくなるという非常に大きな効果がある。
【００１１】
基板を有する半導体本体が形成され、第一の導電型で第一のドーピング濃度を有する第一の半導体領域と、前記第一のドーピング濃度より低い第二のドーピング濃度を有する第二の半導体領域と、前記第一の導電型とは反対の第二の導電型で前記第一及び第二のドーピング濃度の間の第三のドーピング濃度を有する第三の半導体領域と、前記第一の導電型で前記第三のドーピング濃度より高い第四のドーピング濃度を有する第四の半導体領域とがこの順序で前記半導体本体内に形成される半導体装置であって、前記第一及び第四の半導体領域に電気的接続導体が設けられ、前記半導体装置の動作中に前記電気的接続導体間に電圧が加えられ、前記第二の半導体領域が、動作中、完全に空乏化されるように、前記第二の半導体領域の厚み及びドーピング濃度が選ばれる半導体装置の製造方法であって、この発明に従って、前記第二の半導体領域と境界を成す前記第一の半導体領域の一部分が、前記第一の接続導体に接続された前記第二の導電型のさらなる半導体領域により互いに分離された多くの副領域に分けられることを特徴とする。この方法よって、この発明の装置が得られる。
【００１２】
これの好ましい変形例では、前記第一の導電型の半導体基板が前記基板として選ばれ、そして、それにより前記第一の半導体領域が形成される。前記半導体本体内に前記基板よりドーピング濃度が高い前記第一の導電型の他の半導体領域が形成され、該他の半導体領域は前記基板に接続され、さらに、前記第一の電気的導体により前記さらなる半導体領域に接続される。上記の効果を有するこの発明の装置がこのようにして得られる。
【００１３】
他の変形例では、前記基板上に軽くドープされたエピタキシャル半導体層が適用され、少なくとも前記基板に到達するイオン注入により前記エピタキシャル半導体層に前記第二の導電型が与えられ、そして、少なくとも前記基板に到達するさらなるイオン注入により前記半導体領域の前記副領域及び前記他の半導体領域が形成され、その後、エピタキシーにより前記第二、第三そして第四の半導体領域が形成され、前記他の半導体領域よりも上側に位置する前記第二、第三そして第四の半導体本体の一部分が除去され、そして、前記電気的導体が設けられる。
【００１４】
この方法は、比較的簡単で、シリコン技術での慣例的なプロセスと適合する。
【００１５】
他の変形例では、前記第一の導電型の半導体基板が前記基板として選ばれ、その結果、前記第四の半導体領域が形成され、そして、前記第一の導体と直に境界を成す前記さらなる半導体領域が形成される。
【００１６】
好ましくは、エピタキシーにより前記第三、第二そして第一の半導体領域が前記基板上に連続して形成され、その後、イオン注入により前記第一の半導体領域内に前記さらなる半導体領域が形成され、その後、前記電気的導体が設けられる。この方法は比較的工程数が少なく、従って、有用である。
【００１７】
すべての変形例において、好ましくは、前記第一の半導体領域の一副領域と境界を成す前記さらなる半導体領域の複数部分の一つに他の部分より広い幅が与えられる。
【００１８】
この発明のこれら及びさらなるアスペクトが以下に記載される（各）実施形態を参照して明瞭且つ明らかとなる。
【発明を実施するための最良の形態】
【００１９】
各図は実際のスケール通りには描かれておらず、特に、厚み方向では明瞭にするために誇張されている。可能な限り対応する領域は同じ参照番号により示され、導電型が同じ領域は、通常、同じハッチングパターンで示されている。
【００２０】
図１はこの発明の半導体装置の厚み方向に直角な概略横断面図である。この装置は、所謂、パンチスルーダイオードであり、ｎ＋シリコン基板、及び、各々がｎ＋＋領域１、ｎ−領域２、ｐ＋領域３そしてｎ＋＋領域４である一連の半導体領域１，２，３，４を有する半導体本体１２を備える。このダイオードには二つの接続導体５，６が設けられている。このダイオードの動作中にこれを横切るように電圧が加えられ、第二及び第三の半導体領域２，３が、動作中、空乏化されるように、第二及び第三の半導体領域の厚み及びドーピング濃度が選ばれる。
【００２１】
この発明によれば、第一の半導体領域１が多くの副領域１Ａを備え、これらは互いに分離され、ｐ−型のさらなる半導体領域７により囲まれている。このさらなる半導体領域７は第一の接続導体５に接続され、これは、さらに、他のｎ＋＋半導体領域８及び基板１１を介して第一の半導体領域１に接続されている。図２は半導体領域１の副領域１Ａを示し、これはさらなる半導体領域７により囲まれている。図２では七つの副領域１Ａが示されているが、簡単にするために、図１ではそれらは三つのみ示されている。そのような装置は、設計電圧が２ボルトを超えると、特に、Ｉ−Ｖ（電流−電圧）特性が急峻となり、そのため、この装置は、電圧ピークを抑制するゼナーダイオードの代わりとして非常に有用である。この発明は以下の認識に基づくものである。
【００２２】
パンチスルーダイオード１０は、オープンベース３を有する、即ち、ベース接続の無いバイポーラトランジスタと見なされてもよい。この装置に順方向電圧が加わるとｐ＋領域９とｎ−領域２との間の接合の極性が若干順方向に傾く。これはｎ＋＋領域４がトランジスタのエミッタとして機能し、ｐ＋領域がベースとして機能し、ｎ−領域２及びｎ＋＋領域１がコレクタを形成することを意味する。もし、如何なる電流強度においても、トランジスタのコレクタ−エミッタ破壊電圧（ＢＶＣＥＯ）がパンチスルー電圧より低いとダイオード１０は負性抵抗として挙動することになる。これは望ましくない発振等の不安定性の原因となる。ＢＶＣＥＯと接合破壊電圧（ＢＶＣＢＯ）との関係はＢＶＣＥＯ＝ＢＶＣＢＯ／β１／ｎであり、ここで、βはベース電流（ｉｂ）とコレクタ電流（ｉｃ）との比率に等しい電流利得であり、ｎは３から４の間の値を有する。ベース電流は軽くドープされた領域２、即ち、ｎ−領域２内のホールと電子との再結合により決まる。既知のダイオード１０においては、電流利得が非常に高くなることがあり、これは、（ブルク）シリコン内の電荷キャリアの再結合の寿命が長いためにそれら領域内での再結合が非常に小さいからである。さらにホールの横拡散能力が抑制され、これは、動作中にベース領域３が空乏化されるからである。従って、ＢＶＣＥＯは低くなる。一方、この発明の装置１０では、この例ではｐ導電型の、さらなる半導体領域７が衝撃イオン化により発生したホールに回避ルートを与える。この領域７は第一の半導体領域１上全体に行き渡っているようなもので、この回避ルートは少なくとも横方向において至るところにあり、ホールはこの回避ルートに到達する距離を乗り越える必要が無く、簡単にベース１からエミッタ４へ流れることができる。ホールは簡単に引き抜かれるので、コレクタ−エミッタ絶縁破壊が起こらず、従って、負性抵抗の挙動による不安定（発振）にもならない。一方、部分１Ａに分割された第一のｎ−型半導体領域１は、依然として、装置１０を流れる電流の主要構成物、即ち、電子流に対して優れたコンタクト性を示す。その結果、Ｉ−Ｖ特性が非常に急峻となり、これは非常に望ましい。
【００２３】
第一、第二、第三そして第四の半導体領域１，２，３，４にとって好ましいドーピング濃度は、少なくとも、各々、１０１７から１０２０ａｔ／ｃｍ３、１０１４から１０１７ａｔ／ｃｍ３、１０１６から１０１８ａｔ／ｃｍ３、そして、１０１７から１０２０ａｔ／ｃｍ３であることが分かった。この例では、これらドーピング濃度は、各々、５ｘ１０１８、１０１５、１０１７、そして、１０１８ａｔ／ｃｍ３である。この発明の装置１０のドーピング濃度のこの変化が概略的に図３に示されている。これら領域１，２，３，４の厚みは、この場合、各々、１０ｎｍ、１μｍ、２００ｎｍ、そして、３００μｍである。さらに一般的には、第四の領域４のドーピングレベルは第三の領域３の少なくとも１０倍あり、第二の領域２のドーピングレベルは第三の領域３の１／１０より少ないと言うことができる。もし、この例とは異なり、第二の領域２がｐ−領域である場合は、第二及び第三の領域２、３において、厚みとドーピング濃度との積の和は約２ｘ１０１２ａｔ／ｃｍ２となる。
【００２４】
この例では、半導体本体１２がメサ型部分１２Ａを備え、これは、ほぼ正方形で２００ｘ２００μｍ２の大きさであり、高さが２μｍで、少なくとも、第四、第三そして第二の半導体領域４，３，２を備え、ここでは、さらに第一の領域１の一部分を備え、部分１２Ａの壁が、ここでは、厚みが３００ｎｍの二酸化シリコンの分離層１１１により覆われ、分離層１１１には接続導体５，６のための開口が設けられている。ｐ＋領域３とｎ−領域２との間の接合位置においてメサ１２Ａの端部にｐ＋領域９があり、これは、所謂、ガードリングとして機能し、メサ１２Ａ端部近傍での早期パンチスルーを防止する。二つの接続導体５，６は１０ｎｍのＡｌＳｏ、１００ｎｍのＴｉＷ（Ｎ）そして０．５μｍのＡｌを含む。半導体装置１２の横方向の寸法はメサ型部分１２Ａより約１０μｍ大きい。さらに、この例では、さらなる半導体領域７がメサ１２Ａの外側に幅広部分７Ａを備え、これは、ここでは、２０μｍの幅を有し、一方、副領域１Ａ間に位置するさらなる半導体領域７の他の部分は、第一の半導体領域１の副領域１Ａと同様に２μｍの幅を有する。
【００２５】
図４乃至図１０は、この発明の方法による製造の連続工程における図１の装置の厚み方向に直角な概略横断面図である。ｎ−Ｓｉ基板１１（図４参照）が開始材料として用いられる。軽くドープされたシリコンのエピタキシャル層１４が、ここでは、７００°Ｃの温度で非選択気相エピタキシーにより、基板１１上に堆積される。次に（図５参照）、ｐ−型イオン注入が行われ、エピタキシャル層１４全体がｐ＋型になり、さらなる半導体領域７が形成される。続いて、半導体本体１２に図には示されないマスクが設けられ、そして、さらなる半導体領域７と基板１１との間の接合に少なくとも到達するｎ＋イオン注入により、第一の半導体領域１の副領域１Ａ並びに他の半導体領域８が形成される。
【００２６】
次に（図６参照）、層２，３，４のスタックがエピタキシー的に設けられ、これから第二、第三そして第四の半導体領域２，３，４が形成される。次に（図７参照）、エッチングプロセス中にエッチングマスクとして機能するマスク７０が設けられ、エッチングプロセスにおいて、第四の半導体領域４及び第三の半導体領域３の（大きい）部分を備えるメサ７１が形成される。続いて（図８参照）、ｐ＋イオン注入が行われ、ガードリング９を形成する。次に、通常の方法で、メサ７１の壁に、所謂、スペーサ８０が形成される。
【００２７】
半導体本体１２のエッチング処理が、ここで、継続され（図９参照）、そのメサ型部分１２Ａを形成し、この処理はさらなる半導体領域７内にまで到達する。次にマスクが用いられ、これは図に示されていないが、イオン注入により他のｎ＋半導体領域８を形成する。続いて（図１０参照）、スペーサ８０の除去後、半導体本体１２、１２Ａが、図に示されるように開口が設けられた分離層１１１により覆われ、そして、その開口の位置に、堆積されパターンニングされた導体層から接続導体５，６が形成される。この段階の後、この発明の装置１０は最終アセンブリへの準備が整う。もし、多くのこの発明の装置１０が同時に単一の半導体本体１２内に形成される場合は、ソーイング等の分離プロセスにより個々の装置１０が得られる。
【００２８】
図１１は、この発明の半導体装置の第二の例の厚み方向に直角な概略横断面図である。この例の装置１０と第一の例の装置１０との最も大きな違いは基板１１に対する第一、第二、第三そして第四の半導体領域１，２，３，４が逆に配されることである。さらに、第四の半導体領域４は、必須ではないが、ここでは、基板１１自体により形成される。第一の半導体領域１の副領域１Ａとさらなる半導体領域７とが第一の接続導体５と直に境界を成し、第一の接続導体５は、ここでは、半導体本体１２上部に位置している。この例の装置１０には様々な利点があり、例えば、さらなる半導体領域７を正確に形成し確定することができ、ここでは、半導体領域７はイオン注入により半導体本体１２の構造近傍に配されている。さらに、装置１０の製造は比較的簡単で、何故ならば、半導体領域１，２，３，４すべてが単一のエピタキシャル成長プロセスにより設けることができるからである。この例の装置１０にも、当然、第一の例と同様に、ガードリングを設けることができる。第一の例における製造がここに適用される。
【００２９】
図１２は図１１の装置のさらなる半導体領域７の最も幅広い部分７Ａの幅の異なる値における電圧（Ｂ）の関数としての電流密度（Ｊ）を示す図である。曲線１２０，１２１，１２２そして１２３は、各々、部分７Ａの幅１μｍ，５μｍ，１０μｍそして２０μｍに対応する。幅が約５μｍを超えると特に有用なＩ−Ｖ特性が得られることをこれらの結果がはっきりと示している。
【００３０】
この発明は、上記の例としての実施形態に限らず、この発明の範囲内において、この分野の当業者にとって、多くの変形、変更が可能である。例えば、上記の例で述べた以外の厚み、（半導体）材料又は組成が適用可能である。さらに、適用された導電型も同時に反転可能である。この発明と関わりのない様々なプロセス工程を色々な方法で実行することができ、例えば、プラズマ堆積で得られる酸化物層が気相での堆積でも得られる。
【００３１】
最後に、この発明の装置及び方法の適用はディスクリート装置には限定されない。他の（半導体）素子を半導体本体内に集積することができる。
【図面の簡単な説明】
【００３２】
【図１】この発明の半導体装置の第一の例の厚み方向に直角な概略横断面図である。
【図２】図１の装置の線II−IIにおける概略横断面である。
【図３】図１の装置のドーピング濃度の変化の線III−IIIにおける概略横断面である。
【図４】この発明の方法による製造工程における図１の装置の厚み方向に直角な概略横断面図である。
【図５】この発明の方法による製造工程における図１の装置の厚み方向に直角な概略横断面図である。
【図６】この発明の方法による製造工程における図１の装置の厚み方向に直角な概略横断面図である。
【図７】この発明の方法による製造工程における図１の装置の厚み方向に直角な概略横断面図である。
【図８】この発明の方法による製造工程における図１の装置の厚み方向に直角な概略横断面図である。
【図９】この発明の方法による製造工程における図１の装置の厚み方向に直角な概略横断面図である。
【図１０】この発明の方法による製造工程における図１の装置の厚み方向に直角な概横略断面図である。
【図１１】この発明の半導体装置の第二の例の厚み方向に直角な概略横断面図である。
【図１２】図１１の装置のさらなる半導体領域の最も幅広い部分の幅の異なる値における電圧（Ｂ）の関数としての電流密度（Ｊ）を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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