(57)【要約】位相変調モードで１つのクロック信号（ＢＣＬＫ，ＰＣＬＫ）を用いて、位相変調フォーマットで転送されたＤＳＤデータ（ＤＡＴＡ）を受ける方法および装置が提供されている。本発明の方法は、クロック信号とＤＳＤデータ信号とを受信することと、クロック信号とデータ信号とに応答して、キャプチャ信号を生成することであって、キャプチャ信号はＤＳＤデータ信号がいつ有効であるかを示す、ことと、生成されたキャプチャ信号に応答して、ＤＳＤデータ信号の値を格納することとを包含する。クロック信号は、ビットクロック（ＢＣＬＫ）または位相信号（ＰＣＬＫ）のどちらかが使用され得る。
2006507725.tif 000002
【特許請求の範囲】
【請求項１】
複数のクロック信号の１つのみを用いて、位相変調フォーマットで転送されたＤＳＤビットストリームを受信する方法であって、該方法は、
クロック信号とＤＳＤデータ信号とを受信することと、
該クロック信号と該データ信号とに応答して、キャプチャ信号を生成することであって、該キャプチャ信号は該ＤＳＤデータ信号がいつ有効であるかを示す、ことと、
該生成されたキャプチャ信号に応答して、該ＤＳＤデータ信号の値を格納することと
を包含する方法。
【請求項２】
前記クロック信号がビットクロック（ＢＣＬＫ）である、請求項１に記載の方法。
【請求項３】
前記キャプチャ信号を生成することは、
前記ビットクロックの半分の周波数を有するキャプチャ信号を生成することと、
該キャプチャ信号を前記ＤＳＤデータ信号に同期させることと
を包含する、請求項２に記載の方法。
【請求項４】
ＤＳＤデータ線をモニタリングすることと、
同じ値を有する２つの連続するビットの発生を検出することと、
同じ値を有する２つの連続するビットを検出したことに応答して、同期信号を生成することと
を包含し、
該同期信号が、該キャプチャ信号を前記ＤＳＤデータ信号に同期させる、請求項３に記載の方法。
【請求項５】
真のデータビットのみがキャプチャされるか、または、反転されたデータビットのみが格納されるかのいずれかであるように、前記キャプチャ信号が前記ＤＳＤデータ信号に同期される、請求項４に記載の方法。
【請求項６】
前記ＤＳＤデータ線をモニタリングすることは、該ＤＳＤデータ線上の値のシーケンスに応答して、有限状態マシンを駆動することを包含する、請求項３に記載の方法。
【請求項７】
前記有限状態マシンは、同じ値の２つの連続するビットが発生する場合に同期信号を生成する、請求項６に記載の方法。
【請求項８】
前記クロック信号が位相クロックである、請求項１に記載の方法。
【請求項９】
前記位相クロックの周波数より高い周波数を有するマスタークロック信号を受信することをさらに包含する、請求項８に記載の方法。
【請求項１０】
前記キャプチャ信号を生成することは、前記位相クロック信号のエッジを再タイミングすることを包含する、請求項８に記載の方法。
【請求項１１】
複数の特定のクロック信号のうちの１つのみを用いて、位相変調フォーマットで転送されたＤＳＤビットストリームを受信する回路であって、該回路は、
クロック信号を受信するクロック入力と、
ＤＳＤデータ信号を受信するデータ入力と、
該クロック信号と該データ信号とに応答して、キャプチャ信号を生成する回路であって、該キャプチャ信号は該ＤＳＤデータ信号がいつ有効であるかを示す、回路と、
該生成されたキャプチャ信号に応答して、該ＤＳＤデータ信号の値をキャプチャするフリップフロップと
を備えた、回路。
【請求項１２】
前記クロック信号が前記ビットクロックである、請求項１１に記載の回路。
【請求項１３】
前記キャプチャ信号を生成する前記回路は、
前記ビットクロックの周波数を分割する回路と、
該キャプチャ信号を前記ＤＳＤデータ信号に同期させる回路と
を含む、請求項１２に記載の回路。
【請求項１４】
前記ＤＳＤデータ線をモニタリングする回路と、
同じ値を有する２つの連続するビットの発生を検出する回路と、
同じ値を有する２つの連続するビットを検出したことに応答して、同期信号を生成する回路と
をさらに備え、
該同期信号が、前記キャプチャ信号を前記ＤＳＤデータ信号に同期させる、請求項１３に記載の回路。
【請求項１５】
真のデータビットのみがキャプチャされるか、または、反転されたデータビットのみがキャプチャされるかのいずれかであるように、前記キャプチャ信号が前記ＤＳＤデータ信号に同期される、請求項１４に記載の回路。
【請求項１６】
前記ＤＳＤデータ線をモニタリングする回路が、該ＤＳＤデータ線上の値のシーケンスに応答する有限状態マシンを含む、請求項１３に記載の回路。
【請求項１７】
前記有限状態マシンは、同じ値の２つの連続するビットが発生する場合に同期信号を生成する、請求項１６に記載の回路。
【請求項１８】
前記クロック信号が位相クロック信号である、請求項１１に記載の回路。
【請求項１９】
前記位相クロックの周波数より高い周波数を有するマスタークロック信号を受容する入力をさらに備えた、請求項１８に記載の回路。
【請求項２０】
前記キャプチャ信号を生成する回路は、前記位相クロック信号のエッジを再タイミングする回路を含む、請求項１８に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通常ＤＳＤ（Ｄｉｒｅｃｔ  Ｓｔｒｅａｍ  Ｄｉｇｉｔａｌ）のシリアルデータを受信することに関連し、特に、位相変調モードで単一（１つ）のクロック信号を用いてＤＳＤビットストリームを受信する方法および装置に関連する。
【背景技術】
【０００２】
マルチビットパルス符号変調（ＰＣＭ）は、コンパクトディスク（ＣＤ）のように、デジタル媒体に格納するためにアナログオーディオ信号をデジタル形式に変換する、広く用いられている方法である。通常、アナログデジタル変換器（ＡＤＣ）は、各サンプル時にアナログ信号の振幅値を表すマルチビットサンプルのストリームを生成するために特定のサンプリングレート（周波数）Ｆｓで入力アナログ信号の振幅をサンプリングする。標準ＣＤにおいて、デジタルデータは典型的に１６ビットサンプルを４４．１ｋＨｚサンプリングレートで記録されるが、より新しいオーディオフォーマットは２４ビットサンプルまでを、１９２ｋＨｚサンプリングレートまでで使用し得る。
【０００３】
プレイバックの間、デジタルアナログ変換器（ＤＡＣ）のサブシステムは、ＰＣＭサンプルをアナログ波形に戻して変換する。ノイズ形成する（ｎｏｉｓｅ−ｓｈａｐｉｎｇ）デルタシグマ変調器およびそれに続くＤＡＣ出力段に基づくデルタシグマＤＡＣが広く使用されているのは、デルタシグマＤＡＣは通常、信号バンドで高ノイズ減衰を提供し、製造するのに比較的安価だからである。典型的に、変換の前に、ＰＣＭデータは内挿（ｉｎｔｅｒｐｏｌａｔｉｏｎ）フィルタに通されてサンプリングレートが増大する。オーバーサンプリングを用いて、デルタシグマ変調器は、量子化雑音電力をオーバーサンプリング周波数バンドに渡って広げる。オーバーサンプリング周波数バンドは典型的に入力信号バンド幅よりもずっと大きい。加えて、デルタシグマ変調器は入力信号の低域フィルタとして作用し、ノイズへの高域フィルタとして作用することで、ノイズ形成し、ほとんどの量子化雑音電力はそれによって信号バンドからシフトされる。ノイズ形成された変調器出力信号は最終的に、スイッチキャパシタまたは電流操作ＤＡＣのような出力ＤＡＣ段によってアナログ形式に変換される。
【０００４】
「スーパーオーディオＣＤ」すなわち「ＳＡＣＤ」として知られるより近年発達したデジタル記録システムは、上位シングルビットデルタシグマ変調器によって出力されたシングルビットオーディオデータストリームを、ＤＶＤタイプのディスクに類似するデジタル格納媒体に記録する。このフォーマットはまたＤＳＤ（Ｄｉｒｅｃｔ  Ｓｔｒｅａｍ  Ｄｉｇｉｔａｌ）フォーマットとして一般に参照される。理論的には、ＤＳＤビットストリームは、プレイバック中にデジタル処理を必要とせずに、アナログオーディオ信号に変換するためにデルタシグマＤＡＣに直接提供され得る。
【０００５】
２つのビットストリーミングモード、またはプロトコルは、ＤＳＤビットストリームをＤＡＣのような他の装置に送るように特定化される。第１のまたは通常のモードにおいて、ＤＳＤビットストリームを送る装置は、データビット値が送られるのにしたがってデータ線を駆動する。データビットが有効なときを示すためにビットクロックが提供される。受信装置はビットクロックの各立ち上りエッジにデータビットを格納し得る。
【０００６】
位相変調モードである、第２モードは、送信装置がデータビットをデータ線に駆動する点において通常モードと類似するが、データはビットクロック信号の立下りエッジに格納される。さらに、位相変調モードでは、各データビットは、反転データビットが後続する実際のデータビットを含む１組のビットとして送られる。このように、「０」データビットは、「１」が後続する「０」として送られ、「１」データビットは、「０」が後続する「１」として送られる。位相クロックは、データビットをその反転から区別するために提供される。位相クロックがローのとき、データビットはデータ線上にある一方、位相クロックがハイのときは、反転データビットが提供される。
【０００７】
２つのデータ転送モードは、受信装置がビットクロック信号を提供するかどうかによって、さらに分類される。受信装置がスレーブモードで作動しているとき、送信装置はビットクロックを提供する。一方、受信装置がマスターモードで作動するように設定されているとき、受信装置はビットクロックを提供する。
【０００８】
位相変調モードを用いてＤＳＤビットストリームを転送すると、ビットストリームで冗長性が提供され、それによってある程度のエラー強度が提供され得る。しかし、位相変調モードは好ましくあり得ない２つのクロック線を必要とする。たとえば、集積回路装置の設計は、使用可能なピンの全体数に関しては規制され得、必要なクロック信号のための２つのピンを適応させることは不可能であり得る。２つのクロック信号の必要性はまた回路基板およびコネクタの複雑性を増大させ、放射された電磁気干渉の問題を引き起こし得る。
【０００９】
したがって、単一クロック信号のみを用いてスレーブモードで位相変調されたＤＳＤビットストリームを受信する方法および装置が提供されることが望ましい。
【発明の開示】
【課題を解決するための手段】
【００１０】
（発明の要約）
本発明の原理は、位相変調されたモードでＤＳＤビットストリームを受信する回路および方法と、同様のものを利用するオーディオシステムに具体化される。受信回路は、ビットクロックまたは位相クロックのどちらかを、データ信号と協働で用いて、ＤＳＤビットストリームのビットが安定していて読み取られ得るときを確実に示す内部信号を引き出す。
【００１１】
本発明の第１の実施態様では、回路が内部信号をビットクロックから引き出す。同期回路が内部信号をビットストリームと同期させ、真のデータビットが確実に読まれるようにする。第２の実施態様では、受信回路が再タイミング回路を用いて位相クロックから引き出された内部信号を作り出す。さらに第３の実施態様では、受信回路はビットクロックまたは位相クロックのどちらかを使用するように設定可能で、ＤＳＤビットストリームを受信する。受信回路は第１および第２の実施態様の回路を含む。設定レジスタはどの２つの回路が使われるべきかを選択するために使われる。
【００１２】
発明の原理を具体化する回路は、先行技術に実質的な有利性を有する。たとえば、単一のクロック信号を用いる受信回路は、集積回路パッケージにおいて少ないピンを使用する。加えて、本発明の原理にしたがうビットストリームを受信する装置またはシステムは、ＤＳＤビットストリームを送信および受信する装置間で経由される必要のある信号の数がより少ない。これらの特徴によってコストが削減され得て、本発明を用いる製品の複雑性が緩和され得る。
【発明を実施するための最良の形態】
【００１３】
本発明およびその有利性のより完全な理解のため、添付の図を参考に、次のように参照される。
【００１４】
本発明の原理および利点は、図１〜１０に図示される実施態様を参照することでよく理解される。図には、全体を通じて同一部分には同一番号が示される。
【００１５】
図１は、たとえばスーパーオーディオＣＤ（ＳＡＣＤ）プレイヤーを含むホームステレオシステムであり得る、典型的なデジタルオーディオシステム１００の簡易化したブロック図である。デジタルオーディオシステム１００は、光ディスクなどのようなデジタルメディアからＤＳＤビットストリームを回復し、そのデータをデジタルアナログ変換器（ＤＡＣ）サブシステム１０２に送る、デジタルメディアドライブ１０１を含む。図示される実施態様で、ビットストリームは、ＳＡＣＤフォーマットに特定されたような１ビットデータストリームである。デジタルメディアドライブ１０１は、また制御信号およびタイミング信号（示されていない）をＤＡＣサブシステム１０２に送る。
【００１６】
ＤＡＣサブシステム１０２は、ビットストリームを、再生されるオーディオ信号に対応するアナログ信号に変換する。アナログ信号はアナログオーディオ処理装置１０３に出力され、さらに処理されてから、オーディオ増幅器１０４で増幅される。アナログ／オーディオ処理装置１０３が提供する処理作動は、音量調整、周波数イコライズ、オーディオマトリックスデコーディングを含む。オーディオ増幅器１０４は処理されたアナログ信号を受けて、駆動スピーカー１０５に適したレベルに増幅する。
【００１７】
便宜的に、図１に示される実施態様では、回路がオーディオシステム１００のサブシステムとして１つに示されている。しかし、他の実施態様では、図１の回路は単一のオーディオコンポーネントの一部である必要がない。たとえば、デジタルメディアドライブ１０１は、ＤＶＤ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｄｉｓｃ）プレーヤーであり得るのに対して、ＤＡＣサブシステム１０１およびアナログオーディオ処理装置１０３は、オーディオビジュアル（Ａ／Ｖ）制御増幅器の一部であり得、また、オーディオ増幅器１０４は独立したオーディオパワー増幅器であり得る。加えて、スイッチング回路がＤＡＣサブシステム１０２の入力に提供され得、それは、ユーザーが、たとえばＣＤ、ＤＡＴ（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｔａｐｅ）、ＤＶＤプレーヤーといった、代わりのデジタルオーディオデータ源の間で選択できるようにするためである。
【００１８】
本発明の原理にしたがって、デジタルメディアドライブ１０１は、位相変調モードを用いてＤＶＳビットストリームをＤＡＣサブシステム１０２に送り、ＤＡＣサブシステム１０２はスレーブモードで作動するように設定される。図２はタイミング図であり、ＤＳＤ位相変調プロトコルに従うデータの転送を示している。明瞭にするために、図には１つのデータ線のみが示されているが、２つ、または「２の倍数」のそのようなビットラインも理解されるべきである。
【００１９】
図２を参照すると、ビットクロックＢＣＬＫの各周期または期間の間、単一ビットが伝送される。ＤＡＴＡ線はＢＣＬＫの立ち上りエッジにおいて状態を変え得るが、ＢＣＬＫのネガティブエッジでは一定である。受信装置は、ＢＣＬＫのネガティブエッジを使用してデータをＤＡＴＡラインに格納し得る。位相変調モードのためのプロトコルに従うと、各データビットは２回送られる。第１のビット期間では実際のビット値が送られる。たとえばＤ１およびＤ２である。次のビット期間ではビット値の補数が送られる。たとえば、／Ｄ０および／Ｄ１である。ビット値およびその補数は、位相クロックＰＣＬＫの値によって識別される。
【００２０】
両クロックが存在していると、受信装置でデータビットを格納することは普通のことである。位相変調モードの図１のＤＡＣサブシステム１０２（たとえば、ＤＡＣサブシステム１０２の受信端またはフロントエンド）においてデータ受信に適した回路３００が、図３に示されている。回路３００は、マルチプレクサー３０１およびＤタイプのフリップフロップ３０２を含む。ＢＣＬＫがフリップフロップ３０２のクロック入力に接続され、それによって、ＢＣＬＫのネガティブまたは立下りエッジによってフリップフロップ３０２がＤ入力に値を格納できる。格納された値はフリップフロップのＱ出力に提供される。反転された値が／Ｑ出力に提供される。マルチプレクサー３０１は、ＰＣＬＫの値によってフリップフロップ３０２への入力を選択するために接続されている。ＰＣＬＫがローのとき、「Ｌ」入力の信号はフリップフロップ３０２の「Ｄ」入力へ送られる。しかし、ＰＣＬＫがハイのとき、「Ｈ」入力の信号はフリップフロップ３０２の入力へ送られる。
【００２１】
ＤＡＴＡ線は、マルチプレクサー３０１の「Ｌ」入力に接続される。ＰＣＬＫがローのとき、ＤＡＴＡ線の状態はフリップフロップ３０２へ送られてＢＣＬＫのネガティブエッジで格納される。この事象は図２の時刻２０１に一致する。マルチプレクサー３０１の「Ｈ」入力はフリップフロップ３０２の出力に接続している。したがって、ＰＣＬＫがハイのとき、フリップフロップ３０２の出力はその入力にフィードバックされる。この事象によりフリップフロップ３０２は、ＰＣＬＫがハイのときは常にフリップフロップ３０２の前の状態を保つようになる。このように、図３の回路３００は、ＰＣＬＫがローのとき、伝達されるデータビット、たとえばＤ１およびＤ２の真の値に対応して、データビットを格納し、ＰＣＬＫがハイのとき、回路３００は、データビットが反転されるときの、たとえばｂｉｔ／Ｄ０および／Ｄ１の、ビット期間に対応して、その状態を保つ。
【００２２】
２つの信号ＢＣＬＫおよびＰＣＬＫのうち１つのみが有効なとき、真のデータビットを確実に読み取ることはより難しい。たとえば、ＢＣＬＫのみが提供されているとき、各ビットをＤＳＤビットストリームに確実に格納することは可能である。しかし、ＰＣＬＫがなければ、反転したビット値から真のビット値を識別する信号は存在しない。同様に、ＰＣＬＫのみが提供されているとき、反転したビット値から真のビット値を識別することは可能である。しかし、ＢＣＬＫがなければ、データビットがいつ有効で、いつ格納されるべきかを示す信号が存在しない。
【００２３】
本発明の原理に従うと、信号ＢＣＬＫおよびＰＣＬＫのうち１つのみを用いて、装置はＤＳＤビットストリームを受けることができる。装置は、ミッシング信号の機能性を置き換える信号を内部的に発生させる、追加回路を含む。本発明にしたがって構成される図１のＤＡＣサブシステム１０２のような装置は、ＢＣＬＫまたはＰＣＬＫのどちらかを使用するように構造化可能であることが好ましい。本発明の一実施態様において、設定（ｃｏｎｆｉｇｕｒａｔｉｏｎ）レジスタのビット値は、信号ＢＣＬＫおよびＰＣＬＫのどちらが提供されているかを決定する。
【００２４】
第１の実施態様では、本発明の回路がＰＣＬＫなしのＢＣＬＫを用いて作動するように構成される。上記されているように、ＤＡＴＡの値はＢＣＬＫの立下りエッジに格納され得る。なぜならその時点でデータは一定だからだ。しかし、そのデータおよびその反転データはＢＣＬＫの連続周期に転送され、データがＢＣＬＫの立下りエッジに１つおきに格納されるようにする。図４の回路４００は、ＢＣＬＫとマルチプレクサー４０２の選択入力の間に接続されるフリップフロップ４０１を含む。フリップフロップ４０１は、ＢＣＬＫの周波数を２分するように構成される。図５ａのタイミング図に示されるように、図２のＰＣＬＫ信号と同様、反転されたデータビットから真のデータビットを識別するためにＢＣＬＫ／２が使用され得る。
【００２５】
しかし、データビットに関するＢＣＬＫ／２の極性は、フリップフロップ４０１の初期条件に依存する。たとえば、フリップフロップ４０１が、その出力がハイとなるように初期設定されると、ＢＣＬＫ／２は図５ａに示される極性を有し得る。しかし、もしフリップフロップ４０１が、その出力がローになるように初期設定されると、ＢＣＬＫ／２は図５ｂに見られる極性を有し得る。ＢＣＬＫ／２の極性が図５ａに示されるものである場合、真のビット値はフリップフロップ４０３によって格納される。図５ｂに示される極性を有するＢＣＬＫ／２の場合は、反転したビット値が格納されることとなる。後に続く処理のために、データが反転しているかどうかが分かることは重要であり得るので、ＢＣＬＫ／２が望ましい極性を有するようにすることは必要である。
【００２６】
ＤＡＴＡ線のビットシーケンスを分析することで、フリップフロップ４０１は、ＢＣＬＫ／２が望ましい極性を有するように、ビットストリームに同期され得る。ＤＡＴＡ線の、１０１０１０１、というような１と０が交互のストリームは、１が真のデータビットで０が反転したビットであるという解釈か、または０が真のデータで１が反転したデータであるという解釈、が可能である。このように、交互パターンは、フリップフロップ４０１をＤＳＤビットストリームに同期させるための有益な情報を提供しない。しかし、１組の反復ビットを含むビットパターンは、必要な同期を提供するために利用される。たとえば、１００１のパターンは、最初の１および２つ目の０が真のビット値で、最初の０および２つ目の１が反転値というように解釈される。０１１０を含むビットパターンは、最初の０および２つ目の１が真のビット値で、最初の１および２つ目の０が反転値というように解釈される。つまり、ＤＳＤビットストリームで２つの連続する１または０は、フリップフロップ４０１を開始させる、または同期させるのに必要な情報を提供する。
【００２７】
本発明の一実施態様においては、ＤＡＴＡ線のビットストリームをモニターするために有限状態マシン（ＦＳＭ）が導入されている。２つの連続するビットが同じ値を有するとき、正しい状態でフリップフロップ４０１を開始させるためにＳＹＮＣ信号が発生される。ＦＳＭなどの簡易化した状態図が図６に示される。ＦＳＭは状態６０１から始まり、ＤＳＤビットストリームの１のビットにより状態６０２へ移行する。ＤＳＤビットストリームの２つ目の１のビットにより状態６０３へ移行し、ＳＹＮＣ信号を発生させる。このように、状態６０２は１の単一ビットを受けたことに対応し、状態６０３は少なくとも２つの１のビットを連続して受けたことを意味する。
【００２８】
状態６０１，６０２，６０３のいずれかで０のビットを受けると、状態６０４へ移行される。状態６０４は、１つの「０」ビットを受けたことを意味する。２つ目の０のビットを受けると状態６０５へ移行しＳＹＮＣ信号が発生する。このように、状態６１５は２つ以上の連続する「０」ビットを受けたことを意味する。状態６０４または６０５のどちらかで「１」ビットを受ける結果、状態６０２へ移行する。
【００２９】
ＳＹＮＣ信号を発生し、真のデータビットを格納する例示的回路は図７に示され、対応するタイミング図は図８に示される。
【００３０】
リセットすると、フリップフロップ７０１〜７０５はすべてキャンセルされる。各ＢＣＬＫの立下りエッジで、フリップフロップ７０１がＤＡＴＡ線の現在のビット値を格納する。同時に同値（ｅｑｕｉｖａｌｅｎｃｅ）ゲート７０６は、現在のビット値と、前述のＢＣＬＫの立下りエッジでフリップフロップ７０１によって格納された前のビット値とを比較する。同値ゲートは、その入力がマッチすると、ハイまたは真の出力のみを提供する回路で、その入力がマッチしないと、ローまたは偽の出力を提供する回路である。その比較の結果は、ＢＣＬＫの立下りエッジにおいてフリップフロップ７０２によって格納される。現在のビットおよび前のビットがマッチすると、フリップフロップ７０２の出力はハイとなり、それによって必要なＳＹＮＣ信号が発生されるというのが最終効果である。
【００３１】
図７の回路は、図６に示されるＦＳＭの直接的実施ではない。図７は、図６の状態６０１を省略し、状態６０４から開始する状態マシンを提供する。その結果、最初に受けたビットが０の場合、回路は誤ったＳＹＮＣ信号を生成し得る。しかし、１組のマッチングビットを受ける場合、回路は正しく再同期する。
【００３２】
フリップフロップ７０３は、図４と関係して示されているＢＣＬＫの半分の周波数の出力を提供するように構成されている。しかし、フリップフロップ７０３の／Ｑ出力からのフィードバック経路が、ＯＲゲート７０７のフリップフロップ７０２の出力と組み合わされる。フリップフロップ７０２の出力がハイのとき、フリップフロップ７０３は、その出力がハイとなるように設定される。この事象により、ＢＣＬＫ／２とＤＳＤビットストリームとが同期される。
【００３３】
図４に示されるように、マルチプレクサー７０８は現在のビット値と前のビット値を交互に選択し、フリップフロップ７０４の入力に送る。しかし、マルチプレクサー７０８およびフリップフロップ７０４は、図８のタイミング図に示されるように、反転したビット値を格納するために同期される。フリップフロップ７０５は、フリップフロップ７０４の反転出力に接続され、それによって真のビット値を提供する。
【００３４】
図７の回路は、ＢＣＬＫのみをタイミング基準として用いてＤＳＤビットストリームを取り込むメカニズムを提供している。データビット自体はモニターされ、データビットと反転データビットとを区別し、分周クロック信号（ＢＣＬＫ／２）とデータストリームとを同期させて、真のデータビットが維持されるようにする。本発明の別の実施態様では、ＤＳＤビットストリームを取り込むために位相クロックＰＣＬＫが使用される。
【００３５】
上記のように、位相変調モードでは、データがＰＣＬＫ信号の各エッジで変わり、真のデータビットおよび反転データビットとして変えられる。さらに、ＰＣＬＫがローのとき、真のデータは利用可能である。一方で、ＰＣＬＫがハイのとき、反転データが利用可能である。本明細書によると、困難な点は、ＤＡＴＡラインが変わる前または後の、２０ｎｓのｗｉｎｄｏｗ以内において、いつでもＰＣＬＫエッジが起こり得るという点である。その結果、ＰＣＬＫのエッジが、データビットを格納するためのトリガーとして直接使用され得ない。
【００３６】
多くのデジタルシステムでは、ＢＣＬＫおよびＰＣＬＫより速く作動する高速クロックが提供される。また、高速マスタークロック、すなわちＭＣＬＫは典型的にＰＣＬＫより少なくとも４倍の速さで作動する。図９に示されるような時刻変更回路は、ＰＣＬＫ信号の立下りエッジに対して遅れるタイミングパルスを発生させるために使用される。図１０のタイミング図に示されるように、図９の再タイミング回路は、ＰＣＬＫ信号のネガティブエッジに関連してＭＣＬＫの約１〜１．５周期遅れのパルスを有するキャプチャ信号ＣＡＰを生成する。ＣＡＰの立ち上りエッジは、それからＤＳＤビットストリームのデータビットを格納するために使用される。
【００３７】
ＣＡＰパルスの正確な位置は、周波数および、ＭＣＬＫとＰＣＬＫ間の位相関係に依存するが、図９の回路は、インパルスは１つのＭＣＬＫ周期幅であり、パルスのリーディングエッジはＰＣＬＫの立下りエッジからのＭＣＬＫの期間の約１〜１．５倍遅れていることを保証する。パルスが、ＰＣＬＫエッジの後の少なくとも２０ｎｓであるならば、そのデータは図９の回路によって確実に読み取られる。
【００３８】
本発明が特定の実施態様に参照して記述されてきたが、これらの記述は限定された意味で構成されることを意図していない。開示された実施態様ならびに本発明の代わりの実施態様のさまざまな変更は、本発明の記述への参照によって、同業者に明らかになるであろう。開示された実施態様の概念および特異性は、本発明と同様の目的を実行するために他の構成を修正したり設計したりするための基礎として確実に利用され得るということが同業者によって認められるだろう。また、そのような同等の構成は、添付の請求項に述べられている本発明の精神および範囲から逸していないことが同業者によって認識されるだろう。
【００３９】
それゆえ、本請求項は、本発明の真の範囲内のそのような修正または実施態様のいかなるものも包含すると考えられる。
【図面の簡単な説明】
【００４０】
【図１】例示的なデジタルオーディオ処理システムの簡略化したブロック図である。
【図２】位相変調されたモードでＤＳＤビットストリームを送信するのに使用される信号を示すタイミング図である。
【図３】ビットクロックＢＣＬＫおよび位相クロックＰＣＬＫがともに有効なとき、位相変調モードにおいて図１のＤＡＣサブシステムでデータを受信する回路の簡略化した回路図である。
【図４】ビットクロックＢＣＬＫのみを用いてＤＳＤビットストリームを送信する図１のＤＡＣサブシステムでの回路の簡略化した回路図である。
【図５ａ】図４の回路の作動を示すタイミング図である。
【図５ｂ】図４の回路の作動を示すタイミング図である。
【図６】図４の回路を同期させる有限状態マシンの遷移図である。
【図７】同期回路を含む図４の回路の実施態様である。
【図８】図７の回路のタイミング図である。
【図９】図１のＤＡＣサブシステムでＤＳＤビットストリームを受信する、位相クロックＰＣＬＫのみを用いる回路の配置図である。
【図１０】図９の回路のタイミング図である。
【図１】
2006507725.tif 000003
【図２】
2006507725.tif 000004
【図３】
2006507725.tif 000005
【図４】
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2006507725.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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