(57)【要約】最近、Ｄ級オーディオ増幅器の使用がますます広く普及してきた。一般に利用されているＡＢ級の線形増幅技術とは対照的に、Ｄ級では効率改善が可能になる。しかし、Ｄ級の原理は、その質の悪いひずみ特性で知られている。本発明によれば、終段６のスイッチング遅延が測定され、終段６の不感時間が原因となるひずみを補償するために使用される。これは、電力段のスイッチング遅延を修正することによって行われる。このようにして、出力パルス期間が入力動作サイクルを反映するように補正される。有利には、装置の特性ばらつき、経年変化、電流および温度が原因となるスイッチング時間の変化が補償され得る。
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【特許請求の範囲】
【請求項１】
スイッチを有するハーフ・ブリッジ・システムと、
前記スイッチの入力信号および出力信号が加えられるスイッチング・タイミング補正回路と、
を備えるデジタル増幅器であって、
前記スイッチング・タイミング補正回路が、前記スイッチの前記入力信号と前記スイッチの前記出力信号とのパルス・タイミング・エラーに基づいて前記スイッチのスイッチング・タイミング・エラーを補正するデジタル増幅器。
【請求項２】
前記スイッチング・タイミング補正回路は、前記入力信号のパルスの立ち上がりエッジと立ち下がりエッジのうちの少なくとも１つを遅延させることによって、前記スイッチのスイッチング・タイミング・エラーを補正する、請求項１に記載のデジタル増幅器。
【請求項３】
前記スイッチング・タイミング補正回路は、
前記スイッチに供給されるパルスのオン遅延と前記スイッチによるパルス応答出力のオフ遅延との間のオン／オフ差を検出するためのパルス・エッジ遅延検出器と、
前記オン／オフ差に基づいてエラー信号を生成するエラー信号発生器と、を含み、
前記エラー信号は、前記スイッチの前記入力信号と前記スイッチの前記出力信号との間の前記パルス・タイミング・エラーに対応し、
前記スイッチング・タイミング補正回路は、前記エラー信号に基づいて前記スイッチのスイッチング・タイミング・エラーを補正する、
請求項１に記載のデジタル増幅器。
【請求項４】
前記エラー信号は、１つのスイッチング・サイクルから生成され、後続のスイッチング・サイクルのスイッチング・エッジに影響を及ぼす、請求項３に記載のデジタル増幅器。
【請求項５】
前記エラー信号は、低調波注入を低減するための平均化回路によって、所定数のスイッチング・サイクルにわたって平均化される、請求項３に記載のデジタル増幅器。
【請求項６】
前記エラー信号は、積分コンデンサによって生成され、
前記デジタル増幅器は、Ｄ級増幅器である、
請求項３に記載のデジタル増幅器。
【請求項７】
デジタル増幅器のブリッジのスイッチでのスイッチング・タイミング・エラーを補正するスイッチング・タイミング補正器であって、
前記スイッチに供給されるパルスのオン遅延と前記スイッチによるパルス応答出力のオフ遅延との間のオン／オフ差を検出するパルス・エッジ遅延検出器と、
前記オン／オフ差に基づいてエラー信号を生成するエラー信号発生器と、
前記エラー信号に基づいて入力信号のパルスの立ち上がりエッジと立ち下がりエッジのうちの少なくとも１つを遅延させることによって、前記スイッチのスイッチング・タイミング・エラーを補正するための入力パルス遅延回路と、
を備える、スイッチング・タイミング補正器。
【請求項８】
前記エラー信号は、１つのスイッチング・サイクルから生成され、後続のスイッチング・サイクルのスイッチング・エッジに影響を及ぼす、請求項７に記載のスイッチング・タイミング補正器。
【請求項９】
前記エラー信号は、低調波注入を低減するための平均化回路によって、所定数のスイッチング・サイクルにわたって平均化される、請求項７に記載のスイッチング・タイミング補正器。
【請求項１０】
前記エラー信号は、積分コンデンサによって生成され、
前記スイッチング・タイミング補正器は、Ｄ級増幅器に接続されるように適合されている、
請求項７に記載のスイッチング・タイミング補正器。
【請求項１１】
デジタル増幅器のブリッジのスイッチでのパルス・タイミング・エラーを補正する方法であって、前記スイッチの入力信号と出力信号の立ち上がりと立ち下がりのパルス・エッジを検出するステップと、前記入力信号と前記出力信号の前記立ち上がりと立ち下がりのパルス・エッジの間のパルス・エッジ遅延に対応するエラー信号を生成するステップと、前記エラー信号に基づいて前記スイッチのスイッチング・タイミング・エラーを補正するステップとを含む方法。
【請求項１２】
前記スイッチの前記スイッチング・タイミング・エラーが、前記入力信号のパルスの前記立ち上がりエッジと前記立ち下がりエッジのうちの少なくとも１つを遅延させることによって補正される、請求項１１に記載の方法。
【請求項１３】
前記エラー信号が１つのスイッチング・サイクルから生成され、後続のスイッチング・サイクルのスイッチング・エッジに影響を及ぼす、請求項１１に記載の方法。
【請求項１４】
前記エラー信号が、低調波注入を低減するための平均化回路によって、所定数のスイッチング・サイクルにわたって平均化される、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号を電力出力に直接変換するデジタル増幅器の分野に関する。より詳細には、本発明は、デジタル増幅器、デジタル増幅器のブリッジのスイッチでのスイッチング・タイミング・エラーを補正するためのスイッチング・タイミング補正器およびデジタル増幅器のブリッジのスイッチでのパルス・タイミング・エラーを補正する方法に関する。
【背景技術】
【０００２】
いくつかのタイプの電力増幅器出力段が開発されてきた。便宜上、それらは、たとえばＡ級増幅器とＢ級増幅器とＣ級増幅器とに分類されていた。つい最近になって、Ｄ級増幅器が出現した。Ａ級、Ｂ級、ＡＢ級およびＤ級は、低周波数オーディオ設計では普通であり、サーボ・モータ駆動装置やＲＦ増幅など他の領域でいくつかの用途がある。Ｃ級とＥ級とＦ級のタイプは、通常ＲＦ用途でのみ使用される。
【０００３】
近年、一般的に利用されているＡＢ級の線形増幅技術とは対照的にその効率が劇的に改善しているために、特にＤ級増幅器がますます普及してきている。Ｄ級増幅器は、Ｃａｒｓｔｅｎ  Ｎｉｅｌｓｅｎ著、「Ｈｉｇｈ  Ｆｉｄｅｌｉｔｙ  ＰＷＭ  ｂａｓｅｄ  Ａｍｐｌｉｆｉｅｒ  Ｃｏｎｃｅｐｔ  ｆｏｒ  Ａｃｔｉｖｅ  Ｓｐｅａｋｅｒ  Ｓｙｓｔｅｍｓ  ｗｉｔｈ  ａ  ｖｅｒｙ  ｌｏｗ  Ｅｎｅｒｇｙ  Ｃｏｎｓｕｍｐｔｉｏｎ」、（１００ｔｈ  ＡＥＳ  Ｃｏｎｖｅｎｔｉｏｎ，Ｃｏｐｅｎｈａｇｅｎ，Ｍａｙ  １９９６，ｐｒｅ−ｐｒｉｎｔ  ４２５９）に全般的な記載があり、これを参考として本明細書に援用する。
【０００４】
Ｄ級増幅器の開発は、増幅器の効率を改善するための努力の表れである。Ｄ級増幅器は、その方式がスイッチング・レギュレータに似ており、オーディオ入力信号をより高い周波数の矩形波でパルス幅変調し、その結果、オーディオ信号の情報が変調信号のパルス幅の変化になる。この変調信号は、通常Ｈブリッジ（Ｈ−ｂｒｉｄｇｅ）と呼ばれる１組のハーフ・ブリッジ・スイッチに送り込まれ、各Ｈブリッジは２つのパワーＭＯＳＦＥＴからなる。Ａ級またはＢ級の構造とは異なり、増幅器負荷すなわちスピーカは、出力とアースの間に置く代わりに、ブリッジの脚の間に置かれる。この構成により、増幅器は、バイポーラ電源を必要とせず、または出力に直流（ＤＣ）オフセットを発生させずに、２０Ｈｚ程度の低周波数信号を再生することができるようになる。
【０００５】
Ｄ級オーディオ増幅器は、ますます普及してきているにもかかわらず、その質の悪いひずみ特性で知られている。高周波信号を除去し増幅された入力信号を回復するために、変調された出力を濾波する試みがなされた。２極バターワース・フィルタ、２極チェビシェフ・フィルタ、２極ベッセル・フィルタなどのフィルタ構成が知られているが、そのどれもが、満足のいく結果をもたらさず、または著しい努力とコストの原因になっていた。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の一目的は、デジタル増幅器でのひずみを低減することである。
【課題を解決するための手段】
【０００７】
本明細書では、「デジタル増幅器」という用語は、電力出力に直接変換させる増幅器に適用される。
【０００８】
本発明の例示的な一実施形態によれば、前記目的は、スイッチとスイッチング・タイミング補正回路とを有するハーフ・ブリッジ・システムを備えるデジタル増幅器を用いて解決され得る。各スイッチの入力信号と出力信号とは、スイッチング・タイミング補正回路に加えられる。本発明の一態様によれば、スイッチング・タイミング補正回路は、各スイッチの入力信号と各スイッチの出力信号とのパルス・タイミング・エラーに基づいて、各スイッチのスイッチング・タイミング・エラーを補正する。
【０００９】
本発明の一態様によれば、デジタル増幅器のひずみの重要な部分の原因は、電力段での各スイッチによるパルスひずみであることが分かってきた。特に、本発明によれば、パルスひずみの領域では、各スイッチの不感時間が不要なひずみを引き起こす支配的な有力要因であることが分かってきた。
【００１０】
したがって、前述のように本発明を用いると、各スイッチの不感時間の挙動などのスイッチング・タイミング・エラーの直接補正が直接行われ、それによって、本発明によるデジタル増幅器の全高調波ひずみ（ＴＨＤ：ｔｏｔａｌ  ｈａｒｍｏｎｉｃ  ｄｉｓｔｏｒｔｉｏｎ）を簡単な方式で低減することができるようになる。本発明によるスイッチング・タイミング補正を行うＰＷＭ増幅器の場合、満足のいくＴＨＤの数値に達するのに、有利には低減されたフィードバックしか必要でない。
【００１１】
ボディ・ダイオード（ｂｏｄｙ  ｄｉｏｄｅ）中の電流減衰によって、スイッチのオフ・タイム（ｏｆｆ−ｔｉｍｅ）に変化が生じることがあるので、不感時間も各スイッチの電流とともに変化することがある。また、これらの変化も、本発明の装置／方法を用いて補償され得る。
【００１２】
回路調整によって各スイッチの不感時間を最低限に抑える試みがなされる、知られている解決法によれば、最終段毎に費用のかかる微調整が必要になる場合、本発明により、最終段毎のこうした個々の微調整を不要なものにすることができる。さらに、本発明によれば、時間と温度とによる変化が補償され得る。
【００１３】
請求項２に記載する本発明の例示的な一実施形態によれば、各スイッチのスイッチング・タイミングは、入力信号のパルスの立ち上がりエッジと立ち下がりエッジのうちの少なくとも１つにおいて遅延させることによって補正される。これにより、タイミング・エラーの簡単で迅速な補正が可能になる。
【００１４】
請求項３に記載する本発明の例示的な他の一実施形態によれば、各スイッチに供給されるパルスのオン遅延と各スイッチによるパルス応答出力のオフ遅延との間のオン／オフ差が、エラー信号を生成するために使用され、そのエラー信号は、各スイッチのスイッチング・タイミング・エラーを補正するために使用される。本発明のこの例示的な実施形態により、各スイッチのパルス・タイミング・エラーを決定するための非常に簡単な回路構成が可能になる。
【００１５】
請求項４に記載する本発明の例示的な他の一実施形態によれば、エラー信号は、１つのスイッチング・サイクルから生成され、たとえば直後のサイクルなど後続のスイッチング・サイクルのスイッチング・エッジに影響を与える。
【００１６】
請求項５に記載する本発明の例示的な他の一実施形態によれば、所定数のスイッチング・サイクルにわたって各スイッチのパルス・タイミング・エラーに対応するエラー信号を平均化することによって、低調波注入が低減される。これにより、有利にはデジタル増幅器の出力信号のひずみをほぼ完全に低減することが可能になり得る。
【００１７】
請求項６に記載する本発明の例示的な他の一実施形態によれば、本発明によるデジタル増幅器を低コストで製造することが可能になる、エラー信号を生成するための非常に簡単で信頼性の高い回路が提供される。
【００１８】
請求項７に記載する本発明の例示的な他の一実施形態によれば、デジタル増幅器のブリッジのスイッチでのスイッチング・タイミング・エラーを補正するためのスイッチング・タイミング補正器が提供される。本発明のこの例示的な実施形態によるスイッチング・タイミング補正器は、各スイッチに供給されるパルスのオン遅延と各スイッチによるパルス応答出力のオフ遅延との間のオン／オフ差を検出するためのパルス・エッジ遅延検出器を備える。このオン／オフ差に基づいて、エラー信号が生成され、各スイッチの入力信号の立ち上がりエッジと立ち下がりエッジのうちの少なくとも１つを遅延させることによって各スイッチのスイッチング・タイミング・エラーを補正するために使用される。本発明によるこうしたスイッチング・タイミング補正器は、増幅器の出力信号のひずみを低減するために、有利にはデジタル増幅器の終段に設けられてもよい。
【００１９】
請求項８から１０は、回路構成が簡単で信頼性の高い、本発明によるスイッチング・タイミング補正器の例示的な実施形態を提供し、それにより、本発明によるスイッチング・タイミング補正器の低コストでの製造が可能になる。本発明の一態様によれば、本発明によるスイッチング・タイミング補正器は、デジタル増幅器と同じモジュールまたは集積回路ＩＣで提供されてもよい。
【００２０】
請求項１１から１４は、デジタル増幅器のブリッジのスイッチでのパルス・タイミング・エラーを補正するための方法の例示的な実施形態を提供し、これらにより、ひずみが低減され全高調波ひずみ（ＴＨＤ）が低減されたデジタル増幅器の動作が可能になる。
【００２１】
本発明によれば、デジタル増幅器のブリッジ構成の各スイッチでのスイッチング遅延を測定するためのある種の測定回路と、電力段のスイッチング遅延を修正することによってこれらのひずみを補償することができるようにする補償回路とが提供されることが、本発明の例示的な一実施形態の要旨と見なされ得る。これにより、入力動作サイクルがより正確に反映されるように出力パルス期間が補正される。装置の特性ばらつき、経年変化、電流および温度によるスイッチング・タイムの変化は、簡単な方式で補正され得る。
【００２２】
本発明のこれらの態様と他の態様とは明らかであり、以下に説明する各実施形態を参照し、また各添付図面を参照しながら説明することにする。
【発明を実施するための最良の形態】
【００２３】
以下に、各図を参照しながら本発明の例示的な実施形態を説明する。以下の説明では、本発明が適用され得るＤ級増幅器について述べる。通常、Ｄ級増幅器は、通常Ｈブリッジと呼ばれるフル・ブリッジを備える。本発明をＤ級増幅器の例示的な実施形態を参照しながら説明するが、本発明がＤ級増幅器に限定されず、ひずみの原因がデジタル増幅器で使用される各スイッチのスイッチング・タイミング・エラーであるどんな種類のデジタル増幅器にも適用可能であることが当業者には明らかである。本発明は、ハーフ・ブリッジ・アーキテクチャにも適用可能である。
【００２４】
図１には、オーディオ信号を電力出力に変換するための、本発明によるデジタル増幅器の第１の例示的な実施形態の簡略化した回路ブロック図が示されている。図１に示されているデジタル増幅器はＤ級増幅器である。図１の参照番号２は、アナログ・オーディオ信号を変調器４に出力するオーディオ・ソースを示している。変調器４は、高い周波数の矩形波でオーディオ信号をパルス幅変調し、したがって、変調器４の出力での信号１４出力は、変調済み信号のパルス幅の変化としてのオーディオ信号情報を含む。この変調済み信号１４は、通常Ｈブリッジなど１組のハーフ・ブリッジ・スイッチである終段６に送り込まれる。通常、各Ｈブリッジは２つのパワーＭＯＳＦＥＴからなる。終段６の出力信号１６が、濾波するためにフィルタ８に送られてから、フィルタ８の出力信号がスピーカ１０に加えられる。Ａ級またはＢ級の構造とは異なり、増幅器負荷すなわちスピーカ１０は、出力とアースの間に接続される代わりに、終段６のブリッジの脚の間に接続される。本発明はＤ級ハーフ・ブリッジのアーキテクチャで実施され得ることに留意されたい。本発明がＤ級ハーフ・ブリッジのアーキテクチャに適用される場合、スピーカはハーフ・サプライに接続されるか、あるいは直列のコンデンサによって接続される。
【００２５】
参照番号１２は、終段６の入力信号１４と終段６の出力信号１６との間のパルス・タイミング・エラーに基づいて終段６の各スイッチのスイッチング・タイミング・エラーを補正するための、本発明の例示的な一実施形態によるスイッチング・タイミング補正器ＰＥＣを示している。これについては、図１から分かるように、信号１４と１６とがスイッチング・タイミング補正器１２に送り込まれ、また矢印１８で示されるように送り込まれる。スイッチング・タイミング補正器１２は、入力信号１４と出力信号１６とに基づいて、終段６の各スイッチのパルス・タイミング・エラーを補正する。
【００２６】
図２には、本発明の一態様をさらに説明するために終段６の入力信号１４と終段６の出力信号１６とが描かれた、簡略化されたタイミング図が示されている。特に、図２には、入力信号１４のパルス２４と、終段６でのそのパルス応答、すなわち出力信号１６のパルス２６とが示されている。図２では、パルス２６の立ち上がりエッジ３０は、パルス２４の立ち上がりエッジ２８に対してオン遅延２０だけ遅延されている。同様に、パルス２６の立ち下がりエッジ３４は、パルス２４の立ち下がりエッジ３２に対してオフ遅延２２だけ遅延されている。
【００２７】
前述のように、オーディオ信号の情報は、符号化されて信号１４のパルス幅になる。したがって、入力信号１４に対する出力信号１６の動作サイクルでのひずみが、増幅器のひずみを引き起こす。言い換えれば、オン遅延２０がオフ遅延２２と同じサイズである場合、出力信号１６にひずみは生じない。しかし、図２の場合がそうであるが、通常、終段６の各スイッチは、オフ遅延２２とは異なるオン遅延２０をもたらす。
【００２８】
本発明によれば、スイッチング・タイミング補正器１２は、このオン／オフ遅延差、すなわちオン遅延２０とオフ遅延２２の長さの差を測定し、このオン／オフ遅延を使用して出力信号１６を補償または補正する。特に、本発明の一態様によれば、出力信号１６を補償するためにオン遅延がシフトされる。
【００２９】
オン遅延２０とオフ遅延２２との間のオン／オフ遅延差の測定を、アップ／ダウン・カウンタによるデジタル・セットアップならびにコンデンサの充電と放電とによる線形実装において行ってもよい。デジタル・システムが高周波スイッチング・システムに適用される場合、時間の分解能はそれに応じて適合されなければならない。
【００３０】
以下に、本発明の例示的な一実施形態によるスイッチング・タイミング補正器の簡略化した回路図を示す図３を参照しながら、スイッチング・タイミング補正器１２の例示的な一実施形態を説明する。簡略化するために、同じまたは対応する要素を示すのに、図１の場合と同じ参照番号が使用される。
【００３１】
図３に示すスイッチング・タイミング補正器は、エラー信号発生器４０とスイッチング・タイミング補正回路４８とからなり、この場合には終段６と同じモジュールまたはＩＣに組み込まれている。入力信号１４は、スイッチング・タイミング補正回路４８とエラー信号発生器４０とに供給される。エラー信号発生器４０では、入力信号１４は、オフ遅延測定回路４２とオン遅延測定回路４４とに供給される。終段６の出力信号１６もエラー信号発生器４０に供給され、そこからオフ遅延測定回路４２とオン遅延測定回路４４とに供給される。オン遅延測定回路４４は、図２に示すオン遅延２０を決定する。オフ遅延測定回路４２は、図２に示すオフ遅延２２を決定する。オフ遅延測定回路４２は、減算器などの差分決定器４６にオフ遅延を供給し、差分決定器４６はまた、オン遅延測定回路４４からオン遅延測定値を受け取る。
【００３２】
減算器４６は、オン遅延２０とオフ遅延２２とのオン／オフ差を、次のスイッチング・サイクルでのスイッチング・タイミングを補正するスイッチング・タイミング補正回路４８に供給する。詳細には、スイッチング・タイミング補正回路４８は、出力信号１５の動作サイクルが入力信号１４と同じになるように、入力信号１４の後続の立ち上がりエッジ２８のオン遅延を増大させ、処理された入力信号１４を、各スイッチを備えるハーフ・ブリッジ５０に供給する。
【００３３】
言い換えれば、図３に示すスイッチング・タイミング補正器では、オン遅延とオフ遅延との差はエラー信号発生器４０によって決定される。この情報は、入力信号１４の後続パルスのオン遅延２０を増大させるスイッチング・タイミング発生器回路４８を制御するために使用される。本発明の一態様によれば、スイッチング・タイミング補正回路４８は、オン・エッジのみをシフトするが、オフ遅延２２がオン遅延２０よりも大きい図２に示す場合には、それで十分である。しかし、終段のオフ遅延がオン遅延２０よりも元々短い場合には、オフ・エッジをシフトするためのオフ遅延増大回路をスイッチング・タイミング補正回路４８に設けてもよい。本発明の他の態様によれば、入力信号１４の各パルスのオン・エッジとオフ・エッジとをシフトするために、スイッチング・タイミング補正回路４８を設けてもよい。前述の１つのスイッチング・サイクルからの測定値に基づいて後続のスイッチング・サイクルのスイッチング・エッジのシフトを実行する代わりに、本発明の一態様によれば、所定数のスイッチング・サイクルにわたってオン遅延とオフ遅延との測定を実行し、平均化回路によってこれらの測定値を平均化することも可能である。次いで、平均化された測定値が、補償のために使用される。これにより、有利には低調波注入が低減され得る。
【００３４】
以下に、図４を参照しながら、エラー信号をスイッチング・タイミング補正回路４８に出力するためのエラー信号発生器の例示的な一実施形態を説明する。
【００３５】
図４には、本発明の例示的な一実施形態によるエラー信号発生器の簡略化した回路図が示されている。
【００３６】
図４から分かるように、入力信号１４は、シュミット・トリガ５０に入力される。シュミット・トリガ５０の出力信号は、反転回路５４とＡＮＤゲート６０とに入力される。反転回路５４の出力信号は、ＡＮＤゲート５８に入力される。出力信号１６は、もう１つのシュミット・トリガ５２に供給され、その出力は、もう１つの反転回路５６とＡＮＤゲート５８とに送り込まれる。反転回路５６の出力は、ＡＮＤゲート６０に送り込まれる。
【００３７】
出力信号Ｓｉｇｎａｌ  Ｂは、順方向にバイアスされたダイオード６４を介して積分回路７０に供給され、その入力はコンデンサ６８を介してアースに接続されている。ＡＮＤゲート６０の出力信号Ｓｉｇｎａｌ  Ａは、もう１つの反転回路６２に供給され、逆方向にバイアスされたダイオード６６を介して積分器７０の入力に供給される。
【００３８】
次に、図５を参照しながら、図４に示したエラー信号発生器の動作を説明する。図５には、入力信号１４、出力信号１６、Ｓｉｇｎａｌ  Ａ、すなわちオン遅延２０を表すＡＮＤゲート６０の出力信号、Ｓｉｇｎａｌ  Ｂ、すなわちオフ遅延２２を表すＡＮＤゲート５８の出力信号および積分回路７０の出力信号の概略を説明する簡略化されたタイミング図が示されている。積分回路７０の出力信号から分かるように、オン遅延２０の間、すなわちＳｉｇｎａｌ  Ａがオンである時間中は、積分回路の出力信号は減少するが、オフ遅延２２の間、すなわちＳｉｇｎａｌ  Ｂがオンである時間中は、増大する。
【００３９】
本発明の一態様によれば、図４には積分回路７０が設けられていない。積分回路７０の出力信号の代わりに、コンデンサ６８の両端間の電圧がエラー信号として使用される。
【００４０】
以下に、図６を参照しながら、オン遅延の増大を可能にするスイッチング・タイミング補正回路４８の例示的な一実施形態を説明する。図６には、本発明によるエッジ遅延発生器の簡略化した回路図が示されている。
【００４１】
図６から分かるように、入力信号１４は、ＭＯＳＦＥＴ６２のゲートに接続されているスイッチ６６をアクティブにするために使用される。さらに、入力信号１４は、ＭＯＳＦＥＴ６０のゲートに接続されているスイッチ６４を切り替えるために反転回路７６を介してスイッチ６４に加えられる。スイッチ６４は、ＭＯＳＦＥＴ６０のゲートを電流源７０とエラー信号によって制御される制御された電流源６８との間で切り替える。
【００４２】
スイッチ６６は、ＭＯＳＦＥＴ６２のゲートを電流源７４とエラー信号によって制御される制御された電流源７２との間で切り替える。
【００４３】
ゲート・ドライバ回路は、普通はＭＯＳＦＥＴ６０と６２のゲート・コンデンサを充電および放電するのに使用される。駆動されたＭＯＳＦＥＴ６０と６２とは、それぞれの閾値電圧に達すると切り替えられる。本発明の一態様によれば、こうしたゲート・ドライバは、エラー信号によって外部制御され、それにより入力信号１４のエッジをシフトすることができるようになる。
【００４４】
図６から分かるように、ＭＯＳＦＥＴ６０と６２のタイミング・エラーを確実に補償しながら普通のゲート・ドライバを使用するために、２つの別々の電流制御、すなわち制御された電流源６８と７２とを設けて、ＭＯＳＦＥＴ６０と６２の各ゲート・コンデンサの充電と放電とを制御する。このようにして、オン遅延とオフ遅延の両方を制御してもよい。
【００４５】
図６に示す回路では、高電位側充電電流、すなわちＭＯＳＦＥＴ６０のゲートの充電電流を低減することにより、また同時に低電位側放電電流、すなわちＭＯＳＦＥＴ６２のゲートの放電電流を低減することにより、オン遅延が増大するように立ち上がり出力エッジがより緩慢にされる。
【００４６】
図６で提供される回路の代わりに、デジタル・サンプル・ホールド・ゲートなどにより、入力ラインでデジタル遅延させることによって、エッジ遅延の実装を実現してもよいことが、当業者には明らかである。
【図面の簡単な説明】
【００４７】
【図１】本発明によるスイッチング・タイミング補正器の例示的な一実施形態を含む、本発明によるデジタル増幅器の例示的な一実施形態の構成図である。
【図２】本発明の一態様をさらに説明するための、図１のデジタル増幅器の最終段の入力信号と出力信号とのタイミング図である。
【図３】図１に示すデジタル増幅器で使用され得る、本発明によるスイッチング・タイミング補正器の例示的な一実施形態の簡略化した構成図である。
【図４】図３に示すスイッチング・タイミング補正器で使用され得る、本発明によるエラー信号発生器の例示的な一実施形態の簡略化した回路図である。
【図５】図４に示すエラー信号発生器の動作の例示的な一実施形態をさらに説明するためのタイミング図である。
【図６】図３に示すスイッチング・タイミング補正器で使用され得る、本発明の例示的な一実施形態によるスイッチング・タイミング補正回路の簡略化した回路図である。
【図１】
2006522529.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2006522529.tif 000009
2006522529.tif 000010