(57)【要約】ＳＲＡＭメモリセルが開示されている。このＳＲＡＭメモリセルは、少なくとも１つのメモリノード（Ｋ１、Ｋ２）と、メモリノード（Ｋ１、Ｋ２）、第１のビット線（ＢＬ）、および、第１ワード線（ＷＬ１）とに電気的に接続された、少なくとも１つの選択用トランジスタ（Ｍ５）を備えている。さらに、このＳＲＡＭメモリセルは、ＳＲＡＭメモリセルに流れ込む漏れ電流を補償する手段（Ｍ７、Ｍ８）を備えている。この手段（Ｍ７、Ｍ８）は、漏れ電流に相当する電流が、ＳＲＡＭメモリセルに流れ込むように構成されている。一実施形態では、本発明に係るこの手段は、第１のビット線（ＢＬ）と第２メモリノード（Ｋ２）とに電気的に接続されたトランジスタ（Ｍ７）として構成され、ここで、第１メモリノード（Ｋ１）は、選択用トランジスタ（Ｍ５）に接続されている。
2006507617.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのメモリノード（Ｋ１、Ｋ２）と、
第１メモリノード（Ｋ１）、第１データ線（ＢＬ）、および、第１ワード線（ＷＬ１）に電気的に接続された、少なくとも１つの第１伝導型の選択用トランジスタ（Ｍ５）とを備えた、少なくとも１つのデータ線と電気的に接続された半導体メモリセル、特にＳＲＡＭメモリセルであって、
前記半導体メモリセルが、漏れ電流を補償する手段（Ｍ７、Ｍ８）を備え、前記手段が、前記漏れ電流に相当する電流が半導体メモリセルに流れ込むように構成されていることを特徴とする半導体メモリセル。
【請求項２】
前記漏れ電流、特に半導体メモリセルが非選択状態である場合の漏れ電流を補償する手段（Ｍ７、Ｍ８）が、半導体メモリセルに接続されたデータ線（ＢＬ、ＢＬＱ）の少なくとも１つに電気的に接続されていることを特徴とする請求項１に記載の半導体メモリセル。
【請求項３】
前記漏れ電流、特に半導体メモリセルが非選択状態である場合の漏れ電流を補償する手段（Ｍ７、Ｍ８）が、少なくとも１つのメモリノード（Ｋ１、Ｋ２）に電気的に接続されていることを特徴とする、請求項１または２に記載の半導体メモリセル。
【請求項４】
前記漏れ電流、特に半導体メモリセルが非選択状態である場合の漏れ電流を補償する手段（Ｍ７、Ｍ８）が、第１データ線（ＢＬ）と接地電位とに接続されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体メモリセル。
【請求項５】
前記漏れ電流を補償する手段（Ｍ７、Ｍ８）が、第１伝導型の第１トランジスタ（Ｍ７）を含み、前記第１トランジスタ（Ｍ７）のソース端子が第１データ線（ＢＬ）に電気的に接続され、前記第１トランジスタのゲート端子が接地電位に電気的に接続されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体メモリセル。
【請求項６】
前記第１トランジスタ（Ｍ７）のドレイン端子が、第２メモリノード（Ｋ２）に電気的に接続されていることを特徴とする請求項５に記載の半導体メモリセル。
【請求項７】
第１伝導型の第２選択用トランジスタ（Ｍ６）を備え、
前記第２選択用トランジスタのドレイン端子が、第２メモリノード（Ｋ２）に電気的に接続され、前記第２選択用トランジスタのソース端子が第２データ線（ＢＬＱ）に電気的に接続されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体メモリセル。
【請求項８】
前記第２選択用トランジスタ（Ｍ６）のゲート端子が、第１ワード線（ＷＬ１）または第２ワード線（ＷＬ２）に電気的に接続されていることを特徴とする請求項７に記載の半導体メモリセル。
【請求項９】
前記漏れ電流を補償する手段（Ｍ７、Ｍ８）が、請求項５に記載の第１トランジスタ（Ｍ７）と、第１伝導型の第２トランジスタ（Ｍ８）とを含み、
前記第２トランジスタ（Ｍ８）のドレイン端子が第１メモリノード（Ｋ１）に電気的に接続されており、前記第２トランジスタのソース端子が第２データ線（ＢＬＱ）に電気的に接続されており、前記第２トランジスタのゲート端子が接地電位に電気的に接続されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体メモリセル。
【請求項１０】
第１インバータおよび第２インバータを備え、
前記第１インバータおよび前記第２インバータのそれぞれが、第１伝導型のトランジスタ（Ｍ１；Ｍ２）と、第２伝導型のトランジスタ（Ｍ３；Ｍ４）とを有し、
前記第１インバータの２つのトランジスタ（Ｍ１、Ｍ３）が第１メモリノード（Ｋ１）に電気的に接続され、
第２インバータの２つのトランジスタ（Ｍ２、Ｍ４）が第２メモリノード（Ｋ２）に電気的に接続され、
前記２つの各インバータが、第１メモリノード（Ｋ１）と第２メモリノード（Ｋ２）との間で交差接続されていることを特徴とする請求項１〜９のいずれか１項に記載の半導体メモリセル。
【請求項１１】
少なくとも１つのデータ線（ＢＬ、ＢＬＱ）に電気的に接続されている半導体メモリセルにおける、特に非選択状態である場合の前記半導体メモリセルに流れ込む漏れ電流を補償する方法であって、
前記半導体メモリセルと、前記半導体メモリセルに電気的に接続されているデータ線（ＢＬ、ＢＬＱ）との間に、少なくとも１つの付加的な第１電気接続を形成することを特徴とする方法。
【請求項１２】
前記半導体メモリセルと、前記半導体メモリセルに接続されているデータ線（ＢＬ、ＢＬＱ）との間の前記の付加的な第１電気接続が、常にＯＦＦ状態で機能する第１トランジスタ（Ｍ７）を介して生じることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記半導体メモリセルの第１選択用トランジスタ（Ｍ５）を、第１データ線（ＢＬ）と、前記半導体メモリセルの第１メモリノード（Ｋ１）とに電気的に接続し、
前記第１トランジスタ（Ｍ７）を、第１データ線（ＢＬ）と、半導体メモリセルの第２メモリノード（Ｋ２）とに電気的に接続することを特徴とする請求項１２に記載の方法。
【請求項１４】
前記半導体メモリセルと、前記半導体メモリセルに電気的に接続されているデータ線（ＢＬ、ＢＬＱ）のうちの１つとの間で、付加的な第２電気接続を形成し、
前記第１データ線（ＢＬ）に対しては付加的な第１電気接続が生じ、
前記第２データ線（ＢＬＱ）に対しては付加的な第２電気接続が生じることを特徴とする請求項１１〜１３のいずれか１項に記載の方法。
【請求項１５】
前記半導体メモリセルと、前記半導体メモリセルに接続されている第２データ線（ＢＬＱ）との間の付加的な第２電気接続が、常にＯＦＦ状態で機能する第２トランジスタ（Ｍ８）を介して生じることを特徴とする請求項１４に記載の方法。
【請求項１６】
前記半導体メモリセルの第２選択用トランジスタ（Ｍ６）を、第２データ線（ＢＬＱ）と、前記半導体メモリセルの第２メモリノード（Ｋ２）とに電気的に接続し、
前記第２トランジスタ（Ｍ８）を、第２データ線（ＢＬＱ）と、前記半導体メモリセルの第１メモリノード（Ｋ１）とに電気的に接続することを特徴とする請求項１５に記載の方法。
【請求項１７】
前記第１データ線（ＢＬ）および／または第２データ線（ＢＬＱ）から第１メモリノード（Ｋ１）または第２メモリノード（Ｋ２）に流れ込む漏れ電流の補償を、漏れ電流に相当する電流を、第２データ線（ＢＬＱ）または第１データ線（ＢＬ）から、付加的な第２電気接続または付加的な第１電気接続を介して、第１メモリノード（Ｋ１）または第２メモリノード（Ｋ２）に流し込むことにより行うことを特徴とする請求項１２〜１６のいずれか１項に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、半導体メモリセル（特にＳＲＡＭメモリセル）、および、このＳＲＡＭセルに流れ込む漏れ電流の補償方法に関するものである。
【０００２】
集積回路では、例えばスタティックメモリ（ＳＲＡＭ、「Static Random Access Memory」）のような半導体メモリセルが頻繁に用いられる。ＳＲＡＭは、単一のモジュールとして製造されることもあれば、チップ上の他の素子に集積されていることもある。
【０００３】
ＳＲＡＭの占有面積は、マイクロプロセッサおよび他の複雑度の高い論理回路において、５０％に達する。したがって、ＳＲＡＭおよび周辺回路を綿密に設計することが、多様で種々な適用の上で重要である。ＳＲＡＭとは、ライト（書き込み）／リード（読み出し）用ランダムアクセスメモリのことであり、電源電圧をＯＦＦ状態にしない限り、電気的に書き込まれた情報を永久に格納しておけるので、スタティックメモリと呼ばれている。
【０００４】
公知のＳＲＡＭメモリセル（図１）には、１つのスタティックラッチが備えられている。このスタティックラッチは、双安定回路の最も簡単な形状であり、交差接続された２つの各インバータによって形成されている。第１インバータは、ｎ型チャネルトランジスタＭ１とｐ型チャネルトランジスタＭ３とを備えている。このメモリセルの第２インバータは、ｎ型チャネルトランジスタＭ２とｐ型チャネルトランジスタＭ４とを備えている。これらのインバータが交差接続されていることにより、一方のインバータの出力部が他方のインバータの入力部を制御できる。これら２つのＣＭＯＳインバータは、２つの各ＮＭＯＳ選択用トランジスタＭ５、Ｍ６を介して、相補的な各ビット線ＢＬ、ＢＬＱに電気的に接続されている。
【０００５】
これらの相補的な各ビット線ＢＬ、ＢＬＱを用いることにより、上記メモリセルの各特性パラメータのバラツキによる影響の受け易さを低減できて、信頼性を向上できる。また、選択用トランジスタＭ５およびＭ６のゲート端子は、第１ワード線ＷＬ１に電気的に接続されている。選択用トランジスタＭ５は、メモリセルの第１メモリノードＫ１に接続されており、選択用トランジスタＭ６は、メモリセルの第２メモリノードＫ２に接続されている。図１に示したＳＲＡＭメモリセルは、いわゆる６Ｔメモリセルと呼ばれている。各トランジスタＭ３、Ｍ４が、負荷能動素子（aktiven Lastelemente）であるので、このセル型は、比較的短い時間でデータのリード動作またはライト動作を行うことができる。
【０００６】
また、他の実施例（図示せず）のＳＲＡＭメモリセルとしては、各トランジスタＭ３、Ｍ４が負荷受動素子（passive Lastelemente）となっている、いわゆる４Ｔ‐ＳＲＡＭメモリセルがある。提案したこの技術思想を、他の型のメモリセルに用いることもできる。
【０００７】
次に、第１ワード線ＷＬ１と一対のビット線ＢＬ・ＢＬＱとを介して流れる、図２に示した、各信号の電圧経過を示す曲線である、タイミングチャートに基づいて、図１の負荷能動素子を備えたメモリセルの動作について詳述する。図２には、外部から供給された各信号が台形の形状で示されており、一方、一般的により弱い信号であるメモリセル内での各信号について、立ち上がりや立ち下がりの信号の実際形状にて示されている。
【０００８】
例えば、メモリセルの左側のメモリノードＫ１において、第１論理状態「１」の電位が高く規定されているとした場合には、トランジスタＭ１はＯＦＦ状態となっている。第１ワード線ＷＬ１によって制御された状態下で、各トランジスタＭ５、Ｍ６を活性化することにより、ライト動作またはリード動作が開始される。ドライバ（Treibern）からビット線ＢＬおよびそれに対して相補的なビット線ＢＬＱに、論理レベル「０」または「１」で信号を供給することにより、ライト動作が実行される。メモリセルに第１論理状態「１」を書き込むためには、上記の規定にしたがって、相補的なビット線ＢＬＱが論理状態「０」を有している必要がある。
【０００９】
通常、メモリセルの一方のメモリノード（Ｋ１またはＫ２）を低い電位状態とするためには、メモリセルの外部から、他方のインバータのスイッチングしきい値（Svhaltschwelle）よりも低い電圧状態とする必要があり、他方のノードには、しきい電圧値（Spannungsschwelle）よりも高い電圧状態とする必要がある。
【００１０】
上述したように論理状態「１」を書き込む（つまり、格納された論理状態「０」に上書きする）ためには、メモリノードＫ２は、他方のインバータの回路しきい値よりも低い電位状態とする必要がある。このライト動作の間、各トランジスタＭ６、Ｍ４は、上記規定に応じて設計された電圧分割器として機能する。このとき、トランジスタＭ４の抵抗は、トランジスタＭ６によって形成される抵抗よりも何倍も大きくなければならない。それゆえに、トランジスタＭ１をＯＦＦ状態にし、各トランジスタＭ５、Ｍ３を介してメモリノードＫ１に高い電圧源を供給する。これにより、トランジスタＭ２が導通する。こうして、所望の状態がセルに書き込まれたので、第１ワード線ＷＬ１を再びＯＦＦ状態にする。
【００１１】
また、論理状態「１」を読み出す（リードする）ために、初めに、各ビット線ＢＬ、ＢＬＱは、プリチャージ電圧（Vorladespannung）にプリチャージされる。上記プリチャージ電圧は、上記の書き込みのメカニズムにしたがって意に反してセルに書き込んでしまないように選択される。上記のような読み出しは、非破壊読み出しと呼ばれる。
【００１２】
このようにメモリセルにアクセスする場合、プリチャージ電圧に応じた電流が、各トランジスタＭ５・Ｍ３を介して流れ、かつ各トランジスタＭ６・Ｍ２を介しても流れる。しかしながら、メモリセルのメモリ状態は変わらないので、メモリノードＫ２には、他方のインバータのスイッチングしきい値よりも低い電位を印加する必要がある。したがって、トランジスタＭ６によって形成される抵抗は、トランジスタＭ２の抵抗の約３倍の大きさでなければならない。その結果、論理状態「０」における、メモリセルへのライト動作、および、メモリセルからのリード動作が、それらに対応した方法により適切に行われる。
【００１３】
したがって、メモリセルへの論理状態のライト動作について、通常、以下のように記述することができる。一対のビット線ＢＬとビット線ＢＬＱとは、高い電位にプリチャージされる（あるいは、これらのビット線は、低い電位または任意の基準電位にプリチャージされてもよい）。ワード線を選択すると、メモリセルに接続された選択用トランジスタをＯＮ状態にする。メモリセルの各メモリノードのうちの１つがメモリ状態「０」を有し、他のメモリノードはメモリ状態「１」を有している。低いメモリ状態「０」を有するこのメモリノードは、これに接続されたビット線を、低い電位（論理状態「０」）とする。
【００１４】
センスアンプ（図示せず）が、リード動作を加速し、メモリ状態「０」を有する電圧ノードに接続されたビット線の信号の下がり具合を、高い電位を有する状態から低い電位を有する状態に促進すると同時に、第２ビット線を高い電位状態に保つ。このセンスアンプは、２つのビット線ＢＬとビット線ＢＬＱとの間に規定の電位差が生じてから、ようやく駆動し始める（または状態を読み取る）。上記の電圧増幅に加えて、メモリセルの電流を直接増幅してもよい。
【００１５】
また、メモリセルへのメモリ状態のライト動作を、通常、以下のように行ってもよい。一対のビット線の内の一方に高い電位をプリチャージし、他方に低い電位をプリチャージする。メモリ状態が書き込まれるメモリセルをワード線を介して選択し、上記メモリセルの２つのメモリノードのメモリ状態が、上記メモリノードに接続しているビット線の電位状態に相当する場合、２つのメモリノードのメモリ状態は、変わらない。もっとも、上記２つのメモリノードが、そのうちの１つが接続されているビット線の電位とは異なるメモリ状態を有している場合、メモリノードのメモリ状態は変わる。これにより、論理メモリ状態「１」（高い電位）を格納したメモリノードが、論理メモリ状態「０」（低い電位）に変えられる。同様な方法により、他方のメモリノードの状態は、論理メモリ状態「０」（低い電位）から論理メモリ状態「１」（高い電位）にセットされる。
【００１６】
公知の半導体メモリセル（特にＳＲＡＭメモリセル）の不都合は、特にメモリセルアレイの上記メモリセルが、非選択状態の複数のメモリセルに接続されている場合、このメモリセルに漏れ電流が流れ込むという点にある。この漏れ電流をできる限り少なくするために、１つの可能性として、メモリセルのトランジスタのしきい値電圧をより高く選択することが挙げられる。しかしながら、これによって、メモリセルからのメモリ状態のリード速度、または、メモリセルへのメモリ状態のライト速度が落ち、メモリ動作の進行が著しく損なわれるという不都合が生じる。
【００１７】
図３では、通常、複数のメモリセルＺ0〜ＺNが、一対のビット線ＢＬおよびビット線ＢＬＱに接続されている。メモリセルＺ0のメモリ状態を読み取ると、図示した実施例では、上記メモリセルに電流ｉcが流れ込む。したがって、ビット線ＢＬＱの電流は減少する（電流値Ｉ‐ｉc）。同時に、ビット線ＢＬから漏れ電流ｉL1〜LNが、非選択状態のメモリセルＺ1〜ＺNに流れ込む。こうして、全漏れ電流ｉLが生じ、これにより、電流ｉLが、ビット線ＢＬから電流査定回路（Strombewerterschaltung）ＳＢＳに流れ込む。
【００１８】
この電流査定回路またはこのセンスアンプを用いて、２つのビット線ＢＬとビット線ＢＬＱとの間の電流差を決定する。読み取されるメモリセルのメモリ状態を決定するために、電流査定回路ＳＢＳでは、電流信号を直接使用する。これに対して、電圧センスアンプは、２つのビット線ＢＬとビット線ＢＬＱとの間に位置する選択されたメモリセルを読み取る際に形成される（２つのビット線間の）電圧差を使用する。
【００１９】
この電流査定回路ＳＢＳと電圧センスアンプ回路とは、２つの各ビット線間に、ある電圧差ΔＵまたはある電流差ΔＩが発生する場合に限り、メモリセルから読み取されるメモリ状態を査定する。図４に示したように、電流査定回路ＳＢＳ（図３）によって読み取されるメモリセルＺ0のメモリ状態を、ビット線ＢＬとＢＬＱとの間に、電流差≧ΔＩが生じた場合に限り、査定できる。図３では、非選択メモリセルＺ1〜ＺNに漏れ電流ｉL1〜ｉLNが流れ込んでいなければ、ビット線ＢＬの電流の値Ｉは一定であろう。
【００２０】
メモリセルＺ0を読み取ることにより、電流ｉcはメモリセルＺ0に流れ込み、図４の上部図の時間経過曲線にあるように、ビット線ＢＬＱの電流は低下する。こうして、時点ｔiにおいて、電流査定回路ＳＢＳ（図３）を用いて読み取るために必要な（ビット線ＢＬとＢＬＱ間の）電流差ΔＩが得られる。
【００２１】
しかし、上記したように、非選択の各メモリセルＺ1〜ＺNに漏れ電流が流れ込んでいるので、ビット線ＢＬの電流を、一定値Ｉ‐ｉLに低減する。これにより、図４の下部図の電流経過曲線に示したように、ｔ1より遅く、ようやく時点ｔ2において、ビット線ＢＬとＢＬＱとの間の電流差ΔＩが得られる。これにより、全漏れ電流ｉLのゆえにリード開始時点がｔ2−ｔ1だけ遅くなるので、メモリ状態のリード動作が、著しく遅れる。
【００２２】
ビット線ＢＬとビット線ＢＬＱとの間に配置されたメモリセルの数、および、非選択の各メモリ状態に流れ込む漏れ電流の大きさに応じて、極端な場合は、全漏れ電流ｉLが、ビット線ＢＬおよびビット線ＢＬＱを介して本来流れている電流Ｉと同じ大きさになってしまうこともある。
【００２３】
このような状態では、リード動作に必要な電流差ΔＩが得られないので、選択されたメモリセルのメモリ状態を読み取ることができなくなってしまう。それゆえに、メモリ状態の査定（Auswerten, assessment）またはライト動作に、漏れ電流が影響を与えず、ライト／リード動作を遅らせないように、漏れ電流を低減するか、回避することが、特に重要である。
【００２４】
ＵＳ特許明細書第６,１８１，６０８号公報では、漏れ電流の問題点が回避される６Ｔ‐ＳＲＡＭメモリセルおよびそのリード方法が開示されている。このＳＲＡＭメモリセルは、さらに、選択用トランジスタを備えており、これらの選択用トランジスタのしきい値電圧は、ＳＲＡＭメモリセルにおける２つの各インバータ中のトランジスタよりも低い。さらに、各ＳＲＡＭメモリセルが配置されている集積回路は、ワード線の電圧を制御するための制御回路を備えている。この制御回路は、集積回路の全ての各ワード線に接続されている。ワード線の信号は、非選択メモリセルに流れ込む漏れ電流が低減されるように、上記の制御回路によって制御される。
【００２５】
さらに、上記低減の目的のために、非選択メモリセルの選択用トランジスタのゲート端子は、接地電位ＶSSに接続されず、むしろ、上記ゲート端子は、制御回路の設定された特性によって、非選択メモリセルに接続されているワード線に、数ミリボルト〜数百ミリボルトの範囲の負電圧が印加される。このことにより、非選択メモリセルは、アンダードライブ（untersteuert）つまり規格外にて制御されるようになっている。
【００２６】
この回路構造の不都合な点は、一方では、比較的コストがかかり、上記ワード線およびそれらの信号を制御するための複雑な回路構造が必要であり、他方では、非選択メモリセルに接続されているワード線のアンダードライブ制御が比較的困難であり、非常に不正確にしか実行されないという点にある。したがって、各非選択メモリセルに流れ込む漏れ電流を低減できず、上記漏れ電流は、メモリセルからのリード動作またはメモリセルへのライト動作に著しい影響を与えてしまう。
【００２７】
さらに、Agawa、K、他、「低電圧ＳＲＡＭ用のビット線の漏れ電流補償方法」（ＶＬＳＩ回路に関するシンポジウムにおける、技術報告のダイジェスト版、７０−７１ページ、２０００年６月）には、ビット線の漏れ電流を補償するための回路構造が開示されている。１つのビット線から、非選択メモリセルに流れ込む漏れ電流は、プリチャージサイクルの間に検出され、ライト／リード動作の間に集積回路の他の付加された回路構造を介して補償される。
【００２８】
漏れ電流補償回路は、一対のビット線を構成する両方の各ビット線に電気的に接続されており、メモリセルと下流側に接続された電流査定回路との間に配置されている。漏れ電流補償回路は、一対のビット線を構成するビット線間に対称的に配置された、２つのｐ型チャネルトランジスタを備えている。ここで、これら２つのｐ型チャネルトランジスタの内の１つによって、それが接続されているビット線において漏れ電流が検出される。
【００２９】
さらに、この漏れ電流補償回路は、同様に、一対のビット線を構成するビット線間に対称的に形成された、他の２つのｐ型チャネルトランジスタを備えている。これらの他の２つのｐ型チャネルトランジスタを用いて、検出された漏れ電流と同じ大きさの電流が、各ビット線に供給され、これにより、検出された漏れ電流が補償される。上記の他の２つのｐ型チャネルトランジスタを用いた補償は、メモリセルアレイのメモリセルのライト／リード動作の間に行われる。
【００３０】
上記４つのｐ型チャネルトランジスタの制御は、検出される漏れ電流が漏れ電流補償回路のキャパシタに格納され、格納された漏れ電流が、第２ｐ型チャネルトランジスタを活性化するための活性化信号を用いてビット線に流れ込むように行われる。漏れ電流は、初めに電圧に変換され、漏れ電流補償回路のキャパシタに格納される。そこから、漏れ電流を補償するためにビット線に供給される補償電流が、生成される。
【００３１】
漏れ電流を補償するための、上記回路構造は、非常に複雑に形成されているので、非常にコストがかかる。また、この回路構造の他の不都合は、漏れ電流を格納するために必要なキャパシタが大きいことである。さらに、この回路構造を介して、全ての漏れ電流（つまり、メモリセルアレイの、非選択メモリセルに流れ込む全ての漏れ電流の合計）のみが検出される。この補償回路を用いて、ある特定の漏れ電流が流れ込む各メモリセルでは、この漏れ電流を個別に補償できない。
【００３２】
また、Kawaguchi, H、他、「低電圧ＳＲＡＭ用の漏れ電流の動的カットオフ方法」（ＶＬＳＩ回路に関するシンポジウムにおける、技術報告のダイジェスト版、１４０−１４１ページ、１９９８年６月）では、漏れ電流を低減するための回路構造が開示されている。
【００３３】
この回路構造において、基板のｎ型ウェル領域およびｐ型ウェル領域のバイアス電圧は、個々に選択された各メモリセルの、供給電源電位ＶDD、および、それに対応する接地電位ＶSSに動的に変更される。一方、非選択メモリセルのウェル領域のバイアス電圧が、各電圧源（ｎ型ウェル領域では約２×ＶDD、ｐ型ウェル領域では約−ＶDD）に保たれている。これにより、選択されたメモリセルのしきい値電圧は比較的低くなり、非選択メモリセルのしきい値電圧は比較的高くなる。
【００３４】
この回路構造の著しく不都合な点は、基板電圧の動的変化により、基板のバイアス電圧係数が著しく低減されることであり、上記係数は、特に近年の技術では決定的な不都合となる。
【００３５】
したがって、本発明の目的は、漏れ電流を簡素にかつ低コストで補償できる回路および方法を提供することであり、この際に、ライト／リード時間が、より長くならないようにすることである。
【００３６】
この目的は、本願請求項１に記載の特徴を有する半導体メモリセルにより、また、本願請求項１１に記載の半導体メモリセルに流れ込む漏れ電流を補償する方法により達成される。
【００３７】
本発明の半導体メモリセルは、特にＳＲＡＭメモリセルとして構成され、少なくとも１つのデータ線と電気的に接続されている。この半導体メモリセルは、少なくとも１つのメモリノードを有する。さらに、この半導体メモリセルは、第１伝導型の選択用トランジスタを、少なくとも１つ有する。この選択用トランジスタは、第１データ線および第１ワード線の第１メモリノードに電気的に接続されている。
【００３８】
本発明の本質的な思想は、半導体メモリセルが、この半導体メモリセルに流れ込む漏れ電流を補償する手段を備えていることである。この漏れ電流を補償する手段は、漏れ電流に相当する電流が半導体メモリセルに流れ込むように、構成されている。
【００３９】
これにより、特にメモリセルが非選択状態にある場合に半導体メモリセルに流れ込む漏れ電流を迅速にかつ費用を抑えて補償できる半導体メモリセルを、容易に構成することができる。漏れ電流の量に関わらず、半導体メモリセルに付加的に流れ込む漏れ電流に相当する電流を発生させることができる。
【００４０】
さらに、本発明の半導体メモリセルに流れ込む漏れ電流を補償する手段を用いれば、個々の半導体メモリセルでの漏れ電流は、個別に補償され、あるいは、上記もれ電流は、その値の大きさを決定し、簡素な方法にて決定され得る変数として、上記半導体メモリセルの査定に取り入れることができる。
【００４１】
特に好適な一実施形態では、漏れ電流（特に半導体メモリセルが非選択状態である場合の漏れ電流）を補償する手段は、半導体セルの上記手段と、上記半導体セルに接続されたデータ線のうちの１つとの間で、少なくとも一箇所、付加的な（さらなる）電気接続が形成されている。
【００４２】
これにより、各メモリノードに格納された半導体メモリセルのメモリ状態に関わらず、漏れ電流の量と同じ量の電流を注入することができる。このことは、特に、半導体メモリセルが非選択状態にある場合に半導体メモリセルに流れ込む漏れ電流を補償するのに有用である。
【００４３】
さらに、漏れ電流を補償する手段が半導体メモリセルのメモリノードの少なくとも１つと電気的に接続されると有用であるとわかる。漏れ電流を補償する手段が第１データ線と接地電位とに接続されていれば、より有用である。
【００４４】
好適な一実施形態では、半導体メモリセルに流れ込む漏れ電流、特に第１データ線から半導体メモリセルの第１メモリノードに流れ込む漏れ電流を補償する手段は、第１伝導型の第１トランジスタを有し、この第１トランジスタのソース端子は、第１データ線と電気的に接続され、そのゲート端子は接地電位と電気的に接続されている。
【００４５】
より好ましくは、この第１トランジスタのドレイン端子は、半導体メモリセルの第２メモリノードに接続され、かつ、この第１トランジスタは、常にＯＦＦ状態であるか、または、導通されている。
【００４６】
漏れ電流を補償する手段の第１トランジスタを電気的に接続することにより、漏れ電流が第１メモリノードに流れ込むのと同じように、メモリノードのメモリ状態に応じて、漏れ電流に相当する電流を半導体メモリセルの第２メモリノードに非常に簡素な方法にて流し込むことが達成されている。したがって、特にシングルエンド形式で構成されるメモリセルでは、漏れ電流による問題を解決するための適切な形態が得られる。
【００４７】
上述の形態により、複数の半導体メモリセルを有するメモリセルアレイでは、非選択メモリセルに流れ込む漏れ電流は、効率的でかつ効果的な方法で補償される。また、メモリセルアレイの、選択された半導体メモリセルからのメモリ状態のリード動作または上記半導体メモリセルへのライト動作を、迅速にかつ確実に実行できる。これは、選択された半導体メモリセルのライト／リード動作が、非選択半導体メモリセルに流れ込む漏れ電流により、悪化したり、遅延されたりしないためである。
【００４８】
データ線に接続された全てのメモリセルへの漏れ電流を知ることができるので、データ線を通って流れる基準電流から、非選択メモリへの漏れ電流を差し引いた電流値は、結果として一定値となる。それゆえ、選択されたメモリセルに対するメモリ状態のライト／リード動作を、容易で非常に正確に実行できる。
【００４９】
さらに好適な一実施形態では、半導体メモリセルは、第１伝導型の第２選択用トランジスタを有し、この第２選択用トランジスタのドレイン端子は第２メモリノードと電気的に接続され、そのソース端子は第２データ線と電気的に接続されている。第２選択用トランジスタのゲート端子は、第１ワード線と電気的に接続されていてもよい。
【００５０】
あるいは、第２選択用トランジスタのゲート端子は、第２ワード線と電気的に接続されていてもよい。また、第１データ線と第２データ線とは、相補的なビット線として構成されることが好ましく、これによりデータ線（またはビット線）が１本である場合と比較して、データの転送が、より正確かつ高速で行なわれる。
【００５１】
本発明のさらなる有用な構成の特徴は、半導体メモリセルに流れ込む電流を補償する手段、特に半導体メモリセルが非選択状態にある場合に第１データ線から第１メモリノードに流れ込む第１漏れ電流および／または第２データ線から第２メモリノードに流れ込む第２漏れ電流を補償する手段が、第１データ線と半導体メモリセルの第１メモリノードとを電気的に接続し、第２データ線と半導体メモリセルの第２メモリノードとを電気的に接続している点である。両方のデータ線から半導体メモリセルに流れ込む漏れ電流成分の量に関わらず、この漏れ電流の補償を簡素にかつ正確に行うことができる。
【００５２】
半導体メモリセルに流れ込む漏れ電流を補償する手段が第１トランジスタを有することが、特に有用である。この第１トランジスタのドレイン端子は、第２メモリノードと電気的に接続されている。そのソース端子は、半導体メモリセル（特に第２メモリセル）と第１データ線との間に付加的な（さらなる）第１電気接続が生じるように、第１データ線と電気的に接続されている。
【００５３】
また、半導体メモリセルまたは漏れ電流を補償する手段は、さらに、第１伝導型の第２トランジスタを有することが特に有用である。この第２トランジスタのドレイン端子は第１メモリノードと、そのソース端子は第２データ線とそれぞれ電気的に接続されている。
【００５４】
また、上記第２トランジスタのゲート端子は、半導体メモリセルと上記メモリセルに接続されているデータ線との間に付加的な第２電気接続が生じるように、接地電位と電気的に接続されている。付加的な第１電気接続および付加的な第２電気接続により、漏れ電流に相当する電流が、相補的なデータ線から半導体メモリセルに流れ込む。
【００５５】
この結果、データ線および選択用トランジスタを通って、それらに接続されているメモリノードに流れ込む漏れ電流は、高速かつ非常に正確に補償可能である。漏れ電流（または漏れ電流成分）を補償する手段が対称的に配置されているので、メモリセルに接続されたデータ線を通ってメモリセルに流れ込む漏れ電流に相当する電流の量は、常に一定となる。このように漏れ電流を補償することは、特に半導体メモリセルの他の様々な実施形態にも適用可能である。
【００５６】
上記半導体メモリセルは６Ｔ−ＳＲＡＭメモリセルとして構成されるのが特に好適である。この半導体メモリセルは、第１インバータと第２インバータとを有し、これら２つのインバータは、それぞれ、第１伝導型のトランジスタと、第２伝導型のトランジスタとを含む。上記２つのインバータは、第１メモリノードと第２メモリノードとの間で交差接続されている。第１インバータの２つのトランジスタは、半導体メモリの第１メモリノードと電気的に接続され、第２インバータの２つのトランジスタは、半導体メモリの第２メモリノードと電気的に接続される。この半導体メモリセルを、４Ｔ−ＳＲＡＭメモリセルとして実施することもできる。
【００５７】
一般的に述べれば、本発明のメモリセルの技術思想は、ＳＲＡＭメモリセルに限定されるものではなく、単に、少なくとも、１つの選択用トランジスタと２つのメモリノードとを有する全ての半導体メモリセルに適用可能である。同様に、本発明のメモリセルの技術思想は、少なくとも、２つの選択用トランジスタと１つのメモリノードを有する半導体メモリセルにも適用可能である。
【００５８】
半導体メモリセルに（特に半導体メモリセルが非選択状態である場合に）流れ込む漏れ電流を補償するという、本発明の方法の本質的な発明思想は、半導体メモリセルと、半導体メモリセルに電気的に接続されているデータ線との間に、付加的な（さらなる）第１電気接続を生じさせることである。
【００５９】
好ましくは、半導体メモリセルと、半導体メモリセルに電気的に接続されているデータ線との間の付加的な第１電気接続は、常に、ＯＦＦ状態または導通状態で機能しているトランジスタにより生じさせる。
【００６０】
好ましくは、半導体メモリセルの第１選択用トランジスタを、第１データ線と、半導体メモリセルの第１メモリノードとに電気的に接続し、第１トランジスタを、第１データ線と、半導体メモリセルの第２メモリノードとに電気的に接続する。
【００６１】
半導体メモリセルと、この半導体メモリセルに電気的に接続されているデータ線のうちの１つとの間に、付加的な第２電気接続が形成され、上記付加的な第１電気接続は第１データ線に対して生じさせ、付加的な第２電気接続は第２データ線に対しては生じさせていることが、有用である。
【００６２】
また、半導体メモリセルと、この半導体メモリセルに接続されている第２データ線との間での付加的な第２電気接続は、常に、ＯＦＦ状態で機能する第２トランジスタにより生じさせてもよい。
【００６３】
また、半導体メモリセルの第２選択用トランジスタを、第２データ線、および、半導体メモリセルの第２メモリノードに電気的に接続し、上記第２トランジスタを、第２データ線、および、半導体メモリセルの第１メモリノードに電気的に接続することが好ましい。
【００６４】
漏れ電流に相当する電流を、第２データ線または第１データ線から付加的な第２電気接続または付加的な第１電気接続を介して第１メモリノードまたは第２メモリノードに流すことにより、第１データ線および／または第２データ線から第１メモリノードまたは第２メモリノードに流れ込む漏れ電流を補償することが、有用である。
【００６５】
以下に、本発明の各実施例を図面に基づいて詳述する。
図１は、従来技術によって知られている６Ｔ‐ＳＲＡＭメモリセルを示す図である。
図２は、ＳＲＡＭメモリセルに論理状態を書き込む、および、上記ＳＲＡＭメモリセルから論理状態を読み取る動作における、図１の公知のメモリセルの、１つのワード線と２つの相補的なビット線との信号経過曲線を示す図である。
図３は、従来技術によって知られている、メモリセルアレイにおける複数のメモリセルの配列を示す図である。
図４は、漏れ電流が生じた場合にメモリ状態をメモリセルから読み取る際の時間遅延を示す図である。
図５は、本発明の半導体メモリセルの第１実施例を示す図である。
図６は、本発明の半導体メモリセルの第２実施例を示す図である。
図７は、本発明の半導体メモリセルの第３実施例を示す図である。
【００６６】
全ての図において、同じまたは機能が同じ素子については、同一の参照符号が付記されている。
【００６７】
第１実施例では、半導体メモリセル（図５）は、ＳＲＡＭメモリセルとして形成されており、供給電源電位ＶDDおよび接地電位ＶSSに接続されている交差接続された、２つの各インバータを備えている。第１インバータは、ｎ型チャネルトランジスタＭ１と、ｐ型チャネルトランジスタＭ３とを備えている。第２インバータは、ｎ型チャネルトランジスタＭ２とｐ型チャネルトランジスタＭ４とを備えている。
【００６８】
２つの各トランジスタＭ１、Ｍ３の間には、ＳＲＡＭメモリセルの第１メモリノードＫ１が配置されており、各トランジスタＭ２、Ｍ４の間には、第２メモリノードＫ２が配置されている。選択用トランジスタＭ５のドレイン端子は、第１メモリノードＫ１に接続されており、そのソース端子は第１ビット線ＢＬに接続されており、そのゲート端子は第１ワード線ＷＬ１に接続されている。
【００６９】
さらに、ＳＲＡＭメモリセルは、ｎ型チャネルトランジスタＭ７を備えている。このｎ型チャネルトランジスタＭ７のドレイン端子は第２メモリノードＫ２とトランジスタＭ２のソース端子とに電気的に接続されており、そのソース端子は、第１ビット線ＢＬに電気的に接続されており、そのゲート端子は接地電位ＶSSに電気的に接続されている。
【００７０】
常に、ＯＦＦ状態（geschlossenen Zustand）であるこのトランジスタＭ７により、ＳＲＡＭメモリセルの、第１ビット線ＢＬと第２メモリノードＫ２との間に、付加的な第１電気接続が生じる。図５に示したような、メモリセルが非選択状態（ワード線ＷＬ１が低電圧である状態）である場合、選択用トランジスタＭ５はＯＦＦ状態である。ビット線ＢＬには、既知の基準電流ＩREFを供給する。各メモリノードＫ１、Ｋ２に格納されているメモリ状態に応じて、半導体メモリセルに流れ込む電流が多かったり少なかったりする。
【００７１】
例えば、メモリノードＫ１に論理状態「０」が格納されており、メモリノードＫ２に論理状態「１」が格納されているとする。この場合、ビット線ＢＬから選択用トランジスタＭ５を介して、および、トランジスタＭ１を介してメモリノードＫ１に流れ出る（流れ込む）漏れ電流は多い（メモリノードＫ１に格納された論理状態が「１」である場合にメモリノードに流れ込む漏れ電流量よりも多い）。
【００７２】
メモリノードＫ２に論理状態「０」が格納されているとした場合、漏れ電流は、ビット線ＢＬから、導通しているトランジスタＭ７を介して、および、ＯＦＦ状態のトランジスタＭ２を介してメモリノードＫ２に流れ出る。
【００７３】
したがって、各メモリノードＫ１、Ｋ２に格納されている論理状態に応じて、ビット線ＢＬに連結されている非選択の各メモリセルに、漏れ電流に相当する電流が流れ込む。これらの非選択メモリセルの数が分かるので、このようにして生じる（各メモリセルに流れ込む）漏れ電流量も分かる。
【００７４】
このようにして分かった全漏れ電流値は、このビット線ＢＬに連結された選択されたメモリセルのメモリ状態を査定するために、基準電流ＩREFから差し引かれた、一定の変数として取り扱うことができる。したがって、トランジスタＭ５を介して、特にトランジスタＭ７を介して、各メモリノードＫ１、Ｋ２のメモリ状態の影響を受けずに、漏れ電流に相当する電流が安定に生成される。
【００７５】
このように生成された電流は、各メモリセルにおいてそれぞれ生成されるという特徴によって、メモリセルが非選択状態である場合に上記メモリセルに流れ込む漏れ電流を補償できる。それにより、上記生成された電流は、さらなるメモリセルの査定において、知ることができる変数として取り扱うことができる。したがって、この実施例において、上記補償は、漏れ電流の大きさと同じ電流が、各トランジスタＭ５、Ｍ７を介して上記メモリセルに流れ込むものとして理解される。
【００７６】
図５に示した、ＳＲＡＭメモリセルの実施例は、シングルエンド形のライト動作およびリード動作に用いられる。図５に示した少なくとも２つのＳＲＡＭメモリセルを備えたメモリセルアレイにおいて、ライト／リード動作用に２つのＳＲＡＭメモリセルの内の１つが選択される場合、選択されたメモリセルのメモリ状態のリードまたはライトが、第１ビット線ＢＬを介して行われる。
【００７７】
第２実施例では、図５のＳＲＡＭメモリセルにしたがって、上記ＳＲＡＭメモリセルが形成されており、このＳＲＡＭメモリセルは、さらに、第２選択用トランジスタＭ６を備えている。上記第２選択用トランジスタのドレイン端子は、第２メモリノードＫ２に電気的に接続されており、そのソース端子は、第１ビット線に対して相補的な第２ビット線ＢＬＱに電気的に接続されており、そのゲート端子は、第２ワード線ＷＬ２に電気的に接続されている。
【００７８】
本発明のＳＲＡＭメモリセルのこの実施例は、コアセルとして、６Ｔ−ＳＲＡＭメモリセルを備えている。ＳＲＡＭメモリセルのこの実施例は、シングルエンド形のリード動作と、様々な他のライト動作とに用いられる。ライト動作では、第１ワード線ＷＬ１のみに高い電位が印加されている。また、ライト動作では、２つのワード線ＷＬ１およびＷＬ２に高い電位が印加されている。
【００７９】
本発明の半導体メモリセルの第３実施例では、図２に示したＳＲＡＭメモリセルに加えて、さらに、ｎ型チャネルトランジスタＭ８が配置されている。このｎ型チャネルトランジスタのドレイン端子は、第１メモリノードＫ１に電気的に接続されており、そのソース端子は、第２ビット線ＢＬＱに電気的に接続されており、そのゲート端子は接地電位ＶSSに電気的に接続されている。
【００８０】
これにより、半導体メモリセルとそれに接続されているデータ線またはビット線ＢＬＱとの間に、付加的な（さらなる）第２電気接続が形成されている。ビット線ＢＬは、各トランジスタＭ５、Ｍ７を介して、第１メモリノードと第２メモリノードとに電気的に接続されている。同様に、ビット線ＢＬＱは、各トランジスタＭ６、Ｍ８を介して、２つの各メモリノードＫ１、Ｋ２に接続されている。さらに、この実施例では、第２選択用トランジスタＭ６は、第２ワード線ＷＬ２ではなく、第１選択用トランジスタＭ５も接続されている第１ワード線ＷＬ１に、電気的に接続されている。
【００８１】
図７に示したこれらのＳＲＡＭメモリセルが非選択状態であり、例えば、メモリノードＫ１に論理状態「０」が格納されている場合、第１ビット線ＢＬから第１選択用トランジスタＭ５を介して、比較的大きな第１漏れ電流が、第１メモリノードＫ１およびＯＦＦ状態のトランジスタＭ１を介して、グラウンドへ流れ出る。同時に、トランジスタＭ１とビット線ＢＬＱとに接続されたトランジスタＭ８には、上記各トランジスタＭ１、Ｍ８が連結されたノードの（漏れ電流によって変化した）電位が印加される。
【００８２】
これにより、ノードＫ１に流れ込む漏れ電流に相当する電流が発生される。この電流は、ビット線ＢＬＱから各トランジスタＭ８、Ｍ１を介してグラウンドへ流れ出る。したがって、２つの各ビット線ＢＬ、ＢＬＱから、ほぼ同じ大きさ電流が、半導体メモリセルに流れ込む。ビット線ＢＬＱから、論理状態「１」が格納されているメモリノードＫ２へは、より少ない漏れ電流が流れる。この漏れ電流は、論理状態「０」が格納されているメモリノードＫ１の漏れ電流と比べて、極めてわずかである。また、メモリノードＫ２に論理状態「０」が格納されているとしても、経過は同様である。
【００８３】
したがって、各ビット線ＢＬ、ＢＬＱに連結している選択されたメモリセルのメモリ状態を読み取る際には、２つのビット線から、ほぼ同じ電流が、これらの非選択メモリセルに流れ込む。これにより、２つの各ビット線間の電流差形成による上記メモリセルの査定に関して、悪化したり遅延されたりしない。
【００８４】
図示したような本発明のＳＲＡＭメモリセルの全実施例に関して、同じように形成された複数のＳＲＡＭメモリセルを備えたメモリセルアレイでは、本発明の上記ＳＲＡＭメモリセルを読み取るために、電流センスアンプを使用することが有効である。この電流センスアンプは、各ビット線ＢＬ、ＢＬＱの容量の影響を受けても受けなくても、わずかしか遅延しないことが好ましい。
【００８５】
このような電流センスアンプは、例えば、Seevinck, E. 他、「ＣＭＯＳのＳＲＡＭ用の電流センスアンプに使用する高速ＶＬＳＩ回路用の電流モード技術」（IEEE Journal of Solid-State Circuits、２６巻、４号、５２５‐５３６ページ、１９９１年４月）に開示されている。
【００８６】
本発明によって、メモリセル（特にＳＲＡＭメモリセル）のメモリ状態を査定する際、または、メモリ状態の、半導体メモリセルへのライト動作または半導体メモリセルからのリード動作を行う際に、上記漏れ電流からの不要な影響を回避できることが、特に有効である。
【００８７】
また、本発明により、発生する漏れ電流が抑制または低減されるのではなく、むしろ、漏れ電流に相当する補償電流が生じる。この補償電流は、半導体メモリセルへと流れるものであり、その値は漏れ電流に相当する。
【００８８】
また、本発明により、メモリセルアレイの各半導体メモリセルにおいて、そこに流れ込む漏れ電流を個別に補償できる。また、本発明では、簡素で効率のよい回路構造を介して、漏れ電流に相当する電流が各メモリセルに発生するので、非選択メモリセルに流れ込む漏れ電流の大きさは重要ではない。
【００８９】
したがって、漏れ電流に基づく時間的遅延によって、下流側に接続された電流査定回路での検出が不十分であったり、または、不正確であったりすることなく、メモリセルのメモリノードに格納された論理状態を、読み取ったり、書き込んだり、上書きしたりすることができる。
【００９０】
したがって、本発明では、漏れ電流は抑制されるのではなく、むしろ、漏れ電流に相当する補償電流が発生する。この補償電流は、（様々な他の実施形態でも）半導体メモリセルに流れ込み、２つのメモリノード（つまり、メモリセルの両側に）一定の付加的な電流を発生させる。これにより、選択されたメモリセルに流れ込む電流ｉcの絶対値は、その正確な量にて、上記査定にために利用可能となる。したがって、メモリ状態を１つのビット線または相補的な２つのビット線を介して査定する際に検出される電流は、非選択メモリセルの漏れ電流によって悪化したり、遅延されたりしない。この漏れ電流は、補償され、したがって、様々な他の査定方法を用いる場合、あるいは、様々な形態に形成された他の回路構造において、データ線への付加的な知ることができる信号として適用され、あるいは、シングルエンド形の査定またはシングルエンド形回路構造においては一定の変数として検出される。
【図面の簡単な説明】
【００９１】
【図１】従来技術によって知られている６Ｔ‐ＳＲＡＭメモリセルを示す図である。
【図２】ＳＲＡＭメモリセルに論理状態を書き込む、および、上記ＳＲＡＭメモリセルから論理状態を読み取る動作における、図１の公知のメモリセルの、１つのワード線と２つの相補的なビット線との信号経過曲線を示す図である。
【図３】従来技術によって知られている、メモリセルアレイにおける複数のメモリセルの配列を示す図である。
【図４】漏れ電流が生じた場合にメモリ状態をメモリセルから読み取る際の時間遅延を示す図である。
【図５】本発明の半導体メモリセルの第１実施例を示す図である。
【図６】本発明の半導体メモリセルの第２実施例を示す図である。
【図７】本発明の半導体メモリセルの第３実施例を示す図である。
【図１】
2006507617.tif 000003
【図２】
2006507617.tif 000004
【図３】
2006507617.tif 000005
【図４】
2006507617.tif 000006
【図５】
2006507617.tif 000007
【図６】
2006507617.tif 000008
【図７】
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【手続補正書】
【提出日】平成16年9月29日(2004.9.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つのメモリノード（Ｋ１、Ｋ２）と、
第１メモリノード（Ｋ１）、第１データ線（ＢＬ）、および、第１ワード線（ＷＬ１）に電気的に接続された、少なくとも１つの第１伝導型の選択用トランジスタ（Ｍ５）とを備えた、少なくとも１つのデータ線と電気的に接続された半導体メモリセル、特にＳＲＡＭメモリセルであって、
特に前記半導体メモリセルが非選択状態にある場合に、前記半導体メモリセルのメモリ状態の影響を受けない全ての漏れ電流を、前記半導体メモリセルに接続されたビット線（ＢＬ、ＢＬＱ）のうちの少なくとも１つから前記半導体メモリセルに流し込むための手段（Ｍ７、Ｍ８）を、前記半導体メモリセルが備えていることを特徴とする半導体メモリセル。
【請求項２】
前記漏れ電流、特に半導体メモリセルが非選択状態である場合の漏れ電流を補償する手段（Ｍ７、Ｍ８）が、少なくとも１つのメモリノード（Ｋ１、Ｋ２）に電気的に接続されていることを特徴とする請求項１に記載の半導体メモリセル。
【請求項３】
前記漏れ電流、特に半導体メモリセルが非選択状態である場合の漏れ電流を補償する手段（Ｍ７、Ｍ８）が、第１データ線（ＢＬ）と接地電位とに接続されていることを特徴とする請求項１または２に記載の半導体メモリセル。
【請求項４】
前記漏れ電流を補償する手段（Ｍ７、Ｍ８）が、第１伝導型の第１トランジスタ（Ｍ７）を含み、前記第１トランジスタ（Ｍ７）のソース端子が第１データ線（ＢＬ）に電気的に接続され、前記第１トランジスタのゲート端子が接地電位に電気的に接続されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体メモリセル。
【請求項５】
前記第１トランジスタ（Ｍ７）のドレイン端子が、第２メモリノード（Ｋ２）に電気的に接続されていることを特徴とする請求項４に記載の半導体メモリセル。
【請求項６】
第１伝導型の前記第２選択用トランジスタ（Ｍ６）を備え、
前記第２選択用トランジスタのドレイン端子が、第２メモリノード（Ｋ２）に電気的に接続され、前記第２選択用トランジスタのソース端子が第２データ線（ＢＬＱ）に電気的に接続されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体メモリセル。
【請求項７】
前記第２選択用トランジスタ（Ｍ６）のゲート端子が、第１ワード線（ＷＬ１）または第２ワード線（ＷＬ２）に電気的に接続されていることを特徴とする請求項６に記載の半導体メモリセル。
【請求項８】
前記漏れ電流を補償する手段（Ｍ７、Ｍ８）が、請求項５に記載の第１トランジスタ（Ｍ７）と、第１伝導型の第２トランジスタ（Ｍ８）とを含み、
前記第２トランジスタ（Ｍ８）のドレイン端子が第１メモリノード（Ｋ１）に電気的に接続されており、前記第２トランジスタのソース端子が第２データ線（ＢＬＱ）に電気的に接続されており、前記第２トランジスタのゲート端子が接地電位に電気的に接続されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体メモリセル。
【請求項９】
第１インバータおよび第２インバータを備え、
前記第１インバータおよび前記第２インバータのそれぞれが、第１伝導型のトランジスタ（Ｍ１；Ｍ２）と、第２伝導型のトランジスタ（Ｍ３；Ｍ４）とを有し、
前記第１インバータの２つのトランジスタ（Ｍ１、Ｍ３）が第１メモリノード（Ｋ１）に電気的に接続され、第２インバータの２つの各トランジスタ（Ｍ２、Ｍ４）が第２メモリノード（Ｋ２）に電気的に接続され、前記２つの各インバータが、第１メモリノード（Ｋ１）と第２メモリノード（Ｋ２）との間で交差接続されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体メモリセル。
【国際調査報告】
2006507617.tif 000010
2006507617.tif 000011
2006507617.tif 000012
2006507617.tif 000013
2006507617.tif 000014
2006507617.tif 000015