(57)【要約】デジタル信号変調器は、デジタル入力信号（５０７）を変調することにより、対向電流増幅器または別の対向電流変換器などの負荷（３２４）を駆動する。入力信号の奇数および偶数のサンプル（Ｓ３）は、２つのそれぞれのチャンネル（信号パスＰＷＭｎおよびＰＷＭｐ）を沿って伝播することにより、負荷の形態に適切な出力信号を生成し、そのチャネルはパルス幅変調などのさらなるデジタル処理性能を有する。さらに、バイアス信号（Ｖｂ）はデジタル入力信号に変調され得る。デジタル信号処理を用いて入力信号を変調することにより、種々の処理技術が入力信号に適用される。
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【特許請求の範囲】
【請求項１】
デジタル入力信号に由来する第１の変調された出力信号を生成する第１のデジタル信号変調器と、
該第１のデジタル信号変調器に結合された第１のデューティサイクル回路であって、該第１のデューティサイクル回路は第１および第２の入力信号を受信し、該第１および該第２の入力信号はそれぞれ該第１の変調された出力信号のサンプルのサブセットであり、該第１のデューティサイクル回路が該第１および該第２の入力信号に応答し、それぞれ第１の出力信号および第２の出力信号を生成する、第１のデューティサイクル回路とを備えた装置であって、
該第１のデジタル信号変調器および該第１のデューティサイクル回路の動作の間において、該第１の出力信号のデューティサイクルが該デジタル入力信号の変化に対して順行の関係を有し、該第２の出力信号のデューティサイクルが該デジタル入力信号の変化に対して逆行の関係を有し、該第１および該第２の出力信号が対向電流変換段を駆動するに適している、装置。
【請求項２】
バイアス信号が非ゼロの場合において、前記デジタル入力信号のサンプルのうちの約半分に正のバイアスをかけ、該デジタル入力信号のサンプルの残りに負のバイアスをかける、バイアス回路をさらに備えている、請求項１に記載の装置。
【請求項３】
前記デジタル入力信号が周波数ｆｓでサンプリングされ、
（ｉ）前記バイアス信号Ｖｂとｆｓ／２の周波数を有する波形とを受信する入力部と、（ｉｉ）Ｖｂと該波形とを乗じることによりＶｂと−Ｖｂとを交互に生成する回路とを有する乗算器をさらに備えており、
前記第１の変調された出力信号が該デジタル入力信号とバイアス信号Ｖｂとに由来している、請求項２に記載の装置。
【請求項４】
前記デジタル入力信号とバイアス信号Ｖｂとが別々に前記第１のデジタル信号変調器に受信される、請求項３に記載の装置。
【請求項５】
前記第１の入力信号と前記第２の入力信号とが等しく、かつ前記バイアス信号がゼロである場合において、前記デューティサイクル回路の前記第１の出力信号と前記第２の出力信号とがほとんど同じデューティサイクルを有する、請求項２に記載の装置。
【請求項６】
前記回路の出力部に結合された遅延要素であって、前記第１の出力信号を前記第２の出力信号に対して遅延させる、遅延要素をさらに備えている、請求項１に記載の装置。
【請求項７】
前記デジタル入力信号に由来する第２の変調された出力信号を生成する第２のデジタル信号変調器と、
該第２のデジタル信号変調器に結合された第２のデューティサイクル回路であって、該第２のデューティサイクル回路は第３および第４の入力信号を受信し、該第３および該第４の入力信号はそれぞれ該第２の変調された出力信号のサンプルのサブセットであり、該第２のデューティサイクル回路が該第３および該第４の入力信号に応答し、それぞれ第３の出力信号および第４の出力信号を生成する、第２のデューティサイクル回路とをさらに備えており、
該第２のデジタル信号変調器および該第２のデューティサイクル回路の動作の間において、該第３の出力信号のデューティサイクルが該デジタル入力信号の変化に対して順行の関係を有し、該第４の出力信号のデューティサイクルが該デジタル入力信号の変化に対して逆行の関係を有し、該第３および該第４の出力信号が対向電流変換段を駆動するに適しており、
第１の電圧源と負荷との間に結合された第１のスイッチであって、前記第１の出力信号を受信する制御端子を備えている第１のスイッチと、第２の電圧源と該負荷との間に結合された第２のスイッチであって、前記第２の出力信号を受信する制御端子を備えている第２のスイッチとを備えた第１の増幅器と、
該第１の電圧源と該負荷との間に結合された第１のスイッチであって、該第３の出力信号を受信する制御端子を備えている第１のスイッチと、該第２の電圧源と該負荷との間に結合された第２のスイッチであって、該第４の出力信号を受信する制御端子を備えている第２のスイッチとを備えた第２の増幅器とをさらに備えている、請求項５に記載の装置。
【請求項８】
前記第１の出力信号が第１のスイッチを制御するように動作可能であり、
前記第２の出力信号が第２のスイッチを制御するように動作可能であり、
前記デジタル入力信号の大きさが非ゼロである場合において、該第１のスイッチのデューティサイクルが該第２のスイッチのデューティサイクルに対して逆行の関係を有している、請求項１に記載の装置。
【請求項９】
前記デジタル入力信号の変化が該デジタル入力信号の大きさの変化を含んでいる、請求項８に記載の装置。
【請求項１０】
前記第１のデューティサイクル回路に結合されたアナログ出力段であって、（ｉ）前記第１および第２の出力信号を各々が受信する入力部と、（ｉｉ）該第１のおよび該第２の出力信号を単一のアナログ出力信号に変換する回路とを備えているアナログ出力段をさらに備えている、請求項１に記載の装置。
【請求項１１】
前記アナログ出力段が対向電流変換回路を備えており、該対向電流変換回路が、
前記第１の出力信号を受信する正電流制御スイッチと、
前記第２の出力信号を受信する負電流制御スイッチと、
負荷に電流を供給するために該正電流制御スイッチと該負電流制御スイッチとの間に結合された出力端子とを備えている、請求項１０に記載の装置。
【請求項１２】
前記第１のデジタル信号変調器がデルタシグマ変調器を備えていることにより、前記第１のデジタル入力信号を受信して処理し、
前記第１のデューティサイクル回路が、（ｉ）前記第１の変調された出力信号のサンプルを１つおきに処理する第１のデューティサイクル複調器と、（ｉｉ）該第１のデューティサイクル復調器によって処理されていない該第１の変調された出力信号のサンプルを処理する第２のデューティサイクル復調器とをさらに備えている、請求項１に記載の装置。
【請求項１３】
前記第１および前記第２のデューティサイクル復調器のそれぞれが第１および第２のパルス幅変調器を備えている、請求項１２に記載の装置。
【請求項１４】
前記第１および前記第２のデューティサイクル復調器に、インターリーブされたクロック信号を供給するクロックをさらに備えている、請求項１２に記載の装置。
【請求項１５】
前記第１のデジタル信号変調器が、可聴周波数ノイズを低減するノイズシェーピング性能を有している、請求項１に記載の装置。
【請求項１６】
前記デジタル入力信号が音声信号である、請求項１に記載の装置。
【請求項１７】
前記第１のデジタル信号変調器のＭ個のセットであって、各々が、前記第１のデジタル入力信号を受信する入力部と、変調された出力信号を供給する出力部とを備えている、第１のデジタル信号変調器のＭ個のセットと、
関連する該Ｍ個の第１のデジタル信号変調器のセットに結合された前記第１のデューティサイクル変調器のＭ個のセットであって、各々が、該関連するＭ個の第１の回路の該出力信号を受信する入力部と、複数の出力信号を供給する出力部とを備えている、第１のデューティサイクル変調器のＭ個のセットとをさらに備えており、
Ｍが１よりも大きな正の整数である、請求項１に記載の装置。
【請求項１８】
共通の入力信号およびバイアス信号に由来するデジタル入力信号を受信する入力部と、第１の変調された信号を供給する出力部とを備えた第１の変調器であって、該第１の変調された信号が信号の第１および第２のグループから成っている、第１の変調器と、
該第１の変調器に結合された第１のデューティサイクル変調器であって、該信号の第１のグループを受信し、該信号の第１のグループに対応している出力信号を生成する、第１のデューティサイクル変調器と、
該第１の変調器に結合された第２のデューティサイクル変調器であって、該信号の第２のグループを受信し、該第２のグループの信号に対応している出力信号を生成する、第２のデューティサイクル変調器と
を備えている、デジタルアナログ変換システム。
【請求項１９】
前記デューティサイクル変調器に結合されたアナログ出力段であって、前記第１のデューティサイクル変調器から前記出力信号を受信する第１の入力部と、前記第２のデューティサイクル変調器から該出力信号を受信する第２の入力部と、負荷に電流を供給する駆動信号へと該受信された出力信号を変換する回路とを備えている、アナログ出力段をさらに備えている、請求項１８に記載のデジタルアナログ変換システム。
【請求項２０】
前記アナログ出力段が対向電流電力変換回路である、請求項１９に記載のデジタルアナログ変換システム。
【請求項２１】
前記デジタル入力信号の前記第１のグループが前記共通の入力信号と前記バイアス信号の正のバージョンとに由来し、該デジタル入力信号の前記第２のグループが該共通の入力信号と該バイアス信号の正のバージョンとに由来している、請求項１８に記載のデジタルアナログ変換システム。
【請求項２２】
前記デジタル入力信号の前記第１のグループが、偶数番付されたデジタル入力信号から成っており、該デジタル入力信号の前記第２のグループが、奇数番付されたデジタル入力信号から成っている、請求項２１に記載のデジタルアナログ変換システム。
【請求項２３】
前記第１の変調器がデルタシグマ変調器を備えており、
前記第１のデューティサイクル変調器がパルス幅変調器を備えており、
前記第２のデューティサイクル変調器が別のパルス幅変調器を備えている、請求項１８に記載のデジタルアナログ変換システム。
【請求項２４】
前記第１の変調器に結合されたＭ個の追加デューティサイクル変調器をさらに備え、
該Ｍ個の追加デューティサイクル変調器のＹ番目のデューティサイクル変調器がＭ個の信号の該Ｙ番目のグループを受信し、該Ｍ個の信号の該Ｙ番目のグループに対応している出力信号を生成し、
Ｍが２よりも大きい整数であり、Ｙが３〜Ｍの整数である、請求項１８に記載のデジタルアナログ変換システム。
【請求項２５】
共通の入力信号と第１のバイアス信号とから第１のデジタル入力信号を生成し、該共通の入力信号と第２のバイアス信号とから第２のデジタル入力信号を生成する手段と、
（ｉ）該第１の入力信号を変調させることにより、Ｎ個の変調された第１の出力信号を生成し、Ｎが正の整数であり、（ｉｉ）該第２の入力信号を変調することにより、Ｎ個の変調された第２の出力信号を生成する手段であって、該第１および該第２のデジタル入力信号を生成する該手段に結合されている、手段と、
（ｉ）第１の回路に該第１の出力信号を供給し、（ｉｉ）第２の回路に該第２の出力信号を供給する手段と、
該（Ｎ＋Ｍ）個の変調された出力信号を駆動信号に変換する手段と
を備えた装置。
【請求項２６】
前記変換する手段が対向電流変換器を備えている、請求項２５に記載の装置。
【請求項２７】
前記第１および前記第２のバイアス信号が算術補数である、請求項２５に記載の装置。
【請求項２８】
共通の入力信号に由来した複数の出力駆動信号を供給する方法であって、
共通のデジタル入力信号と第１のデジタルバイアス信号とを受信することと、
第１の変調器を用いることにより、該共通のデジタル入力信号と該第１のデジタルバイアス信号とを第１の出力信号に変換することと、
該共通のデジタル入力信号と第２のデジタルバイアス信号とを受信することと、
該第１の変調器を用いることにより、該共通のデジタル入力信号と該第２のデジタルバイアス信号とを第２の出力信号に変換することと、
該第１および該第２の出力信号から、駆動信号を駆動することができる回路に該第１および該第２の出力信号を供給することと
を包含する、方法。
【請求項２９】
前記共通のデジタル入力信号と前記第１のデジタルバイアス信号とを変換することが、デルタシグマ変調器を用いて該第１のデジタル入力信号を変調することにより、第１のデルタシグマ出力信号を生成することを包含し、
該共通のデジタル入力信号と該第２のデジタルバイアス信号とを変換することが、該デルタシグマ変調器を用いて該第２のデジタル入力信号を変調することにより、第２のデルタシグマ出力信号を生成することを包含し、
駆動信号を駆動することができる回路に前記第１および前記第２の出力信号を供給することが、
第１のデューティサイクル変調器に該第１の出力信号を供給し、対向電流変換器に該第１のデューティサイクル変調器の出力信号を供給することと、
第２のデューティサイクル変調器に該第２の出力信号を供給し、該対向電流変換器に該第２のデューティサイクル変調器の出力信号を供給することとを包含する、請求項２８に記載の方法。
【請求項３０】
前記第１および前記第２の出力信号を用いることにより、対向電流変換器に出力信号として該駆動信号を供給させることをさらに包含する、請求項２８に記載の方法。
【請求項３１】
前記共通のデジタル入力信号が周波数ｆｓでサンプリングされ、
デジタルバイアス信号に、論理＋１と−１との間においてｆｓ／２の周波数で振動している信号を掛けることと、
該デジタルバイアス信号に論理＋１を掛けたものから前記第１のデジタルバイアス信号を生成することと、
該デジタルバイアス信号に論理−１を掛けたものから前記第２のデジタルバイアス信号を生成することとをさらに包含する、請求項２８に記載の方法。
【請求項３２】
前記第１および前記第２の出力信号のノイズ周波数をシェーピングすることをさらに包含する、請求項２８に記載の方法。
【請求項３３】
ノイズ周波数をシェーピングすることが、ノイズ周波数を可聴周波数の外側に位置させることを包含する、請求項３２に記載の方法。
【請求項３４】
前記共通のデジタル入力信号に前記第１のデジタルを加えたものが、該共通のデジタル入力信号に前記第２のデジタルバイアス信号を加えたものと等しい場合において、前記第１および前記第２の出力信号がほとんど同位相である、請求項２８に記載の方法。
【請求項３５】
前記第１および前記第２のデジタルバイアス信号が算術補数である、請求項２８に記載の方法。
【請求項３６】
前記第２の出力信号を反転することをさらに包含する、請求項２８に記載の方法。
【請求項３７】
前記第１の出力信号が前記共通の入力信号の偶数のサンプルに由来し、前記第２の出力信号が該共通の入力信号の奇数のサンプルに由来する、請求項２８に記載の方法。
【請求項３８】
Ｎ個の変調器を用いて前記共通のデジタル入力信号と前記第１のデジタルバイアス信号とをＮ個の追加出力信号に変換することであって、Ｎが正の整数である、ことと、
Ｍ個の変調器を用いて該共通のデジタル入力信号と第２のデジタルバイアス信号をＭ個の追加出力信号に変換することであって、Ｍが正の整数である、ことと、
該第１および該第２の出力信号と（Ｎ＋Ｍ）個の追加出力信号とを駆動信号に変換することとをさらに包含する、請求項２８に記載の方法。
【請求項３９】
前記回路がハーフブリッジ対向電流変換器を備えている、請求項２８に記載の方法。
【請求項４０】
第１のデジタル信号変調器を用いて、デジタル入力信号に由来した第１の出力信号を生成することと、
対向電流変換段における回路を駆動するに適した信号へと該第１の出力信号を処理する回路に、該第１の出力信号の第１のグループを供給することと、
該対向電流変換段における回路を駆動するに適した信号へと該第１の出力信号を処理する回路に、該第１の出力信号の第２のグループを供給することとを包含する、共通のデジタル入力信号に由来した複数の出力信号を供給する方法であって、
該第１の出力信号が該デジタル入力信号の変化に対して順行の関係を有しており、該第２の出力信号が該デジタル入力信号の変化に対して逆行の関係を有している、方法。
【請求項４１】
前記第１の出力信号を生成することが、デルタシグマ変調器を用いて前記デジタル入力信号を変調することを包含し、
前記第１の出力信号の前記第１のグループを供給することが、第１のデューティサイクル変調器回路に偶数の該第１の出力信号を供給することを包含し、
該第１の出力信号の該第１のグループを供給することが、第２のデューティサイクル変調器回路に奇数の該第１の出力信号を供給することを包含する、請求項４０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の引用）
本出願は、発明者Ｊｏｈｎ  Ｌ．Ｍｅｌａｎｓｏｎによるタイトルが「Ｄｅｌｔａ  Ｓｉｇｍａ  Ｍｏｄｕｌａｔｉｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  Ｕｔｉｌｉｚｉｎｇ  Ｍｕｌｔｉｐｌｅ  Ｎｏｉｓｅ  Ａｔｔｅｎｕａｔｉｏｎ  Ｂａｎｄｓ  ａｎｄ  Ｄａｔａ  Ｃｏｎｖｅｒｔｅｒｓ  Ｕｓｉｎｇ  ｔｈｅ  Ｓａｍｅ」の米国特許出願番号第１０／１９１，０２６号（２００２年７月８日出願）の一部係属出願であり、これは本明細書中に参考として援用され、「Ｍｅｌａｎｓｏｎ  Ｉ」と称する。
【０００２】
（発明の背景）
（発明の分野）
本発明は、概して、信号処理の分野に関し、より詳しくは、デジタル信号変調器を用いて入力信号を変調し、そのデジタル信号変調器の出力信号を複数の出力信号に分割するシステムおよび方法に関する。
【背景技術】
【０００３】
（関連技術の説明）
アナログおよびデジタル変調器を用いてアナログおよびデジタル入力信号を駆動信号に変換する。例えば、周知のパルス幅変調法を用いて、変調器は入力信号を離散的なパルスに変換する。そのパルスは駆動信号として用いられる。駆動信号は、負荷への出力電流を駆動するために用いられる。音響用途において、音声信号はオーディオスピーカーなどの負荷を駆動するために変調され得る。
【０００４】
電力変換器は直流電流（ＤＣ）を交流電流（ＡＣ）に変換するために用いられ得て、ＡＣ電源、または、バッテリー充電器／放電器、モーターコントローラなどとして用いられる。電力変換器は、娯楽（音の増幅）および工業的用途用の増幅器として用いられ得る。従来のパルス幅変調（ＰＷＭ）変換器の多くは、反対の極性のＤＣ電源に交互に負荷を接続するためのスイッチの対を用いる。変調器は交互にスイッチを開閉し、それにより、その後、負荷に送信される前に、ローパスフィルタによりフィルタリングされる、幅が変調された出力信号が生成される。一時的な「ｓｈｏｏｔ−ｔｈｒｏｕｇｈ」電流が引き出されるのを防ぐために、確かにスイッチが同時に「オン」にならないように注意する必要がある。上記のｓｈｏｏｔ−ｔｈｒｏｕｇｈ電流を制限するか、または防ぐ様々な方法が用いられてきた。例えば、電流制限インダクタが用いられ得るか、または「アンダーラップ」回路が用いられ得、それによりスイッチが導通している時間の間の短い制御された時間間隔が生成される。スイッチの開口により、従来の変調器により生成される出力波形の、通常望ましくない「リップル」周波数が生成される。
【０００５】
対向電流変換器（ＯＣＣ：Ｏｐｐｏｓｅｄ  Ｃｕｒｒｅｎｔ  Ｃｏｎｖｅｒｔｅｒ）は、リップル周波数生成の問題に対処する。発明者Ｇｅｒａｌｄ  Ｒ．Ｓｔａｎｌｅｙによるタイトルが「Ｏｐｐｏｓｅｄ  Ｃｕｒｒｅｎｔ  Ｐｏｗｅｒ  Ｃｏｎｖｅｒｔｅｒ」の米国特許番号第５，６５７，２１９号（本明細書では「Ｓｔａｎｌｅｙ  Ｐａｔｅｎｔ」と称する）には、ＯＣＣの一例が開示されている。ＳｔａｎｌｅｙおよびＢａｒａｄｓｈａｗ著の「Ｐｒｅｃｉｓｉｏｎ  ＤＣ−ｔｏ−ＡＣ  Ｐｏｗｅｒ  Ｃｏｎｖｅｒｓｉｏｎ  ｂｙ  Ｏｐｔｉｍｉｚａｔｉｏｎ  ｏｆ  ｔｈｅ  Ｏｕｔｐｕｔ  Ｃｕｒｒｅｎｔ  Ｗａｖｅｆｏｒｍ−Ｔｈｅ  Ｈａｌｆ  Ｂｒｉｄｇｅ  Ｒｅｖｉｓｅｄ」、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｐｏｗｅｒ  Ｅｌｅｃｔｒｏｎｉｃｓ、第１４巻２号（１９９９年３月）には、ＯＣＣへのさらなる議論が記載されている。ＯＣＣには、ｃｌａｓｓ−Ｉ増幅器と称される増幅器と、対向電流増幅器と、平衡電流増幅器と、対向電流インターリーブ増幅器とが含まれ、ＯＣＣは、当該の周波数帯域において効率および信号雑音比が高いために、音響用途において特に有用である。
【０００６】
図１を参照すると、Ｓｔａｎｌｅｙ  Ｐａｔｅｎｔには、場合により対向電流増幅段と称される電力変換回路１００が開示されている。電力変換回路１００は２つの入力駆動信号Ｓｐ’およびＳｎ’を受信する。信号Ｓｐ’およびＳｎ’は、パルス幅が入力信号の変調により決定される方形波である。
【０００７】
電力変換回路１００には連続電流モードにおいて４つの動作状態がある。信号Ｓｐ’およびＳｎ’は、それぞれがスイッチ１０２および１０４の導通度を制御することにより動作状態を決定する。スイッチ１０２および１０４は、メイン出力インダクタの電流ＩｐおよびＩｎの約Ｖ／Ｌの割合での増加を引き起こす、Ｓｐ’およびＳｎ’がともにＨＩＧＨの場合に導通する（ここで、Ｌ＝Ｌｐ＝Ｌｎであり、Ｖは各供給電圧の大きさ（Ｖｓｕｐｐｌｙ）である）。Ｓｐ’およびＳｎ’がともにＨＩＧＨの場合、インダクタの磁化ＬｐおよびＬｎが増大する。Ｓｐ’およびＳｎ’がともにＬＯＷの場合、スイッチ１０２および１０４は不導通になり、インダクタ電圧が反転され、ダイオード１０８および１１０が導通し、インダクタ電流の大きさが同一の割合で減少する。Ｓｐ’およびＳｎ’がともにＬＯＷの場合、インダクタの磁化ＬｐおよびＬｎは減少する。Ｓｐ’がＬＯＷでＳｎ’がＨＩＧＨの場合、スイッチ１０４とダイオード１１０は導通し、それにより、出力ノード１０６への負の出力電流（Ｉｏｕｔ）が生じる。Ｓｐ’がＨＩＧＨでＳｎ’がＬＯＷの場合、スイッチ１０２とダイオード１０８は導通し、ノード１０６からの正の出力電流（Ｉｏｕｔ）が生じる。
【０００８】
表１は、電力変換回路１００の４つの連続電流モードの動作状態を信号Ｓｐ’とＳｎ’に関してまとめたものである。表１では、信号Ｓｐ’およびＳｎ’の状態を示すために「ＨＩＧＨ」および「ＬＯＷ」を用いる。図１の実施形態において、ＨＩＧＨ信号によりスイッチ１０２および１０４は導通し、ＬＯＷ信号により、スイッチ１０２および１０４は開く。
【０００９】
【表１】
2006512004.tif 000003
図２を参照すると、Ｓｔａｎｌｅｙ  Ｐａｔｅｎｔには、電力変換回路１００を駆動する信号Ｓｐ’およびＳｎ’を生成するために用いられるアナログ変調器２００が記載されている。アナログ変調器２００は、誤差（エラー)増幅器２０２を用いることにより、電力変換回路１００の出力ノード１０６の所望のレベルを示す入力信号２０６から誤差信号２０４を生成し、出力ノード１０６から受信されるフィードバック信号２０８を生成する。インバータ２１８は、誤差信号２０４を反転することにより、反転誤差信号２１６を生成する。比較器２１０および２１４は、それぞれ三角波２１２と誤差信号２０４および反転誤差信号２１６とを比較することにより、それぞれ信号Ｓｐ’およびＳｎ’を生成する。三角波２１２の大きさが誤差信号２０４を越える場合には信号Ｓｐ’がＨＩＧＨであり、誤差信号２０４の大きさが三角波２１２を越える場合には信号Ｓｐ’がＬＯＷである。同様に、三角波２１２の大きさが反転誤差信号２１６を越える場合には信号Ｓｎ’がＨＩＧＨであり、反転誤差信号２１４の大きさが三角波２１２を越える場合には信号Ｓｎ’がＬＯＷである。
【００１０】
例えば、スイッチ１０２および１０４を切り替える間に、三角波２１２もバイアスがかけられることにより、クロスオーバーひずみに対処する。三角波生成器２２０は、方形波入力信号２２２から三角波２１２を生成する。三角波２１２の直流（ＤＣ）レベルは、三角波２１２からバイアス信号２２４を増減することにより調節される。通常、入力信号がゼロのときに、両スイッチが時間の５０％よりもわずかに多くオンし、アイドル電流がインダクタＬｎおよびＬｐに存在し、そのアイドル電流により、消磁の局面においてダイオード１０８および１１０のクランプを保つように、バイアスが調節される。
【００１１】
図３を参照すると、発明者Ｎｉｅｌｓ  ＡｎｄｒｅｓｋｏｕｖおよびＬａｒｓ  Ｒｉｓｂｏによるタイトルが「Ｍｅｔｈｏｄ  ｏｆ  Ａｔｔｅｎｕａｔｉｎｇ  Ｚｅｒｏ  Ｃｒｏｓｓｉｎｇ  Ｄｉｓｔｏｒｔｉｏｎ  ａｎｄ  Ｎｏｉｓｅ  ｉｎ  ａｎ  Ａｍｐｌｉｆｉｅｒ，  ａｎ  Ａｍｐｌｉｆｉｅｒ  ａｎｄ  Ｕｓｅｓ  ｏｆ  ｔｈｅ  Ｍｅｔｈｏｄ  ａｎｄ  ｔｈｅ  Ａｍｐｌｉｆｉｅｒ」の米国特許番号第６，３７３，３３６号（本明細書では「Ａｎｄｒｅｓｋｏｕｖ−Ｒｉｓｂｏ  Ｐａｔｅｎｔ」と称する）には、負荷３０２に接続されたハーフブリッジ増幅器ＡおよびＢをそれぞれ駆動するデュアルパルス幅変調器ＰＷＭ  ＡおよびＰＷＭ  Ｂを用いた増幅器３００の一例が記載されている。信号源３０４は、反転ブロック３０６および非反転ブロック３０８に入力信号を供給する。ＰＷＭ  Ａは、ハーフブリッジＡのスイッチを駆動する１つの出力信号を供給し、ＰＷＭ  Ｂは、ハーフブリッジＢのスイッチを駆動する１つの出力信号を供給する。Ａｎｄｅｒｓｋｏｕｖ−Ｒｉｓｂｏ  Ｐａｔｅｎｔでは、ハーフブリッジＡおよびＢのスイッチの同時の切り替えを防ぐために、ＰＷＢ  ＢとハーフブリッジＢとの間の信号パスに遅延要素ΔＴを導入し、それにより、クロスオーバーひずみを和らげている。Ａｎｄｅｒｓｋｏｕｖ−Ｒｉｓｂｏ  Ｐａｔｅｎｔでは、電力変換回路１００などのハーフブリッジ増幅器においてスイッチを別々に駆動するに適切な信号の提供について教示していない。それとは対称的に、Ｓｔａｎｌｅｙ  ｐａｔｅｎｔでは、ハーフブリッジにおいて用いる切り替え方法について教示している。完全なブリッジ回路を生成するために、Ｓｔａｎｌｅｙ回路の２つのコピーを用いることができる。
【００１２】
例えば、Ａｎｄｅｒｓｋｏｕｖ−Ｒｉｓｂｏ  Ｐａｔｅｎｔおよび別の引例では、電力変換回路１００などの負荷に適切な入力信号を供給するデジタル信号処理技術の適用について対処していない。
【発明の開示】
【課題を解決するための手段】
【００１３】
（発明の要旨）
本発明の実施形態において、デジタル信号変調器を用いてデジタル入力信号を変調することにより、対向電流変換器（ＯＣＣ）などの負荷を駆動する複数の信号を供給する。
【００１４】
本発明の一実施形態において、装置には第１のデジタル信号変調器が含まれ、第１のデジタル信号変調器は、デジタル入力信号に由来した第１の変調された出力信号を生成する。第１のデューティサイクル回路は第１のデジタル信号変調器に結合され、第１および第２の入力信号を受信し、第１および第２の入力信号は、それぞれ第１の変調された出力信号のサンプルのサブセットである。第１のデューティサイクル回路は第１および第２の入力信号に応答して、それぞれ第１および第２の出力信号を生成する。一実施形態において、第１のデジタル信号変調器にはデルタシグマ変調器が含まれ、第１のデューティサイクル回路には２つのパルス幅変調器が含まれる。第１のデジタル信号変調器および第１のデューティサイクル回路の動作の間に、第１の出力信号のデューティサイクルはデジタル入力信号の変化に順行の（ｄｉｒｅｃｔ)関係があり、第２の出力信号のデューティサイクルはデジタル入力信号の変化と逆行の（ｉｎｖｅｒｓｅ)関係がある。第２の回路の第１および第２の出力信号は対向電流変換器段の駆動に適している。
【００１５】
本発明の別の実施形態において、共通入力信号から得た複数の出力駆動信号を供給する方法は、共通デジタル入力信号および第１のデジタルバイアス信号を受信することを含む。共通入力信号はデジタル音声信号であり、第１のデジタルバイアス信号は、バイアス信号の偶数番目のサンプルに由来する。その方法は、第１の変調器を用いて共通デジタル入力信号および第１のデジタルバイアス信号を第１の出力信号に変換することをさらに含む。その方法は、共通デジタル入力信号および第２のデジタルバイアス信号を受信することと、第１の変調器を用いて共通デジタル入力信号および第２のデジタルバイアス信号を第２の出力信号に変換することも含む。第２のデジタルバイアス信号は、バイアス信号の奇数番目のサンプルに由来する。その方法は、第１および第２の出力信号を回路に供給することをさらに含み、第１および第２の出力信号から駆動信号を得ることができる。一実施形態において、第１および第２の出力信号を用いることにより駆動信号が得られ、それにより、対向電流変換器の駆動信号を生成する。
【００１６】
添付の図面を参照することにより、本発明はより良く理解され得て、本発明の種々の課題、特徴、および利点は当業者に明らかになり得る。複数の図において用いた同一の参照番号は、同様または類似の要素を指す。
【発明を実施するための最良の形態】
【００１７】
（詳細な説明）
信号は、通常、デジタル信号処理技術および混合信号（アナログおよびデジタル）技術の使用を介して処理され得る。例えば、音声信号が、大抵、デジタル化され、処理され、アナログ信号に変換されることにより、ラウドスピーカーを介して音が生成される。ＯＣＣなどの、複数の駆動信号入力を用いる増幅器は、音響用途において特に有用である。それは、ゼロまたはほぼゼロのレベルの音声入力信号（静寂または低音量の音声入力を示す）を受信するときにノイズ出力が小さいためである。
【００１８】
本明細書に開示される信号処理システムには、音声デジタル信号変調器が含まれ、その音声デジタル変調器は、音声デジタル信号などのデジタル入力信号を受信し、複数の変調された出力信号を供給することができる。いくつかの実施形態においては、出力信号がＯＣＣなどの負荷を駆動するために用いられ、負荷がデジタル入力信号のアナログ表示を供給するときに、その信号処理システムはデジタルアナログ変換器システムとして特徴付けられる。その上、デジタル信号処理により、１つまたは複数の減衰帯域のノイズシェーピングおよびノイズの生成などのデジタル信号処理技術を実行する機会が得られる。
【００１９】
図４は、バイアスがかけられ得る入力信号を変調することができ、複数の出力信号を生成することができるデジタル信号処理システムの一実施形態を示す。出力信号は、対向電流変換器「ＯＣＣ」の駆動に有用である。図４は、信号生成器４０２を有するデジタル信号処理システム４００を示し、信号生成器４０２は、例えば、音波に応答して電気信号を生成することができるマイクロフォンと、そのマイクロフォンの出力信号をデジタル信号に変換するアナログデジタルサンプリング技術である。デジタル信号処理システム４００は、通常、レジスタ、ローパスフィルタ、線形補間回路などの周知の信号前処理要素４０４も含む。発明者Ｊｏｈｎ  Ｌ．Ｍｅｌａｎｓｏｎによるタイトルが「Ｄｅｌｔａ  Ｓｉｇｍａ  ＰＷＭ  ＤＡＣ  ｔｏ  Ｒｅｄｕｃｅ  Ｓｗｉｔｃｈｉｎｇ」の米国特許番号第５，８１５，１０２号（本明細書では「Ｍｅｌａｎｓｏｎ  ＩＩ」と称する）には、本明細書において図４を参照している前処理要素のような例がＭｅｌａｎｓｏｎ  ＩＩに記載されている。Ｍｅｌａｎｓｏｎ  ＩＩは、本明細書においてそのすべてが援用される。前処理要素４０４は入力信号Ｎを生成する。デジタル信号処理システム４００はバイアス処理システム４０６を用いることによって、バイアス信号Ｖｂを用いて入力信号Ｎを修正する。以下により詳細に記載するように、本実施形態により、デジタル信号処理システム４００は、信号Ｎおよび／またはバイアス信号Ｖｂを補完し得て、それにより、出力信号Ｓ１を生成する。増幅器におけるスイッチは、例えば電力変換回路１００であり、開閉の移り変わりにより、増幅器により供給された電力を制御する。スイッチサイクルのタイミングのために、出力電流Ｉｏｕｔにおける、ゼロ電流クロスオーバーひずみなどの周知の非線形性が生じる。バイアス信号Ｖｂは、通常、上記の非線形性を最小化するに十分高く、電圧スイング減少を最小化するに十分低い範囲に設定される。
【００２０】
信号Ｓ１は、デジタル信号変調システム４１０により変調される前に、事前変調処理要素４０８によりさらに処理される。事前変調処理要素４０８には、信号Ｓ１のサンプルレートを増加させ、信号Ｓ２を生成する、周知の線形補完器が含まれ、信号Ｓ２は、以下にさらに記載するように、別々の信号であり得るかまたは複合の信号であり得る。
【００２１】
デジタル信号変調システム４１０は、デジタル信号変調器４１２を用いて信号Ｓ２を変調する。信号Ｓ３は、デジタル信号変調器４１２からのＸ個の出力サンプルからなり、ここで、Ｘは、デジタル信号変調システム４１０からの出力サンプルの総数である。従って、信号Ｓ３は、信号ＳｎおよびＳｐなどの複数の信号のグループに分割され得る。一実施形態において、信号Ｓｎは信号Ｓ３の偶数番目のサンプルを示し、信号Ｓｐは信号Ｓ３の奇数番目のサンプルを示す。一実施形態において、クロック４２０は、後処理要素４１６および４１８に同一の周波数のインターリーブされたクロック信号を供給する。インターリーブされたクロック信号の周波数が、デジタル信号変調器４１２に供給された周波数の半分である場合には、後処理要素４１６は信号Ｓ３のサンプルの半分を処理し、後処理要素４１８は残りの半分を処理する。インターリーブされたクロック信号は、信号ＳｎおよびＳｐがそれぞれ偶数番目のサンプルおよび奇数番目のサンプルを示すように、開始され得る。従って、一実施形態において、信号Ｓ３の全てのサンプルが後処理要素４１６および４１８に供給されるが、各後処理要素は信号Ｓ３のサンプルの半分を処理する。後処理要素４１６および４１８は、信号Ｓｎ’およびＳｐ’を生成する。後処理要素４１６および４１８は、レベルシフタ、インバータ、および遅延要素などの周知の要素を含み得る。信号Ｓｎ’およびＳｐ’は負荷３２４を駆動する。負荷３２４は、例えば、電力変換回路１００などのＯＣＣである。
【００２２】
デジタル信号変調システム４１０はクロック４２０を用いることにより、デジタル信号処理システム４００に用いられるクロック信号を供給する。クロック４２０は、１つまたは複数のクロックとして実行され得、複数の要素により用いられるデジタル信号変調システム４１０に種々のクロック信号を供給し得る。以下に詳細に記載するように、デジタル信号処理システム４００の種々の要素に供給されるクロック信号は、互いに同位相であり得る。
【００２３】
幾つかの実施形態において、デジタル信号変調システム４１０は技術を用いることにより、ノイズ、および入力信号Ｎの処理の間に生じる別の問題に対処する。例えば、デジタル信号変調システム４１０は、ノイズシェーピング技術を用いることにより、信号Ｓ２のノイズ周波数をあらかじめ選択したバンド幅の外にシフトし、および／または、１つまたは複数の周波数帯域におけるノイズを減ずる。
【００２４】
音響用途などの用途に対して、デジタル信号変調システム４１０の幾つかの実施形態は、例えば、そうでなければ可聴である信号Ｓ２のノイズを、人間が感知し得る音声周波数（換言すると、通常２０ｋＨｚ以上）の外の周波数に効果的にシフトする。このようにして、デジタル信号処理システム４００のデジタル実施は、Ｓｔａｎｌｅｙ  Ｐａｔｅｎｔのアナログ実施とは顕著に異なる。デジタル信号処理システム４００のデジタル実施において、出力パルス幅の離散的なセットが可能である。その幅は、通常、可能な最大クロック周波数により量子化されている。可能な最高デジタル分解能は、通常、高品質のオーディオには不十分である。次いで、ノイズシェーピング技術を用いることにより、音響性能がより高いレベルになる。これらの問題は、量子化によるノイズシェーピングが不必要であり、理論的には任意の幅が用いられ得る、アナログ、つまり連続的な時間の場合と大きく異なる。
【００２５】
Ｓｎ’およびＳｐ’などの複数の出力信号をインターリーブすることにより、例えば、スイッチングと要素の後処理との不整合が原因でノイズが生じ得る。従って、デジタル信号変調システム４１０は、例えば、ノイズ軽減技術を用いることにより、ノイズ伝達関数における１つまたは複数の極またはゼロを生成し得て、それにより、１つまたは複数の可聴周波数帯域におけるノイズを減ずる。上記のノイズ軽減技術の一例はＭｅｌａｎｓｏｎ  Ｉに記載されている。
【００２６】
デジタル信号処理システム４００は種々の方法で実施される。デジタル信号処理システム４００の実施形態およびその拡張用途について、以下に記載する。
【００２７】
図５は、デジタル信号処理システム５００を示し、デジタル信号処理システム５００はデジタル信号処理システム４００の一実施形態である。デジタル信号処理システム５００は入力信号Ｎおよびバイアス信号Ｖｂから信号Ｓｎ’およびＳｐ’を得る。明確にするために、信号生成器４０２と、選択が自由な前処理要素および後処理要素とは示されていないが、本明細書において開示される実施形態の全てのデジタル信号処理システムに含まれ得る。デジタル入力信号Ｎは、周波数ｆｓでサンプリングされ、一実施形態において、デジタル入力信号Ｎは２４ビットの音声信号である。上述したように、入力信号Ｎは、通常、デジタル音声入力信号の補完されたバージョンである。高品質なオーディオに対して、ｆｓの典型的な値は７６８ｋＨｚであり、標準的な４８ｋＨｚのサンプリングレートの１６倍である。デジタル信号処理システム５００は、バイアス処理システム５００を用いることにより、入力信号Ｎおよびバイアス信号Ｖｂから信号Ｓ１を生成する。
【００２８】
図４のバイアス処理システム４０６は、バイアス処理回路５０３などの種々の方法で実施され得る。バイアス処理回路５０３は、バイアス信号Ｖｂおよび信号ｆｓ／２を増加させる。信号ｆｓ／２は、入力信号Ｎのサンプリング周波数ｆｓの半分の周波数で論理値＋１と−１の間を行き来する。従って、積算器５０５の出力は−Ｖｂと＋Ｖｂの間を行き来する。デルタシグマ変調器は、通常、ローパス信号伝達の機能を有し、その機能とは、可聴周波数帯域の上限の周波数（約２０ｋＨｚ）以上、かつ、Ｖｂのサンプリング周波数（３８４ｋＨｚ）未満の周波数を顕著にロールオフする。従って、バイアス処理回路５０３の実施形態において、２つの入力信号がデルタシグマ変調器５０４に供給され、その２つは、それぞれ、比較的低周波数の入力信号Ｎと比較的高周波数のバイアス信号Ｖｂである。デルタシグマ変調器５０４は、入力信号Ｎの特徴あるローパスフィルタを行った後に、内部でバイアス信号Ｖｂと入力信号Ｎとを合計する。概念上の効果として、この動作は入力信号Ｓ２を
【００２９】
【数１】
2006512004.tif 000004
と変調することと等価である。
【００３０】
Ｎ＋ＶｂおよびＮ−Ｖｂにより表されるサンプルの選択は、通常、任意であり、当業者には、別の選択方法を用いることにより本明細書に記載の信号を生成し得るということが理解され得る。また、信号の補完も信号の反転として呼ばれ得る。
【００３１】
デジタル信号処理システム５００には、デジタル信号変調システム４１０の一実施形態であるデジタル信号変調システム５０２が含まれる。デジタル信号変調システム５０２には、デルタシグマ変調器のノイズシェーピング特性を提供するデルタシグマ変調器５０４が含まれ、その特性は可聴周波数信号に特に有用である。一実施形態において、デルタシグマ変調器５０４は、例えばＭｅｌａｎｓｏｎ  Ｉに記載されているように１つまたは複数のノイズ周波数帯域におけるノイズ軽減を提供するように実施され得る。クロック５０６は、デルタシグマ変調器５０４にクロック信号周波数ｆｃｌを供給し、バイアスがかけられた入力信号Ｎを一連の複数ビットの出力信号Ｓ３に変調する。この例において、ｆｃｌ＝ｆｓ＝７６８ｋＨｚである。デルタシグマ変調器はシグマデルタ変調器と呼ばれることもある。
【００３２】
ＰＷＭｎは信号Ｓ３の奇数のサンプルＳ３ｏｄｄを処理し、ＰＷＭｐは信号Ｓ３の偶数のサンプルＳ３ｅｖｅｎを処理する。従って、Ｓ３ｏｄｄおよびＳ３ｅｖｅｎの有効サンプリングレートはｆｃｌ／２であり、一実施形態において３８４ｋＨｚである。信号Ｓ３の奇数および偶数のサンプルは、それぞれパルス幅変調器ＰＷＭｎおよびＰＷＭｐに渡される。ＰＷＭｎは、順々に信号Ｓ３ｏｄｄを変調し、それにより１ビットの駆動信号Ｓｎを生成する。信号Ｓｎはインバータ５０８により反転され、それにより信号Ｓｎ’が生成される。同様に、ＰＷＭｐは信号Ｓ３ｅｖｅｎを変調し、それにより１ビットの駆動信号Ｓｐを生成する。非反転回路５１０はＰＷＭｐと負荷３２４との間に接続され、インバータ５０８の遅延を適合し、信号Ｓｐ’を生成する。クロック５０６は、ＰＷＭｎおよびＰＷＭｐに、それぞれｆｃｎおよびｆｃｐの周波数のクロック信号を供給し、信号Ｓｎ’およびＳｐ’にそれぞれｆｃｎ／（ｆｃｌ／２）およびｆｃｐ／（ｆｃｌ／２）の分解能を提供する。ｆｃｎおよびｆｃｐの典型的な値は４９．１５２ＭＨｚであり、その値により、ｆｃｎ／（ｆｃｌ／２）およびｆｃｐ／（ｆｃｌ／２）の比は等しく２５６になる。
【００３３】
入力信号Ｎと信号Ｓｎ’のデューティサイクルとは逆比例の関係にある。すなわち、入力信号Ｎの大きさが減少すると信号Ｓｎ’のパルス幅が増加し、その逆も同様である。入力信号Ｎと信号Ｓｐ’のデューティサイクルとは正比例の関係にある。すなわち、入力信号Ｎの大きさが増加すると信号Ｓｎ’のパルス幅が増加し、その逆も同様である。当業者は、デジタル信号変調システム５０２が、デルタシグマ変調器５０４の代わりに異なるデジタル信号変調器を用い得るか、または、負荷３２４の技術に適した要素（例えば、ＰＷＭｎおよびＰＷＭｐのみ）を用いて、信号Ｓ３を駆動信号Ｓｎ’およびＳｐ’に直接変調し得るということを理解し得る。
【００３４】
発明者Ｐｅｔｅｒ  Ｃｒａｖｅｎによるタイトルが「Ａｎａｌｏｇｕｅ  ａｎｄ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｏｒｓ  Ｕｓｉｎｇ  Ｐｕｌｓｅ  Ｅｄｇｅ  Ｍｏｄｕｌａｔｏｒｓ  ｗｉｔｈ  Ｎｏｎ−ｌｉｎｅａｒｉｔｙ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ」の米国特許出願番号第５，７８４，０１７号（本明細書では「Ｃｒａｖｅｎ  Ｐａｔｅｎｔ」と称する）には、パルス幅変調技術および誤差補正の一例が記載されている。本明細書におけるデジタル信号処理システムの別の実施形態において、ＰＷＭｎおよびＰＷＭｐは、Ｃｒａｖｅｎ  Ｐａｔｅｎｔのパルス幅変調技術により実施される。Ｃｒａｖｅｎ  Ｐａｔｅｎｔは、本明細書においてそのすべてが援用される。
【００３５】
別個の要素を有する信号のサブセットの処理により、通常、別個の信号パス（通常チャンネルと称される）の間のオフセットおよびゲインの全てのミスマッチとともに生じ得るノイズに関する影響が生じる。一実施形態において、信号Ｓ３の奇数のサンプルＳ３ｏｄｄは第１の信号パスに沿って伝播し、信号Ｓ３の偶数のサンプルＳ３ｅｖｅｎは第２の信号パスに沿って伝播する。従って、一実施形態において、ＰＷＭｎなどの信号Ｓｏｄｄのパスに沿った要素は、ＰＷＭｐなどの信号Ｓ３ｅｖｅｎのパスに沿った要素と可能な限りよく適合されるべきである。上記のミスマッチにより生じるノイズを最小限にするための１つの例示的な解決策では、Ｍｅｌａｎｓｏｎ  Ｉに記載されているように、システムのノイズ伝達関数にゼロを挿入する。
【００３６】
デジタル信号処理システム５００は多くの異なる用途において用いられ得るが、音声信号を変調するために用いられる。従って、表２は、音響用途に有用な例示的なサンプリングおよびクロック周波数クロック周波数をまとめたものである（全ての周波数が同一の位相を有する）。同一の位相関係を有する周波数を用いることの１つの有利な点は、Ｓｐ’−Ｓｎ’のＬＯＷまたはＨＩＧＨへの変化の制限である。従って、単一周期へのＩｏｕｔの変化の制限である。
【００３７】
【表２】
2006512004.tif 000005
図１および図５を参照すると、電力変換回路１００などの負荷に対して、周期Ｔの間のノード１０６における平均Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｓｕｐｐｌｙ＊（ｔ＋  −  ｔ−）／Ｔにより与えられ、ここで、ｔ−はＳｐ’−Ｓｎ’がＬＯＷ（図８のＳｐ’−Ｓｎ’プロットにおいて「−」として示される）である間の時間であり、ｔ＋はＳｐ’−Ｓｎ’がＨＩＧＨ（図８のＳｐ’−Ｓｎ’プロットにおいて「＋」として示される）である間の時間であり、Ｔは、ＰＷＭｎおよびＰＷＭｐの一周期である。インダクタＬｐおよびＬｎにおける磁化電流の時間のパーセンテージは、１００（ｔｍ−ｔｄ）／Ｔであり、ここで、ｔｍはＳｎ’＝Ｓｐ’＝ＨＩＧＨ（図８のＳｐ’−Ｓｎ’プロットにおいて「ｍ」として示される）である間の磁化時間であり、ｔｄはＳｎ’＝Ｓｐ’＝ＬＯＷ（図６のＳｐ’−Ｓｎ’プロットにおいて「ｄ」として示される）である間の消磁時間である。
【００３８】
図６（図６Ａ、６Ｂ、６Ｃ、および６Ｄ）は、入力信号Ｎの種々のレベルに応答してデジタル信号処理システム５００により生成されたようなＳｐ’およびＳｎ’のサンプル周期を示す。図６および図７の三角波は、ＰＷＭの周期を図示し、Ｓｐ’およびＳｎ’の変化の識別を補助するのみである。この三角波は、図中に示されたシステムには物理的には存在しない。さらに、クロックｆｃ２による量子化工程は図示されていない。図６Ａを参照すると、Ｓｐ’からＳｎ’を引いたものの描写は、デジタル信号処理システム６００が、表１に従って、ゼロレベル入力信号Ｎおよびゼロレベルバイアス信号Ｖｂを処理することにより電力変換回路１００の４つの連続電流局面を駆動する様態を図示する。ＰＷＭｎおよびＰＷＭｐの一周期は「Ｔ１」により示される。ｔ０〜ｔ２の時間間隔は、例示的な周期Ｔを示す。周期Ｔ１の第１の半分の間に、Ｓｐ’およびＳｎ’はＨＩＧＨであり、周期Ｔ１の第２の半分の間に、Ｓｐ’およびＳｎ’はｌｏｗである。従って、デジタル信号処理システム５００が電力変換回路１００を駆動している仮定すると、ノード１０６において、Ｎ＝バイアス信号Ｖｂ＝０の場合に、Ｖｏｕｔ＿ａｖｅｒａｇｅ＝Ｖｓｕｐｐｌｙ＊（（ｔ１−ｔ０）−（ｔ２−ｔ１））＝０である。図６Ａに図示されるように、Ｖｏｕｔ＿ａｖｅｒａｇｅは、Ｎ＝バイアス信号Ｖｂ＝０である限り０のままである。
【００３９】
図６Ｂは、デジタル信号処理システム５００を用いて入力信号Ｎ＝０の間におけるノード１０６において非ゼロのＶｏｕｔ＿ａｖｅｒａｇｅを生成する、一実施形態を図示する。（１）式に記載のように、信号Ｓ３の奇数のサンプルは−Ｖｂ、すなわちＶｂ＊（−１）のバイアスがかけられ、偶数のサンプルは＋Ｖｂ、すなわちＶｂ＊（＋１）のバイアスがかけられる。信号Ｓｎは、信号Ｓ３ｏｄｄサンプルから得られるが、反転されることにより信号Ｓｎ’を生成するために、正バイアス信号ＶｂはＳｐ’およびＳｎ’の名目上のパルス幅を増加させる。従って、Ｎ＝０であり、かつ、バイアス信号Ｖｂが正である場合には、Ｖｏｕｔ＿ａｖｅｒａｇｅ、すなわち、Ｔ（例えば（ｔ５−ｔ１））に対するＶｏｕｔ−ａｖｅｒａｇｅが正である。正のＶｏｕｔ＿ａｖｅｒａｇｅは、Ｔに対して周期Ｔ１の間において、インダクタＬｐおよびＬｎに対する磁化時間ｍ（例えば、（（ｔ３−ｔ１）＋（ｔ５−ｔ４）））が消磁時間ｄ（例えば（ｔ４−ｔ３））よりも長いということを示す。それとは逆に、負バイアス信号Ｖｂは、Ｓｐ’およびＳｎ’の名目上のパルス幅を減少させ、それにより、負のＶｏｕｔ＿ａｖｅｒａｇｅが生じ、周期Ｔの間においてインダクタＬｐおよびＬｎの消磁時間の方が長くなる（図示していない）。図６Ａおよび図６Ｂは実証を目的としてバイアス信号Ｖｂ＝＋０．２５Ｖを図示するが、バイアス信号Ｖｂは、通常、上述のように決定される。再記となるが、波形は説明のためであり、実際の幅はアクティブであるノイズシェーピングとともに変化する。
【００４０】
図６Ｃは、入力信号Ｎにおける正の変化へのデジタル信号処理システム６００の応答および表１との一致を図示する。ｔ１〜ｔ２の間に、入力信号Ｓ３ｅｖｅｎは、入力信号Ｎとともに０から＋０．２５Ｖへと変化し、入力信号Ｓ３ｏｄｄは半周期（−１８０°）後に続く。入力信号Ｎが正であり、かつ、バイアス信号Ｖｂ＝０の間において、入力信号Ｎの正の変化により、デジタル信号変調システム５０２は、各サイクルの間にネットＬＯＷデューティサイクルを有するＳｎ’を生成する。それに相応して、デジタル信号変調システム５０２は、各サイクルの間にネットＨＩＧＨデューティサイクルを有するＳｐ’を生成する。例えば、周期Ｔ１の間において、０．６２５＊Ｔ１の間（すなわち、ｔ７〜ｔ８、ｔ９〜ｔ１０、およびｔ１１〜ｔ１２において）Ｓｎ’はＬＯＷであり、Ｓｐ’はＨＩＧＨである。Ｔ１の残りの間（すなわち、０．３７５＊Ｔ１の間）において、Ｓｎ’およびＳｐ’はともにＬＯＷである。従って、Ｔ１対するＶｏｕｔ＿ａｖｅｒａｇｅ＝Ｖｓｕｐｐｌｙ＊（０．６２５−０．３７５）＝０．２５＊Ｖｓｕｐｐｌｙである。従って、デジタル信号処理システム５００は、出力信号Ｓｎ’およびＳｐ’の適切なレベルを供給し負荷３２４を駆動し、それにより、負荷３２４は入力信号Ｎの正の変化に対応する出力信号を生成する。ｔ２〜ｔ３においてネット正パルスと同じ持続時間の別のパルスは入力信号Ｎの＋０．２５から０Ｖへの変化を伴い、それにより、入力信号Ｎ＝＋０．２５に対する全ての期間のデューティサイクルの合計をとるとＶｏｕｔ＿ａｖｅｒａｇｅ＝０．２５＊Ｖｓｕｐｐｌｙとなる。
【００４１】
図６Ｃに対応する図として、図６Ｄは、入力信号Ｎにおける負の変化へのデジタル信号処理システム５００の応答および表１との一致を図示する。ｔ１〜ｔ２の間に、入力信号Ｓ３ｅｖｅｎは、入力信号Ｎとともに０から−０．２５Ｖへと変化し、入力信号Ｓ３ｏｄｄは半周期（−１８０°）後に続く。入力信号Ｎが負であり、かつ、バイアス信号Ｖｂ＝０の間において、入力信号Ｎの負の変化により、デジタル信号変調システム５０２は、各サイクルの間にネットＨＩＧＨデューティサイクルを有するＳｎ’を生成する。それに相応して、デジタル信号変調システム５０２は、各サイクルの間にネットＬＯＷデューティサイクルを有するＳｐ’を生成する。例えば、周期Ｔ１の間において、０．６２５＊Ｔ１の間（すなわち、ｔ２〜ｔ３、ｔ４〜ｔ５、およびｔ６〜ｔ７において）Ｓｎ’はＨＩＧＨであり、Ｓｐ’はＬＯＷである。Ｔ１の残りの間（すなわち、０．３７５＊Ｔ１の間）において、Ｓｎ’およびＳｐ’はともにＨＩＧＨである。従って、Ｔ１対するＶｏｕｔ＿ａｖｅｒａｇｅ＝Ｖｓｕｐｐｌｙ＊（０．３７５−０．６２５）＝−０．２５＊Ｖｓｕｐｐｌｙである。従って、デジタル信号処理システム６００は、出力信号Ｓｎ’およびＳｐ’の適切なレベルを供給し負荷３２４を駆動し、それにより、負荷３２４は入力信号Ｎの負の変化に対応する出力信号を生成する。
【００４２】
図７は、デジタル信号処理システム５００が、位相シフトされたクロック周波数を用いて表１の４つの連続電流状態を首尾よく実施する性能をさらに図示する。信号Ｓｐ’およびＳｎ’は、表３に記載の周波数および位相の関係を用いてデジタル信号処理システム５００により生成される。
【００４３】
【表３】
2006512004.tif 000006
図７において、バイアス信号Ｖｂはゼロであり、入力信号Ｎは、期間Ｔ２において０から＋０．５Ｖへ、期間Ｔ４において＋０．５Ｖから０へ、そして、期間Ｔ５において０から−０．５Ｖへと変化する。期間Ｔ１、Ｔ２、Ｔ３、Ｔ４、およびＴ５の間におけるＳｐ’−Ｓｎ’の負および正の変化を合計することにより、デジタル信号処理システム５００により電力変換回路１００を駆動するときのＶｏｕｔ＿ａｖｅｒａｇｅに対する表４の値が得られる。
【００４４】
【表４】
2006512004.tif 000007
期間Ｔ１に対するＶｏｕｔ  ａｖｅｒａｇｅ＝０であり、期間Ｔ２に対するＶｏｕｔ  ａｖｅｒａｇｅ＝＋０．５である。ＰＷＭｎとＰＷＭｐとのクロック周波数の位相シフトに関わらず、等しいＶｏｕｔ  ａｖｅｒａｇｅが得られる。
【００４５】
図８は、デジタル信号処理システム４００の一実施形態の拡張された適用であるデジタル信号処理システム８００を示す。デジタル信号処理システム８００はＭ個のデジタル信号変調システム４１０を用い、ここで、Ｍは１よりも大きな整数である。Ｍ個のデジタル信号変調システム４１０［１：Ｍ］は、それぞれデジタル信号変調システム５０２を用いて実施される（表記［１：Ｍ］は「１からＭ」を示す）。従って、デジタル信号変調システム４１０［１：Ｍ］は入力信号Ｎを２＊Ｍ個の出力信号ＳｎＭ’およびＳｐＭ’に変調する。例えば、Ｍ＝３の場合には、Ｓ３を生成する３つのデジタル変調器（例えば、３つのデルタシグマ変調器５０４）が１２０°ずらした周波数でクロックされており、それにより、デジタル信号処理システム８００は、図９に示されるような３相ＯＣＣ９００を駆動する。この設定により、負荷におけるリップル電流をさらに低減し、クロックジッタへの感度をさらに減少させる。
【００４６】
図１０は、デジタル信号処理システム５００の別の実施形態であるデジタル信号処理システム１０００を示す。デジタル信号処理システム１０００は２つのデジタル信号処理システム５００を用い、それぞれのシステムは「１」および「２」の下付文字を用いて表される。しかし、出力信号Ｓｐ１’およびＳｐ２’は、それぞれ遅延要素１００２および１００４により遅延される。遅延要素１００２および１００４は、Ａｎｄｅｒｓｋｏｕｖ−Ｒｉｓｂｏ  Ｐａｔｅｎｔに記載の遅延要素として動作し、可聴周波数帯域において負荷３２４ａおよび３２４ｂとの間のクロスオーバーひずみを軽減する。負荷３２４ａおよび３２４ｂは、例えば電力変換回路１００の実施形態である。
【００４７】
本明細書において開示された信号処理システムは、周知の集積部品、ディスクリート部品、または集積部品とディスクリート部品との組み合わせとして作成され得る。当業者は、本明細書において開示された信号処理システムが、本明細書において開示された部品以外の広い範囲の部品により実施され得ることを理解し得る。例えば、混合信号（アナログおよびデジタル）技術を用いて、デジタル信号変調器を実現することができる。
【００４８】
本発明を詳細に記載してきたが、添付の特許請求の範囲により定められる本発明の精神および範囲から逸脱することなく、本発明の種々の変更、置換、および改変がなされ得るということは理解されるべきである。例えば、本明細書において記載された信号処理システムの用途は音響用途に限定されない。
【図面の簡単な説明】
【００４９】
【図１】図１は、対向電流増幅器の一実施形態を示す（従来技術）。
【図２】図２は、図１の対向電流増幅器に駆動信号を供給する変調器を示す（従来技術）。
【図３】図３は、各ハーフブリッジ増幅器に信号を供給する変調器の対を示す（従来技術）。
【図４】図４は、単一の入力信号から得られた複数の変調された信号を供給するデジタル信号処理システムを示す。
【図５】図５は、図４のデジタル信号処理システムの一実施形態を示す。
【図６】図６Ａ、図６Ｂ、図６Ｃ、および図６Ｄは、種々の入力およびバイアス信号レベルに対する図５のデジタル信号処理システムからの入力および出力信号の例を示す。
【図７】図７は、図４のデジタル信号処理システムからの入力および出力信号の別の例を示す。
【図８】図８は、Ｍ個のデジタル変調器を用いた図４のデジタル信号処理システムの一実施形態を示し、ここで、Ｍは１よりも大きな整数である。
【図９】図９は、図８のデジタル信号処理システムとともに用いる、３相のハーフブリッジ対向電流増幅器を示す。
【図１０】図１０は、デジタル変調器の対および信号遅延要素を用いた図４のデジタル信号処理システムの一実施形態を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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