(57)【要約】駆動回路は、ハイおよびローサイドスイッチ（６，８）の状態を監視するための監視回路（３２，３４，３６）を含む。駆動回路は、トランジスタ（６，８）をターンオンするための、調節可能な遅延を有する。一方のトランジスタに対応する電圧が所定電圧Ｖ１を通過するのが、他方のトランジスタに対応する電圧が別の所定点Ｖ２を通過するより前であることを、監視回路が検出すると、遅延は減少され、逆もまた同様である。
2006508629.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング回路のための駆動回路であって、
各第１および第２絶縁ゲートトランジスタのゲートに接続するための、第１および第２ゲート制御出力と、
前記第１および第２ゲート制御出力にそれぞれ接続され、各ゲートを駆動して前記第１および第２絶縁ゲートトランジスタを交互にスイッチオンおよびオフさせるための、第１および第２ゲートドライバと、
第１および第２監視点の電圧、したがって前記第１および第２トランジスタそれぞれの状態、を監視するための監視回路であって、前記第１監視点は、前記第１ゲートと、前記第１および第２トランジスタ間のスイッチノードとの、一方であり、第２監視点は、前記第２ゲートである、監視回路と、
を備え、
当該駆動回路は、
前記第２ゲートドライバを駆動して前記第２絶縁ゲートトランジスタをスイッチオフさせ、制御可能な遅延Ｄの後に、前記第１ゲートドライバを駆動して前記第１絶縁ゲートトランジスタをスイッチオンさせ、
前記第１監視点の電圧が第１所定電圧を通過する第１時刻と、前記第２監視点の電圧が第２所定電圧を通過する第２時刻とを比較し、
前記第２時刻が前記第１時刻より前である場合に、遅延Ｄを減少させ、前記第２時刻が前記第１時刻より後である場合に、遅延Ｄを増加させる、ように構成される、ことを特徴とする駆動回路。
【請求項２】
前記第１監視点は、前記第１ゲート制御出力であり、前記第２監視点は、前記第２ゲート制御出力である、ことを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記第１および第２絶縁ゲートトランジスタは、スイッチノードで互いに直列に接続されており、前記第１監視点は前記スイッチノードである、ことを特徴とする請求項１に記載の駆動回路。
【請求項４】
前記遅延Ｄが、増加または減少されるたびに、一定の所定時間ずつ増加または減少される、ことを特徴とする前記請求項１乃至請求項３のいずれかに記載の駆動回路。
【請求項５】
前記所定時間は、１ｎｓ〜５ｎｓの範囲であること、を特徴とする請求項４に記載の駆動回路。
【請求項６】
前記請求項１乃至請求項５のいずれかに記載の駆動回路であって、
前記第１絶縁ゲートトランジスタをスイッチオフし、第２遅延Ｅの後に前記第２絶縁ゲートトランジスタをスイッチオンし、
前記第１監視点の電圧が、第３所定電圧を通過する第３時刻と、前記第２監視点の電圧が、第４所定電圧を通過する第４時刻とを比較し、
前記第４時刻が、前記第３時刻より後である場合に、前記第２遅延Ｅを減少させ、前記第４時刻が、前記第３時刻より前である場合に、前記第２遅延Ｅを増加させることにより、当該駆動回路が、前記遅延Ｄを前記第２遅延Ｅと異なるように設定できる、ように構成される、ことを特徴とする駆動回路。
【請求項７】
前記請求項１乃至請求項６のいずれかに記載の駆動回路と、
それぞれがゲートと、ソースと、ドレインとを有する第１および第２絶縁ゲートトランジスタと、を備え、前記第１および第２絶縁ゲートトランジスタのゲートは、前記駆動回路の対応するゲート制御出力に接続される、ことを特徴とするスイッチング回路。
【請求項８】
前記所定電圧は、前記絶縁ゲートトランジスタの閾値電圧の１Ｖ以内である、ことを特徴とする請求項７に記載のスイッチング回路。
【請求項９】
それぞれがゲートと、ソースと、ドレインとを有し、負荷を駆動するためのスイッチノードで互いに直列に接続される、制御および同期絶縁ゲートトランジスタと、
前記絶縁ゲートトランジスタのゲートと接続され、前記制御および同期絶縁ゲートトランジスタを交互にスイッチオンおよびオフするための、駆動回路と、を備え、
前記駆動回路は、
前記同期絶縁ゲートトランジスタをスイッチオフし、遅延Ｄの後に前記制御絶縁ゲートトランジスタをスイッチオンし、
第１および第２監視点の電圧を監視し、前記第１監視点は、前記スイッチノードまたは前記制御トランジスタの前記ゲート電圧であり、前記第２監視点は、前記同期トランジスタの前記ゲート電圧であり、
前記第１監視点の前記電圧が、第１所定電圧より下がる第１時刻と、前記第２監視点の前記電圧が、第２所定電圧より上がる第２時刻とを比較し、
前記第２時刻が、前記第１時刻より後である場合に、前記遅延Ｄを減少させ、前記第２時刻が、前記第１時刻より前である場合に、前記遅延Ｄを増加させる、ように構成されていること、を特徴とするスイッチコンバータ回路。
【請求項１０】
それぞれがゲートと、ソースと、ドレインとを有する第１および第２絶縁ゲートトランジスタ、を有するコンバータ回路を駆動する方法であって、
（ａ）前記第１絶縁ゲートトランジスタをスイッチオフするステップと、
（ｂ）遅延Ｄの後に前記第２絶縁ゲートトランジスタをスイッチオンするステップと、
（ｃ）第１および第２監視点の電圧を監視するステップであって、前記第１監視点は、前記第１トランジスタのゲートと、第１および第２トランジスタの間のスイッチノードとの、一方であり、前記第２監視点は、前記第２トランジスタのゲートであるステップと、
（ｄ）前記第１監視点の前記電圧が、第１所定電圧を通過する第１時刻と、前記第２監視点の前記電圧が、第２所定電圧を超える第２時刻とを比較するステップと、
（ｅ）前記第２時刻が、前記第１時刻より後である場合に、前記遅延Ｄを減少させ、前記第２時刻が、前記第１時刻より前である場合に、前記遅延Ｄを増加させるステップと、
（ｆ）前記第１および第２トランジスタを交互にスイッチオンし、前記第２トランジスタをスイッチオンして前記第１トランジスタをスイッチオフする際に、上記（ａ）〜（ｅ）のステップを繰り返すステップと、を含む方法。
【請求項１１】
（ｇ）前記第２絶縁ゲートトランジスタをスイッチオフし、前記遅延Ｄとは異なり得る第２遅延Ｅの後に前記第１絶縁ゲートトランジスタをスイッチオンするステップと、
（ｈ）前記第１および第２監視点の電圧を監視するステップと、
（ｉ）前記第２監視点の前記電圧が、第３所定電圧より下がる第３時刻と、前記第１監視点の前記電圧が、第４所定電圧より上がる第４時刻とを比較するステップと、
（ｊ）前記第４時刻が、前記第３時刻より後である場合に、前記第２遅延Ｅを減少させ、前記第４時刻が、前記第３時刻より前である場合に、前記第２遅延Ｅを増加させるステップと、
前記第１トランジスタをスイッチオンして前記第２トランジスタをスイッチオフする際に、上記ステップ（ｇ）〜（ｈ）を繰り返し、前記トランジスタは交互にスイッチオンされるステップと、を更に備える請求項１０に記載の方法。
【請求項１２】
前記遅延は、サイクル毎に１ｎｓ〜５ｎｓの範囲の所定量ずつ、増加または減少される、ことを特徴とする請求項１０または請求項１１に記載の方法。
【請求項１３】
前記第１監視点は、それぞれ、前記制御トランジスタのゲートである、ことを特徴とする請求項１０乃至請求項１２のいずれかに記載の方法。
【請求項１４】
前記第１および第２絶縁ゲートトランジスタは、互いに直列に接続され、負荷への接続のためのスイッチノードをその間に有し、前記第１監視点は、前記スイッチノードである、ことを特徴とする請求項１０乃至請求項１２のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング回路、このような回路のための駆動回路、およびスイッチング回路を駆動する方法に関し、特に、しかし非限定的に、スイッチング電圧コンバータ回路に関する。
【背景技術】
【０００２】
幅広い種類のスイッチング調節器が、電圧を発生させるために、一般に使用されている。
【０００３】
コンバータの一種類である、同期型ＤＣ−ＤＣコンバータが、図１に概略的に図示されている。入力電圧Ｖinが、入力端子２，４の間に印加される。一対のトランジスタ、ここでは電界効果トランジスタ(FET: Field Effect Transistor)６，８は、入力端子２，４の間に接続される。入力端子２に隣接するトランジスタ６は、制御ＦＥＴまたはハイサイドトランジスタとして知られ、グランドに隣接するトランジスタ８は、同期（sync: synchronous）ＦＥＴまたはローサイドトランジスタとして知られる。ハイサイドは、ローサイドよりも相対的に正になっているが、ハイまたはローのいずれかのサイドがグランドに特定の関係を有する必要はない。
【０００４】
トランジスタ６，８の間のノードは、スイッチノード１０として知られる。スイッチノードは、インダクタ１２を通り、キャパシタ１４と交差して、出力１６に供給する。
【０００５】
制御回路１８は、入力制御端子２０上の一方の入力と、フィードバック経路２１を介して出力１６から供給される他方の入力と、を有する。制御回路１８は、制御信号を供給し、トランジスタ６，８を交互にスイッチオフおよびオンすることにより、ＦＥＴ６，８が出力で定電圧を維持するように制御する。制御信号は、制御および同期ＦＥＴを交互に導通させる交流信号である。マークスペース比（mark-space ratio）を変化させ、すなわち、制御ＦＥＴが導通する時間と同期ＦＥＴが導通する時間の比率を調整し、出力１６で所望の電圧を達成する。
【０００６】
このようなＤＣ−ＤＣコンバータの例は、インテル社（Intel Corporation）に対する国際公開第９８／４９６０７号およびリー（Lee）に対する米国特許第５，４７９，０８９号に提示されるものを含んでいる。
【０００７】
同期ＤＣ−ＤＣコンバータの１つの特徴は、ハイおよびローサイドトランジスタ６，８の両方を同時にスイッチオンすることが、一般に望まれていない、ということである。両方のトランジスタがオンになっている場合、制御および同期ＦＥＴを介して２つの入力端子２，４の間を直接流れる電流により、入力電圧が短絡する。この現象は、「シュートスルー」として知られる。したがって、制御回路１８は、一般に、一度に２つのトランジスタ６，８の一方のみがオンであることを確実にするように構成される。
【０００８】
これは、従来より、２つの電圧を監視することにより行われている。スイッチノード１０の電圧を監視し、ハイサイドトランジスタ６がスイッチオフされるまで、ローサイドトランジスタ８がスイッチオンされることを防ぐ。ローサイドトランジスタ８のゲートの電圧を監視し、ローサイドトランジスタ８がスイッチオフされるまで、ハイサイドトランジスタ６がスイッチオンされないようにする。国際公開第９８／４９６０７号には、このタイプの回路が記載され、また、リーに対する米国特許第５，４７９，０８９号にも記載されている。
【０００９】
どちらのＦＥＴも導通していないデッドタイムは、同期ＦＥＴのトランジスタ閾値電圧およびキャパシタンスによって決まり、これらは、選択したＦＥＴのパラメータの製造ばらつきに起因して、またＦＥＴの個々の選択によって、大きく異なる。つまり、制御ＩＣは、シュートスルーを回避するデッドタイムを作り出すために、これらのパラメータの控えめな見積もりを使用しなければならない。これは、一般的に、使用される特定のＦＥＴのために制御回路が最適化されている場合に可能なデッドタイムよりも、長いデッドタイムになる。
【００１０】
現在、スイッチングおよびクロック速度を増加させる傾向になっており、ハイまたはローサイドトランジスタ６，８のどちらもオンしていないデッドタイムの重要性が増す。この時間を減少させることは、有益であろう。
【００１１】
このデッドタイムを減少させることを目的とする１つの回路は、フィリップス（Philips）に対する国際公開第０２／０６３７５２号に記載されている。駆動ノード１０の電圧を監視し、一般的に出力電圧と反対の符号の所定電圧と比較する。制御ＦＥＴ６がスイッチオフする際、インダクタは、同期ＦＥＴ８の寄生ボディダイオードを介して電流を引き続ける。ボディダイオードは、約０．６Ｖ電圧降下し、そのため、入力および出力電圧が正であると仮定すると、駆動ノード１０の電圧は、制御ＦＥＴがスイッチオフされた際、負になる。国際公開第０２／０６３７５２号では、所定値より下がった駆動ノードの電圧を適宜に使用して、同期ＦＥＴのターンオンをトリガーし、制御ＦＥＴがスイッチオフされるまで同期ＦＥＴがスイッチオンされないことを確保している。
【００１２】
しかし、このような回路は確かにシュートスルーを回避するが、どちらのＦＥＴもスイッチオンされていない、少なくとも駆動回路の遅延時間にＦＥＴのターンオン時間を加えた、かなりのデッドタイムが残る。このデッドタイムは、現在の技術を使用して、約３０ｎｓである。
【００１３】
別のアプローチが、米国特許第６，３９６，２５０号に記載されている。この回路では、制御可能な遅延が、ゲートトランジスタの入力に供給され、スイッチノードから取得される信号を伴うフィードバックループによって制御される。この回路はいくつかの利点をもたらすものの、制御信号をこのような方法でスイッチノードから取得することからの難点があることを、発明者らは認識した。
【００１４】
スイッチングの速度が更に増加するほど、できる限りデッドタイムを削減することが、有益であろう。
【発明の開示】
【課題を解決するための手段】
【００１５】
したがって、一態様において、スイッチング回路のための駆動回路が提供され、駆動回路は、各第１および第２絶縁ゲートトランジスタのゲートに接続するための第１および第２ゲート制御出力と、第１および第２ゲート制御出力にそれぞれ接続され、各ゲートを駆動して第１および第２絶縁ゲートトランジスタを交互にスイッチオンおよびオフさせるための第１および第２ゲートドライバと、第１および第２監視点の電圧、したがって第１および第２トランジスタそれぞれの状態、を監視するための監視回路と、を備え、第１監視点は、第１ゲート制御出力と、第１および第２トランジスタ間のスイッチノードとの、一方であり、第２監視点は、第２ゲート制御出力であり、駆動回路は、第２ゲートドライバを駆動して第２絶縁ゲートトランジスタをスイッチオフさせ、制御可能な遅延Ｄの後に、第１ゲートドライバを駆動して第１絶縁ゲートトランジスタをスイッチオンさせ、第１監視点の電圧が第１所定電圧を通過する第１時刻と、第２監視点の電圧が第２所定電圧を通過する第２時刻とを比較し、第２時刻が第１時刻より前である場合に遅延Ｄを減少させ、第２時刻が第１時刻より後である場合に遅延Ｄを増加させる、ように構成される。
【００１６】
この回路は、過度に複雑な追加回路を必要とすることなく、デッドタイムを最小限まで減少させることを可能にする。
【００１７】
米国特許第６，３９６，２５０号のように単にスイッチノードからフィードバック信号を取得するよりも、各トランジスタに個別に関係するタイミング情報を使用することにより、回路は、各トランジスタのターンオン時間を、一貫性があり信頼できる方法で追跡することができる。
【００１８】
トランジスタは、スイッチノードで直列に接続してもよい。第１監視点は、スイッチノードとしてもよい。あるいは、第１監視点は、都合よく、第１ゲートとしてもよい。これらのアプローチの利点を、以下に、より詳細に明らかにする。
【００１９】
遅延Ｄは、所定量ごとに増加または減少させてもよい。所定量は、０．５ｎｓ〜１０ｎｓ、好ましくは１ｎｓ〜５ｎｓの範囲としてもよい。この範囲、特に、好ましい範囲の所定量を用いることにより、動作中の動作電流および温度の変化がコンポーネントのスイッチング時間に影響を与えるにもかかわらず、デッドタイムをゼロまで減少させることができる。つまりシステムは、これらの変化に対処するのに十分な速さで調整することが可能である。更に、この範囲は、良好な安定性を可能にする。遅延が、大きすぎるステップで減少される場合、ゲート信号が重なり延長することがあり、そのため両方のＦＥＴが完全にオンになってシュートスルーが起こり、ロスが増える。したがって、ステップは、重大なシュートスルーを回避するのに十分に小さくなくてはならない。
【００２０】
あるいは、遅延Ｄは、不定量の変化にさせることができ、例えば、第１および第２時刻の間の時間差が大きいほど、サイクル毎においてＤを、より大きく調整してもよい。
【００２１】
所定電圧は、絶縁ゲート電界効果トランジスタに使用される構成に基づいて選択すればよい。
【００２２】
第１および第２所定電圧は、１Ｖ〜２Ｖの範囲としてもよく、この電圧は、多様な出力電圧の良好な制御を可能にする。より高い電圧範囲のみで動作する回路では、所定電圧の幅は、より広く変化することができる。例えば、１２Ｖ出力では、所定電圧は１Ｖ〜１０Ｖの範囲であればよい。
【００２３】
電圧は、同一としてもよく、また、好ましくは、トランジスタの閾値電圧にほぼ対応するレベルとしてもよい。
【００２４】
ｐチャンネル絶縁ゲートトランジスタでは、対応する所定電圧は、ｐチャンネルソース電圧より１Ｖ〜２Ｖ低くしてもよい。
【００２５】
好適な一実施形態において、駆動回路は、２番目の絶縁ゲートトランジスタをスイッチオフし、第２遅延Ｅの後に１番目の絶縁ゲートトランジスタをスイッチオンし、第１ゲート制御出力の電圧が第３所定電圧を通過する第３時刻と、第２ゲート制御出力の電圧が第４所定電圧を通過する第４時刻とを比較し、第４時刻が第３時刻より後である場合に、第２遅延Ｅを減少させ、第４時刻が第３時刻より前である場合に、第２遅延Ｅを増加させるように構成される。これにより、駆動回路が、遅延Ｄを第２遅延Ｅと異なるように設定でき、その結果、第１および第２トランジスタの遅延を個別に設定することが可能になる。
【００２６】
都合のよいことには、第３電圧は第１電圧と等しく、第４電圧は第２電圧と等しい。
【００２７】
本発明は、また、上述のように構成された駆動回路と、それぞれがゲートと、ソースと、ドレインとを有する高圧側および低圧側絶縁ゲートトランジスタと、を備え、高圧側および低圧側絶縁ゲートトランジスタのゲートは、駆動回路の対応するゲート制御出力に接続される、スイッチング回路に関する。
【００２８】
所定電圧は、絶縁ゲートトランジスタの閾値電圧の１Ｖ以内としてもよい。
【００２９】
実施形態において、第１監視点は、第１ゲート制御出力である。駆動回路は、内部で利用可能な第１および第２の両方のゲート制御出力を有しているため、この対称構成は、スイッチノードへの個別の接続の必要性を回避する。また、スイッチノードの監視を必要としないことにより、スイッチノードのノイズ問題が回避される。
【００３０】
代わりの実施形態において、第１監視点は、スイッチノードである。第１トランジスタがハイサイドトランジスタであるとすると、第１トランジスタのソースは、実質的に振動スイッチノード電圧の上に浮遊しており、すなわち、ゲートソース電圧がグランド寄りにシフトする。ゲート電圧の代わりにスイッチノードを監視することによって、ハイサイドトランジスタの基準電圧の変化を考慮する必要がない。また、第１トランジスタの閾値電圧の変化を考慮する必要もなくなる。
【００３１】
好ましくは、所定電圧は、ローサイドトランジスタのグランドに関しては１Ｖ〜２Ｖの範囲であり、この範囲は、駆動回路が、それぞれできるだけ広い範囲の変換（出力）電圧で動作することを可能にする。
【００３２】
別の態様において、スイッチングコンバータ回路が提供され、スイッチングコンバータ回路は、それぞれがゲートと、ソースと、ドレインとを有し、負荷絶縁ゲートトランジスタを駆動するためのスイッチノードで互いに直列に接続される、制御および同期絶縁ゲートトランジスタと、絶縁ゲートトランジスタのゲートと接続され、制御および同期絶縁ゲートトランジスタを交互にスイッチオンおよびオフするための、駆動回路と、を備え、駆動回路は、同期絶縁ゲートトランジスタをスイッチオフし、遅延Ｄの後に制御絶縁ゲートトランジスタをスイッチオンし、第１および第２監視点の電圧を監視し、第１監視点は、スイッチノードまたは制御トランジスタのゲート電圧であり、第２監視点は、同期トランジスタのゲート電圧であり、第１監視点の電圧が第１所定電圧より下がる第１時刻と、第２監視点の前記電圧が第２所定電圧より上がる第２時刻とを比較し、第２時刻が第１時刻より後である場合に、遅延Ｄを減少させ、第２時刻が第１時刻より前である場合に、遅延Ｄを増加させる、ように構成される。
【００３３】
更なる態様において、本発明は、それぞれがゲートと、ソースと、ドレインとを有する制御および同期絶縁ゲートトランジスタ、を有するコンバータ回路、を駆動する方法に関し、高圧側および低圧側絶縁ゲートトランジスタは、互いに直列に接続され、負荷への接続のためのスイッチノードをその間に有するとともに、この方法は、（ａ）１番目の絶縁ゲートトランジスタをスイッチオフするステップと、（ｂ）遅延Ｄの後に２番目の絶縁ゲートトランジスタをスイッチオンするステップと、（ｃ）第１および第２監視点の電圧を監視し、第１監視点は、第１トランジスタのゲートとスイッチノードとの一方であり、第２監視点は、第２トランジスタのゲートであるステップと、（ｄ）第１監視点の電圧が、第１所定電圧を通過する第１時刻と、第２監視点の電圧が、第２所定電圧を通過する第２時刻とを比較するステップと、（ｅ）第２時刻が、第１時刻より後である場合に、遅延Ｄを減少させ、第２時刻が、第１時刻より前である場合に、遅延Ｄを増加させるステップと、（ｆ）第１および第２トランジスタを交互にスイッチオンし、第２トランジスタをスイッチオンして第１トランジスタをスイッチオフする際に、上記（ａ）〜（ｅ）のステップを繰り返すステップと、を含む。
【発明を実施するための最良の形態】
【００３４】
図２を参照すると、ハイサイド入力端子２に接続されるハイサイド線とローサイド入力端子４に接続されるグランドの間で、ハイサイド（制御）ＦＥＴ６が、スイッチノード１０を介してローサイド（同期）ＦＥＴ８と直列に接続される。スイッチノード１０は、インダクタ１２を介するとともにキャパシタ１４と交差して、負荷と接続され得る出力１６に接続される。負荷は、例えば、マイクロプロセッサとすることができる。
【００３５】
駆動回路１８が、ハイサイド６およびローサイド８ＦＥＴのゲート３８を駆動する。入力信号が、端子２０に供給される。本実施形態では、入力信号は、適切な生成器により生成されるパルス幅変調信号である。適切な生成機構は当業者には周知であるので、生成器は図示しない。生成機構は、特に、出力１６からのフィードバックを使用して、端子２０の信号入力のマークスペース比を制御し、これにより出力１６での電圧出力を制御することができる。
【００３６】
第１ゲートドライバ回路２２および第２ゲートドライバ回路２４が、第１および第２ゲート制御出力２６、２８に適切な信号を供給するように構成されている。これらは、同様に、ハイサイドＦＥＴ６およびローサイドＦＥＴ８のゲートにそれぞれ接続される。ゲートドライバ２２、２４はともに、信号入力２０の信号パルスに応答して各トランジスタをターンオフし、信号入力２０で反対の符号のパルスを受信してから所定の遅延の後に各トランジスタをターンオンする、回路を含む。このような制御可能なターンオン遅延を有する回路は、当業者により多くの方法で作ることができよう。例えば、いくつかの回路が、ブリッジ(Bridge)に対する米国特許第６，３９６，２５０号に記載されている。
【００３７】
第１および第２比較器３２，３４が、それぞれ、第１および第２ゲート制御出力２６，２８に接続されて設けられる。それぞれが、ゲート出力の電圧を各所定電圧と比較し、対応する出力信号を制御ユニット３６に供給する。比較器３２，３４および制御ユニット３６は、したがって、ＦＥＴ６，８のゲート電圧を監視するための監視回路を構成する。
【００３８】
制御ユニット３６は、駆動回路２２，２４に接続され、これらの回路にプログラム可能なターンオン遅延を設定する。
【００３９】
使用中、ローサイドＦＥＴ８がターンオフされると、プログラム可能な遅延Ｄの後にハイサイドＦＥＴ６がターンオンされる。ハイサイドＦＥＴ６に接続される第１ゲート制御出力２６の電圧は、図３ａに点線で示され、ローサイドＦＥＴ８に接続される第２ゲート制御出力２８の対応する電圧は、実線で示される。
【００４０】
図３ａに示される状態では、遅延Ｄが十分に長いため、ローサイドＦＥＴ８は、ハイサイドＦＥＴ６がターンオンするよりずっと前に、ターンオフする。この場合、制御ユニット３６は、第１ゲート制御出力２６の電圧が電圧Ｖ１を通過するよりずっと前にローサイドＦＥＴ８のゲート電圧が所定の電圧Ｖ２を通過することを、検出する。「第１時刻」という用語が、第１トランジスタに関する時刻を表すために使用され、「第２時刻」という用語が、第２トランジスタに関する時刻を表すために使用されるが、第１および第２時刻の順序は変化し、例えば、最初の状態では第２時刻が第１時刻より前である。
【００４１】
制御ユニット３６が、第２時刻が第１時刻より前であることを測定すると、遅延Ｄは、所定量２ｎｓずつ減少される。これが、信号入力２０の信号の入力サイクル毎に繰り返され、遅延がサイクル毎に所定時間２ｎｓずつ、第１および第２時刻が実質的に同じである図３ｂの状態に至るまで減少される。電圧Ｖ１，Ｖ２は、この状態においてデッドタイムが約１〜２ｎｓまで減少するように選択され、このデッドタイムは、典型的に約１２ｎｓになり得る立ち上がり時間を含む従来の機構に比べて、かなり減少したデッドタイムを示す。
【００４２】
構成部品の値が時間とともに変化するにつれて、例えば構成部品がウォームアップするにつれて、第２時刻が第１時刻より後になる図３ｃの状態が起こり得る。この場合、制御回路３６は、シュートスルーを回避するために遅延を増加させる。
【００４３】
対応するフィードバックループを使用して、第２トランジスタをターンオンし、第１トランジスタをターンオフする。第１および第２トランジスタ６，８間の構成部品のばらつきを考慮して、個別のターンオン遅延Ｅを第２トランジスタに使用する。
【００４４】
トランジスタが切り替わると、駆動回路とトランジスタの間の接続（すなわち配線およびＰＣＢ）のインダクタンスが、ゲート駆動電流と共同して、接続に沿って電圧降下を引き起こし、感知されるゲート電圧の誤差をもたらす。このため、好適な変形例において、比較器３２，３４の検知接続は、ゲート駆動電流を運ぶ接続への個別の接続を介して、トランジスタの絶縁ゲートに直接的に接続してもよい。あるいは、マルチチップモジュールの実装において、比較器を、絶縁ゲートトランジスタと同じパッケージに一体化し、そこに直接接続してもよい。
【００４５】
本発明の第２の実施形態では、第１比較器３２への入力は、第１制御出力２６の代わりに、スイッチノード１０から取得する。これは、図４に示される。
【００４６】
これが機能するのは、ハイサイドＦＥＴ６をスイッチオンすると、スイッチノード１０の電圧が、約−０．５Ｖから入力電圧まで上昇するからである。ハイサイドＦＥＴ６をターンオフすると、スイッチノード１０は、入力電圧から約−０．５Ｖまで下降する。したがって、基準電圧は、０Ｖと変換電圧の間の任意の点とすることができるが、好ましくは１と２Ｖの間として、駆動回路ができるだけ広い範囲の変換電圧で作動することを可能にするとともに、スイッチノード１０は必然的にノイズが大きいため、あるレベルのノイズ耐性をもたせるようにする。
【００４７】
図４のアプローチの利点は、制御ＦＥＴの閾値電圧の変化が関係しなくなることである。第２の利点は、ハイサイドＦＥＴ６のゲート−ソース電圧がソースを基準とすることであり、ソースは、ＦＥＴ がターンオンされると高く浮遊し、ＦＥＴがターンオフされると低く浮遊する。このことが、ハイサイドＦＥＴ６のゲート電圧信号を監視することを、より困難にしている。ハイサイドＦＥＴのゲートの代わりとしてスイッチノードを監視することによって、そのような困難はなくなる。
【００４８】
本開示内容を読むことによって、当業者には他の変形および修正が明らかになるであろう。そのような変形および修正は、スイッチング回路の設計、製造、および使用において周知の、本明細書に説明される特性への追加または代わりとして使用可能な、同等または他の特性を含むことができる。特許請求の範囲は、本出願において、特性の特定の組み合わせとして構成されるが、開示の範囲は、ここに明示的もしくは暗示的に開示される任意の新規の特性または任意の新規の特性の組み合わせ、あるいははこれらの任意の一般化も含み、それが同じ技術的問題の一部または全てを、本発明がするように軽減していようとなかろうと、含むものと理解されるべきである。本出願者は、任意のそのような特性および／またはそのような特性の組み合わせに対して、本出願またはそこから派生する任意の更なる出願の遂行中に、新たな特許請求の範囲を構成し得ることをここに明記する。
【００４９】
例えば、説明した実施形態は、両方のトランジスタをターンオンするために本発明のアプローチを使用するが、他のトランジスタはターンオンせず１つのトランジスタをターンオンするためのみにこのアプローチを使用することも可能である。
【００５０】
両方のトランジスタがｎチャンネルである必要はない。例えば、制御ＦＥＴは、ｐチャンネルであってもよい。この場合、所定の基準電圧は、このトランジスタの閾値電圧より約１Ｖ〜２Ｖ低くなるであろう。
【００５１】
記載された実施形態では、最小遅延に到達するために、一定規模のステップを使用している。しかし、これは本質的特性ではなく、当業者は代わりとなるアプローチを容易に想起するであろう。例えば、ステップの規模は、第１および第２時刻の間の時間の差異に比例するとしてもよい。
【００５２】
更に、記載された実施形態は、スイッチング電圧コンバータに関するが、本発明は、作動間の遅延を最小にしてスイッチを作動させる必要のある、他のスイッチング構成に適用することもできる。
【図面の簡単な説明】
【００５３】
本発明のよりよい理解のために、本発明の実施形態が、純粋に例示的に、添付の図面を参照して記載される。
【図１】図１は、従来技術のバックコンバータ回路を示す。
【図２】図２は、本発明の第１の実施形態に係るスイッチングコンバータ回路を示す。
【図３】図３（ａ）〜図３（ｃ）は、本発明の第１の実施形態における電圧を示す。
【図４】図４は、本発明の第２の実施形態を示す。
【図１】
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【図２】
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【図４】
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【国際調査報告】
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