(57)【要約】標準データを表す物理的状態（Ｐ）が、例えば少なくとも１つのハミングコード等の少なくとも１つの誤り訂正コードを規定する少なくとも１つのマッピング機能（Ａ）によりマッピングされる少なくとも１つのメモリセル領域（１０）を有する電子メモリ部品又はメモリモジュール（１００）と、上記タイプの少なくとも１つのメモリセル領域（１０）を有する電子メモリ部品又はメモリモジュール（１００）を操作する方法を開発する。一方では、誤りの検出をかなり増大することができ、他方では、書込みされていないメモリブロックが、既に書込みされているメモリブロックと確実に区別できる。誤り訂正コードにおける少なくとも１つの例外的もしくは特別な状態（Ｌ，Ｓ）の形態の少なくとも１つの更なる物理的状態をマッピング機能（Ａ）によって、検出、符号化、及び指摘の少なくとも１つをなすことが可能であることを提起する。
2006507611.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのメモリセル領域を有する電子メモリ部品又はメモリモジュールであって、前記メモリセル領域内で、標準データを表す物理的状態（Ｐ）が、少なくとも１つの誤り訂正コード、例えば少なくとも１つのハミングコードを規定する少なくとも１つのマッピング機能によりマッピングされ、少なくとも１つの更なる物理的状態が前記誤り訂正コード内の少なくとも１つの例外的もしくは特別な状態を表すことを特徴とする、電子メモリ部品又はメモリモジュール。
【請求項２】
前記誤り訂正コード及び前記多様な物理的状態に対して起こり得る反応の少なくとも一方が、ハードウェア及びソフトウェアの少なくとも一方を用いて実行されることを特徴とする、請求項１に記載のメモリ部品又はメモリモジュール。
【請求項３】
前記誤り訂正コード内の前記例外的もしくは特別な状態が、
−  任意の１ビットのメモリセルトランジスタが切り替えられている間に漏れ電流の流れによって、
−  書き込みのなされていないメモリブロック又はメモリセル領域として、
−  例えば電磁粒子又は電磁波で前記メモリ領域を照射することにより、前記メモリセル領域を操作すること、
及び、
−  メモリブロック又はメモリセル領域を消去すること、
の少なくとも一つによって規定されることを特徴とする、請求項１又は２に記載のメモリ部品又はメモリモジュール。
【請求項４】
前記誤り訂正コードが少なくとも１つのハミングコードとして構成され、前記ハミングコードが、前記メモリセル領域内で１ビットの誤りを訂正するように設計されると共に、ハミング距離を有することで、各有効コードワード又はデータワードが少なくとも３つのビットの任意の他のコードワード又はデータワードと異なり、
各８ビットコードワード又はデータワードに対して、少なくとも４つの冗長ビットが追加されることで、１２ビットのコードワード又はデータワードが生じることを特徴とする、請求項１ないし３の少なくとも１項に記載のメモリ部品又はメモリモジュール。
【請求項５】
各有効１２ビットコードワード又はデータワードが、
−  少なくとも２つの設定ビット（＝「１」）、及び
−  少なくとも２つの消去ビット（＝「０」）の少なくとも一方を有し、
−  各有効１２ビットコードワード又はデータワードが、特別な状態に対して最小ハミング距離２を有し、
−  バイトの全ビットが設定され（＝「１」）（Ｚ１）
又は、
−  バイトの全ビットが消去される（＝「０」）（Ｚ０）、
ように前記ハミングコードが設計されることを特徴とする、請求項４に記載のメモリ部品又はメモリモジュール。
【請求項６】
前記４つの冗長ビットが、
−  バイトの全ビットが設定される状態、又はバイトの全ビットが消去される状態を含む前記テストモードにおいて、
- -第３冗長ビットが、
第７データビットのパリティ、
第６データビットのパリティ、
第５データビットのパリティ、
第４データビットのパリティ、
第１データビットのパリティ、
に対応し、
- -第２冗長ビットが、
第７のデータビットのパリティ、
第６データビットのパリティ、
第３データビットのパリティ、
第２データビットのパリティ、
ゼロデータビットのパリティ、
に対応し、
- -第１冗長ビットが、
第７データビットのパリティ、
第５データビットのパリティ、
第４データビットのパリティ、
第３データビットのパリティ、
ゼロデータビットのパリティ、
に対応し、
- -ゼロ冗長ビットが、
第６データビットのパリティ、
第４データビットのパリティ、
第３データビットのパリティ、
第２データビットのパリティ、
第１データビットのパリティ、
に対応すること、及び、
−  標準モード（Ｎ）において、
- -第３冗長ビット（Ｒ３）が、
第７データビットの否定パリティ、
第６データビットの否定パリティ、
第５データビットの否定パリティ、
第４データビットの否定パリティ、
第１データビットの否定パリティ、
に対応し、
- -第２冗長ビットが、
第７データビットの否定パリティ、
第６データビットの否定パリティ、
第３データビットの否定パリティ、
第２データビットの否定パリティ、
ゼロデータビットの否定パリティ、
に対応し、
- -第１冗長ビットが、
第７データビットの否定パリティ、
第５データビットの否定パリティ、
第４データビットの否定パリティ、
第３データビットの否定パリティ、
ゼロデータビットの否定パリティ、
に対応し、
- -ゼロ冗長ビットが、
第６データビットの否定パリティ、
第４データビットの否定パリティ、
第３データビットの否定パリティ、
第２データビットの否定パリティ、
第１データビットの否定パリティ、
に対応すること、のうちの少なくとも１つが選択されることを特徴とする、請求項４又は５に記載のメモリ部品又はメモリモジュール。
【請求項７】
前記データビットと前記冗長ビットとが共に前記物理的状態に対応することを特徴とする、請求項４ないし６の少なくとも１つに記載のメモリ部品又はメモリモジュール。
【請求項８】
前記メモリセルマトリックスに、
−  少なくとも１つのソース、
−  少なくとも１つのビットライン、
−  少なくとも１つのワードライン、
−  少なくとも１つの制御ゲート、
が割り当てられることを特徴とする、請求項１ないし７の少なくとも１つに記載のメモリ部品又はメモリモジュール。
【請求項９】
前記メモリ部品又はメモリモジュールが、
−消去書込み型読み出し専用メモリとして、
−電気的消去書込み型読み出し専用メモリとして、
−フラッシュメモリとして、
−読み出し専用メモリとして、
−ランダムアクセスメモリとして、
構成されることを特徴とする、請求項１ないし８の少なくとも１つに記載のメモリ部品又はメモリモジュール。
【請求項１０】
無効な物理的状態又は何らかの他の形で、特別な物理的状態について検出及びラベリングの少なくとも一方をなすための、請求項１ないし９の少なくとも１つに記載の少なくとも１つの電子メモリ部品又はメモリモジュールの使用。
【請求項１１】
標準データを表す物理的状態が少なくとも１つの誤り訂正コード、例えば少なくとも１つのハミングコードを規定する少なくとも１つのマッピング機能によりマッピングされ、前記誤り訂正コードにおける少なくとも１つの例外的もしくは特別な状態の形態の少なくとも１つの更なる物理的状態が、前記マッピング機能により検出、符号化及び指摘の少なくとも１つをなすことを特徴とする、特に請求項１ないし９の少なくとも１つに記載の少なくとも１つの電子メモリ部品又はメモリモジュールを操作する方法。
【請求項１２】
前記標準データに対して限られた範囲でのみ使用可能な誤り検出及び訂正操作の少なくとも一方の場合であっても、前記更なる物理的状態について、そのビットパターンに基づいて検出、符号化及び指摘の少なくとも１つをなすことができる、請求項１１に記載の方法。
【請求項１３】
少なくとも１つの冗長データの符号化操作を特徴とする、請求項１１又は１２に記載の方法。
【請求項１４】
−前記メモリセル領域において１ビットの誤りを訂正すると共にハミング距離３を有するように意図される少なくとも１つのハミングコードが、前記誤り訂正コードとして選択されることで、各有効コードワード又はデータワードが少なくとも３つのビットにおいて任意の他のコードワード又はデータワードと異なり、
−各８ビットのコードワード又はデータワードに対して、少なくとも４つの冗長ビットを追加して提供することで、１２ビットのコードワード又はデータワードが形成されることを特徴とする、請求項１１ないし１３の少なくとも１つに記載の方法。
【請求項１５】
各有効１２ビットコードワード又はデータワードが、
−少なくとも２つの設定ビット（＝「１」）、及び、
−少なくとも２つの消去ビット（＝「０」）の少なくとも一方を有し、
−各有効１２ビットコードワード又はデータワードが、特別の状態に対して最小ハミング距離２を有し、
−バイトの全ビットが設定され（＝「１」）（Ｚ１）
又は、
−バイトの全ビットが消去される（＝「０」）（Ｚ０）、
ように前記ハミングコードを選択することを特徴とする、請求項１４に記載の方法。
【請求項１６】
−前記データビット及び前記冗長ビットを適用できる少なくとも１つの１２倍の「ａｎｄ」操作と、
−前記データビット及び前記冗長ビットを適用できる少なくとも１つの１２倍の「ｎｏｒ」操作と、
−前記誤り訂正コードにおいて前記例外的もしくは特別な状態（Ｌ，Ｓ）を検出すること、を特徴とする、請求項１４又は１５に記載の方法。
【請求項１７】
前記４つの冗長ビットが、
−バイトの全ビットが設定される（＝「１」）（Ｚ１）状態、又はバイトの全ビットが消去される（＝「０」）（Ｚ０）状態を含む前記テストモードにおいて、
- -第３冗長ビットが、
第７データビットのパリティ、
第６データビットのパリティ、
第５データビットのパリティ、
第４データビットのパリティ、
第１データビットのパリティ、
に対応し、
- -第２冗長ビットが、
第７のデータビットのパリティ、
第６データビットのパリティ、
第３データビットのパリティ、
第２データビットのパリティ、
ゼロデータビットのパリティ、
に対応し、
- -第１冗長ビットが、
第７データビットのパリティ、
第５データビットのパリティ、
第４データビットのパリティ、
第３データビットのパリティ、
ゼロデータビットのパリティ、
に対応し、
- -ゼロ冗長ビットが、
第６データビットのパリティ、
第４データビットのパリティ、
第３データビットのパリティ、
第２データビットのパリティ、
第１データビットのパリティ、
に対応すること、及び
−標準モードにおいて、
- -第３冗長ビットが、
第７データビットの否定パリティ、
第６データビットの否定パリティ、
第５データビットの否定パリティ、
第４データビットの否定パリティ、
第１データビットの否定パリティ、
に対応し、
- -第２冗長ビットが、
第７データビットの否定パリティ、
第６データビットの否定パリティ、
第３データビットの否定パリティ、
第２データビットの否定パリティ、
ゼロデータビットの否定パリティ、
に対応し、
- -第１冗長ビットが、
第７データビットの否定パリティ、
第５データビットの否定パリティ、
第４データビットの否定パリティ、
第３データビットの否定パリティ、
ゼロデータビットの否定パリティ、
に対応し、
- -ゼロ冗長ビットが、
第６データビットの否定パリティ、
第４データビットの否定パリティ、
第３データビットの否定パリティ、
第２データビットの否定パリティ、
第１データビットの否定パリティ、
に対応すること、のうちの少なくとも１つが選択されることを特徴とする、請求項１４ないし１６の少なくとも１つに記載の方法。
【請求項１８】
前記データビットと前記冗長ビットが共に前記物理的状態に対応することを特徴とする、請求項１４ないし１７の少なくとも１つに記載の方法。
【請求項１９】
請求項１ないし９の少なくとも１つに記載の少なくとも１つの電子メモリ部品又はメモリモジュールについて実行又は統合、及び、請求項１１ないし１８の少なくとも１つに記載の方法による動作、の少なくとも１つをなす、誤り訂正回路。
【請求項２０】
冗長ビットを計算又は決定するために少なくとも１つの計算ユニットが提供され、
前記テストモードでは反転しない冗長ビット、及び
前記標準モードでは反転した冗長ビットの少なくとも一方を適用できる、
少なくとも１つの多重化ユニットが、前記計算ユニットの下流に接続されることを特徴とする、請求項１９に記載の誤り訂正回路。
【請求項２１】
−前記データビット及び前記冗長ビットを適用可能な少なくとも１つの１２倍の「ａｎｄ」ゲート及び、
−前記データビット及び前記冗長ビット、の少なくとも一方を適用できる、少なくとも１つの１２倍の「ｎｏｒ」ゲートと、
を有し、
前記誤り訂正コードにおいて前記例外的もしくは特別な状態を検出することを特徴とする、請求項１９又は２０に記載の誤り訂正回路。
【請求項２２】
前記冗長ビットを適用できる少なくとも１つの多重化ユニットを有し、前記多重化ユニットが、
−前記テストモードでは前記否定されない冗長ビット、及び、
−前記標準モードでは前記否定された冗長ビット、の少なくとも一方を、
前記多重化ユニットの下流に接続される少なくとも１つの訂正ユニットに送るように切り替えを行うことを特徴とする、請求項１９ないし２１の少なくとも１つに記載の誤り訂正回路。
【請求項２３】
少なくとも１つの反転ユニットが、前記標準モードに対して提供される前記多重化ユニットの入力の上流に接続されることを特徴とする、請求項２０又は２２に記載の誤り訂正回路。
【請求項２４】
前記訂正ユニットが、前記データビットないし予想冗長ビットについて計算及び決定の少なくとも一方をなすと共に、前記多重化ユニットによって切り替えられる前記冗長ビットと前記予想冗長ビットを比較し、前記冗長ビットが前記テストモードでは否定されず、前記標準モードでは否定されることを特徴とする、請求項２２又は２３に記載の誤り訂正回路。
【請求項２５】
少なくとも１枚のスマートカード、特に少なくとも１つのスマートカードコントローラユニットにおいて、少なくとも１つの付加的な安全特徴を実行するための、請求項１１ないし１８の少なくとも１項に記載の方法の使用。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して電子部品の技術分野に関し、詳細には超小型電子部品に関する。
【０００２】
特に本発明は、通常のデータを表す物理的状態が、少なくとも１つのマッピング機能によってマッピングされる少なくとも１つのメモリセルエリアを有する電子メモリ部品又はメモリモジュールに関し、前記マッピング機能は少なくとも１つの誤り訂正コード、例えば少なくとも１つのハミングコードを記述する。
【０００３】
特に本発明は、さらに少なくとも１つの上記タイプの電子メモリ部品又はメモリモジュールを操作する方法に関する。
【背景技術】
【０００４】
電子メモリ部品の例を以下に挙げると、
−消去書込み可能型読み出し専用メモリ（ＥＰＲＯＭ）
−電気的消去書込み可能型読み出し専用メモリ（ＥＥＰＲＯＭ）
−フラッシュメモリ
−読み出し専用メモリ（ＲＯＭ）
−ランダムアクセスメモリ、があり
それらは「１」と「０」の形態のデジタルデータのプログラミングと書込み及び読み出しの少なくとも一方を行い、「１」と「０」はそれぞれ書込み状態（ビット）及び消去状態（ビット）とされることが多い。時として、それらのデータは損耗、外部からの影響又は他の要因により誤って読み出される場合がある。
【０００５】
そのようなデータの誤った読み出しは、例えば誤り訂正コードを使用することによって訂正することができ、前記誤り訂正コード内で、情報は物理媒体に重複して格納されており、データの読み込み中に前記データに誤りがないかをアルゴリズムが検索する。
【０００６】
典型的には、例えば８論理ビット（８物理ビット以上に対応する）のメモリブロックで１つ以上の誤りビットを検出及び訂正の少なくとも一方をなすことのできるアルゴリズムを使用する。モリブロックの物理的格納ビットＰ（＝物理的表現）と論理的読み出しビットＫ（＝ユーザ表現）との対応関係を、誤り訂正コードのマッピング機能Ａと称する。
【０００７】
図１は、従来技術による従来型の接続状態を概略ブロック線図で示しており、物理的に実行されるビットＰとユーザの利用するビットＫとを誤り訂正コードのマッピング機能Ａが仲介している。後者のビットＫには、誤り訂正を要する箇所がある。このような誤り訂正コードの周知の例が、ハミングコードである。
【０００８】
ハミングコードは、基本的に、文字と文字とのビット構造の差を特に大きくして、データ伝送に誤りが生じた場合に文字を完全に訂正する確率を最大にする訂正コードである。多様なパリティチェックからチェック位置を得ることのできるハミングコードを使用すれば、１つ以上の誤りを訂正するためのコードを構築することが基本的に可能である。ハミングコードでは、コードワード又はデータワードの情報位置が若干補完されてパリティが得られるのみとなる。
【０００９】
しかし、誤り訂正に使用されるアルゴリズムは、実際には効率とコストの面から、原則として全ての誤りを検出できるものではない；むしろ、メモリブロック当りの検出及び訂正可能なビットは比較的僅かなものに限られている。この従来の許容誤差のデータ符号化は、セキュリティが不可欠な用途においては十分であるとは限らず、特にビットの何らかの独特の誤りパターンが他の誤りパターンよりも頻繁に発生する場合や、外部の操作により故意に生成される場合には十分ではない。
【００１０】
したがって、例えばプリペイドカードに入力された金額のカウンタを符号化する際に、物理的安定状態、即ち経年後の物理的経過の結果、データメモリが空になる状態が空アカウント状態に確実に対応し、プリペイドカードに不正により多くの金額をリチャージできないよう、常に留意しなければならない。
【００１１】
従来技術では、書き込みの行われていないメモリブロックを、事前に書き込みの行われたメモリブロックと区別することも容易ではない。このことは、例えばスマートカードの分野において、安全上のリスクがある可能性を示している。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、上述の不利な点及び欠点を踏まえ、また概説した従来技術の認識に基づき、序文で述べたタイプの電子メモリ部品又はメモリモジュールを開発することであると共に、かかる電子メモリ部品又はメモリモジュールと協働することによって、一方では誤り検出の確率を大幅に向上させ、その一方で書き込みの行われていないメモリブロックを、既に書き込みの行われたメモリブロックと確実に区別することのできる方法を提供することである。
【００１３】
この目的は、請求項１に記載する特徴を有する電子メモリ部品又はメモリモジュールと、請求項１１に記載する特徴を有する方法とによって達成される。それぞれの従属請求項には、本発明の有利な構成及び方法が記載される。
【課題を解決するための手段】
【００１４】
本発明の教示によって、冗長データを符号化することで無効状態もしくは別の特別な状態を検出及びラベリングの少なくとも一方をなす超小型電子メモリモジュール（超小型電子メモリ部品）に対する、完全に新規な方法をここに開示する。
【００１５】
上記の目的のために、例えばハミングコード等の誤り訂正コード（＝データブロック内の１つの誤りビットを訂正できる誤り訂正コード→単独誤り訂正として周知のもの）は、通常のデータを表す全ての「標準的な」物理的状態をマッピングすることに加えて、少なくとも１つの更なる物理的状態をメモリ内に備える、少なくとも特定の特性を有している。前記少なくとも１つの更なる物理的状態は、限定された誤り検出或いは誤り訂正だけが「標準的な」状態、即ち通常のデータに対して可能であるか否か、或いは「標準的な」状態に対する誤り検出或いは誤り訂正が限定されないか否かに関係なく、例外的もしくは特別な状態を示すと共に、そのビットパターンを基に如何なる場合にも検出可能である。
【００１６】
この更なる物理的状態（或いはこれらの更なる物理的状態）は、メモリ媒体の不可避の物理的な制限を考慮して便宜上選択されたものである；例えばＥＥＰＲＯＭでは、どの１ビットのメモリセルトランジスタもスイッチをオフにされ、漏れ電流のみが特定の例外的もしくは特別な状態と定義することが可能な状態である。誤り訂正コードの実行と種々の状態に対して起こり得る反応は、ハードウェア又はソフトウェアで達成されることができる。
【００１７】
上述の手段を用いて、例えばこの状態を誤り訂正コードで特定の例外的もしくは特別な状態と定義することにより、メモリブロックをまだ書き込みのないものとしてラベリングすることが可能である。プリペイドカードの例では、物理的な安定状態（対応策をとらない場合には、経年後に設定できる）を「書込みのない状態」と定義してもよい。
【００１８】
本発明の好適な構成によれば、例えば電磁粒子電磁波による照射によってメモリを操作することで、比較的単純な方法で生成可能なすべての更なる物理的状態を、誤り訂正コードにおける例外的もしくは特別な状態として、さらに特徴付けることができる。これらの状態はプリペイドカードのソフトウェア及びハードウェアの少なくとも一方によって明確に検出可能であるため、金額の操作を訂正することができる。
【００１９】
チップのセキュリティ関連のデータ或いは特徴もまた、実質的に同じ方法、例えば通常の操作で、例外的もしくは特別な状態が生じることのないように前記領域を設計することにより保護することができるが、一方で、例えばこの領域のメモリブロックを消去することで、例外的もしくは特別な状態を生成することもできる。
【００２０】
好ましくは少なくとも１つのドープ受取基板に埋め込まれるセキュリティ関連のメモリ領域における、かかる例外的もしくは特別な状態を検出できるとともに、全体的なメモリの記憶内容及びチップのセキュリティを確保するように中央演算処理装置（ＣＰＵ）を制御することで、例えば「ハードウェアの例外」又はモードの変更等の適切な手段を実行することができる。特に有利な方法においては、かかる技術を用いることで、取分けスマートカードチップのロックの度合いを定義するＥＥＰＲＯＭヒューズ（例えば構成及びトリム値）を保護することができる。
【００２１】
本発明においては、例えばメモリブロックを書き込みのないものとしてラベリングするために、或いはＥＥＰＲＯＭの場合のように、多数のブロックを最初「ゼロ」と迅速に初期化するために、例外的もしくは特別な状態をメモリブロックに意図して書き込むことが完全に可能である。また、事前初期化が必要ではないため、次の書込み操作にかかる時間が半分で済むという利点がある。このような場合、例えばゼロに対応する２つの異なる状態、すなわち例外的もしくは特別な状態である「消去」と実際のデータ項目「ゼロ」という状態が存在する；読取り動作では、これら２つの「ゼロ」に対応した状態のとる行動は異なる。
【００２２】
特にチップカード、スマートカードコントローラ、及びそれらに類するもののセキュリティ関連のアプリケーションにおいて、メモリ部品又はメモリモジュールが起こり得る様々な攻撃の標的となるため、メモリ部品又はメモリモジュールに起こり得る攻撃の検出及び監視に関しても、本発明によって増大される誤り検出の確率は、非常に重要である。
【００２３】
上記に関連して、（ソフトウェア）アルゴリズムを使用して単純な方法で「純粋な」セキュリティ関連のデータを保護及びチェックすることができる一方、（ソフトウェア）アルゴリズムによる保護及びチェックは、特に変更に関する実行可能なプログラムコードの感度の点から、実行可能なプログラムコードに対しては実用性がない；メモリセル領域に格納されている可能性のある、あらゆる操作パラメータ等に対してさえも、ソフトウェア・ベースの解決策は適切ではない。
【００２４】
原則として、メモリ（或いはメモリセル領域）の内容を改ざん、又は改ざんしたデータ或いは不正なプログラムコマンドを読み取るように読取りを操作する、種々の攻撃が考えられる。メモリ部品又はメモリモジュールの耐用年数を増すために、例えば、１ビットの誤りを検出し修正することを可能にした誤り訂正回路がしばしば使用される。そのような誤り訂正回路を修正した形で使用して、起こり得る様々な攻撃を検出し、それによってチップの反応、例えば起動停止を行うことができる。
【００２５】
起こり得る攻撃の１つは、電磁波、特に光を使ってメモリ部品或いはメモリモジュールを照射することである。その対策として、例えば光センサをチップ上に搭載し、回路の敏感な部分をメモリセル領域とともに金属で可能な限り覆うことで、照射によるあらゆる影響を防止する。センサとして明確に使用可能な、或いはバイトを選択することなく周期的に実行されるアクセスを読み取ることの可能なビットを追加することも考えられる。
【００２６】
金属で覆いをしても、メモリ部品或いはメモリモジュールがいわゆる「背後から」基板を通過する適切な波長の光で照射されるのを防止することはできない。照射の強度が高い場合も、金属の覆いでは十分でないことが考えられる。光センサはチップ表面の一部のみをカバーするものであるため、局所的な照射を全く感知できない可能性がある。
【００２７】
以下に示す特に独創的な成果と比較して、局所的な感度を増大することなくビットを追加することで、メモリマトリックスの表面領域或いはメモリセル領域はかなり増大する。読取りアクセスを追加することで、個別のビットにおける攻撃を検出することも可能であるが、読み取りアクセスを２回にしてメモリのアクセス時間を２倍にする連続的な実行により、障害が長い時間にわたって変化している場合には、より信頼性がなくなる。
【００２８】
したがって本発明はさらに、メモリ部品又はメモリモジュールにおいて起こり得る攻撃を、さらに「長期にわたって」検出するように提供される誤り訂正回路に関連する（→本発明によれば、誤り訂正コード、特にハミングコードによる「局所的で適宜な妥当性検証」）。この誤り訂正回路は、上記タイプ及び上記タイプの方法の少なくとも一方によって動作する、少なくとも１つの電子メモリ部品又はメモリモジュールにおいて実行又は搭載される。
【００２９】
メモリ部品或いはメモリモジュールにおける、ほとんどの起こり得る攻撃に対して自在に的を絞ることはできないため、詳細にはメモリセル領域のサイズが小さいために、そして障害を拡散することにつながる金属の被覆のために、可能性としては、少なくとも１つのバイト全体が影響を受けることが想定される。便宜上、１バイトのすべてのビットが確実に互いに近接して配置される場合には、誤り訂正回路を拡張或いは修正することで、経費を非常に低く抑えて、関連する攻撃の検出が可能となる。
【００３０】
したがって、メモリセルで１ビットの誤りの訂正を可能にするように意図される誤り訂正コードとして好適なものであるとして選択されるハミングコードは、ハミング距離３を必要とする。即ち、各有効コード或いはデータワードが少なくとも３ビットで任意の他のコードワード又はデータワードとは異なっていなければならない。（同一の長さの２つのバイナリワード、例えばバイトを互いにＤＩＮ  ４４  ３００によって比較した場合に、同じ長さの２つのバイナリワードが互いに異なるビットの数が、「ハミング距離」と呼ばれるものである；これは、伝送経路を介して到着したデータユニットが有効な文字と比較されるという点で、誤り検出と誤り訂正のために使用される；文字のあらゆる必要な訂正も、確率原則によって成立する。）
【００３１】
ハミング距離３は、８データビットを有するコードワード或いはデータワードに対して、さらに少なくとも４つの冗長ビットが必要であることを意味する（データビットと冗長ビットは共に、本発明に必須のものとして、物理的状態Ｐすなわち物理的表現に対応する）。このことに関して、各有効な１２ビットコードワード或いは１２ビットデータワードは、少なくとも２つの設定ビット（＝「１」：状態「高」）と少なくとも２つの消去ビット（＝「０」：状態「低」）を含むようにハミングコードを選択することが可能、もしくは得策である。
【００３２】
従って、各有効な１２ビットコードワード或いは１２ビットデータワードは、１バイトのすべてのビットが設定される（＝「１」）（コードワード又はデータワードに関して「全て１の状態」として知られる）特別な状態、又は１バイトのすべてのビットが消去される（＝「０」）（コードワード又はデータワードに関して「全て０の状態」として知られる）特別な状態に対して最小ハミング距離２を有する。したがって本発明によれば、１ビットの誤りを有するデータは、少なくとも１つの更なる物理的状態によって表されるこれらの例外的もしくは特別な状態、そしてそれらのビットパターンに基づいて、いずれの場合にも検出可能な例外的もしくは特別な状態とは、明確に区別することができる。
【００３３】
かかる構成の誤り訂正コードを使用すると、すべてのビットが設定される（＝「１」）（「全て１の状態」として知られる）状態、又はすべてのビットが消去される（＝「０」）（「全て０の状態」として知られる）状態を無効な状態と解釈することができる。このようなデータの読み出し中の無効な状態の発生は、例えば、メモリセル或いはメモリセル領域、又はセンスアンプ、又は完全に消去された（そして再プログラムされていない）メモリセルの照射等、バイト全体に影響を与える攻撃を示す。
【００３４】
発明の特に有利な発展によれば、少なくとも１つの１２倍「ａｎｄ」操作（１２倍「ａｎｄ」ゲート、好ましくは１２の入力を有する）によって、又は少なくとも１つの１２倍「ｎｏｒ」操作（１２倍「ｎｏｒ」ゲート、好ましくは１２の入力を有する）によって、例外的もしくは特別な状態を検出することができる。このことに関して、誤り訂正コードを生成する際、本発明によるメモリモジュール或いはメモリ部品のテスト容易性に悪影響を決して与えることのないよう、注意する必要がある。
【００３５】
テストにもすべてのビットが設定される（＝「１」）（「全て１の状態」として知られる）状態、又はすべてのビットが消去される（＝「０」）（「全て０の状態」として知られる）状態が必要であるため、テストモードではこれらの状態を許容する切り替えが必要である。便宜上、このような場合にはテストモードで重要なビットパターンを正確に継続し、標準モードで上述の必要条件を満たす誤り訂正コードが提起される。
【００３６】
テストモード：冗長ビット３＝データビット７，６，５，４，１のパリティ
冗長ビット２＝データビット７，６，３，２，０のパリティ
冗長ビット１＝データビット７，５，４，３，０のパリティ
冗長ビット０＝データビット６，４，３，２，１のパリティ
標準モード：冗長ビット３＝データビット７，６，５，４，１の否定パリティ
冗長ビット２＝データビット７，６，３，２，０の否定パリティ
冗長ビット１＝データビット７，５，４，３，０の否定パリティ
冗長ビット０＝データビット６，４，３，２，１の否定パリティ
【００３７】
要約すれば、メモリ部品或いはメモリモジュールにおいて起こり得る攻撃を、追加的に検出するように、誤り訂正回路を上述のごとく拡張もしくは変更することで、例えば以下のような多くの利点が生まれることが確認できる；
−高い局所検出感度（１バイト）、
−１ビット攻撃の訂正（完全なメモリセルの場合）、
−読出しと書込み操作の時間応答からの独立、
−アクセス時間の増加なし、
−１バイトの全ビットに同様に影響を及ぼす全ての攻撃に対する検出感度、
−メモリマトリックスの修正の必要なし、
−例外的もしくは特別な状態の検出の実行にかかる経費が非常に低いこと、及び
−標準モードとテストモードの切り替えが単純であること。
【００３８】
誤り訂正回路のハードウェア構成に関して、通常のプログラミング（書き込み）中に計算或いは決定された冗長ビットは、標準モードでは反転し、テストモードでは反転せずに物理的に格納され得る。したがって、この誤り訂正回路に有利な展開によれば、冗長ビットの計算及び決定の少なくとも一方に対して意図される、少なくとも１つの計算ユニットが提供され、少なくとも１つの多重化ユニットが前記計算ユニットの下流に接続される；
−標準モードにおいて反転した冗長ビット、及び、
−テストモードにおいて反転しない冗長ビット、の少なくとも一方。
【００３９】
このことは、プログラミング又は書込み操作中に、ユーザ表現（＝実際にはデータビット）に対応する未訂正のユーザデータに対する追加の必要ビットが、冗長ビットの計算及び決定の少なくとも一方のために設けられる計算ユニットによって、計算及び決定の少なくとも一方が最初に便宜的になされることを意味する。
【００４０】
これらの追加の必要ビットは、好ましくは以下の通りであると共に、多重化ユニットにより冗長ビットとして送られる；
−標準モードでは、
・標準モードに対して提供される多重化ユニットの入力の上流に接続される反転ユニットにより、反転即ち否定され
・入力を介して多重化ユニットに導かれ、
−テストモードでは、
・反転即ち否定されず
・テストモードに対して提供される前記多重化ユニットの入力を介して多重化ユニットに導かれる。
【００４１】
これらの冗長ビットをユーザデータＤと結合させた後、この結合データを物理的データとして格納−即ち、物理的に格納できる。
【００４２】
ここで読み出し操作に関していえば、誤り訂正コードにおける例外的もしくは特別な状態を検出するために、ハードウェアに関しては、発明に不可欠なものとして以下のものが提供され得る。
−データビットと冗長ビットを適用できる少なくとも１つの１２倍「ａｎｄ」ゲート
［→すべてのビットが設定される状態（＝「１」）（「全て１の状態」として知られている）を解釈するもの］及び、
−データビットおよび冗長ビットを適用できる少なくとも１つの１２倍「ｎｏｒ」ゲート
［→すべてのビットが消去される状態（＝「０」）（「全て０の状態」と知られている）を解釈するもの］の少なくとも一方。
【００４３】
この誤り訂正回路を有利に発展させると、
−テストモードの否定されない冗長ビット、及び、
−標準モードの否定される冗長ビット（この目的で、少なくとも１つの反転ユニットＩが標準モードに対して提供される多重化ユニットの入力の上流に便宜上接続される）の少なくとも一方を、
少なくとも１つの多重化ユニットによって、多重化ユニットの下流に接続される少なくとも１つの接続ユニットに繋ぐことができる。この多重化ユニットには冗長ビットを適用することができる。
【００４４】
好ましくは、訂正ユニットはデータビットからの予想される冗長ビットを計算又は決定し、（テスト或いは標準）モードには関係ない前記予想冗長ビットを、多重化ユニットによって繋がれた冗長ビットと比較する。前記冗長ビットはテストモードでは否定されず、標準モードでは否定される。この比較から、ハミングコードの場合には通例であるように任意の不正ビットを直接確認することができ、このことによって訂正ユニットによる直接の訂正が可能となる。
【００４５】
本発明はさらに、少なくとも１つの上記タイプの電子メモリ部品又はメモリモジュールを使用して、無効な物理的状態又は別の形で、特別な物理的状態を検出及びラベリングの少なくとも一方をなすことに関する。
【００４６】
最後に、本発明は上記の種類の方法を使用して、少なくとも１枚のスマートカード、詳細には少なくとも１枚のスマートカードの制御ユニットにおいて、少なくとも１つの付加的な安全機能を実行することに関する。
【００４７】
上記で説明したように、本発明の開示内容は、多様な形態で有利に構成及び発展させることができる。その目的のために、一方では請求項１と請求項１１による特許請求の範囲に言及し、他方では、本発明の更なる構成、特徴及び利点について、図２から図４Ｂで示す実施の形態の例を参照しつつ、以下により詳細に記載する。
【発明を実施するための最良の形態】
【００４８】
図１から図４Ｂにおいて、同一もしくは同様の構成、構成要素、特徴については同じ参照番号を付与する。
【００４９】
図２は、図３に示す電子メモリモジュール１００（又は電子メモリ部品）を操作する方法の実施形態の一例を示す。この方法では、通常データを表す物理的状態Ｐは、誤り訂正コード即ちハミングコードを規定したマッピング機能Ａによってマッピングされる。
【００５０】
図２に示すように、物理領域における例外的もしくは特別な状態Ｓ、Ｌを検出して適切に対応することができるように、誤り訂正コードを拡張する。したがって、ユーザは、例えば例外的もしくは特別な状態「消去状態」を有するように物理的メモリ（セル）領域１０をプログラム又は書き込むことができる（→図２及び図４ＡのＳ）。この例外的もしくは特別な状態がその後も標準データで再書き込みされなかった場合には、同一メモリ領域１０におけるその後の読み出し操作（図２及び図４ＢのＬ）により、適切な例外的もしくは特別な場合が生じる。このことにより、ユーザは、通常のプログラミング又は書込み操作（→図２及び図４Ａの符号Ｓ）及び読み出し操作（→図２及び図４ＢのＬ）の論理的に正確なシーケンスを実行することとなる。
【００５１】
図２に示す実行例を使用して、例外的もしくは特別な状態の例として、紫外線（ＵＶ）を用い、例えばＥＰＲＯＭメモリモジュール又はＥＥＰＲＯＭメモリモジュールを無許可で外部から消去することを検出し、それに応じた反応を起こすことができる。
【００５２】
この実行例を変更或いはこの実行例に加えて、図２に示す実行例を用いて、例外的もしくは特別な状態を意図して生成することができ、前記状態がその後消去されればプリペイドカードの金銭取引の最終値が表示のみされる。
【００５３】
要するに、図２に示す方法に関して、誤り訂正コードを拡張して、例えば１つ以上の例外的もしくは特別な状態を検出することができる。誤り訂正コードは、誤りを訂正する必要のあるビットＫのレジスタへプログラム又は書き込むと共に、前記ビットＫのレジスタからユーザの「標準的な」データを読み出す。しかし、ユーザは、例外的もしくは特別な状態を、自身でプログラムないしは書き込むことを選択することができる。いずれの場合も、読み出し操作中に物理的状態Ｐにおける例外的もしくは特別な状態を発見した際に、そのことがユーザに対して、適切な信号により通知される。
【００５４】
半導体に基づく超小型電子メモリモジュール１００の図３で示す実施形態の例は、本発明によるメモルセル（マトリックス）１０を有するフラッシュメモリモジュールであり、ＨＷＰトラフの形態のドープＰ型受取基板２０に埋め込まれている。
【００５５】
このメモリセル（マトリックス）１０には、２つの外部ソース１２ａ，１２ｂ、中央ビットライン１４、ビットライン１４と第１ソース１２ａ又は第２ソース１２ｂとの間に配置されるワードライン１６、ビットライン１４とワードラインの間に位置する制御ゲート１８を設ける。
【００５６】
図示するメモリモジュール１００では、プログラムもしくは消去において、高い電圧が必要である。このことに関して、取り扱う最大電圧をできる限り低くしておくために、プログラミング電圧を正の部分と負の部分とに分ける。このようにすることで、メモリセル１０が形成されるドープｐ型受取基板２０を負電位に接続できる状況が生じる。
【００５７】
図４Ａおよび図４Ｂは、本発明によって設計された誤り訂正回路２００の実施形態の一例を示す。この誤り訂正回路２００は、図３に示す超小型電子メモリモジュール１００内に備えられて実行され、本発明によって誤り訂正コード、詳細にはハミングコードを用いて、メモリモジュール１００に対して起こり得る光の攻撃を検出するように意図される（→データ保全の目的で、特にセキュリティの目的で、局所的な検証を適宜行う）。このことに関連して、誤り訂正コード即ちハミングコードは、マッピング機能Ａ（図２及び図４Ｂ）によって規定される。
【００５８】
メモリ部品又はメモリモジュール１００において起こり得る照射による攻撃に対しては、自在に焦点を合わせることができないため、詳細にはメモリセル領域（＝メモリセルマトリックス１０）のサイズが小さいために、少なくとも１つの全バイトが、かかる光の攻撃にさらされることが想定される。バイトの全ビットが互いに近接して配置されている場合には、誤り訂正回路２００を用いて対応する照射攻撃を検出することができ、その費用も比較的少ない。
【００５９】
したがって、メモリセル領域１０における１ビットの誤りの訂正を可能にする誤り訂正コードとして選択されるハミングコードには、ハミング距離３、即ち各有効コードワード又はデータワードが少なくとも３つのビットにおいて任意の他のコードワード又はデータワードと異なることが必要である。ハミング距離３は、８ビットのコードワード或いは８ビットのデータワードＤ（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７）に対して、さらに少なくとも４つの冗長ビットＲ（Ｒ０，Ｒ１，Ｒ２，Ｒ３）が必要であることを意味する。
【００６０】
このことに関連して、図４Ｂに示す実施形態の例におけるハミングコードは、４つの冗長ビットＲ（Ｒ０，Ｒ１，Ｒ２，Ｒ３）を含めて、８ビットのコードワード或いは８ビットのデータワードＤ（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７）から得られた各有効１２ビットコードワード又は１２ビットデータワードが、少なくとも２つの設定ビット（＝「１」：状態「高」）と少なくとも２つの消去ビット（＝「０」：状態「低」）を含むように選択される。
【００６１】
したがって、各有効１２ビットのコードワード或いは１２ビットのデータワードは、バイトの全ビットが設定される（＝「１」）（「全て１の状態」Ｚ１として知られる；図４Ｂ参照）特別な状態、又はバイトの全ビットが消去される（＝「０」）（「全てゼロ状態」Ｚ０として知られる；図４Ｂ参照）特別な状態に対して最小ハミング距離２を有する。よって、１ビットの誤りを有するデータは、これらの例外的もしくは特別な状態Ｓ及びＬ（図２及び図４Ａ，Ｂ参照）とを明確に区別でき、状態Ｓ及びＬは、更なる物理的状態によって表現されると共にビットパターンに基づいて、いかなる場合にも検出される。
【００６２】
図４Ｂに示す誤り訂正コードを使用すると、全ビットが設定される（＝「１」）（「全て１の状態」として知られる）状態、又は全ビットが消去される（＝「０」）（「全て０の状態」として知られる）状態を無効な状態と解釈することができる。このようにデータの読み出し中に無効な状態が発生すると、例えば、メモリセル或いはメモリセル領域１０、又はセンスアンプ、又は完全に消去された（そして再プログラムされていない）メモリセルの照射等、攻撃がバイト全体に影響を与えることになる。
【００６３】
図４Ａ及び図４Ｂで示す誤り訂正回路２００の実施形態の例では、例外的もしくは特別な状態Ｓ及びＬ（図２、図４Ａ及び図４Ｂ参照）は、物理的に格納されたデータＰ（＝冗長ビットＲ＋データビットＤ）における１２倍の「ａｎｄ」操作及び１２倍の「ｎｏｒ」操作によって計算される。
【００６４】
詳細には、１２倍の「ａｎｄ」操作は、１２の入力を有する、即ち４つの冗長ビットＲ（Ｒ０，Ｒ１，Ｒ２，Ｒ３）に対する４つの入力と８つのデータビットＤ（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７）に対する８つの入力とを有する１２倍「ａｎｄ」ゲートＧ１の形態で実行される。同様に、１２倍の「ｎｏｒ」操作は、同様に１２の入力を有する、即ち４つの冗長ビットＲ（Ｒ０，Ｒ１，Ｒ２，Ｒ３）に対する４つの入力と８つのデータビットＤ（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７）に対する８つの入力とを有する１２倍「ｎｏｒ」ゲートＧ０の形態で実行される。
【００６５】
このことに関連して、図４Ａ及び図４Ｂで示す表現から、本発明によれば４つの冗長ビットＲ（Ｒ０，Ｒ１，Ｒ２，Ｒ３）と８つのデータビットＤ（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７）は共に、物理的格納ビット又は物理的実行ビット（＝物理的表現；図２参照）に対応しており、即ち、物理的状態Ｐは標準データを表す。
【００６６】
図２、図３、図４Ａ及び図４Ｂに示す実施の形態の例に関して、メモリモジュールを設計する当業者は、誤り訂正コード（図２参照）を生成する際、メモリモジュール１００（図３参照）のテスト容易性が拡張された誤り訂正回路２００（図４Ａ及び図４Ｂ参照）によって悪影響を受けないことを保証するように、特に注意する必要のあることを認知するであろう。これは、以下のように行われる：
【００６７】
テスト（⇔テストユニット又は多重化ユニットＭにおけるテストモードＴ；図４Ａ及び図４Ｂ参照）にも、全ビットが設定される（＝「１」）（「全て１の状態」Ｚ１として知られる；図４Ｂ参照）状態と、全ビットが消去される（＝「０」）（「全てゼロ状態」Ｚ０として知られる；図４Ｂ参照）状態とが必要であるため、テストモードではこれらの状態Ｚ１とＺ０の切り替えが必要である。このため、テストモードＴにおいて重要なビットパターンを正確に継続し、標準モードＮにおいて上述の要件を満たす誤り訂正コードが使用される：
テストモードＴ：
冗長ビットＲ３＝５番目のデータビットＤ７，Ｄ６，Ｄ５，Ｄ４，Ｄ１のパリティ
冗長ビットＲ２＝５番目のデータビットＤ７，Ｄ６，Ｄ３，Ｄ２，Ｄ０のパリティ
冗長ビットＲ１＝５番目のデータビットＤ７，Ｄ５，Ｄ４，Ｄ３，Ｄ０のパリティ
冗長ビットＲ０＝５番目のデータビットＤ６，Ｄ４，Ｄ３，Ｄ２，Ｄ１のパリティ
標準モードＮ：
冗長ビットＲ３＝５番目のデータビットＤ７，Ｄ６，Ｄ５，Ｄ４，Ｄ１の否定パリティ
冗長ビットＲ２＝５番目のデータビットＤ７，Ｄ６，Ｄ３，Ｄ２，Ｄ０の否定パリティ
冗長ビットＲ１＝５番目のデータビットＤ７，Ｄ５，Ｄ４，Ｄ３，Ｄ０の否定パリティ
冗長ビットＲ０＝５番目のデータビットＤ６，Ｄ４，Ｄ３，Ｄ２，Ｄ１の否定パリティ
【００６８】
超小型電子メモリモジュール１００（図３参照）を用いて、詳細にはそのメモリセル（或いはメモリセルマトリックス）１０を使用して、そして超小型電子メモリモジュール１００内に統合され実行される誤り訂正回路２００（図４Ａと図４Ｂ参照）を使用して、図２に示す方法は以下のように実行できる：
【００６９】
図４Ａに示す例では、プログラミング或いは書込み操作Ｓの間に、冗長ビットを計算及び決定の少なくとも一方をなすために設けられる計算ユニットＣにより、ユーザ表現Ｋ（＝実際にはデータビットＤ：Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７）に対応するユーザデータ（この時点では未修正である）に対する付加的な必要ビットについて、まず計算及び決定の少なくとも一方がなされる。
【００７０】
幅４の第１データバスＢ１を介して導かれる、これらの付加的な必要ビットは、
−標準モードＮでは、
・標準モードＮに対して提供される多重化ユニットＭの入力ＥＮの上流に接続される反転ユニットＩにより反転、即ち否定され、
・入力ＥＮを介して多重化ユニットＭに導かれ、また
−テストモードＴでは、
・反転、即ち否定されず、また
・テストモードＴに対して提供される前記多重化ユニットＭの入力ＥＴを介して多重化ユニットＭに導かれ、
そして冗長ビットＲ：Ｒ０，Ｒ１，Ｒ２，Ｒ３として多重化ユニットＭに送られる。
【００７１】
これらの冗長ビットＲが幅８の第２データバスＢ２を介して導かれたユーザデータＤと結合した後、この結合データは物理データＰとして格納される。
【００７２】
図４Ｂに示す読み出し操作Ｌの間に、幅４の第１データバスＢ１’を介して４つの冗長ビットＲ：Ｒ０，Ｒ１，Ｒ２，Ｒ３が供給される多重化ユニットＭ（図４Ｂ参照）は、
−テストモードＴでは否定されない冗長ビット、及び
−標準モードＮでは否定された冗長ビット
と切り替わり、多重化ユニットＭの下流に接続される訂正ユニットＵ（図４Ｂ参照）に送られる；このため、反転ユニットＩ（図４Ｂ参照）は、標準モードＮに対して提供される多重化ユニットＭの入力ＥＮの上流に接続される。その結果、物理的に格納された冗長ビットは、
−テストモードＴでは直接、また
−標準モードＮでは「再度反転して」
と切り替えられて、多重化ユニットＭにより訂正ユニットＵに送られる。
【００７３】
換言すれば、上記は読み出し操作Ｌに関して、反転ユニットＩと多重化ユニットＭによる反転が逆転されることを意味する；テストモードＴと標準モードＮを全く「認知」しない訂正ユニットＵは、幅８の第２データバスＢ２’を介して到着すると共に訂正ユニットＵに存在するデータＤ（＝物理的に格納されるデータビットＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７）から予想冗長ビット（書込み操作の場合：図４Ａ参照）について計算及び決定の少なくとも一方を行い、（テスト又は標準）モードには関係ない前記予想冗長ビットを、多重化ユニットＭにより切り替えられた読出し冗長ビットＲと比較する。前記読出し冗長ビットＲは、テストモードＴでは否定されず、標準モードＮでは否定される。この比較から、ハミングコードのケースで通例であるように、任意の誤りビットを直接突き止めることができるため、訂正ユニットＵによる直接の訂正が可能である。
【００７４】
結果的に、ユーザが利用可能な（誤りが）訂正されたデータＫ、すなわち論理的に読み出されたビット（＝ユーザ表現； 図２、図４Ａ及び図４Ｂ参照）は多重化ユニットＭの下流に接続される訂正ユニットＵから出る。本発明では反転ユニットＩ及び多重化ユニットＭを付加することにより、従来の誤り訂正回路を限定的且つ簡易に拡張することで、所望の結果が達成される。
【図面の簡単な説明】
【００７５】
【図１】物理的に実行されるビットとユーザが利用するビットとを誤り訂正コードのマッピング機能Ａが仲介しており、後者のビットには誤りを訂正する必要のある箇所がある、従来技術による従来の接続状態を示す概略ブロック線図。
【図２】本発明による１つ以上の例外的もしくは特別な状態を検出するための、図１の誤り訂正コードを拡張した実施の形態の一例を示す概略ブロック線図。
【図３】本発明による超小型電子メモリ部品又はメモリモジュールの実施の形態の一例を示す概略断面図（構成、構成要素、特徴を明確且つ明瞭にするために、実物大では示していない）。
【図４Ａ】図４Ａは、プログラミング又は書き込み操作に含まれる本発明による誤り訂正回路（起こり得る攻撃を検出するように変更されている）の部分の実施の形態の一例を示す概略ブロック線図。
【図４Ｂ】図４Ｂは、読み出し操作に含まれる本発明による誤り訂正回路（起こり得る攻撃を検出するように変更されている）の部分の実施の形態の一例を示す概略ブロック線図。
【符号の説明】
【００７６】
１００  電子メモリ部品又はメモリモジュール、詳細には超小型電子メモリ部品又はメモリモジュール
１０  メモリセル領域又はメモリセルマトリックス
１２ａ  第１ソース
１２ｂ  第２ソース
１４  ビットライン
１６  ワードライン
１８  制御ゲート
２０  受取基板
２００  誤り訂正回路
Ａ  誤り訂正コードのマッピング機能
Ｂ１  プログラミング又は書込み操作Ｓに対する、詳細にはバス幅４の第１のデータバス
Ｂ２  プログラミング又は書込み操作Ｓに対する、詳細にはバス幅８の第２のデータバス
Ｂ１’  読み出し操作Ｌに対する、詳細にはバス幅４の第１のデータバス
Ｂ２’  読み出し操作Ｌに対する、詳細にはバス幅８の第２のデータバス
Ｃ  詳細には冗長ビットを計算及び決定の少なくとも一方をなすための計算ユニット
Ｄ  ８データビット
Ｄ０  ゼロデータビット
Ｄ１  第１データビット
Ｄ２  第２データビット
Ｄ３  第３データビット
Ｄ４  第４データビット
Ｄ５  第５データビット
Ｄ６  第６データビット
Ｄ７  第７データビット
ＥＮ  標準モードＮに対して提供される多重化ユニットＭの入力
ＥＴ  テストモードＴに対して提供される多重化ユニットＭの入力
Ｇ０  １２倍「ｎｏｒ」ゲート
Ｇ１  １２倍「ａｎｄ」ゲート
Ｉ    反転ユニット
Ｋ  ユーザ表現、詳細には訂正データ、即ち訂正ビット又は論理的に読み出されたビット
Ｌ  読み出し操作：ユーザへの信号（第２の例外的もしくは特別な状態）
Ｍ  多重化ユニット
Ｎ  標準モード
Ｐ  物理的表現：物理的ビット又は物理的に格納されたビット
Ｒ  ４つの冗長ビット
Ｒ０  ゼロ冗長ビット
Ｒ１  第１冗長ビット
Ｒ２  第２冗長ビット
Ｒ３  第３冗長ビット
Ｓ  ユーザによるプログラミング又は書込み操作（第１の例外的もしくは特別な状態）
Ｔ  テストモード
Ｕ  訂正ユニット
Ｚ０  全てゼロの状態、即ちバイトの全ビットが消去（＝「０」）される状態
Ｚ１  全て１の状態、即ちバイトの全ビットが設定（＝「１」）される状態
【図１】
2006507611.tif 000003
【図２】
2006507611.tif 000004
【図３】
2006507611.tif 000005
【図４】
2006507611.tif 000006
【国際調査報告】
2006507611.tif 000007
2006507611.tif 000008
2006507611.tif 000009