(57)【要約】【課題】  【解決手段】  デジタル補正集積回路およびデジタルアナログコンバータは、デジタルアナログコンバータ（ＤＡＣ）と、デジタル補正回路であって、前記デジタルアナログコンバータの伝達関数の所定のエンドポイント係数を格納するメモリと、前記エンドポイント係数を前記ＤＡＣへの入力信号に適用して前記ＤＡＣおよび／またはアナログ信号チェーンのエンドポイントを調整する算術論理演算ユニットとを含むデジタル補正回路とを含む。
2006500866.tif 000002
【特許請求の範囲】
【請求項１】
プログラム可能なデジタル補正集積回路およびデジタルアナログコンバータであって、
デジタルアナログコンバータ（ＤＡＣ）と、
デジタル補正回路であって、前記デジタルアナログコンバータの伝達関数の所定のエンドポイント係数を格納するメモリと、前記エンドポイント係数を前記ＤＡＣへの入力信号に適用して前記ＤＡＣのエンドポイントを調整する算術論理演算ユニットとを含むデジタル補正回路と
を有するプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータ。
【請求項２】
請求項１のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記エンドポイント係数は、オフセット係数およびゲイン係数を含むものである。
【請求項３】
請求項２のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記算術論理演算ユニットは、ＤＡＣ入力を前記ゲイン係数で乗算する乗算回路と、前記オフセット係数を前記入力信号に加算する加算回路とを有する演算回路を含むものである。
【請求項４】
請求項３のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記演算回路は、前記ＤＡＣ入力と前記ゲイン係数との積を前記オフセット係数に加算する前に、前記積を除算する除算回路を含むものである。
【請求項５】
請求項３のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記演算回路は、前記ゲイン係数が前記ＤＡＣ入力で乗算される前に、第２の定数を前記ゲイン係数に加算する第２の加算器を含むものである。
【請求項６】
請求項１のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記エンドポイント係数は、ゼロスケール係数およびフルスケール係数を含むものである。
【請求項７】
請求項６のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記算術論理演算ユニットは、演算回路であって、代数的にゼロスケール出力および理想的な出力をカウントしたものを最下位ビット（ＬＳＢ）値で正規化して前記ゼロスケール係数を取得し、フルスケール出力と理想的な出力とを加算したものをＬＳＢで正規化して前記フルスケール係数を取得し、前記ゼロスケール係数および前記フルスケール係数を前記ＤＡＣへの入力信号へ適用する演算回路を含むものである。
【請求項８】
請求項１のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあるものである。
【請求項９】
請求項８のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路内にあるものである。
【請求項１０】
請求項８のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路外にあるものである。
【請求項１１】
請求項８のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、ユーザーアクセス可能なプログラム可能メモリである。
【請求項１２】
デジタル補正集積回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システムであって、
デジタルアナログコンバータ（ＤＡＣ）と、
前記ＤＡＣに応答するアナログ信号回路と、
デジタル補正回路であって、前記ＤＡＣの伝達関数の所定のエンドポイント係数を格納するメモリと、前記エンドポイント係数を前記ＤＡＣへの入力信号に適用して前記ＤＡＣおよび前記アナログ信号回路のエンドポイントを調整する算術論理演算ユニットとを含むデジタル補正回路と
を有する、デジタル補正集積回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システム。
【請求項１３】
請求項１２のデジタル補正集積回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システムにおいて、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあるものである。
【請求項１４】
請求項１３のデジタル補正集積回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システムにおいて、前記メモリは、前記デジタル補正回路内にあるものである。
【請求項１５】
請求項１３のデジタル補正集積回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システムにおいて、前記メモリは、前記デジタル補正回路外にあるものである。
【請求項１６】
請求項１３のデジタル補正集積回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システムにおいて、前記メモリは、ユーザーアクセス可能なプログラム可能メモリである。
【請求項１７】
プログラム可能なデジタル補正集積回路およびデジタルアナログコンバータであって、
デジタルアナログコンバータ（ＤＡＣ）と、
デジタル補正回路であって、前記デジタルアナログコンバータ（ＤＡＣ）の所定のオフセット係数およびゲイン係数を格納するメモリと、前記ＤＡＣのゲインおよびオフセットを調整するための、前記ＤＡＣ入力を前記ゲイン係数で乗算する乗算回路と、前記オフセット係数を前記入力信号に加算する加算回路とを有する演算回路を含む算術論理演算ユニットとを含むデジタル補正回路と
を有するプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータ。
【請求項１８】
請求項１７のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記演算回路は、前記ＤＡＣ入力と前記ゲイン係数との積を前記オフセット係数に加算する前に、前記積を除算する除算回路を含むものである。
【請求項１９】
請求項１７のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記演算回路は、前記ゲイン係数が前記ＤＡＣ入力で乗算される前に、第２の定数を前記ゲイン係数に加算する第２の加算器を含むものである。
【請求項２０】
請求項１７のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあるものである。
【請求項２１】
請求項１８のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路内にあるものである。
【請求項２２】
請求項１８のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路外にあるものである。
【請求項２３】
請求項１８のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、ユーザーアクセス可能なプログラム可能メモリである。
【請求項２４】
デジタル補正集積回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システムであって、
デジタルアナログコンバータ（ＤＡＣ）と、
前記ＤＡＣに応答するアナログ信号回路と、
デジタル補正回路であって、前記ＤＡＣおよび前記アナログ信号回路の所定のオフセット係数およびゲイン係数を格納するメモリと、前記ＤＡＣおよび前記アナログ信号回路のゲインおよびオフセットを調整するための、前記ＤＡＣ入力を前記ゲイン係数で乗算する乗算回路と、前記オフセット係数を前記入力信号に加算する加算回路とを有する演算回路を含む算術論理演算ユニットとを含むデジタル補正回路と
を有する、デジタル補正集積回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システム。
【請求項２５】
請求項２４のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記演算回路は、前記ＤＡＣ入力と前記ゲイン係数との積を前記オフセット係数に加算する前に、前記積を除算する除算回路を含むものである。
【請求項２６】
請求項２４のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記演算回路は、前記ゲイン係数が前記ＤＡＣ入力で乗算される前に、第２の定数を前記ゲイン係数に加算する第２の加算器を含むものである。
【請求項２７】
請求項２４のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあるものである。
【請求項２８】
請求項２４のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路内にあるものである。
【請求項２９】
請求項２４のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路外にあるものである。
【請求項３０】
請求項２４のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、ユーザーアクセス可能なプログラム可能メモリである。
【請求項３１】
プログラム可能なデジタル補正集積回路およびデジタルアナログコンバータであって、
デジタルアナログコンバータ（ＤＡＣ）と、
デジタル補正回路であって、前記デジタルアナログコンバータ（ＤＡＣ）の所定のゼロスケール係数およびフルスケール係数を格納するメモリと、演算回路であって、代数的にゼロスケール出力および理想的な出力を加算し最下位ビット（ＬＳＢ）値で正規化して前記ゼロスケール係数を取得し、フルスケール出力と理想的な出力とを加算したものをＬＳＢで正規化して前記フルスケール係数を取得し、前記ＤＡＣの前記ゼロスケールおよび前記フルスケールを調整するため、前記ゼロスケール係数および前記フルスケール係数を前記ＤＡＣへの入力信号へ適用する演算回路を含む算術論理演算ユニットとを含むデジタル補正回路と
を有するプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータ。
【請求項３２】
請求項３１のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあるものである。
【請求項３３】
請求項３２のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路内にあるものである。
【請求項３４】
請求項３２のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路外にあるものである。
【請求項３５】
請求項３２のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、ユーザーアクセス可能なプログラム可能メモリである。
【請求項３６】
デジタル補正集積回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システムであって、
デジタルアナログコンバータ（ＤＡＣ）と、
前記ＤＡＣに応答するアナログ／混合信号回路と、
デジタル補正回路であって、前記ＤＡＣおよび前記アナログ信号回路の所定のゼロスケール係数およびフルスケール係数を格納するメモリと、演算回路であって、代数的にゼロスケール出力および理想的な出力を加算し最下位ビット（ＬＳＢ）値で正規化して前記ゼロスケール係数を取得し、フルスケール出力と理想的な出力とを加算したものをＬＳＢで正規化して前記フルスケール係数を取得し、前記ＤＡＣおよび前記アナログ信号回路の前記ゼロスケールオフセットおよび前記フルスケールオフセットを調整するため、前記ゼロスケール係数および前記フルスケール係数を前記ＤＡＣへの入力信号へ適用する演算回路を含む算術論理演算ユニットとを含むデジタル補正回路と
を有する、デジタル補正集積回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システム。
【請求項３７】
請求項３６のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあるものである。
【請求項３８】
請求項３７のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路内にあるものである。
【請求項３９】
請求項３７のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路外にあるものである。
【請求項４０】
請求項３７のプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、ユーザーアクセス可能なプログラム可能メモリである。
【請求項４１】
デジタル補正集積回路およびデジタルアナログコンバータであって、
デジタルアナログコンバータ（ＤＡＣ）と、
デジタル補正回路であって、前記デジタルアナログコンバータの伝達関数の所定のエンドポイント誤差補数を格納するメモリと、前記エンドポイント誤差補数を前記ＤＡＣへの入力信号に適用して前記ＤＡＣのエンドポイント誤差を補正する算術論理演算ユニットとを含むデジタル補正回路と
を有するデジタル補正集積回路およびデジタルアナログコンバータ。
【請求項４２】
請求項４１のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記エンドポイント誤差補数は、オフセット誤差係数およびゲイン誤差係数を含むものである。
【請求項４３】
請求項４２のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記算術論理演算ユニットは、ＤＡＣ入力を前記ゲイン誤差係数で乗算する乗算回路と、前記オフセット誤差係数を前記入力信号に加算する加算回路とを有する演算回路を含むものである。
【請求項４４】
請求項４１のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記エンドポイント誤差補数は、ゼロスケール誤差係数およびフルスケール誤差係数を含むものである。
【請求項４５】
請求項４４のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記算術論理演算ユニットは、演算回路であって、代数的にゼロスケール出力および理想的な出力をカウントしたものを最下位ビット（ＬＳＢ）値で正規化して前記ゼロスケール誤差係数を取得し、フルスケール出力と理想的な出力とを加算したものをＬＳＢで正規化して前記フルスケール誤差係数を取得し、前記ゼロスケール誤差係数および前記フルスケール誤差係数を前記ＤＡＣへの入力信号へ適用する演算回路を含むものである。
【請求項４６】
請求項４１のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあるものである。
【請求項４７】
請求項４６のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路内にあるものである。
【請求項４８】
請求項４６のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路外にあるものである。
【請求項４９】
請求項４６のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、ユーザーアクセス可能なプログラム可能メモリである。
【請求項５０】
デジタル補正集積回路およびデジタルアナログコンバータを含むデジタル補正システムであって、
デジタルアナログコンバータ（ＤＡＣ）と、
前記ＤＡＣに応答するアナログ信号回路と、
デジタル補正回路であって、前記ＤＡＣの伝達関数の所定のエンドポイント誤差補数を格納するメモリと、前記エンドポイント誤差補数を前記ＤＡＣへの入力信号に適用して前記ＤＡＣおよび前記アナログ信号回路のエンドポイント誤差を補正する算術論理演算ユニットとを含むデジタル補正回路と
を有する、デジタル補正集積回路およびデジタルアナログコンバータを含むデジタル補正システム。
【請求項５１】
請求項５０のデジタル補正集積回路およびデジタルアナログコンバータを含むデジタル補正システムにおいて、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあるものである。
【請求項５２】
請求項５１のデジタル補正集積回路およびデジタルアナログコンバータを含むデジタル補正システムにおいて、前記メモリは、前記デジタル補正回路内にあるものである。
【請求項５３】
請求項５１のデジタル補正集積回路およびデジタルアナログコンバータを含むデジタル補正システムにおいて、前記メモリは、前記デジタル補正回路外にあるものである。
【請求項５４】
請求項５１のデジタル補正集積回路およびデジタルアナログコンバータを含むデジタル補正システムにおいて、前記メモリは、ユーザーアクセス可能なプログラム可能メモリである。
【請求項５５】
デジタル補正集積回路およびデジタルアナログコンバータであって、
デジタルアナログコンバータ（ＤＡＣ）と、
デジタル補正回路であって、前記デジタルアナログコンバータ（ＤＡＣ）の所定のオフセット誤差係数およびゲイン誤差係数を格納するメモリと、前記ＤＡＣのゲイン誤差およびオフセット誤差を補正するための、前記ＤＡＣ入力を前記ゲイン誤差係数で乗算する乗算回路と、前記オフセット誤差係数を前記入力信号に加算する加算回路とを有する演算回路を含む算術論理演算ユニットとを含むデジタル補正回路と
を有するデジタル補正集積回路およびデジタルアナログコンバータ。
【請求項５６】
請求項５５のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあるものである。
【請求項５７】
請求項５６のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路内にあるものである。
【請求項５８】
請求項５５のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路外にあるものである。
【請求項５９】
請求項５５のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、ユーザーアクセス可能なプログラム可能メモリである。
【請求項６０】
デジタル補正集積回路およびデジタルアナログコンバータを含むデジタル補正システムであって、
デジタルアナログコンバータ（ＤＡＣ）と、
前記ＤＡＣに応答するアナログ信号回路と、
デジタル補正回路であって、前記ＤＡＣおよび前記アナログ信号回路の所定のオフセット誤差係数およびゲイン誤差係数を格納するメモリと、前記ＤＡＣおよび前記アナログ信号回路のゲイン誤差およびオフセット誤差を補正するための、前記ＤＡＣ入力を前記ゲイン誤差係数で乗算する乗算回路と、前記オフセット誤差係数を前記入力信号に加算する加算回路とを有する演算回路を含む算術論理演算ユニットとを含むデジタル補正回路と
を有する、デジタル補正集積回路およびデジタルアナログコンバータを含むデジタル補正システム。
【請求項６１】
請求項６０のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあるものである。
【請求項６２】
請求項６１のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路内にあるものである。
【請求項６３】
請求項６１のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路外にあるものである。
【請求項６４】
請求項６１のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、ユーザーアクセス可能なプログラム可能メモリである。
【請求項６５】
デジタル補正集積回路およびデジタルアナログコンバータであって、
デジタルアナログコンバータ（ＤＡＣ）と、
デジタル補正回路であって、前記デジタルアナログコンバータ（ＤＡＣ）の所定のゼロスケール誤差係数およびフルスケール誤差係数を格納するメモリと、演算回路を含む算術論理演算ユニットであって、前記演算回路は、代数的にゼロスケール出力および理想的な出力を加算し最下位ビット（ＬＳＢ）値で正規化して前記ゼロスケール誤差係数を取得し、フルスケール出力と理想的な出力とを加算したものをＬＳＢで正規化して前記フルスケール誤差係数を取得し、前記ＤＡＣの前記ゼロスケール誤差および前記フルスケール誤差を補正するため、前記ゼロスケール誤差係数および前記フルスケール誤差係数を前記ＤＡＣへの入力信号へ適用する、算術論理演算ユニットとを含むデジタル補正回路と
を有するデジタル補正集積回路およびデジタルアナログコンバータ。
【請求項６６】
請求項６５のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあるものである。
【請求項６７】
請求項６６のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路内にあるものである。
【請求項６８】
請求項６６のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路外にあるものである。
【請求項６９】
請求項６６のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、ユーザーアクセス可能なプログラム可能メモリである。
【請求項７０】
デジタル補正集積回路およびデジタルアナログコンバータを含むデジタル補正システムであって、
デジタルアナログコンバータ（ＤＡＣ）と、
前記ＤＡＣに応答するアナログ／混合信号回路と、
デジタル補正回路であって、前記ＤＡＣおよび前記アナログ信号回路の所定のゼロスケール誤差係数およびフルスケール誤差係数を格納するメモリと、演算回路であって、代数的にゼロスケール出力および理想的な出力を加算し最下位ビット（ＬＳＢ）値で正規化して前記ゼロスケール誤差係数を取得し、フルスケール出力と理想的な出力とを加算したものをＬＳＢで正規化して前記フルスケール誤差係数を取得し、前記ＤＡＣおよび前記アナログ信号回路の前記ゼロスケールオフセット誤差および前記フルスケールオフセット誤差を補正するため、前記ゼロスケール誤差係数および前記フルスケール誤差係数を前記ＤＡＣへの入力信号へ適用する演算回路を含む算術論理演算ユニットとを含むデジタル補正回路と
を有する、デジタル補正集積回路およびデジタルアナログコンバータを含むデジタル補正システム。
【請求項７１】
請求項７０のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあるものである。
【請求項７２】
請求項７１のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路内にあるものである。
【請求項７３】
請求項７１のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、前記デジタル補正回路外にあるものである。
【請求項７４】
請求項７１のデジタル補正集積回路およびデジタルアナログコンバータにおいて、前記メモリは、ユーザーアクセス可能なプログラム可能メモリである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＡＣ伝達関数のエンドポイントを調整、修正、変調、または補正するための、デジタル補正集積回路およびデジタルアナログコンバータ（ＤＡＣ）に関する。
【０００２】
関連する出願
本出願は、２００２年１１月４日（ＡＤ−３３２Ｊ）出願済み米国仮出願第６０／４１３，９０９号、Ｄｅｍｐｓｅｙらの表題ＤＩＧＩＴＡＬ−ＴＯ−ＡＮＡＬＯＧ  ＣＯＮＶＥＲＴＥＲ  ＳＹＳＴＥＭ  ＣＡＬＩＢＲＡＴＩＯＮ、および２００２年９月２７日出願済み米国仮出願第６０，４１４，１６６号、Ｄｅｍｐｓｅｙらの表題ＤＩＧＩＴＡＬ−ＴＯ−ＡＮＡＬＯＧ  ＣＯＮＶＥＲＴＥＲ  ＣＡＬＩＢＲＡＴＩＯＮ  ＡＲＣＨＩＴＥＣＴＵＲＥ  &  ＳＣＨＥＭＥに対して優先権を主張するものである。
【背景技術】
【０００３】
ゼロスケール、フルスケール、またはゲインおよびオフセットなどのＤＡＣエンドポイントの調整と制御が、多くの状況において望まれている。その、より重要な用途の１つがエンドポイント誤差補正であり、これは、ゼロスケールおよびフルスケールの誤差と、ゲインおよびオフセットの誤差との補正である。
【０００４】
デジタルアナログコンバータ（ＤＡＣ）の伝達関数エンドポイント誤差、例えば、ゼロスケールおよびフルスケールの誤差と、オフセットおよびゲインの誤差とは、これまで（ＤＡＣ）精度に影響を及ぼす問題になってきた。このような誤差を低減するこれまでの試みでは、抵抗だけに適用され特殊なハードウェアとウエハー製造技術とを必要とするレーザートリミングなどが行われてきており、これが著しくコストを上げている。別のアプローチに混合信号（アナログ／デジタル）補正があるが、その結果は高リスクで、性能が制限され、信頼性が落ちる。それは極めてコスト高である。一般的なアプローチの１つは、最適で望ましい名目上の結果が得られるよう設計を行うことである。しかし、より高い精度が望まれるほどコスト高になる。すなわち、より精密な設計と生産が必要になるほど、ソフトウェアおよび／または回路の追加と、より高価な製造技術とが必要になる。また、ＤＡＣと、その先行参照経路および後続回路アナログチェーン（すなわちアナログ信号チェーン）とを含むシステムにおけるこのような誤差の補正では、システムソフトウェアに追加で統合される高度に精確な集積回路または補正システムのいずれかの手順で、上記以上の複雑度と費用とが要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、本発明の目的は、改善されたプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータ（ＤＡＣ）を提供することにより、ＤＡＣの伝達関数およびエンドポイントを調整することである。
【０００６】
本発明の更なる目的は、低コストおよび複雑度を維持しつつ、精度および性能を提供する改善されたプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータ（ＤＡＣ）を提供することである。
【０００７】
本発明の更なる目的は、完全にデジタルでより廉価なアプローチを採用した、改善されたプログラム可能なデジタル補正集積回路を提供することである。
【０００８】
本発明の更なる目的は、ＤＡＣだけでなく、それに付随するアナログ回路においてもエンドポイントを調整できる改善されたプログラム可能なデジタル補正集積回路を提供することである。
【０００９】
本発明の更なる目的は、マイクロコントローラ、ＤＳＰ、およびＣＰＵなど外部制御回路の需要を軽減する改善されたプログラム可能なデジタル補正集積回路を提供することである。
【００１０】
本発明の更なる目的は、ゼロスケールおよびフルスケールと、ゲインおよびオフセットとを調整できる改善されたプログラム可能なデジタル補正集積回路を提供することである。
【００１１】
本発明の更なる目的は、ＤＡＣの伝達関数のエンドポイント誤差を補正する改善されたデジタル補正集積回路およびデジタルアナログコンバータ（ＤＡＣ）を提供することである。
【００１２】
本発明の異なる他の目的は、低コストおよび複雑度を維持しつつ、より優れた精度および性能を提供する改善されたデジタル補正集積回路およびデジタルアナログコンバータ（ＤＡＣ）を提供することである。
【００１３】
本発明の更なる目的は、完全にデジタルでより廉価なアプローチを採用した、改善されたデジタル補正集積回路を提供することである。
【００１４】
本発明の更なる目的は、ＤＡＣだけでなく、それに付随するアナログ回路においても誤差を軽減できる改善されたデジタル補正集積回路を提供することである。
【００１５】
本発明の更なる目的は、マイクロコントローラ、ＤＳＰ、およびＣＰＵなど外部制御回路の需要を軽減する改善されたデジタル補正集積回路を提供することである。
【００１６】
本発明の更なる目的は、ゼロスケール誤差およびフルスケール誤差と、ゲイン誤差およびオフセット誤差とを補正できる改善されたデジタル補正集積回路を提供することである。  
【課題を解決するための手段】
【００１７】
本発明は、補正ユニットをＤＡＣと一体化して、このＤＡＣの伝達関数のエンドポイント係数、例えばゲイン係数とオフセット係数、およびゼロスケール係数とフルスケール係数をデジタルでこのＤＡＣに提供することにより、単純かつ安価でありながらより精確なＤＡＣが実現できるという知見に基づいている。ここで、これらの係数は、前記補正回路上か、前記補正回路および前記ＤＡＣの双方を載置するチップ上かで外部にも内部にも格納でき、前記ＤＡＣのエンドポイントまたは前記ＤＡＣのエンドポイントの調整用、およびこのＤＡＣに関連付けられた前記アナログ回路のエンドポイントの調整用に適用でき、さらに前記メモリは、前記ＤＡＣおよび／または付随するアナログ回路を製造後に誤差補正プログラミングするためユーザーアクセス可能にすることができる。
【００１８】
本発明は、プログラム可能なデジタル補正集積回路およびデジタルアナログコンバータであって、デジタルアナログコンバータ（ＤＡＣ）と、デジタル補正回路であって、前記デジタルアナログコンバータの伝達関数の所定のエンドポイント係数を格納するメモリと、前記エンドポイント係数を前記ＤＡＣへの入力信号に適用して前記ＤＡＣのエンドポイントを調整する算術論理演算ユニットとを含むデジタル補正回路とを含む、プログラム可能なデジタル補正集積回路およびデジタルアナログコンバータを特徴とする。
【００１９】
好適な実施形態では、前記エンドポイント係数は、前記オフセット係数および前記ゲイン係数を含んでよい。前記算術論理演算ユニットは、演算回路であって、ＤＡＣ入力を前記ゲイン係数で乗算する乗算回路と、前記オフセット係数をこの入力信号に加算する加算回路とを有する演算回路を含んでよい。前記エンドポイント係数は、前記ゼロスケール係数および前記フルスケール係数を含んでよい。前記算術論理演算ユニットは、演算回路であって、代数的にゼロスケール出力および理想的な出力を使用し、これらを最下位ビット（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ、略称ＬＳＢ）値について正規化して前記ゼロスケール係数を取得し、フルスケール出力と理想的な出力とを加算したものをＬＳＢについて正規化して前記フルスケール係数を取得し、前記ゼロスケール係数および前記フルスケール係数を前記ＤＡＣへの入力信号へ適用する演算回路を含んでよい。前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあってよい。前記メモリは、前記デジタル補正回路内にあってよい。このメモリは、前記デジタル補正回路外にあってもよい。このメモリは、ユーザーアクセス可能なプログラム可能メモリであってよい。
【００２０】
本発明はまた、デジタル補正集積回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システムであって、デジタルアナログコンバータ（ＤＡＣ）と、前記ＤＡＣに応答するアナログ信号回路とを含む、デジタル補正集積回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システムを特徴とする。デジタル補正回路は、前記ＤＡＣの伝達関数の所定のエンドポイント係数を格納するメモリを含み、また前記エンドポイント係数を前記ＤＡＣへの入力信号に適用して前記ＤＡＣおよび前記アナログ信号回路のエンドポイント係数を補正する算術論理演算ユニットを含む。
【００２１】
好適な実施形態では、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあってよい。前記メモリは、前記デジタル補正回路内にあっても、あるいは前記デジタル補正回路外にあってもよい。このメモリは、ユーザーアクセス可能なプログラム可能メモリであってよい。
【００２２】
本発明はまた、プログラム可能なデジタル補正集積回路およびデジタルアナログコンバータであって、デジタルアナログコンバータと、デジタル補正回路であって、前記デジタルアナログコンバータ（ＤＡＣ）の所定のオフセット係数およびゲイン係数を格納するメモリと、前記ＤＡＣのゲイン誤差およびオフセット誤差を調整するための、前記ＤＡＣ入力を前記ゲイン係数で乗算する乗算回路と、前記オフセット係数を前記入力信号に加算する加算回路とを有する演算回路を含む算術論理演算ユニットとを含むデジタル補正回路とを含む、プログラム可能なデジタル補正集積回路およびデジタルアナログコンバータを特徴とする。
【００２３】
好適な実施形態では、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあってよい。前記メモリは、前記デジタル補正回路内にあっても、あるいは前記デジタル補正回路外にあってもよい。このメモリは、ユーザーアクセス可能なプログラム可能メモリであってよい。
【００２４】
本発明はまた、デジタル補正集積回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システムであって、デジタルアナログコンバータ（ＤＡＣ）と、前記ＤＡＣに応答するアナログ信号回路とを含む、デジタル補正集積回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システムを特徴とする。デジタル補正回路は、前記ＤＡＣおよび前記アナログ信号回路の所定のオフセット係数およびゲイン係数を格納するメモリを含み、また前記ＤＡＣおよび前記アナログ信号回路のゲインおよびオフセットを調整するための、前記ＤＡＣ入力を前記ゲイン係数で乗算する乗算回路と、前記オフセット係数を前記入力信号に加算する加算回路とを有する演算回路を含む算術論理演算ユニットを含む。
【００２５】
好適な実施形態では、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあってよい。前記メモリは、前記デジタル補正回路内にあっても、あるいはその外部にあってもよい。このメモリは、ユーザーアクセス可能なプログラム可能メモリであってよい。
【００２６】
本発明は、プログラム可能なデジタル補正集積回路およびデジタルアナログコンバータであって、デジタルアナログコンバータ（ＤＡＣ）と、デジタル補正回路であって、前記デジタルアナログコンバータＤＡＣの所定のゼロスケール係数およびフルスケール係数を格納するメモリと、演算回路であって、代数的にゼロスケール出力および理想的な出力を加算し最下位ビット（ＬＳＢ）値で正規化して前記ゼロスケール係数を取得し、フルスケール出力と理想的な出力とを加算したものをＬＳＢで正規化して前記フルスケール係数を取得し、前記ＤＡＣの前記ゼロスケールおよび前記フルスケールを調整するため、前記ゼロスケール係数および前記フルスケール係数を前記ＤＡＣへの入力信号へ適用する演算回路を含む算術論理演算ユニットとを含むデジタル補正回路とを含むプログラム可能なデジタル補正集積回路およびデジタルアナログコンバータも特徴とする。
【００２７】
好適な実施形態では、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にある。前記メモリは、前記デジタル補正回路内にあっても、あるいはその外部にあってもよく、このメモリはユーザーアクセス可能なプログラム可能メモリであってよい。
【００２８】
本発明はまた、デジタル補正集積回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システムであって、デジタルアナログコンバータ（ＤＡＣ）と、前記ＤＡＣに応答するアナログ信号回路とを含む、デジタル補正集積回路およびデジタルアナログコンバータを含むプログラム可能なデジタル補正システムを特徴とする。デジタル補正回路は、前記ＤＡＣおよび前記アナログ信号回路の所定のゼロスケール係数およびフルスケール係数を格納するメモリと、演算回路であって、代数的にゼロスケール出力および理想的な出力を加算し最下位ビット（ＬＳＢ）値で正規化して前記ゼロスケール係数を取得し、フルスケール出力と理想的な出力とを加算したものをＬＳＢで正規化して前記フルスケール係数を取得し、前記ＤＡＣおよび前記アナログ信号回路の前記ゼロスケールオフセットおよび前記フルスケールオフセットを調整するため、前記ゼロスケール係数および前記フルスケール係数を前記ＤＡＣへの入力信号へ適用する演算回路を含む算術論理演算ユニットとを含む。
【００２９】
好適な実施形態では、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にある。前記メモリは、前記デジタル補正回路内にあっても、あるいはその外部にあってもよく、このメモリはユーザーアクセス可能なプログラム可能メモリであってよい。
【００３０】
本発明は、デジタル補正集積回路およびデジタルアナログコンバータであって、デジタルアナログコンバータ（ＤＡＣ）と、デジタル補正回路であって、前記デジタルアナログコンバータの伝達関数の所定のエンドポイント誤差補数を格納するメモリと、前記エンドポイント誤差補数を前記ＤＡＣへの入力信号に適用して前記ＤＡＣのエンドポイント誤差を補正する算術論理演算ユニットとを含むデジタル補正回路とを含む、デジタル補正集積回路およびデジタルアナログコンバータを特徴とする。
【００３１】
好適な実施形態では、前記エンドポイント誤差補数は、前記オフセット誤差および前記ゲイン誤差を含んでよい。前記算術論理演算ユニットは、演算回路であって、ＤＡＣ入力を前記ゲイン誤差係数で乗算する乗算回路と、前記オフセット誤差係数をこの入力信号に加算する加算回路とを有する演算回路を含んでよい。前記エンドポイント誤差補数は、ゼロスケール誤差補数およびフルスケール誤差補数を含んでよい。前記算術論理演算ユニットは、演算回路であって、代数的にゼロスケール出力および理想的な出力をカウントしたものを最下位ビット（ＬＳＢ）値で正規化して前記ゼロスケール係数を取得し、フルスケール出力と理想的な出力とを加算したものをＬＳＢで正規化して前記フルスケール誤差係数を取得し、前記ゼロスケール誤差係数および前記フルスケール誤差係数を前記ＤＡＣへの入力信号へ適用する演算回路を含んでよい。前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあってよい。前記メモリは、前記デジタル補正回路内にあってよい。このメモリは、前記デジタル補正回路外にあってもよい。このメモリは、ユーザーアクセス可能なプログラム可能メモリであってよい。
【００３２】
本発明はまた、デジタル補正集積回路およびデジタルアナログコンバータを含むデジタル補正システムであって、デジタルアナログコンバータ（ＤＡＣ）と、前記ＤＡＣに応答するアナログ信号回路とを含む、デジタル補正集積回路およびデジタルアナログコンバータを含むデジタル補正システムを特徴とする。デジタル補正回路は、前記ＤＡＣの伝達関数の所定のエンドポイント誤差補数を格納するメモリを含み、また前記エンドポイント誤差補数を前記ＤＡＣへの入力信号に適用して前記ＤＡＣおよび前記アナログ信号回路のエンドポイント誤差を補正する算術論理演算ユニットを含む。
【００３３】
好適な実施形態では、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあってよい。前記メモリは、前記デジタル補正回路内にあっても、あるいは前記デジタル補正回路外にあってもよい。このメモリは、ユーザーアクセス可能なプログラム可能メモリであってよい。
【００３４】
本発明はまた、デジタル補正集積回路およびデジタルアナログコンバータであって、デジタルアナログコンバータと、デジタル補正回路であって、前記デジタルアナログコンバータ（ＤＡＣ）の所定のオフセット誤差係数およびゲイン誤差係数を格納するメモリと、前記ＤＡＣのゲイン誤差およびオフセット誤差を補正するための、前記ＤＡＣ入力を前記ゲイン誤差係数で乗算する乗算回路と、前記オフセット誤差係数を前記入力信号に加算する加算回路とを有する演算回路を含む算術論理演算ユニットとを含むデジタル補正回路とを含む、デジタル補正集積回路およびデジタルアナログコンバータを特徴とする。
【００３５】
好適な実施形態では、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあってよい。前記メモリは、前記デジタル補正回路内にあっても、あるいは前記デジタル補正回路外にあってもよい。このメモリは、ユーザーアクセス可能なプログラム可能メモリであってよい。
【００３６】
本発明はまた、デジタル補正集積回路およびデジタルアナログコンバータを含むデジタル補正システムであって、デジタルアナログコンバータ（ＤＡＣ）と、前記ＤＡＣに応答するアナログ信号回路とを含む、デジタル補正集積回路およびデジタルアナログコンバータを含むデジタル補正システムを特徴とする。デジタル補正回路は、前記ＤＡＣおよび前記アナログ信号回路の所定のオフセット誤差係数およびゲイン誤差係数を格納するメモリを含み、また前記ＤＡＣおよび前記アナログ信号回路のゲイン誤差およびオフセット誤差を補正するための、前記ＤＡＣ入力を前記ゲイン誤差係数で乗算する乗算回路と、前記オフセット誤差係数を前記入力信号に加算する加算回路とを有する演算回路を含む算術論理演算ユニットを含む。
【００３７】
好適な実施形態では、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にあってよい。前記メモリは、前記デジタル補正回路内にあっても、あるいはその外部にあってもよい。このメモリは、ユーザーアクセス可能なプログラム可能メモリであってよい。
【００３８】
本発明は、デジタル補正集積回路およびデジタルアナログコンバータであって、デジタルアナログコンバータ（ＤＡＣ）と、デジタル補正回路であって、前記デジタルアナログコンバータＤＡＣの所定のゼロスケール誤差係数およびフルスケール誤差係数を格納するメモリと、演算回路であって、代数的にゼロスケール出力および理想的な出力を加算し最下位ビット（ＬＳＢ）値で正規化して前記ゼロスケール誤差係数を取得し、フルスケール出力と理想的な出力とを加算したものをＬＳＢで正規化して前記フルスケール誤差係数を取得し、前記ＤＡＣの前記ゼロスケール誤差および前記フルスケール誤差を補正するため、前記ゼロスケール誤差係数および前記フルスケール誤差係数を前記ＤＡＣへの入力信号へ適用する演算回路を含む算術論理演算ユニットとを含むデジタル補正回路とを含む、デジタル補正集積回路およびデジタルアナログコンバータも特徴とする。
【００３９】
好適な実施形態では、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にある。前記メモリは、前記デジタル補正回路内にあっても、あるいはその外部にあってもよく、このメモリはユーザーアクセス可能なプログラム可能メモリであってよい。
【００４０】
本発明はまた、デジタル補正集積回路およびデジタルアナログコンバータを含むデジタル補正システムであって、デジタルアナログコンバータ（ＤＡＣ）と、前記ＤＡＣに応答するアナログ信号回路とを含む、デジタル補正集積回路およびデジタルアナログコンバータを含むデジタル補正システムを特徴とする。デジタル補正回路は、前記ＤＡＣおよび前記アナログ信号回路の所定のゼロスケール誤差係数およびフルスケール誤差係数を格納するメモリと、演算回路であって、代数的にゼロスケール出力および理想的な出力を加算し最下位ビット（ＬＳＢ）値で正規化して前記ゼロスケール誤差係数を取得し、フルスケール出力と理想的な出力とを加算したものをＬＳＢで正規化して前記フルスケール誤差係数を取得し、前記ＤＡＣおよび前記アナログ信号回路の前記ゼロスケールオフセット誤差および前記フルスケールオフセット誤差を補正するため、前記ゼロスケール誤差係数および前記フルスケール誤差係数を前記ＤＡＣへの入力信号へ適用する演算回路を含む算術論理演算ユニットとを含む。
【００４１】
好適な実施形態では、前記デジタル補正回路および前記ＤＡＣは、同じ集積回路チップ上にある。前記メモリは、前記デジタル補正回路内にあっても、あるいはその外部にあってもよく、このメモリはユーザーアクセス可能なプログラム可能メモリであってよい。
【発明を実施するための最良の形態】
【００４２】
本発明では、以下に開示する好適な実施形態以外の他の実施形態が可能であり、種々の方法で実施または実行することができる。このように、本発明はその用途において、以下の説明に記載され図面に例示された構造の詳細およびコンポーネントの配置に限定されるものでないことは言うまでもない。
【００４３】
本発明は、ＤＡＣのエンドポイント調整、またはＤＡＣおよびアナログ信号電流チェーンのエンドポイント調整を制御または調整する理由について深く考察したものである。ただし、より重要な応用の１つは、ゼロスケール誤差およびフルスケール誤差、またゲイン誤差およびオフセット誤差などのエンドポイント誤差を補正することである。この誤差補正用途は、開示した具体的な実施形態の主題であるが、任意の理由によるエンドポイント調整を含む本発明の範囲を一切限定するものではない。
【００４４】
デジタルアナログコンバータ（ＤＡＣ）伝達関数のエンドポイント誤差は、ゲイン誤差およびオフセット誤差として、またはゼロスケール誤差およびフルスケール誤差として扱うことができる。図１は、このゲイン誤差およびオフセット誤差のアプローチを示した図である。理想的なＤＡＣ伝達関数１０は、ゼロ点１２で始まり、所定の傾き、すなわちゲインを有する。実際の伝達関数１４では、典型的にゼロから何らかのオフセット１６を伴って開始することによりオフセット誤差が生じ、また傾き、すなわちゲインは、理想的な伝達関数１０のゲインとは多少異なる。このゲイン誤差およびオフセット誤差の組み合わせにより生じる逸脱が、ゲイン誤差およびオフセット誤差１８を形成する。典型的に、このオフセット誤差を補正するための係数は、ｃと表され、ゲイン誤差を補正するための係数は、下線を伴うｍと表される。
【００４５】
別の図である図２では、前記エンドポイント誤差をゼロスケール誤差２０およびフルスケール誤差２２として捉えている。このゼロスケール誤差は、前記伝達関数２４の前記ゼロ位置２３が理想的でないゼロ点２６で開始することにより生じ、前記フルスケール誤差は、前記フルスケールポイントが前記伝達関数２４のゲインまたは傾きを左右する誤差に依存して変化するためと、前記ゼロ点２３の誤差とにより生じる。
【００４６】
本発明に係る一実施形態では、図３のＤＡＣ３０、およびデジタル補正回路３２は、単一のチップ３４上に一体化されている。補正システム３６は、３８でＤＡＣ３０の出力を検出するか、または必要に応じて、ＤＡＣ３０と、後続するアナログ信号回路またはアナログ信号チェーン４０とからの出力を出力４２において検出する。これにより、前記ＤＡＣを含むアナログチェーン全体の誤差の補正が可能となる。いずれの場合でも、信号が線４４で補正システム３６に連結され、そこからオフセット誤差係数ｃおよびゲイン誤差係数ｍがデジタル補正回路３２に配信され、そこでこれらの誤差系数値を使ってｙ（が計算される。ここで、ｘは入力信号で、ｙは出力信号である。簡略な表現は次のとおりである。
【００４７】
【数１】
2006500866.tif 000003
【００４８】
ここで、ｙは出力、ｍはゲインすなわち傾きの誤差係数、ｃはオフセット係数、およびｘは入力である。
【００４９】
式（１）は、デフォルトで実数を使った古典的で包括的かつ標準的な線形代数的表現である。デジタルアナログコンバータの場合、前記ＤＡＣのデジタル入力は、有限な量子化された分解能を有する。そのため、量子化された有限な分解能のデジタル数値がＤＡＣの表現に適切である。この理由から、実際にはこの表現を修正したバージョンが使われる。
【００５０】
【数２】
2006500866.tif 000004
【００５１】
ここで、ｃ２は第２の定数デジタル項で、ｄは出力数値をスケールダウンするための除算器ファクターである。
【００５２】
具体的で好適な実施形態は、次のようになる。
【００５３】
【数３】
2006500866.tif 000005
【００５４】
ゲインファクター（ｍ）が分解能の効果的なビットをＮ個有する場合、最大（またはフルスケール）ｍ値＝２＾Ｎ−１となる。式（２）では、フルスケールがｍ（ｍ＝２＾Ｎ−１）の場合、効果的なゲイン＝（２＾Ｎ−１＋１）／２＾Ｎ＝１となる。
【００５５】
式（２）で「＋１」というファクターを選択したのは実施上の理由による。よって、Ｍ＝２＾Ｎ−１の場合、ゲイン＝１となる。＋１の代わりに任意のデジタル定数を使ってもよい。同様に、２＾Ｎで除算した結果が、当業者に知られているとおりデジタル乗算器出力からのタップ位置に等しくなり、また異なる除算器ファクターを選択することもできる。
【００５６】
ゲインが１より大きい場合、ｍ＋１の範囲は、除算器ファクターｄより大きくなる。
【００５７】
ｍおよびｃの値は、メモリ５０に格納してもよく、このメモリ５０はチップ３４上にあっても、デジタル補正回路３２の外部にあっても、またデジタル補正回路３２のメモリ５０’内に含まれていても、あるいはメモリ５０"に示したように、ＤＡＣ３０およびデジタル補正回路３２と、チップ３４との双方の外部にあってもよい。メモリ５０"は、チップ３４の外部に設けられる場合、入力信号ｘだけでなくオフセット係数ｃおよびゲイン係数ｍもＤＡＣ誤差か、ＤＡＣ誤差および（アナログ信号）チェーン４０の１若しくはそれ以上の後続アナログ信号回路が寄与する誤差かの補正用に選択できるよう、ユーザによりアクセス可能およびプログラム可能にしてよい。
【００５８】
デジタル補正回路３２には、算術論理演算ユニット３３、例えば図３の演算回路５２であって、図４の乗算器５４および加算器５６を含む演算回路５２が含まれる。これにより、演算回路５２は式ｙ＝ｍｘ＋ｃを実行する。演算回路５２で受信されたｘ入力は、乗算器５４でｍ係数が乗算され、加算器５６でｃ係数が加算されて、出力ｙになる。あるいは、図４Ｂの算術演算ユニット３２ａは、出力
【００５９】
【数４】
2006500866.tif 000006
【００６０】
を取得するため追加の除算器５５を含んでよい。すなわち、除算器５５が、前記ＤＡＣ入力ｘおよびゲインオフセットｍの積ｐをｄで除算して商ｑを取得したのち、加算器５６がこれに前記オフセットｃを加算する。ここで、ｄは出力数値をスケールダウンするために使用する除算器ファクターである。図４Ｃの５２ｂで示すように、係数ｃ２、５９を加算して出力
【００６１】
【数５】
2006500866.tif 000007
【００６２】
を取得する加算器５７があってもよい。この場合は、ゲインオフセットｍに前記ＤＡＣ入力ｘが乗算されて積ｐが取得される前に、前記ゲインオフセットに第２の定数ｃ２、５９が加算される。
【００６３】
あるいは、図５に示したように、デジタル補正回路３２ａ内の前記算術論理演算ユニット３３ａに含まれる演算回路５２ａは、ゼロスケール誤差係数ｚｓおよびフルスケール係数ｆｓ、を生成するか、これらを入力ｘとともにデジタル補正回路３２ａに提供してよい。上記と同じ方法で、メモリ５０ａとメモリ５０’ａとメモリ５０"ａとは、同様な方法で、ただしフルスケール係数ｆｓおよびゼロスケール係数ｚｓに関して動作してよい。補正システム３６は、前記ｚｓ係数およびｆｓ係数、または前記ｍ係数およびｃ係数の計算時にゼロスケール出力およびフルスケール出力を検出するため、ハードウェア回路、またはハードウェア回路とソフトウェアとの組み合わせを含んでよい。図６の補正システム３６ｂは、係数計算用の算術演算に使えるよう、アナログ信号回路チェーンを４２ｂでデジタル形式に変換するため、前記補正システム３６ｂの入力場所、外部ではＡＤＣ  ３７、または内部では３７’において、ＡＤＣを含むであろう。アナログ信号回路（チェーン）４０ｂは、Ｖｒｅｆ＋回路５１およびＶｒｅｆ−回路５３を含む場合もある。上記演算は、図７のソフトウェアフローチャートに示すようにｚｓ係数およびｆｓ係数、またはｍ係数およびｃ係数のどちらかを計算し得る３段階、１、２、および３において、図６の補正システム３６ｂ内のソフトウェアですべて行ってもよい。
【００６４】
この補正サイクルは、前記ＤＡＣ入力をゼロに設定する（図７、工程１００）ことから開始し、次に前記ＤＡＣまたは前記アナログ信号回路チェーン４０の電圧／電流出力が測定される（工程１０２）。次に、前記ＤＡＣがフルスケールに設定され（工程１０４）、出力が再度測定される。工程１０６ではＤＡＣ３０または前記アナログ信号回路チェーンのどちらかの出力を使って、係数ｍおよび係数ｃが計算される。ＬＳＢ（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ＝最下位ビット）サイズは工程１０８で計算される。ｃ／ｚｓの項は工程１１０で計算され、その後ｍ（工程１１２）およびｄｆｓ（工程１１４）が計算される。次にｃ／ｚｓおよびｍが工程１１６で、ｃ／ｚｓおよびｆｓが工程１１８で量子化される。ｆｓは工程１２０で計算され、ｃ／ｚｓおよびｆｓが工程１２２で量子化される。ゼロスケールｚｓ係数およびフルスケールｆｓ係数を使ってエンドポイント誤差を補正する際、前記係数ｚｓは、ゼロスケールでの電圧出力から理想的ゼロスケールでの電圧出力を減算したものを代数的に合計して正規化する、または最下位ビットサイズで除算することにより、算術的に取得できる。
【００６５】
フルスケール補正係数ｆｓは、フルスケールＶｏｕｔから理想的フルスケールＶｏｕｔを減算したものを代数的に合計して最下位ビットサイズで正規化することにより得られる。
【００６６】
なお、前記補正システム３６は、ソフトウェア、ＤＳＰ、マイクロコントローラ、またはｍおよびｃ、またはｚｓおよびｆｓを決定する他の装置を含むことができる。
【実施例１】
【００６７】
例１：ｍ係数およびｃ係数を計算して、ゲイン誤差およびオフセット誤差を補正する。
【００６８】
Ｖｒｅｆ＋＝４．０９６ｖ
Ｖｒｅｆ−＝０ｖ
ＤＡＣ分解能、Ｎ＝１２
【００６９】
【数６】
2006500866.tif 000008
【００７０】
工程１００→１０２→Ｖｏｕｔｚｓ＝−１０ｍｖ
工程１００×１０６→Ｖｏｕｔｆｓ＝４．１１５ｖ
【００７１】
【数７】
2006500866.tif 000009
【００７２】
【数８】
2006500866.tif 000010
【００７３】
必要な分解能にｃ／ｚｓを量子化（１２ｂ）→１０
【００７４】
【数９】
2006500866.tif 000011
【００７５】
必要なレベルにｍを量子化（１２ｂ）→４０８６  
【実施例２】
【００７６】
例２：ｚｓ係数およびｆｓ係数を計算して、ゼロスケール誤差およびフルスケール誤差を相殺する。
【００７７】
例１を拡張すると、同じデータを使って新しい係数を次のように計算できる。
【００７８】
【数１０】
2006500866.tif 000012
【００７９】
ｄｆｓを１２ｂ（ＬＳＢ）レベルに量子化：ｄｆｓ→１９  ＬＳＢ
【００８０】
【数１１】
2006500866.tif 000013
【００８１】
ｆｓを１２ｂ（ＬＳＢ）レベルに量子化：ｆｓ→４１０５
各特徴は、本発明に係る他の特徴のいずれか、またはすべてと組み合わせてよいため、図面の一部のみで本発明の具体的な特徴を示しているが、これは単に便宜上のものである。本明細書における用語「含む」、「有する」、および「伴う」は、広義かつ包括的に解釈されるべきものであり、いかなる物理的相互接続にも限定されるものではない。さらに、掲題の用途に開示したいかなる実施形態も、考えうる唯一の実施形態として解釈されるべきではない。
【００８２】
当業者であれば、他の実施形態も添付の請求項内であることが理解されるであろう。
【図面の簡単な説明】
【００８３】
当業者であれば、他の目的、特徴、および優位性が、以下の好適な実施形態の説明および添付の図面から理解されるであろう。
【図１】図１は、ゲイン誤差およびオフセット誤差としてのエンドポイント誤差を呈しているデジタルアナログコンバータ（ＤＡＣ）の伝達関数を例示したグラフ。
【図２】図２は、ゼロスケール誤差およびフルスケール誤差としてのエンドポイント誤差を呈しているデジタルアナログコンバータ（ＤＡＣ）の伝達関数を例示したグラフ。
【図３】図３は、本発明に従ってゲイン係数およびオフセット係数を使用したデジタル補正集積回路およびＤＡＣの、簡略化した概略ブロック図。
【図４Ａ】図４Ａ〜Ｃは、ゲイン誤差およびオフセット誤差の補正用にゲイン係数およびオフセット係数を適用するための、前記デジタル補正回路の３つの異なる実施形態の一部の、より詳細な模式図。
【図４Ｂ】図４Ａ〜Ｃは、ゲイン誤差およびオフセット誤差の補正用にゲイン係数およびオフセット係数を適用するための、前記デジタル補正回路の３つの異なる実施形態の一部の、より詳細な模式図。
【図４Ｃ】図４Ａ〜Ｃは、ゲイン誤差およびオフセット誤差の補正用にゲイン係数およびオフセット係数を適用するための、前記デジタル補正回路の３つの異なる実施形態の一部の、より詳細な模式図。
【図５】図５は、本発明に従ってゼロスケール係数およびフルスケール係数を使用したデジタル補正集積回路およびＤＡＣの、図３と同様な図。
【図６】図６は、本発明に従ってソフトウェア駆動の補正システムを使用したデジタル補正集積回路およびＤＡＣの、図３と同様な図。
【図７】図７は、図６の補正システムを操作するためのソフトウェアのフローチャート。
【図１】
2006500866.tif 000014
【図２】
2006500866.tif 000015
【図３】
2006500866.tif 000016
【図４Ａ】
2006500866.tif 000017
【図４Ｂ】
2006500866.tif 000018
【図４Ｃ】
2006500866.tif 000019
【図５】
2006500866.tif 000020
【図６】
2006500866.tif 000021
【図７】
2006500866.tif 000022
【国際調査報告】
2006500866.tif 000023