(57)【要約】マトリックス表示素子は、その各々が、表示素子(20)と、該表示素子の動作を制御する制御回路とを有する、そのアドレス指定可能画素のアレイ(10)を備える。該制御回路は、電荷蓄積コンデンサ(36)と、該蓄積コンデンサに結合されて、その感光素子(40)上に照射する光によって該蓄積コンデンサ(36)上に蓄積される電荷を調節するその感光素子(40)とを有する。該制御回路は更に、好適的には光トランジスタである、該感光素子(40)のゲート端子の電圧独立制御手段(42)を備える。このようにして、該光トランジスタのバイアスの効率と柔軟性とを増大させることが可能になる。該手段は、好適的には、該感光素子(40)のゲート端子に接続されている第２行線(42)を備える。このような別の線によって、この種類の画素回路に、同一極性のトランジスタを用いることも可能となり、更にプロセス・マスク（及びコスト）が節減される。更に、該光トランジスタをTFTスイッチとして用いることが可能となる。このデュアル機能（光トランジスタ/TFTスイッチ）によって、画素回路が、例えば、動きのぶれを補償するデューティ・サイクル手法などの、別の特徴を備えることが可能となる。
2006500610.tif 000002
【特許請求の範囲】
【請求項１】
アドレス指定可能画素のアレイを備えるマトリックス表示素子であって、該アドレス指定可能画素の各々が：
表示素子と、該表示素子の動作を制御する制御回路とを有し；
該制御回路は：
電荷蓄積コンデンサ並びに、該電荷蓄積コンデンサに結合されて、該電荷蓄積コンデンサ上に蓄積される電荷を、該感光素子上に照射する光によって、調節する感光素子；及び
該表示素子を駆動させる駆動素子；
を備え；
該駆動素子の制御端子は、該蓄積コンデンサに接続されており；
該制御回路は更に：
データ信号を該駆動素子に印加するアドレス指定素子；及び
該感光素子の制御端子の電圧独立制御手段；
を備えることを特徴とするマトリックス表示素子。
【請求項２】
請求項1記載のマトリックス表示素子であって、該電圧独立制御手段が：
該感光素子のゲート端子に接続されている選定線；
を備えることを特徴とするマトリックス表示素子。
【請求項３】
請求項1記載のマトリックス表示素子であって、該感光素子が：
該駆動素子と該アドレス指定素子との導電性の種類と同様な導電性の種類の薄膜トランジスタ；
を備えることを特徴とするマトリックス表示素子。
【請求項４】
請求項1記載のマトリックス表示素子であって、該表示素子が：
有機発光ダイオード；
を備えることを特徴とするマトリックス表示素子。
【請求項５】
請求項2記載のマトリックス表示素子であって、該選定線が：
該表示の選定線毎に個々にアドレス指定可能であることを特徴とするマトリックス表示素子。
【請求項６】
請求項2記載のマトリックス表示素子であって、該選定線が：
単一の共通端子によって構成されることを特徴とするマトリックス表示素子。
【請求項７】
表示装置であって：
請求項1記載のマトリックス表示素子；
該データ信号を該アドレス指定スイッチ素子のデータ端子に印加するデータ駆動回路；及び
選定信号を該選定線に印加する選定駆動回路；
を備えることを特徴とする表示装置。
【請求項８】
請求項7記載の表示装置であって、該電圧独立制御手段が：
デューティ・サイクル制御手段；
を備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、その各々が表示素子と、該表示素子の動作を制御する制御回路とを有する、そのアドレス指定可能画素のアレイを基板上に備えるマトリックス表示素子に関し、該制御回路は、電荷蓄積コンデンサ、該電荷蓄積コンデンサに結合されて該電荷蓄積コンデンサ上に蓄積される電荷をその感光素子上に照射する光によって調節するその感光素子、該表示素子を駆動させる駆動素子、該電荷蓄積コンデンサに接続されている該駆動素子の制御端子、及び該駆動素子にデータ信号を印加するアドレス指定素子を備える。
【０００２】
本発明は、表示装置にも関する。
【背景技術】
【０００３】
上記に示す種類のマトリックス表示を開示するものがある（特許文献１参照。）。当該感光素子を備えることによって、該表示の均一性が増大され、該表示素子の加齢効果が補償される。該感光素子は、この場合には、いわゆる有機電界発光表示素子(OLED)であり、特にポリマー電界発光素子(PLED)である、該表示素子の陽極に接続されるゲート端子を有する光トランジスタである。n型光トランジスタについては、この接続点の電圧は、（当該他方の電圧よりも負の値を有する）PLED陰極電圧と、該駆動素子の入力端子がそこに接続される（当該他方の電圧よりも正の値を有する）その電源電圧との間にあることが理想的である。該光トランジスタは、導電状態になるように駆動されず、したがって、入射光に対してほぼ線形に応答する光ダイオードとしての役割を果たす。
【０００４】
しかし、実際には、ゲート電圧がPLED光出力とともに変動する（PLED電圧が光出力とともに変動する）につれて、ゲート電圧が最適なものでなく、光ダイオードにおける、光電流によるものではない、リークが増大するような場合が生じる。その結果、当該電荷蓄積部分の放電速度が速くなり過ぎ、当該画素における光照度が誤ったものとなる。
【特許文献１】国際公開第01/99190号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、感光素子の特性が向上された、マトリックス表示素子を備えることである。
【課題を解決するための手段】
【０００６】
上記目的に対して、本発明による表示素子は、制御回路に、感光素子の制御端子の電圧独立制御手段を備えることによって特徴付けられる。本発明者は、こうすることによって、感光素子のゲート電圧は、自由に選択し得るものであり、画素回路内部における供給可能電圧にもはや限定されないということを認識している。その場合、光トランジスタのバイアスの効率性は向上する。光トランジスタは、「暗」リーク量が小さい領域に常に設定される。
【０００７】
更に、本発明は、動き補償を行うデューティ・サイクル手法を動画像に適用し得るという効果を有する。光トランジスタを、オン状態に切り替えることによって（すなわち、反対の極性の電圧を印加して導電状態のTFTスイッチにすることによって）、駆動トランジスタのゲート電圧は、電源電圧に設定される。これによって、駆動TFTはオフ状態となり、OLEDには電流が全く流れなくなる。このようにして、本発明によって、光出力の停止時期を早め得る。静止画像では、このようなことは必要でなく、画素回路の均一性を補償することの恩恵に全面的に浴することが可能である。
【０００８】
更に、光トランジスタは、p型半導体であり得る。その場合、制御回路は、全面的にp型のみのものであり、表示素子を製造するうえではPMOSプロセスを用い得る。これは、従来のNMOS・PMOS混合プロセスと比較すると、更に３つのプロセス・マスクを通常、節減するため、コストを節減するプロセスにもなっている。別の実施例では、光トランジスタは、n型半導体であり得るものであり、制御回路は全面的にn型のみのものであり、表示素子を製造するうえではNMOSプロセスを用い得る。これも、従来のNMOS・PMOS混合プロセスと比較すると、更に３つのプロセス・マスクを通常、節減するため、コストを節減するプロセスにもなっている。
【０００９】
本特許請求の範囲記載の従属項は、本発明の効果的実施例を記載している。
【００１０】
本発明のこれらの目的及び別の目的は、以下に記載する実施例から明らかとなり、該実施例を参照しながら明らかにするものである。
【発明を実施するための最良の形態】
【００１１】
添付図面は一定の縮小比で描いたものでない。添付図面では、同様な参照数字は包括的に同様な部分を表すものとする。
【実施例】
【００１２】
図１を参照すれば、従来のアクティブ・マトリックス電界発光表示素子は、ブロック10によって表す、等間隔の画素の行と列とのマトリックス・アレイを有するパネルを備え、各画素は、電界発光表示素子と、表示素子を流れる電流を制御する関連駆動素子とを備え、行（選定）アドレス導線と列（データ）アドレス導線、すなわち線12及び14、の交差群間の交点に配置されている。単純化するよう、この場合には、少数の画素しか表していない。画素10は、各導線群の端部に接続される、行すなわち選定の駆動回路16と列すなわちデータの駆動回路18とを備える周辺駆動回路によってアドレス導線群を介してアドレス指定される。
【００１３】
画素の各行は同様に、フレーム期間において、選定信号を回路16によって当該行導線１２に印加して当該行の画素に各データ信号をロードし、アドレス期間に続くフレーム期間における、当該個々の表示出力を、列導線に対して回路18によって同時に供給される各データ信号によって、判定することによって、アドレス指定される。各行がアドレス指定されるにつれ、データ信号は回路18によって適切な同期状態で供給される。
【００１４】
マトリックス表示素子は、表示装置において適用され、該表示装置は更に、データ信号をアドレス指定スイッチ素子26のデータ端子に印加するデータ駆動回路18、及び選定信号を該選定線12に印加する選定駆動回路16を備える。ビデオ信号はアンテナを介してチューナ装置TUNによって受信され、該チューナ装置は、該信号をビデオ処理回路VPに供給する。ビデオ処理回路は、処理済ビデオ信号をデータ駆動回路18に供給する。
【００１５】
図2は、いくつかの、通常の、画素の回路を示す。各画素10は、この場合にはダイオード素子(LED)として表す、発光性有機電界発光表示素子20を有し、電極対を備え、該電極対には1つ又は複数の、発光性有機電界発光材料を有する、活性層がはさまれている。本特定実施例では、該材料はポリマーLED材料を備えるが、低分子質量材料などの、別の有機電界発光材料を用い得る。該表示素子は、関連アクティブ・マトリックス回路とともに、絶縁基板の表面上に担持される。該基板は、例えばガラスなどの透過材料を有し、該基板に最も近い個々の表示素子20の電極はITOなどの透過導電材料を有するので、電界発光層が発生させる光は、これらの電極と該基板とを通過して該基板の反対側からの観測者にとっては可視状態となる。
【００１６】
各画素10は、画素に印加されるデータ信号電圧を基にした表示素子20を流れる電流、更には、したがって、該表示素子の動作、を制御する役目を担う、この場合には、p型導電性の、低温度ポリシリコンTFT22の形態での駆動素子を有する。画素のデータ信号電圧は、画素の当該列間で共有される列導線14を介して供給される。列導線14は、電流制御駆動TFT22のゲートに、この場合もp型の、アドレスTFT26を通じて結合される。画素の行のアドレスTFT26のゲートは全て、共通の行導線12に接続される。
【００１７】
画素10の各行は更に、所定の電位に維持され、全画素に共通の連続電極として通常、備えられる共通の電圧供給線30と、当該共通電流線32とを共有する。表示素子20と駆動TFT22は、電圧供給線30と、表示素子20を流れる電流の電流源としての役割を果たす共通電流線32との間に直列に接続される。線30は、例えば、接地電位にあり得るものであり、線32は、正の電位、例えば供給線30に対して12V、にあり得るものである。表示素子20を流れる電流は、駆動TFT22によって調節され、データ信号によって決まる記憶制御値によってかわってくる、TFT22上のゲート電圧の関数である。
【００１８】
画素の個々の行が選定され、アドレスが、行駆動回路16が選定パルスを当該関連行導線12に印加し、それによって画素のアドレスTFT26をオン状態にし、当該行アドレス期間を規定することによって、選定される。この場合には、駆動回路18で供給され、駆動回路18によって列導線14に印加されるビデオ情報から導き出される電圧レベルの形式での、データ信号は、アドレスTFT26によって駆動TFT22のゲート・ノード24に転送される。行アドレス期間の終了時には、アドレス・トランジスタ26はオフ状態となり、ゲート・ノード24上の電圧は、TFT22のゲートと、共通電流線32との間に接続される画素蓄積コンデンサ36によって保持されて、後続駆動期間中に、表示素子の動作を維持する。
【００１９】
TFT22のゲートと、共通電流線32との間の電圧は、表示素子20を流れる電流を決定し、該表示素子を流れる電流は、駆動部22のゲート・ソース電圧の関数である（pチャネル型ＴＦＴ22のソースは共通電流線32に接続されており、該ＴＦＴ22のドレインは表示素子20に接続されている）。この電流は、今度は、画素の光出力レベル（グレー・スケール）を制御する。
【００２０】
画素の各行は、今度は、このような方法で当該行アドレス・パネルにおいてアドレス指定されて、各行の画素を順次、各駆動信号とともにロードして、該画素が、ほぼフレーム期間に相当する、後続駆動期間中に所望の表示出力を、次にアドレス指定されるまで、備えるよう設定する。
【００２１】
各画素では、光電子機構が、表示の劣化の影響を補償するよう使用され、それによって、特定の電流に対して発生する光出力レベルによる、その動作の効率が減少する。そのような劣化によって、駆動期間が長く、駆動強度が高い表示素子は、輝度の低減を表し、表示が非均一なものになってしまう。光電子機構は、ある程度までこれらの影響を、素子からの駆動期間において、取り込んだ光出力総量を適宜制御することによって、相殺する。電気光学的フィードバック機構は、電荷蓄積コンデンサ上の電荷を駆動期間中に、表示素子のその期間中での瞬間的な光放出によってかわってくる速度で放電させることによって、調節するのに用いられる。その結果、特定のデータ信号値に対して、その期間中に、表示素子が通電状態にされて、アドレス期間に後続する駆動期間中に光を発生させる、その期間の長さは、表示素子特有の残存駆動電流/光放出レベル、更には、印加データ信号のレベルによって、特に、表示の非均一性に関する、劣化の影響が軽減され、個々の画素からの光出力がその場合にかなり、必要である場合に、非劣化表示素子によって得ることになるものとかなり同様に均一なものとなり得るように、調節される。
【００２２】
図2を参照すれば、この従来の表示素子における電気光学的放電手段は、本明細書では、その、電流を担持する、ソースとドレインとの、電極が電荷蓄積コンデンサ36の両端で、駆動トランジスタ22のゲート・ノード24と、電流線32とに接続され、そのゲートが、駆動TFT22と表示素子20との間の、ノード41に接続される、その別のＴＦＴの形態のものである、ゲート型感光薄膜素子40を備える。駆動TFT22（及びアドレスTFT26）が、p型の低温度ポリシリコンMOS  TFTを備える、本特定実施例では、素子40は、反対の導電性の種類、すなわち、n型ポリシリコンMOS  TFTのものである。
【００２３】
画素は、ゲート型感光素子40が、画素の動作において表示素子によって放出される光に露光されるように、構成され、配置される。アドレス指定フェーズの終了時点で、電圧が、印加データ信号のレベルによって、駆動TFT22のゲート・ノード24上に設定され、この電圧レベルに充電されるコンデンサ36は、後続駆動フェーズにおいて、少なくとも当初は、TFT22のゲート電圧を保持する役目を担う。線32に結合される感光素子のドレイン接合は逆バイアスされ、光応答性を有し、駆動期間において表示素子によって放出される光によって、表示素子の瞬間光出力レベルにほぼ線形的に比例する微小光電流が素子40において発生する。このような光電流の効果は、蓄積コンデンサ36を低速度で放電させることであり、光電流量、更に、よって、放電速度は、表示素子の光出力レベルによってかわってくる。理想的には、TFT40のゲートは正バイアスされており、その電圧はノード41での電圧に相当し、線32に対しては常にゼロ又は負の値であり、これによってTFT40がそのオフ状態（非導電状態）に保持されるようになる。したがって、トランジスタ40は、逆バイアス光ダイオードのように、単にリーク素子としての役割を果たし、これによってコンデンサ36上で電荷のリークが発生する。結果として、駆動期間中にコンデンサ36が放電されることになり、それによって、駆動TFT22のゲート・ソース電圧が緩やかに減少することになり、それによって同様に、TFT22がその閾値の、オフ状態になるレベルに達するまで、表示素子20を流れる電流は次第に減少するとともに、表示素子の光出力は次第にこれに相応して減少する。表示素子20を流れる電流の減少によって、ノード41での電圧レベルは緩やかに減少することになるが、これは単に、TFT40が連続してオフ状態に保持されるようにするものである。最後に、ゲート・ノード24上の電圧がTFTの閾値電圧を下回るまで降下する場合、光の出力は終結する。
【００２４】
図3Aは、p型導電性光トランジスタの動作範囲を表す一方、図３Bは、n型導電性光トランジスタの動作範囲を表す。印加ソース・ゲート電圧に対するソース・ドレイン電流Idsを対数目盛上に示す。点線は、光電流を示す一方、実線は、暗電流を示す。矢印310は光トランジスタの動作範囲を示し、矢印320と330は、光トランジスタを動作させるうえでの理想領域及び危険領域、各々、を示す。理想的には、光トランジスタは、その範囲においては暗電流が光電流よりも（ずっと）小さいその範囲320で動作する。
【００２５】
実際には、ゲート電圧がPLED光出力とともに変動する（PLED電圧が光出力とともに変動する）につれ、ゲートの電圧が最適なものでなく、光電流によるものでない、光ダイオードにおけるリークが増大する場合、すなわち、矢印330によって示す領域、がある。例えば、動作中のn型光トランジスタの場合には、ノード41での電圧は最高８Vまで達し得る一方、駆動TFTの制御端子は通常、４V付近にあり得る。その結果、電荷蓄積点24の放電速度は高くなり過ぎ、画素における光照度は誤ったものとなる。
【００２６】
図4は本発明による表示素子用の制御回路を表す。光トランジスタ40のゲートは、別の電圧に設定される、第２行線42に接続される。このようにして、光トランジスタのゲート電圧はその場合、自由に選択し得るものであり、制御回路内部における供給可能電圧にもはや限定されるものでない。その場合、光トランジスタのバイアスの効率と柔軟性とが増大することが可能になるので、光トランジスタは低暗電流によって理想的な範囲において常に動作する。
【００２７】
別の効果としては、光トランジスタがp型導電性のものであり得るということがあり、その結果、当該回路は全面的にp型のみのものとなり、単一のPMOSプロセスを表示素子を製造するのに用い得る。これによって、従来のNMOS・PMOS混合プロセスと比較して、更に３つのプロセス・マスクが節減され、それによって当該プロセスが単純化され、製品コストが節減される。このp型トランジスタの場合、光トランジスタは低暗電流によって理想的な範囲において、例えば、ゲート・ソース電圧が全ての場合において０Vを上回るようにすることによって動作させ得る。
【００２８】
図5は、全てのTFTと光トランジスタがn型である、本発明による表示素子用の制御回路の別の実施例を表す。この場合には駆動トランジスタ22は、n型のものであるので、表示素子の反対側の端子に接続される。光トランジスタ40のゲートは同様に、別の電圧に設定される、第２行線42に接続される。このようにして、光トランジスタのゲート電圧はこの場合、自由に選択し得るものであり、制御回路内部における供給可能電圧にもはや限定されるものでない。その場合、光トランジスタのバイアスの効率と柔軟性とが増大することが可能になるので、光トランジスタは低暗電流によって理想的な範囲において、例えば、ゲート・ソース電圧が全ての場合において0Vを下回るようにすることによって、常に動作する。その場合には当該回路は全面的にn型のみのものとなり、単一のNMOSプロセスを表示素子を製造するのに用い得る。この場合もまた、これによって、従来の混合NMOS・PMOSプロセスと比較して、通常３つのプロセス・マスクが更に節減され、それによって、当該処理が単純化され、製品コストが節減される。
【００２９】
図6は、本発明による表示素子用の制御回路の更に別の実施例を表し、駆動トランジスタの閾値電圧における変動を補償するよう企図された、米国特許第6229506号記載の従来技術の回路に基づくものである。この場合もまた、本回路はp型光トランジスタを組み入れることによって改良されている。光トランジスタ40のゲートは同様に、別の電圧に設定される、第２行線42に接続される。このようにして、光トランジスタのゲート電圧はその場合、自由に選択し得るものであり、制御回路内部における供給可能電圧にもはや限定されないものである。その場合には、光トランジスタのバイアスの効率と柔軟性とを増大させることが可能であるので、光トランジスタは、低暗電流によって理想的な範囲において、例えば、ゲート・ソース電圧が全ての場合において0Vを上回るようにすることによって、常に動作する。本回路は同様に、全面的にp型のものであるという効果を有する。別の従来技術のデータ電圧アドレス指定画素回路の同様な修正を本発明の範囲内で行い得ることが分かるものとなる。
【００３０】
図7は、本発明による表示素子用の制御回路の更に別の実施例を表し、S.J.  Baset他、Proceedings  of  the  International  Display  Research  Conference  2000,  p.358-361(2000)記載の従来技術の回路に基づくものである。これは、電流ミラー画素回路の例であり、該回路は、多くの変形があり、全面的にp型のものであるという効果を有するので、この場合も、示すものとする。
【００３１】
電流ミラー回路は、駆動トランジスタの閾値電圧と移動度における変動を補償するよう企図されている。前述の実施例とは対照的に、データ信号はこの場合には、電流の形式にある。アドレス指定期間中に、電流ミラーによって、データ電流が駆動TFTにミラー化され、それによって適切な電圧がその制御端子24に存在することになり、コンデンサ36上に蓄積される。アドレス指定後、駆動TFTと電荷蓄積コンデンサは、第２アドレス指定TFTによって周囲から隔離される。この場合も又、電流ミラー回路はp型光トランジスタを組み入れることによって改良されている。光トランジスタ40のゲートは同様に、別の電圧に設定される、第２行線42に接続される。このようにして、光トランジスタのゲート電圧は、その場合に、自由に選択し得るものであり、制御回路内部における供給可能電圧にもはや限定されないものである。その場合には、光トランジスタのバイアスの効率と柔軟性を増大させることが可能になるので、光トランジスタは、低暗電流によって理想的な範囲で、例えば、ゲート・ソース電圧が全ての場合において0Vを上回るようにすることによって、常に動作する。別の電流ミラー画素回路の同様な修正を本発明の範囲内で行い得ることが分かるものとなる。
【００３２】
上記実施例では、光トランジスタ40のゲートに接続される、第２行線42は、表示全体用の単一の共通端子であってよい。
【００３３】
本発明の当該回路によってデューティ・サイクル手法を動画像の動き補償を行うのに適用することが可能となる。図８Aは、当該素子の光出力Iを、動画像の場合に、フレーム時間tの関数として表す。図８Aに表すように、光トランジスタを、オン状態に切り替える（すなわち、反対極性の電圧を印加して導電性TFTスイッチにする）ことによって、駆動トランジスタのゲート電圧が電源電圧に設定される。これによって、駆動TFTはオフ状態にされ、PLEDには電流は全く流れなくなる。このようにして、光出力の停止時期が早められる。
【００３４】
同様なパラメータI及びtについて、図8Bに表す、静止画像の場合には、このことは必要でなく、画素回路の均一性の恩恵に全面的に浴することが可能である。したがって、本発明による当該回路によって、動きのぶれを補償する際にデューティ・サイクル手法を用いることが可能になる。従来の表示では、ビデオ画像を表示させることによって、画像をぶれさせるサンプル・アンド・ホールド・アーチファクトが発生する。
【００３５】
当該デューティ・サイクル実施例では、制御回路が、光トランジスタ40のゲートに接続される、第２行（選定）線42が該表示の各行について個々にアドレス指定可能であるように、企図されることが好適である。この場合には、表示の走査再設定がより自然になる。別の実施例では、第２行線は、当該表示の行の部分集合、例えば、お互いに隣接して位置する行ブロック、にわたって共通であり得る。
【００３６】
本発明の別の特徴は、本発明によるマトリックス表示素子、アドレス指定スイッチ素子26のデータ端子にデータ信号を印加するデータ駆動回路18、及び該選定線12に選定信号を印加する選定駆動回路16を備える、表示装置に関する。好適的には、電圧独立制御手段42は、デューティ・サイクル制御手段を備える。
【００３７】
要約すれば、本発明は、その各々が、表示素子20と、該表示素子の動作を制御する制御回路とを有する、そのアドレス指定可能画素のアレイを備える。制御回路は、電荷蓄積コンデンサ36と、該蓄積コンデンサに結合されて、その感光素子40に照射する光によって電荷蓄積コンデンサ36上に蓄積される電荷を調節するその感光素子40を有する。
【００３８】
当該回路は更に、好適的には光トランジスタである、感光素子40のゲート端子の電圧独立制御42を行う手段を備える。このようにして、光トランジスタのバイアスの効率と柔軟性とを増大させることが可能となる。
【００３９】
該好適手段は、感光素子40のゲート端子に接続されている第２行線42を備える。この別の線によって、この種類の画素回路用に同一極性（p型のみ又はn型のみ）のトランジスタを用いることも可能となり、それによってプロセス・マスク（及びコスト）が更に節減される。更に、光トランジスタをTFTスイッチとして用いることが可能となる。このデュアル機能（光トランジスタ/TFTスイッチ）によって、画素回路が、別の特徴、例えば、動きのぶれを補償するデューティ・サイクル手法、を備えることが可能となる。
【００４０】
本発明は、電界発光の原理と電界放出の原理とに基づいて動作する素子などの、別の表示素子にも適用可能なものである。
【００４１】
なお、前述の実施例は、本発明を、限定するというよりも説明するものであり、当業者は、本特許請求の範囲記載の範囲から逸脱することなく多くの代替的実施例を企図することが可能となるものである。本特許請求の範囲においては、括弧中の参照符号は本特許請求の範囲を限定するものとして解釈されるべきではない。本明細書及び特許請求の範囲の原文記載の語「comprising」は、本特許請求の範囲記載のもの以外の別の構成要素又は工程が存在することを排除するものでない。本明細書及び特許請求の範囲の原文記載の、構成要素に先行する「a」又は「an」の語は、当該構成要素が複数存在することを排除するものでない。
【図面の簡単な説明】
【００４２】
【図１】従来のアクティブ・マトリックス電界発光表示素子を表す図である。
【図２】従来の表示素子の回路における、いくつかの、通常の、画素を示す図である。
【図３Ａ】p型光トランジスタの動作範囲を表す図である。
【図３Ｂ】n型光トランジスタの動作図を表す図である。
【図４】本発明による表示素子用制御回路の実施例を表す図である。
【図５】TFTと光トランジスタとの全てがn型である、本発明による表示素子用制御回路の別の実施例を表す図である。
【図６】本発明による表示素子用制御回路の別の実施例を表す図である。
【図７】本発明による表示素子用制御回路の更に別の実施例を表す図である。
【図８Ａ】本発明による表示素子の光出力をフレーム時間の関数として、動画像の場合において、表す図である。
【図８Ｂ】本発明による表示素子の光出力をフレーム時間の関数として、静止画像の場合において、表す図である。
【図１】
2006500610.tif 000003
【図２】
2006500610.tif 000004
2006500610.tif 000005
【図４】
2006500610.tif 000006
【図５】
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【図６】
2006500610.tif 000008
【図７】
2006500610.tif 000009
2006500610.tif 000010
【国際調査報告】
2006500610.tif 000011
2006500610.tif 000012