(57)【要約】本発明は、磁気抵抗メモリ素子（３１）と、第一の電流ライン（３２）及び第二の電流ライン（３３）とを有する磁気抵抗メモリセル（３０）であって、前記第一の電流ライン（３２）と第二の電流ライン（３３）とはクロスポイント領域で互いに交差させられるが、直接コンタクトさせられない磁気抵抗メモリセル（３０）をもたらす。本発明によれば、ブリッジ素子（３４）が前記第一の電流ライン（３２）と第二の電流ライン（３３）とを前記クロスポイント領域の近くで接続させる。ブリッジ素子（３４）は磁気抵抗メモリ素子（３１）に磁気的に結合され得る。本発明によるＭＲＡＭアーキテクチャ利点は、従来デバイスよりも低い消費電力及び書き込みの間の高い選択度を可能にすることにある。更に本発明は、本発明による磁気抵抗メモリセル（３０）のマトリックスにおいて値を書き込む方法、及びこのような磁気抵抗メモリセル（３０）を製造する方法も提供する。
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【特許請求の範囲】
【請求項１】
磁気抵抗メモリ素子と、第一の電流ライン及び第二の電流ラインとを有する磁気抵抗メモリセルであって、前記第一の電流ラインと前記第二の電流ラインとはクロスポイント領域で互いに交差させられるが、直接コンタクトさせられず、ブリッジ素子が前記第一の電流ラインと前記第二の電流ラインとを前記クロスポイント領域の近くで接続し、前記ブリッジ素子は前記磁気抵抗メモリ素子に磁気的に結合され得る磁気抵抗メモリセル。
【請求項２】
前記ブリッジ素子は、前記第一及び第二の電流ラインと平行な面にもたらされる少なくとも一つの第一のコンポーネントと、それに垂直となる第二のコンポーネントとを有する請求項１に記載の磁気抵抗メモリセル。
【請求項３】
前記ブリッジ素子は導電性構造体である請求項１に記載の磁気抵抗メモリセル。  
【請求項４】
前記ブリッジ素子と前記第一の電流ラインとの間、又は前記ブリッジ素子と前記第二の電流ラインとの間に分離デバイスがもたらされる請求項１に記載の磁気抵抗メモリセル。
【請求項５】
前記ブリッジ素子のコンポーネントの間に分離デバイスがもたらされる請求項１に記載の磁気抵抗メモリセル。
【請求項６】
前記分離デバイスは非線形電流・電圧特性を有する請求項４に記載の磁気抵抗メモリセル。
【請求項７】
前記分離デバイスは、対称非線形電流・電圧特性を有する請求項６に記載の磁気抵抗メモリセル。
【請求項８】
前記ブリッジ素子は中心点を有し、前記磁気抵抗素子は前記ブリッジ素子の前記中心点に位置される請求項１に記載の磁気抵抗メモリセル。
【請求項９】
磁気抵抗メモリセルのマトリックスであって、各々の前記磁気抵抗メモリセルは磁気抵抗メモリ素子を有し、前記磁気抵抗メモリセルは論理的に構成された行及び列を形成するようにともにつながれ、各々の前記行は第一の電流ラインを備えると共に各々の前記列は第二の電流ラインを備え、前記第一の電流ラインと前記第二の電流ラインとはクロスポイント領域で互いに交差し、前記ブリッジ素子は前記クロスポイント領域の近くで前記第一の電流ラインと前記第二の電流ラインとを接続し、前記ブリッジ素子は前記磁気抵抗メモリ素子に磁気的に結合され得るマトリックス。
【請求項１０】
全ての前記メモリセルが選択トランジスタを備える請求項９に記載のマトリックス。
【請求項１１】
メモリセルの全ての前記行がセンスラインを備える請求項９に記載のマトリックス。
【請求項１２】
磁気抵抗メモリセルのマトリックスにおいて値を書き込む方法であって、各々の前記磁気抵抗メモリセルは磁気抵抗メモリ素子を有し、前記磁気抵抗メモリセルは論理的に構成された行及び列を形成するようにともにつながれ、各々の前記行は第一の電流ラインを備えると共に各々の前記列は第二の電流ラインを備え、前記第一の電流ラインと前記第二の電流ラインとは前記メモリセルにおけるクロスポイント領域で互いに交差し、各々の前記メモリセルは前記第一の電流ラインと前記第二の電流ラインとを導電的に接続するブリッジ素子を備え、選択された第一の電流ラインを通って、選択されたブリッジ素子を通り、更に選択された第二の電流ラインを通じて電流を送るステップを有する方法。
【請求項１３】
前記ブリッジ素子は分離デバイスを通じて前記第一の電流ラインと前記第二の電流ラインとを導電的に接続し、前記分離デバイスを通じて電流を送るステップを更に有する請求項１２に記載の方法。
【請求項１４】
磁気抵抗メモリセルを製造する方法であって、第一のメタル層で第一の電流ラインを形成するステップと、第二のメタル層で第二の電流ラインを形成するステップと、第三のメタル層でブリッジ素子の裏面部分を形成するステップと、メタル間相互接続部によって前記ブリッジ素子の直立脚部を形成するステップとを有する方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁性又は磁気抵抗ランダムアクセスメモリ（Magnetoresistive Random Access Memory (MRAM)）、より具体的には書き込むの間に低消費電力且つ高選択度を可能にするＭＲＡＭアーキテクチャ及びその操作方法に関する。  
【背景技術】
【０００２】
磁性又は磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、現在多くの企業によってフラッシュメモリの後継として認識されている。ＭＲＡＭはほとんどの最も高速のスタティックＲＡＭ（ＳＲＡＭ）メモリを置き換える可能性を有している。ＭＲＡＭは不揮発性メモリデバイスであり、このことは記憶された情報を保持するために電力が必要とされないことを意味する。このことはほとんどの他の種類の半導体メモリ（solid-state memory）よりも優れている点と理解される。
【０００３】
ＭＲＡＭの構想はもともと米国ハネウェル社（Honeywell Corp. USA）で開発され、磁気多層（マルチレイヤ）デバイスにおける磁化方向（magnetization
direction）を情報記憶として使用すると共に、結果としてもたらされる抵抗差を読み出しのために使用する。全てのメモリデバイスと同様に、ＭＲＡＭアレイにおける各々のセルは、“１”又は“０”の何れかを表す少なくとも二つの状態を記憶し得なければならない。
【０００４】
異なる種類の磁気抵抗（ＭＲ（magnetoresistive））効果が存在し、そのうち巨大磁気抵抗（ＧＭＲ（Giant Magneto-Resistance））及びトンネル磁気抵抗（ＴＭＲ（Tunnel Magneto-Resistance））は現在最も重要な効果である。ＧＭＲ効果と、ＴＭＲ、磁気トンネル接合（ＭＴＪ（Magnetic Tunnel Junction））、又はスピン偏極トンネリング（ＳＤＴ（Spin Dependent Tunneling））効果とは、不揮発性磁気メモリを実現させる可能性をもたらす。これらのデバイスは、少なくとも二つが強（フェロ）磁性（ferromagnetic）又はフェリ磁性（ferrimagnetic）になると共に非磁性中間層（non-magnetic interlayer）によって分離される薄膜のスタック（堆積部）を有する。ＧＭＲは、導体中間層を備える構造体に対する磁気抵抗であり、ＴＭＲは、誘電中間層を備える構造体に対する磁気抵抗である。非常に薄い導体が二つの強磁性又はフェリ磁性膜の間に位置される場合、複合多層構造体の実効定位置（インプレース）抵抗は、膜の磁化方向が平行となるときに最も小さくなり、膜の磁化方向が逆平行（アンチパラレル（anti-parallel））となるときに最も大きくなる。薄い誘電中間層が二つの強磁性又はフェリ磁性膜の間に位置され、膜の磁化方向が平行になるとき膜の間のトンネル電流は最大になる（又はそれ故に抵抗は最小になる）ことが観測され、膜の磁化方向が逆平行になるとき膜の間のトンネル電流は最小になる（又はそれ故に抵抗は最大になる）ことが観測される。
【０００５】
磁気抵抗は通常、平行から逆平行磁化状態になる上記構造体の抵抗におけるパーセンテージ増分（増加率）として測定される。ＴＭＲデバイスは、ＧＭＲ構造体よりも高いパーセンテージ磁気抵抗をもたらし、それ故により高い信号及びより高い速度に対する可能性を有する。最近の結果は、優れたＧＭＲセルにおける１０乃至１４％磁気抵抗と比べて、４０％よりも高い磁気抵抗をもたらすトンネリングを示している。
【０００６】
通常のＭＲＡＭデバイスは、アレイで構成される複数の磁気抵抗メモリ素子、例えばＭＴＪ素子を有する。ＭＴＪメモリ素子は通常、固定又は固着層（fixed or pinned layer）、自由（フリー）層（free layer）、及びその間の誘電体バリア（障壁）（dielectric barrier）を有する層構造体（layered structure）を含んでいる。磁性体（magnetic
material）の固着層は、常に同じ方向を指す磁気ベクトルを有する。自由層の磁気ベクトルは自由であるが、層の容易軸（easy axis）の範囲内に制約（束縛）される。このことは主に素子の物理ディメンションによって決定される。自由層の磁気ベクトルは二つの方向、すなわち固着層の磁化方向と平行又は逆平行の何れかの方向を指し、これは前記容易軸に一致する。ワードライン（線）はメモリ素子の行に沿って延在し、ビットラインはメモリ素子の列に沿って延在する。ワードライン及びビットラインはＭＴＪスタック（積層）の下及び上の二つのメタル層に別々にパターン化される。各々のメモリ素子はワードラインとビットラインとのクロスポイント（交差点）領域に位置される。例えばビットラインはメモリ素子の困難軸（hard axis）と平行になり、このことにより容易軸の方向に磁場が生成される一方、そのときワードラインはメモリ素子の容易軸と平行になり、このことにより困難軸の方向に磁場が生成される。
【０００７】
選択セルにおいて交差するワードライン及びビットラインを通じて電流パルスを同時にもたらすことによって書き込みがなされる。交差領域、すなわちワードラインとビットラインとの両方が互いにオーバラップする、ワードラインとビットラインとの間のゾーンにおいて、ＬｏＲｅｓ（low resistance）（低抵抗）状態からＨｉＲｅｓ（high resistance）（高抵抗）状態に、又はその逆に（ビットラインを通じて流れる電流の方向に依存して）ＭＴＪ素子の抵抗をスイッチするように、ＭＴＪ素子の自由層の極性をスイッチするのに十分なピーク磁場が生成される。選択ワードライン及び選択ビットラインにおける電流は、共に選択メモリ素子の自由層の磁気ベクトルの方向を変化させ得る磁場を供給するようにもたらされるが、何れかのラインにおける電流自体は記憶状態を変化させ得ない。それ故に選択メモリ素子のみが書き込まれ、同じ選択ワードライン又はビットライン上の他のメモリ素子の何れも書き込まれない。何れかの電流ライン（線）によって生成される磁場の大きさが同じになる場合、結果としてもたらされる磁場の方向はセルの自由層の容易軸に対して４５度の角度をなす。図１においてアストロイド曲線によって示されているように、この角度において自由層のスイッチングフィールド（場）（switching field）は最も小さくなる。従って書き込みは両方のラインにおける最小電流でなされ得る。クロスポイントにおける結果としてもたらされる磁場の大きさは、
【数１】
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となり、ここでＨＨＡ及びＨＥＡは困難軸及び容易軸方向においてそれぞれ生成される場である。自由層の磁化をスイッチするために、磁気抵抗素子にもたらされる場のベクトルの終点（エンドポイント）はアストロイド曲線上、又はアストロイド曲線の外側にもたらされなければならない。
【０００８】
一方、選択ビットライン及びワードラインにおける電流は、場全体が容易軸と４５度で、アドレスされたセルのスイッチング場を十分に超えるように、又はすなわち結果としてもたらされる磁場ベクトルの終点が当該方向においてアストロイドブランチ（astroid
branch）上、若しくはアストロイドブランチの外側にもたらされるように選択されなければならない（図１参照）。一方、ビットライン自体のみによって生成される場の大きさは、所望されない上書き（over-writing）を防止するために同じビットライン上にもたらされる何れのセルの容易軸方向におけるスイッチング場よりもかなり小さくならなければならない。すなわちビットラインによって生成される場はＨＥＡとなることが仮定される場合、優れた書き込み選択度を有するために全てのセルの容易軸の方向における自由層のスイッチング場が次の窓（ウィンドウ（ｗｉｎｄｏｗ））、すなわち
【数２】
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内にうまく制限されなければならない。同様に選択度窓は
ＨＳ−ｍｉｎ＜ＨＳ＜ＨＳ−ｍａｘ
として表され得る。ここでＨＳ−ｍａｘ＝２．８＊ＨＳ−ｍｉｎである。この場合ＨＳ−ｍｉｎ及びＨＳ−ｍａｘは容易軸方向における自由層の許容最小及び最大スイッチング場となる。スイッチング場の分布幅はこれらの二つの値の範囲内にうまく制限されなければならない。選択度窓は図２における陰影領域によって表されている。このことは全セルのアストロイド曲線が当該領域内にうまく制限されなければならないことを意味する。
【０００９】
従来設計の一つの問題は、選択度がかなり低いことにある。小さな構造体の場合、トンネル接合素子のサイズのばらつきはかなり重大となるため、スイッチング場において狭い分布を備える何百万ものセルを製造することは技術的に困難である。
【００１０】
従来のＭＲＡＭデバイスに伴う不利点は、まっすぐな導体で磁場を生成する方法が最も効果的でないことにある。磁気抵抗体（物質）の近くに誘導される二つの十分に高い磁場の必要性のために、必要とされる書き込み（プログラミング）電流は高くなる。場はラインに沿って何れのポイントにおいても等しく生成されるが、交差ポイントにおいてのみ実際に使用される。ＩＢＭ及びモトローラ（Motorola）による試用版において０．６μｍＣＭＯＳ技術は、５乃至１０ｍＡの範囲における電流を使用して安定した読み出し及び書き込み動作をもたらすことが分かっている。これらのデモンストレーションにおける通常のデバイスは約０．１乃至０．５μｍ２となっている。
【００１１】
磁場は、通常電流ラインと称されるビット及びワードラインを通じて電流を送ることによってチップ上に（オンチップで）生成され、電流に比例する。より高い磁場を得るために、より高い電流が、使用されるために必要とされる。しかしながら低電力用途は低電流を必要とするであろう。これらは相反する要求仕様となる。より低い電流が使用される間、より高い選択度を得ることは有利となり得る。
【００１２】
この問題は、互いに対して直角にもたらされる、ここでもワードライン及びビットラインと称される複数の導体及びメモリセルのアレイをもたらすことによって米国特許第US&#8209;6385083号公報において解決されている。ワードラインはメモリセルのアレイの一方の側にもたらされ、ビットラインはメモリセルのアレイの反対側にもたらされる。ワードラインは第一の方向に延在し、少なくともいくつかのメモリ素子からずれて第二の方向にもたらされて（オフセットされて）おり、第一及び第二の方向は直交する。こうすることにより各々のメモリセルは二つの隣接するワードラインの間に位置されると共に二つの隣接するワードラインによってオーバラップされる。各々のメモリセルはビットライン及び隣接するワードラインの一つに電気的に接続されている。当該アーキテクチャにおいてメモリセルは、三つのライン、すなわち選択メモリセルに隣接する二つのワードライン及び一つの選択ビットラインからの結合された磁場を自身が観測するとき自身の状態を変化させ得る。何れかの導体の単体における電流によって生成される磁場又はこれらの導体の二つにおける電流によって生成される結合磁場は選択メモリセルの磁化方向を変化させるのに十分に強くない。電流はより多くの電流ラインを通じて送られることが必要とされるので、この解決策により、選択度は改善されるが消費電力はあまり低減されない。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、ＭＲＡＭアーキテクチャ、及び書き込みの間に、高選択度をもたらす一方、低消費電力を有する当該アーキテクチャを動作させる方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的は、本発明によるデバイス及び方法によって達成される。
【００１５】
本発明は、磁気抵抗メモリ素子と、第一の電流ライン及び第二の電流ラインとを有する磁気抵抗メモリセルであって、前記第一の電流ラインと第二の電流ラインとはクロスポイント領域で互いに交差させられるが、直接コンタクトさせられない磁気抵抗メモリセルを提供する。本発明によれば、ブリッジ素子が前記第一の電流ラインと第二の電流ラインとを前記クロスポイント領域の近くで接続し、前記ブリッジ素子は前記磁気抵抗メモリ素子に磁気的に結合され得る。本発明による当該磁気抵抗メモリセルの利点は、磁気抵抗素子の自由層の極性状態をスイッチするのに十分に大きな、磁気抵抗素子における磁場を得るために低電流が使用され得ることにある。
【００１６】
ブリッジ素子（bridging element）が、第一及び第二の電流ラインと平行な平面にもたらされている少なくとも一つの第一のコンポーネント及びそれと垂直な少なくとも一つの第二のコンポーネントを有していてもよい。第一のコンポーネントは例えば、メタル層でパターン化されるストリップであってもよく、第二のコンポーネントは例えば、ビア（ｖｉａ）又はプラグ（ｐｌｕｇ）であってもよい。一つよりも多くの第二のコンポーネントがもたらされてもよい。ブリッジ素子が一つの第一のコンポーネント及び二つの第二のコンポーネントを有する場合、ブリッジ素子はＵ字形（U-shaped）になってもよい。このことは、当該磁気抵抗素子がブリッジ素子の中心点に位置される場合、Ｕ字形ブリッジ素子を通じて流れる電流によって生成される磁場は増大させられると共に磁気抵抗素子に集中させられるという利点を有している。ブリッジ素子が一つの第一のコンポーネント及びたった一つの第二のコンポーネントを有する場合、ブリッジ素子はＬ字形になってもよい。当該第一及び第二のコンポーネントを通じて流れる電流によって生成される場は、書き込みの間にメモリ素子の磁化方向をスイッチするために使用される。結果としてもたらされるブリッジ素子の場の方向はいかなる方向にももたらされ得るが、好ましくは自由層のスイッチング場が最小になるような角度、例えばメモリ素子の自由層の容易軸から４５度でもたらされると共に面内にもたらされる。
【００１７】
ブリッジ素子は導電性構造体であってもよいので、磁気抵抗素子において値を書き込むのに必要な磁場を生成するために電流は当該構造体を通じて流れ得る。
【００１８】
本発明による磁気抵抗メモリセルは、ブリッジ素子と第一の電流ラインとの間、又はブリッジ素子と第二の電流ラインとの間に分離（セパレーション）デバイス（separation
device）を有していてもよい。代わりに本発明による磁気抵抗メモリセルは、ブリッジ素子のコンポーネントの間、例えば第一のコンポーネントと第二のコンポーネント又は第二のコンポーネントのうちの一つとの間に分離デバイスを有していてもよい。分離デバイスは、あるならば、第一の電流ラインと第二の電流ラインとの間の電流経路において何れかにもたらされなければならない。このような分離デバイスの利点は、当該デバイスが非選択ブリッジ素子において迷走（回り込み）電流（sneak
current）（すなわち所望されない交流電流経路を通じて流れる電流）を阻止（ブロック）するが、選択ブリッジ素子における電流を阻止しないことにある。
【００１９】
分離デバイスは対称且つ非線形な電流・電圧特性を有していてもよく、すなわち当該デバイスは双方向導通非線形デバイスになる。その利点は、これにより双方向で書き込むこと（双方向での磁場の生成）が可能になることにある。
【００２０】
分離デバイスは導電性物質とバリア物質と導電性物質とのサンドイッチ体を有していてもよい。導電性物質はメタル物質であってもよい。バリア物質は絶縁物質又は半導体物質であってもよい。代わりに例えばｎ／ｐ＋／ｎ構造体若しくはｎ＋／ｎ−／ｐ＋／ｎ−／ｎ＋構造体、又はそれらの相補形態が分離デバイスとして使用されることも可能である。上記構造体は対称非線形電流・電圧特性をもたらし、このような対称非線形電流・電圧特性ももたらすいかなる他の構造体も使用され得る。分離デバイスを通じて二つの反対方向の何れかに電流が送られるとき、前記デバイスは対称な動作（振舞い）を有する。
【００２１】
本発明による磁気抵抗メモリセルにおいてブリッジ素子は中心点、すなわちブリッジ素子の全てのコンポーネントから等距離になる点を有していてもよい。磁気抵抗メモリ素子はブリッジ素子の中心点に位置されてもよい。このことは、生成された磁場がメモリ素子に集中させられるという利点を有する。メモリ素子はブリッジ素子の全てのコンポーネントの可能な限り近くに位置されてもよい。磁気抵抗メモリ素子をブリッジ素子の中心点に位置させることによって、又はブリッジ素子の全てのコンポーネントの可能な限り近くに位置させることによって、当該メモリ素子は第一及び第二の電流ラインのクロスポイント領域の完全に外側に位置され得る。
【００２２】
本発明は磁気抵抗メモリセルのマトリックス（行列）ももたらし、各々の磁気抵抗メモリセルは磁気抵抗メモリ素子を有している。磁気抵抗メモリセルは論理的に構成された行及び列を形成するようにともにつながれる（リンクされる）。各々の行は第一の電流ラインを備えており、各々の列は第二の電流ラインを備えている。第一及び第二の電流ラインはクロスポイント領域で互いに交差（クロス）し、ブリッジ素子はクロスポイント領域の近くで第一の電流ラインと第二の電流ラインとを接続する。ブリッジ素子は磁気抵抗メモリ素子に磁気的に結合され得る。
【００２３】
磁気抵抗メモリセルのマトリックスの全てのメモリセルは選択トランジスタを備えていてもよい。すなわち前記メモリセルは１Ｔ１ＭＴＪ型になる。これによって、より高速な読み出し、より大きな信号、及びより小さな雑音が可能になる。
【００２４】
代わりにメモリセルの全ての行がセンス（検出）ライン（sense line）を備えていてもよい。この場合メモリセルは選択トランジスタを含まない。すなわち前記メモリセルは０Ｔ１ＭＴＪ型になり、それ故により小さな固有（真性）セルサイズ（intrinsic cell size）を有する。
【００２５】
本発明は更に、磁気抵抗メモリセルのマトリックスにおいて値を書き込む方法であって、各々の前記磁気抵抗メモリセルは磁気抵抗メモリ素子を有し、前記磁気抵抗メモリセルは論理的に構成された行及び列を形成するようにともにつながれ、各々の前記行は第一の電流ラインを備えると共に各々の前記列は第二の電流ラインを備え、前記第一の電流ラインと第二の電流ラインとは前記メモリセルにおけるクロスポイント領域で互いに交差し、各々の前記メモリセルは前記第一の電流ラインと前記第二の電流ラインとを導電的に接続するブリッジ素子を備える方法を提供する。本方法は、選択された第一の電流ラインを通って、選択されたブリッジ素子を通り、更に選択された第二の電流ラインを通じて電流を送るステップを有する。
【００２６】
ブリッジ素子が分離デバイスを通じて第一の電流ラインと第二の電流ラインとを導電的に接続してもよく、前記方法は分離デバイスを通じて電流を送るステップを更に有している。
【００２７】
本発明は磁気抵抗メモリセルを製造する方法を更にもたらす。当該方法は第一のメタル層に第一の電流ラインを形成するステップと、第二のメタル層に第二の電流ラインを形成するステップと、第三のメタル層にブリッジ素子の第一のコンポーネントを形成するステップと、メタル間相互接続部によってブリッジ素子の少なくとも一つの第二のコンポーネントを形成するステップとを有する。
【００２８】
前記製造方法は、ブリッジ素子と第一若しくは第二の電流ラインの何れかとの間、又はブリッジ素子コンポーネントの間に分離デバイスを形成するステップを更に有する。
【００２９】
本発明の上記及び他の特性、特徴、及び利点は、例示によって本発明の動作原理を示す添付図面と共にもたらされる以下の詳細な記載から明らかとなるであろう。当該記載は本発明の範囲を限定することなく、例示のためだけにもたらされている。以下引用される参照番号は添付図面を参照するものである。
【００３０】
異なる図において同じ参照番号は同じ又は類似の要素（素子）を参照している。    
【発明を実施するための最良の形態】
【００３１】
本発明は特定の実施例に関して、及びある図面に関して記載されるであろうが、本発明がそれらに限定されることはなく請求項によってのみ規定される。記載の図面は概略的なものにすぎず、限定を意図するものではない。図面においていくつかの要素の大きさは強調され得ると共に図示の目的で寸法通りに記載され得ない。用語“有する”が本明細書及び請求項に使用される場合、これは他の構成要素又はステップの存在を排除するものではない。単数形名詞が参照されるときに冠詞又は定冠詞、例えば“a”若しくは“aｎ”又は“ｔｈｅ”が使用される場合、他に特に記載されない限り単数名詞の複数形は含まれる。
【００３２】
更に、明細書及び請求項における用語第一、第二、及び第三等は同様の要素の間で識別するために使用されており、必ずしもシーケンシャルな順序又は時系列の順序を記載するために使用されていない。そのように使用される用語は適切な状況下で交換可能であり、ここに記載の発明の実施例は、ここに記載又は図示されていない他のシーケンス（順序）において動作し得ることが理解されるべきである。
【００３３】
更に、明細書及び請求項における用語トップ、ボトム（底）、上、及び下等は説明のために使用されており、必ずしも相対的な位置を記載するために使用されていない。そのように使用される用語は適切な状況下で交換可能であり、ここに記載の発明の実施例は、ここに記載又は図示されていない他の方向において動作し得ることが理解されるべきである。
【００３４】
本発明によれば、各々は磁気抵抗メモリ素子３１を有する磁気抵抗メモリセル３０（図４参照）のマトリックス４０が行４１及び列４２で論理的に構成される。本記載を通じて、用語“水平”及び“垂直”は座標系（co-ordinate system）をもたらすため及び説明の容易化のためにのみ使用される。それらがデバイスの実際の物理方向を参照する必要はないが参照してもよい。更に用語“列”及び“行”は、ともにつながれるアレイ要素のセットを記載するために使用される。結合（リンキング）は行及び列の直交アレイ（Cartesian array）の形態でもたらされ得るが、本発明はそれに限定されない。当業者によって理解されるように、行と列とは容易に交換され得ると共に、これらの用語は交換可能であることが本開示において意図される。また非直交アレイ（non-Cartesian array）が構成されてもよく、本発明の範囲内に含まれる。従って用語“行”及び“列”は広く解釈されるべきである。この広い解釈で進めるために請求項は論理的に構成された行及び列を参照する。これにより、メモリ素子のセットは位相線形交差態様（topologically linear intersecting manner）でともにつながれるが、物理的又は位相幾何学な構成はそのようになる必要はないことが意味される。例えば行が円（環）であってもよく、列がこれらの円の半径であってもよく、円及び半径が本発明において行及び列で“論理的に構成された（logically organized）”ように記載される。更に様々なライン、例えばビットライン及びワードライン、又は行ライン及び列ラインの特定の名称は、説明を容易にするために使用される総称になるように意図されると共に、特定の機能を参照するように意図され、語の当該特定の選択はいかなる態様においても本発明を限定することを意図するものではない。全てのこれらの用語は、記載されている特定の構造のより正しい理解を助けるためにのみ使用されることが理解されるべきであり、本発明を限定することを意図するものではない。
【００３５】
本発明の実施例による一つのメモリセル３０が図３に示されている。本発明によるアーキテクチャは、（第一のメタル層でパターン化される）ビットライン３２及び（第二のメタル層でパターン化される）ワードライン３３の直交グリッドを使用していてもよい。代わりに図面において示されていないが、本発明によるアーキテクチャがビットライン及びワードラインのグリッドを使用していてもよく、例えば米国特許第US-2002/0097601号公報に開示されているようにビットライン及びワードラインは９０度と異なる角度を含む。９０度の角度を含むビットライン及びワードラインを備える実施例は、最小セルサイズをもたらすため好ましい。更なる他の実施例によれば、ここでも図示されていないか、又は更に説明されていないが、ワードラインは第一のメタル層にもたらされてもよく、ビットラインは第二のメタル層にもたらされてもよい。すなわちワードラインがビットラインのメタル層上のメタル層にもたらされるか、又はその逆の何れかとなる。ワードライン３３とビットライン３２とは、交差領域又はクロスポイント領域、すなわち当該ラインが（当該ラインは異なるメタル層でもたらされているため）直接コンタクト（接触）することなく互いにクロス又はオーバラップするゾーンで交差する。
【００３６】
交差領域の近くでビットライン３２とワードライン３３とを接続するＵ字形ブリッジ３４が形成される。ブリッジ３４は複数のコンポーネントを有する。例えばブリッジ３４は第一のビア（ｖｉａ）３５によって形成される第一のコンポーネントと、（第三のメタル層でパターン化される）トップバー（top bar）３６によって形成される第二のコンポーネントと、第二のビア３７によって形成される第三のコンポーネントとから構成される。ビア３７とビットライン３２との間に、所望されない経路を通じて流れる迷走電流を阻止（防止）する分離器（セパレータ（separator））としての役割を果たす分離デバイス３８がもたらされる。他の実施例によれば、図示されていないが、分離デバイスがビア３５とワードライン３３との間に位置されてもよい。分離デバイスはワードライン３３とビットライン３２との間の電流経路にもたらされなければならない。本発明の更なる他の実施例によれば、ここでも図面にもたらされていないが、分離デバイスがブリッジコンポーネントの間、例えば第一のビア３５とトップバー３６との間、又は第二のビア３７とトップバー３６との間にもたらされてもよい。
【００３７】
トップバー３６は、ビットライン３２とワードライン３３とで例えば４５度のような角度の下で方向付けられる。ブリッジ面、すなわちブリッジコンポーネント３５、３６、及び３７によって形成される面の法線（normal）は、スイッチング場が最小になる角度で前記角度は方向付けられるようになる。磁気抵抗メモリ素子３１、例えばＭＴＪスタックは、第二のメタル層と第三のメタル層との間のＵ字形ブリッジ３４の中心部、すなわちビットライン３２とワードライン３３との両方のレベルよりも高いレベルに位置される。あまり好ましくないが本発明の他の実施例において、図示されていないが磁気抵抗メモリ素子は第一のメタル層と第二のメタル層との間、すなわちビットラインとワードラインとの何れかのレベルよりも高いレベル、及びその他よりも低いレベルで位置される。しかしながらトップバー３６及び第一のビア３５から更に離れているために磁気メモリ素子においてブリッジ素子を通じて流れる電流によって生成される小さな磁場しか検出されないため当該実施例はあまり好ましくない。実際磁気メモリ素子における磁場はほとんど第二のビア３７における電流によってのみ形成される。
【００３８】
既にもたらされている代替例によって示されているように図３に示されている上記構成体はただの例である。更に図３に記載の全構造体は上下逆転され得る。このことはトップバー３６がデバイスの底、すなわちビットライン及びワードラインが形成されるメタル層の下に物理的に位置され得ることを意味する。
【００３９】
ＭＴＪメモリ素子３１は通常、固定又は固着層、自由層、及びその間の誘電体バリアを有する層構造体を含んでいる。ＭＴＪメモリ素子３１は、下部電気的コンタクト部又はボトム電極を形成する非磁気導体（non-magnetic conductor）と、例えば自由磁気層（free magnetic layer）上の上部コンタクト部又はトップ電極とを更に有している。自由及び固着層のスタックも逆転され得るので、上部コンタクト部は固着磁気層（pinned magnetic layer）上にもたらされる。固着磁気層及び自由磁気層は例えばNiFe又はCoFeから構成されてもよく、誘電バリア層は例えばAlOxから形成されてもよい。更に自由層と固着層との両方は、非磁気又は反強磁性層と共に、異なる磁気層の多層（マルチレイア）によって形成され得る。間に誘電部を備える強磁性又はフェリ磁性層のサンドイッチ部に低い電圧を印加することによって電子は誘電バリアを通じてトンネルし得る。
【００４０】
磁気抵抗素子３１はビットライン３２及びワードライン３３のクロスポイント領域の外側、すなわちビットライン３２とワードライン３３とが互いにクロスするゾーンの外側に位置される。磁気抵抗メモリ素子３１、例えばＭＴＪスタックの下に導電性ライン又はメタルラインがもたらされていないため、第三のビア３９は磁気抵抗メモリ素子３１のボトム電極を、読み出し動作のために下の選択トランジスタＴに接続するためにそこに位置され得る。磁気抵抗メモリ素子３１、例えばＭＴＪスタックのトップ電極はトップバー３６にコンタクトされる。
【００４１】
提案されるアーキテクチャの上面図が図４に示されており、側面図が図５に示されている。実際分離デバイス３８を通じて流れる電流の制限を最大限化するため、各々のセル３０における分離デバイス３８の領域は、隣接するセル３０の分離デバイス３８及び第三のビア３９に接しない限り、できるだけ大きく延在させられ得る。
【００４２】
図３に示されているようにパルス電圧Ｖｗｒｉｔｅが、対応するビットライン３２の一方の端部に印加される間、対応するワードライン３３の一方の端部を接地することによってバイナリ（二進）値、すなわち例えば“１”又は“０”をメモリセル３０のメモリ素子３１に書き込むこと、又は記憶することは行われる。電流パルスIWは、分離デバイス３８、第二のビア３７、トップバー３６、第一のビア３５、及び最終的にワードライン３３を通じてビットライン３２からグランドに流れる。このことも図６に示されている。電流は、右手の法則により磁場Ｈを生成するループを部分的に形成する。ビットライン３２及びワードライン３３に対するブリッジ３４の方向のために場は、ブリッジ３４のトップバー３６とビットライン３２又はワードライン３３との間に含まれる角度と同じ角度、例えば４５度で容易軸に対して配向させられる（方向付けられる）。場の強さは、前記角度で自由層のスイッチング場を超えるように選択される。ブリッジ３４の形状のために書き込み電流IWによって生成される場は増大させられると共に選択メモリ素子３１に集中させられる。反対方向に電流を送ることによって他の方向での書き込みは行われる。分離デバイス３８のために電流は非選択セルを通じて他の経路にほとんど漏れ得ない。
【００４３】
米国特許第US−6331944号公報に記載されているように分離デバイスはメタル−絶縁体−メタル又はメタル−半導体−メタルのようなメタル−バリア−メタルのサンドイッチ構造体から構成されてもよい。分離デバイスはビットライン３２上又はワードライン３３上に堆積（deposit）されると共にパターン化される。基本的に分離デバイス３８は、原点に対して対称となる非線形な電流・電圧（Ｉ−Ｖ）特性をもたらし得る。図７は、米国特許第US−6331944号公報によるＩ−Ｖ曲線の正の部分を示している。ＶＢ（約１Ｖ）のバイアスで分離デバイス３８を通じる電流は、（１／２）ＶＢのバイアスでの電流よりも１０倍大きくなる。従って、当該ブリッジ３４に直接接続される分離デバイス３８上のほとんどの電圧は降下（ドロップ）するため、図３及び図６における書き込み電流IWは主に選択ブリッジ３４を通じて流れるであろう。非選択分離デバイス３８において電圧降下は選択デバイスにおける電圧降下のたった半分となるため、同じ選択ビットライン３２又は選択ワードライン３３上にもたらされている非選択ブリッジ３４を通じて流れる迷走電流は少なくとも選択ブリッジ３４を通じて流れる電流よりも１０倍小さくなる。アレイにおける非選択セルの残りを通じて流れる電流は、当該電流が更に分割されるため極めて小さくなる。このことは次のように説明され得る。すなわち、迷走電流はまず例えば選択ビットラインから、前記ビットラインに直接接続される非選択セルにもたらされ、それから選択ワードラインに直接接続される非選択セルを通じてもたらされる前に、多くの経路（アレイが大きいほど、より多くの経路が可能）を通じて分割され、それから最終的に前記ワードラインにもたらされる。それ故に選択ビット又はワードラインに直接接続されない全セルを通じる全迷走経路の全抵抗はゼロ（零）（短絡されている）とみなされる。これにより、Rconnectが無視され得る場合、各々のRunselect上の電圧降下はRselect上の電圧降下の（約）半分になることが明らかに理解され得る図１０における簡略図がもたらされる。
【００４４】
分離デバイス３８は対称なＩ−Ｖ特性を有するべきである。すなわち両方の方向で書き込むことを可能にする（すなわち両方の方向で磁場を生成する）ために、反対の方向の何れかに電流が送られるとき当該デバイスが対称な動作を有していなければならないため、当該デバイスは双方向導通非線形デバイスになるべきである。上記のメタル−バリア−メタル構造体を除いて、n/p+/n構造体及びn+/n-/p+/n-/n+構造体とそれらの相補形態とのような対称非線形動作ももたらす他の構造体も米国特許第US−5991193号公報にも開示されているように可能である。
【００４５】
メモリ素子３１の記憶内容（コンテンツ）の読み出しは、従来設計と同様の態様で行われる。検出（センス）電流は、選択ワードライン３３、第一のビア３５、ブリッジ３４のトップバー３６を介して、磁気抵抗メモリ素子３１、例えばＭＴＪスタックを通って、更に第三のビア３９を介して送られ、最後に選択トランジスタＴに至る。この場合当該トランジスタはオン状態になっている。
【００４６】
本発明によるメモリセルのアーキテクチャにより、かなり小さな電流で十分な書き込み場（フィールド）を得ることが可能になる。全書き込み場は、Ｕ字形ブリッジ３４の三つのセグメント３５、３６、及び３７によって生成される場の和（合計）となり、当該全ての場が最小スイッチング場の方向、例えば磁気抵抗素子３１の容易軸に対して４５度に既に配向させられているため、このことは可能になる。書き込みの間、二つの代わりにたった一つの電流パルスが送られ、ビットライン３２とワードライン３３との両方を通って同じ電流が流れるため、消費電力は更に低減される。更に統計的な平均として電流IWはワードライン３３及びビットライン３２の半分のみを通って流れなければならず、これによりライン３２及び３３のある抵抗が低減され得る。次の粗計算は、本発明が多大な消費電力低減をもたらすことを示している。
【００４７】
従来設計（図８）に対する計算：
自由層８０は、ビットライン３２及びワードライン３３からそれぞれ２５０ｎｍ及び５００ｎｍ離れた距離に位置されることが仮定される。ビオ・サバールの法則（Biot-Savart
law）によれば、ビットライン３２における電流I1によって生成される自由層８０における磁場は
【数３】
2006518937.tif 000005
となり、ワードライン３３における電流I2によって生成される自由層８０における磁場は
【数４】
2006518937.tif 000006
となる。
結果としてもたらされる４５度での場Hconventを保持するために、ビットライン３２と自由層８２との間の距離及びワードライン３３と自由層８０との間の距離が異なるためI2は2.2 * I1にならなければならない（図９）。最終的にI1の項で表現される、結果としてもたらされる４５度での場は：
【数５】
2006518937.tif 000007
となる。
【００４８】
消費電力は：
【数６】
2006518937.tif 000008
となり、ここでRlineはワードライン３３又はビットライン３２の何れかの抵抗であり、この計算の場合、ライン３２と３３との両方の抵抗は同じと仮定される。
【００４９】
本発明の実施例の設計に対する計算（図６）：
Ｕ字形ブリッジ３４は８００ｎｍ長の第一のビア３５、３００ｎｍ長のトップバー３６、及び１６００ｎｍ長の第二のビア３７を有することが仮定される。自由層８０は１５０ｎｍの距離でトップバー３６の下に位置される。このことは比較のために、メタル層（ビットライン３２及びワードライン３３がパターン化される第一のメタル層と第二のメタル層と）の間の距離が従来の場合（８００ｎｍ）と同じに保持されることを意味する。ビオ・サバールの法則によれば、容易軸に対して４５度でブリッジ３４によって生成される全ての場はHU = 2.55 * 106 Iwとなる。ここでこの場合Iwは書き込み電流である。前記計算において、三つのセグメント（第一のビア３５、トップバー３６、及び第二のビア３７）によって生成される場はともに加算される。
【００５０】
（比較のために）従来の場合と同じ場を得るために、HUはHconventと等しくなるようにセットされる。そのとき：
【数７】
2006518937.tif 000009
となる。
このことは、新たな設計の場合、従来の設計と比較すると、自由層８０において同じ場を得るために電流の３５％のみがビットライン３２及びワードライン３３を通って送られなければならないことを意味する。更に従来の設計において二つの電流I1及びI2が必要とされる一方、この場合、一つの電流IWしか必要とされない。
【００５１】
新たな設計において消費電力を計算するために１００×１００（100 by 100）セルのアレイの概略的な回路図が図１０において簡略化されると共に示されている。当該図において書き込み動作に関与しているコンポーネント、すなわちビットライン３２、ワードライン３３、及び分離デバイス３８のみが含まれる。抵抗Rselect及びRunselectは選択及び非選択メモリセル３０における分離デバイス３８の抵抗となる。分離デバイス３８の非線形動作によればRunselectはRselect上の電圧の半分の電圧でバイアスされるため、Runselectは例えば12.5*Rselectになることが仮定され得る。抵抗RselectはほぼRlineにセットされる。これは実際上適正な値である。迷走電流は主に、選択ビットライン３２及びワードライン３３に直接接続されている全ての非選択メモリセル３０を通って流れる。全ての他のメモリセル３０は短絡されているとみなされる。二つの隣接するセルの間のビットライン３２及びワードライン３３の部分の抵抗（Rconnect=1/100 Rline）も考慮される。このことは従来例に対する計算との比較のために必要とされる。
【００５２】
統計的に、平均書き込み電流はビットライン３２の半分及びワードライン３３の半分を移動（travel）しなければならない。それ故に前記計算は、選択メモリセル３０がアレイの中央部に位置される平均的な例とみなす。
【００５３】
前記計算は、図１０に示されている例において、Rselectを通って流れる電流、すなわちIWが、回路に供給される全電流よりも３．０７倍小さくなり、回路の全抵抗は0.38 * Rlineになることを開示している。結果的にこの場合、消費電力は：
【数８】
2006518937.tif 000010
となる。従来例と比較するために、IWは同じ場を得るように0.35 * I1にセットされる。これにより、
【数９】
2006518937.tif 000011
がもたらされる。
従来設計と比較すると、本設計により、消費電力の5.84/0.44 = 13.3倍が節減され得る。
【００５４】
本発明の実施例のアーキテクチャの選択度は従来の選択度よりもかなり高くなる。このことは、書き込み場がＵ字形ブリッジ３４にのみ集中させられ、スイッチング場が最も低くなる、容易軸に対して４５度の下で配向させられるという事実による。一方、ビットライン３２が磁気抵抗素子３１、例えばＭＴＪスタックの下に深く埋め込まれ、当該場が、スイッチング場は最も高くなる、容易軸に対して０度で配向させられるため、選択ビットライン３２によって生成されるが、同じビットライン３２上にもたらされている非選択セルにもたらされる場は非常に小さくなる。次の計算によって、より詳細に開示される。
【００５５】
上記場の計算によれば、４５度で（選択メモリセル３０において）Ｕ字形ブリッジ３４の内側で自由層８０において生成される場は2.55 * 106 Iwとなり、このことは、当該角度でのセルの最大スイッチング場が当該値を超えるべきではないことを意味する。その結果、０度での最大スイッチング場は2 * 2.55 * 106 Iw = 5.1 * 106 Iwを超えるべきではない（アストロイド曲線によれば、４５度でのスイッチング場HSは０度でのスイッチング場の半分になる）。
【００５６】
選択ビットライン３２を通って流れる電流Iwにより、同じビットライン３２にもたらされる全ての非選択メモリ素子３１、例えばＭＴＪスタックにもたらされる場
【数１０】
2006518937.tif 000012
がもたらされる（図１１参照）。ビットライン３２が磁気抵抗メモリ素子３１、例えばＭＴＪスタックの自由層８０からかなり離れて埋め込まれているため、当該場は非常に小さくなる（計算において、図６も参照すると、１４５０ｎｍが自由層８０とビットライン３２との間の垂直距離となるように仮定される）。当該場の面内成分（コンポーネント）は、
【数１１】
2006518937.tif 000013
となる。当該場は自由層８０の容易軸と平行になる。直立（垂直）成分は無視できるほどより小さくなり、自由層８０の大きなシート異方性（sheet anisotropy）ために必ずしも重要な役割を果たさない。更に非選択磁気抵抗メモリ素子３１、例えばＭＴＪスタックも、４５度で配向させられる小さな場
【数１２】
2006518937.tif 000014
にさらされる（図１１上面図参照）。当該場はＵ字形ブリッジ３４を通って流れる迷走電流によって生成され、それ故に選択メモリセル３０で生成される場よりも１２．５倍小さくなる。非選択メモリ素子３１、例えばＭＴＪスタック上にもたらされる結果としての場Htotal−unselectは最終的に2.87 * 105 Iwとなり、容易軸に対して２９．５度で配向される。当該場は、全てのセルに対する最小スイッチング場をセットする。このことは、所望されない上書きを回避するために全てのセルが、2.87 * 105 Iwよりも大きな２９．５度でのスイッチング場を有さなければならないことを意味する。アストロイド曲線（図１）から対応する０度での最小スイッチング場は5.47 * 105 Iwとならなければならないことが分かっている。より早い段階でもたらされている最大の場の要求仕様と組み合わせて、電流設計における選択窓は
【数１３】
2006518937.tif 000015
と表現され得る（図１２参照）。図２及び図１２の場合と比較すると、本設計における選択度は２．２６倍によって劇的に改善されることが理解され得る。更に統計的に、同じ行にもたらされている所望されないセルの半分及び同じ列にもたらされている所望されないセルの半分のみが迷走書き込み電流にさらされるため、所望されない上書きに対する可能性は、あっても約半分にまで低減される。
【００５７】
ループは部分的に形成されるので、Ｕ字形ブリッジ３４は依然として非常に低い自己インダクタンスを有しており、これにより磁気抵抗メモリの高周波特性が影響を及ぼされることはないであろう。粗計算により、導通ラインの直線部分を除いてブリッジ３４のインダクタンスは約10-13 乃至 10-11 Hになることが示される。当該値は依然として一巻きの記録ヘッド（single-turn recording head）の値よりも約２桁（order）小さな大きさとなり、１ＧＨｚで問題なく動作し得る。
【００５８】
本発明によるデバイスの代わりの実施例が図１３に示されている。当該実施例のアーキテクチャは図３に示されている第一の実施例と基本的に同じになる。違いは全てのメモリ３０セルに対して選択トランジスタＴがないことにある。それ故に図３における第三のビア３９はもたらされていない。代わりにセンスライン１３０が、磁気抵抗メモリ素子３１のボトム電極の下の導電層にパターン化されている。センスライン１３０は、同じワードライン３３上にもたらされる全ての磁気抵抗メモリ素子３１のボトム電極を互いに接続する。すなわち各々のセルライン１３０は、ワードライン３３と同様に磁気抵抗メモリ素子３１の行に関連している。これらのセンスライン１３０は、ビットライン３２と共に、読み出されるときに使用される。上記のようにこの場合、分離デバイス３８はここでも読み出しの間、例えばＭＴＪのような磁気抵抗メモリ素子３１と直列に接続され、読み出しの間、迷走電流を阻止するように作用（動作）し得る。前記動作は米国特許第US−6331944号公報に記載されている内容と同様である。例えばセルith（i番目のセル）の読み出しは、選択メモリセルithに関連するセンスライン１３０を通って、セルithの磁気抵抗メモリ素子３１を通って、トップバー３６、第二のビア３７、及び分離デバイス３８を通って検出電流を送ることによって実行され、最終的に選択メモリセルithに関連するビットライン３２を介して流れる。当該検出電流は、メモリセルith又はそれ故に前記セルのメモリ素子３１の抵抗を検出し、メモリセルith又のディジタル状態が検出され得る。
【００５９】
第三の実施例は第二の実施例と同様である。違いは分離デバイス３８が形成される態様にある。メタル−バリア−メタルのサンドイッチ膜（フィルム）を堆積させ、それをパターン化する代わりに、本実施例において連続バリア層（continuous barrier layer）１４０が、ビットライン３２の研磨表面（polished surface）上に堆積され、それからパターン化されることなく第二のビア３７はバリア層１４０の上に生成される（図１４）。この場合、ビットライン３２及び第二のビア３７は構造体メタル−バリア−メタルの二つのメタル電極としての役割を果たす。当該設計の場合、分離デバイス３８をパターン化するための追加のマスクが省略され得る。
【００６０】
第四の実施例が図１５乃至図１７に示されており、それぞれ透視図、側面図、及び上面図を示している。当該実施例において、ブリッジ素子３４はＬ字形ブリッジになる。すなわち当該素子は、ワードライン３３又はビットライン３２の面と平行な面にもたらされるトップバー３６を第一のコンポーネントとして有しており、トップバー３６と垂直なビア３７を第二のコンポーネントとして有している。トップバー３６は同じレベル又は同じメタル層にワードライン３３としてパターン化される。磁気抵抗メモリ素子、例えばＭＴＪ素子３１は、ビットライン３２及びワードライン３３がパターン化されているメタル層となる第一のメタル層と第二のメタル層との間に位置される。本実施例においてこの場合、磁場はブリッジ素子３４の２セグメント、すなわちビア３７及びトップバー３６のみによって生成されるため、ＭＴＪ素子３１において生成される磁場は他の実施例のデバイスで生成される磁場よりも小さくなる。更に第四の実施例によるデバイスの、第二の実施例の教示との組み合わせが適用され得る。このことはセンスラインが、読み出しの際の使用のためにＭＴＪ素子３１の下にもたらされ得ることを意味する。好ましい実施例、特定の構成体及び構造体、並びに物質が本発明によるデバイスに対してここで議論されているが、本発明の範囲を逸脱することなく形態及び詳細における様々な変形例又は修正例がなされてもよいことは理解されるべきである。例えば分離デバイス３８は、ビア３７の上端部においてブリッジ素子３４のトップバー３６のちょうど下に位置され得る。いくつかの他の可能性は上記の記載において既に言及されている。
【図面の簡単な説明】
【００６１】
【図１】磁気抵抗メモリセルの自由層のスイッチング場を示すアストロイド曲線の図であり、それによって、もたらされた磁場は、自由層の磁化をスイッチするためにアストロイド曲線の上又は外側にもたらされなければならない。
【図２】従来技術による磁気抵抗メモリセルのマトリックスにおける選択窓を示している。
【図３】本発明の第一の実施例によるＭＲＡＭメモリセルの透視図である。
【図４】図３における複数のメモリセルを有するＭＲＡＭメモリの上面図（トップビュー）である。
【図５】図３におけるメモリセルの側面図である。
【図６】図３におけるＭＲＡＭメモリセルの書き込みの間の、簡略化された電流の流れ図である。
【図７】原点に対して対称となる、非線形分離デバイスの電流・電圧特性の正の部分を示している。
【図８】従来技術の磁気抵抗メモリセルの簡略化された側面図である。
【図９】図８における従来技術の磁気抵抗メモリセルの簡略化された上面図である。
【図１０】本発明による１００×１００セルアレイの簡略化された回路図である。
【図１１】本発明による非選択セルにもたらされる場を計算するための簡略図である。
【図１２】本発明による磁気抵抗メモリセルのマトリックスにおける選択窓を示している。
【図１３】本発明の第二の実施例によるＭＲＡＭメモリセルの透視図である。
【図１４】本発明の第三の実施例によるＭＲＡＭメモリセルの側面図である。
【図１５】本発明の第四の実施例によるＭＲＡＭメモリセルの透視図である。
【図１６】図１５におけるメモリセルの側面図である。
【図１７】図１５における複数のメモリセルを有するＭＲＡＭメモリの上面図である。
【図１】
2006518937.tif 000016
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2006518937.tif 000031
【図１７】
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【国際調査報告】
2006518937.tif 000033
2006518937.tif 000034