(57)【要約】【課題】  ビットエラーレートを決定する方法および装置である。【解決手段】本発明の方法は、所定の期間、テスト機器の獲得部でデータ信号を獲得しそしてテスト機器のメモリーにデータ信号を記憶するステップ（３１０）から構成される。クロック信号は記憶されたデータ信号から回復され（３１５）、そしてそれに従って、記憶されたデータ信号は所定の長さの複数のデータセグメントにスライスされる。データセグメントの各々は、フレーム又は所定のパターン（３３５）に同期化され（６６２）そのビットエラーレートを決定する（３４５）。
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【特許請求の範囲】
【請求項１】
ビットエラーレートを決定する方法において、所定の期間テスト機器の獲得部によりデータ信号を獲得し、前記テスト機器のメモリーも前記データ信号を記憶し、前記記憶したデータ信号からクロック信号を回復し、前記回復したクロック信号に従って所定の長さの複数のデータセグメントに前記記憶したデータ信号をスライスし、前記データセグメントの各々を同期させてそれらをフレーム又は所定のパターンに揃えてそのビットエラーレートを決定し、そして前記データセグメントの各々を前記所定のパターンをビット単位で比較することを特徴とするビットエラーレートを決定する方法。
【請求項２】
前記クロック回復ステップはさらに前記記憶したデータ信号に対して閾値レベルを定義し、前記記憶したデータ信号の各部を前記閾値レベルと比較し、前記閾値にまたがる隣接サンプルの組を決定し、前記隣接するサンプル間の閾値を交差する時間を推定して一連の閾値交差の観察された時間を得ることを特徴とする請求項１に記載のデータ信号処理方法。
【請求項３】
前記クロック回復ステップはさらに一連の閾値交差の観察された時間を前記回復された真の周期的クロックから構成される閾値交差の予想された時間の理想的な完全なシーケンスと比較し、前記比較に基づいて閾値交差の観察された時間と前記回復された真のクロックから構成される前記一連の閾値交差の予想された時間との間の誤差を決定し、そして前記決定された誤差に従って前記回復された真の周期的クロックの位相を調節することを特徴とする請求項２に記載の方法。
【請求項４】
フレームにおける各ビットエラーの位置を決定し、前記フレームのｘ／ｙディスプレイにおいて各決定されたビットエラーの前記位置を表示するステップからさらに構成されることを特徴とする請求項１に記載の方法。
【請求項５】
前記所定のパターンは前記データセグメントの各々と比較されビットエラーを決定することを特徴とする請求項１に記載の方法。
【請求項６】
もしも前記所定のビットレートが所定の閾値をこえて極端に高い場合は、パターンとデータセグメント間の整列を調節することを特徴とする請求項５に記載の方法。
【請求項７】
前記所定のパターンは擬似―ランダム生成ビットシーケンスであることを特徴とする請求項１に記載の方法。
【請求項８】
前記所定のパターンは公知の標準テストパターンであることを特徴とする請求項１に記載の方法。
【請求項９】
前記所定のパターンはデータファイルに記憶されたカスタムテストパターンであることを特徴とする請求項１に記載の方法。
【請求項１０】
ビットエラーレートを決定する装置において、所定の期間データ信号を獲得するためのテスト機器の獲得部、前記データ信号を記憶するための前記テスト機器のメモリー、前記記憶したデータ信号からクロック信号を回復するためのクロック回復部、前記回復したクロック信号に従って所定の長さの複数のデータセグメントに前記記憶したデータ信号をスライスするプロセッサー、前記データセグメントの各々を同期させてそれらを所定のパターンに揃えるシンクロナイザー、そして前記データセグメントの各々を前記所定のパターンとをビット単位で比較することによりビットエラーレートを決定するビットエラーテスターから構成されることを特徴とするビットエラーレート決定装置。
【請求項１１】
前記クロック回復部はさらに前記記憶したデータ信号に対して閾値レベルを定義し、前記記憶したデータ信号の各部を前記閾値レベルと比較し、前記閾値にまたがる隣接サンプルの組を決定し、前記隣接するサンプル間の閾値を交差する時間を推定して一連の閾値交差の観察された時間を得ることを特徴とする請求項１０に記載の装置。
【請求項１２】
前記クロック回復部はさらに一連の閾値交差の観察された時間を前記回復された真の周期的クロックから構成される閾値交差の予想された時間の理想的な完全なシーケンスと比較し、前記比較に基づいて閾値交差の観察された時間と前記回復された真のクロックから構成される前記一連の閾値交差の予想された時間との間の誤差を決定し、そして前記決定された誤差に従って前記回復された真の周期的クロックの位相を調節することを特徴とする請求項１１に記載の装置。
【請求項１３】
前記ビットエラーレートテスターはフレームにおける各ビットエラーの位置を決定し、前記フレームのｘ／ｙディスプレイにおいて各決定されたビットエラーの前記位置を表示することを特徴とする請求項１０に記載の装置。
【請求項１４】
前記所定のパターンは前記データセグメントの各々と比較されビットエラーを決定することを特徴とする請求項１０に記載の装置。
【請求項１５】
もしも前記所定のビットレートが所定の閾値をこえて極端に高い場合は、パターンとデータセグメント間の整列を調節することを特徴とする請求項１４に記載の装置。
【請求項１６】
前記所定のパターンは擬似―ランダム生成ビットシーケンスであることを特徴とする請求項１０に記載の装置。
【請求項１７】
前記所定のパターンは公知の標準テストパターンであることを特徴とする請求項１０に記載の装置。
【請求項１８】
前記所定のパターンはデータファイルに記憶されたカスタムテストパターンであることを特徴とする請求項１０に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この特許申請は、２００２年９月３０日付けで申請された米国仮特許申請書、Ｎｏ．６０／４１５，１５５の特典を請求するものであり、すべての内容がこの中に含まれる。
【０００２】
本発明はデジタルオシロスコープにおいてサンプリングされた信号のためのビットエラーレート分析のための方法に関する。
【背景技術】
【０００３】
ビットエラーレート測定は全てのシリアルデータテストの中心をなすものである。他の全ての測定はリンク品質の究極の測定であるこのひとつのパラメーターに関連する。一般的にオシロスコープはアイダイアグラム又はジッターバスタブ曲線からのビットエラーレートを典型的に測定する。しかしながら、非常に高いサンプルの獲得においては、これらの方法は受け入れられないことを証明している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ソフトウエアービットエラーレート及びエラー位置分析
本発明によれば、ＬｅＣｒｏｙ  ＳＤＡは最初にビットパターンの長い波形の獲得を集めることによりビットエラーレートを計算する。回復された周期的なクロックを用いると、波形は最適な閾値レベルでサンプリングされ、そしてビットの結果として生ずるシーケンスは記憶され、公知のビットパターンと比較される。このビットパターンは標準パターンでも、擬似ランダム生成パターン又はカスタムパターンでもあっても宜しい。自動の検索アルゴリズムが提供されていて公知の測定されたパターンを整列させる。
【０００５】
このようにして、本発明によるＳＤＡにおいてのみビットエラーレートはソフトウエアー回復クロックを用いてソフトウエアーで直接測定され、複数のデータセグメントを定義し、捕捉された波形のデータセグメントをビットに変換し、そしてこれらのビットは公知のデータパターンと比較される。
【０００６】
ビットエラーレート（ＢＥＲ）は適当なソフトウエアーを用いて特定の受信信号の真のビットエラーレートを測定する。以下の測定が計算される。
【０００７】
ビットエラーの全体の数
“ゼロ”エラーの数
“ひとつ”エラーの数
任意の数のテストされるビットのためのエラーのＢＥＲ（ビットエラーレート）数
ビットエラーレート測定のこの方法はメモリーの深さ（サイズ）とビット当たりのポイント数により設定される最小レベルに限定される。ビット当たり４サンプルと仮定すると、図１は単一の獲得のための感度を要約している。このようにして、図示のごとく、メモリーが大きくなればなるほど検出できるＢＥＲは低下する。
【０００８】
しかしながら、デジタルオシロスコープにおいて見出される現在のメモリーの長さに従えば、この感度は非常に高いビットエラーレートの対するソフトウエアー測定モードを限定する。ほとんどのシリアルリンクはＩＥ−９以下のエラーレートで動作するよう予想されている。このモードは、しかしながら、ＩＥ−９レートよりしばしば高いパターン依存エラーを露出するに最も有用である。
【課題を解決するための手段】
【０００９】
本発明により記述されているソフトウエアーＢＥＲモードによれば、以下に述べるごとく、データストリーム内のエラー位置を機器が表示できるようになる。もしもエラーがランダムなものであり静止しているとしたら、即ちそれらが時間的に相関していないとしたら、最小のビットエラーレートは多重データ獲得を用いることにより減ずることができる。
【００１０】
本発明の他の目的と利点は明細書及び図面から部分的に明白となり、そして部分的に明らかとなる。
【００１１】
従って、本発明は幾つかのステップ及びその他の各々に関するひとつ又はそれ以上の関係及び以下の詳細な開示に例示される全てがそのようなステップを実効あらしめる構成の特徴、要素及び部分の構成の組み合わせを具現化する装置から構成され、発明の範囲は特許請求の範囲に示されている。
【発明の効果】
【００１２】
上述した目的、先の記述から明らかな目的は効果的に成し遂げられることはこのように理解できるであろう。また、本発明の精神及び範囲を逸脱しない範囲で上述の方法及び構成にある変更を行うことも可能なので、上述の説明及び添付の図面に示された全ての事項は例示的なものと解釈され、そして限定的な意味ではないことを意図している。
【００１３】
また、以下の請求項は、ここに記述された発明の包括的な、特定の特徴と、そして言葉についていえばそれらに落ち着くであろう本発明の範囲の全ての陳述を扱うことを意図するものである。
【発明を実施するための最良の形態】
【００１４】
ビットエラーロケーション
図２に示すように、例えば２２５に示すような真のビットエラーマップはユーザーに表示される。エラーは異なった色（図では白色）で明らかに表示される。ランダムエラーはランダムな点として明らかに表示される。繰り返されるエラーのいかなるタイプもパターンとした明らかに表示される。特別なパターンはエラーのタイプを示している。この真のビットエラーマップがどのようにみえるかの表現はディスプレイ２０５に表示され、そして三次元図を含み、そしてそこでは入力データストリーム内にビットエラー２２０が位置している。ディスプレイ２０５は、データストリームをフレームにおける全てのビット２１０を含む行を伴う行―列フォーマット２１５を分割する。データフレームは、ユーザーが選択可能な特定のビットシーケンス（即ち、ＳＯＮＥＴ／ＳＤＨ用のＯｘＦ２６８）又は固定数のビットにより限定される。この表示は、水平寸法がビット数、垂直寸法がフレーム数を表している垂直な縞としてフレームエラー関連ソースをして表している。
【００１５】
ビットエラーの位置はｘ−ｙディスプレイ上に際立った色として表示される。
【００１６】
図３はビットエラーロケーションマップを生成するのに必要なステップを示し、これらのステップは以下に説明する。
【００１７】
クロック回復
図３のステップ３１０で、以下に説明するように単一のトリガーを用いて波形が獲得され、そしてステップ３１５でクロックがそれから回復される。データの獲得とクロックの回復は図７を参照して説明するが、この図は獲得され、記憶された波形を分析し、記憶された波形に関連した回復された真の周期的なクロックを生成する過程を示すフローチャート図である。ステップ１１０で獲得され記憶されたデータ信号がメモリーから検索される。次に、ステップ１１５において、略一定のサンプル間隔で獲得された一連の“サンプル”をその後定義するための閾値交差のためのデータ信号を分析するために、絶対的な又は相対的な（記録された波形振幅の百分率）垂直閾値を定義する。ステップ１２０において、データ信号の各部分は閾値と比較され、閾値を跨ぐか又は広がるデータ信号の隣接するサンプルの組を位置づける。即ち、ひとつのサンプルが閾値より大きいか等しいかであり、そして隣接するサンプルが閾値より小さいか又は等しいかである。
【００１８】
特定されたサンプルの組を本当の独立した閾値交差点として受け入れる前にヒステレシスの必要条件をも考慮しなければならないが、このようにすることによりジッターに寄与するローカルノイズを除去できる。その後、線形または非線形補間を用いてサンプル間隔よりもより正確な閾値を介して交差の時間の推定がステップ１２５でなされる。このことにより閾値交差の観察された時間が定義される。ステップ１２７において、仮想クロックの位相が初期化される。これは初期位相を第一の観察された転移の閾値交差の時間に等しく設定することにより成し遂げられる。（即ち、回復されたクロックの初期位相の推定としてはたらく第一の観察された交差時間）。初期位相はさらにいくつかの方法のひとつで洗練されねばならない：１か）データの第一のＮ転移は廃棄されるか又は２）いくつかの数のあとで、Ｎ転移は検出され、仮想クロックの初期位相はゼロのこれらのＮ転移のために平均時間エラーを与えるために改定される。その後、処理は再起動される。両方の方法はＰＬＬ−開始又はＰＬＬ獲得時間の発行を扱う。これらの過程の第二は、入力データストリームのトラッキング低周波数変換よりもむしろ回復されたクロックを完全に周期的とする場合に適当である。
【００１９】
閾値交差の観察された時間は、ステップ１３０において閾値交差の予想された時間と比較される。閾値交差の予想された時間は、以下に述べる訂正のあとで、閾値交差の予想されたシーケンスに対応しようとする全体に概念的な又は仮想の“周期的クロック”の規則正しい間隔に対応する。
【００２０】
ステップ１３５において、回復されたクロックの位相は次に調節されて記録されたデータ信号における閾値交差の観察された時間に適切に同期する。各ビット間隔における位相調節量は正確にソフトウエアーＰＬＬのダイナミックレスポンスを定義する数学的なアルゴリズムにより決定される。ＰＬＬのダイナミックレスポンスは、分析下、ソフトウエアー制御下でデータ信号に関連づけられる通信基準に一致できる。
【００２１】
分析下では記録された波形は必然的にクロックである必要はなくむしろクロックに従って生成されたおそらくはデータストリームである。即ち、真のデータ信号における幾つかの転移は現れないであろう。何故ならば、幾つかの連続したビット位置は同一の値を持ち（例えば、連続した論理“１”）、その結果、それらの間に転移を有さない。
【００２２】
観察された転移が生成された仮想クロックの最も接近した予想された転移に対して一致を有すると仮定することによりこれらのビット位置がどの位の転移を有するのかを決定することができる。そのようなものとして、全ての観察された転移を仮想クロック転移に関連付けることが可能であり、また以前の観察された転移から生成された仮想クロックがどの位のサイクルを通過したかを正確に知ることができる。
【００２３】
アナログ位相ロックループ（ＰＬＬ）におけるように、回復された仮想周期的クロックに従って決定された閾値交差時間の予想された値と閾値交差の真の観察された値との間の位相エラー（時間間隔エラー“ＴＩＥ”）は、閾値交差時間の予想された値と回復された仮想クロックの位相を変更するための帰還信号として、ステップ１４０に図示するように用いることができる。ステップ１４５においては、生成されたエラー帰還信号は帰還されてステップ１３５において閾値交差の予想された時間の位相を調節するために用いられる。この過程は繰り返され、閾値交差時間の全ての予想された値まで継続され、そしてそのために回復された仮想クロックの位相は閾値交差時間の真の観察された値にロックされる。本発明によれば、実効あらしめるものはソフトウエアーの中にある；予想される時間は、共鳴回路よりはむしろ浮動少数点数を加えることにより計算されるが、結果は全く同様である。
【００２４】
機能性は初期の不正確性を有する製造された部品には依存せず時間を切り替えそして環境状態を変更するので、結果はアナログの同等のものよりもより繰り返し可能であり、むしろそれは数学的な計算である。このようにして、クロック信号の物理的な生成に従って生成された付加的なジッターは避けられる。
【００２５】
閾値交差の予想された時間値を閾値交差時間の真の観察された値にロックすることにより、閾値交差時間のこの予想された値は、ステップ１５０に示すように、記録された波形においてデジタル的にエンコードされた信号の理想的な“サンプリング時間”を推論するために用いられる。これらの時間は閾値交差の予想された時間の間にある（そのようなデータは変化しないときというよりもむしろ変化しているとき）。閾値交差時間のこれらの予想された値そしてこのような理想的なサンプリング時間を決定したら、記録された波形は、データ信号の各“スライス”に期間、データのビット状態を決定するためのこれらの理想的なサンプリング時間（回復された周期的クロック）に従ってデコードできる。
【００２６】
その故に、データの各スライスは多くのビット転移の記録された信号から、本発明によればクロック回復システムを用いて得られる。
【００２７】
その故に、データ信号の波形はスライスされ、そして一連のより小さな波形（各々はオリジナルから導き出される）として表現されるが、これらの波形は正確に規定された期間におけるオリジナルのデータ信号からの幾つかの数のビットに広がっている。そのような波形を供給する目的に役立つスライサーとしては、その波形の各々は入力データ信号の部分集合であり、回復されたクロック（同一の波形から取り出される）に同期し、そして各スライスにおけるビットの状態が知られている(知ることができる)。具体的には、オシロスコープに表示されるように、望むならば他のタイミングシーケンスも採用できるけれども、例えば、（１０のうちの）第一の分割およびオシロスコープ表示における第9分割でのひとつのビット間隔（単位―間隔）の終わりに対応する効果的なトリガー時間を波形に供給する。そのようなこれらの波形が更なる処理のために理想的であるとき、それらは回復された仮想クロックに正確に同期し、同位相である。
【００２８】
この一連の時間（予想された転移間の時間）を決定したあとで我々はビット状態を決定するための記録された波形を“サンプル”するのによく準備できたといえる。
【００２９】
図３に戻って説明するに、ステップ３２０において、アナログーデジタル変換（Ａ／Ｄ）手順はステップ３１５から回復されたクロックを受信し、そしてステップ３１０から獲得された波形を受信した。ステップ３２０における手順を図４を参照しながらより完全に説明する。ソフトウエアーにおいては、回復されたクロックの各サイクルのために、アナログ波形がサンプルされ、デジタルビットが生ずる。もしも回復されたクロック期間の中央でのアナログ値が閾値より大きいか又は等しいとしたら、データはデジタル“１”と云える。もしもそれが閾値より小さいとしたら、データはデジタル“０”を云える。
【００３０】
この手順は回復されたクロックに従って波形の全ての部分に適応され、デジタルデータ信号を生成する。
【００３１】
同期化
もう一度図３に戻って説明するに、ステップ３２５において、フレーム又はテストされるフレームレスのデータをテストシーケンスに同期させる手順が取られる。ステップ３２５において、フレーム同期化が特定されているかどうかについての質問がなされる。もしもこの質問に対する答えが肯定的であるとしたら、ステップ３３０において、アナログーデジタル変換器により提供されるビットストリームは特定のヘッダーに同期するか及び／又はビット数によりフレームに分割される。一度指定されたら、パターン同期化のために基準信号のフレームデータ指定ビットがステップ３３５に送られる。同期標識もまた図２に図示したマップを生成するためにエラーマップ生成ステップ３５０に直接送られる。このようにして、もしもフレームが定義されたら、ディスプレイマップとパターン同期化がフレーム毎に行われる。
【００３２】
ステップ３２５において、もしも質問に対する答えが否定的であり、またフレームサイズが特定されていないと判断されたならば、デジタルデータは直接ステップ３３５に送られ、そこで生成されたデジタルデータシーケンスが複数の所定のパターンのひとつと比較される。これらの所定パターンは標準パターン、擬似ランダム生成パターン、またはデータファイルに記憶されたカスタムパターンのひとつから構成される。
【００３３】
一度パターンが選択されそして整列されたなら、その後ステップ３４０において、データセグメントのビットはステップ３３５において生成された指定されたパターンを比較される。これらの比較の最中、ビットエラーレート統計がステップ３４５において累積される。次に、ステップ３５０において、図２のビットエラーマップが生成される。
【００３４】
ステップ３３５において説明したように存在するとしたらフレームデータの同期化過程そしてステップ３４０で説明したフレームデータ又はフレームレスデータ及び標準パターン、擬似ランダム生成パターン又はカスタムパターンの比較とを図５を参照して説明する。
【００３５】
図５に示すように、デジタルテスト信号６１０が受信され、シンクロナイザー６２０とビットテスト部６３０に供給される。更に、擬似ランダム生成シーケンスパターン、標準参照パターン又はカスタムパターンがパターン生成器６０５からシンクロナイザー６２０に提供される。ステップ６０５において、パターン生成器はユーザー特定パターン、ＰＲＢＳ−擬似ランダムビットシーケンス又は標準パターンを用いてループ状に公知のシーケンスを生成する。パターンはデータストリームにおける予想されたビットパターンである。ステップ６２０において、データ信号パターンとテストパターンのビットは同期化されそして同期化されたパターンはデータ信号６１０とともにビットテスター６３０に提供される。二つのデータストリームはビット毎に比較される。一致する各ビットには１（真）が出力され、ビットが一致しないときは０（偽）が出力される。ビットテスターの出力は、テストされるビットの全ての数を数えるＢＥＲ統計アキュームレータに送られる。エラーの数は“１”であるに違いないか、エラーの数は“０”であるに違いない。更に、ビットエラー統計部テストモードのときもしも極端に高いビットエラーレートが判断されたら、この情報はシンクロナイザー６２０に帰還されそしてデータ信号とテストパターンとの間で位置あわせが調節されてそれらを適切に整列する。データストリームのＢＥＲはテストされるビットの全体数に対する失敗の全体数の割合である（失敗したものの数プラス次に失敗ゼロの数）。
【００３６】
ビットエラーロケーションマップ
ステップ３４０におけるビットテスターからのビット比較の結果はまたステップ３５０においてエラーマップに入力できる。ビット比較結果は好ましくは一度にひとつのフレームでＹ軸の連続する線上に表示される。フレームは、ひとつのフレーム同期の終わりからステップ３２５で決定された次のフレーム同期の初めまでのビットにより示され、構成さされる。もしもフレーム同期が特定されていないとしたら、ラスターパターン上で画面の左上隅からはじまり左から右、下方に進む固定された長さの行のうえにビットは置かれることになる。エラービットは訂正されたビットとは異なる色で示される。
【００３７】
図６は本発明による直接又は真のビットエラーレート測定に必要なユーザー制御を示す。ユーザー入力は以下を含む：クロスレベルフィールド１７１０であり、パーセントで閾値レベルを入力する。モードフィールド１７１５は使用するフレーム同期のタイプを特定する。
【００３８】
選択によっては、フレームヘッダー１７２０とフレームサイズ１７２５は以下の表に従って設定することが必要である。
【表１】
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【００３９】
方法フィールド１７３０によりユーザーは公知のパターンを特定し、ファイルにおける擬似ランダム生成ビットシーケンス又はカスタムパターンを使用するかどうかを特定する。もしも公知のパターだとしたら、パターン名を選択パターン１７３５として注目する。もしも擬似ランダム生成ビットパターンだとしたら、シード及びアルゴリズム指定が１７３６として注目する。もしもファイルだとしたら、それは１７３５として指定される。指定されたパターンは、データストリームにおいてデータセグメントと比較される予想されたビットパターンである。
・入力１７４５でユーザーは表示されるディスプレイのタイプを指定する。
【００４０】
ビットエラーロケーションの状況は以下のように表示される：
・データ波形又はエラーマップは第一の表示グリッド１７４０に表示できる。
・他のいかなる軌跡も例えば数学、メモリー等（図示せず）のような第二のグリッドに表示できる。
・ユーザー入力を含むパラメーターテーブルと他のパラメーター１７６０（図示せず）。
【００４１】
次に図８を参照するに、本発明に従ってクロック回復、スライス及びビットエラーテストを行う装置を表すブロック図が示されている。本装置はデータ獲得チャンネル７００と各種の獲得データを処理する処理部７０５から構成される。データ獲得チャンネル７００は入力アナログデータ信号７１０を受信して、信号条件付け部７１５での明瞭な信号を確実にするための信号を条件づけ又は処理する。条件付けられた信号は獲得され、条件付けられたアナログ信号をデジタル化するアナログーデジタル変換器を通過する。このアナログーデジタル変換は外部生成されたクロック及びコントローラー７２５に従って行われる。好ましくは、本発明によれば、生成されたクロックは安定しており、殆どジッターを表さない。一度デジタル化した信号が形成されたなら、このデジタル化した信号は獲得メモリー７３０に記憶される。
【００４２】
獲得されたデジタル信号を処理するとき、処理部７０５のインターフェイス部７３５は獲得メモリー７３０からデジタル化したデータ信号を検索し、信号をプロセッサー７４０に提供する。プロセッサー７４０はクロック回復部を有していて上述した如くデジタル化したデータ信号からクロックを回復する。
【００４３】
そのようなクロックの回復にあたっては、デジタルデータ信号は所定の長さの複数のデータセグメントにスライスされ、そしてこれらのデータセグメントをディスクストレージ又は他のストレージ７４５に保存する。プロセッサーメモリー７５０もまた処理中にプロセッサー７４０との使用のために提供されている。一度各種のデータセグメントが定義されたなら、プロセッサー７４０は例えば、上述したようなビットエラーレートを決定したり、他の各種の表示機能を行い、および複数のデータセグメントに対して行われる他の機能のような各種のビットエラーレートテスト機能を行うことができる。その故に、図３及び５に記述された各種のビット比較及び図２の表示がプロセッサー７４０により行われる。このようにして、ユーザーは複数のトリガーにたよることなく、しかしながら、むしろ単一のトリガーに応答して長いデータ信号を獲得し、回復したクロック信号に従って信号をデータセグメントにスライスし、そしてスライスされたデータセグメントのビットを公知のパターンと比較することにより長いデータ信号のためのビットエラーレートを決定することができる。
【００４４】
本発明をより完全に理解するために以下の記述と添付の図面とを参照する。
【図面の簡単な説明】
【００４５】
【図１】オシロスコープメモリーの長さと最小ビットエラーレートとの間の関係を表すグラフである。
【図２】フレームつきのビットエラーを示す三次元図であるビットエラーマップである。
【図３】図２の行／列表示を生成するのに必要とされるステップを表すフローチャート図である。
【図４】回復されたクロックに基づいた波形のアナログーデジタル変換を表すグラフである。
【図５】テストされる信号と公知のシーケンスの比較を表すブロック図である。
【図６】ビットエラーレート測定を行うテスト測定装置のユーザーインターフェイスを表す図である。
【図７】獲得され、記憶された波形を分析し、そしてそれに関連する回復されたクロックを生成する過程を表すフローチャート図である。
【図８】本発明のビットエラーレート分析を行う装置を表すブロック図である。
【符号の説明】
【００４６】
６０５…擬似ランダムジェネレーター又はシーケンスリファレンス又はカスタムリファレンス、６１０…テストすべきデジタル信号、６２０…シンクロナイザー、６３０…ビットテスト、６４０…ＢＥＲスタテイステックス、７１０…入力信号、７１５…信号条件付け、７２０…アナログーデジタル変換器、７２５…クロックジェネレーター及び制御、７３０…獲得メモリー、７３５…獲得チャンネルへのインターフェイス、７４０…プロセッサー、７４５…ディスク、７５０…プロセッサーメモリー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2006512798.tif 000008
【図６】
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【図７】
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【図８】
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【国際調査報告】
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