(57)【要約】データを記憶する少なくとも一つの不揮発性メモリモジュール（１０）と、メモリモジュール（１０）に関連付けられ、メモリモジュール（１０）をアドレッシングし、メモリモジュール（１０）にデータを書き込むか、または、メモリモジュール（１０）からデータを読み出す少なくとも一つのインタフェースロジック（２０）と、を具備する電子データ通信用の回路配置（１００）を、第一に、光攻撃がメモリモジュール（１０）へのアクセス、特に、読み出しアクセスが行われているか否かとは無関係に、即座に確実に認識され、第二に、この点に関してメモリモジュール（１０）の全アドレス空間ができる限り一様に取り扱われるような方式で不揮発性メモリモジュール（１０）上の光攻撃を記録する関連した方法と共にさらに発展させるため、メモリモジュール（１０）を監視するため設けられた少なくとも監視配置（２２）がインタフェースロジック（２０）に関連付けられ、この監視配置（２２）を用いて、メモリモジュール（１０）への書き込みアクセスまたは読み出しアクセスが行われないテストモード（Ｔ）において、少なくとも光源によるメモリモジュール（１０）の照射（いわゆる「光攻撃」）が検出され、および／または、記録され、および／または、シグナリングされることが提案される。
2006507592.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶する少なくとも一つの不揮発性メモリモジュールと、
前記メモリモジュールに関連付けられ、前記メモリモジュールをアドレッシングし、前記メモリモジュールにデータを書き込むか、または、前記メモリモジュールからデータを読み出す少なくとも一つのインタフェースロジックと、
を具備する電子データ処理用の回路配置であって、
前記メモリモジュールを監視するため設けられた少なくとも一つの監視配置が前記インタフェースロジックに関連付けられ、前記インタフェースロジックを用いて、少なくとも一つの光源による前記メモリモジュールの照射（いわゆる「光攻撃」）が、前記メモリモジュールへの書き込みまたは読み出しアクセスが行われないテストモードにおいて検出、および／または、記録、および／または、シグナリングされることを特徴とする回路配置。
【請求項２】
前記監視配置のための規則的な時間間隔またはクロック信号を供給する少なくとも一つのタイマ／クロックユニット、および、前記監視配置のための乱数を生成する少なくとも一つの乱数発生器が前記監視ユニットに関連付けられることを特徴とする、請求項１に記載の回路配置。
【請求項３】
前記監視配置が、
前記メモリモジュールがアクセスされるときに少なくとも一つの中央処理装置（ＣＰＵ）から生じる少なくとも一つのメモリモジュールアドレッシングと、前記メモリモジュールが監視されている間に前記乱数発生器を用いて生成された少なくとも一つのランダムメモリモジュールアドレッシングを切り替える少なくとも一つのアドレッシング多重化ユニットと、
前記メモリモジュールの読み出しから生じる信号データを、前記中央処理装置（ＣＰＵ）への少なくとも一つのコネクションと、前記メモリモジュールのランダムアドレス値をプログラムされていないメモリセルのアドレス値と比較し、比較対象の前記アドレス値の間に一致が無い場合に少なくとも一つの例外状態（いわゆる「ハードウェア例外」）を始動することができる少なくとも一つのパターン検出ユニットとの間で切り替える少なくとも一つのアクセス多重化ユニットと、
を有することを特徴とする、請求項２に記載の回路配置。
【請求項４】
前記メモリモジュールへの読み出しアクセスが行われる時間間隔（前記メモリモジュールの少なくとも一つのソーストランジスタのスイッチがオンにされるいわゆる通常モード）中に、
前記アドレッシング多重化ユニットにおける前記メモリモジュールアドレッシングと、前記アクセス多重化ユニットにおける前記中央処理装置（ＣＰＵ）への前記コネクションとが接続され、
前記メモリモジュールへの書き込みまたは読み出しアクセスが行われない時間間隔（前記メモリモジュールの前記ソーストランジスタのスイッチがオフにされるいわゆるテストモードすなわち「フラッシュ攻撃検出モード」）中に、
前記アドレッシング多重化ユニットにおける前記ランダムメモリモジュールアドレッシングと、前記アクセス多重化ユニットにおける前記パターン検出ユニットとが接続されることを特徴とする、
請求項３に記載の回路配置。
【請求項５】
前記メモリモジュールが、少なくとも一つの消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、少なくとも一つの電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、または、少なくとも一つのフラッシュメモリとして構成されることを特徴とする、請求項１から４のいずれか一項に記載の回路配置。
【請求項６】
請求項１から５のいずれか一項に記載の少なくとも一つの回路配置を具備する、特に内蔵セキュリティコントローラである、マイクロコントローラ。
【請求項７】
少なくとも一つの光源による少なくとも一つの不揮発性メモリモジュールの照射（いわゆる不揮発性メモリモジュール上の「光攻撃」）を検出、および／または、記録、および／または、シグナリングする方法であって、
前記メモリモジュールに対する書き込みまたは読み出しアクセスが行われないテストモードにおいて、前記メモリモジュールが、少なくとも一つのインタフェースロジックに関連付けられた少なくとも一つの監視配置を用いて光攻撃に関して監視されることを特徴とする方法。
【請求項８】
前記メモリモジュールを監視する前記テストモードにおいて、
少なくとも一つのランダムメモリモジュールアドレッシングを用いて生成された前記メモリモジュールのランダムアドレス値が、プログラムされていないメモリセルのアドレス値と比較され、
比較対象の前記アドレス値の間に一致が無い場合に、少なくとも一つの例外状態（いわゆる「ハードウェア例外」）が始動されることを特徴とする、請求項７に記載の方法。
【請求項９】
前記メモリモジュールに対する各読み出しアクセス（前記メモリモジュールの少なくとも一つのソーストランジスタのスイッチがオンにされるいわゆる通常読み出し状態）の前に、前記監視配置が少なくとも１回作動されること（前記メモリモジュールの前記ソーストランジスタのスイッチがオフにされるいわゆるテストモードすなわち「フラッシュ攻撃検出モード」）を特徴とする、請求項７または８に記載の方法。
【請求項１０】
少なくとも１つのチップユニット、特に少なくとも一つの内蔵セキュリティコントローラにおける、請求項１から５のいずれか一項に記載の少なくとも一つの回路配置の使用。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、
データを記憶する少なくとも一つの不揮発性メモリモジュールと、
メモリモジュールに関連付けられ、メモリモジュールをアドレッシングし、メモリモジュールにデータを書き込むか、または、メモリモジュールからデータを読み出す少なくとも一つのインタフェースロジックと、を具備する、電子データ処理用の回路配置に関する。
【０００２】
本発明はさらに、少なくとも一つの光源による少なくとも一つの不揮発性メモリモジュールの照射（いわゆる不揮発性メモリモジュール上の「光攻撃」）を検出、および／または、記録、および／または、シグナリングする方法に関する。
【背景技術】
【０００３】
消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）またはフラッシュメモリのような電子モジュールは、しばしば書き込みまたは消去状態（ビット）と呼ばれる「１」および「０」の形式でデジタルデータを書き込みおよび／または読み出しすることを可能にする。これらのデータの不正確な読み出しは、たとえば、強い光源による照射（いわゆる「光攻撃」または「光フラッシュ攻撃」）のような外部からの影響が原因である。
【０００４】
不揮発性メモリモジュール（いわゆるＮＶメモリ）からのデータの不正確な読み出しは、たとえば、情報が物理媒体上に冗長記憶され、アルゴリズムがデータの読み込み時にこれらの特定のデータの誤りを検査する誤り訂正符号を用いることにより対抗措置が取られる。
【０００５】
たとえば、（９個以上の物理ビットが対応している）８個の論理ビットからなるメモリブロック内の一つ以上の不良ビットの認識および／または訂正を行うことができるアルゴリズム（既知の例はハミング符号である）が典型的に使用される。
【０００６】
効率とコストの理由で、誤り訂正コードの場合に誤り認識のため使用されるアルゴリズムは、原則として起こり得るすべての誤りを認識できるのではなく、常に、メモリブロックごとにかなり少数のビットを認識し、必要に応じて訂正するように制限される。セキュリティが重要なアプリケーションでは、これは、特に、ビットの少数の特徴的な誤りパターンが他の誤りパターンよりも遙かに頻繁に現れるとき、または、外部的な操作によって意図的に作り出すことができるときに、十分であるとは限らない。
【０００７】
たとえば、マネーカードに入力された金額のカウンタを符号化するとき、物理的に安定な状態、すなわち、データメモリが長い年月の後に物理的なプロセスを通じて戻るかもしれない状態は、カードに無許可の方法でより多くの金額が取り込まれ得ないように、空の口座状態に対応することを保証することに常に注意を払わなければならない。
【０００８】
光攻撃に抵抗するその他の可能性は、たとえば、結果が比較されるか、または、実際の読み出しアクセスの前後にスイッチオフされたワードラインでデータを読み出す、データへのダブルリードアクセス（いわゆる「読み出し検証モード」）である。ワードラインのスイッチオフは、正しい動作の際には全く同一のパターンが常に読み出されるという結果を生じ（いわゆる「既知回答読み出しモード（ｒｅａｄ−ｋｎｏｗｎ−ａｎｓｗｅｒ  ｍｏｄｅ）」）、この結果からの偏差は攻撃の徴候である。
【０００９】
しかし、「読み出し検証モード」または「既知回答読み出しモード」のようなダブルリードアクセス手段は、読み出しアクセスの正確な時期に行われる攻撃だけを認識し、これは、換言すると、不揮発性メモリモジュール上の光（フラッシュ）攻撃が不揮発性メモリモジュールから読み出されたデータの偏差だけによって通常通り認識されることができることを意味し、原則として誤りは読み出し中に一時的にしか出現しないので、読み出しアクセスによって決まるこの時間窓の外側では、このようなセンサは“認識不能”であり、さらに、有効なリードアクセスはこれらの方法を使用するときに延長される。
【００１０】
最後に、メモリモジュールの上に分布させられることができる専用光センサも存在する。このような専用光センサはいつでも光（フラッシュ）攻撃を検知し得るが、それらはメモリモジュールよりも小型であり、表面を完全に覆うことができない。しかし、これらのセンサの数が増加すると、メモリモジュールのために必要な空間も増大し、メモリモジュールの生産コストに悪影響を与える。
【００１１】
最後に、この状況において生じる問題は、光（フラッシュ）攻撃の場合に期待されるデータからの偏差は、このような偏差が直ちに発生しないので、或いは、このような偏差が誤りとして直ちに認識できないような形で発生するので、かなり後にならないと認識できないことである。不揮発性メモリが光（フラッシュ）攻撃の時に読まれないならば、光（フラッシュ）攻撃は、上記の補助的な光センサによらない限り、全く認識されない。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記の不利点および欠点から始めてこれまでに提案された最新技術を考慮して、本発明の目的は、上記のタイプの回路配置、および、第一に、アクセス、特に読み出しアクセスが現在実行中であるかどうかとは無関係に、光攻撃が即座に確実に認識され、第二に、メモリモジュールの全アドレス空間がこの点に関してできる限り一様に取り扱われる不揮発性メモリモジュール上の光攻撃を記録する関連した方法をさらに発展させることである。
【課題を解決するための手段】
【００１３】
上記の目的は、請求項１に記載された特徴を備えた回路配置、および、請求項７に記載された特徴を備えた不揮発性メモリ上の光攻撃を記録する関連した方法によって達成される。
【００１４】
本発明の教示によれば、それゆえに、不揮発性メモリモジュール（いわゆるＮＶメモリ）上の光（フラッシュ）攻撃の検出、記録および／またはシグナリングに関する完全に新規性のあるアプローチが開示される。この方法は、また「フラッシュ攻撃ウォッチドッグ」のように呼ばれ、用語「ウォッチドッグ」は、このような状況では、装置、コネクションまたはソフトウェアの循環的な監視を提供するために役立つテクノロジーを表すとして理解される。
【００１５】
本発明は、回路配置が、メモリモジュールの他のアクセスが行われていないときに、メモリモジュールの全メモリ空間をできる限り一様に有効に取り扱う、ランダムに生成されたアドレスの乱数発生器を少なくとも使用して、ソーストランジスタのスイッチをオフにしてこの不揮発性メモリモジュールを読む少なくとも一つの監視配置（いわゆる「フラッシュウォッチドッグロジック」）を有することに基づいている。
【００１６】
上記の方法を実行するため、回路配置、特に、不揮発性メモリモジュールに関連付けられたインタフェースロジックは、メモリモジュールに対する他のアクセス要求が存在しないとき（に限り）、
テストモードインタフェースを用いてメモリモジュールの１つまたは複数個のソーストランジスタを無効にし、
このテストモードにおいて、メモリモジュールのアドレスを循環的に読み出し、それらをプログラムされていないセルのそれぞれのアドレス値と比較する、
少なくとも一つの監視配置（いわゆる「フラッシュウォッチドッグロジック」）を用いて、本発明によって拡張される。
【００１７】
テストモードサイクルにメモリモジュールから読み出されたアドレスの値が予想または目標値から偏差するならば、「フラッシュウォッチドッグロジック」は即時例外状態（いわゆる「即時ハードウェア例外」）を始動させ、この例外状態は、次に、メモリモジュール上で検出された光攻撃を表示し、オペレーティングシステム（いわゆるＯＳ）へ通知する。
【００１８】
しかし、テストモードサイクルにおいてメモリモジュールから読み出されたアドレスの値が期待値または予想値と一致するならば、「フラッシュウォッチドッグロジック」は、このプロセスが「中央処理装置（ＣＰＵ）」および／またはコプロセッサ（以下の説明および特許請求の範囲において、用語「中央処理装置（ＣＰＵ）」は常に「中央処理装置（ＣＰＵ）」および／またはコプロセッサを表すことが理解されるべきである）によってメモリモジュールに対して行われたアクセス要求、特に、読み出し要求によって中断されるまで、メモリモジュールユニットのさらなるアドレスを読む。
【００１９】
不揮発性メモリモジュール上の光（フラッシュ）攻撃を検出する技術における当業者は、特に、本発明による回路配置に関して、および、本発明による方法に関して、光（フラッシュ）攻撃の場合に光フラッシュの持続期間がＣＰＵから生じる複数の命令を実行する持続期間を上回る確率が非常に高いので、光（フラッシュ）攻撃がメモリモジュールの（読み出し）アクセス中に検出されない確率が非常に低いことを認識するであろう。
【００２０】
特に本発明による改良によれば、非導電性メモリセルのデータは、テストモードにおいて、すなわち、メモリモジュールのソーストランジスタの無効状態において、不揮発性メモリモジュール（ＮＶメモリモジュール）の読み出しによって予測される。これは、換言すると、このデータから偏差する値がリーダーユニットまたはメモリセルの外部からの影響を明らかに示すことを意味し、すなわち、電荷を供給することによりセンスアンプに直接影響を与え、したがって、メモリセルから読み出されたデータを変更するメモリモジュールへ向けられた光（フラッシュ）攻撃はこのように即座に確実に検出され得る。
【００２１】
光（フラッシュ）攻撃からの安全性の度合いを高めるため、本発明の好適な実施形態において、不揮発性メモリモジュールに対する各読み出しアクセスは、読み出しアクセスがメモリモジュールのソーストランジスタのスイッチをオンにして行われる前に、最初にメモリモジュールのソーストランジスタのスイッチをオフにして１回行われる。このようにして、メモリモジュールの各アクセスの前に、光（フラッシュ）攻撃のテストが実現可能である（メモリモジュールのアクセス時間は僅かに増加することが認められる。）。
【００２２】
要約すると、本発明による回路配置および本発明による方法の効果は、少なくとも一つの例外のシグナリングの形式で即座に反応する光（フラッシュ）攻撃の明確な認識にあり、この例外はメモリモジュールへのアクセスが行われないときに発生する。本発明に従ってランダムに生成されたアドレスを使用することにより、メモリモジュールの全メモリ空間はできる限り一様に取り扱われ、すなわち、全体でメモリモジュールのすべてのアドレス空間が包含される。
【００２３】
本発明はさらにマイクロコントローラに関係し、特に、少なくとも一つの上記のタイプのデータ処理配置を含む内蔵セキュリティコントローラに関係する。したがって、上記の方法は、好ましくは、たとえば、あらゆるスマートカード開発に組み入れられる。
【００２４】
最後に、本発明は、少なくとも一つのチップユニット、特に、少なくとも一つの内蔵セキュリティコントローラにおける少なくとも上記のタイプの回路配置の使用に関係する。
【００２５】
既に説明したように、本発明の教示内容を有利に実施し、さらに発展させる様々な方式が考えられる。この点に関して、特許請求の範囲の請求項１および７に記載された事項を参照する。
【００２６】
本発明の上記の態様およびその他の態様は以下の実施形態から明らかであり、以下の実施形態を参照して説明される。
【発明を実施するための最良の形態】
【００２７】
図１には電子データ処理用の回路配置１００の実施形態が例示され、この回路配置１００は内蔵セキュリティコントローラ型のマイクロコントローラに使用するため設けられる。
【００２８】
回路配置１００は、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）の形式の複合不揮発性メモリモジュール１０（いわゆるＮＶメモリ）を具備し、この複合不揮発性メモリモジュールを用いてデータが記憶される。
【００２９】
この不揮発性メモリモジュール１０にはインタフェースロジック２０が関連付けられ、このインタフェースロジックを用いることにより、
メモリモジュール１０はアドレス指定可能であり（−＞参照符号２１０ａ：インタフェースロジック２０からメモリモジュール１０へのアドレスデータＡＤＤＲ（ａ：０））、
メモリモジュール１０は書き込み可能であり（−＞参照符号２１０ｗ：インタフェースロジック２０からメモリモジュール１０への信号データＤＩＮ（ｄ：０））、
メモリモジュール１０は読み出し可能である（−＞参照符号１２０ｒ：メモリモジュール１０からインタフェースロジック２０への信号データＤＯＵＴ（ｄ：０））。
【００３０】
図１による回路配置１００の特別の特徴は、メモリモジュール１０を監視する監視配置２２がインタフェースロジック２０に関連付けられ、この監視配置２２を用いて、光源によるメモリモジュール１０の照射（いわゆる「光攻撃」）は、メモリモジュール１０に対する読み出しアクセスが行われないテストモードＴにおいて検出され、記録され、シグナリングされる点に見出される。
【００３１】
この目的のため、
監視配置２２の循環的な動作のための規則的な時間間隔またはクロック信号（−＞参照符号３２０）を供給する少なくとも一つのタイマ／クロックユニット３０、および、
監視配置２２のための乱数（−＞参照符号４２０）を発生する少なくとも一つの乱数発生器４０が、
監視配置２２に関連付けられる。
【００３２】
図１の実施形態によれば監視配置２２と乱数発生器４０との間のコネクションは、監視配置２２内に一体化された、２個の入力を有するアドレッシング多重化ユニット２４を経由して行われ、それらの２個の入力は、
ＣＰＵ（中央処理装置）から生じるアドレスデータ「ＣＰＵ  ＮＶアドレス」（−＞参照符号Ｃ２０ａ）の通常モードＮのための入力、および、
乱数発生器４０から到来するランダムアドレスデータ（−＞参照符号４２０）のテストモードＴのための入力であり、すなわち、テストモード入力は、ランダムメモリモジュールアドレッシングのため乱数発生器４０によって生成された乱数を受け取る。
【００３３】
したがって、アドレッシング多重化ユニット２４は、通常モードＮまたはテストモードＴが現在作動されているかどうかに応じて、メモリモジュール１０がアクセスされているときにＣＰＵによって生じるメモリモジュールアドレッシング（＝通常モードＮ）と、メモリモジュール１０が監視されているときに乱数発生器４０によって生成されるランダムメモリモジュールアドレッシング（＝テストモードＴ）との間の切り替えのため使用され、ＣＰＵから生じるメモリモジュールアドレッシング（＝通常モードＮ）、または、乱数発生器４０によって生成されるランダムメモリモジュールアドレッシング（＝テストモードＴ）がアドレスデータ２１０ａとしてメモリモジュール１０へ伝えられる。
【００３４】
さらに、監視配置２２にはアクセス多重化ユニット２６が配置され、アクセス多重化ユニットの入力はメモリモジュール１０から信号データ１２０ｒを受け取る。アクセス多重化ユニット２６は、２個の出力、すなわち、
ＣＰＵと接続する通常モードＮのための出力（−＞参照符号２０Ｃｒ）、および、
パターン検出ユニット２８と接続するテストモードＴのための出力
を有する。
【００３５】
したがって、アクセス多重化ユニット２６は、メモリモジュール１０の読み出しから生じる信号データを、ＣＰＵへのコネクションと、メモリモジュール１０のランダムアドレス値をプログラムされていないメモリセルのアドレス値と比較するため設けられたモリ検出ユニット２８との間で切り替えるため使用される。比較対象のアドレス値の間に一致が無い場合、すなわち、光（フラッシュ）攻撃が検出された場合、例外状態Ｅ（いわゆる「ハードウェア例外」）がこのパターン検出ユニット２８によって始動される。
【００３６】
上述のように、図１による回路配置１００のプロセス機能において、以下の二つの動作状態が識別される。すなわち、
（ｉ）  メモリモジュール１０のソーストランジスタのスイッチがオンにされた（テストモードデータ「ＤＡＷ＝０」、参照符号２１０ｔを参照のこと）、すなわち、メモリモジュール１０に対する読み出しアクセスが行われる時間間隔における通常モード。アドレッシング多重化ユニット２４におけるメモリモジュールアドレッシングとアクセス多重化ユニット２６におけるＣＰＵへのコネクションが接続される。
【００３７】
（ｉｉ）  メモリモジュール１０のソーストランジスタのスイッチがオフにされた（テストモードデータ「ＤＡＷ＝１」、参照符号２１０ｔを参照のこと）、すなわち、メモリモジュール１０に対する読み出しアクセスが行われない時間間隔におけるテストモードＴすなわち「フラッシュ攻撃検出モード」。アドレッシング多重化ユニット２４におけるランダムメモリモジュールアドレッシングとアクセス多重化ユニット２６におけるパターン検出ユニット２８が接続される。
【００３８】
以上の通り、本発明の核心は、図１による回路配置１００を用いることにより、光源による不揮発性メモリモジュール１０の照射（いわゆる不揮発性メモリモジュール１０上の「光攻撃」）を検出、記録およびシグナリングする方法が実現され、これにより、循環的なタイマ／クロック信号「スロークロック（slowclk）」（−＞参照符号３２０）を用いてタイマ／クロックユニット３０によって始動された規則的な期間に、メモリモジュール１０は、ランダムアドレッシング「ＲＮＤ（ｒ：０）」（−＞参照符号４２０）を経由してインタフェースロジック２０によって生成されたランダムアクセスを用いてテストモードＴ（＜−−＞ＤＡＷ＝１；参照符号２１０ｔを参照のこと）で読まれる。
【００３９】
テストモードＴ（＜−−＞ＤＡＷ＝１；参照符号２１０ｔを参照のこと）でメモリモジュール１０から読み出されたデータの値は、次に、パターン検出ユニット２８によってチェックされ、使用中のメモリモジュール１０のタイプの特定の予想または目標値と比較される。読み出されたデータが使用中のメモリモジュール１０のタイプの予想または目標値と少なくとも１ビットだけ異なるならば、光（フラッシュ）攻撃に対するＣＰＵの即座の反応を生じさせるため、例外状態（すなわち、「ハードウェア例外」）がパターン検出ユニット２８によって始動される。
【図面の簡単な説明】
【００４０】
【図１】本発明による回路配置の実施形態の概略的なブロック図であり、この回路配置を用いて本発明による方法が実施される。
【符号の説明】
【００４１】
１００  電子データ処理用の回路配置
１０  不揮発性メモリモジュール、すなわち、ＮＶメモリ
２０  インタフェースロジック
２２  監視配置
２４  アドレッシング多重化ユニット
２６  アクセス多重化ユニット
２８  パターン検出ユニット
３０  タイマ／クロックユニット
４０  乱数発生器
２１０ａ  インタフェースロジック２０からメモリモジュール１０へのアドレスデータＡＤＤＲ（ａ：０）
１２０ｒ  メモリモジュール１０からインタフェースロジック２０への信号データＤＯＵＴ（ｄ：０）
２１０ｔ  インタフェースロジック２０からメモリモジュール１０へのテストモードデータＤＡＷ
２１０ｗ  インタフェースロジック２０からメモリモジュール１０への信号データＤＩＮ（ｄ：０）
３２０  タイマ／クロックユニット３０からインタフェースロジック２０への特に循環的なタイマ／クロック信号「スロークロック」
４２０  乱数発生器４０からインタフェースロジック２０への乱数信号ＲＮＤ（ｒ：０）
Ｃ２０ａ  ＣＰＵからインタフェースロジック２０へのアドレスデータＣＰＵ  ＮＶ  アドレス
２０Ｃｒ  インタフェースロジック２０からＣＰＵへの信号データＣＰＵ  ＮＶ  読み出しデータ
Ｃ２０ｗ  ＣＰＵからインタフェースロジック２０への信号データＣＰＵ  ＮＶ  書き込みデータ
Ｅ  例外状態（「ハードウェア例外」）
Ｎ  テストモードデータＤＡＷ＝０である通常（読み出し）モード
Ｔ  テストモードデータＤＡＷ＝１であるテストモード
【図１】
2006507592.tif 000003
【国際調査報告】
2006507592.tif 000004
2006507592.tif 000005