(57)【要約】【課題】移動度を高めたダブル・ゲートＣＭＯＳデバイス構造を提供すること。【解決手段】本発明によれば、半導体デバイス構造は、基板（１、２）上に配置されたＰＭＯＳデバイス（２００）およびＮＭＯＳデバイス（３００）を含み、このＰＭＯＳデバイスはこのＰＭＯＳデバイスの活性領域に応力を加える圧縮層（６）を含み、このＮＭＯＳデバイスはこのＮＭＯＳデバイスの活性領域に応力を加える引張り層（９）を含み、この圧縮層は第１の誘電体材料を含み、この引張り層は第２の誘電体材料を含み、これらのＰＭＯＳおよびＮＭＯＳデバイスはＦｉｎＦＥＴデバイス（２００、３００）である。
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【特許請求の範囲】
【請求項１】
基板１、２上に配置されたＰＭＯＳデバイス２００およびＮＭＯＳデバイス３００を含む半導体デバイス構造であって、
前記ＰＭＯＳデバイス２００が、前記ＰＭＯＳデバイスの活性領域３に応力を加える圧縮層６を含み、
前記ＮＭＯＳデバイス３００が、前記ＮＭＯＳデバイスの活性領域３に応力を加える引張り層９を含み、
前記圧縮層が第１の誘電体材料６を含み、前記引張り層が第２の誘電体材料９を含み、前記ＰＭＯＳおよびＮＭＯＳデバイスがＦｉｎＦＥＴデバイス２００、３００である半導体デバイス構造。
【請求項２】
前記第１の誘電体材料がＳｉＮを含む、請求項１に記載の半導体デバイス構造。
【請求項３】
前記第２の誘電体材料がＳｉＮを含む、請求項１に記載の半導体デバイス構造。
【請求項４】
前記第１の誘電体材料が、−３００ＭＰａ〜−３０００ＭＰａの範囲の実質的に均一な圧縮応力を有する、請求項１に記載の半導体デバイス構造。
【請求項５】
前記第１の誘電体材料が、２００Å〜２０００Åの範囲の実質的に均一な厚みを有する、請求項１に記載の半導体デバイス構造。
【請求項６】
前記第２の誘電体材料が、＋２００ＭＰａ〜＋２０００ＭＰａの範囲の実質的に均一な引張り応力を有する、請求項１に記載の半導体デバイス構造。
【請求項７】
前記第２の誘電体材料が、２００Å〜２０００Åの範囲の実質的に均一な厚みを有する、請求項１に記載の半導体デバイス構造。
【請求項８】
前記第１の誘電体材料および前記第２の誘電体材料がＳｉＮである、請求項１に記載の半導体デバイス構造。
【請求項９】
同じ基板１、２上にｐ−ＦｉｎＦＥＴデバイス領域２００およびｎ−ＦｉｎＦＥＴデバイス領域３００を設けるステップと、
前記ｐ−ＦｉｎＦＥＴデバイス領域および前記ｎ−ＦｉｎＦＥＴデバイス領域上に第１のライナー５を配置するステップと、
前記第１のライナー上に圧縮膜６を配置するステップと、
前記ｐ−ＦｉｎＦＥＴデバイス領域上に第１のマスク７を配置するステップと、
前記ｎ−ＦｉｎＦＥＴデバイス領域から前記圧縮膜を除去するステップと、
前記第１のマスク７を除去するステップと、
前記ｐ−ＦｉｎＦＥＴデバイス領域および前記ｎ−ＦｉｎＦＥＴデバイス領域上に第２のライナー８を配置するステップと、
前記第２のライナー上に引張り膜９を配置するステップと、
前記ｎ−ＦｉｎＦＥＴデバイス領域上に第２のマスク１０を配置するステップと、
前記ｐ−ＦｉｎＦＥＴデバイス領域から前記引張り膜を除去するステップと、
前記第２のマスクを除去するステップと、
を含む半導体デバイス構造の製造方法。
【請求項１０】
圧縮膜を配置する前記ステップが、約−１４００ＭＰａの膜応力を有する圧縮膜を配置するステップを含む、請求項９に記載の方法。
【請求項１１】
引張り膜を配置する前記ステップが、約＋５００ＭＰａの膜応力を有する引張り膜を配置するステップを含む、請求項９に記載の方法。
【請求項１２】
前記圧縮膜がＳｉＮである、請求項９に記載の方法。
【請求項１３】
前記引張り膜がＳｉＮである、請求項９に記載の方法。
【請求項１４】
２００Å〜２０００Åの範囲の実質的に均一な厚みを有する前記圧縮膜を配置する、請求項９に記載の方法。
【請求項１５】
２００Å〜２０００Åの範囲の実質的に均一な厚みを有する前記引張り膜を配置する、請求項９に記載の方法。
【請求項１６】
圧縮膜を配置する前記ステップが、約−１４００ＭＰａより大きい膜応力を有する圧縮膜を配置するステップを含む、請求項９に記載の方法。
【請求項１７】
引張り膜を配置する前記ステップが、約＋５００ＭＰａより大きい膜応力を有する引張り膜を配置するステップを含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダブル・ゲート半導体デバイス構造に関し、より詳細には、ＦｉｎＦＥＴデバイスに関する。
【背景技術】
【０００２】
ダブル・ゲート半導体デバイス構造は、理想に近いサブスレショルド・スロープ（sub-thresholdslope）、ボディ効果（body-effect）がないこと、ショートチャネル効果（short-channel effect）に対する耐性、および非常に高い電流駆動能力（currentdriveability）を得ることができるので、次世代マイクロエレクトロニクス・デバイスの有望な候補である。技術的妥当性を有する１つのダブル・ゲート・デバイス構造はＦｉｎＦＥＴである。ＦｉｎＦＥＴは、他のダブル・ゲート・デバイスと比べて製造が比較的単純であることから特に魅力的である。ＦｉｎＦＥＴのチャネルは、Ｓｉの薄い矩形アイランドであり、通常フィン（Ｆｉｎ）と呼ばれている。ゲートは、フィン構造垂直部の両側でチャネルの動作をゲート制御するようにフィンに巻き付いており、平面状の単一ゲートＭＯＳＦＥＴより優れたゲート制御が可能である。
【０００３】
ＦｉｎＦＥＴは周知である。例えば、２０００年１０月２３日に出願され、２００２年７月２日に発行された、フー（Hu）他による「基板から垂直に延びる二重ゲート・チャネルを有するＦｉｎＦＥＴトランジスタ構造および製造方法（FinFETTransistor Structures Having a Double Gate Channel Extending Vertically from aSubstrate and Methods of Manufacture）」と題する米国特許第６４１３８０２号を参照されたい。高移動度を有するＦｉｎＦＥＴも周知である。例えば、２０００年１１月２９日に出願され、２００２年５月３０日に公開された、アームストロング（Armstrong）他による「特殊トランジスタ配向を利用したＣＭＯＳ製造プロセス（CMOSFabrication Process Utilizing Special Transistor Orientation）」と題する米国特許出願第２００２／００６３２９２号Ａ１を参照されたい。この従来技術の方法は、ｎＦＥＴの移動度を向上させることを目的としており、このために、達成できるＣＭＯＳ回路の改良は限られている。したがって、同じウェハ上に位置しているｐ−ＦｉｎＦＥＴおよびｎ−ＦｉｎＦＥＴの移動度を向上させる方法が必要である。
【０００４】
しかし、本発明者等は、移動度を高めるために応力印可層を利用する方法の改良が実現できることを確信している。
【特許文献１】米国特許第６４１３８０２号
【特許文献２】米国特許出願第２００２／００６３２９２号Ａ１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の主要な目的は、ダブル・ゲートＣＭＯＳデバイス構造で移動度を高めることである。
【０００６】
本発明の別の目的は、ＦｉｎＦＥＴデバイス構造で移動度を高めることである。
【０００７】
本発明の他の目的は、歪みＦｉｎＦＥＴデバイス構造を製造する方法を改良することである。
【課題を解決するための手段】
【０００８】
本発明によれば、半導体デバイス構造は、基板上に配置されたＰＭＯＳデバイスおよびＮＭＯＳデバイスを含み、このＰＭＯＳデバイスはこのＰＭＯＳデバイスの活性領域に応力を加える圧縮層を含み、このＮＭＯＳデバイスはこのＮＭＯＳデバイスの活性領域に応力を加える引張り層を含み、この圧縮層は第１の誘電体材料を含み、この引張り層は第２の誘電体材料を含み、これらのＰＭＯＳおよびＮＭＯＳデバイスはＦｉｎＦＥＴデバイスである。
【０００９】
本発明は、移動度を高めた新規な歪みＦｉｎＦＥＴデバイス構造を対象とする。集積方法には、ｐ−ＦｉｎＦＥＴの長手方向に圧縮応力を発生させ、一方ｎ−ＦｉｎＦＥＴの長手方向にも引張り応力を発生させる新しいプロセス・フローが組み込まれる。これらの応力は移動度を著しく高め、したがって、デバイス性能を高める。本明細書に開示した本発明では、チャネル内に発生させた長手方向の応力は、標準的な平面ＭＯＳＦＥＴで得られるものより著しく高くなっている。これは、応力膜を、ＳＯＩ層またはバルク基板の表面上ではなく、薄いＦｉｎＦＥＴの両側から塗布することによる。
【００１０】
本発明ならびにその目的および特徴は、以下の詳細な説明から、以下の図面と組み合わせれば、より明らかになるであろう。
【発明を実施するための最良の形態】
【００１１】
本発明は、新規なＦｉｎＦＥＴ半導体デバイス構造、およびこうした構造を製造する方法を対象とする。本発明による好ましい最終構造を図１６、１７に示す。
【００１２】
次に残りの図、特に図１〜３を参照すると、既知のＦｉｎＦＥＴデバイス（図１、２）およびデバイス構造（図３）が図示されている。
【００１３】
初めに、標準または従来のＦｉｎＦＥＴデバイスを製造するプロセスは、フィンのパターニングとエッチング、ゲート誘電体と導体の形成、側壁スペーサ（図示せず）、ソース／ドレイン・ドーピング、ならびにサリサイド化が続く。サリサイド化に続いて、本発明によるフィンにおいて歪みを発生させるプロセスを容易にするように、ゲート側壁（side wall）スペーサを除去する。
【００１４】
より具体的には、図３に関して説明すると、例えばＳＯＩウェハを設ける。ＳＯＩウェハは、図３に示すように、埋め込みＳｉＯ２層２の下に配置された基板１を含む。埋め込みＳｉＯ２層２の上に、図１、２および３でフィン３として図示した、各デバイスの活性領域を形成する領域にパターン化されているシリコン・オン・インシュレータ（ＳＯＩ）層がある。フィンは、当技術分野で周知の標準的なリソグラフィとエッチングの操作によって形成することができる。あるいは、既知の側壁イメージ転写法を用いて各フィン３を形成することができる。
【００１５】
フィンが形成された後、当技術分野で周知の犠牲酸化工程を行って、フィンのエッチング工程からの損傷を除去する。この犠牲酸化物層は、ウェル注入を用いてＦｉｎＦＥＴデバイスの閾値電圧を調整する場合、ウェル注入時のチャネリングを防止するスクリーンとして使用することができる。
【００１６】
次に、犠牲酸化物を、ドライまたはウェット・エッチングの化学作用によって除去する。例えば、希フッ化水素酸を使って犠牲酸化物を除去することができる。犠牲酸化物を除去した後、ゲート誘電体を形成することができる。ゲート酸化は、熱ＳｉＯ２、窒化ＳｉＯ２またはオキシ窒化物とすることができる。ゲート誘電体は、ＴａＯ５、ＨｆＯ２などの高Ｋ材料、またはその他の任意のゲート誘電体材料とすることができる。
【００１７】
次に、ゲート電極材料をウェハ全体に堆積させ、その後、リソグラフィとエッチング工程を行うことができる。ゲート電極は、図において電極４と表されている。
【００１８】
ゲート形成の後、当技術分野で周知の再酸化操作を用いてゲート誘電体の特性を改良することができる。ゲートの再酸化は省略することができる。
【００１９】
プロセス・フローのこの時点で、ソース／ドレイン・エクステンションを注入することができ、別の方法で、オフセット・スペーサを用いて、ゲート端部と注入されたフィン領域との間の距離を形成することができる。通常のＣＭＯＳプロセス技術に共通であるが、ｐＦＥＴ領域が注入できる間、リソグラフィ・マスクを使ってｎＦＥＴ領域が注入されるのをブロックすることができる。ｐＦＥＴ領域をブロックしている間、同様の操作を用いてｎＦＥＴ領域に注入することができる。
【００２０】
ソース・ドレイン・エクステンション領域が形成された後、エクステンションのアニールを用いてイオン注入によって生成された損傷を治すことができる。別の方法では、アニールを省略することができる。次に、１００Å〜１０００Åの範囲のＳｉＮ膜を堆積させることによって、深いソース・ドレイン・スペーサを形成する。その後、高方向性エッチングを行って、水平表面からＳｉＮ膜を除去するが、ゲート電極の垂直部の膜は残しておく。
【００２１】
ＣＭＯＳプロセス技術では標準的なものであるが、ここでブロック・マスクおよびイオン注入を用いて、ｎＦＥＴデバイス領域３０およびｐＦＥＴデバイス領域２０のソースおよびドレイン領域を形成する。次に、通常の急熱アニール工程を用いて注入によって形成された接合を活性化させる。この後で、ＣｏＳｉ２、ＴｉＳｉ、ＮｉＳｉまたは当技術分野で既知の他の任意のシリサイドを用いた通常のサリサイド工程を行う。
【００２２】
プロセス・フローのこの時点で、ｎ−ＦｉｎＦＥＴおよびｐ−ＦｉｎＦＥＴデバイスのデバイス性能を改良する本発明のステップおよび構造（図４〜１７）が始まる。初めに、図４および図５に示したように、ＳｉＯ２ライナー層（膜）５を、例えば低温堆積技術で配置（例えば、堆積）する。膜厚は２５〜３００Åの範囲であり、膜堆積温度は２００〜７５０℃の範囲である。膜は、それだけに限らないが、スパッタ堆積、プラズマ増強化学的気相堆積（ＰＥＣＶＤ）、急熱化学的気相堆積（ＲＴＣＶＤ）、または標準的な化学的気相堆積（ＣＶＤ）技術を含めて、任意の様々な既知技術の１つによって堆積させることができる。このＳｉＯ２膜５の目的は、次に堆積させる第２の膜のエッチング・ストップとしての役割を果たすことである。したがって、このライナーまたはエッチング・ストップ層５は、ＳｉＯ２である必要はなく、ライナー材料層５の上に直接堆積される次の膜に対する十分なエッチング・ストップ能力を提供することができる任意の材料でよい。
【００２３】
ライナーまたはエッチング・ストップ層５を堆積させた後、図６および図７に示すように、ウェハ全体を覆って圧縮膜６を堆積させる。好ましい実施形態では、圧縮膜６は、例えばＰＥＣＶＤによって堆積させたＳｉＮ膜である。膜６は、膜に大きな圧縮を生成するために、４００Ｗ〜１５００Ｗの範囲の高いパワーでも堆積させることができる。膜は、膜を圧縮性にするために、低い堆積速度および温度範囲を用いて堆積させることができる。理想的には、膜の圧縮力は、−３００ＭＰａ〜−３０００ＭＰａの範囲であり、膜厚は２００Å〜２０００Åの範囲が望ましい。好ましい堆積パラメータは以下の通りである：プロセス温度４８０℃、圧力５．７５トル、ウェハと電極の間の間隔３９５ミル（１０．０ｍｍ）、流量は２％希ＳｉＨ４ガス３０００ｓｃｃｍ、ＮＨ３ガス１５ｓｃｃｍ、およびＮガス１０６０ｓｃｃｍ、９００ワットの高周波電力使用。このプロセスは、約１５．９５Å／秒の堆積速度、および約−１４００ＭＰａ（±１０％）の膜応力を発生させる。
【００２４】
ウェハに圧縮膜６を塗布した後、図８および図９に示したように、ブロック・マスク７を用いてウェハのｐＦＥＴ領域をマスクする。このブロック・マスクは、当技術分野で既知の通常のリソグラフィ技術で形成することができる。このマスクは、ウェハ表面に感光性材料を塗布し、マスクを介して露光する、通常のリソグラフィ工程で形成される。次いで、感光性材料を現像して、ウェハ上のｐＦＥＴ領域をブロックしたレジスト画像または構造体を残す。
【００２５】
ブロック・マスク７を形成した後、ブロック・マスク材料に対して圧縮膜を選択的に除去することができる既知のウェット・エッチングまたはドライ・エッチング技術によって圧縮膜６を除去する。ＣＨ２Ｆ２からなるプラズマは、圧縮膜がＳｉＮの場合にこの目的で使用できるドライ・エッチングの化学作用の一例である。圧縮膜をウェハ上のｎＦＥＴ領域から除去した後、中間構造は図１０および図１１に示したようになる。
【００２６】
本発明のプロセス・フローのこの時点で、ブロック・マスク７は、レジストまたは有機材料を除去するための、当技術分野で既知の溶媒またはＯ２プラズマ工程を用いてウェハから除去される。次に、図１２および１３に示したように、ウェハ全体の上に第２のライナーまたはエッチング・ストップ材料８を堆積させる。第２のライナー層８は、少なくとも上記の第１のライナーと同様な特性を有する。即ち、このライナーは、その後の膜エッチング工程のエッチング・ストップとして使用される。
【００２７】
次に、図１４および図１５に示したように、引張り膜９を、ウェハ全体を覆って堆積させる。この引張り膜は、例えばＳｉＮであり、例えばＣＶＤ、ＰＥＣＶＤ、ＲＴＣＶＤ、または高引張り膜を堆積させることができる他の任意の堆積技術によって堆積させる。膜厚は２００Å〜２０００Åの範囲であることが望ましく、応力は＋２００ＭＰａ〜＋２０００ＭＰａ以上の範囲の引張りであることが望ましい。好ましい堆積パラメータは以下の通りである：
プロセス温度４８０℃、圧力６．２５トル、ウェハと電極の間の間隔４９０ミル（１２．４ｍｍ）、流量は２％希ＳｉＨ４ガス３０００ｓｃｃｍ、ＮＨ３ガス１５ｓｃｃｍ、およびＮガス１０６０ｓｃｃｍ、３４０ワットの高周波電力使用。このプロセスは、約２３Å／秒の堆積速度、および約５００ＭＰａの膜応力を発生させる。
【００２８】
本発明のプロセス・フローのこの時点で、図１６に示したように、ウェハのｎＦＥＴ領域を覆ってブロック・マスク１０をパターン化する。このブロック・マスクの特性は、ｐＦＥＴ領域をブロックするための上記のブロック・マスクの特性に類似している。ブロック・マスクを画定した後、既知のウェットまたはドライ・エッチング工程を行って、ｐＦＥＴ領域から引張り膜９を除去する。このエッチングは、ライナー・エッチング・ストップ材料８に対して選択的であることが望ましい。このようにして、ｎＦＥＴ領域から引張り膜を除去するために用いられたエッチングは、ｐＦＥＴ領域上に存在する圧縮膜を除去することはない。次に、このブロック・マスクを、第１のブロック・マスクの除去に用いたのと同様の方法を用いて除去し、図１７に示した最終のデバイス構造２００、３００を得る。
【００２９】
本発明のプロセス・フローのこの時点で、バリア（障壁）層としての役割を果たす、圧縮−１００ＭＰａ〜引張り＋１００ＭＰａの範囲の低い応力を有する５０Å〜５００Åの範囲の薄膜（図示せず）をウェハに塗布することができる。この薄膜の目的は、圧縮または引張り膜によって覆われていない領域をふさぐことである。この任意選択膜を使用して、Ｓｉ中への汚染物の浸透の抑制を改良することができ、またソース−ドレイン・コンタクト・エッチングのためのエッチング・ストップ特性の改良に役立てることもできる。
【００３０】
上記の操作が行われた後、ＣＭＯＳプロセスは、当技術分野で周知の標準的プロセス方法（図示せず）を用いて継続することができる。具体的には、この後のプロセスとしては、ガラス層（即ち、ＢＰＳＧ、ＴＥＯＳ）の堆積と平坦化、ソース／ドレイン・コンタクトのエッチング、コンタクト用金属の堆積と平坦化が挙げられ、次いで追加の絶縁層のレベル、バイア（via）、および配線を形成してチップを完成する。
【００３１】
フィン長手方向の側壁上に、ゲート導体上を覆い、応力膜が存在することにより、チャネル内に膜内の応力と同じ種類の応力（即ち、圧縮／圧縮、引張り／引張り）が発生する。フィンの長手方向の側壁上のソース／ドレイン領域の応力は反対の種類（即ち、圧縮／引張り、引張り／圧縮）である。ソース／ドレイン拡散を利用（アクセス）するために、長手方向の側壁上の膜の効果を失うことなく、各フィン上面の膜を除去することができる。
【００３２】
現在本発明の好ましい実施形態と見なされているものを図示し説明してきたが、当分野の技術者には、本発明の精神および範囲を逸脱することなく、そこに様々な変更および修正を行うことができることは明らかであろう。
【産業上の利用可能性】
【００３３】
本発明は、マイクロエレクトロニクス半導体デバイスに利用することができる。
【図面の簡単な説明】
【００３４】
【図１】従来技術によるＦｉｎＦＥＴの（フィンに）垂直方向から見た概略図である。
【図２】従来技術によるＦｉｎＦＥＴの（フィンに）平行方向から見た概略図である。
【図３】従来技術によるＦｉｎＦＥＴ半導体デバイス構造に垂直方向から見た概略図である。
【図４】本発明による中間のＦｉｎＦＥＴ半導体デバイス構造の概略図である。
【図５】本発明による中間のＦｉｎＦＥＴ半導体デバイス構造の概略図である。
【図６】本発明による中間のＦｉｎＦＥＴ半導体デバイス構造の概略図である。
【図７】本発明による中間のＦｉｎＦＥＴ半導体デバイス構造の概略図である。
【図８】本発明による中間のＦｉｎＦＥＴ半導体デバイス構造の概略図である。
【図９】本発明による中間のＦｉｎＦＥＴ半導体デバイス構造の概略図である。
【図１０】本発明による中間のＦｉｎＦＥＴ半導体デバイス構造の概略図である。
【図１１】本発明による中間のＦｉｎＦＥＴ半導体デバイス構造の概略図である。
【図１２】本発明による中間のＦｉｎＦＥＴ半導体デバイス構造の概略図である。
【図１３】本発明による中間のＦｉｎＦＥＴ半導体デバイス構造の概略図である。
【図１４】本発明による中間のＦｉｎＦＥＴ半導体デバイス構造の概略図である。
【図１５】本発明による中間のＦｉｎＦＥＴ半導体デバイス構造の概略図である。
【図１６】本発明による中間のＦｉｎＦＥＴ半導体デバイス構造の概略図である。
【図１７】本発明による最終のＦｉｎＦＥＴ半導体デバイス構造の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
2006507681.tif 000020
2006507681.tif 000021