(57)【要約】MirrorBit（トレードマーク）フラッシュメモリの製造方法は、半導体基板（１０２）を準備し（６０２）、電荷トラップ誘電体層（５０４）を堆積する（６０６）。第１及び第２のビットライン（５１２）が埋め込まれ（６０８）、ワードライン層（５１５）が堆積される（６１０）。ハードマスク層（５１６）はワードライン層（５１５）の上に堆積される（６１２）。ハードマスク層（５１６）は、電荷トラップ誘電体層（５０４）を破損することなく除去するため調製された材料からなる。フォトレジスト（５１８）はワードライン層（５１５）の上に堆積され、ハードマスク（５１９）を形成するため使用される（６１８）。フォトレジスト（５１８）は除去される（６２０）。ワードライン層（５１５）はワードライン（５２５−５２８）を形成するためハードマスク（５１９）を使用して処理される。
2006500760.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板［１０２］を準備するステップ［６０２］と、
半導体基板［１０２］の上に電荷トラップ誘電体層［５０４］を堆積するステップ［６０６］と、
半導体基板［１０２］に第１及び第２のビットライン［５１２］を形成するステップ［６０８］と、
電荷トラップ誘電体層［５０４］の上にワードライン層［５１５］を堆積するステップ［６１０］と、
ワードライン層［５１５］の上にハードマスク層［５１６］を堆積するステップ［６１２］と、
ワードライン層［５１５］の上にフォトレジスト層［５１８］を堆積するステップ［６１６］と、
フォトマスク［５１７］を形成するためフォトレジスト層［５１８］を処理するステップ［６１６］と、
ハードマスク［５１９］を形成するためフォトマスク［５１７］を使用してハードマスク層［５１６］を処理するステップ［６１８］と、
フォトマスク［５１７］を除去するステップ［６２０］と、
ワードライン［５２５−５２８］を形成するためハードマスク［５１９］を使用してワードライン層［５１５］を処理するステップ［６２２］と、
ハードマスク［５１９］を除去するステップ［６２４］と、
サリサイドを成長させるステップ［６２８］と、
を含む集積回路の製造方法。
【請求項２】
フォトマスクを除去するステップ［６２０］はワードライン層［５１５］を処理するステップの前に実行される、請求項１記載の集積回路の製造方法。
【請求項３】
ハードマスク層［５１６］を堆積するステップは、酸化物、窒化物及び酸窒化物よりなる群から選択された材料を堆積する、請求項１記載の集積回路の製造方法。
【請求項４】
ハードマスク層［５１６］を堆積するステップの後に反射防止コーティング層［５１７］を堆積するステップを含み、
ハードマスク層［５１６］は反射防止コーティング層［５１７］の厚さよりも薄くされる、
請求項１記載の集積回路の製造方法。
【請求項５】
ワードライン層［５１５］を処理するステップの前に、反射防止コーティング層［５１７］を堆積するステップと、反射防止コーティング層［５１７］を除去するステップとを含む、請求項１記載の集積回路の製造方法。
【請求項６】
金属堆積前に剥離を実行するステップを含む、請求項１記載の集積回路の製造方法。
【請求項７】
サリサイド層［５４０−５４３］を成長させるステップは、ワードライン［５２５−５２８］上で金属シリサイドを成長させる、請求項１記載の集積回路の製造方法。
【請求項８】
ワードライン［２０６］［４１８］［５２５］上でサリサイド層［５４０−５４３］を成長させる前に、スペーサ層［５３４］を堆積し、ワードライン［５２５−５２８］の周りにスペーサ［５３５−５３８］を形成するステップ［６２６］を含む、請求項１記載の集積回路の製造方法。
【請求項９】
スレッショルド・アジャストメント・インプラント［５０２］を半導体基板［１０２］に埋め込むステップ［６０８］を含む、請求項１記載の集積回路の製造方法。
【請求項１０】
電荷トラップ誘電体層［５０４］は、
第１の誘電体層［５０６］と、
第１の誘電体層［５０６］の上の電荷トラップ層［５０８］と、
電荷トラップ層［５０８］の上の第２の誘電体層［５１０］と、
により構成される、請求項１記載の集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、半導体テクノロジーに係わり、特に、MirrorBit（登録商標）フラッシュメモリにおけるビットライン短絡の防止に関する。
【背景技術】
【０００２】
種々のタイプのメモリがコンピュータや同様のシステムのための電子メモリ媒体としてこれまでに開発されている。このようなメモリの中には、電気的消去・書込可能型リードオンリーメモリ（ＥＥＰＲＯＭ）と電気的書込可能型リードオンリーメモリ（ＥＰＲＯＭ）が含まれる。各タイプのメモリは利点と欠点がある。ＥＥＰＲＯＭは、余分な外装品無しで容易に消去できるが、データ記憶密度が減少し、低速であり、かつ、コストが高くなる。これに対して、ＥＰＲＯＭは、低価格、かつ、高密度であるが、消去性が不足している。
【０００３】
「フラッシュ」ＥＥＰＲＯＭ又はフラッシュメモリと称される新しいタイプのメモリは、ＥＰＲＯＭの高密度及び低コストの利点と、ＥＥＰＲＯＭの電気的消去可能性とを組み合わせているので、非常に普及し始めている。フラッシュメモリは書換可能であり、電源を切ってもその内容を保持することができる。フラッシュメモリは、携帯電話機、携帯型コンピュータ、ボイス・レコーダなどのような多様な携帯型電子製品、ならびに、自動車、航空機、産業用制御システムなどのような多様な大型電子システムで使用される。
【０００４】
フラッシュメモリでは、情報のビットは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ及びスタティックランダムアクセスメモリ（ＳＲＡＭ）チップのような旧型のメモリと同様に個別にプログラムされる。しかし、ＤＲＡＭ及びＳＲＡＭでは個々のビットが同時消去可能であるが、フラッシュメモリはこれまでのところ一定のマルチビットブロック又はセクタで消去しなければならない。
【０００５】
従来、フラッシュメモリは、多数のフラッシュメモリセルから作られている。
単一ビットが各メモリセルに記憶され、セルは、ホットエレクトロン注入によりプログラムされ、ファウラー−ノルドハイム・トンネリングにより消去される。しかし、市場の要求の増加が、速度と密度の両方を増大するためのフラッシュメモリセルの開発を促進した。２ビット以上を各セルに記憶させることができる新型のフラッシュメモリセルが開発された。
【０００６】
あるメモリセル構造は、各レベルが１ビットを表す２レベル以上の記憶対象の電荷をメモリセルに記憶する。この構造は、マルチレベル・ストーレッジ（ＭＬＳ）アーキテクチャと称される。残念ながら、この構造は、本質的に、ビットの識別を可能にするためレベルの差の書き込みと読み出しの両方をかなりの程度の精度で行うことが必要である。ＭＬＳアーキテクチャを使用するメモリセルが、たとえわずかな量であっても過充電されると、ビット誤りを訂正するための唯一の方法は、メモリセルを消去し、メモリセルを全体的に再書き込みすることである。ＭＬＳアーキテクチャで書き込み中にメモリセル内の電荷の量を正確に制御する必要性は、また、このテクノロジーの速度を低下させ、データの信頼性を低下させる。また、正確な量の電荷にアクセス、又は、「読み出す」ために要する時間が長くなる。したがって、速度と信頼性の両方がメモリセル密度を向上させるために犠牲になる。
【０００７】
「MirrorBit（登録商標）」フラッシュメモリとして知られている多数のビットを単一セルに記憶することができるさらに新しいテクノロジーが開発された。このテクノロジーでは、メモリセルは、原則的に二つの同一の（鏡映された）部分に分割され、各部分は、二つの独立したビットのうちの一方を記憶するため調製される。各MirrorBitフラッシュメモリセルは、従来のフラッシュセルと同様に、ソース及びドレインと共にゲートを有する。しかし、従来のフラッシュセルでは、ソースが常に電気的ソースに接続され、ドレインが常に電気的ドレインに接続されているのに対し、各MirrorBitフラッシュメモリセルは、２ビットを記憶可能にするため、動作中に反転するソースの接続部及びドレインの接続部を有する。
【０００８】
MirrorBitフラッシュメモリセルは、導電性ビットラインが埋め込まれた半導体基板を有する。「電荷トラップ誘電体層」と称される多層の記憶層は、半導体基板の上に形成される。電荷トラップ誘電体層は、一般的に、第１の絶縁層と電荷トラップ層と第２の絶縁層の３層の別個の層により構成される。ワードラインは、ビットラインと垂直に電荷トラップ誘電体層上に形成される。プログラミング回路は、制御ゲートとして動作するワードラインに信号を印加し、一方のビットが一方の配置で接続されているソース及びドレインによって記憶され、相補ビットが別の配置で入れ替えられたソース及びドレインによって記憶されるように、ビットライン接続を変えることにより、１セル当たり２ビットを制御する。
【０００９】
セルのプログラミングは一方の方向で実行され、読み出しはセルがプログラムされる方向と逆方向で実行される。
【００１０】
MirrorBitアーキテクチャに関する主要な問題は、メモリセルのサイズがスケールダウン、つまり、縮小されると、短絡がビットライン間に発生し始め、データに誤りが生じ、メモリセルが動作不可能になるときに見つかった。
【００１１】
従来、シリサイドプロセスは、ポリシリコンワードラインへの接点のためのコンタクトエリアの製造に使用されている。シリサイドプロセスは、金属とシリコンのポリシリコン又はシリコン基板への共堆積を含む。最も普通に形成されるシリサイドはタングステンシリサイド（ＷＳｉ）である。しかし、タングステンシリサイドの電気抵抗は、コンタクトエリアが小さくなるのと同じ速さで増加する。なぜならば、金属エリアの粒子は電子の流れに対する抵抗を生じるために十分な大きさがあるからである。デバイスが小さくなるほど相対的に大きくなる電気抵抗によって、メモリセルのための必要電力量が増大し、その結果として、推定耐用期間を短縮する発熱が生じる。
【００１２】
電気抵抗が大きくなるのに伴って、粒子サイズがより小さく、コンタクトエリアがより小さくても電気抵抗が小さい別の金属シリサイドへの切り替えが促進される。最新のシリサイドは、コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）及びニッケルシリサイド（ＮｉＳｉ）である。これらのシリサイドは半導体ウェハ上に均一に堆積され、金属はシリコンと反応し、又は、シリコン上で「成長」する。このプロセスは、ワードラインのポリシリコン、又は、半導体基板のシリコン上にシリサイドだけを形成し、シリサイドは、一般に、マスキングを必要とすることなく自己整合型である点で有利である。したがって、このプロセスは、自己整合型シリサイドプロセスに相当する「サリサイド」プロセスと呼ばれる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
残念ながら、サリサイドプロセスの優位性もまた問題を生じる。金属は半導体ウェハ上に均一に堆積されるので、金属は、屡々、シリコン基板への堆積中にリークし、望ましくない場所にシリサイドを形成することがわかった。特に、ビットライン間のシリサイドは、短絡の原因となり、その結果として、データに誤りが生じ、メモリセルが動作不可能になる。
【００１４】
この問題に対する解決法は長い間模索されているが、当業者はその解決法を長い間達成していない。
【課題を解決するための手段】
【００１５】
本発明は、半導体基板を準備し、電荷トラップ誘電体層を堆積する半導体装置の製造方法を提供する。第１及び第２のビットラインが埋め込まれ、ワードライン層が堆積される。ハードマスク層はワードライン層の上に堆積される。ハードマスクは、電荷トラップ誘電体層を破損することなく除去するため調製された材料からなる。フォトレジストはワードライン層の上に堆積され、ハードマスクを形成するため使用される。フォトレジストは除去される。ワードライン層はワードラインを形成するためハードマスクを使用して処理され、ハードマスクは除去される。サリサイドは第１及び第２のビットラインを短絡することなく成長させることが可能である。
【００１６】
本発明の上記の効果及びその他の効果は、添付図面と併せて以下の詳細な説明を読むことにより当業者にとって明白になるであろう。
【発明を実施するための最良の形態】
【００１７】
図１（従来技術）を参照すると、一般に、一つ以上の高密度コア領域及び一つ以上の低密度周辺部が形成された半導体基板１０２を含む、MirrorBit（登録商標）フラッシュＥＥＰＲＯＭ１００の平面図が示されている。高密度コア領域は、典型的に、個別にアドレス指定可能であり、実質的に同一のMirrorBitフラッシュメモリセルである一つ以上のＭ×Ｎ型コア１０４を含む。低密度周辺部は、典型的に、個々のメモリセルを選択的にアドレス指定する入力／出力（Ｉ／Ｏ）回路及びプログラミング回路を含む。プログラミング回路は、一つ以上のＸデコーダ１０８及びＹデコーダ１１０によって部分的に表され、この一つ以上のＸデコーダ１０８及びＹデコーダ１１０を含み、Ｘデコーダ１０８及びＹデコーダ１１０は、Ｉ／Ｏ回路１０６と協働して、例えば、書き込み、読み出し、消去及びこのような動作を実行するために必要な電圧の取り出しのようなメモリセル上で指定された動作を実行するため、選択されアドレス指定されたメモリセルのソース、ゲート及びドレインを所定の電圧又はインピーダンスに接続する。
【００１８】
本明細書では、用語「水平」は、姿勢とは無関係に半導体基板１０２のそれまでの平面又は表面に平行な面として定義される。用語「垂直」は定義済の水平に直交する方向を表す。「〜と接触して」、「〜より上」、「〜より下」、「〜より高い」、「〜より低い」、「〜の上」、「〜の下」、「〜の側」、及び、「〜の傍ら」のような用語は、これらの水平面及び垂直面に対して定義される。ここで使用される用語「処理された」は、半導体材料の堆積又は成長、マスキング、パターニング、フォトリソグラフィー、エッチング、埋め込み、除去、及び／又は、剥離のうちの一つ以上を包含するように定義される。
【００１９】
次に、図２（従来技術）を参照すると、図１（従来技術）の一方のＭ×Ｎ型アレイコア１０４の一部分の回路図が示されている。この回路図には、メモリセル２０１乃至２０４を含み、一体として８ビットワードを形成することができる一連のメモリセル２００が示されている。メモリセル２０１乃至２０４のそれぞれは、制御ゲートとして機能するワードライン２０６に接続される。メモリセル２０１乃至２０４のそれぞれは２本のビットラインが関連付けられ、殆どのメモリセルは共通ビットラインを有する。メモリセル２０１はビットライン２０８及び２０９が関連付けられ、メモリセル２０２はビットライン２０９及び２１０が関連付けられ、メモリセル２０３はビットライン２１０及び２１１が関連付けられ、メモリセル２０４はビットライン２１１及び２１２が関連付けられる。
【００２０】
ワードライン上の信号、及び、メモリセル内のビットラインの電気的ソース又はドレインへの接続に応じて、メモリセル２０１乃至２０４は、ロケーション２１５乃至２２２でビットを書き込み、読み出し、及び、消去することが可能である。例えば、ロケーション２１５におけるビットの制御は、ドレインのビットライン２０８への接続とソースのビットライン２０９への接続とにより達成される。同様に、ロケーション２１６におけるビットの制御は、ドレインのビットライン２０９への接続とソースのビットライン２０８への接続とにより達成される。隣接したメモリセルは共通ビットラインを共有するが、メモリセルは同時に一つずつプログラムされ、唯一のメモリセルがプログラミング中のある時点で使える状態にあるので、隣接したメモリセルは相互に妨害しない。
【００２１】
図３（従来技術）を参照すると、図１（従来技術）の一つのＭ×Ｎ型アレイコア１０４の一部分の平面図が示されている。半導体基板１０２は、平行に、かつ、複数の埋め込み型ビットライン３０４に対して直角に延びる複数の形成されたワードライン３０２と平行に延びる、複数の埋め込み型ビットライン３０４を有する。ワードライン３０２及びビットライン３０４は、図１（従来技術）のＸデコーダ１０８及びＹデコーダ１１０によって部分的に表されたプログラミング回路への接点及び相互接続部（図示せず）を有する。
【００２２】
次に、図４（従来技術）を参照すると、図３（従来技術）のライン４−４による典型的なMirrorBitフラッシュメモリセル、例えば、メモリセル４００の断面斜視図が示されている。半導体基板１０２は、ｐ型ドープシリコン基板であり、ホウ素のようなｐ型材料のスレッショルド・アジャストメント・インプラント４０２を含む。スレッショルド・アジャストメント・インプラント４０２は、半導体基板１０２自体よりも高濃度ドープされた領域を与える。
【００２３】
電荷トラップ誘電体層４０４は半導体基板１０２の上に堆積される。電荷トラップ誘電体層４０４は、一般に、第１の絶縁層４０６、電荷トラップ層４０８、及び第２の絶縁層４１０の３つの別個の層で構成することができる。第１及び第２の絶縁層４０６及び４１０は二酸化シリコン（ＳｉＯ2）のような酸化物誘電体で作られ、電荷トラップ層４０８は窒化珪素（ＳｉxＮy）のような窒化物誘電体で作られる。この酸化物−窒化物−酸化物の構造は、屡々、便宜的に「ＯＮＯ層」として称される。
【００２４】
図３（従来技術）のビットライン３０４は、第１及び第２の導電ビットライン４１２及び４１４によって表されるように、半導体基板１０２の電荷トラップ誘電体層４０４の下に埋め込まれる。それらは、典型的に、ヒ素のような埋め込まれたｎ型材料で作られ、一部の実施例では酸化物部分（図示せず）を含む。第１及び第２の導電ビットライン４１２及び４１４は間隔を介して離され、スレッショルド・アジャストメント・インプラント４０２と一体となってそれらの間に容積部、すなわち、チャンネル４１６を画成する。
【００２５】
ポリシリコンのような材料は、電荷トラップ誘電体層４０４の上に堆積され、パターニングされ、エッチングされ、剥離され、その結果として、ワードライン４１８が得られる。ワードライン４１８は、図３（従来技術）におけるワードライン３０２の一つである。
【００２６】
製造の各ステップの埋込は処理ステップを伴うことに注意する必要がある。
【００２７】
ロケーション４２０乃至４２２はビットをメモリセル４００に記憶できる場所を示し、ロケーション４２４及び４２６は隣接したロケーションであり、メモリセル４００とは独立している。
【００２８】
簡単に上述したように、MirrorBitアーキテクチャに関する主要な問題は、メモリセルのサイズがスケールダウン又は縮小されると、短絡がビットライン間に発生、データに誤りが生じ、メモリセルが動作不可能になるときに見つかった。これは、「シリサイド」プロセスから「サリサイド」プロセスへの切り替わりの結果であると考えられる。
【００２９】
従来、シリサイドプロセスは、ポリシリコンワードラインへの接点のためのコンタクトエリアの製造に使用されている。コンタクトエリアは、導電ポリシリコンから接点の金属への結合の変わり目として作用する。シリサイドプロセスは、ポリシリコンへの金属とシリコンの共堆積を含む。共堆積が起きるとき、金属とシリコンはシリサイドを形成し、また、ポリシリコンに接合する。最も一般的に形成されるシリサイドはタングステンシリサイド（ＷＳｉ）である。しかし、タングステンシリサイドの電気抵抗は、コンタクトエリアが小さくなるのと同じ速さで増加する。なぜならば、金属エリアの粒子は電子の流れに対する抵抗を生じるために十分な大きさがあるからである。原則的に、より小さいタングステンシリサイドのコンタクトエリアは、タングステンシリサイドの粒子とほぼ同じサイズであり、粒子は電子の流れを阻害する。電気抵抗がより大きくなると、メモリセルのための必要電力量が増大し、その結果として発熱が生じる。
【００３０】
電気抵抗が大きくなるのに伴って、堆積されるときにより小さい粒子を形成する別の金属シリサイドへの切り替えが促進される。粒子サイズがより小さくなると、同じコンタクトサイズのタングステンシリサイドよりも小さい電気抵抗を示す。最新のシリサイドは、コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）及びニッケルシリサイド（ＮｉＳｉ）である。これらのシリサイドは共堆積により形成されるのではなく、その代わりに、金属だけが堆積される。この金属は半導体ウェハ上に均一に堆積され、この金属はシリコンと反応し、又は、シリコン上で「成長」する。このプロセスは、ワードラインのポリシリコン、又は、半導体基板のシリコン上にシリサイドだけを形成し、シリサイドは、一般に、マスキングを必要とすることなく自己整合型である点で有利である。したがって、このプロセスは、自己整合型シリサイドプロセスに相当する「サリサイド」プロセスと呼ばれる。
【００３１】
残念ながら、サリサイドプロセスの優位性もまた問題を生じる。金属は半導体ウェハ上に均一に堆積されるので、金属は、屡々、シリコン基板への堆積中にリークし、望ましくない場所にシリサイドを形成することがわかった。特に、ビットライン間のシリサイドは、短絡を生じ、その結果として、データに誤りが生じ、メモリセルが動作不可能になる。
【００３２】
数多くの研究の後、電荷トラップ誘電体層４０４は製造プロセス中に破損されることがあるので、金属が半導体基板１０２にリークダウンする可能性のあることがわかった。この破損は、屡々、半導体基板１０２までずっと通じる小さな開口で構成される。電荷トラップ誘電体層４０４は、通常、より幅広い間隔をあけられたワードライン３０２のためのサリサイド化プロセス中に、半導体基板１０２のシリコンを覆い、金属接点から保護する。
【００３３】
従来のプロセスでは、有機的なフォトレジストが、ＯＮＯ電荷トラップ誘電体層の上のワードライン３０２に形成されポリシリコンをパターニングするため使用される。ワードライン３０２の間隔が狭くなるほど、フォトレジストの剥離プロセス又は除去プロセスは、ワードライン３０２に隣接したＯＮＯ層の酸化物層及び窒化物層に破損を生じさせることがある。
【００３４】
より詳細には、フォトレジストは有機物であり、炭素を含有する。ポリシリコンのエッチングの終わり近くで、炭素は上端の酸化物層と結合し、上端の酸化物層に開口を作ることがある。ポリシリコンエッチング液と窒化物との間の選択性は高くないので、中間の窒化物層もまた上端の酸化物層の開口を通してエッチングされる場合がある。
【００３５】
窒化物除去プロセスを使用する自由選択的な無機ＡＲＣ（反射防止コーティング）がフォトレジストの定在波及び反射を減少させるため使用される場合、状況はさらに悪化する。窒化物除去プロセスは、上端の酸化物層の開口を通してより強く作用し、中間の窒化物層を通る開口をより頑丈に形成する。
【００３６】
その結果として、金属堆積前の酸化物剥離がＯＮＯ層を浄化するため実行され、好ましくは、スペーサエッチングフォトレジスト剥離が実行される。これらの剥離プロセスは、上端の酸化物層及び中間の窒化物層に前に作られた開口の下にあり、下端の酸化物層を通るさらなる開口を生じさせることがある。
【００３７】
サリサイド化プロセスのための金属堆積中に、ＯＮＯ層の中を通る破損の結果として、金属は、ワードライン３０２間で半導体基板１０２のシリコンへ漏れることがある。ビットライン３０４はワードライン３０２に直交しているので、ワードライン３０２間のシリコン基板上のシリサイドはビットライン３０４を短絡するであろう。
【００３８】
さらに、無機ＡＲＣの使用は、ワードライン３０２を縮小させ、したがって、間隔を拡幅することがわかった。その理由は、無機ＡＲＣは除去することが困難であり、除去プロセスは等方性であり、そのため、除去プロセスは無機ＡＲＣのエッジとワードライン３０２のポリシリコンの側面を除去するからである。その結果として、ワードライン３０２の抵抗は希望の抵抗よりも大きくなる。
【００３９】
図５を参照すると、図３（従来技術）のライン５−５による断面図に類似した部分的に処理されたメモリセルの断面図が示されている。ｐ型シリコン基板５０１は、ｐ型スレッショルド・アジャストメント・インプラント５０２が埋め込まれ、若しくは、処理されている。
【００４０】
電荷トラップ誘電体層５０４はシリコン基板５０１の上に堆積される。電荷トラップ誘電体層５０４は、一般に、３つの別個の層、すなわち、第１の絶縁層５０６、電荷トラップ層５０８、及び第２の絶縁層５１０で構成することができる。第１及び第２の絶縁層５０６及び５１０は、二酸化珪素（ＳｉＯ2）のような酸化物誘電体から作られ、電荷トラップ層５０８は、シリコン窒化物（ＳｉxＮy）のような窒化物誘電体から作られ、ＯＮＯ層が形成される。尚、本発明は、特定の誘電体材料、又は、電荷トラップ材料に限定されないことに注意する必要がある。
【００４１】
第１のｎ型ビットライン５１２によって表されるようなビットラインは、シリコン基板５０１の電荷トラップ誘電体層５０４の下に埋め込まれ、ポリシリコンのようなワードライン材料５１５は、電荷トラップ誘電体層５０４の上に堆積される。再度、本発明は特定のビットライン材料又はゲート材料に限定されないことに注意する必要がある。例えば、ＮＰＮ構造が図示されているが、構造はＰＮＰ型でも構わない。
【００４２】
ハードマスク層５１６は、ワードライン材料５１５の上に堆積され、処理されていない。ハードマスク層５１６はＡＲＣとしての機能を果たしてもよく、又は、ＡＲＣを自由選択的なＡＲＣ層５１７として別個の層として堆積しても構わないが、さらに重要なことには、ハードマスク層５１６は、剥離プロセスが同時に電荷トラップ誘電体層５０４の露出部分を破損することなく、ワードライン材料５１５から剥離することができる材料であるように調製される。
【００４３】
電荷トラップ誘電体層５０４を破損することなく剥離可能であるようにするため、ハードマスク層５１６は、電荷トラップ誘電体層５０４の中間層に影響を与えないように適切に調製されるべきである。例えば、窒化物層が中間層である場合、酸化珪素のような酸化物は適切な組成であろう。電荷トラップ誘電体層５０４の材料と処理の変形の様々な組み合わせに対して、その他の材料、例えば、窒化珪素又は酸窒化珪素のような窒化物を使用してもよい。
【００４４】
その上、窒化物を破損することなく剥離可能であるようにするため、ハードマスク層５１６は自由選択的なＡＲＣ層５１７よりも薄くされるので、かなりの開口が中間層の中を通って形成され得る前に、エッチングでハードマスク層５１６を除去することができる。ハードマスク層５１６の厚さは、中間層よりも薄くすることができる。
【００４５】
フォトレジスト５１８は、ハードマスク層５１６又は自由選択的なＡＲＣ層５１７の上に堆積される。自由選択的なＡＲＣ層５１７、ハードマスク層５１６及びフォトレジスト５１８は、ワードライン層５１５を露出させるため、開口５２１乃至５２３を形成するように処理される。
【００４６】
図５において、フォトレジスト５１８と自由選択的なＡＲＣ層５１７は共にハードマスク層５１６の処理のため処理されている（すなわち、材料が堆積され、マスクされ、パターニングされ、露光され、エッチングされている）。
【００４７】
次に、図６を参照すると、ハードマスクを形成し、フォトレジスト及び自由選択的なＡＲＣ層を除去した後の図５の構造体が示されている。ハードマスク５１９だけが図７の構造体を製作するため使用される。
【００４８】
従来、フォトレジスト及びＡＲＣは、（ハードマスク層５１６を用いないで）図７のワードライン５２５乃至５２８を製作するため使用され、ＯＮＯ層はワードライン間に露出され、上記の問題が生じていたことに注意する必要がある。
【００４９】
図７を参照すると、ワードライン５２５乃至５２８を形成するためハードマスク５１９を使用する処理後の図６の構造体が示されている。ハードマスク５１９を使用する処理は、露出エリア５３０乃至５３２で電荷トラップ誘電体層５０４を露出させる。しかし、ハードマスク層５１６の材料は、除去中に電荷トラップ誘電体層５０４を破損しないように特に調製されているので、電荷トラップ誘電体層５０４は、ハードマスク５１９が除去されるときに露出エリア５３０乃至５３２で破損されることがない。
【００５０】
例えば、ハードマスク５１９が酸化珪素で作られている場合、その除去はＯＮＯ層の上端の酸化膜に開口を生じさせるだけであり、窒化物層の開口を生じさせない。したがって、後続の金属堆積前の酸化物剥離及び酸化物エッチングフォトレジスト剥離は、窒化物層を貫通しないであろう。これは、半導体基板を保護するため、窒化物層と下側の酸化膜を残す。金属が半導体基板に接触する通路がないので、ビットラインの短絡はない。
【００５１】
図８を参照すると、ハードマスク５１９の除去後の図７の構造体が示されている。図１のフラッシュＥＥＰＲＯＭ１００の周辺部のために必要になるので、無機スペーサ材料５３４が堆積されている。
【００５２】
図９を参照すると、ワードライン５２５乃至５２８のそれぞれの周りにスペーサ５３５乃至５３８を形成するためスペーサ材料５３４をエッチングした後の図８の構造体が示されている。スペーサ５３５乃至５３８が形成されないならば、コア全体の付加的なマスキングステップ、又は、ビットラインへの通路を得るための付加的な処理が必要になる。
【００５３】
また、ワードライン５２５乃至５２８のそれぞれの上端でコバルトシリサイド、チタンシリサイド、又は、ニッケルシリサイド接点のような金属サリサイド５４０乃至５４３を成長させるためサリサイド化プロセスを実施した後のメモリセル５００が図示されている。
【００５４】
金属サリサイドは、シリコンを含有しない露出したＯＮＯ層又は窒化物スペーサ上には形成しないので、金属シリサイドは、ポリシリコンワードラインの上端で自己整合型であり、すなわち、サリサイドが成長させられる。
【００５５】
図１０を参照すると、半導体基板を準備するステップ６０２と、スレッショルド・アジャストメント・インプラントを埋め込むステップ６０４と、電荷トラップ誘電体層を堆積するステップ６０６と、ビットラインを埋め込むステップ６０８と、ワードライン層を堆積するステップ６１０と、ハードマスク層を堆積するステップ６１２と、ＡＲＣ層を堆積するステップ６１４と、フォトレジストを堆積しフォトマスクを形成するステップ６１６と、ハードマスクを形成するステップ６１８と、フォトマスク（及び自由選択的なＡＲＣ層）を除去するステップ６２０と、ワードラインを形成するステップ６２２と、ハードマスクを除去するステップ６２４と、スペーサを形成するステップ６２６と、サリサイドを成長させるステップ６２８と、を含む本発明の簡単化されたプロセスチャートが示されている。このフローチャートへの種々の代替シーケンス、付加、及び、削除は、本明細書の詳細を読むことにより当業者にとって明らかであろう。
【００５６】
この方法の多様な実施は種々の電子装置で使用され、特に、デュアルビットメモリセルアーキテクチャは本発明の一つ以上の特徴によって実現される。特に、本発明は、デュアルビットセルの両方のビットがデータ又は情報記憶のため使用されるメモリ装置に適用可能である。
【００５７】
本発明は特定の最良の形態に関して説明されているが、多様な代替、変更、及び変形が以上の説明を考慮して当業者に明白になることを理解すべきである。したがって、請求項に記載された事項の精神及び範囲に含まれるこのようなすべての代替、変更、及び変形を包含することが意図されている。ここまでに記載され、或いは、添付図面に表されたすべての事項は、実例であり、非限定的な意味で解釈されるべきである。
【図面の簡単な説明】
【００５８】
【図１】従来のMirrorBitフラッシュＥＥＰＲＯＭの平面図（従来技術）である。
【図２】図１（従来技術）の一方のＭ×Ｎ型アレイコアの一部分の回路略図（従来技術）である。
【図３】図１（従来技術）の一方のＭ×Ｎ型アレイコア１０４の一部分の回路略図（従来技術）である。
【図４】図３（従来技術）のライン４−４による典型的なMirrorBitフラッシュメモリセルの断面斜視図（従来技術）である。
【図５】図３（従来技術）のライン５−５による断面図に類似した部分的に処理されたメモリセルの断面図である。
【図６】ハードマスクを形成し、フォトレジスト及び自由選択的なＡＲＣ層を除去した後の図５の構造体の図である。
【図７】ワードラインを形成するためハードマスクを使用する処理後の図６の構造体の図である。
【図８】スペーサ材料の堆積後の図７の構造体の図である。
【図９】サリサイド化された図８の構造体の図である。
【図１０】本発明の簡単化されたプロセスチャートを示す図である。
【図１】
2006500760.tif 000003
【図２】
2006500760.tif 000004
【図３】
2006500760.tif 000005
【図４】
2006500760.tif 000006
【図５】
2006500760.tif 000007
【図６】
2006500760.tif 000008
【図７】
2006500760.tif 000009
【図８】
2006500760.tif 000010
【図９】
2006500760.tif 000011
【図１０】
2006500760.tif 000012
【手続補正書】
【提出日】平成16年6月1日(2004.6.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板（１０２）を準備するステップ（６０２）と、
半導体基板（１０２）の上に電荷トラップ誘電体層（５０４）を堆積するステップ（６０６）と、
半導体基板（１０２）に第１及び第２のビットライン（５１２）を形成するステップ（６０８）と、
電荷トラップ誘電体層（５０４）の上にワードライン層（５１５）を堆積するステップ（６１０）と、
ワードライン層（５１５）の上に、電荷トラップ誘電体層を破損しないプロセスによって除去するため調製された材料で作られたハードマスク層（５１６）を堆積するステップ（６１２）と、
ワードライン層（５１５）の上にフォトレジスト層（５１８）を堆積するステップ（６１６）と、
フォトマスク（５１７）を形成するためフォトレジスト層（５１８）を処理するステップ（６１６）と、
ハードマスク（５１９）を形成するためフォトマスク（５１７）を使用してハードマスク層（５１６）を処理するステップ（６１８）と、
フォトマスク（５１７）を除去するステップ（６２０）と、
ワードライン（５２５−５２８）を形成するためハードマスク（５１９）を使用してワードライン層（５１５）を処理するステップ（６２２）と、
電荷トラップ誘電体層（５０４）を破損することなくハードマスク（５１９）を除去するステップ（６２４）と、
サリサイドを成長させるステップ（６２８）と、
を含む集積回路の製造方法。
【請求項２】
フォトマスクを除去するステップ（６２０）はワードライン層（５１５）を処理するステップの前に実行される、請求項１記載の集積回路の製造方法。
【請求項３】
ハードマスク層（５１６）を堆積するステップは、酸化物、窒化物及び酸窒化物よりなる群から選択された材料を堆積する、請求項１記載の集積回路の製造方法。
【請求項４】
ハードマスク層（５１６）を堆積するステップの後に反射防止コーティング層（５１７）を堆積するステップを含み、
ハードマスク層（５１６）は反射防止コーティング層（５１７）の厚さよりも薄くされる、
請求項１記載の集積回路の製造方法。
【請求項５】
ワードライン層（５１５）を処理するステップの前に、反射防止コーティング層（５１７）を堆積するステップと、反射防止コーティング層（５１７）を除去するステップとを含む、請求項１記載の集積回路の製造方法。
【請求項６】
金属堆積前に剥離を実行するステップを含む、請求項１記載の集積回路の製造方法。
【請求項７】
サリサイド層（５４０（５４３）を成長させるステップは、ワードライン（５２５−５２８）上で金属シリサイドを成長させる、請求項１記載の集積回路の製造方法。
【請求項８】
ワードライン（２０６）（４１８）５２５上でサリサイド層（５４０−５４３）を成長させる前に、スペーサ層（５３４）を堆積し、ワードライン（５２５−５２８）の周りにスペーサ（５３５−５３８）を形成するステップ（６２６）を含む、請求項１記載の集積回路の製造方法。
【請求項９】
スレッショルド・アジャストメント・インプラント（５０２）を半導体基板（１０２）に埋め込むステップ（６０８）を含む、請求項１記載の集積回路の製造方法。
【請求項１０】
電荷トラップ誘電体層（５０４）は、
第１の誘電体層（５０６）と、
第１の誘電体層（５０６）の上の電荷トラップ層（５０８）と、
電荷トラップ層（５０８）の上の第２の誘電体層（５１０）と、
により構成される、請求項１記載の集積回路の製造方法。
【国際調査報告】
2006500760.tif 000013
2006500760.tif 000014