(57)【要約】【課題】  一方で、高価な製造ステップを追加させ、他方で、供給領域と、集積回路内の電圧振幅に適応するレベルシフト器とを追加させることを必要としない、回路を提供すること。【解決手段】  回路は、入力信号s（t）を受けるための信号入力（IN）と、供給電圧（VDD）で作動するように設計されているディジタル入力段（15）と、を備えている。入力段（15）は、電圧制限（Vmax）を越えるトランジスタ・ノードにかかる電圧を感知できるCMOSトランジスタと、入力（IINV）と、を備える。電圧制限手段（B）は、信号入力（IN）と入力（IINV）との間に配置されている。電圧制限手段（B）は、入力信号（s（t））の状態によって制御可能な入力スイッチ（ns）を備え、かつ、入力（IINV）の電圧を供給電圧（VDD）に制限する。加えて、過電圧保護手段（A）は、信号入力（IN）と供給電圧（VDD）との間に設けられる。過電圧保護手段（A）は、ツェナー機能の一部を擬態するために配置されている少なくとも一つの能動回路素子を備える。
2006500795.tif 000002
【特許請求の範囲】
【請求項１】
−入力信号を受けるための信号入力（IN）と、
−供給電圧で作動するように設計されているディジタル入力段であって、
−電圧制限を越えるトランジスタ・ノードにかかる電圧を感知できるCMOSトランジスタと、
−入力（IINV）と、を備えるディジタル入力段と、
−前記入力（IINV）の電圧を前記供給電圧に制限するために前記信号入力（IN）と前記入力（IINV）との間に配置されている電圧制限手段であって、
−前記入力信号の状態によって制御可能な入力スイッチを備える、電圧制限手段と、
−前記信号入力（IN）と前記供給電圧との間に位置させている過電圧保護手段を備え、前記過電圧保護手段は、ツェナー機能の少なくともブレイクダウン部分を擬態するために配置されている少なくとも一つの能動回路素子を備えている回路。
【請求項２】
前記能動回路素子は、通常動作の間、導通状態に入らないように、配置されているトランジスタである、請求項1に記載の回路。
【請求項３】
前記過電圧保護手段は、複数のトランジスタ、好ましくはnチャネルCMOSトランジスタ、または、pチャネルCMOSトランジスタ、またはバイポーラートランジスタと抵抗器とを備える、請求項1または2に記載の回路。
【請求項４】
前記信号入力（IN）と入力ノードとの間に位置させている電流制限抵抗器、および、前記入力ノードとグランドとの間に位置させている入力保護ダイオードとを備えている、請求項1、2または3の回路。
【請求項５】
静的電流に対する保護手段を備えている、上記の請求項のうちの1つの回路。
【請求項６】
前記静的電流に対する保護手段は、前記入力段の一部を貫流する前記静的電流を妨げるために、前記供給電圧に、前記入力（IINV）を抑制している正のフィードバックを設けている、請求項5に記載の回路。
【請求項７】
前記静的電流に対する保護手段は、キーパー・トランジスタとして機能する、ｐ型CMOSトランジスタを備える、請求項5に記載の回路。
【請求項８】
前記入力スイッチのターンオン／ターンオフ動作をスピードアップする、少なくとも一つの容量性素子を有しているスピードブースト手段を備える、上記の請求項のうちの1つの回路。
【請求項９】
前記容量性素子の充電は、前記入力信号から導出される信号の状態に依存する、請求項8に記載の回路。
【請求項１０】
前記入力信号が低い場合に、前記容量性素子が、前記供給電圧に充電される、請求項9に記載の回路。
【請求項１１】
前記スイッチは、nチャネルCMOSトランジスタである、上記の請求項のうちの1つの回路。
【請求項１２】
前記電圧制限手段は、更に、前記nチャネルCMOSトランジスタのゲート・ノードにおける前記電圧を制御するためのpチャネルCMOSトランジスタを備える、請求項11の回路。
【請求項１３】
前記過電圧保護手段は、前記供給電圧がゼロであるときに、破壊電圧を吸収する、上記の請求項のうちの1つの回路。
【請求項１４】
サブミクロンの製造プロセス、好ましくはディープサブミクロンの製造プロセスを用いることによって作られている、上記の請求項のうちの1つに従う回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧振幅に対する、保護が改良された入力段に関する。特に、本発明は、ディジタル入力段、およびそれらの保護に関する。
【背景技術】
【０００２】
現代のCMOS IC（相補型金属酸化物半導体集積回路）製造技術が、幾何学的寸法が臨界的になっていることから低下しているとともに、個々のトランジスタにかかる最大許容電圧の振幅、および、さらに最大許容供給電圧も、急速に低下している。他方、CMOSデバイスの入力ポートにおける信号振幅は、互換性の理由から、これらの電圧制限を越えてしまう。
【０００３】
この問題に対する解決案は、目下、より高い電圧振幅で作動することができるトランジスタの製造を可能にする処理ステップによって、CMOS製造プロセスを向上させることである。これは、一方で、高価な製造ステップを追加させ、他方で、供給領域と、集積回路内の電圧振幅に適応するレベルシフト器とを追加させることを要求する。
【０００４】
特に、現代のサブミクロンのCMOSプロセスでは、最大供給電圧VDDmaxは、標準的なディジタル・ゲートのトランジスタに適用するための信頼性を考慮して、決定される。この際の要求は、トランジスタ・ノードにかかる、いかなる電圧差も、一定の電圧制限Vmaxを越えてはならないということである。図1は、たとえば、VGS、VDS、VGD＜Vmaxを有するnチャネル・トランジスタ1の該当電圧を示す。ディジタル・ゲートに対して、これは、nチャネル・トランジスタ1がその一部であるチップ全体に許される最大供給電圧がVmaxでなければならないことを要求する。バルクへの電圧は、同程度に制限されない点に留意すべきである。
【０００５】
これは、信号処理に対して、信号振幅が、最大許容供給電圧Vmaxによって決まる制限内にとどまることを要求する。これは、素子寸法がより小さくなって行くことにより、供給電圧が低下している状況で、回路の入力ポートにおける（多くの場合、最大許容供給電圧Vmaxを越えてしまう）信号振幅の適応に厳しいインパクトを与える。
【０００６】
図2には、従来技術の入力段回路2が示されている。標準的なディジタル入力段2は、チップ供給電圧VDDが供給される2つのインバータI1およびI2を備える。静電放電（ESD）保護素子R1、D1、およびD2が、入力段回路2の入力パッド3とディジタル入力段2の入力IINVとの間に設けられている。ESD保護は、非常に感度のよいディジタル入力段2が、放電事象を受けたときに、破壊されることを防止するために、使用される。これは、たとえば、誰かが、チップのピンに触れることによって、回路に電圧ピークが誘導されるときに、発生する場合がある。一般に、供給電圧VDDは、最大許容供給電圧Vmaxに近い値であろう。製造技術によって決定される最大許容供給電圧Vmaxの制限を越える高い電圧入力信号が、印加される場合には、ノードIINVにおける電圧が、この制限を超えてしまうであろう。これは、破壊または少なくとも寿命時間を減少させることになるであろう。他の影響は、ダイオードD2が、導通状態になってしまうことであろう。これにより、望ましくない静的電流が、流れることになるであろう。図2のディジタル入力段2は、標準トランジスタni1、ni2、pi1、およびpi2を備える。
【０００７】
上記したように、1つの可能な問題解決法は、製造ステップを加えて、より高い電圧に持ちこたえることが可能な回路素子を製造することである。図3は、これに対応する例を示す。ESD保護素子R1、D1、およびD2を有するディジタル入力段4が、示されている。この場合には、ディジタル入力段4のトランジスタni1、ni2、pi1、およびpi2は、特別かつ高価なプロセス・ステップによって、最大許容供給電圧Vmaxよりも高い電圧に耐えられるように設計されている特別な素子である。供給領域VDDhighを追加し、かつ電圧をVDD電圧領域のより低いレベルにシフトするために、レベルシフト器5が、必要となる点に留意すべきである。
【０００８】
本発明の目的は、従来のデバイスの欠点を解決するかまたは減少させる回路を提供し、かつ、このような回路に基づくデバイスを提供することである。
【０００９】
本発明の別の目的は、デバイスの入力における電圧振幅に対する耐久性を改良させたデバイスを提供することである。
【発明の開示】
【課題を解決するための手段】
【００１０】
これらの、および他の目的は、請求項1に記載の回路によって実現される。このような回路は、入力信号を受けるための信号入力と、供給電圧で作動するように設計されているディジタル入力段とを備える。ディジタル入力段は、電圧制限を越えるトランジスタ・ノードにかかる電圧を感知できる既知の入力（IINV）と、CMOSトランジスタとを備える。電圧制限手段は、信号入力と入力（IINV）との間に配置されている。電圧制限手段は、入力信号の状態によって制御可能な入力スイッチを備え、かつ、入力（IINV）の電圧を供給電圧に制限するために使用されている。さらに、回路は、信号入力と供給電圧との間に位置させている過電圧保護手段を備える。過電圧保護手段は、ツェナー機能の少なくともブレイクダウン部分を擬態するために配置されている、少なくとも1つの能動回路素子を備える。
【００１１】
本発明は、製造技術コストを減少させ、かつ、システム設計をより容易にした回路を実現させることができる。
【００１２】
更なる好都合な実現例は、請求項2〜14で請求されている。
【発明を実施するための最良の形態】
【００１３】
本発明のより完全な説明、および、その更なる目的および利点については、添付の図面とともになされる以下の説明が、参照されるべきである。
【００１４】
図4には、第1の実施例が、示されている。図4には、ディジタル入力信号s（t）を受けるための信号入力11（IN）と、供給電圧VDDで作動するように設計されているディジタル入力段15とを備える回路10が、示されている。ディジタル入力段15は、入力IINVと、電圧制限を越えたトランジスタ・ノードにかかる電圧を感知できることが知られているCMOSトランジスタとを備える。信号入力11（IN）における高い電圧振幅から、ディジタル入力段15を保護するために、信号入力11（IN）と入力IINVとの間には、電圧制限手段14（B）が、配置されている。電圧制限手段14（B）は、入力IINVにおける電圧を、供給電圧VDDに制限する。この達成を可能にするために、電圧制限手段14（B）は、入力信号s（t）の状態によって制御可能な入力スイッチ（ns）を備える。回路10は、電圧制限手段14（B）に加えて、信号入力11（IN）と供給電圧（VDD）との間に位置させている、過電圧保護手段12（A）を備える。過電圧保護手段12（A）は、ツェナー機能の少なくともブレイクダウン部分を擬態するために配置されている、少なくとも1つの能動回路素子を備える。すなわち、過電圧保護手段12（A）は、ツェナー・ダイオードのように、少なくとも部分的に作動する。
【００１５】
回路10は、さらに、図4に示されているように、入力ノード（IN0）とグランドとの間に位置させた入力保護ダイオード13（D1）を備えていてもよい。
【００１６】
図5には、他の実施例が、示されている。図5の回路20は、入力IINVと出力OUTとを有するディジタル入力段25を備える。図4と同じように、回路20は、過電圧保護手段22（A）と、電圧制限手段24（B）とを備える。ディジタル入力段25の保護を更に改良するために、静的電流に対する保護手段27（D）が、設けられている。静的電流に対する保護手段27（D）は、ディジタル入力段25の素子部分を貫流する静的（スルー）電流を妨げるために、ディジタル入力段25の入力IINVを供給電圧VDDまで抑制する正のフィードバックを設けている。静的電流に対する保護手段27（D）は、たとえば、p型CMOSトランジスタを備えていてもよい。
【００１７】
回路20は、更に、少なくとも一つの容量性素子（Cb）を有するスピードブースト手段26（C）を備える場合がある。スピードブースト手段26（C）は、電圧制限手段24（B）のターンオン／ターンオフ動作を加速することができる。容量性素子（Cb）の充電は、入力信号s（t）から導出される信号の状態に依存しており、入力信号s（t）が低い場合には、容量性素子（Cb）が供給電圧VDDに充電される。図5に線図的に示されるように、スピードブースト手段26（C）は、電圧制限手段24（B）とともに、一つの機能ユニットを形成してもよい。
【００１８】
オプションとしての静的電流に対する保護手段27（D）は、静的スルー電流を制限するために使用される。電圧が異なると、ディジタル入力段25にかかる電圧も異なるので、このようなスルー電流は、典型的には、ノードIINVにおける電圧が供給電圧VDDよりも低いときに、発生する。
【００１９】
図6には、さらに他の実施例が、示されている。回路30は、図5に示されているものに相当する。それゆえに、同一の素子は、図5に記載の参照番号と同じ参照番号が付されている。回路30は、信号入力21（IN）と入力ノードIN0との間に位置させた電流制限抵抗器R1を備える。抵抗器Rzは、過電圧保護手段22（A）と供給電圧VDDとの間に位置させている。
【００２０】
もう一つの実施例では、過電圧保護手段（A）の一部となる能動回路素子は、トランジスタである。このトランジスタは、通常動作の間、それが導通状態に入らないように、構成されている。過電圧保護手段（A）は、複数のトランジスタ、好ましくはnチャネルCMOSトランジスタ（nz1、nz2、nz3）、または、pチャネルCMOSトランジスタ、または、バイポーラートランジスタおよび抵抗器Rzを備えることが好ましい。
【００２１】
好都合な実施例では、静的電流に対する保護手段（D）は、ディジタル入力段の素子部分を貫流する静的電流を防止するために、入力IINVにおける電圧を供給電圧VDDまで抑制している正のフィードバックを設けている。静的電流に対する保護手段（D）は、たとえば、キーパー・トランジスタとして機能する、p型CMOSトランジスタ（pp2）を備えていてもよい。
【００２２】
さらに別の態様では、電圧制限手段（B）のスイッチは、nチャネルCMOSトランジスタ（ns）としてもよい。電圧制限手段（B）は、更に、nチャネルCMOSトランジスタ（ns）のゲート・ノード（GNS）における電圧を制御するためのpチャネルCMOSトランジスタ（pp1）を備えていてもよい。本発明では、ノードGNSは、スイッチノードである。
【００２３】
過電圧保護手段（A）は、供給電圧VDDがゼロのときに、破壊電圧を吸収するように、設計させてもよい。
【００２４】
図7には、他の実施例が、示されている。この図に示されるように、回路40は、2つのインバータI1およびI2を有するディジタル入力段45を備える。インバータI1は、pチャネル・トランジスタpi1およびnチャネル・トランジスタni1を備える。そして、インバータI2は、pチャネル・トランジスタpi2およびnチャネル・トランジスタni2を備える。図7は、更に、標準素子のみを用いて、高い入力振幅に対処することが可能な素子の提案を示す。第1のステップとして、供給電圧VDDに対する通常の保護ダイオードD2（たとえば、図2または図3を参照）が、この素子を通る静的電流を回避するために除去される。電流制限抵抗器R1を有するシングル・ダイオードD1が、ESDダメージから、ディジタル入力段45を、十分に保護することは、十分に検証されている手法である。ノードIINVにおける電圧を供給電圧VDDに制限し、かつ、供給電圧VDDを越える電圧を静止する、入力nチャネル・スイッチnsが、設けられているので、回路40は、供給電圧VDDの2倍の入力振幅s（t）に対処することが可能になる。供給電圧VDD＝電圧制限Vmaxの場合には、これは2＊電圧制限Vmaxとなる。ノードGNSにおけるnチャネル・スイッチ・トランジスタnsのゲートの制御を可能にするために、pチャネル・トランジスタpp1およびブートストラップ・容量Cbを備えるブートストラップ構造が、以下の機能性とともに、用いられている。すなわち、ノードINにおける入力信号s（t）が低い場合には、ブートストラップ・容量Cbは、pチャネル・トランジスタpp1を介して、ノードGNSの供給電圧VDDに充電され、nチャネル・スイッチ・トランジスタnsが導通する。これにより、ノードINにおける入力電圧が、ノードIINVに移る。入力信号s（t）の立ち上がりエッジで、ノードIN0が高くなることにより、pチャネル・トランジスタpp1がターンオフし、かつ、ノードIN1が高くなることにより、プッシュゲート・ノードGNSがnチャネル・スイッチ・トランジスタnsの導通を保つために高くなる。したがって、ノードINの入力状態は、ノードIINVへ移されるが、nチャネル・スイッチ・トランジスタnsによって、振幅が制限される。ノードGNSにおける、いかなる過度の電圧も、逆方向導通となっているpチャネル・トランジスタpp1によって、pチャネル・トランジスタpp1を介して、供給電圧VDDに放電される。このようにして、ノードGNSにおける電圧は、供給電圧VDDよりも上の、あるpチャネル・トランジスタの閾値電圧に制限される。容量Cbがより長い期間を越えて充電を失う場合には、ノードIINVは、依然としてキーパー・トランジスタpp2によって正確な電圧に保たれる。これにより、さらにノードIINVにおける電圧が、供給電圧VDDに制限される。pチャネル・トランジスタpp1が、正確なタイミングでスイッチオフされることを可能にするために、ノードIN1において入力信号を僅かに遅延させる抵抗器R2を、採用しても良い。入力INのシーケンスが、パワーアップの後に、高い電圧で開始する場合には、このシーケンスは、入力INの第1の立ち下がりエッジによって開始する。もちろん、回路40は、0と供給電圧VDDとの間の標準的な入力振幅によっても作動しているであろう。これは、供給電圧VDDよりも下の高いレベルに対処することが可能となるように、ディジタル入力段45の第1のインバータni1／pi1の比率が決められることを要求する。トランジ��タpp2を介する正のフィードバックによって、ノードIINVにおける電圧は、結局、供給電圧VDDに抑制される。
【００２５】
供給電圧VDDが、ターンオフされたままの間に、高いレベル電圧が印加される場合（精巧なパワーマネジメントを有するバッテリ動作システムにおいて発生するかもしれない状況）には、入力（IN）は、過電圧保護手段22（A）を介して、安全な値に固定される。過電圧保護手段22（A）は、図7に示されているように、nチャネル・デバイスnz1〜nz3と、抵抗器Rzとを備えることができる。通常の動作では、nチャネル・デバイスnz1〜nz3は、導通していないであろうが、供給電圧VDD＝0の場合には、それらは、破壊電圧を吸収する。過電圧保護手段22（A）は、nチャネル、pチャネル、またはバイポーラ・ダイオードのいかなる組合せを、備えていてもよい。
【００２６】
図7に示されている回路40の動作が、図8〜図11で与えられるダイアグラムと共に説明される。全てのこれらの例では、供給電圧VDD＝電圧制限Vmaxは、1ボルトに設定される。図8および図9では、信号s（t）の信号振幅は、2ボルトである。
【００２７】
図8には、信号シーケンスs（t）が、t ＝ 0で、約0ボルトで、低いレベルで開始する状況が示されている。ノードGNSにおける信号は、ほとんど、信号s（t）に追従する。ノードGNSにおける信号は、ほとんど0ボルトに戻る、信号s（t）の立ち下がりエッジで、ピークを示す。回路ブロックA、B、C、およびDは、入力INにおける信号s（t）に近接して追従する、ノードIINVにおける電圧x（t）を提供する。図8に示されるように、x（t）の最大電圧は、ほぼ供給電圧VDD＝1ボルトである。各エッジは、いくぶん丸みを帯びている。結局、ディジタル入力段45の出力OUTにおける出力信号y（t）は、ほぼ供給電圧VDD＝1ボルトに制限されている最大振幅を有する信号s（t）のコピーである。
【００２８】
図9では、信号シーケンスs（t）が、t ＝ 0で、ほぼ2ボルトで、高いレベルで開始する状況が示されている。ノードGNSの信号は、それが信号s（t）に多かれ少なかれ追従する前に、ゆっくり増加する。回路ブロックA、B、C、およびDは、若干の遅延後（本実施例では、この遅延は、約250nsであるが、パワーアップ後の第1のパルスに対してのみである）に、入力INにおける信号s（t）に近接して追従する、ノードのIINVにおける電圧x（t）を提供する。図9に示されるように、x（t）における最大電圧は、ほぼ供給電圧VDD＝1ボルトである。各エッジは、いくぶん丸みを帯びている。結局、ディジタル入力段45の出力OUTにおける出力信号y（t）は、ほぼ供給電圧VDD＝1ボルトに制限されている最大振幅を有する信号s（t）のコピーである。信号y（t）も、遅延する。
【００２９】
図10および図11は、回路40全体が、信号s（t）の信号振幅が低い場合にも、充分に機能することを示す。本実施例では、s（t）の信号振幅は、1ボルトよりも下のままである。図10には、信号s（t）が、t＝ 0の低レベルから開始する状況が示されている。図11には、信号s（t）が、t ＝ 0で約1ボルトの高いレベルから開始する状況が示されている。両方の状況では、ディジタル入力段45の出力OUTの出力信号y（t）は、ほぼ供給電圧VDD＝1ボルトに制限されている最大振幅を有する各信号s（t）の中のコピーである。図11の信号y（t）も、遅延する点に留意すべきである。
【００３０】
本明細書には、ディジタル入力パッドに、所定の製造技術に対して、あるトランジスタにかかる最大許容電圧の2倍以下の電圧に適合させることを可能にする、様々な回路が示されている。本発明によって、標準デバイスは、
− 追加すべき高い高圧供給領域と、
− 2つの供給領域をブリッジするレベルシフト器と、
− 高い電圧に耐えるトランジスタを設けるために、追加すべき製造プロセス・ステップと、
を必要とすることなく使用される。
【００３１】
加えて、供給電圧がターンオフされるときに、破壊電圧を吸収する保護素子（A）が示されている。
【００３２】
本方式は、たとえば、CMOS（相補型金属酸化物半導体）回路およびバイポーラCMOS回路（シングル・チップ上でCMOS サブ回路と組み合わせることができるバイポーラ・デバイス）を保護するために用いることができる。
【００３３】
本図面および本明細書では、本発明の好ましい実施例が述べられている、さらに、特定用語が用いられているが、このように与えられた説明は、記述目的のみで、かつ限定目的ではなく、一般的に特定用語を用いている。
【図面の簡単な説明】
【００３４】
【図１】従来のnチャネル・トランジスタの線図的な図である。
【図２】標準的なディジタル入力段の線図的な図である。
【図３】高い入力電圧に対処するように設計されている従来のディジタル入力段の線図的な図である。
【図４】本発明の第1の実施例の線図的な図である。
【図５】本発明の第2の実施例の線図的な図である。
【図６】本発明の第3の実施例の線図的な図である。
【図７】本発明の第4の実施例の線図的な図である。
【図８】本発明の回路のノードにおける異なる電圧を描いているダイアグラムである。
【図９】本発明の回路のノードにおける異なる電圧を記載している他のダイアグラムである。
【図１０】本発明の回路のノードにおける異なる電圧を記載している他のダイアグラムである。
【図１１】本発明の回路のノードにおける異なる電圧を記載している他のダイアグラムである。
【符号の説明】
【００３５】
10、20、40  回路
11、21  信号入力（IN）
12、22  過電圧保護手段（A）
13、23  入力保護ダイオード（D1）
14、24  電圧制限手段（B）
15、25、45  ディジタル入力段
26  スピードブースト手段（C）
27  保護手段（D）
Cb  容量性素子
GNS  ゲート・ノード
I1、I2  インバータ
IINV  入力
IN0  入力ノード
VDD  供給電圧
OUT  出力
R1  電流制限抵抗器
Rz  抵抗器
ns  入力スイッチ（nチャネルCMOSトランジスタ）
nz1、nz2、nz3、ni1、ni2  nチャネルCMOSトランジスタ
pp1、pp2、pi1、pi2  p型（チャネル）CMOSトランジスタ
s（t）  入力信号
【図１】
2006500795.tif 000003
【図２】
2006500795.tif 000004
【図３】
2006500795.tif 000005
【図４】
2006500795.tif 000006
【図５】
2006500795.tif 000007
【図６】
2006500795.tif 000008
【図７】
2006500795.tif 000009
【図８】
2006500795.tif 000010
【図９】
2006500795.tif 000011
【図１０】
2006500795.tif 000012
【図１１】
2006500795.tif 000013
【国際調査報告】
2006500795.tif 000014
2006500795.tif 000015
2006500795.tif 000016