(57)【要約】本発明は、第１クロックパルス（Ｆ１）と第２クロックパルス（Ｆ２）とを同期させ、より高いパルス周波数（Ｆｌ）で第１クロック信号（Ｆ１）によってクロック制御される第１機能ブロック（２）から、より低いパルス周波数（Ｆ２）で第２クロックパルス（Ｆ２）によってクロック制御される第２機能ブロック（３）にデータを伝達するためのクロック同期回路に関する。前記クロック同期回路（２４）には、第１クロックパルス（Ｆ１）が第２クロックパルス（Ｆ２）を走査して、走査された第２クロックパルス（Ｆ２）の走査値（Ｓ）及びエッジ検出値（Ｅ）を生成するための走査ユニット（３０）が含まれる。第１クロックパルス（Ｆ１）でクロック制御される論理回路（３８）は、論理回路（３８）の出力部において第１クロックパルス（Ｆ１）の時間パターンにおける復元第２クロックパルス（Ｆ２）として、生成された走査値（Ｓ）又はエッジ検出値（Ｅ）を出力するために用いられる。論理回路の前記出力（４２）は、論理回路（３８）がイネーブル信号を受信するまで値（Ｓ、Ｅ）の出力後リセットされる。論理回路（３８）は、イネーブル信号の受信前にエッジ検出値（Ｅ）が論理ハイである場合、エッジ過早信号（ＥＴＥ）を生成し、また、生成されたエッジ検出値（Ｅ）が論理ハイである前にイネーブル信号が受信される場合、エッジ過遅信号（ＥＴＬ）を生成する。更に、クロック同期回路には、第１クロックパルス（Ｆ１）でクロック制御される信号遅延回路が含まれるが、この信号遅延回路は、エッジ過早信号（ＥＴＥ）及びエッジ過遅信号（ＥＴＬ）に依存して、変動時間遅延（τ）で復元第２クロックパルス（Ｆ２）を遅延させる。
2006508438.tif 000002
【特許請求の範囲】
【請求項１】
第１クロック信号（Φ１）と第２クロック信号（Φ２）とを同期させ、相対的に高いクロック周波数（ｆΦ１）で第１クロック信号（Φ１）によってクロック制御される第１機能ブロック（２）から、相対的に低いクロック周波数（ｆΦ２）で第２クロック信号（Φ２）によってクロック制御される第２機能ブロック（３）へデータを伝達するためのクロック同期回路であって、クロック同期回路（２４）は、
（ａ）サンプリングされた第２クロック信号（Φ２）のサンプル（Ｓ）及びエッジ検出値（Ｅ）を生成するために、第１クロック信号（Φ１）を用いて、第２クロック信号（Φ２）をサンプリングするためのサンプリングユニット（３０）と、
（ｂ）第１クロック信号（Φ１）を用いてクロック制御され、論理回路（３８）の出力部において第１クロック信号（Φ１）の時間フレームにおける復元第２クロック信号（Φ２’）として、生成されたサンプル（Ｓ）又は生成されたエッジ検出値（Ｅ）を出力するための論理回路（３８）であって、
論理回路の出力（４２）は、論理回路（３８）がイネーブル信号を受信するまで値（Ｓ、Ｅ）を出力した後、リセットされ、
論理回路（３８）は、イネーブル信号が受信される前に、生成されたエッジ検出値（Ｅ）が論理ハイであるならば、エッジ過早信号（ＥＴＥ）を生成し、また、生成されたエッジ検出値（Ｅ）が論理ハイである前に、イネーブル信号が受信されるならば、エッジ過遅信号（ＥＴＬ）を生成する前記論理回路（３８）と、
（ｃ）第１クロック信号（Φ１）を用いてクロック制御され、エッジ過早信号（ＥＴＥ）及びエッジ過遅信号（ＥＴＬ）に基づき、変動時間遅延（τ）で復元第２クロック信号（Φ２’）を遅延させる信号遅延回路と、
を有するクロック同期回路。
【請求項２】
請求項１に記載のクロック同期回路において、
復元第２クロック信号（Φ２’）は、第１機能ブロック（２）によって出力されるデータをバッファ処理するためのデータ転送バッファ（６）において、第１クロック信号（Φ１）によってクロック制御される第１エッジトリガ式フリップフロップ（７）を作動するクロック同期回路。
【請求項３】
請求項２に記載のクロック同期回路において、
第１エッジトリガ式フリップフロップ（７）は、データ転送バッファ（６）において、第２クロック信号（Φ２）によってクロック制御される下流の第２エッジトリガ式フリップフロップ（８）を有し、この第２エッジトリガ式フリップフロップは、バッファ処理されたデータを第２機能ブロック（３）に送るクロック同期回路。
【請求項４】
請求項１に記載のクロック同期回路において、
論理回路（３８）は、復元第２クロック信号（Φ２’）として、サンプル（Ｓ）又はエッジ検出値（Ｅ）を出力するための根拠として、動作モード制御信号を選択するクロック同期回路。
【請求項５】
請求項１に記載のクロック同期回路において、
信号遅延回路（４４）は、第１クロック信号（Φ１）のクロックサイクル（Ｔ１）の倍数である時間遅延（τ）で復元第２クロック信号（Φ２’）を遅延させ、乗算係数は、エッジ過早信号（ＥＴＥ）及びエッジ過遅信号（ＥＴＬ）の時間遅延伝達関数であるクロック同期回路。
【請求項６】
請求項５に記載のクロック同期回路において、
前記時間遅延伝達関数は、信号遅延回路（４４）の伝達関数論理ユニット（７５）に記
憶されるクロック同期回路。
【請求項７】
請求項６に記載のクロック同期回路において、
伝達関数論理ユニット（７５）は、一系統（６７）の遅延要素（６７−ｉ）の一出力をイネーブル信号として論理回路（３８）に接続するためのマルチプレクサ（７０）を制御するクロック同期回路。
【請求項８】
請求項７に記載のクロック同期回路において、
遅延要素（６７−ｉ）は、第１クロック信号（Φ１）によってクロック制御されるクロック同期回路。
【請求項９】
請求項６に記載のクロック同期回路において、
信号遅延回路（４４）の伝達関数論理ユニット（７５）は、プログラム可能であるクロック同期回路。
【請求項１０】
請求項１に記載のクロック同期回路において、サンプリングユニット（３０）は、
２つの直列接続されたエッジトリガ式フリップフロップ（６１ａ、６１ｂ）が含まれ、第１クロック信号（Φ１）の立ち上がり信号エッジで第２クロック信号（Φ２）をサンプリングするための第１レジスタ（６１）と、
２つの直列接続されたエッジトリガ式フリップフロップ（６２ａ、６２ｂ）が含まれ、第１クロック信号（Φ１）の立ち下がり信号エッジで第２クロック信号（Φ２）をサンプリングするための第２レジスタ（６２）であって、第１レジスタ（６１）及び第２レジスタ（６２）は、第２クロック信号（Φ２）を受信するために、並列に接続される前記第２レジスタ（６２）と、
第１クロック信号（Φ１）によってクロック制御され、また、第１レジスタ（６１）からの送出サンプルと第２レジスタ（６２）からの送出サンプルとを選択する信号エッジ検出器（６４）であって、エッジ検出値（Ｅ）を論理回路（３８）に送るための根拠として、前のクロックサイクルにおいて第２レジスタから出力されたサンプルを選択する前記信号エッジ検出器（６４）と、
を有するクロック同期回路。
【請求項１１】
請求項１に記載のクロック同期回路において、
復元第２クロック信号（Φ２’）は、検出信号として、第２機能ブロック（３）に送られ、前記検出信号は、データ転送バッファ（６）が、第２機能ブロック（３）によって読み出される予定のデータをそれにバッファ処理したことを示すクロック同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのクロック信号を同期させ、異なる時間ドメインの機能ブロック間でデータを伝達するためのクロック同期回路に関する。
【背景技術】
【０００２】
デジタル回路には、異なる時間ドメインで動作し、また互いにデータを交換する様々な機能ブロックが含まれることが多い。この場合、異なる機能ブロックは、異なるクロック周波数のクロック信号によってクロック制御される。論理機能ブロックに異なるクロック信号が時間基準として供給される場合、１つの機能ブロックから他の機能ブロックへ送信されるデータ信号が誤って解釈されないように保証することが必要である。
【０００３】
様々な相関のない時間ドメインをチップに設けることには、様々な理由がある。クロック周波数が高過ぎるため、多くの用途において、チップ全体に渡るクロック信号の信号配信は可能でない。様々なクロック信号間のランダムな位相差は、周波数と比較して、高いレベルのばらつきを有し得る。更なる可能性は、クロック信号を外部データストリームから生成することである。
【０００４】
全く相関のないクロック信号の中には、変動相関を有する相関クロック信号の例も存在する。変動相関は、部分的回路ユニットの動的周波数スケーリングに特有である。複数の異なる時間ドメインによって提示し得る様々なオプションについては、例えば、非特許文献１で知ることができる。
【０００５】
異なる時間ドメインの機能ブロック間において送信されるデータ信号は、従来のレジスタではサンプリングできない。この理由は、レジスタのセットアップ時間が、受信されたデータ信号によって侵害され、この場合、レジスタが“準安定”状態に置かれるためである。この場合、２つの時間ドメイン間の位相差は、未知である。この理由は、信号の分散が大き過ぎるか、又は、結果の値の誤差が大き過ぎるかのいずれかである。準安定レジスタは、許容不可能なデータ出力値を生成する。これは、出力電圧が、電源電圧と接地電圧との間の中間の範囲に留まるためである。この許容不可能な出力値は、その後のゲートにおいて許容不可能なデータ値になり、このためチップ全体の他のデバイスによる動作不良になることがある。
【０００６】
このため、準安定状態が起こる確率を低減する特別に設計されたレジスタすなわち“シンクロナイザ”が提案されている。このようなシンクロナイザには、基本的に、２つのカスケード接続されたエッジトリガ式フリップフロップが含まれる。いずれの場合でも、単一段式同期レジスタは、故障間の平均時間（ＭＴＢＦ）が大き過ぎる。多くの用途の場合、２つのカスケード接続されたエッジトリガ式フリップフロップを有する同期レジスタを用いることは可能である。これは、故障間平均時間ＭＴＢＦが適切であると見なし得るためである。極めて高いクロック周波数では、故障間平均時間ＭＴＢＦを充分に大きくするために、２つのカスケード接続されたエッジトリガ式フリップフロップを利用することがある。独立な同期レジスタが多いほど、連結故障間平均時間ＭＴＢＦは短くなる。このような同期レジスタを備えることは、回路設計における一定の不確定性の根源である。
【０００７】
異なる時間ドメインの機能ブロック間におけるデータ伝達の不確定性を克服するために、様々な技術的提案がなされており、これらは、主として２つのグループ、即ち、“ハンドシェイク手法”及びキュー手法に分けることができる。
【０００８】
図１は、キューを用いるデータ伝達の例を示す。この回路は、ＦＩＦＯレジスタを用いて、異なる時間ドメインの機能ブロック間でデータを伝達する。ＦＩＦＯレジスタには、多数の記憶レジスタＲｉが含まれる。ＦＩＦＯレジスタは、第１クロック信号Φ１及び第２クロック信号Φ２によってクロック制御される。データは、第１クロック信号Φ１のクロック周波数でＦＩＦＯレジスタに書き込まれ、また、第２クロック信号Φ２のクロック周波数でＦＩＦＯレジスタから読み出される。図示した例において、書き込まれたデータは、マルチプレクサを用いてチャネルコントローラによって選択される様々なデータチャネルＫｉからやって来る。また、チャネルコントローラは、様々なデータチャネルＫｉを介して更にデータ送信を行うために、ＦＩＦＯレジスタの出力側のデマルチプレクサを駆動する。満杯表示フラグは、第１時間ドメインの機能ブロックに対して、ＦＩＦＯレジスタが満杯であることを示し、空き表示フラグは、第２時間ドメインの機能ブロックに対して、ＦＩＦＯレジスタが空であることを示す。
【０００９】
データが、第１時間ドメインのデータチャネルＫｉから第２時間ドメインの各データチャネルＫｉに送信されるならば、“行頭ブロッキング”が起こり得る。この場合、キューは、対応する出力チャネルの準備ができていない場合、チャネルによってブロックされる。
【００１０】
異なる時間ドメインの機能ブロック間における同期問題の解決に対する更なる手法は、ハンドシェイク実施例である。このようなハンドシェイク実施例の例は、特許文献１に記載されている。
【００１１】
図２は、異なる時間ドメインで動作する２つの機能ブロック間における同期論理によるハンドシェイク実施例の原理を示す。“マスタ”は、第１クロック信号Φ１を用いてクロック制御され、スレーブユニットは、第２クロック信号Φ２を用いてクロック制御される。この場合、２つのクロック信号のクロック周波数は異なる。データを送信する場合、マスタ回路ユニットは、要求信号をスレーブユニットに送る。スレーブユニットは、要求信号を検出し、その要求を実行する。次に、スレーブユニットは、タスクが実行されたことについて、受取信号をマスタユニットに返すことによってマスタユニットに示す。図示した例のように、マスタユニット及びスレーブユニットには、共通の時間ベースがないため、即ち、異なるクロック周波数のクロック信号によってクロック制御されるため、マスタユニットとスレーブユニットとの間で交換されるデータ信号が、準安定状態であるために誤って解釈されないように保証することが基本的なことである。
【００１２】
特に、高いクロック周波数でクロック制御される機能ブロックから低いクロック周波数でクロック制御される機能ブロックへデータを伝達することは、重大なことであり、従来の回路を用いて複雑な方法でのみ実現し得る。従来のハンドシェイク実施例の特有の問題は、遅いクロック信号によってクロック制御される機能ブロックが、より高いクロック周波数のクロック信号によってクロック制御される機能ブロックからの要求に反応するのが遅過ぎることである。
【特許文献１】米国特許５，２９１，５２９
【非特許文献１】“動的電圧及び周波数スケーリングによる多重クロックドメインを用いたエネルギ効率の良いプロセッサ設計”、セメラオ（Ｇ．Ｓｅｍｅｒａｒｏ）、マグクリス（Ｇ．Ｍａｇｋｌｉｓ）、バラスブラモニアン（Ｒ．Ｂａｌａｓｕｂｒａｍｏｎｉａｎ）、アルボネシ（Ｄ．Ｈ．Ａｌｂｏｎｅｓｉ）、ドワルカダス（Ｓ．Ｄｗａｒｋａｄａｓ）及びスコット（Ｍ．Ｌ．Ｓｃｏｔｔ）、２００２年２月、高性能コンピュータアーキテクチャに関する第８回国際シンポジウム、２９乃至４０頁
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従って、本発明の目的は、異なる時間ドメインで動作する機能ブロック間において、回路の複雑さを用いることなく、データの信頼性の高いデータ伝達を保証するクロック同期回路を提供することである。
【課題を解決するための手段】
【００１４】
本発明は、特許請求項１に規定された特徴を有するクロック同期回路によって、この目的を実現する。
本発明は、第１クロック信号（Φ１）と第２クロック信号（Φ２）とを同期させ、相対的に高いクロック周波数（ｆΦ１）で第１クロック信号（Φ１）によってクロック制御される第１機能ブロックから、相対的に低いクロック周波数（ｆΦ２）で第２クロック信号（Φ２）によってクロック制御される第２機能ブロックへデータを伝達するためのクロック同期回路を提供する。
【００１５】
クロック同期回路には、サンプリングされた第２クロック信号（Φ２）のサンプル（Ｓ）及びエッジ検出値（Ｅ）を生成するために、第１クロック信号（Φ１）を用いて、第２クロック信号（Φ２）をサンプリングするためのサンプリングユニット（３０）が含まれる。
【００１６】
また、クロック同期回路には、第１クロック信号（Φ１）を用いてクロック制御され、論理回路の出力部において第１クロック信号（Φ１）の時間フレームにおける復元第２クロック信号（Φ２’）として、生成されたサンプル（Ｓ）又はエッジ検出値（Ｅ）を出力するための論理回路が含まれる。ここで、論理回路の出力は、論理回路がイネーブル信号を受信するまで値（Ｓ、Ｅ）を出力した後、リセットされる。更に、論理回路は、イネーブル信号が受信される前に、生成されたエッジ検出値（Ｅ）が論理ハイであるならば、エッジ過早信号（ＥＴＥ）を生成し、また、生成されたエッジ検出値（Ｅ）が論理ハイである前に、イネーブル信号が受信されるならば、エッジ過遅信号（ＥＴＬ）を生成する。
【００１７】
また、クロック同期回路には、第１クロック信号（Φ１）を用いてクロック制御され、エッジ過早信号（ＥＴＥ）及びエッジ過遅信号（ＥＴＬ）に基づき、変動時間遅延（τ）で復元第２クロック信号（Φ２’）を遅延させる信号遅延回路が含まれる。
【００１８】
好適な一実施形態では、復元第２クロック信号（Φ２’）は、第１機能ブロックによって出力されるデータをバッファ処理するためのデータ転送バッファにおいて、第１クロック信号（Φ１）によってクロック制御される第１エッジトリガ式フリップフロップを作動する。
【００１９】
好適な一実施形態では、第１エッジトリガ式フリップフロップは、データ転送バッファにおいて、第２クロック信号（Φ２）によってクロック制御される下流の第２エッジトリガ式フリップフロップを有し、この第２エッジトリガ式フリップフロップは、バッファ処理されたデータを第２機能ブロックに送る。
【００２０】
本発明によるクロック同期回路の論理回路は、好適には、復元第２クロック信号（Φ２’）として、サンプル（Ｓ）又はエッジ検出値（Ｅ）を出力するための根拠として、動作モード制御信号を選択する。
【００２１】
信号遅延回路は、好適には、第１クロック信号（Φ１）のクロックサイクル（Ｔ１）の倍数（Ｎ）である時間遅延（τ）で復元第２クロック信号（Φ２’）を遅延させ、乗算係数（Ｎ）は、エッジ過早信号（ＥＴＥ）及びエッジ過遅信号（ＥＴＬ）の時間遅延伝達関数である。
【００２２】
この場合、前記時間遅延伝達関数は、好適には、信号遅延回路の伝達関数論理ユニットに記憶される。
伝達関数論理ユニットは、好適には、一系統の遅延要素の一出力をイネーブル信号として論理回路に接続するためのマルチプレクサを制御する
この場合、遅延要素は、好適には、第１クロック信号（Φ１）によってクロック制御される。
【００２３】
本発明によるクロック同期回路の好適な一実施形態では、信号遅延回路の伝達関数論理ユニットは、プログラム可能である。
本発明によるクロック同期回路のサンプリングユニットには、好適には、２つの直列接続されたエッジトリガ式フリップフロップを含み、第１クロック信号（Φ１）の立ち上がり信号エッジで第２クロック信号（Φ２）をサンプリングするための第１レジスタ（６１）が含まれる。
【００２４】
また、サンプリングユニットには、２つの直列接続されたエッジトリガ式フリップフロップを含み、第１クロック信号（Φ１）の立ち下り信号エッジで第２クロック信号（Φ２）をサンプリングするための第２レジスタが含まれる。ここで、第１レジスタ及び第２レジスタは、第２機能ブロックから第２クロック信号（Φ２）を受信するために、並列に接続される。
【００２５】
更に、サンプリングユニットには、第１クロック信号（Φ１）によってクロック制御され、また、第１レジスタからの送出サンプルと第２レジスタからの送出サンプルとを選択する信号エッジ検出器であって、エッジ検出値を論理回路に送るための根拠として、前のクロックサイクルにおいて出力されたサンプルを選択する前記信号エッジ検出器が含まれる。
【００２６】
本発明によるクロック同期回路の好適な一実施形態では、復元第２クロック信号（Φ２’）は、検出信号として、第２機能ブロックに送られ、前記検出信号は、データ転送バッファが、第２機能ブロックによって読み出される予定のデータをそれにバッファ処理したことを示す。
【発明を実施するための最良の形態】
【００２７】
本発明によるクロック同期回路の好適な実施形態は、本発明にとって基本的な特徴を説明するために、添付した図も参照して記載する。
図３から分かるように、インターフェイス回路１を全て接続し、第１機能ブロック２と第２機能ブロック３との間でデータ伝達を行う。インターフェイス回路１は、異なる時間ドメインで動作する２つの機能ブロック２、３間でデータを伝達するために用いられる。機能ブロック２、３は、任意の同期して動作するデータ処理回路であり、各々、クロック信号でクロック制御される。２つのクロック信号Φ１、Φ２は、相関がない、即ち、変動相関を有する。第１機能ブロック２は、クロックライン４を介して、相対的に高いクロック周波数ｆΦ１の第１クロック信号Φ１によってクロック制御される。第２機能ブロック３には、クロックライン５を介して、第２クロック信号Φ２が供給される。第２クロック信号Φ２は、第１クロック信号Φ１より低いクロック周波数ｆΦ２を有する。データ転送インターフェイス回路１は、準安定データ状態が発生することなく、従って、データ誤りが発生することなく、データが第１機能ブロック２から第２機能ブロック３へ伝達されることを保証する。データ転送インターフェイス回路１には、２つの直列接続されたエッジトリガ式フリップフロップ７、８を含むデータ転送メモリ６が含まれる。
【００２８】
第１エッジトリガ式フリップフロップ７のデータ入力部９は、データライン１０を介して、第１機能ブロック２のデータ出力部１１に接続される。フリップフロップ７は、デー
タ転送バッファ６の内部データライン１２を介して第２エッジトリガ式フリップフロップ８のデータ入力部１３に接続されるデータ出力部１１を有する。同様に、第２エッジトリガ式フリップフロップ８は、バッファ処理されたデータをデータライン１５を介して第２機能ブロック３のデータ入力部１６に送るデータ出力部１４を有する。
【００２９】
データ転送バッファ６に含まれる２つのフリップフロップ７、８は、各々、クロック入力部１７、１８を有する。第１フリップフロップ７のクロック入力部１７は、インバータ回路１９に接続され、インバータ回路１９の入力部は、ＡＮＤゲート２０の出力部に接続される。ＡＮＤゲート２０は、ライン２１を介して供給される第１クロック信号Φ１と、本発明によるクロック同期回路２４の信号出力部２３からライン２２を介して送られる書き込み許可信号ＷＥとを論理的に合成する。クロック同期回路２４は、２つのクロック信号入力部２５、２６を有する。第１クロック信号入力部２５は、第１機能ブロック２（第１時間ドメイン）のクロック制御に用いられる第１クロック信号Φ１を受信する。クロック同期回路２４の第２クロック信号入力部２６には、第２機能ブロック３をクロック制御する第２クロック信号Φ２が供給される。更に、クロック同期回路２４は、リセット信号を受信するためのリセット入力部２７を有する。クロック同期回路２４は、２つのクロック信号Φ１、Φ２を同期させるために用いられる。この時、クロック同期回路２４は、第１クロック信号Φ１の時間フレームにおける復元第２クロック信号Φ２’を生成し、この信号を書き込み許可信号ＷＥとして、ライン２２を介してデータ転送バッファ６内の第１フリップフロップ７に送る。更に、復元第２クロック信号Φ２’は、データ信号ライン２８を介して第２機能ブロック３に送られる。このデータ信号は、読出しの準備が完了したデータがデータ転送バッファ６に含まれていることを、機能ブロック３に対して示す。
【００３０】
クロック同期回路２４は、更なる信号入力部２９を用いて、２つの動作モード間を切り替えるための動作モード制御信号を受信する。
図４は、図３に例示された本発明によるクロック同期回路２４の回路設計を示す。
【００３１】
クロック同期回路２４には、第１クロック信号Φ１を用いて、第２クロック信号Φ２をサンプリングするためのサンプリングユニット３０が含まれ、サンプリングユニット３０は、サンプリングされる第２クロック信号Φ２のサンプルＳ及びエッジ検出値Ｅを生成する。サンプリングユニットは、ライン３２を介して入力部２６に接続される信号入力部３１を用いて、第２クロック信号Φ２を受信する。サンプリングユニット３０は、印加された第１クロック信号Φ１を内部クロック信号ライン３４を介して受信するクロック信号入力部３３を含む。サンプリングユニット３０は、２つの出力部３５、３６を有する。これは、第１出力部３５を用いて、ライン３７を介して、下流の論理回路３８にサンプルＳを送る。サンプリングされた第２クロック信号Φ２の確認されたエッジ検出値Ｅは、同様に、ライン３９を介して、論理回路３８に送られる。その一部として、論理回路３８は、論理回路３８をクロック制御するために内部クロックライン４１を介して第１クロック信号Φ１を受信するクロック信号入力部４０を有する。
【００３２】
論理回路３８は、ライン４３を介してクロック同期回路２４の信号出力部２３に接続される出力部４２を有する。
論理回路３８は、サンプリングユニット３０によって送られるエッジ検出値Ｅが、イネーブル信号の前に論理ハイ値を採るならば、“エッジ過早”信号ＥＴＥを生成する。そうでない場合、論理回路３８は、エッジ検出値Ｅが論理ハイになる前にイネーブル信号が論理回路３８によって受信されるならば、エッジ過遅信号ＥＴＬを生成する。この場合、イネーブル信号は、クロック同期回路２４内のクロック信号遅延回路４４からやって来る。論理回路３８は、クロック信号遅延回路４４に対して、ライン４５を介してエッジ過早信号ＥＴＥを送り、ライン４６を介してエッジ過遅信号ＥＴＬを送る。クロック信号遅延回路４４は、ライン４８を介して論理回路３８の出力部４２に接続される信号入力部４７を
有する。クロック信号遅延回路４４は、ライン５０を介して、イネーブル信号を論理回路３８の入力部５１に印加する出力部４９を有する。クロック信号遅延回路４４は、内部クロックライン５３を介して第１クロック信号Φ１を受信するクロック信号入力部５２を有する。更に、クロック遅延回路４４は、出力部５６、５７を介して論理回路３８によって送られるエッジ過早信号ＥＴＥと、エッジ過遅信号ＥＴＬとを受信するための２つの入力部５４、５５を有する。
【００３３】
更に、論理回路３８は、ライン５９を介して動作モード制御信号を受信するための信号入力部５８を含む。
図５は、クロック同期回路２４に印加された２つのクロック信号Φｉ、Φ２及びクロック同期回路２４によって生成された復元第２クロック信号Φ２’のタイミング図を示す。クロック同期回路２４は、より高い第１周波数クロック信号Φ１の時間フレームにおける第２低周波数クロック信号Φ２の立ち上がり信号エッジをマッピングする。出力される復元第２クロック信号Φ２’は、この場合、第２クロック信号Φ２の次の立ち上がりエッジを検出できるようにするために、リセットされる。本発明によるクロック同期回路２４は、フィードバックループを用いて、第１クロック信号Φ１の時間フレームにおける第２クロック信号Φ２を復元する。フィードバックループは、クロック遅延回路４４を含み、クロック遅延回路４４は、その信号入力部４７に印加されたクロック信号Φ２’を、第１クロック信号Φ１の所定数のクロックサイクルだけ遅延させるが、このことは、第２クロック信号Φ２の後続の位相がより遅いと予想される時、それを出力部４９で出力するためである。この場合、時間遅延は、エッジ過早信号ＥＴＥ及びエッジ過遅信号ＥＴＬに基づき、クロック遅延回路４４によって設定される。論理回路３８から受信される２つの信号ＥＴＥ及びＥＴＬには、クロック遅延回路４４によってもたらされた時間遅延が長過ぎる又は短過ぎるかに関する情報が含まれる。クロック信号遅延回路４４の回路設計について、図７に関連して詳細に説明する。
【００３４】
図６ａは、本発明によるクロック同期回路２４に含まれるサンプリングユニット３０の好適な実施形態を示す。サンプリングユニット３０は、第１クロック信号Φ１を用いて第２クロック信号Φ２をサンプリングするために用いられる。これは、サンプリングされる第２クロック信号Φ２のサンプルＳ及びエッジ検出値Ｅを生成するためである。この目的のために、サンプリングユニット３０は、第１クロック信号用の第１クロック信号入力部３３と、より遅い第２クロック信号Φ２用のクロック信号入力部３１とを有する。更に、サンプリングユニットは、リセット入力部６０を有する。
【００３５】
サンプリングユニット３０は、第１レジスタ６１及び第２レジスタ６２を含む。第１レジスタ６１には、２つの直列接続されたエッジトリガ式フリップフロップ６１ａ、６１ｂが含まれる。第２レジスタ６２には、２つの直列接続されたエッジトリガ式フリップフロップ６２ａ、６２ｂが含まれる。第１レジスタ６１ａは、第１クロック信号Φ１の信号立ち上がりエッジで第２クロック信号Φ２をサンプリングするために用いられる。第２レジスタ６２は、第１クロック信号Φ１の信号立ち下りエッジで第２クロック信号Φ２をサンプリングするために用いられる。この場合、２つのレジスタ６１、６２は、サンプリングユニット３０の内部ライン６３を介して第２クロック信号Φ２を受信するために、並列に接続される。２つのレジスタ６１、６２は、リセット入力部６０を用いてリセットし得る。
【００３６】
２つのサンプリングレジスタ６１、６２の他に、サンプリングユニット３０は、クロック制御式信号エッジ検出器６４を含む。信号エッジ検出器６４は、論理ユニット６５を含むが、論理ユニット６５の真理表は、図６ｂに示す。更に、信号エッジ検出器６４は、遅延要素６６を含む。第２レジスタ６２によって送られるサンプルＳは、サンプリングユニット３０の出力部３５を介して論理回路３８に送られる。更に、サンプルＳは、信号エッ
ジ検出器６４に供給され、そして、遅延要素６６によって、第１クロック信号Φ１の１クロックサイクルだけ遅延される。遅延要素６６は、好適には、第１クロック信号Φ１でクロック制御されるエッジトリガ式フリップフロップである。信号エッジ検出器６４は、第２レジスタ６２からサンプルＳを採り、第１レジスタ６１からサンプルＳ’を採り、また、図６ｂに示す真理表に従って、エッジ検出値Ｅを送るための根拠として、前のクロックサイクルにおいて出力部３５で送られるサンプルを採る。
【００３７】
図７は、クロック信号遅延回路４４の好適な実施形態を示す。クロック信号遅延回路４４は、第１クロック信号Φ１のクロックサイクルＴ１の倍数である時間遅延τを用いて、出力部２３にある復元第２クロック信号Φ２’を遅延させる。この場合、乗算係数Ｎは、エッジ過早信号ＥＴＥ及びエッジ過遅信号ＥＴＬに基づき設定される。
【００３８】
信号遅延回路４４には、一系統のＭ個の遅延要素６７−ｉが含まれ、それらの出力部は、各々、ライン６８を介してマルチプレクサ７０の入力部６９に接続される。本系統における遅延要素６７は、各々、内部クロックライン７２を介して第１クロック信号Φ１を印加するためのクロック入力部７１を有する。信号遅延回路４４は、その出力部４９を用いて、イネーブル信号を論理回路３８に送る。信号遅延回路４４の出力部４９は、内部ライン７３を介してマルチプレクサ７０の出力部に接続される。マルチプレクサ７０は、それが制御ライン７４を介して受信する制御信号を、その入力部６９ｉの１つをイネーブル信号出力部４９に接続するための根拠として選択する。マルチプレクサ７０は、制御信号ライン７４を介して、信号遅延回路４４に含まれる伝達関数論理ユニット７５から制御信号を受信する。伝達関数論理ユニット７５は、ライン７６、７７を介して、エッジ過早信号ＥＴＥ及びエッジ過遅信号ＥＴＬを論理回路３８から受信する。伝達関数論理ユニット７５は、物理的な配線であってよく、あるいは、好適な一実施形態では、記憶された伝達関数を含んでもよい。このように、伝達関数論理ユニット７５は、プログラミングライン７８を用いてプログラム化し得る。伝達関数は、信号遅延回路４４による信号遅延の結果としての時間遅延が長過ぎる又は短過ぎるか示す。伝達関数は、離散関数である。これは、最適値に隣接する２つの状態値間で振動を生じことがある。例えば、最適時間遅延が４．５クロックサイクルならば、伝達関数は、高周波第１クロック信号の４又は５クロックサイクルの時間遅延を交互にもたらす。伝達関数は、チップ上の他の回路とは独立に指定又はプログラム化し得る。
【００３９】
好適な一実施形態では、次のことが、伝達関数に適用される。即ち、ＥＴＥＫ、ＥＴＬＫが高周波第１クロック信号Φ１のｎ番目のクロックサイクルに対するＥＴＥ、ＥＴＬの値を指定する場合、次のことが成立する。即ち、任意の遅延時間τ０ε［１，Ｍ］４Ｎの場合、以下の式が成立する。
【００４０】
【数１】
2006508438.tif 000003
図８は、本発明によるクロック同期回路２４の特に好適な一実施形態を示す。図８に示す実施形態の場合、論理回路３８は、特別な回路設計を有する。この好適な実施形態の論理回路３８には、ＮＯＲゲート７９、ＡＭＤゲート８０、セット・リセットフリップフロップ８１、マルチプレクサ８２、論理ユニット８３、バッファフリップフロップ８４、バ
ッファフリップフロップ８５、及びセット・リセットフリップフロップ８６が含まれる。論理回路３８のフリップフロップ８１、８４、８５、８６は、第１クロック信号Φ１によってクロック制御される。
【００４１】
連立方程式
【００４２】
【数２】
2006508438.tif 000004
状態方程式
【００４３】
【数３】
2006508438.tif 000005
第１セット・リセットフリップフロップ８１の場合、セット入力が優先権を有する。即ち、Ｓ及びＲ双方が論理１であるならば、セット入力は、優先権を有する。セット・リセットフリップフロップ８６の場合、リセット入力が優先権を有する。
【００４４】
第１セット・リセットフリップフロップ８１は、好適には、高周波クロック信号Φ１のために、次の規則に従って動作するエッジトリガ式フリップフロップによって実現される。即ち、
Ｒ＝１の時、Ｑ＝０、そうでなければ、Ｓ＝１の時、１、そうでなければ、Ｑｒ
立ち上がりエッジの時、Ｑｒ＝Ｑ
マルチプレクサ８２は、２つの動作モード間において論理回路３８を切り換えるために用い得る。
【００４５】
第１動作モードでは、サンプルＳが、復元第２クロック信号Φ２’として出力され、第２動作モードでは、エッジ検出値Ｅが、クロック同期回路２４から復元第２クロック信号として出力される。マルチプレクサ８２は、その下流に接続された論理回路８３を有し、前記論理回路には、インバータ８３ａ、ＯＲゲート８３ｂ及びＡＮＤゲート８３ｃが含まれる。
【００４６】
サンプル動作モード（値サンプリングモード）は、第１クロック信号の周波数の大きさが第２クロック信号のクロック周波数とほぼ同じである場合、作動する。この場合、サンプリングユニット３０は、ほとんどの信号エッジを検出する。２つのクロック周波数が同じである理論的な例では、サンプリングユニット３０は、信号エッジを検出せず、また、一定値を識別する。クロック信号Φ１、Φ２の２つのクロック周波数間の周波数差異が大きくなるにつれて、サンプリングユニットに含まれる信号エッジは更に多くなる。
【００４７】
エッジ動作モードでは、即ち、識別されたエッジ検出値Ｅが復元第２クロック信号Φ２’として出力される場合、遅延が短過ぎると、次の信号エッジを待った後、新しい外部クロック信号期間が始まったと見なす。
【００４８】
サンプリング動作モード（値サンプリングモード）では、次のハイ論理値を待ち、そして、伝達関数によって信号遅延が短過ぎる場合、同じ論理ハイ外部クロック信号位相に属するハイ論理値を識別することが可能であり、また、本発明によるクロック同期回路が信号遅延回路４４を用いて、調整可能な信号遅延を行う場合、それを新しい位相として考慮することが可能である。このことは、より速いクロック信号Φ１の時間フレームにおいて、より遅いクロック信号Φ２の複製を行うためである。
【００４９】
本発明によるクロック同期回路は、アナログ構成要素を含まないという利点を有する。また、それは、特別な構成要素を含まないことから、論理回路３８は、簡単に統合が可能である。即ち、構成要素ライブラリからそれに書き込まれる標準のセルを有し得る。本発明によるクロック同期回路２４の回路設計は、軽微なものである。本発明によるクロック同期回路を用いて、機能ブロック２、３間のインターフェイス１は、極めて高いデータスループット率で動作し得る。
【図面の簡単な説明】
【００５０】
【図１】従来技術に基づくキューを有するデータ転送インターフェイスを示す図。
【図２】従来技術に基づくハンドシェイク実施例の基本的な設計を示す図。
【図３】本発明によるクロック同期回路のブロック図。
【図４】本発明によるクロック同期回路の好適な実施形態の回路設計図。
【図５】本発明によるクロック同期回路の動作方法を説明するためのタイミング図。
【図６ａ】本発明によるクロック同期回路に含まれるサンプリングユニットの好適な実施形態図。
【図６ｂ】サンプリングユニットに含まれる信号エッジ検出器用の真理表。
【図７】本発明によるクロック同期回路に含まれる信号遅延回路の好適な実施形態図。
【図８】本発明によるクロック同期回路の特に好適な実施形態を示す図。
【図１】
2006508438.tif 000006
【図２】
2006508438.tif 000007
【図３】
2006508438.tif 000008
【図４】
2006508438.tif 000009
【図５】
2006508438.tif 000010
【図６ａ】
2006508438.tif 000011
【図６ｂ】
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【図７】
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【図８】
2006508438.tif 000014
【手続補正書】
【提出日】平成17年2月10日(2005.2.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１クロック信号（Φ１）と第２クロック信号（Φ２）とを同期させ、相対的に高いクロック周波数（ｆΦ１）で第１クロック信号（Φ１）によってクロック制御される第１機能ブロック（２）から、相対的に低いクロック周波数（ｆΦ２）で第２クロック信号（Φ２）によってクロック制御される第２機能ブロック（３）へデータを伝達するためのクロック同期回路であって、クロック同期回路（２４）は、
（ａ）サンプリングされた第２クロック信号（Φ２）のサンプル（Ｓ）及びエッジ検出値（Ｅ）を生成するために、第１クロック信号（Φ１）を用いて、第２クロック信号（Φ２）をサンプリングするためのサンプリングユニット（３０）と、
（ｂ）第１クロック信号（Φ１）を用いてクロック制御され、論理回路（３８）の出力部（４２）において第１クロック信号（Φ１）の時間フレームにおける復元第２クロック信号（Φ２'）として、生成されたサンプル（Ｓ）又は生成されたエッジ検出値（Ｅ）を
出力するための基本として操作モード制御信号を得る、論理回路（３８）であって、
論理回路（３８）の出力（４２）は、論理回路（３８）がイネーブル信号を受信するまで値（Ｓ、Ｅ）を出力した後、リセットされ、
論理回路（３８）は、イネーブル信号が受信される前に、生成されたエッジ検出値（Ｅ）が論理ハイであるならば、エッジ過早信号（ＥＴＥ）を生成し、また、生成されたエッジ検出値（Ｅ）が論理ハイである前に、イネーブル信号が受信されるならば、エッジ過遅信号（ＥＴＬ）を生成する前記論理回路（３８）と、
（ｃ）第１クロック信号（Φ１）を用いてクロック制御され、イネーブル信号を生成するために、エッジ過早信号（ＥＴＥ）及びエッジ過遅信号（ＥＴＬ）に基づき、変動時間遅延（τ）論理回路（３８）によって送信された、復元第２クロック信号（Φ２'）を遅
延させる信号遅延回路（４４）と、
を有するクロック同期回路。
【請求項２】
請求項１に記載のクロック同期回路において、
復元第２クロック信号（Φ２'）は、第１機能ブロック（２）によって出力されるデー
タをバッファ処理するためのデータ転送バッファ（６）において、第１クロック信号（Φ１）によってクロック制御される第１エッジトリガ式フリップフロップ（７）を作動する
クロック同期回路。
【請求項３】
請求項２に記載のクロック同期回路において、
第１エッジトリガ式フリップフロップ（７）は、データ転送バッファ（６）において、第２クロック信号（Φ２）によってクロック制御される下流の第２エッジトリガ式フリップフロップ（８）を有し、この第２エッジトリガ式フリップフロップは、バッファ処理されたデータを第２機能ブロック（３）に送るクロック同期回路。
【請求項４】
請求項１に記載のクロック同期回路において、  
信号遅延回路（４４）は、第１クロック信号（Φ１）のクロックサイクル（Ｔ１）の倍数である時間遅延（τ）で復元第２クロック信号（Φ２'）を遅延させ、乗算係数は、エッ
ジ過早信号（ＥＴＥ）及びエッジ過遅信号（ＥＴＬ）の時間遅延伝達関数であるクロック同期回路。
【請求項５】
請求項４に記載のクロック同期回路において、  前記時間遅延伝達関数は、信号遅延回路（４４）の伝達関数論理ユニット（７５）に記憶されるクロック同期回路。
【請求項６】
請求項５に記載のクロック同期回路において、  
伝達関数論理ユニット（７５）は、一系統（６７）の遅延要素（６７−ｉ）の一出力をイネーブル信号として論理回路（３８）に接続するためのマルチプレクサ（７０）を制御するクロック同期回路。
【請求項７】
請求項６に記載のクロック同期回路において、
遅延要素（６７−ｉ）は、第１クロック信号（Φ１）によってクロック制御されるクロック同期回路。
【請求項８】
請求項７に記載のクロック同期回路において、
信号遅延回路（４４）の伝達関数論理ユニット（７５）は、プログラム可能であるクロック同期回路。
【請求項９】
請求項１に記載のクロック同期回路において、サンプリングユニット（３０）は、
２つの直列接続されたエッジトリガ式フリップフロップ（６１ａ、６１ｂ）が含まれ、第１クロック信号（Φ１）の立ち上がり信号エッジで第２クロック信号（Φ２）をサンプリングするための第１レジスタ（６１）と、
２つの直列接続されたエッジトリガ式フリップフロップ（６２ａ、６２ｂ）が含まれ、第１クロック信号（Φ１）の立ち下がり信号エッジで第２クロック信号（Φ２）をサンプリングするための第２レジスタ（６２）であって、第１レジスタ（６１）及び第２レジスタ（６２）は、第２クロック信号（Φ２）を受信するために、並列に接続される前記第２レジスタ（６２）と、
第１クロック信号（Φ１）によってクロック制御され、また、第１レジスタ（６１）からの送出サンプルと第２レジスタ（６２）からの送出サンプルとを選択する信号エッジ検出器（６４）であって、エッジ検出値（Ｅ）を論理回路（３８）に送るための根拠として、前のクロックサイクルにおいて第２レジスタから出力されたサンプルを選択する前記信号エッジ検出器（６４）と、
を有するクロック同期回路。
【請求項１０】
請求項１に記載のクロック同期回路において、  
復元第２クロック信号（Φ２'）は、検出信号として、第２機能ブロック（３）に送られ
、前記検出信号は、データ転送バッファ（６）が、第２機能ブロック（３）によって読み出される予定のデータをそれにバッファ処理したことを示すクロック同期回路。
【国際調査報告】
2006508438.tif 000015
2006508438.tif 000016
2006508438.tif 000017
2006508438.tif 000018
2006508438.tif 000019
2006508438.tif 000020