(57)【要約】集積回路は、集積回路を設計するときに用いられる１組の設計要素の中から１つの設計要素を取上げることによって、集積回路を製造するときの歩留まりを改善するよう設計されている。１つの変形設計要素は、その取上げられた設計要素に基づいてその取上げられた設計要素の特徴を修正して生成される。その変形設計要素について歩留まり対面積の比が求められる。その変形設計要素の歩留まり対面積の比がその取上げられた設計要素の歩留まり対面積の比より大きい場合は、その集積回路を設計するときに用いられるその変形設計要素が保持される。
2006512767.tif 000002
【特許請求の範囲】
【請求項１】
集積回路を製造するときの歩留まりを改善するよう集積回路を設計する方法であって、
集積回路を設計するときに用いられる１組の設計要素の中から１つの設計要素を取上げ、
前記取上げた１つの設計要素に基づいて前記取上げた１つの設計要素の特徴を修正して１つの変形設計要素を生成し、
前記１つの変形設計要素について歩留まり対面積の比を求め、
前記１つの変形設計要素の歩留まり対面積の比が前記取上げた設計要素の歩留まり対面積の比より大きい場合は、前記集積回路を設計するときに用いるべく前記１つの変形設計要素を保持することを含む、方法。
【請求項２】
前記設計要素は１つのビット・セルであり、前記１組の設計要素は１組のビット・セルであり、前記変形設計要素は１つの変形ビット・セルであり、
さらに、１組のメモリ・マクロから１つのメモリ・マクロを選択し、
前記変形ビット・セルを前記選択されたメモリ・マクロに適用することを含む、請求項１に記載の方法。
【請求項３】
前記変形ビット・セルが前記メモリ・マクロの各々に最小のメモリ・マクロから最大のメモリ・マクロのサイズの順に適用される、請求項２に記載の方法。
【請求項４】
前記変形設計要素の歩留まり対面積の比を求めることは、前記変形ビット・セルを用いて、１つ以上の現在の故障モデルに基づいて歩留まりを計算し面積の変化を計算することを含むものである、請求項３に記載の方法。
【請求項５】
前記１つ以上の現在の故障モデルは、
１つの製品設計レイアウトから属性を抽出し、
前記抽出された属性と、前記抽出された属性の可能な修正とに基づいて故障モデル・テスト・チップを設計し、
前記設計された故障モデル・テスト・チップを製造し、
前記製造された故障モデル・チップをテストし分析して故障率を求めることによって  、得られるものである、請求項４に記載の方法。
【請求項６】
前記設計要素は１つのメモリ・ユニットであり、前記１組の設計要素は１組のメモリ・ユニットであり、前記変形設計要素は１つの冗長性ユニットであり、
さらに、前記１組のメモリ・ユニットを最大のマクロ面積から最小のマクロ面積の順にソートすることを含む、請求項１に記載の方法。
【請求項７】
前記変形設計要素の歩留まり対面積の比を求めることは、前記１つの冗長性ユニットを用いて、１つ以上の現在の故障モデルに基づいて歩留まりを計算し面積の変化を計算することを含むものである、請求項６に記載の方法。
【請求項８】
前記１つ以上の現在の故障モデルは、
１つの製品設計レイアウトから属性を抽出し、
前記抽出された属性と、前記抽出された属性の可能な修正とに基づいて故障モデル・テスト・チップを設計し、
前記設計された故障モデル・テスト・チップを製造し、
前記製造された故障モデル・チップをテストし分析して故障率を求めることによって  、得られるものである、請求項７に記載の方法。
【請求項９】
前記変形設計要素はビット・セル修正を含むものである、請求項６に記載の方法。
【請求項１０】
前記設計要素は１つの埋め込まれたメモリ・ユニットであり、前記１組の設計要素は１組の埋め込まれたメモリ・ユニットであり、前記変形設計要素は１つのメモリ・タイプであり、
さらに、前記１組のメモリ・ユニットを最大のマクロ面積から最小のマクロ面積の順にソートすることを含む、請求項１に記載の方法。
【請求項１１】
前記変形設計要素について歩留まり対面積の比を求めることは、異なるメモリ・タイプを用いて、１つ以上の現在の故障モデルに基づいて歩留まりを計算し面積の変化を計算することを含むものである、請求項１０に記載の方法。
【請求項１２】
前記１つ以上の現在の故障モデルは、
１つの製品設計レイアウトから属性を抽出し、
前記抽出された属性と、前記抽出された属性の可能な修正とに基づいて故障モデル・テスト・チップを設計し、
前記設計された故障モデル・テスト・チップを製造し、
前記製造された故障モデル・チップをテストし分析して故障率を求めることによって  、得られるものである、請求項１１に記載の方法。
【請求項１３】
前記設計要素は１つの標準セルであり、前記１組の設計要素は標準セルからなる１つのライブラリであり、前記変形設計要素は１つの変形セルであり、
さらに、複数の設計修正を有する変更リストから１つ以上の設計修正を選択し、前記選択された１つ以上の設計修正に従って前記標準の特徴を修正することを含む、請求項１に記載の方法。
【請求項１４】
さらに、前記集積回路の設計において最も頻繁に用いられる標準セルのパレートである標準セルの使用リストをコンパイルする、請求項１３に記載の方法。
【請求項１５】
前記変更リストは、
拡散、ポリシリコンまたは金属相互接続部の間のスペースの幅を広げ、
コンタクトを２倍にし、
コンタクトの周囲の金属上の境界を加えまたは境界の幅を広げ、
ポリシリコンの相互接続部の幅を広げ、
珪化物オーバラップを変更すること、
を含むものである、請求項１３に記載の方法。
【請求項１６】
前記１つ以上の設計修正は現在の故障モデルに基づいて選択されるものである、請求項１３に記載の方法。
【請求項１７】
前記１つ以上の現在の故障モデルは、
１つの製品設計レイアウトから属性を抽出し、
前記抽出された属性と、前記抽出された属性の可能な修正とに基づいて故障モデル・テスト・チップを設計し、
前記設計された故障モデル・テスト・チップを製造し、
前記製造された故障モデル・チップをテストし分析して故障率を求めることによって  、得られるものである、請求項１６に記載の方法。
【請求項１８】
さらに、前記変形セルについて期待される性能変更を推定し、
前記期待される性能変更が受け入れられない場合に、前記変形セルを廃棄する、請求項１３に記載の方法。
【請求項１９】
前記変形設計要素について求めた前記歩留まり対面積の比は、潜在的調整的修正に基づいて生成されたレイアウトに基づくものである、請求項１３に記載の方法。
【請求項２０】
前記変更リストにおける前記複数の設計修正は、故障メカニズムと、対応する潜在的調整的修正とを含むものである、請求項１９に記載の方法。
【請求項２１】
集積回路設計における前記変形セルについての歩留まりは、前記集積回路設計における前記変形セルの発生数に基づいて計算されるものであり、
さらに、前記変形セルの前記歩留まり対面積の比における前記変形セルの歩留まりを、前記集積回路設計における前記標準セルの発生数でべき乗し、
前記標準セルの前記歩留まり対面積の比における前記標準セルの歩留まりを、前記集積回路設計における前記標準セルの発生数でべき乗することを含む、請求項１３に記載の方法。
【請求項２２】
さらに、選択基準を用いて修正されるべき前記ライブラリにおける標準セルを識別する、請求項１３に記載の方法。
【請求項２３】
前記選択基準は、目標製品についてのウェハ当たりの良好なダイの数（ＧＤＷ）に対して標準セル上の修正が与える最大の影響全体の尺度または推定値である、請求項２２に記載の方法。
【請求項２４】
さらに、前記標準セルを用いて前記集積回路についてＧＤＷを求め、
結果のチップ歩留まりにウェハ当たりのダイの数を乗算し、
前記変形セルを組み込む前記集積回路についての異なるＧＤＷを求め、
前記結果のチップ歩留まりにウェハにおけるダイの数を乗算し、
前記変形セルおよび前記標準セルを用いて与えられるＧＤＷの差を減算することによって、各標準セルについてＧＤＷの最大インクリメントを決定し、
ＧＤＷの最大インクリメントによって前記標準セルをソートする、請求項２３に記載の方法。
【請求項２５】
前記選択基準は、
前記製品において望ましい最小のインクリメントＧＤＷと、
修正されるべき標準セルの最大数と、
追加の標準セルを修正することからのＧＤＷのインクリメント増大と、
を含むものである、請求項２３に記載の方法。
【請求項２６】
前記設計要素はゲートレベル・ネットリストであり、前記１組の設計要素は１組のゲートレベル・ネットリストであり、前記変形設計要素は１つの変形ゲートレベル・ネットリストであり、
前記取上げたゲートレベル・ネットリストの特徴は、
ルータ／プレーサ構成ファイルを変更し、または
ルータ／プレーサ／オプション・スイッチを変更することによって、修正されるものである、請求項１に記載の方法。
【請求項２７】
さらに、実装されるべき設計のタイプを表す１組の性能指数（ＦＯＭ）回路を選択し、
標準応答表面法フローを用いて前記ＦＯＭ回路のパラメトリック歩留まりを推定し、
複数の歩留まり影響グラフを用いて前記ＦＯＭ回路に所要のパラメータ歩留まりを達成させる或る範囲の値または１組の値を求め、その際、１つの歩留まり影響グラフはプロセス・パラメータ分布の関数の形のパラメトリック歩留まりをプロットしたものである、請求項１３に記載の方法。
【請求項２８】
さらに、１つの標準セルについての１つの歩留まり影響グラフを用いて前記１つの標準セルのローバスト性の推定値を求める、請求項２７に記載の方法。
【請求項２９】
前記１つの変形セルは、前記１つの標準セルとは異なる性能、パラメトリック歩留まりまたはローバスト性を有するものである、請求項２８に記載の方法。
【請求項３０】
１組の電気的および物理的パラメータｍiの平均値のための複数の間隔を選択し、および
（ａ）ｍiの平均値の各間隔について、少なくとも１つの分布が、ｍiの基準標準偏差からｍiの標準偏差の所定の割合より小さい標準偏差およびその間隔内での平均値を有し、および（ｂ）ｍiの標準偏差の各間隔について、少なくとも１つの分布が、ｍiの基準平均値からｍiの平均値の所定の割合より小さい平均値およびその間隔内での標準偏差を有するまで、相関性のないパラメータの平均値および標準偏差のスペースにおける偶然の要素が関係する確率的モデルを用いてシミュレーションを行うこと、
によって、１つの歩留まり影響グラフ・プロットが生成される、請求項２７に記載の方法。
【請求項３１】
（ａ）を満たす各分布について、
偶然の要素が関係する確率的モデルを用いてシミュレーションを行い、その際、各間隔において、タイミング変数が計算され、タイミング仕様と比較され、前記タイミング変数の最小および最大の値は、ｍiの平均値の間隔の中心に対応する１つのｍiの平均値の関数の形の最小および最大の遅延のモデル値であり、（ａ）を満たすサンプルの数とサンプルの総数の間の比は１つのｍiの平均値の関数の形の速度制限された歩留まりの歩留まり値である、請求項３０に記載の方法。
【請求項３２】
（ｂ）を満たす各分布について、
偶然の要素が関係する確率的モデルを用いてシミュレーションを行い、その際、各間隔において、タイミング変数が計算され、タイミング仕様と比較され、前記タイミング変数の最小および最大の値は、ｍiの標準偏差の間隔の中心に対応する１つのｍiの標準偏差の関数の形の最小および最大の遅延のモデル値であり、（ｂ）を満たすサンプルの数とサンプルの総数の間の比は１つのｍiの標準偏差の関数の形の速度制限された歩留まりの歩留まり値である、請求項３０に記載の方法。
【請求項３３】
偶然の要素が関係する確率的モデルを用いる前記シミュレーションはモンテカルロ実験であり、前記所定の一部が１０％である、請求項３０に記載の方法。
【請求項３４】
さらに、ポスト・テープアウト修正を決定する、請求項１に記載の方法。
【請求項３５】
ポスト・テープアウト修正を決定することは、
現在の故障モデルを決定し、
レイアウト属性の修正を決定し、
前記決定した修正の歩留まり影響を決定し、
前記決定した修正を用いて１つの修正されたレイアウトを生成し、
前記１つの修正されたレイアウトの歩留まりを予測し、
前記１つの修正されたレイアウトを検証すること、
含むものである、請求項３４に記載の方法。
【請求項３６】
現在の故障モデルを決定することは、
１つの製品設計レイアウトから属性を抽出し、
前記抽出された属性と、前記抽出された属性の可能な修正とに基づいて故障モデル・テスト・チップを設計し、
前記設計された故障モデル・テスト・チップを製造し、
前記製造された故障モデル・テスト・チップをテストし分析して故障率を求めること、
を含むものである、請求項３５に記載の方法。
【請求項３７】
集積回路を製造するときの歩留まりを改善するよう集積回路を設計するシステムであって、
集積回路を設計するときに用いられる１組の設計要素の中から取あげられた１つの設計要素と、
前記取上げた１つの設計要素に基づいて前記取上げた１つの設計要素の特徴を修正して生成された１つの変形設計要素と、
プロセッサと、
を具え、
前記プロセッサは、
前記１つの変形設計要素について歩留まり対面積の比を求め、
前記１つの変形設計要素の歩留まり対面積の比が前記取上げた設計要素の歩留まり対面積の比より大きい場合は、前記集積回路を設計するときに用いるべく前記１つの変形設計要素を保持するよう構成されている、システム。
【請求項３８】
さらに、１つ以上の現在の故障モデルを具え、
前記１つ以上の現在の故障モデルは、
１つの製品設計レイアウトから属性を抽出し、
前記抽出された属性と、前記抽出された属性の可能な修正とに基づいて故障モデル・テスト・チップを設計し、
前記設計された故障モデル・テスト・チップを製造し、
前記製造された故障モデル・チップをテストし分析して故障率を求めることによって、得られるものである、請求項３７に記載のシステム。
【請求項３９】
前記設計要素は１つのビット・セルであり、前記１組の設計要素は１組のビット・セルであり、前記変形設計要素は１つの変形ビット・セルであり、
さらに、セレクタを具え、
前記セレクタは、
１組のメモリ・マクロから１つのメモリ・マクロを選択し、
前記変形ビット・セルを前記選択されたメモリ・マクロに適用し、その際、前記変形ビット・セルを前記メモリ・マクロの各々に最小のメモリ・マクロから最大のメモリ・マクロのサイズの順に適用するよう構成されているものである、
請求項３８に記載のシステム。
【請求項４０】
前記変形設計要素について歩留まり対面積の比は、前記変形ビット・セルを用いて、前記１つ以上の現在の故障モデルに基づいて歩留まりを計算し面積の変化を計算することによって、求めるものである、請求項３９に記載のシステム。
【請求項４１】
前記設計要素は１つのメモリ・ユニットであり、前記１組の設計要素は１組のメモリ・ユニットであり、前記変形設計要素は１つの冗長性ユニットであり、前記１組のメモリ・ユニットは、最大のマクロ面積から最小のマクロ面積の順にソートされるものである、請求項３８に記載のシステム。
【請求項４２】
前記変形設計要素の歩留まり対面積の比は、前記１つの冗長性ユニットを用いて、前記１つ以上の現在の故障モデルに基づいて歩留まりを計算し面積の変化を計算することによって、求めるものである、請求項４１に記載のシステム。
【請求項４３】
前記変形設計要素はビット・セル修正を含むものである、請求項４１に記載のシステム。
【請求項４４】
前記設計要素は１つの埋め込まれたメモリ・ユニットであり、前記１組の設計要素は１組の埋め込まれたメモリ・ユニットであり、前記変形設計要素は１つのメモリ・タイプであり、前記１組のメモリ・ユニットは最大のマクロ面積から最小のマクロ面積の順にソートされるものである、請求項３８に記載のシステム。
【請求項４５】
前記変形設計要素について歩留まり対面積の比は、異なるメモリ・タイプを用いて、前記１つ以上の現在の故障モデルに基づいて歩留まりを計算し面積の変化を計算することによって、求めるものである、請求項４４に記載のシステム。
【請求項４６】
前記設計要素は１つの標準セルであり、前記１組の設計要素は標準セルからなる１つのライブラリであり、前記変形設計要素は１つの変形セルであり、
さらに、複数の設計修正を有する１つの変更リストを具え、
前記標準の特徴は前記選択された１つ以上の設計修正に従って修正されるものである、請求項３８に記載のシステム。
【請求項４７】
さらに、前記集積回路の設計において最も頻繁に用いられる標準セルのパレートである標準セルの使用リストを具える、請求項４６に記載のシステム。
【請求項４８】
前記変更リストは、
拡散、ポリシリコンまたは金属相互接続部の間のスペースの幅を広げ、
コンタクトを２倍にし、
コンタクトの周囲の金属上の境界を加えまたは境界の幅を広げ、
ポリシリコンの相互接続部の幅を広げ、
珪化物オーバラップを変更すること、
を含むものである、請求項４６に記載のシステム。
【請求項４９】
さらに、前記現在の故障モデルに基づいて前記変更リストから１つ以上の設計修正を選択するよう構成されたセレクタを具える、請求項４６に記載のシステム。
【請求項５０】
前記プロセッサは、
さらに、前記変形セルについて期待される性能変更を推定し、
前記期待される性能変更が受け入れられない場合に前記変形セルを廃棄するよう構成されている、請求項４６に記載のシステム。
【請求項５１】
前記変形設計要素について求めた前記歩留まり対面積の比は、潜在的調整的修正に基づいて生成されたレイアウトに基づくものである、請求項４６に記載のシステム。
【請求項５２】
前記変更リストにおける前記複数の設計修正は、故障メカニズムと、対応する潜在的調整的修正とを含むものである、請求項５１に記載のシステム。
【請求項５３】
集積回路設計における前記変形セルについての歩留まりは、前記集積回路設計における前記変形セルの発生数に基づいて計算され、
前記変形セルの前記歩留まり対面積の比における前記変形セルの歩留まりは、前記集積回路設計における前記標準セルの発生数でべき乗され、
前記標準セルの前記歩留まり対面積の比における前記標準セルの歩留まりは、前記集積回路設計における前記標準セルの発生数でべき乗される、請求項３７に記載のシステム。
【請求項５４】
さらに、選択基準を用いて修正されるべき前記ライブラリにおける標準セルを識別するよう構成されたセレクタを具え、
前記選択基準は、目標製品についてのウェハ当たりの良好なダイの数（ＧＤＷ）に対して標準セル上の修正が与える最大の影響全体の尺度または推定値である、請求項４６に記載のシステム。
【請求項５５】
前記標準セルを用いて前記集積回路についてＧＤＷが求められ、
結果のチップ歩留まりにウェハ当たりのダイの数が乗算され、
前記変形セルを組み込む前記集積回路についての異なるＧＤＷが求められ、
前記結果のチップ歩留まりにウェハにおけるダイの数が乗算され、
前記変形セルおよび前記標準セルを用いて与えられるＧＤＷの差を減算することによって、各標準セルについてＧＤＷの最大インクリメントが求められ、
ＧＤＷの最大インクリメントによって前記標準セルがソートされる、請求項５４に記載のシステム。
【請求項５６】
前記選択基準は、
前記製品において望ましい最小のインクリメントＧＤＷと、
修正されるべき標準セルの最大数と、
追加の標準セルを修正することからのＧＤＷのインクリメント増大と、
を含むものである、請求項５４に記載のシステム。
【請求項５７】
前記設計要素はゲートレベル・ネットリストであり、前記１組の設計要素は１組のゲートレベル・ネットリストであり、前記変形設計要素は１つの変形ゲートレベル・ネットリストであり、
前記取上げたゲートレベル・ネットリストの特徴は、
ルータ／プレーサ構成ファイルを変更し、または
ルータ／プレーサ／オプション・スイッチを変更することによって、修正されるものである、請求項３８に記載のシステム。
【請求項５８】
さらに、実装されるべき設計のタイプを表す１組の性能指数（ＦＯＭ）回路を具え、
標準応答表面法フローを用いて前記ＦＯＭ回路のパラメトリック歩留まりが推定され、
複数の歩留まり影響グラフを用いて前記ＦＯＭ回路に所要のパラメータ歩留まりを達成させる或る範囲の値または１組の値が求められ、その際、１つの歩留まり影響グラフはプロセス・パラメータ分布の関数の形のパラメトリック歩留まりをプロットしたものである、請求項４６に記載のシステム。
【請求項５９】
さらに、１つの標準セルについての１つの歩留まり影響グラフを具え、
前記１つの歩留まり影響グラフを用いて前記１つの標準セルのローバスト性の推定値が求められることを含む、請求項５８に記載のシステム。
【請求項６０】
前記１つの変形セルは、前記１つの標準セルとは異なる性能、パラメトリック歩留まりまたはローバスト性を有するものである、請求項５９に記載のシステム。
【請求項６１】
１組の電気的および物理的パラメータ（ｍi）の平均値のための複数の間隔を選択し、および
（ａ）ｍiの平均値の各間隔について、少なくとも１つの分布が、ｍiの基準標準偏差からｍiの標準偏差の所定の割合より小さい標準偏差およびその間隔内での平均値を有し、（ｂ）ｍiの標準偏差の各間隔について、少なくとも１つの分布が、ｍiの基準平均値からｍiの平均値の所定の割合より小さい平均値およびその間隔内での標準偏差を有するまで、相関性のないパラメータの平均値および標準偏差のスペースにおける偶然の要素が関係する確率的モデルを用いてシミュレーションを行うこと、
によって、１つの歩留まり影響グラフ・プロットが生成される、請求項５８に記載のシステム。
【請求項６２】
（ａ）を満たす各分布について、
偶然の要素が関係する確率的モデルを用いてシミュレーションを行い、その際、各間隔において、タイミング変数が計算され、タイミング仕様と比較され、前記タイミング変数の最小および最大の値は、ｍiの平均値の間隔の中心に対応する１つのｍiの平均値の関数の形の最小および最大の遅延のモデル値であり、（ａ）を満たすサンプルの数とサンプルの総数の間の比は１つのｍiの平均値の関数の形の速度制限された歩留まりの歩留まり値である、請求項３０に記載のシステム。
【請求項６３】
（ｂ）を満たす各分布について、
偶然の要素が関係する確率的モデルを用いてシミュレーションを行い、その際、各間隔において、タイミング変数が計算され、タイミング仕様と比較され、前記タイミング変数の最小および最大の値は、ｍiの標準偏差の間隔の中心に対応する１つのｍiの標準偏差の関数の形の最小および最大の遅延のモデル値であり、（ｂ）を満たすサンプルの数とサンプルの総数の間の比は１つのｍiの標準偏差の関数の形の速度制限された歩留まりの歩留まり値である、請求項６１に記載のシステム。
【請求項６４】
偶然の要素が関係する確率的モデルを用いる前記シミュレーションはモンテカルロ実験であり、前記所定の一部が１０％である、請求項６１に記載のシステム。
【請求項６５】
前記プロセッサは、さらに、ポスト・テープアウト修正を決定するよう構成されている、請求項３８に記載のシステム。
【請求項６６】
ポスト・テープアウト修正は、
レイアウト属性の修正を決定し、
前記決定した修正の歩留まり影響を決定し、
前記決定した修正を用いて１つの修正されたレイアウトを生成し、
前記１つの修正されたレイアウトの歩留まりを予測し、
前記１つの修正されたレイアウトを検証することによって、
修正されるものである、請求項６５に記載のシステム。
【請求項６７】
集積回路を設計するときに用いられる１組の設計要素の中から１つの設計要素を取上げ、
前記取上げた１つの設計要素に基づいて前記取上げた１つの設計要素の特徴を修正して１つの変形設計要素を生成し、
前記１つの変形設計要素について歩留まり対面積の比を求め、
前記１つの変形設計要素の歩留まり対面積の比が前記取上げた設計要素の歩留まり対面積の比より大きい場合は、前記集積回路を設計するときに用いるべく前記１つの変形設計要素を保持するよう動作させる命令を含む、集積回路を製造するときの歩留まりを改善するよう集積回路を設計するときにコンピュータに支援させるコンピュータ実行可能な命令を格納した、コンピュータ読み取り可能な記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ設計に関し、特に、半導体チップ製造（作製）歩留まり（yield）を改善する既存の設計ルールを最適化することに関する。
【０００２】
関連出願の参照
本願は、２００３年１月２日付けで出願した米国仮特許出願第６０／４３２，９２２号の利益を主張し、ここでこの仮出願の内容全体を参照により組み込む。
【背景技術】
【０００３】
集積回路の作製、製造または組み立て（fabrication）は、数百の個々の操作（operation、処理）が関係することがある極めて複雑な製造プロセス（方法、工程）である。基本的に、そのプロセスは、例えばトランジスタのような能動（active）デバイス（装置）を製造するために、シリコン・ウェハ（wafer）の正確に決定された面積領域に、正確に決定された量の添加またはドーパント材料を拡散すること（diffusion）を含んでいる。これは、典型的には、そのウェハ上の二酸化珪素（シリコン）の層を形成し、次いでフォトマスク（photo-mask）およびフォトレジスト（photo-resist）を用いてその二酸化珪素を通して拡散を生じさせる面積領域に面積領域のパターンを画定（決定）することによって、行われる。次いで、二酸化珪素層を貫通する複数の開口がエッチングで形成されて、正確にサイズが調整され位置決めされた開口のパターンが画定され、その開口を通して拡散が生じる。複数のそのような拡散処理が行われてそのウェハにおいて所要の数のトランジスタが製造された後、そのトランジスタは相互接続線（“相互接続部”（interconnects））によって相互接続される。その相互接続部は、典型的には、フォトマスク、フォトレジストおよびエッチングのプロセスによって所要の相互接続パターンに画定された（defined）導電性材料の被着（deposition）によって形成される。典型的には、完成された集積回路は、１ｃｍ2のシリコン・チップ内に含まれる数百万個のトランジスタと、サブミクロンの寸法の相互接続部とを有する。
【０００４】
デバイスおよび相互接続部密度、および特徴（feature：機能、フィーチャ、機能素子）サイズ（大きさ）を考慮すると、設計者および製造技術者が一緒になって特定の（具体的な）集積回路の製造性能（manufacturability：製造能力、製造可能性、製造容易性、製造性）を改善する変更を行うことが役立つ。過去において、設計者および製造／プロセス技術者の仕事は全く互いに隔てられていた（隔絶していた）。即ち、最小の特徴サイズまたはその他の基本ルールの概略を説明する簡単な設計ルール文書に設計者が従えば、特定の製品の製造性能を適正に充分に安定し確実なものにできた。
【０００５】
それらの設計ルール文書はもはや充分ではない。それは、２つの主要レベルで説明できる。第１に、ランダムな欠陥（defect）の観点では、集積回路上のデバイス（装置）、コンタクト（接触、接続）、ヴィア（via、ヴィア・ホール）、またはその他の臨界的または重要な（critical）属性または特性（attribute）の要素の数は、１億以上にも達する。これらの属性または特性の要素の故障（failure：障害）率（レート）を受け入れ可能な（許容）レベルにまで低減して所要の歩留まり目標（ターゲット）に達するのは非常に難しい。このように、成熟した技術を用いても、かなりの歩留まりの減損（低下）が生じる。
【０００６】
第２に、レイアウト環境に固有の（特有な）故障モードも発生する。例えば、非常に孤立した領域におけるコンタクトの故障率は、エッチング・ローディング（負荷）またはその他のパターンに依存する故障のせいで、非常に密度の高い領域におけるコンタクトとは非常に異なるかもしれない。過去において、そのような依存性は、存在しなかったか、または設計者またはプロセス技術者のいずれかによって明示的にモデル化されることがなかった。孤立したまたは密度の高いコンタクトを激しく使用するいずれの事例でも、設計ルールには確実に従う。即ち、設計者が配置できるコンタクトの数を制限する設計ルールは存在せず、コンタクト密度と歩留まりの間のトレードオフ（折り合い、得失、妥協点）の関係に関する明示的なルールも存在しない。この単純な例は、現在の設計ルールは、もはや、特定の製品の製造性能（能力）を適正に充分に確実にするには充分ではないこと、を示している。
【０００７】
従って、歩留まり予測および改善の方法を用いて、特定の設計によって結果として製造し易い（manufacturable）製品が得られることをより確実にした。これらの方法は、大規模な製造設備を持たない（fabless）会社（即ち、製造を行うその他の会社または半導体チップ製造会社（ファウンドリ）に主に依存する会社）にとって特に重要である。これらの会社にとって、特定の集積回路の製造性能を改善することによって競争上の利点が与えられる。その理由は、歩留まり改善（向上）は、その会社の製品を対象とするものであり、同じ半導体チップ製造会社を用いて製造され得る競争相手の製品のためのものではないからである。また、設計者によって制御または調整が行われたとき、その結果の歩留まり改善は非常に速くなり得る。
【０００８】
上述の事実を考慮して、この出願では、特定の集積回路の製造性能を改善するために設計をどのように修正するかという問題を考慮する。そのような考慮は、以前は、製造性能（ＤＦＭ）のための設計または歩留まりのための設計の説明書または指示書に基づいて実現されてきたが、この出願において提示される高度化と同じレベルまたは度合いでそのような考慮がなされたことはない。例えば、Allan, G.,“Yield/Reliability Enhancement Using Automated Layout Modifications”（自動レイアウト修正を用いた歩留まり／信頼性の増強）、ＡＳＭＣ２００２、pp. 252-261、Boston (USA), May 2002には、チップ面積が充分ある場合に臨界的（重要な）面積領域を純粋に減少させることによってレイアウト変更を決定する方法が記載されている。ここで、この文献全体を参照により組み込む。しかし、その決定は、プロセス故障メカニズム（機構）および失敗率（故障率）とは無関係である。その方法は、どのような変化が適用されるかおよびどのような変化を省略できたかについての優先度を含んでいない。その理由は、それらは所与のプロセス／設計の組み合わせに関する問題ではないからである。また、その方法は、ＢＥＯＬルーティングに焦点を合わせるもので、標準セルおよびＳＲＡＭのようなＦＥＯＬ要素を修正する方法を記載していない。
【非特許文献１】Allan, G., "Yield/Reliability Enhancement Using Automated Layout Modifications", ASMC 2002, pp. 252-261、Boston (USA), May 2002
【０００９】
２００２年９月１０日付け発行の米国特許第６，４４９，７４９号Ｂ１“System and Method for Product Yield Prediction”（製品歩留まりを予測するシステムおよび方法）には、製品の歩留まりを予測する方法が記載されている。ここで、この文献全体を参照により組み込む。この文献は、特に、製品設計の現在のレイアウト特性を反映するテスト・チップの設計によって、歩留まりのランダムなおよびシステムのコンポーネント（要素、成分）を抽出する方法を教示している。この方法は、現在の製品設計の製造性能を推定するための手段を提供するが、現在の設計システムおよびそれに関連するＩＰコンポーネント（Intellectual Property、半導体集積回路設計資産）とのインタフェースまたは接続を形成するための方法を提供するものではない。この出願は、優れた製造性能属性または特性（attribute）を有するＩＣ製品を製造する現在のまたは提案された設計を最適化するために、テスト・チップの使用によって、特定の製品設計に関係する抽出された故障率を利用する方法を記載している。
【特許文献１】米国特許第６，４４９，７４９号Ｂ１
【発明の開示】
【００１０】
発明の概要
１つの典型例の実施形態において、集積回路は、集積回路の設計に用いられる１組の設計要素（素子）の中から１つの設計要素を取上げる（obtain、取出す）ことによって、集積回路を製造するときの歩留まりを改善するよう設計されている。変形の（variant：異なる、別形の）設計要素が、その取上げられた設計要素に基づいて作成され、そこでその取上げられた設計要素の特徴（機能、フィーチャ、機能素子）を修正してその変形の設計要素が作成される。その変形設計要素についての歩留まり対面積比が求められる（決定される）。その変形設計要素の歩留まり対面積比がその取上げられた設計要素の歩留まり対面積の比より大きい場合は、その変形設計要素が保持されてその集積回路の設計において用いられる。
【００１１】
ここで説明する方法によって、目標の歩留まり改善の活動のための外部半導体チップ製造会社への依存性が最小化されまたはなくなる。そのような方法を用いて大幅な歩留まり改善を速く効果的に実現できる。
【００１２】
以下でより詳しく説明するように、設計レベルでの集積回路の製造性能を改善する典型例のシステムおよび方法は、設計改善プロセスと共に歩留まり推定の少なくとも１つのコンポーネントを組み込む。その歩留まり推定のコンポーネントは、テスト・チップからのデータを分析することによって与えられ、そのテスト・チップは、故障率を抽出し予測するよう設計されている。故障率は、設計のレイアウト属性（特性）からの（から来る）ランダムな歩留まりコンポーネントおよびシステム上の（systematic）歩留まりコンポーネントを含むが、これに限定されるものではない。設計改善プロセスは、ＩＣ設計システム内でＩＰコンポーネントの設計修正を用いることによって容易になる。設計の最適化は、製品設計フローの主要な２つのカテゴリ内で、具体的には“基礎の改善（foundation improvement）”および“ポスト・テープアウト改善”（post-tape-out improvement、ＬＳＩ設計完了後の作業の改善）の中で利用できる。基礎の改善は、設計段階の期間におけるライブラリ、メモリ、または一般的に用いられるその他の要素に対する設計修正およびレイアウト修正を含んでいる。ポスト・テープアウト修正は、設計が完了した後に施される変更である。基礎の改善は、ざっと、メモリ・ベースの改善と標準的セルの改善とに分けられる。これらの改善は、それぞれ、歩留まりを改善するために、メモリ・ビット・セルまたはアーキテクチャに対して行われる変更と、ライブラリ要素（素子）に対して行われる変更である。それらの変更によって、一般的には、即ちどのような半導体工場またはプロセスが用いられる場合であっても歩留まりが改善され得るようにされるか、または、具体的には、即ち特定の半導体製造（fab）またはプロセスに対する歩留まりが改善されるようにし、この場合、それらの変更はより一般的な事例において実質的なまたは大きい影響（インパクト）は見込めない。
【発明を実施するための最良の形態】
【００１３】
以下の詳細な説明では、具体的な多数の構成、パラメータ等を挙げる。しかし、そのような説明は、発明の範囲を限定することを意図したものではなく、典型例の実施形態の説明である。
【００１４】
１．設計フロー
図１は、歩留まり推定および改善プロセスのコンポーネントの分類の例を示している。基礎（foundation）の改善１０２は、ライブラリ、メモリ、または多くの設計に共通な（一般的な）その他の要素に対して施される変更または変化を含んでいる。ポスト・テープアウト修正１１０は、１つの設計が完了した後に施される変更または変化である。基礎の改善１０２内において、一般的に、改善を３つのカテゴリ：メモリ１０４、標準セル１０６およびルータ１０８に分類することができる。さらに、メモリ１０４は、ビット・セル１１２に対する変更と、冗長性／メモリ最適化変更１１４とに分類できる。
【００１５】
２．テスト・チップ分析
図２は、製品設計システムに関する故障率データを得るための典型例の方法を示している。その製品設計システムは、システム上の（systematic：システム的）歩留まりコンポーネント（構成部分）およびランダム歩留まりのコンポーネントを含んでいるが、これに限定されるものではない。一般的に、２０２における製品設計ルールとともにＩＰコンポーネントのレイアウト特徴（機能、フィーチャ）を用いて２０４において代表的なテスト・チップが設計される。２０６においてマスクの組（セット）が形成され、２０８においてテスト・チップが代表的な製造プロセスを用いて作製される。そのテスト・チップから得たデータは、２１０において分析され、２１２においてそれを用いて故障モデルが構成（populate：投入、構築）される。その故障モデルによって、製品設計のランダムなおよびシステム上の歩留まりコンポーネントの予測が可能になる。次いで、２１４において故障率が求められる（決定される）。
【００１６】
３．ビット・セル最適化
図３は、ビット・セルを最適化するための典型例のプロセスを示している。典型的には、そのプロセスは、特定の集積回路に対して用いられる（即ち、周知のメモリへの使用）が、それは、同じファミリ（例えば、ＤＶＤ、ネットワーク・プロセッサ、等）中の複数の集積回路の複合体に基づくメモリ使用を仮定することによって一般化することができる。また、そのプロセスに対する入力３１０は、修正された１つのビット・セル、または修正された複数のビット・セルの選択を含んでいる。
【００１７】
一般的に、修正された１つのビット・セルの設計は、次のプロセスに従う。
・その設計における多数の元のビット・セルの中から１つを選択する；
・二重コンタクト（double contacts）を（セルの面積領域を変更することなく、またはセルの面積領域を変更して）加える；および
・システム上の故障のモデル（設計ルール境界（ボーダ）に対する大きい故障（障害））を識別し（特定し）、高い故障モードを生じさせ得る属性（特性）を避けるようにビット・セルを設計しまたは修正する。
このプロセスは、その設計における全てのセルに対して繰り返される。
【００１８】
セレクタ（選択器）３２０は、いずれのメモリ・マクロ（memory macro）に対してその修正されたビット・セルを適用すべきかを決定する。典型的には、その修正されたビット・セルは、最初に最小のメモリ・マクロに対して適用され、次いでより大きいものが、ステップ３３０乃至３７０を用いて順次テストされる。このようにして、集積回路が４つの８Ｋマクロ、１２個の１６Ｋマクロ、４つの３２Ｋマクロを使用する場合は、そのプロセスは、最初に８Ｋマクロに対して実行され、次いで１６Ｋマクロに対して実行され、次いで３２Ｋマクロに対して実行される。
【００１９】
次に、その修正されたビット・セルを用いて歩留まりおよび面積領域の変更（変化）の計算（ステップ３３０）は、テスト・チップ分析（３４０）によって得られた１つ以上の現在の故障モデル（３５０）に基づいて行われる。任意の方法を用いることができるが、米国特許第６，４４９，７４９号に記載された方法が好ましい。面積の変更または変化ΔＡ（それが存在する場合）は、次のように単純に計算される。
ΔＡ＝［（修正ビット・セルの面積）−（元のビット・セルの面積）］×［マクロにおけるビット数］
【００２０】
修正されたビット・セルを有するメモリ・マクロの歩留まりを、対応する面積Ａ＋ΔＡを有するＹ’として指定し、元のメモリ・マクロの歩留まりを、対応する面積Ａを有するＹとして指定した場合、ステップ３６０において、Ｙ’／［Ａ＋ΔＡ］をＹ／Ａと比較する。ここで、歩留まり／面積（Yield／Area）は、１つのウェハ上の許容（受け入れ）可能なチップの期待数の許容（受け入れ）可能な近似である。Ｙ’／［Ａ＋ΔＡ］がＹ／Ａより大きい場合は、ステップ３７０において、選択されたマクロについてビット・セルが変更される。増加がなかった場合には（即ち、Ｙ’／［Ａ＋ΔＡ］がＹ／Ａと同じである場合）、その修正されたビット・セルはその選択されたマクロには使用されない。ステップ３８０において、ステップ３２０〜３７０のプロセスは、全てのマクロの評価が完了するまで繰り返される。
【００２１】
図３に示されているプロセスは、例えばＳＲＡＭ、ＤＲＡＭ、ＲＯＭ、ＦＬＡＳＨ、等のような任意のタイプのメモリ素子に適用可能である。
【００２２】
４．冗長性最適化
冗長性最適化によって、集積回路の最適冗長性スキーム（scheme、方式）が決定される。これは単純な最適化ではない。その理由は、冗長性を加えると通常は歩留まりを助ける（良くする）が集積回路の面積が増大するからである。図４に示されたプロセスに従って、集積回路上のいずれのマクロが、ウェハ当たりより多くの良好なチップを生じるか−−これは製造性能の強力なメトリック（metric、計量）である−−が決定される。
【００２３】
図４に示されたプロセスへの入力４１０は、考慮すべき冗長性スキーム（例えば、１行１列補修、０行１列補修、等）であり、特定の集積回路において用いられるメモリ・ユニットのリストである。特定の集積回路に関する情報が既知でない場合は、代表的なサンプルまたは最良の推測が用いられる。メモリ・ユニットは、それに付加される冗長性を有するまたは冗長性を有し得る複数のメモリ・グループである。多くの事例では、各ユニットは単なるメモリ・マクロである。しかし、幾つかの事例では、冗長性は、一度に１つではなくて、一度に複数グループのマクロに適用される。
【００２４】
１つの例では、セレクタ４２０は、先ず最大のマクロ面積領域から最小のマクロ面積領域の順序で周辺部を含めてメモリ・ユニットの全てをソートする。そのようにすることが好ましい理由は、最大のサイズのマクロを有するユニットが、通常、冗長性から最大の利益を受けるからである。このようにして、集積回路が４つの８Ｋマクロ、１２個の１６Ｋマクロ、および４つの３２Ｋマクロを用い、設計者によって用いられる冗長性スキームが各マクロに対するものである場合には、そのプロセスは最初に３２Ｋマクロを有するユニット上で用いられ、次いで１６Ｋマクロを有するユニット上で用いられ、次いで８Ｋマクロを有するユニット上で用いられる。
【００２５】
次に、４２０で選択された各入力冗長性スキームについて、テスト・チップ分析（４４０）によって得られたデータを用いて１つ以上の故障モデルを構成して（４５０）、歩留まりを、それに対応する面積の変更（変化）ΔＡを用いて予測する（４３０）。米国特許第６，４４９，７４９号に記載された方法が好ましい。但し、その他の方法を用いてもよい。面積の変更は次のように計算してもよい。
ΔＡ＝［（冗長性スキームを有するユニットの面積）−（元のユニットの面積）］×［ユニット数］
【００２６】
特定の冗長性“ｉ”スキーム（scheme、方式、計画）を有するメモリの歩留まりを、対応する面積Ａ＋ΔＡiを有するＹiとして指定し、元のメモリ・ユニットの歩留まりを、対応する面積Ａを有するＹとして指定した場合は、ステップ４６０において、各冗長性スキーム“ｉ”についてＹi／［Ａ＋ΔＡi］が計算される。ステップ４７０において、最大の歩留まり／面積比を有する冗長性スキーム“ｉ”を見つける。次いで、最大の歩留まり／面積の比を有するスキームが選択される。時々、元のユニットは最大の歩留まり／面積の比を有する。この場合、このユニットについて冗長性は望ましくない。この例における比較に歩留まり／面積が用いられる。その理由は、これがウェハ当たりの良好なダイ（die）の数について明らかに効果的な推定法だからである。ステップ４８０は、全てのユニットの評価が完了するまでステップ４２０〜４７０のプロセスが繰り返されることを示している。
【００２７】
５．メモリ最適化
メモリ・タイプ最適化プロセスが図５に示されている。図５に示されているプロセスは、図４に示されている冗長性最適化プロセスに多くの点で類似している。多数の集積回路が埋め込み適用例（インベディッド・アプリケーション）に用いられる（例えば、埋め込みＤＲＡＭ、埋め込みＦＬＡＳＨ、等）。しかし、標準ＳＲＡＭに対して埋め込みアーキテクチャと共にいずれのメモリ・マクロが用いられるのが望ましいかについて、しばしば深い考慮がなされない。非常に大きいマクロについて、選択はしばしば自明であるが、より小さいマクロにつては、選択（選択法）はしばしば論理的に（a priori、演繹的に、先験的に）明らかでない。図５は、ウェハ当たりの良好なチップの歩留まりを最適化するためにトレードオフを定量化するための方法を示している。
【００２８】
メモリ・タイプ最適化プロセスに対する入力５１０は、利用可能なメモリ・タイプ（例えば、１Ｒ１Ｃ冗長性を有するＳＲＡＭ、０Ｒ１Ｃ冗長性を有するＳＲＡＭ、冗長性を有する埋め込みＤＲＡＭ、等）、および特定の集積回路に用いられるメモリ・マクロのリストである。特定の集積回路に関する情報が知られていない場合は、代表的なサンプルまたは最良の推測が用いられる。最後に、潜在的にどのマクロが代替的なメモリ・タイプを使用するかを確認する。時々、性能の考慮によって、より低速の（遅い）埋め込みメモリ・タイプの代わりにＳＲＡＭアーキテクチャが示唆される。それらの考慮がプロセスの期間において大きい部分を占める。
【００２９】
ステップ５２０は、セレクタが最大のメモリ・マクロを有するユニットで開始して最小のメモリ・マクロを有するユニットに移るという点で、ステップ４２０に類似している。セレクタ５２０によってアドレスされる各メモリ・タイプについて、テスト・チップ分析（５４０）によって得られたデータを用いて故障モデルを構成して（５５０）、それに対応する面積の変更を用いて歩留まりが予測される（５３０）。好ましくは、面積当たり歩留まりおよび面積の変更が、各メモリ・タイプについて計算される（５６０）。ここで、面積の変更（変化）は、次のように定義される。
ΔＡ＝［（新しいメモリ・タイプを有するマクロの面積）−（元のマクロの面積）］×［マクロの数］
【００３０】
ステップ５７０において、最大の歩留まり対面積の比を有するメモリ・タイプが選択され、または増大分がない場合は元のメモリ・タイプが選択される。ステップ５８０は、全てのメモリ・マクロを有する全てのユニットの考慮が完了するまでそのプロセスが継続することを示している。
【００３１】
また、冗長性最適化プロセスは、限定された状況においてＲＯＭに適用可能であることがあり、メモリ・タイプ最適化プロセスによって時々、ＲＡＭタイプ・メモリの代わりに、ＲＯＭの利用が可能になる（例えば、設計者が、そのメモリに保持されるべきデータが静的で変化の見込みがないと感じる事例の場合である）。ＲＯＭの自由な使用は、集積回路設計の期間において歩留まり改善のしばしば見過ごされる面（facet）である。
【００３２】
ビット・セルの設計は、冗長性の望ましさ（望まし状況）に強く影響を与えることがあるので、幾つかの事例では、ビット・セル修正と共に冗長性選択を共に最適化する（co-optimize）のに役立つことがある。この場合、図３および４に示されたプロセスが、同様の形態で、しかし協働の形態で、実行される。
【００３３】
６．標準セル最適化
標準セル最適化フロー１０６（図１）のプロセスは、セルの設計に手動的変更を施す（操作する）こと、またはセル変形（variant、変量）を生成するために自動化ツールを用いること、のいずれかによって、実行される。そのフローは、プリ・テープアウト（テープアウト前）およびポスト・テープアウト（テープアウト後）の設計最適化に適用してもよい。図６は、手動的変更を用いた操作に基づく典型例のプロセスを示している。また、典型例のプロセスは、自動化されたレイアウト操作ツールを用いた操作に基づいて説明される。
【００３４】
双方の例において、第１のステップ６１０は、操作を施すべき標準セル・ライブラリを識別するものである。セレクタ６２０に対する１つの基準は、アドレス（対処）されている標準セル・ライブラリにおけるＩＰコンポーネントに対する使用の頻度である。テーブルＩは、目標（ターゲット）の集積回路において最も頻繁に用いられるセルの、または集積回路のファミリまたは選択集団（collection）について平均化されたセルの典型例のパレート（pareto、分布法則）である。
【００３５】
【表１】
2006512767.tif 000003
【００３６】
第２のステップ６２０は、いずれの標準セルを潜在的に修正すべきかを識別（特定）するためにセレクタを適用することを含んでいる。ライブラリからセルを選択するためにセレクタによって用いられる基準は、各セル上の改善が目標の製品についてウェハ当たりの良好なダイの数（ＧＤＷ、good dies per wafer）に与える、最大限の全体の影響の尺度（measure）または推定値（estimate：推定）である。ＧＤＷは、計画されたチップ歩留まりにウェハ上のチップの数を乗算することによって推定できる。修正されたセルの場合についてＧＤＷの変更ΔＧＤＷは、修正されたセルを集積回路中に配置して得られたその計画されたチップ歩留まりに、結果として得られたウェハ上のチップの数を乗算し、その結果として得られたＧＤＷを元のセルに対応するＧＤＷと比較することによって、推定できる。修正された標準セルを集積回路に組み込むためにチップ面積を増大させる必要がある場合には、最小限の改善には、“その結果として得られたチップ歩留まり”×“その結果として得られたウェハ当たりチップ数”の積を少なくとも増大させることが必要である。
【００３７】
ΔＧＤＷ（Ｘ）は、セルＸに増強（改善）を施すことによって達成可能なＧＤＷの最大限のインクリメント（増分）を示している。全てのセルは、ΔＤＧＷ（・）の増大する（昇順）値によってソートされ、即ち全てのセルＸiについて：ΔＧＤＷ（Ｘi）＞＝ΔＧＤＷ（Ｘi+1）となるようにソートされる。選択されたＮ個のセルからなる１組（集合）のセルは、この（Ｘ1，…ＸN）の順序の最初のＮ個のセルからなる１組のセルである。この組のサイズは、例えば次の考慮事項に基づいてセレクタによって決定される。
・製品において望まれるＧＤＷにおける最小限のインクリメントＧＤＷｍｉｎ：
ＧＤＷｍｉｎ＜＝Σi=1→NΔＧＤＷ（Ｘi）；
・改善のために変更できるセルの最大限の数ＮＣ（この限度は、セル修正および特徴付けを行うのに必要なプロセスに最も大きく起因するものである）
・選択されたＮの組に（Ｎ＋１）番目のセルを加えることによるインクリメントの利益（得）ΔＧＤＷ（ＸN+1）
【００３８】
セルの修正の影響ΔＧＤＷがライブラリの全てのセルに対して同じである場合は、セレクタは、製品における大部分のインスタンス（事例）を占める標準セルを単純に選択してもよい。しかし、一般的に、そのような影響は、臨界的（critical：重要な）な特徴（機能、フィーチャ）（コンタクト、接続、トランジスタ、等）の数に依存し、セルの面積領域内の形状の密度に依存する。セレクタは、セルの順序およびΔＧＤＷのそれぞれの値を推定するのに適当なルールおよび発見的方法（heuristics）を適用する。
【００３９】
セルＸがその面積Ａ（Ｘ）を変更することなく修正される場合は、ΔＧＤＷ（Ｘ）の値は、次のように、セルＸについての歩留まり改善ΔＹ（Ｘ）×その多重度（mulitiplicity、数）Ｎ（Ｘ）×ＧＤＷの現在の数、によって与えられる。
ΔＧＤＷ（Ｘ）＝ΔＹ（Ｘ）・Ｎ（Ｘ）・ＧＤＷ（面積の変化なし）
但し、セルの面積がΔＡ（Ｘ）だけ変化する場合、ＧＤＷへの影響はウェハ当たりのダイの数の変化を考慮（account for、評価）することによって計算される。
【００４０】
変更リスト６４０は、考慮すべき設計修正を含んでいる。変更の例には、次の項目が含まれるが、これらに限定されるものではない。
・拡散部相互間のスペース、またはポリシリコンまたは金属の相互接続部相互間のスペースを広く（拡幅）すること、
・Ｎ型および／またはＰ型の拡散面積領域上のコンタクト（その数）を２倍にする（double contacts）こと、
・ポリシリコン上のコンタクト（その数）を２倍にすること、
・コンタクトの周りの金属上の境界を加えまたは広く（拡幅）すること（これが行われる辺の最小の数のルールを含む）、
・Ｎ／Ｐ接合部上のポリシリコン相互接続部を広く（拡幅）すること、
・珪素化合物（silicide）のオーバラップ（重なり）を変更すること。
これらの変更の全ては歩留まりに影響を与え得る。但し、それら（変更）の全てを同時に実現（実装）してもよい。この場合、相異なる改善の間でのトレードオフ関係が調査される。
【００４１】
一例として、コンタクトの周りの金属境界を広く（拡幅）することによって金属形状相互間のスペースが減少し、従って、それによって、臨界的（重要な）面積領域と、ランダム欠陥によって生じる短絡（short）に起因する故障の対応する確率とが増大する。別の例は、比較的一般的な事例であり、この場合、１つのコンタクトだけを２倍にするためのスペースしか存在せず、一方、２つのコンタクトがそのスペースを求める競合関係にあり、その１つはポリシリコン上にあり、その１つはＮ型またはＰ型拡散部上にある。一般的には、最適と考え得るその組み合わせは個々のセルの歩留まりを最大化するものであり、その個々のセルの歩留まりは、例えば、米国特許第６，４４９，７４９号に記載されているように、その技術的プロセスを行うために測定した各特徴に対する故障率に基づいてテスト・チップを使用して歩留まり推定器を用いて測定される。修正の最適な組の選択は複雑な仕事（task）であり、その仕事は手動でまたは自動化ソフトウェアを用いて行える。
【００４２】
ａ．手順Ｉ：手動的変更による標準セルの最適化
次の手順Ｉは、図６に示された典型例のプロセスを記述している。ここで選択は手動で行われる。
【００４３】
変更リスト６３０は、考慮すべき設計修正を含んでいる。いずれの設計修正を最初に試みるかを選択することは判断的事項（判断の問題）であり得るが、通常、現在の故障モデル（６６０）を考慮することでその選択が開始され、テーブルＩに示されているような典型的な使用のリスト中からの選択されたＩＰコンポーネントのリストにそれら（現在の故障モデル）が適用される。テスト・チップ分析データ（６５０）を用いて１つ以上の故障モデルを構成して、現在の故障モデルの結果が得られて各ＩＰコンポーネント候補に適用される。例えば、コンタクトについての故障（fault）率が、例えば金属、ポリ、等のようなその他のモジュールと比較して非常に高い場合には、２倍の（数の）コンタクトを加える（add double contacts）ことは試すべき最初の最良の変更の１つかもしれない。逆に、金属の短絡は不良であるがコンタクト・モジュールが良好な場合には、金属線間にスペースを加えることは試すべき最初の最良の変更の１つかもしれない。
【００４４】
ステップ６４０において決断した変更を適用した結果としてのその修正された標準セルの歩留まりおよび面積の増大が、次にステップ６７０において計算される。歩留まり／面積の増大は、ステップ６７０において、Ｙfn／（Ａ＋ｎΔＡ）として計算されて、Ｙin／Ａと比較される。ここで、Ａは、集積回路の面積または基礎改善の場合における平均面積であり、Ｙiは、標準セルの初期の歩留まりであり、Ｙfは、ステップ６７０で計算された標準セルの改善された歩留まりであり、ｎは、例えば使用テーブルの中から決定した集積回路におけるその標準セルのインスタンス（事例）の数である。ΔＡは、ステップ６４０において決定された変更を行うことから標準セルにおいて期待される面積の増大分である。
【００４５】
歩留まり／面積の比の増大が存在する場合（６８０）は、その候補は許容可能な性能および電力（power）変更に関して評価される（６９０）。修正されたセルにおける計画された性能の変化は、手動手順を含めて多数の方法で推定できる。性能変更推定は、ＳＰＩＣＥまたはその他のシミュレーション・システムを用いて行うこともできるであろう。性能の製造性能のトレードオフの例は、製造性能を大幅に改善し得る２倍の（数の）コンタクトを加える場合であるが、その場合、加えられたキャパシタンス（容量）またはトランジスタ幅のせいで、許容できないように性能を低下させることがある。性能変更計画が許容可能であると仮定すると、その変更はそのセルについて保持され（retain）／登録（register、記録、一時記憶）される（６１２）。即ち、それらは、ライブラリ要素の固定（永続的）部分になる。そうでない場合は、その変更はスクラップ（廃棄）される（６１６）。ステップ６１４は、変更リスト６３０における全ての可能性がステップ６２０において選択された全ての標準セルで考慮されるまで、図６の各ステップが繰り返されることを示している。
【００４６】
ｂ.手順ＩＩ：レイアウト操作ツールに基づく標準セルの最適化
手順ＩＩは、ステップ６７０の歩留まりおよび面積増大の推定が、複数の潜在的調整的修正に基づいて生成されたレイアウト上で実行される点を除いて、手順Ｉに類似している。
【００４７】
例えば層演算（layer arithmetic）エンジンおよび走査線ベースの制約的（constraint）グラフ最適化器（optimizer）のような、レイアウト手動ツールが、手順ＩＩで利用される。これらのツールは、多くの商業的適用例では利用可能であり、典型的にはＤＲＣおよびコンパクション（compaction、詰め込み）に使用され、例えば、Cadence Design SystemsのDracula（米国商標）、Mentor GraphicsのCalibre（米国商標）、SagantecのSiFix（米国商標）およびその他で使用される。
【００４８】
ステップ６１０において、故障メカニズム（機構）および対応する潜在的調整的行動（corrective action）のリストがコンパイル（収集編集）される。セレクタによって識別されたＮ個のセルの各々について、自動化レイアウト操作ツールは、種々の可能な順序でその調整的修正の組み合わせ（それらの全てまたは一部）に対して適用される。各組み合わせについて、相異なるトレードオフに対応するセルに対して変形（variant）が生成される。１つのセルに対して生成された１組の全ての変形は、そのセルに対する増強（改善）のスペースにおける実験の設計を構成する。また、これが繰り返されて、それぞれのセル変形の幅の増大を固定することが可能になる。
【００４９】
図２に示されているようにテスト・チップから導出されたテスト分析データを用いて、各変形の歩留まりが推定されて、１つ以上の故障モデルが構成され、最大の歩留まりを有する故障モデル、面積的に不利な条件（area penalty）の故障モデル、および面積的に不利な条件のない故障モデルが選択される。その他のものは破棄される。面積的に不利な条件の変形の歩留まりが、面積的に不利な条件のない変形と同じである（故障モデルの結果の正確さによって与えられる予め決定された許容の範囲内で同じ）場合、前者の変形も破棄される。
【００５０】
面積的に不利な条件の変形が面積的に不利な条件のないものより良好な歩留まりを有する場合は、その全てのインスタンスを変形で置換することの（インスタンス計数値のみによる）面積に与える影響が計算される。次いで、双方の変形のＧＤＷに与える影響が計算され、より高いΔＧＤＷを有するもの（変形）が使用され、その他のものが破棄される。
【００５１】
その選択された変形が、抽出されて、標準回路レベルのシミュレーションを用いて再び特徴付けられる。
【００５２】
７．ルータ最適化
図７は、ルータ最適化の例を示している（図１の１０８）。大部分の例では、図７に示されたプロセスは基礎環境においてのみ使用可能である（即ち、テープアウトの前）。ステップ７１０において、最適化を評価するために、サンプルのゲート・レベルのネットリスト（net-list：回路構成情報）が選択される。典型的には、そのネットリストは、小さい（約１ｍｍ2）一般的回路コンポーネント（例えば、乗算器（multiplier）または演算（arithmetic）論理ユニット）からのものである。オプション・リスト７２０は、集積回路の歩留まりに影響を与え得るルータ／プレーサ（placer、配置器）構成ファイルまたはルータ／プレーサ・オプション／スイッチに対する変更を含んでいる。例には、空間的余地がある場合にはヴィア（数）を２倍にし（double vias）、２倍のヴィア（数）を強制し（force）、ルータ効率トレードオフ、修正されたルータ・スペースおよび幅、修正されたＯＣＲ（over-the-cell routing：セルを超えたルーティング）、等が含まれる。
【００５３】
ステップ７３０においてそのサンプルのネットリストを配置しルーティングした後、ステップ７６０において歩留まりおよび面積の変更を予測する。それは、テスト・チップ・データの分析７４０から、現在の故障モデル７５０の中の少なくとも１つを構成して、歩留まり予測方法を用いることによって、行われる。何の修正もなく同じネットリストを配置し／ルーティングすることと比較して、歩留まり／面積が増大する場合（７７０）は、ステップ７９０においてその修正は受け入れられる（許容される）。それ以外の場合は、その修正はステップ７８０においてスクラップ（廃棄）される。７９５においてオプション・リスト中の全てのオプションが試されるまで、そのプロセスは継続する。
【００５４】
８．標準セル・ライブラリのパラメトリック歩留まり最適化
標準セル・ライブラリは、典型的には、スタンドアロン形式で最適化され、各セルは、速度（スピード）、電力消費、面積、等に対する制約に従って個々に最適化される。例えばＮＭＯＳとＰＭＯＳデバイスの幅の間の比のような、セルの幾つかのパラメータは、典型的には最適化される（ｗn／ｗp比）。これによって、しばしば、セル・パラメータが単純に直接的に選択される。例えば、最適化の主たる目的が速度である場合、その明らかな結果として駆動電流（即ち、最大値のｗn／ｗp比）が高くなることがある。しかし、共に一緒に用いられる標準セルは、スタンドアロン式の最適化において考慮されない形態で相互作用する。例えば、より高い駆動電流の結果として、入力負荷が増大し、それによって前の（previous）セルの速度を低下させることがあり、一方、より低い駆動機能（capability：能力、可能出力）は、前のセルに対する対応するより小さい負荷によって（先に）補償されるであろう。
【００５５】
パラメトリック（parametric：パラメータの、パラメータ的）歩留まり効果は、本来的に（内在的に）モデル化が困難なので、しばしば考慮されない。パラメトリック歩留まりをモデル化する問題の１つの例は、装置特性および／またはプロセス制御における変化（変更）に起因して製造プロセスの寿命期間中にパラメトリック・スプレッド（spread：展開、拡大、広がり）が変化することがあることである。そのような問題に対処するためには、図８を参照して説明するように、異なる標準セル・ライブラリ特徴付けの方法を用いてもよい。
【００５６】
技術の目標の製品が与えられると、１組のフィギュア・オブ・メリット（性能指数、示性数）（ＦＯＭ）回路が選択される（ステップ８０２）。それらの回路は、特定の技術で実現される設計のタイプを表している。例として、ディジタル回路の臨界的（重要な）パス（経路）、クロック・パス、走査パス、コア、メモリ・パス、データ・パス、およびＤＳＰモジュール、等がある。その最適化は、例えばベンチマーク（基準）のような回路を用いて実行できる。標準の応答曲面近似法（Response Surface Methodology、ＲＳＭ）フローを用いることによって（ステップ８０６）、ＦＯＭ回路のパラメトリック歩留まりは、ステップ８０４において選択された或る１組の“マクロ・パラメータ”（例えば、閾値電圧、ＮＭＯＳ／ＰＭＯＳデバイスのドレーン電流、設計パラメータ、等）の関数の形で推定される。ステップ８０８において、ＦＯＭ回路に所要のパラメトリック歩留まりを達成させる１つの範囲の値または１組の値が、例えば比ｗn／ｗpが、図９に示されているように、歩留まり影響グラフ（ＹＩＧ）を用いて決定される。それらのグラフは、プロセス・パラメータ分布の関数の形のパラメトリック歩留まりのプロットを含んでいる。標準セル・ライブラリにおけるセルについてＹＩＧを用いて、回避できないプロセス・シフトを伴うパラメトリック歩留まり変化が線引きされ（delineate、輪郭が描かれ）、それによって、そのような変化に対するセルの相対的感度（ローバスト性（robustness、丈夫さ））の推定（値）が得られる。次いで、ステップ８１０において、相異なる性能／パラメトリック歩留まり／ローバスト性のトレードオフ（得失、妥協）関係を有する相異なる変形（variant）が生成され、最適化されたセルが生成される（ステップ８１２）。
【００５７】
９．歩留まり影響グラフ
歩留まり影響グラフ（ＹＩＧ）は、ディジタル回路の性能に対するプロセス・バリエーション（変形）および設計パラメータの影響を表す。これらのモデルは、１組の電気的および物理的パラメータ（“マクロ・パラメータ”）の複数の確率密度関数（Probability Density Function）（ｐｄｆ）パラメータのいずれかに関する任意のディジタル・パス（経路）の性能（例えば速度）の統計的分布と感度（sensitivity）の双方を表している。経路遅延をタイミングの制約と比較することによって、パラメトリック制限された歩留まり（または性能制限された歩留まり）に対するマクロ・パラメータの可変性（variability）の影響も評価（assess）される。遅延の複数の関数（機能）モデルが複数のマクロ・パラメータの中の１つのマクロ・パラメータの関数として（の形で）構築され、残りの全てのマクロ・パラメータの分布が、それらの特性の次の定義を用いて、定数と仮定される。
ｇ2（ｍi，ｓR）＝１つのマクロ・パラメータｍiの平均値の関数としての最小および最大遅延。ここで、ｍiの標準偏差は一定を維持しｓRに等しいと仮定する。
ｇ3（ｍi，ｍR）＝１つのマクロ・パラメータｍiの標準偏差の関数としての最小および最大遅延。ここで、ｍiの平均値は一定を維持しｍRに等しいと仮定する。
Ｇ2（ｍi，ｓR，ｔmin, ｔmax）＝１つのマクロ・パラメータｍiの平均値の関数としての１対のタイミング制約tmin, tmaxに関する速度制限された歩留まり。ここで、ｍiの標準偏差は一定を維持しｓRに等しいと仮定する。
Ｇ3（ｍi，ｍR，ｔmin, ｔmax）＝１つのマクロ・パラメータｍiの標準偏差の関数としての１対のタイミング制約ｔmin, ｔmaxに関する速度制限された歩留まり。ここで、ｍi の平均値は一定を維持しｍRに等しいと仮定する。
【００５８】
これらのモデルは予め定められた基準分布を用い、その基準分布は、ｍiについての基準分布として定義されるその平均および標準偏差｛ｍR, ｓR（ｍi）｝で特徴付けられる。
【００５９】
図９には、歩留まり影響グラフを組み立てるための典型例の方法が示されている。その歩留まり影響グラフは、典型的には全て同時に組み立てられる。
【００６０】
１）マクロ・パラメータｍiの平均値のための（に対する）Ｎm,i個の間隔（interval：級間隔、区間、期間）を選択する（９０２）。これらの間隔は、均一に分布し（分配され）、同じ幅ｄｍiを有する。マクロ・パラメータｍiの標準偏差のための（に対する）Ｎs,i個の間隔（interval）を選択する（９０２）。これらの間隔は、均一に分布し（分配され）、全て同じ幅ｄｓ（ｍi）を有する。それらの間隔についての幅の選択の基準（criteria）は、以下で説明するように、所要のエラー（誤り）および所要の計算上のコストに応じて決まる。
【００６１】
２）相関性のない全てのパラメータＰ＝（ｐ1，ｐ2，…ｐNp）の平均値および標準偏差のスペース（空間）上で、例えばモンテカルロ実験（９０４）のような偶然性の要素（element of chance）が関係する確率的モデルを動作させる（９０６）。各反復（iteration）は、Ｐにおけるパラメータの各々についてのランダムな集合（組）（ｐ1，ｐ2，…ｐNp，ｓ（ｐ1），ｓ（ｐ2），…ｓ（ｐNp））の平均値および標準偏差値（a random set of means and standard deviation values）に対応する。各反復において、対応する全てのマクロ・パラメータ平均および標準偏差の値（ｍ1，ｍ2，…ｍNm，ｓ（ｍ1），ｓ（ｍ2），…ｓ（ｍNm））は、既知のモデルｍi＝ｍi（ｐ1，ｐ2，…ｐNp）を用いて計算される。モンテカルロ・サンプリングは、次のような条件が満たされたときに終了する（terminate）。
【００６２】
ａ）マクロ・パラメータｍiの平均（値）の各間隔（each interval）について、基準ＤｓR（ｍi）からｄｓ（ｍi）の小さい所定の割合（fraction：端数）（例えば１０％）より小さい範囲内の標準偏差（値）およびその間隔内の平均（値）を有する少なくとも１つの分布が見つかる。
【００６３】
ｂ）マクロ・パラメータｍiの標準偏差（値）の各間隔（each interval）について、基準平均（値）ＤｍiRからｄｍiの小さい所定の割合（fraction：端数）より小さい範囲内の平均（値）およびその間隔内の標準偏差（値）を有する少なくとも１つの分布が見つかる。ｄｍiの１０％を用いることを推奨する。
【００６４】
３）上述の条件（ａ）を満たす見つかった分布の各々について、第２のレベルのモンテカルロ分析を実行する（９０８）。各反復において、ｔの値を計算し、それをタイミング制約ｔmin，ｔmaxと比較する。それらの制約を満たすｔの最小および最大値は、その分布が見つかったマクロ・パラメータｍiの平均値の間隔の中心ｍiに対応するモデルｇ2についての値を与える。それらの制約を満たすサンプルの数とサンプルの合計数（総数）との間の比は、ｍiに対応するＧ2の歩留まり値である。この間隔について１つより多い（２つ以上の）サンプルが見つかった場合は、Ｇ2の最大値を有するサンプルが選択され、その他のサンプルは廃棄される。
【００６５】
４）上述の条件（ｂ）を満たす見つかった分布の各々について、第２のレベルのモンテカルロ法を実行し（９０８）、各反復において、経路遅延ｔの値を計算し、それをタイミング制約ｔmin，ｔmaxと比較する。それらの制約を満たすｔの最小および最大値は、マクロ・パラメータｍiの標準偏差の間隔の中心ｍiに対応するモデルｇ3についての値を与える。それらの制約を満たすサンプルの数とサンプルの合計数（総数）との間の比は、ｓiに対応するＧ3の歩留まり値である。この間隔について１つより多い（２つ以上の）サンプルが見つかった場合は、Ｇ3の最大値を有するサンプルが選択され、その他の全てのサンプルは廃棄される。このサンプルについての相関性のない全てのパラメータの平均値および標準偏差値が、モデルＧ3に割り当てられる。
【００６６】
５）選択されたマクロ間隔（interval）について上述の（３）および（４）において得られた結果を用いて、ＩＣ設計における関連の回路の性能は、決定（規定）することができ（９１０）、例えばセル設計の最適化に用いられる（８１０）。
【００６７】
１０．ポスト・テープアウト修正
ポスト・テープアウト・レイアウトでは、プレース（配置）／ルート・サイクルを完了しかつプレース（配置）／ルートの後にＤＲＣ／ＬＶＳ／タイミング・クロージャ（closure、収束）手順を完了した設計、を参照する。設計サイクルにおける次のステップは、ＭＤＰ（ＯＰＣ（光学的近接効果補正）、電子（Ｅ）ビーム近接効果補正、等を含み得るマスク・データ・プロセス（Mask Data Processing））と次いでマスクへの書き込みであろう。ポスト・テープアウト・レイアウト修正は、ＭＤＰフローがそのレイアウトに適用される前か、またはＭＤＰフローの幾分か／全ての部分がそのレイアウトに適用された後で、適用されてもよい。
【００６８】
特定の設計に対する検証手順／制約に応じて、ポスト・テープアウト・レイアウト修正に対する制約が存在し得る。それらの制約は、チップ・サイズ、セル階層、ポート位置、レイアウトの特定の部分（アナログ、ＲＦ、メモリ、等）を含むレイアウト・パラメータのいずれかに対する制約であり得る。
【００６９】
図１０は、集積回路の製造性能を改善するためにポスト・テープアウト修正（図１における１１０）を適用するための典型例のプロセスを示している。そのプロセスは、作成プロセスにおける現在の故障モデルを決定するか、または経験に基づいて或る故障モードが存在するものと仮定することによって、開始する（１０１０）。ポスト・テープアウト修正において対処（解決）したその故障モードは典型的にはレイアウト属性（特性）に依存する。ヴィア故障は、レイアウト属性（特性）に依存する故障の例であり、例えば、より下位の層金属の境界サイズまたは延長長さに強く依存する故障の例である。一般的な金属短絡（即ち、特定のレイアウト構成または配置に固有でない金属短絡）は、ポスト・テープアウト修正において典型的には対処（解決）された故障モードではない。
【００７０】
レイアウト属性（特性）に依存する故障モードの中のいずれの故障モードをポスト・テープアウト修正のために考慮すべきかを判定するために、その修正の歩留まり影響が決定される。第１に、関心のあるレイアウト属性が抽出される。次に、関心の対象となる利用可能な属性がステップ１０２０において識別（特定）される。ヴィアの例では、金属境界統計情報とともに単一のヴィアが抽出されてもよい。最小の境界を有する単一のヴィアの情報、並びに金属スペース設計ルールに反することなく境界をどのくらい増大させることができるかという情報を用いて、修正のために考慮すべきヴィア境界の数および位置が決定される。
【００７１】
レイアウト・エンジンを用いて、集積回路のレイアウト（１０３０）のステップ１０５０における修正を行う。レイアウト・エンジンは、レイアウト・パターンおよび形状を操作できるノーブランドの（generic）コンピュータ支援設計（ＣＡＤ）ツールである。最も柔軟（フレキシブル）で最良な結果のために、ＣＡＤツールは、特別注文（カスタム）設計されて実装されることが好ましい。
【００７２】
選択されたＩＰコンポーネントおよびレイアウトの歩留まり影響が、テスト・チップ分析（１０４０）を用いて評価される。ステップ１０６０において、境界を増大させることから増大された金属による加えられた臨界的（重要な）面積を考慮して、修正されたレイアウトが生成される。
【００７３】
プロセスのステップ１０１０〜１０６０は、推奨される全ての変更が完了するまで継続される。いったん全ての推奨された変更についてのそのレイアウトの修正が完了すると、テスト・チップ分析（１０４０）を用いて、期待される歩留まり増大がステップ１０７０において予測される（米国特許第６，４４９，７４９号参照）。その後、ステップ１０８０においてＤＲＣ／ＬＶＳ検証チェックが行われる。タイミング・クロージャ検査は、典型的にはその修正の程度に応じて実行すればよい。
【００７４】
上述の例の境界／ヴィア・トレードオフが関係するポスト・テープアウト設計最適化について、境界の増大によって金属短絡の可能性の増大がオフセット（相殺）される効果を生じる場合は、レイアウト修正が行われる。一方、歩留まり影響モデル化が、金属短絡が増大したことによる歩留まり低下が、ヴィア境界を追加することから得られる利得を上回ることを示す場合には、その境界の増大を行わないか、または提案された境界の量を、追加の歩留まりの利益が得られるまで減少させる。また、複数の属性（特性）修正の間でトレードオフ関係が生じる。例えば、金属境界を大幅に増大させるかまたは最小の境界を残しつつヴィア（数）を２倍にするのに充分なスペースが存在することがある。これらのシナリオの各々は、歩留まりモデルに組み込まれ（米国特許第６，４４９，７４９号参照）、より高い歩留まり利得を結果として生じるようなその選択肢が選択される。現在の歩留まり推定に加えて、歩留まりモデルは、将来のプロセス改善によって、そのレイアウト修正がそのプロセスの寿命期間を通して恩恵を与え続けることが保証されると仮定して構築される（２００３年９月１６日付けＰＣＴ出願ＰＣＴ／ＵＳ０３／２９７５８“Integrated Circuit Design to Optimize Manufacturability”（製造性能を最適化するための集積回路設計）参照。ここで、この文献全体を参照して組み込む。）。理想的には、全ての属性依存の故障モードは、可能であれば補正すべきである。しかし、時々、設計の制約によって、または設計変更よりもプロセス変更によって故障モードを補正すべきであるという強い信念によって、故障モードを補正しようという判断または決定を覆してしまうことがある。
【特許文献２】ＰＣＴ／ＵＳ０３／２９７５８
【００７５】
幾つかの設計ルール検査（ＤＲＣ、design rule checking）ツールおよび／または詰め込みツールを、限定された形態でレイアウト修正に用いてもよい。そのようなツールの例は、DRACULA（米国商標）、CALIBER（米国商標）等を含んでいる。例えば、ヴィア故障率が境界サイズに強く依存する場合は、そのようなツールを用いてヴィア周辺の境界を加えることができる。これは、全てのヴィアを横断する（横切る）ものであるか、または他の設計ルールに違反することなく境界を加える余地（空間）のあるヴィアのみを横断するものであってもよい。
【００７６】
ポスト・テープアウト手順を要約すると、現在のＵＬＳＩポスト・テープアウト設計に関する計算における柔軟性および効率を最大化するための設計において、歩留まりモデルを、性能制約、および最終的歩留まりの最適化のためのコスト関数とともに、全て考慮する。
【００７７】
１１．現在の故障モードおよび失敗率（故障率）の決定
図３〜８に示され上述したプロセスを用いて属性の失敗率（故障率）を決定する（求める）ためにプロセス・チップを使用することは、そのようなプロセス・チップの通常の使用と比較して、新規である。プロセス・テスト・チップは、通常、プロセス技術を開発し設計ルールを決定するために設計される。これらのプロセス・テスト・チップは、典型的には、プロセス品質の或るレベルを保証するためにプロセス・フローによってのみ駆動（操縦）される実験（装置）の設計（ＤＯＥ、Design of Experiments）を含んでいる。
【００７８】
通常のプロセス・テスト・チップの使用および設計とは対照的に、現在の故障モデルを決定するためのテスト・チップ（“故障モデル・テスト・チップ”）のＤＯＥ（米国特許第６，４４９，７４９号参照）が、設計属性および可能な設計属性修正から組み立てられる。従って、故障モデル・テスト・チップは、プロセスの問題というよりもレイアウトの問題の関数である。それら（故障モデル・テスト・チップ）は、典型的には、全ての設計レイアウト層を調査（探査）し、それを、フル（全）フロー・ビヒクル（vehicle）として全てのプロセス・ステップを通して行い、および／またはショート・フロー・ビヒクルとしてプロセス・ステップの選択された部分的について行う。それらの実験（装置）は、典型的には、所与のチップ面積領域を最も効率的に使用するように互いに上に積み重ねられる。故障モデル・テスト・チップは、特別な実験アドレス方式（スキーム）を用いて、失敗率（故障率）の明確な割り当て（指定）をも可能にする。故障モデル・テスト・チップは、プロセス修正を操縦することを意図したものではなく、むしろ、レイアウト修正による歩留まり修正を操縦することを意図したものである。それらのテスト・チップは、そのようなレイアウト修正に用いることができる設計ルールのためのより大きいプロセス・ウィンドウを調査して提供する。これは意義深いことである得る。その理由は、機能的設計ルールを用いるのは現在では一般的なプラクティスであり、例えば、最小線幅は、その近傍の線に対するスペース（そのスペース対近傍線）の関数である。そのような機能的設計ルールは、レイアウト修正に使用可能であり得る重要な自由度（latitude、許容範囲）を与える。上述のＤＯＥを用いたテスト・チップを用いて、プロセス駆動のＤＯＥよりはるかに大きい程度に、設計ルールの製造性能および設計ルール機能を評価する。設計ルールに関連する製造性能は、システム上のおよびランダムな歩留まりコンポーネント、プリント可能性および信頼性のファクタを含むが、これに限定されるものではない。
【００７９】
図２には、所与のＩＣ設計に対する結果の失敗率（故障率）を予測するための上述のテスト・チップの使用が示されている。最初に、製品設計レイアウトからの属性が分析される（２０２）。そのような属性は、ヴィアの数、ヴィアの頂部のおよびその下の金属境界の数、等であってもよい。特定の属性は、例えば、特定の属性に割り当てることができるようなどの固有のパターンを設計内において識別（特定）できるかによって、決定してもよい。また、設計ルールのマニュアルは、属性を決定するのにしばしば役立つ入力である。その理由は、設計ルールは、プロセス限界を示すだけでなく、いずれのルールが“製造困難なもの”（difficult to manufacture）であり得るかをも示すからである。設計ルールの改訂は、そのような“製造困難なもの”（hard to manufacture）の属性を決定するための特に良好なソース（供給源）である。いったん１組の属性が識別されると、テスト・チップが、実験の設計（ＤＯＥ：Design of Experiment）方法とともに代表的属性を用いて設計される（２０４）（米国特許第６，４４９，７４９号参照）。
【００８０】
１組のマスクは、テスト・チップ設計から組み立てられ（２０６）、テスト・チップは関連する製造ＩＣプロセス設備を用いて作製される（２０８）。ステップ２１０において、その作製されたチップがテストされ、その結果のデータによって、代表的な属性に関係するランダムなおよびシステム上の歩留まりコンポーネントが得られる。これらの結果を用いて、関係する故障モデル２１２を構成する。次いで、故障率モデルによって、選択された属性の失敗率（故障率）２１４を予測する能力が得られる。
【００８１】
典型例の実施形態について説明したが、本発明の精神および／または範囲から逸脱することなく種々の変形を行うことができる。従って、本発明は、図面に示され上述の説明における具体的形態に限定して解釈されるべきでない。
【図面の簡単な説明】
【００８２】
【図１】図１は、歩留まり推定および改善プロセスのコンポーネントの分類の例を示している。
【図２】図２は、テスト・チップ設計を用いて故障率を決定するためのプロセスの例を示している。
【図３】図３は、ビット・セルを最適化するためのプロセスの例を示している。
【図４】図４は、冗長性／メモリ最適化プロセスを示している。
【図５】図５は、メモリ・タイプ最適化プロセスを示している。
【図６】図６は、標準的なセル最適化プロセスを示している。
【図７】図７は、ルータ最適化プロセスの例を示している。
【図８】図８は、ＩＰコンポーネントの性能パラメータを最適化するためにパラメトリック歩留まりパラメータにアクセスするためのプロセスの例を示している。
【図９】図９は、歩留まり影響グラフ（ＹＩＧ）を作成するためのプロセスを示している。
【図１０】図１０は、ポスト・テープアウト修正を適用するためのプロセスの例を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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