(57)【要約】【課題】【解決手段】  少なくとも一つのトランジスタ（１４）と、ヒータ抵抗部分にあって前記少なくとも一つのトランジスタに隣接する少なくとも一つのヒータ抵抗器（１８）と、を半導体基板（２２）上に備える半導体デバイス。このデバイスは、少なくとも一つのトランジスタと金属接続するための接続開口を設けたシリコン基板（２２）を備える。接続開口及びヒータ抵抗部分にあるバリアー層（４２）は、拡散バリアー／ヒータ抵抗器層を提供する。バリアー層は、ＴａＮ、Ｔａ／ＴａＡｌ、ＴａＮ／ＴａＡｌ、ＴｉＷＮ、ＴａＡｌＮ、ＴｉＮ、Ｔａ（Ｎｘ，Ｏｙ）、ＷＳｉ（Ｎｘ，Ｏｙ）、ＴａＳｉ、ＴａＳｉＮ、ＷＳｉＮ及びＴａＳｉ（Ｎｘ，Ｏｙ）から成る群から選択される。導電層（４４）はバリアー層の少なくとも一部に隣接し、電源と、少なくとも一つのヒータ抵抗器と、前記少なくとも一つのトランジスタとの間の接続を提供する。この半導体デバイスでは、パターン化されてエッチングされたバリアー層がヒータ抵抗部分に存在しない。
2006512235.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つのトランジスタと、ヒータ抵抗部分にあって前記少なくとも一つのトランジスタに隣接する少なくとも一つのヒータ抵抗器と、を半導体基板上に備える半導体デバイスであって、
前記少なくとも一つのトランジスタと金属接続するための接続開口を備えるシリコン基板と、
前記接続開口及び前記ヒータ抵抗部分にあって拡散バリアー／ヒータ抵抗器層を提供するバリアー層であって、ＴａＮ、Ｔａ／ＴａＡｌ、ＴａＮ／ＴａＡｌ、ＴｉＷＮ、ＴａＡｌＮ、ＴｉＮ、Ｔａ（Ｎｘ，Ｏｙ）、ＷＳｉ（Ｎｘ，Ｏｙ）、ＴａＳｉ、ＴａＳｉＮ、ＷＳｉＮ及びＴａＳｉ（Ｎｘ，Ｏｙ）から成る群から選択されるバリアー層と、
前記バリアー層の少なくとも一部に隣接する導電層であって、電源と、前記少なくとも一つのヒータ抵抗器と、前記少なくとも一つのトランジスタとの間の接合を提供する導電層とを含み、
パターン化されてエッチングされたバリアー層が、前記ヒータ抵抗部分に存在しない半導体デバイス。
【請求項２】
前記バリアー層がＴａＮを含む、請求項１に記載の半導体デバイス。
【請求項３】
前記導電層がアルミニウムを含む、請求項２に記載の半導体デバイス。
【請求項４】
前記バリアー層が、ＴａとＴａＡｌとの複合層を含む、請求項１に記載の半導体デバイス。
【請求項５】
前記導電層がアルミニウムを含む、請求項４に記載の半導体デバイス。
【請求項６】
前記シリコン基板と前記バリアー層との間で、前記接続開口中に珪素化合物層を更に含む、請求項１に記載の半導体デバイス。
【請求項７】
プロセス段階において約４００℃を超えるプロセス温度に曝され、かつ、少なくとも一つのトランジスタと、ヒータ抵抗部分にあって前記少なくとも一つのトランジスタに隣接する少なくとも一つのヒータ抵抗器とを半導体基板上に備える半導体デバイスのスパイキングを低減する方法であって、
前記少なくとも一つのトランジスタに隣接して当該トランジスタと金属接続するための接続開口を提供する段階と、
前記接続開口及び前記ヒータ抵抗部分にあって拡散バリアー／抵抗層を堆積する段階であって、前記バリアー／抵抗層が、ＴａＮ、Ｔａ／ＴａＡｌ、ＴａＮ／ＴａＡｌ、ＴｉＷＮ、ＴａＡｌＮ、ＴｉＮ、Ｔａ（Ｎｘ，Ｏｙ）、ＷＳｉ（Ｎｘ，Ｏｙ）、ＴａＳｉ、ＴａＳｉＮ、ＷＳｉＮ及びＴａＳｉ（Ｎｘ，Ｏｙ）から成る群から選択される堆積段階と、
電源と、前記少なくとも一つのヒータ抵抗器と、前記少なくとも一つのトランジスタとの間の接合を提供するために、前記バリアー／抵抗層上に導電層を堆積する段階と、を含み、
抵抗層を堆積する前に、前記ヒータ抵抗部分のバリアー層をパターン化及びエッチングする段階が行なわれない低減方法。
【請求項８】
前記バリアー／抵抗層がＴａＮを含む、請求項７に記載の方法。
【請求項９】
前記導電層がアルミニウムを含む、請求項８に記載の方法。
【請求項１０】
前記バリアー／抵抗層が、ＴａとＴａＡｌとの複合層を含む、請求項７に記載の方法。
【請求項１１】
前記導電層がアルミニウムを含む、請求項１０に記載の方法。
【請求項１２】
前記拡散バリアー／抵抗層を堆積する前に前記接続開口中に珪素化合物層を形成するために、前記接続開口中に耐熱性金属を堆積させ、前記半導体デバイスを焼成することを更に含む、請求項７に記載の方法。
【請求項１３】
請求項７の方法によって製造されるインクジェット・プリントヘッド・ヒータチップ。
【請求項１４】
少なくとも一つのトランジスタと、ヒータ抵抗部分にあって前記少なくとも一つのトランジスタに隣接する少なくとも一つのヒータ抵抗器と、をシリコン半導体基板上に備えるプリントヘッド・ヒータチップであって、前記デバイスが、
前記少なくとも一つのトランジスタと金属接続するための接続開口と、
前記接続開口及び前記ヒータ抵抗部分にあって拡散バリアー／ヒータ抵抗器層を提供するバリアー層であって、ＴａＮ、Ｔａ／ＴａＡｌ、ＴａＮ／ＴａＡｌ、ＴｉＷＮ、ＴａＡｌＮ、ＴｉＮ、Ｔａ（Ｎｘ，Ｏｙ）、ＷＳｉ（Ｎｘ，Ｏｙ）、ＴａＳｉ、ＴａＳｉＮ、ＷＳｉＮ及びＴａＳｉ（Ｎｘ，Ｏｙ）から成る群から選択されるバリアー層と、
前記バリアー層の少なくとも一部に隣接する導電層であって、電源と、前記少なくとも一つのヒータ抵抗器と、前記少なくとも一つのトランジスタとの間の接合を提供する導電層とを含み、
抵抗層を堆積する前に、前記ヒータ抵抗部分の前記バリアー層をパターン化及びエッチングする段階が行なわれないヒータチップ。
【請求項１５】
前記バリアー層がＴａＮを含む、請求項１４に記載のプリントヘッド・ヒータチップ。
【請求項１６】
前記導電層がアルミニウムを含む、請求項１５に記載のプリントヘッド・ヒータチップ。
【請求項１７】
前記バリアー層が、ＴａとＴａＡｌとの複合層を含む、請求項１４に記載のプリントヘッド・ヒータチップ。
【請求項１８】
前記導電層がアルミニウムを含む、請求項１７に記載のプリントヘッド・ヒータチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、拡散バリアー層及びその製造方法に関し、特に、アルミニウムの金属被覆層を備えるインクジェット・プリントヘッドに用いられるようなミクロ−電子的な流体噴射デバイスに関する。
【背景技術】
【０００２】
発明の背景
トランジスタデバイスを備える半導体チップにおいて、金属層は、デバイスの異なる構成要素を電気的に相互に接続するように機能する。このような金属層は、通常、この金属層をトランジスタデバイスや他の金属層、配線に接続するコンタクトを含む。アルミニウムは比較的廉価で取扱い易いことから、長い間、金属接続層を形成するのに好適な材料であった。
【０００３】
残念なことに、シリコンで作られる半導体チップに形成されるデバイスが製造される間に約４００℃を超える温度に曝されると、アルミニウムの接続層とこのデバイスとの間でしばしば問題が生じる。例えば、アルミニウムをシリコン表面に堆積すると、これら二つの材料が界面においてある程度混ざり合う傾向がある。図１のアルミニウムシリコン相図に示すように、被覆温度が増加するにつれアルミニウム中におけるシリコンの溶解度も増加し、約５００℃において約１重量％に達する。約５００℃では、溶解度を満たすためにシリコンはアルミニウム中に容易に拡散する。シリコン基板からのシリコンの減損分は、基板の窪みに残される。同様に、その後の堆積プロセス又は熱処理プロセス中に、アルミニウムがシリコン基板内に逆−拡散する。非常に少量ではあるがアルミニウムがシリコンに溶解するので、拡散したアルミニウムはシリコンの減損部又は窪みを充填し、アルミニウムフィラメントを形成する。アルミニウムがシリコン内に拡散する条件は、“スパイキング（ｓｐｉｋｉｎｇ）”として知られる。拡散したアルミニウムがシリコンデバイスの能動領域を介してスパイキング（移動）すると、このスパイキングによってデバイス中に短い回路が形成される。アルミニウムのスパイクによって、逆−バイアスされた接合が短絡され、デバイスにおいて短い又は過度の漏電が引き起こされる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
アルミニウム接合によるスパイキングの問題を低減又は回避するためには、アルミニウム中へのシリコンの拡散、ならびに、この逆の拡散を最小限にする必要がある。拡散バリアー層は、シリコンとアルミニウムの相互の相への拡散を低減するために通常用いられる。しかしながら、拡散バリアー層を設けるには、この層をパターン化及びエッチングするための複数の処理段階が必要となり、ミクロ−電子デバイスの製造コストがかなり増加する。拡散バリアー層は一般に高導電性であるため、半導体基板上に堆積された抵抗器のような他のデバイス間の短絡を防止するために、抵抗層を堆積する前にエッチングしなければならない。このように、半導体チップの製造に必要なプロセス段階の数を増加することなく、半導体チップの製造プロセスにおけるアルミニウムとシリコンとの間の拡散によって引き起こされるスパイキングを低減するための改善された技術及びプロセスが必要とされている。
【課題を解決するための手段】
【０００５】
発明の概要
前述の及び他の目的及び利点に関し、本発明は、少なくとも一つのトランジスタと、ヒータ抵抗部分にあって前記少なくとも一つのトランジスタに隣接する少なくとも一つのヒータ抵抗器と、を半導体基板上に備える半導体デバイスを提供する。このデバイスは、前記少なくとも一つのトランジスタと金属接続するための接続開口を有するシリコン基板を備える。前記接続開口に隣接してバリアー層が存在し、このバリアー層は、拡散バリアー／ヒータ抵抗器層を提供する。バリアー層は、ＴａＮ、Ｔａ／ＴａＡｌ、ＴａＮ／ＴａＡｌ、ＴｉＷＮ、ＴａＡｌＮ、ＴｉＮ、Ｔａ（Ｎｘ，Ｏｙ）、ＷＳｉ（Ｎｘ，Ｏｙ）、ＴａＳｉ、ＴａＳｉＮ、ＷＳｉＮ及びＴａＳｉ（Ｎｘ，Ｏｙ）から成る群から選択される。バリアー層の少なくとも一部に隣接して導電層が存在し、この導電層は、電源と、前記少なくとも一つのヒータ抵抗器と、前記少なくとも一つのトランジスタとの間の接続を提供する。この半導体デバイスでは、パターン化されてエッチングされるバリアー層が、前記ヒータ抵抗部分に存在していない。
【０００６】
他の特徴において、本発明は、プロセス段階において約４００℃を超えるプロセス温度に曝され、かつ、少なくとも一つのトランジスタと、ヒータ抵抗部分にあって前記少なくとも一つのトランジスタに隣接する少なくとも一つのヒータ抵抗器とを半導体基板上に備える半導体デバイスのスパイキングを低減する方法を提供する。この方法は、前記少なくとも一つのトランジスタに隣接して当該トランジスタと金属接続するための接続開口を提供する段階を含む。拡散バリアー／抵抗層が、前記接続開口及び前記ヒータ抵抗部分に堆積される。前記バリアー／抵抗層は、ＴａＮ、Ｔａ／ＴａＡｌ、ＴａＮ／ＴａＡｌ、ＴｉＷＮ、ＴａＡｌＮ、ＴｉＮ、Ｔａ（Ｎｘ，Ｏｙ）、ＷＳｉ（Ｎｘ，Ｏｙ）、ＴａＳｉ、ＴａＳｉＮ、ＷＳｉＮ及びＴａＳｉ（Ｎｘ，Ｏｙ）から成る群から選択される。電源と、前記少なくとも一つのヒータ抵抗器と、前記少なくとも一つのトランジスタとの間の接続を提供するために、前記バリアー／抵抗層上に導電層が堆積される。この方法によれば、抵抗層を堆積する前に、前記ヒータ抵抗部分のバリアー層をパターン化及びエッチングする段階が行なわれない。
【発明の効果】
【０００７】
本発明の利点は、分離した拡散バリアー層と抵抗層を必要性とすることなく、接合によるスパイキングに対する改善された抵抗性を有する、一つ以上のトランジスタとヒータ抵抗器を備えるプリントヘッド・ヒータチップのような半導体デバイスを提供することである。例えば、ＴｉＷのような従来の拡散バリアー層は導電性過ぎるので、抵抗層として用いることができない。したがって、好ましくは、ＴｉＷ層はエッチング段階においてインクジェット・ヒータチップのヒータ抵抗部分から除去される。ＴｉＷ層の除去後に、別個のヒータ抵抗器層がチップ表面に堆積され、続いて導電層が堆積される。拡散バリアー層又は複合拡散バリアー層は、抵抗性材料から選択され又はこれを含むので、本発明によれば、ヒータ抵抗層を堆積する前におけるヒータ抵抗部分の拡散バリアー層のエッチング段階が省略される。本発明は、特に、少なくとも一つのトランジスタとこれに隣接するヒータ抵抗器を備える半導体デバイスに応用可能であり、このデバイスは、半導体デバイスを製造するプロセス段階において約４００℃を超える温度変動に曝される。
【０００８】
本発明の更なる利点は、図面と共に考察した際に、好適な実施態様の詳細な説明を参照することによって明らかになるであろう。ここで、幾つかの図面において、同様の参照文字は、同様の又は類似の要素を示す。
【発明を実施するための最良の形態】
【０００９】
発明の詳細な説明
図２及び３を参照するに、本発明は、少なくとも一つのトランジスタ１４と、この少なくとも一つのトランジスタ１４に隣接する少なくとも一つのヒータ抵抗器１８とを有する半導体デバイス１０、１２を提供する。デバイス１０のような各半導体デバイスは、好ましくはシリコンの基板２２を好適に備える。エピタキシャルシリコン層２４が、デバイス１０の基板２２とデバイス層との間に設けられる。半導体デバイス１０の部分２６は、厚みのあるＮ型ドープ源である。部分２８及び３０は、トランジスタ１４のようなトランジスタデバイスのＮ型ドープ及びＰ型ドープされたソースとドレインである。部分２９は、トランジスタ１４の僅かにドープされたドレインである。珪素化合物層３２は、接合口３４の各々に任意的に設けられる。
【００１０】
図２において、複合バリア／抵抗層３８／４０を含むバリア層３６が設けられる。図３において、バリアー層４２は単一の材料層である。バリアー層３６及び４２の詳細は、下記に記載される。導電層４４が、抵抗層４０（図２）又は４２（図３）の上に堆積され、接合口内での金属接合を形成するため、ならびに、ヒータ抵抗器１８への電源と接地の結合を形成するためにエッチングされる。次いで、デバイス１０上に個々のヒータ抵抗器を形成するために、バリア／抵抗層３８／４０がエッチングされる。これに代わって、導電層４４を堆積、エッチングする前に、又は、導電層４４をエッチングするのと同時に、バリア／抵抗層３８／４０がエッチングされてもよい。しかしながら、バリア／抵抗層３８／４０は、ヒータ抵抗器１８を提供するヒータ抵抗部分からエッチングによって除去されない。半導体デバイス１０、１２における他の層は、熱成長酸化層４６、非ドープシリコン酸化層４８、ドープされたシリコン酸化層５０、ならびに、リンがドープされたスピンオングラス層５２のような一般的な層である。下記において更に詳細に説明するように、別個に堆積してフォトエッチングした拡散バリア層は必要ない。
【００１１】
図４Ａ〜４Ｆを参照するに、別個に堆積してフォトエッチングした拡散バリア層を含むプロセスが記載される。このプロセスの第１段階では、導電性金属を用いてトランジスタデバイス１４のソースとドレインの連結を提供するために、トランジスタデバイス１４を含むシリコンベースの半導体基板５４において接続開口３４がエッチングされる（図４Ａ）。図４Ａ〜４Ｆにおける拡散バリアー層までの材料層は、上記図２において説明したものと同じである。任意的に、接続開口３４内に金属−珪素化合物層３２を形成するために、薄い金属層が接続開口３４内に堆積され、高温で、好ましくは約６００℃〜約７００℃の範囲で焼成される。薄い金属層は、チタニウム又は白金から選択してもよい（図４Ｂ）。珪素化合物層３２を形成後に、化学エッチング液を使用して接続開口３４から未反応金属が除去される。
【００１２】
図４Ｃに示すように、チタニウム−タングステン（ＴｉＷ）合金のような一般的な拡散バリアー材料５６が、基板５４の表面全体にわたって堆積される。拡散バリアー材料５６を堆積する一般的な方法は、マグネトロンスパッタリングである。図４Ｃに示すように、フォトマスク形状を形成するために、フォトレジスト材料５８も基板５４の表面全体にわたって堆積され、パターン化され、かつ現像される。図４Ｄに示すように、基板５４の部分６０及び６２をパターン化してバリアー材料５６の一部をエッチング除去した後に、フォトレジスト材料５８が除去される。部分６０及び／又は部分６２は、トランジスタ１４に隣接するヒータ抵抗器１８のための場所を提供する。
【００１３】
次いで、抵抗層６４を形成するために、基板５４の表面に抵抗材料が堆積される（図４Ｅ）。抵抗材料は、好ましくは一般的なマグネトロンスパッタリング技術によって堆積される。図４Ｆに示すように、抵抗層６４の堆積後に、抵抗部分６０にある少なくとも一つの抵抗器１８との接合を形成するために、導電層６６が基板５４の表面に堆積されてエッチングされる。最後に、個々のヒータ抵抗器１８を形成するために、抵抗層６４がエッチングされる。上述のように、個々のヒータ抵抗器１８を形成するために、導電層６６を堆積、エッチングする前に、或いは、導電層６６をエッチングするのと同時に、抵抗層６４をエッチングしてもよい。
【００１４】
図５Ａ〜５Ｃを参照して、本発明の利点を説明する。図４Ａ及び４Ｂについて上述したように、少なくとも一つのトランジスタデバイスを備える半導体基板６８が提供される。トランジスタデバイス１４は、好ましくはＣＭＯＳトランジスタデバイスである。前述のように、接続開口３４が基板６８に形成され、珪素化合物層３２を任意的に設けるために、薄い金属層が接続開口３４内に堆積され焼成される。前述のように、化学エッチング液を用いて未反応金属が接続開口３４から除去される。任意的な珪素化合物層３２を形成するのに好ましい材料は、チタニウム及び白金から選択される。
【００１５】
次いで、拡散バリアー層７０が、好ましくはマグネトロンスパッタリング又は反応性スパッタリングによって、基板６８の最上層５２上に堆積される（図５Ｂ）。拡散バリアー層７０は、ＴａＮ、ＴｉＷＮ、ＴａＡｌＮ、ＴｉＮ、Ｔａ（Ｎｘ，Ｏｙ）、ＷＳｉ（Ｎｘ，Ｏｙ）、ＴａＳｉ、ＴａＳｉＮ、ＷＳｉＮ及びＴａＳｉ（Ｎｘ，Ｏｙ）から成る群から選択される単一層によって形成されてもよい。拡散バリアー層７０としてタンタル（Ｔａ）が用いられる場合は、複合バリアー／抵抗層３６を形成するために（図２）、好ましくはＴａＡｌを用いた抵抗層４０（図２）がバリアー層７０上に堆積される。複合バリアー／抵抗層Ｔａ／ＴａＡｌは、好ましくはマグネトロンスパッタリングによって順次堆積される。バリアー層７０又は複合バリアー層３６は、好ましくは約８００〜約１２００オングストロームの範囲の厚さを有する。バリアー層７０又は複合バリアー層３６は、個々のヒータ抵抗器１８を形成するためにこの段階でエッチングされてもよく、或いは、バリアー層７０又は複合バリアー層３６上に堆積された導電層４４がエッチングされる間又はそのエッチングの後にエッチングされてもよい。
【００１６】
最後に、導電層４４（図５Ｃ）が、マグネトロンスパッタリングによってバリアー層７０又は複合バリアー抵抗層３６上に堆積される。導電層４４の厚さは、好ましくは約４０００〜約６０００オングストロームの範囲である。次いで、導電体７４と７６との間で抵抗層７０又は４０を露出することによって（図２）一つ以上のヒータ抵抗器１８との接合を形成するために、導電層４４はフォトエッチングされる。個々のヒータ抵抗器１８を形成するために、導電層４４を堆積する前に、或いは、導電層４４をエッチングする間又はそのエッチング後に、バリアー層７０又は複合層３６をエッチングしてもよい。個々のヒータ抵抗器１８を形成するために、バリアー層７０又は複合層３６は、好ましくは、導電層４４を堆積、エッチング後にエッチングされる。
【００１７】
このように、本発明は、抵抗層６４（図４Ｅ）と導電層４４（図４Ｆ）を半導体チップ１０又は１２上に堆積する前における、フォトレジスト層の堆積、フォトレジスト層の現像及びバリアー層のエッチングからなる段階を省略することができる。ヒータチップの組み立てプロセスにおける少なくとも一つのマスキング及びエッチング段階を省略することにより、組み立てコスト、必要な設備投資、ならびに、隣接するトランジスタとヒータ抵抗器を備えるこのようなチップを製造するサイクル時間が相当低減される。
【００１８】
少なくとも一つのトランジスタ１４及び少なくとも一つの抵抗器１８を備える、本発明による半導体デバイス１０、１２は、広範で多用な用途に用いられる。このようなデバイス１０、１２の好適な用途は、インクジェット・プリントヘッドのヒータチップである。
【００１９】
本発明の説明及び添付図面から、本発明の実施態様においてその修正及び変更が可能であることが企図され、かつ明らかであろう。したがって、前述の説明及び添付図面は好適な実施態様を例示するためのものであり、これらに限定されるものでないこと、更に、本発明の真の意図及び範囲は、添付の特許請求の範囲を参照することにより決定されることが明らかである。
【図面の簡単な説明】
【００２０】
【図１】図１は、従来における、摂氏温度に対する重量パーセントのシリコン濃度を示すシリコン／アルミニウムの相図である。
【図２】図２は、バリアー層、少なくとも一つのトランジスタ、及び少なくとも一つのヒータ抵抗器を備える本発明に係る半導体デバイスを非実寸法で示す断面図である。
【図３】図３は、バリアー層、少なくとも一つのトランジスタ、及び少なくとも一つのヒータ抵抗器を備える本発明の他の実施態様に係る半導体デバイスを非実寸法で示す断面図である。
【図４Ａ】図４Ａは、従来の拡散バリアー層を備える半導体デバイスの製造段階を非実寸法で示す断面図である。
【図４Ｂ】図４Ｂは、従来の拡散バリアー層を備える半導体デバイスの製造段階を非実寸法で示す断面図である。
【図４Ｃ】図４Ｃは、従来の拡散バリアー層を備える半導体デバイスの製造段階を非実寸法で示す断面図である。
【図４Ｄ】図４Ｄは、従来の拡散バリアー層を備える半導体デバイスの製造段階を非実寸法で示す断面図である。
【図４Ｅ】図４Ｅは、従来の拡散バリアー層を備える半導体デバイスの製造段階を非実寸法で示す断面図である。
【図４Ｆ】図４Ｆは、従来の拡散バリアー層を備える半導体デバイスの製造段階を非実寸法で示す断面図である。
【図５Ａ】図５Ａは、本発明に係る拡散バリアー層を備える半導体デバイスの製造段階を非実寸法で示す断面図である。
【図５Ｂ】図５Ｂは、本発明に係る拡散バリアー層を備える半導体デバイスの製造段階を非実寸法で示す断面図である。
【図５Ｃ】図５Ｃは、本発明に係る拡散バリアー層を備える半導体デバイスの製造段階を非実寸法で示す断面図である。
【図１】
2006512235.tif 000003
【図２】
2006512235.tif 000004
【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
2006512235.tif 000008
【図４Ｄ】
2006512235.tif 000009
【図４Ｅ】
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【図４Ｆ】
2006512235.tif 000011
【図５Ａ】
2006512235.tif 000012
【図５Ｂ】
2006512235.tif 000013
【図５Ｃ】
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【手続補正書】
【提出日】平成17年8月29日(2005.8.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも一つのトランジスタと、ヒータ抵抗部分にあって前記少なくとも一つのトランジスタに隣接する少なくとも一つのヒータ抵抗器と、を半導体基板上に備える半導体デバイスであって、
前記少なくとも一つのトランジスタと金属接続するための接続開口を備えるシリコン基板と、
前記接続開口及び前記ヒータ抵抗部分にあって拡散バリアー／ヒータ抵抗器層を提供するバリアー層であって、ＴａＮ、Ｔａ／ＴａＡｌ、ＴａＮ／ＴａＡｌ、ＴｉＷＮ、ＴａＡｌＮ、ＴｉＮ、Ｔａ（Ｎｘ，Ｏｙ）、ＷＳｉ（Ｎｘ，Ｏｙ）、ＴａＳｉ、ＴａＳｉＮ、ＷＳｉＮ及びＴａＳｉ（Ｎｘ，Ｏｙ）から成る群から選択されるバリアー層と、
前記バリアー層の少なくとも一部に隣接する導電層であって、電源と、前記少なくとも一つのヒータ抵抗器と、前記少なくとも一つのトランジスタとの間の接合を提供する導電層とを含み、
パターン化されてエッチングされたバリアー層が、前記ヒータ抵抗部分に存在しない半導体デバイス。
【請求項２】
前記バリアー層がＴａＮを含む、請求項１に記載の半導体デバイス。
【請求項３】
前記導電層がアルミニウムを含む、請求項２に記載の半導体デバイス。
【請求項４】
前記バリアー層が、ＴａとＴａＡｌとの複合層を含む、請求項１に記載の半導体デバイス。
【請求項５】
前記導電層がアルミニウムを含む、請求項４に記載の半導体デバイス。
【請求項６】
前記シリコン基板と前記バリアー層との間で、前記接続開口中に珪素化合物層を更に含む、請求項１に記載の半導体デバイス。
【請求項７】
プロセス段階において約４００℃を超えるプロセス温度に曝され、かつ、少なくとも一つのトランジスタと、ヒータ抵抗部分にあって前記少なくとも一つのトランジスタに隣接する少なくとも一つのヒータ抵抗器とを半導体基板上に備える半導体デバイスのスパイキングを低減する方法であって、
前記少なくとも一つのトランジスタに隣接して当該トランジスタと金属接続するための接続開口を提供する段階と、
前記接続開口及び前記ヒータ抵抗部分にあって拡散バリアー／抵抗層を堆積する段階であって、前記バリアー／抵抗層が、ＴａＮ、Ｔａ／ＴａＡｌ、ＴａＮ／ＴａＡｌ、ＴｉＷＮ、ＴａＡｌＮ、ＴｉＮ、Ｔａ（Ｎｘ，Ｏｙ）、ＷＳｉ（Ｎｘ，Ｏｙ）、ＴａＳｉ、ＴａＳｉＮ、ＷＳｉＮ及びＴａＳｉ（Ｎｘ，Ｏｙ）から成る群から選択される堆積段階と、
電源と、前記少なくとも一つのヒータ抵抗器と、前記少なくとも一つのトランジスタとの間の接合を提供するために、前記バリアー／抵抗層上に導電層を堆積する段階と、を含み、
抵抗層を堆積する前に、前記ヒータ抵抗部分のバリアー層をパターン化及びエッチングする段階が行なわれない低減方法。
【請求項８】
前記バリアー／抵抗層がＴａＮを含む、請求項７に記載の方法。
【請求項９】
前記導電層がアルミニウムを含む、請求項８に記載の方法。
【請求項１０】
前記バリアー／抵抗層が、ＴａとＴａＡｌとの複合層を含む、請求項７に記載の方法。
【請求項１１】
前記導電層がアルミニウムを含む、請求項１０に記載の方法。
【請求項１２】
前記拡散バリアー／抵抗層を堆積する前に前記接続開口中に珪素化合物層を形成するために、前記接続開口中に耐熱性金属を堆積させ、前記半導体デバイスを焼成することを更に含む、請求項７に記載の方法。
【請求項１３】
請求項７の方法によって製造されるインクジェット・プリントヘッド・ヒータチップ。
【請求項１４】
少なくとも一つのトランジスタと、ヒータ抵抗部分にあって前記少なくとも一つのトランジスタに隣接する少なくとも一つのヒータ抵抗器と、をシリコン半導体基板上に備えるプリントヘッド・ヒータチップであって、前記デバイスが、
前記少なくとも一つのトランジスタと金属接続するための接続開口と、
前記接続開口及び前記ヒータ抵抗部分にあって拡散バリアー／ヒータ抵抗器層を提供するバリアー層であって、ＴａＮ、Ｔａ／ＴａＡｌ、ＴａＮ／ＴａＡｌ、ＴｉＷＮ、ＴａＡｌＮ、ＴｉＮ、Ｔａ（Ｎｘ，Ｏｙ）、ＷＳｉ（Ｎｘ，Ｏｙ）、ＴａＳｉ、ＴａＳｉＮ、ＷＳｉＮ及びＴａＳｉ（Ｎｘ，Ｏｙ）から成る群から選択されるバリアー層と、
前記バリアー層の少なくとも一部に隣接する導電層であって、電源と、前記少なくとも一つのヒータ抵抗器と、前記少なくとも一つのトランジスタとの間の接合を提供する導電層とを含み、
パターン化されてエッチングされたバリアー層が、前記ヒータ抵抗部分に存在しないヒータチップ。
【請求項１５】
前記バリアー層がＴａＮを含む、請求項１４に記載のプリントヘッド・ヒータチップ。
【請求項１６】
前記導電層がアルミニウムを含む、請求項１５に記載のプリントヘッド・ヒータチップ。
【請求項１７】
前記バリアー層が、ＴａとＴａＡｌとの複合層を含む、請求項１４に記載のプリントヘッド・ヒータチップ。
【請求項１８】
前記導電層がアルミニウムを含む、請求項１７に記載のプリントヘッド・ヒータチップ。
【請求項１９】
前記シリコン基板と前記バリアー層との間で、前記接続開口中に珪素化合物層を更に含む、請求項１４に記載のプリントヘッド・ヒータチップ。
【請求項２０】
少なくとも一つのトランジスタと、ヒータ抵抗部分にあって前記少なくとも一つのトランジスタに隣接する少なくとも一つのヒータ抵抗器と、を備えるシリコン半導体基板を含むインクジェット・プリントヘッドの製造方法であって、
前記少なくとも一つのトランジスタに隣接して当該トランジスタと金属接続するための接続開口を提供する段階と、
前記接続開口及び前記ヒータ抵抗部分にあって拡散バリアー／抵抗層を堆積する段階であって、前記バリアー／抵抗層が、ＴａＮ、Ｔａ／ＴａＡｌ、ＴａＮ／ＴａＡｌ、ＴｉＷＮ、ＴａＡｌＮ、ＴｉＮ、Ｔａ（Ｎｘ，Ｏｙ）、ＷＳｉ（Ｎｘ，Ｏｙ）、ＴａＳｉ、ＴａＳｉＮ、ＷＳｉＮ及びＴａＳｉ（Ｎｘ，Ｏｙ）から成る群から選択される堆積段階と、
電源と、前記少なくとも一つのヒータ抵抗器と、前記少なくとも一つのトランジスタとの間の接合を提供するために、前記バリアー／抵抗層上に導電層を堆積する段階と、を含み、
抵抗層を堆積する前に、前記ヒータ抵抗部分のバリアー層をパターン化及びエッチングする段階が行なわれず、かつ、使用に際して、プリントヘッドが、そのプロセス段階において約４００℃を超える温度に曝されるにも拘わらず、低減したスパイキング能を示す製造方法。
【請求項２１】
前記バリアー／抵抗層がＴａＮを含む、請求項２０に記載のプリントヘッド。
【請求項２２】
前記導電層がアルミニウムを含む、請求項２１に記載のプリントヘッド。
【請求項２３】
前記バリアー／抵抗層が、ＴａとＴａＡｌとの複合層を含む、請求項２０に記載のプリントヘッド。
【請求項２４】
前記導電層がアルミニウムを含む、請求項２３に記載のプリントヘッド。
【請求項２５】
前記基板と前記バリアー／抵抗層との間で、前記接続開口中に珪素化合物層を更に含む、請求項２０に記載のプリントヘッド。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2006512235.tif 000015
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４Ａ
【補正方法】変更
【補正の内容】
【図４Ａ】
2006512235.tif 000016
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４Ｂ
【補正方法】変更
【補正の内容】
【図４Ｂ】
2006512235.tif 000017
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図４Ｃ
【補正方法】変更
【補正の内容】
【図４Ｃ】
2006512235.tif 000018
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図４Ｄ
【補正方法】変更
【補正の内容】
【図４Ｄ】
2006512235.tif 000019
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図４Ｅ
【補正方法】変更
【補正の内容】
【図４Ｅ】
2006512235.tif 000020
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図４Ｆ
【補正方法】変更
【補正の内容】
【図４Ｆ】
2006512235.tif 000021
【国際調査報告】
2006512235.tif 000022