(57)【要約】  電圧パルスの印加によって抵抗が変化する可変抵抗素子(１)を選択トランジスタの選択によって破線の経路に消去パルスを印加し素子を低抵抗状態にする構成を採用し、破線の経路中に消去パルス制限抵抗(２)が挿入されており、前記選択トランジスタの全オン抵抗と消去パルス制限抵抗(２)の抵抗値(Ｒｅ)と経路中の配線抵抗との和である第１の抵抗値が、可変抵抗素子(１)に用いられている薄膜材料のバルク抵抗値以上となるように前記Ｒｅを設定することで、前記可変抵抗素子(１)が安定な抵抗変化に復帰できないようなバルク抵抗値まで低下することを防止する。
2007145295.tif 000002
【特許請求の範囲】
【請求項１】
可変抵抗素子と、
前記可変抵抗素子に加わる電力を所定の値以下に制限する電力抑制手段とを備え、
前記可変抵抗素子は、
シート抵抗率(ρ)かつ膜厚(ｌ)の抵抗変化膜材料が面積(Ｓ)の電極材料に挟まれた構造であり、ρ×ｌ÷Ｓで算出される抵抗値を素子バルク抵抗値(Ｒbulk)としたときに、電気的な刺激により抵抗が前記素子バルク抵抗値(Ｒbulk)より大きな抵抗値領域で変化することによって情報を記憶可能であり、
前記電力抑制手段は、
前記可変抵抗素子に記憶されたデータを消去するために前記可変抵抗素子を高抵抗状態から低抵抗状態に変化させる所定の電圧振幅(Ｖ)の消去パルスを印加したときに前記可変抵抗素子で消費される電力をＶ×Ｖ÷Ｒbulkの１/４以下の電力になるよう抑制して前記可変抵抗素子に加える、
ことを特徴とした不揮発性メモリ装置。
【請求項２】
メモリセルを備えた不揮発性メモリ装置であって、
前記メモリセルは、
請求項１記載の可変抵抗素子と、
前記可変抵抗素子を選択するためのスイッチ素子であって所定のオン抵抗を有する第１の選択スイッチ素子とを含み、
前記可変抵抗素子および前記第１の選択スイッチ素子は、第１のノードと第２のノードとの間に直列に接続されており、
前記不揮発性メモリ装置はさらに、
前記可変抵抗素子に記憶されたデータを消去するために前記可変抵抗素子を高抵抗状態から低抵抗状態に変化させる所定の電圧振幅の消去パルスを第３ノードと第４のノードとの間に印加する消去パルス駆動手段と、
前記第３のノードと第５のノードとの間に接続され、前記可変抵抗素子に流れる電圧・電流を抑制するためのゼロΩ以上の消去パルス制限抵抗素子と、
前記可変抵抗素子に前記消去パルスを印加する際に前記第１のノードと前記第５のノードとを接続し前記第２のノードと前記第４のノードとを接続する、所定のオン抵抗をもった第２の選択スイッチ素子とを備え、
前記第１の選択スイッチ素子のオン抵抗と、前記第２の選択スイッチ素子のオン抵抗と、前記消去パルス制限抵抗素子の抵抗値と、前記消去パルスを前記可変抵抗素子に印加するための配線経路の配線抵抗との和を第１の抵抗値としたときに、前記第１の抵抗値が前記素子バルク抵抗値(Ｒbulk)以上となるように前記消去パルス制限抵抗素子の抵抗値が決定される、
とを特徴とした不揮発性メモリ装置。
【請求項３】
請求項２において、
前記不揮発性メモリ装置は、前記メモリセルを複数備えており、
前記複数のメモリセルの第１のノードは互いに共通接続されており、
前記第２の選択スイッチ素子は、
前記複数のメモリセルのうち選択された１つに前記消去パルスを印加する際に前記複数のメモリセルのなかから１つのメモリセルを選択するとともに、選択されたメモリセルの第２のノードと前記第４のノードとを接続しかつ前記共通接続された第１のノードと前記第５のノードとを接続する、
ことを特徴とした不揮発性メモリ装置。
【請求項４】
請求項３において、
前記消去パルス制限抵抗素子は、
前記複数のメモリセルのうち前記消去パルスを印加するメモリセルに応じて抵抗値を調整可能な可変抵抗素子である、
ことを特徴とした不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気抵抗が変化する可変抵抗素子を用いて電気的にデータの書き込み／消去が可能なメモリセルを有する不揮発性メモリに関し、さらに、前記メモリセルが複数個配列されたメモリセルアレイを有する不揮発性メモリ装置に関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、携帯電話機やデジタルカメラなどの携帯機器に広く搭載され、急速に利用が拡大している。そして近年、音声データや画像データが取り扱われる機会が増加し、これまで以上に大容量で且つ高速に動作する不揮発性メモリ装置が強く要望され始めている。また、携帯機器用途であるため低消費電力への要求もさらに強まっている。【０００３】
このような背景のもと現在の不揮発性メモリ装置は、フローティングゲートに蓄積する電荷を制御してデータの記憶を行うフラッシュメモリが主流である。このフラッシュメモリはフローティングゲートに高電界で電荷を蓄積する構造であるので、セル構造が複雑で高集積化を行う上で障害が多い。さらに書き換えのために必ず所定のブロックを一括消去する必要があり、書き換えのためには非常に長い時間を要し、高速化にも限界があった。【０００４】
これらの問題を解決する次世代の不揮発性メモリ装置として、電気抵抗の変化によって情報を記録する可変抵抗素子を用いたものがあげられる。可変抵抗素子を利用した不揮発性メモリとしては、MRAM(Magnetic RAM)や、OUM(Ovonic Unified Memory)や、RRAM(Resistance control nonvolatile RAM)などが提案されている。【０００５】
特にRRAM素子の制御方法の一例については、特開2004-185756号公報(特許文献１)に開示されており、図９を用いて説明する。【０００６】
図９(ａ)〜(ｃ)はメモリセルの制御方法を示す図である。いずれの場合もワード線には高レベルのオン電圧が印加されており選択トランジスタＴ１はオン状態になっている。【０００７】
図９(ａ)は、書き込み動作を行うときの電圧パルスの印加状態を示す図である。ソース線を０Ｖに設定し、ビット線に所定の書き込み電圧振幅の正極性の書き込みパルスを印加して可変抵抗素子１に所望のデータを書き込む。多値情報を可変抵抗素子１へ書き込む場合は、書き込みパルスの電圧振幅を書き込むデータ数に応じたレベルに設定する。例えば４値データを１つの可変抵抗素子１に書き込む場合には、各書き込みデータに対応して決定される所定の４つの電圧振幅の内の１つを選択して書き込み動作を行う。また、書き込みパルス幅は、素子に応じた適切な幅が選択される。【０００８】
図９(ｂ)は、消去動作を行うときの電圧パルスの印加状態を示す図である。消去時は、ビット線に０Ｖを印加し、ソース線に消去電圧振幅の正極性の消去パルスを印加する。消去パルスを印加することで可変抵抗素子１の電気抵抗は最小の値となる。また、複数のビット線に０Ｖを印加した状態で各メモリセルのソース線に消去パルスを印加すると、その複数のビット線とソース線に接続されている複数のメモリセルが同時に一括消去される。【０００９】
図９(ｃ)は、読み出し動作を行うときの電圧印加状態を示す図である。可変抵抗素子１の記憶データを読み出す場合は、ソース線を０Ｖに設定し、所定の読み出し電圧を読み出し回路を経由して選択したビット線に印加し、比較判定回路でビット線のレベルを読み出し用のリファレンスレベルと比較して記憶データを読み出す。【００１０】
上記のような制御方式において実際はトランジスタＴ１にオン抵抗が存在するため、素子にかかる電圧は前記オン抵抗と素子抵抗とで分圧した電圧値となる。すなわち、図９の制御方式では、駆動電圧を電圧源としてトランジスタのオン抵抗をドライブインピーダンスとした駆動回路になる。一般的にオン抵抗は素子抵抗に対し十分小さいことが望ましく、特に記憶データの読み出し時には、読み出し信号の信号品質に影響を与える。このことは特開2004-186553号公報(特許文献２)に開示されており、メモリアレイ面積の増大を制限しながら、素子の抵抗値に対し極力オン抵抗を低減させる方法が示されている。
【特許文献１】特開2004-185756号公報
【特許文献２】特開2004-186553号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、前記のような駆動方式でオン抵抗を極力低減せしめる従来技術においては大きな課題があることを見出した。それは、RRAM素子のように電気的刺激によって抵抗値が変化する可変抵抗素子に抵抗が低下する(低抵抗状態)方向に所定の電圧パルスを加える場合において、オン抵抗が素子の低抵抗状態の抵抗値に比べ無視できるほど小さい場合では、RRAM素子に流れる電流は、電圧パルスを加えたときの電圧値と素子抵抗で決定される。このため、素子抵抗が低下すると多くの電流が流れ、さらに素子抵抗が低下すると、さらに多くの電流が流れ抵抗が下がってしまうといった破壊ルーチンに陥ってしまう。図３(ａ)及び(ｂ)に、その現象をあらわす図を示した。【００１２】
図３は、トランジスタを用いたエミッタフォローで所定の消去電圧パルスがRRAM素子に印加されたときの電流波形を示す。これは素子へのドライブインピーダンスが極めてゼロに近い駆動方法である。図３(ａ)は、正常時の電流波形を示し、パルスを印加後に高抵抗状態から正常な第１の低抵抗状態に移行している場合である。一方、図３(ｂ)は破壊ルーチンに陥った場合の電流波形を示しており、波形の途中から、さらに急激に電流が流れ始め第１の低抵抗状態よりも低い異常な第２の低抵抗状態に移行している。前記第２の低抵抗状態の抵抗値は、素子環境やパルス印加数によって刻々とばらつき、最悪は第２の低抵抗状態から第１の低抵抗状態又は高抵抗状態に復帰できないような異常素子になる場合が起こる。【００１３】
本発明は、上記の問題点を鑑みてなされたものであり、その目的は、RRAM素子が低抵抗状態に移行するパルスを印加したときに素子に対して加速的に電力が加わり前記破壊ルーチンに陥ってしまうことを抑制することを可能にし、メモリセルへのデータの書き込み又は消去動作の信頼性を向上した不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【００１４】
この目的を達成するための本発明にかかる不揮発性メモリ装置は、可変抵抗素子と、前記可変抵抗素子に加わる電力を所定の値以下に制限する電力抑制手段とを備え、前記可変抵抗素子は、シート抵抗率(ρ)かつ膜厚(ｌ)の抵抗変化膜材料が面積(Ｓ)の電極材料に挟まれた構造であり、ρ×ｌ÷Ｓで算出される抵抗値を素子バルク抵抗値(Ｒbulk)としたときに、電気的な刺激により抵抗が前記素子バルク抵抗値(Ｒbulk)より大きな抵抗値領域で変化することによって情報を記憶可能であり、前記電力抑制手段は、前記可変抵抗素子に記憶されたデータを消去するために前記可変抵抗素子を高抵抗状態から低抵抗状態に変化させる所定の電圧振幅(Ｖ)の消去パルスを印加したときに前記可変抵抗素子で消費される電力をＶ×Ｖ÷Ｒbulkの１/４以下の電力になるよう抑制して前記可変抵抗素子に加える、ことを特徴とした不揮発性メモリ装置である。【００１５】
このような特徴構成によれば、可変抵抗素子に加えられる電力は常に監視され消去パルスを印加したときに前記可変抵抗素子が、前述した破壊ルーチンに陥ることなく抑制され、素子バルク抵抗値まで、その抵抗値が低下することがないよう制限される。【００１６】
さらに本発明にかかる不揮発性メモリ装置は、電気抵抗の変化により情報が記憶可能である可変抵抗素子と、前記可変抵抗素子を選択する所定のオン抵抗をもった選択スイッチ素子と、前記可変抵抗素子に流れる電圧・電流を抑制するゼロΩ以上の消去パルス制限固定抵抗素子とをシリーズに接続したメモリセルを有するとともに、前記可変抵抗素子を高抵抗状態から低抵抗状態に記憶データを消去せしめる所定の電圧振幅の消去パルスを前記メモリセルに印加せしめる消去パルス駆動手段を備え、経路中全ての選択トランジスタのオン抵抗と配線抵抗と消去パルス制限固定抵抗素子の抵抗値との和を第１の抵抗値としたときに、前記第１の抵抗値が、前記素子バルク抵抗値(Ｒbulk)以上となるように、前記消去パルス制限固定抵抗素子の抵抗値が決定されることを特徴とした不揮発性メモリ装置である。【００１７】
このような特徴構成によれば、実際に可変抵抗素子に印加される電圧は、前記第１の抵抗値と可変抵抗素子の抵抗値との分圧で与えられ、Ｒbulkの素子バルク抵抗値では両端電圧が消去電圧パルスの電圧の１／２以下に制限され、電力的には第１の抵抗値が０の場合の１／４以下に制限される。これにより消去パルスを印加したときに前記可変抵抗素子は、前述した破壊ルーチンに陥ることなく抑制され、素子バルク抵抗値までその抵抗値が低下することがなくなるとともに、トランジスタのＯＮ抵抗や配線抵抗の組み合わせで単純に構成できるため、集積化した場合であっても極めて容易なプロセスで実現が可能となり、特別な追加回路も必要としないことからメモリ容量を低下させることもない。【００１８】
さらに、本発明に係る不揮発性メモリ装置は、電気抵抗の変化により情報が記憶可能である可変抵抗素子と、前記可変抵抗素子を選択する所定のオン抵抗をもった選択スイッチ素子とをシリーズに接続したメモリセルを有するとともに、前記可変抵抗素子を高抵抗状態から低抵抗状態に記憶データを消去せしめる所定の電圧振幅の消去パルスを前記メモリセルに印加せしめる消去パルス駆動手段を備え、前記メモリセルにおいて前記消去パルスを印加する側の一端の端子が全てのメモリセルで共有された端子構造を持ち、前記可変抵抗素子に流れる電圧・電流を抑制するゼロΩ以上の消去パルス制限固定抵抗素子の一端が、前記共有された端子に接続され、前記消去パルス制限固定抵抗素子の他端が前記消去パルス駆動手段の出力に接続され、経路中全ての選択トランジスタのオン抵抗と配線抵抗と消去パルス制限固定抵抗素子の抵抗値との和を第１の抵抗値としたときに、前記第１の抵抗値が、前記素子バルク抵抗値(Ｒbulk)以上となるように、前記消去パルス制限固定抵抗素子の抵抗値が決定されることを特徴とした不揮発性メモリ装置である。【００１９】
このような特徴構成によれば、前記消去パルス制限固定抵抗素子は全メモリセルに対しただ一つでよく、半導体プロセスによって本発明装置を微細化したときおいて、メモリ装置の小型化又は大容量化が可能である。【００２０】
さらに、本発明に係る不揮発性メモリ装置は、電気抵抗の変化により情報が記憶可能である可変抵抗素子と、前記可変抵抗素子を選択する所定のオン抵抗をもった選択スイッチ素子とをシリーズに接続したメモリセルを有するとともに、前記可変抵抗素子を高抵抗状態から低抵抗状態に記憶データを消去せしめる所定の電圧振幅の消去パルスを前記メモリセルに印加せしめる消去パルス駆動手段を備え、前記メモリセルにおいて前記消去パルスを印加する側の一端の端子が全てのメモリセルで共有された端子構造を持ち、前記可変抵抗素子に流れる電圧・電流を抑制するゼロΩ以上の消去パルス制限可変抵抗素子の一端が、前記共有された端子に接続され、前記消去パルス制限可変抵抗素子の他端が前記消去パルス駆動手段の出力に接続され、経路中全ての選択トランジスタのオン抵抗と配線抵抗と消去パルス制限可変抵抗素子の抵抗値との和を第１の抵抗値としたときに、消去されるメモリセルの場所に応じて配線長が異なることにより生じる前記第１の抵抗値のエリアばらつきを吸収するために、前記消去パルス制限可変抵抗素子の抵抗値を最適に調整設定し、すべてのメモリ素子に対して前記第１の抵抗値が前記素子バルク抵抗値(Ｒbulk)以上となるようにすることを特徴とした不揮発性メモリ装置である。【００２１】
このような特徴構成によれば、超微細化かつ大容量のメモリアレイにしたときに顕著になる前記第１の抵抗値のばらつきを吸収することができ、すべてのセルにおいて、各セルに応じた適切な消去パルスが印加できる。
【発明の効果】
【００２２】
以上のように、本発明の構成によれば、前記消去パルス制限固定抵抗素子及び消去パルス制限可変抵抗素子を具備することで、電気的刺激によって抵抗値が変化する可変抵抗素子(たとえばRRAM素子)で、特に抵抗が低下する(低抵抗状態)方向に所定の電圧パルスを加える場合において、素子抵抗が低下すると多くの電流が流れ、さらに素子抵抗が低下することから多くの電流が流れ、さらに抵抗が下がってしまうといった破壊ルーチンを抑制し、安定な抵抗変化を維持した極めて信頼性の高い不揮発性メモリ装置を提供できる。
【図面の簡単な説明】
【００２３】
【図１】図１(ａ)は本発明の第１の実施の形態における消去時のメモリセル構成を示す構成図、図１(ｂ)は本発明の第１の実施の形態における書き込み時のメモリセル構成を示す構成図である。
【図２】図２は従来のメモリセルにおける課題を説明する説明図である。
【図３】図３は従来のメモリセルにおける課題を説明する説明図である。
【図４】図４は本発明による改善効果を説明する説明図である。
【図５】図５は本発明による改善効果を説明する説明図である。
【図６】図６は本発明の消去パルス制限固定抵抗の効果を説明する説明図である。
【図７】図７は本発明の第２の実施の形態におけるブロック構成を示すブロック図である。
【図８】図８は本発明の第３の実施の形態におけるブロック構成を示すブロック図である。
【図９】図９は従来例の駆動回路を説明する説明図である。
【符号の説明】
【００２４】
１  可変抵抗素子
２  消去パルス制限固定抵抗
３  メモリセル
４  メモリアレイ
５  通信バス
６  インターフェース兼システムコントローラ
７  行デコーダ
８  ワード線ドライバ
９  マルチスイッチ
１０  抵抗変化パルス駆動器
１１  消去パルス駆動回路
１２  書き込みパルス駆動回路
１３  読み出し比較判定回路
１４  列アドレス兼スイッチコントローラ
１６  消去パルス制限可変抵抗
【発明を実施するための最良の形態】
【００２５】
本発明にかかる不揮発性メモリセル、及び不揮発性メモリ装置(以下、適宜「本発明装置」ともいう)の実施の形態につき、図面に基づいて説明する。【００２６】
＜第１の実施の形態＞
図１に本発明装置のメモリセルの構成と、前記メモリセルに消去パルス及び書き込みパルスを印加するときの駆動回路の構成を示す。なお、本発明における消去パルスは、可変抵抗素子を高抵抗から低抵抗に変化させるパルスとして定義し、パルス幅及び電圧振幅値は所定の値とする。また、書き込みパルスは、消去パルスとは逆に可変抵抗素子を低抵抗から高抵抗に変化させるパルスとして定義し、そのパルス幅及び電圧振幅値も同様に素子に応じた最適な所定の値であるとする。【００２７】
図１(ａ)および(ｂ)に示すように、本実施形態による不揮発性メモリ装置は、メモリセル３と、選択トランジスタＴ２〜Ｔ５と、消去パルス制限固定抵抗２とを備える。【００２８】
メモリセル３は、可変抵抗素子１と、選択トランジスタＴ１とを備えている。可変抵抗素子１はデータを記憶する素子であり、本実施の形態ではRRAM素子を用いる。RRAM素子は電気的ストレスの印加により抵抗値が変化し、電気的ストレスの解除後も変化した抵抗値が保持され、この性質を用いてデータの記憶が可能な不揮発性の記憶素子で、例えば、CoFe204，CoxMn3-x04，(Co1-xZnx)Fe2O4，(Ni1-xZnx)Fe2O4，NiCr2O4，Cu0.15Ni0.85Cr2O4，MnMn2O4，ZnMn2O4，ZnV2O4，Fe3O4，AlV2O4，ZnCr2O4，ZnFe2O4，ZnGa2O4等のスピネル構造を持つ酸化物の薄膜材料や、ペロブスカイト構造を持つ酸化物の薄膜材料を、所定の電極材料ではさむことで構成される。【００２９】
選択トランジスタＴ１〜Ｔ５はMOSFETで構成され、それぞれ説明のためにオン抵抗をRtonとして記載してある。図１(ａ)は消去時のセル状態を示し、第１の選択スイッチ素子であるトランジスタＴ１、第２の選択スイッチ素子であるトランジスタＴ２,Ｔ３のゲートにオン電圧が、トランジスタＴ４,Ｔ５のゲートにオフ電圧が印加され、図１(ａ)の破線の経路に電流が流れるように選択されている。即ち、消去パルス駆動回路と消去パルス制限固定抵抗２を接続する第３のノードＮ３、消去パルス制限固定抵抗２と選択トランジスタＴ２を接続する第５のノードＮ５、選択トランジスタＴ２,Ｔ５と選択トランジスタＴ１を接続する第１のノードＮ１、可変抵抗素子１と選択トランジスタＴ３,Ｔ４を接続する第２のノードＮ２を経由して、選択トランジスタＴ３、第４のノードＮ４へと電流が流れる。また、図１(ｂ)は書き込み時の状態を示し、トランジスタＴ１,Ｔ４,Ｔ５のゲートにオン電圧が、トランジスタＴ２,Ｔ３のゲートにオフ電圧が印加され、図１(ｂ)の破線の経路に電流が流れるように選択されている。即ち、書き込みパルス駆動回路から、選択トランジスタＴ４、可変抵抗素子１と選択トランジスタＴ３,Ｔ４を接続する第２のノードＮ２、選択トランジスタＴ２,Ｔ５と選択トランジスタＴ１を接続する第１のノードＮ１、選択トランジスタＴ５を経由して電流が流れる。このような選択トランジスタの接続構成は複数のメモリセルからなるメモリアレイの中で所望のメモリセルを選択する構成として一般的である。【００３０】
本実施形態において、従来と異なる点は、消去パルスを印加したときに流れる電流を制限する所定の抵抗値Ｒｅを有する消去パルス制限固定抵抗２が挿入されていることである。そして図１(ａ)の破線の経路中の全ての配線抵抗値(図示せず)と、全ての選択トランジスタのオン抵抗値と、消去パルス制限固定抵抗２の抵抗値Ｒｅとを合計した抵抗値Ｒallが、前記可変抵抗素子１に使用されている薄膜材料のバルクの膜抵抗値以上になるように、消去パルス制限固定抵抗２の抵抗値Ｒｅは決定される。【００３１】
消去パルス制限固定抵抗２の有効性を図２〜５を用いてより詳細に説明する。なお、以下を説明するために用いた評価データは、可変抵抗素子１の膜材料としてFe3O4を主成分とし、膜抵抗値の調整用にFe2O3を少量含んだ膜材料を用いており、このときのバルクの膜材料の抵抗率ρは、SiO2などの絶縁膜上にスパッタした膜を用いて事前に測定したシート抵抗から算出してあり、約４０ｍΩ・cmである。そして、実際の評価は電極径φ1.6μｍ、膜厚0.1μｍの評価用テスト素子にて評価してある。すなわち、前記抵抗率ρと電極面積Ｓと膜厚ｌから、ρ×ｌ÷Ｓで算出される抵抗値を前記評価用テスト素子の素子バルク抵抗値Ｒbulkとすると、素子バルク抵抗値Ｒbulkは素子の理論上の最低抵抗値となる。そして、本実施の形態の例では、約２０Ωであることを、あらかじめ明記しておく。【００３２】
図２は、前記評価用テスト素子に対して、図１の選択トランジスタＴ１〜Ｔ５のオン抵抗Ｒtonと全配線抵抗とが無視できるほど小さい値で、かつ消去パルス制限固定抵抗２の抵抗値Ｒｅがゼロ(すなわち、Ｒallがゼロ)である駆動回路にて、消去パルス及び書き込みパルスを交互に印加したときの測定データである。図２において丸点の観測点(●)が書き込みパルスを印加した後の素子抵抗値であり、四角点の観測点(■)が消去パルスを印加した後の素子抵抗値を示している。なお、各パルスの電圧値は素子に応じた最適の電圧値が設定されている。図２の安定動作区間は、書き込みパルス及び消去パルスによって素子の抵抗値が約１桁程度変化する安定な動作をしている。しかし、不具合動作区間は約２０Ωのバルクの膜抵抗値Ｒbulkまで低下し、その後は書き込みパルスを印加しても所望の高抵抗値に復帰していないことがわかる。このように前記抵抗変化膜材料を所定の電極材料ではさむことで、前記Ｒbulkより大きい抵抗値領域で抵抗変化し、一旦素子の抵抗値がＲbulkまで下がるとその後は正常な抵抗変化に復帰できないことが分かる。【００３３】
安定動作区間のうち消去パルスを印加した図２の抵抗変化１における素子の電流波形を図３(ａ)に示した。また、不具合動作区間のうち消去パルスを印加した図２の抵抗変化２における素子の電流波形を、同様に図３(ｂ)に示した。図３(ａ),(ｂ)の波形の差を見て明らかなように、図２の抵抗変化２では電流波形の途中から加速的に流れ始めていることが観測される。これは消去パルスによって素子の抵抗値が下がり、素子の抵抗値が下がるために、より電流が流れ、さらに電流が流れることから、より素子の抵抗値が下がるといった破壊ルーチンに陥っているためである。その結果、最悪の場合は素子に用いている薄膜材料のバルクの抵抗値Ｒbulk(本実施の形態では、前述の２０Ω)まで低下し、安定な抵抗変化動作のもととなる特性が破壊され、書き込みパルスを印加しても元の高抵抗状態には復帰できなくなる。【００３４】
図４には前記消去パルス制限固定抵抗２の抵抗値Ｒｅが２５Ω(Ｒall＝２５Ω)、図５にはＲｅが５０Ω(Ｒall＝５０Ω)のときで、消去および書き込み動作を交互に繰返したときの各抵抗変化を示した。図２と同様に図の中の丸点の観測点(●)が書き込みパルスを印加した後の素子抵抗値であり、四角点の観測点(■)が消去パルスを印加した後の素子抵抗値を示し、トランジスタのオン抵抗Ｒtonと全配線抵抗は、無視できるほど小さいものとする。従って、素子に加わる電圧は、消去パルス制限固定抵抗２の抵抗値Ｒｅと素子抵抗値との分圧値となり、Ｒｅの値が大きいほど素子抵抗が低下したときの電圧制限が大きいことがわかる。【００３５】
消去パルス制限固定抵抗２の抵抗値ＲｅをゼロΩとした図２では、抵抗変化２で示したような破壊ルーチンによって、素子に用いている薄膜材料のバルクの抵抗値Ｒbulk(約２０Ω)まで低下していた。この現象が、図４を見て明らかなように、Ｒｅを２５Ωにすることによって、前記の破壊ルーチンが抑制され抵抗値の低下が３５〜４０Ωに制限されていることがわかる。そして、さらに図５ではＲｅを５０Ωにすることで、破壊ルーチンは完全に抑制され安定に抵抗変化していることがわかる。図には１００回程度のパルス回数しか表示していないが、この安定な動作は、このあと数万回以上観測された。【００３６】
さらに詳しく図６を用いて、Ｒｅを変えたときの素子抵抗値に対する電圧・電流制限の関係を説明する。図６において、横軸は素子の抵抗値、左の縦軸は素子に流れるパルスの電流振幅値、右の縦軸は素子に加わるパルスの電圧振幅値をとってある。図６(ａ)〜(ｃ)は、それぞれ消去パルス制限固定抵抗２の抵抗値Ｒｅを０.１Ω、２５Ω、５０Ωとしたときで、実線が素子電圧、点線が素子電流を示している。図４及び図５より、これらの素子の低抵抗状態の抵抗値は約３００Ω程度あることがわかるが、実際の消去パルスを印加している区間の素子電圧振幅は１.６Ｖあり、そのときの素子電流振幅は最大で１０ｍＡある。すなわちパルスを印加している瞬間は１５０Ωまで抵抗が低下し、その後３００Ω程度の抵抗値に落ち着いていることが、素子の評価で明らかになっている。従って、図６(ａ)〜(ｃ)において、素子の抵抗値が１５０Ωのときに、電圧振幅が１.６Ｖとなるように設定されている。【００３７】
図６(ａ)〜(ｃ)を比較して明らかなように、Ｒｅの抵抗値が大きくなれば、素子抵抗の低下にともなって素子に印加される電圧振幅が制限されるとともに素子電流も制限されていることがわかる。図６(ａ)ではＲｅがほぼゼロに近いことから、素子のバルク抵抗値Ｒbulkである２０Ω付近であっても電圧振幅が制限されず、８０ｍＡもの電流が流れてしまい、素子で消費される電力も低抵抗になればなるほど加速的に増加していのが分かる。図６(ｂ)ではＲｅが２５Ωであるため、Ｒbulk付近で電圧振幅が約半分の０.８Ｖまで制限され、それに伴って素子電流も半分の４０ｍＡに制限されており、電力的にみれば、Ｒｅがなかったときにくらべて１/４以下になるよう常に抑制されていることが分かる。さらに図６(ｃ)ではＲｅが５０Ωとなり、Ｒbulk付近で電圧振幅が０.６Ｖ以下の約１/３に制限され、それに伴い素子電流は３０ｍＡ程度に制限されている。このように、消去パルス制限固定抵抗２の抵抗値Ｒｅ(実際には経路中の全てのＲton、配線抵抗、Ｒｅの和のＲall)が大きくなるほど、素子に印加される電圧振幅は分圧によって制限される。また、素子の抵抗が低下することによっておこる電流増加の傾斜も緩和され、前述した破壊ルーチンを抑制することに効果がある。実験的に、素子抵抗を変化させる最適な電圧振幅の半分以下の振幅であれば、素子のヒステリシス特性のために抵抗が変化しないことがわかっている。従って、Ｒallが素子のバルクの膜抵抗値Ｒbulk以上になるようにＲｅの抵抗値を設定しておけば、図６(ｂ)に示したようにＲbulkの抵抗値付近で電圧振幅が１/２以下に制限され、素子抵抗値がＲbulkまで低下せず、安定な抵抗変化特性を維持できる。また、膜抵抗が製造プロセス上、ばらつきが大きい場合は、より安全性を考慮してＲallがＲbulkの数倍以上になるようにＲｅの抵抗値を設定することが望ましい。【００３８】
すなわち、本発明装置の実施の形態によれば、選択された可変抵抗素子１とシリーズに消去パルス制限固定抵抗２を接続し、径路上全てのＲtonと配線抵抗とＲｅとの和であるＲallがＲbulkより大きくなるように消去パルス制限固定抵抗２の抵抗値Ｒｅを設定して、可変抵抗素子１を低抵抗状態に変化せしめる消去パルスを印加することによって、素子に印加される実際の電圧振幅は、Ｒallとの分圧値に制限される。これにより、可変抵抗素子１は、Ｒbulkまで低下するような破壊ルーチンに陥ることが抑制され、所望の抵抗変化特性が良好に維持できる。【００３９】
なお、パルスの電圧値や各抵抗値や消去パルスを印加する方向等は、本実施の形態で示した値や構成に限定されるものでなく、素子の大きさ及び膜材料に応じて最適に選定される。また、説明を簡単にするためにトランジスタのオン抵抗及び配線抵抗は無視できる程度の小さな値としたが、半導体の微細プロセスで製造したメモリ装置では一般に無視できず、所定の抵抗値を持っている。従って、経路上の全トランジスタのオン抵抗と配線抵抗の合計が、Ｒbulkの抵抗値以上になるように製造上管理することによっても本発明の効果を得ることができる。即ちこのような場合は、別途消去パルス制限固定抵抗２を設ける必要はなく、ＲｅはゼロΩでよいことは明らかである。【００４０】
なお、本実施の形態では抵抗変化素子１と消去パルス制限固定抵抗２の抵抗による分圧によって、素子１に印加される電力を抑制する例について述べたが、これに限定されるものでない。例えば素子１に印加される電圧と素子１に流れる電流を電圧に変換して検出し、検出した素子電圧と素子電流を乗算器で電力量にし、そのレベルが所定のレベル以上になれば素子１への印加を中止するような構成は容易に類推できる。【００４１】
＜第２の実施の形態＞
引き続き、本発明装置の第２の実施の形態について、図を用いて説明する。図７は、本実施形態による不揮発性メモリ装置の構成を示すブロック図である。図７において、メモリセルアレイ４は第１の実施の形態で説明したメモリセルをマトリックス状に複数並べたもので、記号が図１と等しいものは同一の動作を示すので説明を省略する。メモリセルアレイ４の中で、各行のトランジスタＴ１(第１の選択スイッチ素子)のゲートはショートされている(対応するワード線WL1,WL2,…,WLnに共通接続されている)。また、各列のセルのビット線も、同様にショートされている(各列の可変抵抗素子１の一端は対応するビット線ＢＬ１,ＢＬ２,…,ＢＬｋに第２のノードによって共通接続されている)。さらに全てのセルのソース線は全てショートされている(各セルのトランジスタＴ１の一端は対応するソース線に第１のノードによって共通接続されている)。外部との通信バス５を通じて本発明装置への電源供給、動作コマンド、書き込みデータ及び読み出しデータの入出力がおこなわれる。インターフェース兼システムコントローラ６は、マイコン等で構成され、前記通信バス５から入力されるコマンド及びアドレス・データのデコードを行い、メモリセルへの書き込みを制御する。また、通信バス５からの要求に応じてメモリセルのデータの読み出しを制御し、読み出したデータは通信バス５を介して外部に出力する。行デコーダ７は、システムコントローラ６からの指令に従い行アドレスをデコードし、前記行アドレスを出力する。ワード線ドライバ８は、行デコーダ７からの入力をもとに行アドレスに応じたワード線に所定のオン電圧を印加する。選択されたワード線にオン電圧が印加されると、そのワード線に接続された全てのトランジスタＴ１がオン状態になり、各メモリセルへのアクセスが可能になる。列アドレスデコーダ兼スイッチコントローラ１４は、システムコントローラ６からの指令に従い列アドレスと書き込み及び消去・読み出しの各モードとをデコードするとともに、デコード結果に応じて後述のマルチスイッチ回路９(第２の選択スイッチ素子)を制御する。マルチスイッチ回路９は、ＦＥＴ等のトランジスタで構成され、列アドレスデコーダ兼スイッチコントローラ１４の指令に基づき、適切なスイッチを選択してオンする。読み出し比較判定回路１３は、選択されたメモリセルに所定の読み出し電圧パルスを印加し、そのときに流れる電流を検出してメモリセルに記憶されたデータを読み出し、その出力はシステムコントローラ６に出力される。消去パルス駆動回路１１は、選択されたメモリセルに所定の電圧振幅の消去パルスを印加し、素子１を低抵抗状態に変化させる。電圧振幅及びパルス幅はシステムコントローラ６からの指令により最適に設定される。また、書き込みパルス駆動回路１２は、選択されたメモリセルに所定の電圧振幅の書き込みパルスを印加し、素子１を高抵抗状態に変化させる。電圧振幅及びパルス幅はシステムコントローラ６からの指令により最適に設定される。【００４２】
では、メモリセルアレイ４の中で点線囲みしたセルが選択セルであるときを例にとり、各モードでの動作について説明する。前記選択セルにアクセスするために、あらかじめシステムコントローラ６からのアドレス指定によって、行デコーダ７が前記選択セルを含む行アドレスをデコードし、ワード線ドライバ８に出力する。これによりワード線ドライバ８は、選択セルが含まれるワード線WL1に対し、所定のオン電圧を印加し、選択セルを含む行の全てのトランジスタをオン状態にしているものとする。【００４３】
はじめに、セルに記憶したデータを読み出すモードについて説明する。システムコントローラ６からの指令で、列アドレスデコーダ兼スイッチコントローラ１４は、マルチスイッチ９を制御し、スイッチSb1r,Segをオン状態にする。これにより読み出し比較判定回路１３が前記選択セルのビット線ＢＬ１につながり、選択セルのソース線はグランドに接続される。この接続関係において、読み出し比較判定回路１３はシステムコントローラ６の指令に基づき、所定の読み出しパルスを前記選択セルに印加し、そのときに流れる電流を検出することによって記憶データを読み出す。読み出されたデータはシステムコントローラ６に出力され、通信バス５を通じて装置外部に出力される。【００４４】
次に、セルにデータを書き込むモードについて説明する。システムコントローラ６からの指令で、列アドレスデコーダ兼スイッチコントローラ１４は、マルチスイッチ９を制御し、スイッチSb1w,Segをオン状態にする。これにより書き込みパルス駆動回路１２が前記選択セルのビット線ＢＬ１につながり、選択セルのソース線はグランドに接続される。この接続関係において、書き込みパルス駆動回路１２はシステムコントローラ６の指令に基づき、所定の電圧振幅とパルス幅の書き込みパルスを前記選択セルに印加し、素子抵抗を高抵抗状態に変化せしめる。【００４５】
さらに、セルのデータを消去するモードについて説明する。システムコントローラ６からの指令で、列アドレスデコーダ兼スイッチコントローラ１４は、マルチスイッチ９を制御し、スイッチSee,Sb1gをオン状態にする。これにより消去パルス駆動回路１１が、消去パルス駆動回路１１と消去パルス制限固定抵抗２を接続する第３のノードＮ３、消去パルス制限固定抵抗２を介して前記選択セルのソース線につながり、選択セルのビット線ＢＬ１はグランド(第４のノードＮ４)に接続される。この接続関係において、消去パルス駆動回路１１はシステムコントローラ６の指令に基づき、所定の電圧振幅とパルス幅の消去パルスを前記選択セルに印加し、素子抵抗を低抵抗状態に変化せしめる。【００４６】
すなわち、本発明装置の第２の実施の形態における特徴は、メモリセルアレイ４の各セルの消去パルスを印加する側の配線(本例ではソース線)が第１のノードＮ１によって全てショートされ、前記配線に対して第５のノードＮ５、消去パルス制限固定抵抗２、第３のノードＮ３を介して消去パルス駆動回路１１が接続されていることにある。このような構成によれば、全てのセルに対して、消去パルス制限固定抵抗２はただ一つでよく、半導体プロセスによって本発明装置を集積化したときの回路規模を最小限にすることができる。【００４７】
＜第３の実施の形態＞
さらに、本発明装置の第３の実施の形態について、図を用いて説明する。図８は、第３の実施の形態による不揮発性メモリ装置の構成を示すブロック図である。図８のうち、図７と等しい記号は同じ機能であるので、その説明を省略する。図７と異なる点は、消去パルス制限固定抵抗２が消去パルス制限可変抵抗１６に変わったことである。消去パルス制限可変抵抗１６は、システムコントローラ６からの指令により、抵抗値を段階的に変化できるものである。消去パルス制限可変抵抗１６の内部回路構成は特に図示しないが、例えば所定の固定抵抗がシリーズに接続された抵抗アレイでトランジスタスイッチを用いて適切な抵抗数を選択することによって実現できる。【００４８】
本実施の形態の構成によれば、次のような利点がある。【００４９】
近年、半導体プロセスは微細化が進み、半導体メモリにいたっては急速に大容量化が進んでいる。このため、各素子に書き換えパルスを印加するドライバ回路の個数や配置、さらにドライバから各素子への配線経路を工夫してもドライバから見た負荷抵抗のばらつきを低減させるには限界があり、完全に均一化することは困難である。このため前述した実施の形態の例では素子に印加される電力をすべての素子で等しく抑制することは困難であり、ばらつきが大きいと適切な低抵抗のレベルに低抵抗化できなかったり、抑制が不十分で破壊してしまう素子も発生する。本実施の形態は、このような課題を鑑みてなされたもので、配線抵抗のばらつきを各エリアごとに前記消去パルス制限可変抵抗１６で調整することができる。すなわち、マイクロコントローラの指令に基づきメモリアレイのエリアに応じて発生する配線抵抗のばらつきを消去パルス制限可変抵抗１６の抵抗値によって段階的に最適に設定・調整し、各メモリセルまでの配線長のばらつきがあっても安定に、かつ確実に低抵抗化せしめる不揮発性メモリ装置を提供できる。
【産業上の利用可能性】
【００５０】
本発明装置のメモリセルは可変抵抗素子を用いて、きわめて高い信頼性を保ち、高速かつ高容量に情報を記憶することができるため、携帯機器のカード型メモリーやマイクロプロセッサのデータ記憶メモリなどに利用可能で、不揮発性メモリ装置として極めて有用である。
【図１】
2007145295.tif 000003
【図２】
2007145295.tif 000004
【図３】
2007145295.tif 000005
【図４】
2007145295.tif 000006
【図５】
2007145295.tif 000007
【図６】
2007145295.tif 000008
【図７】
2007145295.tif 000009
【図８】
2007145295.tif 000010
【図９】
2007145295.tif 000011
【手続補正書】
【提出日】平成20年7月7日(2008.7.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
可変抵抗素子と、
前記可変抵抗素子に加わる電力を所定の値以下に制限する電力抑制手段とを備え、
前記可変抵抗素子は、
シート抵抗率(ρ)かつ膜厚(ｌ)の抵抗変化膜材料が面積(Ｓ)の電極材料に挟まれた構造であり、ρ×ｌ÷Ｓで算出される抵抗値を素子バルク抵抗値(Ｒbulk)としたときに、電気的な刺激により抵抗が前記素子バルク抵抗値(Ｒbulk)より大きな抵抗値領域で変化することによって情報を記憶可能であり、
前記電力抑制手段は、
前記可変抵抗素子に記憶されたデータを消去するために前記可変抵抗素子を高抵抗状態から低抵抗状態に変化させる所定の電圧振幅(Ｖ)の消去パルスを印加したときに前記可変抵抗素子で消費される電力をＶ×Ｖ÷Ｒbulkの１/４以下の電力になるよう抑制して前記可変抵抗素子に加える、
ことを特徴とした不揮発性メモリ装置。
【請求項２】
メモリセルを備えた不揮発性メモリ装置であって、
前記メモリセルは、
請求項１記載の可変抵抗素子と、
前記可変抵抗素子を選択するためのスイッチ素子であって所定のオン抵抗を有する第１の選択スイッチ素子とを含み、
前記可変抵抗素子および前記第１の選択スイッチ素子は、第１ノードと第２ノードとの間に直列に接続されており、
前記不揮発性メモリ装置はさらに、
前記可変抵抗素子に記憶されたデータを消去するために前記可変抵抗素子を高抵抗状態から低抵抗状態に変化させる所定の電圧振幅の消去パルスを第３ノードと第４ノードとの間に印加する消去パルス駆動手段と、
前記第３ノードと第５ノードとの間に接続され、前記可変抵抗素子の電圧または電流を抑制するためのゼロΩ以上の消去パルス制限抵抗素子と、
前記可変抵抗素子に前記消去パルスを印加する際に前記第１ノードと前記第５ノードとを接続し前記第２ノードと前記第４ノードとを接続するための配線と、
前記第１ノードと前記第５ノードとの間と前記第２ノードと前記第４ノードとの間の接続状態を変更するために、前記第１ノードと前記第５ノードとの間と前記第２ノードと前記第４ノードとの間との少なくとも一方に設けられた、所定のオン抵抗をもった第２の選択スイッチ素子とを備え、
前記第１の選択スイッチ素子のオン抵抗と、前記第２の選択スイッチ素子のオン抵抗と、前記消去パルス制限抵抗素子の抵抗値と、前記消去パルスを前記可変抵抗素子に印加するための配線経路の配線抵抗との和を第１の抵抗値としたときに、前記第１の抵抗値が前記素子バルク抵抗値(Ｒbulk)以上となるように前記消去パルス制限抵抗素子の抵抗値が決定される、
とを特徴とした不揮発性メモリ装置。
【請求項３】
請求項２において、
前記不揮発性メモリ装置は、前記メモリセルを複数備えており、
前記複数のメモリセルの第１のノードは互いに共通接続されており、
前記第２の選択スイッチ素子は、
前記複数のメモリセルのうち選択された１つに前記消去パルスを印加する際に前記複数のメモリセルのなかから１つのメモリセルを選択するとともに、選択されたメモリセルの第２のノードと前記第４のノードとを接続しかつ前記共通接続された第１のノードと前記第５のノードとを接続する、
ことを特徴とした不揮発性メモリ装置。
【請求項４】
請求項３において、
前記消去パルス制限抵抗素子は、
前記複数のメモリセルのうち前記消去パルスを印加するメモリセルに応じて抵抗値を調整可能である、
ことを特徴とした不揮発性メモリ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気抵抗が変化する可変抵抗素子を用いて電気的にデータの書き込み／消去が可能なメモリセルを有する不揮発性メモリに関し、さらに、前記メモリセルが複数個配列されたメモリセルアレイを有する不揮発性メモリ装置に関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、携帯電話機やデジタルカメラなどの携帯機器に広く搭載され、急速に利用が拡大している。そして近年、音声データや画像データが取り扱われる機会が増加し、これまで以上に大容量で且つ高速に動作する不揮発性メモリ装置が強く要望され始めている。また、携帯機器用途であるため低消費電力への要求もさらに強まっている。
【０００３】
このような背景のもと現在の不揮発性メモリ装置は、フローティングゲートに蓄積する電荷を制御してデータの記憶を行うフラッシュメモリが主流である。このフラッシュメモリはフローティングゲートに高電界で電荷を蓄積する構造であるので、セル構造が複雑で高集積化を行う上で障害が多い。さらに書き換えのために必ず所定のブロックを一括消去する必要があり、書き換えのためには非常に長い時間を要し、高速化にも限界があった。
【０００４】
これらの問題を解決する次世代の不揮発性メモリ装置として、電気抵抗の変化によって情報を記録する可変抵抗素子を用いたものがあげられる。可変抵抗素子を利用した不揮発性メモリとしては、MRAM(Magnetic RAM)や、OUM(Ovonic Unified Memory)や、RRAM(Resistance control nonvolatile RAM)などが提案されている。
【０００５】
特にRRAM素子の制御方法の一例については、特開2004-185756号公報(特許文献１)に開示されており、図９を用いて説明する。
【０００６】
図９(ａ)〜(ｃ)はメモリセルの制御方法を示す図である。いずれの場合もワード線には高レベルのオン電圧が印加されており選択トランジスタＴ１はオン状態になっている。
【０００７】
図９(ａ)は、書き込み動作を行うときの電圧パルスの印加状態を示す図である。ソース線を０Ｖに設定し、ビット線に所定の書き込み電圧振幅の正極性の書き込みパルスを印加して可変抵抗素子１に所望のデータを書き込む。多値情報を可変抵抗素子１へ書き込む場合は、書き込みパルスの電圧振幅を書き込むデータ数に応じたレベルに設定する。例えば４値データを１つの可変抵抗素子１に書き込む場合には、各書き込みデータに対応して決定される所定の４つの電圧振幅の内の１つを選択して書き込み動作を行う。また、書き込みパルス幅は、素子に応じた適切な幅が選択される。
【０００８】
図９(ｂ)は、消去動作を行うときの電圧パルスの印加状態を示す図である。消去時は、ビット線に０Ｖを印加し、ソース線に消去電圧振幅の正極性の消去パルスを印加する。消去パルスを印加することで可変抵抗素子１の電気抵抗は最小の値となる。また、複数のビット線に０Ｖを印加した状態で各メモリセルのソース線に消去パルスを印加すると、その複数のビット線とソース線に接続されている複数のメモリセルが同時に一括消去される。
【０００９】
図９(ｃ)は、読み出し動作を行うときの電圧印加状態を示す図である。可変抵抗素子１の記憶データを読み出す場合は、ソース線を０Ｖに設定し、所定の読み出し電圧を読み出し回路を経由して選択したビット線に印加し、比較判定回路でビット線のレベルを読み出し用のリファレンスレベルと比較して記憶データを読み出す。
【００１０】
上記のような制御方式において実際はトランジスタＴ１にオン抵抗が存在するため、素子にかかる電圧は前記オン抵抗と素子抵抗とで分圧した電圧値となる。すなわち、図９の制御方式では、駆動電圧を電圧源としてトランジスタのオン抵抗をドライブインピーダンスとした駆動回路になる。一般的にオン抵抗は素子抵抗に対し十分小さいことが望ましく、特に記憶データの読み出し時には、読み出し信号の信号品質に影響を与える。このことは特開2004-186553号公報(特許文献２)に開示されており、メモリアレイ面積の増大を制限しながら、素子の抵抗値に対し極力オン抵抗を低減させる方法が示されている。
【特許文献１】特開2004-185756号公報
【特許文献２】特開2004-186553号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、前記のような駆動方式でオン抵抗を極力低減せしめる従来技術においては大きな課題があることを見出した。それは、RRAM素子のように電気的刺激によって抵抗値が変化する可変抵抗素子に抵抗が低下する(低抵抗状態)方向に所定の電圧パルスを加える場合において、オン抵抗が素子の低抵抗状態の抵抗値に比べ無視できるほど小さい場合では、RRAM素子に流れる電流は、電圧パルスを加えたときの電圧値と素子抵抗で決定される。このため、素子抵抗が低下すると多くの電流が流れ、さらに素子抵抗が低下すると、さらに多くの電流が流れ抵抗が下がってしまうといった破壊ルーチンに陥ってしまう。図３(ａ)及び(ｂ)に、その現象をあらわす図を示した。
【００１２】
図３は、トランジスタを用いたエミッタフォローで所定の消去電圧パルスがRRAM素子に印加されたときの電流波形を示す。これは素子へのドライブインピーダンスが極めてゼロに近い駆動方法である。図３(ａ)は、正常時の電流波形を示し、パルスを印加後に高抵抗状態から正常な第１の低抵抗状態に移行している場合である。一方、図３(ｂ)は破壊ルーチンに陥った場合の電流波形を示しており、波形の途中から、さらに急激に電流が流れ始め第１の低抵抗状態よりも低い異常な第２の低抵抗状態に移行している。前記第２の低抵抗状態の抵抗値は、素子環境やパルス印加数によって刻々とばらつき、最悪は第２の低抵抗状態から第１の低抵抗状態又は高抵抗状態に復帰できないような異常素子になる場合が起こる。
【００１３】
本発明は、上記の問題点を鑑みてなされたものであり、その目的は、RRAM素子が低抵抗状態に移行するパルスを印加したときに素子に対して加速的に電力が加わり前記破壊ルーチンに陥ってしまうことを抑制することを可能にし、メモリセルへのデータの書き込み又は消去動作の信頼性を向上した不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【００１４】
この目的を達成するための本発明にかかる不揮発性メモリ装置は、可変抵抗素子と、前記可変抵抗素子に加わる電力を所定の値以下に制限する電力抑制手段とを備え、前記可変抵抗素子は、シート抵抗率(ρ)かつ膜厚(ｌ)の抵抗変化膜材料が面積(Ｓ)の電極材料に挟まれた構造であり、ρ×ｌ÷Ｓで算出される抵抗値を素子バルク抵抗値(Ｒbulk)としたときに、電気的な刺激により抵抗が前記素子バルク抵抗値(Ｒbulk)より大きな抵抗値領域で変化することによって情報を記憶可能であり、前記電力抑制手段は、前記可変抵抗素子に記憶されたデータを消去するために前記可変抵抗素子を高抵抗状態から低抵抗状態に変化させる所定の電圧振幅(Ｖ)の消去パルスを印加したときに前記可変抵抗素子で消費される電力をＶ×Ｖ÷Ｒbulkの１/４以下の電力になるよう抑制して前記可変抵抗素子に加える、ことを特徴とした不揮発性メモリ装置である。
【００１５】
このような特徴構成によれば、可変抵抗素子に加えられる電力は常に監視され消去パルスを印加したときに前記可変抵抗素子が、前述した破壊ルーチンに陥ることなく抑制され、素子バルク抵抗値まで、その抵抗値が低下することがないよう制限される。
【００１６】
さらに本発明にかかる不揮発性メモリ装置は、電気抵抗の変化により情報が記憶可能である可変抵抗素子と、前記可変抵抗素子を選択する所定のオン抵抗をもった選択スイッチ素子と、前記可変抵抗素子に流れる電圧・電流を抑制するゼロΩ以上の消去パルス制限固定抵抗素子とをシリーズに接続したメモリセルを有するとともに、前記可変抵抗素子を高抵抗状態から低抵抗状態に記憶データを消去せしめる所定の電圧振幅の消去パルスを前記メモリセルに印加せしめる消去パルス駆動手段を備え、経路中全ての選択トランジスタのオン抵抗と配線抵抗と消去パルス制限固定抵抗素子の抵抗値との和を第１の抵抗値としたときに、前記第１の抵抗値が、前記素子バルク抵抗値(Ｒbulk)以上となるように、前記消去パルス制限固定抵抗素子の抵抗値が決定されることを特徴とした不揮発性メモリ装置である。
【００１７】
このような特徴構成によれば、実際に可変抵抗素子に印加される電圧は、前記第１の抵抗値と可変抵抗素子の抵抗値との分圧で与えられ、Ｒbulkの素子バルク抵抗値では両端電圧が消去電圧パルスの電圧の１／２以下に制限され、電力的には第１の抵抗値が０の場合の１／４以下に制限される。これにより消去パルスを印加したときに前記可変抵抗素子は、前述した破壊ルーチンに陥ることなく抑制され、素子バルク抵抗値までその抵抗値が低下することがなくなるとともに、トランジスタのＯＮ抵抗や配線抵抗の組み合わせで単純に構成できるため、集積化した場合であっても極めて容易なプロセスで実現が可能となり、特別な追加回路も必要としないことからメモリ容量を低下させることもない。
【００１８】
さらに、本発明に係る不揮発性メモリ装置は、電気抵抗の変化により情報が記憶可能である可変抵抗素子と、前記可変抵抗素子を選択する所定のオン抵抗をもった選択スイッチ素子とをシリーズに接続したメモリセルを有するとともに、前記可変抵抗素子を高抵抗状態から低抵抗状態に記憶データを消去せしめる所定の電圧振幅の消去パルスを前記メモリセルに印加せしめる消去パルス駆動手段を備え、前記メモリセルにおいて前記消去パルスを印加する側の一端の端子が全てのメモリセルで共有された端子構造を持ち、前記可変抵抗素子に流れる電圧・電流を抑制するゼロΩ以上の消去パルス制限固定抵抗素子の一端が、前記共有された端子に接続され、前記消去パルス制限固定抵抗素子の他端が前記消去パルス駆動手段の出力に接続され、経路中全ての選択トランジスタのオン抵抗と配線抵抗と消去パルス制限固定抵抗素子の抵抗値との和を第１の抵抗値としたときに、前記第１の抵抗値が、前記素子バルク抵抗値(Ｒbulk)以上となるように、前記消去パルス制限固定抵抗素子の抵抗値が決定されることを特徴とした不揮発性メモリ装置である。
【００１９】
このような特徴構成によれば、前記消去パルス制限固定抵抗素子は全メモリセルに対しただ一つでよく、半導体プロセスによって本発明装置を微細化したときおいて、メモリ装置の小型化又は大容量化が可能である。
【００２０】
さらに、本発明に係る不揮発性メモリ装置は、電気抵抗の変化により情報が記憶可能である可変抵抗素子と、前記可変抵抗素子を選択する所定のオン抵抗をもった選択スイッチ素子とをシリーズに接続したメモリセルを有するとともに、前記可変抵抗素子を高抵抗状態から低抵抗状態に記憶データを消去せしめる所定の電圧振幅の消去パルスを前記メモリセルに印加せしめる消去パルス駆動手段を備え、前記メモリセルにおいて前記消去パルスを印加する側の一端の端子が全てのメモリセルで共有された端子構造を持ち、前記可変抵抗素子に流れる電圧・電流を抑制するゼロΩ以上の消去パルス制限可変抵抗素子の一端が、前記共有された端子に接続され、前記消去パルス制限可変抵抗素子の他端が前記消去パルス駆動手段の出力に接続され、経路中全ての選択トランジスタのオン抵抗と配線抵抗と消去パルス制限可変抵抗素子の抵抗値との和を第１の抵抗値としたときに、消去されるメモリセルの場所に応じて配線長が異なることにより生じる前記第１の抵抗値のエリアばらつきを吸収するために、前記消去パルス制限可変抵抗素子の抵抗値を最適に調整設定し、すべてのメモリ素子に対して前記第１の抵抗値が前記素子バルク抵抗値(Ｒbulk)以上となるようにすることを特徴とした不揮発性メモリ装置である。
【００２１】
このような特徴構成によれば、超微細化かつ大容量のメモリアレイにしたときに顕著になる前記第１の抵抗値のばらつきを吸収することができ、すべてのセルにおいて、各セルに応じた適切な消去パルスが印加できる。
【発明の効果】
【００２２】
以上のように、本発明の構成によれば、前記消去パルス制限固定抵抗素子及び消去パルス制限可変抵抗素子を具備することで、電気的刺激によって抵抗値が変化する可変抵抗素子(たとえばRRAM素子)で、特に抵抗が低下する(低抵抗状態)方向に所定の電圧パルスを加える場合において、素子抵抗が低下すると多くの電流が流れ、さらに素子抵抗が低下することから多くの電流が流れ、さらに抵抗が下がってしまうといった破壊ルーチンを抑制し、安定な抵抗変化を維持した極めて信頼性の高い不揮発性メモリ装置を提供できる。
【発明を実施するための最良の形態】
【００２３】
本発明にかかる不揮発性メモリセル、及び不揮発性メモリ装置(以下、適宜「本発明装置」ともいう)の実施の形態につき、図面に基づいて説明する。
【００２４】
＜第１の実施の形態＞
図１に本発明装置のメモリセルの構成と、前記メモリセルに消去パルス及び書き込みパルスを印加するときの駆動回路の構成を示す。なお、本発明における消去パルスは、可変抵抗素子を高抵抗から低抵抗に変化させるパルスとして定義し、パルス幅及び電圧振幅値は所定の値とする。また、書き込みパルスは、消去パルスとは逆に可変抵抗素子を低抵抗から高抵抗に変化させるパルスとして定義し、そのパルス幅及び電圧振幅値も同様に素子に応じた最適な所定の値であるとする。
【００２５】
図１(ａ)および(ｂ)に示すように、本実施形態による不揮発性メモリ装置は、メモリセル３と、選択トランジスタＴ２〜Ｔ５と、消去パルス制限固定抵抗２とを備える。
【００２６】
メモリセル３は、可変抵抗素子１と、選択トランジスタＴ１とを備えている。可変抵抗素子１はデータを記憶する素子であり、本実施の形態ではRRAM素子を用いる。RRAM素子は電気的ストレスの印加により抵抗値が変化し、電気的ストレスの解除後も変化した抵抗値が保持され、この性質を用いてデータの記憶が可能な不揮発性の記憶素子で、例えば、CoFe204，CoxMn3-x04，(Co1-xZnx)Fe2O4，(Ni1-xZnx)Fe2O4，NiCr2O4，Cu0.15Ni0.85Cr2O4，MnMn2O4，ZnMn2O4，ZnV2O4，Fe3O4，AlV2O4，ZnCr2O4，ZnFe2O4，ZnGa2O4等のスピネル構造を持つ酸化物の薄膜材料や、ペロブスカイト構造を持つ酸化物の薄膜材料を、所定の電極材料ではさむことで構成される。
【００２７】
選択トランジスタＴ１〜Ｔ５はMOSFETで構成され、それぞれ説明のためにオン抵抗をRtonとして記載してある。図１(ａ)は消去時のセル状態を示し、第１の選択スイッチ素子であるトランジスタＴ１、第２の選択スイッチ素子であるトランジスタＴ２,Ｔ３のゲートにオン電圧が、トランジスタＴ４,Ｔ５のゲートにオフ電圧が印加され、図１(ａ)の破線の経路に電流が流れるように選択されている。即ち、消去パルス駆動回路と消去パルス制限固定抵抗２を接続する第３のノードＮ３、消去パルス制限固定抵抗２と選択トランジスタＴ２を接続する第５のノードＮ５、選択トランジスタＴ２,Ｔ５と選択トランジスタＴ１を接続する第１のノードＮ１、可変抵抗素子１と選択トランジスタＴ３,Ｔ４を接続する第２のノードＮ２を経由して、選択トランジスタＴ３、第４のノードＮ４へと電流が流れる。また、図１(ｂ)は書き込み時の状態を示し、トランジスタＴ１,Ｔ４,Ｔ５のゲートにオン電圧が、トランジスタＴ２,Ｔ３のゲートにオフ電圧が印加され、図１(ｂ)の破線の経路に電流が流れるように選択されている。即ち、書き込みパルス駆動回路から、選択トランジスタＴ４、可変抵抗素子１と選択トランジスタＴ３,Ｔ４を接続する第２のノードＮ２、選択トランジスタＴ２,Ｔ５と選択トランジスタＴ１を接続する第１のノードＮ１、選択トランジスタＴ５を経由して電流が流れる。このような選択トランジスタの接続構成は複数のメモリセルからなるメモリアレイの中で所望のメモリセルを選択する構成として一般的である。
【００２８】
本実施形態において、従来と異なる点は、消去パルスを印加したときに流れる電流を制限する所定の抵抗値Ｒｅを有する消去パルス制限固定抵抗２が挿入されていることである。そして図１(ａ)の破線の経路中の全ての配線抵抗値(図示せず)と、全ての選択トランジスタのオン抵抗値と、消去パルス制限固定抵抗２の抵抗値Ｒｅとを合計した抵抗値Ｒallが、前記可変抵抗素子１に使用されている薄膜材料のバルクの膜抵抗値以上になるように、消去パルス制限固定抵抗２の抵抗値Ｒｅは決定される。
【００２９】
消去パルス制限固定抵抗２の有効性を図２〜５を用いてより詳細に説明する。なお、以下を説明するために用いた評価データは、可変抵抗素子１の膜材料としてFe3O4を主成分とし、膜抵抗値の調整用にFe2O3を少量含んだ膜材料を用いており、このときのバルクの膜材料の抵抗率ρは、SiO2などの絶縁膜上にスパッタした膜を用いて事前に測定したシート抵抗から算出してあり、約４０ｍΩ・cmである。そして、実際の評価は電極径φ1.6μｍ、膜厚0.1μｍの評価用テスト素子にて評価してある。すなわち、前記抵抗率ρと電極面積Ｓと膜厚ｌから、ρ×ｌ÷Ｓで算出される抵抗値を前記評価用テスト素子の素子バルク抵抗値Ｒbulkとすると、素子バルク抵抗値Ｒbulkは素子の理論上の最低抵抗値となる。そして、本実施の形態の例では、約２０Ωであることを、あらかじめ明記しておく。
【００３０】
図２は、前記評価用テスト素子に対して、図１の選択トランジスタＴ１〜Ｔ５のオン抵抗Ｒtonと全配線抵抗とが無視できるほど小さい値で、かつ消去パルス制限固定抵抗２の抵抗値Ｒｅがゼロ(すなわち、Ｒallがゼロ)である駆動回路にて、消去パルス及び書き込みパルスを交互に印加したときの測定データである。図２において丸点の観測点(●)が書き込みパルスを印加した後の素子抵抗値であり、四角点の観測点(■)が消去パルスを印加した後の素子抵抗値を示している。なお、各パルスの電圧値は素子に応じた最適の電圧値が設定されている。図２の安定動作区間は、書き込みパルス及び消去パルスによって素子の抵抗値が約１桁程度変化する安定な動作をしている。しかし、不具合動作区間は約２０Ωのバルクの膜抵抗値Ｒbulkまで低下し、その後は書き込みパルスを印加しても所望の高抵抗値に復帰していないことがわかる。このように前記抵抗変化膜材料を所定の電極材料ではさむことで、前記Ｒbulkより大きい抵抗値領域で抵抗変化し、一旦素子の抵抗値がＲbulkまで下がるとその後は正常な抵抗変化に復帰できないことが分かる。
【００３１】
安定動作区間のうち消去パルスを印加した図２の抵抗変化１における素子の電流波形を図３(ａ)に示した。また、不具合動作区間のうち消去パルスを印加した図２の抵抗変化２における素子の電流波形を、同様に図３(ｂ)に示した。図３(ａ),(ｂ)の波形の差を見て明らかなように、図２の抵抗変化２では電流波形の途中から加速的に流れ始めていることが観測される。これは消去パルスによって素子の抵抗値が下がり、素子の抵抗値が下がるために、より電流が流れ、さらに電流が流れることから、より素子の抵抗値が下がるといった破壊ルーチンに陥っているためである。その結果、最悪の場合は素子に用いている薄膜材料のバルクの抵抗値Ｒbulk(本実施の形態では、前述の２０Ω)まで低下し、安定な抵抗変化動作のもととなる特性が破壊され、書き込みパルスを印加しても元の高抵抗状態には復帰できなくなる。
【００３２】
図４には前記消去パルス制限固定抵抗２の抵抗値Ｒｅが２５Ω(Ｒall＝２５Ω)、図５にはＲｅが５０Ω(Ｒall＝５０Ω)のときで、消去および書き込み動作を交互に繰返したときの各抵抗変化を示した。図２と同様に図の中の丸点の観測点(●)が書き込みパルスを印加した後の素子抵抗値であり、四角点の観測点(■)が消去パルスを印加した後の素子抵抗値を示し、トランジスタのオン抵抗Ｒtonと全配線抵抗は、無視できるほど小さいものとする。従って、素子に加わる電圧は、消去パルス制限固定抵抗２の抵抗値Ｒｅと素子抵抗値との分圧値となり、Ｒｅの値が大きいほど素子抵抗が低下したときの電圧制限が大きいことがわかる。
【００３３】
消去パルス制限固定抵抗２の抵抗値ＲｅをゼロΩとした図２では、抵抗変化２で示したような破壊ルーチンによって、素子に用いている薄膜材料のバルクの抵抗値Ｒbulk(約２０Ω)まで低下していた。この現象が、図４を見て明らかなように、Ｒｅを２５Ωにすることによって、前記の破壊ルーチンが抑制され抵抗値の低下が３５〜４０Ωに制限されていることがわかる。そして、さらに図５ではＲｅを５０Ωにすることで、破壊ルーチンは完全に抑制され安定に抵抗変化していることがわかる。図には１００回程度のパルス回数しか表示していないが、この安定な動作は、このあと数万回以上観測された。
【００３４】
さらに詳しく図６を用いて、Ｒｅを変えたときの素子抵抗値に対する電圧・電流制限の関係を説明する。図６において、横軸は素子の抵抗値、左の縦軸は素子に流れるパルスの電流振幅値、右の縦軸は素子に加わるパルスの電圧振幅値をとってある。図６(ａ)〜(ｃ)は、それぞれ消去パルス制限固定抵抗２の抵抗値Ｒｅを０.１Ω、２５Ω、５０Ωとしたときで、実線が素子電圧、点線が素子電流を示している。図４及び図５より、これらの素子の低抵抗状態の抵抗値は約３００Ω程度あることがわかるが、実際の消去パルスを印加している区間の素子電圧振幅は１.６Ｖあり、そのときの素子電流振幅は最大で１０ｍＡある。すなわちパルスを印加している瞬間は１５０Ωまで抵抗が低下し、その後３００Ω程度の抵抗値に落ち着いていることが、素子の評価で明らかになっている。従って、図６(ａ)〜(ｃ)において、素子の抵抗値が１５０Ωのときに、電圧振幅が１.６Ｖとなるように設定されている。
【００３５】
図６(ａ)〜(ｃ)を比較して明らかなように、Ｒｅの抵抗値が大きくなれば、素子抵抗の低下にともなって素子に印加される電圧振幅が制限されるとともに素子電流も制限されていることがわかる。図６(ａ)ではＲｅがほぼゼロに近いことから、素子のバルク抵抗値Ｒbulkである２０Ω付近であっても電圧振幅が制限されず、８０ｍＡもの電流が流れてしまい、素子で消費される電力も低抵抗になればなるほど加速的に増加していのが分かる。図６(ｂ)ではＲｅが２５Ωであるため、Ｒbulk付近で電圧振幅が約半分の０.８Ｖまで制限され、それに伴って素子電流も半分の４０ｍＡに制限されており、電力的にみれば、Ｒｅがなかったときにくらべて１/４以下になるよう常に抑制されていることが分かる。さらに図６(ｃ)ではＲｅが５０Ωとなり、Ｒbulk付近で電圧振幅が０.６Ｖ以下の約１/３に制限され、それに伴い素子電流は３０ｍＡ程度に制限されている。このように、消去パルス制限固定抵抗２の抵抗値Ｒｅ(実際には経路中の全てのＲton、配線抵抗、Ｒｅの和のＲall)が大きくなるほど、素子に印加される電圧振幅は分圧によって制限される。また、素子の抵抗が低下することによっておこる電流増加の傾斜も緩和され、前述した破壊ルーチンを抑制することに効果がある。実験的に、素子抵抗を変化させる最適な電圧振幅の半分以下の振幅であれば、素子のヒステリシス特性のために抵抗が変化しないことがわかっている。従って、Ｒallが素子のバルクの膜抵抗値Ｒbulk以上になるようにＲｅの抵抗値を設定しておけば、図６(ｂ)に示したようにＲbulkの抵抗値付近で電圧振幅が１/２以下に制限され、素子抵抗値がＲbulkまで低下せず、安定な抵抗変化特性を維持できる。また、膜抵抗が製造プロセス上、ばらつきが大きい場合は、より安全性を考慮してＲallがＲbulkの数倍以上になるようにＲｅの抵抗値を設定することが望ましい。
【００３６】
すなわち、本発明装置の実施の形態によれば、選択された可変抵抗素子１とシリーズに消去パルス制限固定抵抗２を接続し、径路上全てのＲtonと配線抵抗とＲｅとの和であるＲallがＲbulkより大きくなるように消去パルス制限固定抵抗２の抵抗値Ｒｅを設定して、可変抵抗素子１を低抵抗状態に変化せしめる消去パルスを印加することによって、素子に印加される実際の電圧振幅は、Ｒallとの分圧値に制限される。これにより、可変抵抗素子１は、Ｒbulkまで低下するような破壊ルーチンに陥ることが抑制され、所望の抵抗変化特性が良好に維持できる。
【００３７】
なお、パルスの電圧値や各抵抗値や消去パルスを印加する方向等は、本実施の形態で示した値や構成に限定されるものでなく、素子の大きさ及び膜材料に応じて最適に選定される。また、説明を簡単にするためにトランジスタのオン抵抗及び配線抵抗は無視できる程度の小さな値としたが、半導体の微細プロセスで製造したメモリ装置では一般に無視できず、所定の抵抗値を持っている。従って、経路上の全トランジスタのオン抵抗と配線抵抗の合計が、Ｒbulkの抵抗値以上になるように製造上管理することによっても本発明の効果を得ることができる。即ちこのような場合は、別途消去パルス制限固定抵抗２を設ける必要はなく、ＲｅはゼロΩでよいことは明らかである。
【００３８】
なお、本実施の形態では抵抗変化素子１と消去パルス制限固定抵抗２の抵抗による分圧によって、素子１に印加される電力を抑制する例について述べたが、これに限定されるものでない。例えば素子１に印加される電圧と素子１に流れる電流を電圧に変換して検出し、検出した素子電圧と素子電流を乗算器で電力量にし、そのレベルが所定のレベル以上になれば素子１への印加を中止するような構成は容易に類推できる。
【００３９】
＜第２の実施の形態＞
引き続き、本発明装置の第２の実施の形態について、図を用いて説明する。図７は、本実施形態による不揮発性メモリ装置の構成を示すブロック図である。図７において、メモリセルアレイ４は第１の実施の形態で説明したメモリセルをマトリックス状に複数並べたもので、記号が図１と等しいものは同一の動作を示すので説明を省略する。メモリセルアレイ４の中で、各行のトランジスタＴ１(第１の選択スイッチ素子)のゲートはショートされている(対応するワード線WL1,WL2,…,WLnに共通接続されている)。また、各列のセルのビット線も、同様にショートされている(各列の可変抵抗素子１の一端は対応するビット線ＢＬ１,ＢＬ２,…,ＢＬｋに第２のノードによって共通接続されている)。さらに全てのセルのソース線は全てショートされている(各セルのトランジスタＴ１の一端は対応するソース線に第１のノードによって共通接続されている)。外部との通信バス５を通じて本発明装置への電源供給、動作コマンド、書き込みデータ及び読み出しデータの入出力がおこなわれる。インターフェース兼システムコントローラ６は、マイコン等で構成され、前記通信バス５から入力されるコマンド及びアドレス・データのデコードを行い、メモリセルへの書き込みを制御する。また、通信バス５からの要求に応じてメモリセルのデータの読み出しを制御し、読み出したデータは通信バス５を介して外部に出力する。行デコーダ７は、システムコントローラ６からの指令に従い行アドレスをデコードし、前記行アドレスを出力する。ワード線ドライバ８は、行デコーダ７からの入力をもとに行アドレスに応じたワード線に所定のオン電圧を印加する。選択されたワード線にオン電圧が印加されると、そのワード線に接続された全てのトランジスタＴ１がオン状態になり、各メモリセルへのアクセスが可能になる。列アドレスデコーダ兼スイッチコントローラ１４は、システムコントローラ６からの指令に従い列アドレスと書き込み及び消去・読み出しの各モードとをデコードするとともに、デコード結果に応じて後述のマルチスイッチ回路９(第２の選択スイッチ素子)を制御する。マルチスイッチ回路９は、ＦＥＴ等のトランジスタで構成され、列アドレスデコーダ兼スイッチコントローラ１４の指令に基づき、適切なスイッチを選択してオンする。読み出し比較判定回路１３は、選択されたメモリセルに所定の読み出し電圧パルスを印加し、そのときに流れる電流を検出してメモリセルに記憶されたデータを読み出し、その出力はシステムコントローラ６に出力される。消去パルス駆動回路１１は、選択されたメモリセルに所定の電圧振幅の消去パルスを印加し、素子１を低抵抗状態に変化させる。電圧振幅及びパルス幅はシステムコントローラ６からの指令により最適に設定される。また、書き込みパルス駆動回路１２は、選択されたメモリセルに所定の電圧振幅の書き込みパルスを印加し、素子１を高抵抗状態に変化させる。電圧振幅及びパルス幅はシステムコントローラ６からの指令により最適に設定される。
【００４０】
では、メモリセルアレイ４の中で点線囲みしたセルが選択セルであるときを例にとり、各モードでの動作について説明する。前記選択セルにアクセスするために、あらかじめシステムコントローラ６からのアドレス指定によって、行デコーダ７が前記選択セルを含む行アドレスをデコードし、ワード線ドライバ８に出力する。これによりワード線ドライバ８は、選択セルが含まれるワード線WL1に対し、所定のオン電圧を印加し、選択セルを含む行の全てのトランジスタをオン状態にしているものとする。
【００４１】
はじめに、セルに記憶したデータを読み出すモードについて説明する。システムコントローラ６からの指令で、列アドレスデコーダ兼スイッチコントローラ１４は、マルチスイッチ９を制御し、スイッチSb1r,Segをオン状態にする。これにより読み出し比較判定回路１３が前記選択セルのビット線ＢＬ１につながり、選択セルのソース線はグランドに接続される。この接続関係において、読み出し比較判定回路１３はシステムコントローラ６の指令に基づき、所定の読み出しパルスを前記選択セルに印加し、そのときに流れる電流を検出することによって記憶データを読み出す。読み出されたデータはシステムコントローラ６に出力され、通信バス５を通じて装置外部に出力される。
【００４２】
次に、セルにデータを書き込むモードについて説明する。システムコントローラ６からの指令で、列アドレスデコーダ兼スイッチコントローラ１４は、マルチスイッチ９を制御し、スイッチSb1w,Segをオン状態にする。これにより書き込みパルス駆動回路１２が前記選択セルのビット線ＢＬ１につながり、選択セルのソース線はグランドに接続される。この接続関係において、書き込みパルス駆動回路１２はシステムコントローラ６の指令に基づき、所定の電圧振幅とパルス幅の書き込みパルスを前記選択セルに印加し、素子抵抗を高抵抗状態に変化せしめる。
【００４３】
さらに、セルのデータを消去するモードについて説明する。システムコントローラ６からの指令で、列アドレスデコーダ兼スイッチコントローラ１４は、マルチスイッチ９を制御し、スイッチSee,Sb1gをオン状態にする。これにより消去パルス駆動回路１１が、消去パルス駆動回路１１と消去パルス制限固定抵抗２を接続する第３のノードＮ３、消去パルス制限固定抵抗２を介して前記選択セルのソース線につながり、選択セルのビット線ＢＬ１はグランド(第４のノードＮ４)に接続される。この接続関係において、消去パルス駆動回路１１はシステムコントローラ６の指令に基づき、所定の電圧振幅とパルス幅の消去パルスを前記選択セルに印加し、素子抵抗を低抵抗状態に変化せしめる。
【００４４】
すなわち、本発明装置の第２の実施の形態における特徴は、メモリセルアレイ４の各セルの消去パルスを印加する側の配線(本例ではソース線)が第１のノードＮ１によって全てショートされ、前記配線に対して第５のノードＮ５、消去パルス制限固定抵抗２、第３のノードＮ３を介して消去パルス駆動回路１１が接続されていることにある。このような構成によれば、全てのセルに対して、消去パルス制限固定抵抗２はただ一つでよく、半導体プロセスによって本発明装置を集積化したときの回路規模を最小限にすることができる。
【００４５】
＜第３の実施の形態＞
さらに、本発明装置の第３の実施の形態について、図を用いて説明する。図８は、第３の実施の形態による不揮発性メモリ装置の構成を示すブロック図である。図８のうち、図７と等しい記号は同じ機能であるので、その説明を省略する。図７と異なる点は、消去パルス制限固定抵抗２が消去パルス制限可変抵抗１６に変わったことである。消去パルス制限可変抵抗１６は、システムコントローラ６からの指令により、抵抗値を段階的に変化できるものである。消去パルス制限可変抵抗１６の内部回路構成は特に図示しないが、例えば所定の固定抵抗がシリーズに接続された抵抗アレイでトランジスタスイッチを用いて適切な抵抗数を選択することによって実現できる。
【００４６】
本実施の形態の構成によれば、次のような利点がある。
【００４７】
近年、半導体プロセスは微細化が進み、半導体メモリにいたっては急速に大容量化が進んでいる。このため、各素子に書き換えパルスを印加するドライバ回路の個数や配置、さらにドライバから各素子への配線経路を工夫してもドライバから見た負荷抵抗のばらつきを低減させるには限界があり、完全に均一化することは困難である。このため前述した実施の形態の例では素子に印加される電力をすべての素子で等しく抑制することは困難であり、ばらつきが大きいと適切な低抵抗のレベルに低抵抗化できなかったり、抑制が不十分で破壊してしまう素子も発生する。本実施の形態は、このような課題を鑑みてなされたもので、配線抵抗のばらつきを各エリアごとに前記消去パルス制限可変抵抗１６で調整することができる。すなわち、マイクロコントローラの指令に基づきメモリアレイのエリアに応じて発生する配線抵抗のばらつきを消去パルス制限可変抵抗１６の抵抗値によって段階的に最適に設定・調整し、各メモリセルまでの配線長のばらつきがあっても安定に、かつ確実に低抵抗化せしめる不揮発性メモリ装置を提供できる。
【産業上の利用可能性】
【００４８】
本発明装置のメモリセルは可変抵抗素子を用いて、きわめて高い信頼性を保ち、高速かつ高容量に情報を記憶することができるため、携帯機器のカード型メモリーやマイクロプロセッサのデータ記憶メモリなどに利用可能で、不揮発性メモリ装置として極めて有用である。
【図面の簡単な説明】
【００４９】
【図１】図１(ａ)は本発明の第１の実施の形態における消去時のメモリセル構成を示す構成図、図１(ｂ)は本発明の第１の実施の形態における書き込み時のメモリセル構成を示す構成図である。
【図２】図２は従来のメモリセルにおける課題を説明する説明図である。
【図３】図３は従来のメモリセルにおける課題を説明する説明図である。
【図４】図４は本発明による改善効果を説明する説明図である。
【図５】図５は本発明による改善効果を説明する説明図である。
【図６】図６は本発明の消去パルス制限固定抵抗の効果を説明する説明図である。
【図７】図７は本発明の第２の実施の形態におけるブロック構成を示すブロック図である。
【図８】図８は本発明の第３の実施の形態におけるブロック構成を示すブロック図である。
【図９】図９は従来例の駆動回路を説明する説明図である。
【符号の説明】
【００５０】
１  可変抵抗素子
２  消去パルス制限固定抵抗
３  メモリセル
４  メモリアレイ
５  通信バス
６  インターフェース兼システムコントローラ
７  行デコーダ
８  ワード線ドライバ
９  マルチスイッチ
１０  抵抗変化パルス駆動器
１１  消去パルス駆動回路
１２  書き込みパルス駆動回路
１３  読み出し比較判定回路
１４  列アドレス兼スイッチコントローラ
１６  消去パルス制限可変抵抗
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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