(57)【要約】  例えばＩＩＲデジタルフィルタにおいて、構成要素として、複数の乗算器及び複数の加算器に代えて、多入力乗算加算回路を使用する。これにより、複数の乗算器及び複数の加算器を使用しないので、回路の小型化が図られると共に、多入力乗算加算回路は、フィードバック処理において処理速度を上げるためのパイプライン処理が可能な構成であるので、フィルタ処理の高速化も可能である。
2008018197.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、
入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とを備えた
ことを特徴とするデジタルフィルタ。
【請求項２】
前記請求項１記載のデジタルフィルタにおいて、
前記第１の多入力乗算加算回路は、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、
前記入力信号と前記部分積生成回路の出力とを入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成される
ことを特徴とするデジタルフィルタ。
【請求項３】
前記請求項１記載のデジタルフィルタにおいて、
前記第２の多入力乗算加算回路は、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、
前記部分積生成回路の出力を入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成される
ことを特徴とするデジタルフィルタ。
【請求項４】
データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、
入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算した出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路とを備えた
ことを特徴とするデジタルフィルタ。
【請求項５】
前記請求項４記載のデジタルフィルタにおいて、
前記第１の多入力乗算加算回路は、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、
前記入力信号と前記部分積生成回路の出力とを入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成される
ことを特徴とするデジタルフィルタ。
【請求項６】
前記請求項１記載のデジタルフィルタにおいて、
前記第１及び第２の多入力乗算加算回路は、各々、乗算係数が外部から入力される
ことを特徴とするデジタルフィルタ。
【請求項７】
前記請求項１記載のデジタルフィルタにおいて、
前記シフトレジスタは、
その複数の出力信号が、各々、外部制御信号に基づいて選択される
ことを特徴とするデジタルフィルタ。
【請求項８】
前記請求項４記載のデジタルフィルタにおいて、
前記シフトレジスタは、
その複数の出力信号が、各々、外部制御信号に基づいて選択される
ことを特徴とするデジタルフィルタ。
【請求項９】
２つの信号を入力としてデータを記憶する２組の複数のレジスタを有し、１サンプル毎に前記２組の複数のレジスタのデータを各々シフトさせるシフトレジスタと、
入力信号と前記シフトレジスタの２組の複数の出力信号とを入力とし、このシフトレジスタからの２組の複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの第１の入力とし、前記シフトレジスタからの２組の複数の入力信号に各々係数を乗算してそれ等の乗算結果と前記入力信号との全てを加算した出力から丸め処理のための切り上げの有無を算出し、その算出結果の出力を前記シフトレジスタの第２の入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算した出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とを備えた
ことを特徴とするデジタルフィルタ。
【請求項１０】
２つの信号を入力としてデータを記憶する２組の複数のレジスタを有し、１サンプル毎に前記２組の複数のレジスタのデータを各々シフトさせるシフトレジスタと、
入力信号と前記シフトレジスタの２組の複数の出力信号とを入力とし、このシフトレジスタからの２組の複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの第１の入力とし、前記シフトレジスタからの２組の複数の入力信号に各々係数を乗算してそれ等の乗算結果と前記入力信号との全てを加算した出力から丸め処理のための切り上げの有無を算出し、その算出結果の出力を前記シフトレジスタの第２の入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路とを備えた
ことを特徴とするデジタルフィルタ。
【請求項１１】
前記請求項１記載のデジタルフィルタにおいて、
外部入力制御信号に基づいて前記入力信号に対して所定の処理を行うように制御し、その制御後の信号を前記第１の多入力乗算加算回路に出力する入力制御回路を備え、
前記第１の多入力乗算加算回路は、乗算係数が外部から入力され、
前記第２の多入力乗算加算回路も、乗算係数が外部から入力される
ことを特徴とするデジタルフィルタ。
【請求項１２】
前記請求項１１記載のデジタルフィルタにおいて、
前記入力制御回路は、
外部入力制御信号に基づいて、入力信号のビットシフト処理を行うビットシフト回路で構成される
ことを特徴とするデジタルフィルタ。
【請求項１３】
前記請求項１１記載のデジタルフィルタにおいて、
前記入力制御回路は、
入力信号を互いに異なるビット数だけビットシフトする処理を行う複数個のビットシフト回路と、
前記複数のビットシフト回路の出力を、前記外部入力制御信号に基づいて選択するセレクタとにより構成される
ことを特徴とするデジタルフィルタ。
【請求項１４】
前記請求項１に記載のデジタルフィルタを備えた
ことを特徴とする信号処理装置。
【請求項１５】
デジタルフィルタを、
データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、
入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とにより合成する
ことを特徴とするデジタルフィルタの合成装置。
【請求項１６】
コンピュータにデジタルフィルタを合成させるプログラムであって、
データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタを合成するステップと、
入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路を合成するステップと、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路を合成するステップとを有する
ことを特徴とするデジタルフィルタの合成プログラム。
【請求項１７】
請求項１６に記載のデジタルフィルタの合成プログラムを記録した
ことを特徴とするデジタルフィルタの合成プログラム記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種の分野の信号処理において用いられるデジタルフィルタに係わり、特に、小型化及び高速化を実現するＩＩＲフィルタ（Infinite Impulse Response Filter）や無限インパルス応答フィルタ（Finite Impulse Response Filter）、及びフィードバック系処理を含む信号処理装置に関する。
【背景技術】
【０００２】
今日、ＩＩＲデジタルフィルタは、様々な分野のデジタル信号処理で使用される演算器のうちの一つである。デジタルフィルタとしては、一般にＦＩＲフィルタ（Finite Impulse Response Filter、有限インパルス応答フィルタ）とＩＩＲフィルタ（Infinite Impulse Response Filter、無限インパルス応答フィルタ）とがある。ＩＩＲフィルタはＦＩＲフィルタに比べ、同等の特性を実現するのに次数が少なく、回路の小型化が可能であるが、演算のビット数を充分大きくする必要がある。【０００３】
これまでもＩＩＲデジタルフィルタの構成については、例えば、特許文献１、特許文献２、特許文献３など、様々な特許出願がされている。【０００４】
図１４は、ＩＩＲデジタルフィルタの従来の一例を示すものである。同図において、１は加算回路、２は乗算回路、３は遅延回路である。入力信号は、通常、２の補数の信号（符号付きの信号）である。【０００５】
ＩＩＲデジタルフィルタの構成は幾つかの種類があるが、図１４は直接形IIと呼ばれる構成を示している。また、図１４は、分母及び分子が２次の場合の例を示し、その伝達関数は、
【数１】
2008018197.tif 000003
となる。【０００６】
遅延回路３は１サンプル時間の時間遅れを与え、各々の出力に各係数を乗算回路２により乗算し、乗算回路２の出力を加算回路１により加算する。【０００７】
ここで、乗算回路２の係数を変更することにより、種々のタイプのフィルタ（ＬＰＦ、ＨＰＦ、ＢＰＦ、ＢＲＦ）を実現することが可能となる。【０００８】
ＩＩＲデジタルフィルタを設計する際は、各特性を満足するための演算のビット数やフィードバックシステムの安定性などを考慮する必要がある。
【特許文献１】特開昭６３−１６４６０６公報
【特許文献２】特開平２−１６６８２１公報
【特許文献３】特開平３−２６３９１０公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のＩＩＲデジタルフィルタ等のデジタルフィルタにおいては、フィードバック処理において、１サンプル（１クロックサイクル）で乗算処理と幾つかの加算処理とが必要であるため、回路動作の高速化を妨げるという課題があった。【００１０】
また、デジタルフィルタの次数が多くなると、乗算回路及び加算回路の各個数が増え、回路規模が大きくなるという課題があった。【００１１】
本発明は、前記従来の課題を解決するためになされたものであり、その目的は、回路動作の高速化及び回路規模の削減が可能なデジタルフィルタ、及びその合成装置、合成プログラム、合成プログラム記録媒体を提供することにある。
【課題を解決するための手段】
【００１２】
以上の目的を達成するために、本発明では、デジタルフィルタの構成要素を、複数の乗算回路と複数の加算回路とを含んで構成するのではなく、それ等と同一機能を有する１個の多入力乗算加算回路で構成する。【００１３】
具体的に、本発明のデジタルフィルタは、データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とを備えたことを特徴とする。【００１４】
本発明は、前記デジタルフィルタにおいて、前記第１の多入力乗算加算回路は、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、前記入力信号と前記部分積生成回路の出力とを入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成されることを特徴とする。【００１５】
本発明は、前記デジタルフィルタにおいて、前記第２の多入力乗算加算回路は、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、前記部分積生成回路の出力を入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成されることを特徴とする。【００１６】
本発明のデジタルフィルタは、データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算した出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路とを備えたことを特徴とする。【００１７】
本発明は、前記デジタルフィルタにおいて、前記第１の多入力乗算加算回路は、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、前記入力信号と前記部分積生成回路の出力とを入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成されることを特徴とする。【００１８】
本発明は、前記デジタルフィルタにおいて、前記第１及び第２の多入力乗算加算回路は、各々、乗算係数が外部から入力されることを特徴とする。【００１９】
本発明は、前記デジタルフィルタにおいて、前記シフトレジスタは、その複数の出力信号が、各々、外部制御信号に基づいて選択されることを特徴とする。【００２０】
本発明は、前記デジタルフィルタにおいて、前記シフトレジスタは、その複数の出力信号が、各々、外部制御信号に基づいて選択されることを特徴とする。【００２１】
本発明のデジタルフィルタは、２つの信号を入力としてデータを記憶する２組の複数のレジスタを有し、１サンプル毎に前記２組の複数のレジスタのデータを各々シフトさせるシフトレジスタと、入力信号と前記シフトレジスタの２組の複数の出力信号とを入力とし、このシフトレジスタからの２組の複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの第１の入力とし、前記シフトレジスタからの２組の複数の入力信号に各々係数を乗算してそれ等の乗算結果と前記入力信号との全てを加算した出力から丸め処理のための切り上げの有無を算出し、その算出結果の出力を前記シフトレジスタの第２の入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算した出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とを備えたことを特徴とする。【００２２】
本発明のデジタルフィルタは、２つの信号を入力としてデータを記憶する２組の複数のレジスタを有し、１サンプル毎に前記２組の複数のレジスタのデータを各々シフトさせるシフトレジスタと、入力信号と前記シフトレジスタの２組の複数の出力信号とを入力とし、このシフトレジスタからの２組の複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの第１の入力とし、前記シフトレジスタからの２組の複数の入力信号に各々係数を乗算してそれ等の乗算結果と前記入力信号との全てを加算した出力から丸め処理のための切り上げの有無を算出し、その算出結果の出力を前記シフトレジスタの第２の入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路とを備えたことを特徴とする。【００２３】
本発明は、前記デジタルフィルタにおいて、外部入力制御信号に基づいて前記入力信号に対して所定の処理を行うように制御し、その制御後の信号を前記第１の多入力乗算加算回路に出力する入力制御回路を備え、前記第１の多入力乗算加算回路は、乗算係数が外部から入力され、前記第２の多入力乗算加算回路も、乗算係数が外部から入力されることを特徴とする。【００２４】
本発明は、前記デジタルフィルタにおいて、前記入力制御回路は、外部入力制御信号に基づいて、入力信号のビットシフト処理を行うビットシフト回路で構成されることを特徴とする。【００２５】
本発明は、前記デジタルフィルタにおいて、前記入力制御回路は、入力信号を互いに異なるビット数だけビットシフトする処理を行う複数個のビットシフト回路と、前記複数のビットシフト回路の出力を、前記外部入力制御信号に基づいて選択するセレクタとにより構成されることを特徴とする。【００２６】
本発明の信号処理装置は、前記デジタルフィルタを備えたことを特徴とする。【００２７】
本発明のデジタルフィルタの合成装置は、デジタルフィルタを、データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とにより合成することを特徴とする。【００２８】
本発明のデジタルフィルタの合成プログラムは、コンピュータにデジタルフィルタを合成させるプログラムであって、データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタを合成するステップと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路を合成するステップと、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路を合成するステップとを有することを特徴とする。【００２９】
本発明のデジタルフィルタの合成プログラム記録媒体は、前記デジタルフィルタの合成プログラムを記録したことを特徴とする。【００３０】
以上により、本発明のデジタルフィルタでは、構成要素として多入力乗算加算回路を用いるので、回路の小型化が可能である。しかも、多入力乗算加算回路は高速化のためのパイプライン処理が可能であるので、フィルタ処理を高速に行うことが可能である。【００３１】
特に、本発明では、乗算係数が外部から入力されるので、フィルタの特性を可変にでき、所望の特性のデジタルフィルタを簡易に得ることが可能である。【００３２】
また、本発明では、シフトレジスタからの複数の出力信号のうち任意の幾つかの出力信号を選択できるので、フィルタの特性を可変にできて、小型で高速な所望特性のデジタルフィルタを得ることができる。【００３３】
更に、本発明では、丸め演算のための切り上げ処理を、多入力加算の出力時ではなく、フィードバック後の多入力乗算時に行うので、小型でより一層に高速なデジタルフィルタを得ることができる。【００３４】
加えて、本発明では、入力制御回路が入力信号に対して例えばビットシフトなどの所定処理を施すことができるので、外部入力される乗算係数の最下位ビットの桁がその乗算係数間で異なる場合であっても、正確な演算を行うことができ、所望の精度良いデジタルフィルタを実現できる。【００３５】
また、本デジタルフィルタの合成装置、合成プログラム及びその記録媒体では、既述したような小型で且つ高速なデジタルフィルタを合成することが可能である。
【発明の効果】
【００３６】
以上説明したように、本発明によれば、デジタルフィルタの構成要素として多入力乗算加算回路を用いたので、小型化が可能であると共に、処理速度を上げるためのパイプライン処理が可能であるので、高速なデジタルフィルタを実現することが可能である。【００３７】
特に、本発明では、丸め演算のための切り上げ処理を、多入力加算の出力時ではなく、フィードバック後の多入力乗算加算時に行うようにしたので、より一層に高速なデジタルフィルタを実現できる。
【図面の簡単な説明】
【００３８】
【図１】図１は本発明の実施形態１によるＩＩＲデジタルフィルタの構成を示すブロック図である。
【図２】図２は同ＩＩＲデジタルフィルタの具体的構成を示すブロック図である。
【図３】図３はパイプライン処理が可能なＩＩＲデジタルフィルタの一例を示す図である。
【図４】図４（ａ）はパイプライン処理が可能なＩＩＲデジタルフィルタの他の一例を示す図、同図（ｂ）は同図（ａ）の構成を変形して出力を２サンプル遅らせた構成を示す図である。
【図５】図５はパイプライン処理が可能なＩＩＲデジタルフィルタの更に他の一例を示す図である。
【図６】図６は本発明の実施形態１のＩＩＲデジタルフィルタの変形例を示すブロック図である。
【図７】図７は本発明の実施形態２のＩＩＲデジタルフィルタの構成を示すブロック図である。
【図８】図８は本発明の実施形態３のＩＩＲデジタルフィルタの構成を示すブロック図である。
【図９】図９は同ＩＩＲデジタルフィルタに備えるシフトレジスタの内部構成を示す図である。
【図１０】図１０は本発明の実施形態４のＩＩＲデジタルフィルタの構成を示すブロック図である。
【図１１】図１１は本発明の実施形態５のＩＩＲデジタルフィルタの構成を示すブロック図である。
【図１２】図１２は同ＩＩＲデジタルフィルタに備える入力制御回路の内部構成を示す図である。
【図１３】図１３は同入力制御回路の変形例を示す図である。
【図１４】図１４は従来のＩＩＲデジタルフィルタの構成を示すブロック図である。
【符号の説明】
【００３９】
１                              加算回路
２                              乗算回路
３                              遅延回路
４、４ａ                        第１の多入力乗算加算回路
５                              第２の多入力乗算加算回路
６、６ａ、６ｂ                  シフトレジスタ
７、７ａ                        部分積生成回路
８                              多入力加算回路
９                              出力選択回路
１０                            切り上げ算出回路
１１、１１ａ、１１ｂ            入力制御回路
１２、１２ａ〜１２Ｎ            ビットシフト回路
１３                            セレクタ
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施形態について、図面を参照しながら説明する。【００４１】
（実施形態１）
本発明の実施形態１のＩＩＲデジタルフィルタについて、図１、図２、図３、図４、図５及び図６を用いて説明する。【００４２】
図１はＩＩＲデジタルフィルタのブロック図である。同図において、４、５は多入力乗算加算回路、６はシフトレジスタであって、内部に複数のレジスタ（図示せず）を有する。【００４３】
ＩＩＲデジタルフィルタの伝達関数は、一般に、
【数２】
2008018197.tif 000004
で示される。【００４４】
図１４は直接形IIと呼ばれる構成であって、分母及び分子が２次の場合の例を示しており、伝達関数は前記（１）式のようになる。【００４５】
ＩＩＲデジタルフィルタは、図１４に示すように、フィードバックループを持ち、１サンプル（１クロックサイクル）において乗算と加算とを行わなければならない。この１サンプル（１クロックサイクル）での乗算と加算の処理は、処理速度を上げるためのパイプライン処理が不可能であり、このため、回路動作の高速化が困難であった。また、フィルタの次数が増えれば、伝達関数の分母と分子のタップ数が増えて、ハードウェアとして乗算回路と加算回路とが増えることとなり、回路規模の小型化が困難であった。【００４６】
図１に示すＩＩＲデジタルフィルタは、パイプライン処理が可能な多入力乗算加算回路４、５が用いられているので、パイプライン処理が可能なＩＩＲデジタルフィルタ、例えばフィードバックループにおいて２サンプル（１クロックサイクル）で乗算と加算とを行うＩＩＲデジタルフィルタ等の場合には、フィードバックループ中の多入力乗算加算回路４の多入力乗算加算を２段のパイプライン処理して、回路の処理速度を上げることが可能である。【００４７】
また、従来のＩＩＲデジタルフィルタのように複数の乗算回路と複数の加算回路を用いずに、複数の入力の乗算と全ての加算を行う多入力乗算加算回路４、５を用いることにより、回路規模の小型化も可能となる。また、シフトレジタ６を１個のみ設けて共通化していることでも、回路規模の小型化が図られる。【００４８】
図２は、ＩＩＲデジタルフィルタのブロック図を示す。同図において、多入力乗算加算回路４、５の内部構成の一例を示している。図２において、４、５は多入力乗算加算回路、６はシフトレジスタ、７は多入力乗算加算回路４、５内に配置された部分積生成回路、８は多入力乗算加算回路４、５内に配置された多入力加算回路である。【００４９】
前記多入力乗算加算回路４、５の内部の部分積生成回路７は、複数の入力に各々乗算係数を掛けて、部分積を生成する。この部分積生成回路７は、１ビット乗算で部分積を求める構成であって、ビット演算のＡＮＤ演算を実行するのと等しい。また、多入力乗算加算回路４、５の内部の多入力加算回路８は、部分積生成回路７からの複数の部分積の結果を入力として、それ等の入力の加算を行う回路であり、回路構成としてはウォレスツリー加算回路などがある。【００５０】
図２に示す多入力乗算加算回路４、５は、回路の処理速度を上げるためのパイプライン処理が可能であるので、高速化が可能である。また、多入力の乗算と加算とを行うので、回路規模も小さくなる。従って、小型で高速なＩＩＲデジタルフィルタが可能である。【００５１】
図３は、図１及び図２２のＩＩＲデジタルフィルタを用いてパイプライン処理が可能なＩＩＲデジタルフィルタの一例を示す図である。同図において、１は加算回路、２は乗算回路、３は遅延回路である。【００５２】
ＩＩＲデジタルフィルタの１次の伝達関数の式を以下に示す。
【数３】
2008018197.tif 000005
【００５３】
図３に示した回路は、ＩＩＲデジタルフィルタの１次の伝達関数の式（３）の分母と分子に、各々、
【数４】
2008018197.tif 000006
を掛けたものであり、変更後の伝達関数の式は、
【数５】
2008018197.tif 000007
となる。【００５４】
ここで、伝達関数の分母の式においては、Ｚ−２の項が存在し、Ｚ−１の項がなく、従って、フィードバックループの乗算と加算の処理を２段のパイプライン処理とすることができるので、処理速度を上げることが可能となる。【００５５】
図４（ａ）は、パイプライン処理が可能なＩＩＲデジタルフィルタの別の例を示す図である。同図（ａ）において、１は加算回路、２は乗算回路、３は遅延回路である。図４（ｂ）は、同図（ａ）の出力を２サンプル（遅延回路３の２つ分）遅らせたものである。【００５６】
図４（ａ）に示した回路は、図１４に示した従来のＩＩＲデジタルフィルタの伝達関数の式（１）の分母と分子とに、各々、
【数６】
2008018197.tif 000008
を掛けたものであり、変更後の伝達関数の式は、
【数７】
2008018197.tif 000009
となる。【００５７】
ここで、伝達関数の分母の式において、Ｚ−１の項がなく、Ｚ−２の項が存在するので、フィードバックループの乗算と加算の処理を２段のパイプライン処理とすることができ、処理速度を上げることが可能となる。【００５８】
尚、図３及び図４において、数式の変換を行わずに直接に式（５）や式（７）の伝達関数となるような係数を求めて（近似して）、図３と図４のＩＩＲデジタルフィルタを構成しても良い。【００５９】
図５は、パイプライン処理が可能なＩＩＲデジタルフィルタの別の例を示す図である。同図において、１は加算回路、２は乗算回路、３は遅延回路である。【００６０】
図５のＩＩＲデジタルフィルタは、図４の（ｂ）の回路と同じ構成であり、図１に示す多入力乗算加算回路４、５とシフトレジスタ６とのブロックで表したものである。このような構成とすることにより、フィードバックループの乗算と加算の処理において、処理速度を上げるためのパイプライン処理が可能となる。【００６１】
図５に示した多入力乗算加算回路４、５は、５個の乗算器２と１個の加算器１とにより構成したが、その内部構成は、図２に示す部分積生成回路７と多入力加算回路８とにより構成することも可能である。【００６２】
図６は、ＩＩＲデジタルフィルタの別のブロック図を示す。同図において、４は多入力乗算加算回路、６はシフトレジスタである。【００６３】
図６に示したＩＩＲデジタルフィルタは、図１の第２の多入力乗算加算回路５がない構成であって、フィードバック処理のみが存在して、伝達関数の分母の項のみの構成である。【００６４】
図６に示すＩＩＲデジタルフィルタは、パイプライン処理が可能な多入力乗算加算回路４を用いるので、回路の処理速度を上げることが可能である。また、従来のＩＩＲデジタルフィルタのように複数の乗算回路と複数の加算回路とを用いずに、複数の入力で乗算と加算とを行う多入力乗算加算回路４を用いるので、回路規模の小型化も可能である。【００６５】
本実施形態で説明したＩＩＲデジタルフィルタは、各分野のデジタル信号処理装置にも使用することが可能である。【００６６】
尚、本実施形態ではＩＩＲデジタルフィルタについて説明したが、本発明は、その他、ＦＩＲデジタルフィルタや、フィードバック系処理を含むフィルタに適用したり、その他の信号処理装置にも使用することが可能であるのは勿論である。【００６７】
このような構成とすることにより、本実施形態では、多入力乗算加算回路により回路の小型化が可能となり、また高速化のためのパイプライン処理が可能となるので、小型で高速なＩＩＲデジタルフィルタが実現できる。【００６８】
（実施形態２）
次に、本発明の実施形態２のＩＩＲデジタルフィルタについて、図７を用いて説明する。【００６９】
図７はＩＩＲデジタルフィルタのブロック図を示す。同図において、４、５は多入力乗算加算回路、６はシフトレジスタ、７ａは部分積生成回路、８は多入力加算回路である。【００７０】
図７における基本的な回路構成は、実施形態１の図２と同じである。違う点は、部分積生成回路７ａの乗算のための係数を外部入力できる点である。乗算のための係数を外部入力することが可能であるので、フィルタの特性を所望の特性に可変することができるようになる。【００７１】
また、図７に示す多入力乗算加算回路４、５は、回路の処理速度を上げるためのパイプライン処理が可能であり、多入力の乗算と加算を行うので回路規模も小さくなる。従って、小型で高速なＩＩＲデジタルフィルタが可能となる。【００７２】
このような構成とすることにより、フィルタの特性を所望の特性に可変することが可能となると共に、多入力乗算加算回路により回路の小型化が可能となり、また高速化のためのパイプライン処理が可能となり、小型で高速なＩＩＲデジタルフィルタが実現できる。【００７３】
（実施形態３）
続いて、本発明の実施形態３のＩＩＲデジタルフィルタについて、図８及び図９を用いて説明する。【００７４】
図８はＩＩＲデジタルフィルタのブロック図を示す。同図において、４、５は多入力乗算加算回路、６ａはシフトレジスタ、７は部分積生成回路、８は多入力加算回路である。【００７５】
図８における基本的な回路構成は、実施形態１の図２と同じである。違う点は、シフトレジスタ６ａからの２組の出力について、各組別に、その組を構成する複数の出力の組合せを外部制御可能な点である。【００７６】
本実施形態では、シフトレジスタ６ａからの各組の出力の組合せを外部制御することが可能であるので、フィルタの特性を所望の特性に可変することができるようになる。【００７７】
また、シフトレジスタ６ａの各組の出力の組合せを制御することが可能であるので、回路の処理速度を上げるためのパイプライン処理が可能な回路構成にも変更可能である。【００７８】
図９は、本実施形態３におけるシフトレジスタ６ａの内部構成を示す図である。同図において、３は遅延回路、６ａはシフトレジスタ、９は出力選択回路である。【００７９】
前記シフトレジスタ６ａは、図８の多入力乗算加算回路４の出力と外部の出力制御信号とを入力とし、２組の出力信号を出力する。１組の出力信号は伝達関数の分母の項の計算のための多入力乗算加算回路４の入力となり、他の組の出力信号は伝達関数の分子の項の計算のための多入力乗算加算回路５の入力となる。出力選択回路９は、シフトレジスタ６ａの内部に２つ存在し、外部の出力制御信号に応じて、複数個の遅延回路３の出力から幾つかの出力信号を選択して出力する。【００８０】
このような構成とすることにより、多入力乗算加算回路４、５により回路の小型化が可能となると共に、高速化のためのパイプライン処理が可能となるので、小型で高速なＩＩＲデジタルフィルタが実現できる。【００８１】
（実施形態４）
更に、本発明の実施形態４のＩＩＲデジタルフィルタについて、図１０を用いて説明する。【００８２】
図１０はＩＩＲデジタルフィルタのブロック図を示す。同図において、４ａ、５は多入力乗算加算回路、６ｂはシフトレジスタ、７は部分積生成回路、８は多入力加算回路、１０は切り上げ算出回路である。【００８３】
ＩＩＲデジタルフィルタの伝達関数の分母の項の計算のためのフィードバック処理では、通常、最終段の加算において、下位ビットのビットカットの処理が必要となる。このビットカットの処理には、切捨て、切り上げ、四捨五入など、種々の丸め処理の方法があるが、丸め処理の際に切り上げ（１を加える処理）が必要となる場合、最終段の加算後にこの切り上げ処理が必要となるときには、丸め処理のための演算時間が長くなるという課題が生じる。切り上げ処理は１を加える処理（ワンインクリメント）であるため、下位ビットから上位ビットに向かいキャリー（桁上がり）が生じるために、演算時間が長くなる。【００８４】
図１０のＩＩＲデジタルフィルタは、切り上げの処理を最終段の加算後ではなく、多入力乗算加算回路４ａの部分積生成回路７によって部分積を生成する際に同時に切り上げの処理を行う。これにより、切り上げの処理を最終段の加算後に行うよりも切り上げの処理の演算時間を短縮することが可能となる。【００８５】
図１０において、多入力乗算加算回路４ａの内部の切り上げ算出回路１０は、多入力加算回路８の出力より、丸め処理における切り上げの有無を算出し、切り上げがある場合は１を、切り上げがない場合は０を出力する。図１のシフトレジスタ６は多入力乗算加算回路４の内部の多入力加算回路８の出力を入力としていたが、シフトレジスタ６ｂは、多入力乗算加算回路４ａの内部の多入力加算回路８の出力を第１の入力とし、切り上げ算出回路１０の出力を第２の入力としている。２つの入力信号は、シフトレジスタ６ｂによって同じタイミングでシフトされ、同じ出力タイミングで２組の複数の出力信号となり、多入力乗算加算回路４ａの内部の部分積生成回路７の入力となる。部分積生成回路７の２組の複数の入力信号のうち、切り上げ用の複数の入力信号は、各々相当する乗算係数で乗算、し切り上げ用の部分積を生成する。【００８６】
本実施形態では、前記実施形態１のＩＩＲデジタルフィルタに比べ、部分積の数は増えるが、切り上げ処理においてキャリー（桁上がり）が生じないので、最終段の加算後に丸め処理のための切り上げを行うよりも、演算時間を短縮することが可能となる。【００８７】
図１０に示したＩＩＲデジタルフィルタは、フィードバックループでは丸め処理を行い、多入力乗算加算回路５への出力では丸め処理を行わないこととなるが、演算時間の短縮としては有効である。【００８８】
このような構成とすることにより、切り上げの処理の演算時間を短縮することが可能となる。しかも、既述の通り多入力乗算加算回路４ａ、５により回路の小型化が可能となり、また高速化のためのパイプライン処理が可能となるので、小型で高速なＩＩＲデジタルフィルタが実現できる。【００８９】
（実施形態５）
続いて、本発明の実施形態５のＩＩＲデジタルフィルタについて、図１１、図１２及び図１３を用いて説明する。【００９０】
図１１はＩＩＲデジタルフィルタのブロック図である。同図において、４、５は多入力乗算加算回路、６はシフトレジスタ、７ａは部分積生成回路、８は多入力加算回路、１１は入力制御回路である。【００９１】
図１１における基本的な回路構成は、前記実施形態１の図２と同じである。違う点は、外部入力制御信号により入力制御回路１１を用いて入力信号を制御できる点と、部分積生成回路７ａの乗算のための係数を外部入力できる点である。【００９２】
乗算のための係数を外部入力することが可能であるので、フィルタの特性を所望の特性に可変することができるようになる。【００９３】
乗算のための係数を外部入力する際、係数の固定小数点の位置が異なる場合、係数のビット幅が固定のときには、係数の最下位ビットの桁（ＬＳＢ：Less Significant Bit）が異なることになる。この場合、図２のような構成では、入力信号の桁（ＬＳＢ）が固定のため、正確な演算を行うことができない。この課題を解決するため、本実施形態では、図１１の入力制御回路１１により、入力信号の桁（ＬＳＢ）を制御することにより正確な演算を行うことが可能となる。【００９４】
図１２は、図１１における入力制御回路１１の内部構成の一例を示す図である。同図において、１１ａは入力制御回路、１２はビットシフト回路である。外部入力制御信号に応じて、ビットシフト回路１２のビットシフトの量を制御する。このとき、そのビットシフト量は、図１１における部分積生成回路７ａの係数のＬＳＢに対応したビットシフト量である。【００９５】
図１３は、図１１における入力制御回路１１の内部構成の他の一例を示す図である。同図において、１１ｂは入力制御回路、１２ａ、１２ｂ、１２Ｎは複数のビットシフト回路、１３はセレクタである。【００９６】
前記複数のビットシフト回路１２ａ、１２ｂ、１２Ｎは、入力信号を各々のビットシフト量でビットシフトする回路である。このときのビットシフト量は、図１１における部分積生成回路７ａに入力される各種係数のＬＳＢに対応したビットシフト量である。セレクタ１３は、外部からの入力制御信号に応じて、前記複数のビットシフト回路１２ａ、１２ｂ、１２Ｎのビットシフト出力のうち、部分積生成回路７ａへ入力される実際の係数のＬＳＢに対応したビットシフト量に設定されたビットシフト回路のビットシフト出力を選択する。【００９７】
このような構成とすることにより、フィルタの特性を所望の特性に可変することが可能となる。しかも、既述の通り、多入力乗算加算回路により回路の小型化が可能となると共に、高速化のためのパイプライン処理が可能となるので、小型で高速なＩＩＲデジタルフィルタが実現できる。【００９８】
以上、ＩＩＲデジタルフィルタの構成を説明したが、本発明は、このような構成を持つＩＩＲデジタルフィルタを合成する合成装置を含む。更に、本発明は、既述した構成を物理的に有するＩＩＲデジタルフィルタだけでなく、そのような構成を作成するデジタルフィルタの合成プログラムや、その合成プログラムを記録した記録媒体も含む。
【産業上の利用可能性】
【００９９】
以上説明したように、本発明のデジタルフィルタは、パイプライン処理が可能な多入力乗算加算回路を用いることにより、小型で且つ高速なデジタルフィルタを実現することが可能であるので、各種のデジタル信号処理における例えばＩＩＲデジタルフィルタとして有用であると共に、光学式記録情報装置等や、通信等の用途の他、あらゆるデジタル信号処理の演算装置に適用可能である。
【図１】
2008018197.tif 000010
【図２】
2008018197.tif 000011
【図３】
2008018197.tif 000012
【図４】
2008018197.tif 000013
【図５】
2008018197.tif 000014
【図６】
2008018197.tif 000015
【図７】
2008018197.tif 000016
【図８】
2008018197.tif 000017
【図９】
2008018197.tif 000018
【図１０】
2008018197.tif 000019
【図１１】
2008018197.tif 000020
【図１２】
2008018197.tif 000021
【図１３】
2008018197.tif 000022
【図１４】
2008018197.tif 000023
【手続補正書】
【提出日】平成21年1月20日(2009.1.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、
入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とを備えた
ことを特徴とするデジタルフィルタ。
【請求項２】
前記請求項１記載のデジタルフィルタにおいて、
前記第１の多入力乗算加算回路は、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、
前記入力信号と前記部分積生成回路の出力とを入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成される
ことを特徴とするデジタルフィルタ。
【請求項３】
前記請求項１記載のデジタルフィルタにおいて、
前記第２の多入力乗算加算回路は、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、
前記部分積生成回路の出力を入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成される
ことを特徴とするデジタルフィルタ。
【請求項４】
データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、
入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算した出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路とを備えた
ことを特徴とするデジタルフィルタ。
【請求項５】
前記請求項４記載のデジタルフィルタにおいて、
前記第１の多入力乗算加算回路は、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、
前記入力信号と前記部分積生成回路の出力とを入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成される
ことを特徴とするデジタルフィルタ。
【請求項６】
前記請求項１記載のデジタルフィルタにおいて、
前記第１及び第２の多入力乗算加算回路は、各々、乗算係数が外部から入力される
ことを特徴とするデジタルフィルタ。
【請求項７】
前記請求項１記載のデジタルフィルタにおいて、
前記シフトレジスタは、
その複数の出力信号が、各々、外部制御信号に基づいて選択される
ことを特徴とするデジタルフィルタ。
【請求項８】
前記請求項４記載のデジタルフィルタにおいて、
前記シフトレジスタは、
その複数の出力信号が、各々、外部制御信号に基づいて選択される
ことを特徴とするデジタルフィルタ。
【請求項９】
２つの信号を入力としてデータを記憶する２組の複数のレジスタを有し、１サンプル毎に前記２組の複数のレジスタのデータを各々シフトさせるシフトレジスタと、
入力信号と前記シフトレジスタの２組の複数の出力信号とを入力とし、このシフトレジスタからの２組の複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの第１の入力とし、前記シフトレジスタからの２組の複数の入力信号に各々係数を乗算してそれ等の乗算結果と前記入力信号との全てを加算した出力から丸め処理のための切り上げの有無を算出し、その算出結果の出力を前記シフトレジスタの第２の入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算した出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とを備えた
ことを特徴とするデジタルフィルタ。
【請求項１０】
２つの信号を入力としてデータを記憶する２組の複数のレジスタを有し、１サンプル毎に前記２組の複数のレジスタのデータを各々シフトさせるシフトレジスタと、
入力信号と前記シフトレジスタの２組の複数の出力信号とを入力とし、このシフトレジスタからの２組の複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの第１の入力とし、前記シフトレジスタからの２組の複数の入力信号に各々係数を乗算してそれ等の乗算結果と前記入力信号との全てを加算した出力から丸め処理のための切り上げの有無を算出し、その算出結果の出力を前記シフトレジスタの第２の入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路とを備えた
ことを特徴とするデジタルフィルタ。
【請求項１１】
前記請求項１記載のデジタルフィルタにおいて、
外部入力制御信号に基づいて前記入力信号に対して所定の処理を行うように制御し、その制御後の信号を前記第１の多入力乗算加算回路に出力する入力制御回路を備え、
前記第１の多入力乗算加算回路は、乗算係数が外部から入力され、
前記第２の多入力乗算加算回路も、乗算係数が外部から入力される
ことを特徴とするデジタルフィルタ。
【請求項１２】
前記請求項１１記載のデジタルフィルタにおいて、
前記入力制御回路は、
外部入力制御信号に基づいて、入力信号のビットシフト処理を行うビットシフト回路で構成される
ことを特徴とするデジタルフィルタ。
【請求項１３】
前記請求項１１記載のデジタルフィルタにおいて、
前記入力制御回路は、
入力信号を互いに異なるビット数だけビットシフトする処理を行う複数個のビットシフト回路と、
前記複数のビットシフト回路の出力を、前記外部入力制御信号に基づいて選択するセレクタとにより構成される
ことを特徴とするデジタルフィルタ。
【請求項１４】
前記請求項１に記載のデジタルフィルタを備えた
ことを特徴とする信号処理装置。
【請求項１５】
デジタルフィルタを、
データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、
入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とにより合成する
ことを特徴とするデジタルフィルタの合成装置。
【請求項１６】
コンピュータにデジタルフィルタを合成させるプログラムであって、
データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタを合成するステップと、
入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路を合成するステップと、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路を合成するステップとを有する
ことを特徴とするデジタルフィルタの合成プログラム。
【請求項１７】
請求項１６に記載のデジタルフィルタの合成プログラムを記録した
ことを特徴とするデジタルフィルタの合成プログラム記録媒体。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種の分野の信号処理において用いられるデジタルフィルタに係わり、特に、小型化及び高速化を実現するＩＩＲフィルタ（Infinite Impulse Response Filter）や無限インパルス応答フィルタ（Finite Impulse Response Filter）、及びフィードバック系処理を含む信号処理装置に関する。
【背景技術】
【０００２】
今日、ＩＩＲデジタルフィルタは、様々な分野のデジタル信号処理で使用される演算器のうちの一つである。デジタルフィルタとしては、一般にＦＩＲフィルタ（Finite Impulse Response Filter、有限インパルス応答フィルタ）とＩＩＲフィルタ（Infinite Impulse Response Filter、無限インパルス応答フィルタ）とがある。ＩＩＲフィルタはＦＩＲフィルタに比べ、同等の特性を実現するのに次数が少なく、回路の小型化が可能であるが、演算のビット数を充分大きくする必要がある。
【０００３】
これまでもＩＩＲデジタルフィルタの構成については、例えば、特許文献１、特許文献２、特許文献３など、様々な特許出願がされている。
【０００４】
図１４は、ＩＩＲデジタルフィルタの従来の一例を示すものである。同図において、１は加算回路、２は乗算回路、３は遅延回路である。入力信号は、通常、２の補数の信号（符号付きの信号）である。
【０００５】
ＩＩＲデジタルフィルタの構成は幾つかの種類があるが、図１４は直接形IIと呼ばれる構成を示している。また、図１４は、分母及び分子が２次の場合の例を示し、その伝達関数は、
【数１】
2008018197.tif 000024
となる。
【０００６】
遅延回路３は１サンプル時間の時間遅れを与え、各々の出力に各係数を乗算回路２により乗算し、乗算回路２の出力を加算回路１により加算する。
【０００７】
ここで、乗算回路２の係数を変更することにより、種々のタイプのフィルタ（ＬＰＦ、ＨＰＦ、ＢＰＦ、ＢＲＦ）を実現することが可能となる。
【０００８】
ＩＩＲデジタルフィルタを設計する際は、各特性を満足するための演算のビット数やフィードバックシステムの安定性などを考慮する必要がある。
【特許文献１】特開昭６３−１６４６０６公報
【特許文献２】特開平２−１６６８２１公報
【特許文献３】特開平３−２６３９１０公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のＩＩＲデジタルフィルタ等のデジタルフィルタにおいては、フィードバック処理において、１サンプル（１クロックサイクル）で乗算処理と幾つかの加算処理とが必要であるため、回路動作の高速化を妨げるという課題があった。
【００１０】
また、デジタルフィルタの次数が多くなると、乗算回路及び加算回路の各個数が増え、回路規模が大きくなるという課題があった。
【００１１】
本発明は、前記従来の課題を解決するためになされたものであり、その目的は、回路動作の高速化及び回路規模の削減が可能なデジタルフィルタ、及びその合成装置、合成プログラム、合成プログラム記録媒体を提供することにある。
【課題を解決するための手段】
【００１２】
以上の目的を達成するために、本発明では、デジタルフィルタの構成要素を、複数の乗算回路と複数の加算回路とを含んで構成するのではなく、それ等と同一機能を有する１個の多入力乗算加算回路で構成する。
【００１３】
具体的に、請求項１記載の発明のデジタルフィルタは、データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とを備えたことを特徴とする。
【００１４】
請求項２記載の発明は、前記請求項１記載のデジタルフィルタにおいて、前記第１の多入力乗算加算回路は、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、前記入力信号と前記部分積生成回路の出力とを入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成されることを特徴とする。
【００１５】
請求項３記載の発明は、前記請求項１記載のデジタルフィルタにおいて、前記第２の多入力乗算加算回路は、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、前記部分積生成回路の出力を入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成されることを特徴とする。
【００１６】
請求項４記載の発明のデジタルフィルタは、データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算した出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路とを備えたことを特徴とする。
【００１７】
請求項５記載の発明は、前記請求項４記載のデジタルフィルタにおいて、前記第１の多入力乗算加算回路は、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、前記入力信号と前記部分積生成回路の出力とを入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成されることを特徴とする。
【００１８】
請求項６記載の発明は、前記請求項１記載のデジタルフィルタにおいて、前記第１及び第２の多入力乗算加算回路は、各々、乗算係数が外部から入力されることを特徴とする。
【００１９】
請求項７記載の発明は、前記請求項１記載のデジタルフィルタにおいて、前記シフトレジスタは、その複数の出力信号が、各々、外部制御信号に基づいて選択されることを特徴とする。
【００２０】
請求項８記載の発明は、前記請求項４記載のデジタルフィルタにおいて、前記シフトレジスタは、その複数の出力信号が、各々、外部制御信号に基づいて選択されることを特徴とする。
【００２１】
請求項９記載の発明のデジタルフィルタは、２つの信号を入力としてデータを記憶する２組の複数のレジスタを有し、１サンプル毎に前記２組の複数のレジスタのデータを各々シフトさせるシフトレジスタと、入力信号と前記シフトレジスタの２組の複数の出力信号とを入力とし、このシフトレジスタからの２組の複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの第１の入力とし、前記シフトレジスタからの２組の複数の入力信号に各々係数を乗算してそれ等の乗算結果と前記入力信号との全てを加算した出力から丸め処理のための切り上げの有無を算出し、その算出結果の出力を前記シフトレジスタの第２の入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算した出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とを備えたことを特徴とする。
【００２２】
請求項１０記載の発明のデジタルフィルタは、２つの信号を入力としてデータを記憶する２組の複数のレジスタを有し、１サンプル毎に前記２組の複数のレジスタのデータを各々シフトさせるシフトレジスタと、入力信号と前記シフトレジスタの２組の複数の出力信号とを入力とし、このシフトレジスタからの２組の複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの第１の入力とし、前記シフトレジスタからの２組の複数の入力信号に各々係数を乗算してそれ等の乗算結果と前記入力信号との全てを加算した出力から丸め処理のための切り上げの有無を算出し、その算出結果の出力を前記シフトレジスタの第２の入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路とを備えたことを特徴とする。
【００２３】
請求項１１記載の発明は、前記請求項１記載のデジタルフィルタにおいて、外部入力制御信号に基づいて前記入力信号に対して所定の処理を行うように制御し、その制御後の信号を前記第１の多入力乗算加算回路に出力する入力制御回路を備え、前記第１の多入力乗算加算回路は、乗算係数が外部から入力され、前記第２の多入力乗算加算回路も、乗算係数が外部から入力されることを特徴とする。
【００２４】
請求項１２記載の発明は、前記請求項１１記載のデジタルフィルタにおいて、前記入力制御回路は、外部入力制御信号に基づいて、入力信号のビットシフト処理を行うビットシフト回路で構成されることを特徴とする。
【００２５】
請求項１３記載の発明は、前記請求項１１記載のデジタルフィルタにおいて、前記入力制御回路は、入力信号を互いに異なるビット数だけビットシフトする処理を行う複数個のビットシフト回路と、前記複数のビットシフト回路の出力を、前記外部入力制御信号に基づいて選択するセレクタとにより構成されることを特徴とする。
【００２６】
請求項１４記載の発明の信号処理装置は、前記請求項１記載のデジタルフィルタを備えたことを特徴とする。
【００２７】
請求項１５記載の発明のデジタルフィルタの合成装置は、デジタルフィルタを、データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とにより合成することを特徴とする。
【００２８】
請求項１６記載の発明のデジタルフィルタの合成プログラムは、コンピュータにデジタルフィルタを合成させるプログラムであって、データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタを合成するステップと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路を合成するステップと、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路を合成するステップとを有することを特徴とする。
【００２９】
請求項１７記載の発明のデジタルフィルタの合成プログラム記録媒体は、前記請求項１６記載のデジタルフィルタの合成プログラムを記録したことを特徴とする。
【００３０】
以上により、請求項１〜１７記載の発明のデジタルフィルタでは、構成要素として多入力乗算加算回路を用いるので、回路の小型化が可能である。しかも、多入力乗算加算回路は高速化のためのパイプライン処理が可能であるので、フィルタ処理を高速に行うことが可能である。
【００３１】
特に、本発明では、乗算係数が外部から入力されるので、フィルタの特性を可変にでき、所望の特性のデジタルフィルタを簡易に得ることが可能である。
【００３２】
また、本発明では、シフトレジスタからの複数の出力信号のうち任意の幾つかの出力信号を選択できるので、フィルタの特性を可変にできて、小型で高速な所望特性のデジタルフィルタを得ることができる。
【００３３】
更に、本発明では、丸め演算のための切り上げ処理を、多入力加算の出力時ではなく、フィードバック後の多入力乗算時に行うので、小型でより一層に高速なデジタルフィルタを得ることができる。
【００３４】
加えて、本発明では、入力制御回路が入力信号に対して例えばビットシフトなどの所定処理を施すことができるので、外部入力される乗算係数の最下位ビットの桁がその乗算係数間で異なる場合であっても、正確な演算を行うことができ、所望の精度良いデジタルフィルタを実現できる。
【００３５】
また、本デジタルフィルタの合成装置、合成プログラム及びその記録媒体では、既述したような小型で且つ高速なデジタルフィルタを合成することが可能である。
【発明の効果】
【００３６】
以上説明したように、請求項１〜１７記載の発明によれば、デジタルフィルタの構成要素として多入力乗算加算回路を用いたので、小型化が可能であると共に、処理速度を上げるためのパイプライン処理が可能であるので、高速なデジタルフィルタを実現することが可能である。
【００３７】
特に、本発明では、丸め演算のための切り上げ処理を、多入力加算の出力時ではなく、フィードバック後の多入力乗算加算時に行うようにしたので、より一層に高速なデジタルフィルタを実現できる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００３９】
（実施形態１）
本発明の実施形態１のＩＩＲデジタルフィルタについて、図１、図２、図３、図４、図５及び図６を用いて説明する。
【００４０】
図１はＩＩＲデジタルフィルタのブロック図である。同図において、４、５は多入力乗算加算回路、６はシフトレジスタであって、内部に複数のレジスタ（図示せず）を有する。
【００４１】
ＩＩＲデジタルフィルタの伝達関数は、一般に、
【数２】
2008018197.tif 000025
で示される。
【００４２】
図１４は直接形IIと呼ばれる構成であって、分母及び分子が２次の場合の例を示しており、伝達関数は前記（１）式のようになる。
【００４３】
ＩＩＲデジタルフィルタは、図１４に示すように、フィードバックループを持ち、１サンプル（１クロックサイクル）において乗算と加算とを行わなければならない。この１サンプル（１クロックサイクル）での乗算と加算の処理は、処理速度を上げるためのパイプライン処理が不可能であり、このため、回路動作の高速化が困難であった。また、フィルタの次数が増えれば、伝達関数の分母と分子のタップ数が増えて、ハードウェアとして乗算回路と加算回路とが増えることとなり、回路規模の小型化が困難であった。
【００４４】
図１に示すＩＩＲデジタルフィルタは、パイプライン処理が可能な多入力乗算加算回路４、５が用いられているので、パイプライン処理が可能なＩＩＲデジタルフィルタ、例えばフィードバックループにおいて２サンプル（１クロックサイクル）で乗算と加算とを行うＩＩＲデジタルフィルタ等の場合には、フィードバックループ中の多入力乗算加算回路４の多入力乗算加算を２段のパイプライン処理して、回路の処理速度を上げることが可能である。
【００４５】
また、従来のＩＩＲデジタルフィルタのように複数の乗算回路と複数の加算回路を用いずに、複数の入力の乗算と全ての加算を行う多入力乗算加算回路４、５を用いることにより、回路規模の小型化も可能となる。また、シフトレジタ６を１個のみ設けて共通化していることでも、回路規模の小型化が図られる。
【００４６】
図２は、ＩＩＲデジタルフィルタのブロック図を示す。同図において、多入力乗算加算回路４、５の内部構成の一例を示している。図２において、４、５は多入力乗算加算回路、６はシフトレジスタ、７は多入力乗算加算回路４、５内に配置された部分積生成回路、８は多入力乗算加算回路４、５内に配置された多入力加算回路である。
【００４７】
前記多入力乗算加算回路４、５の内部の部分積生成回路７は、複数の入力に各々乗算係数を掛けて、部分積を生成する。この部分積生成回路７は、１ビット乗算で部分積を求める構成であって、ビット演算のＡＮＤ演算を実行するのと等しい。また、多入力乗算加算回路４、５の内部の多入力加算回路８は、部分積生成回路７からの複数の部分積の結果を入力として、それ等の入力の加算を行う回路であり、回路構成としてはウォレスツリー加算回路などがある。
【００４８】
図２に示す多入力乗算加算回路４、５は、回路の処理速度を上げるためのパイプライン処理が可能であるので、高速化が可能である。また、多入力の乗算と加算とを行うので、回路規模も小さくなる。従って、小型で高速なＩＩＲデジタルフィルタが可能である。
【００４９】
図３は、図１及び図２２のＩＩＲデジタルフィルタを用いてパイプライン処理が可能なＩＩＲデジタルフィルタの一例を示す図である。同図において、１は加算回路、２は乗算回路、３は遅延回路である。
【００５０】
ＩＩＲデジタルフィルタの１次の伝達関数の式を以下に示す。
【数３】
2008018197.tif 000026
【００５１】
図３に示した回路は、ＩＩＲデジタルフィルタの１次の伝達関数の式（３）の分母と分子に、各々、
【数４】
2008018197.tif 000027
を掛けたものであり、変更後の伝達関数の式は、
【数５】
2008018197.tif 000028
となる。
【００５２】
ここで、伝達関数の分母の式においては、Ｚ−２の項が存在し、Ｚ−１の項がなく、従って、フィードバックループの乗算と加算の処理を２段のパイプライン処理とすることができるので、処理速度を上げることが可能となる。
【００５３】
図４（ａ）は、パイプライン処理が可能なＩＩＲデジタルフィルタの別の例を示す図である。同図（ａ）において、１は加算回路、２は乗算回路、３は遅延回路である。図４（ｂ）は、同図（ａ）の出力を２サンプル（遅延回路３の２つ分）遅らせたものである。
【００５４】
図４（ａ）に示した回路は、図１４に示した従来のＩＩＲデジタルフィルタの伝達関数の式（１）の分母と分子とに、各々、
【数６】
2008018197.tif 000029
を掛けたものであり、変更後の伝達関数の式は、
【数７】
2008018197.tif 000030
となる。
【００５５】
ここで、伝達関数の分母の式において、Ｚ−１の項がなく、Ｚ−２の項が存在するので、フィードバックループの乗算と加算の処理を２段のパイプライン処理とすることができ、処理速度を上げることが可能となる。
【００５６】
尚、図３及び図４において、数式の変換を行わずに直接に式（５）や式（７）の伝達関数となるような係数を求めて（近似して）、図３と図４のＩＩＲデジタルフィルタを構成しても良い。
【００５７】
図５は、パイプライン処理が可能なＩＩＲデジタルフィルタの別の例を示す図である。同図において、１は加算回路、２は乗算回路、３は遅延回路である。
【００５８】
図５のＩＩＲデジタルフィルタは、図４の（ｂ）の回路と同じ構成であり、図１に示す多入力乗算加算回路４、５とシフトレジスタ６とのブロックで表したものである。このような構成とすることにより、フィードバックループの乗算と加算の処理において、処理速度を上げるためのパイプライン処理が可能となる。
【００５９】
図５に示した多入力乗算加算回路４、５は、５個の乗算器２と１個の加算器１とにより構成したが、その内部構成は、図２に示す部分積生成回路７と多入力加算回路８とにより構成することも可能である。
【００６０】
図６は、ＩＩＲデジタルフィルタの別のブロック図を示す。同図において、４は多入力乗算加算回路、６はシフトレジスタである。
【００６１】
図６に示したＩＩＲデジタルフィルタは、図１の第２の多入力乗算加算回路５がない構成であって、フィードバック処理のみが存在して、伝達関数の分母の項のみの構成である。
【００６２】
図６に示すＩＩＲデジタルフィルタは、パイプライン処理が可能な多入力乗算加算回路４を用いるので、回路の処理速度を上げることが可能である。また、従来のＩＩＲデジタルフィルタのように複数の乗算回路と複数の加算回路とを用いずに、複数の入力で乗算と加算とを行う多入力乗算加算回路４を用いるので、回路規模の小型化も可能である。
【００６３】
本実施形態で説明したＩＩＲデジタルフィルタは、各分野のデジタル信号処理装置にも使用することが可能である。
【００６４】
尚、本実施形態ではＩＩＲデジタルフィルタについて説明したが、本発明は、その他、ＦＩＲデジタルフィルタや、フィードバック系処理を含むフィルタに適用したり、その他の信号処理装置にも使用することが可能であるのは勿論である。
【００６５】
このような構成とすることにより、本実施形態では、多入力乗算加算回路により回路の小型化が可能となり、また高速化のためのパイプライン処理が可能となるので、小型で高速なＩＩＲデジタルフィルタが実現できる。
【００６６】
（実施形態２）
次に、本発明の実施形態２のＩＩＲデジタルフィルタについて、図７を用いて説明する。
【００６７】
図７はＩＩＲデジタルフィルタのブロック図を示す。同図において、４、５は多入力乗算加算回路、６はシフトレジスタ、７ａは部分積生成回路、８は多入力加算回路である。
【００６８】
図７における基本的な回路構成は、実施形態１の図２と同じである。違う点は、部分積生成回路７ａの乗算のための係数を外部入力できる点である。乗算のための係数を外部入力することが可能であるので、フィルタの特性を所望の特性に可変することができるようになる。
【００６９】
また、図７に示す多入力乗算加算回路４、５は、回路の処理速度を上げるためのパイプライン処理が可能であり、多入力の乗算と加算を行うので回路規模も小さくなる。従って、小型で高速なＩＩＲデジタルフィルタが可能となる。
【００７０】
このような構成とすることにより、フィルタの特性を所望の特性に可変することが可能となると共に、多入力乗算加算回路により回路の小型化が可能となり、また高速化のためのパイプライン処理が可能となり、小型で高速なＩＩＲデジタルフィルタが実現できる。
【００７１】
（実施形態３）
続いて、本発明の実施形態３のＩＩＲデジタルフィルタについて、図８及び図９を用いて説明する。
【００７２】
図８はＩＩＲデジタルフィルタのブロック図を示す。同図において、４、５は多入力乗算加算回路、６ａはシフトレジスタ、７は部分積生成回路、８は多入力加算回路である。
【００７３】
図８における基本的な回路構成は、実施形態１の図２と同じである。違う点は、シフトレジスタ６ａからの２組の出力について、各組別に、その組を構成する複数の出力の組合せを外部制御可能な点である。
【００７４】
本実施形態では、シフトレジスタ６ａからの各組の出力の組合せを外部制御することが可能であるので、フィルタの特性を所望の特性に可変することができるようになる。
【００７５】
また、シフトレジスタ６ａの各組の出力の組合せを制御することが可能であるので、回路の処理速度を上げるためのパイプライン処理が可能な回路構成にも変更可能である。
【００７６】
図９は、本実施形態３におけるシフトレジスタ６ａの内部構成を示す図である。同図において、３は遅延回路、６ａはシフトレジスタ、９は出力選択回路である。
【００７７】
前記シフトレジスタ６ａは、図８の多入力乗算加算回路４の出力と外部の出力制御信号とを入力とし、２組の出力信号を出力する。１組の出力信号は伝達関数の分母の項の計算のための多入力乗算加算回路４の入力となり、他の組の出力信号は伝達関数の分子の項の計算のための多入力乗算加算回路５の入力となる。出力選択回路９は、シフトレジスタ６ａの内部に２つ存在し、外部の出力制御信号に応じて、複数個の遅延回路３の出力から幾つかの出力信号を選択して出力する。
【００７８】
このような構成とすることにより、多入力乗算加算回路４、５により回路の小型化が可能となると共に、高速化のためのパイプライン処理が可能となるので、小型で高速なＩＩＲデジタルフィルタが実現できる。
【００７９】
（実施形態４）
更に、本発明の実施形態４のＩＩＲデジタルフィルタについて、図１０を用いて説明する。
【００８０】
図１０はＩＩＲデジタルフィルタのブロック図を示す。同図において、４ａ、５は多入力乗算加算回路、６ｂはシフトレジスタ、７は部分積生成回路、８は多入力加算回路、１０は切り上げ算出回路である。
【００８１】
ＩＩＲデジタルフィルタの伝達関数の分母の項の計算のためのフィードバック処理では、通常、最終段の加算において、下位ビットのビットカットの処理が必要となる。このビットカットの処理には、切捨て、切り上げ、四捨五入など、種々の丸め処理の方法があるが、丸め処理の際に切り上げ（１を加える処理）が必要となる場合、最終段の加算後にこの切り上げ処理が必要となるときには、丸め処理のための演算時間が長くなるという課題が生じる。切り上げ処理は１を加える処理（ワンインクリメント）であるため、下位ビットから上位ビットに向かいキャリー（桁上がり）が生じるために、演算時間が長くなる。
【００８２】
図１０のＩＩＲデジタルフィルタは、切り上げの処理を最終段の加算後ではなく、多入力乗算加算回路４ａの部分積生成回路７によって部分積を生成する際に同時に切り上げの処理を行う。これにより、切り上げの処理を最終段の加算後に行うよりも切り上げの処理の演算時間を短縮することが可能となる。
【００８３】
図１０において、多入力乗算加算回路４ａの内部の切り上げ算出回路１０は、多入力加算回路８の出力より、丸め処理における切り上げの有無を算出し、切り上げがある場合は１を、切り上げがない場合は０を出力する。図１のシフトレジスタ６は多入力乗算加算回路４の内部の多入力加算回路８の出力を入力としていたが、シフトレジスタ６ｂは、多入力乗算加算回路４ａの内部の多入力加算回路８の出力を第１の入力とし、切り上げ算出回路１０の出力を第２の入力としている。２つの入力信号は、シフトレジスタ６ｂによって同じタイミングでシフトされ、同じ出力タイミングで２組の複数の出力信号となり、多入力乗算加算回路４ａの内部の部分積生成回路７の入力となる。部分積生成回路７の２組の複数の入力信号のうち、切り上げ用の複数の入力信号は、各々相当する乗算係数で乗算、し切り上げ用の部分積を生成する。
【００８４】
本実施形態では、前記実施形態１のＩＩＲデジタルフィルタに比べ、部分積の数は増えるが、切り上げ処理においてキャリー（桁上がり）が生じないので、最終段の加算後に丸め処理のための切り上げを行うよりも、演算時間を短縮することが可能となる。
【００８５】
図１０に示したＩＩＲデジタルフィルタは、フィードバックループでは丸め処理を行い、多入力乗算加算回路５への出力では丸め処理を行わないこととなるが、演算時間の短縮としては有効である。
【００８６】
このような構成とすることにより、切り上げの処理の演算時間を短縮することが可能となる。しかも、既述の通り多入力乗算加算回路４ａ、５により回路の小型化が可能となり、また高速化のためのパイプライン処理が可能となるので、小型で高速なＩＩＲデジタルフィルタが実現できる。
【００８７】
（実施形態５）
続いて、本発明の実施形態５のＩＩＲデジタルフィルタについて、図１１、図１２及び図１３を用いて説明する。
【００８８】
図１１はＩＩＲデジタルフィルタのブロック図である。同図において、４、５は多入力乗算加算回路、６はシフトレジスタ、７ａは部分積生成回路、８は多入力加算回路、１１は入力制御回路である。
【００８９】
図１１における基本的な回路構成は、前記実施形態１の図２と同じである。違う点は、外部入力制御信号により入力制御回路１１を用いて入力信号を制御できる点と、部分積生成回路７ａの乗算のための係数を外部入力できる点である。
【００９０】
乗算のための係数を外部入力することが可能であるので、フィルタの特性を所望の特性に可変することができるようになる。
【００９１】
乗算のための係数を外部入力する際、係数の固定小数点の位置が異なる場合、係数のビット幅が固定のときには、係数の最下位ビットの桁（ＬＳＢ：Less Significant Bit）が異なることになる。この場合、図２のような構成では、入力信号の桁（ＬＳＢ）が固定のため、正確な演算を行うことができない。この課題を解決するため、本実施形態では、図１１の入力制御回路１１により、入力信号の桁（ＬＳＢ）を制御することにより正確な演算を行うことが可能となる。
【００９２】
図１２は、図１１における入力制御回路１１の内部構成の一例を示す図である。同図において、１１ａは入力制御回路、１２はビットシフト回路である。外部入力制御信号に応じて、ビットシフト回路１２のビットシフトの量を制御する。このとき、そのビットシフト量は、図１１における部分積生成回路７ａの係数のＬＳＢに対応したビットシフト量である。
【００９３】
図１３は、図１１における入力制御回路１１の内部構成の他の一例を示す図である。同図において、１１ｂは入力制御回路、１２ａ、１２ｂ、１２Ｎは複数のビットシフト回路、１３はセレクタである。
【００９４】
前記複数のビットシフト回路１２ａ、１２ｂ、１２Ｎは、入力信号を各々のビットシフト量でビットシフトする回路である。このときのビットシフト量は、図１１における部分積生成回路７ａに入力される各種係数のＬＳＢに対応したビットシフト量である。セレクタ１３は、外部からの入力制御信号に応じて、前記複数のビットシフト回路１２ａ、１２ｂ、１２Ｎのビットシフト出力のうち、部分積生成回路７ａへ入力される実際の係数のＬＳＢに対応したビットシフト量に設定されたビットシフト回路のビットシフト出力を選択する。
【００９５】
このような構成とすることにより、フィルタの特性を所望の特性に可変することが可能となる。しかも、既述の通り、多入力乗算加算回路により回路の小型化が可能となると共に、高速化のためのパイプライン処理が可能となるので、小型で高速なＩＩＲデジタルフィルタが実現できる。
【００９６】
以上、ＩＩＲデジタルフィルタの構成を説明したが、本発明は、このような構成を持つＩＩＲデジタルフィルタを合成する合成装置を含む。更に、本発明は、既述した構成を物理的に有するＩＩＲデジタルフィルタだけでなく、そのような構成を作成するデジタルフィルタの合成プログラムや、その合成プログラムを記録した記録媒体も含む。
【産業上の利用可能性】
【００９７】
以上説明したように、本発明のデジタルフィルタは、パイプライン処理が可能な多入力乗算加算回路を用いることにより、小型で且つ高速なデジタルフィルタを実現することが可能であるので、各種のデジタル信号処理における例えばＩＩＲデジタルフィルタとして有用であると共に、光学式記録情報装置等や、通信等の用途の他、あらゆるデジタル信号処理の演算装置に適用可能である。
【図面の簡単な説明】
【００９８】
【図１】本発明の実施形態１によるＩＩＲデジタルフィルタの構成を示すブロック図である。
【図２】同ＩＩＲデジタルフィルタの具体的構成を示すブロック図である。
【図３】パイプライン処理が可能なＩＩＲデジタルフィルタの一例を示す図である。
【図４】（ａ）はパイプライン処理が可能なＩＩＲデジタルフィルタの他の一例を示す図、同図（ｂ）は同図（ａ）の構成を変形して出力を２サンプル遅らせた構成を示す図である。
【図５】パイプライン処理が可能なＩＩＲデジタルフィルタの更に他の一例を示す図である。
【図６】本発明の実施形態１のＩＩＲデジタルフィルタの変形例を示すブロック図である。
【図７】本発明の実施形態２のＩＩＲデジタルフィルタの構成を示すブロック図である。
【図８】本発明の実施形態３のＩＩＲデジタルフィルタの構成を示すブロック図である。
【図９】同ＩＩＲデジタルフィルタに備えるシフトレジスタの内部構成を示す図である。
【図１０】本発明の実施形態４のＩＩＲデジタルフィルタの構成を示すブロック図である。
【図１１】本発明の実施形態５のＩＩＲデジタルフィルタの構成を示すブロック図である。
【図１２】同ＩＩＲデジタルフィルタに備える入力制御回路の内部構成を示す図である。
【図１３】同入力制御回路の変形例を示す図である。
【図１４】従来のＩＩＲデジタルフィルタの構成を示すブロック図である。
【符号の説明】
【００９９】
１                              加算回路
２                              乗算回路
３                              遅延回路
４、４ａ                        第１の多入力乗算加算回路
５                              第２の多入力乗算加算回路
６、６ａ、６ｂ                  シフトレジスタ
７、７ａ                        部分積生成回路
８                              多入力加算回路
９                              出力選択回路
１０                            切り上げ算出回路
１１、１１ａ、１１ｂ            入力制御回路
１２、１２ａ〜１２Ｎ            ビットシフト回路
１３                            セレクタ
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008018197.tif 000031
【図２】
2008018197.tif 000032
【図３】
2008018197.tif 000033
【図４】
2008018197.tif 000034
【図５】
2008018197.tif 000035
【図６】
2008018197.tif 000036
【図７】
2008018197.tif 000037
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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