(57)【要約】  高速に読み出し可能な、データ保持特性の高い半導体装置である。複数のワード線と複数のビット線との交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有するメモリアレイを含む半導体装置において、ビット線に流れる情報を書き込む第１のパルス（ｒｅｓｅｔ動作）と第１のパルスとは異なる第２のパルス（ｓｅｔ動作）とにより情報を書き込み、第３のパルス（ｒｅａｄ動作）により情報を読み出す場合に、第２のパルスと第３のパルスとの電流方向が逆である。
2007088626.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、絶縁層を介して前記複数のワード線と交差する複数のビット線との交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有するメモリアレイを含み、
前記ビット線に流れる情報を書き込む第１のパルスと前記第１のパルスとは異なる第２のパルスとにより情報を書き込み、第３のパルスにより情報を読み出す場合に、前記第２のパルスと前記第３のパルスとの電流方向が逆であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記選択素子は、ＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記選択素子は、バイポーラ型トランジスタであることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記選択素子は、接合であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１のパルスと前記第２のパルスと前記第３のパルスとは、それぞれパルス幅が異なり、
前記第２のパルスは、最もパルス幅が長く、
前記第３のパルスは、最もパルス幅が短いことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第３のパルスの電圧は、前記第１のパルスもしくは前記第２のパルスの電圧よりも大きいことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第３のパルスの電流は、前記第１のパルスもしくは前記第２のパルスの電流よりも大きいことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
ＣＰＵを含むことを特徴とする半導体装置。
【請求項９】
複数のワード線と、絶縁層を介して前記複数のワード線と交差する複数のビット線との交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有するメモリアレイを含み、
前記情報記憶部は、第１の電極と記憶素子と半導体材料と第２の電極からなり、
前記記憶素子と前記半導体材料との界面には、ｐ−ｎ接合が存在することを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記記憶素子は、カルコゲナイドであることを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記半導体材料は、ｎ型のシリコンであることを特徴とする半導体装置。
【請求項１２】
複数のワード線と、絶縁層を介して前記複数のワード線と交差する複数のビット線との交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有するメモリアレイを含み、
前記情報記憶部は、第１の電極と記憶素子と誘電体材料と第２の電極からなり、
前記記憶素子と前記誘電体材料との界面には、非オーミックな電気抵抗が存在することを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記記憶素子は、カルコゲナイドであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、抵抗の差を利用して記憶情報を弁別するメモリセル、例えば、相変化材料を用いたメモリセルを含む高密度集積メモリ回路、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリ、あるいはアナログ回路を有する半導体装置に適用して有効な技術に関する。特に、低電圧で動作する、高速かつ、不揮発性を有するランダムアクセスメモリに関するものである。
【背景技術】
【０００２】
例えば、携帯電話に代表されるモバイル機器の需要に牽引された、不揮発メモリの市場の伸びは著しい。その代表がＦＬＡＳＨメモリであるが、本質的に速度が遅いために、プログラマブルなＲＯＭとして用いられている。一方、作業用のメモリとしては、高速なＲＡＭが必要であり、携帯機器には、ＦＬＡＳＨメモリとＤＲＡＭの両方のメモリが搭載されている。これら２つのメモリの特徴を具備した素子が実現できれば、ＦＬＡＳＨメモリとＤＲＡＭを１チップに統合することが可能となるばかりでなく、全ての半導体メモリを置き換えることになるという点で、そのインパクトは極めて大きい。【０００３】
その素子を実現する候補のひとつが、相変化膜を用いた不揮発メモリである。相変化メモリは、ＰＲＡＭ、ＯＵＭ、オボニック・メモリと呼ばれることもある。既に知られているように、相変化メモリセルは、ある相から他の相に可逆切替可能な材料を用いている。これらの相状態は電気特性の異なりにより読み出すことが可能である。例えば、これらの材料は、非晶質状態の乱れた相と、結晶状態の規則正しい相との間で変化し得る。非晶質状態は、結晶状態より電気抵抗が高く、この電気抵抗の差を利用して情報を記憶することができる。【０００４】
相変化メモリセルに適した材料は、カルコゲナイドと呼ばれる硫黄、セレン、テルルのうちの少なくとも１元素を含む合金である。現在、もっとも有望なカルコゲナイドは、ゲルマニウム、アンチモン、そしてテルルからなる合金（Ｇｅ２Ｓｂ２Ｔｅ５）であり、既に書き換え可能な光ディスクにおいて情報記憶部に幅広く使用されている。カルコゲナイドは、一般にｐ型であることが多いが、特許文献１に示すように組成・相状態応じてｎ型になることもある。【０００５】
前述したように情報の記憶は、カルコゲナイドの相状態の違いを利用して行う。相変化は、カルコゲナイドの温度を局所的に昇温することにより得る。７０℃以下もしくは１３０℃以下では、両相ともに安定しており、情報が保持される。カルコゲナイドの１０年間データ保持温度は、組成に依存するが、一般に７０〜１３０℃である。この温度以上で１０年間保持すると、アモルファス状態から熱力学的に安定な結晶状態への相変化が生じる。カルコゲナイドが２００℃以上の結晶化温度で十分な時間保持されると、相が変化し結晶状態になる。結晶化時間は、カルコゲナイドの組成や保持する温度により異なる。Ｇｅ２Ｓｂ２Ｔｅ５の場合は、例えば１５０ｎｓ（ナノ秒）である。カルコゲナイドを非晶質状態に戻すには、温度を融点（約６００℃）以上に昇温し、急冷する。【０００６】
昇温方法としては、カルコゲナイドに電流を流し、カルコゲナイド内部もしくは近接する電極から発生するジュール熱により加熱する方法がある。以後、相変化メモリセルのカルコゲナイドを結晶化させることをｓｅｔ動作、アモルファス化させることをｒｅｓｅｔ動作と呼ぶ。また、相変化部が結晶化している状態をｓｅｔ状態、アモルファス化している状態をｒｅｓｅｔ状態と呼ぶ。ｓｅｔ時間は例えば１５０ｎｓ、ｒｅｓｅｔ時間は例えば５０ｎｓである。【０００７】
読み出し方法は以下の通りである。電圧をカルコゲナイドに印加し、それを通過する電流を測定することによってカルコゲナイドの抵抗を読み取り、情報を識別する。このときに、カルコゲナイドがｓｅｔ状態であれば、結晶化温度まで昇温したとしても、もともと結晶化していたため、ｓｅｔ状態が保たれる。しかし、ｒｅｓｅｔ状態の場合は、情報が破壊される。そこで、結晶化を生じさせないように、読み出し電圧を例えば０．３Ｖの微小な電圧にしなければならない。相変化メモリの特長は、相変化部の抵抗値が結晶か非結晶状態かに応じて２桁から３桁も変化し、この抵抗値の高低を２進情報“０”と“１”に対応させて読み出すので、抵抗差が大きい分だけ、センス動作が容易であり、読み出しが高速である点である。さらに、３進以上の情報に対応させることで、多値記憶を行うことも可能である。以下、読み出し動作をｒｅａｄ動作と呼ぶ。【０００８】
次に、前記に基づく相変化メモリセルについて、図３５〜図３７を用いて説明する。なお、図３５〜図３７は本発明者が検討した相変化メモリセルを示す図であり、それぞれ、図３５は回路構成、図３６は構造、図３７は動作方法を示す。【０００９】
相変化メモリセル１１１は、情報記憶部１１３と選択トランジスタ１０９からなることが多いが、選択トランジスタを有しないクロスポイント型のメモリセルも考えられる。情報記憶部１１３は、カルコゲナイド１１２とそれを挟む上部電極１１５とプラグ電極１１４を有する。一般的にプラグ電極１１４は、上部電極１１５よりもカルコゲナイドとの接触面積が小さなプラグ構造を取ることが多いが、非特許文献１に示すように薄膜を電極にすることもある。【００１０】
一般的な相変化メモリの動作は、非特許文献２に記載されている。ｒｅｓｅｔ動作は、ワード線を立ち上げ、２０〜５０ｎｓのパルス幅を持つ電流パルスをビット線に印加して行う。ｓｅｔ動作は、ワード線を立ち上げ、６０〜２００ｎｓのパルス幅を持つ電流パルスをビット線に印加して行う。ｒｅａｄ動作は、ワード線を立ち上げ、２０〜１００ｎｓのパルス幅を持つ電流パルスをビット線に印加して行う。ｒｅｓｅｔ動作、ｓｅｔ動作、ｒｅａｄ動作に用いる電流パルスの向きは、全ての動作において、図３５〜図３７に示すようにビット線からソース線に向けて流れるか、もしくは全ての動作においてソース線からビット線に向けて流れる。【００１１】
この場合に、結晶化温度まで昇温すればよいｓｅｔ動作に比べて、より温度の高い融点以上に加熱する必要のあるｒｅｓｅｔ動作には、より大きな電流が必要とされる。ｒｅｓｅｔ動作電流を低減することにより、選択素子の面積が縮小され、メモリ高集積化が可能となる。
【特許文献１】米国特許第３９８３０７６号
【非特許文献１】２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ、第１７５頁〜第１７６頁、ダイジェスト・オブ・テクニカル・ペーパーズ
【非特許文献２】２００４  ＩＳＳＣＣ、第４０頁〜第４１頁、ダイジェスト・オブ・テクニカル・ペーパーズ
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、半導体メモリには、一般に７０〜１２０℃の温度で１０年間データを保持することが要求される。それに対して、カルコゲナイドの１０年間データ保持温度は、組成に依存するが、一般に７０〜１３０℃である。【００１３】
そのため、情報を破壊せず、ｒｅａｄ動作を行うためには、ｒｅａｄ動作を行っても、カルコゲナイドの温度を１０年間データ保持温度以下に保つ必要があった。その反面、書き換え時には短時間で相変化が生じる高温への昇温を、半導体回路で許容される電圧、例えば１．５Ｖにより行う。そのため、読み出しに用いることができる電圧は、例えば０．３Ｖと低く抑える必要がある。そのため、読み出し速度が低下するという問題があった。【００１４】
また、ｒｅｓｅｔ動作電流が大きいために、集積度が制限されるという問題もある。【００１５】
そこで、本発明の目的は、前記のような課題を解決し、高速に読み出し可能な、データ保持特性の高い半導体装置を実現する技術を提供することにある。【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１８】
本発明は、複数のワード線と複数のビット線との交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有するメモリアレイを含む半導体装置に適用され、ビット線に流れる情報を書き込む第１のパルス（ｒｅｓｅｔ動作）と第１のパルスとは異なる第２のパルス（ｓｅｔ動作）とにより情報を書き込み、第３のパルス（ｒｅａｄ動作）により情報を読み出す場合に、第２のパルスと第３のパルスとの電流方向が逆であることを主な特徴とする。【００１９】
また、本発明の半導体装置では、情報記憶部が、上部電極の第１の電極と記憶素子と半導体材料とプラグ電極の第２の電極からなり、記憶素子と半導体材料との界面にｐ−ｎ接合が存在したり、あるいは、第１の電極と記憶素子と誘電体材料と第２の電極からなり、記憶素子と誘電体材料との界面に非オーミックな電気抵抗が存在することを特徴とする。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００２１】
本発明によれば、高速に読み出し可能な、データ保持特性の高い半導体装置を実現することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態における相変化メモリセルの回路構成を示す図である。
【図２】本発明の実施の形態における相変化メモリセルの構造を示す図である。
【図３】本発明の実施の形態における相変化メモリセルの動作方法を示す図である。
【図４】本発明の実施の形態１における相変化メモリセルにおいて、情報記憶部の断面構造を示す図である。
【図５】本発明の実施の形態１における相変化メモリセルにおいて、上部電極にプラグ電極よりも高い電圧を印加した場合の電流−電圧波形を示す図である。
【図６】本発明の実施の形態１における相変化メモリセルにおいて、プラグ電極に上部電極よりも高い電圧を印加した場合の電流−電圧波形を示す図である。
【図７】本発明の実施の形態１における相変化メモリセルにおいて、上部電極にプラグ電極よりも高い電圧を印加した場合の回路模式図である。
【図８】本発明の実施の形態１における相変化メモリセルにおいて、プラグ電極に上部電極よりも高い電圧が印加された場合の回路模式図である。
【図９】本発明の実施の形態１における相変化メモリセルにおいて、電流方向が情報記憶部のｓｅｔ動作およびｒｅａｄ動作に与える影響を示す図である。
【図１０】本発明の実施の形態１における相変化メモリセルの製造方法において、相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
【図１１】本発明の実施の形態１における相変化メモリセルの製造方法において、相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
【図１２】本発明の実施の形態１における相変化メモリセルの製造方法において、相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
【図１３】本発明の実施の形態１における相変化メモリセルの製造方法において、図１０〜図１２のＸ−Ｘ’線における要部断面図である。
【図１４】本発明の実施の形態１における相変化メモリセルの製造方法において、図１０〜図１２のＸ−Ｘ’線における要部断面図である。
【図１５】本発明の実施の形態１における相変化メモリセルの製造方法において、図１０〜図１２のＸ−Ｘ’線における要部断面図である。
【図１６】本発明の実施の形態１における相変化メモリセルの製造方法において、図１０〜図１２のＸ−Ｘ’線における要部断面図である。
【図１７】本発明の実施の形態１における相変化メモリセルの製造方法において、図１０〜図１２のＸ−Ｘ’線における要部断面図である。
【図１８】本発明の実施の形態１における相変化メモリセルの製造方法において、図１０〜図１２のＸ−Ｘ’線における要部断面図である。
【図１９】本発明の実施の形態１における相変化メモリセルの製造方法において、応用例の要部断面図である。
【図２０】本発明の実施の形態１における相変化メモリセルの製造方法において、応用例の要部断面図である。
【図２１】本発明の実施の形態２における相変化メモリセルの製造方法において、相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
【図２２】本発明の実施の形態２における相変化メモリセルの製造方法において、相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
【図２３】本発明の実施の形態２における相変化メモリセルの製造方法において、相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
【図２４】本発明の実施の形態２における相変化メモリセルの製造方法において、図２１〜図２２のＸ−Ｘ’線における要部断面図である。
【図２５】本発明の実施の形態２における相変化メモリセルの製造方法において、図２１〜図２２のＹ−Ｙ’線における要部断面図である。
【図２６】本発明の実施の形態２における相変化メモリセルの製造方法において、応用例の要部レイアウト図である。
【図２７】本発明の実施の形態３における相変化メモリセルの製造方法において、相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
【図２８】本発明の実施の形態３における相変化メモリセルの製造方法において、相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
【図２９】本発明の実施の形態４における相変化メモリセルの製造方法において、相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
【図３０】本発明の実施の形態４における相変化メモリセルの製造方法において、相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
【図３１】本発明の実施の形態５における相変化メモリセルの製造方法において、相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
【図３２】本発明の実施の形態５における相変化メモリセルの製造方法において、相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図である。
【図３３】本発明の実施の形態６における相変化メモリセルを含むメモリモジュールの要部を構成する回路図である。
【図３４】本発明の実施の形態６における相変化メモリセルを含むメモリモジュールにおいて、書き込み・読み出し動作を示す図である。
【図３５】本発明者が検討した相変化メモリセルの回路構成を示す図である。
【図３６】本発明者が検討した相変化メモリセルの構造を示す図である。
【図３７】本発明者が検討した相変化メモリセルの動作方法を示す図である。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有するものには原則として同一の符号を付し、その繰り返しの説明は省略する。【００２４】
（実施の形態の概念）
図１〜図３により、本発明の実施の形態における相変化メモリセルの一例を説明する。図１〜図３は、本実施の形態における相変化メモリセルを示す図であり、それぞれ、図１は回路構成、図２は構造、図３は動作方法を示す。【００２５】
図１に示すように、相変化メモリセル１０１は、情報記憶部１０３と選択トランジスタ（選択素子）１０９からなる。情報記憶部１０３は、一端がビット線ＢＬに接続され、他端が選択トランジスタ１０９に接続されている。選択トランジスタ１０９は、ドレインが情報記憶部１０３に接続され、ソースがソース線ＳＬに接続され、ゲートがワード線ＷＬに接続されている。選択素子としては、ＭＯＳＦＥＴなどのＭＩＳＦＥＴ、バイポーラ型トランジスタ、接合などが用いられる。【００２６】
図２に示すように、この相変化メモリセル１０１において、情報記憶部１０３は、カルコゲナイド（記憶素子）１０２が上部電極（第１の電極）１０５とプラグ電極（第２の電極）１０４に挟まれた構造を持つ。記憶素子としては、結晶状態によりその抵抗値が変化する相変化素子（可変抵抗）が用いられ、この相変化素子の材料としてここではカルコゲナイドを用いている。なお、図２において、１０６はワード線（ＷＬ）、１０７はソース線（ＳＬ）と選択トランジスタ１０９のソースを接続するコンタクト、１０８はビット線（ＢＬ）と上部電極１０５を接続するコンタクトである。【００２７】
図３に示すように、ｒｅｓｅｔ動作（“０”書き込み）は、ワード線を立ち上げ（電圧：例えば１．５Ｖ）、Ｔｒｓ（例えば５０ｎｓ程度）のパルス幅を持つ電流（Ｉｒｓ：例えば２００μＡ）パルスをビット線に印加して行う。ｓｅｔ動作（“１”書き込み）は、ワード線を立ち上げ（電圧：例えば１．５Ｖ）、Ｔｓ（例えば１５０ｎｓ程度）のパルス幅を持つ電流（Ｉｓ：例えば１００μＡ）パルスをビット線に印加して行う。ｒｅａｄ動作は、ワード線を立ち上げ、Ｔｒ（例えば１０ｎｓ程度）のパルス幅を持つ電流（Ｉｒ：例えば６０μＡ）パルスをビット線に印加して行う。【００２８】
この場合に、ｓｅｔ動作は上部電極１０５からプラグ電極１０４の方向（Ａ→Ｂ）に電流を流すことで行い、ｒｅａｄ動作はプラグ電極１０４から上部電極１０５の方向（Ｂ→Ａ）へ電流を流すことで行う。少なくとも、相変化メモリセル１０１がｒｅｓｅｔ状態であるならば、上部電極１０５もしくはプラグ電極１０４とカルコゲナイド１０２の間には、非オーミックな界面抵抗が存在する。【００２９】
例えば、詳細は後述（図８等）するが、ｒｅａｄ動作時において、非オーミックな界面抵抗の逆方向に電流を流すと、非オーミックな界面抵抗において電圧降下が生じるため、カルコゲナイド１０２に印加される電圧は低下する。その結果、読み出しによる情報の破壊が防止される。また、ｓｅｔ動作は、非オーミックな界面の順方向に電流を流すことで、非オーミックな界面における電圧の低下が回避され、ｓｅｔ動作時の駆動電圧を低減させることができる。【００３０】
（実施の形態１）
図４〜図２０により、本発明の実施の形態１における相変化メモリセルの一例を詳細に説明する。【００３１】
図４に、相変化メモリセルの情報記憶部の断面構造を示す。情報記憶部１０３において、カルコゲナイド１０２は、上部電極１０５とプラグ電極１０４に挟まれている。カルコゲナイド１０２の組成はＧｅ２Ｓｂ２Ｔｅ５であり、プラグ電極１０４および上部電極１０５の組成はタングステンである。プラグ電極１０４の寸法１４１は直径１６０ｎｍである。なお、このプラグ電極１０４の寸法１４１は使用する半導体プロセスの世代により異なる。また、上部電極１０５の組成としては、タングステンが用いられることが多いが、導電性のものであればよい。【００３２】
図４中の記号「Ａ」で示した上部電極１０５と記号「Ｂ」で示したプラグ電極１０４の間に電流を流し、そのときにＡ−Ｂ間にある電圧値を測定した実験結果を図５，図６に示す。【００３３】
本実験は、情報記憶部１０３をｒｅｓｅｔ状態にして行っている。上部電極１０５にプラグ電極１０４よりも高い電圧を印加した場合（ＶＡ＞ＶＢ）、すなわち上部電極１０５からカルコゲナイド１０２を通ってプラグ電極１０４に電流を流した場合の波形を図５に示す。この実験は、以下の事実を示す。情報記憶部１０３の抵抗は、電圧を電流で割ることにより計算される。印加された電圧が閾値電圧２１１である１．７Ｖを超えたときに、情報記憶部１０３の抵抗は急減しており、カルコゲナイド１０２がアモルファス状態から結晶状態に相変化していることが分かる。すなわち、上部電極１０５からプラグ電極１０４に電流を流した場合、ｓｅｔ動作が行われる閾値電圧２１１は１．７Ｖであることが分かる。【００３４】
次に、プラグ電極１０４に上部電極１０５よりも高い電圧を印加した場合（ＶＡ＜ＶＢ）、すなわちプラグ電極１０４からカルコゲナイド１０２を通って上部電極１０５に電流を流した場合の波形を図６に示す。この実験においても、閾値電圧２１２を超えたときに、カルコゲナイド１０２は、アモルファス状態から結晶状態に相変化していることが分かる。このときの閾値電圧２１２は２．３Ｖであり、閾値電圧２１１よりも高い。【００３５】
この理由は、以下のように説明される。アモルファス状態のカルコゲナイドは、一般にｐ型の半導体である。そのため、電極とカルコゲナイドの界面に非オーミックな界面抵抗が形成される。この界面抵抗は、電極が金属材料であればショットキーダイオードになる。カルコゲナイド１０２とプラグ電極１０４の接触面積は、カルコゲナイド１０２と上部電極１０５の接触面積よりも小さいため、非オーミックな界面抵抗の影響は大きくなる。【００３６】
上部電極１０５にプラグ電極１０４よりも高い電圧を印加した場合（ＶＡ＞ＶＢ）の回路模式図を図７に示す。カルコゲナイド１０２の抵抗が回路記号２１５により示され、界面抵抗が回路記号２１４により示されている。界面抵抗は、ダイオードと抵抗が並列に接続された電気特性を持つ。印加電圧２１３は、界面抵抗２１４に含まれるダイオードの順方向に印加されているため、界面抵抗２１４は低抵抗であり、印加電圧２１３は、ほぼ全てカルコゲナイドの抵抗２１５に印加される。【００３７】
プラグ電極１０４に上部電極１０５よりも高い電圧が印加された場合（ＶＡ＜ＶＢ）の回路模式図を図８に示す。この場合、界面抵抗２１４に含まれるダイオードの逆方向に電圧が印加されるため、界面抵抗２１４は高抵抗である。そのため、印加電圧２１６は、カルコゲナイドの抵抗２１５と界面抵抗２１４に分けて印加される。そのため、カルコゲナイドの抵抗２１５に印加される電圧は低くなる。【００３８】
上記のことから、図９に示すように、ｒｅａｄ動作を、プラグ電極１０４から上部電極１０５に電流を流して行うことで、情報の破壊を防止することができる。また、ｓｅｔ動作を、上部電極１０５からプラグ電極１０４に電流を流して行うことで、ｓｅｔ電圧を低電圧化することができる。カルコゲナイド材料の種類によっては、ｓｅｔ動作もしくはｒｅｓｅｔ動作に用いる電流もしくは電圧を、ｒｅａｄ動作に用いる電流もしくは電圧よりも低くすることができる。その結果、読み出し動作を高速化することができる。【００３９】
ＮＭＯＳＦＥＴには、ＰＭＯＳＦＥＴに比べて駆動電流が大きいという特徴がある。選択トランジスタ１０９としてＮＭＯＳＦＥＴを用いた場合には、ｒｅｓｅｔ動作を図１〜図３に示すように上部電極１０５からプラグ電極１０４に電流を流すことで行うことにより、以下の効果が得られる。ＮＭＯＳＦＥＴのソース電圧をソース線ＳＬと同電位にできるため、ゲート−ソース間の電圧が大きくなる。そのため、同じｒｅｓｅｔ電流を得るために必要なＮＭＯＳＦＥＴの面積を縮小できる。もし、プラグ電極１０４から上部電極１０５に電流を流した場合には、情報記憶部１０３において電圧降下が生じるため、ＮＭＯＳＦＥＴのソース電位はソース線ＳＬよりも高くなる。そのため、ＮＭＯＳＦＥＴの駆動能力は低下する。【００４０】
また、カルコゲナイド１０２とプラグ電極１０４の間に非オーミックな抵抗が形成される場合は、読み出し信号が増幅される利点もある。なぜならば、図５，図６から分かるように、一般にプラグ電極とアモルファス状態のカルコゲナイドの界面抵抗は、プラグ電極と結晶状態のカルコゲナイドの界面抵抗よりも大きいため、情報記憶部１０３がｒｅｓｅｔ状態であれば、界面抵抗があることによりさらに抵抗が高くなり、反面、ｓｅｔ状態であれば、抵抗はほとんど変わらないため、ｓｅｔ状態とｒｅｓｅｔ状態の抵抗比は大きくなり、読み出し信号が大きくなる。その結果、高速な読み出しが可能になる。【００４１】
次に、上部電極１０５とカルコゲナイド１０２が接触する面積とプラグ電極１０４とカルコゲナイド１０２の接触する面積が同じである場合は、上部電極１０５とプラグ電極１０４の材料を異なるものとすることで、ｓｅｔ動作に適する電流方向とｒｅａｄ動作に適する電流方向に違いを持たせることができる。さらに、ｓｅｔ動作とｒｅａｄ動作の電流方向を逆にすることで、ｓｅｔ動作に用いるパルスよりも、電圧振幅もしくは電流振幅の大きなパルスを用いて、非破壊の読み出しを行うことが可能になる。【００４２】
続いて、図１０〜図２０により、相変化メモリセルの製造方法の一例を説明する。図１０〜図１２に相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図を示し、図１３〜図１８に図１０〜図１２のＸ−Ｘ’線における要部断面図を示し、さらに図１９，図２０に応用例の要部断面図を示す。【００４３】
図１０には、ソース線ＳＬとビット線ＢＬが示されている。メモリセルの駆動電流に応じて、ソース線ＳＬ並びにビット線ＢＬの間隔は最適な距離を選択する。【００４４】
また、図１１には、プラグ電極３０１とワード線ＷＬ、ソース線ＳＬ、ビット線ＢＬが示されている。【００４５】
さらに、図１２には、アクティブ領域３０３及びアクティブ領域とのコンタクト３０２が示されている。【００４６】
まず、通常の半導体製造工程を用いて、図１３に示す構造を作成する。フィールド酸化膜３１１により、拡散層３２０は分離されている。ゲート電極３１４は、ゲート絶縁膜３１２、サイドウォール３１３、金属シリサイド３１５と接する。コンタクト３１７と層間絶縁膜３１９との密着性を高め、剥離を防ぐために、密着層３１６が形成されている。コンタクト３１７は、メタル配線３１８につながる。【００４７】
次に、図１４に示すように、コンタクトホールを形成し、化学的気相成長法（ＣＶＤ）により、密着層３３２及びプラグ電極３３１を形成する。プラグ電極３３１の材料は、カルコゲナイドとの間に、非オーミックな接触を形成する材料を選択する。また、熱抵抗の高い材料を用いることで、プラグ電極からのジュール熱の拡散を防止し、書き換えに必要な電力を低減することができる。密着層３３２の組成としてはＴｉＮ、プラグ電極３３１の材料の組成としてはＷを用いることができる。【００４８】
さらに、図１５に示すように、カルコゲナイド３４１、上部電極３４２をスパッタもしくは真空蒸着により成膜し、層間絶縁膜３４３を形成する。カルコゲナイド３４１の組成としては、記録型光ディスクにおいて幅広い実績を持つ、Ｇｅ−Ｓｂ−Ｔｅの合金、もしくは、その合金に添加物を加えたものが適する。【００４９】
次に、図１６に示すように、コンタクトホールを形成し、化学的気相成長法（ＣＶＤ）により、密着層３５０、ビット線とのコンタクト３５１を形成する。【００５０】
さらに、図１７に示すように、密着層３５２を形成し、ビット線３５３をスパッタする。【００５１】
続いて、図１８に示すように、層間絶縁膜３６３を形成し、さらに上部配線を形成することで、所望の相変化メモリセルを作成することが可能である。なお、図１８において、３６４は図４に示した情報記憶部に相当する部分である。【００５２】
本実施の形態は、通常のＣＭＯＳロジック混載設計ルールに準じて製造することが可能であり、ロジック混載型メモリの製造に適する。【００５３】
さらに、図１９に示すように、プラグ電極３３１ならびに密着層３３２とカルコゲナイド３４１との間にヒーター層３６５が挟まれた構造を取ることができる。ヒーター層３６５は、プラグ電極３３１よりも高い電気抵抗を持ち、書き換え動作時にヒーター層３６５において電流がジュール熱に効率的に変換される。さらに、ヒーター層３６５とカルコゲナイド３４１との間には、非オーミックな界面抵抗が存在し、高速な読み出し動作が可能である。好ましくは、非オーミックな界面抵抗とは、ショットキー接合もしくはｐ−ｎ接合により形成されている。ｐ−ｎ接合を形成する場合は、ヒーター層３６５を半導体材料により形成する。【００５４】
また、図２０に示すように、プラグ電極３３１ならびに密着層３３２とカルコゲナイド３４１との間に接着層３６６が挟まれた構造を取ることができる。接着層３６６は、層間絶縁膜３６３、プラグ電極３３１およびカルコゲナイド３４１と良好な接着力を持ち、製造工程でのカルコゲナイドの剥離、カルコゲナイド中の空乏部の発生ならびにメモリセル動作中のカルコゲナイド中の空乏部の発生を防止することができる。その結果、製造時の歩留まりと書き換え信頼性が向上する。さらに、接着層３６６とカルコゲナイド３４１との間には、非オーミックな界面抵抗が存在し、高速な読み出し動作が可能である。好ましくは、接着層３６６は、誘電体材料により形成されている。【００５５】
（実施の形態２）
図２１〜図２６により、本発明の実施の形態２における相変化メモリセルの一例を詳細に説明する。図２１〜図２３に相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図を示し、図２４に図２１〜図２２のＸ−Ｘ’線における要部断面図、図２５にＹ−Ｙ’線における要部断面図を示し、さらに図２６に応用例の要部レイアウト図を示す。【００５６】
本実施の形態は、より集積度の高い相変化メモリセルの構造について適用した例であり、以下に説明する。【００５７】
図２１に、アクティブ領域３０３、ソース線ＳＬ、ワード線ＷＬ、カルコゲナイドと接触するプラグ電極３０１を示す。最小加工寸法をＦとしたときに、ワード線の間隔は２Ｆであり、ソース線の間隔は３Ｆである。また、図２２に、アクティブ領域３０３、ワード線ＷＬ、ビット線ＢＬ、カルコゲナイドと接触するプラグ電極３０１を示す。さらに、図２３に、ソース線とのコンタクト３６１を示す。【００５８】
図２４，図２５において、プラグ電極３３１は、サイドウォール３１３を用いて、自己整合的に形成する。サイドウォール３１３の材料は、層間絶縁膜３４３と加工時の選択比が大きい材料が好ましい。３４２のビット線をカルコゲナイド３４１の上部電極として用いる。【００５９】
本実施の形態は、ＣＭＯＳロジック設計ルールとの整合性は低いが、メモリセル面積を６Ｆ２とすることが可能であり、大容量単体メモリに適する。【００６０】
さらに、図２６に示すように、ビット線ＢＬを配置し、カルコゲナイドの上部電極をソース線にすることもできる。この場合、ソース線を分離しないことで、ソース線の微細加工が不要となるため、加工によるカルコゲナイドへのダメージを低減することが可能になる。これにより、高信頼性を持つ相変化メモリセルを製造することが可能になる。【００６１】
（実施の形態３）
図２７，図２８により、本発明の実施の形態３における相変化メモリセルの一例を詳細に説明する。図２７，図２８に相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図を示す。【００６２】
本実施の形態は、相変化メモリセルの高集積化と信頼性を両立させるための構造について適用した例であり、以下に説明する。【００６３】
図２７に、アクティブ領域３０３、プラグ電極３０１、ソース線とのコンタクト３６１を示す。さらに、図２８に、ビット線ＢＬ、ワード線ＷＬを示す。ワード線の間隔は２Ｆ、ビット線の間隔は４Ｆである。メモリセルの面積は、８Ｆ２である。この構造は、ビット線の間隔を幅広く取ることが可能なため、カルコゲナイドの分離を行いやすい利点がある。これにより、高集積化と信頼性を両立させることが可能になる。【００６４】
（実施の形態４）
図２９，図３０により、本発明の実施の形態４における相変化メモリセルの一例を詳細に説明する。図２９，図３０に相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図を示す。【００６５】
本実施の形態は、より高速動作が可能な相変化メモリセルの構造について適用した例であり、以下に説明する。【００６６】
図２９に、ビット線ＢＬ、ワード線ＷＬ、プラグ電極３０１、ソース線とのコンタクト３６１を示す。さらに、図３０に、アクティブ領域３０３を示す。本構造の利点は、ワード線長を短くできるため、高速動作が可能な点である。【００６７】
（実施の形態５）
図３１，図３２により、本発明の実施の形態５における相変化メモリセルの一例を詳細に説明する。図３１，図３２に相変化メモリセルを構成する各部材が配置される部分の要部レイアウト図を示す。【００６８】
本実施の形態は、最適な電流量で動作可能な相変化メモリセルの構造について適用した例であり、以下に説明する。【００６９】
図３１に、ビット線ＢＬ、プラグ電極３０１、ワード線ＷＬ、ソース線とのコンタクト３６１、アクティブ領域３０３を示す。また、図３２に、アクティブ領域３０３の領域が明確に示されている。本構造の利点は、メモリセル１つに２つのトランジスタが用いられているため、ｓｅｔ動作には１つのトランジスタを用い、ｒｅｓｅｔ動作に２つのトランジスタを用いることで、それぞれの動作に最適な電流量で動作させることができる点である。【００７０】
（実施の形態６）
図３３，図３４により、本発明の実施の形態６における相変化メモリセルを含むメモリモジュールの一例を説明する。【００７１】
図３３に、相変化メモリセルを含むメモリモジュールの要部を構成する回路図を示す。本実施の形態において、メモリモジュールは、メモリアレイ部ＭＡと、Ｘ系アドレスデコーダＸ−ＤＥＣと、Ｙ系アドレスデコーダＹ−ＤＥＣと、読み出し・書き込み回路ＲＷＣなどから構成される。【００７２】
メモリアレイ部ＭＡは、複数のビット線ＢＬ（ＢＬ０〜ＢＬｍ）と、複数のソース線ＳＬ（ＳＬ０〜ＳＬｍ）と、複数のワード線ＷＬ（ＷＬ０〜ＷＬｎ）から構成されており、各ビット線ＢＬと各ワード線ＷＬの交点にメモリセルＭＣ（ＭＣ００〜ＭＣｎｍ）が接続されている。各メモリセルＭＣは、選択素子ＭＮ（ＭＮ００〜ＭＮｎｍ）と記憶素子Ｒ（Ｒ００〜Ｒｎｍ）で構成される。記憶素子Ｒは相変化素子であり、結晶状態では１ｋΩ〜１０ｋΩの低い抵抗となり、また、アモルファス状態では、１００ｋΩ〜１００ＭΩの高い抵抗となる。選択素子ＭＮはＮチャネル型ＭＯＳＦＥＴである。例えば、選択素子ＭＮ００のゲート電極はワード線ＷＬ０に接続され、ドレイン電極は記憶素子Ｒ００に接続され、ソース電極はソース線ＳＬ０に接続されている。他の選択素子も同様である。【００７３】
なお、本実施の形態では、選択素子としてＭＯＳＦＥＴを用いているが、その代わりにバイポーラトランジスタを用いてもよい。この場合、選択素子の面積当たりの駆動能力が大きいため、メモリセル面積を縮小できる利点がある。【００７４】
ワード線ＷＬには、Ｘ系アドレスデコーダＸ−ＤＥＣが接続されており、Ｘ系アドレス信号によって、一つのワード線ＷＬが選択される。また、ビット線ＢＬとソース線ＳＬの一端にはＹ系アドレスデコーダＹ−ＤＥＣが接続されており、Ｙ系アドレス信号によって、一組のビット線ＢＬとソース線ＳＬが選択されて、後述の読み出し・書き込み回路ＲＷＣに接続される。【００７５】
なお、本実施の形態では、メモリアレイ部ＭＡ毎に、読み出し・書き込み回路ＲＷＣが一つ設置されているが、もちろん複数の読み出し・書き込み回路を設置してもよい。その場合、複数ビットに同時に書き込み・読み出し動作が行えるため、高速な動作が可能となる効果がある。【００７６】
読み出し・書き込み回路ＲＷＣは、センスアンプＳＡと、読み出し用電流源Ｉｒｅａｄと、この読み出しスイッチＲＳＷと、ｒｅｓｅｔ用電流源Ｉｒｅｓｅｔと、このｒｅｓｅｔスイッチＲＳ−ＳＷと、ｓｅｔ用電流源Ｉｓｅｔと、このｓｅｔスイッチＳＳ−ＳＷと、書き込み用グランドスイッチＷＧ−ＳＷなどから構成される。各電流源Ｉｒｅａｄ，Ｉｓｅｔ，Ｉｒｅｓｅｔは、ｒｅａｄ動作用電圧源Ｖｒｅａｄ、ｓｅｔ動作用電圧源Ｖｓｅｔ、ｒｅｓｅｔ動作用電圧源Ｖｒｅｓｅｔにそれぞれ接続される。また、センスアンプＳＡには、センスアンプイネーブル信号ＳＥ、リファレンス電圧ＲＥＦ、データ出力線Ｄが接続されている。【００７７】
本実施の形態において、書き込み・読み出し動作を図３４を用いて説明する。一例として、メモリセルＭＣ００の動作について述べる。他のメモリセルも同様である。【００７８】
ｒｅｓｅｔ動作（ＲＥＳＥＴ）は、以下のように行う。読み出しスイッチＲＳＷとｓｅｔスイッチＳＳ−ＳＷはオフ状態とする。まず、ｒｅｓｅｔスイッチＲＳ−ＳＷと書き込み用グランドスイッチＷＧ−ＳＷをオンにする。Ｘ系アドレスデコーダＸ−ＤＥＣとＹ系アドレスデコーダＹ−ＤＥＣによりメモリセルＭＣ００を選択することで、メモリセルＭＣ００に後述するｓｅｔ電流よりも大きな電流を流す。一定期間流した後に、ワード線ＷＬ０とビット線ＢＬ０を立ち下げる。これにより、記憶素子Ｒ００は溶融状態から急冷され、非晶質となる。【００７９】
ｓｅｔ動作（ＳＥＴ）は、以下のように行う。読み出しスイッチＲＳＷとｒｅｓｅｔスイッチＲＳ−ＳＷはオフ状態とする。まず、ｓｅｔスイッチＳＳ−ＳＷと書き込み用グランドスイッチＷＧ−ＳＷをオンにする。Ｘ系アドレスデコーダＸ−ＤＥＣとＹ系アドレスデコーダＹ−ＤＥＣによりメモリセルＭＣ００を選択することで、メモリセルＭＣ００に前述のｒｅｓｅｔ動作よりも小さな電流を流す。前述のリセット動作よりも長い間、電流を流した後に、ワード線ＷＬ０とビット線ＢＬ０を立ち下げる。これにより、記憶素子Ｒ００は結晶化する。【００８０】
ｓｅｔ動作については、記憶素子の状態が変化しやすい電流方向にて書き込むため、記憶素子の情報は容易に書き換わる。また、ｒｅｓｅｔ動作については、ＮＭＯＳＦＥＴのソース電位をソース線と同じ電位にすることができ、ＮＭＯＳＦＥＴのゲート−ソース間電圧を大きくできる方向、つまりビット線からメモリセルを通って、ソース線に電流を流すことで行う。【００８１】
読み出し動作（ＲＥＡＤ）は、以下のように行う。ｒｅｓｅｔスイッチＲＳ−ＳＷと書き込み用グランドスイッチＷＧ−ＳＷ、ｓｅｔスイッチＳＳ−ＳＷはオフとする。まず、読み出しスイッチＲＳＷをオンとする。所定期間後、読み出しスイッチＲＳＷをオフにする。記憶素子Ｒ００は抵抗値に応じた電流が流れることにより、ビット線が充電される。すなわち、記憶素子Ｒ００が低抵抗であれば、ビット線ＢＬ０は高抵抗の時よりも高電圧に充電される。センスアンプイネーブル信号ＳＥをオンにすることで、この電位差がセンスアンプＳＡにより増幅され、データ出力線Ｄからデータを得ることができる。【００８２】
ｓｅｔ動作と異なり、読み出し動作においては、記憶素子の状態が変化しにくい方向に電流を流して読み出すため、記憶素子の情報は破壊されにくい。【００８３】
動作に必要な電流量は、記憶素子の特性に依存する。説明のため、具体的な数値例を以下に記す。ｒｅｓｅｔ電流は、例えば２００μＡ（マイクロアンペア）あれば、カルコゲナイドを溶融させることができる。このｒｅｓｅｔ電流のパルス幅は５０ｎｓ（ナノ秒）である。ｓｅｔ電流は、例えば１００μＡあれば、カルコゲナイドを結晶化温度以上に昇温できる。このｓｅｔ電流のパルス幅は１５０ｎｓである。ｒｅａｄ電流は、メモリセルがｓｅｔ状態の場合、例えば６０μＡ流れるようにすれば、実用的な速度で読み出し動作を行うことができる。メモリセルがｒｅｓｅｔ状態の場合、例えば、１μＡ程度しか流れないようにできる。このｒｅａｄ電流のパルス幅は１０ｎｓである。【００８４】
（実施の形態の効果）
上述した各実施の形態によれば、高速に読み出し可能な、データ保持特性の高い半導体装置、特に半導体不揮発性メモリを実現することができる。さらに、この半導体不揮発性メモリは、ＣＰＵなどの論理回路と同一の基板上に混載することにより信頼性の高い高機能組込型マイコンなどのロジック混載型メモリを提供したり、アナログ回路を有する半導体装置を提供することができる。また、この半導体不揮発性メモリは、単体メモリとして提供することもできる。【００８５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８６】
本発明のような相変化メモリの安定した書き込みを実現する技術は、相変化メモリの実用化に大きく貢献し、特に不揮発メモリ混載マイコン、ＩＣカードにおいて、幅広く使われる可能性が極めて高い。すなわち、携帯機器の顕著な普及にともない、不揮発性メモリの需要が伸びている。特に、論理回路との混載が容易であり、高速に書き込みが可能であり、書き込み可能な回数が大きく、駆動電圧が低いメモリが求められている。相変化メモリは、これら全ての特徴を併せ持つメモリとして利用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【国際調査報告】
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