(57)【要約】  第一入出力ポートと第二入出力ポートとの間に配置された第一インダクタンス素子と、第二入出力ポートとアースとの間に配置された第二インダクタンス素子と、前記第一インダクタンス素子と第一並列共振回路を構成する第一キャパシタンス素子と、前記第一並列共振回路に並列接続された抵抗素子と、前記第二インダクタンス素子とアースとの間に直列接続された第三インダクタンス素子と、前記第二インダクタンス素子及び前記第三インダクタンス素子と第二並列共振回路を構成する第二キャパシタンス素子とを備えた非可逆回路素子。
2007069768.tif 000002
【特許請求の範囲】
【請求項１】
第一入出力ポートと第二入出力ポートとの間に配置された第一インダクタンス素子と、第二入出力ポートとアースとの間に配置された第二インダクタンス素子と、前記第一インダクタンス素子と第一並列共振回路を構成する第一キャパシタンス素子と、前記第一並列共振回路に並列接続された抵抗素子と、前記第二インダクタンス素子とアースとの間に直列接続された第三インダクタンス素子と、前記第二インダクタンス素子及び前記第三インダクタンス素子と第二並列共振回路を構成する第二キャパシタンス素子とを備えたことを特徴とする非可逆回路素子。
【請求項２】
請求項１に記載の非可逆回路素子において、前記第一インダクタンス素子を形成する第一の線路と前記第二インダクタンス素子を形成する第二の線路とは交差するように配置され、前記第三インダクタンス素子を形成する第三の線路は前記第一の線路及び前記第二の線路と交差しないように配置されていることを特徴とする非可逆回路素子。
【請求項３】
請求項１又は２に記載の非可逆回路素子において、前記第一並列共振回路の第一入出力ポート側に、第四インダクタンス素子及び／又は第三キャパシタンス素子で構成されたインピーダンス調整手段を備えたことを特徴とする非可逆回路素子。
【請求項４】
請求項３に記載の非可逆回路素子において、前記インピーダンス調整手段がローパスフィルタであることを特徴とする非可逆回路素子。
【請求項５】
請求項１〜４のいずれかに記載の非可逆回路素子において、前記第一インダクタンス素子は、前記第二インダクタンス素子及び記第三インダクタンス素子のインダクタンスの総和よりも小さなインダクタンスを有することを特徴とする非可逆回路素子。
【請求項６】
第一入出力ポートと第二入出力ポートとの間に配置された第一インダクタンス素子と、第二入出力ポートとアースとの間に配置された第二インダクタンス素子と、前記第一インダクタンス素子と第一並列共振回路を構成する第一キャパシタンス素子と、前記第一並列共振回路に並列接続された抵抗素子と、前記第二インダクタンス素子とアースとの間に直列接続された第三インダクタンス素子と、前記第二インダクタンス素子及び前記第三インダクタンス素子と第二並列共振回路を構成する第二キャパシタンス素子とからなる非可逆回路素子であって、前記第一インダクタンス素子及び前記第二インダクタンス素子は、マイクロ波フェライトの主面又は内部で電気的絶縁状態で交差する第一の線路及び第二の線路により構成され、前記第一キャパシタンス素子及び／又は第二キャパシタンス素子の少なくとも一部は、積層基板の表面及び／又は内部に形成された電極パターンにより構成され、前記第三インダクタンス素子は、空芯コイル又はチップインダクタにより構成され、前記積層基板に実装されていることを特徴とする非可逆回路素子。
【請求項７】
請求項６又は７に記載の非可逆回路素子において、前記抵抗素子は前記積層基板に実装されたチップ抵抗か、前記積層基板内に形成された印刷抵抗であることを特徴とする非可逆回路素子。
【請求項８】
請求項６〜８のいずれかに記載の非可逆回路素子において、前記第一並列共振回路の第一入出力ポート側に、第四インダクタンス素子及び／又は第三キャパシタンス素子で構成されたインピーダンス調整手段を備え、前記第四インダクタンス素子及び／又は第三キャパシタンス素子は、前記積層基板内に形成された電極パターン、又は前記積層基板に搭載された素子からなることを特徴とする非可逆回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号に対して非可逆伝送特性を有する非可逆回路素子に関し、特に携帯電話等の移動体通信システムの中で使用され、一般にアイソレータと呼ばれる非可逆回路素子に関する。
【背景技術】
【０００２】
数百MHzから十数GHzの周波数帯を利用した、携帯電話基地局や携帯電話の端末機等の移動体通信機器には、アイソレータ等の非可逆回路素子が用いられている。移動体通信機器等の電力増幅器とアンテナとの間に配置されるアイソレータは、送信時における電力増幅器への不要信号の逆流防止、電力増幅器の負荷側のインピーダンスの安定化等を行うため、挿入損失特性、反射損失特性及びアイソレーション特性に優れていることが要求される。【０００３】
このような非可逆回路素子として、従来から図18に示すアイソレータが良く知られている。このアイソレータは、フェリ磁性体であるマイクロ波フェライト30の一主面に、電気的絶縁状態で120°の交差角で配置された３つの中心導体21，22，23を有する。各中心導体21，22，23の一端はアースに接続され、他端には整合コンデンサC1〜C3が接続されている。各中心導体21，22，23の何れか１つのポート（例えばP3）に終端抵抗Rtが接続されている。フェライト30の軸方向に、永久磁石（図示せず）からの直流磁界Hdcが印加される。このアイソレータは、ポートP1から入力した高周波信号をポートP2に伝送し、ポート2から進入する反射波を終端抵抗Rtで吸収してポートP1へ伝送するのを阻止するように機能し、もってアンテナのインピーダンス変動に伴う不要な反射波が電力増幅器等に逆進入するのを防止する。【０００４】
最近、従来の３端子対アイソレータとは異なる等価回路で構成され、挿入損失特性及び反射特性に優れたアイソレータが注目されるようになった。例えば特開2004-88743号に記載されているアイソレータは、２つの中心導体を具備し、２端子対アイソレータと呼ばれる。図19はその基本構成の等価回路を示す。この２端子対アイソレータは、第一入出力ポートP1と第二入出力ポートP2との間に電気的に接続された第一中心導体L1（第一インダクタンス素子）と、前記第一中心導体L1と電気的絶縁状態で交差して配置され、第二入出力ポートP2とアース電位との間に電気的に接続された第二中心導体L2（第二インダクタンス素子）と、前記第一入出力ポートP1と前記第二入出力ポートP2の間に電気的に接続され、前記第一中心導体L1と第一並列共振回路を構成する第一キャパシタンス素子C1と、抵抗素子Rと、前記第二入出力ポートP2とアース電位の間に電気的に接続され、前記第二中心導体L2と第二並列共振回路を構成する第二キャパシタンス素子C2とを有する。【０００５】
第一並列共振回路でアイソレーション特性（逆方向減衰特性）が最大となる周波数が設定され、第二並列共振回路で挿入損失特性が最小となる周波数が設定される。第一入出力ポートP1から第二入出力ポートP2に高周波信号が伝搬する際には、第一入出力ポートP1と第二入出力ポートP2との間の第一並列共振回路は共振しないが、第二並列共振回路が共振するため、伝送損失が少なく挿入損失特性に優れたものとなる。また第一入出力ポートP1と第二入出力ポートP2の間に接続された抵抗素子Rにより、第二入出力ポートP2から第一入出力ポートP1に逆流する電流は吸収される。【０００６】
図20は２端子対アイソレータの構造の具体例を示す。この２端子対アイソレータ1は、軟鉄等の強磁性体からなり磁気回路を構成する金属ケース（上側ケース4、下側ケース8）と、永久磁石9と、マイクロ波フェライト20及び中心導体21，22からなる中心導体組立体30と、中心導体組立体30を搭載する積層基板50とからなる。【０００７】
永久磁石9を収容する上側ヨーク4は上面部4a及び四つの側面部4bを有するほぼ箱形状である。また下側ヨーク8は、底面部8aと左右の側面部8bとからなる。上側及び下側のヨーク4，8の各面には適宜Ag，Cu等の導電性金属がめっきされている。【０００８】
中心導体組立体30は、円板状のマイクロ波フェライト20と、その上面に絶縁層（図示せず）を介して直交するように配置した第一及び第二の中心導体21，22とからなり、第一及び第二の中心導体21，22は交差部で電磁気的に結合している。第一及び第二の中心導体21，22はそれぞれ二本の線路で構成され、その両端は相互に離隔し、マイクロ波フェライト20の下面に延在している。【０００９】
図21は積層基板50を分解して示す。積層基板50は、中心導体21の端部と接続する接続電極51〜54を有し、コンデンサ電極55，56及び抵抗27を裏面に設けた誘電体シート41と、コンデンサ電極57を裏面に設けた誘電体シート42と、グランド電極58を裏面に設けた誘電体シート43と、入力外部電極14、出力外部電極14及びアース外部電極16を設けた誘電体シート45等とにより構成されている。【００１０】
中心導体接続電極51は前記等価回路における第一入出力ポートP1に相当し、中心導体接続電極53，54は第二入出力ポートP2に相当する。第一中心導体21の一端部は、第一入出力ポートP1（中心導体接続電極51）を介して入力外部電極14に電気的に接続されている。第一中心導体21の他端部は、第二入出力ポートP2（中心導体接続電極54）を介して出力外部電極14に電気的に接続されている。第二中心導体22の一端部は、第二入出力ポートP2（中心導体接続電極53）を介して出力外部電極14に電気的に接続されている。第二中心導体22の他端部は、アース外部電極16に電気的に接続されている。第一キャパシタンス素子C1は第一入出力ポートP1と第二入出力ポートP2の間に電気的に接続され、第一中心導体L1とともに第一並列共振回路を形成する。第二キャパシタンス素子C2は、第二入出力ポートP2とアースの間に電気的に接続され、第二中心導体L2とともに第二並列共振回路を形成する。【００１１】
携帯電話を多機能化及び軽量化するために、その構成部品の小型化の要求は著しい。非可逆回路素子については、2.5 mm×2.5 mm×1.0 mm程度まで小型化が要求されるに伴って、マイクロ波フェライト20も例えば1.0 mm×1.0 mm×0.15 mm程度の外形寸法まで小型化が要求されている。しかしマイクロ波フェライト20の小型化は、中心導体により構成されるインダクタのインダクタンスの低下を招く。【００１２】
マイクロ波フェライト20をこのように小型化すると、図18に示す３端子非可逆回路素子では実用的な特性が得られなくなる。図19に示す特開2004-88743号に記載の２端子対アイソレータは、３端子非可逆回路素子より優れた電気的特性を有するが、通過周波数帯域における挿入損失が1 dBを超え、実用的には満足ではない。【００１３】
電気的特性に優れた非可逆回路素子を得るためには、寄生インダクタンス、浮遊キャパシタンス等の製造上の様々なばらつき要因を考慮する必要がある。前記２端子対アイソレータを理想的に設計しても、その実施においては、構成上寄生インダクタンスや浮遊キャパシタンス等が第一及び第二並列共振回路に接続し、インピーダンスが所定の設計値からずれる場合がある。このため接続する他の回路とのインピーダンス不整合による挿入損失特性及びアイソレーション特性の劣化を生じないように、試作を繰り返して最適な設計値を見出すことが必要であり、その結果製品開発の長期間化を招いていた。【００１４】
第一及び第二の中心導体21，22は相互に結合しているために、インダクタンスも共に変化する。そのため、不要なリアクタンス成分を考慮してそれらを構成する線路の幅、間隔等を変更しても、第一及び第二の入出力ポートP1，P2の入力インピーダンスを独立に調整するのが難しく、外部回路との最適な整合条件を得るのが困難である。特に第一入出力ポートP1の入力インピーダンスのずれは、挿入損失の増加を招くために好ましくない。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従って、本発明の第一の目的は、マイクロ波フェライトを小型化しても優れた挿入損失特性、アイソレーション特性等の電気的特性を有する非可逆回路素子を提供することである。【００１６】
本発明の第二の目的は、高調波減衰量に優れた非可逆回路素子を提供することである。【００１７】
本発明の第三の目的は、入力インピーダンスの調整が容易な非可逆回路素子を提供することである。
【課題を解決するための手段】
【００１８】
上記目的に鑑み鋭意研究の結果、本発明者らは、第二キャパシタンス素子Cfと並列共振回路を構成する第三インダクタンス素子Lgを第二インダクタンス素子L2と直列接続すると、接続点PCとアースとの間で大きな電圧を得るとともに、第一入出力ポートP1及び第二入出力ポートP2の入力インピーダンスの変動を抑えて挿入損失特性を低減できることを発見し、本発明に想到した。【００１９】
すなわち、本発明の第一の非可逆回路素子は、第一入出力ポートと第二入出力ポートとの間に配置された第一インダクタンス素子と、第二入出力ポートとアースとの間に配置された第二インダクタンス素子と、前記第一インダクタンス素子と第一並列共振回路を構成する第一キャパシタンス素子と、前記第一並列共振回路に並列接続された抵抗素子と、前記第二インダクタンス素子とアースとの間に直列接続された第三インダクタンス素子と、前記第二インダクタンス素子及び前記第三インダクタンス素子と第二並列共振回路を構成する第二キャパシタンス素子とを備えたことを特徴とする。【００２０】
前記第一インダクタンス素子を形成する第一の線路と前記第二インダクタンス素子を形成する第二の線路とは交差し、前記第三インダクタンス素子を形成する第三の線路は前記第一の線路及び前記第二の線路とは交差しないのが好ましい。【００２１】
前記第一並列共振回路の第一入出力ポート側に、第四インダクタンス素子及び／又は第三キャパシタンス素子で構成されたインピーダンス調整手段を有するのが好ましい。前記インピーダンス調整手段はローパスフィルタとして高調波を減衰させるのが好ましい。【００２２】
前記第一インダクタンス素子は、前記第二インダクタンス素子及び記第三インダクタンス素子のインダクタンスの総和より小さなインダクタンスを有するのが好ましい。【００２３】
本発明の第二の非可逆回路素子は、第一入出力ポートと第二入出力ポートとの間に配置された第一インダクタンス素子と、第二入出力ポートとアースとの間に配置された第二インダクタンス素子と、前記第一インダクタンス素子と第一並列共振回路を構成する第一キャパシタンス素子と、前記第一並列共振回路に並列接続された抵抗素子と、前記第二インダクタンス素子とアースとの間に直列接続された第三インダクタンス素子と、前記第二インダクタンス素子及び前記第三インダクタンス素子と第二並列共振回路を構成する第二キャパシタンス素子とからなる非可逆回路素子であって、前記第一インダクタンス素子及び前記第二インダクタンス素子は、フェリ磁性体の主面もしくは内部に配置され、電気的絶縁状態で交差する第一の線路及び第二の線路により構成され、前記第一キャパシタンス素子及び／又は第二キャパシタンス素子の少なくとも一部は、積層基板の表面及び／又は内部に形成された電極パターンにより構成され、前記第三インダクタンス素子は、空芯コイル又はチップインダクタにより構成され、前記積層基板に実装されていることを特徴とする。【００２４】
前記第一の線路と前記第二の線路を絶縁被覆した銅線、又はフェリ磁性体に印刷形成した導線又は帯状の銅板を用いるのが好ましい。【００２５】
前記積層基板の電極パターンで前記第一キャパシタンス素子及び／又は第二キャパシタンス素子の少なくとも一部を形成するのが好ましい。またチップコンデンサとして前記積層基板に実装しても良い。【００２６】
前記抵抗素子は前記積層基板に実装されたチップ抵抗か、前記積層基板内に形成された印刷抵抗であるのが好ましい。【００２７】
前記第一並列共振回路の第一入出力ポート側に、第四インダクタンス素子及び／又は第三キャパシタンス素子で構成されたインピーダンス調整手段を備え、前記第四インダクタンス素子及び／又は第三キャパシタンス素子は、前記積層基板内に形成された電極パターン、又は前記積層基板に搭載された素子からなるのが好ましい。【００２８】
前記第一の線路と前記第二の線路中心導体との交差角度は80〜110°が好ましい。【００２９】
本発明の非可逆回路素子では、第一インダクタンス素子及び第一キャパシタンス素子を調整することにより、アイソレーションが最大となる共振周波数（以下「ピーク周波数」と言うこともある。）を決定され、第二及び第三のインダクタンス素子及び第二キャパシタンス素子を調整することにより、挿入損失が最小となるピーク周波数を決定される。このように非可逆回路素子の電気的特性は、通信機器が採用している通信システムの周波数に応じて、第一〜第三のインダクタンス素子と、第一及び第二のキャパシタンス素子とを調整することにより決定される。【００３０】
前記積層基板内に、前記第二キャパシタンス素子をグランドに接続する裏面側グランド電極を形成するのが好ましい。さらに主面側グランド電極を設け、前記主面側グランド電極と対向する電極パターンと、前記裏面側グランド電極と対向する電極パターンとを、ビアホールで接続して前記第二キャパシタンス素子を形成するのが好ましい。このような構成によって積層基板内に設けられる電極パターンと、主面側の実装部品との電磁気的な干渉を防ぐことができる。【００３１】
前記主面側グランド電極と対向する電極パターンと、前記裏面側グランド電極と対向する電極パターンとの間に、前記第一キャパシタンス素子を形成する電極パターンを形成するのが好ましい。【００３２】
寄生インダクタンスを低減するために、前記第一の線路の一端及び前記第二の線路の一端は、ビアホールを介して前記主面側グランド電極と対向し第二キャパシタンス素子を構成する電極パターンと接続するのが好ましい。前記裏面側グランド電極よりも小面積に形成されたグランド電極を、裏面側グランド電極の隣の層に配置し、容量値を調整するのが好ましい。【００３３】
前記積層基板の裏面には端子電極（入力端子、出力端子及びグランド端子）を形成し、前記端子電極は積層基板の外周端に沿って形成するのが好ましい。前記外周端から所定の間隔をあけて前記端子電極を形成するのがより好ましい。さらに前記積層基板の裏面の内側に接続補強用端子電極を設け、前記接続補強用端子電極と前記裏面側グランド電極とをビアホールを介して接続するのが好ましい。
【発明の効果】
【００３４】
本発明により、小型でありながら優れた挿入損失特性、アイソレーション特性等の電気的特性を有し、高調波減衰量に優れ、入力インピーダンスの調整が容易な非可逆回路素子が得られる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例による非可逆回路素子の等価回路を示す図である。
【図２】本発明の実施例による非可逆回路素子の等価回路を示す図である。
【図３】本発明の他の実施例による非可逆回路素子の等価回路を示す図である。
【図４（ａ）】本発明の実施例による非可逆回路素子に用いるインピーダンス調整手段の一例を示す等価回路を示す図である。
【図４（ｂ）】本発明の実施例による非可逆回路素子に用いるインピーダンス調整手段のその他の一例を示す等価回路を示す図である。
【図４（ｃ）】本発明の実施例による非可逆回路素子に用いるインピーダンス調整手段のさらにその他の一例を示す等価回路を示す図である。
【図４（ｄ）】本発明の実施例による非可逆回路素子に用いるインピーダンス調整手段のさらにその他の一例を示す等価回路を示す図である。
【図４（ｅ）】本発明の実施例による非可逆回路素子に用いるインピーダンス調整手段のさらにその他の一例を示す等価回路を示す図である。
【図５（ａ）】本発明の実施例による非可逆回路素子に用いるインピーダンス調整手段のさらにその他の一例を示す等価回路を示す図である。
【図５（ｂ）】本発明の実施例による非可逆回路素子に用いるインピーダンス調整手段のさらにその他の一例を示す等価回路を示す図である。
【図５（ｃ）】本発明の実施例による非可逆回路素子に用いるインピーダンス調整手段のさらにその他の一例を示す等価回路を示す図である。
【図５（ｄ）】本発明の実施例による非可逆回路素子に用いるインピーダンス調整手段のさらにその他の一例を示す等価回路を示す図である。
【図６（ａ）】本発明の実施例による非可逆回路素子に用いるインピーダンス調整手段のさらにその他の一例を示す等価回路を示す図である。
【図６（ｂ）】本発明の実施例による非可逆回路素子に用いるインピーダンス調整手段のさらにその他の一例を示す等価回路を示す図である。
【図６（ｃ）】本発明の実施例による非可逆回路素子に用いるインピーダンス調整手段のさらにその他の一例を示す等価回路を示す図である。
【図６（ｄ）】本発明の実施例による非可逆回路素子に用いるインピーダンス調整手段のさらにその他の一例を示す等価回路を示す図である。
【図７】本発明の実施例による非可逆回路素子を示す斜視図である。
【図８】本発明の実施例による非可逆回路素子を示す分解斜視図である。
【図９】本発明の実施例による非可逆回路素子に用いる積層基板を示す分解斜視図である。
【図１０】本発明の実施例による非可逆回路素子を示す分解平面図である。
【図１１】本発明の他の実施例による非可逆回路素子に用いる積層基板を示す分解斜視図である。
【図１２】本発明の実施例による非可逆回路素子の帯域外減衰特性の周波数特性を示すグラフである。
【図１３】本発明の実施例と比較例による非可逆回路素子の挿入損失特性の周波数特性を示すグラフである。
【図１４】本発明の一実施例と比較例による非可逆回路素子のアイソレーション特性の周波数特性を示すグラフである。
【図１５】本発明の他の実施例による非可逆回路素子を示す分解平面図である。
【図１６】本発明のさらに他の実施例による非可逆回路素子を示す分解平面図である。
【図１７】本発明の実施例による非可逆回路素子の帯域外減衰特性の周波数特性を示すグラフである。
【図１８】従来の非可逆回路素子の等価回路を示す図である。
【図１９】従来の非可逆回路素子（２端子対アイソレータ）の等価回路を示す図である。
【図２０】従来の非可逆回路素子を示す分解斜視図である。
【図２１】従来の非可逆回路素子に使用される積層基板を示す分解斜視図である。
【図２２】従来の非可逆回路素子を示す分解斜視図である。
【発明を実施するための最良の形態】
【００３６】
以下本発明の非可逆回路素子について説明する。
[1] 非可逆回路素子
(1) 基本動作
図1は本発明の実施例による非可逆回路素子の基本構造の等価回路を示す。非可逆回路素子は、第一入出力ポートP1と第二入出力ポートP2との間に配置された第一インダクタンス素子L1と、第二入出力ポートP2とアースとの間に配置された第二インダクタンス素子L2と、前記第一インダクタンス素子L1と第一並列共振回路を構成する第一キャパシタンス素子Ciと、前記第一並列共振回路に並列接続された抵抗素子Rと、前記第二インダクタンス素子L2とアースとの間に直列接続された第三インダクタンス素子Lgと、前記第二インダクタンス素子L2及び前記第三インダクタンス素子Lgと第二並列共振回路を構成する第二キャパシタンス素子Cfとからなる。【００３７】
図2の等価回路は、前記第一インダクタンス素子L1及び第二インダクタンス素子L2を構成する中心導体部30を模式的に表したものであり、前記第一インダクタンス素子L1、第二インダクタンス素子L2は、フェリ磁性体であるマイクロ波フェライト20に配置された第一の線路21と第二の線路22によって形成される。通常マイクロ波フェライト20は円板状又は矩形の薄板状に形成される。【００３８】
本発明の最も特徴的な部分は、前記第二インダクタンス素子L2と直列接続し、第二キャパシタンス素子Cfと並列共振回路を構成する第三インダクタンス素子Lgを有する点にある。前記第一インダクタンス素子L1を形成する第一の線路21と、前記第二インダクタンス素子L2とを形成する第二の線路22とは交差してマイクロ波フェライト20に配置される。第三インダクタンス素子Lgは第一の線路21と結合しない第三の線路23で構成される。【００３９】
第一入出力ポートP1から入ったマイクロ波は第一の線路21（第一インダクタンス素子）を通り第二の線路22（第二インクタンス素子）と第三の線路23（第三インダクタンス素子Lg）に電流を流し、マイクロ波フェライトの薄板20を励起する。マイクロ波フェライトの薄板20は永久磁石で磁化されており、マイクロ波帯におけるフェライトの強磁性共鳴効果により高周波磁界成分が発生する。マイクロ波フェライト中に発生する磁束は、第一の線路21の方向に沿って発生するため、第一の線路21には電圧が誘起されないが、第二の線路22に流れる電流は磁束と交差するため、第二の線路22の両端には電圧が誘起される。このため第一入出力ポートP1と第二入出力ポートP2との間でマイクロ波が伝播される。【００４０】
第二入出力ポートP2からマイクロ波が入力する場合には、第一の線路21と第二の線路22に電流が流れる。マイクロ波フェライト中に発生する磁束は、第二の線路22の方向に沿って発生するため、第二の線路22には電圧が誘起されないが、第一の線路21に流れる電流は磁束と交差するため、第一の線路21の両端には電圧が誘起される。第一入出力ポートP1側では電圧降下が生じて、第二入出力ポートから第一入出力ポートへマイクロ波はほとんど伝送されず、また第一の線路21には並列に抵抗素子Rが接続されており、このため第二入出力ポートにマイクロ波が入力すると前記抵抗素子Rによって消費される。【００４１】
第一の線路と第二の線路の交差角度θは任意に設定が可能であるが、好ましくは70°〜120°、より好ましくは80°〜110°であり、理想的には90°である。交差角度θは、第一の線路と第二の線路において、その端部における線路の中心線が交わる角度と定義する。つまり、第一の線路における第一入出力ポート側の端部と、第二の線路における第二入出力ポート側の端部とがなす角度である。交差角度θを変化させれば永久磁石からの最適な動作磁界が変わり、入力インピーダンスが変化する。製造上の様々なばらつきが除かれた理想状態では、交差角度θが90°未満であると入力インピーダンスは容量性を示し、90°超であると入力インピーダンスは誘導性を示す。入力インピーダンスが容量性を示す場合はアース接続されるインダクタンス素子を用い、誘導性を示す場合にはキャパシタンス素子を用いてインピーダンスを調整することができる。【００４２】
優れた挿入損失特性及びアイソレーション特性を得ようとすれば、第一の線路21又は第二の線路22の両端に大きな電圧が誘起するように構成するのが好ましい。そのためには大きな寸法のマイクロ波フェライトを用いたり、第一の線路21や第二の線路22の幅、長さ及び厚みや、線路の間隔（複数の線路で形成する場合）を調整したりすることが必要となる。【００４３】
しかしながら、非可逆回路素子を小型化するためにはマイクロ波フェライトの小型化が必要であり、それに伴って前記フェリ磁性体の実効透磁率と第一の線路21及び第二の線路22に応じて得られるインダクタンスも低下し、第一及び第二の並列共振回路では大きなキャパシタンスを用いなければならず、優れた共振特性が得られなくなる。また第一の線路21と第二の線路22とは結合しており、一方の線路幅等を調整するとそれぞれのインダクタンスに影響を与える。このため第一入出力ポートP1及び第二入出力ポートP2の入力インピーダンスを、それぞれ独立して調整するのが難しく、外部回路との最適な整合条件を得るのが困難となる。【００４４】
そこで本発明では、第二インダクタンス素子L2に第三インダクタンス素子Lgを直列接続するとともに、前記第三インダクタンス素子Lgを形成する第三の線路23をフェリ磁性体に配置しない構成として、第一インダクタンス素子L1や第二インダクタンス素子L2との容量性や誘導性の結合を減じた。これにより接続点PCとアースとの間で大きな電圧を得るとともに、第一入出力ポートP1及び第二入出力ポートP2の入力インピーダンスの変動を抑えて挿入損失特性を低減することができた。【００４５】
第二インダクタンス素子L2が低インダクタンスであっても第三インダクタンス素子Lgを接続することで、大きな容量の第二キャパシタンス素子Cfを用いなくても良い。このため第二並列共振回路は品質係数Qが大きく共振特性に優れ、もって小型化による挿入損失の劣化を防ぐことができる。さらには第一入出力ポートP1と第二入出力ポートP2との間に配置された第一インダクタンス素子L1を短い線路で構成するので、さらに損失の増加を防ぐことができる。第一インダクタンス素子L1のインダクタンス低下に伴ってアイソレーション特性の劣化が生じるが、挿入損失の劣化と比べれば影響が少なく実用上問題とならない。【００４６】
(2) インピーダンス調整手段
図3に示す等価回路図の様に、第一入出力ポートP1とポートPTとの間に接続されたインピーダンス調整手段90を有するのが好ましい。インピーダンス調整手段90は、第四インダクタンス素子及び／又は第三キャパシタンス素子で構成される。寄生インダクタンスや浮遊キャパシタンス等、製造上の様々なばらつきによって、接続点PTの入力インピーダンスが誘導性や容量性を示す場合が多い。このようなリアクタンスのばらつきは外部回路との不整合による挿入損失特性やアイソレーション特性の低下を招く。そこでインピーダンス調整手段90は、例えば接続点PTから見た非可逆回路素子の入力インピーダンスが誘導性を示す場合には、入力インピーダンスが容量性を示すインピーダンス調整手段90を用い、逆に前記入力インピーダンスが容量性を示す場合には、入力インピーダンスが誘導性を示すインピーダンス調整手段90を用いて所望のインピーダンスに整合させる。【００４７】
図4〜6に示すインピーダンス調整手段90は、インダクタンス素子やキャパシタンス素子で構成され、入力インピーダンスに応じて適宜選択される。インダクタンス素子やキャパシタンス素子の組み合わせによって、ハイパスフィルタ回路、ローパスフィルタ回路又はノッチフィルタ回路とすることができる。【００４８】
インピーダンス調整手段90を構成するインダクタンス素子やキャパシタンス素子の構成は特に限定されるものではないが、取り扱いが容易で、定数の変更が比較的容易なチップ部品で構成するのが好ましい。多層基板に電極パターンで構成しても良い。本発明に係る非可逆回路素子のインピーダンス調整手段は、インダクタンス素子又はインダクタンス素子とキャパシタンス素子を組み合わせても構成することができる。前記インダクタンス素子は、チップインダクタを用いて形成しても良いし、誘電体シートの上に導電性ペーストを印刷して形成された電極パターン（ラインパターン）で形成しても良い。【００４９】
インピーダンス調整手段として用いるインダクタンス素子やキャパシタンス素子を電極パターンで積層基板に形成する場合は、トリミング加工により調整する以外は調整が困難であるのに対し、チップコンデンサやチップインダクタを用いることで、インピーダンス整合が良好に取れるように、細かく容量値及びインダクタンスを設定できる。【００５０】
非可逆回路素子の通過特性は帯域通過フィルタのような特性を示すが、帯域外の減衰量が十分でない場合には、インピーダンス調整手段90をローパスフィルタやノッチフィルタで構成すれば良い。電力増幅器からの２次高調波、３次高調波といった不要な周波数成分（高調波信号）を取り除くこともできる。【００５１】
(3) 電力増幅器
非可逆回路素子が接続される電力増幅器には、高周波電力用トランジスタの出力端（ドレイン電極）にオープンスタブやショートスタブ等の高調波制御回路が接続される。この高調波制御回路は、基本波周波数でオープン、基本波の偶数倍の周波数を有する高調波成分（例えば２倍波）に対してはショートとなる。このような構成により、増幅器内部で発生する高調波成分を、高調波制御回路の接続点からの反射波で打ち消し、高効率で動作するようにしている。【００５２】
他方、非可逆回路素子の入力インピーダンス特性を見ると、２倍波において実質的にショートとなる場合がある。このようなインピーダンス条件では、電力増幅器が不安定動作となり、発振等を起こしてしまうことがある。そこで、インピーダンス調整手段90を位相回路として利用し、位相を移動させることにより電力増幅器と非可逆回路素子を非共役整合とし、電力増幅器の発振を抑制する。例えば、インピーダンス調整手段90のインダクタンス素子が第一入出力ポートP1とポートPTとの間に直列に接続した線路の場合、その線路長及び形状を調整することにより、２次高調波に対する入力インピーダンスを所望の範囲の値に調整することができる。【００５３】
なお位相を大きく移動させたい場合には線路を長くすればよいが、電気的特性も劣化する場合がある。インピーダンス調整手段90だけでは、十分に位相θを調整できない場合には、ポートPEとアース電位との間の第三インダクタンス素子Lgで調整することも可能である。インピーダンス調整手段90の伝送線路を長くする場合と同様に、第三インダクタンス素子Lgを大きなインダクタンスとすれば位相は時計周りに移動する。【００５４】
[2] 第一の実施態様
図7は非可逆回路素子1の外観を示し、図8はその構造を示す。非可逆回路素子1は、マイクロ波フェライト20、及びその上に電気的絶縁状態で交差するように配置された第一の線路21及び第二の線路22からなる中心導体組立体30と、第一の線路21及び第二の線路22と共振回路を構成する第一キャパシタンス素子Ci、第二キャパシタンス素子Cfを有する積層基板60と、積層基板60に実装されたチップ部品（抵抗素子R、第三インクタンス素子Lg）と、磁気回路を構成する上側ヨーク4及び下側ヨーク8と、マイクロ波フェライト20に直流磁界を印加する永久磁石9とからなる。この非可逆回路素子の等価回路の構成は図1及び図2に示すものと同じであるので、説明を省略する。【００５５】
中心導体組立体30では、例えば矩形状のマイクロ波フェライト20の表面に、第一の線路21及び第二の線路22が絶縁層（図示せず）を介して交差するように配置されている。本実施態様では第一の線路21及び第二の線路22が直交する（交差角度θが90°）が、それに限定されない。【００５６】
第一の線路21は２本の導体21a，21bで形成され、第二の線路22は１本の導体で形成されている。本実施態様では第一の線路21及び第二の線路22を銅の薄板で形成しポリイミドを線路間に配置して絶縁している。線路は銅板から形成するのが好ましく、例えば厚さ10〜40μmの薄板が用いられる。さらにその表面には半光沢の厚さ1〜4μmの銀メッキを施すのが好ましい。このように構成することで、高周波における表皮効果によって損失を低減することができる。【００５７】
第一の線路21及び第二の線路22は、(a)ポリイミド等の可撓性の耐熱性絶縁シートの両面に印刷又はエッチングする方法、(b)特開2004-88743号に記載されているように、マイクロ波フェライト10上に印刷により直接形成する方法、(c)LTCC(Low Temperature Co-fired Ceramics)法により、それぞれ第一の線路21及び第二の線路22となる電極パターンをAg，Cu等の導電ペーストの印刷により形成したグリーンシートを、マイクロ波フェライト10となるグリーンシートに積層し、一体的に焼結する方法等により形成することができる。【００５８】
本実施態様では、マイクロ波フェライト20は矩形状であるが、これに限定されるものではなく、円板状でも良い。ただし矩形状マイクロ波フェライト20には、円板状マイクロ波フェライト20よりも第一の線路及び第二の線路21，22を長くすることができ、もって第一及び第二の線路21，22のインダクタンスを大きくできるという利点がある。【００５９】
マイクロ波フェライト20は、永久磁石9からの直流磁界に対して非可逆回路素子としての機能を果たす磁性体材料であれば良い。マイクロ波フェライト20は好ましくはガーネット構造を有し、YIG（イットリウム・鉄・ガーネット）等からなる。YIGのYの一部をCd，Ca，V等で置換しても良く、Feの一部をAl，Ga等で置換しても良い。また使用周波数によっては、Ni系フェライトでも良い。【００６０】
中心導体組立体30に直流磁界を印加する永久磁石9は、ほぼ箱形状の上ケース4の内壁面に接着剤等により固定される。永久磁石9は、安価でマイクロ波フェライト20との温度特性の相性が良いフェライト磁石（SrO・nFe2O3）を用いるのが好ましい。特にSr及び／又はBaの一部をR元素（Yを含む希土類元素の少なくとも１種）で置換し、Feの一部をM元素（Co、Mn、Ni及びZnからなる群から選ばれた少なくとも１種）で置換したマグネトプランバイト型結晶構造を有し、R元素及び／又はM元素が化合物の状態で仮焼後の粉砕工程で添加されたフェライト磁石は、一般のフェライト磁石（SrO・nFe2O3）より高い磁束密度を有し、非可逆回路素子の小型、薄型化を可能にするので好ましい。フェライト磁石は、420 mT以上の残留磁束密度Ｂr、及び300 kA/m以上の保持力iHcを有するのが好ましい。なおSm-Co系磁石、Sm-Fe-N系磁石、Nf-Fe-B系磁石等の希土類磁石も使用できる。【００６１】
図9は積層基板60の構造を示す。積層基板60は９層の誘電体シートS1〜S9が積層一体化されて構成されている。各誘電体シートS1〜S9には導電ペーストが印刷されて、電極パターンが形成されている。誘電体シートS1には、部品実装用のランドとして機能する電極パターン60a、60b、61a、61b、62a、62b、63a、63bが配設されている。誘電体シートS1には電極パターンGND1が形成されている。誘電体シートS3には電極パターンPa1が形成されており、誘電体シートS4には電極パターンPa2が形成されており、誘電体シートS5には電極パターンPa3が形成されており、誘電体シートS6には電極パターンPa4が形成されており、誘電体シートS7には電極パターンPa5が形成されており、誘電体シートS8には電極パターンGND3が形成されており、誘電体シートS9には電極パターンGND3が形成されている。【００６２】
誘電体シートS1〜S9上の電極パターンは、導電ペーストを充填したビアホール（図中黒丸で表示）で電気的に接続されている。その結果、電極パターンPa1，Pa2，Pa3，Pa4，Pa5は第一キャパシタンス素子Ciを構成し、電極パターンGND1，Pa1，Pa5，GND3，GND3は第二キャパシタンス素子Cfを構成する。【００６３】
本実施態様では、第一及び第二のキャパシタンス素子Ci，Cfを、電極パターンを複数の層に配置し、ビアホールで並列に接続した積層コンデンサとした。積層基板60の各層に一つの電極パターンを大きく形成し、第一キャパスタンス素子Ciの電極パターンと第二キャパシタンス素子Cfの電極パターンとを積層方向に重ねることで、平面的な面積の増加を抑えながら。所望の大きさのキャパシタンスを得ている。【００６４】
誘電体シートS1〜S9に用いるセラミックは、Ag等の導電ペーストと同時焼成できる低温焼結セラミックス（LTCC）が好ましい。環境上の観点から、鉛を含有しない低温焼結セラミックスが好ましい。低温焼結セラミックスとしては、10〜60質量％（Al2O3換算）のAl、25〜60質量％（SiO2換算）のSi、7.5〜50質量％（SrO換算）のSr、及び0質量％超で20質量％以下（TiO2換算）のTiからなる主成分100質量％に対して、0.1〜10質量％（Bi2O3換算）のBi、0.1〜5質量％（Na2O換算）のNa、0.1〜5質量％（K2O換算）のK、及び0.1〜5質量％（CoO換算）のCoからなる群から選ばれた少なくとも一種、0.01〜5質量％（CuO換算）のCu、0.01〜5質量％（MnO2換算）のMn、及び0.01〜5質量％のAgからなる群から選ばれた少なくとも一種からなる副成分を含有する組成を有するものが好ましい。積層基板50が高いQ値を有する低温焼結セラミックスからなる場合、Ag、Cu、Au等の高導電率の金属を電極パターンに使用でき、極めて低損失の非可逆回路素子を構成できる。【００６５】
上記組成を有するセラミック混合物を700〜850℃で仮焼し、平均粒径0.6〜2μmに微粉砕し、エチルセルロース、オレフィン系熱可塑性エラストマー、ポリビニルブチラール（PVB）等のバインダ、ブチルフタリルブチルグリコレート（BPBG）等の可塑剤及び溶剤と混合してスラリーとし、ドクターブレード法等により誘電体グリーンシートを作製する。各グリーンシートにビアホールを形成し、導電ペーストを印刷して電極パターンを形成するとともに、ビアホールにも同じ導電ペーストを充填する。この様にして図9に示す各誘電体シートS1〜S9は積層し、850℃〜1050℃で焼成することにより積層基板60を作製することができる。【００６６】
多層基板60の表面の電極パターンには、Niメッキを下地としてAuメッキを施こすのが好ましい。Auメッキは高導電率ではんだ濡れ性が良いので、非可逆回路素子を低損失にできる。Niメッキは、Ag，Cu，Ag-Pd等の電極パターンとAuメッキとの固着強度を向上させる。めっき含めた電極パターンの厚さは通常5〜20μm程度であり、表皮効果が得られる厚さの２倍以上であるのが好ましい。【００６７】
積層基板60は、2.5 mm×2.5 mm×0.3 mm程度か、それ以下と小さいので、複数の積層基板60が分割溝を介して連結したマザー積層基板を作製し、分割溝に沿って折って個々の積層基板60に分離するのが好ましい。勿論、マザー積層基板に分割溝を設けず、ダイサーやレーザで切断しても良い。【００６８】
積層基板60の平面方向（X-Y方向）の焼成収縮を抑制し焼成歪が小さい積層基板を得るために、焼成温度（特に1000℃以下）では焼成しない収縮抑制シートで上下を挟持して焼成した後に、収縮抑制シートを除去して積層基板60を得る拘束焼成法を用いることが好ましい。さらにＺ方向へ加圧しながら焼結するのがより好ましい。収縮抑制シートの材料としては、アルミナ粉末や、アルミナ粉末と安定化ジルコニア粉末の混合材料等が使用できる。収縮抑制シートは焼成後、超音波洗浄、湿式ホーニング法、ブラスト法等で除去される。【００６９】
次に上側ヨーク4及び下側ヨーク8について説明する。上側ヨーク4はほぼ箱型形状で、磁気回路を形成するため、例えば、軟鉄等の強磁性体からなる材料で形成され、その表面にAgやCuがメッキされる。下側ヨーク8は、その材質等は上側ヨーク4と同様であり、形状は端部8a，8bがほぼI字状で、ほぼ中央部には中心導体組立体30を配置するため、比較的大きな面積の実装領域8cが形成されている。上側ヨーク4の内側に下側ヨーク8が収まるように接合することにより、永久磁石9と中心導体組立30を囲む磁路を形成する。【００７０】
さらに、上側ヨーク4、下側ヨーク8の表面に、Ag、Cu、Au及びAlからなる群から選ばれた少なくとも一つの金属又はそれを含む合金で、電気抵抗率が5.5μΩcm以下、好ましくは3.0μΩcm、さらに好ましくは1.8μΩcm以下の導電性の高い金属層をメッキ等により形成するのが好ましい。金属層の厚さは0.5〜25μm、好ましくは0.5〜10μm、さらに好ましくは1〜8μmである。このように構成することで、外部との相互干渉（例えばヨーク内への電磁気的なノイズの侵入）を抑制でき、損失を低減することができる。【００７１】
図10は上側ヨーク4、永久磁石9を除いた状態の非可逆回路素子の主面平面図である。電極パターン62a、63a間にチップ抵抗Rをはんだ付けし、電極パターン62b、63b間に第三インダクタンス素子を構成するチップインダクタLgをはんだ付けする。前記下側ヨーク8の実装領域8c上に中心導体組立体30が配置され、第一の線路21の端部80aは電極パターン61bとはんだ接続し、端部80bは電極パターン62aとはんだ接続する。第二の線路22の端部85aは電極パターン61aとはんだ接続し、端部85bは電極パターン62bとはんだ接続する。また下側ヨーク8の端部はそれぞれ電極パターン60a、60bとはんだ接続する。永久磁石40が接着された上側ヨーク4を積層基板60に被せた後、上側ヨーク70の側壁下端を電極パターン60a、60bにはんだ接続する。なお動作に必要な動作磁界を永久磁石9から与えられる場合には、下側ヨーク8を配置せず中心導体組立30を積層基板60に直接実装しても良い。これにより下側ヨーク8の厚み分だけ低背化することができる。【００７２】
積層基板60の裏面には、入力端子IN (P1)及び出力端子OUT (P2)がグランド端子GNDを挟んで積層基板の外周端に沿って配設されている。各端子IN (P1)，OUT (P2)は電極パターンによりLGA（Land Grid Array）として形成され、ビアホールを介して積層基板60内の電極パターン、中心導体、実装部品等と接続される。【００７３】
[3] 第二の実施態様
図3は本発明の第二の実施態様による非可逆回路素子の等価回路であり、図11は本実施態様に用いる積層基板60の構造を示す。本実施態様は第一の実施態様と同じ部分も多いため同じ部分については説明を省略する。従って、特に断りがなければ第一の実施態様の説明は本実施態様に適用できる。【００７４】
本実施態様では第一並列共振回路の第一入出力ポート側に、インピーダンス調整手段90を配置した。インピーダンス調整手段90は図4(a) で示すキャパシタンス素子Cz（接地コンデンサ）を用いた。キャパシタンス素子Czは積層基板60の電極パターン62a及びGND１とで構成した。このため実装部品点数を増加することなく、インピーダンス整合を行うことができた。【００７５】
積層基板60の電極パターン62a，60b間にチップコンデンサを実装してキャパシタンス素子Czとしても良い。この場合は、チップコンデンサの選択により入力インピーダンスの調整が容易である。またチップコンデンサの実装と積層基板内のキャパシタンス素子とを組み合わせても良い。これにより、積層基板50内部のインピーダンス調整手段の容量をチップコンデンサにより調整することができる。【００７６】
積層基板60を裏面には、入力端子IN (P1)及び出力端子OUT（P2）がグランド端子GNDを挟んで積層基板の外周端に沿って、かつ前記外周端から所定の間隔をあけて配置されている。このような構成によって、マザー積層基板からの分割の際、又は回路基板へ実装後に応力が作用した場合に端子パターンが剥離するのを防いでいる。また、前記積層基板の裏面の内側に接続補強用端子電極を設けており、回路基板との接続強度を向上している。さらに前記接続補強用端子電極と前記裏面側グランド電極とをビアホールを介して接続し、接続補強用端子電極の剥離強度を向上させるとともに、グランドを安定なものとしている。【００７７】
本発明を実施例によりさらに詳細に説明するが、本発明はそれらに限定されるものではない。【００７８】
実施例1
50質量％（Al2O3換算）のAl、36質量％（SiO2換算）のSi、10質量％（SrO換算）のSr、及び4質量％（TiO2換算）のTiからなる主成分100質量％に対して、2.5質量％（Bi2O3換算）のBi、2.0質量％（Na2O換算）のNa、0.5質量％（K2O換算）のK、0.3質量％（CuO換算）のCuからなる副成分を含有する組成を有するセラミック混合物を800℃で仮焼し、平均粒径1.2μmに微粉砕し、ポリビニルブチラール（PVB）からなるバインダ、ブチルフタリルブチルグリコレート（BPBG）からなる可塑剤及び水を混合してスラリーとし、ドクターブレード法により厚さ30μmの誘電体のグリーンシートを作製した。各グリーンシートにビアホールを形成し、Ag系導電ペースト（Ag粉の平均粒径：2μm、75質量％のAg粉及び25質量％エチルセルロースからなる）を印刷して電極パターンを形成するとともに、ビアホールにも同じ導電ペーストを充填した。その後、グリーンシートを積層し、焼成して、積層基板60を作製した。【００７９】
上記積層基板60を用いて、図1、2、7〜10に示す周波数830〜840 MHz（CDMA）用の2.5 mm×2.0 mm×1.2 mmの超小型非可逆回路素子を作製した。この非可逆回路素子で用いた主な部品は、マイクロ波フェライト20（1.0 mm×1.0 mm×0.15 mmのガーネット）、永久磁石（2.0 mm×1.5 mm×0.25 mmの矩形状La-Coフェライト磁石）、及び積層基板60（2.5 mm×2.0 mm×0.3 mm）であった。第一の線路21及び第二の線路22は厚さ20μmの耐熱性絶縁ポリイミドシートの両面に厚さ15μmの銅めっき層をエッチングすることにより形成し、各線路21，22の表面に厚さ1〜4μmの半光沢Agメッキを施した。実施例1の非可逆回路素子の回路定数等を表１に示す。【００８０】
【表１】
2007069768.tif 000003
【００８１】
比較例1
比較例1として図19に示す等価回路を有し、図22の構造の非可逆回路素子を作製した。この非可逆回路素子の第一キャパシタンス素子Ci及び第二キャパシタンス素子Cfは、積層基板60の内部に電極パターン（図示せず）で形成した。液晶パロマー等の耐熱性の樹脂（斜線部）と下側ヨーク8とを射出成形により一体成形し、側面側に入力端子IN(P1)及び出力端子OUT(P2)等を設けたケースに、積層基板60や中心導体組立体30等を収容した。なお実施例と同じサイズでは著しく特性が劣るため、本比較例では3.2 mm×3.2 mm×1.6 mmの非可逆回路素子とした。この非可逆回路素子で用いた主な部品は、マイクロ波フェライト10（1.9 mm×1.9 mm×0.35 mmのガーネット）、永久磁石（2.8 mm×2.5 mm×0.4 mmの矩形状La-Coフェライト永久磁石）であった。第一の線路21、第二の線路22は、エッチングにより形成した厚さ30μmの銅板からなり、厚さ1〜4μmの半光沢Agメッキを施した。比較例1の非可逆回路素子の回路定数等を表2に示す。【００８２】
【表２】
2007069768.tif 000004
【００８３】
実施例1及び比較例１の非可逆回路素子について、帯域外減衰特性、挿入損失及びアイソレーションをネットワーク・アナライザにより測定した。【００８４】
図12は帯域外減衰特性を、図13は挿入損失特性を、図14はアイソレーション特性を示すグラフである。図12において、foは通過周波数帯域における中心周波数であり、nfo(nは2〜4)等はそのn倍の周波数を示す。実施例1の非可逆回路素子は、帯域外減衰特性及びアイソレーション特性については比較例１とほぼ同等であるが、挿入損失は向上し、優れた高周波特性を有することが分った。【００８５】
実施例2
図4(a) で示すキャパシタンス素子Cz（接地コンデンサ）をインピーダンス調整手段90として配置した、図11に示す本発明の第二の実施態様の積層基板60を作製した以外は実施例1と同様にして非可逆回路素子を得た。積層基板60の等価回路は図3に示す。キャパシタンス素子Czは積層基板60の電極パターン62a及びGND１とで構成し、第一並列共振回路の第一入出力ポート側に配置した。【００８６】
この非可逆回路素子について、帯域外減衰量、挿入損失及びアイソレーションをネットワーク・アナライザで測定したところ、アイソレーション特性は従来と同等であったが、挿入損失特性が向上し、優れた高周波特性を有することが分かった。【００８７】
実施例3及び4
キャパシタンス素子Czとインダクタンス素子Lz1とでインピーダンス調整手段90を形成した以外は実施例2と同様にして、実施例3及び4の積層基板60を作製した。インピーダンス調整手段90は前記第一並列共振回路の第一入出力ポート側に設けた。【００８８】
実施例3はインピーダンス調整手段90として、図4(b)の回路を用いた。図15に分解平面図を示す様に、キャパシタンス素子Czは2 pFのチップコンデンサとして、インダクタンス素子Lz1は10 nHのチップインダクタンスとして積層基板60に実装した。積層基板60の入力端子IN (P1)はビアホールを介して積層基板上の電極パターン66aと接続し、インダクタンス素子Lz1を介して中心導体等と接続した。さらに電極パターン66aを、キャパシタンス素子Czを介して電極パターン60bと接続してグランドと接続してローパスフィルタとした。【００８９】
実施例4はインピーダンス調整手段90として、図5(b)の回路を用いた。図16に分解平面図を示す様に、キャパシタンス素子Czは2 pFの積層基板に電極パターンで形成し、インダクタンス素子Lz1は10 nHのチップインダクタンスとして積層基板60に実装した。積層基板60の入力端子IN (P1)はビアホールを介して積層基板上の電極パターン66aと接続し、インダクタンス素子Lz1を介して電極パターン66bと接続した。電極パターン66bはビアホールを介して積層基板内の電極パターン（図示せず）と接続し、電極パターン62aと対向してキャパシタンス素子Czを形成した。なお実施例3及び4では下側ヨーク8を配置せず中心導体組立30を積層基板60に直接実装した。【００９０】
実施例3及び4の非可逆回路素子について、帯域外減衰特性、挿入損失及びアイソレーションをネットワーク・アナライザにより測定したところ、アイソレーション特性は実施例1と同等であった。挿入損失特性については、どちらの場合も信号の経路と直列にインダクタンス素子Lz1が接続されているため0.03 dB程度の低下が生じたが、従来の非可逆回路素子よりも優れたものであった。図17に帯域外減衰特性の周波数特性図を示す。帯域外減衰特性は実施例1のものよりも優れた高周波特性を有することが分かる。
【産業上の利用可能性】
【００９１】
本発明により、小型でありながら低挿入損失でアイソレーション特性に優れた非可逆回路素子（２端子対アイソレータ）を提供することができる。また入力インピーダンスの調整が容易で、かつ挿入損失特性、反射特性を劣化させることの無い非可逆回路素子を提供することができる。このため移動体通信機器の送信部において、電力増幅器とアンテナの間に配置すると、低損失で信号の伝送を行うことができるとともに、電力増幅器への不要信号の逆流を防ぐのみならず、電力増幅器の負荷側のインピーダンスを安定させるため、携帯電話等の電池寿命を伸ばすこともできる。
【図１】
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【図２】
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【図３】
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【図４（ａ）】
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【図４（ｂ）】
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【図４（ｃ）】
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【図４（ｄ）】
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【図４（ｅ）】
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【図５（ａ）】
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【図５（ｂ）】
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【図５（ｃ）】
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【図５（ｄ）】
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【図６（ａ）】
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【図６（ｂ）】
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【図６（ｃ）】
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【図６（ｄ）】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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