(57)【要約】  電源電圧と動作クロック周波数との組み合わせの異なる２つの回路領域間のデータ転送において、電圧レベル変換とクロック周波数変換とを同時に同じ箇所で行うことが可能なＦＩＦＯバッファ回路を提供する。入力側領域１には複数のデータエントリレジスタ１１ａ〜１１ｄ、書込みエントリ管理回路１０、フル信号生成回路１４を配置し、出力側領域２には読出しエントリ管理回路１３、エンプティ信号生成回路１５、出力選択器１６を配置する。入力側領域１と出力側領域２との境界には、それぞれのデータエントリにおける有効データの有無を管理するエントリ管理フラグ回路１２ａ〜１２ｄと、データエントリレジスタ１１ａ〜１１ｄの出力の電圧レベルを出力側の電圧レベルに変換する電圧レベル変換回路１７ａ〜１７ｄとを配置し、クロック周波数の載せ替えや電圧レベルの変換を行う。
2007043644.tif 000002
【特許請求の範囲】
【請求項１】
異なる電源電圧及び異なる動作クロックで動作する第１及び第２の回路領域間におけるデータの受け渡しを行う半導体ディジタル回路であって、
前記第１及び第２の回路領域の間の境界に配設されること、及び
第１及び第２の回路領域間の異なる信号電圧レベルの相互変換を行う回路要素を含むこと、
を特徴とする半導体ディジタル回路。
【請求項２】
異なる電源電圧及び異なる動作クロックで動作する第１及び第２の回路領域間におけるデータの受け渡しを行う請求項１記載の半導体ディジタル回路であって、
データを保持する複数のデータエントリレジスタと、前記複数のデータエントリレジスタ各々における有効なデータの有無を管理するエントリ管理フラグ回路と、前記データエントリレジスタのうちのデータを書込むエントリを指定する書込みエントリ管理回路と、前記データエントリレジスタのうちのデータを読出すエントリを指定する読出しエントリ管理回路と、前記読出しエントリ管理回路の指示によってデータエントリレジスタの内容の１つを選択して出力する出力選択器と、前記第１及び第２の回路領域各々の信号電圧レベルを相互に変換する電圧レベル変換回路とを有し、
前記データエントリレジスタの出力と前記出力選択器の入力との間及び前記エントリ管理フラグ回路の内部にそれぞれ前記電圧レベル変換回路を設けたことを特徴とする半導体ディジタル回路。
【請求項３】
前記複数のデータエントリレジスタは、Ｎビット（Ｎは正の整数）のデータを保持するＭ個（Ｍは正の整数）のデータエントリレジスタを含み、
前記半導体ディジタル回路は、前記データエントリレジスタのそれぞれにおける有効なデータの有無を管理するＭエントリのエントリ管理フラグ回路と、
前記エントリ管理フラグ回路のそれぞれの出力から前記データエントリレジスタが一杯になったことを示すフル信号を生成するフル生成回路、前記エントリ管理フラグ回路のそれぞれの出力から前記データエントリレジスタの中に有効なデータがないことを示すエンプティ信号を生成するエンプティ生成回路とをさらに有することを特徴とする請求項２記載の半導体ディジタル回路。
【請求項４】
前記データエントリレジスタと前記書込みエントリ管理回路と前記フル生成回路との全体と、前記エントリ管理フラグ回路の一部分とを第１の電源電圧及び第１のクロックで動作する第１の回路領域とし、
前記読出しエントリ管理回路と前記エンプティ生成回路と前記出力選択器との全体と、前記エントリ管理フラグ回路の残り部分とを第２の電源電圧及び第２のクロックで動作する第２の回路領域とすることを特徴とする請求項３記載の半導体ディジタル回路。
【請求項５】
前記エントリ管理フラグ回路は、非同期のＲＳフリップフロップ回路及び同期型のＲＳフリップフロップ回路のいずれかで構成し、前記ＲＳフリップフロップ回路のループの２箇所に前記電圧レベル変換回路を設けたことを特徴とする請求項４記載の半導体ディジタル回路。
【請求項６】
前記エントリ管理フラグ回路は、２つの否定論理和回路による非同期のＲＳフリップフロップ回路で構成し、前記否定論理和回路をＣＶＳＬ（Ｃａｓｃａｄｅ  Ｖｏｌｔａｇｅ  Ｓｗｉｔｃｈ  Ｌｏｇｉｃ）回路で構成して前記電圧レベル変換を同時に行うことを特徴とする請求項４記載の半導体ディジタル回路。
【請求項７】
前記エントリ管理フラグ回路は、非同期のＲＳフリップフロップ回路で構成し、前記書込みエントリ管理回路からのエントリ書込み信号をセット端子に入力し、前記読出しエントリ管理回路からのエントリ読出し信号をリセット端子に入力することを特徴とする請求項６記載の半導体ディジタル回路。
【請求項８】
前記第１の回路領域と前記第２の回路領域との間の境界を、前記非同期のＲＳフリップフロップ回路のループの２箇所を分断するように設定することを特徴とする請求項７記載の半導体ディジタル回路。
【請求項９】
前記非同期のＲＳフリップフロップ回路のループの前記第１の回路領域と前記第２の回路領域との間の境界に前記電圧レベル変換回路を配置することを特徴とする請求項８記載の半導体ディジタル回路。
【請求項１０】
前記非同期のＲＳフリップフロップ回路を２つの否定論理和回路で構成し、前記否定論理和回路をＣＶＳＬ（Ｃａｓｃａｄｅ  Ｖｏｌｔａｇｅ  Ｓｗｉｔｃｈ  Ｌｏｇｉｃ）回路で構成して前記電圧レベル変換を行うことを特徴とする請求項９記載の半導体ディジタル回路。
【請求項１１】
前記非同期のＲＳフリップフロップ回路のセット端子を前記第１の回路領域に置き、リセット端子を前記第２の回路領域の置くことを特徴とする請求項８から請求項１０のいずれか記載の半導体ディジタル回路。
【請求項１２】
前記出力選択器をＣＶＳＬ（Ｃａｓｃａｄｅ  Ｖｏｌｔａｇｅ  Ｓｗｉｔｃｈ  Ｌｏｇｉｃ）回路で構成して前記電圧レベル変換を行うことを特徴とする請求項４記載の半導体ディジタル回路。
【請求項１３】
前記エントリ管理フラグ回路は、同期型のＲＳフリップフロップ回路で構成し、前記書込みエントリ管理回路からのエントリ書込み信号をセット端子に入力し、前記読出しエントリ管理回路からのエントリ読出し信号をリセット端子に入力することを特徴とする請求項４記載の半導体ディジタル回路。
【請求項１４】
前記第１の回路領域と前記第２の回路領域との間の境界を、前記エントリ管理フラグ回路を構成する前記同期型のＲＳフリップフロップ回路のループの２箇所を分断するように設定することを特徴とする請求項１３記載の半導体ディジタル回路。
【請求項１５】
前記同期型のＲＳフリップフロップ回路のループの前記第１の回路領域と前記第２の回路領域との間の境界に前記電圧レベル変換回路を配置することを特徴とする請求項１４記載の半導体ディジタル回路。
【請求項１６】
前記同期型のＲＳフリップフロップ回路のセット端子を前記第１の回路領域に置き、リセット端子を前記第２の回路領域の置くことを特徴とする請求項１３から請求項１５のいずれか記載の半導体ディジタル回路。
【請求項１７】
異なる電源電圧及び異なる動作クロックで動作する第１及び第２の回路領域間におけるデータの受け渡しを行う半導体ディジタル回路に用いるデータ受け渡し方法であって、
前記第１及び第２の回路領域の間の境界に配設したデータ受け渡しを行う半導体ディジタル回路を準備すること、及び
前記第１及び第２の回路領域間の異なる信号電圧レベルの相互変換を前記半導体ディジタル回路内で行うこと、
を特徴とするデータの受け渡し方法。
【請求項１８】
異なる電源電圧及び異なる動作クロックで動作する第１及び第２の回路領域間におけるデータの受け渡しを行う半導体ディジタル回路に用いる請求項１７に記載のデータ受け渡し方法であって、
前記半導体ディジタル回路を、データを保持する複数のデータエントリレジスタと、前記複数のデータエントリレジスタ各々における有効なデータの有無を管理するエントリ管理フラグ回路と、前記データエントリレジスタのうちのデータを書込むエントリを指定する書込みエントリ管理回路と、前記データエントリレジスタのうちのデータを読出すエントリを指定する読出しエントリ管理回路と、前記読出しエントリ管理回路の指示によってデータエントリレジスタの内容の１つを選択して出力する出力選択器と、前記第１及び第２の回路領域各々の信号電圧レベルを相互に変換する電圧レベル変換回路とから構成し、
前記データエントリレジスタの出力と前記出力選択器の入力との間及び前記エントリ管理フラグ回路の内部にそれぞれ前記電圧レベル変換回路を設けたことを特徴とするデータ受け渡し方法。
【請求項１９】
前記複数のデータエントリーレジスタは、半導体ディジタル回路をＮビット（Ｎは正の整数）のデータを保持するＭ個（Ｍは正の整数）のデータエントリレジスタを含み、
前記半導体ディジタル回路は、前記データエントリレジスタのそれぞれにおける有効なデータの有無を管理するＭエントリのエントリ管理フラグ回路と、
前記エントリ管理フラグ回路のそれぞれの出力から前記データエントリレジスタが一杯になったことを示すフル信号を生成するフル生成回路と、
前記エントリ管理フラグ回路のそれぞれの出力から前記データエントリレジスタの中に有効なデータがないことを示すエンプティ信号を生成するエンプティ生成回路と、をさらに有することを特徴とする請求項１８記載のデータ受け渡し方法。
【請求項２０】
前記データエントリレジスタと前記書込みエントリ管理回路と前記フル生成回路との全体と、前記エントリ管理フラグ回路の一部分とを第１の電源電圧及び第１のクロックで動作する第１の回路領域とし、
前記読出しエントリ管理回路と前記エンプティ生成回路と前記出力選択器との全体と、前記エントリ管理フラグ回路の残り部分とを第２の電源電圧及び第２のクロックで動作する第２の回路領域とすることを特徴とする請求項１９記載のデータ受け渡し方法。
【請求項２１】
前記エントリ管理フラグ回路は、非同期のＲＳフリップフロップ回路及び同期型のＲＳフリップフロップ回路のいずれかで構成し、前記ＲＳフリップフロップ回路のループの２箇所に前記電圧レベル変換回路を設けたことを特徴とする請求項２０記載のデータ受け渡し方法。
【請求項２２】
前記エントリ管理フラグ回路は、２つの否定論理和回路による非同期のＲＳフリップフロップ回路で構成し、前記否定論理和回路をＣＶＳＬ（Ｃａｓｃａｄｅ  Ｖｏｌｔａｇｅ  Ｓｗｉｔｃｈ  Ｌｏｇｉｃ）回路で構成して前記電圧レベル変換を同時に行うことを特徴とする請求項２０記載のデータ受け渡し方法。
【請求項２３】
前記エントリ管理フラグ回路を、非同期のＲＳフリップフロップ回路で構成し、前記書込みエントリ管理回路からのエントリ書込み信号をセット端子に入力し、前記読出しエントリ管理回路からのエントリ読出し信号をリセット端子に入力することを特徴とする請求項２２記載のデータ受け渡し方法。
【請求項２４】
前記第１の回路領域と前記第２の回路領域との間の境界を、前記非同期のＲＳフリップフロップ回路のループの２箇所を分断するように設定することを特徴とする請求項２３記載のデータ受け渡し方法。
【請求項２５】
前記非同期のＲＳフリップフロップ回路のループの前記第１の回路領域と前記第２の回路領域との間の境界に前記電圧レベル変換回路を配置することを特徴とする請求項２４記載のデータ受け渡し方法。
【請求項２６】
前記非同期のＲＳフリップフロップ回路を２つの否定論理和回路で構成し、前記否定論理和回路をＣＶＳＬ（Ｃａｓｃａｄｅ  Ｖｏｌｔａｇｅ  Ｓｗｉｔｃｈ  Ｌｏｇｉｃ）回路で構成して前記電圧レベル変換を行うことを特徴とする請求項２５記載のデータ受け渡し方法。
【請求項２７】
前記非同期のＲＳフリップフロップ回路のセット端子を前記第１の回路領域に置き、リセット端子を前記第２の回路領域の置くことを特徴とする請求項２４から請求項２６のいずれか記載のデータ受け渡し方法。
【請求項２８】
前記出力選択器をＣＶＳＬ（Ｃａｓｃａｄｅ  Ｖｏｌｔａｇｅ  Ｓｗｉｔｃｈ  Ｌｏｇｉｃ）回路で構成して前記電圧レベル変換を行うことを特徴とする請求項２０記載のデータ受け渡し方法。
【請求項２９】
前記エントリ管理フラグ回路は、同期型のＲＳフリップフロップ回路で構成し、前記書込みエントリ管理回路からのエントリ書込み信号をセット端子に入力し、前記読出しエントリ管理回路からのエントリ読出し信号をリセット端子に入力することを特徴とする請求項２０記載のデータ受け渡し方法。
【請求項３０】
前記第１の回路領域と前記第２の回路領域との間の境界を、前記エントリ管理フラグ回路を構成する前記同期型のＲＳフリップフロップ回路のループの２箇所を分断するように設定することを特徴とする請求項２９記載のデータ受け渡し方法。
【請求項３１】
前記同期型のＲＳフリップフロップ回路のループの前記第１の回路領域と前記第２の回路領域との間の境界に前記電圧レベル変換回路を配置することを特徴とする請求項３０記載のデータ受け渡し方法。
【請求項３２】
前記同期型のＲＳフリップフロップ回路のセット端子を前記第１の回路領域に置き、リセット端子を前記第２の回路領域の置くことを特徴とする請求項２９から請求項３１のいずれか記載のデータ受け渡し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体ディジタル回路、ＦＩＦＯバッファ回路及びデータ受け渡し方法に関し、特に異なる電源電圧及び動作クロックの２つの回路領域間におけるデータの受け渡しを行うＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）バッファ回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の１つのチップに搭載できる素子数が増加したことに伴い、ますます消費される電力が増大することが問題になっている。これを解決するために、それぞれの機能を実現する回路ブロック毎に回路領域を定義し、その回路領域毎に動作クロックの停止、周波数の低減を行う方法や、さらに電源電圧を下げて動作時の電力を削減する方法が提案されている。このように、１つのチップの中でも回路領域毎に電源電圧や動作クロック周波数の異なる場合がある。【０００３】
異なる動作クロック領域間においてデータの受け渡しを行う方法としては、ＦＩＦＯバッファ回路を用いることが一般的に行われている。例えば、２つの動作クロック領域をまたがるようにバッファを配置し、バッファの書込み側の制御回路を入力側領域に、バッファの読出し側の制御回路を出力側領域に含まれるようにする方法がある（例えば、特許文献１参照）。【０００４】
上記のバッファの中は、入力側領域及び出力側領域の双方のクロックでデータの転送が誤りなく行われるように、２段のＤ−ＦＦ（Ｄ−Ｆｌｉｐ  Ｆｌｏｐ：Ｄフリップフロップ）回路を使った同期回路を用いて、もう一方の領域にデータを転送する回路構成をとっている。【０００５】
上述した回路以外にも、ＦＩＦＯバッファ回路としては、様々な回路が開発されており、異なる動作クロック領域間でのデータ受け渡しが一般的に行われている。【０００６】
一般的なＦＩＦＯバッファ回路でのデータのやりとりは、図２５に示すような形で行われている。動作クロックの異なるロジック領域（Ａ）５とロジック領域（Ｂ）６との間をＦＩＦＯバッファ回路７でデータの受け渡しを行う。ロジック領域（Ａ）５から転送するべき入力データをＦＩＦＯバッファ回路７のデータ入力１０３に与え、書込みイネーブル信号１０２を有効にすることで、入力データを書込んでいる。【０００７】
ＦＩＦＯバッファ回路７には複数のエントリが定義されていて、すべてのエントリに同時に有効なデータが書込まれていて一杯になったならば、フル（Ｆｕｌｌ）信号１０７をロジック領域（Ａ）５に返すことで、一杯になったことを伝えている。ＦＩＦＯバッファ回路７に何らかの有効なデータが登録されると、ロジック領域（Ｂ）６へはエンプティ（Ｅｍｐｔｙ）信号１０６を無効にすることによって、有効なデータが登録されたことを伝えている。【０００８】
ロジック領域（Ｂ）６の回路が読出しリクエスト信号１０４を有効にしてデータを要求すると、データがデータ出力１０５から得られる。ＦＩＦＯバッファ回路７は、入力側領域クロック１００と出力側領域クロック１０１との両方が供給され、その内部でクロックを乗り換えて、データを欠損なく伝えている。【０００９】
一方、異なる電源電圧領域間においてのデータの受け渡しは、一般的に電圧レベル変換回路によって行われる。電源電圧と動作クロック周波数とがともに異なる領域間でのデータの受け渡しは、図２６に示すように、ＦＩＦＯバッファ回路と電圧レベル変換を順に行うことで実現可能である。図２６において、ロジック領域（Ａ）５は電源電圧がＶＤＤ１で、動作クロック周波数がＣＬＫＩ１００で動作している領域であり、一方のロジック領域（Ｂ）６は電源電圧がＶＤＤ２で、動作クロック周波数がＣＬＫＯ１０１で動作している領域である。【００１０】
この領域間でデータを受け渡す場合には、一旦、ＦＩＦＯバッファ回路７’で入力側領域クロックから出力側領域クロックに同期させてから、電圧レベル変換回路８で電圧レベルをＶＤＤ２に合わせてロジック領域（Ｂ）６にデータを送り込む。電圧レベル変換回路８はＦＩＦＯバッファ回路７’の出力データ１０５’とエンプティ信号１０６’との電圧レベルをＶＤＤ２にあわせ、またリクエスト信号１０４と出力側領域クロック１０１との電圧レベルをＶＤＤ１にあわせる変換を行う。【００１１】
別の方法としては、図２７に示すように、先に電圧レベル変換回路８でロジック領域（Ａ）５からのデータ入力１０３や書込みイネーブル信号１０２、及び入力側クロック信号１００の電圧レベルをＶＤＤ２にあわせてから、ＦＩＦＯバッファ回路７”で異なるクロック間のデータのやりとりを行うこともできる。ＦＩＦＯバッファ回路７”からのフル信号は電圧レベル変換回路８でＶＤＤ１にあわせる。【００１２】
図２６や図２７に示す回路のように、クロック領域間のデータのやりとりをＦＩＦＯバッファ回路で、電圧レベルの変換を電圧レベル変換回路で順に行うような回路構成の場合には、電圧レベル変換回路とＦＩＦＯバッファ回路との間に電源電圧がＶＤＤ１で、動作クロックが電圧レベル変換後の出力側領域クロック１０１’である中間領域３や、電源電圧がＶＤＤ２で、動作クロックが電圧レベル変換後の入力側領域クロック１００’である中間領域３’のような小さな回路領域が生じてしまう。【００１３】
【特許文献１】特開２００４−２９５８１９号公報（図１，図２）  特許文献１の開示は、引用をもって本書に繰り込む。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述した従来のＦＩＦＯバッファ回路では、第一のクロック周波数及び第一の電源電圧の組み合わせの第一の回路領域から、第二のクロック周波数及び第二の電源電圧の組み合わせの第二の回路領域へデータを転送する場合において、電圧レベル変換とクロック周波数変換とを２段階に分けて行うため、電圧レベルを先に変換する場合に第一のクロック周波数及び第二の電源電圧の組み合わせの回路領域が、クロック周波数を先に変換する場合に第一の電源電圧及び第二のクロック周波数の組み合わせの回路領域が必ずできてしまうため、２つの回路領域間にそれぞれの回路領域の電源電圧とクロック周波数との組み合わせとは異なる小さな中間領域が生じるという問題がある。【００１５】
ＬＳＩ（大規模集積回路）のレイアウト設計では、通常、同じ電源電圧の回路領域に１つの電源配線を網状に形成して電源供給を行っていて、電源電圧の異なる回路領域に別の網状の電源配線を形成しており、一方、同じクロックで動作する回路領域に１つのクロックツリーを形成してクロックを供給することによってクロックスキューの低減を行っている。しかしながら、従来のＦＩＦＯバッファ回路では、上記の２種類の境界が異なる位置にくるので、領域定義が難しくなるため、この小さな中間領域の存在によってレイアウト設計が難しくなるという問題がある。【００１６】
さらに、従来のＦＩＦＯバッファ回路では、その小さな中間領域を１つの回路領域にするとしても、クロックの電圧レベル変換が必要となり、それによってクロックスキューが増加するという問題が生じるため、レイアウト設計が困難になる。【００１７】
そこで、本発明の目的は上記の問題点を解消し、電源電圧と動作クロック周波数との組み合わせの異なる２つの回路領域間のデータ転送において、電圧レベル変換とクロック周波数変換とを同時に行うことができる半導体ディジタル回路、ＦＩＦＯバッファ回路及びデータ受け渡し方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の第１の視点において、異なる電源電圧及び異なる動作クロックで動作する第１及び第２の回路領域間におけるデータの受け渡しを行う半導体ディジタル回路が提供される。該半導体ディジタル回路は、前記第１及び第２の回路領域の間の境界に配設され、第１及び第２の回路領域間の異なる信号電圧レベルの相互変換を行う回路要素を含むことを特徴とする。
本発明の第２の視点による半導体ディジタル回路は、異なる電源電圧及び異なる動作クロックで動作する第１及び第２の回路領域間におけるデータの受け渡しを行う半導体ディジタル回路であって、
データを保持する複数のデータエントリレジスタと、前記複数のデータエントリレジスタ各々における有効なデータの有無を管理するエントリ管理フラグ回路と、前記データエントリレジスタのうちのデータを書込むエントリを指定する書込みエントリ管理回路と、前記データエントリレジスタのうちのデータを読出すエントリを指定する読出しエントリ管理回路と、前記読出しエントリ管理回路の指示によってデータエントリレジスタの内容の１つを選択して出力する出力選択器と、前記第１及び第２の回路領域各々の信号電圧レベルを相互に変換する電圧レベル変換回路とを備え、
前記データエントリレジスタの出力と前記出力選択器の入力との間及び前記エントリ管理フラグ回路の内部にそれぞれ前記電圧レベル変換回路を設けている。【００１９】
本発明の第３の視点による他の半導体ディジタル回路は、Ｎビット（Ｎは正の整数）のデータを保持するＭ個（Ｍは正の整数）のデータエントリレジスタと、前記データエントリレジスタのうちデータを書込むエントリを指定する書込みエントリ管理回路と、前記データエントリレジスタのうちデータを読出すエントリを指定する読出しエントリ管理回路と、前記読出しエントリ管理回路の指示によって前記データエントリレジスタの内容の１つを選択して出力する出力選択器と、前記データエントリレジスタのそれぞれにおける有効なデータの有無を管理するＭエントリのエントリ管理フラグ回路と、前記エントリ管理フラグ回路のそれぞれの出力から前記データエントリレジスタが一杯になったことを示すフル信号を生成するフル生成回路、前記エントリ管理フラグ回路のそれぞれの出力から前記データエントリレジスタの中に有効なデータがないことを示すエンプティ信号を生成するエンプティ生成回路と、信号電圧レベルを相互に変換する電圧レベル変換回路とを備え、
前記データエントリレジスタの出力と前記出力選択器の入力との間及び前記エントリ管理フラグ回路の内部にそれぞれ前記電圧レベル変換回路を設けている。【００２０】
本発明の第４の視点において、異なる電源電圧及び異なる動作クロックで動作する第１及び第２の回路領域間におけるデータの受け渡しを行う半導体ディジタル回路に用いるデータ受け渡し方法が提供される。該データ受け渡し方法は、前記第１及び第２の回路領域の間の境界に配設したデータ受け渡しを行う半導体ディジタル回路を準備し、前記第１及び第２の回路領域間の異なる信号電圧レベルの相互変換を前記半導体ディジタル回路内で行うことを特徴とする。
本発明の第５の視点によるデータ受け渡し方法は、異なる電源電圧及び異なる動作クロックで動作する第１及び第２の回路領域間におけるデータの受け渡しを行う半導体ディジタル回路に用いるデータ受け渡し方法であって、
前記半導体ディジタル回路を、データを保持する複数のデータエントリレジスタと、前記複数のデータエントリレジスタ各々における有効なデータの有無を管理するエントリ管理フラグ回路と、前記データエントリレジスタのうちのデータを書込むエントリを指定する書込みエントリ管理回路と、前記データエントリレジスタのうちのデータを読出すエントリを指定する読出しエントリ管理回路と、前記読出しエントリ管理回路の指示によってデータエントリレジスタの内容の１つを選択して出力する出力選択器と、前記第１及び第２の回路領域各々の信号電圧レベルを相互に変換する電圧レベル変換回路とから構成し、
前記データエントリレジスタの出力と前記出力選択器の入力との間及び前記エントリ管理フラグ回路の内部にそれぞれ前記電圧レベル変換回路を設けている。【００２１】
本発明の第６の視点による他のデータ受け渡し方法は、半導体ディジタル回路をＮビット（Ｎは正の整数）のデータを保持するＭ個（Ｍは正の整数）のデータエントリレジスタと、前記データエントリレジスタのうちデータを書込むエントリを指定する書込みエントリ管理回路と、前記データエントリレジスタのうちデータを読出すエントリを指定する読出しエントリ管理回路と、前記読出しエントリ管理回路の指示によって前記データエントリレジスタの内容の１つを選択して出力する出力選択器と、前記データエントリレジスタのそれぞれにおける有効なデータの有無を管理するＭエントリのエントリ管理フラグ回路と、前記エントリ管理フラグ回路のそれぞれの出力から前記データエントリレジスタが一杯になったことを示すフル信号を生成するフル生成回路、前記エントリ管理フラグ回路のそれぞれの出力から前記データエントリレジスタの中に有効なデータがないことを示すエンプティ信号を生成するエンプティ生成回路と、信号電圧レベルを相互に変換する電圧レベル変換回路とから構成し、
前記データエントリレジスタの出力と前記出力選択器の入力との間及び前記エントリ管理フラグ回路の内部にそれぞれ前記電圧レベル変換回路を設けている。【００２２】
すなわち、本発明の半導体ディジタル回路は、異なる電源電圧及び動作クロックの２つの回路領域間におけるデータの受け渡しを行うＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）バッファ回路において、内部に電圧レベル変換回路を搭載することによって、異なる電源電圧及び動作周波数の組み合わせの２つの回路領域間におけるデータの受け渡しを可能とすることを特徴としている。【００２３】
また、本発明の半導体ディジタル回路は、上記のＦＩＦＯバッファ回路において、データエントリレジスタの出力と出力選択器の入力との間及びエントリ管理フラグ回路の内部にそれぞれ電圧レベル変換回路を設けることを特徴としている。【００２４】
さらに、本発明の半導体ディジタル回路は、上記のＦＩＦＯバッファ回路のエントリ管理フラグ回路を、非同期または同期型のＲＳ−ＦＦ（ＲＳ−Ｆｌｉｐ  Ｆｌｏｐ：ＲＳフリップフロップ）回路で構成した場合、ＲＳ−ＦＦ回路のループの２箇所に電圧レベル変換回路を有することを特徴としている。【００２５】
さらにまた、本発明の半導体ディジタル回路は、上記のＦＩＦＯバッファ回路のエントリ管理フラグを、２つのＮＯＲ（否定論理和）回路による非同期ＲＳ−ＦＦ回路で構成した場合、ＮＯＲ回路をＣＶＳＬ（Ｃａｓｃａｄｅ  Ｖｏｌｔａｇｅ  Ｓｗｉｔｃｈ  Ｌｏｇｉｃ）回路で構成することによって信号電圧レベルの相互変換も（同時に）行うことを特徴としている。
【発明の効果】
【００２６】
上記のように、本発明の半導体ディジタル回路では、クロック領域の境界となるＦＩＦＯバッファ回路内部に電圧レベル変換回路を組み込むため、電源電圧の境界をクロック領域の境界と同じ位置に設けることが可能となる。特に、クロック領域の境界となるのはエントリ管理フラグ回路の内部であり、その部分に電圧レベル変換回路を組み込むことで、境界を完全に一致させることができる。【００２７】
また、本発明の半導体ディジタル回路では、クロック領域の境界と電源電圧の境界とを一致させることが可能となるため、集積回路のレイアウトを行う場合において、単一のクロックツリーを形成する領域と、単一の電源配線網を形成する領域とが等しくなり、設計を容易に行うことが可能となる。【００２８】
つまり、本発明の半導体ディジタル回路では、ＦＩＦＯバッファ回路の中でも動作クロック境界となる、双方のクロックで動作してエントリ管理を行う非同期または同期式ＲＳ−ＦＦ回路内に電圧レベル変換回路を導入し、電源電圧領域の境界を同じ位置に持ってきたので、異なる電源電圧領域の境界と異なる動作クロック領域の境界とが一致するため、小さな中間領域が生じない。【００２９】
また、本発明の半導体ディジタル回路では、電源電圧とクロック周波数との組み合わせが双方の領域と異なる小さな領域がないため、電源配線網とクロックツリーとを同じ回路領域で定義すればよいので、レイアウト設計を容易に行うことが可能となる。【００３０】
本発明は、以上に述べたような構成及び動作とすることで、電源電圧と動作クロック周波数との組み合わせの異なる２つの回路領域間のデータ転送において、電圧レベルの相互変換とクロック周波数の相互変換とを（同時に）行うことができるという効果が得られる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態による半導体ディジタル回路の構成を示すブロック図である。
【図２】図１のＦＩＦＯバッファ回路の詳細な構成を示すブロック図である。
【図３】本発明の第１の実施例によるＦＩＦＯバッファ回路のデータエントリレジスタの構成例を示す図である。
【図４】本発明の第１の実施例によるＦＩＦＯバッファ回路の書込みエントリ管理回路の構成例を示す図である。
【図５】本発明の第１の実施例によるＦＩＦＯバッファ回路の読出しエントリ管理回路の構成例を示す図である。
【図６】本発明の第１の実施例によるＦＩＦＯバッファ回路のエントリ管理フラグ回路の構成例を示す図である。
【図７】図６のエントリ管理フラグ回路の動作を説明するタイミングチャートである。
【図８】本発明の第１の実施例によるＦＩＦＯバッファ回路のパルス発生器の構成例を示す図である。
【図９】本発明の第１の実施例によるＦＩＦＯバッファ回路の電圧レベル変換回路の構成例を示す図である。
【図１０】本発明の第１の実施例によるＦＩＦＯバッファ回路のフル信号生成回路の構成例を示す図である。
【図１１】本発明の第１の実施例によるＦＩＦＯバッファ回路のエンプティ信号生成回路の構成例を示す図である。
【図１２】本発明の第１の実施例によるＦＩＦＯバッファ回路の出力選択器の構成例を示す図である。
【図１３】本発明の第１の実施例によるＦＩＦＯバッファ回路の動作例を示すタイミングチャートである。
【図１４】本発明の第１の実施例によるＦＩＦＯバッファ回路の動作例を示すタイミングチャートである。
【図１５】本発明の第２の実施例によるＦＩＦＯバッファ回路のフル信号生成回路の構成例を示す図である。
【図１６】本発明の第２の実施例によるＦＩＦＯバッファ回路のエンプティ生成回路の構成例を示す図である。
【図１７】本発明の第２の実施例によるＦＩＦＯバッファ回路のエンプティ生成回路の構成例を示す図である。
【図１８】本発明の第３の実施例によるＦＩＦＯバッファ回路の出力選択器をＣＶＳＬ回路で構成した場合の回路構成例を示す図である。
【図１９】本発明の第４の実施例によるＦＩＦＯバッファ回路のエントリ管理フラグ回路の構成例を示す図である。
【図２０】図１９の同期型ＲＳ−ＦＦ回路の動作を説明するタイミングチャートである。
【図２１】本発明の第４の実施例によるＦＩＦＯバッファ回路のフル信号生成回路の構成例を示す図である。
【図２２】本発明の第４の実施例によるＦＩＦＯバッファ回路のエンプティ信号生成回路の構成例を示す図である。
【図２３】本発明の第４の実施例によるＦＩＦＯバッファ回路の動作例を示すタイミングチャートである。
【図２４】本発明の第４の実施例によるＦＩＦＯバッファ回路の動作例を示すタイミングチャートである。
【図２５】従来におけるＦＩＦＯバッファ回路を説明する図である。
【図２６】従来におけるＦＩＦＯバッファ回路を用いて電源電圧間のデータ転送を行う方法を説明する図である。
【図２７】従来におけるＦＩＦＯバッファ回路における電源電圧間のデータ転送を行う別の方法を説明する図である。
【符号の説明】
【００３２】
１  入力側領域
２  出力側領域
５  ロジック領域（Ａ）
６  ロジック領域（Ｂ）
７  ＦＩＦＯバッファ回路
１０  書込みエントリ管理回路
１１ａ〜１１ｄ  データエントリレジスタ
１２ａ〜１２ｄ  エントリ管理フラグ回路
１３  読出しエントリ管理回路
１４  フル信号生成回路
１５  エンプティ信号生成回路
１６  出力選択器
１７ａ〜１７ｈ  電圧レベル変換回路
２０  ＮビットＤ−ＦＦ回路
２１  Ｎビット４入力選択器
２２ａ〜２２ｄ  パルス生成回路
２３ａ〜２３ｃ  非同期ＲＳ−ＦＦ回路
２４  同期式ＲＳ−ＦＦ回路
２５  遅延素子
５０ａ〜５０ｈ，
５３ａ〜５３ｉ  ＡＮＤ  回路
５１ａ，５１ｂ  ＮＯＲ回路
５１’  ＣＶＳＬによるＮＯＲ回路
５２ａ〜５２ｎ  インバータ回路
５４ａ〜５４ｄ  ＯＲ回路
５５  ＣＶＳＬバッファ・インバータ回路
５６ａ〜５６ｃ  ＸＯＲ回路
５７ａ  ＸＮＯＲ回路
７０ａ〜７０ｉ  イネーブル付きＤ−ＦＦ回路
７１ａ〜７１ｒ  Ｄ−ＦＦ回路
９０  ｐＭＯＳトランジスタ
９１  ｎＭＯＳトランジスタ
【発明を実施するための最良の形態】
【００３３】
次に、本発明の実施の形態について図面を参照して説明する。図１は本発明の実施の形態による半導体ディジタル回路の構成を示すブロック図である。図１において、本発明の実施の形態による半導体ディジタル回路は、電源電圧がＶＤＤ１かつ入力側領域クロック１００で動作するロジック領域（Ａ）５と、電源電圧がＶＤＤ２かつ出力側領域クロック１０１で動作するロジック領域（Ｂ）６との間を、ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）バッファ回路７を通して接続することによって、入力側領域１と出力側領域２との間に中間領域がなくなるようにしている。【００３４】
ロジック領域（Ａ）５からのデータはデータ入力１０３から書込みイネーブル信号１０２によってＦＩＦＯバッファ回路７に登録される。ＦＩＦＯバッファ回路７には複数のデータを保持するエントリが用意されており、数回は繰り返しデータの登録を行うことができる。ＦＩＦＯバッファ回路７のすべてのエントリが有効なデータで満杯になると、フル（Ｆｕｌｌ）信号１０７を有効にすることによって、すべてのエントリが有効なデータで満杯になったことをロジック領域（Ａ）５に伝える。【００３５】
一方、出力側のロジック領域（Ｂ）６からＦＩＦＯバッファ回路７に有効なデータが登録されると、エンプティ（Ｅｍｐｔｙ）信号１０６が無効になることによって、有効なデータが登録されたことがロジック領域（Ａ）５に通知される。この信号を受けて読出しリクエスト信号１０４を有効にすると、ＦＩＦＯバッファ回路７のデータ出力１０５からデータが得られる。この動作によって、２つの回路領域間を、データを失うことなく、データ転送を行うことができる。【００３６】
図２は図１のＦＩＦＯバッファ回路７の詳細な構成を示すブロック図である。図２において、ＦＩＦＯバッファ回路７は複数のデータエントリレジスタ（＃０〜＃３）１１ａ〜１１ｄと、次にデータを書込むエントリを管理する書込みエントリ管理回路１０と、次にデータを読出すエントリを管理する読出しエントリ管理回路１３と、それぞれのデータエントリにおける有効データの有無を管理するエントリ管理フラグ回路（＃０〜＃３）１２ａ〜１２ｄと、エントリ管理フラグからエントリが満杯であるかどうかを判別するフル信号生成回路１４と、エントリ管理フラグから登録データがないことを判別するエンプティ生成回路１５と、それぞれのデータエントリレジスタの出力から現在読出すべきデータを選択する出力選択器１６と、データエントリレジスタの出力の電圧レベルを出力側に変換する電圧レベル変換回路１７ａ〜１７ｄとから構成されている。【００３７】
このうち、書込みエントリ管理回路１０、データエントリレジスタ１１ａ〜１１ｄ、フル信号生成回路１４は入力側領域１に置かれ、読出しエントリ管理回路１３、エンプティ信号生成回路１５、出力選択器１６は出力側領域２に置かれている。エントリ管理フラグ１２ａ〜１２ｄと電圧レベル変換回路１７ａ〜１７ｄとは入力側領域１と出力側領域２との境界に配置され、クロック周波数の載せ替えや電圧レベルの変換が行われる。【００３８】
図２に示す例では、４つのエントリを持つ場合の構成について示しているが、データエントリレジスタ１１ａ〜１１ｄやエントリ管理フラグ回路１２ａ〜１２ｄ等の数を変えれば、エントリ数を容易に変更することも可能である。【００３９】
次に、図２に示すＦＩＦＯバッファ回路７の動作について説明する。最初はすべてのエントリに有効なデータがないものとする。また、書込みエントリ管理回路１０は次に書込めるエントリとしてデータエントリレジスタ（＃０）１１ａを指しているものとする。【００４０】
書込むデータをデータ入力（Ｄａｔａ  Ｉｎ）１０３に与えて、書込みイネーブル信号（Ｗ  Ｅｎａｂｌｅ）１０２を入力側領域クロック１００の１周期だけ有効にすると、書込みエントリ管理回路１０はエントリ書込み信号２００ａを有効にする。これによって、データエントリレジスタ（＃０）１１ａにデータ入力の値が書込まれるとともに、エントリ管理フラグ回路（＃０）１２ａのフラグをセットする。これらの動作は入力側領域クロック１００のタイミングにしたがって行われる。【００４１】
データエントリレジスタ（＃０）１１ａは登録したデータを出力２０１ａに出し、電圧レベル変換回路１７ａによって電圧レベルを出力側領域２に合わせて出力選択器１６に供給する。また、エントリ管理フラグ回路（＃０）１２ａは有効信号２０３ａを出力し、その反転信号２０４ａを無効とする。初期状態でエンプティ信号１０６を有効にしていたエンプティ信号生成回路１５は、反転信号２０４ａが無効になったことを検出してエンプティ信号１０６を無効にする。この状態になると、出力側につながるロジック回路はデータの要求が可能となる。【００４２】
出力側から読出しリクエスト信号（Ｒ  Ｒｑｕｅｓｔ）１０４を受けると、読出しエントリ管理回路１３はエントリ管理フラグ回路（＃０）１２ａにエントリ読出し信号２０２ａを与える。また、読出しエントリ管理回路１３は選択信号２０５を出力選択器１６に与えて、電圧レベル変換された後の信号２０６ａをデータ出力（Ｄａｔａ  Ｏｕｔ）１０５に出力させる。リクエスト信号やエントリ読出し信号、データ出力は出力側領域クロック１０１にしたがって生成される信号である。この一連の動作によって一つのデータを二つの回路領域間で伝送させることができる。【００４３】
次のデータを書込むための書込みイネーブル信号１０２がくると、次はデータエントリレジスタ（＃１）１１ｂにデータ入力１０３の値が書込まれ、エントリ管理フラグ回路（＃１）１２ｂのフラグがセットされる。【００４４】
次々にデータを送り込むと、それらのデータはデータエントリレジスタ（＃２）１１ｃ、データエントリレジスタ（＃３）１１ｄ、データエントリレジスタ（＃０）１１ａの順に書込まれ、エントリ管理フラグ回路（＃２）１２ｃ、エントリ管理フラグ回路（＃３）１２ｄ、エントリ管理フラグ回路（＃０）１２ａのフラグがそれぞれセットされる。この間に読出しが行われなければ、すべての有効信号２０３ａ〜２０３ｄが有効になるため、フル信号生成回路１４はフル信号１０７を有効にする。データが１つ読出されてエントリに空きができると、フル信号１０７は無効になる。【００４５】
このように、本発明の実施の形態によるＦＩＦＯバッファ回路は、内部に電圧レベル変換回路１７ａ〜１７ｄを搭載することによって、異なる電源電圧及び動作周波数の組み合わせの２つの回路領域間におけるデータの受け渡しを行うことができる。【００４６】
また、本発明の実施の形態によるＦＩＦＯバッファ回路では、データエントリレジスタ（＃０〜＃３）１１ａ〜１１ｄの出力と出力選択器１６の入力との間及びエントリ管理フラグ回路（＃０〜＃３）１２ａ〜１２ｄの内部に電圧レベル変換回路を設けている。【００４７】
さらに、本発明の実施の形態によるＦＩＦＯバッファ回路では、エントリ管理フラグ回路（＃０〜＃３）１２ａ〜１２ｄを、非同期または同期型のＲＳ−ＦＦ（ＲＳ−Ｆｌｉｐ  Ｆｌｏｐ：ＲＳフリップフロップ）回路で構成した場合、ＲＳ−ＦＦ回路のループの２箇所に電圧レベル変換回路を設けている。【００４８】
さらにまた、本発明の実施の形態によるＦＩＦＯバッファ回路は、エントリ管理フラグ回路を、２つのＮＯＲ（否定論理和）回路による非同期ＲＳ−ＦＦ回路で構成した場合、ＮＯＲ回路をＣＶＳＬ（Ｃａｓｃａｄｅ  Ｖｏｌｔａｇｅ  Ｓｗｉｔｃｈ  Ｌｏｇｉｃ）回路で構成することによって、電圧レベル変換も同時に行うことができる。【００４９】
本発明の実施の形態では、クロック領域の境界となるＦＩＦＯバッファ回路内部に電圧レベル変換回路を組み込むため、電源電圧の境界をクロック領域の境界と同じ位置に設けることができる。特に、クロック領域の境界になるのはエントリ管理フラグ回路の内部であり、その部分に電圧レベル変換回路を組み込むことで、境界を完全に一致させることができる。【００５０】
また、本発明の実施の形態では、上記のＦＩＦＯバッファ回路の構成を用いることで、クロック領域の境界と電源電圧の境界を一致させることができるため、集積回路のレイアウトを行う場合において、単一のクロックツリーを形成する領域と、単一の電源配線網を形成する領域とが等しくなり、設計を容易に行うことができる。【００５１】
つまり、本発明の実施の形態では、ＦＩＦＯバッファ回路の中でも動作クロック境界となる、双方のクロックで動作してエントリ管理を行う非同期または同期式ＲＳ−ＦＦ回路内に電圧レベル変換回路を導入し、電源電圧領域の境界を同じ位置に持ってくることで、異なる電源電圧領域の境界と異なるクロック領域との境界が一致するため、小さな中間領域が生じることはない。【００５２】
また、本発明の実施の形態では、電源電圧とクロック周波数との組み合わせが、電源電圧領域及びクロック領域の双方の領域とは異なる小さな領域がないため、電源配線網とクロックツリーとを同じ回路領域で定義すればよいので、レイアウト設計を容易に行うことができる。
【実施例１】
【００５３】
図３は本発明の第１の実施例によるＦＩＦＯバッファ回路のデータエントリレジスタの構成例を示す図である。本発明の第１の実施例によるＦＩＦＯバッファ回路の構成は図１及び図２に示す本発明の実施の形態によるＦＩＦＯバッファ回路と同様の構成となっており、以下、本発明の第１の実施例についても図１及び図２を参照して説明する。【００５４】
図３において、データエントリレジスタ１１（図２のデータエントリレジスタ１１ａ〜１１ｄ）は、イネーブル端子のついたＤ−ＦＦ回路７０ａをデータのビット数分並べて構成している。データ入力１０３はビット毎に各Ｄ−ＦＦ（Ｄ−Ｆｌｉｐ  Ｆｌｏｐ：Ｄフリップフロップ）回路７０ａの入力に与えられ、エントリ書込み信号２００を受けると、データがＤ−ＦＦ回路７０ａに書込まれる。書込まれたデータは次のクロックで出力２０１に現れる。書込みのタイミングは入力側領域クロック１００で決まる。【００５５】
図４は本発明の第１の実施例によるＦＩＦＯバッファ回路の書込みエントリ管理回路の構成例を示す図である。図４において、書込みエントリ管理回路１０はエントリ数分のイネーブル付きＤ−ＦＦ回路７０ｆ〜７０ｉと、ＡＮＤ（論理積）回路５０ｅ〜５０ｈとから構成され、エントリ数分のイネーブル付きＤ−ＦＦ回路７０ｆ〜７０ｉはリング状に接続されている。【００５６】
初期状態ではエントリ（＃０）の書込みエントリ管理フラグ３００ａがセットされ、他の書込みエントリ管理フラグ３００ｂ，３００ｃ，３００ｄはすべてリセットされている。この図４には書かれていないが、リセットの機構を使って初期状態をこの状態にする。【００５７】
書込みイネーブル信号１０２を有効にすると、ＡＮＤ回路５０ｅ〜５０ｈによって各エントリの管理フラグとの論理積が行われ、セット状態の管理フラグ及び論理積された１つのエントリ書込み信号２００ａのみが有効になるとともに、セットされた管理フラグは次のエントリ（＃１）の書込みエントリ管理フラグ（３００ｂ）に移る。書込みイネーブル信号１０２が有効になる度に、書込みエントリ管理フラグ３００ａ〜３００ｄは１つずつ移動する。それによって、出力されるエントリ書込み信号（Ｗ０〜Ｗ３）２００ａ〜２００ｄも１つずつ移動する。【００５８】
図５は本発明の第１の実施例によるＦＩＦＯバッファ回路の読出しエントリ管理回路の構成例を示す図である。図５において、読出しエントリ管理回路１３はエントリ数分のイネーブル付きＤ−ＦＦ回路７０ｂ〜７０ｅと、ＡＮＤ回路５０ａ〜５０ｄとから構成され、イネーブル付きＤ−ＦＦ回路７０ｂ〜７０ｅはリング状に接続されている。【００５９】
初期状態ではエントリ（＃０）の読出しエントリ管理フラグ３０１ａがセットされ、他の読出しエントリ管理フラグ３０１ｂ，３０１ｃ，３０１ｄはすべてリセットされている。この図５には書かれていないが、リセットの機構を使って初期状態をこの状態にする。【００６０】
読出しリクエスト信号１０４を有効にすると、ＡＮＤ回路５０ａ〜５０ｄによって各エントリの管理フラグとの論理積が行われ、セット状態の管理フラグ及び論理積された１つのエントリ読出し信号２０２ａのみが有効となるとともに、セットされた管理フラグは次のエントリ（＃１）の読出しエントリ管理フラグ３０１ｂに移る。【００６１】
読出しリクエスト信号１０４が有効となる度に、読出しエントリ管理フラグ３０１ａ〜３０１ｄは１つずつずれていく。また、出力選択器１６への選択信号（ＳＥＬ）２０５として管理フラグが出力される。【００６２】
図６は本発明の第１の実施例によるＦＩＦＯバッファ回路のエントリ管理フラグ回路の構成例を示す図である。図６において、エントリ管理フラグ回路１２（図２のエントリ管理フラグ回路１２ａ〜１２ｄ）はＤ−ＦＦ回路７１ｅ，７１ｆと、パルス発生器（Ｐｌｓ．：パルスジェネレータ）２２ｂ，２２ｃと、ＲＳ−ＦＦ回路２３ｂとから構成され、ＲＳ−ＦＦ回路２３ｂはＮＯＲ回路５１ａ，５１ｂと、インバータ５２ｂ，５２ｃとから構成されている。【００６３】
エントリ書込み信号２００は入力側領域クロック１００で、エントリ読出し信号２０２は出力側領域クロック１０１でそれぞれＤ−ＦＦ回路７１ｅ，７１ｆに保持され、出力を１クロック間有効にする。出力が有効になったことを受けてパルス生成回路２２ｂ，２２ｃはパルスを発生し、ＲＳ−ＦＦ回路２３ｂのセット信号３１０とリセット信号３１１とのいずれかに与える。【００６４】
ＲＳ−ＦＦ回路２３ｂは２つのＮＯＲ回路５１ａ，５１ｂをループ状に接続し、それぞれの出力をインバータ５２ｂ，５２ｃで反転して有効信号２０３（図２の有効信号２０３ａ〜２０３ｄ）及びその反転信号２０４（図２の反転信号２０４ａ〜２０４ｄ）として出力する構成になっている。ＲＳ−ＦＦ回路２３ｂのＮＯＲ回路５１ａ，５１ｂのループには２つの電圧レベル変換回路１７ｅ，１７ｆがある。【００６５】
図６の上半分の入力側領域１と、下半分の出力側領域２とは異なる電源電圧で動作するので、信号の電圧レベルを変換する。このように、ＲＳ−ＦＦ回路を構成した場合、ＲＳ−ＦＦ回路を形成するループの一部は入力側領域１に含まれ、入力側の電源電圧で動作し、残りの一部は出力側領域２に含まれ、出力側の電源電圧で動作する。このとき、ＲＳ−ＦＦ回路のセット端子３１０は入力側領域に属し、リセット端子３１１は出力側領域に属す。また、それぞれの領域では異なるクロックで動作するが、ＲＳ−ＦＦ回路２３ｂは非同期なので、タイミングの問題がない。【００６６】
図７は図６のエントリ管理フラグ回路１２の動作を説明するタイミングチャートである。図７において、入力側領域クロック１００の周期は出力側領域クロック１０１の周期より短い場合の例を示している。【００６７】
エントリ書込み信号２００は時刻Ｔ１で有効になると、Ｄ−ＦＦ回路７１ｅに保持されて、その出力信号３１４には１クロック周期のパルスが時刻Ｔ２に現れる。パルス生成器２２ｂがこの信号の立ち上がりを検出してパルス信号３１０を生成すると、ＮＯＲ回路５１ａ、インバータ回路５２ｂを通してエントリデータ有効信号２０３が立ち上がる。その一方で、エントリデータ有効信号の反転信号２０４が立ち下がる。【００６８】
続いて、エントリ読出し信号２０２は時刻ｔ１で有効になると、Ｄ−ＦＦ回路７１ｆに保持され、次の時刻ｔ２でその出力信号３１５に１クロック周期のパルスが現れる。パルス発生器２２ｃはこの信号の立ち上がりを検出し、パルス信号３１１を発生すると、ＮＯＲ回路５１ｂ、インバータ回路５２ｃを通してエントリデータ有効信号の反転信号２０４が立ち上がり、エントリデータ有効信号２０３が立ち下がる。【００６９】
ＮＯＲ回路５１ａとＮＯＲ回路５１ｂとは電圧レベル変換回路１７ｅ，１７ｆを通じてループを形成しており、インバータ回路５２ｂ，５２ｃを含めて非同期ＲＳ−ＦＦ回路２３ｂの動作を行うことがわかる。エントリ書込み信号２００やエントリ読出し信号２０２は書込みエントリ管理回路１０や読出しエントリ管理回路１３内のループになったイネーブル付きＤ−ＦＦ回路の出力であるため、連続して有効にならず、パルス発生器２２ｂ，２２ｃに入力する内部信号３１４，３１５は必ず１クロック周期の長さのパルスとなる。
また、ＲＳ−ＦＦ回路２３ｂの入力信号がパルスになっているため、入力側領域クロック１００の周期と出力側領域クロック１０１の周期とが大きく異なっていても、誤動作を起こさない。【００７０】
例えば、ＲＳ−ＦＦ回路２３ｂに内部信号３１５の周期ｔ２のように１クロック周期のパルスが直接入力されていたら、内部信号３１４の周期Ｔ７のパルスでセットしたとしてもこのパルスが立ち下がった後、内部信号３１５のパルスは有効であるため、再度リセットがかかってしまう。本発明の第１の実施例では、入力をパルスにすることによってこれを回避している。【００７１】
図８は本発明の第１の実施例によるＦＩＦＯバッファ回路のパルス発生器の構成例を示す図である。図８において、パルス発生器は、遅延素子２５と、インバータ５２ｅと、ＡＮＤ回路５３ｉとから構成されている。【００７２】
パルス発生器では、入力信号を遅延素子２５で遅延させ、インバータ５２ｅで反転させた後、ＡＮＤ回路５３ｉで元の信号との論理積を行う。入力パルスは少し遅れた信号でマスクされるため、立ち上がりにあわせてパルスが発生する。【００７３】
図９は本発明の第１の実施例によるＦＩＦＯバッファ回路の電圧レベル変換回路の構成例を示す図である。図９において、本発明の第１の実施例による電圧レベル変換回路はＣＶＳＬ回路を用いており、インバータ５２ｊと、ＣＶＳＬバッファインバータ５５とから構成されている。【００７４】
ＣＶＳＬバッファインバータ５５は、ｎＭＯＳトランジスタ９１で作られている入力に差動信号を加えると、たすきがけのｐＭＯＳトランジスタ９０の力を借りて出力３２１とその反転出力３２２とに、電圧レベルがＶＤＤ２となった信号を出力する。インバータ５２ｊは電圧レベルＶＤＤ１の入力信号３２０の相補の信号を生成するためにある。この電圧レベル変換回路は入力３２０がハイであれば出力３２１にハイを、その反転信号３２２にローをそれぞれ出力する。【００７５】
図１０は本発明の第１の実施例によるＦＩＦＯバッファ回路のフル信号生成回路（図２のフル信号生成回路１４）の構成例を示す図である。図１０において、フル信号生成回路１４はＡＮＤ回路５３ｅと、ＯＲ回路５４ｃと、Ｄ−ＦＦ回路７１ｏ，７１ｐとから構成されている。ＡＮＤ回路５３ｅは各エントリの有効信号２０３ａ〜２０３ｄの論理積をとり、すべてのエントリ管理フラグが有効になるとフル状態であり、これ以上エントリにデータを登録しないようにするために、すぐにフル信号１０７を発行する。【００７６】
エントリ管理フラグがセットされるのはエントリにデータが登録された時で、入力側領域クロック１００に同期して起こるイベントである。また、フル信号１０７も入力側領域１に対して返される信号であるため、このパスの信号はすべて入力側領域クロック１００に対して遅延が決まる。よって、フル信号生成回路１４は同期のためのＤ−ＦＦ回路を通す必要がなく、すぐさま（１クロック内に）フル信号１０７を発行することができる。【００７７】
一方、エントリ管理フラグがリセットされるのは出力側領域２からの読出しリクエスト信号１０４によるため、２段のＤ−ＦＦ回路７１ｏ，７１ｐを通して入力側領域クロック１００に同期させてフル信号１０７を立ち下げる必要がある。ＯＲ回路５４ｃはＡＮＤ回路５３ｅの出力とＤ−ＦＦ回路７１ｐの出力との論理和を行ってフル信号１０７を生成する。【００７８】
図１１は本発明の第１の実施例によるＦＩＦＯバッファ回路のエンプティ信号生成回路（図２のエンプティ信号生成回路１５）の構成例を示す図である。図１１において、エンプティ信号生成回路１５は図１０のフル信号生成回路１４と同じ構成となっており、ＡＮＤ回路５３ａと、ＯＲ回路５４ａと、Ｄ−ＦＦ回路７１ａ，７１ｂとから構成されている。エンプティ信号生成回路１５はすべてのエントリ管理フラグがリセットされる（有効信号の反転信号２０４が立ち上がる）と、エンプティ状態であるため、すぐにエンプティ信号１０６を発行する。【００７９】
エントリ管理フラグがリセットされるのはエントリからデータが読出された時で、出力側領域クロック１０１に同期して起こるイベントである。また、エンプティ信号１０６も出力側領域２に対して返される信号であるため、このパスの信号はすべて出力側領域クロック１０１に対して遅延が決まる。よって、エンプティ信号生成回路１５は同期のためのＤ−ＦＦ回路を通す必要がなく、すぐさま（１クロック内に）エンプティ信号１０６を発行することができる。【００８０】
一方、エントリ管理フラグがセットされるのは入力側領域１からの書込みイネーブル信号１０２によるため、２段のＤ−ＦＦ回路７１ａ，７１ｂを通して出力側領域クロック１０１に同期させてエンプティ信号１０６を立ち下げる必要がある。ＯＲ回路５４ａはＡＮＤ回路５３ａの出力とＤ−ＦＦ回路７１ｂの出力との論理和を行ってエンプティ信号１０６を生成する。【００８１】
図１２は本発明の第１の実施例によるＦＩＦＯバッファ回路の出力選択器（図２の出力選択器１６）の構成例を示す図である。図１２において、出力選択器１６は選択器２１と、Ｄ−ＦＦ回路２０とから構成されている。【００８２】
選択器２１はエントリ数分の入力（Ｄａｔａ０〜Ｄａｔａ３）２０６ａ〜２０６ｄを持ち、読出しエントリ管理回路１３からの選択信号２０５が制御信号として与えられると、１つのデータを選択する。選択器２１で選択されたデータ３０２はＤ−ＦＦ回路２０によって保持されてデータ出力１０５から出力される。【００８３】
図１３及び図１４は本発明の第１の実施例によるＦＩＦＯバッファ回路の動作例を示すタイミングチャートである。以下、図１〜図１４を参照して本発明の第１の実施例によるＦＩＦＯバッファ回路の動作について説明する。図１３は入力側領域クロック１００の周期が出力側領域クロック１０１の周期より長い場合の例を示しており、連続してデータ入力１０３からデータが入力されるものとする。【００８４】
時刻Ｔ０ではデータ１が入力され、データエントリレジスタ（＃０）１１ａに登録される。その結果、データ出力２０１ａにデータ１が時刻Ｔ１で現れる。また、エントリ管理フラグ回路（＃０）１２ａがセットされ、有効信号２０３ａが立ち上がる。【００８５】
続いて、データ２が時刻Ｔ１で入力され、データエントリレジスタ（＃１）１１ｂに登録され、時刻Ｔ２でデータ出力２０１ｂに現れるとともに、有効信号２０３ｂが立ち上がる。以下、データエントリレジスタ（＃２）１１ｃにデータ３が、データエントリレジスタ（＃３）１１ｄにデータ４がそれぞれ登録されていく。【００８６】
最初の有効信号２０３ａがセットされたのを受け、出力側領域クロック１０１の２クロック後、時刻ｔ３でエンプティ信号１０６が無効となると、出力側のロジック回路は読出しリクエスト信号１０４を発行する。これによって、読出しエントリ管理回路１３はエントリ読出し信号２０２ａを時刻ｔ３に発行して有効信号２０３ａを時刻ｔ４で立ち下げる。同時に、データエントリレジスタ（＃０）１１ａからはデータ１が読出される。エンプティ信号は無効の状態であるため、続けて読出しが可能で、データエントリレジスタ（＃１）１１ｂからはデータ２が時刻ｔ５で、データエントリレジスタ（＃２）１１ｃからはデータ３が時刻ｔ６で読出される。【００８７】
やがて、時刻ｔ８でデータエントリレジスタ（＃０）１１ａからデータ５が読出されると、データの登録が間に合わずエンプティ信号１０６が有効になり、読出しリクエスト信号１０４を下げて読出しを一時停止する。その間、書込み側は次々とデータを書込み、再び時刻ｔ１１でエンプティ信号１０６が無効になると読出しを再開することができる。図１３においては入力側領域クロック１００の周期が長いため、上記の動作中はフル状態にはならない。【００８８】
図１４は入力側領域クロック１００の周期が出力側領域クロック１０１の周期より短い場合の例を示している。時刻Ｔ０でデータ１が書込まれると、データエントリレジスタ（＃０）１１ａに登録されて、時刻Ｔ１でデータ出力２０１ａにデータ１が現れる。同時に、エントリ管理フラグ回路（＃０）１２ａがセットされ、有効信号２０３ａが立ち上がる。【００８９】
出力側ではこの２クロック後の時刻ｔ２にエンプティ信号１０６が無効となる。これを受けて出力側ロジック回路は読出しリクエスト信号１０４を発行すると、読出しエントリ管理回路１３がエントリ読出し信号２０２ａを発行し、エントリ管理フラグ回路（＃０）１２ａをリセットし、時刻ｔ３でデータ１が読出される。【００９０】
入力側は連続してデータを書込んでいるが、読出し側の速度が遅いため、時刻Ｔ５ではエントリが満杯になり、フル信号１０７が有効となり、これを受けて書込みイネーブル１０２が無効となる。エントリの空きは時刻ｔ４でできるが、入力側領域１では同期をとって２クロック後の時刻Ｔ８でフル信号１０７が無効となり、書込みが再開される。読出し側は連続して読出せ、この動作中はエンプティ信号１０６が有効とならない。【００９１】
このように、本実施例では、ＦＩＦＯバッファ回路の中でも動作クロック境界となる、双方のクロックで動作してエントリ管理を行う非同期または同期式ＲＳ−ＦＦ回路内に電圧レベル変換回路を導入し、電源電圧領域の境界を同じ位置に持ってくることで、異なる電源電圧領域の境界と異なるクロック領域との境界が一致するため、小さな中間領域が生じることはない。【００９２】
また、本実施例では、電源電圧とクロック周波数との組み合わせが、電源電圧領域及びクロック領域の双方の領域とは異なる小さな領域がないため、電源配線網とクロックツリーとを同じ回路領域で定義すればよいので、レイアウト設計を容易に行うことができる。
【実施例２】
【００９３】
図１５は本発明の第２の実施例によるＦＩＦＯバッファ回路のフル信号生成回路の構成例を示す図である。本発明の第２の実施例によるＦＩＦＯバッファ回路の構成は図１及び図２に示す本発明の実施の形態によるＦＩＦＯバッファ回路と同様の構成となっており、以下、本発明の第２の実施例についても図１及び図２を参照して説明する。図１５において、フル信号生成回路はインバータ５２ｄと、ＡＮＤ回路５３ｇ，５３ｈと、ＯＲ回路５４ｄと、Ｄ−ＦＦ回路７１ｑ，７１ｒと、パルス発生器２２ｄと、ＲＳ−ＦＦ回路２３ｃとから構成されている。【００９４】
図１４に示すタイミングチャートを見てわかるように、例えば時刻Ｔ４では１クロック内にいったんフル信号１０７が生成されるものの、エントリ０のデータが読出されるため、すぐに解消されている。ところが、この解消タイミングは、出力側領域クロック１０１で同期して入力される読出しリクエスト信号１０４によって作られるものであり、フル信号１０７の立ち下がりタイミングと入力側領域クロック１００の立ち上がりエッジのタイミングとが短く、セットアップを満たせない場合が発生する。【００９５】
そこで、一度フル信号１０７が立ち上がる状態［入力側領域クロック１００で同期をとった後の信号３５１がローで、ＡＮＤ回路５３ｇの出力３５０がハイの状態］をインバータ５２ｄとＡＮＤ回路５３ｈとで検出すると、ＲＳ−ＦＦ回路２３ｃをセットし、そのクロックはフル状態を示す。ＲＳ−ＦＦ回路２３ｃは入力側領域クロック１００の立ち上がりで同期して毎クロックリセットされるため、次のクロックでは再びフル状態が評価される。この機構によって、本実施例では、フル信号１０７のタイミングエラーを回避することができる。【００９６】
図１６は本発明の第２の実施例によるＦＩＦＯバッファ回路のエンプティ生成回路の構成例を示す図である。図１６において、エンプティ生成回路はインバータ５２ａと、ＡＮＤ回路５３ｃ，５３ｄと、ＯＲ回路５４ｂと、Ｄ−ＦＦ回路７１ｃ，７１ｄと、パルス発生器２２ａと、ＲＳ−ＦＦ回路２３ｃとから構成されている。【００９７】
図１３に示すタイミングチャートを見てわかるように、フル信号１０７と同様に、例えば時刻ｔ６，ｔ７等にはいったんエンプティ信号１０６が生成された後、同じクロック内に解除されている。エンプティ信号１０６立ち下がりのタイミングは入力側領域クロック１００に同期しているため、タイミングエラーを発生する可能性があり、これを回避するために、図１５に示すフル信号生成回路と同様に、ＲＳ−ＦＦ回路２３ａを使って一度エンプティ信号１０６が生成されたクロック周期内はエンプティであり続けるようにしている。【００９８】
ＲＳ−ＦＦ回路２３ａは出力側領域クロック１０１の立ち上がりで同期してマイクロックリセットされるため、次のクロックでは再びエンプティ状態が評価される。この機構によって、本実施例では、エンプティ信号１０６のタイミングエラーを回避できる。
【実施例３】
【００９９】
図１７は本発明の第３の実施例によるＦＩＦＯバッファ回路のエントリ管理フラグ回路内部のＲＳ−ＦＦ回路２３ｂをＣＶＳＬ回路で構成した場合の構成例を示す図である。本発明の第３の実施例によるＦＩＦＯバッファ回路の構成は図１及び図２に示す本発明の実施の形態によるＦＩＦＯバッファ回路と同様の構成となっており、以下、本発明の第３の実施例についても図１及び図２を参照して説明する。図１７において、ＲＳ−ＦＦ回路２３ｂは２つのＣＶＳＬによるＮＯＲ回路５１’をループ接続して構成されている。【０１００】
ＲＳ−ＦＦ回路２３ｂでは、２つのＣＶＳＬによるＮＯＲ回路５１’をたすきがけにしてループを構成する。２つのＣＶＳＬによるＮＯＲ回路５１’のうちの一方は第一の電源電圧ＶＤＤ１で動作させ、他方は第二の電源電圧ＶＤＤ２で動作させている。ＣＶＳＬ回路は電圧レベル変換をも行うので、これによって、電圧レベル変換を行いながらＲＳ−ＦＦ回路の動作を実現することができる。ＣＶＳＬで構成しても、ＲＳ−ＦＦ回路のループの一部は電源電圧ＶＤＤ１で、残りの一部は電源電圧ＶＤＤ２で動作する。また、ＲＳ−ＦＦ回路のセット端子はＶＤＤ１のレベルの信号となり、リセット端子はＶＤＤ２のレベルの信号となる。【０１０１】
図１８は本発明の第３の実施例によるＦＩＦＯバッファ回路の出力選択器をＣＶＳＬ回路で構成した場合の回路構成例を示す図である。図１８において、本実施例では、図２に示す出力選択器１６へ入力するデータ２０６（図２のデータ２０６ａ〜２０６ｄ）も、一度、電圧レベル変換回路１７（図２の電圧レベル変換回路１７ａ〜１７ｄ）で変換しているため、これらを併せてＣＶＳＬ回路で一度に処理することが可能である。【０１０２】
図１８において、ｐＭＯＳトランジスタ９１は２つ直列につながれ、出力ノード３０２とその相補信号ノードとをプルダウンする構成である。出力ノードに近い側は選択のためのトランジスタで、選択信号２０５をゲートに供給している。どれか一組が導通し、データ０からデータ３の４つのデータのうちの１つの結果を反映させている。この場合、どちらかのノードがプルダウンするので、結果を出力３０２に出している。
【実施例４】
【０１０３】
本発明のＦＩＦＯバッファ回路は、エントリ管理フラグ回路に同期型のＲＳ−ＦＦ回路を使っても構成することが可能である。その場合でも、書込みエントリ管理回路１０、データエントリレジスタ１１（１１ａ〜１１ｄ）、読出しエントリ管理回路１３、出力選択器１６、電圧レベル変換回路１７（１７ａ〜１７ｆ）の構成は、ここまで説明してきた非同期ＲＳ−ＦＦ回路を使った場合と同じ構成でよい。以下に異なる部分について説明する。【０１０４】
図１９は本発明の第４の実施例によるＦＩＦＯバッファ回路のエントリ管理フラグ回路（図２のエントリ管理フラグ回路１２ａ〜１２ｄ）の構成例を示す図である。本発明の第４の実施例によるＦＩＦＯバッファ回路の構成は図１及び図２に示す本発明の実施の形態によるＦＩＦＯバッファ回路と同様の構成となっており、以下、本発明の第４の実施例についても図１及び図２を参照して説明する。【０１０５】
図１９において、エントリ管理フラグ回路は同期型ＲＳ−ＦＦ回路２４を用いており、図１９の左半分が入力側領域クロック１００で動作する入力側領域１の部分であり、右半分が出力側領域クロック１０１で動作する出力側領域２の部分である。【０１０６】
同期型ＲＳ−ＦＦ回路２４の入力側領域１の部分はＸＯＲ（排他的論理和）回路５６ａ，５６ｃと、Ｄ−ＦＦ回路７１ｉ，７１ｍ，７１ｎとから構成され、出力側領域２の部分はＸＯＲ回路５６ｂと、ＸＮＯＲ（排他的否定論理和）回路５７ａと、Ｄ−ＦＦ回路７１ｊ〜７１ｌとから構成されている。また、同期型ＲＳ−ＦＦ回路２４の入力側領域１の部分と出力側領域２の部分との境界には電圧レベル変換回路１７ｇ，１７ｈが設けられている。【０１０７】
エントリ書込み信号２００はＸＯＲ回路５６ａの片側の端子に入力され、ＸＯＲ回路５６ａの出力はＤ−ＦＦ回路７１ｉを通してＸＯＲ回路５６ａのもう一方の入力に戻される。このループ機構によって、エントリ書込み信号２００が入力される度にＤ−ＦＦ回路７１ｉの出力信号３３１が反転する。また、Ｄ−ＦＦ回路７１ｉの出力はＸＯＲ回路５６ｃに接続され、有効信号２０３を生成する。さらに、Ｄ−ＦＦ回路７１ｉの出力は電圧レベル変換回路１７ｇと出力側領域２の２つのＤ−ＦＦ回路７１ｊ，７１ｋとを通して同期化され、ＸＮＯＲ回路５７ａに接続される。ＸＮＯＲ回路５７ａは有効信号の反転信号２０４を生成する。【０１０８】
エントリ読出し信号２０２はＸＯＲ回路５６ｂに入力され、その出力はＤ−ＦＦ回路７１ｌを通してもう一方の入力端子に接続される。このループ機構によって、エントリ読出し信号２０２が有効となる度にＤ−ＦＦ回路７１ｌの出力信号３３５が反転する。Ｄ−ＦＦ回路７１ｌの出力はＸＮＯＲ回路５７ａに接続するとともに、電圧レベル変換回路１７ｈを通して入力側領域１に伝わり、２つのＤ−ＦＦ回路７１ｍ，７１ｎによって同期化され、ＸＯＲ回路５６ｃに接続される。これによって、有効信号２０３を解除する。この同期ＲＳ−ＦＦのループはＤ−ＦＦ回路７１ｉ、電圧レベル変換回路１７ｇ、Ｄ−ＦＦ回路７１ｊ、７１ｋ、ＸＮＯＲ回路５７ａ、Ｄ−ＦＦ回路７１ｌ、電圧レベル変換回路１７ｈ、Ｄ−ＦＦ回路７１ｍ、７１ｎ、ＸＯＲ回路５６ｃからなり、一部を入力側領域１の電源電圧で、残りの一部を出力側領域２の電源電圧で操作する。回路としては完全なループを形成していないが、ＸＯＲ回路やＸＮＯＲ回路を通じて情報を回して、擬似的にループ構成を形成している。【０１０９】
図２０は図１９の同期型ＲＳ−ＦＦ回路２４の動作を説明するタイミングチャートである。これら図１９及び図２０を参照して同期型ＲＳ−ＦＦ回路２４の動作について説明する。【０１１０】
時刻Ｔ１でエントリ書込み信号２００が有効になると、Ｄ−ＦＦ回路７１ｉの出力信号３３１は時刻Ｔ２で反転してハイとなる。また、有効信号２０３がセットされる。電圧レベル変換回路１７ｇを通して出力側領域２に信号が伝わると、２つのＤ−ＦＦ回路７１ｊ，７１ｋを通してその出力信号３３３は時刻ｔ３で反転してハイとなる。これを受けて、有効信号の反転信号２０４は立ち下がる。【０１１１】
続いて、時刻ｔ４でエントリ読出し信号２０２が有効となると、Ｄ−ＦＦ回路７１ｌの出力信号３３５は時刻ｔ５で反転してハイとなる。これによって、有効信号の反転信号２０４は時刻ｔ５で立ち下がる。一方で、電圧レベル変換回路１７ｈを通して入力側領域１に伝わり、２つのＤ−ＦＦ回路７１ｍ，７１ｎの出力信号３３７は時刻Ｔ８で反転してハイとなる。これを受けて、有効信号２０３はリセットされる。【０１１２】
さらにもう一度エントリ書込み信号２００が有効になると、Ｄ−ＦＦ回路７１ｉの出力信号３３１は時刻Ｔ１０で反転し、今度はローに変化する。有効信号２０３はセットされる。出力信号３３１は出力側領域２に伝わり、有効信号の反転信号２０４は時刻ｔ９でローとなる。時刻ｔ１０でエントリ読出し信号２０２が有効になると、Ｄ−ＦＦ回路７１ｋの出力信号３３５も時刻ｔ１１には反転してローとなり、有効信号の反転信号２０４は立ち上がる。出力信号３３５が入力側領域１に伝わり、Ｄ−ＦＦ回路７１ｎの出力３３７は時刻Ｔ１６に反転してローとなり、有効信号２０３はリセットされる。【０１１３】
図２１は本発明の第４の実施例によるＦＩＦＯバッファ回路のフル信号生成回路（図２のフル信号生成回路１４）の構成例を示す図である。図２１において、本実施例では同期型ＲＳ−ＦＦ回路を用いており、エントリ管理フラグ回路内でクロック同期をとっているため、フル信号生成回路には同期機構が不要であり、単純なＡＮＤ回路５３ｆのみで構成することができる。【０１１４】
フル信号生成回路はエントリ管理フラグ回路からの有効信号（Ｖａｌｉｄ０〜Ｖａｌｉｄ３）２０３ａ〜２０３ｄを受け取り、それらの信号のＡＮＤ回路５３ｆによる論理積の結果をフル信号１０７として出力する。【０１１５】
図２２は本発明の第４の実施例によるＦＩＦＯバッファ回路のエンプティ信号生成回路（図２のエンプティ信号生成回路１５）の構成例を示す図である。図２２において、本実施例では同期型ＲＳ−ＦＦ回路を用いており、エントリ管理フラグ回路内でクロック同期をとっているため、上記のフル信号生成回路と同様に、エンプティ信号生成回路には同期機構が不要であり、単純なＡＮＤ回路５３ｂで構成することができる。【０１１６】
エンプティ信号生成回路はエントリ管理フラグ回路からの有効信号の反転信号（ＶａｌｉｄＢ０〜ＶａｌｉｄＢ３）２０４ａ〜２０４ｄを受け取り、それらの信号のＡＮＤ回路５３ｂによる論理積の結果をエンプティ信号１０６として出力する。【０１１７】
図２３及び図２４は本発明の第４の実施例によるＦＩＦＯバッファ回路の動作例を示すタイミングチャートである。これら図１９〜図２４を参照して本発明の第４の実施例によるＦＩＦＯバッファ回路の動作について説明する。図２３は入力側領域クロック１００の周期が出力側領域クロック１０１の周期より長い場合を示している。【０１１８】
時刻Ｔ０で書込みイネーブル信号１０２が有効となり、データ１をＦＩＦＯバッファ回路に登録しようとすると、データ１はデータエントリレジスタ（＃０）１１ａに登録され、時刻Ｔ１に出力端子２０１ａにデータ１が現れる。また、エントリ管理フラグ回路（＃０）１２ａがセットされて有効信号２０３ａがセットされる。これを受けて、時刻ｔ３には有効信号の反転信号２０４ａが立ち下がり、エンプティ信号１０６が無効となる。【０１１９】
一方、出力側のロジック回路はエンプティ信号１０６が無効になると、データを読出すために読出しリクエスト信号１０４を有効にすると、次の時刻ｔ４でデータ１がデータ出力１０５から得られる。時刻Ｔ１以降、続けてデータ２、データ３、データ４がデータエントリレジスタ（＃１）１１ｂ、データエントリレジスタ（＃２）１１ｃ、データエントリレジスタ（＃３）１１ｄにそれぞれ登録される。【０１２０】
エントリ管理フラグ回路（＃１）１２ｂの有効信号の反転信号２０４ｂは時刻ｔ５で立ち下がるため、時刻ｔ４ではいったんエンプティ信号１０６が有効となり、時刻ｔ５で改めて無効となる。これを受けて、読出しリクエスト信号１０４を有効にすると、次の時刻ｔ６でデータ２を読出すことができる。また、エントリ管理フラグ回路（＃２）１２ｃの有効信号の反転信号２０４ｃは時刻ｔ６で立ち下がるため、エンプティ信号１０６が無効のままで、時刻ｔ７でデータ３を読出すことができる。【０１２１】
図２３に示す動作では、入力側のクロック周期が長いため、ＦＩＦＯバッファ回路のエントリが満杯になることがなく、この動作中はフル信号１０７が常に無効であり、連続してデータを書込むことができる。一方の出力側はエンプティ信号１０６が無効となる間に読出しリクエスト信号１０４を与えてデータを読出すことができる。【０１２２】
図２４は入力側領域クロック１００の周期が出力側領域クロック１０１の周期より短い場合の例を示している。【０１２３】
時刻Ｔ０で書込みイネーブル信号１０２が有効となり、データ１がＦＩＦＯバッファ回路に書込まれると、データ１は時刻Ｔ１でデータエントリレジスタ（＃０）１１ａに登録され、その出力信号２０１ａにデータ１が現れる。同時に、有効信号２０３ａがセットされる。出力側領域２では有効信号の反転信号２０４ａが時刻ｔ２で立ち下がり、これを受けてエンプティ信号１０６が無効となる。この状態で読出しリクエスト信号１０４を与えると、次の時刻ｔ３でデータ１がデータ出力１０５から得られる。【０１２４】
時刻Ｔ２，Ｔ３，Ｔ４で続けてデータ２、データ３、データ４と書込むと、これらのデータは順にデータエントリレジスタ（＃１）１１ｂ、データエントリレジスタ（＃２）１１ｃ、データエントリレジスタ（＃３）１１ｄに登録され、相当するエントリ管理フラグ回路（＃１）１２ｂ、エントリ管理フラグ回路（＃２）１２ｃ、エントリ管理フラグ回路（＃３）１２ｄがそれぞれセットされ、有効信号２０３ｂ，２０３ｃ，２０３ｄがハイとなる。【０１２５】
図２４に示す例では、読出しが遅いため、ここまでデータが登録されると、エントリが満杯になり、フル信号１０７が有効となる。ここで、いったん書込みが中断される。時刻Ｔ６では最初のデータ１が読出されるため、エントリに空きができ、フル信号１０７が解除されるので、書込みを再開することができる。出力側のクロックは周期が長いため、一度、時刻ｔ２でエンプティ信号１０６が無効となると、この動作中は連続してデータを読出すことができる。【０１２６】
一般的に、ＲＳ−ＦＦ回路はループ状に作った双安定な回路を使って構成している。このＲＳ−ＦＦ回路をＦＩＦＯバッファ回路のエントリ管理に適用する場合には、入力側領域１の回路からセットし、出力側領域２の回路からリセットする構造をとることになるため、このループの一部が入力側のクロックで動作する回路領域に、残りが出力側領域クロックで動作する回路領域となる。また、このような構造のため、ＲＳ−ＦＦ回路のセット端子は入力側領域１に属し、ＲＳ−ＦＦ回路のリセット端子は出力側領域２に属す。【０１２７】
そこで、このループに電圧レベル変換回路を挿入することで、電源電圧の境界をクロック領域の境界と同じ位置に持ってくることができる。上述した実施例では、非同期のＲＳ−ＦＦ回路及び同期型ＲＳ−ＦＦ回路のごく一例の回路について述べているが、他のＲＳ−ＦＦ回路の構成を用いて、ループを２つに分けるように電圧レベル変換回路を挿入して電源電圧の境界とクロック領域の境界とを同じ位置に持ってくることは可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【手続補正書】
【提出日】平成20年4月30日(2008.4.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
一方、入力側のロジック領域（Ａ）５からＦＩＦＯバッファ回路７に有効なデータが登録されると、エンプティ（Ｅｍｐｔｙ）信号１０６が無効になることによって、有効なデータが登録されたことがロジック領域（Ｂ）に通知される。この信号を受けて読出しリクエスト信号１０４を有効にすると、ＦＩＦＯバッファ回路７のデータ出力１０５からデータが得られる。この動作によって、２つの回路領域間を、データを失うことなく、データ転送を行うことができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正の内容】
【０１０２】
図１８において、ｎＭＯＳトランジスタ９１は２つ直列につながれ、出力ノード３０２とその相補信号ノードとをプルダウンする構成である。出力ノードに近い側は選択のためのトランジスタで、選択信号２０５をゲートに供給している。どれか一組が導通し、データ０からデータ３の４つのデータのうちの１つの結果を反映させている。この場合、どちらかのノードがプルダウンするので、結果を出力３０２に出している。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２４
【補正方法】変更
【補正の内容】
【図２４】
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【国際調査報告】
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