【事件の表示】
　特願２０１６−２００８１４「メモリ管理メカニズムを具備する電子システム」拒絶査定不服審判事件〔平成２９年　６月　８日出願公開，特開２０１７−１０２９０３〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯 
　本願は，２０１６年１０月１２日（パリ条約による優先権主張２０１５年１２月３日（以下、「優先日」という。），２０１６年６月６日，米国）の出願であって，その手続の経緯は以下のとおりである。
　令和１年　８月２２日　　：出願審査請求書，手続補正書の提出
　令和１年　９月３０日付け：拒絶理由通知
　令和１年１２月２０日　　：意見書，手続補正書の提出
　令和２年　２月２８日付け：拒絶査定
　令和２年　７月　３日　　：審判請求書，手続補正書の提出
　令和２年　８月２６日　　：前置報告書
　令和２年１１月１８日　　：上申書の提出
第２　令和２年７月３日にされた手続補正についての補正の却下の決定 
［補正の却下の決定の結論］ 
令和２年７月３日にされた手続補正（以下，「本件補正」という。）を却下する。 
［理由］ 
１　本件補正について（補正の内容） 
（１）本件補正後の特許請求の範囲の記載 
　本件補正により，特許請求の範囲の請求項１〜１３の記載は，次のとおり補正された。（下線部は，補正箇所である。以下，この特許請求の範囲に記載された請求項を「補正後の請求項」という。） 
「　　【請求項１】
　コマンド及び使用者データを含む運営データにアクセスするプロセッサと、　前記プロセッサに結合されて前記運営データの制限された量を格納する高速ローカルメモリと、
　バッファーリングキャッシュメモリに結合されて前記運営データの流れを維持するメモリコントローラと、
　前記メモリコントローラに結合された単一モジュールであるメモリサブシステムと、を備え、
　前記メモリサブシステムは、
　減少した遅延時間を提供するように最適化され、高速制御バスによってアクセスタイミングが重要である前記運営データを格納する第１階層メモリと、
　前記第１階層メモリよりも増加した遅延時間を要するが、前記第１階層メモリよりも増加した容量を提供するように最適化され、前記高速制御バスよりも低速の減少性能制御バスによってアクセスタイミングが重要でない前記運営データを格納する第２階層メモリと、を含
み、
　前記メモリコントローラは、
　前記アクセスタイミングが重要である前記運営データを前記第１階層メモリに格納して、前記アクセスタイミングが重要である前記運営データの格納に関連する情報を前記第２階層メモリに格納し、
　前記アクセスタイミングが重要でない前記運営データを前記第２階層メモリに格納して、前記アクセスタイミングが重要でない前記運営データの格納に関連する情報を前記第１階層メモリに格納する
　　【請求項２】
　前記第２階層メモリは、ビットラインフィードバック回路を有する小さい面積に最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項１に記載の電子システム。
　　【請求項３】
　前記第２階層メモリは、格納セルアレイに結合されたグローバルワードラインドライバーを含むことを特徴とする請求項１に記載の電子システム。
　　【請求項４】
　前記第２階層メモリは、ビットラインのためのポリシリコン配線を有する格納セルアレイを含むことを特徴とする請求項１に記載の電子システム。　　【請求項５】
　前記メモリサブシステムの前記第１階層メモリは、アドレスライン増幅器及びローカルサブワードラインドライバーを含む低遅延（ｌｏｗ　ｌａｔｅｎｃｙ）素子であり、　前記第２階層メモリは、前記アドレスライン増幅器及び前記ローカルサブワードラインドライバーを含まない高容量（ｈｉｇｈｅｒ　ｃａｐａｃｉｔｙ）素子であることを特徴とする請求項１に記載の電子システム。
　　【請求項６】
　前記第２階層メモリは、ビットラインプリチャージ回路を有する小さい面積に最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項１に記載の電子システム。
　　【請求項７】
　前記第２階層メモリは、グローバルワードラインをアレイセグメントに直接結合させるグローバルワードラインドライバーを含むことを特徴とする請求項１に記載の電子システム。
　　【請求項８】
　前記第２階層メモリは、前記第１階層メモリよりも更に多いアレイセグメントを含むことを特徴とする請求項１に記載の電子システム。
　　【請求項９】
　前記第２階層メモリは、ビットラインフィードバック回路に結合された制御ラインセット＿ハイ及び制御ラインセット＿ローを含む小さい面積に最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項１に記載の電子システム。
　　【請求項１０】
　前記第２階層メモリは、グローバルワードラインドライバー、小さい面積に最適化されたローカルビットライン感知増幅器、及びビットラインのためのポリシリコン配線によって、前記第１階層メモリよりも３０％〜５０％更に大きい容量を含むことを特徴とする請求項１に記載の電子システム。
　　【請求項１１】
　前記第２階層メモリは、格納セルアレイ内の追加的な容量及びビットラインのためのポリシリコン配線を含むことを特徴とする請求項１に記載の電子システム。
　　【請求項１２】
　前記第２階層メモリは、前記第１階層メモリのローカルビットライン感知増幅器よりも狭い幅のトランジスタを有する小さい面積に最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項１に記載の電子システム。
　　【請求項１３】
　前記メモリコントローラは、前記第１階層メモリに低い遅延（ｌａｔｅｎｃｙ）アクセスを提供し、前記第２階層メモリに高い遅延（ｌａｔｅｎｃｙ）アクセスを提供することを特徴とする請求項１に記載の電子システム。」 
（２）本件補正前の特許請求の範囲の記載
　本件補正前の，令和１年１２月２０日にされた手続補正により補正された特許請求の範囲の請求項１〜１３の記載は次のとおりである。（以下，この特許請求の範囲に記載された請求項を「補正前の請求項」という。） 
「　　【請求項１】
　コマンド及び使用者データを含む運営データにアクセスするプロセッサと、
　前記プロセッサに結合されて前記運営データの制限された量を格納する高速ローカルメモリと、
　バッファーリングキャッシュメモリに結合されて前記運営データの流れを維持するメモリコントローラと、
　前記メモリコントローラに結合された単一モジュールであるメモリサブシステムと、を備え、
　前記メモリサブシステムは、
　減少した遅延時間を提供するように最適化され、高速制御バスによってアクセスタイミングが重要である前記運営データを格納する第１階層メモリと、
　前記第１階層メモリよりも増加した遅延時間を要するが、前記第１階層メモリよりも増加した容量を提供するように最適化され、前記高速制御バスよりも低速の減少性能制御バスによってアクセスタイミングが重要でない前記運営データを格納する第２階層メモリと、を含むことを特徴とする電子システム。
　　【請求項２】
　前記第２階層メモリは、ビットラインフィードバック回路を有する小さい面積に最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項１に記載の電子システム。
　　【請求項３】
　前記第２階層メモリは、格納セルアレイに結合されたグローバルワードラインドライバーを含むことを特徴とする請求項１に記載の電子システム。
　　【請求項４】
　前記第２階層メモリは、ビットラインのためのポリシリコン配線を有する格納セルアレイを含むことを特徴とする請求項１に記載の電子システム。
　　【請求項５】
　前記メモリサブシステムの前記第１階層メモリは、アドレスライン増幅器及びローカルサブワードラインドライバーを含む低遅延（ｌｏｗ　ｌａｔｅｎｃｙ）素子であり、
　前記第２階層メモリは、前記アドレスライン増幅器及び前記ローカルサブワードラインドライバーを含まない高容量（ｈｉｇｈｅｒ　ｃａｐａｃｉｔｙ）素子であることを特徴とする請求項１に記載の電子システム。
　　【請求項６】
　前記第２階層メモリは、ビットラインプリチャージ回路を有する小さい面積に最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項１に記載の電子システム。
　　【請求項７】
　前記第２階層メモリは、グローバルワードラインをアレイセグメントに直接結合させるグローバルワードラインドライバーを含むことを特徴とする請求項１に記載の電子システム。
　　【請求項８】
　前記第２階層メモリは、前記第１階層メモリよりも更に多いアレイセグメントを含むことを特徴とする請求項１に記載の電子システム。
　　【請求項９】
　前記第２階層メモリは、ビットラインフィードバック回路に結合された制御ラインセット＿ハイ及び制御ラインセット＿ローを含む小さい面積に最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項１に記載の電子システム。
　　【請求項１０】
　前記第２階層メモリは、グローバルワードラインドライバー、小さい面積に最適化されたローカルビットライン感知増幅器、及びビットラインのためのポリシリコン配線によって、前記第１階層メモリよりも３０％〜５０％更に大きい容量を含むことを特徴とする請求項１に記載の電子システム。
　　【請求項１１】
　前記第２階層メモリは、格納セルアレイ内の追加的な容量及びビットラインのためのポリシリコン配線を含むことを特徴とする請求項１に記載の電子システム。
　　【請求項１２】
　前記第２階層メモリは、前記第１階層メモリのローカルビットライン感知増幅器よりも狭い幅のトランジスタを有する小さい面積に最適化されたローカルビットライン感知増幅器を含むことを特徴とする請求項１に記載の電子システム。
　　【請求項１３】
　前記メモリコントローラは、前記第１階層メモリに低い遅延（ｌａｔｅｎｃｙ）アクセスを提供し、前記第２階層メモリに高い遅延（ｌａｔｅｎｃｙ）アクセスを提供することを特徴とする請求項１に記載の電子システム。」 
（３）補正事項
　本件補正は，補正前の請求項１に記載された発明を特定するために必要な事項について，
　「メモリコントローラは、」「前記アクセスタイミングが重要である前記運営データの格納に関連する情報を前記第２階層メモリに格納し、」「前記アクセスタイミングが重要でない前記運営データの格納に関連する情報を前記第１階層メモリに格納する」との限定を付加する補正を含むものである。
２　補正の適否 
　本件補正が，本願の願書に最初に添付された明細書，特許請求の範囲又は図面（以下，これを「当初明細書等」という）に記載した事項の範囲内でなされたものであるかについて，以下に検討する。
（１）当初明細書等に記載された事項
　当初明細書等には，メモリコントローラ，第１階層メモリ，及び第２階層メモリについて，以下のように記載されている。（当審注：下線は，参考のために当審で付与したものである。） 
ア　「【００２３】
　
メモリコントローラ１１４は、運営データ１１３（例えば、コマンド及び使用者データ）のメモリサブシステム１１６からローカルキャッシュメモリ１１２への伝達、及び運営データ１１３（例えば、コマンド及び使用者データ）のローカルキャッシュメモリ１１２からメモリサブシステム１１６への伝達を調整する。メモリサブシステム１１６は、メモリデータバス（ｍｅｍｏｒｙ ｄａｔａ ｂｕｓ）１２２及びメモリコントローラ１１４にそれぞれリンクされた第１階層メモリ１１８及び第２階層メモリ１２０を含む単一モジュールである。
イ　「【００２９】
　第１階層メモリ１１８及び第２階層メモリ１２０の組合せは、現在のプロセッサアレイ１０２で使用できない幾つかのオプションを提供する。第１階層メモリ１１８及び第２階層メモリ１２０のこのような組合せは、高性能及び高容量を保証しながら、より小さい寸法にメモリサブシステム１１６を縮小（ｓｃａｌｉｎｇ）することに役に立つ。
第１階層メモリ１１８は減少した遅延時間を提供するように最適化される反面、第２階層メモリ１２０は増加した容量を提供するように最適化される。
第１階層メモリ１１８は、第２階層メモリ１２０のキャッシュとしての役割をし、オペレーティングシステムに第２階層メモリ１２０の容量のみを通知する。
第１階層メモリ１１８及び第２階層メモリ１２０の全てがオペレーティングシステムに通知され、より高い容量を得る
（２）新規事項の追加についての判断
　当初明細書等における上記ア及びイの記載を参照すると，当初明細書等には，
　メモリコントローラは，運営データのメモリサブシステムからローカルキャッシュメモリへの伝達，及び運営データのローカルキャッシュメモリからメモリサブシステムへの伝達を調整するものであって，
　メモリサブシステムは，減少した遅延時間を提供するように最適化された第１階層メモリ，及び増加した容量を提供するように最適化された第２階層メモリを含むものであり，
　第１階層メモリは，第２階層メモリのキャッシュとしての役割をし，オペレーティングシステムに第２階層メモリの容量のみを通知するものであり，第１階層メモリ及び第２階層メモリの全てがオペレーティングシステムに通知され，より高い容量を得る，
　ことは記載されているものと認められるが， 
　「メモリコントローラは、」「前記アクセスタイミングが重要である前記運営データの格納に関連する情報を前記第２階層メモリに格納し、」「前記アクセスタイミングが重要でない前記運営データの格納に関連する情報を前記第１階層メモリに格納する」ことは記載されていない。
　また，当初明細書等の記載全体，及び本願の優先日における技術常識を参酌しても，「メモリコントローラは、」「前記アクセスタイミングが重要である前記運営データの格納に関連する情報を前記第２階層メモリに格納し、」「前記アクセスタイミングが重要でない前記運営データの格納に関連する情報を前記第１階層メモリに格納する」ことが自明であるとも認められない。
　よって，本件補正により付加された「メモリコントローラは、」「前記アクセスタイミングが重要である前記運営データの格納に関連する情報を前記第２階層メモリに格納し、」「前記アクセスタイミングが重要でない前記運営データの格納に関連する情報を前記第１階層メモリに格納する」ことは，当初明細書等には記載がなく，当初明細書等から自明でもないから，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入するものである。
　したがって，本件補正は，当初明細書等に記載された事項の範囲内においてするものとはいえず，特許法第１７条の２第３項の規定する要件を満たしていない。 
３　補正却下の決定についてのむすび
　上記「２」で検討したとおり，本件補正は，特許法第１７条の２第３項に規定する要件を満たしていないから，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
第３　本願発明
１　本願発明
　令和２年７月３日にされた手続補正は，上記「第２」で検討したとおり却下されたので，本願の請求項に係る発明は，令和１年１２月２０日にされた手続補正により補正された特許請求の範囲の請求項１〜１３に記載された事項により特定されるものであるところ，その請求項１に係る発明（以下「本願発明」という。）は，請求項１に記載された以下のとおりのものである（再掲）。
「　コマンド及び使用者データを含む運営データにアクセスするプロセッサと、
　前記プロセッサに結合されて前記運営データの制限された量を格納する高速ローカルメモリと、
　バッファーリングキャッシュメモリに結合されて前記運営データの流れを維持するメモリコントローラと、
　前記メモリコントローラに結合された単一モジュールであるメモリサブシステムと、を備え、
　前記メモリサブシステムは、
　減少した遅延時間を提供するように最適化され、高速制御バスによってアクセスタイミングが重要である前記運営データを格納する第１階層メモリと、
　前記第１階層メモリよりも増加した遅延時間を要するが、前記第１階層メモリよりも増加した容量を提供するように最適化され、前記高速制御バスよりも低速の減少性能制御バスによってアクセスタイミングが重要でない前記運営データを格納する第２階層メモリと、を含むことを特徴とする電子システム。」
第４　原査定の拒絶の理由
　原査定の拒絶の理由は，本願の請求項１〜１３に係る発明は，本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献１に記載された発明及び引用文献２〜引用文献４に記載された周知技術に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。
引用文献１：特開２０１１−１１８４６９号公報
引用文献２：特開平０９−０６９０６３号公報（周知技術を示す文献）
引用文献３：国際公開第２０１４／２０３３８３号（周知技術を示す文献）
引用文献４：米国特許出願公開第２０１０／００９５０４８号明細書（周知技術を示す文献）
第５　引用文献の記載及び引用発明
１　引用文献１の記載及び引用発明 
（１）引用文献１には，以下の技術的事項が記載されている。（当審注：下線は，参考のために当審で付与したものである。以下同様。） 
Ａ　「【００１９】
＜１．構成例＞
　１−１．フラットメモリの構成例 まず、図１を用いて、第１の実施形態に係るメモリ管理装置を有する半導体記憶装置（フラットメモリ）の構成例について説明する。
　図示するように、
半導体記憶装置は、メモリ管理装置（ＭＭＵ）１，ＮＡＮＤ型フラッシュメモリ２，ＤＲＡＭ４，およびプロセッサ３を備える
【００２０】
　
メモリ管理装置（ＭＭＵ：Memory management unit）１は、主記憶メモリとして働くＮＡＮＤ型フラッシュメモリ２と、主記憶メモリ２のキャッシュメモリとして働くＤＲＡＭ４とに対するメモリアクセスを、
総合的に管理する。
　このように、本例に係る半導体記憶装置は、主記憶メモリ（ＮＡＮＤ型フラッシュメモリ２）とキャッシュメモリ（ＤＲＡＭ４）とをフラットな同一のメモリ階層で管理されるため、以下、フラットメモリ（Flat Memory）と称する。
・・・後略・・・。」
Ｂ　「【００９３】
　（１）無駄な停止状態を防止でき、メモリアクセスを効率化できる点で有利である。
　上記のように、第１の実施形態に係る半導体記憶装置（フラットメモリ）は、プロセッサ３のメモリバス９に、
（アクセス時間の短い）速いメモリＤＲＡＭ４
（アクセス時間の長い）遅いメモリＮＡＮＤ型フラッシュメモリ２
Ｃ　「【０１１６】
　５−２．フラットメモリの構成例
　次に、図２０を用い、本例に係るフラットメモリの構成例について説明する。
　図示するように、本例では、
プロセッサ３ａ〜３ｃ
内に、キャッシュメモリＬ１、Ｌ２が備えられている。
　一つのＧＰＵ３ａと二つのＭＰＵ３ｂ，３ｃとによりプロセッサ３としてのＭＰＵ部分が構成され、それらがメモリ管理装置ＭＭＵ（メモリマネージメントユニット）１を介して、メインメモリ（ＮＡＮＤ型フラッシュメモリ２、ＤＲＡＭ４）に接続されている。
【０１１７】
　本例では、メインメモリとして一つのＤＲＡＭ４と、３つのＮＡＮＤ型フラッシュメモリ２Ｓ，２Ｍａ，２Ｍｂが接続されている。ＮＡＮＤ型フラッシュメモリ２Ｓは、ＳＬＣ（Single level cell）で、他の２つのＮＡＮＤ型フラッシュメモリ２Ｍａ，２Ｍｂは、ＭＬＣ(Multi level cell)で構成されている。ここで、ＳＬＣ（２値ＮＡＮＤ型フラッシュメモリ）とは、図２２Ｂ，図２２Ｃに示すように、１のメモリセル（ＭＴ）に１ビットデータを記憶可能なＮＡＮＤ型フラッシュメモリセルである。ＭＬＣ（多値ＮＡＮＤ型フラッシュメモリ）とは、図２２Ａ，図２２Ｄ，図２２Ｅに示すように、１のメモリセル（ＭＴ）に多ビットデータを記憶可能なＮＡＮＤ型フラッシュメモリセルである。」
Ｄ　「【０１２０】
　WorkMemory１１６は一時的にプロセッサ３（MPU）が発行したアクセス情報を記憶している。
書き込みデータは、Cache DRAM Memory１１８に一時的に記憶される。
Ｅ　「図２０
」
　上記図２０から，“
プロセッサ３ａ〜３ｃ内に，キャッシュメモリＬ１，Ｌ２を備え，メモリ管理装置（ＭＭＵ）１内にCache DRAM Memory１１８を備え，メインメモリを構成するＮＡＮＤ型フラッシュメモリ２Ｍａ，２Ｍｂ，２ｓ及びＤＲＡＭ４はメモリ管理装置（ＭＭＵ）１に接続されている”
（２）上記Ａ〜Ｅの記載（特に下線部の記載）から，引用文献１には次の発明（以下，「引用発明」という。）が記載されているといえる。 
「半導体記憶装置は，メモリ管理装置（ＭＭＵ），ＮＡＮＤ型フラッシュメモリ，ＤＲＡＭ，およびプロセッサを備えるものであり，
　前記メモリ管理装置（ＭＭＵ）は，主記憶メモリとして働く前記ＮＡＮＤ型フラッシュメモリと，主記憶メモリのキャッシュメモリとして働く前記ＤＲＡＭとに対するメモリアクセスを総合的に管理するものであり，
　前記ＤＲＡＭは，（アクセス時間の短い）速いメモリであり，前記ＮＡＮＤ型フラッシュメモリは（アクセス時間の長い）遅いメモリであり，
　前記プロセッサ内に，キャッシュメモリＬ１，Ｌ２を備え，
　前記メモリ管理装置（ＭＭＵ）内にCache DRAM Memoryを備え，書き込みデータは，Cache DRAM Memoryに一時的に記憶され，
　メインメモリを構成する前記ＮＡＮＤ型フラッシュメモリ及び前記ＤＲＡＭは前記メモリ管理装置（ＭＭＵ）に接続されている，
　半導体記憶装置。」
２　引用文献２の記載
　引用文献２には，以下の技術的事項が記載されている。
Ｆ　「【請求項１】ホストプロセッサが使用する命令およびデータを格納する低電力組合せメモリシステムであって、
アクセス頻度の高い
命令およびデータを格納するメモリユニット
さらにアクセス頻度の低い命令およびデータを格納するメモリユニットを有する第２のメモリ要素を備え、この各メモリユニットは、前記第１および第２の状態間を指定するための前記第１のスレショールド電圧より高い第２のスレショールド電圧を有する高電力トランジスタで構成され、この高電力トランジスタは前記第１の電源電圧より高い第２の電源電圧により駆動され、
前記第１のメモリ要素は、前記ホストによるアクセス時の消費電力が前記第２のメモリ要素より低く、前記第２のメモリ要素は、静的動作時の消費電力が前記第１のメモリ要素より低いことを特徴とする低電力メモリシステム。」
３　引用文献３の記載
　引用文献３には，以下の技術的事項が記載されている。
   
Ｇ　「【００２６】
　図３Ａは、実施例１に係る第１のメモリモジュール１０Ａの表側の部品配置を示す図である。図３Ｂは、第１の
メモリモジュール１０Ａ
Ｈ　「図３Ｂ
」
　上記Ｇの記載及び図３Ｂから，“
メモリモジュール１０Ａに、ＤＲＡＭ１５とＦｌａｓｈメモリ１６が搭載されている”
４　引用文献４の記載
　引用文献４には，以下の技術的事項が記載されている。
Ｉ　「[0037] In one embodiment, 
the memory storage unit 310
devices in the dynamic RAM (DRAM) family.
当審訳；「[００３７]　一実施形態では，
メモリ記憶装置310は，
ダイナミックRAM(DRAM)ファミリーでもよい。揮発性メモリ記憶装置310
データ記憶モジュール215
Ｊ　「図３Ｂ
」
　上記Ｉの記載及び図３Ｂから，“
データ記憶モジュール２１５に，ＮＡＮＤフラッシュメモリ３０１Ａ〜Ｄ，及び揮発性メモリ記憶装置３１０が搭載されている”
５　参考文献の記載
　本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開平７−２２６０７６号公報（以下，「参考文献」という。）には，以下の技術的事項が記載されている。
Ｋ　「【００５１】図８には、この発明に係る半導体記憶装置を用いたコンピュータシステムにおけるメモリ（ＲＡＭ）部の一実施例の概略ブロック図が示されている。同図（Ａ）は、ワークステーション等のような高性能のパーソナルコンピュータシステムに向けられ、（Ｂ）には一般的なパーソナルコンピュータシステムに向けられている。
【００５２】（Ａ）においては、プロセッサは中央処理装置ＣＰＵに第１（１st）のキャッシュメモリを内蔵したＲＩＳＣプロセッサが用いられる。これに対して、プロセッサの外部に第２（２nd）キャッシュメモリが配置され、Ｉ／Ｏコントローラを介してシステムバス上に設けられた主メモリとして、前記実施例のように
高速ＤＲＡＭＭＡＴ（前記高速メモリアレイ）とストレージＭＡＴ（前記蓄積用メモリアレイ）からなるな（当審注：「からなるな」は「からなる」の誤記と認められる。）高速ＤＲＡＭ付ＤＲＡＭ
【００５３】この構成では、まず内蔵キャッシュに目的のアドレスのデータがあるときには、その読み出しが行われる。上記内蔵キャッシュに目的のアドレスのデータが存在しないときには、外部に設けられた第２のキャッシュメモリがアクセスされてそこに上記のデータが存在するときにはデータの読み出しが行われる。そして、第２のキャッシュメモリにもデータが存在しないときには、Ｉ／Ｏコントローラを介してシステムバスをアクセスして主メモリとての高速ＤＲＡＭ付ＤＲＡＭをアクセスすることになる。
【００５４】
高速ＤＲＡＭ付ＤＲＡＭは、
高速ＤＲＡＭＭＡＴに目的のデータがあるときにはそれを出力させ、目的のデータが無いときにはＤＲＡＭストレージＭＡＴのデータを出力させる
【００５５】この構成では、みかけ上３階層にメモリが構築されているが、主メモリとしてのＤＲＡＭに第３のキャッシュメモリとなる高速ＤＲＡＭが設けられているので、実質的には４階層からなるメモリシステムにより構成することができる。これにより、目的のデータの読み出しを高速に行うようにすることができる。そして、主メモリとしての高速ＤＲＡＭ付ＤＲＡＭは、リフレッシュ制御動作も含めて通常のＤＡＲＭと同様にメモリアクセスすることができるのでシステムが複雑化されることはない。」
Ｌ　「図８（Ａ）
」
第６　対比
１　本願発明と引用発明とを対比する。
（１）引用発明の「プロセッサ」は，キャッシュメモリＬ１，Ｌ２やメインメモリに格納されているデータにアクセスするものであることは明らかであって，かかる「データ」は，メモリ管理装置（ＭＭＵ），ＮＡＮＤ型フラッシュメモリ，ＤＲＡＭ，およびプロセッサを備える半導体記憶装置の“運営データ”といえるから，本願発明と引用発明とは，後記の点で相違するものの，“運営データにアクセスするプロセッサを備える”点で一致している。
（２）引用発明の「キャッシュメモリＬ１，Ｌ２」は，「プロセッサ内に」「備え」られていることから，“プロセッサに結合された高速ローカルメモリ”であるといえ，また，キャッシュメモリに格納されるデータ量はキャッシュメモリの容量に応じて限られたものであることから“制限されたデータ量”を格納するものである。
　よって，上記（１）の検討も踏まえると，本願発明と引用発明とは，後記の点で相違するものの，“プロセッサに結合されて運営データの制限された量を格納する高速ローカルメモリを備える”点で一致している。
（３）引用発明の「メモリ管理装置（ＭＭＵ）」は，「主記憶メモリとして働く前記ＮＡＮＤ型フラッシュメモリと，主記憶メモリのキャッシュメモリとして働く前記ＤＲＡＭとに対するメモリアクセスを総合的に管理するもの」である。ここで，「メモリ管理装置（ＭＭＵ）」は，メモリアクセスを管理する“メモリコントローラ”に他ならず，メモリアクセスという“データの流れを維持する”ものといえる。
　また，引用発明は，「メモリ管理装置（ＭＭＵ）内にCache DRAM Memoryを備え，書き込みデータは，Cache DRAM Memoryに一時的に記憶され」るものであるところ，「一時的に記憶」することは“バッファリング”することに他ならないから，引用発明の前記「Cache DRAM Memory」は“バッファーリングキャッシュメモリ”であるといえ，引用発明の「メモリ管理装置（ＭＭＵ）」は，「Cache DRAM Memory」という“バッファーリングキャッシュメモリ”に“結合されている”といえる。
　よって，上記（１）の検討も踏まえると，本願発明と引用発明とは，後記の点で相違するものの，“バッファーリングキャッシュメモリに結合されて運営データの流れを維持するメモリコントローラを備える”点で一致している。
（４）引用発明は，「メインメモリを構成する前記ＮＡＮＤ型フラッシュメモリ及び前記ＤＲＡＭはメモリ管理装置（ＭＭＵ）に接続されている」ものであるから，メインメモリはメモリ管理装置（ＭＭＵ）に接続されているといえ，プロセッサ及びメモリ管理装置（ＭＭＵ）の外部に設けられたメモリであるから，プロセッサが備えるキャッシュメモリＬ１，Ｌ２，及びＭＭＵ（メモリ管理装置）が備えるCache DRAM Memoryに対して，“メモリサブシステム”といえるものである。
　よって，本願発明と引用発明とは，後記の点で相違するものの，“メモリコントローラに結合されたメモリサブシステムを備える”点で一致している。
（５）引用発明の，「主記憶メモリのキャッシュメモリとして働く」「ＤＲＡＭ」は，「（アクセス時間の短い）速いメモリ」であるから，“減少した遅延時間を提供する”メモリであるといえる。
　また，階層構造を有するメモリシステムにおいて，主記憶メモリと，当該主記憶メモリのキャッシュメモリは，それぞれ“第２階層メモリ”，“第１階層メモリ”といえるメモリであるから，引用発明の，「主記憶メモリとして働く」「ＮＡＮＤ型フラッシュメモリ」，「主記憶メモリのキャッシュメモリとして働く」「ＤＲＡＭ」は，それぞれ“第２階層メモリ”，“第１階層メモリ”であるといえる。
　よって，上記（１）の検討結果も踏まえると，本願発明と引用発明とは，後記の点で相違するものの，“メモリサブシステム”は“減少した遅延時間を提供する，運営データを格納する第１階層メモリを備える”点で一致する。
（６）引用発明の，「主記憶メモリとして働く」「ＮＡＮＤ型フラッシュメモリ」は，「（アクセス時間の長い）遅いメモリ」であり，「主記憶メモリのキャッシュメモリとして働く」「ＤＲＡＭ」よりも“増加した遅延時間を要する”メモリであるといえ，また，「主記憶メモリのキャッシュメモリとして働く」「ＤＲＡＭ」よりも“増加した容量を提供する”ことは明らかである。
　そして，上記（５）で検討したとおり，「主記憶メモリとして働く」「ＮＡＮＤ型フラッシュメモリ」は，階層構造を有するメモリシステムにおける“第２階層のメモリ”といえる。
　よって，上記（１）の検討結果も踏まえると，本願発明と引用発明とは，後記の点で相違するものの，“メモリサブシステム”は“第１階層メモリよりも増加した遅延時間を要するが，前記第１階層メモリよりも増加した容量を提供する，運営データを格納する第２階層メモリを備える”点で一致する。
（７）引用発明の「半導体記憶装置」は，プロセッサ，キャッシュメモリＬ１，Ｌ２，メモリ管理装置（ＭＭＵ），及びメインメモリを備えるものであるから，本願発明の，プロセッサ，高速ローカルメモリ，メモリコントローラ，及びメモリサブシステムを備える「電子システム」に相当する。
イ　上記（１）〜（７）の検討から，本願発明と引用発明とは，以下の点で一致し，また，以下の点で相違する。
＜一致点＞　 
「運営データにアクセスするプロセッサと，
　前記プロセッサに結合されて前記運営データの制限された量を格納する高速ローカルメモリと，
　バッファーリングキャッシュメモリに結合されて前記運営データの流れを維持するメモリコントローラと，
　前記メモリコントローラに結合されたメモリサブシステムと，を備え，
　前記メモリサブシステムは，
　減少した遅延時間を提供する，前記運営データを格納する第１階層メモリと，
　前記第１階層メモリよりも増加した遅延時間を要するが，前記第１階層メモリよりも増加した容量を提供する，前記運営データを格納する第２階層メモリと，を含むことを特徴とする電子システム。」
＜相違点１＞
　本願発明は，運営データが「コマンド及び使用者データを含む」ものであるのに対して，引用発明は，そのような特定がなされていない点。
＜相違点２＞
　本願発明は，メモリサブシステムが「単一モジュール」であるのに対して，引用発明は，そのような特定がなされていない点。
＜相違点３＞
　本願発明は，第１階層メモリが，減少した遅延時間を提供するように「最適化され」たものであり，第２階層メモリが，第１階層メモリよりも増加した遅延時間を要するが，第１階層メモリよりも増加した容量を提供するように「最適化され」たものであるのに対して，引用発明は，「最適化され」たとの特定がなされていない点。
＜相違点４＞
　本願発明は，第１階層メモリが，「高速制御バスによってアクセスタイミングが重要である」運営データを格納し，第２階層メモリが，「高速制御バスよりも低速の減少性能制御バスによってアクセスタイミングが重要でない」運営データを格納するものであるのに対して，引用発明は，そのような特定がなされていない点。
第７　当審の判断
１　上記相違点について検討する。
（１）＜相違点１＞について 
　上記引用文献２に示されるように，メモリに命令およびデータを格納することは周知技術であるから，引用発明において，メモリに格納するデータを「コマンド及び使用者データを含む」運営データとすることは，当業者であれば適宜なし得る事項にすぎない。
（２）＜相違点２＞について
　上記引用文献３，及び引用文献４に示されるように，ＮＡＮＤ型フラッシュメモリとＤＲＡＭとを「単一モジュール」に搭載することは周知技術であるから，引用発明において，ＮＡＮＤ型フラッシュメモリ及びＤＲＡＭから構成されるメインメモリを「単一モジュール」で構成することは，当業者であれば適宜なし得る事項にすぎない。
（３）＜相違点３＞について
　ＤＲＡＭとフラッシュメモリはともに半導体メモリであるところ，半導体メモリにおいて，ＤＲＡＭはフラッシュメモリに比べて減少した遅延時間を提供するのに適した半導体メモリであり，フラッシュメモリは，ＤＲＡＭに比べてアクセス時間が長いものの大容量化に適した半導体メモリであるといえる。
　してみると，本願の請求項１に記載の「最適化され」ることとは，どの程度の最適化を意味するのか特定されていないところ，引用発明の，第１階層メモリである「ＤＲＡＭ」は，第２階層メモリであるフラッシュメモリに比べれば，減少した遅延時間を提供するように「最適化され」たメモリであるといえ，引用発明の，第２階層メモリである「ＮＡＮＤ型フラッシュメモリ」は，第１階層メモリであるＤＲＡＭに比べれば，増加した遅延時間を要するが，増加した容量を提供するように「最適化され」たメモリであるといえるので，上記＜相違点３＞は，実質的な相違点であるとはいえない。
　なお，上記＜相違点３＞に関連して，請求人は，令和２年７月３日に提出された審判請求書において，下記のように主張している。
「１）本願発明は、「減少した遅延時間を提供するように最適化され、高速制御バスによってアクセスタイミングが重要である運営データを格納する第１階層メモリ」と、「第１階層メモリよりも増加した遅延時間を要するが、第１階層メモリよりも増加した容量を提供するように最適化され、高速制御バスよりも低速の減少性能制御バスによってアクセスタイミングが重要でない運営データを格納する第２階層メモリ」とを含む「単一モジュールのメモリサブシステム」に特徴を有するものであり、明細書段落〔００２６〕、〔００２７〕等に記載の通り、
「第１階層メモリは、高速のアクセス及び技術の幾何学的な構造によって限定される容量を提供する既存のＤＲＡＭメモリ」であり、「第２階層メモリは、容量の相当な増加と若干低下したアクセス時間とを交換するＤＲＡＭ技術の新しい構造」であって、
「第１階層メモリ」及び「第２階層メモリ」は、共にＤＲＡＭで構成されたセル構造が同一のメモリ形態を有するものです。
　２）一方、文献１のメインメモリは、高速、低遅延且つ小容量なＤＲＡＭ（第１階層メモリ）と、低速、長遅延且つ大容量なＮＡＮＤフラッシュメモリ（第２階層メモリ）とを有するものであって、
本願発明のように共にＤＲＡＭで構成されたセル構造が同一のメモリではありません。
　また、文献３及び文献４もＤＲＡＭとフラッシュメモリとを設けたものであって、セル構造が同一のメモリではありません。」
　請求人の上記主張は，要するに，本願発明は，「第１階層メモリは、高速のアクセス及び技術の幾何学的な構造によって限定される容量を提供する既存のＤＲＡＭメモリ」であり，「第２階層メモリは、容量の相当な増加と若干低下したアクセス時間とを交換するＤＲＡＭ技術の新しい構造」であって，「第１階層メモリ」及び「第２階層メモリ」は、「共にＤＲＡＭで構成されたセル構造が同一のメモリ形態を有する」のに対して、引用発明のメインメモリは、「低遅延且つ小容量なＤＲＡＭ（第１階層メモリ）と、低速、長遅延且つ大容量なＮＡＮＤフラッシュメモリ（第２階層メモリ）」であり、本願発明のように「共にＤＲＡＭで構成されたセル構造が同一のメモリ」ではない点で相違するという主張である。
　しかしながら，本願の請求項１には，「第１階層メモリ」が「既存のＤＲＡＭメモリ」であり，「第２階層メモリ」が「容量の相当な増加と若干低下したアクセス時間とを交換するＤＲＡＭ技術の新しい構造」を有するＤＲＡＭであって、第１階層メモリ及び第２階層メモリが「共にＤＲＡＭで構成されたセル構造が同一のメモリ形態を有する」ことは特定されておらず，請求人の上記主張は，請求項の記載に基づかない主張であり，採用することはできない。
　また，仮に，本願発明の「第１階層メモリ」及び「第２階層メモリ」が「共にＤＲＡＭで構成されたセル構造が同一のメモリ形態を有する」ものであったとしても，上記参考文献１には，「高速ＤＲＡＭＭＡＴ（前記高速メモリアレイ）とストレージＭＡＴ（前記蓄積用メモリアレイ）からなる高速ＤＲＡＭ付ＤＲＡＭ」が開示されており，第１階層メモリである高速メモリアレイと第２階層メモリである蓄積用メモリアレイを共にＤＲＡＭで構成する技術も本願の優先日前に既に公知の技術にすぎないから，「第１階層メモリ」及び「第２階層メモリ」を「共にＤＲＡＭで構成されたセル構造が同一のメモリ形態を有する」とすることも格別のものとは認められない。
（４）＜相違点４＞について
　引用発明は，「メモリ管理装置（ＭＭＵ）は，主記憶メモリとして働く前記ＮＡＮＤ型フラッシュメモリと，主記憶メモリのキャッシュメモリとして働く前記ＤＲＡＭとに対するメモリアクセスを総合的に管理する」ものであるところ，かかるメモリ管理装置（ＭＭＵ）が管理するＮＡＮＤ型フラッシュメモリ，ＤＲＡＭに対するメモリアクセスが，それぞれメモリ制御バスを介して行われるものであることは，メモリアクセス技術における技術常識からして明らかである。
　そして，かかるメモリ制御バスに関して，ＤＲＡＭが「（アクセス時間の短い）速いメモリ」であることから，ＤＲＡＭに対するアクセス制御バスを“高速制御バス”とし，ＮＡＮＤ型フラッシュメモリが「（アクセス時間の長い）遅いメモリ」であることから，ＮＡＮＤ型フラッシュメモリに対するアクセス制御バスを，“高速制御バスよりも低速の減少性能制御バス”とすることは，単に，求められるアクセス時間に応じたアクセス制御バスを用いることを規定しているにすぎず，当業者であれば適宜なし得る事項である。
　また，「（アクセス時間の短い）速いメモリ」であるＤＲＡＭに，“アクセスタイミングが重要である”データを格納し，「（アクセス時間の長い）遅いメモリ」であるＮＡＮＤ型フラッシュメモリに“アクセスタイミングが重要でない”データを格納することも，当業者であれば当然になし得る事項に過ぎない。
　よって，上記＜相違点１＞についての検討も踏まえると，引用発明において，第１階層メモリであるＤＲＡＭが，「高速制御バスによってアクセスタイミングが重要である」運営データを格納し，第２階層メモリであるＮＡＮＤ型フラッシュメモリが，「高速制御バスよりも低速の減少性能制御バスによってアクセスタイミングが重要でない」運営データを格納することは，当業者であれば適宜なし得る事項である。
２　小括 
　上記１で検討したとおり，上記＜相違点１＞〜＜相違点４＞に係る構成は，引用発明１及び引用文献２〜４に示される周知技術に基づいて，当業者が容易に想到し得たものであり，そして，上記相違点を総合的に勘案しても，本願発明の奏する作用効果は，引用発明１及び引用文献２〜４に示される周知技術の奏する作用効果から予測される範囲内のものにすぎず，格別顕著なものということはできない。 
　したがって，本願発明は，引用発明１及び引用文献２〜４に示される周知技術に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許を受けることができない。 
第８　むすび
　以上のとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないものであるから，その余の請求項に係る発明について検討するまでもなく，本願は拒絶すべきものである。