【手続補正書】
【提出日】平成31年2月20日(2019.2.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
これにより、例えば、入力端子ＩＮにプラスのサージ電荷が入った場合、入力端子ＩＮとグランド端子ＧＮＤとの間に接続されているダイオードＤには、逆方向電圧が印加されることなる。そして、この逆方向電圧がダイオードＤの降伏電圧を超えると、ダイオードＤに逆方向電流が流れて、入力端子ＩＮに入ったプラスのサージ電荷はグランド端子ＧＮＤに流れることになる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
そして、図４に示すように、ポリシリコン膜ＰＦの表面および分離絶縁膜ＬＳの表面を覆うように、エピタキシャル層ＥＰＩの上方に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。そして、この層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通して、ポリシリコン膜ＰＦに達するプラグＰＬＧ３が形成されている。さらに、層間絶縁膜ＩＬ上には、プラグＰＬＧ３と電気的に接続される配線ＷＬ１が形成されている。したがって、図４に示すように、埋込半導体領域ＢＳＲとシンカー領域ＳＫＲとポリシリコン膜ＰＦとプラグＰＬＧ３と配線ＷＬ１とは、電気的に接続されていることになる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
続いて、図８（ａ）は、図４に対応する模式図であり、図８（ｂ）は、Ｉ−Ｖカーブを示すグラフである。特に、図８（ａ）は、図２に示す入力端子ＩＮに入ったサージ電荷により、抵抗領域ＲＲの一端部ＥＤ１に１１０Ｖの電位が印加された場合の説明図である。図８（ａ）に示すように、抵抗領域ＲＲの一端部ＥＤ１は、１１０Ｖの電位に固定されている。一方、本実施の形態における半導体素子ＳＤ１では、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間に１１０Ｖの逆バイアスが印加される結果、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間に流れるリーク電流が増加する。この結果、図８（ａ）に示すように、エピタキシャル層ＥＰＩとシンカー領域ＳＫＲと埋込半導体領域ＢＳＲでは、リーク電流が増加するためにオームの法則に従った電位ドロップが大きくなる。これにより、例えば、図８（ａ）に示すように、エピタキシャル層ＥＰＩの電位は、約１０９．３Ｖとなり、埋込半導体領域ＢＳＲの電位は、１０９Ｖとなる。このように、図８（ａ）に示す状態では、抵抗領域ＲＲの一端部ＥＤ１は、１１０Ｖの電位に固定されているが、抵抗領域ＲＲに接するエピタキシャル層ＥＰＩの電位は、抵抗領域ＲＲの一端部ＥＤ１よりもかなり低い電位となる。この結果、抵抗領域ＲＲの一端部ＥＤ１とエピタキシャル層ＥＰＩとの間のｐｎ接合には順バイアスが印加されることになり、この順バイアス（０．７Ｖ）は、ｐｎ接合のビルトインポテンシャル（０．７Ｖ）に達することになり、抵抗領域ＲＲの一端部ＥＤ１からエピタキシャル層ＥＰＩへ電流が流れ始める。つまり、図８（ａ）に示す状態では、抵抗領域ＲＲをエミッタとし、かつ、エピタキシャル層ＥＰＩをベースとし、半導体基板１Ｓをコレクタとする寄生バイポーラトランジスタ（ＰＮＰバイポーラトランジスタ）において、エミッタからベースに向かって電流が流れ始める。この図８（ａ）に示す状態は、図８（ｂ）に示すＩ−Ｖカーブのポイント（３）に対応しており、寄生バイポーラトランジスタが動作し始める直前のポイントに対応する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
特に、本実施の形態では、リーク電流経路（図７（ａ）におけるシンカー領域ＳＫＲ→埋込半導体領域ＢＳＲ→分離半導体領域ＩＳＯの電流経路）に、ｎ型半導体領域ＮＲ２を含むシンカー領域ＳＫＲを設けている（第２特徴点）。このため、本実施の形態によれば、シンカー領域ＳＫＲを設けないデバイス構造に比べて、寄生バイポーラトランジスタを安定的に動作させることができる。以下に、この点について説明する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
これに対し、例えば、図４に示す本実施の形態における半導体素子ＳＤ１のデバイス構造では、ｎ型半導体領域ＮＲ１を含むシンカー領域ＳＫＲが形成されている。この場合、図７（ａ）に示すように、サージ電荷に起因するｐｎ接合の降伏は、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間の局所的な深い領域で生じる。その後、本実施の形態では、エピタキシャル層ＥＰＩよりも不純物濃度の高いシンカー領域ＳＫＲが形成されているため、リーク電流が増加しても、リーク電流は、抵抗の高いエピタキシャル層ＥＰＩの表面を流れるのではなく、抵抗の低いシンカー領域ＳＫＲに流れ込む。すなわち、ｎ型半導体領域ＮＲ１を含むシンカー領域ＳＫＲを形成するという本実施の形態における第２特徴点を採用すると、エピタキシャル層ＥＰＩの表面がリーク電流の電流経路とならないのである。この結果、本実施の形態における半導体素子ＳＤ１によれば、エピタキシャル層ＥＰＩの表面に「電流焼け跡」が形成されることを回避することができ、これによって、「電流焼け跡」に起因するエピタキシャル層ＥＰＩと分離半導体領域ＩＳＯとの間の導通不良を防止できることになる。したがって、本実施の形態における半導体素子ＳＤ１によれば、ｎ型半導体領域ＮＲ１を含むシンカー領域ＳＫＲが形成されていることから、大きなリーク電流を流すことができる結果、「電流焼け跡」を形成することなく、寄生バイポーラトランジスタを動作させることができるのである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
このように、本実施の形態によれば、検討技術と比較して、ｐｎ接合の降伏後のリーク電流経路を安定的に、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間の局所的な深い位置に保つことができるのは、ｎ型半導体領域ＮＲ１を含むシンカー領域ＳＫＲを設けるからである。すなわち、本実施の形態では、不純物濃度が高く、抵抗値の低いシンカー領域ＳＫＲを設けることによって、埋込半導体領域ＢＳＲの電位が安定的に固定される結果、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間の電界を大きく保つことができるからである。つまり、エピタキシャル層ＥＰＩよりも不純物濃度の高いｎ型半導体領域ＮＲ１を含むシンカー領域ＳＫＲによって、シンカー領域ＳＫＲを流れるリーク電流経路の抵抗値が低下する。この結果、埋込半導体領域ＢＳＲの電位が、電圧降下の影響を受けにくくなり、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間の電位差を安定的に維持できることになり、これによって、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間の電界を大きく維持することができるのである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
これに対し、シンカー領域ＳＫＲが設けられていない検討技術においては、例えば、図１０（ａ）に示すｎ型半導体領域ＮＲ２と埋込半導体領域ＢＳＲとの間には、不純物濃度が低く、抵抗値の高いエピタキシャル層ＥＰＩしか存在しない。このため、リーク電流が増加すると、エピタキシャル層ＥＰＩによる電圧降下が大きくなる結果、埋込半導体領域ＢＳＲの電位が、電圧降下の影響を大きく受けることになり、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間の電位差が小さくなる。このことは、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間の電界を大きく維持することが困難になることを意味する。これにより、検討技術においては、リーク電流が増加すると、埋込半導体領域ＢＳＲと分離半導体領域ＩＳＯとの間の局所的な深い領域ではなく、図１０（ａ）の矢印で示すリーク電流経路の方が、降伏しやすくなるため、この矢印の経路に沿ってリーク電流が流れるようになる。この結果、エピタキシャル層ＥＰＩの表面に「ミミズ」の這ったような「電流焼け跡」が形成されてしまい、この「電流焼け跡」に沿って、エピタキシャル層ＥＰＩと分離半導体領域ＩＳＯとの間のショート不良が発生する。すなわち、検討技術では、リーク電流がエピタキシャル層ＥＰＩの表面を流れる結果、エピタキシャル層ＥＰＩの表面に「電流焼け跡」が形成され、この「電流焼け跡」によって、エピタキシャル層ＥＰＩと分離半導体領域ＩＳＯとが電気的に導通してしまうのである。