(57)【要約】  測定精度の低下を防止するとともに同時に測定可能な被試験デバイスの数を増すことができる半導体試験装置を提供することを目的とする。半導体試験装置は、ＤＵＴ２００のピンに信号を入力するドライバＤＲと、ドライバＤＲの出力端子に一方端が接続されており、途中に設けられた複数の接続点を有する信号線路と、信号線路の他方端に接続された終端抵抗２８とを備えている。信号線路に設けられた複数の接続点のそれぞれに複数のＤＵＴ２００のそれぞれが接続されている。【特許請求の範囲】
【請求項１】
被試験デバイスのピンに、試験に供する印加信号を入力するドライバと、
前記ドライバの出力端子に一方端が接続されており、途中に設けられた複数の接続点を有する信号線路と、
前記信号線路の他方端に接続された終端抵抗と、
を備え、前記複数の接続点のそれぞれに、複数の前記被試験デバイスのそれぞれを接続する半導体試験装置。
【請求項２】
請求項１において、
前記被試験デバイスの機能試験に必要な信号波形を生成する試験信号波形生成手段をさらに備え、
前記信号波形を受けて前記ドライバで印加信号を生成し、生成した印加信号を前記信号線路に接続された複数の前記被試験デバイスのそれぞれに対して入力する半導体試験装置。
【請求項３】
請求項１において、
前記ドライバの出力インピーダンス、前記終端抵抗のインピーダンス、前記信号線路のインピーダンスを一致させる半導体試験装置。
【請求項４】
請求項３において、
前記ドライバと前記終端抵抗を有するドライバチャネルが搭載されたピンエレクトロニクスと、
前記ピンエレクトロニクスに接続され、前記ドライバと前記終端抵抗のそれぞれに接続される前記信号線路の一部を形成する同軸ケーブルによって配線がなされたマザーボードと、
前記マザーボードに接続され、複数の前記被試験デバイスが搭載されるとともに、前記信号線路の一部を形成する配線がなされたソケットボードと、
を備える半導体試験装置。
【請求項５】
請求項２〜４のいずれかにおいて、
前記被試験デバイスのＤＣ試験に必要な電圧、電流の少なくとも一方を生成するＤＣ電源と、
前記ＤＣ電源を前記信号線路に対して接続する第１のスイッチと、
前記ドライバと前記信号線路との間に挿入されて線路を開閉する第２のスイッチと、
をさらに備える半導体試験装置。
【請求項６】
被試験デバイスのピンに試験に供する印加信号を入力する複数チャネル分のドライバと、
前記ドライバの出力端子に一方端が接続されており、複数の被試験デバイスの対応するピンに順次直列接続される接続経路を有する信号線路と、
を備え、前記複数の被試験デバイス間を順次直列接続する前記信号線路の配線長は、前記複数チャネルのそれぞれにおいて同一の伝搬遅延量に設定されている半導体試験装置。
【請求項７】
請求項６において、
前記ドライバに接続される前記信号線路の他方端に接続される終端抵抗をさらに備える半導体試験装置。
【請求項８】
請求項１記載の半導体試験装置に備わっており、複数の被試験デバイスを搭載するソケットボードであって、
前記複数の被試験デバイスの対応するピンを順次直列接続する前記信号線路を備えるソケットボード。
【請求項９】
請求項６において、
前記複数の被試験デバイスの間を順次直列接続する前記信号線路の配線長に伴う伝搬遅延量に対応して、それぞれの被試験デバイスのピンに印加される印加信号に生ずるタイミングの遅れに基づいて、前記複数の被試験デバイスのそれぞれのＩＯピンに接続されるＩＯチャネルに対する遅延タイミングの調整を行う半導体試験装置。
【請求項１０】
請求項９において、
前記ＩＯチャネルに対する遅延タイミングの調整は、前記ＩＯチャネルに備わった第２のドライバに対して、前記信号線路の配線長の差に伴う伝搬遅延量の差を相殺する遅延量を設定するとともに、前記ＩＯチャネルに備わったコンパレータに対して、前記信号線路の配線長の差に伴う伝搬遅延量の差を相殺する遅延量を設定する半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の被試験デバイスに対して機能試験等を行う半導体試験装置に関する。
【背景技術】
【０００２】
従来から、半導体試験装置で複数の被試験デバイスに対して機能試験を実施する際に、１つのドライバの出力側を分岐して２つの被試験デバイスを接続し、これら２つの被試験デバイスに対して１つのドライバから共通の試験パターンを同時に入力する手法が知られている（例えば、特許文献１参照。）。このような接続を行うことにより、少ない数のドライバで多くの被試験デバイスに対して機能試験を実施することが可能になる。
【特許文献１】特開２０００−２９２４９１号公報（第２−６頁、図１−５）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、特許文献１に開示された手法では、例えばドライバの出力端側に接続された信号線路のインピーダンスを５０Ωとすると、分岐先となる２本の信号線路のそれぞれのインピーダンスは１００Ωにする必要がある。理論上は、分岐先の信号線路のインピーダンスを２００Ωに設定してこの信号線路を４本用いると、ドライバの出力側に接続された５０Ωの信号線路と整合をとることができることになり、さらに少ないドライバの数で多くの被試験デバイスに対して機能試験を実施することができる。しかし、実際には、被試験デバイスの電気的な接続を行うソケットボードにおける配線のインピーダンスは１００Ω程度が上限であって、分岐数、すなわち同時に機能試験を実施することが可能な被試験デバイスの数を増やすことができないという問題があった。一方、このような低いインピーダンスの信号線路を用いて分岐数を４以上に設定すると、インピーダンスの不整合により信号の反射が発生して信号波形が乱れるため、測定精度が低下するという問題がある。【０００４】
本発明は、このような点に鑑みて創作されたものであり、その目的は、測定精度の低下を防止するとともに同時に測定可能な被試験デバイスの数を増すことができる半導体試験装置を提供することにある。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の半導体試験装置は、被試験デバイスのピンに、試験に供する印加信号を入力するドライバと、ドライバの出力端子に一方端が接続されており、途中に設けられた複数の接続点を有する信号線路と、信号線路の他方端に接続された終端抵抗とを備え、複数の接続点のそれぞれに、複数の被試験デバイスのそれぞれを接続している。これにより、信号線路のインピーダンスを高くすることなく信号線路に複数の被試験デバイスを接続することが可能になるため、信号線路のインピーダンスによる制約がなくなり、同時に測定可能な被試験デバイスの数を増やすことができる。【０００６】
また、上述した被試験デバイスの機能試験に必要な信号波形を生成する試験信号波形生成手段をさらに備え、信号波形を受けてドライバで印加信号を生成し、生成した印加信号を信号線路に接続された複数の被試験デバイスのそれぞれに対して入力することが望ましい。これにより、数を増やした被試験デバイスに対して共通の印加信号を入力して同時に機能試験を実施することが可能になる。【０００７】
また、上述したドライバの出力インピーダンス、終端抵抗のインピーダンス、信号線路のインピーダンスを一致させることが望ましい。これにより、ドライバから出力される信号の反射による信号波形の乱れを防止することができ、測定精度の低下を防止することができる。例えばドライバの出力インピーダンスを５０Ωとすると、信号線路のインピーダンスも５０Ωに設定することになるが、このような信号線路は実現が容易であり、同時測定の対象となる被試験デバイスの数の増加、測定精度の低下防止とともに製造の容易化を実現することができる。【０００８】
また、上述したドライバと終端抵抗を有するドライバチャネルが搭載されたピンエレクトロニクスと、ピンエレクトロニクスに接続され、ドライバと終端抵抗のそれぞれに接続される信号線路の一部を形成する同軸ケーブルによって配線がなされたマザーボードと、マザーボードに接続され、複数の被試験デバイスが搭載されるとともに、信号線路の一部を形成する配線がなされたソケットボードとを備えることが望ましい。これにより、ソケットボード内の配線のインピーダンスを必要以上に高くすることなく多くの被試験デバイスに対して同時に試験を実施することが可能になる。【０００９】
また、上述した被試験デバイスのＤＣ試験に必要な電圧、電流の少なくとも一方を生成するＤＣ電源と、ＤＣ電源を信号線路に対して接続する第１のスイッチと、ドライバと信号線路との間に挿入されて線路を開閉する第２のスイッチとをさらに備えることが望ましい。これにより、同じ信号線路を用いて複数の被試験デバイスに対して機能試験とＤＣ試験の両方を選択的に実施することが可能になる。【００１０】
また、本発明の半導体試験装置は、被試験デバイスのピンに試験に供する印加信号を入力する複数チャネル分のドライバと、ドライバの出力端子に一方端が接続されており、複数の被試験デバイスの対応するピンに順次直列接続される接続経路を有する信号線路とを備え、複数の被試験デバイス間を順次直列接続する信号線路の配線長は、複数チャネルのそれぞれにおいて同一の伝搬遅延量に設定されている。各チャネルの信号線路の配線長を同じにして同一の伝搬遅延時間とすることにより、個別のタイミング制御が不要になる。【００１１】
また、上述したドライバに接続される信号線路の他方端に接続される終端抵抗をさらに備えることが望ましい。これにより、信号の反射を抑えることができる。【００１２】
また、本発明のソケットボードは、上述した半導体試験装置に備わっており、複数の被試験デバイスを搭載しており、複数の被試験デバイスの対応するピンを順次直列接続する信号線路を備えている。このようなソケットボードを用いることにより、信号線路のインピーダンスを高くすることなく信号線路に複数の被試験デバイスを接続することが可能になり、同時に測定可能な被試験デバイスの数を増やすことができる。【００１３】
また、上述した複数の被試験デバイスの間を順次直列接続する信号線路の配線長に伴う伝搬遅延量に対応して、それぞれの被試験デバイスのピンに印加される印加信号に生ずるタイミングの遅れに基づいて、複数の被試験デバイスのそれぞれのＩＯピンに接続されるＩＯチャネルに対する遅延タイミングの調整を行うことが望ましい。これにより、印加信号の入力タイミングのずれに合わせて各被試験デバイスの出力信号を取り込むタイミングを調整することができる。【００１４】
また、上述したＩＯチャネルに対する遅延タイミングの調整は、ＩＯチャネルに備わった第２のドライバに対して、信号線路の配線長の差に伴う伝搬遅延量の差を相殺する遅延量を設定するとともに、ＩＯチャネルに備わったコンパレータに対して、信号線路の配線長の差に伴う伝搬遅延量の差を相殺する遅延量を設定することが望ましい。これにより、各ＩＯチャネルに備わったドライバとコンパレータの両方のタイミング調整を行うことができる。
【図面の簡単な説明】
【００１５】
【図１】一実施形態の半導体試験装置の全体構成を示す図である。
【図２】ピンエレクトロニクス内のドライバチャネルおよびＩＯチャネルとＤＵＴとの接続状態を示す図である。
【図３】機能試験とＤＣ試験の両方に対応可能なドライバチャネルの変形例を示す図である。
【図４】分岐を有する変形例の構成を示す図である。
【図５】終端抵抗を用いない変形例の接続構成を示す図である。
【符号の説明】
【００１６】
１０  半導体試験装置本体
１２  テスタ制御部
１４  タイミング発生器
１６  パターン発生器
１８  データセレクタ
２０  フォーマット制御部
２２  ピンエレクトロニクス
２４、２４Ａ、２４Ｂ  ドライバチャネル（Ｄｃｈ）
２６  ＩＯチャネル（ＩＯｃｈ）
２８、２８Ｂ  終端抵抗
３０  マザーボード
３２  同軸ケーブル
４０  ソケットボード
６０  ワークステーション
２００  ＤＵＴ（被試験デバイス）
【発明を実施するための最良の形態】
【００１７】
以下、本発明を適用した一実施形態の半導体試験装置について詳細に説明する。図１は、一実施形態の半導体試験装置の全体構成を示す図である。この半導体試験装置は、複数のＤＵＴ（被試験デバイス）２００に対して機能試験やＤＣ試験等の各種の試験を実施するために、半導体試験装置本体１０およびワークステーション６０を含んで構成されている。ワークステーション６０は、機能試験等の一連の試験動作やタイミング・キャリブレーション動作の全体を制御するとともに、ユーザとの間のインタフェースを実現する。ＤＵＴ２００としては、半導体メモリやロジックＩＣ等の各種の半導体デバイスが考えられる。【００１８】
半導体試験装置本体１０は、ワークステーション６０から転送されてくる所定の試験プログラムを実行することによりＤＵＴ２００に対する各種の試験を行う。このために、半導体試験装置本体１０は、テスタ制御部１２、タイミング発生器１４、パターン発生器１６、データセレクタ１８、フォーマット制御部２０、ピンエレクトロニクス２２を備えている。これらのテスタ制御部１２、タイミング発生器１４、パターン発生器１６、データセレクタ１８、フォーマット制御部２０が試験信号波形生成手段に対応している。【００１９】
テスタ制御部１２は、タイミング発生器１４等の各構成部とバスを介して接続されており、ワークステーション６０から転送された試験プログラムを実行することにより、各構成部に対して各種の試験動作に必要な制御を行う。【００２０】
タイミング発生器１４は、試験動作の基本周期を設定するとともに、この設定した基本周期内に含まれる各種のタイミングエッジを生成する。パターン発生器１６は、各種のパターンデータを発生する。データセレクタ１８は、パターン発生器１６から出力される各種のパターンデータである論理的なピン番号をＤＵＴ２００の物理的なピン番号に割付対応させる。フォーマット制御部２０は、パターン発生器１６によって発生してデータセレクタ１８によって選択されたパターンデータと、タイミング発生器１４によって生成されたタイミングエッジとに基づいて、ＤＵＴ２００に印加する波形制御を行う。【００２１】
ピンエレクトロニクス２２は、ＤＵＴ２００に対して物理的なインタフェースをとるためのものであり、フォーマット制御部２０の波形制御によって生成される波形信号ＦＤやストローブ信号ＳＴＢに基づいて、実際にＤＵＴ２００との間で入出力される信号を生成する。このために、ピンエレクトロニクス２２は、複数のドライバチャネル（Ｄｃｈ）２４と複数のＩＯチャネル（ＩＯｃｈ）２６とを備えている。なお、ピンエレクトロニクス２２は、専用のテストヘッドに収容されて、装置本体とは分離できる構造となっているのが通常である。【００２２】
ドライバチャネル２４は、ＤＵＴ２００のドライバピンに入力する実際の試験波形を生成する。このために、ドライバチャネル２４は、ドライバＤＲとこのドライバＤＲに入力する波形信号ＦＤのタイミングを調整する可変遅延素子ＶＤとを有する。ここで、「ドライバピン」とは、メモリデバイスのアドレスピンや各種のコントロールピンのようにＤＵＴ２００へ試験波形の印加のみを行うピンである。ドライバＤＲは、フォーマット制御部２０から出力される波形信号ＦＤを可変遅延素子ＶＤに通して任意のタイミングに遅延した試験波形をＤＵＴ２００へ印加する。なお、可変遅延素子ＶＤはフォーマット制御部２０内に備える構成としてもよい。【００２３】
ＩＯチャネル２６は、ＤＵＴ２００のＩＯピンに印加する実際の試験波形を生成するとともに、ＩＯピンから実際に出力される応答信号を受けてストローブ信号ＳＴＢに同期したタイミング判定を行う。このために、ＩＯチャネル２６は、ドライバＤＲおよびこのドライバＤＲに入力する波形信号ＦＤのタイミングを調整する可変遅延素子ＶＤと、コンパレータＣＰおよびこのコンパレータＣＰに入力するストローブ信号ＳＴＢのタイミングを調整する可変遅延素子ＶＤとを有する。ここで、「ＩＯピン」とは、入力／出力ピンであり、メモリデバイスのデータピンのように試験波形の印加と応答信号のタイミング判定を行うピンである。コンパレータＣＰは、フォーマット制御部２０から出力されて可変遅延素子ＶＤを介して入力されるストローブ信号ＳＴＢに基づくタイミングで、応答信号のサンプリングを行い、このサンプリングされた信号を後段の良否判定回路（図示せず）へ供給する。【００２４】
また、半導体試験装置本体１０には、ソケットボード４０とピンエレクトロニクス２２との間を仲介するマザーボード３０が搭載されており、このマザーボード３０内の同軸ケーブル３２を介して上述したピンエレクトロニクス２２がソケットボード４０に接続されている。ソケットボード４０は、複数のＤＵＴ２００がＩＣソケット（図示なし）を介して搭載されており、これらのＤＵＴ２００のドライバピンやＩＯピンをマザーボード３０に接続するための配線がなされている。【００２５】
図２は、ピンエレクトロニクス２２内のドライバチャネル２４およびＩＯチャネル２６と複数ｎ（例えば４つ）のＤＵＴ２００との接続状態を示す図である。本実施形態では、ピンエレクトロニクス２２内の一つのドライバチャネル２４と４つのＤＵＴ２００（２００−１、２００−２、２００−３、２００−４）とが対応している。すなわち、このドライバチャネル２４内のドライバＤＲから出力される共通の信号が４つのＤＵＴ２００−１〜２００−４のそれぞれの同一のドライバピンに入力されて、４つのＤＵＴ２００−１〜２００−４に対する機能試験等が同時に行われる。【００２６】
具体的には、ドライバチャネル２４内のドライバＤＲの出力端子は、マザーボード３０内の同軸ケーブル３２（３２−１）、ソケットボード４０内の配線Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、マザーボード３０内の同軸ケーブル３２（３２−２）を介して、ドライバチャネル２４内の終端抵抗２８に接続されている。ドライバチャネル２４内のドライバＤＲの出力インピーダンスは５０Ωに設定されている。また、マザーボード３０内の同軸ケーブル３２−１、３２−２、ソケットボード４０内の配線Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、ドライバチャネル２４内の終端抵抗２８のそれぞれのインピーダンスもそれぞれ５０Ωに設定されている。したがって、ドライバチャネル２４内のドライバＤＲから出力された信号は、反射を生じることなく終端抵抗２８まで伝送される。なお、終端抵抗２８は、ソケットボード４０またはマザーボード３０に備えるようにしてもよい。【００２７】
また、ソケットボード４０において、配線Ｃ１、Ｃ２の接続点にＤＵＴ２００−１のドライバピンが接続される。同様に、配線Ｃ２、Ｃ３の接続点にＤＵＴ２００−２のドライバピンが接続される。配線Ｃ３、Ｃ４の接続点にＤＵＴ２００−３のドライバピンが接続される。配線Ｃ４、Ｃ５の接続点にＤＵＴ２００−４のドライバピンが接続される。このように、本実施形態では、ソケットボード４０内の配線Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５が縦続接続（直列接続）され、それぞれの配線の接続点に複数のＤＵＴ２００−１〜２００−４が接続されている。【００２８】
なお、ＤＵＴ２００−１〜２００−４のそれぞれに含まれるＩＯピンとピンエレクトロニクス２２内の各ＩＯチャネル２６との接続は従来と同様に行われる。すなわち、ＤＵＴ２００−１の各ＩＯピンと各ＩＯチャネル２６とが１対１となるように接続されており、各ＩＯピンから出力される信号に対するパス／フェイルの判定が別々に行われる。【００２９】
ここで、図２において遅延時間ＤＬ１〜ＤＬ４で示されるように、各ＤＵＴのドライバピンに印加される波形は、各々異なったタイミングで印加されることになる。一方、４つのＩＯチャネル２６ａ〜２６ｄの遅延時間ＤＬ２１〜ＤＬ２４は同一とする。この場合、各ＤＵＴ毎に、ＩＯチャネル２６側に備わったドライバＤＲの可変遅延素子ＶＤ、およびストローブ信号ＳＴＢの可変遅延素子ＶＤに対して、オフセット遅延量ＤＬｘを付与する遅延補正が必要である。即ち、ＩＯチャネル２６ｂの場合には、オフセット遅延量ＤＬｘ＝ＤＬ２−ＤＬ１を付与する。ＩＯチャネル２６ｃの場合には、オフセット遅延量ＤＬｘ＝ＤＬ３−ＤＬ１を付与する。ＩＯチャネル２６ｄの場合には、オフセット遅延量ＤＬｘ＝ＤＬ４−ＤＬ１を付与する。なお、オフセット遅延量ＤＬｘが最小となるように、隣接した複数のＤＵＴを配線することが望ましい。また、ドライバチャネル２４は複数チャネル存在するので、各ドライバチャネル２４に対応する遅延時間ＤＬ１〜ＤＬ４は、各々同一となるようにソケットボード４０における配線パターンを設計する必要がある。また、チャネル間のスキューが最小となるようにするために、複数のＩＯチャネル２６および複数のドライバチャネル２４に対してタイミングキャリブレーションを実施して、スキュー調整することが望ましい。【００３０】
本実施形態の半導体試験装置では、ドライバチャネル２４内のドライバＤＲに、同軸ケーブル３２−１、配線Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、同軸ケーブル３２−２からなる１本の信号線路の一方端が接続されており、この信号線路の途中の異なる箇所に４つのＤＵＴ２００−１〜２００−４が接続されている。同軸ケーブル３２−１や配線Ｃ１等のインピーダンスを合わせるとともにこの信号線路の先端に終端抵抗２８を接続することにより、この信号線路の途中および先端での信号の反射をなくすことができるため、反射による信号波形の乱れに起因する測定精度の低下を防止することができる。また、従来のように、ＤＵＴ２００の数を増やすためにソケットボード４０内の配線Ｃ１等のインピーダンスを高くする必要もないため、同時に測定可能なＤＵＴ２００の数を２以上に容易に増やすことができる。これにより、数百〜数千チャネル備えるドライバチャネル２４の場合には、大幅にチャネル数を削減できるので、より安価な半導体試験装置を実現することができる。【００３１】
このように、信号線路のインピーダンスを高くすることなく信号線路に複数のＤＵＴ２００を接続することが可能になるため、信号線路のインピーダンスによる制約がなくなり、同時に測定可能なＤＵＴ２００の数を増やすことができる。また、数を増やした複数のＤＵＴ２００に対して共通の印加信号を入力して同時に機能試験を実施することが可能になる。【００３２】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、機能試験を行う際にドライバＤＲから出力された信号を４つのＤＵＴ２００−１〜２００−４に入力する場合の構成について説明したが、定電圧を印加したり定電流を供給するＤＣ試験についても若干の変更を行うだけでほぼ同じ構成を用いることができる。【００３３】
図３は、機能試験とＤＣ試験の両方に対応可能なドライバチャネルの変形例を示す図である。図３に示すドライバチャネル２４Ａは、図１および図２に示したドライバチャネル２４に対して、スイッチ５０、５２、５６、ＤＣ電源５４が追加された構成を有している。スイッチ５０は、ドライバＤＲの出力端子とマザーボード３０内の同軸ケーブル３２−１の一方端との間に配置されており、これらの間の接続を断続する。スイッチ５２は、終端抵抗２８とマザーボード３０内の同軸ケーブル３２−２の一方端との間に配置されており、これらの間の接続を断続する。スイッチ５６は、ＤＣ電源５４とマザーボード３０内の同軸ケーブル３２−１の一方端との間に配置されており、これらの間の接続を断続する。ＤＣ電源５４は、直流試験に必要な定電圧や定電流を生成する。スイッチ５０、５６が第１のスイッチに、スイッチ５２が第２のスイッチにそれぞれ対応する。【００３４】
上述したドライバチャネル２４Ａを用いて機能試験を実施する場合には、スイッチ５０、５２をオンし、スイッチ５６をオフする。このようなスイッチ制御を行うことにより、図２に示したドライバチャネル２４と同じ接続状態が実現され、その後機能試験が実施される。なお、上記のスイッチ制御はテスタ制御部１２によって行われる。【００３５】
また、ＤＣ試験を実施する場合には、スイッチ５０、５２をオフし、スイッチ５６をオンする。このようなスイッチ制御を行うことにより、同軸ケーブル３２−１、配線Ｃ１等によって形成される信号線路の一方端にＤＣ電源５４のみが接続され、この信号線路の他方端が開放された接続状態が実現され、その後ＤＣ試験が実施される。このように、同じ信号線路を用いて複数のＤＵＴ２００に対して機能試験とＤＣ試験の両方を選択的に実施することが可能になる。なお、終端抵抗２８やスイッチ５２は、ソケットボード４０またはマザーボード３０に備えるようにしてもよい。【００３６】
また、上述した実施形態では、従来のような分岐と本発明を組み合わせるようにしてもよい。図４は、分岐を有する変形例の構成を示す図である。図４に示すドライバチャネル２４Ｂは、図２に示したドライバチャネル２４に対して終端抵抗２８Ｂが追加された構成を有している。また、マザーボード３０Ｂは、ドライバチャネル２４Ｂとソケットボード４０Ｂとを接続する同軸ケーブル３２（３２−３）が１本追加された構成を有している。ソケットボード４０Ｂは、図２に示したソケットボード４０内に配線Ｃ１〜Ｃ５によって構成された信号線路を２系統備えており、しかもこれら２系統の信号線路のそれぞれの一方端がマザーボード３０Ｂ内の同軸ケーブル３２−１に共通に接続された分岐構造を有している。同軸ケーブル３２−１と２本の信号線路との接続点（分岐点）において信号の反射が生じないようにするために、同軸ケーブル３２−１のインピーダンスを５０Ωとしたときに２本の信号線路のそれぞれのインピーダンスが１００Ωに設定されている。したがって、ドライバチャネル２４Ｂ内の２つの終端抵抗２８、２８Ｂのインピーダンスも１００Ωに設定されている。このように、ソケットボード４０Ｂ内の配線を分岐させる手法を組み合わせることにより、信号の反射を生じさせることなく同時に測定可能なＤＵＴ２００の数を増やすことができる。【００３７】
図５は、終端抵抗を用いない変形例の接続構成を示す図であり、図２に示す構成において終端抵抗２８を削除した接続構成が示されている。この場合でも、ドライバチャネル２４の出力端子から遠端までの伝送線路のインピーダンスは５０Ωであるが、各ＤＵＴへの配線Ｃ１〜Ｃ４の接続点において、容量成分が付与されることに伴い、わずかにインピーダンスの低下を生じる。終端抵抗２８を用いて終端しない場合の試験波形の波形品質が許容できるＤＵＴを用いる場合には、図５に示すように終端抵抗２８を削除した接続構成を採用してもよい。【００３８】
また、上述した実施形態では、ピンエレクトロニクス２２にマザーボード３０を介してソケットボード４０を接続したが、これら各ボードの名称は半導体試験装置の製造メーカ等によって異なっている。例えば、ピンエレクトロニクス２２に接続されるマザーボード３０をパフォーマンスボードと称する場合があったり、マザーボード３０とソケットボード４０の組み合わせを３つ以上のボードの組み合わせで実現する場合があるが、図２に示したように、１本の信号線路の途中に複数のＤＵＴ２００を接続する形態であれば本発明を適用することができる。
【産業上の利用可能性】
【００３９】
本発明によれば、信号線路のインピーダンスを高くすることなく信号線路に複数の被試験デバイスを接続することが可能になるため、信号線路のインピーダンスによる制約がなくなり、同時に測定可能な被試験デバイスの数を増やすことができる。
【図１】
2007018020.tif 000002
【図２】
2007018020.tif 000003
【図３】
2007018020.tif 000004
【図４】
2007018020.tif 000005
【図５】
2007018020.tif 000006
【国際調査報告】
2007018020.tif 000007
2007018020.tif 000008
2007018020.tif 000009
2007018020.tif 000010