【手続補正書】
【提出日】平成30年12月10日(2018.12.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ウェーハの上の、第１スタック層と第２スタック層とを含むスタックに配置された開口部と、
前記開口部の少なくとも内側壁の上に配置された多層誘電体と、
前記多層誘電体の上に配置された第１チャネル層と、
前記第１チャネル層の上に配置され、半導体材料を含む第２チャネル層と、
前記第２チャネル層の上に配置された少なくとも１つの追加のチャネル層と、
を備えるメモリデバイスであって、
前記第１チャネル層又は前記第２チャネル層のうちの少なくとも１つは、ゲルマニウム（Ｇｅ）を含み、前記少なくとも１つの追加チャネル層は、前記第１チャネル層または前記第２チャネル層よりも低い濃度のＧｅを含むメモリデバイス。
【請求項２】
前記第１チャネル層又は前記第２チャネル層のうちの少なくとも１つは、シリコン‐ゲルマニウム（Ｓｉ−Ｇｅ）複合層を含み、前記Ｓｉ−Ｇｅ複合層は、約５原子％から約９５原子％の濃度範囲でＧｅを含む、請求項１に記載のメモリデバイス。
【請求項３】
前記第１チャネル層及び前記第２チャネル層は、多結晶構造を含む、請求項１に記載のメモリデバイス。
【請求項４】
前記少なくとも１つの追加チャネル層はＧｅを含み、前記第１チャネル層、前記第２チャネル層、および前記少なくとも１つの追加チャネル層は、チャネル長に対して垂直な方向に積層される、請求項１に記載のメモリデバイス。
【請求項５】
前記第１チャネル層と前記第２チャネル層との間にチャネル界面をさらに備え、前記第１チャネル層及び前記第２チャネル層は、２つの別個の堆積ステップで堆積され、各々は、異なるＧｅ濃度のシリコン‐ゲルマニウム複合層を含む、請求項１に記載のメモリデバイス。
【請求項６】
前記開口部は、前記ウェーハの上面に対して略垂直である、請求項１に記載のメモリデバイス。
【請求項７】
前記開口部は、円形、長円形、正方形、ひし形、及び長方形の群から選択される断面形状を含む、請求項１に記載のメモリデバイス。
【請求項８】
前記多層誘電体は、前記開口部の少なくとも前記内側壁の上のブロック誘電体層と、前記ブロック誘電体層の上の電荷トラップ層と、前記電荷トラップ層の上のトンネル誘電体層とを備え、前記電荷トラップ層は多層構造を含む、請求項１に記載のメモリデバイス。
【請求項９】
前記電荷トラップ層の前記多層構造は、外側の窒化物層と、中間の誘電体層と、内側の窒化物層とを含み、前記外側の窒化物層又は前記内側の窒化物層のうちの少なくとも１つは、酸窒化ケイ素を含み、前記外側の窒化物層及び前記内側の窒化物層のうちの一方は、酸素リッチであり、他方はケイ素リッチであり、前記中間の誘電体層は電荷トラップがほとんど無い、請求項８に記載のメモリデバイス。
【請求項１０】
前記第１スタック層及び前記第２スタック層は、前記スタックを形成するために交互に互いの上に配置され、
前記第１スタック層は、二酸化ケイ素（ＳｉＯ２）を含み、
前記第２スタック層の各々は、ゲート層を含み、前記ゲート層は、ドープされた多結晶シリコン（Ｐｏｌｙ−Ｓｉ）層又はタングステン／窒化チタン（Ｗ／ＴｉＮ）複合層のうちの１つを含む、請求項１に記載のメモリデバイス。
【請求項１１】
前記第１チャネル層又は前記第２チャネル層のうちの少なくとも１つは、正にドープされている、請求項１に記載のメモリデバイス。
【請求項１２】
前記第１チャネル層又は前記第２チャネルのうちの少なくとも１つは、ホウ素、ガリウム、又はインジウムの群から選択されたドーパントを含み、約１×１０１５ｃｍ−３から約１×１０１８ｃｍ−３の濃度範囲でドープされている、請求項１１に記載のメモリデバイス。
【請求項１３】
前記第１チャネル層と前記第２チャネル層との間の層厚比は、約１：５から約１：０．２の範囲内である、請求項１に記載のメモリデバイス。
【請求項１４】
ウェーハの上に形成されたスタックであり、誘電体層とゲート層とを含むスタックと、
前記スタックに形成された縦型の開口部内にそれぞれが形成される、複数の縦型のＮＡＮＤストリングであり、
前記縦型の開口部の少なくとも内側壁の上に配置されたブロック誘電体層、
前記ブロック誘電体層の上に配置された多層電荷トラップ層、
前記多層電荷トラップ層の上に配置されたトンネル誘電体層、
前記トンネル誘電体層の上に配置された外側のチャネルと、前記外側のチャネルの上に配置された半導体材料を含む内側のチャネルとをさらに含み、かつゲルマニウム（Ｇｅ）を含むチャネル、及び
前記縦型の開口部の底部に形成された選択エピタキシャル成長（ＳＥＧ）構造体であって、前記外側のチャネルは、前記内側のチャネルによって、前記ＳＥＧから物理的に隔離されるＳＥＧ構造体、
を備えている、複数の縦型のＮＡＮＤストリングと、
前記スタックに形成された縦型の共通ソース線（ＣＳＬ）スリット内にそれぞれが形成された、少なくとも１つの共通ソース線（ＣＳＬ）と、
を備えているメモリデバイスであって、
前記複数の縦型のＮＡＮＤストリングのうちの少なくとも１つは、前記ＳＥＧ構造体を介して、前記少なくとも１つのＣＳＬの１つと電気的に接続されているメモリデバイス。
【請求項１５】
前記チャネルは、前記トンネル誘電体層の上に配置された外側のチャネルと、前記外側のチャネルの上に配置された内側のチャネルとを備える多層構造を含み、前記外側のチャネル層又は前記内側のチャネル層のうちの少なくとも１つは、５％から９５％の濃度範囲でＧｅを含む多結晶シリコン‐ゲルマニウム（Ｓｉ−Ｇｅ）複合層を含む、請求項１４に記載のメモリデバイス。
【請求項１６】
前記チャネルは、多層構造を含み、前記外側のチャネル層又は前記内側のチャネル層のうちの少なくとも１つは、多結晶Ｇｅ（Ｐｏｌｙ−Ｇｅ）層を含む、請求項１４に記載のメモリデバイス。
【請求項１７】
前記多層電荷トラップ層は、外側の窒化物層と、中間の誘電体層と、内側の窒化物層とを含み、前記外側の窒化物層は、酸素リーンであり、かつ、前記多層電荷トラップ層に分布する電荷トラップの大部分を含み、前記中間の誘電体層は電荷トラップがほとんど無い酸素リッチな誘電体を含む、請求項１４に記載のメモリデバイス。
【請求項１８】
ウェーハの上に形成され、誘電体層とゲート層とを含むスタックと、
前記スタックに形成された縦型の開口部内にそれぞれが形成された、複数の縦型のＮＡＮＤストリングであって、
前記縦型の開口部の少なくとも内側壁の上に配置された多層誘電体、
前記多層誘電体の上に配置された第１チャネル層、
前記第１チャネル層の上に配置され、半導体材料を含む第２チャネル層であり、前記第１チャネル層又は前記第２チャネル層のうち少なくとも１つは、ゲルマニウム（Ｇｅ）を含む、第２チャネル層、及び
前記縦型の開口部の底部に形成された選択エピタキシャル成長（ＳＥＧ）構造体であり、前記第２チャネル層と直接接触し、前記第１チャネル層から物理的に隔離される、ＳＥＧ構造体、
を備えている複数の縦型のＮＡＮＤストリングと、
前記ゲート層のうちの１つにそれぞれが接続された複数のワード線と、
前記第１チャネル層又は前記第２チャネル層の上端で前記複数の縦型のＮＡＮＤストリングのうちの少なくとも１つにそれぞれが接続されている複数のビット線と、
前記スタックの共通ソース線（ＣＳＬ）スリット内に形成された共通ソース線（ＣＳＬ）であり、前記ＳＥＧ構造体を介して前記第１チャネル層又は前記第２チャネル層の底部で前記複数の縦型のＮＡＮＤストリングのうちの少なくとも１つに接続されている共通ソース線（ＣＳＬ）と、
を備えるメモリアレイ。
【請求項１９】
前記第１チャネル層又は前記第２チャネル層のうちの少なくとも１つは、５％から９５％の濃度範囲でＧｅを含有するシリコン‐ゲルマニウム複合層を含む、請求項１８に記載のメモリアレイ。
【請求項２０】
前記第１チャネル層のＧｅ濃度は、前記第２チャネル層のＧｅ濃度よりも高い、請求項１８に記載のメモリアレイ。