【事件の表示】
　特願２０１７−１９８１６６「制御回路」拒絶査定不服審判事件〔平成３０年　３月　８日出願公開、特開２０１８−　３８０５１、請求項の数（２）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
理　由
第１　手続の経緯
　本願は、平成２５年　４月２９日に出願した特願２０１３−９４８５４号（優先権主張　平成２４年　５月　２日）の一部を平成２９年１０月１２日に新たな特許出願としたものであって、その手続の経緯は以下のとおりである。
　平成２９年１１月　１日　　：上申書の提出
　平成３０年　６月２７日付け：拒絶理由通知
　平成３０年　８月２８日　　：意見書、手続補正書の提出
　平成３０年１１月１４日付け：拒絶理由通知
　平成３１年　１月　８日　　：意見書の提出
　令和　元年　６月２１日付け：拒絶理由通知（最後）
　令和　元年　８月　８日　　：意見書の提出
　令和　２年　１月３１日付け：拒絶査定（原査定）
　令和　２年　４月１７日　　：拒絶査定不服審判の請求
　令和　２年１０月２９日付け：拒絶理由通知（以下、「当審拒絶理由」という。）
　令和　２年１２月１７日　　：意見書、手続補正書の提出
第２　本願発明
　本願請求項１−２に係る発明（以下、それぞれ「本願発明１」−「本願発明２」という。）は、令和　２年１２月１７日にされた手続補正で補正された特許請求の範囲の請求項１−２に記載された事項により特定される発明であり、以下のとおりの発明である。
「　　【請求項１】
　信号処理回路を有し、
　前記信号処理回路は、Ｇｍアンプと、ラッチ回路と、を有し、
　前記ラッチ回路は、トランジスタと、ゲート入力端子と、位相補償保持回路と、を有し、
　前記Ｇｍアンプに、基準信号と、負荷からのフィードバック信号と、が入力され、
　前記トランジスタのソースおよびドレインの一方に、前記Ｇｍアンプの出力信号が入力され、
　前記トランジスタのゲートは、前記ゲート入力端子と電気的に接続され、
　前記トランジスタのソースおよびドレインの他方は、前記位相補償保持回路と電気的に接続され、
　前記トランジスタは、シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に有し、
　前記基準信号と前記フィードバック信号の電圧が同じになるときに、前記トランジスタを非導通状態とする信号が前記ゲート入力端子に入力され、前記信号処理回路の電源をオフとする機能を有する制御回路。
　　【請求項２】
　信号処理回路と、パルス幅変調器と、を有し、
　前記信号処理回路は、Ｇｍアンプと、ラッチ回路と、を有し、
　前記ラッチ回路は、トランジスタと、ゲート入力端子と、位相補償保持回路と、を有し、
　前記パルス幅変調器は、コンパレーターと、三角波発生器と、を有し、
　前記Ｇｍアンプに、基準信号と、負荷からのフィードバック信号と、が入力され、
　前記トランジスタのソースおよびドレインの一方に、前記Ｇｍアンプの出力信号が入力され、
　前記トランジスタのゲートは、前記ゲート入力端子と電気的に接続され、
　前記トランジスタのソースおよびドレインの他方は、前記位相補償保持回路および前記コンパレーターと電気的に接続され、
　前記コンパレーターに、前記三角波発生器の信号が入力され、
　前記トランジスタは、シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に有し、
　前記基準信号と前記フィードバック信号の電圧が同じになるときに、前記トランジスタを非導通状態とする信号が前記ゲート入力端子に入力され、前記信号処理回路の電源をオフとする機能を有する制御回路。」
第３　引用文献、引用発明等
１　引用文献１について
　原査定の拒絶の理由に引用された、特開２０１２−１９６８２号公報（以下、「引用文献１」という。）には、図面とともに次の事項が記載されている。（以下、下線は、強調のために当審にて付与した。）
（１）「【０００４】
ところで、
ＤＣＤＣコンバータは、入力電圧の値に係わらず、一定の出力電圧を得ることができる定電圧回路であり、整流回路などと共に電源回路に用いられ
（２）「【００２０】
（実施の形態１）
図１に、本発明の一態様に係るＤＣＤＣコンバータの構成を、図１（Ａ）に一例として示す。
【００２１】
図１（Ａ）に示すＤＣＤＣコンバータ１００は、入力端子ＩＮに与えられる電圧（入力電圧）を用いて、一定の電圧（出力電圧）を生成し、出力端子ＯＵＴから出力する電力変換回路１０１を有する。電力変換回路１０１は、スイッチング素子として機能するトランジスタ１０２と、定電圧生成部１０３とを有する。
【００２２】
トランジスタ１０２は、オンのときに定電圧生成部１０３への入力電圧の供給を行い、オフのときにその供給を停止する。また、トランジスタ１０２がオフすると、定電圧生成部１０３にはグラウンドなどの固定電圧が与えられる。そのため、トランジスタ１０２のスイッチングに従って、入力電圧と固定電圧が交互に出現するパルス状の信号が、定電圧生成部１０３に供給される。
【００２３】
定電圧生成部１０３は、コイル、容量素子、ダイオードのいずれか一つまたは複数を有している。定電圧生成部１０３は、パルス状の信号が供給されると、上記信号の電圧を平滑化或いは保持することで、一定の出力電圧を生成する。
【００２４】
さらに、図１（Ａ）に示す
ＤＣＤＣコンバータ１００は、
出力電圧制御回路１０４を有する
出力電圧制御回路１０４において、
定電圧生成部１０３に供給されるパルス状の信号において、
デューティ比を制御する
【００２５】
トランジスタ１０２のスイッチングは、ゲート電極とソース電極間の電圧Ｖｇｓにより、制御することができる。出力電圧制御回路１０４は、ゲート電圧Ｖｇｓの時間変化を制御することで、トランジスタ１０２のオンの時間とオフの時間の比を制御する。
【００２６】
デューティ比が変化すると、出力電圧の値も変化する
【００２７】
なお、本発明の一態様において、トランジスタ１０２は、通常のゲート電極に加えて、閾値電圧を制御するためのバックゲート電極を備えることを特徴とする。具体的に、トランジスタ１０２は、活性層として機能する半導体膜と、ゲート電極と、半導体膜を間に挟んでゲート電極と重なる位置に存在するバックゲート電極とを有する。さらに、トランジスタ１０２は、ゲート電極と半導体膜の間に形成された絶縁膜と、バックゲート電極と半導体膜の間に形成された絶縁膜と、半導体膜に接するソース電極及びドレイン電極とを有する。
【００２８】
そして、図１（Ａ）に示すＤＣＤＣコンバータは、トランジスタ１０２のバックゲート電極に与える電位を制御するための、バックゲート制御回路１０５を備える。トランジスタ１０２の閾値電圧は、バックゲート電極とソース電極間のバックゲート電圧Ｖｂｇｓを調整することで、制御することができる。そして、バックゲート制御回路１０５は、ＤＣＤＣコンバータ１００から出力される電力（出力電力）の大きさに従って、バックゲート電極に与える電位を制御することでバックゲート電圧Ｖｂｇｓを調整し、トランジスタ１０２の閾値電圧を出力電力の大きさに合わせて制御する。
【００２９】
具体的に、バックゲート制御回路１０５は、出力電力が大きい場合（所定の値を超えた場合）には、バックゲート電圧Ｖｂｇｓを高くして、閾値電圧をマイナス方向にシフトさせることで、トランジスタ１０２のオン抵抗を小さくする。また、バックゲート制御回路１０５は、出力電力が小さい場合（所定の値をより小さい場合）には、バックゲート電圧Ｖｂｇｓを低くして、閾値電圧をプラス方向にシフトさせることで、トランジスタ１０２のオフ電流を小さくする。
【００３０】
上記構成により、ＤＣＤＣコンバータ１００の出力電力が小さい場合には、トランジスタ１０２のオン抵抗による電力損失よりも、トランジスタ１０２のオフ電流による電力損失を優先的に小さく抑えることで、電力変換効率の低減を防ぐことができる。また、ＤＣＤＣコンバータ１００の出力電力が大きい場合には、トランジスタ１０２のオフ電流による電力損失よりも、トランジスタ１０２のオン抵抗による電力損失を優先的に小さく抑えることで、電力変換効率の低減を防ぐことができる。
【００３１】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。
【００３２】
また、本発明の一態様に係るＤＣＤＣコンバータ１００は、トランジスタ１０２が有する半導体膜に、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低いワイドギャップ半導体材料を用いることを特徴とする。ワイドギャップ半導体の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、酸化亜鉛（ＺｎＯ）などの金属酸化物でなる酸化物半導体などを適用することができる。ただし、炭化シリコンや窒化ガリウムなどの化合物半導体は単結晶であることが必須で、単結晶材料を得るためには、酸化物半導体のプロセス温度よりも著しく高い温度による結晶成長であるとか、特殊な基板上のエピタキシャル成長が必要であるとか、作製条件が厳しく、いずれも入手が容易なシリコンウェハや低い耐熱温度のガラス基板上への成膜は難しい。しかし、酸化物半導体は、スパッタリング法や湿式法（印刷法など）により作製可能であり、量産性に優れるといった利点がある。また、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いは半導体素子を用いた集積回路上への成膜が可能であり、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２００℃から８００℃の熱処理によって結晶性の酸化物半導体を得ることができる。
【００３３】
以下の説明では、バンドギャップが大きい半導体として、上記のような利点を有する酸化物半導体を用いる場合を例に挙げている。」
（３）「【００８７】
（実施の形態３）
本実施の形態では、パルス幅制御を用いる場合の、出力電圧制御回路の構成の一例について説明する。
【００８８】
図９に、出力電圧制御回路の構成の一例を模式的に示す。
図９に示す出力電圧制御回路１０４は、抵抗２００、抵抗２０１、誤差増幅器２０２、位相補償回路２０３、コンパレータ２０４、三角波発振器２０５、バッファ２０６を有し
【００８９】
抵抗２００と抵抗２０１は直列に接続されており、抵抗２００の一方の端子に、
ＤＣＤＣコンバータの出力端子ＯＵＴ１からの出力電圧が与えられて
出力端子ＯＵＴ１から与えられる出力電圧は、抵抗２００と抵抗２０１によって抵抗分割され、誤差増幅器２０２の反転入力端子（−）に与えられ
【００９０】
誤差増幅器２０２の非反転入力端子（＋）には基準電圧Ｖｒｅｆ１が与えられ
誤差増幅器２０２では、反転入力端子（−）に与えられた電圧と、基準電圧Ｖｒｅｆ１とを比較し、その誤差を増幅して誤差増幅器２０２の出力端子から出力する
【００９１】
誤差増幅器２０２から出力された電圧は、位相補償回路２０３に与えられ
【００９２】
位相補償回路２０３から出力された電圧は、コンパレータ２０４の非反転入力端子（＋）に与えられ
コンパレータ２０４の反転入力端子（−）には、三角波発振器２０５から出力される、三角波、或いはノコギリ波の信号が与えられ
コンパレータ２０４では、周期が一定であり、なおかつパルス幅が非反転入力端子（＋）に与えられる電圧の大きさに従って変化する、矩形波の信号を生成する。
【００９３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。」
（４）「【図１】
」
（５）「【図９】
」
　したがって、上記引用文献１には次の発明（以下、「引用発明」という。）が記載されていると認められる。
「電源回路に用いられるＤＣＤＣコンバータ１００の出力電圧の値を変化する出力電圧制御回路１０４であって、
　抵抗２００、抵抗２０１、誤差増幅器２０２、位相補償回路２０３、コンパレータ２０４、三角波発振器２０５、バッファ２０６を有し、
　ＤＣＤＣコンバータの出力端子ＯＵＴ１から与えられる出力電圧は、抵抗２００と抵抗２０１によって抵抗分割されて、誤差増幅器２０２の反転入力端子（−）に与えられ、誤差増幅器２０２の非反転入力端子（＋）には基準電圧Ｖｒｅｆ１が与えられ、誤差増幅器２０２は、反転入力端子（−）に与えられた電圧と、基準電圧Ｖｒｅｆ１とを比較し、その誤差を増幅して誤差増幅器２０２の出力端子から出力し、
　誤差増幅器２０２から出力された電圧は、位相補償回路２０３に与えられ、
　位相補償回路２０３から出力された電圧は、コンパレータ２０４の非反転入力端子（＋）に与えられ、コンパレータ２０４の反転入力端子（−）には、三角波発振器２０５から出力される、三角波、或いはノコギリ波の信号が与えられ、コンパレータ２０４では、周期が一定であり、なおかつパルス幅が非反転入力端子（＋）に与えられる電圧の大きさに従って変化する、矩形波の信号を生成する、
　出力電圧制御回路１０４。」
２　引用文献２について
　また、原査定の拒絶の理由に引用された、特開２０１２−１０５７４号公報（以下、「引用文献２」という。）には、図面とともに次の事項が記載されている。
（１）「【００２６】
　（実施の形態１）
　電源装置［１］の全体回路構成
　図１は、本発明の実施の形態１による電源装置において、その回路構成の一例を示す概略図である。図１に示す
電源装置は、
トランジスタ（スイッチ素子）Ｑ１
を備え
【００２７】
　ＤＢ１は、例えば４個のダイオードＤａ１，Ｄａ２，Ｄｂ１，Ｄｂ２によって商用電源（ＡＣ）（交流電圧Ｖａｃ、交流電流Ｉａｃ）を全波整流し、正極出力ノードＶｏｕｔ（＋）を基準として整流出力ノードＮｄｂ１に入力電圧Ｖｉｎならびに入力電流Ｉｉｎを出力する。Ｒａｃ１，Ｒａｃ２は、Ｎｄｂ１と接地電源電圧ＧＮＤ１の間に直列接続され、その共通接続ノードからＶｉｎを抵抗分圧した値となる入力電圧検出信号Ｖｉｎ’を出力する。
トランジスタ（ここではｎチャネル型のパワーＭＯＳトランジスタ）Ｑ１は、
ＰＦＣ回路ＰＩＣ１からのデューティ制御信号ＰＷＭによって駆動され
【００２８】
　
ＰＦＣ回路（半導体装置）ＰＩＣ１は、
デューティ制御信号ＰＷＭを出力する
【００２９】
　
ＰＩＣ１は、掛算回路ＭＵＬと、２乗回路ＳＱと、コンパレータ回路ＣＭＰｐ，ＣＭＰｚと、セットリセットラッチ回路ＳＲＬＴと、ドライバ回路ＤＲＶと、バッファ回路ＢＦと、スイッチ回路ＳＷ１と、ロウパスフィルタ回路ＬＰＦと、エラーアンプ回路ＥＡを備えている。
【００３０】
　
バッファ回路ＢＦは、Ｖｃｓをゲイン１でバッファリングし、それをＳＷ１を介してロウパスフィルタ回路ＬＰＦに出力する。ＳＷ１は、ＳＲＬＴがＰＷＭを‘Ｌ’レベル（オフレベル）に駆動している期間でオンとなる。エラーアンプ回路ＥＡは、ＬＰＦの出力電圧と所定の比較電圧Ｖｒ２との差分を増幅する。
【００３１】
　この図１の電源装置は、主に２つの特徴を備えている。第１の特徴は、整流回路ＤＢ１の高電位出力ノード（Ｎｄｂ１）側にトランジスタＱ１を設け、ＤＢ１の低電位出力ノード（Ｖｏｕｔ（＋））側にインダクタＬ１を設け、Ｑ１とＬ１の間のノードとＶｏｕｔ（＋）の間に出力容量Ｃｏｕｔを設けたハイサイド型の反転コンバータの電源トポロジーを用いてＰＦＣ回路ＰＩＣ１による制御を行う点にある。この際に、特に、Ｑ１とＬ１の間に抵抗Ｒｃｓを設け、このＲｃｓの一端をＰＩＣ１の接地電源電圧ＧＮＤ１に接続した点や、ノード（Ｎｄｂ１）とＧＮＤ１の間を抵抗分圧することで入力電圧検出信号Ｖｉｎ’を得る点が特徴的となっている。第２の特徴は、掛算回路ＭＵＬの後段に２乗回路ＳＱを備え、このＳＱの出力信号Ｖｓによってデューティ制御信号ＰＷＭのオンレベル期間を定める点にある。これらの特徴の詳細については、以降にて適宜説明を行う。」
（２）「【図１】
」
　したがって、上記引用文献２には、「　電源装置が備えるトランジスタＱ１を駆動するデューティ制御信号ＰＷＭを出力するＰＦＣ回路ＰＩＣ１が、掛算回路ＭＵＬと、２乗回路ＳＱと、コンパレータ回路ＣＭＰｐ，ＣＭＰｚと、セットリセットラッチ回路ＳＲＬＴと、ドライバ回路ＤＲＶと、バッファ回路ＢＦと、スイッチ回路ＳＷ１と、ロウパスフィルタ回路ＬＰＦと、エラーアンプ回路ＥＡを備え、
　バッファ回路ＢＦは、Ｖｃｓをゲイン１でバッファリングし、それをＳＷ１を介してロウパスフィルタ回路ＬＰＦに出力し、ＳＷ１は、ＳＲＬＴがＰＷＭを‘Ｌ’レベル（オフレベル）に駆動している期間でオンとなるものであり、エラーアンプ回路ＥＡは、ＬＰＦの出力電圧と所定の比較電圧Ｖｒ２との差分を増幅する」という、技術的事項が記載されている。
３　引用文献３について
　また、原査定の拒絶の理由に引用された、特開２００９−２２５６４９号公報（以下、「引用文献３」という。）には、図面とともに次の事項が記載されている。
（１）「【０００３】
　図７はこの種のスイッチング電源装置の例であり、例えば、特許文献１の図４に記載されているスイッチング電源装置と同等のものである。
【０００４】
　電源装置１は入力電源２から異なる直流出力を生成して負荷３に供給するもので、いわゆる
絶縁型ＤＣ−ＤＣコンバータと呼ばれる電源装置である
【０００５】
　入力電源２のプラス側端子は、トランス１２１の1次巻線Ｎｐ１の一端と接続され、1次巻線Ｎｐ１の他端はＭＯＳＦＥＴ１１０のドレインと接続され、ＭＯＳＦＥＴ１１０のソースは入力電源のマイナス側端子と接続される。また、トランス１２１の２次巻線Ｎｓはその両端を２次側主回路１２２の入力と接続され、２次側主回路１２２の出力は負荷３および誤差増幅器１２３に接続される。
【０００６】
　
誤差増幅器１２３は内部に予め設定された設定電圧を生成する回路を備えており、２次側主回路１２２の出力電圧（以下、単に出力電圧という）と設定電圧との誤差を増幅し、フィードバック信号として出力する
【０００７】
　電源装置１では信号伝達器としてフォトカプラ１０８を用いており、誤差増幅器１２３で出力されたフィードバック信号はフォトカプラ１０８で絶縁され、フィードバック信号Ｖｆｂとしてパルス幅制御回路（ＰＷＭ制御回路）１０２に伝達される。
【０００８】
　また、ＰＷＭ制御回路１０２は内部にソフトスタート制御回路１１２を備えており、ＰＷＭ制御回路１０２に動作電源が供給されるとソフトスタート制御が行なわれる。
【０００９】
　また、
ＰＷＭ制御回路１０２はフィードバック信号Ｖｆｂをもとに、ＭＯＳＦＥＴ１１０を駆動するゲートパルス幅を決定し、ゲートパルス信号を駆動回路１０１に送る。駆動回路１０１はＰＷＭ制御回路１０２から送られるゲートパルス信号を受け、ＭＯＳＦＥＴ１１０のゲートにゲートパルスを供給し、ＭＯＳＦＥＴ１１０を駆動する。
【００１０】
　また、電源装置１は第１の比較回路１０５と、第１の基準電圧値（以下、バーストしきい値ともいう）Ｖｔｈ１を出力する第１の基準電圧源１０６を備えており、第１の比較回路１０５はフィードバック信号Ｖｆｂとバーストしきい値Ｖｔｈ１とを比較し、比較結果をＰＷＭ制御回路１０２と第１の電源回路１０３に伝達する。
フィードバック信号Ｖｆｂがバーストしきい値Ｖｔｈ１を下回ると、ＰＷＭ制御回路１０２から駆動回路１０１へゲートパルス信号を送る、スイッチング動作を停止し、第１の電源回路１０３はＰＷＭ制御回路１０２への動作電源供給を停止する。
（２）「【００２９】
　図１にこの発明の実施形態を表わすスイッチング電源装置の構成例を示す。なお、図７と同じ構成要素には同一の符号を付し、その説明を省略する。
【００３０】
　図１の電源装置は図７の電源装置に対し、第２の電源回路１０９と、第２の比較器１０４と、第２の基準電圧源１０７とを付加し、第１の比較器１０５から第１の電源回路１０３へ比較結果を伝達する経路を削除する代わりに、第２の比較器１０４から第１の電源回路１０３へ比較結果を伝達する経路を付加し、第２の電源回路１０９からフォトカプラ１０８に電流を供給するようにした点で相違する。
【００３１】
　また、ＰＷＭ制御回路１０２内部でのソフトスタート制御回路１１２の動作電源は整流回路１１１から供給する構成とし、これによってＰＷＭ制御回路１０２がオフ状態になっても、ソフトスタート制御回路１１２には動作電源が供給されるため、ＰＷＭ制御回路１０２の再起動時に初期化する必要は無くなり、ＰＷＭ制御回路１０２の再起動後はソフトスタート制御は防止され、入力電源２の投入時にのみソフトスタート制御が行なわれる。
【００３２】
　第１の比較器１０５は、第１の基準電圧源１０６から出力されるバーストしきい値Ｖｔｈ１とフィードバック信号Ｖｆｂとを比較し、その比較結果をＰＷＭ制御回路１０２に送る。ＰＷＭ制御回路１０２は、フィードバック信号Ｖｆｂがバーストしきい値Ｖｔｈ１を下回わると、スイッチング動作を停止する。
【００３３】
　第２の比較器１０４は、第２の基準電圧源１０７から出力される第２の基準電圧値（以下、電源遮断しきい値ともいう）Ｖｔｈ２とフィードバック信号Ｖｆｂとを比較し、比較結果を第１の電源回路１０３に送る。
第１の電源回路１０３は、フィードバック信号Ｖｆｂが電源遮断しきい値Ｖｔｈ２を下回わると、ＰＷＭ制御回路１０２への動作電源供給を停止し、ＰＷＭ制御回路１０２はオフ状態となる
（３）「【図１】
」
（４）「【図７】
」
　したがって、引用文献３には、「ＤＣ−ＤＣコンバータにおいて、２次側主回路の出力電圧と設定電圧との誤差を増幅したフィードバック信号がしきい値を下回わると、ＰＷＭ制御回路への動作電源供給を停止する」という、技術的事項が記載されている。
４　引用文献４について
　また、原査定の拒絶の理由に引用された、特開２００６−２８０１３８号公報（以下、「引用文献４」という。）には、図面とともに次の事項が記載されている。
（１）「【０００２】
　スイッチング素子のオン・オフにより直流電源からの直流電圧を断続して高周波電力に変換し、トランスから整流平滑回路を介して負荷に安定化された直流電力を供給するＤＣ−ＤＣコンバータは、公知である。例えば、図７に示す従来の
ＤＣ−ＤＣコンバータ
【０００３】
　トランス(2)の１次巻線(2a)と２次巻線(2b)及び補助巻線(2c)とは互いに逆極性で結合される。
出力電圧検出回路(5)は、出力電圧ＶO1のレベルを検出し、出力電圧と所定の基準電圧との誤差電圧により発光ダイオード(34a)を発光させ
【０００４】
　図７に示すＤＣ−ＤＣコンバータでは、ＭＯＳＦＥＴ(3)のオン・オフにより、トランス(2)の２次巻線(2b)及び主整流平滑回路(14)を介して直流出力端子から出力される直流出力電圧ＶO1が負荷(4)に供給されると共に、トランス(2)の補助巻線(2c)を介して補助整流平滑回路(20)から出力される直流駆動電圧ＶO2が制御回路(6)に印加される。起動時に直流電源(1)から起動抵抗(40)を介して補助平滑コンデンサ(32)が充電され、その充電電圧が動作電圧に達すると、制御回路(6)が動作を開始し、それ以降は補助整流平滑回路(20)から出力される直流駆動電圧ＶO2により駆動される。制御回路(6)は、一定周波数のパルス信号ＶOSCを発生する発振器(10)と、発振器(10)のパルス信号ＶOSCに同期してＭＯＳＦＥＴ(3)の制御端子にオン・オフ信号を出力する信号出力回路(11)と、出力電圧検出回路(5)の検出信号レベルに応じて信号出力回路(11)に制御信号ＶC1を出力し、軽負荷時にＭＯＳＦＥＴ(3)を間欠動作状態に切り換える間欠動作制御回路(12)とを備える。
【０００５】
　信号出力回路(11)は、ＭＯＳＦＥＴ(3)のゲート端子に駆動信号ＶGを出力するゲート回路としてのＡＮＤゲート(22)と、発振器(10)のパルス信号ＶOSCがセット端子(S)に入力されたときセットされて、出力端子(Q)から出力信号ＶQをＡＮＤゲート(22)の入力端子に出力するＲＳフリップフロップ(21)と、基準電圧ＶES1を発生する基準電源(25)と、非反転入力端子(+)に入力される電流検出用抵抗(28)の検出電圧ＶR1と比較電圧用抵抗(26)及びフォトカプラ(34)の受光トランジスタ(34b)の分圧点に発生して反転入力端子(-)に入力される比較電圧ＶFBとを比較する第１の比較回路としての第１のコンパレータ(23)とを備える。第１のコンパレータ(23)からのリセット信号がリセット端子(R)に入力されたとき、ＲＳフリップフロップ(21)は、リセットされる。
【０００６】
　間欠動作制御回路(12)は、基準電圧ＶES2／ＶES3を発生する基準電源(27)と、
比較電圧用抵抗(26)及びフォトカプラ(34)の受光トランジスタ(34b)の分圧点に発生して非反転入力端子(+)に入力される比較電圧ＶFBと基準電源(27)から反転入力端子(-)に入力される基準電圧ＶES2／ＶES3とを比較する第２の比較回路としての第２のコンパレータ(24)とを備え
第２のコンパレータ(24)は、比較電圧ＶFBが基準電圧ＶES2／ＶES3より低いときに、制御信号ＶC1を信号出力回路(11)のＡＮＤゲート(22)に出力し、ＡＮＤゲート(22)の駆動信号ＶGを停止して、ＭＯＳＦＥＴ(3)にスイッチング動作を停止するオフ期間を形成することにより、ＭＯＳＦＥＴ(3)を間欠動作状態に切り換える
【０００７】
　図８、図９及び図１０は、図７のＤＣ−ＤＣコンバータの各部の電圧波形を表す波形図であり、各図において、（Ａ）は、ＭＯＳＦＥＴ(3)のドレイン−ソース間の電圧ＶDS、（Ｂ）は、発振器(10)から出力される一定周波数のパルス信号の電圧ＶOSC、（Ｃ）は、ＲＳフリップフロップ(21)の出力端子(Q)からの出力電圧ＶQ、（Ｄ）は、ＡＮＤゲート(22)から出力される駆動信号の電圧ＶG、（Ｅ）は、比較電圧ＶFB及び電流検出用抵抗(28)の検出電圧ＶR1、（Ｆ）は、制御回路(6)に供給される駆動用電力の電圧ＶCCを示す。図８は、非軽負荷時の波形を示し、図９は、軽負荷時にＭＯＳＦＥＴ(3)が間欠動作する寸前の波形を示し、図１０は、軽負荷時にＭＯＳＦＥＴ(3)が間欠動作状態にあるときの波形図である。また、波形図（Ｅ）の破線は、基準電圧ＶES2とＶES3の電圧レベルを示す。
【０００８】
　図７に示すＤＣ−ＤＣコンバータを動作する際に、図示しないスイッチをオンして電源を投入すると、直流電源(1)からの直流電圧Ｅが起動抵抗(40)を介して補助整流平滑回路(20)の補助平滑コンデンサ(32)に印加され、補助平滑コンデンサ(32)が充電される。補助平滑コンデンサ(32)の電圧ＶO2が制御回路(6)の動作電圧に達すると、制御回路(6)を構成する各回路(10,11,12)に駆動電圧ＶCCが供給され、制御回路(6)が動作を開始する。このため、発振器(10)からＲＳフリップフロップ(21)のセット端子(S)に付与される所定周波数の高い電圧レベルの出力信号（パルス信号）ＶOSCにより、ＲＳフリップフロップ(21)がセットされ、ＲＳフリップフロップ(21)の出力端子(Q)からＡＮＤゲート(22)の一方の入力端子に高い電圧レベルの出力信号ＶQが付与される。このとき、第１のコンパレータ(23)の非反転入力端子(+)に入力される電流検出用抵抗(28)の検出電圧ＶR1は、反転入力端子(-)に入力される比較電圧ＶFBより低い電圧レベルであるため、第１のコンパレータ(23)からＲＳフリップフロップ(21)のリセット端子(R)に低い電圧レベルの出力信号が付与される。これに対し、第２のコンパレータ(24)の非反転入力端子(+)に入力される比較電圧ＶFBは、反転入力端子(-)に入力される基準電圧ＶES2／ＶES3より高い電圧レベルであるため、第２のコンパレータ(24)からＡＮＤゲート(22)の他方の入力端子に高い電圧レベルの制御信号ＶC1が出力され、ＭＯＳＦＥＴ(3)のゲート端子に高い電圧レベルの駆動信号ＶGが付与されて、ＭＯＳＦＥＴ(3)がオンに切り換えられる。
（２）「【００１１】
　更に負荷が軽くなり、
無負荷を含む軽負荷状態のとき、直流出力電圧ＶO1が上昇し、比較電圧ＶFBが下がって基準電圧ＶES2以下になると、第２のコンパレータ(24)は、低い電圧レベルの制御信号ＶC1を出力して、ＡＮＤゲート(22)は、駆動信号ＶGの出力を阻止する
無負荷を含む軽負荷時は、
スイッチング動作を停止する期間を有する間欠動作状態
【００１２】
　例えば、図１１に示すように、間欠動作制御回路(12)は、第２のコンパレータ(24)の反転入力端子(-)とグランドとの間に接続された抵抗(41)及び基準電圧ＶESを発生する基準電源(27)の直列回路と、抵抗(41)及び基準電源(27)の直列回路に並列に接続された抵抗(42)及び間欠動作用ＮＰＮトランジスタ(43)の直列回路とを備える。間欠動作用ＮＰＮトランジスタ(43)のベース端子は、抵抗(44)を介して第２のコンパレータ(24)の出力端子に接続される。非軽負荷状態から軽負荷状態に移行したとき、間欠動作用ＮＰＮトランジスタ(43)は、第２のコンパレータ(24)から出力される高い電圧レベルの制御信号ＶC1によりオン状態にあり、抵抗(41)及び抵抗(42)により基準電圧ＶESを分圧した第１の基準電圧ＶES2が第２のコンパレータ(24)の反転入力端子(-)に印加される。第２のコンパレータ(24)は、比較電圧ＶFBと第１の基準電圧ＶES2とを比較し、比較電圧ＶFBが第１の基準電圧ＶES2より低いため、低い電圧レベルの制御信号ＶC1を信号出力回路(11)のＡＮＤゲート(22)に出力して、ＭＯＳＦＥＴ(3)を間欠動作状態に切り換える。
【００１３】
　ＭＯＳＦＥＴ(3)が間欠動作状態に切り換えられると、出力電圧ＶO1が直ちに低下して出力電圧検出回路(5)の検出信号レベルが下降するため、比較電圧ＶFBが上昇する。よって、再び第２のコンパレータ(24)が高い電圧レベルの制御信号ＶC1を出力してＭＯＳＦＥＴ(3)をオンし、ＭＯＳＦＥＴ(3)の間欠動作状態を十分に維持することができない。しかしながら、図１１に示す間欠動作制御回路(12)では、間欠動作用ＮＰＮトランジスタ(43)は、第２のコンパレータ(24)から出力される低い電圧レベルの制御信号ＶC1によりオフされ、第２のコンパレータ(24)の反転入力端子(-)に第１の基準電圧ＶES2よりも高い第２の基準電圧ＶES3が印加されるため、比較電圧ＶFBが第２の基準電圧ＶES3より低い状態が維持される。よって、第２のコンパレータ(24)は、低い電圧レベルの制御信号ＶC1を信号出力回路(11)のＡＮＤゲート(22)に出力し続け、ＭＯＳＦＥＴ(3)の間欠動作状態を維持する。即ち、ＭＯＳＦＥＴ(3)が間欠動作状態に切り換えられた直後に比較電圧ＶFBが上昇するが、第２のコンパレータ(24)は、軽負荷時に基準電圧ＶES2／ＶES3を第１の基準電圧ＶES2から第１の基準電圧ＶES2より電圧レベルの高い第２の基準電圧ＶES3に切り換えて、上昇する比較電圧ＶFBが基準電圧ＶES3より低い期間を延長することができる。第２のコンパレータ(24)は、第１の基準電圧ＶES2及び第２の基準電圧ＶES3によるヒステリシス特性を有するため、間欠動作の休止期間を長くして、軽負荷時のＭＯＳＦＥＴ(3)のスイッチングロスを低減することができる。
（３）「【００１９】
　以下、本発明によるＤＣ−ＤＣコンバータの実施の形態を図１〜図６について説明する。これらの図面では図７及び図１０に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。
【００２０】
　図１に示す本実施の形態のＤＣ−ＤＣコンバータは、間欠動作制御回路(12)の制御信号ＶC1に応答して、発振器(10)への駆動用電力ＶCCの供給を停止する電力制御回路(16)を有する点で、図７に示す従来のＤＣ−ＤＣコンバータと異なる。詳細には、
電力制御回路(16)は、間欠動作制御回路(12)の第２のコンパレータ(24)から信号出力回路(11)のＡＮＤゲート(22)に出力される低い電圧レベルの制御信号ＶC1を受信したとき、発振器(10)への駆動用電力ＶCCの供給を停止する。その他の構成は、図７に示す従来のＤＣ−ＤＣコンバータと同様である。
【実施例１】
【００２１】
　実施例１の電力制御回路(16)は、図２に示すように、発振器(10)と駆動用電力ＶCCを供給する駆動用電力源(13)との間にスイッチ素子としてのＰチャネル型ＭＯＳＦＥＴ(17)を有し、間欠動作制御回路(12)の第２のコンパレータ(24)から信号出力回路(11)のＡＮＤゲート(22)に出力される低い電圧レベルの制御信号ＶC1を受信したとき、Ｐチャネル型ＭＯＳＦＥＴ(17)をオフに切り換える。電力制御回路(16)は、駆動用電力源(13)とＰチャネル型ＭＯＳＦＥＴ(17)との接続点とグランドとの間に接続された抵抗(45)、抵抗(46)及びＮチャネル型ＭＯＳＦＥＴ(47)の直列回路を備え、Ｐチャネル型ＭＯＳＦＥＴ(17)のゲート端子が抵抗(45)と抵抗(46)との接続点に接続され、Ｎチャネル型ＭＯＳＦＥＴ(47)のゲート端子が抵抗(48)を介して第２のコンパレータ(24)の出力端子に接続される。
【００２２】
　図３は、軽負荷時にＭＯＳＦＥＴ(3)が間欠動作状態に切り換えられたときの本実施例の波形図である。第２のコンパレータ(24)がＡＮＤゲート(22)に高い電圧レベルの制御信号ＶC1を出力して、ＭＯＳＦＥＴ(3)をオンしたとき、Ｎチャネル型ＭＯＳＦＥＴ(47)のゲート端子には、高い電圧レベルの出力信号が付与される。Ｎチャネル型ＭＯＳＦＥＴ(47)がオンし、Ｐチャネル型ＭＯＳＦＥＴ(17)のゲート端子には、抵抗(45)及び抵抗(46)により分圧された閾値電圧より低い電圧が駆動用電力源(13)から印加される。よって、Ｐチャネル型ＭＯＳＦＥＴ(17)がオンし、駆動用電力ＶCCが駆動用電力源(13)から発振器(10)へ供給される。これに対し、第２のコンパレータ(24)がＡＮＤゲート(22)に低い電圧レベルの制御信号ＶC1を出力して、ＭＯＳＦＥＴ(3)をオフしたとき、Ｎチャネル型ＭＯＳＦＥＴ(47)のゲート端子には、低い電圧レベルの出力信号が付与される。Ｎチャネル型ＭＯＳＦＥＴ(47)がオフし、Ｐチャネル型ＭＯＳＦＥＴ(17)のゲート端子には、閾値電圧より高い電圧が駆動用電力源(13)から印加される。よって、Ｐチャネル型ＭＯＳＦＥＴ(17)がオフし、駆動用電力源(13)から供給される駆動用電力ＶCCが発振器(10)に供給されずに遮断される。図３の（Ｂ）及び（Ｆ）に示すように、ＭＯＳＦＥＴ(3)がオフしてスイッチング動作を停止したときに、発振器(10)がＭＯＳＦＥＴ(3)のオフ動作に同期してパルス信号ＶOSCの出力を停止し、制御回路(6)に供給される駆動用電力ＶCCが低下することが分かる。」
（４）「【図１】
」
（５）「【図７】
」
　したがって、上記引用文献４には、「ＤＣ−ＤＣコンバータにおいて、出力電圧のレベルに基づいて発生する比較電圧と基準電圧とを比較して、比較電圧が基準電圧より低いときに、制御回路の発振器への駆動用電力の供給を停止する」という、技術的事項が記載されている。
第４　対比・判断
１．本願発明１について
（１）対比
　本願発明１と引用発明とを対比する。
　引用発明の「誤差増幅器２０２」と、本願発明１の「Ｇｍアンプ」とは、いずれも「増幅器」である点で共通する。
　引用発明の「出力電圧制御回路１０４」は、本願発明１の「制御回路」に含まれる。
　引用発明の誤差増幅器の「反転入力端子（１）に与えられた電圧」は、「ＤＣＤＣコンバータの出力端子ＯＵＴ１から与えられる出力電圧」を「抵抗２００と抵抗２０１によって抵抗分割」した電圧であるから、本願発明１の「負荷からのフィードバック信号」に相当する。
　引用発明の「基準電圧Ｖｒｅｆ１」は、本願発明１の「基準信号」に相当する。
　引用発明の「誤差増幅器２０２」、「位相補償回路２０３」からなる回路を、「信号処理回路」と称することは任意である。
　したがって、本願発明１と引用発明との間には、次の一致点、相違点があるといえる。
（一致点）
「　信号処理回路を有し、
　前記信号処理回路は、増幅器、を有し、
　前記増幅器に、基準信号と、負荷からのフィードバック信号と、が入力される
　制御回路。」
（相違点１）一致点である「増幅器」について、本願発明１は、「Ｇｍアンプ」であるのに対して、引用発明は、「誤差増幅器」である点。
（相違点２）本願発明１は、信号処理回路は、「ラッチ回路」を有し、ラッチ回路は、「トランジスタと、ゲート入力端子と、位相補償保持回路と、を有」するものであり、「前記トランジスタのソースおよびドレインの一方に、前記Ｇｍアンプの出力信号が入力され、　前記トランジスタのゲートは、前記ゲート入力端子と電気的に接続され、　前記トランジスタのソースおよびドレインの他方は、前記位相補償保持回路と電気的に接続され、　前記トランジスタは、シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に有」するのに対して、引用発明では、当該構成を有しない点。
（相違点３）本願発明１は、「　前記基準信号と前記フィードバック信号の電圧が同じになるときに、前記トランジスタを非導通状態とする信号が前記ゲート入力端子に入力され、前記信号処理回路の電源をオフとする機能を有する」のに対して、引用発明は、当該構成を有しない点。
（２）相違点についての判断
　事案に鑑み、先に相違点２及び３を併せて検討する。
　本願発明１の「トランジスタと、ゲート入力端子と、位相補償保持回路と、を有」する「ラッチ回路」は、「前記トランジスタのソースおよびドレインの一方に、前記Ｇｍアンプの出力信号が入力され、　前記トランジスタのゲートは、前記ゲート入力端子と電気的に接続され、　前記トランジスタのソースおよびドレインの他方は、前記位相補償保持回路と電気的に接続され」るものであり、「前記基準信号と前記フィードバック信号の電圧が同じになるときに、前記トランジスタを非導通状態とする」ことにより、Ｇｍアンプの出力信号を位相補償保持回路が保持するものであり、当該構成は、引用文献２−４には、記載されていない。
　そして、当該構成により、「制御回路３００全体を定常状態にして安定した出力信号を出力することができ」るとともに、「制御回路３００全体の消費電力を低減することができる」という効果を奏するものである。
　したがって、上記相違点１について判断するまでもなく、本願発明１は、当業者であっても引用発明、引用文献２−４に記載された技術的事項に基いて容易に発明できたものであるとはいえない。
２．本願発明２について
（１）対比
　本願発明２と引用発明とを対比する。
　引用発明の「誤差増幅器２０２」と、本願発明２の「Ｇｍアンプ」とは、いずれも「増幅器」である点で共通する。
　引用発明の「コンパレータ」及び「三角波発振回路」は、それぞれ本願発明２の「コンパレーター」及び「三角波発生器」に相当し、コンパレータ２０４では、周期が一定であり、なおかつパルス幅が非反転入力端子（＋）に与えられる電圧の大きさに従って変化する、矩形波の信号を生成するから、これらを併せて「パルス幅変調器」と称することは任意である。
　引用発明の「出力電圧制御回路１０４」は、本願発明２の「制御回路」に含まれる。
　引用発明の誤差増幅器の「反転入力端子（１）に与えられた電圧」は、「ＤＣＤＣコンバータの出力端子ＯＵＴ１から与えられる出力電圧」を「抵抗２００と抵抗２０１によって抵抗分割」した電圧であるから、本願発明２の「負荷からのフィードバック信号」に相当する。
　引用発明の「基準電圧Ｖｒｅｆ１」は、本願発明２の「基準信号」に相当する。
　引用発明の「誤差増幅器２０２」、「位相補償回路２０３」からなる回路を、「信号処理回路」と称することは任意である。
　したがって、本願発明２と引用発明との間には、次の一致点、相違点があるといえる。
（一致点）
「　　信号処理回路と、パルス幅変調器と、を有し、
　前記信号処理回路は、増幅器、を有し、
　前記パルス幅変調器は、コンパレーターと、三角波発生器と、を有し、
　前記増幅器に、基準信号と、負荷からのフィードバック信号と、が入力され、
　前記コンパレーターに、前記三角波発生器の信号が入力される
　制御回路。」
（相違点１）一致点である「増幅器」について、本願発明２は、「Ｇｍアンプ」であるのに対して、引用発明は、「誤差増幅器」である点。
（相違点２）本願発明２は、信号処理回路は、「ラッチ回路」を有し、ラッチ回路は、「トランジスタと、ゲート入力端子と、位相補償保持回路と、を有」するものであり、「前記トランジスタのソースおよびドレインの一方に、前記Ｇｍアンプの出力信号が入力され、　前記トランジスタのゲートは、前記ゲート入力端子と電気的に接続され、　前記トランジスタのソースおよびドレインの他方は、前記位相補償保持回路および前記コンパレーターと電気的に接続され、　前記トランジスタは、シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に有」するのに対して、引用発明では、当該構成を有しない点。
（相違点３）本願発明２は、「　前記基準信号と前記フィードバック信号の電圧が同じになるときに、前記トランジスタを非導通状態とする信号が前記ゲート入力端子に入力され、前記信号処理回路の電源をオフとする機能を有する」のに対して、引用発明は、当該構成を有しない点。
（２）相違点についての判断
　事案に鑑み、先に相違点２及び３を併せて検討する。
　本願発明２の「トランジスタと、ゲート入力端子と、位相補償保持回路と、有」する「ラッチ回路」は、「前記トランジスタのソースおよびドレインの一方に、前記Ｇｍアンプの出力信号が入力され、　前記トランジスタのゲートは、前記ゲート入力端子と電気的に接続され、　前記トランジスタのソースおよびドレインの他方は、前記位相補償保持回路および前記コンパレーターと電気的に接続され」るものであり、「前記基準信号と前記フィードバック信号の電圧が同じになるときに、前記トランジスタを非導通状態とする」ことから、Ｇｍアンプの出力信号を位相補償保持回路が保持するものであり、当該構成は、引用文献２−４には、記載されていない。
　そして、当該構成により、「制御回路３００全体を定常状態にして安定した出力信号を出力することができ」るとともに、「制御回路３００全体の消費電力を低減することができる」という効果を奏するものである。
　したがって、上記相違点１について判断するまでもなく、本願発明２は、当業者であっても引用発明、引用文献２−４に記載された技術的事項に基いて容易に発明できたものであるとはいえない。
第５　原査定の概要及び原査定についての判断
　原査定は、請求項１−２について、上記引用文献１−４に基いて、当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができないというものである。
　しかしながら、令和　２年１２月１７日にされた手続補正で補正された請求項１−２は、いずれも、上記第４で判断したように、当業者であっても引用発明、引用文献２−４に記載された技術的事項に基いて容易に発明できたものであるとはいえない。
　したがって、原査定を維持することはできない。
第６　当審拒絶理由について
　特許法第３６条第６項第２号について
　当審では、請求項１−２に対して、
（１）請求項１には、ラッチ回路が有するトランジスタのゲートについて、「ゲート入力端子と電気的に接続され」ることが特定されているが、ゲート入力端子にどのような信号が入力されるのかが特定されてなく、ラッチ回路の有するトランジスタの機能が明確でない。
（２）「前記基準信号と前記フィードバック信号の電圧が同じになるときに電源をオフとする機能を有する」ことが特定されているが、制御回路自身の電源をオフとするのか、制御回路の有する信号処理回路、Ｇｍアンプ、ラッチ回路のいずれかの回路の電源をオフとするのか、制御回路以外の外部の回路の電源をオフとするのか、について特定されていないため、発明を明確に把握できない。
　との拒絶の理由を通知したが、令和　２年１２月１７日にされた手続補正で補正された結果、これらの拒絶の理由は解消した。
第７　むすび
　以上のとおり、本願発明１−２は、当業者が引用発明及び引用文献２−４に記載された技術的事項に基いて容易に発明をすることができたものではない。
　したがって、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。