【事件の表示】
　特願２０１８−　６３８０１「制御装置およびそのデータ書き込み方法」拒絶査定不服審判事件〔令和　１年１０月１０日出願公開、特開２０１９−１７５２２１、請求項の数（８）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続きの経緯
　本願は，平成３０年３月２９日の出願であって，令和２年２月２１日付けで拒絶理由通知がされ，令和２年４月１４日に意見書が提出されるとともに手続補正がなされ，令和２年７月２１日付けで拒絶査定（以下，「原査定」という。）がなされたが，これに対し，令和２年９月３日に拒絶査定不服審判の請求がなされるとともに手続補正がなされ，令和２年１１月１９日に前置報告がされたものである。
第２　令和２年７月２１日付けの原査定の概要
１．令和２年７月２１日付けの原査定の概要は以下のとおりである。
　本願請求項１−２，５−６に係る発明は，以下の引用文献１−２に基づいて，本願請求項３−４，７−８に係る発明は，以下の引用文献１−４に基づいて，その発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
引用文献等一覧
１．特開２００７−２０６７７５号公報
２．特開昭６０−７２０１２号公報
３．特開２００７−１１０８５４号公報
４．特開平１１−１４９４１９号公報
第３　審判請求時の補正について
　審判請求時の補正は，特許法第１７条の２第３項から第６項までの要件に違反しているものとはいえない。
　審判請求時の補正によって請求項１，５に「前記制御信号の出力後に前記書き込み要求に対する応答として完了信号を前記プロセッサに出力する」という事項を追加する補正は，特許請求の範囲の減縮を目的とするものであるか，また，当該補正は新規事項を追加するものではないかについて検討すると，この事項は，補正前の発明特定事項である「メモリコントローラ」を限定するものであるから，特許請求の範囲の減縮を目的とするものであり，また，この事項は，当初明細書等の段落【００４０】に記載された事項であるから，新規事項を追加するものではないといえる。
　そして，「第４　本願発明」から「第６　対比・判断」までに示すように，補正後の請求項１−８に係る発明は，独立特許要件を満たすものである。
第４　本願発明
　本願請求項１−８に係る発明（以下，それぞれ「本願発明１」−「本願発明８」という。）は，令和２年９月３日付けの手続補正で補正された特許請求の範囲の請求項１−８に記載された事項により特定される発明であり，本願発明１は以下のとおりの発明である。
　なお，符号Ａ−Ｆは，説明のために当審で付与したものであり，以下「構成Ａ」−「構成Ｆ」という。
「【請求項１】
Ａ　プロセッサと不揮発性メモリとを備える制御装置であって，
Ｂ　前記プロセッサからの書き込み要求に応じて，データを前記不揮発性メモリに記憶させるための制御信号を前記不揮発性メモリに出力し，前記制御信号の出力後に前記書き込み要求に対する応答として完了信号を前記プロセッサに出力するメモリコントローラと，
Ｃ　入力電源から供給される入力電圧を監視する電圧監視部と，
Ｄ　前記電圧監視部によって前記入力電圧が低下したと判断された場合に，マスク信号を生成して出力するマスク信号生成部と，
Ｅ　前記マスク信号生成部から出力される前記マスク信号を受けると，前記メモリコントローラから前記不揮発性メモリに出力される前記制御信号に対してマスク処理を施すマスク部と，
　を備え，
Ｆ　前記マスク信号は，前記不揮発性メモリが書き込み動作を行わないように前記メモリコントローラから出力された前記制御信号を無効にし，
　前記マスク信号生成部は，前記電圧監視部によって前記入力電圧が低下したと判断された場合に，前記不揮発性メモリへの前記データの書き込みがなされている場合は，そのデータの書き込みが完了してからのみ，前記マスク信号を出力する，
Ａ　制御装置。」
　なお，本願発明２−８の概要は以下のとおりである。
　本願発明５は，本願発明１に対応する方法の発明であり，本願発明１とカテゴリ表現が異なるだけの発明である。
　本願発明２−４及び６−８は，それぞれ本願発明１及び５をさらに減縮した発明である。
第５　引用文献，引用発明等
１．引用文献１
（１）原査定の拒絶の理由で引用された引用文献１（特開２００７−２０６７７５号公報）には，以下の事項が記載されている。（当審注：下線は，参考のために当審で付与したものである。以下同様。）
「【００１３】
　なお，
フラッシュメモリシステム１は，
バス１３を介してホストシステム４と接続され
ホストシステム４は，
ＣＰＵ
情報処理装置
「【００３３】
　ここで，
内部コマンド
コントローラ３がフラッシュメモリ２に処理の実行を指示する
外部コマンド
ホストシステム４がフラッシュメモリシステム１に対して処理の実行を指示する
「【００３６】
　ホストインターフェースブロック７は，ホストシステム４との間の，データ，アドレス情報，ステータス情報，
外部コマンド
の授受を行な
【００３７】
　より詳細には，ホストインターフェースブロック７は，ステータスレジスタＲ１と電源電圧検知回路Ｃ１と割り込みレジスタとを備える。
　ステータスレジスタＲ１は，マイクロプロセッサ６が現在のフラッシュメモリシステム１の状態を
ホストシステム４に通知
書き込み
処理が正常に終了したかどうかを示すエラー情報
　
電源電圧検知回路Ｃ１は，フラッシュメモリシステム１に供給される電源電圧が所定の電圧以下となった場合
に
割り込み信号を出力する
　割り込みレジスタ（図示せず）は，電源電圧検知回路Ｃ１による割り込み信号の出力状態を示すレジスタである。」
「【００４１】
　フラッシュメモリインターフェースブロック１０は，命令処理ブロックによって出力される
内部コマンド
をフラッシュメモリ２に供給する
「【００５５】
　
割り込み信号ＩＮＴ０が発生した場合（ステップＳ１；Ｙｅｓ），コントローラ３は，フラッシュメモリ２に対する新たな内部コマンド
の供給を停止する
「【００６８】
　尚，上記実施の形態では，電源電圧検知回路Ｃ１をコントローラ３の内部に設けたが，
電源電圧検知回路Ｃ１をコントローラ３の外部に設け
「【図１】
」
（２）上記引用文献１の記載（特に下線部の記載）より，上記引用文献１には，次の発明（以下，「引用発明」という。）が記載されていると認められる。
　なお，符号ａ−ｄは，説明のために当審で付与したものであり，以下「構成ａ」−「構成ｄ」という。
「ａ　ＣＰＵを備えたホストシステムと，フラッシュメモリを有するフラッシュメモリシステムとがバスを介して接続されてなる情報処理装置であって，
　ｂ　ホストシステムがフラッシュメモリシステムに対して書き込み処理の実行を指示する外部コマンドの授受を行い，コントローラがフラッシュメモリに書き込み処理の実行を指示する内部コマンドをフラッシュメモリに供給し，書き込み処理が正常に終了したかどうかを示すエラー情報をホストシステムに通知する，コントローラと，
　ｃ　フラッシュメモリシステムに供給される電源電圧が所定の電圧以下となった場合に割り込み信号を出力する，コントローラの外部に設けられた電源電圧検知回路と，
　ｄ　割り込み信号が発生した場合，コントローラは，フラッシュメモリへの新たな内部コマンドの供給を停止する，
　ａ　情報処理装置」
２．引用文献２
（１）原査定の拒絶の理由で引用された引用文献２（特開昭６０−７２０１２号公報）には，以下の事項が記載されている。
「マイクロプロセッサを用いた
制御装置
「そして，これら
マイクロプロセッサ１０およびＲＡＭ１１
ＲＡＭ１１にデータの書込み
行
「このように
主電源の電圧ＥＳが低下して可変抵抗Ｒａによって設定された低下検知レベルａになると電圧低下検知回路２０
検知信号を
送る
「そうして，
フリップフロップ２２
検知信号の入力により，
ＡＬＥ信号が「Ｈ」レベルとなったときにＱ出力端子の信号が「Ｌ」レベルとなる
「さらに
フリップフロップ２２からの信号によりゲート回路１３が閉じ
マイクロプロセッサ１０からＲＡＭ１１へのチップ選択信号が停止される
「【図１】
」
（２）上記引用文献２の記載（特に下線部の記載）より，上記引用文献２には，次の技術的事項が記載されていると認められる。
　なお，符号ｅは，説明のために当審で付与したものであり，以下「構成ｅ」という。
「ｅ　マイクロプロセッサおよびＲＡＭを備える制御装置であって，
　　　前記ＲＡＭにデータの書込みを行うマイクロプロセッサと，
　　　主電源の電圧が低下して可変抵抗によって設定された低下検知レベルになると検知信号を送る電圧低下検知回路と，
　　　検知信号の入力により，ＡＬＥ信号が「Ｈ」レベルとなったときにＱ出力端子の信号が「Ｌ」レベルとなるフリップフロップと，
　　　フリップフロップからの信号により閉じ，マイクロプロセッサからＲＡＭへのチップ選択信号が停止されるゲート回路と，
　　　を備える，制御装置。」
３．引用文献３
（１）拒絶査定において引用された引用文献３（特開２００７−１１０８５４号公報）には，以下の事項が記載されている。
「【０００８】
　請求項１に係る本発明においては、外部電源の停電時に内部回路へ蓄電された電力を供給するバックアップ機能を有する電源回路において、前記外部電源の電位を監視する外部電圧監視回路と、
前記外部電源からの電力を充電して内部電源とする蓄電手段と、前記内 部回路へ供給する電力を切替えるＭＯＳトランジスタとを備え、前記外部電源の電位が所 定の電位以下となったことを前記外部電圧監視回路が検出して前記ＭＯＳトランジスタを駆動し、前記内部回路へ供給する電力を前記外部電源から内部電源へ切替えることを特徴とする電源回路
４．引用文献４
（１）拒絶査定において引用された引用文献４（特開平１１−１４９４１９号公報）には，以下の事項が記載されている。
「【０００５】
【発明の実施の形態】以下、本発明のデータバックアップ方法および装置の実施の形態について、図面を参照して詳細に説明する。図１は本発明の一実施形態に係るデータバックアップ装置の構成図である。同図において、本実施形態のデータバックアップ装置は、不揮発メモリとしてのＥＥＰＲＯＭ１０４と、ＥＥＰＲＯＭ１０４内のデータにアクセスしながら該データを処理するＣＰＵ（データ処理手段）１０３と、電源１０１と、電源１０１のＣＰＵ１０３およびＥＥＰＲＯＭ１０４への電源が遮断されたことを検出する電源遮断検出回路１０２と、
電源１０１によって蓄電し、電源が遮断された後、少なくともＣＰＵ１０３のＥＥＰＲＯＭ１０４へのデータ書き込みが終了するまでの間、ＣＰＵ１０３およびＥＥＰＲＯＭ１０４への電源供給を行うキャパシタ１０５
５．引用文献５
（１）前置報告書において引用された引用文献５（特開２０１５−１３５６０３号公報）には，以下の事項が記載されている。
「【００５４】
　次に，本実施形態において
ＮＡＮＤメモリ１１
にデータを書き込むライト動作
「【００５６】
　
メモリコントローラ１２は，メインコントローラ２２からのライトコマンドに基づいて
「【００５９】
　Ｂ８０４においてメモリコントローラ１２は，ブロック管理テーブル１１１ａ及びフリーブロックリストに基づいて，非使用の高信頼ブロックを選択する。
Ｂ８０４において
データＤを書き込
【００６０】
　一方，非使用の低信頼ブロックの探索に成功したならば（Ｂ８０３のＹｅｓ），メモリコントローラ１２はＢ８０５に進む。Ｂ８０５においてメモリコントローラ１２は，探索された非使用の低信頼ブロックを選択する。
Ｂ８０５において
データＤを書き込
「【００６３】
　メモリコントローラ１２は
Ｂ８０４またはＢ８０５を実行すると，データＤが書かれたブロックのブロック番号を，ライト完了を示す応答としてメインコントローラ２２に返す
「【図８】
」
（２）上記引用文献５の記載（特に下線部の記載）より，上記引用文献５には，次の技術的事項が記載されていると認められる。
　なお，符号ｆは，説明のために当審で付与したものであり，以下「構成ｆ」という。
「ｆ　ＮＡＮＤメモリにデータを書き込むライト動作において，メインコントローラからのライトコマンドに基づいて，Ｂ８０４においてデータを書き込み，Ｂ８０５においてデータを書き込み，Ｂ８０４またはＢ８０５を実行すると，データが書かれたブロックのブロック番号を，ライト完了を示す応答としてメインコントローラに返すメモリコントローラ。」
第６　対比・判断
１．本願発明１について
（１）対比
　本願発明１と引用発明とを対比する。
ア．構成Ａと構成ａについて
　引用発明の「ＣＰＵ」及び「フラッシュメモリ」は，それぞれ本願発明１の「プロセッサ」及び「不揮発性メモリ」に相当する。
　したがって，引用発明の「情報処理装置」と，本願発明１の「制御装置」とは，下記の点（相違点１）で相違するものの，“プロセッサと不揮発性メモリとを備える装置”である点で共通する。
イ．構成Ｂと構成ｂについて
　引用発明の「ホストシステムがフラッシュメモリシステムに対して書き込み処理の実行を指示する外部コマンド」は，「ホストシステム」の「ＣＰＵ」からの「書き込み処理」を「指示」するものであるから，本願発明１の「前記プロセッサからの書き込み要求」に相当する。
　引用発明の「コントローラがフラッシュメモリに書き込み処理の実行を指示する内部コマンド」は，データを「フラッシュメモリ」に「書き込」むためのものであるから，本願発明１の「データを前記不揮発性メモリに記憶させるための制御信号」として機能するものであるといえる。
　引用発明の「書き込み処理が正常に終了したかどうかを示すエラー情報」は，「外部コマンド」に対するものであり，「ホストシステム」への応答であるので，引用発明の「書き込み処理が正常に終了したかどうかを示すエラー情報をホストシステムに通知する」ことと，本願発明１の「前記書き込み要求に対する応答として完了信号を前記プロセッサに出力する」ことは，“前記書き込み要求に対して前記プロセッサに応答を行う”ことである点で共通する。
　したがって，引用発明の「コントローラ」と，本願発明１の「メモリコントローラ」とは，下記の点（相違点２）で相違するものの，“前記プロセッサからの書き込み要求に応じて，データを前記不揮発性メモリに記憶させるための制御信号を前記不揮発性メモリに出力し，前記書き込み要求に対して前記プロセッサに応答を行うメモリコントローラ”である点で共通する。
ウ．構成Ｃと構成ｃについて
　引用発明の「電源電圧検知回路」は，「フラッシュメモリシステムに供給される電源電圧が所定の電圧以下となった場合」を「検知」するから，入力電源から供給される「電源電圧」を監視しているといえるので，本願発明１の「入力電源から供給される入力電圧を監視する電圧監視部」に相当する。
エ．構成Ｄ−Ｆと構成ｄについて
　引用発明において，「電源電圧が所定の電圧以下となった場合に」，「コントローラは，フラッシュメモリへの新たな内部コマンドの供給を停止する」ことと，本願発明１において，「前記電圧監視部によって前記入力電圧が低下したと判断された場合に，」「マスク信号生成部」が「マスク信号を生成し」，「前記不揮発性メモリへの前記データの書き込みがなされている場合は，そのデータの書き込みが完了してからのみ，前記マスク信号を出力」し，「マスク部」が「前記マスク信号生成部から出力される前記マスク信号を受けると，前記メモリコントローラから前記不揮発性メモリに出力される前記制御信号に対してマスク処理を施」し，「前記不揮発性メモリが書き込み動作を行わないように前記メモリコントローラから出力された前記制御信号を無効に」することとは，下記の点（相違点３）で相違するものの，“前記電圧監視部によって前記入力電圧が低下したと判断された場合に，書き込み処理を抑止する”ことである点で共通する。
　したがって，上記「ア．」−「エ．」の検討内容を踏まえると，本願発明１と引用発明との間には，次の一致点，相違点があるといえる。
（一致点）
「プロセッサと不揮発性メモリとを備える装置であって，
　前記プロセッサからの書き込み要求に応じて，データを前記不揮発性メモリに記憶させるための制御信号を前記不揮発性メモリに出力し，前記書き込み要求に対して前記プロセッサに応答を行うメモリコントローラと，
　入力電源から供給される入力電圧を監視する電圧監視部と，
　を備え，
　前記電圧監視部によって前記入力電圧が低下したと判断された場合に，書き込み処理を抑止する，装置。」
（相違点）
（相違点１）
　本願発明１が「制御装置」であるのに対して，引用発明は，そのようなものではない点。
（相違点２）
　「メモリコントローラ」の「前記書き込み要求に対して前記プロセッサに」する「応答」について，本願発明１においては，「前記制御信号の出力後に」「前記プロセッサに出力する」「完了信号」であるのに対して，引用発明においては，そのようなものではない点。
（相違点３）
　入力電圧が低下したと判断された場合に，書き込み処理を抑制するための手段について，本願発明１においては，「マスク信号を生成して出力するマスク信号生成部と，前記マスク信号生成部から出力される前記マスク信号を受けると，前記メモリコントローラから前記不揮発性メモリに出力される前記制御信号に対してマスク処理を施すマスク部と，を備え，前記マスク信号は，前記不揮発性メモリが書き込み動作を行わないように前記メモリコントローラから出力された前記制御信号を無効にし，前記マスク信号生成部は，前記電圧監視部によって前記入力電圧が低下したと判断された場合に，前記不揮発性メモリへの前記データの書き込みがなされている場合は，そのデータの書き込みが完了してからのみ，前記マスク信号を出力する」ものであるのに対し，引用発明においては，そのようなものではない点。
（２）相違点についての判断
ア．相違点１について
　数値制御装置等の制御装置を，情報処理装置を用いて構成することは，例示するまでもなく広く行われていることであるから，引用発明の情報処理装置により制御装置を構成することは，当業者にとって格別の創作能力を要するものとは言えない。
イ．相違点２について
　引用文献５の構成ｆには，「データを書き込むライト動作において，」「ライト完了を示す応答」を「メインコントローラに返す」ことが記載されているが，「ライト完了を示す応答」を「メインコントローラに返す」タイミングが，「制御信号の出力後」ではないから，本願発明１の「前記制御信号の出力後に前記書き込み要求に対する応答として完了信号を前記プロセッサに出力する」ことは開示しておらず，かかる事項が当業者にとって周知技術であるともいえないから，引用発明におけるホストシステムに対する応答として，本願発明１の相違点２に係る構成を採用することは，当業者であっても，容易に想到し得るとはいえない。
　そして，本願発明１は，相違点２に係る構成により，制御信号が無効にされて不揮発性メモリの書き込み動作が行われなくても，プロセッサが書き込み要求に対する応答を待ち続けるということがなくなり，この結果，「書き込み要求に対する応答をプロセッサが処理するために要する時間のロスを避けることができ，またバスのハングアップおよび不必要な占有を避けることができる」という効果を奏し，また，「電源が落ちるまでに必要な諸処理をプロセッサに行わせることを可能とした」ものである。
　したがって，本願発明１は，引用発明及び引用文献２，５に記載された事項に基づいて，当業者が容易に発明し得たものではない。
ウ．相違点３について
　引用文献２の構成ｅには，
　「主電源の電圧」の「低下」を「検知」する「電圧低下検知回路」と，
　前記「電圧低下検知回路」によって前記「主電源の電圧」が「低下」したと「検知」された場合に，「信号」を出力する「フリップフロップ」と，前記「フリップフロップ」から出力される前記「信号」を受けると，「マイクロプロセッサ」から「ＲＡＭ」に出力される「信号」を「停止」する「ゲート回路」と，
　を備え，
　前記「フリップフロップ」から出力される「信号」は，前記「ＲＡＭ」が「書込みを行」わないように前記「マイクロプロセッサ」から「ＲＡＭ」に出力された「信号」を「停止」し，
　前記「フリップフロップ」は，前記「電圧低下検知回路」によって前記「主電源の電圧」が「低下」したと「検知」された場合に，「ＡＬＥ信号が「Ｈ」レベルとなったときに」，前記「信号」を出力する，
　制御装置，
　が記載されている。
　ここで，構成ｅの「ＡＬＥ信号が「Ｈ」レベルとな」るときは，「データの書き込みが完了し」たときではないので，構成ｅの「フリップフロップ」は，データの書き込みが完了してからのみ，「信号」を出力するものではない。
　また，構成ｅの「マイクロプロセッサ」は，引用発明の「コントローラ」ではなく，「ホストシステム」の「ＣＰＵ」に相当するものであるから，引用発明において，「コントローラ」が備える構成ｄを，引用文献２に記載された構成ｅと置き換えることにより，本願発明１の相違点３に係る構成とすることは，当業者であっても，容易に想到し得るとはいえない。
　そして，本願発明１は，相違点３に係る構成によって，「不揮発性メモリに格納されているデータを保護」するという効果を奏している。
　したがって，本願発明１は，引用発明及び引用文献２，５に記載された事項に基づいて，当業者が容易に発明し得たものではない。
２．本願発明２−４について
　本願発明２−４は，本願発明１をさらに減縮した発明であり，本願発明１の上記相違点に係る構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明及び引用文献２−５に記載された技術的事項に基づいて容易に発明できたものとはいえない。
３．本願発明５について
　本願発明５は，本願発明１に対応する方法の発明であり，本願発明１とカテゴリ表現が異なるだけの発明であるから，本願発明１と同様の理由により，当業者であっても，引用発明及び引用文献２，５に記載された技術的事項に基づいて容易に発明できたものとはいえない。
４．本願発明６−８について
　本願発明６−８は，本願発明５をさらに減縮した発明であり，本願発明５の上記相違点に係る構成を備えるものであるから，本願発明５と同じ理由により，当業者であっても，引用発明及び引用文献２−５に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第７　原査定について
１．理由１（特許法第２９条第２項）について
　審判請求時の補正により，本願発明１−８は上記第４に示したとおりのものとなっており，当業者であっても，拒絶査定において引用された引用文献１−４に基づいて，容易に発明できたものとはいえない。
　したがって，原査定の理由を維持することはできない。
第８　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。