(57)【要約】  ほぼ同一の周波数特性を有しながら、キャパシタの容量を低減し、小型化が可能な積層フィルタを提供する。誘電体セラミックスの素子本体内部に設けられた複数の電極によって所定のフィルタ回路が構成され、入出力端子201,202のそれぞれにフィルタ回路の入出力端に配置されたキャパシタ401,404の一端が接続された積層フィルタにおいて、入出力端子201,202とキャパシタ401,404の一端との間に介在する巻回型インダクタ301,302を素子本体内部に設けた。【特許請求の範囲】
【請求項１】
誘電体セラミックスの素子本体内部に設けられた複数の電極によって所定のフィルタ回路が構成され、２つの入出力端子のそれぞれに前記フィルタ回路の入出力端のそれぞれに配置されたキャパシタの一端が接続された積層フィルタにおいて、
前記入出力端子と前記キャパシタの一端との間に介在するインダクタを前記素子本体内部に設けた
ことを特徴とする積層フィルタ。
【請求項２】
前記インダクタは巻回型インダクタであることを特徴とする請求項１に記載の積層フィルタ。
【請求項３】
前記各入出力端子のそれぞれに一端が接続されたインダクタの他端間に２つ以上のキャパシタが直列接続されていると共に、
前記キャパシタ同士の接続点と接地点との間に接続されたインダクタとキャパシタとの直列回路を有する
ことを特徴とする請求項１に記載の積層フィルタ。
【請求項４】
前記各入出力端子のそれぞれに一端が接続された２つのインダクタの他端間に直列接続された２つ以上のキャパシタが積み重なるように前記第１の領域に配置され、
一方の入出力端子に接続された第１のインダクタが前記第１の領域に隣り合う前記第２の領域に配置され、
他方の入出力端子に接続された第２のインダクタは前記第１の領域を挟んで前記第２の領域に対称な位置に存在する前記第３の領域に配置され、
前記インダクタの他端間に直列接続されているキャパシタ同士の接続点と接地点との間に接続されたインダクタとキャパシタとの直列回路が前記第１乃至第３の領域に隣接する前記第４の領域に配置されている
ことを特徴とする請求項３に記載の積層フィルタ。
【請求項５】
請求項１乃至請求項４の何れかに記載の積層フィルタにＩＣを実装してモジュール化したことを特徴とする電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波領域で用いられる積層フィルタに関するものである。
【背景技術】
【０００２】
近年、携帯電話機等の小型通信機の普及に伴い、例えば特許第３１９７２４９号公報（特許文献１）に開示されるような誘電体積層フィルタ（以下、積層フィルタと称する）が多く使用されるようになってきた。図８はこの種の誘電体積層フィルタを示す透過斜視図、図９はその内部電極の構成を示す分解斜視図、図１０は等価回路である。これらの図に示す積層フィルタ２はハイパスフィルタ（以下、ＨＰＦと称する）を基本とし、ＬＣ共振回路によって特定の周波数に急峻な減衰を与える特性を持たせたもので、このような特性を持つフィルタは一般的にノッチフィルタとも称されている。【０００３】
図８に示す積層フィルタ２は、図示せぬ直方体形状の低温焼成セラミックス (LTCC：Low Temperature Co-fired Ceramic)からなる素子本体内の複数層にストリップライン電極および容量電極を設け、所定箇所において異なる層の電極同士をビア導体で接続することによって構成されている。【０００４】
即ち、積層フィルタ２は、上記素子本体内に最上層の第１層から最下層の第６層までの各層に電極が配置されている。最上層の第１層と最下層の６層にはＧＮＤ電極（接地電極）601,611が配置され、第２層には両端部に容量電極602a,602bが形成された電極602が配置されている。また、第３層には、２つの電極603,604が配置されている。電極603の一端部は容量電極603aをなし、他端部はループ状のストリップライン電極603bをなしている。同様に、電極604の一端部は容量電極604aをなし、他端部はループ状のストリップライン電極604bをなしている。また、容量電極603aは第２層の容量電極602aに対向する位置に配置され、これらの対向する容量電極603a,602aによってキャパシタ904が形成されている。さらに、容量電極604aは第２層の容量電極602bに対向する位置に配置され、これらの対向する容量電極604a,602bによってキャパシタ905が形成されている。【０００５】
第４層には、４つの電極605,606,607,608が配置されている。電極605はループ状のストリップライン電極で、第３層のストリップライン電極603bと重なるように配置され、その一端605aがビア導体711を介してストリップライン電極603bの開放端に接続され、これらのストリップライン電極603b,605によってコイル（インダクタ）901が形成されている。電極606はループ状のストリップライン電極で、第３層のストリップライン電極604bと重なるように配置され、その一端606aがビア導体712を介してストリップライン電極604bの開放端に接続され、これらのストリップライン電極604b,606によってコイル（インダクタ）902が形成されている。【０００６】
電極607は一辺に入力端子801となる突出部607aを有する長方形をなした容量電極で、第３層の容量電極603aと対向する位置に配置され、これらの対向する容量電極607,603aによってキャパシタ903が形成されている。電極608は一辺に出力端子802となる突出部608aを有する長方形をなした容量電極で、第３層の容量電極604aと対向する位置に配置され、これらの対向する容量電極608,604aによってキャパシタ906が形成されている。【０００７】
第５層には、２つの電極609,610が配置されている。電極609は、長方形状の容量電極で、第４層のストリップライン電極605の下に配置され、ビア導体713によってストリップライン電極605の他端に接続されている。また、容量電極609と第６層のＧＮＤ電極611によってキャパシタ907が形成されている。電極610は、長方形状の容量電極で、第４層のストリップライン電極606の下に配置され、ビア導体714によってストリップライン電極606の他端に接続されている。また、容量電極610と第６層のＧＮＤ電極611によってキャパシタ908が形成されている。【０００８】
尚、最上層と最下層のＧＮＤ電極601,611は外部からの電磁波等の影響を遮断するシールド機能も有している。
【特許文献１】特許第３１９７２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前述した従来の積層フィルタ２では、キャパシタ903〜906の定数は素子本体を構成するセラミックの誘電率や透磁率、および電極の導電率や電気的特性等によって決定されるので、容量電極間の間隔及び容量電極の面積に一定の下限値が存在する。このため、キャパシタ903〜906を形成する容量電極602a，602b，603a，604a，607，608の電極間隔及び面積に一定の下限値が存在し、小型化の障害となっていた。【００１０】
また、ＧＮＤ電極601,611は外部からのノイズ等の影響を低減するために必要不可欠なものであるが、これらのＧＮＤ電極601,611がある状態で積層フィルタ２を小型低背化させると、図１１に示すように、容量電極602a,602b,609,610とＧＮＤ電極601,611との間に、積層フィルタ２にとって好ましくない寄生容量Ｃ1p,Ｃ2p,Ｃ3p,Ｃ4pが発生するため、小型低背化の障害となっていた。ここで、寄生容量Ｃ1pは容量電極607とＧＮＤ電極611との間に発生する寄生容量、寄生容量Ｃ2pは容量電極602aとＧＮＤ電極601との間に発生する寄生容量、寄生容量Ｃ3pは容量電極602bとＧＮＤ電極601との間に発生する寄生容量、寄生容量Ｃ4pは容量電極610とＧＮＤ電極611との間に発生する寄生容量である。【００１１】
本発明は前記問題点に鑑みてなされたものであり、その目的とするところは、ほぼ同一の周波数特性を有しながら、キャパシタの容量を低減し、小型化が可能な積層フィルタを提供することにある。
【課題を解決するための手段】
【００１２】
本発明は前記目的を達成するために、誘電体セラミックスの素子本体内部に設けられた複数の電極によって所定のフィルタ回路が構成され、２つの入出力端子のそれぞれに前記フィルタ回路の入出力端のそれぞれに配置されたキャパシタの一端が接続された積層フィルタにおいて、前記入出力端子と前記キャパシタの一端との間に介在するインダクタを前記素子本体内部に設けた。【００１３】
これにより、前記インダクタを付加する前の状態における必要な通過周波数帯域での負のリアクタンスに対して、前記インダクタを付加したことにより必要な通過周波数帯域でのリアクタンスがキャパシタのリアクタンスとインダクタのリアクタンスとの合成リアクタンスとなるため前記キャパシタよりも小さなキャパシタンスを有するキャパシタで同等の周波数特性を有するフィルタを構成することができる。
【発明の効果】
【００１４】
本発明の積層フィルタによれば、従来例に比べて入出力端子に接続されるキャパシタの容量を低減することができ、これにより素子本体を小型化することが可能になる。さらに、入出力端子に接続したインダクタによって、従来から生じていた寄生容量を低減することができるという非常に優れた効果を奏するものである。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態の積層フィルタを示す透過斜視図
【図２】本発明の一実施形態における積層フィルタの電極構成を示す分解斜視図
【図３】本発明の一実施形態における積層フィルタの電気系回路を示す等価回路図
【図４】本発明の一実施形態における積層フィルタの概略構成を説明する平面図
【図５】本発明の一実施形態における積層フィルタの電気的特性を示す図
【図６】本発明の一実施形態における電子部品を説明する外観図
【図７】本発明の一実施形態における電子部品の適用例を示すブロック図
【図８】従来例の積層フィルタの電極配置をしめす斜視図
【図９】従来例の積層フィルタの電極構成を示す分解斜視図
【図１０】従来例の積層フィルタの電気系回路を示す等価回路図
【図１１】従来例の積層フィルタに発生する寄生容量を説明する図
【符号の説明】
【００１６】
１…積層フィルタ、20…電子部品、30…通信機能部、31…ＩＣ、32…キャパシタ、33…抵抗器、41…アンテナ、42…ＣＤＭＡインタフェース、43…ベースバンド信号処理ＩＣ、100…素子本体、101…出力端子電極、102,151,161…ＧＮＤ電極、111,112,121-123,131-134,144…ストリップライン電極、113…電極、113a…ストリップライン電極、113b…容量電極、114,125-128,135-137,145-147,153,162, 163,172,173…ビア導体、124,143…容量電極、141,142…電極、141a,142a…ストリップライン電極、141b,142b…容量電極、152…電極、152a…ストリップライン電極、152b…容量電極、171…ＧＮＤ端子電極、173…入力端子電極、175…ダミー電極、201…入力端子、202…出力端子、301-304…インダクタ、401-406…キャパシタ、501-504…寄生容量。
【発明を実施するための最良の形態】
【００１７】
図１乃至図５は本発明の一実施形態を示すもので、図１は本発明の一実施形態における積層フィルタを示す透過斜視図、図２は本発明の一実施形態における積層フィルタの電極構成を示す分解斜視図、図３は本発明の一実施形態における積層フィルタの電気系回路を示す等価回路図、図４は本発明の一実施形態における積層フィルタの概略構成を説明する平面図、図５は本発明の一実施形態における積層フィルタの電気的特性を示す図である。【００１８】
図において、１は積層フィルタで、低温焼成セラミックス (LTCC：Low Temperature Co-fired Ceramic)からなる直方体形状の素子本体100内の複数層にストリップライン電極および容量電極を設け、所定箇所において異なる層の電極同士をビア導体で接続することによって構成され、上記素子本体の表面及び内部に最上層の第１層から最下層の第９層までの各層に電極が配置されている。【００１９】
素子本体100上面の第１層には、出力端子電極101が設けられている。【００２０】
第２層には、素子本体上面とほぼ同面積を有するＧＮＤ電極（接地電極）102が設けられている。【００２１】
第３層には、ループ状のストリップライン電極111,112と電極113が設けられており、電極113の一端部にはストリップライン電極113aが形成され、他端部には長方形状の容量電極113bが形成されている。【００２２】
第４層には、ループ状のストリップライン電極121,122,123と長方形状の容量電極124が設けられ、ストリップライン電極121は第３層のストリップライン電極111に重なるように配置され、ストリップライン電極122は第３層のストリップライン電極112に重なるように配置されている。さらに、ストリップライン電極121の一端はビア導体125を介してストリップライン電極111の一端に接続され、ストリップライン電極122の一端はビア導体126を介してストリップライン電極112の一端に接続されている。【００２３】
また、ストリップライン電極123は第３層の電極113の一端部に形成されたストリップライン電極に重なるように配置され、その一端がビア導体127を介して電極113の一端部に形成されたストリップライン電極の開放端に接続されている。また、容量電極124は電極113の他端部に形成された容量電極に重なるように配置され、その一辺に突出部を有し、この突出部がビア導体128を介して第３層のストリップライン電極112の他端に接続されている。【００２４】
第５層には、ループ状のストリップライン電極131〜134が設けられており、ストリップライン電極131は第４層のストリップライン電極121に重なるように配置され、その一端がビア導体135を介してストリップライン電極121の他端に接続されている。ストリップライン電極132は第４層のストリップライン電極122に重なるように配置され、その一端がビア導体136を介してストリップライン電極122の他端に接続されている。【００２５】
また、ストリップライン電極133は第４層のストリップライン電極123に重なるように配置され、その一端がビア導体137を介してストリップライン電極123の他端に接続されている。ストリップライン電極134は第３層から第４層に設けられた電極に重ならない位置に配置され、その一端がビア導体138を介して第１層の出力端子電極101に接続されている。【００２６】
第６層には、電極141,142とループ状のストリップライン電極144と長方形状の容量電極143が設けられており、電極141の一端部にはストリップライン電極141aが形成され、他端部には容量電極141bが形成されている。ストリップライン電極141aは、第５層のストリップライン電極131に重なるように配置され、その開放端がビア導体145を介してストリップライン電極131の他端に接続されている。【００２７】
電極142の一端部にはストリップライン電極142aが形成され、他端部には容量電極142bが形成されている。ストリップライン電極142aは、第５層のストリップライン電極132に重なるように配置され、その開放端がビア導体146を介してストリップライン電極132の他端に接続されている。【００２８】
容量電極143は、第４層の容量電極124に重なるように配置され、その一辺には突出部を有し、この突出部がビア導体147を介して第３層のストリップライン電極111の他端に接続されている。【００２９】
ストリップライン電極144は、第５層のストリップライン電極134に重なるように配置され、その一端がビア導体148を介してストリップライン電極134の他端に接続されている。【００３０】
第７層には、ＧＮＤ電極151と電極152が設けられており、電極152の一端部にはループ状のストリップライン電極152aが第６層のストリップライン電極144に重なるように形成され、その開放端がビア導体153を介して第６層のストリップライン電極144の他端に接続されている。さらに、電極152の他端部には、第６層の容量電極143に重なるように長方形状の容量電極152bが形成されている。【００３１】
素子本体100の底面の第８層には、入力端子電極173,ＧＮＤ端子電極171,172及び175と、一辺に突出部161aを有する長方形状のＧＮＤ電極161が設けられており、ＧＮＤ電極161は複数のビア導体162を介して第７層のＧＮＤ電極151に接続されていると共に、突出部161aがビア導体163を介して第２層のＧＮＤ電極102に接続されている。また、入力端子電極173はビア導体174を介して第５層のストリップライン電極133の他端に接続されている。【００３２】
図３に示す等価回路における入力端子201は入力端子電極173によって構成され、出力端子202は出力端子電極101によって構成されている。また、入力端子201に一端が接続されたインダクタ301はストリップライン電極133,123,113aによって構成され、出力端子202に一端が接続されたインダクタ302はストリップライン電極134,144,152aによって構成されている。【００３３】
インダクタ301とインダクタ302との間に直列接続されているキャパシタ401〜404のうちのキャパシタ401は容量電極113b,124によって構成され、キャパシタ402,403を合成したキャパシタが容量電極124,143によって構成され、キャパシタ404は容量電極143,152bによって構成されている。【００３４】
また、キャパシタ401とキャパシタ402の接続点に一端が接続されたインダクタ303はストリップライン電極112,122,132,142aによって構成され、インダクタ303の他端のとＧＮＤ端子電極171との間に接続されたキャパシタ405は容量電極142bとＧＮＤ電極151によって構成されている。また、キャパシタ403とキャパシタ404の接続点に一端が接続されたインダクタ304はストリップライン電極111,121,131,141aによって構成され、インダクタ303の他端とＧＮＤ端子電極171との間に接続されたキャパシタ406は容量電極141bとＧＮＤ電極151によって構成されている。【００３５】
また、図３に示すように、従来例と同様に寄生容量501,504が発生する。【００３６】
上記構成の積層フィルタ１においては、図４に示すように、素子本体100内の所定平面上に第１乃至第４の領域11〜14が設けられ、入出力端子201,202に接続されたインダクタ301,302の他端間に直列接続された２つ以上のキャパシタ401〜404は積み重なるように第１の領域11に配置され、入力端子201に配置された第１のインダクタ301は第１の領域11に隣り合う第２の領域12に配置されている。また、出力端子202に配置される第２のインダクタ302は第１の領域11を挟んで第２の領域12に対称な位置に存在する第３の領域13に配置されている。さらに、キャパシタ401〜404同士の接続点と接地点との間に接続されたインダクタ303とキャパシタ405との直列回路及びインダクタ304とキャパシタ406との直列回路は第１乃至第３の領域11〜13に隣接する第４の領域14に配置されている。【００３７】
上記のように、入力端子201とキャパシタ401の間にインダクタ301を直列接続して設けると共に、出力端子202とキャパシタ404の間にインダクタ302を直列接続して設けたので、従来例に比べて以下の（１）〜（３）の効果を得ることができる。【００３８】
（１）通過周波数帯域で同一特性を得るためのキャパシタ401,404を構成する容量電極113b,124,143,152bの面積を低減することができる。これは、キャパシタ401,404のキャパシタンスをそれぞれＣ１，Ｃ４とし、インダクタ301,302のインダクタンスをそれぞれＬ１，Ｌ２とすると、インダクタ301を付加する前の状態における必要な通過周波数帯域での負のリアクタンス１／ωＣ１*に対して、インダクタ301を付加したことにより必要な通過周波数帯域でのリアクタンスが（１／ωＣ１）−ωＬ１となるためキャパシタンスＣ１*よりも小さなキャパシタンスＣ１で同等の周波数特性を有するフィルタを構成することができるためである。同様に、インダクタ302を付加する前の状態における必要な通過周波数帯域での負のリアクタンス１／ωＣ４*に対して、インダクタ302を付加したことにより必要な通過周波数帯域での負のリアクタンスが（１／ωＣ４）−ωＬ４となるためキャパシタンスＣ４*よりも小さなキャパシタンスＣ４で同等の周波数特性を有するフィルタを構成することができる。尚、ω（＝２πｆ、ｆは周波数）は角周波数である。【００３９】
（２）減衰すべき低域周波数帯域ではインダクタ301,302によって入力端子201と出力端子202との間の電気的結合が減るため、低域周波数帯域における減衰量を改善して大きくすることができる。これは、インダクタ301,302のリアクタンスの値は周波数に対して比例して大きくなり、キャパシタ401,404のリアクタンスは周波数に反比例するため小さくなり、インダクタ301,302を付加する前のキャパシタ401,404のキャパシタンスＣ１*,Ｃ４*よりもキャパシタンス値が小さなキャパシタンスＣ１，Ｃ４を用いて、インダクタ301,302を付加する前と同等の周波数特性を有するフィルタを構成することができるためである。さらに、本来のキャパシタンスＣ１*,Ｃ４*に対し小さなキャパシタンスＣ１,Ｃ４を用いて設計したことで直列インダクタを含めても低域ではキャパシタンスＣ１,Ｃ４の容量が低下し、高域では通過域に比べて直列インピーダンスが上昇して通過を抑圧する。このように高域での減衰が大きいので、３．０ＧＨｚ以上の周波数を用いるＷ−ＬＡＮやＷi−ＭＡＸとの併用に有効である。【００４０】
（３）キャパシタ401,404を構成する容量電極とＧＮＤ電極との間に発生する本来不要である寄生容量501,504を、インダクタ301,302を付加しないものよりも低減することができる。これは、入出力端子におけるインピーダンス整合を考えると、インダクタ301,302のインピーダンスベクトルの方向が、寄生容量501,504のインピーダンスベクトルの方向と逆方向になるためである。【００４１】
前述した積層フィルタの周波数特性は図５に示すとおりである。図５において、横軸は周波数（ＧＨｚ）を、縦軸は利得（ｄＢ）を表し、図中の３つの曲線のうちのＡの曲線はＳ11の反射特性を表し、Ｂの曲線はＳ22の反射特性を表し、Ｃの曲線はＳ21の通過特性を表している。【００４２】
一方、前述した積層フィルタ１の表面にＩＣ等を実装してモジュール化した電子部品を構成することも可能である。例えば、図６に示すように、積層フィルタ１のＬＴＣＣ基板上に無線通信機能を有するＩＣ31とキャパシタ32や抵抗器33等のチップ部品とからなる通信機能部30を実装して、積層フィルタ１と通信機能部30とを接続してモジュール化した電子部品20を構成する。【００４３】
このような電子部品20は、図７に示すような通信装置に用いることができる。すなわち、電子部品20の積層フィルタ１にアンテナ41を接続すると共に、通信機能部30をＣＤＭＡインタフェース42を介してベースバンド信号処理用のＩＣ43に接続することにより、容易に通信装置を構成することができる。【００４４】
尚、上記実施形態は本発明の一具体例であって、本発明が上記実施形態のみに限定されることはない。
【産業上の利用可能性】
【００４５】
フィルタ回路の入出力端子に接続されたキャパシタと入出力端子との間にインダクタを設けることにより、キャパシタの容量を小さくしても同等の周波数特性を有するフィルタを構成することができるので、従来例に比べて入出力端子に接続されるキャパシタの容量を低減することができ、これにより素子本体を小型化することが可能になる。さらに、入出力端子に接続したインダクタによって、従来から生じていた寄生容量を低減することができる。これにより、ほぼ同一の周波数特性を有しながら、積層フィルタを従来よりも小型化することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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