【事件の表示】
　特願２０１６−　６６３９２「半導体装置」拒絶査定不服審判事件〔平成２９年１０月　５日出願公開、特開２０１７−１８３４１９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２８年３月２９日の出願であって、その手続の経緯は以下のとおりである。
　　令和　元年１２月　６日付け　　拒絶理由通知書
　　令和　２年　２月　４日　　　　意見書、手続補正書の提出
　　令和　２年　５月２２日付け　　拒絶査定
　　令和　２年　８月２４日　　　　審判請求書、手続補正書の提出
第２　令和２年８月２４日にされた手続補正についての補正の却下の決定
［補正の却下の決定］
　令和２年８月２４日にされた手続補正（以下、「本件補正」という。）を却下する。
［理由］
１　本件補正について（補正の内容）
（１）本件補正後の特許請求の範囲の記載
　本件補正により、特許請求の範囲の請求項１の記載は、次のとおり補正された（下線部は、補正箇所である。）
「裏面側に第１導電型のドレイン領域を有する半導体層と、
　前記半導体層の表面部に配置された第２導電型のボディ領域と、
　前記ボディ領域の表面部に配置された第１導電型のソース領域と、
　前記ボディ領域に対向するゲート電極と、
　前記ボディ領域と前記ゲート電極との間のゲート絶縁膜と、
　前記ボディ領域に連なるように前記半導体層内に配置され、前記ボディ領域から前記半導体層の前記裏面に向かって延びた第２導電型の第１ピラー層と、
　前記半導体層内に配置され、トラップレベルを形成する荷電粒子を含むトラップレベル領域とを含み、
　前記第１ピラー層は、その深さ方向途中部に前記半導体層の一部からなる分断領域を介在させることによって上下に分断されており、
　前記第１ピラー層の深さ方向において、前記トラップレベル領域は、前記上下に分断された前記第１ピラー層のうち下側の前記第１ピラー層の底部の近傍に配置されており、
　前記第１ピラー層の深さ方向において、前記ボディ領域にチャネルが形成されていないオフ状態のときに電界が集中する電界集中部は、前記トラップレベル領域よりも浅い位置に配置されて
おり、
　
前記半導体層の表面に対する前記分断領域の深さ位置が、前記第１ピラー層の中央部よりも下部である、
（２）本件補正前の特許請求の範囲
　本件補正前の、令和２年２月４日にされた手続補正により補正された特許請求の範囲の請求項１の記載は次のとおりである。
「裏面側に第１導電型のドレイン領域を有する半導体層と、
　前記半導体層の表面部に配置された第２導電型のボディ領域と、
　前記ボディ領域の表面部に配置された第１導電型のソース領域と、
　前記ボディ領域に対向するゲート電極と、
　前記ボディ領域と前記ゲート電極との間のゲート絶縁膜と、
　前記ボディ領域に連なるように前記半導体層内に配置され、前記ボディ領域から前記半導体層の前記裏面に向かって延びた第２導電型の第１ピラー層と、
　前記半導体層内に配置され、トラップレベルを形成する荷電粒子を含むトラップレベル領域とを含み、
　前記第１ピラー層は、その深さ方向途中部に前記半導体層の一部からなる分断領域を介在させることによって上下に分断されており、
　前記第１ピラー層の深さ方向において、前記トラップレベル領域は、前記上下に分断された前記第１ピラー層のうち下側の前記第１ピラー層の底部の近傍に配置されており、
　前記第１ピラー層の深さ方向において、前記ボディ領域にチャネルが形成されていないオフ状態のときに電界が集中する電界集中部は、前記トラップレベル領域よりも浅い位置に配置されている、半導体装置。」
２　補正の適否
　本件補正は、本件補正前の請求項１に記載された発明を特定するために必要な事項である「分断領域」について、「前記半導体層の表面に対する前記分断領域の深さ位置が、前記第１ピラー層の中央部よりも下部である」との限定を付加する補正事項を含むものであって、当該補正事項は、本件補正前の請求項１に記載された発明と本件補正後の請求項１に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の請求項１に記載される発明（以下、「本件補正発明」という。）が同条第６項において準用する同法第１２６条第７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるか）について、以下、検討する。
（１）本件補正発明
　本件補正発明は、上記１（１）に記載したとおりのものである。
（２）引用文献の記載事項
ア　引用文献１
　原査定の拒絶の理由で引用された引用文献である特開２０１４−２０９５０７号公報（以下、「引用文献１」という。）には、図面とともに、次の記載がある。（下線は、当審で付した。以下同じ。）
「【技術分野】
【０００１】
　本発明は、スーパージャンクション構造を有する半導体装置に関する。」
「【０００８】
　この構成によれば、第１導電型ベース層の裏面に複数の第２導電型コレクタ層が選択的に形成されているので、当該裏面には第１導電型ベース層と第２導電型コレクタ層の両方が露出することとなる。これにより、第１導電型ベース層の裏面に、当該露出した第１導電型ベース層および第２導電型コレクタ層の両方に接するように裏面電極を形成することによって、低電圧域でのセット効率に優れるＭＯＳＦＥＴの特性と、高電圧域において伝導度変調を発生させることができるＩＧＢＴの特性とを併せ持つ半導体装置を提供することができる。」
「【００２１】
　半導体装置１は、スーパージャンクション構造を有するｎチャンネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
　半導体装置１は、
ｎ−型ベース層２
ｐ型コラム層３
ｐ型ベース層４
ｎ＋型ソース層５
ゲート絶縁膜６
ゲート電極７
ｎ＋型コンタクト層９
トラップレベル領域３２
【００２２】
　
ｎ−型ベース層２は、ｎ型不純物が注入された半導体層である。
　ｐ型コラム層３およびｐ型ベース層４は、ｐ型不純物が注入された半導体層である。より具体的には、ｎ−型ベース層２に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）などを適用することができる。」
「【００２４】
　ｐ型コラム層３は、平面視において、各セル１３のｐ型ベース層４の内方の領域に形成されている。より具体的には、この実施形態では、ｐ型コラム層３は、平面視において、ｐ型ベース層４の幅方向中央の領域においてストライプ状に形成されている。
ｐ型コラム層３は、ｐ型ベース層４に連なるように形成されており、ｎ−型ベース層２において、ｐ型ベース層４よりも深い位置までｎ−型ベース層２の裏面に向かって延びている。
「【００３０】
　
ｎ＋型コンタクト層９は、ｎ−型ベース層２の裏面全体にわたって形成されている。
　ｐ＋型コレクタ層１０は、ｎ−型ベース層２の裏面に選択的に形成され、当該裏面に沿って連続性を持って複数配列されている。この実施形態では、ｐ＋型コレクタ層１０は、図１にクロスハッチングで明示するように平面視においてｐ型コラム層３に平行なストライプ状に形成されている。これにより、ｎ−型ベース層２の裏面には、ｐ＋型コレクタ層１０と、隣り合うｐ＋型コレクタ層１０間のｎ＋型コンタクト層９とがストライプ状に交互に露出することとなる。」
「【００３５】
　ドレイン電極１１は、アルミニウムその他の金属からなる。ドレイン電極１１は、ｎ−型ベース層２の裏面に、ｎ＋型コンタクト層９およびｐ＋型コレクタ層１０に接するように形成されている。これにより、ドレイン電極１１は、複数のセル１３に並列に接続されており、複数のセル１３に流れる全電流が流れるように構成されている。この実施形態では、
ｎ−型ベース層２の裏面にｎ＋型コンタクト層９が形成されているので、ドレイン電極１１をｎ−型ベース層２に対して良好にオーミック接触させることができる。
「【００４２】
　
トラップレベル領域３２は、逆回復時間の短縮に寄与する。
　トラップレベル領域３２は、ｎ−型ベース層２の裏面側から重粒子を照射することによって形成された領域である。トラップレベル領域３２には、キャリヤをトラップして再結合させることにより消失させる再結合中心が多く存在している。これにより、
寄生ダイオード１４がターンオフするときにキャリヤを速やかに消失させることができるから、逆回復時間および逆回復電流を低減できる。
【００４３】
　トラップレベル領域３２は、ｎ−型ベース層２内において、ｎ−型ベース層２の裏面から予め設定された深さ位置に薄く（たとえば１μｍ〜３μｍ程度の厚さで）広がるように局所的に形成されている。トラップレベル領域３２は、ｐ型コラム層３に接していてもよいし、ｐ型コラム層３と接しておらず、ｐ型コラム層３の底部とｐ＋型コレクタ層１０との間に位置していてもよい。
トラップレベル領域３２は、ｐ型コラム層３の底部の近くに位置している方が逆回復時間の短縮に効果的である反面、ｐ型コラム層３の底部から離れている方がドレイン・ソース間リーク電流の低減に効果的である。
【００４４】
　
トラップレベル領域３２の形成には、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋などの重粒子の照射を適用することができる。
　空乏層緩和領域３０は、ｎ−型ベース層２の裏面側から重粒子を照射し、さらに熱処理によってその重粒子をドナー化して形成された領域である。ドナー化した重粒子は、寄生ダイオード１４がターンオフするときにそのｐｎ接合部から広がる空乏層の広がりを抑制する。これにより、空乏層が広がる速さが緩和されるので、逆回復電流の変化速度を抑制でき、それによって、ハードリカバリを緩和できる。」
「【００７９】
　さらに、ｐ＋型コレクタ層４８がエピタキシャル成長により形成されるので、ｐ＋型コレクタ層４８の不純物濃度を、全体にわたって一定にすることができる。
　以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
　たとえば、
図１３に示す半導体装置５１のように、トレンチゲート構造を有していてもよい。具体的には、ｎ−型ベース層２の表面からｎ＋型ソース層５およびｐ型ベース層４を貫通するゲートトレンチ２１が形成され、当該ゲートトレンチ２１に、ゲート絶縁膜２２を介してゲート電極２３が充填されたトレンチゲート構造を有していてもよい。
【図２】
【図１３】
　上記図１３について、発明の詳細な説明には段落【００７９】にしか記載されていないが、図１３において図２と同じ数字が付された構成は、図２に示された構成と同じ構成であると認められる。
　また、図１３によるとｎ＋型ソース層５は、ｐ型ベース層４の表面側に配置されていると認められる。
　したがって、引用文献１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
「裏面側にドレイン電極１１との間に良好なオーミック接触を行うためのｎ＋型コンタクト層９が裏面全体にわたって形成された、ｎ型不純物が注入された半導体層である、ｎ−型ベース層２と、
　ｎ−型ベース層２のｎ−型ベース層２の表面側に配置されたｐ型ベース層４と、
　ｐ型ベース層４の表面側に配置されたｎ＋型ソース層５と、
　ｎ−型ベース層２の表面からｎ＋型ソース層５およびｐ型ベース層４を貫通するゲートトレンチ２１と、
　ゲートトレンチ２１に、ゲート絶縁膜２２を介してゲート電極２３が充填されたトレンチゲート構造と、
　ｐ型ベース層４に連なるように形成されており、ｎ−型ベース層２において、ｐ型ベース層４よりも深い位置までｎ−型ベース層２の裏面に向かって延びているｐ型コラム層３と、
　３Ｈｅ＋＋、４Ｈｅ＋＋などの重粒子の照射を適用することによって形成されるトラップレベル領域３２とを含み、
　ｎ−型ベース層２内において形成されている、トラップレベル領域３２は、ｐ型コラム層３の底部の近くに位置しており、逆回復時間の短縮に効果を有する、
　スーパージャンクション構造を有しトレンチゲート構造を有する半導体装置。」
イ　引用文献２
　原査定の拒絶の理由で引用された引用文献である特開２０１４−２２２７１０号公報（以下、「引用文献２」という。）には、図面とともに、次の記載がある。
「【技術分野】
【０００１】
　本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
　インバータ回路や電源回路においてスイッチング素子として用いられるＭＯＳＦＥＴは、プレーナ型およびスーパージャンクション型に大別される。
　プレーナ型ＭＯＳＦＥＴは、たとえば、ドレイン層と、その上に配置されたｎ型ベース層と、その表層部に形成されたｐ型ベース層と、ｐ型ベース層の表層部に間隔を開けて形成されたｎ＋型ドレイン層およびｎ＋型ソース層とを含む。ゲート電極は、ｎ＋型ソース・ドレイン層間のｐ型ベース層の表面にゲート絶縁膜を介して対向するように配置される。
【０００３】
　一方、スーパージャンクション型ＭＯＳＦＥＴは、たとえば、特許文献１に開示されているように、プレーナ型における上記の構成に加えて、ｐ型ベース層からドレイン層に向かって延びたｐ型コラム層を含む。この構造により、オン抵抗を低減でき、かつ、スイッチング速度が向上する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献1】特開２０１２−１４２３３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
　スーパージャンクション型ＭＯＳＦＥＴにおける課題は、寄生ダイオードのハードリカバリである。ハードリカバリとは、逆回復電流の変化（dir/dt）が高速であることをいう。スーパージャンクション型ＭＯＳＦＥＴにおいては、寄生ダイオードがターンオフしたときに、ｐ型ベース層だけでなくｐ型コラム層からも空乏層が広がる。とくに、ｐ型コラム層から広がる空乏層は、隣接する別のｐ型コラム層から広がる空乏層と速やかに結合し、かつ直下のドレイン層にも速やかに到達する。そのため、電流の変化が急激に起こり、逆回復電流の遮断も高速に生じる。それに応じて、逆回復電流波形は、変化が急峻でかつ振幅の大きな発振波形（リンギング）を示す。このような逆回復特性（ハードリカバリ特性）は、大きなノイズを引き起こし、たとえば、ＭＯＳＦＥＴに制御信号を供給するコントローラの誤動作を引き起こすおそれがある。とりわけ、電動モータ等の誘導性負荷を駆動するインバータ回路においては、寄生ダイオードがオン／オフするから、この寄生ダイオードがターンオフするときのハードリカバリ特性が問題となる。
【０００６】
　特許文献１の発明は、ｎ型ドレイン層の裏面側からプロトン、３Ｈｅ＋＋、４Ｈｅ＋＋等の重粒子を照射することによって
逆回復特性は改善しているが、ハードリカバリ特性は改善できていない。
　そこで、
本発明の目的は、スーパージャンクション構造を有しつつ、簡単な構造で寄生ダイオードのハードリカバリを緩和できる半導体装置およびその製造方法を提供することである。
「【００２９】
　半導体装置１は、
スーパージャンクション構造を有するｎチャンネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）
　半導体装置１は、ｎ＋型ドレイン層１７と、ｎ−型ベース層２と、ｐ型コラム層３と、ｐ型ベース層４と、ｐ型補助コラム層３０と、ｎ＋型ソース層５と、ゲート絶縁膜６と、ゲート電極７と、ソース電極８と、ドレイン電極１１とを含む。ゲート電極７上には、層間絶縁膜１２が配置されている。」
「【００３１】
　ｐ型コラム層３およびｐ型ベース層４は、ｐ型不純物が注入された半導体層である。より具体的には、ｎ−型ベース層２に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）などを適用することができる。
　ｐ型ベース層４は、図１に示すように、ｎ−型ベース層２の表面の法線方向から見た平面視（以下、単に「平面視」とする）において周期的に離散配置された複数の領域において、ｎ−型ベース層２の表面部に選択的に形成されている。この実施形態では、複数のｐ型ベース層４は、互いに平行なストライプ状に形成されている。各ｐ型ベース層４の幅は、たとえば、３μｍ〜１０μｍである。個々のｐ型ベース層４およびその周囲のｎ−型ベース層２を含む領域は、セル１３を形成している。すなわち、この半導体装置１は、図１のレイアウトでは、平面視においてストライプ状に配列された多数（複数）のセル１３を有している。
【００３２】
　ｐ型コラム層３は、平面視において、各セル１３のｐ型ベース層４の内方の領域に形成されている。より具体的には、この実施形態では、ｐ型コラム層３は、平面視において、ｐ型ベース層４の幅方向中央の領域においてストライプ状に形成されている。ｐ型コラム層３は、ｐ型ベース層４に連なるように形成されており、ｎ−型ベース層２において、ｐ型ベース層４よりも深い位置までｎ＋型ドレイン層１７に向かって延びている。したがって、ｐ型コラム層３は、隣り合うｐ型ベース層４との間に連続性を持って配列されている。ｐ型コラム層３のピッチＰ１（本発明の第１周期の一例）は、５μｍ〜２０μｍである。ここで、ピッチＰ１とは、ｐ型コラム層３と、隣り合うｐ型コラム層３の間のｎ−型ベース層２とを一つの繰り返し単位とし、当該繰り返し単位のｎ−型ベース層２の表面に沿う方向の長さのことである。この実施形態では、ｐ型コラム層３が各ｐ型ベース層４の幅方向中央に配置されていることから、ピッチＰ１はセル１３のピッチ（セルピッチ）に一致している。
【００３３】
　
ｐ型コラム層３は、その深さ方向途中部にｎ−型ベース層２の一部からなる分断領域３４を介在させることによって上下に分断され
【００３４】
　
上側コラム層３１は、ｐ型ベース層４と一体をなしていて、ｐ型ベース層４と共にｎ−型ベース層２との界面（ｐｎ接合面）に寄生ダイオード（ボディダイオード）１４を形成している。一方、下側コラム層３２は、ｐ型ベース層４とは分断領域３４によって分離されていて、電気的にフローティングされている。
　また、下側コラム層３２の長さは、たとえば、上側コラム層３１の２倍〜１０倍であることが好ましく、具体的には、上側コラム層３１の長さが１μｍ〜５μｍであり、下側コラム層３２の長さが２μｍ〜２０μｍであることが好ましい。なお、下側コラム層３２の長さは、下側コラム層３２の底部からｎ−型ベース層２の裏面までのｎ−型ベース層２の厚さが５μｍ以上となるように定めるとよい。５μｍ以上であれば、６００Ｖ以上の耐圧性能を実現することができる。
【００３５】
　また、分断領域３４の間隔（上側コラム層３１の下端と下側コラム層３２の上端との距離）は、この実施形態のようにｐ型補助コラム層３０が設けられる場合には、０．５μｍ〜１０μｍであってもよい。
　そして、この実施形態では、全てのｐ型コラム層３が、分断コラム層３３で構成されている。」
「【００４２】
　電動モータ等の誘導性負荷を駆動するインバータ回路に半導体装置１が適用されるとき、ソース電極８がドレイン電極１１よりも高電位となって、寄生ダイオード１４がオンし、この寄生ダイオード１４を通って電流が流れる場合がある。その後、ソース電極８がドレイン電極１１よりも低電位となると、寄生ダイオード１４は、逆バイアス状態となって、ターンオフする。このターンオフ時には、寄生ダイオード１４のｐｎ接合部から空乏層が広がり、ｐ型ベース層４およびｐ型コラム層３内のキャリヤ（正孔）がソース電極８側に移動し、ｎ−型ベース層２内のキャリヤ（電子）がドレイン電極１１側へと移動する。
【００４３】
　このキャリヤの移動により、寄生ダイオード１４がオン状態のときとは逆方向への電流が流れる。この電流は、逆回復電流とよばれる。逆回復電流は、一旦増加し、その後に減少する。ダイオードの順方向電流が零となってから、逆回復電流の大きさがその最大値の１０％にまで減少するまでの時間は逆回復時間と呼ばれる。逆回復電流の変化（dir/dt）が大きいときは、電流が零に収束するまでに振動（リンギング）が生じる場合がある。このような逆回復特性は、ハードリカバリと呼ばれ、ノイズや誤動作の原因となる。
【００４４】
　
この半導体装置１では、ｐ型コラム層３が上下に分断された分断コラム層３３を有していて、分断コラム層３３において、相対的に長い下側コラム層３２はｐ型ベース層４に対して電気的にフローティングされている。したがって、寄生ダイオード１４の動作に当該下側コラム層３２が寄与しないので、逆回復現象の際の急峻な空乏層の広がりが抑制される。これにより、ドレイン電極１１に向かう空乏層の広がりが抑制され、それによって、寄生ダイオード１４がターンオフするときに空乏層が広がる速さが抑制される。これにより、逆回復電流の変化速度（dir/dt）が小さくなるので、リカバリ特性が改善される。
「【００７３】
　また、前述の実施形態では、ｐ型コラム層３は、マルチエピタキシャル成長によって形成したが、たとえば、ｎ−型ベース層２にディープトレンチを形成し、当該ディープトレンチにｐ型半導体層を埋め込むことによっても形成することができる。
　また、
セル１３の構造は、前述の実施形態のようにプレーナゲート構造であってもよいし、トレンチゲート構造であってもよい。
【図２】
　上記記載から、引用文献２には、以下の事項（以下、「引用文献２記載事項」という。）が記載されていると認められる。
「スーパージャンクション構造を有しトレンチゲート構造を有するｎチャンネル型ＭＯＳＦＥＴにおいて、
　寄生ダイオードのハードリカバリを緩和するために、
　ｐ型コラム層３を、その深さ方向途中部にｎ−型ベース層２の一部からなる分断領域３４を介在させることによって上下に分断すること。」
ウ　引用文献３
　原査定の拒絶の理由で引用された引用文献である特開２００５−１９１２６８号公報（以下、「引用文献３」という。）には、図面とともに、次の記載がある。
「【技術分野】
【０００１】
　本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
　従来、高耐圧のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）として
縦型パワーＭＯＳＦＥＴ
【０００３】
　パワーＭＯＳＦＥＴにおいて重要な特性としては、オン抵抗（Ｒｏｎ）とブレークダウン耐圧（ＢＶＤＳＳ）があるが、一般のパワーＭＯＳＦＥＴにおいては、オン抵抗を低減させる設計にするとブレークダウン耐圧が低下してしまい、反対にブレークダウン耐圧を向上させる設計にするとオン抵抗が増大してしまうといったトレードオフが存在する。
【０００４】
　近年、高耐圧ＭＯＳＦＥＴにおける耐圧特性を維持したままオン抵抗を低減する技術として、
スーパージャンクション（Ｓｕｐｅｒｊｕｎｃｔｉｏｎ）
「【０００９】
　図１７に示すように、
ＳＪ構造の半導体装置１００は、基本的には、通常の縦型構造のパワーＭＯＳＦＥＴと同様の構造である
【００１０】
　このようなＳＪ構造の半導体装置１００では、
ゲート−ソース間にバイアスされていない場合にドレイン−ソース間に逆バイアスされると、
ドレイン−ソース間には電流が流れずオフ状態となる。
【００１１】
　つまり、ドリフト領域１０２とコラム領域２０４との界面は深さ方向に延在するが、この界面から空乏層が拡がるため、図１７の距離ｄが空乏化されるとドリフト領域１０２とコラム領域２０４の全体が空乏化される。
【００１２】
　また、ＳＪ構造の半導体装置１００のＢＶＤＳＳ（ブレークダウン耐圧）は、距離ｄが十分小さければ電界緩和層の濃度に依存せず、濃度を高くして（低抵抗化して）Ｒｏｎ（オン抵抗）を低減しつつＢＶＤＳＳを維持することができる。
【００１３】
　このようにＳＪ構造の半導体装置１００では高い耐圧特性を維持したままでオン抵抗の低減を実現している。」
「【発明が解決しようとする課題】
【００１５】
　ところで、
従来のＳＪ構造の半導体装置においては、逆バイアス印加時にベース領域１０８下端のＰ／Ｎ接合部又はゲート酸化膜１０６Ａ直下の領域に電界が集中してしまい、これらの領域にアバランシェ電流が流れてしまう場合がある。これらの領域にアバランシェ電流が流れてしまうと、ゲート酸化膜１０６Ａの特性劣化を生じる可能性がある。
【００１６】
　
このような傾向は、特に、ゲート電極１０７Ａが、図１７に示すようなトレンチゲート構造の場合に顕著となる。
【００１７】
　
本発明は、上記のような問題点を解決するためになされたもので、逆バイアス印加時のアバランシェ電流がゲート電極付近に集中してしまうことを防止できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
　上記課題を解決するため、本発明の半導体装置は、一導電型の半導体基板上に形成された一導電型のドリフト領域と、前記ドリフト領域の上層部に形成された逆導電型のベース領域と、前記ベース領域に形成された一導電型のソース領域と、ゲート電極及びゲート絶縁膜と、前記ドリフト領域内における前記ベース領域下方の領域に形成された逆導電型のコラム領域と、を備える半導体装置において、
前記コラム領域が、深さ方向において複数の分割部分に分離された分離構造をなしている
【００１９】
　本発明の半導体装置は、例えば、前記ゲート電極が前記ベース領域から前記ドリフト領域内に達する深さに形成されたトレンチゲート構造をなしていることを好適な一例としている。
【００２０】
　この場合、
前記複数の分割部分のうち、最も浅い分割部分の下端位置が、トレンチゲート下端よりも深い位置に設定されている
「【発明の効果】
【００３５】
　本発明によれば、
コラム領域が深さ方向において複数の分割部分に分離された分離構造をなしているので、逆バイアス印加時に局所的に電界が高まる。このため、アバランシェ降伏はコラム領域内で優先的に発生し、コラム領域内で発生したアバランシェ電流はベース領域を介してソースコンタクトに直接流れる。よって、アバランシェ電流がゲート電極付近に集中してしまうことを防止でき、ゲート酸化膜へのダメージを防止できる。
「【００３８】
〔第１の実施形態〕
　図１は第１の実施形態に係る半導体装置１を示す正面断面図である。
【００３９】
　図１に示すように、半導体装置１は、トレンチゲートのパワーＭＯＳＦＥＴで、且つＳＪ構造を有する半導体装置であり、半導体基板１０１上に形成されたドリフト領域１０２と、該ドリフト領域１０２の上層部に形成されたベース領域１０８と、ベース領域１０８の上層部に形成されたソース領域１０９と、ゲート酸化膜１０６Ａと、該ゲート酸化膜１０６Ａ上に形成されたゲート電極１０７Ａと、ソース領域１０９の一部及びゲート電極１０７Ａの上面に形成された層間絶縁膜１１０と、この層間絶縁膜１１０に形成されたコンタクトホール１１０ａを介してソース領域１０９上に形成されたソース電極１１１と、ドリフト領域１０２内におけるベース領域１０８下方の領域に形成されたコラム領域４と、半導体基板１０１の裏面に形成されたドレイン電極１１２と、を備えている。
【００４０】
　ここで、半導体基板１０１が、例えばＮ+型（一導電型）であるとすると、ドリフト領域１０２はＮ型（一導電型）、ソース領域１０９はＮ+型（一導電型）、ベース領域１０８及びコラム領域４はＰ型（逆導電型）である。
【００４１】
　本実施形態に係る半導体装置１においては、
コラム領域４は、深さ方向において複数の分割部分４１、４２に分離された分離構造をなし
【００４２】
　また、半導体装置１は、例えば、トレンチゲート構造をなし、ゲート電極１０７Ａはベース領域１０８からドリフト領域１０２内にまで達する深さに形成されている。」
「【００６６】
　ここで、
図８は、コラム領域４を貫通する深さ方向に沿った、
逆バイアス印加時の電界強度Ｅの変化を示す図である。
電界強度Ｅは実線で示され
【００６７】
　また。
図８において、深さＺ１の位置は、コラム領域４を構成する上側の分割部分４２の下端に相当し、深さＺ２の位置は、同じく下側の分割部分４１の下端に相当する。これら深さＺ１、Ｚ２の位置においては、局所的に電界が大きくなっていることが分かる。
【００６８】
　半導体装置１においては、上側の分割部分４２の下端において、ドリフト領域１０２との界面でＰ／Ｎ接合部が形成されている。このため、図８に示すように、このＰ／Ｎ接合部に相当する深さＺ１において、局所的にアクセプター濃度ＮAの濃度勾配が増加し、電界も局所的に大きくなっているのである。
【００６９】
　すなわち、半導体装置１においては、
コラム領域４を上下に分割した分離構造とした結果、逆バイアス印加時に電界が局所的に大きくなる部分を備えた
【００７０】
　これにより、
逆バイアス印加時のアバランシェ降伏は、コラム領域４内で優先的に発生し、該コラム領域４内で発生したアバランシェ電流は、ベース領域１０８を通してソースコンタクトに直接流れることになる。
【図１】
【図８】
　図１を参照すると、コラム領域４を分割する部分の深さ位置は、コラム領域４の中央部より下部であると認められる。
　上記記載から、引用文献３には以下の事項（以下、「引用文献３記載事項１」という。）が記載されていると認められる。
「スーパージャンクション構造を有しトレンチゲート構造を有する縦型ＭＯＳＦＥＴにおいて、
　コラム領域４が、深さ方向において複数の分割部分４１、４２に分割された分割構造をなすとともに、分割部分のうち、最も浅い分割部分の下端位置が、トレンチゲート下端よりも深い位置に設定され、
　ゲート−ソース間にバイアスされていない場合に、ドレイン−ソース間が逆バイアスされ、ドレイン−ソース間に電流が流れないオフ状態となるときに、深さ方向に沿った電界強度Ｅが、コラム領域４を構成する上側の分割部分４２の下端および、下側の分割部分４１の下端で局所的に大きくなり、これにより、逆バイアス印加時のアバランシェ降伏は、コラム領域４内で優先的に発生し、該コラム領域４内で発生したアバランシェ電流は、ベース領域１０８を通してソースコンタクトに直接流れることになることにより、逆バイアス印加時のアバランシェ電流がゲート電極付近に集中してしまうことを避けること。」
　また、引用文献３の図１には、以下の事項（以下、「引用文献３記載事項２」という。）が記載されていると認められる。
「スーパージャンクション構造を有しトレンチゲート構造を有する縦型のＭＯＳＦＥＴにおいて、
　コラム領域４を分割する部分の深さ位置は、コラム領域４の中央部より下部とすること。」
（３）引用発明との対比
ア　本件補正発明と引用発明とを対比する。
（ア）引用発明の「ｎ型」及び「ｐ型」は、それぞれ本件補正発明の「第１導電型」及び「第２導電型」に相当する。
（イ）引用発明の「ｎ＋型コンタクト層９」は、「ドレイン電極１１」との間に良好なオーミック接触を行うためのｎ＋型の層であるから、本件補正発明の「第１導電型のドレイン領域」に相当する。
　そして、引用発明の「ｎ−型ベース層２」は、「ｎ＋型コンタクト層９が裏面全体にわたって形成された、ｎ型不純物が注入された半導体層である」から、本件補正発明の「裏面側に第１導電型のドレイン領域を有する半導体層」に相当する。
（ウ）引用発明の「ｎ−型ベース層２のｎ−型ベース層２の表面側に配置されたｐ型ベース層４」は、本件補正発明の「前記半導体層の表面部に配置された第２導電型のボディ領域」に相当する。
（エ）引用発明の「ｎ＋型ソース層５」は、「ｎ−型ベース層２のｎ−型ベース層２の表面側に配置され」ているから、本件補正発明の「前記ボディ領域の表面部に配置された第１導電型のソース領域」に相当する。
（オ）引用発明の「ゲート電極２３」は、「ｎ−型ベース層２の表面からｎ＋型ソース層５およびｐ型ベース層４を貫通するゲートトレンチ２１」に「ゲート絶縁膜２２」を介して構成されており、引用発明の「ゲート電極２３」は、「ゲート絶縁膜２２」を介して「ｐ型ベース層４」に対向しているといえるから、引用発明の「ゲート電極２３」は、本件補正発明の「前記ボディ領域に対向するゲート電極」に相当する。
（カ）引用発明の「ゲート絶縁膜２３」は、「ゲート絶縁膜２３」を介して、「ゲート電極２３」と「ｐ型ベース層４」を対向させるものであるから、「ゲート絶縁膜２３」は、「ゲート電極２３」と「ｐ型ベース層４」の間に配置されているといえる。
　そうすると、引用発明の「ゲート絶縁膜２３」は、本件補正発明の「前記ボディ領域と前記ゲート電極との間のゲート絶縁膜」に相当する。
（キ）引用発明の「ｐ型コラム層３」は、「ｐ型ベース層４に連なるように形成されており、ｎ−型ベース層２において、ｐ型ベース層４よりも深い位置までｎ−型ベース層２の裏面に向かって延びている」から、このことは、本件補正発明の「前記ボディ領域に連なるように前記半導体層内に配置され、前記ボディ領域から前記半導体層の前記裏面に向かって延び」ていることに相当する。
　そうすると、引用発明の「ｐ型ベース層４に連なるように形成されており、ｎ−型ベース層２において、ｐ型ベース層４よりも深い位置までｎ−型ベース層２の裏面に向かって延びているｐ型コラム層３」は、本件補正発明の「前記ボディ領域に連なるように前記半導体層内に配置され、前記ボディ領域から前記半導体層の前記裏面に向かって延びた第２導電型の第１ピラー層」に相当する。
（ク）本願明細書の発明の詳細な説明に
「【００３０】
　
トラップレベル領域１０は、逆回復時間の短縮に寄与する。
【００３１】
　トラップレベル領域１０は、ｎ−型エピタキシャル層１３内において、ｎ−型エピタキシャル層１３の裏面から予め設定された深さ位置に薄く（たとえば１μｍ〜３μｍ程度の厚さで）広がるように局所的に形成されている。
　
トラップレベル領域１０の形成には、
３Ｈｅ＋＋、４Ｈｅ＋＋等の荷電粒子の照射を適用することができる。
と記載されているように、本件補正発明の「前記半導体層内に配置され、トラップレベルを形成する荷電粒子を含むトラップレベル領域」は、３Ｈｅ＋＋、４Ｈｅ＋＋等の荷電粒子の照射を適用することにより形成されるものであるから、引用発明の「３Ｈｅ＋＋、４Ｈｅ＋＋などの重粒子の照射を適用することによって形成されるトラップレベル領域３２」は、本件補正発明の「前記半導体層内に配置され、トラップレベルを形成する荷電粒子を含むトラップレベル領域」に相当する。
（ケ）引用発明の「トラップレベル領域３２は、ｐ型コラム層３の底部の近くに位置して」いることと、本件補正発明の「前記第１ピラー層の深さ方向において、前記トラップレベル領域は、前記上下に分断された前記第１ピラー層のうち下側の前記第１ピラー層の底部の近傍に配置されて」いることとは、「前記第１ピラー層の深さ方向において、前記トラップレベル領域は、前記第１ピラー層の底部の近傍に配置されて」いる点で共通する。
（コ）そうすると、引用発明の「スーパージャンクション構造を有し、トレンチゲート構造を有する半導体装置」は、本件補正発明の「半導体装置」に対応する。
（サ）以上のことから、本件補正発明と引用発明との一致点及び相違点は、次のとおりである。
［一致点］
「裏面側に第１導電型のドレイン領域を有する半導体層と、
　前記半導体層の表面部に配置された第２導電型のボディ領域と、
　前記ボディ領域の表面部に配置された第１導電型のソース領域と、
　前記ボディ領域に対向するゲート電極と、
　前記ボディ領域と前記ゲート電極との間のゲート絶縁膜と、
　前記ボディ領域に連なるように前記半導体層内に配置され、前記ボディ領域から前記半導体層の前記裏面に向かって延びた第２導電型の第１ピラー層と、
　前記半導体層内に配置され、トラップレベルを形成する荷電粒子を含むトラップレベル領域とを含み、
　前記第１ピラー層の深さ方向において、前記トラップレベル領域は、前記第１ピラー層の底部の近傍に配置されている、
　半導体装置。」
［相違点１］
　「第１ピラー層」について、本件補正発明の「第１ピラー層」は、「その深さ方向途中部に前記半導体層の一部からなる分断領域を介在させることによって上下に分断されて」いるのに対して、引用発明の「ｐ型コラム層７」は、上下に分断されていない点。
［相違点２］
　「前記トラップレベル領域」の配置について、本件補正発明は「前記第１ピラー層の深さ方向において、前記トラップレベル領域は、前記上下に分断された前記第１ピラー層のうち下側の前記第１ピラー層の底部の近傍に配置されて」いるのに対して、引用発明の「トラップレベル領域３２」は「ｐ型コラム層７」の底部の近傍に配置されているものの、「ｐ型コラム層７」が上下に分断されていないために、下側の「ｐ型コラム層７」の底部の近傍に配置されているとはいえない点。
［相違点３］
　本件補正発明は「前記第１ピラー層の深さ方向において、前記ボディ領域にチャネルが形成されていないオフ状態のときに電界が集中する電界集中部は、前記トラップレベル領域よりも浅い位置に配置されて」いるのに対して、引用発明は、「ｐ型ベース層４」にチャネルが形成されていないときの電界について記載されていないために、電界集中部がどこに配置されるのか不明である点。
［相違点４］
　本件補正発明は「前記半導体層の表面に対する前記分断領域の深さ位置が、前記第１ピラー層の中央部よりも下部である」のに対して、引用発明の「ｐ型コラム層７」は上下に分断されておらず、「分断領域」に対応する構成を備えていない点。
（４）判断
　以下、相違点について検討する。
ア　相違点１ないし４について
　引用文献２記載事項や引用文献３記載事項１にあるように、スーパージャンクション構造を有しトレンチゲート構造を有する縦型のＭＯＳＦＥＴにおいて、寄生ダイオードのハードリカバリを緩和するためや、逆バイアス印加時のアバランシェ電流がゲート電極付近に集中してしまうことを避けるために、引用発明の「ｐ型コラム層３」に相当する構成を上下に分割することは公知の技術である。
　そして、引用発明において、寄生ダイオードのハードリカバリを緩和するためや、逆バイアス印加時のアバランシェ電流がゲート電極付近に集中してしまうことを避けるために、引用発明の「ｐ型コラム層３」を上下に分割することは、当業者が容易に想到することである。［相違点１］
　また、引用発明の「トラップレベル領域３２は、ｐ型コラム層３の底部の近くに位置して」いるから、引用発明において、上記「ｐ型コラム層３」を分割するならば、「トラップレベル領域３２」は、分割された「ｐ型コラム層３」の下側の底部の近くに配置されることとなる。［相違点２］
　加えて、逆バイアス印加時のアバランシェ電流がゲート電極付近に集中してしまうことを避けるために、引用発明の「ｐ型コラム層３」を上下に分割した際には、引用文献３記載事項１に照らすと、ドレイン−ソース間に電流が流れないオフ状態の電界が集中する電界集中部は、「ｐ型コラム層３」を構成する上側の分割部分の下端もしくは、下側の分割部分の下端となると解されるから、この電界集中部と、分割された「ｐ型コラム層３」の下側の底部の近くに配置される「トラップレベル領域３２」との関係は、本件補正発明の「前記第１ピラー層の深さ方向において、前記ボディ領域にチャネルが形成されていないオフ状態のときに電界が集中する電界集中部は、前記トラップレベル領域よりも浅い位置に配置されて」いるとの関係と一致することとなる。［相違点３］
　また、引用文献３記載事項２にあるように、
「スーパージャンクション構造を有しトレンチゲート構造を有する縦型のＭＯＳＦＥＴにおいて、
　コラム領域４を分割する部分の深さ位置は、コラム領域４の中央部より下部とすること。」
は、公知の技術であるから、引用発明において、引用文献３記載事項１にある構成を採用する際に、同じく、引用文献３記載事項２の構成を採用することに格別の困難性は認められない。［相違点４］
イ　そして、これらの相違点を総合的に勘案しても、本件補正発明の奏する作用効果は、引用発明並びに引用文献２及び３に記載された事項の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。
ウ　したがって、本件補正発明は、引用発明並びに引用文献２及び３に記載された事項に基づいて、当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
（５）請求人の審判請求書の主張について
　請求人は、令和２年８月２４日付けの審判請求書の３（２）において、
「しかしながら、引用文献４、および引用文献１〜３のいずれにも、少なくとも本願発明の「前記半導体層の表面に対する前記分断領域の深さ位置が、前記第１ピラー層の中央部よりも下部である」の構成については記載も示唆もありません。引用文献４の発明では、分断領域はｐ型コラム層の深さ方向上部に形成されており、分断領域の深さ位置をｐ型コラム層の下部にするといった動機付けすらございません。」
と主張している。
　しかしながら、引用文献３記載事項２にあるように、引用文献３の図１には、スーパージャンクション構造を有しトレンチゲート構造を有する縦型のＭＯＳＦＥＴにおいて、コラム領域４を分割する部分の深さ位置は、
コラム領域４の中央部より下部
前記第１ピラー層の中央部よりも下部
３　本件補正発明についてのむすび
　よって、本件補正発明は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
第３　本願発明について
１　本願発明
　令和２年８月２４日にされた手続補正は、上記のとおり却下されたので、本願の請求項に記載された発明は、令和２年２月４日にされた手続補正により補正された特許請求の範囲の請求項１ないし１２に記載された事項により特定されるものであるところ、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載された事項により特定される、前記第２の［理由］１（２）ア、イに記載のとおりのものである。
２　原査定の理由
　原査定の理由は、この出願の請求項１ないし１２に係る発明は、その出願前に日本国内又は外国において、頒布された下記の引用文献に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。
　　　　　　　　　　　　　＜引用文献等一覧＞
１　特開２０１４−２０９５０７号公報
２　特開２０１４−２２２７１０号公報
３　特開２００５−１９１２６８号公報（技術常識を示す文献として提示）
４　特開２００８−０９１４５０号公報（技術常識を示す文献として提示）
３　引用文献
　原査定の拒絶の理由で引用された引用文献１ないし３及びその記載事項は、前記第２の［理由］２（２）に記載したとおりである。
４　対比・判断
　本願発明は、前記第２の［理由］２で検討した本件補正から、「分断領域」に係る、「前記半導体層の表面に対する前記分断領域の深さ位置が、前記第１ピラー層の中央部よりも下部である」との限定事項を削除したものである。
　そうすると、本願の発明特定事項を全て含み、さらに他の事項を付加したものに相当する本件補正発明が、前記第２の［理由］２（３）、（４）に記載したとおり、引用発明並びに引用文献２及び３に記載された技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、引用発明並びに引用文献２及び３に記載された技術に基づいて、当業者が容易に発明をすることができたものである。
第４　むすび
　以上のとおり、本願発明は、特許法第２９条第２項の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。