(57)【要約】  複数の被制御回路に対して制御信号を供給するための制御信号入力回路は、複数ビット信号のそれぞれに対応して設けられ、トリガ信号が第１のレベルにあるときには入力データをそのまま出力し、第２のレベルにあるときは、既に出力した出力データを保持するＮ個の制御信号保存・出力回路と、Ｓ個の制御信号保存・出力回路に対するトリガ信号を第１のレベルに設定し、残りの制御信号保存・出力回路に対するトリガ信号を第２のレベルに設定する被制御回路選択回路と、を有する。
2007086500.tif 000002
【特許請求の範囲】
【請求項１】
入力データに基づいて、それぞれが複数ビットの信号で構成されているＮ個の複数ビット信号を出力する入力回路であって、
前記複数ビット信号ごとに対応して設けられ、トリガ信号が第１のレベルにあるときには前記入力データをそのまま出力し、前記トリガ信号が前記第１のレベルとは異なる第２のレベルにあるときは、既に出力した前記出力データを保持することにより、前記複数ビット信号の切り替えおよび保存を可能とするＮ個の制御信号保存・出力回路と、
Ｓ個の前記制御信号保存・出力回路に対するトリガ信号を前記第１のレベルに設定し、残りの（Ｎ−Ｓ）個の前記制御信号保存・出力回路に対するトリガ信号を前記第２のレベルに設定する被制御回路選択回路と、
を有し、
前記入力データに対応して前記Ｎ個の制御信号保存・出力回路に対して一群の入力信号が共通に供給される、入力回路。
【請求項２】
シリアルデータとして前記入力データを受け取って、該入力データをパラレルデータに変換して前記一群の入力信号とするシリアル入力回路をさらに有する、請求項１に記載の入力回路。
【請求項３】
前記Ｎ個の複数ビット信号は、制御信号として前記Ｎ個の制御信号保存・出力回路から前記Ｎ個の被制御回路にそれぞれ供給され、
前記Ｎ個の被制御回路のうちそこへ供給されるべき制御信号を変化させたいＳ個の被制御回路に対する制御信号は、前記一群の入力信号を制御することで変化させられ、
前記Ｓ個の被制御回路以外の被制御回路に対する制御信号は、前記一群の入力信号の値によらず保持される、請求項１または２に記載の入力回路。
【請求項４】
いずれか１つの被制御回路に対応する制御信号保存・出力回路に対するトリガ信号を第１のレベルにし当該被制御回路に対する制御信号を前記一群の入力信号を切り替えることで変化させ、変化の後、当該制御信号保存・出力回路に対するトリガ信号を第２のレベルにする処理を前記Ｎ個の被制御回路に関して順次繰り返すことによって、前記Ｎ個の被制御回路に対する制御信号を切り替え可能にする、請求項３に記載の入力回路。
【請求項５】
前記各制御信号保存・出力回路は、クロック信号が前記第１のレベルにあるときには入力データを出力し前記第２のレベルにあるときは出力データを保持するラッチ回路を、前記複数ビット信号のビット数だけ備え、
前記制御信号保存・出力回路ごとに当該制御信号保存・出力回路に含まれるラッチ回路に対して共通のクロック信号が供給され、
前記ラッチ回路の入力端子に前記一群の入力信号が並列に供給される、請求項１乃至４のいずれか１項に記載の入力回路。
【請求項６】
前記各制御信号保存・出力回路は、
入力されるデコード信号の値に応じてＳビットの出力信号のうち１ビットのみを第１のレベルにするセレクタ回路と、
前記セレクタ回路の出力が入力され、当該制御信号保存・出力回路に入力されるクロック信号が第１のレベルにあるときは前記セレクタ回路の出力をそのまま出力し、第２のレベルにあるときにはすべての出力を第２のレベルにするゲーティング回路と、
前記クロック信号が第１のレベルにあるときには入力データをそのまま出力し、第２のレベルにあるときは出力データを保持する、複数ビット信号のビット数だけ配置されたラッチ回路と、
を備え、前記ラッチ回路の入力端子に前記一群の入力信号が並列に供給される、請求項１乃至４のいずれか１項に記載の入力回路。
【請求項７】
前記被制御回路選択回路は、Ｎビットの出力を有する演算回路を有し、前記演算回路の入力に応じてＫ個の出力が第１のレベルに設定され、前記演算回路において次に論理演算の入力が変化したときには、前記演算回路の異なる出力が第１のレベルに設定される、請求項１乃至４のいずれか１項に記載の集積回路。
【請求項８】
前記被制御回路選択回路は、共通のクロック信号が供給されるとともに縦続接続されたＮ個のフリップフロップを有するシフト回路から構成されている、請求項１乃至４のいずれか１項に記載の入力回路。
【請求項９】
前記被制御回路選択回路の出力に、イネーブル信号が第１のレベルのときには入力と出力が同一であり、第２のレベルのときには出力が第２のレベルになるイネーブル回路が設けられている、請求項１乃至４のいずれか１項に記載の入力回路。
【請求項１０】
請求項１乃至９のいずれか１項に記載の入力回路と、
前記被制御回路と、
を備え、前記被制御回路は当該被制御回路に供給される制御信号に応じて特性が変化する半導体集積回路。
【請求項１１】
いずれか１つの前記制御信号保存・出力回路に対するトリガ信号を第１のレベルにし、当該制御信号保存・出力回路に対応する被制御回路に対する制御信号を前記一群の入力信号を切り替えることで変化させつつ当該被制御回路の特性を観測して当該被制御回路に最適な制御信号を決定し、前記決定の後、当該制御信号保存・出力回路に対するトリガ信号を第２のレベルにする処理を、前記Ｎ個の制御信号保存・出力回路に関して順次繰り返すことによって、前記Ｎ個の被制御回路に対してそれぞれ最適な制御信号が供給されるようにする請求項１０に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路内に設けられて外部から信号が供給される入力回路に関し、特に、半導体集積回路内における形成面積を小さくすることができ、制御が容易であって、高速信号を受け入れることが可能な入力回路と、そのような入力回路を備えた半導体集積回路とに関する。
【背景技術】
【０００２】
近年の大規模半導体集積回路（ＬＳＩ）の設計においては、ＬＳＩを構成するトランジスタにおける特性のばらつきなどの影響により、製造されたそのＬＳＩの特性が所望の特性からずれてしまう、いわゆる「ばらつき問題」が顕著になってきている。ばらつき問題への対策として、ＬＳＩの設計時において、所望の値からずれた分だけを設計・製造後に外部制御信号によって補正ができるような補正技術を含んだ回路を設けることが多く提案されている。そのようなばらつき補正のための回路は、ばらつきの影響の大きいアナログ回路や遅延回路などに広く用いられている。さらに、その外部制御信号にもデジタル信号が多く用いられるようになってきており、より容易にばらつき補正を可能としている。【０００３】
しかしながら、ばらつき問題が顕著になり、さらにＬＳＩ自体の設計が複雑になるにつれ、ばらつき補正のための外部制御信号が大量に必要になる場合が増えている。このとき、外部制御信号は、ＬＳＩチップの外部から制御入力端子を介してＬＳＩチップに入力されることになるが、ＬＳＩチップにおけるＩ／Ｏ（入出力）端子の数の制限により、外部から１つ１つの外部制御信号をＬＳＩチップに対して個別に直接入力することは困難となってきている。【０００４】
そこで、半導体集積回路においては、限られた数の入力端子を介して大量の制御信号を入力できるように、制御信号入力回路として、シリアル入力回路と呼ばれる図１に示すような回路が一般的に広く用いられている。このシリアル入力回路は、２つの入力端子しか備えていないのにもかかわらず、Ｎ個の制御信号を出力できる回路である。シリアル入力回路は、Ｍ個のフリップフロップＦＦ１〜ＦＦＭを縦続接続して、すなわち前段のフリップフロップの出力を後段のフリップフロップの入力に接続するようにして構成されている。ここで２つの入力端子は、信号ＤＳが入力される入力端子とクロック信号ＣＬＫＳが入力されるクロック入力端子である。縦続接続されたフリップフロップの出力をそれぞれＤＩＮ［１］，ＤＩＮ［２］，…，ＤＩＮ［Ｍ］で表わす。【０００５】
各フリップフロップのクロック端子には、クロック信号ＣＬＫＳが共通に供給されるようになっている。このシリアル入力回路を用いる場合には、集積回路の外部に設けられた入力装置において、まず、所望のＭビット信号Ｄ１１〜Ｄ１Ｍを、Ｄ１Ｍ，…，Ｄ１２，Ｄ１１と時系列に並べることによってシリアル信号とし、このビット列の先頭Ｄ１Ｍを信号ＤＳとしてシリアル入力回路に入力する、すなわち初段のフリップフロップＦＦ１の入力端子に供給する。クロック信号ＣＬＫＳとしてパルスを１回入力することにより、シリアル入力回路内で信号ＤＳが１ビットシフトする。次に、外部入力装置にあるビット列の２ビット目に、信号ＤＳを切り替え、クロック入力端子ＣＬＫＳにパルスを１回入力する。このような操作をＭ回繰り返すことで、出力ＤＩＮ［１］にビットＤ１１が現れ、出力ＤＩＮ［２］にビットＤ１２が現れる、というように、所望のＭビット信号が、Ｍ個のフリップフロップＦＦ１〜ＦＦＭの出力に並列に現れる。【０００６】
このシリアル入力回路は、相互に何段にも縦続接続することが可能である。例えば図２に示すように、Ｎ個の被制御回路２０１〜２０Ｎに対してそれぞれ制御信号１０１〜１０Ｎを与えるためには、上述したＭビット用のシリアル入力回路をＮ個縦続接続し、隣接するシリアル入力回路のうち前段側のシリアル入力回路の最終段のＤＩＮ［Ｍ］と後段側のシリアル入力回路の信号ＤＳの入力部とを接続すればよい。制御信号１０１〜１０Ｎは、それぞれ、複数ビットの制御信号である。このような多段縦続接続を構成することにより、制御信号の総数が増大し、被制御回路の数が増えた場合であっても、少ない入力端子によって制御信号の入力を行えるようになる。【０００７】
しかしながら、このようなシリアル入力回路を用いることの問題点として、Ｎ×Ｍ個の制御信号を入力するためには、データ保持回路としてＮ×Ｍ個のフリップフロップが必要となり、大量の外部制御信号の入力が必要な場合に、半導体集積回路中においてシリアル入力回路が占める面積が大きくなってしまうということが挙げられる。また、多数の外部制御信号のうちの一部の外部制御信号を変化させる場合であっても、Ｎ×Ｍビットのシリアル信号を再生成してシリアル入力回路内すべてのフリップフロップに信号を再入力する必要がある。このとき、シリアル信号を再入力することによる時間オーバーヘッドが生じ、Ｎ×Ｍビットの制御信号を記憶しかつ制御信号の変更時にすべての制御信号からＮ×Ｍビットのシリアル信号を再生成する外部入力装置が必要となり、また、制御アルゴリズムの複雑なものとなる、といった問題が発生する。【０００８】
本発明に関連する技術として、特開２００２−４１３５６号公報には、被制御回路を内蔵する半導体装置であって、被制御回路に対して高速に制御信号を供給できるようにした半導体装置が開示されている。特開２００３−１０８５１６号公報には、半導体試験装置に用いられる高速バスインタフェースであって、バスの信号線の本数を削減し、信号線の順番を任意に設定できるものが開示されている。このバスインタフェースでは、内部回路へのインタフェース部と入力段との間に、シリアル／パラレル変換回路が設けられている。特開昭６１−９９９９３号公報には、トリガ信号が第１のレベルにあるときには入力データをそのまま出力し、トリガ信号が第１のレベルとは異なる第２のレベルにあるときは、既に出力した出力データを保持するラッチ回路が開示されている。特開平８−３１４４１０号公報には、液晶表示装置の駆動回路で用いられるイネーブル回路であって、イネーブル信号が第１のレベルの時には入力データをそのまま出力し、イネーブル信号が第２のレベルのときは出力のレベルが第２のレベルとなるイネーブル回路が開示されている。特開平９−１５２４７０号公報には、集積回路の試験装置において用いられる、高速シリアル信号を低速パラレル信号に変換するための回路が開示されている。特開平１０−２２２４１８号公報には、マイクロプロセッサ内に設けられる不揮発性メモリへの書き込み時間を、そのマイクロプロセッサのマシンサイクルと同一にすることができる構成が開示されている。【０００９】
本明細書中で引用した文献を以下に列挙する。
【特許文献１】特開２００２−４１３５６号公報
【特許文献２】特開２００３−１０８５１６号公報
【特許文献３】特開昭６１−９９９９３号公報
【特許文献４】特開平８−３１４４１０号公報
【特許文献５】特開平９−１５２４７０号公報
【特許文献６】特開平１０−２２２４１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように従来のシリアル入力回路では、大量の外部制御信号が入力される場合には回路規模が大きくなるとともに、多数の外部制御信号のうちの一部の外部制御信号を変化させる場合であっても、外部制御信号の全体を再入力させなければならない、という問題点がある。【００１１】
本発明の目的は、切り替え速度を向上させることできるとともに、入力のために外部において記憶し生成する必要がある制御信号数を削減することができ、半導体集積回路内における占有面積を縮小することができる入力回路を提供することにある。【００１２】
本発明の別の目的は、入力回路の占有面積が縮小され、制御信号の切り替え速度が向上し、入力のために外部において記憶し生成する必要がある制御信号数を削減することができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の目的は、入力データに基づいて、それぞれが複数ビットの信号で構成されているＮ個の複数ビット信号を出力する入力回路であって、複数ビット信号ごとに対応して設けられ、トリガ信号が第１のレベルにあるときには入力データをそのまま出力し、トリガ信号が第１のレベルとは異なる第２のレベルにあるときは、既に出力した出力データを保持することにより、複数ビット信号の切り替えおよび保存を可能とするＮ個の制御信号保存・出力回路と、Ｓ個の制御信号保存・出力回路に対するトリガ信号を第１のレベルに設定し、残りの（Ｎ−Ｓ）個の制御信号保存・出力回路に対するトリガ信号を第２のレベルに設定する被制御回路選択回路と、を有し、入力データに対応してＮ個の制御信号保存・出力回路に対して一群の入力信号が共通に供給される、入力回路によって達成される。【００１４】
本発明の入力回路において、さらに、シリアルデータとして入力データを受け取って、入力データをパラレルデータに変換して一群の入力信号とするシリアル入力回路を設けてもよい。【００１５】
本発明の別の目的は、上述した本発明の入力回路と、被制御回路とを備え、被制御回路はその被制御回路に供給される制御信号に応じて特性が変化する半導体集積回路によって達成される。【００１６】
この半導体集積回路では、いずれか１つの制御信号保存・出力回路に対するトリガ信号を第１のレベルにし、その制御信号保存・出力回路に対応する被制御回路に対する制御信号を一群の入力信号を切り替えることで変化させつつその被制御回路の特性を観測してその当該被制御回路に最適な制御信号を決定し、決定の後、その制御信号保存・出力回路に対するトリガ信号を第２のレベルにする処理を、Ｎ個の制御信号保存・出力回路に関して順次繰り返すことによって、Ｎ個の被制御回路に対してそれぞれ最適な制御信号が供給されるようにすることが、好ましい。【００１７】
本発明の構成では、特定の被制御回路に対する制御信号の調整を行うときに、データ入力信号を切り替えてもその制御信号以外の制御信号が変化しないことを保障できるため、ある被制御回路に対する制御信号のみを変化させる場合にその他の制御信号が変化しないので、制御信号のすべてを再生成したり再入力したりしなくても済むようになる。これにより、制御信号を変化させるごとに再生成・再入力する必要のある信号は、その制御信号だけとなる。従来は、いずれかの制御信号を変化させるごとに、Ｍ×Ｎ個のデータ入力信号を入力させる必要があったが、本発明の構成によれば、データ入力信号の個数をＭ個に削減できるため、従来のものに比べて高速な制御信号入力が可能である。【００１８】
従来の構成では、被制御回路に対する制御信号を調整する場合に、Ｍ×Ｎ個すべての情報を記憶し、再入力し直す必要があるため、Ｍ×Ｎビットメモリをチップ上に別途設ける必要があり、特にチップ内で被制御回路の状態を制御するときには、そのようなメモリが占める面積の増大が問題となる。しかしながら本発明によれば、ｋ番目の被制御回路への制御信号の調整を行うとき、その制御信号以外の状態を記憶する必要がないため、入力回路の占める面積を小さくすることが可能となる。【００１９】
すなわち本発明の入力回路では、第ｋ番目の被制御回路の制御信号の選定時には第ｋ番目以外の被制御回路の制御信号が切り替わらないような構造を用いている。その結果、この入力回路では、切り替え速度が向上するとともに、入力回路に供給すべき信号として外部で記憶・生成すべき信号数を低減することができ、制御を容易に行うことができるようになる。さらにこの入力回路は、回路規模を小さくすることができるので、半導体集積回路内における占有面積を小さくすることができる。【００２０】
本発明の入力回路では、一群の入力信号のためのシリアル／パラレル変換回路であるシリアル入力回路を設けることにより、入力信号のための端子数を２個にまで低減させることができる。【００２１】
本発明の入力回路を用いる場合、特定の被制御回路の制御信号の調整を行っている間、被制御回路の応答に応じ、制御信号をより適した値に入れ替える際には、データ入力信号をその値に切り替えるだけでそのことが制御信号に反映され、被制御回路の応答を確認することができる。これを任意の回数繰り返すことにより、特定の被制御回路の制御信号の最適値を決定することができる。このとき、その特定の被制御回路のための制御信号以外の制御信号を再生成および再入力する必要はない。
【図面の簡単な説明】
【００２２】
【図１】図１は、従来の制御信号入力回路の構成の一例を示すブロック図である。
【図２】図２は、図１に示す制御信号入力回路を直列に接続した例を示すブロック図である。
【図３】図３は、本発明の第１の実施形態の制御信号入力回路の構成を示すブロック図である。
【図４】図４は、図３に示した制御信号入力回路の構成の詳細を示すブロック図である。
【図５】図５は、制御信号入力回路で用いられるラッチ回路の構成の一例を示す回路図である。
【図６】図６は、図４に示した制御信号入力回路の基本動作を示すタイミング図である。
【図７】図７は、第１の実施形態の制御信号入力回路の構成の別の例を示すブロック図である。
【図８】図８は、図７に示す制御信号入力回路で用いられる遅延計測器の構成の一例を示す回路図である。
【図９】図９は、図７に示す制御信号入力回路で用いられる遅延素子の構成の一例を示す回路図である。
【図１０】図１０は、本発明の第２の実施形態の制御信号入力回路の構成を示すブロック図である。
【図１１】図１１は、図１０に示した制御信号入力回路の構成の詳細を示すブロック図である。
【図１２】図１２は、図１０に示した制御信号入力回路の基本動作を示すタイミング図である。
【図１３】図１３は、本発明の第３の実施形態の制御信号入力回路の構成を示すブロック図である。
【図１４】図１４は、図１３に示した制御信号入力回路の構成の詳細を示すブロック図である。
【図１５】図１５は、図１４に示した制御信号入力回路の基本動作を示すタイミング図である。
【図１６】図１６は、本発明の第４の実施形態の制御信号入力回路の構成を示すブロック図である。
【図１７】図１７は、図１６に示した制御信号入力回路の基本動作を示すタイミング図である。
【符号の説明】
【００２３】
１１〜１Ｎ      制御信号保存・出力回路
２      被制御回路選択信号
１０１〜１０Ｎ      制御信号
２０１〜２０Ｎ      被制御回路
２１      シリアル入力回路
３０１〜３０Ｎ      遅延素子
５１      イネーブル回路
５１１〜５１Ｍ      遅延ばらつき補正信号
８１１〜８１Ｍ      容量素子
８２１〜８２Ｍ      ＮＭＯＳトランジスタ
３１０      遅延回路入力信号
３２１      アップダウンカウンタ
７１０，７１１，７１２      遅延素子
７２０，７２１，７２２      遅延素子出力端子
８３１，８３２      ＭＯＳインバータ
９０１      セレクタ回路
９０２      ゲーティング回路
９０３      ＡＮＤ回路
９１１〜９１４      ラッチ回路の組
Ｃ０，Ｃ１，Ｃ２      位相比較回路
ＣＬＫ      クロック信号（被制御回路選択回路用クロック信号）
ＣＬＳＫ      シリアル入力回路用クロック信号
Ｄ１〜Ｄ５      制御信号
ＤＩＮ［１］〜ＤＩＮ［Ｍ］      入力信号
ＤＳ      シリアル入力回路用入力信号
Ｆ１〜ＦＮ，ＦＦ１〜ＦＦＭ      フリップフロップ
ＦＩＸ      遅延補正完了信号
Ｌ１１〜ＬＮＭ      ラッチ回路
ＴＲＩＧ      トリガ信号（被制御回路選択回路用動作開始信号）
【発明を実施するための最良の形態】
【００２４】
次に、本発明の好ましい実施の形態について、図面を参照して説明する。【００２５】
第１の実施形態：
図３は、本発明の第１の実施形態の入力回路の構成を示すブロック図である。第１の実施形態では、制御信号の入力手法について説明する。【００２６】
この入力回路は、Ｎは２以上の整数であるとして、ＬＳＩなどの半導体集積回路内に設けられてその半導体集積回路内のＮ個の被制御回路２０１〜２０Ｎに対して制御信号を入力するにために用いられるものである。各被制御回路２０１〜２０Ｎごとに制御信号保存・出力回路１１〜１Ｎが設けられており、制御信号保存・出力回路１１〜１Ｎからは対応する被制御回路２０１〜２０Ｎに対し、それぞれ、複数ビットの信号が制御信号１０１〜１０Ｎとして出力されるようになっている。制御信号保存・出力回路１１〜１Ｎに対しては、共通に入力信号ＤＩＮ［１］〜ＤＩＮ［Ｍ］が与えられるようになっている。そして、制御信号保存・出力回路１１〜１Ｎを選択するために、言い換えれば、制御信号の出力先となる被制御回路２０１〜２０Ｎを選択するために、被制御回路選択回路２が設けられている。【００２７】
入力回路では、被制御回路選択回路２により、トリガ信号を第１のレベルにすることによって、第１に制御したい制御信号保存・出力回路を選択し、選択された制御信号保存・出力回路の出力を入力信号ＤＩＮ［１］，ＤＩＮ［２］，…，ＤＩＮ［Ｍ］により切り替えていくことで、対応する被制御回路に対して出力すべき適切な制御信号を決定する。この際、選択されなかった制御信号保存・出力回路は、入力信号ＤＩＮの値によらず同じ出力を維持する。その後、第１に制御したい制御信号保存・出力回路の出力が所望の値に定まった後、トリガ信号を第１のレベルにすることで、次に制御したい制御信号保存・出力回路を選択し、その制御信号保存・出力回路の出力を決定する。以下、このような制御を繰り返し、最終的に、Ｎ個の被制御回路２０１〜２０Ｎへの制御信号を最適にする。【００２８】
図４は、図３に示した構成の細部を示している。以下、図４を用いて、第１の実施形態の入力回路の詳細を説明する。【００２９】
被制御回路選択回路２は、Ｎ個のフリップフロップＦ１〜ＦＮを縦続接続して構成されたものであり、これらＮ個のフリップフロップのクロック入力端子Ｆ１〜ＦＮには、すべて同一のクロック信号ＣＬＫが供給されている。１＜ｋ≦Ｎとして、第ｋ番目のフリップフロップの入力は第ｋ−１番目のフリップフロップの出力に接続する。１番目のフリップフロップＦ１の入力には、トリガ信号ＴＲＩＧが供給されている。フリップフロップＦ１〜ＦＮが出力する信号をそれぞれＴ１〜ＴＮで表わすこととする。信号Ｔ１〜ＴＮは、それぞれ、制御信号保存・出力回路１１〜１Ｎに対するトリガ信号として使用されることになる。【００３０】
制御信号保存・出力回路１１〜１Ｎは、それぞれ入力信号ＤＩＮ［１］，ＤＩＮ［２］，…，ＤＩＮ［Ｍ］が入力するＭ個のラッチ回路Ｌ１１〜Ｌ１Ｍ，Ｌ２１〜Ｌ２Ｍ，…，ＬＮ１〜ＬＮＭを備えたものである。これらのラッチ回路は、図５に示すように、１個の通常のインバータ回路とクロック信号ＣＬＫで出力が制御される２個のインバータ回路とを備えたものであり、一般的な構成のものである。ｋ番目（１≦ｋ≦Ｎ）の制御信号保存・出力回路１ｋ内の各ラッチ回路Ｌｋ１〜ＬｋＭに供給されるクロック信号ＣＬＫは、被制御回路選択回路２内のｋ番目のフリップフロップＦｋの出力する信号Ｔｋである。このようなクロック信号ＣＬＫがハイ（Ｈｉｇｈ）レベルの時には、ラッチ回路の出力信号はラッチ回路への入力信号と同一になり、クロック信号ＣＬＫがロー（Ｌｏｗ）レベルの時には、ラッチ回路の出力信号は、ラッチ回路への入力信号に関わらず、それ以前にクロック信号ＣＬＫがハイレベルであった時の値をそのまま維持する。そして、ｋ番目の制御信号保存・出力回路１ｋの各ラッチ回路Ｌｋ１〜ＬｋＭの出力は、制御信号１０ｋとして、第ｋ番目の被制御回路２０ｋに与えられており、制御信号１０ｋを変化させることにより、被制御回路２０ｋの特性を変化させることができる。【００３１】
次に、この入力回路の動作について、図６を用いて説明する。【００３２】
まず、入力開始信号として、クロック信号ＣＬＫの１周期分の期間のみハイレベルになるトリガ信号ＴＲＩＧを１番目のフリップフロップＦ１に入力する。その後、クロック信号ＣＬＫの立ち上がりによって、信号Ｔ１はハイレベルになり、信号Ｔ２〜ＴＮはローレベルになる。このとき、１番目の制御信号保存・出力回路１１の出力１０１は、入力信号ＤＩＮ［１］，ＤＩＮ［２］，…，ＤＩＮ［Ｍ］と同一になる。したがって、ＤＩＮ［１］，ＤＩＮ［２］，…，ＤＩＮ［Ｍ］の値をＤ１，Ｄ２，…，ＤＭと切り替えて被制御回路２０１の特性を変え、特性を変化させたことの影響を見ることによって、被制御回路２０１にとって適切な制御信号Ｄ３を探索できる。最適な制御信号１０１を決定した後、ＣＬＫ信号を１パルス分だけ出す。これにより、信号Ｔ１がローレベルになり、信号Ｔ２がハイレベルになる。この後、２番目の制御信号保存・出力回路１２の出力１０２は入力信号ＤＩＮ［１］，ＤＩＮ［２］，…，ＤＩＮ［Ｍ］と同一になるため、被制御回路２０２が最適になるような制御信号Ｄ５を探索できる。その一方で、第１の制御信号保存・出力回路１１の出力は、入力信号によらず一定のため、被制御回路２０１には、以前に決定した最適な制御信号Ｄ３が供給され続ける。このような制御をＮ回行うことで、第Ｎ番目の被制御回路２０Ｎが最適になるような制御信号まで探索することが可能となる。【００３３】
第１の実施形態の入力回路では、入力信号ＤＩＮ［１］，ＤＩＮ［２］，…，ＤＩＮ［Ｍ］として与えられる信号は、常に、被制御回路選択回路２によって選択された１つの被制御回路に対する制御信号のみである。したがってこの入力回路を用いた場合には、入力信号ＤＩＮを変化させるごとに、選択されていない被制御回路に対する制御信号を再入力する必要がない。また、ラッチ回路は、半導体集積回路内に設けた場合、その大きさはフリップフロップの大きさの約半分であるため、本実施形態によれば、従来のＮ×Ｍ個のフリップフロップを用いたシリアル入力回路よりも、半導体集積回路内で占める面積が小さな入力回路を実現できる。【００３４】
第１の実施形態の入力回路は、各被制御回路に対する最適制御信号を互いに独立して決めることができる場合に特に有効である。すなわちこの入力回路は、１番目の被制御回路２０１の制御は制御信号１０１のみで実現され、２番目の被制御回路２０２の制御は、被制御回路２０１の状態と制御信号１０２で実現され、被制御回路２０Ｎの制御は、被制御回路２０１〜２０（Ｎ−１）の状態と制御信号１０Ｎで決まる、という場合に、特に有効である。【００３５】
実施例１：
以下、図７を用いて、第１の実施形態の応用例として、等間隔な遅延差を有するＮ個の信号を発生させる等間隔遅延発生回路において、発生すべきＮ個の信号間のばらつきを補正するために用いられる入力回路に第１の実施形態を適用した場合を説明する。【００３６】
等間隔遅延発生回路３０は、Ｔが固定値であるとして、遅延回路入力信号３１０に対し、第ｋ番目の遅延素子３０ｋの出力信号３１ｋにおける遅延が時間ｋ×ＴとなるようなＮ個の出力信号３１１〜３１Ｎを出力する回路である。等間隔遅延発生回路３０は、縦続接続されたＮ個の遅延素子３０１〜３０Ｎで構成されている。また、各遅延素子の出力と遅延回路入力信号３１０との遅延差を計測する遅延計測器３２０が設けられている。遅延計測器３２０は、例えば図８に示すような遅延差測定回路で構成されている。遅延素子３０１の出力３１１を被測定信号として、遅延回路入力信号３１０と被測定信号との時間差を測定するために、遅延計測器３２０は、それぞれ遅延時間がＴｓであって縦続接続された複数の遅延素子７１０，７１１，７１２，…を備えている。そして、遅延計測器３２０では、遅延回路入力信号３１０の立ち上がり信号を遅延素子７１０，７１１，７１２を順次通していくことにより、立ち上がり信号のタイミングが相互にＴｓだけ異なる信号７２０，７２１，７２２，…が発生する。これらの信号７２０，７２１，７２２，…のタイミングと被測定信号３１１のタイミングとを位相比較回路Ｃ０，Ｃ１，Ｃ２，…で比較し、被測定信号の方がタイミングが遅いと判断した位相比較回路の個数をＰとしたとき、遅延回路入力信号３１０と被測定信号３１１との時間差は、Ｐ×Ｔｓと表わすことができる。【００３７】
遅延計測器３２０は、前述したもの以外にも、チップ外に信号を取り出し、オシロスコープで波形を観測することでも実現できる。遅延計測器３２０で用いられる遅延素子（遅延回路）は、例えば図９に示すような回路で構成される。すなわち入力用のＭＯＳインバータ８３１の出力と出力用のＭＯＳインバータ８３２の入力とが接続しており、インバータ８３１，８３２を接続する線に対して、Ｍビットバイナリデータである遅延ばらつき補正信号５１１〜５１Ｍによってそれぞれ制御される容量が接続されている。Ｍ個の容量は、その値がＣ０，２Ｃ０，…，２Ｍ−１Ｃ０というように２のべきにしたがって順次大きくなっており、補正信号５１１〜５１Ｍによって、それぞれＮＭＯＳトランジスタ８２１〜８２Ｍからなるスイッチを制御することによって、Ｃ０刻みで全体としての容量値を０から（２Ｍ−１）Ｃ０まで変化させることができる。このような構成を採用することにより、Ｍビットバイナリデータである遅延ばらつき補正信号の値が大きくなるにつれ、遅延がΔＴごと単調増加する。【００３８】
図７を再び参照すると、この等間隔遅延発生回路では、被制御回路選択回路２の各フリップフロップＦ１〜ＦＮへのクロック信号として、遅延計測器３２０から与えられる遅延補正完了信号ＦＩＸが用いられている。まず、トリガ信号ＴＲＩＧをハイレベル、遅延補正完了信号ＦＩＸをハイレベルにすることで、信号Ｔ１をハイレベル、信号Ｔ２〜ＴＮをローレベルに設定する。その後、トリガ信号ＴＲＩＧ、遅延補正完了信号ＦＩＸともにローレベルにする。このとき、遅延素子３０１による遅延は、制御信号ＤＩＮ［１］〜ＤＩＮ［Ｍ］の値で決定される。またこのとき、遅延回路入力信号３１０と第１番目の出力信号３１１との遅延時間差を遅延計測器３２０で計測する。もし、理想値Ｔよりも遅延が大きい場合、遅延計測器は、ＤＯＷＮ（ダウン）信号をアップダウンカウンタ３２１に出力する。Ｍビットのアップダウンカウンタ３２１は、ＤＯＷＮ信号を受けて、入力信号ＤＩＮの値を１だけ小さくする。すると遅延素子３０１への制御信号１０１の値が減少し、遅延がΔＴだけ減少し、所望の遅延値Ｔに近づく。逆に理想値Ｔより遅延が小さい場合、遅延計測器３２０は、ＵＰ（アップ）信号を出力する。アップダウンカウンタ３２１はＵＰ信号を受けて、ＤＩＮの値を１だけ増やす。すると遅延素子３０１に対する制御信号１０１の値が増加し、遅延がΔＴだけ増加し、所望の遅延値Ｔに近づく。ＵＰ信号、ＤＯＷＮ信号は、遅延補正信号とも呼ばれる。【００３９】
このようにして、遅延素子３０１を所望の遅延値Ｔにできたと遅延計測器２３０が判定したとき、遅延計測器３２０は、遅延補正完了信号ＦＩＸをハイレベルにする。すると、信号Ｔ１がローレベル、信号Ｔ２がハイレベルになるため、今度は２番目の遅延素子３０２の制御端子１０２に対して入力信号ＤＩＮ［１］〜ＤＩＮ［Ｍ］が供給され、遅延素子３０２の遅延補正が可能となる。遅延素子３０２の遅延補正を行っている間、制御信号１０１の値は保持されるため、遅延素子３０１のために遅延補正信号信号を再度入れる必要はない。これを各遅延素子ごとに行うことで、すべての遅延素子に所望の遅延値を設定することが可能となる。【００４０】
従来のＮ×Ｍ個のフリップフロップを用いたシリアル入力回路を用いて等間隔遅延発生回路のばらつきの補正を行う場合、外部からシリアル入力回路に供給されるべき全Ｎ×Ｍビットの入力信号を常に再生成する必要があり、シリアル入力回路の外部にＭ×Ｎビットの入力信号発生回路が必要であった。これに対し、ここで説明した等間隔遅延発生回路の場合では、Ｎ×Ｍ個のラッチ回路と、該当する遅延素子の制御信号のみを制御するＭビットアップダウンカウンタ１個で全ての遅延素子の補正が可能であり、入力回路の面積の大幅な削減と、等間隔遅延発生回路の短時間での補正とが可能になる。【００４１】
第２の実施形態：
次に、本発明の第２の実施形態として、シリアル入力が付加された制御信号入力回路を説明する。【００４２】
上述の第１の実施形態の入力回路では、入力信号ＤＩＮ［１］〜ＤＩＮ［Ｍ］のためにＭ個の入力端子が必要であるが、図１０に示すように、１ビット幅のシリアル信号からＭビット並列の入力信号ＤＩＮ［１］〜ＤＩＮ［Ｍ］をシリアル／パラレル（Ｓ／Ｐ）変換により生成するシリアル入力回路２１を設けることにより、入力信号のための端子数をＭ個から２個に削減することができる。この場合、入力信号ＤＩＮ［１］〜ＤＩＮ［Ｍ］は外部の回路によってあらかじめシリアル信号に変換されているものとする。図１１は、第２の実施形態の入力回路の詳細を示している。以下、図１１を用いて、第２の実施形態の入力回路の詳細を説明する。【００４３】
シリアル入力回路２１は、前段の出力が後段の入力に接続するように縦続接続されたＭ個のフリップフロップＦＦ１〜ＦＦＭで構成されており、初段の入力にはシリアル回路用入力信号ＤＳが供給される。また、Ｍ個のフリップフロップのクロック入力には、シリアル入力回路用クロック信号ＣＬＫＳが供給されている。【００４４】
次に、この入力回路の動作について、図１２を用いて説明する。【００４５】
第１の実施形態の場合と同様に、まず、トリガ信号ＴＲＩＧとクロック信号ＣＬＫをそれぞれハイレベルにし、それにより信号Ｔ１をハイレベルにする。この後、ＤＩＮ入力信号をシリアル入力回路２１で生成する。まず、所望のＭビット信号の組み合わせＤ１（すなわちＤ１Ｍ，…，Ｄ１２，Ｄ１１のビット列）をシリアル信号とし、シリアル回路用入力信号ＤＳとする。クロック信号ＣＬＫＳとして１個パルスを入力することにより、信号ＤＳをシリアル入力回路２１内で１ビットずつシフトさせる。これをＭ回繰り返すと、出力ＤＩＮ［１］にＤ１１が現れ、出力ＤＩＮ［２］にＤ１２が現れる、というように、所望のＭビット信号組み合わせＤ１がＤＩＮ［１］〜ＤＩＮ［Ｍ］として出力される。その後、第１の実施形態と同様に被制御回路２０１に対する制御信号１０１を適切な値に設定する。【００４６】
第１の実施形態の入力回路では、被制御回路選択回路２に対する信号の入力端子も含めて、全部で（Ｍ＋２）本の入力端子を必要とするが、第２の実施形態の入力回路は４本の入力端子で構成可能であり、本実施形態によれば、入力回路の端子数をより削減できる。【００４７】
第３の実施形態：
次に、本発明の第３の実施形態として、イネーブル回路が付加された制御信号入力回路を説明する。【００４８】
図１３に示す第３の実施形態の制御信号入力回路は、第１の実施形態の入力回路において、被制御回路選択回路２と制御信号保存・出力回路１１〜１Ｎとの間にイネーブル回路５１を設けたものである。【００４９】
被制御回路選択回路２は、Ｎ個のフリップフロップＦ１〜ＦＮで構成されており、各フリップフロップのクロック端子には、すべて同一のクロック信号ＣＬＫが供給されている。第ｋ番目のフリップフロップの入力は第ｋ−１番目のフリップフロップの出力に接続している。さらにフリップフロップＦ１〜ＦＮの出力ＴＳ１〜ＴＳＮは、それぞれ、イネーブル回路５１内のＡＮＤ（論理和）回路に入力されている。ＡＮＤ回路の出力がＴ１〜ＴＮであって、これらの出力は、外部よりＡＮＤ回路に入力されるイネーブル信号ＥＮによって決定されるようになっている。ＡＮＤ回路の出力Ｔ１〜ＴＮが、それぞれ、トリガ信号として制御信号保存・出力回路１１〜１Ｎに供給されている。【００５０】
第３の実施形態の入力回路を用いることにより、第１の制御信号〜第ｋ−１番目の制御信号を変えることなく、第ｋ番目の制御信号を制御することができる。例えば、第２番目の制御信号のみを変化させたいときの動作を、図１４を用いて説明する。まず、入力開始信号として、クロック信号ＣＬＫの１周期分の期間のみハイレベルになるトリガ信号ＴＲＩＧを第１のフリップフロップＦ１に入力する。その後、クロック信号ＣＬＫの立ち上がりによって、信号ＴＳ１がハイレベルになり、信号ＴＳ２〜ＴＳＮはローレベルになる。このとき、イネーブル信号ＥＮをローレベルにしておけば、イネーブル回路の第１の出力Ｔ１はローレベルになり、第１の制御信号保存・出力回路１１は、あらかじめ設定されていた第１の制御信号１０１の値Ｄ１を保持し続ける。次にクロック信号ＣＬＫを１パルス分だけ出すと、信号ＴＳ１がローレベルになり、信号ＴＳ２がハイレベルになる。この後、イネーブル信号ＥＮをハイレベルにすることにより、第２の制御信号保存・出力回路１２の出力２０２は、入力信号ＤＩＮ［１］，ＤＩＮ［２］，…，ＤＩＮ［Ｍ］と同一になるため、被制御回路２０２が最適になるような制御信号Ｄ２を探索できる。その一方で、第１の制御信号保存・出力回路１１から出力される制御信号は、入力信号によらず一定のため、被制御回路２０１には、以前に決定した最適な制御信号Ｄ１が入力され続けることになる。【００５１】
ところで、イネーブル信号ＥＮを用いない第１の実施形態の場合には、図１５に示すように、第２のトリガ信号Ｔ２をハイレベルにする前に必ず第１のトリガ信号Ｔ１をハイレベルにする期間が必要となり、あらかじめ設定しておいた第１の制御信号Ｄ１が強制的に制御信号Ｄ２に切り替えられてしまう。これに対し第３の実施形態の入力回路は、あらかじめ最適化していた第１の制御信号を破壊することなく、所望の制御信号のみを書き換えられるという特徴を有する。【００５２】
第４の実施形態：
次に、本発明の第４の実施形態の制御信号入力回路として、デコード回路を付加した制御信号保存・出力回路について説明する。【００５３】
図１６は、第４の実施形態の制御信号入力回路における制御信号保存・出力回路の構成を示している。この回路は、上述した各実施形態の入力回路において用いられる制御信号保存・出力回路に対し、デコード回路を付加したものである。【００５４】
制御信号保存・出力回路１１は、入力されるデコード信号ＤＩＮＳＥＬの値に応じて出力信号９２１〜９２４のうち１ビットのみをハイレベルにするセレクタ回路９０１と、セレクタ回路９０１の出力が供給されるゲーティング回路９０２と、複数の組９１１〜９１４に分割されたラッチ回路と、によって構成されている。ゲーティング回路９０２は、ラッチ回路の組９１１〜９１４ごとに設けられ、トリガ信号Ｔ１が供給されるＡＮＤ回路９０３を備えている。各ＡＮＤ回路９０３は、制御信号保存・出力回路１１に対して供給されるトリガ信号Ｔ１がハイレベルにあるときはセレクタ回路９０１の対応する出力をそのまま出力し、ローレベルにあるときには出力をローレベルにする回路である。ラッチ回路の組９１１〜９１４において、それぞれの組内のラッチ回路に対するクロック信号は共通のものとされており、各組のクロック信号の入力端子は、それぞれゲーティング回路の異なる出力９２１〜９２４に接続されている。各ラッチ回路のデータ入力端子は、それぞれ１群の入力信号ＤＩＮ１，ＤＩＮ２に接続している。【００５５】
次に、図１６に示した回路の動作について、図１７を用いて説明する。【００５６】
セレクタ回路９０１の出力９２１〜９２４は、デコード信号ＤＩＮＳＥＬ（ＤＩＮＳＥＬ［１］，ＤＩＮＳＥＬ［２］）に応じてどれか１つは必ず“１”になるが、被制御回路選択回路２によってその制御信号保存・出力回路１１が選択されたとき、つまり信号Ｔ１がハイレベルのときのみ、ゲーティング回路９０２の出力Ｔ１１〜Ｔ１４のうち１つのみがハイレベルとなる。例えば、出力９２１に対応するＡＮＤ回路９０３の出力信号Ｔ１１のみがハイレベルのときに入力信号ＤＩＮをＤ１に設定すれば、第１の組９１１内のラッチ回路Ｌ１１，Ｌ１２の出力もＤ１になる。次に、デコード信号を切り替え、出力Ｔ１２のみをハイレベルにし、その後、入力信号ＤＩＮをＤ２にすれば、第１の組９１１内のラッチ回路Ｌ１１，Ｌ１２の出力を破壊することなく、第２の組９１２内のラッチ回路Ｌ１３，Ｌ１４のみをＤ２に設定することができる。同様の処理を第３の組９１３内のラッチ回路Ｌ１５，Ｌ１６と第４の組９１４内のラッチ回路Ｌ１７，Ｌ１８に対して繰り返す。【００５７】
８ビットのラッチ回路で構成された制御信号保存・出力回路の場合、８ビットの入力信号ＤＩＮ［１］〜ＤＩＮ［８］を供給するために８本の入力信号線が必要となるが、第４の実施形態の場合、セレクタ信号２ビットと入力信号２ビットの４本の信号線で十分であるため、制御信号保存・出力回路に対する信号線の数を減少させることができ、ひいては制御信号入力回路のために必要な入力端子の数を減らすことができる。【００５８】
以上、本発明の好ましい実施形態について説明したが、本発明が上記の各実施形態に限定されず、本発明の技術思想の範囲内において、各実施形態は適宜変更され得ることは明らかである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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