(57)【要約】  前工程（ウエハ工程）において、Ｌow-ｋ材からなる絶縁膜を含む層間絶縁膜上に、第１の金属膜と、前記第１の金属膜上に設けられ、かつ前記第１の金属膜よりも硬質の第２の金属膜とを含む電極パッドを形成し、その後、ウエハ検査工程において、前記電極パッドの前記第２の電極膜にプローブ針を圧接して電気特性を検査する。これにより、半導体装置の信頼性向上を図ることができる。【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に、第１の絶縁膜及び前記第１の絶縁膜よりも硬質の第２の絶縁膜を含む層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜上に、第１の導電膜と、前記第１の導電膜上に積層され、かつ前記第１の導電膜よりも硬質の第２の導電膜とを含む電極パッドを形成する工程と、
（ｃ）前記電極パッドの前記第２の導電膜にプローブ針を接触させて電気特性を検査する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、前記第２の絶縁膜よりも比誘電率が低い材料からなることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、前記第２の絶縁膜よりも比誘電率及びヤング率が低い材料からなることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板上に、第１の絶縁膜及び前記第１の絶縁膜よりも硬質の第２の絶縁膜を含む層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜上に、第１の導電膜と、前記第１の導電膜上に積層され、かつ前記第１の導電膜よりも硬質の第２の導電膜とを含む電極パッドを形成する工程と、
（ｃ）前記電極パッドの前記第２の導電膜にプローブ針を接触させて電気特性を検査する工程と、
（ｄ）前記電極パッドの前記第２の導電膜を除去する工程と、
（ｅ）前記電極パッドの前記第１の導電膜にボンディングワイヤを接続する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、前記第２の絶縁膜よりも比誘電率が低い材料からなることを特徴とする半導体装置の製造方法。
【請求項６】
請求項４に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、前記第２の絶縁膜よりも比誘電率及びヤング率が低い材料からなることを特徴とする半導体装置の製造方法。
【請求項７】
請求項４に記載の半導体装置の製造方法において、
前記第１の導電膜は、前記第２の導電膜よりも前記ボンディングワイヤとの接着性が高い材料からなることを特徴とする半導体装置の製造方法。
【請求項８】
請求項４に記載の半導体装置の製造方法において、
前記第２の導電膜は、前記第１の導電膜よりも反射率が低い材料からなることを特徴とする半導体装置の製造方法。
【請求項９】
請求項４に記載の半導体装置の製造方法において、
前記第２の導電膜は、前記第１の導電膜よりも膜厚が薄いことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項４に記載の半導体装置の製造方法において、
前記電極パッドは、前記第１の導電膜の下層に、前記第１の導電膜よりも硬質の第３の導電膜を有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項４に記載の半導体装置の製造方法において、
前記第１の導電膜は、アルミニウムを主体とする材料からなり、
前記第２の導電膜は、窒化チタンの単層膜、若しくはチタン上に窒化チタンを積み重ねた積層膜からなり、
前記ボンディングワイヤは、金を主体とする材料からなることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項４に記載の半導体装置の製造方法において、
前記電極パッドは、フォトリソグラフィ技術を用いて前記第２及び第１の導電膜をパターンニングすることによって形成されることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項４に記載の半導体装置の製造方法において、
前記（ｃ）工程の後であって、前記（ｅ）工程の前に、前記電極パッドを覆うようにして前記層間絶縁膜上に保護膜を形成する工程と、前記保護膜をエッチングして前記電極パッド上に開口を形成する工程とを有し、
前記（ｄ）工程は、前記開口形成工程において実施されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項４に記載の半導体装置の製造方法において、
前記（ｂ）工程の後であって、前記（ｃ）工程の前に、前記電極パッドを覆うようにして前記層間絶縁膜上に保護膜を形成する工程と、前記保護膜をエッチングして前記電極パッド上に開口を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項４に記載の半導体装置の製造方法において、
前記半導体基板は、各々がスクライブラインによって区画され、かつ各々に前記層間絶縁膜及び前記電極パッドが形成された複数の領域を有し、
前記（ｄ）工程の後であって、前記（ｅ）工程の前に、前記スクライブラインに沿って前記半導体基板を分割することにより、複数の半導体チップを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項４に記載の半導体装置の製造方法において、
前記（ｅ）工程は、前記電極パッドと、前記半導体基板の周囲に配置された接続部とを前記ボンディングワイヤで電気的に接続する工程であることを特徴とする半導体装置の製造方法。
【請求項１７】
（ａ）半導体ウエハに、各々がスクライブラインによって区画され、かつ各々が集積回路及び複数の電極パッドを有する複数のチップ形成領域を形成する工程と、
（ｂ）前記スクライブラインに沿って前記半導体ウエハを分割することにより、各々が前記集積回路及び複数の電極パッドを有する複数の半導体チップを形成する工程と、
（ｃ）前記半導体チップの複数の電極パッドと前記半導体チップの周囲に配置された複数の接続部とを複数のボンディングワイヤで電気的に接続する工程とを有し、
前記（ａ）工程は、
（ａ１）前記半導体ウエハ上に、第１の絶縁膜及び前記第１の絶縁膜よりも硬質の第２の絶縁膜を含む層間絶縁膜を形成する工程と、
（ａ２）前記層間絶縁膜上に、第１の導電膜と、前記第１の導電膜上に積層され、かつ前記第１の導電膜よりも硬質の第２の導電膜とを含む電極パッドを形成する工程と、
（ａ３）前記電極パッドの前記第２の導電膜にプローブ針を接触させて電気特性を検査する工程と、
（ａ４）前記（ａ３）工程の後、前記電極パッドの前記第２の導電膜を除去する工程とを有し、
前記（ｃ）工程において、前記ボンディングワイヤは、前記電極パッドの第２の導電膜に接続されることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、前記第２の絶縁膜よりも比誘電率が低い材料からなることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、前記第２の絶縁膜よりも比誘電率及びヤング率が低い材料からなることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７に記載の半導体装置の製造方法において、
前記第１の導電膜は、前記第２の導電膜よりも前記ボンディングワイヤとの接着性が高い材料からなることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１７に記載の半導体装置の製造方法において、
前記第２の導電膜は、前記第１の導電膜よりも反射率が低い材料からなることを特徴とする半導体装置の製造方法。
【請求項２２】
（ａ）半導体基板上に、第１の絶縁膜及び前記第１の絶縁膜よりも硬質の第２の絶縁膜を含む層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜上に、第１の導電膜と、前記第１の導電膜上に積層され、かつ前記第１の導電膜よりも硬質の第２の導電膜とを含む積層膜を形成する工程と、
（ｃ）前記積層膜をパターンニングして前記層間絶縁膜上に、互いに電気的に接続された第１及び第２の電極パッドを形成する工程と、
（ｄ）前記第１の電極パッドの前記第２の導電膜にプローブ針を接触させて電気特性を検査する工程と、
（ｅ）前記第１の電極パッドの前記第２の導電膜を除去する工程と、
（ｆ）前記第１の電極パッドの前記第１の導電膜にボンディングワイヤを接続する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２に記載の半導体装置の製造方法において、
前記（ａ）工程の前に、前記半導体基板の第１の領域に複数のトランジスタ素子を形成する工程を有し、
前記第２の電極パッドは、前記半導体基板の第１の領域上に形成され、
前記第１の電極パッドは、前記半導体基板の第１の領域の周囲における第２の領域上に形成されることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２２に記載の半導体装置の製造方法において、
前記半導体基板は、スクライブラインによって区画されるチップ形成領域を有し、
前記チップ形成領域は、複数のトランジスタ素子が形成される第１の領域と、前記第１の領域の周囲に配置された第２の領域とを有し、
前記第２の電極パッドは、前記第１の領域上に形成され、
前記第１の電極パッドは、前記第２の領域上に形成されることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２２に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、前記第２の絶縁膜よりも比誘電率が低い材料からなることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２２に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、前記第２の絶縁膜よりも比誘電率及びヤング率が低い材料からなることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２２に記載の半導体装置の製造方法において、
前記第１の導電膜は、前記第２の導電膜よりも前記ボンディングワイヤとの接着性が高い材料からなることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２２に記載の半導体装置の製造方法において、
前記第２の導電膜は、前記第１の導電膜よりも反射率が低い材料からなることを特徴とする半導体装置の製造方法。
【請求項２９】
（ａ）半導体基板上に、第１の絶縁膜及び前記第１の絶縁膜よりも硬質の第２の絶縁膜を含む第１の層間絶縁膜を形成する工程と、
（ｂ）前記第１の層間絶縁膜上に、第１の電極パッドを形成する工程と、
（ｃ）前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
（ｄ）前記第２の層間絶縁膜上に、前記第１の電極パッドと電気的に接続された第２の電極パッドを形成する工程と、
（ｅ）前記第２の電極パッドにプローブ針を接触させて電気特性を検査する工程と、
（ｆ）前記第１の電極パッドにボンディングワイヤを接続する工程とを有し、
前記第２の電極パッドは、第１の導電膜と、前記第１の導電膜上に積層され、かつ前記第１の導電膜よりも硬質の第２の導電膜とを含み、
前記（ｅ）工程は、前記第２の電極パッドの前記第２の導電膜に前記プローブ針を接触させて行われることを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２９に記載の半導体装置の製造方法において、
前記半導体基板は、スクライブラインによって区画されるチップ形成領域を有し、
前記チップ形成領域は、複数のトランジスタ素子が形成される第１の領域と、前記第１の領域の周囲に配置された第２の領域とを有し、
前記第２の電極パッドは、前記第１の領域上に形成され、
前記第１の電極パッドは、前記第２の領域上に形成されることを特徴とする半導体装置の製造方法。
【請求項３１】
請求項２９に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、前記第２の絶縁膜よりも比誘電率が低い材料からなることを特徴とする半導体装置の製造方法。
【請求項３２】
請求項２９に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、前記第２の絶縁膜よりも比誘電率及びヤング率が低い材料からなることを特徴とする半導体装置の製造方法。
【請求項３３】
請求項２９に記載の半導体装置の製造方法において、
前記第１の電極パッドは、第３の導電膜と、前記第３の導電膜上に積層され、かつ前記第３の導電膜よりも反射率が低い第４の導電膜とを含み、
前記（ｆ）工程の前に、前記第４の導電膜を除去する工程を有し、
前記ボンディングワイヤは、前記第１の電極パッドの第３の導電膜に接続されることを特徴とする半導体装置の製造方法。
【請求項３４】
主面に互いに電気的に接続された第１及び第２の電極パッドを有する半導体チップと、
前記半導体チップの前記第１の電極パッドと前記半導体チップの周囲に配置された接続部とを電気的に接続するボンディングワイヤとを有し、
前記第１及び第２の電極パッドは、第１の絶縁膜及び前記第１の絶縁膜よりも硬質の第２の絶縁膜を含む層間絶縁膜上に配置され、
前記第２の電極パッドは、第１の導電膜と、前記第１の導電膜上に積層され、かつ前記第１の導電膜よりも硬質の第２の導電膜とを含む積層膜からなることを特徴とする半導体装置。
【請求項３５】
請求項３４に記載の半導体装置において、
前記半導体チップは、複数のトランジスタ素子が形成された第１の領域と、前記第１の領域の周囲に配置された第２の領域とを有し、
前記第２の電極パッドは、前記第１の領域上に配置され、
前記第１の電極パッドは、前記第２の領域上に配置されていることを特徴とする半導体装置。
【請求項３６】
請求項３４に記載の半導体装置において、
前記第２の電極パッドは、電気特性を検査する時にプローブ針が圧接される検査用パッドであることを特徴とする半導体装置。
【請求項３７】
請求項３４に記載の半導体装置において、
前記第１の絶縁膜は、前記第２の絶縁膜よりも比誘電率及びヤング率が低い材料からなることを特徴とする半導体装置。
【請求項３８】
請求項３４に記載の半導体装置において、
前記第１及び第２の電極パッドは、同一層に形成されていることを特徴とする半導体装置。
【請求項３９】
請求項３４に記載の半導体装置において、
前記第２の電極パッドは、前記第１の電極パッドよりも上層に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、配線間容量の低減化を図るため、層間絶縁膜に比誘電率が低い材料（Ｌｏｗ−ｋ材）からなる絶縁膜を用いた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置の製造では、半導体ウエハに、各々がスクライブラインによって区画され、かつ各々が集積回路及び複数の電極パッドを有する複数のチップ形成領域を形成した後、ウエハ状態で各々のチップ形成領域における集積回路の電気特性を検査するウエハ検査工程（プローブ検査工程）が施される。ウエハ検査工程は、集積回路と電気的に接続された電極パッドにプローブ針の先端を圧接することによって行われる。【０００３】
なお、特開平１０−２７０５１２号公報には、「ボンディングパッドの最上層膜に反射防止膜（チタンライトライド膜）を形成したままの状態でプローブをあてて測定を行うことにより、酸化膜に起因するパッドとプローブとの接触抵抗の増大を防ぎ、測定を正確に行えるようにした技術」が開示されている。【０００４】
また、特開２００３−８６６２４号公報には、「ダイソート用プローブが接触されるダイソート用電極パッドとボンディングワイヤが接続されるワイヤボンディング用電極パッドとを層構造とすることで、半導体チップ表面における電極パッド領域の面積を増加させずに、ボンディングワイヤとワイヤボンディング用電極パッドとの電気特性を向上させた技術」が開示されている。
【特許文献１】特開平１０−２７０５１２号公報
【特許文献２】特開２００３−８６６２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置の製造においては、主に前工程と後工程に分類される。前工程は、ウエハ工程とも呼ばれ、半導体ウエハに、各々がスクライブラインによって区画され、かつ各々が集積回路及び複数の電極パッドを有する複数のチップ形成領域を形成する工程である。後工程は、組立工程とも呼ばれ、半導体ウエハをスクライブラインに沿って分割して複数の半導体チップを形成し、この半導体チップを様々な形態のパッケージにパッケージングする工程である。【０００６】
前工程では、半導体ウエハに複数のチップ形成領域を形成した後、各チップ形成領域に形成された集積回路の電気特性を検査し、良品、不良品、動作周波数等の特性グレードを判別するウエハ検査工程（プローブ検査工程）が実施される。このウエハ検査工程では、集積回路と電気的に接続された電極パッドにプローブ針の先端を圧接して行われるため、この圧接時の衝撃が電極パッド下の層間絶縁膜に伝達される。【０００７】
一方、集積回路においては、高集積化や多機能化、更に高速化の一途を辿っており、微細化や高速化を図るうえで配線間容量の低減化が余儀なくされている。【０００８】
そこで、配線間容量の低減化を図るため、層間絶縁膜に比誘電率の低い材料（Ｌｏｗ−ｋ材）からなる絶縁膜が適用されつつある。【０００９】
しかしながら、Ｌｏｗ−ｋ材は、従来の絶縁材と比べて弾性率が低く、対衝撃性に弱いため、電極パッド下の層間絶縁膜にＬｏｗ−ｋ材からなる絶縁膜を適用した場合、ウエハ検査工程において、電極パッドにプローブ針を圧接した時の衝撃で層間絶縁膜に亀裂等の不具合が発生し易くなる。このような不具合は半導体装置の信頼性を低下させる要因となる。【００１０】
本発明の目的は、半導体装置の信頼性向上を図ることが可能な技術を提供することにある。【００１１】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。【００１３】
前記目的は、前工程（ウエハ工程）において、Ｌｏｗ−ｋ材からなる絶縁膜を含む層間絶縁膜上に、第１の導電膜と、前記第１の導電膜上に設けられ、かつ前記第１の導電膜よりも硬質の第２の導電膜とを含む電極パッドを形成し、その後、ウエハ検査工程において、前記電極パッドの前記第２の電極膜にプローブ針を圧接して電気特性を検査することによって達成される。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。【００１５】
本発明によれば、半導体装置の信頼性向上を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】図１は本発明の実施例１である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は（ａ）のａ−ａ線に沿う模式的断面図）である。
【図２】図２は図１の半導体チップの平面レイアウトを示す模式的平面図である。
【図３】図３は図２の半導体チップの内部構造を示す模式的断面図である。
【図４】図４は図３の一部を拡大した模式的断面図である。
【図５】図５は実施例１の半導体装置の製造に使用されるマルチ配線基板の一部を示す模式的平面図である。
【図６】図６は実施例１の半導体装置の製造工程を示すフローチャートである。
【図７】図７は実施例１の半導体装置の製造において、半導体ウエハに複数のチップ形成領域が形成された状態を示す模式的平面図である。
【図８】図８は実施例１の半導体装置の製造に使用される半導体ウエハの模式的平面図である。
【図９】図９は実施例１の半導体装置の製造工程を示す模式的断面図である。
【図１０】図１０は実施例１の半導体装置の製造工程（導電膜形成工程）を示す模式的断面図である。
【図１１】図１１は実施例１の半導体装置の製造工程（電極パッド形成工程）を示す模式的断面図である。
【図１２】図１２は実施例１の半導体装置の製造工程（プローブ検査工程）を示す模式的断面図である。
【図１３】図１３は実施例１の半導体装置の製造工程（保護膜形成工程）を示す模式的断面図である。
【図１４】図１４は実施例１の半導体装置の製造工程（開口形成工程）を示す模式的断面図である。
【図１５】図１５は実施例１の半導体装置の製造工程（保護膜形成工程）を示す模式的断面図である。
【図１６】図１６は実施例１の半導体装置の製造工程（開口形成工程）を示す模式的断面図である。
【図１７】図１７は実施例１の半導体装置の製造工程（ダイシング工程）を示す模式的平面図である。
【図１８】図１８は実施例１の半導体装置の製造工程を示す模式的断面図（（ａ）はチップ搭載工程，（ｂ）はワイヤボンディング工程）である。
【図１９】図１９は図１８（ｂ）の一部を拡大した模式的断面図である。
【図２０】図２０は実施例１の半導体装置の製造工程を示す模式的断面図（（ａ）は封止工程，（ｂ）はバンプ形成工程）である。
【図２１】図２１は実施例１の半導体装置の製造工程（ダイシング工程）を示す模式的断面図である。
【図２２】図２２は本発明の実施例２である半導体装置の製造工程を示すフローチャートである。
【図２３】図２３は実施例２の半導体装置の製造工程（開口形成工程）を示す模式的断面図である。
【図２４】図２４は実施例２の半導体装置の製造工程（プローブ検査工程）を示す模式的断面図である。
【図２５】図２５は実施例２の半導体装置の製造工程（導電膜パターニング工程）を示す模式的断面図である。
【図２６】図２６は本発明の実施例３である半導体装置に組み込まれる半導体チップの内部構造を示す模式的断面図である。
【図２７】図２７は図２５の配線パターンを示す模式的平面図である。
【図２８】図２８は実施例３の半導体装置の製造工程を示す模式的断面図である。
【図２９】図２９は実施例３の半導体装置の製造工程を示す模式的断面図である。
【図３０】図３０は実施例３の半導体装置の製造工程を示す模式的断面図である。
【図３１】図３１は実施例３の半導体装置の製造工程を示す模式的断面図である。
【図３２】図３２は実施例３の半導体装置の製造工程を示す模式的断面図である。
【図３３】図３３は実施例３の変形例である半導体装置の製造工程を示す模式的断面図である。
【図３４】図３４は本発明の実施例４である半導体装置の内部構造を示す模式的断面図である。
【図３５】図３５は本発明の実施例５である半導体装置に組み込まれる半導体チップの内部構造を示す模式的断面図である。
【図３６】図３６は本発明の効果を説明するための図（（ａ）は従来の半導体チップのパッド配置を示す模式的平面図，（ｂ）は本発明を適用した半導体チップのパッド配置を示す模式的平面図）である。
【図３７】図３７は本発明の効果を説明するための図（（ａ）は従来の半導体チップのパッド配置を示す模式的平面図，（ｂ）は本発明を適用した半導体チップのパッド配置を示す模式的平面図）である。
【図３８】図３８は本発明の効果を説明するための図（（ａ）は従来の半導体チップのパッド配置を示す模式的平面図，（ｂ）は本発明を適用した半導体チップのパッド配置を示す模式的平面図）である。
【符号の説明】
【００１７】
１…半導体基板、２ａ…内部回路形成部、２ｂ…周辺部、３…素子分離領域、５…配線、６…導電膜、７…導電膜、８…導電膜、９…層間絶縁膜、１０…絶縁膜（Ｌｏｗ−ｋ材膜）、１１…絶縁膜、１２…配線、１３…層間絶縁膜、１４…電極パッド、１５…配線、１６…保護膜、１７…開口、１８…保護膜、１９…開口、２０…半導体チップ、２１…入出力セル、２５…半導体ウエハ、２６…チップ形成領域、２７…スクライブライン、２８…プローブ針、３０…配線基板、３１…電極パッド、３２…電極パッド、３５…マルチ配線基板（多数個取り配線基板）、３６…モールド領域（封止領域）、３７…デバイス形成領域（製品形成領域）、４１…ボンディングワイヤ、４２，４２ａ…樹脂封止体、４３…半田バンプ、４５…半導体装置、４６…配線、４７…検査用電極パッド、５１…配線、５２…検査用電極パッド、５３…保護膜、５４…開口。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【実施例１】
【００１９】
本実施例１では、プローブ針が圧接される検査用電極パッドとボンディングワイヤが接続されるワイヤ接続用電極パッドとを兼用した電極パッドを有する電極ＢＧＡ（Ball Grid Array）型半導体装置に本発明を適用した例について説明する。【００２０】
図１乃至図２１は本発明の実施例１である半導体装置に係る図である。
図１は、半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は（ａ）のａ−ａ線に沿う模式的断面図）である。
図２は、図１の半導体チップの平面レイアウトを示す模式的平面図である。
図３は、図２の半導体チップの内部構造を示す模式的断面図である。
図４は、図３の一部を拡大した模式的断面図である。
図５は、半導体装置の製造に使用されるマルチ配線基板の一部を示す模式的平面図である。
図６は、半導体装置の製造工程を示すフローチャートである。
図７は、半導体ウエハに複数のチップ形成領域が形成された状態を示す模式的平面図である。
図８は、半導体装置の製造に使用される半導体ウエハの模式的平面図である。
図９乃至図１６は、半導体装置の製造において、ウエハ工程（前工程）を示す模式的断面図である。
図１７乃至図２１は、半導体装置の製造において、組み立て工程（後工程）を示す図であり、図１７は模式的平面図、図１８乃至図２１は模式的断面図である。【００２１】
図１（（ａ），（ｂ））に示すように、本実施例１の半導体装置４５は、インターポーザと呼ばれる配線基板３０の主面に半導体チップ２０が実装され、配線基板３０の主面と反対側の裏面に突起状電極として例えばボール形状の半田バンプ４３が複数配置されたＢＧＡ型パッケージ構造になっている。【００２２】
半導体チップ２０は、厚さ方向と交差する平面形状が方形状になっており、本実施例１では、例えば１０ｍｍ×１０ｍｍの正方形になっている。半導体チップ２０は、互いに反対側に位置する主面（素子形成面，回路形成面）及び裏面を有し、その裏面が接着材を介在して配線基板３０の主面に接着されている。【００２３】
半導体チップ２０の主面には、複数の電極パッド１４が配置されている。この複数の電極パッド１４は、例えば半導体チップ２０の各辺に沿って配置されている。【００２４】
配線基板３０は、その厚さ方向と交差する平面形状が方形状になっており、本実施例１では、例えば１３ｍｍ×１３ｍｍの正方形になっている。配線基板３０は、これに限定されないが、例えば、コア材と、このコア材の主面を覆うようにして形成された第１の保護膜と、前記コア材の主面を覆うようにして形成された第２の保護膜とを有する構成になっている。前記コア材は、例えばガラス繊維にエポキシ系、若しくはポリイミド系の樹脂を含浸させた高弾性樹脂基板の主面及び裏面に配線層（導電層）を有する構成になっている。前記第１及び第２の保護膜は、主に前記コア材の表裏面の配線層に形成された配線を保護する目的で形成されている。前記第１及び第２の保護膜としては、例えば絶縁性の樹脂膜（ソルダーレジスト膜）が用いられている。【００２５】
配線基板３０の主面には、複数の電極パッド３１が配置されている。この複数の電極パッド３１は、半導体チップ２０の複数の電極パッドに対応して半導体チップ２０の周囲に配置されている。【００２６】
配線基板３０の裏面には、複数の電極パッド３２が配置されている。この複数の電極パッド３２には、半田バンプ４３が夫々固着（電気的にかつ機械的に接続）されている。【００２７】
半導体チップ２０の複数の電極パッド１４は、複数のボンディングワイヤ４１を介して配線基板３０の複数の電極パッド３１と電気的に接続されている。ボンディングワイヤ４１としては、例えば金（Ａｕ）を主体とするＡｕワイヤが用いられている。また、ボンディングワイヤ４１の接続方法としては、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法が用いられている。【００２８】
半導体チップ２０及び複数のボンディングワイヤ４１等は、配線基板３０の主面上に形成された樹脂封止体４２によって樹脂封止されている。樹脂封止体４２は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー（例えばシリカ）等が添加されたビフェニール系の熱硬化性樹脂で形成されている。【００２９】
樹脂封止体４２は、厚さ方向と交差する平面形状が方形状になっており、本実施例１では例えば配線基板３０と同一の平面サイズになっている。樹脂封止体４２の形成方法としては、大量生産に好適なトランスファ・モールディング法を用いている。【００３０】
ここで、ＢＧＡ型半導体装置の製造においては、スクライブラインによって区画された複数の製品形成領域（デバイス形成領域，製品取得領域）を有するマルチ配線基板（多数個取り配線基板）を使用し、各製品形成領域に搭載された半導体チップを各製品形成領域毎に樹脂封止する個別方式のトランスファ・モールディング法や、複数の製品形成領域を有するマルチ配線基板を使用し、各製品形成領域に搭載された半導体チップを１つの樹脂封止体で一括して樹脂封止する一括方式のトランスファ・モールディング法が採用されている。本実施例１では、例えば一括方式のトランスファ・モールディング法を採用している。【００３１】
一括方式のトランスファ・モールディング法の場合、樹脂封止体を形成した後、マルチ配線基板及び樹脂封止体は、例えばダイシングによって複数の小片に分割される。従って、本実施例１の樹脂封止体４２と配線基板３０は、外形サイズがほぼ同一になっている。【００３２】
次に、半導体チップ２０の具体的な構造について、図２乃至図４を用いて説明する。【００３３】
図２に示すように、半導体チップ２０の主面には、内部回路形成部２ａと、この内部回路形成部２ａを平面的に囲む周辺部２ｂとが配置されている。内部回路形成部２ａには、集積回路として例えばマイクロコンピュータが搭載されている。マイクロコンピュータは、図示していないが、内部回路形成部２ａにおいて、配線チャネル領域で区画された複数の回路ブロックで構成され、各回路ブロックは、トランジスタ素子として例えば複数のＭＩＳＦＥＴで構成されている。周辺部２ｂには、半導体チップ２０の各辺に沿って複数の電極パッド１４が配置されており、更に複数の電極パッド１４に対応して複数の入出力セル（Ｉ／Ｏセル）２１が配置されている。複数の入出力セル２１は、複数の電極パッド１４と内部回路形成部２ａとの間に配置されている。【００３４】
図３に示すように、半導体チップ２０は、主に、半導体基板１と、この半導体基板１の主面上において絶縁層、配線層の夫々を複数段積み重ねた薄膜積層体１ａとを有する構成になっている。本実施例１において、薄膜積層体１ａは、これに限定されないが、例えば３層メタル配線構造になっている。【００３５】
半導体基板１の主面には、トランジスタ素子が形成される活性領域（能動領域）を区画するための素子分離領域３が形成されており、この素子分離領域３で区画された複数の素子形成領域にはトランジスタ素子として例えばＭＩＳＦＥＴ−Ｑが形成されている。【００３６】
半導体基板１の主面上には層間絶縁膜４が設けられている。この層間絶縁膜４は、主に、半導体基板１に形成されたトランジスタ素子と、第１層目のメタル配線層とを電気的に分離するためのものである。【００３７】
層間絶縁膜４上には、第１層目のメタル配線５が設けられており、更にメタル配線５を覆うようにして層間絶縁膜９が設けられている。この層間絶縁膜９は、主に、第１層目のメタル配線と第２層目のメタル配線とを電気的に分離するためのものである。【００３８】
層間絶縁膜９上には、第２の層目のメタル配線１２が設けられており、更にメタル配線１２を覆うようにして層間絶縁膜１３が設けられている。この層間絶縁膜１３は、第２層目のメタル配線と、第３層目のメタル配線とを電気的に分離するためのものである。【００３９】
層間絶縁膜１３上には、第３層目のメタル配線層に形成された電極パッド１４が設けられており、更に第３層目のメタル配線層を覆うようにして保護膜１６及び１８が設けられている。【００４０】
図４に示すように、層間絶縁膜１３は、絶縁膜１０と、この絶縁膜１０上に成膜された絶縁膜１１とを含む多層構造（積層構造）になっている。上層の絶縁膜１１は、例えば反応ガスとしてテトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ２Ｈ５）４）を用いるプラズマＣＶＤ法によって成膜されたＰ−ＴＥＯＳ酸化シリコン膜からなる。下層の絶縁膜１０は、配線間容量の低減化を図るため、絶縁膜１１（例えばＰ−ＴＥＯＳ酸化シリコン膜）よりも比誘電率が低い材料（Ｌｏｗ−ｋ）からなる膜（例えばＳｉＯＦ，ＳｉＯＣ）で形成されている。このＬｏｗ−ｋ材膜は、Ｐ−ＴＥＯＳ酸化シリコン膜よりも比誘電率が低い半面、ヤング率が低く、硬くて脆い性質があるため、衝撃に対して極めて弱い。【００４１】
ここで、Ｐ−ＴＥＯＳ酸化シリコン膜のヤング率は５０ＧＰａ程度であり、一般的にＬｏｗ−ｋ材と呼ばれる絶縁膜のヤング率は１０〜２０ＧＰａ程度である。【００４２】
なお、層間絶縁膜９においても、配線間容量の低減化を図るため、層間絶縁膜１３と同様に、Ｌｏｗ−ｋ材膜を含む多層構造になっている。【００４３】
保護膜１６は、例えば酸化シリコン膜又は窒化シリコン膜、若しくは酸化シリコン膜及び窒化シリコン膜からなる無機質系絶縁膜で形成されている。保護膜１８は、例えばポリイミド膜等の有機質系絶縁膜で形成されている。保護膜１６は、主に、薄膜積層体１ａの最上層の配線層を保護する目的で設けられている。保護膜１８は、主に、樹脂封止体４２に含まれているフィラー等によって保護膜１０に与える損傷等を抑制する目的や、半導体チップ２０と樹脂封止体４２の樹脂との接着性向上を図る目的で設けられている。【００４４】
電極パッド１４上には、保護膜１６をエッチングして形成された開口１７が設けられ、更に保護膜１８をエッチングして形成された開口１９が設けられている。【００４５】
電極パッド１４は、これに限定されないが、例えば、主導電材である導電膜７と、導電膜７の下層に設けられた導電膜６と、導電膜７の上層に設けられた導電膜８とを含む多層構造になっている。導電膜６及び８は、相対的に導電膜７よりも薄い膜厚で形成されている。本実施例１において、主導電材である導電膜７は例えば６００〜２０００［ｎｍ］程度の膜厚で形成される。下層の導電膜６は例えば３０［ｎｍ］程度の膜厚で形成される。上層の導電膜８は例えば５０〜１００［ｎｍ］程度の膜厚で形成される。【００４６】
導電膜７は、Ａｕを主体とするボンディングワイヤ４１とのボンダビリティ（接着性）が導電膜８よりも高い材料からなり、例えばアルミニウム（Ａｌ）を主体とする導電膜で形成されている。導電膜６及び８は、導電膜７よりも硬質の材料からなり、例えば窒化チタン（ＴｉＮ）の単層膜、又は窒化チタン上にチタン（Ｔｉ）を積み重ねた多層膜で形成されている。【００４７】
ここで、アルミニウムのビッカース硬度は概ね８０程度であり、チタンのビッカース硬度は概ね１００〜１５０程度であり、窒化チタンのビッカース硬度は概ね３００程度である。【００４８】
なお、導電膜６は、導電膜７の原子拡散を抑制する機能や、絶縁膜との密着性向上を図る機能を有する。導電膜８は、導電膜６と同様の機能を有し、更に配線形成のための露光処理時におけるハレーションを低減する機能を有する。【００４９】
電極パッド１４には、図１（（ａ），（ｂ））に示すように、Ａｕワイヤからなるボンディングワイヤ４１の一端側が接続されている。Ａｕワイヤは、窒化チタン膜やチタン膜に対してボンダビリティが低いが、Ａｌ膜やＡｌを主体とする合金膜に対してはボンダビリティが高い。従って、ボンディングワイヤ４１と電極パッド１４とのボンダビリティ向上を図るため、図４に示すように、電極パッド１４のワイヤ接続領域における導電膜８は除去されており、図１９に示すように、ボンディングワイヤ４１の一端側は電極パッド１４の導電膜７に接続されている。【００５０】
なお、配線１２及び配線５は、これに限定されないが、例えば電極パッド１４と同様に、半導体基板１側から導電膜６，７，８を順次積層した多層構造になっている。【００５１】
次に、半導体装置４５の製造に使用されるマルチ配線基板について、図５を用いて説明する。【００５２】
図５に示すように、マルチ配線基板３５は、その厚さ方向と交差する平面形状が方形状になっており、本実施例１では長方形になっている。マルチ配線基板３５の主面にはモールド領域（樹脂封止領域）３６が設けられ、このモールド領域３６の中には平面的に配置された複数の製品形成領域（デバイス領域）３７が設けられ、この各々の製品形成領域３７の中にはチップ搭載領域が設けられている。【００５３】
各製品形成領域３７は、スクライブライン３８によって区画され、基本的に図１に示す配線基板３０と同様の構成及び平面形状になっている。配線基板３０は、スクライブライン３８に沿ってマルチ配線基板３５を分割することによって形成される。本実施例１において、マルチ配線基板３５は、これに限定されないが、例えば、Ｘ方向に９個の製品形成領域３７が並ぶ列をＹ方向に３段配置した構成（９×３）になっている。【００５４】
次に、本実施例１の半導体装置４５の製造について、図６乃至図２１を用いて説明する。【００５５】
本実施例１の半導体装置４５の製造では、図６に示すように、前工程〈１００〉と後工程〈１１０〉に分類される。前工程〈１００〉は、ウエハ準備工程〈１０１〉〜開口形成工程〈１０９〉を含み、後工程〈１１０〉は、ウエハ小片化工程〈１１０〉〜基板小片化工程〈１１６〉を含む。【００５６】
まず、前工程〈１００〉について説明する。前工程〈１００〉では、図７に示すように、半導体ウエハ２５の主面に、スクライブライン２７によって行列状に区画された複数のチップ形成領域２６を形成する。各チップ形成領域２６には、集積回路及び複数の電極パッド１４が形成される。各チップ形成領域２６は、主に、以下に示す工程を施すことによって形成される。【００５７】
まず、図８に示す半導体ウエハ２５を準備する（図６のウエハ準備工程〈１０１〉）。半導体ウエハ２５としては、例えば単結晶シリコンからなるものを用いる。【００５８】
次に、半導体ウエハ２５の主面に素子分離領域３（図９参照）を形成し、その後、素子分離領域３で区画された活性領域（能動領域）にトランジスタ素子として例えばＭＩＳＦＥＴ−Ｑ（図９参照）を形成する（図６の素子形成工程〈１０２〉）。【００５９】
次に、ＭＩＳＦＥＴ−Ｑを覆うようにして半導体基板１の主面上に層間絶縁膜４（図９参照）を形成し、その後、層間絶縁膜４の表面を例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化し、その後、層間絶縁膜４上に第１層目のメタル配線５（図９参照）を形成する。【００６０】
次に、メタル配線５を覆うようにして層間絶縁膜４上に層間絶縁膜９（図９参照）を形成する。層間絶縁膜９は、絶縁膜１０と、この絶縁膜１０上に成膜された絶縁膜１１とを含む多層構造になっている。上層の絶縁膜１１は、例えばＰ−ＴＥＯＳ酸化シリコン膜からなり、下層の絶縁膜１０は、絶縁膜１１よりも誘電率が低く、ヤング率が低いＬｏｗ−ｋ材膜からなる。【００６１】
次に、層間絶縁膜９の表面を例えばＣＭＰ法で平坦化した後、層間絶縁膜９上に第２層目のメタル配線１２（図９参照）を形成する。【００６２】
次に、メタル配線１２を覆うようにして層間絶縁膜９上に層間絶縁膜１３（図９参照）を形成する。層間絶縁膜１３は、絶縁膜１０と、この絶縁膜１０上に成膜された絶縁膜１１とを含む多層構造になっている。上層の絶縁膜１１は、例えばＰ−ＴＥＯＳ酸化シリコン膜からなり、下層の絶縁膜１０は、絶縁膜１１よりも誘電率が低く、ヤング率が低いＬｏｗ−ｋ材膜からなる。【００６３】
次に、層間絶縁膜１３の表面を例えばＣＭＰ法で平坦化した後、図１０に示すように、層間絶縁膜１３上に第３層目のメタル配線層として導電膜１４ａを形成する。この導電膜１４ａは、導電膜６と、この導電膜６上に成膜された導電膜７と、この導電膜７上に成膜された導電膜８とを含む多層構造になっている。導電膜６及び８は、相対的に導電膜７よりも薄い膜厚で形成されている。【００６４】
導電膜７は、Ａｕを主体とするボンディングワイヤ４１とのボンダビリティ（接着性）が導電膜８よりも高い材料からなり、例えばアルミニウム（Ａｌ）を主体とする導電膜で形成されている。導電膜６及び８は、導電膜７よりも硬質の材料からなり、例えば窒化チタン（ＴｉＮ）の単層膜、又は窒化チタン上にチタン（Ｔｉ）を積み重ねた多層膜で形成されている。導電膜６は、導電膜７の原子拡散を抑制する機能や、絶縁膜との密着性向上を図る機能を有する。導電膜８は、導電膜６と同様の機能を有し、更に配線形成のための露光処理時におけるハレーションを低減する機能を有する。【００６５】
次に、フォトリソグラフィ技術を用いてエッチングにより導電膜１４ａをパターンニングして、図１１に示すように、層間絶縁膜１３上に電極パッド１４を形成する。この工程において、図示していないが、第３層目のメタル配線も形成される。この工程により、半導体基板１の主面上に３層メタル配線構造の薄膜積層体１ａが形成される（図６の多層配線層形成工程〈１０３〉）。【００６６】
次に、各チップ形成領域２６に形成された集積回路の電気特性を検査し、良品、不良品、動作周波数等の特性グレードを判別するウエハ検査を行う（図６のプローブ検査工程〈１０４〉）。ウエハ検査は、図１２に示すように、電極パッド１４の導電膜８にプローブ針２８の先端を圧接して行う。ウエハ検査では、複数の電極パッド１４に複数のプローブ針２８を均一に接触させる必要があるため、電極パッド１４を叩くようにして電極パッド１４にプローブ針２８の先端が圧接される。【００６７】
この工程において、電極パッド１４にプローブ針２８の先端を圧接した時の衝撃が電極パッド１４下の層間絶縁膜１３に伝達されるが、電極パッド１４は導電膜７上にこの導電膜７よりも硬質の導電膜８を設けた構造になっており、プローブ針２８の先端は硬質の導電膜８に圧接されるため、圧接時の衝撃は硬質の導電膜８よりも柔らかい導電膜７に吸収され、電極パッド１４下の層間絶縁膜１３に伝達される衝撃を緩和することができる。また、本実施例１の電極パッド１４は、導電膜７下にもこの導電膜７よりも硬質の導電膜６を設けた構造になっているため、電極パッド１４下の層間絶縁膜１３に伝達される衝撃を更に緩和することができる。これにより、電極パッド１４下の層間絶縁膜１３に硬くて脆いＬｏｗ−ｋ材膜を適用しても、電極パッド１４にプローブ針２８を圧接した時の衝撃で層間絶縁膜１３に発生する亀裂等の不具合を抑制することができるため、半導体装置の信頼性向上を図ることができる。【００６８】
なお、プローブ針２８は、導電膜７よりも硬質の導電膜８に圧接される。この場合においても導電膜８にプローブ針２８の圧接による傷（圧接痕）が付くが、ボンディング工程においてボンディングワイヤが接続される導電膜７には圧接痕は付かない。【００６９】
次に、図１３に示すように、電極パッド１４を覆うようにして、層間絶縁膜１３上に例えば無機質系の絶縁膜からなる保護膜１６を形成する（図６の保護膜形成工程〈１０５〉）。この工程において、図示していないが、第３層目のメタル配線も保護膜１６で覆われる。【００７０】
次に、エッチングにより保護膜１６をパターンニングして、図１４に示すように、電極パッド１４上に開口１７を形成する（図６の開口形成工程〈１０６〉）。この工程において、電極パッド１４のワイヤ接続領域における導電膜８もエッチングにより除去され、プローブ針２８の圧接による圧接痕が付いていない導電膜７が露出される（図６の硬質膜パターンニング工程〈１０７〉）。【００７１】
次に、図１５に示すうに、電極パッド１４上を覆うようにして、保護膜１６上に例えば有機質系の絶縁膜からなる保護膜１８を形成し（図６の保護膜形成工程〈１０８〉）、その後、エッチングにより保護膜１８をパターンニングして、図１６に示すように、電極パッド１４上に開口１９を形成する（図６の開口形成工程〈１０９〉）。【００７２】
この工程により、図７に示すように、半導体ウエハ２５の主面上に、各々がスクライブライン２７によって区画され、かつ各々が集積回路及び複数の電極パッド１４を有する複数のチップ形成領域２６が形成される。【００７３】
次に、後工程〈１１０〉について説明する。
まず、図１７に示すように、前工程が施された半導体ウエハ２５をスクライブライン２７に沿って分割して、複数の半導体チップ２０を形成する（図６のウエハ小片化工程〈１１１〉）。この半導体ウエハ２５の分割は、例えば、半導体ウエハ２５をスクライブライン２７に沿ってダイシングすることによって行われる。【００７４】
次に、図１８（ａ）に示すように、マルチ配線基板３５の各製品形成領域３７に接着材を介在して半導体チップ２０を接着固定する（図６のチップ搭載工程〈１１２〉）。半導体チップ２０の接着固定は、半導体チップ２０の裏面がマルチ配線基板３５の主面と向かい合う状態で行う。【００７５】
次に、各製品形成領域３７において、図１８（ｂ）に示すように、半導体チップ２０の複数の電極パッド１４と半導体チップ２０の周囲に配置された複数の電極パッド３１とを複数のボンディングワイヤ４１で電気的に接続する（図６のワイヤボンディング工程〈１１３〉）。この工程により、マルチ配線基板３５の主面に、複数の製品形成領域３７に対応して複数の半導体チップ２０が実装される。【００７６】
ここで、実装とは、基板に半導体チップが接着固定され、基板の接続用パッドと半導体チップの接続用パッドとが電気的に接続された状態を言う。本実施例１では、半導体チップ２０の接着固定は、接着材によって行われており、マルチ配線基板３５の接続用パッド（電極パッド３１）と半導体チップ２０の接続用パッド（電極パッド１４）との電気的な接続は、ボンディングワイヤ４１によって行われている。【００７７】
この工程において、ボンディングワイヤ４１の一端側は、図１９に示すように、半導体チップ２０の電極パット１４の導電膜７に接続され、他端側は図１８（ｂ）に示すように半導体チップ２０の周囲に配置された電極パッド３１に接続される。【００７８】
次に、一括方式のトランスファ・モールディング法を使用して、図２０（ａ）に示すように、マルチ配線基板３５の主面上に、各製品形成領域３７に実装された半導体チップ２０を一括して樹脂封止する樹脂封止体４２ａを形成する（図６の樹脂封止工程〈１１４〉）。【００７９】
次に、図２０（ｂ）に示すように、マルチ配線基板３５の主面と反対側の裏面に、各製品形成領域３７に対応して複数の半田バンプ４３を形成する（図６のバンプ形成工程〈１１５〉）。半田バンプ４３は、これに限定されないが、例えば、マルチ配線基板３５の裏面の電極パッド３２上にフラックス材を塗布し、その後、電極パッド３２上に半田ボールを供給し、その後、半田ボールを溶融して電極パッド３２との接合を行うことによって形成される。【００８０】
次に、半田バンプ形成工程において使用したフラックスを洗浄にて除去し、その後、マルチ配線基板３５の各製品形成領域３７に対応して樹脂封止体４２ａの上面に、例えば品名、社名、品種、製造ロット番号等の識別マークを、インクジェットマーキング法、ダイレクト印刷法、レーザマーキング法等を用いて形成する。【００８１】
次に、図２１に示すように、マルチ配線基板３５及び樹脂封止体４２ａを各製品形成領域２７に対応して複数の小片に分割する（図６の小片化工程〈１１６〉）。この分割は、例えば、図２１に示すダイシングシート４４に樹脂封止体４２ａを貼り付けた状態で、マルチ配線基板３５のスクライブライン３８に沿ってマルチ配線基板３５及び樹脂封止体４２ａをダイシングブレードでダイシングすることによって行われる。この工程により、図１に示す半導体装置４５がほぼ完成する。【００８２】
このように、本実施例１では、前工程（ウエハ工程）において、Ｌｏｗ−ｋ材からなる絶縁膜１０を含む層間絶縁膜１３上に、導電膜７と、この導電膜７上に設けられ、かつ導電膜７よりも硬質の導電膜８とを含む電極パッド１４を形成し、その後、ウエハ検査工程において、電極パッド１４における硬質の導電膜８にプローブ針２８を圧接して電気特性を検査するため、圧接時の衝撃は硬質の導電膜８よりも柔らかい導電膜７に吸収され、電極パッド１４下の層間絶縁膜１３に伝達される衝撃を緩和することができる。また、本実施例１の電極パッド１４は、導電膜７下にもこの導電膜７よりも硬質の導電膜６を設けた構造になっているため、電極パッド１４下の層間絶縁膜１３に伝達される衝撃を更に緩和することができる。これにより、電極パッド１４下の層間絶縁膜１３に硬くて脆いＬｏｗ−ｋ材膜を適用しても、電極パッド１４にプローブ針２８を圧接した時の衝撃で層間絶縁膜１３に発生する亀裂等の不具合を抑制することができるため、半導体装置の信頼性向上を図ることができる。【００８３】
プローブ針圧接時に電極パッド１４下の層間絶縁膜１３に伝達される衝撃を緩和する効果は、硬質の導電膜６及び８の膜厚を厚くすることで大きくなるが、硬質の導電膜６及び８の膜厚を厚くしすぎるとエッチング時間が長くなり、生産性が低下してしまう。一方、硬質の導電膜６及び８の膜厚を薄くしすぎると、衝撃緩和効果が小さくなってしまう。従って、硬質の導電膜６及び８の膜厚は、生産性及び衝撃緩和効果を考慮して設定することが望ましい。特に上層の導電膜８においては膜厚の設定によって衝撃緩和効果への影響が大きいため、上限としては例えば１００［ｎｍ］程度、下限としては例えば１０［ｎｍ］程度が望ましい。【００８４】
また、導電膜６は、導電膜７の原子拡散を抑制する機能や、絶縁膜との密着性向上を図る機能を有する。導電膜８は、導電膜６と同様の機能を有し、更に配線形成のための露光処理時におけるハレーションを低減する機能を有する。従って、このような機能を考慮して導電膜６及び８の膜厚を設定することが望ましい。【００８５】
また、プローブ針２８の圧接時の衝撃は、硬質の導電膜８よりも軟らかい導電膜７に吸収される。この衝撃吸収効果は導電膜７の膜厚を厚くすることで大きくなるが、導電膜７においても膜厚を厚くしすぎるとエッチング時間が長くなる。従って、導電膜７の膜厚は、生産性及び衝撃吸収効果を考慮して設定することが望ましい。【００８６】
ウエハ検査工程では、電極パッド１４の導電膜８にプローブ針２８の先端を圧接して電気特性の検査を行っているため、導電膜８にプローブ針２８の圧接による傷（圧接痕）が付く。この圧接痕は、電極パッド１４とボンディングワイヤ４１とのボンダビリティを劣化させるため、ボンディングワイヤ４１が接続される領域に圧接痕が存在しないようにする必要がある。本実施例１では、プローブ針が圧接される検査用電極パッドと、ボンディングワイヤが接続されるワイヤ接続用電極パッドとを１つの電極パッド１４で兼用しているが、ウエハ検査工程〈１０４〉の後であってワイヤボンディング工程〈１１３〉の前に、圧接痕が付いた導電膜８を硬質膜パターンニング工程〈１０７〉において除去し、その後、ワイヤボンディング工程〈１１３〉において、圧接痕が付いていない導電膜７にボンディングワイヤ４１を接続しているため、プローブ針が圧接される検査用電極パッドと、ボンディングワイヤが接続されるワイヤ接続用電極パッドとを１つの電極パッド１４で兼用する場合においても、電極パッド１４とボンディングワイヤ４１とのボンダビリティ向上を図ることができる。【００８７】
また、従来、１つの電極パッドに、プローブ針が圧接される第１の領域とボンディングワイヤが接続される第２の領域とを平面的に配置し、プローブ針の圧接痕に起因する、電極パッドとボンディングワイヤとのボンダビリティ低下を抑制する技術が知られている。この場合、電極パッドの占有面積が増加するため、半導体チップの小型化が困難になる。【００８８】
これに対し、本実施例１では、ウエハ検査工程後に電極パッド１４の導電膜８を除去しているため、電極パッド１４にプローブ針２８を圧接する第１の領域と、電極パッド１４にボンディングワイヤ４１を接続する第２の領域とを平面的に重ねることができる。従って、従来設けていた第１の領域の面積を削除することができ、電極パッド１４の占有面積を縮小することができるため、半導体チップ２０の小型化を図ることができる。
【実施例２】
【００８９】
前述の実施例１では、保護膜１６を形成する前に、ウエハ検査工程を実施する例について説明したが、本実施例２では、保護膜１６を形成した後に、ウエハ検査工程を実施する例について説明する。【００９０】
図２２乃至図２５は、本発明の実施例２である半導体装置に係る図であり、
図２２は、半導体装置の製造工程を示すフローチャート、
図２３乃至図２５は、半導体装置の製造工程を示す模式的断面図である。【００９１】
図１１に示すように、層間絶縁膜１３上に電極パッド１４を形成した後、電極パッド１４を覆うようにして層間絶縁膜１３上に保護膜１６を形成し（図２２の保護膜形成工程〈１０５〉）、その後、エッチングにより保護膜１６をパターンニングして、図２３に示すように、電極パッド１４上に開口１７を形成する（図２２の開口形成工程〈１０６〉）。この工程において、電極パッド１４の導電膜８は除去しない。【００９２】
次に、図２４に示すように、電極パッド１４の導電膜８にプローブ針２８の先端を圧接して電気特性を検査する（プローブ検査工程〈１０４〉）。【００９３】
次に、電極パッド１４の導電膜８を選択的にエッチングして、図２５に示すように、ボンディングワイヤが接続される部分の導電膜８を除去する（図２２の硬質膜パターンニング工程〈１０７〉）。【００９４】
この後、前述の実施例１と同様に、保護膜１８及びボンディング開口１９を形成することにより、前工程がほぼ終了する。【００９５】
本実施例２では、保護膜１６を形成した後、ウエハ検査工程（プローブ検査工程〈１０４〉）を実施しているため、薄膜積層体１ａの最上層の配線層が異物によって汚染される不具合を抑制でき、半導体装置の製造歩留まり向上を図ることができる。
【実施例３】
【００９６】
前述の実施例１では、プローブ針が圧接される検査用電極パッドと、ボンディングワイヤが接続されるワイヤ接続用電極パッドとを１つの電極パッドで兼用した例について説明したが、本実施例３では、検査用電極パッドとワイヤ接続用電極パッドとを分けた例について説明する。【００９７】
図２６乃至図３２は、本実施例３の半導体装置に係る図であり、
図２６は、半導体装置に組み込まれる半導体チップの内部構造を示す模式的断面図、
図２７は、配線パターンを示す模式的平面図、
図２８乃至図３２は、半導体装置の製造工程を示す模式的断面図である。【００９８】
図２６に示すように、本実施例３の半導体チップ２０は、層間絶縁膜１３上に電極パッド１４及び検査用電極パッド４７が設けられている。電極パッド１４及び検査用電極パッド４７は、図２６及び図２７に示すように、層間絶縁膜１３上に設けられた第３層目のメタル配線４６の一部で形成され、互いに電気的に接続されている。電極パッド１４は、半導体チップ２０の周辺部２ｂに配置され、検査用電極パッド４７は、半導体チップ２０の内部回路形成部２ａの活性領域（能動領域）上に配置されている。【００９９】
検査用電極パッド４７上には、保護膜１６をエッチングして形成された開口１７ａが設けられ、更に保護膜１８をエッチングして形成された開口１９ａが設けられている。検査用電極パッド４７は、電極パッド１４と同様の多層構造になっている。【０１００】
次に、本実施例３の半導体装置の製造について、図２８乃至図３１を用いて説明する。【０１０１】
図１０に示すように、層間絶縁膜１３上に第３層目のメタル配線層として導電膜１４ａを形成し、その後、フォトリソグラフィ技術を用いてエッチングにより導電膜１４ａをパターンニングして、図２８に示すように、層間絶縁膜１３上に電極パッド１４及び検査用電極パッド４７を含むメタル配線４６を形成する。【０１０２】
次に、メタル配線４６を覆うようにして、層間絶縁膜１３上に保護膜１６を形成し、その後、エッチングにより保護膜１６をパターンニングして、図２９に示すように、電極パッド１４上に開口１７、検査用電極パッド４７上に開口１７ａを夫々形成する。この工程において、電極パッド１４及び検査用電極パッド４７の導電膜８は除去しない。【０１０３】
次に、図３０に示すように、検査用電極パッド４７の導電膜８にプローブ針２８の先端を圧接して電気特性を検査する。この工程において、前述の実施例１で説明したように、検査用電極パッド４７下の層間絶縁膜１３に伝達される衝撃を緩和することができるため、トランジスタ素子が形成される活性領域上に検査用電極パッド４７を配置することができる。【０１０４】
次に、電極パッド１４の導電膜８を選択的にエッチングして、図３１に示すように、ボンディングワイヤが接続される部分の導電膜８を除去する。この工程において、検査用電極パッド４７の導電膜８は、除去しても良いし、除去しなくても良い。【０１０５】
次に、電極パッド１４上及び検査用電極パッド４７上を覆うようにして、保護膜１６上に保護膜１８を形成し、その後、エッチングにより保護膜１８をパターンニングして、図２６に示すように、電極パッド１４上に開口１９、検査用電極パッド４７上に開口１９ａを夫々形成する。この工程により、前工程がほぼ終了する。【０１０６】
この後、図３２に示すように、後工程のワイヤボンディング工程において、電極パッド１４の導電膜７にボンディングワイヤ４１が接続される。【０１０７】
このように、プローブ針２８が圧接される検査用電極パッド４７とボンディングワイヤ４１が接続されるワイヤ接続用電極パッド（電極パッド１４）とを分けた場合においても、Ｌｏｗ−ｋ材からなる絶縁膜１０を含む層間絶縁膜１３上に、導電膜７と、この導電膜７上に設けられ、かつ導電膜７よりも硬質の導電膜８とを含む検査用電極パッド４７を形成し、その後、ウエハ検査工程において、検査用電極パッド４７の電極膜８にプローブ針２８を圧接して電気特性を検査することにより、前述の実施例１と同様に、プローブ針２８の圧接時に検査用電極パッド４７下の層間絶縁膜１３に伝達される衝撃を緩和することができる。【０１０８】
また、検査用電極パッド４７下の層間絶縁膜１３に伝達される衝撃を緩和することができるため、検査用電極パッド４７をトランジスタが形成される活性領域上に配置することができる。この結果、ワイヤ接続用電極パッドと検査用電極パッドとを半導体チップの辺に沿って配置する場合と比べて、半導体チップの小型化を図ることができる。【０１０９】
また、検査用電極パッド４７を半導体チップ２０の内部回路形成部２ａに配置することができるため、半導体チップ２０の大型化を図ることなく、検査用電極パッド４７の大型化を図ることができ、検査用電極パッド４７とプローブ針２８との位置合わせを容易に行うことができる。【０１１０】
図３３は、実施例３の変形例である半導体装置の製造工程を示す模式的断面図である。【０１１１】
前述の実施例３では、保護膜１６を形成した後に、ウエハ検査工程を実施する例について説明したが、実施例１と同様に、図３３に示すように、保護膜１６を形成する前に、ウエハ検査工程を実施してもよい。
【実施例４】
【０１１２】
図３４は、本発明の実施例４である半導体装置の内部構造を示す模式的断面図である。【０１１３】
前述の実施例３では、検査用電極パッド４７の導電膜８を除去する例について説明したが、ボンディングワイヤ４１は電極パッド１４に接続されるため、図３４に示すように、検査用電極パッド４７の導電膜８は除去しなくとも良い。
【実施例５】
【０１１４】
図３５は、本発明の実施例５である半導体装置に組み込まれる半導体チップの内部構造を示す模式的断面図である。【０１１５】
図３５に示すように、電極パッド１４が形成されるメタル配線層には、半導体チップの辺に沿ってリング状に延在する電源用配線１５が設けられる場合がある。このような場合、実施例３のように、電極パッド１４と検査用電極パッド４７とを同一の配線層に形成することが困難である。【０１１６】
従って、電源用配線１５が延在する場合は、図３５に示すように、電極パッド１４よりも上層のメタル配線層に検査用電極バッド５２を形成し、メタル配線５１を用いて電極パッド１４と検査用電極パッド５２とを電気的に接続する。【０１１７】
このような構造は、保護膜１６に開口１７を形成した後、電極パッド１４上を含む保護膜１６上に導電膜７及び導電膜８を順次成膜し、その後、導電膜８及び７を順次パターンニングして、一端側に検査用電極パッド５２を有し、他端側が開口１７を通して電極パッド１４と電気的に接続されたメタル配線５１を形成し、その後、電極パッド１４上およびメタル配線５１上を含む保護膜１６上に無機質系の絶縁膜からなる保護膜５３を形成し、その後、エッチングにより保護膜５３をエッチングして、電極パッド１４上の保護膜５３を除去すると共に、検査用電極パッド５２上に開口５４を形成し、その後、電極パッド１４上および検査用電極パッド５２上を含む保護膜５３上に保護膜１８を形成し、その後、エッチングにより保護膜１８をパターンニングして、電極パッド１４上に開口１９、検査用電極パッド５２上に開口１９ａを形成することによって形成される。【０１１８】
このように、本実施例５においても、前述の実施例４と同様の効果が得られる。【０１１９】
図３６乃至図３８は、本発明の効果を説明するための図である。図３６乃至図３８において、（ａ）は従来の半導体チップのパッド配置を示す模式的平面図であり、（ｂ）は本発明を適用した半導体チップのパッド配置を示す模式的平面図である。図中、１４ｍはプローブ針が圧接される第１の領域、１４ｎはボンディングワイヤが接続される第２の領域、２８ａはプローブ圧接痕、４１ａはワイヤ接続痕、２０ａは半導体チップ２０の周辺（周縁）である。【０１２０】
従来、図３６（ａ）に示すように、１つの電極パッド１４に、プローブ針が圧接される第１の領域１４ｍと、ボンディングワイヤが接続される第２の領域１４ｎとを平面的に分けて配置し、プローブ針圧接痕２８ａに起因する、電極パッドとボンディングワイヤとのボンダビリティ低下を抑制する技術が知られている。この場合、電極パッド１４の占有面積が増加するため、半導体チップ２０の小型が困難になる。【０１２１】
これに対し、本実施例１では、ウエハ検査工程後に電極パッド１４の導電膜８を除去しているため、電極パッド１４にプローブ針２８を圧接する第１の領域１４ｍと、電極パッド１４にボンディングワイヤ４１を接続する第２の領域１４ｎとを平面的に重ねることができる。従って、図３６（ｂ）に示すように、従来設けていた第１の領域１４ｍの面積を削除することができ、電極パッド１４の占有面積を縮小することができるため、半導体チップ２０の小型化を図ることができる。【０１２２】
また、従来設けていた第１の領域１４ｍにプローブ針圧接痕２８ａが存在しないため、図３７（ｂ）に示すように、電極パッド１４の任意の位置でワイヤボンディングが可能となる。【０１２３】
また、従来設けていた第１の領域１４ｍにプローブ針圧接痕２８ａが存在しないため、図３８（ｂ）に示すように、ダブルボンディング等、同一のパッドに複数のボンディングワイヤを接続（１つの電極パッド１４に複数のワイヤ接続痕４１ａ）することができる。【０１２４】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【国際調査報告】
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