(57)【要約】【課題】共通のデータ信号伝送線に、親局と複数の子局を接続し、ノイズの影響を受けにくい制御・監視信号伝送システムを提供する。【解決手段】親局１が、制御データ信号を、負側及び正側電圧レベル期間のデューティ比を変更し、これを直列のパルス状電圧信号に変換して、直列のパルス状電圧信号に重畳された監視データ信号を送出し、負側及び正側電圧レベル期間に流れる電流信号の有無を検出することにより、直列の監視信号を抽出して、監視データに変換する親局伝送回路１４を備える。複数の子局３が、それぞれ、直列のパルス状電圧信号に対し、負側及び正側電圧レベル期間のデューティ比を識別し、制御データ信号を抽出して、その子局３の被制御部にデータを出力する子局伝送回路２１と、センサ部の値に応じて、電流信号の有無からなる監視データ信号を形成し、負側及び正側電圧レベル期間の位置に重畳する子局伝送回路２１を備える。【選択図】図１
2007055083.tif 000002
【特許請求の範囲】
【請求項１】
共通のデータ信号伝送線を介して接続された、単一の親局と複数の子局で構成される制御・監視信号伝送システムにおいて、
それぞれの前記単一の親局と複数の子局がタイミング信号を発生する機能である親局伝送回路と子局伝送回路を有する前記単一の親局と複数の子局であって、
制御部と、それぞれ前記子局が被制御部及び前記被制御部を監視するセンサ部を含む複数の被制御装置とからなり、
前記複数の被制御装置に前記共通のデータ信号伝送線を介して、前記制御部からの制御データを前記被制御部に伝送し、かつ前記センサ部からの監視データを前記制御部に伝送する前記制御・監視信号伝送システムに、前記制御部及び前記データ信号伝送線に接続される前記親局と、前記複数の被制御装置に対応して設けた、前記データ信号伝送線及び対応する前記被制御装置に接続した複数の子局を備え、
前記単一の親局が、所定の周期のクロック信号に同期した所定のタイミング信号を発生するための親局伝送回路のタイミング発生手段と、前記タイミング信号の制御下で、前記クロックの１周期毎に、前記制御部に接続される制御データ信号の各データの値に応じて、所定のパルスの中性点電位に対し、負側電圧レベル期間のデューティ比と、これに続くパルスの中性点電位に対し、正側電圧レベル期間のデューティ比をそれぞれ変更することにより、前記制御データ信号を直列のパルス状電圧信号に変換して、前記データ信号伝送線に出力する親局伝送回路と前記タイミング信号の制御下で、前記クロックの１周期毎に、前記データ信号伝送線を伝送される前記直列のパルス状電圧信号に重畳された監視データ信号を、前記所定のパルスの中性点電位に対し、負側電圧レベル期間に流れる電流信号の有無と、これに続くパルスの中性点電位に対し、正側電圧レベル期間に流れる電流信号の有無を、検出する親局伝送回路により、直列の前記監視信号の各データ値を抽出して、これを前記監視データに変換する
ことを特徴とする制御・監視信号伝送システム。
【請求項２】
共通のデータ信号伝送線を介して接続された、単一の親局と複数の子局で構成される制御・監視信号伝送システムにおいて、
それぞれの前記単一の親局と複数の子局がタイミング信号を発生する機能である親局伝送回路と子局伝送回路を有する前記単一の親局と複数の子局であって、
制御部と、それぞれ前記子局が被制御部及び前記被制御部を監視するセンサ部を含む複数の被制御装置とからなり、
前記複数の被制御装置に前記共通のデータ信号伝送線を介して、前記制御部からの制御データを前記被制御部に伝送し、かつ前記センサ部からの監視データを前記制御部に伝送する前記制御・監視信号伝送システムに、前記制御部及び前記データ信号伝送線に接続される前記親局と、前記複数の被制御装置に対応して設けた、前記データ信号伝送線及び対応する前記被制御装置に接続した複数の子局を備え、
前記複数の子局が、それぞれ、親局伝送回路または、子局伝送回路タイミング信号の制御下で、前記クロックの１周期毎に、前記直列のパルス状電圧信号の所定のパルスの中性点電位に対し、負側電圧レベル期間のデューティ比と、これに続くパルスの中性点電位に対し、正側電圧レベル期間のデューティ比をそれぞれ識別することにより、前記制御データ信号の各データの値を抽出し、当該子局の当該各データの値に相当する信号を、それに対応する前記被制御部に出力する子局伝送回路として備え、前記タイミング信号の制御下で、対応する前記センサ部の値に応じて、電流信号の有無からなる監視データ信号を形成し、これを前記監視データの値として、前記直列のパルス状電圧信号の所定のパルスの中性点電位に対し、負側電圧レベル期間と、これに続くパルスの中性点電位に対し、正側電圧レベル期間の位置に前記電流信号を重畳する前記子局伝送回路構成とする
ことを特徴とする制御・監視信号伝送システム。
【請求項３】
共通のデータ信号伝送線を介して接続された、単一の親局と複数の子局で構成される制御・監視信号伝送システムにおいて、
それぞれの前記単一の親局と複数の子局がタイミング信号を発生する機能である親局伝送回路と子局伝送回路を有する前記単一の親局と複数の子局であって、
制御部と、それぞれ前記子局が被制御部及び前記被制御部を監視するセンサ部を含む複数の被制御装置とからなり、
前記複数の被制御装置に前記共通のデータ信号伝送線を介して、前記制御部からの制御データを前記被制御部に伝送し、かつ前記センサ部からの監視データを前記制御部に伝送する前記制御・監視信号伝送システムに、前記制御部及び前記データ信号伝送線に接続される前記親局と、前記複数の被制御装置に対応して設けた、前記データ信号伝送線及び対応する前記被制御装置に接続した複数の子局を備え、
前記単一の親局が、所定の周期のクロック信号に同期した所定のタイミング信号を発生するための親局伝送回路のタイミング発生手段と、前記タイミング信号の制御下で、前記クロックの１周期毎に、前記制御部に接続される制御データ信号の各データの値に応じて、所定のパルスの中性点電位に対し、正側電圧レベル期間のデューティ比と、これに続くパルスの中性点電位に対し、負側電圧レベル期間のデューティ比をそれぞれ変更することにより、前記制御データ信号を直列のパルス状電圧信号に変換して、前記データ信号伝送線に出力する親局伝送回路と前記タイミング信号の制御下で、前記クロックの１周期毎に、前記データ信号伝送線を伝送される前記直列のパルス状電圧信号に重畳された監視データ信号を、前記所定のパルスの中性点電位に対し、正側電圧レベル期間に流れる電流信号の有無と、これに続くパルスの中性点電位に対し、負側電圧レベル期間に流れる電流信号の有無を、検出する親局伝送回路により、直列の前記監視信号の各データ値を抽出して、これを前記監視データに変換する
ことを特徴とする制御・監視信号伝送システム。
【請求項４】
共通のデータ信号伝送線を介して接続された、単一の親局と複数の子局で構成される制御・監視信号伝送システムにおいて、
それぞれの前記単一の親局と複数の子局がタイミング信号を発生する機能である親局伝送回路と子局伝送回路を有する前記単一の親局と複数の子局であって、
制御部と、それぞれ前記子局が被制御部及び前記被制御部を監視するセンサ部を含む複数の被制御装置とからなり、
前記複数の被制御装置に前記共通のデータ信号伝送線を介して、前記制御部からの制御データを前記被制御部に伝送し、かつ前記センサ部からの監視データを前記制御部に伝送する前記制御・監視信号伝送システムに、前記制御部及び前記データ信号伝送線に接続される前記親局と、前記複数の被制御装置に対応して設けた、前記データ信号伝送線及び対応する前記被制御装置に接続した複数の子局を備え、
前記複数の子局が、それぞれ、親局伝送回路または、子局伝送回路タイミング信号の制御下で、前記クロックの１周期毎に、前記直列のパルス状電圧信号の所定のパルスの中性点電位に対し、正側電圧レベル期間のデューティ比と、これに続くパルスの中性点電位に対し、負側電圧レベル期間のデューティ比をそれぞれ識別することにより、前記制御データ信号の各データの値を抽出し、当該子局の当該各データの値に相当する信号を、それに対応する前記被制御部に出力する子局伝送回路として備え、前記タイミング信号の制御下で、対応する前記センサ部の値に応じて、電流信号の有無からなる監視データ信号を形成し、これを前記監視データの値として、前記直列のパルス状電圧信号の所定のパルスの中性点電位に対し、正側電圧レベル期間と、これに続くパルスの中性点電位に対し、負側電圧レベル期間の位置に前記電流信号を重畳する前記子局伝送回路構成とする
ことを特徴とする制御・監視信号伝送システム。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記親局又は子局が一つの電源電圧を備え、前記電源電圧と逆の電圧極性を発生する電源回路を用いて、データ線の一本であるデータ信号伝送線を中性点電位として用い、中性点電位に対し、正極電源と負極電源の二つの電源機能を有する
ことを特徴とする制御・監視信号伝送システム。
【請求項６】
請求項１ないし４のいずれかにおいて、
前記親局又は子局が一つの電源電圧を備え、前記電源電圧から、電源回路を用いて分圧した電源を形成し、データ線の一本であるデータ信号伝送線を中性点電位として用い、中性点電位に対し、正極電源と負極電源の二つの電源機能を有する
ことを特徴とする制御・監視信号伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御・監視信号伝送システムに関し、特に、複数の被制御装置に共通のデータ信号伝送線を介して、制御部からの制御信号を前記被制御部に伝送する制御・監視信号伝送システムにおいて、制御部に接続される制御データ信号の各データの値に応じて、パルスの中性点電位に対し、負側電圧レベル期間のデューティ比と、これに続くパルスの中性点電位に対し、正側電圧レベル期間のデューティ比をそれぞれ変更し、ノイズに対し通信の信頼性対策をすることを特徴とする制御・監視信号伝送システムに関するものである。
【背景技術】
【０００２】
制御信号の伝送において、伝送信号の精度を確保することは、最重要課題の１つである。また、制御信号の伝送において、伝送線の本数を減じて、制御信号伝送が行うことも最重要課題の１つである。即ち、配線の省略による配線スペースの低減と配線工数の低減、装置製作工期の低減、設備の小型化に繋がるので、これによって、設備の信頼性向上、コスト低減などを図ることができる。【０００３】
従来の自動化等における電気信号配線本数を減ずる方法についての例が、特許文献１及び特許文献２に示されている。特許文献１には、制御・監視信号伝送システムにおいて、制御部から被制御部への制御信号の受け渡しを定まったデューティサイクルの比として、２値化し、センサ部から制御部への監視信号を電流信号の有無として、検出する方法が記載されている。この場合、クロック信号に制御信号と監視信号を重畳することができ、電力線を別途必要とすることがないため、電源線の省略ができることが記載されている。また、この場合、制御部と被制御部及びセンサ部間の信号の授受が双方向に同時に行えるため、伝送能力を従来の２倍にすることができることが記載されている。【０００４】
また、特許文献２には、制御・監視信号伝送システムについて、親局の内部に、一定周期のクロック信号に同期した一定のタイミング信号を発生させるためのタイミング発生手段を有し、タイミング信号の制御のもとで、クロックサイクル毎に、制御部から送り込まれる制御データ信号の信号値に対して、予め設定された電源電圧値以外のレベルの期間とこれに続く電源電圧のレベルの期間とのデューティサイクルの比率を変更し、制御データ信号を直列のパルス電圧信号として、データ信号伝送線に送出することが記載がされている。【０００５】
また、センサ信号の受信についても、タイミング信号を用いた制御方式によって、クロックサイクル毎に、直列パルス電圧信号のデューティサイクルの比率を識別することによって、制御データ信号の各データの値を抽出して、子局入力部は、タイミング信号に基づく制御で、対応するセンサ部の値に応じて、異なる電流信号の２値化レベルからなる監視データ信号を形成し、これを監視信号のデータの値として、直列パルス電圧信号の決められた位置に重畳することが記載されている。更に当該発明の制御・監視信号伝送システムについて、制御部から被制御部への制御信号を定められたデューティサイクルの比率の２値化信号とするとともに、センサ部から制御部への監視信号を当該信号と電源電圧との競合により生じる電流信号の有無として電源電圧のレベルの立上がり時に検出し、クロック信号に、制御信号及び監視信号を重畳することが記載されている。
【特許文献１】特開２００３−１９９１７８号公報
【特許文献２】特開２００２−２７１８７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述のように、特許文献１及び２に示される方法によれば、電力線の省略を実現し、また信号のデューティ比を変えて信号授受を行うことで、配線（伝送線）の省略を実現すると共に、信号伝送のレートの高速化を実現することができた。【０００７】
しかしながら、電源電圧の低下が生じた場合には、信号レベルも比例して低下し、あるいはスレショルド電圧が十分取れない場合などの問題が生じ、動作不安定やデータの信頼性の低下が生じる場合があった。【０００８】
例えば、バッテリーを使用する電源の場合、使用環境において、周辺温度にバッテリー起電力が左右され、電源の出力電圧が著しく低下することがあった。即ち、周囲温度が低い場合には、バッテリー電源出力が低下し、負荷によって著しく電圧降下を生じ、従ってこのような電源状態における通信制御では、信号レベルが確保しにくく、誤動作が生じることがあった。【０００９】
また、データ信号伝送線の延長による信号レベルの低下や、データ信号伝送線に回り込むノイズ信号を拾うなどの問題も生じ易いため、データ信号伝送線の延長が厳しく制限されるという問題があった。一方、実際の応用面においては、工場の構内の離れた場所における制御や、個々の設備が離れた場所に点在する場合があり、また途中に信号外乱原因となる設備が介在する等、避けることが難しい問題があった。【００１０】
本発明は、このように従来の構成が有していた問題を解決し、電源電圧の降下や外部からのノイズによって制御・監視信号伝送システムが誤動作する可能性を低減し、信頼性の高い制御・監視信号伝送システムを実現することを目的とする。
【課題を解決するための手段】
【００１１】
請求項１に記載の発明は、共通のデータ信号伝送線を介して接続された、単一の親局と複数の子局で構成される制御・監視信号伝送システムにおいて、
それぞれの前記単一の親局と複数の子局がタイミング信号を発生する機能である親局伝送回路と子局伝送回路を有する前記単一の親局と複数の子局であって、
制御部と、それぞれ前記子局が被制御部及び前記被制御部を監視するセンサ部を含む複数の被制御装置とからなり、
前記複数の被制御装置に前記共通のデータ信号伝送線を介して、前記制御部からの制御データを前記被制御部に伝送し、かつ前記センサ部からの監視データを前記制御部に伝送する前記制御・監視信号伝送システムに、前記制御部及び前記データ信号伝送線に接続される前記親局と、前記複数の被制御装置に対応して設けた、前記データ信号伝送線及び対応する前記被制御装置に接続した複数の子局を備え、
前記単一の親局が、所定の周期のクロック信号に同期した所定のタイミング信号を発生するための親局伝送回路のタイミング発生手段と、前記タイミング信号の制御下で、前記クロックの１周期毎に、前記制御部に接続される制御データ信号の各データの値に応じて、所定のパルスの中性点電位（即ち、当該パルスの波高値（又は最大振幅）の１／２の電位、本明細書において同じ）に対し、負側電圧レベル期間のデューティ比と、これに続くパルスの中性点電位に対し、正側電圧レベル期間のデューティ比をそれぞれ変更することにより、前記制御データ信号を直列のパルス状電圧信号に変換して、前記データ信号伝送線に出力する親局伝送回路と前記タイミング信号の制御下で、前記クロックの１周期毎に、前記データ信号伝送線を伝送される前記直列のパルス状電圧信号に重畳された監視データ信号を、前記所定のパルスの中性点電位に対し、負側電圧レベル期間に流れる電流信号の有無と、これに続くパルスの中性点電位に対し、正側電圧レベル期間に流れる電流信号の有無を、検出する親局伝送回路により、直列の前記監視信号の各データ値を抽出して、これを前記監視データに変換することを特徴とする。【００１２】
請求項２に記載の発明は、共通のデータ信号伝送線を介して接続された、単一の親局と複数の子局で構成される制御・監視信号伝送システムにおいて、
それぞれの前記単一の親局と複数の子局がタイミング信号を発生する機能である親局伝送回路と子局伝送回路を有する前記単一の親局と複数の子局であって、
制御部と、それぞれ前記子局が被制御部及び前記被制御部を監視するセンサ部を含む複数の被制御装置とからなり、
前記複数の被制御装置に前記共通のデータ信号伝送線を介して、前記制御部からの制御データを前記被制御部に伝送し、かつ前記センサ部からの監視データを前記制御部に伝送する前記制御・監視信号伝送システムに、前記制御部及び前記データ信号伝送線に接続される前記親局と、前記複数の被制御装置に対応して設けた、前記データ信号伝送線及び対応する前記被制御装置に接続した複数の子局を備え、
前記複数の子局が、それぞれ、親局伝送回路または、子局伝送回路タイミング信号の制御下で、前記クロックの１周期毎に、前記直列のパルス状電圧信号の所定のパルスの中性点電位に対し、負側電圧レベル期間のデューティ比と、これに続くパルスの中性点電位に対し、正側電圧レベル期間のデューティ比をそれぞれ識別することにより、前記制御データ信号の各データの値を抽出し、当該子局の当該各データの値に相当する信号を、それに対応する前記被制御部に出力する子局伝送回路として備え、前記タイミング信号の制御下で、対応する前記センサ部の値に応じて、電流信号の有無からなる監視データ信号を形成し、これを前記監視データの値として、前記直列のパルス状電圧信号の所定のパルスの中性点電位に対し、負側電圧レベル期間と、これに続くパルスの中性点電位に対し、正側電圧レベル期間の位置に前記電流信号を重畳する前記子局伝送回路構成とすることを特徴とする。【００１３】
請求項３に記載の発明は、共通のデータ信号伝送線を介して接続された、単一の親局と複数の子局で構成される制御・監視信号伝送システムにおいて、
それぞれの前記単一の親局と複数の子局がタイミング信号を発生する機能である親局伝送回路と子局伝送回路を有する前記単一の親局と複数の子局であって、
制御部と、それぞれ前記子局が被制御部及び前記被制御部を監視するセンサ部を含む複数の被制御装置とからなり、
前記複数の被制御装置に前記共通のデータ信号伝送線を介して、前記制御部からの制御データを前記被制御部に伝送し、かつ前記センサ部からの監視データを前記制御部に伝送する前記制御・監視信号伝送システムに、前記制御部及び前記データ信号伝送線に接続される前記親局と、前記複数の被制御装置に対応して設けた、前記データ信号伝送線及び対応する前記被制御装置に接続した複数の子局を備え、
前記単一の親局が、所定の周期のクロック信号に同期した所定のタイミング信号を発生するための親局伝送回路のタイミング発生手段と、前記タイミング信号の制御下で、前記クロックの１周期毎に、前記制御部に接続される制御データ信号の各データの値に応じて、所定のパルスの中性点電位に対し、正側電圧レベル期間のデューティ比と、これに続くパルスの中性点電位に対し、負側電圧レベル期間のデューティ比をそれぞれ変更することにより、前記制御データ信号を直列のパルス状電圧信号に変換して、前記データ信号伝送線に出力する親局伝送回路と前記タイミング信号の制御下で、前記クロックの１周期毎に、前記データ信号伝送線を伝送される前記直列のパルス状電圧信号に重畳された監視データ信号を、前記所定のパルスの中性点電位に対し、正側電圧レベル期間に流れる電流信号の有無と、これに続くパルスの中性点電位に対し、負側電圧レベル期間に流れる電流信号の有無を、検出する親局伝送回路により、直列の前記監視信号の各データ値を抽出して、これを前記監視データに変換することを特徴とする。【００１４】
請求項４に記載の発明は、共通のデータ信号伝送線を介して接続された、単一の親局と複数の子局で構成される制御・監視信号伝送システムにおいて、
それぞれの前記単一の親局と複数の子局がタイミング信号を発生する機能である親局伝送回路と子局伝送回路を有する前記単一の親局と複数の子局であって、
制御部と、それぞれ前記子局が被制御部及び前記被制御部を監視するセンサ部を含む複数の被制御装置とからなり、
前記複数の被制御装置に前記共通のデータ信号伝送線を介して、前記制御部からの制御データを前記被制御部に伝送し、かつ前記センサ部からの監視データを前記制御部に伝送する前記制御・監視信号伝送システムに、前記制御部及び前記データ信号伝送線に接続される前記親局と、前記複数の被制御装置に対応して設けた、前記データ信号伝送線及び対応する前記被制御装置に接続した複数の子局を備え、
前記複数の子局が、それぞれ、親局伝送回路または、子局伝送回路タイミング信号の制御下で、前記クロックの１周期毎に、前記直列のパルス状電圧信号の所定のパルスの中性点電位に対し、正側電圧レベル期間のデューティ比と、これに続くパルスの中性点電位に対し、負側電圧レベル期間のデューティ比をそれぞれ識別することにより、前記制御データ信号の各データの値を抽出し、当該子局の当該各データの値に相当する信号を、それに対応する前記被制御部に出力する子局伝送回路として備え、前記タイミング信号の制御下で、対応する前記センサ部の値に応じて、電流信号のからなる監視データ信号を形成し、これを前記監視データの値として、前記直列のパルス状電圧信号の所定のパルスの中性点電位に対し、正側電圧レベル期間と、これに続くパルスの中性点電位に対し、負側電圧レベル期間の位置に前記電流信号を重畳する前記子局伝送回路構成とすることを特徴とする。【００１５】
請求項５に記載の発明は、請求項１ないし４のいずれかにおいて、
前記親局又は子局が一つの電源電圧を持つシステムで、前記電源電圧と逆の電圧極性を発生する電源回路を用いて、データ線の一本であるデータ信号伝送線を中性点電位として用い、中性点電位に対し、正極電源と負極電源の二つの電源機能を有することを特徴とする。【００１６】
請求項６に記載の発明は、請求項１ないし４のいずれかにおいて、
前記親局又は子局が一つの電源電圧を持つシステムで、前記電源電圧から、電源回路を用いて分圧した電源を形成し、データ線の一本であるデータ信号伝送線を中性点電位として用い、中性点電位に対し、正極電源と負極電源の二つの電源機能を有することを特徴とする。
【発明の効果】
【００１７】
本発明により、共通の伝送線を介して伝送される伝送信号のパルス期間の電流検知により、信号の授受を行うことによって、耐ノイズ特性を改善し、安定した通信制御を行う上で、配線数を最小限に抑えながら制御・監視信号伝送システムが実現できる。【００１８】
さらに、信号の取り扱い基点についても、パルス電圧の立ち下り、立ち上りのいずれかを設定すればよく、本発明により、耐ノイズ信号処理を可能とし、且つ、配線数を最小限に抑えながら制御・監視信号伝送システムが実現できる。【００１９】
また、本発明の回路構成により、電源電圧に対するノイズ限界範囲を２倍に改善することができる。【００２０】
更に、電源電圧を十分に高く設定できる場合においては、当該回路構成を採用することができる。例えば、電圧Ｖｐを２４Ｖとし、中性点電位である１２ＶをＤＢ線として回路構成することができる。【００２１】
本発明の全体構成は、単一の親局に対し、複数の子局が接続される。【００２２】
この場合、スタート信号の直後に、アドレス信号を繋げて信号伝送線に送出する方法によって、各子局は、予め設定されたアドレスと前記アドレス信号が一致した時点の制御データを取り込み、または、子局の監視データを送出する。このようにして、複数の子局の接続と動作が可能となる。【００２３】
本発明によれば、親局は、所定のパルスの中性点電位に対し、負側電圧レベル期間のデューティ比と、及び、これに続くパルスの中性点電位に対し、正側電圧レベル期間のデューティ比をそれぞれ変更することにより、制御データ信号を直列のパルス状電圧信号に変換し、データ信号伝送線に出力する。【００２４】
親局伝送回路は、タイミング信号の制御下で、前記クロック信号の１周期毎に、データ信号伝送線を伝送される直列のパルス状電圧信号に重畳された監視データ信号を、所定のパルスの中性点電位に対し、負側電圧レベル期間に流れる電流信号の有無と、及び、これに続くパルスの中性点電位に対し、正側電圧レベル期間に流れる電流信号の有無を検出することにより、直列の前記監視信号の各データ値を抽出して、これを監視データに変換して、制御部に接続する。【００２５】
一方、複数の子局は、それぞれ、前記タイミング信号の制御下で、クロック信号の１周期毎に、直列のパルス状電圧信号の所定パルスの中性点電位に対し、負側電圧レベル期間のデューティ比と、及び、これに続くパルスの中性点電位に対し、正側電圧レベル期間のデューティ比をそれぞれ識別することにより、制御データ信号の各データの値を抽出し、当該各データ値の中の当該子局にデータを対応する被制御部に出力する。【００２６】
子局伝送回路は、タイミング信号の制御下で、対応するセンサ部の値に応じ、電流信号の有無からなる監視データ信号を形成し、これを監視データの値として、直列のパルス状電圧信号の所定のパルスの中性点電位に対し、負側電圧レベル期間と、及び、これに続くパルスの中性点電位に対し、正側電圧レベル期間の位置に重畳する子局伝送回路を備える。【００２７】
上記のように、本発明によれば、電源電圧の変動や電源電圧低下による信号レベルの不安定性の問題やデータ信号伝送線の延長による信号レベルの低下による誤動作や、伝送経路や、使用設備から発生するノイズによる誤動作がなく、安定した信号伝送を実現できることを特徴とする制御・監視信号伝送システムが得られる。【００２８】
また、本発明により、伝送能力を従来の４倍に加速することができる。
【発明を実施するための最良の形態】
【００２９】
以下に本発明を実施するための最良の形態を実施態様について説明する。【００３０】
本発明の第一の実施の形態を図１から図５によって説明する。図１は、本発明による制御・監視信号伝送システムの全体の構成を示す。ここでは、単一の親局１に対し、１つの子局３が接続されているが、実際には、複数の子局３が接続される。図２は、図１の中の親局１の内部構成を詳細に示している。図３は、親局１の内部で使われている信号についての伝送図をタイムチャートの形態で示している。図４は、図１の中の子局３の内部構成を詳細に示している。図５は、この子局３の内部で使われている信号についての伝送図をタイムチャートの形態で示している。【００３１】
図１ないし図５は、第１の実施形態の詳細を示している。つまり、図１で、電源線Ｖｐ、電源線Ｖoの電圧が１２Ｖであり、親局１の電源回路９ａがデータ信号伝送線ＤＢ６の電位が中性電位となるようにしている例を示す。次に各図の詳細を述べる。【００３２】
図１において、親局１は、電源回路９ａを介して電源線ＶＰ及び電源線Ｖoに接続されており、親局１を動作させる電力を得る。また、親局１は、バスドライバ回路１０を介して共通のデータ信号伝送線ＤＡ５及び共通のデータ信号伝送線ＤＢ６と接続され、当該親局１と子局３との間の信号授受を行っている。親局１のバスクロック検出回路１１は、バスドライバ回路１０を介して共通のデータ信号伝送線５，６から受信した信号からバスクロックを検出し、親局伝送回路１４にバスクロック信号として伝える。【００３３】
また、バスドライバ回路１０を経て授受される信号電流のうち、前半信号電流検出回路１２と後半信号電流検出回路１３とが、それぞれ、当該データ（信号電流）の前半、後半を分けて親局伝送回路１４に受け渡す。親局伝送回路１４は、制御部２の入力データ及び出力データを、おのおの、前半監視データ１５ａ及び後半監視データ１５ｂとして受け渡し、また前半制御データ１６ａ及び後半制御データ１６ｂとして受け渡す。【００３４】
抵抗Ｒａ３３、抵抗Ｒｂ３４はバスドライバ回路１０の出力トランジスタのエミッタ接続抵抗であり、前半信号電流検出回路１２と後半信号電流検出回路１３とへの信号電圧を検出している。【００３５】
図２は、親局１の共通のデータ信号伝送線ＤＡ及び共通のデータ信号伝送線ＤＢとの接続及び親局１内部の回路構成とデータ処理機能ブロック図を示す。即ち、図２は、図1に示す本発明の実施形態を示す基本構成図のうちの親局の回路図であり、親局を構成する親局伝送回路であるマイクロコンピュータの機能ブロックを示す。【００３６】
親局伝送回路１４は、親局１のデータ処理を実行するマイクロコンピュータ２４と、親局１の内部配線の接続回路とで構成されている。マイクロコンピュータ（マイコン）２４は、ＣＰＵを中心に、ＲＡＭと、例えばＲＯＭのようなロジックプログラムＰＲＧを記憶しているプログラム領域を含むメモリ素子とを備え、それぞれ内部バスで接続され、また、プログラマブル入力インタフェイスＰｉ及びプログラマブル出力インタフェイスＰｏと接続されている。親局１のロジックプログラムＰＲＧは、当該ＣＰＵ上で実行されることにより、本発明の親局１のデータ処理を実現するプログラムである。ＣＰＵは、電源オン時のリセット後、ロジックプログラムＰＲＧに従って、外部インタフェイスであるプログラマブル入力インタフェイスＰｉから入力される信号Ｉａ２５、Ｉｂ２６、Ｂｃｋ２７を受けいれ、プログラマブル出力インタフェイスＰｏから信号ＰＷとして、バスドライバ回路１０を経て共通のデータ信号伝送線に出力する。【００３７】
次に、親局伝送回路１４の主たる機能毎の動作について説明する。【００３８】
本発明による制御・監視信号伝送システムにおいて、その電源が投入されると、親局１のＣＰＵは、リセットされ、ＲＯＭに書き込まれたロジックプログラムＰＲＧに従って動作を開始する。親局１のＣＰＵは、本発明の基本を構成するタイミング信号を生成するためのタイミング信号プログラムを実行する。ＣＰＵは、４Ｂｉｔマイコン以上のいずれのビット幅のマイコンも互換性を持って使えるように、４Ｂｉｔ単位のデータ構成としている。【００３９】
なお、状態記憶により電源断時の状態を保持（記憶）するには、親局１に設けた不揮発性メモリ（図示せず）の所定のメモリエリアに、当該電源断時の入出力状態を書き込み（退避し）、電源投入時に当該入出力状態を再現する（復旧する）ようにすれば良い。【００４０】
ここでのロジックプログラムＰＲＧは、ＣＰＵのクロック信号が当該制御・監視信号伝送システムのタイミング信号であるクロック信号に比較し２桁程度早いので、十分に余裕を持って実行される。一方、ロジックプログラムＰＲＧは、共通のデータ信号伝送線５，６にシリアル信号を送出するため、時間待ちのサブルーチンプログラムや、タイマ割り込みで時間管理を実行し、タイミング信号の基本信号である１／４ｔ０のクロックを得る。親局伝送回路１４はこの基本信号１／４ｔ０をカウントし、プログラマブル出力インタフェイスＰｏの出力ポートから、信号ＰＷとしてハイ又はロー状態である“１”又は“０”状態を出し続ければ良い。【００４１】
図３に示す実施態様では、データ信号伝送線ＤＡとデータ信号伝送線ＤＢの間の電圧差信号ＤＡ−ＤＢ信号において、例えばスタート信号ＳＴＲＳの期間を５ｔ０としている。従って、親局伝送回路１４は、基本信号１／４ｔ０を２０回カウントし、その間、スタート信号ＳＴＲＳのため、プログラマブル出力インタフェイスＰｏの出力ポートから、信号ＰＷとしてハイ状態“１”を出力し続ければ良い（基本信号１／４ｔ０のサブルーチンを２０回実行すれば良い）。次に、親局伝送回路１４は、子局データを出力する。子局データは、４周期のパルス信号で表される。４周期のパルス信号の負側パルスのデユーティ（期間）が前半４Ｂｉｔの子局データを表し、４周期のパルス信号の正側パルスのデユーティが後半４Ｂｉｔの子局データを表す。【００４２】
例えば、図３の第１の子局３の８Ｂｉｔ分データである信号Ｄｏａ及び信号Ｄｏｂは、４周期のパルス信号で表されていることを示す。負側パルス期間が１／２ｔ０であれば、信号Ｄｏａの１Ｂｉｔ目のデータは“０”であり、更に続く次の負側パルス期間も１／２ｔ０であるので２Ｂｉｔ目のデータは“０”である。更に、続く次の負側パルス期間も１／４ｔ０であるので３Ｂｉｔ目のデータは“１”であり、更に、続く次の負側パルス期間が１／４ｔ０であるので４Ｂｉｔ目のデータは“１”である。同様に、第１の正側パルス期間が１／２ｔ０であるので、信号Ｄｏｂの１Ｂｉｔ目のデータは“０”であり、更に続く次の正側パルス期間は１／４ｔ０であるので２Ｂｉｔ目のデータは“１”である。更に、続く次の正側パルス期間は１／２ｔ０であるので３Ｂｉｔ目のデータは“０”であり、更に、続く次の正側パルス期間が１／４ｔ０であるので４Ｂｉｔ目のデータは“１”である。【００４３】
このようにして、図３の第１の子局３の前半４Ｂｉｔ分データである信号Ｄｏａは、“００１１”として表され出力されると共に、後半４Ｂｉｔ分データである信号Ｄｏｂは、“０１０１”として表される。【００４４】
電圧差信号ＤＡ−ＤＢ信号であるデータ信号ＤＡＴＳにおいて、負のパルス期間あるいは正のパルス期間に斜線を付して示す部分は、第１の子局３の信号ＤＩａ、信号ＤＩｂである電流信号の有無を表している。即ち、負のパルス期間あるいは正のパルス期間に斜線で示す部分では、電流信号が有る状態を示している。従って、図３の親局信号伝送図において、電圧差信号ＤＡ−ＤＢ信号の状態から、第１の子局３の信号ＤＩａについてみると、第１のパルスの負側の期間において電流が検出されておらず、従って第１Ｂｉｔは“０”となり、続く第２のパルスの負側の期間において電流が検出されており、従って第２Ｂｉｔは“１”となり、第３のパルスの負側の期間において電流が検出されておらず、従って第３Ｂｉｔは“０”となり、第４のパルスの負側の期間において電流が検出されており、従って第４Ｂｉｔは“１”となる。【００４５】
また、信号ＤＩｂについてみると、第１のパルスの正側の期間において電流が検出されており、従って第１Ｂｉｔは“１”となり、続く第２のパルスの正側の期間において電流が検出されており、従って第２Ｂｉｔは“１”となり、第３のパルスの正側の期間において電流が検出されておらず、従って第３Ｂｉｔは“０”となり、第４のパルスの正側の期間も電流が検出されておらず、従って第４Ｂｉｔは“０”となる。【００４６】
スタート信号ＳＴＲＳの後、４個のパルスが第１の子局３分のデータ信号であり、続く４個のパルスが第２の子局３のデータ信号となる。子局３のアドレスは、図示しないが、８Ｂｉｔのスイッチを用い、当該対応する４個のパルスを子局３のＣＰＵに取り込み、子局３の自己アドレスとして認識すればよい。【００４７】
各子局３は、４個のパルスを１組としてカウントし、自己のアドレスの直前の４Ｂｉｔデータ信号の伝送の終了後、当該対応する４個のパルスを自己のデータとして信号の読み取りを行いながら、自己の入力信号を電流信号にして、データ信号伝送線ＤＡとデータ信号伝送線ＤＢに送出すればよい。【００４８】
親局伝送回路１４は、最終の子局信号の送出の後、エンド信号ＥＮＤＳとして１．５ｔ０の時間だけ、“０”状態をプログラマブル出力インタフェイスＰｏの出力ポートからシリアル信号として出力する。この時の時間間隔も、前記と同様にして、基本信号１／４ｔ０のサブルーチンを６回繰り返せばよい。また、タイマーＩＣを外付けして、割り込み制御で正確なタイミング信号を得ても良い。【００４９】
この実施態様は、２５６個の子局３を持つことができる例である。従って、親局伝送回路１４は、２５６個の子局３の分の８Ｂｉｔ単位の入力用のメモリを有し、また同様に、２５６個の子局３の分の８Ｂｉｔ単位の出力用のメモリを有し、常に、子局３の入出力状態データをここに保持している。従って、親局伝送回路１４は、それぞれの子局３にアドレス信号を送出し、当該アドレスの出力用のメモリデータに従って、正側電圧レベル期間と、負側電圧レベル期間のデューティ比を１／２ｔ０あるいは１／４ｔ０のシリアル信号として、出力インタフェイスＰｏのプログラマブル出力ポートから信号ＰＷとしてハイ又はロー状態を出力する。同時に、親局伝送回路１４は、そのハイ又はロー状態における期間のプログラマブル入力インタフェイスＰｉの入力ポートからパルスの負側電圧レベル期間に流れる電流信号Ｉa２５の有無と、これに続くパルスの正側電圧レベル期間に流れる電流信号Ｉｂ２６の有無を入力信号として受け、入力データとして、当該子局アドレスの入力データとして入力用メモリに書き込む。【００５０】
このように、親局伝送回路１４は、子局３向けの信号データを送りながら、逐次子局３の送出する電流信号を読み取り、通信制御を完結し、次の子局３との通信に逐次移動していく。【００５１】
子局３向けの信号データは、親局１に接続される制御部２からの入力の指示に従う。制御部２と親局伝送回路１４はパラレルの入出力インタフェイスで接続されており、メモリマップ対応で、データの授受を行う。例えば、制御部２はシーケンサや上位コンピュータシステムからなる。制御部２を接続すれば、親局１を介して、この実施態様では、最大２５６個の子局３の入出力各８Ｂｉｔ合計１６ビットのデジタル入出力を４本配線で、信頼性を保ちながら行える。【００５２】
制御部２の監視データまたは制御データは、それぞれ、プログラマブル入力インタフェイスＰｉまたはプログラマブル出力インタフェイスＰｏによって、マイクロコンピュータ２４との間で授受される。これらの入出力信号は、８Ｂｉｔデータのうち、それぞれ前半、後半の４Ｂｉｔに分離し授受するようにしている。子局３との信号授受は、前半信号電流検出回路１２及び後半信号電流検出回路１３によって、それぞれ、信号Ｉａ２５及び信号Ｉｂ２６として検出され、マイクロコンピュータ２４に受け渡される。【００５３】
一方、マイクロコンピュータ２４のプログラマブルインタフェイスＰｏからの信号ＰＷ２８は、パルスの中性点電位（即ち、当該パルスの波高値（又は最大振幅）の１／２の電位）に対し、正側電圧レベル期間のデューティ比信号として、またデータ信号ＤＡＴＳがパルスの中性点電位に対し、負側電圧レベル期間のデューティ比信号として、バスドライバ回路１０を経て共通のデータ信号伝送線５，６に送出される。【００５４】
バスクロック検出回路１１は、共通のデータ信号伝送線ＤＡからバスクロック信号Ｂｃｋを検出し、これが親局１と共通のデータ信号伝送線５，６との信号授受の基準信号となる。【００５５】
一方、図１において、子局３は、共通のデータ信号伝送線ＤＡ及び共通のデータ信号伝送線ＤＢを介して親局１と接続され、信号データの授受を行う。子局伝送回路２１は被制御装置４とプログラマブル入力インタフェイスＰｉを介して接続されている。この図４の例では、被制御装置４のセンサ部の８Ｂｉｔデータが、その前半４Ｂｉｔ信号である前半センサ部２３ａのデータ（ｉｎａ０からｉｎａ３）と、後半４Ｂｉｔ信号である後半センサ部２３ｂのデータ（ｉｎｂ０からｉｎｂ３）とに分離して入力される。また、子局伝送回路２１は被制御装置４のプログラマブル出力インタフェイスＰｏを介して接続されている。被制御装置４の被制御部の８Ｂｉｔデータが、その前半４Ｂｉｔである前半被制御部２２ａ（ｏｕｔａ０からｏｕｔａ３）と、後半４Ｂｉｔである後半被制御部２２ｂ（ｏｕｔｂ０からｏｕｔｂ３）とに分離して出力される。【００５６】
図３の親局信号伝送図において、伝送アドレスＴＲＡＤ信号は、４個のパルスを一組として（１個の）子局３の分のデータ信号としている。従って、スタート信号ＳＴＲＳ後の４個のパルスの組の数が、各子局３の子局分データ信号となる。これにより、スタート信号ＳＴＲＳ後の４個のパルスの組の数をカウントすることにより、子局３のアドレス信号とすることができる。【００５７】
スタート信号ＳＴＲＳに示すように、クロックサイクル１ｔ０の５倍の５ｔ０をスタート信号として識別するために、そのパルス幅を５ｔ０と長く取っている。続いて、各子局３分の４個のパルスの組である信号伝送を終了した後、エンド信号ＥＮＤＳでデータ伝送を終了する。エンド信号ＥＮＤＳは、これを識別するために、そのパルス幅を１．５ｔ０とクロック信号Ｂｃｋのパルス幅ｔ０より長く取っている。【００５８】
クロック信号Ｂｃｋは、データ信号ＤＡＴＳと同一の波形を呈する。【００５９】
共通のデータ信号伝送線ＤＡ及び共通のデータ信号伝送線ＤＢを介して、子局３から、信号Ｉａ（前半電流検出信号２５）及び信号Ｉｂ（後半電流検出信号２６）として信号が受信される。【００６０】
信号ＣＶは、約１００ＫＨｚの信号であり、コンバータ方式による電源回路９ａにて発生する負電圧電源である。この負電圧電源を使用して、バスドライバ回路１０から共通のデータ信号伝送線ＤＡ及び共通のデータ信号伝送線ＤＢに子局信号が送出される。【００６１】
図４は、子局３の回路構成図である。即ち、図４は、図1に示す本発明の実施形態を示す基本構成図のうちの子局の回路図であり、子局を構成する子局伝送回路であるマイクロコンピュータの機能ブロックを示す。【００６２】
子局３は、データ信号伝送線ＤＡ及びデータ信号伝送線ＤＢと電源線Ｖｐ及び電源線Ｖoで親局１と接続されている。子局３は、子局バスクロック検出回路１８により、クロック信号Ｂｃｋを受け取る。子局前半信号電流発生回路１９は、中性点電位より負極側の電流発生回路であり、また、子局後半信号電流発生回路２０は、中性点電位より正極側の電流発生回路である。【００６３】
子局３のマイクロコンピュータ２４’が子局伝送回路２１の中枢を構成する。子局伝送回路２１は、共通のデータ信号伝送線５，６を経由して親局１との信号授受を行うと共に、制御装置との入出力信号の授受も行う。【００６４】
子局伝送回路２１は、子局３のデータ処理を実行するマイクロコンピュータ２４’と、子局３の内部配線の接続回路とで構成されている。マイクロコンピュータ（マイコン）２４’は、図４と図１との対比から判るように、親局１のマイクロコンピュータ２４と類似の構成及び機能を備える。従って、マイクロコンピュータ２４’のＣＰＵ等についても「ＣＰＵ’」等のように図示すべきであるが、図示の都合上、「’」を付さずに示している。子局３のロジックプログラムＰＲＧは、当該子局３のＣＰＵ上で実行されることにより、本発明の子局３のデータ処理を実現する。【００６５】
次に、子局伝送回路２１の機能の動作について説明する。【００６６】
子局３側も親局１側と同じく、制御・監視信号伝送システムの電源が投入されると、子局３のＣＰＵは、リセットされ、子局３のＲＯＭに書き込まれた子局３のロジックプログラムＰＲＧに従って動作を開始する。本発明の基本を構成するタイミング信号の生成は親局１側で生成されるため、子局３側は、データ信号伝送線ＤＡ及びデータ信号伝送線ＤＢを経由して、親局１から伝送される信号から子局バスクロック検出回路１８によって検出されたバスクロック信号を受け、これをタイミング信号として同期させて使用する。【００６７】
なお、状態記憶により電源断時の状態を保持（記憶）するには、それぞれの子局３に設けた不揮発性メモリ（図示せず）の所定のメモリエリアに、当該電源断時の入出力状態を書き込み（退避し）、電源投入時に当該入出力状態を再現する（復旧する）ようにすれば良い。【００６８】
子局３は、シリアル信号であるバスクロック信号のスタート信号の次にくる伝送アドレスＴＲＡＤを４個のパルスを一組として子局分データ信号としてカウントする。従って、スタート信号後の４個のパルスの組数が、続く各子局３の子局分データ信号となる。そこで、子局３は、スタート信号後の４個のパルスの組数をカウントすることにより、自局である子局３のアドレスとする（アドレスを検出する）ことができる。当該子局３は、先に記載したアドレスデコード用の８Ｂｉｔスイッチの状態を読み取り、自己のアドレスを認識する（図示せず）。【００６９】
自局のアドレスの一組のデータは、子局３によりカウントされた後は、当該子局３のデータ信号となる。子局３は、次に来るデータ信号ＤＡＴＳを受け、シリアルデータをパラレルデータに変換し、メモリマップドＩ／Ｏに前半被制御部２２ａ及び後半被制御部２２ｂデータを引渡す。【００７０】
一方、子局３は、前半センサ部２３ａと後半センサ部２３ｂのセンサ信号を子局３の入力メモリに書き込み、当該書き込まれたセンサ信号であるパラレルデータをシリアル電流信号とする。更に、子局３は、前記シリアル電流信号を前半、後半の所定のパルスの負の期間、又はパルスの正の期間に送出する。即ち、子局３は、所定のバスクロック信号のハイまたはロー状態に合わせ、親局１に向け、共通のデータ信号伝送線ＤＡ及びデータ信号伝送線ＤＢに、子局前半信号電流発生回路１９及び子局後半信号電流発生回路２０を経由して、前記シリアル電流信号を送出する。【００７１】
また、子局３は、当該子局３に接続された被制御装置４の制御対象動作を行うための信号を被制御装置４に送出する。即ち、子局伝送回路２１は、前半被制御部２２ａ及び後半被制御部２２ｂへの出力信号を送出し、子局３に接続された被制御装置４の制御対象動作行うための信号を被制御装置４に送出する。【００７２】
また、子局伝送回路２１は、前半センサ部２３ａと後半センサ部２３ｂからの入力信号を受け取る。子局伝送回路２１は、一旦自局のメモリエリアに前記入力データを記憶（保持）し、この入力データに基づき信号ｉａを形成し、これを子局前半信号電流発生回路１９を介してデータ信号伝送線ＤＡに信号電流Ｉａとして送出する。また、子局伝送回路２１は、信号ｉｂを子局後半信号電流発生回路２０を介してデータ信号伝送線ＤＢに信号電流Ｉｂとして送出する。【００７３】
図５に、子局信号伝送図を示す。子局３は、４個のパルスを一組としてカウントし、スタート信号を基点として、伝送アドレスＴＲＡＤを監視している。子局３は、この監視状態において、自己のアドレスの一つ前のアドレスを検出すると、その後の自己のアドレスのデータ信号ＤＡＴＳを取り込み、信号処理する。自己のアドレス以外のデータ信号ＤＡＴＳについては、データを無視する（取り込まない）。【００７４】
子局３において、自己のアドレスを検出した後、子局伝送回路２１が、データ信号ＤＡＴＳのデータ信号のパルスの負側電圧レベル期間と、正側電圧レベル期間とにおいて、電流を送出することによる前半被制御部２２ａ及び後半被制御部２２ｂへのデータの送出と、前半センサ部２３ａ及び後半センサ部２３ｂからのデータの取込みとを、それぞれ子局３のクロック信号ｂｃｋのタイミング信号を基本として行う。【００７５】
データ信号ＤＡＴＳにおいて、スタート信号ＳＴＲＳ後の負側電圧レベル期間には電流信号が送出されていない。つまり、前半センサ部２３ａのｉｎａ０ポートの“０”状態信号が取り込まれ、当該期間に電流が流れず、その結果“０”信号状態が反映されている。これに対し、データ信号ＤＡＴＳの前半センサ部２３ａのｉｎａ３ポートの“１”状態信号が取り込まれ、“１”信号状態を反映した電流信号が第４パルス信号の負側電圧レベル期間に流れ、信号状態“１”が示されている。【００７６】
また、後半センサ部２３ｂのｉｎｂ０ポートの“１”状態信号が取り込まれ、関係付け矢印が示すように、第１パルス信号の正側の期間である連続した斜線部において、電流が流れ、信号状態“１”が反映されている。さらに、後半センサ部２３ｂのｉｎｂ３ポートの“０”の状態信号が取り込まれ、“０”信号状態が反映され、第４パルス信号の正側電圧レベル期間に電流が流れず、その結果信号状態“０”が反映されていることが関係付け矢印によって示されている。【００７７】
また、データ信号ＤＡＴＳにおいて、スタート信号ＳＴＲＳ後の第１パルスの負側パルス信号の期間が、１／２ｔ０であることを受け、負側から正側にパルスが反転するタイミングで、前半被制御部２２ａのｏｕｔａ０ポートに“０”信号が出力されている。これを関係付け矢印が示している。また、第４パルスの負側パルス期間が、１／４ｔ０であることを受け、ｏｕｔａ３ポートの出力が“1”として立ち上げられる。【００７８】
さらに、第１パルスの正側パルス信号の期間が、１／２ｔ０であることを受け、正側から負側にパルスが反転するタイミングで、後半被制御部２２ｂのｏｕｔｂ０ポートに“０”信号が出力されている。これを関係付け矢印が示している。また、第４パルスの正側パルス期間が、１／４ｔ０であることを受け、ｏｕｔｂ３ポートの出力が“1”として立ち上げられている。これを関係付け矢印が示している。【００７９】
上記実施態様においては非コマンド方式を採用しているが、これに限らず、アドレスデータを４個のパルスに割付け続く４パルスを伝送データとする所謂コマンド方式を採用してもよい。【００８０】
図６は、電圧分圧による親局１の実施態様を示す。即ち、図６は、本発明の第二の実施形態の基本構成であり、その親局の回路図を示し、特に、親局を構成する親局伝送回路であるマイクロコンピュータの機能ブロックを示す。【００８１】
図６は、第２の実施形態であるところの親局１の内部構成を詳細に示している。つまり、図１で、電源線Ｖｐ、電源線Ｖoの電圧が１２Ｖであったのに対し、電源線Ｖｐ７、電源線Ｖoの電圧が２４Ｖであり、データ信号伝送線ＤＢ６が中性電位１２Ｖとなるように親局１の電源回路９ｂが電源線Ｖｐ７、電源線Ｖoを分圧している例を示している。親局１以外の構成は図１ないし図５の構成と同様である。【００８２】
親局１において、子局３とのデータ信号伝送線ＤＡ、データ信号伝送線ＤＢでデータ接続されており、電源線Ｖｐ、電源線Ｖoとの接続も図２に示す実施態様と同様である。図２の実施態様では、１２Ｖ電源Ｖｐに対し、電源回路９ａによって、−１２Ｖが生成されたのに対し、図６の実施態様においては、電源回路９ｂによって、２４Ｖ電源Ｖｐを分圧し、中性点電位である共通のデータ信号伝送線ＤＢを１２Ｖとしている。【００８３】
以上の点を除いて、バスドライバ回路１０、バスクロック検出回路１１、前半信号電流検出回路１２、後半信号電流検出回路１３、親局伝送回路１４、前半入力データ（前半監視データ）１５ａ、後半入力データ（後半監視データ）１５ｂ、前半出力データ（前半制御データ）１６ａ、後半出力データ（後半制御データ）１６ｂ、マイクロコンピュータ２４の動作原理は図２の実施態様と同様である。また、信号Ｉａ（前半電流検出信号２５）、信号Ｉｂ（後半電流検出信号２６）、クロック信号Ｂｃｋ、信号ＰＷの作用も図２の例と同様である。【００８４】
図６において、前述のように、ツェナ−ダイオードＺＤ（３１）によって電圧２４Ｖが分圧される。また、コンデンサＣによって、ツェナ−ダイオードＺＤによって分圧された電圧が充電され、当該分圧された電圧を維持している。
【産業上の利用可能性】
【００８５】
本発明の利用は、データ信号伝送線により、親局と離れた子局の間で、信号を伝送し、正確な制御動作を行う制御・監視信号伝送システムにおいて、広く使用が可能である。
【図面の簡単な説明】
【００８６】
【図１】本発明の第一の実施形態を機能ブロックとして示す基本構成図である。
【図２】図1に示す本発明の実施形態を示す基本構成図のうちの親局の回路図であり、親局を構成する親局伝送回路であるマイクロコンピュータの機能ブロックを示す。
【図３】親局の信号伝送図を示す。
【図４】図1に示す本発明の実施形態を示す基本構成図のうちの子局の回路図であり、子局を構成する子局伝送回路であるマイクロコンピュータの機能ブロックを示す。
【図５】子局の信号伝送図を示す。
【図６】本発明の第二の実施形態の基本構成であり、親局の回路図であり、親局を構成する親局伝送回路であるマイクロコンピュータの機能ブロックを示す。
【符号の説明】
【００８７】
１：親局
２：制御部
３：子局
４：被制御装置
５：データ信号伝送線ＤＡ
６：データ信号伝送線ＤＢ
７：電源線Ｖｐ
８：電源線Ｖo
９ａ、９ｂ：電源回路
９ｃ：子局電源回路
１０：バスドライバ回路
１１：バスクロック検出回路
１２：前半信号電流検出回路
１３：後半信号電流検出回路  
１４：親局伝送回路
１５ａ：前半監視データ
１５ｂ：後半監視データ
１６ａ：前半制御データ
１６ｂ：後半制御データ
１７：子局バスドライバ回路
１８：子局バスクロック検出回路
１９：子局前半信号電流発生回路
２０：子局後半信号電流発生回路
２１：子局伝送回路
２２ａ：前半被制御部
２２ｂ：後半被制御部
２３ａ：前半センサ部
２３ｂ：後半センサ部
２４：マイクロコンピュータ
２５：信号Ｉａ（前半電流検出信号）
２６：信号Ｉｂ（後半電流検出信号）
２７：クロック信号Ｂｃｋ
２８：信号ＰＷ
２９：信号ＣＶ
３０：ダイオードＤ
３１：ツェナ−ダイオードＺＤ
３２：コンデンサＣ
３３：抵抗Ｒａ
３４：抵抗Ｒｂ
３５：スタート信号ＳＴＲＳ
３６：信号Ｄｏａ
３７：信号Ｄｏｂ
３８：エンド信号ＥＮＤＳ
３９：データ信号ＤＡＴＳ
４０：信号ＤＩａ
４１：信号ＤＩｂ
４２：伝送アドレスＴＲＡＤ
４３：子局信号ｂｃｋ
４４：制御・監視信号伝送システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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