【手続補正書】
【提出日】平成31年1月7日(2019.1.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体で構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、
前記ドリフト層の上に形成された第２導電型の半導体からなる第２導電型領域（３、５、６、８、７１）と、
前記ドリフト層上に形成され、前記第２導電型領域に挟まれて配置されたＪＦＥＴ部（２ａ）と、
前記第２導電型領域の上に形成され、前記ドリフト層よりも高濃度の第１導電型の半導体からなるソース領域（７）と、
前記第２導電型領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（１０）と、
前記ゲート絶縁膜上に形成されたゲート電極（１１）と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１３）と、
前記基板の裏面側に形成されたドレイン電極（１４）とを有し、
前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することで前記チャネル領域を形成し、前記ソース領域および前記ＪＦＥＴ部を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型の半導体素子を備え、
前記ＪＦＥＴ部と前記第２導電型領域との間には、前記ドレイン電圧として前記通常作動時の電圧が印加されているときには前記第２導電型領域から前記ＪＦＥＴ部に伸びる空乏層の伸び量を抑制しつつ前記ＪＦＥＴ部を通じて電流を流し、前記ドレイン電圧として前記通常作動時の電圧よりも高い電圧が印加されると前記空乏層によって前記ＪＦＥＴ部をピンチオフさせる空乏層調整層（２０、３０）が形成されており、
前記第２導電型領域は、
前記ドリフト層の上に形成されたディープ層（３）と、
前記ディープ層に対して連結されていると共に前記ソース電極に接続され、前記チャネル領域が形成されるベース領域（６）と、を有し、
前記ディープ層は、前記ベース領域よりも前記ゲート電極の中心線側に張り出しており、
前記ＪＦＥＴ部は、前記ディープ層に挟まれており、
前記空乏層調整層は、前記ＪＦＥＴ部と前記ディープ層との間に形成されている半導体装置。
【請求項２】
前記空乏層調整層は、前記ＪＦＥＴ部よりも不純物濃度が高くされた第１導電型の高濃度層（２０）である請求項１に記載の半導体装置。
【請求項３】
前記高濃度層は、前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間にも形成されている請求項２に記載の半導体装置。
【請求項４】
前記空乏層調整層は、前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間にも形成されており、前記空乏層調整層のうち前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間に形成された部分は、前記ディープ層よりも不純物濃度が低くされた第２導電型の低濃度層（３０）とされている請求項１に記載の半導体装置。
【請求項５】
前記空乏層調整層は、前記ＪＦＥＴ部よりも不純物濃度が低くされた第２導電型の低濃度層（３０）である請求項１に記載の半導体装置。
【請求項６】
前記低濃度層は、前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間にも形成されている請求項５に記載の半導体装置。
【請求項７】
前記空乏層調整層は、前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間にも形成されており、前記空乏層調整層のうち前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間に形成された部分は、前記ＪＦＥＴ部よりも不純物濃度が高くされた高濃度層（２０）とされている請求項５に記載の半導体装置。
【請求項８】
前記低濃度層は、第２導電型不純物濃度が前記ディープ層よりも低くされている請求項４ないし７のいずれか１つに記載の半導体装置。
【請求項９】
前記ディープ層は、前記ベース領域よりも厚くされている請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
前記ディープ層と前記空乏層調整層および前記ＪＦＥＴ部の上には前記ＪＦＥＴ部よりも幅が広くされた第１導電型の電流分散層（４）が備えられていると共に、前記ディープ層の上には、該ディープ層と前記ベース領域とを連結する第２導電型の連結層（５）が備えられている請求項１ないし９のいずれか１つに記載の半導体装置。
【請求項１１】
前記ソース領域および前記ベース領域を貫通して前記電流分散層に達しするゲートトレンチ（９）が形成され、
前記ゲート絶縁膜および前記ゲート電極が前記ゲートトレンチ内に形成されることでトレンチゲート構造が構成されている請求項１０に記載の半導体装置。
【請求項１２】
前記トレンチゲート構造は、複数本が一方向を長手方向として延設されることでストライプ状に形成されており、
前記ＪＦＥＴ部は、前記トレンチゲート構造に対して交差する方向を長手方向として、複数本が延設されている請求項１１に記載の半導体装置。
【請求項１３】
前記半導体はワイドバンドギャップ半導体である請求項１ないし１２のいずれか１つに記載の半導体装置。
【請求項１４】
半導体で構成された第１または第２導電型の基板（１）を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなるドリフト層（２）を形成することと、
前記ドリフト層の上に、第２導電型の半導体からなるディープ層（３）を形成することと、
前記ディープ層の一部を除去してトレンチ（３ａ）を形成したのち、該トレンチを半導体からなる空乏層調整層（２０、３０）および第１導電型の半導体からなるＪＦＥＴ部（２ａ）によって埋め込むことで、前記ディープ層の側面に前記空乏層調整層を形成しつつ、前記ディープ層に挟まれる前記ＪＦＥＴ部を形成することと、
前記ディープ層と前記空乏層調整層および前記ＪＦＥＴ部の上に、前記ＪＦＥＴ部よりも幅が広く前記ＪＦＥＴ部に連結される第１導電型の半導体からなる電流分散層（４）を形成すると共に、前記ディープ層の上に、該ディープ層に連結される第２導電型の半導体からなる連結層（５）を形成することと、
前記電流分散層および前記連結層の上に、前記連結層に連結される第２導電型の半導体からなるベース領域（６）を形成することと、
前記ベース領域の上に、前記ドリフト層よりも高濃度の第１導電型の半導体からなるソース領域（７）を形成することと、
前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜（１０）を形成することと、
前記ゲート絶縁膜上にゲート電極（１１）を形成することと、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）を形成することと、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１３）を形成することと、
前記基板の裏面側にドレイン電極（１４）を形成することとを含む、反転型の半導体素子を備えた半導体装置の製造方法。
【請求項１５】
前記空乏層調整層および前記ＪＦＥＴ部を形成することは、
前記ディープ層の上に前記空乏層調整層を形成するための半導体層（６０）を形成することと、
前記半導体層と共に前記ディープ層に前記トレンチを形成することと、
アニール処理によって前記半導体層を流動させて前記トレンチ内における少なくとも前記ディープ層の側面に前記空乏層調整層を形成することと、
前記空乏層調整層と共に前記ＪＦＥＴ部によって前記トレンチ内を埋め込むことと、を含んでいる請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記空乏層調整層および前記ＪＦＥＴ部を形成することの後に、前記ディープ層と前記空乏層調整層および前記ＪＦＥＴ部の表面の平坦化を行うことを含み、
前記平坦化を行ったのちに、前記電流分散層および前記連結層を形成する請求項１４または１５に記載の半導体装置の製造方法。
【請求項１７】
前記電流分散層および前記連結層を形成することは、
前記電流分散層をエピタキシャル成長によって形成することと、
前記電流分散層のうち前記ＪＦＥＴ部および前記空乏層調整層から離れた位置に、第２導電型不純物をイオン注入することで前記連結層を形成することと、を含んでいる請求項１４ないし１６のいずれか１つに記載の半導体装置の製造方法。
【請求項１８】
半導体で構成された第１または第２導電型の基板（１）を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなるドリフト層（２）を形成することと、
前記ドリフト層の上に、第２導電型の半導体からなるディープ層（３）を形成することと、
前記ディープ層の一部を除去して第１トレンチ（３ａ）を形成したのち、該第１トレンチを半導体からなる空乏層調整層（２０、３０）および第１導電型の半導体からなるＪＦＥＴ部（２ａ）によって埋め込むことで、前記ディープ層の側面に前記空乏層調整層を形成しつつ、前記ディープ層に挟まれる前記ＪＦＥＴ部を形成することと、
前記ディープ層と前記空乏層調整層および前記ＪＦＥＴ部の上に、前記ＪＦＥＴ部に連結される第１導電型の半導体からなる電流分散層（４）を形成することと、
前記電流分散層の上に、第２導電型の半導体からなるベース領域（６）を形成することと、
前記ベース領域の上に、前記ドリフト層よりも高濃度の第１導電型の半導体からなるソース領域（７）を形成することと、
前記ソース領域と前記ベース領域および前記電流分散層を貫通して前記ディープ層に達する第２トレンチ（７０）を形成することと、
前記第２トレンチ内に、前記ディープ層と連結された第２導電型層（７１）を形成することと、
前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜（１０）を形成することと、
前記ゲート絶縁膜上にゲート電極（１１）を形成することと、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）を形成することと、
前記コンタクトホールを通じて、前記ソース領域および前記第２導電型層に電気的に接続されたソース電極（１３）を形成することと、
前記基板の裏面側にドレイン電極（１４）を形成することとを含む、反転型の半導体素子を備えた半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
しかしながら、特許文献１のＳｉＣ半導体装置では、より低飽和電流として高い耐量が得られるように、ｐ型ベース領域のうちのＪＦＥＴ部分の不純物濃度を濃くしたり、ＪＦＥＴ部分において隣り合うｐ型ベース領域の間隔を狭くすると、ＪＦＥＴ抵抗が増大する。このため、低オン抵抗値と低飽和電流を両立することができなくなる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】変更
【補正の内容】
【００９２】
同様に、上記各実施形態で説明したＳｉＣ半導体装置を構成する各部の寸法や不純物濃度については一例を示したに過ぎない。各部の寸法や不純物濃度については、高濃度ｎ型層２０や低濃度ｐ型層３０およびＪＦＥＴ部２ａのピンチオフ条件等に基づいて、適宜設定すれば良い。