(57)【要約】  金属／ｐｏｌｙ−Ｓｉ構造をシンターしてフルシリサイドゲート電極を形成する際に、得られるシリサイドの組成がゲート長に依存して変化してしまい、素子特性がばらつく。得られるシリサイドの組成が素子間で不均一なためやはり素子特性がばらつく。  先に金属リッチ組成のフルシリサイドを形成後、Ｓｉ層を追加堆積してシンターすることにより、金属リッチシリサイド中の金属をＳｉ層中に拡散させシリサイド化して、全体をより金属組成比が小さいフルシリサイドに変換する。【特許請求の範囲】
【請求項１】
ＭＯＳ型トランジスタを備えた半導体装置の製造方法であって、
半導体層上に突出するように、ゲート絶縁膜、成分Ｓ１から構成される第１領域、マスクをこの順に形成する形成工程と、
前記ゲート絶縁膜、第１領域及びマスクの両側面にゲートサイドウォールを設ける工程と、
前記半導体層内の第１領域を挟んだ両側にソース／ドレイン領域を形成する工程と、
前記マスクを除去することにより前記第１領域を露出させる露出工程と、
少なくとも露出した前記第１領域上に、第１領域中の全ての成分Ｓ１と反応してＭ１ｘ１Ｓ１ｙ１（ｘ１，ｙ１は自然数）で表される結晶相からなる第１の合金を形成するのに必要な量よりも多い量の金属Ｍ１を含む金属層を堆積させる第１堆積工程と、
熱処理により、前記第１領域中の成分Ｓ１と前記金属Ｍ１とを反応させて、前記第１領域全体を前記第１の合金から構成される領域（１）とする第１合金化工程と、
前記第１合金化工程において前記成分Ｓ１と反応しなかった前記金属Ｍ１を含む金属層を除去する工程と、
前記領域（１）の少なくとも一部に接するように、全ての第１の合金と反応してＭ１ｘ２Ｓ１ｙ２（ｘ２，ｙ２は自然数、ｙ２／ｘ２＞ｙ１／ｘ１）で表される結晶相からなる第２の合金を形成するのに必要な量よりも多い量の成分Ｓ１から構成される第２領域を堆積させる第２堆積工程と、
熱処理により、前記第２領域中の成分Ｓ１と前記第１の合金とを反応させて、前記領域（１）の全体を前記第２の合金から構成される領域（２）とすることによりゲート電極を形成する第２合金化工程と、
前記第２合金化工程において前記第１の合金と反応しなかった前記成分Ｓ１から構成される第２領域を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
ｎ型のＭＯＳ型トランジスタ及びｐ型のＭＯＳ型トランジスタを備えた半導体装置の製造方法であって、
素子分離領域により互いに絶縁分離されたｎ型半導体領域及びｐ型半導体領域を有する半導体層を準備する工程と、
前記ｎ型半導体領域上に突出するようにゲート絶縁膜、成分Ｓ１から構成される第１領域及びマスクをこの順に形成し、前記ｐ型半導体領域上に突出するようにゲート絶縁膜、成分Ｓ１から構成される第１領域及びマスクをこの順に形成する形成工程と、
前記ｎ型半導体領域上に突出したゲート絶縁膜、第１領域及びマスクの両側面、並びに前記ｐ型半導体領域上に突出したゲート絶縁膜、第１領域及びマスクの両側面にそれぞれゲートサイドウォールを設ける工程と、
前記ｎ型半導体領域内の第１領域を挟んだ両側、及び前記ｐ型半導体領域内の第１領域を挟んだ両側にそれぞれソース／ドレイン領域を形成する工程と、
前記マスクを除去することにより前記ｎ型半導体領域及びｐ型半導体領域上に突出した第１領域を露出させる露出工程と、
少なくとも露出した前記第１領域上に、第１領域中の全ての成分Ｓ１と反応してＭ１ｘ１Ｓ１ｙ１（ｘ１，ｙ１は自然数）で表される結晶相からなる第１の合金を形成するのに必要な量よりも多い量の金属Ｍ１を含む金属層を堆積させる第１堆積工程と、
熱処理により、前記ｎ型半導体領域及びｐ型半導体領域上に突出した第１領域中の成分Ｓ１と前記金属Ｍ１とを反応させて、前記第１領域全体を前記第１の合金から構成される領域（１）とする第１合金化工程と、
前記第１合金化工程において前記成分Ｓ１と反応しなかった前記金属Ｍ１を含む金属層を除去することにより、前記領域（１）を露出させる工程と、
前記ｎ型半導体領域上に突出した前記領域（１）の露出した部分を覆うようにキャップ膜を形成する工程と、
前記ｐ型半導体領域上に突出した前記領域（１）の少なくとも一部に接するように、ｐ型半導体領域上に突出した領域（１）中の全ての第１の合金と反応してＭ１ｘ２Ｓ１ｙ２（ｘ２，ｙ２は自然数、ｙ２／ｘ２＞ｙ１／ｘ１）で表される結晶相からなる第２の合金を形成するのに必要な量よりも多い量の成分Ｓ１から構成される第２領域を堆積させる第２堆積工程と、
熱処理により、前記第２領域中の成分Ｓ１と前記第１の合金とを反応させて、前記ｐ型半導体領域上に突出した領域（１）の全体を前記第２の合金から構成される領域（２）とすることによりゲート電極を形成する第２合金化工程と、
前記第２合金化工程において前記第１の合金と反応しなかった前記成分Ｓ１から構成される第２領域を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記第１領域を露出させる露出工程において、
前記ゲートサイドウォールの除去を行わずに残留させ、
前記ゲート電極の最上面が前記ゲートサイドウォールの最上部よりも低くなるように、前記形成工程において第１領域及びマスクの厚さを選択し、前記第１堆積工程及び第１合金化工程において第１の合金の組成を選択し、前記第２堆積工程及び第２合金化工程において第２の合金の組成を選択することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート絶縁膜がＨｆを含むことを特徴とする請求項１から３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜がＨｆＳｉＯＮを含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記成分Ｓ１が、Ｓｉ又は不純物を含むＳｉであることを特徴とする請求項１から５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記成分Ｓ１が、ＳｉｚＧｅ１−ｚ（０＜ｚ＜１）又は不純物を含むＳｉｚＧｅ１−ｚ（０＜ｚ＜１）であることを特徴とする請求項１から５の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記金属Ｍ１が、Ｎｉであることを特徴とする請求項１から７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記形成工程において、Ｓｉから構成される第１領域を形成し、
第１堆積工程において、前記金属層として第１領域の１．７倍を越える厚さのＮｉ層を堆積させ、
第１合金化工程において、前記熱処理として３５０〜６５０℃の温度に加熱して第１の合金としてＮｉ３Ｓｉ結晶相を形成することを特徴とする請求項１から５の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記形成工程において、Ｓｉから構成される第１領域を形成し、
第１堆積工程において、前記金属層として第１領域の１．１倍を越える厚さのＮｉ層を堆積させ、
第１合金化工程において、前記熱処理として２４０〜３００℃の温度に加熱して第１の合金としてＮｉ２Ｓｉ結晶相を形成することを特徴とする請求項１から５の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
第２堆積工程において、前記領域（１）の露出した部分の全面に接するように前記第１領域の２倍を越える厚さのＳｉから構成される第２領域を堆積させ、
第２合金化工程において、前記熱処理として３５０〜５５０℃の温度に加熱して第２の合金としてＮｉＳｉ結晶相を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
第２堆積工程において、前記領域（１）の露出した部分の全面に接するように前記第１領域の厚さを越える厚さのＳｉから構成される第２領域を堆積させ、
第２合金化工程において、前記熱処理として３５０〜５５０℃の温度に加熱して第２の合金としてＮｉＳｉ結晶相を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
第２堆積工程において、前記領域（１）の露出した部分の全面に接するように前記第１領域の５倍を越える厚さのＳｉから構成される第２領域を堆積させ、
第２合金化工程において、前記熱処理として６５０〜８００℃の温度に加熱して第２の合金としてＮｉＳｉ２結晶相を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１４】
第２堆積工程において、前記領域（１）の露出した部分の全面に接するように前記第１領域の２倍を越える厚さのＳｉから構成される第２領域を堆積させ、
第２合金化工程において、前記熱処理として６５０〜８００℃の温度に加熱して第２の合金としてＮｉＳｉ２結晶相を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１５】
前記ソース／ドレイン領域を形成する工程の後に更に、ソース／ドレイン領域上にニッケルシリサイド層を形成する工程を有し、
第１堆積工程において、前記金属層の堆積を４５０℃以下で行い、
第２堆積工程において、第２領域の堆積を４５０℃以下で行い、
第１及び第２合金化工程において、前記熱処理を４５０℃以下で行うことを特徴とする請求項１から７の何れか１項に記載の半導体装置の製造方法。
【請求項１６】
第２堆積工程において、前記第２領域をスパッタリング法により堆積させることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記ソース／ドレイン領域を形成する工程の後に更に、ソース／ドレイン領域上にコバルトシリサイド層又はチタンシリサイド層を形成する工程を有し、
第１堆積工程において、前記金属層の堆積を８００℃以下で行い、
第２堆積工程において、第２領域の堆積を８００℃以下で行い、
第１及び第２合金化工程において、前記熱処理を８００℃以下で行うことを特徴とする請求項１から７の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法、特には高誘電率絶縁膜を有する半導体装置の製造方法に関するものであり、特にＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高信頼性化、高歩留まり化に関する技術である。
【背景技術】
【０００２】
トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発ではポリシリコン（ｐｏｌｙ−Ｓｉ）のゲート電極の空乏化による駆動電流の劣化とゲート絶縁膜の薄膜化によるゲートリーク電流の増加が問題となっている。そこで、メタルゲート電極の適用により電極の空乏化を回避すると同時に、ゲート絶縁膜に高誘電率材料を用いて物理膜厚を厚くすることでゲートリーク電流を低減する複合技術が検討されている。【０００３】
メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されている。しかし、いずれの場合においても、ｎ型のＭＯＳ型トランジスタ（以下、「ｎＭＯＳ」と記載）、ｐ型のＭＯＳ型トランジスタ（以下、「ｐＭＯＳ」と記載）のしきい値電圧（Ｖｔｈ）を適切な値に設定可能でなければならない。【０００４】
ＣＭＯＳトランジスタで±０．５ｅＶ以下のＶｔｈを実現するためには、ｎＭＯＳでは実効仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以下、望ましくは４．４ｅＶ以下の材料をゲート電極に用いる必要がある。また、ｐＭＯＳでは実効仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以上、望ましくは４．８ｅＶ以上の材料をゲート電極に用いる必要がある。【０００５】
これらを実現する手段として、異なる不純物を含む同じ金属組成のシリサイド電極をｎＭＯＳ、ｐＭＯＳのゲート電極にそれぞれ使い分けることでトランジスタのＶｔｈを制御する方法（デュアルメタルゲート技術）が提案されている。例えば、インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅＳ１  Ｍ１ｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅＳ１ｔ）２００２，ｐ．２４７、及びインターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅＳ１  Ｍ１ｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅＳ１ｔ）２００３，ｐ．３１５には、ゲート絶縁膜にＳｉＯ２を用い、ゲート電極としてＰやＢなどの不純物を注入したｐｏｌｙ−Ｓｉ電極（ポリシリコン電極）をＮｉで完全にシリサイド化したＮｉシリサイド電極（Ｐドープ  ＮｉＳｉ，Ｂドープ  ＮｉＳｉ）を用いたものが開示されている。これにより、ゲート電極の実効仕事関数を最大で０．５ｅＶ、変調させるとしている。この技術の特徴はＣＭＯＳトランジスタのソース・ドレイン拡散領域の不純物活性化のための高温熱処理を行った後にｐｏｌｙ−Ｓｉ電極をシリサイド化することが可能であり、従来のＣＭＯＳプロセスと整合性が高いという利点がある。【０００６】
さらに、インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅＳ１  Ｍ１ｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅＳ１ｔ）２００４，ｐ．９１には、異なる組成のＮｉシリサイド電極をｎＭＯＳ、ｐＭＯＳのゲート電極にそれぞれ使い分けることでトランジスタのＶｔｈを制御する技術が提案されている。この技術では、ｎＭＯＳ用にＮｉＳｉ２電極もしくはＮｉＳｉ電極を、ｐＭＯＳ用にＮｉ３Ｓｉ電極を用いることで、高誘電率ゲート絶縁膜であるＨｆＳｉＯＮ上でも、実効仕事関数を最大で０．４ｅＶ変調させることができるとしている。この技術は、従来のＣＭＯＳプロセスと整合性が高い上に、ＨｆＳｉＯＮゲート絶縁膜にも適用できるという利点がある。【０００７】
さらに、短いゲート長を有する半導体装置の場合、ＮｉＳｉ電極の組成が意図せずにＮｉリッチ側に変動してしまうという問題点を回避するための方策が検討されている。シンポジウム・オン・ブイエルエスアイ・テクノロジー・テクニカルダイジェスト（Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００５，ｐ．７２に記載の方法ではまず、ゲート電極となるｐｏｌｙ−Ｓｉの一部とＮｉを３００℃以下の低温で反応させる（第１シンター）ことでＮｉ２Ｓｉ／ｐｏｌｙ−Ｓｉの積層構造をはじめに形成する。この後、未反応のＮｉ金属を除去して、より高温で熱処理（第２シンター）することでゲート電極のゲート絶縁膜と接する側をＮｉＳｉ化するという、２段階シンターによるフルシリサイド電極形成技術が開示されている。【０００８】
この技術は、ゲート電極全体をＮｉＳｉにするために必要なＮｉに相当する量以上のＮｉ量を含むＮｉ２Ｓｉ層２１と、未反応状態で残っているゲートｐｏｌｙ−Ｓｉ４の一部とが積層された状態（図２（ａ））を、第１シンターの温度及び時間を調整することで実現するものである。また、より高温の第２シンターでＮｉ２Ｓｉ層２１とｐｏｌｙ−Ｓｉ４として残っている部分を反応させて、少なくともゲート絶縁膜と接する側をＮｉＳｉ１５に変換する（図２（ｂ））という技術である。この際、Ｎｉ２Ｓｉの膜厚は、ゲート長などの幾何学形状に左右されず、第１シンターの温度と時間だけで決定されるため、短いゲート長の場合のＮｉＳｉ電極の組成が意図せずにＮｉリッチ側に変動してしまう現象を回避可能である。
【発明の開示】
【０００９】
上記のように、フルシリサイドメタルゲート電極は、実効仕事関数を制御可能で、従来のＣＭＯＳプロセスと整合性が高く、高誘電率ゲート絶縁膜であるＨｆＳｉＯＮ上にも適用可能である。また、ゲート長に対するＮｉＳｉ組成の不安定性（ＮｉＳｉ組成が所望の化学量論的組成からずれること）も回避できるという多くのメリットがある。
【００１０】
しかしながら、ゲート長に対するＮｉＳｉ組成の不安定性を回避するための２段階シンタープロセスには、以下のような大きな問題点が存在する。まず、第１シンターで形成されるＮｉ２Ｓｉ膜厚を、シンター温度と時間で制御する必要があるため、温度及び時間に対するプロセスマージンが狭い。特に温度マージンは、シンポジウム・オン・ブイエルエスアイ・テクノロジー・テクニカルダイジェスト（Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００５，ｐ．７２中でも述べられているように、２０℃程度の温度差でＮｉ２Ｓｉ膜厚が２０−３０ｎｍ程度も変動するため、素子特性のばらつきの原因となる。更に、上記文献中で述べられているように、第１シンターで形成されるＮｉ２Ｓｉと未反応ｐｏｌｙ−Ｓｉの界面は、平坦な面とはならず３０−５０ｎｍの凹凸が発生する（図２（ｃ））。
【００１１】
このような状況下では、特にゲート長が短い場合に、凹凸の程度によっては第２シンター後に未反応ｐｏｌｙ−Ｓｉが残る場合や、第１シンターで未反応ｐｏｌｙ−Ｓｉが残らず全体がＮｉ２Ｓｉ化しまう場合があり、素子特性が大きくばらついてしまう恐れがある。
【００１２】
上記の素子特性のばらつきは特に、もともとのゲート電極形成用のｐｏｌｙ−Ｓｉの高さが低いときに、より顕著に現れてくる。例えば、もともとのゲート電極形成用のｐｏｌｙ−Ｓｉの高さが１００ｎｍであったとすると、目標とすべきＮｉ２Ｓｉ膜厚は７５−１５０ｎｍ、未反応ｐｏｌｙ−Ｓｉの残り膜厚は５０ｎｍ以下の範囲に入っていなければならない。しかしながら、温度のばらつきと界面の凹凸の複合効果を見込んでｐｏｌｙ−Ｓｉの残り膜厚を５０ｎｍ以下に抑制するのは困難と言わざるを得ない。
【００１３】
また、このような問題は、ｎＭＯＳ及びｐＭＯＳを備えた半導体装置だけでなく、ｎＭＯＳ又はｐＭＯＳを単独で備えた半導体装置を製造する際にも発現する問題点であった。
【００１４】
本発明は、上記従来の課題に対してなされたものであり、上述した問題を改善し、素子の再現性、信頼性を向上させることが可能な半導体装置の製造方法を提供することを目的としている。
【００１５】
１．ＭＯＳ型トランジスタを備えた半導体装置の製造方法であって、
半導体層上に突出するように、ゲート絶縁膜、成分Ｓ１から構成される第１領域、マスクをこの順に形成する形成工程と、
前記ゲート絶縁膜、第１領域及びマスクの両側面にゲートサイドウォールを設ける工程と、
前記半導体層内の第１領域を挟んだ両側にソース／ドレイン領域を形成する工程と、
前記マスクを除去することにより前記第１領域を露出させる露出工程と、
少なくとも露出した前記第１領域上に、第１領域中の全ての成分Ｓ１と反応してＭ１ｘ１Ｓ１ｙ１（ｘ１，ｙ１は自然数）で表される結晶相からなる第１の合金を形成するのに必要な量よりも多い量の金属Ｍ１を含む金属層を堆積させる第１堆積工程と、
熱処理により、前記第１領域中の成分Ｓ１と前記金属Ｍ１とを反応させて、前記第１領域全体を前記第１の合金から構成される領域（１）とする第１合金化工程と、
前記第１合金化工程において前記成分Ｓ１と反応しなかった前記金属Ｍ１を含む金属層を除去する工程と、
前記領域（１）の少なくとも一部に接するように、全ての第１の合金と反応してＭ１ｘ２Ｓ１ｙ２（ｘ２，ｙ２は自然数、ｙ２／ｘ２＞ｙ１／ｘ１）で表される結晶相からなる第２の合金を形成するのに必要な量よりも多い量の成分Ｓ１から構成される第２領域を堆積させる第２堆積工程と、
熱処理により、前記第２領域中の成分Ｓ１と前記第１の合金とを反応させて、前記領域（１）の全体を前記第２の合金から構成される領域（２）とすることによりゲート電極を形成する第２合金化工程と、
前記第２合金化工程において前記第１の合金と反応しなかった前記成分Ｓ１から構成される第２領域を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
なお、上記１の製造方法により、ｎ型のＭＯＳ型トランジスタを備えた半導体装置、又はｐ型のＭＯＳ型トランジスタを備えた半導体装置を製造することができる。ｎ型のＭＯＳ型トランジスタを備えた半導体装置を製造する場合、形成工程において半導体層のｐ型半導体領域上に突出するように、ゲート絶縁膜、成分Ｓ１から構成される第１領域、マスクがこの順に形成される。また、ｐ型のＭＯＳ型トランジスタを備えた半導体装置を製造する場合、形成工程において半導体層のｎ型半導体領域上に突出するように、ゲート絶縁膜、成分Ｓ１から構成される第１領域、マスクがこの順に形成される。
【００１６】
２．ｎ型のＭＯＳ型トランジスタ及びｐ型のＭＯＳ型トランジスタを備えた半導体装置の製造方法であって、
素子分離領域により互いに絶縁分離されたｎ型半導体領域及びｐ型半導体領域を有する半導体層を準備する工程と、
前記ｎ型半導体領域上に突出するようにゲート絶縁膜、成分Ｓ１から構成される第１領域及びマスクをこの順に形成し、前記ｐ型半導体領域上に突出するようにゲート絶縁膜、成分Ｓ１から構成される第１領域及びマスクをこの順に形成する形成工程と、
前記ｎ型半導体領域上に突出したゲート絶縁膜、第１領域及びマスクの両側面、並びに前記ｐ型半導体領域上に突出したゲート絶縁膜、第１領域及びマスクの両側面にそれぞれゲートサイドウォールを設ける工程と、
前記ｎ型半導体領域内の第１領域を挟んだ両側、及び前記ｐ型半導体領域内の第１領域を挟んだ両側にそれぞれソース／ドレイン領域を形成する工程と、
前記マスクを除去することにより前記ｎ型半導体領域及びｐ型半導体領域上に突出した第１領域を露出させる露出工程と、
少なくとも露出した前記第１領域上に、第１領域中の全ての成分Ｓ１と反応してＭ１ｘ１Ｓ１ｙ１（ｘ１，ｙ１は自然数）で表される結晶相からなる第１の合金を形成するのに必要な量よりも多い量の金属Ｍ１を含む金属層を堆積させる第１堆積工程と、
熱処理により、前記ｎ型半導体領域及びｐ型半導体領域上に突出した第１領域中の成分Ｓ１と前記金属Ｍ１とを反応させて、前記第１領域全体を前記第１の合金から構成される領域（１）とする第１合金化工程と、
前記第１合金化工程において前記成分Ｓ１と反応しなかった前記金属Ｍ１を含む金属層を除去することにより、前記領域（１）を露出させる工程と、
前記ｎ型半導体領域上に突出した前記領域（１）の露出した部分を覆うようにキャップ膜を形成する工程と、
前記ｐ型半導体領域上に突出した前記領域（１）の少なくとも一部に接するように、ｐ型半導体領域上に突出した領域（１）中の全ての第１の合金と反応してＭ１ｘ２Ｓ１ｙ２（ｘ２，ｙ２は自然数、ｙ２／ｘ２＞ｙ１／ｘ１）で表される結晶相からなる第２の合金を形成するのに必要な量よりも多い量の成分Ｓ１から構成される第２領域を堆積させる第２堆積工程と、
熱処理により、前記第２領域中の成分Ｓ１と前記第１の合金とを反応させて、前記ｐ型半導体領域上に突出した領域（１）の全体を前記第２の合金から構成される領域（２）とすることによりゲート電極を形成する第２合金化工程と、
前記第２合金化工程において前記第１の合金と反応しなかった前記成分Ｓ１から構成される第２領域を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【００１７】
３．前記第１領域を露出させる露出工程において、
前記ゲートサイドウォールの除去を行わずに残留させ、
前記ゲート電極の最上面が前記ゲートサイドウォールの最上部よりも低くなるように、前記形成工程において第１領域及びマスクの厚さを選択し、前記第１堆積工程及び第１合金化工程において第１の合金の組成を選択し、前記第２堆積工程及び第２合金化工程において第２の合金の組成を選択することを特徴とする上記１又は２に記載の半導体装置の製造方法。
【００１８】
４．前記ゲート絶縁膜がＨｆを含むことを特徴とする上記１から３の何れか１項に記載の半導体装置の製造方法。
５．前記ゲート絶縁膜がＨｆＳｉＯＮを含むことを特徴とする上記４に記載の半導体装置の製造方法。
６．前記成分Ｓ１が、Ｓｉ又は不純物を含むＳｉであることを特徴とする上記１から５の何れか１項に記載の半導体装置の製造方法。
【００１９】
７．前記成分Ｓ１が、ＳｉｚＧｅ１−ｚ（０＜ｚ＜１）又は不純物を含むＳｉｚＧｅ１−ｚ（０＜ｚ＜１）であることを特徴とする上記１から５の何れか１項に記載の半導体装置の製造方法。
８．前記金属Ｍ１が、Ｎｉであることを特徴とする上記１から７の何れか１項に記載の半導体装置の製造方法。
【００２０】
９．前記形成工程において、Ｓｉから構成される第１領域を形成し、
第１堆積工程において、前記金属層として第１領域の１．７倍を越える厚さのＮｉ層を堆積させ、
第１合金化工程において、前記熱処理として３５０〜６５０℃の温度に加熱して第１の合金としてＮｉ３Ｓｉ結晶相を形成することを特徴とする上記１から５の何れか１項に記載の半導体装置の製造方法。
【００２１】
１０．前記形成工程において、Ｓｉから構成される第１領域を形成し、
第１堆積工程において、前記金属層として第１領域の１．１倍を越える厚さのＮｉ層を堆積させ、
第１合金化工程において、前記熱処理として２４０〜３００℃の温度に加熱して第１の合金としてＮｉ２Ｓｉ結晶相を形成することを特徴とする上記１から５の何れか１項に記載の半導体装置の製造方法。
【００２２】
１１．第２堆積工程において、前記領域（１）の露出した部分の全面に接するように前記第１領域の２倍を越える厚さのＳｉから構成される第２領域を堆積させ、
第２合金化工程において、前記熱処理として３５０〜５５０℃の温度に加熱して第２の合金としてＮｉＳｉ結晶相を形成することを特徴とする上記９に記載の半導体装置の製造方法。
【００２３】
１２．第２堆積工程において、前記領域（１）の露出した部分の全面に接するように前記第１領域の厚さを越える厚さのＳｉから構成される第２領域を堆積させ、
第２合金化工程において、前記熱処理として３５０〜５５０℃の温度に加熱して第２の合金としてＮｉＳｉ結晶相を形成することを特徴とする上記１０に記載の半導体装置の製造方法。
【００２４】
１３．第２堆積工程において、前記領域（１）の露出した部分の全面に接するように前記第１領域の５倍を越える厚さのＳｉから構成される第２領域を堆積させ、
第２合金化工程において、前記熱処理として６５０〜８００℃の温度に加熱して第２の合金としてＮｉＳｉ２結晶相を形成することを特徴とする上記９に記載の半導体装置の製造方法。
【００２５】
１４．第２堆積工程において、前記領域（１）の露出した部分の全面に接するように前記第１領域の２倍を越える厚さのＳｉから構成される第２領域を堆積させ、
第２合金化工程において、前記熱処理として６５０〜８００℃の温度に加熱して第２の合金としてＮｉＳｉ２結晶相を形成することを特徴とする上記１０に記載の半導体装置の製造方法。
【００２６】
１５．前記ソース／ドレイン領域を形成する工程の後に更に、ソース／ドレイン領域上にニッケルシリサイド層を形成する工程を有し、
第１堆積工程において、前記金属層の堆積を４５０℃以下で行い、
第２堆積工程において、第２領域の堆積を４５０℃以下で行い、
第１及び第２合金化工程において、前記熱処理を４５０℃以下で行うことを特徴とする上記１から７の何れか１項に記載の半導体装置の製造方法。
１６．第２堆積工程において、前記第２領域をスパッタリング法により堆積させることを特徴とする上記１５に記載の半導体装置の製造方法。
【００２７】
１７．前記ソース／ドレイン領域を形成する工程の後に更に、ソース／ドレイン領域上にコバルトシリサイド層又はチタンシリサイド層を形成する工程を有し、
第１堆積工程において、前記金属層の堆積を８００℃以下で行い、
第２堆積工程において、第２領域の堆積を８００℃以下で行い、
第１及び第２合金化工程において、前記熱処理を８００℃以下で行うことを特徴とする上記１から７の何れか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００２８】
【図１】本発明の半導体装置の製造方法を表す概念図である。
【図２】従来例である半導体装置の製造方法を表す概念図である。
【図３】本発明の実施形態１の半導体装置の製造工程を示した図である。
【図４】本発明の実施形態１の半導体装置の製造工程を示した図である。
【図５】本発明の実施形態により作製した半導体装置のしきい値電圧（Ｖｔｈ）のばらつき（ワイブル・プロット）の測定結果を示した図である。
【図６】本発明の実施形態２の半導体装置の製造工程を示した図である。
【図７】本発明の実施形態２の半導体装置の製造工程を示した図である。
【図８】本発明の実施形態３の半導体装置の製造工程を示した図である。
【図９】本発明の実施形態３の半導体装置の製造工程を示した図である。
【図１０】本発明の実施形態３の半導体装置の製造工程を示した図である。
【図１１】本発明の実施形態３の半導体装置の製造工程を示した図である。
【符号の説明】
【００２９】
１  シリコン基板
２  素子分離領域
３  ゲート絶縁膜
４  ｐｏｌｙ−Ｓｉ膜
５  シリコン酸化膜
６  エクステンション拡散層領域
７  ゲート側壁
８  ソース・ドレイン拡散領域
９  Ｎｉ（ソース・ドレインシリサイド金属）膜
１０  シリサイド層
１１  酸化膜層間絶縁膜
１２  Ｎｉ（ゲート電極シリサイド金属）膜
１３  Ｎｉ３ＳｉもしくはＮｉ２Ｓｉ電極（金属組成が大きいシリサイド）
１４  追加シリコン層
１５  ＮｉＳｉもしくはＮｉＳｉ２電極（Ｓｉ組成が大きいシリサイド）
１６  層間絶縁膜
１７  配線
２１  Ｎｉ２Ｓｉ電極
２５  シリコン窒化膜
３１  反応防止層
１１１  窒化膜層間絶縁膜
【発明を実施するための最良の形態】
【００３０】
本発明は、ゲート電極が成分（例えば、Ｓｉ）と金属の合金からなり、均一で素子特性に優れたＭＯＳ型トランジスタ（以下、「ＭＯＳ」と記載）を備えた半導体装置の製造方法に関する。また、本発明はｎＭＯＳとｐＭＯＳを備え、ｎＭＯＳとして成分（Ｓ１）の含量が高いゲート電極を有し、ｐＭＯＳとして金属含量が高いゲート電極を有する半導体装置の製造方法に関するものである。本発明の要点は、このような成分Ｓ１の含量が高いゲート電極を持つトランジスタを作製するプロセスとして、最初に金属含量が高い合金を形成した後、追加の成分Ｓ１を堆積してこれと反応させることによりゲート電極中の成分Ｓ１の含量を増大させる点にある。【００３１】
（作用）
例えば、Ｎｉシリサイド（上記成分Ｓ１としてＳｉ、金属Ｍ１としてＮｉを用いた場合）を例に挙げる。この場合、Ｎｉリッチな組成であるＮｉ３Ｓｉ結晶相のゲート電極材料を形成した後に、シリコン膜を堆積してこれをＮｉ３Ｓｉ結晶相と反応させて最終的にＮｉＳｉ結晶相のゲート電極を形成する。このようにゲート電極を２段階に分けて合金化することにより形成する工程を図１を用いて説明する。【００３２】
図１（ａ）のように、下層のシリコン膜厚に対して１．７倍以上の膜厚のＮｉ層を堆積し、３５０〜６５０℃程度の温度でシリサイド化することにより、まずシリコン膜をＮｉ３Ｓｉ（第１の合金）の膜とする。下層のシリコン膜厚に対して１．７倍以上の膜厚のＮｉ層中に含まれるＮｉの原子数は、下層のシリコン膜中のシリコンの原子数の３倍以上となる。このように、下層のシリコンに対して３倍以上の原子数のＮｉ層が供給されている場合には、上記温度領域では、安定な相はＮｉ３Ｓｉ結晶相であるため、Ｎｉ３Ｓｉ結晶相が形成される。そして、シリコン全体がＮｉ３Ｓｉ結晶相に変換された時点でそれ以上の反応は進行せず、シリコンと反応しなかった余分のＮｉは金属のままＮｉ３Ｓｉ膜の上部に残る（図１（ｂ））。このときに得られるＮｉ３Ｓｉ膜の組成比はほぼＮｉ／Ｓｉ＝３／１に決定されるため、Ｎｉ膜厚がシリコン膜厚の１．７倍以上、かつシリサイド化シンター温度は３５０〜６５０℃という非常に広いシリサイド化条件下で組成の一定なＮｉ３Ｓｉ結晶相を形成できる。【００３３】
この後、シリコンと反応しなかった余剰のＮｉを選択的に除去した後、Ｎｉ３Ｓｉに対して、当初の下層シリコン膜厚中のシリコンの２倍以上の追加シリコン層（第２領域）を堆積する（図１（ｃ））。このとき、追加シリコン量が下層シリコン膜厚の２倍以上であるのは、追加シリコン及びＮｉ３Ｓｉ結晶相中のＳｉ原子数と、Ｎｉ原子数をそれぞれ合計した場合に、トータルのＳｉ原子数がトータルのＮｉ原子数以上になっていることが必要なためである。追加シリコン量が下層シリコン膜厚の２倍以下の場合には、Ｎｉ３Ｓｉ結晶相の上面側のみがＮｉＳｉ化し、下層側はＮｉ３Ｓｉ結晶相のまま残留してしまい、ＮｉＳｉのフルシリサイド化が達成されない。【００３４】
図１（ｃ）の構造を、３５０〜５５０℃程度で熱処理すると、Ｎｉ３Ｓｉ結晶相中のＮｉが追加シリコン層中に拡散することによりＮｉ３Ｓｉ結晶相の領域はＮｉ組成が減少し、追加シリコン層はＮｉシリサイド化する。この温度領域において、存在するＳｉに対するＮｉ供給量がＮｉ３Ｓｉに満たない場合は、ＮｉＳｉ結晶相が安定な結晶相となる。そして、Ｎｉ３Ｓｉ結晶相だった部分全体がＮｉＳｉ結晶相となった時点で拡散およびシリサイド化反応は自動的に停止し、余分のＳｉは反応に寄与せずＮｉＳｉ結晶相の上部に残る（図１（ｄ））。このときに得られるＮｉＳｉ結晶相の組成比はほぼＮｉ／Ｓｉ＝１／１に決定されるため、追加Ｓｉ膜厚が当初のシリコン膜厚の２倍以上、かつシリサイド化シンター温度は３５０〜５５０℃という非常に広いシリサイド化条件下で組成の一定なＮｉＳｉ結晶相を形成できる。最後に余剰Ｓｉのみを選択的にウェットエッチングする（図１（ｅ））。【００３５】
このように、Ｎｉ３Ｓｉ結晶相を形成するステップ（第１合金化工程）と、ＮｉＳｉ結晶相を形成するステップ（第２合金化工程）の両方ともが、組成が自動的に決まって反応が停止する工程である。このため、得られるシリサイド組成がゲート長などの幾何学的な要因に依存せずに決定できるという利点を享受することができる。【００３６】
このような自動的に合金の組成が決定される工程は、同時に操作条件に非常に広いマージンを有することとなる。具体的には、Ｎｉ３Ｓｉ結晶相を作製するためのＮｉ膜厚とシリサイド化温度、Ｎｉ３Ｓｉ結晶相からＮｉＳｉ結晶相を形成するための追加Ｓｉ膜厚、シンター温度、に非常に広いマージンが存在する。このことから、製造プロセスのばらつきに対する素子特性のばらつきが非常に少ないという利点をもたらす。【００３７】
さらに、非特許文献４に開示されたような方法を適用するのが非常に困難な、当初のシリコン膜厚が小さい場合、例えば５０ｎｍ以下の場合にも、原理的に効果を発揮できることは、本発明の大きな利点である。【００３８】
さらに、このようなプロセスを用いることにより、ｎＭＯＳのゲート電極としてＳｉ含量が高いシリサイド、ｐＭＯＳのゲート電極として金属含量が高いシリサイドを作り分けることも可能である。例えば、Ｎｉシリサイドの例を考えると、ｎＭＯＳおよびｐＭＯＳの両方にゲート電極としてＮｉ３Ｓｉ結晶相を形成した後、ｐＭＯＳのゲート電極上にのみＳｉＯ２などのシリサイド化反応防止膜を形成する。この後、ｎＭＯＳのゲート電極上にのみＳｉ膜を追加成膜しシンターすることで、ｎＭＯＳのゲート電極のみをＮｉＳｉ結晶相とすることができる。【００３９】
（金属Ｍ１）
上記のように、組成が一定で、金属含量が高い結晶相と成分Ｓ１の含量が高い結晶相が自動的に形成される金属であれば、金属Ｍ１としては特にＮｉに限定されるものではない。このように合金の組成が自動的に決定される反応が発生するためには、金属含量が高い結晶相と成分Ｓ１の含量が高い結晶相の少なくとも２種の異なる組成を有する結晶相が存在していることが必要条件である。具体的にはＣｏ、Ｐｔ、Ｐｄ、Ｒｅ、Ｉｒ、Ｒｕ、Ｔｉ、Ｔａ、Ｖ、Ｃｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｗなどを用いて、それぞれに対して適切な元素供給量とシンター温度を与えることで、他の条件によらずに組成が自動的に決定される合金を得ることが可能である。【００４０】
（成分Ｓ１）
第１及び第２領域は同一の成分Ｓ１から構成されている。この成分Ｓ１は、単独の元素からなっていても２種以上の元素からなっていても良い。成分Ｓ１は金属Ｍ１と反応して第１の合金を形成し、且つ第１の合金と反応して第２の合金を形成し得るものである。成分Ｓ１は、微量の不純物を含んでいても良い。成分Ｓ１としては、Ｓｉ、微量の不純物を含むＳｉ，ＳｉｚＧｅ１−ｚ（０＜ｚ＜１）、微量の不純物を含むＳｉｚＧｅ１−ｚ（０＜ｚ＜１）を用いることが好ましい。【００４１】
ここで、不純物とは半導体成分中にドナー又はアクセプタ原子として添加する原子のことであり、本発明の製造方法の効果及びＭＯＳの特性を損なわない種類並びに量の範囲でＳｉ，ＳｉｚＧｅ１−ｚ中に含むことができる。この成分Ｓ１が不純物を含む場合、本発明の製造方法により製造された第１及び第２の合金中には不純物が含まれることとなる。【００４２】
例えば、不純物はゲート絶縁膜の種類に応じてゲート電極の実効仕事関数へ影響する度合いが異なる。ゲート絶縁膜としてＳｉＯ２やＳｉＯＮを用いた場合、不純物によってゲート電極の実効仕事関数が変化しやすい。一方、ゲート絶縁膜にＨｆＳｉＯＮなどの高誘電率膜を用いた場合、不純物の実効仕事関数への影響は比較的小さい。このため、成分Ｓ１中に不純物を含む場合には、ゲート絶縁膜の種類及び必要とするＭＯＳの特性に応じて、所望の種類及び量の不純物を添加させる必要がある。また、ここで「高誘電率膜」（ｈｉｇｈ−Ｋ膜）とは、ＳｉＯ２からなるゲート絶縁膜よりも誘電率が高い膜のことを表すが、その膜の具体的な誘電率の値が限定されるわけではない。【００４３】
不純物としては具体的には、合金化前の第１領域中に、ｎＭＯＳではＰ、Ａｓ、Ｓｂ等を、ｐＭＯＳではＢ、Ｉｎ等を約１×１０２０ｃｍ−３含むことができる。このような濃度・種類の不純物を含むことによって、実効仕事関数を効果的に変化させることができる。【００４４】
なお、本明細書において、ゲート電極の「実効仕事関数」とは、一般にゲート絶縁膜とゲート電極とのＣ−Ｖ測定によるフラットバンドにより求められるものであり、ゲート電極本来の仕事関数に加え、絶縁膜中の固定電荷・界面に形成される双極子・フェルミレベルピニング等の影響を受けたものである。この意味において、ゲート電極を構成する材料本来の「仕事関数」とは区別される。【００４５】
（第１の合金、第２の合金）
第１の合金としては例えば、Ｎｉ３Ｓｉ結晶相、Ｎｉ２Ｓｉ結晶相、Ｎｉ３（ＳｉｚＧｅ１−ｚ）結晶相（０＜ｚ＜１）、Ｎｉ２（ＳｉｚＧｅ１−ｚ）結晶相（０＜ｚ＜１）とすることができる（金属Ｍ１としてＮｉ、成分Ｓ１としてＳｉ、微量の不純物を含むＳｉ、ＳｉｚＧｅ１−ｚ又は、微量の不純物を含むＳｉｚＧｅ１−ｚ等を用いた場合）。また、第２の合金としてはＮｉＳｉ結晶相、ＮｉＳｉ２結晶相、Ｎｉ（ＳｉｚＧｅ１−ｚ）結晶相（０＜ｚ＜１）、Ｎｉ（ＳｉｚＧｅ１−ｚ）２結晶相（０＜ｚ＜１）を用いることができる（金属Ｍ１としてＮｉ、成分Ｓ１としてＳｉ又ＳｉｚＧｅ１−ｚ等を用いた場合）。【００４６】
なお、成分Ｓ１中に不純物を含む場合、形成された第１及び第２の合金中にも不純物が含まれる場合があるが、合金中の不純物の含量は微量であるため本発明の製造方法の効果には影響しない。このため、本明細書では第１及び第２の合金中に不純物を含む場合であっても、これらの合金は結晶相からなるものといえる。【００４７】
第１領域が成分Ｓ１のみからなる場合、第１合金化工程において形成される領域（１）は全て第１の合金からなることとなる。また、第２領域が成分Ｓ１のみからなる場合、第２合金化工程において形成される領域（２）は全て第２の合金からなることとなる。【００４８】
以下にＮｉシリサイドを例にとって各結晶相の形成条件を列記する。
まず、第１の合金としてＮｉ３Ｓｉ結晶相を形成するには、第１領域として存在するＳｉ原子の少なくとも３倍のＮｉが必要となる。Ｓｉの３倍量のＮｉを供給するには、Ｓｉの膜厚に対してＮｉの膜厚が約１．７倍を越える厚さに設定することが好ましい（例えば、図４（ａ）では４６の方向の厚さＷ１がＷ２の１．７倍を越える厚さであることが好ましい）。第１領域上に１．７倍を越える膜厚を有するＮｉが存在するような積層構造を、３５０〜６５０℃で非酸化雰囲気中で熱処理することにより、ＮｉとＳｉの反応が進みＮｉシリサイド（Ｎｉ３Ｓｉ結晶相）が確実に形成される。【００４９】
一般に、３５０〜６００℃の熱処理条件下で最も安定な結晶相はＮｉＳｉ結晶相であり、６００℃以上ではＮｉＳｉ２結晶相であるが、Ｓｉに対して反応可能なＮｉ原子が３倍を越えて存在する場合はＮｉ３Ｓｉ結晶相が安定な相として形成される。すべてのＳｉがＮｉ３Ｓｉ結晶相に反応した時点でシリサイド化反応は自動的に停止するため、３倍を越えた分のＮｉは未反応のままＮｉ３Ｓｉ結晶相上に残る。未反応Ｎｉは硫酸過酸化水素水溶液で選択的に除去する。
以上より、Ｎｉ膜厚をＳｉ膜厚の１．７倍を越える厚さ（上限なし）、３５０〜６５０℃の熱処理という非常に広い範囲の条件下で、常に一定のＮｉ３Ｓｉ結晶相が得られる。【００５０】
次に、第１の合金としてＮｉ２Ｓｉ結晶相を形成するには、第１領域として存在するＳｉ原子の少なくとも２倍のＮｉが必要となる。Ｓｉの２倍量のＮｉを供給するには、Ｓｉの膜厚に対してＮｉの膜厚が約１．１倍を越える厚さに設定することが好ましい（例えば、図４（ａ）では４６の方向の厚さＷ１がＷ２の１．１倍を越える厚さであることが好ましい）。第１領域上に１．１倍を越える膜厚を有するＮｉが存在するような積層構造を、２４０〜３００℃、非酸化雰囲気中で熱処理することにより、ＮｉとＳｉの反応が進みＮｉシリサイド（Ｎｉ２Ｓｉ結晶相）が形成される。【００５１】
このとき、２４０〜３００℃という比較的低温領域での熱処理条件下で最も安定な結晶相はＮｉ２Ｓｉ結晶相であるため、Ｎｉ２Ｓｉ結晶相が安定な結晶相として形成される。すべてのＳｉがＮｉ２Ｓｉ結晶相に反応した時点でシリサイド化反応は自動的に停止するため、Ｎｉ３Ｓｉ結晶相の場合と同様に２倍を越えた量のＮｉは未反応のままＮｉ２Ｓｉ結晶相上に残る。未反応Ｎｉは硫酸過酸化水素水溶液で選択的に除去する。
即ち、Ｎｉ膜厚をＳｉ膜厚の１．１倍を越える厚さ（上限なし）、２４０〜３００℃の熱処理という条件下で、常に一定のＮｉ２Ｓｉ結晶相が得られる。【００５２】
さらに、第２の合金として、Ｎｉ３Ｓｉ結晶相上にＳｉを堆積して熱処理を加えて全体をＮｉＳｉ結晶相にする場合を述べる。既に形成されているＮｉ３Ｓｉ結晶相と追加して堆積するＳｉをあわせてＮｉとＳｉの原子数が等しくならなければならない。このため、堆積しなければならないＳｉ量は少なくとも、Ｎｉ３Ｓｉ結晶相中に含まれるＳｉ量の２倍（換言すれば最初にＳ１として存在したＳｉ量の２倍）を越える量が必要となる。このような量とするためには、膜厚換算では第１領域の２倍を越える膜厚とすることが好ましい（例えば、図４（ｂ）では４６の方向の厚さＷ３がＷ２の２倍を越える厚さであることが好ましい）。【００５３】
第１の合金であるＮｉ３Ｓｉ結晶相上に第１領域の２倍を越える膜厚を有するＳｉが存在するような積層構造を、３５０〜５５０℃、非酸化雰囲気中で熱処理する。これにより、Ｎｉ３Ｓｉ結晶相中から追加堆積したＳｉ中へＮｉが拡散して、Ｎｉ３Ｓｉ結晶相、追加堆積したＳｉが共にこの温度領域で最も安定なＮｉＳｉ結晶相に確実に変換される。Ｎｉ３Ｓｉ結晶相全体がＮｉＳｉ結晶相に変換された時点でＮｉの供給が停止するので追加ＳｉのＮｉＳｉ化反応も自動的に停止し、２倍を越えた量のＳｉは未反応のままＮｉＳｉ結晶相上に残る。未反応Ｓｉは水酸化テトラメチルアンモニウム溶液で選択的に除去する。【００５４】
即ち、Ｓｉ膜厚を、第１領域の膜厚の２倍を越える厚さ（上限なし）、３５０〜５５０℃の熱処理という非常に広い範囲の条件下で、Ｎｉ３Ｓｉ結晶相から常に一定のＮｉＳｉ結晶相が得られる。【００５５】
Ｎｉ２Ｓｉ結晶相上にＳｉを堆積して熱処理を加えて全体をＮｉＳｉ結晶相にする場合は、堆積しなければならないＳｉ量が少なくとも、Ｎｉ２Ｓｉ結晶相中に含まれるＳｉ量を越える量（換言すれば最初にＳ１として存在したＳｉ量を越える量）が必要となる。この点以外はＮｉ３Ｓｉ結晶相の場合とまったく同じ原理でＮｉＳｉ結晶相を得る事ができる。このＮｉ２Ｓｉ結晶相中に含まれるＳｉ量を越える量を含む第２領域の形成としては、第１領域の厚さを越える膜厚を有する第２領域を堆積させることが好ましい（例えば、図４（ｂ）では４６の方向の厚さＷ３がＷ２の厚さを越える厚さであることが好ましい）。【００５６】
さらに、第２の合金として、Ｎｉ３Ｓｉ結晶相上にＳｉを堆積して熱処理を加えて全体をＮｉＳｉ２結晶相にする場合を述べる。この場合、既に形成されているＮｉ３Ｓｉ結晶相と追加して堆積するＳｉを合わせてＮｉに対するＳｉの原子数が２倍にならなければならない。このため、堆積しなければならないＳｉ量は少なくとも、Ｎｉ３Ｓｉ結晶相中に含まれるＳｉ量の５倍（換言すれば最初に第１領域として存在したＳｉ量の５倍）を越える量が必要となる。膜厚換算では第１領域の５倍を越える膜厚とすることが好ましい（例えば、図４（ｃ）では４６の方向の厚さＷ３がＷ２の５倍を越える厚さであることが好ましい）。なお、このような膜厚とする場合には、Ｎｉ３Ｓｉ結晶相（領域（１））の露出した部分について全面に第１領域の５倍を越える膜厚となるようにする。【００５７】
第１の合金であるＮｉ３Ｓｉ結晶相上に第１領域の５倍を越える膜厚を有するＳｉが存在するような積層構造を、６５０〜８００℃、非酸化雰囲気中で熱処理する。これにより、Ｎｉ３Ｓｉ結晶相中から追加堆積したＳｉ中へＮｉが拡散して、Ｎｉ３Ｓｉ結晶相、追加堆積したＳｉが共にこの温度領域で最も安定なＮｉＳｉ２結晶相に変換される。Ｎｉ３Ｓｉ結晶相全体がＮｉＳｉ２結晶相に変換された時点でＮｉの供給が停止するので追加ＳｉのＮｉＳｉ２化反応も自動的に停止し、５倍を越えた量のＳｉは未反応のままＮｉＳｉ２結晶相上に残る。未反応Ｓｉは水酸化テトラメチルアンモニウム溶液で選択的に除去する。即ち、Ｓｉ膜厚を第１領域の膜厚の５倍を越える厚さ（上限なし）、６５０〜８００℃の熱処理という非常に広い範囲の条件下で、Ｎｉ３Ｓｉ結晶相から常に一定のＮｉＳｉ２結晶相が得られる。【００５８】
Ｎｉ２Ｓｉ結晶相上にＳｉを堆積して熱処理を加えて全体をＮｉＳｉ２結晶相にする場合は、堆積しなければならないＳｉ量が少なくとも、Ｎｉ２Ｓｉ結晶相中に含まれるＳｉ量の３倍（換言すれば最初に第１領域として存在したＳｉ量の３倍）を越える量が必要となる。この点以外はＮｉ３Ｓｉ結晶相の場合とまったく同じ原理で、Ｎｉ２Ｓｉ結晶相からＮｉＳｉ２結晶相を得る事ができる。このＮｉ２Ｓｉ結晶相中に含まれるＳｉ量を越える量を含む第２領域の形成のためには、第１領域の２倍を越える膜厚を有する第２領域を堆積させることが好ましい（例えば、図４（ｃ）では４６の方向の厚さＷ３がＷ２の２倍を越える厚さであることが好ましい）。なお、このような膜厚とする場合には、Ｎｉ２Ｓｉ結晶相（領域（１））の露出した部分について全面に第１領域の２倍を越える膜厚となるようにする。【００５９】
また、本発明の製造方法により形成される第１の合金と第２の合金は、同一の元素からなるがその組成が異なる。第１の合金はＭ１ｘ１Ｓ１ｙ１（ｘ１，ｙ１は自然数）で表される結晶相からなる。一方、第２の合金はＭ１ｘ２Ｓ１ｙ２（ｘ２，ｙ２は自然数）で表される結晶相からなる。このように、第２の合金は第１の合金に更に成分Ｓ１が結合して形成されたものであるため、第２の合金では第１の合金に比べて合金の結晶組成中の金属Ｍ１に対する成分Ｓ１の割合が大きくなっている（ｙ２／ｘ２＞ｙ１／ｘ１）。【００６０】
ここで、各結晶相Ｍ１ｘ１Ｓ１ｙ１、Ｍ１ｘ２Ｓ１ｙ２では、ｘ１、ｙ１、ｘ２、ｙ２は自然数となっている。なお、本明細書においては、第１の合金及び第２の合金中に微量の不純物等を含んでいたり、実際の結晶には不完全性が存在するなどの理由から、ｘ１、ｙ１、ｘ２、ｙ２が自然数から若干、ずれた値を示す場合がある。本発明では、このような場合においても、実質的には自然数として取り扱う。具体的には、Ｍ１ｘ１Ｓ１ｙ１、Ｍ１ｘ２Ｓ１ｙ２で表される結晶相において、ｘ１、ｙ１、ｘ２、ｙ２がそれぞれ所定の自然数から±０．０５ずれた値を示す場合であっても、ｘ１、ｙ１、ｘ２、ｙ２は自然数であるものとして取り扱う。このｘ１、ｙ１、ｘ２、ｙ２の範囲を以下に式で表す。
ａ−０．０５≦ｘ１≦ａ＋０．０５
ｂ−０．０５≦ｙ１≦ｂ＋０．０５
ｃ−０．０５≦ｘ２≦ｃ＋０．０５
ｄ−０．０５≦ｙ２≦ｄ＋０．０５
（ただし、ａ，ｂ，ｃ，ｄは自然数とする。）
なお、Ｍ１、Ｓ１は複数種の元素から構成されていても良い。Ｍ１、Ｓ１が複数種の元素から構成される場合、全ての金属Ｍ１と全ての成分Ｓ１の原子数の間にｘ１：ｙ１（第１の合金）、又はｘ２：ｙ２（第２の合金）の関係が成立する。【００６１】
（第１領域の露出工程）
本発明の製造方法では、半導体層上にゲート絶縁膜、第１領域、マスクを形成した後、半導体層内に不純物を注入してエクステンション領域６を形成する。次に、このゲート絶縁膜、第１領域及びマスクの側面にゲートサイドウォールを形成した後、ゲートサイドウォール及びマスクをマスクに用いて、半導体層内に不純物を注入してソース／ドレイン領域８を形成する。更に、マスクを除去して第１領域の上面を露出させる。【００６２】
この際、マスクと同じ深さだけゲートサイドウォールを除去しても良いが、マスクだけを除去してゲートサイドウォールはそのまま残すことが好ましい。このようにゲートサイドウォールを残留させ、第１領域の厚さ、成分Ｓ１の含有量及びマスクの厚さを調節することにより、製造後のゲート電極を全てゲートサイドウォールで挟んでゲート長を一定にすることができる。【００６３】
すなわち、ゲート電極の最上面がゲートサイドウォールの最上部よりも低くなるように、形成工程において第１領域及びマスクの厚さを選択し、第１堆積工程及び第１合金化工程において第１の合金の組成を選択し、第２堆積工程及び第２合金化工程において第２の合金の組成を選択することができる。【００６４】
この理由を以下に詳細に説明する。すなわち、本発明の製造方法では、第１及び第２合金化工程は化学量論組成比の（結晶相の）第１及び第２の合金が形成される過程である。このため、目標とする第１、第２の合金の化学量論組成比（結晶相の組成比）と、第１領域の厚さ及び成分Ｓ１の含有量が決定されれば、成分Ｓ１と反応する金属Ｍ１の量及び合金化後の膨張による第１合金層の厚さ、並びに第１の合金と反応する成分Ｓ１の量及び合金化後の膨張による第２合金層の厚さは一義的に決定される。一方、ゲートサイドウォール最上部の高さは予め設けた第１領域とマスクの厚さを合算したものに等しくなる。【００６５】
そこで、第１領域の露出工程でゲートサイドウォールを残留させた場合には、マスクの厚さを調節することでマスク除去後に形成される凹部の深さ（マスクの厚さに相当）を制御することができる。従って、第１領域の厚さ、成分Ｓ１の含有量、マスクの厚さ並びに第１及び第２の合金の結晶相の組成比を制御することにより（第１領域の厚さ及びＳ１成分含量、第１及び第２の合金の組成比から一義的に決定される第２合金層の厚さ＜第１領域の厚さ＋マスクの厚さ、となるように各条件を制御することにより）、形成された第２の合金の最上面よりもゲートサイドウォール最上部の高さを高くすることできる。【００６６】
この結果、製造後のゲート電極側面を全てゲートサイドウォールで挟んだＭＯＳ型トランジスタを得ることができる。なお、ゲート電極の最上面がゲートサイドウォールの最上部と同じ高さとなるように、第１領域及びマスクを形成し、且つ第１及び第２の合金を形成しても同様の効果を得ることができる。【００６７】
（金属Ｍ１を含む層を形成する工程、第１及び第２合金化工程、第１及び第２領域の堆積工程）
本発明の製造方法の各工程は以下の条件を満たすように行う必要がある。
金属Ｍ１を含む金属層を形成する工程；
・ソース／ドレイン領域上に設けたシリサイド膜が高抵抗とならない温度で形成する。
・第１領域中の全ての成分Ｓ１が金属Ｍ１と反応して、Ｍ１ｘ１Ｓ１ｙ１（ｘ１，ｙ１は自然数）で表される結晶相からなる第１の合金を形成するのに必要な金属Ｍ１の量よりも多い量の金属Ｍ１を含む層を形成する（（第１領域中の成分Ｓ１の量）×（ｘ１／ｙ１）よりも多い量の金属Ｍ１を含む層を形成する）。
・本発明の製造方法により、単独のｎＭＯＳ又はｐＭＯＳを備えた半導体装置を製造する場合には、ｎ型半導体領域又はｐ型半導体領域上に堆積された１つの第１領域を、Ｍ１ｘ１Ｓ１ｙ１（ｘ１，ｙ１は自然数）で表される結晶相からなる第１の合金とするのに必要な金属Ｍ１の量よりも多い量の金属Ｍ１を含む層を形成する。
・本発明の製造方法により、ｎＭＯＳ及びｐＭＯＳを備えた半導体装置を製造する場合には、ｎ型半導体領域及びｐ型半導体領域上に堆積された２つの第１領域を、Ｍ１ｘ１Ｓ１ｙ１（ｘ１，ｙ１は自然数）で表される結晶相からなる第１の合金とするのに必要な金属Ｍ１の量よりも多い量の金属Ｍ１を含む層を形成する。【００６８】
第１合金化工程；
・非酸化雰囲気で反応させる。
・実質的に第１領域中の全てのＳ１を金属Ｍ１と反応させる（第１領域全体を第１の合金からなる領域（１）とする）。
・Ｍ１ｘ１Ｓ１ｙ１（ｘ１，ｙ１は自然数）で表される結晶相からなる第１の合金を形成する。
・Ｍ１ｘ１Ｓ１ｙ１は、金属Ｍ１と成分Ｓ１とから形成される組成の異なる２種以上の結晶相のうち、最も金属含量が低い組成の結晶相ではない。
・ソース／ドレイン領域上に設けたシリサイド膜が高抵抗とならない温度で反応させる。【００６９】
金属層の形成工程（第１堆積工程）；
・金属層は、少なくとも形成工程において堆積させた第１領域上に堆積させれば良い。この時、金属層は一部の領域上に堆積させた一定領域を占めるものであっても、全面に堆積させた層状のものであっても良い。【００７０】
第２領域の形成工程（第２堆積工程）；
・ソース／ドレイン領域上に設けたシリサイド膜が高抵抗とならない温度で形成する。
・第１の合金の全てと反応してＭ１ｘ２Ｓ１ｙ２（ｘ２，ｙ２は自然数、ｙ２／ｘ２＞ｙ１／ｘ１）で表される結晶相からなる第２の合金を形成するのに必要な成分Ｓ１の量よりも多い量の成分Ｓ１からなる第２領域を形成する（（第１合金中の金属Ｍ１の量）×（ｙ２／ｘ２−ｙ１／ｘ１）よりも多い量の成分Ｓ１からなる第２領域を形成する）。
・Ｍ１ｘ２Ｓ１ｙ２は、金属Ｍ１と成分Ｓ１とから形成される組成の異なる２種以上の結晶相のうち、最も金属含量が高い組成の結晶相ではない。
・第２領域は、第１合金化工程において形成した第１の合金から構成される領域（１）の少なくとも一部に接するように堆積させれば良い。この時、第２領域は一部の領域（１）上に堆積させた一定領域を占めるものであっても、全面に堆積させた層状のものであっても良い。【００７１】
第２合金化工程；
・非酸化雰囲気で反応させる。
・実質的に全ての第１の合金を第２領域中の成分Ｓ１と反応させる（第１の合金からなる領域の全体を第２の合金からなる領域（２）とする）
・第２の合金中の成分Ｓ１の含量は、第１の合金中の成分Ｓ１の含量よりも高い（ｙ２／ｘ２＞ｙ１／ｘ１）。
・ソース／ドレイン領域上に設けたシリサイド膜が高抵抗とならない温度で反応させる。【００７２】
（層、領域の除去工程）
金属Ｍ１を含む金属層を除去する工程；
金属Ｍ１を含む金属層の種類に応じて様々な溶液を用いてウェットエッチングを行うことができる。例えば、金属Ｍ１としてＮｉを用いた場合、Ｈ２ＳＯ４：Ｈ２Ｏ２＝３：１（質量基準）の溶液を用いて１０分間のウェットエッチングを行うことができる。【００７３】
第２領域を除去する工程；
第２領域を構成する成分Ｓ１の種類に応じて様々な溶液を用いてウェットエッチングを行うことができる。例えば、成分Ｓ１としてＳｉを用いた場合、２２質量％の水酸化テトラメチルアンモニウム溶液を用いて、４０℃加熱、１０分間のウェットエッチングを行うことができる。【００７４】
なお、金属Ｍ１を含む金属層を形成中に第１の合金が形成され、金属Ｍ１を含む金属層を形成する工程が同時に第１合金化工程であっても良い。また、第２領域の形成中に第２の合金が形成され、第２領域を形成する工程が同時に第２合金化工程であっても良い。このように第１及び第２合金化工程と他の工程とが同時に起こっても、反応条件によって自動的に決まる所定の組成の合金が形成される。
以下、本発明の各実施形態を、図面を参照して説明する。【００７５】
（第１実施形態）
図３（ａ）〜（ｇ）、図４（ａ）〜（ｅ）は、本発明の単独のＭＯＳの作成工程の一実施形態を示した断面図である。本実施形態では、ゲート電極としてＮｉシリサイドを形成し、金属含量が高いシリサイド（第１の合金）としてＮｉ３Ｓｉ結晶相を、Ｓｉ含量が高いシリサイドとしてＮｉＳｉ結晶相（第２の合金）を形成した。【００７６】
まず、図３（ａ）に示すようにシリコン基板１の表面領域にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域２を形成した。続いて、素子分離されたシリコン基板表面にゲート絶縁膜３を形成した。ゲート絶縁膜には、シリコン酸化膜、シリコン窒化膜、金属酸化物、金属シリケート、金属酸化物もしくは金属シリケートに窒素が導入された高誘電率絶縁膜のいずれかを用いることができる。【００７７】
本実施形態ではゲート絶縁膜中の金属元素としてＨｆを含むＨｆＳｉＯＮ膜を用いた。このＨｆＳｉＯＮ膜では、ゲート絶縁膜のゲート電極に接する部分にも実質的にＨｆＳｉＯＮが分布している。ゲート絶縁膜としてＨｆＳｉＯＮ膜を用いる理由は、非特許文献３に記載されているように、本実施形態で用いるＮｉシリサイドのゲート電極と組み合わせた場合、Ｎｉシリサイド組成によって実効仕事関数が変化し、Ｎｉシリサイド組成を容易に同定することが可能なためである。【００７８】
なお、このような実効仕事関数の変化は、ＨｆＳｉＯＮ中のＨｆとＮｉシリサイド中のＳｉの相互作用によってもたらされる（フェルミレベルピニング）。このため、シリサイドを形成する金属元素がＮｉ以外であっても、シリサイド組成による実効仕事関数の変化が観察される。この時、シリコン基板とＨｆＳｉＯＮ膜との界面にシリコン酸化膜もしくはシリコン窒化膜を導入しても良い。本実施形態では、１．９ｎｍのシリコン熱酸化膜を形成した後、１．５ｎｍのＨｆＳｉＯ膜をＭＯＣＶＤ法で堆積した。その後、ＮＨ３雰囲気中９００℃、１０分の窒化アニールを行うことによりＨｆＳｉＯＮ膜を得た。【００７９】
次に、ゲート絶縁膜３上に厚さ６０ｎｍのｐｏｌｙ−Ｓｉ膜（ポリシリコン膜：第１領域：成分Ｓ１はシリコンである）４と厚さ１００ｎｍのダミー酸化膜５（マスク）からなる積層膜を形成した（形成工程）。この積層膜を、図３（ｂ）に示すように、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いて加工し、シリコン基板１上に突出したゲート絶縁膜３、ｐｏｌｙ−Ｓｉ膜４及びダミー酸化膜５を形成した。引き続いてイオン注入を行い、ダミー酸化膜５をマスクとしてエクステンション拡散層領域６を自己整合的に形成した。【００８０】
さらに、図３（ｃ）に示すように、シリコン酸化膜を堆積し、その後エッチバックすることによって、ゲート絶縁膜３、ｐｏｌｙ−Ｓｉ膜４、及びダミー酸化膜５の両側面にゲートサイドウォール７を形成した。この状態で再度イオン注入を行い、活性化アニールを経てシリコン基板１内のｐｏｌｙ−Ｓｉ膜４を挟んだ両側にソース・ドレイン拡散領域８を形成した。【００８１】
次に、図３（ｄ）に示すように、厚さ２０ｎｍの金属膜９をスパッタリングにより全面に堆積し、サリサイド技術により、第１領域及びゲートサイドウォール、ＳＴＩをマスクとして、ソース・ドレイン拡散領域８上のみに厚さ約２０ｎｍのシリサイド層１０を形成した。この後、余剰金属膜を選択的にウェットエッチング除去した（図３（ｅ））。このシリサイド層１０はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とした。なお、Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。【００８２】
さらに、図３（ｆ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって５００ｎｍのシリコン酸化膜からなる層間絶縁膜１１を形成した。このシリコン酸化膜の層間絶縁膜１１をＣＭＰ技術によって平坦化し、さらに、残りの層間絶縁膜１１とゲートサイドウォール７およびダミー酸化膜５のエッチバックを同時に行うことで図３（ｇ）に示すようにゲート電極用のｐｏｌｙ−Ｓｉ（ポリシリコン；第１領域）４を露出させた（露出工程）。【００８３】
次に、図４（ａ）に示すように、ゲート電極用のｐｏｌｙ−Ｓｉ４とのシリサイドを形成させる金属膜１２としてＮｉ（金属Ｍ１）を堆積した（第１堆積工程）。このとき、金属膜はｐｏｌｙ−Ｓｉ４とシリサイドを形成可能な金属、例えば、Ｃｏ、Ｐｔ、Ｐｄ、Ｒｅ、Ｉｒ、Ｒｕ、Ｔｉ、Ｔａ、Ｖ、Ｃｒ、Ｚｒ、Ｎｂ、Ｍｏ及びＷからなる群から選択された少なくとも一種の金属などを選択できる。好ましくは、ソース・ドレイン拡散領域８上にすでに形成されているシリサイド層１０の抵抗値が、それ以上高くならない温度でｐｏｌｙ−Ｓｉ４を完全にシリサイド化できる金属を用いるのが良い。【００８４】
例えば、ソース・ドレイン拡散領域８上にＮｉモノシリサイド（ＮｉＳｉ）層が形成されている場合には、Ｎｉダイシリサイド（ＮｉＳｉ２）化によりソース・ドレイン拡散領域８と配線とのコンタクト抵抗が高くなることを防ぐ必要がある。このため、その後のプロセス温度を４５０℃以下にする必要があり、４５０℃以下でシリサイド化が十分進行する金属を用いなければならない。【００８５】
本実施形態では、この工程でのＮｉ膜厚をｐｏｌｙ−ＳｉとＮｉが十分反応してｐｏｌｙ−Ｓｉ全体がＮｉ３Ｓｉ化するような膜厚（少なくともＳｉを全てＮｉ３Ｓｉ化するのに必要な原子数を越えるＮｉを含む膜厚）に設定する。本実施形態では、ＤＣマグネトロンスパッタリング法により室温でＮｉを１１０ｎｍを成膜した（図４（ａ）のＷ１がＮｉ膜厚、Ｗ２がｐｏｌｙ−Ｓｉ膜厚を表す）。【００８６】
次に、ゲート絶縁膜上のｐｏｌｙ−Ｓｉ４とＮｉ１２を反応させるための第１の合金化に相当する熱処理を行った。この熱処理は、金属膜の酸化を防ぐため非酸化雰囲気中であることが求められる。これと同時に、ゲート絶縁膜上のｐｏｌｙ−Ｓｉ４を全てシリサイドするために十分な拡散速度が得られ、かつソース・ドレイン拡散領域８上に形成されているシリサイド層１０が高抵抗にならない温度で行う必要がある。本実施形態では、ソース・ドレイン拡散領域８上に形成されているシリサイドと、ゲート電極として形成するシリサイドがともにＮｉシリサイドであることから、窒素ガス雰囲気中４００℃、２分とした。なお、この合金化の温度はソース・ドレイン拡散領域８上に形成されているシリサイドがＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容されるが、６５０℃以上ではＮｉＳｉ２結晶相が安定なシリサイド相となるため、実際には６００℃以下とすることが望ましい。【００８７】
この熱処理により、図４（ｂ）に示すように、１１０ｎｍのＮｉ膜と６０ｎｍのｐｏｌｙ−Ｓｉを反応させ、ゲート絶縁膜３直上に達するまでＮｉ３Ｓｉ結晶相の領域（１）１３（ｙ１／ｘ１＝１／３）を形成した（第１合金化工程）。この反応は、ｐｏｌｙ−Ｓｉ４がすべて反応してＮｉ３Ｓｉ結晶相に変換されると自動的に停止する反応であるため、反応時間を長めに設定して素子間のばらつきを低減させることが可能である。この結果、ゲート電極の表面性状が均一で、素子特性が均一なＭＯＳとすることができる。なお、１１０ｎｍのＮｉ膜と６０ｎｍのｐｏｌｙ−Ｓｉを４００℃で反応させフルシリサイド化するのに要する時間は、一般的には数１０秒で十分だが、本実施形態の熱処理が２分間、施されているのはこのためである。【００８８】
このようにして形成されたＮｉ３Ｓｉ結晶相は、ラザフォード後方散乱（ＲＢＳ）測定によって、膜厚方向に一定なＮｉ／（Ｎｉ＋Ｓｉ）＝０．７５を有しており、化学量論組成比になっていることが確認された。なお、本工程では、ｐｏｌｙ−Ｓｉ４とＮｉとからＮｉ３Ｓｉ結晶相の領域（１）１３が形成される過程で、ｐｏｌｙ−Ｓｉ４の厚さに比べて約２．１倍の厚さとなる体積膨張が起こる。これは、Ｎｉがｐｏｌｙ−Ｓｉ中に拡散してシリサイド化が進行するという反応過程である。従って、生成するＮｉ３Ｓｉ結晶相の領域（１）の幅は常にゲート長（第１領域、第１の合金からなる領域（１）、又は第２の合金からなる領域（２）が、ゲート絶縁膜に接する部分のチャネル長方向の幅）に一致し、反応の進行に従って幅がゲート長と一致するＮｉ３Ｓｉ結晶相が上方に押し上げられていく。つまり、ゲート長より広い幅のＮｉ３Ｓｉ結晶相（領域（１））は生成しない。【００８９】
次に、熱処理においてシリサイド化反応をしなかった余剰のＮｉ膜を、硫酸過酸化水素水溶液を用いてウェットエッチング除去した。この際、Ｎｉ３Ｓｉ結晶相の領域（１）は影響を受けず、ゲート電極の表面性状やＭＯＳの素子特性等の均一性を保持する。さらに、この上に図４（ｃ）に示すように追加シリコン層（第２領域：成分Ｓ１はシリコンである）１４を形成した（第２堆積工程）。この追加シリコン層１４は、Ｎｉ３Ｓｉ結晶相の領域（１）１３と反応してＮｉ３Ｓｉ結晶相の領域（１）１３全体をＮｉＳｉ化することを目的としている。このため、当初の（ＮｉとＳｉとからＮｉ３Ｓｉ結晶相を形成する際に、Ｎｉと反応した）ｐｏｌｙ−Ｓｉ４の２倍の原子数のシリコンがＮｉ３Ｓｉ結晶相と反応する必要がある。このため、少なくともＮｉ３Ｓｉ結晶相を全てＮｉＳｉ化するのに必要な原子数のＳｉを含む追加シリコン１４層を形成する必要がある。また、追加シリコン層１４は当初のｐｏｌｙ−Ｓｉ４の２倍以上の厚さに設定されることが望ましい。しかし、現実には図に示されるように、Ｎｉ３Ｓｉ結晶相の領域（１）１３の側面に堆積した追加シリコン層１４も反応に寄与するため、必ずしも２倍以上の膜厚が必要であるとは限らない。本実施形態の場合には、当初のｐｏｌｙ−Ｓｉ４の２．５倍である１５０ｎｍの追加シリコン層１４を堆積した（図４（ｃ）のＷ３が追加シリコン層１４の膜厚を表す）。【００９０】
また、追加シリコン層１４の堆積は、ソース・ドレイン拡散領域８上に形成されているシリサイド層１０が高抵抗にならない温度で行う必要があるため、本実施形態の場合には５００℃以下の堆積温度でなければならない。本実施形態では室温にてスパッタリング法によってシリコンを堆積した。ソース・ドレイン拡散領域８上に形成されているシリサイドがＣｏシリサイドやＴｉシリサイドであれば、より高温での追加シリコン堆積が可能であり、５００−６５０℃程度で形成できるＣＶＤ法によるｐｏｌｙ−ＳｉやアモルファスＳｉを用いることも可能である。この場合には、堆積と平行してＮｉＳｉ化反応が進行する。【００９１】
次に、図４（ｄ）に示すように、追加シリコン層１４とＮｉ３Ｓｉ結晶相を反応させＮｉＳｉ結晶相（ｙ２／ｘ２＝１）に変換する第２の合金化に相当する熱処理を行った。この熱処理は、Ｎｉ３Ｓｉ結晶相１３を全てＮｉＳｉ化するために十分な拡散速度が得られ、かつソース・ドレイン拡散領域８上に形成されているシリサイド層１０が高抵抗にならない温度で行う必要がある。ソース・ドレイン拡散領域８上に形成されているシリサイドがＣｏシリサイドやＴｉシリサイドであればより高温領域、例えば８００℃程度まで許容される。しかし、６５０℃以上ではＮｉＳｉ２結晶相が安定なシリサイド相となるため、実際には６００℃以下とすることが望ましい。【００９２】
本実施形態では、ソース・ドレイン拡散領域８上に形成されているシリサイドと、ゲート電極として形成するシリサイドがともにＮｉシリサイドであることから、熱処理は窒素ガス雰囲気中で４００℃、５分で行った。この反応は、Ｎｉ３Ｓｉ結晶相がすべて反応してＮｉＳｉ結晶相に変換されると自動的に停止する反応であるため、反応時間を長めに設定して素子間のばらつきを低減させることが可能である。この結果、ゲート電極の表面性状が均一で、素子特性が均一なＭＯＳとすることができる。また、本発明の製造方法では２段階の合金化を行っているため、より効果的にゲート電極の表面性状及びＭＯＳの素子特性の均一化を図ることができる。【００９３】
なお、この反応は、Ｎｉ３Ｓｉ結晶相中のＮｉが追加シリコン１４に拡散して進行する。ゲートサイドウォール７の最上部４１より下方の部分ではゲートサイドウォールが存在するため、ＮｉＳｉ結晶相（領域（２））の幅はゲート長の幅と同じとなる。一方、ゲートサイドウォール７の最上部４１よりも上方の部分では、ゲートサイドウォールが存在しないためＮｉＳｉ結晶相が等方的に成長してＮｉＳｉ結晶相のゲート電極１５となる。従って、得られるＮｉＳｉ結晶相のゲート電極１５は、その上部においてゲート長よりも幅が広くなる。【００９４】
さらに、未反応のまま残った追加シリコン層１４を、２２質量％の水酸化テトラメチルアンモニウム溶液によりウェットエッチングによって除去した。この際、ＮｉＳｉ結晶相のゲート電極１５は影響を受けず、表面性状等の均一性を保持する。次に、ＣＭＰによって平坦化した層間絶縁膜１６を介して配線層１７を形成し、最終的に図４（ｅ）の構造のＭＯＳを得た。なお、上記工程を通して、シリサイド電極の剥離はまったく観察されなかった。【００９５】
図５及び表１の「実施形態１」は、本実施形態を用いて得られたＮｉＳｉ結晶相のゲート電極と、ｎ＋ｐｏｌｙ−Ｓｉゲート電極を、それぞれ有するゲート長が０．０５μｍのｎＭＯＳのしきい値電圧（Ｖｔｈ）のばらつきを示したものである。例えば、図５のＮｉＳｉ結晶相のゲート電極のワイブル・プロットの傾きは非常に大きくなっている。ゲート長が短くても本実施形態を用いて得られたＮｉＳｉ結晶相のゲート電極はｎ＋ｐｏｌｙ−Ｓｉゲート電極と同等の均一性を有することがわかる。また、Ｖｔｈの値から、実効仕事関数は４．５ｅＶと予想され、ＨｆＳｉＯＮ上のＮｉＳｉ電極の実効仕事関数にほぼ一致している。このため、本実施形態を用いて得られたＮｉＳｉゲート電極は微細ゲート電極でも均一なＮｉＳｉ結晶相が形成されているといえる。更に、本実施形態のｎＭＯＳは、ｎ＋ｐｏｌｙ−Ｓｉゲート電極を有するＭＯＳに比べてゲートリーク電流を効果的に低減することができる。【００９６】
（第２実施形態）
図６（ａ）〜（ｇ）、図７（ａ）〜（ｅ）は本発明のＭＯＳの別の実施形態を示した断面図である。本実施形態では、ゲート電極としてＮｉシリサイドを用い、金属含量が高いシリサイド（第１の合金）としてＮｉ３Ｓｉ結晶相を、Ｓｉ含量が高いシリサイドとしてＮｉＳｉ結晶相（第２の合金）を形成した。【００９７】
図６（ａ）に示すように、シリコン基板１の表面領域にＳＴＩ技術を用いて素子分離領域２を形成し、続いて、素子分離されたシリコン基板表面にゲート絶縁膜３を形成した。この工程は図３（ａ）と同一工程である。【００９８】
次に、ゲート絶縁膜３上に厚さ３０ｎｍのｐｏｌｙ−Ｓｉ膜（第１領域：成分Ｓ１はシリコンである）４と厚さ９０ｎｍのシリコン窒化膜（マスク）２５からなる積層膜を形成した（形成工程）。この積層膜を、図６（ｂ）に示すように、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いて加工し、シリコン基板１上に突出したゲート絶縁膜３、ｐｏｌｙ−Ｓｉ膜４及びシリコン窒化膜２５を形成した。引き続いて、ｐｏｌｙ−Ｓｉ膜４及びシリコン窒化膜２５をマスクとしてイオン注入を行い、エクステンション拡散層領域６を自己整合的に形成した。【００９９】
図６（ｃ）から（ｆ）に示すように、その後のゲートサイドウォール７の形成及びソース・ドレイン拡散領域８の形成、ソース・ドレイン拡散領域８上へのシリサイド層１０の形成、層間絶縁膜１１の形成は図３（ｃ）から（ｆ）と同じ工程である。本実施形態の場合では、酸化膜の層間絶縁膜１１の形成前に、２０ｎｍ程度のシリコン窒化膜層１１１を挿入してもよい。これは、後のシリコン窒化膜２５のエッチバックプロセスで露出しているシリコン窒化膜１１１はエッチング除去され、製造後のＭＯＳのゲート電極上に残留しないためである。このシリコン窒化膜１１１はソース・ドレイン領域へのコンタクトホール形成時のエッチングストッパーとして機能する。【０１００】
この層間絶縁膜１１をＣＭＰ技術によって平坦化し、さらに、残りの酸化膜１１と、必要な場合は窒化膜１１１のエッチバックを行うことでｐｏｌｙ−Ｓｉ膜上のシリコン窒化膜２５の表面を露出させた。この状態でシリコン窒化膜２５のみを酸化膜の層間絶縁膜１１とゲートサイドウォール７に対して選択的にエッチバックすることで、図６（ｇ）に示すようなｐｏｌｙ−Ｓｉ４が完全に埋め込まれ、その上にｐｏｌｙ−Ｓｉ４の最上面からゲートサイドウォール７の最上部４１までの高さＨが約８０ｎｍの凹部が形成された（露出工程）。【０１０１】
次に、ｐｏｌｙ−Ｓｉ４とシリサイドを形成させる金属膜１２としてＮｉ（金属Ｍ１）を堆積した（第１堆積工程）。本実施形態では、ＤＣマグネトロンスパッタリング法により室温でＮｉを６０ｎｍ成膜した。図７（ａ）に示すように凹部の深さが８０ｎｍと深いため、ゲート長が５０ｎｍ程度の場合にはｐｏｌｙ−Ｓｉ４の直上には６０ｎｍ以下のＮｉしか堆積されない。しかし、凹部の側壁に堆積されるＮｉもシリサイド化反応に寄与する。このため、このような場合であってもＮｉ不足とはならず、ｐｏｌｙ−Ｓｉ４を全てＮｉ３Ｓｉ結晶相とすることが可能である。【０１０２】
引き続いて、実施形態１と同様に、ゲート絶縁膜上のｐｏｌｙ−Ｓｉ４とＮｉ１２を反応させるため、４００℃、２分の熱処理によるＮｉ３Ｓｉ結晶相の領域（１）１３の形成（第１合金化工程；ｙ１／ｘ１＝１／３）と、余剰のＮｉ膜のウェットエッチング除去を行った。図７（ｂ）に示すように、Ｎｉ３Ｓｉ化に伴う体積膨張は約２．１倍であるため、Ｎｉ３Ｓｉ結晶相の領域（１）１３の高さは約６５ｎｍで、Ｎｉ３Ｓｉ結晶相の領域（１）１３の最上面はゲートサイドウォール７の最上部４１よりも低い位置にある。【０１０３】
さらに、この上に実施形態１と同様に追加シリコン層（第２領域：成分Ｓ１はシリコンである）１４を形成した（第２堆積工程）。本実施形態の場合には、図７（ｃ）に示すように、Ｎｉ３Ｓｉ結晶相の領域（１）１３と反応する追加シリコン層１４はＮｉ３Ｓｉ結晶相の領域（１）１３の上面にしか存在しない。このため、追加シリコン層１４は当初のｐｏｌｙ−Ｓｉ４の２倍を越える厚さに設定しなければならない。ただし、現実には図に示されるように、アスペクト比が約１の凹部への成膜となるため、ゲートサイドウォールで挟まれたＮｉ３Ｓｉ結晶相の領域（１）１３直上の部分をほぼ完全に埋め込むような厚さの追加シリコン層１４を設けることが望ましい。本実施形態の場合には、当初のｐｏｌｙ−Ｓｉ４の２．５倍である７５ｎｍの追加シリコン層１４を室温にてスパッタリング法で堆積することでこの形状を実現した。【０１０４】
次に、実施形態１と同様の、追加シリコン層１４とＮｉ３Ｓｉ結晶相の領域（１）１３を反応させＮｉＳｉ結晶相の領域（２）１５に変換する４００℃、５分の熱処理を行った（第２合金化工程；ｙ２／ｘ２＝１）。本実施形態によるＮｉＳｉ結晶相の領域（２）１５の体積は当初のｐｏｌｙ−Ｓｉ４の体積の約３．５倍になるが、本実施形態では、図７（ｄ）で示されるように、３０ｎｍのｐｏｌｙ−Ｓｉ４に対して、ゲートサイドウォールの高さは約３．７倍の１１０ｎｍに設定されている。このため、形成されるＮｉＳｉ結晶相の領域（２）１５はその全体がゲートサイドウォール７の内側に収まる（ＮｉＳｉ結晶相の領域（２）１５の最上面４０はゲートサイドウォールの最上部４１よりも低い）。従って実施形態１のように、得られるＮｉＳｉ結晶相の領域（２）１５がゲート長よりも幅が広くなることはなく、ソース・ドレインコンタクト１７との短絡を完全に防ぐことができる。【０１０５】
さらに、実施形態１と同様に、追加シリコン層１４のウェットエッチング除去、層間絶縁膜１６の形成、配線層１７の形成を経て、最終的に図７（ｅ）の構造のＭＯＳを得た。なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。【０１０６】
表１の「実施形態２」の欄に、本実施形態を用いて得られたＮｉＳｉゲート電極を有する、ゲート長が０．０５μｍのｎＭＯＳのしきい値電圧（Ｖｔｈ）の平均値とばらつきを示している。ゲート長が短くても本実施形態を用いて得られたＮｉＳｉ結晶相のゲート電極はｎ＋ｐｏｌｙ−Ｓｉゲート電極と同等の均一性を有することがわかる。また、Ｖｔｈの値から、実効仕事関数は４．５ｅＶと予想され、ＨｆＳｉＯＮゲート絶縁膜上のＮｉＳｉゲート電極の実効仕事関数にほぼ一致している。このため、本実施形態を用いて得られたＮｉＳｉゲート電極は微細ゲート電極でも均一なＮｉＳｉ結晶相が形成されているといえる。更に、本実施形態のｎＭＯＳは、ゲート電極の空乏化を防ぐとともに、ｎ＋ｐｏｌｙ−Ｓｉゲート電極を有するＭＯＳに比べてゲートリーク電流を効果的に低減することができる。【０１０７】
更に、本実施形態では非特許文献４に開示された方法では不可能と思われる、３０ｎｍと非常に薄いｐｏｌｙ−Ｓｉを第１合金化工程の前に成膜した場合でもゲート電極組成の制御性が良好であることを示している。本発明によれば、さらに薄いｐｏｌｙ−Ｓｉを第１合金化工程の前に成膜した場合でも原理的には結晶相の制御が可能であるため、ゲート長がさらに小さくなっても追加シリコンの埋め込み性を損なうことなく、実施が可能である。【０１０８】
（第３実施形態）
図８（ａ）〜（ｄ）、図９（ａ）〜（ｃ）、図１０（ａ）〜（ｃ）、図１１（ａ）〜（ｃ）は、本発明のｐＭＯＳ及びｎＭＯＳを備えた半導体装置の製造工程の実施形態である。これらの図は、ｐＭＯＳに金属含量が高いシリサイド電極（第１の合金）を、ｎＭＯＳにＳｉ含量が高いシリサイド電極（第２の合金）を作り分ける工程を示した断面図である。本実施形態では、シリサイド電極としてＮｉシリサイドを用い、金属含量が高いシリサイドとしてＮｉ３Ｓｉ結晶相（第１の合金）を、Ｓｉ含量が高いシリサイドとしてＮｉＳｉ結晶相（第２の合金）を形成した。【０１０９】
図８（ａ）〜（ｄ）、図９（ａ）〜（ｃ）、図１０（ａ）、（ｂ）は、実施形態２で図６（ａ）から（ｇ）および図７（ａ）、（ｂ）に示した工程と同一工程を、ｐＭＯＳ領域とｎＭＯＳ領域の両方に施した図を示している。【０１１０】
すなわち、まず、ｎ型半導体領域（ｎ型領域；ｎ型活性領域；ｎウェル）及びｐ型半導体領域（ｐ型領域；ｐ型活性領域；ｐウェル）を有するシリコン基板１を準備した。次に、シリコン基板１の表面領域に、ｎ型半導体領域とｐ型半導体領域が素子分離されるように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域２を形成した。続いて、素子分離されたシリコン基板表面にゲート絶縁膜３を形成した（図８（ａ））。【０１１１】
次に、ゲート絶縁膜３上に突出するように、厚さ６０ｎｍのｐｏｌｙ−Ｓｉ膜（ポリシリコン膜：第１領域：成分Ｓ１はシリコンである）４と厚さ１００ｎｍのシリコン窒化膜２５（マスク）からなる積層膜を形成した。この積層膜を、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いて加工した。そして、ｎ型半導体領域上に突出したゲート絶縁膜３、ｐｏｌｙ−Ｓｉ膜４及びシリコン窒化膜２５をこの順に形成した（形成工程）。また、ｐ型半導体領域上に突出したゲート絶縁膜３、ｐｏｌｙ−Ｓｉ膜４及びシリコン窒化膜２５をこの順に形成した（図８（ｂ））。引き続いてイオン注入を行い、シリコン窒化膜２５をマスクとしてエクステンション拡散層領域６を自己整合的に形成した。【０１１２】
さらに、シリコン酸化膜を堆積し、その後エッチバックすることによって、ｐ型半導体領域上及びｎ型半導体領域上に突出したゲート絶縁膜３、ｐｏｌｙ−Ｓｉ膜４、及びシリコン窒化膜２５の両側面にゲートサイドウォール７を形成した（図８（ｃ））。この状態で再度イオン注入を行い、活性化アニールを経てｎ型半導体領域内のｐｏｌｙ−Ｓｉ膜４を挟んだ両側及びｐ型半導体領域内のｐｏｌｙ−Ｓｉ膜４を挟んだ両側にそれぞれソース・ドレイン拡散領域８を形成した。【０１１３】
次に、図８（ｄ）に示すように、厚さ２０ｎｍの金属膜９をスパッタリングにより全面に堆積した。この後、サリサイド技術により、第１領域及びゲートサイドウォール、ＳＴＩをマスクとして、ソース・ドレイン拡散領域８上のみに厚さ約２０ｎｍのシリサイド層１０を形成した。この後、余剰金属膜９を選択的にウェットエッチング除去した（図９（ａ））。このシリサイド層１０はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とした。なお、Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。【０１１４】
さらに、図９（ｂ）に示すように、全面に窒化膜の層間絶縁膜１１１を堆積させた後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって５００ｎｍのシリコン酸化膜からなる層間絶縁膜１１を形成した。この窒化膜の層間絶縁膜１１１及びシリコン酸化膜の層間絶縁膜１１をＣＭＰ技術によって平坦化させた後、さらに、残りの酸化膜１１と、窒化膜１１１のエッチバックを行うことでｐｏｌｙ−Ｓｉ膜上のシリコン窒化膜２５の表面を露出させた。この状態でシリコン窒化膜２５のみを酸化膜の層間絶縁膜１１とゲートサイドウォール７に対して選択的にエッチバックすることで、図９（ｃ）に示すようなｐｏｌｙ−Ｓｉ４が完全に埋め込まれ、その上にｐｏｌｙ−Ｓｉ４の最上面からゲートサイドウォール７の最上部４１までの高さＨが約８０ｎｍの凹部が形成された（露出工程）。【０１１５】
次に、ｐｏｌｙ−Ｓｉ４とシリサイドを形成させる金属膜１２としてＮｉ（金属Ｍ１）を堆積した（第１堆積工程）。なお、このＮｉ膜は、ｎ型半導体領域及びｐ型半導体領域上に堆積された２つの第１領域をＮｉ３Ｓｉ結晶相とするのに必要な金属Ｍ１の量よりも多い量の金属Ｍ１を含む層として形成した。本実施形態では、ＤＣマグネトロンスパッタリング法により室温でＮｉを６０ｎｍ成膜した（図１０（ａ））。【０１１６】
引き続いて、実施形態１と同様に、ゲート絶縁膜上のｐｏｌｙ−Ｓｉ４とＮｉ１２を反応させた。すなわち、４００℃、２分の熱処理により、ｎ型半導体領域及びｐ型半導体領域上のＮｉ３Ｓｉ結晶相の領域（１）１３の形成（第１合金化工程；ｙ１／ｘ１＝１／３）を行った。図１０（ｂ）に示すように、Ｎｉ３Ｓｉ化に伴う体積膨張は約２．１倍であるため、Ｎｉ３Ｓｉ結晶相の領域（１）１３の高さは約６５ｎｍで、Ｎｉ３Ｓｉ結晶相の領域（１）１３の最上面はゲートサイドウォール７の最上部４１よりも低い位置にある。次に、余剰のＮｉ膜のウェットエッチング除去を行った。【０１１７】
この後、図１０（ｃ）に示すように、第１合金化工程において第１の合金となったｎ型半導体領域上の領域（１）のうち露出している部分を反応防止層３１で覆った。本実施形態では１０ｎｍの酸化膜をドライエッチングにより加工することで反応防止層（キャップ膜）とした。反応防止層３１は、追加シリコン１４とＮｉ３Ｓｉ結晶相の領域（１）１３（ｙ１／ｘ１＝１／３）の間の反応を抑制する機能があれば特に材質は問わないが、シリサイド電極に対して選択的にエッチングできることが必要である。【０１１８】
この後、図１０（ｃ）に示すように、ｐ型半導体領域上に突出した第１の合金から構成される領域（１）の少なくとも一部に接するように、追加シリコン層（第２領域：成分Ｓ１はシリコンである）１４を堆積させた（第２堆積工程）。この追加シリコン層１４は、ｐ型半導体領域上に突出したＮｉ３Ｓｉ結晶相の領域（１）１３と反応して、ｐ型半導体領域上に突出したＮｉ３Ｓｉ結晶相の領域１３全体をＮｉＳｉ化するのに必要な量よりも多い量の成分Ｓｉから構成されている。従って、追加シリコン層は、前の工程でｐ型半導体領域上に突出するように形成したｐｏｌｙ−Ｓｉ４の２倍を越える原子数のシリコンを含んでいる必要がある。【０１１９】
次に、図１１（ａ）、（ｂ）に示すように、実施形態２と同様、追加シリコン層１４と、ｐ型半導体領域上に突出したＮｉ３Ｓｉ結晶相の領域（１）１３を反応させてＮｉＳｉ結晶相の領域（２）１５（ｙ２／ｘ２＝１）に変換する（第２合金化工程）。この反応は、４００℃、５分の熱処理で行った。この後、ウェットエッチングを行って未反応の追加シリコン層１４を除去した。このウェットエッチングの実施条件は実施形態２と同一である。この結果、ｐ型半導体領域上では実施形態２の図７（ｄ）に示されているようなＮｉＳｉ結晶相のゲート電極１５が形成されるが、反応防止層３１で覆われているｎ型半導体領域上ではＮｉ３Ｓｉ結晶相のゲート電極１３がそのまま残っている。また、ＮｉＳｉ結晶相のゲート電極１５の最上面４０はゲートサイドウォールの最上部４１よりも低くなっている。さらに、未反応のまま残った追加シリコン層１４を、２２質量％の水酸化テトラメチルアンモニウム溶液によりウェットエッチングによって除去した。【０１２０】
最後に層間絶縁膜１６の形成、配線層１７の形成を経て、最終的に図１１（ｃ）の構造のｎＭＯＳとｐＭＯＳを得た。なお、反応防止層３１は層間絶縁膜１６に比べて非常に薄いため層間絶縁膜１６の形成前に除去しなくても良い。また、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。【０１２１】
表１の「実施形態３」の欄に、本実施形態を用いて得られたＮｉＳｉ結晶相のゲート電極を有するｎＭＯＳとＮｉ３Ｓｉ結晶相のゲート電極を有するｐＭＯＳの、ゲート長が０．０５μｍの場合のしきい値電圧（Ｖｔｈ）の平均値とばらつきを示している。ゲート長が短くても本実施形態を用いて得られたＮｉＳｉ結晶相のゲート電極（ｎＭＯＳ用）およびＮｉ３Ｓｉ結晶相のゲート電極（ｐＭＯＳ用）は共に、ｎ＋ｐｏｌｙ−Ｓｉゲート電極のｎＭＯＳ及びｐ＋ｐｏｌｙ−Ｓｉゲート電極のｐＭＯＳと同等の均一性を有することがわかる。また、Ｖｔｈの値から、ＮｉＳｉとＮｉ３Ｓｉの実効仕事関数はそれぞれ４．５ｅＶ、４．８ｅＶと予想され、ＨｆＳｉＯＮゲート絶縁膜上のＮｉＳｉ、Ｎｉ３Ｓｉ結晶相のゲート電極の実効仕事関数にほぼ一致させることができる。この結果、ｎＭＯＳ及びｐＭＯＳの特性に応じてＶｔｈ（しきい値電圧）を調節し、チャネル領域の不純物濃度を効果的に低減させてＣＭＯＳの処理速度の高速化を図ることができる。【０１２２】
また、本実施形態を用いて得られた微細ゲート電極には、均一なＮｉＳｉ結晶相およびＮｉ３Ｓｉ結晶相が形成されている。更に、本実施形態のｎＭＯＳ及びｐＭＯＳを備えたＣＭＯＳにおいても、ｎ＋ｐｏｌｙ−Ｓｉのゲート電極を有するＭＯＳに比べてゲートリーク電流を効果的に低減することができる。
なお、上記の半導体装置は、ｎＭＯＳとｐＭＯＳが混在したＣＭＯＳトランジスタとしても良い。【０１２３】
（第４実施形態）
本実施形態では、第１〜３実施形態と異なり、ｐｏｌｙ−Ｓｉ４及び追加シリコン１４の代わりにｐｏｌｙ−Ｓｉ０．７Ｇｅ０．３（第１領域）と追加Ｓｉ０．７Ｇｅ０．３（第２領域）を形成した。また、金属層としてＮｉ（金属Ｍ１）を堆積させ、ｐＭＯＳに金属含量が高いＮｉ３（Ｓｉ０．７Ｇｅ０．３）結晶相のゲート電極（第１の合金）を、ｎＭＯＳにＳｉＧｅ含量が高いＮｉ（Ｓｉ０．７Ｇｅ０．３）結晶相のゲート電極（第２の合金）を作り分けた。【０１２４】
ＮｉとＧｅの合金にはＮｉシリサイドと同様に、Ｎｉ３Ｇｅ結晶相、Ｎｉ２Ｇｅ結晶相、ＮｉＧｅ結晶相が確認されているため、本実施形態ではＮｉシリサイドの場合とまったく同じメカニズムで、Ｇｅ含量の異なる結晶相の作り分けが可能となる。従って、第１領域及び第２領域としてＳｉ０．７Ｇｅ０．３（成分Ｓ１はＳｉ０．７Ｇｅ０．３である）を用いた場合であっても、上記と同様の作り分けが可能である。より一般化させて説明すると、第１領域及び第２領域としてＳｉｘＧｅ１−ｘを用いた場合、Ｎｉ３ＳｉｘＧｅ１−ｘ結晶相、Ｎｉ２ＳｉｘＧｅ１−ｘ結晶相、ＮｉＳｉｘＧｅ１−ｘ結晶相を作り分けることができる。この際の工程図は実施形態３の場合とまったく同じであるため省略する。【０１２５】
表１の「実施形態４」の欄に、本実施形態を用いて得られたＮｉ（Ｓｉ０．７Ｇｅ０．３）結晶相のゲート電極を有するｎＭＯＳと、Ｎｉ３（Ｓｉ０．７Ｇｅ０．３）結晶相のゲート電極を有するｐＭＯＳの、ゲート長が０．０５μｍの場合のしきい値電圧（Ｖｔｈ）の平均値とばらつきを示している。表１の結果より、ゲート長が短くてもＶｔｈばらつきが十分、小さいことがわかる。また、Ｖｔｈの値から、Ｎｉ（Ｓｉ０．７Ｇｅ０．３）とＮｉ３（Ｓｉ０．７Ｇｅ０．３）の実効仕事関数はそれぞれ４．５ｅＶ、４．９ｅＶと予想される。ｐＭＯＳ側に用いるＮｉ３（Ｓｉ０．７Ｇｅ０．３）ゲート電極の実効仕事関数は、Ｎｉ３Ｓｉ結晶相のゲート電極の実効仕事関数（４．８ｅＶ）よりも０．１ｅＶ程度大きい。このため、その分だけ−０．４５Ｖから−０．３６ＶへとＶｔｈを下げられるという利点が存在する。【０１２６】
（第５実施形態）
本実施形態は、ｐｏｌｙ−Ｓｉ（第１領域）４とＮｉ（金属Ｍ１）１２を反応させて形成する金属含量が高いシリサイド（第１の合金）をＮｉ２Ｓｉ結晶相（ｙ１／ｘ１＝１／２）とした場合である。以下の点を除いて実施形態２とまったく同じ工程を用いることが可能である。Ｎｉ２Ｓｉ結晶相が安定な温度はＮｉ３Ｓｉ結晶相が安定な温度よりも低く、その場合のシリサイド化進行速度が遅いため、ｐｏｌｙ−Ｓｉ４をＮｉ２Ｓｉ結晶相にフルシリサイド化するための熱処理（第１合金化工程）を２８０℃、１０分とした。【０１２７】
また、Ｎｉ２Ｓｉ結晶相に追加シリコン１４を反応させて得られるＮｉＳｉ結晶相（ｙ２／ｘ２＝１：第２の合金）の体積は当初のｐｏｌｙ−Ｓｉ４の２．２倍である。このため、最終的に第２合金化を行って形成されたＮｉＳｉ結晶相がゲートサイドウォールの最上部を越えないゲート電極とするためには、シリコン窒化膜（マスク）２５の膜厚を３６ｎｍ以上に設定する必要がある。本実施形態では、マージンを考慮して５０ｎｍに設定した。さらにＮｉ２Ｓｉ結晶相からＮｉＳｉ結晶相を得るための追加シリコン（第２領域）１４の膜厚は、当初ｐｏｌｙ−Ｓｉ４の厚さである３０ｎｍ以上とする必要があり、本実施形態では５０ｎｍとした。【０１２８】
表１の「実施形態５」の欄に、本実施形態を用いて得られたＮｉＳｉ結晶相のゲート電極を有するｎＭＯＳの、ゲート長が０．０５μｍの場合のしきい値電圧（Ｖｔｈ）の平均値とばらつきを示している。Ｖｔｈばらつき、Ｖｔｈ平均値が共に実施形態２で得られた値と同等であり、本実施形態を用いて得られた微細ゲート電極は均一なＮｉＳｉ結晶相が形成されているといえる。本実施形態の利点は、シリコン窒化膜２５や追加シリコン１４（マスク）の膜厚をそれほど大きく設定する必要がないため、Ｎｉ１２や追加シリコン１４の凹部への埋め込み性が向上する点である。【０１２９】
本実施形態には示さないが、本方法をベースにして、実施形態３に示したような工程を経ることによりｎＭＯＳ用にＮｉＳｉ結晶相のゲート電極（第２合金）を、ｐＭＯＳ用にＮｉ２Ｓｉ結晶相のゲート電極（第１合金）を作り分けることも可能である。【０１３０】
（第６実施形態）
本実施形態は、Ｎｉ３Ｓｉ結晶相（第１合金；ｙ１／ｘ１＝１／３）と追加シリコン（第２領域）１４を反応させて形成するＳｉ含量が高いシリサイドをＮｉＳｉ２結晶相（第２合金；ｙ２／ｘ２＝２）とした場合である。以下の点を除いて実施形態２とまったく同じ工程を用いることが可能である。ＮｉＳｉ２結晶相が安定な温度はＮｉＳｉ結晶相が安定な温度よりも高いため、Ｎｉ３Ｓｉ結晶相の領域（１）１３をＮｉＳｉ２結晶相にフルシリサイド化するための熱処理（第１合金化）を６５０℃、２分とした。その際に、ソース・ドレイン領域上に設けるシリサイド層に耐熱性が必要となるため、Ｃｏシリサイドを用いた。また、Ｎｉ３Ｓｉ結晶相に追加シリコン１４を反応させて得られるＮｉＳｉ２結晶相の体積は、当初のｐｏｌｙ−Ｓｉ４の約３．９倍であるため、最終的に第２合金化工程においてＮｉＳｉ結晶相がゲートサイドウォールの最上部を越えないゲート電極とするためには、シリコン窒化膜（マスク）２５の膜厚を９０ｎｍ以上に設定する必要がある。本実施形態では、マージンを考慮して１００ｎｍに設定した。さらにＮｉ３Ｓｉ結晶相からＮｉＳｉ２結晶相を得るための追加シリコン１４の膜厚は、当初ｐｏｌｙ−Ｓｉ４の厚さの３倍である９０ｎｍ以上とする必要があり、本実施形態では１００ｎｍとした。【０１３１】
表１の「実施形態６」の欄に、本実施形態を用いて得られたＮｉＳｉ２結晶相のゲート電極を有するｎＭＯＳの、ゲート長が０．０５μｍの場合のしきい値電圧（Ｖｔｈ）の平均値とばらつきを示している。Ｖｔｈばらつきは、他の実施形態のＮｉＳｉ結晶相のゲート電極に比べてやや劣化するが許容範囲内に入っている。また、Ｖｔｈ平均値から実効仕事関数は４．４ｅＶと計算され、本実施形態を用いて得られた微細ゲート電極は均一なＮｉＳｉ２結晶相が形成されているといえる。本実施形態の利点は、ＮｉＳｉ２結晶相を用いることによりＮｉＳｉ結晶相の場合よりもＶｔｈを下げられる点である。【０１３２】
実施形態としては示さないが、本実施形態をベースにして、実施形態３に示したような工程を経ることによりｎＭＯＳ用ゲート電極としてＮｉＳｉ２結晶相（第２合金）を、ｐＭＯＳ用ゲート電極としてＮｉ３Ｓｉ結晶相（第１合金）を作り分けることが可能である。【０１３３】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、材料及び構造を選択して実施することが可能である。【０１３４】
例えば、ゲート電極をシリサイド化するための金属元素と、ソース・ドレイン拡散層上に設けるシリサイド層に用いる金属元素の組合せは、実施形態１中でも述べたように、ソース・ドレイン拡散層上のシリサイド層の変質が起こらない温度範囲とする必要がある。また、ゲート電極用のｐｏｌｙ−Ｓｉのシリサイド化が可能という条件が満たされる必要がある。しかし、低温でのシリサイド化が困難な金属でも長時間の熱処理を行うことでシリサイド化が可能である。このため、各シリサイド金属元素の組合せに応じて熱処理温度や時間等の条件の調整およびソース・ドレイン拡散層のシリサイド金属の適切な選択をして、所望の効果を得ることが可能となる。【０１３５】
また、例えば、ｐｏｌｙ−ＳｉをアモルファスＳｉに置き換える、シリサイド化する金属の成膜温度を調整する等の工夫で、シリサイド化温度を低下させることが可能であり、これらの技術を必要に応じて併用することで、好適な組合せを実現できる。さらに、各シリサイド材料によって、各温度領域で最も安定で自動的に得られる金属含量が大きい相と、Ｓｉ含量が大きい相のストイキオメトリ組成比が異なるため、それらを適宜選択することが必要となる。【０１３６】
【表１】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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