(57)【要約】  所望のパターンを形成する。  ゲート電極材となる導電層を形成した後（ステップＳ１）、ハードマスクとなるＳｉＮ層を形成する（ステップＳ２）。そして、第２のマスクとして、レジスト層を形成する（ステップＳ３）。次いで、そのレジスト層をパターニングする（ステップＳ４）。次いで、レジスト層をマスクにして、ＳｉＮ層をパターニングする（ステップＳ５）。レジスト層を除去した後、ＳｉＮ層の表層部を変質させ（ステップＳ６）、その表層部を選択的に除去する（ステップＳ７）。そして、縮小化されたＳｉＮ層をハードマスクとしてその下の導電層をエッチングする（ステップＳ８）。これにより、プロセス中のレジスト層の変形等が生じることなく、微細なゲート電極パターンを安定して形成することが可能になる。
2007116492.tif 000002
【特許請求の範囲】
【請求項１】
導電層上に第１のマスク層を形成する工程と、
前記第１のマスク層の上層に第２のマスク層を形成する工程と、
前記第２のマスク層をパターニングする工程と、
パターニング後の前記第２のマスク層を用いて前記第１のマスク層をパターニングする工程と、
露出する前記第１のマスク層の表層部を変質させる工程と、
変質された前記表層部を除去して前記第１のマスク層を縮小する工程と、
縮小された前記第１のマスク層を用いて前記導電層をパターニングする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
露出する前記第１のマスク層の前記表層部を変質させる工程においては、
前記表層部を酸化して酸化膜を形成することを特徴とする請求の範囲第１項記載の半導体装置の製造方法。
【請求項３】
パターニング後の前記第２のマスク層を用いて前記第１のマスク層をパターニングする工程後に、
前記第２のマスク層を除去する工程を有し、
前記第２のマスク層を除去する工程後に、
露出する前記第１のマスク層の前記表層部を変質させることを特徴とする請求の範囲第１項記載の半導体装置の製造方法。
【請求項４】
前記第２のマスク層をパターニングする工程においては、
前記第２のマスク層をレジストを用いて形成し、パターニング後の前記第２のマスク層を用いて前記第１のマスク層をパターニングするまでの間に前記第２のマスク層の形状を維持することのできる寸法でパターニングすることを特徴とする請求の範囲第１項記載の半導体装置の製造方法。
【請求項５】
前記導電層上に前記第１のマスク層を形成する工程後に、
前記第１のマスク層上に反射防止層を形成する工程を有し、
前記第１のマスク層の上層に前記第２のマスク層を形成する工程においては、
前記反射防止層上に前記第２のマスク層をレジスト用いて形成することを特徴とする請求の範囲第１項記載の半導体装置の製造方法。
【請求項６】
前記導電層上に前記第１のマスク層を形成する工程後に、
前記第１のマスク層の前記表層部を変質させて前記表層部を除去するときに、変質された前記表層部と共に除去することのできる材質からなる層を前記第１のマスク層上に形成する工程を有し、
前記第１のマスク層の上層に前記第２のマスク層を形成する工程においては、
前記層の上層に前記第２のマスク層を形成することを特徴とする請求の範囲第１項記載の半導体装置の製造方法。
【請求項７】
前記層の上層に前記第２のマスク層を形成した後に、
前記第２のマスク層をパターニングし、
パターニング後の前記第２のマスク層を用いて前記層及び前記第１のマスク層をパターニングし、
前記層及び前記第１のマスク層をパターニングした後、露出する前記第１のマスク層の表層部を変質させる工程においては、
上面にパターニング後の前記層が形成されている前記第１のマスク層の露出した側面の前記表層部を変質させ、
変質された前記表層部を除去して前記第１のマスク層を縮小する工程においては、
前記表層部と共に前記第１のマスク層上面の前記層を除去して前記第１のマスク層を縮小することを特徴とする請求の範囲第６項記載の半導体装置の製造方法。
【請求項８】
前記層を形成する工程後に、
前記層上に反射防止層を形成する工程を有し、
前記第１のマスク層の上層に前記第２のマスク層を形成する工程においては、
前記反射防止層上に前記第２のマスク層をレジスト用いて形成することを特徴とする請求の範囲第７項記載の半導体装置の製造方法。
【請求項９】
前記第１のマスク層の材質は、ＳｉＮ、ＳｉＣ、ＳｉＯＣ又はＳｉＯ2であることを特徴とする請求の範囲第１項記載の半導体装置の製造方法。
【請求項１０】
変質された前記表層部の材質は、ＳｉＯＮ、ＳｉＯＣ又はＳｉＯ2であることを特徴とする請求の範囲第１項記載の半導体装置の製造方法。
【請求項１１】
前記層の材質は、レジスト、ＳｉＯ2であることを特徴とする請求の範囲第６項記載の半導体装置の製造方法。
【請求項１２】
前記表層部を酸化して酸化膜を形成する際には、酸化処理を４００℃以下で行うことを特徴とする請求の範囲第２項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にリソグラフィ技術を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在の半導体装置の製造においては、リソグラフィにより形成されたレジストパターンをマスクとして、ｐｏｌｙ−Ｓｉ（ポリシリコン）層、ＳｉＯ2（酸化シリコン）層、ＳｉＮ（窒化シリコン）層等の各種の被エッチング層をＲＩＥ（Reactive Ion Etching）によって加工する技術が一般的に用いられている。【０００３】
ところで、パターンの微細化に伴い、リソグラフィに用いる光源もＫｒＦ（フッ化クリプトン）エキシマレーザ（波長２４８ｎｍ）からＡｒＦ（フッ化アルゴン）エキシマレーザ（波長１９３ｎｍ）へと、より短い波長のものが用いられている。この露光光源の短波長化に応じて、レジスト材料自体も、露光波長の光に対して充分な透過率が得られるように適宜変更されている。【０００４】
また、リソグラフィ技術においては、露光波長による制限から実現可能な最小寸法が存在する。しかし、ＭＯＳトランジスタのゲート電極やＤＲＡＭのビット線等では、メモリの高密度化のため、この最小寸法以下のパターンが要求される。例えば、ノード９０ｎｍ世代においても、幅１００ｎｍ以下の微細ラインパターンが要求される。【０００５】
近年、このような微細ラインパターンを実現するためにレジストトリミングと呼ばれる手法を使用することが一般的になっている。この手法においては、レジストパターンは、ＳＯ2（二酸化イオウ）等のプラズマを用いた等方的エッチングによって細められ、限界寸法以下に縮小されている（例えば、特許文献１参照）。
【特許文献１】特開２００４−１５２７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＡｒＦエキシマレーザで使用されるレジストはプラズマ耐性が弱く、トリミングによる微細レジストパターン形成が可能であったとしても、パターン寸法が１００ｎｍ以下になると、レジストパターンの機械強度そのものが小さいため、ＲＩＥを行うと、微細レジストパターンの倒れ、エッジラフネスの増大、パターン変形等の問題が生じる。更に、ＲＩＥ中の熱ストレスや帯電による静電気力によっても、同様にレジストパターンの倒れや変形が発生する。これらの問題については、解決手法を確立することが望まれている。【０００７】
本発明はこのような点に鑑みてなされたものであり、リソグラフィにより所望のパターンを形成することのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明では上記課題を解決するために、導電層上に第１のマスク層を形成する工程と、前記第１のマスク層の上層に第２のマスク層を形成する工程と、前記第２のマスク層をパターニングする工程と、パターニング後の前記第２のマスク層を用いて前記第１のマスク層をパターニングする工程と、露出する前記第１のマスク層の表層部を変質させる工程と、変質された前記表層部を除去して前記第１のマスク層を縮小する工程と、縮小された前記第１のマスク層を用いて前記導電層をパターニングする工程と、を有することを特徴とする半導体装置の製造方法が提供される。【０００９】
このような半導体装置の製造方法によれば、導電層上に第１のマスク層が形成され、第１のマスク層の上層に第２のマスク層が形成され、第２のマスク層がパターニングされ、第２のマスク層を用いて第１のマスク層がパターニングされ、第１のマスク層の表層部が変質され、表層部を除去して第１のマスク層が縮小され、縮小された第１のマスク層を用いて導電層がパターニングされる。
【発明の効果】
【００１０】
本発明では、導電層上に第１のマスク層を形成した後に、第１のマスク層の上層に第２のマスク層を形成し、第２のマスク層をパターニングした後に、第２のマスク層を用いて第１のマスク層をパターニングした。そして、第１のマスク層の表層部を変質し、表層部を除去して第１のマスク層を縮小させ、縮小させた第１のマスク層を用いて導電層をパターニングした。【００１１】
これにより、所望のパターンを形成することのできる半導体装置の製造方法の実現が可能になる。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１２】
【図１】ゲート電極形成の基本原理説明図の一例である。
【図２】第１の実施の形態のＣＭＯＳＦＥＴの要部断面図の一例である。
【図３】第１の実施の形態のＣＭＯＳＦＥＴ製造の原理説明図の一例である。
【図４】ｎＭＯＳ領域及びｐＭＯＳ領域形成工程の要部断面図の一例である。
【図５】ｐｏｌｙ−Ｓｉ層形成工程の要部断面図の一例である。
【図６】不純物注入工程の要部断面図の一例である。
【図７】ハードマスク形成工程の要部断面図の一例である。
【図８】ゲート電極形成工程の要部断面図の一例である。
【図９】側壁絶縁膜及びソース・ドレイン領域形成工程の要部断面図の一例である。
【図１０】シリサイド膜形成工程の要部断面図の一例である。
【図１１】第１の方法によるゲート電極形成工程の原理説明図の一例である。
【図１２】レジスト層形成工程の要部断面図の一例である。
【図１３】エッチング工程の要部断面図の一例である。
【図１４】反射防止層及びレジスト層除去工程の要部断面図の一例である。
【図１５】ＳｉＮ層表面酸化膜形成工程の要部断面図の一例である。
【図１６】ハードマスク形成工程の要部断面図の一例である。
【図１７】ゲート電極形成工程の要部断面図の一例である。
【図１８】第２の方法によるゲート電極形成工程の原理説明図の一例である。
【図１９】レジスト層形成工程の要部断面図の一例である。
【図２０】エッチング工程の要部断面図の一例である。
【図２１】ＳｉＣ層側面酸化膜形成工程の要部断面図の一例である。
【図２２】ハードマスク形成工程の要部断面図の一例である。
【図２３】ゲート電極形成工程の要部断面図の一例である。
【図２４】第３の方法によるゲート電極形成工程の原理説明図の一例である。
【図２５】レジスト層形成工程の要部断面図の一例である。
【図２６】エッチング工程の要部断面図の一例である。
【図２７】レジスト層及び反射防止層除去工程の要部断面図の一例である。
【図２８】ＳｉＣ層側面酸化膜形成工程の要部断面図の一例である。
【図２９】ハードマスク形成工程の要部断面図の一例である。
【図３０】ゲート電極形成工程の要部断面図の一例である。
【図３１】第２の実施の形態のＣＭＯＳＦＥＴの要部断面図の一例である。
【図３２】第２の実施の形態のＣＭＯＳＦＥＴ製造の原理説明図の一例である。
【図３３】不純物注入工程の要部断面図の一例である。
【図３４】ソース・ドレイン領域形成工程の要部断面図の一例である。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を、ゲート電極形成を例に、図面を参照して詳細に説明する。
図１はゲート電極形成の基本原理説明図の一例である。【００１４】
例えば、ＭＯＳＦＥＴのゲート電極を形成する場合には、先ず、基板上のゲート絶縁膜上にゲート電極材料であるｐｏｌｙ−Ｓｉ等の導電層を形成した後（ステップＳ１）、その上に、第１のマスクとして、後のゲート電極パターニング時のハードマスクとなるＳｉＮ層を形成する（ステップＳ２）。そして、このようにＳｉＮ層を形成した後に、その上に第２のマスクとして、所定膜厚のレジスト層を形成する（ステップＳ３）。【００１５】
次いで、そのレジスト層をパターニングする（ステップＳ４）。その際は、ゲート電極を形成する位置に、プロセス中の変形や倒れが生じないような幅で、そのレジスト層のパターンを形成する。また、上記ステップＳ３のレジスト層の形成時には、このステップＳ４のパターニング後に、そのような変形等が生じないような膜厚でレジスト層を形成しておく。【００１６】
次いで、パターニング後のレジスト層をマスクにして、その下のＳｉＮ層をパターニングする（ステップＳ５）。そして、レジスト層を除去した後、露出するＳｉＮ層の少なくとも側面の表層部を変質させ（ステップＳ６）、その表層部を選択的に除去する（ステップＳ７）。ＳｉＮ層の表層部を変質させるためには、例えばその表層部を酸化してそこにＳｉＯＮ（酸窒化シリコン）やＳｉＯ2を形成する方法を用いることができる。その場合、例えばＨＦ（フッ化水素）を用いることにより、その表層部を選択的にエッチングすることができる。尚、表層部の幅は、その変質させる際の条件を適当に設定することにより制御することができる。【００１７】
このようにしてＳｉＮ層の表層部を除去することにより、そのＳｉＮ層は、その幅が上記ステップＳ４のパターニングで得られるレジスト層の幅よりも小さくなる。この縮小化されたＳｉＮ層をハードマスクとしてその下の導電層をエッチングする（ステップＳ８）。【００１８】
このように、上記の方法では、レジスト層のパターン幅を最終的に得るべきゲート電極の幅より若干広く形成しておくことができ、そのレジスト層のパターンを用いてＳｉＮ層をパターニングし、さらにそのＳｉＮ層の表層部を変質させてそれを除去することにより、そのＳｉＮ層のパターンの幅を縮小化する。そして、その縮小化されたＳｉＮ層をハードマスクとしてゲート電極のパターニングを行う。したがって、上記の方法を用いることにより、プロセス中のレジスト層の変形等を生じさせることなく、より微細なゲート電極パターンを形成することが可能になる。【００１９】
尚、ここでは、ＳｉＮ層上にレジスト層を形成するようにしたが、ＳｉＮ層上に反射防止層等の層を形成し、その上にレジスト層を形成するようにしてもよい。
以下、上記のような方法について具体例を挙げて詳細に説明する。ここでは、ＣＭＯＳＦＥＴのゲート電極形成を例に、具体的に説明する。【００２０】
先ず、第１の実施の形態について説明する。
図２は第１の実施の形態のＣＭＯＳＦＥＴの要部断面図の一例である。
図２に示すＣＭＯＳＦＥＴ１ａは、Ｓｉ（シリコン）基板２にＳＴＩ（Shallow Trench Isolation）３が形成され、ＳＴＩ３により、ｎＭＯＳ領域３０及びｐＭＯＳ領域４０が画定されている。それぞれの領域にはＭＯＳＦＥＴ１０とＭＯＳＦＥＴ２０が形成されている。【００２１】
ＭＯＳＦＥＴ１０は、Ｓｉ基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２を有し、その外側には側壁絶縁膜１３が形成されている。また、ゲート電極１２両側のＳｉ基板２内には、側壁絶縁膜１３直下に所定導電型のソース・ドレイン・エクステンション領域１４が形成され、さらに側壁絶縁膜１３両側のＳｉ基板２内には、ソース・ドレイン領域１５が形成されている。また、ゲート電極１２の表面にはシリサイド膜１６が形成されている。ソース・ドレイン領域１５に対応する部分にはシリサイド膜１７が形成されている。【００２２】
ＭＯＳＦＥＴ２０もこれと同様の構造を有しており、Ｓｉ基板２上にゲート絶縁膜２１とゲート電極２２の積層構造を有し、その外側に側壁絶縁膜２３が形成されている。また、Ｓｉ基板２内には、所定領域に所定導電型のソース・ドレイン・エクステンション領域２４及びソース・ドレイン領域２５が形成されている。また、ゲート電極２２の表面にはシリサイド膜２６が形成されている。ソース・ドレイン領域２５に対応する部分にはシリサイド膜２７が形成されている。【００２３】
図３は第１の実施の形態のＣＭＯＳＦＥＴ製造の原理説明図の一例である。また、図４〜図１０は第１の実施の形態のＣＭＯＳＦＥＴ製造における各工程の要部断面図の一例である。【００２４】
以下、図３に示す第１の実施の形態のＣＭＯＳＦＥＴ製造の原理を、図４〜図１０に示す第１の実施の形態のＣＭＯＳＦＥＴ製造における各工程と共に詳細に説明する。
図４はｎＭＯＳ領域及びｐＭＯＳ領域形成工程の要部断面図の一例である。【００２５】
先ず、Ｓｉ基板２にＳＴＩ３によって素子分離を行い、ｎＭＯＳ領域３０及びｐＭＯＳ領域４０を画定する（ステップＳ１０）。
図５はｐｏｌｙ−Ｓｉ層形成工程の要部断面図の一例である。【００２６】
次に、Ｓｉ基板２上に、熱酸化法により膜厚が１．５ｎｍ程度のゲート絶縁膜４を形成し、このゲート絶縁膜４上に、ＣＶＤ（Chemical Vapor Deposition）により厚さが１２０ｎｍ程度のｐｏｌｙ−Ｓｉ層５を形成する（ステップＳ１１）。【００２７】
図６は不純物注入工程の要部断面図の一例である。
次に、ｐＭＯＳ領域４０のｐｏｌｙ−Ｓｉ層５上にマスク６ａを形成し、ｎＭＯＳ領域３０のｐｏｌｙ−Ｓｉ層５に不純物を注入するために、Ｐ（リン）イオンを１０ｋｅＶ程度で１×１０15／ｃｍ2程度のドース量で注入する（ステップＳ１２）。尚、注入後、ｐｏｌｙ−Ｓｉ層５中に存在する不純物の活性化アニールをしてもよい。【００２８】
図７はハードマスク形成工程の要部断面図の一例である。
図６に示すマスク６ａを除去した後、ｐｏｌｙ−Ｓｉ５層上に、ハードマスク７を形成する。このハードマスク７がゲート電極形成用のマスクになる（ステップＳ１３）。この工程の詳細については後述する。【００２９】
図８はゲート電極形成工程の要部断面図の一例である。
次に、ハードマスク７をゲート電極形状にパターニングした後（不図示）、ｎＭＯＳ領域３０及びｐＭＯＳ領域４０にゲート電極１２、２２を形成する（ステップＳ１４）。この工程の詳細については後述する。【００３０】
図９は側壁絶縁膜及びソース・ドレイン領域形成工程の要部断面図の一例である。
図８に示すゲート電極１２、２２を形成した後に、ｎＭＯＳ領域３０のソース・ドレイン・エクステンション領域２４に不純物を注入する（ステップＳ１５）。【００３１】
具体的には、ｐ型不純物としてＩｎ（インジウム）イオンを４方向から２５°で４回注入して、ｎ型不純物としてＡｓ（ヒ素）イオンを注入する。また、ｐＭＯＳ領域４０のソース・ドレイン・エクステンション領域１４にｎ型不純物としてＡｓイオンを４方向から２５°で４回注入して、ｐ型不純物としてＢ（ホウ素）イオンを注入する。【００３２】
その後、基板温度が５８０℃程度で、ＣＶＤにより酸化膜を、膜厚が１００ｎｍ程度になるように形成して（不図示）、エッチバックにより側壁絶縁膜１３、２３を形成する（ステップＳ１６）。【００３３】
さらに、ゲート電極２２の両側にＰイオンを注入し、ゲート電極１２の両側にＢイオンを注入して、ソース・ドレイン領域１５、２５を形成する（ステップＳ１７）。
さらにゲート電極１２にｐ型不純物としてＢイオンを注入する（不図示）。【００３４】
図１０はシリサイド膜形成工程の要部断面図の一例である。
次いで、活性化アニールを行った後、図８に示すゲート電極１２、２２及びソース・ドレイン領域１５，２５に対応する部分のゲート絶縁膜４を除去して、ゲート電極１２、２２及びソース・ドレイン領域１５，２５の表面を露出させる（ステップＳ１８）。【００３５】
そして、スパッタリングによりＣｏ（コバルト）膜をゲート電極１２、２２及びソース・ドレイン領域１５，２５上に形成し、サリサイドプロセスによりＣｏＳｉ（コバルトシリコン）で構成されるシリサイド膜１６、１７、２６、２７を膜厚が２０ｎｍ程度となるように形成する（ステップＳ１９）。【００３６】
このような工程により、図２に示すＣＭＯＳＦＥＴ１ａが得られる。
ここで、上述した図７、図８に示すハードマスク形成工程及びゲート電極形成工程について詳細に説明する。【００３７】
上記形成工程については、第１、２及び３の方法がある。尚、第１、２及び３の方法の説明では、一例として、図２に示すＭＯＳＦＥＴ１０側のゲート電極形成工程のみについて説明する。【００３８】
最初に、第１の方法について説明する。
図１１は第１の方法によるゲート電極形成工程の原理説明図の一例である。また、図１２〜図１７は、第１の方法によるゲート電極形成における各工程の要部断面図の一例である。以下、図１１に示す第１の方法によるゲート電極形成工程の原理を、図１２〜図１７に示す第１の方法によるゲート電極形成における各工程と共に詳細に説明する。【００３９】
図１２はレジスト層形成工程の要部断面図の一例である。
先ず、図１２に示すように、ゲート絶縁膜４上に、ｐｏｌｙ−Ｓｉ層５を形成する（ステップＳ２０）。その厚さは、例えば１２０ｎｍである。【００４０】
次いで、ＳｉＮ層５１をＬＰＣＶＤ（Low Pressure CVD）又はプラズマＣＶＤにより形成する（ステップＳ２１）。その厚さは、例えば５０ｎｍである。
そして、ＳｉＮ層５１上に反射防止層５２を形成する（ステップＳ２２）。その厚さは、例えば８０ｎｍである。【００４１】
そして、図８に示すゲート電極１２に対応する部分の反射防止層５２上に、レジスト層５３を形成する（ステップＳ２３）。その厚さと幅は、プロセス中に変形、倒れ等がおきない程度にする。具体的には、厚さが２５０ｎｍで、その幅は８０ｎｍにする。【００４２】
図１３はエッチング工程の要部断面図の一例である。
次に、図１３に示すように、レジスト層５３をマスクにして反射防止層５２を例えば、Ｏ2（酸素）／ＣＦ4（テトラフルオロカーボン）の混合ガスによるプラズマを用いてエッチングし（ステップＳ２４）、ＳｉＮ層５１を例えば、フロロカーボン系ガス（ＣＦ4、ＣＨＦ3等）によるプラズマを用いてエッチングする（ステップＳ２５）。エッチング後のレジスト層５３、ＳｉＮ層５１及び反射防止層５２の幅は、例えば６０ｎｍである。【００４３】
図１４は反射防止層及びレジスト層除去工程の要部断面図の一例である。
次に、図１３に示す反射防止層５２及びレジスト層５３を除去し（ステップＳ２６）、ＳｉＮ層５１を露出させる。【００４４】
図１５はＳｉＮ層表面酸化膜形成工程の要部断面図の一例である。
次に、図１５に示すように、ＳｉＮ層５１の表層部を変質させるために、例えば、基板温度が２５０℃程度で、ダウンフロー型プラズマアッシング法を用い、Ｏ2ガスを含んだプラズマにより、ＳｉＮ層５１の表面に、酸化膜５１ａを形成する（ステップＳ２７）。酸化膜５１ａはＳｉＯＮ膜又はＳｉＯ2膜である。【００４５】
酸化膜５１ａを形成する際の原料ガスはＯ2が主成分であるが、微量のＣＦ4（＜５％ｗｔ）を含めると酸化が促進する。また、Ｎ2（窒素）又はＮ2／Ｈ2（水素）を原料ガスに添加するとプラズマ中のＯ2ラジカルが増加し、より酸化が促進する。【００４６】
また、ＳｉＮの組成を制御することで酸化レートを調整することも可能である。
尚、基板温度を２５０℃としているのは、前工程で注入した不純物の拡散を防止するためである。この温度は４００℃以下にするのが望ましい。【００４７】
図１６はハードマスク形成工程の要部断面図の一例である。
次に、図１５に示す酸化膜５１ａを希釈ＨＦ溶液（例えば０．５％ｗｔ）を用いたエッチングにより選択的に除去する。そして、材質がＳｉＮであるハードマスク５１ｂが形成される（ステップＳ２８）。ハードマスク５１ｂの幅は、例えば３０ｎｍである。【００４８】
図１７はゲート電極形成工程の要部断面図の一例である。
ハードマスク５１ｂをマスクにしてｐｏｌｙ−Ｓｉ層５をＨＢｒ（臭化水素）等を用いたプラズマにより、エッチングする。これにより、ゲート電極１２が形成される（ステップＳ２９）。その幅は、例えば３０ｎｍである。【００４９】
このような方法によれば、レジスト層５３は、プロセス中に変形することのない充分な機械強度を有した形状を維持しており、安定してＳｉＮ層５１をエッチングすることができる。また、ＳｉＮ層５１表面にＳｉＯＮ層又はＳｉＯ2層を形成させ、これを除去することによりＳｉＮ層５１を縮小し、微細なＳｉＮで構成されるハードマスク５１ｂを安定してｐｏｌｙ−Ｓｉ層５上に形成することができる。さらに、ハードマスク７を介して、ｐｏｌｙ−Ｓｉ層５をエッチングすることにより、微細なゲート電極１２を安定して形成できるようになる。【００５０】
次に、第２の方法について説明する。
図１８は第２の方法によるゲート電極形成工程の原理説明図の一例である。また、図１９〜図２３は、第２の方法によるゲート電極形成における各工程の要部断面図の一例である。以下、図１８に示す第２の方法によるゲート電極形成工程の原理を、図１９〜図２３に示す第２の方法によるゲート電極形成における各工程と共に詳細に説明する。【００５１】
図１９はレジスト層形成工程の要部断面図の一例である。
先ず、図１９に示すように、ゲート絶縁膜４上に、ｐｏｌｙ−Ｓｉ層５を形成する（ステップＳ３０）。その厚さは、例えば１２０ｎｍである。【００５２】
次いで、ＳｉＣ（炭化シリコン）層５４をプラズマＣＶＤ又はスピンコートにより形成する（ステップＳ３１）。その厚さは、例えば１００ｎｍである。
そして、図８に示すゲート電極１２に対応する部分のＳｉＣ層５４上に、レジスト層５５を形成する（ステップＳ３２）。その厚さと幅は、プロセス中に変形、倒れ等がおきない程度にする。具体的には、その厚さが３００ｎｍで、その幅は８０ｎｍにする。【００５３】
図２０はエッチング工程の要部断面図の一例である。
次に、図２０に示すように、レジスト層５５をマスクにしてＳｉＣ層５４を例えばフッ素含有ガス（ＣＦ4、ＳＦ6等）又はＯ2／ＣＨ2Ｆ2（ハイドロフルオロカーボン）の混合ガスを用いたプラズマによりエッチングする（ステップＳ３３）。【００５４】
図２１はＳｉＣ層側面酸化膜形成工程の要部断面図の一例である。
次に、図２１に示すように、ＳｉＣ層５４の側面部を変質させるために、例えば、基板温度が２５０℃程度で、ダウンフロー型プラズマアッシング法を用い、Ｏ2ガスを含んだプラズマによるｉｎ−ｓｉｔｕ処理で、ＳｉＣ層５４の側面に、酸化膜５４ａを形成する（ステップＳ３４）。尚、基板温度を２５０℃としているのは、前工程で注入した不純物の拡散を防止するためである。【００５５】
図２２はハードマスク形成工程の要部断面図の一例である。
次に、図２１に示すレジスト層５５を除去し（ステップＳ３５）、酸化膜５４ａを希釈ＨＦ溶液（例えば０．５％ｗｔ）を用いたエッチングにより選択的に除去する。そして、材質がＳｉＣであるハードマスク５４ｂを形成する（ステップＳ３６）。ハードマスク５４ｂの幅は、例えば２０ｎｍである。【００５６】
尚、ハードマスク５４ｂについては、その全体を酸化させて、ＳｉＯＣ（炭素含有シリコン酸化膜）又はＳｉＯ2で構成されるハードマスク５４ｂとしてもよい（ステップＳ３７）。ハードマスク５４ｂの成分をＳｉＯＣ又はＳｉＯ2にすることにより、次工程においてハードマスク５４ｂのエッチング速度を低減させることができ、ハードマスク５４ｂの膜減りを抑制することができるからである。また、ゲート電極形成後の後処理として一般的に使用される希釈ＨＦ溶液等で、容易に除去することもできる。【００５７】
図２３はゲート電極形成工程の要部断面図の一例である。
ハードマスク５４ｂをマスクにしてｐｏｌｙ−Ｓｉ層５をＨＢｒ等を用いたプラズマによりエッチングする。これにより、ゲート電極１２が形成される（ステップＳ３８）。その幅は、例えば２０ｎｍである。【００５８】
このような方法によれば、レジスト層５５は、プロセス中に変形することのない充分な機械強度を有した形状を維持しており、安定してＳｉＣ層５４をエッチングすることができる。またレジスト層５５がＳｉＣ層５４の上面に形成したままｉｎ−ｓｉｔｕでプラズマ処理を行うので、ＳｉＣ層５４の側面のみが酸化される。そして、酸化膜５４ａを除去することによりＳｉＣ層５４が縮小される。その結果、ハードマスク５４ｂの膜厚を所定の膜厚に確保することができ、且つハードマスク５４ｂの上面両側の角が丸まり難くなる。これにより、ハードマスク５４ｂを介して、ｐｏｌｙ−Ｓｉ層５をエッチングすることにより、微細なゲート電極１２を安定して形成できるようになる。【００５９】
また、上記の説明では、ＳｉＣ層５４の側面に酸化膜５４ａを形成する際の基板温度を一例として２５０℃としたが、ＳｉＣは１００℃〜２００℃で表面が容易に酸化されるので、プロセスの低温化が実現可能になる。さらに、ＳｉＣ層５４には、組成を制御することにより、露光光の反射防止効果を持たせることも可能なので、その場合は図１２に示す反射防止層５２を形成する工程を省くことができる。【００６０】
次に、第３の方法について説明する。
図２４は第３の方法によるゲート電極形成工程の原理説明図の一例である。また、図２５〜図３０は、第３の方法によるゲート電極形成における各工程の要部断面図の一例である。以下、図２４に示す第３の方法によるゲート電極形成工程の原理を、図２５〜図３０に示す第３の方法によるゲート電極形成における各工程と共に詳細に説明する。【００６１】
図２５はレジスト層形成工程の要部断面図の一例である。
先ず、図２５に示すように、ゲート絶縁膜４上にｐｏｌｙ−Ｓｉ層５を形成する（ステップＳ４０）。その厚さは、例えば１２０ｎｍである。【００６２】
次いで、ＳｉＣ層７１をプラズマＣＶＤ又はスピンコートにより形成する（ステップＳ４１）。その厚さは、例えば１００ｎｍである。
次いで、ＳｉＣ層７１上にＳｉＯ2層７２をＬＰＣＶＤにより形成する（ステップＳ４２）。その厚さは、例えば３０ｎｍである。【００６３】
次いで、ＳｉＯ2層７２上に反射防止層７３を形成する（ステップＳ４３）。その厚さは、例えば８０ｎｍである。
そして、図８に示すゲート電極１２に対応する部分の反射防止層７３上にレジスト層７４を形成する（ステップＳ４４）。その厚さと幅は、プロセス中に変形、倒れ等がおきない程度にする。具体的には、その厚さが２５０ｎｍで、その幅は８０ｎｍとする。【００６４】
図２６はエッチング工程の要部断面図の一例である。
次に、図２６に示すように、レジスト層７４をマスクにして反射防止層７３を例えば、Ｏ2／ＣＦ4の混合ガスを用いたプラズマによりエッチングし（ステップＳ４５）、ＳｉＯ2層７２を例えば、フッ素含有ガス（ＣＦ4等）を用いたプラズマによりエッチングする（ステップＳ４６）。【００６５】
次いで、ＳｉＣ層７１を例えばフッ素含有ガス（ＣＦ4、ＳＦ6等）又はＯ2／ＣＨ2Ｆ2の混合ガスを用いたプラズマによりエッチングする（ステップＳ４７）。
図２７はレジスト層及び反射防止層除去工程の要部断面図の一例である。【００６６】
図２６に示すレジスト層７４及び反射防止層７３を除去し（ステップＳ４８）、ＳｉＯ2層７２を露出させる。
図２８はＳｉＣ層側面酸化膜形成工程の要部断面図の一例である。【００６７】
次に、図２８に示すように、ＳｉＣ層７１の側面部を変質させるために、例えば、基板温度が２５０℃程度で、ダウンフロー型プラズマアッシング法を用いるか、あるいはＯ2ガスを含んだプラズマによるｉｎ−ｓｉｔｕ処理（温度は数１０℃程度）で、ＳｉＣ層７１の側面に、酸化膜７１ａを形成する（ステップＳ４９）。基板温度を２５０℃としているのは、前工程で注入した不純物の拡散を防止するためである。【００６８】
図２９はハードマスク形成工程の要部断面図の一例である。
次に、図２８に示すＳｉＯ2層７２及び酸化膜７１ａを希釈ＨＦ溶液（例えば０．５％ｗｔ）を用いたエッチングにより選択的に除去する。そして、材質がＳｉＣであるハードマスク７１ｂを形成する（ステップＳ５０）。ハードマスク７１ｂの幅は、例えば２０ｎｍである。【００６９】
尚、ハードマスク７１ｂについては、その全体を酸化させて、ＳｉＯＣ又はＳｉＯ2で構成されるハードマスク７１ｂとしてもよい（ステップＳ５１）。ハードマスク７１ｂの成分をＳｉＯＣ又はＳｉＯ2にすることにより、次工程においてハードマスク７１ｂのエッチング速度を低減させることができ、ハードマスク７１ｂの膜減りを抑制することができるからである。また、こうすることで、ゲート電極形成後の後処理として一般的に使用される希釈ＨＦ溶液等で、ハードマスクを容易に除去することもできる。【００７０】
図３０はゲート電極形成工程の要部断面図の一例である。
ハードマスク７１ｂをマスクにして、ｐｏｌｙ−Ｓｉ層５をＨＢｒ等を用いたプラズマによりエッチングする。これにより、ゲート電極１２が形成される（ステップＳ５２）。その幅は、例えば２０ｎｍである。【００７１】
このような方法によれば、レジスト層７４は、プロセス中に変形することのない充分な機械強度を有した形状を維持しており、安定してＳｉＣ層７１をエッチングすることができる。また、ＳｉＣ層７１上に、予めＳｉＯ2層７２が形成されているので、ＳｉＣ層７１側面に酸化膜７１ａを形成する際に、ＳｉＯ2層７２の膜減りが生じることがなく、プロセス条件のマージンが拡大する。【００７２】
またＳｉＯ2層７２がＳｉＣ層７１の上面に形成したままｉｎ−ｓｉｔｕでプラズマ処理を行うので、ＳｉＣ層７１の上面がエッチングされず、ＳｉＣ層７１の側面のみが酸化される。そして、酸化膜７１ａを除去することによりＳｉＣ層７１が縮小される。その結果、ハードマスク７１ｂの膜厚を所定の膜厚に確保することができ、且つハードマスク７１ｂの上面両側の角が丸まり難くなる。これにより、ハードマスク７１ｂを介して、ｐｏｌｙ−Ｓｉ層５をエッチングすることにより、微細なゲート電極１２を安定して形成できるようになる。【００７３】
尚、第２、３の方法では、ＳｉＣ層７１の材質の代わりにＳｉＯＣを形成させてもよい。また、上記第１、２及び３の方法は、図２に示すＭＯＳＦＥＴ２０側のゲート電極形成工程についても転用できる。【００７４】
次に、第２の実施の形態について説明する。
以下、第２の実施の形態のＣＭＯＳＦＥＴについて、第１の実施の形態で説明したＣＭＯＳＦＥＴ及びその製造方法の相違点を中心に説明し、図２に示した要素と同一の構成については、同一の符号を附し、その説明の詳細は省略する。【００７５】
図３１は第２の実施の形態のＣＭＯＳＦＥＴの要部断面図の一例である。
図３１に示す第２の実施の形態のＣＭＯＳＦＥＴ１ｂは、ｐＭＯＳ領域４０に不純物であるＢが注入されている点で、図２に示す第１の実施の形態のＣＭＯＳＦＥＴ１ａと異なっている。他の構成については、図２に示した要素と同一の構成である。【００７６】
図３２は第２の実施の形態のＣＭＯＳＦＥＴ製造の原理説明図の一例である。また、図３３、３４は第２の実施の形態のＣＭＯＳＦＥＴ製造における各工程の要部断面図の一例である。【００７７】
以下、図３２に示す第２の実施の形態のＣＭＯＳＦＥＴ製造の原理を、図３３、３４に示す第２の実施の形態のＣＭＯＳＦＥＴ製造における各工程と共に詳細に説明する。
尚、ステップＳ６０からステップＳ６２までは、図３に示すステップＳ１０からステップＳ１２までと同内容なので、その工程図については省略する。また、ステップＳ６４からステップＳ６７までは、図３に示すステップＳ１３からステップＳ１６と同内容なので、その工程図については省略する。さらに、ステップＳ６９からステップＳ７０までは、図３に示すステップＳ１８からステップＳ１９と同内容なので、その工程図については省略する。【００７８】
先ず、Ｓｉ基板２にＳＴＩ３によって素子分離を行った後、ｎＭＯＳ領域３０及びｐＭＯＳ領域４０を画定する（ステップＳ６０）。次に、Ｓｉ基板２上に、ゲート絶縁膜４を形成し、ｐｏｌｙ−Ｓｉ層５を形成する（ステップＳ６１）。次に、ｎＭＯＳ領域３０のｐｏｌｙ−Ｓｉ層５に不純物を注入する（ステップＳ６２）。【００７９】
図３３は不純物注入工程の要部断面図の一例である。
ｐＭＯＳ領域４０に不純物が注入されるようにマスク６ｂをして、Ｇｅ（ゲルマニウム）を２０ｋｅＶで１×１０15／ｃｍ2のドース量で注入して、プリアモルファス化を行う。次に、Ｂイオンを５ｋｅＶで１×１０15／ｃｍ2のドース量で注入する（ステップＳ６３）。【００８０】
続いて、ｐｏｌｙ−Ｓｉ層５上に、ゲート電極形成用のハードマスク７を形成する（ステップＳ６４）。次に、ハードマスク７をゲート電極形状にパターニングした後、ｎＭＯＳ領域３０及びｐＭＯＳ領域４０にゲート電極１２、２２を形成する（ステップＳ６５）。次に、ｎＭＯＳ領域及びｐＭＯＳ領域のソース・ドレイン・エクステンション領域１４、２４に不純物を注入した後（ステップＳ６６）、ゲート電極側面に側壁絶縁膜１３、２３を形成する（ステップＳ６７）。【００８１】
図３４はソース・ドレイン領域形成工程の要部断面図の一例である。
ゲート電極２２の両側にＰイオンを注入し、ゲート電極１２の両側にＢイオンを注入して、ソース・ドレイン領域１５、２５を形成する（ステップＳ６８）。【００８２】
次に、活性化アニールを行った後、ゲート電極１２、２２及びソース・ドレイン領域１５、２５に対応する部分のゲート絶縁膜４を除去してゲート電極１２、２２及びソース・ドレイン領域１５、２５の表面を露出させる（ステップＳ６９）。そして、Ｃｏ膜をゲート電極１２、２２及びソース・ドレイン領域１５、２５上に形成し、サリサイドプロセスによりＣｏＳｉで構成されるシリサイド膜１６、１７、２６、２７をゲート電極１２、２２及びソース・ドレイン領域１５、２５上に形成する（ステップＳ７０）。【００８３】
このようなフローにより、図３１に示すＣＭＯＳＦＥＴ１ｂが得られる。
これにより、図３１に示す第２の実施の形態のＣＭＯＳＦＥＴ１ｂを製造することができる。【００８４】
このようなＣＭＯＳＦＥＴ１ｂの製造方法に対しても、上記第１、２及び３の方法を用いることができ、同様の効果が得られる。
以上、本発明の半導体装置の製造方法を、フロー及び図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。また、上述した各実施の形態の任意の２以上の構成を組み合わせたものであってもよい。【００８５】
さらに、上記説明の第１、２及び３の方法は、上記サリサイドプロセスを用いない場合にも容易に転用することができる。
例えば、ゲート電極の構成をＳｉＮ層／ＷＳｉ（珪化タングステン）層／ｐｏｌｙ−Ｓｉ層の３層構造にすることにより、上記第１の方法がそのまま転用できる。また、第２、３の方法を転用するには、ＳｉＣ層形成前に、予めＳｉＮ層を形成させる。即ち、ＳｉＣ層／ＳｉＮ層／ＷＳｉ層／ｐｏｌｙ−Ｓｉ層の４層構造にすることで、上記第２、３の方法を容易に転用できる。【００８６】
さらに上記ＷＳｉ層をＷ（タングステン）／ＷＮ（窒化タングステン）層、Ｗ／ＴｉＮ（窒化チタン）層に置換することもできる。この場合、ＷＮ層、ＴｉＮ層はＷとｐｏｌｙ−Ｓｉのバリア層になる。【００８７】
また、ゲート電極として、メタルゲート電極を用いた場合は、例えば、単層のｐｏｌｙ−Ｓｉ層をｐｏｌｙ−Ｓｉ層／メタル層の２層構造にすることにより、上記第１、２及び３の方法を転用できる。この場合のメタルとして例えばＴｉ（チタン）、Ｚｒ（ジルコニウム）、Ｗ、Ｔａ（タンタル）、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）及びこれらにＮ2を注入したもの等が用いられる。【００８８】
またゲート絶縁膜については、ＳｉＯ2、ＳｉＯＮ、ＳｉＮ、ＨｆＯ2（酸化ハフニウム）、ＨｆＳｉＮ（ハフニウム窒化シリコン）のうち、いずれであってもかまわない。また、メモリビット線については、ＷＳｉ／Ｓｉ、Ｗ／ＴｉＮの積層構造等を用いればよい。【００８９】
また、以上の説明では、ゲート電極形成を例にして説明したが、上記の第１、２及び３の方法は、半導体装置における配線等の種々のパターン形成に同様に転用することが可能である。【００９０】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【００９１】
１ａ、１ｂ  ＣＭＯＳＦＥＴ
２  Ｓｉ基板
３  ＳＴＩ
４、１１、２１  ゲート絶縁膜
５  ｐｏｌｙ−Ｓｉ層
６ａ  マスク
７、５１ｂ、５４ｂ、７１ｂ  ハードマスク
１０、２０  ＭＯＳＦＥＴ
１２、２２  ゲート電極
１３、２３  側壁絶縁膜
１４、２４  ソース・ドレイン・エクステンション領域
１５、２５  ソース・ドレイン領域
１６、１７、２６、２７  シリサイド膜
３０  ｎＭＯＳ領域
４０  ｐＭＯＳ領域
５１  ＳｉＮ層
５１ａ、５４ａ、７１ａ  酸化膜
５２、７３  反射防止層
５３、５５、７４  レジスト層
５４、７１  ＳｉＣ層
７２  ＳｉＯ2層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【手続補正書】
【提出日】平成20年8月27日(2008.8.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
導電層上に第１のマスク層を形成する工程と、
前記第１のマスク層の上層に第２のマスク層を形成する工程と、
前記第２のマスク層をパターニングする工程と、
パターニング後の前記第２のマスク層を用いて前記第１のマスク層をパターニングする工程と、
露出する前記第１のマスク層の表層部を変質させる工程と、
変質された前記表層部を除去して前記第１のマスク層を縮小する工程と、
縮小された前記第１のマスク層を用いて前記導電層をパターニングする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
露出する前記第１のマスク層の前記表層部を変質させる工程においては、
前記表層部を酸化して酸化膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
パターニング後の前記第２のマスク層を用いて前記第１のマスク層をパターニングする工程後に、
前記第２のマスク層を除去する工程を有し、
前記第２のマスク層を除去する工程後に、
露出する前記第１のマスク層の前記表層部を変質させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第２のマスク層をパターニングする工程においては、
前記第２のマスク層をレジストを用いて形成し、パターニング後の前記第２のマスク層を用いて前記第１のマスク層をパターニングするまでの間に前記第２のマスク層の形状を維持することのできる寸法でパターニングすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記導電層上に前記第１のマスク層を形成する工程後に、
前記第１のマスク層の前記表層部を変質させて前記表層部を除去するときに、変質された前記表層部と共に除去することのできる材質からなる層を前記第１のマスク層上に形成する工程を有し、
前記第１のマスク層の上層に前記第２のマスク層を形成する工程においては、
前記層の上層に前記第２のマスク層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記層の上層に前記第２のマスク層を形成した後に、
前記第２のマスク層をパターニングし、
パターニング後の前記第２のマスク層を用いて前記層及び前記第１のマスク層をパターニングし、
前記層及び前記第１のマスク層をパターニングした後、露出する前記第１のマスク層の表層部を変質させる工程においては、
上面にパターニング後の前記層が形成されている前記第１のマスク層の露出した側面の前記表層部を変質させ、
変質された前記表層部を除去して前記第１のマスク層を縮小する工程においては、
前記表層部と共に前記第１のマスク層上面の前記層を除去して前記第１のマスク層を縮小することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記層を形成する工程後に、
前記層上に反射防止層を形成する工程を有し、
前記第１のマスク層の上層に前記第２のマスク層を形成する工程においては、
前記反射防止層上に前記第２のマスク層をレジストを用いて形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１のマスク層の材質は、ＳｉＮ、ＳｉＣ、ＳｉＯＣ又はＳｉＯ2であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
変質された前記表層部の材質は、ＳｉＯＮ、ＳｉＯＣ又はＳｉＯ2であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記層の材質は、レジスト、ＳｉＯ2であることを特徴とする請求項５記載の半導体装置の製造方法。
【国際調査報告】
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