(57)【要約】  チャネルに強い応力が加わるようにゲート電極周辺の膜の応力および配置を最適化することにより、高移動度化されたｎＭＯＳＦＥＴ及びｐＭＯＳを実現する。ｎＭＯＳＦＥＴにおいては、ゲート電極７上に圧縮応力を有する膜１１を形成し、さらに、ゲート電極、ゲート電極側壁及びソース・ドレイン領域を覆うように引張応力を有する膜２１を形成する。ｐＭＯＳＦＥＴにおいては、膜１１に代えて引張応力を有する膜をゲート電極７上に形成し、また、膜２１に代えて、圧縮応力を有する膜を形成する。【特許請求の範囲】
【請求項１】
ｎチャネル型ＭＯＳＦＥＴを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に圧縮応力を有する第１の応力具有膜を備えていることを特徴とする半導体装置。
【請求項２】
ｐチャネル型ＭＯＳＦＥＴを有する半導体装置であって、
前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に引張応力を有する第２の応力具有膜を備えていることを特徴とする半導体装置。
【請求項３】
ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に圧縮応力を有する第１の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に引張応力を有する第２の応力具有膜と、
を備えていることを特徴とする半導体装置。
【請求項４】
前記ｎチャネル型ＭＯＳＦＥＴを覆い、引張応力を有する第３の応力具有膜を備えていることを特徴とする請求項１または３に記載の半導体装置。
【請求項５】
前記ｐチャネル型ＭＯＳＦＥＴを覆い、圧縮応力を有する第４の応力具有膜を備えていることを特徴とする請求項２または３に記載の半導体装置。
【請求項６】
ｎチャネル型ＭＯＳＦＥＴを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、圧縮応力を有する第１の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記第１の応力具有膜の高さとほぼ等しい高さを有し、引張応力を有する第３の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項７】
ｐチャネル型ＭＯＳＦＥＴを有する半導体装置であって、
前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、引張応力を有する第２の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記第２の応力具有膜の高さとほぼ等しい高さを有し、圧縮応力を有する第７の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項８】
ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、圧縮応力を有する第１の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記第１の応力具有膜の高さとほぼ等しい高さを有し、引張応力を有する第３の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、引張応力を有する第２の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記第２の応力具有膜の高さとほぼ等しい高さを有し、圧縮応力を有する第７の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項９】
ｎチャネル型ＭＯＳＦＥＴを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さの引張応力を有する第５の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴのゲート電極及び前記第５の応力具有膜上に全面的に形成され、圧縮応力を有する第６の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項１０】
ｐチャネル型ＭＯＳＦＥＴを有する半導体装置であって、
前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さの圧縮応力を有する第７の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのゲート電極及び前記第７の応力具有膜上に全面的に形成され、引張応力を有する第８の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項１１】
ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さを有し、引張応力を有する第５の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴのゲート電極及び前記第５の応力具有膜上に全面的に形成され、圧縮応力を有する第６の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さを有し、圧縮応力を有する第７の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのゲート電極及び前記第７の応力具有膜上に全面的に形成され、引張応力を有する第８の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項１２】
ｎチャネル型ＭＯＳＦＥＴを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さの引張応力を有する第５の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、圧縮応力を有する第６の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項１３】
ｐチャネル型ＭＯＳＦＥＴを有する半導体装置であって、
前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さの圧縮応力を有する第７の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、引張応力を有する第８の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項１４】
ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さを有し、引張応力を有する第５の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、圧縮応力を有する第６の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さを有し、圧縮応力を有する第７の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、引張応力を有する第８の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項１５】
ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に圧縮応力を有する第１の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に引張応力を有する第２の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴを覆い、引張応力を有する第３の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴを覆い、圧縮応力を有する第４の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項１６】
ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上及び前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上にそれぞれ形成され、局所的に圧縮応力を有する第１の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴを覆い、引張応力を有する第３の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴを覆い、圧縮応力を有する第４の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項１７】
ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上及び前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に引張応力を有する第２の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴを覆い、引張応力を有する第３の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴを覆い、圧縮応力を有する第４の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項１８】
ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に圧縮応力を有する第１の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に引張応力を有する第２の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴ及び前記ｐチャネル型ＭＯＳＦＥＴを覆い、引張応力を有する第３の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項１９】
ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に圧縮応力を有する第１の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に引張応力を有する第２の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴ及び前記ｐチャネル型ＭＯＳＦＥＴを覆い、圧縮応力を有する第４の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項２０】
前記第３の応力具有膜及び前記第４の応力具有膜の少なくとも何れか一方は、前記ゲート電極上において、応力が緩和されている部分を備えていることを特徴とする請求項４、５及び１５乃至１９の何れか一項に記載の半導体装置。
【請求項２１】
前記第３の応力具有膜及び前記第４の応力具有膜の少なくとも何れか一方は、前記ゲート電極上において、切欠き領域を備えていることを特徴とする請求項４、５及び１５乃至１９の何れか一項に記載の半導体装置。
【請求項２２】
前記ｎチャネル型ＭＯＳＦＥＴまたは前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上を覆う前記第３の応力具有膜または前記第４の応力具有膜は、その表面が、前記第１の応力具有膜または前記第２の応力具有膜の表面と一致する程度の厚さを有していることを特徴とする請求項４、５及び１５乃至２１の何れか一項に記載の半導体装置。
【請求項２３】
ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上及び前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上にそれぞれ形成され、各ゲート電極の高さとほぼ等しい高さの引張応力を有する第５の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、圧縮応力を有する第６の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、引張応力を有する第８の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項２４】
ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上及び前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上にそれぞれ形成され、各ゲート電極の高さとほぼ等しい高さの圧縮応力を有する第７の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、圧縮応力を有する第６の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、引張応力を有する第８の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項２５】
ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さの引張応力を有する第５の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さの圧縮応力を有する第７の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上及び前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、圧縮応力を有する第６の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上及び前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、引張応力を有する第８の応力具有膜との何れか一方と、
を備えることを特徴とする半導体装置。
【請求項２６】
ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上及び前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上にそれぞれ形成され、各ゲート電極の高さとほぼ等しい高さの引張応力を有する第５の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴを覆って前記第５の応力具有膜上に形成され、圧縮応力を有する第６の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴを覆って前記第５の応力具有膜上に形成され、引張応力を有する第８の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項２７】
ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上及び前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上にそれぞれ形成され、各ゲート電極の高さとほぼ等しい高さの圧縮応力を有する第７の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴを覆って前記第７の応力具有膜上に形成され、圧縮応力を有する第６の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴを覆って前記第７の応力具有膜上に形成され、引張応力を有する第８の応力具有膜と、
を備えることを特徴とする半導体装置。
【請求項２８】
ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、
前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さの引張応力を有する第５の応力具有膜と、
前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さの圧縮応力を有する第７の応力具有膜と、
前記ｎチャネル型ＭＯＳＦＥＴ及び前記ｐチャネル型ＭＯＳＦＥＴを覆って前記第５の応力具有膜及び前記第７の応力具有膜上に形成され、圧縮応力を有する第６の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴ及び前記ｐチャネル型ＭＯＳＦＥＴを覆って前記第５の応力具有膜及び前記第７の応力具有膜上に形成され、引張応力を有する第８の応力具有膜との何れか一方と、
を備えることを特徴とする半導体装置。
【請求項２９】
前記第１の応力具有膜に代えて、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極の上部の少なくとも一部に形成され、圧縮応力を有する第１の応力具有導電膜を備えていることを特徴とする請求項１、３、１５、１６、１８、１９及び２０の何れか一項に記載の半導体装置。
【請求項３０】
前記第２の応力具有膜に代えて、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極の上部の少なくとも一部に形成され、引張応力を有する第２の応力具有導電膜を備えていることを特徴とする請求項２、３、１５、１７、１８、１９及び２０の何れか一項に記載の半導体装置。
【請求項３１】
前記第１、第２、第６または第８の応力具有膜が、炭素、酸素若しくは窒素の珪化物あるいはそれらの水素添加物、及び、アルミニウム、ハフニウム、タンタル、ジルコニウム若しくは珪素の酸化物あるいはそれらの窒素添加物、の中の少なくとも一つを含むことを特徴とする請求項１、２、３、６乃至１９、２３乃至２８の何れか一項に記載の半導体装置。
【請求項３２】
前記第１または第２の応力具有導電膜が、コバルト、ニッケル若しくはチタンのいずれかを含有するシリサイド、または、タングステン、アルミニウム、銅若しくは白金、の中の少なくとも何れか一つを含むことを特徴とする請求項１、２、３、１５乃至１９及び２２の何れか一項に記載の半導体装置。
【請求項３３】
前記ｎチャネル型ＭＯＳＦＥＴ及び前記ｐチャネル型ＭＯＳＦＥＴの少なくとも何れか一方が、シリコン、ゲルマニウムを含有するシリコン及びカーボンを含有するシリコンの何れか一つからなる基板上に形成されていることを特徴とする１乃至３２の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、チャネル領域に歪みが加えられたｎチャネル型ＭＯＳＦＥＴ半導体装置またはｐチャネル型ＭＯＳＦＥＴ半導体装置、あるいは、それら両方を有するＣＭＯＳＦＥＴ半導体装置に関する。
【背景技術】
【０００２】
近年、情報通信機器の発達に伴い、ＬＳＩに要求される処理能力はますます高いものになっており、トランジスタの高速化が図られている。【０００３】
従来、この高速化は主としてトランジスタ構造の微細化によって進められてきたが、リソグラフィ技術の限界によりゲート長を短くすることが、さらには、物理的な要因によりゲート絶縁膜の薄膜化が困難になってきている。このため、トランジスタ構造の微細化以外の新しい高性能化技術が必要となっている。【０００４】
そのような技術の一つとして、応力を加えることによってチャネルを歪ませ、移動度を向上させる方法（ピエゾ抵抗効果）が提案されている。【０００５】
チャネルと平行な方向に引張応力を加えて歪ませた場合、電子の移動度は向上し、正孔の移動度は劣化する。逆に、チャネルと平行な方向に圧縮応力を加えて歪ませた場合、電子の移動度は劣化し、正孔の移動度は向上する。この現象を利用してＭＯＳＦＥＴの高性能化を図る技術がいくつか提案されている。【０００６】
例えば、特開２００２−１９８３６８号公報（特許文献１）には、コンタクトホールを開口させる際のストッパー膜として窒化珪素膜を用い、この窒化珪素膜に強い引張応力を持たせることによりチャネルを歪ませて電子の移動度を向上させ、ｎチャネル型ＭＯＳＦＥＴ（以下、「ｎＭＯＳＦＥＴ」と記す）の性能を向上させる方法が提案されている。【０００７】
また、特開２００３−８６７０８号公報（特許文献２）には、引張応力を有する窒化珪素膜でｎＭＯＳＦＥＴを覆い、圧縮応力を有する窒化珪素膜でｐチャネル型ＭＯＳＦＥＴ（以下、「ｐＭＯＳＦＥＴ」と記す）を覆うことにより、両キャリアの移動度を向上させ、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの双方の性能を向上させる方法が提案されている。
【特許文献１】特開２００２−１９８３６８号公報
【特許文献２】特開２００３−８６７０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献に提案されているように、窒化珪素膜をそのまま応力膜として使用した場合は、チャネルに強い応力（歪み）を加えることは困難である。【０００９】
以下、その理由について説明する。【００１０】
図３１は、窒化珪素膜１０９で覆われたＭＯＳＦＥＴの断面図である。【００１１】
ＭＯＳＦＥＴは、シリコン基板１０１と、シリコン基板１０１の表面上に形成された素子分離領域１０２と、素子分離領域１０２により区画されたシリコン基板１０１の表面上に形成されたゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成されたゲート電極１０７と、ゲート絶縁膜１０６及びゲート電極１０７の側壁を覆うサイドウォール１０８と、シリコン基板１０１の表面領域内に形成され、ソース・ドレイン領域となる不純物拡散層１０３及びシリサイド層１０５と、から構成されている。【００１２】
図３１に示すように、ＭＯＳＦＥＴはその全体が窒化珪素膜１０９により覆われている。【００１３】
図３２は、窒化珪素膜１０９の各部位がチャネルに与える応力を示すグラフである。【００１４】
図３２において、窒化珪素膜１０９の各部位としては、ゲート電極１０７の上方の部位Ａ、ゲート電極１０７の側方の部位Ｂ、ソース・ドレイン領域上の部位Ｃの３つが選定されている。【００１５】
窒化珪素膜１０９としては、引張応力を有するものを用いた。【００１６】
図３２のグラフにおける縦軸の正の領域は引張応力を示す（従って、縦軸の負の領域は圧縮応力を示している）。【００１７】
図３２から明らかなように、チャネルの応力は主にソース・ドレイン領域上に存在する窒化珪素膜１０９（部位Ｃ）によって印加され、ゲート電極１０７の上方の窒化珪素膜１０９（部位Ａ）はそれを打ち消す方向に応力を印加している。ゲート電極１０７の側方の窒化珪素膜１０９（部位Ｂ）は、ソース・ドレイン領域上の窒化珪素膜１０９（部位Ｃ）によって印加される応力と比較して、極めて小さな応力をチャネルに印加している。【００１８】
このため、応力の打ち消し合いが生じ、実際にチャネルに印加される応力が小さくなってしまうという問題が起こる。【００１９】
窒化珪素膜１０９として圧縮応力を有するものを用いた場合にも同様な現象が起こる。【００２０】
本発明は以上のような従来のＭＯＳＦＥＴ及びｐＭＯＳＦＥＴにおける問題点に鑑みてなされたものであり、チャネルに強い応力（歪み）が加わるようにゲート電極の周辺の膜の応力と配置を最適化することにより、キャリアの移動度を向上させ、これにより、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの性能を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記の目的を達成するため、本発明は、ｎチャネル型ＭＯＳＦＥＴを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に圧縮応力を有する第１の応力具有膜を備えていることを特徴とする半導体装置を提供する。【００２２】
本発明は、さらに、ｐチャネル型ＭＯＳＦＥＴを有する半導体装置であって、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に引張応力を有する第２の応力具有膜を備えていることを特徴とする半導体装置を提供する。【００２３】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に圧縮応力を有する第１の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に引張応力を有する第２の応力具有膜と、を備えていることを特徴とする半導体装置を提供する。【００２４】
上記の半導体装置は、前記ｎチャネル型ＭＯＳＦＥＴを覆い、引張応力を有する第３の応力具有膜をさらに備えていることが好ましい。【００２５】
上記の半導体装置は、前記ｐチャネル型ＭＯＳＦＥＴを覆い、圧縮応力を有する第４の応力具有膜をさらに備えていることが好ましい。【００２６】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、圧縮応力を有する第１の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記第１の応力具有膜の高さとほぼ等しい高さを有し、引張応力を有する第３の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００２７】
本発明は、さらに、ｐチャネル型ＭＯＳＦＥＴを有する半導体装置であって、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、引張応力を有する第２の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記第２の応力具有膜の高さとほぼ等しい高さを有し、圧縮応力を有する第７の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００２８】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、圧縮応力を有する第１の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記第１の応力具有膜の高さとほぼ等しい高さを有し、引張応力を有する第３の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、引張応力を有する第２の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記第２の応力具有膜の高さとほぼ等しい高さを有し、圧縮応力を有する第７の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００２９】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さの引張応力を有する第５の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極及び前記第５の応力具有膜上に全面的に形成され、圧縮応力を有する第６の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００３０】
本発明は、さらに、ｐチャネル型ＭＯＳＦＥＴを有する半導体装置であって、前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さの圧縮応力を有する第７の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極及び前記第７の応力具有膜上に全面的に形成され、引張応力を有する第８の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００３１】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さを有し、引張応力を有する第５の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極及び前記第５の応力具有膜上に全面的に形成され、圧縮応力を有する第６の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さを有し、圧縮応力を有する第７の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極及び前記第７の応力具有膜上に全面的に形成され、引張応力を有する第８の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００３２】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さの引張応力を有する第５の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、圧縮応力を有する第６の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００３３】
本発明は、さらに、ｐチャネル型ＭＯＳＦＥＴを有する半導体装置であって、前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さの圧縮応力を有する第７の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、引張応力を有する第８の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００３４】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さを有し、引張応力を有する第５の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、圧縮応力を有する第６の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さを有し、圧縮応力を有する第７の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、引張応力を有する第８の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００３５】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に圧縮応力を有する第１の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に引張応力を有する第２の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴを覆い、引張応力を有する第３の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴを覆い、圧縮応力を有する第４の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００３６】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上及び前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上にそれぞれ形成され、局所的に圧縮応力を有する第１の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴを覆い、引張応力を有する第３の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴを覆い、圧縮応力を有する第４の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００３７】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上及び前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に引張応力を有する第２の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴを覆い、引張応力を有する第３の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴを覆い、圧縮応力を有する第４の応力具有膜と、備えることを特徴とする半導体装置を提供する。【００３８】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に圧縮応力を有する第１の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に引張応力を有する第２の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴ及び前記ｐチャネル型ＭＯＳＦＥＴを覆い、引張応力を有する第３の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００３９】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に圧縮応力を有する第１の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、局所的に引張応力を有する第２の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴ及び前記ｐチャネル型ＭＯＳＦＥＴを覆い、圧縮応力を有する第４の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００４０】
前記第３の応力具有膜及び前記第４の応力具有膜の少なくとも何れか一方は、前記ゲート電極上において、応力が緩和されている部分を備えていることが好ましい。【００４１】
前記第３の応力具有膜及び前記第４の応力具有膜の少なくとも何れか一方は、前記ゲート電極上において、切欠き領域を備えていることが好ましい。【００４２】
前記ｎチャネル型ＭＯＳＦＥＴまたは前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上を覆う前記第３の応力具有膜または前記第４の応力具有膜は、その表面が、前記第１の応力具有膜または前記第２の応力具有膜の表面と一致する程度の厚さを有していることが好ましい。【００４３】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上及び前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上にそれぞれ形成され、各ゲート電極の高さとほぼ等しい高さの引張応力を有する第５の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、圧縮応力を有する第６の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、引張応力を有する第８の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００４４】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上及び前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上にそれぞれ形成され、各ゲート電極の高さとほぼ等しい高さの圧縮応力を有する第７の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、圧縮応力を有する第６の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、引張応力を有する第８の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００４５】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さの引張応力を有する第５の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さの圧縮応力を有する第７の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上及び前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、圧縮応力を有する第６の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極上及び前記ｐチャネル型ＭＯＳＦＥＴのゲート電極上に形成され、引張応力を有する第８の応力具有膜との何れか一方と、を備えることを特徴とする半導体装置を提供する。【００４６】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上及び前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上にそれぞれ形成され、各ゲート電極の高さとほぼ等しい高さの引張応力を有する第５の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴを覆って前記第５の応力具有膜上に形成され、圧縮応力を有する第６の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴを覆って前記第５の応力具有膜上に形成され、引張応力を有する第８の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００４７】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上及び前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上にそれぞれ形成され、各ゲート電極の高さとほぼ等しい高さの圧縮応力を有する第７の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴを覆って前記第７の応力具有膜上に形成され、圧縮応力を有する第６の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴを覆って前記第７の応力具有膜上に形成され、引張応力を有する第８の応力具有膜と、を備えることを特徴とする半導体装置を提供する。【００４８】
本発明は、さらに、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとを有する半導体装置であって、前記ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さの引張応力を有する第５の応力具有膜と、前記ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域上に形成され、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極の高さとほぼ等しい高さの圧縮応力を有する第７の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴ及び前記ｐチャネル型ＭＯＳＦＥＴを覆って前記第５の応力具有膜及び前記第７の応力具有膜上に形成され、圧縮応力を有する第６の応力具有膜と、前記ｎチャネル型ＭＯＳＦＥＴ及び前記ｐチャネル型ＭＯＳＦＥＴを覆って前記第５の応力具有膜及び前記第７の応力具有膜上に形成され、引張応力を有する第８の応力具有膜との何れか一方と、を備えることを特徴とする半導体装置を提供する。【００４９】
上述の半導体装置は、例えば、前記第１の応力具有膜に代えて、前記ｎチャネル型ＭＯＳＦＥＴのゲート電極の上部の少なくとも一部に形成され、圧縮応力を有する第１の応力具有導電膜を備えることができる。【００５０】
上述の半導体装置は、例えば、前記第２の応力具有膜に代えて、前記ｐチャネル型ＭＯＳＦＥＴのゲート電極の上部の少なくとも一部に形成され、引張応力を有する第２の応力具有導電膜を備えてることができる。【００５１】
前記第１、第２、第６または第８の応力具有膜が、炭素、酸素若しくは窒素の珪化物あるいはそれらの水素添加物、及び、アルミニウム、ハフニウム、タンタル、ジルコニウム若しくは珪素の酸化物あるいはそれらの窒素添加物、の中の少なくとも一つを含むことが好ましい。【００５２】
前記第１または第２の応力具有導電膜が、コバルト、ニッケル若しくはチタンのいずれかを含有するシリサイド、または、タングステン、アルミニウム、銅若しくは白金、の中の少なくとも何れか一つを含むことが好ましい。【００５３】
前記ｎチャネル型ＭＯＳＦＥＴ及び前記ｐチャネル型ＭＯＳＦＥＴの少なくとも何れか一方が、シリコン、ゲルマニウムを含有するシリコン及びカーボンを含有するシリコンの何れか一つからなる基板上に形成されていることが好ましい。
【発明の効果】
【００５４】
本発明に係る半導体装置によれば、ｎＭＯＳＦＥＴのゲート電極の一部は圧縮応力を有する応力具有導電膜によって構成されるか、あるいは、ゲート電極上は圧縮応力を有する応力具有膜によって覆われる。また、ｐＭＯＳＦＥＴのゲート電極の一部は引張応力を有する応力具有導電膜によって構成されるか、あるいは、ゲート電極上は引張応力を有する応力具有膜によって覆われる。【００５５】
このため、応力具有膜または応力具有導電膜によってチャネル領域に印加される応力が弱められることがなくなり、ｎＭＯＳＦＥＴまたはｐＭＯＳＦＥＴのチャネルに強い歪みを加えることが可能になる。【００５６】
従って、本発明に係る半導体装置によれば、キャリアの移動度を高めることが可能になり、ひいては、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの性能を向上させることが可能になる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施の形態に係るｎチャネル型ＭＯＳＦＥＴの構成を示す断面図である。
【図２】圧縮応力を有する第１の応力具有膜によりチャネルに印加される応力と、第１の応力具有膜に代えて、引張応力を有する膜（従来技術）を形成した場合に、この引張応力を有する膜によりチャネルに印加される応力とを示すグラフである。
【図３】本発明の第１の実施形態に係るｎチャネル型ＭＯＳＦＥＴの製造方法における各工程を示す断面図である。
【図４】第１の実施の形態の第１の変更例に係るｎチャネル型ＭＯＳＦＥＴの断面図である。
【図５】本発明の第２の実施形態に係るｎチャネル型ＭＯＳＦＥＴの製造方法における各工程を示す断面図である。
【図６】本発明の第２の実施形態の第１の変更例に係るｎチャネル型ＭＯＳＦＥＴの製造方法における各工程を示す断面図である。
【図７】本発明の第２の実施の形態の第２の変更例に係るｎチャネル型ＭＯＳＦＥＴの断面図である。
【図８】本発明の第２の実施の形態の第３の変更例に係るｎチャネル型ＭＯＳＦＥＴの断面図である。
【図９】本発明の第３の実施の形態に係るｎチャネル型ＭＯＳＦＥＴの製造方法における各工程を示す断面図である。
【図１０】本発明の第３の実施の形態の第１の変更例に係るｎチャネル型ＭＯＳＦＥＴの断面図である。
【図１１】本発明の第４の実施の形態に係るｐチャネル型ＭＯＳＦＥＴの構成を示す断面図である。
【図１２】本発明の第５の実施の形態に係るｐチャネル型ＭＯＳＦＥＴの構成を示す断面図である。
【図１３】本発明の第５の実施の形態の第１の変更例に係るｐチャネル型ＭＯＳＦＥＴの断面図である。
【図１４】本発明の第６の実施の形態に係るｐチャネル型ＭＯＳＦＥＴの断面図である。
【図１５】本発明の第７の実施の形態に係るＣＭＯＳＦＥＴの構成を示す断面図である。
【図１６】本発明の第７の実施形態に係るＣＭＯＳＦＥＴの製造方法における各工程を示す断面図である。
【図１７】本発明の第７の実施の形態の第１の変更例に係るＣＭＯＳＦＥＴの断面図である。
【図１８】本発明の第８の実施形態に係るＣＭＯＳＦＥＴの製造方法における各工程を示す断面図である。
【図１９】本発明の第８の実施形態に係るＣＭＯＳＦＥＴの製造方法における各工程を示す断面図である。
【図２０】本発明の第８の実施の形態の第１の変更例に係るＣＭＯＳＦＥＴの断面図である。
【図２１】本発明の第９の実施形態に係るＣＭＯＳＦＥＴの製造方法における各工程を示す断面図である。
【図２２】本発明の第９の実施形態に係るＣＭＯＳＦＥＴの製造方法における各工程を示す断面図である。
【図２３】本発明の第１０の実施の形態に係るＣＭＯＳＦＥＴの構成を示す断面図である。
【図２４】本発明の第１１の実施の形態に係るＣＭＯＳＦＥＴの構成を示す断面図である。
【図２５】本発明の第１２の実施の形態に係るＣＭＯＳＦＥＴの構成を示す断面図である。
【図２６】本発明の第１３の実施の形態に係るＣＭＯＳＦＥＴの構成を示す断面図である。
【図２７】本発明の第１４の実施の形態に係るＣＭＯＳＦＥＴの構成を示す断面図である。
【図２８】本発明の第１５の実施の形態に係るＣＭＯＳＦＥＴの構成を示す断面図である。
【図２９】本発明の第１６の実施の形態に係るＣＭＯＳＦＥＴの構成を示す断面図である。
【図３０】本発明の第１７の実施の形態に係るＣＭＯＳＦＥＴの構成を示す断面図である。
【図３１】従来のＭＯＳＦＥＴの断面図である。
【図３２】図３１に示した従来のＭＯＳＦＥＴを覆う窒化珪素膜の各部位がチャネルに与える応力を示すグラフである。
【符号の説明】
【００５８】
１  シリコン基板
２  素子分離領域
３  ｎ型不純物層
４  ｐ型不純物層
５  シリサイド層
６  ゲート絶縁膜
７  ゲート電極
７ａ  シリコン膜
７ｂ  シリサイド層
７ｃ  圧縮応力を有する応力具有導電膜
７ｄ  引張応力を有する応力具有導電膜
８  サイドウォール
１１  第１の応力具有膜
１２  第６の応力具有膜
１３  第２の応力具有膜
１４  第８の応力具有膜
２１  第３の応力具有膜
２１ａ  応力緩和部
２２  第５の応力具有膜
２３  第４の応力具有膜
２４  第７の応力具有膜
３１  層間絶縁膜
３２  層間酸化膜
４１、４３、４４、４５、４６、４７、４８、４９  レジスト膜
【発明を実施するための最良の形態】
【００５９】
以下、本発明の実施の形態について図面を参照して説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るｎチャネル型電界効果トランジスタ（ＭＯＳＦＥＴ）１０の構成を示す断面図である。【００６０】
本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００は、シリコン基板１と、シリコン基板１の表面に形成された素子分離領域２と、隣接する素子分離領域２に挟まれた領域内において、シリコン基板１の表面上に形成されたゲート絶縁膜６と、ゲート絶縁膜６上に形成されたシリコン膜７ａとシリサイド層７ｂの２層膜からなるゲート電極７と、シリコン基板１の表面領域内に形成され、ソース・ドレイン領域を構成するｎ型不純物層３と、ｎ型不純物層３の上に形成されたシリサイド層５と、ゲート電極７上に形成された圧縮応力を有する第１の応力具有膜１１と、ゲート絶縁膜６、ゲート電極７及び第１の応力具有膜１１の側壁を覆って形成されているサイドウォール８と、シリコン基板１上に全面的に形成された層間絶縁膜３１と、から構成されている。【００６１】
次に、本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００の効果について説明する。【００６２】
図２は、圧縮応力を有する第１の応力具有膜１１によりチャネルに印加される応力と、第１の応力具有膜１１に代えて、引張応力を有する膜（従来技術）を形成した場合に、この引張応力を有する膜によりチャネルに印加される応力とを示すグラフである。【００６３】
なお、図２の縦軸のチャネル応力の座標は膜がチャネルに印加する応力がゼロである場合をゼロとし、引張応力を正で表してある。【００６４】
図２より、本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００の方が従来技術よりもチャネルに強い引張応力が印加されることが分かる。【００６５】
これにより、チャネルが引張方向に大きく歪み、ｎＭＯＳＦＥＴのチャネルにおける電子の移動度が大きく向上する。【００６６】
なお、本実施形態における実試料での効果は、例えば、特開２０００−９６６４号公報に記載されているように、収束電子回折法を用いて確認を行うことが可能である。この方法は、収束した電子を試料中に照射し、得られた回折図形から歪み量を求めるものであり、約１０ｎｍの空間分解能で特定部位の歪みを測定することができる。本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００と、ゲート電極７上の第１の応力具有膜１１を本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００から除去したサンプルとを用いて、収束電子回折法により測定した歪み量を比較することにより、本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００の実試料での効果を確認することができる。【００６７】
なお、本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００においては、半導体基板の材料は、シリコン、あるいは、ゲルマニウム及びカーボンのいずれかを含有するシリコンであることが望ましい。【００６８】
図３（ａ）−（ｃ）は、本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００の製造方法における各工程を示す断面図である。【００６９】
以下、図３（ａ）−（ｃ）を参照して、本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００の製造方法を説明する。【００７０】
まず、従来のＭＯＳＦＥＴと同様に、シリコン基板１の表面領域内に素子分離領域２を形成する。【００７１】
ここで、素子分離領域２は、例えば、酸化珪素膜あるいは窒化珪素膜あるいはこれらの積層構造からなる。【００７２】
次に、図３（ａ）に示すように、シリコン基板１の表面上にゲート絶縁膜６、シリコン膜７ａ、シリサイド層７ｂ、圧縮応力を有する第１の応力具有膜１１をこの順番に順次積層する。【００７３】
ここで、ゲート絶縁膜６は、例えば、酸化珪素膜、あるいは、窒素、ハフニウム、アルミニウム、チタン、ジルコニウムまたはタンタルなどを含有する高誘電率膜、あるいは、これらの積層構造からなる。【００７４】
シリコン膜７は、例えば、多結晶シリコン膜、アモルファスシリコン膜、あるいは、これらの積層膜からなる。【００７５】
シリサイド層７ｂは、例えば、コバルトやニッケルのような金属を含有する珪化物からなる。【００７６】
第１の応力具有膜１１は圧縮応力を有する絶縁膜であり、例えば、プラズマ化学気相成長法によって成膜された窒化珪素膜からなる。【００７７】
第１の応力具有膜１１の材料としては、炭素、酸素、窒素のいずれかを含有する珪化物若しくはそれらに水素を添加したもの、あるいは、アルミニウム、ハフニウム、タンタル、ジルコニウム、珪素のいずれかを含有する酸化物若しくはそれらに窒素ないし窒素酸化物を添加したものが挙げられる。【００７８】
次に、ゲート電極７の形成のためのレジストを塗布し、公知のフォトリソグラフィ技術を用いて不要なレジストを除去し、レジスト膜４１を形成する。次いで、レジスト膜４１に覆われていない部分の第１の応力具有膜１１、シリサイド層７ｂ、シリコン膜７ａ及びゲート絶縁膜６をドライエッチングにより除去し、ゲート電極７を形成する。この段階における構造が図３（ｂ）に示す構造である。【００７９】
次に、レジスト膜４１を除去した後、浅いソース・ドレイン領域としてのシリサイド層５の形成のためのイオン注入、サイドウォール８の形成のための膜成長及びエッチバック、深いソース・ドレイン領域としてのｎ型不純物層３の形成のためのイオン注入、不純物活性化のためのアニール、シリサイド層５及びｎ型不純物層３の形成を経て、図３（ｃ）に示す構造を得る。【００８０】
ここで、サイドウォール８は、例えば、酸化珪素膜あるいは窒化珪素膜、あるいは、これらの積層構造からなる。【００８１】
シリサイド層５は、例えば、コバルトやニッケルのような金属を含有するシリサイド膜からなる。【００８２】
最後に、シリコン基板１上の全面に層間絶縁膜３１を積層し、図１に示す構造を得る。【００８３】
この後、コンタクト孔を開口し、コンタクト孔の内部にコンタクトプラグを形成した後、コンタクトプラグの上に必要な配線を形成する。
（第１の実施の形態の第１の変更例）
図４は、第１の実施の形態の第１の変更例に係るｎチャネル型ＭＯＳＦＥＴ１００Ａの断面図である。【００８４】
図４に示すように、本変更例に係るｎチャネル型ＭＯＳＦＥＴ１００Ａは、図１に示した第１の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１００と比較して、シリサイド層７ｂ及び第一の応力具有膜１１に代えて、第１の応力具有導電膜７ｃを有している。【００８５】
シリサイド層７ｂ及び第一の応力具有膜１１に代えて第１の応力具有導電膜７ｃを有している点を除いて、本変更例に係るｎチャネル型ＭＯＳＦＥＴ１００Ａは第１の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１００と同一の構造を有している。このため、第１の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１００と同一の構成要素には同一の参照符号を付し、それらの説明は省略する。【００８６】
第１の応力具有導電膜７ｃは、ｎチャネル型ＭＯＳＦＥＴ１００Ａのゲート電極７の上部の少なくとも一部に形成されており、圧縮応力が付与された高導電率層からなる。【００８７】
第１の応力具有導電膜７ｃは、例えば、コバルト、ニッケル、チタンのいずれかを含有するシリサイド、あるいは、タングステン、アルミニウム、、銅若しくは白金から成る。【００８８】
また、応力具有導電膜７ｃはスパッタ法または化学気相成長法と適当な熱処理との組み合わせにより形成される。【００８９】
本変更例に係るｎチャネル型ＭＯＳＦＥＴ１００Ａの製造方法は、成膜とドライエッチングの条件を除いて、第１の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１００の製造方法と同一である。【００９０】
本変更例に係るｎチャネル型ＭＯＳＦＥＴ１００Ａによっても、第１の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１００と同様の効果を得ることができる。すなわち、チャネルが引張方向に大きく歪み、ｎＭＯＳＦＥＴのチャネル領域における電子の移動度を大きく向上させることができる。【００９１】
なお、本変更例に係るｎチャネル型ＭＯＳＦＥＴ１００Ａにおいては、第１の実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００と同様に、半導体基板の材料は、シリコン、あるいは、ゲルマニウム及びカーボンのいずれかを含有するシリコンであることが望ましい。以下に述べる実施の形態及びその変更例についても同様である。【００９２】
また、本変更例は第１の実施形態のみならず、以下に述べる全ての実施形態及びその変更例に対しても適用することが可能である。
（第２の実施の形態）
図５（ｂ）は、本発明の第２の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１０１の構成を示す断面図である。【００９３】
本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１０１は、第１の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１００と比較して、ゲート電極７、サイドウォール８及びソース・ドレイン領域を覆い、引張応力を有する第３の応力具有膜２１をさらに備えている点である。【００９４】
引張応力を有する第３の応力具有膜２１をさらに備えている点を除いて、本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１０１は第１の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１００と同一の構造を有している。このため、第１の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１００と同一の構成要素には同一の参照符号を付し、それらの説明は省略する。【００９５】
次に、本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１０１の効果について説明する。【００９６】
第１の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１００と同様に、ゲート電極７上に形成され、圧縮応力を有する第１の応力具有膜１１はチャネルに引張応力を与え、さらに、引張応力を有する第３の応力具有膜２１もチャネルに引張応力を与えるため、チャネルが引張方向に大きく歪み、ｎＭＯＳＦＥＴのチャネル領域における電子の移動度を大きく向上させることができる。【００９７】
図５（ａ）及び図５（ｂ）は、本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１０１の製造方法における各工程を示す断面図である。【００９８】
以下、図５（ａ）−（ｂ）を参照して、本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１０１の製造方法を説明する。【００９９】
まず、第１の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１００の製造方法における図３（ａ）乃至図３（ｃ）に示した製造工程と同様の製造工程を経て、図５（ａ）に示す構造を得る。【０１００】
次に、図５（ｂ）に示すように、引張応力を有する第３の応力具有膜２１を形成する。第３の応力具有膜２１は、ゲート電極、サイドウォール及びソース・ドレイン領域を覆うように形成される。【０１０１】
第３の応力具有膜２１は引張応力を有する絶縁膜であり、例えば、熱化学気相成長法または原子層堆積法によって成膜された窒化珪素膜からなる。【０１０２】
最後に、層間絶縁膜３１を積層し、図５（ｂ）に示すように、本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１０１を得る。【０１０３】
この後、コンタクト孔を開口し、コンタクト孔の内部にコンタクトプラグを形成した後、コンタクトプラグの上に必要な配線を形成する。
（第２の実施の形態の第１の変更例）
図６（ｂ）は、第２の実施の形態の第１の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ａの断面図である。【０１０４】
本変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ａが図５（ｂ）に示される第２の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１０１と相違する点は、第３の応力具有膜２１の第１の応力具有膜１１上の部分が応力緩和部２１ａとして形成されている点である。すなわち、第１の応力具有膜１１の上方において、第３の応力具有膜２１には切欠き領域が形成されており、第３の応力具有膜２１は応力緩和部２１ａにおいて、すなわち、第１の応力具有膜１１上において、応力を有していない。【０１０５】
応力緩和部２１ａを有している点を除いて、本変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ａは第２の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１０１と同一の構造を有している。このため、第２の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１０１と同一の構成要素には同一の参照符号を付し、それらの説明は省略する。【０１０６】
第２の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１０１においては、圧縮応力を有する第１の応力具有膜１１上の引張応力を有する第３の応力具有膜２１はチャネルに圧縮歪みを与えるが、本変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ａによると、第１の応力具有膜１１上の第３の応力具有膜２１の部分は応力を有しないので、チャネルに圧縮歪みを与えない。従って、第２の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１０１と比較して、本変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ａの方がチャネルを大きく歪ませることが可能であり、ｎチャネル型ＭＯＳＦＥＴのチャネル領域における電子の移動度をさらに向上させることができる。【０１０７】
図６（ａ）及び図６（ｂ）は、本変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ａの製造方法における各工程を示す断面図である。【０１０８】
以下、図６（ａ）及び図６（ｂ）を参照して、本変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ａの製造方法を説明する。【０１０９】
まず、第２の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１０１の製造方法と同じ製造方法を用いて、引張応力を有する第３の応力具有膜２１までを形成した後、ゲート電極７の高さ以上の膜厚を有する層間酸化膜３２を成膜する。【０１１０】
層間酸化膜３２は、例えば、酸化珪素膜からなる。【０１１１】
次に、第１の応力具有膜１１が露出するまで層間酸化膜３２を化学的機械的研磨（ＣＭＰ）する。この段階における構造が図６（ａ）に示す構造である。【０１１２】
次に、シリコン、ゲルマニウム、アルゴンまたはキセノンなどのイオンを用いて、第３の応力具有膜２１にイオン注入Ｉｉｍを行う。【０１１３】
ここで、イオン注入エネルギーはイオンの到達深さが第３の応力具有膜２１の厚み程度となるようにし、イオン注入量は第３の応力具有膜２１の応力が十分に緩和する程度までとする。【０１１４】
最後に、層間絶縁膜３１を積層し、図６（ｂ）に示す本変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ａを得る。【０１１５】
この後、コンタクト孔を開口し、コンタクト孔の内部にコンタクトプラグを形成した後、コンタクトプラグの上に必要な配線を形成する。
（第２の実施の形態の第２の変更例）
図７は、第２の実施の形態の第２の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ｂの断面図である。【０１１６】
本変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ｂにおいては、図６に示された第１の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ａと同様に、第３の応力具有膜２１と層間酸化膜３２とを成膜した後、第１の応力具有膜１１の表面が露出するまで層間酸化膜３２に対して化学的機械的研磨を行う。【０１１７】
本変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ｂによれば、第１の応力具有膜１１の表面に引張応力を有する第３の応力具有膜２１が存在していないので、第１の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ａと同様の効果を得ることができる。【０１１８】
また、第１の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ａと比較して、イオン注入の工程を削減することができる。
（第２の実施の形態の第３の変更例）
図８は、第２の実施の形態の第３の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ｃの断面図である。【０１１９】
本変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ｃにおいては、第１の応力具有膜２１を堆積する際にゲート電極７の高さよりも高くなるように厚く堆積し、その後、層間酸化膜３２を堆積することなく、第１の応力具有膜１１の表面が露出するまで第３の応力具有膜２１に対して化学的機械的研磨を行うものである。【０１２０】
本変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ｃによれば、第２の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ｂと同様の効果を得ることができる。【０１２１】
さらに、第２の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ｂと比較して、層間酸化膜３２を堆積する工程を削減することができる。
（第２の実施の形態の第４の変更例）
図８に示した第２の実施の形態の第３の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ｃの構造はｐチャネル型ＭＯＳＦＥＴに適用することも可能である。【０１２２】
第２の実施の形態の第４の変更例に係るｐチャネル型ＭＯＳＦＥＴは、第１の応力具有膜１１に代えて、引張応力を有する第２の応力具有膜１３（後述する図１１参照）を有しており、さらに、第３の応力具有膜２１に代えて、圧縮応力を有する第７の応力具有膜２４（後述する図１４参照）を有する。
（第２の実施の形態の第５の変更例）
さらに、第２の実施の形態の第３の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ｃと第２の実施の形態の第４の変更例に係るｐチャネル型ＭＯＳＦＥＴとを組み合わせて、ＣＭＯＳＦＥＴを形成することが可能である。
（第３の実施の形態）
図９（ｄ）は、第３の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１０２の断面図である。【０１２３】
本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１０２は、シリコン基板１と、シリコン基板１の表面に形成された素子分離領域２と、隣接する素子分離領域２に挟まれた領域内において、シリコン基板１の表面上に形成されたゲート絶縁膜６と、ゲート絶縁膜６上に形成されたシリコン膜７ａとシリサイド層７ｂの２層膜からなるゲート電極７と、シリコン基板１の表面領域内に形成され、ソース・ドレイン領域を構成するｎ型不純物層３と、ｎ型不純物層３の上に形成されたシリサイド層５と、ゲート絶縁膜６及びゲート電極７の側壁を覆って形成されているサイドウォール８と、ゲート電極７と同じ高さを有し、ｎチャネル型ＭＯＳＦＥＴ１０２のソース・ドレイン領域を覆って形成されている引張応力を有する第５の応力具有膜２２と、ゲート電極７及び第５の応力具有膜２２上に形成され、圧縮応力を有する第６の応力具有膜１２と、第６の応力具有膜１２上に全面的に形成された層間絶縁膜３１と、から構成されている。【０１２４】
本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１０２においては、ゲート電極７の高さ程度まで引張応力を有する第５の応力具有膜２２が存在し、その上部に圧縮応力を有する第６の応力具有膜１２が存在する。このように、本実施形態に係るｎチャネル型ＭＯＳＦＥＴ１０２においては、ゲート電極７の側面部およびソース・ドレイン領域上に引張応力を有する第６の応力具有膜２２が厚く存在するので、チャネルに、より強い引張歪みが加わり、ｎチャネル型ＭＯＳＦＥＴのチャネル領域における電子の移動度を大きく向上させることができる。【０１２５】
図９（ａ）乃至図９（ｄ）は、本変更例に係るｎチャネル型ＭＯＳＦＥＴ１０２の製造方法における各工程を示す断面図である。【０１２６】
以下、図９（ａ）乃至図９（ｄ）を参照して、本変更例に係るｎチャネル型ＭＯＳＦＥＴ１０２の製造方法を説明する。【０１２７】
まず、図９（ａ）に示すように、従来のＭＯＳＦＥＴの製造工程と同様に、シリコン基板１に素子分離領域２を設け、素子分離領域２によって区画された領域の基板上にゲート絶縁膜６を形成し、ゲート絶縁膜６上にゲート電極パターンのシリコン膜７ａを形成する。【０１２８】
ここで、図３（ｂ）に示した第１の実施の形態における製造工程と相違する点は、シリコン膜７ａ上にシリサイド層７ｂや第１の応力具有膜１１が存在しない点である。【０１２９】
次に、浅いソース・ドレイン領域としてのシリサイド層５の形成のためのイオン注入、サイドウォール８の形成、深いソース・ドレイン領域としてのｎ型不純物層３の形成のためのイオン注入、不純物活性化のためのアニール、シリサイド層５、７ｂの形成を経て、図９（ｂ）に示す構造を得る。【０１３０】
シリサイド層５、７ｂは、例えば、コバルトやニッケルのような金属を含有するシリサイド膜である。【０１３１】
次に、引張応力を有する第５の応力具有膜２２をゲート電極７の厚み以上の膜厚で成膜した後、ゲート電極７の上部が露出するまで、第５の応力具有膜２２を化学的機械的研磨する。これにより、図９（ｃ）に示す構造を得る。【０１３２】
ここで、第５の応力具有膜２２は引張応力を有する絶縁膜であり、例えば、熱化学気相成長法または原子層堆積法によって成膜された窒化珪素膜からなる。【０１３３】
次に、圧縮応力を有する第６の応力具有膜１２を第５の応力具有膜２２及びゲート電極７上に成膜する。次いで、第６の応力具有膜１２上に層間絶縁膜３１を積層して、図９（ｄ）に示す構造を得る。【０１３４】
ここで、第６の応力具有膜１２は圧縮応力を有する絶縁膜であり、例えば、プラズマ化学気相成長法によって成膜された窒化珪素膜からなる。【０１３５】
第６の応力具有膜１２の材料としては、第１の実施の形態において、第１の応力具有膜１１を形成する材料として採用可能であるとして挙げられたものは適宜用いることができる。【０１３６】
この後、コンタクト孔を開口し、コンタクト孔の内部にコンタクトプラグを形成した後、コンタクトプラグの上に必要な配線を形成する。
（第３の実施の形態の第１の変更例）
図１０は、第３の実施の形態の第１の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０２Ａの断面図である。【０１３７】
本変更例に係るｎチャネル型ＭＯＳＦＥＴ１０２Ａは、第３の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１０２と比較して、第６の応力具有膜１２の形状が異なっている。すなわち、第３の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１０２においては、第６の応力具有膜１２はゲート電極７及び第５の応力具有膜２２を全面的に覆って形成されているが、本変更例に係るｎチャネル型ＭＯＳＦＥＴ１０２Ａにおいては、第６の応力具有膜１２はゲート電極７上にのみ形成されている。【０１３８】
本変更例における第６の応力具有膜１２は、ゲート電極７及び第５の応力具有膜２２上に全面的に第６の応力具有膜１２を堆積した後、第６の応力具有膜１２をフォトリソグラフィ技術を用いてゲート電極７の上部にのみ残るようにパターニングする。【０１３９】
本変更例に係るｎチャネル型ＭＯＳＦＥＴ１０２Ａにおいては、引張応力を有する第５の応力具有膜２２の上部には実質的に圧縮応力を有する第６の応力具有膜１２が存在していないので、第５の応力具有膜２２の応力が第６の応力具有膜１２の応力によって弱められることがなくなり、チャネルにより強い引張歪みが加わるようにすることができる。
（第３の実施の形態の第２の変更例）
図１０に示した第３の実施の形態の第１の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０２Ａの構造はｐチャネル型ＭＯＳＦＥＴに適用することも可能である。【０１４０】
第３の実施の形態の第２の変更例に係るｐチャネル型ＭＯＳＦＥＴは、圧縮応力を有する第６の応力具有膜１２に代えて、引張応力を有する応力具有膜を有しており、さらに、引張応力を有する第５の応力具有膜２２に代えて、圧縮応力を有する応力具有膜を有する。
（第４の実施の形態）
図１１は、本発明の第４の実施の形態に係るｐチャネル型電界効果トランジスタ（ＭＯＳＦＥＴ）２００の構成を示す断面図である。【０１４１】
本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２００は、シリコン基板１と、シリコン基板１の表面に形成された素子分離領域２と、隣接する素子分離領域２に挟まれた領域内において、シリコン基板１の表面上に形成されたゲート絶縁膜６と、ゲート絶縁膜６上に形成されたシリコン膜７ａとシリサイド層７ｂの２層膜からなるゲート電極７と、シリコン基板１の表面領域内に形成され、ソース・ドレイン領域を構成するｐ型不純物層４と、ｐ型不純物層４の上に形成されたシリサイド層５と、ゲート電極７上に形成された引張応力を有する第２の応力具有膜１３と、ゲート絶縁膜６、ゲート電極７及び第２の応力具有膜１３の側壁を覆って形成されているサイドウォール８と、シリコン基板１上に全面的に形成された層間絶縁膜３１と、から構成されている。【０１４２】
次に、本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２００の効果について説明する。【０１４３】
本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２００は第１の実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００と比較して、第１の応力具有膜１１と第２の応力具有膜１３との間の応力の向きが逆になっているだけであるので、効果の大きさは第１の実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００と同じであり、引張応力を有する第２の応力具有膜１３がチャネルに圧縮歪みを与えるため、ｐＭＯＳＦＥＴのチャネル領域におけるホールの移動度を大きく向上させることができる。【０１４４】
次に、本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２００の製造方法について説明する。【０１４５】
本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２００は第１の実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００と比較して、ＭＯＳＦＥＴの極性が異なるだけであるので、本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２００の製造方法は第１の実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００と基本的に同一である。ＭＯＳＦＥＴの極性が異なるように、選定される半導体材料が異なるだけである。【０１４６】
第２の応力具有膜１３は引張応力を有する絶縁膜であり、例えば、熱化学気相成長法または原子層堆積法によって成膜された窒化珪素膜からなる。【０１４７】
第２の応力具有膜１３の材料としては、第１の実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００において、第１の応力具有膜１１を形成するのに採用可能であるとして挙げられた材料を適宜用いることができる。【０１４８】
また、本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２００においては、第１の実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００の第１の変更例と同様に、図１１における第２の応力具有膜１３及びシリサイド層７ｂに代えて、引張応力を有する導電膜を用いることも可能である。【０１４９】
ここで用いる応力具有導電膜（図４に示した応力具有導電膜７ｃに対応する）は、コバルト、ニッケル、チタンのいずれかを含有するシリサイド、あるいは、タングステン、アルミニウム、銅あるいは白金を用いて形成される。【０１５０】
また、この応力具有導電膜はスパッタ法または化学気相成長法と適当な熱処理とにより形成される。【０１５１】
なお、第２の応力具有膜１３及びシリサイド層７ｂに代えて応力具有導電膜を備えるｐチャネル型ＭＯＳＦＥＴの製造方法は、ゲート部の成膜とドライエッチングの条件を除いて、本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２００の製造方法と同一である。【０１５２】
第２の応力具有膜１３及びシリサイド層７ｂに代えて応力具有導電膜を用いることによっても、本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２００と同様な効果を得ることができる。すなわち、チャネルが圧縮方向に大きく歪み、ｐＭＯＳＦＥＴのチャネル領域におけるホールの移動度を大きく向上させることができる。【０１５３】
なお、以下に述べる実施形態及びその変更例に係るｐチャネル型ＭＯＳＦＥＴにおいても、第２の応力具有膜１３及びシリサイド層７ｂに代えて応力具有導電膜を用いることが可能である。
（第５の実施の形態）
図１２は、本発明の第５の実施の形態に係るｐチャネル型ＭＯＳＦＥＴ２０１の構成を示す断面図である。【０１５４】
本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２０１は、図１１に示した第４の実施形態に係るｐチャネル型ＭＯＳＦＥＴ２００と比較して、ゲート電極７、サイドウォール８及びソース・ドレイン領域上を覆って圧縮応力を有する第４の応力具有膜２３をさらに備えている点において相違している。【０１５５】
圧縮応力を有する第４の応力具有膜２３をさらに備えている点を除いて、本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２０１は第４の実施形態に係るｐチャネル型ＭＯＳＦＥＴ２００と同一の構造を有している。このため、第４の実施の形態に係るｐチャネル型ＭＯＳＦＥＴ２００と同一の構成要素には同一の参照符号を付し、それらの説明は省略する。【０１５６】
次いで、本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２０１の効果について説明する。【０１５７】
第４の実施の形態に係るｐチャネル型ＭＯＳＦＥＴ２００と同様に、ゲート電極７上に形成されている引張応力を有する第２の応力具有膜１３はチャネルに圧縮応力を与え、さらに、ゲート電極７、サイドウォール８及びソース・ドレイン領域を覆って形成されている圧縮応力を有する第４の応力具有膜２３もチャネルに圧縮応力を与えるため、チャネルが圧縮方向に大きく歪み、ｐＭＯＳＦＥＴのチャネル領域におけるホールの移動度を大きく向上させることができる。【０１５８】
本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２０１は、第２の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１０１と比較して、ＭＯＳＦＥＴの極性が異なるだけであるので、本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２０１の製造方法は第２の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１０１の製造方法と基本的に同一である。ＭＯＳＦＥＴの極性が異なるように、選定される半導体材料が異なるだけである。【０１５９】
第４の応力具有膜２３は圧縮応力を有する絶縁膜であり、例えば、プラズマ化学気相成長法によって成膜された窒化珪素膜からなる。
（第５の実施の形態の第１の変更例）
図１３は、第５の実施の形態の第１の変更例に係るｐチャネル型ＭＯＳＦＥＴ２０１Ａの断面図である。【０１６０】
本変更例に係るｐチャネル型ＭＯＳＦＥＴ２０１Ａが図１２に示される第５の実施の形態に係るｐチャネル型ＭＯＳＦＥＴ２０１と相違する点は、第４の応力具有膜２３の第２の応力具有膜１３上の部分が応力緩和部２３ａとして形成されている点である。すなわち、第２の応力具有膜１３の上方において、第４の応力具有膜２３には切欠き領域が形成されており、第４の応力具有膜２３は応力緩和部２３ａにおいて、すなわち、第２の応力具有膜１３上において、応力を有していない。【０１６１】
応力緩和部２３ａを有している点を除いて、本変更例に係るｐチャネル型ＭＯＳＦＥＴ２０１Ａは第５の実施の形態に係るｐチャネル型ＭＯＳＦＥＴ２０１と同一の構造を有している。このため、第５の実施の形態に係るｐチャネル型ＭＯＳＦＥＴ２０１と同一の構成要素には同一の参照符号を付し、それらの説明は省略する。【０１６２】
第５の実施の形態に係るｐチャネル型ＭＯＳＦＥＴ２０１においては、引張応力を有する第２の応力具有膜１３上の圧縮応力を有する第４の応力具有膜２３はチャネルに引張歪みを与えるが、本変更例に係るｐチャネル型ＭＯＳＦＥＴ２０１Ａによると、第２の応力具有膜１３上の第４の応力具有膜２３の部分は応力を有しないので、チャネルに引張歪みを与えない。従って、第５の実施の形態に係るｐチャネル型ＭＯＳＦＥＴ２０１と比較して、本変更例に係るｐチャネル型ＭＯＳＦＥＴ２０１Ａの方がチャネルを大きく歪ませることが可能であり、ｐチャネル型ＭＯＳＦＥＴのチャネル領域におけるホールの移動度をさらに向上させることができる。【０１６３】
本変更例に係るｐチャネル型ＭＯＳＦＥＴ２０１Ａは、第５の実施の形態に係るｐチャネル型ＭＯＳＦＥＴ２０１と比較して、ＭＯＳＦＥＴの極性が異なるだけであるので、本変更例に係るｐチャネル型ＭＯＳＦＥＴ２０１Ａの製造方法は第５の実施の形態に係るｐチャネル型ＭＯＳＦＥＴ２０１の製造方法と基本的に同一である。ＭＯＳＦＥＴの極性が異なるように、選定される半導体材料が異なるだけである。【０１６４】
なお、第５の実施の形態に係るｐチャネル型ＭＯＳＦＥＴ２０１の変更例として、第２の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１０１の第２及び第３の変更例と同様の変更例を形成することが可能である。【０１６５】
すなわち、第２の実施の形態の第２の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ｂ（図７）と同様に、第２の応力具有膜１３を越える第４の応力具有膜２３の部分を化学的機械的研磨により除去することができる。【０１６６】
また、第２の実施の形態の第３の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ｃ（図８）と同様に、第４の応力具有膜２３を第２の応力具有膜１３の表面高さ以上に厚く形成した後、第２の応力具有膜１３の表面が露出するように、第４の応力具有膜２３を研磨することも可能である。
（第６の実施の形態）
図１４は、第６の実施の形態に係るｐチャネル型ＭＯＳＦＥＴ２０２の断面図である。【０１６７】
本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２０２は、シリコン基板１と、シリコン基板１の表面に形成された素子分離領域２と、隣接する素子分離領域２に挟まれた領域内において、シリコン基板１の表面上に形成されたゲート絶縁膜６と、ゲート絶縁膜６上に形成されたシリコン膜７ａとシリサイド層７ｂの２層膜からなるゲート電極７と、シリコン基板１の表面領域内に形成され、ソース・ドレイン領域を構成するｐ型不純物層４と、ｐ型不純物層４の上に形成されたシリサイド層５と、ゲート絶縁膜６及びゲート電極７の側壁を覆って形成されているサイドウォール８と、ゲート電極７と同じ高さを有し、ｐチャネル型ＭＯＳＦＥＴ２０２のソース・ドレイン領域を覆って形成されている圧縮応力を有する第７の応力具有膜２４と、ゲート電極７及び第７の応力具有膜２４上に形成され、引張応力を有する第８の応力具有膜１４と、第８の応力具有膜１４上に全面的に形成された層間絶縁膜３１と、から構成されている。【０１６８】
本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２０２においては、ゲート電極７の高さ程度まで圧縮応力を有する第７の応力具有膜２４が存在し、その上部に引張応力を有する第８の応力具有膜１４が存在する。このように、本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２０２においては、ゲート電極７の側面部およびソース・ドレイン領域上に圧縮応力を有する第７の応力具有膜２４が厚く存在するので、チャネルに、より強い引張歪みが加わり、ｐチャネル型ＭＯＳＦＥＴのチャネル領域におけるホールの移動度を大きく向上させることができる。【０１６９】
本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２０２は、第３の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１０２と比較して、ＭＯＳＦＥＴの極性が異なるだけであるので、本実施形態に係るｐチャネル型ＭＯＳＦＥＴ２０２の製造方法は第３の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１０２の製造方法と基本的に同一である。ＭＯＳＦＥＴの極性が異なるように、選定される半導体材料が異なるだけである。【０１７０】
第７の応力具有膜２４は圧縮応力を有する絶縁膜であり、例えば、プラズマ化学気相成長法によって成膜された窒化珪素膜からなる。【０１７１】
第８の応力具有膜１４は引張応力を有する絶縁膜あり、例えば、熱化学気相成長法または原子層堆積法によって成膜された窒化珪素膜からなる。【０１７２】
第７の応力具有膜２４及び第８の応力具有膜１４の材料としては、第１の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１００において、第１の応力具有膜１１を形成するのに採用可能であるとして挙げられた材料を適宜用いることができる。【０１７３】
図１０に示した第３の実施形態の第１の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０２Ａと同様に、第８の応力具有膜１４はゲート電極７上にのみ形成することもできる。【０１７４】
第８の応力具有膜１４をゲート電極７上にのみ形成する場合には、ゲート電極７及び第７の応力具有膜２４上に全面的に第８の応力具有膜１４を堆積した後、第８の応力具有膜１４をフォトリソグラフィ技術を用いてゲート電極７の上部にのみ残るようにパターニングする。【０１７５】
この変更例においては、圧縮応力を有する第７の応力具有膜２４の上部には実質的に引張応力を有する第８の応力具有膜１４が存在していないので、第７の応力具有膜２４の応力が第８の応力具有膜１４の応力によって弱められることがなくなり、チャネルにより強い引張歪みが加わるようにすることができる。
（第７の実施の形態）
図１５は、本発明の第７の実施の形態に係るＣＭＯＳＦＥＴ３００の構成を示す断面図である。【０１７６】
本実施形態に係るＣＭＯＳＦＥＴ３００は、図１に示した第１の実施形態に係るｎチャネル型ＭＯＳＦＥＴ１００と、図１１に示した第４の実施形態に係るｐチャネル型ＭＯＳＦＥＴ２００とを備えている。【０１７７】
すなわち、本実施形態に係るＣＭＯＳＦＥＴ３００を構成するｎチャネル型ＭＯＳＦＥＴ１００は、シリコン基板１と、シリコン基板１の表面に形成された素子分離領域２と、隣接する素子分離領域２に挟まれた領域内において、シリコン基板１の表面上に形成されたゲート絶縁膜６と、ゲート絶縁膜６上に形成されたシリコン膜７ａとシリサイド層７ｂの２層膜からなるゲート電極７と、シリコン基板１の表面領域内に形成され、ソース・ドレイン領域を構成するｎ型不純物層３と、ｎ型不純物層３の上に形成されたシリサイド層５と、ゲート電極７上に形成された圧縮応力を有する第１の応力具有膜１１と、ゲート絶縁膜６、ゲート電極７及び第１の応力具有膜１１の側壁を覆って形成されているサイドウォール８と、シリコン基板１上に全面的に形成された層間絶縁膜３１と、から構成されており、本実施形態に係るＣＭＯＳＦＥＴ３００を構成するｐチャネル型ＭＯＳＦＥＴ２００は、シリコン基板１と、シリコン基板１の表面に形成された素子分離領域２と、隣接する素子分離領域２に挟まれた領域内において、シリコン基板１の表面上に形成されたゲート絶縁膜６と、ゲート絶縁膜６上に形成されたシリコン膜７ａとシリサイド層７ｂの２層膜からなるゲート電極７と、シリコン基板１の表面領域内に形成され、ソース・ドレイン領域を構成するｐ型不純物層４と、ｐ型不純物層４の上に形成されたシリサイド層５と、ゲート電極７上に形成された引張応力を有する第２の応力具有膜１３と、ゲート絶縁膜６、ゲート電極７、第２の応力具有膜１３の側壁を覆って形成されているサイドウォール８と、シリコン基板１上に全面的に形成された層間絶縁膜３１と、から構成されている。【０１７８】
以下、実施形態に係るＣＭＯＳＦＥＴ３００の効果について説明する。【０１７９】
ｎチャネル型ＭＯＳＦＥＴ１００においては、第１の実施の形態と同様に、ゲート電極７上に形成され、圧縮応力を有する第1の応力具有膜１１がチャネルに引張応力を与えるため、チャネルが引張方向に歪み、電子の移動度を向上させることができる。また、ｐチャネル型ＭＯＳＦＥＴ２００においては、第４の実施の形態と同様に、ゲート電極７上に形成され、引張応力を有する第２の応力具有膜１３がチャネルに圧縮応力を与えるため、チャネルが圧縮方向に歪み、ホールの移動度を向上させることができる。【０１８０】
図１６（ａ）乃至図１６（ｅ）は、実施形態に係るＣＭＯＳＦＥＴ３００の製造方法における各工程を示す断面図である。【０１８１】
以下、図１６（ａ）乃至図１６（ｅ）を参照して、実施形態に係るＣＭＯＳＦＥＴ３００の製造方法を説明する。【０１８２】
まず、従来のＣＭＯＳＦＥＴの場合と同様に、シリコン基板１の表面領域内に素子分離領域２を形成する。【０１８３】
ここで、素子分離領域２は、例えば、酸化珪素膜あるいは窒化珪素膜あるいはこれらの積層構造からなる。【０１８４】
次に、図１６（ａ）に示すように、シリコン基板１上にゲート絶縁膜６、シリコン膜７ａ、シリサイド層７ｂ、圧縮応力を有する第１の応力具有膜１１をこの順番に順次積層する。【０１８５】
ここで、ゲート絶縁膜６は、例えば、酸化珪素膜、または、窒素、ハフニウム、アルミニウム、チタン、ジルコニウム、タンタルなどを含有する高誘電率膜、もしくは、これらの積層構造からなる。【０１８６】
シリコン膜７ａは、例えば、多結晶シリコン膜、アモルファスシリコン膜、あるいは、これらの積層膜からなる。【０１８７】
シリサイド層７ｂは、例えば、コバルトやニッケルのような金属を含有している。【０１８８】
第１の応力具有膜１１は圧縮応力を有する絶縁膜であり、例えば、プラズマ化学気相成長法によって成膜された窒化珪素膜からなる。第１の応力具有膜１１の材料としては、第１の実施の形態において、第１の応力具有膜１１を形成するのに採用可能であるとして挙げられた材料を適宜用いることができる。【０１８９】
次に、公知のフォトリソグラフィ技術を用いて、第１の応力具有膜１１のエッチングマスクとなるレジスト膜４３を形成する。【０１９０】
次いで、ドライエッチングにより、ｐチャネル型電界効果トランジスタ２００の領域内にある第１の応力具有膜１１を除去する。この段階における構造が図１６（ｂ）に示す構造である。【０１９１】
次に、レジスト膜４３を除去し、引張応力を有する第２の応力具有膜１３を全面に成膜する。【０１９２】
ここで、第２の応力具有膜１３は引張応力を有する絶縁膜であり、例えば、熱化学気相成長法または原子層堆積法によって成膜された窒化珪素膜からなる。【０１９３】
第２の応力具有膜１３の材料としては、第１の実施の形態において、第１の応力具有膜１１を形成するのに採用可能であるとして挙げられた材料を適宜用いることができる。【０１９４】
次に、図１６（ｃ）に示すように、公知のフォトリソグラフィ技術を用いて、第２の応力具有膜１３のエッチングマスクとなるレジスト膜４４をｐチャネル型電界効果トランジスタ２００９の全領域を覆うように形成する。【０１９５】
次いで、ドライエッチングによりｎチャネル型電界効果トランジスタ１００の領域内の第２の応力具有膜１３を除去し、引き続いて、レジスト膜４４を除去する。この段階における構造が図１６（ｄ）に示す構造である。【０１９６】
次に、ゲート電極７の形成のためのマスクとなるレジスト膜４５をフォトリソグラフィ技術を用いて形成し、ドライエッチングにより、マスクによって保護されていない部分の第１の応力具有膜１１、第２の応力具有膜１３、シリサイド層７ｂ、シリコン膜７ａおよびゲート絶縁膜６を除去し、図１６（ｅ）に示す構造を得る。【０１９７】
次に、レジスト膜４５を除去した後、浅いソース・ドレイン形成のためのイオン注入、サイドウォール８の形成、深いソース・ドレイン形成のためのイオン注入、不純物活性化のためのアニール、シリサイド層５の形成を行う。【０１９８】
ここで、サイドウォール８は、例えば、酸化珪素膜もしくは窒化珪素膜またはこれらの積層構造からなる。【０１９９】
シリサイド層５は、例えば、コバルトやニッケルのような金属を含有するシリサイド膜からなる。【０２００】
最後に、層間絶縁膜３１を積層し、図１５に示す構造を得る。【０２０１】
この後、コンタクト孔を開口し、コンタクト孔の内部にコンタクトプラグを形成した後、コンタクトプラグの上に必要な配線を形成する。【０２０２】
なお、本製造方法においては、最初に、ｎチャネル型電界効果トランジスタ１００の第１の応力具有膜１１を形成し、次いで、ｐチャネル型電界効果トランジスタ２００の第２の応力具有膜１３を形成したが、最初に第２の応力具有膜１３を形成し、次いで、第１の応力具有膜１１を形成することも可能である。
（第７の実施の形態の第１の変更例）
図１７は、第７の実施の形態の第１の変更例に係るＣＭＯＳＦＥＴ３００Ａの断面図である。【０２０３】
本変更例に係るＣＭＯＳＦＥＴ３００Ａは、図４に示した第１の実施の形態の第１の変更例に係るｎチャネル型ＭＯＳＦＥＴ１００Ａと、ｐチャネル型ＭＯＳＦＥＴ２００Ａとから構成されている。【０２０４】
ｎチャネル型ＭＯＳＦＥＴ１００Ａにおいては、図１に示した第１の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１００と比較して、シリサイド層７ｂ及び第１の応力具有膜１１に代えて、圧縮応力を有する第１の応力具有導電膜７ｃが形成されている。【０２０５】
また、ｐチャネル型ＭＯＳＦＥＴ２００Ａにおいては、図１１に示した第４の実施の形態に係るｐチャネル型ＭＯＳＦＥＴ２００と比較して、シリサイド層７ｂ及び第２の応力具有膜１３に代えて、引張応力を有する第２の応力具有導電膜７ｄが形成されている。【０２０６】
シリサイド層７ｂ及び第一の応力具有膜１１または第２の応力具有膜１３に代えて第１の応力具有導電膜７ｃまたは第２の応力具有導電膜７ｄを有している点を除いて、本変更例に係るＣＭＯＳＦＥＴ３００Ａは第７の実施の形態に係るＣＭＯＳＦＥＴ３００と同一の構造を有している。このため、第７の実施の形態に係るＣＭＯＳＦＥＴ３００と同一の構成要素には同一の参照符号を付し、それらの説明は省略する。【０２０７】
ここで、応力具有導電膜７ｃ、７ｄは、コバルト、ニッケル、チタンのいずれかを含有するシリサイド、あるいは、タングステン、アルミニウム、銅または白金から成る。【０２０８】
また、応力具有導電膜７ｃ、７ｄはスパッタ法または化学気相成長法と適当な熱処理とにより形成される。【０２０９】
本変更例に係るＣＭＯＳＦＥＴ３００Ａの製造方法は、シリサイド層７ｂが存在しない点、第１の応力具有膜１１及び第２の応力具有膜１３の代わりに第１の応力具有導電膜７ｃ及び第２の応力具有導電膜７ｄである点を除いて、第７の実施の形態に係るＣＭＯＳＦＥＴ３００の製造方法と同様である。【０２１０】
さらに、本変更例によっても、第７の実施の形態に係るＣＭＯＳＦＥＴ３００と同様な効果を得ることができる。すなわち、ｎチャネル型ＭＯＳＦＥＴ１００Ａにおいては、チャネルが引張方向に歪み、ｐチャネル型ＭＯＳＦＥＴ２００Ａにおいては、チャネルが圧縮方向に歪み、ｎチャネル型ＭＯＳＦＥＴ１００Ａ及びｐチャネル型ＭＯＳＦＥＴ２００Ａの双方のチャネル領域におけるキャリアの移動度を向上させることができる。
（第８の実施の形態）
図１９（ｅ）は、本発明の第８の実施の形態に係るＣＭＯＳＦＥＴ３０１の構成を示す断面図である。【０２１１】
本実施形態に係るＣＭＯＳＦＥＴ３０１は、図５（ｂ）に示した第２の実施形態に係るｎチャネル型ＭＯＳＦＥＴ１０１と、図１２に示した第５の実施形態に係るｐチャネル型ＭＯＳＦＥＴ２０１とを備えている。【０２１２】
本実施形態に係るＣＭＯＳＦＥＴ３０１は、第７の実施形態に係るＣＭＯＳＦＥＴ３００（図１５）と比較して、ｎチャネル型ＭＯＳＦＥＴ１０１の領域においては、第１の応力具有膜１１、サイドウォール８及びソース・ドレイン領域を覆って形成され、引張応力を有する第３の応力具有膜２１が形成されており、ｐチャネル型ＭＯＳＦＥＴ２０１の領域においては、第２の応力具有膜１３、サイドウォール８及びソース・ドレイン領域を覆って形成され、圧縮応力を有する第４の応力具有膜２３が形成されている点が相違している。【０２１３】
これらの点を除いて、本実施形態に係るＣＭＯＳＦＥＴ３０１は第７の実施形態に係るＣＭＯＳＦＥＴ３００と同一の構造を有している。このため、第７の実施の形態に係るＣＭＯＳＦＥＴ３００と同一の構成要素には同一の参照符号を付し、それらの説明は省略する。【０２１４】
以下、本実施形態に係るＣＭＯＳＦＥＴ３０１の効果について説明する。【０２１５】
ｎチャネル型ＭＯＳＦＥＴ１０１においては、第２の実施の形態と同様に、ゲート電極７上に形成され、圧縮応力を有する第１の応力具有膜１１がチャネルに引張応力を与え、さらに、第１の応力具有膜１１、サイドウォール８及びソース・ドレイン領域を覆って形成され、引張応力を有する第３の応力具有膜２１もチャネルに引張応力を与えるため、チャネルが引張方向に大きく歪み、電子の移動度を大きく向上させることができる。【０２１６】
また、ｐチャネル型ＭＯＳＦＥＴ２０１においては、第５の実施の形態と同様に、ゲート電極７上に形成され、引張応力を有する第２の応力具有膜１３がチャネルに圧縮応力を与え、さらに、第２の応力具有膜１３、サイドウォール８及びソース・ドレイン領域を覆って形成され、圧縮応力を有する第４の応力具有膜２３もチャネルに圧縮応力を与えるため、チャネルが圧縮方向に大きく歪み、ホールの移動度を大きく向上させることができる。【０２１７】
図１８（ａ）乃至図１８（ｃ）及び図１９（ｄ）及び図１９（ｅ）は、本実施形態に係るＣＭＯＳＦＥＴ３０１の製造方法における各工程を示す断面図である。【０２１８】
以下、図１８（ａ）乃至図１８（ｃ）及び図１９（ｄ）及び図１９（ｅ）を参照して、本実施形態に係るＣＭＯＳＦＥＴ３０１の製造方法を説明する。【０２１９】
まず、第７の実施の形態に係るＣＭＯＳＦＥＴ３００の製造方法を示す図１６（ａ）から図１６（ｅ）までと同様の製造工程を経て、更に、レジスト膜の除去、浅いソース・ドレイン形成のためのイオン注入、サイドウォール８の形成、深いソース・ドレイン形成のためのイオン注入、不純物活性化のためのアニール、シリサイド層５の形成の各工程を経て、図１８（ａ）に示す構造を得る（なお、図１８（ａ）に示す構造は第７の実施の形態に係るＣＭＯＳＦＥＴ３００と同一の構造である）。【０２２０】
次に、図１８（ｂ）に示すように、引張応力を有する第３の応力具有膜２１を全面に形成する。【０２２１】
ここで、第３の応力具有膜２１は引張応力を有する絶縁膜であり、例えば、熱化学気相成長法または原子層堆積法によって成膜された窒化珪素膜からなる。【０２２２】
また、図示していないが、必要であれば、後のエッチング工程のダメージ保護膜として、第３の応力具有膜２１の下に、例えば、酸化珪素膜を薄く（１０ｎｍ程度以下）成膜してもよい。【０２２３】
次に、公知のフォトリソグラフィ技術を用いて、第３の応力具有膜２１のエッチングマスクとなるレジスト膜４６を形成し、ドライエッチングにより、ｐチャネル型ＭＯＳＦＥＴ２０１の領域における第３の応力具有膜２１と、必要であれば、ダメージ保護膜を除去する。この段階における構造が図１８（ｃ）に示す構造である。【０２２４】
次に、レジスト膜４６を除去した後、圧縮応力を有する第４の応力具有膜２３を全面に成膜する。【０２２５】
第４の応力具有膜２３は圧縮応力を有する絶縁膜であり、例えば、プラズマ化学気相成長法によって成膜された窒化珪素膜からなる。【０２２６】
ここで、図示していないが、必要であれば、後工程のエッチングストッパー膜として、第４の応力具有膜２３の下に、例えば、酸化珪素膜を薄く（１０ｎｍ程度以下）成膜してもよい。【０２２７】
次に、フォトリソグラフィ技術により、第４の応力具有膜２３のエッチングマスクとなるレジスト膜４７を形成し、ドライエッチングにより、ｎチャネル型ＭＯＳＦＥＴ１０１の領域における第４の応力具有膜２３を除去する。この段階における構造が図１９（ｄ）に示す構造である。【０２２８】
次に、レジスト膜４７を除去した後、層間絶縁膜３１を積層し、図１９（ｅ）に示す構造を得る。【０２２９】
この後、コンタクト孔を開口し、コンタクト孔の内部にコンタクトプラグを形成した後、コンタクトプラグの上に必要な配線を形成する。【０２３０】
なお、本製造方法においては、最初に、ｎチャネル型電界効果トランジスタ１０１の第３の応力具有膜２１を形成し、次いで、ｐチャネル型電界効果トランジスタ２０１の第４の応力具有膜２３を形成したが、最初に第４の応力具有膜２３を形成し、次いで、第３の応力具有膜２１を形成することも可能である。
（第８の実施の形態の第１の変更例）
図２０は、第８の実施の形態の第１の変更例に係るＣＭＯＳＦＥＴ３０１Ａの断面図である。【０２３１】
本変更例に係るＣＭＯＳＦＥＴ３０１Ａが図１９（ｅ）に示される第８の実施の形態に係るＣＭＯＳＦＥＴ３０１と相違する点は、第３の応力具有膜２１の第１の応力具有膜１１上の部分及び第４の応力具有膜２３の第２の応力具有膜１３上の部分がそれぞれ応力緩和部として形成されている点である。第３の応力具有膜２１及び第４の応力具有膜２３は各応力緩和部において、すなわち、第１の応力具有膜１１上及び第２の応力具有膜１３上において、応力を有していない。【０２３２】
応力緩和部は、図２０に示すように、イオン注入Ｉｉｍにより第３の応力具有膜２１及び第４の応力具有膜２３のうちゲート電極７の上部の部分のみ応力を緩和させることにより、形成される。【０２３３】
応力緩和部を有している点を除いて、本変更例に係るＣＭＯＳＦＥＴ３０１Ａは第８の実施の形態に係るＣＭＯＳＦＥＴ３０１と同一の構造を有している。このため、第８の実施の形態に係るＣＭＯＳＦＥＴ３０１と同一の構成要素には同一の参照符号を付し、それらの説明は省略する。【０２３４】
第８の実施の形態に係るＣＭＯＳＦＥＴ３０１においては、圧縮応力を有する第１の応力具有膜１１上の引張応力を有する第３の応力具有膜２１はチャネルに圧縮歪みを与え、引張応力を有する第２の応力具有膜１３上の圧縮応力を有する第４の応力具有膜２３はチャネルに引張歪みを与える。【０２３５】
これに対して、本変更例に係るＣＭＯＳＦＥＴ３０１Ａにおいては、第１の応力具有膜１１及び第２の応力具有膜１３上の第３の応力具有膜２１及び第４の応力具有膜２３は応力を有していないので、チャネルに圧縮歪みまたは引張歪みを与えない。【０２３６】
従って、第８の実施の形態に係るＣＭＯＳＦＥＴ３０１と比較して、本変更例に係るＣＭＯＳＦＥＴ３０１Ａの方がチャネルを大きく歪ませることが可能であり、ｎチャネル型ＭＯＳＦＥＴ１０１においては、電子の移動度をさらに向上させ、ｐチャネル型ＭＯＳＦＥＴ２０１においては、ホールの移動度をさらに向上させることが可能である。【０２３７】
なお、本変更例に係るＣＭＯＳＦＥＴ３０１Ａの製造方法は、第２の実施の形態の第１の変更例および第５の実施の形態の第１の変更例と同様である。【０２３８】
なお、第８の実施の形態に係るＣＭＯＳＦＥＴ３０１の他の変更例として、第２の実施の形態に係るｎチャネル型ＭＯＳＦＥＴ１０１の第２及び第３の変更例と同様の変更例を形成することが可能である。【０２３９】
すなわち、第２の実施の形態の第２の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ｂ（図７）と同様に、第１の応力具有膜１１及び第２の応力具有膜１３を越える第３の応力具有膜２１及び第４の応力具有膜２３の部分を化学的機械的研磨により除去することができる。【０２４０】
また、第２の実施の形態の第３の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０１Ｃ（図８）と同様に、第３の応力具有膜２１及び第４の応力具有膜２３を第１の応力具有膜１１及び第２の応力具有膜１３の表面高さ以上に厚く形成した後、第１の応力具有膜１１及び第２の応力具有膜１３の表面が露出するように、第３の応力具有膜２１及び第４の応力具有膜２３を研磨することも可能である。
（第９の実施の形態）
図２２（ｇ）は、本発明の第９の実施の形態に係るＣＭＯＳＦＥＴ３０２の構成を示す断面図である。【０２４１】
本実施形態に係るＣＭＯＳＦＥＴ３０２は、図９（ｄ）に示した第３の実施形態に係るｎチャネル型ＭＯＳＦＥＴ１０２と、図１４に示した第６の実施形態に係るｐチャネル型ＭＯＳＦＥＴ２０２とを備えている。【０２４２】
本実施形態に係るＣＭＯＳＦＥＴ３０２を構成するｎチャネル型ＭＯＳＦＥＴ１０２は、シリコン基板１と、シリコン基板１の表面に形成された素子分離領域２と、隣接する素子分離領域２に挟まれた領域内において、シリコン基板１の表面上に形成されたゲート絶縁膜６と、ゲート絶縁膜６上に形成されたシリコン膜７ａとシリサイド層７ｂの２層膜からなるゲート電極７と、シリコン基板１の表面領域内に形成され、ソース・ドレイン領域を構成するｎ型不純物層３と、ｎ型不純物層３の上に形成されたシリサイド層５と、ゲート絶縁膜６及びゲート電極７の側壁を覆って形成されているサイドウォール８と、ゲート電極７と同じ高さを有し、ｎチャネル型ＭＯＳＦＥＴ１０２のソース・ドレイン領域を覆って形成されている引張応力を有する第５の応力具有膜２２と、ゲート電極７及び第５の応力具有膜２２上に形成され、圧縮応力を有する第６の応力具有膜１２と、第６の応力具有膜１２上に全面的に形成された層間絶縁膜３１と、から構成されている。【０２４３】
また、本実施形態に係るＣＭＯＳＦＥＴ３０２を構成するｐチャネル型ＭＯＳＦＥＴ２０２は、シリコン基板１と、シリコン基板１の表面に形成された素子分離領域２と、隣接する素子分離領域２に挟まれた領域内において、シリコン基板１の表面上に形成されたゲート絶縁膜６と、ゲート絶縁膜６上に形成されたシリコン膜７ａとシリサイド層７ｂの２層膜からなるゲート電極７と、シリコン基板１の表面領域内に形成され、ソース・ドレイン領域を構成するｐ型不純物層４と、ｐ型不純物層４の上に形成されたシリサイド層５と、ゲート絶縁膜６及びゲート電極７の側壁を覆って形成されているサイドウォール８と、ゲート電極７と同じ高さを有し、ｐチャネル型ＭＯＳＦＥＴ２０２のソース・ドレイン領域を覆って形成されている圧縮応力を有する第７の応力具有膜２４と、ゲート電極７及び第７の応力具有膜２４上に形成され、引張応力を有する第８の応力具有膜１４と、第８の応力具有膜１４上に全面的に形成された層間絶縁膜３１と、から構成されている。【０２４４】
本実施形態に係るＣＭＯＳＦＥＴ３０２を構成するｎチャネル型ＭＯＳＦＥＴ１０２においては、ゲート電極７の高さまで引張応力を有する第５の応力具有膜２２が存在し、その上部に圧縮応力を有する第６の応力具有膜１２が存在している。【０２４５】
また、本実施形態に係るＣＭＯＳＦＥＴ３０２を構成するｐチャネル型ＭＯＳＦＥＴ２０２においては、ゲート電極７の高さまで圧縮応力を有する第７の応力具有膜２４が存在し、その上部に引張応力を有する第８の応力具有膜１４が存在している。【０２４６】
このように、本実施形態に係るＣＭＯＳＦＥＴ３０２においては、ゲート電極７の側面部およびソース・ドレイン領域上に引張応力を有する第５の応力具有膜２２及び圧縮応力を有する第７の応力具有膜２４が厚く存在するので、チャネルに対して、より強い引張歪み及び圧縮歪みが加わり、ｎチャネル型ＭＯＳＦＥＴ１０２及びｐチャネル型ＭＯＳＦＥＴ２０２のチャネル領域においてキャリア（電子及びホール）の移動度を大きく向上させることができる。【０２４７】
図２１（ａ）乃至図２１（ｄ）及び図２２（ｅ）及び図２２（ｇ）は、本実施形態に係るＣＭＯＳＦＥＴ３０２の製造方法における各工程を示す断面図である。【０２４８】
以下、図２１（ａ）乃至図２１（ｄ）及び図２２（ｅ）及び図２２（ｇ）を参照して、本実施形態に係るＣＭＯＳＦＥＴ３０２の製造方法を説明する。【０２４９】
まず、従来のＣＭＯＳＦＥＴの製造工程と同様に、シリコン基板１に素子分離領域２を設け、素子分離領域２によって区画された領域の基板上にゲート絶縁膜６を形成する。ゲート絶縁膜６上にゲート電極パターンのシリコン膜７ａを形成した後、浅いソース・ドレイン形成のためのイオン注入、サイドウォール８の形成、深いソース・ドレイン形成のためのイオン注入、不純物活性化のためのアニール、シリサイド層５、７ｂの形成を経て、図２１（ａ）に示す構造を得る。【０２５０】
次に、引張応力を有する第５の応力具有膜２２をシリコン膜７ａの厚み以上の膜厚に成膜する。【０２５１】
次いで、ゲート電極７の上部が露出するまで第５の応力具有膜２２を化学的機械的研磨することにより、図２１（ｂ）に示す構造を得る。【０２５２】
ここで、第５の応力具有膜２２は引張応力を有する絶縁膜であり、例えば、熱化学気相成長法または原子層堆積法によって成膜された窒化珪素膜からなる。【０２５３】
また、図示していないが、必要であれば、後のエッチング工程のダメージ保護膜として、第５の応力具有膜２２の下に、例えば、酸化珪素膜を薄く（１０ｎｍ程度以下）成膜してもよい。【０２５４】
次に、フォトリソグラフィ技術を用いて、第５の応力具有膜２２のエッチングマスクとなるレジスト膜４８を形成し、ドライエッチングにより、ｐチャネル型ＭＯＳＦＥＴ２０２の領域にある第５の応力具有膜２２と、必要であれば、ダメージ保護膜を除去し、図２１（ｃ）に示す構造を得る。【０２５５】
次に、レジスト膜４８を除去した後、圧縮応力を有する第７の応力具有膜２４をシリコン膜７ａの厚み以上の膜厚に成膜し、ゲート電極７の上部が露出するまで第７の応力具有膜２４を化学的機械的研磨することにより、図２１（ｄ）に示す構造を得る。【０２５６】
また、公知のフォトリソグラフィ技術を用いて、レジストマスクを形成し、これをマスクとしてドライエッチングを行い、ｎチャネル型ＭＯＳＦＥＴ１０２の領域内の第７の応力具有膜２４を除去して、図２１（ｄ）に示す構造を得ることもできる。【０２５７】
ここで、第７の応力具有膜２４は圧縮応力を有する絶縁膜であり、例えば、プラズマ化学気相成長法によって成膜された窒化珪素膜からなる。【０２５８】
次に、圧縮応力を有する第６の応力具有膜１２を全面に成膜する。【０２５９】
ここで、第６の応力具有膜１２は圧縮応力を有する絶縁膜であり、例えば、プラズマ化学気相成長法によって成膜された窒化珪素膜からなる。【０２６０】
第６の応力具有膜１２の材料としては、第１の実施の形態において第１の応力具有膜１１を形成するのに採用可能であるとして挙げられた材料を適宜用いることができる。【０２６１】
ここで、図示していないが、必要であれば、後工程のエッチングストッパー膜として、第６の応力具有膜１２の下に、例えば、酸化珪素膜を薄く（１０ｎｍ程度以下）成膜してもよい。【０２６２】
次に、フォトリソグラフィ技術を用いて、第６の応力具有膜１２のエッチングマスクとなるレジスト膜４９を第６の応力具有膜１２上に形成し、ドライエッチングにより、ｐチャネル型ＭＯＳＦＥＴ２０２の領域内の第６の応力具有膜１２と、必要であれば、エッチングストッパー膜を除去し、図２２（ｅ）に示す構造を得る。【０２６３】
次に、レジスト膜４９を除去した後、引張応力を有する第８の応力具有膜１４を全面に成膜する。【０２６４】
次いで、ゲート電極７の上部に所望の厚さの第６の応力具有膜１２及び第８の応力具有膜１４が残るまで、第８の応力具有膜１４を化学的機械的研磨することにより、図２２（ｆ）に示す構造を得る。【０２６５】
また、公知のフォトリソグラフィ技術を用いてレジストマスクを形成し、これをマスクとしてｎチャネル型ＭＯＳＦＥＴ１０２の領域内の第８の応力具有膜１４を除去して図２２（ｆ）に示す構造を得ることもできる。【０２６６】
ここで、第８の応力具有膜１４は引張応力を有する絶縁膜であり、例えば、熱化学気相成長法または原子層堆積法によって成膜された窒化珪素膜からなる。【０２６７】
第８の応力具有膜１４の材料としては、第１の実施の形態において、第１の応力具有膜１１を形成するのに採用可能であるとして挙げられた材料を適宜用いることができる。【０２６８】
最後に、層間絶縁膜３１を積層し、図２２（ｇ）に示す構造を得る。【０２６９】
この後、コンタクト孔を開口し、コンタクト孔の内部にコンタクトプラグを形成した後、コンタクトプラグの上に必要な配線を形成する。【０２７０】
本製造方法においては、最初にｎチャネル型ＭＯＳＦＥＴ１０２の第５の応力具有膜２２、２番目にｐチャネル型ＭＯＳＦＥＴ２０２の第７の応力具有膜２４、３番目にｎチャネル型電ＭＯＳＦＥＴ１０２の第６の応力具有膜１２、４番目にｐチャネル型ＭＯＳＦＥＴ２０２の第８の応力具有膜１４を形成したが、各応力具有膜の形成順序はこれには限定されない。【０２７１】
第５の応力具有膜２２と第７の応力具有膜２４との間で形成順序を入れ替えることが可能であり、さらに、第６の応力具有膜１２と第８の応力具有膜１４との間で形成順序を入れ替えることが可能である。【０２７２】
例えば、最初にｐチャネル型ＭＯＳＦＥＴ２０２の第７の応力具有膜２４、２番目にｎチャネル型ＭＯＳＦＥＴ１０２の第５の応力具有膜２２、３番目にｐチャネル型ＭＯＳＦＥＴ２０２の第８の応力具有膜１４、４番目にｎチャネル型電ＭＯＳＦＥＴ１０２の第６の応力具有膜１２を形成することも可能である。【０２７３】
また、本実施形態に係るＣＭＯＳＦＥＴ３０２においては、図１０に示した第３の実施形態の第１の変更例と同様に、第６の応力具有膜１２及び第８の応力具有膜１４をｎチャネル型ＭＯＳＦＥＴ１０２またはｐチャネル型ＭＯＳＦＥＴ２０２の各ゲート電極７上にのみ形成することも可能である。【０２７４】
この場合には、第６の応力具有膜１２及び第８の応力具有膜１４は、ゲート電極７、第５の応力具有膜２２及び第７の応力具有膜２４上に全面的に第６の応力具有膜１２及び第８の応力具有膜１４を形成した後、第６の応力具有膜１２及び第８の応力具有膜１４をフォトリソグラフィ技術を用いて各ゲート電極７の上部にのみ残るようにパターニングする。
（第１０の実施の形態）
図２３は、本発明の第１０の実施の形態に係るＣＭＯＳＦＥＴ３０３の構成を示す断面図である。【０２７５】
ＣＭＯＳＦＥＴにおいては、用途に応じて、ｎチャネル型ＭＯＳＦＥＴまたはｐチャネル型ＭＯＳＦＥＴの一方の特性を他方より上げたい場合がある。あるいは、製造工程の簡易さとＭＯＳＦＥＴの性能とのトレードオフの関係に照らして、一方のＭＯＳＦＥＴの性能を犠牲にしても製造工程の簡易さを優先したいことがある。【０２７６】
第１０の実施の形態及びそれ以降の実施の形態はこのような用途に対応するものである。【０２７７】
本実施形態に係るＣＭＯＳＦＥＴ３０３は、図５（ｂ）に示した第２の実施形態に係るｎチャネル型ＭＯＳＦＥＴ１０１と、ｐチャネル型ＭＯＳＦＥＴ２０１Ｂとを備えている。【０２７８】
図１９（ｅ）に示した第８の実施形態に係るＣＭＯＳＦＥＴ３０１においては、ｐチャネル型ＭＯＳＦＥＴ２０１を覆って圧縮応力を有する第４の応力具有膜２３が形成されているが、本実施形態に係るＣＭＯＳＦＥＴ３０３においては、ｐチャネル型ＭＯＳＦＥＴ２０１Ｂを覆って引張応力を有する第３の応力具有膜２１が形成されている。すなわち、本実施形態に係るＣＭＯＳＦＥＴ３０３においては、引張応力を有する第３の応力具有膜２１はｎチャネル型ＭＯＳＦＥＴ１０１及びｐチャネル型ＭＯＳＦＥＴ２０１Ｂの双方を覆うように形成されている。【０２７９】
ｐチャネル型ＭＯＳＦＥＴ２０１Ｂにおいて、第４の応力具有膜２３に代えて第３の応力具有膜２１が形成されている点を除いて、本実施形態に係るＣＭＯＳＦＥＴ３０３は図１９（ｅ）に示した第８の実施形態に係るＣＭＯＳＦＥＴ３０１と同一の構造を有している。このため、第８の実施の形態に係るＣＭＯＳＦＥＴ３０１と同一の構成要素には同一の参照符号を付し、それらの説明は省略する。【０２８０】
以下、本実施形態に係るＣＭＯＳＦＥＴ３０３の効果について説明する。【０２８１】
チャネル型ＭＯＳＦＥＴ１０１においては、第８の実施の形態と同様に、ゲート電極７の上方に形成された圧縮応力を有する第１の応力具有膜１１はチャネルに引張応力を与え、さらに、ゲート電極７、サイドウォール８及びソース・ドレイン領域を覆って形成された引張応力を有する第３の応力具有膜２１もチャネルに引張応力を与えるため、チャネルが引張方向に大きく歪み、電子の移動度を大きく向上させることができる。【０２８２】
次に、本実施形態に係るＣＭＯＳＦＥＴ３０３の製造方法について説明する。【０２８３】
第８の実施の形態に係るＣＭＯＳＦＥＴ３０１の製造方法において、ｐチャネル型ＭＯＳＦＥＴ２０１の領域内の引張応力を有する第３の応力具有膜２１を除去する工程と、圧縮応力を有する第４の応力具有膜２３を成膜し、ｎチャネル型ＭＯＳＦＥＴ１０１の領域内の第４の応力具有膜２３を除去する工程とを省くことにより、本実施形態に係るＣＭＯＳＦＥＴ３０３の製造方法を得ることができる。すなわち、図１８（ａ）及び図１８（ｂ）に示した工程により、本実施形態に係るＣＭＯＳＦＥＴ３０３を製造することができる。【０２８４】
本実施形態に係るＣＭＯＳＦＥＴ３０３に対しては以下の３つの変更例がある。【０２８５】
本実施形態に係るＣＭＯＳＦＥＴ３０３においては、図２０に示した第８の実施の形態の第１の変更例と同様に、ｎチャネル型ＭＯＳＦＥＴ１０１及びｐチャネル型ＭＯＳＦＥＴ２０１Ｂにおける各ゲート電極７の上方に位置する第３の応力具有膜２１の部分を応力緩和部として形成することも可能である。【０２８６】
第３の応力具有膜２１は応力緩和部において、すなわち、第１の応力具有膜１１上及び第２の応力具有膜１３上において、応力を有しない。【０２８７】
応力緩和部は、イオン注入Ｉｉｍにより第３の応力具有膜２１のゲート電極７の上部の部分のみ応力を緩和させることにより、形成される。【０２８８】
あるいは、本実施形態に係るＣＭＯＳＦＥＴ３０３においては、図６（ｂ）に示した第２の実施形態の第１の変更例と同様に、ｎチャネル型ＭＯＳＦＥＴ１０１及びｐチャネル型ＭＯＳＦＥＴ２０１Ｂにおける各ゲート電極７の上方において、応力緩和部として、第３の応力具有膜２１に切欠き領域を形成することも可能である。【０２８９】
また、本実施形態に係るＣＭＯＳＦＥＴ３０３においては、図８に示した第２の実施形態の第３の変更例と同様に、第３の応力具有膜２１が第１の応力具有膜１１及び第２の応力具有膜１３の表面高さに到達する高さになるように形成することができる。【０２９０】
本実施形態に係るＣＭＯＳＦＥＴ３０３においては、圧縮応力を有する第１の応力具有膜１１上の引張応力を有する第３の応力具有膜２１はチャネルに圧縮歪みを与えるが、上記の３つの変更例においては、第１の応力具有膜１１上の第３の応力具有膜２１は応力を有しないか、あるいは、第３の応力具有膜２１が存在しないのでチャネルに圧縮歪みを与えない。【０２９１】
従って、これら３つの変更例の方が本実施形態に係るＣＭＯＳＦＥＴ３０３よりもチャネルを大きく歪ませることが可能であり、ｎチャネル型ＭＯＳＦＥＴのチャネル領域における電子の移動度をさらに向上させることができる。【０２９２】
なお、１番目の変更例に係わるＣＭＯＳＦＥＴの製造方法は、第８の実施の形態の第１の変更例の製造方法と同様である。
（第１１の実施の形態）
図２４は、本発明の第１１の実施の形態に係るＣＭＯＳＦＥＴ３０４の構成を示す断面図である。【０２９３】
本実施形態に係るＣＭＯＳＦＥＴ３０４は、図９（ｄ）に示した第３の実施形態に係るｎチャネル型ＭＯＳＦＥＴ１０２と、ｐチャネル型ＭＯＳＦＥＴ２０２Ａとを備えている。【０２９４】
本実施形態に係るＣＭＯＳＦＥＴ３０４は、図２２（ｇ）に示した第９の実施形態に係るＣＭＯＳＦＥＴ３０２と比較して、ｐチャネル型ＭＯＳＦＥＴ２０２Ａが圧縮応力を有する第７の応力具有膜２４に代えて引張応力を有する第５の応力具有膜２２を有している点において相違している。【０２９５】
すなわち、本実施形態に係るＣＭＯＳＦＥＴ３０４においては、ｎチャネル型ＭＯＳＦＥＴ１０２とｐチャネル型ＭＯＳＦＥＴ２０２Ａの双方を覆って引張応力を有する第５の応力具有膜２２が形成されている。【０２９６】
ｐチャネル型ＭＯＳＦＥＴ２０２Ａが第７の応力具有膜２４に代えて第５の応力具有膜２２を有している点を除いて、本実施形態に係るＣＭＯＳＦＥＴ３０４は第９の実施形態に係るＣＭＯＳＦＥＴ３０２と同一の構造を有している。このため、第９の実施の形態に係るＣＭＯＳＦＥＴ３０２と同一の構成要素には同一の参照符号を付し、それらの説明は省略する。【０２９７】
以下、本実施形態に係るＣＭＯＳＦＥＴ３０４の効果を説明する。【０２９８】
本実施形態に係るＣＭＯＳＦＥＴ３０４においては、ゲート電極７、サイドウォール８及びソース・ドレイン領域を覆って、引張応力を有する第５の応力具有膜２２が厚く存在するため、チャネルに強い引張歪みが加わる。さらに、ｎチャネル型ＭＯＳＦＥＴ１０２のゲート電極７上に形成されている圧縮応力を有する第６の応力具有膜１２がチャネルの引張歪みを助長するため、ｎチャネル型ＭＯＳＦＥＴ１０２のチャネル領域における電子の移動度を大きく向上させることができる。【０２９９】
次に、本実施形態に係るＣＭＯＳＦＥＴ３０４の製造方法について説明する。【０３００】
第９の実施の形態に係るＣＭＯＳＦＥＴ３０２の製造方法において、ｐチャネル型ＭＯＳＦＥＴ２０２の領域内の引張応力を有する第５の応力具有膜２２を除去する工程と、圧縮応力を有する第７の応力具有膜２４を成膜し、ｎチャネル型ＭＯＳＦＥＴ１０２の領域内の第７の応力具有膜２４を除去する工程とを省くことにより、本実施形態に係るＣＭＯＳＦＥＴ３０４の製造方法を得ることができる。【０３０１】
すなわち、図２１（ｃ）及び図２１（ｄ）に示した工程を省略し、図２１（ｂ）に示した工程の後、図２２（ｅ）、図２２（ｆ）及び図２２（ｇ）に示した工程を実施することにより、本実施形態に係るＣＭＯＳＦＥＴ３０４を製造することができる。【０３０２】
また、本実施形態に係るＣＭＯＳＦＥＴ３０４においては、図１０に示した第３の実施形態の第１の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０２Ａと同様に、第６の応力具有膜１２及び第８の応力具有膜１４は各ゲート電極７上にのみ形成することもできる。
（第１２の実施の形態）
図２５は、本発明の第１２の実施の形態に係るＣＭＯＳＦＥＴ３０５の構成を示す断面図である。【０３０３】
本実施形態に係るＣＭＯＳＦＥＴ３０５は、ｎチャネル型ＭＯＳＦＥＴ１０１Ｄと、図１２に示した第５の実施形態に係るｐチャネル型ＭＯＳＦＥＴ２０１とを備えている。【０３０４】
本実施形態に係るＣＭＯＳＦＥＴ３０５は、図２３に示した第１０の実施の形態に係るＣＭＯＳＦＥＴ３０３と比較して、ｎチャネル型ＭＯＳＦＥＴ１０１Ｄおよびｐチャネル型ＭＯＳＦＥＴ２０１の両方の領域において、引張応力を有する第３の応力具有膜２１に代えて、圧縮応力を有する第４の応力具有膜２３が形成されている点において相違している。【０３０５】
第３の応力具有膜２１に代えて第４の応力具有膜２３が形成されている点を除いて、本実施形態に係るＣＭＯＳＦＥＴ３０５は図２３に示した第１０の実施の形態に係るＣＭＯＳＦＥＴ３０３と同一の構造を有している。このため、第１０の実施の形態に係るＣＭＯＳＦＥＴ３０３と同一の構成要素には同一の参照符号を付し、それらの説明は省略する。【０３０６】
以下、本実施形態に係るＣＭＯＳＦＥＴ３０５の効果について説明する。【０３０７】
ｐチャネル型ＭＯＳＦＥＴ２０１においては、第８の実施の形態と同様に、ゲート電極７の上方に形成された引張応力を有する第２の応力具有膜１３がチャネルに圧縮応力を与え、さらに、ゲート電極７、サイドウォール８及びソース・ドレイン領域を覆っている圧縮応力を有する第４の応力具有膜２３もチャネルに圧縮応力を与えるため、チャネルが圧縮方向に大きく歪み、ホールの移動度を大きく向上させることができる。【０３０８】
なお、本実施形態に係るＣＭＯＳＦＥＴ３０５の製造方法は、図２３に示した第７の実施の形態に係るＣＭＯＳＦＥＴ３０３の製造方法と基本的に同一である。すなわち、本実施形態に係るＣＭＯＳＦＥＴ３０５の製造方法は、第７の実施の形態に係るＣＭＯＳＦＥＴ３０３の製造方法と比較して、第３の応力具有膜２１の形成材料に代えて第４の応力具有膜２３の形成材料を用いる点においてのみ異なる。【０３０９】
本実施形態に係るＣＭＯＳＦＥＴ３０５に対しては、さらに、以下の３つの変更例がある。【０３１０】
本実施形態に係るＣＭＯＳＦＥＴ３０５においては、図２０に示した第８の実施の形態の第１の変更例と同様に、ｎチャネル型ＭＯＳＦＥＴ１０１及びｐチャネル型ＭＯＳＦＥＴ２０１における各ゲート電極７の上方に位置する第４の応力具有膜２３の部分を応力緩和部として形成することも可能である。【０３１１】
第４の応力具有膜２３は応力緩和部において、すなわち、第１の応力具有膜１１上及び第２の応力具有膜１３上において、応力を有しない。【０３１２】
応力緩和部は、イオン注入Ｉｉｍにより第４の応力具有膜２３のゲート電極７の上部の部分のみ応力を緩和させることにより、形成される。【０３１３】
あるいは、本実施形態に係るＣＭＯＳＦＥＴ３０５においては、図６（ｂ）に示した第２の実施形態の第１の変更例と同様に、ｎチャネル型ＭＯＳＦＥＴ１０１及びｐチャネル型ＭＯＳＦＥＴ２０１における各ゲート電極７の上方において、応力緩和部として、第４の応力具有膜２３に切欠き領域を形成することも可能である。【０３１４】
また、本実施形態に係るＣＭＯＳＦＥＴ３０５においては、図８に示した第２の実施形態の第３の変更例と同様に、第４の応力具有膜２３が第１の応力具有膜１１及び第２の応力具有膜１３の表面高さに到達する高さになるように形成することができる。【０３１５】
本実施形態に係るＣＭＯＳＦＥＴ３０５においては、引張応力を有する第２の応力具有膜１３上の圧縮応力を有する第４の応力具有膜２３はチャネルに引張歪みを与えるが、上記の３つの変更例においては、第２の応力具有膜１３上の第４の応力具有膜２３は応力を有しないか、あるいは、第２の応力具有膜１３上には第４の応力具有膜２３が存在しないのでチャネルに引張歪みを与えない。【０３１６】
従って、これら３つの変更例の方が本実施形態に係るＣＭＯＳＦＥＴ３０５よりもｐチャネル型ＭＯＳＦＥＴ２０１のチャネルを大きく歪ませることが可能であり、ｐチャネル型ＭＯＳＦＥＴ２０１のチャネル領域におけるホールの移動度をさらに向上させることができる。【０３１７】
なお、１番目の変更例に係わるＣＭＯＳＦＥＴの製造方法は、第８の実施の形態の第１の変更例の製造方法と同様である。
（第１３の実施の形態）
図２６は、本発明の第１３の実施の形態に係るＣＭＯＳＦＥＴ３０６の構成を示す断面図である。【０３１８】
本実施形態に係るＣＭＯＳＦＥＴ３０６は、ｎチャネル型ＭＯＳＦＥＴ１０２Ｂと、図１４に示した第６の実施形態に係るｐチャネル型ＭＯＳＦＥＴ２０２とを備えている。【０３１９】
本実施形態に係るＣＭＯＳＦＥＴ３０６は、図２４に示した第１１の実施形態に係るＣＭＯＳＦＥＴ３０４と比較して、ｎチャネル型ＭＯＳＦＥＴ１０２Ｂ及びｐチャネル型ＭＯＳＦＥＴ２０２が引張応力を有する第５の応力具有膜２２に代えて圧縮応力を有する第７の応力具有膜２４を有している点において相違している。【０３２０】
すなわち、本実施形態に係るＣＭＯＳＦＥＴ３０６においては、ｎチャネル型ＭＯＳＦＥＴ１０２Ｂとｐチャネル型ＭＯＳＦＥＴ２０２の双方を覆って圧縮応力を有する第７の応力具有膜２４が形成されている。【０３２１】
ｎチャネル型ＭＯＳＦＥＴ１０２Ｂ及びｐチャネル型ＭＯＳＦＥＴ２０２が第５の応力具有膜２２に代えて第７の応力具有膜２４を有している点を除いて、本実施形態に係るＣＭＯＳＦＥＴ３０６は第１１の実施形態に係るＣＭＯＳＦＥＴ３０４と同一の構造を有している。このため、第１１の実施の形態に係るＣＭＯＳＦＥＴ３０４と同一の構成要素には同一の参照符号を付し、それらの説明は省略する。【０３２２】
以下、本実施形態に係るＣＭＯＳＦＥＴ３０６の効果を説明する。【０３２３】
本実施形態に係るＣＭＯＳＦＥＴ３０６によれば、ゲート電極７、サイドウォール８及びソース・ドレインの領域上に圧縮応力を有する第７の応力具有膜２４が厚く存在するため、ｐチャネル型ＭＯＳＦＥＴ２０２のチャネルに強い圧縮歪みが加わる。さらに、ｐチャネル型ＭＯＳＦＥＴ２０２のゲート電極７上に形成された引張応力を有する第８の応力具有膜１４がチャネルの圧縮歪みを助長するので、ｐチャネル型ＭＯＳＦＥＴ２０２のチャネル領域におけるホールの移動度を大きく向上させることができる。【０３２４】
本実施形態に係るＣＭＯＳＦＥＴ３０６の製造方法は、図２４に示した第１１の実施形態に係るＣＭＯＳＦＥＴ３０４の製造方法と基本的に同一である。すなわち、本実施形態に係るＣＭＯＳＦＥＴ３０６の製造方法は、第１１の実施の形態に係るＣＭＯＳＦＥＴ３０４の製造方法と比較して、第５の応力具有膜２２の形成材料に代えて第７の応力具有膜２４の形成材料を用いる点においてのみ異なる。【０３２５】
また、本実施形態に係るＣＭＯＳＦＥＴ３０６においては、図１０に示した第３の実施形態の第１の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０２Ａと同様に、第６の応力具有膜１２及び第８の応力具有膜１４は各ゲート電極７上にのみ形成することもできる。
（第１４の実施の形態）
図２７は、本発明の第１４の実施の形態に係るＣＭＯＳＦＥＴ３０７の構成を示す断面図である。【０３２６】
本実施形態に係るＣＭＯＳＦＥＴ３０７は、図５（ｂ）に示した第２の実施形態に係るｎチャネル型ＭＯＳＦＥＴ１０１と、ｐチャネル型ＭＯＳＦＥＴ２０１Ｃとを備えている。【０３２７】
本実施形態に係るＣＭＯＳＦＥＴ３０７は、図１９（ｅ）に示した第８の実施の形態に係るＣＭＯＳＦＥＴ３０１と比較して、ｐチャネル型ＭＯＳＦＥＴ２０１Ｃが、引張応力を有する第２の応力具有膜１３に代えて、圧縮応力を有する第１の応力具有膜１１を有している点において相違している。【０３２８】
ｐチャネル型ＭＯＳＦＥＴ２０１Ｃが第２の応力具有膜１３に代えて第１の応力具有膜１１を有している点を除いて、本実施形態に係るＣＭＯＳＦＥＴ３０７は図１９（ｅ）に示した第８の実施の形態に係るＣＭＯＳＦＥＴ３０１と同一の構造を有している。このため、第８の実施の形態に係るＣＭＯＳＦＥＴ３０１と同一の構成要素には同一の参照符号を付し、それらの説明は省略する。【０３２９】
以下、本実施形態に係るＣＭＯＳＦＥＴ３０７の効果について説明する。【０３３０】
ｎチャネル型ＭＯＳＦＥＴ１０１においては、第８の実施の形態と同様に、ゲート電極７上に形成された圧縮応力を有する第１の応力具有膜１１はチャネルに引張応力を与え、さらに、ゲート電極７、サイドウォール８及びソース・ドレイン領域を覆って形成された引張応力を有する第３の応力具有膜２１もチャネルに引張応力を与えるため、ｎチャネル型ＭＯＳＦＥＴ１０１のチャネルが引張方向に大きく歪み、電子の移動度を大きく向上させることができる。【０３３１】
次に、本実施形態に係るＣＭＯＳＦＥＴ３０７の製造方法について説明する。【０３３２】
図１９（ｅ）に示した第８の実施形態に係るＣＭＯＳＦＥＴ３０１の製造方法において、ｐチャネル型ＭＯＳＦＥＴ２０１Ｃの領域内の引張応力を有する第２の応力具有膜１３を形成する工程〔図１６（ｂ）〕と、ｎチャネル型ＭＯＳＦＥＴ１０１の領域内の第２の応力具有膜１３を除去する工程〔図１６（ｃ）〕とを省略することにより、本実施形態に係るＣＭＯＳＦＥＴ３０７の製造方法を得ることができる。【０３３３】
すなわち、第８の実施形態に係るＣＭＯＳＦＥＴ３０１の製造方法においては、ｎチャネル型ＭＯＳＦＥＴ１０１及びｐチャネル型ＭＯＳＦＥＴ２０１にそれぞれ第１の応力具有膜１１及び第２の応力具有膜１３を形成するために複数の工程を必要としていたが、本実施形態に係るＣＭＯＳＦＥＴ３０７の製造方法においては、単一の工程により、ｎチャネル型ＭＯＳＦＥＴ１０１及びｐチャネル型ＭＯＳＦＥＴ２０１Ｃに第１の応力具有膜１１を形成することが可能である。【０３３４】
本実施形態に係るＣＭＯＳＦＥＴ３０７に対しては、さらに、以下の３つの変更例がある。【０３３５】
本実施形態に係るＣＭＯＳＦＥＴ３０７においては、図２０に示した第８の実施の形態の第１の変更例と同様に、ｎチャネル型ＭＯＳＦＥＴ１０１及びｐチャネル型ＭＯＳＦＥＴ２０１Ｃにおける各ゲート電極７の上方に位置する第３の応力具有膜２１及び第４の応力具有膜２３の部分を応力緩和部として形成することも可能である。【０３３６】
第３の応力具有膜２１及び第４の応力具有膜２３は応力緩和部において、すなわち、第１の応力具有膜１１上において、応力を有しない。【０３３７】
応力緩和部は、イオン注入Ｉｉｍにより第３の応力具有膜２１及び第４の応力具有膜２３のゲート電極７の上部の部分のみ応力を緩和させることにより、形成される。【０３３８】
あるいは、本実施形態に係るＣＭＯＳＦＥＴ３０７においては、図６（ｂ）に示した第２の実施形態の第１の変更例と同様に、ｎチャネル型ＭＯＳＦＥＴ１０１及びｐチャネル型ＭＯＳＦＥＴ２０１Ｃにおける各ゲート電極７の上方において、応力緩和部として、第３の応力具有膜２１及び第４の応力具有膜２３に切欠き領域を形成することも可能である。【０３３９】
また、本実施形態に係るＣＭＯＳＦＥＴ３０７においては、図８に示した第２の実施形態の第３の変更例と同様に、第３の応力具有膜２１及び第４の応力具有膜２３が第１の応力具有膜１１の表面高さに到達する高さになるように形成することができる。【０３４０】
本実施形態に係るＣＭＯＳＦＥＴ３０７においては、ｎチャネル型ＭＯＳＦＥＴ１０１における圧縮応力を有する第１の応力具有膜１１上の引張応力を有する第３の応力具有膜２１はチャネルに圧縮歪みを与え、ｐチャネル型ＭＯＳＦＥＴ２０１Ｃにおける圧縮応力を有する第１の応力具有膜１１上の圧縮応力を有する第４の応力具有膜２３はチャネルに引張歪みを与える。【０３４１】
これに対して、上記の３つの変更例においては、第１の応力具有膜１１上の第３の応力具有膜２１及び第４の応力具有膜２３は応力を有していないので、あるいは、第１の応力具有膜１１上に第３の応力具有膜２１及び第４の応力具有膜２３が存在していないので、チャネルに圧縮歪みまたは引張歪みを与えない。【０３４２】
従って、これら３つの変更例の方が本実施形態に係るＣＭＯＳＦＥＴ３０７よりもｎチャネル型ＭＯＳＦＥＴ１０１及びｐチャネル型ＭＯＳＦＥＴ２０１Ｃのチャネルを大きく歪ませることが可能であり、ｎチャネル型ＭＯＳＦＥＴ１０１のチャネル領域における電子の移動度及びｐチャネル型ＭＯＳＦＥＴ２０１Ｃのチャネル領域におけるホールの移動度をさらに向上させることができる。【０３４３】
なお、１番目の変更例に係わるＣＭＯＳＦＥＴの製造方法は、第８の実施の形態の第１の変更例の製造方法と同様である。
（第１５の実施の形態）
図２８は、本発明の第１５の実施の形態に係るＣＭＯＳＦＥＴ３０８の構成を示す断面図である。【０３４４】
本実施形態に係るＣＭＯＳＦＥＴ３０８は、図９（ｄ）に示した第３の実施形態に係るｎチャネル型ＭＯＳＦＥＴ１０２と、ｐチャネル型ＭＯＳＦＥＴ２０２Ｂとを備えている。【０３４５】
本実施形態に係るＣＭＯＳＦＥＴ３０８は、図２２（ｇ）に示した第９の実施形態に係るＣＭＯＳＦＥＴ３０２と比較して、ｐチャネル型ＭＯＳＦＥＴ２０２Ｂが、引張応力を有する第８の応力具有膜１４に代えて、圧縮応力を有する第６の応力具有膜１２を有している点において相違している。【０３４６】
すなわち、本実施形態に係るＣＭＯＳＦＥＴ３０８においては、ｎチャネル型ＭＯＳＦＥＴ１０２に形成された第５の応力具有膜２２及びｐチャネル型ＭＯＳＦＥＴ２０２Ｂに形成された第７の応力具有膜２４の双方を覆って圧縮応力を有する第６の応力具有膜１２が形成されている。【０３４７】
ｐチャネル型ＭＯＳＦＥＴ２０２Ｂが第８の応力具有膜１４に代えて第６の応力具有膜１２を有している点を除いて、本実施形態に係るＣＭＯＳＦＥＴ３０８は図２２（ｇ）に示した第９の実施形態に係るＣＭＯＳＦＥＴ３０２と同一の構造を有している。このため、第９の実施の形態に係るＣＭＯＳＦＥＴ３０２と同一の構成要素には同一の参照符号を付し、それらの説明は省略する。【０３４８】
以下、本実施形態に係るＣＭＯＳＦＥＴ３０８の効果を説明する。【０３４９】
本実施形態に係るＣＭＯＳＦＥＴ３０８によれば、ｎチャネル型ＭＯＳＦＥＴ１０２においては、ゲート電極７、サイドウォール８及びソース・ドレイン領域を覆って、引張応力を有する第５の応力具有膜２２が厚く存在するので、ｎチャネル型ＭＯＳＦＥＴ１０２のチャネルには、より強い引張歪みが加わり、ｎチャネル型ＭＯＳＦＥＴ１０２におけるキャリア（電子）の移動度を大きく向上させることができる。【０３５０】
また、ｐチャネル型ＭＯＳＦＥＴ２０２Ｂにおいては、ゲート電極７、サイドウォール８及びソース・ドレイン領域を覆って、圧縮応力を有する第７の応力具有膜２４が厚く存在するので、ｐチャネル型ＭＯＳＦＥＴ２０２Ｂのチャネルには、より強い圧縮歪みが加わり、ｐチャネル型ＭＯＳＦＥＴ２０２Ｂにおけるキャリア（ホール）の移動度を大きく向上させることができる。【０３５１】
第９の実施の形態の製造方法において、ｐチャネル型ＭＯＳＦＥＴ２０２の領域内の圧縮応力を有する第６の応力具有膜１２を除去する工程と、引張応力を有する第８の応力具有膜１４を成膜し、ｎチャネル型ＭＯＳＦＥＴ１０２の領域内の第８の応力具有膜１４を除去する工程とを省くことにより、本実施形態に係るＣＭＯＳＦＥＴ３０８の製造方法を得ることができる。【０３５２】
すなわち、第９の実施の形態に係るＣＭＯＳＦＥＴ３０２の製造方法においては、第６の応力具有膜１２及び第８の応力具有膜１４を形成するために複数の工程を実施する必要があったが、本実施形態に係るＣＭＯＳＦＥＴ３０８の製造方法においては、第６の応力具有膜１２のみを形成すればよいため、工程数を削減することが可能である。【０３５３】
また、本実施形態に係るＣＭＯＳＦＥＴ３０８においては、図１０に示した第３の実施形態の第１の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０２Ａと同様に、ｎチャネル型ＭＯＳＦＥＴ１０２において、第６の応力具有膜１２はゲート電極７上にのみ形成することもできる。ｐチャネル型ＭＯＳＦＥＴ２０２Ｂの領域においては、第６の応力具有膜１２はそのまま残しておくことが可能である。
（第１６の実施の形態）
図２９は、本発明の第１６の実施の形態に係るＣＭＯＳＦＥＴ３０９の構成を示す断面図である。【０３５４】
本実施形態に係るＣＭＯＳＦＥＴ３０９は、ｎチャネル型ＭＯＳＦＥＴ１０１Ｅと、図１２に示した第５の実施形態に係るｐチャネル型ＭＯＳＦＥＴ２０１とを備えている。【０３５５】
本実施形態に係るＣＭＯＳＦＥＴ３０９は、図１９（ｅ）に示した第８の実施の形態に係るＣＭＯＳＦＥＴ３０１と比較して、ｎチャネル型ＭＯＳＦＥＴ１０１Ｅが、圧縮応力を有する第１の応力具有膜１１に代えて、引張応力を有する第２の応力具有膜１３を有している点において相違している。【０３５６】
ｎチャネル型ＭＯＳＦＥＴ１０１Ｅが第１の応力具有膜１１に代えて第２の応力具有膜１３を有している点を除いて、本実施形態に係るＣＭＯＳＦＥＴ３０９は図１９（ｅ）に示した第８の実施の形態に係るＣＭＯＳＦＥＴ３０１と同一の構造を有している。このため、第８の実施の形態に係るＣＭＯＳＦＥＴ３０１と同一の構成要素には同一の参照符号を付し、それらの説明は省略する。【０３５７】
以下、本実施形態に係るＣＭＯＳＦＥＴ３０９の効果について説明する。【０３５８】
ｐチャネル型ＭＯＳＦＥＴ２０１においては、第８の実施の形態と同様に、ゲート電極７上に形成された引張応力を有する第２の応力具有膜１３はチャネルに圧縮応力を与え、さらに、ゲート電極７、サイドウォール８及びソース・ドレイン領域を覆って形成されている圧縮応力を有する第４の応力具有膜２３もチャネルに圧縮応力を与えるため、チャネルが圧縮方向に大きく歪み、ホールの移動度を大きく向上させることができる。【０３５９】
以下、本実施形態に係るＣＭＯＳＦＥＴ３０９の製造方法について説明する。【０３６０】
第８の実施の形態に係るＣＭＯＳＦＥＴ３０１の製造方法において、ｎチャネル型ＭＯＳＦＥＴ１０１の領域内の圧縮応力を有する第１の応力具有膜１１を形成する工程と、ｐチャネル型ＭＯＳＦＥＴ２０の領域内の第１の応力具有膜１１を除去する工程とを省くことにより、本実施形態に係るＣＭＯＳＦＥＴ３０９の製造方法を得ることができる。【０３６１】
すなわち、第８の実施形態に係るＣＭＯＳＦＥＴ３０１の製造方法においては、ｎチャネル型ＭＯＳＦＥＴ１０１及びｐチャネル型ＭＯＳＦＥＴ２０１にそれぞれ第１の応力具有膜１１及び第２の応力具有膜１３を形成するために複数の工程を必要としていたが、本実施形態に係るＣＭＯＳＦＥＴ３０９の製造方法においては、単一の工程により、ｎチャネル型ＭＯＳＦＥＴ１０１Ｅ及びｐチャネル型ＭＯＳＦＥＴ２０１に第２の応力具有膜１３を形成することが可能である。【０３６２】
本実施形態に係るＣＭＯＳＦＥＴ３０９に対しては、さらに、以下の３つの変更例がある。【０３６３】
本実施形態に係るＣＭＯＳＦＥＴ３０９においては、図２０に示した第８の実施の形態の第１の変更例と同様に、ｎチャネル型ＭＯＳＦＥＴ１０１Ｅ及びｐチャネル型ＭＯＳＦＥＴ２０１における各ゲート電極７の上方に位置する第３の応力具有膜２１及び第４の応力具有膜２３の部分を応力緩和部として形成することも可能である。【０３６４】
第３の応力具有膜２１及び第４の応力具有膜２３は応力緩和部において、すなわち、第２の応力具有膜１３上において、応力を有しない。【０３６５】
応力緩和部は、イオン注入Ｉｉｍにより第３の応力具有膜２１及び第４の応力具有膜２３のゲート電極７の上部の部分のみ応力を緩和させることにより、形成される。【０３６６】
あるいは、本実施形態に係るＣＭＯＳＦＥＴ３０９においては、図６（ｂ）に示した第２の実施形態の第１の変更例と同様に、ｎチャネル型ＭＯＳＦＥＴ１０１Ｅ及びｐチャネル型ＭＯＳＦＥＴ２０１における各ゲート電極７の上方において、応力緩和部として、第３の応力具有膜２１及び第４の応力具有膜２３に切欠き領域を形成することも可能である。【０３６７】
また、本実施形態に係るＣＭＯＳＦＥＴ３０９においては、図８に示した第２の実施形態の第３の変更例と同様に、第３の応力具有膜２１及び第４の応力具有膜２３が第２の応力具有膜１３の表面高さに到達する高さになるように形成することができる。【０３６８】
本実施形態に係るＣＭＯＳＦＥＴ３０９においては、ｎチャネル型ＭＯＳＦＥＴ１０１Ｅにおける引張応力を有する第２の応力具有膜１３上の引張応力を有する第３の応力具有膜２１はチャネルに圧縮歪みを与え、ｐチャネル型ＭＯＳＦＥＴ２０１における引張応力を有する第２の応力具有膜１３上の圧縮応力を有する第４の応力具有膜２３はチャネルに引張歪みを与える。【０３６９】
これに対して、上記の３つの変更例においては、第２の応力具有膜１３上の第３の応力具有膜２１及び第４の応力具有膜２３は応力を有していないので、あるいは、第２の応力具有膜１３上に第３の応力具有膜２１及び第４の応力具有膜２３が存在していないので、チャネルに圧縮歪みまたは引張歪みを与えない。【０３７０】
従って、これら３つの変更例の方が本実施形態に係るＣＭＯＳＦＥＴ３０９よりもｎチャネル型ＭＯＳＦＥＴ１０１Ｅ及びｐチャネル型ＭＯＳＦＥＴ２０１のチャネルを大きく歪ませることが可能であり、ｎチャネル型ＭＯＳＦＥＴ１０１Ｅのチャネル領域における電子の移動度及びｐチャネル型ＭＯＳＦＥＴ２０１のチャネル領域におけるホールの移動度をさらに向上させることができる。【０３７１】
なお、１番目の変更例に係わるＣＭＯＳＦＥＴの製造方法は、第８の実施の形態の第１の変更例の製造方法と同様である。
（第１７の実施の形態）
図３０は、本発明の第１７の実施の形態に係るＣＭＯＳＦＥＴ３１０の構成を示す断面図である。【０３７２】
本実施形態に係るＣＭＯＳＦＥＴ３１０は、ｎチャネル型ＭＯＳＦＥＴ１０２Ｃと、図１４に示した第６の実施形態に係るｐチャネル型ＭＯＳＦＥＴ２０２とを備えている。【０３７３】
本実施形態に係るＣＭＯＳＦＥＴ３１０は、図２２（ｇ）に示した第９の実施形態に係るＣＭＯＳＦＥＴ３０２と比較して、ｎチャネル型ＭＯＳＦＥＴ１０２Ｃが、圧縮応力を有する第６の応力具有膜１２に代えて、引張応力を有する第５の応力具有膜２２を有している点において相違している。【０３７４】
すなわち、本実施形態に係るＣＭＯＳＦＥＴ３１０においては、ｎチャネル型ＭＯＳＦＥＴ１０２Ｃに形成された第５の応力具有膜２２及びｐチャネル型ＭＯＳＦＥＴ２０２に形成された第７の応力具有膜２４の双方を覆って引張応力を有する第８の応力具有膜１４が形成されている。【０３７５】
ｎチャネル型ＭＯＳＦＥＴ１０２Ｃが第６の応力具有膜１２に代えて第５の応力具有膜２２を有している点を除いて、本実施形態に係るＣＭＯＳＦＥＴ３１０は図２２（ｇ）に示した第９の実施形態に係るＣＭＯＳＦＥＴ３０２と同一の構造を有している。このため、第９の実施の形態に係るＣＭＯＳＦＥＴ３０２と同一の構成要素には同一の参照符号を付し、それらの説明は省略する。【０３７６】
以下、本実施形態に係るＣＭＯＳＦＥＴ３１０の効果を説明する。【０３７７】
本実施形態に係るＣＭＯＳＦＥＴ３１０によれば、ｎチャネル型ＭＯＳＦＥＴ１０２Ｃにおいては、ゲート電極７、サイドウォール８及びソース・ドレイン領域を覆って、引張応力を有する第５の応力具有膜２２が厚く存在するので、ｎチャネル型ＭＯＳＦＥＴ１０２Ｃのチャネルには、より強い引張歪みが加わり、ｎチャネル型ＭＯＳＦＥＴ１０２Ｃにおけるキャリア（電子）の移動度を大きく向上させることができる。【０３７８】
また、ｐチャネル型ＭＯＳＦＥＴ２０２においては、ゲート電極７、サイドウォール８及びソース・ドレイン領域を覆って、圧縮応力を有する第７の応力具有膜２４が厚く存在するので、ｐチャネル型ＭＯＳＦＥＴ２０２のチャネルには、より強い圧縮歪みが加わり、ｐチャネル型ＭＯＳＦＥＴ２０２におけるキャリア（ホール）の移動度を大きく向上させることができる。【０３７９】
以下、本実施形態に係るＣＭＯＳＦＥＴ３１０の製造方法を説明する。【０３８０】
第９の実施の形態に係るＣＭＯＳＦＥＴ３０２の製造方法において、ｎチャネル型ＭＯＳＦＥＴ１０２の領域内の引張応力を有する第８の応力具有膜１４を除去する工程と、圧縮応力を有する第６の応力具有膜１２を成膜し、ｐチャネル型ＭＯＳＦＥＴ２０２の領域内の第６の応力具有膜１２を除去する工程とを省略することにより、本実施形態に係るＣＭＯＳＦＥＴ３１０の製造方法を得ることができる。【０３８１】
すなわち、第９の実施の形態に係るＣＭＯＳＦＥＴ３０２の製造方法においては、第６の応力具有膜１２及び第８の応力具有膜１４を形成するために複数の工程を実施する必要があったが、本実施形態に係るＣＭＯＳＦＥＴ３１０の製造方法においては、第８の応力具有膜１４のみを形成すればよいため、工程数を削減することが可能である。【０３８２】
また、本実施形態に係るＣＭＯＳＦＥＴ３１０においては、図１０に示した第３の実施形態の第１の変更例に係るｎチャネル型ＭＯＳＦＥＴ１０２Ａと同様に、ｐチャネル型ＭＯＳＦＥＴ２０２において、第８の応力具有膜１４はゲート電極７上にのみ形成することもできる。ｎチャネル型ＭＯＳＦＥＴ１０２Ｃの領域においては、第８の応力具有膜１４はそのまま残しておくことが可能である。
【図１】
2007034718.tif 000002
【図２】
2007034718.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【国際調査報告】
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2007034718.tif 000035
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