(57)【要約】  被試験デバイスを試験する試験装置であって、当該試験装置を制御する制御装置と、前記被試験デバイスの複数の入力端子に供給すべき複数の試験パターンを発生するパターン発生器と、前記複数の試験パターンのそれぞれを対応する前記入力端子へ与えるタイミングを規定する複数の可変遅延回路と、前記制御装置からの指示に応じて、それぞれの前記可変遅延回路について所定の遅延設定値に設定したときの遅延量を測定し、前記所定の遅延設定値と測定された遅延量とを対応付けて格納する平行して動作することのできる複数のマイクロコントローラとを備える試験装置を提供する。
2007138814.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
当該試験装置を制御する制御装置と、
前記被試験デバイスの複数の入力端子に供給すべき複数の試験パターンを発生するパターン発生器と、
前記複数の試験パターンのそれぞれを対応する前記入力端子へ与えるタイミングを規定する複数の可変遅延回路と、
前記制御装置からの指示に応じて、それぞれの前記可変遅延回路について所定の遅延設定値に設定したときの遅延量を測定し、前記所定の遅延設定値と測定された遅延量とを対応付けて格納する平行して動作することのできる複数のマイクロコントローラと
を備える試験装置。
【請求項２】
基準クロックを発生する基準クロック発生器と、
前記複数の入力端子を２以上の入力端子ずつに分割した複数のグループのそれぞれに対応して設けられ、当該グループに属するそれぞれの前記入力端子に対して前記試験パターンに基づく試験信号を供給する複数の試験信号供給部と
を更に備え、
それぞれの前記試験信号供給部は、
前記複数の遅延回路と、
前記複数のマイクロコントローラうちの少なくとも１つと、
当該グループに属するそれぞれの前記入力端子に対応して設けられ、当該入力端子に対応する前記試験パターンにより指定された遅延指定値に対応して記憶した前記遅延設定値を対応する前記可変遅延回路に対してそれぞれ出力する複数のメモリと、
当該グループに属するそれぞれの前記入力端子に対応して設けられ、対応する前記タイミング信号に基づく試験信号を当該入力端子へそれぞれ出力する複数の試験信号出力部と、
を備え、
前記複数の可変遅延回路は、当該グループに属するそれぞれの前記入力端子に対応して設けられ、入力される遅延設定値に応じた遅延量分前記基準クロックを遅延させたタイミング信号をそれぞれ生成し、
前記複数のマイクロコントローラは、前記制御装置からの指示に応じて当該グループに対応するそれぞれの前記可変遅延回路についてそれぞれの前記遅延設定値に応じた遅延量を測定し、測定結果に基づいてそれぞれの前記遅延指定値に対応する前記遅延設定値を当該可変遅延回路に対応する前記メモリに格納する請求項１に記載の試験装置。
【請求項３】
それぞれの前記試験信号供給部は、
当該グループに属する少なくとも１つの前記入力端子に対応して設けられた前記可変遅延回路、前記メモリおよび前記試験信号出力部をそれぞれ含む複数の第１半導体デバイスと、
前記マイクロコントローラを含み、前記制御装置に接続される第２半導体デバイスと、
前記第２半導体デバイスと、前記複数の第１半導体デバイスとを接続するローカルネットワークと
を有し、
前記第２半導体デバイスは、前記制御装置から前記第１半導体デバイス内のレジスタへのアクセス要求を前記ローカルネットワークへ転送し、当該第１半導体デバイスからのアクセス応答を前記ローカルネットワークを介して受信して前記制御装置へ転送する
請求項２に記載の試験装置。
【請求項４】
それぞれの前記第２半導体デバイスは、当該第２半導体デバイス内の前記マイクロコントローラと前記ローカルネットワークとを接続して前記マイクロコントローラにより前記第１半導体デバイスを制御するか、または、当該第２半導体デバイスを介して前記制御装置と前記ローカルネットワークとを接続するかを切り替えるネットワーク切替部を更に含み、
前記制御装置は、それぞれのグループに属する前記可変遅延回路の前記遅延設定値を調整する場合に当該グループに属する前記マイクロコントローラと前記ローカルネットワークを接続するように前記ネットワーク切替部を設定し、前記第１半導体デバイス内のレジスタをアクセスする場合に前記制御装置と前記ローカルネットワークとを接続するように前記ネットワーク切替部を設定する
請求項３に記載の試験装置。
【請求項５】
それぞれの前記第１半導体デバイスは、当該第１半導体デバイスの温度を検出する温度センサを更に含み、
それぞれの前記メモリは、それぞれの前記遅延指定値に対応して、複数の温度設定値のそれぞれについての前記遅延設定値を記憶し、
前記マイクロコントローラは、当該マイクロコントローラが属する前記グループ内のそれぞれの前記第１半導体デバイスの温度に基づいて、当該第１半導体デバイス内の前記メモリに記憶された、いずれの温度設定値に対応する前記遅延設定値を当該メモリから出力させるかを選択する
請求項３に記載の試験装置。
【請求項６】
それぞれの前記試験信号供給部は、前記複数の入力端子のそれぞれに対応して設けられた複数の遅延量測定回路を更に備え、
それぞれの前記遅延量測定回路は、
前記可変遅延回路を含むループ経路を形成するように前記可変遅延回路の接続を切り替える接続切替部と、
前記ループ経路にパルスを入力するパルス印加部と、
予め設定された長さの測定期間の間に前記パルスが前記ループ経路を循環した回数を計測する計測部と
を有し、
前記マイクロコントローラは、当該マイクロコントローラが属する前記グループに対応する２以上の前記遅延量測定回路を、前記測定期間が重複するように並列動作させる請求項３に記載の試験装置。
【請求項７】
それぞれの前記試験信号供給部は、前記マイクロコントローラが実行すべきマイクロプログラムを記憶するプログラムメモリを更に有し、
前記制御装置は、前記複数のメモリに対する前記遅延設定値の設定に先立って、それぞれの前記試験信号供給部内の前記プログラムメモリに対して前記マイクロプログラムを書き込む請求項３に記載の試験装置。
【請求項８】
被試験デバイスを試験する試験装置に実装される試験モジュールであって、
前記被試験デバイスの複数の入力端子に供給すべき複数の試験パターンを発生するパターン発生器と、
前記複数の試験パターンのそれぞれを対応する前記入力端子へ与えるタイミングを規定する複数の可変遅延回路と、
前記制御装置からの指示に応じて、それぞれの前記可変遅延回路について所定の遅延設定値に設定したときの遅延量を測定し、前記所定の遅延設定値と測定された遅延量とを対応付けて格納する平行して動作することのできる複数のマイクロコントローラと
を備える試験モジュール。
【請求項９】
前記複数の入力端子を２以上の入力端子ずつに分割した複数のグループのそれぞれに対応して設けられ、当該グループに属するそれぞれの前記入力端子に対して前記試験パターンに基づく試験信号を供給する複数の試験信号供給部を更に備え、
それぞれの前記試験信号供給部は、
前記複数の遅延回路と、
前記複数のマイクロコントローラうちの少なくとも１つと、
当該グループに属するそれぞれの前記入力端子に対応して設けられ、当該入力端子に対応する前記試験パターンにより指定された遅延指定値に対応して記憶した前記遅延設定値を対応する前記可変遅延回路に対してそれぞれ出力する複数のメモリと、
当該グループに属するそれぞれの前記入力端子に対応して設けられ、対応する前記タイミング信号に基づく試験信号を当該入力端子へそれぞれ出力する複数の試験信号出力部と、
を備え、
前記複数の可変遅延回路は、当該グループに属するそれぞれの前記入力端子に対応して設けられ、前記試験装置の基準クロックを入力される遅延設定値に応じた遅延量分遅延させたタイミング信号をそれぞれ生成し、
前記複数のマイクロコントローラは、当該試験装置を制御する制御装置からの指示に応じて当該グループに対応するそれぞれの前記可変遅延回路についてそれぞれの前記遅延設定値に応じた遅延量を測定し、測定結果に基づいてそれぞれの前記遅延指定値に対応する前記遅延設定値を当該可変遅延回路に対応する前記メモリに格納する請求項８に記載の試験モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置および試験モジュールに関する。特に本発明は、複数の可変遅延回路を備える試験装置および試験モジュールに関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．特願２００６−１４７１９１    出願日  ２００６年５月２６日
【背景技術】
【０００２】
メモリテスタ等の試験装置は、基準クロックを可変遅延回路によって遅延することによってエッジタイミングを示すタイミング信号を生成し、タイミング信号に応じて被試験デバイスに供給する試験信号を生成する。可変遅延回路は、試験パターンによって指定された指定時間に応じて、基準クロックの遅延量を変化させる。【０００３】
ここで、可変遅延回路は、遅延量を精度よく制御することを目的として、試験パターンによって指定される指定時間の分解能よりも、十分に短い時間単位で遅延量を変化させることができる構成となっている（例えば、特許文献１参照。）。従って、試験装置は、試験前に、複数の可変遅延回路のそれぞれに対して、各遅延設定における実際の遅延時間を測定して、試験パターンによって指定される各指定時間と可変遅延回路の設定値との対応をメモリ（リニアライズメモリ）に格納する処理（リニアリティ補正処理）をしなければならない。【０００４】
【特許文献１】特開２００６−５４７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、試験装置は、複数の可変遅延回路を１つずつ順次に選択して、１つの主制御装置（例えば、システムコントローラ）によりリニアリティ補正処理を行っていた。さらに、試験装置は、並行して試験すべきピン数の増加に伴い、より多くの可変遅延回路を備えるようになってきた。このことから、従来の試験装置は、試験前において行われるリニアリティ補正処理を短時間で行うことが困難であった。【０００６】
そこで本発明は、上記の課題を解決することのできる試験装置および試験モジュールを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１形態においては、被試験デバイスを試験する試験装置であって、当該試験装置を制御する制御装置と、被試験デバイスの複数の入力端子に供給すべき複数の試験パターンを発生するパターン発生器と、複数の試験パターンのそれぞれを対応する入力端子へ与えるタイミングを規定する複数の可変遅延回路と、制御装置からの指示に応じて、それぞれの可変遅延回路について所定の遅延設定値に設定したときの遅延量を測定し、所定の遅延設定値と測定された遅延量とを対応付けて格納する平行して動作することのできる複数のマイクロコントローラとを備える試験装置を提供する。【０００８】
試験装置は、基準クロックを発生する基準クロック発生器と、複数の入力端子を２以上の入力端子ずつに分割した複数のグループのそれぞれに対応して設けられ、当該グループに属するそれぞれの入力端子に対して試験パターンに基づく試験信号を供給する複数の試験信号供給部とを更に備え、それぞれの試験信号供給部は、複数の遅延回路と、複数のマイクロコントローラうちの少なくとも１つと、当該グループに属するそれぞれの入力端子に対応して設けられ、当該入力端子に対応する試験パターンにより指定された遅延指定値に対応して記憶した遅延設定値を対応する可変遅延回路に対してそれぞれ出力する複数のメモリと、当該グループに属するそれぞれの入力端子に対応して設けられ、対応するタイミング信号に基づく試験信号を当該入力端子へそれぞれ出力する複数の試験信号出力部と、を備え、複数の可変遅延回路は、当該グループに属するそれぞれの入力端子に対応して設けられ、入力される遅延設定値に応じた遅延量分基準クロックを遅延させたタイミング信号をそれぞれ生成し、複数のマイクロコントローラは、制御装置からの指示に応じて当該グループに対応するそれぞれの可変遅延回路についてそれぞれの遅延設定値に応じた遅延量を測定し、測定結果に基づいてそれぞれの遅延指定値に対応する遅延設定値を当該可変遅延回路に対応するメモリに格納してよい。【０００９】
それぞれの試験信号供給部は、当該グループに属する少なくとも１つの入力端子に対応して設けられた可変遅延回路、メモリおよび試験信号出力部をそれぞれ含む複数の第１半導体デバイスと、マイクロコントローラを含み、制御装置に接続される第２半導体デバイスと、第２半導体デバイスと、複数の第１半導体デバイスとを接続するローカルネットワークとを有し、第２半導体デバイスは、制御装置から第１半導体デバイス内のレジスタへのアクセス要求をローカルネットワークへ転送し、当該第１半導体デバイスからのアクセス応答をローカルネットワークを介して受信して制御装置へ転送してよい。【００１０】
それぞれの第２半導体デバイスは、当該第２半導体デバイス内のマイクロコントローラとローカルネットワークとを接続してマイクロコントローラにより第１半導体デバイスを制御するか、または、当該第２半導体デバイスを介して制御装置とローカルネットワークとを接続するかを切り替えるネットワーク切替部を更に含み、制御装置は、それぞれのグループに属する可変遅延回路の遅延設定値を調整する場合に当該グループに属するマイクロコントローラとローカルネットワークを接続するようにネットワーク切替部を設定し、第１半導体デバイス内のレジスタをアクセスする場合に制御装置とローカルネットワークとを接続するようにネットワーク切替部を設定してよい。【００１１】
それぞれの第１半導体デバイスは、当該第１半導体デバイスの温度を検出する温度センサを更に含み、それぞれのメモリは、それぞれの遅延指定値に対応して、複数の温度設定値のそれぞれについての遅延設定値を記憶し、マイクロコントローラは、当該マイクロコントローラが属するグループ内のそれぞれの第１半導体デバイスの温度に基づいて、当該第１半導体デバイス内のメモリに記憶された、いずれの温度設定値に対応する遅延設定値を当該メモリから出力させるかを選択してよい。【００１２】
それぞれの試験信号供給部は、複数の入力端子のそれぞれに対応して設けられた複数の遅延量測定回路を更に備え、それぞれの遅延量測定回路は、可変遅延回路を含むループ経路を形成するように可変遅延回路の接続を切り替える接続切替部と、ループ経路にパルスを入力するパルス印加部と、予め設定された長さの測定期間の間にパルスがループ経路を循環した回数を計測する計測部とを有し、マイクロコントローラは、当該マイクロコントローラが属するグループに対応する２以上の遅延量測定回路を、測定期間が重複するように並列動作させてよい。【００１３】
それぞれの試験信号供給部は、マイクロコントローラが実行すべきマイクロプログラムを記憶するプログラムメモリを更に有し、制御装置は、複数のメモリに対する遅延設定値の設定に先立って、それぞれの試験信号供給部内のプログラムメモリに対してマイクロプログラムを書き込んでよい。【００１４】
本発明の第２形態においては、被試験デバイスを試験する試験装置に実装される試験モジュールであって、被試験デバイスの複数の入力端子に供給すべき複数の試験パターンを発生するパターン発生器と、複数の試験パターンのそれぞれを対応する入力端子へ与えるタイミングを規定する複数の可変遅延回路と、制御装置からの指示に応じて、それぞれの可変遅延回路について所定の遅延設定値に設定したときの遅延量を測定し、所定の遅延設定値と測定された遅延量とを対応付けて格納する平行して動作することのできる複数のマイクロコントローラとを備える試験モジュールを提供する。【００１５】
複数の入力端子を２以上の入力端子ずつに分割した複数のグループのそれぞれに対応して設けられ、当該グループに属するそれぞれの入力端子に対して試験パターンに基づく試験信号を供給する複数の試験信号供給部を更に備え、それぞれの試験信号供給部は、複数の遅延回路と、複数のマイクロコントローラうちの少なくとも１つと、当該グループに属するそれぞれの入力端子に対応して設けられ、当該入力端子に対応する試験パターンにより指定された遅延指定値に対応して記憶した遅延設定値を対応する可変遅延回路に対してそれぞれ出力する複数のメモリと、当該グループに属するそれぞれの入力端子に対応して設けられ、対応するタイミング信号に基づく試験信号を当該入力端子へそれぞれ出力する複数の試験信号出力部と、を備え、複数の可変遅延回路は、当該グループに属するそれぞれの入力端子に対応して設けられ、試験装置の基準クロックを入力される遅延設定値に応じた遅延量分遅延させたタイミング信号をそれぞれ生成し、複数のマイクロコントローラは、当該試験装置を制御する制御装置からの指示に応じて当該グループに対応するそれぞれの可変遅延回路についてそれぞれの遅延設定値に応じた遅延量を測定し、測定結果に基づいてそれぞれの遅延指定値に対応する遅延設定値を当該可変遅延回路に対応するメモリに格納してよい。【００１６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１７】
本発明によれば、複数の可変遅延回路のリニアリティ補正処理を、高速に行うことができる。
【図面の簡単な説明】
【００１８】
【図１】本実施形態に係る試験装置１０の構成を被試験デバイス１００とともに示す。
【図２】本実施形態に係る試験信号供給部２０の構成を示す。
【図３】本実施形態に係る可変遅延回路３０の構成の一例およびメモリ３２を示す。
【図４】本実施形態に係るメモリ３２により記憶される遅延指定値と遅延設定値との対応を示すテーブルの一例を示す。
【図５】本実施形態に係る試験装置１０における制御装置１２と試験信号供給部２０とを接続するための構成の一例を示す。
【図６】本実施形態に係る遅延量測定部７０の構成の一例を、複数の可変遅延回路３０とともに示す。
【図７】本実施形態に係る試験装置１０における処理手順の一例を示す。
【図８】変形例に係る試験信号供給部２０の構成を示す。
【符号の説明】
【００１９】
１０・・・試験装置、１２・・・制御装置、１４・・・基準クロック発生器、１６・・・パターン発生器、２０・・・試験信号供給部、２２・・・第１半導体デバイス、２４・・・第２半導体デバイス、２６・・・ローカルネットワーク、３０・・・可変遅延回路、３２・・・メモリ、３４・・・試験信号出力部、４０・・・マイクロコントローラ、４２・・・プログラムメモリ、４４・・・ネットワーク切替部、５０・・・ゲート遅延回路、５２・・・マルチプレクサ、５４・・・微小遅延回路、５６・・・ゲート遅延素子、６０・・・テスタバス、６２・・・ハブ、７０・・・遅延量測定部、７２・・・選択部、７４・・・遅延設定値出力部、７６・・・接続切替部、７８・・・パルス印加部、８０・・・計測部、８２・・・算出部、８４・・・格納部、９０・・・遅延量測定回路、９２・・・温度センサ、１００・・・被試験デバイス
【発明を実施するための最良の形態】
【００２０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００２１】
図１は、本実施形態に係る試験装置１０の構成を被試験デバイス１００とともに示す。試験装置１０は、制御装置１２と、基準クロック発生器１４と、パターン発生器１６と、複数の試験信号供給部２０とを備え、被試験デバイス１００を試験する。【００２２】
制御装置１２は、当該試験装置１０を制御する。制御装置１２は、一例として、バスを介して、基準クロック発生器１４、パターン発生器１６および複数の試験信号供給部２０を制御してよい。基準クロック発生器１４は、基準クロックを発生し、複数の試験信号供給部２０のそれぞれに発生した基準クロックを供給する。パターン発生器１６は、被試験デバイス１００の複数の入力端子（ここで入力端子は、入力専用端子と入出力端子の両方を含む）に供給すべき試験信号のパターンを指定する複数の試験パターンを発生する。【００２３】
複数の試験信号供給部２０は、１又は複数の被試験デバイス１００における複数の入力端子を２以上の入力端子ずつに分割した複数のグループのそれぞれに対応して設けられる。そして、複数の試験信号供給部２０のそれぞれは、当該試験信号供給部２０に対応するグループに属するそれぞれの入力端子に対して試験パターンに基づく試験信号を供給する。なお、試験装置１０は、基準クロック発生器１４、パターン発生器１６および複数の試験信号供給部２０を有する試験モジュールと、当該試験モジュールとは別個の当該試験モジュールを制御する制御装置１２とを備えてもよい。【００２４】
図２は、本実施形態に係る試験信号供給部２０の構成を示す。それぞれの試験信号供給部２０は、当該試験信号供給部２０に対応するグループに属するそれぞれの入力端子に対応して設けられた、複数の可変遅延回路３０と、複数のメモリ（リニアライズメモリ）３２と、複数の試験信号出力部３４とを有する。さらに、それぞれの試験信号供給部２０は、マイクロコントローラ４０と、プログラムメモリ４２と、ネットワーク切替部４４とを有する。【００２５】
なお、本実施形態において、それぞれの試験信号供給部２０は、複数の第１半導体デバイス２２と、第２半導体デバイス２４と、ローカルネットワーク２６とを有してよい。それぞれの第１半導体デバイス２２は、当該試験信号供給部２０に対応するグループに属する少なくとも１つの入力端子に対応して設けられた、可変遅延回路３０、メモリ３２および試験信号出力部３４をそれぞれ含む。第２半導体デバイス２４は、マイクロコントローラ４０と、プログラムメモリ４２と、ネットワーク切替部４４とを含み、制御装置１２に接続される。第２半導体デバイス２４は、制御装置１２から第１半導体デバイス２２内のレジスタへのアクセス要求をローカルネットワーク２６へ転送し、当該第１半導体デバイス２２からのアクセス応答をローカルネットワーク２６を介して受信して制御装置１２へ転送する。ローカルネットワーク２６は、第２半導体デバイス２４と、複数の第１半導体デバイス２２とを接続する。【００２６】
それぞれの可変遅延回路３０は、基準クロック発生器１４により出力された基準クロックを入力するとともに、対応するメモリ３２により出力された遅延設定値を入力する。そして、それぞれの可変遅延回路３０は、入力される遅延設定値に応じた遅延量分基準クロックを遅延させたタイミング信号をそれぞれ出力する。【００２７】
それぞれのメモリ３２は、可変遅延回路３０の遅延量を設定するための遅延設定値を各遅延指定値に対応して記憶する。それぞれのメモリ３２は、論理遅延量を物理遅延量に変換するデータ変換用テーブルであり、入力される遅延指定値である論理遅延量と、可変遅延回路３０の物理的な遅延量とを対応させて、データ変換用の遅延設定値を記憶する。それぞれのメモリ３２は、試験信号の変化タイミングを基準タイミングからの遅延時間（遅延指定値）によって指定する試験パターンを、基準クロック発生器１４から入力する。そして、それぞれのメモリ３２は、当該入力端子に対応する試験パターンにより指定された遅延指定値に対応して記憶した遅延設定値を、対応する可変遅延回路３０に対してそれぞれ出力する。【００２８】
それぞれの試験信号出力部３４は、対応する入力端子に出力すべき試験信号の変化タイミングを示したタイミング信号を、対応する可変遅延回路３０から入力する。そして、それぞれの試験信号出力部３４は、対応するタイミング信号に基づいて生成した試験信号を、当該入力端子へそれぞれ出力する。それぞれの試験信号出力部３４は、一例として、対応するタイミング信号に同期して立上りまたは立下る試験信号を生成して、生成した試験信号を対応する入力端子にそれぞれ出力してよい。【００２９】
マイクロコントローラ４０は、予めキャリブレーションを実行させて、それぞれのメモリ３２へ遅延設定値を格納することを目的として、制御装置１２からの指示に応じて当該グループに対応するそれぞれの可変遅延回路３０についてそれぞれの遅延設定値に応じた遅延量を測定する。そして、マイクロコントローラ４０は、測定結果に基づいてそれぞれの遅延指定値に対応する遅延設定値を、当該可変遅延回路３０に対応するメモリ３２に格納する。なお、マイクロコントローラ４０により行われる当該処理のことを以下リニアリティ補正処理と称する。【００３０】
プログラムメモリ４２は、マイクロコントローラ４０が実行すべきマイクロプログラムを記憶する。マイクロコントローラ４０は、試験に先立って、プログラムメモリ４２が記憶するマイクロプログラムに基づき動作してリニアリティ補正処理を行う。さらに、制御装置１２は、リニアリティ補正処理に先立って、それぞれの試験信号供給部２０内のプログラムメモリ４２に対してマイクロプログラムを、例えばブロードキャストにより書き込んでよい。【００３１】
ネットワーク切替部４４は、当該第２半導体デバイス２４内のマイクロコントローラ４０とローカルネットワーク２６とを接続してマイクロコントローラ４０により第１半導体デバイス２２を制御するか、または、当該第２半導体デバイス２４を介して制御装置１２とローカルネットワーク２６とを接続するかを切り替える。ネットワーク切替部４４は、一例として、制御装置１２から当該制御装置１２またはマイクロコントローラ４０のいずれをローカルネットワーク２６に接続するかを示す設定値を保持するレジスタを有し、当該制御装置１２から当該レジスタへの書込みを受けたことに応じて、接続を切り替えてよい。制御装置１２は、一例として、それぞれのグループに属する可変遅延回路３０の遅延設定値を調整する場合に、当該グループに属するマイクロコントローラ４０とローカルネットワーク２６を接続するようにネットワーク切替部４４を設定してよい。これにより、制御装置１２は、複数の可変遅延回路３０を直接アクセスせずに、それぞれのグループに属するマイクロコントローラ４０に当該グループに対応する可変遅延回路３０のリニアリティ補正処理をさせることができる。また、制御装置１２は、一例として、第１半導体デバイス２２内のレジスタをアクセスする場合に、当該制御装置１２とローカルネットワーク２６とを接続するようにネットワーク切替部４４を設定してよい。これにより、制御装置１２は、複数の第１半導体デバイス２２に直接アクセスして、複数の第１半導体デバイス２２を被試験デバイス１００の試験のために動作させることができる。【００３２】
このような試験装置１０によれば、複数の入力端子を２以上の入力端子ずつに分割した複数のグループ毎に並行して、可変遅延回路３０に対するリニアリティ補正処理をすることができる。これにより、試験装置１０によれば、複数可変遅延回路３０のリニアリティ補正処理を、高速に行うことができる。また、複数のマイクロコントローラ４０のそれぞれは、複数の可変遅延回路３０に対するリニアリティ補正処理に加えて、試験前に予め、複数の第１半導体デバイス２２を動作診断してもよい。これにより、試験装置１０によれば、試験前における第１半導体デバイス２２の動作診断を並行して行うことができる。【００３３】
図３は、本実施形態に係る可変遅延回路３０の構成の一例およびメモリ３２を示す。図４は、本実施形態に係るメモリ３２により記憶される遅延指定値と遅延設定値との対応を示すテーブルの一例を示す。【００３４】
本実施形態において、メモリ３２は、Ｍビット（Ｍは、正の整数。）で表された遅延指定値の各値に対応して、Ｎビット（Ｎは、Ｍよりも大きい正の整数。）の遅延設定値を記憶する。メモリ３２は、図４に示すような、例えば、８ビットの遅延設定値の各値に対応して、１２ビットの遅延設定値を格納するテーブルを記憶してよい。そして、メモリ３２は、Ｍビットで表された遅延指定値を試験パターンにより指定され、指定された遅延指定値に対応するＮビットの遅延設定値を出力する。【００３５】
本実施形態において、可変遅延回路３０は、ゲート遅延回路５０と、マルチプレクサ５２と、微小遅延回路５４とを含む。ゲート遅延回路５０は、直列接続された略同一の遅延時間の複数のゲート遅延素子５６を含み、入力された基準クロックが順次通過することでゲート単位の遅延となり、各ゲート遅延素子５６の出力信号をマルチプレクサ５２へ供給する。マルチプレクサ５２は、遅延設定値に応じて複数のゲート遅延素子５６のうちのいずれか１のゲート遅延素子５６により出力される遅延した基準クロックを選択して、微小遅延回路５４に出力する。マルチプレクサ５２は、一例として、Ｎビットで表された遅延設定値のうちの上位ｍビットに応じて複数のゲート遅延素子５６のうちのいずれか一つのゲート遅延素子５６から出力された基準クロックを選択してよい。【００３６】
微小遅延回路５４は、ゲート単位の遅延よりも小さな微小遅延が可能な遅延回路であって、マルチプレクサ５２により出力された基準クロックを受けて、遅延設定値に応じた時間分遅延して、タイミング信号として出力する。微小遅延回路５４は、一例として、Ｎビットで表された遅延設定値における上位ｍビットを除くｎビット（下位ｎビット）に応じた遅延時間分、マルチプレクサ５２から出力された基準クロックを遅延し、遅延した基準クロックをタイミング信号として出力してよい。微小遅延回路５４は、一例として、ゲート遅延素子５６による遅延時間の略１／（２ｎ）時間単位で、遅延時間を切り替えてよい。このような可変遅延回路３０およびメモリ３２によれば、試験パターンによって指定される遅延指定値の分解能（Ｍビット）よりも、高い分解能（Ｎビット）で遅延量を制御することができる。【００３７】
図５は、試験装置１０における制御装置１２と試験信号供給部２０とを接続するための構成の一例を示す。試験装置１０は、一例として、テスタバス６０と、当該テスタバス６０に接続された複数のハブ６２とを更に備えてよい。この場合において、制御装置１２は、テスタバス６０に接続される。それぞれの試験信号供給部２０における第２半導体デバイス２４は、対応する１つのハブ６２に接続される。試験装置１０は、一例として、１２８個の試験信号供給部２０を、それぞれに１６個の試験信号供給部２０が接続できる８個のハブ６２に接続してよい。【００３８】
また、本実施形態において、それぞれの試験信号供給部２０における複数の第１半導体デバイス２２は、一例として、リング型のローカルネットワーク２６を介して第２半導体デバイス２４に接続されてよい。これにより、第１半導体デバイス２２および第２半導体デバイス２４は、少ない端子により互いを接続することができる。【００３９】
以上のように接続された試験装置１０によれば、制御装置１２が複数の試験信号供給部２０に対して並行にアクセスすることができるとともに、複数の試験信号供給部２０内の第２半導体デバイス２４のそれぞれが独立にリニアリティ補正処理をすることができる。【００４０】
図６は、本実施形態に係る遅延量測定部７０の構成の一例を複数の可変遅延回路３０とともに示す。試験信号供給部２０は、遅延量測定部７０を更に有してよい。遅延量測定部７０は、選択部７２と、遅延設定値出力部７４と、接続切替部７６と、パルス印加部７８と、計測部８０と、算出部８２と、格納部８４とを含む。【００４１】
選択部７２は、当該試験信号供給部２０が属するグループに対応する複数の可変遅延回路３０を、１ずつ順次選択する。遅延設定値出力部７４は、選択部７２により選択された可変遅延回路３０に対して遅延設定値を順次に出力して、選択された可変遅延回路３０の遅延設定を切り替える。接続切替部７６は、選択部７２により選択された可変遅延回路３０を含むループ経路を形成するように当該可変遅延回路３０の接続を切り替える。【００４２】
パルス印加部７８は、接続切替部７６により形成されたループ経路に１個のパルスを入力する。これにより、ループ経路は、１個のパルスがループして、当該ループ経路の全遅延量に対応した周波数を発生する。計測部８０は、予め設定された測定期間の間に、パルス印加部７８に入力されたパルスがループ経路を循環した回数を計測する。算出部８２は、計測部８０により計測された回数に基づきループ経路の全ループ遅延量を求める。そして、計測部８０は、遅延設定値を最小（ゼロ設定値）の時の全ループ遅延量（ゼロ時遅延量）を差し引くことで、各々の遅延設定値における実際の物理遅延量を求める。【００４３】
格納部８４は、複数の可変遅延回路３０のそれぞれに対して算出した各遅延設定値毎に得られた物理遅延量に基づき、複数の可変遅延回路３０のそれぞれに対して、各遅延指定値と物理遅延量が一致する遅延設定値を、対応するメモリ３２に格納する。格納部８４は、一例として、複数の可変遅延回路３０のそれぞれに対して各遅延指定値と測定結果の物理遅延量とが最も誤差の小さい遅延設定値を検出して、対応するメモリ３２に格納する。【００４４】
なお、接続切替部７６、パルス印加部７８および計測部８０は、それぞれの第１半導体デバイス２２内に含まれてよい。また、選択部７２、遅延設定値出力部７４、算出部８２および格納部８４は、第２半導体デバイス２４内のマイクロコントローラ４０内に含まれてよい。【００４５】
図７は、本実施形態に係る試験装置１０における処理手順の一例を示す。まず、制御装置１２は、それぞれの試験信号供給部２０内のプログラムメモリ４２に対してマイクロプログラムを、テスタバス６０を介して例えばブロードキャストにより書き込む（Ｓ１１）。次に、制御装置１２は、それぞれの試験信号供給部２０内のマイクロコントローラ４０に対して、テスタバス６０を介してリニアリティ補正処理の動作開始の命令を供給する（Ｓ１２）。【００４６】
次に、リニアリティ補正処理の動作開始命令を受けたそれぞれのマイクロコントローラ４０は、プログラムメモリ４２に書き込まれたマイクロプログラムを実行して、互いに並行してステップＳ２１〜Ｓ３１の処理を開始する（Ｓ１３）。【００４７】
ステップＳ１３において、それぞれのマイクロコントローラ４０は、それぞれが有する複数の可変遅延回路３０について、ステップＳ２２〜Ｓ２９の処理を繰り返す（Ｓ２１、Ｓ３０）。Ｓ２２〜Ｓ２９のループ処理において、まず、選択部７２は、それぞれの第１半導体デバイス２２内に含まれたレジスタ等に設定値を書き込むことにより、第１半導体デバイス２２内の接続切替部７６に複数の可変遅延回路３０のうちのいずれか１の可変遅延回路３０を選択させる（Ｓ２２）。次に、第１半導体デバイス２２内の接続切替部７６は、選択部７２からの設定に応じて、選択された可変遅延回路３０を含むループ経路を形成する（Ｓ２３）。次に、第１半導体デバイス２２内の計測部８０は、パルス印加部７８によりループ経路にパルスを入力して、無遅延状態に設定された可変遅延回路３０の遅延時間を測定する（Ｓ２４）。【００４８】
次に、遅延設定値出力部７４は、それぞれの第１半導体デバイス２２内に含まれたレジスタ等に設定値を書き込むことにより、可変遅延回路３０の各遅延設定値を順次設定して、ステップＳ２６〜Ｓ２８の処理を繰り返す（Ｓ２５、Ｓ２９）。ステップＳ２６〜Ｓ２８のループ処理において、第１半導体デバイス２２内の計測部８０は、マイクロコントローラ４０の指示に応じて、遅延設定値出力部７４により設定された遅延設定値に設定された場合における可変遅延回路３０の遅延時間を測定する（Ｓ２６）。次に、算出部８２は、計測部８０により測定された遅延時間を取得し、取得した遅延時間に基づきそれぞれの遅延指定値に対する遅延設定値を算出するリニアライズ処理を行う（Ｓ２７）。算出部８２は、リニアライズ処理の一例として、それぞれの遅延指定値に測定結果の物理遅延量が最も近くなる遅延設定値を検出し、検出した値を遅延指定値に対応させる処理を行う。次に、格納部８４は、リニアライズ処理により算出された遅延指定値に対する遅延設定値を、選択された可変遅延回路３０に対応するメモリ３２に格納する（Ｓ２８）。【００４９】
次に、それぞれのマイクロコントローラ４０は、複数の試験信号供給部２０についてのＳ２１〜Ｓ３０のループ処理を終えると、例えば完了通知を制御装置１２に送信する等の終了処理を行い（Ｓ３１）、リニアリティ補正処理（Ｓ１３）を終了する。【００５０】
次に、制御装置１２は、複数の試験信号供給部２０のそれぞれがステップＳ１３のリニアリティ補正処理を終了すると、各試験信号供給部２０内のマイクロコントローラ４０に対して、テスタバス６０を介して例えばブロードキャストにより動作終了命令を供給する（Ｓ１４）。動作終了命令を受けたそれぞれのマイクロコントローラ４０は、マイクロプログラムの実行を停止する。【００５１】
以上のように試験装置１０によれば、複数の第２半導体デバイス２４を並行して動作させて、複数の可変遅延回路３０に対するリニアリティ補正処理を並行に行うことができる。これにより、試験装置１０によれば、複数の可変遅延回路３０に対するリニアリティ補正処理を、高速に行うことができる。例えば、１２８個の第２半導体デバイス２４を備える試験装置１０は、処理時間を１／１２８に短縮できる。【００５２】
図８は、変形例に係る試験信号供給部２０の構成を示す。本変形例は、本実施形態と略同一の構成および機能を有するので、以下、相違点を除き説明を省略し、図８中における、図２および図７において示した部材と略同一の構成および機能を有する部材には同一の符号を付ける。【００５３】
変形例に係るそれぞれの試験信号供給部２０は、複数の入力端子のそれぞれに対応して設けられた複数の遅延量測定回路９０を更に備える。複数の第１半導体デバイス２２は、当該第１半導体デバイス２２に対応する入力端子に対応して設けられた、遅延量測定回路９０を含んでよい。【００５４】
それぞれの遅延量測定回路９０は、接続切替部７６と、パルス印加部７８と、計測部８０とを有する。接続切替部７６は、リニアリティ補正処理時において、対応する可変遅延回路３０を含むループ経路を形成するように可変遅延回路３０の接続を切り替える。パルス印加部７８は、接続切替部７６により形成されたループ経路にパルスを入力する。計測部８０は、予め設定された長さの測定期間の間にパルスがループ経路を循環した回数を計測する。本変形例において、マイクロコントローラ４０は、当該マイクロコントローラ４０が属するグループに対応する２以上の遅延量測定回路９０を、測定期間が重複するように並列動作させる。【００５５】
これにより、本変形例に係る試験装置１０によれば、各可変遅延回路３０の遅延量の測定処理を、それぞれの第１半導体デバイス２２により並行に処理させることができるので、複数の可変遅延回路３０のリニアリティ補正処理を、更に高速に行うことができる。【００５６】
また、本変形例に係るそれぞれの試験信号供給部２０内の第１半導体デバイス２２は、当該第１半導体デバイス２２の温度を検出する温度センサ９２を更に含んでよい。この場合において、それぞれのメモリ３２は、温度センサ９２で測定した温度点でリニアリティ補正処理した結果の遅延設定値を、各温度点毎（例えば１℃温度差毎）に当該メモリ３２へ記憶する。この場合において、マイクロコントローラ４０は、当該マイクロコントローラ４０が属するグループ内のそれぞれの第１半導体デバイス２２の温度に基づいて、当該第１半導体デバイス２２内のメモリ３２に記憶された、いずれの温度設定値に対応する遅延設定値を当該メモリ３２から出力させるかを選択する。これにより、試験信号供給部２０によれば、第１半導体デバイス２２の温度変化によって、遅延設定値に対する可変遅延回路３０の遅延時間が変動する場合であっても、遅延指定値に対する遅延時間を一定とすることができる結果、タイミング精度を維持することができる。また、マイクロコントローラ４０は、リニアリティ補正処理した温度点（補正時温度点）における所望温度以上の変動（例えば±２℃以上の変動）が温度センサ９２から検出された場合、システムに対して温度異常を通知してもよい。これにより、試験装置１０は、安定したタイミングが要求される試験において、試験品質の更なる向上が実現できる。なお、図２に示した試験信号供給部２０に温度センサ９２を内蔵して、同様にシステムに温度異常を通知してもよい。【００５７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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