【事件の表示】
　特願２０１７−５４４９５２「メモリアクセス動作中に、メモリの複数のメモリプレーンに同時にアクセスするための装置および方法」拒絶査定不服審判事件〔平成２９年　５月１１日国際公開，ＷＯ２０１７／０７９０６６，平成３０年　６月　７日国内公表，特表２０１８−５１４８９２〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，２０１６年１０月２８日（パリ条約による優先権主張外国庁受理２０１５年１１月５日（以下，「優先日」という。），アメリカ合衆国）を国際出願日とする外国語特許出願であって，平成２９年１０月１９日に特許法１８４条の４第１項の規定による明細書，請求の範囲，及び，図面（図面の中の説明に限る。）の日本語による翻訳文が提出され，同月２７日に出願審査の請求がなされるとともに手続補正書が提出され，平成３０年７月２５日付けで拒絶理由が通知され，その指定期間内である同年１０月３０日に意見書及び手続補正書が提出されたが，平成３１年１月２９日付けで拒絶査定（以下，「原査定」という。）がなされ，これに対し，令和１年６月５日に拒絶査定不服審判が請求されるとともに手続補正書が提出されたものである。
第２　令和１年６月５日にされた手続補正についての補正の却下の決定
［補正の却下の決定の結論］
　令和１年６月５日にされた手続補正（以下，「本件補正」という。）を却下する。
［理由］
１　本件補正について
（１）本件補正後の特許請求の範囲の記載
　本件補正により，特許請求の範囲の請求項１（以下，「補正後の請求項１」という。）の記載は，次のとおり補正された。（下線部は，補正箇所である。）
「　　【請求項１】
　複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイと、
　複数のグローバルアクセス線デコーダ回路であって、前記複数のグローバルアクセス線デコーダ回路のうちの一つのグローバルアクセス線デコーダ回路は、対応するグローバルアクセス線バスを介して、前記複数のメモリプレーンのうちの対応する一つに結合され、メモリアクセス動作中に、前記グローバルアクセス線デコーダ回路は、前記対応するグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つに読み出しレベル電圧信号を提供し、かつ、前記対応するグローバルアクセス線バスの前記複数のグローバルアクセス線の残りの各グローバルアクセス線に対応するパス電圧信号を提供するように構成される、複数のグローバルアクセス線デコーダ回路と、
　複数の読み出しレベル電圧レギュレータ回路であって、前記複数の読み出しレベル電圧レギュレータ回路のうちの一つの読み出しレベル電圧レギュレータ回路は、前記グローバルアクセス線デコーダ回路に結合され、前記読み出しレベル電圧信号を提供するように構成される、複数の読み出しレベル電圧レギュレータ回路と、
　前記グローバルアクセス線デコーダ回路に結合され、前記対応するパス電圧信号を提供するように構成されたパス電圧レギュレータ回路と、
　前記複数のメモリプレーンの二つ以上に同時のメモリアクセス動作を実施するように構成されたコントローラであって、前記同時のメモリアクセス動作中に、前記コントローラは、対応するページ種類に関連付けられた電圧プロファイルを各々有する対応する読み出しレベル電圧を提供するために、前記複数の読み出しレベル電圧レギュレータ回路の二つ以上を制御するように構成され、前記メモリアクセス動作中に、前記コントローラは、個々のページ種類に関連付けられた対応する電圧プロファイルを有する前記対応するパス電圧信号を提供するために、前記パス電圧レギュレータ回路を制御するようにさらに構成さ
れ、前記同時のメモリアクセス動作が互いに異なる種類の動作であっても、前記同時のメモリアクセス動作を行う
を含み、
　前記同時のメモリアクセス動作は二つ以上のページ種類を含む
　装置。」
（２）本件補正前の特許請求の範囲の記載
　本件補正前の，平成３０年１０月３０日にされた手続補正により補正された特許請求の範囲の請求項１（以下，「補正前の請求項１」という。）の記載は次のとおりである。
「　　【請求項１】
　複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイと、
　複数のグローバルアクセス線デコーダ回路であって、前記複数のグローバルアクセス線デコーダ回路のうちの一つのグローバルアクセス線デコーダ回路は、対応するグローバルアクセス線バスを介して、前記複数のメモリプレーンのうちの対応する一つに結合され、メモリアクセス動作中に、前記グローバルアクセス線デコーダ回路は、前記対応するグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つに読み出しレベル電圧信号を提供し、かつ、前記対応するグローバルアクセス線バスの前記複数のグローバルアクセス線の残りの各グローバルアクセス線に対応するパス電圧信号を提供するように構成される、複数のグローバルアクセス線デコーダ回路と、
　複数の読み出しレベル電圧レギュレータ回路であって、前記複数の読み出しレベル電圧レギュレータ回路のうちの一つの読み出しレベル電圧レギュレータ回路は、前記グローバルアクセス線デコーダ回路に結合され、前記読み出しレベル電圧信号を提供するように構成される、複数の読み出しレベル電圧レギュレータ回路と、
　前記グローバルアクセス線デコーダ回路に結合され、前記対応するパス電圧信号を提供するように構成されたパス電圧レギュレータ回路と、
　前記複数のメモリプレーンの二つ以上に同時のメモリアクセス動作を実施するように構成されたコントローラであって、前記同時のメモリアクセス動作中に、前記コントローラは、対応するページ種類に関連付けられた電圧プロファイルを各々有する対応する読み出しレベル電圧を提供するために、前記複数の読み出しレベル電圧レギュレータ回路の二つ以上を制御するように構成され、前記メモリアクセス動作中に、前記コントローラは、個々のページ種類に関連付けられた対応する電圧プロファイルを有する前記対応するパス電圧信号を提供するために、前記パス電圧レギュレータ回路を制御するようにさらに構成された、コントローラと、
を含み、
　前記同時のメモリアクセス動作は二つ以上のページ種類を含む
　装置。」
２　補正の適否
（１）翻訳文新規事項の追加
　本件補正が，特許法第１８４条の１２第２項の規定により読み替える同法第１７条の２第３項の規定に適合するか，すなわち，国際出願日における国際特許出願の明細書若しくは図面（図面の中の説明に限る。）の翻訳文，国際出願日における国際特許出願の請求の範囲の翻訳文又は国際出願日における国際特許出願の図面（図面の中の説明を除く。）（以下，翻訳文等という。）に記載した事項の範囲内においてするものであるかについて，以下，検討する。
ア　本件補正により請求項１に追加された事項
　上記１（１）に記載したとおり，本件補正により，補正後の請求項１に，「前記同時のメモリアクセス動作が互いに異なる種類の動作であっても、前記同時のメモリアクセス動作を行う」との事項（以下，「補正追加事項」という。）が追加された。
イ　翻訳文等に記載された事項 
（ア）翻訳文等には，補正追加事項に関連する記載として，次の記載がある（下線は，参考のため当審で付与した。）。
「　【００１９】
　幾つかの例においては、メモリ１５０は、ＮＡＮＤ、ＮＯＲまたは相変化メモリなどの不揮発性メモリとすることができる。メモリ１５０は、複数のプレーン（例えば、パーティション）にわたって組織化されたセルのアレイを含むことができる。メモリプレーンは、ブロックに分割されることができ、各ブロックは、複数のメモリセルページを有する。各ページは、対応するアクセス線に結合されるメモリセルの行または列を含むことができる。メモリ１５０は、
メモリセルのページを消去し、プログラムし、および／またはページから読み出すためのメモリアクセス動作
「　【００２１】
　動作中、
メモリ１５０は、メモリコマンドおよびアドレス対の集合を受信することができる
受信されたメモリコマンドおよびアドレス対の集合は
コントローラ１１０によって提供されることができる
コントローラ１１０は、メモリ１５０による同時の読み出しアクセスを命令することができる。メモリ１５０は、メモリコマンドおよびアドレス対の集合に関連付けられた二つ以上のメモリプレーンに対する同時のメモリ動作（例えば、読み出し動作またはプログラム動作）を実施するように構成されることができる
メモリコマンドおよびアドレス対の集合が読み出しコマンドであるとき、メモリ１５０は、メモリ１５０の二つ以上のメモリプレーンから読み出しデータを同時に検索することができる
「　【００２６】
　コマンド信号、アドレス信号およびデータ信号は、コマンド、アドレスおよびデータ（ＣＡＤ）バス２２６を介して伝送されるシーケンシャルな入力／出力（“Ｉ／Ｏ”）信号の集合として、メモリ２００に提供されることができる。同様に、データ信号は、ＣＡＤバス２２６を介して、メモリ２００から提供されることができる。ＣＡＤバス２２６は、内部コントローラ２６０に接続されたＩ／Ｏバス２２８を含むことができる。Ｉ／Ｏバス２２８は、内部コントローラ２６０にコマンド信号、アドレス信号およびデータ信号を提供することができる。内部コントローラ２６０は、Ｉ／Ｏバス２２８と内部データバス２２２との間、およびＩ／Ｏバス２２８と内部アドレスバス２２４との間で信号をルーティングすることができる。内部コントローラ２６０は、図１のメモリ１５０によって実装されることができる。内部コントローラ２６０は、メモリ２００の動作を制御するために、ＣＡＤバス２２６を介して、多数の制御信号を受信することができる。
内部コントローラ２６０は、メモリアレイ２３０の二つ以上のメモリプレーンの同時のメモリアクセスを容易にすることができる
内部コントローラ２６０は、ページ種類にかかわらず、二つ以上のメモリプレーンに同時にアクセスするように構成されることができる
内部コントローラ２６０は、メモリコマンドおよびアドレス対を受信することができ
内部コントローラ２６０は
同時のメモリアクセス動作中に、例えば、データを検索するか、またはデータをプログラムするメモリアレイ２３０の二つ以上のメモリプレーン各々の対応するページに同時にアクセスすることができる
同時のメモリアクセス動作は、例えば、ビット線をチャージすることと、ページバッファでデータを検知してラッチすることと、を含むことができる
「　【００３７】
　動作においては、
内部コントローラ３６０は、
メモリコマンドおよびアドレス対の集合を受信することができ
メモリコマンドおよびアドレス対の集合は、二つ以上のメモリプレーン３７２（０）−３７２（３）に関連付けられることができる
内部コントローラ３６０は、メモリコマンドおよびアドレス対の集合に応じて、二つ以上のメモリプレーン３７２（０）−３７２（３）に対して、同時のメモリアクセス動作（例えば、読み出し動作またはプログラム動作）を実施するように構成されることができる
アクセス制御回路３６２は、二つ以上のメモリプレーン３７２（０）−３７２（３）各々の対応するページにページバッファ３７６（０）−３７６（３）をアクセスさせることができ、このことは、同時のメモリアクセス動作中にデータを検索すること、またはデータを書き込むことを含むことができる
アクセス制御回路３６２は、ページバッファ３７６（０）−３７６（３）を同時に（例えば、パラレルおよび／または同時期に）制御して、ビット線をチャージ／ディスチャージし、二つ以上のメモリプレーン３７２（０）−３７２（３）からデータを検知し、および／またはデータをラッチする
「　【００４７】
　動作においては、
内部コントローラ４６０は
モリコマンドおよびアドレス対の集合を受信することができる
メモリコマンドおよびアドレス対の集合は、異なる対応するメモリプレーン３７２（０）−３７２（３）と各々関連付けられることができる
内部コントローラ４６０は、メモリコマンドおよびアドレス対の集合に応じて、複数のメモリプレーン３７２（０）−３７２（３）に対して、同時のメモリアクセス動作（例えば、読み出し動作またはプログラム動作）を実施するように構成されることができる
このことは、同時のメモリアクセス動作中にデータを検索すること、またはデータを書き込むことを含むことがある
アクセス制御回路３６２は、ページバッファ３７６（０）−３７６（３）を同時に（例えば、パラレルに、および／または同時期に）制御することができ、ビット線をチャージ／ディスチャージし、二つ以上のメモリプレーン３７２（０）−３７２（３）からデータを検知し、および／またはデータをラッチする
「　【００５６】
　動作においては、
内部コントローラ５６０は、
メモリコマンドおよびアドレス対の集合を受信することができる
メモリコマンドおよびアドレス対の集合は、異なる対応するメモリプレーン（図示せず）に各々関連付けられることができる
内部コントローラ５６０は、メモリコマンドおよびアドレス対の集合に応じて、複数のメモリプレーンに対して同時のメモリアクセス動作（例えば、読み出し動作またはプログラム動作）を実施するように構成されることができる
（イ）上記（ア）の記載事項から，翻訳文等には，次の事項が記載されているものと認められる。（各項末尾の括弧内は，根拠となる記載がある段落番号である。）
Ａ　「メモリアクセス動作」には，メモリセルのページを「消去」し，「プログラム」し，および／または，ページから「読み出す」ためのメモリアクセスの３種類が存在し得る（【００１９】）。
Ｂ　「メモリ１５０」及び「コントローラ１１０」は，「メモリコマンドおよびアドレス対の集合」に関連付けられた「二つ以上のメモリプレーンに対する同時のメモリ動作（例えば、読み出し動作またはプログラム動作）」を実施する（【００２１】，【００２６】，【００３７】，【００４７】，【００５６】）。
Ｃ　「同時のメモリ動作」の具体例として明記があるのは，「同時の読み出しアクセス」，「データを検索する」こと，「データをプログラムする（書き込む）」こと，「ビット線をチャージ／ディスチャージする」こと，「ページバッファでデータを検知し、および／またはデータをラッチする」ことである（【００２１】，【００２６】，【００３７】，【００４７】）。
　なお，上記Ａでの検討及び技術常識から，不揮発性メモリのメモリアクセス動作には，「消去」，「プログラム」，「読み出す」の３種類のみが存在することが明らかであるところ，上記の「データを検索する」こと，「ビット線をチャージ／ディスチャージする」こと，「ページバッファでデータを検知し、および／またはデータをラッチする」ことは，上記Ａにおいて検討したメモリ動作の「読み出す」，「プログラム」，「読み出す」に，それぞれ対応するものと認められる。
（ウ）他方，補正追加事項については，翻訳文等に明記はされていない。
　また，上記（イ）で認定した事項から，補正追加事項が翻訳文等に記載されていることを導くことができるかについても，判然としない。その理由は次のとおりである。
Ａ　上記（イ）Ａの事項は，単体のメモリアクセス動作として，「消去」，「プログラム」，「読み出す」の３種類が存在し得るとするものにすぎず，「前記同時のメモリアクセス動作が互いに異なる種類の動作であっても、前記同時のメモリアクセス動作を行う」ことまでを意味するものではない。
Ｂ　上記（イ）Ｂの事項は，「二つ以上のメモリプレーンに対する同時のメモリ動作」の例として，「読み出し動作またはプログラム動作」があるとするものであるが，これは，「読み出し動作」または「プログラム動作」の一方についてのみ，同時のメモリ動作が行われることを意味するものであるのか，あるいは，「読み出し動作」及び「プログラム動作」を組み合わせた場合にも同時のメモリ動作が行われることを意味するのか判然としない。
Ｃ　上記（イ）Ｃの事項は，「同時のメモリ動作」の具体例として，「同時の読み出しアクセス」，「データを検索する（読み出す）」こと，「データをプログラムする（書き込む）」こと，「ビット線をチャージ／ディスチャージする（プログラムする）」こと，「ページバッファでデータを検知し、および／またはデータをラッチする（読み出す）」ことが明記されているとするものであるが，これは，「読み出す」または「プログラム」の一方についてのみ，同時のメモリ動作が行われることを意味するものであるのか，あるいは，「読み出す」及び「プログラム」を組み合わせた場合にも同時のメモリ動作が行われることを意味するのか判然としない。
（エ）上記検討したとおり，補正追加事項が翻訳文等に記載した事項の範囲内のものであるかについては，翻訳文等の記載からは判然としないところがあるため，本願に係る国際出願の明細書（以下，「国際出願明細書」という。）の記載を参酌すると，前記（ア）の記載事項に対応するものとして，次の記載が認められる。（下線は，参考のため，前記（ア）の記載事項に付与した下線に対応させて当審で付与した。）
「[025] In some examples, the memory 150 may be a non-volatile memory, such as NAND, NOR, or phase-change memory. The memory 150 may include an array of cells organized across multiple planes (e.g., partitions). The memory planes may be divided into blocks, with each block having multiple memory cell pages. Each page may include a row or column of memory cells that are coupled to a respective access line. The memory 150 may provide a read level voltage signal to an access line of a selected block of a plane during 
a memory access operation to erase, program, and/or read from a page of memory cells
「[027] During operation, 
the memory 150 may receive a group of memory command and address pairs
The received group of memory command and address pairs may be provided by the controller 110
the controller 110 may command concurrent read accesses by the memory 150. The memory 150 may be configured to perform concurrent memory operations (e.g., read operations or program operations) for two or more memory planes associated with the group of memory command and address pairs
when the group of memory command and address pairs are read commands, the memory 150 may concurrently retrieve read data from two or more memory planes of the memory 150
「[032] Command signals, address signals and data signals may be provided to the memory 200 as sets of sequential input/output (I/O) signals transmitted through a command, address, and data (CAD) bus 226. Similarly, data signals may be provided from the memory 200 through the CAD bus 226. The CAD bus 226 may include an I/O bus 228 that is connected to an internal controller 260. The I/O bus 228 may provide the command signals, address signals, and data signals to the internal controller 260. The internal controller 260 may route the signals between the I/O bus 228 and an internal data bus 222, and an internal address bus 224. The internal controller 260 may be implemented in the memory 150 of Figure 1. The internal controller 260 may receive a number of control signals through the CAD bus 226 to control the operation of the memory 200. 
The internal controller 260 may facilitate concurrent memory access of two or more memory planes of the memory array 230
the internal controller 260 may be configured to concurrently access two or more memory planes, regardless of page type
the internal controller 260 may receive the memory command and address pairs
 the internal controller 260 may concurrently access the respective pages of each of the two or more memory planes of the memory array 230, for example, retrieving data or programming data, during the concurrent memory access operations
The concurrent memory access operations may include, for example, charging bitlines, and sensing and latching data at page buffers
「[043] In operation, 
the internal controller 360 may receive a group of memory command and address pairs
the group of memory command and address pairs may be associated with two or more memory planes 372(0)-372(3)
The internal controller 360 may be configured to perform concurrent memory access operations (e.g., read operations or program operations) for the two or more memory planes 372(0)-372(3) responsive to the group of memory command and address pairs
the access control 362 may cause the page buffers 376(0)-376(3) to access the respective pages of each of the two or more memory planes 372(0)-372(3), which may include retrieving data or writing data during the concurrent memory access operations
the access control circuit 362 may concurrently (e.g., in parallel and/or contemporaneously) control the page buffers 376(0)-376(3) to charge/discharge bitlines, sense data from the two or more memory planes 372(0)-372(3), and/or latch the data
「[053] In operation, 
the internal controller 460 may receive a group of memory command and address pairs
the group of memory command and address pairs may each be associated with a different respective memory plane 372(0)-372(3). The internal controller 460 may be configured to perform concurrent memory access operations (e.g., read operations or program operations) for the multiple memory planes 372(0)-372(3) responsive to the group of memory command and address pairs
the group of memory command and address pairs may be associated with two or more memory planes 372(0)-372(3)
The internal controller 460 may be configured to perform concurrent memory access operations (e.g., read operations or program operations) for the two or more memory planes 372(0)-372(3) responsive to the group of memory command and address pairs
which may include retrieving data or writing data, during the concurrent memory access operations
the access control circuit 362 may concurrently (e.g., in parallel and/or contemporaneously) control the page buffers 376(0)-376(3) to charge/discharge bitlines, sense data from the two or more memory planes 372(0)-372(3), and/or latch the data
「[062] In operation, 
the internal controller 560 may receive a group of memory command and address pairs
the group of memory command and address pairs may each be associated with a different respective memory plane (not shown)
The internal controller 560 may be configured to perform concurrent memory access operations (e.g., read operations or program operations) for the multiple memory planes responsive to the group of memory command and address pairs
（オ）上記（エ）の記載事項を参酌すると，前記（ア）で引用した翻訳文等の記載，及び，上記（イ）での翻訳文等の記載についての検討について，さらに，次のことがいえる。
Ａ　上記（イ）Ａでの検討事項に関し，国際出願明細書の「a memory access operation to erase, program, and/or read from a page of memory cells」（[025]）との記載から，上記（イ）Ａでの検討事項は，「単一のメモリアクセス動作（a memory access operation）」について，３種類が存在することを示すにすぎないものである。
Ｂ　上記（イ）Ｂでの検討事項に関し，国際出願明細書には，「a (the) group of 
memory command
memory commands
　また，上記の検討を踏まえると，実施される「メモリコマンドおよびアドレス対の集合」に関連付けられた「二つ以上のメモリプレーンに対する同時のメモリ動作」は，当該「メモリコマンドおよびアドレス対の集合」に含まれる『１つのメモリコマンド』に対応する「１種類のメモリ動作」であることになるから，上記「二つ以上のメモリプレーンに対する同時のメモリ動作」の例として記載される「読み出し動作またはプログラム動作」は，「複数の読み出し動作」または「複数のプログラム動作」であると解すべきものと認められる。（実際，このことを示唆するものとして，国際出願明細書には，「concurrent memory operations (e.g., 
read operations
or
program operations
read operations
or
program operations
（カ）以上検討したとおり，国際出願明細書の記載も参酌すると，翻訳文等には，「『１つのメモリコマンド』と『複数のアドレス対』の集合」に関連付けられた「二つ以上のメモリプレーンに対する同時のメモリ動作」，すなわち，当該『１つのメモリコマンド』に対応する「１種類のメモリ動作」を，「二つ以上のメモリプレーンに対する同時のメモリ動作」として同時に行うことが記載されているのみであると認められる。
　そして，補正追加事項は，翻訳文等には記載がなく，翻訳文等から自明でもないから，補正追加事項を請求項１に追加する本件補正は，翻訳文等のすべての記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入するものである。
ウ　小括
　したがって，本件補正は，翻訳文等に記載された事項の範囲内においてしたものとはいえず，特許法第１８４条の１２第２項の規定により読み替える同法第１７条の２第３項に規定する要件を満たしていない。
（２）独立特許要件
　本件補正は，補正前の請求項１に記載された発明を特定するために必要な事項である「コントローラ」の動作について，上記１（１）に記載したとおり限定を付加するものであって，補正前の請求項１に記載された発明と補正後の請求項１に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから，特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで，補正後の請求項１に記載される発明（以下，「本件補正発明」という。）が同条第６項において準用する同法第１２６条第７項の規定に適合するか，すなわち，特許出願の際独立して特許を受けることができるものであるかについて，以下，検討する。
ア　本件補正発明
　本件補正発明は，上記１（１）に記載したとおりのものである。
イ　引用文献の記載事項
（ア）引用文献１
Ａ　原査定の拒絶の理由で引用された本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である，国際公開第２０１５／０２５３５７号（２０１５年２月２６日国際公開。以下「引用文献１」という。）には，図面とともに，次の記載がある。
「[0007]　本実施形態の
３次元積層型不揮発性半導体記憶装置
１は、ＢｉＣＳフラッシュメモリ
１０と
を有する
[0008] 　ここで、
ＢｉＣＳフラッシュメモリ１０は、メモリセルアレイ１１、
ロウデコーダ２１、制御回路１５、電圧生成回路１６、プレーンスイッチ１７
を備えている
「[0014]　＜ロウデコーダ＞
　
ロウデコーダ２１は
メモリセルアレイのワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択して駆動する
「[0017]　＜電圧生成回路＞
　
電圧生成回路１６は、制御回路１５により制御され、書き込み、消去及び読み出しの動作に必要な各種内部電圧を発生する
「[0042]　
電圧ＶＣＧＳＥＬは、ＶＣＧＳＥＬ回路１６２ａによって選択される電圧である
電圧ＶＰＧＭ及びＶＣＧＲＶが入力され、ＶＣＧＳＥＬ回路１６２ａは、制御回路１５の制御信号によって、どちらかを選択する
[0043]　
電圧ＶＰＧＭは、選択セルにプログラムを行う際に選択ワード線ＷＬｉに印加する電圧（セルプログラム電圧）である
電圧ＶＣＧＲＶは、リード
時に選択ワード線ＷＬｉに印加する電圧（セルリード電圧）である
電圧ＶＵＳＥＬ１は、プログラム時はチャネルブースト用の電圧ＶＰＡＳＳ１である
リード
時は非選択ワード線ＷＬ（ｉ±１）に印加される電圧ＶＲＥＡＤＫである。電圧ＶＵＳＥＬ２は、プログラム時はチャネルブースト用の電圧ＶＰＡＳＳ２である。リード
時は、選択ワード線ＷＬｉ及び非選択ワード線ＷＬ（ｉ±１）以外の非選択ワード線ＷＬに印加される電圧ＶＲＥＡＤである
「[0049]　
プレーンスイッチ１７は、メモリセルアレイ１１のプレーン毎に、プレーンスイッチＣＧＳＷ
が設けられている。
プレーンスイッチ１７は、プレーン＜０＞に対応して、プレーンスイッチＣＧＳＷ１７１ａ
備え、プレーン＜１＞に対応して、プレーンスイッチＣＧＳＷ１７２ａ
を備えている。
[0050]　プレーンスイッチＣＧＳＷ１７１ａは、制御回路１５からゾーン信号ＺＯＮＥ＿Ｐ０＜３：０＞と、モード信号ＭＯＤＥ＿Ｐ０＜１：０＞と、ＣＧＤ＊ＳＷ＿Ｐ０とを受信する。また、プレーンスイッチＣＧＳＷ１７１ａは、ＣＧＮＡドライバ＜３：０＞、ＣＧＮＢドライバ＜３：０＞、ＣＧＮＣドライバ＜３：０＞、ＣＧＮＤドライバ＜３：０＞、ＣＧＤＤＴドライバ、ＣＧＤＤＢドライバ、ＣＧＤＳＢドライバ、ＣＧＤＳＴドライバ、ＣＧＢＧドライバ、及びＣＧＵドライバから信号を受信する。そして、
プレーンスイッチＣＧＳＷ１７１ａは、制御回路１５からの信号に基づいて、ＣＧドライバ１６２から受信した信号を、ロウデコーダ２１に供給する。
[0051]　
ロウデコーダ２１は、プレーン毎に専用のロウデコーダが設けられている。
「[0071]　＜ロウデコーダの構成＞
　次に、図８を用いて第１の実施形態に係るロウデコーダの構成について概略的に説明する。
図８は第１の実施形態に係るロウデコーダの回路図である
[0072]　
ロウデコーダ２１は、ブロックアドレスＢＬＫＡＤ＜０＞、ＢＬＫＡＤ＜１＞、デコード結果ＲＤＥＣ等に基づいてブロックＢＬＫを選択する
「[0101]　＜第１の実施形態の作用効果＞
　上述した第１の実施形態によれば、ＢｉＣＳフラッシュメモリ１０は、データの書き換えが可能な複数のメモリセルと、複数のメモリセルに接続されている複数のワード線ＷＬを備えている。また、
ＢｉＣＳフラッシュメモリ１０は、同一のワード線ＷＬに接続された複数のメモリセルを備えるページと、複数のページを備えるプレーンと、プレーンを複数備えるメモリセルアレイ１１と、を備えている
「[図4]
」
（上記[図4]から，“複数のロウデコーダ（PLANE0ROWDEC，PLANE1ROWDEC）のそれぞれが，複数のプレーン（PLANE0，PLANE1）のうち対応するプレーンに，「BLK0-3:SGD,WLD*,BG,WL31-0,SGS」で示されるバス線を介して結合されている”態様を読み取ることができる。）
「[図5]
」
「[図8]
」
「[0157]　＜リードシーケンス＞
　次に、図２０を用いて、第４の実施形態に係る動作オプションについて説明する。
図２０は、
リードシーケンスを示す図である
プレーン０とプレーン１の二つのプレーンを取り出して説明する
[0158]　＜動作オプションＡ＞
　まずは、動作オプションＡについて説明する。ｈＳＬＣデータを専用のコマンドでメモリセルの閾値電圧をＭＬＣにおけるＢＶ以上となる。このため、この動作オプションＡは、
ＳＬＣデータおよびＭＬＣ Ｌｏｗｅｒ／Ｕｐｐｅｒデータのリードを行いながら、ｈＳＬＣデータの読み出しも同時に行うものである
読み出し時間の増大を防止できる
[0159]　
プレーン０のＳＬＣデータと、プレーン１のｈＳＬＣデータとを読み出す場合、選択ワード線ＷＬにＳＬＣＲを印加することで、両方のデータを読み出すことができる
[0160]　
プレーン０のＭＬＣ−Ｌｏｗｅｒ（まだＵｐｐｅｒプログラムが行われていない）データと、プレーン１のｈＳＬＣデータとを読み出す場合、選択ワード線ＷＬにＢＲを印加することで、ｈＳＬＣデータを読み出すことができ、その後、選択ワード線ＷＬにＬＭＲを印加することで、ＭＬＣ−Ｌｏｗｅｒデータを読み出すことができる
[0161]　
プレーン０のＭＬＣ−Ｕｐｐｅｒ（まだＵｐｐｅｒプログラムが行われていない）データと、プレーン１のｈＳＬＣデータとを読み出す場合、選択ワード線ＷＬにＡＲを印加することで、ｈＳＬＣデータを読み出すことができ、その後、選択ワード線ＷＬにＣＲを印加することで、ＭＬＣ−Ｕｐｐｅｒデータを読み出すことができる
[0162]　
プレーン０のＭＬＣ−Ｌｏｗｅｒ（Ｕｐｐｅｒプログラムが行われた）データと、プレーン１のｈＳＬＣデータとを読み出す場合、選択ワード線ＷＬにＢＲを印加することで、両方のデータを読み出すことができる
[0163]　
プレーン０のＭＬＣ−Ｕｐｐｅｒ（Ｕｐｐｅｒプログラムが行われた）データと、プレーン１のｈＳＬＣデータとを読み出す場合、選択ワード線ＷＬにＡＲを印加することで、ｈＳＬＣデータを読み出すことができ、その後、選択ワード線ＷＬにＣＲを印加することで、ＭＬＣ−Ｕｐｐｅｒデータを読み出すことができる
[0164]　動作オプションＡでは、
読み出し時間ｔＲの時長なく、プレーン０のデータ（ユーザデータ）及びプレーン１のデータ（メタデータ）を読み出すことができる
「[0173]　＜動作波形＞
　次に、
図２１Ａ、図２１Ｂ、図２１Ｃ、図２２Ａ、図２２Ｂ、図２２Ｃ
を用いて、
リード動作時の動作波形について説明する
・・・中略・・・
[0177]　
図２１Ａに示すように、ＳＬＣデータの読み出しの際は、選択ワード線ＷＬｎに電圧ＳＬＣＲが印加され、非選択ワード線ＷＬ（ｎ＋１）、ＷＬ（ｎ−１）に電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＳＬＣＲ）が印加され、その他の非選択ワード線ＷＬ（ＷＬｏｔｈｅｒ等と称す）に電圧ＶＲＥＡＤ（ＶＲＥＡＤＫ＞ＶＲＥＡＤ＞ＳＬＣＲ）が印加される
[0178]　
図２１Ｂに示すように、ＭＬＣ―Ｌｏｗｅｒデータの読み出しの際は、選択ワード線ＷＬｎに電圧ＢＲが印加され、非選択ワード線ＷＬ（ｎ＋１）、ＷＬ（ｎ−１）に電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＢＲ）が印加され、その他の非選択ワード線ＷＬｏｔｈｅｒに電圧ＶＲＥＡＤ（ＶＲＥＡＤＫ＞ＶＲＥＡＤ＞ＢＲ）が印加される
Ｕｐｐｅｒプログラムが実行されていない場合（破線部参照）は、選択ワード線ＷＬｎに電圧ＬＭＲ（ＢＲ＞ＬＭＲ）が印加され、非選択ワード線ＷＬ（ｎ＋１）、ＷＬ（ｎ−１）に電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＢＲ＞ＬＭＲ）が印加され、その他の非選択ワード線ＷＬｏｔｈｅｒに電圧ＶＲＥＡＤ（ＶＲＥＡＤＫ＞ＶＲＥＡＤ＞ＢＲ＞ＬＭＲ）が印加し、読み直しを行う
[0179]　
図２１Ｃに示すように、ＭＬＣ―Ｕｐｐｅｒデータの読み出しの際は、選択ワード線ＷＬｎに電圧ＡＲが印加され、その後選択ワード線ＷＬｎに電圧ＣＲ（ＣＲ＞ＡＲ）が印加され、非選択ワード線ＷＬ（ｎ＋１）、ＷＬ（ｎ−１）に電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＣＲ＞ＡＲ）が印加され、その他の非選択ワード線ＷＬｏｔｈｅｒに電圧ＶＲＥＡＤ（ＶＲＥＡＤＫ＞ＶＲＥＡＤ＞ＣＲ＞ＡＲ）が印加される
[0180]　また、
図２１Ａ及び図２２Ａに示すように、動作オプションＡにおけるＳＬＣデータ及びｈＳＬＣデータのリードの場合の動作波形は、ＳＬＣデータのリードの場合の動作波形と同様である
[0181]　また、
図２１Ｂ及び図２２Ｂに示すように、動作オプションＡにおけるＭＬＣ―Ｌｏｗｅｒデータ及びｈＳＬＣデータのリードの場合の動作波形は、ＭＬＣ―Ｌｏｗｅｒデータのリードの場合の動作波形と同様である
[0182]　また、
図２１Ｃ及び図２２Ｃに示すように、動作オプションＡにおけるＭＬＣ―Ｕｐｐｅｒデータ及びｈＳＬＣデータのリードの場合の動作波形は、ＭＬＣ―Ｕｐｐｅｒデータのリードの場合の動作波形と同様である
「[図20]
」
（上記[図20]から，“「Ｒｅａｄ　Ｓｅｑｕｅｎｃｅ」の欄に記載された「ＳＬＣＲ」，「ＢＲ」，「ＬＭＲ」，「ＡＲ」及び「ＣＲ」は，「Ｐｌａｎｅ　０」及び「Ｐｌａｎｅ　１」の欄に記載された種類のページに対して読み出しを行う際に，選択ワード線ＷＬｎに印加される，当該ページ種類に対応する読み出し電圧である”態様を読み取ることができる。）
「[図21A]
[図21B]
[図21C]
」
「[図22A]
[図22B]
[図22C]
」
（「ＳＬＣＲ」，「ＢＲ」，「ＬＭＲ」，「ＡＲ」及び「ＣＲ」は，選択ワード線ＷＬｎに印加される，ページ種類に対応する読み出し電圧であり，「ＶＲＥＡＤＫ」及び「ＶＲＥＡＤ」は，非選択線ワードＷＬ（ｎ＋１）及びＷＬ（ｎ−１）並びに非選択線ワードＷＬｏｔｈｅｒに印加される，ページ種類に対応する電圧である。）
「[0222]　図３０に示すように、第６の実施形態に係るパワーサプライ１６１及びＣＧドライバ１６２は、プレーンＡ用及びプレーンＢ用に電源が別れている。
図３０に示すように、
ＣＧドライバ１６２は、
ＣＧＮドライバ１６２ｂ、１６２ｄ
と、ＣＧＤドライバ１６２ｃ
と、ＣＧＢＧドライバ１６２ｃと、ＣＧＵドライバ１６２ｅと、
ＣＧＤドライバ１６２ｇ
と、ＣＧＢＧドライバ１６２ｇと、ＣＧＵドライバ１６２ｈと、を備えている
[0223]　ＶＣＧＳＥＬ回路１６２ａは、制御回路１５からの制御信号によって、電圧ＶＰＧＭまたはＶＣＧＲＶＡを、電圧ＶＣＧＳＥＬ＿ＡＢとして出力する。
[0224]　
ＣＧＮドライバ１６２ｂ、ＣＧＤドライバ１６２ｃ、及びＣＧＢＧドライバ１６２ｃは、制御回路１５からの制御信号によって、電圧ＶＣＧＳＥＬ＿ＡＢ、ＶＵＳＥＬ１Ａ、ＶＵＳＥＬ２Ａ
のいずれかの電圧をプレーンＡに出力する。
[0225]　
ＣＧＵドライバ１６２ｅは、制御回路１５からの制御信号によって、電圧ＶＵＳＥＬ１Ａ、ＶＵＳＥＬ２Ａ
のいずれかの電圧をプレーンＡに出力する
[0226]　ＶＣＧＳＥＬ２回路１６２ｆは、制御回路１５からの制御信号によって、電圧ＶＰＧＭ、ＶＣＧＲＶＡ、及びＶＣＧＲＶＢを電圧ＶＣＧＳＥＬ＿ＣＤとして出力する。またＶＣＧＳＥＬ２回路１６２ｆは、制御回路１５からの制御信号によって、電圧ＶＵＳＥＬ１Ａ、及びＶＵＳＥＬ１Ｂを電圧ＶＵＳＥＬ１＿ＣＤとして出力する。またＶＣＧＳＥＬ２回路１６２ｆは、制御回路１５からの制御信号によって、電圧ＶＵＳＥＬ２Ａ、及びＶＵＳＥＬ２Ｂを、電圧ＶＵＳＥＬ２＿ＣＤとして出力する。
[0227]　
ＣＧＮドライバ１６２ｄ、ＣＧＤドライバ１６２ｇ、及びＣＧＢＧドライバ１６２ｇは、制御回路１５からの制御信号によって、電圧ＶＣＧＳＥＬ＿ＣＤ、ＶＵＳＥＬ１＿ＣＤ、ＶＵＳＥＬ２＿ＣＤ
のいずれかの電圧をプレーンＢに出力する。
[0228]　
ＣＧＵドライバ１６２ｈは、制御回路１５からの制御信号によって、電圧ＶＵＳＥＬ１＿ＣＤ、ＶＵＳＥＬ２＿ＣＤ
のいずれかの電圧をプレーンＢに出力する。
[0229]　＜第６の実施形態の作用効果＞
　上述した第６の実施形態によれば、第１の実施形態に係るパワーサプライ１６１と比較し、第６の実施形態に係る
パワーサプライ１６１は二つのプレーン用に二つの電圧系統を有し、更に、二つのプレーンに同時に電圧を印加できるようなＣＧドライバ構成となっている。そのため、例えば
ＭＬＣデータ、及びｈＳＬＣデータまたは、ＳＬＣ及びｈＳＬＣデータを同時にリードすることが可能となる
「[図30]
」
（上記[図30]から，“プレーン毎に電圧を出力するＣＧドライバ構成となっている”態様を読み取ることができる。なお，上下に並んで記載される２つの「ＶＵＳＥＬ１＿ＣＤ」のうち下に記載のものは，「ＶＵＳＥＬ２＿ＣＤ」の誤記であると思われる。）
Ｂ　上記Ａの記載について検討すると，次のとおりである。
ａ　[0224]〜[0225]及び[図30]の記載から，“ＣＧＮドライバ１６２ｂ及びＣＧＤドライバ１６２ｃが，制御回路１５からの制御信号によって，ＶＣＧＳＥＬ＿ＡＢの電圧をプレーンＡに出力すること，及び，ＣＧＮドライバ１６２ｂ，ＣＧＤドライバ１６２ｃ，ＣＧＢＧドライバ１６２ｃ，及びＣＧＵドライバ１６２ｅが，制御回路１５からの制御信号によって，ＶＵＳＥＬ１Ａ及びＶＵＳＥＬ２Ａのいずれかの電圧をプレーンＡに出力する”ことを読み取ることができる。
ｂ　また，[0227]〜[0228]及び[図30]の記載から，“ＣＧＮドライバ１６２ｄ及びＣＧＤドライバ１６２ｇが，制御回路１５からの制御信号によって，ＶＣＧＳＥＬ＿ＣＤの電圧をプレーンＢに出力すること，及び，ＣＧＮドライバ１６２ｄ，ＣＧＤドライバ１６２ｇ，ＣＧＢＧドライバ１６２ｇ，及びＣＧＵドライバ１６２ｈが，制御回路１５からの制御信号によって，ＶＵＳＥＬ１＿ＣＤ及びＶＵＳＥＬ２＿ＣＤのいずれかの電圧をプレーンＢに出力する”ことを読み取ることができる。
ｃ　[0157]〜[0164]，[0177]〜[0182]及び[図20]〜[図23]の記載から，“ＳＬＣ，ｈＳＬＣ，ＭＬＣ―Ｌｏｗｅｒ，ＭＬＣ−Ｕｐｐｅｒといったページ種類が異なる複数のページに対して読み出しを行う際に，選択ワード線ＷＬｎに，ページ種類に対応する読み出し電圧（ＳＬＣＲ，ＢＲ，ＬＭＲ，ＡＲ，ＣＲ）を印加する”ことを読み取ることができる。
ｄ　また，[0177]〜[0182]及び[図21]〜[図23]の記載から，“ＳＬＣ，ｈＳＬＣ，ＭＬＣ―Ｌｏｗｅｒ，ＭＬＣ−Ｕｐｐｅｒといったページ種類が異なる複数のページに対して読み出しを行う際に，非選択ワード線（ＷＬ（ｎ＋１），ＷＬ（ｎ−１），ＷＬｏｔｈｅｒ）に，ページ種類に対応する電圧（ＶＲＥＡＤＫ，ＶＲＥＡＤ）を印加する”ことを読み取ることができる。
Ｃ　上記Ａの記載及び上記Ｂでの検討から，引用文献１には，次の発明（以下，「引用発明」という。）が記載されているものと認められる。
「３次元積層型不揮発性半導体記憶装置１であって，
　３次元積層型不揮発性半導体記憶装置１は，ＢｉＣＳフラッシュメモリ１０を有し，
ＢｉＣＳフラッシュメモリ１０は，メモリセルアレイ１１，ロウデコーダ２１，制御回路１５，電圧生成回路１６，プレーンスイッチ１７を備えており，
　ＢｉＣＳフラッシュメモリ１０は，同一のワード線ＷＬに接続された複数のメモリセルを備えるページと，複数のページを備えるプレーンと，プレーンを複数備えるメモリセルアレイ１１と，を備えており，
　プレーンスイッチ１７は，メモリセルアレイ１１のプレーン毎に，プレーンスイッチＣＧＳＷが設けられており，プレーンスイッチ１７は，プレーン＜０＞に対応して，プレーンスイッチＣＧＳＷ１７１ａを備え，プレーン＜１＞に対応して，プレーンスイッチＣＧＳＷ１７２ａを備えており，
　プレーンスイッチＣＧＳＷ１７１ａは、制御回路１５からの信号に基づいて，ＣＧドライバ１６２から受信した信号を，ロウデコーダ２１に供給し，
　ロウデコーダ２１は，回路として構成され，ブロックアドレスＢＬＫＡＤ＜０＞、ＢＬＫＡＤ＜１＞、デコード結果ＲＤＥＣ等に基づいてブロックＢＬＫを選択するものであり，
　ロウデコーダ２１は，プレーン毎に専用のロウデコーダが設けられており，
　複数のロウデコーダのそれぞれは，複数のプレーンのうち対応するプレーンに，「BLK0-3:SGD,WLD*,BG,WL31-0,SGS」で示されるバス線を介して結合されており，
　ロウデコーダ２１は，メモリセルアレイのワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを選択して駆動し，
　電圧生成回路１６は，制御回路１５により制御され，書き込み，消去及び読み出しの動作に必要な各種内部電圧を発生し，
　電圧ＶＣＧＳＥＬは，ＶＣＧＳＥＬ回路１６２ａによって選択される電圧であり，電圧ＶＰＧＭ及びＶＣＧＲＶが入力され，ＶＣＧＳＥＬ回路１６２ａは，制御回路１５の制御信号によって，どちらかを選択し，
　電圧ＶＰＧＭは，選択セルにプログラムを行う際に選択ワード線ＷＬｉに印加する電圧（セルプログラム電圧）であり，電圧ＶＣＧＲＶは，リード時に選択ワード線ＷＬｉに印加する電圧（セルリード電圧）であり，電圧ＶＵＳＥＬ１は，プログラム時はチャネルブースト用の電圧ＶＰＡＳＳ１であって，リード時は非選択ワード線ＷＬ（ｉ±１）に印加される電圧ＶＲＥＡＤＫであり，電圧ＶＵＳＥＬ２は，プログラム時はチャネルブースト用の電圧ＶＰＡＳＳ２であって，リード時は，選択ワード線ＷＬｉ及び非選択ワード線ＷＬ（ｉ±１）以外の非選択ワード線ＷＬに印加される電圧ＶＲＥＡＤであり，
　ＣＧドライバ１６２は，ＣＧＮドライバ１６２ｂ，１６２ｄ（計１６台）と，ＣＧＤドライバ１６２ｃと，ＣＧＢＧドライバ１６２ｃと，ＣＧＵドライバ１６２ｅと，ＣＧＤドライバ１６２ｇと，ＣＧＢＧドライバ１６２ｇと，ＣＧＵドライバ１６２ｈと，を備え，
　ＣＧＮドライバ１６２ｂ及びＣＧＤドライバ１６２ｃは，制御回路１５からの制御信号によって，ＶＣＧＳＥＬ＿ＡＢの電圧をプレーンＡに出力し，
　ＣＧＮドライバ１６２ｂ，ＣＧＤドライバ１６２ｃ，ＣＧＢＧドライバ１６２ｃ，及びＣＧＵドライバ１６２ｅは，制御回路１５からの制御信号によって，ＶＵＳＥＬ１Ａ及びＶＵＳＥＬ２Ａのいずれかの電圧をプレーンＡに出力し，
　ＣＧＮドライバ１６２ｄ及びＣＧＤドライバ１６２ｇは，制御回路１５からの制御信号によって，ＶＣＧＳＥＬ＿ＣＤの電圧をプレーンＢに出力し，
　ＣＧＮドライバ１６２ｄ，ＣＧＤドライバ１６２ｇ，ＣＧＢＧドライバ１６２ｇ，及びＣＧＵドライバ１６２ｈは，制御回路１５からの制御信号によって，ＶＵＳＥＬ１＿ＣＤ及びＶＵＳＥＬ２＿ＣＤのいずれかの電圧をプレーンＢに出力し，
　パワーサプライ１６１は二つのプレーン用に二つの電圧系統を有し，更に，二つのプレーンに同時に電圧を印加できるようなＣＧドライバ構成となっており，そのため，例えばＭＬＣデータ，及びｈＳＬＣデータまたは，ＳＬＣ及びｈＳＬＣデータを同時にリードすることが可能となり，
　ＳＬＣ，ｈＳＬＣ，ＭＬＣ―Ｌｏｗｅｒ，ＭＬＣ−Ｕｐｐｅｒといったページ種類が異なる複数のページに対して読み出しを行う際に，選択ワード線ＷＬｎに，ページ種類に対応する読み出し電圧（ＳＬＣＲ，ＢＲ，ＬＭＲ，ＡＲ，ＣＲ）を印加し，また，非選択ワード線（ＷＬ（ｎ＋１），ＷＬ（ｎ−１），ＷＬｏｔｈｅｒ）に，ページ種類に対応する電圧（ＶＲＥＡＤＫ，ＶＲＥＡＤ）を印加する，
　３次元積層型不揮発性半導体記憶装置１。」
（イ）引用文献２
Ａ　本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった文献である，特開２００９−３２３２４号公報（平成２１年２月１２日出願公開。以下「引用文献２」という。）には，図面とともに，次の記載がある。
「【００１７】
　図１は、実施形態にかかる不揮発性記憶装置１ のレイアウトを示す構成図である。
不揮発性記憶装置１は、メモリアレイにバンク０〜３を有し
所定のバンクを書換えている間に、所定のバンク以外のバンクの読出しができる
装置である
ウ　対比
　本件補正発明と引用発明とを対比する。
（ア）引用発明の「メモリセル」，「プレーン」，「メモリセルアレイ」は，それぞれ，本件補正発明の「メモリセル」，「メモリプレーン」，「メモリアレイ」に相当する。
　また，引用発明は，「ＢｉＣＳフラッシュメモリ１０は，同一のワード線ＷＬに接続された複数のメモリセルを備えるページと，複数のページを備えるプレーンと，プレーンを複数備えるメモリセルアレイ１１と，を備えて」いるものであるところ，引用発明の「メモリセルアレイ１１」は，複数のプレーンを備えるメモリセルアレイであって，当該複数のプレーンの各々は複数のメモリセルを備えるメモリセルアレイであるといえるから，本件補正発明の「メモリアレイ」と引用発明の「メモリセルアレイ１１」とは，「複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイ」である点において一致する。
（イ）引用発明の「ロウデコーダ」は，「回路として構成され，ブロックアドレスＢＬＫＡＤ＜０＞、ＢＬＫＡＤ＜１＞、デコード結果ＲＤＥＣ等に基づいてブロックＢＬＫを選択するものであ」るところ，デコーダ回路であるといえるから，本件補正発明の「グローバルアクセス線デコーダ回路」と引用発明の「ロウデコーダ２１」とは，デコーダ回路である点において共通する。
　また，引用発明の「「BLK0-3:SGD,WLD*,BG,WL31-0,SGS」で示されるバス線（以下，単に「バス線」という。）」は，ワード線ＷＬ３１〜ＷＬ０を含むバスであることが明らかであり，また，引用発明の「ワード線ＷＬ」は，本件補正発明の「グローバルアクセス線」に相当するから，引用発明の「バス線」は，本件補正発明の「グローバルアクセス線バス」に相当する。
　そして，引用発明は，「ロウデコーダ２１は，プレーン毎に専用のロウデコーダが設けられ」たものであり，また，「複数のロウデコーダのそれぞれは，複数のプレーンのうち対応するプレーンに，バス線を介して結合されて」いるものであるところ，引用発明の「複数のロウデコーダ」のうちの一つのロウデコーダは，対応するバス線を介して，複数のプレーンのうち対応するプレーンに結合されているといえるから，本件補正発明の「複数のグローバルアクセス線デコーダ回路」と引用発明の「複数のロウレコーダ」は，前記（ア）での検討も踏まえると，「前記複数のグローバルアクセス線デコーダ回路のうちの一つのグローバルアクセス線デコーダ回路は、対応するグローバルアクセス線バスを介して、前記複数のメモリプレーンのうちの対応する一つに結合される複数のグローバルアクセス線デコーダ回路」である点において一致する。
（ウ）また，引用発明の「ロウデコーダ」は，「メモリセルアレイのワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを選択して駆動」するものであるところ，対応するバス線に信号を提供していることが明らかである。
　さらに，引用発明は，「電圧ＶＣＧＳＥＬは，ＶＣＧＳＥＬ回路１６２ａによって選択される電圧であり，電圧ＶＰＧＭ及びＶＣＧＲＶが入力され，ＶＣＧＳＥＬ回路１６２ａは，制御回路１５の制御信号によって，どちらかを選択し，」「電圧ＶＰＧＭは，選択セルにプログラムを行う際に選択ワード線ＷＬｉに印加する電圧（セルプログラム電圧）であり，電圧ＶＣＧＲＶは，リード時に選択ワード線ＷＬｉに印加する電圧（セルリード電圧）であり，電圧ＶＵＳＥＬ１は，プログラム時はチャネルブースト用の電圧ＶＰＡＳＳ１であって，リード時は非選択ワード線ＷＬ（ｉ±１）に印加される電圧ＶＲＥＡＤＫであり，電圧ＶＵＳＥＬ２は，プログラム時はチャネルブースト用の電圧ＶＰＡＳＳ２であって，リード時は，選択ワード線ＷＬｉ及び非選択ワード線ＷＬ（ｉ±１）以外の非選択ワード線ＷＬに印加される電圧ＶＲＥＡＤであ」る。すなわち，引用発明の「選択ワード線ＷＬｉ」には，電圧ＶＣＧＳＥＬが印加され，また，引用発明の選択ワード線ＷＬｉ以外のＷＬ線である「非選択ワード線ＷＬ（ｉ±１）」及び「非選択ワード線ＷＬ（ｉ±１）以外の非選択ワード線ＷＬ」には，それぞれ電圧ＶＵＳＥＬ１及び電圧ＶＵＳＥＬ２が印加されるものである。
　ここで，引用発明の「ロウデコーダ」が対応するバス線に提供する上記信号のうち，引用発明の選択ワード線ＷＬｉに「電圧ＶＣＧＳＥＬ」を印加した際の信号が，本件補正発明の「読み出しレベル電圧信号」に相当し，かつ，引用発明の選択ワード線ＷＬｉ以外のワード線ＷＬ（非選択ワード線ＷＬ（ｉ±１）及び非選択ワード線ＷＬ（ｉ±１）以外の非選択ワード線ＷＬ）にそれぞれ「電圧ＶＵＳＥＬ１」及び「電圧ＶＵＳＥＬ２」を印加した際の信号が，本件補正発明の「対応するパス電圧信号」に相当することが，本願の優先日時点における技術常識から明らかである。
　さらに，上記のＷＬ線への各電圧の印加及び信号の提供が，メモリアクセス動作中に行われることも，明らかな事項である。
　してみると，引用発明の「複数のロウデコーダ」は，メモリアクセス動作中に，ロウデコーダは，対応するバス線の複数のワード線ＷＬのうちの選択ワード線ＷＬｉに電圧ＶＣＧＳＥＬ印加時の信号を提供し，かつ，対応するバス線の複数のワード線ＷＬのうち選択ワード線ＷＬｉ以外の各ワード線ＷＬにそれぞれ電圧ＶＵＳＥＬ１及び電圧ＶＵＳＥＬ２印加時の対応する信号を提供するように構成されているといえるから，本件補正発明の「複数のグローバルアクセス線デコーダ回路」と引用発明の「複数のロウデコーダ」は，前記（ア）及び（イ）での検討も踏まえると，「メモリアクセス動作中に、前記グローバルアクセス線デコーダ回路は、前記対応するグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つに読み出しレベル電圧信号を提供し、かつ、前記対応するグローバルアクセス線バスの前記複数のグローバルアクセス線の残りの各グローバルアクセス線に対応するパス電圧信号を提供するように構成される、複数のグローバルアクセス線デコーダ回路」るものである点において一致する。
（エ）引用発明の「ＣＧＮドライバ１６２ｂ及びＣＧＤドライバ１６２ｃ」（以下，「ＣＧドライバ群Ａ１」という。）は，「制御回路１５からの制御信号によって，ＶＣＧＳＥＬ＿ＡＢの電圧をプレーンＡに出力し」，また，引用発明の「ＣＧＮドライバ１６２ｄ及びＣＧＤドライバ１６２ｇ」（以下、「ＣＧドライバ群Ｂ１」という。）は，「制御回路１５からの制御信号によって，ＶＣＧＳＥＬ＿ＣＤの電圧をプレーンＢに出力」するものである。
　ここで，引用発明は，「プレーンスイッチ１７は，メモリセルアレイ１１のプレーン毎に，プレーンスイッチＣＧＳＷが設けられており，プレーンスイッチ１７は，プレーン＜０＞に対応して，プレーンスイッチＣＧＳＷ１７１ａを備え，プレーン＜１＞に対応して，プレーンスイッチＣＧＳＷ１７２ａを備えており，」「プレーンスイッチＣＧＳＷ１７１ａは、制御回路１５からの信号に基づいて，ＣＧドライバ１６２から受信した信号を，ロウデコーダ２１に供給」するものであり，また，引用発明の「ＣＧドライバ１６２」は，「ＣＧＮドライバ１６２ｂ，１６２ｄと，ＣＧＤドライバ１６２ｃと，ＣＧＢＧドライバ１６２ｃと，ＣＧＵドライバ１６２ｅと，ＣＧＤドライバ１６２ｇと，ＣＧＢＧドライバ１６２ｇと，ＣＧＵドライバ１６２ｈと，を備え」るものである。すなわち，引用発明において，「ＣＧドライバ群Ａ１」及び「ＣＧドライバ群Ｂ１」は「ＣＧドライバ１６２」を構成するものであり，「ＣＧドライバ１６２」は，プレーンスイッチを介して「ロウデコーダ２１」に結合されているといえ，また，引用発明の「プレーンスイッチ１７」は，メモリプレーン毎に設けられているところ，引用発明において，ＣＧドライバ１６２を構成する「ＣＧドライバ群Ａ１」及び「ＣＧドライバ群Ｂ１」は，それぞれに対応するプレーンに専用のロウデコーダに結合されているものと認められる。
　また，引用発明の「ＣＧドライバ群Ａ１」及び「ＣＧドライバ群Ｂ１」がそれぞれ出力する「電圧ＶＣＧＳＥＬ＿ＡＢ」及び「電圧ＶＣＧＳＥＬ＿ＣＤ」は，上記（ウ）で検討した，引用発明の「電圧ＶＣＧＳＥＬ」に対応するものであるところ，引用発明において，ＣＧドライバ群Ａ１及びＣＧドライバ群Ｂ１が，それぞれ電圧ＶＣＧＳＥＬ＿ＡＢ及び電圧ＶＣＧＳＥＬ＿ＣＤを出力した際の信号が，本件補正発明の「読み出しレベル電圧信号」に相当することになるから，引用発明の「ＣＧドライバ群Ａ１」及び「ＣＧドライバ群Ｂ１」のそれぞれは，「読み出しレベル電圧信号を提供するように構成される」回路であるといえる。
　してみれば，引用発明の「ＣＧドライバ群Ａ１」及び「ＣＧドライバ群Ｂ１」は，それぞれに対応するプレーンに専用のロウデコーダに結合され，「読み出しレベル電圧信号を提供するように構成される」回路であるといえるから，本件補正発明の「複数の読み出しレベル電圧レギュレータ回路」と引用発明の「ＣＧドライバ群Ａ１」及び「ＣＧドライバ群Ｂ１」とは，「複数の読み出しレベル電圧レギュレータ回路であって、前記複数の読み出しレベル電圧レギュレータ回路のうちの一つの読み出しレベル電圧レギュレータ回路は、前記グローバルアクセス線デコーダ回路に結合され、前記読み出しレベル電圧信号を提供するように構成される、複数の読み出しレベル電圧レギュレータ回路」である点において一致する。
（オ）引用発明の「ＣＧＮドライバ１６２ｂ，ＣＧＤドライバ１６２ｃ，ＣＧＢＧドライバ１６２ｃ，及びＣＧＵドライバ１６２ｅ」（以下，「ＣＧドライバ群Ａ２」という。）は，「制御回路１５からの制御信号によって，ＶＵＳＥＬ１Ａ及びＶＵＳＥＬ２Ａのいずれかの電圧をプレーンＡに出力し」，また，引用発明の「ＣＧＮドライバ１６２ｄ，ＣＧＤドライバ１６２ｇ，ＣＧＢＧドライバ１６２ｇ，及びＣＧＵドライバ１６２ｈ」（以下，「ＣＧドライバ群Ｂ２」という。）は，「制御回路１５からの制御信号によって，ＶＵＳＥＬ１＿ＣＤ及びＶＵＳＥＬ２＿ＣＤのいずれかの電圧をプレーンＢに出力」するものである。
　ここで，上記（エ）で検討したとおり，引用発明の「ＣＧドライバ１６２」は，プレーンスイッチを介して「ロウデコーダ２１」に結合されているといえ，また，引用発明の「プレーンスイッチ１７」は，メモリプレーン毎に設けられているところ，引用発明において，ＣＧドライバ１６２を構成する「ＣＧドライバ群Ａ２」及び「ＣＧドライバ群Ｂ２」も，それぞれに対応するプレーンに専用のロウデコーダに結合されているものと認められる。
　また，引用発明の「ＣＧドライバ群Ａ２」及び「ＣＧドライバ群Ｂ２」がそれぞれ出力する「ＶＵＳＥＬ１Ａ及びＶＵＳＥＬ２Ａ」並びに「ＶＵＳＥＬ１＿ＣＤ及びＶＵＳＥＬ２＿ＣＤ」は，上記（ウ）で検討した，引用発明の「電圧ＶＵＳＥＬ１」及び「電圧ＶＵＳＥＬ２」に対応するものであるところ，引用発明において，ＣＧドライバ群Ａ２及びＣＧドライバ群Ｂ２が，それぞれ「ＶＵＳＥＬ１Ａ及びＶＵＳＥＬ２Ａ」並びに「ＶＵＳＥＬ１＿ＣＤ及びＶＵＳＥＬ２＿ＣＤ」を出力した際の信号が，本件補正発明の「対応するパス電圧信号」に相当することになるから，引用発明の「ＣＧドライバ群Ａ２」及び「ＣＧドライバ群Ｂ２」のそれぞれは，「対応するパス電圧信号を提供するように構成される」回路であるといえる。
　してみれば，引用発明の「ＣＧドライバ群Ａ２」及び「ＣＧドライバ群Ｂ２」は，それぞれに対応するプレーンに専用のロウデコーダに結合され，「対応するパス電圧信号を提供するように構成される」回路であるといえるから，本件補正発明の「パス電圧レギュレータ回路」と引用発明の「ＣＧドライバ群Ａ２」及び「ＣＧドライバ群Ｂ２」とは，「前記グローバルアクセス線デコーダ回路に結合され、前記対応するパス電圧信号を提供するように構成されたパス電圧レギュレータ回路」である点において一致する。
（カ）引用発明は，「パワーサプライ１６１は二つのプレーン用に二つの電圧系統を有し，更に，二つのプレーンに同時に電圧を印加できるようなＣＧドライバ構成となっており，そのため，例えばＭＬＣデータ，及びｈＳＬＣデータまたは，ＳＬＣ及びｈＳＬＣデータを同時にリードすることが可能となる」ものであるところ，複数のメモリプレーンの二つ以上に同時のメモリアクセス動作を実施するものであるといえる。
　また，引用発明は，「電圧生成回路１６は，制御回路１５により制御され，書き込み，消去及び読み出しの動作に必要な各種内部電圧を発生」するものであるところ，引用発明の「制御回路１５」が，上記複数のメモリプレーンの二つ以上に同時のメモリアクセス動作を実施しているものと認められるから，本件補正発明の「コントローラ」と引用発明の「制御回路１５」とは，「前記複数のメモリプレーンの二つ以上に同時のメモリアクセス動作を実施するように構成されたコントローラ」である点において一致する。
　さらに，引用発明は，「例えばＭＬＣデータ，及びｈＳＬＣデータまたは，ＳＬＣ及びｈＳＬＣデータを同時にリードする」ものであり，「ＳＬＣ，ｈＳＬＣ，ＭＬＣ―Ｌｏｗｅｒ，ＭＬＣ−Ｕｐｐｅｒといったページ種類が異なる複数のページに対して読み出しを行う際に，選択ワード線ＷＬｎに，ページ種類に対応する読み出し電圧（ＳＬＣＲ，ＢＲ，ＬＭＲ，ＡＲ，ＣＲ）を印加」するものであるところ，上記（エ）及び（オ）での検討も踏まえると，ここでの「ページ種類に対応する読み出し電圧（ＳＬＣＲ，ＢＲ，ＬＭＲ，ＡＲ，ＣＲ）」の印加は，「ＣＧドライバ群Ａ１」及び「ＣＧドライバ群Ｂ１」を制御することで制御回路１５が行っているものと認められる。
　同様に，「例えばＭＬＣデータ，及びｈＳＬＣデータまたは，ＳＬＣ及びｈＳＬＣデータを同時にリードする」ものであり，「ＳＬＣ，ｈＳＬＣ，ＭＬＣ―Ｌｏｗｅｒ，ＭＬＣ−Ｕｐｐｅｒといったページ種類が異なる複数のページに対して読み出しを行う際に，」「非選択ワード線（ＷＬ（ｎ＋１），ＷＬ（ｎ−１），ＷＬｏｔｈｅｒ）に，ページ種類に対応する電圧（ＶＲＥＡＤＫ，電圧ＶＲＥＡＤ）を印加」するものであるところ，上記（エ）及び（オ）での検討も踏まえると，ここでの「ページ種類に対応する電圧（ＶＲＥＡＤＫ，ＶＲＥＡＤ）」の印加は，「ＣＧドライバ群Ａ２」及び「ＣＧドライバ群Ｂ２」を制御することで制御回路１５が行っているものと認められる。
　そして，引用発明の「ページ種類に対応する読み出し電圧（ＳＬＣＲ，ＢＲ，ＬＭＲ，ＡＲ，ＣＲ）」及び「ページ種類に対応する電圧（ＶＲＥＡＤＫ，ＶＲＥＡＤ）」が，それぞれ本件補正発明の「対応するページ種類に関連付けられた電圧プロファイルを各々有する対応する読み出しレベル電圧」及び「個々のページ種類に関連付けられた対応する電圧プロファイルを有する前記対応するパス電圧信号」に相当するものである。
　してみると，引用発明の「制御回路１５」は，ページ種類が異なる複数のページに対して読み出しを行う際に，ページ種類に対応する読み出し電圧（ＳＬＣＲ，ＢＲ，ＬＭＲ，ＡＲ，ＣＲ）を印加するために，ＣＧドライバ群Ａ１及びＣＧドライバ群Ｂ１の両方を制御するように構成され，また，ページ種類が異なる複数のページに対して読み出しを行う際に，ページ種類に対応する電圧（ＶＲＥＡＤＫ，ＶＲＥＡＤ）を印加するために，ＣＧドライバ群Ａ２及びＣＧドライバ群Ｂ２を制御するように構成されているといえるから，本件補正発明の「コントローラ」と引用発明の「制御回路１５」は，さらに，「同時のメモリアクセス動作中に，対応するページ種類に関連付けられた電圧プロファイルを各々有する対応する読み出しレベル電圧を提供するために、前記複数の読み出しレベル電圧レギュレータ回路の二つ以上を制御するように構成され」る点，及び，「前記メモリアクセス動作中に、個々のページ種類に関連付けられた対応する電圧プロファイルを有する前記対応するパス電圧信号を提供するために、前記パス電圧レギュレータ回路を制御するようにさらに構成され」る点において一致する。
（キ）引用発明の「３次元積層型不揮発性半導体記憶装置１」は，「ＢｉＣＳフラッシュメモリ１０」を有するものであり，引用発明の「ＢｉＣＳフラッシュメモリ１０」は，「メモリセルアレイ１１，ロウデコーダ２１，制御回路１５，電圧生成回路１６，プレーンスイッチ１７を備えて」いるところ，引用発明の「３次元積層型不揮発性半導体記憶装置１」は，「メモリセルアレイ１１，ロウデコーダ２１，制御回路１５，電圧生成回路１６」を有しているといえる。
　さらに，引用発明の「電圧生成回路１６」は，「ＣＧドライバ１６２」を備えるものであり，上記（エ）及び（オ）での検討から，「ＣＧドライバ１６２」には，ＣＧドライバ群Ａ１及びＣＧドライバ群Ｂ１と，ＣＧドライバ群Ａ２及びＣＧドライバ群Ｂ２とが含まれるといえる。
　してみると，引用発明の「３次元積層型不揮発性半導体記憶装置１」は，「メモリセルアレイ１１と，複数のロウデコーダと，ＣＧＮドライバ１６２ｂ及びＣＧＮドライバ１６２ｄと，ＣＧドライバ群Ａ及びＣＧドライバ群Ｂと，制御回路１５とを有する装置」であるといえるから，本件補正発明の「装置」と引用発明の「３次元積層型不揮発性半導体記憶装置１」とは，上記（ア）−（カ）での検討も踏まえると，「メモリアレイと，複数のグローバルアクセス線デコーダ回路と，複数の読み出しレベル電圧レギュレータ回路と，パス電圧レギュレータ回路と，コントローラとを含む装置」である点において一致する。
　また，上記（カ）での検討から，引用発明は，異なる種類の二つのページに同時にメモリアクセスを行うものであるから，本件補正発明と引用発明は，「前記同時のメモリアクセス動作は二つ以上のページ種類を含む」ものである点において一致する。
（ク）以上から，本件補正発明と引用発明とは，以下の点で一致し，また，相違する。
（一致点）
「　複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイと、
　複数のグローバルアクセス線デコーダ回路であって、前記複数のグローバルアクセス線デコーダ回路のうちの一つのグローバルアクセス線デコーダ回路は、対応するグローバルアクセス線バスを介して、前記複数のメモリプレーンのうちの対応する一つに結合され、メモリアクセス動作中に、前記グローバルアクセス線デコーダ回路は、前記対応するグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つに読み出しレベル電圧信号を提供し、かつ、前記対応するグローバルアクセス線バスの前記複数のグローバルアクセス線の残りの各グローバルアクセス線に対応するパス電圧信号を提供するように構成される、複数のグローバルアクセス線デコーダ回路と、
　複数の読み出しレベル電圧レギュレータ回路であって、前記複数の読み出しレベル電圧レギュレータ回路のうちの一つの読み出しレベル電圧レギュレータ回路は、前記グローバルアクセス線デコーダ回路に結合され、前記読み出しレベル電圧信号を提供するように構成される、複数の読み出しレベル電圧レギュレータ回路と、
　前記グローバルアクセス線デコーダ回路に結合され、前記対応するパス電圧信号を提供するように構成されたパス電圧レギュレータ回路と、
　前記複数のメモリプレーンの二つ以上に同時のメモリアクセス動作を実施するように構成されたコントローラであって、前記同時のメモリアクセス動作中に、前記コントローラは、対応するページ種類に関連付けられた電圧プロファイルを各々有する対応する読み出しレベル電圧を提供するために、前記複数の読み出しレベル電圧レギュレータ回路の二つ以上を制御するように構成され、前記メモリアクセス動作中に、前記コントローラは、個々のページ種類に関連付けられた対応する電圧プロファイルを有する前記対応するパス電圧信号を提供するために、前記パス電圧レギュレータ回路を制御するようにさらに構成される、コントローラと、
を含み、
　前記同時のメモリアクセス動作は二つ以上のページ種類を含む
　装置。」
（相違点）
　本件補正発明の「コントローラ」は，「前記同時のメモリアクセス動作が互いに異なる種類の動作であっても、前記同時のメモリアクセス動作を行う」ものであるのに対し，引用発明の「制御回路１５」は，そのような特定がなされていない点。
エ　判断
　上記相違点について検討すると，引用文献２には，複数のメモリアレイにバンク０〜３を有する不揮発性記憶装置１であって，所定のバンクを書換えている間に、所定のバンク以外のバンクの読出しができる不揮発性記憶装置１が記載されている。ここで，引用文献２に記載された「メモリアレイ」及び「バンク」は，それぞれ本件補正発明の「メモリアレイ」及び「メモリプレーン」に相当する。また，引用文献２に記載された「所定のバンクを書換えている間に、所定のバンク以外のバンクの読出しができる」との事項は，本件補正発明における「前記同時のメモリアクセス動作が互いに異なる種類の動作であっても、前記同時のメモリアクセス動作を行う」との発明特定事項に相当するものである。
　そして，引用発明及び引用文献２に記載された技術は，いずれも複数のメモリプレーンを有する不揮発性記憶装置における複数のメモリプレーンへの同時のメモリアクセスという共通の技術分野に属するものであるから，引用発明に引用文献２に記載の技術を適用することにより，引用発明の制御回路１５を，「前記同時のメモリアクセス動作が互いに異なる種類の動作であっても、前記同時のメモリアクセス動作を行う」ものとすることは，当業者であれば容易に想到できたものである。
オ　小活
　したがって，本件補正発明は，引用発明及び引用文献２に記載された技術的事項に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものであるから，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反する。
３　本件補正についてのむすび
　以上のとおり，本件補正は，特許法第１８４条の１２第２項の規定により読み替える同法第１７条の２第３項の規定，及び，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するから，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって，上記補正の却下の決定の結論のとおり決定する。
第３　本願発明について
１　本願発明
　令和１年６月５日にされた手続補正は，上記第２のとおり却下されたので，本願の請求項に係る発明は，平成３０年１０月３０日にされた手続補正により補正された特許請求の範囲の請求項１ないし３３に記載された事項により特定されるものであるところ，その請求項１に係る発明（以下，「本願発明」という。）は，その請求項１に記載された事項により特定される，前記第２［理由］１（２）に記載したとおりのものである。
２　原査定の拒絶の理由
　原査定の拒絶の理由は，次のとおりのものである。
（１）本願の請求項１ないし３３に係る発明は，本願の優先日前に日本国内又は外国において，頒布された又は電気通信回線を通じて公衆に利用可能となった次の引用文献１に記載された発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。
（２）本願の請求項１ないし３３に係る発明は，本願の優先日前に日本国内又は外国において，頒布された又は電気通信回線を通じて公衆に利用可能となった次の引用文献１に記載された発明に基づいて，その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
引用文献１．国際公開第２０１５／０２５３５７号
３　引用文献
　原査定の拒絶の理由で引用された引用文献１及びその記載事項は，前記第２の［理由］２（２）イ（ア）に記載したとおりである。
４　対比・判断
　本願発明は，上記第２の［理由］２（２）アで検討した本件補正発明から，「コントローラ」に係る限定事項であって，上記第２の［理由］２（２）ウで認定した，本件補正発明と引用発明の相違点に係る発明特定事項を削除したものである。
　そうすると，本願発明と引用発明とは相違しないから，本願発明は，引用文献１に記載された発明である。
　また，本願発明の発明特定事項を全て含み，さらに他の事項を付加したものに相当する本件補正発明が，前記第２の［理由］２（２）ウ−オで検討したとおり，引用発明に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も，引用発明に基づいて，当業者が容易に発明をすることができたものである。
第４　むすび
　以上のとおり，本願発明は，特許法第２９条第１項第３号に掲げる発明であり，また，特許法第２９条第２項の規定により特許を受けることができないから，他の請求項に係る発明について検討するまでもなく，本願は拒絶されるべきものである。
　よって，結論のとおり審決する。