(57)【要約】本発明に係る表示装置の駆動回路は、表示装置の表示部に非表示領域を作成することで部分表示を可能とし、シフトレジスタと、該シフトレジスタから出力された信号を処理する信号処理回路とを備え、部分表示時には、上記信号処理回路が、シフトレジスタの所定段から出力された信号を遮断する。これにより、小回路面積で高品位表示を可能とする表示装置の駆動回路を実現することができる。【特許請求の範囲】
【請求項１】
表示装置の表示部に非表示領域を作成することで部分表示を可能とする、表示装置の駆動回路であって、
シフトレジスタと、該シフトレジスタから出力された信号を処理する信号処理回路とを備え、
部分表示時には、上記信号処理回路が、シフトレジスタの所定段から出力された信号を遮断することを特徴とする表示装置の駆動回路。
【請求項２】
部分表示時にも、シフトレジスタを最終段まで動作させることを特徴とする請求項１記載の表示装置の駆動回路。
【請求項３】
表示部に対応するシフトレジスタの各段が同一構成を有することを特徴とする請求項１記載の表示装置の駆動回路。
【請求項４】
上記信号処理回路は、シフトレジスタの上記所定段それぞれに対応して、各段から出力される信号を遮断することが可能な遮断回路を備えることを特徴とする請求項１記載の表示装置の駆動回路。
【請求項５】
上記遮断回路は、部分表示時に入力される部分表示モード信号を用いて、シフトレジスタの対応する段から出力される信号を遮断することを特徴とする請求項４記載の表示装置の駆動回路。
【請求項６】
上記各段から出力される信号がデータサンプリングパルスであることを特徴とする請求項４記載の表示装置の駆動回路。
【請求項７】
上記各段から出力される信号がプリチャージパルスであることを特徴とする請求項４記載の表示装置の駆動回路。
【請求項８】
上記遮断回路は、上記部分表示モード信号が入力されない場合に遅延回路として機能することを特徴とする請求項５記載の表示装置の駆動回路。
【請求項９】
上記遮断回路は遅延部を含む論理回路と第１のＮＯＲ回路とを含み、
上記論理回路には、上記対応する段から出力される信号と部分表示モード信号とが入力され、該論理回路の２つの出力が上記第１のＮＯＲ回路に入力されていることを特徴とする請求項８記載の表示装置の駆動回路。
【請求項１０】
部分表示時には、上記論理回路の少なくとも一方の出力が固定されていることを特徴とする請求項９記載の表示装置の駆動回路。
【請求項１１】
上記論理回路は、上記対応する段から出力される信号の反転信号および部分表示モード信号が入力される第２のＮＯＲ回路と該第２のＮＯＲ回路の出力信号を遅延させるとともに反転させる遅延部とを有し、上記対応する段から出力される信号の反転信号と上記遅延部の出力信号とを出力することを特徴とする請求項９記載の表示装置の駆動回路。
【請求項１２】
部分表示時には、上記遅延部の出力信号が固定信号であることを特徴とする請求項１１記載の表示装置の駆動回路。
【請求項１３】
上記シフトレジスタの各段がセットリセット型フリップフロップを含んで構成されていることを特徴とする請求項１記載の表示装置の駆動回路。
【請求項１４】
上記シフトレジスタは双方向にシフト可能であることを特徴とする請求項１記載の表示装置の駆動回路。
【請求項１５】
上記シフトレジスタから２倍パルスの信号が出力されることを特徴とする請求項１記載の表示装置の駆動回路。
【請求項１６】
部分表示時に、シフトレジスタのシフトが中途段から開始することを特徴とする請求項１記載の表示装置の駆動回路。
【請求項１７】
シフトレジスタの各段で生成したパルスを、信号処理回路を介して出力し、これによって表示装置を駆動する表示装置の駆動方法であって、
表示装置を部分表示させる場合に、シフトレジスタをシフト開始段から最終段まで動作させてパルスを出力させる一方、非表示領域に対応する段から出力されたパルスを信号処理回路で遮断し、表示領域に対応する段から出力されたパルスについてはこれを遮断しないことを特徴とする表示装置の駆動方法。
【請求項１８】
非表示領域に対応する段から出力されたパルスを部分表示モード信号によって遮断することを特徴とする請求項１７記載の表示装置の駆動方法。
【請求項１９】
表示装置を部分表示させる場合に、シフトレジスタを中途段から動作させることを特徴とする請求項１７記載の表示装置の駆動方法。
【請求項２０】
上記非表示領域に対応する段から出力されたパルスと、部分表示モード信号とのＮＯＲをとることで該パルスを遮断することを特徴とする請求項１９記載の表示装置の駆動方法。
【請求項２１】
シフトレジスタの各段で生成したパルスを、信号処理回路を介して出力し、これによって複数の信号線を駆動する信号線駆動方法であって、
シフトレジスタの所定段で生成されたパルスを信号処理回路で遮断する一方、他段で生成されたパルスについてはこれを遮断しないことで、所定の信号線を非駆動とすることを特徴とする信号線駆動方法。
【請求項２２】
請求項１〜１６のいずれか１項に記載の表示装置の駆動回路を備えたことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、液晶表示装置等の表示装置を駆動する回路に関する。
【背景技術】
【０００２】  図３９は従来のアクティブマトリクス表示装置の構成を示す回路図である。同図に示されるように、当該アクティブマトリクス表示装置は横長画面に行列配置された画素（ＰＸＬ）群を含んでいる。画素群の各行にはゲート線２０１が接続している。これらゲート線群には垂直ドライバ（垂直駆動回路）２０２が接続されている。一方画素群の各列にはデータ線２０３が接続されている。また、画素群にビデオ信号（画像信号）Ｖｓｉｇを供給する信号線２０４が配設されている。信号線２０４と各データ線２０３はサンプリングスイッチＳＷによって接続されている。これらサンプリングスイッチ群は水平ドライバ２０５を介して水平シフトレジスタ（ＳＲ）の制御により順次開閉動作する。【０００３】  横長画面の画素列はノーマル表示に割り当てられる所定領域とワイド表示に含まれる拡張領域に区分されている。該所定領域はＬ＋１番目の画素列からＭ番目の画素列までを含んでいる。一方拡張領域は１番目からＬ番目の画素列とＭ＋１番目からＮ番目の画素列を含んでいる。また、水平シフトレジスタ（ＳＲ）は、該所定領域の画素列に対応する所定段部（ＳＲＢ）及び該拡張領域の画素列に対応する拡張段部（ＳＲＡ，ＳＲＣ）に分割されている。ワイド表示時、該水平シフトレジスタの所定段部（ＳＲＢ）及び拡張段部（ＳＲＡ，ＳＲＣ）はシリアルに連結して一体化し、サンプリングスイッチ群の全体を順次開閉動作させる。ノーマル表示時、該水平シフトレジスタの拡張段部（ＳＲＡ，ＳＲＣ）は所定段部（ＳＲＢ）から切り離され、サンプリングスイッチ群のうち該所定領域に属する部分のみを順次開閉動作させる。【０００４】  この従来の構成では、水平シフトレジスタは拡張前段部ＳＲＡと、所定中段部ＳＲＢと、拡張後段部ＳＲＣとに三分割されている。拡張前段部ＳＲＡの入力端子には第１ゲート回路Ｇ０が接続されている。拡張前段部ＳＲＡと所定中段部ＳＲＢの出入力端子間には第２ゲート回路Ｇ１が介在している。さらに、所定中段部ＳＲＢと拡張後段部ＳＲＣの出入力端子間には第３ゲート回路Ｇ２が介在している。これらのゲート回路Ｇ０，Ｇ１，Ｇ２を制御信号ＣＴＬ０，ＣＴＬ１，ＣＴＬ２により切り換え制御して水平シフトレジスタの連結一体化及び切り離しを選択的に行う。なお、先頭の第１ゲート回路Ｇ０にはシフトレジスタに対するスタート信号ＳＴが供給される。【０００５】  かかる構成において、ワイド表示時には全ての制御信号ＣＴＬ０，ＣＴＬ１，ＣＴＬ２は外部制御回路によりローレベルにセットされる。なお、場合によってはＣＴＬ０，ＣＴＬ１，ＣＴＬ２を共通の制御ラインから供給しても良い。ワイド表示時、ＣＴＬ０がローレベルにセットされると、第１ゲート回路Ｇ０に入力されたスタート信号ＳＴは水平シフトレジスタの拡張前段部ＳＲＡに供給される。ＳＲＡは所定のクロック信号に同期してスタート信号ＳＴを順次転送し、水平ドライバ２０５を介して１列目ないしＬ列目に対応するサンプリングスイッチＳＷを順次開く。この結果、信号線２０４から供給されたビデオ信号Ｖｓｉｇは１列目ないしＬ列目の画素列に対応するデータ線２０３にサンプリングされる。次に、拡張前段部ＳＲＡからの出力信号は所定中段部ＳＲＢの入���端子に供給される。ＳＲＢも同様に信号転送を順次行ない、対応するＬ＋１番目ないしＭ番目の画素列を駆動制御する。ＳＲＢからの出力信号は拡張後段部ＳＲＣに入力される。ＳＲＣは同様に信号転送を行ない対応するＭ＋１番目ないしＮ番目の画素列を順次駆動制御する。以上の動作により、１番目ないしＮ番目の全ての画素列が順次駆動され、ワイド表示が行なわれる。【０００６】  一方、ノーマル表示時、第１ゲート回路Ｇ０に入力されたスタート信号ＳＴは第２ゲート回路Ｇ１に入力される。このため、水平シフトレジスタの拡張前段部ＳＲＡは切り離された状態となる。従って、スタート信号ＳＴは所定中段部ＳＲＢの入力端子に供給される。ＳＲＢはスタート信号ＳＴを順次転送し、水平ドライバ２０５及びスイッチング素子ＳＷを介して、対応する第Ｌ＋１番目ないしＭ番目の画素列を駆動する。ＳＲＢからの出力信号は第３ゲート回路Ｇ２を通過できない。この為、拡張後段部ＳＲＣは切り離された状態となる。このように、ノーマル表示時ＳＲＢのみが信号転送動作を行う。【０００７】  この従来の構成によれば、フリップフロップの多段接続からなる水平シフトレジスタを、所定段部と拡張段部に分割する。所定段部はノーマル表示に対応しており、拡張段部はワイド表示を行う際の拡張領域に対応している。所定段部及び拡張段部はゲート回路により接続されている。ワイド表示ではゲート回路を介して所定段部及び拡張段部をシリアルに連結して一体化する一方、ノーマル表示では拡張段部を所定段部から切り離す。この様に、分割された水平シフトレジスタにゲート回路を付加するという簡略的な構成により、ワイド表示とノーマル表示の切り換えが実現できる。
【特許文献１】日本国公開特許公報「特開平７−２０８１６公報（公開日；１９９５年１月２４日）」
【発明の開示】
【０００８】  しかしながら、従来の構成では、シフトレジスタを、拡張前段部ＳＲＡ、所定中段部ＳＲＢおよび拡張後段部ＳＲＣの３分割し、ノーマル表示の際にはＳＲＡおよびＳＲＣを切り離し、ＳＲＢのみを動作させる。このため、ＳＲＢの端部でシフトを止める必要があり、したがって、ＳＲＢの端（シフトレジスタ全体では中間部）に他段とは異なる特別な段を設けることになる。このようにシフトレジスタの端部以外の部分（中間部）に異なる構成の段を設けると、負荷にばらつきが発生し、パルス遅延等による位相ずれ等の信号不良が発生する。この結果、表示品位が低下し、また、高速表示が困難になってしまう。なお、上記従来の構成では、ゲート回路Ｇ０，Ｇ１，Ｇ２が必要となるため、その分の回路面積（表示装置の額縁面積）が大きくなるという問題もあった。
【０００９】  本発明は上記課題に鑑みてなされたものであり、その目的は、回路面積を抑えつつ、高品位表示を可能とする表示装置の駆動回路を提供する点にある。
【００１０】  本発明の表示装置の駆動回路は、上記課題を解決するために、表示装置の表示部に非表示領域を作成することで部分表示を可能とする、表示装置の駆動回路であって、シフトレジスタと、該シフトレジスタから出力された信号（パルス信号）を処理する信号処理回路とを備え、部分表示時には、上記信号処理回路がシフトレジスタの所定段（例えば、非表示領域に対応する段）から出力された信号を遮断する（例えば、アクティブ信号を非アクティブとする）ことを特徴とする。
【００１１】  上記構成によれば、部分表示を行う（例えば、中央部分に表示領域、その両脇に非表示領域を作成する）場合にも、シフトレジスタをシフト開始段から最終段（シフトレジスタの端部段）までシフト動作させて信号を出力（パルスを生成）させつつ、非表示領域に対応する段の信号（パルス信号）をシフトレジスタの下段で遮断することができる。これにより、部分表示のときでもシフトレジスタを途中で止めないで済むため、シフトレジスタの中間部にシフトを止める特別な段（構成の異なる段）を設ける必要がない。したがって、構成の異なる段が入ることによって起こる位相ずれ等の信号不良を抑制することができ、高品位表示が可能となる。また、従来の構成で必要とされるゲート回路が不要となるため、回路面積を抑制することができる。加えて、非表示領域に対応する段の信号（パルス信号）を遮断して以後の回路を止めることができるため、消費電力の削減を図ることができる。
【００１２】  上記構成においては、部分表示（例えば、中央部分に表示領域、その両脇に非表示領域を作成する表示形態）を通常表示モードに対応させ、全表示をワイド表示モードに対応させることもできる。
【００１３】  また、上記シフトレジスタの各段を、セットリセット型フリップフロップを含んで構成することが好ましい。セットリセット型フリップフロップを用いたシフトレジスタではシフトを止めるための段が必ず必要となるため、従来の構成に適用するとシフトレジスタの中間に構成の異なる段が必ず入ってしまう。一方、本構成では部分表示の際にもシフトレジスタを途中で止めないため、セットリセット型フリップフロップを用いてもシフトレジスタの中間に構成の異なる段が入らない。したがって、シフトレジスタにセットリセット型フリップフロップを用いる場合には本構成が好適である。
【００１４】  また、本表示装置の駆動回路においては、シフトレジスタの各段を同一構成にすることが好ましい。こうすれば、位相ずれ等の信号不良をより一層抑制することができる。
【００１５】  上記シフトレジスタは双方向シフトが可能なシフトレジスタであることが好ましい。双方向シフトが可能なシフトレジスタでは、両端部にシフトを止めるための段を設ける必要がある。よって、シフトレジスタを途中で止めて部分表示を行う構成ではシフトレジスタの中間部に構成の異なる段が２倍必要となる。一方、本構成では部分表示の際にシフトレジスタを途中で止めないため、双方向シフトが可能な構成でもシフトレジスタの中間に構成の異なる段が入らない。したがって、双方向シフト可能なシフトレジスタを用いる場合には本構成が好適である。
【００１６】  また、本表示装置の駆動回路では、シフトレジスタの上記所定段（非表示領域に対応する段）それぞれに対応して、各段から出力される信号を遮断することが可能な遮断回路を設ける構成することもできる。この各段から出力される信号は、データサンプリングパルスであっても良いし、プリチャージパルスであっても良い。
【００１７】  また、本表示装置の駆動回路では、遮断回路は、部分表示時に入力される部分表示モード信号を用いて対応する段から出力される信号を遮断するように構成しても良い。
【００１８】  上記構成においては、遮断回路は、上記部分表示モード信号が入力されない場合に遅延回路として機能することが好ましい。例えば、部分表示信号が入力されない場合は通常の遅延回路として機能するように構成すれば、信号処理回路の規模を増加させることなく、上記の効果を得ることができる。この場合、上記遮断回路は遅延部を含む論理回路と第１のＮＯＲ回路とを含み、上記論理回路には、対応する段から出力される信号と部分表示モード信号とが入力され、該論理回路の２つの出力それぞれが上記第１のＮＯＲ回路に入力されている構成とすることができる。なお、部分表示時には上記論理回路の少なくとも一方の出力が固定されていても良い。さらに、上記論理回路は、対応する段から出力される信号の反転信号および部分表示モード信号が入力される第２のＮＯＲ回路と該第２のＮＯＲ回路の出力信号を遅延させるとともに反転させる遅延部とを有し、上記対応する段から出力される信号の反転信号と上記遅延部の出力信号とを出力する構成としても良い。なお、部分表示時には、上記遅延部の出力信号が固定信号であっても良い。
【００１９】  また、本表示装置の駆動回路では、上記シフトレジスタから２倍パルス信号が出力されるように構成しても構わない。
【００２０】  また、本表示装置の駆動回路では、部分表示時に、シフトレジスタの中途段からシフトを開始することもできる。この中途段とは表示部に対応する段である。例えば、部分表示時には、表示部における非表示領域端部に対応する段からシフトを開始することもできる。
【００２１】  本発明の表示装置の駆動方法は、シフトレジスタの各段で生成したパルスを、信号処理回路を介して出力し、これによって表示装置を駆動する表示装置の駆動方法であって、表示装置を部分表示させる場合に、シフトレジスタをシフト開始段から最終段まで動作させてパルスを出力させる一方、非表示領域に対応する段から出力されたパルスを信号処理回路で遮断し、表示領域に対応する段から出力されたパルスについてはこれを遮断しないことを特徴としている。
【００２２】  本発明の表示装置の駆動方法においては、非表示領域に対応する段で生成されたパルスを部分表示信号によって遮断するようにすることができる。
【００２３】  本発明の表示装置の駆動方法においては、表示装置を部分表示させる場合に、シフトレジスタを（表示領域の位置に基づいて決定される）中途段から動作させる（シフトを開始させる）こともできる。
【００２４】  また、本発明の表示装置の駆動方法では、上記非表示領域に対応する段で生成されたパルスと、一定信号の部分表示信号とのＮＯＲをとることで該パルスを遮断することもできる。
【００２５】  また、本発明の信号線駆動方法は、シフトレジスタの各段で生成したパルスを、信号処理回路を介して出力し、これによって複数の信号線を駆動する信号線駆動方法であって、シフトレジスタの所定段で生成されたパルスを信号処理回路で遮断する一方、他段で生成されたパルスについてはこれを遮断しないことで、所定の信号線を非駆動とすることを特徴としている。
【００２６】  また、本発明の表示装置は、上記表示装置の駆動回路を備えたことを特徴としている。
【００２７】  以上のように、本発明の表示装置の駆動回路は、部分表示を行う場合にも、シフトレジスタを最終段まで動作させて信号を出力（パルスを生成）させつつ、非表示領域に対応する段の信号は、シフトレジスタ下段に設けた遮断回路で遮断することができる。このように、上記構成では、部分表示のときでもシフトレジスタを途中で止めないで済むため、シフトレジスタの中間部にシフトを止める特別な段（構成の異なる段）を設ける必要がない。したがって、構成の異なる段が入ることによって起こる位相ずれ等の信号不良を抑制することができ、高品位表示が可能となる。
【図面の簡単な説明】
【００２８】
【図１】実施の形態１に係る表示装置の構成の一部を示す回路図である。
【図２】実施の形態１に係る表示装置の構成の一部を示す回路図である。
【図３】実施の形態１（ワイド表示時）に係るシフトレジスタ回路の出力とディレイ回路の出力との関係を示すタイミングチャートである。
【図４】実施の形態１（部分表示時）に係るシフトレジスタ回路の出力とディレイ回路の出力との関係を示すタイミングチャートである。
【図５】実施の形態１に係る表示装置の構成を示す回路図である。
【図６（ａ）】本実施の形態１・２に係るディレイ回路の構成を示す回路図である。
【図６（ｂ）】本実施の形態１・２に係るディレイ回路の構成を示す回路図である。
【図７（ａ）】本実施の形態１・２に係るディレイ回路の動作を示すタイミングチャートである。
【図７（ｂ）】本実施の形態１・２に係るディレイ回路の動作を示すタイミングチャートである。
【図８】シフトレジスタ回路の構成を示す回路図である。
【図９（ａ）】図８のシフトレジスタ回路の動作を示すタイミングチャートである。
【図９（ｂ）】図８のシフトレジスタ回路の動作を示すタイミングチャートである。
【図１０（ａ）】図８のシフトレジスタ回路の動作を示すタイミングチャートである。
【図１０（ｂ）】図８のシフトレジスタ回路の動作を示すタイミングチャートである。
【図１１】図８のシフトレジスタ回路の動作を示すタイミングチャートである。
【図１２】シフトレジスタ回路の構成を示す回路図である。
【図１３（ａ）】図１２のシフトレジスタ回路の動作を示すタイミングチャートである。
【図１３（ｂ）】図１２のシフトレジスタ回路の動作を示すタイミングチャートである。
【図１４】シフトレジスタ回路の構成を示す回路図である。
【図１５（ａ）】図１４のシフトレジスタ回路の動作を示すタイミングチャートである。
【図１５（ｂ）】図１４のシフトレジスタ回路の動作を示すタイミングチャートである。
【図１６】シフトレジスタの動作（ワイド表示時）を示すタイミングチャートである。
【図１７】シフトレジスタの動作（部分表示時）を示すタイミングチャートである。
【図１８】実施の形態２に係る表示装置の構成の一部を示す回路図である。
【図１９】実施の形態２に係る表示装置の構成の一部を示す回路図である。
【図２０】実施の形態２に係る表示装置の構成を示す回路図である。
【図２１】シフトレジスタ回路の構成を示す回路図である。
【図２２（ａ）】図２１のシフトレジスタ回路の動作を示すタイミングチャートである。
【図２２（ｂ）】図２１のシフトレジスタ回路の動作を示すタイミングチャートである。
【図２３（ａ）】図２１のシフトレジスタ回路の動作を示すタイミングチャートである。
【図２３（ｂ）】図２１のシフトレジスタ回路の動作を示すタイミングチャートである。
【図２４】シフトレジスタ回路の構成を示す回路図である。
【図２５（ａ）】図２４のシフトレジスタ回路の動作を示すタイミングチャートである。
【図２５（ｂ）】図２４のシフトレジスタ回路の動作を示すタイミングチャートである。
【図２６（ａ）】図２４のシフトレジスタ回路の動作を示すタイミングチャートである。
【図２６（ｂ）】図２４のシフトレジスタ回路の動作を示すタイミングチャートである。
【図２７】シフトレジスタ回路の構成を示す回路図である。
【図２８（ａ）】図２７のシフトレジスタ回路の動作を示すタイミングチャートである。
【図２８（ｂ）】図２７のシフトレジスタ回路の動作を示すタイミングチャートである。
【図２９】シフトレジスタの動作（ワイド表示時）を示すタイミングチャートである。
【図３０】シフトレジスタの動作（部分表示時）を示すタイミングチャートである。
【図３１（ａ）】各表示モードおよびシフト方向を設定する論理回路図である。
【図３１（ｂ）】図３１（ａ）に示す論理回路図の真理表である。
【図３２】ＳＲ−ＦＦ（セットリセット型フリップフロップ）の構成を示す回路図である。
【図３３】レベルシフタの構成を示す回路図である。
【図３４（ａ）】レベルシフタと代替可能なスイッチ回路の構成を示す回路図である。
【図３４（ｂ）】図３４（ａ）のスイッチ回路の動作を示すタイミングチャートである。
【図３５】シフトレジスタ回路に設けられるスイッチの構成を示す回路図である。
【図３６（ａ）】プリチャージ用バッファ回路の構成を示す回路図である。
【図３６（ｂ）】データ用バッファ回路の構成を示す回路図である。
【図３７（ａ）】サンプリング回路の構成を示す回路図である。
【図３７（ｂ）】図３７（ａ）のサンプリング回路の一部を示す回路図である。
【図３８】マスク用スイッチ回路の構成を示す回路図である。
【図３９】従来の表示装置の構成を示す回路図である。
【発明を実施するための最良の形態】
【００２９】  〔実施の形態１〕
本発明に係る実施の形態の一例を説明すれば以下のとおりである。図１、図２および図５は、実施の形態１に係る表示装置１の構成を示す回路図である。なお、図１・２セットで図５に対応する。各図に示されるように、本表示装置１（例えば、液晶表示装置）は、シフトレジスタ２、ディレイ回路部４、バッファ回路部３、サンプリング回路部８およびマスク用スイッチ回路部９を含むソースドライバと、出力ラインＳ（Ｓｄ３、Ｓ１〜Ｓ３０７およびＳｄ４）、通常表示部６、ワイド時表示部（マスク部）５ａ・５ｂおよびダミー画素部７ａ・７ｂを含む表示部とを備える。なお、図５ではシフトレジスタ２の各段の接続関係を省略している。【００３０】  シフトレジスタ２は複数のシフトレジスタ段（端から順に、ダミー段ＳＲｄ１〜ＳＲｄ３、ＳＲ１〜ＳＲ３０７およびダミー段ＳＲｄ４〜ＳＲｄ６）を備え、ディレイ回路部４は複数のディレイ回路（端から順にＤＬｄ３、ＤＬ１〜ＤＬ３０７およびＤＬｄ４）を備え、バッファ回路部３は複数のバッファ回路（端から順にＢｕｄ３、Ｂｕ１〜Ｂｕ３０７およびＢｕｄ４）を備え、サンプリング回路部８は複数のサンプリング回路（端から順にＳＭｄ３、ＳＭ１〜ＳＭ３０７およびＳＭｄ４）を備え、マスク用スイッチ回路部９は、複数のマスク用スイッチ回路（端から順にＢＬｄ３、ＢＬ１〜ＢＬ３０７およびＢＬｄ４）を備える。【００３１】  ここで、シフトレジスタ段ＳＲｉ、ディレイ回路ＤＬｉ、バッファ回路Ｂｕｉおよびサンプリング回路ＳＭｉが、この順に接続され、さらにサンプリング回路ＳＭｉが出力ラインＳｉに接続されている（ただし、ｉは１〜３０７の整数）。シフトレジスタ段ＳＲｄ３、ディレイ回路ＤＬｄ３、バッファ回路Ｂｕｄ３、サンプリング回路ＳＭｄ３および出力ラインＳｄ３についても同様である。また、シフトレジスタ段ＳＲｄ４、ディレイ回路ＤＬｄ４、バッファ回路Ｂｕｄ４、サンプリング回路ＳＭｄ４および出力ラインＳｄ４についても同様である。【００３２】  本表示装置１は、入力用のラインとして、ラインＬ１（ＡＳＰＥＢ）、Ｌ５（ＡＳＰＥ）、Ｌ２（ＰＶＩＤ）、Ｌ３（ＶＩＤ）、Ｌ４（ＭＶＩＤ）と、ＳＳＰＢ、ＷＲ、ＷＬ、ＮＲ、ＮＬ、ＩＮＩ、ＬＲ、ＣＫおよびＣＫＢの各ラインとを備える。ここで、ＳＳＰＢ、ＷＲ、ＷＬ、ＮＲ、ＮＬ、ＩＮＩ、ＬＲは回路の駆動動作電圧のＨｉｇｈとＬｏｗの電位で入力される信号であり、また、ＣＫ、ＣＫＢは回路の駆動動作電圧のＨｉｇｈとＬｏｗの電位差より振幅が小さいため、レベルシフタによって回路の駆動動作電圧までレベルシフトされる必要がある信号である。【００３３】  図３１（ａ）は、ＡＳＰＥおよびＬＲ（入力）と、ＷＬ・ＷＲ・ＮＬ・ＮＲ（出力）との関係を示す論理回路であり、（ｂ）はその真理表である。図３１（ａ）・図３１（ｂ）に示されるように、ＡＳＰＥが「Ｈ」でＬＲが「Ｈ」のときは、ＷＬのみ「Ｈ」となり、残りのＷＲ・ＮＬ・ＮＲは「Ｌ」である。ＡＳＰＥが「Ｈ」でＬＲが「Ｌ」のときは、ＷＲのみ「Ｈ」となり、残りのＷＬ・ＮＬ・ＮＲは「Ｌ」である。ＡＳＰＥが「Ｌ」でＬＲが「Ｈ」のときは、ＮＬのみ「Ｈ」となり、残りのＷＬ・ＷＲ・ＮＲは「Ｌ」である。ＡＳＰＥが「Ｌ」でＬＲが「Ｌ」のときは、���Ｒのみ「Ｈ」となり、残りのＷＲ・ＷＬ・ＮＬは「Ｌ」である。【００３４】  ２つのワイド時表示部５ａ・５ｂは、画面中央部の通常表示部６を挟むようにその両側に設けられ、さらにこの通常表示部６およびワイド時表示部５ａ・５ｂを挟むように２つのダミー画素部７ａ・７ｂが設けられている。【００３５】  サンプリング回路ＳＭｄ３は出力ラインＳｄ３を介してダミー画素部７ａに接続され、サンプリング回路ＳＭ１〜ＳＭ３８はそれぞれ、出力ラインＳ１〜Ｓ３８を介してワイド時表示部５ａに接続され、サンプリング回路ＳＭ３９〜ＳＭ２６９はそれぞれ、出力ライＳ３９〜Ｓ２６９を介して通常表示部６に接続され、サンプリング回路ＳＭ２７０〜３０７はそれぞれ、出力ラインＳ２７０〜３０７を介してワイド時表示部５ｂに接続され、サンプリング回路ＳＭｄ４は出力ラインＳｄ４を介してダミー画素部７ｂに接続されている。さらに、マスク用スイッチ回路ＢＬｄ３がダミー画素部７ａに接続され、マスク用スイッチ回路ＢＬ１〜３８がワイド時表示部５ａに接続され、マスク用スイッチ回路ＢＬ３９〜２６９が通常表示部６に接続され、マスク用スイッチ回路ＢＬ２７０〜３０７がワイド時表示部５ｂに接続され、マスク用スイッチ回路ＢＬｄ４がダミー画素部７ｂに接続されている。【００３６】  本シフトレジスタ２は２倍パルスに対応した構成であり、双方向シフトが可能であるとともに、部分表示の（通常表示部６だけを表示する）際、２分割のシフト動作をする。すなわち、部分表示において、右方向シフトであればシフトレジスタ回路ＳＲ３７〜ＳＲｄ６が動作し（図中矢印参照）、左方向シフトであればシフトレジスタ回路ＳＲ２７１〜ＳＲｄ１が動作する（図中矢印参照）。一方、ワイド表示の（通常表示部６に加え、ワイド時表示部５を表示する）際には、右方向シフトであればシフトレジスタ回路ＳＲｄ２〜ＳＲｄ６が動作し、左方向シフトであればシフトレジスタ回路ＳＲｄ５〜ＳＲｄ１が動作する。【００３７】  以下に、各シフトレジスタ回路の構成および動作について説明する。【００３８】  シフトレジスタ回路ＳＲｄ１・ＳＲｄ３・ＳＲ１〜ＳＲ３６・ＳＲ３８〜ＳＲ２７０・ＳＲ２７２〜３０７・ＳＲｄ４・ＳＲｄ６（以下シフトレジスタ回路Ｘとする）の構成を図８に示す。同図に示すように、シフトレジスタ回路Ｘは、スイッチ３０、スイッチ３１、スイッチ３２、レベルシフタ３５、ＮＯＲ３６、セットリセット型フリップフロップ（以下、ＳＲ−ＦＦ）３７および３つのインバータ３８・３９・４０を含んで成り、８つの入力端（ＣＫ・ＣＫＢ・ＬＲ・ＩＮＩ・ＱＢｒ・ＱＢｌ・Ｒｒｒ・Ｒｌｌ）と４つの出力端（ＱＢ・Ｐ・Ｌｓ・Ｑ）とを備える。なお、各スイッチ（３０〜３２）は、入力ａ・ｂ・ｃ・ｃｂおよび出力ｏを備える。また、レベルシフタ３５は、上記入力端ＣＫ・ＣＫＢに接続され、入力ＥＮおよび出力ｏｂを備える。また、ＳＲ−ＦＦ３７は、入力端ＩＮＩに接続されるとともに入力ＳＢ（セットバー）およびリセットＲを備え、その出力は（シフトレジスタ回路Ｘの）出力端Ｑに接続されている。また、ＮＯＲ３６は２入力であり、各インバータ（３８〜４０）は正論理の信号を増幅して負論理の信号として出力する。【００３９】  シフ���レジスタ回路ＳＲに設けられるセットリセット型フリップフロップ（ＳＲ−ＦＦ）は、例えば図３２に示す回路で構成され、ＳＢに「Ｌ」が入力されると、出力Ｑは「Ｈ（アクティブ）」、ＱＢは「Ｌ（アクティブ）」となり、リセットＲに「Ｈ」が入力されると、出力Ｑは「Ｌ」、出力ＱＢは「Ｈ」となる。【００４０】  シフトレジスタ回路ＳＲに設けられるレベルシフタは例えば図３３に示す回路で構成され、ＥＮが「Ｈ（アクティブ）」の場合、入力されるクロック（ＣＫあるいはＣＫＢ）の反転信号をレベルシフトしてｏｂから出力する。なお、ＥＮが「Ｌ」の場合は「Ｈ」を出力する。【００４１】  シフトレジスタ回路ＳＲに設けられるスイッチＳＷ（３０・３１・３２）は、例えば図３５に示す構成である。すなわち、ＰチャネルＭＯＳトランジスタ８０とＮチャネルＭＯＳトランジスタ８２とがカップリングされる（一方のドレインと他方のソースとが接続されて端子Ｔ７、一方のソースと他方のドレインとが接続されて端子Ｕ７とされる）とともに、ＰチャネルＭＯＳトランジスタ８１とＮチャネルＭＯＳトランジスタ８３とがカップリング（一方のドレインと他方のソースとが接続されて端子Ｔ８、一方のソースと他方のドレインとが接続されて端子Ｕ８とされる）され、Ｔ７とａとが接続され、Ｔ８とｂとが接続され、トランジスタ８１のゲートとトランジスタ８２のゲートとｃとが接続され、トランジスタ８０のゲートとトランジスタ８３のゲートとｃｂとが接続され、Ｕ７とＵ８と出力ｏとが接続されている。【００４２】  図８に戻って、スイッチ３０は、その入力ａが入力端ＱＢｌに接続され、入力ｂが入力端ＱＢｒに接続され、その入力ｃが入力端ＬＲに接続され、その入力ｃｂがインバータ３８の出力に接続されている。このインバータ３８の入力はＬＲに接続される。また、スイッチ３１は、その入力ａがＲｒｒに接続され、入力ｂがＲｌｌに接続され、その入力ｃが入力端ＬＲに接続され、その入力ｃｂがインバータ３８の出力に接続されている。また、スイッチ３２は、その入力ａがスイッチ３０の出力ｏに接続され、入力ｂがＶＤＤに接続され、その入力ｃがＶＤＤに接続され、その入力ｃｂがＶＳＳに接続されている。ＮＯＲ３６には、スイッチ３２の出力とＳＲ−ＦＦ３７の出力とが入力され、ＮＯＲ３６の出力がレベルシフタの入力ＥＮに接続されている。レベルシフタの出力ｏｂは、インバータ４０の入力およびＳＲ−ＦＦ３７の入力ＳＢ（セットバー）に接続される。また、ＳＲ−ＦＦ３７のリセットＲはスイッチ３１の出力ｏに接続され、ＳＲ−ＦＦ３７の出力は、インバータ３９の入力およびシフトレジスタ回路Ｘの出力端Ｑに接続されている。なお、シフトレジスタ回路Ｘの他の（Ｑ以外の）出力端については、ＱＢがインバータ３９の出力に接続され、Ｌｓがインバータ４０の出力に接続され、ＰがＮＯＲ３６の出力に接続されている。【００４３】  スイッチ３０の動作は図９（ａ）・図９（ｂ）のとおりである。すなわち、シフトレジスタ回路Ｘの入力端ＬＲが「Ｈ（Ｈｉｇｈ）」のときは入力ａに接続する入力端ＱＢｌの信号がそのまま出力される（図９（ａ）参照）。一方、入力端ＬＲが「Ｌ（Ｌｏｗ）」であれば、入力ｂに接続する入力端ＱＢｒの信号が��のまま出力される（図９（ｂ）参照）。【００４４】  また、スイッチ３１の動作は図１０（ａ）・図１０（ｂ）のとおりである。すなわち、シフトレジスタ回路Ｘの入力端ＬＲが「Ｈ」であれば、入力ａに接続する入力端Ｒｒｒの信号がそのまま出力される（図１０（ａ）参照）。一方、入力端ＬＲが「Ｌ」であれば、入力ｂに接続する入力端Ｒｌｌの信号がそのまま出力される（図１０（ｂ）参照）。なお、スイッチ３２においては、常に入力ａへの入力信号（パルス）がそのまま出力される（常時ＯＮ）。なお、ＳＲ−ＦＦにおいては、入力ＳＢに「Ｌ」が入力されると「Ｈ」が出力され、リセットＲに「Ｈ」が入力されると「Ｌ」が出力される。【００４５】  また、ＮＯＲ３６およびレベルシフタ３５の動作は図１１のとおりである。すなわち、ｔ１でスイッチ３２の出力ｏ（ノードα）が「Ｌ（アクティブ）」になると、ＮＯＲ３６の出力（シフトレジスタ回路Ｘの出力端Ｐおよびレベルシフタの入力ＥＮ）は「Ｈ（アクティブ）」となる。したがって、レベルシフタ３５からはＣＫＢ（ＣＫの反転信号）がレベルシフトされて出力される。よって、ｔ２でＣＫＢが「Ｌ」になると、レベルシフタ３５の出力ｏｂが「Ｌ（アクティブ）」となり、ＳＲ−ＦＦ３７の入力ＳＢに「Ｌ」が入力されるため、出力（出力端Ｑ）は「Ｈ（アクティブ）」となる。出力端Ｑが「Ｈ」（ＮＯＲ３６の入力）となるため、ｔ２から遅延したｔ３でＮＯＲ３６の出力（シフトレジスタ回路Ｘの出力端Ｐおよびレベルシフタ３５の入力ＥＮ）が「Ｌ」（非アクティブ）」となり、レベルシフタ３５の出力ｏｂが「Ｈ（非アクティブ）」となる。【００４６】  シフトレジスタ回路ＳＲ３７・ＳＲ２７１（以下シフトレジスタ回路Ｙとする）の構成を図１２に示す。同図に示すように、シフトレジスタ回路Ｙの構成部材はシフトレジスタ回路Ｘと同一である。すなわち、スイッチ３０、スイッチ３１、スイッチ３２、レベルシフタ３５、ＮＯＲ３６、セットリセット型フリップフロップ（以下、ＳＲ−ＦＦ）３７および３つのインバータ３８・３９・４０を含んで成り、１０個の入力端（ＮＬ／ＮＲ・ＣＫ・ＣＫＢ・ＬＲ・ＳＳＰＢ・ＩＮＩ・ＱＢｒ・ＱＢｌ・Ｒｒｒ・Ｒｌｌ）と４つの出力端（ＱＢ・Ｐ・Ｌｓ・Ｑ）とを備える。なお、ＳＲ３７は入力端ＮＬを有し、ＳＲ２７１は入力端ＮＲを有する。また、各スイッチ（３０〜３２）は、入力ａ・ｂ・ｃ・ｃｂおよび出力ｏを備える。また、レベルシフタ３５は、上記入力端ＣＫ・ＣＫＢに接続され、入力ＥＮおよび出力ｏｂを備える。また、ＳＲ−ＦＦ３７は、入力端ＩＮＩに接続されるとともに入力ＳＢ（セットバー）およびリセットＲを備え、その出力は（シフトレジスタ回路Ｙの）出力端Ｑに接続されている。【００４７】  シフトレジスタ回路Ｙの各構成部材の接続および動作も、スイッチ３２を除いてシフトレジスタ回路Ｘと同様である。すなわち、シフトレジスタ回路Ｙのスイッチ３２は、その入力ｂがシフトレジスタ回路Ｙの入力端ＳＳＰＢに接続される。また、シフトレジスタ回路Ｙの入力端ＮＬ（ＳＲ３７の場合）／ＮＲ（ＳＲ２７１の場合）が、スイッチ３２の入力ｃｂに接続されるとともに、インバータを介してその（スイッチ３２の）入力ｃに接続されている。���フトレジスタ回路Ｙは、部分表示時（ＡＳＰＥが「Ｌ」のとき）に、シフトレジスタ１の途中の段（ＳＲ３７・ＳＲ２７１）に入力されたスタートパルス（ＳＳＰＢ）を、スイッチ３２によってＮＯＲ３６、レベルシフタ３５およびＳＲ−ＦＦ３７に伝達し、シフトレジスタの途中からシフト動作を開始させる。【００４８】  シフトレジスタ回路Ｙにおけるスイッチ３２の動作は図１３（ａ）・図１３（ｂ）に示すとおりである。ＡＳＰＥが「Ｌ」かつＮＬが「Ｈ」のとき（部分表示の右方向シフトのとき）は、ＳＲ３７のノードα（スイッチ３２の出力）にＳＳＰＢがそのまま出力される。また、ＡＳＰＥが「Ｌ」かつＮＲが「Ｈ」のとき（部分表示の左方向シフトのとき）は、ＳＲ３７１のノードα（スイッチ３２の出力）にＳＳＰＢがそのまま出力される。一方、ＡＳＰＥが「Ｈ」（ワイド表示）であれば、ＮＲ、ＮＬともに「Ｌ」となり、このときはＳＲ３７・２７１双方において、ＳＳＰＢが遮断され、ノードβ（スイッチ３０の出力ｏ）の信号がノードα（スイッチ３２の出力ｏ）にそのまま出力される（シフトレジスタ回路Ｘのスイッチ３２と同じ動作）。【００４９】  シフトレジスタ回路ＳＲｄ２・ＳＲｄ５（以下シフトレジスタ回路Ｚとする）の構成を図１４に示す。同図に示すように、シフトレジスタ回路Ｚの構成部材はシフトレジスタ回路Ｘと同一である。すなわち、スイッチ３０、スイッチ３１、スイッチ３２、レベルシフタ３５、ＮＯＲ３６、セットリセット型フリップフロップ（以下、ＳＲ−ＦＦ）３７および３つのインバータ３８・３９・４０を含んで成り、１０個の入力端（ＷＬ／ＷＲ・ＣＫ・ＣＫＢ・ＬＲ・ＳＳＰＢ・ＩＮＩ・ＱＢｒ・ＱＢｌ・Ｒｒｒ・Ｒｌｌ）と２つの出力端（ＱＢ・Ｌｓ）とを備える。この段では、プリチャージＰＶＩＤやビデオ信号ＶＩＤをサンプリングするためのパルスを必要としないため、出力端子Ｐ、Ｑを省略した構成になっている。もっとも、より厳密に負荷を揃えるために、他のシフトレジスタ回路と同様に出力端子Ｐ、Ｑを設け、他の段と同様のディレイ回路４をダミーの負荷として接続してもよい。なお、ＳＲｄ２は入力端ＷＬを有し、ＳＲｄ５は入力端ＷＲを有する。また、各スイッチ（３０〜３２）は、入力ａ・ｂ・ｃ・ｃｂおよび出力ｏを備える。また、レベルシフタは、上記入力端ＣＫ・ＣＫＢに接続され、入力ＥＮおよび出力ｏｂを備える。また、ＳＲ−ＦＦ３７は、入力端ＩＮＩに接続されるとともに入力ＳＢ（セットバー）およびリセットＲを備えており、その出力はインバータ３９およびＮＯＲ３６に入力される。【００５０】  シフトレジスタ回路Ｚの各構成部材の接続および動作も、スイッチ３２を除いてシフトレジスタ回路Ｘと同様である。すなわち、シフトレジスタ回路Ｚのスイッチ３２は、その入力ｂがシフトレジスタ回路Ｚの入力端ＳＳＰＢに接続される。また、シフトレジスタ回路Ｚの入力端ＷＬ（ＳＲｄ２の場合）／ＷＲ（ＳＲｄ５の場合）が、スイッチ３２の入力ｃｂに接続されるとともに、インバータを介してその（スイッチ３２の）入力ｃに接続されている。シフトレジスタ回路Ｚは、ワイド表示時（ＡＳＰＥが「Ｈ」のとき）に、シフトレジスタ１のダミー段（ＳＲｄ２・ＳＲｄ５）に入力されたスタートパル��（ＳＳＰＢ）を、スイッチ３２によってＮＯＲ３６、レベルシフタ３５およびＳＲ−ＦＦ３７に伝達し、シフトレジスタの端からシフト動作を開始させる。【００５１】  シフトレジスタ回路Ｚにおけるスイッチ３２の動作は図１５（ａ）・図１５（ｂ）に示すとおりである。ＡＳＰＥが「Ｈ」かつＷＬが「Ｈ」のとき（ワイド表示の右方向シフトのとき）は、ＳＲｄ２のノードα（スイッチ３２の出力）にＳＳＰＢがそのまま出力される。また、ＡＳＰＥが「Ｈ」かつＷＲが「Ｈ」のとき（ワイド表示の左方向シフトのとき）は、ＳＲｄ５のノードα（スイッチ３２の出力）にＳＳＰＢがそのまま出力される。ＡＳＰＥが「Ｌ」（部分表示）であれば、ＷＲ、ＷＬともに「Ｌ」となり、このときはＳＲｄ２・ＳＲｄ５双方において、ＳＳＰＢが遮断され、ノードβ（スイッチ３０の出力ｏ）の信号がノードα（スイッチ３２の出力ｏ）にそのまま出力される（シフトレジスタ回路Ｘのスイッチ３２と同じ動作）。【００５２】  シフトレジスタ２における各シフトレジスタ回路の接続関係は以下の通りである（図１・２参照）。【００５３】  例えばシフトレジスタ回路ＳＲ３７・３８についてみると以下の通りである。すなわち、ＳＲ３７については、そのＱＢｌがＳＲ３６のＱＢに接続され、そのＱＢｒがＳＲ３８のＱＢに接続され、そのＲｒｒがＳＲ３９のＬｓに接続され、そのＲｌｌがＳＲ３５のＬｓに接続され、そのＱＢがＳＲ３６のＱＢｒおよびＳＲ３８のＱＢｌに接続され、そのＰがプリチャージ用ディレイ回路ＤＬＰ３７に接続され、そのＬｓがＳＲ３５のＲｒｒおよびＳＲ３９のＲｌｌに接続され、そのＱがデータ用ディレイ回路ＤＬＳ３７に接続されている。ＳＲ３８については、そのＱＢｌがＳＲ３７のＱＢに接続され、そのＱＢｒがＳＲ３９のＱＢに接続され、そのＲｒｒがＳＲ４０のＬｓに接続され、そのＲｌｌがＳＲ３６のＬｓに接続され、そのＱＢがＳＲ３７のＱＢｒおよびＳＲ３９のＱＢｌに接続され、そのＰがプリチャージ用ディレイ回路ＤＬＰ３８に接続され、そのＬｓがＳＲ３６のＲｒｒおよびＳＲ４０のＲｌｌに接続され、そのＱがデータ用ディレイ回路ＤＬＳ３８に接続されている。【００５４】  このように、図１・２の各シフトレジスタ回路ＳＲｎ（ｎは１〜３０７）を考えてみると、そのＱＢｌがＳＲｎ−１（左のシフトレジスタ回路）のＱＢに接続され、そのＱＢｒがＳＲｎ＋１（右のシフトレジスタ回路）のＱＢに接続され、そのＲｒｒがＳＲｎ＋２（２つ右のシフトレジスタ回路）のＬｓに接続され、そのＲｌｌがＳＲｎ−２（２つ左のシフトレジスタ回路）のＬｓに接続され、そのＱＢがＳＲｎ−１（左のシフトレジスタ回路）のＱＢｒおよびＳＲｎ＋１（右のシフトレジスタ回路）のＱＢｌに接続され、そのＰがプリチャージ用ディレイ回路ＤＬＰｎに接続され、そのＬｓがＳＲｎ−２（２つ左のシフトレジスタ回路）のＲｒｒおよびＳＲｎ＋２（２つ右のシフトレジスタ回路）のＲｌｌに接続され、そのＱがデータ用ディレイ回路ＤＬＳｎに接続されている。シフトレジスタ回路ＳＲｄ３・ＳＲｄ４についても同様である。【００５５】  なお、ＳＲｄ１については、そのＱＢｌがＶＤＤに接続され、そのＱＢｒがＳＲｄ２のＱＢに接続され、そのＲｒｒがＳＲｄ３のＬ��に接続され、そのＲｌｌがインバータＩＮ１の出力に接続され、そのＱＢがＳＲｄ２のＱＢｌに接続され、そのＬｓがインバータＩＮ１に直列に接続されたインバータ２の入力と、ＳＲｄ２のＲｌｌと、ＳＲｄ３のＲｌｌとに接続されている。また、ＳＲｄ２については、そのＱＢｌがＳＲｄ１のＱＢに接続され、そのＱＢｒがＳＲｄ３のＱＢに接続され、そのＲｒｒがＳＲ１のＬｓに接続され、そのＲｌｌが上記インバータＩＮ２の入力に接続され、そのＱＢがＳＲｄ１のＱＢｒおよびＳＲｄ３のＱＢｌに接続され、そのＬｓがＳＲ１のＲｌｌに接続されている。【００５６】  また、ＳＲｄ５については、そのＱＢｌがＳＲｄ４のＱＢに接続され、そのＱＢｒがＳＲｄ６のＱＢに接続され、そのＲｒｒがＳＲｄ４のＲｒｒおよびＳＲｄ６のＬｓに接続され、そのＲｌｌがＳＲ３０７のＬｓに接続され、そのＱＢがＳＲｄ４のＱＢｒおよびＳＲｄ６のＱＢｌに接続され、そのＬｓがＳＲ３０７のＲｒｒに接続されている。また、ＳＲｄ６については、そのＱＢｌがＳＲｄ５のＱＢに接続され、そのＱＢｒがＶＤＤに接続され、そのＲｒｒがインバータＩＮ３に直列に接続されたインバータＩＮ４の出力に接続され、そのＲｌｌがＳＲｄ４のＬｓに接続され、そのＱＢがＳＲｄ５のＱＢｒに接続され、そのＬｓがＳＲｄ４のＲｒｒと、ＳＲｄ５のＲｒｒと、インバータＩＮ３の入力とに接続されている。【００５７】  ここで、ディレイ回路部４、バッファ回路部３およびサンプリング回路部８について説明する（図１・５・６参照）。各ディレイ回路ＤＬ（端から順にＤＬｄ３、ＤＬ１〜ＤＬ３０７およびＤＬｄ４）は、プリチャージ用ディレイ回路ＤＬＰとデータ用ディレイ回路ＤＬＳとを備える。すなわち、ディレイ回路ＤＬｉ（ｉは１〜３０７の整数）は、プリチャージ用ディレイ回路ＤＬＰｉとデータ用ディレイ回路ＤＬＳｉとを備える。ディレイ回路ＤＬｄ３は、プリチャージ用ディレイ回路ＤＬＰｄ３とデータ用ディレイ回路ＤＬＳｄ３とを備える。ディレイ回路ＤＬｄ４についても同様である。さらに、各バッファ回路Ｂｕは、プリチャージ用バッファ回路ＢｕＰとデータ用バッファ回路ＢｕＳとを備える。すなわち、バッファ回路Ｂｕｉ（ｉは１〜３０７の整数）は、プリチャージ用バッファ回路ＢｕＰｉとデータ用バッファ回路ＢｕＳｉとを備える。バッファ回路Ｂｕｄ３は、プリチャージ用バッファ回路ＢｕＰｄ３とデータ用バッファ回路ＢｕＳｄ３とを備える。バッファ回路Ｂｕｄ４についても同様である。【００５８】  ここで、ワイド時表示部５ａ・５ｂに対応する各プリチャージ用ディレイ回路（ＤＬＰｄ３・ＤＬＰ１〜ＤＬＰ３８・ＤＬＰ２７０〜ＤＬＰ３０７・ＤＬＰｄ４）およびワイド時表示部５ａ・５ｂに対応する各データ用ディレイ回路（ＤＬＳｄ３・ＤＬＳ１〜ＤＬＳ３８・ＤＬＳ２７０〜ＤＬＳ３０７・ＤＬＰｄ４）は、表示モード用ラインＬ１に接続される。なお、通常表示部６に対応する各プリチャージ用ディレイ回路（ＤＬＰ３９〜２６９）および通常表示部６に対応する各データ用ディレイ回路（ＤＬＳ３９〜ＤＬＳ２６９）は、表示モード用ラインＬ１に接続されない。ラインＬ１には表示モード信号ＡＳＰＥの反転信号が送られる。【００５９】  プリチャージ用ディレイ回路ＤＬＰは、プリチャージ用バッファ回路ＢｕＰを介してサンプリング回路ＳＭに接続されている。また、データ用ディレイ回路ＤＬＳは、データ用バッファ回路ＢｕＳを介してサンプリング回路ＳＭに接続されている。すなわち、プリチャージ用ディレイ回路ＤＬＰｉ（ｉは１〜３０７の整数）は、プリチャージ用バッファ回路ＢｕＰｉを介してサンプリング回路ＳＭｉに接続され、データ用ディレイ回路ＤＬＳｉ（ｉは１〜３０７の整数）は、データ用バッファ回路ＢｕＳｉを介してサンプリング回路ＳＭｉに接続されている。また、プリチャージ用ディレイ回路ＤＬＰｄ３は、プリチャージ用バッファ回路ＢｕＰｄ３を介してサンプリング回路ＳＭｄ３に接続されている。また、データ用ディレイ回路ＤＬＳｄ３は、データ用バッファ回路ＢｕＳｄ３を介してサンプリング回路ＳＭｄ３に接続されている。プリチャージ用ディレイ回路ＤＬＰｄ４およびデータ用ディレイ回路ＤＬＳｄ４についても同様である。【００６０】  各サンプリング回路ＳＭ（端から順にＳＭｄ３、ＳＭ１〜ＳＭ３０７およびＳＭｄ４）は、各出力ライン（Ｓｄ３・Ｓ１〜Ｓ３０７・Ｓｄ４）に接続している。すなわち、サンプリング回路ＳＭｉ（ｉは０〜３０７の整数）は出力ラインＳｉに接続されている。サンプリング回路ＳＭｄ３・ＳＭｄ４についても同様で、それぞれ出力ラインＳｄ３およびＳｄ４に接続されている。さらに、各サンプリング回路ＳＭはプリチャージラインＬ２および映像ラインＬ３に接続する。プリチャージラインＬ２および映像ラインＬ３にはそれぞれ、プリチャージ信号（電位）ＰＶＩＤおよび映像信号（電位）ＶＩＤが送られる。各サンプリング回路ＳＭは、プリチャージ用バッファ回路ＢｕＰからの信号によって各出力ラインＳとプリチャージラインＬ２とを接続し、また、データ用バッファ回路ＢｕＳからの信号によって出力ラインＳと映像ラインＬ３とを接続する。これにより、各出力ライン（Ｓｄ３・Ｓ１〜Ｓ３０７・Ｓｄ４）に対し、プリチャージおよび映像データの書き込みが行われる。【００６１】  このサンプリング回路ＳＭの一構成例を、図３７（ａ）に示しておく。サンプリング回路ＳＭにおいては、ＰチャネルＭＯＳトランジスタ１５１とＮチャネルＭＯＳトランジスタ１５７とがカップリング（一方のドレインと他方のソースとが接続されて端子Ｔ１、一方のソースと他方のドレインとが接続されて端子Ｕ１と）され、ＰチャネルＭＯＳトランジスタ１５２とＮチャネルＭＯＳトランジスタ１５８とがカップリング（一方のドレインと他方のソースとが接続されて端子Ｔ２、一方のソースと他方のドレインとが接続されて端子Ｕ２と）され、ＰチャネルＭＯＳトランジスタ１５３とＮチャネルＭＯＳトランジスタ１５９とがカップリング（一方のドレインと他方のソースとが接続されて端子Ｔ３、一方のソースと他方のドレインとが接続されて端子Ｕ３と）され、ＰチャネルＭＯＳトランジスタ１５４とＮチャネルＭＯＳトランジスタ１６０とがカップリング（一方のドレインと他方のソースとが接続されて端子Ｔ４、一方のソースと他方のドレインとが接続されて端子Ｕ４と）され、ＰチャネルＭＯＳトランジスタ１５５とＮチャネルＭＯＳトランジスタ１６１とがカップリング（一方の��レインと他方のソースとが接続されて端子Ｔ５、一方のソースと他方のドレインとが接続されて端子Ｕ５と）され、ＰチャネルＭＯＳトランジスタ１５６とＮチャネルＭＯＳトランジスタ１６２とがカップリング（一方のドレインと他方のソースとが接続されて端子Ｔ６、一方のソースと他方のドレインとが接続されて端子Ｕ６と）され、Ｔ１、Ｔ２およびＴ３がＶＩＤ（Ｒ／Ｇ／Ｂ）に接続され、トランジスタ１５７〜１５９の各ゲートとＯＢＳ１（データ用バッファ回路ＢｕＳの一方出力）とが互いに接続され、トランジスタ１５１〜１５３の各ゲートとＯＢＳ２（データ用バッファ回路ＢｕＳの他方出力）とが互いに接続され、Ｔ４、Ｔ５およびＴ６がＰＶＩＤに接続され、トランジスタ１６０〜１６２の各ゲートとＯＢＰ１（プリチャージ用バッファ回路ＢｕＰの一方出力）とが互いに接続され、トランジスタ１５４〜１５６の各ゲートとＯＢＰ２（プリチャージ用バッファ回路ＢｕＰの他方出力）とが互いに接続され、Ｕ１〜Ｕ６が出力ラインＳ（Ｒ／Ｇ／Ｂ）に接続されている。なお、図３７（ａ）はＶＩＤ（Ｒ／Ｇ／Ｂ）の３本に対して、３本の出力ラインＳ（Ｒ／Ｇ／Ｂ）が対応する例であり、図３７（ｂ）はＶＩＤが１本に対して、１本の出力ラインＳが対応する例である。これらは、信号ＯＢＳ１、ＯＢＳ２、ＯＢＰ１、ＯＢＰ２のそれぞれが同時に開閉するトランジスタ数が出力ライン数に応じて増減する一例であり、この例に限定されるものではない。例えば、出力ラインＳ（Ｒ１／Ｇ１／Ｂ１／・・・／Ｒｎ／Ｇｎ／Ｂｎ）の３ｎ本に対して（ｎは２以上の整数）、ＶＩＤ（Ｒ１／Ｇ１／Ｂ１／・・・／Ｒｎ／Ｇｎ／Ｂｎ）の３ｎ本に増やし、ＯＢＳ１、ＯＢＳ２、ＯＢＰ１、ＯＢＰ２のそれぞれが同時に開閉するトランジスタ数が３ｎ個になってもよい。【００６２】  図６（ａ）は本実施の形態にかかるデータ用ディレイ回路ＤＬＳ（遮断回路）の構成を示す回路図である。同図に示されるように、データ用ディレイ回路ＤＬＳは、インバータ４１〜４４と、２入力のＮＯＲ４６・４７とを含んでなり、入力端ｉｎ１・ｉｎ２および出力端Ｏを備える。なお、各インバータ（４１〜４４）は正論理の信号を増幅して負論理の信号として出力する。ここで、インバータ４１は、その入力がｉｎ１に接続され、その出力が、ＮＯＲ４６の第１入力およびＮＯＲ４７の第１入力に接続されている。ＮＯＲ４６の第２入力は入力端ｉｎ２に接続されている。ＮＯＲ４６の出力はインバータ４２の入力に接続され、インバータ４２の出力はインバータ４３の入力に接続され、インバータ４３の出力はインバータ４４の入力に接続され、インバータ４４の出力はＮＯＲ４７の第２入力に接続されている。ＮＯＲ４７の出力は出力端Ｏに接続されている。【００６３】  また、各データ用ディレイ回路（ＤＬＳｄ３・ＤＬＳ１〜ＤＬＳ３０７・ＤＬＳｄ４）の入力端ｉｎ１は、対応する各シフトレジスタ回路（ＳＲｄ３・ＳＲ１〜ＳＲ３０７・ＳＲｄ４）のＱに接続される。また、ワイド時表示部に対応する各データ用ディレイ回路（ＤＬＳｄ３・ＤＬＳ１〜ＤＬＳ３８・ＤＬＳ２７０〜ＤＬＳ３０７・ＤＬＳｄ４）の入力端ｉｎ２は、表示モード用ラインＬ１に接続される。また、通常表示部６に対応する各データ���ディレイ回路（ＤＬＳ３９〜ＤＬＳ２６９）の入力端ｉｎ２は、ＶＳＳに接続される。また、各データ用ディレイ回路（ＤＬＳｄ３・ＤＬＳ１〜ＤＬＳ３０７・ＤＬＳｄ４）の出力端Ｏは、対応する各データ用バッファ回路（ＢｕＳｄ３・ＢｕＳ１〜ＢｕＳ３０７・ＢｕＳｄ４）に接続される。【００６４】  なお、図６（ａ）のデータ用ディレイ回路ＤＬＳでは遅延が生じる遅延部（３連のインバータ４２〜４４）側の系統にＮＯＲ４６を設けているが、これに限定されない。遅延が生じない系統にＮＯＲ４６を設けても良い。【００６５】  図６（ｂ）は本実施の形態にかかるプリチャージ用ディレイ回路ＤＬＰ（遮断回路）の構成を示す回路図である。同図に示されるように、プリチャージ用ディレイ回路ＤＬＰは、インバータ５１〜５４と、２入力のＮＯＲ５６・５７とを含んでなり、入力端ｉｎ１・ｉｎ２および出力端Ｏを備える。なお、各インバータ（５１〜５４）は正論理の信号を増幅して負論理の信号として出力する。ここで、インバータ５１は、その入力がｉｎ１に接続され、その出力が、ＮＯＲ５６の第１入力およびＮＯＲ５７の第１入力に接続されている。ＮＯＲ５６の第２入力は入力端ｉｎ２に接続されている。ＮＯＲ５６の出力はインバータ５２の入力に接続され、インバータ５２の出力はインバータ５３の入力に接続され、インバータ５３の出力はインバータ５４の入力に接続され、インバータ５４の出力はＮＯＲ５７の第２入力に接続されている。ＮＯＲ５７の出力は出力端Ｏに接続されている。【００６６】  また、各プリチャージ用ディレイ回路（ＤＬＰｄ３・ＤＬＰ１〜ＤＬＰ３０７・ＤＬＰｄ４）の入力端ｉｎ１は、対応する各シフトレジスタ回路（ＳＲｄ３・ＳＲ１〜ＳＲ３０７・ＳＲｄ４）のＰに接続される。また、ワイド時表示部に対応する各プリチャージ用ディレイ回路（ＤＬＰｄ３・ＤＬＰ１〜ＤＬＰ３８・ＤＬＰ２７０〜ＤＬＰ３０７・ＤＬＰｄ４）の入力端ｉｎ２は、表示モード用ラインＬ１に接続される。また、通常表示部６に対応する各プリチャージ用ディレイ回路（ＤＬＰ３９〜ＤＬＰ２６９）の入力端ｉｎ２は、ＶＳＳに接続される。また、各プリチャージ用ディレイ回路（ＤＬＰｄ３・ＤＬＰ１〜ＤＬＰ３０７・ＤＬＰｄ４）の出力端Ｏは、対応する各プリチャージ用バッファ回路（ＢｕＰｄ３・ＢｕＰ１〜ＢｕＰ３０７・ＢｕＰｄ４）に接続される。【００６７】  なお、図６（ｂ）のプリチャージ用ディレイ回路ＤＬＰでは遅延が生じる遅延部（３連のインバータ５２〜５４）側の系統にＮＯＲ５６を設けているが、これに限定されない。遅延が生じない系統にＮＯＲ５６を設けても良い。【００６８】  図７（ａ）・図７（ｂ）に、図６（ａ）・図６（ｂ）で示した各ディレイ回路ＤＬ（プリチャージ用ディレイ回路およびデータ用ディレイ回路）の動作を示す。【００６９】  図７（ａ）は入力端ｉｎ２が「Ｌ」の場合（すなわち、ＡＳＰＥが「Ｈ」で表示モード用ラインＬ１が「Ｌ」となり、部分表示信号が入力されない場合）は、ディレイ回路ＤＬは通常の遅延回路として機能する。すなわち、シフトレジスタ回路ＳＲに接続するｉｎ１が「Ｈ（アクティブ）」となると、インバータ４１（５１）の出力Ａは「Ｌ（アクティブ）」となり、これに遅延して���ＯＲ４６（５６）の出力Ｂが「Ｈ（アクティブ）」となる。ついで、ＮＯＲ４６（５６）の出力に遅延してインバータ４４（５４）の出力Ｃが「Ｌ（アクティブ）」となり、出力端Ｏが「Ｈ（アクティブ）」となる。なお、ＮＯＲ４６（５６）・４７（５７）はサンプリングミスの原因になるオフタイミングの遅延に影響を与えない。【００７０】  図７（ｂ）は入力端ｉｎ２が「Ｈ」の場合（すなわち、ＡＳＰＥが「Ｌ」で表示モード用ラインＬ１が「Ｈ」となる、部分表示信号が入力された場合）は、ディレイ回路ＤＬはパルス遮断回路として機能する。すなわち、シフトレジスタ回路ＳＲに接続するｉｎ１が「Ｈ（アクティブ）」となると、インバータ４１（５１）の出力Ａは「Ｌ（アクティブ）」となり、ＮＯＲ４６（５６）の出力Ｂは「Ｌ」のままとなる。よって、インバータ４４（５４）の出力Ｃも「Ｈ」のままであり、出力端Ｏも「Ｌ」のままである。このように、入力端ｉｎ２に「Ｈ」が入力される場合は、出力端Ｏにｉｎ１のパルスが伝達されず、「Ｌ」が出力される。【００７１】  また、バッファ回路Ｂｕは、例えば図３６（ａ）・図３６（ｂ）に示す構成である。すなわち、プリチャージ用バッファ回路ＢｕＰは、ディレイ回路ＤＬＰの出力Ｏがインバータ２０Ｐおよびインバータ２４Ｐに入力されており、インバータ２０Ｐの出力がインバータ２１Ｐに入力され、インバータ２１Ｐの出力がインバータ２２Ｐに入力され、インバータ２２Ｐの出力がインバータ２３Ｐに入力され、インバータ２３Ｐの出力が出力ＯＢＰ１とされ、かつ、インバータ２４Ｐの出力がインバータ２５Ｐに入力され、インバータ２５Ｐの出力がインバータ２６Ｐの入力とされ、インバータ２６Ｐの出力が出力ＯＢＰ２とされる構成である。一方、データ用バッファ回路ＢｕＳは、ディレイ回路ＤＬＳの出力Ｏがインバータ２０Ｓおよびインバータ２４Ｓに入力されており、インバータ２０Ｓの出力がインバータ２１Ｓに入力され、インバータ２１Ｓの出力がインバータ２２Ｓに入力され、インバータ２２Ｓの出力がインバータ２３Ｓに入力され、インバータ２３Ｓの出力が出力ＯＢＳ１とされ、かつ、インバータ２４Ｓの出力がインバータ２５Ｓに入力され、インバータ２５Ｓの出力がインバータ２６Ｓに入力され、インバータ２６Ｓの出力が出力ＯＢＳ２とされる構成である。【００７２】  なお、図５の各マスク用スイッチ回路について説明すれば以下のとおりである。マスク用スイッチ回路（ＢＬｄ３・ＢＬ１〜３０７およびＢＬｄ４）はアナログスイッチであり、ワイド時表示部５に対応するマスク用スイッチ回路（ＢＬｄ３、ＢＬ１〜３８、ＢＬ２７０〜３０７およびＢＬｄ４）は、マスク用ラインＬ４および表示モード用ラインＬ５に接続され、通常表示部６に対応するマスク用スイッチ回路（ＢＬ３９〜２６９）は、マスク用ラインＬ４のみに接続される。このラインＬ４にはマスク信号データＭＶＩＤが供給され、ラインＬ５には表示モード信号ＡＳＰＥが供給される。そして、ワイド表示（ＡＳＰＥＣが「Ｈ」）のときには全てのマスク用スイッチ回路ＢＬが閉じる。一方、部分表示（ＡＳＰＥＣが「Ｌ」）の時は、ワイド時表示部５ａ・５ｂに接続されているマスク用スイッチ回路はＯＮになり、該ワイド時���示部５ａ・５ｂに、マスク用ラインＬ４を介してマスク信号データＭＶＩＤが供給される。なお、通常表示部６に接続されているマスク用スイッチ回路は、ワイド／部分表示に関わらずオフ状態となっているが、負荷の均一化のために接続している。このマスク用スイッチ回路ＢＬの一構成例を図３８に示しておく。すなわち、ＰチャネルＭＯＳトランジスタ１７６とＮチャネルＭＯＳトランジスタ１７５がカップリング（一方のドレインと他方のソースとが接続されて端子Ｔ１１、一方のソースと他方のドレインとが接続されて端子Ｕ１１と）され、入力Ｂｉｎ１がインバータ６６を介してトランジスタ１７５のゲートに接続され、他方入力Ｂｉｎ２がトランジスタ１７６のゲートに接続され、Ｔ１１が表示部に接続されるとともに、Ｕ１１がＭＶＩＤに接続されている。そして、ワイド時表示部５ａ・５ｂおよびダミー画素部７ａ・７ｂに対応するマスク用スイッチ回路ＢＬについては、Ｂｉｎ１およびＢｉｎ２がＡＳＰＥに接続される一方、通常表示部６に対応するマスク用スイッチ回路ＢＬについては、Ｂｉｎ１およびＢｉｎ２がＶＤＤに接続されている。また、マスク用スイッチ回路ＢＬはそれぞれのデータ線に接続されている。【００７３】  以上をふまえ、シフトレジスタ２の動作を説明すれば以下のとおりである。【００７４】  図１６はワイド表示で左→右方向にシフトする場合（ＡＳＰＥ「Ｈ」かつＬＲ「Ｈ」で、ＷＬ「Ｈ」）のシフトレジスタの動作を示すタイミングチャートである。【００７５】  ＳＳＰＢが「Ｌ（アクティブ）」になると、シフトレジスタ回路ＳＲｄ２のスイッチ３２の出力が「Ｌ」となり、そのＮＯＲ３６の出力（レベルシフタ３５の入力ＥＮ）が「Ｈ（アクティブ）」となる。これにより、シフトレジスタ回路ＳＲｄ２（偶数番目）のレベルシフタ３５からレベルシフトされたＣＫＢが出力され、ＣＫＢが「Ｌ」となると、レベルシフタ３５の出力が「Ｌ」、シフトレジスタ回路ＳＲｄ２の出力端Ｌｓは「Ｈ（アクティブ）」となる。【００７６】  ＳＲｄ２のレベルシフタ３５の出力「Ｌ」は、そのＳＲ−ＦＦの入力ＳＢに入力される。したがって、ＳＲｄ２の出力端Ｌｓが「Ｈ（アクティブ）」となるのに遅延してＳＲｄ２の出力（出力端Ｑ）は「Ｈ（アクティブ）」（出力端ＱＢは「Ｌ（アクティブ）」）となる。なお、ＳＲｄ２のＱが「Ｈ」になると、そのＮＯＲ３６の出力が「Ｌ」、レベルシフタ３５の出力が「Ｈ」となって、ＳＲｄ２のＬｓは「Ｌ」となる。【００７７】  ＳＲｄ２のＱＢはＳＲｄ３のＱＢｌに接続されているため、ＳＲｄ２のＱＢが「Ｌ」となれば、ＳＲｄ３のスイッチ３２の出力が「Ｌ」となり、シフトレジスタ回路ＳＲｄ３の出力端Ｐ（ＮＯＲ３６の出力）が「Ｈ」となる。【００７８】  ＳＲｄ３のＮＯＲ３６の出力が「Ｈ」となれば、ＳＲｄ３（奇数番目）のレベルシフタ３５からレベルシフトされたＣＫが出力され、ＣＫが「Ｌ」となると、レベルシフタ３５の出力が「Ｌ」、シフトレジスタ回路ＳＲｄ３の出力端Ｌｓは「Ｈ（アクティブ）」となる。【００７９】  ＳＲｄ３のレベルシフタ３５の出力「Ｌ」は、そのＳＲ−ＦＦの入力ＳＢに入力される。したがって、ＳＲｄ３の出力端Ｌｓが「Ｈ（アクティブ）」となるのに遅延してＳＲ��３の出力Ｑは「Ｈ（アクティブ）」、そのＮＯＲ３６の出力（ＳＲｄ３のＰ）は「Ｌ」となる。【００８０】  このＳＲｄ３のＰが「Ｌ」となる時刻前後に、ＰＶＩＤからのプリチャージ信号（電位）がＳＭｄ３でサンプリングされ、ＳＲｄ３に対応する出力Ｓｄ３へ書き込まれる。【００８１】  そして、シフトレジスタ回路ＳＲ１のＬｓが「Ｈ」になると、ＳＲ１のＬｓはシフトレジスタ回路ＳＲｄ２のＲｒｒに接続されているため、ＳＲｄ２のスイッチ３１を介してそのＳＲ−ＦＦのリセットＲに「Ｈ」が入る。すなわち、ＳＲ１のＬｓの「Ｈ（アクティブ）」により、これに遅延してＳＲｄ２の出力Ｑが「Ｌ（非アクティブ）」となる。【００８２】  ついで、シフトレジスタ回路ＳＲ２のＬｓが「Ｈ」になると、ＳＲ２のＬｓはシフトレジスタ回路ＳＲｄ３のＲｒｒに接続されているため、ＳＲｄ３のスイッチ３１を介してそのＳＲ−ＦＦのリセットＲに「Ｈ」が入る。すなわち、ＳＲ２のＬｓの「Ｈ（アクティブ）」により、これに遅延してＳＲｄ３の出力Ｑが「Ｌ（非アクティブ）」となる。このＳＲｄ３のＱが「Ｌ」となる時刻前後に、ＶＩＤからの映像データＤｄ３がＳＭｄ３でサンプリングされ、ＳＲｄ３に対応する出力Ｓｄ３へ書き込まれる。【００８３】  以上のシフトを繰り返すことで、シフトレジスタ回路ＳＲｄ２→シフトレジスタ回路ＳＲｄ６のシフトが行われる。【００８４】  図１７は部分表示で左→右方向にシフトする場合（ＡＳＰＥ「Ｌ」かつＬＲ「Ｈ」で、ＮＬ「Ｈ」）のシフトレジスタの動作を示すタイミングチャートである。【００８５】  シフトレジスタ回路ＳＲ３７にＳＳＰＢが入力されることでシフトが始まり、ＳＲ３９のＰが「Ｌ」となる時刻前後に、ＰＶＩＤからのプリチャージ信号（電位）がＳＭ３９でサンプリングされ、ＳＲ３９に対応する出力Ｓ３９へ書き込まれる。ついで、ＳＲ３９のＱが「Ｌ」となる時刻前後に、ＶＩＤからの映像データＤ３９がＳＭ３９でサンプリングされ、ＳＲ３９に対応する出力Ｓ３９へ書き込まれる。そして、ＳＲ３７、ＳＲ３８及びＳＲ２７０以後は、ＰおよびＱの「Ｈ（アクティブ）」信号をディレイ回路ＤＬで「Ｌ（非アクティブ）」信号とする。このようにして、シフトレジスタ回路ＳＲ３７→シフトレジスタ回路ＳＲｄ６のシフトが行われる。【００８６】  ここで、図３に、ワイド表示で左→右方向にシフトする場合（ＡＳＰＥ「Ｈ」かつＬＲ「Ｈ」で、ＷＬ「Ｈ」）の各シフトレジスタ回路（ＳＲｄ３〜ＳＲｄ４）の出力Ｑと、これに対応する各ディレイ回路（ＤＬＳｄ３〜ＤＬＳｄ４）の出力Ｏとの関係を示す。同図に示されるように、ＳＲｄ３〜ＳＲｄ４までの各シフトレジスタ回路の出力が順次アクティブとなるのに伴い、これに遅延してＤＬｄ３〜ＤＬ４までの各ディレイ回路の出力も順次アクティブとなることがわかる。【００８７】  図４に、部分表示で左→右方向にシフトする場合（ＡＳＰＥ「Ｌ」かつＬＲ「Ｈ」で、ＮＬ「Ｈ」）の各シフトレジスタ回路（ＳＲ３７〜ＳＲｄ４）の出力Ｑと、これに対応する各ディレイ回路（ＤＬＳ３７〜ＤＬＳｄ４）の出力Ｏとの関係を示す。同図に示されるように、ＳＲ３７〜ＳＲｄ４までの全シフトレジスタ回路の出力が順次アクティブとなる一方で、ワイド時表示部���ａ・５ｂに対応する、ディレイ回路ＤＬＳ３７・３８・２７０〜ｄ４のディレイ回路の出力はアクティブにならない。すなわち、シフトレジスタ回路ＳＲ３７・３８・２７０〜ＤＬＳｄ４から出力されたパルスが、ディレイ回路ＤＬＳ３７・３８・２７０〜ＤＬＳｄ４で遮断されていることがわかる。この結果、ワイド時表示部５ａ・５ｂには映像データラインＬ３からのデータは送られず、ワイド時表示部５ａ・５ｂは非表示となる。このときワイド時表示部５ａ・５ｂには、ラインＬ４（図５参照）からマスク用スイッチ回路（ＢＬｄ３〜ＢＬ３８・ＢＬ２７０〜ＢＬｄ４）を介してマスク用のデータＭＶＩＤが送られる。【００８８】  〔実施の形態２〕
本発明に係る他の実施形態を説明すれば以下のとおりである。図１８〜２０は、実施の形態２に係る表示装置の構成を示す模式図である。同図に示されるように、本表示装置１０１は、シフトレジスタ１０２、ディレイ回路部１０４、バッファ回路部１０３、サンプリング回路部１０８およびマスク用スイッチ回路部１０９を含むソースドライバと、出力ラインｓ（ｓｄ３、ｓ１〜ｓ３０７およびｓｄ４）、通常表示部１０６、ワイド時表示部（マスク部）１０５ａ・１０５ｂおよびダミー画素部１０７ａ・１０７ｂを含む表示部とを備える。なお、図２０ではシフトレジスタ１０２の各段の接続関係を省略している。【００８９】  シフトレジスタ１０２は複数のシフトレジスタ段（端から順に、ダミー段Ｓｒｄ１〜Ｓｒｄ２、Ｓｒ１〜Ｓｒ３０７およびダミー段Ｓｒｄ３〜Ｓｒｄ４）を備え、ディレイ回路部１０４は複数のディレイ回路（端から順にｄＬｄ２、ｄＬ１〜ｄＬ３０７およびｄＬｄ３）を備え、バッファ回路部１０３は複数のバッファ回路（端から順にｂｕｄ２、ｂｕ１〜ｂｕ３０７およびｂｕｄ３）を備え、サンプリング回路部１０８は複数のサンプリング回路（端から順にＳｍｄ２、Ｓｍ１〜Ｓｍ３０７およびＳｍｄ３）を備え、マスク用スイッチ回路部１０９は、複数のマスク用スイッチ回路（端から順にｂＬｄ２、ｂＬ１〜ｂＬ３０７およびｂＬｄ３）を備える。【００９０】  ここで、シフトレジスタ段Ｓｒｉ、ディレイ回路ｄＬｉ、バッファ回路ｂｕｉおよびサンプリング回路Ｓｍｉが、この順に接続され、さらにサンプリング回路Ｓｍｉが出力ラインｓｉに接続されている（ただし、ｉは１〜３０７の整数）。シフトレジスタ段Ｓｒｄ２、ディレイ回路ｄＬｄ２、バッファ回路ｂｕｄ２、サンプリング回路Ｓｍｄ２および出力ラインｓｄ２についても同様である。また、シフトレジスタ段Ｓｒｄ３、ディレイ回路ｄＬｄ３、バッファ回路ｂｕｄ３、サンプリング回路Ｓｍｄ３および出力ラインｓｄ３についても同様である。【００９１】  サンプリング回路Ｓｍｄ２は出力ラインｓｄ２を介してダミー画素部１０７ａに接続され、サンプリング回路Ｓｍ１〜Ｓｍ３８はそれぞれ、出力ラインｓ１〜ｓ３８を介してワイド時表示部１０５ａに接続され、サンプリング回路Ｓｍ３９〜Ｓｍ２６９はそれぞれ、出力ライｓ３９〜ｓ２６９を介して通常表示部１０６に接続され、サンプリング回路Ｓｍ２７０〜３０７はそれぞれ、出力ラインｓ２７０〜３０７を介してワイド時表示部１０５ｂに接続され、サンプリング回路Ｓｍｄ３は出力ラインｓｄ３を介してダミー画素部１０７ｂに接続されている。さらに、マスク用スイッチ回路ｂＬｄ２がダミー画素部１０７ａに接続され、マスク用スイッチ回路ｂＬ１〜３８がワイド時表示部１０５ａに接続され、マスク用スイッチ回路ｂＬ３９〜２６９が通常表示部１０６に接続され、マスク用スイッチ回路ｂＬ２７０〜３０７がワイド時表示部１０５ｂに接続され、マスク用スイッチ回路ｂＬｄ３がダミー画素部１０７ｂに接続されている。【００９２】  本シフトレジスタ１０２は１倍パルスに対応した構成であり、双方向シフトが可能であるとともに、部分表示の（通常表示部１０６だけを表示する）際、２分割のシフト動作をする。すなわち、部分表示におい���、右方向シフトであればシフトレジスタ回路Ｓｒ３７〜Ｓｒｄ４が動作し（図中矢印参照）、左方向シフトであればシフトレジスタ回路Ｓｒ２７１〜Ｓｒｄ１が動作する（図中矢印参照）。一方、ワイド表示の（通常表示部１０６に加え、ワイド時表示部１０５を表示する）際には、右方向シフトであればシフトレジスタ回路Ｓｒｄ１〜Ｓｒｄ４が動作し、左方向シフトであればシフトレジスタ回路Ｓｒｄ４〜Ｓｒｄ１が動作する。【００９３】  以下に、各シフトレジスタ回路の構成および動作について説明する。【００９４】  シフトレジスタ回路Ｓｒｄ２・Ｓｒ１〜Ｓｒ３６・Ｓｒ３８〜Ｓｒ２７０・Ｓｒ２７２〜３０７・Ｓｒｄ３（以下シフトレジスタ回路ｘとする）の構成を図２１に示す。同図に示すように、シフトレジスタ回路ｘは、スイッチ３０、スイッチ３１、スイッチ３２、レベルシフタ３５、ＮＡＮＤ３３、セットリセット型フリップフロップ（以下、ＳＲ−ＦＦ）３７およびインバータ３８を含んで成り、６つの入力端（ＣＫ・ＣＫＢ・ＬＲ・ＩＮＩ・Ｑｒ・Ｑｌ）と２つの出力端（Ｐ・Ｑ）とを備える。なお、各スイッチ（３０〜３２）は、入力ａ・ｂ・ｃ・ｃｂおよび出力ｏを備える。また、レベルシフタは、上記入力端ＣＫ・ＣＫＢに接続され、入力ＥＮおよび出力ｏｂを備える。また、ＳＲ−ＦＦは、入力端ＩＮＩに接続されるとともに入力ＳＢ（セットバー）およびリセットＲを備え、その出力は（シフトレジスタ回路ｘの）出力端Ｑに接続されている。また、ＮＡＮＤ３３は２入力であり、インバータ３８は正論理の信号を増幅して負論理の信号として出力する。【００９５】  スイッチ３０は、その入力ａが入力端Ｑｌに接続され、入力ｂが入力端Ｑｒに接続され、その入力ｃが入力端ＬＲに接続され、その入力ｃｂがインバータ３８の出力に接続されている。このインバータ３８の入力はＬＲに接続される。また、スイッチ３１は、その入力ａがＱｒに接続され、入力ｂがＱｌに接続され、その入力ｃが入力端ＬＲに接続され、その入力ｃｂがインバータ３８の出力に接続されている。また、スイッチ３２は、その入力ａがスイッチ３０の出力ｏに接続され、入力ｂがＶＳＳに接続され、その入力ｃがＶＤＤに接続され、その入力ｃｂがＶＳＳに接続され、その出力端ｏがレベルシフタ３５の入力端ＥＮに接続されている。レベルシフタ３５の出力端ｏｂはＮＡＮＤ３３の入力と接続される。ＮＡＮＤ３３のもう一方の入力はＶＤＤに接続され、その出力はＳＲ−ＦＦ３７の入力ＳＢに接続されている。ＳＲ−ＦＦ３７のリセットＲはスイッチ３１の出力ｏに接続され、ＳＲ−ＦＦの出力はシフトレジスタ回路ｘの出力端Ｑに接続されている。なお、シフトレジスタ回路ｘのＰはスイッチ３２の出力端ｏに接続されている。【００９６】  シフトレジスタ回路ｘのスイッチ３０の動作は、入力端ＬＲが「Ｈ」のときは図２２（ａ）のとおりであり、入力端ＬＲが「Ｌ」のときは図２２（ｂ）のとおりである。また、スイッチ３１の動作は、入力端ＬＲが「Ｈ」のときは図２３（ａ）のとおりであり、入力端ＬＲが「Ｌ」のときは図２３（ｂ）のとおりである。【００９７】  シフトレジスタ回路Ｓｒ３７・Ｓｒ２７１（以下シフトレジスタ回路ｙとする）の構成を図２４に示す。同図に示すように、シフトレジスタ回路ｙの構成部材はシフトレジスタ回路ｘと同一である。すなわち、スイッチ３０、スイッチ３１、スイッチ３２、レベルシフタ３５、ＮＡＮＤ３３、セットリセット型フリップフロップ（以下、ＳＲ−ＦＦ）３７を含んで成り、９個の入力端（ＮＬ・ＮＲ・ＣＫ・ＣＫＢ・ＬＲ・ＩＮＩ・Ｑｌ・Ｑｒ・ＳＳＰ）と２つの出力端（Ｐ・Ｑ）とを備える。また、各スイッチ（３０〜３２）は、入力ａ・ｂ・ｃ・ｃｂおよび出力ｏを備える。また、レベルシフタは、上記入力端ＣＫ・ＣＫＢに接続され、入力ＥＮおよび出力ｏｂを備える。また、ＳＲ−ＦＦ３７は、入力端ＩＮＩに接続されるとともに入力ＳＢ（セットバー）およびリセットＲを備え、その出力は（シフトレジスタ回路ｙの）出力端Ｑに接続されている。【００９８】  ここで、スイッチ３２、ＮＡＮＤ３３の接続関係はシフトレジスタ回路ｘと異なるがその他は同様である。すなわち、スイッチ３２のｂがＳＳＰに接続されている。Ｓｒ３７では、ＮＲがインバータに入力され、該インバータの出力とＮＡＮＤ３３の一方入力とが接続され、スイッチ３２のｃｂが入力端ＮＬに接続され、該入力端ＮＬがインバータを介してスイッチ３２のｃに接続されている。また、Ｓｒ２７１では、ＮＬがインバータに入力され、該インバータの出力とＮＡＮＤ３３の一方入力とが接続され、スイッチ３２のｃｂがＮＲに接続され、入力端ＮＲがインバータを介してスイッチ３２のｃに接続されている。【００９９】  シフトレジスタ回路ｙのスイッチ３２の動作は以下のとおりである。すなわち、Ｓｒ３７については、ＮＬが「Ｈ」でＮＲが「Ｌ」（ＡＳＰＥが「Ｌ」かつＬＲが「Ｈ」）のとき図２５（ａ）のとおりであり、ＮＬが「Ｌ」でＮＲが「Ｈ」（ＡＳＰＥが「Ｌ」かつＬＲが「Ｌ」）のとき図２５（ｂ）のとおりである。また、Ｓｒ２７１については、ＮＬが「Ｌ」でＮＲが「Ｈ」（ＡＳＰＥが「Ｌ」かつＬＲが「Ｌ」）のとき図２５（ａ）のとおりであり、ＮＬが「Ｈ」でＮＲが「Ｌ」（ＡＳＰＥが「Ｌ」かつＬＲが「Ｈ」）のとき図２５（ｂ）のとおりである。【０１００】  さらに、ＮＡＮＤ３３の動作は以下のとおりである（ただし、２つの入力をＮｉｎ１・Ｎｉｎ２、出力をＮｏｕｔとする）。すなわち、Ｓｒ３７については、ＮＬが「Ｈ」でＮＲが「Ｌ」（Ｎｉｎ１が「Ｈ」）のとき図２６（ｂ）のとおりであり、ＮＬが「Ｌ」でＮＲが「Ｈ」（Ｎｉｎ１が「Ｌ」）のとき図２６（ａ）のとおりである。また、Ｓｒ２７１については、ＮＬが「Ｌ」でＮＲが「Ｈ」（Ｎｉｎ１が「Ｈ」）のとき図２６（ｂ）のとおりであり、ＮＬが「Ｈ」でＮＲが「Ｌ」（Ｎｉｎ１が「Ｌ」）のとき図２６（ａ）のとおりである。【０１０１】  シフトレジスタ回路Ｓｒｄ１・Ｓｒｄ４（以下シフトレジスタ回路２とする）の構成を図２７に示す。同図に示すように、シフトレジスタ回路２の構成部材はシフトレジスタ回路ｘと同一である。すなわち、スイッチ３０、スイッチ３１、スイッチ３２、レベルシフタ３５、ＮＡＮＤ３３およびセットリセット型フリップフロップ（以下、ＳＲ−ＦＦ）３７を含んで成り、１０個の入力端（ＷＬ／ＷＲ・ＣＫ・ＣＫＢ・ＬＲ・ＩＮＩ・Ｑｌ・Ｑｒ・ＳＳＰ・Ｒｒ・Ｒｌ）と１つの出力端（Ｑ）とを備える。また、���スイッチ（３０〜３２）は、入力ａ・ｂ・ｃ・ｃｂおよび出力ｏを備える。また、レベルシフタは、上記入力端ＣＫ・ＣＫＢに接続され、入力ＥＮおよび出力ｏｂを備える。また、ＳＲ−ＦＦ３７は、入力端ＩＮＩに接続されるとともに入力ＳＢ（セットバー）およびリセットＲを備え、その出力は（シフトレジスタ回路ｙの）出力端Ｑに接続されている。【０１０２】  ここで、スイッチ３２の接続関係はシフトレジスタ回路ｘと異なるがその他は同様である。スイッチ３１は、そのａがＲｒに接続され、そのｂがＲｌに接続されている。また、スイッチ３２のｂがＳＳＰに接続されている。また、Ｓｒｄ１では、入力端ＷＬがスイッチ３２のｃに接続されるとともに、該入力端ＷＬがインバータを介してスイッチ３２のｃに接続されている。また、Ｓｒｄ４では、入力端ＷＲがスイッチ３２のｃに接続されるとともに、該入力端ＷＲがインバータを介してスイッチ３２のｃに接続されている。【０１０３】  シフトレジスタ回路２のスイッチ３２の動作は以下のとおりである。すなわち、Ｓｒｄ１については、ＷＬが「Ｈ」でＷＲが「Ｌ」（ＡＳＰＥが「Ｈ」かつＬＲが「Ｈ」）のとき図２８（ａ）のとおりであり、ＷＬが「Ｌ」でＷＲが「Ｈ」（ＡＳＰＥが「Ｈ」かつＬＲが「Ｌ」）のとき図２８（ｂ）のとおりである。また、Ｓｒｄ４については、ＷＬが「Ｌ」でＷＲが「Ｈ」（ＡＳＰＥが「Ｈ」かつＬＲが「Ｌ」）のとき図２８（ａ）のとおりであり、ＷＬが「Ｈ」でＷＲが「Ｌ」（ＡＳＰＥが「Ｈ」かつＬＲが「Ｈ」）のとき図２８（ｂ）のとおりである。【０１０４】  シフトレジスタ１０２における各シフトレジスタ回路の接続関係は以下の通りである。【０１０５】  図１８・１９の各シフトレジスタ回路Ｓｒｎ（ｎは１〜３０７）を考えてみると、そのＱｌがＳｒｎ−１（左のシフトレジスタ回路）のＱに接続され、そのＱｒがＳｒｎ＋１（右のシフトレジスタ回路）のＱに接続され、そのＰがプリチャージ用ディレイ回路ｄＬＰｎに接続され、そのＱがデータ用ディレイ回路ｄＬＳｎに接続されている。シフトレジスタ回路Ｓｒｄ２・Ｓｒｄ３についても同様である。【０１０６】  なお、Ｓｒｄ１については、そのＱｌがＶＳＳに接続され、そのＱｒが、Ｓｒｄ１のＲｒおよびＳｒｄ２のＱに接続され、そのＲｒがＳＲｄ２のＱに接続され、そのＲｌがインバータＩＮ１の出力に接続され、そのＱがインバータＩＮ１に直列に接続されたインバータ２の入力と、Ｓｒｄ２のＱｌとに接続されている。【０１０７】  なお、Ｓｒｄ４については、そのＱｒがＶｓｓに接続され、そのＱｌが、Ｓｒｄ４のＲｌおよびＳｒｄ３のＱに接続され、そのＲｌがＳＲｄ３のＱに接続され、そのＲｒがインバータＩＮ３の出力とＳｒｄ３のＱｒとに接続され、そのＱがインバータＩＮ３に直列に接続されたインバータ４の入力に接続されている。【０１０８】  ここで、ディレイ回路部１０４、バッファ回路部１０３およびサンプリング回路部１０８について説明する。各ディレイ回路ｄＬ（端から順にｄＬｄ２、ｄＬ１〜ｄＬ３０７およびｄＬｄ３）は、プリチャージ用ディレイ回路ｄＬＰとデータ用ディレイ回路ｄＬＳとを備える。すなわち、ディレイ回路ｄＬｉ（ｉは１〜３０７の整数）は、プリチャージ用ディレイ回��ｄＬＰｉとデータ用ディレイ回路ｄＬＳｉとを備える。ディレイ回路ｄＬｄ２は、プリチャージ用ディレイ回路ｄＬＰｄ２とデータ用ディレイ回路ｄＬＳｄ２とを備える。【０１０９】  さらに、各バッファ回路ｂｕは、プリチャージ用バッファ回路ｂｕＰとデータ用バッファ回路ｂｕＳとを備える。すなわち、バッファ回路ｂｕｉ（ｉは１〜３０７の整数）は、プリチャージ用バッファ回路ｂｕＰｉとデータ用バッファ回路ｂｕＳｉとを備える。バッファ回路ｂｕｄ２は、プリチャージ用バッファ回路ｂｕＰｄ２とデータ用バッファ回路ｂｕＳｄ２とを備える。【０１１０】  ここで、ワイド時表示部１０５ａ・１０５ｂに対応する各プリチャージ用ディレイ回路（ｄＬＰ１〜ｄＬＰ３８・ｄＬＰ２７０〜ｄＬＰ３０７）およびワイド時表示部１０５ａ・１０５ｂに対応する各データ用ディレイ回路（ｄＬＳ１〜ｄＬＳ３８・ｄＬＳ２７０〜ｄＬＳ３０７）は、表示モード用ラインＬ１に接続される。なお、通常表示部１０６に対応する各プリチャージ用ディレイ回路（ｄＬＰ３９〜ｄＬＰ２６９）および通常表示部１０６に対応する各データ用ディレイ回路（ｄＬＳ３９〜ｄＬＳ２６９）は、表示モード用ラインＬ１に接続されない。ラインＬ１には表示モード信号ＡＳＰＥの反転信号が送られる。【０１１１】  プリチャージ用ディレイ回路ｄＬＰは、プリチャージ用バッファ回路ｂｕＰを介してサンプリング回路Ｓｍに接続されている。また、データ用ディレイ回路ｄＬＳは、データ用バッファ回路ｂｕＳを介してサンプリング回路Ｓｍに接続されている。すなわち、プリチャージ用ディレイ回路ｄＬＰｉ（ｉは１〜３０７の整数）は、プリチャージ用バッファ回路ｂｕＰｉを介してサンプリング回路Ｓｍｉに接続され、データ用ディレイ回路ｄＬＳｉ（ｉは１〜３０７の整数）は、データ用バッファ回路ｂｕＳｉを介してサンプリング回路Ｓｍｉに接続されている。また、プリチャージ用ディレイ回路ｄＬＰｄ２は、プリチャージ用バッファ回路ｂｕＰｄ２を介してサンプリング回路Ｓｍｄ２に接続されている。また、データ用ディレイ回路ｄＬＳｄ２は、データ用バッファ回路ｂｕＳｄ２を介してサンプリング回路Ｓｍｄ２に接続されている。プリチャージ用ディレイ回路ｄＬＰｄ３およびデータ用ディレイ回路ｄＬＳｄ３についても同様である。【０１１２】  各サンプリング回路Ｓｍ（端から順にＳｍｄ２、Ｓｍ１〜Ｓｍ３０７およびＳｍｄ３）は、各出力ライン（ｓｄ２・ｓ１〜ｓ３０７・ｓｄ３）に接続している。すなわち、サンプリング回路Ｓｍｉ（ｉは１〜３０７の整数）は出力ラインｓｉに接続されている。サンプリング回路Ｓｍｄ２・Ｓｍｄ３についても同様で、それぞれ出力ラインｓｄ２およびｓｄ３に接続されている。さらに、各サンプリング回路ＳｍはプリチャージラインＬ２および映像ラインＬ３に接続する。プリチャージラインＬ２および映像ラインＬ３にはそれぞれ、プリチャージ信号（電位）ＰＶＩＤおよび映像信号（電位）ＶＩＤが送られる。各サンプリング回路Ｓｍは、プリチャージ用バッファ回路ｂｕＰからの信号によって各出力ラインｓとプリチャージラインＬ２とを接続し、また、データ用バッファ回路ｂｕＳからの信号によって出力ラインｓと映像ラインＬ３とを接続する。これにより、各出力ライン（ｓｄ２・ｓ１〜ｓ３０７・ｓｄ３）に対し、プリチャージおよび映像データの書き込みが行われる。【０１１３】  ここで、データ用ディレイ回路ｄＬＳおよびプリチャージ用ディレイ回路ｄＬＰの構成および動作は、実施の形態１のデータ用ディレイ回路ＤＬＳおよびプリチャージ用ディレイ回路ＤＬＰのそれと同様である。【０１１４】  また、図２０の各マスク用スイッチ回路について説明すれば以下のとおりである。マスク用スイッチ回路（ｂＬｄ２・ｂＬ１〜３０７およびｂＬｄ３）はアナログスイッチであり、ワイド時表示部１０５およびダミー画素部１０７ａ・１０７ｂに対応するマスク用スイッチ回路（ｂＬｄ２、ｂＬ１〜３８、ｂＬ２７０〜３０７およびｂＬｄ３）は、マスク用ラインＬ４および表示モード用ラインＬ５に接続され、通常表示部１０６に対応するマスク用スイッチ回路（ｂＬ３９〜２６９）は、マスク用ラインＬ４のみに接続される。このラインＬ４にはマスク信号データＭＶＩＤが供給され、ラインＬ５には表示モード信号ＡＳＰＥが供給される。そして、ワイド表示（ＡＳＰＥが「Ｈ」）のときには全てのマスク用スイッチ回路ｂＬが閉じる。一方、部分表示（ＡＳＰＥが「Ｌ」）の時は、ワイド時表示部１０５ａ・１０５ｂおよびダミー画素部１０７ａ・１０７ｂに接続されているマスク用スイッチ回路はＯＮになり、該ワイド時表示部１０５ａ・１０５ｂおよびダミー画素部１０７ａ・１０７ｂに、マスク用ラインＬ４を介してマスク信号データＭＶＩＤが供給される。なお、通常表示部１０６に接続されているマスク用スイッチ回路は、ワイド／部分表示に関わらずオフ状態となっているが、負荷の均一化のために接続している。【０１１５】  また、シフトレジスタ１０２の動作を説明すれば以下のとおりである。【０１１６】  すなわち、図２９はワイド表示で左→右方向にシフトする場合（ＡＳＰＥ「Ｈ」かつＬＲ「Ｈ」で、ＷＬ「Ｈ」）のシフトレジスタ１０２の動作を示すタイミングチャートである。【０１１７】  また、図３０は部分表示で左→右方向にシフトする場合（ＡＳＰＥ「Ｌ」かつＬＲ「Ｈ」で、ＮＬ「Ｈ」）のシフトレジスタの動作を示すタイミングチャートである。シフトレジスタ回路Ｓｒ３７にＳＳＰＢが入力されることでシフトが始まり、Ｓｒ３９のＰが「Ｌ」となる時刻前後に、ＰＶＩＤからのプリチャージ信号（電位）がＳｍ３９でサンプリングされ、Ｓｒ３９に対応する出力ｓｄ３へ書き込まれる。ついで、Ｓｒ３９のＱが「Ｌ」となる時刻前後に、ＶＩＤからの映像データＤ３９がＳｍ３９でサンプリングされ、Ｓｒ３９に対応する出力ｓ３９へ書き込まれる。そして、Ｓｒ３７、Ｓｒ３８およびＳｒ２７０以後は、ＰおよびＱの「Ｈ（アクティブ）」信号をディレイ回路ｄＬで「Ｌ（非アクティブ）」信号とする。このようにして、シフトレジスタ回路Ｓｒ３７→シフトレジスタ回路Ｓｒｄ４のシフトが行われる。【０１１８】  このように、本実施の形態では、部分表示を行う場合に、シフトレジスタ２を端部まで動作させて信号を出力（パルスを生成）させつつ、ワイド時表示部に対応するに段からの信号をシフトレジスタ２下段のディレイ回路ＤＬで部分表示信号（ＡＳＰＥ）を用いて遮断する。このように、部分表示のときでもシフトレジスタ２を途中で止めないため、シフトレジスタ２の中間部にシフトを止める特別な段（構成の異なる段）を設ける必要がない。したがって、構成の異なる段が入ることによって起こるパルスの遅延等に起因する位相ずれ等の信号不良を抑制することができ、高品位表示が可能となる。加えて、従来の構成で必要とされるゲート回路が不要となるため、回路面積を抑制することができる。【０１１９】  また、本実施の形態では部分表示の際にもシフトレジスタ２を途中で止めないため、セットリセット型フリップフロップを用いてもシフトレジスタ２の中間に構成の異なる段が入らない。したがって、シフトレジスタにセットリセット型フリップフロップを用いるソースドライバ場合に対し、高品位表示を可能とすることができる。【０１２０】  また、本実施の形態においては、各シフトレジスタ回路ＳＲが同一構成であるため、位相ずれ等の信号不良をより一層抑制することができる。また、本実施の形態では部分表示の際にシフトレジスタを途中で止めないため、双方向シフトを可能としつつ、シフトレジスタの中間に構成の異なる段が入らない。したがって、双方向シフトと高品位表示の両方を実現することができる。【０１２１】  なお、各シフトレジスタ回路ＳＲのレベルシフタ３５は、例えば図３３に示す回路で構成できるが、このレベルシフタ３５の代わりに、図３４（ａ）に示すような、駆動動作電圧までレベルシフトされた入力信号ＣＫ及びＣＫＢと、カップリングさせたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタと、インバータとを備えたスイッチ回路（ゲート）を用いることもできる。なお、このスイッチ回路の動作は、図３４（ｂ）に示すように、レベルシフタの動作と同様である。【０１２２】  このように、本構成によれば、パルスの遅延を増やすことなく、マスク部（ワイド時表示部）に対応する段のサンプリングパルスやプリチャージパルスを遮断することができる。従来ではスキャンの最初と最後にマスク部に対応したビデオデータを入力する必要があったが、パルスを遮断することによって、その必要がなくなる。すなわち、パネルを駆動する外部の回路において、ビデオ信号に特殊な処理を行う必要がない。また、全（ワイド）表示、部分表示双方においてクロックのタイミング関係を変える必要がない。【０１２３】  また、上記各実施の形態では、サンプリングされる前に順次プリチャージする方式について記載しているが、これに限定されるものではない。例えば、表示部のサンプリングが始まる前に（水平のブランキング期間の前に）全データ線を一括してプリチャージを行う方式についても本思想を適用可能である。また、本実施の形態では、パルスの遮断を各ディレイ回路ＤＬで行うため、ソースドイバの回路規模を増加させることなく、上記の効果を得ることができる。【０１２４】  本発明は上述した実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、実施の形態に開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。【０１２５】  以下に、符号の一部を説明する。１・１０１  表示装置  ２・１０２  シフトレジスタ  ３・１０３  バッファ回路部  ４・１０４  ディレイ回路部  ５・１０５  ワイド時表示部（マスク部）  ６・１０６  通常表示部  ７・１０７  ダミー画素部
８・１０８  サンプリング回路部  ９・１０９  マスク用スイッチ回路部  ３０〜３２  スイッチ  ３３  ＮＡＮＤ  ３５  レベルシフタ  ３６  ＮＯＲ  ＳＲ・Ｓｒ  シフトレジスタ回路  ＤＬ・ｄＬ  ディレイ回路Ｂｕ  ｂｕ  バッファ回路  ＳＭ  Ｓｍ  サンプリング回路  Ｓ・ｓ  出力ライン  Ｌ１  表示モードライン  Ｌ２  プリチャージライン  Ｌ３  映像ライン
【産業上の利用可能性】
【０１２６】  本発明に係る表示装置の駆動回路（ソースドライバ）は、モバイル機器の表示パネル、ＴＶやモニター等の表示装置に広く応用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６（ａ）】
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【図６（ｂ）】
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【図７（ａ）】
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【図７（ｂ）】
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【図８】
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【図９（ａ）】
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【図９（ｂ）】
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【図１０（ａ）】
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【図１０（ｂ）】
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【図１１】
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【図１２】
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【図１３（ａ）】
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【図１３（ｂ）】
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【図１４】
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【図１５（ａ）】
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【図１５（ｂ）】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２（ａ）】
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【図２２（ｂ）】
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【図２３（ａ）】
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【図２３（ｂ）】
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【図２４】
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【図２５（ａ）】
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【図２５（ｂ）】
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【図２６（ａ）】
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【図２６（ｂ）】
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【図２７】
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【図２８（ａ）】
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【図２８（ｂ）】
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【図２９】
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【図３０】
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【図３１（ａ）】
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【図３１（ｂ）】
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【図３２】
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【図３３】
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【図３４（ａ）】
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【図３４（ｂ）】
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【図３５】
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【図３６（ａ）】
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【図３６（ｂ）】
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【図３７（ａ）】
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【図３７（ｂ）】
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【図３８】
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【図３９】
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【国際調査報告】
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