(57)【要約】  本発明に係るＲＡＭ制御装置において、アービター回路１は、ＣＬＫ１、ＣＬＫ２に応じて排他的論理のＢＵＳＹ１、ＢＵＳＹ２を生成することにより、最先のアクセスクロックを送出したホストに対してＲＡＭ３へのアクセス権を与える一方、ワンショット回路２に対してＲＡＭ３へのアクセスタイミングを決定するためのＲＡＭＣＬＫの生成を要求する手段であり、ワンショット回路２は、アービター回路１からのＣＬＫＲＱに応じてＲＡＭＣＬＫを１パルスだけ生成し、これをＲＡＭ３に送出する手段である。これにより、装置規模の拡大やコストの増大を抑えつつ、互いに非同期で入力される２系統のアクセスクロックに応じて、ＲＡＭへのアクセスを適切に制御することが可能となる。【特許請求の範囲】
【請求項１】
アービター回路と、ワンショット回路と、を有して成り、互いに非同期で入力される２系統の第１、第２アクセスクロックに応じて、ＲＡＭへのアクセスを制御するＲＡＭ制御装置であって、前記アービター回路は、上記した第１、第２アクセスクロックに応じて、互いに排他的な論理を有する第１、第２ビジー信号を生成することにより、最先のアクセスクロックを送出したホストに対して、前記ＲＡＭへのアクセス権を認めるとともに、前記ワンショット回路に対して、前記ＲＡＭへのアクセスタイミングを決定するためのＲＡＭクロックの生成を要求する手段であり、前記ワンショット回路は、前記アービター回路のクロックリクエスト信号に応じて、前記ＲＡＭクロックを１パルスだけ生成し、これを前記ＲＡＭに送出する手段であることを特徴とするＲＡＭ制御装置。
【請求項２】
前記ＲＡＭクロックは、第１、第２アクセスクロックのうち、より速い方の周期の１／２以内の周期のクロックであることを特徴とする請求項１に記載のＲＡＭ制御装置。
【請求項３】
前記アービター回路は、クロック入力端に第１アクセスクロックが入力され、データ入力端に所定論理信号が入力され、リセット端に第１リクエストリセット信号が入力され、出力端から第１リクエスト信号が引き出される第１Ｄフリップフロップと；一方の入力端に第１ビジー信号が入力され、他方の反転入力端に前記ＲＡＭクロックが入力され、出力端から第１リクエストリセット信号が引き出される第１論理積回路と；一方の入力端に第１リクエスト信号が入力され、他方の反転入力端に第２ビジー信号が入力され、出力端から第１アクセススタート信号が引き出される第２論理積回路と；クロック入力端に前記ＲＡＭクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第１アクセススタート信号が入力され、出力端から第１ビジー信号が引き出される第２Ｄフリップフロップと；クロック入力端に第２アクセスクロックが入力され、データ入力端に所定論理信号が入力され、リセット端に第２リクエストリセット信号が入力され、出力端から第２リクエスト信号が引き出される第３Ｄフリップフロップと；一方の入力端に第２ビジー信号が入力され、他方の反転入力端に前記ＲＡＭクロックが入力され、出力端から第２リクエストリセット信号が引き出される第３論理積回路と；一方の入力端に第２リクエスト信号が入力され、他方の反転入力端に第１ビジー信号が入力され、出力端から第２アクセススタート信号が引き出される第４論理積回路と；クロック入力端に前記ＲＡＭクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第２アクセススタート信号が入力され、出力端から第２ビジー信号が引き出される第４Ｄフリップフロップと；一方の入力端に第１アクセススタート信号が入力され、他方の入力端に第２アクセススタート信号が入力され、出力端から前記クロックリクエスト信号が引き出される論理和回路と；を有して成ることを特徴とする請求項１に記載のＲＡＭ制御装置。
【請求項４】
第１、第３Ｄフリップフロップのデータ入力端に各々入力される所定論理信号は、各自の反転出力信号であることを特徴とする請求項３に記載のＲＡＭ制御装置。
【請求項５】
第２Ｄフリップフロップのリセット端には第２ビジー信号が入力されている、或いは、第４Ｄフリップフロップのリセット端には第１ビジー信号が入力されていることを特徴とする請求項３に記載のＲＡＭ制御装置。
【請求項６】
前記アービター回路は、第１、第２アクセスクロックの入力有無と前記ＲＡＭクロックの論理に基づいて、いずれか一系統のビジー信号に意図しない論理変遷が生じている状態下で他系統の正当なアクセスクロックが入力されたか否かを判定し、そのような状態に陥っていると判定した場合には、意図しない論理変遷を生じたビジー信号に依ることなく、他系統のビジー信号を正当なアクセスクロックに応じて所望の論理に変遷させることを特徴とする請求項１に記載のＲＡＭ制御装置。
【請求項７】
前記アービター回路は、クロック入力端に第１アクセスクロックが入力され、データ入力端に所定論理信号が入力され、リセット端に第１リクエストリセット信号が入力され、出力端から第１リクエスト信号が引き出される第１Ｄフリップフロップと；一方の入力端に第１ビジー信号が入力され、他方の反転入力端に前記ＲＡＭクロックが入力され、出力端から第１リクエストリセット信号が引き出される第１論理積回路と；一方の入力端に第１リクエスト信号が入力され、他方の反転入力端に第２ビジー信号が入力され、出力端から第１プレ信号が引き出される第２論理積回路と；クロック入力端に前記ＲＡＭクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第１アクセススタート信号が入力され、出力端から第１ビジー信号が引き出される第２Ｄフリップフロップと；クロック入力端に第２アクセスクロックが入力され、データ入力端に所定論理信号が入力され、リセット端に第２リクエストリセット信号が入力され、出力端から第２リクエスト信号が引き出される第３Ｄフリップフロップと；一方の入力端に第２ビジー信号が入力され、他方の反転入力端に前記ＲＡＭクロックが入力され、出力端から第２リクエストリセット信号が引き出される第３論理積回路と；一方の入力端に第２リクエスト信号が入力され、他方の反転入力端に第１ビジー信号が入力され、出力端から第２プレ信号が引き出される第４論理積回路と；クロック入力端に前記ＲＡＭクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第２アクセススタート信号が入力され、出力端から第２ビジー信号が引き出される第４Ｄフリップフロップと；一方の入力端に第１アクセススタート信号が入力され、他方の入力端に第２アクセススタート信号が入力され、出力端から前記クロックリクエスト信号が引き出される論理和回路と；第１の入力端に第１リクエスト信号が入力され、第２の反転入力端に第２リクエスト信号が入力され、第３の入力端に前記ＲＡＭクロックが入力され、出力端から第１スルー信号が引き出される第５論理積回路と；一方の入力端に第１プレ信号が入力され、他方の入力端に第１スルー信号が入力され、出力端から第１アクセススタート信号が引き出される第１論理和回路と；第１の反転入力端に第１リクエスト信号が入力され、第２の入力端に第２リクエスト信号が入力され、第３の入力端に前記ＲＡＭクロックが入力され、出力端から第２スルー信号が引き出される第６論理積回路と；一方の入力端に第２プレ信号が入力され、他方の入力端に第２スルー信号が入力され、出力端から第２アクセススタート信号が引き出される第２論理和回路と；を有して成ることを特徴とする請求項６に記載のＲＡＭ制御装置。
【請求項８】
第１、第３Ｄフリップフロップのデータ入力端に各々入力される所定論理信号は、各自の反転出力信号であることを特徴とする請求項７に記載のＲＡＭ制御装置。
【請求項９】
第２Ｄフリップフロップのリセット端には第２ビジー信号が入力されている、或いは、第４Ｄフリップフロップのリセット端には第１ビジー信号が入力されていることを特徴とする請求項７に記載のＲＡＭ制御装置。
【請求項１０】
前記アービター回路よりも前段に配設され、第１、第２アクセスクロックのうち、より高速な第１アクセスクロックについて、その連続したパルス列を一サイクル毎に交互に分配する形で、さらに２系統に分割するクロック分割回路を有して成り、前記アービター回路は、２系統に分割された第１アクセスクロックと第２アクセスクロックを合わせた合計３系統のアクセスクロックに応じて３系統のビジー信号を生成することを特徴とする請求項１に記載のＲＡＭ制御装置。
【請求項１１】
前記ＲＡＭクロックは、２系統に分割された第１アクセスクロック相互間のアービトレーション連鎖を第２アクセスクロックの１周期以内に終了し得る周期のクロックであることを特徴とする請求項１０に記載のＲＡＭ制御装置。
【請求項１２】
前記アービター回路は、クロック入力端に２系統に分割された第１アクセスクロックの一方が入力され、データ入力端に所定論理信号が入力され、リセット端に第１リクエストリセット信号が入力され、出力端から第１リクエスト信号が引き出される第１Ｄフリップフロップと；一方の入力端に第１ビジー信号が入力され、他方の反転入力端に前記ＲＡＭクロックが入力され、出力端から第１リクエストリセット信号が引き出される第１論理積回路と；第１の入力端に第１リクエスト信号が入力され、第２の反転入力端に第２ビジー信号が入力され、第３の反転入力端に第３ビジー信号が入力され、出力端から第１アクセススタート信号が引き出される第２論理積回路と；クロック入力端に前記ＲＡＭクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第１アクセススタート信号が入力され、出力端から第１ビジー信号が引き出される第２Ｄフリップフロップと；クロック入力端に２系統に分割された第１アクセスクロックの他方が入力され、データ入力端に所定論理信号が入力され、リセット端に第２リクエストリセット信号が入力され、出力端から第２リクエスト信号が引き出される第３Ｄフリップフロップと；一方の入力端に第２ビジー信号が入力され、他方の反転入力端に前記ＲＡＭクロックが入力され、出力端から第２リクエストリセット信号が引き出される第３論理積回路と；第１の入力端に第２リクエスト信号が入力され、第２の反転入力端に第１ビジー信号が入力され、第３の反転入力端に第３ビジー信号が入力され、出力端から第２アクセススタート信号が引き出される第４論理積回路と；クロック入力端に前記ＲＡＭクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第２アクセススタート信号が入力され、出力端から第２ビジー信号が引き出される第４Ｄフリップフロップと；クロック入力端に第２アクセスクロックが入力され、データ入力端に所定論理信号が入力され、リセット端に第３リクエストリセット信号が入力され、出力端から第３リクエスト信号が引き出される第５Ｄフリップフロップと；一方の入力端に第３ビジー信号が入力され、他方の反転入力端に前記ＲＡＭクロックが入力され、出力端から第３リクエストリセット信号が引き出される第５論理積回路と；第１の入力端に第３リクエスト信号が入力され、第２の反転入力端に第１ビジー信号が入力され、第３の反転入力端に第２ビジー信号が入力され、出力端から第３アクセススタート信号が引き出される第６論理積回路と；クロック入力端に前記ＲＡＭクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第３アクセススタート信号が入力され、出力端から第３ビジー信号が引き出される第６Ｄフリップフロップと；第１の入力端に第１アクセススタート信号が入力され、第２の入力端に第２アクセススタート信号が入力され、第３の入力端に第３アクセススタート信号が入力され、出力端から前記クロックリクエスト信号が引き出される第１論理和回路と；を有して成ることを特徴とする請求項１０に記載のＲＡＭ制御装置。
【請求項１３】
第１、第３、第５Ｄフリップフロップのデータ入力端に各々入力される所定論理信号は各自の反転出力信号であることを特徴とする請求項１２に記載のＲＡＭ制御装置。
【請求項１４】
第２、第４Ｄフリップフロップのリセット端には、第３ビジー信号が入力されている、或いは、第６Ｄフリップフロップのリセット端には、第１ビジー信号と第２ビジー信号の論理和信号が入力されていることを特徴とする請求項１２に記載のＲＡＭ制御装置。
【請求項１５】
前記アービター回路は、前記クロック分割回路を内包して成ることを特徴とする請求項１０に記載のＲＡＭ制御装置。
【請求項１６】
請求項１に記載のＲＡＭ制御装置と、前記ＲＡＭクロックに応じて動作するＲＡＭと、を有して成ることを特徴とするメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＡＭ［Random  Access  Memory］へのアクセスを制御するＲＡＭ制御装置、及び、これを用いたメモリ装置に関するものである。
【背景技術】
【０００２】
従来より、互いに非同期で入力される２系統のアクセスクロックに応じて、ＲＡＭへのアクセスを制御する必要がある場合、一般的には、メモリデバイスとしてデュアルポートＲＡＭを採用することが多い。上記のデュアルポートＲＡＭとは、メモリデバイス内の記憶部に対して、２系統の入出力インタフェイス（一般には、書込用と読出用の２系統）を有するＲＡＭを言う。【０００３】
なお、本願発明に関連する従来技術としては、２つの制御装置からの読出し、書込み用の制御信号を内部クロックに同期した１クロック周期幅の制御信号とし、双方の制御装置からの同期化した制御信号が同一タイミングとなった場合、どちらか一方の制御信号を１クロック分遅延させることにより、時分割で１ポート型のＲＡＭ部をアクセスするデュアルポートＲＡＭ回路が開示・提案されている（特許文献１を参照）。【０００４】
また、本願発明に関連する別の従来技術としては、ファームウェア制御部用のクロックを異速度クロック間調停部にて主信号制御部用のクロックに乗せ換え、タイミング信号生成部からのタイミング信号により主信号制御部及びファームウェア制御部から情報蓄積部に対するアクセスを時分割して競合しないようにする装置内クロック非同期におけるシステム制御装置が開示・提案されている（特許文献２を参照）。
【特許文献１】特開平６−１６１８７０号公報
【特許文献２】特開２０００−３４１２５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
確かに、メモリデバイスとしてデュアルポートＲＡＭを採用すれば、互いに非同期で入力される２系統のアクセスクロックに応じて、ＲＡＭへのアクセスを適切に制御することが可能である。【０００６】
しかしながら、デュアルポートＲＡＭは、入出力インタフェイスを１系統しか持たないシングルポートＲＡＭに比べて、チップ面積が大きく、装置規模の拡大やコストの増大を招いていた。【０００７】
一方、メモリデバイスとしてシングルポートＲＡＭを用いた場合には、２系統のアクセスクロックが非同期であるため、両アクセスクロックの入力タイミングによっては、ＲＡＭへのアクセスが正常に行われないおそれがあった。【０００８】
なお、特許文献１の従来技術は、外部からの制御信号を用いて直接ＲＡＭにアクセスするのではなく、前記制御信号を内部クロック信号Ｃ１、Ｃ２に乗せ換えてからＲＡＭにアクセスする構成とされていた。そのため、特許文献１の従来技術では、内部クロック信号Ｃ１、Ｃ２を生成する発振回路が別途必要となるため、回路規模や消費電力の増大を招く上、前記発振回路の性能によっては、動作スペックに影響を及ぼすおそれがあった。【０００９】
また、特許文献２の従来技術は、一方の制御信号（例えば低速クロック）を他方の制御信号（例えば高速クロック）に乗せ換えてＲＡＭにアクセスする構成とされていた。そのため、特許文献２の従来技術は、一方の制御信号の乗換先となる他方の制御信号が常に動作しているアプリケーションにのみ適用し得る技術であった。【００１０】
本発明は、上記の問題点に鑑み、装置規模の拡大やコストの増大を抑えつつ、互いに非同期で入力される２系統のアクセスクロックに応じて、ＲＡＭへのアクセスを適切に制御することが可能なＲＡＭ制御装置、及び、これを用いたメモリ装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係るＲＡＭ制御装置は、アービター回路と、ワンショット回路と、を有して成り、互いに非同期で入力される２系統の第１、第２アクセスクロックに応じて、ＲＡＭへのアクセスを制御するＲＡＭ制御装置であって、前記アービター回路は、上記した第１、第２アクセスクロックに応じて、互いに排他的な論理を有する第１、第２ビジー信号を生成することにより、最先のアクセスクロックを送出したホストに対して、前記ＲＡＭへのアクセス権を認めるとともに、前記ワンショット回路に対して、前記ＲＡＭへのアクセスタイミングを決定するためのＲＡＭクロックの生成を要求する手段であり、前記ワンショット回路は、前記アービター回路のクロックリクエスト信号に応じて、前記ＲＡＭクロックを１パルスだけ生成し、これを前記ＲＡＭに送出する手段である構成（第１の構成）としている。【００１２】
なお、上記第１の構成から成るＲＡＭ制御装置において、前記ＲＡＭクロックは、第１又は第２アクセスクロックのうち、より速い方の周期の１／２以内の周期のクロックである構成（第２の構成）にするとよい。【００１３】
また、上記第１又は第２の構成から成るＲＡＭ制御装置にて、前記アービター回路は、クロック入力端に第１アクセスクロックが入力され、データ入力端に所定論理信号が入力され、リセット端に第１リクエストリセット信号が入力され、出力端から第１リクエスト信号が引き出される第１Ｄフリップフロップと；一方の入力端に第１ビジー信号が入力され、他方の反転入力端に前記ＲＡＭクロックが入力され、出力端から第１リクエストリセット信号が引き出される第１論理積回路と；一方の入力端に第１リクエスト信号が入力され、他方の反転入力端に第２ビジー信号が入力され、出力端から第１アクセススタート信号が引き出される第２論理積回路と；クロック入力端に前記ＲＡＭクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第１アクセススタート信号が入力され、出力端から第１ビジー信号が引き出される第２Ｄフリップフロップと；クロック入力端に第２アクセスクロックが入力され、データ入力端に所定論理信号が入力され、リセット端に第２リクエストリセット信号が入力され、出力端から第２リクエスト信号が引き出される第３Ｄフリップフロップと；一方の入力端に第２ビジー信号が入力され、他方の反転入力端に前記ＲＡＭクロックが入力され、出力端から第２リクエストリセット信号が引き出される第３論理積回路と；一方の入力端に第２リクエスト信号が入力され、他方の反転入力端に第１ビジー信号が入力され、出力端から第２アクセススタート信号が引き出される第４論理積回路と；クロック入力端に前記ＲＡＭクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第２アクセススタート信号が入力され、出力端から第２ビジー信号が引き出される第４Ｄフリップフロップと；一方の入力端に第１アクセススタート信号が入力され、他方の入力端に第２アクセススタート信号が入力され、出力端から前記クロックリクエスト信号が引き出される論理和回路と；を有して成る構成（第３の構成）にするとよい。【００１４】
また、上記第３の構成から成るＲＡＭ制御装置において、第１、第３Ｄフリップフロップのデータ入力端に各々入力される所定論理信号は、各自の反転出力信号である構成（第４の構成）にするとよい。【００１５】
また、上記第３又は第４の構成から成るＲＡＭ制御装置において、第２Ｄフリップフロップのリセット端には第２ビジー信号が入力されている、或いは、第４Ｄフリップフロップのリセット端には第１ビジー信号が入力されている構成（第５の構成）にするとよい。【００１６】
また、上記第１の構成から成るＲＡＭ制御装置にて、前記アービター回路は、第１、第２アクセスクロックの入力有無と前記ＲＡＭクロックの論理に基づいて、いずれか一系統のビジー信号に意図しない論理変遷が生じている状態下で他系統の正当なアクセスクロックが入力されたか否かを判定し、そのような状態に陥っていると判定した場合には、意図しない論理変遷を生じたビジー信号に依ることなく、他系統のビジー信号を正当なアクセスクロックに応じて所望の論理に変遷させる構成（第６の構成）にするとよい。【００１７】
なお、上記第６の構成から成るＲＡＭ制御装置において、上記したアービター回路は、クロック入力端に第１アクセスクロックが入力され、データ入力端に所定論理信号が入力され、リセット端に第１リクエストリセット信号が入力され、出力端から第１リクエスト信号が引き出される第１Ｄフリップフロップと；一方の入力端に第１ビジー信号が入力され、他方の反転入力端に前記ＲＡＭクロックが入力され、出力端から第１リクエストリセット信号が引き出される第１論理積回路と；一方の入力端に第１リクエスト信号が入力され、他方の反転入力端に第２ビジー信号が入力され、出力端から第１プレ信号が引き出される第２論理積回路と；クロック入力端に前記ＲＡＭクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第１アクセススタート信号が入力され、出力端から第１ビジー信号が引き出される第２Ｄフリップフロップと；クロック入力端に第２アクセスクロックが入力され、データ入力端に所定論理信号が入力され、リセット端に第２リクエストリセット信号が入力され、出力端から第２リクエスト信号が引き出される第３Ｄフリップフロップと；一方の入力端に第２ビジー信号が入力され、他方の反転入力端に前記ＲＡＭクロックが入力され、出力端から第２リクエストリセット信号が引き出される第３論理積回路と；一方の入力端に第２リクエスト信号が入力され、他方の反転入力端に第１ビジー信号が入力され、出力端から第２プレ信号が引出される第４論理積回路と；クロック入力端に前記ＲＡＭクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第２アクセススタート信号が入力され、出力端から第２ビジー信号が引き出される第４Ｄフリップフロップと；一方の入力端に第１アクセススタート信号が入力され、他方の入力端に第２アクセススタート信号が入力され、出力端から前記クロックリクエスト信号が引き出される論理和回路と；第１の入力端に第１リクエスト信号が入力され、第２の反転入力端に第２リクエスト信号が入力され、第３の入力端に前記ＲＡＭクロックが入力され、出力端から第１スルー信号が引き出される第５論理積回路と；一方の入力端に第１プレ信号が入力され、他方の入力端に第１スルー信号が入力され、出力端から第１アクセススタート信号が引き出される第１論理和回路と；第１の反転入力端に第１リクエスト信号が入力され、第２の入力端に第２リクエスト信号が入力され、第３の入力端に前記ＲＡＭクロックが入力され、出力端から第２スルー信号が引き出される第６論理積回路と；一方の入力端に第２プレ信号が入力され、他方の入力端に第２スルー信号が入力され、出力端から第２アクセススタート信号が引き出される第２論理和回路と；を有して成る構成（第７の構成）にするとよい。【００１８】
また、上記第７の構成から成るＲＡＭ制御装置において、第１、第３Ｄフリップフロップのデータ入力端に各々入力される所定論理信号は、各自の反転出力信号である構成（第８の構成）にするとよい。【００１９】
また、上記第７又は第８の構成から成るＲＡＭ制御装置において、第２Ｄフリップフロップのリセット端には第２ビジー信号が入力されている、或いは、第４Ｄフリップフロップのリセット端には第１ビジー信号が入力されている構成（第９の構成）にするとよい。【００２０】
また、上記第１の構成から成るＲＡＭ制御装置は、前記アービター回路より前段に配設され、第１、第２アクセスクロックのうち、より高速な第１アクセスクロックについて、その連続したパルス列を一サイクル毎に交互に分配する形で、さらに２系統に分割するクロック分割回路を有して成り、前記アービター回路は、２系統に分割された第１アクセスクロックと第２アクセスクロックを合わせた合計３系統のアクセスクロックに応じて３系統のビジー信号を生成する構成（第１０の構成）にするとよい。【００２１】
なお、上記第１０の構成から成るＲＡＭ制御装置にて、ＲＡＭクロックは、２系統に分割された第１アクセスクロック相互間のアービトレーション連鎖を第２アクセスクロックの１周期以内に終了し得る周期のクロックである構成（第１１の構成）にするとよい。【００２２】
また、上記第１０又は第１１の構成から成るＲＡＭ制御装置において、前記アービター回路は、クロック入力端に２系統に分割された第１アクセスクロックの一方が入力され、データ入力端に所定論理信号が入力され、リセット端に第１リクエストリセット信号が入力され、出力端から第１リクエスト信号が引き出される第１Ｄフリップフロップと；一方の入力端に第１ビジー信号が入力され、他方の反転入力端に前記ＲＡＭクロックが入力され、出力端から第１リクエストリセット信号が引き出される第１論理積回路と；第１の入力端に第１リクエスト信号が入力され、第２の反転入力端に第２ビジー信号が入力され、第３の反転入力端に第３ビジー信号が入力され、出力端から第１アクセススタート信号が引き出される第２論理積回路と；クロック入力端に前記ＲＡＭクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第１アクセススタート信号が入力され、出力端から第１ビジー信号が引き出される第２Ｄフリップフロップと；クロック入力端に２系統に分割された第１アクセスクロックの他方が入力され、データ入力端に所定論理信号が入力され、リセット端に第２リクエストリセット信号が入力され、出力端から第２リクエスト信号が引き出される第３Ｄフリップフロップと；一方の入力端に第２ビジー信号が入力され、他方の反転入力端に前記ＲＡＭクロックが入力され、出力端から第２リクエストリセット信号が引き出される第３論理積回路と；第１の入力端に第２リクエスト信号が入力され、第２の反転入力端に第１ビジー信号が入力され、第３の反転入力端に第３ビジー信号が入力され、出力端から第２アクセススタート信号が引き出される第４論理積回路と；クロック入力端に前記ＲＡＭクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第２アクセススタート信号が入力され、出力端から第２ビジー信号が引き出される第４Ｄフリップフロップと；クロック入力端に第２アクセスクロックが入力され、データ入力端に所定論理信号が入力され、リセット端に第３リクエストリセット信号が入力され、出力端から第３リクエスト信号が引き出される第５Ｄフリップフロップと；一方の入力端に第３ビジー信号が入力され、他方の反転入力端に前記ＲＡＭクロックが入力され、出力端から第３リクエストリセット信号が引き出される第５論理積回路と；第１の入力端に第３リクエスト信号が入力され、第２の反転入力端に第１ビジー信号が入力され、第３の反転入力端に第２ビジー信号が入力され、出力端から第３アクセススタート信号が引き出される第６論理積回路と；クロック入力端に前記ＲＡＭクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第３アクセススタート信号が入力され、出力端から第３ビジー信号が引き出される第６Ｄフリップフロップと；第１の入力端に第１アクセススタート信号が入力され、第２の入力端に第２アクセススタート信号が入力され、第３の入力端に第３アクセススタート信号が入力され、出力端から前記クロックリクエスト信号が引き出される第１論理和回路と；を有する構成（第１２の構成）にするとよい。【００２３】
また、上記第１２の構成から成るＲＡＭ制御装置において、第１、第３、第５Ｄフリップフロップのデータ入力端に各々入力される所定論理信号は、各自の反転出力信号である構成（第１３の構成）にするとよい。【００２４】
また、上記第１２又は第１３の構成から成るＲＡＭ制御装置において、第２、第４Ｄフリップフロップのリセット端には第３ビジー信号が入力されている、或いは、第６Ｄフリップフロップのリセット端には第１ビジー信号と第２ビジー信号の論理和信号が入力されている構成（第１４の構成）にするとよい。【００２５】
また、上記第１０〜第１４いずれかの構成から成るＲＡＭ制御装置において、アービター回路は、前記クロック分割回路を内包して成る構成（第１５の構成）としてもよい。【００２６】
また、本発明に係るメモリ装置は、上記第１〜第１５いずれかの構成から成るＲＡＭ制御装置と、前記ＲＡＭクロックに応じて動作するＲＡＭと、を有して成る構成（第１６の構成）とされている。
【発明の効果】
【００２７】
本発明に係るＲＡＭ制御装置、及び、これを用いたメモリ装置であれば、装置規模の拡大やコストの増大を抑えつつ、互いに非同期で入力される２系統のアクセスクロックに応じて、ＲＡＭへのアクセスを適切に制御することが可能となる。
【図面の簡単な説明】
【００２８】
【図１】は、本発明に係るメモリ装置の第１の構成例を示すブロック図である。
【図２】は、アービター回路１及び出力ラッチ回路４の内部構成例を示すブロック図である。
【図３】は、アービター回路１の動作状態遷移を説明するための状態図（ａ）及び論理値表（ｂ）である。
【図４】は、ＲＡＭ制御動作を説明するためのタイミングチャートである。
【図５】は、アービター回路１の別の内部構成例を示すブロック図である。
【図６】は、アクセスクロックの最大動作周波数に応じたＲＡＭアクセスの期間制限を説明するための図である。
【図７】は、本発明に係るメモリ装置の第２の構成例を示すブロック図である。
【図８】は、クロック分割回路７及びアービター回路８の内部構成例を示すブロック図である。
【図９】は、アービター回路８の動作状態遷移を説明するための状態図（ａ）及び論理値表（ｂ）である。
【図１０】は、第２の構成例におけるアクセスクロックの最大動作周波数に応じたＲＡＭアクセスの期間制限を説明するための図である。
【符号の説明】
【００２９】
１    アービター回路
２    ワンショット回路
３    ＲＡＭ（シングルポートＲＡＭ）
４    出力ラッチ回路
５    リード／ライト回路
６ａ、６ｂ    （第１、第２）ホスト
７    クロック分割回路
８    アービター回路
１１ａ、１１ｂ    （第１、第３Ｄ）フリップフロップ
１２ａ、１２ｂ    （第１、第２）インバータ
１３ａ、１３ｂ    （第１、第３）論理積回路
１４ａ、１４ｂ    （第２、第４）論理積回路
１５ａ、１５ｂ    （第２、第４）Ｄフリップフロップ
１６    論理和回路
１７ａ、１７ｂ    （第５、第６）論理積回路
１８ａ、１８ｂ    （第１、第２）論理和回路
４１    Ｄフリップフロップ
４２    インバータ
４３ａ、４３ｂ    セレクタ
４４ａ、４４ｂ    Ｄフリップフロップ
７１    Ｄフリップフロップ
７２    インバータ
７３ａ、７３ｂ    論理積回路
８１ａ、８１ｂ、８１ｃ    （第１、第３、第５）Ｄフリップフロップ
８２ａ、８２ｂ、８２ｃ    （第１、第２、第３）インバータ
８３ａ、８３ｂ、８３ｃ    （第１、第３、第５）論理積回路
８４ａ、８４ｂ、８４ｃ    （第２、第４、第６）論理積回路
８５ａ、８５ｂ、８５ｃ    （第２、第４、第６）Ｄフリップフロップ
８６    第１論理和回路
８７    第２論理和回路
【発明を実施するための最良の形態】
【００３０】
図１は、本発明に係るメモリ装置の第１の構成例を示すブロック図である。【００３１】
図１に示すように、本実施形態のメモリ装置は、アービター回路１と、ワンショット回路２と、ＲＡＭ３と、出力ラッチ回路４と、リード／ライト回路５と、を有して成り、ホスト６ａ、６ｂ（例えば、ＭＰＵ［Micro  Processing  Unit］とディスプレイドライバ）から互いに非同期で入力される２系統の第１、第２アクセスクロック（ＣＬＫ１、ＣＬＫ２）（例えば、ＭＰＵアクセスとディスプレイアクセス）に応じて、ＲＡＭ３へのアクセスを制御する構成とされている。【００３２】
アービター回路１は、上記したＣＬＫ１、ＣＬＫ２に応じて、互いに排他的な論理を有する第１、第２ビジー信号（ＢＵＳＹ１、ＢＵＳＹ２）を生成することにより、リード／ライト回路５を介して、最先にアクセスクロックを送出したホスト６ａ、６ｂのいずれか一に対して、ＲＡＭ３へのアクセス権を認めるとともに、ワンショット回路２に対して、クロックリクエスト信号（ＣＬＫＲＱ）を送出し、ＲＡＭ３へのアクセスタイミングを決定するためのＲＡＭクロック（ＲＡＭＣＬＫ）の生成を要求する手段（調停手段／優先判定手段）である。【００３３】
ワンショット回路２は、アービター回路１からのＣＬＫＲＱに応じて、ＲＡＭＣＬＫを１パルスだけ生成し、これをＲＡＭ３に送出する手段である。なお、ＲＡＭＣＬＫは、上記したＲＡＭ３のほか、アービター回路１や出力ラッチ回路４にも送出される。【００３４】
ＲＡＭ３としては、入出力インタフェイスを１系統しか持たないシングルポートＲＡＭを採用している。これにより、デュアルポートＲＡＭを用いた場合に比べて、装置規模の拡大やコストの増大を抑制することが可能となる。【００３５】
出力ラッチ回路４は、ＣＬＫ１、ＣＬＫ２に応じたＲＡＭ出力信号（ＲＡＭＯ）を各々ラッチし、第１、第２ＲＡＭ出力ラッチ信号（ＲＡＭＯＬＡＴ１、ＲＡＭＯＬＡＴ２）として、リード／ライト回路５に送出する手段である。【００３６】
リード／ライト回路５は、アービター回路１からのＢＵＳＹ１、ＢＵＳＹ２に応じて、ＲＡＭ３へのアクセス占有権がホスト６ａ、６ｂのいずれに認められているかを認識し、ＲＡＭ３との間で、チップセレクト信号（ＲＡＭＣＳ）、ライトイネーブル信号（ＲＡＭＷＥ）、リードイネーブル信号（ＲＡＭＲＤ）、アドレス信号（ＲＡＭＡＤＲＳ）、並びに、データ信号（ＲＡＭＤＡＴＡ）のやり取りを行う手段である。【００３７】
なお、上記したＲＡＭＣＳ、ＲＡＭＷＥ、及び、ＲＡＭＲＤは、ＢＵＳＹ１、ＢＵＳＹ２に基づいて、アービター回路１で生成される信号であってもよい。【００３８】
次に、アービター回路１及び出力ラッチ回路４の内部構成について、図２を参照しながら詳細に説明する。図２は、アービター回路１及び出力ラッチ回路４の内部構成例を示すブロック図である。【００３９】
図２に示すように、本実施形態のアービター回路１は、Ｄフリップフロップ１１ａ〜１１ｂと、インバータ１２ａ〜１２ｂと、論理積回路１３ａ〜１３ｂと、論理積回路１４ａ〜１４ｂと、Ｄフリップフロップ１５ａ〜１５ｂと、論理和回路１６と、を有して成る。【００４０】
第１Ｄフリップフロップ１１ａは、クロック入力端にＣＬＫ１が入力され、データ入力端に所定論理信号（第１インバータ１２ａを介した自身の反転出力信号）が入力され、リセット端に第１リクエストリセット信号（ＲＥＱ１ＲＳＴ）が入力され、出力端から第１リクエスト信号（ＲＥＱ１）が引き出されている。【００４１】
第１論理積回路１３ａは、一方の入力端にＢＵＳＹ１が入力され、他方の反転入力端にＲＡＭＣＬＫが入力され、出力端からＲＥＱ１ＲＳＴが引き出されている。【００４２】
第２論理積回路１４ａは、一方の入力端にＲＥＱ１が入力され、他方の反転入力端にＢＵＳＹ２が入力され、出力端から第１アクセススタート信号（ＳＴＡＴ１）が引き出されている。【００４３】
第２Ｄフリップフロップ１５ａは、クロック入力端にＲＡＭＣＬＫが入力され、データ入力端に所定論理信号（ローレベルに相当する基準電圧信号、例えば接地電圧）が入力され、セット入力端にＳＴＡＴ１が入力され、出力端からＢＵＳＹ１が引き出されている。【００４４】
第３Ｄフリップフロップ１１ｂは、クロック入力端にＣＬＫ２が入力され、データ入力端に所定論理信号（第２インバータ１２ｂを介した自身の反転出力信号）が入力され、リセット端に第２リクエストリセット信号（ＲＥＱ２ＲＳＴ）が入力され、出力端から第２リクエスト信号（ＲＥＱ２）が引き出されている。【００４５】
第３論理積回路１３ｂは、一方の入力端にＢＵＳＹ２が入力され、他方の反転入力端にＲＡＭＣＬＫが入力され、出力端からＲＥＱ２ＲＳＴが引き出されている。【００４６】
第４論理積回路１４ｂは、一方の入力端にＲＥＱ２が入力され、他方の反転入力端にＢＵＳＹ１が入力され、出力端から第２アクセススタート信号（ＳＴＡＴ２）が引き出されている。【００４７】
第４Ｄフリップフロップ１５ｂは、クロック入力端にＲＡＭＣＬＫが入力され、データ入力端に所定論理信号（ローレベルに相当する基準電圧信号、例えば接地電圧）が入力され、セット入力端にＳＴＡＴ２が入力され、出力端からＢＵＳＹ２が引き出されている。また、第４Ｄフリップフロップ１５ｂのリセット端には、ＢＵＳＹ１が入力されている。【００４８】
論理和回路１６は、一方の入力端にＳＴＡＴ１が入力され、他方の入力端にＳＴＡＴ２が入力され、出力端からＣＬＫＲＱが引き出されている。【００４９】
なお、上記した第１〜第４Ｄフリップフロップ１１ａ、１５ａ、１１ｂ、１５ｂは、いずれも、各自入力されるクロック信号（ＣＬＫ１、ＣＬＫ２、ＲＡＭＣＬＫ）の立上がりエッジでトリガされるものである。【００５０】
一方、本実施形態の出力ラッチ回路４は、Ｄフリップフロップ４１と、インバータ４２と、セレクタ４３ａ〜４３ｂと、Ｄフリップフロップ４４ａ〜４４ｂと、を有して成る。【００５１】
Ｄフリップフロップ４１は、クロック入力端にＲＡＭＣＬＫが入力され、データ入力端にＢＵＳＹ１が入力され、出力端からラッチセレクト信号（ＬＡＴＳＥＬＥＣＴ）が引き出されている。【００５２】
セレクタ４３ａは、ＬＡＴＳＥＬＥＣＴがハイレベル（１）であれば、ＲＡＭＯを後段に選択出力し、ＬＡＴＳＥＬＥＣＴがローレベル（０）であれば、ＲＡＭＯＬＡＴ１を後段に選択出力する。【００５３】
セレクタ４３ｂは、ＬＡＴＳＥＬＥＣＴがハイレベル（１）であれば、ＲＡＭＯＬＡＴ２を後段に選択出力し、ＬＡＴＳＥＬＥＣＴがローレベル（０）であれば、ＲＡＭＯを後段に選択出力する。【００５４】
Ｄフリップフロップ４４ａは、クロック入力端にインバータ４２を介した反転ＲＡＭＣＬＫが入力され、データ入力端にセレクタ４３ａの出力信号が入力され、出力端からＲＡＭＯＬＡＴ１が引き出されている。【００５５】
Ｄフリップフロップ４４ｂは、クロック入力端にインバータ４２を介した反転ＲＡＭＣＬＫが入力され、データ入力端にセレクタ４３ｂの出力信号が入力され、出力端からＲＡＭＯＬＡＴ２が引き出されている。【００５６】
なお、上記したＤフリップフロップ４１、４４ａ〜４４ｂは、いずれも、各自入力されるクロック信号（ＲＡＭＣＬＫ、反転ＲＡＭＣＬＫ）の立下がりエッジでトリガされるものである。【００５７】
次に、上記構成から成るアービター回路１の動作状態遷移について、図３を参照しながら、詳細に説明する。図３は、アービター回路１の動作状態遷移を説明するための状態図（ａ）及び論理値表（ｂ）である。【００５８】
上記構成から成るアービター回路１は、いわゆる、非同期式有限状態マシン（ＡＦＳＭ［Asynchronous  Finite  State  Machine］）として動作するように構成されており、その状態図及び論理値表は、図３（ａ）、（ｂ）のようになる。【００５９】
すなわち、アービター回路１では、先述した第１、第２ビジー信号（ＢＵＳＹ１、ＢＵＳＹ２）の論理に基づき、スタンバイ状態（ＳＴＢＹ状態）、ＣＬＫ１によるアクセス状態（ＢＵＳＹ１状態）、及び、ＣＬＫ２によるアクセス状態（ＢＵＳＹ２状態）、という３つの動作状態が定義されている。【００６０】
なお、第１ビジー信号（ＢＵＳＹ１）は、ステートカウンタの１桁目に相当し、第２ビジー信号（ＢＵＳＹ２）は、ステートカウンタの２桁目に相当する。従って、上記した各動作状態のステートカウンタは、図３（ｂ）に示すように、ＳＴＢＹ状態｛００｝、ＢＵＳＹ１状態｛０１｝、及び、ＢＵＳＹ２状態｛１０｝となる。なお、｛１１｝の状態は、後述するように存在しない。【００６１】
アービター回路１の動作状態は、図３（ａ）に示すように、リセット直後にはＳＴＢＹ状態に位置し、ＳＴＡＴ１の立上がりでＢＵＳＹ１状態に移行する。その後、ＲＡＭＣＬＫの立上がりで再びＳＴＢＹ状態に戻る。同様に、ＳＴＢＹ状態からＳＴＡＴ２の立上がりでＢＵＳＹ２状態に移行し、ＲＡＭＣＬＫの立上がりで再びＳＴＢＹ状態に戻る。【００６２】
このように、本実施形態のアービター回路１は、その動作状態遷移の前後でステートカウンタが１ビット（１桁）のみ変化する構成、すなわち、擬似的なグレイコードカウンタとされている。従って、本実施形態のアービター回路１であれば、その動作状態を遷移するに際して、他方のステートを介することがないため、動作状態遷移の瞬間にステートの誤認を生じるおそれがない。【００６３】
次に、上記構成から成るＲＡＭ制御装置の動作（ここではリード動作）について、図４を参照しながら詳細な説明を行う。図４は、ＲＡＭ制御動作を説明するためのタイミングチャートである。なお、本図は、ＣＬＫ１の入力（立上がり）の直後に、ＣＬＫ２の入力（立上がり）があった場合の動作波形を示している。【００６４】
図４に示すように、時刻ｔ１にて、ＣＬＫ１がハイレベルに立ち上がると、ＲＥＱ１がローレベルからハイレベルに変遷する。このとき、アービター回路１の動作状態がＳＴＢＹ状態（ＢＵＳＹ１、ＢＵＳＹ２がともにローレベル）であれば、本図に示すように、ＳＴＡＴ１がローレベルからハイレベルに遷移する。ＳＴＡＴ１がハイレベルに立ち上がると、ＢＵＳＹ１がハイレベルにセットされ、アービター回路１の動作状態は、それまでのＳＴＢＹ状態からＢＵＳＹ１状態に移行される。リード／ライト回路５は、この動作状態遷移を認識し、ＣＬＫ１に応じたＲＡＭ３へのアクセス（チップセレクトやアドレス設定など）を開始する。【００６５】
また、ＳＴＡＴ１に応じてＣＬＫＲＱがハイレベルに立ち上がると、ワンショット回路２が起動され、ＲＡＭＣＬＫの生成が行われる。なお、ＳＴＡＴ１の立上がり（すなわちＣＬＫＲＱの立上がり）から、実際にＲＡＭＣＬＫのワンショットパルスがローレベルに立ち下げられるまでの期間ｄ１、及び、一旦ローレベルに立ち下げられたＲＡＭＣＬＫが再びハイレベルに復帰されるまでの期間ｄ２は、いずれもワンショット回路２の内部に設けられた遅延回路（不図示）によって決定される。【００６６】
なお、上記の期間ｄ１、ｄ２は、長く設定し過ぎるとアクセス抜けを生じるおそれがあり、逆に、短く設定し過ぎるとアクセス不良を生じるおそれがある。そのため、当該期間ｄ１、ｄ２は、後述するように、ＣＬＫ１，ＣＬＫ２の最大動作周波数に合わせて、適宜設定する必要がある。【００６７】
一方、ＣＬＫ１の入力直後、時刻ｔ２にて、ＣＬＫ２はハイレベルに立ち上がると、ＲＥＱ２がローレベルからハイレベルに変遷する。しかしながら、この時点では既にＢＵＳＹ１がハイレベルとなっているため、ＲＥＱ２は第４論理積回路１４ｂで遮断され、ＳＴＡＴ２はローレベルに維持される。従って、ＢＵＳＹ２がＢＵＳＹ１と重複してハイレベルに遷移されることはなく、ＣＬＫ２に応じたアクセスは、アービター回路１の動作状態がＢＵＳＹ１状態からＳＴＢＹ状態に復帰されるまで、すなわち、ＣＬＫ１に応じたアクセスが終了するまで待機されることになる。【００６８】
その後、時刻ｔ３にて、ワンショット回路２によってＲＡＭＣＬＫがローレベルに立ち下げられると、ＲＡＭ３では、ＣＬＫ１に応じたリード動作、すなわち、ＲＡＭＯの出力動作が開始される。【００６９】
このとき、アービター回路１では、ＲＡＭＣＬＫの立下がりに応じて、ＲＥＱ１ＲＳＴがハイレベルに立ち上がり、ＲＥＱ１がハイレベルからローレベルにリセットされる。これに従い、ＳＴＡＴ１（延いてはＣＬＫＲＱ）もローレベルに復帰される。ただし、ＢＵＳＹ１については、引き続きハイレベルに維持される。【００７０】
また、出力ラッチ回路４では、ＲＡＭＣＬＫの立下がりに応じて、ＬＡＴＳＥＬＥＣＴがハイレベル（ＢＵＳＹ１と同論理）に変遷される。これにより、セレクタ４３ａでは、ＲＡＭＯがＤフリップフロップ４４ａに選択出力され、セレクタ４３ｂでは、ＲＡＭＯＬＡＴ２がＤフリップフロップ４４ｂに選択出力されることになる。【００７１】
その後、時刻ｔ４にて、ＲＡＭＣＬＫが再びハイレベルに立ち上げられると、アービター回路１では、ＢＵＳＹ１がローレベルにリセットされ、その動作状態は、それまでのＢＵＳＹ状態からＳＴＢＹ状態に復帰される。リード／ライト回路５は、この動作状態遷移を認識し、ＣＬＫ１に応じたＲＡＭ３へのアクセスを終了する。なお、アービター回路１では、ＢＵＳＹ１の論理変遷に応じて、ＲＥＱ１ＲＳＴもローレベルにリセットされる。【００７２】
また、出力ラッチ回路４では、ＲＡＭＣＬＫの立上がり（すなわち反転ＲＡＭＣＬＫの立下がり）に応じて、時刻ｔ４の時点で読み出されていたＲＡＭＯがＲＡＭＯＬＡＴ１としてラッチされる。従って、リード／ライト回路５では、以後任意のタイミングで、出力ラッチ回路４からＲＡＭＯＬＡＴ１（ＣＬＫ１に応じたリードデータ）を読み出すことが可能となる。【００７３】
上記のように、時刻ｔ４にて、最先のＣＬＫ１に応じたアクセスが終了し、ＢＵＳＹ１がローレベルにリセットされると、時刻ｔ５にて、第４論理積回路１４ｂによるＲＥＱ２の遮断が解除され、ＳＴＡＴ２がローレベルからハイレベルに遷移される。これにより、時刻ｔ５以後は、先と同様の動作に基づいて、ＣＬＫ２に応じたアクセスが行われる。【００７４】
なお、図４では、時刻ｔ４〜ｔ５の期間を誇張して描写したが、これは、ＢＵＳＹ１状態からＢＵＳＹ２状態への移行が直接行われるものではなく、一旦ＳＴＢＹ状態を介して行われることを明示するための描写であって、実際には極めて短い期間となる。【００７５】
また、図４では、ＣＬＫ１が最先に入力され、次いでＣＬＫ２が入力された場合を例示して説明を行ったが、その先後が逆である場合も、上記と同様の動作によって、ＣＬＫ２に応じたアクセスが終了するまで、ＣＬＫ１に応じたアクセスが待機されることになる。【００７６】
すなわち、本実施形態のアービター回路１は、最先に入力されたアクセスクロックが優先される構成であって、一方のアクセスクロックが常に優先される構成ではなく、先行のアクセス中に後続のアクセスが要求された場合でも、先行のアクセスが中止されることはなく、先行のアクセスが終了するまで後続のアクセスが待機されることになる。従って、アクセスタイミングによる制約が不要になる。【００７７】
以上で説明したように、本実施形態のＲＡＭ制御装置は、アービター回路１と、ワンショット回路２と、を有して成り、互いに非同期で入力される２系統のＣＬＫ１、ＣＬＫ２に応じて、ＲＡＭ３へのアクセスを制御するＲＡＭ制御装置であって、アービター回路１は、上記したＣＬＫ１、ＣＬＫ２に応じて、互いに排他的な論理を有するＢＵＳＹ１、ＢＵＳＹ２を生成することにより、最先のアクセスクロックを送出したホストに対して、ＲＡＭ３へのアクセス権を与えるとともに、ワンショット回路２に対して、ＲＡＭ３へのアクセスタイミングを決定するためのＲＡＭＣＬＫの生成を要求する手段であり、ワンショット回路２は、アービター回路１のＣＬＫＲＱに応じて、ＲＡＭＣＬＫを１パルスだけ生成し、これをＲＡＭ３に送出する手段である構成とされている。【００７８】
このような構成とすることにより、装置規模の拡大やコストの増大を抑えつつ、互いに非同期で入力される２系統のＣＬＫ１、ＣＬＫ２に応じて、ＲＡＭ３へのアクセスを適切に制御することが可能となる。【００７９】
また、本実施形態のＲＡＭ制御装置では、２系統のＣＬＫ１、ＣＬＫ２に対して、ワンショット回路２で生成するＲＡＭＣＬＫが１系統のみとされている。従って、ＣＬＫ１、ＣＬＫ２に対して各々ＲＡＭＣＬＫを生成し、それらの調停及び選択出力を行う構成に比べて、複数クロック間のタイミングずれを考慮する必要がなくなる。【００８０】
また、本実施形態のＲＡＭ制御装置は、ＣＬＫ１、ＣＬＫ２の立上がりに応じて、アクセス要求を認識する一方、その立下がりについては何ら必要としない構成とされている。すなわち、本実施形態のＲＡＭ制御装置は、ＣＬＫ１、ＣＬＫ２の立上がりエッジに対してのみ動作する。なお、ＣＬＫ１、ＣＬＫ２の立上がりエッジは、ホスト６ａ、６ｂからＲＡＭ３に対して、何らかのアクセス要求があるときにのみ生成されるものである。従って、例えば、一方の動作周波数に対して他方の動作周波数が極端に長い場合や、逆に、極端に短かい場合にも、十分に対応することができる。【００８１】
また、本実施形態のアービター回路１は、図２にも示したように、第４Ｄフリップフロップ１５ｂのリセット端にＢＵＳＹ１を入力した構成とされている。このような構成とすることにより、万一、ＣＬＫ１とＣＬＫ２が同時に立ち上がり、第２、第４論理積回路１４ａ、１４ｂでのマスク動作が間に合わず、ＳＴＡＴ１、ＳＴＡＴ２がともにハイレベルとなり、ＢＵＳＹ１、ＢＵＳＹ２がともにハイレベルにセットされたような場合でも、即座に第４Ｄフリップフロップ１５ｂがＢＵＳＹ１でリセットされるため、ＢＵＳＹ２は遅滞なくローレベルに戻される。その結果、ＢＵＳＹ１、ＢＵＳＹ２が両方ともハイレベルに維持されることはなく、アービター回路１の動作状態は、優先的にＢＵＳＹ１状態に移行される。従って、ＣＬＫ１、ＣＬＫ２の入力が完全に重なった場合でも、アナログ部分のひげ対策を施すことなく、その正常動作を保証することが可能となる。【００８２】
なお、同時入力時におけるＣＬＫ１、ＣＬＫ２の優先順位については、いずれを優先としても構わない。すなわち、上記したようにＣＬＫ１を優先する構成としてもよいし、逆に、第２Ｄフリップフロップ１５ａのリセット端にＢＵＳＹ２を入力して、ＣＬＫ２を優先する構成としてもよい。【００８３】
また、本実施形態のアービター回路１は、図２にも示したように、第１、第３Ｄフリップフロップ１１ａ、１１ｂのデータ入力端に対して、各自の反転出力信号（すなわち、反転ＲＥＱ１、反転ＲＥＱ２）を各々入力する構成とされている。このような構成とすることにより、万一、ＳＴＡＴ１（ＳＴＡＴ２）がハイレベルとされた後に、ノイズ等の影響でＲＡＭＣＬＫが立ち上がらなかった場合でも、次のＣＬＫ１（ＣＬＫ２）の立上がりエッジで、ＲＥＱ１（ＲＥＱ２）にローレベル（反転ＲＥＱ１（反転ＲＥＱ２））が書き込まれるので、アービター回路１の動作状態は、ＢＵＳＹ１（ＢＵＳＹ２）状態からＳＴＢＹ状態に復帰することになる。従って、ＲＡＭ制御装置がＢＵＳＹ１（ＢＵＳＹ２）状態から抜けられない状態（いわゆるデッドロック状態、或いは、ハングアップ状態）に陥ることを回避することが可能となる。【００８４】
なお、上記デッドロック対策が不要であれば、第１、第３Ｄフリップフロップ１１ａ、１１ｂのデータ入力端には、所定論理信号（ハイレベルに相当する電圧信号、例えば、電源電圧）を入力しておけばよい。【００８５】
ただし、上記構成から成るアービター回路１では、ノイズ等でＢＵＳＹ１、ＢＵＳＹ２いずれかの論理が変化してしまい、通常フローでは取り得ないステート（イリーガルステート）に遷移した場合、他系統からのアクセスがあっても、そのリクエストが反映されない状態（いわゆるデッドロック状態、或いは、ハングアップ状態）に陥るおそれがある。【００８６】
具体的に述べると、第２Ｄフリップフロップ１５ａで生成されるＢＵＳＹ１の論理がノイズ等によって意図せずハイレベルに変化した場合、ＣＬＫ１は入力されていないので、ＲＥＱ１はローレベルに維持されたままとなり、ワンショット回路２でＲＡＭＣＬＫが生成されることもない。このような状態下で、その後、ＣＬＫ２が入力された場合、ＲＥＱ２は、意図せずハイレベルとなっているＢＵＳＹ１でゲートされるため、ＲＥＱ２のハイレベル遷移は伝搬されず、ＳＴＡＴ２を立ち上げることができない形となる。その結果、次のＣＬＫ１に基づくアクセスが完了し、意図しないＢＵＳＹ１状態がＳＴＢＹ状態に復帰されるまで、ＣＬＫ２に基づくアクセスが不能な状態に陥る。また、第４Ｄフリップフロップ１５ｂで生成されるＢＵＳＹ２の論理がノイズ等によって意図せずハイレベルに変化した場合には、上記と逆に、ＣＬＫ１に基づくアクセスが不能な状態に陥る。【００８７】
上記を鑑みると、イリーガルステートにおける正当アクセスに対しては、これに応じたリクエスト信号が他系統の意図しないビジー信号による排他的なゲートをすり抜けるように、アービター回路１の内部構成を一部変更することが望ましい。【００８８】
図５は、アービター回路１の別の内部構成例を示すブロック図である。【００８９】
なお、本構成例のアービター回路１は、上記とほぼ同様の構成を有して成る。そこで、同様の構成部分については、図２と同一の符号を付すことで詳細な説明を省略し、以下では、本構成の特徴部分（デッドロック対策）について、重点的な説明を行うことにする。【００９０】
図５に示すように、本構成例のアービター回路１は、図２に示した構成要素に加えて、論理積回路１７ａ〜１７ｂと、論理和回路１８ａ〜１８ｂと、を有して成る。【００９１】
本構成例のアービター回路１において、第２論理積回路１４ａの出力信号は、直接ＳＴＡＴ１として用いられるのではなく、第１プレ信号（ＰＲＥ１）として用いられている。同様に、第４論理積回路１４ｂの出力信号は、直接ＳＴＡＴ２として用いられるのではなく、第２プレ信号（ＰＲＥ２）として用いられている。【００９２】
第５論理積回路１７ａは、第１の入力端にＲＥＱ１が入力され、第２の反転入力端にＲＥＱ２が入力され、第３の入力端にＲＡＭＣＬＫが入力され、出力端から第１スルー信号（ＴＨ１）が引き出されている。【００９３】
第１論理和回路１８ａは、一方の入力端にＰＲＥ１が入力され、他方の入力端にＴＨ１が入力され、出力端からＳＴＡＴ１が引き出されている。【００９４】
第６論理積回路１７ｂは、第１の反転入力端にＲＥＱ１が入力され、第２の入力端にＲＥＱ２が入力され、第３の入力端にＲＡＭＣＬＫが入力され、出力端から第２スルー信号（ＴＨ２）が引き出されている。【００９５】
第２論理和回路１８ｂは、一方の入力端にＰＲＥ２が入力され、他方の入力端にＴＨ２が入力され、出力端からＳＴＡＴ２が引き出されている。【００９６】
上記構成から成るアービター回路１において、例えば、第２Ｄフリップフロップ１５ａで生成されるＢＵＳＹ１の論理がノイズ等によって意図せずハイレベルに変化し、かつ、その状態下でＣＬＫ２が入力された場合、ＲＥＱ２は、先に述べたように、意図せずハイレベルとなっているＢＵＳＹ１でゲートされるため、ＲＥＱ２のハイレベル遷移はＰＲＥ２に伝搬されず、ＳＴＡＴ２が立ち上げられることはない。従って、ＢＵＳＹ１の意図しない論理変遷後にＣＬＫ２が入力されたとき、ＲＥＱ１はローレベルに維持され、ＲＥＱ２はハイレベルとなるものの、ＰＲＥ２はローレベルに維持され、当初はＲＡＭＣＬＫがハイレベルに維持される形となる。【００９７】
一方、上記論理のＲＥＱ１、ＲＥＱ２、及び、ＲＡＭＣＬＫが第６論理積回路１７ｂに対して入力されると、ＴＨ２の論理はローレベルからハイレベルに遷移される。従って、第２論理和回路１８ｂでは、ＰＲＥ２の論理に依ることなく、ＳＴＡＴ２がハイレベルに立ち上げられ、ＣＬＫ２に応じたＲＡＭＣＬＫの生成が行われることになる。なお、ＲＥＱ１、ＲＥＱ２、及び、ＲＡＭＣＬＫが一つでも上記の論理となっていないときには、ＴＨ２の論理がローレベルとなるため、ＰＲＥ２がＳＴＡＴ２として出力される形となる。【００９８】
すなわち、ＢＵＳＹ１に意図しない論理変遷が生じている状態下で正当なＣＬＫ２が入力された場合、本構成例のアービター回路１では、ＲＥＱ２がＢＵＳＹ１による排他的なゲートをすり抜ける形（正確に言えば、通常フローこそ経由しないものの、結果的にＲＥＱ２がＢＵＳＹ１による排他的なゲートをすり抜けたように見える形）となっている。【００９９】
このように、本構成例のアービター回路１は、ＲＥＱ１〜ＲＥＱ２の両論理（すなわちＣＬＫ１〜ＣＬＫ２の入力有無）とＲＡＭＣＬＫの論理に基づいて、ＢＵＳＹ１に意図しない論理変遷が生じている状態下で正当なＣＬＫ２が入力されたか否かを判定し、そのような状態に陥っていると判定した場合には、意図しない論理変遷を生じたＢＵＳＹ１に依ることなく、ＢＵＳＹ２を正当なＣＬＫ２に応じて所望の論理に変遷させる構成とされている。従って、本構成例のアービター回路１であれば、ＣＬＫ１の入力を待つことなく、ＣＬＫ２に基づくアクセスを実施し、その後、遅滞なくＳＴＢＹ状態に復帰することが可能となる。【０１００】
なお、上記と逆に、ＢＵＳＹ２が意図せずハイレベルに変化している状態下でＣＬＫ１が入力された場合には、ＲＥＱ１がハイレベル、ＲＥＱ２がローレベル、ＲＡＭＣＬＫがハイレベルとなるので、第５論理積回路１７ａでは、ＴＨ１の論理がハイレベルとなる。従って、第１論理和回路１８ａでは、ＰＲＥ１の論理に依ることなく、ＳＴＡＴ１がハイレベルに立ち上げられ、ＣＬＫ１に応じたＲＡＭＣＬＫの生成が行われる。従って、本構成例のアービター回路１であれば、ＣＬＫ２の入力を待つことなく、ＣＬＫ１に基づくアクセスを実施し、その後、遅滞なくＳＴＢＹ状態に復帰することが可能となる。【０１０１】
次に、アクセスクロックの最大動作周波数に応じたＲＡＭアクセスの期間制限（ＲＡＭＣＬＫの周期制限）について、図６を参照しながら詳細に説明する。図６は、アクセスクロックの最大動作周波数に応じたＲＡＭアクセスの期間制限を説明するための図である。【０１０２】
ＲＡＭ３に対して最も頻繁にアクセスされるケースは、図６に示すように、ＣＬＫ１に応じた連続アクセスが継続している最中に、ＣＬＫ２に応じたアクセスが要求される場合（逆も同様）である。なお、図６は、ＣＬＫ２がＣＬＫ１の直前に立ち上げられたワーストケースを描写したものである。【０１０３】
ここで、先述した通り、アービター回路１において、ＣＬＫ１に応じたアクセスについては、ＣＬＫ２に応じたアクセスの終了を待つことができ、逆に、ＣＬＫ２に応じたアクセスについては、ＣＬＫ１に応じたアクセスの終了を待つことができる。しかしながら、ＣＬＫ１に応じた連続アクセスに関してみると、ＣＬＫ２に応じたアクセスがＣＬＫ１の１サイクル内に終了しなければ、後発のＣＬＫ１に応じたアクセスについては、先発のＣＬＫ１に応じたアクセスの終了を待つことができず、アクセス抜けを生じてしまう。【０１０４】
そのため、ＲＡＭ制御装置の正常動作を維持するためには、ＣＬＫ１の１サイクル分の時間で２回分のＲＡＭアクセス（ＣＬＫ１、ＣＬＫ２に各々応じたアクセス）を終了する必要がある。すなわち、ワンショット回路２では、ＣＬＫＲＱが立ち上げられてからＲＡＭＣＬＫのワンショットパルスがローレベルに立ち下げられるまでの期間ｄ１、及び、一旦ローレベルに立ち下げられたＲＡＭＣＬＫが再びハイレベルに復帰されるまでの期間ｄ２（図４を参照）をより速いアクセスクロック（図６の場合にはＣＬＫ１）の最大動作周波数（すなわち最短周期）に合わせて適宜設定する必要がある。より具体的に述べると、上記期間ｄ１、ｄ２の合算期間（すなわち、ＲＡＭアクセス期間Ｗ）は、ＲＡＭ３のアクセス不良を生じることのない最小期間Ｚ以上であって、かつ、ＣＬＫ１の最短周期Ｘの１／２以下となるように、上記の期間ｄ１、ｄ２を設定すればよい。【０１０５】
ただし、アクセスクロックの最大動作周波数は、今後も高速になっていくことが予想され、先の条件を満たすように、上記の期間ｄ１、ｄ２を管理・設定することは、ますます困難になると考えられる。【０１０６】
上記を鑑みると、先の条件をできる限り緩和すべく、メモリ装置の回路仕様を一部変更することが望ましい。【０１０７】
図７は、本発明に係るメモリ装置の第２の構成例を示すブロック図である。【０１０８】
図７（ａ）に示すように、先述した第１の構成例は、２系統のアクセスクロック（ＣＬＫ１、ＣＬＫ２）をいずれもアービター回路１に直接入力して、互いのアービトレーションを行い、１本のクロックリクエスト信号（ＣＬＫＲＱ）に変換した後、ワンショット回路２でＲＡＭクロック（ＲＡＭＣＬＫ）を生成する構成とされていた。【０１０９】
これに対して、第２の構成例では、第１〜第２のアクセスクロックとして、例えば、ＭＰＵアクセスクロック（ＭＣＬＫ）と、ディスプレイアクセスクロック（ＤＣＬＫ）と、を想定し、ＭＣＬＫはＤＣＬＫよりも動作周波数が速いという前提の下、図７（ｂ）で示すように、クロック分割回路７を用いて、ＭＣＬＫの連続したパルス列を一サイクル毎に交互に分配する形で、１系統のＭＣＬＫを２系統の第１〜第２分割アクセスクロック（ＭＣＬＫ１、ＭＣＬＫ２）に分割した後、ＤＣＬＫと合わせて合計３系統のアクセスクロック（ＭＣＬＫ１、ＭＣＬＫ２、ＤＣＬＫ）をアービター回路８に入力して、互いのアービトレーションを行い、１本のクロックリクエスト信号（ＣＬＫＲＱ）に変換した後、ワンショット回路２でＲＡＭクロック（ＲＡＭＣＬＫ）を生成する構成とされている。【０１１０】
次に、クロック分割回路７及びアービター回路８の内部構成について、図８を参照しながら詳細に説明する。図８は、クロック分割回路７及びアービター回路８の内部構成例を示すブロック図である。【０１１１】
図８に示すように、本構成例のクロック分割回路７は、Ｄフリップフロップ７１と、インバータ７２と、論理積回路７３ａ〜７３ｂと、を有して成る。【０１１２】
Ｄフリップフロップ７１は、クロック入力端にＭＣＬＫが入力され、データ入力端に所定論理信号（インバータ７２を介した自身の反転出力信号）が入力され、出力端からマスク信号（ＭＡＳＫ）が引き出されている。【０１１３】
論理積回路７３ａは、一方の入力端にＭＡＳＫが入力され、他方の入力端にＭＣＬＫが入力され、出力端からＭＣＬＫ１が引き出されている。【０１１４】
論理積回路７３ｂは、一方の反転入力端にＭＡＳＫが入力され、他方の入力端にＭＣＬＫが入力され、出力端からＭＣＬＫ２が引き出されている。【０１１５】
上記構成から成るクロック分割回路７では、ＭＡＳＫとＭＣＬＫとの論理積演算、並びに、反転ＭＡＳＫとＭＣＬＫとの論理積演算を行うことにより、後に詳述する図１０で示されているように、ＭＣＬＫの連続したパルス列が一サイクル毎に交互に分配された形でＭＣＬＫ１〜ＭＣＬＫ２の生成が行われる。【０１１６】
一方、本構成例のアービター回路８は、Ｄフリップフロップ８１ａ〜８１ｃと、インバータ８２ａ〜８２ｃと、論理積回路８３ａ〜８３ｃと、論理積回路８４ａ〜８４ｃと、Ｄフリップフロップ８５ａ〜８５ｃと、論理和回路８６〜８７と、を有して成る。【０１１７】
第１Ｄフリップフロップ８１ａは、クロック入力端にＭＣＬＫ１が入力され、データ入力端に所定論理信号（第１インバータ８２ａを介した自身の反転出力信号）が入力され、リセット端に第１ＭＰＵリクエストリセット信号（ＭＲＥＱ１ＲＳＴ）が入力され、出力端から第１ＭＰＵリクエスト信号（ＭＲＥＱ１）が引き出されている。【０１１８】
第１論理積回路８３ａは、一方の入力端に第１ＭＰＵビジー信号（ＭＢＵＳＹ１）が入力され、他方の反転入力端にＲＡＭＣＬＫが入力され、出力端からＭＲＥＱ１ＲＳＴが引き出されている。【０１１９】
第２論理積回路８４ａは、第１の入力端にＭＲＥＱ１が入力され、第２の反転入力端に第２ＭＰＵビジー信号（ＭＢＵＳＹ２）が入力され、第３の反転入力端にディスプレイビジー信号（ＤＢＵＳＹ）が入力され、出力端から第１ＭＰＵアクセススタート信号（ＭＳＴＡＴ１）が引き出されている。【０１２０】
第２Ｄフリップフロップ８５ａは、クロック入力端にＲＡＭＣＬＫが入力され、データ入力端に所定論理信号（ローレベルに相当する基準電圧信号、例えば接地電圧）が入力され、セット入力端にＭＳＴＡＴ１が入力され、出力端からＭＢＵＳＹ１が引き出される。【０１２１】
第３Ｄフリップフロップ８１ｂは、クロック入力端にＭＣＬＫ２が入力され、データ入力端に所定論理信号（第２インバータ８２ｂを介した自身の反転出力信号）が入力され、リセット端に第２ＭＰＵリクエストリセット信号（ＭＲＥＱ２ＲＳＴ）が入力され、出力端から第２ＭＰＵリクエスト信号（ＭＲＥＱ２）が引き出されている。【０１２２】
第３論理積回路８３ｂは、一方の入力端にＭＢＵＳＹ２が入力され、他方の反転入力端にＲＡＭＣＬＫが入力され、出力端からＭＲＥＱ２ＲＳＴが引き出されている。【０１２３】
第４論理積回路８４ｂは、第１の入力端にＭＲＥＱ２が入力され、第２の反転入力端にＭＢＵＳＹ１が入力され、第３の反転入力端にＤＢＵＳＹが入力され、出力端から第２ＭＰＵアクセススタート信号（ＭＳＴＡＴ２）が引き出されている。【０１２４】
第４Ｄフリップフロップ８５ｂは、クロック入力端にＲＡＭＣＬＫが入力され、データ入力端に所定論理信号（ローレベルに相当する基準電圧信号、例えば接地電圧）が入力され、セット入力端にＭＳＴＡＴ２が入力され、出力端からＭＢＵＳＹ２が引き出される。【０１２５】
第５Ｄフリップフロップ８１ｃは、クロック入力端にＤＣＬＫが入力され、データ入力端に所定論理信号（第３インバータ８２ｃを介した自身の反転出力信号）が入力され、リセット端にディスプレイリクエストリセット信号（ＤＲＥＱＲＳＴ）が入力され、出力端からディスプレイリクエスト信号（ＤＲＥＱ）が引き出されている。【０１２６】
第５論理積回路８３ｃは、一方の入力端にＤＢＵＳＹが入力され、他方の反転入力端にＲＡＭＣＬＫが入力され、出力端からＤＲＥＱＲＳＴが引き出されている。【０１２７】
第６論理積回路８４ｃは、第１の入力端にＤＲＥＱが入力され、第２の反転入力端にＭＢＵＳＹ１が入力され、第３の反転入力端にＭＢＵＳＹ２が入力され、出力端からディスプレイアクセススタート信号（ＤＳＴＡＴ）が引き出されている。【０１２８】
第６Ｄフリップフロップ８５ｃは、クロック入力端にＲＡＭＣＬＫが入力され、データ入力端に所定論理信号（ローレベルに相当する基準電圧信号、例えば接地電圧）が入力され、セット入力端にＤＳＴＡＴが入力され、出力端からＤＢＵＳＹが引き出されている。また、第６Ｄフリップフロップ８５ｃのリセット端には、リセット信号（ＲＳＴ）が入力されている。【０１２９】
第１論理和回路８６は、第１の入力端にＭＳＴＡＴ１が入力され、第２の入力端にＭＳＴＡＴ２が入力され、第３の入力端にＤＳＴＡＴが入力され、出力端からＣＬＫＲＱが引き出されている。【０１３０】
第２論理和回路８７は、一方の入力端にＭＢＵＳＹ１が入力され、他方の入力端にＭＢＵＳＹ２が入力され、出力端からＲＳＴが引き出されている。【０１３１】
なお、上記した第１〜第６Ｄフリップフロップ８１ａ、８５ａ、８１ｂ、８５ｂ、８１ｃ、８５ｃは、いずれも、各自入力されるクロック信号（ＭＣＬＫ１、ＭＣＬＫ２、ＤＣＬＫ、ＲＡＭＣＬＫ）の立上がりエッジでトリガされるものである。【０１３２】
上記からも分かるように、本構成例のアービター回路８は、図２に示した２系統入力タイプのアービター回路１を３系統入力タイプに変更した構成であり、回路の基本動作は、先述の通りであるため、これに関する詳細な説明は割愛する。【０１３３】
なお、同時入力時におけるＭＣＬＫ、ＤＣＬＫの優先順位については、いずれを優先としても構わない。すなわち、図８に示したように、第６Ｄフリップフロップ８５ｃのリセット端に、ＭＢＵＳＹ１とＭＢＵＳＹ２の論理和信号を入力することで、ＭＣＬＫを優先する構成としてもよいし、逆に、第２、第４Ｄフリップフロップ８５ａ、８５ｂのリセット端にＤＢＵＳＹを入力して、ＤＣＬＫを優先する構成としてもよい。【０１３４】
次に、上記構成から成るアービター回路８の動作状態遷移について、図９を参照しながら、詳細に説明する。図９は、アービター回路８の動作状態遷移を説明するための状態図（ａ）及び論理値表（ｂ）である。【０１３５】
上記構成から成るアービター回路８は、先述した第１の構成例と同様、いわゆる、非同期式有限状態マシンとして動作するように構成されており、その状態図及び論理値表は、図９（ａ）、（ｂ）のようになる。【０１３６】
すなわち、アービター回路８では、先述した３系統のビジー信号（ＭＢＵＳＹ１、ＭＢＵＳＹ２、ＤＢＵＳＹ）の論理に基づき、スタンバイ状態（ＳＴＢＹ状態）、ＭＣＬＫ１によるアクセス状態（ＭＢＵＳＹ１状態）、ＭＣＬＫ２によるアクセス状態（ＭＢＵＳＹ２状態）、及び、ＤＣＬＫによるアクセス状態（ＤＢＵＳＹ状態）、という４つの動作状態が定義されている。【０１３７】
なお、第１〜第２ＭＰＵビジー信号（ＭＢＵＳＹ１〜ＭＢＵＳＹ２）は、各々ステートカウンタの１桁目〜２桁目に相当し、ディスプレイビジー信号（ＤＢＵＳＹ）は、ステートカウンタの３桁目に相当する。従って、上記した各動作状態のステートカウンタは、図９（ｂ）に示すように、ＳＴＢＹ状態｛０００｝、ＭＢＵＳＹ１状態｛００１｝、ＭＢＵＳＹ２状態｛０１０｝、及び、ＤＢＵＳＹ状態｛１００｝となる。なお、｛１１１｝の状態は、後述するように存在しない。【０１３８】
アービター回路８の動作状態は、図９（ａ）に示すように、リセット直後にはＳＴＢＹ状態に位置し、ＭＳＴＡＴ１の立上がりでＭＢＵＳＹ１状態に移行する。その後、ＲＡＭＣＬＫの立上がりで再びＳＴＢＹ状態に戻る。同様に、ＳＴＢＹ状態からＭＳＴＡＴ２の立上がりでＭＢＵＳＹ２状態に移行し、ＲＡＭＣＬＫの立上がりで再びＳＴＢＹ状態に戻る。また、ＳＴＢＹ状態からＤＳＴＡＴの立上がりでＤＢＵＳＹ状態に移行し、ＲＡＭＣＬＫの立上がりで再びＳＴＢＹ状態に戻る。【０１３９】
このように、本構成例のアービター回路８は、先述した第１の構成例と同様、その動作状態遷移の前後でステートカウンタが１ビット（１桁）のみ変化する構成、すなわち、擬似的なグレイコードカウンタとされている。従って、本構成例のアービター回路８であれば、その動作状態を遷移するに際して、他方のステートを介することがないため、動作状態遷移の瞬間にステートの誤認を生じるおそれがない。【０１４０】
最後に、第２の構成例におけるアクセスクロックの最大動作周波数に応じたＲＡＭアクセスの期間制限（ＲＡＭＣＬＫの周期制限）について、図１０を参照しながら詳細に説明する。図１０は、第２の構成例におけるアクセスクロックの最大動作周波数に応じたＲＡＭアクセスの期間制限を説明するための図である。【０１４１】
ＲＡＭ３に対して最も頻繁にアクセスされるケースは、図１０に示すように、ＭＣＬＫに応じた連続アクセスが継続している最中に、ＤＣＬＫに応じたアクセスが要求される場合である。なお、図１０は、ＤＣＬＫがＭＣＬＫ２の直前に立ち上げられたワーストケースを描写したものである。【０１４２】
先にも述べたように、本構成例のアービター回路８では、ＭＣＬＫが２系統のＭＣＬＫ１、ＭＣＬＫ２として分割入力され、各々に応じたアクセス管理が個別に行われている。従って、本構成例のアービター回路８であれば、ＤＣＬＫがＭＣＬＫ２の直前に立ち上げられ、ＭＣＬＫ２に応じたアクセスが待機させられた結果、当該ＭＣＬＫ２に応じたアクセスが次発のＭＣＬＫ１の入力までに終了しない場合であっても、ＭＣＬＫ１とＭＣＬＫ２との間でアービトレーションを行い、次発のＭＣＬＫ１に応じたアクセスを支障なく待機させることができるので、先行２系統のアクセスが完了した後、ＭＣＬＫ１に応じたアクセスを行うことが可能である。【０１４３】
なお、ＭＣＬＫに応じた連続アクセスが継続される場合には、図１０に示すように、その後もＭＣＬＫ１とＭＣＬＫ２との間でアービトレーション連鎖が生じるが、この場合も上記と同様、他方のアクセス終了を待ってから自身のアクセスを実行することができる。このような動作は、ＭＣＬＫ１とＭＣＬＫ２との間でアービトレーション連鎖が解消されるまで継続的に実施される。【０１４４】
上記したように、本構成例のアービター回路８は、ＭＣＬＫに応じた連続アクセスに関して、後発パルスに応じたアクセスの実行を先発パルスに応じたアクセスの終了まで待つことができるので、アクセス抜けを生じにくい構成となっている。【０１４５】
ただし、本構成例のアービター回路８であっても、ＭＣＬＫ１とＭＣＬＫ２との間でアービトレーション連鎖が生じ、かつ、これが終了するまでの間に、次のＤＣＬＫが入力された場合には、その動作に破綻をきたして、アクセス抜けを生じるおそれがある。【０１４６】
そのため、ＲＡＭ制御装置の正常動作を維持するためには、以下の条件式（１）を満たすように、ＲＡＭアクセス期間Ｗ（＝ｄ１＋ｄ２）を設定することが望ましい。【０１４７】
【数１】
2007018043.tif 000002
なお、上記（１）式において、ＸはＭＣＬＫの最短周期、ＹはＤＣＬＫの最短周期、ＺはＲＡＭ３のアクセス不良を生じることのない最小期間、を各々示している。【０１４８】
例えば、Ｘ＝１００［ｎｓ］、Ｙ＝１０００［ｎｓ］、Ｚ＝４０［ｎｓ］とした場合、第１の構成では、４０［ｎｓ］≦Ｗ≦５０［ｎｓ］という条件を満たすように、ＲＡＭアクセス期間Ｗ（＝ｄ１＋ｄ２）を設定しなければならなかったが、第２の構成を採用すれば、４０［ｎｓ］≦Ｗ≦９０．９［ｎｓ］という条件を満たすように、ＲＡＭアクセス期間Ｗを設定しさえすれば、アービトレーション動作の破綻を回避することができる。【０１４９】
すなわち、第２の構成を採用することにより、ＲＡＭアクセス期間Ｗに関して、およそ２倍のマージンを確保することができ、その制約を大幅に緩和することができるので、今後一層の高速化が予想されるアクセスクロックにも、十分に対応することが可能となる。【０１５０】
なお、上記の実施形態では、ＲＡＭ３としてシングルポートＲＡＭを採用した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、デュアルポートＲＡＭの入出力インタフェイスのうち、いずれか一方に対する２系統のアクセス制御手段としても広く適用することが可能である。【０１５１】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。【０１５２】
例えば、上記の実施形態では、ワンショット回路２にて、ＣＬＫＲＱの立上がりから、期間ｄ１が経過した時点でＲＡＭＣＬＫをローレベルに立ち下げ、さらに期間ｄ２が経過した時点でＲＡＭＣＬＫをハイレベルに復帰させる構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、ＣＬＫＲＱ（実施形態に即して言えば、その論理反転信号）を単純に期間ｄ１だけ遅延させることでも、ＲＡＭＣＬＫを１パルスだけ生成することが可能である。なぜなら、ＣＬＫＲＱは、アクセススタート信号の立上がりに応じてハイレベルに遷移された後、ＲＡＭＣＬＫの立下がりに応じてローレベルに復帰される形、すなわち、パルス波形とされているため、その論理反転信号を期間ｄ１だけ遅延させれば、結果的にＲＡＭＣＬＫを１パルスだけ生成する形となるからである。この場合、ＲＡＭＣＬＫは、ＣＬＫＲＱの立上がりから期間ｄ１が経過した時点でローレベルに立ち下がり、さらに期間ｄ１が経過した時点でハイレベルに復帰する形となる。このような構成とすることにより、ワンショット回路２を極めて簡易に実現することが可能となる。なお、期間ｄ１については、先述したように、アクセスクロックの動作周波数に合わせて、適宜設定すればよい。【０１５３】
また、図７及び図８を用いて説明した実施形態では、クロック分割回路７とアービター回路８とを独立して設けた構成を例に挙げて説明を行ったが、本発明の構成は、これに限定されるものではなく、クロック分割回路をアービター回路に内包させても構わない。
【産業上の利用可能性】
【０１５４】
本発明は、ＲＡＭ制御装置の規模縮小やコスト低減を図る上で有用な技術である。
【図１】
2007018043.tif 000003
【図２】
2007018043.tif 000004
【図３】
2007018043.tif 000005
【図４】
2007018043.tif 000006
【図５】
2007018043.tif 000007
【図６】
2007018043.tif 000008
【図７】
2007018043.tif 000009
【図８】
2007018043.tif 000010
【図９】
2007018043.tif 000011
【図１０】
2007018043.tif 000012
【国際調査報告】
2007018043.tif 000013
2007018043.tif 000014
2007018043.tif 000015
2007018043.tif 000016