(57)【要約】  複数のメモリアドレスに格納されている所定のビットデータを、メモリ装置からのデータ出力として読み出すことでメモリの削減と処理の負担を軽減することができるメモリ装置およびメモリ応用装置を提供することを目的とする。  本発明のメモリ装置は、バッファ回路（２０0，・・・，２ｎ−１n-1）が出力するメモリセル（０00，・・・，ｎ−１m-1n-1）のデータを、各メモリセルアレイ（１0）ないし（１n-1）から１ビットずつ、または１つのメモリセルアレイからｎビットのいずれかを選択出力できるマルチプレクサ（３０1，・・・，３ｎ−１n-2）を備える。【特許請求の範囲】
【請求項１】
それぞれ１ビットのデータを記憶可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ個有し、該ｎ個のメモリセルアレイはそのｉ番目（ｉは０≦ｉ≦ｎ−１を満たす整数）のメモリセルアレイに、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、
前記ｎ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、
前記ｎ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、
前記ｎビットからなるデータの０番目のビットないしｎ−１番目のビットを記憶するメモリセルアレイからの１ビットずつのｎビットのデータ、あるいは該０番目のビットないしｎ−１番目のビットのいずれか１つのビットを記憶するメモリセルアレイの同一ワードからのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ出力線に切替出力するデータ配列切替出力部とを備えた、
ことを特徴とするメモリ装置。
【請求項２】
請求項１に記載のメモリ装置において、
前記データ配列切替出力部は、
前記ビット０ないしビットｎ−１の各メモリセルアレイに対し、
前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかを前記データ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、
前記ビットｉのメモリセルアレイの第ｉ番目のカラム線の出力を第ｉ番目のデータ出力線に出力するか否かを前記カラムデコーダの第ｉ番目の出力に応じて制御可能な第ｉのバッファ回路と、
前記ビットｉのメモリセルアレイの第ｊ番目のカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊ番目のカラム線の出力を前記第ｉ番目および第ｊ番目のいずれのデータ出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊのバッファ回路とをそれぞれ有する、
ことを特徴とするメモリ装置。
【請求項３】
請求項２に記載のメモリ装置において、
前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉ番目の出力を、ノンアクティブのときに該カラムデコーダの第ｊ番目の出力をそれぞれ選択し、
前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊ番目のデータ線に、ノンアクティブのときに前記第ｉ番目のデータ線に、前記第ｊ番目のカラム線の出力をそれぞれ出力する、
ことを特徴とするメモリ装置。
【請求項４】
請求項１に記載のメモリ装置からなり、縦ｍドット、横ｎドットの複数ドットからなる表示データを格納し、表示用フォントアドレスと、ディスプレイが縦方向に配置されている時に有効状態となるディスプレイ配置信号が前記データ配列切替信号に接続され、前記表示用フォントアドレスおよび前記ディスプレイ配置信号に対応する表示用フォントデータを出力する表示用フォントＲＯＭと、
外部から入力する水平同期信号と垂直同期信号とに基づいて、画面上の表示動作を制御するとともに前記表示用フォントアドレスを生成する表示動作コントロール回路と、前記表示用フォントデータを入力し、前記ディスプレイ配置信号が無効であれば前記表示用フォントデータを、前記ディスプレイ配置信号が有効であれば前記表示用フォントデータのデータ配列の並び順を最上位から最下位まで反転させたデータを、変換フォントデータとして出力するデータ配列変換回路と、前記変換フォントデータを、前記表示動作コントロール回路を介して表示データとして入力して、シフト出力する表示データシフトレジスタと、を有する表示制御装置とを備えた、
ことを特徴とするメモリ応用装置。
【請求項５】
請求項４に記載のメモリ応用装置において、
前記表示動作コントロール回路が生成する、ディスプレイの配置方向が左方向に９０度回転させて縦方向に配置されている時に有効状態となるディスプレイ配置方向信号と、フォントデータの１ライン目の水平走査が開始される時にリセットされ、ｎライン目の水平走査が完了した時点でカウントが停止する水平走査カウント値と、前記表示用フォントアドレスおよび前記ディスプレイ配置信号を入力し、前記ディスプレイ配置信号またはディスプレイ配置方向信号の何れかが無効であれば前記表示用フォントアドレスを、前記ディスプレイ配置信号および前記ディスプレイ配置方向信号の両方が有効であれば、前記表示用フォントアドレスにｎ−１を加算し、その結果から前記水平走査カウント値を２倍した値を減算した値を、変換フォントアドレスとして出力するメモリアクセス制御回路を、さらに備え、
前記表示用フォントＲＯＭは、前記ディスプレイ配置信号が前記データ配列切替信号に接続され、前記変換フォントアドレスおよび前記ディスプレイ配置信号に対応する前記表示用フォントデータを出力し、
前記表示制御装置は、前記表示用フォントデータを入力し、前記ディスプレイ配置信号が無効か、または前記ディスプレイ配置方向信号が有効であれば前記表示用フォントデータを、前記ディスプレイ配置信号が有効でかつ前記ディスプレイ配置方向信号が無効であれば前記表示用フォントデータのデータ配列の並び順を最上位から最下位まで反転させたデータを、変換フォントデータとして出力する、
ことを特徴とするメモリ応用装置。
【請求項６】
それぞれ１ビットのデータを記憶可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ×ｌ個（ｌはｎ≧ｌ≧２を満たす整数）個有し、該ｎ×ｌ個のメモリセルアレイはそれぞれｌ個のメモリセルアレイからなるメモリセルアレイ群のｉ番目（ｉは０≦ｉ≦ｌ−１を満たす整数）のメモリセルアレイ群に、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、
前記ｎ×ｌ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、
前記ｎ×ｌ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、
前記ｉ番目のメモリセルアレイ群の０番目ないしｌ−１番目のメモリセルアレイからの１ビットずつのｌビットのデータ、あるいは該ｉ番目のメモリセルアレイ群の第０番目ないしｎ−１番目のいずれか１つのメモリセルアレイの同一ワードからの１ビットずつのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ出力線に切替出力するデータ配列切替出力部と、
前記ｉ番目のメモリセルアレイ群の第０番目ないし第ｎ−１番目のいずれか１つのメモリセルアレイを選択するメモリセルアレイ選択部とを備え、
前記メモリセルに格納するデータがアドレス空間においてｌ個のアドレスのデータにより構成される、
ことを特徴とするメモリ装置。
【請求項７】
請求項６に記載のメモリ装置において、
前記データ配列切替出力部は、
前記各メモリセルアレイ群を構成するｌ個のメモリセルアレイごとに、
前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかを前記データ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、
前記ビットｉのメモリセルアレイの第ｉ番目のカラム線の出力を第ｉ番目のデータ出力線に出力するか否かを前記カラムデコーダの第ｉ番目の出力に応じて制御可能な第ｉのバッファ回路と、
前記ビットｉのメモリセルアレイの第ｊ番目のカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊ番目のカラム線の出力を前記第ｉ番目および第ｊ番目のいずれのデータ出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊのバッファ回路とを、それぞれ有する、
ことを特徴とするメモリ装置。
【請求項８】
請求項６に記載のメモリ装置において、
前記メモリセルアレイ選択部は、
前記各メモリセルアレイ群を構成するｌ個のメモリセルアレイごとに、
該ｌ個のメモリセルアレイの第０番目ないし第ｌ−１番目のいずれのメモリセルアレイを選択するメモリセルアレイ選択信号および前記カラムデコーダからのｎ本の選択出力に応じて、前記第ｉのバッファ回路または前記第ｊのマルチプレクサ回路のいずれかをアクティブにする論理回路を有する、
ことを特徴とするメモリ装置。
【請求項９】
請求項６に記載のメモリ装置において、
前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉ番目の出力を、ノンアクティブのときに該カラムデコーダの第ｊ番目の出力をそれぞれ選択し、
前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊ番目のカラム線の出力を前記第ｊ番目のデータ線に、ノンアクティブのときに前記第ｉ番目のデータ線に、それぞれ出力する、
ことを特徴とするメモリ装置。
【請求項１０】
請求項６に記載のメモリ装置からなり、縦ｍドット、横ｎドットの複数ドットからなる前記表示データを格納し、表示用フォントアドレスと、ディスプレイが縦方向に配置されている時に有効状態となるディスプレイ配置信号とを入力とし、該データ配列切替信号を前記ディスプレイ配置信号として用いて、前記表示用フォントアドレスおよび前記ディスプレイ配置信号に応じた表示用フォントデータを出力する表示用フォントＲＯＭと、
外部から入力する水平同期信号と垂直同期信号とに基づいて、画面上の表示動作を制御するとともに前記表示用フォントアドレスを生成する表示動作コントロール回路と、前記ディスプレイ配置方向信号と、前記水平走査カウント値と、前記表示用フォントアドレスおよび前記ディスプレイ配置信号を入力し、前記ディスプレイ配置信号またはディスプレイ配置方向信号の何れかが無効であれば前記表示用フォントアドレスを、前記ディスプレイ配置信号および前記ディスプレイ配置方向信号の両方が有効であれば、前記表示用フォントアドレスにｎ−１のｌ倍の値を加算し、その結果から前記水平走査カウント値とｌを２倍した値との乗算した結果を減算した値を変換フォントアドレスとして出力する前記メモリアクセス制御回路とを有する表示制御装置とを備えた、
ことを特徴とするメモリ応用装置。
【請求項１１】
それぞれ１ビットのデータを書き換え可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ個有し、該ｎ個のメモリセルアレイはそのｉ番目（ｉは０≦ｉ≦ｎ−１を満たす整数）のメモリセルアレイに、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、
前記ｎ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、
前記ｎ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、
前記ｎビットからなるデータの０番目のビットないしｎ−１番目のビットを記憶するメモリセルアレイからの１ビットずつのｎビットのデータ、あるいは該０番目のビットないしｎ−１番目のビットのいずれか１つのビットを記憶するメモリセルアレイの同一ワードからのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ入出力線に切替出力するデータ配列切替出力部と、
前記ｎ個のメモリセルアレイのｉ番目のメモリセルアレイに前記ｎ本のデータ入出力線のｉ番目のデータ入出力線から入力されたデータをそれぞれ書き込むデータ書込部と、
書き込み許可信号に応じて前記データ配列切替出力部と前記データ書込部とのいずれか一方を動作させる書込読出制御部とを備えた、
ことを特徴とするメモリ装置。
【請求項１２】
請求項１１に記載のメモリ装置において、
前記データ配列切替出力部は、
各メモリセルアレイごとに、
前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかをデータ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、
前記ビットｉのメモリセルアレイの第ｉのカラム線の出力を第ｉのデータ入出力線に出力するか否かを前記カラムデコーダの第ｉの出力に応じて制御可能な第ｉの読み出しバッファ回路と、
前記ビットｉのメモリセルアレイの第ｊのカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊのカラム線の出力を前記第ｉおよび第ｊのいずれのデータ入出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊの読み出しバッファ回路とを、それぞれ有するものであり、
前記データ書込部は、
第ｉのデータ入出力線のデータを前記ビットｉのメモリセルアレイの第ｉのカラム線に出力するか否かを制御可能な第ｉの書き込みバッファ回路を有するものであり、
前記書込読出制御部は、
前記書き込み許可信号に応じて、前記カラムデコーダの第ｉの出力を前記データ配列切替部あるいは前記データ書込部のいずれかに出力する第ｉの論理ゲートと、
前記書き込み許可信号に応じて、前記第ｊのマルチプレクサの出力を前記データ配列切替部あるいは前記データ書込部のいずれかに出力する第ｊの論理ゲートとを有するものである、
ことを特徴とするメモリ装置。
【請求項１３】
請求項１２に記載のメモリ装置において、
前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉの出力を、ノンアクティブのときに該カラムデコーダの第ｊの出力をそれぞれ選択し、
前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊのデータ線に、ノンアクティブのときに前記第ｉのデータ線に、前記第ｊのカラム線の出力をそれぞれ出力する、
ことを特徴とするメモリ装置。
【請求項１４】
プロセッサと、
請求項１１に記載のメモリ装置からなり、前記プロセッサにより送信データが格納されるとともに、該プロセッサから出力され、前記送信データが読み出されるときに有効にされるインターリーブ制御信号を、前記データ配列切替信号として用いる送信データ格納ＲＡＭと、
前記プロセッサが、前記送信データ格納ＲＡＭから読み出したデータを受け渡す送信回路と、を有する送信器を備えた、
ことを特徴とするメモリ応用装置。
【請求項１５】
プロセッサと、
請求項１１に記載のメモリ装置からなり、前記プロセッサにより受信データが格納されるとともに、該プロセッサから出力され、受信データが読み出されるときに有効にされるデインターリーブ制御信号を前記データ配列切替信号として用いる受信データ格納ＲＡＭと、
前記プロセッサが、前記受信データ格納ＲＡＭへ格納する受信データを受け取る受信回路と、を有する受信器を備えた、
ことを特徴とするメモリ応用装置。
【請求項１６】
請求項１４に記載のメモリ応用装置を構成する前記送信器と、
請求項１５に記載のメモリ応用装置を構成する前記受信器と、
前記送信器と前記受信器とを互いに接続する伝送路と、を有する送受信システムを備えた、
ことを特徴とするメモリ応用装置。
【請求項１７】
ＣＰＵと、
請求項１に記載のメモリ装置からなり、前記ＣＰＵが実行するプログラムが格納されるとともに、該ＣＰＵが出力するアドレスが入力され、該アドレス中の上位アドレスを前記データ配列切替信号として用いるプログラムメモリと、を有するプロセッサシステムを備えた、
ことを特徴とするメモリ応用装置。
【請求項１８】
請求項１に記載のメモリ装置からなるプログラムメモリと、
第１のシステムクロック信号が入力される第１のＣＰＵと、
前記第１のシステムクロック信号を反転した第２のシステムクロック信号が入力される第２のＣＰＵと、
前記第１のＣＰＵが出力するアドレス信号と、前記第２のＣＰＵが出力するアドレス信号とを選択し前記プログラムメモリに出力する選択部と、を有し、
前記第１のシステムクロック信号が第１の論理値の時に、前記第１のＣＰＵが出力するアドレス信号を、前記第１のシステムクロック信号が第２の論理値の時に前記第２のＣＰＵが出力するアドレス信号を、前記プログラムメモリに入力するプロセッサシステムを備えた、
ことを特徴とするメモリ応用装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置およびメモリ応用装置に関し、特に、所定のメモリアドレスにアクセスすることで、複数のメモリアドレスに格納されている所定のビットデータをそのデータ出力として読み出すことができるメモリ装置、およびこの種のメモリ装置を有するメモリ応用装置の改良を図ったものに関する。
【背景技術】
【０００２】
従来、半導体集積回路のシステム構成における情報記憶手段として、メモリ装置が用いられている。【０００３】
メモリ装置には、その製造工程において情報データを物理的に造り込んでおき、必要なときに随時読み出すことが可能な読み出し専用メモリ（以降、ＲＯＭという）や、情報データを一時保存し、必要なときに読み出すことが出来る読み出し／書き込みメモリ（以降、ＲＡＭという）がある。【０００４】
このような従来のメモリ装置において、情報データの読み出しや書き込みを行う場合はメモリ装置に記憶領域を指定するアドレス信号を入力することにより、読み出しの場合は情報データがメモリアドレス入力により指定されるメモリセルから出力され、また、書き込みの場合は情報データを入力することにより、情報データがメモリアドレス入力により指定されるメモリセルへ入力される。これにより、この種のメモリ装置を有するメモリ応用装置が動作する。【０００５】
図１７は、従来のメモリ装置の一例としてのＲＯＭの構成を示すブロック図である。
図１７において、１６００はメモリセルアレイ１６０１，１６０２，・・・，１６０３からなるメモリブロック、１６０１はこのメモリ装置に保存される情報データのビット数がｎビット（ｎは正の整数）であるとき、ビット０のデータのみを格納するメモリセルアレイである。【０００６】
また、１６０２，・・・，１６０３も同様にビット１，・・・，ビットｎ−１のデータのみを格納するメモリセルアレイである。１６０４，１６０５，・・・，１６０６はワード選択信号、１６０７，１６０８，・・・，１６０９はカラム選択信号、１６１０，１６１１，・・・，１６１２はワード選択信号１６０４によって選択されるメモリセルアレイ１６０１のメモリセルである。【０００７】
同様に１６１３，１６１４，・・・，１６１５、・・・、および、１６１６，１６１７，・・・，１６１８もワード選択信号１６０４によってそれぞれ選択されるメモリセルアレイ１６０２、および、１６０３のメモリセルである。なお、各メモリセルアレイのメモリセルは、図示の都合上、ワード選択信号１６０４によって選択されるもののみに符号を付している。【０００８】
また、各メモリセルアレイのメモリセルは、図１７の横方向に図示しないワード線により、縦方向に図示しないカラム線により、それぞれ相互に接続されている。【０００９】
図１７において、１６１９，１６２０，・・・，１６２１、および、１６２２，１６２３，・・・，１６２４、・・・、および、１６２５，１６２６，・・・，１６２７はそれぞれメモリセルアレイ１６０１および１６０２および１６０３の出力を増幅するセンスアンプ機能を有するとともにカラム選択信号により増幅結果の出力／非出力を制御できるゲート機能を有するバッファ回路である。【００１０】
１６２８は情報データのビット数がｎビットであるときのビット０のデータ出力であり、バッファ回路１６１９，１６２０，・・・，１６２１の出力をワイヤードオアにより１つにまとめたものである。【００１１】
また、１６２９，・・・，１６３０も同様に、情報データのビット数がｎビットであるときのビット１，・・・，ビットｎ−１のデータ出力であり、バッファ回路１６２２，１６２３，・・・，１６２４およびバッファ回路１６２５，１６２６，・・・，１６２７の出力をそれぞれワイヤードオアにより１つにまとめたものである。【００１２】
１６３１はアドレス入力、１６３２はアドレスデコーダ、１６３３はワードデコーダ、１６３４はカラムデコーダ、１６３５は以上の各構成要素により構成されたメモリ装置である。【００１３】
このような従来のメモリ装置において、情報データの読み出しを実施する際には、メモリ装置１６３５のアドレスデコーダ１６３２に、情報データが記憶されている領域を指定する所定のアドレス入力１６３１が入力され、アドレス入力１６３１のうちの上位アドレスを示す信号がワードデコーダ１６３３へ、下位アドレスを示す信号がカラムデコーダ１６３４へそれぞれ入力される。【００１４】
ワードデコーダ１６３３はアドレス入力１６３１の上位アドレスに該当する１本のワード選択信号をメモリセルの選択状態に、その他のワード選択信号をメモリセルの非選択状態に変化させる。また、カラムコーダ１６３４はアドレス入力１６３１の下位アドレスに該当する１本のカラム選択信号をメモリセルの選択状態に、その他のカラム選択信号をメモリセルの非選択状態に変化させる。【００１５】
ワード選択信号およびカラム選択信号の両方が選択状態であるメモリセルの出力は該当するメモリセルアレイに対応するバッファ回路によりデータ出力として出力される。【００１６】
ここで、アドレス入力１６３１に、０番地を示すアドレスが入力されたときの動作を例にとって説明する。
メモリセルの選択状態をＨレベルとすれば、この時、例えばワード選択信号はワードデコーダ１６３３は０番地に該当するワード選択信号１６０４のみをＨレベルに変化させ、その他のワード選択信号１６０５，・・・，１６０６については非選択状態のＬレベルに変化させる。これによってメモリセル１６１０，１６１１，・・・，１６１２，１６１３，１６１４，・・・，１６１５、・・・、１６１６，１６１７，・・・，１６１８が選択される。【００１７】
また同様に、メモリセルの選択状態をＨレベルとすれば、例えばカラム選択信号はカラムデコーダ１６３４は０番地に該当するカラム選択信号１６０７のみをＨレベルに変化させ、その他のカラム選択信号１６０８，・・・，１６０９については非選択状態のＬレベルに変化させる。【００１８】
これによって、バッファ回路１６１９，１６２２，・・・，１６２５のみ出力が有効となり、他のバッファ回路１６２０，・・・，１６２１，１６２３，・・・，１６２４，１６２６，・・・，１６２７については出力が無効となるため、メモリセル１６１０に記憶されている情報データがビット０のデータ出力１６２８として出力される。【００１９】
同様に、メモリセル１６１３，・・・，１６１６に記憶されている情報データがビット１，・・・，ビットｎ−１のデータ出力１６２９，・・・，１６３０として出力され、合わせてビット数がｎビットの情報データが出力される（例えば、特許文献１参照）。【００２０】
ところで、このような従来のメモリ装置を用いたメモリ応用装置の一例として表示制御装置がある。図１８は、従来のメモリ応用装置の一例としての表示制御装置の構成を示すブロック図である。【００２１】
図１８に示したように、表示制御装置１７００は、ディスプレイ１７１１への表示タイミングを示す水平同期信号１７０１および垂直同期信号１７０２を外部から入力して、画面上の所定の位置で表示動作を制御する表示動作コントロール回路１７０３と、表示動作コントロール回路１７０３から表示データ１７０７を入力して、外部から入力する表示用ドットクロック１７０９によって表示信号１７１０をシフト出力する表示データシフトレジスタ１７０８とを備える。【００２２】
このように構成される表示制御装置１７００は、表示用フォントＲＯＭ１７０５に格納されている表示用フォントデータ１７０６を、ディスプレイ１７１１に画像表示させる。【００２３】
表示用フォントＲＯＭ１７０５は、表示動作コントロール回路１７０３が出力する表示用フォントアドレス１７０４に基づいて表示用フォントデータ１７０６を表示動作コントロール回路１７０３に出力し、表示動作コントロール回路１７０３は、表示用フォントデータ１７０６を、表示動作を行うためのデータ形式やタイミングで表示データ１７０７として表示データシフトレジスタ１７０８に出力する。【００２４】
以上のように構成される従来の表示制御装置において、表示動作を行う時、表示用フォントＲＯＭ１７０５には、例えば図１９（ａ）に示すような横ｎドット、縦ｍドット（ｍ，ｎは正の整数）のフォントデータが格納されており、表示データシフトレジスタ１７０８には横ｎドットずつが格納される。これを表示用ドットクロック１７０９に同期して１ビットずつディスプレイ１７１１に出力することで、図１９（ｂ）のようにＴＶ画面の水平走査ごとに横１行分であるｎビットのフォントデータが読み出され、ＴＶ画面に表示される。この走査はプログレッシブでもインターレースでもよい。【００２５】
このとき、表示用フォントＲＯＭ１７０５にフォントデータが格納されている状態の論理アドレス空間イメージを図１９（ｃ）に示す。表示用フォントＲＯＭ１７０５には水平走査ごとに読み出されるｎビットのフォントデータが、連続した論理アドレス空間に順番に格納されている。【００２６】
即ち、図１９（ａ）のｎ×ｍドットのフォントデータのワードアドレスを０，１，・・・，ｍ−１、カラムアドレスを０，１，・・・，ｎ−１とすると、フォントデータは図１９（ｃ）に示すように、各行アドレス０，１，・・・，ｍ−１毎に列方向に格納される。【００２７】
ところで、図２０に示すように、ディスプレイ１７１１を本来の表示位置、即ち横長の状態で設置する状態（図２０（ａ）参照）から例えば右方向に回転（時計方向に９０度回転）させて縦長で表示する（図２０（ｂ）参照）用途にて使用する場合には、ＴＶ画面に示すフォントデータ（図２０（ｃ）参照）もディスプレイと同じく時計方向に９０度回転された状態で表示される（図２０（ｄ）参照）。【００２８】
なお、図２０（ｃ），（ｄ）はフォントデータの一例であり、説明の簡略化のために、４×４ドットのフォントデータで数字の「１」を表示する場合を示すものである。【００２９】
このため、表示用フォントＲＯＭ１７０５には、通常のフォントデータ、即ちディスプレイを横長で設置した状態で正立表示となるフォントの他、あらかじめディスプレイの回転方向にあわせて９０度回転された状態のフォントデータを用意しておき、ディスプレイを横長から縦長に回転した後も、この回転に依存せずにフォントが通常に、即ち正立の状態で表示されるように、これら２種類のフォントデータの中からそのいずれかを選択する（例えば、特許文献２参照）。【００３０】
また、フォントデータの色表現が階調色でＴＶ画面に表示される場合、例えばフォントデータの１ドットが４ビットデータにて表示される時を一例として説明する。
フォントデータは、図２１（ａ）に示すように各ドットを構成する４ビットデータの同じビット位置のみで構成されるフォントデータの集合体をレイヤーとすると、例えば４ビットデータの０ビット目のみで構成されるフォントデータの集合体がレイヤー０、１ビット目のみの集合体がレイヤー１、２ビット目のみの集合体がレイヤー２、３ビット目のみの集合体がレイヤー３となり、これら全てのデータがひとつのフォントデータとして、表示用フォントＲＯＭ１７０５にあらかじめ格納されている。【００３１】
そして、表示動作を行う時には、図２１（ｂ）に示すようにＴＶ画面の水平走査ごとに横１行分のｎビット（ｎは正の整数）のフォントデータがレイヤー０からレイヤー３まで読み出され、それらが同時に表示データとして表示されることで、１ドットあたり４ビットの色表現を持つフォントデータが表示される。【００３２】
そのため表示用フォントＲＯＭ１７０５に格納されるフォントデータは水平走査単位にレイヤー０からレイヤー３までのデータが連続する論理アドレス空間に格納されている。その時の論理アドレス空間のイメージを図２２に示す。【００３３】
論理アドレス空間においては、通常のメモリアクセスのように、ひとつの情報データをアクセスするのに行方向および列方向のみによってデータを読み出すだけでなく、フォントデータが複数のアドレスにまたがることによって、深さ方向の論理アドレス空間をアクセスすることにより、階調色の色表現を持つフォントデータの表示が実現される（例えば、特許文献３参照）。【００３４】
また、従来のメモリ装置を用いたメモリ応用装置のその他の一例として、デジタルデータの伝送に用いられる送受信システムがある。図２３は、従来のメモリ応用装置の送受信システムにおける構成を示すブロック図である。【００３５】
図２３に示すように、送受信システムは、送信器２１００，受信器２１０６，送信器２１００から受信器２１０６へ信号を伝送する伝送路２１０５により構成される。送信器２１００は、制御を行うプロセッサ２１０１、送信データを格納する送信データ格納ＲＡＭ２１０２，インターリーブメモリ２１０３，および送信回路２１０４により構成される。【００３６】
プロセッサ２１０１は送信するための送信データを送信データ格納ＲＡＭ２１０２に格納しておき、送信する際に読み出す。そして、伝送工程におけるデータ誤りを回避するために送信データの配列を並び替えるためのインターリーブ処理を行うために、読み出した送信データを一旦インターリーブメモリ２１０３に格納し、インターリーブされビット配列が並び替えられた送信データを読み出し、送信回路２１０４に受け渡すことで、伝送データとして伝送路２１０５に伝える。【００３７】
また、受信器２１０６は、受信回路２１０７，制御を行うプロセッサ２１０８，デインターリーブメモリ２１０９，および受信データを格納する受信データ格納ＲＡＭ２１１０にて構成され、プロセッサ２１０８は受信回路２１０７により伝送路２１０５より伝送データを入力し、デインターリーブメモリ２１０９に格納する。【００３８】
デインターリーブメモリ２１０９は送信器２１００のインターリーブメモリ２１０３と同じメモリを用いており、インターリーブされた送信データを格納して読み出すことで、元の送信データのビット配列に並び替えることが可能である。【００３９】
プロセッサ２１０８はデインターリーブメモリ２１０９より読み出したデータを受信データとして受信データ格納ＲＡＭ２１１０に格納する。【００４０】
図２４に、インターリーブメモリ２１０３によるビット配列の並び替え内容についての一例を説明する。送信データが全部で１２８ビットで構成されている伝送システムにおいて、送信データを先頭から１６ビットとばしで送信するインターリーブ処理の場合、図２４（ａ）は１２８ビットの送信データが先頭ビットのＤ０から最終ビットのＤ１２７まで連続していることを表している。【００４１】
この送信データをインターリーブメモリ２１０３に格納し、読み出すことで伝送データは図２４（ｂ）に示すようになり、先頭ビットのＤ０の次のビットは１６ビット飛ばしたＤ１６が続き、８ビット目のＤ１１２の次にはＤ１が続くことになり、次にＤ１７，以降Ｄ１２７まで同様の配列の伝送データが生成されることでインターリーブ処理が実現される（例えば、特許文献４参照）。【００４２】
また、このようなインターリーブメモリ２１０３またはデインターリーブメモリ２１０９を用いることなく、通常のＲＡＭでもプロセッサの論理演算機能などを用いることでも同様のインターリーブまたはデインターリーブ処理を実現することは可能である。その時のフローチャートを図２５に示す。【００４３】
図２５（ａ）はインターリーブ処理の内容を示すフローチャートで、リードアドレスの初期化を行う開始処理（Ｓ１１）のあと、並び替え周期の１６ビットすなわち２バイトのデータを送信データ格納ＲＡＭ２１０２より読み出すと（Ｓ１２）、ｂｉｔシフト演算機能（Ｓ１３）、論理ＯＲ演算機能（Ｓ１４）により送信ビットのみを抽出し、伝送データが８ビットになるまで繰り返す（Ｓ１５，Ｓ１６）。【００４４】
伝送データが８ビットになると送信回路２１０４に受け渡し（Ｓ１７）、伝送データが伝送されている間に次の伝送データを同様の処理で生成し、全ての送信データが伝送されるまでこれらの処理を数百ステップ繰り返す（Ｓ１８，Ｓ１９）ことで実現することができる。【００４５】
また、図２５（ｂ）はデインターリーブ処理の内容を示すフローチャートで、リードアドレスの初期化を行う開始処理（Ｓ２１）のあと、受信回路２１０７からの伝送データを一旦受信データ格納ＲＡＭ２１１０に保存し（Ｓ２２）、８ビット、即ち１バイトのデータを読み出すと（Ｓ２３）、ｂｉｔシフト演算機能（Ｓ２４）、論理ＯＲ演算機能（Ｓ２５）により受信ビットのみを抽出し、受信データが１６ビットになるまで繰り返す（Ｓ２６，Ｓ２７）。【００４６】
受信データが１６ビットになると受信データ格納ＲＡＭ２１１０に保存し、全ての受信データの並べ替えが完了されるまでこれらの処理を数百ステップ繰り返す（Ｓ２８，Ｓ２９）ことで実現することができる。【００４７】
また、従来のメモリ装置を用いたメモリ応用装置の他の一例としてＣＰＵを用いたプロセッサシステムがある。図２６は、従来のメモリ応用装置のＣＰＵを用いたプロセッサシステムにおける構成を示すブロック図である。【００４８】
図２６に示したように、ＣＰＵを用いたプロセッサシステムは、ＣＰＵ２４００、アドレスバス２４０１、メモリコントローラ２４０２、プログラムメモリ２４０３、チップセレクト信号２４０４，２４０５，２４０６，２４０７により構成される。【００４９】
ＣＰＵ２４００は、プログラムを実行するために、アドレスバス２４０１をプログラムメモリ２４０３に入力し、該当するメモリ空間に格納されている命令コードを読み出す。複数種類のプログラムを実行するときにはプログラムメモリ２４０３のメモリ空間をバンク領域に分割し、それぞれのバンク領域に異なるプログラムを格納する。【００５０】
図２６はプログラムメモリ２４０３のメモリ空間を４つのバンク領域に分割したときの一例である。メモリコントローラ２４０２はアドレスバス２４０１を入力し、メモリ空間に応じてバンク０の領域を選択するチップセレクト信号２４０４、バンク１の領域を選択するチップセレクト信号２４０５、バンク２の領域を選択するチップセレクト信号２４０６、バンク３の領域を選択するチップセレクト信号２４０７を出力する。【００５１】
メモリコントローラ２４０２は、該当するアドレスバス２４０１の領域に応じてチップセレクト信号を変化させる。なお、複数のメモリを有するシステムにおいても同様にこの構成にて実現することが可能である（例えば、特許文献５参照）。
【特許文献１】特開平９−２９３３８９号公報（第９頁，第１図）
【特許文献２】特開２０００−２００４６号公報（第４頁，第２図）
【特許文献３】特開平１１−７２７２号公報（第４頁，第１図）
【特許文献４】特開昭６２−２９８０７７号公報（第３頁，第３図）
【特許文献５】特開平７−２００３９８号公報（第８頁，第１図）
【発明の開示】
【発明が解決しようとする課題】
【００５２】
しかしながら、上記のような従来のメモリ装置においては、情報データの読み出しは物理アドレス単位の読み出ししか実行出来ず、複数アドレスにわたる所定のビットデータのみを読み出すには、あらかじめ読み出したい情報データをメモリ装置へ格納しておくか、該当するアドレスへの読み出しアクセスをその都度行い、所定のビットデータを抽出しなければならなかった。【００５３】
また、従来のメモリ応用装置の表示制御装置においては、ディスプレイを９０度回転させて縦長となるように設置した状態で使用する用途の場合にも、正しく表示が行われるように、表示用フォントＲＯＭにあらかじめディスプレイの回転方向にあわせて回転させた状態のフォントデータをあらかじめ用意しておく必要がある。【００５４】
この場合、通常表示とあわせて２倍のフォントデータ、右回転および左回転を考慮すると３倍のフォントデータが必要となるため、表示用フォントＲＯＭのメモリ容量が増大し、メモリ装置を集積回路に搭載する場合の面積増加の原因となっている。【００５５】
さらに、階調色表示のフォントデータにおいては、階調度により応じてさらに２倍、３倍、４倍と面積が増加することとなる。【００５６】
また、他の回転表示を行う方法としてはビットマップ表示などの手段があるが、表示用のバッファメモリを必要とし、かつ表示用フォントＲＯＭから読み出したフォントデータをプロセッサなどにより回転状態のデータ配列に並び替えた上でバッファメモリに格納するという処理が発生するため、バッファメモリの面積増加に加えてプロセッサ処理の負担が増大し、処理高速化による消費電力が増加するという課題もあった。【００５７】
また、従来のメモリ応用装置におけるデジタルデータ伝送に用いられる送受信システムにおいては、送受信データ格納のためのＲＡＭの他に、インターリーブ、デインターリーブ用のメモリを必要とするため、これらを集積回路に搭載する場合の面積増加の原因となり、またインターリーブ、デインターリーブ用のメモリもインターリーブ方法に応じて読み出しメモリセルの選択信号が、書き込み選択信号とは別に全てのメモリセルに必要となるため、配線面積も増加する。【００５８】
また、インターリーブ、デインターリーブ用のメモリは読み出しメモリセルのデータ配列が固定されているため、通常のメモリとして兼用することができないという課題がある。【００５９】
また、通常のメモリを用いてこれらの処理を行った場合には、ひとつのメモリの中に送信データまたは受信データの格納領域と、インターリーブ処理された伝送データを格納する領域を設ける必要があり、メモリ面積増大の原因となり、かつプロセッサによるデータの並び替えやデータ生成のための論理演算処理が伝送データ量に応じて数百ステップレベルで必要となり、プロセッサ処理の負担が増大し、処理高速化により消費電力を増加させる原因となっている。【００６０】
そして、従来のメモリ応用装置のＣＰＵを用いたプロセッサシステムにおいては、複数種類のプログラムを実行するプロセッサシステムの場合、プログラムごとにプログラムメモリの物理領域を確保する必要があり、全プログラムのコードサイズ分のメモリ容量が必要なためプログラムメモリ面積増大の原因となる。【００６１】
このことは、複数のプログラムメモリを用いた場合や複数のＣＰＵにてプログラムメモリを共用する場合のシステムにおいても同様である。【００６２】
本発明は、上記のような課題を解決するためになされたものであり、メモリ装置の所定のビットデータのみの読み出しを実現し、メモリ応用装置においてメモリサイズを増大させることなく、またプロセッサ処理高速化に伴う消費電力の増大を伴うことなく、データ処理の負担を軽減することを可能とするメモリ装置およびメモリ応用装置を提供することを目的とする。
【課題を解決するための手段】
【００６３】
上記の課題を解決するために、本発明の請求項１にかかるメモリ装置は、それぞれ１ビットのデータを記憶可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ個有し、該ｎ個のメモリセルアレイはそのｉ番目（ｉは０≦ｉ≦ｎ−１を満たす整数）のメモリセルアレイに、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、前記ｎ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、前記ｎ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、前記ｎビットからなるデータの０番目のビットないしｎ−１番目のビットを記憶するメモリセルアレイからの１ビットずつのｎビットのデータ、あるいは該０番目のビットないしｎ−１番目のビットのいずれか１つのビットを記憶するメモリセルアレイの同一ワードからのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ出力線に切替出力するデータ配列切替出力部とを備えたことを特徴とするものである。【００６４】
また、本発明の請求項２にかかるメモリ装置は、請求項１に記載のメモリ装置において、前記データ配列切替出力部は、前記ビット０ないしビットｎ−１の各メモリセルアレイに対し、前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかを前記データ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、前記ビットｉのメモリセルアレイの第ｉ番目のカラム線の出力を第ｉ番目のデータ出力線に出力するか否かを前記カラムデコーダの第ｉ番目の出力に応じて制御可能な第ｉのバッファ回路と、前記ビットｉのメモリセルアレイの第ｊ番目のカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊ番目のカラム線の出力を前記第ｉ番目および第ｊ番目のいずれのデータ出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊのバッファ回路とをそれぞれ有することを特徴とするものである。【００６５】
また、本発明の請求項３にかかるメモリ装置は、請求項２に記載のメモリ装置において、前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉ番目の出力を、ノンアクティブのときに該カラムデコーダの第ｊ番目の出力をそれぞれ選択し、前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊ番目のデータ線に、ノンアクティブのときに前記第ｉ番目のデータ線に、前記第ｊ番目のカラム線の出力をそれぞれ出力することを特徴とするものである。【００６６】
また、本発明の請求項４にかかるメモリ応用装置は、請求項１に記載のメモリ装置からなり、縦ｍドット、横ｎドットの複数ドットからなる表示データを格納し、表示用フォントアドレスと、ディスプレイが縦方向に配置されている時に有効状態となるディスプレイ配置信号が前記データ配列切替信号に接続され、前記表示用フォントアドレスおよび前記ディスプレイ配置信号に対応する表示用フォントデータを出力する表示用フォントＲＯＭと、外部から入力する水平同期信号と垂直同期信号とに基づいて、画面上の表示動作を制御するとともに前記表示用フォントアドレスを生成する表示動作コントロール回路と、前記表示用フォントデータを入力し、前記ディスプレイ配置信号が無効であれば前記表示用フォントデータを、前記ディスプレイ配置信号が有効であれば前記表示用フォントデータのデータ配列の並び順を最上位から最下位まで反転させたデータを、変換フォントデータとして出力するデータ配列変換回路と、前記変換フォントデータを、前記表示動作コントロール回路を介して表示データとして入力して、シフト出力する表示データシフトレジスタと、を有する表示制御装置とを備えたことを特徴とするものである。【００６７】
また、本発明の請求項５にかかるメモリ応用装置は、請求項４に記載のメモリ応用装置において、前記表示動作コントロール回路が生成する、ディスプレイの配置方向が左方向に９０度回転させて縦方向に配置されている時に有効状態となるディスプレイ配置方向信号と、フォントデータの１ライン目の水平走査が開始される時にリセットされ、ｎライン目の水平走査が完了した時点でカウントが停止する水平走査カウント値と、前記表示用フォントアドレスおよび前記ディスプレイ配置信号を入力し、前記ディスプレイ配置信号またはディスプレイ配置方向信号の何れかが無効であれば前記表示用フォントアドレスを、前記ディスプレイ配置信号および前記ディスプレイ配置方向信号の両方が有効であれば、前記表示用フォントアドレスにｎ−１を加算し、その結果から前記水平走査カウント値を２倍した値を減算した値を、変換フォントアドレスとして出力するメモリアクセス制御回路を、さらに備え、前記表示用フォントＲＯＭは、前記ディスプレイ配置信号が前記データ配列切替信号に接続され、前記変換フォントアドレスおよび前記ディスプレイ配置信号に対応する前記表示用フォントデータを出力し、前記表示制御装置は、前記表示用フォントデータを入力し、前記ディスプレイ配置信号が無効か、または前記ディスプレイ配置方向信号が有効であれば前記表示用フォントデータを、前記ディスプレイ配置信号が有効でかつ前記ディスプレイ配置方向信号が無効であれば前記表示用フォントデータのデータ配列の並び順を最上位から最下位まで反転させたデータを、変換フォントデータとして出力することを特徴とするものである。【００６８】
また、本発明の請求項６にかかるメモリ装置は、それぞれ１ビットのデータを記憶可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ×ｌ個（ｌはｎ≧ｌ≧２を満たす整数）個有し、該ｎ×ｌ個のメモリセルアレイはそれぞれｌ個のメモリセルアレイからなるメモリセルアレイ群のｉ番目（ｉは０≦ｉ≦ｌ−１を満たす整数）のメモリセルアレイ群に、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、前記ｎ×ｌ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、前記ｎ×ｌ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、前記ｉ番目のメモリセルアレイ群の０番目ないしｌ−１番目のメモリセルアレイからの１ビットずつのｌビットのデータ、あるいは該ｉ番目のメモリセルアレイ群の第０番目ないしｎ−１番目のいずれか１つのメモリセルアレイの同一ワードからの１ビットずつのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ出力線に切替出力するデータ配列切替出力部と、前記ｉ番目のメモリセルアレイ群の第０番目ないし第ｎ−１番目のいずれか１つのメモリセルアレイを選択するメモリセルアレイ選択部とを備え、前記メモリセルに格納するデータがアドレス空間においてｌ個のアドレスのデータにより構成されることを特徴とするものである。【００６９】
また、本発明の請求項７にかかるメモリ装置は、請求項６に記載のメモリ装置において、前記データ配列切替出力部は、前記各メモリセルアレイ群を構成するｌ個のメモリセルアレイごとに、前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかを前記データ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、前記ビットｉのメモリセルアレイの第ｉ番目のカラム線の出力を第ｉ番目のデータ出力線に出力するか否かを前記カラムデコーダの第ｉ番目の出力に応じて制御可能な第ｉのバッファ回路と、前記ビットｉのメモリセルアレイの第ｊ番目のカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊ番目のカラム線の出力を前記第ｉ番目および第ｊ番目のいずれのデータ出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊのバッファ回路とを、それぞれ有することを特徴とするものである。【００７０】
また、本発明の請求項８にかかるメモリ装置は、請求項６に記載のメモリ装置において、前記メモリセルアレイ選択部は、前記各メモリセルアレイ群を構成するｌ個のメモリセルアレイに対し、該ｌ個のメモリセルアレイの第０番目ないし第ｌ−１番目のいずれのメモリセルアレイを選択するメモリセルアレイ選択信号および前記カラムデコーダからのｎ本の選択出力に応じて前記第ｉのバッファ回路または前記第ｊのマルチプレクサ回路のいずれかをアクティブにする論理回路を有することを特徴とするものである。【００７１】
また、本発明の請求項９にかかるメモリ装置は、請求項６に記載のメモリ装置において、  前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉ番目の出力を、ノンアクティブのときに該カラムデコーダの第ｊ番目の出力をそれぞれ選択し、前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊ番目のカラム線の出力を前記第ｊ番目のデータ線に、ノンアクティブのときに前記第ｉ番目のデータ線に、それぞれ出力することを特徴とするものである。【００７２】
また、本発明の請求項１０にかかるメモリ応用装置は、請求項６に記載のメモリ装置からなり、縦ｍドット、横ｎドットの複数ドットからなる前記表示データを格納し、表示用フォントアドレスと、ディスプレイが縦方向に配置されている時に有効状態となるディスプレイ配置信号とを入力とし、該データ配列切替信号を前記ディスプレイ配置信号として用いて、前記表示用フォントアドレスおよび前記ディスプレイ配置信号に応じた表示用フォントデータを出力する表示用フォントＲＯＭと、外部から入力する水平同期信号と垂直同期信号とに基づいて、画面上の表示動作を制御するとともに前記表示用フォントアドレスを生成する表示動作コントロール回路と、前記ディスプレイ配置方向信号と、前記水平走査カウント値と、前記表示用フォントアドレスおよび前記ディスプレイ配置信号を入力し、前記ディスプレイ配置信号またはディスプレイ配置方向信号の何れかが無効であれば前記表示用フォントアドレスを、前記ディスプレイ配置信号および前記ディスプレイ配置方向信号の両方が有効であれば、前記表示用フォントアドレスにｎ−１のｌ倍の値を加算し、その結果から前記水平走査カウント値とｌを２倍した値との乗算した結果を減算した値を変換フォントアドレスとして出力する前記メモリアクセス制御回路とを有する表示制御装置とを備えたことを特徴とするものである。【００７３】
また、本発明の請求項１１にかかるメモリ装置は、それぞれ１ビットのデータを書き換え可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ個有し、該ｎ個のメモリセルアレイはそのｉ番目（ｉは０≦ｉ≦ｎ−１を満たす整数）のメモリセルアレイに、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、前記ｎ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、前記ｎ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、前記ｎビットからなるデータの０番目のビットないしｎ−１番目のビットを記憶するメモリセルアレイからの１ビットずつのｎビットのデータ、あるいは該０番目のビットないしｎ−１番目のビットのいずれか１つのビットを記憶するメモリセルアレイの同一ワードからのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ入出力線に切替出力するデータ配列切替出力部と、前記ｎ個のメモリセルアレイのｉ番目のメモリセルアレイに前記ｎ本のデータ入出力線のｉ番目のデータ入出力線から入力されたデータをそれぞれ書き込むデータ書込部と、書き込み許可信号に応じて前記データ配列切替出力部と前記データ書込部とのいずれか一方を動作させる書込読出制御部とを備えたことを特徴とするものである。【００７４】
また、本発明の請求項１２にかかるメモリ装置は、請求項１１に記載のメモリ装置において、前記データ配列切替出力部は、各メモリセルアレイごとに、前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかをデータ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、前記ビットｉのメモリセルアレイの第ｉのカラム線の出力を第ｉのデータ入出力線に出力するか否かを前記カラムデコーダの第ｉの出力に応じて制御可能な第ｉの読み出しバッファ回路と、前記ビットｉのメモリセルアレイの第ｊのカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊのカラム線の出力を前記第ｉおよび第ｊのいずれのデータ入出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊの読み出しバッファ回路とを、それぞれ有するものであり、前記データ書込部は、第ｉのデータ入出力線のデータを前記ビットｉのメモリセルアレイの第ｉのカラム線に出力するか否かを制御可能な第ｉの書き込みバッファ回路を有するものであり、前記書込読出制御部は、前記書き込み許可信号に応じて、前記カラムデコーダの第ｉの出力を前記データ配列切替部あるいは前記データ書込部のいずれかに出力する第ｉの論理ゲートと、前記書き込み許可信号に応じて、前記第ｊのマルチプレクサの出力を前記データ配列切替部あるいは前記データ書込部のいずれかに出力する第ｊの論理ゲートとを有するものであることを特徴とするものである。【００７５】
また、本発明の請求項１３にかかるメモリ装置は、請求項１２に記載のメモリ装置において、前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉの出力を、ノンアクティブのときに該カラムデコーダの第ｊの出力をそれぞれ選択し、前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊのデータ線に、ノンアクティブのときに前記第ｉのデータ線に、前記第ｊのカラム線の出力をそれぞれ出力することを特徴とするものである。【００７６】
また、本発明の請求項１４にかかるメモリ応用装置は、プロセッサと、請求項１１に記載のメモリ装置からなり、前記プロセッサにより送信データが格納されるとともに、該プロセッサから出力され、前記送信データが読み出されるときに有効にされるインターリーブ制御信号を、前記データ配列切替信号として用いる送信データ格納ＲＡＭと、前記プロセッサが、前記送信データ格納ＲＡＭから読み出したデータを受け渡す送信回路と、を有する送信器を備えたことを特徴とするものである。【００７７】
また、本発明の請求項１５にかかるメモリ応用装置は、プロセッサと、請求項１１に記載のメモリ装置からなり、前記プロセッサにより受信データが格納されるとともに、該プロセッサから出力され、受信データが読み出されるときに有効にされるデインターリーブ制御信号を前記データ配列切替信号として用いる受信データ格納ＲＡＭと、前記プロセッサが、前記受信データ格納ＲＡＭへ格納する受信データを受け取る受信回路と、を有する受信器を備えたことを特徴とするものである。【００７８】
また、本発明の請求項１６にかかるメモリ応用装置は、請求項１４に記載のメモリ応用装置を構成する前記送信器と、請求項１５に記載のメモリ応用装置を構成する前記受信器と、前記送信器と前記受信器とを互いに接続する伝送路と、を有する送受信システムを備えたことを特徴とするものである。【００７９】
また、本発明の請求項１７にかかるメモリ応用装置は、ＣＰＵと、請求項１に記載のメモリ装置からなり、前記ＣＰＵが実行するプログラムが格納されるとともに、該ＣＰＵが出力するアドレスが入力され、該アドレス中の上位アドレスを前記データ配列切替信号として用いるプログラムメモリと、を有するプロセッサシステムを備えたことを特徴とするものである。【００８０】
また、本発明の請求項１８にかかるメモリ応用装置は、請求項１に記載のメモリ装置からなるプログラムメモリと、第１のシステムクロック信号が入力される第１のＣＰＵと、前記第１のシステムクロック信号を反転した第２のシステムクロック信号が入力される第２のＣＰＵと、前記第１のＣＰＵが出力するアドレス信号と、前記第２のＣＰＵが出力するアドレス信号とを選択し前記プログラムメモリに出力する選択部と、を有し、前記第１のシステムクロック信号が第１の論理値の時に、前記第１のＣＰＵが出力するアドレス信号を、前記第１のシステムクロック信号が第２の論理値の時に前記第２のＣＰＵが出力するアドレス信号を、前記プログラムメモリに入力するプロセッサシステムを備えたことを特徴とするものである。
【発明の効果】
【００８１】
本発明の請求項１にかかるメモリ装置によれば、それぞれ１ビットのデータを記憶可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ個有し、該ｎ個のメモリセルアレイはそのｉ番目（ｉは０≦ｉ≦ｎ−１を満たす整数）のメモリセルアレイに、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、前記ｎ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、前記ｎ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、前記ｎビットからなるデータの０番目のビットないしｎ−１番目のビットを記憶するメモリセルアレイからの１ビットずつのｎビットのデータ、あるいは該０番目のビットないしｎ−１番目のビットのいずれか１つのビットを記憶するメモリセルアレイの同一ワードからのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ出力線に切替出力するデータ配列切替出力部とを備えるようにしたので、複数のメモリアドレスに格納される情報データの所定のデータビットのみを読み出すことが可能となるため、冗長なデータを格納するためのメモリ面積を削減できる効果がある。【００８２】
また、本発明の請求項２にかかるメモリ装置によれば、請求項１に記載のメモリ装置において、前記データ配列切替出力部は、前記ビット０ないしビットｎ−１の各メモリセルアレイに対し、前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかを前記データ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、前記ビットｉのメモリセルアレイの第ｉ番目のカラム線の出力を第ｉ番目のデータ出力線に出力するか否かを前記カラムデコーダの第ｉ番目の出力に応じて制御可能な第ｉのバッファ回路と、前記ビットｉのメモリセルアレイの第ｊ番目のカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊ番目のカラム線の出力を前記第ｉ番目および第ｊ番目のいずれのデータ出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊのバッファ回路とをそれぞれ有するようにしたので、冗長なデータを格納するためのメモリ面積の削減を実現でき、そのデータ配列切替出力部も簡単な構成で実現できる効果がある。【００８３】
また、本発明の請求項３にかかるメモリ装置によれば、請求項２に記載のメモリ装置において、前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉ番目の出力を、ノンアクティブのときに該カラムデコーダの第ｊ番目の出力をそれぞれ選択し、前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊ番目のデータ線に、ノンアクティブのときに前記第ｉ番目のデータ線に、前記第ｊ番目のカラム線の出力をそれぞれ出力するようにしたので、冗長なデータを格納するためのメモリ面積の削減を実現でき、そのデータ配列切替出力部に含まれるマルチプレクサも簡単な構成で実現できる効果がある。【００８４】
また、本発明の請求項４にかかるメモリ応用装置によれば、請求項１に記載のメモリ装置からなり、縦ｍドット、横ｎドットの複数ドットからなる表示データを格納し、表示用フォントアドレスと、ディスプレイが縦方向に配置されている時に有効状態となるディスプレイ配置信号が前記データ配列切替信号に接続され、前記表示用フォントアドレスおよび前記ディスプレイ配置信号に対応する表示用フォントデータを出力する表示用フォントＲＯＭと、外部から入力する水平同期信号と垂直同期信号とに基づいて、画面上の表示動作を制御するとともに前記表示用フォントアドレスを生成する表示動作コントロール回路と、前記表示用フォントデータを入力し、前記ディスプレイ配置信号が無効であれば前記表示用フォントデータを、前記ディスプレイ配置信号が有効であれば前記表示用フォントデータのデータ配列の並び順を最上位から最下位まで反転させたデータを、変換フォントデータとして出力するデータ配列変換回路と、前記変換フォントデータを、前記表示動作コントロール回路を介して表示データとして入力して、シフト出力する表示データシフトレジスタと、を有する表示制御装置とを備えたので、通常表示のためのフォントデータを９０度回転表示することが可能となり、ＴＶ画面を右方向に９０度回転させた用途においても、回転状態のフォントデータを準備することなく、表示用フォントＲＯＭの面積を削減できる効果がある。【００８５】
また、本発明の請求項５にかかるメモリ応用装置によれば、請求項４に記載のメモリ応用装置において、前記表示動作コントロール回路が生成する、ディスプレイの配置方向が左方向に９０度回転させて縦方向に配置されている時に有効状態となるディスプレイ配置方向信号と、フォントデータの１ライン目の水平走査が開始される時にリセットされ、ｎライン目の水平走査が完了した時点でカウントが停止する水平走査カウント値と、前記表示用フォントアドレスおよび前記ディスプレイ配置信号を入力し、前記ディスプレイ配置信号またはディスプレイ配置方向信号の何れかが無効であれば前記表示用フォントアドレスを、前記ディスプレイ配置信号および前記ディスプレイ配置方向信号の両方が有効であれば、前記表示用フォントアドレスにｎ−１を加算し、その結果から前記水平走査カウント値を２倍した値を減算した値を、変換フォントアドレスとして出力するメモリアクセス制御回路を、さらに備え、前記表示用フォントＲＯＭは、前記ディスプレイ配置信号が前記データ配列切替信号に接続され、前記変換フォントアドレスおよび前記ディスプレイ配置信号に対応する前記表示用フォントデータを出力し、前記表示制御装置は、前記表示用フォントデータを入力し、前記ディスプレイ配置信号が無効か、または前記ディスプレイ配置方向信号が有効であれば前記表示用フォントデータを、前記ディスプレイ配置信号が有効でかつ前記ディスプレイ配置方向信号が無効であれば前記表示用フォントデータのデータ配列の並び順を最上位から最下位まで反転させたデータを、変換フォントデータとして出力するようにしたので、通常表示のためのフォントデータを左，右方向に９０度回転表示することが可能となり、ＴＶ画面を左，右方向に９０度回転させた用途においても、それぞれの回転状態のフォントデータを準備することなく、表示用フォントＲＯＭの面積を削減できる効果がある。【００８６】
また、本発明の請求項６にかかるメモリ装置によれば、それぞれ１ビットのデータを記憶可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ×ｌ個（ｌはｎ≧ｌ≧２を満たす整数）個有し、該ｎ×ｌ個のメモリセルアレイはそれぞれｌ個のメモリセルアレイからなるメモリセルアレイ群のｉ番目（ｉは０≦ｉ≦ｌ−１を満たす整数）のメモリセルアレイ群に、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、前記ｎ×ｌ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、前記ｎ×ｌ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、前記ｉ番目のメモリセルアレイ群の０番目ないしｌ−１番目のメモリセルアレイからの１ビットずつのｌビットのデータ、あるいは該ｉ番目のメモリセルアレイ群の第０番目ないしｎ−１番目のいずれか１つのメモリセルアレイの同一ワードからの１ビットずつのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ出力線に切替出力するデータ配列切替出力部と、前記ｉ番目のメモリセルアレイ群の第０番目ないし第ｎ−１番目のいずれか１つのメモリセルアレイを選択するメモリセルアレイ選択部とを備え、前記メモリセルに格納するデータがアドレス空間においてｌ個のアドレスのデータにより構成されるので、ひとつの情報データが複数のメモリアドレスに格納され、論理アドレス空間において行方向および列方向だけでなく、深さ方向の論理アドレス空間をアクセスする必要がある場合においても、情報データ単位で所定のデータビットのみを深さ方向に読み出すことが可能となり、情報データ単位の所定のデータビットのみを読み出す冗長なデータを格納するためのメモリ面積を削減できる効果がある。【００８７】
また、本発明の請求項７にかかるメモリ装置によれば、請求項６に記載のメモリ装置において、前記データ配列切替出力部は、前記各メモリセルアレイ群を構成するｌ個のメモリセルアレイごとに、前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかを前記データ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、前記ビットｉのメモリセルアレイの第ｉ番目のカラム線の出力を第ｉ番目のデータ出力線に出力するか否かを前記カラムデコーダの第ｉ番目の出力に応じて制御可能な第ｉのバッファ回路と、前記ビットｉのメモリセルアレイの第ｊ番目のカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊ番目のカラム線の出力を前記第ｉ番目および第ｊ番目のいずれのデータ出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊのバッファ回路とを、それぞれ有するものとしたので、情報データ単位の所定のデータビットのみを読み出す冗長なデータを格納するためのメモリ面積を削減でき、そのデータ配列切替出力部も簡単な構成で実現できる効果がある。【００８８】
また、本発明の請求項８にかかるメモリ装置によれば、請求項６に記載のメモリ装置において、前記メモリセルアレイ選択部は、前記各メモリセルアレイ群を構成するｌ個のメモリセルアレイごとに、該ｌ個のメモリセルアレイの第０番目ないし第ｌ−１番目のいずれのメモリセルアレイを選択するメモリセルアレイ選択信号および前記カラムデコーダからのｎ本の選択出力に応じて、前記第ｉのバッファ回路または前記第ｊのマルチプレクサ回路のいずれかをアクティブにする論理回路を有するものとしたので、情報データ単位の所定のデータビットのみを読み出す冗長なデータを格納するためのメモリ面積を削減でき、そのメモリセルアレイ選択部も簡単な構成で実現できる効果がある。【００８９】
また、本発明の請求項９にかかるメモリ装置によれば、請求項６に記載のメモリ装置において、前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉ番目の出力を、ノンアクティブのときに該カラムデコーダの第ｊ番目の出力をそれぞれ選択し、前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊ番目のカラム線の出力を前記第ｊ番目のデータ線に、ノンアクティブのときに前記第ｉ番目のデータ線に、それぞれ出力するものとしたので、情報データ単位の所定のデータビットのみを読み出す冗長なデータを格納するためのメモリ面積を削減でき、そのデータ配列切替出力部のマルチプレクサ回路やバッファ回路も簡単な動作を行うものとして実現できる効果がある。【００９０】
また、本発明の請求項１０にかかるメモリ応用装置によれば、請求項６に記載のメモリ装置からなり、縦ｍドット、横ｎドットの複数ドットからなる前記表示データを格納し、表示用フォントアドレスと、ディスプレイが縦方向に配置されている時に有効状態となるディスプレイ配置信号とを入力とし、該データ配列切替信号を前記ディスプレイ配置信号として用いて、前記表示用フォントアドレスおよび前記ディスプレイ配置信号に応じた表示用フォントデータを出力する表示用フォントＲＯＭと、外部から入力する水平同期信号と垂直同期信号とに基づいて、画面上の表示動作を制御するとともに前記表示用フォントアドレスを生成する表示動作コントロール回路と、前記ディスプレイ配置方向信号と、前記水平走査カウント値と、前記表示用フォントアドレスおよび前記ディスプレイ配置信号を入力し、前記ディスプレイ配置信号またはディスプレイ配置方向信号の何れかが無効であれば前記表示用フォントアドレスを、前記ディスプレイ配置信号および前記ディスプレイ配置方向信号の両方が有効であれば、前記表示用フォントアドレスにｎ−１のｌ倍の値を加算し、その結果から前記水平走査カウント値とｌを２倍した値との乗算した結果を減算した値を変換フォントアドレスとして出力する前記メモリアクセス制御回路とを有する表示制御装置とを備えたので、フォントデータの１ドットが複数ビットデータにて構成されるような、階調色の色表現を持つフォントデータを、ＴＶ画面を９０度回転させた用途で表示するときでも、それぞれの回転状態のフォントデータを準備することなく、さらに表示用フォントＲＯＭの面積を削減できる効果がある。【００９１】
また、本発明の請求項１１にかかるメモリ装置によれば、それぞれ１ビットのデータを書き換え可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ個有し、該ｎ個のメモリセルアレイはそのｉ番目（ｉは０≦ｉ≦ｎ−１を満たす整数）のメモリセルアレイに、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、前記ｎ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、前記ｎ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、前記ｎビットからなるデータの０番目のビットないしｎ−１番目のビットを記憶するメモリセルアレイからの１ビットずつのｎビットのデータ、あるいは該０番目のビットないしｎ−１番目のビットのいずれか１つのビットを記憶するメモリセルアレイの同一ワードからのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ入出力線に切替出力するデータ配列切替出力部と、前記ｎ個のメモリセルアレイのｉ番目のメモリセルアレイに前記ｎ本のデータ入出力線のｉ番目のデータ入出力線から入力されたデータをそれぞれ書き込むデータ書込部と、書き込み許可信号に応じて前記データ配列切替出力部と前記データ書込部とのいずれか一方を動作させる書込読出制御部とを備えたので、複数のメモリアドレスに任意の情報データを格納し、所定のデータビットのみを読み出すことが可能となるため、冗長なデータを格納するためのメモリ面積を削減できる効果がある。【００９２】
また、本発明の請求項１２にかかるメモリ装置によれば、請求項１１に記載のメモリ装置において、前記データ配列切替出力部は、各メモリセルアレイごとに、前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかをデータ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、前記ビットｉのメモリセルアレイの第ｉのカラム線の出力を第ｉのデータ入出力線に出力するか否かを前記カラムデコーダの第ｉの出力に応じて制御可能な第ｉの読み出しバッファ回路と、前記ビットｉのメモリセルアレイの第ｊのカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊのカラム線の出力を前記第ｉおよび第ｊのいずれのデータ入出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊの読み出しバッファ回路とを、それぞれ有するものであり、前記データ書込部は、第ｉのデータ入出力線のデータを前記ビットｉのメモリセルアレイの第ｉのカラム線に出力するか否かを制御可能な第ｉの書き込みバッファ回路を有するものであり、前記書込読出制御部は、前記書き込み許可信号に応じて、前記カラムデコーダの第ｉの出力を前記データ配列切替部あるいは前記データ書込部のいずれかに出力する第ｉの論理ゲートと、前記書き込み許可信号に応じて、前記第ｊのマルチプレクサの出力を前記データ配列切替部あるいは前記データ書込部のいずれかに出力する第ｊの論理ゲートとを有するようにしたので、上述のような構成を有するデータ配列切替出力部により、冗長なデータを格納するためのメモリ面積を削減できる効果がある。【００９３】
また、本発明の請求項１３にかかるメモリ装置によれば、請求項１２に記載のメモリ装置において、前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉの出力を、ノンアクティブのときに該カラムデコーダの第ｊの出力をそれぞれ選択し、前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊのデータ線に、ノンアクティブのときに前記第ｉのデータ線に、前記第ｊのカラム線の出力をそれぞれ出力するようにしたので、マルチプレクサ回路とバッファ回路とが上述のような動作を行うことにより、冗長なデータを格納するためのメモリ面積を削減できる効果がある。【００９４】
また、本発明の請求項１４にかかるメモリ応用装置によれば、プロセッサと、請求項１１に記載のメモリ装置からなり、前記プロセッサにより送信データが格納されるとともに、該プロセッサから出力され、前記送信データが読み出されるときに有効にされるインターリーブ制御信号を、前記データ配列切替信号として用いる送信データ格納ＲＡＭと、前記プロセッサが、前記送信データ格納ＲＡＭから読み出したデータを受け渡す送信回路と、を有する送信器を備えたので、インターリーブ処理のための専用メモリや、インターリーブされたデータを格納するメモリ領域が不要となるため、メモリ面積の削減ができる効果がある。【００９５】
また、本発明の請求項１５にかかるメモリ応用装置によれば、プロセッサと、請求項１１に記載のメモリ装置からなり、前記プロセッサにより受信データが格納されるとともに、該プロセッサから出力され、受信データが読み出されるときに有効にされるデインターリーブ制御信号を前記データ配列切替信号として用いる受信データ格納ＲＡＭと、前記プロセッサが、前記受信データ格納ＲＡＭへ格納する受信データを受け取る受信回路と、を有する受信器を備えたので、デインターリーブ処理のための専用メモリや、デインターリーブされたデータを格納するメモリ領域が不要となるため、メモリ面積の削減ができる効果がある。【００９６】
また、本発明の請求項１６にかかるメモリ応用装置によれば、請求項１４に記載のメモリ応用装置を構成する前記送信器と、請求項１５に記載のメモリ応用装置を構成する前記受信器と、前記送信器と前記受信器とを互いに接続する伝送路と、を有する送受信システムを備えたので、インターリーブ処理、デインターリーブ処理のための専用メモリや、インターリーブ、デインターリーブされたデータを格納するメモリ領域が不要となるため、メモリ面積の削減ができ、かつプロセッサの負荷を軽減できる効果がある。【００９７】
また、本発明の請求項１７にかかるメモリ応用装置によれば、ＣＰＵと、請求項１に記載のメモリ装置からなり、前記ＣＰＵが実行するプログラムが格納されるとともに、該ＣＰＵが出力するアドレスが入力され、該アドレス中の上位アドレスを前記データ配列切替信号として用いるプログラムメモリと、を有するプロセッサシステムを備えたので、同じメモリ領域を用いて複数の異なるプログラムを実行できるのでプログラムメモリのメモリサイズ削減が可能となる。【００９８】
また、本発明の請求項１８にかかるメモリ応用装置によれば、請求項１に記載のメモリ装置からなるプログラムメモリと、第１のシステムクロック信号が入力される第１のＣＰＵと、前記第１のシステムクロック信号を反転した第２のシステムクロック信号が入力される第２のＣＰＵと、前記第１のＣＰＵが出力するアドレス信号と、前記第２のＣＰＵが出力するアドレス信号とを選択し前記プログラムメモリに出力する選択部と、を有し、前記第１のシステムクロック信号が第１の論理値の時に、前記第１のＣＰＵが出力するアドレス信号を、前記第１のシステムクロック信号が第２の論理値の時に前記第２のＣＰＵが出力するアドレス信号を、前記プログラムメモリに入力するプロセッサシステムを備えたので、複数のＣＰＵが存在する場合においても、一つのプログラムメモリの同じメモリ領域を用いて複数の異なるプログラムを実行できるのでプログラムメモリのメモリサイズ削減が可能となる効果がある。
【図面の簡単な説明】
【００９９】
【図１】図１は、本発明の実施の形態１に係るメモリ装置の概略構成を示すブロック図である。
【図２（ａ）】図２（ａ）は、本発明の実施の形態１に係るメモリ装置のアドレス変換動作の原理を示すための、４×４ドットの数字「１」を示す図である。
【図２（ｂ）】図２（ｂ）は、本発明の実施の形態１に係るメモリ装置のデータ配列変換動作の原理を示すための、４×４ドットの数字「１」に割り当てられたアドレスを示す図である。
【図２（ｃ）】図２（ｃ）は、本発明の実施の形態１に係るメモリ装置のデータ配列変換動作の原理を示すための、最初の水平走査で読み出されるアドレス０のデータを示す図である。
【図２（ｄ）】図２（ｄ）は、本発明の実施の形態１に係るメモリ装置のデータ配列変換動作の原理を示すための、最初の水平走査で読み出されるフォントデータを示す図である。
【図２（ｅ）】図２（ｅ）は、本発明の実施の形態１に係るメモリ装置のデータ配列変換動作の原理を示すための、画面を時計回りに９０度回転した状態を示す図である。
【図２（ｆ）】図２（ｆ）は、本発明の実施の形態１に係るメモリ装置のデータ配列変換動作の原理を示すための、画面を時計回りに９０度回転した状態で読み出されるアドレスを示す図である。
【図２（ｇ）】図２（ｇ）は、本発明の実施の形態１に係るメモリ装置のデータ配列変換動作の原理を示すための、フォントが正立で表示される状態を示す図である。
【図３】図３は、本発明の実施の形態２に係るメモリ応用装置の第１の表示制御装置における概略構成を示すブロック図である。
【図４】図４は、図３におけるデータ配列変換回路を表す図面である。
【図５（ａ）】図５（ａ）は、図３におけるフォントデータの状態を表わした図である。
【図５（ｂ）】図５（ｂ）は、図３におけるフォントデータを、ＴＶ画面を横長に設置した時に表示される状態を表した図である。
【図５（ｃ）】図５（ｃ）は、図３におけるフォントデータを、ＴＶ画面を縦長に設置した時に表示される状態を表した図である。
【図６】図６は、本発明の実施の形態２に係るメモリ応用装置の第２の表示制御装置における概略構成を示すブロック図である。
【図７】図７は、図６におけるメモリアクセス制御回路を表す図である。
【図８】図８は、図６におけるデータ配列変換回路を表す図である。
【図９（ａ）】図９（ａ）は、図６におけるフォントデータの状態を表わした図である。
【図９（ｂ）】図９（ｂ）は、図６におけるフォントデータを、ＴＶ画面を横長に設置した時に表示される状態を表した図である。
【図９（ｃ）】図９（ｃ）は、図６におけるフォントデータを、ＴＶ画面を縦長に設置した時に表示される状態を表した図である。
【図１０】図１０は、本発明の実施の形態３に係るメモリ装置の概略構成を示すブロック図である。
【図１１】図１１は、本実施の形態４に係るメモリ応用装置の第３の表示制御装置におけるメモリアクセス制御回路の概略構成を示すブロック図である。
【図１２（ａ）】図１２（ａ）は、本実施の形態４におけるフォントデータの状態を表わした図である。
【図１２（ｂ）】図１２（ｂ）は、本実施の形態４におけるフォントデータを、ＴＶ画面を横長に設置した時に表示される状態を表した図である。
【図１２（ｃ）】図１２（ｃ）は、本実施の形態４におけるフォントデータを、ＴＶ画面を縦長に設置した時に表示される状態を表した図である。
【図１３】図１３は、本発明の実施の形態５に係るメモリ装置の概略構成を示すブロック図である。
【図１４】図１４は、本発明の実施の形態６に係るメモリ応用装置の送受信システムにおける概略構成を示すブロック図である。
【図１５（ａ）】図１５（ａ）は、本発明の実施の形態６に係る送信器側のプロセッサでの命令ステップを示すフローチャートを示す図である。
【図１５（ｂ）】図１５（ｂ）は、本発明の実施の形態６に係る受信器側のプロセッサでの命令ステップを示すフローチャートを示す図である。
【図１６（ａ）】図１６（ａ）は、本発明の実施の形態７に係るメモリ応用装置の第１のＣＰＵを用いたプロセッサシステムにおける概略構成を示すブロック図である。
【図１６（ｂ）】図１６（ｂ）は、本発明の実施の形態７に係るメモリ応用装置の第１，第２のＣＰＵを用いたプロセッサシステムにおける概略構成を示すブロック図である。
【図１７】図１７は、従来のメモリ装置のＲＯＭにおける構成を示すブロック図である。
【図１８】図１８は、従来のメモリ応用装置の表示制御装置における構成を示すブロック図である。
【図１９（ａ）】図１９（ａ）は、図１８におけるフォントデータの状態を表した図である。
【図１９（ｂ）】図１９（ｂ）は、図１８におけるフォントデータを、ＴＶ画面を横長に設置した時に表示される状態を表した図である。
【図１９（ｃ）】図１９（ｃ）は、図１８におけるフォントデータを、ＴＶ画面を縦長に設置した時に表示される状態を表した図である。
【図２０（ａ）】図２０（ａ）は、ＴＶ画面を横長で設置した状態を表わした図である。
【図２０（ｂ）】図２０（ｂ）は、ＴＶ画面を縦長で設置した状態を表わした図である。
【図２０（ｃ）】図２０（ｃ）は、４×４ドットの数字「１」を、ＴＶ画面を横長で設置して表示した状態を表わした図である。
【図２０（ｄ）】図２０（ｄ）は、４×４ドットの数字「１」を、ＴＶ画面を縦長で設置して表示した状態を表わした図である。
【図２１（ａ）】図２１（ａ）は、図１８におけるフォントデータの色表現が階調色でＴＶ画面に表示される場合のレイヤーを表した図である。
【図２１（ｂ）】図２１（ｂ）は、図１８におけるフォントデータの色表現が階調色でＴＶ画面に表示される場合の水平走査を表した図である。
【図２２】図２２は、図２０におけるメモリに格納されるフォントデータの論理アドレス空間イメージを表わす図である。
【図２３】図２３は、従来のメモリ応用装置の送受信システムにおける構成を示すブロック図である。
【図２４（ａ）】図２４（ａ）は、図２３の送受信システムにおける送信データの一例を表す図である。
【図２４（ｂ）】図２４（ｂ）は、図２３の送受信システムにおける伝送データの一例を表す図である。
【図２５（ａ）】図２５（ａ）は、通常のＲＡＭでプロセッサの論理演算機能などを用いてインターリーブ処理を実現する時のフローチャートを示す図である。
【図２５（ｂ）】図２５（ｂ）は、通常のＲＡＭでプロセッサの論理演算機能などを用いてデインターリーブ処理を実現する時のフローチャートを示す図である。
【図２６】図２６は、従来のメモリ応用装置のＣＰＵを用いたプロセッサシステムにおける構成を示すブロック図である。
【符号の説明】
【０１００】
１００  メモリブロック
１0，１1，１2，１3，・・・，１n-1  メモリセルアレイ
１０１，２０１，３０１  データ配列切替出力部
１０２  ワードデコーダ
１０３  カラムデコーダ
２0，・・・，２m-1  ワード選択信号
３0，・・・，３n-1  カラム選択信号
０00，・・・，０m-1n-1、１00，・・・，１m-1n-1、２00，・・・，２m-1n-1、３00，・・・，３m-1n-1、・・・、ｎ−１00，・・・，ｎ−１m-1n-1  メモリセル
２０0，・・・，２０n-1、２１0・・・，２１n-1、・・・、２ｎ−１0，・・・，２ｎ−１n-1、４０0，・・・，４０n-1  バッファ回路
３０0，・・・，３０n-1，３１0・・・，３１n-1、・・・、３ｎ−１0，・・・，３ｎ−１n-1  マルチプレクサ
４0，・・・，４n-1  データ出力
４１0，・・・，４１n-1  データ出力
５０0，・・・，５０n-1、５１0，・・・，５１n-1、５２0，・・・，５２n-1、５３0，・・・，５３n-1、５０0ａ，・・・，５０n-1ａ、５０0ｂ，・・・，５０n-1ｂ  ２入力アンドゲート
１０４  メモリセルアレイ選択部
１０５  データ書込部
１０６  書込読出制御部
１３１  データ配列切替信号
２０６  表示用フォントＲＯＭ
５０３  表示動作コントロール回路
５０９  表示データシフトレジスタ
５１３  データ配列変換回路
５１７  メモリアクセス制御回路
６００，１０００  加算器
６０１，１００１  乗算器
【発明を実施するための最良の形態】
【０１０１】
以下、本発明の実施の形態に係るメモリ装置およびメモリ応用装置について、図面を参照しながら説明する。
（実施の形態１）
まず、本発明の実施の形態１に係るメモリ装置について、図を用いて説明する。図１は、本発明の実施の形態１に係るメモリ装置の概略構成を示すブロック図である。
図１において、１００はメモリブロック、１0，１1，・・・，１n-1はメモリセルアレイ、２0，２1，・・・，２m-1はワード選択信号、３0，３1，・・・，３n-1はカラム選択信号、０00，０01，・・・，０m-1n-1、１00，１01，・・・，１m-1n-1、・・・、ｎ−１00，ｎ−１01，・・・，ｎ−１m-1n-1はメモリセル、４0，４1，・・・，４n-1はデータ出力である。【０１０２】
これらは、図１７に示す従来のメモリ装置１６３５のメモリセルアレイ１６０１，１６０２，・・・，１６０３、ワード選択信号１６０４，１６０５，・・・，１６０６、カラム選択信号１６０７，１６０８，・・・，１６０９、メモリセル１６１０，１６１１，・・・，１６１２、１６１３，１６１４，・・・，１６１５、１６１６，１６１７，・・・，１６１８、データ出力１６２８，１６２９，・・・，１６３０と同様のものである。【０１０３】
なお、メモリセル０00，０01，・・・，０m-1n-1、１00，１01，・・・，１m-1n-1、・・・、ｎ−１00，ｎ−１01，・・・，ｎ−１m-1n-1は図中の横方向に図示しないｍ本のワード線により、相互に接続されるとともに、縦方向に図示しないｎ本のカラム線（各メモリセルアレイにつき）により、相互に接続されている。ｍ本のワード線には前記ワード選択信号が入力される。【０１０４】
２ｉi（ｉ＝０ないしｎ−１）はメモリセルｉiiおよびこれと同じカラム線（図示せず）に接続された他のメモリセルの出力を増幅するセンスアンプ機能を持ち、かつカラム選択信号３iにより増幅結果の出力／非出力を制御できるゲート機能を持つバッファ回路である。【０１０５】
２ｉj（ｉ，ｊ＝０ないしｎ−１、但しｉ≠ｊ）はメモリセルｉijおよびこれと同じカラム線（図示せず）に接続されたメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３ｉjの出力およびデータ配列切替信号１３１、データ配列切替信号１３１の反転信号（インバータ１３２による）により増幅結果の出力／非出力を制御できるゲート機能を持つバッファ回路である。【０１０６】
ここで、ビットｉ（ｉ＝０，１，・・・，ｎ−１）のメモリセルアレイ１iのカラムアドレスｉに対応するバッファ回路、即ちビット０のメモリセルアレイ１0のメモリセル０00に対応するバッファ回路２０0，ビット１のメモリセルアレイ１1のメモリセル１01に対応するバッファ回路２１1，・・・，ビットｎ−１のメモリセルアレイ１n-1のメモリセルｎ−１0n-1に対応するバッファ回路２ｎ−１n-1はそれぞれ単一のバッファ回路２０0ａ，２１1ａ，・・・，２ｎ−１n-1ａからなる。【０１０７】
これに対し、他のバッファ回路２０1，・・・，２０n-1、２１0，２１2（図示せず），・・・，２１n-1、・・・、２ｎ−１0，２ｎ−１1，・・・，２ｎ−１n-2はそれぞれバッファ回路３つずつ
即ち、
バッファ回路２０1ａ，・・・，２０n-1ａ、２１0ａ，２１2ａ（図示せず），・・・，２１n-1ａ、・・・、２ｎ−１0ａ，２ｎ−１1ａ，・・・，２ｎ−１n-2ａ
および、
バッファ回路２０1ｂ，・・・，２０n-1ｂ、２１0ｂ，２１2ｂ（図示せず），・・・，２１n-1ｂ、・・・、２ｎ−１0ｂ，２ｎ−１1ｂ，・・・，２ｎ−１n-2ｂ
および、
バッファ回路２０1ｃ，・・・，２０n-1ｃ、２１0ｃ，２１2ｃ（図示せず），・・・，２１n-1ｃ、・・・、２ｎ−１0ｃ，２ｎ−１1ｃ，・・・，２ｎ−１n-2ｃからなる。【０１０８】
これは、フォントデータの回転を行っても変換が不要な、いわゆる不動点が存在し、この不動点に対応するバッファ回路は１つのバッファ回路により構成できるからである。単一のバッファ回路２ｉiａはそれぞれ、カラム選択信号３iのみにより制御され、出力はそれぞれデータ出力４iに接続される。【０１０９】
これらのバッファ回路２０0，・・・，２０n-1、２１0，・・・，２１n-1、・・・、２ｎ−１0，・・・，２ｎ−１n-1はこれを構成するバッファ回路２０0ａ，・・・，２０n-1ａ、２１0ａ，・・・，２１n-1ａ、・・・、２ｎ−１0ａ，・・・，２ｎ−１n-1ａがメモリセル０00，・・・，０0n-1、１00，・・・，１0n-1、・・・、ｎ−１00，・・・，ｎ−１0n-1に対応するカラム線（図示せず）にそれぞれ接続される。【０１１０】
バッファ回路２０0ａ，２１1ａ，・・・，２ｎ−１n-1ａの出力はデータ出力４0，４1，・・・，４n-1に接続される。【０１１１】
また、バッファ回路２０1ａ，・・・，２０n-1ａ、２１0ａ，２１2ａ（図示せず）・・・，２１n-1ａ、・・・、２ｎ−１0ａ，・・・，２ｎ−１n-2ａの後段にはバッファ回路２０1ｂ，・・・，２０n-1ｂ、２１0ｂ，２１2ｂ（図示せず），・・・，２１n-1ｂ、・・・、２ｎ−１0ｂ，・・・，２ｎ−１n-2ｂがそれぞれ接続され、その出力はデータ出力４1，・・・，４n-1、４0，４2（図示せず），・・・，４n-1、・・・、４0，・・・，４n-2にそれぞれ接続される。【０１１２】
さらに、バッファ回路２０1ａ，・・・，２０n-1ａ、２１0ａ，２１2ａ（図示せず），・・・，２１n-1ａ、・・・、２ｎ−１0ａ，・・・，２ｎ−１n-2ａの後段にはバッファ回路２０1ｃ，・・・，２０n-1ｃ、２１0ｃ，２１2ｃ（図示せず），・・・，２１n-1ｃ、・・・、２ｎ−１0ｃ，・・・，２ｎ−１n-2ｃがそれぞれ接続され、その出力はデータ出力４0，・・・，４0、４1，４1，・・・，４1、・・・、４n-1，・・・，４n-1にそれぞれ接続されている。【０１１３】
マルチプレクサ３０1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときはカラム選択信号３1を、Ｈレベルのときはカラム選択信号３0を、それぞれ出力する。同様に、マルチプレクサ３０n-1はデータ配列切替信号１３１がＬレベルのときはカラム選択信号３n-1を、Ｈレベルのときはカラム選択信号３0を、それぞれ出力する。【０１１４】
マルチプレクサ３１0はデータ配列切替信号１３１がＬレベルのときはカラム選択信号３0を、Ｈレベルのときはカラム選択信号３1を、それぞれ出力する。マルチプレクサ３１2（図示せず）はデータ配列切替信号１３１がＬレベルのときはカラム選択信号３2（図示せず）を、Ｈレベルのときはカラム選択信号３1を、それぞれ出力する。【０１１５】
マルチプレクサ３１n-1はデータ配列切替信号１３１がＬレベルのときはカラム選択信号３n-1を、Ｈレベルのときはカラム選択信号３1を、それぞれ出力する。マルチプレクサ３ｎ−１0はデータ配列切替信号１３１がＬレベルのときはカラム選択信号３0を、Ｈレベルのときはカラム選択信号３n-1を、それぞれ出力する。【０１１６】
マルチプレクサ３ｎ−１n-2はデータ配列切替信号１３１がＬレベルのときはカラム選択信号３n-2を、Ｈレベルのときはカラム選択信号３n-1を、それぞれ出力する。【０１１７】
また、マルチプレクサ３０1，・・・，３０n-1，３１0，３１2（図示せず），・・・，３１n-1、・・・、３ｎ−１0，・・・，３ｎ−１n-2は、２入力ＯＲゲート３０1ａ，・・・，３０n-1ａ、３１0ａ，３１2ａ（図示せず），・・・，３１n-1ａ、・・・、３ｎ−１0ａ，・・・，３ｎ−１n-2ａと、２入力ＡＮＤゲート３０1ｂ，・・・，３０n-1ｂ、３１0ｂ，３１2ｂ（図示せず），・・・，３１n-1ｂ、・・・、３ｎ−１0ｂ，・・・，３ｎ−１n-2ｂと、２入力ＡＮＤゲート３０1ｃ，・・・，３０n-1ｃ、３１0ｃ，３１2ｃ（図示せず），・・・，３１n-1ｃ、・・・、３ｎ−１0ｃ，・・・，３ｎ−１n-2ｃとをそれぞれ有する。【０１１８】
そして、これら２入力ＡＮＤゲートｋｂ（ｋ＝３０1，・・・，３０n-1，３１0，３１2（図示せず），・・・，３１n-1、・・・、３ｎ−１0，・・・，３ｎ−１n-2）および２入力ＡＮＤゲートｋｃの出力を２入力ＯＲゲートｋａで受けるように構成されている。マルチプレクサｋの出力は以下のようになる。【０１１９】
但し、以下の式の右項における符号は該当する信号線の論理値を、“／”は信号の論理値の反転を、“・”は論理積をそれぞれ表わすものとする。【０１２０】
マルチプレクサ３０1の出力＝／１３１・３1＋１３１・３0
・
・
マルチプレクサ３０iの出力＝／１３１・３i＋１３１・３0（図示せず）
・
・
マルチプレクサ３０n-1の出力＝／１３１・３n-1＋１３１・３0
マルチプレクサ３１0の出力＝／１３１・３0＋１３１・３1
マルチプレクサ３１2の出力＝／１３１・３2＋１３１・３1（図示せず）
・
・
マルチプレクサ３1iの出力＝／１３１・３i＋１３１・３1（図示せず）
・
・
マルチプレクサ３１n-1の出力＝／１３１・３n-1＋１３１・３1
・
・
・
マルチプレクサ３ｎ−１0の出力＝／１３１・３0＋１３１・３n-1
・
・
マルチプレクサ３ｎ−１iの出力＝／１３１・３i＋１３１・３n-1（図示せず）
・
・
マルチプレクサ３ｎ−１n-2の出力＝／１３１・３n-2＋１３１・３n-1
となる。【０１２１】
また、バッファ回路２０1ａ，・・・，２０n-1ａ、２１0ａ，２１2ａ（図示せず），・・・，２１n-1ａ、・・・、２ｎ−１0ａ，・・・，２ｎ−１n-2ａの制御信号はマルチプレクサ３０1，・・・，３０n-1，３１0，３１1（図示せず），・・・，３１n-1、・・・、３ｎ−１0，・・・，３ｎ−１n-2の出力信号である。【０１２２】
バッファ回路２０1ｂ，・・・，２０n-1ｂ、２１0ｂ，２１2ｂ（図示せず），・・・，２１n-1ｂ、・・・、２ｎ−１0ｂ，・・・，２ｎ−１n-2ｂの制御信号はデータ配列切替信号１３１そのものであり、バッファ回路２０1ｃ，・・・，２０n-1ｃ、２１0ｃ，２１2ｃ（図示せず），・・・，２１n-1ｃ、・・・、２ｎ−１0ｃ，・・・，２ｎ−１n-2ｃの制御信号はインバータ１３２によるデータ配列切替信号１３１の反転信号である。【０１２３】
また、データ配列切替出力部１０１は、上述のバッファ回路２０0，・・・，２ｉi，・・・，２ｎ-1n-1、バッファ回路２０1，・・・，２０n-1、２１0，２１2（図示せず），・・・，２１n-1、・・・、２ｎ−１0，・・・，２ｎ−１n-2およびマルチプレクサ３０1，・・・，３０n-1，３１0，３１2（図示せず），・・・，３１n-1、・・・、３ｎ−１0，・・・，３ｎ−１n-2からなる。
このデータ配列切替出力部１０１は、データ配列切替信号１３１に応じて、ビット０ないしビットｎ−１の各メモリセルアレイからの１ビットずつのｎビットのデータ、あるいはビット０ないしビットｎ−１のいずれか１つのメモリセルアレイの同一ワードからのｎビットのデータのいずれかを、データ出力４0，・・・，４n-1に出力する。【０１２４】
次に動作について説明する。
メモリブロック１００のワード選択信号２0とカラム選択信号３0にＨレベルが入力され、その他のワード選択信号２1，・・・，２m-1およびカラム選択信号３1，・・・，３n-1にＬレベルが入力されると、その時データ配列切替信号１３１がＬレベルであれば、バッファ回路２０0，２１0，・・・，２ｎ−１0はメモリセル０00，１00，・・・，ｎ−１00の出力をデータ出力４0，４1，・・・，４n-1に出力し、他のバッファ回路２０1，・・・，２０n-1、２１1，・・・，２１n-1、・・・、２ｎ−１1，・・・，２ｎ−１n-1は非出力となる。【０１２５】
このとき、本メモリ装置は、従来のメモリ装置と同様に所定のメモリアドレスに格納されている情報データを読み出すことができる。【０１２６】
また、データ配列切替信号１３１がＨレベルであれば、バッファ回路２０0，２０1，・・・，２０n-1はメモリセル０00，０01，・・・，０0n-1の出力をデータ出力４0，４1，・・・，４n-1に出力し、バッファ回路２１0，２１2（図示せず），・・・，２１n-1、・・・、２ｎ−１0，・・・，２ｎ−１n-1は非出力となることで、本メモリ装置は、複数のメモリアドレスに格納される情報データの所定のデータビットのみを読み出すことが可能となる。【０１２７】
以下に上記の２つの場合をより詳細に説明する。まず、データ配列切替信号１３１がＬレベルの場合、
マルチプレクサ３０1の出力＝３1
・
・
マルチプレクサ３０iの出力＝３i（図示せず）
・
・
マルチプレクサ３０n-1の出力＝３n-1
マルチプレクサ３１0の出力＝３0
・
・
マルチプレクサ３１iの出力＝３i（図示せず）
・
・
マルチプレクサ３１n-1の出力＝３n-1
・
・
・
マルチプレクサ３ｎ−１0の出力＝３0
・
・
マルチプレクサ３ｎ−１iの出力＝３i（図示せず）
・
・
マルチプレクサ３ｎ−１n-2の出力＝３n-2【０１２８】
カラム選択信号３0，３1，・・・，３n-1のＨとなった信号に対応するマルチプレクサの出力はアクティブとなる。【０１２９】
また、バッファ回路２０1ｂ，・・・，２０n-1ｂ、２１0ｂ，・・・，２１n-1ｂ、・・・、２ｎ−１0ｂ，２ｎ−１1ｂ，・・・，２ｎ−１n-2ｂの制御信号はデータ配列切替信号１３１そのものであるから、これらバッファ回路２０1ｂ，・・・，２０n-1ｂ、２１0ｂ，・・・，２１n-1ｂ、・・・、２ｎ−１0ｂ，２ｎ−１1ｂ，・・・，２ｎ−１n-2ｂの出力はノンアクティブとなる。【０１３０】
逆に、バッファ回路２０1ｃ，・・・，２０n-1ｃ、２１0ｃ，・・・，２１n-1ｃ、２ｎ−１0ｃ，２ｎ−１1ｃ，・・・，２ｎ−１n-2ｃの出力はアクティブとなる。【０１３１】
従って、例えば、カラム選択信号３0，３1，・・・，３n-1中の３0のみがＨとなれば、マルチプレクサ３１0，・・・，３ｎ−１0の出力がアクティブとなり、バッファ回路２１0ａ，・・・，２ｎ−１0ａの出力が選択される。
このとき、バッファ回路２１0ｂ，・・・，２ｎ−１0ｂの出力がノンアクティブになっており、バッファ回路２０0ａの出力もアクティブとなっているので、メモリセル０00，１00，・・・，ｎ−１00の出力がデータ出力４0，４1，・・・，４n-1に現れる。【０１３２】
また、カラム選択信号３0，３1，・・・，３n-1中の３1のみがＨとなれば、マルチプレクサ３０1，３２1（図示せず），・・・，３ｎ−１1の出力のみがアクティブとなり、バッファ回路２０1ａ，２２1ａ（図示せず），・・・，２ｎ−１1ａの出力がアクティブとなる。また、バッファ回路２１1ａの出力もアクティブとなるので、メモリセル０01，１01，・・・，ｎ−１01の出力がデータ出力４0，４1，・・・，４n-1に現れる。【０１３３】
以下、同様に、カラム選択信号３0，３1，・・・，３n-1中のある信号のみがＨとなれば、これに対応する各メモリセルの出力がデータ信号４0，４1，・・・，４n-1に現れる。【０１３４】
これに対し、まず、データ配列切替信号１３１がＨレベルの場合、
マルチプレクサ３０1の出力＝３0
・
・
マルチプレクサ３０iの出力＝３0（図示せず）
・
・
マルチプレクサ３０n-1の出力＝３0
マルチプレクサ３１0の出力＝３1
・
・
マルチプレクサ３１iの出力＝３1（図示せず）
・
・
マルチプレクサ３１n-1の出力＝３1
・
・
・
マルチプレクサ３ｎ−１0の出力＝３n-1
・
・
マルチプレクサ３ｎ−１iの出力＝３n-1（図示せず）
・
・
マルチプレクサ３ｎ−１n-2の出力＝３n-1
となる。【０１３５】
このため、例えばカラム選択信号３0，３1，・・・，３n-1中の信号３0のみがＨとなると、バッファ回路２０0ａ，２０1ａ，・・・，２０n-1ａの出力がアクティブとなる。【０１３６】
このとき、バッファ回路２０1ｂ，・・・，２０n-1ｂの出力はアクティブ、バッファ回路２０1ｃ，・・・，２０n-1ｃの出力はノンアクティブとなるので、メモリセル０00，０01，・・・，０0n-1の出力がデータ出力４0，４1，・・・，４n-1に現れる。【０１３７】
また、カラム選択信号３0，３1，・・・，３n-1中の信号３1のみがＨとなると、バッファ回路２１0ａ，２１1ａ，・・・，２１n-1ａの出力がアクティブとなる。【０１３８】
このとき、バッファ回路２１0ｂ，２１2ｂ（図示せず），・・・，２１ｎ-1ｂの出力はアクティブ、バッファ回路２１0ｃ，２１2ｃ（図示せず），・・・，２１n-1ｃの出力はノンアクティブとなるので、メモリセル１00，１01，・・・，１0n-1の出力がデータ出力４0，４1，・・・，４n-1に現れる。【０１３９】
以下、同様に、カラム選択信号３0，３1，・・・，３n-1中のある信号のみがＨとなれば、これに対応するメモリセルアレイの同一行アドレスの全ての出力がデータ信号４0，４1，・・・，４n-1に現れる。【０１４０】
以下では、説明の簡略化のために、従来例と同様の４×４のフォントデータを例にとって説明する。
図２（ａ）に示す４×４のフォントデータ「１」に対し、図２（ｂ）に示すようにアドレスが割り当てられていたとする。【０１４１】
ここで、画面が標準の状態、即ち横長で設置され、データ配列切替信号１３１がＬレベルであれば、図２（ｃ）に示すように、最初の水平走査で読み出されるアドレス０のデータは、図２（ｄ）に示すとおりであり、フォントデータは、図２（ｄ）に示すように、最上段に該当する行が読み出される。【０１４２】
ところで、画面を時計回りに９０度回転した時は、画面右端に図２（ｅ）の状態が縦表示されるが、データ配列切替信号１３１をＨに設定することにより、図２（ｆ）が読み出され、図２（ｇ）が表示されて、反時計回りに９０度回転されたフォントが表示される。画面は既に時計周りに９０度回転しているので、この時計回りの回転分が打ち消され、フォントが正立の状態で表示される。【０１４３】
このように、本実施の形態１によれば、メモリセルアレイを構成するメモリセルからの読み出しを行う際に、データ配列切替信号の値に応じて各メモリセルアレイの同一アドレスのメモリセルを読み出すか、１つのメモリセルアレイの同一行を構成する全てのアドレスのメモリセルを読み出すかを制御可能なように構成したので、同一のメモリ装置から各メモリセルアレイの同一アドレスのメモリセルを読み出すか、１つのメモリセルアレイの同一行を構成する全てのアドレスのメモリセルを読み出すかの２つの異なった読み出しを行うことが可能であり、これら２つの読み出し方に対応する別個のメモリ装置を用意する必要がなく、メモリ容量や面積の削減が可能となる。【０１４４】
（実施の形態２）
次に、図３は、本発明の実施の形態２に係るメモリ応用装置について説明する。
図３は、本発明の実施の形態２に係るメモリ応用装置としての表示制御装置の概略構成を示すブロック図である。
図３において、表示制御装置２００、水平同期信号２０１、垂直同期信号２０２、表示動作コントロール回路２０３、表示用フォントアドレス２０４、表示用フォントデータ２０７、表示データ２０８、表示データシフトレジスタ２０９、表示用ドットクロック２１０、表示信号２１１、ディスプレイ２１２は、それぞれ図１８に示す従来のメモリ応用装置の表示制御装置１７００、水平同期信号１７０１、垂直同期信号１７０２、表示動作コントロール回路１７０３、表示用フォントアドレス１７０４、表示用フォントデータ１７０６、表示データ１７０７、表示データシフトレジスタ１７０８、表示用ドットクロック１７０９、表示信号１７１０、ディスプレイ１７１１と同じものである。【０１４５】
２０５は、ディスプレイ２１２が通常に（横長で）配置されているときはＬレベルとなり、ディスプレイ２１２を９０度回転させ縦方向に（縦長で）配置したときにＨレベルとなるディスプレイ配置信号である。【０１４６】
２１３は、表示用フォントデータ２０７およびディスプレイ配置信号２０５を入力し、ディスプレイ配置信号２０５がＬレベルの時には表示用フォントデータ２０７をそのまま変換フォントデータ２１４として出力し、Ｈレベルの時には表示用フォントデータ２０７のデータ配列を最上位から最下位までを反転し、変換フォントデータ２１４として出力するデータ配列変換回路である。【０１４７】
２０６は、本発明の実施の形態１に係るメモリ装置と同様に構成された表示用フォントＲＯＭで、図１のデータ配列切替信号１３１にはディスプレイ配置信号２０５が接続されている。【０１４８】
図４は、図３におけるデータ配列変換回路２１３を表す図面である。データ配列変換回路２１３に入力された表示用フォントデータ２０７は配列変換回路３００によって、データ配列の並び順が最上位から最下位まで反転されて出力される。これは、画面を右方向に９０度回転させる場合に必要となる、データの上位側と下位側との入れ替えを行うものである。【０１４９】
セレクタ３０１はディスプレイ配置信号２０５がＬレベルの時には表示用フォントデータ２０７を、Ｈレベルの時には配列変換回路３００からの出力を、変換フォントデータ２１４として出力する回路である。【０１５０】
以上のように構成される表示制御装置２００において、表示動作を行う時、ディスプレイ２１２が通常に配置されているときはディスプレイ配置信号２０５がＬレベルとなるため、表示用フォントＲＯＭ２０６から読み出される表示用フォントデータ２０７は、従来と同じ図１９（ａ）に示す同じフォントデータが読み出され、データ配列変換回路２１３からは表示用フォントデータ２０７がそのまま変換フォントデータ２１４として出力されるので、ＴＶ画面には従来と同じ図１９（ｂ）に示す表示が行われる。【０１５１】
これに対し、ディスプレイ２１２が縦方向に配置されるときには、ディスプレイ配置信号２０５がＨレベルとなるため、表示用フォントＲＯＭ２０６から読み出される表示用フォントデータ２０７は、図１９（ａ）に示すフォントデータの１ライン目に読み出されるビット０のデータが最下位ビットとして、２ライン目に読み出されるビット０のデータがビット１として、・・・、フォントデータが縦ｍドットであるときのｍライン目に読み出されるビット０のデータが最上位ビットとして、それぞれ読み出される。【０１５２】
次いでデータ配列変換回路２１３にてデータ配列の並び順が最上位から最下位までが反転されることで、図５（ａ）に示すフォントデータが変換フォントデータ２１４としてＴＶ画面に表示される。図５（ｂ）はそのときのＴＶ画面を、通常（横長）に配置されている方向から見た状態を表している。これを右方向に９０度回転させると図５（ｃ）に示す状態となる。これは、図１９（ａ）に示すフォントデータを、画面を９０度右方向に回転させても、正立で表示できることを示している。【０１５３】
次に、図６は、本発明の実施の形態２に係るメモリ応用装置としての他の表示制御装置の概略構成を示すブロック図である。
図６において、表示制御装置５００、水平同期信号５０１、垂直同期信号５０２、表示動作コントロール回路５０３、表示用フォントアドレス５０４、ディスプレイ配置信号５０５、表示用フォントＲＯＭ５０６、表示用フォントデータ５０７、表示データ５０８、表示データシフトレジスタ５０９、表示用ドットクロック５１０、表示信号５１１、ディスプレイ５１２、変換フォントデータ５１４は、それぞれ図３に示すメモリ応用装置の表示制御装置２００、水平同期信号２０１、垂直同期信号２０２、表示動作コントロール回路２０３、表示用フォントアドレス２０４、ディスプレイ配置信号２０５、表示用フォントＲＯＭ２０６、表示用フォントデータ２０７、表示データ２０８、表示データシフトレジスタ２０９、表示用ドットクロック２１０、表示信号２１１、ディスプレイ２１２、変換フォントデータ２１４と同じものである。【０１５４】
５１５は、ＴＶ画面を配置した際、通常に配置したときと右方向に９０度回転したときにはＬレベルとなり、左方向に９０度回転したときのみＨレベルとなる回転方向を示すディスプレイ配置方向信号である。【０１５５】
５１６は、水平同期信号５０１がカウントされた結果の値で、フォントデータの１ライン目の水平走査が始まるときに０にリセットされ、そしてフォントデータが縦ｎドットであるときのｎライン目の水平走査が完了するとカウントが停止される水平走査カウント値、５１７は図５（ａ）に示すフォントデータのｎライン目に読み出されるフォントデータを１ライン目に、１ライン目に読み出されるフォントデータをｎライン目に、読み出すためのメモリアクセス制御回路である。【０１５６】
５１８はメモリアクセス制御回路５１７から出力される変換フォントアドレス、５１３はディスプレイ配置信号５０５がＬレベルの時、またはディスプレイ配置信号５０５がＨレベルでかつディスプレイ配置方向信号５１５がＨレベルのときには表示用フォントデータ５０７をそのまま変換フォントデータ５１４として出力し、ディスプレイ配置信号５０５がＨレベルでかつディスプレイ配置方向信号５１５がＬレベルのときのみ表示用フォントデータ５０７のデータ配列を最上位から最下位まで反転し、変換フォントデータ５１４として出力するデータ配列変換回路である。【０１５７】
図７は、図６におけるメモリアクセス制御回路５１７を表す図面である。
メモリアクセス制御回路５１７に入力された表示用フォントアドレス５０４には、図５（ａ）に示すフォントデータの縦ドット数に応じて加算器６００にてｎ−１の値が加算され、水平走査カウント値５１６を乗算器６０１で２倍した値を減算器６０２にて減算し、その結果がセレクタ６０３に入力される。
ディスプレイ配置信号５０５がＨレベルでかつディスプレイ配置方向信号５１５がＨレベルとなったことを２入力アンドゲート６０４が検出したときときのみ、セレクタ６０３は減算器６０２の減算結果を変換フォントアドレス５１８として出力する。それ以外の場合、セレクタ６０３は表示用フォントアドレス５０４を出力する。【０１５８】
次に図８は、図６におけるデータ配列変換回路５１３を表す図面である。
データ配列変換回路５１３では、配列変換回路７００は表示用フォントデータ５０７のデータ配列の並び順を最上位から最下位まで反転する。ディスプレイ配置信号５０５がＨレベルでかつディスプレイ配置方向信号５１５がＬレベルとなったことを２入力アンドゲート７０２が検出したときのみ、セレクタ７０１は配列変換回路７００の出力結果を選択し、これを変換フォントデータ５１４として出力する。
それ以外の場合、セレクタ７０１は表示用フォントデータ５０７を出力する。【０１５９】
以上のように構成される表示制御装置５００において、表示動作を行う時、ディスプレイ５１２が右方向に９０度回転されて縦方向に配置されるときには、ディスプレイ配置信号５０５がＨレベルでかつディスプレイ配置方向信号５１５がＬレベルとなるため、メモリアクセス制御回路５１７からは表示用フォントアドレス５０４がそのまま変換フォントアドレス５１８として出力される。【０１６０】
またデータ配列変換回路５１３では配列変換回路７００にて表示用フォントデータ５０７のデータ配列の並び順が最上位から最下位までが反転された結果がセレクタ７０１にて選択され、変換フォントデータ５１４として出力されることにより、図５に示す画面表示と同じ表示動作が行われる。【０１６１】
一方、ディスプレイ５１２が左方向に９０度回転されて配置されるときには、ディスプレイ配置信号５０５がＨレベルでかつディスプレイ配置方向信号５１５がＨレベルとなるため、メモリアクセス制御回路５１７では表示用フォントアドレス５０４にｎ−１の値が加算され、水平走査カウント値５１６を２倍した値が減算されることで、図５（ａ）に示すフォントデータのｎライン目（水平走査カウント値ではｎ−１）のデータを読み出すための表示用フォントアドレス５０４が１ライン目（水平走査カウント値では０）に変換フォントアドレス５１８として出力され、１ライン目のデータを読み出すための表示用フォントアドレス５０４がｎライン目に変換フォントアドレス５１８として出力される。【０１６２】
またデータ配列変換回路５１３では表示用フォントデータ５０７がそのまま変換フォントデータ５１４として出力され、ＴＶ画面に表示されるので、図５に示す画面表示と同じ表示動作が行われる。図９（ａ）にそのときのフォントデータを示す。【０１６３】
図１９（ａ）に示すフォントデータの１ライン目に読み出される最上位ビットのデータが最下位ビットとして、２ライン目に読み出される最上位ビットのデータがビット１として、そしてフォントデータが縦ｍドットであるときのｍライン目に読み出される最上位ビットのデータが最上位ビットとして読み出され、表示される。【０１６４】
図９（ｂ）はそのときのＴＶ画面を、通常に配置されている方向から見た状態を表している。これを左方向に９０度回転させると図９（ｃ）に示す状態となる。これは、図１９（ａ）に示すフォントデータを、画面を９０度左方向に回転させても、正立で表示できることを示している。【０１６５】
このように、本実施の形態２によれば、メモリセルアレイを構成するメモリセルからの読み出しを行う際に、データ配列切替信号の値に応じて各メモリセルアレイの同一アドレスのメモリセルを読み出すか、１つのメモリセルアレイの同一行を構成する全てのアドレスのメモリセルを読み出すかを制御する表示動作コントロール回路を設けるようにしたので、画面を横長で設置するか、これを９０度回転させて縦長で設置するかのいずれの状態においても、同一内容を記録したフォントデータのみを用いて、どちらの状態においてもフォントを正立の状態で表示できるメモリ応用装置が得られる効果がある。【０１６６】
（実施の形態３）
本発明の実施の形態３に係るメモリ装置について図を用いて説明する。
図１０は、本発明の実施の形態３に係るメモリ装置の概略構成を示すブロック図である。
図１０において、図１と同一の符号は同一または相当するものを示す。１0，１1，１2，１3はメモリセルアレイ０，メモリセルアレイ１，メモリセルアレイ２，メモリセルアレイ３で、いずれも情報データのビット０に対応する。【０１６７】
なお、図示していないが、同様のメモリセルアレイ０，メモリセルアレイ１，メモリセルアレイ２，メモリセルアレイ３からなるメモリセルアレイ群が、ビット１ないしビットｎ−１に対応してそれぞれ設けられている。【０１６８】
２0，・・・，２m-1はワード選択信号、０00，・・・，０m-1n-1、１00，・・・，１m-1n-1、２00，・・・，２m-1n-1、３00，・・・，３m-1n-1はメモリセル、４0，・・・，４n-1はデータ出力、１３１はデータ配列切替信号である。【０１６９】
これらは情報データのビット０に対応するもののみを示したが、メモリセルアレイと同様、ビット１ないしビットｎ−１に対応するものが存在し、ビット０と同様の接続関係により接続されている。また、ワードデコーダとカラムデコーダは図示を省略している。【０１７０】
以下では、図１０の構成をビット０に限って説明する。
３0，・・・，３n-1は、メモリ装置に入力されるアドレス入力の下位アドレスのうち、最下位２ビットのアドレス入力以外で指定されるメモリ空間を選択するカラム選択信号である。【０１７１】
また、３４0，３４1，３４2，３４3は、メモリ装置に入力されるアドレス入力の下位アドレスのうち、最下位２ビットで指定されるメモリ空間を選択するカラム選択信号で、最下位メモリアドレスが０番地はカラム選択信号４0が該当し、以下同様に１番地はカラム選択信号４1、２番地はカラム選択信号４2、３番地はカラム選択信号４3がそれぞれ該当する。【０１７２】
２０0はメモリセル０00と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ちかつ２入力ＡＮＤゲート５０0の出力により出力／非出力を制御できるバッファ回路である。【０１７３】
２０1はメモリセル０01と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３０1の出力、データ配列切替信号１３１およびその反転信号により出力／非出力を制御できるバッファ回路である。【０１７４】
２０n-1はメモリセル０0n-1と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３０n-1の出力、データ配列切替信号１３１およびその反転信号により出力／非出力を制御できるバッファ回路である。【０１７５】
以上はメモリセルアレイ１0の読み出し制御を行う構成を示すものであるが、他のメモリセルアレイ１1ないし１3に関しても同様の構成を有する。【０１７６】
即ち、２１0はメモリセル１00と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ちかつ２入力ＡＮＤゲート５１0の出力により出力／非出力を制御できるバッファ回路である。【０１７７】
２１1はメモリセル１01と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３１1の出力、データ配列切替信号１３１、およびその反転信号により出力／非出力を制御できるバッファ回路である。【０１７８】
２１n-1はメモリセル１0n-1と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３１n-1の出力、データ配列切替信号１３１およびその反転信号（インバータ１３２による）により出力／非出力を制御できるバッファ回路である。【０１７９】
２２0はメモリセル２00と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつ２入力ＡＮＤゲート５２0の出力により出力／非出力を制御できるバッファ回路である。【０１８０】
２２1はメモリセル２01と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３２1の出力、データ配列切替信号１３１およびその反転信号により出力／非出力を制御できるバッファ回路である。【０１８１】
２２n-1はメモリセル２0n-1と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３２n-1の出力、データ配列切替信号１３１およびその反転信号により出力／非出力を制御できるバッファ回路である。【０１８２】
２３0はメモリセル３00と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ちかつ２入力ＡＮＤゲート５３0の出力により出力／非出力を制御できるバッファ回路である。【０１８３】
２３1はメモリセル３01と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３３1の出力、データ配列切替信号１３１およびその反転信号により出力／非出力を制御できるバッファ回路である。【０１８４】
２３n-1はメモリセル３0n-1と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３３n-1の出力、データ配列切替信号１３１およびその反転信号により出力／非出力を制御できるバッファ回路である。【０１８５】
マルチプレクサ３０1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときは２入力ＡＮＤゲート５０1の出力を、Ｈレベルのときは２入力ＡＮＤゲート５０0の出力を、それぞれ出力する。【０１８６】
同様に、マルチプレクサ３０n-1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときは２入力ＡＮＤゲート５０n-1の出力を、Ｈレベルのときは２入力ＡＮＤゲート５０0の出力を、それぞれ出力する。【０１８７】
以上はメモリセルアレイ１0の読み出し制御を行う構成を示すものであるが、他のメモリセルアレイ１1ないし１3に関しても同様の構成を有する。【０１８８】
即ち、マルチプレクサ３１1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときは２入力ＡＮＤゲート５１1の出力を、Ｈレベルのときは２入力ＡＮＤゲート５１0の出力を、それぞれ出力する。【０１８９】
マルチプレクサ３１n-1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときは２入力ＡＮＤゲート５１n-1の出力を、Ｈレベルのときは２入力ＡＮＤゲート５１0の出力を、それぞれ出力する。【０１９０】
マルチプレクサ３２1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときは２入力ＡＮＤゲート５２1の出力を、Ｈレベルのときは２入力ＡＮＤゲート５２0の出力を、それぞれ出力する。【０１９１】
マルチプレクサ３２n-1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときは２入力ＡＮＤゲート５２n-1の出力を、Ｈレベルのときは２入力ＡＮＤゲート５２0の出力を、それぞれ出力する。【０１９２】
マルチプレクサ３３1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときは２入力ＡＮＤゲート５３1の出力を、Ｈレベルのときは２入力ＡＮＤゲート５３0の出力を、それぞれ出力する。【０１９３】
マルチプレクサ３３n-1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときは２入力ＡＮＤゲート５３n-1の出力を、Ｈレベルのときは２入力ＡＮＤゲート５３0の出力を、それぞれ出力する。【０１９４】
２入力ＡＮＤゲート５０0はカラム選択信号３0，３４0が入力され、２入力ＡＮＤゲート５０n-1はカラム選択信号３n-1，３４0が入力され、２入力ＡＮＤゲート５１0はカラム選択信号３0，３４1が入力され、２入力ＡＮＤゲート５１n-1はカラム選択信号３n-1，３４1が入力される。【０１９５】
また、２入力ＡＮＤゲート５２0はカラム選択信号３0，３４2が入力され、２入力ＡＮＤゲート５２n-1はカラム選択信号３n-1，３４2が入力され、２入力ＡＮＤゲート５３0はカラム選択信号３0，３４3が入力され、２入力ＡＮＤゲート５３n-1はカラム選択信号３n-1，３４3が入力される。【０１９６】
また、データ配列切替出力部１０１は、図１におけるデータ配列切替出力部１０１と同様に、バッファ回路２０0，・・・，２ｉi、バッファ回路２０1，・・・，２０n-1、２１0，２１2（図示せず），・・・，２１n-1、・・・、２ｎ−１0，・・・，２ｎ−１n-2、マルチプレクサ３０1，・・・，３０n-1，３１0，３１2（図示せず），・・・，３１n-1、・・・、３ｎ−１0，・・・，３ｎ−１n-2、および２入力アンドゲート５０0，・・・，５３n-1からなる。【０１９７】
このデータ配列切替出力部１０１は、データ配列切替信号１３１に応じて、０番目のメモリセルアレイ群を構成するメモリセルアレイ１0ないし１3からの１ビットずつのｌビットのデータ、あるいは０番目のメモリセルアレイ群の中の１つのメモリセルアレイ、例えばメモリセルアレイ１0の同一ワードに属するメモリセル、例えば０00ないし０0n-1からの１ビットずつのｎビットのデータ、のいずれかをデータ配列切替信号１３１に応じてデータ出力線４0ないし４n-1に切替出力する。【０１９８】
さらに、メモリセルアレイ選択部１０４は、データ配列切替出力部２０１および２入力アンドゲート５０0ないし５３n-1からなり、前記０番目のメモリセルアレイ群の中のメモリセルアレイ１0ないし１3のいずれか１つを選択する。【０１９９】
ここで、メモリアドレス０番地の読み出しアクセスを行う時の動作を例にとり、説明する。
メモリブロック１００のワード選択信号２0とカラム選択信号３0，３４0にＨレベルが入力され、その他のワード選択信号２1，・・・，２m-1およびカラム選択信号３1，・・・，３n-1および３４1，３４2，３４3にＬレベルが入力されると、その時データ配列切替信号１３１がＬレベルであれば、バッファ回路２０0はメモリセル０00の出力をデータ出力４0に出力し、バッファ回路２０1，・・・，２０n-1、２１0，・・・，２１n-1、２２0，・・・，２２n-1、２３0，・・・，２３n-1は非出力となる。【０２００】
情報データのビット１からビットｎ−１に対応するメモリセルアレイに対してもそれぞれ同様の動作を行うことで、データ出力４0，・・・４n-1にはメモリアドレス０番地の情報データを読み出すことができる。【０２０１】
また、メモリアドレス０番地の読み出しアクセスを行う時、データ配列切替信号１３１がＨレベルであれば、バッファ回路２０0，・・・，２０n-1はメモリセル０00，・・・，０0n-1の出力をデータ出力４0，・・・，４n-1にそれぞれ出力し、バッファ回路２１0，・・・，２１n-1、２２0，・・・，２２n-1、２３0，・・・，２３n-1は非出力となる。【０２０２】
また、メモリアドレス１番地の読み出しアクセスを行う時はバッファ回路２１0，・・・，２１n-1はメモリセル１00，・・・，１0n-1の出力を、メモリアドレス２番地の読み出しアクセスを行う時はバッファ回路２２0，・・・，２２n-1はメモリセル２00，・・・，２0n-1の出力を、メモリアドレス３番地の読み出しアクセスを行う時はバッファ回路２３0，・・・，２３n-1はメモリセル３00，・・・，３0n-1の出力を、それぞれデータ出力４0，・・・，４n-1に出力することができる。【０２０３】
これにより、図２２に示すような、ひとつの情報データが複数のメモリアドレスに格納され、論理アドレス空間において行方向および列方向だけでなく、深さ方向の論理アドレス空間をアクセスする必要がある場合、情報データ単位で所定のデータビットのみを深さ方向に読み出すことが可能となる。【０２０４】
このように、本実施の形態３によれば、複数のメモリアドレスに格納される情報データを記憶するメモリセルアレイからの読み出しを行う際に、データ配列切替信号の値に応じて各メモリセルアレイの同一アドレスのメモリセルを読み出すか、１つのメモリセルアレイの同一行を構成する全てのアドレスのメモリセルを読み出すかを制御可能なように、メモリ装置を構成したので、複数のメモリアドレスに格納される情報データを記憶するメモリセルアレイからの読み出しを行う際に、論理アドレス空間において行方向および列方向だけでなく、深さ方向の論理アドレス空間をアクセスする必要がある場合においても、情報データ単位で所定のデータビットのみを深さ方向に読み出すことが可能となり、情報データ単位の所定のデータビットのみを読み出す冗長なデータを格納するためのメモリ面積を削減できる効果がある。【０２０５】
（実施の形態４）
次に、図１１は、本発明の実施の形態４に係るメモリ応用装置について説明する。
図１１は、本実施の形態４に係るメモリ応用装置としての表示制御装置におけるメモリアクセス制御回路の概略構成を示すブロック図で、表示制御装置の構成図は図６と同じである。また、表示用フォントＲＯＭ５０６は本発明の実施の形態３に係るメモリ装置と同様の構成をもつものである。【０２０６】
ここで、フォントデータの１ドットが４ビットデータにて表示される時、図１１において、メモリアクセス制御回路５１７に入力された表示用フォントアドレス５０４には、図２１（ａ）に示すフォントデータの縦ドット数に応じて加算器１０００にて４×（ｎ−１）の値が加算され、水平走査カウント値５１６を乗算器１００１で８倍した値を減算器６０２で減算した後、その結果がセレクタ６０３に入力される。【０２０７】
セレクタ６０３は、ディスプレイ配置信号５０５がＨレベルでかつディスプレイ配置方向信号５１５がＨレベルとなったことを２入力アンドゲート６０４が検出したときのみ減算結果を変換フォントアドレス５１８として出力する。それ以外の時には表示用フォントアドレス５０４をそのまま変換フォントアドレス５１８として出力する。
従って、画面を左方向に９０度回転させて縦長に配置した場合は、上述の４×（ｎ−１）の値が加算され、水平走査カウント値５１６を乗算器１００１で８倍した値を減算する演算を行った結果を、変換フォントアドレス５１８として出力することができる。【０２０８】
図１２（ａ）に、ディスプレイ５１２が右方向に９０度回転されて縦方向に配置されるときのフォントデータを示す。図１２（ａ）に示すフォントデータの１ライン目に、図２１（ａ）のフォントデータのレイヤー０からレイヤー３の最下位データが連続したメモリアドレスで読み出され、またデータ配列変換回路５１３でデータ配列の並び順が最上位から最下位までが反転されるので、図２１（ａ）のフォントデータのレイヤー０の１ライン目に読み出される最下位ビットのデータが最上位ビットとして、そしてフォントデータが縦ｍドットであるときのレイヤー０のｍライン目に読み出される最下位ビットのデータが最下位ビットとして一度に読み出される。【０２０９】
同様にレイヤー１，レイヤー２，レイヤー３の分のフォントデータが読み出され、図１２（ａ）のフォントデータの１ライン目として表示される。図１２（ｂ）はそのときのＴＶ画面が、通常に配置されている方向から見た状態を表しており、これを右方向に９０度回転させると図１２（ｃ）に示す状態となり、階調色の色表現を持つフォントデータの表示が実現される。【０２１０】
このように、本実施の形態４によれば、レイヤーとなったデータを記憶するメモリセルアレイを構成するメモリセルからの読み出しを行う際に、データ配列切替信号の値に応じて各メモリセルアレイの同一アドレスのメモリセルを読み出すか、１つのメモリセルアレイの同一行を構成する全てのアドレスのメモリセルを読み出すかを制御する表示動作コントロール回路を設けるようにしたので、フォントデータの１ドットが複数ビットデータにて構成されるような、階調色の色表現を持つフォントデータを、ＴＶ画面を９０度回転させた用途で表示するときでも、それぞれの回転状態のフォントデータを準備することなく、さらに表示用フォントＲＯＭの面積を削減できるメモリ応用装置が得られる効果がある。【０２１１】
（実施の形態５）
本発明の実施の形態５に係るメモリ装置について図を用いて説明する。図１３は、本発明の実施の形態５に係るメモリ装置の概略構成を示すブロック図である。
図１３において、図１と同一符号は同一のものを示す。１００はメモリブロック、１0はメモリセルアレイ、２0，・・・，２m-1はワード選択信号、３0，・・・，３n-1はカラム選択信号、０00，・・・，０m-1n-1はメモリセル、２０0，・・・，２０n-1はバッファ回路、１３１はデータ配列切替信号、１３２はインバータ、３０1，・・・，３０n-1はマルチプレクサであり、いずれも情報データのビット０に対応する。【０２１２】
図示していないが、ビット１ないしビットｎ−１に関して同様のメモリセルアレイ１1ないし１n-1が存在し、ビット０と同様の接続関係により接続されている。また、ワードデコーダとカラムデコーダは図示を省略している。【０２１３】
以下では、図１３の構成をビット０のみに関して説明する。
４１0，・・・，４１n-1はデータ入出力、４０0，・・・，４０n-1はメモリセル０00，・・・，０0n-1にデータ入出力４１0，・・・，４１n-1の信号を書き込むための入力バッファ、１３３はメモリセル０00，・・・，０0n-1にデータ入出力４１0，・・・，４１n-1の信号を書き込むときにＨレベルとなる書き込み許可信号、５０0ｂは書き込み許可信号１３３とカラム選択信号３0とを入力とする２入力ＡＮＤゲート、５０0ａは書き込み許可信号１３３を負論理で入力するとともにカラム選択信号３0を入力とする２入力ＡＮＤゲート、５０1ｂは書き込み許可信号１３３とマルチプレクサ３０1の出力を入力とする２入力ＡＮＤゲート、５０1ａは書き込み許可信号１３３を負論理で入力するとともにマルチプレクサ３０1の出力を入力とする２入力ＡＮＤゲート、５０n-1ｂは書き込み許可信号１３３とマルチプレクサ３０n-1の出力を入力とする２入力ＡＮＤゲート、５０n-1ａは書き込み許可信号１３３を負論理で入力するとともにマルチプレクサ３０n-1の出力を入力とする２入力ＡＮＤゲートである。【０２１４】
入力バッファ４０0，・・・，４０n-1には、２入力ＡＮＤゲート５０0ｂ，・・・，５０n-1ｂの出力が制御信号として接続され、２入力ＡＮＤゲート５０0ｂ，・・・，５０n-1ｂの出力がＨレベルの時にはメモリセル０00，・・・，０0n-1にデータ入出力４１0，・・・，４１n-1の信号の書き込みが許可状態になり、Ｌレベルの時には禁止される。また、バッファ回路２０0，・・・，２０n-1には２入力ＡＮＤゲート５０0ａ，・・・，５０n-1ａの出力が制御信号として接続され、書き込み許可信号１３３がＨレベルの時には非出力に制御される。【０２１５】
また、データ配列切替出力部１０１は、図１における配列切替出力部１０１と同様の構成および動作を行う。【０２１６】
データ書込部１０５は、バッファ回路４０0ないし４０n-1からなり、メモリセルアレイ１0を構成するメモリセル０00ないし０m-1n-1にカラム単位で、データ入出力４１0ないし４１n-1からデータを書き込む。【０２１７】
書込読出制御部１０６は、２入力アンドゲート５０0ａないし５０n-1ａおよび５０0ｂないし５０n-1ｂからなり、書き込み許可信号１３３に応じてデータ配列切替出力部１０１とデータ書込部１０５のいずれか一方を動作させる。【０２１８】
以上のように構成されるメモリブロック１００は、実施の形態１によるメモリブロックと同様の読み出し動作の他に、メモリセルにデータを書き込む動作を行うことが可能である。【０２１９】
即ち、メモリブロック１００において、ワード選択信号２0とカラム選択信号３0にＨレベルが入力され、その他のワード選択信号２1ないし２m-1およびカラム選択信号３1ないし３n-1にＬレベルが入力されると、その時データ配列切替信号１３３がＬレベルでかつ書き込み許可信号１３１がＨレベルであれば、２入力ＡＮＤゲート５０0ｂの出力はＨレベルとなり、その他の２入力ＡＮＤゲート５０1ｂ，・・・，５０n-1ｂの出力はＬレベルとなるため、データ入出力４１0の信号がメモリセル０00のみに書き込まれる。【０２２０】
同様に情報データのビット１からビットｎ−１に対応するメモリセルアレイも同じ動作をすることで、データ入出力４１0，・・・，４１n-1よりｎビット情報データを書き込むことができる。【０２２１】
以下同様に次のメモリアドレスの時にはワード選択信号２0とカラム選択信号３1にＨレベルが入力され、その他のワード選択信号２1，・・・，２m-1およびカラム選択信号３0，３2，・・・，３n-1にＬレベルが入力され、同様にデータ配列切替信号１３３がＬレベルでかつ書き込み許可信号１３１がＨレベルであれば、データ入出力４１1の信号がメモリセル０01のみに書き込まれる。【０２２２】
次にワード選択信号２0とカラム選択信号３0、データ配列切替信号１３３にＨレベルが入力され、書き込み許可信号１３１がＬレベルであれば、本発明の実施の形態１に係るメモリ装置と同様にメモリセル０00，・・・，０0n-1の出力をデータ入出力４１0，・・・，４１n-1にｎビットの情報データとして読み出すことが可能となる。【０２２３】
このように、本実施の形態５によれば、メモリセルアレイを構成するメモリセルからの読み出しを行う際に、データ配列切替信号の値に応じて各メモリセルアレイの同一アドレスのメモリセルを読み出すか、１つのメモリセルアレイの同一行を構成する全てのアドレスのメモリセルを読み出すかを制御可能なように、書き換え可能なメモリ装置を構成したので、同一の書き換え可能なメモリ装置から各メモリセルアレイの同一アドレスのメモリセルを読み出すか、１つのメモリセルアレイの同一行を構成する全てのアドレスのメモリセルを読み出すかの２つの異なった読み出しを行うことが可能であり、これら２つの読み出し方に対応する別個のメモリ装置を用意する必要がなく、メモリ容量や面積の削減が可能となる。【０２２４】
（実施の形態６）
次に、図１４は、本発明の実施の形態６に係るメモリ応用装置について説明する。
図１４は、本発明の実施の形態６に係るメモリ応用装置の送受信システムにおける概略構成を示すブロック図である。
図１４に示す送受信システムにおいて、１３００は送信器、１３０１はプロセッサ、１３０３は送信回路、１３０４は伝送路、１３０５は受信器、１３０６は受信回路、１３０７はプロセッサであり、図２３に示す送信器２１００、プロセッサ２１０１、送信回路２１０４、伝送路２１０５、受信器２１０６、受信回路２１０７、プロセッサ２１０８と同じである。【０２２５】
１３０９は送信データを伝送するためのインターリーブ処理を行う際にプロセッサ１３０１がＨレベルを出力し、それ以外のときはＬレベルとなるインターリーブ制御信号、１３１０は伝送データのデインターリーブ処理を行う際にプロセッサ１３０７がＨレベルを出力し、それ以外のときはＬレベルとなるデインターリーブ制御信号である。【０２２６】
１３０２，１３０８は本発明の実施の形態５に係るメモリ装置と同様の構成をもつ送信データ格納ＲＡＭおよび受信データ格納ＲＡＭで、図１３のデータ配列切替信号１３１にはインターリーブ制御信号１３０９およびデインターリーブ制御信号１３１０が接続されている。【０２２７】
以上のように構成される送受信システムにおいて、送信器１３００から送信データを伝送する場合には、プロセッサ１３０１はあらかじめ送信データを送信データ格納ＲＡＭ１３０２に格納しておき、送信データを読み出す際にインターリーブ制御信号１３０９をＨレベルにする。【０２２８】
このとき、送信データ格納ＲＡＭ１３０２は、図１３のメモリ装置の構成をインターリーブ方式に対応するために、伝送データがｎビット周期でインターリーブ処理される場合はメモリセルアレイ１0内のメモリセル１２０１の数がｎとなる構成にしておけば、図２４（ａ）に示すような送信データは送信データ格納ＲＡＭ１３０２から読み出しただけで図２４（ｂ）のようなインターリーブされた伝送データとなり、送信回路１３０３へデータを引き渡す処理のみ行う。【０２２９】
そして、受信器１３０５にて伝送データを受信する場合には、プロセッサ１３０７は伝送データを受信回路１３０６から入力し、受信データ格納ＲＡＭ１３０８に格納しておき、伝送データを読み出す際にデインターリーブ制御信号１３１０をＨレベルにする。【０２３０】
このとき、受信データ格納ＲＡＭ１３０８はインターリーブ方式に対応した送信データ格納ＲＡＭ１３０２と同じものを用いると、図２４（ｂ）のようなインターリーブされた伝送データは受信データ格納ＲＡＭ１３０８から読み出しただけで図２４（ａ）に示す送信データと同じデータを受信データとして読み出すことが可能となる。【０２３１】
また、図１５（ａ）に送信器１３００におけるプロセッサ１３０１での命令ステップを、図１５（ｂ）に受信器１３０８におけるプロセッサ１３０７での命令ステップをフローチャートにて示す。【０２３２】
いずれも３または４命令ステップを、全伝送データ数を送信データ格納ＲＡＭ１３０２または受信データ格納ＲＡＭ１３０８で一度に読み出せるデータビット数で除した回数分繰り返せばよいので数１０ステップの演算処理回数で送受信処理を実行することが可能となる。【０２３３】
このように、本実施の形態６によれば、送信器の送信データ格納ＲＡＭおよび受信器の受信データ格納ＲＡＭを、実施の形態５のメモリ装置を使用して構成するようにしたので、インターリーブ処理のための専用メモリや、インターリーブされたデータを格納するメモリ領域、デインターリーブ処理のための専用メモリや、デインターリーブされたデータを格納するメモリ領域が不要となるため、送受信システムを構成するメモリ面積を削減できる効果がある。【０２３４】
（実施の形態７）
次に、図１６は、本発明の実施の形態７に係るメモリ応用装置について説明する。
図１６（ａ）は、本発明の実施の形態７に係るメモリ応用装置における第１のＣＰＵを用いたプロセッサシステムにおける概略構成を示すブロック図である。
図１６（ａ）に示すＣＰＵを用いたプロセッサシステムにおいて、１５００はＣＰＵ、１５０１はアドレスバスで、図２６の従来のＣＰＵを用いたプロセッサシステムのＣＰＵ２４００、アドレスバス２４０１と同じものである。【０２３５】
１５０２はアドレスバス１５０１の上位アドレス信号で、１５０３は本発明の実施の形態１に係るメモリ装置の構成をもつプログラムメモリで、図１のデータ配列切替信号１３１には上位アドレス信号１５０２が接続されている。【０２３６】
ＣＰＵ１５００は、プログラムを実行するために、アドレスバス１５０１をプログラムメモリ１５０３に入力し、該当するメモリ空間に格納されている命令コードを読み出す。また、すでにプログラムまたはデータテーブルが格納されているメモリ空間内で、命令コードとして使用されないデータビットに、異なる種類のプログラムの命令コードを複数メモリアドレスにわたって分割して配置する。【０２３７】
ＣＰＵ１５００は、異なる種類のプログラムを実行するために、上位アドレス信号１５０２により割り当てられるメモリ空間に対して命令コードの読み出しを行う。その時、すでにプログラムまたはデータテーブルが格納されているメモリ空間内の所定のデータビットのみがＣＰＵ１５００に読み出され、異なる種類のプログラムが実行されることで、同じメモリ領域を用いて複数の異なるプログラムを実行できるのでプログラムメモリ１５０３のメモリサイズ削減が可能となる。【０２３８】
また、図１６（ｂ）は、本実施の形態７に係るメモリ応用装置における第１，第２のＣＰＵを用いたプロセッサシステムにおける概略構成を示すブロック図である。
図１６（ｂ）に示すＣＰＵを用いたプロセッサシステムにおいて、１５０６、１５０７はＣＰＵ、１５０８，１５０９はアドレスバス、１５１１はプログラムメモリで、図１６（ａ）のＣＰＵを用いたプロセッサシステムのＣＰＵ１５００、アドレスバス１５０１、プログラムメモリ１５０３と同じものである。
１５０４はＣＰＵ１５０６のシステムクロック、１５０５はシステムクロック１５０４の反転信号でＣＰＵ１５０７のシステムクロックとなり、ＣＰＵ１５０６とＣＰＵ１５０７は互いにシステムクロックの半相分異なるタイミングで動作する。
１５１０はシステムクロック１５０５を選択信号としてアドレスバス１５０８，１５０９のいずれかを選択し、プログラムメモリ１５１１に出力するセレクタ、また、システムクロック１５０５は図１のデータ配列切替信号１３１に接続されている。プログラムメモリ１５１１には図１６（ａ）と同様に、メモリ空間に格納されたプログラムと、同じメモリ空間の所定のデータビットに、異なる種類のプログラムの命令コードを複数メモリアドレスにわたって分割して配置する。【０２３９】
以上のように構成されるＣＰＵを用いたプロセッサシステムにおいて、システムクロック１５０４がＨレベルの時、ＣＰＵ１５０６が出力するアドレスバス１５０８がプログラムメモリ１５１１に入力され、その時図１のデータ配列切替信号１３１にはＬレベルが入力されているので、メモリ空間に格納されたプログラムが読み出されて実行される。【０２４０】
システムクロック１５０４がＬレベルの時、ＣＰＵ１５０７が出力するアドレスバス１５０９がプログラムメモリ１５１１に入力され、その時図１のデータ配列切替信号１３１にはＨレベルが入力されているので、複数メモリアドレスの所定のデータビットに分割して配置された異なる種類のプログラムの命令コードが読み出され実行されるので、マルチプロセッサシステムにおいても、一つのプログラムメモリの同じメモリ領域を用いて複数の異なるプログラムを実行できるのでプログラムメモリ１５１１のメモリサイズ削減が可能となる。【０２４１】
このように、本実施の形態７によれば、互いに位相が反転した２つのシステムクロックで動作する２つのＣＰＵがそれぞれ出力するアドレスをアプリケーションメモリに切り替えて入力するようにしたので、一つのプログラムメモリの同じメモリ領域を用いて複数の異なるプログラムを実行できるのでプログラムメモリのメモリサイズ削減が可能となる。【０２４２】
なお、上記実施１，３，４の形態では、画面を時計方向に回転させるようにしたが、反時計方向に回転させる場合であってもよい。【０２４３】
また、上記各実施の形態では、１枚の画面を回転させる場合について示したが、縦方向あるいは横方向、さらにはその両方に複数のディスプレイを増設した場合であってもよく、同様の効果が得られる。【０２４４】
さらに、上記実施の形態１，３，５では、メモリセルアレイを構成する各メモリセルが１ビットを記憶するものとしたが、複数ビットを記憶するものとしてもよく、同様の効果が得られる。【０２４５】
また、上記実施の形態３のメモリ装置を、実施の形態５のメモリ装置と同様、読み書き可能としてもよく、同様の効果が得られる。
【産業上の利用可能性】
【０２４６】
以上のように、本発明は、所定のメモリアドレスにアクセスすることで複数のメモリアドレスに格納されている所定のビットデータをメモリ装置からのデータ出力として読み出したり、データの配列を並び替えて読み出すことで、冗長なデータの削減や、メモリ領域の有効活用により、メモリの容量を削減することができ、有用である。
【図１】
2007011037.tif 000002
【図２（ａ）】
2007011037.tif 000003
【図２（ｂ）】
2007011037.tif 000004
【図２（ｃ）】
2007011037.tif 000005
【図２（ｄ）】
2007011037.tif 000006
【図２（ｅ）】
2007011037.tif 000007
【図２（ｆ）】
2007011037.tif 000008
【図２（ｇ）】
2007011037.tif 000009
【図３】
2007011037.tif 000010
【図４】
2007011037.tif 000011
【図５（ａ）】
2007011037.tif 000012
【図５（ｂ）】
2007011037.tif 000013
【図５（ｃ）】
2007011037.tif 000014
【図６】
2007011037.tif 000015
【図７】
2007011037.tif 000016
【図８】
2007011037.tif 000017
【図９（ａ）】
2007011037.tif 000018
【図９（ｂ）】
2007011037.tif 000019
【図９（ｃ）】
2007011037.tif 000020
【図１０】
2007011037.tif 000021
【図１１】
2007011037.tif 000022
【図１２（ａ）】
2007011037.tif 000023
【図１２（ｂ）】
2007011037.tif 000024
【図１２（ｃ）】
2007011037.tif 000025
【図１３】
2007011037.tif 000026
【図１４】
2007011037.tif 000027
【図１５（ａ）】
2007011037.tif 000028
【図１５（ｂ）】
2007011037.tif 000029
【図１６（ａ）】
2007011037.tif 000030
【図１６（ｂ）】
2007011037.tif 000031
【図１７】
2007011037.tif 000032
【図１８】
2007011037.tif 000033
【図１９（ａ）】
2007011037.tif 000034
【図１９（ｂ）】
2007011037.tif 000035
【図１９（ｃ）】
2007011037.tif 000036
【図２０（ａ）】
2007011037.tif 000037
【図２０（ｂ）】
2007011037.tif 000038
【図２０（ｃ）】
2007011037.tif 000039
【図２０（ｄ）】
2007011037.tif 000040
【図２１（ａ）】
2007011037.tif 000041
【図２１（ｂ）】
2007011037.tif 000042
【図２２】
2007011037.tif 000043
【図２３】
2007011037.tif 000044
【図２４（ａ）】
2007011037.tif 000045
【図２４（ｂ）】
2007011037.tif 000046
【図２５（ａ）】
2007011037.tif 000047
【図２５（ｂ）】
2007011037.tif 000048
【図２６】
2007011037.tif 000049
【手続補正書】
【提出日】平成20年1月26日(2008.1.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
それぞれ１ビットのデータを記憶可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ個有し、該ｎ個のメモリセルアレイはそのｉ番目（ｉは０≦ｉ≦ｎ−１を満たす整数）のメモリセルアレイに、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、
前記ｎ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、
前記ｎ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、
前記ｎビットからなるデータの０番目のビットないしｎ−１番目のビットを記憶するメモリセルアレイからの１ビットずつのｎビットのデータ、あるいは該０番目のビットないしｎ−１番目のビットのいずれか１つのビットを記憶するメモリセルアレイの同一ワードからのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ出力線に切替出力するデータ配列切替出力部とを備えた、
ことを特徴とするメモリ装置。
【請求項２】
請求項１に記載のメモリ装置において、
前記データ配列切替出力部は、
前記ビット０ないしビットｎ−１の各メモリセルアレイに対し、
前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかを前記データ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、
前記ビットｉのメモリセルアレイの第ｉ番目のカラム線の出力を第ｉ番目のデータ出力線に出力するか否かを前記カラムデコーダの第ｉ番目の出力に応じて制御可能な第ｉのバッファ回路と、
前記ビットｉのメモリセルアレイの第ｊ番目のカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊ番目のカラム線の出力を前記第ｉ番目および第ｊ番目のいずれのデータ出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊのバッファ回路とをそれぞれ有する、
ことを特徴とするメモリ装置。
【請求項３】
請求項２に記載のメモリ装置において、
前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉ番目の出力を、ノンアクティブのときに該カラムデコーダの第ｊ番目の出力をそれぞれ選択し、
前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊ番目のデータ線に、ノンアクティブのときに前記第ｉ番目のデータ線に、前記第ｊ番目のカラム線の出力をそれぞれ出力する、
ことを特徴とするメモリ装置。
【請求項４】
請求項１に記載のメモリ装置からなり、縦ｍドット、横ｎドットの複数ドットからなる表示データを格納し、表示用フォントアドレスと、ディスプレイが縦方向に配置されている時に有効状態となるディスプレイ配置信号が前記データ配列切替信号に接続され、前記表示用フォントアドレスおよび前記ディスプレイ配置信号に対応する表示用フォントデータを出力する表示用フォントＲＯＭと、
外部から入力する水平同期信号と垂直同期信号とに基づいて、画面上の表示動作を制御するとともに前記表示用フォントアドレスを生成する表示動作コントロール回路と、前記表示用フォントデータを入力し、前記ディスプレイ配置信号が無効であれば前記表示用フォントデータを、前記ディスプレイ配置信号が有効であれば前記表示用フォントデータのデータ配列の並び順を最上位から最下位まで反転させたデータを、変換フォントデータとして出力するデータ配列変換回路と、前記変換フォントデータを、前記表示動作コントロール回路を介して表示データとして入力して、シフト出力する表示データシフトレジスタと、を有する表示制御装置とを備えた、
ことを特徴とするメモリ応用装置。
【請求項５】
請求項４に記載のメモリ応用装置において、
前記表示動作コントロール回路が生成する、ディスプレイが左方向に９０度回転させて縦方向に配置されている時に有効状態となるディスプレイ配置方向信号と、フォントデータの１ライン目の水平走査が開始される時にリセットされ、ｎライン目の水平走査が完了した時点でカウントが停止する水平走査カウント値と、前記表示用フォントアドレスおよび前記ディスプレイ配置信号を入力し、前記ディスプレイ配置信号またはディスプレイ配置方向信号の何れかが無効であれば前記表示用フォントアドレスを、前記ディスプレイ配置信号および前記ディスプレイ配置方向信号の両方が有効であれば、前記表示用フォントアドレスにｎ−１を加算し、その結果から前記水平走査カウント値を２倍した値を減算した値を、変換フォントアドレスとして出力するメモリアクセス制御回路を、さらに備え、
前記表示用フォントＲＯＭは、前記ディスプレイ配置信号が前記データ配列切替信号に接続され、前記変換フォントアドレスおよび前記ディスプレイ配置信号に対応する前記表示用フォントデータを出力し、
前記表示制御装置は、前記表示用フォントデータを入力し、前記ディスプレイ配置信号が無効か、または前記ディスプレイ配置方向信号が有効であれば前記表示用フォントデータを、前記ディスプレイ配置信号が有効でかつ前記ディスプレイ配置方向信号が無効であれば前記表示用フォントデータのデータ配列の並び順を最上位から最下位まで反転させたデータを、変換フォントデータとして出力する、
ことを特徴とするメモリ応用装置。
【請求項６】
それぞれ１ビットのデータを記憶可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ×ｌ個（ｌはｎ≧ｌ≧２を満たす整数）個有し、該ｎ×ｌ個のメモリセルアレイはそれぞれｌ個のメモリセルアレイからなるメモリセルアレイ群のｉ番目（ｉは０≦ｉ≦ｌ−１を満たす整数）のメモリセルアレイ群に、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、
前記ｎ×ｌ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、
前記ｎ×ｌ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、
前記ｉ番目のメモリセルアレイ群の０番目ないしｌ−１番目のメモリセルアレイからの１ビットずつのｌビットのデータ、あるいは該ｉ番目のメモリセルアレイ群の第０番目ないしｎ−１番目のいずれか１つのメモリセルアレイの同一ワードからの１ビットずつのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ出力線に切替出力するデータ配列切替出力部と、
前記ｉ番目のメモリセルアレイ群の第０番目ないし第ｎ−１番目のいずれか１つのメモリセルアレイを選択するメモリセルアレイ選択部とを備え、
前記メモリセルに格納するデータがアドレス空間においてｌ個のアドレスのデータにより構成される、
ことを特徴とするメモリ装置。
【請求項７】
請求項６に記載のメモリ装置において、
前記データ配列切替出力部は、
前記各メモリセルアレイ群を構成するｌ個のメモリセルアレイごとに、
前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかを前記データ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、
前記ビットｉのメモリセルアレイの第ｉ番目のカラム線の出力を第ｉ番目のデータ出力線に出力するか否かを前記カラムデコーダの第ｉ番目の出力に応じて制御可能な第ｉのバッファ回路と、
前記ビットｉのメモリセルアレイの第ｊ番目のカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊ番目のカラム線の出力を前記第ｉ番目および第ｊ番目のいずれのデータ出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊのバッファ回路とを、それぞれ有する、
ことを特徴とするメモリ装置。
【請求項８】
請求項６に記載のメモリ装置において、
前記メモリセルアレイ選択部は、
前記各メモリセルアレイ群を構成するｌ個のメモリセルアレイごとに、
該ｌ個のメモリセルアレイの第０番目ないし第ｌ−１番目のいずれのメモリセルアレイを選択するメモリセルアレイ選択信号および前記カラムデコーダからのｎ本の選択出力に応じて、前記第ｉのバッファ回路または前記第ｊのマルチプレクサ回路のいずれかをアクティブにする論理回路を有する、
ことを特徴とするメモリ装置。
【請求項９】
請求項６に記載のメモリ装置において、
前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉ番目の出力を、ノンアクティブのときに該カラムデコーダの第ｊ番目の出力をそれぞれ選択し、
前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊ番目のカラム線の出力を前記第ｊ番目のデータ線に、ノンアクティブのときに前記第ｉ番目のデータ線に、それぞれ出力する、
ことを特徴とするメモリ装置。
【請求項１０】
請求項６に記載のメモリ装置からなり、縦ｍドット、横ｎドットの複数ドットからなる前記表示データを格納し、表示用フォントアドレスと、ディスプレイが縦方向に配置されている時に有効状態となるディスプレイ配置信号とを入力とし、該データ配列切替信号を前記ディスプレイ配置信号として用いて、前記表示用フォントアドレスおよび前記ディスプレイ配置信号に応じた表示用フォントデータを出力する表示用フォントＲＯＭと、
外部から入力する水平同期信号と垂直同期信号とに基づいて、画面上の表示動作を制御するとともに前記表示用フォントアドレスを生成する表示動作コントロール回路と、前記ディスプレイ配置方向信号と、前記水平走査カウント値と、前記表示用フォントアドレスおよび前記ディスプレイ配置信号を入力し、前記ディスプレイ配置信号またはディスプレイ配置方向信号の何れかが無効であれば前記表示用フォントアドレスを、前記ディスプレイ配置信号および前記ディスプレイ配置方向信号の両方が有効であれば、前記表示用フォントアドレスにｎ−１のｌ倍の値を加算し、その結果から前記水平走査カウント値とｌを２倍した値との乗算した結果を減算した値を変換フォントアドレスとして出力する前記メモリアクセス制御回路とを有する表示制御装置とを備えた、
ことを特徴とするメモリ応用装置。
【請求項１１】
それぞれ１ビットのデータを書き換え可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ個有し、該ｎ個のメモリセルアレイはそのｉ番目（ｉは０≦ｉ≦ｎ−１を満たす整数）のメモリセルアレイに、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、
前記ｎ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、
前記ｎ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、
前記ｎビットからなるデータの０番目のビットないしｎ−１番目のビットを記憶するメモリセルアレイからの１ビットずつのｎビットのデータ、あるいは該０番目のビットないしｎ−１番目のビットのいずれか１つのビットを記憶するメモリセルアレイの同一ワードからのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ入出力線に切替出力するデータ配列切替出力部と、
前記ｎ個のメモリセルアレイのｉ番目のメモリセルアレイに前記ｎ本のデータ入出力線のｉ番目のデータ入出力線から入力されたデータをそれぞれ書き込むデータ書込部と、
書き込み許可信号に応じて前記データ配列切替出力部と前記データ書込部とのいずれか一方を動作させる書込読出制御部とを備えた、
ことを特徴とするメモリ装置。
【請求項１２】
請求項１１に記載のメモリ装置において、
前記データ配列切替出力部は、
各メモリセルアレイごとに、
前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかをデータ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、
前記ビットｉのメモリセルアレイの第ｉのカラム線の出力を第ｉのデータ入出力線に出力するか否かを前記カラムデコーダの第ｉの出力に応じて制御可能な第ｉの読み出しバッファ回路と、
前記ビットｉのメモリセルアレイの第ｊのカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊのカラム線の出力を前記第ｉおよび第ｊのいずれのデータ入出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊの読み出しバッファ回路とを、それぞれ有するものであり、
前記データ書込部は、
第ｉのデータ入出力線のデータを前記ビットｉのメモリセルアレイの第ｉのカラム線に出力するか否かを制御可能な第ｉの書き込みバッファ回路を有するものであり、
前記書込読出制御部は、
前記書き込み許可信号に応じて、前記カラムデコーダの第ｉの出力を前記データ配列切替部あるいは前記データ書込部のいずれかに出力する第ｉの論理ゲートと、
前記書き込み許可信号に応じて、前記第ｊのマルチプレクサの出力を前記データ配列切替部あるいは前記データ書込部のいずれかに出力する第ｊの論理ゲートとを有するものである、
ことを特徴とするメモリ装置。
【請求項１３】
請求項１２に記載のメモリ装置において、
前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉの出力を、ノンアクティブのときに該カラムデコーダの第ｊの出力をそれぞれ選択し、
前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊのデータ線に、ノンアクティブのときに前記第ｉのデータ線に、前記第ｊのカラム線の出力をそれぞれ出力する、
ことを特徴とするメモリ装置。
【請求項１４】
プロセッサと、
請求項１１に記載のメモリ装置からなり、前記プロセッサにより送信データが格納されるとともに、該プロセッサから出力され、前記送信データが読み出されるときに有効にされるインターリーブ制御信号を、前記データ配列切替信号として用いる送信データ格納ＲＡＭと、
前記プロセッサが、前記送信データ格納ＲＡＭから読み出した送信データを受け渡す送信回路と、を有する送信器を備えた、
ことを特徴とするメモリ応用装置。
【請求項１５】
プロセッサと、
請求項１１に記載のメモリ装置からなり、前記プロセッサにより受信データが格納されるとともに、該プロセッサから出力され、前記受信データが読み出されるときに有効にされるデインターリーブ制御信号を、前記データ配列切替信号として用いる受信データ格納ＲＡＭと、
前記プロセッサが、前記受信データ格納ＲＡＭへ格納する受信データを受け取る受信回路と、を有する受信器を備えた、
ことを特徴とするメモリ応用装置。
【請求項１６】
プロセッサと、請求項１１に記載のメモリ装置からなり、前記プロセッサにより送信データが格納されるとともに、該プロセッサから出力され、前記送信データが読み出されるときに有効にされるインターリーブ制御信号を、前記データ配列切替信号として用いる送信データ格納ＲＡＭと、前記プロセッサが、前記送信データ格納ＲＡＭから読み出した送信データを受け渡す送信回路と、を有する送信器と、
プロセッサと、請求項１１に記載のメモリ装置からなり、前記プロセッサにより受信データが格納されるとともに、該プロセッサから出力され、前記受信データが読み出されるときに有効にされるデインターリーブ制御信号を、前記データ配列切替信号として用いる受信データ格納ＲＡＭと、前記プロセッサが、前記受信データ格納ＲＡＭへ格納する受信データを受け取る受信回路と、を有する受信器と、
前記送信器と前記受信器とを互いに接続する伝送路と、を有する送受信システムを備えた、
ことを特徴とするメモリ応用装置。
【請求項１７】
ＣＰＵと、
請求項１に記載のメモリ装置からなり、前記ＣＰＵが実行するプログラムが格納されるとともに、該ＣＰＵが出力するアドレスが入力され、該アドレス中の上位アドレスを前記データ配列切替信号として用いるプログラムメモリと、を有するプロセッサシステムを備えた、
ことを特徴とするメモリ応用装置。
【請求項１８】
請求項１に記載のメモリ装置からなるプログラムメモリと、
第１のシステムクロック信号が入力される第１のＣＰＵと、
前記第１のシステムクロック信号を反転した第２のシステムクロック信号が入力される第２のＣＰＵと、
前記第１のＣＰＵが出力するアドレス信号と、前記第２のＣＰＵが出力するアドレス信号とを選択し前記プログラムメモリに出力する選択部と、を有し、
前記第１のシステムクロック信号が第１の論理値の時に、前記第１のＣＰＵが出力するアドレス信号を、前記第１のシステムクロック信号が第２の論理値の時に前記第２のＣＰＵが出力するアドレス信号を、前記プログラムメモリに入力するプロセッサシステムを備えた、
ことを特徴とするメモリ応用装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置およびメモリ応用装置に関し、特に、所定のメモリアドレスにアクセスすることで、複数のメモリアドレスに格納されている所定のビットデータをそのデータ出力として読み出すことができるメモリ装置、およびこの種のメモリ装置を有するメモリ応用装置の改良を図ったものに関する。
【背景技術】
【０００２】
従来、半導体集積回路のシステム構成における情報記憶手段として、メモリ装置が用いられている。
【０００３】
メモリ装置には、その製造工程において情報データを物理的に造り込んでおき、必要なときに随時読み出すことが可能な読み出し専用メモリ（以降、ＲＯＭという）や、情報データを一時保存し、必要なときに読み出すことが出来る読み出し／書き込みメモリ（以降、ＲＡＭという）がある。
【０００４】
このような従来のメモリ装置において、情報データの読み出しや書き込みを行う場合はメモリ装置に記憶領域を指定するアドレス信号を入力することにより、読み出しの場合は情報データがメモリアドレス入力により指定されるメモリセルから出力され、また、書き込みの場合は情報データを入力することにより、情報データがメモリアドレス入力により指定されるメモリセルへ入力される。これにより、この種のメモリ装置を有するメモリ応用装置が動作する。
【０００５】
図１７は、従来のメモリ装置の一例としてのＲＯＭの構成を示すブロック図である。
図１７において、１６００はメモリセルアレイ１６０１，１６０２，・・・，１６０３からなるメモリブロック、１６０１はこのメモリ装置に保存される情報データのビット数がｎビット（ｎは正の整数）であるとき、ビット０のデータのみを格納するメモリセルアレイである。
【０００６】
また、１６０２，・・・，１６０３も同様にビット１，・・・，ビットｎ−１のデータのみを格納するメモリセルアレイである。１６０４，１６０５，・・・，１６０６はワード選択信号、１６０７，１６０８，・・・，１６０９はカラム選択信号、１６１０，１６１１，・・・，１６１２はワード選択信号１６０４によって選択されるメモリセルアレイ１６０１のメモリセルである。
【０００７】
同様に１６１３，１６１４，・・・，１６１５、・・・、および、１６１６，１６１７，・・・，１６１８もワード選択信号１６０４によってそれぞれ選択されるメモリセルアレイ１６０２、および、１６０３のメモリセルである。なお、各メモリセルアレイのメモリセルは、図示の都合上、ワード選択信号１６０４によって選択されるもののみに符号を付している。
【０００８】
また、各メモリセルアレイのメモリセルは、図１７の横方向に図示しないワード線により、縦方向に図示しないカラム線により、それぞれ相互に接続されている。
【０００９】
図１７において、１６１９，１６２０，・・・，１６２１、および、１６２２，１６２３，・・・，１６２４、・・・、および、１６２５，１６２６，・・・，１６２７はそれぞれメモリセルアレイ１６０１および１６０２および１６０３の出力を増幅するセンスアンプ機能を有するとともにカラム選択信号により増幅結果の出力／非出力を制御できるゲート機能を有するバッファ回路である。
【００１０】
１６２８は情報データのビット数がｎビットであるときのビット０のデータ出力であり、バッファ回路１６１９，１６２０，・・・，１６２１の出力をワイヤードオアにより１つにまとめたものである。
【００１１】
また、１６２９，・・・，１６３０も同様に、情報データのビット数がｎビットであるときのビット１，・・・，ビットｎ−１のデータ出力であり、バッファ回路１６２２，１６２３，・・・，１６２４およびバッファ回路１６２５，１６２６，・・・，１６２７の出力をそれぞれワイヤードオアにより１つにまとめたものである。
【００１２】
１６３１はアドレス入力、１６３２はアドレスデコーダ、１６３３はワードデコーダ、１６３４はカラムデコーダ、１６３５は以上の各構成要素により構成されたメモリ装置である。
【００１３】
このような従来のメモリ装置において、情報データの読み出しを実施する際には、メモリ装置１６３５のアドレスデコーダ１６３２に、情報データが記憶されている領域を指定する所定のアドレス入力１６３１が入力され、アドレス入力１６３１のうちの上位アドレスを示す信号がワードデコーダ１６３３へ、下位アドレスを示す信号がカラムデコーダ１６３４へそれぞれ入力される。
【００１４】
ワードデコーダ１６３３はアドレス入力１６３１の上位アドレスに該当する１本のワード選択信号をメモリセルの選択状態に、その他のワード選択信号をメモリセルの非選択状態に変化させる。また、カラムコーダ１６３４はアドレス入力１６３１の下位アドレスに該当する１本のカラム選択信号をメモリセルの選択状態に、その他のカラム選択信号をメモリセルの非選択状態に変化させる。
【００１５】
ワード選択信号およびカラム選択信号の両方が選択状態であるメモリセルの出力は該当するメモリセルアレイに対応するバッファ回路によりデータ出力として出力される。
【００１６】
ここで、アドレス入力１６３１に、０番地を示すアドレスが入力されたときの動作を例にとって説明する。
メモリセルの選択状態をＨレベルとすれば、この時、例えばワード選択信号はワードデコーダ１６３３は０番地に該当するワード選択信号１６０４のみをＨレベルに変化させ、その他のワード選択信号１６０５，・・・，１６０６については非選択状態のＬレベルに変化させる。これによってメモリセル１６１０，１６１１，・・・，１６１２，１６１３，１６１４，・・・，１６１５、・・・、１６１６，１６１７，・・・，１６１８が選択される。
【００１７】
また同様に、メモリセルの選択状態をＨレベルとすれば、例えばカラム選択信号はカラムデコーダ１６３４は０番地に該当するカラム選択信号１６０７のみをＨレベルに変化させ、その他のカラム選択信号１６０８，・・・，１６０９については非選択状態のＬレベルに変化させる。
【００１８】
これによって、バッファ回路１６１９，１６２２，・・・，１６２５のみ出力が有効となり、他のバッファ回路１６２０，・・・，１６２１，１６２３，・・・，１６２４，１６２６，・・・，１６２７については出力が無効となるため、メモリセル１６１０に記憶されている情報データがビット０のデータ出力１６２８として出力される。
【００１９】
同様に、メモリセル１６１３，・・・，１６１６に記憶されている情報データがビット１，・・・，ビットｎ−１のデータ出力１６２９，・・・，１６３０として出力され、合わせてビット数がｎビットの情報データが出力される（例えば、特許文献１参照）。
【００２０】
ところで、このような従来のメモリ装置を用いたメモリ応用装置の一例として表示制御装置がある。図１８は、従来のメモリ応用装置の一例としての表示制御装置の構成を示すブロック図である。
【００２１】
図１８に示したように、表示制御装置１７００は、ディスプレイ１７１１への表示タイミングを示す水平同期信号１７０１および垂直同期信号１７０２を外部から入力して、画面上の所定の位置で表示動作を制御する表示動作コントロール回路１７０３と、表示動作コントロール回路１７０３から表示データ１７０７を入力して、外部から入力する表示用ドットクロック１７０９によって表示信号１７１０をシフト出力する表示データシフトレジスタ１７０８とを備える。
【００２２】
このように構成される表示制御装置１７００は、表示用フォントＲＯＭ１７０５に格納されている表示用フォントデータ１７０６を、ディスプレイ１７１１に画像表示させる。
【００２３】
表示用フォントＲＯＭ１７０５は、表示動作コントロール回路１７０３が出力する表示用フォントアドレス１７０４に基づいて表示用フォントデータ１７０６を表示動作コントロール回路１７０３に出力し、表示動作コントロール回路１７０３は、表示用フォントデータ１７０６を、表示動作を行うためのデータ形式やタイミングで表示データ１７０７として表示データシフトレジスタ１７０８に出力する。
【００２４】
以上のように構成される従来の表示制御装置において、表示動作を行う時、表示用フォントＲＯＭ１７０５には、例えば図１９（ａ）に示すような横ｎドット、縦ｍドット（ｍ，ｎは正の整数）のフォントデータが格納されており、表示データシフトレジスタ１７０８には横ｎドットずつが格納される。これを表示用ドットクロック１７０９に同期して１ビットずつディスプレイ１７１１に出力することで、図１９（ｂ）のようにＴＶ画面の水平走査ごとに横１行分であるｎビットのフォントデータが読み出され、ＴＶ画面に表示される。この走査はプログレッシブでもインターレースでもよい。
【００２５】
このとき、表示用フォントＲＯＭ１７０５にフォントデータが格納されている状態の論理アドレス空間イメージを図１９（ｃ）に示す。表示用フォントＲＯＭ１７０５には水平走査ごとに読み出されるｎビットのフォントデータが、連続した論理アドレス空間に順番に格納されている。
【００２６】
即ち、図１９（ａ）のｎ×ｍドットのフォントデータのワードアドレスを０，１，・・・，ｍ−１、カラムアドレスを０，１，・・・，ｎ−１とすると、フォントデータは図１９（ｃ）に示すように、各行アドレス０，１，・・・，ｍ−１毎に列方向に格納される。
【００２７】
ところで、図２０に示すように、ディスプレイ１７１１を本来の表示位置、即ち横長の状態で設置する状態（図２０（ａ）参照）から例えば右方向に回転（時計方向に９０度回転）させて縦長で表示する（図２０（ｂ）参照）用途にて使用する場合には、ＴＶ画面に示すフォントデータ（図２０（ｃ）参照）もディスプレイと同じく時計方向に９０度回転された状態で表示される（図２０（ｄ）参照）。
【００２８】
なお、図２０（ｃ），（ｄ）はフォントデータの一例であり、説明の簡略化のために、４×４ドットのフォントデータで数字の「１」を表示する場合を示すものである。
【００２９】
このため、表示用フォントＲＯＭ１７０５には、通常のフォントデータ、即ちディスプレイを横長で設置した状態で正立表示となるフォントの他、あらかじめディスプレイの回転方向にあわせて９０度回転された状態のフォントデータを用意しておき、ディスプレイを横長から縦長に回転した後も、この回転に依存せずにフォントが通常に、即ち正立の状態で表示されるように、これら２種類のフォントデータの中からそのいずれかを選択する（例えば、特許文献２参照）。
【００３０】
また、フォントデータの色表現が階調色でＴＶ画面に表示される場合、例えばフォントデータの１ドットが４ビットデータにて表示される時を一例として説明する。
フォントデータは、図２１（ａ）に示すように各ドットを構成する４ビットデータの同じビット位置のビットのみで構成されるフォントデータの集合体をレイヤーとすると、例えば４ビットデータの０ビット目のみで構成されるフォントデータの集合体がレイヤー０、１ビット目のみの集合体がレイヤー１、２ビット目のみの集合体がレイヤー２、３ビット目のみの集合体がレイヤー３となり、これら全てのデータがひとつのフォントデータとして、表示用フォントＲＯＭ１７０５にあらかじめ格納されている。
【００３１】
そして、表示動作を行う時には、図２１（ｂ）に示すようにＴＶ画面の水平走査ごとに横１行分のｎビット（ｎは正の整数）のフォントデータがレイヤー０からレイヤー３まで読み出され、それらが同時に表示データとして表示されることで、１ドットあたり４ビットの色表現を持つフォントデータが表示される。
【００３２】
そのため表示用フォントＲＯＭ１７０５に格納されるフォントデータは水平走査単位にレイヤー０からレイヤー３までのデータが連続する論理アドレス空間に格納されている。その時の論理アドレス空間のイメージを図２２に示す。
【００３３】
論理アドレス空間においては、通常のメモリアクセスのように、ひとつの情報データをアクセスするのに行方向および列方向のみによってデータを読み出すだけでなく、フォントデータが複数のアドレスにまたがることによって、深さ方向の論理アドレス空間をアクセスすることにより、階調色の色表現を持つフォントデータの表示が実現される（例えば、特許文献３参照）。
【００３４】
また、従来のメモリ装置を用いたメモリ応用装置のその他の一例として、デジタルデータの伝送に用いられる送受信システムがある。図２３は、従来のメモリ応用装置の送受信システムにおける構成を示すブロック図である。
【００３５】
図２３に示すように、送受信システムは、送信器２１００，受信器２１０６，送信器２１００から受信器２１０６へ信号を伝送する伝送路２１０５により構成される。送信器２１００は、制御を行うプロセッサ２１０１、送信データを格納する送信データ格納ＲＡＭ２１０２，インターリーブメモリ２１０３，および送信回路２１０４により構成される。
【００３６】
プロセッサ２１０１は送信するための送信データを送信データ格納ＲＡＭ２１０２に格納しておき、送信する際に読み出す。そして、伝送工程におけるデータ誤りを回避するために送信データの配列を並び替えるためのインターリーブ処理を行うために、読み出した送信データを一旦インターリーブメモリ２１０３に格納し、インターリーブされビット配列が並び替えられた送信データを読み出し、送信回路２１０４に受け渡すことで、伝送データとして伝送路２１０５に伝える。
【００３７】
また、受信器２１０６は、受信回路２１０７，制御を行うプロセッサ２１０８，デインターリーブメモリ２１０９，および受信データを格納する受信データ格納ＲＡＭ２１１０にて構成され、プロセッサ２１０８は受信回路２１０７により伝送路２１０５より伝送データを入力し、デインターリーブメモリ２１０９に格納する。
【００３８】
デインターリーブメモリ２１０９は送信器２１００のインターリーブメモリ２１０３と同じメモリを用いており、インターリーブされた送信データを格納して読み出すことで、元の送信データのビット配列に並び替えることが可能である。
【００３９】
プロセッサ２１０８はデインターリーブメモリ２１０９より読み出したデータを受信データとして受信データ格納ＲＡＭ２１１０に格納する。
【００４０】
図２４に、インターリーブメモリ２１０３によるビット配列の並び替え内容についての一例を説明する。送信データが全部で１２８ビットで構成されている伝送システムにおいて、送信データを先頭から１６ビットとばしで送信するインターリーブ処理の場合、図２４（ａ）は１２８ビットの送信データが先頭ビットのＤ０から最終ビットのＤ１２７まで連続していることを表している。
【００４１】
この送信データをインターリーブメモリ２１０３に格納し、読み出すことで伝送データは図２４（ｂ）に示すようになり、先頭ビットのＤ０の次のビットは１６ビット飛ばしたＤ１６が続き、８ビット目のＤ１１２の次にはＤ１が続くことになり、次にＤ１７，以降Ｄ１２７まで同様の配列の伝送データが生成されることでインターリーブ処理が実現される（例えば、特許文献４参照）。
【００４２】
また、このようなインターリーブメモリ２１０３またはデインターリーブメモリ２１０９を用いることなく、通常のＲＡＭでもプロセッサの論理演算機能などを用いることでも同様のインターリーブまたはデインターリーブ処理を実現することは可能である。その時のフローチャートを図２５に示す。
【００４３】
図２５（ａ）はインターリーブ処理の内容を示すフローチャートで、リードアドレスの初期化を行う開始処理（Ｓ１１）のあと、並び替え周期の１６ビットすなわち２バイトのデータを送信データ格納ＲＡＭ２１０２より読み出すと（Ｓ１２）、ｂｉｔシフト演算機能（Ｓ１３）、論理ＯＲ演算機能（Ｓ１４）により送信ビットのみを抽出し、伝送データが８ビットになるまで繰り返す（Ｓ１５，Ｓ１６）。
【００４４】
伝送データが８ビットになると送信回路２１０４に受け渡し（Ｓ１７）、伝送データが伝送されている間に次の伝送データを同様の処理で生成し、全ての送信データが伝送されるまでこれらの処理を数百ステップ繰り返す（Ｓ１８，Ｓ１９）ことで実現することができる。
【００４５】
また、図２５（ｂ）はデインターリーブ処理の内容を示すフローチャートで、リードアドレスの初期化を行う開始処理（Ｓ２１）のあと、受信回路２１０７からの伝送データを一旦受信データ格納ＲＡＭ２１１０に保存し（Ｓ２２）、８ビット、即ち１バイトのデータを読み出すと（Ｓ２３）、ｂｉｔシフト演算機能（Ｓ２４）、論理ＯＲ演算機能（Ｓ２５）により受信ビットのみを抽出し、受信データが１６ビットになるまで繰り返す（Ｓ２６，Ｓ２７）。
【００４６】
受信データが１６ビットになると受信データ格納ＲＡＭ２１１０に保存し、全ての受信データの並べ替えが完了されるまでこれらの処理を数百ステップ繰り返す（Ｓ２８，Ｓ２９）ことで実現することができる。
【００４７】
また、従来のメモリ装置を用いたメモリ応用装置の他の一例としてＣＰＵを用いたプロセッサシステムがある。図２６は、従来のメモリ応用装置のＣＰＵを用いたプロセッサシステムにおける構成を示すブロック図である。
【００４８】
図２６に示したように、ＣＰＵを用いたプロセッサシステムは、ＣＰＵ２４００、アドレスバス２４０１、メモリコントローラ２４０２、プログラムメモリ２４０３、チップセレクト信号２４０４，２４０５，２４０６，２４０７により構成される。
【００４９】
ＣＰＵ２４００は、プログラムを実行するために、アドレスバス２４０１をプログラムメモリ２４０３に入力し、該当するメモリ空間に格納されている命令コードを読み出す。複数種類のプログラムを実行するときにはプログラムメモリ２４０３のメモリ空間をバンク領域に分割し、それぞれのバンク領域に異なるプログラムを格納する。
【００５０】
図２６はプログラムメモリ２４０３のメモリ空間を４つのバンク領域に分割したときの一例である。メモリコントローラ２４０２はアドレスバス２４０１を入力し、メモリ空間に応じてバンク０の領域を選択するチップセレクト信号２４０４、バンク１の領域を選択するチップセレクト信号２４０５、バンク２の領域を選択するチップセレクト信号２４０６、バンク３の領域を選択するチップセレクト信号２４０７を出力する。
【００５１】
メモリコントローラ２４０２は、該当するアドレスバス２４０１の領域に応じてチップセレクト信号を変化させる。なお、複数のメモリを有するシステムにおいても同様にこの構成にて実現することが可能である（例えば、特許文献５参照）。
【特許文献１】特開平９−２９３３８９号公報（第９頁，第１図）
【特許文献２】特開２０００−２００４６号公報（第４頁，第２図）
【特許文献３】特開平１１−７２７２号公報（第４頁，第１図）
【特許文献４】特開昭６２−２９８０７７号公報（第３頁，第３図）
【特許文献５】特開平７−２００３９８号公報（第８頁，第１図）
【発明の開示】
【発明が解決しようとする課題】
【００５２】
しかしながら、上記のような従来のメモリ装置においては、情報データの読み出しは物理アドレス単位の読み出ししか実行出来ず、複数アドレスにわたる所定のビットデータのみを読み出すには、あらかじめ読み出したい情報データをメモリ装置へ格納しておくか、該当するアドレスへの読み出しアクセスをその都度行い、所定のビットデータを抽出しなければならなかった。
【００５３】
また、従来のメモリ応用装置の表示制御装置においては、ディスプレイを９０度回転させて縦長となるように設置した状態で使用する用途の場合にも、正しく表示が行われるように、表示用フォントＲＯＭにあらかじめディスプレイの回転方向にあわせて回転させた状態のフォントデータをあらかじめ用意しておく必要がある。
【００５４】
この場合、通常表示とあわせて２倍のフォントデータ、右回転および左回転を考慮すると３倍のフォントデータが必要となるため、表示用フォントＲＯＭのメモリ容量が増大し、メモリ装置を集積回路に搭載する場合の面積増加の原因となっている。
【００５５】
さらに、階調色表示のフォントデータにおいては、階調度により応じてさらに２倍、３倍、４倍と面積が増加することとなる。
【００５６】
また、他の回転表示を行う方法としてはビットマップ表示などの手段があるが、表示用のバッファメモリを必要とし、かつ表示用フォントＲＯＭから読み出したフォントデータをプロセッサなどにより回転状態のデータ配列に並び替えた上でバッファメモリに格納するという処理が発生するため、バッファメモリの面積増加に加えてプロセッサ処理の負担が増大し、処理高速化による消費電力が増加するという課題もあった。
【００５７】
また、従来のメモリ応用装置におけるデジタルデータ伝送に用いられる送受信システムにおいては、送受信データ格納のためのＲＡＭの他に、インターリーブ、デインターリーブ用のメモリを必要とするため、これらを集積回路に搭載する場合の面積増加の原因となり、またインターリーブ、デインターリーブ用のメモリもインターリーブ方法に応じて読み出しメモリセルの選択信号が、書き込み選択信号とは別に全てのメモリセルに必要となるため、配線面積も増加する。
【００５８】
また、インターリーブ、デインターリーブ用のメモリは読み出しメモリセルのデータ配列が固定されているため、通常のメモリとして兼用することができないという課題がある。
【００５９】
また、通常のメモリを用いてこれらの処理を行った場合には、ひとつのメモリの中に送信データまたは受信データの格納領域と、インターリーブ処理された伝送データを格納する領域を設ける必要があり、メモリ面積増大の原因となり、かつプロセッサによるデータの並び替えやデータ生成のための論理演算処理が伝送データ量に応じて数百ステップレベルで必要となり、プロセッサ処理の負担が増大し、処理高速化により消費電力を増加させる原因となっている。
【００６０】
そして、従来のメモリ応用装置のＣＰＵを用いたプロセッサシステムにおいては、複数種類のプログラムを実行するプロセッサシステムの場合、プログラムごとにプログラムメモリの物理領域を確保する必要があり、全プログラムのコードサイズ分のメモリ容量が必要なためプログラムメモリ面積増大の原因となる。
【００６１】
このことは、複数のプログラムメモリを用いた場合や複数のＣＰＵにてプログラムメモリを共用する場合のシステムにおいても同様である。
【００６２】
本発明は、上記のような課題を解決するためになされたものであり、メモリ装置の所定のビットデータのみの読み出しを実現し、メモリ応用装置においてメモリサイズを増大させることなく、またプロセッサ処理高速化に伴う消費電力の増大を伴うことなく、データ処理の負担を軽減することを可能とするメモリ装置およびメモリ応用装置を提供することを目的とする。
【課題を解決するための手段】
【００６３】
上記の課題を解決するために、本発明の請求項１にかかるメモリ装置は、それぞれ１ビットのデータを記憶可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ個有し、該ｎ個のメモリセルアレイはそのｉ番目（ｉは０≦ｉ≦ｎ−１を満たす整数）のメモリセルアレイに、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、前記ｎ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、前記ｎ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、前記ｎビットからなるデータの０番目のビットないしｎ−１番目のビットを記憶するメモリセルアレイからの１ビットずつのｎビットのデータ、あるいは該０番目のビットないしｎ−１番目のビットのいずれか１つのビットを記憶するメモリセルアレイの同一ワードからのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ出力線に切替出力するデータ配列切替出力部とを備えたことを特徴とするものである。
【００６４】
また、本発明の請求項２にかかるメモリ装置は、請求項１に記載のメモリ装置において、前記データ配列切替出力部は、前記ビット０ないしビットｎ−１の各メモリセルアレイに対し、前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかを前記データ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、前記ビットｉのメモリセルアレイの第ｉ番目のカラム線の出力を第ｉ番目のデータ出力線に出力するか否かを前記カラムデコーダの第ｉ番目の出力に応じて制御可能な第ｉのバッファ回路と、前記ビットｉのメモリセルアレイの第ｊ番目のカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊ番目のカラム線の出力を前記第ｉ番目および第ｊ番目のいずれのデータ出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊのバッファ回路とをそれぞれ有することを特徴とするものである。
【００６５】
また、本発明の請求項３にかかるメモリ装置は、請求項２に記載のメモリ装置において、前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉ番目の出力を、ノンアクティブのときに該カラムデコーダの第ｊ番目の出力をそれぞれ選択し、前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊ番目のデータ線に、ノンアクティブのときに前記第ｉ番目のデータ線に、前記第ｊ番目のカラム線の出力をそれぞれ出力することを特徴とするものである。
【００６６】
また、本発明の請求項４にかかるメモリ応用装置は、請求項１に記載のメモリ装置からなり、縦ｍドット、横ｎドットの複数ドットからなる表示データを格納し、表示用フォントアドレスと、ディスプレイが縦方向に配置されている時に有効状態となるディスプレイ配置信号が前記データ配列切替信号に接続され、前記表示用フォントアドレスおよび前記ディスプレイ配置信号に対応する表示用フォントデータを出力する表示用フォントＲＯＭと、外部から入力する水平同期信号と垂直同期信号とに基づいて、画面上の表示動作を制御するとともに前記表示用フォントアドレスを生成する表示動作コントロール回路と、前記表示用フォントデータを入力し、前記ディスプレイ配置信号が無効であれば前記表示用フォントデータを、前記ディスプレイ配置信号が有効であれば前記表示用フォントデータのデータ配列の並び順を最上位から最下位まで反転させたデータを、変換フォントデータとして出力するデータ配列変換回路と、前記変換フォントデータを、前記表示動作コントロール回路を介して表示データとして入力して、シフト出力する表示データシフトレジスタと、を有する表示制御装置とを備えたことを特徴とするものである。
【００６７】
また、本発明の請求項５にかかるメモリ応用装置は、請求項４に記載のメモリ応用装置において、前記表示動作コントロール回路が生成する、ディスプレイが左方向に９０度回転させて縦方向に配置されている時に有効状態となるディスプレイ配置方向信号と、フォントデータの１ライン目の水平走査が開始される時にリセットされ、ｎライン目の水平走査が完了した時点でカウントが停止する水平走査カウント値と、前記表示用フォントアドレスおよび前記ディスプレイ配置信号を入力し、前記ディスプレイ配置信号またはディスプレイ配置方向信号の何れかが無効であれば前記表示用フォントアドレスを、前記ディスプレイ配置信号および前記ディスプレイ配置方向信号の両方が有効であれば、前記表示用フォントアドレスにｎ−１を加算し、その結果から前記水平走査カウント値を２倍した値を減算した値を、変換フォントアドレスとして出力するメモリアクセス制御回路を、さらに備え、前記表示用フォントＲＯＭは、前記ディスプレイ配置信号が前記データ配列切替信号に接続され、前記変換フォントアドレスおよび前記ディスプレイ配置信号に対応する前記表示用フォントデータを出力し、前記表示制御装置は、前記表示用フォントデータを入力し、前記ディスプレイ配置信号が無効か、または前記ディスプレイ配置方向信号が有効であれば前記表示用フォントデータを、前記ディスプレイ配置信号が有効でかつ前記ディスプレイ配置方向信号が無効であれば前記表示用フォントデータのデータ配列の並び順を最上位から最下位まで反転させたデータを、変換フォントデータとして出力することを特徴とするものである。
【００６８】
また、本発明の請求項６にかかるメモリ装置は、それぞれ１ビットのデータを記憶可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ×ｌ個（ｌはｎ≧ｌ≧２を満たす整数）個有し、該ｎ×ｌ個のメモリセルアレイはそれぞれｌ個のメモリセルアレイからなるメモリセルアレイ群のｉ番目（ｉは０≦ｉ≦ｌ−１を満たす整数）のメモリセルアレイ群に、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、前記ｎ×ｌ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、前記ｎ×ｌ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、前記ｉ番目のメモリセルアレイ群の０番目ないしｌ−１番目のメモリセルアレイからの１ビットずつのｌビットのデータ、あるいは該ｉ番目のメモリセルアレイ群の第０番目ないしｎ−１番目のいずれか１つのメモリセルアレイの同一ワードからの１ビットずつのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ出力線に切替出力するデータ配列切替出力部と、前記ｉ番目のメモリセルアレイ群の第０番目ないし第ｎ−１番目のいずれか１つのメモリセルアレイを選択するメモリセルアレイ選択部とを備え、前記メモリセルに格納するデータがアドレス空間においてｌ個のアドレスのデータにより構成されることを特徴とするものである。
【００６９】
また、本発明の請求項７にかかるメモリ装置は、請求項６に記載のメモリ装置において、前記データ配列切替出力部は、前記各メモリセルアレイ群を構成するｌ個のメモリセルアレイごとに、前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかを前記データ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、前記ビットｉのメモリセルアレイの第ｉ番目のカラム線の出力を第ｉ番目のデータ出力線に出力するか否かを前記カラムデコーダの第ｉ番目の出力に応じて制御可能な第ｉのバッファ回路と、前記ビットｉのメモリセルアレイの第ｊ番目のカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊ番目のカラム線の出力を前記第ｉ番目および第ｊ番目のいずれのデータ出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊのバッファ回路とを、それぞれ有することを特徴とするものである。
【００７０】
また、本発明の請求項８にかかるメモリ装置は、請求項６に記載のメモリ装置において、前記メモリセルアレイ選択部は、前記各メモリセルアレイ群を構成するｌ個のメモリセルアレイに対し、該ｌ個のメモリセルアレイの第０番目ないし第ｌ−１番目のいずれのメモリセルアレイを選択するメモリセルアレイ選択信号および前記カラムデコーダからのｎ本の選択出力に応じて前記第ｉのバッファ回路または前記第ｊのマルチプレクサ回路のいずれかをアクティブにする論理回路を有することを特徴とするものである。
【００７１】
また、本発明の請求項９にかかるメモリ装置は、請求項６に記載のメモリ装置において、  前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉ番目の出力を、ノンアクティブのときに該カラムデコーダの第ｊ番目の出力をそれぞれ選択し、前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊ番目のカラム線の出力を前記第ｊ番目のデータ線に、ノンアクティブのときに前記第ｉ番目のデータ線に、それぞれ出力することを特徴とするものである。
【００７２】
また、本発明の請求項１０にかかるメモリ応用装置は、請求項６に記載のメモリ装置からなり、縦ｍドット、横ｎドットの複数ドットからなる前記表示データを格納し、表示用フォントアドレスと、ディスプレイが縦方向に配置されている時に有効状態となるディスプレイ配置信号とを入力とし、該データ配列切替信号を前記ディスプレイ配置信号として用いて、前記表示用フォントアドレスおよび前記ディスプレイ配置信号に応じた表示用フォントデータを出力する表示用フォントＲＯＭと、外部から入力する水平同期信号と垂直同期信号とに基づいて、画面上の表示動作を制御するとともに前記表示用フォントアドレスを生成する表示動作コントロール回路と、前記ディスプレイ配置方向信号と、前記水平走査カウント値と、前記表示用フォントアドレスおよび前記ディスプレイ配置信号を入力し、前記ディスプレイ配置信号またはディスプレイ配置方向信号の何れかが無効であれば前記表示用フォントアドレスを、前記ディスプレイ配置信号および前記ディスプレイ配置方向信号の両方が有効であれば、前記表示用フォントアドレスにｎ−１のｌ倍の値を加算し、その結果から前記水平走査カウント値とｌを２倍した値との乗算した結果を減算した値を変換フォントアドレスとして出力する前記メモリアクセス制御回路とを有する表示制御装置とを備えたことを特徴とするものである。
【００７３】
また、本発明の請求項１１にかかるメモリ装置は、それぞれ１ビットのデータを書き換え可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ個有し、該ｎ個のメモリセルアレイはそのｉ番目（ｉは０≦ｉ≦ｎ−１を満たす整数）のメモリセルアレイに、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、前記ｎ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、前記ｎ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、前記ｎビットからなるデータの０番目のビットないしｎ−１番目のビットを記憶するメモリセルアレイからの１ビットずつのｎビットのデータ、あるいは該０番目のビットないしｎ−１番目のビットのいずれか１つのビットを記憶するメモリセルアレイの同一ワードからのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ入出力線に切替出力するデータ配列切替出力部と、前記ｎ個のメモリセルアレイのｉ番目のメモリセルアレイに前記ｎ本のデータ入出力線のｉ番目のデータ入出力線から入力されたデータをそれぞれ書き込むデータ書込部と、書き込み許可信号に応じて前記データ配列切替出力部と前記データ書込部とのいずれか一方を動作させる書込読出制御部とを備えたことを特徴とするものである。
【００７４】
また、本発明の請求項１２にかかるメモリ装置は、請求項１１に記載のメモリ装置において、前記データ配列切替出力部は、各メモリセルアレイごとに、前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかをデータ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、前記ビットｉのメモリセルアレイの第ｉのカラム線の出力を第ｉのデータ入出力線に出力するか否かを前記カラムデコーダの第ｉの出力に応じて制御可能な第ｉの読み出しバッファ回路と、前記ビットｉのメモリセルアレイの第ｊのカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊのカラム線の出力を前記第ｉおよび第ｊのいずれのデータ入出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊの読み出しバッファ回路とを、それぞれ有するものであり、前記データ書込部は、第ｉのデータ入出力線のデータを前記ビットｉのメモリセルアレイの第ｉのカラム線に出力するか否かを制御可能な第ｉの書き込みバッファ回路を有するものであり、前記書込読出制御部は、前記書き込み許可信号に応じて、前記カラムデコーダの第ｉの出力を前記データ配列切替部あるいは前記データ書込部のいずれかに出力する第ｉの論理ゲートと、前記書き込み許可信号に応じて、前記第ｊのマルチプレクサの出力を前記データ配列切替部あるいは前記データ書込部のいずれかに出力する第ｊの論理ゲートとを有するものであることを特徴とするものである。
【００７５】
また、本発明の請求項１３にかかるメモリ装置は、請求項１２に記載のメモリ装置において、前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉの出力を、ノンアクティブのときに該カラムデコーダの第ｊの出力をそれぞれ選択し、前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊのデータ線に、ノンアクティブのときに前記第ｉのデータ線に、前記第ｊのカラム線の出力をそれぞれ出力することを特徴とするものである。
【００７６】
また、本発明の請求項１４にかかるメモリ応用装置は、プロセッサと、請求項１１に記載のメモリ装置からなり、前記プロセッサにより送信データが格納されるとともに、該プロセッサから出力され、前記送信データが読み出されるときに有効にされるインターリーブ制御信号を、前記データ配列切替信号として用いる送信データ格納ＲＡＭと、前記プロセッサが、前記送信データ格納ＲＡＭから読み出した送信データを受け渡す送信回路と、を有する送信器を備えたことを特徴とするものである。
【００７７】
また、本発明の請求項１５にかかるメモリ応用装置は、プロセッサと、請求項１１に記載のメモリ装置からなり、前記プロセッサにより受信データが格納されるとともに、該プロセッサから出力され、前記受信データが読み出されるときに有効にされるデインターリーブ制御信号を、前記データ配列切替信号として用いる受信データ格納ＲＡＭと、前記プロセッサが、前記受信データ格納ＲＡＭへ格納する受信データを受け取る受信回路と、を有する受信器を備えたことを特徴とするものである。
【００７８】
また、本発明の請求項１６にかかるメモリ応用装置は、プロセッサと、請求項１１に記載のメモリ装置からなり、前記プロセッサにより送信データが格納されるとともに、該プロセッサから出力され、前記送信データが読み出されるときに有効にされるインターリーブ制御信号を、前記データ配列切替信号として用いる送信データ格納ＲＡＭと、前記プロセッサが、前記送信データ格納ＲＡＭから読み出したデータを受け渡す送信回路と、を有する送信器と、プロセッサと、請求項１１に記載のメモリ装置からなり、前記プロセッサにより受信データが格納されるとともに、該プロセッサから出力され、前記受信データが読み出されるときに有効にされるデインターリーブ制御信号を、前記データ配列切替信号として用いる受信データ格納ＲＡＭと、前記プロセッサが、前記受信データ格納ＲＡＭへ格納する受信データを受け取る受信回路と、を有する受信器と、前記送信器と前記受信器とを互いに接続する伝送路と、を有する送受信システムを備えたことを特徴とするものである。
【００７９】
また、本発明の請求項１７にかかるメモリ応用装置は、ＣＰＵと、請求項１に記載のメモリ装置からなり、前記ＣＰＵが実行するプログラムが格納されるとともに、該ＣＰＵが出力するアドレスが入力され、該アドレス中の上位アドレスを前記データ配列切替信号として用いるプログラムメモリと、を有するプロセッサシステムを備えたことを特徴とするものである。
【００８０】
また、本発明の請求項１８にかかるメモリ応用装置は、請求項１に記載のメモリ装置からなるプログラムメモリと、第１のシステムクロック信号が入力される第１のＣＰＵと、前記第１のシステムクロック信号を反転した第２のシステムクロック信号が入力される第２のＣＰＵと、前記第１のＣＰＵが出力するアドレス信号と、前記第２のＣＰＵが出力するアドレス信号とを選択し前記プログラムメモリに出力する選択部と、を有し、前記第１のシステムクロック信号が第１の論理値の時に、前記第１のＣＰＵが出力するアドレス信号を、前記第１のシステムクロック信号が第２の論理値の時に前記第２のＣＰＵが出力するアドレス信号を、前記プログラムメモリに入力するプロセッサシステムを備えたことを特徴とするものである。
【発明の効果】
【００８１】
本発明の請求項１にかかるメモリ装置によれば、それぞれ１ビットのデータを記憶可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ個有し、該ｎ個のメモリセルアレイはそのｉ番目（ｉは０≦ｉ≦ｎ−１を満たす整数）のメモリセルアレイに、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、前記ｎ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、前記ｎ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、前記ｎビットからなるデータの０番目のビットないしｎ−１番目のビットを記憶するメモリセルアレイからの１ビットずつのｎビットのデータ、あるいは該０番目のビットないしｎ−１番目のビットのいずれか１つのビットを記憶するメモリセルアレイの同一ワードからのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ出力線に切替出力するデータ配列切替出力部とを備えるようにしたので、複数のメモリアドレスに格納される情報データの所定のデータビットのみを読み出すことが可能となるため、冗長なデータを格納するためのメモリ面積を削減できる効果がある。
【００８２】
また、本発明の請求項２にかかるメモリ装置によれば、請求項１に記載のメモリ装置において、前記データ配列切替出力部は、前記ビット０ないしビットｎ−１の各メモリセルアレイに対し、前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかを前記データ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、前記ビットｉのメモリセルアレイの第ｉ番目のカラム線の出力を第ｉ番目のデータ出力線に出力するか否かを前記カラムデコーダの第ｉ番目の出力に応じて制御可能な第ｉのバッファ回路と、前記ビットｉのメモリセルアレイの第ｊ番目のカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊ番目のカラム線の出力を前記第ｉ番目および第ｊ番目のいずれのデータ出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊのバッファ回路とをそれぞれ有するようにしたので、冗長なデータを格納するためのメモリ面積の削減を実現でき、そのデータ配列切替出力部も簡単な構成で実現できる効果がある。
【００８３】
また、本発明の請求項３にかかるメモリ装置によれば、請求項２に記載のメモリ装置において、前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉ番目の出力を、ノンアクティブのときに該カラムデコーダの第ｊ番目の出力をそれぞれ選択し、前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊ番目のデータ線に、ノンアクティブのときに前記第ｉ番目のデータ線に、前記第ｊ番目のカラム線の出力をそれぞれ出力するようにしたので、冗長なデータを格納するためのメモリ面積の削減を実現でき、そのデータ配列切替出力部に含まれるマルチプレクサも簡単な構成で実現できる効果がある。
【００８４】
また、本発明の請求項４にかかるメモリ応用装置によれば、請求項１に記載のメモリ装置からなり、縦ｍドット、横ｎドットの複数ドットからなる表示データを格納し、表示用フォントアドレスと、ディスプレイが縦方向に配置されている時に有効状態となるディスプレイ配置信号が前記データ配列切替信号に接続され、前記表示用フォントアドレスおよび前記ディスプレイ配置信号に対応する表示用フォントデータを出力する表示用フォントＲＯＭと、外部から入力する水平同期信号と垂直同期信号とに基づいて、画面上の表示動作を制御するとともに前記表示用フォントアドレスを生成する表示動作コントロール回路と、前記表示用フォントデータを入力し、前記ディスプレイ配置信号が無効であれば前記表示用フォントデータを、前記ディスプレイ配置信号が有効であれば前記表示用フォントデータのデータ配列の並び順を最上位から最下位まで反転させたデータを、変換フォントデータとして出力するデータ配列変換回路と、前記変換フォントデータを、前記表示動作コントロール回路を介して表示データとして入力して、シフト出力する表示データシフトレジスタと、を有する表示制御装置とを備えたので、通常表示のためのフォントデータを９０度回転表示することが可能となり、ＴＶ画面を右方向に９０度回転させた用途においても、回転状態のフォントデータを準備することなく、表示用フォントＲＯＭの面積を削減できる効果がある。
【００８５】
また、本発明の請求項５にかかるメモリ応用装置によれば、請求項４に記載のメモリ応用装置において、前記表示動作コントロール回路が生成する、ディスプレイが左方向に９０度回転させて縦方向に配置されている時に有効状態となるディスプレイ配置方向信号と、フォントデータの１ライン目の水平走査が開始される時にリセットされ、ｎライン目の水平走査が完了した時点でカウントが停止する水平走査カウント値と、前記表示用フォントアドレスおよび前記ディスプレイ配置信号を入力し、前記ディスプレイ配置信号またはディスプレイ配置方向信号の何れかが無効であれば前記表示用フォントアドレスを、前記ディスプレイ配置信号および前記ディスプレイ配置方向信号の両方が有効であれば、前記表示用フォントアドレスにｎ−１を加算し、その結果から前記水平走査カウント値を２倍した値を減算した値を、変換フォントアドレスとして出力するメモリアクセス制御回路を、さらに備え、前記表示用フォントＲＯＭは、前記ディスプレイ配置信号が前記データ配列切替信号に接続され、前記変換フォントアドレスおよび前記ディスプレイ配置信号に対応する前記表示用フォントデータを出力し、前記表示制御装置は、前記表示用フォントデータを入力し、前記ディスプレイ配置信号が無効か、または前記ディスプレイ配置方向信号が有効であれば前記表示用フォントデータを、前記ディスプレイ配置信号が有効でかつ前記ディスプレイ配置方向信号が無効であれば前記表示用フォントデータのデータ配列の並び順を最上位から最下位まで反転させたデータを、変換フォントデータとして出力するようにしたので、通常表示のためのフォントデータを左，右方向に９０度回転表示することが可能となり、ＴＶ画面を左，右方向に９０度回転させた用途においても、それぞれの回転状態のフォントデータを準備することなく、表示用フォントＲＯＭの面積を削減できる効果がある。
【００８６】
また、本発明の請求項６にかかるメモリ装置によれば、それぞれ１ビットのデータを記憶可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ×ｌ個（ｌはｎ≧ｌ≧２を満たす整数）個有し、該ｎ×ｌ個のメモリセルアレイはそれぞれｌ個のメモリセルアレイからなるメモリセルアレイ群のｉ番目（ｉは０≦ｉ≦ｌ−１を満たす整数）のメモリセルアレイ群に、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、前記ｎ×ｌ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、前記ｎ×ｌ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、前記ｉ番目のメモリセルアレイ群の０番目ないしｌ−１番目のメモリセルアレイからの１ビットずつのｌビットのデータ、あるいは該ｉ番目のメモリセルアレイ群の第０番目ないしｎ−１番目のいずれか１つのメモリセルアレイの同一ワードからの１ビットずつのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ出力線に切替出力するデータ配列切替出力部と、前記ｉ番目のメモリセルアレイ群の第０番目ないし第ｎ−１番目のいずれか１つのメモリセルアレイを選択するメモリセルアレイ選択部とを備え、前記メモリセルに格納するデータがアドレス空間においてｌ個のアドレスのデータにより構成されるので、ひとつの情報データが複数のメモリアドレスに格納され、論理アドレス空間において行方向および列方向だけでなく、深さ方向の論理アドレス空間をアクセスする必要がある場合においても、情報データ単位で所定のデータビットのみを深さ方向に読み出すことが可能となり、情報データ単位の所定のデータビットのみを読み出すことにより、冗長なデータを格納するためのメモリ面積を削減できる効果がある。
【００８７】
また、本発明の請求項７にかかるメモリ装置によれば、請求項６に記載のメモリ装置において、前記データ配列切替出力部は、前記各メモリセルアレイ群を構成するｌ個のメモリセルアレイごとに、前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかを前記データ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、前記ビットｉのメモリセルアレイの第ｉ番目のカラム線の出力を第ｉ番目のデータ出力線に出力するか否かを前記カラムデコーダの第ｉ番目の出力に応じて制御可能な第ｉのバッファ回路と、前記ビットｉのメモリセルアレイの第ｊ番目のカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊ番目のカラム線の出力を前記第ｉ番目および第ｊ番目のいずれのデータ出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊのバッファ回路とを、それぞれ有するものとしたので、情報データ単位の所定のデータビットのみを読み出すことにより、冗長なデータを格納するためのメモリ面積を削減でき、そのデータ配列切替出力部も簡単な構成で実現できる効果がある。
【００８８】
また、本発明の請求項８にかかるメモリ装置によれば、請求項６に記載のメモリ装置において、前記メモリセルアレイ選択部は、前記各メモリセルアレイ群を構成するｌ個のメモリセルアレイごとに、該ｌ個のメモリセルアレイの第０番目ないし第ｌ−１番目のいずれのメモリセルアレイを選択するメモリセルアレイ選択信号および前記カラムデコーダからのｎ本の選択出力に応じて、前記第ｉのバッファ回路または前記第ｊのマルチプレクサ回路のいずれかをアクティブにする論理回路を有するものとしたので、情報データ単位の所定のデータビットのみを読み出すことにより、冗長なデータを格納するためのメモリ面積を削減でき、そのメモリセルアレイ選択部も簡単な構成で実現できる効果がある。
【００８９】
また、本発明の請求項９にかかるメモリ装置によれば、請求項６に記載のメモリ装置において、前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉ番目の出力を、ノンアクティブのときに該カラムデコーダの第ｊ番目の出力をそれぞれ選択し、前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊ番目のカラム線の出力を前記第ｊ番目のデータ線に、ノンアクティブのときに前記第ｉ番目のデータ線に、それぞれ出力するものとしたので、情報データ単位の所定のデータビットのみを読み出すことにより、冗長なデータを格納するためのメモリ面積を削減でき、そのデータ配列切替出力部のマルチプレクサ回路やバッファ回路も簡単な動作を行うものとして実現できる効果がある。
【００９０】
また、本発明の請求項１０にかかるメモリ応用装置によれば、請求項６に記載のメモリ装置からなり、縦ｍドット、横ｎドットの複数ドットからなる前記表示データを格納し、表示用フォントアドレスと、ディスプレイが縦方向に配置されている時に有効状態となるディスプレイ配置信号とを入力とし、該データ配列切替信号を前記ディスプレイ配置信号として用いて、前記表示用フォントアドレスおよび前記ディスプレイ配置信号に応じた表示用フォントデータを出力する表示用フォントＲＯＭと、外部から入力する水平同期信号と垂直同期信号とに基づいて、画面上の表示動作を制御するとともに前記表示用フォントアドレスを生成する表示動作コントロール回路と、前記ディスプレイ配置方向信号と、前記水平走査カウント値と、前記表示用フォントアドレスおよび前記ディスプレイ配置信号を入力し、前記ディスプレイ配置信号またはディスプレイ配置方向信号の何れかが無効であれば前記表示用フォントアドレスを、前記ディスプレイ配置信号および前記ディスプレイ配置方向信号の両方が有効であれば、前記表示用フォントアドレスにｎ−１のｌ倍の値を加算し、その結果から前記水平走査カウント値とｌを２倍した値との乗算した結果を減算した値を変換フォントアドレスとして出力する前記メモリアクセス制御回路とを有する表示制御装置とを備えたので、フォントデータの１ドットが複数ビットデータにて構成されるような、階調色の色表現を持つフォントデータを、ＴＶ画面を９０度回転させた用途で表示するときでも、それぞれの回転状態のフォントデータを準備することなく、さらに表示用フォントＲＯＭの面積を削減できる効果がある。
【００９１】
また、本発明の請求項１１にかかるメモリ装置によれば、それぞれ１ビットのデータを書き換え可能なメモリセルをカラム方向，ワード方向にｍ個，ｎ個ずつ（ｍ，ｎはｍ，ｎ≧２を満たす整数）アレイ状に配列してなるメモリセルアレイをｎ個有し、該ｎ個のメモリセルアレイはそのｉ番目（ｉは０≦ｉ≦ｎ−１を満たす整数）のメモリセルアレイに、ｎビットからなるデータのｉ番目のビットのデータを記憶するように割り当てられたメモリ回路と、前記ｎ個のメモリセルアレイのそれぞれｍ本ずつのワード線を同時に選択するワードデコーダと、前記ｎ個のメモリセルアレイのそれぞれｎ本ずつのカラム線を同時に選択するカラムデコーダと、前記ｎビットからなるデータの０番目のビットないしｎ−１番目のビットを記憶するメモリセルアレイからの１ビットずつのｎビットのデータ、あるいは該０番目のビットないしｎ−１番目のビットのいずれか１つのビットを記憶するメモリセルアレイの同一ワードからのｎビットのデータ、のいずれかをデータ配列切替信号に応じてｎ本のデータ入出力線に切替出力するデータ配列切替出力部と、前記ｎ個のメモリセルアレイのｉ番目のメモリセルアレイに前記ｎ本のデータ入出力線のｉ番目のデータ入出力線から入力されたデータをそれぞれ書き込むデータ書込部と、書き込み許可信号に応じて前記データ配列切替出力部と前記データ書込部とのいずれか一方を動作させる書込読出制御部とを備えたので、複数のメモリアドレスに任意の情報データを格納し、所定のデータビットのみを読み出すことが可能となるため、冗長なデータを格納するためのメモリ面積を削減できる効果がある。
【００９２】
また、本発明の請求項１２にかかるメモリ装置によれば、請求項１１に記載のメモリ装置において、前記データ配列切替出力部は、各メモリセルアレイごとに、前記カラムデコーダの第ｉおよび第ｊの出力（ｊは０≦ｊ≦ｎ−１かつｉ≠ｊを満たす整数）のいずれかをデータ配列切替信号に応じて出力する第ｊのマルチプレクサ回路と、前記ビットｉのメモリセルアレイの第ｉのカラム線の出力を第ｉのデータ入出力線に出力するか否かを前記カラムデコーダの第ｉの出力に応じて制御可能な第ｉの読み出しバッファ回路と、前記ビットｉのメモリセルアレイの第ｊのカラム線の出力を出力するか否かを前記第ｊのマルチプレクサの出力に応じて制御可能であり、該第ｊのカラム線の出力を前記第ｉおよび第ｊのいずれのデータ入出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第ｊの読み出しバッファ回路とを、それぞれ有するものであり、前記データ書込部は、第ｉのデータ入出力線のデータを前記ビットｉのメモリセルアレイの第ｉのカラム線に出力するか否かを制御可能な第ｉの書き込みバッファ回路を有するものであり、前記書込読出制御部は、前記書き込み許可信号に応じて、前記カラムデコーダの第ｉの出力を前記データ配列切替部あるいは前記データ書込部のいずれかに出力する第ｉの論理ゲートと、前記書き込み許可信号に応じて、前記第ｊのマルチプレクサの出力を前記データ配列切替部あるいは前記データ書込部のいずれかに出力する第ｊの論理ゲートとを有するようにしたので、上述のような構成を有するデータ配列切替出力部により、冗長なデータを格納するためのメモリ面積を削減できる効果がある。
【００９３】
また、本発明の請求項１３にかかるメモリ装置によれば、請求項１２に記載のメモリ装置において、前記第ｊのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに前記カラムデコーダの第ｉの出力を、ノンアクティブのときに該カラムデコーダの第ｊの出力をそれぞれ選択し、前記第ｊのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第ｊのデータ線に、ノンアクティブのときに前記第ｉのデータ線に、前記第ｊのカラム線の出力をそれぞれ出力するようにしたので、マルチプレクサ回路とバッファ回路とが上述のような動作を行うことにより、冗長なデータを格納するためのメモリ面積を削減できる効果がある。
【００９４】
また、本発明の請求項１４にかかるメモリ応用装置によれば、プロセッサと、請求項１１に記載のメモリ装置からなり、前記プロセッサにより送信データが格納されるとともに、該プロセッサから出力され、前記送信データが読み出されるときに有効にされるインターリーブ制御信号を、前記データ配列切替信号として用いる送信データ格納ＲＡＭと、前記プロセッサが、前記送信データ格納ＲＡＭから読み出した送信データを受け渡す送信回路と、を有する送信器を備えたので、インターリーブ処理のための専用メモリや、インターリーブされたデータを格納するメモリ領域が不要となるため、メモリ面積の削減ができる効果がある。
【００９５】
また、本発明の請求項１５にかかるメモリ応用装置によれば、プロセッサと、請求項１１に記載のメモリ装置からなり、前記プロセッサにより受信データが格納されるとともに、該プロセッサから出力され、前記受信データが読み出されるときに有効にされるデインターリーブ制御信号を、前記データ配列切替信号として用いる受信データ格納ＲＡＭと、前記プロセッサが、前記受信データ格納ＲＡＭへ格納する受信データを受け取る受信回路と、を有する受信器を備えたので、デインターリーブ処理のための専用メモリや、デインターリーブされたデータを格納するメモリ領域が不要となるため、メモリ面積の削減ができる効果がある。
【００９６】
また、本発明の請求項１６にかかるメモリ応用装置によれば、プロセッサと、請求項１１に記載のメモリ装置からなり、前記プロセッサにより送信データが格納されるとともに、該プロセッサから出力され、前記送信データが読み出されるときに有効にされるインターリーブ制御信号を、前記データ配列切替信号として用いる送信データ格納ＲＡＭと、前記プロセッサが、前記送信データ格納ＲＡＭから読み出した送信データを受け渡す送信回路と、を有する送信器と、プロセッサと、請求項１１に記載のメモリ装置からなり、前記プロセッサにより受信データが格納されるとともに、該プロセッサから出力され、前記受信データが読み出されるときに有効にされるデインターリーブ制御信号を、前記データ配列切替信号として用いる受信データ格納ＲＡＭと、前記プロセッサが、前記受信データ格納ＲＡＭへ格納する受信データを受け取る受信回路と、を有する受信器と、前記送信器と前記受信器とを互いに接続する伝送路と、を有する送受信システムを備えたので、インターリーブ処理、デインターリーブ処理のための専用メモリや、インターリーブ、デインターリーブされたデータを格納するメモリ領域が不要となるため、メモリ面積の削減ができ、かつプロセッサの負荷を軽減できる効果がある。
【００９７】
また、本発明の請求項１７にかかるメモリ応用装置によれば、ＣＰＵと、請求項１に記載のメモリ装置からなり、前記ＣＰＵが実行するプログラムが格納されるとともに、該ＣＰＵが出力するアドレスが入力され、該アドレス中の上位アドレスを前記データ配列切替信号として用いるプログラムメモリと、を有するプロセッサシステムを備えたので、同じメモリ領域を用いて複数の異なるプログラムを実行できるのでプログラムメモリのメモリサイズ削減が可能となる。
【００９８】
また、本発明の請求項１８にかかるメモリ応用装置によれば、請求項１に記載のメモリ装置からなるプログラムメモリと、第１のシステムクロック信号が入力される第１のＣＰＵと、前記第１のシステムクロック信号を反転した第２のシステムクロック信号が入力される第２のＣＰＵと、前記第１のＣＰＵが出力するアドレス信号と、前記第２のＣＰＵが出力するアドレス信号とを選択し前記プログラムメモリに出力する選択部と、を有し、前記第１のシステムクロック信号が第１の論理値の時に、前記第１のＣＰＵが出力するアドレス信号を、前記第１のシステムクロック信号が第２の論理値の時に前記第２のＣＰＵが出力するアドレス信号を、前記プログラムメモリに入力するプロセッサシステムを備えたので、複数のＣＰＵが存在する場合においても、一つのプログラムメモリの同じメモリ領域を用いて複数の異なるプログラムを実行できるのでプログラムメモリのメモリサイズ削減が可能となる効果がある。
【発明を実施するための最良の形態】
【００９９】
以下、本発明の実施の形態に係るメモリ装置およびメモリ応用装置について、図面を参照しながら説明する。
（実施の形態１）
まず、本発明の実施の形態１に係るメモリ装置について、図を用いて説明する。図１は、本発明の実施の形態１に係るメモリ装置の概略構成を示すブロック図である。
図１において、１００はメモリブロック、１0，１1，・・・，１n-1はメモリセルアレイ、２0，２1，・・・，２m-1はワード選択信号、３0，３1，・・・，３n-1はカラム選択信号、０00，０01，・・・，０m-1n-1、１00，１01，・・・，１m-1n-1、・・・、ｎ−１00，ｎ−１01，・・・，ｎ−１m-1n-1はメモリセル、４0，４1，・・・，４n-1はデータ出力である。
【０１００】
これらは、図１７に示す従来のメモリ装置１６３５のメモリセルアレイ１６０１，１６０２，・・・，１６０３、ワード選択信号１６０４，１６０５，・・・，１６０６、カラム選択信号１６０７，１６０８，・・・，１６０９、メモリセル１６１０，１６１１，・・・，１６１２、１６１３，１６１４，・・・，１６１５、１６１６，１６１７，・・・，１６１８、データ出力１６２８，１６２９，・・・，１６３０と同様のものである。
【０１０１】
なお、メモリセル０00，０01，・・・，０m-1n-1、１00，１01，・・・，１m-1n-1、・・・、ｎ−１00，ｎ−１01，・・・，ｎ−１m-1n-1は図中の横方向に図示しないｍ本のワード線により、相互に接続されるとともに、縦方向に図示しないｎ本のカラム線（各メモリセルアレイにつき）により、相互に接続されている。ｍ本のワード線には前記ワード選択信号が入力される。
【０１０２】
２ｉi（ｉ＝０ないしｎ−１）はメモリセルｉiiおよびこれと同じカラム線（図示せず）に接続された他のメモリセルの出力を増幅するセンスアンプ機能を持ち、かつカラム選択信号３iにより増幅結果の出力／非出力を制御できるゲート機能を持つバッファ回路である。
【０１０３】
２ｉj（ｉ，ｊ＝０ないしｎ−１、但しｉ≠ｊ）はメモリセルｉijおよびこれと同じカラム線（図示せず）に接続されたメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３ｉjの出力およびデータ配列切替信号１３１、データ配列切替信号１３１の反転信号（インバータ１３２による）により増幅結果の出力／非出力を制御できるゲート機能を持つバッファ回路である。
【０１０４】
ここで、ビットｉ（ｉ＝０，１，・・・，ｎ−１）のメモリセルアレイ１iのカラムアドレスｉに対応するバッファ回路、即ちビット０のメモリセルアレイ１0のメモリセル０00に対応するバッファ回路２０0，ビット１のメモリセルアレイ１1のメモリセル１01に対応するバッファ回路２１1，・・・，ビットｎ−１のメモリセルアレイ１n-1のメモリセルｎ−１0n-1に対応するバッファ回路２ｎ−１n-1はそれぞれ単一のバッファ回路２０0ａ，２１1ａ，・・・，２ｎ−１n-1ａからなる。
【０１０５】
これに対し、他のバッファ回路２０1，・・・，２０n-1、２１0，２１2（図示せず），・・・，２１n-1、・・・、２ｎ−１0，２ｎ−１1，・・・，２ｎ−１n-2はそれぞれバッファ回路３つずつ
即ち、
バッファ回路２０1ａ，・・・，２０n-1ａ、２１0ａ，２１2ａ（図示せず），・・・，２１n-1ａ、・・・、２ｎ−１0ａ，２ｎ−１1ａ，・・・，２ｎ−１n-2ａ
および、
バッファ回路２０1ｂ，・・・，２０n-1ｂ、２１0ｂ，２１2ｂ（図示せず），・・・，２１n-1ｂ、・・・、２ｎ−１0ｂ，２ｎ−１1ｂ，・・・，２ｎ−１n-2ｂ
および、
バッファ回路２０1ｃ，・・・，２０n-1ｃ、２１0ｃ，２１2ｃ（図示せず），・・・，２１n-1ｃ、・・・、２ｎ−１0ｃ，２ｎ−１1ｃ，・・・，２ｎ−１n-2ｃからなる。
【０１０６】
これは、フォントデータの回転を行っても変換が不要な、いわゆる不動点が存在し、この不動点に対応するバッファ回路は１つのバッファ回路により構成できるからである。単一のバッファ回路２ｉiａはそれぞれ、カラム選択信号３iのみにより制御され、出力はそれぞれデータ出力４iに接続される。
【０１０７】
これらのバッファ回路２０0，・・・，２０n-1、２１0，・・・，２１n-1、・・・、２ｎ−１0，・・・，２ｎ−１n-1はこれを構成するバッファ回路２０0ａ，・・・，２０n-1ａ、２１0ａ，・・・，２１n-1ａ、・・・、２ｎ−１0ａ，・・・，２ｎ−１n-1ａがメモリセル０00，・・・，０0n-1、１00，・・・，１0n-1、・・・、ｎ−１00，・・・，ｎ−１0n-1に対応するカラム線（図示せず）にそれぞれ接続される。
【０１０８】
バッファ回路２０0ａ，２１1ａ，・・・，２ｎ−１n-1ａの出力はデータ出力４0，４1，・・・，４n-1に接続される。
【０１０９】
また、バッファ回路２０1ａ，・・・，２０n-1ａ、２１0ａ，２１2ａ（図示せず）・・・，２１n-1ａ、・・・、２ｎ−１0ａ，・・・，２ｎ−１n-2ａの後段にはバッファ回路２０1ｂ，・・・，２０n-1ｂ、２１0ｂ，２１2ｂ（図示せず），・・・，２１n-1ｂ、・・・、２ｎ−１0ｂ，・・・，２ｎ−１n-2ｂがそれぞれ接続され、その出力はデータ出力４1，・・・，４n-1、４0，４2（図示せず），・・・，４n-1、・・・、４0，・・・，４n-2にそれぞれ接続される。
【０１１０】
さらに、バッファ回路２０1ａ，・・・，２０n-1ａ、２１0ａ，２１2ａ（図示せず），・・・，２１n-1ａ、・・・、２ｎ−１0ａ，・・・，２ｎ−１n-2ａの後段にはバッファ回路２０1ｃ，・・・，２０n-1ｃ、２１0ｃ，２１2ｃ（図示せず），・・・，２１n-1ｃ、・・・、２ｎ−１0ｃ，・・・，２ｎ−１n-2ｃがそれぞれ接続され、その出力はデータ出力４0，・・・，４0、４1，４1，・・・，４1、・・・、４n-1，・・・，４n-1にそれぞれ接続されている。
【０１１１】
マルチプレクサ３０1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときはカラム選択信号３1を、Ｈレベルのときはカラム選択信号３0を、それぞれ出力する。同様に、マルチプレクサ３０n-1はデータ配列切替信号１３１がＬレベルのときはカラム選択信号３n-1を、Ｈレベルのときはカラム選択信号３0を、それぞれ出力する。
【０１１２】
マルチプレクサ３１0はデータ配列切替信号１３１がＬレベルのときはカラム選択信号３0を、Ｈレベルのときはカラム選択信号３1を、それぞれ出力する。マルチプレクサ３１2（図示せず）はデータ配列切替信号１３１がＬレベルのときはカラム選択信号３2（図示せず）を、Ｈレベルのときはカラム選択信号３1を、それぞれ出力する。
【０１１３】
マルチプレクサ３１n-1はデータ配列切替信号１３１がＬレベルのときはカラム選択信号３n-1を、Ｈレベルのときはカラム選択信号３1を、それぞれ出力する。マルチプレクサ３ｎ−１0はデータ配列切替信号１３１がＬレベルのときはカラム選択信号３0を、Ｈレベルのときはカラム選択信号３n-1を、それぞれ出力する。
【０１１４】
マルチプレクサ３ｎ−１n-2はデータ配列切替信号１３１がＬレベルのときはカラム選択信号３n-2を、Ｈレベルのときはカラム選択信号３n-1を、それぞれ出力する。
【０１１５】
また、マルチプレクサ３０1，・・・，３０n-1，３１0，３１2（図示せず），・・・，３１n-1、・・・、３ｎ−１0，・・・，３ｎ−１n-2は、２入力ＯＲゲート３０1ａ，・・・，３０n-1ａ、３１0ａ，３１2ａ（図示せず），・・・，３１n-1ａ、・・・、３ｎ−１0ａ，・・・，３ｎ−１n-2ａと、２入力ＡＮＤゲート３０1ｂ，・・・，３０n-1ｂ、３１0ｂ，３１2ｂ（図示せず），・・・，３１n-1ｂ、・・・、３ｎ−１0ｂ，・・・，３ｎ−１n-2ｂと、２入力ＡＮＤゲート３０1ｃ，・・・，３０n-1ｃ、３１0ｃ，３１2ｃ（図示せず），・・・，３１n-1ｃ、・・・、３ｎ−１0ｃ，・・・，３ｎ−１n-2ｃとをそれぞれ有する。
【０１１６】
そして、これら２入力ＡＮＤゲートｋｂ（ｋ＝３０1，・・・，３０n-1，３１0，３１2（図示せず），・・・，３１n-1、・・・、３ｎ−１0，・・・，３ｎ−１n-2）および２入力ＡＮＤゲートｋｃの出力を２入力ＯＲゲートｋａで受けるように構成されている。マルチプレクサｋの出力は以下のようになる。
【０１１７】
但し、以下の式の右項における符号は該当する信号線の論理値を、“／”は信号の論理値の反転を、“・”は論理積をそれぞれ表わすものとする。
【０１１８】
マルチプレクサ３０1の出力＝／１３１・３1＋１３１・３0
・
・
マルチプレクサ３０iの出力＝／１３１・３i＋１３１・３0（図示せず）
・
・
マルチプレクサ３０n-1の出力＝／１３１・３n-1＋１３１・３0
マルチプレクサ３１0の出力＝／１３１・３0＋１３１・３1
マルチプレクサ３１2の出力＝／１３１・３2＋１３１・３1（図示せず）
・
・
マルチプレクサ３1iの出力＝／１３１・３i＋１３１・３1（図示せず）
・
・
マルチプレクサ３１n-1の出力＝／１３１・３n-1＋１３１・３1
・
・
・
マルチプレクサ３ｎ−１0の出力＝／１３１・３0＋１３１・３n-1
・
・
マルチプレクサ３ｎ−１iの出力＝／１３１・３i＋１３１・３n-1（図示せず）
・
・
マルチプレクサ３ｎ−１n-2の出力＝／１３１・３n-2＋１３１・３n-1
となる。
【０１１９】
また、バッファ回路２０1ａ，・・・，２０n-1ａ、２１0ａ，２１2ａ（図示せず），・・・，２１n-1ａ、・・・、２ｎ−１0ａ，・・・，２ｎ−１n-2ａの制御信号はマルチプレクサ３０1，・・・，３０n-1，３１0，３１1（図示せず），・・・，３１n-1、・・・、３ｎ−１0，・・・，３ｎ−１n-2の出力信号である。
【０１２０】
バッファ回路２０1ｂ，・・・，２０n-1ｂ、２１0ｂ，２１2ｂ（図示せず），・・・，２１n-1ｂ、・・・、２ｎ−１0ｂ，・・・，２ｎ−１n-2ｂの制御信号はデータ配列切替信号１３１そのものであり、バッファ回路２０1ｃ，・・・，２０n-1ｃ、２１0ｃ，２１2ｃ（図示せず），・・・，２１n-1ｃ、・・・、２ｎ−１0ｃ，・・・，２ｎ−１n-2ｃの制御信号はインバータ１３２によるデータ配列切替信号１３１の反転信号である。
【０１２１】
また、データ配列切替出力部１０１は、上述のバッファ回路２０0，・・・，２ｉi，・・・，２ｎ-1n-1、バッファ回路２０1，・・・，２０n-1、２１0，２１2（図示せず），・・・，２１n-1、・・・、２ｎ−１0，・・・，２ｎ−１n-2およびマルチプレクサ３０1，・・・，３０n-1，３１0，３１2（図示せず），・・・，３１n-1、・・・、３ｎ−１0，・・・，３ｎ−１n-2からなる。
このデータ配列切替出力部１０１は、データ配列切替信号１３１に応じて、ビット０ないしビットｎ−１の各メモリセルアレイからの１ビットずつのｎビットのデータ、あるいはビット０ないしビットｎ−１のいずれか１つのメモリセルアレイの同一ワードからのｎビットのデータのいずれかを、データ出力４0，・・・，４n-1に出力する。
【０１２２】
次に動作について説明する。
メモリブロック１００のワード選択信号２0とカラム選択信号３0にＨレベルが入力され、その他のワード選択信号２1，・・・，２m-1およびカラム選択信号３1，・・・，３n-1にＬレベルが入力されると、その時データ配列切替信号１３１がＬレベルであれば、バッファ回路２０0，２１0，・・・，２ｎ−１0はメモリセル０00，１00，・・・，ｎ−１00の出力をデータ出力４0，４1，・・・，４n-1に出力し、他のバッファ回路２０1，・・・，２０n-1、２１1，・・・，２１n-1、・・・、２ｎ−１1，・・・，２ｎ−１n-1は非出力となる。
【０１２３】
このとき、本メモリ装置は、従来のメモリ装置と同様に所定のメモリアドレスに格納されている情報データを読み出すことができる。
【０１２４】
また、データ配列切替信号１３１がＨレベルであれば、バッファ回路２０0，２０1，・・・，２０n-1はメモリセル０00，０01，・・・，０0n-1の出力をデータ出力４0，４1，・・・，４n-1に出力し、バッファ回路２１0，２１2（図示せず），・・・，２１n-1、・・・、２ｎ−１0，・・・，２ｎ−１n-1は非出力となることで、本メモリ装置は、複数のメモリアドレスに格納される情報データの所定のデータビットのみを読み出すことが可能となる。
【０１２５】
以下に上記の２つの場合をより詳細に説明する。まず、データ配列切替信号１３１がＬレベルの場合、
マルチプレクサ３０1の出力＝３1
・
・
マルチプレクサ３０iの出力＝３i（図示せず）
・
・
マルチプレクサ３０n-1の出力＝３n-1
マルチプレクサ３１0の出力＝３0
・
・
マルチプレクサ３１iの出力＝３i（図示せず）
・
・
マルチプレクサ３１n-1の出力＝３n-1
・
・
・
マルチプレクサ３ｎ−１0の出力＝３0
・
・
マルチプレクサ３ｎ−１iの出力＝３i（図示せず）
・
・
マルチプレクサ３ｎ−１n-2の出力＝３n-2
【０１２６】
カラム選択信号３0，３1，・・・，３n-1のＨとなった信号に対応するマルチプレクサの出力はアクティブとなる。
【０１２７】
また、バッファ回路２０1ｂ，・・・，２０n-1ｂ、２１0ｂ，・・・，２１n-1ｂ、・・・、２ｎ−１0ｂ，２ｎ−１1ｂ，・・・，２ｎ−１n-2ｂの制御信号はデータ配列切替信号１３１そのものであるから、これらバッファ回路２０1ｂ，・・・，２０n-1ｂ、２１0ｂ，・・・，２１n-1ｂ、・・・、２ｎ−１0ｂ，２ｎ−１1ｂ，・・・，２ｎ−１n-2ｂの出力はノンアクティブとなる。
【０１２８】
逆に、バッファ回路２０1ｃ，・・・，２０n-1ｃ、２１0ｃ，・・・，２１n-1ｃ、２ｎ−１0ｃ，２ｎ−１1ｃ，・・・，２ｎ−１n-2ｃの出力はアクティブとなる。
【０１２９】
従って、例えば、カラム選択信号３0，３1，・・・，３n-1中の３0のみがＨとなれば、マルチプレクサ３１0，・・・，３ｎ−１0の出力がアクティブとなり、バッファ回路２１0ａ，・・・，２ｎ−１0ａの出力が選択される。
【０１３０】
このとき、バッファ回路２１0ｂ，・・・，２ｎ−１0ｂの出力がノンアクティブになっており、バッファ回路２０0ａの出力もアクティブとなっているので、メモリセル０00，１00，・・・，ｎ−１00の出力がデータ出力４0，４1，・・・，４n-1に現れる。
【０１３１】
また、カラム選択信号３0，３1，・・・，３n-1中の３1のみがＨとなれば、マルチプレクサ３０1，３２1（図示せず），・・・，３ｎ−１1の出力のみがアクティブとなり、バッファ回路２０1ａ，２２1ａ（図示せず），・・・，２ｎ−１1ａの出力がアクティブとなる。また、バッファ回路２１1ａの出力もアクティブとなるので、メモリセル０01，１01，・・・，ｎ−１01の出力がデータ出力４0，４1，・・・，４n-1に現れる。
【０１３２】
以下、同様に、カラム選択信号３0，３1，・・・，３n-1中のある信号のみがＨとなれば、これに対応する各メモリセルの出力がデータ信号４0，４1，・・・，４n-1に現れる。
【０１３３】
これに対し、まず、データ配列切替信号１３１がＨレベルの場合、
マルチプレクサ３０1の出力＝３0
・
・
マルチプレクサ３０iの出力＝３0（図示せず）
・
・
マルチプレクサ３０n-1の出力＝３0
マルチプレクサ３１0の出力＝３1
・
・
マルチプレクサ３１iの出力＝３1（図示せず）
・
・
マルチプレクサ３１n-1の出力＝３1
・
・
・
マルチプレクサ３ｎ−１0の出力＝３n-1
・
・
マルチプレクサ３ｎ−１iの出力＝３n-1（図示せず）
・
・
マルチプレクサ３ｎ−１n-2の出力＝３n-1
となる。
【０１３４】
このため、例えばカラム選択信号３0，３1，・・・，３n-1中の信号３0のみがＨとなると、バッファ回路２０0ａ，２０1ａ，・・・，２０n-1ａの出力がアクティブとなる。
【０１３５】
このとき、バッファ回路２０1ｂ，・・・，２０n-1ｂの出力はアクティブ、バッファ回路２０1ｃ，・・・，２０n-1ｃの出力はノンアクティブとなるので、メモリセル０00，０01，・・・，０0n-1の出力がデータ出力４0，４1，・・・，４n-1に現れる。
【０１３６】
また、カラム選択信号３0，３1，・・・，３n-1中の信号３1のみがＨとなると、バッファ回路２１0ａ，２１1ａ，・・・，２１n-1ａの出力がアクティブとなる。
【０１３７】
このとき、バッファ回路２１0ｂ，２１2ｂ（図示せず），・・・，２１ｎ-1ｂの出力はアクティブ、バッファ回路２１0ｃ，２１2ｃ（図示せず），・・・，２１n-1ｃの出力はノンアクティブとなるので、メモリセル１00，１01，・・・，１0n-1の出力がデータ出力４0，４1，・・・，４n-1に現れる。
【０１３８】
以下、同様に、カラム選択信号３0，３1，・・・，３n-1中のある信号のみがＨとなれば、これに対応するメモリセルアレイの同一行アドレスの全ての出力がデータ信号４0，４1，・・・，４n-1に現れる。
【０１３９】
以下では、説明の簡略化のために、従来例と同様の４×４のフォントデータを例にとって説明する。
図２（ａ）に示す４×４のフォントデータ「１」に対し、図２（ｂ）に示すようにアドレスが割り当てられていたとする。
【０１４０】
ここで、画面が標準の状態、即ち横長で設置され、データ配列切替信号１３１がＬレベルであれば、図２（ｃ）に示すように、最初の水平走査で読み出されるアドレス０のデータは、図２（ｄ）に示すとおりであり、フォントデータは、図２（ｄ）に示すように、最上段に該当する行が読み出される。
【０１４１】
ところで、画面を時計回りに９０度回転した時は、画面右端に図２（ｅ）の状態が縦表示されるが、データ配列切替信号１３１をＨに設定することにより、図２（ｆ）が読み出され、図２（ｇ）が表示されて、反時計回りに９０度回転されたフォントが表示される。画面は既に時計周りに９０度回転しているので、この時計回りの回転分が打ち消され、フォントが正立の状態で表示される。
【０１４２】
このように、本実施の形態１によれば、メモリセルアレイを構成するメモリセルからの読み出しを行う際に、データ配列切替信号の値に応じて各メモリセルアレイの同一アドレスのメモリセルを読み出すか、１つのメモリセルアレイの同一行を構成する全てのアドレスのメモリセルを読み出すかを制御可能なように構成したので、同一のメモリ装置から各メモリセルアレイの同一アドレスのメモリセルを読み出すか、１つのメモリセルアレイの同一行を構成する全てのアドレスのメモリセルを読み出すかの２つの異なった読み出しを行うことが可能であり、これら２つの読み出し方に対応する別個のメモリ装置を用意する必要がなく、メモリ容量や面積の削減が可能となる。
【０１４３】
（実施の形態２）
次に、図３は、本発明の実施の形態２に係るメモリ応用装置について説明する。
図３は、本発明の実施の形態２に係るメモリ応用装置としての表示制御装置の概略構成を示すブロック図である。
図３において、表示制御装置２００、水平同期信号２０１、垂直同期信号２０２、表示動作コントロール回路２０３、表示用フォントアドレス２０４、表示用フォントデータ２０７、表示データ２０８、表示データシフトレジスタ２０９、表示用ドットクロック２１０、表示信号２１１、ディスプレイ２１２は、それぞれ図１８に示す従来のメモリ応用装置の表示制御装置１７００、水平同期信号１７０１、垂直同期信号１７０２、表示動作コントロール回路１７０３、表示用フォントアドレス１７０４、表示用フォントデータ１７０６、表示データ１７０７、表示データシフトレジスタ１７０８、表示用ドットクロック１７０９、表示信号１７１０、ディスプレイ１７１１と同じものである。
【０１４４】
２０５は、ディスプレイ２１２が通常に（横長で）配置されているときはＬレベルとなり、ディスプレイ２１２を９０度回転させ縦方向に（縦長で）配置したときにＨレベルとなるディスプレイ配置信号である。
【０１４５】
２１３は、表示用フォントデータ２０７およびディスプレイ配置信号２０５を入力し、ディスプレイ配置信号２０５がＬレベルの時には表示用フォントデータ２０７をそのまま変換フォントデータ２１４として出力し、Ｈレベルの時には表示用フォントデータ２０７のデータ配列を最上位から最下位までを反転し、変換フォントデータ２１４として出力するデータ配列変換回路である。
【０１４６】
２０６は、本発明の実施の形態１に係るメモリ装置と同様に構成された表示用フォントＲＯＭで、図１のデータ配列切替信号１３１にはディスプレイ配置信号２０５が接続されている。
【０１４７】
図４は、図３におけるデータ配列変換回路２１３を表す図面である。データ配列変換回路２１３に入力された表示用フォントデータ２０７は配列変換回路３００によって、データ配列の並び順が最上位から最下位まで反転されて出力される。これは、画面を右方向に９０度回転させる場合に必要となる、データの上位側と下位側との入れ替えを行うものである。
【０１４８】
セレクタ３０１はディスプレイ配置信号２０５がＬレベルの時には表示用フォントデータ２０７を、Ｈレベルの時には配列変換回路３００からの出力を、変換フォントデータ２１４として出力する回路である。
【０１４９】
以上のように構成される表示制御装置２００において、表示動作を行う時、ディスプレイ２１２が通常に配置されているときはディスプレイ配置信号２０５がＬレベルとなるため、表示用フォントＲＯＭ２０６から読み出される表示用フォントデータ２０７は、従来と同じ図１９（ａ）に示す同じフォントデータが読み出され、データ配列変換回路２１３からは表示用フォントデータ２０７がそのまま変換フォントデータ２１４として出力されるので、ＴＶ画面には従来と同じ図１９（ｂ）に示す表示が行われる。
【０１５０】
これに対し、ディスプレイ２１２が縦方向に配置されるときには、ディスプレイ配置信号２０５がＨレベルとなるため、表示用フォントＲＯＭ２０６から読み出される表示用フォントデータ２０７は、図１９（ａ）に示すフォントデータの１ライン目に読み出されるビット０のデータが最下位ビットとして、２ライン目に読み出されるビット０のデータがビット１として、・・・、フォントデータが縦ｍドットであるときのｍライン目に読み出されるビット０のデータが最上位ビットとして、それぞれ読み出される。
【０１５１】
次いでデータ配列変換回路２１３にてデータ配列の並び順が最上位から最下位までが反転されることで、図５（ａ）に示すフォントデータが変換フォントデータ２１４としてＴＶ画面に表示される。図５（ｂ）はそのときのＴＶ画面を、通常（横長）に配置されている方向から見た状態を表している。これを右方向に９０度回転させると図５（ｃ）に示す状態となる。これは、図１９（ａ）に示すフォントデータを、画面を９０度右方向に回転させても、正立で表示できることを示している。
【０１５２】
次に、図６は、本発明の実施の形態２に係るメモリ応用装置としての他の表示制御装置の概略構成を示すブロック図である。
図６において、表示制御装置５００、水平同期信号５０１、垂直同期信号５０２、表示動作コントロール回路５０３、表示用フォントアドレス５０４、ディスプレイ配置信号５０５、表示用フォントＲＯＭ５０６、表示用フォントデータ５０７、表示データ５０８、表示データシフトレジスタ５０９、表示用ドットクロック５１０、表示信号５１１、ディスプレイ５１２、変換フォントデータ５１４は、それぞれ図３に示すメモリ応用装置の表示制御装置２００、水平同期信号２０１、垂直同期信号２０２、表示動作コントロール回路２０３、表示用フォントアドレス２０４、ディスプレイ配置信号２０５、表示用フォントＲＯＭ２０６、表示用フォントデータ２０７、表示データ２０８、表示データシフトレジスタ２０９、表示用ドットクロック２１０、表示信号２１１、ディスプレイ２１２、変換フォントデータ２１４と同じものである。
【０１５３】
５１５は、ＴＶ画面を配置した際、通常に配置したときと右方向に９０度回転したときにはＬレベルとなり、左方向に９０度回転したときのみＨレベルとなる回転方向を示すディスプレイ配置方向信号である。
【０１５４】
５１６は、水平同期信号５０１がカウントされた結果の値で、フォントデータの１ライン目の水平走査が始まるときに０にリセットされ、そしてフォントデータが縦ｎドットであるときのｎライン目の水平走査が完了するとカウントが停止される水平走査カウント値、５１７は図５（ａ）に示すフォントデータのｎライン目に読み出されるフォントデータを１ライン目に、１ライン目に読み出されるフォントデータをｎライン目に、読み出すためのメモリアクセス制御回路である。
【０１５５】
５１８はメモリアクセス制御回路５１７から出力される変換フォントアドレス、５１３はディスプレイ配置信号５０５がＬレベルの時、またはディスプレイ配置信号５０５がＨレベルでかつディスプレイ配置方向信号５１５がＨレベルのときには表示用フォントデータ５０７をそのまま変換フォントデータ５１４として出力し、ディスプレイ配置信号５０５がＨレベルでかつディスプレイ配置方向信号５１５がＬレベルのときのみ表示用フォントデータ５０７のデータ配列を最上位から最下位まで反転し、変換フォントデータ５１４として出力するデータ配列変換回路である。
【０１５６】
図７は、図６におけるメモリアクセス制御回路５１７を表す図面である。
メモリアクセス制御回路５１７に入力された表示用フォントアドレス５０４には、図５（ａ）に示すフォントデータの縦ドット数に応じて加算器６００にてｎ−１の値が加算され、水平走査カウント値５１６を乗算器６０１で２倍した値を減算器６０２にて減算し、その結果がセレクタ６０３に入力される。
ディスプレイ配置信号５０５がＨレベルでかつディスプレイ配置方向信号５１５がＨレベルとなったことを２入力アンドゲート６０４が検出したときときのみ、セレクタ６０３は減算器６０２の減算結果を変換フォントアドレス５１８として出力する。それ以外の場合、セレクタ６０３は表示用フォントアドレス５０４を出力する。
【０１５７】
次に図８は、図６におけるデータ配列変換回路５１３を表す図面である。
データ配列変換回路５１３では、配列変換回路７００は表示用フォントデータ５０７のデータ配列の並び順を最上位から最下位まで反転する。ディスプレイ配置信号５０５がＨレベルでかつディスプレイ配置方向信号５１５がＬレベルとなったことを２入力アンドゲート７０２が検出したときのみ、セレクタ７０１は配列変換回路７００の出力結果を選択し、これを変換フォントデータ５１４として出力する。
それ以外の場合、セレクタ７０１は表示用フォントデータ５０７を出力する。
【０１５８】
以上のように構成される表示制御装置５００において、表示動作を行う時、ディスプレイ５１２が右方向に９０度回転されて縦方向に配置されるときには、ディスプレイ配置信号５０５がＨレベルでかつディスプレイ配置方向信号５１５がＬレベルとなるため、メモリアクセス制御回路５１７からは表示用フォントアドレス５０４がそのまま変換フォントアドレス５１８として出力される。
【０１５９】
またデータ配列変換回路５１３では配列変換回路７００にて表示用フォントデータ５０７のデータ配列の並び順が最上位から最下位までが反転された結果がセレクタ７０１にて選択され、変換フォントデータ５１４として出力されることにより、図５に示す画面表示と同じ表示動作が行われる。
【０１６０】
一方、ディスプレイ５１２が左方向に９０度回転されて配置されるときには、ディスプレイ配置信号５０５がＨレベルでかつディスプレイ配置方向信号５１５がＨレベルとなるため、メモリアクセス制御回路５１７では表示用フォントアドレス５０４にｎ−１の値が加算され、水平走査カウント値５１６を２倍した値が減算されることで、図５（ａ）に示すフォントデータのｎライン目（水平走査カウント値ではｎ−１）のデータを読み出すための表示用フォントアドレス５０４が１ライン目（水平走査カウント値では０）に変換フォントアドレス５１８として出力され、１ライン目のデータを読み出すための表示用フォントアドレス５０４がｎライン目に変換フォントアドレス５１８として出力される。
【０１６１】
またデータ配列変換回路５１３では表示用フォントデータ５０７がそのまま変換フォントデータ５１４として出力され、ＴＶ画面に表示されるので、図５に示す画面表示と同じ表示動作が行われる。図９（ａ）にそのときのフォントデータを示す。
【０１６２】
図１９（ａ）に示すフォントデータの１ライン目に読み出される最上位ビットのデータが最下位ビットとして、２ライン目に読み出される最上位ビットのデータがビット１として、そしてフォントデータが縦ｍドットであるときのｍライン目に読み出される最上位ビットのデータが最上位ビットとして読み出され、表示される。
【０１６３】
図９（ｂ）はそのときのＴＶ画面を、通常に配置されている方向から見た状態を表している。これを左方向に９０度回転させると図９（ｃ）に示す状態となる。これは、図１９（ａ）に示すフォントデータを、画面を９０度左方向に回転させても、正立で表示できることを示している。
【０１６４】
このように、本実施の形態２によれば、メモリセルアレイを構成するメモリセルからの読み出しを行う際に、データ配列切替信号の値に応じて各メモリセルアレイの同一アドレスのメモリセルを読み出すか、１つのメモリセルアレイの同一行を構成する全てのアドレスのメモリセルを読み出すかを制御する表示動作コントロール回路を設けるようにしたので、画面を横長で設置するか、これを９０度回転させて縦長で設置するかのいずれの状態においても、同一内容を記録したフォントデータのみを用いて、どちらの状態においてもフォントを正立の状態で表示できるメモリ応用装置が得られる効果がある。
【０１６５】
（実施の形態３）
本発明の実施の形態３に係るメモリ装置について図を用いて説明する。
図１０は、本発明の実施の形態３に係るメモリ装置の概略構成を示すブロック図である。
図１０において、図１と同一の符号は同一または相当するものを示す。１0，１1，１2，１3はメモリセルアレイ０，メモリセルアレイ１，メモリセルアレイ２，メモリセルアレイ３で、いずれも情報データのビット０に対応する。
【０１６６】
なお、図示していないが、同様のメモリセルアレイ０，メモリセルアレイ１，メモリセルアレイ２，メモリセルアレイ３からなるメモリセルアレイ群が、ビット１ないしビットｎ−１に対応してそれぞれ設けられている。
【０１６７】
２0，・・・，２m-1はワード選択信号、０00，・・・，０m-1n-1、１00，・・・，１m-1n-1、２00，・・・，２m-1n-1、３00，・・・，３m-1n-1はメモリセル、４0，・・・，４n-1はデータ出力、１３１はデータ配列切替信号である。
【０１６８】
これらは情報データのビット０に対応するもののみを示したが、メモリセルアレイと同様、ビット１ないしビットｎ−１に対応するものが存在し、ビット０と同様の接続関係により接続されている。また、ワードデコーダとカラムデコーダは図示を省略している。
【０１６９】
以下では、図１０の構成をビット０に限って説明する。
３0，・・・，３n-1は、メモリ装置に入力されるアドレス入力の下位アドレスのうち、最下位２ビットのアドレス入力以外で指定されるメモリ空間を選択するカラム選択信号である。
【０１７０】
また、３４0，３４1，３４2，３４3は、メモリ装置に入力されるアドレス入力の下位アドレスのうち、最下位２ビットで指定されるメモリ空間を選択するカラム選択信号で、最下位メモリアドレスが０番地はカラム選択信号４0が該当し、以下同様に１番地はカラム選択信号４1、２番地はカラム選択信号４2、３番地はカラム選択信号４3がそれぞれ該当する。
【０１７１】
２０0はメモリセル０00と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ちかつ２入力ＡＮＤゲート５０0の出力により出力／非出力を制御できるバッファ回路である。
【０１７２】
２０1はメモリセル０01と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３０1の出力、データ配列切替信号１３１およびその反転信号により出力／非出力を制御できるバッファ回路である。
【０１７３】
２０n-1はメモリセル０0n-1と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３０n-1の出力、データ配列切替信号１３１およびその反転信号により出力／非出力を制御できるバッファ回路である。
【０１７４】
以上はメモリセルアレイ１0の読み出し制御を行う構成を示すものであるが、他のメモリセルアレイ１1ないし１3に関しても同様の構成を有する。
【０１７５】
即ち、２１0はメモリセル１00と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ちかつ２入力ＡＮＤゲート５１0の出力により出力／非出力を制御できるバッファ回路である。
【０１７６】
２１1はメモリセル１01と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３１1の出力、データ配列切替信号１３１、およびその反転信号により出力／非出力を制御できるバッファ回路である。
【０１７７】
２１n-1はメモリセル１0n-1と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３１n-1の出力、データ配列切替信号１３１およびその反転信号（インバータ１３２による）により出力／非出力を制御できるバッファ回路である。
【０１７８】
２２0はメモリセル２00と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつ２入力ＡＮＤゲート５２0の出力により出力／非出力を制御できるバッファ回路である。
【０１７９】
２２1はメモリセル２01と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３２1の出力、データ配列切替信号１３１およびその反転信号により出力／非出力を制御できるバッファ回路である。
【０１８０】
２２n-1はメモリセル２0n-1と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３２n-1の出力、データ配列切替信号１３１およびその反転信号により出力／非出力を制御できるバッファ回路である。
【０１８１】
２３0はメモリセル３00と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ちかつ２入力ＡＮＤゲート５３0の出力により出力／非出力を制御できるバッファ回路である。
【０１８２】
２３1はメモリセル３01と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３３1の出力、データ配列切替信号１３１およびその反転信号により出力／非出力を制御できるバッファ回路である。
【０１８３】
２３n-1はメモリセル３0n-1と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチプレクサ３３n-1の出力、データ配列切替信号１３１およびその反転信号により出力／非出力を制御できるバッファ回路である。
【０１８４】
マルチプレクサ３０1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときは２入力ＡＮＤゲート５０1の出力を、Ｈレベルのときは２入力ＡＮＤゲート５０0の出力を、それぞれ出力する。
【０１８５】
同様に、マルチプレクサ３０n-1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときは２入力ＡＮＤゲート５０n-1の出力を、Ｈレベルのときは２入力ＡＮＤゲート５０0の出力を、それぞれ出力する。
【０１８６】
以上はメモリセルアレイ１0の読み出し制御を行う構成を示すものであるが、他のメモリセルアレイ１1ないし１3に関しても同様の構成を有する。
【０１８７】
即ち、マルチプレクサ３１1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときは２入力ＡＮＤゲート５１1の出力を、Ｈレベルのときは２入力ＡＮＤゲート５１0の出力を、それぞれ出力する。
【０１８８】
マルチプレクサ３１n-1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときは２入力ＡＮＤゲート５１n-1の出力を、Ｈレベルのときは２入力ＡＮＤゲート５１0の出力を、それぞれ出力する。
【０１８９】
マルチプレクサ３２1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときは２入力ＡＮＤゲート５２1の出力を、Ｈレベルのときは２入力ＡＮＤゲート５２0の出力を、それぞれ出力する。
【０１９０】
マルチプレクサ３２n-1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときは２入力ＡＮＤゲート５２n-1の出力を、Ｈレベルのときは２入力ＡＮＤゲート５２0の出力を、それぞれ出力する。
【０１９１】
マルチプレクサ３３1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときは２入力ＡＮＤゲート５３1の出力を、Ｈレベルのときは２入力ＡＮＤゲート５３0の出力を、それぞれ出力する。
【０１９２】
マルチプレクサ３３n-1はデータ配列切替信号１３１により選択制御され、データ配列切替信号１３１がＬレベルのときは２入力ＡＮＤゲート５３n-1の出力を、Ｈレベルのときは２入力ＡＮＤゲート５３0の出力を、それぞれ出力する。
【０１９３】
２入力ＡＮＤゲート５０0はカラム選択信号３0，３４0が入力され、２入力ＡＮＤゲート５０n-1はカラム選択信号３n-1，３４0が入力され、２入力ＡＮＤゲート５１0はカラム選択信号３0，３４1が入力され、２入力ＡＮＤゲート５１n-1はカラム選択信号３n-1，３４1が入力される。
【０１９４】
また、２入力ＡＮＤゲート５２0はカラム選択信号３0，３４2が入力され、２入力ＡＮＤゲート５２n-1はカラム選択信号３n-1，３４2が入力され、２入力ＡＮＤゲート５３0はカラム選択信号３0，３４3が入力され、２入力ＡＮＤゲート５３n-1はカラム選択信号３n-1，３４3が入力される。
【０１９５】
また、データ配列切替出力部１０１は、図１におけるデータ配列切替出力部１０１と同様に、バッファ回路２０0，・・・，２ｉi、バッファ回路２０1，・・・，２０n-1、２１0，２１2（図示せず），・・・，２１n-1、・・・、２ｎ−１0，・・・，２ｎ−１n-2、マルチプレクサ３０1，・・・，３０n-1，３１0，３１2（図示せず），・・・，３１n-1、・・・、３ｎ−１0，・・・，３ｎ−１n-2、および２入力アンドゲート５０0，・・・，５３n-1からなる。
【０１９６】
このデータ配列切替出力部１０１は、データ配列切替信号１３１に応じて、０番目のメモリセルアレイ群を構成するメモリセルアレイ１0ないし１3からの１ビットずつのｌビットのデータ、あるいは０番目のメモリセルアレイ群の中の１つのメモリセルアレイ、例えばメモリセルアレイ１0の同一ワードに属するメモリセル、例えば０00ないし０0n-1からの１ビットずつのｎビットのデータ、のいずれかをデータ配列切替信号１３１に応じてデータ出力線４0ないし４n-1に切替出力する。
【０１９７】
さらに、メモリセルアレイ選択部１０４は、データ配列切替出力部２０１および２入力アンドゲート５０0ないし５３n-1からなり、前記０番目のメモリセルアレイ群の中のメモリセルアレイ１0ないし１3のいずれか１つを選択する。
【０１９８】
ここで、メモリアドレス０番地の読み出しアクセスを行う時の動作を例にとり、説明する。
メモリブロック１００のワード選択信号２0とカラム選択信号３0，３４0にＨレベルが入力され、その他のワード選択信号２1，・・・，２m-1およびカラム選択信号３1，・・・，３n-1および３４1，３４2，３４3にＬレベルが入力されると、その時データ配列切替信号１３１がＬレベルであれば、バッファ回路２０0はメモリセル０00の出力をデータ出力４0に出力し、バッファ回路２０1，・・・，２０n-1、２１0，・・・，２１n-1、２２0，・・・，２２n-1、２３0，・・・，２３n-1は非出力となる。
【０１９９】
情報データのビット１からビットｎ−１に対応するメモリセルアレイに対してもそれぞれ同様の動作を行うことで、データ出力４0，・・・４n-1にはメモリアドレス０番地の情報データを読み出すことができる。
【０２００】
また、メモリアドレス０番地の読み出しアクセスを行う時、データ配列切替信号１３１がＨレベルであれば、バッファ回路２０0，・・・，２０n-1はメモリセル０00，・・・，０0n-1の出力をデータ出力４0，・・・，４n-1にそれぞれ出力し、バッファ回路２１0，・・・，２１n-1、２２0，・・・，２２n-1、２３0，・・・，２３n-1は非出力となる。
【０２０１】
また、メモリアドレス１番地の読み出しアクセスを行う時はバッファ回路２１0，・・・，２１n-1はメモリセル１00，・・・，１0n-1の出力を、メモリアドレス２番地の読み出しアクセスを行う時はバッファ回路２２0，・・・，２２n-1はメモリセル２00，・・・，２0n-1の出力を、メモリアドレス３番地の読み出しアクセスを行う時はバッファ回路２３0，・・・，２３n-1はメモリセル３00，・・・，３0n-1の出力を、それぞれデータ出力４0，・・・，４n-1に出力することができる。
【０２０２】
これにより、図２２に示すような、ひとつの情報データが複数のメモリアドレスに格納され、論理アドレス空間において行方向および列方向だけでなく、深さ方向の論理アドレス空間をアクセスする必要がある場合、情報データ単位で所定のデータビットのみを深さ方向に読み出すことが可能となる。
【０２０３】
このように、本実施の形態３によれば、複数のメモリアドレスに格納される情報データを記憶するメモリセルアレイからの読み出しを行う際に、データ配列切替信号の値に応じて各メモリセルアレイの同一アドレスのメモリセルを読み出すか、１つのメモリセルアレイの同一行を構成する全てのアドレスのメモリセルを読み出すかを制御可能なように、メモリ装置を構成したので、複数のメモリアドレスに格納される情報データを記憶するメモリセルアレイからの読み出しを行う際に、論理アドレス空間において行方向および列方向だけでなく、深さ方向の論理アドレス空間をアクセスする必要がある場合においても、情報データ単位で所定のデータビットのみを深さ方向に読み出すことが可能となり、情報データ単位の所定のデータビットのみを読み出すことにより、冗長なデータを格納するためのメモリ面積を削減できる効果がある。
【０２０４】
（実施の形態４）
次に、図１１は、本発明の実施の形態４に係るメモリ応用装置について説明する。
図１１は、本実施の形態４に係るメモリ応用装置としての表示制御装置におけるメモリアクセス制御回路の概略構成を示すブロック図で、表示制御装置の構成図は図６と同じである。また、表示用フォントＲＯＭ５０６は本発明の実施の形態３に係るメモリ装置と同様の構成をもつものである。
【０２０５】
ここで、フォントデータの１ドットが４ビットデータにて表示される時、図１１において、メモリアクセス制御回路５１７に入力された表示用フォントアドレス５０４には、図２１（ａ）に示すフォントデータの縦ドット数に応じて加算器１０００にて４×（ｎ−１）の値が加算され、水平走査カウント値５１６を乗算器１００１で８倍した値を減算器６０２で減算した後、その結果がセレクタ６０３に入力される。
【０２０６】
セレクタ６０３は、ディスプレイ配置信号５０５がＨレベルでかつディスプレイ配置方向信号５１５がＨレベルとなったことを２入力アンドゲート６０４が検出したときのみ減算結果を変換フォントアドレス５１８として出力する。それ以外の時には表示用フォントアドレス５０４をそのまま変換フォントアドレス５１８として出力する。
従って、画面を左方向に９０度回転させて縦長に配置した場合は、上述の４×（ｎ−１）の値が加算され、水平走査カウント値５１６を乗算器１００１で８倍した値を減算する演算を行った結果を、変換フォントアドレス５１８として出力することができる。
【０２０７】
図１２（ａ）に、ディスプレイ５１２が右方向に９０度回転されて縦方向に配置されるときのフォントデータを示す。図１２（ａ）に示すフォントデータの１ライン目に、図２１（ａ）のフォントデータのレイヤー０からレイヤー３の最下位データが連続したメモリアドレスで読み出され、またデータ配列変換回路５１３でデータ配列の並び順が最上位から最下位までが反転されるので、図２１（ａ）のフォントデータのレイヤー０の１ライン目に読み出される最下位ビットのデータが最上位ビットとして、そしてフォントデータが縦ｍドットであるときのレイヤー０のｍライン目に読み出される最下位ビットのデータが最下位ビットとして一度に読み出される。
【０２０８】
同様にレイヤー１，レイヤー２，レイヤー３の分のフォントデータが読み出され、図１２（ａ）のフォントデータの１ライン目として表示される。図１２（ｂ）はそのときのＴＶ画面が、通常に配置されている方向から見た状態を表しており、これを右方向に９０度回転させると図１２（ｃ）に示す状態となり、階調色の色表現を持つフォントデータの表示が実現される。
【０２０９】
このように、本実施の形態４によれば、レイヤーとなったデータを記憶するメモリセルアレイを構成するメモリセルからの読み出しを行う際に、データ配列切替信号の値に応じて各メモリセルアレイの同一アドレスのメモリセルを読み出すか、１つのメモリセルアレイの同一行を構成する全てのアドレスのメモリセルを読み出すかを制御する表示動作コントロール回路を設けるようにしたので、フォントデータの１ドットが複数ビットデータにて構成されるような、階調色の色表現を持つフォントデータを、ＴＶ画面を９０度回転させた用途で表示するときでも、それぞれの回転状態のフォントデータを準備することなく、さらに表示用フォントＲＯＭの面積を削減できるメモリ応用装置が得られる効果がある。
【０２１０】
（実施の形態５）
本発明の実施の形態５に係るメモリ装置について図を用いて説明する。図１３は、本発明の実施の形態５に係るメモリ装置の概略構成を示すブロック図である。
図１３において、図１と同一符号は同一のものを示す。１００はメモリブロック、１0はメモリセルアレイ、２0，・・・，２m-1はワード選択信号、３0，・・・，３n-1はカラム選択信号、０00，・・・，０m-1n-1はメモリセル、２０0，・・・，２０n-1はバッファ回路、１３１はデータ配列切替信号、１３２はインバータ、３０1，・・・，３０n-1はマルチプレクサであり、いずれも情報データのビット０に対応する。
【０２１１】
図示していないが、ビット１ないしビットｎ−１に関して同様のメモリセルアレイ１1ないし１n-1が存在し、ビット０と同様の接続関係により接続されている。また、ワードデコーダとカラムデコーダは図示を省略している。
【０２１２】
以下では、図１３の構成をビット０のみに関して説明する。
４１0，・・・，４１n-1はデータ入出力、４０0，・・・，４０n-1はメモリセル０00，・・・，０0n-1にデータ入出力４１0，・・・，４１n-1の信号を書き込むための入力バッファ、１３３はメモリセル０00，・・・，０0n-1にデータ入出力４１0，・・・，４１n-1の信号を書き込むときにＨレベルとなる書き込み許可信号、５０0ｂは書き込み許可信号１３３とカラム選択信号３0とを入力とする２入力ＡＮＤゲート、５０0ａは書き込み許可信号１３３を負論理で入力するとともにカラム選択信号３0を入力とする２入力ＡＮＤゲート、５０1ｂは書き込み許可信号１３３とマルチプレクサ３０1の出力を入力とする２入力ＡＮＤゲート、５０1ａは書き込み許可信号１３３を負論理で入力するとともにマルチプレクサ３０1の出力を入力とする２入力ＡＮＤゲート、５０n-1ｂは書き込み許可信号１３３とマルチプレクサ３０n-1の出力を入力とする２入力ＡＮＤゲート、５０n-1ａは書き込み許可信号１３３を負論理で入力するとともにマルチプレクサ３０n-1の出力を入力とする２入力ＡＮＤゲートである。
【０２１３】
入力バッファ４０0，・・・，４０n-1には、２入力ＡＮＤゲート５０0ｂ，・・・，５０n-1ｂの出力が制御信号として接続され、２入力ＡＮＤゲート５０0ｂ，・・・，５０n-1ｂの出力がＨレベルの時にはメモリセル０00，・・・，０0n-1にデータ入出力４１0，・・・，４１n-1の信号の書き込みが許可状態になり、Ｌレベルの時には禁止される。また、バッファ回路２０0，・・・，２０n-1には２入力ＡＮＤゲート５０0ａ，・・・，５０n-1ａの出力が制御信号として接続され、書き込み許可信号１３３がＨレベルの時には非出力に制御される。
【０２１４】
また、データ配列切替出力部１０１は、図１における配列切替出力部１０１と同様の構成および動作を行う。
【０２１５】
データ書込部１０５は、バッファ回路４０0ないし４０n-1からなり、メモリセルアレイ１0を構成するメモリセル０00ないし０m-1n-1にカラム単位で、データ入出力４１0ないし４１n-1からデータを書き込む。
【０２１６】
書込読出制御部１０６は、２入力アンドゲート５０0ａないし５０n-1ａおよび５０0ｂないし５０n-1ｂからなり、書き込み許可信号１３３に応じてデータ配列切替出力部１０１とデータ書込部１０５のいずれか一方を動作させる。
【０２１７】
以上のように構成されるメモリブロック１００は、実施の形態１によるメモリブロックと同様の読み出し動作の他に、メモリセルにデータを書き込む動作を行うことが可能である。
【０２１８】
即ち、メモリブロック１００において、ワード選択信号２0とカラム選択信号３0にＨレベルが入力され、その他のワード選択信号２1ないし２m-1およびカラム選択信号３1ないし３n-1にＬレベルが入力されると、その時データ配列切替信号１３３がＬレベルでかつ書き込み許可信号１３１がＨレベルであれば、２入力ＡＮＤゲート５０0ｂの出力はＨレベルとなり、その他の２入力ＡＮＤゲート５０1ｂ，・・・，５０n-1ｂの出力はＬレベルとなるため、データ入出力４１0の信号がメモリセル０00のみに書き込まれる。
【０２１９】
同様に情報データのビット１からビットｎ−１に対応するメモリセルアレイも同じ動作をすることで、データ入出力４１0，・・・，４１n-1よりｎビット情報データを書き込むことができる。
【０２２０】
以下同様に次のメモリアドレスの時にはワード選択信号２0とカラム選択信号３1にＨレベルが入力され、その他のワード選択信号２1，・・・，２m-1およびカラム選択信号３0，３2，・・・，３n-1にＬレベルが入力され、同様にデータ配列切替信号１３３がＬレベルでかつ書き込み許可信号１３１がＨレベルであれば、データ入出力４１1の信号がメモリセル０01のみに書き込まれる。
【０２２１】
次にワード選択信号２0とカラム選択信号３0、データ配列切替信号１３３にＨレベルが入力され、書き込み許可信号１３１がＬレベルであれば、本発明の実施の形態１に係るメモリ装置と同様にメモリセル０00，・・・，０0n-1の出力をデータ入出力４１0，・・・，４１n-1にｎビットの情報データとして読み出すことが可能となる。
【０２２２】
このように、本実施の形態５によれば、メモリセルアレイを構成するメモリセルからの読み出しを行う際に、データ配列切替信号の値に応じて各メモリセルアレイの同一アドレスのメモリセルを読み出すか、１つのメモリセルアレイの同一行を構成する全てのアドレスのメモリセルを読み出すかを制御可能なように、書き換え可能なメモリ装置を構成したので、同一の書き換え可能なメモリ装置から各メモリセルアレイの同一アドレスのメモリセルを読み出すか、１つのメモリセルアレイの同一行を構成する全てのアドレスのメモリセルを読み出すかの２つの異なった読み出しを行うことが可能であり、これら２つの読み出し方に対応する別個のメモリ装置を用意する必要がなく、メモリ容量や面積の削減が可能となる。
【０２２３】
（実施の形態６）
次に、図１４は、本発明の実施の形態６に係るメモリ応用装置について説明する。
図１４は、本発明の実施の形態６に係るメモリ応用装置の送受信システムにおける概略構成を示すブロック図である。
図１４に示す送受信システムにおいて、１３００は送信器、１３０１はプロセッサ、１３０３は送信回路、１３０４は伝送路、１３０５は受信器、１３０６は受信回路、１３０７はプロセッサであり、図２３に示す送信器２１００、プロセッサ２１０１、送信回路２１０４、伝送路２１０５、受信器２１０６、受信回路２１０７、プロセッサ２１０８と同じである。
【０２２４】
１３０９は送信データを伝送するためのインターリーブ処理を行う際にプロセッサ１３０１がＨレベルを出力し、それ以外のときはＬレベルとなるインターリーブ制御信号、１３１０は伝送データのデインターリーブ処理を行う際にプロセッサ１３０７がＨレベルを出力し、それ以外のときはＬレベルとなるデインターリーブ制御信号である。
【０２２５】
１３０２，１３０８は本発明の実施の形態５に係るメモリ装置と同様の構成をもつ送信データ格納ＲＡＭおよび受信データ格納ＲＡＭで、図１３のデータ配列切替信号１３１にはインターリーブ制御信号１３０９およびデインターリーブ制御信号１３１０が接続されている。
【０２２６】
以上のように構成される送受信システムにおいて、送信器１３００から送信データを伝送する場合には、プロセッサ１３０１はあらかじめ送信データを送信データ格納ＲＡＭ１３０２に格納しておき、送信データを読み出す際にインターリーブ制御信号１３０９をＨレベルにする。
【０２２７】
このとき、送信データ格納ＲＡＭ１３０２は、図１３のメモリ装置の構成をインターリーブ方式に対応するために、伝送データがｎビット周期でインターリーブ処理される場合はメモリセルアレイ１0内のメモリセル１２０１の数がｎとなる構成にしておけば、図２４（ａ）に示すような送信データは送信データ格納ＲＡＭ１３０２から読み出しただけで図２４（ｂ）のようなインターリーブされた伝送データとなり、送信回路１３０３へデータを引き渡す処理のみ行う。
【０２２８】
そして、受信器１３０５にて伝送データを受信する場合には、プロセッサ１３０７は伝送データを受信回路１３０６から入力し、受信データ格納ＲＡＭ１３０８に格納しておき、伝送データを読み出す際にデインターリーブ制御信号１３１０をＨレベルにする。
【０２２９】
このとき、受信データ格納ＲＡＭ１３０８はインターリーブ方式に対応した送信データ格納ＲＡＭ１３０２と同じものを用いると、図２４（ｂ）のようなインターリーブされた伝送データは受信データ格納ＲＡＭ１３０８から読み出しただけで図２４（ａ）に示す送信データと同じデータを受信データとして読み出すことが可能となる。
【０２３０】
また、図１５（ａ）に送信器１３００におけるプロセッサ１３０１での命令ステップを、図１５（ｂ）に受信器１３０８におけるプロセッサ１３０７での命令ステップをフローチャートにて示す。
【０２３１】
いずれも３または４命令ステップを、全伝送データ数を送信データ格納ＲＡＭ１３０２または受信データ格納ＲＡＭ１３０８で一度に読み出せるデータビット数で除した回数分繰り返せばよいので数１０ステップの演算処理回数で送受信処理を実行することが可能となる。
【０２３２】
このように、本実施の形態６によれば、送信器の送信データ格納ＲＡＭおよび受信器の受信データ格納ＲＡＭを、実施の形態５のメモリ装置を使用して構成するようにしたので、インターリーブ処理のための専用メモリや、インターリーブされたデータを格納するメモリ領域、デインターリーブ処理のための専用メモリや、デインターリーブされたデータを格納するメモリ領域が不要となるため、送受信システムを構成するメモリの面積を削減できる効果がある。
【０２３３】
（実施の形態７）
次に、図１６は、本発明の実施の形態７に係るメモリ応用装置について説明する。
図１６（ａ）は、本発明の実施の形態７に係るメモリ応用装置における第１のＣＰＵを用いたプロセッサシステムにおける概略構成を示すブロック図である。
図１６（ａ）に示すＣＰＵを用いたプロセッサシステムにおいて、１５００はＣＰＵ、１５０１はアドレスバスで、図２６の従来のＣＰＵを用いたプロセッサシステムのＣＰＵ２４００、アドレスバス２４０１と同じものである。
【０２３４】
１５０２はアドレスバス１５０１の上位アドレス信号で、１５０３は本発明の実施の形態１に係るメモリ装置の構成をもつプログラムメモリで、図１のデータ配列切替信号１３１には上位アドレス信号１５０２が接続されている。
【０２３５】
ＣＰＵ１５００は、プログラムを実行するために、アドレスバス１５０１をプログラムメモリ１５０３に入力し、該当するメモリ空間に格納されている命令コードを読み出す。また、すでにプログラムまたはデータテーブルが格納されているメモリ空間内で、命令コードとして使用されないデータビットに、異なる種類のプログラムの命令コードを複数メモリアドレスにわたって分割して配置する。
【０２３６】
ＣＰＵ１５００は、異なる種類のプログラムを実行するために、上位アドレス信号１５０２により割り当てられるメモリ空間に対して命令コードの読み出しを行う。その時、すでにプログラムまたはデータテーブルが格納されているメモリ空間内の所定のデータビットのみがＣＰＵ１５００に読み出され、異なる種類のプログラムが実行されることで、同じメモリ領域を用いて複数の異なるプログラムを実行できるのでプログラムメモリ１５０３のメモリサイズ削減が可能となる。
【０２３７】
また、図１６（ｂ）は、本実施の形態７に係るメモリ応用装置における第１，第２のＣＰＵを用いたプロセッサシステムにおける概略構成を示すブロック図である。
図１６（ｂ）に示すＣＰＵを用いたプロセッサシステムにおいて、１５０６、１５０７はＣＰＵ、１５０８，１５０９はアドレスバス、１５１１はプログラムメモリで、図１６（ａ）のＣＰＵを用いたプロセッサシステムのＣＰＵ１５００、アドレスバス１５０１、プログラムメモリ１５０３と同じものである。
１５０４はＣＰＵ１５０６のシステムクロック、１５０５はシステムクロック１５０４の反転信号でＣＰＵ１５０７のシステムクロックとなり、ＣＰＵ１５０６とＣＰＵ１５０７は互いにシステムクロックの半相分異なるタイミングで動作する。
１５１０はシステムクロック１５０５を選択信号としてアドレスバス１５０８，１５０９のいずれかを選択し、プログラムメモリ１５１１に出力するセレクタ、また、システムクロック１５０５は図１のデータ配列切替信号１３１に接続されている。プログラムメモリ１５１１には図１６（ａ）と同様に、メモリ空間に格納されたプログラムの命令コードと、同じメモリ空間の所定のデータビットに、上記プログラムとは異なる種類のプログラムの命令コードを、複数メモリアドレスにわたって分割して配置する。
【０２３８】
以上のように構成されるＣＰＵを用いたプロセッサシステムにおいて、システムクロック１５０４がＨレベルの時、ＣＰＵ１５０６が出力するアドレスバス１５０８がプログラムメモリ１５１１に入力され、その時図１のデータ配列切替信号１３１にはＬレベルが入力されているので、メモリ空間に格納されたプログラムが読み出されて実行される。
【０２３９】
システムクロック１５０４がＬレベルの時、ＣＰＵ１５０７が出力するアドレスバス１５０９がプログラムメモリ１５１１に入力され、その時図１のデータ配列切替信号１３１にはＨレベルが入力されているので、複数メモリアドレスの所定のデータビットに分割して配置された異なる種類のプログラムの命令コードが読み出され実行されるので、マルチプロセッサシステムにおいても、一つのプログラムメモリの同じメモリ領域を用いて複数の異なるプログラムを実行できるのでプログラムメモリ１５１１のメモリサイズ削減が可能となる。
【０２４０】
このように、本実施の形態７によれば、互いに位相が反転した２つのシステムクロックで動作する２つのＣＰＵがそれぞれ出力するアドレスをアプリケーションメモリに切り替えて入力するようにしたので、一つのプログラムメモリの同じメモリ領域を用いて複数の異なるプログラムを実行できるのでプログラムメモリのメモリサイズ削減が可能となる。
【０２４１】
なお、上記実施１，３，４の形態では、画面を時計方向に回転させるようにしたが、反時計方向に回転させる場合であってもよい。
【０２４２】
また、上記各実施の形態では、１枚の画面を回転させる場合について示したが、縦方向あるいは横方向、さらにはその両方に複数のディスプレイを増設した場合であってもよく、同様の効果が得られる。
【０２４３】
さらに、上記実施の形態１，３，５では、メモリセルアレイを構成する各メモリセルが１ビットを記憶するものとしたが、複数ビットを記憶するものとしてもよく、同様の効果が得られる。
【０２４４】
また、上記実施の形態３のメモリ装置を、実施の形態５のメモリ装置と同様、読み書き可能としてもよく、同様の効果が得られる。
【産業上の利用可能性】
【０２４５】
以上のように、本発明は、所定のメモリアドレスにアクセスすることで複数のメモリアドレスに格納されている所定のビットデータをメモリ装置からのデータ出力として読み出したり、データの配列を並び替えて読み出すことで、冗長なデータの削減や、メモリ領域の有効活用により、メモリの容量を削減することができ、有用である。
【図面の簡単な説明】
【０２４６】
【図１】図１は、本発明の実施の形態１に係るメモリ装置の概略構成を示すブロック図である。
【図２（ａ）】図２（ａ）は、本発明の実施の形態１に係るメモリ装置のアドレス変換動作の原理を示すための、４×４ドットの数字「１」を示す図である。
【図２（ｂ）】図２（ｂ）は、本発明の実施の形態１に係るメモリ装置のデータ配列変換動作の原理を示すための、４×４ドットの数字「１」に割り当てられたアドレスを示す図である。
【図２（ｃ）】図２（ｃ）は、本発明の実施の形態１に係るメモリ装置のデータ配列変換動作の原理を示すための、最初の水平走査で読み出されるアドレス０のデータを示す図である。
【図２（ｄ）】図２（ｄ）は、本発明の実施の形態１に係るメモリ装置のデータ配列変換動作の原理を示すための、最初の水平走査で読み出されるフォントデータを示す図である。
【図２（ｅ）】図２（ｅ）は、本発明の実施の形態１に係るメモリ装置のデータ配列変換動作の原理を示すための、画面を時計回りに９０度回転した状態を示す図である。
【図２（ｆ）】図２（ｆ）は、本発明の実施の形態１に係るメモリ装置のデータ配列変換動作の原理を示すための、画面を時計回りに９０度回転した状態で読み出されるアドレスを示す図である。
【図２（ｇ）】図２（ｇ）は、本発明の実施の形態１に係るメモリ装置のデータ配列変換動作の原理を示すための、フォントが正立で表示される状態を示す図である。
【図３】図３は、本発明の実施の形態２に係るメモリ応用装置の第１の表示制御装置における概略構成を示すブロック図である。
【図４】図４は、図３におけるデータ配列変換回路を表す図面である。
【図５（ａ）】図５（ａ）は、図３におけるフォントデータの状態を表わした図である。
【図５（ｂ）】図５（ｂ）は、図３におけるフォントデータを、ＴＶ画面を横長に設置した時に表示される状態を表した図である。
【図５（ｃ）】図５（ｃ）は、図３におけるフォントデータを、ＴＶ画面を縦長に設置した時に表示される状態を表した図である。
【図６】図６は、本発明の実施の形態２に係るメモリ応用装置の第２の表示制御装置における概略構成を示すブロック図である。
【図７】図７は、図６におけるメモリアクセス制御回路を表す図である。
【図８】図８は、図６におけるデータ配列変換回路を表す図である。
【図９（ａ）】図９（ａ）は、図６におけるフォントデータの状態を表わした図である。
【図９（ｂ）】図９（ｂ）は、図６におけるフォントデータを、ＴＶ画面を横長に設置した時に表示される状態を表した図である。
【図９（ｃ）】図９（ｃ）は、図６におけるフォントデータを、ＴＶ画面を縦長に設置した時に表示される状態を表した図である。
【図１０】図１０は、本発明の実施の形態３に係るメモリ装置の概略構成を示すブロック図である。
【図１１】図１１は、本実施の形態４に係るメモリ応用装置の第３の表示制御装置におけるメモリアクセス制御回路の概略構成を示すブロック図である。
【図１２（ａ）】図１２（ａ）は、本実施の形態４におけるフォントデータの状態を表わした図である。
【図１２（ｂ）】図１２（ｂ）は、本実施の形態４におけるフォントデータを、ＴＶ画面を横長に設置した時に表示される状態を表した図である。
【図１２（ｃ）】図１２（ｃ）は、本実施の形態４におけるフォントデータを、ＴＶ画面を縦長に設置した時に表示される状態を表した図である。
【図１３】図１３は、本発明の実施の形態５に係るメモリ装置の概略構成を示すブロック図である。
【図１４】図１４は、本発明の実施の形態６に係るメモリ応用装置の送受信システムにおける概略構成を示すブロック図である。
【図１５（ａ）】図１５（ａ）は、本発明の実施の形態６に係る送信器側のプロセッサでの命令ステップを示すフローチャートを示す図である。
【図１５（ｂ）】図１５（ｂ）は、本発明の実施の形態６に係る受信器側のプロセッサでの命令ステップを示すフローチャートを示す図である。
【図１６（ａ）】図１６（ａ）は、本発明の実施の形態７に係るメモリ応用装置の第１のＣＰＵを用いたプロセッサシステムにおける概略構成を示すブロック図である。
【図１６（ｂ）】図１６（ｂ）は、本発明の実施の形態７に係るメモリ応用装置の第１，第２のＣＰＵを用いたプロセッサシステムにおける概略構成を示すブロック図である。
【図１７】図１７は、従来のメモリ装置のＲＯＭにおける構成を示すブロック図である。
【図１８】図１８は、従来のメモリ応用装置の表示制御装置における構成を示すブロック図である。
【図１９（ａ）】図１９（ａ）は、図１８におけるフォントデータの状態を表した図である。
【図１９（ｂ）】図１９（ｂ）は、図１８におけるフォントデータを、ＴＶ画面を横長に設置した時に表示される状態を表した図である。
【図１９（ｃ）】図１９（ｃ）は、図１８におけるフォントデータを、ＴＶ画面を縦長に設置した時に表示される状態を表した図である。
【図２０（ａ）】図２０（ａ）は、ＴＶ画面を横長で設置した状態を表わした図である。
【図２０（ｂ）】図２０（ｂ）は、ＴＶ画面を縦長で設置した状態を表わした図である。
【図２０（ｃ）】図２０（ｃ）は、４×４ドットの数字「１」を、ＴＶ画面を横長で設置して表示した状態を表わした図である。
【図２０（ｄ）】図２０（ｄ）は、４×４ドットの数字「１」を、ＴＶ画面を縦長で設置して表示した状態を表わした図である。
【図２１（ａ）】図２１（ａ）は、図１８におけるフォントデータの色表現が階調色でＴＶ画面に表示される場合のレイヤーを表した図である。
【図２１（ｂ）】図２１（ｂ）は、図１８におけるフォントデータの色表現が階調色でＴＶ画面に表示される場合の水平走査を表した図である。
【図２２】図２２は、図２０におけるメモリに格納されるフォントデータの論理アドレス空間イメージを表わす図である。
【図２３】図２３は、従来のメモリ応用装置の送受信システムにおける構成を示すブロック図である。
【図２４（ａ）】図２４（ａ）は、図２３の送受信システムにおける送信データの一例を表す図である。
【図２４（ｂ）】図２４（ｂ）は、図２３の送受信システムにおける伝送データの一例を表す図である。
【図２５（ａ）】図２５（ａ）は、通常のＲＡＭでプロセッサの論理演算機能などを用いてインターリーブ処理を実現する時のフローチャートを示す図である。
【図２５（ｂ）】図２５（ｂ）は、通常のＲＡＭでプロセッサの論理演算機能などを用いてデインターリーブ処理を実現する時のフローチャートを示す図である。
【図２６】図２６は、従来のメモリ応用装置のＣＰＵを用いたプロセッサシステムにおける構成を示すブロック図である。
【符号の説明】
【０２４７】
１００  メモリブロック
１0，１1，１2，１3，・・・，１n-1  メモリセルアレイ
１０１，２０１，３０１  データ配列切替出力部
１０２  ワードデコーダ
１０３  カラムデコーダ
２0，・・・，２m-1  ワード選択信号
３0，・・・，３n-1  カラム選択信号
０00，・・・，０m-1n-1、１00，・・・，１m-1n-1、２00，・・・，２m-1n-1、３00，・・・，３m-1n-1、・・・、ｎ−１00，・・・，ｎ−１m-1n-1  メモリセル
２０0，・・・，２０n-1、２１0・・・，２１n-1、・・・、２ｎ−１0，・・・，２ｎ−１n-1、４０0，・・・，４０n-1  バッファ回路
３０0，・・・，３０n-1，３１0・・・，３１n-1、・・・、３ｎ−１0，・・・，３ｎ−１n-1  マルチプレクサ
４0，・・・，４n-1  データ出力
４１0，・・・，４１n-1  データ出力
５０0，・・・，５０n-1、５１0，・・・，５１n-1、５２0，・・・，５２n-1、５３0，・・・，５３n-1、５０0ａ，・・・，５０n-1ａ、５０0ｂ，・・・，５０n-1ｂ  ２入力アンドゲート
１０４  メモリセルアレイ選択部
１０５  データ書込部
１０６  書込読出制御部
１３１  データ配列切替信号
２０６  表示用フォントＲＯＭ
５０３  表示動作コントロール回路
５０９  表示データシフトレジスタ
５１３  データ配列変換回路
５１７  メモリアクセス制御回路
６００，１０００  加算器
６０１，１００１  乗算器
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2007011037.tif 000050
【図２（ａ）】
2007011037.tif 000051
【図２（ｂ）】
2007011037.tif 000052
【図２（ｃ）】
2007011037.tif 000053
【図２（ｄ）】
2007011037.tif 000054
【図２（ｅ）】
2007011037.tif 000055
【図２（ｆ）】
2007011037.tif 000056
【図２（ｇ）】
2007011037.tif 000057
【図３】
2007011037.tif 000058
【図４】
2007011037.tif 000059
【図５（ａ）】
2007011037.tif 000060
【図５（ｂ）】
2007011037.tif 000061
【図５（ｃ）】
2007011037.tif 000062
【図６】
2007011037.tif 000063
【図７】
2007011037.tif 000064
【図８】
2007011037.tif 000065
【図９（ａ）】
2007011037.tif 000066
【図９（ｂ）】
2007011037.tif 000067
【図９（ｃ）】
2007011037.tif 000068
【図１０】
2007011037.tif 000069
【図１１】
2007011037.tif 000070
【図１２（ａ）】
2007011037.tif 000071
【図１２（ｂ）】
2007011037.tif 000072
【図１２（ｃ）】
2007011037.tif 000073
【図１３】
2007011037.tif 000074
【図１４】
2007011037.tif 000075
【図１５（ａ）】
2007011037.tif 000076
【図１５（ｂ）】
2007011037.tif 000077
【図１６（ａ）】
2007011037.tif 000078
【図１６（ｂ）】
2007011037.tif 000079
【図１７】
2007011037.tif 000080
【図１８】
2007011037.tif 000081
【図１９（ａ）】
2007011037.tif 000082
【図１９（ｂ）】
2007011037.tif 000083
【図１９（ｃ）】
2007011037.tif 000084
【図２０（ａ）】
2007011037.tif 000085
【図２０（ｂ）】
2007011037.tif 000086
【図２０（ｃ）】
2007011037.tif 000087
【図２０（ｄ）】
2007011037.tif 000088
【図２１（ａ）】
2007011037.tif 000089
【図２１（ｂ）】
2007011037.tif 000090
【図２２】
2007011037.tif 000091
【図２３】
2007011037.tif 000092
【図２４（ａ）】
2007011037.tif 000093
【図２４（ｂ）】
2007011037.tif 000094
【図２５（ａ）】
2007011037.tif 000095
【図２５（ｂ）】
2007011037.tif 000096
【図２６】
2007011037.tif 000097
【手続補正書】
【提出日】平成20年1月27日(2008.1.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
マルチプレクサ３０1の出力＝／１３１・３1＋１３１・３0
・
・
マルチプレクサ３０iの出力＝／１３１・３i＋１３１・３0（図示せず）
・
・
マルチプレクサ３０n-1の出力＝／１３１・３n-1＋１３１・３0
マルチプレクサ３１0の出力＝／１３１・３0＋１３１・３1
マルチプレクサ３１2の出力＝／１３１・３2＋１３１・３1（図示せず）
・
・
マルチプレクサ３１iの出力＝／１３１・３i＋１３１・３1（図示せず）
・
・
マルチプレクサ３１n-1の出力＝／１３１・３n-1＋１３１・３1
・
・
・
マルチプレクサ３ｎ−１0の出力＝／１３１・３0＋１３１・３n-1
・
・
マルチプレクサ３ｎ−１iの出力＝／１３１・３i＋１３１・３n-1（図示せず）
・
・
マルチプレクサ３ｎ−１n-2の出力＝／１３１・３n-2＋１３１・３n-1
となる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正の内容】
【０１２１】
また、データ配列切替出力部１０１は、上述のバッファ回路２０0，・・・，２ｉi，・・・，２ｎ−１n-1、バッファ回路２０1，・・・，２０n-1、２１0，２１2（図示せず），・・・，２１n-1、・・・、２ｎ−１0，・・・，２ｎ−１n-2およびマルチプレクサ３０1，・・・，３０n-1，３１0，３１2（図示せず），・・・，３１n-1、・・・、３ｎ−１0，・・・，３ｎ−１n-2からなる。
このデータ配列切替出力部１０１は、データ配列切替信号１３１に応じて、ビット０ないしビットｎ−１の各メモリセルアレイからの１ビットずつのｎビットのデータ、あるいはビット０ないしビットｎ−１のいずれか１つのメモリセルアレイの同一ワードからのｎビットのデータのいずれかを、データ出力４0，・・・，４n-1に出力する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
このとき、バッファ回路２１0ｂ，２１2ｂ（図示せず），・・・，２１n-1ｂの出力はアクティブ、バッファ回路２１0ｃ，２１2ｃ（図示せず），・・・，２１n-1ｃの出力はノンアクティブとなるので、メモリセル１00，１01，・・・，１0n-1の出力がデータ出力４0，４1，・・・，４n-1に現れる。
【国際調査報告】
2007011037.tif 000098
2007011037.tif 000099