(57)【要約】【課題】キャパシタ誘電体膜に還元性物質が侵入するのを効果的に防止することができる半導体装置を提供すること。【解決手段】回路形成領域Icにおける下地絶縁膜２５の上に形成されたキャパシタQと、キャパシタQの上方に形成された最上層の層間絶縁膜５４と、周辺領域Ipにおけるシリコン基板１０上に形成され、少なくとも層間絶縁膜５４の上面に達する高さを有すると共に、回路形成領域Icを囲う耐湿リングSLと、耐湿リングSL上とその周囲の層間絶縁膜５４上に形成されたブロック膜５８と、周辺領域Ipの層間絶縁膜５４の上に形成され、電極パッド６０ｅを備えると共に、ダイシング面７１に断面が露出する電極用導体パターン６０ｄとを有する半導体装置７０による。【選択図】  図２１
2007083366.tif 000002
【特許請求の範囲】
【請求項１】
回路形成領域と周辺領域とを有する半導体基板と、
前記半導体基板の上に形成された下地絶縁膜と、
前記回路形成領域における前記下地絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に形成してなるキャパシタと、
前記キャパシタの上方に形成された最上層の層間絶縁膜と、
前記周辺領域における前記半導体基板上に形成され、少なくとも前記層間絶縁膜の上面に達する高さを有すると共に、前記回路形成領域を囲う耐湿リングと、
前記耐湿リング上とその周囲の前記層間絶縁膜上に形成されたブロック膜と、
前記周辺領域の前記層間絶縁膜の上に形成され、電極パッドを備えると共に、ダイシング面に断面が露出する電極用導体パターンと、
を有することを特徴とする半導体装置。
【請求項２】
前記耐湿リングは、フェンス状導電性プラグとリング状導体パターンとを交互に積み重ねてなり、最上層に前記フェンス状導電性プラグを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記フェンス状導電性プラグはタングステンを含み、前記リング状導体パターンはアルミニウムを含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ブロック膜は、前記チップ領域を囲うリング状であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ブロック膜は単層の絶縁膜で構成されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ブロック膜は、窒化シリコン膜、酸窒化シリコン膜、アルミナ膜、及び酸化チタン膜のいずれかであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記電極用導体パターンは、前記ブロック膜の上にも形成されることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記電極用導体パターンは、アルミニウム膜を含む金属積層膜よりなることを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記ブロック膜は、ブロック導電膜とブロック絶縁膜とをこの順に形成してなることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記ブロック絶縁膜は、前記ブロック導電膜の前記ダイシング面寄りの側面上と、該側面の横の前記層間絶縁膜上にも形成され、前記ブロック絶縁膜の断面が前記ダイシング面に露出することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記ブロック導電膜は、アルミニウム膜を含む金属積層膜よりなり、
前記ブロック絶縁膜は、窒化シリコン膜、酸窒化シリコン膜、アルミナ膜、及び酸化チタン膜のいずれかであることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記層間絶縁膜の上に形成された下部導体パターンと、
前記層間絶縁膜上と前記ブロック膜上とに形成され、前記下部導体パターンの上に開口を備えたパッシベーション膜と、
前記パッシベーション膜上と、前記開口内の前記下部導体パターン上とに形成された上部導体パターンとを有し、
前記電極用導体パターンが前記下部導体パターンと前記上部導体パターンとにより構成されることを特徴とする請求項９に記載の半導体装置。
【請求項１３】
前記下部導体パターンと前記上部導体パターンは、それぞれアルミニウム膜を含む金属積層膜よりなることをと特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記層間絶縁膜は、キャパシタ保護絶縁膜を含む積層膜で構成されることを特徴とする請求項１に記載の半導体装置。
【請求項１５】
前記キャパシタ保護絶縁膜は、アルミナ膜又は酸化チタン膜であることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
チップ領域とスクライブ領域とを有する半導体基板と、
前記半導体基板の上に形成された下地絶縁膜と、
前記チップ領域の回路形成領域における前記下地絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に形成してなるキャパシタと、
前記キャパシタの上方に形成された最上層の層間絶縁膜と、
前記チップ領域の周辺領域における前記半導体基板上に形成され、少なくとも前記層間絶縁膜の上面に達する高さを有すると共に、前記回路形成領域を囲う耐湿リングと、
前記耐湿リング上とその周囲の前記層間絶縁膜上に形成されたブロック膜と、
前記層間絶縁膜上と前記ブロック膜上とに形成され、前記周辺領域から前記スクライブ領域に延在し、該周辺領域に電極パッドを備えると共に、前記スクライブ領域に試験用パッドを備えた電極用導体パターンと、
を有することを特徴とする半導体ウエハ構造。
【請求項１７】
前記耐湿リングは、フェンス状導電性プラグとリング状導体パターンとを交互に積み重ねてなり、最上層に前記フェンス状導電性プラグを有することを特徴とする請求項１６に記載の半導体ウエハ構造。
【請求項１８】
前記ブロック膜は、窒化シリコン膜、酸窒化シリコン膜、アルミナ膜、及び酸化チタン膜のいずれかよりなる単層の絶縁膜であることを特徴とする請求項１６に記載の半導体ウエハ構造。
【請求項１９】
前記ブロック膜は、ブロック導電膜とブロック絶縁膜とをこの順に形成してなることを特徴とする請求項１６に記載の半導体ウエハ構造。
【請求項２０】
チップ領域とスクライブ領域とを有する半導体基板の上に下地絶縁膜を形成する工程と、
前記チップ領域の回路形成領域における前記下地絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に積層してキャパシタを形成する工程と、
前記キャパシタの上方に最上層の層間絶縁膜を形成する工程と、
前記チップ領域の周辺領域における前記半導体基板上に、少なくとも前記層間絶縁膜の上面に達する高さを有すると共に、前記回路形成領域を囲う耐湿リングを形成する工程と、
前記耐湿リング上とその周囲の前記層間絶縁膜上にブロック膜を形成する工程と、
前記層間絶縁膜上と前記ブロック膜上とに、前記周辺領域から前記スクライブ領域に延在し、該周辺領域に電極パッドを備えると共に、前記スクライブ領域に試験用パッドを備えた電極用導体パターンを形成する工程と、
を有することを特徴とする半導体ウエハ構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体ウエハ構造、及び半導体ウエハ構造の製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。【０００３】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。【０００４】
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeRAMにはある。更に、高集積度、及び高耐久性を実現できるという点でもFeRAMは有利である。【０００５】
FeRAMが備える強誘電体キャパシタでは、そのキャパシタ誘電体膜の材料として、残留分極電荷量が１０〜３０μC/cm2程度と高いPZT(Pb(Zr,Ti)O3)膜やSBT(SrBi2Ta2O9)等のペロブスカイト構造の強誘電体酸化物が使用される。【０００６】
このような強誘電体酸化物は、水素や水分等の還元性物質に曝されると、膜中の酸素が還元されて酸素欠乏の状態となる。その結果、強誘電体酸化物の結晶性が低下し、その残留分極電荷量等の強誘電体特性が劣化する。【０００７】
ここで、FeRAM等の半導体装置の製造では、必要な回路を半導体基板に形成した後、半導体基板をダイシングして個々の半導体チップに分離することが行われる。このとき、半導体チップのダイシング面には層間絶縁膜の断面が露出するので、外部雰囲気中の水分がこの断面から半導体チップの中に入り、水分によって強誘電体キャパシタが劣化し易くなる。【０００８】
そのため、高品位なFeRAMを提供するには、ダイシングの後に半導体チップの外部から侵入する還元性物質を効果的にブロックし、還元性物質によって強誘電体キャパシタが劣化しないようにすることが重要となる。【０００９】
ダイシング後の半導体チップの耐湿性を高める構造として、耐湿リングと呼ばれるものが知られている。耐湿リングは、回路とボンディングパッドとを囲むようにして半導体チップの外周にリング状に形成された構造体であり、外部からの水分をブロックするように機能する。【００１０】
このような耐湿リングについては、特許文献１、２にその一例が開示されている。【００１１】
ところで、半導体装置の製造工程では、半導体基板をダイシングして半導体チップに個片化する前に、ボンディングパッドに試験プローブを当接させ、ウエハレベルの状態で電気特性試験が行われる。【００１２】
特許文献１、２に開示される耐湿リングによれば、水分ブロックの効果はある程度期待できるものの、ウエハレベルでの電気特性試験のときに、試験プローブによってボンディングパッドに損傷やクラックが発生し、ボンディングパッドの周囲から強誘電体キャパシタに至る水分の侵入経路が形成される恐れがある。また、ボンディングパッドの損傷により、金線等のボンディングワイヤがボンディングパッドから剥離し易くなるという不都合も発生する。【００１３】
この点に鑑み、例えば特許文献３〜６では、試験用パッドとボンディングパッドとを分けて形成し、ウエハレベルの試験では試験用パッドにのみプローブを当接させることで、試験時にボンディングパッドに損傷が入らないようにしている。【００１４】
しかしながら、特許文献３〜６では、半導体チップの耐湿性を高めることについて何ら考慮されていない。【００１５】
その他に、本発明に関連する技術が、特許文献７〜９にも開示されている。
【特許文献１】特開２００４−２９７０２２号公報
【特許文献２】特開２００５−１７５２０４号公報
【特許文献３】特開昭６０−２４１２２９号公報
【特許文献４】特開平２−２３５３５６号公報
【特許文献５】特開平５−２９９４８４号公報
【特許文献６】特開平９−３３０９６３号公報
【特許文献７】特開２００４−２９６７７５号公報
【特許文献８】特許第２９１７３６２号公報
【特許文献９】特開２００３−９２３５３号公報
【発明の開示】
【００１６】
本発明の目的は、キャパシタ誘電体膜に還元性物質が侵入するのを効果的に防止することができる半導体装置を提供することにある。
【００１７】
また、本発明の別の目的は、ボンディングパッド等の電極パッドが損傷するのを防ぎながら、キャパシタ誘電体膜に還元性物質が侵入するのを効果的に防止することができる半導体ウエハ構造とその製造方法を提供することにある。
【００１８】
本発明の一観点によれば、回路形成領域と周辺領域とを有する半導体基板と、前記半導体基板の上に形成された下地絶縁膜と、前記回路形成領域における前記下地絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に形成してなるキャパシタと、前記キャパシタの上方に形成された最上層の層間絶縁膜と、前記周辺領域における前記半導体基板上に形成され、少なくとも前記層間絶縁膜の上面に達する高さを有すると共に、前記回路形成領域を囲う耐湿リングと、前記耐湿リング上とその周囲の前記層間絶縁膜上に形成されたブロック膜と、前記周辺領域の前記層間絶縁膜の上に形成され、電極パッドを備えると共に、ダイシング面に断面が露出する電極用導体パターンとを有する半導体装置が提供される。
【００１９】
本発明に係る半導体装置によれば、最上層の層間絶縁膜の上面に達する高さに耐湿リングを形成するので、層間絶縁膜のダイシング面から侵入する還元性物質を耐湿リングによってブロックすることができ、キャパシタ誘電体膜が還元性物質に曝されるのを防止することが可能となる。これにより、キャパシタ誘電体膜の強誘電体特性、例えば残留分極電荷量等が還元性物質によって劣化するのを抑制でき、ダイシングの後でも強誘電体キャパシタの特性を維持することが可能となる。
【００２０】
また、上記の層間絶縁膜として、キャパシタ保護絶縁膜を含む積層膜を形成してもよい。このようにすると、キャパシタ保護絶縁膜により、半導体装置の上方向から還元性物質が侵入するのを防止でき、キャパシタ誘電体膜の劣化をより一層効果的に防ぐことが可能となる。
【００２１】
本発明の別の観点によれば、チップ領域とスクライブ領域とを有する半導体基板と、前記半導体基板の上に形成された下地絶縁膜と、前記チップ領域の回路形成領域における前記下地絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に形成してなるキャパシタと、前記キャパシタの上方に形成された最上層の層間絶縁膜と、前記チップ領域の周辺領域における前記半導体基板上に形成され、少なくとも前記層間絶縁膜の上面に達する高さを有すると共に、前記回路形成領域を囲う耐湿リングと、前記耐湿リング上とその周囲の前記層間絶縁膜上に形成されたブロック膜と、前記層間絶縁膜上と前記ブロック膜上とに形成され、前記周辺領域から前記スクライブ領域に延在し、該周辺領域に電極パッドを備えると共に、前記スクライブ領域に試験用パッドを備えた電極用導体パターンとを有する半導体ウエハ構造が提供される。
【００２２】
本発明に係る半導体ウエハ構造によれば、電極パッドとは別に、スクライブ領域における電極用導体パターンに試験用パッドを設ける。従って、ウエハレベルでテストを行う場合は、この試験用パッドにプローブを当接させて試験電流を回路に供給すればよく、電極パッドにプローブを当接させる必要が無い。そのため、ウエハレベルでのテストの際に、プローブによって電極パッドが損傷したり、損傷した電極パッドの周囲からキャパシタ誘電体膜に至る還元性物質の侵入経路が形成されたりしないので、ウエハレベルでのテストに起因するキャパシタ誘電体膜の劣化を防止できる。
【００２３】
しかも、既述の半導体装置と同様に、この半導体ウエハ構造においても、最上層の層間絶縁膜の上面に至る高さに耐湿リングを形成するので、横方向からの還元性物質の侵入を阻止でき、この還元性物質に起因するキャパシタ誘電体膜の劣化を防ぐことができる。
【００２４】
本発明の更に別の観点によれば、チップ領域とスクライブ領域とを有する半導体基板の上に下地絶縁膜を形成する工程と、前記チップ領域の回路形成領域における前記下地絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に積層してキャパシタを形成する工程と、前記キャパシタの上方に最上層の層間絶縁膜を形成する工程と、前記チップ領域の周辺領域における前記半導体基板上に、少なくとも前記層間絶縁膜の上面に達する高さを有すると共に、前記回路形成領域を囲う耐湿リングを形成する工程と、前記耐湿リング上とその周囲の前記層間絶縁膜上にブロック膜を形成する工程と、前記層間絶縁膜上と前記ブロック膜上とに、前記周辺領域から前記スクライブ領域に延在し、該周辺領域に電極パッドを備えると共に、前記スクライブ領域に試験用パッドを備えた電極用導体パターンを形成する工程とを有する半導体ウエハ構造の製造方法が提供される。
【図面の簡単な説明】
【００２５】
【図１】図１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その３）である。
【図４】図４（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その４）である。
【図５】図５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その５）である。
【図６】図６は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その６）である。
【図７】図７は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その７）である。
【図８】図８は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その８）である。
【図９】図９は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その９）である。
【図１０】図１０は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その１０）である。
【図１１】図１１は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その１１）である。
【図１２】図１２は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その１２）である。
【図１３】図１３は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その１３）である。
【図１４】図１４は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その１４）である。
【図１５】図１５は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その１５）である。
【図１６】図１６は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その１６）である。
【図１７】図１７は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その１７）である。
【図１８】図１８は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その１８）である。
【図１９】図１９は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図（その１９）である。
【図２０】図２０は、本発明の第１実施形態に係る半導体ウエハ構造に対するテスト工程の断面図である。
【図２１】図２１は、本発明の第１実施形態に係る半導体ウエハ装置に対するダイシング工程の断面図である。
【図２２】図２２は、本発明の第１実施形態に係る半導体ウエハ装置における、第１のフェンス状導電性プラグの平面レイアウトを示す拡大平面図である。
【図２３】図２３は、本発明の第１実施形態に係る半導体ウエハ構造における、第１のリング状導体パターンの拡大平面図である。
【図２４】図２４は、本発明の第１実施形態に係る半導体ウエハ構造におけるブロック膜の平面レイアウトを示す拡大平面図である。
【図２５】図２５は、本発明の第１実施形態に係る半導体ウエハ構造における電極用導体パターンの平面レイアウトを示す拡大平面図である。
【図２６】図２６は、本発明の第１実施形態において、図１９に示す工程を終了した後の電極用導体パターン近傍の拡大平面図である。
【図２７】図２７は、本発明の第１実施形態に係る半導体ウエハ構造の全体平面図である。
【図２８】図２８は、本発明の第２実施形態に係る半導体ウエハ構造の製造途中の断面図（その１）である。
【図２９】図２９は、本発明の第２実施形態に係る半導体ウエハ構造の製造途中の断面図（その２）である。
【図３０】図３０は、本発明の第２実施形態に係る半導体ウエハ構造の製造途中の断面図（その３）である。
【図３１】図３１は、本発明の第２実施形態に係る半導体ウエハ構造の製造途中の断面図（その４）である。
【図３２】図３２は、本発明の第２実施形態に係る半導体ウエハ構造の製造途中の断面図（その５）である。
【図３３】図３３は、本発明の第２実施形態に係る半導体ウエハ構造の製造途中の断面図（その６）である。
【図３４】図３４は、本発明の第２実施形態に係る半導体ウエハ構造の製造途中の断面図（その７）である。
【図３５】図３５は、本発明の第２実施形態に係る半導体ウエハ構造の製造途中の断面図（その８）である。
【図３６】図３６は、本発明の第２実施形態に係る半導体ウエハ構造の製造途中の断面図（その９）である。
【図３７】図３７は、本発明の第２実施形態に係る半導体ウエハ構造の製造途中の断面図（その１０）である。
【図３８】図３８は、本発明の第２実施形態に係る半導体ウエハ構造の製造途中の断面図（その１１）である。
【図３９】図３９は、本発明の第２実施形態に係る半導体ウエハ構造に対するテスト工程の断面図である。
【図４０】図４０は、本発明の第２実施形態に係る半導体ウエハ装置に対するダイシング工程の断面図である。
【図４１】図４１は、本発明の第２実施形態に係る半導体ウエハ装置における、第１、第２導体パターンとブロック導電膜の平面レイアウトを示す拡大平面図である。
【図４２】図４２は、本発明の第２実施形態に係る半導体ウエハ装置におけるブロック膜の平面レイアウトを示す拡大平面図である。
【図４３】図４３は、本発明の第２実施形態において、図３７に示す工程を終了した後の導体パターン近傍の拡大平面図である。
【図４４】図４４は、比較例に係る半導体ウエハ構造の断面図である。
【発明を実施するための最良の形態】
【００２６】
以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。【００２７】
（１）第１実施形態
図１〜図１９は、本発明の第１実施形態に係る半導体ウエハ構造の製造途中の断面図である。【００２８】
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。【００２９】
まず、n型又はp型のシリコン（半導体）基板１０の表面を熱酸化することにより素子分離絶縁膜１１を形成し、この素子分離絶縁膜１１でトランジスタの活性領域を画定する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。【００３０】
また、シリコン基板１０は、例えば直径が８インチのシリコンウエハであって、図示のように、チップ領域Iとスクライブ領域IIとを有する。このうち、チップ領域Iは、後で強誘電体キャパシタ等が形成される回路形成領域Icと、ボンディングパッド等が形成される周辺領域Ipとに大別される。【００３１】
次いで、シリコン基板１０の活性領域にp型不純物、例えばボロンを導入してpウェル１２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜１４となる熱酸化膜を約６〜７nmの厚さに形成する。【００３２】
続いて、シリコン基板１０の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板１０上にゲート電極１５を形成する。【００３３】
そのゲート絶縁膜１５は、pウェル１２上に互いに平行に二つ形成され、その各々はワード線の一部を構成する。【００３４】
更に、ゲート電極１５をマスクにするイオン注入により、ゲート電極１５の横のシリコン基板１０にn型不純物としてリンを導入し、第１、第２ソース／ドレインエクステンション１７ａ、１７ｂを形成する。【００３５】
その後に、シリコン基板１０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１５の横に絶縁性スペーサ１８として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成する。【００３６】
続いて、この絶縁性スペーサ１８とゲート電極１５をマスクにしながら、シリコン基板１０に砒素等のn型不純物を再びイオン注入することにより、ゲート電極１５の側方のシリコン基板１０に第１、第２ソース／ドレイン領域１９ａ、１９ｂを形成する。【００３７】
更に、シリコン基板１０の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１、第２ソース／ドレイン領域１９ａ、１９ｂにおけるシリコン基板１０上にコバルトシリサイド層等の高融点シリサイド層２２を形成し、各ソース／ドレイン領域１９ａ、１９ｂを低抵抗化する。なお、このような高融点金属シリサイド層２２は、周辺領域Ipとスクライブ領域IIのそれぞれにおけるシリコン基板１０の表層にも形成される。【００３８】
その後に、素子分離絶縁膜１１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。【００３９】
ここまでの工程により、シリコン基板１０の活性領域には、ゲート絶縁膜１４、ゲート電極１５、及び第１、第２ソース／ドレイン領域１９ａ、１９ｂ等によって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。【００４０】
次に、図１（ｂ）に示すように、シリコン基板１０の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それをカバー絶縁膜２４とする。【００４１】
更に、TEOS(tetra ethoxy silane)ガスを使用するプラズマCVD法により、このカバー絶縁膜２４の上に下地絶縁膜２５として酸化シリコン(SiO)膜を厚さ約６００nmに形成した後、CMP(Chemical Mechanical Polishing)法で下地絶縁膜２５を約２００nm程度研磨し、下地絶縁膜２５の上面を平坦化する。【００４２】
次に、図２（ａ）に示す断面構造を得るまでの工程について説明する。【００４３】
まず、下地絶縁膜２５の上に、スパッタ法により下部電極用導電膜２７としてプラチナ膜を形成する。この下部電極用導電膜２７は、後でパターニングされてキャパシタ下部電極になり、その膜厚は約１５５nmである。【００４４】
更に、第１絶縁膜２７の上に、スパッタ法によりPZT膜を１５０〜２００nmの厚さに形成して、このPZT膜を強誘電体膜２８とする。【００４５】
なお、強誘電体膜２８の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜２８の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等のBi層状構造化合物や、PZTにランタンをドープしたPLZT(Pb1-xLaxZr1-yTiyO3)、或いはその他の金属酸化物強誘電体で強誘電体膜２８を構成してもよい。【００４６】
ここで、スパッタ法で形成されたPZTは、成膜直後では殆ど結晶化しておらず、強誘電体特性に乏しい。そこで、強誘電体膜２８を構成するPZTを結晶化させるための結晶化アニールとして、酸素含有雰囲気中で基板温度を約５８５℃とするRTA(Rapid Thermal Anneal)を約９０秒間行う。なお、MOCVD法で強誘電体膜２８を形成する場合は、この結晶化アニールは不要である。【００４７】
次に、上記の強誘電体膜２８の上に、スパッタ法で第１酸化イリジウム(IrO2)膜を厚さ約５０nmに形成し、この第１酸化イリジウム膜に対してRTAを施す。そのRTAの条件は特に限定されないが、本実施形態では、酸素含有雰囲気中で基板温度を７２５℃、処理時間を２０秒とする。【００４８】
その後に、第１酸化イリジウム膜の上にスパッタ法により第２酸化イリジウム膜を厚さ約２００nmに形成し、これら第１、第２酸化イリジウム膜よりなる積層膜を上部電極用導電膜２９とする。【００４９】
なお、上記した下部電極用導電膜２７を形成する前に、スパッタ法により下地絶縁膜２５上にアルミナ(Al2O3)膜を薄く、例えば２０nm程度の厚さ形成してもよい。このようにすると、下地絶縁膜２５上に下部電極用導電膜２７を直接形成する場合と比較して、下部電極用導電膜２７を構成するプラチナの配向性が良好となる。そして、その下部電極用導電膜２７の配向の作用によって、強誘電体膜２８を構成するPZTの配向が揃えられ、強誘電体膜２８の強誘電体特性が向上する。【００５０】
次いで、図２（ｂ）に示すように、フォトリソグラフィとエッチングにより上部電極用導電膜２９をパターニングして上部電極２９ａを形成する。そして、このパターニングにより強誘電体膜２８が受けたダメージを回復させるために、強誘電体膜２８に対する回復アニールを縦型炉内で行う。この回復アニールは酸素含有雰囲気において行われ、その条件は、例えば、基板温度６５０℃、処理時間６０分である。【００５１】
続いて、図３（ａ）に示すように、フォトリソグラフィとエッチングにより強誘電体膜２８をパターニングし、PZT等の強誘電体材料で構成されるキャパシタ誘電体膜２８ａを形成する。このパターニングでキャパシタ誘電体膜２８ａが受けたダメージは回復アニールによって回復される。この回復アニールは、上記と同様に縦型炉を用いて酸素含有雰囲気中で行われ、その条件として基板温度３５０℃、処理時間６０分が採用される。【００５２】
次に、図３（ｂ）に示すように、シリコン基板１０の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜２８ａを保護するための第１アルミナ膜３１をスパッタ法で厚さ約５０nmに形成する。そして、スパッタによりキャパシタ誘電体膜２８ａが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を５５０℃とする回復アニールを約６０分間行う。この回復アニールは、例えば縦型炉を用いて行われる。【００５３】
次いで、図４（ａ）に示すように、フォトリソグラフィとエッチングにより、下部電極用導電膜２７と第１アルミナ膜３１とをパターニングし、キャパシタ誘電体膜２８ａの下の下部電極用導電膜２７を下部電極２７ａにすると共に、この下部電極２７ａを覆うように第１アルミナ膜３１を残す。【００５４】
その後に、プロセス中にキャパシタ誘電体２８ａが受けたダメージを回復させるために、縦型炉において、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気中においてキャパシタ誘電体膜２８ａに回復アニールを施す。【００５５】
ここまでの工程により、シリコン基板１０のチップ領域Iには、下部電極２７ａ、キャパシタ誘電体膜２８ａ、及び上部電極２９ａをこの順に積層してなるキャパシタQが形成されたことになる。【００５６】
続いて、図４（ｂ）に示すように、シリコン基板１０の上側全面に、キャパシタ誘電体膜２８ａを保護するための第２アルミナ膜３３をスパッタ法で約２０nmの厚さに形成する。この第２アルミナ膜３３は、その下の第１アルミナ膜３１と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜２８ａに至るのを防止し、キャパシタ誘電体膜２８ａが還元されてその強誘電体特性が劣化するのを抑えるように機能する。【００５７】
その後に、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜２８ａに対して回復アニールを施す。【００５８】
更に、図５（ａ）に示すように、TEOSガスを使用するプラズマCVD法により、上記の第２アルミナ膜３３上に酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第１絶縁膜３４とする。この後に、第１絶縁膜３４の上面をCMP法で研磨して平坦化する。【００５９】
これにより、キャパシタQの上に、第２アルミナ膜３３と第１絶縁膜３４とで構成される第１層間絶縁膜３５が形成されたことになる。なお、本明細書において層間絶縁膜とは、その上面に配線が形成される絶縁膜のことを言う。【００６０】
次に、図５（ｂ）に示す断面構造を得るまでの工程について説明する。【００６１】
まず、フォトリソグラフィとドライエッチングにより、第１層間絶縁膜３５、下地絶縁膜２５、及びカバー絶縁膜２４をパターニングして、回路形成領域Icにおけるこれらの膜に第１、第２コンタクトホール３５ａ、３５ｂを形成すると共に、周辺領域Ipに第１溝３５ｃを形成する。【００６２】
このドライエッチングは、平行平板型プラズマエッチング装置（不図示）において３ステップのエッチングで行われる。その第１ステップのエッチングでは、C4F8、O2、及びArの混合ガスがエッチングガスとして用いられ、カバー絶縁膜２４をエッチングストッパ膜にしながら、第１層間絶縁膜３５から下地絶縁膜２５までがエッチングされる。【００６３】
次の第２ステップでは、エッチングガスとしてO2とArとの混合ガスを用い、これらのガスのスパッタ作用により、第１ステップでホール内に生じたエッチング生成物を除去する。【００６４】
そして、第３ステップのエッチングでは、C4F8、CF4、O2、及びArの混合ガスをエッチングガスにしてカバー絶縁膜２４がエッチングされる。【００６５】
上記のようにして形成されたコンタクトホールのうち、第１、第２コンタクトホール３５ａ、３５ｂは、第１、第２ソース／ドレイン領域１９ａ、１９ｂの上に形成される。【００６６】
一方、第１溝３５ｃは、周辺領域Ipにおいてシリコン基板１０に至る深さに形成される。【００６７】
その後、第１、第２コンタクトホール３５ａ、３５ｂと第１溝３５ｃのそれぞれの内面と第１層間絶縁膜３５の上面に、スパッタ法によりチタン(Ti)膜と窒化チタン(TiN)膜をそれぞれ厚さ２０nm、５０nmに形成し、これらの膜をグルー膜とする。次いで、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を形成し、このタングステン膜で第１、第２コンタクトホール３５ａ、３５ｂと第１溝３５ｃとを完全に埋め込む。【００６８】
その後に、第１層間絶縁膜３５上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１、第２コンタクトホール３５ａ、３５ｂと第１溝３５ｃ内にのみ残す。【００６９】
第１、第２コンタクトホール３５ａ、３５ｂ内に残されたグルー膜とタングステン膜は、第１、第２ソース／ドレイン領域１９ａ、１９ｂと電気的に接続された第１、第２コンタクトプラグ４０ａ、４０ｂとなる。【００７０】
これに対し、周辺領域Ipの第１溝３５ｃ内のグルー膜とタングステン膜は、第１のフェンス状導電性プラグ４０ｃとなる。【００７１】
図２２は、このフェンス状導電性プラグ４０ｃの平面レイアウトを示す拡大平面図であり、既述の図５（ｂ）における周辺領域Ipとスクライブ領域IIのそれぞれの断面は、図２２のF1−F1線に沿う断面図に相当する。【００７２】
図２２に示されるように、フェンス状導電性プラグ４０ｃは、回路形成領域Icを囲うようにフェンス状に形成される。【００７３】
ここで、第１、第２コンタクトプラグ４０ａ、４０ｂ（図５（ｂ）参照）は、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。【００７４】
そこで、次の工程では、図６に示すように、シリコン基板１０の上側全面に酸化防止絶縁膜４１としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成し、この酸化防止絶縁膜４１により第１、第２コンタクトプラグ４０ａ、４０ｂの酸化を防止する。【００７５】
その後、フォトリソグラフィとエッチングにより、酸化防止絶縁膜４１から第１アルミナ膜３１までをパターニングして、上部電極２９ａ上のこれらの絶縁膜に第１開口３５ｄを形成すると共に、下部電極２７ａの上に第２開口３５ｅを形成する。【００７６】
その後に、ここまでの工程でキャパシタ誘電体膜２８ａが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板１０を入れ、基板温度５００℃、処理時間６０分の条件で、キャパシタ誘電体膜２８ａに対して六回目の回復アニールを施す。【００７７】
次に、図７に示す断面構造を得るまでの工程について説明する。【００７８】
まず、第１層間絶縁膜３５、第１、第２コンタクトプラグ４０ａ、４０ｂ、及び第１のフェンス状導電性プラグ４０ｃのそれぞれの上面に、スパッタ法により金属積層膜を形成する。本実施形態では、その金属積層膜として、約１５０nmの厚さの窒化チタン膜、約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜をこの順に形成する。この金属積層膜は、キャパシタQ上の第１、第２開口３５ｄ、３５ｅ内にも形成される。【００７９】
そして、フォトリソグラフィとエッチングでこの金属積層膜をパターニングすることにより、回路形成領域Icにおける第１層間絶縁膜３５上に第１金属配線４１ａを形成すると共に、周辺領域Ipにおける第１のフェンス状導電性プラグ４０ｃ上に第１のリング状導体パターン４１ｂを形成する。【００８０】
なお、その第１金属配線４１ａのうち、キャパシタQの上に形成されたものは、第１、第２開口３５ｄ、３５ｅを通じてそれぞれ上部電極２９ａ、下部電極２７ａと電気的に接続される。【００８１】
その後、例えば窒素雰囲気となっている縦型炉を用いて、基板温度３５０℃、N2流量２０リットル／分、及び処理時間３０分の条件で第１層間絶縁膜３５をアニールして脱水する。【００８２】
図２３は、この工程で形成された第１のリング状導体パターン４１ｂの平面レイアウトを示す拡大平面図であり、既述の図７における周辺領域Ipとスクライブ領域IIのそれぞれの断面は、図２３のF2−F2線に沿う断面図に相当する。【００８３】
図２３に示されるように、第１のリング状導体パターン４１ｂは、第１のフェンス状導電性プラグ４０ｃの上にリング状に形成される。【００８４】
次に、図８に示す断面構造を得るまでの工程について説明する。【００８５】
まず、シリコン基板１０の上側全面に、第１キャパシタ保護絶縁膜４６としてスパッタ法によりアルミナ膜を形成する。【００８６】
この第１キャパシタ保護絶縁膜４６は、水素や水分等の還元性物質をブロックしてキャパシタ誘電体膜２８ａを保護する機能を有する。このような機能を有する絶縁膜としては、上記したアルミナ膜の他に酸化チタン(TiO2)膜もある。【００８７】
次に、反応ガスとしてTEOSガスとを使用するプラズマCVD法により、第１キャパシタ保護絶縁膜４６上に第２絶縁膜４７として酸化シリコン膜を形成した後、CMP法によりこの第２絶縁膜４７を研磨して平坦化する。平坦化後の第２絶縁膜４７の厚さは、第１金属配線４５ａ上で約１０００nmとなる。【００８８】
そして、N2Oプラズマ処理によりこの第２絶縁膜４７を脱水した後、外部雰囲気に含まれる水素や水分等の還元性物質がキャパシタ誘電体膜２８ａに至るのを防ぐために、これらの物質に対するブロック性に優れたアルミナ膜をスパッタ法で第２絶縁膜４７上に約５０nmの厚さに形成し、このアルミナ膜を第２キャパシタ保護絶縁膜４８とする。【００８９】
第２キャパシタ保護絶縁膜４８はアルミナ膜に限定されない。第１キャパシタ保護絶縁膜４６と同様に、第２キャパシタ保護絶縁膜４８として酸化チタン膜を形成してもよい。【００９０】
次いで、TEOSガスを使用するプラズマCVD法により、第２キャパシタ保護絶縁膜４８の上に酸化シリコン膜を形成して、この酸化シリコン膜を第１キャップ絶縁膜４９とする。この第１キャップ絶縁膜４９の厚さは、例えば約１００nmである。【００９１】
その後に、N2Oプラズマ処理によりこの第１キャップ絶縁膜４９を脱水する。【００９２】
ここまでの工程により、第１金属配線４１ａとリング状導体パターン４１ｂの上に、第１、第２キャパシタ保護絶縁膜４６、４８、第２絶縁膜４７、及び第１キャップ絶縁膜４９で構成される第２層間絶縁膜５０が形成されたことになる。【００９３】
次に、図９に示す断面構造を得るまでの工程について説明する。【００９４】
まず、フォトリソグラフィとドライエッチングにより第２層間絶縁膜５０をパターニングし、回路形成領域Icにおける第１金属配線４１ａの上に第１ホール５０ａを形成すると共に、周辺領域Ipにおけるリング状導体パターン４１ｂの上に第２溝５０ｂを形成する。そのようなドライエッチングは、例えば、エッチングガスとしてC4F8、Ar、O2の混合ガスを用いながら、平行平板型プラズマエッチングチャンバ内において行われる。【００９５】
次いで、第２層間絶縁膜５０上と、第１ホール５０ａと第２溝５０ｂのそれぞれの内面に、グルー膜としてスパッタ法により窒化チタン膜を厚さ約１５０nmに形成する。【００９６】
更に、六フッ化タングステンガスを使用するプラズマCVD法により、このグルー膜の上にタングステン膜を形成し、このタングステン膜で第１ホール５０ａと第２溝５０ｂとを完全に埋め込む。【００９７】
その後に、第２層間絶縁膜５０上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第１ホール５０ａと第２溝５０ｂ内にのみ残す。なお、本工程では、CMP法に代えてエッチバック法を採用してもよい。【００９８】
このようにして第１ホール５０ａ内に残されたグルー膜とタングステン膜は、第１金属配線４１ａと電気的に接続された第１導電性プラグ５７ａとなる。【００９９】
また、第２溝５０ａ内に残されたグルー膜とタングステン膜は、第２のフェンス状導電性プラグ５７ｂとなる。【０１００】
なお、この第２のフェンス状導電性プラグ５７ｂの平面形状は、図２２で示した第１のフェンス状導電性プラグ４０ｃのそれと同様なので、それを図示することは省略する。【０１０１】
次いで、図１０に示すように、第２層間絶縁膜５０、第１導電性プラグ５７ａ、及び第２のフェンス状導電性プラグ５７ｂのそれぞれの上にスパッタ法により金属積層膜を形成し、その金属積層膜をパターニングしてチップ領域Iに第２金属配線５５ａと第２のリング状導体パターン５５ｂを形成する。【０１０２】
その金属積層膜は、例えば、下から厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、そして厚さ約１５０nmの窒化チタン膜である。【０１０３】
また、第２のリング状導体パターン５５ｂの平面形状は、図２３で説明した第１のリング状導体パターン４１ｂの平面形状と同じなので、それを図示するのは省略する。【０１０４】
続いて、図１１に示すように、第２層間絶縁膜５０、第２金属配線５５ａ、及び第２のリング状導体パターン５５ｂのそれぞれの上に、TEOSガスを使用するプラズマCVD法で酸化シリコン膜を厚さ約２２００nmに形成し、この酸化シリコン膜を第３絶縁膜５１とする。【０１０５】
そして、CMP法で第３絶縁膜５１の上面を研磨して平坦化した後、N2Oプラズマ処理により第３絶縁膜５１を脱水する。そのN2Oプラズマ処理は、CVD装置において、例えば基板温度３５０℃、処理時間４分の条件で行われる。【０１０６】
次に、還元性物質からキャパシタ誘電体膜２８ａを保護するための第３キャパシタ保護絶縁膜５２として、第３絶縁膜５１の上にスパッタ法でアルミナ膜を約５０nmの厚さに形成する。なお、アルミナ膜に代えて、酸化チタン膜を第３キャパシタ保護絶縁膜５２として形成してもよい。【０１０７】
次いで、TEOSガスを使用するプラズマCVD法により、第３キャパシタ保護絶縁膜５２の上に酸化シリコン膜を厚さ約１００nmに形成し、この酸化シリコン膜を第２キャップ絶縁膜５３とする。【０１０８】
その後に、CVD装置内において基板温度３５０℃、処理時間２分の条件で第２キャップ絶縁膜５３に対してN2Oプラズマ処理を施し、第２キャップ絶縁膜５３を脱水する。【０１０９】
ここまででの工程により、第２金属配線５５ａと第２のリング状導体パターン５５ｂのそれぞれの上には、第３絶縁膜５１、第３キャパシタ保護絶縁膜５２、及び第２キャップ絶縁膜５３を積層してなる第３層間絶縁膜５４が形成されたことになる。本実施形態では、この第３層間絶縁膜５４が最上層の層間絶縁膜となる。【０１１０】
次に、図１２に示す断面構造を得るまでの工程について説明する。【０１１１】
まず、フォトリソグラフィとドライエッチングにより第３層間絶縁膜５４をパターニングし、第２金属配線５５ａの上に第２ホール５４ａを形成すると共に、第２のリング状導体パターン５５ｂの上に第３溝５４ｂを形成する。【０１１２】
このドライエッチングは、例えば平行平板型プラズマエッチングチャンバにおいて、C4F8、Ar、及びO2の混合ガスをエッチングガスとして採用することで行われる。【０１１３】
次いで、第３層間絶縁膜５４上と、第２ホール５４ａと第３溝５４ｂのそれぞれの内面に、グルー膜としてスパッタ法により窒化チタン膜を厚さ約５０nmに形成する。そして、第２ホール５４ａと第３溝５４ｂを完全に埋める厚さ、例えば厚さ約６５０nmのタングステン膜をCVD法でグルー膜上に形成する。【０１１４】
その後に、第３層間絶縁膜５４上の余分なグルー膜とタングステン膜とをCMP法により研磨し、これらの膜を第２ホール５４ａと第３溝５４ｂのそれぞれの中にのみ残す。【０１１５】
第２ホール５４ａ内に残されたグルー膜とタングステン膜は、第２金属配線５５ａと電気的に接続された第２導電性プラグ５６ａとされる。【０１１６】
一方、第３溝５４ｂでは、上記のグルー膜とタングステン膜が第３のフェンス状導電性プラグ５６ｂとされる。【０１１７】
この第３のフェンス状導電性プラグ５６ｂは、その下の第１及び第２のフェンス状導電性プラグ４０ｃ、５７ｂ、そして第１及び第２のリング状導体パターン４１ｂ、５５ｂと共に耐湿リングSLを構成する。この耐湿リングSLは、シリコン基板１０をダイシングしてチップに個片化した後に、チップの外部から水分や水素等の還元性物質がキャパシタ誘電体膜２８ａに至るのを防止するよう機能し、本実施形態ではシリコン基板１０の表面から第３層間絶縁膜５４の上面に達する高さを有する。【０１１８】
次いで、図１３に示すように、第３層間絶縁膜５４、第２導電性プラグ５６ａ、及び第３のフェンス状導電性プラグ５６ｂのそれぞれの上に、水素や水分に対するブロック性に優れた絶縁膜、例えば窒化シリコン(SiN)膜をCVD法により約１５０nmの厚さに形成し、それをブロック膜５８とする。上記のようなブロック性を呈する絶縁膜としては、窒化シリコン膜の他に、酸窒化シリコン(SiON)膜、アルミナ膜、及び酸化チタン膜もあり、これらの膜のいずれかをブロック膜５８として採用し得る。なお、これらの膜のうち、酸窒化シリコン膜はCVD法で形成され、アルミナ膜と酸化チタン膜はスパッタ法により形成される。【０１１９】
次に、図１４に示すように、耐湿リングSLの上方にリング状の第１レジストパターン５９を形成する。そして、この第１レジストパターン５９をマスクにしてブロック膜５８をエッチングすることにより、第３のリング状導電性プラグ５６ｂとその周囲の第３層間絶縁膜５４上にのみブロック膜５８を残す。【０１２０】
図２４は、このブロック膜５８の平面レイアウトを示す拡大平面図であり、既述の図１４における周辺領域Ipとスクライブ領域IIのそれぞれの断面は、図２４のF3−F3線に沿う断面図に相当する。【０１２１】
図２４に示されるように、ブロック膜５８の平面形状は、耐湿リングSLと同様にリング状である。【０１２２】
この後に、エッチングのマスクとして使用した第１レジストパターン５９（図１５参照）は除去される。【０１２３】
続いて、図１５に示すように、ブロック膜５８、第２導電性プラグ５６ａ、及び第３層間絶縁膜５４のそれぞれの上面に、スパッタ法によりアルミニウム膜６０ａを約５００nmの厚さに形成する。そのアルミニウム膜６０ａには銅も含まれる。【０１２４】
更に、アルミニウム膜６０ａの上にスパッタ法により厚さ約１５０nmの窒化チタン膜６０ｂを形成し、この窒化チタン膜６０ｂとアルミニウム膜６０ａとを金属積層膜６０とする。【０１２５】
次に、図１６に示す断面構造を得るまでの工程について説明する。【０１２６】
まず、金属積層膜６０の上に第２レジストパターン６２を形成する。【０１２７】
次いで、この第２レジストパターン６２をマスクにして金属積層膜６０をエッチングすることにより、回路形成領域Icに第３金属配線６０ｃを形成すると共に、周辺領域Ipに電極用導体パターン６０ｄを形成する。【０１２８】
このエッチングでは、金属積層膜６０のエッチング残渣を残さないため、オーバーエッチングが行われる。このようにオーバーエッチングをしても、金属積層膜６０の下の第２キャップ膜５３がエッチングを吸収するように機能するので、厚さが約５０nmと薄い第３キャパシタ保護絶縁膜５２が本工程においてエッチングされるのを防ぐことができる。【０１２９】
このように電極用導体パターン６０ｄを形成した後、第２レジストパターン６２は除去される。【０１３０】
図２５は、この電極用導体パターン６０ｄの平面レイアウトを示す拡大平面図であり、既述の図１６における周辺領域Ipとスクライブ領域IIのそれぞれの断面は、図２５のF4−F4線に沿う断面図に相当する。【０１３１】
図２５に示されるように、電極用導体パターン６０ｄは、周辺領域Ipからスクライブ領域IIに延在し、該周辺領域Ipに電極パッド６０ｅを備えると共に、スクライブ領域IIに試験用パッド６０fを備える。【０１３２】
その電極パッド６０ｅの機能は特に限定されないが、本実施形態では、金線等のボンディングワイヤがボンディングされるボンディングパッドとして電極パッド６０ｅを使用する。なお、ボンディングパッドに代えて、はんだバンプや金バンプ等の柱状電極が接合されるパッドとして電極パッド６０ｅを使用してもよい。【０１３３】
図１６に示されるように、電極パッド６０ｅの下には複数の第２導電性プラグ５６ａが密集して設けられ、ワイヤボンディング時の機械的衝撃に電極パッド６０ｅが耐え得る構造となっている。【０１３４】
一方、試験用パッド６０ｆはウエハレベルで試験を行う際に使用され、試験時にはこの試験用パッド６０ｆに試験プローブが当接され、回路形成領域Icに形成された回路が正常に機能するか否かがテストされる。【０１３５】
続いて、図１７に示すように、シリコン基板１０の上側全面に、TEOSガスを使用するCVD法により酸化シリコン膜を厚さ約１００nmに形成し、その酸化シリコン膜を第１パッシベーション膜６５とする。【０１３６】
次いで、第１パッシベーション膜６５に対してN2Oプラズマ処理を行うことにより、第１パッシベーション膜６５を脱水すると共に、その表面を窒化して水分の再付着を防止する。このようなN2Oプラズマ処理は、例えば、基板温度３５０℃、処理時間２分の条件で行われる。【０１３７】
更に、この第１パッシベーション膜６５の上に、第２パッシベーション膜６６としてCVD法により窒化シリコン膜を厚さ約３５０nmに形成する。【０１３８】
続いて、図１８に示すように、周辺領域Ipに第１窓６７ａを有し、且つスクライブ領域IIに第２窓６７ｂを有する第３レジストパターン６７を第２パッシベーション膜６６の上に形成する。【０１３９】
そして、この第３レジストパターン６７をマスクにして第１、第２パッシベーション膜６５、６６をドライエッチングすることにより、これらの膜に図示のような第３、第４開口６６ａ、６６ｂを形成する。このドライエッチングは、例えば平行平板プラズマエッチング装置（不図示）を用いて行われ、CHF3、CF4、及びO2の混合ガスがエッチングガスとして採用される。【０１４０】
この後に、第３レジストパターン６７は除去される。【０１４１】
次に、図１９に示す断面構造を得るまでの工程について説明する。【０１４２】
まず、第２パッシベーション膜６６上と各開口６６ａ、６６ｂの中に感光性ポリイミドを塗布し、厚さが約３μｍのポリイミド塗膜を形成する。次いで、このポリイミド塗膜を露光、現像した後、窒素雰囲気の横型炉においてポリイミド塗膜を加熱して硬化する。その硬化条件は特に限定されないが、本実施形態では、その条件として基板温度３１０℃、窒素流量１００リットル／分、処理時間４０分を採用する。【０１４３】
これにより、図１９に示すように、電極パッド６０ｅと試験用パッド６０ｆのそれぞれの上方に第５、第６開口６８ａ、６８ｂを備えた保護絶縁膜６８が形成される。【０１４４】
図２６は、この工程を終了した後の電極用導体パターン６０ｄ近傍の拡大平面図であり、既述の図１９における周辺領域Ipとスクライブ領域IIのそれぞれの断面は、図２６のF5−F5線に沿う断面図に相当する。【０１４５】
ここまでの工程により、本実施形態に係る半導体ウエハ構造の基本構造が完成した。【０１４６】
図２７は、この半導体ウエハ構造の全体平面図である。これに示されるように、シリコン基板１０には、複数のチップ領域Iが画定されている。【０１４７】
この後は、テスト工程と、チップ領域I毎にシリコン基板１０を切断するダイシング工程に移る。これらの工程について、図２０及び図２１を参照しながら説明する。【０１４８】
まず、テスト工程では、図２０に示すように、スクライブ領域IIに形成した試験用パッド６０ｆにプローブ６９を当接させ、回路領域Icに形成された回路が正常に動作するかどうかがウエハレベルでテストする。【０１４９】
そして、ウエハレベルでのテストに合格した場合は、スクライブ領域IIからダイシングを行うことにより、図２１に示すような半導体チップ（半導体装置）７０を複数得る。【０１５０】
そのダイシングでは、スクライブ領域IIに形成されていた試験用パッド６０ｆ（図２０参照）が切断されるので、ダイシング面（切断面）７１に電極用導体パターン６０ｄの断面６０ｇが露出することになる。【０１５１】
以上により、本実施形態の主要工程が終了したことになる。【０１５２】
上記した本実施形態に係る半導体ウエハ構造によれば、図２０に示したように、ボンディング等が行われる電極パッド６０ｅとは別に、スクライブ領域IIにおける電極用導体パターン６０ｄに試験用パッド６０ｆを設け、この試験用パッド６０ｆにプローブ６９を当接させてテストを行う。【０１５３】
従って、テストを行うときに、プローブ６９から試験用パッド６０ｆに機械的な衝撃が加わっても、試験用パッド６０ｆから離れて形成された電極用パッド６０ｅに損傷やクラックが発生することは無い。その結果、電極パッド６０ｅに損傷等が発生した場合に見られるような、電極パッド６０ｅの周囲からキャパシタ誘電体膜２８ａに至る水分の侵入経路が形成されないので、ウエハレベルでのテストに起因するキャパシタ誘電体膜２８ａの劣化を防止することができる。【０１５４】
また、電極パッド６０ｅに損傷が発生する懸念がこのように無いことから、試験用パッド６０ｆにプローブ６９を当てる回数に上限を設ける必要が無く、試験用パッド６０ｆにプローブを何度でも当てることが可能となり、制約の無い自由なテストを行うことができるようになる。【０１５５】
しかも、その試験用パッド６０ｆと電極パッド６０ｅは同一の電極用導体パターン６０ｄに形成されるので、それらを別々の導体パターンにより構成する場合と比較して、各パターン６０ｅ、６０ｆを形成するのに必要な工程数を削減でき、半導体ウエハ装置の製造コストを安価にすることができる。【０１５６】
更に、本実施形態に係る半導体装置によれば、図２１に示したように、周辺領域Ipに形成される耐湿リングSLをシリコン基板１０の表面から第３層間絶縁膜５４の上面に達する高さに形成すると共に、この耐湿リングSL上とその周囲の第３層間絶縁膜５４にブロック膜５８を形成した。【０１５７】
このような高さを有する耐湿リングSLとブロック膜５８とを形成したことで、図２１の経路Aに示すような半導体装置の横方向からの水分等の還元性物質の侵入経路を断ち切ることができ、半導体チップに個片化した後にキャパシタ誘電体膜２８ａが還元性物質に曝されて劣化するのを防止できる。【０１５８】
このような試験用パッド６０ｆの損傷防止と還元性物質の侵入阻止により、本実施形態では半導体装置のPT/FT歩留まりが向上すると共に、ダイシング後の半導体装置が故障するまでの寿命を延ばすことができる。なお、PT/FT歩留まりとは、ウエハレベルでのテスト(Primary Test)の良品取得率RTと、ダイシング後のチップ状態でのテスト(Final Test)の良品取得率FTとの比を言う。【０１５９】
また、本実施形態では、第３層間絶縁膜５４として、第３キャパシタ保護絶縁膜５２を含む積層膜を採用したので、還元性物質のブロック性に優れた第３キャパシタ保護絶縁膜５２により、図２１の経路Bに示すような半導体装置の上方向からの還元性物質の侵入経路を断ち切ることができ、キャパシタ誘電体膜２８ａの劣化をより確実に防止することが可能となる。【０１６０】
また、上記したブロック膜５８は、窒化シリコン膜、酸窒化シリコン(SiON)膜、アルミナ膜、及び酸化チタン膜等の絶縁膜等よりなり、且つ、第３のフェンス状導電性プラグ５６ｂを覆う大きさに形成されるので、耐湿リングSLと電極用導体パターン６０ｄとが電気的に絶縁された構造となる。そのため、ウエハレベルでの試験を行うとき（図２０参照）、プローブ６９から供給される試験電流が耐湿リングSLを介してシリコン基板１０に流れるのを防止できる。その結果、回路形成領域Icに形成された回路に、所望の電流量の試験電流を供給することができ、ウエハレベルでのテストを確実に行うことができる。【０１６１】
なお、本実施形態では、シリコン基板１０の上に耐湿リングSLを直接形成したが、本発明はこれに限定されない。例えば、周辺領域Ipのシリコン基板１０上に素子分離絶縁膜１１を形成し、その素子分離絶縁膜１１上に耐湿リングSLを形成するようにしてもよい。但し、外部からの還元性物質をブロックするという観点からは、本実施形態のように、共に導電性材料からなる耐湿リングSLとシリコン基板１０とを直接接続するのが好ましい。これについては、次の第２実施形態でも同様である。【０１６２】
（２）第２実施形態
図２８〜図３８は、本発明の第２実施形態に係る半導体ウエハ構造の製造途中の断面図である。【０１６３】
本実施形態に係る半導体ウエハ構造を作製するには、まず、第１実施形態で説明した図１（ａ）〜図１２の工程を行う。【０１６４】
次いで、図２８に示すように、シリコン基板１０の上側全面にスパッタ法によりアルミニウム膜７７ａを厚さ約５００nmに形成する。このアルミニウム膜７７ａには銅も含まれる。そして、このアルミニウム膜７７ａの上に、スパッタ法により厚さ約１５０nmの窒化チタン膜７７ｂを形成し、この窒化チタン膜７７ｂとアルミニウム膜７７ａとを第１導電膜７７とする。【０１６５】
次に、図２９に示すように、第１導電膜７７上に第４レジストパターン７８を形成した後、この第４レジストパターン７８をマスクにして第１導電膜７７をエッチングすることにより、チップ領域Icに第３金属配線７７ｃを形成する。【０１６６】
また、このエッチングでは、周辺領域Ipとスクライブ領域IIに第１、第２下部導体パターン７７ｄ、７７ｅが形成され、この下部導体パターン７７ｄ、７７ｅから電気的に孤立したブロック導電膜７７ｆが周辺領域Ipに形成される。【０１６７】
この後に、第４レジストパターン７８は除去される。【０１６８】
図４１は、第１、第２下部導体パターン７７ｄ、７７ｅとブロック導電膜７７ｆの平面レイアウトを示す拡大平面図であり、既述の図２９における周辺領域Ipとスクライブ領域IIのそれぞれの断面は、図４１のG1−G1線に沿う断面図に相当する。【０１６９】
図４１に示されるように、各領域Ip、IIにそれぞれ形成された第１、第２下部導体パターン７７ｄ、７７ｅは、これらの領域に後で形成される電極パッドと試験用パッドに対応した島状の平面形状を有する。【０１７０】
一方、ブロック導電膜７７ｆは、その下に形成されている耐湿リングSLと同様にリング状に形成される。【０１７１】
次いで、図３０に示すように、シリコン基板１０の上側全面に、TEOSガスを使用するCVD法により酸化シリコン膜を厚さ約１００nmに形成し、その酸化シリコン膜を第１パッシベーション膜７９とする。【０１７２】
続いて、図３１に示すように、第１パッシベーション膜７９の上に第５レジストパターン８１を形成する。【０１７３】
そして、この第５レジストパターン８１をマスクにして第１パッシベーション膜７９をエッチングすることにより、ブロック導電膜７７ｆのスクライブ領域II寄りの上面と側面とが露出するスリット７９ａを形成する。【０１７４】
この後に、第５レジストパターン８１は除去される。【０１７５】
次いで、図３２に示すように、第１パッシベーション膜７９の上にCVD法で酸窒化シリコン膜を厚さ約１５０nmに形成し、この酸窒化シリコン膜をブロック絶縁膜８３とする。【０１７６】
ブロック絶縁膜８３を構成する酸窒化シリコン膜は、水素や水分等の還元性物質が透過するのを阻止する能力に優れている。このような機能を有する膜としては、酸窒化シリコン膜の他に、窒化シリコン膜、アルミナ膜、及び酸化チタン膜があり、これらのいずれかをブロック絶縁膜８３として形成してよい。【０１７７】
次に、図３３に示すように、ブロック絶縁膜８３の上に第６レジストパターン８５を形成した後、第６レジストパターン８５をマスクにしてブロック絶縁膜８３を選択的にエッチングする。これにより、ブロック絶縁膜８３は、ブロック導電膜７７ｆのスクライブ領域II寄りの上面と側面、及び該側面の横の第３層間絶縁膜５４上にのみ残されることになる。【０１７８】
そして、このようにして残されたブロック絶縁膜８３は、その下のブロック導電膜７７ｆと共にブロック膜８４を構成し、後述のダイシング面から水分等の還元性物質が侵入するのを防止するように機能する。【０１７９】
この後に、第６レジストパターン８５は除去される。【０１８０】
図４２は、このブロック膜８４の平面レイアウトを示す拡大断面図であり、既述の図３３における周辺領域Ipとスクライブ領域IIのそれぞれの断面は、図４２のG2−G2線に沿う断面図に相当する。【０１８１】
図４２に示されるように、ブロック膜８４は、耐湿リングSLと同様にチップ領域Icを囲うリング状の平面形状を有する。【０１８２】
次いで、図３４に示すように、第２パッシベーション膜８６としてプラズマCVD法によりシリコン基板１０の上側全面に窒化シリコン膜を約３５０nmの厚さに形成する。【０１８３】
次に、図３５に示す断面構造を得るまでの工程について説明する。【０１８４】
まず、第２パッシベーション膜８６の上にフォトレジストを塗布し、それを露光、現像することにより、周辺領域Ipとスクライブ領域IIのそれぞれに第１、第２窓８８ａ、８８ｂを備えた第７レジストパターン８８を形成する。【０１８５】
そして、この第７レジストパターン８８をマスクにしながら、平行平板プラズマエッチング装置（不図示）内にエッチングガスとしてCHF3、CF4、及びO2の混合ガスを供給して、第１、第２パッシベーション膜７９、８６をドライエッチングする。これにより、第１、第２下部導体パターン７７ｄ、７７ｅの上の第１、第２パッシベーション膜７９、８６にそれぞれ第３、第４開口８６ａ、８６ｂが形成される。【０１８６】
また、このエッチングでは、各下部導体パターン７７ｄ、７７ｅを構成する窒化チタン膜７７ｂ（図２８参照）もエッチングされ、アルミニウム膜７７ａの清浄面が露出する。【０１８７】
この後に、第７レジストパターン８８は除去される。【０１８８】
次いで、図３６に示すように、第２パッシベーション膜８６上と第１、第２開口８６ａ、８６ｂの中に、第２導電膜９０としてスパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、下から順に厚さ約５００nmの銅含有アルミニウム膜、厚さ約１５０nmの窒化チタン膜である。【０１８９】
続いて、図３７に示すように、第２導電膜９０上に第８レジストパターン９２を形成する。【０１９０】
そして、この第８レジストパターン９２をマスクにして第２導電膜９０を選択的にエッチングすることにより、周辺領域Ipとスクライブ領域IIに、第１、第２下部導体パターン７７ｄ、７７ｅと電気的に接続された上部導体パターン９０ａを形成する。【０１９１】
この上部導体パターン９０ａは、その下の第１、第２下部導体パターン７７ｄ、７７ｅと共に電極用導体パターン９４を構成する。【０１９２】
そして、周辺領域Ipにおける電極用導体パターン９４は電極用パッド９４ａとなり、スクライブ領域IIにおける導体パターン９０ａは試験用パッド９４ｂとなる。【０１９３】
この後に、第８レジストパターンは除去される。【０１９４】
図４３は、この工程を終了した後における、導体パターン９０ａの近傍の拡大平面図であり、既述の図３７における周辺領域Ipとスクライブ領域IIのそれぞれの断面は、図４３のG3−G3線に沿う断面図に相当する。【０１９５】
次に、図３８に示す断面構造を得るまでの工程について説明する。【０１９６】
まず、第２パッシベーション膜８６上と第１、第２開口８６ａ、８６ｂの中に感光性ポリイミドを塗布し、厚さが約３μｍのポリイミド塗膜を形成する。次いで、このポリイミド塗膜を露光、現像した後、窒素雰囲気の横型炉においてポリイミド塗膜を加熱して硬化する。その硬化条件は、例えば、基板温度３１０℃、窒素流量１００リットル／分、処理時間４０分である。【０１９７】
これにより、図３８に示すように、電極パッド９４ａと試験用パッド９４ｂのそれぞれの上方に第５開口９７ａを備えた保護絶縁膜８６が形成される。【０１９８】
ここまでの工程により、本実施形態に係る半導体ウエハ構造の基本構造が完成した。【０１９９】
その半導体ウエハ構造では、第１実施形態の図２７で示したのと同様に、シリコン基板１０に複数のチップ領域Iが画定される。【０２００】
この後は、第１実施形態と同様にテスト工程とダイシング工程に移る。これらの工程について、図３９及び図４０を参照しながら説明する。【０２０１】
まず、テスト工程では、図３９に示すように、スクライブ領域IIに形成された試験用パッド９４ｂにプローブ６９を当接させることにより、回路領域Icに形成された回路が正常に動作するかどうかがウエハレベルでテストする。【０２０２】
そして、ウエハレベルでのテストに合格した場合は、スクライブ領域IIからダイシングを行うことにより、図４０に示すような半導体チップ９９を複数得る。【０２０３】
このダイシングでは、スクライブ領域IIに形成されていた試験用パッド９４ｂ（図３９参照）が切断されるので、ダイシング面１００に電極用導体パターン９４の断面９４ｃが露出することになる。また、ブロック絶縁膜８３も切断され、その断面８３ａがダイシング面１００に露出する。【０２０４】
以上により、本実施形態の主要工程が終了したことになる。【０２０５】
上記した本実施形態によれば、図３９に示したように、電極用導体パターン９４に電極用パッド９４ａと試験用パッド９４ｂとを設け、テスト時には試験用パッド９４ｂにプローブ６９を当接させる。従って、第１実施形態と同様に、プローブ６９によって電極用パッド９４ａが機械的なダメージを受けないので、テスト時に電極用パッド９４ａが損傷を受けない。これにより、電極パッド９４ａに損傷等が発生した場合に見られるような、電極パッド９４ａの周囲からキャパシタ誘電体膜２８ａに至る水分の侵入経路が形成されないので、ウエハレベルでのテストに起因するキャパシタ誘電体膜２８ａの劣化を防止することができる。【０２０６】
更に、第１実施形態と同様に、第３層間絶縁膜５４の上面に達する高さに耐湿リングSLが形成されているので、図４０のようにダイシングを行った後でも、経路Cのような横方向からの還元性物質の侵入経路を遮断することができる。【０２０７】
しかも、第３層間絶縁膜５４として、第３キャパシタ保護絶縁膜５２を含む積層膜を形成したので、上方向からの経路Dを通ってキャパシタ誘電体膜２８ａに還元性物質が至るのを効果的に防止することができる。【０２０８】
そのブロック膜８４を構成するブロック導電膜７７ｆは、第１、第２下部導体パターン７７ｄ、７７ｅから電気的に孤立しているので、図３９のようにテストを行うときでも、プローブ６９から供給される試験電流が耐湿リングSLに流れず、回路形成領域Icの回路に所望の試験電流を供給することができる。【０２０９】
（３）比較例
図４４は、比較例に係る半導体ウエハ構造の断面図である。なお、図４４では、第１実施形態で説明した要素には第１実施形態と同じ符号を付してあり、その説明については省略する。【０２１０】
図４４に示されるように、この比較例では、耐湿リングSLの高さが第３層間絶縁膜５４の上面よりも低い。【０２１１】
従って、ダイシング工程において、図のX−X線に沿ってこの半導体ウエハ構造をダイシングすると、ダイシング面に露出した第３層間絶縁膜５４の断面から、経路Eを通って水分等の還元性物質がキャパシタ誘電体膜２８ａに到達し、キャパシタ誘電体膜２８ａが還元されて劣化することになる。【０２１２】
これに対し、既述の第１、第２実施形態では、最上層の層間絶縁膜である第３層間絶縁膜５４の上面に達する高さに耐湿リングSLを形成するので、図４４に示したような侵入経路Eが生じず、ダイシング後にキャパシタ誘電体膜２８ａが劣化するのを防ぐことが可能となる。
【図１】
2007083366.tif 000003
【図２】
2007083366.tif 000004
【図３】
2007083366.tif 000005
【図４】
2007083366.tif 000006
【図５】
2007083366.tif 000007
【図６】
2007083366.tif 000008
【図７】
2007083366.tif 000009
【図８】
2007083366.tif 000010
【図９】
2007083366.tif 000011
【図１０】
2007083366.tif 000012
【図１１】
2007083366.tif 000013
【図１２】
2007083366.tif 000014
【図１３】
2007083366.tif 000015
【図１４】
2007083366.tif 000016
【図１５】
2007083366.tif 000017
【図１６】
2007083366.tif 000018
【図１７】
2007083366.tif 000019
【図１８】
2007083366.tif 000020
【図１９】
2007083366.tif 000021
【図２０】
2007083366.tif 000022
【図２１】
2007083366.tif 000023
【図２２】
2007083366.tif 000024
【図２３】
2007083366.tif 000025
【図２４】
2007083366.tif 000026
【図２５】
2007083366.tif 000027
【図２６】
2007083366.tif 000028
【図２７】
2007083366.tif 000029
【図２８】
2007083366.tif 000030
【図２９】
2007083366.tif 000031
【図３０】
2007083366.tif 000032
【図３１】
2007083366.tif 000033
【図３２】
2007083366.tif 000034
【図３３】
2007083366.tif 000035
【図３４】
2007083366.tif 000036
【図３５】
2007083366.tif 000037
【図３６】
2007083366.tif 000038
【図３７】
2007083366.tif 000039
【図３８】
2007083366.tif 000040
【図３９】
2007083366.tif 000041
【図４０】
2007083366.tif 000042
【図４１】
2007083366.tif 000043
【図４２】
2007083366.tif 000044
【図４３】
2007083366.tif 000045
【図４４】
2007083366.tif 000046
【手続補正書】
【提出日】平成20年5月26日(2008.5.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
回路形成領域と周辺領域とを有する半導体基板と、
前記半導体基板の上に形成された下地絶縁膜と、
前記回路形成領域における前記下地絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に形成してなるキャパシタと、
前記キャパシタの上方に形成された最上層の層間絶縁膜と、
前記周辺領域における前記半導体基板上に形成され、少なくとも前記層間絶縁膜の上面に達する高さを有すると共に、前記回路形成領域を囲う耐湿リングと、
前記耐湿リング上とその周囲の前記層間絶縁膜上に形成されたブロック膜と、
前記周辺領域の前記層間絶縁膜の上に形成され、電極パッドを備えると共に、ダイシング面に断面が露出する電極用導体パターンと、
を有することを特徴とする半導体装置。
【請求項２】
前記耐湿リングは、フェンス状導電性プラグとリング状導体パターンとを交互に積み重ねてなり、最上層に前記フェンス状導電性プラグを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ブロック膜は単層の絶縁膜で構成されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ブロック膜は、ブロック導電膜とブロック絶縁膜とをこの順に形成してなることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ブロック絶縁膜は、前記ブロック導電膜の前記ダイシング面寄りの側面上と、該側面の横の前記層間絶縁膜上にも形成され、前記ブロック絶縁膜の断面が前記ダイシング面に露出することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記層間絶縁膜の上に形成された下部導体パターンと、
前記層間絶縁膜上と前記ブロック膜上とに形成され、前記下部導体パターンの上に開口を備えたパッシベーション膜と、
前記パッシベーション膜上と、前記開口内の前記下部導体パターン上とに形成された上部導体パターンとを有し、
前記電極用導体パターンが前記下部導体パターンと前記上部導体パターンとにより構成されることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記層間絶縁膜は、キャパシタ保護絶縁膜を含む積層膜で構成されることを特徴とする請求項１に記載の半導体装置。
【請求項８】
チップ領域とスクライブ領域とを有する半導体基板と、
前記半導体基板の上に形成された下地絶縁膜と、
前記チップ領域の回路形成領域における前記下地絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に形成してなるキャパシタと、
前記キャパシタの上方に形成された最上層の層間絶縁膜と、
前記チップ領域の周辺領域における前記半導体基板上に形成され、少なくとも前記層間絶縁膜の上面に達する高さを有すると共に、前記回路形成領域を囲う耐湿リングと、
前記耐湿リング上とその周囲の前記層間絶縁膜上に形成されたブロック膜と、
前記層間絶縁膜上と前記ブロック膜上とに形成され、前記周辺領域から前記スクライブ領域に延在し、該周辺領域に電極パッドを備えると共に、前記スクライブ領域に試験用パッドを備えた電極用導体パターンと、
を有することを特徴とする半導体ウエハ構造。
【請求項９】
前記耐湿リングは、フェンス状導電性プラグとリング状導体パターンとを交互に積み重ねてなり、最上層に前記フェンス状導電性プラグを有することを特徴とする請求項８に記載の半導体ウエハ構造。
【請求項１０】
チップ領域とスクライブ領域とを有する半導体基板の上に下地絶縁膜を形成する工程と、
前記チップ領域の回路形成領域における前記下地絶縁膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極をこの順に積層してキャパシタを形成する工程と、
前記キャパシタの上方に最上層の層間絶縁膜を形成する工程と、
前記チップ領域の周辺領域における前記半導体基板上に、少なくとも前記層間絶縁膜の上面に達する高さを有すると共に、前記回路形成領域を囲う耐湿リングを形成する工程と、
前記耐湿リング上とその周囲の前記層間絶縁膜上にブロック膜を形成する工程と、
前記層間絶縁膜上と前記ブロック膜上とに、前記周辺領域から前記スクライブ領域に延在し、該周辺領域に電極パッドを備えると共に、前記スクライブ領域に試験用パッドを備えた電極用導体パターンを形成する工程と、
を有することを特徴とする半導体ウエハ構造の製造方法。
【国際調査報告】
2007083366.tif 000047
2007083366.tif 000048
2007083366.tif 000049
2007083366.tif 000050