(57)【要約】  ＰＤＰ装置において、アドレス動作における放電電流による走査パルスの電圧降下の影響による、走査駆動回路から遠い側にある走査パルスの電圧降下の大きい箇所における放電遅れによる非点灯セル（誤表示）の発生を防止できる技術である。本ＰＤＰ装置は、アドレス電極群に対応した複数のブロックによるアドレス駆動回路を有する構成において、アドレス動作時のアドレス放電において、走査電極の走査パルスに対して、走査駆動回路から遠い側に存在するアドレス電極群のブロックから先にアドレスパルスを印加する駆動を行う。
2007138660.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に略平行に伸びる複数の走査電極及び維持電極と、前記第１方向に直交する第２方向に略平行に伸びる複数のアドレス電極とを備え、前記走査電極とアドレス電極との交差部分に対応して表示セルが行列状に構成されるプラズマディスプレイパネルと、
前記複数の走査電極を駆動する走査駆動回路と、前記複数の維持電極を駆動する維持駆動回路と、前記複数のアドレス電極を駆動するアドレス駆動回路とを有し、
前記プラズマディスプレイパネルの表示領域における発光対象の前記表示セルに対して、前記走査駆動回路からの前記走査電極に対する走査パルスと前記アドレス駆動回路からの前記アドレス電極に対するアドレスパルスとを略同じタイミングで印加することによりアドレス放電を発生させて、前記表示セルの発光を駆動制御するプラズマディスプレイ装置であって、
前記走査パルスが印加される前記走査電極に対して、複数の前記アドレスパルスの印加のタイミングをずらすものであり、
前記走査電極のライン上で前記走査駆動回路から遠い側の位置から先に、近い側の位置ほど後になるように、前記複数のアドレスパルスの印加を行うことを特徴とするプラズマディスプレイ装置。
【請求項２】
請求項１記載のプラズマディスプレイ装置において、
前記アドレス駆動回路は、前記アドレス電極の群のそれぞれの駆動に対応した、複数の分割されたブロックにより構成され、
前記走査駆動回路から遠い側の位置に存在する前記アドレス電極の群の駆動に対応した前記アドレス駆動回路のブロックから先に、前記アドレスパルスを印加することを特徴とするプラズマディスプレイ装置。
【請求項３】
請求項１記載のプラズマディスプレイ装置において、
前記アドレス駆動回路は、前記プラズマディスプレイパネルの表示領域における前記複数のアドレス電極の奇数番目と偶数番目とで分けられる第１及び第２の群の独立した駆動に対応した、第１及び第２のアドレス駆動回路により構成され、更にこの第１及び第２のアドレス駆動回路は、それぞれ、前記第１方向で分割される前記アドレス電極の複数の群の駆動に対応した複数の分割されたブロックにより構成され、
前記走査駆動回路から遠い側の位置に存在する前記アドレス電極の群の駆動に対応した、前記第１及び第２のアドレス駆動回路のブロックから先に、かつ前記第１及び第２のアドレス駆動回路の対応するブロックの組で同時になるように、前記アドレスパルスを印加することを特徴とするプラズマディスプレイ装置。
【請求項４】
請求項１記載のプラズマディスプレイ装置において、
前記アドレス駆動回路は、前記プラズマディスプレイパネルの表示領域における前記複数のアドレス電極の前記第２方向で上下に分割された第１及び第２の群の独立した駆動に対応した、第１及び第２のアドレス駆動回路により構成され、更にこの第１及び第２のアドレス駆動回路は、それぞれ、前記第１方向で分割される前記アドレス電極の複数の群の駆動に対応した複数の分割されたブロックにより構成され、
前記走査駆動回路から遠い側の位置に存在する前記アドレス電極の群の駆動に対応した、前記第１及び第２のアドレス駆動回路のブロックから先に、かつ前記第１及び第２のアドレス駆動回路の対応するブロックの組で同時になるように、前記アドレスパルスを印加することを特徴とするプラズマディスプレイ装置。
【請求項５】
請求項１〜４のいずれか一項に記載のプラズマディスプレイ装置において、
前記複数のアドレスパルスを印加するタイミングのずれ及びその駆動制御は、前記アドレス駆動回路を実装したＩＣの入出力の伝搬遅延時間を利用して形成されることを特徴とするプラズマディスプレイ装置。
【請求項６】
請求項１記載のプラズマディスプレイ装置において、
前記複数のアドレスパルスの印加のタイミングの遅延は、クロックによりタイミング制御を行う素子により形成されることを特徴とするプラズマディスプレイ装置。
【請求項７】
請求項１記載のプラズマディスプレイ装置において、
前記複数のアドレスパルスの印加のタイミングの遅延は、伝送路の配線長により形成されることを特徴とするプラズマディスプレイ装置。
【請求項８】
請求項１記載のプラズマディスプレイ装置において、
前記複数のアドレスパルスの印加のタイミングの遅延は、その遅延量の最小時間を５nsecとすることを特徴とするプラズマディスプレイ装置。
【請求項９】
請求項１記載のプラズマディスプレイ装置において、
前記アドレスパルスの幅は、前記走査パルスの幅に対して小さく、前記位置によらず一定であり、
前記アドレスパルスの印加の開始及び終了のタイミングは、前記走査電極のライン上の距離に応じて一定量遅延させることを特徴とするプラズマディスプレイ装置。
【請求項１０】
請求項１記載のプラズマディスプレイ装置において、
前記アドレスパルスの幅は、前記走査パルスの幅に対して前記近い側の位置ほど小さくなり、
前記アドレスパルスの印加の開始のタイミングは、前記走査電極のライン上の距離に応じて一定量遅延させ、終了のタイミングは、前記走査パルスの印加の終了のタイミングと合わせることを特徴とするプラズマディスプレイ装置。
【請求項１１】
請求項１記載のプラズマディスプレイ装置において、
前記アドレスパルスの幅は、前記位置によらずに前記走査パルスの幅と同じであり、
前記アドレスパルスの印加の開始及び終了のタイミングは、前記走査電極のライン上の距離に応じて一定量遅延させることを特徴とするプラズマディスプレイ装置。
【請求項１２】
第１方向に略平行に伸びる複数の走査電極及び維持電極と、前記第１方向に直交する第２方向に略平行に伸びる複数のアドレス電極とを備え、前記走査電極とアドレス電極との交差部分に対応して表示セルが行列状に構成されるプラズマディスプレイパネルと、
前記複数の走査電極を駆動する走査駆動回路と、前記複数の維持電極を駆動する維持駆動回路と、前記複数のアドレス電極を駆動するアドレス駆動回路とを有し、
前記プラズマディスプレイパネルの表示領域における発光対象の前記表示セルに対して、前記走査駆動回路からの前記走査電極に対する走査パルスと前記アドレス駆動回路からの前記アドレス電極に対するアドレスパルスとを略同じタイミングで印加することによりアドレス放電を発生させて、前記表示セルの発光を駆動制御するプラズマディスプレイ装置におけるプラズマディスプレイパネル駆動方法であって、
前記走査パルスが印加される前記走査電極に対して、複数の前記アドレスパルスの印加のタイミングをずらすものであり、
前記走査電極のライン上で前記走査駆動回路から遠い側の位置から先に、近い側の位置ほど後になるように、前記複数のアドレスパルスの印加を行うことを特徴とするプラズマディスプレイパネル駆動方法。
【請求項１３】
請求項１２記載のプラズマディスプレイパネル駆動方法において、
前記アドレス駆動回路は、前記アドレス電極の群のそれぞれの駆動に対応した、複数の分割されたブロックにより構成され、
前記走査駆動回路から遠い側の位置に存在する前記アドレス電極の群の駆動に対応した前記アドレス駆動回路のブロックから先に、前記アドレスパルスを印加することを特徴とするプラズマディスプレイパネル駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル（ＰＤＰ）の駆動方法及びその表示装置（プラズマディスプレイ装置：ＰＤＰ装置）の技術に関し、特に、走査電極とアドレス電極におけるアドレス動作に関する。
【背景技術】
【０００２】
現在、高輝度、薄型、大画面表示可能な平面型ディスプレイとしてＰＤＰ装置が実用化されており、表示品位の向上とともに動作性能全般について改善が進められている。また、１９２０×１０８０画素を持つ、いわゆるフルＨＤディスプレイの開発が行われている。【０００３】
従来のＰＤＰ装置は、アドレス動作として、ＰＤＰの走査電極（Ｙで表す）とアドレス電極（Ａで表す）との間（Ｙ−Ａ）で放電（アドレス放電）を発生させて放電（点灯）対象の表示セルを選択した後に、サステイン動作として、当該選択セルの走査電極（Ｙ）と維持電極（Ｘで表す）との間（Ｙ−Ｘ）で放電（維持放電）を発生させて、セルの点灯（発光）による所定の表示を行うものである。更に詳しく説明するならば、前記アドレス放電は、走査電極とそれに交差する複数のアドレス電極との交点に位置するセル群のうち放電対象セルに対して、書き込みパルスとして、走査電極に対する走査パルスとアドレス電極に対するアドレスパルスとを同時に印加することでなされる。前記維持放電は、維持パルスとして、走査電極及び維持電極に対する、交互に反転する周期的なパルスを印加することでなされる。【０００４】
アドレス動作（書き込み放電動作）における放電電流による走査パルスの電圧降下の低減に係わる従来技術例として以下がある。特許第２９５３３４２号公報（特許文献１）には、書き込み放電のピーク電流の増加を低減して安定な書き込み放電を可能とするために、単走査パルスに対して、アドレス電極（データ電極）群のブロックの夫々に、相互に時間をずらしたアドレスパルス（データパルス）を印加する技術が記載されている。【０００５】
また、特開２０００−２７６１０７号公報（特許文献２）には、アドレス電極に対して１本ないし数本おきにタイミングの異なる第１及び第２の駆動パルスを与える技術が記載されている。
【特許文献１】特許第２９５３３４２号公報
【特許文献２】特開２０００−２７６１０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のアドレス動作では、放電電流による走査パルスの電圧効果や不要輻射が発生する。特にフルＨＤプラズマディスプレイパネル及び装置では、走査電極（Ｙ）数が増えるために、走査パルス幅を狭くする必要があり、また更に、アドレス電極（Ａ）数が増えるために、放電が起きるセルが増えて、走査パルスにおける電圧降下の影響が生じる。単走査パルスに対して同タイミングで複数のアドレスパルスがかかると、アドレス放電電流が大きく発生する。【０００７】
走査電極のライン（走査ライン）に対する複数のセルのアドレス放電の発生のタイミングは厳密には同時にはならず、走査パルスにおける電圧降下の影響は、走査駆動回路から遠い位置ほど大きい。これは詳しくは以下である。走査電極から遠い側では電極の持つインピーダンスが大きいため、走査パルス、アドレスパルスが共に印加されて放電する際の放電電流により生じる電圧降下が、走査駆動回路から遠いほど大きい。同時に、このインピーダンスにより、走査パルスの伝播遅延が生じ、セルまでの距離が長いほど、この伝播遅延も大きくなる。また、一般的な技術としてアドレス駆動回路から複数のアドレスパルスが同時に出力・印加された場合、ある走査ライン上の各セルに対しての各アドレスパルスが同時に印加されることになる。これらの場合、上記走査パルスの伝播遅延によって、ある走査ライン上の複数のセルにおいて走査駆動回路から遠いセルほど、アドレスパルスに対して走査パルスが遅れたタイミングで印加されることになり、アドレス放電の発生が遅れる。【０００８】
上記アドレス放電電流による走査パルスの電圧降下の問題に関して、従来技術例として、前記特許文献１，２の技術のように、単走査パルスに対して複数のアドレスパルスの印加タイミングをずらす技術がある。特に、この印加タイミングのずらし方として、走査ライン上の走査駆動回路から近い側から順にアドレスパルスを印加する構成が考えられる（詳しくは後述の従来技術例（図２０）の説明を参照）。この場合、前述のように、走査パルスの放電電流による電圧降下と走査パルスの遅れが影響して、走査駆動回路から遠い側のセルでは、充分に電荷形成時間が設けられず、アドレス放電の発生が遅れる。それにより非点灯セル（誤表示）が生じてしまう問題がある。【０００９】
前記特許文献１の技術では、選択された走査電極に対して印加する複数のアドレスパルスの印加のタイミングをずらすことにより対処しようとしている。しかしながら、この技術では、印加開始時刻を順次にずらしたアドレスパルスを印加すること、を記載しているが、複数のパルスの印加方向（順序）などの詳細については明示していない。また、走査電極における走査駆動回路からの距離によるインピーダンスの違い（ないし走査パルスの伝播遅延時間）及びその影響について考慮されておらず、上記問題に十分に対処できない。この技術のアドレスパルスの印加方向（順序）に関して、例えば実施例（図１等）に記載されているように、簡単に、走査駆動回路から近い側から先にアドレスパルスを印加する構成とした場合、走査駆動回路から遠い側では放電遅れによる非点灯セルが生じてしまう問題がある。前記特許文献２の技術についても同様の問題を指摘できる。【００１０】
本発明は以上のような問題に鑑みてなされたものであり、その目的は、ＰＤＰ装置及び駆動方法の技術において、アドレス動作における放電電流による走査パルスの電圧降下や不要輻射の影響による、走査駆動回路から遠い側にある走査パルスの電圧降下の大きい箇所における放電遅れによる非点灯セル（誤表示）の発生を防止できる技術を提供することにある。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。前記目的を達成するために、本発明のＰＤＰ装置は、第１方向に伸びる複数の走査電極（Ｙ）及び維持電極（Ｘ）と、第２方向に伸びる複数のアドレス電極（Ａ）とを備え、それらの交差部分に対応して表示セルが行列状に構成されるＰＤＰと、ＰＤＰの対応する電極を駆動する各駆動回路とを有し、アドレス動作及び期間として、ＰＤＰの表示領域における発光対象の表示セルに対して、走査駆動回路から走査電極に対する走査パルスと、アドレス駆動回路からアドレス電極に対するアドレスパルスとを、略同じタイミングで印加することによりアドレス放電を発生させて発光対象セルを選択した後、サステイン動作及び期間として走査電極（Ｙ）と維持電極（Ｘ）との間にパルス印加により維持放電を発生させて所定の表示を行うものであって、以下に示す技術的手段を備えることを特徴とする。【００１２】
本ＰＤＰ装置及び駆動方法では、主要な解決手段として、アドレス動作時における放電電流による走査パルスの電圧降下や不要輻射を低減するために、走査パルスが印加される走査電極（Ｙ）に対して、複数のアドレスパルスの印加のタイミングをずらすものであり、走査電極（Ｙ）のライン上（即ち第１方向）で走査駆動回路から遠い側の位置から先に、近い側の位置ほど後になるように、複数のアドレスパルスの印加を行う。換言すれば、走査ライン上で走査パルスが伝播遅延する遠い側のアドレス電極から近い側のアドレス電極へと順次にタイミングをずらしたアドレスパルスを印加するものである。【００１３】
また、本ＰＤＰ装置では、アドレス駆動回路は、全体の複数のアドレス電極（Ａ）のうちの複数のアドレス電極（Ａ）による群（グループ）のそれぞれの駆動に対応した、複数の分割されたブロックにより構成される。複数のアドレスパルスの印加のタイミングをずらす方式として、走査駆動回路から遠い側の位置に存在するアドレス電極（Ａ）の群の駆動に対応したアドレス駆動回路のブロックから先に、アドレスパルスを印加する。【００１４】
上記構成により、本発明では、走査駆動回路から遠い側にある走査パルスの電圧降下の大きい箇所でも、アドレス期間の放電遅れによる非点灯セルの発生を防止することを実現する。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、ＰＤＰ装置及び駆動方法の技術において、アドレス動作における放電電流による走査パルスの電圧降下や不要輻射の影響による、走査駆動回路から遠い側にある走査パルスの電圧降下の大きい箇所における放電遅れによる非点灯セル（誤表示）の発生を防止できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態におけるＰＤＰ装置の全体の構成を示す図である。
【図２】本発明の一実施の形態のＰＤＰ装置における、ＰＤＰの構造の一例を示す分解斜視図である。
【図３】本発明の一実施の形態のＰＤＰ装置における、ＰＤＰ表示領域の画像を表示する際のフィールド構成及び駆動方式の概念を模式的に示す図である。
【図４】本発明の一実施の形態のＰＤＰ装置における、ＰＤＰの駆動波形の一例を示す図である。
【図５】本発明の一実施の形態のＰＤＰ装置における、アドレス放電の概念及び詳細として、リセット期間の直後の状態を示すＰＤＰ断面図である。
【図６】本発明の一実施の形態のＰＤＰ装置における、アドレス放電の概念及び詳細として、アドレス放電による壁電荷形成の状態を示すＰＤＰ断面図である。
【図７】本発明の一実施の形態のＰＤＰ装置における、アドレス放電電流による走査パルスの電圧降下の概念を示す図である。
【図８】本発明の実施の形態１におけるＰＤＰ装置の全体の構成を示す図である。
【図９】本発明の一実施の形態のＰＤＰ装置における、アドレス動作タイミングの構成として、走査パルス、アドレスパルス、及びアドレス放電電流の出力波形を示すタイミング図である。
【図１０】本発明の実施の形態１のＰＤＰ装置における、駆動方式及びタイミングの構成例（第１の構成）として、走査パルス及びアドレスパルスの出力波形を示すタイミング図である。
【図１１】本発明の実施の形態１のＰＤＰ装置における、アドレスパルスの印加タイミングのずれを発生させる、アドレス駆動回路の構成例を示す図である。
【図１２】本発明の実施の形態１のＰＤＰ装置における、駆動方式及びタイミングの構成例（第２の構成）として、走査パルス及びアドレスパルスの出力波形を示すタイミング図である。
【図１３】本発明の実施の形態１のＰＤＰ装置における、駆動方式及びタイミングの構成例（第３の構成）として、走査パルス及びアドレスパルスの出力波形を示すタイミング図である。
【図１４】本発明の実施の形態２におけるＰＤＰ装置の全体の構成（第２の構成）を示す図である。
【図１５】本発明の実施の形態２のＰＤＰ装置における、駆動方式及びタイミングの構成例（第４の構成）として、走査パルス及びアドレスパルスの出力波形を示すタイミング図である。
【図１６】本発明の実施の形態２におけるＰＤＰ装置の全体の構成（第３の構成）を示す図である。
【図１７】本発明の実施の形態２におけるＰＤＰ装置の全体の構成（第４の構成）を示す図である。
【図１８】本発明の実施の形態２のＰＤＰ装置における、駆動方式及びタイミングの構成例（第５の構成）として、走査パルス及びアドレスパルスの出力波形を示すタイミング図である。
【図１９】本発明の実施の形態２のＰＤＰ装置における、駆動方式及びタイミングの構成例（第６の構成）として、走査パルス及びアドレスパルスの出力波形を示すタイミング図である。
【図２０】従来技術例のＰＤＰ装置における、アドレス動作タイミングの構成として、走査パルス、アドレスパルス、及びアドレス放電電流の出力波形を示すタイミング図である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。図２０は、本実施の形態と比較するために従来技術例を説明するためのものである。【００１８】
本実施の形態のＰＤＰ装置及びそのＰＤＰ駆動方法では、特徴として、走査ライン上の複数のセルのアドレス放電のタイミングに関して、Ｙ駆動回路から遠い位置にあるセルのアドレス電極から先にアドレスパルスを印加することにより、走査パルス印加期間内に確実にアドレス放電を発生させるものである。【００１９】
＜ＰＤＰ装置＞
まず、図１において、本実施の形態のＰＤＰ装置（ＰＤＰモジュール）１００の全体の構成を説明する。本ＰＤＰ装置１００は、主に、ＡＣ型のＰＤＰ１０と、その駆動及び制御のための回路部とを備える構成である。ＰＤＰモジュールは、図示しないシャーシ部に対して、ＰＤＰ１０が貼り付けられて保持され、回路部がＩＣ等で構成され、ＰＤＰ１０と回路部とが電気的に接続される構成である。更にＰＤＰモジュールが外部筐体に収容されることにより、ＰＤＰ装置（製品セット）が構成される。【００２０】
ＰＤＰ１０の維持電極（Ｘ）１１，走査電極（Ｙ）１２，アドレス電極（Ａ）１５は、それぞれ対応する、Ｘ駆動回路１０１，Ｙ駆動回路１０２，アドレス駆動回路１０５に対して接続されており、対応する駆動信号（電圧波形）によって駆動される。各駆動回路（１０１，１０２，１０５）は、制御回路１１０に接続され制御信号により制御される。また、データ検出回路１１１は、表示データ（入力映像信号）から表示ラインごとの点灯対象セルを検出して、そのデータ情報を制御回路１１０に転送している。制御回路１１０は、データ検出回路１１１からのデータ情報をもとに制御信号や表示データ等を生成、出力する。駆動回路側からのＰＤＰ１０の駆動に応じて、走査電極（Ｙ）１２とその両側に位置する維持電極（Ｘ）１１との間（Ｙ−Ｘ）で、表示のために選択的に繰り返し放電が行われる。【００２１】
ａ，ｂ，ｃは、ＰＤＰ１０の走査電極（Ｙ）１２のライン（走査ライン）における位置の例を示している。ａはＹ駆動回路１０２から近くの位置、ｂは中程度の位置、ｃは遠くの位置である。【００２２】
＜ＰＤＰ＞
次に、図２において、ＰＤＰ１０の構造の一例（（Ｘ，Ｙ，Ａ）三電極構造、Ｘ，Ｙ交互配置（いわゆるＡＬＩＳ構成）、及びストライプ状リブ構成）を説明する。ＰＤＰ１０は、主にガラス製の前面板１側の前面部２０１と背面板２側の背面部２０２とが組み合わされて構成される。【００２３】
前面部２０１において、前面板１には、繰り返し放電を行うための複数の維持電極（Ｘ）１１及び走査電極（Ｙ）１２が、第１方向（横方向）に平行に伸びて、第２方向（縦方向）に交互に繰り返して配置されている。これらの電極群（１１，１２）は、第１の誘電体層１３に覆われており、さらに第１の誘電体層１３の表面は、ＭｇＯ等の保護層１４に覆われている。維持電極１１及び走査電極１２は、例えば、それぞれ、直線状で金属製のバス電極と、バス電極に電気的に接続され隣接電極間で放電ギャップを形成する透明電極とから構成される。【００２４】
背面部２０１において、背面板２には、複数のアドレス電極１５が、維持電極１１及び走査電極１２と垂直な第２方向に平行に伸びて配置されている。さらにアドレス電極１５群は、第２の誘電体層１６に覆われている。アドレス電極１５の両側には、第２方向に伸びる隔壁（縦リブ）１７が配置されており、表示領域の列方向のセルを区分けしている。さらに、アドレス電極１５上の第２の誘電体層１６上面及び隔壁１７側面には、紫外線により励起されて赤（Ｒ），緑（Ｇ），青（Ｂ）の可視光を発生する各色の蛍光体１８が、列ごとに区別して塗布されている。【００２５】
これら前面板１側の前面部２０１と背面板２側の背面部２０２とを、保護層１４と隔壁１７上面部が接するように貼り合わせて、放電空間にＮｅ−Ｘｅ等の放電ガスを封入することにより、ＰＤＰ１０が構成される。維持電極（Ｘ）１１と走査電極（Ｙ）の組に対応して表示ライン（行）が構成され、更にアドレス電極（Ａ）１５が交差して隔壁１７で区切られる領域に対応してセル（表示セル）が構成される。Ｒ，Ｇ，Ｂのセルのセットで画素が構成される。【００２６】
なお、ＰＤＰ１０は、上記構成例の他にも、（Ｘ，Ｙ）の行の順次配列によるノーマル構成や、横リブも設けたボックス状リブ構成など、各種構成が可能であり、本発明及び実施の形態の特徴は、これらに対しても適用可能である。【００２７】
＜フィールド＞
次に、図３において、ＰＤＰ１０の表示領域の画像（フィールドないしフレーム）の表示における構成及び駆動方式を説明する。１つのフィールド２０は、１／６０秒で表示される。１つのフィールド２０は、分割された複数（本例では「＃１」〜「＃１０」の１０個）のサブフィールド（ＳＦ）３０により構成される。各ＳＦ３０は、リセット期間（ＴＲ）３１と、アドレス期間（ＴＡ）３２と、サステイン期間（ＴＳ）３３とからなる。フィールド２０の各ＳＦ３０は、ＴＳ３３の長さ（維持放電回数）による重み付けが与えられており、各ＳＦ３０の点灯ＯＮ／ＯＦＦの組み合わせによって、階調が表現される。図３に示す方式は、「アドレス・表示分離方式」の一例である。即ちＴＡ３２のアドレス動作の放電でＳＦ３０内の点灯ＯＮ／ＯＦＦのセルを選択し、そのセルを次のＴＳ３３のサステイン動作の放電で点灯ＯＮ／ＯＦＦすることにより表示する方式である。【００２８】
ＴＲ３１では、その直前のＴＳ３３で形成された電荷を消去すると共に、続くＴＡ３２での放電（アドレス放電）を援助・準備する目的でセル内の電荷の再配置・調整の動作（リセット動作）を行う。ＴＡ３２では、発光させるセル（点灯対象セル）を選択決定する放電（アドレス放電）を行う。続くＴＳ３３では、直前のＴＡ３２で選択されたセルにおいて走査電極（Ｙ）１２と維持電極（Ｘ）１１との間（Ｙ−Ｘ）で繰り返し放電を発生させることにより当該セルを発光させる。【００２９】
なお、ＴＡ３２の放電の方式としては、発光対象セル内に電荷を形成する方式（書き込みアドレス方式）と、非発光対象セルの電荷を消去する方式（消去アドレス方式）とを有するが、本実施の形態では前者の方式を用いる。また、ＴＡ３２で示す枠中の斜めの線は、走査の方式としてＰＤＰ１０表示領域における上側の走査電極１２のライン（走査ライン）から下側へと順に走査パルスを印加することを示しているが、走査ラインの奇数行目と偶数行目とを前後半に分けて走査パルスを印加することもある。上記駆動方式は標準的な構成であり、各期間（３１，３２，３３）の区分など、詳細には各種構成が可能である。【００３０】
＜駆動波形＞
次に、図４において、ＰＤＰ１０の駆動波形の一例を説明する。図４（ａ）〜（ｃ）は、それぞれ、ＳＦ３０のＴＲ３１からＴＳ３３における、維持電極（Ｘ）１１、走査電極（Ｙ）１２、及びアドレス電極（Ａ）１５に印加する駆動波形（Ｖｘ，Ｖｙ，Ｖａ）を示している。【００３１】
まず、ＴＲ３１において、（ａ）のＶｘ，（ｂ）のＶｙにおいて、全セルに電荷を形成する波形として、Ｙ書き込み鈍波５１とＸ電圧４１が印加される。さらに続いて、セル内に形成された電荷を必要量残して消去する波形として、Ｙ補償鈍波５２とＸ補償電圧４２が印加される。【００３２】
次のＴＡ３２において、（ａ）のＶｘ，（ｂ）のＶｙにおいて、行方向の表示するセルを決める放電（アドレス放電）を発生させるための波形として、例えば奇数行の走査パルス５３、及び、本放電により壁電荷を形成するためのＸ電圧４３、が印加される。この走査パルス５３は、行（走査ライン）毎にタイミングをずらして順に印加される。また、（ｃ）のＶａにおいて、走査パルス５３に合わせて、アドレスパルス６０が印加される。【００３３】
続いてＴＳ３３において、（ａ）のＶｘ，（ｂ）のＶｙにおいて、維持パルス４４，４５，５４，５５が印加される。例えば、Ｖｘの第１の負極性の維持パルス４４とＶｙの第１の正極性の維持パルス５４とが印加され、続いて、Ｖｘの第２の正極性の維持パルス４５とＶｙの第２の負極性の維持パルス５５が印加され、以後同様に極性を交互に反転させながら繰り返し印加される。【００３４】
（ｃ）のＶａにおいて、アドレス電極（Ａ）１５に印加される波形として、放電させたいセル（点灯対象セル）では、走査パルス５３に合わせてアドレスパルス６０が印加されることにより、走査電極（Ｙ）１２とアドレス電極（Ａ）１５の間（Ｙ−Ａ）において放電（アドレス放電）が生じ、対応する維持電極（Ｘ）１１との間（Ｙ−Ｘ）での壁電荷の形成に発展する。【００３５】
＜アドレス放電＞
次に、図５，図６において、ＴＡ３２におけるアドレス放電の概念及び詳細を説明する。図５，図６では、ＰＤＰ１０のセル部分の第２方向の断面を示している。【００３６】
図５において、ＴＲ３１のリセット動作の直後で前面板１側の電極（１１，１２）近傍には壁電荷が形成されておらず、放電空間（Ｓ）には少しの電荷が残留している状態である。放電空間（Ｓ）には、ガス分子６００、プラスイオン６０１、電子６０２が存在する。図５中のＡで示すように、電子６０２がガス分子６００に衝突すると、ガス分子６００を電離し、新たなプラスイオン６０１と電子６０２を発生させる。新たな電子６０２は、電界により加速されて先のＡと同様なＣで示す電離を生じさせる。また、Ｂで示すようにプラスイオン６０１がＭｇＯなどの保護層１４に衝突すると、新たに電子６０２を発生させる。このように繰り返しＡとＢのようなプロセスが行われることにより、雪崩的にガス分子６００の電離が行われて、放電（アドレス放電）が生じる。【００３７】
図６において、アドレス放電による壁電荷が形成された状態である。アドレス放電後には、走査電極（Ｙ）１２にマイナスの電圧が印加されているためプラスイオン６０１が近傍の保護層１４に溜まり、維持電極（Ｘ）１１にはプラスの電圧が印加されているため電子６０２が近傍の保護層１４に溜まる。電極（１１，１２）近傍の保護層１４に貯まったプラスイオン６０１と電子６０２は、電界を発生させる。このプラスイオン６０１と電子６０２による電界と、走査電極（Ｙ）１２と維持電極（Ｘ）１１による電界とが等しくなることにより、電荷の移動が終了して、次のサステイン動作に必要な壁電荷が形成される。このようにアドレス放電後には或る一定以上の電荷形成時間を設けることが必要である。【００３８】
＜走査パルスの電圧降下＞
次に、図７において、アドレス動作時のアドレス放電電流による走査パルスの電圧降下を説明する。前記図１のａ，ｂ，ｃで示す走査ライン上の位置の例を用いる。図７（ａ），（ｂ），（ｃ）における各走査パルス５３｛５３ａ，５３ｂ，５３ｃ｝は、走査ライン上のａ，ｂ，ｃの位置における、電圧降下を含んだ走査パルス５３の波形を示している。【００３９】
アドレス放電時、走査ライン上の走査パルス５３は、放電電流（アドレス放電電流）により、走査ライン上の位置（ａ，ｂ，ｃ）に応じた大きさの電圧降下（及びその波形）５７｛５７ａ，５７ｂ，５７ｃ｝を起こす。これは、Ｙ駆動回路１０２から遠い位置（例えばｃ）ほど、走査ラインの導体長が長くなってその配線抵抗が増加するためである。Ｙ駆動回路１０２から遠い位置（例えばｃ）のセルでは、この電圧降下５７（例えば５７ｃ）により、アドレス動作時に走査電極（Ｙ）１２とアドレス電極（Ａ）１５の間（Ｙ−Ａ）の電界が弱まることにより電荷の動きが弱まり、アドレス放電が遅れる。【００４０】
このようにして生ずる電圧降下５７の影響を低減するために、本実施の形態では、アドレス放電電流を時間的に分散させるように、各アドレス電極１５に対するアドレスパルス６０の印加のタイミングをずらす方式を採用する。しかしながら、従来技術例として、Ｙ駆動回路１０２から近い位置から順にアドレスパルス６０を印加する構成とした場合、その印加タイミングが相対的に遅い位置（例えばｃ）のセルでは、放電開始タイミングも遅れるために、所定の走査パルス時間内に十分な電荷形成時間をとれず、アドレス放電後の電荷形成が不十分となって、維持放電しないセル（即ち点灯対象なのに非点灯のセル）が生じるという問題がある。【００４１】
（実施の形態１）
以上の基本構成などを踏まえて、図８〜図１３及び図２０などを参照しながら、本発明の実施の形態１を説明する。実施の形態１では、特徴として、アドレス駆動回路１０５が複数のブロックに分割されている構成において、ブロック単位でアドレスパルスの印加タイミングをずらすものである。【００４２】
＜アドレス駆動回路構成（１）＞
まず、図８において、実施の形態１のＰＤＰ装置１００の構成を説明する。実施の形態１では、図１等の基本構成に加え、アドレス駆動回路１０５は、複数のブロック（Ｂで表す）９０に分割されて構成されており、それぞれのブロック９０から対応するアドレス電極１５群（グループ）を駆動する。本例では、アドレス駆動回路１０５は、４つのブロック（Ｂ１〜Ｂ４）９０で構成されている。例えば、ＰＤＰ１０のアドレス電極１５の総数をＭとすれば、１番目のブロック（Ｂ１）９０では、Ｍ本のアドレス電極１５のうち１番目のグループである、１番目から約Ｍ／４番目までのアドレス電極１５群の駆動を担う。Ｙ駆動回路１０２に対しての走査ライン上の位置として、１番目のブロック（Ｂ１）９０対応のアドレス電極１５群は近くにあり、４番目のブロック（Ｂ４）９０対応のアドレス電極１５群は遠くにある。【００４３】
＜アドレス動作タイミング−従来技術例＞
本発明及びその実施の形態の特徴を従来技術例と比較してわかりやすく示すために、図２０を参照して従来技術例のアドレス動作のタイミングについて簡単に説明する。図２０において、（ａ）〜（ｃ）はａの位置、（ｄ）〜（ｆ）はｂの位置、（ｇ）〜（ｉ）はｃの位置における各波形である。（ａ），（ｄ），（ｇ）は、図７と同様の走査パルス５３｛５３ａ，５３ｂ，５３ｃ｝であり、（ｂ），（ｅ），（ｈ）は、アドレスパルス６０｛６０ａ，６０ｂ，６０ｃ｝であり、（ｃ），（ｆ），（ｉ）は、アドレス放電電流７０｛７０ａ，７０ｂ，７０ｃ｝である。なお、実線で示す７１は、アドレス放電電流７０の確率的な発生タイミングのうちの１つのケースを示す。【００４４】
図２０に示すのは、図８と同様にアドレス駆動回路１０５が複数のブロック９０で構成される場合において、従来の一般的な技術として、Ｙ駆動回路１０２から近いブロック（例：Ｂ１）９０からアドレスパルス６０の順次印加を行う例である。このように、従来技術例において、アドレスパルスの印加タイミングをずらす方式を最も簡単に構成した場合、Ｙ駆動回路１０２から近い側から先、遠い側ほど後になるように、複数のアドレスパルス６０をずらしたタイミングで印加する構成となる。代表的な位置（ａ，ｂ，ｃ）に応じた三種類の波形のみ示しているが、より多数の種類の波形で構成される場合も考え方は同じである。隣接のアドレスパルス６０の間の時間のずれをｔで表している。【００４５】
アドレス放電を行うためには、走査パルス５３とアドレスパルス６０の組が印加された時から、放電形成時間８０、統計遅れ時間８１、電荷形成時間８２が必要である。放電形成時間８０は、アドレスパルス６０の印加開始（立ち上がり）から放電が形成されるまでの時間である。統計遅れ時間８１は、セル内の電荷の存在量による統計的な遅れの時間である。電荷形成時間８２は、放電後に電荷の移動が止まり、図６に示したような壁電荷が形成されるまでの時間である。これらの時間（８０，８１，８２）は、位置（ａ〜ｃ）によらずに略一定として考えることができる。【００４６】
また、走査パルス５３に電圧降下５７の影響が存在する場合には、更に放電遅れ時間８３が生じる。例えばＹ駆動回路１０２から遠いｃの位置の走査パルス５３ｃは、電圧降下５７ｃが大きいために、電圧降下５７ｃの影響による大きな放電遅れ時間８３が発生する。なおａの位置では放電遅れ時間８３が小さいため無視している。更にｃの位置は、Ｙ駆動回路１０２から遠いブロック（Ｂ４）９０に対応するので、そのブロック（Ｂ４）９０からのアドレスパルス６０ｃは、走査パルス５３ｃに対して遅れて印加される。そのため、所定の走査パルス５３の印加期間内（立ち上がりまで）での電荷形成時間８２が短くなって（電荷形成時間８２ｃ）、十分な壁電荷が形成されない。これにより、特にＹ駆動回路１０２から遠い位置（例：ｃ）における非点灯セルの発生につながる。【００４７】
＜アドレス動作タイミング−実施の形態＞
一方、図９において、本実施の形態における主要な特徴であるアドレス動作のタイミングを説明する。図８のようにアドレス駆動回路１０５が複数の分割されたブロック（Ｂ１〜Ｂ４）９０で構成される場合において、Ｙ駆動回路１０２から遠いブロック（Ｂ４）９０から先に、近いブロック（Ｂ１）９０ほど後になるように、複数のアドレスパルス６０の順次印加を行う構成例である。即ち、本例では、アドレス駆動回路１０５のブロック９０において、Ｂ４，Ｂ３，Ｂ２，Ｂ１の順で一定にタイミングをずらしてアドレスパルス６０を出力・印加するものである。これは、インピーダンスの違いによる電圧降下の影響と走査ライン上の走査パルス５３の伝播遅延を考慮したタイミングで各アドレスパルス６０を印加するものでもある。【００４８】
例えば、Ｙ駆動回路１０２から遠いｃの位置における走査パルス５３ｃは、電圧降下５７ｃが大きいために、電圧降下５７ｃの影響による放電遅れ時間８３が大きい。しかしながら、ｃの位置に対応する遠いブロック（Ｂ４）９０から先に順次アドレスパルス６０が印加されることによって、走査パルス５３ｃと同時に（遅れ無く）、アドレスパルス６０ｃが印加されるため、所定の走査パルス５３の印加期間内で電荷形成時間８２が十分とれて、壁電荷の形成を行うことができる。また一方、Ｙ駆動回路１０２から近いａの位置に対応するブロック（Ｂ１）９０から印加するアドレスパルス６０ａは、走査パルス５３ａに対して遅れて印加されるが、放電遅れ時間８３が少ない分、電荷形成時間８２を十分にとれるため、問題無い。【００４９】
このように、Ｙ駆動回路１０２から遠い位置のアドレス電極１５に対応するブロック（Ｂ４）９０から近い位置のアドレス電極１５に対応するブロック（Ｂ１）９０へと順次にタイミングをずらしてアドレスパルス６０を印加することが特徴であり、所定の走査パルス５３の印加期間内に確実にアドレス放電を発生させることが実現される。図９のようなタイミング構成によって複数のアドレスパルス６０の印加のタイミングをずらした場合、図２０のような従来技術例とは異なり、前述したアドレス放電遅れによる非点灯セルの発生を防ぐことができる。【００５０】
＜タイミング構成（１）＞
次に、図１０において、実施の形態１における駆動方式及びタイミングの構成例（第１の構成）を説明する。図１０等は、図９に対応しており、図９の構成を基本として更にアドレスパルス６０の詳細を設計した例である。なお、簡単のため全セルを選択する場合の波形を例示している。【００５１】
図１０の（ａ）〜（ｃ）の走査パルス５３｛５３−１，５３−２，５３−ｎ｝は、ＳＦ３０のＴＡ３２において、Ｙ駆動回路１０２から、ＰＤＰ１０の表示領域の複数の行の走査ラインに対して行ごとにタイミングをずらして順次印加される走査パルス５３の例を示す。例えば、（ａ）の走査パルス５３−１は、第１の行の走査ラインに対する期間ｙ１での印加に対応する。（ｂ）の走査パルス５３−２は、続く第２の行の走査ラインに対する期間ｙ２での印加に対応する。（ｃ）の走査パルス５３−ｎは、最後のｎ番目の行の走査ラインに対する期間ｙｎでの印加に対応する。なお、各期間（ｙ１〜ｙｎ）は、一定である。これら走査パルス５３には、前述した電圧降下５７が生じる。【００５２】
また、行における放電させたいセル（点灯対象セル）では、（ａ）〜（ｃ）の走査パルス５３のタイミングに合わせて、（ｄ）〜（ｆ）のアドレスパルス６１が、対応するアドレス駆動回路１０５のブロック９０から印加される。（ｄ）〜（ｆ）のアドレスパルス６１｛６１−ｃ，６１−ｂ，６１−ａ｝は、ＰＤＰ１０の表示領域の複数のアドレス電極１５に対して、Ｙ駆動回路１０２からの位置（ｃ，ｂ，ａ）に応じて、アドレス駆動回路１０５のブロック（Ｂ１〜Ｂ４）９０から、ブロック９０ごとにタイミングをずらして順次印加されるアドレスパルス６０の例を示している。例えば、（ｄ）のアドレスパルス６１−ｃは、Ｙ駆動回路１０２から遠いｃの位置のアドレス電極１５に対応するブロック（Ｂ４）９０からの印加に対応する。（ｂ）のアドレスパルス６１−ｂは、中程度のｂの位置のアドレス電極１５に対応するブロック（Ｂ３ないしＢ２）９０からの印加に対応する。（ｃ）のアドレスパルス６１−ａは、近いａの位置のアドレス電極１５に対応するブロック（Ｂ１）９０からの印加に対応する。三種類のアドレスパルス６１｛６１−ｃ，６１−ｂ，６１−ａ｝において、その隣接の印加タイミングの一定のずれ（遅延）をｔで示している。【００５３】
第１の構成では、各走査パルス５３の印加期間（ｙ１〜ｙｎ）に対する各アドレスパルス６１の印加期間・パルス幅（Ｗｃ〜Ｗａ）は、一定であり、アドレスパルス６１の印加期間の方が少し短い。遠いｃの位置のアドレスパルス６１−ｃの立ち上がり（印加開始）は、走査パルス５３の立ち下がり（印加開始）と同時である。また、近いａの位置のアドレスパルス６１−ａの立ち下がり（印加終了）は、走査パルス５３の立ち上がり（印加終了）と同時である。【００５４】
特に、図１０の第１の構成は、回路構成が容易であり、走査パルス５３の立ち上がり（印加終了）までに各位置（ａ〜ｃ）のすべてのアドレスパルス６１の印加単位時間が終了する（立ち下がる）ため、誤った書き込みの心配が無い。【００５５】
＜アドレスパルスのタイミングの遅延を発生させる構成例＞
本ＰＤＰ装置１００において、複数のアドレスパルス６０の印加のタイミングを少しずつずらすこと（換言すれば後のパルスを遅延させること）に対応した構成例として以下がある。【００５６】
上記印加タイミングのずれ（遅延）及びその駆動制御は、ＩＣの入出力の伝搬遅延時間を利用することができるため、隣接のアドレスパルス６０の印加タイミングのずれの単位時間（ｔ）は、例えば、最小５nsec（ナノ秒）である。即ち、複数のブロック９０を含むアドレス駆動回路１０５を実装したＩＣの構成において、ＩＣの入出力の伝搬遅延時間を利用して、隣接のブロック９０同士でタイミングのずれの単位時間（ｔ）が５nsecのアドレスパルス６０を出力する。【００５７】
また、上記印加タイミングのずれは、アドレス駆動回路などにおける、クロックによりタイミング制御を行う素子により実現することができる。この素子としては、例えばカウンタやシフトレジスタを用いる。【００５８】
また、上記印加タイミングのずれは、アドレスパルス及び駆動制御信号などの信号に係わる、伝送路の配線長を利用して実現することができる。【００５９】
図１１に、ＰＤＰ装置１００における上記アドレスパルス６０のタイミングの遅延を発生させる構成例を示している。図１１において、ＰＤＰ装置１００のアドレス駆動回路１０５は、図８のように４つのブロック（Ｂ１〜Ｂ４）９０で構成されており、それぞれ、制御回路１１０側からの入力のライン上に、アドレスパルス６０の印加タイミングの遅延量に応じた数の遅延器１５０が挿入、配置された構成である。１つの遅延器１５０が、印加タイミングのずれの単位時間（ｔ＝５[nsec]）分の遅延の発生に対応している。【００６０】
＜タイミング構成（２）＞
次に、図１２において、アドレスパルス６０に遅延を与えるための別の駆動方式及びタイミングの構成例（第２の構成）を示す。図１２において、図１０とは少し異なる波形のアドレスパルス６２｛６２−ｃ，６２−ｂ，６２−ａ｝を有する。【００６１】
第２の構成において、複数のアドレスパルス６２の印加開始タイミングのみを遅延させ、印加終了タイミングを合わせる。遠いｃの位置に対応したアドレスパルス６２−ｃに対して、中程度のｂの位置に対応したアドレスパルス６２−ｂの立ち上がり側のみを遅延（例えばｔ）させ、同アドレスパルス６２−ｂの立ち下がり側を、アドレスパルス６２−ｃの立ち下がり（及び走査パルス５３の立ち上がり）と同時にしている。同様に、アドレスパルス６２−ｃに対して、近いａの位置に対応したアドレスパルス６２−ａの立ち上がり側のみを遅延（例えば２ｔ）させ、同アドレスパルス６２−ａの立ち下がり側を、アドレスパルス６２−ｃの立ち下がり（及び走査パルス５３の立ち上がり）と同時にしている。近いａの位置のアドレスパルス６２−ａの印加期間・パルス幅（Ｗａ’）は、第１の構成のアドレスパルス６１−ａのパルス幅（Ｗａ）と同じである。遠いｃの位置に対応したアドレスパルス６２−ｃの印加期間・パルス幅（Ｗｃ’）は、走査パルス５３ｃの行単位の印加期間・パルス幅（ｙ１等）と同じである。【００６２】
特に、図１２の第２の構成は、Ｙ駆動回路１０２から遠い位置（例：ｃ）に対応のブロック９０（例：Ｂ４）が十分なアドレスパルス６２の印加期間（例：Ｗｃ’）をとれるため、より非点灯セルの発生を防止できる。また、走査パルス５３の立ち上がりまでに各位置（ａ〜ｃ）のすべてのアドレスパルス６２の印加が終了するため、誤った書き込みの心配が無い。【００６３】
＜タイミング構成（３）＞
次に、図１３において、更に別の駆動方式及びタイミング構成例（第３の構成）を示す。図１３において、図１０とは少し異なる波形のアドレスパルス６３｛６３−ｃ，６３−ｂ，６３−ａ｝を有する。【００６４】
第３の構成において、遠いｃの位置に対応したアドレスパルス６３−ｃの印加単位期間・パルス幅（Ｗｃ’’）に対して、中程度のｂの位置に対応したアドレスパルス６３−ｂのパルス幅（Ｗｂ’’）及び近いａの位置に対応したアドレスパルス６３−ａのパルス幅（Ｗａ’’）を、相互に同じとする。アドレスパルス６３−ｃのパルス幅（Ｗｃ’’）及び他のパルス幅（Ｗｂ’’，Ｗａ’’）は、走査パルス５３の行単位の印加期間・パルス幅（ｙ１等）と同じである。【００６５】
そして、アドレスパルス６３間の遅延（例えばｔ）により、遅延有りのアドレスパルス６３−ｂ，６３−ａの立ち下がり（印加終了）が、次の例えば第２の走査パルス５３−２の立ち下がり（印加開始）より少し遅れても構わないという例である。即ち、遅延有りのアドレスパルス６３−ｂ，６３−ａの印加期間の最後が、走査パルス５３の印加期間に少しだけ重なる。しかしながら、上記のようにアドレスパルス６３と次の走査パルス５３とで重なる時間が短い場合には、誤った書き込み放電（アドレス放電）が生じないため、特に問題は無い。【００６６】
特に、図１３の第３の構成では、回路構成が容易であり、Ｙ駆動回路１０２から遠い位置（例：ｃ）に対応のブロック９０（例：Ｂ４）が十分なアドレスパルス６３の印加期間（例：Ｗｃ’’）をとれるため、より非点灯セルの発生を防止できる。【００６７】
（実施の形態２）
次に、図１４〜図１９を参照しながら本発明の実施の形態２を説明する。実施の形態２では、実施の形態１を基本構成として、更にアドレス駆動回路１０５が異なる構成、並びにそれに対応する駆動方式及びタイミングの構成例を示す。【００６８】
＜アドレス駆動回路構成（２）＞
図１４において、実施の形態２のＰＤＰ装置１００の構成、特にアドレス駆動回路１０５の第２の構成、を説明する。実施の形態２では、ＰＤＰ１０の複数のアドレス電極１５の駆動のために、第１方向で複数に分割されたアドレス駆動回路１０５で構成され、更に各アドレス駆動回路１０５が複数のブロック９０に分割されて構成され、各ブロック９０から対応するアドレス電極１５群の駆動を行う。本例では、２つのアドレス駆動回路１０５Ｌ，１０５Ｒを有し、それら第１及び第２のアドレス駆動回路１０５Ｌ，１０５Ｒは、それぞれ２つのブロック９０で構成され、全体は計４つのブロック（Ｂ１〜Ｂ４）９０で構成される。２つのアドレス駆動回路１０５Ｌ，１０５Ｒは、ＰＤＰ１０の表示領域の左半分、右半分のアドレス電極１５群の駆動に対応したものであり、第１のアドレス駆動回路１０５Ｌは、左半分のものを駆動し、第２のアドレス駆動回路１０５Ｒは、右半分のものを駆動する。【００６９】
なお、図１４のアドレス駆動回路１０５の構成は、図８のアドレス駆動回路１０５の構成を、ＰＤＰ１０の第１方向の長さの延長（アドレス電極１５数の増加）に応じて、複数繰り返して配置したものと捉えることもできる。【００７０】
＜タイミング構成（４）＞
次に、図１５において、実施の形態２における駆動方式及びタイミングの構成例（第４の構成）を説明する。図１５の第４の構成は、前述した第１の構成と同様の考え方を、図１４のＰＤＰ装置１００の第２の構成に対して適用したものである。【００７１】
実施の形態１と同様に、ＴＡ３２において、Ｙ駆動回路１０２から、（ａ）〜（ｃ）の走査パルス５３｛５３−１，５３−２，５３−ｎ｝が順次に印加される。【００７２】
また、走査ライン上の点灯対象セルでは、走査パルス５３に合わせて、（ｄ）〜（ｇ）のアドレスパルス６４｛６４−４，６４−３，６４−２，６４−１｝が、対応するアドレス駆動回路１０５のブロック（Ｂ１〜Ｂ４）９０から印加される。【００７３】
（ｄ），（ｅ）のアドレスパルス６４−４，６４−３は、同一の第２のアドレス駆動回路１０５Ｒ内における別のブロック（Ｂ４，Ｂ３）９０からのアドレスパルス６４を示している。同様に、（ｆ），（ｇ）のアドレスパルス６４−２，６４−１も、同一の第１のアドレス駆動回路１０５Ｌ内における別のブロック（Ｂ２，Ｂ１）９０からのアドレスパルス６４を示している。これらのアドレスパルス６４は、各々のアドレス駆動回路１０５Ｌ，１０５Ｒにおいて、Ｙ駆動回路１０２から遠い位置のアドレス電極１５の駆動に対応したブロック９０から先に、タイミングをずらして印加する。例えば、各アドレス駆動回路１０５Ｌ，１０５Ｒの右側のブロック（Ｂ２，Ｂ４）９０同士では、そのアドレスパルス６４−２，６４−４の印加タイミング及びパルス幅（Ｗ２，Ｗ４）が同じである。また左側のブロック（Ｂ１，Ｂ３）９０同士でも、アドレスパルス６４−１，６４−３の印加タイミング（遅延）及びパルス幅（Ｗ１，Ｗ３）が同じである。上記構成により、実施の形態１と同様に、アドレス放電遅れによる非点灯セルの発生を防ぐことができる。【００７４】
＜アドレス駆動回路構成（３）＞
次に、図１６において、実施の形態２のＰＤＰ装置１００の別の構成、特にアドレス駆動回路１０５の第３の構成、を説明する。図１６の第３の構成において、前述とは異なる形式で複数構成された各アドレス駆動回路１０５内において、Ｙ駆動回路１０２から遠い位置にあるアドレス電極１５の駆動に対応したブロック９０から先に、ブロック９０単位でタイミングをずらしてアドレスパルス６０を順次印加する。【００７５】
本例では、ＰＤＰ１０に対して上下個別の２つのアドレス駆動回路１０５Ｏ，１０５Ｅを有し、それら第１及び第２のアドレス駆動回路１０５Ｏ，１０５Ｅは、それぞれ４つのブロック９０で構成され、全体は計８つのブロック（Ｂ１〜Ｂ８）９０で構成される。第１のアドレス駆動回路１０５Ｏは、ＰＤＰ１０の表示領域の複数のアドレス電極１５のうち、奇数番目のものを駆動し、第２のアドレス駆動回路１０５Ｅは、偶数番目のものを駆動する。各アドレス駆動回路１０５は、制御回路１１０から略同じ距離で接続され、ＰＤＰ１０に対して略対称的な構成である。【００７６】
図１６のように、隣り合うアドレス電極１５を上下個別のアドレス駆動回路１０５Ｏ，１０５Ｅの対応するブロック９０により駆動する構成では、Ｙ駆動回路１０２に対して該当隣接アドレス電極１５及び対応ブロック９０（例：Ｂ１，Ｂ５）までの距離が、上下ブロック９０（Ｂ１，Ｂ５）で殆ど差が生じない。そのため、上下のアドレス駆動回路１０５の第１方向のブロック９０でＹ駆動回路１０２から遠い方から先に、かつ、上下のアドレス駆動回路１０５の対応ブロック９０同士で同時に、アドレスパルス６０を印加する。このようにしても、前述の構成と同様の効果が得られる。【００７７】
＜アドレス駆動回路構成（４）＞
次に、図１７において、実施の形態２のＰＤＰ装置１００の別の構成、特にアドレス駆動回路１０５の第４の構成、を説明する。図１７の第４の構成において、前述とは異なる形式で複数構成された各アドレス駆動回路１０５内において、第３の構成と同様に、Ｙ駆動回路１０２から遠い位置にあるアドレス電極１５の駆動に対応したブロック９０から先に、ブロック９０単位でタイミングをずらしてアドレスパルス６０を順次印加する。【００７８】
本例では、ＰＤＰ１０に対して上下個別の２つのアドレス駆動回路１０５Ｕ，１０５Ｄを有し、それら第１及び第２のアドレス駆動回路１０５Ｕ，１０５Ｄは、それぞれ４つのブロック９０で構成され、全体は計８つのブロック（Ｂ１〜Ｂ８）９０で構成される。ＰＤＰ１０の表示領域の複数のアドレス電極１５は、上下の領域に分かれて構成されており、それぞれ別のアドレス駆動回路１０５Ｕ，１０５Ｄに接続されている。第１のアドレス駆動回路１０５Ｕは、表示領域の上半分側の走査ラインに対応したアドレス電極１５群を駆動し、第２のアドレス駆動回路１０５Ｄは、表示領域の下半分側の走査ラインに対応したアドレス電極１５群を駆動する。図１７の構成では、Ｙ駆動回路１０２から同じ距離にある上下のアドレス電極１５を、対応する上下のアドレス駆動回路１０５Ｕ，１０５Ｄのブロック９０（例：Ｂ１，Ｂ５）により同時に駆動する。第４の構成でも、前述の構成と同様の効果が得られる。【００７９】
＜タイミング構成（５）＞
次に、図１８において、前記図１５の駆動方式及びタイミングの構成例（第４の構成）に対して、複数のアドレスパルス６０に印加タイミングのずれを与える別の構成例を説明する。図１８の構成例（第５の構成）は、前述した第２の構成と同様の考え方を、図１６，図１７等の複数のアドレス駆動回路１０５を備えるＰＤＰ装置１００の構成に対して適用したものである。【００８０】
図１８において、（ｄ），（ｅ）のアドレスパルス６５｛６５−４，６５−３｝は、例えば、第１のアドレス駆動回路１０５における、Ｙ駆動回路１０２に対して遠い側のブロック９０と近い側のブロック９０のものである。同様に（ｆ），（ｇ）のアドレスパルス６５｛６５−２，６５−１｝は、例えば、第２のアドレス駆動回路１０５における、遠い側のブロック９０と近い側のブロック９０のものである。【００８１】
（ｄ），（ｆ）のアドレスパルス６５｛６５−４，６５−２｝に対して、（ｅ），（ｇ）のアドレスパルス６５｛６５−３，６５−１｝の立ち上がりのみを遅延させ、（ｅ），（ｇ）のアドレスパルス６５｛６５−３，６５−１｝の立ち下がりを、（ｄ），（ｆ）のアドレスパルス６５｛６５−４，６５−２｝の立ち下がり（及び走査パルス５３の立ち上がり）と同時にしている。（ｄ），（ｆ）のアドレスパルス６５｛６５−４，６５−２｝の幅（Ｗ４’，Ｗ２’）、（ｅ），（ｇ）のアドレスパルス６５｛６５−３，６４−１｝の幅（Ｗ３’，Ｗ１’）は、それぞれ同じである。【００８２】
＜タイミング構成（６）＞
次に、図１９において、更に、複数のアドレスパルス６０に印加タイミングのずれ（遅延）を与える別の構成例を説明する。図１９の構成例（第６の構成）は、前述した第３の構成と同様の考え方を、図１６，図１７等のＰＤＰ装置１００の構成に対して適用したものである。【００８３】
図１９において、（ｄ），（ｅ）のアドレスパルス６６｛６６−４，６６−３｝及び（ｆ），（ｇ）のアドレスパルス６６｛６６−２，６６−１｝は、第５の構成と同様に、第１及び第２の各アドレス駆動回路１０５の遠い側と近い側の各ブロック９０のものである。【００８４】
（ｄ），（ｆ）のアドレスパルス６６｛６６−４，６６−２｝、及び（ｅ），（ｇ）のアドレスパルス６６｛６６−３，６６−１｝の各パルス幅（Ｗ４’’〜Ｗ１’’）を相互に同じとし、（ｅ），（ｇ）のアドレスパルス６６｛６６−３，６６−１｝の立ち下がりが、次の例えば走査パルス５３−２の立ち下がりよりも遅れる例である。前述した第３の構成と同様に、アドレスパルス６６の印加期間が次の走査パルス５３の印加期間と重なるタイミングが短い場合には、特に問題は無い。【００８５】
以上説明したように、各実施の形態によれば、アドレス動作におけるアドレス放電電流による走査パルス５３の電圧降下や不要輻射の影響に関して、従来技術例とは異なり走査ライン上の位置の影響を考慮した構成としており、特にＹ駆動回路１０２から遠い側の走査パルス５３の電圧降下の大きい箇所（例：ｃ）におけるアドレス放電遅れによる非点灯セル（誤表示）の発生を防止できる。これによりＰＤＰ表示性能を向上できる。【００８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。前述した構成は、アドレス駆動回路１０５のブロック９０単位でアドレスパルス６０の印加のタイミングを少しずつずらす（遅延させる）ものであるが、ブロック９０単位ではなく１本ないし複数本のアドレス電極１５単位で同様に制御する構成としても勿論構わない。
【産業上の利用可能性】
【００８７】
本発明は、走査電極とアドレス電極によりアドレス動作を行うＰＤＰ装置などの表示装置に利用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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