【事件の表示】
　特願２０１７−　７５７２６「半導体装置、半導体装置の製造方法、および電力変換装置」拒絶査定不服審判事件〔平成３０年１１月１５日出願公開、特開２０１８−１８１９４９、請求項の数（８）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２９年４月６日の出願であって、令和２年３月２４日付けで拒絶理由通知がされ、同年５月２０日付けで手続補正がされるとともに意見書が提出され、同年６月２５日付けで最後の拒絶理由通知がされ、同年８月１９日付けで手続補正がされるとともに意見書が提出され、同年１１月３０日付けで同年８月１９日に提出された手続補正書による補正が却下されるとともに、同日付けで拒絶査定（原査定）がされ、これに対し、令和３年２月８日に拒絶査定不服審判の請求がされると同時に手続補正がされたものである。
第２　原査定の概要
　原査定（令和２年１１月３０日付け拒絶査定）の概要は次のとおりである。
１．（進歩性）本願請求項１−９に係る発明は、以下の引用文献１−６に基いて、その発明の属する技術の分野における通常の知識を有する者（以下、「当業者」という。）が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
引用文献等一覧
　１．国際公開２０１６／０８０２６９号
　２．特開２０１６−１１１１１０号公報
　３．特開２０１５−１８８０６６号公報
　４．特開２０１４−１９２３５１号公報
　５．特開２０１４−０８６４３１号公報
　６．特開２００５−２７６９７８号公報
第３　審判請求時の補正について
　審判請求時の補正は、特許法第１７条の２第３項から第６項までの要件に違反しているものとはいえない。
１　審判請求時の補正によって、請求項１について、「前記ＭＯＳゲート構造は、ｐ型ベース層と、前記ｐ型ベース層の一方主面側に設けられたｐ＋型ベース層と、前記ｐ型ベース層の一方主面側に設けられたｎ＋型エミッタ層とを備え、」という事項を追加する補正は、特許請求の範囲の減縮を目的とするものである。
　また、「前記ＭＯＳゲート構造は、ｐ型ベース層と、前記ｐ型ベース層の一方主面側に設けられたｐ＋型ベース層と、前記ｐ型ベース層の一方主面側に設けられたｎ＋型エミッタ層とを備え、」という事項は、当初明細書の段落【００２１】、【００２５】、【００４３】、図４、５に記載されているから、当該補正は新規事項を追加するものではない。
２　審判請求時の補正によって、請求項１に記載された「前記ＭＯＳゲート構造の半導体層を露出するコンタクトホール」を、「前記前記ＭＯＳゲート構造の
前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面
前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面
　また、「前記前記ＭＯＳゲート構造の
前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面
前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面
３　審判請求時の補正によって、請求項１に記載された「前記コンタクトホールの内部に形成されたバリアメタル」を、「前記コンタクトホールの内部に形成され
、タングステンプラグを介さずに前記第１電極に接触し
　また、「前記コンタクトホールの内部に形成され
、タングステンプラグを介さずに前記第１電極に接触し
　そして、下記第４から第６までに示すように、補正後の請求項１−８に係る発明は、独立特許要件を満たすものである。
第４　本願発明
　本願請求項１−８に係る発明（以下、それぞれ「本願発明１」−「本願発明８」という。）は、令和３年２月８日付けの手続補正で補正された特許請求の範囲の請求項１−８に記載された事項により特定される発明であり、以下のとおりの発明である。
「【請求項１】
　一方主面および他方主面を有し、一方主面から他方主面にわたりトランジスタを構成するトランジスタ領域と、一方主面から他方主面にわたりダイオードを構成するダイオード領域と、を有する半導体基体と、
　前記トランジスタ領域と前記ダイオード領域の上に亘り、前記半導体基体の一方主面上に形成される第１電極と、
を備える半導体装置であって、
　前記半導体基体は、
　前記トランジスタ領域において一方主面側にＭＯＳゲート構造を有し、
　前記ダイオード領域において、前記半導体基体の前記一方主面側に設けられたｐ型アノード層と、前記他方主面側で前記ｐ型アノード層に接するｎ型の半導体層とを有し、
　前記ＭＯＳゲート構造は、
　ｐ型ベース層と、
　前記ｐ型ベース層の一方主面側に設けられたｐ＋型ベース層と、
　前記ｐ型ベース層の一方主面側に設けられたｎ＋型エミッタ層とを備え、
　前記半導体装置は、
　前記ＭＯＳゲート構造のゲート電極を覆い、前記ＭＯＳゲート構造の前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面を露出するコンタクトホールを有する層間絶縁膜と、
　前記コンタクトホールの内部に形成され、タングステンプラグを介さずに前記第１電極に接触したバリアメタルとを備え、
　前記第１電極は、前記コンタクトホールに入り込み、前記コンタクトホールの内部で前記バリアメタルを介して前記ＭＯＳゲート構造の前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面と接触し、前記ダイオード領域では前記ｎ型の半導体層と直接接触せずに前記ｐ型アノード層と直接接触し、
　前記第１電極と前記ｐ型アノード層との間には、前記ｐ型アノード層よりもｐ型不純物濃度が高いｐ型の半導体層を有さない、
半導体装置。
【請求項２】
　前記半導体基体は、前記トランジスタ領域において他方主面側に第２導電型のコレクタ層を備え、
　前記トランジスタ領域はＩＧＢＴを構成する、
請求項１に記載の半導体装置。
【請求項３】
　前記バリアメタルは、窒化チタン、炭化チタン、またはチタンシリサイドを含む、
請求項１または２に記載の半導体装置。
【請求項４】
　前記第１電極はアルミニウム合金である、
請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
　前記バリアメタルは、前記ＭＯＳゲート構造の半導体層との接触界面にシリサイドを有する、
請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
　（ａ）半導体基体の一方主面側にＭＯＳゲート構造とダイオード構造を形成する工程と、
　（ｂ）前記ＭＯＳゲート構造と前記ダイオード構造の上に層間絶縁膜を形成する工程と、
　（ｃ）前記ＭＯＳゲート構造の上の前記層間絶縁膜に、前記ＭＯＳゲート構造の半導体層を露出させるコンタクトホールを開口する工程と、
　（ｄ）前記コンタクトホール内の前記半導体層上および前記層間絶縁膜上にバリアメタルを形成する工程と、
　（ｅ）前記ダイオード構造の上の前記層間絶縁膜と前記バリアメタルを除去する工程と、
　（ｆ）前記コンタクトホール内、および前記ダイオード構造の上にタングステンプラグを介さずに前記バリアメタルに接触する第１電極を形成する工程と、を備え、
　前記ダイオード構造は、前記半導体基体の前記一方主面側に設けられたｐ型アノード層と、前記一方主面に対向する他方主面側で前記ｐ型アノード層に接するｎ型の半導体層とを有し、
　前記工程（ｆ）は、前記第１電極を、前記ｎ型の半導体層と直接接触せず、前記ｐ型アノード層との間に前記ｐ型アノード層よりもｐ型不純物濃度の高いｐ型の半導体層を設けることなく、前記ｐ型アノード層と直接接触するように形成する工程であり、
　前記工程（ｅ）は、前記ダイオード構造の上の前記層間絶縁膜と前記バリアメタルをドライエッチングで除去する工程である、
半導体装置の製造方法。
【請求項７】
　（ａ）半導体基体の一方主面側にＭＯＳゲート構造とダイオード構造を形成する工程と、
　（ｂ）前記ＭＯＳゲート構造と前記ダイオード構造の上に層間絶縁膜を形成する工程と、
　（ｃ）前記ＭＯＳゲート構造の上の前記層間絶縁膜に、前記ＭＯＳゲート構造の半導体層を露出させるコンタクトホールを開口する工程と、
　（ｄ）前記コンタクトホール内の前記半導体層上および前記層間絶縁膜上にバリアメタルを形成する工程と、
　（ｅ）前記ダイオード構造の上の前記層間絶縁膜と前記バリアメタルを除去する工程と、
　（ｆ）前記コンタクトホール内、および前記ダイオード構造の上にタングステンプラグを介さずに前記バリアメタルに接触する第１電極を形成する工程と、を備え、
　前記ダイオード構造は、前記半導体基体の前記一方主面側に設けられたｐ型アノード層と、前記一方主面に対向する他方主面側で前記ｐ型アノード層に接するｎ型の半導体層とを有し、
　前記工程（ｆ）は、前記第１電極を、前記ｎ型の半導体層と直接接触せず、前記ｐ型アノード層との間に前記ｐ型アノード層よりもｐ型不純物濃度の高いｐ型の半導体層を設けることなく、前記ｐ型アノード層と直接接触するように形成する工程であり、
　前記工程（ｅ）は、
　（ｅ１）前記ダイオード構造の上の、前記バリアメタルと、前記層間絶縁膜の一部の膜厚をドライエッチングで除去する工程と、
　（ｅ２）前記工程（ｅ１）で残った前記ダイオード構造の上の前記層間絶縁膜をウェットエッチングで除去する工程と、を備える、
請求項６に記載の半導体装置の製造方法。
【請求項８】
　請求項１から５のいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
　前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
　前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備える、
電力変換装置。」
第５　引用文献、引用発明等
１　引用文献１について
（１）引用文献１に記載の事項
　原査定の拒絶の理由に引用された引用文献１には、図面とともに次の事項が記載されている（下線は当審が付与した。以下、同じ。）。
「[0001]　この発明は、半導体装置および半導体装置の製造方法に関する。」
「[0005]　また、電力変換装置全体（ＩＧＢＴを含む関連チップ）の小型化を図るために、
ＩＧＢＴと当該ＩＧＢＴに逆並列に接続されたＦＷＤとを同一半導体チップに内蔵して一体化した構造の逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ：Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ−ＩＧＢＴ）
フィールドストップ層を備えたＩＧＢＴ（ＦＳ−ＩＧＢＴ）
フィールドストップ構造のＲＣ−ＩＧＢＴ
[0006]　図１７に示すように、従来のＲＣ−ＩＧＢＴでは、
ＩＧＢＴ部１２１において、ｎ-型ドリフト層１０１となるｎ-型半導体基板のおもて面側に、トレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造１２０が設けられている。ＭＯＳゲート構造１２０は、ｐ型ベース領域１０２、トレンチ１０３、ゲート酸化膜１０４、ゲート電極１０５、ｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７からなる。エミッタ電極１０８は、ｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７に接する。
[0007]　
ｐ型ベース領域１０２、トレンチ１０３、エミッタ電極１０８および層間絶縁膜１０９は、ＩＧＢＴ部１２１からＦＷＤ部１２２にわたって設けられている。ＦＷＤ部１２２において、ｐ型ベース領域１０２およびエミッタ電極１０８は、それぞれＦＷＤのｐ型アノード領域およびアノード電極を兼ねる
[0008]　ｎ-半導体基板の裏面側には、ｎ型フィールドストップ層１１０、ｐ+型コレクタ領域１１１およびｎ+型カソード領域１１２が設けられている。ｐ+型コレクタ領域１１１は、ＩＧＢＴ部１２１に設けられている。ｎ+型カソード領域１１２は、ｐ+型コレクタ領域１１１と並んで（並列に）、ＦＷＤ部１２２に設けられている。ｐ+型コレクタ領域１１１およびｎ+型カソード領域１１２は、ｎ-型半導体基板の裏面からｎ型フィールドストップ層１１０よりも浅い位置に配置されている。コレクタ電極１１３は、カソード電極を兼ねており、ｐ+型コレクタ領域１１１およびｎ+型カソード領域１１２に接する。
・・・
[0010]　また、別のＲＣ−ＩＧＢＴとして、ＦＷＤ部やＩＧＢＴ部内のＦＷＤ動作部のコンタクトホールの幅を、ＩＧＢＴ動作部のコンタクトホールの幅よりも広くした装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、ＩＧＢＴ部内のＦＷＤ動作部におけるｐ型不純物の面密度を低くし、ＦＷＤ部へのホールの注入を抑制してリカバリ特性を改善している。また、従来のダイオードとして、アルミニウムにシリコンを１％含有させた合金（ＡｌＳｉ１％）でアノード電極を形成した装置が提案されている（例えば、下記特許文献３（第００３６段落）参照。）。
[0011] ・・・
[0012]　従来のＲＣ−ＩＧＢＴでは、上述したようにアルミニウム−シリコンからなる
エミッタ電極１０８をコンタクトホールに埋め込む
ＩＧＢＴでは、デザインルール（設計基準）が微細化されるにしたがい、コンタクトホールに埋め込む電極材料としてタングステンが用いられる。タングステンとシリコンとはコンタクト（電気的接触）が良好でないため、一般的なＩＧＢＴでは、タングステン層と半導体部との間にチタン層等が形成される。
[0013]　従来のＲＣ−ＩＧＢＴでは、
同一半導体チップにＩＧＢＴ部とＦＷＤ部とを一体的に形成するため、ＩＧＢＴ部を微細化してチタン層と半導体部とのコンタクトを形成した場合、微細化していないＦＷＤ部においてもチタン層と半導体部とのコンタクトが形成される
「[0057] （実施の形態１）
　実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１に示すように、実施の形態１にかかる半導体装置は、ｎ-型ドリフト層１となる同一のｎ-型半導体基板（半導体チップ）上に、ＩＧＢＴを配置したＩＧＢＴ部（第１素子領域）２１と、ＦＷＤを配置したＦＷＤ部（第２素子領域）２２とを備える。ＩＧＢＴ部２１のＩＧＢＴとして、例えばｎ型フィールドストップ層１０を備えたＦＳ−ＩＧＢＴを配置した場合を例に説明する。ＦＷＤ部２２のＦＷＤは、ＩＧＢＴ部２１のＦＳ−ＩＧＢＴに逆並列に接続されている。すなわち、実施の形態１にかかる半導体装置は、ＦＳ−ＩＧＢＴとＦＷＤとを同一半導体チップに内蔵して一体化したＲＣ−ＩＧＢＴである。
・・・
[0059]　ｐ型ベース領域２の、隣り合うトレンチ３に挟まれたメサ部には、ｎ+型エミッタ領域６が選択的に設けられている。ｎ+型エミッタ領域６は、トレンチ３の側壁のゲート絶縁膜４を挟んでゲート電極５に対向する位置に配置されている。また、ｐ型ベース領域２の、隣り合うトレンチ３に挟まれたメサ部には、ｐ+型コンタクト領域７が選択的に設けられている。ｐ+型コンタクト領域７は、ｎ+型エミッタ領域６よりもメサ部中央部側に配置され、かつｎ+型エミッタ領域６に接する。これらｐ型ベース領域２、トレンチ３、ゲート絶縁膜４、ゲート電極５、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７によってトレンチゲート型のＭＯＳゲート構造２０が構成されている。
ｎ-型半導体基板のおもて面には、ゲート電極５を覆うように層間絶縁膜９が設けられている
[0060]　
深さ方向に層間絶縁膜９を貫通してｎ+型エミッタ領域６およびｐ+型コンタクト領域７を露出する第１コンタクトホール９ａが設けられている
　図１、１７は、以下のとおりのものである。
【図１】
【図１７】
　図１７から、ｎ-型半導体基板のおもて面上に形成されたエミッタ電極１０８が見てとれる。
　図１７から、ＦＷＤ部１２２において、ｎ-型ドリフト層１０１はｐ型アノード領域に接しており、エミッタ電極１０８は、ｎ-型ドリフト層１０１と直接接触せずにｐ型アノード領域と直接接触し、エミッタ電極１０８とｐ型アノード領域との間には、ｐ型アノード領域よりもｐ型不純物濃度が高いｐ型の領域を有さない構成が、見てとれる。
（２）引用文献１に記載された発明
　引用文献１の段落[0005]−[0008]の記載からみて、引用文献１の図１７に示されたＲＣ−ＩＧＢＴにおいて、ＩＧＢＴ部１２１はＩＧＢＴを構成し、ＦＷＤ部１２２はＦＷＤを構成するといえる。
　また、引用文献１の段落[0059]、[0060]の記載、図１、１７からみて、引用文献１の図１７に示されたＲＣ−ＩＧＢＴにおいて、ｎ-型半導体基板のおもて面には、ゲート電極１０５を覆うように層間絶縁膜１０９が設けられ、深さ方向に層間絶縁膜１０９を貫通してｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７を露出する第１コンタクトホールが設けられていると認められる。
　したがって、上記引用文献１には、図１７に示されたＲＣ−ＩＧＢＴについて、次の発明（以下、「引用発明」という。）が記載されていると認められる。
「フィールドストップ層を備えた、ＩＧＢＴと当該ＩＧＢＴに逆並列に接続されたＦＷＤとを同一半導体チップに内蔵して一体化した構造のＲＣ−ＩＧＢＴ（逆導通型ＩＧＢＴ）であって、
　ＩＧＢＴ部１２１はＩＧＢＴを構成し、ＦＷＤ部１２２はＦＷＤを構成し、
　ＩＧＢＴ部１２１において、ｎ-型ドリフト層１０１となるｎ-型半導体基板のおもて面側に、トレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造１２０が設けられ、ＭＯＳゲート構造１２０は、ｐ型ベース領域１０２、トレンチ１０３、ゲート酸化膜１０４、ゲート電極１０５、ｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７からなり、ｎ-型半導体基板のおもて面上に形成されたエミッタ電極１０８は、ｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７に接し、
　ｎ-型半導体基板のおもて面には、ゲート電極１０５を覆うように層間絶縁膜１０９が設けられ、深さ方向に層間絶縁膜１０９を貫通してｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７を露出する第１コンタクトホールが設けられており、
　ｐ型ベース領域１０２、トレンチ１０３、エミッタ電極１０８および層間絶縁膜１０９は、ＩＧＢＴ部１２１からＦＷＤ部１２２にわたって設けられ、ＦＷＤ部１２２において、ｐ型ベース領域１０２およびエミッタ電極１０８は、それぞれＦＷＤのｐ型アノード領域およびアノード電極を兼ねており、
　ＦＷＤ部１２２において、ｎ-型ドリフト層１０１はｐ型アノード領域に接しており、エミッタ電極１０８は、ｎ-型ドリフト層１０１と直接接触せずにｐ型アノード領域と直接接触し、
　エミッタ電極１０８とｐ型アノード領域との間には、ｐ型アノード領域よりもｐ型不純物濃度が高いｐ型の領域を有さない、ＲＣ−ＩＧＢＴ。」
２　引用文献２について
　また、原査定の拒絶の理由に引用された引用文献２には、図面とともに次の事項が記載されている。
「【０１３８】
　（実施の形態５）
　半導体チップに、ダイオードのみでなく、絶縁ゲートバイポーラトランジスタを形成することについて、図２３〜図２５を用いて説明する。図２３本実施の形態の半導体装置を利用したインバータを示す回路図である。図２４は、本実施の形態の半導体装置を示す平面図である。図２５は、本実施の形態の半導体装置を示す断面図である。
【０１３９】
　図２４では、ダイオードおよびバイポーラトランジスタを含む半導体チップの平面図を示している。図２４では、半導体チップにおける素子領域１Ａと、素子領域１Ａの周囲のターミネーション領域１Ｂとを示している。
図２５では、図の左側にトランジスタ領域１Ｃの断面図を示し、図の右側にダイオード領域１Ｄの断面図を示している
「【０１４６】
　次に、図２４に示す半導体チップＣＰについて説明する。図２４に示す半導体チップＣＰは、図１に示す半導体チップＣＰと同様に、素子領域１Ａと、素子領域１Ａの周囲のターミネーション領域１Ｂとを有している。図２４に示す本実施の形態の半導体チップＣＰでは、素子領域１Ａ内に上記各単層の
ＩＧＢＴ１ＢＴ
ダイオードＤＩＯ
とが設けられている
ゲート電極ＧＥＤおよびエミッタ電極ＥＥＤが形成されている領域は、トランジスタ領域１Ｃ
【０１４７】
　半導体基板上に形成されたエミッタ電極ＥＥＤおよびアノード電極ＡＥＤは同一の金属膜を構成している。つまり、エミッタ電極ＥＥＤおよびアノード電極ＡＥＤは物理的・電気的に接続されている。図２４では、当該金属膜のうち、ダイオードが形成されている領域と、バイポーラトランジスタが形成されている領域とを破線で区別している。
【０１４８】
　次に、図２５に示すバイポーラトランジスタＴＲおよびダイオードＤＩＯについて説明する。図２５に示すように、半導体基板ＳＢには、横方向において隣り合うトランジスタ領域１Ｃおよびダイオード領域１Ｄが存在し、トランジスタ領域１Ｃには、バイポーラトランジスタＴＲが形成されており、ダイオード領域１ＤにはダイオードＤＩＯが形成されている。ダイオードＤＩＯの構造は、前記実施の形態１と同様である。
・・・
【０１５０】
　トランジスタ領域１Ｃにおいて、半導体基板ＳＢ内には、Ｎ-型層ＭＮと、Ｎ-型層ＭＮの下に形成されたＮ型層ＣＮと、Ｎ型層ＣＮの下において半導体基板ＳＢの裏面に形成されたコレクタＰ型層ＣＬＰとが形成されている。コレクタＰ型層ＣＬＰは、バイポーラトランジスタＴＲのコレクタ層を構成している。コレクタＰ型層ＣＬＰの下面は、
半導体基板ＳＢの裏面に接して形成された裏面電極であるコレクタ電極ＣＬＥＤ
【０１５１】
　つまり、バイポーラトランジスタＴＲのエミッタはダイオードＤＩＯのアノードに接続され、バイポーラトランジスタＴＲのコレクタはダイオードＤＩＯのカソードに接続されている。すなわち、バイポーラトランジスタＴＲとダイオードＤＩＯとは逆並列に接続されている。
【０１５２】
　半導体基板ＳＢ内において、Ｎ型層ＣＮ上には、横方向に並ぶ一対のエミッタＰ型層ＥＰが形成されており、当該一対のエミッタＰ型層ＥＰのそれぞれの上には、半導体基板ＳＢの主面において、Ｐ＋型層ＳＰが形成されている。Ｐ＋型層ＳＰは、エミッタＰ型層ＥＰと、半導体基板ＳＢの主面上のエミッタ電極との接続抵抗を低減するための高濃度半導体層である。エミッタＰ型層ＥＰおよびＰ＋型層ＳＰは、バイポーラトランジスタＴＲのエミッタ層を構成する。
【０１５３】
　横方向において、隣り合う一対のエミッタＰ型層ＥＰのそれぞれの間の半導体基板ＳＢ内には、一対のＰ型層ＣＨＰが形成されている。一対のＰ型層ＣＨＰのそれぞれの直上には、Ｎ＋型層ＨＮが形成されている。
一対のＮ＋型層ＨＮのそれぞれの間と、一対のＰ型層ＣＨＰのそれぞれの間には１つの溝が形成されており、当該溝内には、絶縁膜ＩＦを介してゲート電極ＧＥが形成されている
【０１５４】
　ゲート電極ＧＥの上面と、一対のＮ＋型層ＨＮのそれぞれの上面とは、絶縁膜ＩＦにより覆われている。
半導体基板ＳＢ、一対のＮ＋型層ＨＮ、ゲート電極ＧＥおよび絶縁膜ＩＦのそれぞれの上には、バリア金属膜ＢＭを介してエミッタ電極ＥＥＤが形成されている。バリアメタル膜ＢＭはＰ＋型層ＳＰの上面に接し、Ｎ＋型層ＨＮの側壁に接している。
　図２３−２５は、以下のとおりのものである。
　引用文献２の段落【０１５０】、【０１５３】及び図２５の記載からみて、引用文献２の図２３−２５に示された半導体装置において、ＩＧＢＴ１ＢＴは、縦型ＭＯＳ構造のＩＧＢＴである。
　したがって、上記の記載からみて、当該引用文献２には、以下の技術的事項が記載されていると認められる。
「トランジスタ領域１Ｃ及びダイオード領域１Ｄを有する半導体チップＣＰを備える半導体装置であって、
　トランジスタ領域１Ｃには、縦型ＭＯＳ構造のＩＧＢＴ１ＢＴが設けられ、ダイオード領域１Ｄには、ダイオードＤＩＯが設けられおり、
　トランジスタ領域１Ｃにおいて、半導体基板ＳＢ、一対のＮ＋型層ＨＮ、ゲート電極ＧＥおよび絶縁膜ＩＦのそれぞれの上には、バリア金属膜ＢＭを介してエミッタ電極ＥＥＤが形成され、バリアメタル膜ＢＭはＰ＋型層ＳＰの上面に接し、Ｎ＋型層ＨＮの側壁に接している、半導体装置。」
３　引用文献３について
　また、原査定の拒絶の理由に引用された引用文献３には、図面とともに次の事項が記載されている。
「【００５０】
　（第１の実施形態）
　（半導体素子の構造）
　本開示の第１の実施形態に係る半導体素子１００について、図１から６を参照して説明する。図１は、本実施形態に係る半導体素子１００の概略を示す平面図である。図２は、半導体素子１００の第２電極１６０を除いた状態の概略を示す平面図である。図３は、半導体素子１００における第２導電型領域及び第１電極の配置を説明するための平面図である。図４は図２におけるＡ−Ａ’部分の概略を示す断面図、図５は図２におけるＢ−Ｂ’部分の概略を示す断面図、図６は図２におけるＣ−Ｃ’部分の概略を示す断面図である。
【００５１】
　図４から６に示すように、半導体素子１００は、第１導電型の半導体基板１０１、及び半導体基板１０１の主面１１４上に配置された第１導電型の第１炭化珪素半導体層であるドリフト層１０２を備えている。ドリフト層１０２の表面の一部内には、複数の第２導電型領域１５５が配置されている。ドリフト層１０２上には、第１電極１５９及び第２電極１６０が配置されている。本実施形態に係る半導体素子１００では、第２電極１６０は第１電極１５９上にも配置されている。第１電極１５９及び第２電極１６０は、いずれもドリフト層１０２とショットキー接合を形成している。第１電極１５９とドリフト層１０２との間のショットキー障壁は、第２電極１６０とドリフト層１０２との間のショットキー障壁よりも大きい。半導体基板１０１の主面１１４と対向する面である裏面上には、第３電極１１０が配置されている。第３電極１１０は、半導体基板１０１とオーミック接合を形成している。
【００５２】
　図１、２及び４に示すように、ドリフト層１０２の表面の一部内には、複数の第２導電型領域１５５を囲むように、第２導電型のガードリング領域１５３が配置されている。ドリフト層１０２の表面の一部内には、ガードリング領域１５３を囲むように、第２導電型の電界制限リング（Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ：以下、ＦＬＲと略称する）領域１５４が配置されている。第２電極１６０は、第２電極１６０の端がガードリング領域１５３上に位置するように配置されている。
【００５３】
　本実施形態に係る半導体素子１００において、
複数の第２導電型領域１５５は、半導体基板１０１の主面１１４に垂直な方向からみて格子状に配置されている
「【０１０５】
　（第３の実施形態）
　（半導体素子の構造）
　次に、本開示の第３の実施形態に係る半導体素子５００の構造について、図２３及び２４を参照して説明する。図２３は、本実施形態に係る半導体素子５００の概略を示す平面図である。図２４は、半導体素子５００の一部の概略を示す断面図である。
【０１０６】
　本実施形態に係る
半導体素子５００は、一つの半導体基板１０１上に、ＳＢＤとして機能する第１半導体素子部５０２及び蓄積型ＭＩＳＦＥＴとして機能する第２半導体素子部５０４とを備えている
【０１０７】
　図２３に示すように、本実施形態に係る半導体素子５００において、半導体基板１０１の主面１１４に垂直な方向からみて、ＦＬＲ領域１５４に囲まれた領域内に、第１半導体素子部５０２及び第２半導体素子部５０４が配置されている。ガードリング領域１５３は、第１半導体素子部５０２及び第２半導体素子部５０４の周囲、並びに第１半導体素子部５０２と第２半導体素子部５０４との間に配置されている。図２４に示すように、第２半導体素子部５０４は複数のユニットセル５０６により構成されている。
・・・
【０１０９】
　図２４に示すように、
第２半導体素子部５０４
第１導電型の不純物領域であるソース領域１０４と、第２導電型のコンタクト領域１０５
ソース領域１０４及びコンタクト領域１０５と電気的に接続するように、ソース電極１０９が配置されている
ゲート電極１０８を覆うように層間絶縁膜１１１が配置されている。層間絶縁膜１１１及びソース電極１０９の上にはバリア金属層１１６が配置され、バリア金属層１１６上には上部電極１１２が配置されている。上部電極１１２は、バリア金属層１１６を介してソース電極１０９と電気的に接続されている
【０１１０】
　第１半導体素子部５０２において、第１電極１５９及び第２電極１６０はアノードとして機能し、第３電極１１０はカソードとして機能する。一方、
第２半導体素子部５０４において、上部電極１１２及びソース電極１０９はソースとして機能し、第３電極１１０はドレインとして機能し、ゲート電極１０８はゲートとして機能する
「【０１１１】
　（半導体素子の製造方法）
　次に、本実施形態に係る半導体素子５００の製造方法について図２５から２９を用いて説明する。図２５から２９は、本実施形態に係る半導体素子５００の製造方法の一部を示す断面図である。
・・・
【０１１９】
　次に、図２８（ａ）に示すように、ゲート電極１０８及びゲート絶縁膜１０７の表面を覆うように、例えばＳｉＯ２により構成される層間絶縁膜１１１をＣＶＤ法によって堆積する。層間絶縁膜１１１の厚さは、例えば１μｍである。次に、マスク（図示しない）を用いたドライエッチングにより、層間絶縁膜１１１及びゲート絶縁膜１０７に、チャネル層１０６に達するコンタクトホールを形成する。このとき、第１半導体素子部５０２における層間絶縁膜１１１上をマスク（図示しない）で覆うことにより、第１半導体素子部５０２上には層間絶縁膜１１１が残るようにする。次に、コンタクトホールを有する層間絶縁膜１１１の上方より、例えば、厚さ１００ｎｍ程度のＮｉ膜を形成後、不活性雰囲気内で９５０℃程度の温度で１から５分間程度熱処理を行う。これにより、コンタクトホール内で暴露されたチャネル層１０６の一部とＮｉ膜とを反応させ、
Ｎｉシリサイドにより構成されるソース電極１０９
【０１２０】
　次に、図２８（ｂ）に示すように、マスク（図示しない）を用いて第１半導体素子部５０２における層間絶縁膜１１１及びゲート絶縁膜１０７を選択的に除去することにより、第１半導体素子部５０２のドリフト層１０２の表面を露出させる。その後、第１半導体素子部５０２のドリフト層１０２上、並びに
第２半導体素子部５０４の層間絶縁膜１１１上及びコンタクトホール内に、例えばＴｉ膜を
形成する
このＴｉ膜は、
第２半導体素子部５０４では上部電極１１２とソース電極１０９との間のバリア金属層として機能する
【０１２１】
　次に、図２９に示すように、第１電極１５９及びバリア金属層１１６上に、例えばＡｌ膜を３μｍ程度堆積した後、Ａｌ膜を所望の形にエッチングすることにより、半導体素子５００が得られる。Ａｌ膜は、第１半導体素子部５０２では第２電極１６０として機能し、第２半導体素子部５０４では上部電極１１２として機能する。
・・・
【０１２３】
　本実施形態に係る半導体素子５００の製造方法によると、第１電極１５９及びバリア金属層１１６を同一工程で形成し、第２電極１６０及び上部電極１１２を同一工程で形成している。したがって、ＳＢＤとして機能する第１半導体素子部５０２及びＭＩＳＦＥＴとして機能する第２半導体素子部５０４を備えた半導体素子５００を少ない工程数で作製することが可能となる。
【０１２４】
　なお、本実施形態では、第１電極１５９及びバリア金属層１１６を同一工程で形成し、第２電極１６０及び上部電極１１２を同一工程で形成する例について説明したが、これに限定されない。例えば、図３０に示すように、第１電極１５９とバリア金属層１１６とを別工程で形成してもよい。この変形例では、図２８（ａ）に示す工程の後、図３０（ａ）に示すように、第１半導体素子部５０２にのみ第１電極１５９を形成する。次に、図３０（ｂ）に示すように、第１半導体素子部５０２及び第２半導体素子部５０４にバリア金属層１１６及び上部電極１１２を形成することにより、半導体素子６００が得られる。この変形例では、第１半導体素子部５０２に形成されたバリア金属層１１６及び上部電極１１２が第２電極２６０として機能する。」
　図１、２、４、６、２４は、以下のとおりのものである。
【図４】
【図６】
　引用文献３の段落【０１１０】及び図２４の記載からみて、引用文献３の図２４−２９に示された半導体素子５００において、蓄積型ＭＩＳＦＥＴとして機能する第２半導体素子部５０４は、縦型ＭＯＳ構造のＭＩＳＦＥＴとして機能する。
　したがって、上記の記載からみて、当該引用文献３には、以下の技術的事項が記載されていると認められる。
「一つの半導体基板１０１上に、ＳＢＤとして機能する第１半導体素子部５０２及び縦型ＭＯＳ構造の蓄積型ＭＩＳＦＥＴとして機能する第２半導体素子部５０４とを備えている半導体素子５００であって、第１半導体素子部５０２において、複数の第２導電型領域１５５は、半導体基板１０１の主面１１４に垂直な方向からみて格子状に配置されており、第２半導体素子部５０４において、第１導電型の不純物領域であるソース領域１０４及び第２導電型のコンタクト領域１０５と電気的に接続するように、Ｎｉシリサイドにより構成されるソース電極１０９が配置され、ゲート電極１０８を覆うように層間絶縁膜１１１が配置され、層間絶縁膜１１１及びコンタクトホール内であってソース電極１０９の上にはバリア金属層１１６が配置され、バリア金属層１１６上には上部電極１１２が配置されており、上部電極１１２は、バリア金属層１１６を介してソース電極１０９と電気的に接続されている、半導体素子５００。」
４　引用文献２、３に記載された周知技術について
　上記２、３から、「トランジスタ領域及びダイオード領域を有する縦型ＭＯＳ構造の半導体装置において、トランジスタ領域における上部電極と半導体層表面との間にバリアメタルを設けること。」は本願出願前の周知技術である。
第６　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用発明とを対比すると、次のことがいえる。
ア　引用発明における「ＲＣ−ＩＧＢＴ」、「ｎ-型半導体基板」、「ＩＧＢＴ部１２１」、「ＦＷＤ部１２２」、「ＭＯＳゲート構造１２０」、「（ＩＧＢＴ部１２１のＭＯＳゲート構造１２０の）ｐ型ベース領域１０２」、「（ＦＷＤ部１２２の）ｐ型ベース領域１０２」、「ゲート電極１０５」、「ｎ+型エミッタ領域１０６」、「ｐ+型コンタクト領域１０７」、「エミッタ電極１０８」、「層間絶縁膜１０９」は、それぞれ、本願発明１における「半導体装置」、「半導体基体」、「トランジスタ領域」、「ダイオード領域」、「ＭＯＳゲート構造」、「ｐ型ベース層」、「ｐ型アノード層」、「ゲート電極」、「ｎ＋型エミッタ層」、「ｐ＋型ベース層」、「第１電極」、「層間絶縁膜」に相当する。
イ　引用発明は、「フィールドストップ層を備えた、ＩＧＢＴと当該ＩＧＢＴに逆並列に接続されたＦＷＤとを同一半導体チップに内蔵して一体化した構造のＲＣ−ＩＧＢＴ（逆導通型ＩＧＢＴ）であって、ＩＧＢＴ部２１はＩＧＢＴを構成し、ＦＷＤ部１２２はＦＷＤを構成」するものであるところ、引用発明において、「ｎ-型半導体基板のおもて面」は、本願発明１の「半導体基体」の「一方主面」に相当し、「ｎ-型半導体基板」が「おもて面」と反対側の主面を有することは当然であるから、本願発明１と引用発明とは、「一方主面および他方主面を有し、一方主面から他方主面にわたりトランジスタを構成するトランジスタ領域と、一方主面から他方主面にわたりダイオードを構成するダイオード領域と、を有する半導体基体」を備える点で一致する。
ウ　引用発明において、「ｎ-型半導体基板のおもて面上に形成されたエミッタ電極１０８」は、「ＩＧＢＴ部１２１からＦＷＤ部１２２にわたって設けられ」るものであるから、本願発明１と引用発明とは、「前記トランジスタ領域と前記ダイオード領域の上に亘り、前記半導体基体の一方主面上に形成される第１電極」を備える点で一致する。
エ　引用発明は、「ＩＧＢＴ部１２１において、ｎ-型ドリフト層１０１となるｎ-型半導体基板のおもて面側に、トレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造１２０が設けられ、ＭＯＳゲート構造１２０は、ｐ型ベース領域１０２、トレンチ１０３、ゲート酸化膜１０４、ゲート電極１０５、ｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７からな」るものであるから、本願発明１と引用発明とは、「前記半導体基体は、前記トランジスタ領域において一方主面側にＭＯＳゲート構造を有し」、「前記ＭＯＳゲート構造は、ｐ型ベース層と、前記ｐ型ベース層の一方主面側に設けられたｐ＋型ベース層と、前記ｐ型ベース層の一方主面側に設けられたｎ＋型エミッタ層とを備え」る点で一致する。
オ　また、引用発明において、「ｎ-型半導体基板のおもて面には、ゲート電極５を覆うように層間絶縁膜９が設けられ、深さ方向に層間絶縁膜９を貫通してｎ+型エミッタ領域６およびｐ+型コンタクト領域７を露出する第１コンタクトホール９ａが設けられて」いるから、本願発明１と引用発明とは、「前記半導体装置は、前記ＭＯＳゲート構造のゲート電極を覆い、前記ＭＯＳゲート構造の前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面を露出するコンタクトホールを有する層間絶縁膜」を備える点で一致する。
　また、引用発明では、「ＩＧＢＴ部１２１において」、「エミッタ電極１０８は、ｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７に接し」、「ＦＷＤ部１２２において、ｎ-型ドリフト層１０１はｐ型アノード領域に接しており、エミッタ電極１０８は、ｎ-型ドリフト層１０１と直接接触せずにｐ型アノード領域と直接接触し、エミッタ電極１０８とｐ型アノード領域との間には、ｐ型アノード領域よりもｐ型不純物濃度が高いｐ型の領域を有さない」ものであるから、本願発明１と引用発明とは、「前記ダイオード領域において、前記半導体基体の前記一方主面側に設けられたｐ型アノード層と、前記他方主面側で前記ｐ型アノード層に接するｎ型の半導体層とを有し」、「前記第１電極は、前記コンタクトホールに入り込み、前記コンタクトホールの内部で前記ＭＯＳゲート構造の前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面と接触し、前記ダイオード領域では前記ｎ型の半導体層と直接接触せずに前記ｐ型アノード層と直接接触し」、「前記第１電極と前記ｐ型アノード層との間には、前記ｐ型アノード層よりもｐ型不純物濃度が高いｐ型の半導体層を有さない」点で共通する。
カ　したがって、本願発明１と引用発明との間には、次の一致点、相違点があるといえる。
＜一致点＞
「一方主面および他方主面を有し、一方主面から他方主面にわたりトランジスタを構成するトランジスタ領域と、一方主面から他方主面にわたりダイオードを構成するダイオード領域と、を有する半導体基体と、
　前記トランジスタ領域と前記ダイオード領域の上に亘り、前記半導体基体の一方主面上に形成される第１電極と、
を備える半導体装置であって、
　前記半導体基体は、
　前記トランジスタ領域において一方主面側にＭＯＳゲート構造を有し、
　前記ダイオード領域において、前記半導体基体の前記一方主面側に設けられたｐ型アノード層と、前記他方主面側で前記ｐ型アノード層に接するｎ型の半導体層とを有し、
　前記ＭＯＳゲート構造は、
　ｐ型ベース層と、
　前記ｐ型ベース層の一方主面側に設けられたｐ＋型ベース層と、
　前記ｐ型ベース層の一方主面側に設けられたｎ＋型エミッタ層とを備え、
　前記半導体装置は、
　前記ＭＯＳゲート構造のゲート電極を覆い、前記ＭＯＳゲート構造の前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面を露出するコンタクトホールを有する層間絶縁膜を備え、
　前記第１電極は、前記コンタクトホールに入り込み、前記コンタクトホールの内部で前記ＭＯＳゲート構造の前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面と接触し、前記ダイオード領域では前記ｎ型の半導体層と直接接触せずに前記ｐ型アノード層と直接接触し、
　前記第１電極と前記ｐ型アノード層との間には、前記ｐ型アノード層よりもｐ型不純物濃度が高いｐ型の半導体層を有さない、
半導体装置。」
＜相違点＞
＜相違点１＞
　本願発明１では、「前記トランジスタ領域と前記ダイオード領域の上に亘り、前記半導体基体の一方主面上に形成される第１電極」について、「トランジスタ領域」が有する「ＭＯＳゲート構造の前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面を露出するコンタクトホール」は、「『前記コンタクトホールの内部に形成され、タングステンプラグを介さずに前記第１電極に接触したバリアメタル』を備え」、「『前記第１電極』は、『前記バリアメタルを介して前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面と接触し、前記ダイオード領域では前記ｎ型の半導体層と直接接触し』」という構成を備えるのに対し、引用発明では、「ＩＧＢＴ部１２１からＦＷＤ部１２２にわたって設けられ」、「ＦＷＤ部１２２」において、「アノード電極を兼ねて」いる「エミッタ電極１０７」について、「『ＩＧＢＴ部１２１において』、『エミッタ電極１０８は、ｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７に接し』」、「『ＦＷＤ部１２２において』、『エミッタ電極１０８』は、『ｐ型アノード領域と直接接触し』」という構成を備えるものである点、すなわち、本願発明１では、第１電極は、トランジスタ領域においてバリアメタルを介してｐ＋型ベース層およびｎ＋型エミッタ層と接触し、ダイオード領域において直接接触するものであるのに対し、引用発明では、エミッタ電極１０８は、ＩＧＢＴ部１２１においても、ＦＷＤ部１２２においても直接接触するものである点。
（２）相違点についての判断
ア　上記相違点１について、検討する。
　相違点１に係る本願発明１の「『前記コンタクトホールの内部に形成され、タングステンプラグを介さずに前記第１電極に接触したバリアメタル』を備え」という構成、及び、「『前記第１電極』は、『前記バリアメタルを介して前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面と接触し、前記ダイオード領域では前記ｎ型の半導体層と直接接触し』」という構成に関連して、上記「第５」「４　引用文献２、３に記載された周知技術」に記載されているとおり、「トランジスタ領域及びダイオード領域を有する縦型ＭＯＳ構造半導体装置において、トランジスタ領域における上部電極と半導体層表面との間にバリアメタルを設けること。」は、本願出願前において周知技術であったといえる。
　しかしながら、引用文献２に記載の技術的事項は、「トランジスタ領域１Ｃにおいて、半導体基板ＳＢ、一対のＮ＋型層ＨＮ、ゲート電極ＧＥおよび絶縁膜ＩＦのそれぞれの上には、バリア金属膜ＢＭを介してエミッタ電極ＥＥＤが形成され、バリアメタル膜ＢＭはＰ＋型層ＳＰの上面に接し、Ｎ＋型層ＨＮの側壁に接している」ものであり、「Ｎ＋型層ＨＮ」の上面は露出しておらず、引用文献３に記載の技術的事項は、ＳＢＤ領域において、「複数の第２導電型領域１５５は、半導体基板１０１の主面１１４に垂直な方向からみて格子状に配置されており」、「半導体基体の一方主面側に設けられたｐ型アノード層と、他方主面側で前記ｐ型アノード層に接するｎ型の半導体層」とを有するものではない。
　したがって、トランジスタ領域とダイオード領域の上に亘り形成されるエミッタ電極を備える半導体装置において、ダイオード領域において、半導体基体の一方主面側に設けられたｐ型アノード層を有し、バリアメタルをトランジスタ領域にのみ形成し、バリアメタルを介してｐ＋型ベース層およびｎ＋型エミッタ層の上面と接触するという技術的事項は、引用文献２、３には記載も示唆もされておらず、当該技術的事項が周知技術であったということはできない。
　よって、「トランジスタ領域及びダイオード領域を有する縦型ＭＯＳ構造半導体装置において、トランジスタ領域における上部電極と半導体層表面との間にバリアメタルを設けること。」が、本願出願前に周知技術であったとしても、引用発明に当該周知技術を適用する動機付けが当業者にあったということはできず、引用文献２、３に記載された上記周知技術を参照した当業者であっても、引用発明において、相違点１に係る本願発明１の構成を想到することはできない。
イ　したがって、本願発明１は、当業者であっても引用発明、引用文献２、３に記載された上記周知技術に基づいて容易に発明できたものであるとはいえない。
２　本願発明２−５、８について
　本願発明２−５、８も、本願発明１の「前記トランジスタ領域と前記ダイオード領域の上に亘り、前記半導体基体の一方主面上に形成される第１電極」について、「トランジスタ領域」が有する「ＭＯＳゲート構造の前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面を露出するコンタクトホール」は、「『前記コンタクトホールの内部に形成され、タングステンプラグを介さずに前記第１電極に接触したバリアメタル』を備え」、「『前記第１電極』は、『前記バリアメタルを介して前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面と接触し、前記ダイオード領域では前記ｎ型の半導体層と直接接触し』」という事項と同一の構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用発明、引用文献２、３に記載された上記周知技術に基づいて容易に発明できたものであるとはいえない。
３　本願発明６、７について
　本願発明６は、本願発明１に対応する方法の発明であり、本願発明１の「前記トランジスタ領域と前記ダイオード領域の上に亘り、前記半導体基体の一方主面上に形成される第１電極」について、「トランジスタ領域」が有する「ＭＯＳゲート構造の前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面を露出するコンタクトホール」は、「『前記コンタクトホールの内部に形成され、タングステンプラグを介さずに前記第１電極に接触したバリアメタル』を備え」、「『前記第１電極』は、『前記バリアメタルを介して前記ｐ＋型ベース層および前記ｎ＋型エミッタ層の上面と接触し、前記ダイオード領域では前記ｎ型の半導体層と直接接触し』」という事項に対応する構成を備えるものであるから、本願発明１と同様の理由により、当業者であっても、引用発明、引用文献２、３に記載された技術的事項及び上記周知技術に基づいて容易に発明できたものであるとはいえない。
第７　原査定について
１　理由１（特許法第２９条第２項）について
　審判請求時の補正により、本願発明１−８は、「前記半導体装置は、『前記コンタクトホールの内部に形成され
、タングステンプラグを介さずに前記第１電極に接触し
　したがって、当業者であっても、拒絶査定において引用された引用文献１−６に基づいて、容易に発明できたものであるとはいえない。
　よって、原査定の理由１を維持することはできない。
第８　むすび
　以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。