(57)【要約】相変化メモリ装置は、基板と、前記基板上に積層されて、それぞれに相変化により決まる抵抗値をデータとして記憶する複数のメモリセルがマトリクス配列された複数のセルアレイと、前記複数のセルアレイ内の近接する二つメモリセルをペアセルとして選択して、その一方を高抵抗値、他方を低抵抗値状態に書き込む書き込み回路と、前記ペアセルの相補的な抵抗値状態を１ビットデータとして読み出す読み出し回路とを有する。
2006514392.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に積層されて、それぞれに相変化により決まる抵抗値をデータとして記憶する複数のメモリセルがマトリクス配列された複数のセルアレイと、
前記複数のセルアレイ内の近接する二つメモリセルにより構成されるペアセルに、その一方を高抵抗値、他方を低抵抗値状態に書き込む書き込み回路と、
前記ペアセルの相補的な抵抗値状態を１ビットデータとして読み出す読み出し回路とを有する
ことを特徴とする相変化メモリ装置。
【請求項２】
前記各セルアレイは、互いに平行な複数の第１の配線と、前記第１の配線とは絶縁分離されて第１の配線と交差して配設された複数の第２の配線とを有し、
前記各メモリセルは、前記第１の配線と第２の配線の各交差部に積層されたカルコゲナイドとダイオードを有する
ことを特徴とする請求項１記載の相変化メモリ装置。
【請求項３】
前記メモリセルのダイオードは、半導体膜と金属膜の積層膜により形成されたショットキーダイオードである
ことを特徴とする請求項２記載の相変化メモリ装置。
【請求項４】
上下に隣接するセルアレイの間で前記第１の配線と第２の配線の少なくとも一方を共有している
ことを特徴とする請求項２記載の相変化メモリ装置。
【請求項５】
上下に隣接するセルアレイの間で前記第１の配線と第２の配線の少なくとも一方を共有しており且つ、
上下に隣接するセルアレイの間で前記カルコゲナイドとダイオードの積層順序が逆である
ことを特徴とする請求項２記載の相変化メモリ装置。
【請求項６】
前記第１の配線と第２の配線は、非選択時に各メモリセルのダイオードが逆バイアスとなるように電位固定され、
データ読み出し時又は書き込み時、選択された第１の配線と第２の配線は、これらにより選択されるメモリセルのダイオードが順バイアスとなるようにパルス駆動される
ことを特徴とする請求項２記載の相変化メモリ装置。
【請求項７】
前記メモリセルのダイオードは、前記第１の配線側をカソード、第２の配線側をアノードとする極性で前記カルコゲナイドと直列接続されており、
非選択時に前記第１の配線を第２の配線より高電位状態に保持し、データ読み出し又は書き込み時に選択された前記第１の配線及び第２の配線にそれぞれ負論理パルス及び正論理パルスを供給するための選択回路を有する
ことを特徴とする請求項２記載の相変化メモリ装置。
【請求項８】
前記第２の配線を共有して上下に隣接するセルアレイの間で、上下に隣接する二つメモリセルによりペアセルを構成する
ことを特徴とする請求項２記載の相変化メモリ装置。
【請求項９】
各セルアレイの中で、前記第２の配線を共有し且つ異なる第１の配線に接続される隣接する二つのメモリセルによりペアセルを構成する
ことを特徴とする請求項２記載の相変化メモリ装置。
【請求項１０】
前記読み出し回路は、前記ペアセルを構成する各メモリセルのセル電流の差を検出する差動型センスアンプ回路を有する
ことを特徴とする請求項１記載の相変化メモリ装置。
【請求項１１】
前記書き込み回路は、前記複数のセルアレイから選択される隣接する複数のメモリセルに対して、選択された第１の配線に負論理書き込みパルスを、選択された第２の配線に正論理書き込みパルスを、書き込むべきデータに応じてそれらのパルスの重なり時間を調整して供給するものである
ことを特徴とする請求項４記載の相変化メモリ装置。
【請求項１２】
前記書き込み回路は、
パルス幅が同じで位相差のある二種のパルスを発生するパルス発生回路と、
前記パルス発生回路が出力する二種のパルスの書き込みデータに応じて決まる組み合わせ論理によって、前記第１及び第２の配線の一方に与える負論理パルスと他方に与える正論理パルスとをその重なり時間を決定して出力する論理ゲート回路と、
この論理ゲート回路から出力される負論理パルス及び正論理パルスの少なくとも一方を、書き込みデータが高抵抗値状態である場合に昇圧して、前記負論理書き込みパルスと正論理書き込みパルスを出力するパルス昇圧回路とを有する
ことを特徴とする請求項１１記載の相変化メモリ装置。
【請求項１３】
前記複数のセルアレイは、
前記基板上に形成された、互いに平行な複数の第１のビット線、各第１のビット線上に所定ピッチで配列された複数のメモリセル、及びそのメモリセル上に前記第１のビット線と交差する方向に並ぶ複数のメモリセルを共通接続するように配設された複数の第１のワード線を有する第１のセルアレイと、
前記第１のセルアレイと前記第１のワード線を共有して前記第１のセルアレイ上に形成された、前記第１のセルアレイと同じレイアウトで配列された複数のメモリセル、及びそのメモリセル上に前記第１のワード線と交差する方向に並ぶ複数のメモリセルを共通接続するように配設された複数の第２のビット線を有する第２のセルアレイと、  
前記第２のセルアレイと前記第２のビット線を共有して前記第２のセルアレイ上に形成された、前記第２のセルアレイと同じレイアウトで配列された複数のメモリセル、及びそのメモリセル上に前記第２のビット線と交差する方向に並ぶ複数のメモリセルを共通接続するように配設された複数の第２のワード線を有する第３のセルアレイと、
前記第３のセルアレイと前記第２のワード線を共有して前記第３のセルアレイ上に形成された、前記第３のセルアレイのメモリセルと同じレイアウトで配列された複数のメモリセル、及びそのメモリセル上に前記第２のワード線と交差する方向に並ぶ複数のメモリセルを共通接続するように配設された複数の第３のビット線を有する第４のセルアレイとを有する
ことを特徴とする請求項１記載の相変化メモリ装置。
【請求項１４】
前記各セルアレイのメモリセルは、前記第１乃至第３のビット線と前記第１及び第２のワード線の各対応する交差部に積層されたカルコゲナイドとダイオードを有する
ことを特徴とする請求項１３記載の相変化メモリ装置。
【請求項１５】
前記各メモリセルのダイオードは、半導体膜と金属膜の積層膜により形成されたショットキーダイオードである
ことを特徴とする請求項１４記載の相変化メモリ装置。
【請求項１６】
前記カルコゲナイドとダイオードの積層順が上下に隣接するセルアレイの間で逆であり且つ、ダイオードは前記第１乃至第３のビット線側をカソードとする極性をもって形成されている
ことを特徴とする請求項１４記載の相変化メモリ装置。
【請求項１７】
前記第１のセルアレイと第２のセルアレイの間で前記第１のワード線を共有して上下に隣接する二つずつのメモリセルにより相補データを記憶するペアセルを構成し、
前記第３のセルアレイと第４のセルアレイの間で前記第２のワード線を共有して上下に隣接する二つずつのメモリセルにより相補データを記憶するペアセルを構成する
ことを特徴とする請求項１４記載の相変化メモリ装置。
【請求項１８】
前記第１乃至第４のセルアレイのそれぞれの中で、前記第１及び第２のワード線をそれぞれ共有して隣接する二つずつのメモリセルにより相補データを記憶するペアセルを構成する
ことを特徴とする請求項１４記載の相変化メモリ装置。  
【請求項１９】
非選択時に前記第１乃至第３のビット線を前記第１及び第２のワード線より低電位状態に保持し、データ読み出し又は書き込み時に前記第１乃至第３のビット線の中の少なくとも一つに負論理パルスを、前記第１及び第２のワード線の中の少なくとも一つに正論理パルスを供給するための選択回路を有する
ことを特徴とする請求項１６記載の相変化メモリ装置。
【請求項２０】
前記読み出し回路は、前記第１乃至第４のセルアレイの積層方向に並んで各ペアセルを構成する二つのメモリセルがそれぞれ接続されるビット線対に差動入力端子が接続されてその二つのメモリセルのセル電流差を検出する差動型センスアンプ回路を有する
ことを特徴とする請求項１７記載の相変化メモリ装置。
【請求項２１】
前記読み出し回路は、前記第１乃至第４の各セルアレイ内で並んで各ペアセルを構成する二つのメモリセルがそれぞれ接続されるビット線対に差動入力端子が接続されてその二つのメモリセルのセル電流差を検出する差動型センスアンプ回路を有する
ことを特徴とする請求項１８記載の相変化メモリ装置。
【請求項２２】
前記書き込み回路は、前記第１乃至第４のセルアレイの積層方向に並ぶ二つのペアセルを構成する４つのメモリセルに対して同時に書き込みを行うものであって、
パルス幅が同じで位相差のある二種のパルスを発生するパルス発生回路と、
前記パルス発生回路が出力する二種のパルスの書き込みデータに応じて決まる組み合わせ論理によって、前記第１乃至第３のビット線に与える負論理書き込みパルスと第１及び第２のワード線に与える正論理書き込みパルスとをその重なり時間を決定して出力する論理ゲート回路と、
この論理ゲート回路から出力される負論理書き込みパルス及び正論理書き込みパルスの少なくとも一方を、書き込みデータが高抵抗値状態である場合に昇圧するパルス昇圧回路とを有する
ことを特徴とする請求項１７記載の相変化メモリ装置。
【請求項２３】
前記書き込み回路は、前記第１乃至第４の各セルアレイ内に構成される４ペアセルのうち正論理値を書き込むための積層方向に並ぶ４つのメモリセルに対する第１の同時書き込み動作と、負論理値を書き込む積層方向に並ぶ４つのメモリセルに対する第２の同時書き込み動作を時分割で行うものであって、
パルス幅が同じで位相差のある二種のパルスを発生するパルス発生回路と、
前記パルス発生回路が出力する二種のパルスの書き込みデータに応じて決まる組み合わせ論理によって、前記第１乃至第３のビット線に与える負論理書き込みパルスと第１及び第２のワード線に与える正論理書き込みパルスとをその重なり時間を決定して出力する論理ゲート回路と、
この論理ゲート回路から出力される負論理書き込みパルス及び正論理書き込みパルスの少なくとも一方を、書き込みデータが高抵抗値状態である場合に昇圧するパルス昇圧回路とを有する
ことを特徴とする請求項１８記載の相変化メモリ装置。
【請求項２４】
前記書き込み回路は、前記第１及び第２のセルアレイ内で前記第１のワード線を共有してそれぞれ上下に隣接する二つのメモリセルにより構成される第１のワード線方向に隣接する二つのペアセルの４つのメモリセルに対する第１の同時書き込み動作と、前記第３及び第４のセルアレイ内で前記第２のワード線を共有してそれぞれ上下に隣接する二つのメモリセルにより構成される第２のワード線方向に隣接する二つのペアセルの４つのメモリセルに対する第２の同時書き込み動作とを時分割で行うものであって、
パルス幅が同じで位相差のある二種のパルスを発生するパルス発生回路と、
前記パルス発生回路が出力する二種のパルスの書き込みデータに応じて決まる組み合わせ論理によって、上下に隣接するセルアレイの共有ワード線に与える正論理書き込みパルスとこの共有ワード線を挟む二つのビット線に与える負論理書き込みパルスをその重なり時間を決定して出力する論理ゲート回路と、
この論理ゲート回路から出力される負論理書き込みパルスを、書き込みデータが高抵抗値状態である場合に負方向に昇圧するパルス昇圧回路とを有する
ことを特徴とする請求項１７記載の相変化メモリ装置。
【請求項２５】
前記書き込み回路は、前記第１及び第２のセルアレイ内にそれぞれ構成されて上下に隣接する二つのペアセルの４つのメモリセルに対する第１の同時書き込み動作と、前記第３及び第４のセルアレイ内にそれぞれ構成されて上下に隣接する二つのペアセルの４つのメモリセルに対する第２の同時書き込み動作を時分割で行うものであって、
パルス幅が同じで位相差のある二種のパルスを発生するパルス発生回路と、
前記パルス発生回路が出力する二種のパルスの書き込みデータに応じて決まる組み合わせ論理によって、上下に隣接するセルアレイの共有ワード線に与える正論理書き込みパルスとこの共有ワード線を挟む二つのビット線に与える負論理書き込みパルスをその重なり時間を決定して出力する論理ゲート回路と、
この論理ゲート回路から出力される負論理書き込みパルスを、書き込みデータが高抵抗値状態である場合に負方向に昇圧するパルス昇圧回路とを有する
ことを特徴とする請求項１８記載の相変化メモリ装置。
【請求項２６】
相変化により決まる抵抗値をデータとして記憶する複数のメモリセルがマトリクス配列された複数のセルアレイを有する相変化メモリ装置の製造方法であって、各セルアレイの製造工程は、
下地基板に互いに平行な複数の第１の配線を形成する工程と、
前記第１の配線が形成された基板上にカルコゲナイド層とダイオードを形成するに必要な半導体層との積層膜を形成する工程と、
前記積層膜上にレジストを塗布する工程と、
前記レジストを、前記第１の配線を形成するためのリソグラフィ工程で用いたマスクを用いて露光する第１の露光工程と、
前記レジストを、前記マスクを９０°回転させて再度露光する第２の露光工程と、
前記レジストを現像して、前記第１及び第２の露光工程での二重露光部又は非露光部にレジストマスクとして残して残部を除去する工程と、
前記レジストマスクを用いて前記積層膜をエッチングして、マトリクス状に配列された柱状メモリセルを形成する工程と、
前記柱状メモリセルの周囲に絶縁膜を埋め込む工程と、
前記第１の配線と直交する方向に並ぶ柱状メモリセルの上端を共通接続するように複数の第２の配線を形成する工程とを有する
ことを特徴とする相変化メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、記憶材料の結晶状態と非晶質状態との間の相変化により決まる抵抗値を不揮発に記憶する、電気的書き換え可能な相変化メモリ装置に関する。
【背景技術】
【０００２】
従来より、大容量、多機能な不揮発性半導体メモリとして、ＥＥＰＲＯＭフラッシュメモリが知られている。この種の半導体メモリにおいては、リソグラフィ技術やエッチング技術の進歩により、平面上では１００ｎｍ以下の微細回路が実現されている。平面上で考える限り、メモリ容量大きくするには単位面積あたりのセル数を増やすために更に微細化を進めなければならない。しかし、更なる微細化は容易ではない。
【０００３】
微細化を進めることなくメモリ容量を増やすには、複数のメモリチップを積層してパッケージに封入したり、シリコン上でメモリセルアレイを積層して３次元メモリチップとする方法が採られる。しかし従来考えられているセルアレイの積層化は、単純に従来の平面セルアレイを重ねるものであった。この場合、積層数Ｎなら平面セルアレイのＮ倍の容量が得られるものの、アクセスは各層別々であり、複数層のセルの同時アクセスは容易ではなかった。
【０００４】
一方、将来の不揮発性メモリとして有望視される、カルコゲナイドガラスの結晶−非結晶の相転移を利用した相変化メモリが提案されている（例えば、Jpn. J. Appl. Phys. Vol. 39 (2000) PP.6157‐6161 Part 1, NO.11, November 2000" Submicron Nonvolatile Memory Cell Based on Reversible Phase Transition in Chalcogenide Glasses" Kazuya Nakayama et al 参照）。これは、カルコゲナイドの非晶質状態と結晶状態の抵抗比が１００：１以上と大きいことを利用して、その異なる抵抗値状態を二値データとして記憶する。カルコゲナイドの相変化は可逆的であり、加熱の仕方で変化をコントロールでき、加熱の仕方はこの物質を流れる電流量で制御できる。
【０００５】
この様な相変化メモリを大規模化した場合には、セルアレイ内でメモリセルの低抵抗値と高抵抗値の分布のばらつきが大きくなるから、読み／書きのマージンを如何に確保するかが重要な技術課題となる。
【発明の開示】
【０００６】
この発明の一実施例による相変化メモリ装置は、基板と、前記基板上に積層されて、それぞれに相変化により決まる抵抗値をデータとして記憶する複数のメモリセルがマトリクス配列された複数のセルアレイと、前記複数のセルアレイ内の近接する二つメモリセルにより構成されるペアセルに、その一方を高抵抗値、他方を低抵抗値状態に書き込む書き込み回路と、前記ペアセルの相補的な抵抗値状態を１ビットデータとして読み出す読み出し回路とを有する。
【発明を実施するための最良の形態】
【０００７】
図１は、実施の形態による相変化メモリの基本セルアレイ構成を、３×３セルマトリクスについて示している。複数本の第１の配線（以下、これをビット線という）ＢＬが平行に配設され、これと交差して複数本の第２の配線（以下、これをワード線という）ＷＬが配設される。これらのワード線ＷＬとビット線ＢＬの各交差部にメモリセルＭＣが配置される。メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＳＤの直列接続回路である。可変抵抗素子ＶＲは、カルコゲナイドにより形成され、その結晶状態と非晶質状態の相転移による抵抗値の大小を二値データとして不揮発に記憶する。
【０００８】
ダイオードＳＤは、この実施の形態の場合ショットキーダイオードであるが、ｐｎ接合ダイオードをも用いうる。メモリセルＭＣの一端はビット線ＢＬに接続され、他端はワード線ＷＬに接続される。図では、ダイオードＳＤは、ワード線ＷＬ側がアノードになっているが、ワード線ＷＬとビット線ＢＬの電位関係でセルの選択性が得られればよいので、ダイオードＳＤの極性を逆にすること、可変抵抗素子ＶＲとダイオードＳＤの配置を逆にすることもできる。
【０００９】
データは前述のように、各メモリセルＭＣの抵抗素子ＶＲの抵抗値により記憶される。非選択状態では例えば、全てのワード線ＷＬは“Ｌ”レベル、全てのビット線ＢＬは“Ｈ”レベルとする。一例を挙げれば、“Ｈ”レベルを１．８Ｖ、“Ｌ”レベルを０Ｖとする。この非選択状態では、全てのメモリセルＭＣのダイオードＳＤが逆バイアス状態でオフであり、抵抗素子ＶＲには電流は流れない。図１のセルアレイの破線で囲んだ真中のメモリセルＭＣを選択する場合を考えると、選択されたワード線ＷＬを“Ｈ”とし、選択されたビット線ＢＬを“Ｌ”に設定する。これにより、選択セルでは、ダイオードＳＤが順バイアスになって電流が流れる。
【００１０】
このとき選択セルに流れる電流量は、抵抗素子ＶＲを構成するカルコゲナイドの相によって決まるから、電流量の大小を検知することにより、データの読み出しができる。また、例えば選択ワード線の“Ｈ”レベル電位を高くすることによって電流量を増やし、この電流によるセル部の加熱を利用して、抵抗素子ＶＲのカルコゲナイドに相転移を生じさせることができる。従って、セルアレイ中特定のセルを選択して、そのセルの情報を書き換えることが可能である。
【００１１】
この様にこの実施の形態のセルアレイでは、アクセスはワード線ＷＬとビット線ＢＬの各々１本の電位レベル設定のみによって行われる。セル選択のためのトランジスタを設けた場合には、セルアレイ内にトランジスタのゲートを選択する信号線が必要になるが、この実施の形態ではその様な信号線は必要がない。またトランジスタに比べてダイオードの構造が簡単であることから、信号線が少なくて済むことと相俟って、セルアレイ構成は簡単になり、セルの高集積化が可能である。
【００１２】
セル選択のために用いられるダイオードＳＤは、特にショットキーダイオードを用いることにより、多くの効果が得られる。第１に、ショットキーダイオードは、ｐｎ接合ダイオードと異なり、多数キャリア素子であるから、少数キャリアの蓄積ということがなく、従って高速アクセスが可能になる。第２に、ｐｎ接合を形成する必要がないので、セルアレイ構成も製造工程も簡単になる。第３に、ｐｎ接合は温度による特性変化が問題になるが、ショットキー接合は温度に対して安定である。
【００１３】
上の動作説明では、ワード線ＷＬとビット線ＢＬの電位レベルを制御して、抵抗素子ＶＲを構成するカルコゲナイドの抵抗値検出（データ読み出し）や相変化の制御（データ書き換え）をする場合を示したが、ワード線ＷＬとビット線ＢＬに流れる電流レベルを制御して、読み出しや書き換えを行うこともできる。これら電圧制御方式と電流制御方式とでは、抵抗値の読み出し中にカルコゲナイドに与えられるエネルギーが異なる。カルコゲナイドは、非晶質状態では抵抗値が高く、結晶状態では抵抗値が低いからである。即ち、カルコゲナイドに発生するパワーは、カルコゲナイドの抵抗をＲとしたとき、電位制御ならｖ２／Ｒとなり、電流制御ならｉＲ２となる。このため両方式では、抵抗検知中のカルコゲナイドの温度変化の相変化に与える影響が異なる。従って、カルコゲナイドの相状態に与える安定性やセル構造を考慮して、いずれかの方式を選択すればよい。  
【００１４】
ここまで、基本セルアレイの構成を説明したが、この実施の形態では、基板上に複数のセルアレイが積層された３次元（３Ｄ）セルアレイ構造を用いる。以下にそのような３次元セルアレイ構造を説明する。
【００１５】
図２及び図３は、２層のセルアレイＭＡ０，ＭＡ１を積層した例であり、図２が概略レイアウト、図３はそのＩ−Ｉ’断面図である。下部セルアレイＭＡ０と上部セルアレイＭＡ１とで対応する部分には、“ａ”，“ｂ”を付けて区別した同じ番号を用いている。絶縁性基板として、シリコン酸化膜１１で覆われたシリコン基板１０を用いている。この基板上にまず、互いに平行な複数本のビット線（ＢＬ０）１２ａが配列形成される。このビット線１２ａの上に、カルコゲナイド層１３ａからなる可変抵抗素子ＶＲとショットキーダイオードＳＤを積層した柱状のメモリセルＭＣが飛び飛びに配列形成される。
【００１６】
具体的に第１層セルアレイＭＡ０のメモリセルＭＣは、カルコゲナイド層１３ａ、オーミック電極１４ａ、ｎ＋型シリコン層１５ａ及びｎ型シリコン層１６ａの積層膜をパターニングして形成される。メモリセルＭＣは、後に説明する方法で、円柱状にパターン形成される。この段階でショットキーダイオードＳＤは未だ未完成であり、その本体部のみが作られる。メモリセルＭＣの周囲は層間絶縁膜１７で埋められて平坦化される。
【００１７】
そして、ダイオードＳＤのアノード電極となり且つ、ビット線１２ａとは交差する方向にダイオードＳＤを共通接続するワード線（ＷＬ）１８が形成される。ワード線１８とｎ型シリコン層１６ａとの間にショットキー接合が形成され、ショットキーダイオードＳＤが得られる。なお、より好ましいショットキーダイオードを作るために、ワード線１８とは別に、ｎ型シリコン層１６ａにショットキー接触する金属膜を形成してもよい。
【００１８】
ワード線１８の間は層間絶縁膜１９により埋められて平坦化される。そしてこの上に、第２層セルアレイＭＡ１が積層される。即ち、ｎ型シリコン層１６ｂ、ｎ＋型シリコン層１５ｂ、オーミック電極１４ｂ及びカルコゲナイド１３ｂの積層膜をパターニングして、ショットキーダイオードＳＤと可変抵抗素子ＶＲの積層体である円柱状のメモリセルＭＣが形成される。メモリセルＭＣの配列は、第１層セルアレイＭＡ０と同じである。ワード線１８とｎ型シリコン層１６ｂの間にショットキー接合が形成される。このメモリセルＭＣの周囲も層間絶縁膜２０で埋められて平坦化される。更にワード線１８と直交する方向に配列されたカルコゲナイド層１３ｂを共通接続するように、ビット線（ＢＬ１）１２ｂがパターン形成される。
【００１９】
以上のようにして、セルアレイＭＡ０，ＭＡ１は、ワード線（ＷＬ）１８を共有して積層される。図３では、セルアレイＭＡ０，ＭＡ１でダイオードＳＤと抵抗素子ＶＲの積層順が逆の例を示しているが、同じ積層順であってもよい。また各セルアレイＭＡ０，ＭＡ１内での抵抗素子ＶＲとダイオードＳＤの積層順も逆にすることができる。即ち、選択ワード線ＷＬを“Ｈ”レベル、選択ビット線ＢＬを“Ｌ”レベルとしてアクセスする方式であれば、上下セルアレイ共に、ワード線ＷＬ側がアノードとなる極性にダイオードＳＤが配置されていれば、ダイオードＳＤと抵抗素子ＶＲの積層順序は問わない。
【００２０】
図４は、この様なセルアレイＭＡ０，ＭＡ１の積層構造を等価回路で示したものである。この発明は、この様な少なくとも２層の積層セルアレイを用いるが、これに限られる訳ではなく、更に多層のセルアレイを重ねることができる。
【００２１】
図５は、より好ましい例として、４層セルアレイＭＡ０〜ＭＡ３の積層構造を示している。各セルアレイの対応する部分は、下から順に、“ａ”，“ｂ”，“ｃ”，“ｄ”を付した同じ番号を用いている。先に説明した２層セルアレイＭＡ０，ＭＡ１の積層構造が繰り返されており、詳細な説明は省く。第１層セルアレイＭＡ０と第２層セルアレイＭＡ１の間でワード線（ＷＬ０）１８ａｂが共有されている。第２層セルアレイＭＡ１と第３層セルアレイＭＡ２の間でビット線（ＢＬ１）１２ｂｃが共有されている。第３層セルアレイＭＡ２と第４層セルアレイＭＡ３の間でワード線（ＷＬ１）１８ｃｄが共有されている。最下層セルアレイＭＡ０のビット線（ＢＬ０）１２ａと最上層セルアレイＭＡ３のビット線（ＢＬ２）１２ｄはそれぞれ、単独に用意されている。  
【００２２】
以上のような３次元セルアレイは、ワード線ＷＬとビット線ＢＬを例えば、最小加工寸法をＦとして、ライン／スペース＝１Ｆ／１Ｆで形成される。そして、各セルアレイにおいて、ワード線ＷＬとビット線ＢＬの各交差部に、カルコゲナイドとダイオードが積層された円柱状のメモリセルＭＣが配置される。
【００２３】
この様な３次元セルアレイの製造に際して、微細化を追求するには、露光の際に電磁波の回折等の影響を考慮しなければならない。この意味で、メモリセルを縞状のワード線及やビット線から離れた位置にレイアウトしようとすると、製造工程の最適化が難しい。この実施の形態の３次元セルアレイでは、上述のようにメモリセルはビット線とワード線に挟まれた状態でその各交差部に配置される。そこで、メモリセルエッチングのためのレジスト露光に際して、ビット線とワード線用の縞状マスクパタンの二重露光を行うことにより、回折等の影響を受けることなく、微細なメモリセルをパターニングすることができる。この点を以下に具体的に説明する。
【００２４】
図６は、基板上にビット線（ＢＬ）１２ａをパターン形成した後、この上にカルコゲナイド膜１３ａ、オーミック電極膜１４ａ、ｎ＋型シリコン膜１５ａ及びｎ型シリコン膜１６ａを順次積層した状態である。この積層膜上には、リソグラフィにより円柱状のレジスト３０をパターン形成する。そしてこのレジスト３０をマスクとして積層膜をエッチングすることにより、図７に示すように、ビット線１２ａ上に飛び飛びに配置された、積層膜による円柱状のメモリセル（但し、この段階では未完成）を形成する。この後、図３に示したように、円柱状メモリセルの周囲を絶縁膜１７で埋め込み、その上にダイオードのアノード電極を兼ねたワード線１８を形成すれば、第１層セルアレイＭＡ０が完成する。
【００２５】
図７に示したような積層膜のパターニングのために、レジストの二重露光を利用する。そのリソグラフィ工程を、具体的に図８Ａ−８Ｃを用いて説明する。図６の積層膜形成後、ｎ型シリコン膜１６ａ上にレジスト３０を全面に塗布して、図８Ａに示す露光マスク３１を用いて、第１回目のレジスト露光を行う。露光マスク３１は、ｘ方向（ビット線方向）に長い開口部３１ａと遮光部３１ｂがｙ方向に交互に配列されたものである。この露光マスク３１は、ビット線（ＢＬ）１２ａのパターニングに用いたものと同じであり、ビット線１２ａと重なるパターンで露光することになる。続いて、同じ露光マスク３１を９０°回転させて、図８Ｂに示すように、２回目の露光を行う。これは、ワード線（ＷＬ）１８ａｂのパターニングに用いるものと同じであり、後に形成されるワード線１８ａｂと重なるパターンで露光することになる。レジスト３０が光硬化性樹脂を用いたもの（即ちネガ型レジスト）であるとすると、レジスト３０はその２回の露光パターンの各交差部が、二重露光により十分に硬化する。従って、レジスト３０を現像すると、図８Ｃに示すように、ドット状に配列されたレジスト３０を残すことができる。このレジスト３０をマスクとして、積層膜をエッチングすることにより、前述したような円柱状の微細なメモリセルを形成することができる。
【００２６】
このようなリソグラフィとエッチングを各セルアレイについて繰り返すことにより、各セルアレイの同じ位置にメモリセルを配置した三次元セルアレイが得られる。図８Ａ，８Ｂに示したように、露光マスク３１の開口部３１ａと遮光部３１ｂの幅をｎ×Ｆ（Ｆ：最小加工寸法）として、１／ｎの縮小露光を行うとすれば、ビット線ＢＬとワード線ＷＬは、ライン／スペース＝１Ｆ／１Ｆとなる。この場合、各セルアレイの単位セル面積は、４Ｆ２となる。
【００２７】
上の例では、ネガ型レジストを用いたが、これに対してポジ型レジストを用いることもできる。この場合、露光マスクとして上記例の露光マスク３１とはパターンが反転した反転マスクを用いて、上記例と同様の２回露光を行えばよい。これにより、２回の露光での非露光部が、上記例と同様にレジストマスクとして残ることになる。
【００２８】
この実施の形態の三次元セルアレイは、大容量メモリを実現することを可能とするが、三次元セルアレイのアクセスに関して、データ処理を行う上で一定の配慮をすることが好ましい。具体的には、データ検索等に好ましい三次元のセルブロックを構成する。
【００２９】
図９は、図３に示したＭＡ０〜ＭＡ３の三次元セルアレイ４０について、データアクセスの単位となるセルブロックの設定法を示している。図９では、三次元セルアレイ４０を直方体として示しており、このセルアレイ４０は、その上面に垂直で互いに直交する仮想的境界Ａ，Ｂによって複数のセルブロック４１が区画される。ここでは一つのセルブロック４１が、ビット線ＢＬと平行な一定間隔の仮想的境界Ａにより挟まれた範囲の１２本のビット線を含み、ワード線と平行な一定間隔の仮想的境界Ｂにより挟まれた範囲の８本のワード線を含んむ直方体として定義される例を示している。従ってセルブロック４１は、４×４×４＝６４個の三次元のセル集合となる。
【００３０】
図９では、ビット線ＢＬとワード線ＷＬは、斜線で示す一つのセルブロック４１についてのみ示している。ＢＬ００〜ＢＬ０３は、第１層セルアレイＭＡ０のビット線、ＢＬ１０〜ＢＬ１３は、第２層セルアレイＭＡ１と第３層セルアレイＭＡ２の共有ビット線、ＢＬ２０〜ＢＬ２３は、第４層セルアレイＭＡ３のビット線である。また、ＷＬ００〜ＷＬ０３は、第１層セルアレイＭＡ０と第２層セルアレイＭＡ１の共有ワード線であり、ＷＬ１０〜ＷＬ１３は、第３層セルアレイＭＡ２と第４層セルアレイＭＡ３の共有ワード線である。
【００３１】
図１０は、セルアレイのワード線ＷＬ及びビット線ＢＬに、データ読み出し時又は書き込み時にそれぞれ正論理パルス及び負論理パルスを転送するための基本的な選択回路５０の構成例を示している。選択回路５０は、読み出し時に選択信号／ＷＳにより駆動されてワード線ＷＬをパルス信号線ＷＰに接続するＰＭＯＳトランジスタＱＰ１と、選択信号ＢＳにより駆動されてビット線ＢＬをパルス信号線ＢＰに接続するＮＭＯＳトランジスタＱＮ０を有する。選択回路５０はまた、非選択時にワード線ＷＬを低レベルに、ビット線ＢＬを高レベルに保持するためのリセット用ＮＭＯＳトランジスタＱＮ１及びリセット用ＰＭＯＳトランジスタＱＰ０を有する。
【００３２】
選択信号／ＷＳ，ＢＳは、アドレスデコーダの出力であり、非選択状態で／ＷＳ＝“Ｈ”，ＢＳ＝“Ｌ”である。従って、非選択状態では、選択トランジスタＱＰ１，ＱＮ０はオフであり、リセット用トランジスタＱＮ１，ＱＰ０がオンであって、ワード線ＷＬはＶｓｓの“Ｌ”レベルに、ビット線ＢＬは、Ｖｃｃの“Ｈ”レベルに保持される。選択状態では、リセット用トランジスタＱＮ１，ＱＰ０がオフ、選択トランジスタＱＰ１，ＱＮ０がオンになる。データ読み出し時には、ワード線ＷＬ、ビット線ＢＬはそれぞれ、図示のように信号線ＷＰ，ＢＰに接続される。これらの信号線ＷＰ，ＢＰはそれぞれ選択時に、“Ｈ”レベル（例えば、Ｖｃｃ＝１．８Ｖ），“Ｌ”レベル（例えば、Ｖｓｓ＝０Ｖ）のパルスが与えられるものとする。これにより、メモリセルＭＣには選択トランジスタＱＰ１，ＱＮ０のオン時間に応じて読み出し電流が流れる。
【００３３】
具体的に、図９のようなセルブック構成を採用とした場合、選択信号／ＷＳ，ＢＳはセルブロックを選択するための選択信号であり、セルブロック内のビット線及びワード線選択は、それぞれ信号線ＷＰ及び／ＢＰにより行うことになる。具体的に、図９に示すセルブロック４１に着目してビット線及びワード線の選択回路構成を示すと、図１１及び図１２のようになる。
【００３４】
図１１に示すビット線選択回路５０ａは、ビット線ＢＬ００〜ＢＬ０３をそれぞれパルス信号線ＢＰ００〜ＢＰ０３に接続するためのＮＭＯＳトランジスタＱＮ００〜ＱＮ０３、ビット線ＢＬ１０〜ＢＬ１３をそれぞれパルス信号線ＢＰ１０〜ＢＰ１３に接続するためのＮＭＯＳトランジスタＱＮ１０〜ＱＮ１３及び、ビット線ＢＬ２０〜ＢＬ２３をそれぞれパルス信号線ＢＰ２０〜ＢＰ２３に接続するためのＮＭＯＳトランジスタＱＮ２０〜ＱＮ２３を有する。これらのＮＭＯＳトランジスタのゲートは共通に選択信号ＢＳにより駆動される。選択信号ＢＳは、ＡＮＤゲートＧ１０により活性化されて“Ｈ”になる。これにより、信号線ＢＰｉｊを介し、オンしたＮＭＯＳトランジスタＱＮｉｊを介して各ビット線ＢＬｉｊにそれぞれ必要な負論理パルスを供給することができる。
【００３５】
図１２に示すワード線選択回路５０ｂは、ワード線ＷＬ００〜ＷＬ０３をそれぞれパルス信号線ＷＰ００〜ＷＰ０３に接続するためのＰＭＯＳトランジスタＱＰ００〜ＱＰ０３と、ワード線ＷＬ１０〜ＷＬ１３をそれぞれパルス信号線ＷＰ１０〜ＷＰ１３に接続するためのＰＭＯＳトランジスタＱＰ１０〜ＱＰ１３を有する。これらのＰＭＯＳトランジスタのゲートは共通に選択信号／ＷＳにより駆動される。選択信号／ＷＳは、ＮＡＮＤゲートＧ２０により活性化されて“Ｌ”になる。これにより、信号線ＷＰｉｊを介し、オンしたＰＭＯＳトランジスタＱＰｉｊを介して各ワード線ＷＬｉｊにそれぞれ必要な正論理パルスを供給することができる。
【００３６】
図１１のパルス信号線ＢＰｉｊは、ビット線と直交する方向の複数のセルブロックに共通に配設される。図１２のパルス信号線ＷＰｉｊは、ワード線と直交する方向の複数のセルブロックに共通に配設される。従って、図１１のＡＮＤゲートＧ１０と、図１２のＮＡＮＤゲートをブロックデコード回路として任意のセルブロックを選択し、信号線ＢＰｉｊ，ＷＰｉｊにそれぞれ与える負論理パルスと正論理パルスにより、セルブロック内のビット線やワード線のスキャンを行うことができる。
【００３７】
図１１及び図１２の選択回路５０ａ，５０ｂでは省略しているが、図１０に示したように、非選択状態で各ビット線，ワード線をそれぞれ、高レベルＶｃｃ，低レベルＶｓｓに保持するためのリセットトランジスタが設けられる。またこれらの選択回路５０ａ，５０ｂは、図５に示す３次元セルアレイを形成する前に、シリコン基板１０に形成される。
【００３８】
以上のような３次元セルアレイとして相変化メモリセルが多数集積されると、その特性のばらつきが問題になる。具体的に、カルコゲナイドの相変化を利用するセルのデータ状態は、履歴や環境によって変化する。例えば、データ“０”（高抵抗値状態）を書き込むには、カルコゲナイド層を非晶質部分が多い状態に、データ“１”（低抵抗状態）を書き込むには、カルコゲナイド層を結晶質部分が多い状態に設定するが、そのセルの初期状態は履歴や位置によって異なる。
【００３９】
セルの状態変化を、図１３及び図１４を用いて説明する。図１３は、データ“０”または“１”状態のセルに、データ“０”を書き込む場合のカルコゲナイドの状態変化を示している。この場合、セルの初期状態によらず、カルコゲナイド層が熔融状態になるような電流パルスを与える。このとき電極となるのは、カルコゲナイド層を挟む金属層Ｍ１，Ｍ２であるので、熱伝導もよく金属面に接しているカルコゲナイドの部分は熔融状態までは至らない。従って熔融領域は、カルコゲナイドの中心から周辺に広がり、大まかに図示のような状況となる。電流パルスが切れると金属層Ｍ１，Ｍ２を通して放熱し、カルコゲナイドが急冷されて、非晶質部分の多いデータ“０”となる。放熱が早い部分から非晶質化されるが、セルの周りの状況やその以前の履歴などで放熱状況が異なるので常に一定の領域が非晶質になるわけではない。これが“０”書き込みにより得られる高抵抗値のばらつきの原因となる。
【００４０】
図１４は、“０”又は“１”状態のセルに、データ“１”を書き込む場合を示している。この場合、セルの初期状態によらず、カルコゲナイド層を熱してその高温状態を長く持続するように、“０”書き込み時ほどはパワーが集中しない電流パルスを与える。発熱はカルコゲナイドの抵抗自体のジュール加熱で、非晶質部分の温度が上がりこの部分がアニーリングされて、多結晶質の多いデータ“１”となる。このときも、カルコゲナイドのどれだけの部分が多結晶化されるかは、セルの周りの状況や今までの履歴などで放熱条件が異なるので、常に一定の領域が多結晶化されるわけではない。これが“１”書き込みの低抵抗値のばらつきのひとつの原因となる。
【００４１】
上述のように抵抗値ばらつきがあるとしても、ひとつのセルについてみれば、その環境と状態によらず、非晶質状態に設定されたデータ“０”の抵抗値は、多結晶状態に設定されたデータ“１”のそれより高い。従って、少ないセル数の範囲で見れば、図１５に示すように、“０”データセルの高抵抗値分布と、“１”データセルの低抵抗値分布の間には、抵抗値が重ならないギャップができる。但し、高抵抗値分布と低抵抗値分布は、一般に非対称で、これらの分布のギャップの中心はセルアレイの状況によって変化する。図１５のようなデータ状態分布では、図の矢印で示す参照値Ｒｒｅｆを用いてセルの抵抗値をモニターすれば、セルデータの“１”，“０”を判定することができる。
【００４２】
しかし、あるセルの“１”データの抵抗値が“０”データのそれより常に低いとしても、三次元セルアレイのようにセル数が多くなり、各セルの履歴や環境がセルアレイ内で大きく異なる場合は、参照値Ｒｒｅｆの設定ができなくなる可能性がある。セル数が多くなると、図１５に示すギャップが小さくなるからである。図１６は、そのような状況を示している。図１６では、大容量のセルアレイのなかから任意に選択した、それぞれ近接する３セルを含む４グループＡ，Ｂ，Ｃ，Ｄの抵抗値分布を例示したものである。この状況では、各グループ内では参照値を設定できるとしても、セルアレイ全体については、設定することは難しくなる。
【００４３】
そこでこの実施の形態では、参照値を用いることなく、安定したデータ読み出しを可能とする手法を用いる。この点を具体的に説明する。図１６に示すようにセル抵抗値のばらつきが大きい状況でも、近接するセルを集めた各グループに着目すると、高抵抗値分布と低抵抗値分布の間のギャップは、確保される。そこでこの実施の形態では、近接する二つのセルをペアとして、その一方に高抵抗値状態、他方に低抵抗値状態を書き込む。そしてこれらのセルペアの相補データを、1ビットデータとして読み出すようにする。これにより、三次元セルアレイ全体でセルの高抵抗値状態と低抵抗値状態の分布にたとえ一部重なりがある場合でも、上述した参照値Ｒｒｅｆを用いずに、確実にセルデータの読み／書きができる。
【００４４】
図１７と図１８は、セルペアの選択の二つの方法を示す。図１７では、ワード線ＷＬを共有して上下に隣接するセルアレイの間で、上下に隣接する二つのセルＭＣの一方を真値セル（true cell）Ｔ−ｃｅｌｌ、他方を相補セル（complementary cell）Ｃ−ｃｅｌｌとして、ペアを構成する。図１８は、同一セルアレイ内で、ワード線ＷＬを共有し且つ異なるビット線ＢＬ００，ＢＬ０１に接続されて隣接する二つのセルＭＣをペアとする例である。いずれも、真値セルＴ−ｃｅｌｌには、二値データの正論理値が、相補セルＣ−ｃｅｌｌには、負論理値が書き込まれるものとする。即ち図１７及び図１８のいずれの場合も、セルペアは、ワード線を共有し、ビット線は別々となる。
【００４５】
以下に具体的なデータの書き込み／読み出し回路を説明するが、以下の実施の形態では、図５及び図９に示した４層のセルアレイＭＡ０−ＭＡ３を持つ三次元セルアレイについて説明する。図９のセルブロック４１の一部について、三次元的等価回路とその中でのセルペアの選択法を、図１７及び図１８に対応させて、図１９及び図２０に例示した。
【００４６】
図１９の例では、ワード線を共有する第１層セルアレイＭＡ０と第２層セルアレイＭＡ１の間で、上下に隣接する二つのセルを、Ｔ−ｃｅｌｌ０，Ｃ−ｃｅｌｌ０としてペアを組む。ワード線を共有する第３層セルアレイＭＡ２と第４層セルアレイＭＡ３の間で同様に、上下に隣接する二つのセル、Ｔ−ｃｅｌｌ１，Ｃ−ｃｅｌｌ１としてペアを組む。
【００４７】
図２０では、第１層セルアレイＭＡ０内でワード線を共有して隣接する二つのセルを、Ｔ−ｃｅｌｌ０，Ｃ−ｃｅｌｌ０としてペアを組む。同様に、第２層セルアレイＭＡ１内でワード線を共有して隣接する二つのセルを、Ｔ−ｃｅｌｌ１，Ｃ−ｃｅｌｌ１としてペアを組む。第３層，第４層セルアレイＭＡ２，ＭＡ３でも同様である。図１９，２０には、各ペアセルの選択時の電流の向きを示している。  
【００４８】
次に、上述のように三次元セルアレイを用いてセルペアに相補データを書き込み、読み出す場合の書き込み回路及び読み出し回路を説明する。
【００４９】
図２１は、ｍ，ｎを任意の整数として、図１９に示す４層セルアレイＭＡ０−ＭＡ３の中のビット線ＢＬ０ｎ，ＢＬ１ｎ，ＢＬ２ｎと、ワード線ＷＬ０ｍ，ＷＬ１ｍにより選択される２つのセルペア（Ｔ−ｃｅｌｌ０，Ｃ−ｃｅｌｌ０），（Ｔ−ｃｅｌｌ１，Ｃ−ｃｅｌｌ１）に対する読み出し回路６０と書き込み回路７０を示している。読み出し回路６０と書き込み回路７０の主要部は、図５に示すセルアレイが形成されるシリコン基板１０に、セルアレイの形成に先立って形成される。但し、書き込み回路７０のパルス昇圧回路７２ａ，７２ｂの一部は、セルアレイの形成工程で、セルアレイと同じ半導体膜を用いて形成する。この点は後述する。また読み出し回路６０と書き込み回路７０は当然に、一方が活性の時、他方は非活性に保たれる必要があるが、これらの活性，非活性の制御回路部は以下の説明でも省略している。
【００５０】
読み出し回路６０は、ワード線ＷＬ０ｍを共有するペアセルＣ−ｃｅｌｌ０，Ｔ−ｃｅｌｌ０のビット線ＢＬ０ｎ，ＢＬ１ｎに流れるセル電流の差を検出するセンスアンプ回路ＳＡ１、同様にワード線ＷＬ１ｍを共有するビット線ＢＬ１ｎ，ＢＬ２ｎに流れるＣ−ｃｅｌｌ１，Ｔ−ｃｅｌｌ１のペアセル電流の差を検出するセンスアンプ回路ＳＡ２により構成される。これらのセンスアンプＳＡには、選択回路５０により選択されたビット線ＢＬ０ｎ，ＢＬ１ｎ，ＢＬ２ｎがそれぞれ信号線ＢＰ０ｍ，ＢＰ１，ＢＰ２ｎを介して接続される。
【００５１】
図２１は、図１７に示したように積層方向に隣接する二つのセルがペアセルを構成する場合を示している。これに対して、セルアレイ内で隣接する二つのセルをペアセルとする図１８の方式では、読み出し回路のセンスアンプＳＡは、そのペアセルが接続される同じセルアレイ内の隣接するビット線の間に接続されることになる。
【００５２】
センスアンプ回路ＳＡは具体的に、図２３に示すように構成される。ペアセルＣ−ｃｅｌｌ，Ｔ−ｃｅｌｌにつながるビット線ＢＬｌｋ，ＢＬｌ’ｋ’は、それぞれ信号線ＢＰｌｋ，ＢＰｌ’ｋ’を介し、抵抗Ｒｌｋ，Ｒｌ’ｋ’を介して、低電位電源線ＢＬＳｌｋ，ＢＰＳｌ’ｋ’に接続される。ワード線ＷＬは非選択時低レベルに保持され、選択時に高レベルとなる正論理パルスが与えられる。一方信号線ＢＰｌｋ，ＢＰｌ’ｋ’は、図１１で説明したように、非選択時高レベルに保持され、読み出し時に選択的に負論理パルス電圧が与えられる。従って選択時、各セルに図示のようなセル電流が流れる。このセル電流を抵抗Ｒｌｋ，Ｒｌ’ｋ’により電圧に変換し、その電圧の差を差動アンプＤＡで検出する。これにより、ペアセルのデータが、Ｔ−ｃｅｌｌ＝“０”（高抵抗），Ｃ−ｃｅｌｌ＝“１”（低抵抗）であれば、Ｓｏｕｔ＝“Ｌ”（＝“０”）が得られ、ペアセルのデータが逆であれば、Ｓｏｕｔ＝“Ｈ”（＝“１”）が得られる。
【００５３】
この様にこの実施の形態の読み出し回路では、相補的なペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌにつながるビット線を差動アンプＤＡの入力とし、固定の参照値を用いない。即ち、ペアセルにそれぞれ流れる電流を抵抗によって電圧に変換し、相補的なデータの差を差動アンプで比較する。これにより、安定して情報を保持し読み出すことができる。大規模な三次元セルアレイであって、セルの抵抗値分布のばらつきが大きい場合でも、前述のように隣接するペアセルの間では高抵抗値状態と低抵抗値状態の差が確保できるから、安定した読み出し動作を行うことが可能となる。
【００５４】
なお、図２１の例に示したように、積層されたペアセルＣ−ｃｅｌｌ０，Ｔ−ｃｅｌｌ０と、ペアセルＣ−ｃｅｌｌ１，Ｔ−ｃｅｌｌ１は、ビット線ＢＬ１ｎを共有している。この共有ビット線ＢＬ１ｎは、二つのセンスアンプ回路ＳＡ１，ＳＡ２の双方の入力端子に接続される。従って、これら二つのセンスアンプＳＡ１，ＳＡ２は、二つのペアセルのそれぞれのセル電流差を同時に検出することは出来ない。この様に、ペアセルの間でビット線が共有される場合には、後述するように、二つのセンスアンプＳＡ１，ＳＡ２による読み出し動作は、時分割で行うことが必要である。これは、セルアレイ内でペアセルを構成する場合も同様である。即ち、各セルアレイ内で、二つのペアセルがビット線を共有して隣接する場合には、これらの二つのペアセルのデータ検出を行う二つのセンスアンプ回路は、時分割で読み出し動作を行う必要がある。
【００５５】
この実施の形態の書き込み回路７０の基本コンセプトは、三次元セルアレイの中の近接する複数のメモリセルに対してパルス駆動による同時書き込みを行うことにある。具体的に、同時書き込みが行われる少なくとも二つのメモリセルの組み合わせは、次のようなものである。ここで同時書き込みがなされる二つのメモリセルは、ペアを構成する場合とそうでない場合を含む。
（１）ワード線を共有して上下に隣接するセルアレイの上下に隣接する二つのメモリセル、
（２）ビット線を共有して上下に隣接するセルアレイの上下に隣接する二つのメモリセル、
（３）一つのセルアレイ内でワード線を共有して隣接する二つのメモリセル。
【００５６】
具体的に図２１の書き込み回路７０は、４層セルアレイの積層方向に配列される４つのメモリセルＣ−ｃｅｌｌ０，Ｔ−ｃｅｌｌ０，Ｃ−ｃｅｌｌ１，Ｔ−ｃｅｌｌ１による２ペアセルに対して同時書き込みを行う例を示している。即ち図２１の書き込み回路７０は、選択回路５０により選択されたワード線，ビット線にそれぞれ与えるための正論理書き込みパルス，負論理書き込みパルスを発生する書き込みパルス発生回路７１と、それらの正，負論理書き込みパルスのパルス幅の調整と必要に応じた昇圧を行うパルス昇圧回路７２ａ，７２ｂとを有する。
【００５７】
書き込みパルス発生回路７１は、ビット線ＢＬ０ｎ，ＢＬ１ｎ，ＢＬ２ｎにそれぞれ与えられる負論理書き込みパルスＬ０ｎ，Ｌ１ｎ，Ｌ２ｎ、及びワード線ＷＬ０ｍ，ＷＬ１ｍにそれぞれ与えられる正論理書き込みパルスＨ０ｍ，Ｈ１ｍを発生する。ここでは、最下層セルアレイのビット線ＢＬ０ｎに与えられる負論理書き込みパルスＬ０ｎを基準パルスとしている。即ち、負論理書き込みパルスＬ０ｎは、昇圧回路を通すことなく、信号線ＢＰ０ｎに供給され、選択回路５０を介してビット線ＢＬ０ｎに供給される。他の正論理書き込みパルスＨ０ｍ，Ｈ１ｍ及び負論理書き込みパルスＬ１ｎ，Ｌ２ｎは、基準となる負論理書き込みパルスＬ０ｎとの関係で必要な遅延を与え、必要な昇圧を行うために、昇圧回路７２ａ，７２ｂが設けられている。
【００５８】
具体的に昇圧回路７２ａ，７２ｂへの入力と各昇圧回路７２ａ，７２ｂの出力の関係は、図２２のようになる。ワード線ＷＬ０ｍに与えられるべき正論理書き込みパルスＨ０ｍを昇圧する正パルス昇圧回路（ＰＰ−ＢＯＯＳＴ）７２ｂには、その正論理書き込みパルスＨ０ｍと共に、ワード線ＷＬ０ｍを挟むビット線ＢＬ０ｎ，ＢＬ１ｎに与えられるべき負論理書き込みパルスＬ０ｎ，Ｌ１ｎが供給される。これにより、書き込みデータに応じて負論理書き込みパルスＬ０ｎ，Ｌ１ｎと正論理書き込みパルスＨ０ｍの重なり時間と昇圧動作を決定する。同様に、ビット線ＢＬ１ｎに与えられるべき負論理書き込みパルスＬ１ｎを昇圧する負パルス昇圧回路（ＮＰ−ＢＯＯＳＴ）７２ａには、その負論理書き込みパルスＬ１ｎと共に、ビット線ＢＬ１ｎを挟むワード線ＷＬ０ｍ，ＷＬ１ｍに与えられるべき正論理書き込みパルスＨ０ｍ，Ｈ１ｍが供給される。これにより、書き込みデータに応じて、正論理書き込みパルスＨ０ｍ，Ｈ１ｍと負論理書き込みパルスＬ１ｎの重なる時間と昇圧動作を決定する。他の正論理書き込みパルスＨ１ｍ，負論理書き込みパルスＬ２ｎも、それぞれパルス昇圧回路７２ｂ，７２ａにより同様の論理でパルスの重なり時間と昇圧動作が決定される。
【００５９】
具体的に、正負論理書き込みパルスの重なりと昇圧動作は、書き込みデータに応じてセルに与える書き込みエネルギーを決定するために行うものである。即ち“０”書き込みでは、セルのカルコゲナイドに図１３で説明した相変化を行わせるべく、正負論理書き込みパルスの短時間の重なりとその一方の昇圧を行う。“１”書き込みでは、セルのカルコゲナイドに図１４で説明した相変化を起こさせるべく、正負論理書き込みパルスの重なり時間を大きくし、パルス昇圧は行わない。図２１の最上層ビット線ＢＬ２ｎに与えられるべき負論理書き込みパルスＬ２ｎを昇圧する昇圧回路７２ａに入力する“Ｌ”は、これより上のワード線がないための固定低レベル入力である。
【００６０】
図２４は、書き込みパルス発生回路７１の構成例を示している。この書き込みパルス発生回路７１は、パルス幅が同じで遅延量が異なる２種のパルスを発生するパルス発生回路１００と、その２種のパルスの組み合わせにより必要な書き込みパルスを生成する論理ゲート回路１１０とから構成される。
【００６１】
原パルス発生回路１０１は、パルス幅Ｔ０のパルスＰ０を発生するものであり、遅延回路１０２は、このパルスＰ０を約Ｔ０／２だけ遅延させる回路である。ここで、時間Ｔ０は、カルコゲナイドにその時間パルスを印加したときに多結晶状態になり得る時間とし、Ｔ０／２は、アモルファス状態になる程度の長さとする。
【００６２】
原パルス発生回路１０１の出力パルスＰ０を、インバータ１１１で反転した負論理パルスが、ビット線ＢＬ０に与えられる基準の負論理書き込みパルスＬ０ｎとなる。以下、ワード線ＷＬ０，ビット線ＢＬ１及びワード線ＷＬ１に与えるパルスの、ビット線ＢＬ０に対する負論理書き込みパルスとの関係は、書き込みデータに応じて決まる論理信号Ｌｏｇｉｃ０−３との論理をとって実現する。ＡＮＤゲート１２１，１２２の組みは、Ｌｏｇｉｃ０に応じて、パルス発生回路１００の出力パルスか、遅延回路１０２による遅延パルスかを選択するものである。これらのＡＮＤゲート１２１，１２２の出力がＯＲゲート１１２を介して取り出されて、ワード線ＷＬ０に供給される正論理書き込みパルスＨ０ｍとなる。
【００６３】
同様に、ＡＮＤゲート１２３，１２４の組みは、Ｌｏｇｉｃ１に応じて、パルス発生回路１０１の出力パルスか、遅延回路１０２による遅延パルスかを選択するものである。これによりＮＯＲゲート１１３を介して、ビット線ＢＬ１に与えられる負論理書き込みパルスＬ１ｎが得られる。ＡＮＤゲート１２５，１２６の組みは、Ｌｏｇｉｃ２に応じて、パルス発生回路１０１の出力パルスか、遅延回路１０２による遅延パルスかを選択するもので、これらの出力がＯＲゲート１１４を介して、ワード線ＷＬ１に与えられる正論理書き込みパルスＨ１ｍとして得られる。ＡＮＤゲート１２７，１２８の組みは、Ｌｏｇｉｃ３に応じて、パルス発生回路１０１の出力パルスか、遅延回路１０２による遅延パルスかを選択するもので、これらの出力がＮＯＲゲート１１５を介して、ビット線ＢＬ２に与えられる負論理書き込みパルスＬ２ｎとして得られる。
【００６４】
Ｌｏｇｉｃ０−３の“０”，“１”のすべての組み合わにより得られるパルス発生回路１００の出力信号波形は、図２５のようになる。ここでは、図２１に示す積層方向に直列につながった４セルすべて独立にデータを設定するに必要な論理パルス信号を示している。あるセルについて、ワード線に与えられる正論理書き込みパルスと対応するビット線に与えられる負論理書き込みパルスの重なり時間がＴ０で“１”書き込みとなり、その重なり時間がＴ０／２で“０”書き込みとなる。図２５の信号波形の上段に示した０，１の組み合わせが、この同時書き込みのセル情報で、左から右へ、Ｔ−Ｃｅｌｌ１，Ｃ−ｃｅｌｌ１，Ｔ−ｃｅｌｌ０，Ｃ−ｃｅｌｌ０の順である。
【００６５】
但しこの発明では、ペアを組むＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌには、相補データを書き込むことになる。従って、図２５の出力信号波形の中で実際に用いられるのは、Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌの一方が“０”、他方が“１”となる、波線で囲んだ４つの出力信号のみである。
【００６６】
図２５の書き込みパルス信号Ｌ０ｎ，Ｌ１ｎ，Ｌ２ｎ，Ｈ０ｍ，Ｈ１ｍは、図２１に示すように、パルス昇圧回路７２ａ，７２ｂにより、“０”書き込みの場合に、正論理書き込みパルス又は負論理書き込みパルスが昇圧される。これらの昇圧回路７２ａ，７２ｂの具体的構成を示すと、図２６のようになる。  
【００６７】
正パルス昇圧回路７２ｂに、正論理パルスＨと共に入る負論理パルスＬ１，Ｌ２は、図２１に示したように、正論理パルスＨが与えられるワード線を共有する上下セルアレイのビット線に供給されるものを示している。同様に、負パルス昇圧回路７２ａに、負論理パルスＬと共に入る正論理パルスＨ１，Ｈ２は、図２１に示したように、負論理パルスＬが与えられるビット線を共有する上下セルアレイのワード線に供給されるものを示している。
【００６８】
正，負パルス昇圧回路７２ｂ，７２ａはそれぞれ、チャージポンプ動作により信号線ＷＰｉｊ，ＢＰｉｊを昇圧するためのキャパシタＣ１，Ｃ２を有する。キャパシタＣ１，Ｃ２のそれぞれ信号線ＷＰｉｊ，ＢＰｉｊ側のノードＮ１２，Ｎ２２には、非選択状態でこれらをそれぞれ、Ｖｓｓ，Ｖｃｃに保持するためのリセット用ＮＭＯＳトランジスタＱＮ１０，ＰＭＯＳトランジスタＱＰ１０が設けられている。これらのリセット用トランジスタＱＮ１０，ＱＰ１０は、それぞれ正論理書き込みパルスＨ，負論理書き込みパルスＬが発生されたときに、それらにより駆動されてオフになる。
【００６９】
ノードＮ１２，Ｎ２２には、選択状態でキャパシタＣ１，Ｃ２をそれぞれ正論理パルスＨのレベル（例えばＶｃｃ），負論理パルスＬのレベル（例えばＶｓｓ）に充電するためのダイオードＤ１２，Ｄ２２が接続されている。ノードＮ１２，Ｎ２２はそれぞれ転送素子であるダイオードＤ１３，Ｄ２３を介して信号線ＷＰｉｊ，ＢＰｉｊに接続される。これらの信号線ＷＰｉｊ，ＢＰｉｊには、選択時に正論理パルスＨ，負論理パルスＬを与えるためのダイオードＤ１１，Ｄ２１が接続されている。非選択状態では、キャパシタＣ１，Ｃ２の他方のノードＮ１１，Ｎ２１はそれぞれ、ＡＮＤゲート２５４ｂ，ＯＲゲート２５４ａの出力により、Ｖｓｓ，Ｖｃｃに保持されるようになっている。
【００７０】
正パルス昇圧回路７２ｂでは、ＡＮＤゲート２５４ｂの一方の入力端子には正論理パルスＨを遅延回路２５５ｂによりわずかに遅らせたパルスが入り、他方の入力端子には、正論理パルスＨと負論理パルスＬ１，Ｌ２の重なり状態がＯＲゲート２５１ｂとＮＯＲゲート２５２ｂにより検出されて、その結果が遅延回路２５３ｂを介して入力される。負パルス昇圧回路７２ａでは、ＯＲゲート２５４ａの一方の入力端子には負論理パルスＬを遅延回路２５５ａでわずかに遅らせたパルスが入り、他方の入力端子には、負論理パルスＬと正論理パルスＨ１，Ｈ２の重なり状態がＯＲゲート２５１ａとＮＡＮＤゲート２５２ａにより検出されて、その結果が遅延回路２５３ａを介して入力される。遅延回路２５３ａ，２５３ｂの遅延時間は、各書き込みパルスの幅Ｔに対して、Ｔ／２程度とする。
【００７１】
この様に構成されたパルス昇圧回路７２ａ，７２ｂの動作を、図２７を用いて説明する。正，負論理の書き込みパルスが発生されない非選択状態においては、正パルス昇圧回路７２ｂでは、ＡＮＤゲート２５４ｂの出力がＶｓｓ、またＮＭＯＳトランジスタＱＮ１０がオンであり、従ってキャパシタＣ１のノードＮ１１，Ｎ１２は、Ｖｓｓである。同様に非選択状態で、負パルス昇圧回路７２ａでは、ＯＲゲート２５４ａの出力がＶｃｃ、ＰＭＯＳトランジスタＱＰ１０がオンであり、キャパシタＣ２のノードＮ２１，Ｎ２２は、Ｖｃｃに保持される。
【００７２】
図２７に示すように、パルス幅Ｔの正論理書き込みパルスＨが、同じパルス幅Ｔの負論理書き込みパルスＬ１，Ｌ２と同時に発生された場合には、正パルス昇圧回路７２ｂでは、ダイオードＤ１２によりキャパシタＣ１が、Ｎ１２＝Ｖｃｃ，Ｎ１１＝Ｖｓｓに充電される。ＡＮＤゲート２５４ｂの出力は低レベルＶｓｓを保持するから、ダイオードＤ１１を介して、信号線ＷＰｉｊに正論理書き込みパルスＨがそのまま与えられる。パルス幅Ｔの負論理書き込みパルスＬが、同じパルス幅Ｔの正論理書き込みパルスＨ１，Ｈ２と同時に発生された場合には、負パルス昇圧回路７２ａでは、ダイオードＤ２２によりキャパシタＣ２が、Ｎ２２＝Ｖｓｓ，Ｎ２１＝Ｖｃｃに充電される。ＯＲゲート２５４ａの出力は高レベルＶｃｃを保持するから、ダイオードＤ２１を介して、信号線ＢＰｉｊに負論理書き込みパルスＬがそのまま与えられる。これらの場合、キャパシタＣ１，Ｃ２の放電動作はなく、パルス昇圧は行われない。
【００７３】
次に、正論理書き込みパルスＨが、負論理書き込みパルスＬ１及びＬ２に対して、それらのパルス幅の半分Ｔ／２だけ遅れて発生された場合には、正パルス昇圧回路７２ｂでの正論理書き込みパルスＨの正方向の昇圧動作が行われる。即ち、正パルス昇圧回路７２ｂではこのとき、正論理パルスＨが高レベルになると、キャパシタＣ１が、Ｎ１２＝Ｖｃｃ，Ｎ１１＝Ｖｓｓに充電される。そして、遅延回路２５５ｂの遅延時間遅れて、ＡＮＤゲート２５４ｂの出力がＨ、即ちＮ１１＝Ｖｃｃになり、キャパシタＣ１の正電荷はダイオードＤ１３を介して信号線ＷＰｉｊに転送される。即ちキャパシタＣ１とダイオードＤ１２，Ｄ１３によるチャージポンプ動作により、ダイオードＤ１１を介して信号線ＷＰｉｊに与えられる正論理書き込みパルスＨは、正方向に昇圧される。言い換えれば、ダイオードＤ１１を介して選択セルに供給される書き込み電流に、キャパシタＣ１の容量値と充電電圧により決まる放電電流が加算されることになる。正論理書き込みパルスＨ１又はＨ２と負論理書き込みパルスＬの間の関係が同様であれば、負パルス昇圧回路７２ａでは、その様な昇圧動作はない。
【００７４】
次に、正論理書き込みパルスＨが、負論理書き込みパルスＬ１及びＬ２に対して、それらのパルス幅の半分Ｔ／２だけ先行して発生された場合には、負パルス昇圧回路７２ａでの負論理書き込みパルスＬの負方向の昇圧動作が行われる。即ちこのとき、負パルス昇圧回路７２ａでは、負論理パルスＬが低レベルになると、キャパシタC２が、Ｎ２２＝Ｖｓｓ，Ｎ２１＝Ｖｃｃに充電される。そして、遅延回路２５５ａの遅延時間遅れて、ＯＲゲート２５４ａの出力がＬ、即ちＮ２１＝Ｖｓｓになり、キャパシタＣ１の負電荷はダイオードＤ２３を介して信号線ＢＰｉｊに転送される。即ちキャパシタＣ２とダイオードＤ２２，Ｄ２３によるチャージポンプ動作により、ダイオードＤ２１を介して信号線ＢＰｉｊに与えられる負論理書き込みパルスＬは、負方向に昇圧される。正論理書き込みパルスＨ１又はＨ２と負論理書き込みパルスＬの間の関係が同様であれば、正パルス昇圧回路７２ｂでは、その様な昇圧動作はない。
【００７５】
図２７に示した正，負論理書き込みパルスＨ，Ｌのパルス幅Ｔは、“１”データ書き込みに必要なパルス印加時間である。これらのパルスの重なり状態を制御して得られる実質Ｔ／２のパルス幅の昇圧された正又は負パルスが、“０”データ書き込みに必要なワード線又はビット線に与えられる。図２６のパルス昇圧回路を用いると、“０”データ書き込みに必要な短いパルス印加時間の高レベル又は低レベルをキャパシタにより昇圧し、キャパシタの容量値により決まる書き込み電流をセルに供給することができる。従ってこのようなパルス昇圧回路を書き込み回路に組み込むことによって、元のデータ状態によらず、確実に“０”データ書き込みを行うことが可能になる。    
【００７６】
図２８は、図２５に示した正負論理パルスＬ０ｎ，Ｈ０ｍ，Ｌ１ｎ，Ｈ１ｍ，Ｌ２ｎをパルス昇圧回路７２ａ，７２ｂを通すことによってそれぞれ信号線ＢＰ０ｎ，ＷＰ０ｍ，ＢＰ１ｎ，ＷＰ１ｍ，ＢＰ２ｎに与えられる正負書き込みパルス波形を示している。これにより、書き込みパルス時間がＴ／２となる“０”書き込みセルについて、ワード線に与えられる正論理書き込みパルスが正方向に、或いはビット線に与えられる負論理書き込みパルスが負方向に昇圧されることになる。図２８においても、図２１に対応して波線で囲んだ部分が実際にこの発明において用いられる。信号波形の上に記述してある４ビットデータは、前述のように、第１ビットがＴ−ｃｅｌｌ１、第２ビットがＣ−ｃｅｌｌ１、第３ビットがＴ−ｃｅｌｌ０、第４ビットがＣ−ｃｅｌｌ０に対応している。
【００７７】
以上のように、図２１に示すこの実施の形態の書き込み回路７０は、キャパシタに蓄積した電荷の急激な放電を利用したパルス昇圧動作によって、セルの初期データ状態によらず、“０”書き込みに必要な相変化を生じさせるに十分なエネルギーをカルコゲナイドに注入することが可能になる。
【００７８】
ここまでの実施の形態では、図１９に示したように、４層セルアレイの積層方向に隣接する二つずつのセルでペアセルを構成する場合を説明した。次に、図２０に示したようように、セルアレイ内で隣接する二つのセルでペアセルを組む場合について、データ書き込み法を説明する。
【００７９】
上記実施の形態では、積層方向に並ぶ４セルが二つのペアセルを構成し、これらに同時に書き込みを行う。これに対して、図２０の方式では、積層方向には、４つの真値セルＴ−ｃｅｌｌ０〜３が直列接続され、これに隣接して、積層方向に直列接続された４つの相補セルＣ−ｃｅｌｌ０〜３が配置される。従って、積層方向のセルに同時書き込みを行う上記実施の形態と同様に方式を適用するには、４つの真値セルＴ−ｃｅｌｌ０〜３に対する書き込みと、４つの相補セルＣ−ｃｅｌｌ０〜３に対する書き込みのタイミングを分けることが必要になる。
【００８０】
図２９は、そのような２回の書き込み動作を利用した書き込みパルス波形を示している。書き込むべきビット状態と波形は基本的に図２８と同じであるがその書き込み手順が異なる。第１の書き込み動作では、Ｔ−ｃｅｌｌ０〜３又は、Ｃ−ｃｅｌｌ０〜３の一方に対する書き込みを行い、第２の書き込み動作で他方に対する書き込みを行う。波形の上の０、１の並びは、左から、積層方向の上から下へのセルのデータを示している。具体的に、第１の書き込みでは、４つの真値セルＴ−ｃｅｌｌ０〜３に、これらに対応するビット線を選択して同時に正論理値を書き込む。第２の書き込みで、対応する４つの相補セルＣ−ｃｅｌｌ０〜３に対応するビット線を選択して、同時に負論理値を書き込む。横方向にペアを構成するＴ−ｃｅｌｌとＣ−ｃｅｌｌは相補データを記憶する必要があるから、図２９の２回の書き込み動作の間で線で結んだ信号同士が、その２回の書き込み動作で選択されることになる。
【００８１】
以上のように、積層方向の直列４セルへの同時書き込みでは、図２９に示すように、ワード線ＷＬ０，ＷＬ１につながる信号線ＷＰ０ｍ，ＷＰ１ｍと、ビット線ＢＬ０〜ＢＬ２につながる信号線ＢＰ０ｎ〜ＢＰ２ｎ，ＢＰ０ｎ’〜ＢＰ２ｎ’のパルス波形に、“０”書きと“１”書きとで異なる波形変化を与える。これは、図１１、１２に示したように、セルアレイの縦横両方向に走る信号線に対して共にパルス昇圧回路を必要とすることを意味し、書き込み回路が煩雑になる。
【００８２】
これに対して、書き込み回路をより簡単にできる別の書き込み方法について次に説明する。図２０のような相補的ペアセルの構成法を採用したとき、実は積層方向の４セルに同時書き込みすることは必ずしも必要ではない。そこで、隣接する二つのセルアレイ内で互いに隣接する４セルで構成される２ペアセルに同時書き込みを行うようにすることができる。具体的には、図２０における４層セルアレイの中の二つの隣接セルアレイＭＡ０，ＭＡ１の４セルＴ−ｃｅｌｌ１，Ｃ−ｃｅｌｌ１，Ｔ−ｃｅｌｌ０，Ｃ−ｃｅｌｌ０に対して、同時書き込みを行う。このときの書き込みパルス波形を図３０に示す。
【００８３】
ワード線ＷＬ０ｍにつながる信号線ＷＰ０ｍには、基準となる正論理書き込みパルスが与えられる。同時に選択される４本のビット線ＢＬ０ｎ，ＢＬ０ｎ’，ＢＬ１ｎ，ＢＬ１ｎ’につながる信号線ＢＰ０ｎ，ＢＰ０ｎ’，ＢＰ１ｎ，ＢＰ１ｎ’には、データに応じて、基準正論理書き込みパルスに対して遅延とパルス昇圧が行われた負論理書き込みパルスを与える。図のパルス波形の上に記述してある０、１は、左から順に、図２０のＴ−ｃｅｌｌ１，Ｃ−ｃｅｌｌ１，Ｔ−ｃｅｌｌ０，Ｃ−ｃｅｌｌ０の設定データである。
【００８４】
４層セルアレイの上側の隣接セルアレイＭＡ２，ＭＡ３については、別の書き込みサイクルで同様の書き込みパルスを与えて、２ペアセルの４セルに同時書き込みを行えばよい。  
【００８５】
この様な書き込み方式とすれば、ビット線に与える負論理書き込みパルスのみ、データに合わせた昇圧パルス波形を用いればよい。従って、図２１に示した正パルス昇圧回路７２ｂと負パルス昇圧回路７２ａのうち、正パルス昇圧回路７２ｂは不要になり、書き込み回路は簡単になる。
【００８６】
図１９に示すペアセルの構成法の場合にも同様に、積層方向の直列４セルの同時書き込みではなく、下側と上側の２層ずつの同時書き込みを行えば、同様の書き込みができる。この場合は図３１に示すように、下側の隣接セルアレイＭＡ０，ＭＡ１内の２ペアセルＴ−ｃｅｌｌ０，Ｃ−ｃｅｌｌ０，Ｔ−ｃｅｌｌ１，Ｃ−ｃｅｌｌ１が同時に書き込まれる。このときの書き込みのパルス波形を、図３２に示す。波形の上に記述してある０、１は、左から、Ｔ−ｃｅｌｌ０，Ｔ−ｃｅｌｌ１，Ｃ−ｃｅｌｌ０，Ｃ−ｃｅｌｌ１の順の設定データである。
【００８７】
この場合も、書き込み回路は、負パルス昇圧回路のみがあればよく、その入出力信号の関係は、図３３のようになる。ワード線につながる信号線ＷＰ０ｍには、パルス昇圧回路を介することなく、正論理書き込みパルスＨ０ｍがそのまま供給される。ビット線につながる信号線ＢＰ０ｎ，ＢＰ１ｎには、負論理書き込みパルスＬ０ｎ，Ｌ１ｎが、図２１に示したように負パルス昇圧回路７２ａを介して、データに応じて昇圧された信号が与えられる。図３３の“Ｈ”は、固定の“Ｈ”レベル信号である。即ち、図２６に示す負パルス昇圧回路７２ａの入力Ｈ１、Ｈ２の入っているＯＲ回路２５１ａは不要であり、負論理書き込みパルスＬ０ｎ，Ｌ１ｎが入るＮＡＮＤゲートの２入力の一方を“Ｈ”固定にすればよい。
【００８８】
また、図３３の入力信号を生成するには、図２１における書き込みパルス発生回路７１は、図２４に比べてより簡単に、図３４のように構成される。パルス発生回路１００は、図２４のそれと同じである。正論理書き込みパルスＨ０ｍは、原パルス発生回路１０１の出力パルスを用いる。論理回路部１１０ａは、正論理書き込みパルスＨ０ｍを基準パルスとして、これとの関係で、セルに設定するデータのビット情報Ｂ０，Ｂ１に応じてパルス発生回路１００から出力される二つのパルスの組み合わせて、負論理書き込みパルスＬ０ｎ，Ｌ１ｎを生成する。
【００８９】
図３４の書き込みパルス発生回路１１０ａの構成は、ワード線を共有して上下に隣接する二つのセルアレイの共有ワード線とこれを挟む二つのビット線に対して、それぞれ正論理書き込みパルスと負論理書き込みパルスを生成するものということができる。図３０で説明した書き込み方式の場合も、入力する論理データは異なるが同様の書き込みパルス発生回路の構成を用いることになる。
【００９０】
以上のように、積層セルアレイのなかに設定された２ペアセルに書き込んだデータを読み出すには、これらの２ペアセルにつながるビット線が互いに独立であれば、それぞれのペアセルに対応して設けられた、図２３に示したセンスアンプ回路ＳＡを同時に動作させればよい。しかし、図１９，図２０，図２１に示した例では、第２層セルアレイＭＡ１と第３層セルアレイＭＡ２がビット線を共有している。言い換えれば、Ｔ−ｃｅｌｌ０，Ｃ−ｃｅｌｌ０のペアと、Ｔ−ｃｅｌｌ１，Ｃ−ｃｅｌｌ１のペアが、ビット線ＢＬ１ｎを共有している。この方式では、これらのペアセルのデータを時分割で読み出すことが必要になる。
【００９１】
図３５にそのひとつの時分割読み出し法を示す。図１１に示すように、信号線ＢＰ１０は、二つのセルアレイＭＡ１，ＭＡ２で共有されるビット線ＢＬ１０につながる。図２３に示すように、読み出しの際に抵抗を介して信号線ＢＰ００、ＢＰ１０、ＢＰ２０に負論理パルスを供給するための低電位電源線ＢＰＳ００、ＢＰＳ１０、ＢＰＳ２０には、共通の低電位電源パルスが供給されるものとする。これに対して、セルアレイＭＡ０，ＭＡ１で共有されるワード線ＷＬ０ｍを駆動する信号線ＷＰ００と、セルアレイＭＡ２，ＭＡ３で共有されるワード線ＷＬ１ｍを駆動する信号線ＷＰ１０とに対しては、互いに時間的にずれていて、それぞれ負論理パルスと幅が半分ずつ重なるように、正論理パルスを与える。これにより、セルアレイＭＡ０，ＭＡ１の間で構成されるペアセルに対する読み出しＲＥＡＤ１と、セルアレイＭＡ２，ＭＡ３の間で構成されるペアセルに対する読み出しＲＥＡＤ２を時分割で行うことができる。
【００９２】
図３６は、図３５の方式をより一般化したものである。低電位電源線ＢＰＳｘｘ，ＢＰＳｘｘ’に一定パルス幅の低電位電源パルスを与え、そのパルス幅内で、セルアレイ内のワード線を駆動するための信号線ＷＰ００，ＷＰ０１，…，ＷＰｘｘに時分割で順次正論理パルスを与える。これにより、正負論理パルスの重なる位置での読み出しＲＥＡＤ００，ＲＥＡＤ０１，…，ＲＥＡＤｘｘが可能になり、ビット線を共有するペアセルのデータを時分割で読み出すことができる。
【００９３】
ここまでの実施の形態では、メモリセルを構成するダイオードとしてショットキーダイオードを用いたが、前述のようにＰＮ接合ダイオードを用いることも可能である。例えば、図５に対応して、ＰＮ接合ダイオードを用いた４層セルアレイ構造を示すと、図３７のようになる。各層セルアレイのビット線とワード線の交差部に配置されるメモリセルには、ｎ型シリコン層２５とｐ型シリコン層２６のＰＮ接合により構成されたダイオードＤｉが形成されている。それ以外は図５と同様である。
【００９４】
上記実施の形態では、図２６に示したように、書き込み回路には、トランジスタ回路の他、キャパシタＣ１，Ｃ２やダイオードＤ１１〜Ｄ１３，Ｄ２１〜Ｄ２３が用いられる。この様な書き込み回路は、できる限りセルアレイ領域とプロセスを共有して、小さい占有面積に形成することが好ましい。例えば、書き込み回路のダイオードＤ１１〜Ｄ１３，Ｄ２１〜Ｄ２３は、セルアレイに用いられるダイオードＳＤと同時に形成するようにする。
【００９５】
図３８は、そのようなセルアレイ領域と書き込み回路領域でプロセスを共有した場合の構造例を示している。シリコン基板１０にはセルアレイ形成前にトランジスタ回路が形成される。図３８のＭＯＳキャパシタ３００は、図２６に示したキャパシタＣ１，Ｃ２に相当する。これは、セルアレイを形成する前に、シリコン基板１０の周辺回路トランジスタを形成する工程で同時に形成することができる。このＭＯＳキャパシタ３００に重なるように、第１層セルアレイＭＡ０のダイオードＳＤを形成する工程をそのまま利用してダイオード３０１を形成する。更に第２層セルアレイＭＡ１のダイオードＳＤの形成工程を利用してダイオード３０２を形成する。
【００９６】
図３８の例では、一方のダイオード３０１はアノードを直下のＭＯＳキャパシタ３００に接続し、もう一方のダイオード３０２はカソードを直下のＭＯＳキャパシタ３００に接続している。前者のダイオード３０１とキャパシタ３００の組み合わせは、図２６の負パルス昇圧回路７２ａ側のキャパシタＣ２とその充電用ダイオードＤ２２に相当する。後者のダイオード３０２とキャパシタ３００の組み合わせは、図２６の正パルス昇圧回路７２ｂ側のキャパシタＣ１とその充電用ダイオードＤ１２に相当する。同様にして、図２６における他のダイオードも各セルアレイの適当な層のダイオードと同時に、ＭＯＳキャパシタの領域上に形成することができる。
【００９７】
なお先に説明したセルアレイの製造工程では、カルコゲナイド膜から半導体膜までの積層膜を成膜した後に、その積層膜をパターニングしてメモリセルを形成する。しかし、図３８に示した書き込み回路を含む周辺回路の製造プロセスを考慮すると、カルコゲナイド膜を、周辺回路領域で除去する工程が入ることになる。また図３８の構造では、ダイオード３０１，３０２とＭＯＳキャパシタ３００の間に層間絶縁膜３０３，３０４を埋め込む工程が必要になる。但しこれらの層間絶縁膜３０３，３０４の部分に、セルアレイ領域で用いられる金属膜を必要に応じて残すようにすることもできる。
【００９８】
図３８のような構造を用いると、ＭＯＳキャパシタが大きな面積が必要であるとしても、ＭＯＳキャパシタ上にダイオードを重ねることによって、書き込み回路領域のチップ占有面積を小さいものとすることができる。      
［産業上の利用可能性］
この発明によれば、３次元セルアレイ構成を用いて、大きなマージンをもってデータの読み／書きを可能とした相変化メモリ装置を提供することができる。
【図面の簡単な説明】
【００９９】
【図１】この発明の実施の形態による基本セルアレイの等価回路構成を示す図である。
【図２】実施の形態の三次元セルアレイの概略レイアウトを示す図である。
【図３】２層セルアレイの場合の図２のＩ−Ｉ’断面図である。
【図４】同三次元セルアレイの等価回路である。
【図５】４層セルアレイの場合の図２のＩ−Ｉ’断面図である。
【図６】ビット線形成後、カルコゲナイド層からｎ型シリコン層までの膜堆積工程を示す図である。
【図７】メモリセルパターニング工程を示す図である。
【図８Ａ−８Ｃ】メモリセルパターニングのためのリソグラフィ工程を説明するための図である。
【図９】４層セルアレイのセルブロック構成法を示す図である。
【図１０】セルアレイのビット線及びワード線を選択する選択回路の基本構成を示す図である。
【図１１】４層セルアレイのビット線選択回路構成を示す図である。
【図１２】４層セルアレイのワード線選択回路構成を示す図である。
【図１３】この実施の形態のメモリセルの“０”書き込みの原理を説明するための図である。
【図１４】この実施の形態のメモリセルの“１”書き込みの原理を説明するための図である。
【図１５】セルアレイのデータの抵抗値分布を示す図である。
【図１６】大容量セルアレイでのデータの抵抗値分布を示す図である。
【図１７】この発明によるペアセルの一つの構成法を示す図である。
【図１８】この発明によるペアセルの他の構成法を示す図である。
【図１９】４層セルアレイについて図１７のペアセル構成法を適用した例の三次元等価回路を示す図である。
【図２０】４層セルアレイについて図１８のペアセル構成法を適用した例の三次元等価回路を示す図である。
【図２１】図１９のペアセル構成法による三次元セルアレイに適用した読み出し回路及び書き込み回路の構成を示す図である。
【図２２】図２１の書き込み回路における正負論理書き込みパルスの組み合わせ法を示す図である。
【図２３】図２１の読み出し回路におけるセンスアンプ回路構成を示す図である。
【図２４】図２１の書き込み回路における書き込みパルス発生回路の構成を示す図である。
【図２５】同書き込みパルス発生回路から出力される書き込みパルス信号波形を示す図である。
【図２６】図２１の書き込み回路におけるパルス昇圧回路の構成を示す図である。
【図２７】同パルス昇圧回路の動作波形を示す図である。
【図２８】図２５の書き込みパルス信号波形に対応して、パルス昇圧回路で昇圧された書き込みパルス信号波形を示す図である。
【図２９】図２０のペアセル構成法を採用した場合の２ペアセルに対する、２回の書き込み動作による書き込みパルス波形を示す図である。
【図３０】同じく図２０のペアセル構成法を採用したときの、２ペアセルに対する他の書き込みパルス波形を示す図である。
【図３１】図１９のペアセル構成法の場合の図２９とは異なる同時書き込みペアセルの選択法を示す図である。
【図３２】同選択法による２ペアセルの同時書き込みの書き込みパルス波形を示す図である。
【図３３】同書き込みパルス波形を生成する方法を示す図である。
【図３４】同書き込みパルスを生成する書き込みパルス発生回路を示す図である。
【図３５】ビット線を共有する２ペアセルの読み出し法を説明するための図である。
【図３６】同読み出し法を一般化した複数の２ペアセルの順次読み出し法を説明するための図である。
【図３７】ＰＮ接合ダイオードを用いた場合の図５対応の積層セルアレイ構造を示す図である。
【図３８】セルアレイと書き込み回路の集積化構造を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３２】
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【図３３】
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【図３１】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【国際調査報告】
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