(57)【要約】  シリコン基板と、このシリコン基板上のゲート絶縁膜と、このゲート絶縁膜上のゲート電極を有する半導体装置において、前記ゲート絶縁膜は、ＨｆもしくはＺｒからなるＡ元素とＳｉもしくはＡｌからなるＢ元素を含む金属酸化物、または、これら金属酸化物に窒素が導入された金属酸窒化物を含み、前記の金属酸化物もしくは金属酸窒化物のＡ元素とＢ元素のモル比率（Ａ／（Ａ＋Ｂ））が０．３以上０．７以下であり、前記ゲート電極は、少なくとも前記ゲート絶縁膜に接する部分に、組成式Ｍ（ｘ）Ｓｉ（１−ｘ）（０＜ｘ＜１）で表される金属Ｍのシリサイドを有し、Ｐチャネル上のゲート電極に含まれる金属Ｍのシリサイドでは０．６＜ｘ＜０．８、Ｎチャネル上のゲート電極に含まれる金属Ｍのシリサイドでは０．３＜ｘ＜０．５５である半導体装置。【特許請求の範囲】
【請求項１】
シリコン基板と、このシリコン基板上のゲート絶縁膜と、このゲート絶縁膜上のゲート電極を有する半導体装置において、
前記ゲート絶縁膜は、ＨｆもしくはＺｒからなるＡ元素とＳｉもしくはＡｌからなるＢ元素を含む金属酸化物、または、これら金属酸化物に窒素が導入された金属酸窒化物を含み、前記の金属酸化物もしくは金属酸窒化物のＡ元素とＢ元素のモル比率（Ａ／（Ａ＋Ｂ））が０．３以上０．７以下であり、
前記ゲート電極は、少なくとも前記ゲート絶縁膜に接する部分に、組成式Ｍ（ｘ）Ｓｉ（１−ｘ）（０＜ｘ＜１）で表される金属Ｍのシリサイドを有し、Ｐチャネル上のゲート電極に含まれる金属Ｍのシリサイドでは０．６＜ｘ＜０．８、Ｎチャネル上のゲート電極に含まれる金属Ｍのシリサイドでは０．３＜ｘ＜０．５５である半導体装置。
【請求項２】
前記ゲート絶縁膜は、前記の金属酸化物または金属酸窒化物のＡ元素とＢ元素のモル比率（Ａ／（Ａ＋Ｂ））が０．４以上０．６以下である請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜は、シリコン酸化膜またはシリコン酸窒化膜と、ＨｆもしくはＺｒを含む金属酸化膜または金属酸窒化膜との積層構造を有する請求項１又は２に記載の半導体装置。
【請求項４】
前記金属Ｍが、サリサイドプロセスが可能であるシリサイドを形成し得る金属である請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記金属Ｍが、ＮｉまたはＰｔである請求項１から３のいずれかに記載の半導体装置。
【請求項６】
前記ゲート電極は、少なくとも前記ゲート絶縁膜に接する部分に、組成式Ｍ（ｘ）Ｓｉ（１−ｘ）（０＜ｘ＜１）で表される金属Ｍのシリサイドを有し、Ｐチャネル上のゲート電極に含まれる金属Ｍのシリサイドでは０．７＜ｘ＜０．８、Ｎチャネル上のゲート電極に含まれる金属Ｍのシリサイドでは０．４５＜ｘ＜０．５５である請求項５に記載の半導体装置。
【請求項７】
Ｐチャネル上のゲート電極は、少なくとも前記ゲート絶縁膜に接する部分に、Ｍ３Ｓｉ相を含むシリサイドを有し、Ｎチャネル上のゲート電極は、少なくとも前記ゲート絶縁膜に接する部分に、ＭＳｉ相もしくはＭＳｉ２相を含むシリサイドを有する請求項５又は６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高誘電率絶縁膜と金属ゲート電極を有する半導体装置に関するものであり、特にＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高性能化と高信頼性化に関する技術である。
【背景技術】
【０００２】
トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発ではポリシリコン（ｐｏｌｙ−Ｓｉ）電極の空乏化による駆動電流の劣化とゲート絶縁膜の薄膜化によるゲートリーク電流の増加が問題となっている。そこで、メタルゲート電極の適用により電極の空乏化を回避すると同時に、ゲート絶縁膜に高誘電率材料を用いて物理膜厚を厚くすることでゲートリーク電流を低減する複合技術が検討されている。メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を適切な値に設定可能でなければならない。ＣＭＯＳトランジスタで±０．５ｅＶ以下のＶｔｈを実現するためには、Ｎ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以下、望ましくは４．４ｅＶ以下の材料を、Ｐ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以上、望ましくは４．８ｅＶ以上の材料をゲート電極に用いる必要がある。【０００３】
これらを実現する手段として、図２ａに示すような、異なる仕事関数を持った異種の金属あるいは合金をＮ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴの電極にそれぞれ使い分けることでトランジスタのＶｔｈを制御する方法（デュアルメタルゲート技術）が提案されている。例えば、文献１（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００２，ｐ．３５９）には、ＳｉＯ２上に形成したＴａとＲｕの仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶであり、この二つの電極間で０．８ｅＶの仕事関数の変調が可能であると述べられている。【０００４】
なお、図２ａにおいて、１はシリコン基板、２は素子分離領域、６はエクステンション拡散層領域、８はソース・ドレイン拡散層領域、１０はシリサイド層、１１は層間絶縁膜、２５は金属１膜、２６は金属２膜、２７はＷ膜、２８はＨｉｇｈ−ｋ膜、２９はＨｆＯＮを示す。【０００５】
また、ｐｏｌｙ−Ｓｉ電極をＮｉ、Ｈｆ、Ｗなどで完全にシリサイド化したシリサイド電極に関する技術が最近注目されている。例えば、文献２（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００２，ｐ．２４７）および文献３（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００３，ｐ．３１５）には、図２ｂに示すような、ゲート絶縁膜にＳｉＯ２を用い、ゲート電極として、ＰやＢなどの不純物を注入したｐｏｌｙ−Ｓｉ電極をＮｉで完全にシリサイド化したＮｉシリサイド電極（ＰドープＮｉＳｉ，ＢドープＮｉＳｉ）を用いることにより、電極の仕事関数を最大で０．５ｅＶ変調させる技術が開示されている。この技術の特徴はＣＭＯＳのソース・ドレイン拡散層領域の不純物活性化のための高温熱処理を行った後にｐｏｌｙ−Ｓｉ電極をシリサイド化することが可能であり、従来のＣＭＯＳプロセスと整合性が高いという利点がある。【０００６】
なお、図２ｂにおいて、１はシリコン基板、２は素子分離領域、６はエクステンション拡散層領域、８はソース・ドレイン拡散層領域、１０はシリサイド層、１１は層間絶縁膜、１７はＳｉＯ２膜、２３はＮｉＳｉ２電極、２４はＮｉ３Ｓｉ電極を示す。【０００７】
また、文献４（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００４，ｐ．８３）には、ゲート絶縁膜としてＨｆＯｘ（Ｎ）を用いた場合、ＳｂやＢといった不純物を注入してもＮｉシリサイド及びＰｔシリサイドの実効仕事関数はほとんど変化しないことが示されており、この課題を解決するために、図２ｃに示すように、ゲート絶縁膜としてＨｆＯｘ（Ｎ）を用い、Ｎ型ＭＯＳＦＥＴにＮ＋ポリシリコン、Ｐ型ＭＯＳＦＥＴにＰｔＳｉを用いたＣＭＯＳの形成方法が開示され、ＰＭＯＳのＶｔｈ：０．３９Ｖ、ＮＭＯＳのＶｔｈ：０．０８Ｖであることが示されている。さらに、同文献にはゲート絶縁膜としてＨｆＯｘ（Ｎ）を用いた場合、ＰｔとＳｉの比率をＰｔ：Ｓｉ＝１：１からＰｔ：Ｓｉ＝１０：１にすると、実効仕事関数がミッドギャップである４．６ｅＶからＰＭＯＳに好適な４．８６ｅＶに変化することが示されている。この理由として金属濃度が高いシリサイド電極を、高誘電率絶縁膜としてのＨｆＯＮ上に形成すると、シリサイド化前のｐｏｌｙ−Ｓｉ／ＨｆＯＮ界面で生じるフェルミレベルのピンニングの影響が解消され、そのために、ほぼシリサイド本来の仕事関数の値がゲート電極に反映されると述べられている。【０００８】
なお、図２ｃにおいて、１はシリコン基板、２は素子分離領域、６はエクステンション拡散層領域、７はゲート側壁、８はソース・ドレイン拡散層領域、１０はシリサイド層、１７ＳｉＯ２膜、１８はＨｆＯｘ（Ｎ）、２１はｎ＋−Ｐｏｌｙ−Ｓｉ電極、２２はＰｔＳｉ電極を示す。【０００９】
また、文献５（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００４，ｐ．９１）にはＨｆＳｉＯＮ上のＮｉＳｉのＮｉとＳｉの組成比を変えることにより実効仕事関数を変化しうることが開示されている。同文献には、図２ｄに示すようにＮ型ＭＯＳＦＥＴにＮｉＳｉ２、Ｐ型ＭＯＳＦＥＴにＮｉ３Ｓｉを用いることによって電極の実効仕事関数がそれぞれ４．４ｅＶ及び４．８ｅＶに変化される技術が示されている。【００１０】
なお、図２ｄにおいて、１はシリコン基板、２は素子分離領域、６はエクステンション拡散層領域、７はゲート側壁、８はソース・ドレイン拡散層領域、１０はシリサイド層、１７ＳｉＯ２膜、１８はＨｆ（ｘ）Ｓｉ（１−ｘ）ＯＮ、２３はＮｉＳｉ２電極、２４はＮｉ３Ｓｉ電極を示す。【００１１】
しかしながら、上記の技術にはそれぞれ以下のような課題が存在する。【００１２】
第一に、異なる仕事関数を持った異種の金属あるいは合金を作り分けるデュアルメタルゲート技術は、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのどちらかのゲート絶縁膜上に堆積された層をエッチング除去するプロセスが必要であり、エッチングの際にゲート絶縁膜の品質を劣化させてしまうため、素子の特性や信頼性が損なわれるという課題がある。【００１３】
第二に、不純物がドープされたシリサイド電極でＶｔｈを変調する技術は、文献４に述べられているように、ゲート絶縁膜に高誘電率材料を用いた場合には、ゲート電極の仕事関数を制御できないという課題がある。【００１４】
第三に、Ｎ型ＭＯＳＦＥＴにＮ＋ポリシリコン、Ｐ型ＭＯＳＦＥＴにＰｔＳｉを作り分ける技術では、Ｐ型ＭＯＳＦＥＴではシリサイド電極を用いるためポリシリコンのゲート空乏化を抑えられ特性を向上できるが、Ｎ型ＭＯＳＦＥＴでは従来のポリシリコン電極を用いるためゲート空乏化を抑えられずＮ型ＭＯＳＦＥＴの特性を向上できないという課題がある。【００１５】
第四に、Ｐ型ＭＯＳＦＥＴにＰｔＳｉ（Ｐｔ：Ｓｉ＝１０：１）を用いる技術では、シリサイドの金属組成が高いために、シリサイド化後、余剰エッチングにより未反応の金属部分のみを選択的に除去する選択エッチング工程においてシリサイド部分もエッチングされてしまい、選択エッチングができないという課題がある。【００１６】
第五に、Ｐ型ＭＯＳＦＥＴにＮｉ３Ｓｉ、Ｎ型ＭＯＳＦＥＴにＮｉＳｉ２を作り分けることによって仕事関数を変調させる技術は、高誘電率ゲート酸化膜上で実効仕事関数を制御でき、効果的な技術ではあるが、さらに改善の余地があった。
【発明の開示】
【００１７】
本発明は、上記従来の課題に鑑み、素子の特性や信頼性を向上させることが可能な技術を提供することを目的としている。
【００１８】
本発明によれば、シリコン基板と、このシリコン基板上のゲート絶縁膜と、このゲート絶縁膜上のゲート電極を有する半導体装置において、前記ゲート絶縁膜は、ＨｆもしくはＺｒからなるＡ元素とＳｉもしくはＡｌからなるＢ元素を含む金属酸化物、または、これら金属酸化物に窒素が導入された金属酸窒化物を含み、前記の金属酸化物もしくは金属酸窒化物のＡ元素とＢ元素のモル比率（Ａ／（Ａ＋Ｂ））が０．３以上０．７以下であり、前記ゲート電極は、少なくとも前記ゲート絶縁膜に接する部分に、組成式Ｍ（ｘ）Ｓｉ（１−ｘ）（０＜ｘ＜１）で表される金属Ｍのシリサイドを有し、Ｐチャネル上のゲート電極に含まれる金属Ｍのシリサイドでは０．６＜ｘ＜０．８、Ｎチャネル上のゲート電極に含まれる金属Ｍのシリサイドでは０．３＜ｘ＜０．５５である半導体装置が提供される。
【００１９】
本発明に係わる半導体装置において、前記ゲート絶縁膜は、モル比率（Ａ／（Ａ＋Ｂ））が０．４以上０．６以下であることが好ましい。また、前記ゲート絶縁膜は、シリコン酸化膜またはシリコン酸窒化膜と、ＨｆもしくはＺｒを含む金属酸化膜または金属酸窒化膜との積層構造を有することが好ましい。
【００２０】
前記金属Ｍは、サリサイドプロセスが可能であるシリサイドを形成し得る金属が好ましく、ＮｉまたはＰｔがより好ましい。
【００２１】
前記ゲート電極は、少なくとも前記ゲート絶縁膜に接する部分に、組成式Ｍ（ｘ）Ｓｉ（１−ｘ）（０＜ｘ＜１）で表される金属Ｍのシリサイドを有し、Ｐチャネル上のゲート電極に含まれる金属Ｍのシリサイドでは０．７＜ｘ＜０．８、Ｎチャネル上のゲート電極に含まれる金属Ｍのシリサイドでは０．４５＜ｘ＜０．５５であることが好ましい。また、前記ゲート電極は、Ｐチャネル上のゲート電極が、少なくとも前記ゲート絶縁膜に接する部分に、Ｍ３Ｓｉ相を含むシリサイドを有し、Ｎチャネル上のゲート電極が、少なくとも前記ゲート絶縁膜に接する部分に、ＭＳｉ相もしくはＭＳｉ２相を含むシリサイドを有することが好ましい。
【００２２】
なお、本明細書において、「高誘電率」（Ｈｉｇｈ−ｋ）とは、一般にゲート絶縁膜として従来用いられていた二酸化ケイ素（ＳｉＯ２）の絶縁膜と区別する上の意味において用いられるものであり、これよりも概して誘電率が高いというものであって、その具体的数値等は特に限定されるものではない。
【００２３】
また、本明細書において、ゲート電極の「実効仕事関数」とは、一般にゲート絶縁膜とゲート電極とのＣＶ測定によるフラットバンドより求められるものであり、ゲート電極の本来の仕事関数のほかに、絶縁膜中の固定電荷・界面に形成される双極子・フェルミレベルピング等の影響を受ける。ゲート電極の実効仕事関数はトランジスタのＶｔｈと関係があり、Ｖｔｈは実効仕事関数とチャンネル濃度等によって決定される。本明細書では電気的な実効仕事関数とゲート電極本来の真空準位から測定した仕事関数を区別して使用する。
【００２４】
本発明によれば、シリサイドをゲート電極に用いることによりゲート電極の空乏化を回避するだけでなく、高誘電率ゲート絶縁膜の組成とシリサイドの組成の双方を制御することにより高誘電率ゲート絶縁膜上における電極の仕事関数を広く制御することが可能となる。その結果、Ｐ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴそれぞれに対して適当な組成のシリサイド電極を形成することで、各素子に適したしきい値制御が可能になる。また、高誘電率ゲート絶縁膜の組成を最適化することにより、シリサイド電極の金属組成を下げることが可能になり、シリサイド化後、未反応の金属部分のみを選択的に除去する選択エッチング工程を行うことが可能となり、工程数を大幅に削減できる。さらに、本発明によれば、ゲート絶縁膜上にｐｏｌｙ−Ｓｉ電極を形成した後に、再度これを除去する必要がないため、ゲート絶縁膜表面がウェットエッチング液や有機溶剤に数度にわたり晒されることがない。このため、信頼性に優れたメタルゲート／高誘電率ゲート絶縁膜構造を有するＣＭＯＳトランジスタを作製することが可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明の半導体装置の断面図である。
【図２ａ】従来例である半導体装置の断面図である。
【図２ｂ】従来例である半導体装置の断面図である。
【図２ｃ】従来例である半導体装置の断面図である。
【図２ｄ】従来例である半導体装置の断面図である。
【図３】本発明の原理の説明図である。
【図４】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図５】本発明の半導体装置の製造方法を説明するための工程断面図である。
【図６】Ｈｆ原料分圧を固定したときの、Ｈｆ組成のシリコン原料分圧依存性を示す図である。
【図７】フラットバンド電圧から見積もった実効仕事関数と、Ｎｉシリサイド電極の組成比と、ＨｆＳｉＯＮ膜中のＨｆ濃度（ＨｆとＳｉとの組成比）との関係を示す図である。
【図８】Ｎｉ３ＳｉとＮｉＳｉ２の実効仕事関数差とＨｆ濃度との関係を示す図である。
【図９】フラットバンド電圧から見積もった実効仕事関数と、Ｐｔシリサイド電極の組成比と、ＨｆＳｉＯＮ膜中のＨｆ濃度（ＨｆとＳｉとの組成比）との関係を示す図である。
【図１０】Ｐｔ３ＳｉとＰｔＳｉの実効仕事関数差とＨｆ濃度との関係を示す図である。
【図１１】本発明の実施形態によるＦＥＴのドレイン電流のゲート電圧依存性を示す図である。
【図１２】本発明の実施形態によるＦＥＴの信頼性評価結果を示す図である。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を実施形態に基づき詳細に説明する。【００２７】
本発明は、ＭＯＳＦＥＴの高性能化に必要とされる高誘電率ゲート絶縁膜を用い、且つ、Ｎ型ＭＯＳＦＥＴのゲート電極にＳｉの濃度が高いシリサイド材料を、Ｐ型ＭＯＳＦＥＴのゲート電極に金属の濃度が高いシリサイド材料をそれぞれに用いた場合、高誘電率ゲート絶縁膜に含まれるＨｆあるいはＺｒと、ＳｉあるいはＡｌとのモル比率によって、Ｐ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴそれぞれの実効仕事関数が大幅に変化し、ＣＭＯＳ動作に最適な高誘電率膜の組成範囲が存在するという新しい発見に基づくものである。【００２８】
この現象は、高誘電率絶縁膜としてＨｆＳｉＯＮ膜を例に取り説明すると、ＨｆＳｉＯＮ膜上にポリシリコン（ｐｏｌｙ−Ｓｉ）電極を形成したときに生じる電極フェルミレベルピニングが、文献１に示されているようなシリサイド電極中の金属とシリコン比率だけに依存するわけではなく、ＨｆＳｉＯＮ中のＨｆとシリコン濃度にも大きな影響を受けることに由来している。すなわち、電極フェルミレベルピニングは、図３に示すようにゲート絶縁膜とメタルゲート電極界面に存在する、ＨｆＳｉＯＮ中のＨｆ原子とシリサイド電極中のシリコンが形成するＨｆ−Ｓｉボンドの数によって決定され、シリサイド電極中のシリコン濃度とＨｆＳｉＯＮ中のＨｆ濃度の両方に依存する。従って、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴとしてそれぞれある組成のシリサイドを用いたとき、その組み合わせに最適な、つまりは、Ｐ型ＭＯＳＦＥＴでは十分にフェルミレベルピニングが開放され本来のシリサイドの仕事関数が得られ、一方、Ｎ型ＭＯＳＦＥＴでは、大きくフェルミレベルピニング効果が現れ仕事関数がフェルミレベルピニング準位（４．１〜４．２ｅＶ）に近くなり、結果として、実効仕事関数差が大きく得られるＨｆＳｉＯＮ中のＨｆ濃度が存在するのである。上記のような現象は、ＨｆだけではなくＺｒを含む高誘電率膜でも同様に観察される。また、高誘電体絶縁膜中のＨｆやＺｒ濃度を下げる手段としてＳｉを添加する以外にＡｌを添加することも同様に効果的である。【００２９】
本発明におけるゲート電極を構成する金属としては、低温でｐｏｌｙ−Ｓｉを完全にシリサイド化できる金属を用いることが好ましい。具体的には、ソース・ドレイン拡散層のコンタクト領域に形成されている金属シリサイドの抵抗値を増大させない温度である３５０〜５００℃の範囲であることが望ましい。さらに、これらの温度の範囲でＳｉの濃度が高い結晶相と金属の濃度が高い結晶相の両方を形成可能な金属を用いることが望ましい。このような金属を用いてｐｏｌｙ−Ｓｉ電極をシリサイド化することにより自己整合的に電極の組成を決定することが可能となりプロセスのバラツキを抑えることが可能になる。【００３０】
以上の点から、シリサイドの金属ＭとしてＮｉまたはＰｔが好適である。ＮｉまたはＰｔを用いることにより４５０℃以下のアニールでｐｏｌｙ−Ｓｉを完全にシリサイド化することが可能であり、金属Ｍの供給量を変えるだけで段階的に結晶相を制御することができる。金属Ｍのシリサイドの組成は、少なくとも高誘電体絶縁膜に接する部分の組成、好ましくは高誘電体絶縁膜に接している側の組成が、Ｍ（ｘ）Ｓｉ（１−ｘ）（０＜ｘ＜１）で表されるとき、Ｐ型ＭＯＳＦＥＴのゲート電極に用いるシリサイドでは０．６＜ｘ＜０．８、かつＮ型ＭＯＳＦＥＴのゲート電極に用いるシリサイドでは０．３＜ｘ＜０．５５であることが望ましい。これは金属シリサイドの結晶相は、主として、ＭＳｉ２、ＭＳｉ、Ｍ３Ｓｉ２、Ｍ２Ｓｉ、Ｍ３Ｓｉに分類され、熱履歴によりこれらの混合物も形成可能であるからである。また、ｘが０．８以上の金属比率をもつシリサイドは、シリサイド化後、余剰エッチングにより未反応の金属部分のみを選択的に除去する選択エッチング工程においてシリサイド部分もエッチングされてしまい、選択エッチングができないためにプロセスの容易性や製造コストの点で望ましくない。また、ｘが０．３以下の金属組成を持つシリサイドは金属的ではなくなりゲートの空乏化を引き起こすためにやはり好ましくはない。さらに好ましいシリサイドの組成は、Ｐ型ＭＯＳＦＥＴのゲート電極に用いるシリサイドでは０．７＜ｘ＜０．８、かつＮ型ＭＯＳＦＥＴのゲート電極に用いるシリサイドでは０．４５＜ｘ＜０．５５である。すなわち、Ｐ型ＭＯＳＦＥＴのゲート電極は、少なくともゲート絶縁膜に接する部分にＭ３Ｓｉ相を主成分として含むシリサイドを有し、Ｎ型ＭＯＳＦＥＴのゲート電極は、少なくともゲート絶縁膜に接する部分にＭＳｉ相を主成分として含むシリサイドを有することが望ましい。【００３１】
このようなメタルシリサイド電極を用いた場合、高誘電体絶縁膜にはＨｆもしくはＺｒからなるＡ元素と、ＳｉもしくはＡｌからなるＢ元素を含む金属酸化物が好適であり、さらに望ましくは、これら金属酸化物に窒素が導入された金属酸窒化物が好適である。窒素の導入により高誘電体絶縁膜の結晶化が抑えられＣＭＯＳＦＥＴの信頼性が大きく向上するからである。また、金属酸化物もしくは金属酸窒化物のＡ元素とＢ元素のモル比率（Ａ／（Ａ＋Ｂ））が０．３以上０．７以下であることが望ましい。この範囲で、低電力ＣＭＯＳにとって必要なＶｔｈ：±０．３５Ｖが得られる。さらに望ましくは金属酸化物もしくは金属酸窒化物のＡ元素とＢ元素のモル比率（Ａ／（Ａ＋Ｂ））が０．４以上０．６以下である。この範囲で、さらに高速なＣＭＯＳにとって必要なＶｔｈ：±０．３Ｖが得られる。このようなＣＭＯＳトランジスタの構造図を図１に示す。図中の１はシリコン基板、２は素子分離領域、６はエクステンション拡散層領域、８はソース・ドレイン拡散層領域、１０はシリサイド層、１１は層間絶縁膜、１７はＳｉＯＮ膜、１８はＨｆ（ｘ）Ｓｉ（１−ｘ）ＯＮ、１９はＮｉ（ｘ）Ｓｉ（１−ｘ）（０．３＜ｘ＜０．５５）、２０はＮｉ（ｘ）Ｓｉ（１−ｘ）（０．６＜ｘ＜０．８）を示す。【００３２】
上記の金属シリサイドと高誘電率絶縁膜の組み合わせを用いることで、従来用いられてきたｐｏｌｙ−Ｓｉゲート電極の空乏化による、トランジスタのドレイン電流の減少を抑制できるだけでなく、従来のシリサイド電極では難しかった高誘電率ゲート絶縁膜上における実効仕事関数制御を十分に実現できる。【００３３】
また、以下に示す金属シリサイド組成を変化させる効果を十分に発揮できる。
（１）シリサイド組成がシリサイドの結晶相で制御可能であり、かつシリサイドの結晶相はｐｏｌｙ−Ｓｉ上に堆積する金属膜の膜厚で制御可能であるため作製条件のマージンが大きく素子の再現性が高い、
（２）金属リッチなシリサイドを用いることで仕事関数の変調幅をシリコンのミッドギャップより大きい側に広げることができる、
（３）金属リッチなシリサイドを用いることで低温のシリサイド化プロセスを用いることができる、
（４）ゲート電極の元素構成を変える必要が無いため、従来のようにゲート絶縁膜上に堆積した膜をエッチング除去する工程が必要なく、ゲート絶縁膜へのダメージが抑制できる、
（５）シリサイド作製工程でサリサイドプロセスを用いることができ電極作製工程が簡便になる。【００３４】
なお、上記の説明では、ゲート電極の組成の結晶相の深さ方向の分布については言及していないが、ＭＯＳＦＥＴのＶｔｈはゲート絶縁膜とそれに接するゲート電極の組み合わせで決定されるため、ゲート電極とゲート絶縁膜の接する部分の構成元素や組成、結晶相が本発明の条件を満たしていれば、ゲート絶縁膜に接していない部分のゲート電極の構成元素や結晶相が異なっていたとしても、あるいはゲート電極が深さ方向に沿った組成変化を有する場合でも、本発明における効果を得ることができる。【００３５】
以下、本発明の実施形態を、図面を参照してさらに説明する。【００３６】
実施例１
図４（ａ）〜（ｇ）、図５（ｈ）〜（ｊ）は、本発明の実施形態に関わるＭＯＳＦＥＴの作製工程を示した断面図である。本実施形態は、層間絶縁膜形成後にこれを研磨することにより平坦化すると同時に、ゲート電極上部を露出させることが可能なＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術を用いてＭＯＳＦＥＴを作製する。【００３７】
まず図４（ａ）に示すように、シリコン基板１の表面領域にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域２を形成した。続いて、素子分離されたシリコン基板表面にゲート絶縁膜３を形成した。ゲート絶縁膜は、金属シリケート、もしくは窒素が導入された金属シリケートからなる高誘電率絶縁膜を用いる。好ましくは、ゲート絶縁膜中の金属がＨｆもしくはＺｒである。ＨｆやＺｒを含む高誘電率絶縁膜は、高温の熱処理に対して安定であると同時に、膜中の固定電荷の少ない膜が得られやすいためである。さらに、シリコン基板とゲート絶縁膜との界面の界面準位を減らし、高誘電率絶縁膜中の固定電荷の影響をより小さくするため、高誘電率絶縁膜とシリコン基板界面にシリコン酸化膜もしくはシリコン酸窒化膜を導入することは効果的である。【００３８】
本実施例では、ゲート絶縁膜として、シリコン酸窒化膜上のＣＶＤ法によって組成を制御したＨｆＳｉＯＮ膜を用いた。【００３９】
ＨｆＳｉＯＮ膜は、基板温度４００℃、成膜原料としてテトラキスジエチルアミノハフニウム（Ｈｆ［ＮＥｔ２］４）およびトリキスジメチルアミノシリコン（ＨＳｉ［ＮＭｔ２］３）を用い、Ｈ２Ｏとの同時供給をすることにより成膜を行った。Ｈ２Ｏはマスフローコントローラによって流量を制御し、成膜中のＨ２Ｏ分圧は８×１０−６Ｔｏｒｒ（１．０７×１０−３Ｐａ）とした。成膜時間は５分であり、Ｈｆ原料は８７℃の容器より流量２０ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｍ３／ｍｉｎ）の窒素キャリアガスのバブリングにより輸送し、Ｓｉ原料はマスフローコントローラによって流量を制御して供給した。Ｓｉ原料の温度は４８℃とした。その後、付設されたチャンバ内で６００℃、１０分のアニールを酸素分圧５×１０−３Ｔｏｒｒ（０．６６７Ｐａ）の条件下で行った。【００４０】
図６に、Ｈｆ原料分圧を０．６ｓｃｃｍに固定したときの、Ｈｆ組成のシリコン（Ｓｉ）原料分圧依存性を示す。組成は試料表面のＸＰＳ測定により見積もった。図６より、Ｓｉ原料の導入量を増加させるほど、膜中へのＳｉの取り込まれ量が多くなり、Ｈｆ組成が低下しており、ＨｆＳｉＯＮ膜中のＨｆとＳｉの組成比が制御されていることがわかる。【００４１】
本実施例では、互いに異なる組成比を持つＨｆＳｉＯＮ膜を有する相補型ＣＭＯＳを複数得るために、まず、シリコン基板上に１．９ｎｍのシリコン熱酸化膜を形成した後、上記ＣＶＤ法により厚さが１．５ｎｍであり、それぞれ原料の流量比を好適値に設定することによってＨｆとＳｉの組成比を変化させたＨｆＳｉＯ膜を形成し、その後ＮＨ３雰囲気中９００℃１０分の窒化アニールを行い、ＨｆとＳｉの組成比の異なったＨｆＳｉＯＮ膜を形成した。ＨｆＳｉＯＮ中のＮ濃度は２０原子％であった。ＨｆＳｉＯＮ中のＮはＯと置換により導入されるため、ＨｆとＳｉの組成比には影響を与えない。【００４２】
次に、図４（ａ）に示すように、ゲート絶縁膜３上に厚さ４０ｎｍのｐｏｌｙ−Ｓｉ膜４と厚さ１５０ｎｍのシリコン酸化膜５からなる積層膜を形成した。【００４３】
この積層膜を、図４（ｂ）に示すように、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いてゲートパターンに加工し、引き続いて、ゲート電極をマスクとしてイオン注入を行い、エクステンション拡散層領域６を自己整合的に形成した。【００４４】
さらに、図４（ｃ）に示すように、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後エッチバックすることによってゲート側壁７を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン拡散層領域８を形成した。【００４５】
次に、図４（ｄ）に示すように、厚さ２０ｎｍの金属膜９をスパッタにより全面に堆積し、サリサイド技術により、ゲートパターン及びゲート側壁膜、ＳＴＩをマスクとして、ソース・ドレイン拡散層領域上のみに厚さ約４０ｎｍのシリサイド層１０を形成した（図４（ｅ））。このシリサイド層１０はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とした。Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。【００４６】
さらに、図４（ｆ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜からなる層間絶縁膜１１を形成した。この層間絶縁膜１１をＣＭＰ技術によって図４（ｇ）に示すように平坦化し、さらに、層間絶縁膜のエッチバックを行うことでゲートパターンのｐｏｌｙ−Ｓｉ  ４を露出させた。【００４７】
次に図５（ｈ）に示すように、ゲートパターンのｐｏｌｙ−Ｓｉ  ４をシリサイド化するための第１金属膜１２を堆積した。このとき、金属膜はｐｏｌｙ−Ｓｉと反応してシリサイドを形成可能な金属、例えば、Ｎｉ、Ｐｔ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂやそれらの合金などから選択できるが、ソース・ドレイン拡散層領域８上にすでに形成されているシリサイド層１０の抵抗値がそれ以上高くならない温度でｐｏｌｙ−Ｓｉを完全にシリサイド化できる金属が好適である。本実施例では５００℃以下でシリサイド化が十分進行するＮｉを用いた。この工程でのＮｉ膜厚ｔ２は、ｐｏｌｙ−ＳｉとＮｉが十分反応してシリサイドが形成された時にゲート絶縁膜に接している側の組成がＮｉ（ｘ）Ｓｉ（１−ｘ）（０．３＜ｘ＜０．５５）となるような膜厚を設定する。好ましくは、シリサイド化反応後のシリサイド膜がＮｉＳｉ相もしくはＮｉＳｉ２相を主成分として含むような膜厚に設定する。本実施例では、ＤＣマグネトロンスパッタ法により室温でＮｉを２２ｎｍ成膜した。【００４８】
さらに、Ｎｉの拡散防止層１３を全面に堆積した（図５（ｈ））。拡散防止層１３は、ゲートｐｏｌｙ−Ｓｉ  ４を完全にシリサイド化する熱処理工程において、シリサイド化する金属の拡散を防止でき、かつ自身が安定であるものを選ぶ必要がある。さらに、この拡散防止層１３がシリサイドおよび層間絶縁膜に対して選択的にエッチングできれば、素子作製工程が簡便になるため好適である。本実施例では２０ｎｍのＴｉＮを３００℃で反応性スパッタ法にて堆積した。【００４９】
次に、図５（ｉ）示すように、リソグラフィー技術とＲＩＥ技術を用いてＰ型ＭＯＳＦＥＴ領域におけるＮｉ膜上のＴｉＮ膜のみ除去した。その後、前述したシリサイドを形成させる第１金属膜１２と同種の第２金属膜１４を全面に形成した。すなわち、本実施例では第２金属膜１４としてＮｉ膜を形成した。この工程でのＮｉ膜厚は、拡散防止層１３の下に成膜したＮｉ膜厚ｔ２と合わせて、ｐｏｌｙ−Ｓｉ  ４とＮｉが十分反応してシリサイドを形成した時にゲート絶縁膜に接している側の組成がＮｉ（ｘ）Ｓｉ（１−ｘ）（０．６＜ｘ＜０．８）となるような膜厚ｔ１に設定する。好ましくは、シリサイド化反応後のシリサイド膜がＮｉ３Ｓｉ相を主成分として含むような膜厚を設定する。本実施例では、ＤＣマグネトロンスパッタ法により室温でＮｉを４４ｎｍ成膜した。従って、Ｐ型ＭＯＳＦＥＴ領域におけるゲート絶縁膜３上では合計６６ｎｍのＮｉ膜がシリサイド化反応に関与するのに対し、Ｎ型ＭＯＳＦＥＴ領域におけるゲート絶縁膜３上では拡散防止層１３の下の２２ｎｍのＮｉ膜のみがシリサイド化反応に関与する。【００５０】
次に、ゲート絶縁膜上のｐｏｌｙ−Ｓｉ  ４と第１金属膜１２および第２金属膜１４を反応させてシリサイドを形成するための熱処理を行った。この熱処理は、金属膜の酸化を防ぐため非酸化雰囲気中であることが求められると同時に、ゲート絶縁膜上のｐｏｌｙ−Ｓｉ  ４を全てシリサイドするために十分な拡散速度が得られ、かつソース・ドレイン拡散層領域８に形成されているシリサイド層１０が高抵抗にならない温度で行う必要がある。本実施例では、ソース・ドレイン拡散層領域８に形成されているシリサイド層と、ゲート絶縁膜上に形成するシリサイドがともにＮｉであることから、窒素ガス雰囲気中４５０℃２分で熱処理を行った。ソース・ドレイン拡散層領域８に形成されているシリサイド層１０がＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容される。この熱処理により、Ｎ型ＭＯＳＦＥＴ領域では厚み２２ｎｍのＮｉ膜と厚み４０ｎｍのｐｏｌｙ−Ｓｉが反応してゲート絶縁膜３直上までシリサイド化し、Ｐ型ＭＯＳＦＥＴ領域では厚み６６ｎｍのＮｉ膜と厚み４０ｎｍのｐｏｌｙ−Ｓｉが反応してゲート絶縁膜３直上までシリサイド化される。Ｐ型ＭＯＳＦＥＴ領域では同じ膜厚のｐｏｌｙ−Ｓｉ電極４に対して供給できるＮｉの量が多くなるために、Ｎ型ＭＯＳＦＥＴ領域のＮｉシリサイド電極１５よりもＮｉの濃度が高いＮｉシリサイド電極１６が形成される。【００５１】
最後に、ＴｉＮ膜からなる拡散防止膜と、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜を、硫酸過酸化水素水溶液を用いてウェットエッチングにより除去した。なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。【００５２】
以上のような工程を経ることにより、図５（ｊ）に示すような、ＨｆＳｉＯＮ膜をゲート絶縁膜として有し、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域で組成比の異なったＮｉフルシリサイド電極をもつ相補型ＭＯＳＦＥＴを形成した。さらに、ゲート絶縁膜として、それぞれ異なるＨｆとＳｉの組成比をもったＨｆＳｉＯＮ膜を有する相補型ＭＯＳＦＥＴを複数形成した。【００５３】
以上のようにして、Ｎｉシリサイドをゲート電極として、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域で電極の組成比が異なり、Ｐ型ＭＯＳＦＥＴ用Ｎｉシリサイド電極のＮｉ濃度がＮ型ＭＯＳＦＥＴ用電極よりも高い相補型ＭＯＳＦＥＴを得ることができる。【００５４】
図７はフラットバンド電圧から見積もった仕事関数とＮｉシリサイド電極の組成比及びＨｆＳｉＯＮ膜中のＨｆとＳｉの組成比との関係を示したものである。横軸は、ゲート絶縁膜中のＨｆのモル分率を［Ｈｆ］、Ｓｉのモル分率を［Ｓｉ］と表したとき、［Ｈｆ］／（［Ｈｆ］＋［Ｓｉ］）で示されるモル比を百分率で示した濃度であり、縦軸はＣＶ測定で得られたフラットバンド電圧から求めた、各濃度に対するＨｆＳｉＯＮ上の実効仕事関数を示している。電極としてＰ型ポリシリコン、Ｎ型ポリシリコン、ＮｉＳｉ２、ＮｉＳｉ、Ｎｉ３Ｓｉを用いた場合が示されている。Ｐ型ポリシリコンの場合には、実効仕事関数はＨｆの濃度が増加するに従って、フェルミレベルピニングの影響により、価電子端（５．１ｅＶ）から急激に減少し、ピニングレベルに近い４．３ｅＶに達する。Ｎ型ポリシリコンの場合も、やはり、フェルミレベルピニングの影響により、伝導電子端（４．０ｅＶ）から増加し、フェルミレベルピニング準位に近い４．３ｅＶに漸近する。【００５５】
Ｎｉ３Ｓｉの場合には、Ｈｆ濃度を増加させると、ミッドギャップ（４．６ｅＶ）付近より、Ｈｆ濃度が０．４で４．８ｅＶまで上昇した後、ピニングレベルに近い４．４ｅＶに減少する。Ｈｆ濃度が０の場合、すなわちＳｉＯ２上で実効仕事関数が４．６ｅＶ近傍となるのは、Ｎｉ３Ｓｉの固有の仕事関数が４．６ｅＶ近傍にあるからである。実効仕事関数が一度増加するのは、Ｈｆの導入により絶縁膜中に負の電荷が生じ、この影響により、仕事関数が増加しているように見えるためである。Ｈｆ濃度０．４以上では、フェルミレベルピニングの効果が強く効いてくるため実行仕事関数は減少し、Ｈｆ濃度１．０、すなわち、ＨｆＯ２上ではフェルミレベルピニングレベル近くまで減少する。【００５６】
一方、ＮｉＳｉの場合には、ミッドギャップ（４．６ｅＶ）付近より、実効仕事関数はほとんど増加することなく、Ｈｆ濃度１．０、すなわち、ＨｆＯ２上ではフェルミレベルピニングレベル近くまで減少する。Ｈｆ濃度が０の場合、すなわちＳｉＯ２上で実効仕事関数が４．６ｅＶ近傍となるのは、ＮｉＳｉの固有の仕事関数が４．６ｅＶ近傍にあるためであり、ＮｉＳｉとＮｉ３Ｓｉの固有の仕事関数にほとんど差はない。また、Ｈｆ濃度増加により実効仕事関数が増加することなく減少するのは、ＮｉＳｉでは、Ｎｉ３Ｓｉに比べてシリサイド電極中のＳｉ濃度が高いために、前述したように、Ｈｆ濃度の少ないところからフェルミレベルピニングの効果が効いてくるために、絶縁膜中に発生する負電荷を打ち消して、Ｈｆ濃度の少ないところから実効仕事関数が減少するためであると考えられる。ＮｉＳｉ２の場合には、さらにＨｆ濃度の少ないところから実効仕事関数が減少する。この図から明らかなように、Ｎｉ３Ｓｉと、ＮｉＳｉもしくはＮｉＳｉ２の実効仕事関数差にはＨｆ濃度依存性があり、Ｈｆ濃度が０の場合、すなわちＳｉＯ２上、もしくは１．０の場合、すなわちＨｆＯ２上ではほとんど実効仕事関数差が得られない。Ｈｆ濃度が１．０の場合、すなわちＨｆＯ２上でＮｉ３Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２との間で大きな実効仕事関数差を得るためには、前述したように界面におけるＨｆ−Ｓｉボンドを減少させることが必要であり、シリサイド中のシリコン濃度をＮｉ３Ｓｉよりも減少させなければならない。しかしながら、このような金属が多いシリサイドは、シリサイド化後、未反応の金属部分をエッチング除去する際、シリサイドもエッチングされるため、選択エッチングができなくなる。ゲート絶縁膜中のＨｆ濃度を減少させることによって、選択エッチング可能なシリサイド組成の範囲内において、大きな実効仕事関数差を得ることができる。【００５７】
図８はＮｉ３ＳｉとＮｉＳｉ２の実効仕事関数差とＨｆ濃度との関係を示したものである。図８より、低電力ＣＭＯＳに好適な実効仕事関数差０．３ｅＶが得られるのは、Ｈｆ濃度が０．３以上、０．７以下であり、さらに高速なＣＭＯＳに好適な実効仕事関数差０．４ｅＶが得られるのはＨｆ濃度が、０．４以上、０．６以下であることがわかる。【００５８】
図９は、前述の実施例の工程にしたがって、シリサイド電極としてＰｔシリサイドを形成した場合の、フラットバンド電圧から見積もった仕事関数とＰｔシリサイド電極の組成比及びＨｆＳｉＯＮ膜中のＨｆとＳｉの組成比との関係を示したものである。Ｐｔシリサイドの場合には、Ｐｔ３ＳｉとＰｔＳｉを比較した。この場合には、Ｐｔシリサイド固有の仕事関数がＮｉシリサイドに比べて高いために、Ｈｆ濃度が０の場合、すなわちＳｉＯ２上ではＮｉシリサイドに比較して高い実効仕事関数が得られる。Ｈｆ濃度が増加すると、Ｎｉシリサイドの場合と同様に、Ｐｔ３Ｓｉでは一度増加し、その後フェルミレベルピニング準位付近まで減少する。ＰｔＳｉの場合は、Ｐｔ３Ｓｉとほぼ同じ位置から、増加することなくフェルミレベルピニング準位付近まで減少する。Ｐｔシリサイドの場合もＮｉシリサイドの場合と同様に、Ｐｔ３ＳｉとＰｔＳｉの実効仕事関数差が最大となるＨｆ濃度があり、やはり、Ｈｆ濃度が０の場合、すなわちＳｉＯ２上、もしくは１．０の場合、すなわちＨｆＯ２上ではほとんど実効仕事関数差が得られない。【００５９】
図１０はＰｔ３ＳｉとＰｔＳｉの実効仕事関数差とＨｆ濃度との関係を示したものである。Ｐｔシリサイドの場合にはＮｉシリサイドの場合に比べて大きな実効仕事関数差が得られる。従って、Ｈｆ濃度が０．３以上、０．７以下であれば、十分に低電力ＣＭＯＳに好適な実効仕事関数差が得られることがわかる。【００６０】
図１１は、Ｈｆ濃度０．５のゲート絶縁膜を用い、ゲート電極にＮｉＳｉ２を用いたＮ型ＭＯＳＦＥＴのドレイン電流と、Ｈｆ濃度０．５のゲート絶縁膜を用い、ゲート電極にＮｉ３Ｓｉを用いたＰ型ＭＯＳＦＥＴのドレイン電流のゲート電圧依存性を示したものである。これより、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタのＶｔｈは低電力ＣＭＯＳに好適なＶｔｈとなっていることがわかる。さらに、トランジスタのキャリア移動度も、ｐｏｌｙ−ＳｉゲートとＳｉＯ２ゲート絶縁膜の組み合わせによるトランジスタと同等の値を得ることができる。【００６１】
図１２は、Ｈｆ濃度０．５のゲート絶縁膜を用い、ゲート電極にＮｉＳｉ２を用いたＮ型ＭＯＳＦＥＴと、Ｈｆ濃度０．５のゲート絶縁膜を用い、ゲート電極にＮｉ３Ｓｉを用いたＰ型ＭＯＳＦＥＴについて、ＰＢＴＩ（Ｐｏｓｉｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）及びＮＢＴＩ（ＮｅｇａｔｉｖｅＢｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）評価結果から予測した（ａ）ゲートリーク電流、及び（ｂ）ＶＴ，ＩＯＮの劣化量を示したものである。８５℃でＮＦＥＴ／ＰＦＥＴでそれぞれ正／負のストレスバイアスを印加した。測定の結果、１０年後の予測リーク電流増大量はＮＦＥＴ／ＰＦＥＴでそれぞれ０．１桁、０．２桁と低かった。また、［ＶＴ、ＩＯＮ］の変動量はＮＦＥＴ／ＰＦＥＴでそれぞれ［０．３ｍＶ、０．３％］、［３．２ｍＶ、１．５％］であり、十分製品保証可能なレベルであった。【００６２】
以上より本実施例で示したＨｆＳｉＯＮゲート絶縁膜とＮｉＳｉ電極とを組み合わせることで優れたトランジスタ特性を得ることができる。【００６３】
上記実施例では、ゲート絶縁膜中にＨｆを添加した場合について述べたが、Ｚｒにおいても同様にピニング現象があり上記実施例と同様の結果が得られた。また、上記実施例ではＳｉを添加することによりゲート絶縁膜中のＨｆ濃度を減少させる方法について述べたが、Ａｌを用いても同様の効果があることを確認した。【００６４】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、材料及び構造を適宜選択して実施することが可能である。例えば、ゲート電極をシリサイド化するための金属元素と、ソース・ドレインのシリサイド化に用いる金属元素の組み合わせは、ソース・ドレインのシリサイドの変質が起こらない温度範囲でゲートｐｏｌｙ−Ｓｉのシリサイド化を行なう必要があるが、低温でのシリサイド化が困難な金属でも長時間の熱処理を行うことでシリサイド化が可能であるというように、それぞれのシリサイド金属元素の組み合わせに応じて熱処理温度や時間等の条件を調整して、所望の効果を得ることができる。また、例えばゲート上のｐｏｌｙ−ＳｉをアモルファスＳｉに置き換える、シリサイド化する金属の成膜温度を調整する等の工夫で、シリサイド化温度を低下させることが可能であり、これらの技術を必要に応じて併用することで、好適な組み合わせを実現できる。
【図１】
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【図２ａ】
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【図２ｂ】
2006129637.tif 000004
【図２ｃ】
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【図２ｄ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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