【事件の表示】
　特願２０１６−５３６７７４「レーザスクライブ及びプラズマエッチングによるウエハダイシング処理のためのスクリーン印刷マスク」拒絶査定不服審判事件〔平成２７年　６月１１日国際公開、ＷＯ２０１５／０８４６６１、平成２８年１２月２２日国内公表、特表２０１６−５４０３８６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，２０１４年１１月２５日（平成２６年１１月２５日）（パリ条約による優先権主張外国庁受理２０１３年１２月６日（平成２５年１２月６日，アメリカ合衆国））を国際出願日とする出願であって，その手続の経緯は以下のとおりである。
　平成２８年　６月　３日　　：国内書面
　平成３０年１２月　７日付け：拒絶理由通知書（起案日）
　平成３１年　３月　６日　　：意見書，手続補正書の提出
　令和　元年　６月１２日付け：拒絶査定（起案日）（以下「原査定」という。）
　令和　元年１０月１７日　　：審判請求書，手続補正書の提出
第２　令和元年１０月１７日にされた手続補正についての補正の却下の決定
［補正の却下の決定の結論］
　令和元年１０月１７日にされた手続補正（以下「本件補正」という。）を却下する。
［理由］
１　本件補正について（補正の内容）
（１）本件補正後の特許請求の範囲の記載
　本件補正により，特許請求の範囲の請求項１の記載は，次のとおり補正された。（下線部は，補正箇所である。）
「１０ミクロン
未満
　前記集積回路を覆う水溶性マスクを，前記半導体ウエハの上にスクリーン印刷することと，
　前記半導体ウエハの前記集積回路間の領域を露出させるために，前記ストリートをレーザスクライビング処理によってレーザアブレーション加工することと，
　前記集積回路を個片化するために，前記半導体ウエハの前記露出した領域を貫通して，前記半導体ウエハをプラズマエッチングすることであって，パターニングされた前記水溶性マスクが前記プラズマエッチング中に前記集積回路を保護する，プラズマエッチングすることと
を含み，
　前記レーザスクライビング処理により前記ストリートをレーザアブレーション加工することが４００フェムト秒以下のフェムト秒レーザ処理の使用を含み，前記半導体ウエハをプラズマエッチングすることが高密度プラズマエッチング処理の使用を含む，方法。」
（２）本件補正前の特許請求の範囲
　本件補正前の，平成３１年３月６日にされた手続補正により補正された特許請求の範囲の請求項１の記載は次のとおりである。
「１０ミクロン以下の幅を有するストリートで分離される複数の集積回路を含む半導体ウエハをダイシングする方法であって，
　前記集積回路を覆う水溶性マスクを，前記半導体ウエハの上にスクリーン印刷することと，
　前記半導体ウエハの前記集積回路間の領域を露出させるために，前記ストリートをレーザスクライビング処理によってレーザアブレーション加工することと，
　前記集積回路を個片化するために，前記半導体ウエハの前記露出した領域を貫通して，前記半導体ウエハをプラズマエッチングすることであって，パターニングされた前記水溶性マスクが前記プラズマエッチング中に前記集積回路を保護する，プラズマエッチングすることと
を含み，
　前記レーザスクライビング処理により前記ストリートをレーザアブレーション加工することが４００フェムト秒以下のフェムト秒レーザ処理の使用を含み，前記半導体ウエハをプラズマエッチングすることが高密度プラズマエッチング処理の使用を含む，方法。」
２　補正の適否
　本件補正は，本件補正前の請求項１に記載された発明を特定するために必要な事項である「１０ミクロン以下の幅を有するストリート」について，さらに「１０ミクロン未満の幅」に限定するものであって，補正前の請求項１に記載された発明と補正後の請求項１に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから，特許法１７条の２第５項２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで，本件補正後の請求項１に記載される発明（以下「本件補正発明」という。）が同条６項において準用する同法１２６条７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるか）について，以下，検討する。
（１）本件補正発明
　本件補正発明は，上記１（１）に記載したとおりのものである。
　
（２）引用文献の記載事項
ア　引用文献１
（ア）原査定の拒絶の理由で引用された本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である，国際公開第２０１２／１７３７６８号（２０１２年１２月２０日国際公開。以下「引用文献１」という。）には，図面とともに，次の記載がある。（下線は当審で付加した。以下同じ。）
「TECHNICAL FIELD
[0001] 
Embodiments of the present invention pertain to the field of semiconductor processing and, in particular, to masking methods for dicing substrates, each substrate having an IC (IC) thereon.
BACKGROUND DESCRIPTION OF RELATED ART
[0002] In semiconductor substrate processing, ICs are formed on a substrate (also referred to as a wafer), typically composed of silicon or other semiconductor material. In general, thin film layers of various materials which are either semiconducting, conducting or insulating are utilized to form the ICs. These materials are doped, deposited and etched using various well-known processes to simultaneously form a plurality of ICs, such as memory devices, logic devices, photovoltaic devices, etc, in parallel on a same substrate.
[0003] Following device formation, the substrate is mounted on a supporting member such as an adhesive film stretched across a film frame and the substrate is diced to separate each individual device or die from one another for packaging, etc. Currently, the two most popular dicing techniques are scribing and sawing. For scribing, a diamond tipped scribe is moved across a substrate surface along pre-formed scribe lines. Upon the application of pressure, such as with a roller, the substrate separates along the scribe lines. For sawing, a diamond tipped saw cuts the substrate along the streets. For thin substrate singulation, such as 50-150 μms (μm) thick bulk silicon singulation, the conventional approaches have yielded only poor process quality. 
Some of the challenges that may be faced when singulating die from thin substrates may include microcrack formation or delamination between different layers, chipping of inorganic dielectric layers, retention of strict kerf width control, or precise ablation depth control.
[0004]
 While plasma dicing has also been contemplated, a standard lithography operation for patterning resist may render implementation cost prohibitive. Another limitation possibly hampering implementation of plasma dicing is that plasma processing of commonly encountered metals (e.g., copper) in dicing along streets can create production issues or throughput limits. Finally, masking of the plasma dicing process may be problematic, depending on, inter alia, the thickness and top surface topography of the substrate, the selectivity of the plasma etch, and the materials present on the top surface of the substrate.
SUMMARY
[0005] Embodiments of the present invention include methods of masking semiconductor substrates for a hybrid dicing process including both laser scribing and plasma etching.
[0006] 
In an embodiment, a method of dicing a semiconductor substrate having a plurality of ICs includes forming a mask over the semiconductor substrate, the mask including a water soluble material covering and protecting the ICs. The mask is patterned with a laser scribing process to provide a patterned mask with gaps, exposing regions of the substrate between the ICs. The substrate is then plasma etched through the gaps in the patterned mask to singulate the ICs into chips.
[0007] In another embodiment, a system for dicing a semiconductor substrate includes a femtosecond laser; a plasma etch chamber, and a wet station, coupled to a same platform.
[0008] 
In another embodiment, a method of dicing a substrate having a plurality of ICs includes forming a water soluble mask layer of a poly-vinyl alcohol (PVA) over a front side of a silicon substrate. The mask covers and protects ICs disposed on the front side of the substrate.
The water soluble material, the passivation layer, and subsurface thin films are patterned with a femtosecond laser scribing process to expose regions of the silicon substrate between the ICs. The silicon substrate is etched through the gaps with a deep silicon plasma etch process to singulate the ICs and the PVA layer then washed off in water.
［０００１］
本発明の実施形態は，半導体処理の分野に関し，特に，各基板がＩＣを上に有する基板をダイシングするためのマスキング方法に関する。
　関連技術の背景説明
［０００２］半導体基板の処理において，典型的にはシリコン又は他の半導体材料からなる基板（ウェハとも呼ばれる）上にＩＣが形成される。一般的には，半導体，導体又は絶縁体のうちのいずれかである種々の材料の薄膜層が，ＩＣを形成するために使用される。これらの材料は，様々な周知のプロセスを用いてドープされ，蒸着（堆積）され，エッチングされ，これによって同時に複数のＩＣ（例えば，メモリデバイス，論理デバイス，光起電デバイス等）を同一基板上に同時に形成する。
［０００３］デバイス形成に続いて，基板は，支持部材（例えば，フィルムフレーム全域に亘って引き伸ばされた接着フィルム）に載置され，基板は梱包等のために互いに各々個々のデバイス又は「ダイ」に分離するために「ダイシング」される。現在，最も人気のある２つのダイシング技術は，スクライビングとソーイングである。スクライビングの場合，ダイヤモンドを先端に付けたスクライブが，予め形成されたスクライブラインに沿って基板表面を横切って移動する。例えば，ローラによって圧力を印加すると，基板はスクライブラインに沿って分離する。ソーイングの場合は，ダイヤモンドを先端に付けたのこぎりがストリートに沿って基板を切断する。５０〜１５０μｍ厚のバルクシリコンの個片化等の薄い基板の個片化の場合，従来のアプローチでは，悪いプロセス品質のみが得られている。
薄い基板からダイを個片化する際に直面する可能性のある課題のいくつかは，異なる層間における微小亀裂の形成又は剥離，無機誘電体層のチッピング，厳密な切り口幅制御の保持，又は正確なアブレーション深さの制御を含めることができる。
［０００４］
プラズマダイシングも考えられるが，レジストのパターニングのための標準的なリソグラフィ操作は，実行コストが桁違いに高くなる可能性がある。プラズマダイシングの実施を妨げる可能性のあるもう一つの制限は，一般的に発生する金属（例えば，銅）のプラズマ処理は，ストリートに沿ってダイシングする際に，生産の問題やスループットの限界を作る可能性があることである。最後に，プラズマダイシングプロセスのマスキングは，とりわけ，基板の厚さ及び上面のトポグラフィー，プラズマエッチングの選択性，及び基板の上面上に存在する材料に応じて，問題となる可能性がある。
概要
［０００５］本発明の実施形態は，レーザスクライビング及びプラズマエッチングの両方を含むハイブリッドダイシングプロセスのための半導体基板をマスキングする方法を含む。
［０００６］
一実施形態では，複数のＩＣを有する基板をダイシングする方法は，半導体基板上にＩＣを被覆し保護する水溶性材料を含むマスクを形成する工程を含む。マスクは，レーザスクライビングプロセスによってパターニングされ，ギャップを有するパターニングされたマスクを提供し，ＩＣ間の基板の領域を露出させる。その後，パターニングされたマスク内のギャップを貫通して基板をプラズマエッチングして，ＩＣを個片化してチップにする。
［０００７］別の一実施形態では，半導体基板をダイシングするシステムは，同じプラットフォームに結合されたフェムト秒レーザと，プラズマエッチングチャンバと，ウェットステーションを含む。
［０００８］
別の一実施形態では，複数のＩＣを有する基板をダイシングする方法は，シリコン基板の表側の上にポリビニルアルコール（ＰＶＡ）の水溶性マスク層を形成する工程を含む。マスクは，基板の表側の上に配置されたＩＣを被覆し保護する。
水溶性材料，パッシベーション層，及び表面下の薄膜は，フェムト秒レーザスクライビングプロセスでパターニングされ，これによってＩＣ間のシリコン基板の領域を露出させる。シリコン基板は，ディープシリコンプラズマエッチングプロセスによってギャップを貫通してエッチングされ，これによってＩＣ及びＰＶＡ層を個片化し，その後，水中で洗い流される。
「[0028] 
Referring to operation 102 of Figure 1, and corresponding Figure 4A, a mask layer 402 is formed above a substrate 406.
[0029] 
In embodiments, first and second ICs 425, 426 include memory devices or complimentary metal-oxide-semiconductor (CMOS) transistors fabricated in a silicon substrate 406 and encased in a dielectric stack. A plurality of metal interconnects may be formed above the devices or transistors, and in surrounding dielectric layers, and may be used to electrically couple the devices or transistors to form the ICs 425, 426. Materials making up the street 427 may be similar to or the same as those materials used to form the ICs 425, 426. For example, street 427 may include thin film layers of dielectric materials, semiconductor materials, and metallization. In one embodiment, the street 427 includes a test device similar to the ICs 425, 426. The width of the street 427 may be anywhere between 10 μm and 100 μm.
[0030] 
In embodiments, the mask layer 402 includes a water soluble material layer covering a top surface of the ICs 425, 426. The mask layer 402 also covers intervening street 427 between the ICs 425, 426. The water soluble material layer is to provide protection a top surface of the ICs 425, 426 during the hybrid laser scribing, plasma etch dicing method 100 (Figure 1). The mask layer 402 is unpatterned prior to the laser scribing operation 103 with the laser scribe to perform a direct writing of the scribe lines by ablating portions of the mask layer 402 disposed over the street 427.
図１の操作１０２及び対応する図４Ａを参照すると，マスク層４０２が，基板４０６の上に形成される。
［００２９］
実施形態では，第１及び第２のＩＣ４２５，４２６は，シリコン基板４０６内で製造され，誘電体スタック内に入れられたメモリデバイス又は相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを含む。複数の金属相互接続をデバイス又はトランジスタの上方かつ取り囲む誘電体層内に形成することができ，ＩＣ４２５，４２６を形成するためにデバイス又はトランジスタを電気的に結合するために使用することができる。ストリート（通り）４２７を構成する材料は，ＩＣ４２５，４２６を形成するために用いる材料と類似又は同一であることができる。例えば，ストリート４２７は，誘電材料，半導体材料，及びメタライゼーションの薄膜層を含むことができる。一実施形態では，ストリート４２７は，ＩＣ４２５，４２６と同様のテストデバイスを含む。ストリート４２７の幅は，どこでも１０μｍ〜１００μｍの間である。
［００３０］
実施形態では，マスク層４０２は，ＩＣ４２５，４２６の上面を覆う水溶性材料層を含む。マスク層４０２は，ＩＣ４２５，４２６の間に介在しているストリート４２７も覆う。水溶性材料層は，ハイブリッドレーザスクライビング・プラズマエッチングダイシング法１００（図１）の間，ＩＣ４２５，５２６の上面に保護を提供することができる。マスク層４０２は，ストリート４２７の上に配置されたマスク層４０２の一部を除去することによってスクライブラインの直接描画を行うレーザスクライブによるレーザスクライビング操作１０３の前にはパターン化されていない。
「[0042] Returning now to operation 103 of method 100, and corresponding Figure 4B, 
the mask layer 402 is patterned by ablation with a laser scribing process forming trenches 412, extending the subsurface thin film device layers, and exposing regions of the substrate 406 between the ICs 425, 426. As such, the laser scribing process is used to ablate the thin film material of the streets 427 originally formed between the ICs 425, 426.
マスク層４０２は，トレンチ４１２を形成するレーザスクライビングプロセスのアブレーションによってパターニングされ，表面下の薄膜デバイス層まで延ばし，ＩＣ４２５，４２６間の基板の領域を露出させる。このように，もともとＩＣ４２５，４２６間に形成されていたストリート４２７の薄膜材料を除去するためにレーザスクライビングプロセスが用いられる。
「[0044] 
In an embodiment, the mask layer 402 is patterned with a laser having a pulse width (duration) in the femtosecond range (i.e., 10-15 seconds), referred to herein as a femtosecond laser.
A laser frequency in the femtosecond range advantageously mitigates heat damage issues relative longer pulse widths (e.g.,picosecond or nanosecond). Although not bound by theory, as currently understood a femtosecond energy source avoids low energy recoupling mechanisms present for picosecond sources and provides for greater thermal nonequilibrium than does a nanosecond-source. With nanosecond or picoseconds laser sources, the various thin film device layer materials present in the street 427 behave quite differently in terms of optical absorption and ablation mechanisms. For example, dielectrics layers such as silicon dioxide, is essentially transparent to all commercially available laser wavelengths under normal conditions. By contrast, metals, organics (e.g., low-κ materials) and silicon can couple photons very easily, particularly nanosecond-based or picosecond-based laser irradiation. If non-optimal laser parameters are selected, in a stacked structures that involve two or more of an inorganic dielectric, an organic dielectric, a semiconduct or,or a metal, laser irradiation of the street 427 may disadvantageously cause delamination.
[0045] 
Parameters for a femtosecond laser-based process may be selected to have substantially the same ablation characteristics for the inorganic and organic dielectrics, metals, and semiconductors. For example, the absorptivity/absorptance of silicon dioxide is non-linear and may be brought more in-line with that of organic dielectrics, semiconductors and metals. In one embodiment, a high intensity and short pulse width femtosecond-based laser process is used to ablate a stack of thin film layers including a silicon dioxide layer and one or more of an organic dielectric, a semiconductor, or a metal.
In one such embodiment, the femtosecond laser sources have a pulse width approximately in the range of 10 femtoseconds to 450 femtoseconds, although preferably in the range of 50 femtoseconds to 500 femtoseconds.
一実施形態では，マスク層４０２は，本明細書内でフェムト秒レーザと呼ぶフェムト秒範囲（つまり，１０−１５秒）のパルス幅（持続時間）を有するレーザによってパターニングされる。
フェムト秒域のレーザ周波数は，有利なことに，より長いパルス幅（例えば，ピコ秒又はナノ秒）に対して熱損傷の問題を軽減する。理論に縛られないが，現在理解されているように，フェムト秒エネルギー源は，ピコ秒光源に存在する低エネルギー再結合メカニズムを回避し，ナノ秒光源よりも大きな熱非平衡性を提供する。ナノ秒又はピコ秒レーザ光源を使用すると，ストリート４２７内に存在する様々な薄膜デバイス層材料は，光学吸収及びアブレーションメカニズムの面で，かなり異なって振る舞う。例えば，二酸化ケイ素等の誘電体層は，通常の状態で市販されているすべてのレーザ波長に対して基本的に透明である。対照的に，金属，有機物（例えば，低κ材料）及びシリコンは，非常に容易に光子に結合可能である（特に，ナノ秒ベース又はピコ秒ベースのレーザ照射）。最適でないレーザパラメータが選択されている場合は，無機誘電体，有機誘電体，半導体，又は金属のうちの２以上を含む積層構造において，ストリート４２７のレーザ照射は，不利なことに剥離を生ずる可能性がある。
［００４５］
フェムト秒レーザベースのプロセス用のパラメータは，無機・有機誘電体，金属，及び半導体に対して実質的に同一のアブレーション特性を有するように選択することができる。例えば，二酸化ケイ素の吸収係数／吸収率は非線形であり，有機誘電体，半導体，及び金属のそれにより一致してもたらされる可能性がある。一実施形態では，高強度及び短パルス幅フェムト秒レーザベースのプロセスが，二酸化ケイ素層及び１以上の有機誘電体，半導体，又は金属を含む薄膜層の積層体をアブレーションするために使用される。
このような一実施形態では，フェムト秒レーザ光源は，概して１０フェムト秒〜４５０フェムト秒の範囲のパルス幅を有するが，好ましくは，５０フェムト秒〜５００フェムト秒の範囲内である。
「[0047] In one embodiment, the laser and associated optical pathway provide a focal spot at the work surface approximately in the range of 3 μm to 15 μm, though advantageously in the range of 5 μm to 10 μm. The spatial beam profile at the work surface may be a single mode (Gaussian) or have a beam shaped top-hat profile. In an embodiment, the laser source has a pulse repetition rate approximately in the range of 300 kHz to 10 MHz, although preferably approximately in the range of 500 kHz to 5 MHz In an embodiment, the laser source delivers pulse energy at the work surface approximately in the range of 0.5 μJ to 100 μJ, although preferably approximately in the range of 1 μJ to 5 μJ. In an embodiment, the laser scribing process runs along a work piece surface at a speed approximately in the range of 500 mm/sec to 5 m/sec, although preferably approximately in the range of 600 mm/sec to 2 m/sec.
[0048] The scribing process may be run in single pass only, or in multiple passes, but is advantageously no more than two passes. The laser may be applied either in a train of single pulses at a given pulse repetition rate or a train of pulse bursts. 
In an embodiment, the kerf width of the laser beam generated is approximately in the range of 2 μms to 15 μm, although in silicon substrate scribing/dicing preferably approximately in the range of 6 μm to 10 μm, as measured at a device/silicon interface.
[0049] Returning to Figures 1 and 4C, 
the substrate 406 is etched through the trenches 412 in the patterned mask layer 402 to singulate the ICs 426.
[0050] In an embodiment, etching the substrate 406 includes using a plasma etching process. In one embodiment, a through via etch process is used. For example, in a specific embodiment, the etch rate of the material of substrate 406 is greater than 25 μms per minute. A high-density plasma source operating at high powers may be used for the plasma etching operation 105. Exemplary powers range between 3 kW and 6 kW, or more.」（［００４７］一実施形態では，レーザ及び関連する光経路は，作業面で約３μｍ〜１５μｍの範囲内の焦点を提供するが，有利には，約５μｍ〜１０μｍの範囲内である。作業面での空間ビームプロファイルは，シングルモード（ガウス分布）であるか，又はシルクハットプロファイルの形をしたビームであることができる。一実施形態では，レーザ光源は，約３００ｋＨｚ〜１０ＭＨｚの範囲内のパルス繰り返し数を有するが，好ましくは，５００ｋＨｚ〜５ＭＨｚの範囲内である。一実施形態では，レーザ光源は，作業面で約０．５μＪ〜１００μＪの範囲内のパルスエネルギーを送出するが，好ましくは約１μＪ〜５μＪの範囲内である。一実施形態では，レーザスクライビングプロセスは，ワークピース表面に沿って約５００ｍｍ／秒〜５ｍ／秒の範囲内の速度で走るが，好ましくは，約６００ｍｍ／秒〜２ｍ／秒の範囲内である。
［００４８］スクライビングプロセスは，単一のパスのみ，又は複数のパスで実行可能であるが，有利なことには２パスだけである。レーザは，特定のパルス繰り返し数の単一パルス列又はパルスバーストの列のいずれかで印加することができる。
一実施形態では，生成されたレーザ光の切り口の幅は，約２μｍ〜１５μｍの範囲内であるが，シリコン基板のスクライビング／ダイシングでは，デバイス／シリコン界面で測定されたときに，好ましくは約６μｍ〜１０μｍの範囲内である。
［００４９］図１及び図４Ｃに戻って，
基板４０６は，パターニングされたマスク層４０２内のトレンチ４１２を貫通してエッチングされ，ＩＣ４２６を個片化する。
［００５０］一実施形態では，基板４０６をエッチングすることは，プラズマエッチングプロセスを使用することを含む。一実施形態では，スルービアエッチングプロセスが使用される。例えば，特定の一実施形態では，基板４０６の材料のエッチング速度は，毎分２５μｍよりも大きい。
高出力で稼働する高密度プラズマ源は，プラズマエッチング操作１０５に対して使用することができる。
」
「1. 
A method of dicing a substrate comprising a plurality of ICs, the method comprising:
forming a mask over the substrate covering and protecting the ICs, the mask comprising a layer of water soluble material in contact with a top surface of the IC;
patterning the mask with a laser scribing process to provide a patterned mask with gaps, exposing regions of the substrate between the ICs; and
plasma etching the substrate through the gaps in the patterned mask to singulate the ICs.
複数のＩＣを含む基板をダイシングする方法であって，
　基板上にＩＣを被覆し保護するマスクを形成する工程であって，マスクはＩＣの上面と接触する水溶性材料の層を含む工程と，
　レーザスクライビングプロセスによってマスクをパターニングして，ギャップを有するパターニングされたマスクを提供し，ＩＣ間の基板の領域を露出させる工程と，
　パターニングされたマスク内のギャップを貫通して基板をプラズマエッチングして，ＩＣを個片化する工程を含む方法。
「7. 
The method of claim 1, wherein the applying comprises:
spin coating an aqueous solution of a water soluble polymer on to the top surface of the IC; and
drying the aqueous solution.
塗布する工程が，ＩＣの上面の上に水溶性ポリマーの水溶液をスピンコーティングする工程と，
水溶液を乾燥させる工程を含む請求項１記載の方法。
「9. 
The method of claim 1, wherein the applying comprises:
vacuum laminating a dry film of the water soluble material on to the top surface of the IC.
塗布する工程が，ＩＣの上面の上に水溶性材料のドライフィルムを真空ラミネートする工程を含む請求項１記載の方法。
「FIG.4A
」
「FIG.4B
」
「FIG.4C
」
「FIG.4D
」
　
（イ）上記記載から，引用文献１には，次の技術的事項が記載されているものと認められる。
ａ　引用文献１の記載された技術は，各基板がＩＣを上に有する基板をダイシングするためのマスキング方法に関するものであり，従来のダイシング技術であるスクライビングやソーイングにおいては，微小亀裂の形成，剥離，チッピング等の課題が存在し，及び，プラズマダイシングにおいては，リソグラフィ工程における高コスト，金属に対するプラズマ処理はストリートに沿ってダイシングする際に，生産の問題やスループットの限界を有する等の課題が存在することが知られていた（［０００１］，［０００３］，［０００４］）。
ｂ　基板４０６上に形成されたＩＣ４２５，４２６，及び，ＩＣ４２５及び４２６を分離するストリート４２７を覆うように，マスク層４０２が形成される工程において，ストリート４２７は誘電材料，半導体材料，メタライゼーションの薄膜層を含むことができ，その幅は１０μｍ〜１００μｍの間である（［００２８］〜［００３０］，ＦＩＧ．４Ａ）。
ｃ　マスク層４０２は，水溶性材料により形成され，プラズマエッチングの間ＩＣ４２５，４２６の上面に保護を提供するものであり，トレンチ４１２を形成するレーザスクライビングプロセスのアブレーションによってパターニングされ，その際にストリート４２７の薄膜材料も除去され，ＩＣ４２５，４２６間の基板の領域が露出される（［００１８］，［００４２］，ＦＩＧ．４Ｂ）。
ｄ　マスク層４０２のパターニングの際には，フェムト秒レーザと呼ぶフェムト秒範囲のパルス幅を有するレーザが用いられる（［００４４］）。
ｅ　フェムト秒レーザはより長いパルス幅のものと比べて熱損傷や剥離等の問題を軽減しうるものであり，フェムト秒レーザ光源は概して１０フェムト秒〜４５０フェムト秒の範囲のパルス幅を有するが，好ましくは，５０フェムト秒〜５００フェムト秒の範囲内である（［００４４］，［００４５］）。
ｆ　生成されたレーザ光の切り口の幅は，約２μｍ〜１５μｍの範囲内であるが，シリコン基板のスクライビング／ダイシングでは，デバイス／シリコン界面で測定されたときに，好ましくは約６μｍ〜１０μｍの範囲内である（［００４８］）。
ｇ　レーザスクライビング処理により，ストリート４２７の幅内において，ストリート４２７の幅に対し狭い幅にアブレーション加工が施される（［００２９］，［００４８］，ＦＩＧ．４Ｂ）。
ｈ　基板４０６は，パターニングされたマスク層４０２内のトレンチ４１２を貫通してエッチングされ，ＩＣ４２６を個片化する（［００４９］，ＦＩＧ．４Ｃ）。
ｉ　プラズマエッチングプロセスにおいては，高出力で稼働する高密度プラズマが，プラズマエッチング操作１０５に対して使用することができる（［００５０］）。
ｊ　マスクを塗布する工程においては，ＩＣの上面の上に水溶性ポリマーの水溶液をスピンコーティングする工程や水溶性材料のドライフィルムを真空ラミネートする工程が採用されうる（請求項１，７，９）。
（ウ）上記（ア），（イ）から，引用文献１には，次の発明（以下「引用発明」という。）が記載されていると認められる。
「１０μｍ〜１００μｍの幅を有するストリート４２７で分離されるＩＣ４２５及び４２６が形成された基板４０６をダイシングする方法であって，
　ＩＣ４２５，４２６，及び，ＩＣ４２５及び４２６を分離するストリート４２７を覆うように水溶性材料によりマスク層４０２が形成され，
　ＩＣ４２５，４２６間の基板の領域を露出させるために，レーザスクライビングプロセスのアブレーション処理が施され，
　ＩＣ４２６を個片化するために，パターニングされたマスク層４０２内の前記露出した領域を貫通して基板４０６はプラズマエッチングされ，マスク層４０２はプラズマエッチングの間ＩＣ４２５，４２６の上面に保護を提供し，
　レーザスクライビングプロセスのアブレーションにおいてはパルス幅が５０フェムト秒〜５００フェムト秒のフェムト秒レーザが使用され，プラズマエッチングプロセスにおいては，高出力で稼働する高密度プラズマ源が用いられる，
　方法。」
イ　引用文献２
（ア）同じく原査定に引用され，本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開平１１−１１１６４６号公報（以下「引用文献２」という。）には，次の記載がある。
「【０００２】このパッケージのリアルチップサイズ化に伴い，通常のパッケージのようにチップ周辺で内部配線を行なうことができなくなり，このため半導体チップ上に配線を行なう必要が生じる。このように，半導体チップ上に配線を行なう場合，この配線が行なわれる面（回路形成面）を保護する必要が生じる。このため，
半導体チップの回路形成面には，形成された配線及び回路の保護を目的として樹脂膜が形成されている。
【０００３】上記のように，樹脂膜は半導体チップに形成された配線及び回路の保護するものであるため，信頼性の高い製造方法が望まれており，また生産性の向上の面からは効率の良い製造方法が望まれている。
【０００４】
【従来の技術】従来，リアルチップサイズ化に対応した半導体装置の製造方法において，半導体チップに樹脂膜を形成する方法としては，スピンコート法或いはポッティング法が一般的に用いられていた。このスピンコート法及びポッティング法は，共にウェーハを個々の半導体チップにスクライビング（分割）する前に実施されるものである。」
「【０００６】
【発明が解決しようとする課題】しかるに，
スピンコート法を用いてウェーハ上に樹脂膜を形成する方法では，厚膜化が難しく，また成膜に要するコストが高くなるという問題点があった。
「【００１０】
【課題を解決するための手段】上記の課題は，次に述べる手段を講じることにより解決することができる。請求項１記載の発明に係る半導体装置の製造方法では，
スクライブラインにより画成されると共に夫々電極部を有する複数の半導体チップが形成されたウェーハ上に，前記スクライブライン及び電極部を除き前記半導体チップを保護する樹脂を一括してスクリーン印刷法を用いて印刷するスクリーン印刷工程
「【００１８】
スクリーン印刷法では，印刷する樹脂の膜厚は，用いるマスクの厚さによりコントロールすることができ，またウェーハの全面において印刷される樹脂の膜厚を均一とすることができる。更に，ウェーハに形成された複数の半導体チップに対し，配設位置を選定しつつ（即ち，スクライブライン及び電極部を除き），樹脂を一括的に配設することができる。よって，所望する膜厚を有した樹脂を低コストでかつ効率良く形成することが可能となる。
「【００３０】また，半導体チップ１２の回路形成面２６上には，樹脂膜２０が配設されている。この樹脂膜２０の材質は，例えばポリイミド樹脂，エポキシ樹脂，或いはシリコーン樹脂等の熱硬化性或いは熱可塑性を有した絶縁樹脂が選定されている。また，樹脂膜２０の膜厚は，例えば２０〜５０μｍ程度の比較的厚い寸法に形成されている。
【００３１】このように，
樹脂膜２０の膜厚を比較的厚く設定した構成としたのは，半導体チップ１２を外部から印加される種々の悪影響から保護するためである。
「【００４４】上記のように，
スクリーン印刷工程を実施することにより，ウェーハ３０上のスクライブラインＳＬ及び電極部１４の形成位置を除き液状樹脂２０Ａが印刷される
（イ）上記記載から，引用文献２には，次の技術が記載されていると認められる。
ａ　半導体チップの回路形成面に形成された配線及び回路を保護するための樹脂膜を形成する際，従前のスピンコート法を用いてウェーハ上に樹脂膜を形成する方法では，厚膜化が難しく，また成膜に要するコストが高くなるという問題点があった（【０００２】，【０００６】）。
ｂ　スクライブライン及び電極部を除き半導体チップを保護する樹脂を一括してスクリーン印刷法を用いて印刷することにより，所望する膜厚を有した樹脂を低コストでかつ効率良く形成することが可能（【００１０】，【００１８】）。
ウ　引用文献３
（ア）同じく原査定に引用され，本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開２０１１−１７６３４０号公報（以下「引用文献３」という。）には，次の記載がある。
「【技術分野】
【０００１】
　
この発明は半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
　携帯型電子機器等に代表される小型の電子機器に搭載される半導体装置として，半導体基板とほぼ同じ大きさ（サイズ＆ディメンション）を有するＣＳＰ（Chip Size Package）が知られている。
ＣＳＰの中でも，ウエハ状態でパッケージングを完成させ，ダイシングにより個々の半導体装置に分離されたものは，ＷＬＰ（Wafer Level Package）とも言われている。
「【００２４】
　
次に，図３に示すように，スクリーン印刷法，スピンコート法等により，パッシベーション膜７の開口部８を介して露出された最上層の配線５の接続パッド部５ａの上面を含むパッシベーション膜７の上面にポリイミド系樹脂等の有機材料からなる保護膜９を形成する。次に，図４に示すように，スクリーン印刷法，スピンコート法等により，保護膜９の上面にポリビニルアルコール（ＰＶＡ），ポリアクリルアミド（ＰＡＭ）等の水溶性高分子からなる水溶性保護膜１７を形成する。
【００２５】
　
次に，図４に示すように，レーザビームを照射するレーザ加工により，ダイシングストリート２２およびその両側の領域における水溶性保護膜１７，保護膜９，パッシベーション膜７および４層の低誘電率膜４に溝２３を形成し
【００２６】
　この場合，レーザビームが低誘電率膜４に照射されると，低誘電率膜４が溶融し，低誘電率膜片として飛散する。この飛散した低誘電率膜片は水溶性保護膜１７の上面に落下して突き刺さり，保護膜９の上面に落下して突き刺さることはない。そして，次に，水溶性保護膜１７を水洗して除去すると，水溶性保護膜１７の上面に突き刺さった低誘電率膜片も同時に除去される。なお，飛散した低誘電率膜片を真空引きにより吸引するようにすれば，水溶性保護膜１７は設けなくてもよい。」
（イ）上記記載から，引用文献３には，次の技術が記載されていると認められる。
ａ　ウエハ状態でパッケージングを完成させ，ダイシングにより個々の半導体装置に分離する半導体装置の製造方法であって，パッシベーション膜７の上面にポリイミド系樹脂等の有機材料からなる保護膜９を形成し，保護膜９の上面にポリビニルアルコール（ＰＶＡ），ポリアクリルアミド（ＰＡＭ）等の水溶性高分子からなる水溶性保護膜１７を形成し，レーザビームを照射するレーザ加工により，ダイシングストリート２２およびその両側の領域における水溶性保護膜１７，保護膜９，パッシベーション膜７および４層の低誘電率膜４に溝２３を形成する方法（【０００１】，【０００２】，【００２４】，【００２５】）。
ｂ　保護膜９及び水溶性保護膜１７を形成する際にはスクリーン印刷法，スピンコート法等が用いられる（【００２４】）。
（３）引用発明との対比
ア　本件補正発明と引用発明とを対比する。
（ア）引用発明の「ストリート４２７」，「ＩＣ４２５及び４２６」，「基板４０６」は，それぞれ本件補正発明の「ストリート」，「複数の集積回路」，「半導体ウエハ」に相当する。
　よって，引用発明の「１０μｍ〜１００μｍの幅を有するストリート４２７で分離されるＩＣ４２５及び４２６が形成された基板４０６をダイシングする方法」と，本件補正発明の「１０ミクロン未満の幅を有するストリートで分離される複数の集積回路を含む半導体ウエハをダイシングする方法」とは，後記の点で相違するものの，「ストリートで分離される複数の集積回路を含む半導体ウエハをダイシングする方法」である点で一致する。
（イ）引用発明の「ＩＣ４２５，４２６，及び，ＩＣ４２５及び４２６を分離するストリート４２７を覆うように水溶性材料によりマスク層４０２が形成され」ることと，本件補正発明の「前記集積回路を覆う水溶性マスクを，前記半導体ウエハの上にスクリーン印刷すること」とは，後記の点で相違するものの，「前記集積回路を覆う水溶性マスクを，前記半導体ウエハの上に形成すること」である点で一致する。
（ウ）引用発明の「ＩＣ４２５，４２６間の基板の領域を露出させるために，レーザスクライビングプロセスのアブレーション処理が施され」ることは，本件補正発明の「前記半導体ウエハの前記集積回路間の領域を露出させるために，前記ストリートをレーザスクライビング処理によってレーザアブレーション加工すること」に相当する。
（エ）引用発明の「ＩＣ４２６を個片化するために，パターニングされたマスク層４０２内の前記露出した領域を貫通して基板４０６はプラズマエッチングされ，マスク層４０２はプラズマエッチングの間ＩＣ４２５，４２６の上面に保護を提供」することは，本件補正発明の「前記集積回路を個片化するために，前記半導体ウエハの前記露出した領域を貫通して，前記半導体ウエハをプラズマエッチングすることであって，パターニングされた前記水溶性マスクが前記プラズマエッチング中に前記集積回路を保護する，プラズマエッチングすること」に相当する。
（オ）引用発明の「レーザスクライビングプロセスのアブレーションにおいてはパルス幅が５０フェムト秒〜５００フェムト秒のフェムト秒レーザが使用され」ることと，本件補正発明の「前記レーザスクライビング処理により前記ストリートをレーザアブレーション加工することが４００フェムト秒以下のフェムト秒レーザ処理の使用を含む」こととは，後記の点で相違するものの，「前記レーザスクライビング処理により前記ストリートをレーザアブレーション加工することがフェムト秒レーザ処理の使用を含む」点で一致する。
（カ）引用発明の「プラズマエッチングプロセスにおいては，高出力で稼働する高密度プラズマ源が用いられる」ことは，本件補正発明の「前記半導体ウエハをプラズマエッチングすることが高密度プラズマエッチング処理の使用を含む」ことに相当する。
イ　以上のことから，本件補正発明と引用発明との一致点及び相違点は，次のとおりである。
【一致点】
「ストリートで分離される複数の集積回路を含む半導体ウエハをダイシングする方法であって，
　前記集積回路を覆う水溶性マスクを，前記半導体ウエハの上に形成することと，
　前記半導体ウエハの前記集積回路間の領域を露出させるために，前記ストリートをレーザスクライビング処理によってレーザアブレーション加工することと，
　前記集積回路を個片化するために，前記半導体ウエハの前記露出した領域を貫通して，前記半導体ウエハをプラズマエッチングすることであって，パターニングされた前記水溶性マスクが前記プラズマエッチング中に前記集積回路を保護する，プラズマエッチングすることと
を含み，
　前記レーザスクライビング処理により前記ストリートをレーザアブレーション加工することがフェムト秒レーザ処理の使用を含み，前記半導体ウエハをプラズマエッチングすることが高密度プラズマエッチング処理の使用を含む，方法。」
【相違点１】
「ストリート」が，本件補正発明では「１０ミクロン未満の幅を有する」のに対して引用発明では「１０μｍ〜１００μｍの幅を有する」点。
【相違点２】
「水溶性マスク」を「半導体ウエハの上」に形成する際に，本件補正発明では「スクリーン印刷」により形成されるのに対して引用発明ではスクリーン印刷により形成されていることについて特定されていない点。
【相違点３】
「フェムト秒レーザ処理」に際して，本件補正発明では「４００フェムト秒以下」のものが使用されるのに対して引用発明では「パルス幅が５０フェムト秒〜５００フェムト秒のフェムト秒レーザが使用され」る点。
（４）判断
　以下，相違点について検討する。
ア　相違点１について
　引用発明においては，上記（２）アのとおり，ＩＣ４２５及び４２６を分離するストリート４２７の幅は１０μｍ〜１００μｍの間であり，ストリート４２７の幅内において，ストリート４２７の幅に対し狭い幅にレーザアブレーション加工が施され，レーザ光の切り口の幅は，約２μｍ〜１５μｍ，好ましくは約６μｍ〜１０μｍの範囲内であることが記載されている。
　そして，１枚のウエハからより多くのチップを得るために，ストリート幅は狭い方が好ましいことは技術常識であること，及び，引用発明においてレーザ光の幅は２μｍ，６μｍといった幅を取り得ることから，引用発明においてストリート幅を，レーザ光の幅よりも広くするという条件のもと１０μｍ未満とすることも，当業者が容易に着想しうるものである。
　このことは，以下の周知文献１及び２に記載されるように，ストリートの幅を１０μｍ未満とすることが，本願優先日において既に広く知られたことからも明らかである。
　そして，本願の発明の詳細な説明及び図面から１０μｍという数値に臨界的意義があることは見いだせない。
　以上のことから，引用発明において，ストリート４２７の幅を１０μｍ未満とすることは，当業者が容易に想到し得たことである。
・　周知文献１
（ア）本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特表２００５−５２２８７４号公報には，次の記載がある。
「【技術分野】
【０００１】
　本発明は，半導体の製作に関する。より詳細には，本発明は，半導体の製作における反応性イオンエッチングの使用に関する。」
「【００１５】
　
本発明の原理による硬質基板のダイシング方法は，硬質基板上に，基板またはデバイス面の表面を露出させるスクライブラインを有するマスクパターンを形成すること（上記参照）を含む。次いで，ＩＣＰＲＩＥ（誘導結合プラズマ反応性イオンエッチング）を利用して，これらのスクライブラインに沿ってこの基板またはデバイス面の表面をエッチングする。このエッチングガスは，ＢＣｌ３および／またはＢＣｌ３／Ｃｌ２からなり，おそらくはこれにＡｒを添加する。エッチングにより，硬質基板内を延びるトレンチが生成される。次いで，この硬質基板に応力を加える。応力処理は，圧延，ナイフエッジの使用その他の適切な手段で施すことができる。このように施された応力処理により，トレンチから硬質基板を貫通して延びる応力ラインが生成される。次いで，この硬質基板を応力ラインに沿ってダイシングして個々のデバイスを分離することができる。
「【００２５】
　次に図３に移ると，薄くした後で，フォトリソグラフィプロセスを利用して，薄くしたサファイア基板１２の裏面上にマスクパターン１６を形成する。マスクパターン１６により，個々の半導体デバイス１４を画定した，正確に制御されたスクライブライン１５が得られる。
実際には，スクライブライン１５の幅を５μｍまたは１０μｍとすると有益である。
（イ）上記記載から，周知文献１には，次の技術が記載されていると認められる。
ａ　硬質基板のダイシング方法であって，硬質基板上にスクライブラインを有するマスクパターンを形成し，エッチングし，応力を加えてダイシングして個々のデバイスを分離する方法（【００１５】）。
ｂ　スクライブラインの幅を５μｍまたは１０μｍとすると有益である（【００２５】）。
・　周知文献２
（ア）本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった米国特許出願公開第２０１２／３２２２３７号明細書には，次の記載がある。
「[0001] 1) Field 
[0002] Embodiments of the present invention pertain to the field of semiconductor processing and, in particular, to methods of dicing semiconductor wafers, each wafer having a plurality of integrated circuits thereon.」（日本語訳は周知文献２の日本語ファミリー文献である特表２０１４−５２３１１６号公報をもとに当合議体で作成した。以下同じ。：［０００１］１）分野
［０００２］本発明の実施形態は，半導体処理の分野に関し，特に，各ウェハが複数の集積回路を上に有する半導体ウェハをダイシングする方法に関する。）
「[0009] 
In an embodiment,a method of dicing a semiconductor wafer having a plurality of integrated circuits includes forming a mask above the semiconductor wafer, the mask covers and protects the integrated circuits. The mask is then patterned with a laser scribing process to provide a patterned mask with gaps, exposing regions of the semiconductor wafer between the integrated circuits. The semiconductor wafer is then etched through the gaps in the patterned mask to form singulated integrated circuits. The patterned mask is then separated from the singulated integrated circuits.
一実施形態では，複数の集積回路を有する半導体ウェハをダイシングする方法は，半導体ウェハの上方に，集積回路を覆い，保護するマスクを形成する工程を含む。その後，マスクは，レーザスクライビングプロセスによってパターニングされ，これによって集積回路間の半導体ウェハの領域を露出させるギャップをパターニングされたマスクに提供する。その後，半導体ウェハは，パターニングされたマスク内のギャップを貫通してエッチングされ，これによって個片化された集積回路を形成する。その後，パターニングされたマスクは，個片化された集積回路から分離される。
「[0053] Referring again to FIGS. 2A-2C, 
the plurality of integrated circuits 206 may be separated by streets 207 having a width of approximately 10 microns or smaller. The use of a femtosecond-based laser scribing approach, at least in part due to the tight profile control of the laser, may enable such compaction in a layout of integrated circuits.
複数の集積回路２０６は，約１０ミクロン以下の幅を有するストリート２０７によって分離することができる。フェムト秒ベースのレーザスクライビングのアプローチの使用は，少なくとも部分的にレーザの厳しいプロファイル制御のため，集積回路のレイアウト内にこのような圧縮を可能にすることができる。
（イ）上記記載から，周知文献２には，次の技術が記載されていると認められる。
ａ　複数の集積回路を有する半導体ウェハをダイシングする方法であって，マスクを形成し，レーザスクライビングプロセスによってマスクをパターニングし，エッチングし，個片化し，マスクを分離する，方法（［０００９］）。
ｂ　フェムト秒ベースのレーザスクライビングの技術を採用することにより，複数の集積回路２０６は，フェムト秒ベースのレーザスクライビングを約１０ミクロン以下の幅を有するストリート２０７によって分離することができる（［００５３］）。
イ　相違点２について
　上記（２）イ，ウのとおり，引用文献２及び引用文献３の記載から，ウエハに保護樹脂を塗布する方法としてスクリーン印刷することは，本願優先日において周知であったといえる。
　そして，引用発明において，水溶性マスクを形成するための樹脂を塗布する際に，所望する膜厚を有した樹脂を低コストかつ効率良く形成するために，周知の塗布方法からスクリーン印刷法を選択することに，格別な困難性は認められない。
　また，本件補正発明において，水溶性マスクを形成する際にスクリーン印刷を採用したことによる作用効果は，引用発明，引用文献２及び３に記載された技術の奏する作用効果から予測される範囲のものに過ぎず，格別顕著なものということはできない。
　したがって，引用発明において，スクリーン印刷により水溶性マスクを形成することは，当業者が容易に想到し得たことである。
ウ　相違点３について
　引用発明において，フェムト秒レーザのパルス幅は５０フェムト秒〜５００フェムト秒の範囲内である。
　ここで，上記（２）ア（イ）ｅのとおり，より短いパルス幅を採用することにより熱損傷や剥離等の問題が軽減することから，フェムト秒レーザのパルス幅について，５０フェムト秒〜５００フェムト秒の範囲の中から，４００フェムト秒以下を選択することは，当業者が容易に想到し得たことである。
エ　そして，これらの相違点を総合的に勘案しても，本件補正発明の奏する作用効果は，引用発明，引用文献２，及び，引用文献３に記載された技術の奏する作用効果から予測される範囲内のものにすぎず，格別顕著なものということはできない。
　
オ　したがって，本件補正発明は，引用発明及び引用文献２及び３に記載された技術に基づいて，当業者が容易に発明をすることができたものであり，特許法２９条２項の規定により，特許出願の際独立して特許を受けることができないものである。
　
３　本件補正についてのむすび
　よって，本件補正は，特許法１７条の２第６項において準用する同法１２６条７項の規定に違反するので，同法１５９条１項の規定において読み替えて準用する同法５３条１項の規定により却下すべきものである。
　よって，上記補正の却下の決定の結論のとおり決定する。
　
第３　本願発明について
１　本願発明
　令和元年１０月１７日にされた手続補正は，上記のとおり却下されたので，本願の請求項に係る発明は，平成３１年３月６日にされた手続補正により補正された特許請求の範囲の請求項１ないし１１に記載された事項により特定されるものであるところ，その請求項１に係る発明（以下「本願発明」という。）は，その請求項１に記載された事項により特定される，前記第２［理由］１（２）に記載のとおりのものである。
２　原査定の拒絶の理由
　原査定の拒絶の理由は，この出願の請求項１に係る発明は，本願の優先権主張の日前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献１に記載された発明及び引用文献２及び引用文献３に記載された事項に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない，というものである。
引用文献１：国際公開第２０１２／１７３７６８号
引用文献２：特開平１１−１１１６４６号公報
引用文献３：特開２０１１−１７６３４０号公報
３　引用文献
　原査定の拒絶の理由で引用された引用文献１ないし３及びその記載事項は，前記第２の［理由］２（２）に記載したとおりである。
　
４　対比・判断
　本願発明は，「ストリートの幅」について，前記第２の［理由］２で検討した本件補正発明の「１０ミクロン未満」から，「１０ミクロン以下」にまで，数値範囲を広げたものである。
　そうすると，本願発明の発明特定事項を全て含み，さらに数値範囲が狭く限定されたものに相当する本件補正発明が，前記第２の［理由］２（３），（４）に記載したとおり，引用発明及び引用文献２及び３に記載された技術に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も，引用発明及び引用文献２及び３に記載された技術に基づいて，当業者が容易に発明をすることができたものである。
　
第４　むすび
　以上のとおり，本願発明は，特許法２９条２項の規定により特許を受けることができないから，他の請求項に係る発明について検討するまでもなく，本願は拒絶されるべきものである。
よって，結論のとおり審決する。