【事件の表示】
　特願２０１８−２２０７００「プロセッサ」拒絶査定不服審判事件〔平成３１年　３月２８日出願公開、特開２０１９−　５００３９、請求項の数（５）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続きの経緯
　本願は，２０１４年８月６日（パリ条約による優先権主張　２０１３年８月６日　米国）を国際出願日とする特願２０１６−５３３３９０号の一部を平成３０年１１月２６日に新たな出願としたものであって，平成３０年１２月２６日に手続補正がなされ，平成３１年３月２２日に手続補正がなされ，令和２年１月１５日付けで拒絶理由通知がされ，令和２年４月２１日に意見書が提出されるとともに手続補正がなされ，令和２年５月２２日付けで拒絶査定（以下，「原査定」という。）がなされたが，これに対し，令和２年１０月２日に拒絶査定不服審判の請求がなされるとともに手続補正がなされたものである。
第２　令和２年５月２２日付けの原査定の概要
１．令和２年５月２２日付けの原査定の概要は以下のとおりである。
　本願請求項１−８に係る発明は，以下の引用文献１−３に基づいて，その発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
引用文献等一覧
１．国際公開第２０１３／０９５５９２号
２．特表２０１１−５１４５９８号公報
３．「Power ISA Version 2.07」, IBM, 3 May 2013, p.264
第３　審判請求時の補正について
　審判請求時の補正は，特許法第１７条の２第３項から第６項までの要件に違反しているものとはいえない。
　審判請求時の補正は，補正前の請求項１，３，４を削除し，補正前の請求項５を請求項１にするものであるから，請求項の削除を目的とするものである。
第４　本願発明
　本願請求項１−５に係る発明（以下，それぞれ「本願発明１」−「本願発明５」という。）は，令和２年１０月２日付けの手続補正で補正された特許請求の範囲の請求項１−５に記載された事項により特定される発明であり，本願発明１は以下のとおりの発明である。
　なお，符号Ａ−Ｌは，説明のために当審で付与したものであり，以下「構成Ａ」−「構成Ｌ」という。
「Ａ　ストレージと，宛て先レジスタと，デコードステージと，１または複数の実行ユニットを備えるプロセッサであって，
　Ｂ　前記ストレージは，ソースベクトルの第１部分を格納するものであり，
　Ｃ　前記ソースベクトルの前記第１部分には，第１のパックドデータフィールドが複数個備えられており，
　Ｄ　前記第１のパックドデータフィールドのそれぞれは，所定のビット数のビット列を格納するものであり，
　Ｅ　前記宛て先レジスタは，前記ソースベクトルの前記第１部分に対応する宛て先レジスタの第１部分を含み，
　Ｆ　ゲノム配列決定またはゲノム配列比較処理のために用いられ，ベクトルポピュレーションカウント演算およびマスクを指定する命令の，前記デコードステージによるデコードに応答して，前記１または複数の実行ユニットは，
　Ｇ　前記マスクに従って，前記ソースベクトルの前記第１部分内において，予め定められた二進値と等しいビット列を格納する前記第１のパックドデータフィールドのうちのマスクされていないフィールドの個数を，前記予め定められた二進値のそれぞれ毎にカウントし，
　Ｈ　前記予め定められた二進値のそれぞれ毎の，前記第１のパックドデータフィールドにおいてカウントした値を，前記宛て先レジスタの前記第１部分に格納するものであり，
　Ｉ　前記予め定められた二進値は，ヌクレオチドを表し，１つまたは複数存在するものであり，
　Ｊ　前記予め定められた二進値の各々は，前記所定のビット数を有し，
　Ｋ　前記所定のビット数は２であり，
　Ｌ　前記命令に対する前記予め定められた二進値は，００，０１，１０及び１１の４つ全てである
　Ａ　プロセッサ。」
　なお，本願発明２−５の概要は以下のとおりである。
　本願発明２−５は，本願発明１をさらに減縮した発明である。
第５　引用文献，引用発明等
１．引用文献１
（１）原査定の拒絶の理由で引用された引用文献１（国際公開第２０１３／０９５５９２号）には，以下の事項が記載されている。（当審注：下線は，参考のために当審で付与したものである。以下同様。）
「Exemplary 
Processor
 Figure 1A is a block diagram illustrating both an exemplary in-order pipeline and an exemplary register renaming, out-of-order issue/execution pipeline according to embodiments of the invention. Figure 1B is a block diagram illustrating both an exemplary embodiment of an in-order architecture core and an exemplary register renaming, out-of-order issue/execution architecture core to be included in a processor according to embodiments of the invention. The solid lined boxes in Figures 1 A-B illustrate the in-order pipeline and in-order core, while the optional addition of the dashed lined boxes illustrates the register renaming, out-of-order issue/execution pipeline and core. Given that the in-order aspect is a subset of the out-of-order aspect, the out-of-order aspect will be described. 
 In Figure 1 A, 
a processor pipeline 100 includes
a decode stage 106
an execute stage 116
（当審訳：
プロセッサ
　図１Ａは，インオーダパイプライン，及び，レジスタリネーミング，アウトオブオーダの発行／実行パイプラインの例を示すブロックダイアグラムである。図１Ｂは，プロセッサに含まれる，インオーダアーキテクチャコア及びレジスタリネーミング，アウトオブオーダの発行／実行アーキテクチャコアの例を示すブロックダイアグラムである。図１Ａ及びＢにおいて，実線の箱は，インオーダパイプライン及びインオーダコアを示しており，オプションである破線の箱は，レジスタリネーミング，アウトオブオーダの発行／実行パイプラインとコアを示している。インオーダに関することはアウトオブオーダに関することのサブセットであることを考え，アウトオブオーダに関することは後で記述する。
　図１Ａでは，
プロセッサパイプライン１００は，
デコードステージ１０６
実行ステージ１１６
を含
「 The front end unit 130 includes a branch prediction unit 132 coupled to an instruction cache unit 134, which is coupled to an instruction translation lookaside buffer (TLB) 136, which is coupled to an instruction fetch unit 138, which is coupled to a decode unit 140. 
The decode unit 140
decode instructions
（当審訳：フロントエンドユニット１３０は，デコードユニット１４０に接続された，命令フェッチユニット１３８に接続された，命令ＴＬＢ１３６に接続された，命令キャッシュユニット１３４に接続された，分岐予測ユニット１３２を含む。
デコードユニット１４０
は，命令をデコードし
「 Figure 8 illustrates 
selection logic 805
reads through each value stored in a first immediate value xmm2/m 801 and determines the number of times each of the values appear in a second immediate value xmm3 802
The results are then stored in a third immediate value xmml 820
（当審訳：図８は，
第１の即値ｘｍｍ２／ｍ　８０１に格納されたそれぞれの値を読み，それぞれの値が第２の即値ｘｍｍ３　８０２に現われる回数を決定する選択ロジック８０５
その結果は第３の即値ｘｍｍ１　８２０に格納される
「ＦＩＧ．８
」
　第１４頁第３１行−第１５頁第１０行の記載及びＦＩＧ．８からは，“
第１の即値に格納されたそれぞれの値及び第２の即値に格納されたそれぞれの値は，アルファベット１文字である
（２）上記引用文献１の記載（特に下線部の記載）より，上記引用文献１には，次の発明（以下，「引用発明」という。）が記載されていると認められる。
「命令をデコードするデコードユニットと，選択ロジックを備え，デコードステージ及び実行ステージを含むプロセッサパイプラインを実行するプロセッサであって，
　選択ロジックは，第１の即値に格納されたそれぞれの値を読み，それぞれの値が第２の即値に現われる回数を決定し，その結果を，第３の即値の対応する要素の位置に格納し，
　第１の即値に格納されたそれぞれの値及び第２の即値に格納されたそれぞれの値は，アルファベット１文字である，
　プロセッサ。」
２．引用文献２
（１）原査定の拒絶の理由で引用された引用文献２（特表２０１１−５１４５９８号公報）には，以下の事項が記載されている。
「【００５４】
【数４】
」
（２）上記引用文献２の記載（特に下線部の記載）より，上記引用文献２には，次の技術的事項が記載されていると認められる。
「ベクトルＶｓの一意的な要素に対応する書き込みマスクをセットし，ベクトルＶｓ内の同一の要素を識別して計数し，計数値をベクトルＶｄに記憶する命令。」
３．引用文献３
（１）原査定の拒絶の理由で引用された引用文献３（Power ISA Version 2.07, IBM, 3 May 2013, p.264）には，以下の事項が記載されている。
「
」
第６　対比・判断
１．本願発明１
（１）対比
　本願発明１と引用発明とを対比する。
ア．構成Ａについて
　引用発明の「第２の即値」は，何らかの手段に格納されていることは明らかであり，下記イ．の検討も踏まえれば，当該「第２の即値」を格納する手段が，本願発明１の「ストレージ」に相当する。
　同様に，下記エ．の検討も踏まえれば，引用発明の「第３の即値」を格納する手段が，本願発明１の「宛て先レジスタ」に相当する。
　引用発明の「デコードステージ」が，本願発明１の「デコードステージ」に相当する。
　引用発明の「選択ロジック」は，「決定」及び「格納」という処理を“実行”する“ユニット”であるので，本願発明１の「１または複数の実行ユニット」に対応する。
　したがって，引用発明と，本願発明１とは，「ストレージと，宛て先レジスタと，デコードステージと，１または複数の実行ユニットを備えるプロセッサであ」る点で共通する。
イ．構成Ｂ，Ｃについて
　引用発明の「第２の即値」は，処理のために入力されるデータであるので，“ソース”であり，また，複数のデータを格納しているので，“ベクトル”であるといえる。
　また，引用発明の「第２の即値」は，「第２の即値に格納されたそれぞれの値」のための“データフィールド”を“複数個”“パック”して“備え”ているといえる。
　したがって，引用発明の「第２の即値」は，本願発明１の「第１のパックドデータフィールドが複数個備えられて」いる「ソースベクトルの第１部分」に相当する。
ウ．構成Ｄについて
　引用発明の「第２の即値に格納されたそれぞれの値」は，「アルファベット１文字」分の“所定のビット数”のデータであるといえ，また，通常，データは“ビット列”である。
　したがって，引用発明の「第２の即値に格納されたそれぞれの値」のための“データフィールド”は，本願発明１の「所定のビット数のビット列を格納する」「第１のパックドデータフィールドのそれぞれ」に相当する。
エ．構成Ｅについて
　引用発明の「第３の即値」は，「第２の即値」に“対応する”ものである。
　したがって，引用発明の「第３の即値」を「格納」する手段は，本願発明１の「前記ソースベクトルの前記第１部分に対応する宛て先レジスタの第１部分」に相当する。
カ．構成Ｆについて
　引用発明は，「命令をデコード」して，「実行」しているので，引用発明の「選択ロジック」と，本願発明１の「１または複数の実行ユニット」とは，下記の点（相違点１）で相違するものの，“命令の，前記デコードステージによるデコードに応答”するものである点で共通する。
キ．構成Ｇについて
　引用発明の「選択ロジック」は，「第２の即値」において，“予め定められた”「第１の即値」のうちの「アルファベット１文字」が「現われる」「回数」を，「アルファベット１文字」の“それぞれ毎に”「決定」している。
　したがって，引用発明の「選択ロジック」と，本願発明１の「１または複数の実行ユニット」とは，下記の点（相違点２）で相違するものの，“前記ソースベクトルの前記第１部分内において，予め定められた二進値と等しいビット列を格納する前記第１のパックドデータフィールドのうちのフィールドの個数を，前記予め定められた二進値のそれぞれ毎にカウント”するものである点で共通する。
ク．構成Ｈについて
　引用発明の「選択ロジック」は，「第１の即値」のうちの「アルファベット１文字」の“それぞれ毎の”，「第２の即値」において「決定」した「回数」を，「第３の即値」を格納する手段に格納している。
　したがって，引用発明の「選択ロジック」と，本願発明１の「１または複数の実行ユニット」とは，「前記予め定められた二進値のそれぞれ毎の，前記第１のパックドデータフィールドにおいてカウントした値を，前記宛て先レジスタの前記第１部分に格納するもの」である点で共通する。
ケ．構成Ｉ−Ｌについて
　引用発明の「第２の即値に格納されたそれぞれの値」は，「アルファベット」であるので，「複数存在するもの」である。
　また，上記イ．の検討を踏まえると，引用発明の「第２の即値に格納されたそれぞれの値」は，「所定のビット数を有し」ているものである。
　したがって，引用発明の「第２の即値に格納されたそれぞれの値」と，本願発明１の「予め定められた二進値」とは，下記の点（相違点３）で相違するものの，“１つまたは複数存在するものであり，前記所定のビット数を有”するものである点で共通する。
　したがって，上記ア．−ケ．の検討内容を踏まえると，本願発明１と引用発明との間には，次の一致点，相違点があるといえる。
（一致点）
「ストレージと，宛て先レジスタと，デコードステージと，１または複数の実行ユニットを備えるプロセッサであって，
　前記ストレージは，ソースベクトルの第１部分を格納するものであり，
　前記ソースベクトルの前記第１部分には，第１のパックドデータフィールドが複数個備えられており，
　前記第１のパックドデータフィールドのそれぞれは，所定のビット数のビット列を格納するものであり，
　前記宛て先レジスタは，前記ソースベクトルの前記第１部分に対応する宛て先レジスタの第１部分を含み，
　命令の，前記デコードステージによるデコードに応答して，前記１または複数の実行ユニットは，
　前記ソースベクトルの前記第１部分内において，予め定められた二進値と等しいビット列を格納する前記第１のパックドデータフィールドのうちのフィールドの個数を，前記予め定められた二進値のそれぞれ毎にカウントし，
　前記予め定められた二進値のそれぞれ毎の，前記第１のパックドデータフィールドにおいてカウントした値を，前記宛て先レジスタの前記第１部分に格納するものであり，
　前記予め定められた二進値は，１つまたは複数存在するものであり，
　前記予め定められた二進値の各々は，前記所定のビット数を有する，
　プロセッサ。」
（相違点）
（相違点１）
　本願発明１の「１または複数の実行ユニット」は，「ゲノム配列決定またはゲノム配列比較処理のために用いられ，ベクトルポピュレーションカウント演算およびマスクを指定する命令」の「デコードに応答」するものであるのに対して，引用発明の「選択ロジック」は，そのような「命令」の「デコード」に応答するものではない点。
（相違点２）
　本願発明１の「１または複数の実行ユニット」は，“前記マスクに従って，前記第１のパックドデータフィールドのうちのマスクされていないフィールドの個数を，カウント”するものであるのに対して，引用発明の「選択ロジック」は，そのような「回数を決定」するものではない点。
（相違点３）
　本願発明１の「予め定められた二進値」は，“ヌクレオチドを表し，ビット数は２であり，００，０１，１０及び１１の４つ全てである”ものであるのに対して，引用発明の「第２の即値に格納されたそれぞれの値」は，そのようなものではない点。
（２）相違点についての判断
　上記相違点１から相違点３について検討する。
　引用文献１には，同文献に記載の「プロセッサ」を「ゲノム配列決定またはゲノム配列比較処理のために用い」ることは記載も示唆もされていないから，引用発明において，「アルファベット１文字」である「第１の即値」及び「第２の即値」を，ヌクレオチドを表し，ビット数が２である「００，０１，１０及び１１の４つ全て」に変更する動機は見当たらない。
　そして，引用発明において，マスクを指定する構成を付加して，００，０１，１０及び１１のそれぞれ毎に，マスクがセットされていないフィールドの個数をカウントする構成を採用することは，引用文献２や３に記載された技術事項を考慮しても，当業者が容易に想到し得たことであるとはいえない。
　したがって，本願発明１は，当業者であっても，引用発明及び引用文献２−３に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
２．本願発明２−５について
　本願発明２−５は，本願発明１をさらに減縮した発明であり，本願発明１の上記相違点に係る構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明及び引用文献２−３に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第７　原査定について
１．理由１（特許法第２９条第２項）について
　審判請求時の補正により，本願発明１−５は「前記命令に対する前記予め定められた二進値は，００，０１，１０及び１１の４つ全てである」（構成Ｌ）という事項を有するものとなっており，当業者であっても，拒絶査定において引用された引用文献１−３に基づいて，容易に発明できたものとはいえない。したがって，原査定の理由を維持することはできない。
第８　むすび
　以上のとおり，本願発明１−５は，当業者が引用発明及び引用文献２−３に記載された技術的事項に基づいて容易に発明をすることができたものではない。
　したがって，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。