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　特願２０１８−５６１６７７「インテグラルポストパッケージリペア」拒絶査定不服審判事件〔平成２９年１２月　７日国際公開、ＷＯ２０１７／２０９７８１、令和　１年　７月１８日国内公表、特表２０１９−５２０６３９、請求項の数（１５）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本件審判請求に係る出願（以下，「本願」という。）は，２０１６年９月２２日（パリ条約による優先権主張外国庁受理２０１６年５月２８日（以下，「優先日」という。），アメリカ合衆国）を国際出願日とする特許出願であって，平成３１年２月２１日に手続補正書が提出され，令和元年９月２０日に手続補正書が提出され，同年１２月１２日付けで拒絶理由が通知され，令和２年３月１７日に意見書及び手続補正書が提出されたが，同年６月９日付けで拒絶査定がなされ，これに対し，同年１０月１３日に拒絶査定不服審判が請求されると同時に手続補正がなされたものである。
第２　原査定の概要
　原査定（令和２年６月９日付け拒絶査定）の概要は次のとおりである。
　請求項１−６，１１−１４に係る発明について，引用文献１−３に基づいて，当業者が容易に発明できたものであるとし，請求項７−１０に係る発明について，引用文献１及び４に基づいて，当業者が容易に発明できたものであるとし，請求項１５に係る発明について，引用文献１−４に基づいて，当業者が容易に発明できたものであるとして，いずれも，特許法２９条２項の規定により特許を受けることができないというものである。
引用文献等一覧
１．特開平１１−３２９０号公報
２．特開平５−２１０５９５号公報
３．特開２０１５−２０７３２９号公報
４．特開２０１２−１９８７２７号公報
第３　本願発明
　本願請求項１−１５に係る発明（以下，それぞれ「本願発明１」−「本願発明１５」という。）は，令和２年１０月１３日にされた手続補正で補正された特許請求の範囲の請求項１−１５に記載された事項により特定される発明であり，本願発明１及び本願発明７は，それぞれ以下のとおりの発明である。なお，符号「１Ａ」〜「１Ｅ」，「７Ａ」〜「７Ｅ」は，当審において付与したものであり，それぞれの構成を，「構成１Ａ」などという。
「【請求項１】
１Ａ　ホストインタフェース（６４２）から受信したデータアクセス要求をダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリインタフェース（６４４）に提供される対応するメモリアクセスに変換し，前記ＤＲＡＭメモリインタフェース（６４４）から受信した応答に応じて返送データを前記ホストインタフェース（６４２）に提供するメモリチャネルコントローラ（６４０）であって，前記応答は，返送データと，複数のエラー訂正コード（ＥＣＣ）ビットと，を含む，メモリチャネルコントローラ（６４０）と，
１Ｂ　前記返送データ内のエラーをカウントするために前記メモリチャネルコントローラ（６４０）に接続された第１エラーカウンタ（６５２）であって，所定の状態に達したことに応じて制御信号を提供する第１エラーカウンタ（６５２）と，
１Ｃ　前記メモリチャネルコントローラ（６４０）に接続されたバックグラウンドスクラバ（６２４）であって，前記メモリチャネルコントローラ（６４０）を制御して，メモリシステム（６７０）の全てのメモリ位置からデータを特定のレートで順次且つ定期的に読出し，データエラーが発生したか否かを前記メモリシステム（６７０）のメモリ位置毎に判別し，データエラーが発生した場合に，前記データエラーがハードエラーかソフトエラーかを判別することなく前記データエラーが訂正可能か否かを判別し，訂正可能なエラーを検出したことに応じて，前記第１エラーカウンタ（６５２）をインクリメントして，訂正済みデータを再書込みするバックグラウンドスクラバ（６２４）と，
１Ｄ　前記メモリチャネルコントローラ（６４０）に接続されたデータプロセッサ（６１０）であって，前記制御信号に応じて前記メモリシステム（６７０）を用いてポストパッケージリペア動作を実行するデータプロセッサ（６１０）と，を備える，
１Ｅ　ポストパッケージメモリリペアシステム（６００）。」
「【請求項７】
７Ａ　ホストインタフェース（６４２）から受信したデータアクセス要求をダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリインタフェース（６４４）に提供される対応するメモリアクセスに変換し，前記ＤＲＡＭメモリインタフェース（６４４）から受信した応答に応じて返送データを前記ホストインタフェース（６４２）に提供するメモリチャネルコントローラ（６４０）であって，前記応答は，返送データと，複数のエラー訂正コード（ＥＣＣ）ビットと，を含み，
７Ｂ　前記メモリチャネルコントローラ（６４０）は，前記返送データに対応する前記複数のエラー訂正コード（ＥＣＣ）ビットに基づいてエラーチェックを実行することによって前記返送データ内のエラーを検出し，前記返送データ内のエラーを検出したことに応じて第１制御信号を提供し，前記返送データ内のエラーがハードエラーかソフトエラーかを判別することなく前記返送データ内のエラーが訂正可能なエラーであることを検出したことに応じて，カウント信号を提供する，メモリチャネルコントローラ（６４０）と，
７Ｃ　前記カウント信号に応じて前記訂正可能なエラーをカウントするために前記メモリチャネルコントローラ（６４０）に接続された第１エラーカウンタ（６５２）であって，前記第１エラーカウンタ（６５２）が所定の状態に達したことに応じて第２制御信号を提供する第１エラーカウンタ（６５２）と，を備え，
７Ｄ　前記メモリチャネルコントローラ（６４０）は，前記返送データ内のエラーが訂正不可能なエラーであると判別したことに応じて第３制御信号を提供する，
７Ｅ　メモリコントローラ（６３０）。」
　また，本願発明２−６は，本願発明１を減縮した発明であり，本願発明８−１０は，本願発明７を減縮した発明である。そして，本願発明１１は，本願発明１に対応する方法の発明であり，本願発明１２−１５は，本願発明１１を減縮した発明である。
第４　引用文献，引用発明等
１　引用文献１について
（１）引用文献１の記載
　原査定の拒絶の理由に引用された引用文献１（特開平１１−３２９０号公報）には，図面とともに次の事項が記載されている（下線は当審が付与した。）。
ア「【０００８】
　図１は，本発明の実施例を示すブロック図である。図１において，
１はメモリコントローラである。２はＥＣＣ制御回路であり，ＥＣＣチェック，訂正，コード生成を司る。３はカウンタ部であり，後述する分割されたメモリ領域各々に対応して，そこで発生した１ビットエラーの回数を計数するｍ個のカウンタｃ（０）〜ｃ（ｍ−１）により構成される。４はしきい値判定回路であり，カウンタ部３で計数されたエラー数の何れかがしきい値を越えたときに，エラー信号をＣＰＵ６に通知する。
７はデータバスであり，ＥＣＣコードを含んでも含まなくても良い。９はメモリ部であり，ｍ個のある一定単位のモジュールｄ（０）〜ｄ（ｍ−１）から構成されている。１０はメモリデータバスであり，ＥＣＣコードを含んでいる。
　【０００９】
　以下に，図１に示す実施例の動作について説明する。
　【００１０】
　まず，メモリ部９からデータを読み出す場合を考える。
ＣＰＵ６からアクセスアドレスがアドレスバス８を通じて，メモリコントローラに伝達される。メモリコントローラは，上記アドレスに対応したメモリモジュールｄ（ｎ）からデータを読み出し，該メモリデータバス１０を通じてメモリコントローラ１に入力される。そして，ＥＣＣ制御回路２のＥＣＣ制御部でチェックされる。もし，このとき，１ビットエラーがあれば，該当メモリモジュールｄ（ｎ）に対応するカウンタｃ（ｎ）を１だけ増加させ，しきい値判定回路４によりしきい値に到達したかを判定する。そして，この処理を繰り返し，ＥＣＣ１ビットエラーカウンタｃが予め定められたしきい値を越えた場合には，メモリモジュールｄ（ｎ）に不良があると判定し，判定回路４はエラー信号１１を有効にし，ＣＰＵ６にエラーを通知する。
　【００１１】
（１）エラー伝達
（２）エラー要因解析（ＥＣＣ１ビットエラー）
（３）アドレス取得
（４）空き領域判定
（５）データコピー
（６）エラー発生領域無効化
　なお，ＯＳがＥＣＣ１ビットエラーを検知する方法には，ハードウェアが前述のようにＯＳに割り込みを上げる方法の他に，ＯＳが定期的にポーリングして，エラーを検知する方法などがある。
　【００１２】
　さらに，メモリ以外に補助記憶装置を備えて，これらをデータの退避先領域とすることもできる。」
イ「【図１】
」
（２）引用発明の認定
　上記ア，イによれば，引用文献１には，次の発明（以下，「引用発明１」及び「引用発明２」という。）が記載されていると認められる。
＜引用発明１＞
「ＥＣＣ制御回路と，カウンタ部と，しきい値判定回路とを備えたメモリコントローラが，データバス及びアドレスバスによりＣＰＵと接続されるとともに，メモリデータバスによりメモリモジュールと接続されてなるシステムであって，
　前記メモリコントローラは，前記アドレスバスを通じて前記ＣＰＵからアクセスアドレスを受信し，当該アクセスアドレスに対応した前記メモリモジュールから，前記メモリデータバスを通じてデータを読み出し，当該データを前記ＥＣＣ制御回路のＥＣＣ制御部がチェックして，１ビットエラーがあれば，当該メモリモジュールに対応する前記カウンタ部のカウンタを１だけインクリメントし，前記しきい値判定回路により，計数されたエラー数がしきい値に到達したか判定し，しきい値を越えたと判定されたときに，前記ＣＰＵにエラーを通知する，
　システム。」
＜引用発明２＞
「ＥＣＣ制御回路と，カウンタ部と，しきい値判定回路とを備えたメモリコントローラであって，
　データバス及びアドレスバスによりＣＰＵと接続されるとともに，
　メモリデータバスによりメモリモジュールと接続されてなり，
　前記アドレスバスを通じて前記ＣＰＵからアクセスアドレスを受信し，当該アクセスアドレスに対応した前記メモリモジュールから，前記メモリデータバスを通じてデータを読み出し，当該データを前記ＥＣＣ制御回路のＥＣＣ制御部がチェックして，１ビットエラーがあれば，当該メモリモジュールに対応する前記カウンタ部のカウンタを１だけインクリメントし，前記しきい値判定回路により，計数されたエラー数がしきい値に到達したか判定し，しきい値を越えたと判定されたときに，前記ＣＰＵにエラーを通知する，
　メモリコントローラ。」
２　引用文献２−４について
（１）引用文献２に記載された技術事項
　原査定の拒絶の理由に引用された引用文献２（特開平５−２１０５９５号公報）の発明の詳細な説明の段落【０００８】〜【００６１】等の記載によれば，引用文献２には，「メモリコントローラに，スクラブ動作を行う装置を接続し，スクラビング動作中に，エラー訂正符号を読み出し，再書き込みを行うこと」が記載されていると認められる。
（２）引用文献３に記載された技術事項
　原査定の拒絶の理由に引用された引用文献３（特開２０１５−２０７３２９号公報）の発明の詳細な説明の段落【０００２】〜【０００６】等の記載によれば，引用文献３には，「ポストパッケージリペア動作を利用して，不良メモリセルを置き換え，不良メモリセルを利用しないように制御すること」が記載されていると認められる。
（３）引用文献４に記載された周知技術
　原査定に引用された引用文献４（特開２０１２−１９８７２７号公報）の発明の詳細な説明の段落【００２３】〜【０１０６】等に記載のように，「メモリコントローラで，エラー訂正不可能なエラーを検出した場合に，エラー訂正不可能なエラーであることを示す信号を提供すること」は周知技術であると認められる。
第５　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用発明１とを対比すると，次のことがいえる。
　引用発明１において，アドレスバスを通じてＣＰＵから受信したアクセスアドレスに対応したメモリモジュールから，メモリデータバスを通じて読み出されたデータは，データバスを通じてＣＰＵに返送されることは自明である。したがって，引用発明１の「データ」は，本願発明１の「返送データ」に相当し，引用発明１において，「ＥＣＣ制御部」が「データ」をチェックして，１ビットエラーがあれば，「カウンタ部のカウンタを１だけインクリメント」することは，エラーの内容が特定されているものの，本願発明１において，「第１エラーカウンタ」が，「返送データ内のエラーをカウント」することに対応するといえる。
　また，引用発明１において，「しきい値判定回路」が，計数されたエラー数がしきい値に到達したか判定し，しきい値を超えた場合にＣＰＵにエラーを通知することは，通知の際に何らかの信号を発生させることは自明であるから，本願発明１において，「第１エラーカウンタ」が，「所定の状態に達したことに応じて」「信号を提供する」ことに対応するといえる。
　そして，引用発明１の「メモリコントローラ」は，ＣＰＵから受信したアクセスアドレスに対応したメモリモジュールからデータを読み出す機能を有する手段であるから，本願発明１の「ホストインタフェース（６４２）から受信したデータアクセス要求をダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリインタフェース（６４４）に提供される対応するメモリアクセスに変換し，前記ＤＲＡＭメモリインタフェース（６４４）から受信した応答に応じて返送データを前記ホストインタフェース（６４２）に提供するメモリチャネルコントローラ」とは，メモリを読み出す手段を備える点で共通する。
　したがって，本願発明１と引用発明１との間には，次の一致点，相違点があるといえる。
（一致点）
「メモリを読み出す手段と，エラーをカウントするためのエラーカウンタであって，所定の状態に達したことに応じて信号を提供するエラーカウンタとを備えたシステム。」
（相違点１）
　本願発明１のメモリを読み出す手段は，「ホストインタフェース（６４２）から受信したデータアクセス要求をダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリインタフェース（６４４）に提供される対応するメモリアクセスに変換し，前記ＤＲＡＭメモリインタフェース（６４４）から受信した応答に応じて返送データを前記ホストインタフェース（６４２）に提供するメモリチャネルコントローラ（６４０）であって，前記応答は，返送データと，複数のエラー訂正コード（ＥＣＣ）ビットと，を含む，メモリチャネルコントローラ（６４０）」であるのに対して，引用発明１のメモリコントローラは，ホストインタフェース及びダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリインタフェースとともに用いられるかどうか不明な点。
（相違点２）
　本願発明１では，「前記メモリチャネルコントローラ（６４０）に接続されたバックグラウンドスクラバ（６２４）であって，前記メモリチャネルコントローラ（６４０）を制御して，メモリシステム（６７０）の全てのメモリ位置からデータを特定のレートで順次且つ定期的に読出し，データエラーが発生したか否かを前記メモリシステム（６７０）のメモリ位置毎に判別し，データエラーが発生した場合に，前記データエラーがハードエラーかソフトエラーかを判別することなく前記データエラーが訂正可能か否かを判別し，訂正可能なエラーを検出したことに応じて，前記第１エラーカウンタ（６５２）をインクリメントして，訂正済みデータを再書込みするバックグラウンドスクラバ（６２４）」を備えるのに対して，引用発明１は，そのような構成を備えていない点。
（相違点３）
　本願発明１では，「前記メモリチャネルコントローラ（６４０）に接続されたデータプロセッサ（６１０）であって，前記制御信号に応じて前記メモリシステム（６７０）を用いてポストパッケージリペア動作を実行するデータプロセッサ（６１０）」を備えるのに対して，引用発明１は，そのような構成を備えていない点。
（２）相違点についての判断
　事案に鑑み，上記相違点２，３について検討する。
　引用文献２には，メモリコントローラに，スクラブ動作を行う装置を接続することが記載され，また，引用文献３には，ポストパッケージリペア動作を行うことが記載されている。
　しかしながら，引用発明１には，引用文献２，３に記載された技術事項を組み合わせて用いることを示唆する記載や，その契機となり得る記載はなく，引用文献２，３に記載された技術事項を組み合わせて用いることが当業者にとって自明であるということもできない。
　また，たとえ，引用文献２，３に記載の技術事項を，引用発明１と組み合わせて用いるとしても，「全てのメモリ位置からデータを特定のレートで順次且つ定期的に読出し，データエラーが発生したか否かをメモリ位置毎に判別し，データエラーが発生した場合に，前記データエラーがハードエラーかソフトエラーかを判別することなく前記データエラーが訂正可能か否かを判別し，訂正可能なエラーを検出したこと」に応じて，引用発明１に備わるカウンタ部のカウントをインクリメントする構成とし，計数されたエラー数がしきい値を超えたと判定されたときに，「ポストパッケージリペア動作を実行する」構成として，上記相違点２及び３に係る構成を得ることは，当業者といえども容易に想到し得ることとはいえない。
　したがって，他の相違点について判断するまでもなく，本願発明１は，当業者であっても，引用発明１及び引用文献２，３に記載された技術事項に基づいて，容易に発明できたものであるとはいえない。
２　本願発明２−６について
　請求項１を引用する本願発明２−６も，引用発明１との相違点２，３に係る，本願発明１の構成１Ｃ及び１Ｄを備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明１，引用文献２，３に記載された技術事項に基づいて容易に発明できたものとはいえない。
３　本願発明１１−１５について
　本願発明１１は，本願発明１に対応する方法の発明であり，本願発明１の構成１Ｃに相当する「前記返送データ及び前記複数のＥＣＣビットに従ってエラーについてメモリシステム（６７０）の全てのメモリ位置を特定のレートで定期的にバックグラウンドスクラブし，データエラーが発生したか否かを前記メモリシステム（６７０）のメモリ位置毎に判別し，前記データエラーがハードエラーかソフトエラーかを判別することなく前記データエラーが訂正可能か否かを判別し，訂正可能なエラーをリペアすること」との構成（以下，「構成１１Ｃ」という。），及び，同１Ｄに相当する「前記バックグラウンドスクラブの間に，エラーカウンタ（６５２）が終了カウントに達するように前記メモリシステム（６７０）の領域内の所定数の前記データエラーをカウントしたことに応じて，前記メモリシステム上でポストパッケージリペア動作を実行すること」との構成（以下，「構成１１Ｄ」という。）を備えるものであるから，本願発明１と同様の理由により，当業者であっても，引用発明１及び引用文献２，３に記載された技術事項に基づいて容易に発明できたものとはいえない。
　また，請求項１１を引用する本願発明１２−１４も，上記構成１１Ｃ及び１１Ｄを備えるものであるから，本願発明１１と同様の理由により，当業者であっても，引用発明１及び引用文献２，３に記載された技術事項に基づいて容易に発明できたものとはいえない。
　そして，本願発明１５については，原査定において，引用発明１及び引用文献２，３に加えて，引用文献４に記載された周知技術が引用されているが，かかる周知技術は，上記構成１１Ｃ及び１１Ｄについて何ら示唆するものではないから，本願発明１５も，本願発明１１と同様に，当業者が容易に想到できたものということはできない。
４　本願発明７について
（１）対比
　本願発明７と引用発明２とを対比すると，次のことがいえる。
　引用発明２において，アドレスバスを通じてＣＰＵから受信したアクセスアドレスに対応したメモリモジュールから，メモリデータバスを通じて読み出されたデータは，データバスを通じてＣＰＵに返送されることは自明である。したがって，引用発明２の「データ」は，本願発明７の「返送データ」に相当し，引用発明２において，「ＥＣＣ制御部」が「データ」をチェックして，１ビットエラーがあれば，「カウンタ部のカウンタを１だけインクリメント」することと，本願発明７において，メモリチャネルコントローラの提供する「カウント信号」に応じて，「第１エラーカウンタ」が「訂正可能なエラーをカウント」することとは，カウントするエラーの内容は異なるものの，「所定のエラーをカウントする」ことである点では共通する。
　また，引用発明２において，「しきい値判定回路」が，計数されたエラー数がしきい値に到達したか判定し，しきい値を超えた場合にＣＰＵにエラーを通知することは，エラーを通知する際に何らかの信号を発生させることは自明であるから，本願発明７において，「第１エラーカウンタ」が，「所定の状態に達したことに応じて」「信号を提供する」ことに対応するといえる。
　そして，引用発明２の「メモリコントローラ」は，ＣＰＵから受信したアクセスアドレスに対応したメモリモジュールからデータを読み出す機能を有する手段であるから，本願発明７の「ホストインタフェース（６４２）から受信したデータアクセス要求をダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリインタフェース（６４４）に提供される対応するメモリアクセスに変換し，前記ＤＲＡＭメモリインタフェース（６４４）から受信した応答に応じて返送データを前記ホストインタフェース（６４２）に提供するメモリチャネルコントローラ」とは，メモリを読み出す手段を備える点で共通する。
　したがって，本願発明７と引用発明２との間には，次の一致点，相違点があるといえる。
（一致点）
「メモリを読み出す手段を備え，所定のエラーをカウントするためのエラーカウンタであって，所定の状態に達したことに応じて信号を提供するエラーカウンタを備えたメモリコントローラ。」
（相違点１）
　本願発明７のメモリを読み出す手段は，「ホストインタフェース（６４２）から受信したデータアクセス要求をダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリインタフェース（６４４）に提供される対応するメモリアクセスに変換し，前記ＤＲＡＭメモリインタフェース（６４４）から受信した応答に応じて返送データを前記ホストインタフェース（６４２）に提供するメモリチャネルコントローラ（６４０）であって，前記応答は，返送データと，複数のエラー訂正コード（ＥＣＣ）ビットと，を含」むのに対して，引用発明２の「メモリコントローラ」は，ホストインタフェース及びダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリインタフェースとともに用いられるかどうか不明な点。
（相違点２）
　本願発明７では，「前記メモリチャネルコントローラ（６４０）は，前記返送データに対応する前記複数のエラー訂正コード（ＥＣＣ）ビットに基づいてエラーチェックを実行することによって前記返送データ内のエラーを検出し，前記返送データ内のエラーを検出したことに応じて第１制御信号を提供し，前記返送データ内のエラーがハードエラーかソフトエラーかを判別することなく前記返送データ内のエラーが訂正可能なエラーであることを検出したことに応じて，カウント信号を提供する」のに対して，引用発明２は，「エラーを検出したことに応じて，第１制御信号を提供」するものではなく，「前記返送データ内のエラーがハードエラーかソフトエラーかを判別することなく前記返送データ内のエラーが訂正可能なエラーであることを検出したことに応じて，カウント信号を提供する」ものでもない点。
（相違点３）
　本願発明７では，「前記メモリチャネルコントローラ（６４０）は，前記返送データ内のエラーが訂正不可能なエラーであると判別したことに応じて第３制御信号を提供する」のに対して，引用発明２は，かかる機能を備えていない点。
（２）相違点についての判断
　事案に鑑み，上記相違点２，３について検討する。
　引用文献４に記載のように，「メモリコントローラで，エラー訂正不可能なエラーを検出した場合に，エラー訂正不可能なエラーであることを示す信号を提供すること」は周知技術であると認められる。
　しかしながら，引用文献１には，メモリコントローラのＥＣＣ回路のＥＣＣ制御部において，１ビットエラーを検出することが記載されるに留まり，エラー訂正不可能なエラー等，その他のエラーを検出することは記載も示唆もなされておらず，当業者にとって自明であるともいえない。
　そうすると，引用発明２は，相違点２に係る「返送データ内のエラーを検出したことに応じて第１制御信号を提供」する構成と，「前記返送データ内のエラーがハードエラーかソフトエラーかを判別することなく前記返送データ内のエラーが訂正可能なエラーであることを検出したことに応じて，カウント信号を提供する」構成と，相違点３に係る「返送データ内のエラーが訂正不可能なエラーであると判別したことに応じて第３制御信号を提供する」構成の全てを付加するための前提構成を欠くものであるから，上記周知技術を踏まえたとしても，相違点２及び３に係る構成の全てを付加することは，当業者が容易に想到し得るとはいえない。
　したがって，他の相違点について判断するまでもなく，本願発明７は，当業者であっても，引用発明２及び引用文献４に記載の周知技術に基づいて，容易に発明できたものであるとはいえない。
５　本願発明８−１０について
　請求項７を引用する本願発明８−１０も，引用発明２との相違点２及び３に係る，本願発明７の構成７Ｂ及び７Ｄを備えるものであるから，本願発明７と同じ理由により，当業者であっても，引用発明２及び引用文献４に記載された周知技術に基づいて容易に発明できたものとはいえない。
第６　原査定について
　原査定は，請求項１−６，１１−１４に係る発明について，引用文献１−３に基づいて，当業者が容易に発明できたものであるとし，請求項７−１０に係る発明について，引用文献１，４に基づいて，当業者が容易に発明できたものであるとし，請求項１５に係る発明について，引用文献１−４に基づいて，当業者が容易に発明できたものであるとして，いずれも，特許法２９条２項の規定により特許を受けることができないというものであるが，上記のとおり，本願発明１−１５は，拒絶査定において引用された引用文献１に記載された発明及び引用文献２，３に記載された技術事項ならびに引用文献４に記載された周知技術に基づいて，当業者が容易に発明できたものではない。したがって，原査定を維持することはできない。
第７　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。