(57)【要約】ＣＭＯＳデバイスおよび作製方法が開示されている。本発明では、ＣＭＯＳデバイスおよびＣＭＯＳ集積回路の文脈の中でソースおよび／またはドレイン・コンタクト作製においてショットキ・バリア・コンタクトを用いて、ハロー／ポケット注入、浅いソース／ドレイン・エクステンションに対する必要性をなくし、短チャネル効果、ウェル注入ステップ、および複雑なデバイス・アイソレーション・ステップを制御する。加えて、本発明では、ＣＭＯＳデバイス動作に付随する寄生のバイポーラ・ゲインをなくし、製造コストを下げ、デバイス性能パラメータの制御を厳しくし、従来技術と比べて優れたデバイス特性を与える。
2006514424.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型チャネル・ドーパントを有する少なくとも１つのショットキ・バリアＮＭＯＳデバイスと、
Ｎ型チャネル・ドーパントを有する少なくとも１つのショットキ・バリアＰＭＯＳデバイスと、を含み、
Ｐ型およびＮ型チャネル・ドーパントの少なくとも一方が、オーミック・コンタクトを介して電気的にコンタクトされてはいない半導体基板上のＣＭＯＳデバイス。
【請求項２】
少なくとも１つのショットキ・バリアＮＭＯＳ活性領域内に配置される少なくとも１つのショットキ・バリアＮＭＯＳデバイスと、
少なくとも１つのショットキ・バリアＰＭＯＳ活性領域内に配置される少なくとも１つのショットキ・バリアＰＭＯＳデバイスと、
ショットキ・バリアＮＭＯＳ活性領域およびショットキ・バリアＰＭＯＳ活性領域の少なくとも一方内の少なくとも１つのウェル注入であって、オーミック・コンタクトを介して電気的にコンタクトされてはいないウェル注入と、を含む半導体基板上のＣＭＯＳデバイス。
【請求項３】
少なくとも１つのショットキ・バリアＮＭＯＳデバイスと、
少なくとも１つのショットキ・バリアＰＭＯＳデバイスと、
デバイスを電気的にアイソレートするための手段であって、半導体基板内に凹部ではない手段と、を含む半導体基板上のＣＭＯＳデバイス。
【請求項４】
少なくとも１つのショットキ・バリアＮＭＯＳデバイスを有する少なくとも１つのショットキ・バリアＮＭＯＳ活性領域と、
少なくとも１つのショットキ・バリアＰＭＯＳデバイスを有する少なくとも１つのショットキ・バリアＰＭＯＳ活性領域と、
ショットキ・バリアＮＭＯＳ活性領域およびショットキ・バリアＰＭＯＳ活性領域に対するアイソレーションをもたらす少なくとも１つのフィールド領域であって、半導体基板内に凹部ではない電気的絶縁体層を含むフィールド領域と、を含む半導体基板上のＣＭＯＳデバイス。
【請求項５】
半導体基板上へのＣＭＯＳデバイスの作製方法であって、
少なくとも１つのショットキ・バリアＮＭＯＳ活性領域を設けるステップと、
少なくとも１つのショットキ・バリアＰＭＯＳ活性領域を設けるステップと、
第１のタイプの金属を、少なくとも１つのショットキ・バリアＮＭＯＳ活性領域の少なくとも一部の領域内に形成する一方で、第１のタイプの金属が半導体基板の他の領域内に形成されないようにするステップと、
第２のタイプの金属を、少なくとも１つのショットキ・バリアＰＭＯＳ活性領域の少なくとも一部の領域内に形成する一方で、第２のタイプの金属が半導体基板の他の領域に形成されないようにするステップと、を含む方法。
【請求項６】
デュアル排除マスク・プロセスを用いた半導体基板上へのＣＭＯＳデバイスの作製方法であって、
少なくとも１つのゲート電極および露出した半導体基板の領域を含む少なくとも１つのショットキ・バリアＮＭＯＳ活性領域を設けるステップと、
少なくとも１つのゲート電極および露出した半導体基板の領域を含む少なくとも１つのショットキ・バリアＰＭＯＳ活性領域を設けるステップと、
ショットキ・バリアＰＭＯＳ活性領域内の露出した半導体基板の領域内に第１のタイプの金属が形成されないようにする一方で、ショットキ・バリアＮＭＯＳ活性領域の露出した半導体基板の領域を露出させてこの領域内に第１のタイプの金属が形成されるようにするための第１の排除マスク層を設けるステップと、
ショットキ・バリアＮＭＯＳ活性領域内の露出した半導体基板の領域内に第２のタイプの金属が形成されないようにする一方で、ショットキ・バリアＰＭＯＳ活性領域の露出した半導体基板の領域を露出させてこの領域内に第２のタイプの金属が形成されるようにするための第２の排除マスク層を設けるステップと、を含む方法。
【請求項７】
ショットキ・バリアＮＭＯＳおよびＰＭＯＳ活性領域内のゲート電極が電気絶縁性のサイドウォール・スペーサを有し、前記方法がさらに、
ショットキ・バリアＰＭＯＳ活性領域に対する第１の排除マスク層を、第１の排除マスク層のエッチ・レートがサイドウォール・スペーサのエッチ・レートよりも大きいエッチングを用いてパターニングして、ショットキ・バリアＮＭＯＳ活性領域内の半導体基板を露出させるステップであって、ショットキ・バリアＮＭＯＳ活性領域は、露出した半導体基板の少なくとも一部の領域が、露出したゲート電極に近接している、ステップと、
ショットキまたはショットキ様のコンタクトをショットキ・バリアＮＭＯＳ活性領域の露出した半導体基板領域内に、部分的に、露出した半導体基板と反応する金属層を設けることによって、設けるステップであって、サイドウォール・スペーサは、ゲート電極サイドウォールと金属層との間の化学反応に対する連続的なバリアをもたらす、ステップと、
ショットキ・バリアＮＭＯＳ活性領域に対する第２の排除マスク層を、第２の排除マスク層のエッチ・レートがサイドウォール・スペーサのエッチ・レートよりも大きいエッチングを用いてパターニングして、ショットキ・バリアＰＭＯＳ活性領域内の半導体基板を露出させるステップであって、ショットキ・バリアＰＭＯＳ活性領域は、露出した半導体基板の少なくとも一部の領域が、露出したゲート電極に近接している、ステップと、
ショットキまたはショットキ様のコンタクトをショットキ・バリアＰＭＯＳ活性領域の露出した半導体基板領域内に、部分的に、露出した半導体基板と反応するショットキ金属層を設けることによって、設けるステップであって、サイドウォール・スペーサは、ゲート電極サイドウォールと金属層との間の化学反応に対する連続的なバリアをもたらす、ステップと、を含む請求項６に記載の方法。
【請求項８】
デュアル排除マスク・プロセスを用いた半導体基板上へのＣＭＯＳデバイスの作製方法であって、
少なくとも１つのゲート電極を、半導体基板の少なくとも１つのショットキ・バリアＮ型活性領域内に設けるステップであって、ゲート電極は電気絶縁性のサイドウォール・スペーサを有するステップと、
少なくとも１つのゲート電極を、半導体基板の少なくとも１つのショットキ・バリアＰ型活性領域内に設けるステップであって、ゲート電極は電気絶縁性のサイドウォール・スペーサを有するステップと、
ショットキ・バリアＰ型活性領域に対する第１の排除マスク層を設け、排除マスク層を、排除マスク層のエッチ・レートがサイドウォール・スペーサのエッチ・レートよりも大きいエッチングを用いてパターニングして、ショットキ・バリアＮ型活性領域内の半導体基板の少なくとも一部を露出させるステップと、
ショットキまたはショットキ様のコンタクトをショットキ・バリアＮ型活性領域の露出した半導体基板内に、露出した半導体基板と反応する薄い金属層を設けることによって、設けるステップであって、露出したサイドウォール・スペーサは、ゲート電極と薄い金属層との間の化学反応に対する連続的なバリアをもたらすステップと、
ショットキ・バリアＮ型活性領域に対する第２の排除マスク層を設け、排除マスク層を、排除マスク層のエッチ・レートがサイドウォール・スペーサのエッチ・レートよりも大きいエッチングを用いてパターニングして、ショットキ・バリアＰ型活性領域の少なくとも一部における半導体基板を露出させるステップと、
ショットキまたはショットキ様のコンタクトをショットキ・バリアＰ型活性領域の露出した半導体基板内に、露出した半導体基板と反応するショットキ・コンタクト材料を設けることによって、設けるステップであって、露出したサイドウォール・スペーサは、ゲート電極とショットキ・コンタクト材料との間の化学反応に対する連続的なバリアをもたらすステップと、を含む方法。
【請求項９】
ショットキ・バリアＰ型活性領域のソース電極およびドレイン電極を、プラチナ・シリサイド、パラジウム・シリサイド、およびイリジウム・シリサイドからなる群の要素から形成する請求項８に記載の方法。
【請求項１０】
ショットキ・バリアＮ型活性領域のソース電極およびドレイン電極を、希土類シリサイドからなる群の要素から形成する請求項８に記載の方法。
【請求項１１】
ショットキ・バリアＰ型活性領域のソースおよびドレイン電極の少なくとも一方が、少なくともソースおよびドレイン電極間のチャネルに隣接する領域における半導体基板とショットキまたはショットキ様のコンタクトを形成する請求項８に記載の方法。
【請求項１２】
ショットキ・バリアＮ型活性領域のソースまたはドレイン電極の少なくとも一方が、少なくともソースおよびドレイン電極間のチャネルに隣接する領域における半導体基板とショットキまたはショットキ様のコンタクトを形成する請求項８に記載の方法。
【請求項１３】
ショットキ・バリアＰ型活性領域のソースおよびドレイン電極の少なくとも一方と半導体基板との間の界面全体が、半導体基板とのショットキ・コンタクトまたはショットキ様の領域を形成する請求項８に記載の方法。
【請求項１４】
ショットキ・バリアＮ型活性領域のソースおよびドレイン電極の少なくとも一方と半導体基板との間の界面全体が、半導体基板とのショットキ・コンタクトまたはショットキ様の領域を形成する請求項８に記載の方法。
【請求項１５】
ゲート電極を、すべてのチャネル・ドーピング・プロセスが完了した後に設ける請求項８に記載の方法。
【請求項１６】
チャネル・ドーパントを、ショットキ・バリアＰ型およびショットキ・バリアＮ型の活性領域に対する半導体基板内に導入する請求項８に記載の方法。
【請求項１７】
チャネル・ドーパントを半導体基板内に、ショットキ・バリアＰ型およびショットキ・バリアＮ型の活性領域に対してドーパント濃度が垂直方向に著しく変化して横方向に概ね一定となるように導入する請求項８に記載の方法。
【請求項１８】
チャネル・ドーパントを、ヒ素、リン、アンチモン、ボロン、インジウム、およびガリウムからなる群から選択する請求項８に記載の方法。
【請求項１９】
ショットキ・バリアＰ型およびＮ型の活性領域のソースおよびドレイン電極を、チャネル長が１００ｎｍ以下となるように設ける請求項８に記載の方法。
【請求項２０】
ゲート電極を設けるステップが、
半導体基板上の電気絶縁層を含むゲート絶縁体を設けるステップと、
導電膜を絶縁層上に堆積するステップと、
導電膜をパターニングおよびエッチングしてゲート電極を形成するステップと、
少なくとも１つの薄い絶縁層をゲート電極の少なくとも１つのサイドウォール上に設けることによって、電気絶縁性サイドウォール・スペーサを形成するステップと、を含む請求項８に記載の方法。
【請求項２１】
ゲート絶縁体は誘電率が４．０よりも大きい請求項２０に記載の方法。
【請求項２２】
ゲート絶縁体を、金属酸化膜からなる群の要素から形成する請求項２０に記載の方法。
【請求項２３】
半導体基板を歪ませる請求項８に記載の方法。
【請求項２４】
ショットキまたはショットキ様のコンタクトをショットキ・バリアＮ型活性領域の露出した半導体基板内に設けるステップが、露出した半導体基板とコンタクトする第１の薄い金属層と、第１の薄い金属層とコンタクトする第２の薄い金属層を設けるステップによってなされ、第１および第２の薄い金属層は、露出した半導体基板と、熱アニールによって反応する請求項８に記載の方法。
【請求項２５】
第２の薄い金属層をチタンから形成する請求項２４に記載の方法。
【請求項２６】
ショットキ・バリアのソースおよびドレイン電極を有するＣＭＯＳデバイスであって、
少なくとも１つのショットキ・バリアＮＭＯＳデバイスと、
少なくとも１つのショットキ・バリアＰＭＯＳデバイスとを含み、
ＮＭＯＳおよびＰＭＯＳデバイスが電気的に接続されるＣＭＯＳデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、米国特許出願第１０／２３６，６８５号（２００２年９月６日出願）の一部継続出願である。なお米国特許出願第１０／２３６，６８５号は、出願第０９／７７７，５３６号（２００１年２月６日出願）（米国特許第６，４９５，８２号として付与済み）の継続出願である。また出願第０９／７７７，５３６号は、出願第０９／４６５，３５７号（１９９９年１２月１６日出願）（米国特許第６，３０３，４７９号として付与済み）の分割出願である。また本出願は、米国特許出願１０／３４２，５９０号（２００３年１月１５日出願）の一部継続出願である。なお米国特許出願１０／３４２，５９０号は、米国仮出願第６０／３５１，１１４号（２００２年１月２３日出願）および米国特許出願第６０／３１９，０９８号（２００２年１月２５日出願）に対する優先権を主張する。また本出願は、米国特許出願第１０／２１５，４４７号（２００２年８月９日出願）の一部継続出願である。なお米国特許出願第１０／２１５，４４７号は、米国特許出願第０９／９２８，１２４号および米国特許出願第０９／９２８，１６３号（両方とも２００１年８月１０日出願）の一部継続出願である。前述した出願はそれぞれ、本明細書において参照により全体として取り入れられている。
【０００２】
本出願は、米国仮出願第６０／４４５，７１１号（２００３年２月７日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，１６２号（２００２年５月１６日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，２３８号（２００２年５月１６日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，６５９号（２００２年５月１６日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，２４０号（２００２年５月１６日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，２３７号（２００２年５月１６日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，３２１号（２００２年５月１６日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，２３９号（２００２年５月１６日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，２３６号（２００２年５月１６日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，３２０号（２００２年５月１６日出願）に対する優先権を主張する。前述の仮出願はそれぞれ、本明細書において参照により全体として取り入れられている。
【０００３】
（発明の分野）
本発明は一般的に、半導体システムおよび製造プロセスの分野に関する。より詳細には、本発明は、半導体集積回路（ＩＣ）として、ショットキ・バリアＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）、Ｎ型ＭＯＳＦＥＴ（ＮＭＯＳ）、および／またはショットキ・バリア相補形ＭＯＳＦＥＴ（ＣＭＯＳ）を含むショットキ・バリア金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有する半導体集積回路（ＩＣ）、およびその製造プロセスに関する。
【背景技術】
【０００４】
（発明の背景）
１９４０年代後半にトランジスタが発明されて以来、半導体およびマイクロエレクトロニクスの分野において、優れた進歩がなされてきた。今日、主な半導体技術は、ＣＭＯＳ相補形金属酸化膜半導体である。現在のＣＭＯＳ技術では、１億超の構成要素を有する集積回路（すべて、１辺が約１０ｍｍの１片のシリコン上にある）の費用対効果の高い作製が可能である。１０億個のトランジスタＩＣが、数年のうちに市販されるであろう。ＩＣあたりの機能性および性能を高めながらコストを下げることが求められている結果、いくつかの傾向が進んでいる。
【０００５】
第１に、機能性のために、ＩＣトランジスタの総数が増加している。第２に、トランジスタそれ自体のサイズが小さくなっているために、実装密度が増大し、また非常に重要なことにその性能が向上している。性能を考慮する限り、ＭＯＳＦＥＴに対するキー・パラメータはチャネル長である。チャネル長（Ｌ）は、電荷担体が移動してデバイスを通過する距離であり、この長さが短くなるということは同時に、流れる電流が増加すること、寄生抵抗およびキャパシタンスが減ること、および高周波数性能が向上することを意味する。共通の良度指数は、パワーと遅延との積であり、トランジスタ性能のこの一般化された指標は、チャネル長の逆数の３乗（１／Ｌ３）とともに向上する。このことにより、製造能力が許す限りＩＣ製造業者がチャネル長を短くしなければならない極めて大きな動機づけが、説明される。
【０００６】
デジタル応用においては、ＭＯＳトランジスタはスイッチのように振舞う。「ＯＮ」時には、それらは比較的大きな量の電流を流し、「ＯＦＦ」になったときには、それらはある特定の量の漏れ電流によって特徴づけられる。一般的なＣＭＯＳインバータ回路では、ＮＭＯＳおよびＰＭＯＳデバイスが直列に接続されており、認められるほどのパワーを損失するのはスイッチング過渡現象の間のみである。その他の場合、ゼロ入力電力損失、または無使用時のＣＭＯＳ回路による電力損失は、ＭＯＳＦＥＴの漏れ電流の強い関数であり、ほとんどの用途において全体的な回路電力損失に著しく影響する。
【０００７】
チャネル長が短くなると駆動電流が増加する。これは、前述したように回路性能にとっては有益である。しかし漏れ電流も増加する。漏れのあるトランジスタだと、ゼロ入力電力損失の一因となり、極端な場合には、アクティブな動作中の２値情報の転送に影響が出る可能性があるこのようにデバイス設計者には、ＭＯＳＦＥＴチャネル長が短くなったときに漏れ電流を低く保つそれ相応の理由がある。
【０００８】
従来、ＭＯＳトランジスタの漏れ電流の制御は、制御された量の不純物（ドーパント）を、デバイスのソースおよびドレイン電極間の領域（チャネル領域）に導入することによって、およびソース／ドレインの横方向および垂直方向のドーピング分配を調整することによって、行なわれている。これらのアプローチは、ＭＯＳトランジスタ内部のポテンシャル・バリアを強化するのに、したがって漏れ電流を減らすのに効果的であるが、同時に、駆動電流の低下および寄生キャパシタンスの増加の一因となる可能性がある。これはまさに、チャネル長を短くすることによって改善しようとしている事柄である。さらに、製造プロセスにおいて、チャネルおよび注文通りのソース／ドレイン・ドーパントが導入される正確さに応じて、製造コストが著しく影響を受ける可能性がある。
【０００９】
製造コストに影響する他の要因は、プロセス歩留まりである。歩留まりは、機能するデバイスと、作製された基板上のデバイス総数との比である。プロセス歩留まりは、処理ステップ総数の強い関数である。たとえば、プロセス・ステップ当たりの平均の歩留まりが９９．５％で、全体のＣＭＯＳプロセスに５０処理ステップがある場合、プロセス歩留まりはほぼ９０％となる。ＣＭＯＳプロセスの製造コストは、プロセス歩留まりの強い関数であり、プロセス歩留まりの減少とともに増加する。製造の複雑さ、したがってＣＭＯＳ技術のコストを特徴づける簡単な計量は、マスク・ステップの総数であり、それぞれのマスク・ステップには一連のフォトレジスト手順、マスク・アラインメント、リソグラフィ露光、エッチング・ステップ、洗浄、および計測学が含まれる。ＣＭＯＳプロセスにおけるマスク・ステップの数を減らすと、プロセス・ステップの総数が減ることによって、また歩留まりが増加することによって、製造コストがそのまま減る。従来のＭＯＳトランジスタ・デザインおよびアーキテクチャ、ならびにＣＭＯＳ製造プロセスを仮定すると、駆動電流、漏れ電流、寄生キャパシタンスおよび抵抗、ならびに製造の複雑さおよびコストについてこれらの間のトレード・オフに対する解決方法としては、限定されたものしか存在しない。
【００１０】
本発明では、これらの競合する要求間の新しい関係を提示し、また従来の（不純物ドープされた）ＭＯＳアーキテクチャでは達成できない特性を有するＭＯＳデバイスおよびＣＭＯＳベースの集積回路を可能にする。ソースおよびドレインに対して金属を用いることによって、寄生キャパシタンスが減少するという点でデバイス特性が向上し、これらの特性の統計的な変動が減少し（特にチャネル長が短くなったときに）、製造のコストおよび複雑さが減少する。
【００１１】
（ドーピング・プロファイル）
これまでのＣＭＯＳデバイスの作製では、水平方向に均一で垂直方向に不均一なチャネル・ドーピング・プロファイルを有するＭＯＳトランジスタに基づいて、ドレイン・ソース間の漏れ電流を制御してきた。以下の文献を参照されたい。ユアン・タウア（ＹＵＡＮ  ＴＡＵＲ）「非常にシュリンキングしたトランジスタ（Ｔｈｅ  Ｉｎｃｒｅｄｉｂｌｅ  Ｓｈｒｉｎｋｉｎｇ  Ｔｒａｎｓｉｓｔｏｒ）」、ＩＥＥＥスペクトル（ＩＥＥＥ  ＳＰＥＣＴＲＵＭ）、ｐ．２５〜２９（ｗｗｗ．ｓｐｅｃｔｒｕｍ．ｉｅｅｅ．ｏｒｇ，ＩＳＳＮ  ００１８−９２３５，Ｊｕｌｙ  １９９９）。図１に、典型的な長チャネルの従来のＭＯＳデバイス（１００）を例示する。これは、不純物ドープされたソース（１０１）、不純物ドープされたドレイン（１０２）、従来のＭＯＳ型ゲート・スタック（１０３）、およびソース・ドレイン間の漏れ電流の制御を支援するための基板内の水平方向に均一なチャネル・ドーピング・プロファイル（１０４）を含む。デバイスは、フィールド酸化膜（１０５）を介して互いに電気的にアイソレートされている。このようなチャネル・ドーパント・プロファイルは、チャネル長をほぼ２００ナノメータ（ｎｍ）まで短くしたデバイスに共通である。
【００１２】
しかしデバイス・チャネル長が短くなって１００ｎｍの状況になると、文献の教示するところでは、横方向および垂直方向の両方において不均一なチャネル・ドーピング・プロファイルが要求される。図２を参照して、典型的な短チャネルＭＯＳデバイス（２００）では、いくつかの要素が長チャネルＭＯＳデバイス（１００）と同様である。この構造には、従来の不純物ドープされたソース（２０１）およびドレイン（２０２）だけでなく、従来のＭＯＳゲート・スタック（２０３）（幅＜〜１００ｎｍ、チャネル長Ｌに対応する）が含まれる。この構造にはさらに、ソース電極用の浅い不純物ドープされたエクステンション（２０８）およびドレイン電極用の浅い不純物ドープされたエクステンション（２０９）が含まれている。これらは、従来のチャネル・ドーピング（２０４）に加えて、ドレイン・ポケット・ドーピング（２０６）およびソース・ポケット・ドーピング（２０７）とともに用いられて、ソース・ドレイン間の漏れ電流を制御する。ソースおよびドレイン電極（２０１）および（２０２）とそれらの個々のエクステンション（２０８）および（２０９）（これらの４つをすべて組み合わせたものに、注文通りのソース／ドレイン・ドーピング・プロファイルが含まれる）とは、すべて同じドーピング極性であり（Ｎ型またはＰ型）、チャネル（２０４）およびポケット・ドーピング元素（２０６）および（２０７）とは反対の極性である。この場合もやはり、フィールド酸化膜（２０５）によって、デバイスは互いに電気的にアイソレートされている。
【００１３】
（従来のＣＭＯＳ回路）
図３を参照して、典型的なＣＭＯＳインバータ回路３００は、Ｐ型ＭＯＳＦＥＴデバイス３０１およびＮ型ＭＯＳＦＥＴデバイス３０２を直列に接続したものが、高濃度ドープされた半導体基板３３０上の低濃度ドープされたＰ型エピタキシャル半導体層３３１上に作製されたものである。ソース３０４、３０６およびドレイン３０３、３０５のコンタクトには、不純物ドープされたソース３０４、３０６およびドレイン３０３、３０５電極、浅い不純物ドープされたソース３１６、３１８およびドレイン３１５、３１７エクステンション、ポケット・ドーピング３４５、３４６、ならびにチャネルおよび基板ドーピング３４７、３４８が含まれている。２つのデバイス３０１、３０２のドレイン・コンタクト３０３、３０５は接続されており、Ｐ型デバイス３０１のソース３０４は供給電圧Ｖｄｄ３０７に接続されており、Ｎ型デバイス３０２のソース３０６はより低い電圧Ｖｓｓ３０８（通常は接地）に接続されており、また２つのデバイス３０１、３０２のゲート３０９、３１０は共通の接続部Ｖｇ３１１を有している。ＰＭＯＳ３０１およびＮＭＯＳ３０２デバイスは、フィールド酸化膜３２０とＰＭＯＳデバイスに対するＮ型ウェル注入３２１とによってアイソレートされ、Ｎ型ウェル注入３２１は、高濃度ドープされたＮ型オーミック・コンタクト３４０を介してＶｄｄ３０７に電気的に接続されている。
【００１４】
共通のドレイン接続部における出力電圧Ｖｏ３１２は、ゲートＶｇ３１１における入力電圧によって決まる。Ｖｇ３１１が高い（通常はＶｄｄ３０７である）ときには、Ｎ型デバイス３０２は「ＯＮ」でＰ型デバイス３０１は「ＯＦＦ」である。すなわち、Ｎ型デバイス３０２のチャネル領域３１３は導通しているが、Ｐ型デバイス３０１のチャネル領域３１４は導通していない。その結果、出力電圧Ｖｏ３１２は、Ｎ型ソース３０６の電圧またはＶｓｓ３０８に変化する。Ｖｇ３１１が低い（通常はＶｓｓ３０８である）ときには、逆のことが起こる。このときＮ型デバイス３０２が「ＯＦＦ」でＰ型デバイス３０１が「ＯＮ」であり、出力電圧Ｖｏ３１２は、Ｐ型ソース３０４の電圧またはＶｄｄ３０７に変化する。要約すれば、高い（低い）入力電圧Ｖｇ３１１によって、低い（高い）出力電圧Ｖｏ３１２が形成され、インバーティング機能が効果的に得られる。この典型的なＣＭＯＳインバーティング回路の典型的な特性の１つは、認められるほどの電流が流れるのが、入力電圧Ｖｇ３１１が高い方から低い方へまたは低い方から高い方へスイッチングする間のみであるということである。その他の場合、無使用時には、ゼロ入力電力損失の主な発生源は漏れ電流である。
【００１５】
（ショットキ・バリアＣＭＯＳ）
米国特許第５，７６０，４４９号明細書では、ウェルチによって、ＮチャネルおよびＰチャネルＭＯＳＦＥＴが直列に接続されたショットキ・バリア・トランジスタ・デバイス・システムが開示されている。このシステムでは、ＮおよびＰ型デバイスのソース接合部（ドレイン接合部ではなく）が電気的に相互接続され、ミッド・ギャップ・クロム・シリサイドを用いてＮおよびＰ型デバイス両方のショットキ・バリアのソースおよびドレイン領域が形成されている。ミッド・ギャップ・シリサイドたとえばクロム・シリサイドの特徴は、フェルミ・レベルが、ほぼ０．５６ｅＶにおけるシリコンに対するミッド・バンド・ギャップ付近に加えられていることである。ウェルチは、結果として生じる回路を、「ＣＭＯＳに等価な単一デバイス」と呼んでいる。と言うのは、ＣＭＯＳデバイスが、単一のドーピング型の半導体基板上に作製され、また同一の金属シリサイドを用いて両方のトランジスタのソースおよびドレイン領域を形成しているからである。デバイスの両方のトランジスタは等しく、従来のＣＭＯＳデバイにおいて相補形の反対型のＮおよびＰ型トランジスタが一緒に用いられているのと対照的である。さらにウェルチの教示によれば、デバイスは再生型のインバーティング・スイッチイング特性を示している。デバイスがスイッチングすると、ソース電圧が変化して（従来のＣＭＯＳインバータの場合のようなドレインではなく）、電位差がゲートからソースまで増える結果、「再生的に」または付加的にデバイスを「ＯＮ」にして、スイッチングが完了するまで続く。ウェルチが注目したのは、ミッド・ギャップ・クロム・シリサイドによって、２つのＭＯＳＦＥＴデバイスに対して対称的な動作特性が実現して、ＣＭＯＳ様のインバーティング技術が、バイアス条件に依存して可能になることである。しかしミッド・ギャップ・シリサイドによって、容認できないほど低い駆動電流および高いドレイン・ソース間漏れ電流も生じる。またウェルチは、短チャネルＭＯＳＦＥＴデバイスを用いたインバータ回路の性能については説明しておらず、さらにウェルチは、個々のＭＯＳＦＥＴデバイスのオフ状態の漏れ電流を改善するためのチャネルまたは基板ドーピングの問題についても対処していない。
【００１６】
要約すれば、従来技術では、ショットキ・バリア、金属ソース／ドレインＣＭＯＳデバイス、またはショットキ・バリア、金属ソース／ドレインＣＭＯＳデバイスの作製プロセスについて、開示も教示もされていない。
【００１７】
（デバイス・アイソレーション）
集積回路を作製するためには、個々のトランジスタ・デバイスを互いにアイソレートして、それぞれのデバイスが回路内の他のデバイスと関係なく動作できるようにしなければならない。最適なデバイス・アイソレーション技術は、密度が高く、プロセスの複雑さが妥当で、歩留まりが高く、また寄生効果が許容範囲のものである。デバイス・アイソレーションによって、半導体基板が２つのタイプの領域に分かれる。第１の領域には、露出した半導体表面があり、活性領域すなわちトランジスタが作製される領域として示される。第２の領域には、半導体基板を覆い隠す「フィールド酸化膜」が含まれ、フィールド領域すなわちデバイスが作製されない領域として示される。
【００１８】
多くのデバイス・アイソレーション技術が存在する。たとえばシリコンの局所酸化（ＬＯＣＯＳ）および浅いトレンチ・アイソレーション（ＳＴＩ）である。ＬＯＣＯＳおよびＳＴＩは最新のＣＭＯＳ技術に対して最適化されているが、統合上の問題がいくつかある。ＬＯＣＯＳの２、３の問題を示す例としては、酸化プロセスの間に誘発されるシリコン基板の応力、ホワイト・リボン・ナイトライド効果、およびいわゆるバーズ・ビーク現象の存在がある。これらの問題のほとんどに対して解決方法が存在しているが、製造プロセスに複雑さが付加されるか、またはプロセス・フレキシビリティが制限される。
【００１９】
（シリサイド排除マスク・プロセス）
従来、シリサイドは半導体基板全体に渡って形成されている。シリサイドを導入することによって、回路性能に対する悪影響が、いくつかの応用例において出る恐れがある。たとえばアクティブなＣＭＯＳ画素アレイにおいて（フォトダイオード暗電流および不透明さの増大）、またはアナログ回路において（信号の完全性の劣化、回路応力の悪化、閾値電圧オフセットへの影響、および接合部の漏れ）である。従来技術において、シリサイド排除マスク・プロセスが開発されている。これは、半導体基板の一部を選択的にマスクして、マスクされた領域内でのシリサイドの形成を防ぐものである。たとえば米国特許第６，１６０，２８２号明細書を参照されたい。この文献では、メリルによって、アクティブなＣＭＯＳ画素アレイの性能を向上させるためのシリサイド排除マスク・プロセスが開示されている。また米国特許第５，８８３，０１０号明細書を参照されたい。この文献では、メリルによって、シリサイド排除を実現するための酸化膜マスク・プロセスが開示されている。
【００２０】
シリサイド排除マスク・プロセスには通常、シリサイド排除酸化膜マスク層の堆積と、フォトレジストの堆積と、フォトレジストのパターニングと、シリサイド排除酸化膜マスク層をエッチングして、フォトレジストおよび酸化膜によって覆われる領域をシリサイド形成から保護し、シリサイド化すべき領域を露出させることと、フォトレジスト層の剥離と、シリサイド排除酸化膜マスク・パターンによって露出したシリコン表面上にシリサイド金属層を選択的に形成することと、シリサイド排除酸化膜マスク層を除去することとが、含まれる。シリサイド排除マスク技術は、ショットキ・バリアＣＭＯＳデバイスおよび回路の作製には、用いられてこなかった。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
したがって当該技術分野において、ショットキ・バリアＣＭＯＳデバイスおよび作製プロセスが求められている。さらに、短チャネルＣＭＯＳデバイスの性能特性が改善されて、作製プロセスが簡単化され低コストとなることが求められている。
【課題を解決するための手段】
【００２２】
（発明の概要）
要約すれば、種々の実施形態において、随意にＰ型チャネル・ドーパントを有するショットキ・バリアＮＭＯＳデバイスと随意にＮ型チャネル・ドーパントを有するショットキ・バリアＰＭＯＳデバイスとを含むＣＭＯＳデバイスが開示される。チャネル・ドーパントおよび／またはウェル注入は、オーミック・コンタクトによって電気的にコンタクトされても良いしされなくても良い。デバイスを、フィールド酸化膜、随意に半導体基板内に実質的に凹部とはなっていない酸化膜ウィンドウによって、分離しても良い。
【００２３】
本発明の他の態様は、ＣＭＯＳデバイスの作製プロセスである。単純な、凹部ではない酸化膜ウィンドウを、フィールド酸化膜として設ける。さらにチャネルおよび／またはウェル注入を導入して、Ｎ型およびＰ型の活性領域をアイソレートする。ＮＭＯＳデバイスに対するゲート電極をＮ型活性領域内に形成し、ＰＭＯＳデバイスに対するゲート電極をＰ型活性領域内に形成する。ゲート電極は、薄い電気絶縁性のサイドウォール・スペーサを有している。シリサイド排除マスクを用いて、Ｐ型活性領域内にシリサイドが形成されないようにする一方で、Ｎ型活性領域を露出する。排除マスク層をウェット・ケミカル・エッチを用いてパターニングする場合、排除マスク層のエッチ・レートは、ＮＭＯＳデバイス・サイドウォール・スペーサのエッチ・レートよりも大きい。ショットキまたはショットキ様のコンタクトを、薄い金属層と露出した半導体基板とを少なくともＮＭＯＳゲート電極に隣接する領域において反応させることによって、形成する。同様に、シリサイド排除マスクを用いて、Ｎ型活性領域内にシリサイドが形成されないようにする一方で、Ｐ型活性領域を露出する。排除マスク層をウェット・ケミカル・エッチを用いてパターニングする場合、排除マスク層のエッチ・レートは、ＰＭＯＳデバイス・サイドウォール・スペーサのエッチ・レートよりも大きい。ショットキまたはショットキ様のコンタクトを、薄い金属層と露出した半導体基板とを少なくともＰＭＯＳゲート電極に隣接する領域において反応させることによって、形成する。
【００２４】
複数の実施形態が開示されているが、本発明のさらに他の実施形態が、以下の詳細な説明から当業者にとって明らかになる。詳細な説明では、本発明を説明するための実施形態が図示され記載される。明らかなように、本発明では、種々の明らかな態様における変更が、すべて本発明の趣旨および範囲から逸脱することなく、可能である。したがって図面および詳細な説明は、事実上説明するためのものであって、限定するものではないと考えなくてはならない。
【発明を実施するための最良の形態】
【００２５】
（詳細な説明）
図５は、本発明の典型的な実施形態を示す図であり、２つの相補形ＭＯＳＦＥＴ構造５００によって例示されている。本実施形態には、ソース／ドレイン領域用のエルビウム・シリサイド５０４を用いて作製されたショットキ・バリアＮチャネル・デバイスと、プラチナ・シリサイド５０５を用いて作製されたショットキ・バリアＰチャネル・デバイスとが含まれる。ＮチャネルおよびＰチャネル・デバイス用のチャネル・ドーパントとして、インジウム５０２およびヒ素５０３層を、それぞれ用いても良い。ゲート電極は、Ｎ型５０６およびＰ型５０７デバイス用にイン・シチュでリンおよびボロンがそれぞれドープされたポリシリコン膜から作製されるデバイスは、フィールド酸化膜５０１によって互いに分離されている。フィールド酸化膜５０１は、チャネルおよび基板ドーパントとともに、デバイスを互いに電気的にアイソレートする働きをする。ショットキ（またはショットキ様の）バリア５１２、５１３、５２２、５２３が、対応する金属ソース／ドレイン５０４、５０５の界面に沿って存在する。これらとシリコン基板５０９とが、固有のポケットまたはハロー注入として機能し、寄生キャパシタンスが付加されることなくそのように機能する。
【００２６】
本文献での説明の全体を通して、以下の定義が用いられる。
【００２７】
（オーミック・コンタクト）
オーミック・コンタクトは、半導体基板に対する低抵抗率の電気的なコンタクトである。たとえば、不純物ドープされたオーミック・コンタクトでは、Ｎ型に高濃度ドープされた領域がＮ型にドープされた半導体基板とコンタクトしているか、またはＰ型に高濃度ドープされた領域がＰ型にドープされた半導体基板とコンタクトしている。加えて、たとえば、半導体基板に対する金属オーミック・コンタクトでは、エルビウム・シリサイドが、Ｎ型にドープされた半導体基板とコンタクトしているか、またはプラチナ・シリサイドが、Ｐ型にドープされた半導体基板とコンタクトしている。これらの金属シリサイドが個々の半導体基板タイプに対して形成するコンタクトがオーミックであるのは、電荷担体に対するそれらのショットキ・バリアの高さが低いためにコンタクト抵抗が低いからである。
【００２８】
（ウェル注入）
ラッチ・アップはＣＭＯＳ回路における固有の問題であり、横方向のバイポーラＮＰＮおよびＰＮＰトランジスタが存在するために生じる。これらの不要な寄生バイポーラ・トランジスタが増幅器として機能する結果、パワーが接地に短絡して回路が機能しなくなる可能性がある。この問題を解決するために、従来のＣＭＯＳレイアウトでは通常、ＰおよびＮ型ＭＯＳＦＥＴデバイスに対してＮおよびＰ型ウェル注入がそれぞれなされている。ＮおよびＰ型ウェル注入は、オーミック・コンタクトを介して、Ｖｄｄおよび接地電源に、それぞれ電気的にコンタクトしている。一例として図３を参照して、Ｎウェル３２１には、半導体基板３３０のそれと反対の極性がドープされており、通常ドーピング濃度は、エピタキシャル基板層３３１よりもほぼ一桁大きい。Ｎウェル３２１のドーピング極性は、チャネルおよび基板ドーピング３４７のそれと同じである。ウェル作製手順は、ラッチ・アップ耐性ならびに他の因子たとえば実装密度および独立した閾値電圧調整に対する要求によって決まる。高濃度ドープされたＮ型オーミック・コンタクト３４０が、Ｎウェル３２１と直接コンタクトしている状態で設けられて、供給電圧Ｖｄｄに電気的に接続されている。一方で、基板３３０はＶｓｓ（通常は接地）に接続されている。
【００２９】
（チャネル長）
図４を参照して、チャネル長（Ｌ）４０１とは、電荷担体が半導体基板４１５内を移動して、ソース電極４０２からドレイン電極４０３まで通過する距離である。金属ソース／ドレインＭＯＳＦＥＴデバイスの場合には、この長さは、ドレイン電極４０３に対向するソース電極４０２の界面４０４から、ソース電極４０２に対向するドレイン電極４０３の界面４０５までの、ゲート絶縁体４０６の直下の距離によって定義される。
【００３０】
（チャネル領域、チャネル・ドーパントおよび基板ドーパント）
図４を参照して、活性領域の電流輸送領域は多くの場合、半導体デバイス内のチャネル領域と言われる。従来の不純物ドープされたソースおよびドレインＭＯＳＦＥＴデバイスの場合、半導体基板４１５内のチャネル領域は、ゲート絶縁体４０６の非常に近くに位置しており、実質的に半導体基板４１５内へと垂直に下方に延びているわけではない。しかし他のＭＯＳＦＥＴデバイス・アーキテクチャの場合、たとえばショットキ・バリア・ソースおよびドレインのＭＯＳＦＥＴの場合には、著しい電流が、実質的にゲート絶縁体４０６下方の領域中を流れることが考えられる。本発明の目的上、半導体基板４１５内のチャネル領域は、ソース４０２およびドレイン４０３電極の下方へと垂直に延びて、深さｄ１４０７におけるソース４０２電極の底部エッジ４２０およびドレイン４０３電極の底部エッジ４２１とほぼ一直線の境界４１６に至る。
【００３１】
チャネル・ドーパントは、半導体基板４１５内のチャネル領域内に与えられる不純物ドーパントであり、通常は、ＭＯＳＦＥＴデバイスのソース４０２およびドレイン４０３電極からの漏れ性能を改善するためである。基板ドーパントは、半導体基板内のチャネル領域の底部４１６の下方およびソース４０２およびドレイン４０３電極の底部界面４２０、４２１の下方に与えられる不純物ドーパントである。
【００３２】
チャネル・ドーパントおよび基板ドーパントの差異を理解することは重要である。図４を参照して、２つのドーパント注入が示されている。第１のドーパント注入は、第１のマスキング層の露出領域内の深さｄ２４３０まで行なわれ、水平方向に均一で垂直方向に不均一な濃度プロファイルである。第２のドーパント注入は、第２のマスキング層の露出領域内の深さｄ３４３１まで行なわれ、水平方向に均一で垂直方向に不均一な濃度プロファイルである。この例では、第１のドーパント注入および第２のドーパント注入は、濃度および垂直な不均一プロファイルが異なっている。図４に示す結果として生じるＭＯＳデバイスは、チャネル領域内のドーピング濃度プロファイルが水平方向に均一で垂直方向に不均一である一方で、チャネル領域下方の基板ドーピング・プロファイルは、水平方向および垂直方向に不均一なドーピング濃度プロファイルである。
【００３３】
（絶縁体上の半導体（ＳＯＩ）の基板）
ＳＯＩ基板は、半導体材料たとえばシリコン（厚みはほぼ２０ナノメータ（ｎｍ）〜１００ｎｍ）を、埋め込み絶縁材料たとえば二酸化ケイ素（ＳｉＯ２）（厚みはほぼ１００ｎｍ〜４００ｎｍ）上に含んでいる。絶縁材料は、半導体基板上に形成されている。
【００３４】
（ＭＯＳＦＥＴ（非限定））
本発明は、ＭＯＳＦＥＴ半導体デバイスとともに用いることに特に適しているが、本教示を用いることは、この特定の応用例に限定されるものではない。他の半導体デバイスを、本発明の教示に適用しても良い。すなわち、本明細書では「ＭＯＳＦＥＴ」デバイスの観点で述べているが、この観点を広く解釈して、２つ以上の電気的なコンタクト点がある伝導性チャネルを有する電流の流れを調節する任意のデバイスを含むものとしなければならない。
【００３５】
（ＣＭＯＳ（非限定））
本発明は、ＣＭＯＳ集積回路を使用し作製することに特に適しているが、しかし本教示を用いることは、この特定の応用例に限定されるものではない。相補形または非相補形ＮＭＯＳおよび／またはＰＭＯＳトランジスタを含む他の回路を、本発明の教示に適用しても良い。すなわち、本明細書では「ＣＭＯＳ」回路の観点で述べているが、この観点を広く解釈して、接続されたＮおよび／またはＰＭＯＳトランジスタを含む任意の回路を含むものとしなければならない。
【００３６】
（チャネル長（非限定））
本発明は特に、短チャネル長ＭＯＳＦＥＴを特にチャネル長＜１００ｎｍの範囲で作製すべき状況で用いることに適している。しかし本発明の教示は、本発明の教示の応用をこれらの短チャネル長デバイスに何ら限定するものではない。本発明の教示を用いることの利点を、任意の寸法のチャネル長によって得ても良い。
【００３７】
（ドーパント（非限定））
本明細書の説明の全体を通して、ＭＯＳＦＥＴデバイス作製に関する種々のドーパント技術を用いる例が示される。これらのドーパントは、本発明の特定の実施形態を説明するためだけのものであり、本発明における教示の範囲を限定するものと解釈してはならない。
【００３８】
ただし本発明では、ヒ素、リン、アンチモン、ボロン、インジウム、および／またはガリウムからなる群から選択される不純物原子を用いることが特に予想されるということも、本発明の教示の範囲内である。
【００３９】
（回路形式（非限定））
当業者であれば、本発明の範囲が特定のＣＭＯＳ応用例または回路形式、たとえばデジタル・ロジック回路インバータ、ＮＡＮＤゲート、ＮＯＲゲート、複合ゲート、マルチプレクサ、揮発性および不揮発性メモリに、限定されないことを容易に理解するであろう。さらに本発明は、デジタルまたはアナログＣＭＯＳ応用例に限定されない。これらの回路形式、ならびにＮＭＯＳおよび／またはＰＭＯＳトランジスタの組み合わせを用いる他のすべての回路形式は、本発明の教示の範囲内である。
【００４０】
（ソース／ドレイン（非限定））
本明細書の説明の全体を通して、ＭＯＳＦＥＴデバイス作製に関する「ソース」および「ドレイン」接続部に言及する例が示される。当業者であれば、任意の所定のＭＯＳＦＥＴ構成において、これらのコンタクトにまつわる専門用語を入れ替えてもそれによって一般性が失われることがなく、したがって「ソース」を「ドレイン」コンタクトと交換してもそれによって本発明の範囲を何ら失うことはないことを、認めるであろう。加えて当業者であれば、本発明の好ましい実施形態の多くを用いてソースおよびドレイン接続部の両方を作製しても良いが、実際に行なう場合に、このようになることは要求されないことを、認めるであろう。ＩＣ等の文脈における所定のデバイス上のソース／ドレイン接続部の一方もしくは両方において、本発明の教示を効果的に用いても良いし、または接続部のどちらにおいても用いないでも良い。
【００４１】
したがって用語「ソース」および「ドレイン」に含まれるのは、変形の「ドレイン」および「ソース」だけでなく、「ソースまたはドレイン」、ならびに「ソースおよびドレイン」であると解釈しなければならない。
【００４２】
（金属（非限定））
本明細書の説明の全体を通して、ＭＯＳＦＥＴデバイス作製に関する金属に言及する例が示される。本発明では、本発明の教示を行なう際に用いても良い金属のタイプに関しては何ら限定が認められない。したがって、トランジスタ・レベルで通常用いられる金属、たとえばチタン、コバルトなどが、多くのよりエキゾチックな金属および他の合金とともに、特に予想される。本開示は、何らかの特定の金属または合金とともに本発明を用いることを何ら制約するものではない。当業者であれば、任意の伝導性の相互接続材料を用いても良く、これによって本発明の教示を実施する際の一般性が失われないことを認めるであろう。
【００４３】
ただし本発明では、使用するソース／ドレイン電極として、プラチナ・シリサイド、パラジウム・シリサイド、イリジウム・シリサイド、および／または希土類シリサイドのいずれかを含む群から形成されるものが本発明の教示の範囲内であることが特に予想されることに、注意されたい。また他の実施形態においては、シリサイド化されたソース／ドレインを、複数の金属シリサイド層から形成することができ、この場合、他の典型的なシリサイド、たとえばチタン・シリサイドまたはタングステン・シリサイドを用いても良いことに注意されたい。
【００４４】
（ショットキ（非限定））
本明細書の説明の全体を通して、ＩＣ作製に関する「ショットキ」バリアおよび同様のコンタクトに言及する例が示される。本発明では、本発明の教示を行なう際に用いても良いショットキ界面のタイプに関しては何ら限定が認められない。したがって本発明では特に、これらのタイプの接合を、任意の形態の伝導性材料を用いて形成することが予想される。
【００４５】
加えて、従来のショットキ接合は急峻であるが、本発明では、ある状況において、シリコン基板と実際のショットキ・バリア金属との間に界面層を用いても良いことが、特に予想される。すなわち本発明では、「ショットキ様の」接合およびその均等物が、本発明を実施する際に有用であることが特に予想される。さらに、界面層に含まれる材料は、伝導性、半伝導性、および／または絶縁体様の特性を有していても良い。
【００４６】
（エッチング技術（非限定））
本明細書の説明の全体を通して、ＩＣ作製プロセスにおいて酸化膜、シリコン、および／または金属を除去するために用いられる種々のエッチング技術に言及する例が示される。本発明では、典型的なプロセス・フローにおいて示される結果を実現するために使用されるエッチング技術の形式を、限定しない。これらのエッチング技術は、当該技術分野において良く知られている。
【００４７】
（アイソレーション技術（非限定））
本明細書の説明の全体を通して、個々のＮＭＯＳおよびＰＭＯＳトランジスタを電気的にアイソレートするために用いられる種々のアイソレーション技術に言及する例が示される。本発明では、典型的なプロセス・フローにおいて示される結果を実現するために使用されるアイソレーション技術の形式を限定しない。アイソレーション技術たとえばＬＯＣＯＳ、ＳＴＩおよびノン・リセス酸化膜ウィンドウが、当該技術分野において良く知られている。
【００４８】
（ウェル注入（非限定））
本明細書の説明の全体を通して、ＩＣ作製に関するウェル注入に言及する例が示される。通常、従来のウェル注入は、オーミック・コンタクトを介して、ＰＭＯＳおよびＮＭＯＳトランジスタの場合にそれぞれ電源たとえばＶｄｄおよび接地に、電気的にコンタクトされる。本発明では、電気的コンタクトの形式をウェル注入に限定しない。したがってウェル注入としては、電源たとえばＶｄｄまたは接地に、オーミック・コンタクトを介して電気的にコンタクトするものでも良いし、しないものでも良い。説明で述べるウェル注入はどれも、「オーミック・コンタクトに電気的にコンタクトする」かまたは「オーミック・コンタクトに電気的にコンタクトしない」かのいずれかに特徴づけられる。語句「オーミック・コンタクトに電気的にコンタクトする」には、たとえば、電源たとえばＶｄｄまたは接地にオーミック・コンタクトするという意味が含まれる。
【００４９】
（ドーパント・プロファイル（非限定））
本明細書の説明の全体を通して、チャネル領域内およびチャネル領域下方の半導体基板内のドーピング・プロファイルに言及する例が示される。本発明では、本発明の教示を行なう際に用いても良いチャネル・ドーピングおよび基板ドーピング・プロファイルの形式を限定しない。当業者であれば、多くのドーピング・プロファイルを用いても良いことを容易に理解するであろう。たとえば水平方向および垂直方向に不均一なチャネル／基板注入、水平方向に均一で垂直方向に不均一なチャネル／基板注入、水平方向および垂直方向に均一なチャネル／基板注入である。これらのドーピング・プロファイルおよびこれらのドーピング・プロファイルの任意の組み合わせ、ならびに他の任意のチャネル／基板ドーピング・プロファイルが、本発明の教示の範囲内である。
【００５０】
（排除マスク・プロセス（非限定））
本明細書の説明の全体を通して、半導体基板の領域内にシリサイドを選択的に形成するためのシリサイド排除マスク・プロセスに言及する例が示される。本発明では、排除マスク・プロセスを、金属シリサイド以外の金属半導体化合物に対して用いることから限定しない。当業者であれば、ショットキまたはショットキ様のコンタクトを形成する多くの金属半導体化合物を用いても良く、またこれらは本発明の教示の範囲内であることを、容易に理解するであろう。
【００５１】
（基板（非限定））
本明細書の説明の全体を通して、ショットキ・バリアＣＭＯＳデバイスがその上に形成される半導体基板に言及する例が示される。本発明では、半導体基板を何らかの特定の形式に限定しない。当業者であれば、多くの半導体基板をショットキ・バリアＣＭＯＳに対して用いても良く、たとえばシリコン、ストレインド・シリコン、およびシリコン・オン・インシュレータが挙げられることを容易に理解するであろう。これらの基板材料は用いても良く、また本発明の教示の範囲内である。
【００５２】
（プロセス／方法）
金属ソース／ドレインＣＭＯＳデバイスを作製するための典型的なプロセスの１つを、図６〜１３に例示する。このプロセスは、本発明を大まかに教示する典型であるが、本発明の基本的な概念を教示することも当業者にとっては有益である。この典型的なプロセス・フローは、以下のように記述することができる。
【００５３】
図６を参照して、トランジスタを互いに電気的にアイソレートする手段を有する高濃度ドープされたシリコン基板６０２および低濃度ドープされたエピタキシャル層６０１から出発して、薄いスクリーン酸化膜６０４を成長させて（ほぼ２００Å）、注入マスクとして機能させる。他の実施形態においては、シリコン基板６０１を歪ませる。ストレインド・シリコン基板６０１をショットキ・バリアＭＯＳＦＥＴデバイスと組み合わせて用いることによって、パワーおよびスピード性能がさらに向上する。このことは、同時継続中の米国特許出願第１０／３４２，５９０号明細書（２００３年１月１５日出願）に記載されている。他の実施形態では、基板はＳＯＩである。スクリーン酸化膜６０４を成長させ、およびＰＭＯＳデバイスの活性領域６０６が露出するようにレジスト・パターン層６０５を形成した後で、ドーパント・ヒ素６０７のイオン注入を、スクリーン酸化膜を通して、シリコン内の所定の深さｄ１  ６０８（ほぼ１０００Åぐらい）まで行なう。
【００５４】
図７を参照して、レジスト・パターン層６０５を剥離してウェハを再びパターニングして、Ｎ型デバイス７０１の活性領域を露出する。Ｎ型デバイスの活性領域７０１に対するドーパント・インジウム７０２のイオン注入を、スクリーン酸化膜６０４を通して、シリコン内の所定の深さｄ２  ７０３（たとえばほぼ１０００Å）まで行なう。
【００５５】
図８を参照して、Ｐ型およびＮ型デバイスの活性領域６０６および７０１を、アイソレーション・プロセスたとえばシリコンの局所酸化（ＬＯＣＯＳ）によって、アイソレートする。たとえば、スクリーン酸化膜６０４をフッ酸中で取り除いて、薄いパッド酸化膜８０１（たとえばほぼ１５０Å）を成長させる。次にＳｉ３Ｎ４層８０２を、ウェハ上に堆積させる（ほぼ３０００Å）。リソグラフィ技術によってフィールド酸化膜領域を規定して、ウェハを酸化させる。通常、フィールド酸化膜領域８０３は、厚みが２５００Åであり、エピタキシャル半導体基板６０１内に部分的に凹部である。次に、パッド酸化膜８０１および窒化膜８０２を剥離する。他の典型的な実施形態においては、デバイス活性領域６０６、７０１を、簡単な酸化膜プロセスによってアイソレートする。このことは、米国仮出願第６０／３８１，１６２号明細書（２００２年５月１６日出願）に説明されている。たとえば、スクリーン酸化膜６０４をフッ酸中で取り除いて、次に厚みがほぼ１００Åのアイソレーション酸化膜を成長させる。次に活性領域６０６、７０１、およびフィールド酸化膜領域８０３を、標準的なリソグラフィ技術を用いてパターニングする。この単純な酸化膜プロセスによって形成されるフィールド酸化膜８０３は、半導体基板６０１中に、実質的にソース・ドレイン接合１１０２、１１０３、１２０２、１２０３の深さよりも下方の深さまで凹部となるわけではないことを理解することが重要である。
【００５６】
図９を参照して、薄いゲート酸化膜９０１（たとえばほぼ１０〜４０Å）を成長させる。他の実施形態においては、高い誘電率（「高いＫ」）を有する材料を、絶縁層９０１として用いる。高いＫの材料の例は、誘電率が二酸化ケイ素のそれよりも高い材料であり、たとえば金属酸化膜たとえばＴｉＯ２が挙げられる。高いＫのゲート絶縁層をショットキ・バリア・デバイスと組み合わせて用いることによって、駆動電流がさらに向上する。このことは、米国特許出願第１０／２１５，４４７号明細書（２００２年８月９日出願）に説明されている。
【００５７】
ある実施形態においては、ポリシリコン層として厚みがほぼ２０００Åのものを堆積させる。リソグラフィ技術（第１のマスク）を用いてＰＭＯＳ活性領域をマスクして、ＮＭＯＳ活性領域内の露出したポリシリコンに、Ｎ型ドーパントたとえばリンを、イオン注入によって高濃度にドープする。次に、再びリソグラフィ技術（第２のマスク）を用いてＮＭＯＳ活性領域をマスクして、ＰＭＯＳ活性領域内の露出したポリシリコンに、Ｐ型ドーパントたとえばボロンを、イオン注入によって高濃度にドープする。基板をアニールして、チャネル領域およびゲート電極内の注入されたドーパントを電気的に活性化して再分布させる。リソグラフィ技術（第３のマスク）および酸化膜に対する選択性が高いシリコン・エッチングを用いて、Ｎ型９０２およびＰ型９０３ゲート電極をパターニングする。これは、図９に例示するプロセス・ステップ９００として示されている。
【００５８】
他の実施形態においては、ゲート電極の形成を、２マスク・デュアル・イン・シチュ・ドープド・ポリ・プロセスを用いて行なう。これは、米国仮出願第６０／３８１，２４０号明細書明細書（２００２年５月１６日出願）に説明されている。この典型的な実施形態においては、イン・シチュでドープされたＮ型ポリシリコン層として厚みがほぼ５００Åのものを堆積する。リソグラフィ技術（第１のマスク）を用いてＮＭＯＳ活性領域をマスクして、ＰＭＯＳ活性領域内の露出したポリシリコンを部分的にエッチングする。次に第２のエッチングとして、その下のゲート酸化膜９０１に対する選択性が高いものを用いて、ＰＭＯＳ活性領域内の残りのＮ型ドープされたポリシリコンを除去する。次に、イン・シチュでドープされたＰ型ポリシリコン層として厚みがほぼ１５００Åのものを堆積させる。リソグラフィ技術（第２のマスク）および酸化膜に対する選択性が高いシリコン・エッチングを用いて、Ｎ型９０２およびＰ型９０３ゲート電極をパターニングする。これは、図９に例示するプロセス・ステップ９００として示されている。結果として生じる、Ｎ型デバイスの場合のイン・シチュ・ドープされたポリシリコン・ゲート９０２は、Ｐ型デバイスのゲート９０３よりも厚い。基板を随意にアニールして、ドーパントをＮ型９０２およびＰ型９０３ゲート電極全体に、均一に分布させる。
【００５９】
図１０を参照して、次に薄い酸化膜（ほぼ１００Å）を、シリコン・ゲート電極の水平な表面１００２およびサイドウォール１００３上に熱的に成長させる。次に異方性エッチングを用いて、水平な表面１００２上の酸化膜層を除去する（すなわちシリコン１００４を露出させる）一方で、垂直な表面上のサイドウォール酸化膜１００１を保持する。こうして、薄いサイドウォール・スペーサ酸化膜１００１が形成される。これを、図１０に例示されるプロセス・ステップ１０００として示す。他の典型的な実施形態においては、薄いサイドウォール・スペーサ絶縁体１００１が、酸窒化物層または窒化物層を含んでいても良い。酸窒化物層は、酸素および窒素の両方を含む材料である。
【００６０】
図１１を参照して、次のステップには、金属シリサイドのソースおよびドレイン電極を形成することが含まれる。ある実施形態においては、ウェハを、適切なマスキング層１１１０を用いてリソグラフィ技術によってパターニングして、Ｎ型デバイス１１０１のＰ型活性領域を露出させる。ある典型的な実施形態においては、マスキング層１１１０はシリサイド排除マスク酸化膜層である。シリサイド排除マスク酸化膜を堆積する。次にフォトレジストを堆積した後、フォトレジストをパターニングして、シリサイド排除マスク酸化膜層１１１０をたとえばバッファード酸化膜エッチングを用いることでエッチングし、そしてフォトレジストを剥離して、Ｎ型活性領域をシリサイド排除マスク酸化膜で覆うことによってシリサイド形成から保護する。選択性の高いウェット・エッチを酸化膜マスク・エッチングにおいて用いることで、サイドウォール・スペーサ酸化膜１００１が実質的に影響を受けないようにすることが、重要である。ウェット・エッチたとえばバッファード酸化膜エッチングは、堆積酸化膜を、熱的に成長させたサイドウォール酸化膜に対するエッチ・レートまたはゲート・サイドウォール絶縁体スペーサの形成用に用いても良い他の典型的な材料に対するエッチ・レートよりも実質的に大きいレートで、優先的にエッチングしなければならない。従来のデバイスのゲート・サイドウォール絶縁体は、ショットキ・バリアＭＯＳデバイスのゲート・サイドウォール絶縁体よりもはるかに厚い。この結果、従来のＭＯＳサイドウォールが、ウェット・ケミカル・エッチ中のダメージの影響を受けにくくなるため、シリサイド排除マスク・ステップを従来のＣＭＯＳプロセスと一体化することが、より簡単になる。
【００６１】
Ｎ型デバイス・シリサイドに対して適切な金属（たとえばエルビウム）を堆積して、ウェハ全体に金属層を形成する（ほぼ２００Å）。次にウェハを、特定の時間、特定の温度（たとえば、４５０℃で３０分間）でアニールして、金属がシリコンと直接コンタクトしているすべての場所において化学反応を起こして金属を転化させて、ソース電極における金属シリサイド１１０２に、ドレイン電極における金属シリサイド１１０３に、およびゲート電極における金属シリサイド１１０４にする。露出して部分的にエッチングされるサイドウォール・スペーサ１００１によって、シリサイド形成アニール中にゲート電極が完全に保護されることが重要である。次にウェット・ケミカル・エッチ（たとえばエルビウムの場合はＨＮＯ３またはＨ２ＳＯ４）を用いて、未反応の金属を除去する一方で、金属シリサイドはそのまま残す。これを、図１１に例示するようにプロセス・ステップ１１００として示す。
【００６２】
他の実施形態においては、Ｎ型デバイス・シリサイドに対して適切な金属（たとえばエルビウム）を堆積して（ほぼ１５０Å）、その後、第２の適切な金属（たとえばチタン、約５０Å）を堆積して、２つの金属層を有する層を形成する。次にウェハを特定の時間、特定の温度（たとえば、４５０℃で３０分間）でアニールして、金属がシリコンと直接コンタクトしているすべての場所において化学反応を起こして第１および第２の金属層の両方を転化させて、ソース電極における金属シリサイド１１０２に、ドレイン電極における金属シリサイド１１０３に、およびゲート電極における金属シリサイド１１０４にする。次にウェット・ケミカル・エッチ（過酸化イオウ）を用いて、未反応の金属を除去する一方で、金属シリサイドをそのまま残す。
【００６３】
第２の金属（たとえばチタン）の選択は、本来の堆積金属層の順序を維持するように行なうことが重要である。たとえば、前述した典型的なプロセスでは、エルビウム・シリサイドの底面は半導体基板とコンタクトしており、エルビウム・シリサイドの上面がチタン・シリサイドとコンタクトしている。第２のシリサイドによって、それ以後のメタライゼーション処理ステップにおけるエッチ・ストップがより頑強になることで製造性が向上し、またソースおよびドレイン電極の正味の抵抗率が減る。また第２のシリサイドは、室温の酸化周囲においてより安定している。以上のことは、米国仮出願第６０／３８１，２３８号明細書（２００２年５月１６日出願）に説明されている。
【００６４】
ソースおよびドレイン・シリサイド作製ステップでは、比較的低い基板温度（たとえば７００℃未満）が必要とされる。これは、従来の不純物ドープされたソース／ドレイン作製プロセスにおいて、はるかに高い温度（たとえば１０００℃超）が必要であることと対照的である。そのため、シリコン・ベースのＣＭＯＳにおける他の非標準的な材料、たとえば高いＫの誘電体、金属ゲート、またはストレインド・シリコンを、本発明のＣＭＯＳ作製プロセスに取り込むことがより簡単にできる。このことは、米国仮出願第６０／３８１，３２０号明細書（２００２年５月１６日出願）に説明されている。
【００６５】
図１２を参照して、ウェハを適切なマスキング層を用いてリソグラフィ技術によって再びパターニングして、Ｐ型デバイス１２０１のＮ型活性領域が露出するようにする。ある典型的な実施形態においては、マスキング層はシリサイド排除マスク酸化膜層である。シリサイド排除マスク酸化膜を堆積する。次にフォトレジストを堆積した後、フォトレジストをパターニングして、シリサイド排除マスク酸化膜層をたとえばバッファード酸化膜エッチングを用いることでエッチングし、そしてフォトレジストを剥離して、Ｐ型活性領域およびＮ型デバイス１１０１をシリサイド排除マスク酸化膜で覆うことによってシリサイド形成から保護する。選択性の高いウェット・エッチを酸化膜マスク・エッチングに対して用いることで、ＰＭＯＳデバイス１２０１サイドウォール・スペーサ酸化膜１００１が実質的に影響されないようにすることが、重要である。ウェット・エッチたとえばバッファード酸化膜エッチングは、堆積酸化膜を、熱的に成長させたサイドウォール酸化膜に対するエッチ・レートまたはゲート・サイドウォール絶縁体スペーサを形成するために用いても良い他の典型的な材料に対するエッチ・レートよりも実質的に大きいレートで、優先的にエッチングしなければならない。
【００６６】
Ｐ型デバイス・シリサイドに対して適切な金属（たとえばプラチナ）を堆積して、ウェハ全体に金属層を形成する（ほぼ２００Å）。次にウェハを、特定の時間、特定の温度（たとえば、４００℃で４５分間）でアニールして、金属がシリコンと直接コンタクトしているすべての場所において化学反応を起こして金属を転化させて、ドレイン電極における金属シリサイド１２０２に、ソース電極における金属シリサイド１２０３に、およびゲート電極における金属シリサイド１２０４にする。露出して部分的にエッチングされるサイドウォール・スペーサ酸化膜１００１によって、シリサイド形成アニール中にゲート電極が完全に保護されることが重要である。次にウェット・ケミカル・エッチ（プラチナの場合は王水）を用いて未反応の金属を除去する一方で、金属シリサイドをそのまま残す。これを、図１２に例示するようにプロセス・ステップ１２００として示す。プロセス・ステップ１１００（図１１に示す）およびプロセス・ステップ１２００（図１２に示す）を参照して説明したプロセスには、ショットキ・バリアＣＭＯＳに対するデュアル・シリサイド排除マスク・プロセスの典型的な実施形態が含まれている。
【００６７】
デュアル・シリサイドは、１つのシリサイド排除マスクのみを用いる他の典型的な実施形態によって与えることができる。たとえば、Ｎ型デバイスに対して適切な金属を堆積する。次にシリサイド排除マスキング層を、リソグラフィ技術を用いて形成することによって、Ｐ型デバイスのＮ型活性領域を露出させる。Ｐ型デバイスに対して適切な第２の金属を堆積する。次にウェハを、特定の時間、特定の温度でアニールして、第１の金属がシリコンと直接コンタクトしているすべての場所において化学反応を起こして金属を転化させて、ソース電極における金属シリサイド１１０２に、ドレイン電極における金属シリサイド１１０３に、およびゲート電極における金属シリサイド１１０４にする。さらに、アニール中に第２の金属を第１の金属を通して拡散させることによって、ソース電極における金属シリサイド１２０２、ドレイン電極における金属シリサイド１２０３、およびゲート電極における金属シリサイド１２０４を形成する。
【００６８】
こうしてショットキ・バリアＮＭＯＳ１１０１およびＰＭＯＳ１２０１デバイスが完成して、図１３に例示するプロセス・ステップ１３００に示すような電気的なコンタクティングに対する準備ができる。図１３に示すようなＣＭＯＳインバータ回路１３００を形成するためには、電気的な導線を加えて、ゲート電極９０２および９０３を接続してＣＭＯＳ回路１３００に対する入力Ｖｇ１３０１を形成し、およびドレイン電極１１０３および１２０２を接続してＣＭＯＳ回路１３００に対する出力Ｖｏ１３０２を形成する。また電気的な導線を加えて、ＮＭＯＳソース電極１１０２をＶｓｓ１３０３に接続し、ＰＭＯＳソース電極１２０２を供給電圧Ｖｄｄ１３０４に接続する。
【００６９】
要約すれば、この典型的なショットキ・バリアＣＭＯＳ作製プロセスでは、全体で８つのマスキング・ステップが必要である。
【００７０】
【表１】
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２マスク・デュアル・イン・シチュ・ドープド・ポリ・プロセスを用いてゲート電極を形成することによって、８つのマスク・ステップのうちの１つが削減される。当業者であれば、前述のプロセスは金属ソース／ドレイン・ショットキＣＭＯＳデバイスを実現するための１つの方法に過ぎず、多くの変形および代替案が存在することを、理解するであろう。
【００７１】
（デバイス／システム）
図１３は、本発明の典型的な実施形態の断面図であり、２つの最終的な相補形ＭＯＳＦＥＴ構造（１３００）によって例示されている。この実施形態では、ソース／ドレイン領域１１０２、１１０３に対してエルビウム・シリサイドを用いて作製されたＮＭＯＳデバイス１１０１、およびソース／ドレイン領域１２０２、１２０３に対してプラチナ・シリサイドを用いて作製されたＰＭＯＳデバイス１２０１が含まれている。ショットキ（またはショットキ様の）バリア（１３１２、１３１３、１３２２、１３２３）が、対応する金属ソース／ドレイン１１０２、１１０３、１２０２、１２０３とシリコン基板６０１との界面に沿って存在している。これらは、固有のポケットまたはハロー注入として機能し、寄生キャパシタンスを伴うことなく機能する。また浅い注入のソース／ドレイン・エクステンションが必要ではなくなる。その理由は、金属ソース／ドレインが本来的に浅くかつ高伝導性であるからである。さらにウェル注入を、ＰＭＯＳおよびＮＭＯＳデバイスにおけるそれぞれＶｄｄおよび接地電源に、オーミック・コンタクトを介して電気的にコンタクトする必要がない。したがってハロー／ポケット注入、ソース／ドレイン・エクステンション注入、およびオーミック・コンタクトを介して電気的にコンタクトされるウェル注入を、同時になくすことによって、製造の複雑さを著しく減らすことが実現される。これらは、従来のアーキテクチャのＭＯＳデバイスに対する主要な利点でもある。
【００７２】
金属シリサイド・ソース／ドレイン・エクステンションを、ＮＭＯＳおよびＰＭＯＳのソースおよびドレイン領域（１１０２、１１０３、１２０２、１２０３）に対して用いて、ショットキ・バリアＣＭＯＳデバイスの性能をさらに高めても良い。このことは、米国仮出願第６０／３８１，３２１号明細書、（２００２年１６日出願）に説明されている。
【００７３】
ショットキ・バリアの性質が原子的に急峻であること、およびバリアの大きさが非常に均一で再現可能であることによって、従来のＭＯＳデバイスに固有の２つの統計的な変動源が実質的になくなる。従来のデバイスにおいては、イオン注入を介してのドーパント導入がランダム統計的な性質であるために、注入されたドーパントの位置および大きさが著しく変動している。これは、ハロー／ポケット・ドーパントおよびソース／ドレイン・ドーパントの両方に対して当てはまる。その結果、ある特定の量のランダムな変動が、デバイス・パラメータたとえばチャネル長（Ｌ）、駆動電流、および漏れ電流において生じる。これらの変動があるために、回路設計が難しくなり、また性能仕様を満足しないＩＣによる歩留まり損失のために製造コストの一因となっている。チャネル長が短くなると、シリコン当たりのデバイスの有効体積が小さくなるために、したがって平均化によって統計的な変動を取り除くことができにくくなるために、問題は厳しくなる。
【００７４】
金属ソース／ドレイン（従来の不純物ドープされたソース／ドレインの代わりとなる）は、自然の、非常に均一で原子的に急峻なショットキ・バリア（１３１２、１３１３、１３２２、１３２３）をシリコン基板６０１に対して有していてその位置および大きさがチャネル長とは無関係である。またこのバリアは本質的にハロー／ポケット注入の役割を果たして（これらの注入を不要にして）いる。これらのために、ソース／ドレインおよびハロー／ポケット注入中の原子のランダムな配置に起因する統計的な変動が本質的になくなっている。このことは、チャネル長が短くなっても依然として正しく、より正しくさえなっている。
【００７５】
金属ソース／ドレインＭＯＳアーキテクチャの他の利益は、寄生のバイポーラ・ゲインが無条件でなくなることである。寄生のバイポーラ・ゲインは、ソース／ドレインおよび基板領域に対して反対のドーピング型を用いることの直接的な結果であり、ラッチ・アップおよび他の有害な影響につながる可能性がある。ソース／ドレイン電極が金属で構成されて、半導体基板とのショットキ・バリア・コンタクトが形成されると、寄生のゲインはなくなる。この結果、金属ソース／ドレイン・アーキテクチャは、（とりわけ）高放射線の環境に対しては、理想的なものとなる。加えて、寄生のバイポーラ・ゲインがなくなることによって、ウェル注入を、ＰＭＯＳおよびＮＭＯＳデバイスにおけるそれぞれＶｄｄおよび接地電源に、オーミック・コンタクトを介して電気的にコンタクトする必要性がなくなり、その結果、処理ステップが減り、コストが下がり、また歩留まりが向上する。ショットキ・バリアＣＭＯＳは寄生のバイポーラ作用の影響を受けやすいわけではないため、パワーＭＯＳＦＥＴデバイスの分野においても用途を見出すことができる。このことは、米国仮出願第６０／３８１，２３７号明細書（２００２年５月１６日出願）においてすでに開示されている。
【００７６】
インジウム７０２およびヒ素６０７の層を、ＮＭＯＳおよびＰＭＯＳデバイスにおけるそれぞれチャネルおよび基板ドーパントとして、用いる。これらのドーパント原子を用いるのは、シリコン格子を通るそれらの拡散速度が比較的小さいからである（リンおよびボロンと比較して。これらは、チャネルおよび基板ドーパントに対する他の考えられる２つの候補である）。この結果、デバイス作製中のサーマル・バジェットを大きくすることができ、したがって完成した製品の特性の統計的な変動を小さくすることができる。チャネルおよび基板ドーパント６０７、７０２を有する領域は、オーミック・コンタクトに電気的に接続されてはいないことを理解することが重要である。
【００７７】
ゲート電極９０２、９０３は、Ｐ型およびＮ型デバイスにおいて、ボロンおよびリン・ドープされたポリシリコン膜から、それぞれ作製される。この場合に、ボロンおよびリンを用いるのは、それらの固溶度が大きいからである（ヒ素およびインジウムと比較して）。
【００７８】
ゲート電極は、１００ｎｍ未満の幅（チャネル長Ｌに対応する）であっても良い。と言うのは、このような状況において、従来のアーキテクチャに対するショットキ・バリア・アーキテクチャの利点が明瞭になるからである。これらには、ポケット注入の必要性がないために処理が簡単になったこと、ならびに歩留まり損失、キャパシタンス、および完成した製品の統計的な変動が、結果として減ったことが含まれる。
【００７９】
デバイスは、絶縁層たとえば熱的に成長させた酸化膜（フィールド酸化膜と言われる）８０３によって、互いに分離される。フィールド酸化膜は、チャネルおよび基板ドーパントとともに作用して、デバイスを互いに電気的にアイソレートする。このフィールド酸化膜８０３を、従来のプロセスたとえばＬＯＣＯＳによって設けて、部分的に凹部であるフィールド酸化膜８０３を形成しても良いし、またはより簡単なデバイス・アイソレーション・プロセス、たとえば単純な薄い、凹部ではない酸化膜または浅い酸化膜によって設けても良い。この場合、浅いフィールド酸化膜（しばしば、酸化膜ウィンドウと言われる）は基板中を、実質的にソース・ドレイン接合よりも下方の深さまでは延びない。浅いフィールド酸化膜ウィンドウを用いることによって、さらに処理ステップが減り、コストが減り、および歩留まりが向上する。
【００８０】
図１４を参照して、フィールド酸化膜１４０３は、エピタキシャル半導体基板６０１中に実質的に凹部ではない単純な薄い酸化膜である。この典型的な実施形態においては、オーミック・コンタクトに電気的にコンタクトされていない随意のウェル注入１４０５、１４０６を用いて、ＰＭＯＳおよびＮＭＯＳデバイスを、それぞれアイソレートしても良い。インバータ回路中のＰＭＯＳまたはＮＭＯＳデバイスに対して、オーミック・コンタクトに電気的に接続されるウェル注入が必要でないことは、注意すべき重要なことである。随意のウェル注入を用いる場合には、さらなるヒ素注入ステップを、図６に例示するプロセス・ステップ６００の間に行なって、ヒ素ウェル１４０５を形成し、およびさらなるインジウム注入ステップを、図７に例示するプロセス・ステップ７００の間に行なって、インジウム・ウェル１４０６を形成する。ウェル注入１４０５、１４０６は、オーミック・コンタクトに電気的にコンタクトされている必要はない。
【００８１】
図１５は、本発明の好ましい典型的な実施形態の平面図であり、ショットキ・バリアＣＭＯＳインバーティング回路ならびにその典型的な動作およびバイアシング条件によって例示されている。ＰＭＯＳデバイス１５０２のソース１５０１は、正の供給電圧Ｖｄｄ１５０３に接続され、一方で、ＮＭＯＳデバイス１５０５のソース１５０４はＶｓｓ１５０６（通常は接地）に接続されている。ゲート・コンタクト１５０７および１５０８は、共通の入力電気接続部Ｖｇ１５０９を共有し、ドレイン・コンタクト１５１０および１５１１は、共通の出力電気接続部Ｖｏ１５１２を共有している。ＰＭＯＳデバイス１５０２およびＮＭＯＳデバイス１５０５は、デバイス・アイソレーション用の単純な薄い酸化膜を用いるときには、随意のウェル注入１５２０、１５２１を有する。ウェル注入１５２０、１５２１は、オーミック・コンタクトに電気的に接続されてはいない。この典型的なバイアシング条件の組において、２つのデバイス１５０２および１５０５の共通のドレイン接続部における出力電圧Ｖｏ１５１２は、ゲートにおける入力電圧Ｖｇ１５０９によって決まる。Ｖｇ１５０９が高いときには（通常はＶｄｄ１５０３）、Ｎ型デバイス１５０５は「ＯＮ」であり、Ｐ型デバイス１５０２は「ＯＦＦ」である。すなわち、Ｎ型デバイス１５０５のチャネル領域は導通している一方で、Ｐ型デバイス１５０２のチャネル領域は導通していない。その結果、出力電圧Ｖｏ１５１２は、低い値Ｖｓｓ１５０６に変化する。Ｖｇ１５０９が低いときには（通常はＶｓｓ１５０６）、逆のことが起こる。このとき、Ｎ型デバイス１５０５は「ＯＦＦ」であり、Ｐ型デバイス１５０２は「ＯＮ」であり、そして出力電圧Ｖｏ１５１２は、Ｐ型ソースの値またはＶｄｄ１５０３に変化する。こうして、インバーティング機能が効果的に得られる。ショットキ・バリアＣＭＯＳ回路の動作温度を下げて、パワーおよびスピード性能をさらに高めても良い。このことは、米国仮出願第６０／３８８，６５９号明細書（２００２年５月１６日出願）に説明されている。
【００８２】
前述のＣＭＯＳインバータ回路は、相補形ショットキ・バリアＰＭＯＳおよびＮＭＯＳトランジスタを用いる１つの典型的な方法に過ぎず、本発明の趣旨および範囲から逸脱することなく、ＰＭＯＳおよび／またはＮＭＯＳトランジスタを集積回路内で組み合わせる多くの変形が存在することを、当業者であれば理解するであろう。
【００８３】
前述の説明には、多くの詳細が含まれているが、これらを本発明の範囲に対する限定と解釈してはならず、むしろ本発明の１つの好ましい実施形態を例示したものと解釈すべきである。当業者であれば、多くの他の変形が考えられることを理解するであろう。たとえば、ソース／ドレイン金属に対して多くの候補が考えられる。金属とシリコン基板との間に薄い酸化膜層を挿入することも有利であると考えられる。シリコン基板それ自体の代わりに、任意の数の他の半導体または基板形式たとえばＳＯＩを用いても良い。加えて、層または要素間の境界に常に、勾配を緩くするかまたは他の材料または界面媒介物を挿入して、性能を向上させても良い。本発明は、本明細書で開示されるかまたは参照により取り入れられた資料中に開示される特徴を様々に置換したもののいずれかを含むＣＭＯＳデバイスを網羅するように、また本明細書で開示されるかまたは参照により取り入れられた資料中に開示される作製技術を任意に置換したものを含むＣＭＯＳ作製プロセスを網羅するように、意図されている。
【００８４】
本発明を好ましい実施形態を参照して説明してきたが、当業者であれば、本発明の趣旨および範囲から逸脱することなく、形態および詳細において変形を加えても良いことを理解するであろう。
【図面の簡単な説明】
【００８５】
【図１】図１は、従来技術の長チャネルの、不純物ドープされたソース／ドレイン・デバイスを示す図である。
【図２】図２は、ポケット注入およびソース／ドレイン・エクステンションを伴う従来技術の短チャネルの不純物ドープされたソース／ドレイン・デバイスを示す図である。
【図３】図３は、従来技術の短チャネルの不純物ドープされたソース／ドレインＣＭＯＳインバータ回路を示す図である。
【図４】図４は、チャネル長およびチャネル領域の定義を示す図である。
【図５】図５は、本発明の一実施形態によるＣＭＯＳデバイスを示す図である。
【図６】図６は、Ｐ型デバイス活性領域の注入を用いる本発明のプロセスの典型的な実施形態を示す図である。
【図７】図７は、Ｎ型デバイス活性領域の注入を用いる本発明のプロセスの典型的な実施形態を示す図である。
【図８】図８は、デバイス・アイソレーションのためのＬＯＣＯＳフィールド酸化膜の形成を用いる本発明のプロセスの典型的な実施形態を示す図である。
【図９】図９は、薄いゲート酸化膜上にパターニングされるシリコン膜を用いる本発明のプロセスの典型的な実施形態を示す図である。
【図１０】図１０は、薄い酸化膜サイドウォールの形成と、ゲート、ソース、およびドレイン領域内のシリコンの露出とを用いる本発明のプロセスの典型的な実施形態を示す図である。
【図１１】図１１は、シリサイド排除マスクとＮ型デバイスの金属堆積およびシリサイド化アニールとを用いる、ならびに未反応の金属の除去を用いる本発明プロセスの典型的な実施形態を示す図である。
【図１２】図１２は、シリサイド排除マスクとＰ型デバイスの金属堆積およびシリサイド化アニールとを用いる、ならびに未反応の金属の除去を用いる本発明プロセスの典型的な実施形態を示す図である。
【図１３】図１３は、本発明のプロセスの結果として生じる構造の典型的な実施形態を示す図である。
【図１４】図１４は、ショットキ・バリアＣＭＯＳインバータ回路の典型的な実施形態を示す図であり、本発明の原理により、ＰＭＯＳおよびＮＭＯＳデバイスが単純な薄いフィールド酸化膜と直列に接続され、ウェル注入がオーミック・コンタクトを介して電気的にコンタクトされてはいない。
【図１５】図１５は、ショットキ・バリアＣＭＯＳインバータ回路のレイアウトの典型的な実施形態を示す図であり、本発明の原理によりＰＭＯＳおよびＮＭＯＳデバイスが直列に接続されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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