(57)【要約】  本発明は、特にプロセスに起因するトランジスタのオン抵抗のばらつきによる消費電力のばらつきを抑制すると共に消費電力を削減でき、かつ大きな駆動力を得ることのできるバッファ回路を提供する。容量結合された奇数段の反転増幅段と、前記反転増幅段の最終段出力端から初段入力端へ負帰還を行う負帰還路と、基準電流供給源と、各反転増幅段間に設けられた第１のスイッチと、少なくとも最終段の負荷トランジスタに対して前記基準電流供給源とカレントミラー回路を選択的に構成させるように接続する第２のスイッチとを備える。【特許請求の範囲】
【請求項１】
容量結合された奇数段の反転増幅段と、
前記反転増幅段の最終段出力端から初段入力端へ負帰還を行う負帰還路と、
基準電流供給源と、
各反転増幅段間に設けられ、動作モードに応じて切り換えられる第１のスイッチと、
動作モードに応じて、少なくとも最終段のトランジスタに対して前記基準電流供給源とカレントミラー回路を選択的に構成させるように接続する第２のスイッチと、
を備えたバッファ回路。
【請求項２】
前記反転増幅段は、ソース接地増幅器であることを特徴とする請求項１に記載のバッファ回路。
【請求項３】
前記反転増幅段の前に演算増幅器を備えたことを特徴とする請求項１または２に記載のバッファ回路。
【請求項４】
前記反転増幅段は、増幅部分と能動負荷部分とを有し、この能動負荷部分は前記スイッチの操作によりスタンバイモード時には前記基準電流供給源とカレントミラー回路を形成し、アクティブモード時には増幅部分に対する増幅器となるように構成されたことを特徴とする請求項１に記載のバッファ回路。
【請求項５】
前記反転増幅段の中間段の入力ノードに、それぞれゲートとドレインを接続し、かつソースを基準電位に接続したＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを接続したことを特徴とする請求項１に記載のバッファ回路。
【請求項６】
前記基準電流供給源は、ＰチャネルＭＯＳトランジスタ用とＮチャネルＭＯＳトランジスタ用の２種類備えたことを特徴とする請求項１ないし５のいずれかに記載のバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バッファ回路に係り、特にＤＡ変換器のアナログ出力バッファに関するものである。本発明は、特に液晶表示装置に使用される出力バッファ回路、特に低温ポリシリコン（ＬＴＰＳ）技術により液晶表示装置のガラス基板上に同時に作りこんだ出力バッファ回路に好適なものである。
【背景技術】
【０００２】
従来用いられている、ＤＡ変換器出力に接続されるアナログバッファ回路としては、図７の回路図に示すように、３段のインバータアンプ（反転増幅器）を容量接続および負帰還接続することにより構成されたものが知られている。【０００３】
以下の各図面においては、ゲート端子に小さな丸を付けることによりＰチャネルＭＯＳトランジスタを表すものとする。【０００４】
このアナログバッファ回路は、電源ＶＤＤと接地ＶＳＳ間に直列接続されたＰチャネルＭＯＳトランジスタＰＴ１とＮチャネルＭＯＳトランジスタＮＴ１とからなる第１のインバータ、同様にトランジスタＰＴ２とＮＴ２の直列接続からなる第２のインバータ、トランジスタＰＴ３とＮＴ３の直列接続からなる第３のインバータを備えている。トランジスタＰＴ１とトランジスタＮＴ１のゲート共通接続点はキャパシタＣ１を介して入力端子に接続され、トランジスタＰＴ１とＮＴ１の接続ノードＮ１とゲート共通接続点との間には第１のスイッチＳＷ１が設けられている。【０００５】
同様に、接続ノードＮ１と、トランジスタＰＴ２とトランジスタＮＴ２とのゲート共通接続点との間にはキャパシタＣ３が接続されている。このトランジスタＰＴ２とトランジスタＮＴ２とのゲート共通接続点とトランジスタＰＴ２とトランジスタＮＴ２の接続ノードＮ２との間には第２のスイッチＳＷ２が設けられている。【０００６】
さらに、接続ノードＮ２と、トランジスタＰＴ３とトランジスタＮＴ３とのゲート共通接続点との間にはキャパシタＣ４が接続されている。このトランジスタＰＴ３とトランジスタＮＴ３とのゲート共通接続点とトランジスタＰＴ３とトランジスタＮＴ３の接続ノードＮ３との間には第３のスイッチＳＷ３が設けられている。ノードＮ３は出力ノードＶＯＵＴになっている。【０００７】
キャパシタＣ１の入力端子と反対側はキャパシタＣ２および第４のスイッチＳＷ４を介してノードＮ３に接続されることにより負帰還経路を形成しており、キャパシタＣ２とスイッチＳＷ４の接続点にはスイッチＳＷ５を介して参照電圧Ｖｒｅｆが供給される。【０００８】
このように、このアナログバッファ回路では、３段のインバータを容量接続し、負帰還により回路を構成している。【０００９】
次にこの回路の動作を説明する。【００１０】
まず、初期化および待機時の動作を行うスタンバイモード（セットアップモードとも言う）においては、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ５をオンとし、スイッチＳＷ４をオフとする。これにより、参照電圧Ｖｒｅｆが供給されることにより、キャパシタＣ２、Ｃ３、Ｃ４が充電される。【００１１】
次に、バッファとしての動作を行うアクティブモード時には、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ５をオフとし、スイッチＳＷ４をオンとする。これにより、入力電圧に応じてトランジスタが駆動され、インバータ段ごとに反転された信号が次段に伝達され、出力点ＶＯＵＴには反転出力が現れることになる。【００１２】
図８は従来のアナログバッファ回路の他の例を示す回路図である。この回路は後述する非特許文献１に開示されているものである。【００１３】
このバッファ回路は大別して３つの部分から成る。【００１４】
まず、第１の部分は、電流源回路であって、電源ＶＤＤと接地ＶＳＳとの間に直列接続された４つのトランジスタＰＴ１１、ＰＴ１２、ＮＴ１１、ＮＴ１２により構成される。すなわち、ソースが電源ＶＤＤに接続されたトランジスタＰＴ１１のゲートとドレインが接続され、このドレインにトランジスタＰＴ１２のソースが接続され、そのゲートは接地ＶＳＳに接続され、トランジスタＰＴ１２のドレインにはトランジスタＮＴ１２のドレインが接続され、そのゲートは電源ＶＤＤに接続されている。トランジスタＮＴ１２のソースにはトランジスタＮＴ１１のドレインが接続され、このドレインはソースと接続され、ソースは接地されている。【００１５】
この電流源回路は電流Ｉ１を発生する。【００１６】
次に第２の部分は演算増幅器（オペアンプ）である。この演算増幅器は２つの増幅器からなっており、第１の増幅器においては、電流源回路のトランジスタＰＴ１１とゲートが共通接続され、ソースが電源ＶＤＤに接続されたバイアストランジスタＰＴ２１のドレインには２つのトランジスタＰＴ２２およびＰＴ２３のソースが接続され、これらのドレインにはゲートが共通接続された２つのＮチャネルトランジスタＮＴ２１およびＮＴ２２のドレインが接続され、これらのソースはいずれも接地されており、負荷トランジスタとして機能する。【００１７】
以上の構成とは対称な形でもう一つの第２の増幅器が構成される。【００１８】
この増幅器においては、バイアストランジスタＮＴ３３のドレインには２つの差動トランジスタＮＴ３１およびＮＴ３２のソースが接続され、これらのドレインにはゲートが共通接続され、各ソースが電源ＶＤＤに接続された２つの負荷トランジスタＰＴ３１およびＰＴ３２のドレインが接続されている。【００１９】
トランジスタＰＴ２３およびＮＴ３１のゲートには入力ＶＩＮが供給される。また、差動対の他方側のトランジスタＰＴ２２およびＮＴ３２のゲートは出力点であるノードＮ１０と接続されている。【００２０】
このノードＮ１０にドレインが接続され、ソースが電源ＶＤＤに接続されたＰチャネルトランジスタＰＴ４１および、ノードＮ１０にドレインが接続され、ソースが接地ＶＳＳに接続されたＮチャネルトランジスタＮＴ４１が設けられており、これらは反転回路を構成する。トランジスタＰＴ４１のゲートには右側の増幅器出力が接続され、トランジスタＮＴ４１のゲートには左側の増幅器出力が接続されている。【００２１】
この回路では、電流源で安定駆動される演算増幅器を有しているため、１段の反転回路でも安定したバッファ出力を得ている。
【非特許文献１】「2-inchqVGA SOG-LCD employing TS-SLS」,Kook Chul Moon, et al., Digest of Technical Papers, AM-LCD04, 2004年アクティブマトリクス液晶表示装置ワークショップ、2004年8月25-27日
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、従来の構成ではプロセスに依存して消費電力が大きい場合があるという問題がある。特に、スタンバイモードの際にもアクティブモード時と同様に電流が流れるため、全体として消費電力が大きいという問題がある。【００２３】
また、低温ポリシリコン（ＬＴＰＳ）により回路素子が形成される場合には、プロセスに起因してトランジスタ特性（オン抵抗）にばらつきが生じ、その結果、消費電力のばらつきが大きくなるという問題がある。このような消費電力のばらつきは、図８に見られる４つのトランジスタの直列回路などにおいて顕著である。しかも、この消費電力のばらつきは、外部基準電流源の安定性や供給能力などとは無関係に、トランジスタ特性そのものが原因となっているため、制御あるいは調整が困難である。以上のような事情は図７により説明した従来例においても同様である。【００２４】
そこで、本発明は、プロセスに起因するトランジスタのオン抵抗のばらつきによる消費電力のばらつきを抑制し、かつ大きな駆動力を得ることのできるアナログバッファ回路を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明に係るバッファ回路は、【００２６】
容量結合された奇数段の反転増幅段と、【００２７】
前記反転増幅段の最終段出力端から初段入力端へ負帰還を行う負帰還路と、【００２８】
基準電流供給源と、【００２９】
各反転増幅段間に設けられた第１のスイッチと、【００３０】
少なくとも最終段の負荷トランジスタに対して前記基準電流供給源とカレントミラー回路を選択的に構成させるように接続する第２のスイッチとを備える。
【発明の効果】
【００３１】
スタンバイモードとアクティブモードを切り換える第１及び第２のスイッチを設け、スタンバイモード時に基準定電流源に結合されるカレントミラートランジスタにより定電流を流すようにしているので、プロセスばらつきが大きくとも、基準電流源が安定したものであれば、アナログバッファ回路の消費電力を減少させることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明にかかるアナログバッファ回路の一実施の形態を示す回路図である。
【図２】図１で説明したアナログバッファ回路の変形例を示す回路図である。
【図３】図８により説明した従来のアナログバッファ回路に本発明を適用した実施の形態を示す回路図である。
【図４】本発明にかかるアナログバッファの他の実施の形態を示す回路図である。
【図５】従来のバッファ回路を模式的に表した概略回路図である。
【図６】図５における問題をなくした構成を示す概略回路図である。
【図７】従来用いられている典型的なアナログバッファ回路を示す回路図である。
【図８】従来のアナログバッファ回路の他の例を示す回路図である。
【符号の説明】
【００３３】
ＰＴ  ＰチャネルＭＯＳトランジスタ
ＮＴ  ＮチャネルＭＯＳトランジスタ
Ｃ    キャパシタ
ＳＷ  スイッチ
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照して本発明の実施の形態のいくつかを説明する。
【実施例１】
【００３５】
図１は本発明にかかるアナログバッファ回路の一実施の形態を示す回路図であって、図７の構成に改良を加えたものである。したがって、図と同じ構成要素については同じ参照番号を付し、その詳細な説明を省略する。【００３６】
この実施の形態においてはＰチャネルトランジスタＰＴ４でなる定電流Ｉｒｅｆの基準電流回路をさらに設け、各インバータにおけるＰチャネルトランジスタＰＴ１、ＰＴ２の各ゲートを基準電流源のトランジスタＰＴ４のゲートと接続してカレントミラーを構成している。この結果、トランジスタＮＴ１、ＮＴ２、ＮＴ３は従来の相補型インバータではなく、ソース接地型の反転増幅器となる。また、トランジスタＰＴ３については、スイッチＳＷ６を介して基準電流源のトランジスタＰＴ４のゲートと接続されるが、このスイッチＳＷ６がオンとなったときにはトランジスタＰＴ３は同様にカレントミラーを構成する。また、トランジスタＰＴ３のゲートは従来のようにキャパシタＣ４とスイッチＳＷ３の接続点に接続されるのではなく、キャパシタＣ５を介してトランジスタＰＴ２のドレイン（ノードＮ２）に接続されている。【００３７】
この回路の動作を説明する。【００３８】
スタンバイモードのときにはスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ５、ＳＷ６をオンとし、スイッチＳＷ４をオフとする。【００３９】
これにより、各インバータの上側の各トランジスタＰＴ１、ＰＴ２、ＰＴ３はカレントミラー回路として動作するため、少ない電流が流れ、一方基準電圧源ＶｒｅｆによりキャパシタＣ２が充電される。次に、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ５、ＳＷ６をオフとし、スイッチＳＷ４をオンとすることによりアクティブモードとなり、入力信号ＶＩＮは各インバータとＣ１、Ｃ２の帰還ループによりで反転され、出力信号ＶＯＵＴとして取りだされる。【００４０】
この際、最終段のカレントミラーであるトランジスタＰＴ３は増幅器としても機能するため、駆動力を増強させることができる。【００４１】
図２は、図１で説明したアナログバッファ回路の変形例であり、図１に示した構成に加えて、ノードＮ１と接地ＶＳＳとの間にゲートとドレインが接続されたＮチャネルトランジスタＮＴ４を設けたものである。【００４２】
このトランジスタＮＴ４は動作保証用のトランジスタであって、ドレイン側の電位が少しでも上昇した場合にオンとなり、第１段の反転増幅器が確実に動作することを補助するものである。【００４３】
図３は図８により説明した従来のアナログバッファ回路に本発明を適用した実施の形態を示す回路図である。この図においても、図１と対応する構成要素については、同じ参照番号を付してその詳細な説明を省略する。【００４４】
図８とは異なる部分は、ＰチャネルトランジスタＰＴ５１でなる定電流Ｉｒｅｆの基準電流回路を設けて、電流源回路の代わりにカレントミラーを構成するトランジスタＰＴ１１とソース接地型増幅器ＮＴ１１に変更し、さらに従来の反転増幅器（ＰＴ４１およびＮＴ４１）の下流側にさらにもう一つのカレントミラーを構成するトランジスタＰＴ４２を設け、そのドレインとノードＮ１１との間にスイッチＳＷ２、トランジスタＮＴ３２のゲートとトランジスタＰＴ４１との接続点Ｎ１０とノードＮ１１との間にスイッチＳＷ３、Ｎ１０と接地ＶＳＳとの間にソース接地されたトランジスタＮＴ４１とスイッチＳＷ１とを直列接続し、ノードＮ１１と出力端子ＶＯＵＴ間にスイッチＳＷ４を設けるようにした点である。なお、ソース接地された新たなトランジスタＮＴ４１のゲートはカレントミラーＮＴ１１のゲートに接続されている。【００４５】
このような構成における動作を説明すると、スタンバイモードの際にはスイッチＳＷ１とＳＷ２をオン、スイッチＳＷ３とＳＷ４をオフとする。これによりカレントミラーを構成するトランジスタＰＴ２２、ＰＴ２２、ＰＴ４２には微小な基準電流のみが流れ、回路内の各ノードが初期状態とされる。【００４６】
次に、スイッチＳＷ１とＳＷ２をオフ、スイッチＳＷ３とＳＷ４をオンとすればアクティブモードとなり、入力信号ＶＩＮに応じて３段の反転増幅段ＮＴ１１、ＮＴ４１、ＮＴ４２で反転増幅が行われる。以上の構成によれば、カレントミラーにより電流が供給され、大電流の流れる電流供給回路も有していないため、全体の消費電力は削減される。【００４７】
また、従来のような４つのトランジスタの直列回路による電流供給回路を有しないため、ＬＴＰＳプロセスで回路が作られる場合でも、プロセスに起因するトランジスタのオン抵抗のばらつきによる消費電力のばらつきを生じない。【００４８】
図４は本発明にかかるアナログバッファの他の実施の形態を示す回路図であり、図１に示した実施の形態をさらに発展させたものである。【００４９】
この回路は図１に示した実施の形態と同様に、３段のソース接地増幅器ＮＴ１０１、ＮＴ１０２、ＮＴ１０３を有しており、これらはそれぞれキャパシタＣ１０３およびＣ１０５を介して結合されている。また、２つの基準電流源を有しており、１つはソースがＶＳＳ線に接続され、ゲートとドレインが接続されたトランジスタＮＴ１０１でなり、第１の基準電流Ｉｒｅｆ１を供給する。他の一つは電源ＶＤＤにソースが接続され、ゲートとドレインが接続されたトランジスタＰＴ１０４でなり、第２の基準電流Ｉｒｅｆ２を供給する。【００５０】
トランジスタＮＴ１０４のゲートは第１段の増幅器をなすトランジスタＮＴ１０１のゲートとスイッチＳＷ１０１を介して接続され、スイッチＳＷ１が閉じられるとこの２つのトランジスタはカレントミラーとしても機能する。トランジスタＮＴ１０１のドレインにドレインが接続された負荷トランジスタＰＴ１０１のソース側には、ソースがＶＤＤに接続され、ゲートがドレインと接続されてさらにトランジスタＰＴ１０１のドレインに接続されたトランジスタＰＴ１０５が接続されている。このトランジスタＰＴ１０５とゲートが共通接続され、ソースが電源ＶＤＤに接続されたトランジスタＰＴ１０６は、トランジスタＰＴ１０５とともにカレントミラーを構成しており、そのドレインは、ゲートがトランジスタＰＴ１０１のゲートと共通接続されたトランジスタＰＴ１０２のソースと接続され、このトランジスタＰＴ１０２のドレインは第２の増幅器をなすトランジスタＮＴ１０２のドレインと接続されている。第２のスイッチＳＷ１０２はトランジスタＮＴ１０２のゲートとドレインとの間に接続されている。【００５１】
トランジスタＮＴ０２のドレインには二つのキャパシタＣ１０４、Ｃ１０５が接続され、キャパシタＣ１０４の他端はスイッチＳＷ１０３を介して出力端ＶＯＵＴに接続されるとともにトランジスタＮＴ１０３のゲートに接続されている。また、キャパシタＣ１０５の他端は、トランジスタＰＴ１０３のゲートとスイッチＳＷ１０４を介してトランジスタＰＴ１０４のゲートに接続されている。トランジスタＰＴ１０３のソースは電源ＶＤＤに接続されている。【００５２】
入力ＶＩＮはキャパシタＣ１０１を介してトランジスタＮＴ１０１のゲートに接続されると共に、キャパシタＣ１０２を介し、さらにスイッチＳＷ１０６を介して基準電圧Ｖｒｅｆに接続されると共に、スイッチＳＷ１０５を介して出力端ＶＯＵＴに接続される。【００５３】
次にこの回路の動作を説明する。【００５４】
スタンバイモード時にはスイッチＳＷ１０１、ＳＷ１０２、ＳＷ１０３、ＳＷ１０４、ＳＷ１０６をオンとし、スイッチＳＷ１０５をオフとする。これにより、各カレントミラーをなすトランジスタＰＴ１０３およびＮＴ１０１には基準電流Ｉｒｅｆ２および基準電流Ｉｒｅｆ１が流れるのみであるので、消費電力を抑えることができる。【００５５】
アクティブモード時には、スイッチＳＷ１０１、ＳＷ１０２、ＳＷ１０３、ＳＷ１０４、ＳＷ１０６をオフとし、スイッチＳＷ１０５をオンとする。これにより、３つの反転増幅器及びＣ１０１、Ｃ１０２による負帰還により入力信号が反転され、出力が取り出される。この際、最終段のトランジスタＰＴ１０３はスイッチＳｗ１０４が開放されることにより増幅作用も行うため、駆動力を増大させることができる。【００５６】
次にバッファ回路における安定性について考察する。【００５７】
図５は従来のバッファ回路を模式的に表した図であって、３段の反転増幅段Ａ１、Ａ２、Ａ３を有し、各増幅段の前にはキャパシタＣ１、Ｃ２、Ｃ３が配置され、キャパシタ結合となっている。【００５８】
通常バッファ回路では動作の安定性のため、負帰還（ネガティブフィードバック：ＮＦＢ）がかけられ、図５に示すように出力側から入力側にキャパシタＣ５による帰還路が設けられる。また、中間段の増幅段Ａ２においてはその両端間に位相補償用のいわゆるミラーキャパシタとしてキャパシタＣ５が設けられることが多い。【００５９】
しかし、この回路構成では位相マージンが十分ではない場合がある。例えば位相マージンが２２°にまで低下することがある。【００６０】
一般的に十分な動作安定性を得るには位相マージンが４５°以上必要と言われており、これが少ないと出力にリンギングや発振が起こることがある。位相マージン２２°は非常に低い値であり、動作安定性が低く、発振しやすく、過渡特性波形にリンギングが起こりやすい。【００６１】
このため、図６に示すように、従来の位相補償用のキャパシタＣ４を除くとともに、それぞれゲートとドレインを接続したＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１を１段目の反転増幅段の出力に接続するようにした。【００６２】
これにより、１段目の反転増幅段の出力点におけるインピーダンスを低下させることができ、位相マージンは６０°以上にすることができ、安定性の面で大幅な改善が見られた。【００６３】
このような安定性向上のためのＰＭＯＳトランジスタとＮＭＯＳトランジスタを第１段の増幅器出力点に接続することは、上述した各実施の形態においても同様に有効である。【００６４】
以上説明した各実施の形態では信号を反転させる部分を３つ有していたが、３以上の奇数段に本発明を適用することがことが好ましい。すなわち、負帰還を前提とするため奇数段であることが必要な他、反転部１段だけではゲインが不足することがあり、バッファの出力電圧の精度やドライブ能力が不足するため好ましくないためである。一方、反転部の段数が多くても、ゲインが高すぎたり、各反転部での位相遅れなどの影響が大きく等の悪影響があるため、反転部３段がゲイン、安定性の面で最もバランスが取れていると考えられるが、これに限定されるものではなく、奇数段の反転増幅器を持つものに適用が可能である。  また、最終段の増幅器の一部はスイッチ選択によりスタンバイモード時には必ずカレントミラー動作を行うが、アクティブモード時に反転増幅器の一部として機能させることは任意である。【００６５】
また、上述した各実施の形態においては、基準電流源の電流値は一定であったが、アクティブモード時の駆動力よりもスタンバイ時の消費電力減少を主にするように小電流設定にするか、スタンバイ時の消費電力減少はほどほどにしてアクティブモード時の駆動力を増加させる大電流設定にするかは設計者の選択で決定することができる。さらに、このような設定をプログラムできるようにしても良い。
【図１】
2006132315.tif 000002
【図２】
2006132315.tif 000003
【図３】
2006132315.tif 000004
【図４】
2006132315.tif 000005
【図５】
2006132315.tif 000006
【図６】
2006132315.tif 000007
【図７】
2006132315.tif 000008
【図８】
2006132315.tif 000009
【国際調査報告】
2006132315.tif 000010
2006132315.tif 000011