(57)【要約】  半導体装置の製造方法において、半導体基板（１１）に、素子分離用のトレンチ（１４）を形成し、半導体基板の全面に、絶縁薄膜（１２、７２）を介して、前記トレンチを埋め込んでしまわない厚さの第１のポリシリコン膜（１５ａ、３５ａ）を形成し、前記第１のポリシリコン膜の所定の箇所に、基板表面への不純物の突き抜けが起きないエネルギーで、不純物の注入を行い、前記第１のポリシリコン膜上に、トランジスタの動作に必要な膜厚を確保する厚さの第２のポリシリコン膜（１５ｂ、３５ｂ）を形成し、前記第１および第２のポリシリコン膜を所定の形状に加工して、トレンチキャパシタ用のセルプレート電極（１６、４６）と、トランジスタのゲート電極（１７、４７、４９ｎ、４９ｐ）を同時に形成する。
2007069292.tif 000002
【特許請求の範囲】
【請求項１】
同一基板上に、異なる導電型のゲート電極を有するデュアルゲートＣＭＯＳロジック回路と、トレンチキャパシタ型のメモリとを有する半導体装置であって、
前記トレンチキャパシタは、素子分離用のトレンチ内壁に形成される誘電体膜と、前記誘電体膜上のセルプレート電極とを含み、
前記セルプレート電極およびＣＭＯＳトランジスタのゲート電極は、
前記トレンチを埋め込んでしまわない膜厚の第１のポリシリコン膜と、
前記ＣＭＯＳトランジスタのゲート電極に必要な膜厚を確保する厚さの第２のポリシリコン膜と、
で構成され、前記セルプレート電極のトレンチ内部に形成された第１のポリシリコン膜は、該セルプレート電極のトレンチ内に埋め込まれた第２のポリシリコン膜よりも高い濃度の不純物を含む
ことを特徴とする半導体装置。
【請求項２】
前記基板上に、異なる抵抗値の複数種類の抵抗素子をさらに有し、
前記各抵抗素子は、前記第１のポリシリコン膜と、前記第２のポリシリコン膜とで構成され、前記抵抗素子の第１のポリシリコン膜中の不純物の導入有無と、前記抵抗素子の第２のポリシリコン膜中の不純物の導入有無の組み合わせにより、異なる抵抗値を示す
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＣＭＯＳトランジスタの一方の導電型のゲート電極の第１のポリシリコン膜は、前記セルプレート電極の第１のポリシリコン膜に含まれる不純物と同じ導電型の不純物を含むことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ＣＭＯＳトランジスタの他方の導電型のゲート電極の第１のポリシリコン膜は、前記セルプレート電極の第１のポリシリコン膜に含まれる不純物と異なる導電型の不純物を含むことを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板に、素子分離用のトレンチを形成し、
前記半導体基板の全面に、絶縁薄膜を介して、前記トレンチを埋め込んでしまわない厚さの第１のポリシリコン膜を形成し、
前記第１のポリシリコン膜の所定の箇所に、基板表面への不純物の突き抜けが起きないエネルギーで、不純物の注入を行い、
前記第１のポリシリコン膜上に、トランジスタの動作に必要な膜厚を確保する厚さの第２のポリシリコン膜を形成し、
前記第１および第２のポリシリコン膜を所定の形状に加工して、トレンチキャパシタ用のセルプレート電極と、トランジスタのゲート電極を同時に形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１および第２のポリシリコン膜の加工は、前記セルプレート電極とトランジスタのゲート電極とともに、複数の抵抗素子を同時に形成する工程を含み、
前記第１のポリシリコン膜における不純物の導入有無によって、前記複数の抵抗素子が異なる抵抗値を有するように形成する
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１のポリシリコン膜の前記所定の箇所と異なる第２の箇所に、前記不純物と逆の導電型の不純物を、基板表面への不純物の突き抜けが起きないエネルギーで注入し、
前記第１および第２ポリシリコン膜を加工することによって、前記セルプレート電極とともに、デュアルゲートＣＭＯＳトランジスタのゲート電極を形成する
工程をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第２のポリシリコン膜の所定の箇所に、前記第１のポリシリコン膜に導入した不純物と同じ導電型の不純物を注入し、
前記第２のポリシリコン膜における不純物の導入有無によって、前記複数の抵抗素子が異なる抵抗値を有するように形成する
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第１のポリシリコン膜への前記不純物の導入は、所定の角度で、複数回の回転斜め注入を行なうことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１０】
前記第１のポリシリコン膜への前記逆の導電型の不純物の導入は、所定の角度で、複数回の回転斜め注入を行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記第２のポリシリコン膜への不純物の導入は、垂直注入とすることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記第１のポリシリコン膜における不純物の有無と、前記第２のポリシリコン膜における不純物の有無によって、少なくとも４種類の抵抗値を生成することを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に、同一基板上にＣＭＯＳロジック回路と１トランジスタ１キャパシタ型のメモリセルを有し、素子分離用（ＳＴＩ）トレンチ側壁をメモリセルキャパシタとして利用する、いわゆるトレンチキャパシタを有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
データをキャパシタに記憶するメモリセルを有する半導体記憶装置において、セル面積の縮小あるいは集積度の向上を目的として、素子分離（ＳＴＩ）用のトレンチ側壁を利用してキャパシタを形成するとともに、ＳＴＩ底部の埋め込み絶縁膜により、隣接セルとの分離を確保する、トレンチキャパシタ型の半導体記憶装置が提案されている（たとえば、特許文献１参照）。【０００３】
従来のトレンチキャパシタは、基板表面およびトレンチ側壁表面に形成される誘電膜上にセルプレート電極が設けられ、転送トランジスタとセルプレート電極の間のシリコン基板表面側に不純物拡散層が設けられている。セルプレート電極にバイアス電極を印加して、基板表面のチャネルを反転させることによって、転送トランジスタのソース・ドレイン拡散領域につながるキャパシタを構成する。【０００４】
今後、更なる集積度の向上のために、素子分離（ＳＴＩ）の幅がさらに縮小されることが予測されるが、微細化されたデバイス構造では、セルプレート電極がトレンチを完全に埋め込む構成となり得る。【０００５】
図１は、微細化したトレンチキャパシタ型のメモリセル構成を示す。このメモリセルでは、トレンチ１０２を埋めるセルプレート（ＣＰ）電極１０６に印加されるバイアスによって、シリコン基板１０１の表面からトレンチ１０２の側壁にかけて反転層１０５が形成される。トレンチ１０２の底部に位置する埋め込み絶縁膜１０３は、当該メモリセルを隣接セルと分離する役割を果たす。反転層１０５は、ワード線（ＷＬ）１０７の一方の側に延びるＬＤＤ（あるいはエクステンション）不純物拡散領域１０８の一方に接続され、キャパシタのストレージノードとなる。ソース・ドレイン不純物拡散領域１０９は、図示しないビット線コンタクトを介して、上層のビット線に接続されている。【０００６】
一般に、セルプレート１０６中の不純物濃度が低いと、バイアス印加時に誘電膜界面からセルプレート内部に空乏層が伸びてしまい、チャネルが反転し難くなるとともに、実効的なキャパシタ容量が低下してしまう。このため、セルプレート中の不純物濃度はある程度高くして、バイアス印加時に空乏化しないようにしておく必要がある。【０００７】
しかし、図１のように、セルプレート電極１０６がトレンチ１０２内を埋め込む構成では、セルプレート電極への不純物導入のための不純物注入エネルギーが浅いと、ＳＴＩの深い部分の不純物濃度が低くなる。そうすると、セルプレート電極１０６の内部に、空乏化領域Ａが生じてしまい、チャネルが反転し難くなるとともに、実効的なキャパシタ容量が低下して、所望の容量特性（データ保持特性）が得られないという問題が発生する。【０００８】
この問題に対して、
（Ａ）セルプレート電極の薄膜化、
（Ｂ）不純物注エネルギーの増大、
（Ｃ）セルプレート電極成膜中の不純物導入
という対策が考えられるが、いずれも、工程数の増加、周辺トランジスタの特性劣化、リーク電流の増加などの悪影響が生じる。【０００９】
図２Ａは、セルプレート電極を薄膜化する方法（Ａ）の問題点を示す。セルプレート電極を薄くすると、周辺トランジスタのゲート電極（ＷＬ）の膜厚も薄くなる。通常、セルプレート電極と周辺トランジスタのゲート電極（またはワード線）は、同時に形成するからである。ゲート電極の膜厚が薄くなると、それをマスクとして注入するソース・ドレイン（ＳＤ）拡散層の注入も浅くする必要がある。その結果、周辺トランジスタの性能が劣化する。図示はしないが、ゲート電極と同じ層で抵抗素子を形成している場合は、抵抗値も高くなるという問題も生じる。【００１０】
このような問題を回避するために、セルプレート電極（ＣＰ）と周辺トランジスタのゲート電極（ＷＬ）を別工程で形成することも考えられるが、工程数が増え、プロセスの難易度が高くなる。【００１１】
図２Ｂは、不純物注入エネルギーを高くする方法（Ｂ）の問題点を示す。打ち込みエネルギーを上げると、トランジスタのゲート電極（ＷＬ）下まで、不純物の突き抜け（矢印（ａ））が発生する。この結果、接合リーク電流が増大するとともに、隣接キャパシタ間のフィールドリーク耐性も弱くなってしまう。【００１２】
トレンチキャパシタ部と、トランジスタのゲート部とで、レジストパターンを用いて打ち分ける場合は、工程数が増大するだけではなく、レジストパターンの位置合わせ余裕を確保する必要があるので、トレンチキャパシタ表面部分で、やはり不純物の突き抜けが発生する。この結果、トレンチ側壁近傍に不要な拡散層１２０が形成され、隣接セルへのリーク電流が増大し（矢印（ｂ））、フィールドリーク特性が劣化する。【００１３】
図３は、セルプレート電極の成膜中に不純物を導入する方法（Ｃ）の問題点を示す。成膜中に不純物を導入する方法は、知られている（たとえば、特許文献２，３および４参照）。しかし、一般にセルプレート電極と周辺トランジスタのゲート電極を同時に形成するため、周辺トランジスタのゲート電極をデュアルゲートにすることができなくなり、周辺トランジスタの性能の向上が望めない。デュアルゲートを実現するために、セルプレート電極と周辺トランジスタのゲート電極を別工程で形成しようとすると、例えば一例として、図３に示す方法を用いた場合、多くの問題が生じる。【００１４】
まず、工程が複雑なため、コストが増大する。図３（ａ）のようにシリコン基板１０１上にゲート酸化膜１３０を形成し、その上にｎ＋ドープドシリコン膜１３１を形成する。図３（ｂ）でＮＭＯＳのゲート電極１３２をエッチングし、ＮＭＯＳ領域にのみｎ−ＬＤＤ１３８を注入する。このとき、ＰＭＯＳのトランジスタのゲート酸化膜１３０がエッチングに晒され、オーバーエッチによるダメージから、信頼性が損なわれる。
次に、図３（ｃ）に示すように、ｐ＋ドープドシリコン膜１３３を形成するが、このときのｐ＋ドープドシリコン１３３の成膜により、ＮＭＯＳのＬＤＤ１３８が拡散する。このため、浅い接合が維持できず、特性が劣化する。【００１５】
さらに、図３（ｄ）でＰＭＯＳのゲート電極１３４をエッチングし、ＰＮＯＳ領域のみにｐ−ＬＤＤ１３９を注入する。このとき、ＮＭＯＳのゲート電極１３２の側壁に、ｐ＋ドープドシリコン膜１３５が残る。すなわち、ＮＭＯＳのゲート電極の見かけ上のゲート長が長くなる。そうすると、トランジスタのサイズが大きくなり、レイアウト面積も増大する。また、ｐ＋ドープドシリコン膜１３５をマスクとして、ｎ＋ソース・ドレイン拡散領域（ＳＤ）１４０を形成するが、ＬＤＤ１３８とＳＤ１４０の距離は、ｐ＋ドープドシリコン膜１３５の膜厚で規定され、抵抗が増大して高性能化に不利になる。しかし、ｐ＋ドープドシリコン膜１３５を薄くすると、今度は、ＮＭＯＳ側のＳＤ１４０を深く注入できず、やはり特性劣化につながる。【００１６】
最後に図３（ｅ）でサイドウォール１３６を形成して、ＰＭＯＳ領域にｐ＋ソース・ドレイン領域（ＳＤ）１４１を形成する。【００１７】
このように、セルプレート電極成膜中に不純物を導入する従来の方法は、工程の複雑化、デュアルゲートへの適用の困難さという問題がある。【００１８】
上述した電極形成に関する問題の他に、微細化に伴って、抵抗素子のレイアウト面積を低減しなければならないという課題もある。メモリセル駆動用の周辺回路や、その他の論理回路、アナログ回路では、多くの抵抗素子が用いられており、小電流回路では高抵抗の素子を、高速用の回路では低抵抗の素子を、というように、それぞれ異なる抵抗値が必要とされる。【００１９】
一般に、抵抗素子はポリシリコン中やシリコン基板中に不純物注入を行なって形成されているが、その抵抗素子（単位面積当たりの抵抗値）の種類が少ない場合、低抵抗で高抵抗素子を形成する場合や、高抵抗で低抵抗素子を形成する場合があるが、これらの場合、図４に示すように、レイアウト面積が増大する。【００２０】
図４（ａ）に示すように、単位面積当たりの抵抗値が低い素子で、高抵抗素子を作ろうとすると、複数の低抵抗素子を直列に接続するため、レイアウト面積が増大する。同様に、図４（ｂ）に示すように、単位面積当たりの抵抗値が高い素子で、低抵抗素子を作ろうとすると、複数の高抵抗素子を並列に接続するため、やはりレイアウト面積が増大する。同一基板上に異なる抵抗値を有する複数種類の抵抗素子が存在することが望ましいが、それぞれを作り分けるために、専用の工程が必要になるという問題がある。
【特許文献１】特開２００３−９２３６４号公報
【特許文献２】特開平１１−３０７７３７
【特許文献３】特開２０００−１１４４５８
【特許文献４】特開２００５−５１０４５
【発明の開示】
【発明が解決しようとする課題】
【００２１】
そこで、図１〜図４に示した問題点、すなわち、トレンチ型キャパシタを有する半導体記憶装置において、セルプレート電極の空乏化を防止しつつ、リーク電流を抑制し、かつ、周辺トランジスタの特性維持と、抵抗素子のレイアウト面積の低減を実現することのできる半導体装置を提供することを課題とする。【００２２】
また、工程数を増やすことなく、同一基板上にデュアルゲートのＣＭＯＳロジック回路とトレンチキャパシタ型のメモリセルを有する半導体装置を効率的に製造することのできる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００２３】
上記の課題を解決するために、本発明の第1の側面では、同一基板上に、異なる導電型のゲート電極を有するデュアルゲートＣＭＯＳロジック回路と、トレンチキャパシタ型のメモリとを有する半導体装置を提供する。この半導体装置において、
前記トレンチキャパシタは、素子分離用のトレンチ内壁に形成される誘電体膜と、前記誘電体膜上のセルプレート電極とを含み、
前記セルプレート電極およびＣＭＯＳトランジスタのゲート電極は、
前記トレンチを埋め込んでしまわない膜厚の第１のポリシリコン膜と、
前記ＣＭＯＳトランジスタのゲート電極に必要な膜厚を確保する厚さの第２のポリシリコン膜と、
で構成され、前記セルプレート電極のトレンチ内部に形成された第１のポリシリコン膜は、当該セルプレート電極のトレンチ内に埋め込まれた第２のポリシリコン膜よりも高い濃度の不純物を含むことを特徴とする。【００２４】
良好な構成例では、前記基板上に、異なる抵抗値の複数種類の抵抗素子を、さらに有する。各抵抗素子は、第１のポリシリコン膜と、第２のポリシリコン膜とで構成され、抵抗素子の第１のポリシリコン膜中への不純物の導入の有無と、抵抗素子の第２のポリシリコン膜中への不純物の導入の有無の組み合わせによって、異なる抵抗値を示す。【００２５】
本発明の第２の側面では、半導体装置の製造方法を提供する。この方法は、
（ａ）半導体基板に、素子分離用のトレンチを形成し、
（ｂ）前記半導体基板の全面に、絶縁薄膜を介して、前記トレンチを埋め込まない厚さの第１のポリシリコン膜を形成し、
（ｃ）前記第１のポリシリコン膜の所定の箇所に、基板表面への不純物の突き抜けが起きないエネルギーで、不純物の注入を行い、
（ｄ）前記第１のポリシリコン膜上に、トランジスタの動作に必要な膜厚を確保する厚さの第２のポリシリコン膜を形成し、
（ｅ）前記第１および第２のポリシリコン膜を所定の形状に加工して、トレンチキャパシタ用のセルプレート電極と、トランジスタのゲート電極を同時に形成する
工程を含む。【００２６】
好ましい実施例では、前記第１および第２のポリシリコン膜の加工は、前記セルプレート電極とトランジスタのゲート電極とともに、複数の抵抗素子を同時に形成する工程を含み、前記第１および第２のポリシリコン膜における不純物の導入の有無によって、前記複数の抵抗素子が異なる抵抗値を有するように形成する。
【発明の効果】
【００２７】
トレンチ内壁に沿って位置する厚さの比較的薄い第１のポリシリコン膜の不純物濃度を、トランジスタのゲート電極の厚さを確保する膜厚で埋め込んだ第２のポリシリコン膜の不純物濃度よりも高く設定することで、トレンチキャパシタのセルプレート電極の空乏化を防止しつつ、リーク電流を抑制し、かつ、周辺トランジスタの特性維持を実現する。
ことができる。【００２８】
また、工程数を増やすことなく、同一基板上にデュアルゲートのＣＭＯＳロジック回路とトレンチキャパシタ型のメモリセルを有する半導体装置を効率的に製造することができる。【００２９】
また、第１のポリシリコン膜と第２のポリシリコン膜における不純物の導入有無に応じて、異なる抵抗値を有する複数種類の抵抗素子が簡便に形成され、レイアウト面積を低減することができる。
【図面の簡単な説明】
【００３０】
【図１】トレンチ型キャパシタのメモリセルを微細化したときに生じる問題点を説明するための図である。
【図２Ａ】図１の問題を解消するために、セルプレート電極を薄くした場合に生じる問題点を説明する図である。
【図２Ｂ】図１の問題を解消するために、不純物の注入エネルギーを高くした場合に生じる問題点を説明する図である。
【図３】図１の問題を解決するために、セルプレート成膜時に不純物を導入する場合に生じる問題点を説明する図である。
【図４】抵抗素子のレイアウト面積増大の問題点を説明する図である。
【図５Ａ】本発明の基本構成を説明するための図である。
【図５Ｂ】本発明の基本構成を説明するための図である。
【図５Ｃ】本発明の基本構成を説明するための図である。
【図５Ｄ】本発明の基本構成を説明するための図である。
【図６】不純物の注入角度の設定を説明する図である。
【図７Ａ】単位面積当たりの抵抗値の異なる複数種類の抵抗素子の作り分けを説明するための図である。
【図７Ｂ】単位面積当たりの抵抗値の異なる複数種類の抵抗素子の作り分けを説明するための図である。
【図８Ａ】メモリセルのレイアウトの一例を示す図である。
【図８Ｂ】図８ＡのＡ−Ａ'ラインに沿った断面構造を示す概略断面図である。
【図９Ａ】本発明の一実施形態に係る半導体記憶装置の製造工程図である。
【図９Ｂ】本発明の一実施形態に係る半導体記憶装置の製造工程図である。
【図９Ｃ】本発明の一実施形態に係る半導体記憶装置の製造工程図である。
【図９Ｄ】本発明の一実施形態に係る半導体記憶装置の製造工程図である。
【図９Ｅ】本発明の一実施形態に係る半導体記憶装置の製造工程図である。
【図９Ｆ】本発明の一実施形態に係る半導体記憶装置の製造工程図である。
【図９Ｇ】本発明の一実施形態に係る半導体記憶装置の製造工程図である。
【図９Ｈ】本発明の一実施形態に係る半導体記憶装置の製造工程図である。
【図９Ｉ】本発明の一実施形態に係る半導体記憶装置の製造工程図である。
【図９Ｊ】本発明の一実施形態に係る半導体記憶装置の製造工程図である。
【図９Ｋ】本発明の一実施形態に係る半導体記憶装置の製造工程図である。
【図９Ｌ】本発明の一実施形態に係る半導体記憶装置の製造工程図である。
【図９Ｍ】本発明の一実施形態に係る半導体記憶装置の製造工程図である。
【図１０Ａ】本発明の効果を示す図であり、不純物導入直後の２次元不純物プロファイのシミュレーション結果を比較した模式図である。
【図１０Ｂ】上記不純物導入直後の２次元不純物プロファイルのシミュレーションデータである。
【図１１Ａ】本発明の効果を示す図であり、最終熱処理後の２次元不純物プロファイルのシミュレーション結果を比較した模式図である。
【図１１Ｂ】上記最終熱処理後の２次元プロファイルのシミュレーションデータである。
【図１２】本発明の空乏化改善効果を示すグラフである。
【図１３】実施形態において複数種類の抵抗値の抵抗素子を形成する際のイオン注入条件とシート抵抗値のシミュレーション結果を示す図である。
【符号の説明】
【００３１】
１１、３１  シリコン基板
１２、３２、３４、７２  絶縁膜（シリコン酸化膜）
１３、３３Ｂ  埋め込み絶縁膜（酸化膜）
１４  トレンチ
１５ａ、３５ａ  薄膜ポリシリコン膜（第１のポリシリコン膜）
１５ｂ、３５ｂ  厚膜ポリシリコン膜（第２のポリシリコン膜）
１６、４６  セルプレート電極
１７、４７  ゲート電極（メモリセルトランジスタ用）
１８、５８  ＬＤＤ不純物拡散領域
１９  ソース・ドレイン不純物拡散領域
２０、４０  素子分離（ＳＴＩ）
４８  ワード線
４９ｎ、４９ｐ  ＣＭＯＳゲート電極
５１，５２，５３，５４  抵抗素子
【発明を実施するための最良の形態】
【００３２】
以下、図面を参照して、本発明の良好な実施の形態について説明する。【００３３】
図５Ａ〜図５Ｄは、本発明の基本構成を説明するための図である。本発明では、半導体記憶装置において、ＳＴＩトレンチの側壁をキャパシタとして利用するが、トレンチ内に形成するセルプレート電極を２層構造とする。すなわち、トレンチを完全に埋め込んでしまわない膜厚の第１のポリシリコン膜と、メモリセルトランジスタおよび周辺回路トランジスタのゲート電極に所望の膜厚を確保する厚さの第２のポリシリコン膜の２段構成とし、トレンチ内の第１のポリシリコン膜は、第２のポリシリコン膜よりも高濃度の不純物を含む。第２のポリシリコン膜は、不純物を含んでもよいし、含まなくてもよい。【００３４】
具体的には、図５Ａに示すように、シリコン基板１１に形成されたトレンチ１４の底部に素子分離のための埋め込み酸化膜１３を配置し、基板全体を薄いシリコン酸化膜１２で覆った状態で、トレンチ１４を完全に埋め込まない膜厚の第１のポリシリコン膜１５ａを形成する。第１のポリシリコン膜１５ａを、便宜上、薄膜ポリシリコン膜と称する。この第１のポリシリコン膜１５ａに、傾斜注入により、第１のポリシリコン膜１５ａを突き抜けてしまわないエネルギーで不純物を回転注入する。【００３５】
このときのイオン注入は、たとえば、エネルギー１５ｋｅＶ、不純物濃度１．０×１０15［ｃｍ-2］で、フッ化ホウ素（ＢＦ）を、傾斜角１３°で４方向に回転させて注入する（トータル注入量：４．０×１０15［ｃｍ-2］）。【００３６】
次に、図５Ｂに示すように、メモリセルトランジスタおよび周辺回路トランジスタのゲート電極に必要とされる膜厚に到達するように、第２のポリシリコン膜１５ｂを追加成長する。第２のポリシリコン膜１５ｂを、便宜上、厚膜ポリシリコン膜と称する。必要に応じて、第２のポリシリコン膜１５ｂに不純物を導入してもよい。その場合の注入条件は、たとえば、エネルギー１８ｋｅＶで、ホウ素（Ｂ）を６．０×１０15の濃度で垂直注入する。この場合、注入エネルギーおよびドーズは、基板表面部分のポリシリコン膜１５ａ，１５ｂ膜を不純物が突き抜けてしまわないように設定される。このため、トレンチ内に埋め込まれた第２ポリシリコン膜にまで不純物が到達せず、第１ポリシリコンに比べ第２ポリシリコンの不純物濃度が低くなる。【００３７】
第２のポリシリコン膜１５ｂを形成した段階で、メモリセルトランジスタや周辺回路トランジスタのゲート電極に必要な膜厚が確保される。【００３８】
次に、図５Ｃに示すように、第２のポリシリコン膜１５ｂおよび第１のポリシリコン膜１５ａを所定の形状に加工して、セルプレート電極１６およびメモリセルトランジスタのゲート電極１７を形成する。【００３９】
次に、図５Ｄに示すように、ゲート電極１７をマスクとしてＬＤＤ不純物拡散層１８を形成し、ゲート電極１７およびサイドウォール絶縁膜２１をマスクとして、ソース・ドレイン不純物拡散層１９を形成する。【００４０】
このように、素子分離（ＳＴＩ）用のトレンチ１４内部に形成するセルプレート電極１６を、膜厚および不純物濃度の異なる２段階構成とすることによって、メモリセルトランジスタおよび周辺セルトランジスタ（不図示）のゲート電極１７に所望の膜厚を確保するとともに、セルプレート電極１６の空乏化を防止することができる。かつ、後述するように、異なる抵抗値を有する複数種類の抵抗素子を、セルプレート電極１６やゲート電極１７の形成と同時に、作りこむことが可能になる。【００４１】
図６は、第１のポリシリコン膜１５ａに不純物を導入する際の、注入角（基板１１の垂直方向に対する傾斜角）θの設定を説明するための図である。第１のポリシリコン膜１５ａの膜厚をｔ、素子分離領域ＳＴＩ２０の幅をｗ、ＳＴＩ２０の幅から側壁を覆う第１のポリシリコン膜１５ａの膜厚を引いた残りの幅をｂ（ｂ＝ｗ−２ｔ）、ＳＴＩ２０の深さ（ここでは、基板表面から埋め込み絶縁膜１３までの距離とする）をｄとすると、注入角θは、
θ<ｔａｎ-1（ｂ／ｄ）＝ｔａｎ-1［（ｗ−２ｔ）／ｄ］
で表わされる。【００４２】
たとえば、ＳＴＩ２０の幅ｗを０．１８μｍ、深さｄを０．２５μｍ、第１ポリシリコン膜１５ａの膜厚ｔを０．０６μｍとすると、注入角θは、
θ<ｔａｎ-1［（０．１８−２×０．０６）／０．２５］
<１３．５°
と設定すればよい。【００４３】
ＳＴＩ２０の深さｄを０．３５μｍとした場合の注入角θは、
θ<ｔａｎ-1［（０．１８−２×０．０６）／０．３５］
<９．７４°
となる。【００４４】
注入角θは、大きければ大きいほど、シリコン基板１１の表面部分で注入角方向に沿った第１ポリシリコン膜１５ａの膜厚は増大するのに対し、トレンチ１４の側壁部分では、注入角方向に沿った第１ポリシリコン膜１５ｂの膜厚は小さくなる。したがって、基板表面部分に対して、トレンチ１４の側壁に位置する第１ポリシリコン膜１５ａの側壁方向深くまで不純物を注入できるので、セルプレート電極の空乏化に対して有利である。【００４５】
図７Ａおよび図７Ｂは、図５Ａ〜図５Ｄに示すセルプレート電極１６およびゲート電極１７の形成と同時に、単位面積当たりの抵抗値の異なる複数種類の抵抗素子を作り込む方法を説明するための図である。【００４６】
すなわち、図７Ｂに示すように、抵抗部分に形成した第１の（薄膜）ポリシリコン膜１５ａに不純物を注入する／しない、第２の（厚膜）ポリシリコン膜１５ｂに不純物を注入する／しない、の組み合わせにより、図７Ａに示すように、シリコン基板１１上のＳＴＩ酸化膜２０上に、異なる抵抗値の４種類の抵抗素子１〜４を形成することができる。【００４７】
図８Ａは、本発明の一実施形態に係る半導体記憶装置の平面レイアウトの一例を示す図である。この例では、４行２列に配置されたメモリセルを構成している。活性領域（ＡＲ）は列方向に配列され、一つの活性領域（ＡＲ）により、２ビットのメモリセル（ＭＣ）が形成される。また、このレイアウトにおいては、セルプレート電極（ＣＰ）が、２行分のメモリセル（ＭＣ）に対して共通に配置されている。【００４８】
図８Ｂは、図８ＡのＡ−Ａ'ラインに沿った概略断面図である。半導体記憶装置は、素子分離（ＳＴＩ）２０の側壁に絶縁膜１２を介して形成されるキャパシタ用のセルプレート電極１６と、トランジスタゲート電極（あるいはワード線ＷＬ）１７を有する。【００４９】
セルプレート電極１６は、素子分離（ＳＴＩ）用のトレンチ１４を完全に埋め込まない膜厚の第１のポリシリコン膜１５ａと、トランジスタゲート電極１７を所望の厚さにする膜厚の第２のポリシリコン膜１５ｂとで構成され、トレンチ内の第１のポリシリコン膜１５ａは、第２のポリシリコン膜１５ｂよりも高濃度の不純物を含む。【００５０】
セルプレート電極１６にバイアス電圧が印加されると、基板表面（ＳＴＩ側壁の基板側を含む）のチャネルドーズ領域（ＣＨＤ）が反転して反転層を形成し、絶縁膜１２およびセルプレート電極１６とで、キャパシタを構成する。反転層は、メモリセルトランジスタのゲート電極（またはワード線）１７の一方の側に延びるＬＤＤ拡散領域に接続する。トランジスタのソース・ドレイン不純物拡散領域１９は、ビット線コンタクト（ＢＣＴ）２１を介して、上層のビット線（ＢＬ）２２に接続される。このようなトランジスタとキャパシタを含むメモリセルは、素子分離（ＳＴＩ）２０により、隣接セルと分離されている。ＳＴＩ２０の下方には、チャネルストップ層（ＣＨＳ）が位置する。【００５１】
セルプレート電極１６が２層で構成され、トレンチ１４の側壁に沿って設けられる第１のポリシリコン膜１５ａの不純物濃度が十分に高いので、バイアス印加時の空乏化を防止することができる。また、第２のポリシリコン膜１５ｂの存在により、トランジスタのゲート電極１７が必要な膜厚を有することができ、デバイス動作に必要な不純物拡散層の注入深さを確保できる。【００５２】
図９Ａ〜図９Ｍは、本発明の実施形態に係る半導体記憶装置の製造工程図である。【００５３】
図９Ａに示すように、たとえばｐ型シリコン基板３１の表面を酸化して初期酸化膜３０を形成し、その上にシリコン窒化膜３３を成膜する。周辺トランジスタ部およびメモリセル部を覆うレジストパターン（不図示）を形成し、シリコン窒化膜３３、初期酸化膜３０、シリコン基板３１をエッチングする。その後、レジストパターンを除去する。このエッチングにより、周辺トランジスタ領域およびメモリセル領域の所定の箇所に、トレンチ１４が形成される。シリコン基板３１のエッチング深さは、メモリセル部のキャパシタ容量に寄与するものであり、適宜変更することができる。図９Ａの例では、たとえば、シリコン窒化膜３３の表面から３００ｎｍ程度、エッチングする。その後、全体をシリコン酸化膜３２で覆い、ＣＭＰにより平坦化を行なう。【００５４】
図９Ｂに示すように、メモリセル部のキャパシタ形成領域に開口を有するレジストパターン（不図示）を形成し、開口した部分で素子分離（ＳＴＩ）の酸化膜３２を２５０ｎｍエッチングし、トレンチ底部に酸化膜３２Ｂを５０ｎｍ残す。その後、レジストパターンを除去する。【００５５】
図９Ｃに示すように、不要となったシリコン窒化膜３３と初期酸化膜３０を、リン酸やフッ化水素（ＨＦ）等の溶液で除去（ウェットエッチング）する。これにより、同一基板上に、深いＳＴＩ４０ａと、浅いＳＴＩ４０ｂが形成される。その後、ウェル形成のためのイオン注入用保護膜として、シリコン基板３１の表面を酸化して、シリコン酸化膜３４を１０ｎｍ形成する。【００５６】
図９Ｄに示すように、メモリセル部と、周辺トランジスタ部のＰＭＯＳ領域を開口するように、レジストパターン（不図示）を形成し、ｎ型不純物を注入して、ｎ型ウェル（不図示）を形成する。注入条件は、たとえば、リン（Ｐ）を６００ｋｅＶで３．０×１０13とする。さらに、ＳＴＩ４０下方のシリコン基板濃度を高めるために、チャネルストップ３６ｎを形成する。このときの注入条件は、たとえば、リン（Ｐ）を２４０ｋｅＶで７．５×１０12とする。さらに、ＰＭＯＳトランジスタの特性制御用のチャネルドーズ３７ｎを形成するため、１００ｋｅＶ、４．３×１０12でヒ素（Ａｓ）を注入する。チャネルドーズ注入条件を、ＳＴＩ底部の浅い埋め込み酸化膜３２Ｂの直下にも突き抜けるように最適化することにより、浅いＳＴＩ下の素子分離能力を高めることができる。用いたレジストパターンは除去する。【００５７】
同様に、ＮＭＯＳトランジスタ領域を開口するレジストパターン（不図示）を用いて、ウェル注入により、ｐ型ウェル（不図示）を形成する。注入条件は、ホウ素（Ｂ）を３００ｋｅＶで３．０×１０13とする。さらにＳＴＩ下のシリコン基板３１の濃度を高めるため、チャネルストップ３６ｐを形成する。このときの注入条件は、たとえば、ホウ素（Ｂ）を１００ｋｅＶで８．０×１０12とする。さらに、チャネルドーズ３７ｐを形成するため、１０ｋｅＶ、４．３×１０12でホウ素（Ｂ）を注入する。その後、レジストパターンを除去する。【００５８】
図９Ｅに示すように、イオン注入用の保護膜として形成したシリコン酸化膜３４をＨＦ溶液で除去した後、再びシリコン基板３１の表面を酸化して、シリコン酸化膜７２を２．３ｎｍ成長する。ここで形成される酸化膜７２がトランジスタのゲート絶縁膜となると同時に、セルキャパシタのキャパシタ絶縁膜となる。この例では、ゲート絶縁膜となる領域も、キャパシタ絶縁膜となる領域も、同じ膜厚としているが、デュアルゲート絶縁膜プロセスにより、トランジスタのゲート絶縁膜厚とキャパシタ絶縁膜厚を異ならせる構成としてもよい。【００５９】
図９Ｆに示すように、ゲート絶縁膜／キャパシタ絶縁膜７２上に、ＣＶＤ法により、第１のポリシリコン膜３５ａを６０ｎｍ成膜する。この膜厚は、底部に埋め込み酸化膜３２Ｂが残る浅いＳＴＩを埋め込んでしまわない膜厚である。第１のポリシリコン膜３５を成長後、レジストパターン４２を用いて、周辺トランジスタ部のＰＭＯＳ形成領域、メモリセル部、およびポリシリコン抵抗部の必要箇所（この例では、ポリシリコン抵抗１およびポリシリコン抵抗３を形成する領域）に位置する第１のポリシリコン膜３５ａに、不純物導入用のイオン注入を行なう。注入条件は、１５ｋｅＶ、１．０×１０15で、フッ化ホウ素（ＢＦ）を４方向回転注入する（トータル注入量：４．０×１０15）。この注入エネルギーは、メモリセルトランジスタ形成領域の第１のポリシリコン膜３５ａを突き抜けてしまわないエネルギーで、注入角度については、図６で説明した手順で背ってする。この例では、４方向回転注入を行なっているが、メモリセルのレイアウトに応じて複数回の回転注入を行なえばよい。【００６０】
ポリシリコン抵抗部の第１ポリシリコン膜３５ａに、イオン注入をする場所としない場所を設定することにより、工程数を増加させることなく、抵抗値の異なるポリシリコン抵抗を複数形成することが可能になる。なお、レジストパターン（不図示）を用いて、ＮＭＯＳトランジスタ形成領域の第１ポリシリコン膜３５ａに不純物導入を行なってもよい。【００６１】
図９Ｇに示すように、レジストパターン４２を除去後、第１ポリシリコン膜３５ａの上に、ＣＶＤ法により第２ポリシリコン膜３５ｂを１２０ｎｍ成膜する。第１ポリシリコン膜３５ａと第２ポリシリコン膜３５ｂのトータルの膜厚が、トランジスタのゲート電極の膜厚となり、この膜厚に応じて、ソース・ドレイン拡散用のイオン注入が自己整合的に行なわれる。必要であれば、図示のように、レジストパターン４３を用いて、周辺トランジスタ部のＰＭＯＳ形成領域、メモリセル部、およびポリシリコン抵抗部の必要箇所（この例では、ポリシリコン抵抗１およびポリシリコン抵抗２を形成する領域）に位置する第２のポリシリコン膜３５ｂに、不純物導入用のイオン注入を行なってもよい。この場合の注入条件は、たとえば、１８ｋｅＶ、６．０×１０15で、ホウ素（Ｂ）を垂直注入する。注入エネルギーおよびドーズは、トランジスタゲート電極を不純物が突き抜けてしまわないように設定される。このため、トレンチ内に埋め込まれた第２ポリシリコン膜にまで不純物が到達せず、第１ポリシリコンに比べ不純物濃度が低くなる。【００６２】
ポリシリコン抵抗形成部分の第２ポリシリコン膜３５ｂへの不純物注入の有無を、第１ポリシリコン膜３５ａへの不純物注入の有無と組み合わせることによって、抵抗値の異なるポリシリコン抵抗を複数形成することができる。また、レジストパターン（不図示）を用いて、ＮＭＯＳトランジスタ形成領域の第２ポリシリコン膜３５ｂに不純物導入を行なってもよい。さらに、第２ポリシリコン膜３５ｂへのイオン注入は、後述するソース・ドレイン拡散用のイオン注入で兼用してもよい。【００６３】
さらに、必要に応じて、図９Ｈに示すように、レジストパターン４４を用いて、ポリシリコン抵抗部への不純物導入を、１３ｋｅＶ、５．０×１０13で、ホウ素（Ｂ）を垂直注入してもよい。ここでの第２ポリシリコン膜３５ｂへのイオン注入は、高抵抗ポリシリコンの抵抗値を調整するためのものである。したがって、必要があれば、ＰＭＯＳトランジスタ領域やメモリセル領域にも、注入してもよい。抵抗値調整のためのイオン注入は、後述するＬＤＤ拡散層用のイオン注入で兼用してもよい。【００６４】
図９Ｉに示すように、図示しないレジストパターンを用いて、ＣＭＯＳのゲート電極４９ｎ、４９ｐ、メモリセルトランジスタのゲート電極４７、基準ワード線４８、キャパシタのセルプレート電極４６、およびポリシリコン抵抗５１，５２，５３，５４を同時に形成する。【００６５】
図９Ｊに示すように、メモリセル部およびＰＭＯＳトランジスタ形成領域を開口するようにレジストパターン（不図示）を形成し、ゲート電極４９ｐ、４７、４８およびセルプレート電極４６をマスクとして、セルフアラインでイオン注入を行い、ＬＤＤ拡散層５８ｐを形成する。具体的には、０．５ｋｅＶ、３．６×１０14で、ホウ素（Ｂ）を注入した後、Ｈａｌｏイオン注入として、ヒ素（Ａｓ）を８０ｋｅＶ、トータル２．６×１０13、傾斜角２８°で４方向注入する。その後、レジストパターンを除去する。このＬＤＤ／Ｈａｌｏ注入は、トランジスタ特性に影響を及ぼすため、必要に応じて、条件および、注入する／しないを適宜選択することができる。また、ホウ素注入をポリシリコン抵抗部に行なってもよい。【００６６】
同様に、ＮＭＯＳトランジスタ形成領域を開口するようにレジストパターン（不図示）を形成し、ゲート電極４９ｎをマスクに、セルフアラインでＬＤＤ拡散層５８ｎを形成する。具体的には、３．０ｋｅＶ、１．１×１０15で、ヒ素（Ａｓ）を注入した後、Ｈａｌｏイオン注入として、フッ化ホウ素（ＢＦ）を３５ｋｅＶ、トータル３．３×１０13、傾斜角２８°で４方向注入する。その後、レジストパターンを除去する。このＬＤＤ／Ｈａｌｏ注入は、トランジスタ特性に影響を及ぼすため、必要に応じて、注入条件や、注入のする／しないを、適宜選択することができる。【００６７】
イオン注入後に、不純物の活性化および過渡拡散の抑制のためのＲＴＡを行なってもよい。【００６８】
図９Ｋに示すように、ＣＶＤ法により、サイドウォール酸化膜を１３０ｎｍ成膜し、必要部分のみを開口するようにレジストパターン（不図示）を形成し、異方性エッチングを行い、必要部分にサイドウォールスペーサ５６ａ、５６ｂを形成する。尚、ここでは、ゲート電極とセルプレート電極の間のサイドウォール酸化膜を残すようにしているが、ビット線コンタクト側のサイドウォールスペーサと同様に、異方性エッチングを行ってもよい。また、ここでは、セルプレート電極上のサイドウォール酸化膜をエッチングするようにしているが、エッチングしなくてもよい。これらサイドウォール酸化膜をエッチングする／しないは、必要に応じて適宜選択することが可能である。その後、レジストパターンを除去する。【００６９】
メモリセル部およびＰＭＯＳトランジスタ形成領域を開口するようにレジストパターン（不図示）を形成し、ゲート電極４９ｐ、４７、４８およびサイドウォールスペーサ５６ａをマスクとして、５ｋｅＶ、４．０×１０15でホウ素（Ｂ）をイオン注入してソース・ドレイン拡散層５９ｐを形成する。このとき、ゲート電極４９ｐ、４７、４８にもイオンが打ち込まれる。必要であれば、適宜ポリシリコン抵抗部へもイオン注入を行なってもよい。その後、レジストパターンを除去する。【００７０】
同様に、ＮＭＯＳトランジスタ形成領域を開口するように、レジストパターン（不図示）を形成し、ゲート電極４９ｎおよびサイドウォールスペーサ５６ａをマスクに、５ｋｅＶ、４．０×１０15でヒ素（Ａｓ）をイオン注入して、ソース・ドレイン拡散層５９ｎを形成する。このとき、ゲート電極４９ｎにも、イオンが注入される。その後、レジストパターンを除去する。【００７１】
イオン注入後に、不純物の活性化および過渡拡散抑制のために、ＲＴＡを１０２５℃で３秒間行なう。さらに、ＣＶＤ法により、ＣｏＳｉ膜（不図示）を形成し、熱処理を加えることにより、ゲート電極４９ｎ、４９ｐ、４７、４８上、ソース・ドレイン拡散層５９ｎ、５９ｐ上、およびポリシリコン抵抗上にシリサイド膜（不図示）を形成し、不要部分のＣｏＳｉ膜は除去する。【００７２】
図９Ｌに示すように、ＣＶＤ法により配線層間絶縁膜６１を形成し、レジストパターン（不図示）を用いて配線層間絶縁膜６１をエッチングすることにより、コンタクトホール６２を形成する。その後、レジストパターンは除去する。【００７３】
図９Ｍに示すように、コンタクトホール６２を、グルー層（不図示）を介してタングステン（Ｗ）等の導体で充填し、ＣＭＰで平坦化する。全面に金属膜を形成し、レジストパターン（不図示）を用いて所定の形状にエッチングし、メタル配線６４を形成する。レジストパターンを除去して、層間絶縁膜６５を形成する。必要に応じて、さらに上層の配線とコンタクトプラグ等を形成してもよい。【００７４】
図９の実施例では、メモリセルトランジスタおよびポリシリコン抵抗にｐ型の不純物を用いたが、ｎ型不純物を用いてもよいし、混在してもよい。【００７５】
図１０Ａは、本実施形態の効果を説明するための図であり、トレンチ内に形成されたポリシリコン膜に不純物（ホウ素）導入した直後の２次元不純物プロファイルのシミュレーション結果を模式化した図である。図１０Ｂは、図１０Ａに対応するシミュレーションデータである。図１０Ａにおいて、細い曲線は、濃度の等高線を示している。【００７６】
図１０Ａ（ａ）および図１０Ｂ（ａ）は比較例として、不純物導入を浅い条件で行なったシミュレーション結果を、図１０Ａ（ｂ）および図１０Ｂ（ｂ）は比較例として、不純物導入を深い条件で行なったシミュレーション結果を、図１０Ａ（ｃ）および図１０Ｂ（ｃ）は、本実施形態のように２段階でポリシリコン膜（６０ｎｍ＋１２０ｎｍ）を成長して不純物導入を制御したときのシミュレーション結果である。【００７７】
図１０Ａ（ａ）および図１０Ｂ（ａ）の不純物導入が浅い条件は、
・ポリシリコン膜を１８０ｎｍ成長；
・ホウ素（Ｂ）を１８ｋｅＶ、４．０×１０15で垂直注入；
・ホウ素（Ｂ）を１８ｋｅＶ、６．０×１０15で垂直注入；
である。【００７８】
図１０Ａ（ｂ）および図１０Ｂ（ｂ）の不純物導入が深い条件は、
・ポリシリコン膜を１８０ｎｍ成長；
・ホウ素（Ｂ）を４０ｋｅＶ、４．０×１０15で垂直注入；
・ホウ素（Ｂ）を１８ｋｅＶ、６．０×１０15で垂直注入；
である。【００７９】
図１０Ａ（ｃ）および図１０Ｂ（ｃ）の本実施形態の改善条件は、
・第１ポリシリコン膜を６０ｎｍ成長；
・第１ポリシリコン膜にフッ化ホウ素（ＢＦ）を１５ｋｅＶ、１．０×１０15で、傾斜角１３°で４方向注入（トータル注入量：４．０×１０15）；
・第２ポリシリコン膜を１２０ｎｍ成長；
・第２ポリシリコン膜にホウ素（Ｂ）を１８ｋｅＶ、６．０×１０15で、垂直注入；
である。【００８０】
図１０Ａ（ａ）および図１０Ｂ（ａ）では、トレンチ内部のポリシリコン中に不純物が未到達のため、バイアス印加時にセルプレート内部に空乏化が生じる。図１０Ａ（ｂ）および図１０Ｂ（ｂ）では逆に、不純物がソース・ドレイン拡散領域の下方にまで突き抜けており、リークが懸念される。【００８１】
これに対し、図１０Ａ（ｃ）および図１０Ｂ（ｃ）の条件では、トレンチ内部において、トレンチ側壁に沿って不純物濃度が高い第１のポリシリコン膜が形成され、第１のポリシリコン膜上に、トレンチを埋め込むように、第１のポリシリコンよりも不純物濃度が低い第２のポリシリコン膜が位置するので、トレンチ側壁への不純物の未到達に起因するデータ保持特性の劣化や、不純物の突き抜けに起因するリーク電流の増大を防止できる。【００８２】
なお、図１０Ａおよび図１０Ｂにおいて、ある特定の濃度範囲（１．０×１０15〜３．０×１０21）のみをハッチングあるいは色づけしてあるため、この範囲以外の領域は白色となっている。【００８３】
図１１Ａは、本実施形態の効果を説明するための図であり、トレンチ内に形成されたポリシリコン膜に不純物（ホウ素）導入し、最終熱処理後の２次元不純物プロファイルのシミュレーション結果を模式化した図である。図１１Ｂは、図１１Ａに対応するシミュレーションデータである。図１１Ａにおいて、細い曲線は、濃度の等高線を示している。【００８４】
図１１Ａ（ａ）および図１１Ｂ（ａ）は比較例として、不純物導入を浅い条件で行なったシミュレーション結果を、図１１Ａ（ｂ）および図１１Ｂ（ｂ）は比較例として、不純物導入を深い条件で行なったシミュレーション結果を、図１１Ａ（ｃ）および図１１Ｂ（ｃ）は、本実施形態のように２段階でポリシリコン膜（６０ｎｍ＋１２０ｎｍ）を成長して不純物導入を制御したときのシミュレーション結果であり、注入条件は、図１０Ａ（ａ）〜図１０Ａ（ｃ）および図１０Ｂ（ａ）〜図１０Ｂ（ｃ）に示した条件に、更に、ＳＤ注入として、ホウ素（Ｂ）を５ｋｅＶ、４．０×１０15で垂直注入したものである。【００８５】
図１１Ａ（ａ）および図１１Ｂ（ａ）では、セルプレート電極にバイアスを印加したときのセルプレート電極内への空乏層がトレンチ部分全体に延びてしまっているため、空乏層幅が広くなり、キャパシタ容量を得ることができない。図１１Ａ（ｂ）および図１１Ｂ（ｂ）でも、空乏層がトレンチの中央部付近まで延びてしまっており、かつ、基板側への不純物の突き抜けが顕著である。これに比べて、本実施形態を示す図１１Ａ（ｃ）および図１１Ｂ（ｃ）では、トレンチ側壁に沿って空乏層が形成されているため、空乏層幅が狭く、十分なキャパシタ容量が確保でき、かつ、基板側への不純物の突き抜けも防止されている。【００８６】
図１２は、半導体記憶装置の効果を示すグラフであり、実施形態の半導体記憶装置のＣＶ特性（実線）と、従来の不純物導入が浅い条件で作製された半導体記憶装置のＣＶ特性（点線）を比較するものである。グラフから、実施形態の半導体記憶装置では、セルプレート電極にバイアス電圧が印加された場合の、実効的な容量が改善されるという効果を有する。【００８７】
図１３（ａ）は、図９Ａ〜図９Ｍに示す方法で、メモリセルと同一基板上に形成される抵抗素子のイオン注入条件を示す表、図１３（ｂ）は、各抵抗素子の抵抗値を示すグラフである。薄膜ポリシリコン（第１のポリシリコン膜）と、厚膜ポリシリコン（第２のポリシリコン膜）の各々に、不純物の注入をする、しないによって、４種類の組み合わせができる。なお、この例では、厚膜ポリシリコン形成後のイオン注入の後に、高抵抗値調節用のイオン注入をさらに行なっている。この方法により、メモリセルキャパシタや、トランジスタの作製と同時に、４つの異なる抵抗値を有する抵抗素子が形成される。したがって、抵抗値を調節するために一種類の抵抗素子を並列接続あるいは直列接続する従来の方法と異なり、抵抗部でのレイアウト面積の増大を防止することができる。【００８８】
以上説明したように、実施形態に係る半導体装置は、同一基板上に、異なる導電型のゲート電極を有するデュアルゲートＣＭＯＳトランジスタと、トレンチキャパシタ型のメモリセルを有し、キャパシタのセルプレート電極を２層構造とし、トレンチキャパシタ内の基板に近い側の第１ポリシリコン層の不純物濃度を、第２のポリシリコン層の不純物濃度より高く設定する。この構成により、セルプレート電極内の空乏化を防止して、十分かつ安定した容量を得るとともに、ＣＭＯＳトランジスタのデュアルゲート電極において、動作の信頼性に必要な膜厚を確保することができる。【００８９】
また、同一基板上に、異なる抵抗値を有する複数種類の抵抗素子を有するので、レイアウト面積を低減することができる。【００９０】
実施形態に係る半導体装置の製造方法では、トレンチ内を埋め込んでしまわない膜厚の第１ポリシリコン膜を全面に形成後、不純物の突き抜けがおきない条件で、第１ポリシリコン膜の所定の箇所に高濃度の不純物を注入し、トランジスタのゲート電極に必要とされる膜厚を確保する膜厚の第２のポリシリコン膜を全面に形成し、所定の形状にパターニングすることによって、メモリセルキャパシタのセルプレート電極と、デュアルゲートＣＭＯＳトランジスタのゲート電極を同時に形成する。【００９１】
この方法では、セルプレート電極内の空乏化を防止し。基板への不純物の突き抜けを防止して、十分かつ安定した容量を得るとともに、ＣＭＯＳトランジスタのゲート電極において、動作特性に必要な膜厚を確保することができる。【００９２】
必要に応じて、第２のポリシリコン膜の所定の箇所に、不純物を注入し、前記第１および第２のポリシリコン膜を所定の形状にパターニングすることによって、異なる抵抗値を有する複数種類の抵抗素子を、メモリキャパシタのセルプレート電極およびデュアルゲートＣＭＯＳトランジスタのゲート電極と同時に形成することができる。【００９３】
以上本発明を良好な実施形態に基づいて説明したが、本発明はこれに限定されず、当業者にとって、クレームの範囲内で多様な変形、変更が可能である。
【図１】
2007069292.tif 000003
【図２Ａ】
2007069292.tif 000004
【図２Ｂ】
2007069292.tif 000005
【図３】
2007069292.tif 000006
【図４】
2007069292.tif 000007
【図５Ａ】
2007069292.tif 000008
【図５Ｂ】
2007069292.tif 000009
【図５Ｃ】
2007069292.tif 000010
【図５Ｄ】
2007069292.tif 000011
【図６】
2007069292.tif 000012
【図７Ａ】
2007069292.tif 000013
【図７Ｂ】
2007069292.tif 000014
【図８Ａ】
2007069292.tif 000015
【図８Ｂ】
2007069292.tif 000016
【図９Ａ】
2007069292.tif 000017
【図９Ｂ】
2007069292.tif 000018
【図９Ｃ】
2007069292.tif 000019
【図９Ｄ】
2007069292.tif 000020
【図９Ｅ】
2007069292.tif 000021
【図９Ｆ】
2007069292.tif 000022
【図９Ｇ】
2007069292.tif 000023
【図９Ｈ】
2007069292.tif 000024
【図９Ｉ】
2007069292.tif 000025
【図９Ｊ】
2007069292.tif 000026
【図９Ｋ】
2007069292.tif 000027
【図９Ｌ】
2007069292.tif 000028
【図９Ｍ】
2007069292.tif 000029
【図１０Ａ】
2007069292.tif 000030
【図１１Ａ】
2007069292.tif 000031
【図１２】
2007069292.tif 000032
【図１３】
2007069292.tif 000033
【図１０Ｂ】
2007069292.tif 000034
【図１１Ｂ】
2007069292.tif 000035
【手続補正書】
【提出日】平成20年6月6日(2008.6.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
同一基板上に、異なる導電型のゲート電極を有するデュアルゲートＣＭＯＳロジック回路と、トレンチキャパシタ型のメモリとを有する半導体装置であって、
前記トレンチキャパシタは、素子分離用のトレンチ内壁に形成される誘電体膜と、前記誘電体膜上のセルプレート電極とを含み、
前記セルプレート電極およびＣＭＯＳトランジスタのゲート電極は、
前記トレンチを埋め込んでしまわない膜厚の第１のポリシリコン膜と、
前記ＣＭＯＳトランジスタのゲート電極に必要な膜厚を確保する厚さの第２のポリシリコン膜と、
で構成され、前記セルプレート電極のトレンチ内部に形成された第１のポリシリコン膜は、該セルプレート電極のトレンチ内に埋め込まれた第２のポリシリコン膜よりも高い濃度の不純物を含む
ことを特徴とする半導体装置。
【請求項２】
前記基板上に、異なる抵抗値の複数種類の抵抗素子をさらに有し、
前記各抵抗素子は、前記第１のポリシリコン膜と、前記第２のポリシリコン膜とで構成され、前記抵抗素子の第１のポリシリコン膜中の不純物の導入有無と、前記抵抗素子の第２のポリシリコン膜中の不純物の導入有無の組み合わせにより、異なる抵抗値を示す
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＣＭＯＳトランジスタの一方の導電型のゲート電極の第１のポリシリコン膜は、前記セルプレート電極の第１のポリシリコン膜に含まれる不純物と同じ導電型の不純物を含むことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ＣＭＯＳトランジスタの他方の導電型のゲート電極の第１のポリシリコン膜は、前記セルプレート電極の第１のポリシリコン膜に含まれる不純物と異なる導電型の不純物を含むことを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板に、素子分離用のトレンチを形成し、
前記半導体基板の全面に、絶縁薄膜を介して、前記トレンチを埋め込んでしまわない厚さの第１のポリシリコン膜を形成し、
前記第１のポリシリコン膜の所定の箇所に、基板表面への不純物の突き抜けが起きないエネルギーで、不純物の注入を行い、
前記第１のポリシリコン膜上に、トランジスタの動作に必要な膜厚を確保する厚さの第２のポリシリコン膜を形成し、
前記第１および第２のポリシリコン膜を所定の形状に加工して、トレンチキャパシタ用のセルプレート電極と、トランジスタのゲート電極を同時に形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１および第２のポリシリコン膜の加工は、前記セルプレート電極とトランジスタのゲート電極とともに、複数の抵抗素子を同時に形成する工程を含み、
前記第１のポリシリコン膜における不純物の導入有無によって、前記複数の抵抗素子が異なる抵抗値を有するように形成する
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１のポリシリコン膜の前記所定の箇所と異なる第２の箇所に、前記不純物と逆の導電型の不純物を、基板表面への不純物の突き抜けが起きないエネルギーで注入し、
前記第１および第２ポリシリコン膜を加工することによって、前記セルプレート電極とともに、デュアルゲートＣＭＯＳトランジスタのゲート電極を形成する
工程をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第２のポリシリコン膜の所定の箇所に、前記第１のポリシリコン膜に導入した不純物と同じ導電型の不純物を注入し、
前記第２のポリシリコン膜における不純物の導入有無によって、前記複数の抵抗素子が異なる抵抗値を有するように形成する
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第１のポリシリコン膜への前記不純物の導入は、所定の角度で、複数回の回転斜め注入を行なうことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１０】
前記第１のポリシリコン膜への前記逆の導電型の不純物の導入は、所定の角度で、複数回の回転斜め注入を行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【国際調査報告】
2007069292.tif 000036
2007069292.tif 000037
2007069292.tif 000038
2007069292.tif 000039