(57)【要約】書き込み操作時にＳＲＡＭセル電源の制御を行う際、最適な電源制御を行うために制御量として書き込みマージンをモニターし、常に一定書き込みマージンを確保する電源発生回路と、電源選択回路とを備え、書き込み時の電源電圧を切り換える。書き込み時の電源電圧を切り換えることでＳＲＡＭセルにおいて書き込み時間を大きく劣化させることなく安定な書き込み操作が達成され、超高速動作または超低電力動作が可能な半導体記憶装置が得られる。
2007037496.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置において、書き込み操作時にＳＲＡＭセルの記憶ノードの電位を放電させるアクセストランジスタに流れる電流と、前記ＳＲＡＭセルの負荷トランジスタに流れる電流とが等しくなるように、前記負荷トランジスタと前記アクセストランジスタとをそれぞれ模した複製負荷トランジスタと複製アクセストランジスタとを直列接続した模擬回路を有した書き込みマージンモニター回路を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記書き込みマージンモニター回路はさらに、第２の複製負荷トランジスタと、複製ドライブトランジスタから構成された複製インバータ回路と、オペアンプとを備え、前記複製インバータ回路は前記模擬回路からの第１の出力信号を入力されて第２の出力信号を出力し、前記オペアンプは前記第１出力信号と前記第２の出力信号を入力され、前記書き込みマージンモニター回路の出力信号である前記オペアンプの出力信号は前記複製アクセストランジスタのゲート電圧として出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の出力信号の電圧が、前記ＳＲＡＭセルを構成するループ接続された第１及び第２インバータの閾値電圧と等しいことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記複製負荷トランジスタと前記第２の複製負荷トランジスタとは前記ＳＲＡＭセルを構成する負荷トランジスタと、前記複製アクセストランジスタは前記ＳＲＡＭセルを構成するアクセストランジスタと、前記複製ドライブトランジスタは前記ＳＲＡＭセルを構成するドライブトランジスタと、それぞれ同じ特性を有するトランジスタで構成されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記複製負荷トランジスタのゲートには、第２の複製アクセストランジスタと第２の複製ドライブトランジスタとを直列接続された節点からの出力信号が入力されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項６】
前記複製負荷トランジスタのゲートには、低電源電圧が入力されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項７】
前記半導体記憶装置は、さらに電源発生回路と、電源選択回路とを備え、書き込み時には前記電源発生回路により発生された第２の高電源電圧又は第２の低電源電圧を前記電源選択回路により切換え、前記ＳＲＡＭセルの電源として供給することを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記電源発生回路は、高電源電圧からマージン電圧分低下させた参照電圧と、前記書き込みマージンモニター回路からの出力電圧と、を入力されたオペアンプの出力により出力トランジスタを制御することで前記第２の電源電圧又は前記第２の低電源電圧を出力することを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記書き込みマージンモニター回路はさらに、第２の複製負荷トランジスタと、複製ドライブトランジスタから構成された複製インバータ回路と、オペアンプと、電源発生回路とを備え、前記複製インバータ回路は前記模擬回路からの第１の出力信号を入力されて第２の出力信号を出力し、前記オペアンプは前記第１出力信号と前記第２の出力信号を入力され、前記電源発生回路は前記オペアンプからの出力信号により出力トランジスタを制御することで第２の高電源電圧又は第２の低電源電圧を出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記複製アクセストランジスタのゲートには、高電源電圧からマージン電圧分低下させた参照電圧が入力されることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記複製インバータ回路の電源として、前記第２の高電源電圧及び低電源電圧、又は高電源電圧及び前記第２の低電源電圧のいずれかが供給されることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１２】
前記半導体記憶装置は、さらに電源選択回路を備え、書き込み時には前記第２の高電源電圧又は第２の前記低電源電圧を前記電源選択回路により切換え、前記ＳＲＡＭセルの電源として供給することを特徴とする請求項９に記載の半導体記憶装置。
【請求項１３】
半導体記憶装置の電源制御方法において、前記半導体記憶装置はＳＲＡＭセルを構成する負荷トランジスタとアクセストランジスタをそれぞれ模した複製負荷トランジスタと複製アクセストランジスタとからなる模擬回路と、前記模擬回路からの出力を入力とする第２の複製負荷トランジスタと複製ドライブトランジスタからなる複製インバータ回路と、前記模擬回路及び前記複製インバータ回路からのそれぞれの出力を入力されるオペアンプと、前記オペアンプの出力により第２の高電源電圧又は第２の低電源電圧を発生させる電源発生回路と、電源選択回路とを備え、該電源選択回路は書き込み命令を入力されたときにはＳＲＡＭセルの電源として前記第２の高電源電圧及び低電源電圧、又は高電源電圧及び前記第２の低電源電圧のいずれかを供給することを特徴とする半導体記憶装置の電源制御方法。
【請求項１４】
前記電源選択回路は書き込み命令を入力されたときには、さらに前記複製インバータ回路の電源として前記第２の高電源電圧及び低電源電圧、又は高電源電圧及び前記第２の低電源電圧のいずれかを供給することを特徴とする請求項１３に記載の半導体記憶装置の電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、書き込みマージンを一定に保つようにＳＲＡＭセルの電源を制御して、安定な書き込み操作を実現することで、超高速、低電圧で動作する半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年の半導体装置は大規模化、高速化とともに、多くの機能が取り込まれシステム化されている。これらの半導体装置は大規模化、高速化のためにトランジスタを微細化して、動作速度を向上させている。またシステム化のためＣＰＵをはじめとした各種機能ブロックだけでなく、各種の記憶装置が混載されている。これらのシステムＬＳＩに混載されている記憶装置、例えばキャッシュメモリ等の用途で混載されるスタティックランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、以後ＳＲＡＭと略称する）においても、ＳＲＡＭを構成するトランジスタを微細化することで、大規模化や高速動作が進められている。
汎用的なＳＲＡＭについて、図を参照して説明する。図１には６トランジスタで構成されるＳＲＡＭのメモリセル（以後、ＳＲＡＭセルと呼称する）を示す。ワード線ＷＬが低電位の場合、二つのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータがループを形成することで、安定にデータを保持することができる。すなわち、一方のＣＭＯＳインバータは、記憶ノードＶ１を入力として、記憶ノードＶ１に記憶されたデータの反転データを記憶ノードＶ２に出力し、他方のＣＭＯＳインバータは、記憶ノードＶ２を入力として、記憶ノードＶ２に記憶されたデータの反転データを記憶ノードＶ１に出力している。
アクセスされてワード線ＷＬが高電位の場合、ＮＭＯＳアクセストランジスタＮ３及びＮ４が導通する。このとき、記憶ノードＶ１及びＶ２に記憶されたデータを高電位に充電されたビット線ＢＬ及び／ＢＬに出力することでメモリの読み出し動作となる。また、書き込みデータに従い一方のビット線を低電位に放電して、ビット線ＢＬ及び／ＢＬから記憶ノードＶ１及びＶ２にデータを入力することでメモリの書き込み動作となる。
ＣＭＯＳゲートで構成した記憶素子の中で代表的なものにＣＭＯＳラッチ回路がある。ＣＭＯＳラッチ回路は、ＣＭＯＳスイッチをＣＭＯＳインバータループ内に挿入し書き込み動作時にＣＭＯＳインバータループを切断することで、書き込み入力端子がハイインピーダンス状態となり、安定な書き込み動作を実現する。
一方、ＳＲＡＭセルでは小面積化のためにインバータループを切断するためのＣＭＯＳスイッチが省略される。その代わりにＣＭＯＳインバータループの２つの記憶ノードＶ１及びＶ２に対して、ＮＭＯＳアクセストランジスタＮ３及びＮ４を通して相補の入力を与えることで書き込み入力をハイインピーダンス状態とせずに書き込み動作を可能とする。この時、ＮＭＯＳアクセストランジスタ（Ｎ３及びＮ４）の駆動能力がＰＭＯＳ負荷トランジスタ（Ｐ１及びＰ２）の駆動能力よりも大きいことが安定に書き込み操作を行うための条件となる。
しかしながら、９０ｎｍ世代以降のＳＲＡＭでは、大規模化や高速動作のためにトランジスタを微細化したことによりトランジスタ駆動能力のバラツキ幅が増大する問題が顕在化している。つまり、ＮＭＯＳアクセストランジスタの駆動能力がＰＭＯＳ負荷トランジスタの駆動能力よりも小さくなる可能性が高まっている。その結果、書き込み動作条件が満足されないＳＲＡＭセルではデータを書き込むことができないという問題が生じている。この問題は、低電力化のためにＳＲＡＭ全体の電源電圧を低下させた場合にも起こりうる。
この問題に対して、非特許文献１（Ｋ．Ｚｈａｎｇ  ｅｔ．ａｌ．，“Ａ  ３−ＧＨｚ  ７０Ｍｂ  ＳＲＡＭ  ｉｎ  ６５ｎｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｏｌｕｍｎ−Ｂａｓｅｄ  Ｄｙｎａｍｉｃ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ，”ＩＳＳＣＣ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．４７４−４７５，Ｆｅｂ．２００５）において書き込み動作条件を緩和する対策が施されている。後述される図１１に示すのと同様に、ＰＭＯＳ負荷トランジスタのソース端子に接続される電源を書き込み動作時のみ若干降圧することで、ＰＭＯＳ負荷トランジスタのゲート−ソース電圧Ｖｇｓが減少し負荷トランジスタの駆動能力が減少する。これにより、ＮＭＯＳアクセストランジスタ（Ｎ３及びＮ４）の駆動能力がＰＭＯＳ負荷トランジスタの駆動能力（Ｐ１及びＰ２）よりも大きくなり安定な書き込み操作が達成される。
また非特許文献２（Ｍ．Ｙａｍａｏｋａ  ｅｔ．ａｌ．，“Ｌｏｗ−Ｐｏｗｅｒ  Ｅｍｂｅｄｄｅｄ  ＳＲＡＭ  Ｍｏｄｕｌｅｓ  ｗｉｔｈ  Ｅｘｐａｎｄｅｄ  Ｍａｒｇｉｎｓ  ｆｏｒ  Ｗｒｉｔｉｎｇ，”ＩＳＳＣＣ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．４８０−４８１，Ｆｅｂ．２００５）では、図２４に示すように、ＮＭＯＳセルトランジスタのリーク電流削減のために、アクセスされない間、ＮＭＯＳドライブトランジスタ（Ｎ１及びＮ２）のソース端子に接続される電源Ｖｓｓｍと基板電位ＧＮＤとを切り離す。ＳＲＡＭセルのリーク電流で電源Ｖｓｓｍは充電され、基板電位ＧＮＤよりも若干高い電位に電源Ｖｓｓｍは収束する。この電源Ｖｓｓｍは、オンしているＮＭＯＳドライブトランジスタを通してＰＭＯＳ負荷トランジスタのゲート端子に印加される。従って、ゲート−ソースＶｇｓが減少してＰＭＯＳ負荷トランジスタの駆動能力が減少するため、非特許文献１と同様の書き込み動作条件が緩和される効果がもたらされる。
以上のような電源制御を行うことで、９０ｎｍ世代以降のＳＲＡＭにおいても安定な書き込み動作が可能となる。しかしながら、必要以上に電源制御が行われるとＰＭＯＳ負荷トランジスタの駆動能力が大きく劣化して、ＳＲＡＭセルの記憶ノードの一方を低電位から高電位まで充電するための書き込み時間が大幅に長くなるという問題がある。
【発明の開示】
【０００３】
上記したように、従来の６トランジスタで構成されるＳＲＡＭセルは微細化、低電圧化されることで、負荷トランジスタの駆動能力がアクセストランジスタの駆動能力を上回り、安定に書き込み動作しなくなるおそれがあるという問題がある。非特許文献１、２では、ＳＲＡＭセル電源を制御して、負荷トランジスタの駆動能力を減少させることで、書き込み動作条件を満足させる。しかしながら、必要以上に電源制御が行われると、ＳＲＡＭセルの記憶ノードの一方を低電位から高電位まで充電するための書き込み時間が大幅に長くなり、ＳＲＡＭセル電源の制御に要する時間が増大する問題がある。
本発明は、上述した問題点を改善するためになされたものであって、書き込み操作時にＳＲＡＭセル電源の制御を行う際、最適な電源制御を行うために制御量として書き込みマージンを出力することができるモニター回路に係るものである。本願の目的は、ＳＲＡＭセルにおいて書き込み時間を大幅に長くすることなく安定な書き込み操作が達成されるように電源制御を行うことで、超高速動作または超低電力動作が可能な半導体記憶装置を提供することにある。
本発明の半導体記憶装置は、書き込み操作時にＳＲＡＭセルの記憶ノードの電位を放電させるアクセストランジスタに流れる電流と、前記ＳＲＡＭセルの負荷トランジスタに流れる電流とが等しくなるように、前記負荷トランジスタと前記アクセストランジスタとをそれぞれ模した複製負荷トランジスタと複製アクセストランジスタとを直列接続した模擬回路を有した書き込みマージンモニター回路を備えたことを特徴とする。
本発明の半導体記憶装置においては、前記書き込みマージンモニター回路はさらに、第２の複製負荷トランジスタと、複製ドライブトランジスタから構成された複製インバータ回路と、オペアンプとを備え、前記複製インバータ回路は前記模擬回路からの第１の出力信号を入力されて第２の出力信号を出力し、前記オペアンプは前記第１出力信号と前記第２の出力信号を入力され、前記書き込みマージンモニター回路の出力信号である前記オペアンプの出力信号は前記複製アクセストランジスタのゲート電圧として出力することを特徴とする。
本発明の半導体記憶装置においては、前記第１の出力信号の電圧が、前記ＳＲＡＭセルを構成するループ接続された第１及び第２インバータの閾値電圧と等しいことを特徴とする。
本発明の半導体記憶装置においては、前記複製負荷トランジスタと前記第２の複製負荷トランジスタとは前記ＳＲＡＭセルを構成する負荷トランジスタと、前記複製アクセストランジスタは前記ＳＲＡＭセルを構成するアクセストランジスタと、前記複製ドライブトランジスタは前記ＳＲＡＭセルを構成するドライブトランジスタと、それぞれ同じ特性を有するトランジスタで構成されることを特徴とする。
本発明の半導体記憶装置においては、前記複製負荷トランジスタのゲートには、第２の複製アクセストランジスタと第２の複製ドライブトランジスタとを直列接続された節点からの出力信号が入力されることを特徴とする。
本発明の半導体記憶装置においては、前記複製負荷トランジスタのゲートには、低電源電圧が入力されることを特徴とする。
本発明の半導体記憶装置は、さらに電源発生回路と、電源選択回路とを備え、書き込み時には前記電源発生回路により発生された第２の高電源電圧又は第２の低電源電圧を前記電源選択回路により切換え、前記ＳＲＡＭセルの電源として供給することを特徴とする。
本発明の半導体記憶装置においては、前記電源回路は、高電源電圧からマージン電圧分低下させた参照電圧と、前記書き込みマージンモニター回路からの出力電圧と、を入力されたオペアンプの出力により出力トランジスタを制御することで前記第２の電源電圧又は前記第２の低電源電圧を出力することを特徴とする。
本発明の半導体記憶装置においては、前記書き込みマージンモニター回路はさらに、第２の複製負荷トランジスタと、複製ドライブトランジスタから構成された複製インバータ回路と、オペアンプと、電源発生回路とを備え、前記複製インバータ回路は前記模擬回路からの第１の出力信号を入力されて第２の出力信号を出力し、前記オペアンプは前記第１出力信号と前記第２の出力信号を入力され、前記電源発生回路は前記オペアンプからの出力信号により出力トランジスタを制御することで第２の高電源電圧又は第２の低電源電圧を出力することを特徴とする。
本発明の半導体記憶装置においては、前記複製アクセストランジスタのゲートには、高電源電圧からマージン電圧分低下させた参照電圧が入力されることを特徴とする。
本発明の半導体記憶装置においては、前記複製インバータ回路の電源として、前記第２の高電源電圧及び低電源電圧、又は高電源電圧及び前記第２の低電源電圧のいずれかが供給されることを特徴とする。
本発明の半導体記憶装置は、さらに電源選択回路を備え、書き込み時には前記第２の高電源電圧又は第２の前記低電源電圧を前記電源選択回路により切換え、前記ＳＲＡＭセルの電源として供給することを特徴とする。
本発明の半導体記憶装置の電源制御方法は、前記半導体記憶装置はＳＲＡＭセルを構成する負荷トランジスタとアクセストランジスタとをそれぞれ模した複製負荷トランジスタと複製アクセストランジスタとからなる模擬回路と、前記模擬回路からの出力を入力とする第２の複製負荷トランジスタと複製ドライブトランジスタからなる複製インバータ回路と、前記模擬回路及び前記複製インバータ回路からのそれぞれの出力を入力されるオペアンプと、前記オペアンプの出力により第２の高電源電圧又は第２の低電源電圧を発生させる電源発生回路と、電源選択回路とを備え、該電源選択回路は書き込み命令を入力されたときにはＳＲＡＭセルの電源として前記第２の高電源電圧及び低電源電圧、又は高電源電圧及び前記第２の低電源電圧のいずれかを供給することを特徴とする。
本発明の半導体記憶装置の電源制御方法においては、前前記電源選択回路は書き込み命令を入力されたときには、さらに前記複製インバータ回路の電源として前記第２の高電源電圧及び低電源電圧、又は高電源電圧及び前記第２の低電源電圧のいずれかを供給することを特徴とする。
半導体記憶装置において、プロセス変動や、温度や電源電圧等の動作環境の変化によらず、ＳＲＡＭセルの書き込みマージンをモニターして、常に一定書き込みマージンを確保する。一定書き込みマージンとなるように電源を発生させ、ＳＲＡＭセルへの電源供給を制御する。これらの構成とすることで、ＳＲＡＭセルの書き込み操作の安定高速動作が得られる効果がある。
【図面の簡単な説明】
【０００４】
図１は、従来の６トランジスタＳＲＡＭセルの回路図であり、
図２は、従来の７トランジスタＳＲＡＭセルの回路図であり、
図３は、従来の８トランジスタＳＲＡＭセルの回路図であり、
図４は、図１のＳＲＡＭセルにおける書き込み動作波形図であり、
図５は、図１のＳＲＡＭセルにおいて、安定な書き込み操作を行うための必須条件を説明するための説明図であり、
図６は、書き込みマージンモニター回路の回路図であり、
図７は、書き込みマージンモニター回路を構成するオペアンプの回路図であり、
図８は、実施例２におけるＳＲＡＭセルの電源ＶＤＤ＿ＳＲＡＭを制御するために書き込みマージンモニター回路を適用した場合の全体ブロック図であり、
図９は、実施例２における書き込みマージンモニター回路１１の回路図であり、
図１０は、実施例２における電源電圧ＶＤＤ２を発生するＶＤＤ２電源発生回路１２の回路図であり、
図１１は、実施例２におけるＳＲＡＭセルアレー１４とＶＤＤ選択回路１３の接続図であり、
図１２は、実施例２における書き込みマージンモニター回路１１のもう一つの形態の回路図であり、
図１３は、実施例３におけるＳＲＡＭセルの電源ＶＤＤ＿ＳＲＡＭを制御するために書き込みマージン／電源発生回路３１を適用した場合の全体ブロック図であり、
図１４は、実施例３における書き込みマージン／電源発生回路３１の回路図であり、
図１５は、実施例３における書き込みマージン／電源発生回路３１のもう一つの形態を示した回路図であり、
図１６は、実施例４におけるＳＲＡＭセルの電源ＶＳＳ＿ＳＲＡＭを制御するために書き込みマージンモニター回路２１を適用した場合の全体ブロック図であり、
図１７は、実施例４における書き込みマージンモニター回路２１の回路図であり、
図１８は、実施例４における電源電圧ＶＳＳ２を発生するＶＳＳ２電源発生回路２２の回路図であり、
図１９は、実施例４におけるＳＲＡＭセルアレー２４とＶＳＳ選択回路２３の接続図であり、
図２０は、実施例４における書き込みマージンモニター回路２１のもう一つの形態の回路図であり、
図２１は、実施例５におけるＳＲＡＭセルの電源ＶＳＳ＿ＳＲＡＭを制御するために書き込みマージン／電源発生回路４１を適用した場合の全体ブロック図であり、
図２２は、実施例５における書き込みマージン／電源発生回路４１の回路図であり、
図２３は、実施例５における書き込みマージン／電源発生回路４１のもう一つの形態を示した回路図であり、
図２４は、従来の書き込みマージン改善手法２についての説明図である。
【発明を実施するための最良の形態】
【０００５】
本発明の書き込みマージンモニター回路と、その出力値に応じてメモリセル電源を制御する電源発生回路について図面を参照して詳細に説明する。
【実施例１】
【０００６】
本発明の実施例１として、書き込み操作時のマージンをモニターする書き込みマージンモニター回路について図１〜７を参照して説明する。図１，図２，図３には、本発明のマージンモニター回路及び電源制御方法が適用可能な６トランジスタ、７トランジスタ、８トランジスタでそれぞれ構成された公知のメモリセル回路を示す。図１のＳＲＡＭセルでの書き込み操作を説明するための動作波形図を図４に、安定な書き込み動作を行うための必須条件を説明する説明図を図５に示す。図６には書き込みマージンモニター回路図、図７には書き込みマージンモニター回路を構成するオペアンプの回路図を示す。
図１、図２、図３は本発明が適用できるＳＲＡＭセルの例であり、それぞれ、６個、７個、８個のトランジスタで構成された従来のＳＲＡＭセルを示す図である。これらのＳＲＡＭセルの基本的構成としては、ＰＭＯＳ負荷トランジスタＰ１とＮＭＯＳドライブトランジスタＮ１とで一方のＣＭＯＳインバータを構成し、ＰＭＯＳ負荷トランジスタＰ２とＮＭＯＳドライブトランジスタＮ２とでもう一方のＣＭＯＳインバータを構成している。この２個のＣＭＯＳインバータをループ接続することで安定的に記憶データを保持することができる。
これらのＳＲＡＭセルに記憶されたデータを書き換える場合、各々の記憶ノードに接続された２個のＮＭＯＳアクセストランジスタＮ３、Ｎ４を共に導通させ、一方のＮＭＯＳアクセストランジスタに接続されたビット線を基板電位ＧＮＤまで放電する。図２に示す７トランジスタのＳＲＡＭセルはＰＭＯＳ負荷トランジスタＰ２とＮＭＯＳドライブトランジスタＮ２との間に制御トランジスタＮ５が挿入されている。またワード線は書き込みと読み出しに使用されるワード線ＷＬ，書き込み専用の書き込みワード線ＷＷＬに分離されている。この制御トランジスタＮ５は書き込み時には非導通とされ、記憶ノードＶ２が早く“１”に立ち上がることで、より書き込み易くなる。
また図３のＳＲＡＭセルには読み出し用のトランジスタＮ６，Ｎ７が付加されている。ビット線は書き込み用ＷＢＬ，／ＷＢＬと読み出し用ＲＢＬに分離されている。さらに、ワード線も読み出しに使用される読み出しワード線ＲＷＬ，書き込みに使用される書き込みワード線ＷＷＬに分離されている。これらのＳＲＡＭセルのデータを書き換える場合にも、６トランジスタＳＲＡＭセルと同様にして行われることは容易に理解されるであろう。
図４は、図１のＳＲＡＭセルでの書き込み操作を説明するための動作波形を示す。ワード線ＷＬが活性化されて“１”となり、ビット線ＢＬが“０”へ放電されることで、記憶ノードＶ１は、“１”から“０”へ放電される。記憶ノードＶ１が“０”となることで、ＰＭＯＳ負荷トランジスタＰ２がオンして、記憶ノードＶ２が“０”から“１”へ充電される。記憶ノードＶ２が“１”となることで書き込み操作は完了する。
この書き込み操作時の説明図を図５に示す。安定な書き込み操作を行うための必須条件は、記憶ノードＶ１を放電する場合のＮＭＯＳアクセストランジスタＮ３の駆動電流Ｉ＿Ｎ３が、ＰＭＯＳ負荷トランジスタＰ１の駆動電流Ｉ＿Ｐ１よりも大きいことである。従って、Ｉ＿Ｎ３がＩ＿Ｐ１と等しくなるように、ＮＭＯＳアクセストランジスタＮ３のゲート電位を制御して、電源電圧ＶＤＤに対する駆動電流が釣り合った時のゲート電位Ｖｏｕｔとの差分を書き込みマージンとして定義する。
図６に書き込みマージンに相当する電位Ｖｏｕｔを発生する書き込みマージンモニター回路１を示す。書き込みマージンモニター回路１は、トランジスタＮ２”、Ｎ４”と、トランジスタＰ１’、Ｎ３’と、トランジスタＰ２’、Ｎ２’及びオペアンプＯＰ１によって構成される。
トランジスタＮ２”のドレイン、ソース、ゲートはそれぞれ、出力ノードＶ２”、基板電位ＧＮＤ、電源ＶＤＤに接続される。トランジスタＮ４”のドレイン、ソース、ゲートはそれぞれ、電源ＶＤＤ、出力ノードＶ２”、電源ＶＤＤに接続される。トランジスタＰ１’のソース、ドレイン、ゲートはそれぞれ、電源ＶＤＤ、出力ノードＶ１’、出力ノードＶ２”に接続される。トランジスタＮ３’のドレイン、ソース、ゲートはそれぞれ、出力ノードＶ１’、接地電位ＧＮＤ、オペアンプＯＰ１の出力ノードＶｏｕｔに接続される。
トランジスタＰ２’のソース、ドレイン、ゲートはそれぞれ、電源ＶＤＤ、出力ノードＶ２’、出力ノードＶ１’に接続される。トランジスタＮ２’のドレイン、ソース、ゲートはそれぞれ、出力ノードＶ２’接地電位ＧＮＤ、出力ノードＶ１’に接続される。トランジスタＰ２’とトランジスタＮ２’とによりＣＭＯＳインバータＩＶ１を構成する。マージンモニター回路１は、これらのトランジスタと、出力ノードＶ１及びＶ２を入力され、出力Ｖｏｕｔを出力するオペアンプＯＰ１とにより構成される。
ここで、ＰＭＯＳトランジスタＰ１’、Ｐ２’は、ＳＲＡＭセルを構成するＰＭＯＳ負荷トランジスタＰ１、Ｐ２と同じ条件（しきい値電圧や印加電圧）のトランジスタで構成される。同様に、ＮＭＯＳトランジスタＮ２’、Ｎ２”は、ＳＲＡＭセルを構成するＮＭＯＳドライブトランジスタＮ１、Ｎ２と同じ条件のトランジスタで、ＮＭＯＳトランジスタＮ３’、Ｎ４”は、ＳＲＡＭセルを構成するＮＭＯＳアクセストランジスタＮ３、Ｎ４と同じ条件のトランジスタで構成される。
このようにモニター回路を構成するトランジスタを、ＳＲＡＭセルを構成するトランジスタと同じ条件とすることで、モニター回路はＳＲＡＭセルの書き込み時の状態を模擬的に再現する。図１のＳＲＡＭセルにおいて、例えばビット線ＢＬに‘０’、ビット線／ＢＬに‘１’を書き込む場合で、電源電圧ＶＤＤ、ワード線のレベルをＶＤＤとする。書き込み動作の開始時にはＳＲＡＭセルのトランジスタＮ４，Ｎ２のゲート電位はともに電源ＶＤＤであることから、トランジスタＮ４”、Ｎ２”のゲート電位として電源ＶＤＤがそれぞれ供給される。ビット線／ＢＬ側のトランジスタＮ４”、Ｎ２”はそれぞれ導通し、出力Ｖ２”をＰＭＯＳトランジスタＰ１’のゲートに出力する。
この出力Ｖ２”をゲート入力され、駆動電流Ｉ＿Ｐ１を発生するＰＭＯＳトランジスタＰ１’と、駆動電流Ｉ＿Ｎ３を発生するＮＭＯＳトランジスタＮ３’のドレインは共通接続される。その節点はトランジスタＰ１’、Ｎ３’の駆動電流の大小によって電位が上下する出力ノードＶ１’となる。ＰＭＯＳトランジスタＰ１’とＮＭＯＳトランジスタＮ３’とで形成される回路はＳＲＡＭセルの書き込みの安定動作条件をモニターできることから模擬回路と呼ぶことにする。ＣＭＯＳインバータＩＶ１は、出力ノードＶ１’を入力とし出力ノードＶ２’を出力する。オペアンプＯＰ１は、出力ノードＶ１’とＶ２’とを入力として、トランジスタＮ３’のゲート電位を制御するＶｏｕｔを出力する。
オペアンプＯＰ１は、図７に示すようにＮＭＯＳ差動対トランジスタＮ１１、Ｎ１２、ＰＭＯＳカレントミラーを形成するトランジスタＰ１１、Ｐ１２、そして、ＮＭＯＳ電流源トランジスタＮ１０で構成される。オペアンプＯＰ１は、図７に示す構成に限定されず、例えば、トランジスタの極性を反転した構成でも可能である。オペアンプＯＰ１は、ＣＭＯＳインバータＩＶ１の論理しきい値の付近でノードＶ１’の電位が収束するようにＮＭＯＳトランジスタＮ３’のゲート電位Ｖｏｕｔを制御する。従って、電源電圧のＶＤＤと、電位Ｖｏｕｔの差分が書き込みマージンとして求まる。
このように書き込みマージンモニター回路１の各ノード電圧を決定するトランジスタを、ＳＲＡＭセルを構成するトランジスタと同等のトランジスタとする。従って本書き込みマージンモニター回路１は、ＳＲＡＭセルのレプリカ回路であり、ＳＲＡＭセルの書き込み時の各ノード電圧を再現している。その出力ノードＶ１、Ｖ２をオペアンプに入力することで、オペアンプの出力により書き込み時にＰＭＯＳトランジスタＰ１’の駆動電流Ｉ＿Ｐ１と、ＮＭＯＳトランジスＮ３’の駆動電流Ｉ＿Ｎ３を等しく制御する。
本書き込みマージンモニター回路１においては、トランジスタＮ４”、Ｎ２”のゲート電圧を電源ＶＤＤと設定している。しかし実際のＳＲＡＭセルにおいては、トランジスタＮ２のゲート電位は記憶ノードＶ１であり、電源ＶＤＤから低下し、出力ノードＶ”は高くなりトランジスタＰ１’の駆動電流は低下する。従って、本回路は書き込み当初の最悪状態に対応するものである。
本実施例においては、書き込みが可能となるワード線の最低電圧Ｖｏｕｔを出力する書き込みマージンモニター回路が得られる。書き込みが可能な条件は、記憶ノードＶ１を放電する場合のＮＭＯＳアクセストランジスタＮ３の駆動電流Ｉ＿Ｎ３が、ＰＭＯＳ負荷トランジスタＰ１の駆動電流Ｉ＿Ｐ１よりも大きいことである。書き込みマージンモニター回路のトランジスタを、ＳＲＡＭセルを構成するトランジスタと同一トランジスタで構成する。この駆動電流Ｉ＿Ｎ３と、駆動電流Ｉ＿Ｐ１が等しくなるワード線の電位Ｖｏｕｔを求め、電源ＶＤＤから電位Ｖｏｕｔとの差分が書き込みマージンとして得られる。
【実施例２】
【０００７】
本発明の実施例２として、実施例１の書き込みマージンモニター回路を、ＳＲＡＭセルの電源ＶＤＤ＿ＳＲＡＭの制御に用いた場合について、図８〜１２を参照して説明する。図８は、書き込みマージンモニター回路１をＳＲＡＭセルの電源ＶＤＤ＿ＳＲＡＭの制御に用いた場合の全体ブロックを示す図である。図９に書き込みマージンモニター回路１１、図１０には電源電圧ＶＤＤ２を発生するＶＤＤ２電源発生回路１２、図１１にはＳＲＡＭセルアレー１４とＶＤＤ選択回路１３の接続図を示す。図１２には、もう１つの形態として他の書き込みマージンモニター回路を示す。
図８は、書き込みマージンモニター回路を、ＳＲＡＭセルの電源ＶＤＤ＿ＳＲＡＭの制御に用いた場合のブロック構成を示す図である。本実施例ではＳＲＡＭセルの高電源ＶＤＤ＿ＳＲＡＭとして、電源電圧ＶＤＤと第２の電源電圧ＶＤＤ２とを切り換え供給する実施例である。書き込みマージンモニター回路１１と、電源発生回路１２、ＶＤＤ選択器１３及びＳＲＡＭセルアレー１４から構成される。電源電圧ＶＤＤと書き込みマージンモニター回路１１の出力Ｖｏｕｔとの差分である書き込みマージンが常に一定となるように、電源発生回路１２は第２の電源電圧ＶＤＤ２を発生する。ＶＤＤ選択器１３がアクセスモードに応じて電源電圧ＶＤＤ２と電源電圧ＶＤＤとを選択してＳＲＡＭセルアレー１４の高電源ＶＤＤ＿ＳＲＡＭへ供給する。この時、電源電圧ＶＤＤ２はＳＲＡＭセルのレプリカである書き込みマージンモニター回路１１にも同様に供給される。
図９に、高電源ＶＤＤ＿ＳＲＡＭを制御した場合の書き込みマージンモニター回路１１を示す。モニター回路１１に印加される電圧をＳＲＡＭセルアレーと同じ条件とするために、ＰＭＯＳトランジスタＰ１’、Ｐ２’のソース端子と、ＮＭＯＳトランジスタＮ２”のゲート端子に電源電圧ＶＤＤ２を接続する。その他の構成は実施例１の書き込みマージンモニター回路１と同様であり、その動作も同様であることから詳細な説明は省略する。
図１０は、電源電圧ＶＤＤ２を発生するＶＤＤ２電源発生回路１２の構成例を示す。抵抗素子Ｒ１と定電流源Ｉ１とで、安定動作のために必要な書き込みマージンＷＭ１（＝Ｒ１ｘＩ１）を決定し、参照電位Ｖｒｅｆとして、電圧（ＶＤＤ−ＷＭ１）を出力する。オペアンプＯＰ２、定電流源Ｉ３、ＰＭＯＳトランジスタＰ３０は、書き込みマージンモニター回路２の出力Ｖｏｕｔが、参照電位Ｖｒｅｆと等しくなるように電源電圧ＶＤＤ２を発生する。
図１１には、ＳＲＡＭセルアレー１４とＶＤＤ選択回路１３を示す。読み出し操作時にモード選択信号ＶＤＤ＿Ｓｅｌｅｃｔは“０”であり、ＰＭＯＳトランジスタＰ２０がオンする。これにより、ＳＲＡＭセルアレー１４の高電源ＶＤＤ＿ＳＲＡＭへ電源電圧ＶＤＤが供給される。書き込み操作時にはモード選択信号ＶＤＤ＿Ｓｅｌｅｃｔは“１”であり、ＣＭＯＳインバータＩＶ２は“０”を出力してＰＭＯＳトランジスタＰ２１がオンする。これにより、ＳＲＡＭセルアレー１４の高電源ＶＤＤ＿ＳＲＡＭへ電源電圧ＶＤＤ２が供給される。
書き込み操作時には、ＳＲＡＭセルアレー１４の高電源ＶＤＤ＿ＳＲＡＭへ電源電圧ＶＤＤ２が供給される。電源電圧ＶＤＤ２は電源電圧ＶＤＤより書き込みマージンＷＭ１低い電圧である。そのため書き込み時に負荷トランジスタＰ１を流れる電流Ｉｐ１は小さな電流となり、書き込みが高速に行われる効果が得られる。
図１２には、書き込みマージンモニター回路１１のもう一つの形態を示す。図９の回路構成に対し、ノードＶ２”の電位を生成するトランジスタＮ２”、Ｎ４”を省略した構成である。ノードＶ２”の電位が基板電位ＧＮＤとなるために出力電位Ｖｏｕｔは若干高くなるが、ＶＤＤ２発生回路の抵抗素子Ｒ１の値を若干小さくすることで誤差は補正可能である。定電流パスが１本削除されたことで低電力化が可能である。
本実施例においては、ＳＲＡＭセルアレーの高電源電圧として、電源電圧ＶＤＤ、ＶＤＤ２を切り換える構成とする。書き込み時にはＳＲＡＭセルアレーの高電源電圧として、電源電圧ＶＤＤより書き込みマージンＷＭ１の電位差分低い電源電圧ＶＤＤ２が供給される。書き込み時に電源電圧ＶＤＤ２とすることで、高速に安定動作できる半導体記憶装置が得られる。
【実施例３】
【０００８】
本発明の実施例３について図１３〜１５を参照して説明する。本実施例は書き込みマージンモニター回路１１とＶＤＤ２電源発生回路１２とを合体させた実施例である。図１３は、書き込みマージンモニター／電源発生回路３１をＳＲＡＭセルの高電源ＶＤＤ＿ＳＲＡＭの制御に用いた場合のブロック構成を示す図である。図１４に書き込みマージンモニター／電源発生回路図、図１５にはもう１つの形態として他の書き込みマージンモニター／電源発生回路図を示す。
図１４に示す書き込みマージンモニター／電源発生回路３１は、図９の書き込みマージンモニター回路１１と、図１０の電源発生回路１２を合体している。書き込みマージンモニター回路部においては、模擬回路を構成しているトランジスタＮ３’のゲート入力として参照電位Ｖｒｅｆが直接入力される。電源発生回路部においては、オペアンプＯＰ２が省略され、書き込みマージンモニター回路部のオペアンプＯＰ１の出力ＶｏｕｔがトランジスタＰ３０のゲートに入力される。トランジスタＰ３０が制御されることで電源電圧ＶＤＤ２が出力される。
トランジスタＮ３’のゲートには参照電位Ｖｒｅｆが入力される。その出力Ｖ１’と、インバータＩＶ１の出力Ｖ２’とを入力されるオペアンプＯＰ１の出力Ｖｏｕｔが電源発生回路のトランジスタＰ３０のゲートに入力される。オペアンプＯＰ１の出力Ｖｏｕｔが入力された電源発生回路部では電源電圧ＶＤＤ２を発生させる。このように、電位Ｖｒｅｆと書き込みマージンモニター回路部の出力Ｖｏｕｔとが等しくなるように電源電圧ＶＤＤ２を制御する。書き込みマージンモニター／電源発生回路３１は、書き込みマージンモニター回路と、電源発生回路を合体することでオペアンプＯＰ２を省略することができる。
さらに、図１５に示す電源発生回路３１のもう一つの形態は、ノードＶ２”の電位を生成するトランジスタＮ２”、Ｎ４”を省略した構成である。代わりにＰＭＯＳトランジスタＰ１’のゲートには基板電位ＧＮＤが供給される。ＰＭＯＳトランジスタＰ１’の電位が基板電位ＧＮＤとなるためにＰＭＯＳトランジスタＰ１’の電流は若干増えることになる。しかし参照電位Ｖｒｅｆを発生させる抵抗素子Ｒ１の値を若干小さくすることで誤差は補正可能である。定電流パスが１本削除されたことで低電力化が可能である。
本実施例においては、ＳＲＡＭセルアレーの高電源電圧として、電源電圧ＶＤＤ、ＶＤＤ２を切り換える構成とし、その書き込みマージンモニター回路と、電源発生回路を合体して構成する。実施例２と同様に書き込み時にはＳＲＡＭセルアレーの電源電圧として、電源電圧ＶＤＤより書き込みマージンＷＭ１分低い電源電圧ＶＤＤ２が供給される。書き込み時に電源電圧ＶＤＤ２とすることで、高速に安定動作できる半導体記憶装置が得られる。
【実施例４】
【０００９】
本発明の実施例４について図１６〜２０を参照して説明する。本実施例は低電源電圧を切り換える実施例である。図１６は、書き込みマージンモニター回路をＳＲＡＭセルの低電源ＶＳＳ＿ＳＲＡＭの制御に用いた場合のブロック構成図を示す。図１７に、低電源ＶＳＳ＿ＳＲＡＭを制御した場合の書き込みマージンモニター回路２１を示す。図１８は、低電源電圧ＶＳＳ２を発生するＶＳＳ電源発生回路の構成例を示す。図１９は、ＳＲＡＭセルアレーとＶＳＳ選択回路、図２０には、書き込みマージンモニター回路のもう一つの形態を示す。
図１６は、書き込みマージンモニター回路２１を、ＳＲＡＭセルの低電源ＶＳＳ＿ＳＲＡＭの制御に用いた場合のブロック構成を示す図である。本実施例ではＳＲＡＭセルに対しアクセスモードに応じて、低電源電圧として低電源電圧ＶＳＳ＿ＳＲＡＭに低電源電圧（基板電位）ＧＮＤと低電源電圧ＶＳＳ２とを切り換え供給する実施例である。全体ブロックは、書き込みマージンモニター回路２１と、ＶＳＳ２電源発生回路２２、ＶＳＳ選択器２３及びＳＲＡＭセルアレー２４から構成される。電源電圧ＶＤＤと書き込みマージンモニター回路２１の出力Ｖｏｕｔとの差分である書き込みマージンが常に一定となるように、ＶＳＳ２電源発生回路２２が電源電圧ＶＳＳ２を発生する。ＶＳＳ選択器２３がアクセスモードに応じて低電源電圧として、低電源電圧ＶＳＳ２と基板電位ＧＮＤとを選択してＳＲＡＭセルアレー２４の低電源ＶＳＳ＿ＳＲＡＭへ供給する。
図１７に、低電源ＶＳＳ＿ＳＲＡＭを制御した場合の書き込みマージンモニター回路２１を示す。書き込みマージンモニター回路２１に印加される電圧をＳＲＡＭセルアレーと同じ条件とするために、ＮＭＯＳトランジスタＮ２”、Ｎ２’のソース端子に電源電圧ＶＳＳ２を接続する。他の構成、動作は図６と同様であることからその説明は省略する。
図１８は、電源電圧ＶＳＳ２を発生するＶＳＳ２電源発生回路２２の構成例を示す。抵抗素子Ｒ１と定電流源Ｉ１とで、安定動作のために必要な書き込みマージンＷＭ１（＝Ｒ１ｘＩ１）を決定し、参照電位Ｖｒｅｆとして、ＶＤＤ−ＷＭ１を出力する。オペアンプＯＰ２、定電流源Ｉ２、ＮＭＯＳトランジスタＮ３０は、書き込みマージンモニター回路２１の出力Ｖｏｕｔが、参照電位Ｖｒｅｆと等しくなるように電源電圧ＶＳＳ２を発生する。電源電圧ＶＳＳ２は基板電位ＧＮＤよりを高い電圧となる。
図１９は、ＳＲＡＭセルアレー２４とＶＳＳ選択回路２３を示す。読み出し操作時にモード選択信号ＶＳＳ＿Ｓｅｌｅｃｔは“０”であり、ＣＭＯＳインバータＩＶ２は“１”を出力する。ＮＭＯＳトランジスタＮ２０がオンしてＳＲＡＭセルの電源ＶＳＳ＿ＳＲＡＭへ基板電位ＧＮＤが供給される。書き込み操作時にはモード選択信号ＶＳＳ＿Ｓｅｌｅｃｔは“１”であり、ＮＭＯＳトランジスタＮ２１がオンする。これにより、ＳＲＡＭセルの電源ＶＳＳ＿ＳＲＡＭへ電源電圧ＶＳＳ２が供給される。
図２０に書き込みマージンモニター回路２１のもう一つの形態を示す。図１７の回路から、ノードＶ２”の電位を生成するトランジスタＮ２”、Ｎ４”を省略した構成である。ＰＭＯＳ負荷トランジスタＰ１’のゲートには電源電圧ＶＳＳ２が供給される。ノードＶ２”の代わりに電源電圧ＶＳＳ２となるために出力電位Ｖｏｕｔは若干高くなるが、ＶＳＳ２電源発生回路の抵抗素子Ｒ１の値を若干小さくすることで誤差は補正可能である。定電流パスが１本削除されたことで低電力化が可能である。
本実施例においては、ＳＲＡＭセルアレーの低電源電圧として基板電位（低電源電圧）ＧＮＤ、低電源電圧ＶＳＳ２を切り換える構成とする。書き込み時にはＳＲＡＭセルアレーの低電源として、基板電源ＧＮＤより書き込みマージンＷＭ１に相当分だけ高い電源電圧ＶＳＳ２が供給される。書き込み時に低電源電圧ＶＳＳ２とすることで、高速に安定動作できる半導体記憶装置が得られる。
【実施例５】
【００１０】
本発明の実施例５について図２１〜２３を参照して説明する。本実施例は実施例４の書き込みマージンモニター回路２１とＶＳＳ２電源発生回路２２とを合体させた実施例である。図２１は、書き込みマージンモニター／電源発生回路４１をＳＲＡＭセルの電源ＶＳＳ＿ＳＲＡＭの制御に用いた場合の全体ブロック構成図を示す。図２２に書き込みマージンモニター／電源発生回路４１、図２３にはもう１つの形態として他の書き込みマージンモニター／電源発生回路４１を示す。
図２１は、書き込みマージンモニター／電源発生回路４１をＳＲＡＭセルの電源ＶＳＳ＿ＳＲＡＭの制御に用いた場合のブロック構成図を示す。書き込みマージンモニター／電源発生回路４１、ＶＳＳ２電源発生回路２３、ＳＲＡＭセルアレー２４から構成される。
図１８のＶＳＳ２電源発生回路において、オペアンプＯＰ２は、電位Ｖｒｅｆと書き込みマージンモニター回路２１の出力Ｖｏｕｔとが等しくなるように電源電圧ＶＳＳ２を制御する。従って図２２に示す書き込みマージンモニター／電源発生回路４１においても、参照電位ＶｒｅｆをＮＭＯＳトランジスタＮ３’のゲートに直接入力し、オペアンプＯＰ１の出力はＮＭＯＳトランジスタＮ３０のゲート端子に入力される。この構成により、参照電位Ｖｒｅｆと書き込みマージンモニター回路部の出力Ｖｏｕｔとが等しくなるように電源電圧ＶＳＳ２を制御する。書き込みマージンモニター／電源発生回路４１は、書き込みマージンモニター回路と、電源発生回路を合体することでオペアンプＯＰ２を省略することができる。
図２３に示す電源発生回路４１のもう一つの形態は、ノードＶ２”の電位を生成するトランジスタＮ２”、Ｎ４”を省略した構成である。ノードＶ２”の電位が電源電圧ＶＳＳ２となるためにＰＭＯＳトランジスタＰ１’の電流は若干増えるが、抵抗素子Ｒ１の値を若干小さくすることで誤差は補正可能である。定電流パスが１本削除されたことで低電力化が可能である。
本実施例においては、ＳＲＡＭセルアレーの低電源として、低電源電圧（基板電位）ＧＮＤ、低電源電圧ＶＳＳ２を切り換える構成とする。書き込み時にはＳＲＡＭセルアレーの低電源として、基板電源ＧＮＤより書き込みマージンＷＭ１に相当分だけ高い電源電圧ＶＳＳ２が供給される。書き込み時に低電源電圧ＶＳＳ２とすることで、高速に安定動作できる半導体記憶装置が得られる。
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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