(57)【要約】リセス終端構造を含むトレンチパワー半導体デバイス。
2006514443.tif 000002
【特許請求の範囲】
【請求項１】
同期半導体デバイス、および
制御半導体デバイスを有するＤＣ−ＤＣコンバータであって、
少なくとも１つの前記半導体デバイスが、
第２の導電型のチャネル領域および主要面を含む第１の導電型の半導体本体と、
前記半導体本体に形成された活性領域であって、前記チャネル領域を通して延在するトレンチと、前記トレンチ内に配置されて少なくとも前記トレンチの側壁に配置されゲート酸化物層、および前記ゲート酸化物層に隣接して配置されたゲート電極を有するゲート構造を含む活性領域と、
終端構造であって、前記半導体本体に形成された終端トレンチ、および前記主要面の下の前記終端トレンチに形成されたフィールド酸化膜層を含む前記終端構造と、
を有するＤＣ−ＤＣコンバータ。
【請求項２】
前記トレンチはその底部に形成された酸化物部を含み、前記酸化物部は前記ゲート酸化膜層より厚い請求項１に記載の半導体デバイス。
【請求項３】
前記半導体本体が、前記チャネル領域における前記トレンチに隣接して形成された前記第１の導電型の導電性領域を含み、さらに、前記導電型の半導体基板を有し、前記半導体本体が前記半導体基板の上に形成された半導体デバイスであって、前記導電性領域が、前記トレンチに隣接した反転可能なチャネルを介して前記半導体基板に電気的に接続可能である請求項２に記載の半導体デバイス。
【請求項４】
前記導電性領域がソース領域である請求項３に記載の半導体デバイス。
【請求項５】
前記トレンチの深さが最適な性能指数を達成するように選択された請求項１に記載の半導体デバイス。
【請求項６】
前記トレンチがストライプである請求項１に記載の半導体デバイス。
【請求項７】
前記トレンチがセルである請求項１に記載の半導体デバイス。
【請求項８】
前記セルが六角形である請求項７に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、半導体装置プロセスという発明の名称で２００３年９月２９日に出願された米国特許出願第１０／６７４，４４４号の一部継続出願であって、２００２年９月３０日に出願された米国仮出願第６０／４１５，３０２号、および２００３年１月２９日に出願された米国仮出願第６０／４４４，０６４号に対する優先権を主張するものである。本出願は、ＤＣ−ＤＣコンバータ利用のためのトレンチＭＯＳＦＥＴ技術という発明の名称で２００３年１月２９日に出願された米国仮出願第６０／４４４、０６４号にも基づくと共に、その優先権を主張し、上記仮出願に対する優先権主張がここで構成される。
【０００２】
本発明は、ＤＣ−ＤＣコンバータ利用のためのトレンチＭＯＳＦＥＴ技術に関する。
【背景技術】
【０００３】
ＤＣ−ＤＣコンバータは、通常、ポータブルコンピュータや、携帯電話機や、携帯情報端末などのバッテリーで操作されるデバイスで、バッテリーからデバイスに供給される電源の大きさを調整するのに使用される。携帯型デバイスのバッテリーの寿命は電源回路構成の効率に依存する。従って、より大きな電力供給と、より長持ちする電池電力に対する、絶え間なく増大する需要が、ＤＣ−ＤＣコンバータにおける効率を設計者にとっての重要因子にしてきた。
【０００４】
コンバータの半導体スイッチングデバイスのある特性が改善されれば、ＤＣ−ＤＣコンバータの効率を改善することができる。具体的に、パワー(power)ＭＯＳＦＥＴがオン抵抗を低下するコンバータに使用されるとき、ＭＯＳＦＥＴのゲート電荷と電流性能の増加が、効率にかなり寄付するであろう。
【０００５】
パワーＭＯＳＦＥＴの重要な特性、例えばＭＯＳＦＥＴのオン抵抗を改善する１つの方法は、活性領域のセル密度を増加させることである。しかしながら、パワーＭＯＳＦＥＴのセル密度の増加は、デバイスを形成するのに使用される材料の状態と、使用されるプロセスに固有の制限とによって限定される可能性がある。
【０００６】
フォトリソグラフィーは、デバイス形状の縮小に制限を課す処理の、１つの特定の領域である。ＭＯＳＦＥＴにおける形状の縮小に制限を課す一つの材料条件は、デバイスが形成されるダイ表面の平面性である。一般に、半導体デバイスの形状をより小さくして、その結果形状の密度が増加すると、ダイの表面（あるいはダイが処理中の一部分となるウェハ）は、フォトリソグラフィーの間、デバイスの形状の正確なイメージを可能にするためにできるだけ平坦に作られねばならない。形状の密度が増加するのに従って、ダイ表面の平面性は重要な要因となる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、より高い活性セル密度を有するデバイスを得るために、従来技術の限界を克服することが望まれる。
【課題を解決するための手段】
【０００８】
本発明は、デバイスの活性領域の周り、およびデバイスの活性領域の主要面の下に形成されたリセス終端構造を有するトレンチタイプのパワー半導体デバイスに関する。リセス終端構造は、終端においてフィールドの密集をかなり減少させることができ、従ってデバイス破壊電圧と耐久性を妥協することなく、Ｐ＋ガードリングの必要性を排除する。
【０００９】
本発明によるリセス終端構造はフィールド酸化膜層とフィールド酸化膜層上のフィールドプレートとを含み、両者はデバイスの活性領域の周りに配置されるトレンチに形成される。本発明による終端構造におけるフィールド酸化膜は、終端トレンチが半導体ダイに形成された後に、ＬＯＣＯＳプロセスを利用して成長させられる。本発明による終端構造のための典型的なアバランシェ（なだれ）エネルギーは、ＤＰＡＫの最大寸法のダイに対して１Ｊを超えると測定された。
【００１０】
本発明の一態様によれば、フィールド酸化膜はデバイスの活性領域表面の下に配置される。フィールド酸化膜がシリコン上面に位置するとき、フィールド酸化膜のエッジ部分でフォトレジスト増肉効果が存在するであろう。この増肉効果は、フォトリソグラフィーの間、サブ・ミクロン形状を分離することを困難にする。活性領域の上面の下にフィールド酸化膜を配置することによって、分離度を高め、サブ・ミクロン形状の製造可能性をかなり改善することが可能であるということが確信される。従って、本発明によるリセス終端構造を利用することによって、トレンチはサイズを縮小でき、その結果デバイスのセル密度を増加させることができる。例えば、本発明の方法を使用することによって、トレンチの幅を０．５ミクロン未満まで縮小させるのに、より薄いフォトレジストを使うことができる。本発明の方法を使用して、０．４ミクロンのトレンチの幅が達成され、これは従来技術を超える２０％の改善となる。本発明の原理を適用することによって、さらに小さい形状が得られる、ということが確信される。
【００１１】
また、本発明によるデバイスを製造するためのプロセスは、縮小された深さを有するトレンチを可能にする。その結果、オン抵抗や電流性能のなどの特性が改善される。
【００１２】
しかも、形状サイズの縮小のお陰で、本発明によるデバイスはより高いチャネル密度を有するが、驚くべきことに、ゲート電荷、特にＱGDとＱSWITCHを低く保つ。トレンチの幅や深さなどの形状サイズが縮小される一方で、ゲート酸化物のインテグリティー(integrity)は高く保たれる。発明者は、誘電体のインテグリティーが７ＭＶ／ｃｍを越えることを見出した。
【００１３】
さらに、本発明の好適な実施例による製造のためのプロセスでは、コンタクトプロセスがチャネル長を最適化するのに使用され、デバイスオン抵抗が抑えられる。新規な一連のプロセスによって、サブ・ミクロン形状サイズにもかかわらず、１００％のステップカバレッジ(step coverage)を有することが可能となった。それは、オン抵抗をさらに低下するための、より薄いエピタキシャル層の使用をも可能にした。
【００１４】
より薄いエピタキシャル層の他の利点は、高周波において重要なＱrrの低下である。本発明によるデバイスでは、さらなる最適化により、約５０％の基板抵抗の低下をもたらすことができる。
【発明を実施するための最良の形態】
【００１５】
図１を参照すると、本発明による半導体デバイスは、第１の導電型のドレイン領域１０と、ドレイン領域１０のそれとは逆の導電型のドーパント（不純物）によって低濃度にドーピング（不純物添加）されたチャネル領域１２と、を含むシリコンダイ５に形成されている。本発明による半導体デバイスは、ダイ５の上面からドレイン領域１０に延在する複数のトレンチ１４を含む。トレンチ１４は、ドーピングされたポリシリコンなどの導電性物質を内部に配置し、ゲート電極１６を形成する。ゲート電極１６は酸化物１８によってチャネル領域１２から電気的に隔離される。酸化物１８はそれぞれのトレンチ１４の側壁に形成される。厚い酸化物１５がそれぞれのトレンチの下部に形成されることに留意すべきである。
【００１６】
本発明による半導体デバイスは、それぞれのトレンチ１４の反対側に配置され、チャネル領域１２の厚さよりも浅い所定深さに延在する自己整合ソース領域２０も含んでいる。自己整合ソース領域２０はドレイン領域１０と同じ導電型のドーパントでドーピングされる。
【００１７】
それぞれのゲート電極１６はその上面に配置されたゲート分離層２２を有する。それぞれのゲート分離層２２の上面に配置されているのは、低温絶縁材料２４の層である。それぞれのソース領域２０に隣接して、チャネル領域１２の上面から望ましくは隣接するソース領域２０の深さより浅い深さに延在しているのは、チャネル領域１２のそれと同じ導電型のドーパントで高濃度にドーピングされたコンタクト領域２６である。高濃度にドーピングされたコンタクト領域２６はダイ５上面のくぼみの底部上に形成される。通常アルミニウム合金で構成されるソースコンタクト層２８は、ソース領域２０およびコンタクト領域２６にオーム接触させてダイ５の上面に亘って配置され、その結果、ソース領域２０とコンタクト領域２６は短絡される。ドレインコンタクト層３０は、トリメタル(trimetal)または何らかの他の適当なはんだ付け可能なコンタクト金属で構成できるもので、ダイ５のソースコンタクト層２８と反対側の自由表面上に配置され、ドレイン領域１０とオーム接触下にある。
【００１８】
本発明による半導体は終端領域４０を含み、終端領域４０はリセス終端構造を含んでいる。リセス終端構造は、活性領域（活性セルを含む領域）の表面の下に、ある深さで形成されたフィールド酸化膜４４の層、およびフィールドプレート５０を含んでいる。終端構造はデバイスの活性領域の周りに配置される。
【００１９】
図１は、本発明によって製造された半導体デバイスの一部のみを示すが、この技術分野の当業者ならば、実際の半導体デバイスにおいて、一つの活性領域がより多くの数のトレンチ１４を含む、ということ理解するであろう。
【００２０】
図１に示された半導体デバイスはトレンチ型である。トレンチタイプのデバイスは、酸化物１８のすぐ隣の領域を反転するために、そのゲート電極１６に電圧をかけることによって操作され、従ってそのソース領域２０をそのドレイン領域１０に電気的に接続する。図１に示された半導体デバイスはＮチャネルデバイスである。各領域におけるドーパントの極性を逆にすることによって、Ｐチャネルデバイスが得られる。
【００２１】
好適な実施例におけるダイ５は、エピタキシャル層が上面に亘って形成されるモノリシックシリコン基板２から成っている。上述のようなトレンチ１４はエピタキシャル層内に形成される。ここで説明されるドレイン領域１０は、基板２とチャネル領域１２の間に配置されたドリフト領域４に関わる。この技術分野における当業者ならば、他の材料または構成の半導体が、本発明から逸脱することなく使用できる、ということを理解するであろう。
【００２２】
図１に示されたような半導体デバイスは以下の工程に従って製造される。
【００２３】
まず、図２ａを参照すると、初めに、パッド酸化物３２の層がシリコンダイ５のエピタキシャル層３の上面に形成され、エピタキシャル層が第１の導電型のドーパントでドーピングされる。示された例では、第１の導電型のドーパントはＮ型ドーパントである。そして、第１の導電型（Ｐ型）のそれとは逆の導電型のドーパントがパッド酸化物３２を通して注入され、後で説明されるようにチャネル領域１２（図１）になるべき浅い(シャロー；shallow)チャネル注入領域３４を形成する。
【００２４】
次に、図２ｂを参照すると、窒化物層３６がパッド酸化物３２の上面に堆積される。フォトレジスト３８の層を含む活性マスクが、終端領域４０だけが露出される状態で窒化物層３６のかなりの部分の上に堆積される。次に、図２ｃに示すように、マスクとしてフォトレジスト３８を使用し、終端リセス４２が、例えば、従来より知られているドライエッチング技術、または他の何らかの適当なエッチング法によって形成される。そして、フォトレジスト３８を取り除き、浅いチャネル注入領域３４におけるドーパントが、拡散駆動力で駆動されて、図２ｄに示されるようにチャネル領域１２を形成する。図示しないが、終端リセス４２はデバイスの活性領域の周りに配置される、ということに留意すべきである。
【００２５】
次に、図２ｅを参照すると、フィールド酸化膜４４が終端リセス４２に形成され、その結果リセスフィールド酸化膜終端構造が提供される。
【００２６】
次に、図２ｆを参照すると、トレンチマスク４６は窒化物３６とフィールド酸化膜４４の上面に亘って堆積される。トレンチマスク４６は、ダイ５に形成されるべきトレンチ１４（図１）の位置を特定するための開口４８を含む。次に、トレンチ１４が図２ｇに示されるように開口４８によって特定された位置において、ダイ５本体の中に形成される。トレンチ１４はドライエッチングによって形成され、チャネル領域１２を通してドリフト領域４の所定の深さまでダイ５の上面から延在している。ドリフト領域４の下までトレンチ１４を延在させることも可能であることに留意すべきである。トレンチ１４を平行なストライプ形状にでき、ストライプはゲート電荷を一層減少できるという点で好ましいのではあるが、六角形または他の何らかの形状にできることにも留意すべきである。
【００２７】
トレンチ１４の形成後、犠牲酸化物層をトレンチ１４の側壁と底部で成長させて、続いてエッチングする。その後、トレンチマスク４６が取り除かれる。次に、パッド酸化物３２が図２ｈに示されるようにトレンチ１４に形成される。再び図２ｈを参照すると、窒化物層の堆積によって窒化物層３６をトレンチ１４内のパッド酸化物３２上に延在させる。
【００２８】
図２ｉを参照すると、次にそれぞれのトレンチ１４の底部に配置された窒化物３６の一部分を、例えばドライエッチングによって取り除き、それぞれのトレンチ１４の底部において厚い酸化物１５を成長させる。それぞれのトレンチ１４の側壁に配置された窒化物３６は、トレンチ１４の側壁における酸化物の成長を防ぐ酸化抑制材料であるが、一方、それぞれのトレンチの底部における厚い酸化膜層の成長は許容する。その結果、それぞれのトレンチ１４の側壁は非常に薄い酸化膜層で覆うことができ、一方で、その底部は厚い酸化物１５のために十分に絶縁されることになる。
【００２９】
次に、図２ｊを参照すると、トレンチ１４の側壁を覆う窒化物３６の一部分が、例えば湿式エッチングを通じて取り除かれ、ゲート酸化物層１８がそれぞれのトレンチ１４内で成長させられる。そして、ポリシリコン５０の層が、トレンチ１４がポリシリコンで満たされるように堆積される。
【００３０】
次に、図２ｋを参照すると、ポリシリコンマスク５２が少なくとも終端領域４０を覆うように形成される。次に、ゲート電極１６を形成するために、ポリシリコン層５０が、トレンチ１４内部において、その底部からチャネル領域１２上の位置までの間に延在するポリシリコン本体が存在するようにエッチングされる。その結果、ポリシリコン層がポリシリコンマスク５２の下に残されるようになり、そしてそのポリシリコン層が図２ｌに示すようにフィールドプレート５０を構築することになる。
【００３１】
次に、図２ｍを参照すると、各トレンチ１４内のゲート電極１６上面が、例えば熱酸化によって酸化され、分離層２２が形成される。そして、実質的に全ての窒化物３６が、例えば湿式エッチングによって取り除かれ、図２ｎに示すように半導体デバイスの終端構造付近の窒化物３６の小部分のみが後に残される。
【００３２】
窒化物層３６の実質的な除去に続いて、ソース領域２０の形成のためのドーパントがソースマスクを通して注入され、図２ｏに示すようにソース注入領域５４が形成される。望ましくは、ソース注入領域５４はデバイスの終端構造にまで遠く延在はしない。そして、ソース注入領域５４の形成は、図２ｐに示すように、ダイ５上面全体に亘って低温酸化物２４の層の堆積が続いて行われる。ソース注入領域５４が、分離層２２を形成するためのポリシリコンの熱酸化の後に形成される、ということに留意すべきである。熱酸化プロセスの後にソースドーパントを注入することによって、ソース領域２０の最終的な深さを最小に保つことができる。その結果、チャネル領域１２の深さ、およびエピタキシャル層３の厚さもが最小化されることが可能で、従って、チャネルを短くし、デバイスのドリフト領域４の厚さを低減することの両方によってデバイスのオン抵抗を低下させることができる。
【００３３】
次に、ソースコンタクトマスク５６が図２ｑに示すように低温酸化物２４の上に形成される。ソースコンタクトマスク５６は、開口５８を含むようにして、公知の方法でフォトレジスト層をパターンニングすることによって形成される。開口５８は、まずは、エッチングされた領域がソースコンタクトマスク５６の下で水平方向に延在し、垂直方向には低温酸化物２４の厚さより浅い深さに延在するように、低温酸化膜層２４のエッチング部分にテーパをつけるのに使用される。そして、ソースコンタクトマスク５６における開口５８を使用して、エッチングが垂直方向に進行し、ソース注入領域５４の下に、図２ｒに示すようにある深さに達する凹部２５が作られる。ソースコンタクトが一旦形成されると、初期のテーパエッチングがステップカバレッジを改善する。
【００３４】
次に、ソースコンタクトマスク５６が除去され、ソース注入領域５４におけるドーパントが拡散駆動力を与えられて、図２ｓに示すようにソース領域２０が形成される。ソースの拡散駆動の後、図２ｔに示すように、高濃度ドーピングされたコンタクト領域２６が、後ほど拡散駆動が続いて行われるマスクとしての低温酸化物２４を使用して、注入ステップを通じてソース領域２０の間に形成される。そして、低温酸化物２４は、ダイ５の上面においてソース領域２０のいくらかの部分が露出されるようにエッチングバックされることができる。
【００３５】
次に、ソースコンタクト２８がダイ５の上面に亘って堆積され、ドレインコンタクト３０が、図２ｕに示すようにダイ５の底面に形成される。上記の段階に加えて、ソースコンタクト２８の形成の前後に、ダイ５の上面にゲートコンタクト構造（図示せず）を形成するための、従来から知られている工程を行うことができる。
【００３６】
本発明によるデバイスはコンバータ回路においてその効率に対する検査下におかれた。図３を参照すると、典型的なコンバータ回路は制御ＦＥＴ１００および同期ＦＥＴ２００を含む。
【００３７】
本発明によるデバイスの効率を測定するために、数台の３０ＶのＮチャネルデバイスが製造され、コンバータ回路において同期ＦＥＴ２００の位置と制御ＦＥＴ１００の位置で検査された。それぞれのデバイスのセルピッチは、制御ＦＥＴ１００と同期ＦＥＴ２００が最も良好な回路内性能を達成するよう最適化された。研究されたそれぞれのデバイスの性能指数が表１に与えられている。
【００３８】
【表１】
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【００３９】
与えられたベースの深さで、トレンチの深さが深くなれば深くなるほど、オン抵抗が低くなるということは、従来からの認識されていることである。しかしながら、より深いトレンチは、より高いゲート電荷をもたらし、それは、望ましいことではない。
【００４０】
図４を参照すると、実験データは、驚いたことに、本発明によるデバイスにおいて、トレンチの深さが低減されるならば、オン抵抗とゲート電荷の最適の組み合わせが得られる、ということを示す。具体的には、図４は、Ｒ＊ＱｇおよびＲ＊Ｑｓｗが公称１００％のトレンチの深さにおいて最小値を有している。
【００４１】
同期ＦＥＴ２００の位置において、与えられたダイの寸法に対する可能な限り低いオン抵抗を得るために、狭いセルピッチが使用された。狭いセルピッチは、より浅いトレンチの深さ、低抵抗基板、および最適化されたエピタキシャル層に結合され、驚いたことに、ゲート電荷が大きく増加することのない、１２ｍＯｈｍ．ｍｍ２の低いＲＳｉ＊ＡＡが得られた。
【００４２】
制御ＦＥＴ１００の位置では、スイッチング損失はパワー損失全体の有力な構成要素である。スイッチング周波数が増加するのに従って、制御ＦＥＴに関する要請はより厳しくなる。制御ＦＥＴ１００を設計するのにおいては、Ｒｄｓｏｎ（ドレイン−ソース間のオン抵抗）とゲート電荷の間の適切な両立を図ることは非常に重大である。本発明によるデバイスの有利な点は、Ｒ＊ＡＡおよびＱｇ／ＡＡの両方における改善を可能にするということである。従って、制御ＦＥＴ１００は低いゲート電荷と低いオン抵抗で作ることができる。最適化された制御ＦＥＴ１００の設計は７５ｍｏｈｍ．ｎＣの低いＲ＊Ｑｇをもたらした。
【００４３】
加えて、適切なエピタキシャルの最適化によって、本発明によるデバイスに対するＱｒｒは１３．４ｎＣ／ｍｍ２から５．１ｎＣ／ｍｍ２に減少した。その結果、スイッチング周波数は１ＭＨｚより高い値に増加した。
【００４４】
図５ａ〜５ｂおよび図６ａ〜６ｂは、種々のスイッチング周波数の時に、従来技術によるデバイスと比較した場合の、本発明によるデバイスに対する回路内の効率の結果を示している。図５ａおよび５ｂよりわかるように、本発明による制御ＦＥＴ１００は、２００ｋＨｚのとき最大１％高い効率を提供し、１ＭＨｚのとき最大２％高い効率を提供する。図６ａおよび６ｂは、本発明による同期ＦＥＴ２００が、２００ｋＨｚおよび７５０ｋＨｚのときそれぞれ０．５％から１．５％のより良好な効率を提供することを示している。
【００４５】
まとめると、本発明によるデバイスは優れた性能を示す。例えば、性能指数Ｒ＊ＡＡは、同期ＦＥＴ２００のために最適化された場合、３０ＶのＮチャネルＦＥＴに対して１２ｍＯｈｍ．ｍｍ２程度に低くなった。ダイレクト(Direct)ＦＥＴ標章(mark)で指定代理人によって販売されたパッケージなどの低抵抗パッケージ中に配置される場合、本発明によるデバイスは、Ｓ０−８パッケージの設置面積より大きくない設置面積で、１１３アンペアのピーク電流を供給できる。さらに、制御ＦＥＴ１００のために最適化される場合、Ｒ＊Ｑｇは、３０ＶのＮチャネルＦＥＴに対して７５ｍＯｈｍ．ｎＣにすぎず、これは従来技術の最良のものとして現在知られているものの半分でしかない。本発明によるデバイスでは、エピタキシャルな厚みが最適化されるならば、リバース・リカバリ・チャージ (reverse recovery charge；逆回復電荷量)Ｑｒｒ／ＡＡを１３．４ｎＣ／ｍｍ２から５．１ｎＣ／ｍｍ２に低減できる。リバース・リカバリ・チャージは、一般に、高いスイッチ周波数（＞＝１ＭＨｚ）に対して重要である。これらの改善された特性は様々なスイッチング周波数においてさらに改善された回路内効率に直接置き換えられる。
【００４６】
本発明はその特定の実施例と関連して説明されてきたが、他の多くの変化、修正、および他の用途が、当業者にとって明白となるであろう。従って、本発明は、ここにおける特定の開示によって制限されるのではなく、添付の特許請求の範囲によってのみ制限されることが好ましい。
【図面の簡単な説明】
【００４７】
【図１】本発明による半導体デバイスの一部の断面図を示す。
【図２ａ】本発明によるデバイスを製造するプロセスを示す。
【図２ｂ】本発明によるデバイスを製造するプロセスを示す。
【図２ｃ】本発明によるデバイスを製造するプロセスを示す。
【図２ｄ】本発明によるデバイスを製造するプロセスを示す。
【図２ｅ】本発明によるデバイスを製造するプロセスを示す。
【図２ｆ】本発明によるデバイスを製造するプロセスを示す。
【図２ｇ】本発明によるデバイスを製造するプロセスを示す。
【図２ｈ】本発明によるデバイスを製造するプロセスを示す。
【図２ｉ】本発明によるデバイスを製造するプロセスを示す。
【図２ｊ】本発明によるデバイスを製造するプロセスを示す。
【図２ｋ】本発明によるデバイスを製造するプロセスを示す。
【図２ｌ】本発明によるデバイスを製造するプロセスを示す。
【図２ｍ】本発明によるデバイスを製造するプロセスを示す。
【図２ｎ】本発明によるデバイスを製造するプロセスを示す。
【図２ｏ】本発明によるデバイスを製造するプロセスを示す。
【図２ｐ】本発明によるデバイスを製造するプロセスを示す。
【図２ｑ】本発明によるデバイスを製造するプロセスを示す。
【図２ｒ】本発明によるデバイスを製造するプロセスを示す。
【図２ｓ】本発明によるデバイスを製造するプロセスを示す。
【図２ｔ】本発明によるデバイスを製造するプロセスを示す。
【図２ｕ】本発明によるデバイスを製造するプロセスを示す。
【図３】従来技術による典型的なコンバータ回路を示す。
【図４】本発明によるデバイスに対する性能指数を、トレンチの深さの関数としてグラフ表示した図である。
【図５ａ】本発明によるデバイスの回路内効率と従来技術のデバイスの効率とを比較したグラフである。
【図５ｂ】本発明によるデバイスの回路内効率と従来技術のデバイスの効率とを比較したグラフである。
【図６ａ】本発明によるデバイスの回路内効率と従来技術のデバイスの効率とを比較したグラフである。
【図６ｂ】本発明によるデバイスの回路内効率と従来技術のデバイスの効率とを比較したグラフである。
【符号の説明】
【００４８】
２  基板
３  エピタキシャル層
４  ドリフト領域
５  ダイ
１０  ドレイン領域
１２  チャネル領域
１４  トレンチ
１５  酸化物
１６  ゲート電極
１８  ゲート酸化物層
２０  ソース領域
２２  ゲート分離層
２４  低温酸化膜層
２５  凹部
２６  コンタクト領域
２８  ソースコンタクト層
３０  ドレインコンタクト層
３２  パッド酸化物
３４  チャネル注入領域
３６  窒化物
３６  窒化物層
３８  フォトレジスト
４０  終端領域
４２  終端リセス
４４  フィールド酸化膜
４６  トレンチマスク
４８  開口
５０  フィールドプレート（ポリシリコン層）
５２  ポリシリコンマスク
５４  ソース注入領域
５６  ソースコンタクトマスク
５８  開口
１００  制御ＦＥＴ
２００  同期ＦＥＴ
【図１】
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2006514443.tif 000005
2006514443.tif 000006
2006514443.tif 000007
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2006514443.tif 000012
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2006514443.tif 000014
【図３】
2006514443.tif 000015
【図４】
2006514443.tif 000016
【図５ａ】
2006514443.tif 000017
【図５ｂ】
2006514443.tif 000018
【図６ａ】
2006514443.tif 000019
【図６ｂ】
2006514443.tif 000020
【国際調査報告】
2006514443.tif 000021
2006514443.tif 000022