(57)【要約】  不揮発性メモリ素子は、可変抵抗部と、可変抵抗部に直列に接続されたメモリセル選択用ＭＩＳＦＥＴとによって構成されている。可変抵抗部は、最外殻電子軌道がｄ電子またはｆ電子によって構成された強相関電子系材料からなる薄膜（五酸化タンタル膜２０）と、薄膜の一方の面にオーミック接触された第１電極（電極２１）と、薄膜の他方の面に非オーミック接触された第２電極（プラグ１９）とからなり、強相関電子系材料からなる薄膜と前記第２電極との界面における電気抵抗値の大小によって情報が記憶される。強相関電子系材料や電極材料には、既存のシリコンプロセスですでに使われている材料、または容易に導入可能な材料が用いられる。
2007138646.tif 000002
【特許請求の範囲】
【請求項１】
可変抵抗部と、前記可変抵抗部に直列に接続されたメモリセル選択用ＭＩＳＦＥＴとによって構成された不揮発性メモリ素子であって、
前記可変抵抗部は、最外殻電子軌道がｄ電子またはｆ電子によって構成された強相関電子系材料からなる薄膜と、前記薄膜の一方の面にオーミック接触された第１電極と、前記薄膜の他方の面に非オーミック接触された第２電極とからなり、
前記強相関電子系材料からなる薄膜と前記第２電極との界面における電気抵抗値の大小によって情報を記憶することを特徴とする不揮発性メモリ素子。
【請求項２】
前記強相関電子系材料は、Ｔａ、Ｎｂ、Ｔｉ、Ｈｆ、Ｚｒ、Ｖ、Ｗ、Ｎｉ、Ｃｏ、Ｍｎ、ＣｒおよびＣｕからなる群より選択されたいずれか一種、または二種以上の元素を含む遷移金属酸化物または遷移金属酸窒化物であることを特徴とする請求項１記載の不揮発性メモリ素子。
【請求項３】
前記遷移金属酸化物は、酸素と遷移金属との混合比が整数でないことを特徴とする請求項２記載の不揮発性メモリ素子。
【請求項４】
前記強相関電子系材料の比誘電率は、２０以上であることを特徴とする請求項１記載の不揮発性メモリ素子。
【請求項５】
前記薄膜の一方の面にオーミック接触された前記第１電極は、Ｔｉ、ＴｉＮ、Ａｌまたはｎ型不純物がドーピングされた多結晶シリコンからなることを特徴とする請求項１記載の不揮発性メモリ素子。
【請求項６】
前記薄膜の他方の面に非オーミック接触された前記第２電極は、Ｗ、ＮｉＳｉ、ＣｏＳｉまたはｐ型不純物がドーピングされた多結晶シリコンからなることを特徴とする請求項１記載の不揮発性メモリ素子。
【請求項７】
前記強相関電子系材料からなる薄膜と前記第２電極との界面に蓄えられる電荷量の大小によって、前記界面の電気抵抗値が変化することを特徴とする請求項１記載の不揮発性メモリ素子。
【請求項８】
半導体基板の主面に形成された前記メモリセル選択用ＭＩＳＦＥＴと、少なくとも一部が前記メモリセル選択用ＭＩＳＦＥＴを覆う絶縁膜の上部に形成された前記可変抵抗部とからなり、前記絶縁膜に形成されたコンタクトホール内のプラグを介して前記メモリセル選択用ＭＩＳＦＥＴのドレインと前記可変抵抗部の前記第１または第２の電極とが電気的に接続された請求項１記載の不揮発性メモリ素子。
【請求項９】
前記第２の電極は、前記プラグによって構成されていることを特徴とする請求項８記載の不揮発性メモリ素子。
【請求項１０】
半導体基板の主面の第１方向に延在する複数のワード線と、前記第１方向と直交する第２方向に延在する複数のビット線との交点に形成された不揮発性メモリ素子を有する半導体装置であって、
前記不揮発性メモリ素子は、可変抵抗部と、前記可変抵抗部に直列に接続されたメモリセル選択用ＭＩＳＦＥＴとによって構成され、
前記可変抵抗部は、最外殻電子軌道がｄ電子またはｆ電子によって構成された強相関電子系材料からなる薄膜と、前記薄膜の一方の面にオーミック接触された第１電極と、前記薄膜の他方の面に非オーミック接触された第２電極とからなり、
前記強相関電子系材料からなる薄膜と前記第２電極との界面における電気抵抗値の大小によって情報を記憶することを特徴とする半導体装置。
【請求項１１】
可変抵抗部と、前記可変抵抗部に直列に接続されたメモリセル選択用ＭＩＳＦＥＴとによって構成され、
前記可変抵抗部は、最外殻電子軌道がｄ電子またはｆ電子によって構成された強相関電子系材料からなる薄膜と、前記薄膜の一方の面にオーミック接触された第１電極と、前記薄膜の他方の面に非オーミック接触された第２電極とからなり、
前記強相関電子系材料からなる薄膜と前記第２電極との界面における電気抵抗値の大小によって情報を記憶する不揮発性メモリ素子の製造方法であって、
（ａ）半導体基板の主面に前記メモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴの上部に絶縁膜を形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部の前記絶縁膜にコンタクトホールを形成する工程と、
（ｃ）前記コンタクトホールの内部にプラグを埋め込んだ後、前記プラグの上部に前記可変抵抗部を形成する工程と、
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１２】
前記工程（ｃ）は、前記コンタクトホールの内部に前記第２電極を構成する前記プラグを埋め込む工程と、前記プラグの上部に前記強相関電子系材料からなる薄膜を形成する工程と、前記強相関電子系材料からなる薄膜の上部に前記第１電極を形成する工程とを含むことを特徴とする請求項１１記載の不揮発性メモリ素子の製造方法。
【請求項１３】
前記工程（ｃ）は、前記コンタクトホールの内部に前記第２電極を構成する前記プラグを埋め込む工程と、前記プラグの表面部を酸化することによって、前記プラグの表面部に前記強相関電子系材料からなる薄膜を形成する工程と、前記強相関電子系材料からなる薄膜の上部に前記第１電極を形成する工程とを含むことを特徴とする請求項１１記載の不揮発性メモリ素子の製造方法。
【請求項１４】
前記工程（ｃ）は、前記コンタクトホールの内部にプラグを埋め込む工程と、前記プラグの上部に第１電極を形成する工程と、前記第１電極の表面部を酸化することによって、前記第１電極の表面部に前記強相関電子系材料からなる薄膜を形成する工程と、前記強相関電子系材料からなる薄膜の上部に前記第２電極を形成する工程とを含むことを特徴とする請求項１１記載の不揮発性メモリ素子の製造方法。
【請求項１５】
前記工程（ｃ）は、前記コンタクトホールの内部に前記第１電極を構成する前記プラグを埋め込む工程と、前記プラグの表面部を酸化することによって、前記プラグの表面部に前記強相関電子系材料からなる薄膜を形成する工程と、前記強相関電子系材料からなる薄膜の上部に前記第２電極を形成する工程とを含むことを特徴とする請求項１１記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子およびその製造技術に関し、特に、強相関電子系材料を用いた抵抗値可変型不揮発性メモリに適用して有効な技術に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）を用いた大規模集積回路(Large Scale Integration)技術は、現代社会に欠かすことができない技術となっている。例えばパーソナル・コンピュータや携帯電話には、複数のＬＳＩが搭載されている。これらのＬＳＩには、ＣＰＵ(Central Proceccing Unit)などのように、情報を処理するプロセッサと呼ばれるものや、ＤＲＡＭ(Dynamic Random-Access Memory)に代表されるように、情報を記憶するメモリと呼ばれるものなどがある。プロセッサもメモリも、半導体の微細加工技術が進展するにつれて、より多くのトランジスタを一つの半導体チップ（以下、単にチップという）に集積化することが可能になり、より多くの情報を処理することができるようになっている。素子の微細化による高集積化はスケーリングと呼ばれ、半導体産業を支える指導原理となっている。【０００３】
ところが、製品レベルの最小加工寸法が１００ｎｍを下回るにつれて、素子のさらなる微細化に大きな困難が生じている。例えば、ＣＰＵを支える個々のトランジスタは、電界効果型トランジスタ(Metal Insulator Semiconductor Field Effect Transistor；ＭＩＳＦＥＴ)を主体としているが、このＭＩＳＦＥＴのゲート絶縁膜の膜厚は、２．０ｎｍを下回っている。これは、実に原子層１０層分程度の薄さである。そのため、ゲート絶縁膜のさらなる薄膜化を行うと、膜中を直接トンネル電流が流れるようになり、消費電力の増大を招く。【０００４】
そこで、この問題を解決するために、ゲート絶縁膜材料として、誘電率が従来の酸化シリコン（ＳｉＯ２）よりも大きい高誘電率ゲート絶縁膜（比誘電率はｋで表されることが多いため、ｈｉｇｈ−ｋ膜とよばれる）の研究開発が世界中で活発に行われるようになっている。ｈｉｇｈ−ｋ膜のゲート絶縁膜への適用は、未だ実用化されていないが、次世代のＣＰＵには不可欠の技術であると考えられている。【０００５】
このように、トランジスタの例をみてもわかる通り、スケーリングをさらに推し進めるためには、単なる構造の微細化だけでは不十分であり、シリコン・プロセスには使われていない新しい材料を導入することを検討する必要がある。新しい材料を導入することによって、現在では限界と思われている性能を突破することができれば、ＬＳＩチップの性能をさらに高めることができ、より高度な情報処理ができるようになるので、産業界のニーズに応えることができるようになる。【０００６】
新材料の導入による性能向上は、ＣＰＵに限ったものではない。メモリの一種であるＤＲＡＭは、キャパシタに蓄えられる電荷の量で情報を記憶しているが、より多くの電荷を蓄えるために、キャパシタ用絶縁膜として酸化タンタル（Ｔａ２Ｏ５）などのｈｉｇｈ−ｋ膜が適用されており、すでに大量生産されている。【０００７】
ところが、ＤＲＡＭにおいても、さらなるｈｉｇｈ−ｋ絶縁膜の薄膜化はリーク電流の増大を招くため、デバイスの性能劣化と信頼性低下の観点から許されなくなっている。また、ＤＲＡＭでは、微細化によってキャパシタの面積を小さくすると、その容量が減ってしまうという問題もある。これまでは、キャパシタ構造を深いトレンチ型にするなどして面積の低下を防いできた。しかし、さらなる微細化を推進しようとすると、トレンチのアスペクト比が加工の限界に達し、最先端の加工技術を駆使しても歩留り良くデバイスを作ることができなくなるため、ＤＲＡＭの材料的・構造的な限界が検討されている。【０００８】
係る状況に鑑み、最近は、様々な新しいメモリ素子が提案されている。例えばカルコゲナイド材料を用いた相変化メモリ、スピンを利用したＭＲＡＭ（Magnetic RAM)、有機分子の酸化・還元を利用した分子メモリ、ＲＲＡＭ(Resistance Random Access Memory)などを挙げることができる。これらのメモリがＤＲＡＭの代換技術になり得るかどうかは、現在のところ百家争鳴であるが、現在普及しているＤＲＡＭを置き換えるためには、単なる延長線上の技術では許されない。すなわち、現在のＤＲＡＭが有している高速読み出しメモリ特性に加えて、新たな付加価値が求められる。具体的には、電源を遮断してもメモリ特性を保持するという不揮発性が求められる。不揮発性ＲＡＭが実現すれば、例えばパーソナル・コンピュータの電源を投入した直後にＯＳ(Operating System)を起動させることなどが可能になるため、消費者の使い勝手は格段に向上することになる。【０００９】
上記した数々の不揮発性ＲＡＭ候補のうち、ＲＲＡＭは、強相関電子系と呼ばれる物質を使っており、高速の読み書きが可能であることから、注目を集めているメモリ素子である。例えば特許文献１（米国特許第６，６７３，６９１Ｂ２号）には、Ｐｒ０．７Ｃａ０．３ＭｎＯ３層の上下にＰｔ層を接触させた４元系ペロブスカイト構造に不揮発性メモリ特性が生じること、および電圧パルスの正負の符号を反転させることによってメモリの書き換えが出来ることが開示されている。また、この特許文献１には、ＲＲＡＭを用いると、書き込み・消去にかかる時間がＤＲＡＭよりも短縮され、かつ不揮発性メモリとして十分な保持特性も得られることが開示されている。【００１０】
非特許文献１(Applied Physics Letters, (2004) pp.4073-4075)は、ＳｒＴｉＯ３基板上にエピタキシャル成長させたＳｒＲｕＯ３下部電極上に、Ｐｒ０．７Ｃａ０．３ＭｎＯ３層をエピタキシャル成長させ、さらに上部電極をＴｉとした構造において、非線形の整流特性が得られること、およびヒシテリシスが表れることを報告している。一方、非特許文献２(Technical Digest of International Electron Device Meeting, (2004) pp.587-590)は、２元系遷移金属酸化物であるＮｉＯ層の上下に貴金属層を積層させた構造において、不揮発性メモリ特性が得られること、および正負の符号を反転させても対称な電流−電圧（Ｉ−Ｖ）特性が得られることを報告している。また、正電圧のみ、あるいは負電圧のみの単一の符号を有する電圧を印加した場合において、低電圧を印加するか高電圧を印加するかによって、素子の抵抗を高抵抗状態にしたり、低抵抗状態にしたりすることができることを報告している。
【特許文献１】米国特許第６，６７３，６９１Ｂ２号
【非特許文献１】Applied Physics Letters, (2004) pp.4073-4075
【非特許文献２】Technical Digest of International Electron Device Meeting, (2004) pp.587-590
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述のように、強相関電子系材料をメモリ素子に応用しようという試みは、これまでに幾つか存在するものの、現在までのところ、ＤＲＡＭのように、大規模に集積化して製品化する見通しが立っているとは言い難い。以下に、本発明者が検討した解決すべき課題を述べる。【００１２】
まず第一に、これまで報告されているＲＲＡＭは、メモリ動作の機構が明らかにされていない。本願発明者等は、先立ってＲＲＡＭについて検討を行った。特許文献１および非特許文献１で報告されたＰｒ０．７Ｃａ０．３ＭｎＯ３という材料は、巨大磁気抵抗(Colossal Magneto Resistance; ＣＭＲ)を示すことから、ＣＭＲ材料とも呼ばれている。巨大磁気抵抗とは、磁場を印加した際に抵抗が大幅に下がる現象のことを指す。この負の磁気抵抗は、磁場を印加することによって、磁気的な散乱が抑制されるために生ずるものであると理解されている。ところが、このような現象は、少なくとも−５０℃以下、典型的には−２００℃程度以下でのみ出現する現象であり、室温で観測されているメモリ効果との関係は定かではない。【００１３】
非特許文献１が明らかにしたように、ＲＲＡＭで観測されている抵抗値は、Ｐｒ０．７Ｃａ０．３ＭｎＯ３という材料そのものが本来有するバルクの抵抗値と比べて圧倒的に大きい。このことは、Ｐｒ０．７Ｃａ０．３ＭｎＯ３と電極との界面で大きな抵抗が生じており、ＲＲＡＭの特性を決めていることを示唆している。しかし、特許文献１で公開されている構造、すなわち、Ｐｒ０．７Ｃａ０．３ＭｎＯ３の上下に同じ電極材料（Ｐｔ）を形成している場合では、上下の界面の性質が対称的であると考えられる。【００１４】
ところが、対称的な構造を有する場合は、メモリ性が出てくることが理解できない。なぜならば、片方の界面に電圧をかけてその界面が低抵抗（または高抵抗）状態になったとすると、もう一方の界面は高抵抗（または低抵抗）状態になるからである。電圧の符号を変えても、一方の界面が高抵抗でもう一方が低抵抗であるという事情は変わらないはずであるから、メモリ性が出ることを説明できない。非特許文献１は、Ｐｒ０．７Ｃａ０．３ＭｎＯ３の上下の電極材料を変えた場合に、メモリ性が出現することを発見し、界面に生ずるショットキー障壁が変化しているのではないかと論じている。しかしながら、何故にショットキー障壁が変化したり、メモリ動作が観測されたりするのかは、学術的にも十分解明されていない。【００１５】
メモリ動作の機構に関して、非特許文献２では、電圧を印加することで生じたフィラメント的なパーコレーション・パスの形成がメモリ動作と関連しているのではないかと論じている。しかし、仮にこのような伝導パスの形成がメモリの起源であるとするならば、デバイスは絶縁破壊を起こしかけており、長期信頼性のあるデバイスを歩留り良く大量生産することが困難であると考えられる。【００１６】
このように、メモリの動作機構が不明であると、メモリ構造の最適化やプロセス開発の指針が立たないという問題がある。加えて、観測されたメモリにスケーラビリティがあるのかどうかも判断できない。また、信頼性評価が困難であるという問題も生じる。【００１７】
ＲＲＡＭが有する第２の課題は、メモリ材料や電極材料が特殊であるために、シリコン・プロセスへの親和性が低いという点である。例えば、特許文献１や非特許文献１で開示されたＰｒ０．７Ｃａ０．３ＭｎＯ３は、４つの元素が使われている４元系であるため、均一な膜を制御よく作ることが大変困難である。すなわち、組成が少しでも異なってしまうと、材料の抵抗値が大きく変化する物質群であることが知られており、歩留り良く多くのデバイスを作ることは困難である。加えて、Ｐｒ０．７Ｃａ０．３ＭｎＯ３に代表されるＣＭＲ材料は、ペロブスカイト構造と呼ばれる複雑な結晶構造を有している。このような複雑な結晶構造は、大量生産には不向きである。実際、非特許文献１で使われたエピタキシャル成長技術を使うためには、ＳｒＴｉＯ３基板のような下地となる単結晶基板が必要であり、格子定数の大きく異なるシリコンを基板として用いることはできない。【００１８】
また、メモリ材料だけでなく電極材料も特殊であることが、シリコン・プロセスへの導入を困難にしている。特許文献１や非特許文献１で開示されたＲＲＡＭでは、Ｐｔ電極が使われているが、Ｐｔは熱拡散速度が大きいために汚染源となり易く、シリコン・プロセスへの導入が容易ではない。ＲＲＡＭのメモリ特性を得るためには、貴金属であることが望ましいとされているが、同様の理由で、Ｐｔをはじめとする貴金属は何れもシリコン・プロセスに導入することが困難である。非特許文献２にも、ＮｉＯをメモリ材料として使う場合には、貴金属電極が望ましいことが記載されている。【００１９】
本発明の目的は、強相関電子材料を用いた不揮発性メモリ素子を提供することにある。【００２０】
本発明の他の目的は、強相関電子材料を用いた不揮発性メモリ素子の製造技術を提供することにある。【００２１】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
まず、本発明の第１の目的を達成するために、メモリ性の出現する原理について説明する。本発明の不揮発性ＲＡＭは、金属・絶縁体転移、またの名をモット転移と呼ばれる現象を利用しているので、まず、これについて簡単に説明する。【００２３】
図１（ａ）〜（ｆ）は、強相関電子系と呼ばれる一連の物質群の結晶構造を模式的に示したものである。原子サイト１が整然と並ぶことによって、結晶格子を組んでいる様子が示されている。ここでは、説明を簡単にするために、伝導に寄与する原子サイト１のみを示している。また、バンドの縮退効果などの説明も省略するが、バンド縮退がある場合への拡張は容易である。【００２４】
電気抵抗の大小などの物性値を決めているのは、原子内に強く束縛された内殻電子ではなく、最外殻電子である。図１には、この最外殻電子のうち、上向きのスピンを有する電子２と下向きの電子を有する電子３とが示されている。図１（ａ）は、単位体積当たりの原子サイト１の数（Ｎｓｉｔｅ）に対して、上向きのスピンを有する電子２と下向きの電子を有する電子３を合わせた単位体積当たりの電子の数（Ｎｅｌ）が圧倒的に少ない場合（Ｎｓｉｔｅ＞＞Ｎｅｌ）を示している。この場合は、伝導に寄与するキャリアとなる電子の数が少ないために電気抵抗が高く、系はバンド絶縁体として振舞う。【００２５】
ここで、電子の数を増やして図１（ｂ）の状態にすることを考える。伝導電子の数を変えることはドーピングとよばれるが、ドーピング方法としては、原子サイト１の一部を価数の異なる原子で置換する方法や、結晶の隙間に過剰の酸素を入れたり、酸素欠陥を入れたりするなどの方法が知られている。図１（ｂ）の状態では、多くの電子が存在する（Ｎｓｉｔｅ＞Ｎｅｌ）ために電気抵抗が低くなり、系は金属として振舞う。【００２６】
ここで、さらに電子の数を増やして行き、図１（ｃ）の状態にしたとする。図１（ｃ）の状態では、原子サイト１の数と電子の数とが同程度（Ｎｓｉｔｅ〜Ｎｅｌ）である。強相関電子系の特徴が最も良く表れるのは、この図１（ｃ）の状態である。【００２７】
同一の原子サイト１に、上向きのスピンを有する電子２と下向きの電子を有する電子３とが同時に入った状態を２重占有状態と呼ぶ。強相関電子系では、２重占有状態において、電子間に非常に強い電子間相互作用が働く。これは、強相関電子系の多くが遷移金属酸化物などであり、最外殻軌道がｄ電子またはｆ電子で構成されているので、電子の軌道が原子サイト１に強く束縛されているためである。【００２８】
このような強いクーロン反発力の結果、電子はなるべく原子サイト１を２重占有しないように、お互いを避けあって動くようになる。原子サイト１の数と電子の数とが同程度である図１（ｃ）の状態では、多くの電子の隣の原子サイト１がすでに別の電子によって占有されているために、動くことが困難である。ここで、パウリの排他率によって、同一のスピンを有する電子は同一の原子サイト１に絶対に入ることができないという制約がある。パウリの排他率に違反しないで動くためには、２重占有状態にしなければならないが、この場合は非常に強いクーロン相互作用が働いてエネルギー的に不利になるために、２重占有状態になる確率は小さい。結果として、電子の数は非常に多いにも係わらず、電子が動き回れないので電気抵抗が高く、系は絶縁体として振舞う。この状態は、古くから解析した物理学者モットにちなんで、モット絶縁体(Mott-insulator)と呼ばれている。このように、電子数の変化に伴い、金属になったり、絶縁体になったりする現象は、金属・絶縁体転移またはモット転移と呼ばれる。【００２９】
次に、図１（ｃ）の状態からさらに電子の数を増やした図１（ｄ）の状態を考える。この場合は、上向きのスピンを有する電子２あるいは下向きの電子を有する電子３の何れかが、ほぼすべての原子サイト１を占有しており、さらに過剰の電子が原子サイト１を２重に占有している。先に２重に占有している状態はエネルギーが高いと述べたが、過剰に電子が存在するために、エネルギーが高くても２重占有せざるを得ない。２重占有状態が少ない図１（ｄ）の状態では系は、相変わらずモット絶縁体である。【００３０】
ところが、電子の数がさらに多い図１（ｅ）の状態では、多くの原子サイト１が２重占有状態になっており、一部の１重占有状態と共存している。この図１（ｅ）の状態では、１重占有状態が隣接する原子サイト１に動いてもクーロン相互作用エネルギーは変化しない。言い換えれば、１重占有状態は、２重占有状態に対して逆向きのスピンを有するホールをドーピングしたことに相当し、そのホールが動き回ることができるようになる。その結果、図１（ｅ）の状態は、ホールの数（Ｎｈｏｌｅ）が多いため、抵抗が低い金属状態になる。ここで、電子の数がさらに多くなった図１（ｆ）の状態を考えると、今度はすべての原子サイト１が２重占有されるため、ホールの数が少なく（Ｎｓｉｔｅ＞＞Ｎｈｏｌｅ）、系は抵抗の高いバンド絶縁体となる。【００３１】
以上のように、図１（ｄ）、（ｅ）、（ｆ）の状態で起こる金属・絶縁体転移は、図１（ａ）、（ｂ）、（ｃ）の状態で起こる金属・絶縁体転移と対称的である。これは、強相関電子系が本質的に有している電子・正孔の対称性を反映したものであり、極く一般的に成立する。実際の物質では、バンド構造が複雑であることを反映して電子とホールの有効質量が異なるなど、厳密には電子・ホールの対称性は成立しないが、少なくとも近似的には成立するため、金属になったり、絶縁体になったりするという定性的な対称性が成立する。【００３２】
本発明の不揮発性ＲＡＭは、上記した金属・絶縁体転移という原理を用いる。そのためには、まず、強相関電子系となる材料が必要であるのは言うまでもない。上述のように、強相関電子系は、電子間に働くクーロン相互作用の強い系で、遷移金属酸化物などのように、電子の最外殻軌道がｄ電子やｆ電子から構成されている物質である。【００３３】
ここで、強相関電子系の定義に関して注意を述べる。電子間の強い相互作用が系全体の性質に大きな影響を及ぼすのは、図１（ｃ）で示したように、電子の数（Ｎｅｌ）が原子サイト１の数（Ｎｓｉｔｅ）と同程度（Ｎｓｉｔｅ〜Ｎｅｌ）の場合である。電子の数が少ない場合には、お互いの電子が衝突する確率が小さいために、図１（ａ）や図１（ｂ）の状態では、クーロン相互作用の影響はそれほど大きくない。そこで、図１（ｃ）の状態近傍のモット絶縁体と金属のみを強相関電子系とみなすという分類も成立し得る。【００３４】
しかしながら、原子サイト１内で２重占有した場合のクーロン相互作用が強い事情は電子の数とは無関係であるから、本発明では、電子の数が少ない図１（ａ）や図１（ｂ）の状態も含めて強相関電子系と呼ぶことにする。例を挙げると、ＳｒＴｉＯ３、ＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５、ＴｉＯ２などは通常の分類からするとバンド絶縁体に属するが、伝導性に重要となる最外殻軌道はｄ電子やｆ電子であり、電子の数は少なくても電子間に働くクーロン相互作用は強いため、強相関電子系である。ＮｉＯ、Ｖ２Ｏ３などのモット絶縁体やそれらにキャリアをドーピングした金属が強相関電子系に属することは言うまでもない。【００３５】
他方、強相関電子系でない材料とは、最外殻軌道がｓ電子やｐ電子によって構成される物質である場合が多く、例えばＳｉＯ２やＡｌ２Ｏ３などを挙げることができる。最外殻電子の軌道がｓ電子やｐ電子によって構成される物質でも、例外的には強相関電子系となる材料も存在し、例えばＢＥＤＴ−ＴＴＦ(bis(ethylenedithio)tetrathiafulvalene)などのような有機分子結晶を挙げることができる。【００３６】
しかしながら、ＢＥＤＴ−ＴＴＦなどの有機分子結晶は、本発明の第２の課題であるシリコン・プロセスとの整合性を考えると、余り適切な材料であるとは言えない。総じて、強相関電子系である物質群の中には、電子の数に応じてモット絶縁体になるものもあれば、金属になるものもあり、さらにはバンド絶縁体になるものもある。強相関電子系を取り扱うモデルのひとつにハバード模型(Hubbard model)と呼ばれるものがあるが、このHubbard模型には、運動エネルギー(ｔ)と相互作用エネルギー(Ｕ)という二つの重要なエネルギー・スケールが存在する。上述の強相関電子系とは、電子の数によらずに、運動エネルギー(ｔ)に比べて相互作用エネルギー(Ｕ)が大きい系である。すなわち、強相関電子系とは電子間の相互作用が強い系として定義されるが、これは自然な定義である。【００３７】
本発明の不揮発性ＲＡＭは、上記したような強相関電子系材料の薄膜を利用するが、この薄膜の一方の面に、この強相関電子系材料との電気的な接触が良好な電極材料を接合する。ここで、電気的に良好な接触とは、接触に伴って生ずる接触抵抗値が、良好でない接触に比べて小さいことを指している。望ましくは、強相関電子系材料と電極材料との間で線形なＩ−Ｖ特性が得られるオーミック接触とするが、厳密に線形でなくても差し支えない。良好な接触を取るためには、真空準位から測った強相関電子系材料の伝導帯または価電子帯までの値が、電極材料の仕事関数値に近い材料と組み合わせればよい。また、強相関電子系材料にドーピングを施すことによってフェルミ準位(Fermi level)を調整し、電極とのオーミック接続を取り易くすることも可能である。【００３８】
次に、強相関電子系材料の薄膜のもう一方の面に、強相関電子系材料との電気的な接触が良好でない電極材料を接合する。ここで、電気的に良好でない接触とは、接触抵抗値が、もう一方の面における良好な接触よりも大きいということ、あるいは良好でない電極材料との界面におけるＩ−Ｖ特性が非線形となる非オーミック接触になることを意味している。このような界面を形成するためには、真空準位から測った強相関電子系材料の伝導帯または価電子帯までの値が、電極材料の仕事関数値と一致しないように、材料の組み合わせを選べば良い。本発明の不揮発性ＲＡＭでは、このようにして形成した良好でない接触により、電極材料と強相関電子系材料との界面が、メモリ性の出現に重要な役割を担っている。【００３９】
このように、本発明の不揮発性ＲＡＭは、強相関電子系材料からなる薄膜の一方の面に電気的な接触が良好な電極を接続し、もう一方の面に電気的な接触が良好でない電極を接続するＭＩＭ(Metal-Insulator-Metal)構造をとる。ここで、ＭＩＭと記載したが、上述のように強相関電子系材料の薄膜は、ドーピングが施された材料であっても差し支えないため、必ずしも絶縁体とは限らない。強相関電子系材料として、バンド絶縁体またはモット絶縁体を用いた場合には、絶縁体であることは言うまでもない。【００４０】
次に、このような構造でメモリ性が出現する原理について説明する。図２には、強相関電子系材料とこれに対して良好でない接触をとる電極を接続する前の状態が示されている。図２（ａ）は、用意した強相関電子系材料と電極との界面におけるエネルギーと電子密度との関係を示している。図２（ａ）に示したのは、強相関電子系材料として、電子密度＝０．５付近となるようにバンド絶縁体にキャリアとして電子がドーピングされた状態である。説明が明示的になるように、電子をドーピングした場合で説明するが、ホールをドーピングした場合にも同様の議論が成立することは言うまでもない。この場合、電子密度＝０．５付近にエネルギーが最小値となる安定状態４が存在する。【００４１】
図２（ｂ）には、強相関電子系材料５とこれに対して良好でない接触をとる電極６とを接触させる前のバンド・ダイヤグラムが示されている。良好でない接触をとる電極６のフェルミ準位（ＥＦ）が、強相関電子系材料５の価電子帯（ＥＶ）とも伝導帯（ＥＣ）とも隣接していないことが重要である。【００４２】
図３には、強相関電子系材料５とこれに対して良好でない接触をとる電極６とを接触する前の界面付近での状態密度が示されている。良好でない接触を実現するためには、接触前の両者のフェルミ準位が、一致していないことが重要である。より正確な表現をすると、接触前の仕事関数の値が一致していないことが要求される。【００４３】
次に、強相関電子系材料５に対して良好でない接触をとる電極６を接触させた状態について図４を用いて説明する。図４（ａ）には、接触させた場合のエネルギーと電子密度との関係を示している。接触に伴い、後述のように帯電エネルギーが発生するため、電子密度＝０．５よりも若干小さい密度で安定となる安定状態４が存在する。【００４４】
図４（ｂ）は、接合させた界面付近にショットキー障壁７が発生していることを示している。これは、接触前の強相関電子系材料５と良好でない接触をとる電極６との仕事関数が一致していなかったことを反映している。より一般的には、接触させた界面で化学反応が生じることが多いため、ショットキー障壁７の高さは、単純に仕事関数から予想される値とずれを生じる場合があることが知られている。例えば、界面で化学的な反応が起こり、界面付近のフェルミ準位（ＥＦ）が実効的に変化するフェルミ・レベル・ピンニング(Fermi Level Pinning)という現象が生じることがある。【００４５】
しかしながら、界面反応も考慮して最終的に実験で観測されるショットキー障壁７の値を考慮してデバイス設計をすれば全く問題ない。図４（ｂ）のように接触させたことに伴い、強相関電子系材料５に存在していた電子の一部は、より低いエネルギー準位を有している良好でない接触をとる電極６に流入する。その結果、強相関電子系材料５側の界面は正に帯電し、良好でない接触をとる電極６の界面は負に帯電する。この状態における界面付近の状態密度を示したのが図５である。統計力学の原理に基づき、強相関電子系材料５のフェルミ準位（ＥＦ）と電極６のフェルミ準位（ＥＦ）とは一致している。これは、接触していると電子のやりとりが可能になるため、接触している両者の化学ポテンシャルが等しくなるためである。【００４６】
なお、本発明ではフェルミ準位と化学ポテンシャルとを同じ意味として扱っている。本発明のデバイスは室温で動作するため、フェルミ準位という言葉を使うよりは化学ポテンシャルという言葉を使った方が学術的には正確であるが、慣例に倣ってフェルミ準位という言葉を多用することにする。また、電圧を印加した場合については、フェルミ準位や化学ポテンシャルという言葉を使わずに、電気化学ポテンシャルという言葉を使う場合もあるが、本発明ではこれらを区別しないこととする。【００４７】
電圧を印加していない図５の状態では、両者のフェルミ準位（ＥＦ）が一致しており、界面ではショットキー障壁７が形成されるため、結果として、強相関電子系材料５内のバンドが緩やかに変形することになる。この界面に垂直に電流を流す場合には、電子をショットキー障壁７を量子力学的なトンネル効果によって通過させなければならない。図５のような状態では、ショットキー障壁７の幅が大きいため、トンネル効果は発生しにくい。これは、トンネル効果がトンネルする距離の指数関数に依存して生じにくくなることを反映している。従って、図５の状態では、界面の接触抵抗値が大きい高抵抗状態が実現している。【００４８】
ここで、接触に伴う界面付近のエネルギー変化について図６を用いて説明する。強相関電子系のエネルギーに加えて、界面付近では帯電効果による帯電エネルギーが存在する。これは、界面では、良好でない接触をとる電極６のフェルミ準位が強相関電子系材料５の伝導帯と一致していないため、外界から電位差を与えていなくとも、実効的に電圧が印加されていることに相当するからである。古典電磁気学によると、単位体積当たりの容量Ｃは、強相関電子系材料の比誘電率をｋ、真空の比誘電率をｅ０、ショットキー障壁の厚さをｄとした場合に、Ｃ＝ｋ＊ｅ０／ｄで与えられる。また、ショットキー障壁に蓄えられる電荷をＱとした場合に、帯電エネルギー（Ｅｃｈａｒｇｅ）は、Ｅｃｈａｒｇｅ＝Ｑ＾２／（２＊Ｃ）で与えられる。従って、ショットキー障壁を介してより多くの電荷Ｑが蓄えられるためには、強相関電子系材料の比誘電率（ｋ）が大きく、ショットキー障壁の厚さ（ｄ）が薄いことが望ましい。【００４９】
このようにして計算される帯電エネルギーを考慮すると、界面付近の全エネルギーは、図６に示すように、２重井戸型となる。このうち、エネルギーの最も低い状態が安定状態４であり、局所的な極小値をとる状態が準安定状態８である。上述のように安定状態４は、高抵抗状態である。一方、以下に示すように、準安定状態８は低抵抗状態となる。ここで、図６に示した例では電子密度＝１．２付近に実現する状態を準安定状態８と述べたが、この状態は、本発明に基づく不揮発性ＲＡＭを使用する上では、極めて安定な状態として機能する。確かに、エネルギー的には、最安定な状態である安定状態４と比べてエネルギーは高い。しかしながら、一度、界面付近の電子状態がこの状態になると、系は原子サイト１当たり、０．５〜数ｅＶもの膨大なエネルギー障壁に守られているので、極めて安定なメモリ保持特性が得られる。【００５０】
このように、準安定状態８は、局所的に極小値を持った状態であるため、外界から外乱要因となる摂動が加わった場合にも、自動的に準安定状態８が保持されるようになる。例えば、界面に保持された電子の一部が失われた場合にも、系は熱力学的に安定な状態を保とうとするために、再び近隣の電子を束縛し、準安定状態８に戻るように自動的に修復する。このように、安定状態４と準安定状態８とが実現するような系は、不揮発性メモリとして使う場合に極めて安定的に使えることが判る。【００５１】
次に、強相関電子系材料をメモリ素子として動作させるための原理について説明する。メモリ素子として動作させるためには、安定状態４から準安定状態８へ、またはその逆に、準安定状態８から安定状態４へと切り替えることが必要である。この切り替え方法について説明する。【００５２】
図７は、強相関電子系材料５の一方の界面に接触した良好な接触をとる電極（図示せず）を基準として、もう一方の界面に接触した良好でない接触をとる電極６に＋４Ｖの電圧を印加した場合の界面でのエネルギーの様子（ａ）とバンド・ダイヤグラム（ｂ）とを示している。この場合、ショットキー障壁７を介して、強相関電子系材料５側は負の電荷を持つように帯電し、良好でない接触をとる電極６側は正の電荷を持つように帯電する。その結果、図７（ａ）に示すように、電子密度＝１．７＞１．０付近でエネルギーが最小値４となる点が存在する。これは、強相関電子系でとりうる図１の状態（ａ）〜（ｆ）のうち、（ｅ）の状態に相当する。一旦この状態にした後、電圧を印加しない０Ｖの状態にすると、系は、図４のエネルギー状態のうち準安定状態８で安定化することになる。【００５３】
次に、図６に示したエネルギー状態のうち、準安定状態８から安定状態４へと変化させる方法について述べる。図８に示すように、今度は、強相関電子系材料５の一方の界面に接触した良好な接触をとる電極（図示せず）を基準として、もう一方の界面に接触した良好でない接触をとる電極６に逆符号となる−２Ｖの電圧を印加する。その場合の界面でのエネルギーの様子を図８（ａ）に示し、バンド・ダイヤグラムを図８（ｂ）に示す。【００５４】
この場合、ショットキー障壁７を介して、強相関電子系材料５側は、負の電荷を持つように帯電し、良好でない接触をとる電極６側は、正の電荷を持つように帯電する。その結果、図８（ａ）に示すように、電子密度＝０．４＜１．０付近でエネルギーが最小値４となる。一旦、この状態にした後、電圧を印加しない０Ｖの状態にすると、系は、図６に示したエネルギー状態のうち、安定状態４で安定化することになる。これは、強相関電子系でとりうる図１の状態（ａ）〜（ｆ）のうち、（ｂ）の状態に相当する。安定状態４が準安定状態８よりも低いエネルギーを有していることを反映して、準安定状態８から安定状態４に戻すためには、印加する電圧の絶対値をより小さく設定することで可能となる。このようにして、電極に正負の電圧を印加することによって、図１（ｂ）の状態と図１（ｅ）の状態とを相互に切り替えることが可能であることが判る。【００５５】
次に、このようにして切り替えた状態をどのようにして読み出すかについて述べる。そのために、準安定状態８についてもう少し説明を加える。図９は、界面の状態が準安定状態８になった場合の（ａ）界面のエネルギー、（ｂ）バンド・ダイヤグラムを示し、図１０は、このときの界面付近の状態密度を示している。【００５６】
図９（ｂ）では、ショットキー障壁７を介して、強相関電子系材料５内の価電子帯のバンドが大きく曲がっていることが判る。これは、図１０に示したように、強相関電子系特有の強いクーロン相互作用によって、価電子帯がlower Hubbard bandと呼ばれる状態とupper Hubbard bandと呼ばれる状態とに分裂することを反映している。その結果、図９（ｂ）に示された状態では、ショットキー障壁７の幅が狭くなっており、ショットキー障壁７を流れるトンネル電流は格段に流れやすくなる。従って、準安定状態８は、界面で生じる界面抵抗の値が小さくなっている。このような状態を実現するためには、ショットキー障壁７を介して、多量の電荷を静電的に蓄えなければならない。従って、強相関電子系材料５の比誘電率は大きいこと（好ましくは２０以上）が望ましい。【００５７】
しかしながら、通常のｈｉｇｈ−ｋ材料と異なる点は、強相関電子系材料５内で電荷の出し入れをするために、強相関電子系材料５の一方の界面は、電極と電気的に良好な接触をする必要がある。従って、少なくとも一方の電極とはバンド・オフセットを小さくする必要がある。これは、通常のｈｉｇｈ−ｋ材料探索指針とは全く逆である。通常のｈｉｇｈ−ｋ膜の用途ではリーク電流を小さくする必要があるため、バンド・オフセットはできるだけ大きくとるように材料を組み合わせる。このように、本発明では、従来のＭＩＭ構造の使われ方とは全く逆の指針を用いて、デバイスを作製する必要があることが判る。【００５８】
以上の説明から分かるように、安定状態４が実現しているか、それとも準安定状態８が実現しているかを読み出すには、単に界面抵抗値の違いを読み出せばよい。すなわち、安定状態４が実現している場合には、ショットキー障壁７の幅が広いために、界面抵抗値が大きい。従って、界面に電圧を印加した場合に流れる電流は小さい。一方、準安定状態８が実現している場合には、ショットキー障壁７の幅が狭いために、界面抵抗値は小さい。従って、界面に電圧を印加した場合に流れる電流は小さい。【００５９】
ここで、界面抵抗値の大小で区別できると説明したが、上でも注意したように、流れる電流が非線形の場合は、単純に抵抗値を定義し難い。しかし、その場合においても、電圧を印加した場合の電流値の大小は区別可能である。従って、以下、電流電圧特性が非線形の場合も含めて、同じ電圧を印加した場合に流れる電流が大きい（または小さい）ということを、単純に界面抵抗値が大きい（または小さい）と述べることにする。また、メモリ状態の読み出しの際に印加する電圧は、書き換えの際に印加する電圧に比べて小さいことは言うまでもない。小さい電圧を印加した場合には、安定状態４も準安定状態８も変化することはないため、メモリ状態を撹乱することなく読み出すことが可能である。このように、本発明の強相関電子メモリは、デバイスの動作原理が明確である。【００６０】
次に、本発明の第２の目的である、既存のシリコンプロセスを用いて容易に形成可能な抵抗値可変型メモリ並びにその製造方法について述べる。【００６１】
上述のデバイスの動作原理に基づけば、既存のシリコンプロセスですでに使われている材料、または容易に導入可能な材料を用いて抵抗値可変型メモリを製造することが可能である。強相関電子系材料としては、ｄ電子またはｆ電子を含む材料であって、かつシリコンプロセスで使いやすいものを用いれば良い。例えば、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、ＴｉＯ２、Ｔｉ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｖ２Ｏ３、ＶＯ２、ＷＯ３などの遷移金属酸化物または酸窒化物や、酸素と遷移金属との混合比が整数でないＴａＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＮｉＯｘ、ＣｏＯｘ、ＭｎＯｘ、ＣｒＯｘ、ＣｕＯｘなどの材料（ｘは形式価数で非整数値を取りうる）、またはこれらにドーピングを施した材料を用いれば良い。【００６２】
ドーピングを施すことは、強相関電子系材料のフェルミ準位を調整することに相当し、電極との電気的接触を調整する役割がある。例えばＶ２Ｏ３、に対し、Ｖと価数の異なるＣｒやＴｉを添加することができることは、バルク状態で良く知られているが、本発明の強相関電子メモリにおいて、薄膜状態でも適用することができる。また、Ｔａ２Ｏ５に対してＮｂを添加することで、格子定数の値を変化させ、比誘電率を大きくすることがキャパシタ応用技術として知られているが、この技術は、本発明の強相関電子メモリにも応用することができる。【００６３】
また、Ｔａ２Ｏ５に対して価数の異なるＷとＴａを置換することによって、キャリア・ドーピングも可能である。ＴｉＯ２については、酸素の価数を変えることによって、バンド絶縁体であるＴｉＯ２からモット絶縁体であるＴｉ２Ｏ３まで変化させることが可能である。これは、Ｔｉ２Ｏ３を形式的にＴｉＯ１．５と表示すれば、酸素の形式価数を１．５から２．０まで変化させることに相当する。１．５から２．０までの中間の値に調整すれば、フェルミ準位を調整することが可能である。このような調整は、シリコンプロセスを用いれば、成膜後の酸素雰囲気でのアニールによって容易に調整可能である。加えてＴｉＯｘに対してＶなどを添加することによって、さらにドーピングの制御をすることも可能である。【００６４】
なお、本発明に基づく強相関電子メモリにおいては、メモリ性を担っているのが、電極との界面のみであるため、強相関電子系材料５の結晶状態には依存しない。従って、エピタキシャル成長技術を用いて単結晶を成長させる必要がないため、下地の基板を選択する必要がなくなる。従って、シリコンプロセスにおける配線工程で作製することも可能である。実際に、ＣＶＤ(Chemical Vapor Deposition)法やスパッタリング法などで強相関電子系材料５の薄膜を形成すると、アモルファス状態、または材料の一部が結晶化した多結晶状態になることが多いことが確認されている。このように。薄膜状態で強相関電子系材料５を用いると、バルクの単結晶状態では不安定な組成や構造でも、薄膜状態では実現できる場合があり、強相関電子メモリのデバイス特性を向上させることができる。【００６５】
これらの強相関電子系材料に対して、既存のシリコンプロセスで作製可能な電極材料を用い、電気的に良好な接触をとる電極材料と、電気的に良好でない接触をとる電極材料とを接触させる。そのためには、仕事関数の大きい材料と小さい材料とを組み合わせれば良い。良好な接触をとる電極材料としては、例えばＴｉ、ｎ型不純物が高濃度にドーピングされた多結晶シリコン、ＴｉＮ、Ａｌなどを挙げることができる。また、良好でない接触をとる電極材料としては、Ｗ、ＮｉＳｉ、ＣｏＳｉ、ｐ型不純物が高濃度にドーピングされた多結晶シリコンなどを挙げることができる。
【発明の効果】
【００６６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００６７】
本願の一発明に基づく強相関電子メモリを用いれば、デバイスの動作原理が明確であるため、容易に最適な材料設計が可能な抵抗値可変型の不揮発性ＲＡＭを提供できる。【００６８】
また、本願の一発明に基づく強相関電子メモリは、その原理的な構成から、エネルギーの双安定性を利用しているため、きわめて安定かつ高信頼なデバイス特性が得られる。その結果、今後、シリコン・デバイスのスケーリングを進めていったとしても、産業界の要請を満足する信頼性が期待できる。【００６９】
また、本願の一発明に基づく強相関電子メモリは、既存のシリコン・プロセスで使われている装置を用いて作製が可能であり、かつ金属汚染などの新たな問題も発生しない。すなわち、既存の設備を用いて大量生産が可能であり、新たな設備投資などが不要である。
【図面の簡単な説明】
【００７０】
【図１】（ａ）〜（ｆ）は、強相関電子系物質の結晶構造を模式的に示した図である。
【図２】（ａ）は、強相関電子系材料のエネルギーと電子密度との関係を示す図、（ｂ）は、強相関電子系材料とこれに対して良好でない接触をとる電極とを接触させる前のバンド・ダイヤグラムを示す図である。
【図３】強相関電子系材料とこれに対して良好でない接触をとる電極とを接触する前の界面付近での状態密度を示す図である。
【図４】（ａ）は、強相関電子系材料とこれに対して良好でない接触をとる電極との界面におけるエネルギーと電子密度との関係を示す図、（ｂ）は、強相関電子系材料とこれに対して良好でない接触をとる電極とを接触させた状態でのバンド・ダイヤグラムを示す図である。
【図５】強相関電子系材料とこれに対して良好でない接触をとる電極とを接触させた状態での界面付近における状態密度を示す図である。
【図６】強相関電子系材料とこれに対して良好でない接触をとる電極とを接触させた状態での界面付近におけるエネルギー変化を説明する図である。
【図７】強相関電子系を安定状態から準安定状態に切り替える方法を説明する図であって、（ａ）は、強相関電子系材料の一方の界面に接触した良好な接触をとる電極を基準として、もう一方の界面に接触した良好でない接触をとる電極に電圧を印加した場合の界面でのエネルギーと電子密度との関係を示す図、（ｂ）は、強相関電子系材料の一方の界面に接触した良好な接触をとる電極を基準として、もう一方の界面に接触した良好でない接触をとる電極に電圧を印加した場合のバンド・ダイヤグラムを示す図である。
【図８】強相関電子系を準安定状態から安定状態に切り替える方法を説明する図であって、（ａ）は、強相関電子系材料の一方の界面に接触した良好な接触をとる電極を基準として、もう一方の界面に接触した良好でない接触をとる電極に電圧を印加した場合の界面でのエネルギーと電子密度との関係を示す図、（ｂ）は、強相関電子系材料の一方の界面に接触した良好な接触をとる電極を基準として、もう一方の界面に接触した良好でない接触をとる電極に電圧を印加した場合のバンド・ダイヤグラムを示す図である。
【図９】（ａ）は、強相関電子系材料とこれに対して良好でない接触をとる電極との界面の状態が準安定状態になった場合の界面でのエネルギーと電子密度との関係を示す図、（ｂ）は、強相関電子系材料とこれに対して良好でない接触をとる電極との界面の状態が準安定状態になった場合のバンド・ダイヤグラムを示す図である。
【図１０】強相関電子系材料とこれに対して良好でない接触をとる電極との界面の状態が準安定状態になった場合の界面付近における状態密度を示す図である。
【図１１】本発明の実施の形態１である強相関電子メモリの製造方法を示す断面図である。
【図１２】図１１に続く強相関電子メモリの製造方法を示す断面図である。
【図１３】図１２に続く強相関電子メモリの製造方法を示す断面図である。
【図１４】図１３に続く強相関電子メモリの製造方法を示す断面図である。
【図１５】図１４に続く強相関電子メモリの製造方法を示す断面図である。
【図１６】図１５に続く強相関電子メモリの製造方法を示す断面図である。
【図１７】図１６に続く強相関電子メモリの製造方法を示す断面図である。
【図１８】本発明の実施の形態２である強相関電子メモリの製造方法を示す断面図である。
【図１９】図１８に続く強相関電子メモリの製造方法を示す断面図である。
【図２０】図１９に続く強相関電子メモリの製造方法を示す断面図である。
【図２１】本発明の実施の形態３である強相関電子メモリの製造方法を示す断面図である。
【図２２】図２１に続く強相関電子メモリの製造方法を示す断面図である。
【図２３】図２２に続く強相関電子メモリの製造方法を示す断面図である。
【図２４】本発明の実施の形態４である強相関電子メモリの製造方法を示す断面図である。
【図２５】図２４に続く強相関電子メモリの製造方法を示す断面図である。
【図２６】図２５に続く強相関電子メモリの製造方法を示す断面図である。
【図２７】本発明の強相関電子メモリを集積したメモリアレイの回路図である。
【図２８】本発明の強相関電子メモリの書き換え方法を示す波形図である。
【図２９】本発明の強相関電子メモリの読み出し方法を示す波形図である。
【発明を実施するための最良の形態】
【００７１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。【００７２】
（実施の形態１）
図１１〜図１７を用いて、本実施の形態による強相関電子メモリの製造方法を工程順に説明する。まず、図１１に示すように、面方位（１００）の単結晶シリコンよりなるｐ型の半導体基板（以下、基板という）９を用意する。基板９としては、単結晶シリコン基板以外の半導体基板、例えばＳＯＩ基板(Silicon On Insulator)、単結晶Ｇｅ基板、ＧＯＩ基板(Ge On Insulator)、結晶に歪み応力を加えた歪みシリコン基板などを用いても差し支えない。【００７３】
次に、窒化シリコン膜をマスクとして用いたドライエッチングによって基板９に開口を施した後、この開口内に酸化シリコン膜を埋め込む。続いて、化学的機械的研磨(Chemical Mechanical Polishing、ＣＭＰ)法によって基板９の表面を平坦化し、ＳＴＩ(Shallow Trench Isolation)部２４を形成することにより、トランジスタが形成される活性領域を画定する。【００７４】
次に、基板濃度調整用のイオン注入と引き延ばし熱処理、およびしきい値電圧調整用のイオン注入と活性化熱処理を行う。続いて、基板９の表面を希釈フッ酸水溶液によって洗浄した後、熱酸化処理を行うことにより、膜厚３ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜１０を形成する。ゲート絶縁膜１０としては、酸化シリコン膜以外の絶縁膜、例えば表面付近を窒化処理した酸窒化シリコン膜（ＳｉＯＮ膜）や種々の金属を酸化または窒化処理したｈｉｇｈ−ｋ膜、あるいはこれらの積層膜などを用いても差し支えない。【００７５】
次に、ゲート絶縁膜１０上にＣＶＤ法で多結晶シリコン膜１１ａを堆積する。多結晶シリコン膜１１ａは、ゲート電極材料となるものであり、その膜厚は、７０ｎｍ程度とする。ゲート電極材料としては、多結晶シリコン膜１１ａの他、シリサイド膜や金属膜などを用いても差し支えない。【００７６】
次に、多結晶シリコン膜１１ａ上にＣＶＤ法で膜厚１０ｎｍ程度の酸化シリコン膜（図示せず）を堆積した後、多結晶シリコン膜１１ａの導電型をｎ型にするために、リンまたはヒ素をイオン注入する。続いて、９５０℃の窒素雰囲気中で不純物イオンの引き延ばしおよび活性化のための熱処理を３０秒程度行うことにより、多結晶シリコン膜１１ａの不純物濃度を２×１０２０ｃｍ−３程度にする。次に、フッ酸水溶液を用いて酸化シリコン膜を除去する。【００７７】
次に、図１２に示すように、フォトレジスト膜をマスクに用いたドライエッチングで多結晶シリコン膜１１ａをパターニングすることにより、ゲート電極１１を形成する。次に、基板９にリンまたはヒ素をイオン注入して浅いｎ−型拡散層１２を形成した後、基板１にホウ素をイオン注入することにより、浅いｎ−型拡散層１２を囲むように、パンチスルー防止用のｐ型拡散層１３を形成する。【００７８】
次に、図１３に示すように、基板９上に堆積した酸化シリコン膜を異方性エッチングすることにより、ゲート電極１１の側壁にサイドウォールスペーサ１４を形成する。酸化シリコン膜は、プラズマ補助堆積法（成膜温度＝４００℃）により堆積し、その膜厚は５０ｎｍとする。次に、基板９にヒ素をイオン注入した後、１０００℃の活性化熱処理を行うことにより、ソース、ドレイン用の高濃度ｎ＋拡散層１５を形成する。【００７９】
次に、図１４に示すように、基板９上にスパッタリング法でＮｉ膜を堆積し、続いて熱処理によってシリコン（ゲート電極１１および基板９）とＮｉ膜とを反応させた後、未反応のＮｉ膜をウェットエッチングで除去することにより、ゲート電極１１の表面とｎ＋拡散層１５の表面とにＮｉシリサイド層１６を形成する。シリサイド層の金属材料としては、Ｃｏなどを使用することもできる。ここまでの工程により、ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴが完成する。【００８０】
なお、本実施の形態では、メモリセル選択用ＭＩＳＦＥＴをｎチャネル型ＭＩＳＦＥＴで構成したが、上記したプロセスにおいて、不純物の導電型をｐ型に変更することにより、ｐチャネル型ＭＩＳＦＥＴを形成することもできる。このように、同一の基板にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを形成することにより、ＣＭＯＳ(Complementary Metal-Oxide-Semiconductor)回路を形成できるため、より低い消費電力で複雑な回路動作を行うことができる。【００８１】
また、本実施の形態では、メモリセル選択用ＭＩＳＦＥＴのゲート電極１１を多結晶シリコン膜１１ａとＮｉシリサイド層１６との積層膜で構成したが、多結晶シリコン膜１１ａ上にバリアメタル膜としてＷＮ（タングステンナイトライド）膜を積層し、さらにその上部にＷ（タングステン）膜を積層したポリメタル構造のゲート電極を形成することもできる。さらに、低融点金属材料を用いたダミーゲートプロセスによってゲート電極を形成することもできる。ダミーゲートプロセスでは、まずゲート絶縁膜上に堆積したダミーゲート用の電極材料（多結晶シリコン膜など）を加工してダミーゲート電極を形成し、続いてソース拡散層およびドレイン拡散層を形成した後、ゲート絶縁膜およびダミーゲート電極を除去する。次に、ゲート絶縁膜を再度形成し、続いてその上部にゲート用の低融点金属膜を堆積した後、この低融点金属膜を加工してゲート電極を形成する。このダミーゲートプロセスを用いた場合は、結晶化温度の低いｈｉｇｈ−ｋ材料を用いてゲート絶縁膜を形成することもできる。このように、メモリセル選択用ＭＩＳＦＥＴの形成方法は多岐に及んでいるが、本発明の強相関電子メモリを駆動させるためには、何れの方法を用いて作製したトランジスタを使っても差し支えないので、ダミーゲートプロセスの詳細については、説明を省略する。【００８２】
次に、図１５に示すように、基板９上にＣＶＤ法で厚い酸化シリコン膜１７を堆積し、続いてその表面を化学的機械研磨法で平坦化した後、ゲート電極１１およびｎ＋拡散層１５（ソース、ドレイン）のそれぞれの上部の酸化シリコン膜１７にコンタクトホール１８を形成し、コンタクトホール１８の内部にプラグ１９を形成する。プラグ１９は、例えばＴｉＮ膜とＷ膜との積層膜で構成する。本実施の形態では、プラグ１９の主要部を構成するＷ膜が、前述した強相関電子系材料５に対して良好でない接触をとる電極６として機能する。【００８３】
次に、図１６に示すように、酸化シリコン膜１７の上部に、強相関電子系材料として、膜厚２ｎｍ程度の五酸化タンタル（Ｔａ２Ｏ５）膜２０を堆積する。五酸化タンタル膜２０は、例えばペンタエトキシタンタル（Ｔａ（Ｃ２Ｈ５Ｏ）５）を含むガスを原料ガスとし、５５０℃以下の減圧状態（例えば４００ｍＴｏｒｒ）で成膜を行う熱ＣＶＤ法によって堆積する。また、ペンタエトキシタンタルと酸化剤（例えばＨ２Ｏ）を交互に供給する原子層ＣＶＤ法によって堆積することもできる。五酸化タンタル膜２０中には、Ｗなどのような価数の異なる遷移金属材料をドーピングしても差し支えない。Ｗをドーピングしておくと、キャリアとして電子がドーピングされ、五酸化タンタルのフェルミ準位が上昇するので、電気的に良好な接触をとる電極との接触抵抗値を低下させることができる。また、五酸化タンタル膜２０の膜厚を２ｎｍ程度と比較的薄くしたが、これは、前述したように、強相関電子メモリの特性は、強相関電子系材料と電極との界面で決まるためである。【００８４】
次に、五酸化タンタル膜２０上にＣＶＤ法で膜厚５０ｎｍ程度の多結晶シリコン膜２１ａを堆積する。多結晶シリコン膜２１ａは、成膜中にリンをドーピングすることによって、その導電型をｎ型にする。多結晶シリコン膜２１ａは、五酸化タンタル膜２０に対して電気的に良好な接触をとる電極材料である。この種の電極材料としては、Ｔｉのような仕事関数の小さい材料を用いることもできるが、シリコンプロセスとの整合性という観点からは、多結晶シリコンを使うことが望ましい。特に、五酸化タンタルの価電子帯は、シリコンの価電子帯の近くにあるので、五酸化タンタルとｎ型多結晶シリコンとを接触させると、比較的良好な電気的接触が得られる。このような材料の組み合わせは、ＭＩＭのキャパシタをつくる上ではリーク電流が増大するために非常識であるが、本発明の強相関電子メモリを実現する上では、逆に望ましい組み合わせとなる。【００８５】
次に、図１７に示すように、フォトレジスト膜をマスクに用いたドライエッチングで多結晶シリコン膜２１ａと五酸化タンタル膜２０とをパターニングすることにより、ｎ＋拡散層１５（ドレイン）に接続されたプラグ１９の上部に、五酸化タンタル膜２０に対して電気的に良好な接触をとる電極２１を形成する。【００８６】
強相関電子メモリの特性は、強相関電子系材料と電極との界面で決まるため、五酸化タンタル膜２０は必ずしもパターニングしなくてよいが、五酸化タンタル膜２０の膜厚が２ｎｍ程度と薄いため、多結晶シリコン膜２１ａをパターニングすると、通常は五酸化タンタル膜２０も同時にパターニングされる。また、多結晶シリコン膜２１ａをパターニングして電極２１を形成する際は、微細加工によるプラグ１９との合わせずれを回避するために、電極２１の幅をプラグ１９の径よりも大きくする。【００８７】
図示は省略するが、その後、電極２１の上部にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜を堆積し、続いて電極２１の上部の層間絶縁膜をエッチングしてスルーホールを形成した後、層間絶縁膜の上部にメタル配線を形成し、スルーホールを通じてメタル配線と電極２１とを電気的に接続することにより、本実施の形態の強相関電子メモリが完成する。【００８８】
本実施の形態の強相関電子メモリの外観的特徴は、プラグ１９の径が電極２１の幅よりも小さいことにある。従って、強相関電子メモリの特性を担う部分の面積が小さくなるが、接触抵抗値は、低抵抗状態と高抵抗状態とで一桁以上異なるので、全く問題ない。このように、本実施の形態の強相関電子メモリは、その特性を担う部分の面積が小さくとも不揮発性を保持するため、ＤＲＡＭのキャパシタのように深いトレンチを形成する必要がない。従って、デバイスのスケーリングを進めても、アスペクト比の増加による加工不良が生じない。また、熱拡散の速い貴金属材料を用いていないことも、本実施の形態の強相関電子メモリの特徴である。【００８９】
次に、本実施の形態に基づく強相関電子メモリの動作について述べる。なお、説明を簡単にするために、ｎ＋拡散層１５（ソース）の電位を０Ｖにしたものとして説明する。まず、五酸化タンタル膜２０とＷ膜（プラグ１９）の界面を低抵抗状態にするためには、良好な接触をとる電極２１に対して−４Ｖの電位を印加した後、メモリセル選択用ＭＩＳＦＥＴのゲート電極１１の電位を＋１Ｖとし、トランジスタをオン状態にする。すると、図７（ｂ）に示したように、バンドが変形し、界面により多くの電子が蓄えられる。電圧を印加している時間は、１０ｎｓ程度の短時間で差し支えない。すべての電位を０Ｖに戻すと、系の状態は図９（ａ）に示した準安定状態８になり、界面で発生する接触抵抗が低くなる。系の状態は準安定状態８であり、安定状態４よりエネルギーは高い。しかし、一旦この状態になると、少なくとも観測可能な十分長い時間でこの準安定状態８を保つことが確認された。従って、本実施の形態の強相関電子メモリは、不揮発性を有している。【００９０】
次に、五酸化タンタル膜２０とＷ膜（プラグ１９）との界面を高抵抗状態にするためには、良好な接触をとる電極２１に対して＋２Ｖの電位を印加した後、メモリセル選択用ＭＩＳＦＥＴのゲート電極１１の電位を＋１Ｖとし、トランジスタをオン状態にする。すると、図８（ｂ）に示したように、バンドが変形し、界面に蓄えられていた電子が流れる。電圧を印加している時間は、１０ｎｓ程度の短時間で差し支えない。すべての電位を０Ｖに戻すと、系の状態は図４（ａ）に示した安定状態４になり、界面で発生する接触抵抗が高くなる。【００９１】
読み出しの際には、メモリを書き換えるよりも小さい電圧を印加して流れる電流の大小を観測すればよい。従って、書き換えの時と同じように、ｎ＋拡散層１５（ソース）の電位を０Ｖにしたとすると、良好な接触をとる電極２０に対して＋１Ｖの電位を印加した後、メモリセル選択用ＭＩＳＦＥＴのゲート電極１１の電位を＋１Ｖとし、流れる電流の大小を観測すればよい。本実施の形態に基づく強相関電子メモリでは、界面抵抗の大小による電流比が約１０００であった。これは、高抵抗状態と低抵抗状態とを十分に区別できることを示している。【００９２】
（実施の形態２）
図１８〜図２０を用いて、本実施の形態による強相関電子メモリの製造方法を工程順に説明する。本実施の形態では、まず、図１８に示すように、基板９の主面にメモリセル選択用ＭＩＳＦＥＴを形成し、続いて基板９上に堆積した厚い酸化シリコン膜１７を化学的機械研磨法で平坦化した後、ゲート電極１１およびｎ＋拡散層１５（ソース、ドレイン）のそれぞれの上部の酸化シリコン膜１７にコンタクトホール１８を形成し、コンタクトホール１８の内部にプラグ１９を形成する。ここまでの工程は、前記実施の形態１の図１１〜図１５に示した工程と同じである。プラグ１９は、ＴｉＮ膜とＷ膜との積層膜で構成する。前記実施の形態１と同様、プラグ１９の主要部を構成するＷ膜は、強相関電子系材料５に対して良好でない接触をとる電極６として機能する。【００９３】
次に、図１９に示すように、プラグ１９（ＴｉＮ膜とＷ膜）の表面部を酸素雰囲気中で熱処理する。これにより、プラグ１９の表面部には、中央部（Ｗ膜が形成されていた領域）がＷＯｘ層からなり、側壁部（ＴｉＮ膜が形成されていた領域）がＴｉＯｙＮｚ層からなる強相関電子系材料膜２２が形成される。ここで、ＷＯｘ層は、その形式価数であるｘが２．９となるように調整する。また、ＷＯｘ層の膜厚は３．０ｎｍ程度とする。側壁部に形成されたＴｉＯｙＮｚ層は、ＷＯｘ層に比べて一桁程度体積が少ないため、メモリ特性に大きな影響を与えることはない。【００９４】
次に、図２０に示すように、酸化シリコン膜１７の上部にスパッタリング法でＴｉ膜を堆積した後、フォトレジスト膜をマスクに用いたドライエッチングでＴｉ膜をパターニングすることにより、良好な接触をとる電極２３を形成する。なお、電極２３を形成しない領域、すなわちｎ＋拡散層１５（ドレイン）の上部以外の領域に形成された強相関電子系材料膜２２は、プラグ２６の抵抗を低減するために、Ｔｉ膜をパターニングする際に除去する。このようにすると、強相関電子系材料膜２２が除去されたプラグ２６の表面と酸化シリコン膜１７の表面との間に段差が生じるが、この段差は３．０ｎｍ程度と極めて小さいため、電気的に問題になることはない。【００９５】
図示は省略するが、その後、電極２１の上部にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜を堆積し、続いて電極２３の上部の層間絶縁膜をエッチングしてスルーホールを形成した後、層間絶縁膜の上部にメタル配線を形成し、スルーホールを通じてメタル配線と電極２３とを電気的に接続することにより、本実施の形態の強相関電子メモリが完成する。【００９６】
このように、本実施の形態に基づく強相関電子メモリの製造方法では、既存のシリコンプロセスの配線材料として使用されているＷを熱酸化することによって、強相関電子系材料を形成する。従って、新たな設備投資をすることなく高性能の不揮発性ＲＡＭを製造することができる。【００９７】
（実施の形態３）
図２１〜図２３を用いて、本実施の形態による強相関電子メモリの製造方法を工程順に説明する。まず、前記実施の形態１の図１１〜図１５に示した工程に従って、メモリセル選択用ＭＩＳＦＥＴの上部に堆積した酸化シリコン膜１７にコンタクトホール１８を形成し、続いてコンタクトホール１８の内部にプラグ１９を形成する。次に、図２１に示すように、酸化シリコン膜１７の上部にスパッタリング法で膜厚５０ｎｍ程度のＴｉ膜を堆積することによって、強相関電子系材料に対して良好な接触をとる電極２３を形成する。【００９８】
次に、図２２に示すように、酸素雰囲気中で基板１を熱処理し、電極２３を構成するＴｉ膜の表面部を酸化することにより、電極２３の表面にＴｉＯｘからなる強相関電子系材料膜２２を形成する。ここで、ＴｉＯｘ層の形式価数ｘは、１．５７となるように調整する。このように、強相関電子系材料膜２２の酸素濃度を精密に制御することによって、Ｔｉ原子サイトに存在する電子数が、モット絶縁体が実現するｘ＝１．５０よりもわずかに少ない状態が実現する。遷移金属膜を酸化処理してその表面に強相関電子系材料膜２２を形成する上記の方法は、Ｔｉの他、例えばＴａ、Ｎｂ、Ｈｆ、Ｚｒ、Ｖ、Ｗ、Ｎｉ、Ｃｏ、Ｍｎ、Ｃｒ、Ｃｕなどを用いることによっても、実現可能である。【００９９】
次に、図２３に示すように、基板９上にスパッタリング法で膜厚５０ｎｍ程度のＷ膜を堆積した後、フォトレジスト膜をマスクに用いたドライエッチングでＷ膜をパターニングすることにより、良好でない接触をとる電極２５を形成する。このとき、Ｔｉ膜からなる電極２３によって素子間が短絡するのを防ぐため、良好な接触をとる電極２３を強相関電子系材料膜２２と共にパターニングする必要がある。【０１００】
図示は省略するが、その後、電極２５の上部にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜を堆積し、続いて電極２５の上部の層間絶縁膜をエッチングしてスルーホールを形成した後、層間絶縁膜の上部にメタル配線を形成し、スルーホールを通じてメタル配線と電極２５とを電気的に接続することにより、本実施の形態の強相関電子メモリが完成する。【０１０１】
次に、前記実施の形態１と同じ方法で、電極の上部に層間絶縁膜を堆積し、続いて層間絶縁膜にスルーホールを形成した後、層間絶縁膜の上部にメタル配線を形成し、スルーホールを通じてメタル配線と電極とを電気的に接続することにより、強相関電子メモリが完成する。【０１０２】
本実施の形態に基づく強相関メモリは、キャリア濃度を酸素密度によって精密に制御したことから、消去電圧を高抵抗化および低抵抗化を共に±２．０Ｖで行うことができる。なお、本実施の形態による製造方法では、前記実施の形態１、２と比較した場合、良好でない接触をとる電極２５と良好な接触をとる電極２３とが上下逆になっているため、印加すべき電圧の符号に注意する必要がある。このように、強相関電子系材料膜２２のフェルミ準位を調整することによって、デバイス特性を最適化することができる。【０１０３】
（実施の形態４）
図２４〜図２６を用いて、本実施の形態による強相関電子メモリの製造方法を工程順に説明する。まず、前記実施の形態１の図１１〜図１５に示した工程に従って、メモリセル選択用ＭＩＳＦＥＴの上部に堆積した酸化シリコン膜１７にコンタクトホール１８を形成した後、図２４に示すように、コンタクトホール１８の内部にプラグ２６を形成する。【０１０４】
前記実施の形態１では、ＴｉＮ膜とＷ膜との積層膜でプラグ１９を構成したが、本実施の形態では、ＴｉＮ膜でプラグ２６を構成する。この場合は、前記実施の形態１と逆に、プラグ２６を構成するＴｉＮ膜が、前述した強相関電子系材料５に対して良好な接触をとる電極６として機能する。【０１０５】
次に、図２５に示すように、プラグ２６（ＴｉＮ膜）の表面部を酸素雰囲気中で熱処理する。これにより、プラグ２６の表面部には、膜厚３．０ｎｍ程度のＴｉＯｙＮｚ層からなる強相関電子系材料膜２２が形成される。次に、図２６に示すように、基板９上にスパッタリング法で膜厚５０ｎｍ程度のＷ膜を堆積した後、フォトレジスト膜をマスクに用いたドライエッチングでＷ膜をパターニングすることにより、良好でない接触をとる電極２５を形成する。なお、電極２５を形成しない領域、すなわちｎ＋拡散層１５（ドレイン）の上部以外の領域に形成された強相関電子系材料膜２２は、プラグ２６の抵抗を低減するために、Ｗ膜をパターニングする際に除去する。このようにすると、強相関電子系材料膜２２が除去されたプラグ２６の表面と酸化シリコン膜１７の表面との間に段差が生じるが、前記実施の形態２と同様、この段差は３．０ｎｍ程度と極めて小さいため、電気的に問題になることはない。【０１０６】
その後の工程は、前記実施の形態１〜３と同じである。本実施の形態の製造方法によれば、前記実施の形態１〜３と比較して、強相関電子メモリの製造工程を簡略化することができる。【０１０７】
（実施の形態５）
図２７は、例えば前記実施の形態３の方法で製造された強相関電子メモリを基板上１に多数集積したメモリアレイの回路図である。強相関電子メモリは、Ｘ方向に延在する複数のワード線ＷＬとＹ方向に延在する複数のビット線ＢＬとの交点に配置されている。ワード線ＷＬには、Ｘ方向に並んだ複数の強相関電子メモリのそれぞれのゲート電極１１が接続されている。【０１０８】
強相関電子メモリのｎ＋拡散層１５（ドレイン）と基板１は、接地されている。図２３に示すように、ｎ＋拡散層１５（ドレイン）は、プラグ１９を介して良好な接触をとる電極２３に繋がっており、この電極２３とその上部に形成された強相関電子系材料膜２２との界面が可変抵抗体として機能している。また、強相関電子系材料膜２２の上部に形成された、良好でない接触をとる電極２５は、ビット線ＢＬに接続されている。【０１０９】
次に、図２７に示す回路を用いて、メモリセルの動作を説明する。まず、書き込みの際には、強相関電子系材料膜２２と電極２５との界面を低抵抗状態にするために、低抵抗状態にしたいメモリセルに接続されたビット線ＢＬに＋２Ｖの電位を印加した後、このメモリセルに接続されたワード線ＷＬの電位を＋１Ｖとし、メモリセル選択用ＭＩＳＦＥＴをオン状態にする。すると、図７に示したように、バンドが変形し、強相関電子系材料膜２２と電極２５との界面により多くの電子が蓄えられる。電圧を印加している時間は、１０ｎｓ程度の短時間で差し支えない。ワード線ＷＬとビット線ＢＬの電位をそれぞれ０Ｖに戻すと、系の状態は図９に示した準安定状態８になり、界面の抵抗が低くなる。【０１１０】
一方、強相関電子系材料膜２２と電極２５との界面を高抵抗状態にするためには、高抵抗状態にしたいメモリセルのビット線ＢＬに−２Ｖの電位を印加した後、低抵抗状態にしたいメモリセルのワード線ＷＬの電位を＋１Ｖとし、メモリセル選択用ＭＩＳＦＥＴをオン状態にする。すると、図８に示したように、バンドが変形し、界面に蓄えられていた電子が流れる。電圧を印加している時間は、同じく１０ｎｓ程度の短時間で差し支えない。ワード線ＷＬとビット線ＢＬの電位をそれぞれ０Ｖに戻すと、系の状態は図４に示した安定状態４になり、界面で発生する接触抵抗が高くなる。このように、上記メモリアレイは、選択的にメモリセルの書き換えができる。【０１１１】
次に、メモリセルの読み出し動作を説明する。読み出しの際には、メモリセルを書き換えるよりも小さい電圧を印加して流れる電流の大小を観測すればよい。すなわち、読み出しを行いたいメモリセルのビット線ＢＬに＋１Ｖの電位を印加した後、低抵抗状態にしたいメモリセルのワード線ＷＬの電位を＋１Ｖとし、メモリセル選択用ＭＩＳＦＥＴをオン状態にする。このとき、界面が低抵抗状態の場合には、ビット線ＢＬに大きな電流が流れるが、界面が高抵抗状態の場合には、ビット線ＢＬに小さい電流しか流れない。ビット線ＢＬに印加する電圧が１Ｖ程度と小さい場合には、記憶されているメモリ情報が書き換えられてしまうことはない。このようにして、メモリアレイに蓄えられた情報を選択的に抽出することが可能となる。【０１１２】
上記のような書き換えおよび読み出し動作を行った場合の波形について、図２８および図２９を用いて説明する。非選択時のワード線ＷＬとビット線ＢＬには、共に０Ｖの電位を印加しておき、選択メモリセル以外のメモリセルから電流が流れないようにしておく。図２８に示すように、メモリセルを低抵抗状態にするためには、ビット線ＢＬに２Ｖの電圧を印加し、ワード線ＷＬに１Ｖの電圧を印加する。これによって、抵抗が低抵抗状態に変化する。次に、メモリセルを高抵抗状態に書き換える場合には、選択メモリセルに接続されたビット線ＢＬに−２Ｖの電圧を印加し、ワード線ＷＬに１Ｖの電位を印加する。これによって、抵抗が高抵抗状態に変化する。【０１１３】
読み出しの場合は、図２９に示すように、選択メモリセルに接続されたワード線ＷＬとビット線ＢＬに同時に１Ｖの電位を印加する。これによって、流れる電流の大小によって抵抗状態を区別する。選択メモリセル以外にも、ワード線ＷＬまたはビット線ＢＬの電圧が印加されるメモリセルがあるが、そのようなメモリセルは、ワード線ＷＬまたはビット線ＢＬのいずれかが０Ｖの電圧に設定されているため、メモリセル選択用ＭＩＳＦＥＴがオン状態に動作することはなく、選択メモリセル以外のメモリセルにディスターブされることはない。【０１１４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１５】
本発明は、強相関電子メモリを用いた抵抗値可変型不揮発性ＲＡＭに適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【国際調査報告】
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