【事件の表示】
　特願２０１７−１５７０６８「異なる信頼性を有するメモリ」拒絶査定不服審判事件〔平成３０年　３月２２日出願公開、特開２０１８−　４５６８５、請求項の数（６）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続きの経緯
　本願は，平成２９年８月１６日（パリ条約による優先権主張２０１６年８月１７日（以下，「優先日」という。）ドイツ）の出願であって，平成３０年１０月２３日付けで拒絶理由通知がされ，平成３１年１月３０日に意見書が提出されるとともに手続補正がなされ，令和１年６月２１日付けで拒絶理由通知がされ，令和１年１０月１日に意見書が提出されるとともに手続補正がなされ，令和２年１月２７日付けで拒絶査定（以下，「原査定」という。）がなされたが，これに対し，令和２年６月１２日に拒絶査定不服審判の請求がなされるとともに手続補正がなされ，令和２年１１月１７日に上申書が提出され，令和３年３月２６日付けで拒絶理由通知（以下，「当審拒絶理由通知」という。）がされ，令和３年６月２６日に意見書が提出されるとともに手続補正がなされたものである。
第２　原査定の概要
　令和２年１月２７日付けの原査定の概要は以下のとおりである。
　請求項１−１５，１７−２５に係る発明は，引用文献Ａ−Ｂに記載された発明に基づいて，また，請求項１６に係る発明は，引用文献Ａ−Ｃに記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
引用文献等一覧
Ａ．特表２０１４−５２３５９５号公報
Ｂ．特開平８−１６６９１０号公報
Ｃ．特開２０１６−１１５３８８号公報
第３　当審拒絶理由の概要
　当審拒絶理由の概要は以下のとおりである。
１．請求項１−１６，２２−２３に係る発明は，引用文献１−４に記載された発明に基づいて，また，請求項１７−２１，２４−２５に係る発明は，引用文献１，３，４に記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
引用文献等一覧
１．特表２０１４−５２３５９５号公報（拒絶査定時の引用文献Ａ）
２．特開２０１６−１１５３８８号公報（拒絶査定時の引用文献Ｃ）
３．特開２０１１−１０８３０６号公報
４．特開平１１−２５０６９５号公報
２．この出願は，特許請求の範囲の記載が，請求項１−２５に係る発明が発明の詳細な説明に記載されていない点で，特許法第３６条第６項第１号に規定する要件を満たしていない。
　請求項１には，「メモリセルが」「３つの参照値Ｒｌ，Ｒｍ，Ｒｒを使用して書込まれ，または読み出され」と記載されている。
　しかし，発明の詳細な説明には，「メモリセルが」「３つの参照値Ｒｌ，Ｒｍ，Ｒｒを使用して書込まれ」ることは記載されていない。
３．この出願は，特許請求の範囲の記載が，請求項１−１６に係る発明が明確でない点で，特許法第３６条第６項第２号に規定する要件を満たしていない。
　請求項１には，「メモリセルが」「頻度分布を記憶可能」と記載されている。
　一方，請求項１には，「メモリセルに値ｚが記憶され」とも記載されている。
　「値」は「頻度分布」ではないので，「メモリセル」に記憶されるものについて，両者の記載は，矛盾している。
第４　本願発明
　本願請求項１に係る発明（以下，「本願発明１」という。）は，令和３年６月２６日付けの手続補正で補正された特許請求の範囲の請求項１に記載された事項により特定される発明であり，本願発明１は以下のとおりの発明である。
「【請求項１】
　複数のメモリセルを有するメモリを含む回路であって，
　前記メモリが，第１の範囲と，第２の範囲とを有し，
　少なくとも１つのメモリセルが，前記第１の範囲の一部と，前記第２の範囲の一部とを含み，
　前記回路が，前記第１の範囲に関する第１の処理ユニットを含み，ここで，前記第１の処理ユニットが，前記第１の範囲から第１のビットを読み出して処理し，
　前記回路が，前記第２の範囲に関する第２の処理ユニットを含み，ここで，前記第２の処理ユニットが，前記第２の範囲から第２のビットを読み出して処理し，
　誤りのない場合に，前記メモリに記憶されている前記第１のビットの１つが，第１の誤り符号の符号語のビットであり，
　前記第２の処理ユニットに基づいて読み出された第２のビットが，誤りのない場合に，第２の誤り符号の符号語のビットであり，
　前記第１の誤り符号の符号語が前記第２の誤り符号の符号語よりも長く，
　前記メモリからの読出し時に，前記第１の誤り符号によって訂正された第１のビットが前記第１の範囲から提供されるとともに，
　前記回路が，前記訂正された第１のビットが前記メモリとは異なるさらなるメモリに記憶されるように適合され，
　前記メモリの前記メモリセルが，少なくとも３つの参照値Ｒｌ，Ｒｍ，Ｒｒを使用して読み出され，ここで，Ｒｌ＜Ｒｍ＜Ｒｒであり，
　前記メモリセルに値ｚが記憶され，
　前記第２のビットの１つのビットの値が，前記値ｚと参照値Ｒｍとの比較によって決定され，
　前記第１のビットの１つのビットの値が，前記値ｚと，前記参照値Ｒｍ，および参照値Ｒｍとは異なる少なくとも１つのさらなる参照値との比較によって決定される
ように適合された
回路。」
　なお，本願発明２−４は，本願発明１をさらに減縮した発明である。
　本願発明５は，本願発明１に対応する方法の発明であり，本願発明１とカテゴリ表現が異なるだけの発明である。
　本願発明６は，本願発明５をさらに減縮した発明である。
第５　引用文献，引用発明等
１．引用文献１
（１）当審拒絶理由で引用した引用文献１には，以下の事項が記載されている。（当審注：下線は，参考のために当審で付与したものである。以下同様。）
「【００１１】
　マルチフェーズ復号化連結符号構成を使用することにより，信頼度とアクセス時間と複雑性で良好なバランスをとる効率的な符号化方式をフラッシュメモリで実現できる。かかる符号構成は，短い
サブワードとして
サブコードを使用し
サブコードはデータとパリティビットを含む
サブワードは
読み出され
フラッシュメモリコントローラ
復号化され
サブコードを復号化する
「【００１８】
　ＭＬＣワード線１０２の
各フラッシュメモリセルは３つのデータビット
を蓄積
上位ページ１１０はフラッシュメモリセルの最上位ビットに相当し
下位ページ１１４はフラッシュメモリセルの最下位ビットに相当し
【００１９】　ＭＬＣワード線１０２から
データを読み出すことは１つ以上の検知操作
を含み
検知操作は
各フラッシュメモリセルのしきい値電圧を選択された読み出ししきい値に比較することを含み
「【００２９】 
　図５および６は，
上位ページの信頼度が
下位ページ
より低
【００３０】 
　図６は，第１のコードワード６０４と，第２のコードワード６０６と，第３のコードワード６０８とを蓄積するＭＬＣワード線６０２を含むマッピング例６００を示す。
第１のコードワード６０４は上位ページ６１０に
蓄積され
６つのサブコード
を含
第３のコードワード６０８は下位ページ６１４に
蓄積され，９つのサブコード
を含
「【００３９】
　ページ信頼度を部分的に均衡化するもう１つの方法は，適切なビット・状態マッピングを使用することを含む。表２はＭ＝８状態ＭＬＣフラッシュメモリの例示的なマッピングを示す。
」
「【００４３】
　表２および表３に示すマッピングで１ページ当たりの平均検知操作数は同じである。
表２のマッピングで下位ページは１回の検知操作で読み出すことができ
上位ページは４回の検知操作で読み出すことができ
「【００５５】
　図８は，ホスト装置８３０に作動可能な状態で結合できるを含むシステム８００の特定の実施形態を示す。
データ蓄積装置８０２は
メモリ８０４
フラッシュメモリ
を含む
「【００５７】
　
メモリ８０４は
複数の蓄積素子８２０を含
メモリ８０４はマルチレベルセル（ＭＬＣ）フラッシュメモリを含む
「【図６】
」
　段落００１１，００２９−００３０及び図６からは，“上位ページに蓄積されるサブコードが，下位ページに蓄積されるサブコードよりも長”いことが読み取れる。
　段落００１８，００１９の「フラッシュメモリセル」は，段落００５７の「蓄積素子」と同じものであることは明らかである。
（２）上記引用文献１の記載（特に下線部の記載）より，上記引用文献１には，次の発明（以下，「引用発明」という。）が記載されていると認められる。
「複数の蓄積素子を含むフラッシュメモリを含むデータ蓄積装置であって，
　各蓄積素子は３つのデータビットを蓄積し，上位ページは蓄積素子の最上位ビットに相当し，下位ページは蓄積素子の最下位ビットに相当し，
　上位ページの信頼度が下位ページより低く，
　第１のコードワードは上位ページに蓄積され，第３のコードワードは下位ページに蓄積され，
　コードワードは複数のサブコードを含み，
　サブコードはデータとパリティビットを含むところ，
　上位ページに蓄積されるサブコードが，下位ページに蓄積されるサブコードよりも長く，
　データを読み出すことは１つ以上の検知操作を含み，
　検知操作は，各蓄積素子のしきい値電圧を，選択された読み出ししきい値に比較することを含み，
　下位ページは１回の検知操作で読み出すことができ，上位ページは４回の検知操作で読み出すことができ，
　フラッシュメモリコントローラが，読み出された，サブワードとして使用されるサブコードを復号化することができる，
　データ蓄積装置。」
（２）引用文献２
ア．当審拒絶理由で引用した引用文献２には，以下の事項が記載されている。
「【００６３】
　図３Ｂは，
データ状態Ａ−Ｄ
データ状態Ｂとデータ状態Ｃのしきい値分布の間隔を
大きくし
読み出し動作の信頼性を向上
記憶装置
「【図３】
　ＦＩＧ．３Ｂ 
」
イ．上記引用文献２の記載（特に下線部の記載）より，上記引用文献２には，次の技術的事項が記載されていると認められる。
「データ状態Ａ−Ｄにおいて，データ状態Ｂとデータ状態Ｃのしきい値分布の間隔を大きくし，読み出し動作の信頼性を向上させる記憶装置。」
（３）引用文献３
ア．当審拒絶理由で引用した引用文献３には，以下の事項が記載されている。
「【００２１】
　
不揮発性メモリ２００
「【００４４】
　ステップＳＴ２において，読み出しアドレスが退避処理対象外アドレスであると判断された場合には，メモリ領域制御部２２８によりアドレスデコーダ２２３で指示されたアドレスの
データ領域２１１のデータ
が読み出され
「【００３３】
　退避領域制御部２２６は，退避領域２２７へのデータの格納および読み出しを制御し，訂正済みデータとアドレスが新たに退避領域に追加されたことをホスト装置１００に通知し，退避領域に空きがことをホスト装置１００に通知する機能を持つ。
　退避領域２２７は，
訂正済みデータ
を記録する
訂正済みデータ格納バッファ２２７２
　また，退避領域２２７に同時に記録するアドレス・訂正済みデータの数は，ホスト装置１００が書き戻し処理を開始するまでにアクセスするデータのサイズと，訂正可能エラーの発生率から決まる。 訂正可能エラーの確率は，ビットエラーレート（Bit Error Rate：ＢＥＲ）から訂正不可能エラーの確率を引いたものであり，訂正可能エラーに比べ，訂正不可能エラーが発生する確率は極わずかと考えると，訂正可能エラー＝ＢＥＲと見なすことができる。 先の引用文献の書き換え回数の上限まで書換えを行ったＮＡＮＤフラッシュメモリを例に考える。２０００時間経過後に発生するＢＥＲ（Bit Error Rate）は1.0E-7で，書き戻し処理を開始するまでにアクセスするデータのサイズをＸＭＢとすると，同時に記録する退避アドレス・訂正データの個数は（０．８＊Ｘ）個となる。
　たとえば，デジタルスチールカメラで撮影した１枚の写真のデータは数ＭＢであり，一枚のデータの読み出し毎にデータの書き戻しを行えば，書換え寿命にまで使った場合を想定しても退避領域２２７に記録するアドレスと訂正済みデータの数は１０個程度で済む。」
 
「【図１】
」
イ．上記引用文献３の記載（特に下線部の記載）より，上記引用文献３には，次の技術的事項が記載されていると認められる。
「データが読み出されるデータ領域と，訂正済みデータを記録する訂正済みデータ格納バッファを備える不揮発性メモリ。」
（４）引用文献４
ア．当審拒絶理由で引用した引用文献４には，以下の事項が記載されている。
「【０００３】
　従来の
多値式メモリ
「【０００８】
　
メモリセルの閾値を制御してデータ
書き込
ゲート電圧Ｖｇ１〜Ｖｇ３が，
Ｖｇ１＜
Ｖｇ２＜
Ｖｇ３
なる関係のもと３つのゲート電圧レベルＶｇを順次与え
【０００９】
　まずゲート電圧Ｖｇ１が加わった場合，基準電圧Ｖｔ０で書き込まれているセルはオン状態となるが，それ以外の閾値で書き込まれているセルは，この段階においてはオフ状態となる。次に，ゲート電圧Ｖｇ２なるレベルに変化した場合，基準電圧Ｖｔ０，Ｖｔ１で書き込まれているセルはオン状態となるが，それ以外の閾値で書き込まれているセルはオフ状態となる。また，ゲート電圧Ｖｇ３のレベルに変化した場合も同様な状態で基準電圧Ｖｔ３で書き込まれたセル以外はすべてオン状態となる。ここで図７（ａ）は，この状態と出力ビットのデータとの対応関係を示しており，センスアンプ４により
メモリセルの多値レベルを
読み出
【００１０】
　この場合の２値変換回路３は，図７（ｂ）のように，インバータ３５，ＮＡＮＤ回路３６〜３８により構成され，
データ２は下位データとなり，データ１，３とデータ２，その反転出力とのＮＡＮＤ３６〜３８をとった論理出力が上位データとなっている
「【００２５】
　さらに，本実施形態の
不良救済方法
上位データ用ＥＣＣ回路６２と下位データ用ＥＣＣ回路６１と
【００２６】
　図２（ａ）に従って，メモリセルのゲート電圧Ｖｇ１がすでに与えられデータ確定の状態からＶｇ２のレベルへ変化した場合，下位のデータが２値変換回路３より出力され，また同様にして，下位パリティも決定される。各々の信号は下位データ用ＥＣＣ回路６１に入力し，誤り訂正信号Ｄ１０ｔ，Ｄ２０ｔを出力とし，各出力ビットＤ１，Ｄ２の
下位データを訂正するための訂正回路２１，２３
「【図１】
」
　図１からは，“上位データを訂正するための訂正回路２２，２４”が読み取れる。
「【図７】
」
　段落【０００８】−【００１０】，及び，図７からは，“データ１はゲート電圧Ｖｇ１により得られ，データ２はゲート電圧Ｖｇ２により得られ，データ３はゲート電圧Ｖｇ３から得られる”ことが読み取れる。
イ．上記引用文献４の記載（特に下線部の記載）より，上記引用文献４には，次の技術的事項が記載されていると認められる。
「メモリセルの閾値を制御してデータが書き込まれ，ゲート電圧Ｖｇ１〜Ｖｇ３が，Ｖｇ１＜Ｖｇ２＜Ｖｇ３なる関係のもと３つのゲート電圧レベルＶｇを順次与え，データ１はゲート電圧Ｖｇ１により得られ，データ２はゲート電圧Ｖｇ２により得られ，データ３はゲート電圧Ｖｇ３から得られ，データ２は下位データとなり，データ１，３とデータ２，その反転出力とのＮＡＮＤ３６〜３８をとった論理出力が上位データとなっている，メモリセルの多値レベルを読み出す多値式メモリ。」
「上位データ用ＥＣＣ回路と，下位データ用ＥＣＣ回路と，下位データを訂正するための訂正回路と，上位データを訂正するための訂正回路とを備える不良救済方法。」
第６　対比・判断
１．本願発明１について
（１）対比
　本願発明１と引用発明を対比すると，次のことがいえる。
ア．
　引用発明の「複数の蓄積素子」及び「フラッシュメモリ」は，それぞれ本願発明１の「複数のメモリセル」及び「メモリ」に相当する。
　したがって，引用発明の「複数の蓄積素子を含むフラッシュメモリを含むデータ蓄積装置」は，本願発明１の「複数のメモリセルを有するメモリを含む回路」に相当する。
イ．
　引用発明の「最上位ビット」及び「最下位ビット」は，本願明細書の段落【０００８】の「２つの範囲（例えばＬＳＢおよびＭＳＢ）」という記載を参照すれば，本願発明１の「第１の範囲」及び「第２の範囲」に相当するものである。
　したがって，引用発明の「フラッシュメモリ」と，本願発明１の「メモリ」とは，「第１の範囲と，第２の範囲とを有」するものである点で一致する。
ウ．
　引用発明の「フラッシュメモリ」は「複数の蓄積素子を含」むものであり，また，「各蓄積素子」は「最上位ビット」と「最下位ビット」「を蓄積」している。
　したがって，引用発明の「各蓄積素子」と，本願発明１の「少なくとも１つのメモリセル」とは，「前記第１の範囲の一部と，前記第２の範囲の一部とを含」むものである点で一致する。
エ．
　引用発明の「フラッシュメモリコントローラ」は，「読み出された」「上位ページに蓄積され」た「第１のコードワード」に含まれる「サブコード」の「最上位ビット」を「復号化」している。
　よって，引用発明の「フラッシュメモリコントローラ」は，「最上位ビット」に関するものであり，また，「最上位ビット」を「読み出」して処理している。
　したがって，引用発明の「フラッシュメモリコントローラ」と，本願発明１の「第１の処理ユニット」とは，“前記第１の範囲に関する”ものであり，“前記第１の範囲から第１のビットを読み出して処理”するものである点で一致する。
　同様に，引用発明の「フラッシュメモリコントローラ」と，本願発明１の「第２の処理ユニット」とは，“前記第２の範囲に関する”ものであり，“前記第２の範囲から第２のビットを読み出して処理”するものである点で一致する。
　したがって，引用発明の「データ蓄積装置」と，本願発明１の「回路」とは，以下の点（相違点１）で相違するものの，“前記第１の範囲に関する処理ユニットを含み，ここで，前記処理ユニットが，前記第１の範囲から第１のビットを読み出して処理し”，“前記第２の範囲に関する処理ユニットを含み，ここで，前記処理ユニットが，前記第２の範囲から第２のビットを読み出して処理”するものである点で共通する。
オ．
　本願発明１の「誤り符号の符号語」は，本願明細書の段落【０１６３】の「２５６個のデータビット，および２８個のチェックビットは，誤りのない場合には，第１の誤り符号Ｃｏｄ１の符号を形成する。」という記載を参照すれば，データビットとチェックビットを含むものである。
　よって，引用発明の「サブコード」は，「データ」と「パリティビット」を含むので，本願発明１の「誤り符号の符号語」に相当する。
　したがって，引用発明の「上位ページに蓄積されるサブコード」の「最上位ビット」は，本願発明１の「第１の誤り符号の符号語のビットであ」り，「誤りのない場合に，前記メモリに記憶されている前記第１のビットの１つ」に相当する。
　同様に，引用発明の「下位ページに蓄積されるサブコード」の「最下位ビット」は，下記の点（相違点２）で相違するものの，本願発明１の「第２の誤り符号の符号語のビットであ」り，“前記処理ユニットに基づいて読み出された第２のビット”に対応する。
カ．
　引用発明は，「上位ページに蓄積されるサブコードが，下位ページに蓄積されるサブコードよりも長」い。
　したがって，本願発明１と，引用発明とは，「前記第１の誤り符号の符号語が前記第２の誤り符号の符号語よりも長」い点で一致する。
キ．
　引用発明の「上位ページに蓄積されるサブコード」の「パリティビット」は，本願発明１の「第１の誤り符号」に相当する。
　引用発明の「上位ページに蓄積されるサブコード」の「データ」は，「パリティビット」によって訂正されるものであることは明らかであるので，本願発明１の「前記第１の誤り符号によって訂正された第１のビット」に相当する。
　したがって，本願発明１と，引用発明とは，「前記メモリからの読出し時に，前記第１の誤り符号によって訂正された第１のビットが前記第１の範囲から提供される」ものである点で一致する。
ク．
　本願発明１と，引用発明とは，下記の点（相違点３）で相違する。
ケ．
　引用発明の複数の「読み出ししきい値」は，「読み出す」ための「検知操作」において，「蓄積素子のしきい値電圧」と「比較」されるものであるので，本願発明１の「参照値Ｒｌ，Ｒｍ，Ｒｒ」に相当する。
　したがって，本願発明１と，引用発明とは，「前記メモリの前記メモリセルが，少なくとも３つの参照値Ｒｌ，Ｒｍ，Ｒｒを使用して読み出され，ここで，Ｒｌ＜Ｒｍ＜Ｒｒであ」る点で一致する。
コ．
　引用発明の「蓄積素子のしきい値電圧」は，「蓄積素子」に記憶される値であるので，本願発明１の「メモリセルに」「記憶され」る「値ｚ」に相当する。
　したがって，本願発明１と，引用発明とは，「前記メモリセルに値ｚが記憶され」るものである点で一致する。
サ．
　引用発明の「下位ページ」の「最下位ビット」のビットの値は，「１回の検知操作で読み出すことができ」るので，引用発明の「下位ページ」を「読み出す」際に「選択され」る「読み出ししきい値」は，本願発明１の「参照値Ｒｍ」に相当する。
　したがって，引用発明の「最下位ビット」のビットの値は，本願発明１の「前記値ｚと参照値Ｒｍとの比較によって決定され」る「前記第２のビットの１つのビットの値」に相当する。
シ．
　引用発明の「上位ページ」の「最上位ビット」のビットの値は，「４回の検知操作で読み出すことができ」るので，複数の「選択され」 た「読み出ししきい値」との「比較」によって決定される。
　したがって，本願発明１の「前記第１のビットの１つのビットの値」と，引用発明の「上位ページ」の「最上位ビット」のビットの値とは，以下の点（相違点４）で相違するものの，“前記値ｚと，複数の参照値との比較によって決定される”ものである点，で共通する。
ス．
　したがって，上記の検討内容を踏まえると，本願発明１と引用発明との間には，次の一致点，相違点があるといえる。
（一致点）
「複数のメモリセルを有するメモリを含む回路であって，
　前記メモリが，第１の範囲と，第２の範囲とを有し，
　少なくとも１つのメモリセルが，前記第１の範囲の一部と，前記第２の範囲の一部とを含み，
　前記回路が，前記第１の範囲に関する処理ユニットを含み，ここで，前記処理ユニットが，前記第１の範囲から第１のビットを読み出して処理し，
　前記回路が，前記第２の範囲に関する処理ユニットを含み，ここで，前記処理ユニットが，前記第２の範囲から第２のビットを読み出して処理し，
　誤りのない場合に，前記メモリに記憶されている前記第１のビットの１つが，第１の誤り符号の符号語のビットであり，
　前記処理ユニットに基づいて読み出された第２のビットが，誤りのない場合に，第２の誤り符号の符号語のビットであり，
　前記第１の誤り符号の符号語が前記第２の誤り符号の符号語よりも長く，
　前記メモリからの読出し時に，前記第１の誤り符号によって訂正された第１のビットが前記第１の範囲から提供されるとともに，
　前記メモリの前記メモリセルが，少なくとも３つの参照値Ｒｌ，Ｒｍ，Ｒｒを使用して読み出され，ここで，Ｒｌ＜Ｒｍ＜Ｒｒであり，
　前記メモリセルに値ｚが記憶され，
　前記第２のビットの１つのビットの値が，前記値ｚと参照値Ｒｍとの比較によって決定され，
　前記第１のビットの１つのビットの値が，前記値ｚと，複数の前記参照値との比較によって決定される
ように適合された
回路。」
（相違点）
（相違点１）
　本願発明１は，「前記第１の範囲に関する第１の処理ユニット」と「前記第２の範囲に関する第２の処理ユニット」を含むのに対して，引用発明は，「最上位ビット」及び「最下位ビット」に関する「フラッシュメモリコントローラ」を含む点。
（相違点２）
　本願発明１の「第２のビット」は，「第２の範囲に関する」「前記第２の処理ユニットに基づいて読み出された」ものであるのに対して，引用発明の「最下位ビット」は，「最上位ビット」及び「最下位ビット」に関する「フラッシュメモリコントローラ」に基づいて読み出されたものである点。
（相違点３）
　本願発明１は，「前記訂正された第１のビットが前記メモリとは異なるさらなるメモリに記憶されるように適合され」たものであるのに対して，引用発明は，そのようなものではない点。
（相違点４）
　本願発明１の「前記第１のビットの１つのビットの値」は，「前記値ｚと，前記参照値Ｒｍ，および参照値Ｒｍとは異なる少なくとも１つのさらなる参照値との比較によって決定される」ものであるのに対して，引用発明の「上位ページ」の「最上位ビット」のビットの値は，「蓄積素子のしきい値電圧」と，複数の「選択された読み出ししきい値」との「比較」によって決定されるものである点。
（２）相違点についての判断
　事案に鑑みて，上記相違点３について先に検討する。
　引用文献３に記載されるように，「データが読み出されるデータ領域と，訂正済みデータを記録する訂正済みデータ格納バッファを備える不揮発性メモリ」は本件優先日前における周知技術であったが，引用発明は，「各蓄積素子は３つのデータビットを蓄積する」，いわゆるＭＬＣにおけるものであるのに対して，引用文献３に記載の技術的事項は，ＭＬＣにおけるものではないので，引用発明に引用文献３に記載の技術的事項を適用する動機がない。
　また，たとえ，引用発明に引用文献３に記載の技術的事項を適用したとしても，「信頼度が下位ページより低」い「上位ページ」の「最上位ビット」であって，「訂正済み」の「最上位ビット」「を記録する訂正済みデータ格納バッファを備える」ものとはならない。
　また，引用文献２，４にも，相違点３に係る構成が開示されているとも認められないし，本件優先日前に周知であったともいえない。
　したがって，他の相違点について判断するまでもなく，本願発明１は，当業者であっても，引用発明，及び，引用文献２−４に記載の技術的事項に基づいて容易に発明できたものであるとはいえない。
２．本願発明２−４について
　本願発明２−４は，本願発明１をさらに減縮した発明であり，本願発明１の上記相違点３に係る構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明及び引用文献２−４に記載された技術的事項に基づいて容易に発明できたものとはいえない。
３．本願発明５について
　本願発明５は，本願発明１に対応する方法の発明であり，本願発明１とカテゴリ表現が異なるだけの発明であるから，本願発明１と同様の理由により，当業者であっても，引用発明及び引用文献２−４に記載された技術的事項に基づいて容易に発明できたものとはいえない。
４．本願発明６について
　本願発明６は，本願発明５をさらに減縮した発明であり，本願発明１の上記相違点３に係る構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明及び引用文献２−４に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第７　原査定についての判断
　令和３年６月２６日の手続補正により補正された請求項１は，上記相違点３にかかる構成を有するものとなっており，上記のとおり，本願発明１は，上記引用発明及び上記引用文献２−４に記載された技術的事項に基づいて，当業者が容易に発明できたものではない。
　したがって，原査定を維持することはできない。
第８　当審拒絶理由についての判断
１．上記第６の１．（２）で検討のとおり，本願発明１は，上記相違点３にかかる構成を有しており，そして，前記相違点３にかかる上記技術的事項については，引用文献２−４には記載されておらず，また，本件優先日前に周知な構成であるともいえないから，この拒絶の理由は解消した。
２．令和３年６月２６日の手続補正により，特許請求の範囲から「書き込まれ，または」という記載が削除された結果，この拒絶の理由は解消した。
３．令和３年６月２６日の手続補正により，特許請求の範囲から請求項１−１６が削除された結果，この拒絶の理由は解消した。
第９　むすび
　以上のとおり，原査定の理由によって，本願を拒絶することはできない。
　他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。