(57)【要約】（課題）  本発明の課題は、ＭＯＳトランジスタのポケット不純物領域に含まれる不純物の再拡散の防止及び不純物の活性化の向上を図るとともに、ＭＯＳトランジスタの特性の低下を抑制したことを特徴とする半導体装置の製造方法を提供することにある。（解決手段）  本発明に係る半導体装置の製造方法は、ＭＯＳトランジスタのチャネル領域に隣接するソース・ドレイン拡張領域を備える、ソース・ドレイン領域に不純物を導入する第１不純物導入工程と、ソース・ドレイン拡張領域の底部から深さ方向に形成されている、ポケット不純物領域に不純物を導入する第２不純物導入工程と、ソース・ドレイン拡張領域及びポケット不純物領域に重なるように、半導体結晶基板の表面に非晶質表面層を形成する工程と、非晶質表面層を、固相エピタキシー法を用いて再結晶化する再結晶化工程と、を備えることを特徴とするため、上記の課題を解決する。 【選択図】  図４
2007080647.tif 000002
【特許請求の範囲】
【請求項１】
半導体結晶基板に形成されたＭＯＳトランジスタを備える半導体装置の製造方法であって、
前記ＭＯＳトランジスタのソース・ドレイン領域の一部を構成し、前記ＭＯＳトランジスタのチャネル領域に隣接する第１不純物領域に第１不純物を導入する第１不純物導入工程と、
前記第１不純物領域の底部から前記半導体結晶基板の深さ方向に形成されている、第２不純物領域に第２不純物を導入する第２不純物導入工程と、
前記第１不純物領域及び前記第２不純物領域を含むような非晶質層を、前記半導体結晶基板の表面に形成する非晶質層形成工程と、
前記非晶質層を、熱処理により再結晶化する再結晶化工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記熱処理は固相エピタキシー現象が開始する温度で行うことを特徴とする請求項1に記載した半導体装置の製造方法。
【請求項３】
前記ＭＯＳトランジスタのソース・ドレイン領域の一部を構成し、前記第１不純物領域に隣接し、前記第１不純物領域より深い第３不純物領域に前記第１不純物を導入する第３不純物導入工程と、
前記ＭＯＳトランジスタのソース・ドレイン領域の一部を構成し、前記第３不純物領域に隣接し、前記第３不純物領域より深い第４不純物領域に前記第１不純物を導入する第４不純物導入工程と、をさらに備えることを特徴とする請求項１に記載した半導体装置の製造方法。
【請求項４】
前記第１不純物導入工程が第１不純物をイオン注入する第１イオン注入工程を含み、
前記第２不純物導入工程が第２不純物をイオン注入する第２イオン注入工程を含み、
前記非晶質層形成工程は半導体結晶基板の表面に原子又は分子をイオン注入する工程を含むことを特徴とする請求項１に記載した半導体装置の製造方法。
【請求項５】
前記ＭＯＳトランジスタのゲート電極を形成する工程と、
前記ゲート電極の側壁に絶縁層を形成する工程と、をさらに備え、
前記第１イオン注入工程及び前記第２イオン注入工程は、前記ゲート電極及び前記絶縁層をマスクとしてイオン注入することを特徴とする請求項３に記載した半導体装置の製造方法。
【請求項６】
ＭＯＳトランジスタを備える半導体装置の製造方法であって、
前記ＭＯＳトランジスタを絶縁分離する領域及び表面部分に非晶質層を備える半導体結晶基板を用意する工程と、
前記ＭＯＳトランジスタのチャネル領域に隣接し、前記非晶質層より浅い、第１不純物領域に第１不純物をイオン注入する第１イオン注入工程と、
前記第１不純物領域に接続し、前記非晶質層よりも浅く、前記第１不純物領域よりも深い、第２不純物領域に第１不純物をイオン注入する第２イオン注入工程と、
前記第１不純物領域の底部から前記半導体結晶基板の深さ方向に配置され、かつ、前記非晶質層内に位置する第３不純物領域に第２不純物をイオン注入する第３イオン注入工程と、
その後に、前記非晶質層を、熱処理により再結晶化する再結晶化工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記熱処理は固相エピタキシー現象が開始する温度で行うことを特徴とする請求項６に記載した半導体装置の製造方法。
【請求項８】
前記ＭＯＳトランジスタのソース・ドレイン領域の一部を構成し、前記第１不純物領域に隣接し、前記第１不純物領域より深い第５不純物領域に前記第１不純物をイオン注入する第３イオン注入工程と、
前記ＭＯＳトランジスタのソース・ドレイン領域の一部を構成し、前記第５不純物領域に隣接し、前記第５不純物領域より深い第６不純物領域に前記第１不純物をイオン注入する第４イオン注入工程と、をさらに備えることを特徴とする請求項５に記載した半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを含む、半導体装置の製造方法に関するものであり、ＭＯＳトランジスタのポケット不純物領域及びソース・ドレイン領域の一部に含まれる不純物を活性化するための半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタの性能の向上はゲート電極直下にあるチャネル幅の短縮によって達成されてきた。しかし、チャネル幅の短縮で得られたＭＯＳトランジスタの性能の向上は維持しつつ、サイズの縮小によって表れる、いわゆる、短チャネル効果を抑止することが必要である。ここで、短チャネル効果とは、ＭＯＳトランジスタがオフしているときに生じる、チャネル領域を挟んで配置されているソース領域とドレイン領域間のリーク電流の増加等をいう。【０００３】
そこで、短チャネル効果の抑止のため、ＭＯＳトランジスタの基板深さ方向のサイズの縮小も必要となった。また、ＭＯＳトランジスタのソース・ドレイン領域付近の構造の変化が必要となった。
具体的には、ソース・ドレイン領域各々は、不純物が深く拡散されている領域と、チャネル領域に隣接しており、不純物が浅く拡散されている領域（以下、「ソース拡張領域」又は「ドレイン拡張領域」という）とを備えるようになった。また、不純物が浅く拡散されている領域の直下には、ソース領域又はドレイン領域を形成する不純物とは逆の導電型を有する不純物が拡散されている（以下、逆の導電型を有する不純物が拡散されている領域を「ポケット不純物領域」という）。【０００４】
そして、ソース・ドレイン拡張領域の浅接合化を進めると、さらに、短チャネル効果の抑止が期待できる。ＭＯＳトランジスタのチャネル領域への、ソース・ドレイン拡張領域からの空乏層の伸びが抑えられ、ゲート電極に起因する電界がチャネル領域の殆どを支配するようになるからである。その結果、ＭＯＳトランジスタがオフしているときに生じる、ソース領域とドレイン領域間のリーク電流を小さくできるからである。【０００５】
そこで、ソース・ドレイン用の不純物の活性化のための熱処理により、不純物が拡散することを防止するため、ソース・ドレイン領域の非晶質化とＬＳＡ(laser spike anneal:レーザースパイクアニール)又はＦＬＡ(flash lamp.anneal)等の短時間熱処理を組み合わせた不純物活性化法が提案された（例えば、特許文献1)。なお、上記のソース・ドレイン領域の非晶質化は、ソース・ドレイン領域用の不純物のイオン注入に加え、ゲルマニウム(Ge)等のシリコン基板にとって、中性となる原子等のイオン注入により行われる。
さらに、ソース・ドレイン領域を均一に非晶質化する方法と、上記の不純物活性化法を組み合わせた不純物活性化も提案された。（例えば、特許文献２）
【特許文献１】特表２００１−５０９３１６号
【特許文献２】特表２００５−５１０８７１号
【発明の開示】
【０００６】
(発明が解決しようとする課題)
一方、ポケット不純物領域は短チャネル効果の抑止に重要な役割を果たしている。従って、ソース・ドレイン拡張領域の浅接合化のみならず、ポケット不純物領域に含まれる不純物の再拡散の防止及び不純物の活性化の向上が望まれるところである。
なぜなら、ＭＯＳトランジスタのポケット不純物領域は、ソース・ドレイン領域の不純物が深く拡散されている領域から空乏層がチャネル領域へ伸びるのを抑止するからである。また、ポケット不純物領域は、ソース領域、ゲート電極の直下の基板領域、及び、ドレイン領域に引き起こされる寄生バイポーラの動作を抑止するからである。
しかし、上記のポケット不純物領域について、上記の非晶質化の方法を採用すると、非晶質層がＭＯＳトランジスタのチャネル部へ周りこむこととなる。ポケット不純物領域が上記のチャネル領域への周り込み部分を有しているためである。従って、不純物の活性化後においても、チャネル領域の結晶格子の乱れが残り、ＭＯＳトランジスタのキャリヤーの移動度が低下する等のため、ＭＯＳトランジスタの特性の低下が起こる原因となっていた。
本発明の目的は、ＭＯＳトランジスタのポケット不純物領域に含まれる不純物の再拡散の防止及び不純物の活性化の向上を図るとともに、ＭＯＳトランジスタの特性の低下を抑制したことを特徴とする半導体装置の製造方法を提供することにある。
【０００７】
(課題を解決するための手段)
本発明に係る半導体装置の製造方法は、ＭＯＳトランジスタを備える半導体装置の製造方法であって、ＭＯＳトランジスタのチャネル領域に隣接するソース・ドレイン拡張領域を備える、ＭＯＳトランジスタのソース・ドレイン領域に不純物を導入する第１不純物導入工程と、結晶半導体基板内に、ソース・ドレイン拡張領域の底部から深さ方向に形成されている、ポケット不純物領域に不純物を導入する第２不純物導入工程と、ソース・ドレイン拡張領域及びポケット不純物領域に重なるように、半導体基板の表面に非晶質表面層を形成する表面層形成工程と、非晶質表面層を、固相エピタキシー法を用いて再結晶化する再結晶化工程と、を備えることを特徴とするため、上記の課題を解決することができる。
【０００８】
(発明の効果)
本発明は、ＭＯＳトランジスタのソース・ドレイン拡張領域及びポケット不純物領域に重なるように非晶質層を形成し、固相エピタキシー現象が起きる程度の低温熱処理を加えることに特徴がある。そうすると、ポケット不純物領域に含まれる不純物の再拡散の防止及び不純物の活性化の向上が図れる。また、ソース・ドレイン拡張領域に含まれる不純物の活性化の向上も図ることができる。従って、ＭＯＳトランジスタのソース・ドレイン拡張領域の抵抗が低下するため、全体として、ＭＯＳトランジスタの特性の低下を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】図１Ａ乃至図１Ｃは、低温固相成長(ＳＰＥＲ:Solid PhaseEpitaxial Regrowth）による不純物活性化工程を説明する図である。
【図２】図２Ａ乃至図２Ｄは、ＭＯＳトランジスタの製造工程を説明する図である。
【図３】図３Ａ乃至図３Ｅは、実施例１の半導体装置の製造方法を説明する図である。
【図４】図４Ａ乃至図４Ｅは、実施例１の半導体装置の製造方法を説明する図である。
【図５】図５Ａ乃至図５Ｆは、実施例２の半導体装置の製造方法を説明する図である。
【図６】図６Ａ乃至図６Ｅは、実施例２の半導体装置の製造方法を説明する図である。
【図７】図７Ａ乃至図７Ｆは、実施例３の半導体装置の製造方法を説明する図である。
【図８】図８Ａ乃至図８Ｅは、実施例３の半導体装置の製造方法を説明する図である。
【図９】図９Ａ乃至図９Ｆは、実施例４の半導体装置の製造方法を説明する図である。
【図１０】図10Ａ乃至図10Ｅは、実施例４の半導体装置の製造方法を説明する図である。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例１、実施例２、実施例３、及び、実施例４について説明する。【００１１】
(実施例１)
実施例１は、ＭＯＳトランジスタが、「ソース拡張領域」、「ドレイン拡張領域」、及び、「ポケット不純物領域」を備える場合に、固相エピタキシーが起きる程度の熱処理により、ソース領域、ドレイン領域、及び、ポケット不純物領域の不純物の活性化を行うことを目的として、ゲート電極形成後に非晶質層を形成することを特徴とする半導体装置の製造方法に関する実施例である。
なお、「ソース拡張領域」又は「ドレイン拡張領域」は、ソース・ドレイン領域の一部であって、ＭＯＳトランジスタのチャネル領域に隣接しており、不純物が浅く拡散されている領域をいう。また、「ポケット不純物領域」は、「ソース拡張領域」又は「ドレイン拡張領域」の直下の領域であって、ソース領域又はドレイン領域を構成する不純物とは逆の導電型を有する不純物が拡散されている領域をいう。
また、非晶質層とは、原子が無秩序に堆積している層をいい、アモルファス層ともいう。ただし、本実施例では、非晶質層には、多少、結晶格子が残っている状態も含まれるものとする。
そして、図１Ａ乃至図１Ｃにより、低温固相成長による不純物活性化工程を説明する。また、図２Ａ乃至図２Ｄにより、ＭＯＳトランジスタを製造するために、低温固相成長による不純物活性化工程を用いた場合の問題点を説明する。その後、図３Ａ乃至図３Ｅ、及び、図４Ａ乃至図４Ｅを用いて、実施例１を説明する。【００１２】
図１Ａ乃至図１Ｃは、低温固相成長(ＳＰＥＲ:Solid Phase Epitaxial Regrowth）による不純物活性化工程を説明する図である。
図１Ａは低温固相成長による不純物活性化工程のフローチャートを示す図である。また、図１Ａは、低温固相成長による不純物活性化工程が、非晶質化イオン注入工程１、不純物イオン注入工程２、及び、固相エピタキシーを起こさせる程度に熱処理を行なう低温熱処理工程３から構成されていることを示す。【００１３】
図１Ｂは、非晶質化イオン注入工程１及び不純物イオン注入工程2を説明する図である。そして、図１Ｂは、非晶質化イオン注入４、半導体基板５、不純物層６、及び、非晶質表面層７を示す。
そこで、非晶質化イオン注入工程１は、非晶質表面層７の形成を行うため、半導体基板５の結晶を壊すために、原子又は分子をイオン化して、半導体基板５に非晶質イオン注入４を行なう工程である。なお、シリコン結晶基板に非晶質表面層７を形成する場合には、例えば、原子周期律表の同属原子であって、質量の重いゲルマニウム(Ge)、シリコン(Si)等が用いられる。また、シリコン結晶に取り込まれても不活性な原子であって、質量の重いアルゴン(Ar)等が用いられる。
そして、不純物イオン注入工程２は、不純物層６の形成のため、不純物をイオン化して、半導体基板５に、不純物イオン注入を行う工程である。
なお、非晶質化イオン注入工程１と、不純物イオン注入工程２とでは、どちらを先に行ってもよい。また、非晶質表面層７を形成したい領域と不純物層６を形成した領域が同一の場合は、不純物層６の形成するための不純物をイオン注入することによっても、非晶質表面層７を形成することもできる。すなわち、不純物イオン注入工程２により、非晶化イオン注入工程１を兼ねることもできる。【００１４】
図１Ｃは、固相エピタキシーを起こさせる程度に熱処理を行う低温熱処理工程２を説明する図である。そして、図１Ｃは、半導体基板５、不純物層６、及び、再結晶化の方向を示す矢印８を示す。そこで、図１Ｂの工程の終了の後、低温熱処理工程２は、概ね500℃から650℃程度の低温で、数分から数時間にわたって熱処理する工程である。上記の低温熱処理によって、結晶基板から矢印８方向へ、結晶基板の性質を引き継いで非晶質表面層７の再結晶化が進み、その再結晶化は半導体基板の表面にまで至る。なお、上記の再結晶化が行われるのは固相エピタキシー現象が起こるからである。【００１５】
通常は、不純物層６内の不純物の活性化には、900℃程度以上の高温熱処理を必要とする。しかし、上記のように非晶質表面層７と不純物層６を重ねて形成し、固相エピタキシー現象を起こさせた場合には、不純物層６内の不純物は、600℃程度の低温熱処理にもかかわらず、固溶限界を超えて活性化される。固相エピタキシー現象が起きると、非平行状態で不純物が結晶格子に取り込まれ、不純物が活性するからである。そして、固相エピタキシーを起こさせる程度に熱処理を行う低温熱処理工程２において、熱処理が低温であるため、不純物が熱拡散しない効果がある。【００１６】
図２Ａ乃至図２Ｄは、ＭＯＳトランジスタの製造工程を説明する図である。そして、ＭＯＳトランジスタの製造工程において、低温固相成長による不純物活性化工程を用いた場合の問題点を説明する。【００１７】
図２Ａは、ディスポーサブルサイドウォールを用いたＭＯＳトランジスタの製造工程のフローチャートを示す図である。そして、ＭＯＳトランジスタの製造工程は、ゲート電極形成工程10、ディスポーサブルサイドウォール形成工程11、ソース・ドレイン領域への不純物注入工程12、活性化ＲＴＡ（Rapid Thermal Anneal）工程13a、ディスポーサブルサイドウォール除去工程14、オフセットスペーサ形成工程15、ポケット不純物領域への不純物注入工程16、非晶質化イオン注入工程17、ソース・ドレイン拡張領域への不純物工程18、及び、活性化ＲＴＡ工程13bから構成されている。
ここで、ソース・ドレイン領域は、「不純物が深く拡散されている領域」と、「ソース・ドレイン拡張領域」とを備える。そして、「ソース・ドレイン拡張領域」はＭＯＳトランジスタのチャネル領域に隣接する領域である。また、「ソース・ドレイン拡張領域」の直下及びチャネル領域には、「ポケット不純物領域」が形成される。【００１８】
図２Ｂは、ゲート電極形成工程10を説明する図である。そして、ゲート電極形成工程10は、素子分離領域20を形成した半導体基板19を用意する工程、ゲート絶縁膜を形成する工程、電極用導電体層を形成する工程、及び、電極用導電体層を、エッチングしてＭＯＳトランジスタのゲート電極21を形成する工程から構成されている。なお、半導体基板19はシリコン結晶基板である。また、電極導電体層には、ポリシリコン(P-Si)を採用している。【００１９】
図２Ｃは、ディスポーサブルサイドウォール形成工程11、ソース・ドレイン領域への不純物注入工程12、及び、活性化ＲＴＡ工程13aを説明する図である。そして、図２Ｃは、半導体基板19、素子分離領域20、不純物が深く拡散されている領域22、及び、ディスポーサブルサイドウォール23を示す。
ディスポーサブルサイドウォール形成工程11は、ゲート電極21形成後に、酸化シリコン（ＳｉＯ２）等の絶縁層を堆積させる工程、異方性エッチングをする工程とから構成されている。ディスポーサブルサイドウォール形成工程11を行うと、ゲート電極21の側壁にディスポーサブルサイドウォール23が形成される。
ソース・ドレイン領域への不純物注入工程12は、ソース・ドレイン領域の一部である、不純物が深く拡散されている領域22へ不純物をイオン注入する工程である。ディスポーサブルサイドウォール23がイオン注入に対するマスクとなるため、ＭＯＳトランジスタのチャネル領域から離れた領域に、不純物が深く拡散されている領域22は形成される。上記の不純物として、シリコン基板に形成されたＮ型ＭＯＳトランジスタの場合には、原子周期律表において、砒素（As）、リン(P)等の５属に属する原子又はその原子と化合して形成される分子が使用される。一方、シリコン基板に形成されるＰ型ＭＯＳトランジスタの場合には、原子周期律表において、ボロン（Ｂ）等の３属に属する原子、又は、その原子と化合して形成されるＢＦ２（フッ化ボロン）等の分子が使用される。
活性化ＲＴＡ工程13aは、ＲＴＡ装置によって、スパイク状態の熱処理（ｓｐｉｋｅ−ＲＴＡ）によって、不純物を活性化する工程である。
ここで、スパイク状態の熱処理（ｓｐｉｋｅ−ＲＴＡ）とは、半導体基板への熱処理であって、急峻な温度勾配によって、不純物の活性化温度に達するまでの期間が数百msから数秒程度であり、また、室温に戻すまでの期間も数百msから数秒程度である熱処理をいう。そして、不純物活性化温度に保持している時間が、ほぼ０秒であることから、ｓｐｉｋｅ−ＲＴＡの温度プロファイルはスパイク状態である。なお、不純物活性化温度は、例えば、900℃から1050℃程度である。【００２０】
図２Ｄは、ディスポーサブルサイドウォール除去工程14、オフセットスペーサ形成工程15、ポケット不純物領域への不純物注入工程16、非晶質化イオン注入工程17、ソース・ドレイン拡張領域への不純物工程18、及び、活性化ＲＴＡ工程13bを示す図である。そして、図２Ｄは、半導体基板19、素子分離領域20、不純物が深く拡散されている領域22、オフセットスペーサ24、ソース・ドレイン拡張領域25、ポケット不純物領域26、及び、非晶質化領域27を示す。【００２１】
ディスポーサブルサイドウォール除去工程14は、等方性エッチングにより、ディスポーサブルサイドウォール23を除去する工程である。
オフセットスペーサ形成工程15は、ディスポーサブルサイドウォール除去工程14の後に、酸化シリコン（ＳｉＯ２）等の絶縁層を堆積させる工程、異方性エッチングをする工程とから構成されている。その結果、オフセットスペーサ24がゲート電極21の側壁に形成される。ここで、オフセットスペーサ24の幅は、ディスポーサブルサイドウォール23の幅に比較し小さい。また、オフセットスペーサ24としたのは、ゲート電極29の幅をわずかに補うように(オフセットするように)太らせる程度のスペースを作り出すものだからである。
なお、オフセットスペーサ24を形成するのは、オフセットスペーサ24を、後に説明するソース・ドレイン拡張領域25に不純物をイオン注入する際のマスクとするためである。そうすると、ソース・ドレイン拡張領域25に注入された不純物のＭＯＳトランジスタのチャネル領域への周り込みを制御することができる。【００２２】
ポケット不純物領域への不純物注入工程16は、ポケット不純物領域26へ不純物をイオン注入する工程である。そして、ポケット不純物領域26は、ソース・ドレイン拡張領域25の底部に接し、その底部から基板の深さ方向に位置する。ただし、ポケット不純物領域26へ不純物をイオン注入する際には、イオン注入を基板表面に対して斜めから行うため、ソース・ドレイン拡張領域25の下方のみならず、側面方向にも、ポケット不純物領域26のための不純物が周り込む場合もある。ここで、ポケット不純物領域26を形成するための不純物は、ソース・ドレイン領域を構成する不純物とは逆の導電型を示す不純物である。例えば、シリコン半導体上に形成されたＮ型トランジスタのソース領域又はドレイン領域を構成する不純物は砒素（Ａｓ）、アンチモン（Sb）等であり、一方、ポケット不純物領域26を構成する不純物はボロン（Ｂ）、インジウム(In)等である。
非晶質化イオン注入工程17は、非晶質化領域27の形成を行うため、半導体基板19の結晶を壊す原子又は分子をイオン化して、半導体基板19に非晶質イオン注入を行なう工程である。ここで、非晶質化領域27の深さは、ソース・ドレイン拡張領域25より深い程度であり、ポケット不純物領域26の底部には達していない。【００２３】
ソース・ドレイン拡張領域への不純物工程18は、ソース・ドレイン拡張領域25に不純物が深く拡散されている領域22と同種の不純物を注入する工程である。
活性化ＲＴＡ工程13ｂは、ＲＴＡ装置によるスパイク状の熱処理により、ソース・ドレイン拡張領域25及びポケット不純物領域26に含まれる不純物の活性化を行う工程である。
なお、活性化ＲＴＡ工程13bにおけるスパイク状の熱処理は活性化ＲＴＡ工程13aにおけるスパイク状の熱処理と同様な熱処理である。ただし、不純物の再拡散を抑制するために、活性化ＲＴＡ工程13aにおける熱処理の温度に比較し、若干低温とする点では異なる。【００２４】
図２Ａ乃至図２ＤのＭＯＳトランジスタの製造工程によれば、ポケット不純物領域26は、非晶質化イオン注入によっては、非晶質化されていない。ポケット不純物領域26に非晶質化イオン注入を行う場合、ポケット不純物領域26の一部がＭＯＳトランジスタのチャネル領域に回り込んでいるため、ＭＯＳトランジスタのチャネル領域の結晶格子の状態を悪化させることになるからである。すなわち、ＭＯＳトランジスタのチャネル領域における結晶格子の状態悪化がＭＯＳトランジスタの特性の劣化を引き起こすからである。【００２５】
また、図２Ａ乃至図２ＤのＭＯＳトランジスタの製造工程によれば、ポケット不純物領域26の不純物を活性化させるには、900℃程度以上の温度を必要とする。そうすると、ポケット不純物領域26の不純物の活性化とともに、ソース・ドレイン拡張領域25に含まれる不純物が再拡散することになる。従って、ソース・ドレイン拡張領域25の境界において、不純物濃度が急峻に立ち上がる不純物分布を得ることができない。
上記の結果、ＭＯＳトランジスタのチャネル領域に、ソース・ドレイン拡張領域25からの不純物がまわりこむことになり、ＭＯＳトランジスタの特性が劣化する。【００２６】
図３Ａ乃至図３Ｅ、及び、図４Ａ乃至図４Ｅは、実施例１の半導体装置の製造方法を説明する図である。
図３Ａは実施例１の半導体装置の製造方法のフローチャートの前半部分を示す図である。そして、実施例１の半導体装置の製造方法が、ゲート電極形成工程30、ディスポーサブルサイドウォール形成工程31、ソース・ドレイン領域への不純物の注入工程32、活性化ＲＴＡ工程33、及び、ディスポーサブルサイドウォール除去工程34を含むことを示す。【００２７】
図３Ｂはゲート電極形成工程30を説明する図である。そして、ゲート電極形成工程30は、素子分離領域35を形成した半導体基板36を用意する工程、ゲート絶縁膜を形成する工程、ゲート電極37用導電体層を形成する工程、及び、ゲート電極37用導電体層をエッチングして、ＭＯＳトランジスタのゲート電極37を形成する工程から構成されている。
素子分離領域35を形成した半導体基板36を用意する工程は、半導体基板36に溝を形成し、その溝に絶縁物を埋め込む工程である。
ゲート絶縁膜を形成する工程は、酸素雰囲気中において、半導体基板36を熱酸化によって、ゲート酸化膜を形成する工程である。
ゲート電極37用導電体層を形成する工程は、半導体基板36上に導電体層をＣＶＤ法によって、堆積する工程である。ここで、導電体層は、例えば、ポリシリコン(P-Si)層が望ましい。
ゲート電極37用導電体層をエッチングして、ＭＯＳトランジスタのゲート電極37を形成する工程には、導電体層、すなわち、ポリシリコン(P-Si)層上にフォトロソグラフィー法によってゲート電極37用のレジストパターンを形成する工程が含まれる。さらに、そのゲート電極37用のレジストパターンをマスクに導電体層をエッチングする工程が含まれる。その結果、ゲート電極37が形成される。【００２８】
図３Ｃはディスポーサブルサイドウォール形成工程31を説明する図である。そして、図３Ｃはディスポーサブルサイドウォール38を示す。
ディスポーサブルサイドウォール形成工程31は、絶縁膜を一定の厚さで堆積する工程、その絶縁膜を異方性エッチングする工程から構成されている。その結果、ゲート電極37の側壁にディスポーサブルサイドウォール38が形成される。なお、ディスポーサブルサイドウォールとしたのは、上記のディスポーサブルサイドウォール38が、最終工程まで残るものではなく、後に示すように、処分(ディスポーズル)されてしまうものだからである。【００２９】
図３Ｄは、ソース・ドレイン領域への不純物の注入工程32、及び、活性化ＲＴＡ工程33を説明する図である。そして、図３Ｄは不純物が深く拡散されている領域39を示す。
ソース・ドレイン領域は、後に説明するソース・ドレイン拡張領域と、不純物が深く拡散されている領域39とから構成されている。そして、ソース・ドレイン領域を構成する不純物は、例えば、シリコン基板に形成されたＮ型ＭＯＳトランジスタの場合には、原子周期律表において、砒素（As）、リン(P)等の５属に属する原子又はその原子と化合して形成される分子である。一方、シリコン基板に形成されるＰ型ＭＯＳトランジスタの場合には、原子周期律表において、ボロン（Ｂ）等の３属に属する原子又はその原子と化合して形成される、ＢＦ２（フッ化ボロン）等の分子である。
そこで、  ソース・ドレイン領域への不純物の注入工程32は、ソース・ドレイン領域に含まれる不純物が深く拡散されている領域39に、不純物をイオン化してイオン注入装置により、注入する工程である。
活性化ＲＴＡを行う工程33は、図２Ｄの説明において記載した活性化ＲＴＡを行う工程と同様な工程である。
そして、不純物が深く拡散されている領域39に含まれる不純物を先に活性化すると、浅い接合を必要とするソース・ドレイン拡張領域に含まれる不純物の活性化に必要な熱処理を独立に行うことができる効果がある。そうすると、ソース・ドレイン拡張領域に含まれる不純物の活性化するための熱処理において、不純物が深く拡散されている領域39に含まれる不純物の活性化にあわせて、熱処理温度の上昇や熱処理時間の長期化をする必要がない効果がある。
なお、活性化ＲＴＡを行う工程33を後に説明するディスポーサブルサイドウォール除去工程34の後に行ってもよい。【００３０】
図３Ｅはディスポーサブルサイドウォール除去工程34を説明する図である。そして、ディスポーサブルサイドウォール除去工程34は、等方性エッチングを行うことにより、ディスポーサブルサイドウォール38を除去する工程である。【００３１】
図４Ａは、実施例１の半導体装置の製造方法のフローチャートの後半部分を示す図である。そして、実施例１の半導体装置の製造方法が、オフセットスペーサ形成工程40、非晶質化イオン注入工程41、ポケット不純物領域への不純物注入工程42、ソース・ドレイン拡張領域への不純物注入工程43、ＳＰＥＲ工程44、サイドウォール形成工程45、及び、シリサイド形成工程46を含むことを示す。【００３２】
図４Ｂはオフセットスペーサ形成工程40を説明する図である。そして、オフセットスペーサ形成工程40は、絶縁膜を一定の膜厚で堆積させる工程、及び、異方性のエッチングを行う工程から構成されている。その結果、ゲート電極37の側壁にオフセットスペーサ47が形成される。
ここで、オフセットスペーサ47の幅は、ディスポーサブルサイドウォール38の幅に比較し小さい。また、オフセットスペーサ47としたのは、ゲート電極37の幅をわずかに補うように(オフセットするように)太らせる程度のスペースを作り出すものだからである。
なお、オフセットスペーサ47を形成するのは、オフセットスペーサ47を、後に説明するソース・ドレイン拡張領域50に不純物をイオン注入する際のマスクとするためである。そうすると、ソース・ドレイン拡張領域50に注入された不純物のＭＯＳトランジスタのチャネル領域への周り込みを制御することができる。
図４Ｃは非晶質化イオン注入工程41、ポケット不純物領域への不純物注入工程42、ソース・ドレイン拡張領域への不純物注入工程43、及び、ＳＰＥＲ工程44を説明する図である。そして、図４Ｃは、非晶質層48、ポケット不純物領域49、及び、ソース・ドレイン拡張領域50を示す。【００３３】
非晶質化イオン注入工程41は、結晶半導体の表面に、原子又は分子をイオン化したものを、イオン注入装置によって注入することで、非晶質層を結晶半導体表面に形成する工程である。なお、非晶質状態となるのは、イオンの注入によって、半導体結晶が破壊されるからである
上記の非晶質層48の深さはポケット不純物領域49の深さよりも深い点で、図２Ａの非晶質化層と異なる。また、上記の非晶質層48が形成されている領域は、平面的に、ポケット不純物領域49の全体と同程度の領域である点でも、図２Ａの非晶質化層と異なる。
そして、非晶質層48を、ポケット不純物領域49及びソース・ドレイン拡張領域50に先立って形成するのは、イオン注入法によって、ポケット不純物領域41等に不純物を導入する時に、チャネリング現象が生じるのを防止するためである。チャネリング現象とは、イオン注入されたイオンの進入を阻止する力が弱い部分、すなわち、半導体結晶を構成する原子間部分に打ち込まれたイオンの半導体基板への進入距離が長い現象をいう。【００３４】
ところで、半導体結晶を非晶質化するために用いられる原子又は分子は、半導体に導電性をもたせる不純物原子又は分子と同一となることがない。予定外の半導体表面部分に導電層を形成されてしまうからである。ただし、導電層を形成する箇所を非晶質化するのには、その導電型を示す不純物原子をイオン注入することも考えられる。
従って、例えば、シリコン結晶基板の表面に非晶質層を形成する場合には、同属原子であって、質量の重いゲルマニウム(Ge)等が用いられる。又は、シリコン結晶に取り込まれても不活性な原子であって、質量の重いアルゴン(Ar)等が用いられる。【００３５】
ポケット不純物領域への不純物注入工程42は、ポケット不純物領域49に、ポケット不純物領域49を形成するための不純物原子又は不純物分子をイオン化して、イオン注入装置によって、注入する工程である。そして、ポケット不純物領域49は、ソース・ドレイン拡張領域50の底部に接し、その底部から基板の深さ方向に位置する。ただし、ポケット不純物領域49へ不純物をイオン注入する際には、イオン注入を基板表面に対して斜めから行うため、ソース・ドレイン拡張領域50の下方のみならず、側面方向にも、ポケット不純物領域26のための不純物が周り込む場合もある。
ここで、ポケット不純物領域49を形成するための不純物は、ソース・ドレイン領域を構成する不純物とは逆の導電型を示す不純物である。例えば、シリコン半導体上に形成されたＮ型トランジスタのソース領域又はドレイン領域を構成する不純物は砒素（Ａｓ）等であり、一方、ポケット不純物領域49を構成する不純物はボロン（Ｂ）等である。
なお、Ｎ型の導電型を示すソース・ドレイン領域とＰ型の導電型を示すＰ型シリコン基板はバイポーラ素子として働き、ソース・ドレイン領域間にバイポーラ動作によるリーク電流が発生することがある。そこで、ポケット不純物領域49の役割は、上記のソース・ドレイン領域と隣接するＰ型シリコン基板の不純物濃度を濃くするものである。そして、ポケット不純物領域41の役割は、上記のバイポーラ素子動作開始の閾値を上昇させる役割を果たす。【００３６】
ソース・ドレイン拡張領域への不純物注入工程43は、ソース・ドレイン拡張領域50を形成するための不純物原子又は不純物分子をイオン化してイオン注入装置によって、注入する工程である。そして、ソース・ドレイン拡張領域50は、ＭＯＳトランジスタのチャネル領域に隣接して設けられており、ソース・ドレイン領域の一部をなしている。また、ソース・ドレイン拡張領域50の深さは0.01μ又は0.02μm程度である。従って、ソース・ドレイン拡張領域50を形成するため、イオン注入装置でイオンを注入するときの加速電圧は低く、例えば、砒素(As)をイオン注入する場合には、２kｅＶ程度であり、ボロン（Ｂ）をイオン注入する場合には、0.5ｋｅＶ程度である。【００３７】
ＳＰＥＲ工程44は図1に示した低温熱処理工程と同様なものである。ＳＰＥＲ工程44によれば、ポケット不純物領域49に含まれる不純物、及び、ソース・ドレイン拡張領域50に含まれる不純物は、低温熱処理にもかかわらず、活性化する。図1に示した低温熱処理工程と、上記のＳＰＥＲ工程44は同様な効果を奏するからである。【００３８】
図４Ｄはサイドウォール形成工程45を説明する図である。そして、図４Ｄはサイドウォール51を示す。
サイドウォール形成工程45は、絶縁膜を一定の厚さに堆積する工程と、異方性エッチングを行う工程とから構成されている。その結果、サイドウォール51が形成される。
図４Ｅはシリサイド形成工程46を説明する図である。そして、図４Ｅは、シリサイド層52を示す。
シリサイド形成工程46は、金属層を一定の厚さで堆積する工程、金属層とシリコンを反応させるための熱処理を行う工程、及び、反応しなかった金属層を除去する工程とから構成されている。その結果、シリサイド層52が形成される。【００３９】
なお、図３Ａ乃至図３Ｅ、及び、図４Ａ乃至図４Ｅにおいて、ソース・ドレイン拡張領域50に不純物を導入するために、イオン注入装置を用いたが、プラズマ装置等によって、不純物をイオン化し、バイアスをかけることにより、半導体基板に導入する方法を用いてもよい。また、ソース・ドレイン領域に不純物を拡散させるために、不純物を多く含む材料を堆積させたのち、熱処理を加えて拡散させる固相拡散法を用いてもよい。【００４０】
図３Ａ乃至図３Ｅ、及び、図４Ａ乃至図４Ｅによれば、実施例１の半導体装置の製造方法は、ＭＯＳトランジスタを備える半導体装置の製造方法であって、半導体基板の表面に、ポケット不純物領域49と、ソース・ドレイン拡張領域50とを含むように、非晶質層48を形成する工程を含む。また、実施例１の半導体装置の製造方法はポケット不純物領域49を形成するために不純物を導入する工程を含む。さらに、実施例１の半導体装置の製造方法は、ポケット不純物領域49より浅い領域であって、ＭＯＳトランジスタのチャネル領域に隣接するソース・ドレイン拡張領域に不純物を導入する工程を含む。さらに、実施例１の半導体装置の製造方法は、固相エピタキシー法によって非晶質層48を再結晶化し、ポケット不純物領域49に含まれる不純物と、ソース・ドレイン拡張領域50に含まれる不純物とを同時に活性化する工程を含む。また、実施例１の半導体装置の製造方法は、ＭＯＳトランジスタのゲート絶縁膜を形成し、ＭＯＳトランジスタのゲート電極を形成する工程を含む。なお、非晶質表面層の形成、不純物の導入にはイオン注入法を用いることができる。【００４１】
ところで、通常は、ポケット不純物領域49の底部を超える程度までの深さを有する非晶質層48を形成すると、そのポケット不純物領域49を有するＭＯＳトランジスタの特性は劣化する。非晶質層48はチャネル領域にも周り込むため、熱処理工程で再結晶化させても、結晶格子の乱れがのこるため、ＭＯＳトランジスタのキャリヤーの移動度がおちるからである。  
しかし、実施例１の半導体装置の製造方法を用いた場合には、非晶質層48がポケット不純物領域49及びソース・ドレイン拡張領域50を含むように形成されているため、固相エピタキシーをおこさせる程度の熱処理によって、上記の領域に含まれる不純物の活性化が行われる。【００４２】
従って、実施例１の半導体装置の製造方法は、ポケット不純物領域49及びソース・ドレイン拡張領域50に含まれる不純物は固溶限界を超えて結晶に取り込まれるため、ソース・ドレイン拡張領域50の抵抗を下げる効果がある。そうすると、ＭＯＳトランジスタのキャリヤーの移動度の低下による、ＭＯＳトランジスタのオン抵抗の劣化を、ソース・ドレイン拡張領域50の抵抗の低下により補い、ＭＯＳトランジスタのオン抵抗は向上する。【００４３】
さらに、実施例１の半導体装置の製造方法は、ポケット不純物領域49に含まれる不純物と、ソース・ドレイン拡張領域50に含まれる不純物とを低温で活性化できる効果がある。そうすると、ポケット不純物領域49に含まれる不純物と、ソース・ドレイン拡張領域50に含まれる不純物が再拡散しない効果がある。そうすると、ソース・ドレイン拡張領域50の不純物接合の深さは、浅くすることができ、境界部分の不純物分布を急峻なものとすることができる。また、ポケット不純物領域49の活性な不純物濃度を濃いままに保つことができるため、バイポーラ動作による、ソース領域とドレイン領域間のリーク電流を抑制することができる。【００４４】
(実施例２)
実施例２は、実施例１と同様な目的のために、ゲート電極形成前に、予め、非晶質層を形成することを特徴とする半導体装置の製造方法に関する実施例である。
なお、非晶質層とは、原子が無秩序に堆積している層をいい、アモルファス層ともいう。ただし、本実施例では、非晶質層には、多少、結晶格子が残っている状態も含まれるものとする。【００４５】
図５Ａ乃至図５Ｆ、及び、図６Ａ乃至図６Ｅは実施例２の半導体装置の製造方法を説明する図である。
図５Ａは実施例２の半導体装置の製造方法のフローチャートの前半部分を示す図である。そして、図５Ａは、実施例２の半導体装置の製造方法が、全面非晶質層形成工程55、ゲート電極形成工程56、ディスポーサブルサイドウォール形成工程57、ソース・ドレイン領域への不純物注入工程58、ディスポーサブルサイドウォール除去工程59、及び、オフセットスペーサ形成工程60を含むことを示す。【００４６】
図５Ｂは全面非晶質層形成工程55及びゲート電極形成工程56を説明する図である。そして、図５Ｂは、半導体基板61、素子分離領域62、非晶質層63、及び、ゲート電極64を示す。
全面非晶質層形成工程55は、素子分離領域62を形成した半導体基板61を用意する工程と、非晶質層63を形成する工程から構成されている。
素子分離領域62を形成した半導体基板61を用意する工程は図３Ｂの半導体基板を用意する工程と同様な工程である。
非晶質層63を形成する工程は、結晶半導体の表面に、原子又は分子をイオン化したものを、イオン注入装置によって注入することで、非晶質層を結晶半導体表面に形成する工程である。そして、図４Ｃの非晶質化イオン注入工程と同様に、イオン注入する原子又は分子は、例えば、シリコン結晶基板の表面に非晶質層63を形成する場合には、同属原子であって、質量の重いゲルマニウム(Ge)等が用いられる。又は、シリコン結晶に取り込まれても不活性な原子であって、質量の重いアルゴン(Ar)等が用いられる。
ただし、図５Ｂの非晶質層63の深さは、ポケット不純物領域の深さを超えて、さらに、ソース・ドレイン領域において、不純物が深く拡散されている領域の深さよりも深い点で、図４Ｃの非晶質層の深さの程度とは異なる。また、図５Ｂの非晶質層63を形成する工程はゲート電極64を形成する前に行われる点でも異なる。
ゲート電極形成工程56は、ゲート絶縁膜を形成する工程、ゲート電極64用導電体層を形成する工程、及び、ゲート電極64用導電体層をエッチングして、ＭＯＳトランジスタのゲート電極64を形成する工程から構成されている。
ここで、上記のゲート絶縁膜を形成する工程は、非晶質層63を結晶化させないような低温で行われる必要がある。例えば、誘電率が高い絶縁膜、いわゆる、High-k膜を、低温で堆積させてゲート絶縁膜を形成することが望ましい。
一方、ゲート電極64用導電体層を形成する工程、及び、ゲート電極64用導電体層をエッチングして、ＭＯＳトランジスタのゲート電極64を形成する工程は図３Ｂに示す工程と同様な工程である。ただし、ゲート電極64用導電体層を堆積する際には、非晶質層63を結晶化させないような低温で行われる必要がある点では異なる。例えば、ゲート電極64用導電体層に金属を用いることとし、ゲート電極64用導電体層を堆積するＣＶＤ(chemical .vapor. deposition)工程の低温化を図ることが望ましい。また、ゲート電極64用導電体層を金属として、スパッタ法による低温化を図ることが望ましい。【００４７】
図５Ｃはディスポーサブルサイドウォール形成工程57を説明するための図である。そして、図５Ｃはディスポーサブルサイドウォール65を示す。
ディスポーサブルサイドウォール形成工程57は、絶縁膜を一定の厚さで堆積する工程、その絶縁膜を異方性エッチングする工程から構成されている点で、図３Ｃの工程と同様なものである。【００４８】
図５Ｄはソース・ドレイン領域への不純物注入工程58を説明する図である。そして、図５Ｄは、不純物が深く拡散されている領域66を示す。
ここで、ソース・ドレイン領域は、後に説明するソース・ドレイン拡張領域と、不純物が深く拡散されている領域66とから構成されている。そこで、図５Ｄで説明する工程は、不純物が深く拡散されている領域66に不純物の注入を行う工程である。なお、イオン注入される不純物の種類は、図３Ｄで説明した不純物と同様に考えることができ、Ｎ型トランジスタに対してはN型不純物、Ｐ型トランジスタに対してはP型不純物である。【００４９】
図５Ｅはディスポーサブルサイドウォール除去工程59を説明する図を示す。そして、ディスポーサブルサイドウォール除去工程59は、等方性エッチングを行うことにより、ディスポーサブルサイドウォール65を除去する工程である。【００５０】
図５Ｆはオフセットスペーサ形成工程60を説明する図である。そして、図５Ｆはオフセットスペーサ67を示す。
オフセットスペーサ形成工程60と図４Ｂのオフセットスペーサ形成工程は同様なものである。【００５１】
図６Ａは、実施例２の半導体装置の製造方法のフローチャートの後半部分を示す図である。そして、実施例２の半導体装置の製造方法が、ポケット不純物領域への不純物注入工程68、ソース・ドレイン拡張領域への不純物注入工程69、ＳＰＥＲ工程70、サイドウォール形成工程71、及び、シリサイド形成工程72を含むことを示す。【００５２】
図６Ｂは、ポケット不純物領域への不純物注入工程68を説明する図である。そして、図６Ｂはポケット不純物領域73を示す。
ポケット不純物領域への不純物注入工程68は、ポケット不純物領域73に、不純物原子又は不純物分子を、イオン化して、イオン注入装置によって、注入する工程である。そして、ポケット不純物領域73は、ソース・ドレイン拡張領域の底部に接し、その底部から基板の深さ方向に位置する。ただし、ポケット不純物領域73へ不純物をイオン注入する際には、イオン注入を基板表面に対して斜めから行うため、ソース・ドレイン拡張領域74の下方のみならず、側面方向にも、ポケット不純物領域73のための不純物が周り込む場合もある。【００５３】
図６Ｃは、ソース・ドレイン拡張領域への不純物注入工程69、及び、ＳＰＥＲ工程70を説明する図である。そして、図６Ｃはソース・ドレイン拡張領域74を示す。
ソース・ドレイン拡張領域への不純物注入工程69はソース・ドレイン拡張領域74を形成するための不純物原子又は不純物分子を、イオン化してイオン注入装置によって、注入する工程である。そして、ソース・ドレイン拡張領域74は、ＭＯＳトランジスタのチャネル領域に隣接して設けられており、ソース・ドレイン領域の一部をなしている。  
ＳＰＥＲ工程70は図1に示した低温熱処理工程と同様なものである。ＳＰＥＲ工程70によれば、ポケット不純物領域73に含まれる不純物、及び、ソース・ドレイン拡張領域74を含むソース・ドレイン領域に含まれる不純物は、低温熱処理にもかかわらず、活性化する。図1に示した低温熱処理工程と、上記のＳＰＥＲ工程70は同様な効果を奏するからである。【００５４】
図６Ｄは、サイドウォール形成工程71を説明する図である。そして、図６Ｄはサイドウォール75を示す。
サイドウォール形成工程71は、絶縁膜を一定の厚さに堆積する工程と、異方性エッチングを行う工程とから構成されている。その結果、サイドウォール75が形成される。
図６Ｅは、シリサイド形成工程72を説明する図である。そして、図６Ｅはシリサイド層76を示す。
シリサイド形成工程72は、金属層を一定の厚さで堆積する工程、金属層とシリコンを反応させるための熱処理を行う工程、及び、反応しなかった金属層を除去する工程とから構成されている。その結果、シリサイド層76が形成される。【００５５】
なお、図５Ａ乃至図５Ｆ、及び、図６Ａ乃至図６Ｅにおいて、ソース・ドレイン拡張領域74に不純物を導入するために、イオン注入装置を用いたが、プラズマ装置等によって、不純物をイオン化し、バイアスをかけることにより、半導体基板に導入する方法を用いてもよい。また、ソース領域又はドレイン領域に不純物を拡散させるために、不純物を多く含む材料を堆積させたのち、熱処理を加えて拡散させる固相拡散法を用いてもよい。【００５６】
図５Ａ乃至図５Ｆ、及び、図６Ａ乃至図６Ｅによれば、実施例２の半導体装置の製造方法は、ＭＯＳトランジスタを備える半導体装置の製造方法であって、素子分離領域を形成した半導体基板を準備した後、半導体基板の表面に、ポケット不純物領域73と、ソース・ドレイン拡張領域74と、ソース・ドレイン領域に含まれる不純物が深く拡散されている領域66とを含むように、非晶質層63を形成する工程を含む。
また、実施例２の半導体装置の製造方法は不純物が深く拡散されている領域66を形成するために不純物を導入する工程を含む。
さらに、実施例２の半導体装置の製造方法はポケット不純物領域73を形成するために不純物を導入する工程を含む。
加えて、実施例２の半導体装置の製造方法は、ポケット不純物領域73より浅い領域であって、ＭＯＳトランジスタのチャネル領域に隣接するソース・ドレイン拡張領域74に不純物を導入する工程を含む。
また、実施例２の半導体装置の製造方法は、固相エピタキシー法によって非晶質表面層を再結晶化し、ポケット不純物領域73に含まれる不純物と、ソース・ドレイン拡張領域74に含まれる不純物と、不純物が深く拡散されている領域59に含まれる不純物を同時に活性化する工程を含む。
さらに、実施例２の半導体装置の製造方法は、ＭＯＳトランジスタのゲート絶縁膜を形成し、ＭＯＳトランジスタのゲート電極を形成する工程を含む。なお、非晶質層63の形成、不純物の導入にはイオン注入法を用いることができる。【００５７】
ところで、通常は、ソース・ドレイン領域であって、不純物が深く拡散されている領域66の深さを超える程度までの深さを備える非晶質層63を、半導体表面全面に形成した後、ＭＯＳトランジスタを形成すると、そのＭＯＳトランジスタの特性は劣化する。非晶質層63内に、チャネル領域が形成されるため、熱処理工程で再結晶化させても、チャネル領域に結晶格子の乱れがのこるからである。すなわち、ＭＯＳトランジスタのキャリヤーの移動度がおちるからである。
しかし、実施例２の半導体装置の製造方法を用いた場合には、非晶質層63がポケット不純物領域73及びソース・ドレイン拡張領域74を含むように形成されているため、固相エピタキシーをおこさせる程度の熱処理によって、上記の領域に含まれる不純物の活性化が行われる。【００５８】
従って、実施例２の半導体装置の製造方法は、ポケット不純物領域73及びソース・ドレイン拡張領域74に含まれる不純物は固溶限界を超えて結晶に取り込まれるため、ソース・ドレイン拡張領域62の抵抗を下げる効果がある。そうすると、ＭＯＳトランジスタのキャリヤーの移動度の低下による、ＭＯＳトランジスタのオン抵抗の劣化を、ソース・ドレイン拡張領域74の抵抗の低下により補い、ＭＯＳトランジスタのオン抵抗は向上する。【００５９】
さらに、実施例２の半導体装置の製造方法は、ポケット不純物領域73に含まれる不純物と、ソース・ドレイン拡張領域74に含まれる不純物を低温で活性化できる効果がある。そうすると、ポケット不純物領域73に含まれる不純物と、ソース・ドレイン拡張領域74に含まれる不純物を再拡散させることがない効果がある。そうすると、ソース・ドレイン拡張領域74の不純物接合の深さは、浅くすることができ、境界部分の不純物分布を急峻なものとすることができる。また、ポケット不純物領域73の不純物濃度を濃いままに保つことができるため、バイポーラ動作による、ソース領域とドレイン領域間のリーク電流を抑制することができる。【００６０】
(実施例３)
実施例３は、ソース拡張領域又はドレイン拡張領域に含まれる不純物の固溶度以上の活性化を目的として、ソース拡張領域又はドレイン拡張領域に不純物を導入する前に、予め、非晶質層を形成することを特徴とする半導体装置の製造方法に関する実施例である。
なお、非晶質層とは、原子が無秩序に堆積している層をいい、アモルファス層ともいう。ただし、本実施例では、非晶質層には、多少、結晶格子が残っている状態も含まれるものとする。【００６１】
図７Ａ乃至図７Ｆ、及び、図８Ａ乃至図８Ｅは、実施例３の半導体装置の製造方法を説明する図である。
図７Ａは実施例２の半導体装置の製造方法のフローチャートの前半部分を示す図である。そして、実施例３の半導体装置の製造方法が、ゲート電極形成工程80、ディスポーサブルサイドウォール形成工程81、ソース・ドレイン領域への不純物注入工程82、ディスポーサブルサイドウォール除去工程83、及び、オフセットスペーサ形成工程84を含むことを示す。【００６２】
図７Ｂはゲート電極形成工程80を説明する図である。そして、図７Ｂは、半導体基板85、素子分離領域86、及び、ゲート電極87を示す。
ゲート電極形成工程80は、素子分離領域86を形成した半導体基板85を用意する工程、ゲート絶縁膜を形成する工程、ゲート電極87用導電体層を形成する工程、及び、ゲート電極87用導電体層をエッチングして、ＭＯＳトランジスタのゲート電極87を形成する工程から構成されている。
素子分離領域86を形成した半導体基板85を用意する工程は図５Ｂの半導体基板を用意する工程と同様な工程である。また、ゲート電極87用導電体層を形成する工程、及び、ゲート電極87用導電体層をエッチングして、ＭＯＳトランジスタのゲート電極87を形成する工程は図５Ｂに示す工程と同様な工程である。
図７Ｃはディスポーサブルサイドウォール形成工程81を説明するための図である。そして、図７Ｃはディスポーサブルサイドウォール88を示す。
ディスポーサブルサイドウォール形成工程81は、絶縁膜を一定の厚さで堆積する工程、その絶縁膜を異方性エッチングする工程から構成されている点で、図５Ｃの工程と同様なものである。【００６３】
図７Ｄはソース・ドレイン領域への不純物注入工程を説明する図である。そして、図７Ｄは不純物が深く拡散されている領域89を示す。ここで、ソース・ドレイン領域は、後に説明するソース・ドレイン拡張領域と、不純物が深く拡散されている領域89とから構成されている。
そこで、図７Ｄで説明する工程は、不純物が深く拡散されている領域89に不純物の注入を行う工程である。なお、イオン注入される不純物の種類は、図５Ｄで説明した不純物と同様に考えることができ、Ｎ型トランジスタ又はＰ型トランジスタ毎に異なる不純物である。
図７Ｅはディスポーサブルサイドウォール除去工程83を説明する図を示す。そして、ディスポーサブルサイドウォール除去工程83は、等方性エッチングを行うことにより、ディスポーサブルサイドウォール88を除去する工程である。
図７Ｆはオフセットスペーサを形成する工程84を説明する図である。そして、図７Ｆはオフセットスペーサ90を示す。
図７Ｆのオフセットスペーサ形成工程84は図５Ｆのオフセットスペーサ形成工程と同様なものである。【００６４】
図８Ａは、実施例３の半導体装置の製造方法のフローチャートの後半部分を示す図である。そして、実施例３の半導体装置の製造方法が、ポケット不純物領域への不純物注入工程91、活性化ＲＴＡ工程92、非晶質化イオン注入工程93、ソース・ドレイン拡張領域への不純物注入工程94、ＳＰＥＲ工程95、サイドウォール形成工程96、及び、シリサイド形成工程97を含むことを示す。
図８Ｂは、ポケット不純物領域への不純物注入工程91、及び、活性化ＲＴＡ工程92を説明する図である。そして、図８Ｂはポケット不純物領域98を示す。
ポケット不純物領域への不純物注入工程91は、ポケット不純物領域98に、不純物原子又は不純物分子を、イオン化して、イオン注入装置によって、注入する工程である。そして、ポケット不純物領域98は、ソース・ドレイン拡張領域の底部に接し、その底部から基板の深さ方向に位置する。
活性化ＲＴＡ工程92は図３において説明した活性化ＲＴＡ工程と同様な工程である。【００６５】
図８Ｃは、非晶質化イオン注入工程93、ソース・ドレイン拡張領域への不純物注入工程94、及び、ＳＰＥＲ工程95を説明する図である。そして、図８Ｃはソース・ドレイン拡張領域99及び非晶質層100を示す。
非晶質化イオン注入工程93は、結晶半導体の表面に、原子又は分子をイオン化したものを、イオン注入装置によって注入することで、非晶質層100を結晶半導体表面に形成する工程である。そして、図５Ｂの非晶質化イオン注入工程と同様に、イオン注入する原子又は分子は、例えば、シリコン結晶基板の表面に非晶質層を形成する場合には、同属原子であって、質量の重いゲルマニウム(Ge)等が用いられる。又は、シリコン結晶に取り込まれても不活性な原子であって、質量の重いアルゴン(Ar)等が用いられる。
ただし、図８Ｃの非晶質層91の深さは、ソース・ドレイン拡張領域99の不純物の深さを超える程度である点で、図５Ｂの非晶質層の深さの程度とは異なる。また、図８Ｃの非晶質化イオン注入工程93はポケット不純物領域98の不純物を活性化した後で行われる点でも異なる。【００６６】
ソース・ドレイン拡張領域への不純物注入工程は、ソース・ドレイン拡張領域99を形成するための不純物原子又は不純物分子を、イオン化してイオン注入装置によって、注入する工程である。そして、ソース・ドレイン拡張領域99は、ＭＯＳトランジスタのチャネル領域に隣接して設けられており、ソース・ドレイン領域の一部をなしている。
ＳＰＥＲ工程95は図1に示した低温熱処理工程と同様なものである。そして、ＳＰＥＲ工程によれば、ソース・ドレイン拡張領域99に含まれる不純物は、低温熱処理にもかかわらず、活性化する。図1に示した低温熱処理工程と、上記のＳＰＥＲ工程は同様な効果を奏するからである。【００６７】
図８Ｄは、サイドウォール形成工程96を説明する図である。そして、図８Ｄはサイドウォール101を示す。
サイドウォール形成工程96は、絶縁膜を一定の厚さに堆積する工程と、異方性エッチングを行う工程とから構成されている。その結果、サイドウォール101が形成される。
図８Ｅは、シリサイド形成工程97を説明する図である。そして、シリサイド形成工程97は、金属層を一定の厚さで堆積する工程、金属層とシリコンを反応させるための熱処理を行う工程、及び、反応しなかった金属層を除去する工程とから構成されている。その結果、シリサイド層102が形成される。
なお、図７Ａ乃至図７Ｆ、及び、図８Ａ乃至図８Ｅにおいて、ソース・ドレイン拡張領域99に不純物を導入するために、イオン注入装置を用いたが、プラズマ装置等によって、不純物をイオン化し、バイアスをかけることにより、半導体基板に導入する方法を用いてもよい。また、ソース領域又はドレイン領域に不純物を拡散させるために、不純物を多く含む材料を堆積させたのち、熱処理を加えて拡散させる固相拡散法を用いてもよい。【００６８】
図７Ａ乃至図７Ｆ、及び、図８Ａ乃至図８Ｅによれば、実施例３の半導体装置の製造方法は、ＭＯＳトランジスタを備える半導体装置の製造方法であって、素子分離領域を形成した半導体基板を準備した後、ＭＯＳトランジスタのゲート絶縁膜を形成し、ＭＯＳトランジスタのゲート電極を形成する工程を含む。
実施例３の半導体装置の製造方法は不純物が深く拡散されている領域89を形成するために不純物を導入する工程を含む。
さらに、実施例３の半導体装置の製造方法はポケット不純物領域98を形成するために不純物を導入する工程を含む。
また、実施例３の半導体装置の製造方法は、不純物が深く拡散されている領域89と、ポケット不純物領域98とに含まれる不純物を活性化する工程を含む。
加えて、半導体基板の表面に、ソース・ドレイン拡張領域99を含むように、非晶質層100を形成する工程を含む。
加えて、実施例３の半導体装置の製造方法は、ポケット不純物領域98より浅い領域であって、ＭＯＳトランジスタのチャネル領域に隣接するソース・ドレイン拡張領域99に不純物を導入する工程を含む。
また、実施例３の半導体装置の製造方法は、固相エピタキシー法によって非晶質層100を再結晶化し、ソース・ドレイン拡張領域99に含まれる不純物を活性化する工程を含む。
なお、非晶質層100の形成、不純物の導入にはイオン注入法を用いることができる。【００６９】
ところで、実施例３の半導体装置の製造方法を用いた場合には、非晶質層100がソース・ドレイン拡張領域99を含むように形成されているため、固相エピタキシーをおこさせる程度の熱処理によって、上記の領域に含まれる不純物の活性化が行われる。【００７０】
従って、実施例３の半導体装置の製造方法は、ソース・ドレイン拡張領域99に含まれる不純物は固溶限界を超えて結晶に取り込まれるため、ソース・ドレイン拡張領域99の抵抗を下げる効果がある。そうすると、ソース・ドレイン拡張領域99の抵抗の低下により、ＭＯＳトランジスタのオン抵抗は向上する。【００７１】
さらに、実施例３の半導体装置の製造方法は、ソース・ドレイン拡張領域99に含まれる不純物を低温で活性化できる効果がある。そうすると、ソース・ドレイン拡張領域99に含まれる不純物を再拡散させることがない効果がある。そうすると、ソース・ドレイン拡張領域99の不純物接合の深さは、浅くすることができ、境界部分の不純物分布を急峻なものとすることができる。従って、ソース・ドレイン拡張領域99がＭＯＳトランジスタのチャネル領域に周り込むことがなく、チャネル幅が保たれるため、ＭＯＳトランジスタの特性が向上する。【００７２】
(実施例４)
実施例４は、ＭＯＳトランジスタが、ソース・ドレイン拡張領域、「ソース・ドレインブリッジ領域」、及び、ポケット不純物領域を備える場合に、固相エピタキシーが起きる程度の熱処理により、ソース・ドレイン領域、及び、ポケット不純物領域の不純物の活性化を行うこと目的として、ゲート電極形成後に非晶質層を形成することを特徴とする半導体装置の製造方法に関する実施例である。
ここで、ソース・ドレイン領域は、ソース・ドレイン拡張領域、ソース・ドレインブリッジ領域、及び、不純物が深く拡散されている領域とから構成されている。また、ソース・ドレイン拡張領域はＭＯＳトランジスタのチャネル領域に隣接して配置され、接合深さが浅い領域である。さらに、「ソース・ドレインブリッジ領域」はソース・ドレイン拡張領域と不純物が深く拡散されている領域をつなぐ領域である。そして、「ソース・ドレインブリッジ領域」の接合深さはソース・ドレイン拡張領域の接合深さより深く、一方、不純物が深く拡散されている領域の接合深さよりも浅い、すなわち、中程度の深さである。
なお、非晶質層とは、原子が無秩序に堆積している層をいい、アモルファス層ともいう。ただし、本実施例では、非晶質層には、多少、結晶格子が残っている状態も含まれるものとする。【００７３】
図９Ａ乃至図９Ｆ、及び、図10Ａ乃至図10Ｅは実施例４の半導体装置の製造方法を説明する図である。
図９Ａは実施例４の半導体装置の製造方法のフローチャートの前半部分を示す図である。そして、実施例４の半導体装置の製造方法は、ゲート電極形成工程105、ディスポーサブルサイドウォール形成工程106、ソース・ドレインブリッジ領域への不純物の注入工程107、追加サイドウォール形成工程108、ソース・ドレイン領域への不純物注入工程109、活性化ＲＴＡ工程110、及び、ディスポーサブルサイドウォール除去工程111を含む。【００７４】
図９Ｂはゲート電極形成工程105を説明する図である。そして、図９Ｂは、半導体基板112、素子分離領域113、及び、ゲート電極114を示す。
ゲート電極形成工程105は、素子分離領域113を形成した半導体基板112を用意する工程、ゲート絶縁膜を形成する工程、ゲート電極114用導電体層を形成する工程、及び、ゲート電極114用導電体層をエッチングして、ＭＯＳトランジスタのゲート電極114を形成する工程から構成されている。
素子分離領域113を形成した半導体基板112を用意する工程は図３Ｂの半導体基板を用意する工程と同様な工程である。また、ゲート電極114用導電体層を形成する工程、及び、ゲート電極114用導電体層をエッチングして、ＭＯＳトランジスタのゲート電極114を形成する工程は図７Ｂに示す工程と同様な工程である。
図９Ｃはディスポーサブルサイドウォール形成工程106を説明するための図である。そして、図９Ｃはディスポーサブルサイドウォール115を示す。
ディスポーサブルサイドウォール形成工程106は、絶縁膜を一定の厚さで堆積する工程、その絶縁膜を異方性エッチングする工程から構成されている点で、図３Ｃの工程と同様なものである。【００７５】
図９Ｄはソース・ドレインブリッジ領域への不純物の注入工程107を説明する図である。そして、図９Ｄはソース・ドレインブリッジ領域116を示す。ソース・ドレインブリッジ領域116は、ソース・ドレイン拡張領域と、不純物が深く拡散されている領域とをブリッジする領域である。ソース・ドレインブリッジ領域116の接合深さは不純物が深く拡散されている領域の接合深さとソース・ドレイン拡張領域の接合深さとの中間の深さである。
そこで、図９Ｄで説明する工程は、ソース・ドレインブリッジ領域116に不純物の注入を行う工程である。なお、イオン注入される不純物の種類は、ソース・ドレインブリッジ領域117がソース・ドレイン領域の一部であることから、Ｎ型トランジスタにおいてはＮ型不純物が使用され、Ｐ型トランジスタにはＰ型不純物が使用される。【００７６】
図９Ｅは、追加サイドウォール形成工程108、ソース・ドレイン領域への不純物注入工程109、及び、活性化ＲＴＡ工程110を説明する図を示す。そして、図９Ｅは追加サイドウォール117、及び、不純物が深く拡散されている領域118を示す。
追加サイドウォール形成工程108は、膜厚が一定の絶縁膜を堆積し、異方性エッチングによりディスポーサブルサイドウォール115に加えて、さらに、追加サイドウォール117を形成する工程である。
ソース・ドレイン領域への不純物注入工程109は、不純物が深く拡散されている領域118へ、N型トランジスタの場合にはN型不純物を、Ｐ型トランジスタの場合にはＰ型不純物を、イオン注入する工程である。
活性化ＲＴＡ工程110は、ＲＴＡを利用して短時間の熱処理を行う工程であり、図３Ｄを用いて説明した活性化ＲＴＡ工程と同様な工程である。
図９Ｆはディスポーサブルサイドウォール除去工程111を説明する図を示す。そして、ディスポーサブルサイドウォール除去工程111は、等方性エッチングを行うことにより、ディスポーサブルサイドウォール115及び追加サイドウォール117を除去する工程である。【００７７】
図10Ａは、実施例４の半導体装置の製造方法のフローチャートの後半部分を示す図である。そして、実施例４の半導体装置の製造方法は、オフセットスペーサ形成工程119、非晶質化イオン注入工程120、ポケット不純物領域への不純物注入工程121、ソース・ドレイン拡張領域への不純物注入工程122、ＳＰＥＲ工程123、サイドウォール形成工程124、及び、シリサイド形成工程125を含む。
図10Ｂはオフセットスペーサ形成工程119を説明する図である。そして、図10Ｂはオフセットスペーサ126を示す。そこで、図10Ｂのオフセットスペーサを形成する工程119と図４Ｂのオフセットスペーサを形成する工程は同様なものである。【００７８】
図10Ｃは、非晶質化イオン注入工程120、ポケット不純物領域への不純物注入工程121、及び、ソース・ドレイン拡張領域への不純物注入工程122を説明する図である。そして、非晶質層127、ソース・ドレイン拡張領域128、及び、ポケット不純物領域129を示す。
非晶質化イオン注入工程120は、結晶半導体の表面に、原子又は分子をイオン化したものを、イオン注入装置によって注入することで、非晶質層127を結晶半導体表面に形成する工程である。ただし、図10Ｃの非晶質層127の深さは、ポケット不純物領域129の不純物の深さを超える程度である点で、図４Ｃの非晶質層の深さの程度と同様である。すなわち、シリコン結晶基板の表面に非晶質層を形成する場合には、原子周期率表における同属原子であって、質量の重いゲルマニウム(Ge)等、あるいは、シリコン結晶に取り込まれても不活性な原子であって、質量の重いアルゴン(Ar)等が用いられる。
ポケット不純物領域への不純物注入工程121は、ポケット不純物領域129に、不純物原子又は不純物分子を、イオン化して、イオン注入装置によって、注入する工程である。そして、ポケット不純物領域129は、ソース・ドレイン拡張領域128の底部に接し、その底部から基板の深さ方向に位置する。ただし、ポケット不純物領域129へ不純物をイオン注入する際には、イオン注入を基板表面に対して斜めから行うため、ソース・ドレイン拡張領域128の下方のみならず、側面方向にも、ポケット不純物領域26のための不純物が周り込む場合もある。
ソース・ドレイン拡張領域への不純物注入工程122はソース・ドレイン拡張領域128を形成するための不純物原子又は不純物分子を、イオン化してイオン注入装置によって、注入する工程である。そして、ソース・ドレイン拡張領域128は、ＭＯＳトランジスタのチャネル領域に隣接して設けられており、ソース・ドレイン領域の一部をなしている。
図10Ｄは、ＳＰＥＲ工程123、及び、サイドウォール形成工程124を説明する図である。そして、図10Ｄはサイドウォール130を示す。
ＳＰＥＲ工程123は図1に示した低温固相成長による不純物活性工程と同様なものである。ＳＰＥＲ工程123によれば、ポケット不純物領域129、及び、ソース・ドレイン拡張領域128に含まれる不純物は、低温熱処理にもかかわらず、活性化する。図1に示した低温熱処理工程と、上記のＳＰＥＲ工程123は同様な効果を奏するからである。
サイドウォール形成工程124は、絶縁膜を一定の厚さに堆積する工程と、異方性エッチングを行う工程とから構成されている。その結果、サイドウォール130が形成される。【００７９】
図10Ｅは、シリサイド形成工程125を説明する図である。そして、図10Ｅはシリサイド層131を示す。シリサイド形成工程125は、金属層を一定の厚さで堆積する工程、金属層とシリコンを反応させるための熱処理を行う工程、及び、反応しなかった金属層を除去する工程とから構成されている。その結果、シリサイド層131が形成される。【００８０】
図９Ａ乃至図９Ｆ、及び、図10Ａ乃至図10Ｅによれば、実施例４の半導体装置の製造方法は、ＭＯＳトランジスタを備える半導体装置の製造方法であって、素子分離領域を形成した半導体基板を準備した後、半導体基板の表面に、ポケット不純物領域129と、ソース・ドレイン拡張領域128とを含むように、非晶質層127を形成する工程を含む。
なお、実施例４の半導体装置の製造方法においては、非晶質層127を形成する工程は、ポケット不純物領域129と、ソース・ドレイン拡張領域128に対して不純物をイオン注入する直前に行われている。しかし、実施例２の半導体装置の製造方法と同様に、非晶質層127を形成する工程は、素子分離領域を形成した後であって、ゲート電極形成前であってもよい。
また、実施例４の半導体装置の製造方法は不純物が深く拡散されている領域118を形成するために不純物を導入する工程を含む。さらに、実施例４の半導体装置の製造方法はポケット不純物領域129を形成するために不純物を導入する工程を含む。加えて、実施例４の半導体装置の製造方法は、ポケット不純物領域129より浅い領域であって、ＭＯＳトランジスタのチャネル領域に隣接するソース・ドレイン拡張領域128に不純物を導入する工程を含む。
さらに、実施例４の半導体装置の製造方法は、ソース・ドレインブリッジ領域116に不純物を導入する工程を含む。また、実施例４の半導体装置の製造方法は、固相エピタキシー法によって非晶質層127を再結晶化し、ポケット不純物領域129に含まれる不純物と、ソース・ドレイン拡張領域128に含まれる不純物を同時に活性化する工程を含む。
さらに、実施例４の半導体装置の製造方法は、ＭＯＳトランジスタのゲート絶縁膜を形成し、ＭＯＳトランジスタのゲート電極を形成する工程を含む。なお、非晶質層127の形成、不純物の導入にはイオン注入法を用いることができる。【００８１】
ところで、通常は、ポケット不純物領域129の低部を超える程度までの深さを備える非晶質層127を、半導体表面全面に形成した後、ＭＯＳトランジスタを形成すると、そのＭＯＳトランジスタの特性は劣化する。ＭＯＳトランジスタのチャネル領域に、非晶質層127が形成されるため、熱処理工程で再結晶化させても、チャネル領域に結晶格子の乱れがのこるからである。すなわち、チャネル領域の結晶格子の乱れによって、ＭＯＳトランジスタのキャリヤーの移動度がおちるからである。
しかし、実施例４の半導体装置の製造方法を用いた場合には、非晶質層127がポケット不純物領域129、及び、ソース・ドレイン拡張領域128を含むように形成されているため、固相エピタキシーをおこさせる程度の熱処理によって、上記の領域に含まれる不純物の活性化が行われる。【００８２】
従って、実施例４の半導体装置の製造方法によれば、ポケット不純物領域129及びソース・ドレイン拡張領域128に含まれる不純物は固溶限界を超えて結晶に取り込まれるため、ソース・ドレイン拡張領域128の抵抗を下げる効果がある。そうすると、ＭＯＳトランジスタのキャリヤーの移動度の低下による、ＭＯＳトランジスタのオン抵抗の劣化を、ソース・ドレイン拡張領域128の抵抗の低下により補い、ＭＯＳトランジスタのオン抵抗は向上する。【００８３】
さらに、実施例４の半導体装置の製造方法は、ポケット不純物領域129に含まれる不純物と、ソース・ドレイン拡張領域128に含まれる不純物を低温で活性化できる効果がある。そうすると、ポケット不純物領域129に含まれる不純物と、ソース・ドレイン拡張領域128に含まれる不純物を再拡散させることがない効果がある。そうすると、ソース・ドレイン拡張領域128の不純物接合の深さは、浅くすることができ、境界部分の不純物分布を急峻なものとすることができる。また、ポケット不純物領域129の不純物濃度を濃いままに保つことができるため、バイポーラ動作による、ソース領域とドレイン領域間のリーク電流を抑制することができる。
【産業上の利用可能性】
【００８４】
本発明は、ＭＯＳトランジスタのポケット不純物領域に含まれる不純物の再拡散の防止及び不純物の活性化の向上を図るとともに、ＭＯＳトランジスタの特性の低下を抑制したことを特徴とする半導体装置の製造方法を提供することができる。
【符号の説明】
【００８５】
１  非晶質化イオン注入工程
２  不純物イオン注入工程
３  低温熱処理工程
４  非晶質化イオン注入
５  半導体基板
６  不純物層
７  非晶質表面層
８  矢印
10  ゲート電極形成工程
11  ディスポーサブルサイドウォール形成工程
12  ソース・ドレイン領域への不純物注入工程
13a、13b  活性化ＲＴＡ
14  ディスポーサブルサイドウォール除去工程
15  オフセットスペーサ形成工程
16  ポケット不純物領域への不純物注入工程
17  非晶質化イオン注入工程
18  ソース・ドレイン拡張領域への不純物工程
19  半導体基板
20  素子分離領域
21  ゲート電極
22  不純物が深く拡散されている領域
23  ディスポーサブルサイドウォール
24  オフセットスペーサ
25  ソース・ドレイン拡張領域
26  ポケット不純物領域
27  非晶質化領域
30  ゲート電極形成工程
31  ディスポーサブルサイドウォール形成工程
32  ソース・ドレイン領域への不純物の注入工程
33  活性化ＲＴＡ工程
34  ディスポーサブルサイドウォール除去工程
35  素子分離領域
36  半導体基板
37  ゲート電極
38  ディスポーサブルサイドウォール
39  不純物が深く拡散されている領域
40  オフセットスペーサ形成工程
41  非晶質化イオン注入工程
42  ポケット領域への不純物注入工程
43  ソース・ドレイン拡張領域への不純物注入工程
44  ＳＰＥＲ工程
45  サイドウォール形成工程
46  シリサイド形成工程
47  オフセットスペーサ
48  非晶質層
49  ポケット不純物領域
50  ソース・ドレイン拡張領域
51  サイドウォール
52  シリサイド層
55  全面非晶質層形成工程
56  ゲート電極形成工程
57  ディスポーサブルサイドウォール形成工程
58  ソース・ドレイン領域への不純物注入工程
59  ディスポーサブルサイドウォール除去工程
60  オフセットスペーサ形成工程
61  半導体基板
62  素子分離領域
63  非晶質層
64  ゲート電極
65  ディスポーサブルサイドウォール
66  不純物が深く拡散されている領域
67  オフセットスペーサ
68  ポケット領域への不純物注入工程
69  ソース・ドレイン拡張領域への不純物注入工程
70  ＳＰＥＲ工程
71  サイドウォール形成工程
72  シリサイド形成工程
73  ポケット不純物領域
74  ソース・ドレイン拡張領域
75  サイドウォール
76  シリサイド層
80  ゲート電極形成工程
81  ディスポーサブルサイドウォール形成工程
82  ソース・ドレイン領域への不純物注入工程
83  ディスポーサブルサイドウォール除去工程
84  オフセットスペーサ形成工程
85  半導体基板
86  素子分離領域
87  ゲート電極
88  ディスポーサブルサイドウォール
89  不純物が深く拡散されている領域
90  オフセットスペーサ
91  ポケット不純物領域への不純物注入工程
92  活性化ＲＴＡ工程
93  非晶質化イオン注入工程
94  ソース・ドレイン拡張領域への不純物注入工程
95  ＳＰＥＲ工程
96  サイドウォール形成工程
97  シリサイド形成工程
98  ポケット不純物領域
99  ソース・ドレイン拡張領域
100  非晶質層
101  サイドウォール
102  シリサイド層
105  ゲート電極形成工程
106  ディスポーサブルサイドウォール形成工程
107  ソース・ドレインブリッジ領域への不純物の注入工程
108  追加サイドウォール形成工程
109  ソース・ドレイン領域への不純物注入工程
110  活性化ＲＴＡ工程
111  ディスポーサブルサイドウォール除去工程
112  半導体基板
113  素子分離領域
114  ゲート電極
115  ディスポーサブルサイドウォール
116  ソース・ドレインブリッジ領域
117  追加サイドウォール
118  不純物が深く拡散されている領域
119  オフセットスペーサ形成工程
120  非晶質化イオン注入工程
121  ポケット不純物領域への不純物注入工程
122  ソース・ドレイン拡張領域への不純物注入工程
123  ＳＰＥＲ工程
124  サイドウォール形成工程
125  シリサイド形成工程
126  オフセットスペーサ
127  非晶質層
128  ソース・ドレイン拡張領域
129  ポケット不純物領域
130  サイドウォール
131  シリサイド層
【図１】
2007080647.tif 000003
【図２】
2007080647.tif 000004
【図３】
2007080647.tif 000005
【図４】
2007080647.tif 000006
【図５】
2007080647.tif 000007
【図６】
2007080647.tif 000008
【図７】
2007080647.tif 000009
【図８】
2007080647.tif 000010
【図９】
2007080647.tif 000011
【図１０】
2007080647.tif 000012
【国際調査報告】
2007080647.tif 000013
2007080647.tif 000014
2007080647.tif 000015
2007080647.tif 000016
2007080647.tif 000017
2007080647.tif 000018