(57)【要約】  耐湿性を向上したパッドを備えた半導体装置を提供する。  半導体装置は、半導体基板に形成された複数の半導体素子を含む回路部と、回路部を覆って、半導体基板上に形成された絶縁積層と、絶縁積層中に形成され、配線パターンとビア導電体とを含む多層配線構造と、半導体基板上方に形成され、多層配線構造に接続されたパッド電極構造を含み、パッド電極構造は、複数層のパッド用配線パターンと、パッド用配線パターン間を接続するパッド用ビア導電体を含み、少なくとも最上層のパッド用配線パターンはパッドパターンと、その外側をループ状に取り囲むシールパターンを含み、他のパッド用配線パターンの少なくとも1つは連続した、シールパターンに対応する大きさの拡大パッドパターンを有し、パッド用ビア導電体は、パッドパターンに対応して配置された複数の柱状ビア導電体とシールパターンに対応して配置されたループ状壁部とを含む。
2007074530.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された複数の半導体素子を含む回路部と、
前記回路部を覆って、前記半導体基板上に形成された絶縁積層と、
前記絶縁積層中に形成され、配線パターンとビア導電体とを含む多層配線構造と、
前記半導体基板上方に形成され、前記多層配線構造に接続されたパッド電極構造であって、複数層のパッド用配線パターンと、前記パッド用配線パターン間を接続するパッド用ビア導電体を含み、少なくとも最上層のパッド用配線パターンはパッドパターンと前記パッドパターンから距離をおいて、ループ状に取り囲むシールパターンを含み、最上層以外のパッド用配線パターンの少なくとも1つは連続した、前記シールパターンに対応する大きさの拡大パッドパターンを有し、前記パッド用ビア導電体は、前記パッドパターンに対応して配置された複数の柱状ビア導電体と前記シールパターンに対応して配置されたループ状壁部とを含み、前記パッド用配線パターンのパッドパターンまたは前記拡大パッドパターンと前記柱状ビア導電体とが積層ボンディングパッドを構成し、前記拡大パッドパターンと前記シールパターンおよび前記ループ状壁部とが前記積層ボンディングパッドを取り囲み、水分、水素を遮蔽する機能を有するカップ状耐湿構造を形成するパッド電極構造と、
を有する半導体装置。
【請求項２】
最下層の前記パッド用配線パターンは、前記拡大パッドパターンを有し、前記耐湿リングと前記最下層のパッド用配線パターンは底の閉じたループ状壁部を構成する請求項1記載の半導体装置。
【請求項３】
最上層、最下層以外の前記パッド用配線パターンの少なくとも1つが、前記拡大パッドパターンを有する請求項２記載の半導体装置。
【請求項４】
最下層以外の前記パッド用配線層パターンが、前記パッドパターンと前記シールパターンを有する請求項２記載の半導体装置。
【請求項５】
最上層以外の前記パッド用配線パターンは前記配線パターンと同一層で形成され、最上層以外の前記パッド用ビア導電体は前記ビア導電体と同一層で形成されている請求項１〜４のいずれか１項記載の半導体装置。
【請求項６】
最上層の前記パッド用配線パターンはアルミニウムを用いて形成され、前記ビア導電体および前記パッド用ビア導電体はタングステンを用いて形成されている請求項１〜５のいずれか１項記載の半導体装置。
【請求項７】
前記半導体基板の外周に沿って、前記パッド電極構造外側で、前記絶縁積層を貫通して形成された外側チップ耐湿リング、
をさらに有する請求項１〜６のいずれか１項記載の半導体装置。
【請求項８】
前記絶縁積層は、前記半導体素子を覆って前記半導体基板上に形成された窒化シリコン又は酸化窒化シリコンの下部保護膜を含み、
前記半導体素子に接続され、前記下部保護膜を貫通して上方に延在する下部ビア導電体と、
前記最下層のパッド用配線パターンの周辺部下面のループ状領域に接続され、下方に延在し、前記下部保護膜に達する下部ループ状壁部と、
をさらに有する請求項１〜７のいずれか１項記載の半導体装置。
【請求項９】
前記下部ビア導電体と前記下部ループ状壁部とが同一層で形成されている請求項８記載の半導体装置。
【請求項１０】
前記半導体基板上方に形成され、下部電極と、酸化物強誘電体膜と、上部電極とを含む強誘電体キャパシタを更に有し、前記多層配線構造は前記強誘電体キャパシタ上方に配置されている請求項１〜９のいずれか１項記載の半導体装置。
請求項３記載の半導体装置。
【請求項１１】
前記絶縁積層が、前記強誘電体キャパシタの下に、水分、水素を遮蔽する機能を有する下地保護膜を含む請求項１０記載の半導体装置。
【請求項１２】
前記下地保護膜が、酸化アルミニウム、酸化チタンのいずれかを用いて形成されている請求項１１記載の半導体装置。
【請求項１３】
前記絶縁積層が、前記柱状ビア導電体と交差する第１レベルに配置され、水分、水素を遮蔽する機能を有する第１絶縁バリア層を含む請求項１〜１２のいずれか１項記載の半導体装置。
【請求項１４】
前記絶縁積層が、前記第１レベルと異なる第２レベルに配置され、前記柱状ビア導電体と交差する、水分、水素を遮蔽する機能を有する第２絶縁バリア層をさらに含む請求項１３記載の半導体装置。
【請求項１５】
前記絶縁積層が、最上層の前記パッド用配線パターン上面に接する、水分、水素を遮蔽する機能を有する第３絶縁バリア層を含む請求項１〜１４のいずれか１項記載の半導体装置。
【請求項１６】
前記絶縁バリア層が、酸化アルミニウム、酸化チタニウムのいずれかを用いて形成されている請求項１３〜１５のいずれか１項記載の半導体装置。
【請求項１７】
前記絶縁バリア層の厚さが、２０−１００ｎｍの範囲内である請求項１６記載の半導体装置。
【請求項１８】
前記パッド用配線パターンの少なくとも1つは、前記パッドパターンと前記シールパターンと接続する第１配線部と、前記シールパターンからさらに外側に延在する第２配線部、または前記拡大パッドパターンから外側に延在する第３配線部をさらに有する請求項１〜１７のいずれか１項記載の半導体装置。
【請求項１９】
前記パッド電極構造より内側で、前記絶縁積層を貫通してループ状に形成され、前記第２または第３配線部と交差する部分で切りかかれている内側チップ耐湿リング
をさらに有する請求項１８記載の半導体装置。
【請求項２０】
複数のチップ領域を含む半導体基板の各チップ領域に複数の半導体素子を形成する工程と、
前記複数の半導体素子を覆って、前記半導体基板上に下部層間絶縁膜を形成する工程と、
前記下部層間絶縁膜上に、強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆って、前記下部層間絶縁膜上に絶縁積層を形成する工程と、
前記絶縁積層中に配置された多層配線構造を形成する工程と、
前記半導体基板上方に配置され、前記多層配線構造に接続されたパッド電極構造を形成する工程であって、前記絶縁積層中に複数のパッド用配線パターンと、前記パッド用配線パターン間を接続するパッド用ビア導電体を含み、少なくとも最上層のパッド用配線パターンはパッドパターンと前記パッドパターンを距離をおいて取り囲むシールパターンを含み、最上層以外のパッド用配線パターンの少なくとも1つは連続した、前記シールパターンに対応する大きさの拡大パッドパターンを有し、前記パッド用ビア導電体は、前記パッドパターンに対応して配置された複数の柱状ビア導電体と前記シールパターンに対応して配置されたループ状壁部とを含み、前記パッド用配線パターンのパッドパターンまたは前記拡大パッドパターンと前記柱状ビア導電体とが積層ボンディングパッドを構成し、前記シールパターンおよび前記拡大パッドパターンの周縁部と前記ループ状壁部とが前記積層ボンディングパッドを取り囲み、水分、水素を遮蔽する機能を有する耐湿リングを形成するパッド電極構造を形成する工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に外部回路との接続や検査のためのパッドを有する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路装置において、回路部に水分が侵入すると、半導体集積回路装置の性能が損なわれることはよく知られている。チップ外周から浸入する水分を遮断するためにチップ外周に沿って水分を遮蔽する耐湿リングを形成することが行われている。【０００３】
特開２００２−２７０６０８号公報（出願人：富士通ヴィエルエスアイ）は、層間絶縁膜に配線パターンとビア導電体とを埋め込むダマシン配線構造の半導体装置において、チップ外周に沿った耐湿リングをビア導電体と同じ層で形成したビアリングと，配線パターンと同じ層で形成した配線リングとの積層で形成することを提案する。【０００４】
特開２００４−２９７０２２号公報（出願人：ＮＥＣエレクトロニクス）は、チップ外周に沿って複数の耐湿（シール）リングを配置し、その底面は半導体基板の拡散領域に接続することを提案する。【０００５】
半導体集積回路装置は、最上配線層と同層又はその上に、検査のためのプローブ針を当接したり、外部回路との接続のためのワイヤをボンディングするパッドを有する。パッドは、配線の他のパターンと比べて比較的大きな寸法を有し、パッド上面は露出して、プローブ針を当接したり、接続ワイヤをボンディングできるようにされている。半導体集積回路装置を完成するまでには、複数回の検査を行い、最終的に良品と判定されたもののみをパッケージする。【０００６】
検査においてプローブ針をパッドに当てると、パッドに亀裂が生じることがある。亀裂を生じてもパッドにワイヤをボンディングすることはでき、製品化することはできる。しかし、ワイヤボンディング後もパッド表面は露出された状態であり、亀裂から水分や水素が浸入しやすくなる。浸入した水分や水素が配線や酸化物に達すると、化学反応を生じ、半導体装置の性能に影響を与える。【０００７】
特開２００４−１３４４５０号公報（出願人：富士通）は、パッドを平面状パッド層と、ループ状（筒状）ビア壁との交互積層で形成することを提案する。最表面に露出した平面状パッド層に亀裂が生じても、下方に侵入した水分は下のループ状ビア壁と平面状パッド層とが構成するカップ状シール構造によって拡散が阻止され、回路部への侵入を阻まれる。【０００８】
特開２００５−１７５２０４号公報（出願人：富士通）は、パッドの内側に第1の耐湿リングを配し、パッドの外側に第2の耐湿リングを配することを提案する。導電性耐湿リングの場合、パッドに接続する配線部では第1の耐湿リングは切り欠かれる。【０００９】
近年、強誘電体キャパシタを用い、強誘電体の分極反転を利用して情報を記憶する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を断っても記憶された情報が消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性、および低消費電力の実現が期待できる。【００１０】
強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜をキャパシタ誘電体膜として一対の電極間に挟んだ強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても分極を維持する。印加電圧の極性を反転すると、分極の極性も反転する。この分極を検出すれば、情報を読み出すことができる。強誘電体膜の材料としては、残留分極量が大きな、例えば１０μＣ／ｃｍ２〜３０μＣ／ｃｍ２程度の、ＰＺＴ（Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等のペロブスカイト結晶構造を有する酸化物強誘電体が主として用いられている。特性の優れた酸化物強誘電体膜を形成するためには酸化性雰囲気中での成膜、ないしは熱処理が必要であり、下部電極（必要に応じて上部電極も）は酸化しにくい貴金属や、酸化しても導電性である貴金属ないし貴金属酸化物で形成するものが多い。【００１１】
強誘電体キャパシタ作成前に、シリコン基板にはトランジスタ、下層層間絶縁膜が形成される。下層層間絶縁膜を貫通し、トランジスタに接続するＷなどの導電性プラグを形成した後に、下部電極、強誘電体膜、上部電極を含む強誘電体キャパシタを形成する。強誘電体膜成膜時の酸化性雰囲気が下部構造に悪影響を与えないようにする必要がある。その後、層間絶縁膜を介して、多層配線を形成する。【００１２】
半導体集積回路装置の層間絶縁膜は酸化シリコンで形成される場合が多い。酸化シリコンは水分との親和性が高い。外部から水分が浸入すると、水分は層間絶縁膜を通って配線、キャパシタ、トランジスタなどに達することができる。キャパシタ、特に強誘電体キャパシタに水分が達すると、誘電体膜、特に強誘電体膜の特性が劣化する。強誘電体膜が浸入した水分に由来する水素によって還元され、酸素欠陥が生じると結晶性が低下してしまう。残留分極量や誘電率が低下するなどの特性劣化が生じる。長期間の使用によっても同様の現象が生じる。水素が侵入すれば、水分より直接的に特性劣化を生じさせる。多層配線の上に耐湿性を有するカバー膜が形成され、半導体チップ周縁に沿って、耐湿リングを形成し、水分、水素の侵入を防止することが行なわれる。しかし、テスト、外部との接続を行なうボンディングパッドは、露出した状態でなくてはならない。【００１３】
耐湿リングを有する半導体集積回路装置において、外部より侵入する水分、水素の影響を最も受けやすい場所は、パッドとその周辺部と考えられる。例えば、パッドを含む最上配線を覆って酸化シリコン膜などの層間絶縁膜、窒化シリコン膜、ポリイミド膜を形成するが、パッドへの電気的接触を可能とするためパッド上のポリイミド膜、窒化シリコン膜、酸化シリコン膜は除去される。外部からの水分、水素はパッド電極に直接接することができる。【００１４】
特開２００３−１７４１４６号公報（出願人：富士通）は、２種類の酸化貴金属膜の積層で上部電極を形成することを提案する。強誘電体膜成膜時の酸化性雰囲気が悪影響を与えないように半導体基板に形成したトランジスタは、窒化シリコン膜や酸化窒化シリコン膜等の酸素遮蔽能を有する絶縁性バリア膜で覆われる。還元性雰囲気中での熱処理により強誘電体キャパシタの特性が劣化しないように、強誘電体キャパシタはアルミナなどの水素遮蔽能を有する絶縁性バリア膜で被覆される。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、耐湿（耐水分、耐水素）性の優れたボンディングパッドを備えた半導体装置を提供することである。【００１６】
本発明の他の目的は、ボンディングパッドに亀裂が生じても、水素、水分に対する耐性を維持することのできる半導体装置を提供することである。
【課題を解決するための手段】
【００１７】
本発明の１観点によれば、
半導体基板と、
前記半導体基板に形成された複数の半導体素子を含む回路部と、
前記回路部を覆って、前記半導体基板上に形成された絶縁積層と、
前記絶縁積層中に形成され、配線パターンとビア導電体とを含む多層配線構造と、
前記半導体基板上方に形成され、前記多層配線構造に接続されたパッド電極構造であって、複数層のパッド用配線パターンと、前記パッド用配線パターン間を接続するパッド用ビア導電体を含み、少なくとも最上層のパッド用配線パターンはパッドパターンと前記パッドパターンから距離をおいて、ループ状に取り囲むシールパターンを含み、最上層以外のパッド用配線パターンの少なくとも1つは連続した、前記シールパターンに対応する大きさの拡大パッドパターンを有し、前記パッド用ビア導電体は、前記パッドパターンに対応して配置された複数の柱状ビア導電体と前記シールパターンに対応して配置されたループ状壁部とを含み、前記パッド用配線パターンのパッドパターンまたは前記拡大パッドパターンと前記柱状ビア導電体とが積層ボンディングパッドを構成し、前記拡大パッドパターンと前記シールパターンおよび前記ループ状壁部とが前記積層ボンディングパッドを取り囲み、水分、水素を遮蔽する機能を有するカップ状耐湿構造を形成するパッド電極構造と、
を有する半導体装置
が提供される。
【発明の効果】
【００１８】
パッド電極構造の耐湿性が向上する。【００１９】
パッド電極構造に亀裂が生じても、回路部に水素、水分が浸入しにくい。【００２０】
強誘電体メモリの特性劣化を低減できる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の基本的構成を示す平面図および断面図である。
【図２−１】／
【図２−２】／
【図２−３】／
【図２−４】／
【図２−５】／
【図２−６】／
【図２−７】／
【図２−８】／
【図２−９】／
【図２−１０】／
【図２−１１】図２Ａ−２Ｓは、第１の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図３−１】／
【図３−２】図３Ａ−３Ｂは、第１の実施例の変形例を示す断面図である。
【図４−１】／
【図４−２】／
【図４−３】図４Ａ−４Ｅは、第２の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図５−１】／
【図５−２】／
【図５−３】図５Ａ−５Ｄは、第３の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図６−１】／
【図６−２】図６Ａ−６Ｆは、第４の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図７】図７は、変形例を示す断面図である。
【図８】図８は、他の変形例を示す断面図である。
【００２２】
図中の参照記号の説明：
ＰＤ  パッドパターン、ＳＲ  シールリングパターン、ＳＷ  シールウォール（ループ状壁部）、ＣＰＬ  接続プラグ、ＥＰＤ  拡大パッドパターン、１  半導体基板（シリコンウエハ）、２  素子分離領域、ＰＷ  ｐ型ウェル、ＮＷ  ｎ型ウェル、Ｇ  ゲート電極、３  ゲート絶縁膜、４ゲート電極、５  絶縁膜、６  サイドウォールスペーサ、Ｓ／Ｄ  ソース／ドレイン領域、ＥＸ  エクステンション領域、ＨＤ  高濃度領域、７  ＳｉＯＮ膜、８、９  酸化シリコン膜、１１  酸化アルミニウム膜、ＬＥ  下部電極、ＦＤ  強誘電体膜、ＵＥ  上部電極、１６  酸化アルミニウム膜、１８  層間絶縁膜（ＴＥＯＳ酸化シリコン膜）、ＲＰ  レジストパターン、ＣＨ  コンタクトホール、ＰＬ  導電性（Ｗ）プラグ、２１  ＳｉＯＮ膜、Ｍ１  メタル配線層、Ｍ１Ｗ  メタル配線、ＢＭ  （パッド用）ベースメタル、ＯＲ  （外部）耐湿リング、２２  酸化アルミニウム膜、２３，２４  酸化シリコン膜、３３，３４  酸化シリコン膜、４３  酸化シリコン膜、４５  窒化シリコン膜、４６  ポリイミド膜、
【発明を実施するための最良の形態】
【００２３】
図１Ａ−１Ｄは，本発明の基本的構成を概略的に示す。図１Ａ−1Ｃは平面図であり、図１Ｄは断面図である。【００２４】
パッド電極構造を配線層とビア導電体層の積層で形成する。【００２５】
図１Ａは、最上配線層及び他の配線層に用いる配線パターンを示す。配線パターンは、パッドパターンＰＤと、パッドパターンＰＤ周囲を間隔をおいて取り囲むループ状シールパターン（パッド用シールリング）ＳＲを含む。【００２６】
図１Ｂは、ビア導電体層の構成を示す。パッド電極構造のビア導電体層は、パッドパターンＰＤに対応する領域に形成された柱状の接続プラグＣＰＬとシールパターンＳＲに対応する領域に形成されたループ状の壁部であるシールウォールＳＷを含む。【００２７】
図１Ｃは、最上層以外の配線層の少なくとも１つに用いられる拡大パッドパターンＥＰＤを示す。拡大パッドパターンＥＰＤは連続した領域であり、パッドパターンＰＤに対応する領域から連続し、シールパターンＳＲに対応する領域まで延在する配線パターンである。【００２８】
配線パターンとして図１Ａ又は図１Ｃに示される構造を用い、配線パターン間のビア導電体層として図１Ｂに示すビア導電体層を用いる。【００２９】
図１Ｄは、その組合せの１例を示す。最上層に配置された配線パターンは、図１Ａに示す配線パターンであり、中央にパッドパターンＰＤ１、その周囲にシールパターンＳＲ１を有する。その下方には、接続プラグＣＰＬ１とシールウォールＳＷ１を含むビア導電体層が形成され、その下に最上層の配線パターンと同一形状のパッドパターンＰＤ２、シールパターンＳＲ２が配置され、その下には最上層下のビア導電体層と同一構造の接続プラグＣＰＬ２、シールウォールＳＷ２が配置される。その下方には、拡大パッドパターンＥＰＤ１が配置される。この構成では、拡大パターンＥＰＤ１とその周辺上のシールウォールＳＷ２、ＳＷ１、シールパターンＳＲ２、ＳＲ１がカップ状の耐湿構造を構成する。拡大パッドパターンＥＰＤ１の下にはビア導電体層の接続プラグＣＰＬ３、シールウォールＳＷ３を介して他の拡大パッドパターンＥＰＤ２が配置されている。この構成では、拡大パッドパターンＥＰＤ２とビア導電体層のシールウォールＳＷ３が拡大パッドパターンＥＰＤ１の底面に接続されたカップ状の耐湿リング構造を構成する。なお、拡大パッドパターンＥＰＤは、最上層以外のどの層に用いても良く、積層構造の少なく１つに用いる。好ましくは、最下層は拡大パッドパターンＥＰＤで構成する。このような構成によれば、最上配線層のパッドパターンＰＤ１に印加される応力などでパッドパターンＰＤに亀裂が生じても、亀裂から進入する水分、水素が周囲に拡散しようとしてもカップ状耐湿リング構造によって拡散を抑制される。シールパターンＳＲは、パッドパターンＰＤから分離されているので、パッドパターンＰＤに応力印加などで亀裂が生じても、シールパターンＳＲがダメージを受けることは少ない。【００３０】
以下、より具体的な実施例について説明する。【００３１】
図２Ａ−２Ｓは、第１の実施例による半導体装置の製造方法の主要工程を概略的に示す断面図、及び補助的平面図である。【００３２】
図２Ａに示すように、例えばシリコン基板で形成された半導体基板１に回路構成に必要なｎ型ウェルＮＷ及びｐ型ウェルＰＷを形成し、活性領域を取り囲む素子分離領域２を形成する。図示の構成では素子分離領域２は、シリコン局所酸化（ＬＯＣＯＳ）で形成されているが、シャロートレンチアイソレーション（ＳＴＩ）で形成してもよい。活性領域上にはゲート電極Ｇが形成され、ゲート電極両側にソース／ドレイン領域Ｓ／Ｄが形成されている。【００３３】
図２Ｂは、トランジスタ部分の拡大断面図を示す。活性領域表面に酸化シリコン等のゲート絶縁膜３が形成され、その上に多結晶シリコン層４ａ、シリサイド層４ｂの積層からなるゲート電極４が形成され、酸化シリコン等の保護絶縁膜５で覆われている。この絶縁ゲート電極構造の側面には、サイドウォールスペーサ６が形成されている。ゲート電極４の両側の活性領域には、浅い接合を形成するためのエクステンション領域ＥＸが形成され、サイドウォールスペーサ６の両側の活性領域には、高濃度のソース／ドレイン領域ＨＤが形成され、エクステンション領域ＥＸと共にソース／ドレイン領域Ｓ／Ｄを構成する。【００３４】
図２Ｃに示すように、ＭＯＳトランジスタ等の半導体素子を覆って、半導体基板上に厚さ５０−２５０ｎｍの範囲、例えば厚さ約２００ｎｍの酸化窒化シリコン膜７をプラズマＣＶＤにより形成する。この酸化窒化シリコン膜７は、水分、水素に対するバリア機能を有し、ＭＯＳトランジスタの特性劣化を防止する。酸化窒化シリコン膜７の上に、ＴＥＯＳを原料としたプラズマＣＶＤによりノンドープシリケートガラス（ＮＳＧ，酸化シリコン）膜８を例えば厚さ６００ｎｍ形成し、化学機械研磨（ＣＭＰ）により、厚さ２００ｎｍ程度を研磨して平坦な表面を形成する。平坦化された表面上に、さらにＴＥＯＳをソースとして用い、酸化シリコン膜９をプラズマＣＶＤにより厚さ１００ｎｍ程度形成する。その後、例えば窒素雰囲気中６５０℃、３０分程度の脱水処理を行なう。その後、酸化シリコン膜９の上に、スパッタリング等の物理的気相堆積（ＰＶＤ）により、アルミナ膜１１を例えば厚さ２０ｎｍ程度形成する。アルミナ膜は、水分、水素を遮蔽する強い機能を有する。アルミナ膜１１成膜後、ラッピッドサーマルアニール（ＲＴＡ）により、例えば酸素雰囲気中６５０℃、６０秒程度の熱処理を行なう。この熱処理により、アルミナ膜１１の膜質が向上する。アルミナ膜１１の上に、強誘電体キャパシタの下部電極ＬＥ、強誘電体層ＦＤ、上部電極ＵＥの積層を形成する。下部電極ＬＥは、例えば厚さ１５５ｎｍのＰｔ膜をＰＶＤにより形成する。強誘電体膜ＦＤは、例えば厚さ１５０−２００ｎｍのＰＺＴ膜をＰＶＤにより形成する。強誘電体膜ＦＤを形成した後、例えばＲＴＡにより、５８５℃、Ｏ2雰囲気（流量０.０２５リットル／分）、９０秒のアニール処理を行ない、ＰＺＴ膜の膜質改善を行なう。強誘電体膜ＦＤの上に、第１上部電極ＵＥ１として例えば厚さ５０ｎｍのＩｒＯ2膜をＰＶＤにより形成する。第１上部電極ＵＥ１を形成した後、例えばＲＴＡにより、７２５℃、Ｏ2雰囲気（流量０.０２５リットル／分）、２０秒のアニール処理を行ない、第１上部電極を結晶化する。その後第２上部電極ＵＥ２として厚さ２００ｎｍ程度のＩｒＯ２膜を例えばＰＶＤにより形成する。このようにして強誘電体キャパシタ構造を形成するための積層構造を堆積した後、その上にホトレジストパターンＰＲを形成する。ホトレジストパターンＰＲをエッチングマスクとし、上部電極ＵＥをエッチングする。エッチング後、ホトレジストパターンＰＲを除去し、ＰＺＴ膜の回復アニールのため、例えば６５０℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間の熱処理を、例えば縦型炉中で行なう。さらに、ホトレジストパターンを形成し、ＰＺＴ膜ＦＤのエッチングを行なう。エッチング後、ＰＺＴ膜の回復のため、例えば３５０℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間のアニールを例えば縦型炉中で行なう。【００３５】
図２Ｄに示すように、パターニングした上部電極、強誘電体膜を覆うように、半導体基板全面上に、例えば５０ｎｍのアルミナ膜１６をＰＶＤにより成膜する。アルミナ膜製膜後、例えば縦型炉中において５５０℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間の熱処理を行いアルミナ膜の膜質を改善する。アルミナ膜１６上に下部電極をパターニングするためのホトレジストパターンＰＲを形成する。ホトレジストパターンＰＲをエッチングマスクとし、下部電極ＬＥをエッチングする。下部電極ＬＥエッチング後、ＰＺＴ膜の回復アニールを上記同様例えば６５０℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間の条件で行なう。なお、下部電極ＬＥ外のアルミナ膜１６は除去されている。【００３６】
図２Ｅに示すように、パターニングされた強誘電体キャパシタを覆って、さらに厚さ５０ｎｍ程度のアルミナ膜１７を例えばＰＶＤにより成膜する。なお、先に形成されていたアルミナ膜１６も合わせてアルミナ膜１７として示す。アルミナ膜１７成膜後、上記同様５５０℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間の熱処理を行ない、アルミナ膜の膜質を改善する。その後、アルミナ膜１７を覆うように半導体基板全面上にＴＥＯＳをソースとした酸化シリコン膜１８をプラズマＣＶＤにより例えば厚さ１５００ｎｍ形成する。その後ＣＭＰにより表面を平坦化する。さらに、Ｎ2Ｏプラズマ中のアニールを例えば３５０℃で２分間行ない、酸化シリコン膜１８の表面を窒化する。【００３７】
図２Ｆに示すように、バルクコンタクトを形成するためのコンタクトホールＣＨのパターンを有するレジストパターンＲＰを半導体基板上に形成し、酸化シリコン膜１８、アルミナ膜１７、１１、酸化シリコン膜９、８、窒化シリコン膜又は酸化窒化シリコン膜７をエッチングし、活性領域（ソース／ドレイン領域）表面を露出する。なお、素子分離領域上のゲート電極パターンの接触部においては、酸化窒化シリコン膜又は窒化シリコン膜７の下の酸化シリコン膜５もエッチングし、ゲート電極４の導電性表面を露出する。【００３８】
図２Ｇに示すように、コンタクトホールＣＨを形成した後、レジストパターンＲＰを除去し、例えば厚さ２０ｎｍのＴｉ膜、次に厚さ５０ｎｍのＴｉＮ膜をＰＶＤにより堆積し、さらに厚さ５００ｎｍのＷ膜を例えばＣＶＤにより堆積し、コンタクトホールを埋め込む。コンタクトホール外の導電膜を除去するためにＣＭＰを行ない、酸化シリコン膜１８表面上に堆積したタングステン膜等を研磨で除去する。露出した酸化シリコン膜１８表面を窒化するため、Ｎ２Ｏプラズマで３５０℃、２分間等のプラズマアニールを行なう。続いて、酸化窒化シリコン膜２１を厚さ１００ｎｍ程度ＣＶＤにより堆積する。なお、先に述べたプラズマアニールはＳｉＯＮ膜２１成膜用プラズマＣＶＤ装置においてプラズマＣＶＤに先立って行なうことができる。この酸化窒化シリコン膜２１は、Ｗプラグの表面を酸化から保護するための保護膜となる。【００３９】
図２Ｈに示すように、レジストパターンをエッチングマスクとして用い、強誘電体キャパシタの上部電極ＵＥ及び下部電極ＬＥに対するコンタクトホールＣＨを形成する。コンタクトホールをエッチング後、例えば縦型炉による熱処理を５００℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間の条件で行い、ＰＺＴ膜の受けたダメージを回復する。酸化窒化シリコン膜２１は、この酸化雰囲気中の熱処理でＷプラグＰＬ１が酸化されないように保護する。【００４０】
図２Ｉに示すように、役目を終えた酸化窒化シリコン膜２１を例えばエッチバックにより除去する。【００４１】
図２Ｊに示すように、例えば厚さ１５０ｎｍのＴｉＮ膜、厚さ５５０ｎｍのＡｌ-Ｃｕ合金膜、厚さ５ｎｍのＴｉ膜、厚さ１５０ｎｍのＴｉＮ膜を例えばＰＶＤにより積層し、コンタクトホールＣＨを埋め込む第１メタル配線膜Ｍ１を形成する。なお、ここまでの工程は従来公知の工程であり、公知の他の工程を用いてもよい。【００４２】
図２Ｋに示すように、積層膜Ｍ１の上にレジストパターンを形成し、第１メタル配線層Ｍ１をエッチングすることにより、第１メタル配線Ｍ１Ｗを形成する。この工程において、回路部の第１メタル配線Ｍ１Ｗの他、パッド構造を形成する部分において、ベースメタルパターンＢＭを形成し、さらにチップ外周に沿った領域に外側耐湿リングＯＲ１を形成する。ベースメタルパターンＢＭは、上述の拡大パッドパターンを構成する。【００４３】
第１メタル配線層をパターニングした後、縦型炉中において例えば３５０℃、Ｎ２雰囲気（流量２０リットル／分）、３０分間の熱処理を行なう。第１メタル配線パターンを覆うように、酸化シリコン膜１８上に例えば厚さ２０ｎｍのアルミナ膜２２をＰＶＤにより成膜する。強誘電体キャパシタの下面をアルミナ膜１１で覆い、上面、側面をアルミナ膜１７で覆い、さらに上方にアルミナ膜２２を配置することにより、外部から強誘電体膜ＦＤへの水分、水素の浸入を低減する。【００４４】
図２Ｌは、ボンディングパッド領域のベースメタルＢＭの形状例を示す。ベースメタルＢＭは、ボンディングパッド領域に連続した拡大パッドパターン形状を構成すると共に、回路部分に向かって引き出された配線部を有する。外側耐湿リングＯＲ１は、チップ外周に沿って形成されるため、複数のパッドの外側を通過する形状に配置される。
図２Ｍに示すように、アルミナ膜２２上に、例えばＴＥＯＳをソースとした酸化シリコン膜を厚さ２６００ｎｍ程度ＣＶＤにより成膜し、表面を平坦化し、上述同様のプラズマアニールで表面を窒化する。さらにＴＥＯＳをソースとした酸化シリコン膜を厚さ１００ｎｍ程度ＣＶＤにより形成する。この酸化シリコン膜２４表面を窒化するためにさらにプラズマアニールを行なう。このようにして第１層間絶縁膜を形成した後レジストパターンを形成し、第１メタル配線Ｍ１Ｗと第２メタル配線を接続するためのコンタクトホールＣＨをエッチングする。【００４５】
図２Ｎに示すように、例えば厚さ５０ｎｍ程度のＴｉＮ膜をＰＶＤにより堆積し、続いて厚さ６５０ｎｍ程度のＷ膜をＣＶＤにより堆積し、コンタクトホールを埋め込むビア導電体層ＶＭ２を形成する。層間絶縁膜２４上に堆積したＷ膜等を除去するため、エッチバック又はＣＭＰを行なう。【００４６】
図２Ｏは、ボンディングパッド部におけるコンタクトホールを埋め込んだビア導電体層ＶＭ２の構成を概略的に示す断面図である。上下のパッドパターンを接続するための接続用プラグＣＰＬ２と、その周囲を取り囲むループ状のシールウォールＳＷ２が形成されている。シールウォールＳＷ２は、図２Ｌに示すベースメタルＢＭの外周に沿って形成され、ベースメタルＢＭと共同してカップ形状を形成する。【００４７】
図２Ｐに示すように、ビア導電体層ＶＭ２の上に、第２メタル配線Ｍ２Ｗを形成する。パッド構造部においては、接続用プラグＣＰＬ２と接続されるパッド領域ＰＤ２と、その周囲を取り囲んで、シールウォールＳＷ２上に接続されるシールパターンＳＲ２を形成する。なおチップ耐湿リング部には耐湿リング層ＯＲ３が形成される。第２メタル配線パターンＭ２Ｗを覆って、ＴＥＯＳ酸化シリコン膜３３を例えば厚さ２２００ｎｍ堆積し、平坦化のためのＣＭＰを行なった後さらにプラズマアニールにより表面を窒化する。更に、ＴＥＯＳ酸化シリコン膜３４を例えば厚さ１００ｎｍ程度堆積し、さらに窒化のためのプラズマアニールを行なう。このようにして第２層間絶縁膜を形成する。【００４８】
図２Ｑに示すように、前述同様の工程により、第２層間絶縁膜３３，３４にビア導電体層ＶＭ３を埋め込む。パッド構造部においては、図２Ｎ、２Ｏと同様の接続プラグＣＰＬ３とシールウォールＳＷ３を含む構造が形成される。さらに、ビア導電体層ＶＭ３に接続される第３メタル配線パターンＭ３Ｗを形成する。パッド構造部においては、図２Ｐと同様のパッドパターンＰＤ３とシールパターンＳＲ３を含む構造を形成する。図示した構造においては、ベースメタルＢＭの中央部上に、接続用プラグＣＰＬとパッドパターンＰＤを積層したパッド構造が形成される。ベースメタルＢＭの周縁部上にシールウォールＳＷとシールパターンＳＲを積層したループ状壁部が形成され、積層パッド構造をカップ形状の耐湿パターンが囲む構造が構成される。【００４９】
図２Ｒに示すように、多層配線を覆うようにＴＥＯＳ酸化シリコン膜４３を例えば厚さ１００ｎｍ程度ＣＶＤにより堆積し、表面をプラズマアニールにより窒化した後、その上に窒化シリコン膜４５を例えば厚さ３５０ｎｍプラズマＣＶＤにより堆積する。【００５０】
図２Ｓに示すように、レジストパターンを用いて、窒化シリコン膜４５、酸化シリコン膜４３をエッチングする。第３配線層の上層ＴｉＮ層も同時にエッチングする。このようにして、アルミニウム表面のボンディングパッドを露出する。さらに、感光性ポリイミド層を窒化シリコン膜４５上に塗布し、露光後現像することにより、ボンディングパッド領域のポリイミド層を除去する。ポリイミドパターンを形成した後、例えば横型炉で３１０℃、Ｎ２雰囲気（流量１００リットル／分）、４０分間の処理を行ない、ポリイミドを硬化させる。このようにして、パッドを備えた半導体装置が形成される。ベースメタルＢＭとその周辺部上に積層されたシールウォール及びシールパターンが積層ボンディングパッドを取り囲み、たとえテスト等により最上パッドパターンに亀裂が生じても浸入する水分が回路部に浸入するのを抑制する。【００５１】
第１の実施例によれば、図２Ｓに示すようにボンディングパッドの開口部において酸化シリコン膜４３の表面が露出している。この側面から、水分、水素等が浸入する可能性がある。【００５２】
図３Ａ、３Ｂは、第２の実施例による半導体装置の製造方法を示す。第１の実施例と同様の工程により、図２Ａ−２Ｑ工程を行ない、第３メタル配線パターンまでを作成する。図３Ａは、図２Ｒに対応する工程を示す。【００５３】
図３Ａに示すように、第３配線パターンの上に、ＴＥＯＳ酸化シリコン膜を例えばＣＶＤにより厚さ１５０００ｎｍ形成し、電極間の領域を完全に埋め込む。ＣＭＰによりＴＥＯＳ酸化シリコン膜を研磨し、第３メタル配線の表面ＴｉＮ層でストップさせる。表面が平坦化され、第３メタル配線パターンと面一の表面とされたＴＥＯＳ酸化シリコン膜４３を覆い、アルミナ膜４７を例えば厚さ５０ｎｍＰＶＤにより成膜する。アルミナ膜４７の上に、窒化シリコン膜４５を例えばＣＶＤにより厚さ５００ｎｍ形成する。水分、水素を遮蔽する機能を有するアルミナ膜４７、窒化シリコン膜４５が、第３メタル配線パターン表面に接して形成されるため、耐湿リングのリークパスを消滅させることが可能となる。【００５４】
図３Ｂに示すように、レジストパターンを用いて窒化シリコン膜４５、アルミナ膜４７に開口を形成する。さらに、第３配線層のＴｉＮ膜もエッチングする。パッド用開口を形成した後、感光性ポリイミド膜４６を塗布し、露光現像することにより、パッドに開口を形成する。開口をパターニング後、横型炉中の熱処理により３１０℃、Ｎ２雰囲気（流量１００ｌ／分）、４０分の熱処理を行ない、ポリイミドを硬化させる。【００５５】
本実施例に拠れば、パッド開口においては、パッド電極表面をアルミナ膜４７、窒化シリコン膜４５が囲み、酸化シリコン膜は露出しない。このため、パッド開口から水分、水素が浸入する可能性が減少する。
第１、第２実施例においては、第１メタル配線パターンの下方にまで一旦水分、水素が浸入すると、強誘電体キャパシタ表面を覆うアルミナ膜１７以外には強誘電体膜を水分、水素から遮蔽する構造は特にない。
図４Ａ−４Ｅは、第３の実施例による半導体装置の製造方法を概略的に示す断面図である。先ず、第１の実施例の図２Ａ−２Ｆを参照して説明した工程と同様の工程を行なう。
図４Ａは、図４Ｆと同じ構造を示す。すなわち、強誘電体キャパシタを形成した後、その表面をアルミナ膜１７、酸化シリコン膜１８で覆い、レジストパターンＲＰをエッチングマスクとしてバルクコンタクトホールをエッチングする。
なお、コンタクトホールのエッチングは、第１ステップで酸化シリコン膜９，８までをエッチングし、酸化窒化シリコン膜７表面でエッチングをストップさせる。次に、第２ステップでエッチング条件を変更して酸化窒化シリコン膜７をエッチングする。【００５６】
図４Ｂに示すように、バルクコンタクトホール内にＷプラグＰＬ１１を形成し、酸化シリコン膜１８上の不要部をＣＭＰ、エッチバック等により除去する。ＷプラグＰＬ１１を覆ってパッド構造部用のレジストパターンＲＰを形成する。レジストパターンＲＰは、パッド用耐湿リングを形成すべきループ状領域及びチップ外周に沿って耐湿リングを形成すべき領域に開口を有する。【００５７】
図４Ｂに示すように、レジストパターンＲＰをエッチングマスクとし、酸化シリコン膜１８、アルミナ膜１７、１１、酸化シリコン膜９、８のエッチングを行ない、酸化窒化シリコン膜７表面でエッチングをストップさせる。プラグＰＬ１１用のコンタクトホールエッチングの２ステップの内第１ステップのみを行い、第２ステップは行わない。コンタクトホール底面には酸化窒化シリコン膜７が露出する。その後レジストパターンＲＰは除去する。【００５８】
図４Ｃに示すように、コンタクトホール内にバリアメタル層を成膜し、ＣＶＤでＷ膜を埋め込んで、ビア導電体層を形成する。ビア導電体層の不要部を除去した後、ビア導電体表面を覆う酸化窒化シリコン膜２１を形成する。【００５９】
図４Ｄは、ビア導電体層の平面形状を示す概略平面図である。ボンディングパッドのベースメタルＢＭの外縁部に相当するループ状のシールウォールＳＷが形成され、チップ外周に沿って耐湿リングＡＨＲが形成される。以後、第１の実施例の図２Ｇ以下と同等の工程を行なう。【００６０】
図４Ｄは、完成された半導体装置の構成を概略的に示す。積層ボンディングパッド構造のベースメタルＢＭの周辺部下方にループ状のシールウォールＳＷが形成され、酸化窒化シリコン膜７表面に達している。このため、積層ボンディングパッド構造下方においても、水分、水素に対するバリア構造が形成されている。
以上の実施例においては、ベースメタル層上に筒状メタル部材を形成し、カップ型のシール構造を形成し、その内部に積層ボンディングパッド構造を形成した。ボンディングパッド構造における水分、水素に対するバリア性能をさらに高めることも可能である。【００６１】
図５Ａ−５Ｃは、第４の実施例による半導体装置の製造方法を概略的に示す断面図である。【００６２】
図５Ａに示すように、第１の実施例の図２Ａ−２Ｋに示す工程と同等の工程を行なう。強誘電体キャパシタを形成し、アルミナ膜１７でその上面を覆った後、酸化シリコン膜１８を成膜し、Ｗプラグを形成した後、第１メタル配線を形成し、その表面を厚さ２０ｎｍのアルミナ膜２２で覆う。【００６３】
図５Ｂに示すように、アルミナ膜２２上に例えばＴＥＯＳ酸化シリコン膜２３を厚さ２６００ｎｍＣＶＤにより成膜し、ＣＭＰによりその表面を平坦化する。酸化シリコン膜２３の表面を窒化した後、さらにＴＥＯＳ酸化シリコン膜２４を厚さ１００ｎｍ程度ＣＶＤにより成膜する。【００６４】
酸化シリコン膜２４表面を窒化した後、アルミナ膜２５を厚さ５０ｎｍ程度例えばスパッタリング等のＰＶＤにより成膜する。必要に応じて酸化雰囲気中の熱アニールを行ない、アルミナ膜２５の上にＴＥＯＳ酸化シリコン膜２６を厚さ１００ｎｍ程度ＣＶＤにより成膜する。酸化シリコン膜２６の表面を窒化する。このように、第１メタル配線上の層間絶縁膜中に比較的厚いアルミナ膜を埋め込む。アルミナ膜は、水分、水素の遮蔽膜として機能する。但し、アルミナの誘電率は酸化シリコンの誘電率より高いので、配線パターンと接するレベルに厚いアルミナ膜を形成すると配線の寄生容量を高くしてしまう。【００６５】
図５Ｃに示すように、図２Ｍに対応するコンタクトホールを形成する。図２Ｍの工程と比較すると、エッチング対象層の中にアルミナ膜２５が含まれている点が異なる。【００６６】
図５Ｄに示されるように、コンタクトホール内にビア導電体層ＶＭ２を埋め込み、不要部を除去した後第２メタル配線パターンＭ２Ｗを形成する。図５Ｂ、５Ｃに示す工程と同様の工程により、第２メタル配線パターンＭ２Ｗを覆って酸化シリコン膜３３、３４、アルミナ膜３５、酸化シリコン膜３６を堆積し、再びビア導電体層ＶＭ３を埋め込む。不要導電膜を除去した後、第３メタル配線パターンＭ３Ｗを形成する。ボンディングパッド部においては、第１の実施例同様、ベースメタルＢＭ上に積層ボンディングパッド構造が形成されると共に、その周辺部にループ状の壁部が形成される。その後第１の実施例同様の工程により、酸化シリコン膜４３を成膜し、その上に窒化シリコン膜４５を成膜する。パッド電極に開口を形成した後、ポリイミド層４６を塗布し、パッド部分を開口する。ボンディングパッドより上部におけるアルミナ４７が省略されているが、積層パッド構造のビア導電体と交差する位置に２層のアルミナ膜２５、３５が形成されており、ボンディングパッド構造における水分、水素に対する遮蔽能が強化されている。【００６７】
図６Ａ−６Ｆは、第５の実施例における半導体装置の構成を概略的に示す。
図６Ａに示すように、第３の実施例の図４Ｅに示す構造同様、第１メタル配線パターンＭ１Ｗ下にもビア導電体層のシールウォールＳＷ，耐湿リングＡＨＲ１が形成されると共に、ビア導電体と交差する位置にもアルミナ膜１４が挿入され、酸化シリコン膜１５で覆われる。第４の実施例の図５Ｄに示す構造同様、第１メタル配線パターンＭ１Ｗより上の層間絶縁層中にアルミナ膜２５、３５が挿入される。
さらに、ボンディングパッドよりも内側の領域において、チップ耐湿リングＡＨＲ１と同様の構成により内側チップ耐湿リングＡＨＲ２が形成されている。なお、ボンディングパッドの引き出し配線がある部分においては、内側チップ耐湿リングＡＨＲ２は切り欠かれている。【００６８】
図６Ｂは、第１メタル配線層のボンディングパッド部構造を概略的に示す平面図である。ベースメタルＢＭの左右に、内側チップ耐湿リングＡＨＲ２、外側チップ耐湿リングＡＨＲ１を構成する配線パターンＩＲ１、ＯＲ１が形成されている。【００６９】
図６Ｃは、第１配線パターン上のビア導電体層のボンディングパッド部構造を概略的に示す。Ｗプラグと同一構成により、ボンディングパッド部の上下パッドパターンを接続する接続プラグＣＰＬ２が形成され、その周囲をシールウォールＳＷ２が取り囲む。さらに内側及び外側に耐湿リングを構成する壁状部材ＩＲ２、ＯＲ２が形成されている。【００７０】
図６Ｄは、第２配線層のボンディングパッド部構造を概略的に示す。中央にパッドパターンＰＤ２が配置され、その周囲を取り囲んでシールパターンＳＲ２が形成されている。さらにボンディングパッドの外側及び内側に耐湿リングを構成する部材ＯＲ３、ＩＲ３が配置されている。【００７１】
図６Ｅは、第２配線パターン上のビア導電体層で形成されたボンディングパッド部構造を概略的に示す。図６Ｃに示す構造同様パッドパターンＰＤ領域内に接続プラグＣＰＬ３が形成され、その周囲を取り囲むようにシールウォールＳＷ３が配置されている。ボンディングパッドよりも外側にはチップ耐湿ウォールＡＨＲ１の壁状部材ＯＲ４が形成されている。ボンディングパッドの内側領域では、内側チップ耐湿リングの壁状部材ＩＲ４は切り欠かれ、パッド引き出し配線との短絡が防止されている。【００７２】
図６Ｆは、最上配線層である第３メタル配線層のボンディングパッド部構造を概略的に示す。中央にパッドパターンＰＤ３が形成され、その周囲を取り囲むようにシールパターンＳＲ３が形成されている点は図６Ｄと同様の構成である。さらに、パッドパターンＰＤ３とシールパターンＳＲ３を接続する配線部及びシールパターンＳＲ３から回路部に引き出される配線パターンが形成されている。ボンディングパッドよりも外側領域に外側チップ耐湿部の構成部材ＯＲ５が配置されている。ボンディングパッドより内側領域では、内側チップ耐湿リングの配線パターンＩＲ５が切り欠かれ、パッド引き出し配線との短絡が防止されている。【００７３】
なお、図６Ａに示す構成においては、ボンディングパッド部構造の最上配線パターンを回路部方向に引き出し、回路とボンディングパッドを接続しているが、他の配線パターンを外部に引き出して回路と接続してもよい。その場合には、回路と接続する部分に図６Ｆの配線パターンを配置し、その上下のビア導電体は図６Ｅに示す構成とする。【００７４】
図７は、上述の実施例の変形例を示す。図６Ａに示す構成と比較すると、強誘電体キャパシタの下部電極下方にＷプラグＰＬ１１が形成され、その上に強誘電体キャパシタが形成され、上部電極に対するコンタクトは上方より取られている。強誘電体キャパシタの上下電極へのコンタクトが上下で行われるスタック型キャパシタが形成されている。なお、その他の構成を図６Ａに示す第５の実施例と同様な構成で示したが、内側チップ耐湿リングは形成されていない。他の実施例にスタック型キャパシタを用いることもできる。【００７５】
上述の実施例においては、多層配線構造をＷプラグ等のビア導電体層とＡＬ配線で形成した。Ｃｕを用いたダマシン配線で多層配線を形成することもできる。【００７６】
図８は、ダマシン配線を用いた変形例を示す。層間絶縁膜ＩＬ１にトレンチが形成され、バリアメタル層ＢＲＭ１を堆積した後、Ｃｕで形成された主配線層ＭＭ１がトレンチを埋め込んで形成され、不要部が除去されてシングルダマシン構造を形成している。シングルダマシン構造を形成した後、その上に窒化シリコン、炭化シリコン等の拡散バリア層ＤＢ１が成膜され、その上にＣＶＤによる酸化シリコン膜ＩＬ２１、スピンオングラス（ＳＯＧ）による酸化シリコン膜ＩＬ２２、ＣＶＤによる酸化シリコン膜ＩＬ２３が逐次積層される。ＣＶＤによる酸化シリコン膜とＳＯＧによる酸化シリコン膜はエッチング特性が異なるため、その界面でエッチングを停止させることが可能となる。【００７７】
表面からＳＯＧ酸化シリコン膜ＩＬ２２の底面までの配線パターンをエッチングし、その下の酸化シリコン膜ＩＬ２１に対してはビア導電体部分にビア孔をエッチングする。なお、先にビア孔をエッチし、その後に配線とレンチをエッチすることもできる。バリアメタル層ＢＲＭ２を成膜した後、トレンチ内をＣｕ等の主配線層ＭＭ２で埋め込み、不要部を除去する。このようにしてデュアルダマシン構造を形成した後、その表面を銅拡散防止膜ＤＢ２で覆う。同様の構成により、層間絶縁膜ＩＬ３１、ＩＬ３２、ＩＬ３３を成膜し、バリアメタル層ＢＲＭ３、主配線層ＭＭ３を含むデュアルダマシン構造を形成する。前述の構成における配線パターンをダマシン配線の配線パターンで置換し、ビア導電体をダマシン構造のビア導電体で置換することができる。【００７８】
層間絶縁膜中にアルミナ膜を埋め込む場合は、配線パターンとは交差せず、ビア導電体と交差する位置に配置することが好ましい。【００７９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、水分、水素に対する遮蔽機能を有するバリア層の材料としてアルミナを用いたが、酸化チタンを同様に用いることができる。その厚さは２０−１００ｎｍとすることが好ましい。種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図２−８】
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【図２−９】
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【図２−１０】
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【図２−１１】
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【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図４−３】
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【図５−１】
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【図５−２】
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【図５−３】
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【図６−１】
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【図６−２】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成20年11月4日(2008.11.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された複数の半導体素子を含む回路部と、
前記回路部を覆って、前記半導体基板上に形成された絶縁積層と、
前記絶縁積層中に形成され、配線パターンとビア導電体とを含む多層配線構造と、
前記半導体基板上方に形成され、前記多層配線構造に接続されたパッド電極構造であって、複数層のパッド用配線パターンと、前記パッド用配線パターン間を接続するパッド用ビア導電体を含み、少なくとも最上層のパッド用配線パターンはパッドパターンと前記パッドパターンから距離をおいて、ループ状に取り囲むシールパターンを含み、最上層以外のパッド用配線パターンの少なくとも1つは連続した、前記シールパターンに対応する大きさの拡大パッドパターンを有し、前記パッド用ビア導電体は、前記パッドパターンに対応して配置された複数の柱状ビア導電体と前記シールパターンに対応して配置されたループ状壁部とを含み、前記パッド用配線パターンのパッドパターンまたは前記拡大パッドパターンと前記柱状ビア導電体とが積層ボンディングパッドを構成し、前記拡大パッドパターンと前記シールパターンおよび前記ループ状壁部とが前記積層ボンディングパッドを取り囲み、水分、水素を遮蔽する機能を有するカップ状耐湿構造を形成するパッド電極構造と、
を有する半導体装置。
【請求項２】
最下層の前記パッド用配線パターンは、前記拡大パッドパターンを有し、前記耐湿リングと前記最下層のパッド用配線パターンは底の閉じたループ状壁部を構成する請求項１記載の半導体装置。
【請求項３】
最上層、最下層以外の前記パッド用配線パターンの少なくとも1つが、前記拡大パッドパターンを有する請求項２記載の半導体装置。
【請求項４】
最下層以外の前記パッド用配線層パターンが、前記パッドパターンと前記シールパターンを有する請求項２記載の半導体装置。
【請求項５】
前記絶縁積層は、前記半導体素子を覆って前記半導体基板上に形成された窒化シリコン又は酸化窒化シリコンの下部保護膜を含み、
前記半導体素子に接続され、前記下部保護膜を貫通して上方に延在する下部ビア導電体と、
前記最下層のパッド用配線パターンの周辺部下面のループ状領域に接続され、下方に延在し、前記下部保護膜に達する下部ループ状壁部と、
をさらに有する請求項１〜４のいずれか１項記載の半導体装置。
【請求項６】
前記半導体基板上方に形成され、下部電極と、酸化物強誘電体膜と、上部電極とを含む強誘電体キャパシタを更に有し、前記多層配線構造は前記強誘電体キャパシタ上方に配置されている請求項１〜５のいずれか１項記載の半導体装置。
【請求項７】
前記絶縁積層が、前記柱状ビア導電体と交差する第１レベルに配置され、水分、水素を遮蔽する機能を有する第１絶縁バリア層を含む請求項１〜６のいずれか１項記載の半導体装置。
【請求項８】
前記絶縁積層が、前記第１レベルと異なる第２レベルに配置され、前記柱状ビア導電体と交差する、水分、水素を遮蔽する機能を有する第２絶縁バリア層をさらに含む請求項７記載の半導体装置。
【請求項９】
前記絶縁積層が、最上層の前記パッド用配線パターン上面に接する、水分、水素を遮蔽する機能を有する第３絶縁バリア層を含む請求項１〜８のいずれか１項記載の半導体装置。
【請求項１０】
複数のチップ領域を含む半導体基板の各チップ領域に複数の半導体素子を形成する工程と、
前記複数の半導体素子を覆って、前記半導体基板上に下部層間絶縁膜を形成する工程と、
前記下部層間絶縁膜上に、強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆って、前記下部層間絶縁膜上に絶縁積層を形成する工程と、
前記絶縁積層中に配置された多層配線構造を形成する工程と、
前記半導体基板上方に配置され、前記多層配線構造に接続されたパッド電極構造を形成する工程であって、前記絶縁積層中に複数のパッド用配線パターンと、前記パッド用配線パターン間を接続するパッド用ビア導電体を含み、少なくとも最上層のパッド用配線パターンはパッドパターンと前記パッドパターンを距離をおいて取り囲むシールパターンを含み、最上層以外のパッド用配線パターンの少なくとも1つは連続した、前記シールパターンに対応する大きさの拡大パッドパターンを有し、前記パッド用ビア導電体は、前記パッドパターンに対応して配置された複数の柱状ビア導電体と前記シールパターンに対応して配置されたループ状壁部とを含み、前記パッド用配線パターンのパッドパターンまたは前記拡大パッドパターンと前記柱状ビア導電体とが積層ボンディングパッドを構成し、前記シールパターンおよび前記拡大パッドパターンの周縁部と前記ループ状壁部とが前記積層ボンディングパッドを取り囲み、水分、水素を遮蔽する機能を有する耐湿リングを形成するパッド電極構造を形成する工程と、
を含む半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に外部回路との接続や検査のためのパッドを有する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路装置において、回路部に水分が侵入すると、半導体集積回路装置の性能が損なわれることはよく知られている。チップ外周から浸入する水分を遮断するためにチップ外周に沿って水分を遮蔽する耐湿リングを形成することが行われている。
【０００３】
特開２００２−２７０６０８号公報（出願人：富士通ヴィエルエスアイ）は、層間絶縁膜に配線パターンとビア導電体とを埋め込むダマシン配線構造の半導体装置において、チップ外周に沿った耐湿リングをビア導電体と同じ層で形成したビアリングと，配線パターンと同じ層で形成した配線リングとの積層で形成することを提案する。
【０００４】
特開２００４−２９７０２２号公報（出願人：ＮＥＣエレクトロニクス）は、チップ外周に沿って複数の耐湿（シール）リングを配置し、その底面は半導体基板の拡散領域に接続することを提案する。
【０００５】
半導体集積回路装置は、最上配線層と同層又はその上に、検査のためのプローブ針を当接したり、外部回路との接続のためのワイヤをボンディングするパッドを有する。パッドは、配線の他のパターンと比べて比較的大きな寸法を有し、パッド上面は露出して、プローブ針を当接したり、接続ワイヤをボンディングできるようにされている。半導体集積回路装置を完成するまでには、複数回の検査を行い、最終的に良品と判定されたもののみをパッケージする。
【０００６】
検査においてプローブ針をパッドに当てると、パッドに亀裂が生じることがある。亀裂を生じてもパッドにワイヤをボンディングすることはでき、製品化することはできる。しかし、ワイヤボンディング後もパッド表面は露出された状態であり、亀裂から水分や水素が浸入しやすくなる。浸入した水分や水素が配線や酸化物に達すると、化学反応を生じ、半導体装置の性能に影響を与える。
【０００７】
特開２００４−１３４４５０号公報（出願人：富士通）は、パッドを平面状パッド層と、ループ状（筒状）ビア壁との交互積層で形成することを提案する。最表面に露出した平面状パッド層に亀裂が生じても、下方に侵入した水分は下のループ状ビア壁と平面状パッド層とが構成するカップ状シール構造によって拡散が阻止され、回路部への侵入を阻まれる。
【０００８】
特開２００５−１７５２０４号公報（出願人：富士通）は、パッドの内側に第1の耐湿リングを配し、パッドの外側に第2の耐湿リングを配することを提案する。導電性耐湿リングの場合、パッドに接続する配線部では第1の耐湿リングは切り欠かれる。
【０００９】
近年、強誘電体キャパシタを用い、強誘電体の分極反転を利用して情報を記憶する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を断っても記憶された情報が消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性、および低消費電力の実現が期待できる。
【００１０】
強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜をキャパシタ誘電体膜として一対の電極間に挟んだ強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても分極を維持する。印加電圧の極性を反転すると、分極の極性も反転する。この分極を検出すれば、情報を読み出すことができる。強誘電体膜の材料としては、残留分極量が大きな、例えば１０μＣ／ｃｍ２〜３０μＣ／ｃｍ２程度の、ＰＺＴ（Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等のペロブスカイト結晶構造を有する酸化物強誘電体が主として用いられている。特性の優れた酸化物強誘電体膜を形成するためには酸化性雰囲気中での成膜、ないしは熱処理が必要であり、下部電極（必要に応じて上部電極も）は酸化しにくい貴金属や、酸化しても導電性である貴金属ないし貴金属酸化物で形成するものが多い。
【００１１】
強誘電体キャパシタ作成前に、シリコン基板にはトランジスタ、下層層間絶縁膜が形成される。下層層間絶縁膜を貫通し、トランジスタに接続するＷなどの導電性プラグを形成した後に、下部電極、強誘電体膜、上部電極を含む強誘電体キャパシタを形成する。強誘電体膜成膜時の酸化性雰囲気が下部構造に悪影響を与えないようにする必要がある。その後、層間絶縁膜を介して、多層配線を形成する。
【００１２】
半導体集積回路装置の層間絶縁膜は酸化シリコンで形成される場合が多い。酸化シリコンは水分との親和性が高い。外部から水分が浸入すると、水分は層間絶縁膜を通って配線、キャパシタ、トランジスタなどに達することができる。キャパシタ、特に強誘電体キャパシタに水分が達すると、誘電体膜、特に強誘電体膜の特性が劣化する。強誘電体膜が浸入した水分に由来する水素によって還元され、酸素欠陥が生じると結晶性が低下してしまう。残留分極量や誘電率が低下するなどの特性劣化が生じる。長期間の使用によっても同様の現象が生じる。水素が侵入すれば、水分より直接的に特性劣化を生じさせる。多層配線の上に耐湿性を有するカバー膜が形成され、半導体チップ周縁に沿って、耐湿リングを形成し、水分、水素の侵入を防止することが行なわれる。しかし、テスト、外部との接続を行なうボンディングパッドは、露出した状態でなくてはならない。
【００１３】
耐湿リングを有する半導体集積回路装置において、外部より侵入する水分、水素の影響を最も受けやすい場所は、パッドとその周辺部と考えられる。例えば、パッドを含む最上配線を覆って酸化シリコン膜などの層間絶縁膜、窒化シリコン膜、ポリイミド膜を形成するが、パッドへの電気的接触を可能とするためパッド上のポリイミド膜、窒化シリコン膜、酸化シリコン膜は除去される。外部からの水分、水素はパッド電極に直接接することができる。
【００１４】
特開２００３−１７４１４６号公報（出願人：富士通）は、２種類の酸化貴金属膜の積層で上部電極を形成することを提案する。強誘電体膜成膜時の酸化性雰囲気が悪影響を与えないように半導体基板に形成したトランジスタは、窒化シリコン膜や酸化窒化シリコン膜等の酸素遮蔽能を有する絶縁性バリア膜で覆われる。還元性雰囲気中での熱処理により強誘電体キャパシタの特性が劣化しないように、強誘電体キャパシタはアルミナなどの水素遮蔽能を有する絶縁性バリア膜で被覆される。
【特許文献１】特開２００２−２７０６０８号公報
【特許文献２】特開２００４−２９７０２２号公報
【特許文献３】特開２００４−１３４４５０号公報
【特許文献４】特開２００５−１７５２０４号公報
【特許文献５】特開２００３−１７４１４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、耐湿（耐水分、耐水素）性の優れたボンディングパッドを備えた半導体装置を提供することである。
【００１６】
本発明の他の目的は、ボンディングパッドに亀裂が生じても、水素、水分に対する耐性を維持することのできる半導体装置を提供することである。
【課題を解決するための手段】
【００１７】
本発明の１観点によれば、
半導体基板と、
前記半導体基板に形成された複数の半導体素子を含む回路部と、
前記回路部を覆って、前記半導体基板上に形成された絶縁積層と、
前記絶縁積層中に形成され、配線パターンとビア導電体とを含む多層配線構造と、
前記半導体基板上方に形成され、前記多層配線構造に接続されたパッド電極構造であって、複数層のパッド用配線パターンと、前記パッド用配線パターン間を接続するパッド用ビア導電体を含み、少なくとも最上層のパッド用配線パターンはパッドパターンと前記パッドパターンから距離をおいて、ループ状に取り囲むシールパターンを含み、最上層以外のパッド用配線パターンの少なくとも1つは連続した、前記シールパターンに対応する大きさの拡大パッドパターンを有し、前記パッド用ビア導電体は、前記パッドパターンに対応して配置された複数の柱状ビア導電体と前記シールパターンに対応して配置されたループ状壁部とを含み、前記パッド用配線パターンのパッドパターンまたは前記拡大パッドパターンと前記柱状ビア導電体とが積層ボンディングパッドを構成し、前記拡大パッドパターンと前記シールパターンおよび前記ループ状壁部とが前記積層ボンディングパッドを取り囲み、水分、水素を遮蔽する機能を有するカップ状耐湿構造を形成するパッド電極構造と、
を有する半導体装置
が提供される。
【発明の効果】
【００１８】
パッド電極構造の耐湿性が向上する。
【００１９】
パッド電極構造に亀裂が生じても、回路部に水素、水分が浸入しにくい。
【００２０】
強誘電体メモリの特性劣化を低減できる。
【発明を実施するための最良の形態】
【００２１】
図１Ａ−１Ｄは，本発明の基本的構成を概略的に示す。図１Ａ−1Ｃは平面図であり、図１Ｄは断面図である。
【００２２】
パッド電極構造を配線層とビア導電体層の積層で形成する。
【００２３】
図１Ａは、最上配線層及び他の配線層に用いる配線パターンを示す。配線パターンは、パッドパターンＰＤと、パッドパターンＰＤ周囲を間隔をおいて取り囲むループ状シールパターン（パッド用シールリング）ＳＲを含む。
【００２４】
図１Ｂは、ビア導電体層の構成を示す。パッド電極構造のビア導電体層は、パッドパターンＰＤに対応する領域に形成された柱状の接続プラグＣＰＬとシールパターンＳＲに対応する領域に形成されたループ状の壁部であるシールウォールＳＷを含む。
【００２５】
図１Ｃは、最上層以外の配線層の少なくとも１つに用いられる拡大パッドパターンＥＰＤを示す。拡大パッドパターンＥＰＤは連続した領域であり、パッドパターンＰＤに対応する領域から連続し、シールパターンＳＲに対応する領域まで延在する配線パターンである。
【００２６】
配線パターンとして図１Ａ又は図１Ｃに示される構造を用い、配線パターン間のビア導電体層として図１Ｂに示すビア導電体層を用いる。
【００２７】
図１Ｄは、その組合せの１例を示す。最上層に配置された配線パターンは、図１Ａに示す配線パターンであり、中央にパッドパターンＰＤ１、その周囲にシールパターンＳＲ１を有する。その下方には、接続プラグＣＰＬ１とシールウォールＳＷ１を含むビア導電体層が形成され、その下に最上層の配線パターンと同一形状のパッドパターンＰＤ２、シールパターンＳＲ２が配置され、その下には最上層下のビア導電体層と同一構造の接続プラグＣＰＬ２、シールウォールＳＷ２が配置される。その下方には、拡大パッドパターンＥＰＤ１が配置される。この構成では、拡大パターンＥＰＤ１とその周辺上のシールウォールＳＷ２、ＳＷ１、シールパターンＳＲ２、ＳＲ１がカップ状の耐湿構造を構成する。拡大パッドパターンＥＰＤ１の下にはビア導電体層の接続プラグＣＰＬ３、シールウォールＳＷ３を介して他の拡大パッドパターンＥＰＤ２が配置されている。この構成では、拡大パッドパターンＥＰＤ２とビア導電体層のシールウォールＳＷ３が拡大パッドパターンＥＰＤ１の底面に接続されたカップ状の耐湿リング構造を構成する。なお、拡大パッドパターンＥＰＤは、最上層以外のどの層に用いても良く、積層構造の少なく１つに用いる。好ましくは、最下層は拡大パッドパターンＥＰＤで構成する。このような構成によれば、最上配線層のパッドパターンＰＤ１に印加される応力などでパッドパターンＰＤに亀裂が生じても、亀裂から進入する水分、水素が周囲に拡散しようとしてもカップ状耐湿リング構造によって拡散を抑制される。シールパターンＳＲは、パッドパターンＰＤから分離されているので、パッドパターンＰＤに応力印加などで亀裂が生じても、シールパターンＳＲがダメージを受けることは少ない。
【００２８】
以下、より具体的な実施例について説明する。
【００２９】
図２Ａ−２Ｓは、第１の実施例による半導体装置の製造方法の主要工程を概略的に示す断面図、及び補助的平面図である。
【００３０】
図２Ａに示すように、例えばシリコン基板で形成された半導体基板１に回路構成に必要なｎ型ウェルＮＷ及びｐ型ウェルＰＷを形成し、活性領域を取り囲む素子分離領域２を形成する。図示の構成では素子分離領域２は、シリコン局所酸化（ＬＯＣＯＳ）で形成されているが、シャロートレンチアイソレーション（ＳＴＩ）で形成してもよい。活性領域上にはゲート電極Ｇが形成され、ゲート電極両側にソース／ドレイン領域Ｓ／Ｄが形成されている。
【００３１】
図２Ｂは、トランジスタ部分の拡大断面図を示す。活性領域表面に酸化シリコン等のゲート絶縁膜３が形成され、その上に多結晶シリコン層４ａ、シリサイド層４ｂの積層からなるゲート電極４が形成され、酸化シリコン等の保護絶縁膜５で覆われている。この絶縁ゲート電極構造の側面には、サイドウォールスペーサ６が形成されている。ゲート電極４の両側の活性領域には、浅い接合を形成するためのエクステンション領域ＥＸが形成され、サイドウォールスペーサ６の両側の活性領域には、高濃度のソース／ドレイン領域ＨＤが形成され、エクステンション領域ＥＸと共にソース／ドレイン領域Ｓ／Ｄを構成する。
【００３２】
図２Ｃに示すように、ＭＯＳトランジスタ等の半導体素子を覆って、半導体基板上に厚さ５０−２５０ｎｍの範囲、例えば厚さ約２００ｎｍの酸化窒化シリコン膜７をプラズマＣＶＤにより形成する。この酸化窒化シリコン膜７は、水分、水素に対するバリア機能を有し、ＭＯＳトランジスタの特性劣化を防止する。酸化窒化シリコン膜７の上に、ＴＥＯＳを原料としたプラズマＣＶＤによりノンドープシリケートガラス（ＮＳＧ，酸化シリコン）膜８を例えば厚さ６００ｎｍ形成し、化学機械研磨（ＣＭＰ）により、厚さ２００ｎｍ程度を研磨して平坦な表面を形成する。平坦化された表面上に、さらにＴＥＯＳをソースとして用い、酸化シリコン膜９をプラズマＣＶＤにより厚さ１００ｎｍ程度形成する。その後、例えば窒素雰囲気中６５０℃、３０分程度の脱水処理を行なう。その後、酸化シリコン膜９の上に、スパッタリング等の物理的気相堆積（ＰＶＤ）により、アルミナ膜１１を例えば厚さ２０ｎｍ程度形成する。アルミナ膜は、水分、水素を遮蔽する強い機能を有する。アルミナ膜１１成膜後、ラッピッドサーマルアニール（ＲＴＡ）により、例えば酸素雰囲気中６５０℃、６０秒程度の熱処理を行なう。この熱処理により、アルミナ膜１１の膜質が向上する。アルミナ膜１１の上に、強誘電体キャパシタの下部電極ＬＥ、強誘電体層ＦＤ、上部電極ＵＥの積層を形成する。下部電極ＬＥは、例えば厚さ１５５ｎｍのＰｔ膜をＰＶＤにより形成する。強誘電体膜ＦＤは、例えば厚さ１５０−２００ｎｍのＰＺＴ膜をＰＶＤにより形成する。強誘電体膜ＦＤを形成した後、例えばＲＴＡにより、５８５℃、Ｏ2雰囲気（流量０.０２５リットル／分）、９０秒のアニール処理を行ない、ＰＺＴ膜の膜質改善を行なう。強誘電体膜ＦＤの上に、第１上部電極ＵＥ１として例えば厚さ５０ｎｍのＩｒＯ2膜をＰＶＤにより形成する。第１上部電極ＵＥ１を形成した後、例えばＲＴＡにより、７２５℃、Ｏ2雰囲気（流量０.０２５リットル／分）、２０秒のアニール処理を行ない、第１上部電極を結晶化する。その後第２上部電極ＵＥ２として厚さ２００ｎｍ程度のＩｒＯ２膜を例えばＰＶＤにより形成する。このようにして強誘電体キャパシタ構造を形成するための積層構造を堆積した後、その上にホトレジストパターンＰＲを形成する。ホトレジストパターンＰＲをエッチングマスクとし、上部電極ＵＥをエッチングする。エッチング後、ホトレジストパターンＰＲを除去し、ＰＺＴ膜の回復アニールのため、例えば６５０℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間の熱処理を、例えば縦型炉中で行なう。さらに、ホトレジストパターンを形成し、ＰＺＴ膜ＦＤのエッチングを行なう。エッチング後、ＰＺＴ膜の回復のため、例えば３５０℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間のアニールを例えば縦型炉中で行なう。
【００３３】
図２Ｄに示すように、パターニングした上部電極、強誘電体膜を覆うように、半導体基板全面上に、例えば５０ｎｍのアルミナ膜１６をＰＶＤにより成膜する。アルミナ膜製膜後、例えば縦型炉中において５５０℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間の熱処理を行いアルミナ膜の膜質を改善する。アルミナ膜１６上に下部電極をパターニングするためのホトレジストパターンＰＲを形成する。ホトレジストパターンＰＲをエッチングマスクとし、下部電極ＬＥをエッチングする。下部電極ＬＥエッチング後、ＰＺＴ膜の回復アニールを上記同様例えば６５０℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間の条件で行なう。なお、下部電極ＬＥ外のアルミナ膜１６は除去されている。
【００３４】
図２Ｅに示すように、パターニングされた強誘電体キャパシタを覆って、さらに厚さ５０ｎｍ程度のアルミナ膜１７を例えばＰＶＤにより成膜する。なお、先に形成されていたアルミナ膜１６も合わせてアルミナ膜１７として示す。アルミナ膜１７成膜後、上記同様５５０℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間の熱処理を行ない、アルミナ膜の膜質を改善する。その後、アルミナ膜１７を覆うように半導体基板全面上にＴＥＯＳをソースとした酸化シリコン膜１８をプラズマＣＶＤにより例えば厚さ１５００ｎｍ形成する。その後ＣＭＰにより表面を平坦化する。さらに、Ｎ2Ｏプラズマ中のアニールを例えば３５０℃で２分間行ない、酸化シリコン膜１８の表面を窒化する。
【００３５】
図２Ｆに示すように、バルクコンタクトを形成するためのコンタクトホールＣＨのパターンを有するレジストパターンＲＰを半導体基板上に形成し、酸化シリコン膜１８、アルミナ膜１７、１１、酸化シリコン膜９、８、窒化シリコン膜又は酸化窒化シリコン膜７をエッチングし、活性領域（ソース／ドレイン領域）表面を露出する。なお、素子分離領域上のゲート電極パターンの接触部においては、酸化窒化シリコン膜又は窒化シリコン膜７の下の酸化シリコン膜５もエッチングし、ゲート電極４の導電性表面を露出する。
【００３６】
図２Ｇに示すように、コンタクトホールＣＨを形成した後、レジストパターンＲＰを除去し、例えば厚さ２０ｎｍのＴｉ膜、次に厚さ５０ｎｍのＴｉＮ膜をＰＶＤにより堆積し、さらに厚さ５００ｎｍのＷ膜を例えばＣＶＤにより堆積し、コンタクトホールを埋め込む。コンタクトホール外の導電膜を除去するためにＣＭＰを行ない、酸化シリコン膜１８表面上に堆積したタングステン膜等を研磨で除去する。露出した酸化シリコン膜１８表面を窒化するため、Ｎ２Ｏプラズマで３５０℃、２分間等のプラズマアニールを行なう。続いて、酸化窒化シリコン膜２１を厚さ１００ｎｍ程度ＣＶＤにより堆積する。なお、先に述べたプラズマアニールはＳｉＯＮ膜２１成膜用プラズマＣＶＤ装置においてプラズマＣＶＤに先立って行なうことができる。この酸化窒化シリコン膜２１は、Ｗプラグの表面を酸化から保護するための保護膜となる。
【００３７】
図２Ｈに示すように、レジストパターンをエッチングマスクとして用い、強誘電体キャパシタの上部電極ＵＥ及び下部電極ＬＥに対するコンタクトホールＣＨを形成する。コンタクトホールをエッチング後、例えば縦型炉による熱処理を５００℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間の条件で行い、ＰＺＴ膜の受けたダメージを回復する。酸化窒化シリコン膜２１は、この酸化雰囲気中の熱処理でＷプラグＰＬ１が酸化されないように保護する。
【００３８】
図２Ｉに示すように、役目を終えた酸化窒化シリコン膜２１を例えばエッチバックにより除去する。
【００３９】
図２Ｊに示すように、例えば厚さ１５０ｎｍのＴｉＮ膜、厚さ５５０ｎｍのＡｌ-Ｃｕ合金膜、厚さ５ｎｍのＴｉ膜、厚さ１５０ｎｍのＴｉＮ膜を例えばＰＶＤにより積層し、コンタクトホールＣＨを埋め込む第１メタル配線膜Ｍ１を形成する。なお、ここまでの工程は従来公知の工程であり、公知の他の工程を用いてもよい。
【００４０】
図２Ｋに示すように、積層膜Ｍ１の上にレジストパターンを形成し、第１メタル配線層Ｍ１をエッチングすることにより、第１メタル配線Ｍ１Ｗを形成する。この工程において、回路部の第１メタル配線Ｍ１Ｗの他、パッド構造を形成する部分において、ベースメタルパターンＢＭを形成し、さらにチップ外周に沿った領域に外側耐湿リングＯＲ１を形成する。ベースメタルパターンＢＭは、上述の拡大パッドパターンを構成する。
【００４１】
第１メタル配線層をパターニングした後、縦型炉中において例えば３５０℃、Ｎ２雰囲気（流量２０リットル／分）、３０分間の熱処理を行なう。第１メタル配線パターンを覆うように、酸化シリコン膜１８上に例えば厚さ２０ｎｍのアルミナ膜２２をＰＶＤにより成膜する。強誘電体キャパシタの下面をアルミナ膜１１で覆い、上面、側面をアルミナ膜１７で覆い、さらに上方にアルミナ膜２２を配置することにより、外部から強誘電体膜ＦＤへの水分、水素の浸入を低減する。
【００４２】
図２Ｌは、ボンディングパッド領域のベースメタルＢＭの形状例を示す。ベースメタルＢＭは、ボンディングパッド領域に連続した拡大パッドパターン形状を構成すると共に、回路部分に向かって引き出された配線部を有する。外側耐湿リングＯＲ１は、チップ外周に沿って形成されるため、複数のパッドの外側を通過する形状に配置される。
図２Ｍに示すように、アルミナ膜２２上に、例えばＴＥＯＳをソースとした酸化シリコン膜を厚さ２６００ｎｍ程度ＣＶＤにより成膜し、表面を平坦化し、上述同様のプラズマアニールで表面を窒化する。さらにＴＥＯＳをソースとした酸化シリコン膜を厚さ１００ｎｍ程度ＣＶＤにより形成する。この酸化シリコン膜２４表面を窒化するためにさらにプラズマアニールを行なう。このようにして第１層間絶縁膜を形成した後レジストパターンを形成し、第１メタル配線Ｍ１Ｗと第２メタル配線を接続するためのコンタクトホールＣＨをエッチングする。
【００４３】
図２Ｎに示すように、例えば厚さ５０ｎｍ程度のＴｉＮ膜をＰＶＤにより堆積し、続いて厚さ６５０ｎｍ程度のＷ膜をＣＶＤにより堆積し、コンタクトホールを埋め込むビア導電体層ＶＭ２を形成する。層間絶縁膜２４上に堆積したＷ膜等を除去するため、エッチバック又はＣＭＰを行なう。
【００４４】
図２Ｏは、ボンディングパッド部におけるコンタクトホールを埋め込んだビア導電体層ＶＭ２の構成を概略的に示す断面図である。上下のパッドパターンを接続するための接続用プラグＣＰＬ２と、その周囲を取り囲むループ状のシールウォールＳＷ２が形成されている。シールウォールＳＷ２は、図２Ｌに示すベースメタルＢＭの外周に沿って形成され、ベースメタルＢＭと共同してカップ形状を形成する。
【００４５】
図２Ｐに示すように、ビア導電体層ＶＭ２の上に、第２メタル配線Ｍ２Ｗを形成する。パッド構造部においては、接続用プラグＣＰＬ２と接続されるパッド領域ＰＤ２と、その周囲を取り囲んで、シールウォールＳＷ２上に接続されるシールパターンＳＲ２を形成する。なおチップ耐湿リング部には耐湿リング層ＯＲ３が形成される。第２メタル配線パターンＭ２Ｗを覆って、ＴＥＯＳ酸化シリコン膜３３を例えば厚さ２２００ｎｍ堆積し、平坦化のためのＣＭＰを行なった後さらにプラズマアニールにより表面を窒化する。更に、ＴＥＯＳ酸化シリコン膜３４を例えば厚さ１００ｎｍ程度堆積し、さらに窒化のためのプラズマアニールを行なう。このようにして第２層間絶縁膜を形成する。
【００４６】
図２Ｑに示すように、前述同様の工程により、第２層間絶縁膜３３，３４にビア導電体層ＶＭ３を埋め込む。パッド構造部においては、図２Ｎ、２Ｏと同様の接続プラグＣＰＬ３とシールウォールＳＷ３を含む構造が形成される。さらに、ビア導電体層ＶＭ３に接続される第３メタル配線パターンＭ３Ｗを形成する。パッド構造部においては、図２Ｐと同様のパッドパターンＰＤ３とシールパターンＳＲ３を含む構造を形成する。図示した構造においては、ベースメタルＢＭの中央部上に、接続用プラグＣＰＬとパッドパターンＰＤを積層したパッド構造が形成される。ベースメタルＢＭの周縁部上にシールウォールＳＷとシールパターンＳＲを積層したループ状壁部が形成され、積層パッド構造をカップ形状の耐湿パターンが囲む構造が構成される。
【００４７】
図２Ｒに示すように、多層配線を覆うようにＴＥＯＳ酸化シリコン膜４３を例えば厚さ１００ｎｍ程度ＣＶＤにより堆積し、表面をプラズマアニールにより窒化した後、その上に窒化シリコン膜４５を例えば厚さ３５０ｎｍプラズマＣＶＤにより堆積する。
【００４８】
図２Ｓに示すように、レジストパターンを用いて、窒化シリコン膜４５、酸化シリコン膜４３をエッチングする。第３配線層の上層ＴｉＮ層も同時にエッチングする。このようにして、アルミニウム表面のボンディングパッドを露出する。さらに、感光性ポリイミド層を窒化シリコン膜４５上に塗布し、露光後現像することにより、ボンディングパッド領域のポリイミド層を除去する。ポリイミドパターンを形成した後、例えば横型炉で３１０℃、Ｎ２雰囲気（流量１００リットル／分）、４０分間の処理を行ない、ポリイミドを硬化させる。このようにして、パッドを備えた半導体装置が形成される。ベースメタルＢＭとその周辺部上に積層されたシールウォール及びシールパターンが積層ボンディングパッドを取り囲み、たとえテスト等により最上パッドパターンに亀裂が生じても浸入する水分が回路部に浸入するのを抑制する。
【００４９】
第１の実施例によれば、図２Ｓに示すようにボンディングパッドの開口部において酸化シリコン膜４３の表面が露出している。この側面から、水分、水素等が浸入する可能性がある。
【００５０】
図３Ａ、３Ｂは、第２の実施例による半導体装置の製造方法を示す。第１の実施例と同様の工程により、図２Ａ−２Ｑ工程を行ない、第３メタル配線パターンまでを作成する。図３Ａは、図２Ｒに対応する工程を示す。
【００５１】
図３Ａに示すように、第３配線パターンの上に、ＴＥＯＳ酸化シリコン膜を例えばＣＶＤにより厚さ１５０００ｎｍ形成し、電極間の領域を完全に埋め込む。ＣＭＰによりＴＥＯＳ酸化シリコン膜を研磨し、第３メタル配線の表面ＴｉＮ層でストップさせる。表面が平坦化され、第３メタル配線パターンと面一の表面とされたＴＥＯＳ酸化シリコン膜４３を覆い、アルミナ膜４７を例えば厚さ５０ｎｍＰＶＤにより成膜する。アルミナ膜４７の上に、窒化シリコン膜４５を例えばＣＶＤにより厚さ５００ｎｍ形成する。水分、水素を遮蔽する機能を有するアルミナ膜４７、窒化シリコン膜４５が、第３メタル配線パターン表面に接して形成されるため、耐湿リングのリークパスを消滅させることが可能となる。
【００５２】
図３Ｂに示すように、レジストパターンを用いて窒化シリコン膜４５、アルミナ膜４７に開口を形成する。さらに、第３配線層のＴｉＮ膜もエッチングする。パッド用開口を形成した後、感光性ポリイミド膜４６を塗布し、露光現像することにより、パッドに開口を形成する。開口をパターニング後、横型炉中の熱処理により３１０℃、Ｎ２雰囲気（流量１００ｌ／分）、４０分の熱処理を行ない、ポリイミドを硬化させる。
【００５３】
本実施例に拠れば、パッド開口においては、パッド電極表面をアルミナ膜４７、窒化シリコン膜４５が囲み、酸化シリコン膜は露出しない。このため、パッド開口から水分、水素が浸入する可能性が減少する。
第１、第２実施例においては、第１メタル配線パターンの下方にまで一旦水分、水素が浸入すると、強誘電体キャパシタ表面を覆うアルミナ膜１７以外には強誘電体膜を水分、水素から遮蔽する構造は特にない。
図４Ａ−４Ｅは、第３の実施例による半導体装置の製造方法を概略的に示す断面図である。先ず、第１の実施例の図２Ａ−２Ｆを参照して説明した工程と同様の工程を行なう。
図４Ａは、図４Ｆと同じ構造を示す。すなわち、強誘電体キャパシタを形成した後、その表面をアルミナ膜１７、酸化シリコン膜１８で覆い、レジストパターンＲＰをエッチングマスクとしてバルクコンタクトホールをエッチングする。
なお、コンタクトホールのエッチングは、第１ステップで酸化シリコン膜９，８までをエッチングし、酸化窒化シリコン膜７表面でエッチングをストップさせる。次に、第２ステップでエッチング条件を変更して酸化窒化シリコン膜７をエッチングする。
【００５４】
図４Ｂに示すように、バルクコンタクトホール内にＷプラグＰＬ１１を形成し、酸化シリコン膜１８上の不要部をＣＭＰ、エッチバック等により除去する。ＷプラグＰＬ１１を覆ってパッド構造部用のレジストパターンＲＰを形成する。レジストパターンＲＰは、パッド用耐湿リングを形成すべきループ状領域及びチップ外周に沿って耐湿リングを形成すべき領域に開口を有する。
【００５５】
図４Ｂに示すように、レジストパターンＲＰをエッチングマスクとし、酸化シリコン膜１８、アルミナ膜１７、１１、酸化シリコン膜９、８のエッチングを行ない、酸化窒化シリコン膜７表面でエッチングをストップさせる。プラグＰＬ１１用のコンタクトホールエッチングの２ステップの内第１ステップのみを行い、第２ステップは行わない。コンタクトホール底面には酸化窒化シリコン膜７が露出する。その後レジストパターンＲＰは除去する。
【００５６】
図４Ｃに示すように、コンタクトホール内にバリアメタル層を成膜し、ＣＶＤでＷ膜を埋め込んで、ビア導電体層を形成する。ビア導電体層の不要部を除去した後、ビア導電体表面を覆う酸化窒化シリコン膜２１を形成する。
【００５７】
図４Ｄは、ビア導電体層の平面形状を示す概略平面図である。ボンディングパッドのベースメタルＢＭの外縁部に相当するループ状のシールウォールＳＷが形成され、チップ外周に沿って耐湿リングＡＨＲが形成される。以後、第１の実施例の図２Ｇ以下と同等の工程を行なう。
【００５８】
図４Ｄは、完成された半導体装置の構成を概略的に示す。積層ボンディングパッド構造のベースメタルＢＭの周辺部下方にループ状のシールウォールＳＷが形成され、酸化窒化シリコン膜７表面に達している。このため、積層ボンディングパッド構造下方においても、水分、水素に対するバリア構造が形成されている。
以上の実施例においては、ベースメタル層上に筒状メタル部材を形成し、カップ型のシール構造を形成し、その内部に積層ボンディングパッド構造を形成した。ボンディングパッド構造における水分、水素に対するバリア性能をさらに高めることも可能である。
【００５９】
図５Ａ−５Ｃは、第４の実施例による半導体装置の製造方法を概略的に示す断面図である。
【００６０】
図５Ａに示すように、第１の実施例の図２Ａ−２Ｋに示す工程と同等の工程を行なう。強誘電体キャパシタを形成し、アルミナ膜１７でその上面を覆った後、酸化シリコン膜１８を成膜し、Ｗプラグを形成した後、第１メタル配線を形成し、その表面を厚さ２０ｎｍのアルミナ膜２２で覆う。
【００６１】
図５Ｂに示すように、アルミナ膜２２上に例えばＴＥＯＳ酸化シリコン膜２３を厚さ２６００ｎｍＣＶＤにより成膜し、ＣＭＰによりその表面を平坦化する。酸化シリコン膜２３の表面を窒化した後、さらにＴＥＯＳ酸化シリコン膜２４を厚さ１００ｎｍ程度ＣＶＤにより成膜する。
【００６２】
酸化シリコン膜２４表面を窒化した後、アルミナ膜２５を厚さ５０ｎｍ程度例えばスパッタリング等のＰＶＤにより成膜する。必要に応じて酸化雰囲気中の熱アニールを行ない、アルミナ膜２５の上にＴＥＯＳ酸化シリコン膜２６を厚さ１００ｎｍ程度ＣＶＤにより成膜する。酸化シリコン膜２６の表面を窒化する。このように、第１メタル配線上の層間絶縁膜中に比較的厚いアルミナ膜を埋め込む。アルミナ膜は、水分、水素の遮蔽膜として機能する。但し、アルミナの誘電率は酸化シリコンの誘電率より高いので、配線パターンと接するレベルに厚いアルミナ膜を形成すると配線の寄生容量を高くしてしまう。
【００６３】
図５Ｃに示すように、図２Ｍに対応するコンタクトホールを形成する。図２Ｍの工程と比較すると、エッチング対象層の中にアルミナ膜２５が含まれている点が異なる。
【００６４】
図５Ｄに示されるように、コンタクトホール内にビア導電体層ＶＭ２を埋め込み、不要部を除去した後第２メタル配線パターンＭ２Ｗを形成する。図５Ｂ、５Ｃに示す工程と同様の工程により、第２メタル配線パターンＭ２Ｗを覆って酸化シリコン膜３３、３４、アルミナ膜３５、酸化シリコン膜３６を堆積し、再びビア導電体層ＶＭ３を埋め込む。不要導電膜を除去した後、第３メタル配線パターンＭ３Ｗを形成する。ボンディングパッド部においては、第１の実施例同様、ベースメタルＢＭ上に積層ボンディングパッド構造が形成されると共に、その周辺部にループ状の壁部が形成される。その後第１の実施例同様の工程により、酸化シリコン膜４３を成膜し、その上に窒化シリコン膜４５を成膜する。パッド電極に開口を形成した後、ポリイミド層４６を塗布し、パッド部分を開口する。ボンディングパッドより上部におけるアルミナ４７が省略されているが、積層パッド構造のビア導電体と交差する位置に２層のアルミナ膜２５、３５が形成されており、ボンディングパッド構造における水分、水素に対する遮蔽能が強化されている。
【００６５】
図６Ａ−６Ｆは、第５の実施例における半導体装置の構成を概略的に示す。
図６Ａに示すように、第３の実施例の図４Ｅに示す構造同様、第１メタル配線パターンＭ１Ｗ下にもビア導電体層のシールウォールＳＷ，耐湿リングＡＨＲ１が形成されると共に、ビア導電体と交差する位置にもアルミナ膜１４が挿入され、酸化シリコン膜１５で覆われる。第４の実施例の図５Ｄに示す構造同様、第１メタル配線パターンＭ１Ｗより上の層間絶縁層中にアルミナ膜２５、３５が挿入される。
さらに、ボンディングパッドよりも内側の領域において、チップ耐湿リングＡＨＲ１と同様の構成により内側チップ耐湿リングＡＨＲ２が形成されている。なお、ボンディングパッドの引き出し配線がある部分においては、内側チップ耐湿リングＡＨＲ２は切り欠かれている。
【００６６】
図６Ｂは、第１メタル配線層のボンディングパッド部構造を概略的に示す平面図である。ベースメタルＢＭの左右に、内側チップ耐湿リングＡＨＲ２、外側チップ耐湿リングＡＨＲ１を構成する配線パターンＩＲ１、ＯＲ１が形成されている。
【００６７】
図６Ｃは、第１配線パターン上のビア導電体層のボンディングパッド部構造を概略的に示す。Ｗプラグと同一構成により、ボンディングパッド部の上下パッドパターンを接続する接続プラグＣＰＬ２が形成され、その周囲をシールウォールＳＷ２が取り囲む。さらに内側及び外側に耐湿リングを構成する壁状部材ＩＲ２、ＯＲ２が形成されている。
【００６８】
図６Ｄは、第２配線層のボンディングパッド部構造を概略的に示す。中央にパッドパターンＰＤ２が配置され、その周囲を取り囲んでシールパターンＳＲ２が形成されている。さらにボンディングパッドの外側及び内側に耐湿リングを構成する部材ＯＲ３、ＩＲ３が配置されている。
【００６９】
図６Ｅは、第２配線パターン上のビア導電体層で形成されたボンディングパッド部構造を概略的に示す。図６Ｃに示す構造同様パッドパターンＰＤ領域内に接続プラグＣＰＬ３が形成され、その周囲を取り囲むようにシールウォールＳＷ３が配置されている。ボンディングパッドよりも外側にはチップ耐湿ウォールＡＨＲ１の壁状部材ＯＲ４が形成されている。ボンディングパッドの内側領域では、内側チップ耐湿リングの壁状部材ＩＲ４は切り欠かれ、パッド引き出し配線との短絡が防止されている。
【００７０】
図６Ｆは、最上配線層である第３メタル配線層のボンディングパッド部構造を概略的に示す。中央にパッドパターンＰＤ３が形成され、その周囲を取り囲むようにシールパターンＳＲ３が形成されている点は図６Ｄと同様の構成である。さらに、パッドパターンＰＤ３とシールパターンＳＲ３を接続する配線部及びシールパターンＳＲ３から回路部に引き出される配線パターンが形成されている。ボンディングパッドよりも外側領域に外側チップ耐湿部の構成部材ＯＲ５が配置されている。ボンディングパッドより内側領域では、内側チップ耐湿リングの配線パターンＩＲ５が切り欠かれ、パッド引き出し配線との短絡が防止されている。
【００７１】
なお、図６Ａに示す構成においては、ボンディングパッド部構造の最上配線パターンを回路部方向に引き出し、回路とボンディングパッドを接続しているが、他の配線パターンを外部に引き出して回路と接続してもよい。その場合には、回路と接続する部分に図６Ｆの配線パターンを配置し、その上下のビア導電体は図６Ｅに示す構成とする。
【００７２】
図７は、上述の実施例の変形例を示す。図６Ａに示す構成と比較すると、強誘電体キャパシタの下部電極下方にＷプラグＰＬ１１が形成され、その上に強誘電体キャパシタが形成され、上部電極に対するコンタクトは上方より取られている。強誘電体キャパシタの上下電極へのコンタクトが上下で行われるスタック型キャパシタが形成されている。なお、その他の構成を図６Ａに示す第５の実施例と同様な構成で示したが、内側チップ耐湿リングは形成されていない。他の実施例にスタック型キャパシタを用いることもできる。
【００７３】
上述の実施例においては、多層配線構造をＷプラグ等のビア導電体層とＡＬ配線で形成した。Ｃｕを用いたダマシン配線で多層配線を形成することもできる。
【００７４】
図８は、ダマシン配線を用いた変形例を示す。層間絶縁膜ＩＬ１にトレンチが形成され、バリアメタル層ＢＲＭ１を堆積した後、Ｃｕで形成された主配線層ＭＭ１がトレンチを埋め込んで形成され、不要部が除去されてシングルダマシン構造を形成している。シングルダマシン構造を形成した後、その上に窒化シリコン、炭化シリコン等の拡散バリア層ＤＢ１が成膜され、その上にＣＶＤによる酸化シリコン膜ＩＬ２１、スピンオングラス（ＳＯＧ）による酸化シリコン膜ＩＬ２２、ＣＶＤによる酸化シリコン膜ＩＬ２３が逐次積層される。ＣＶＤによる酸化シリコン膜とＳＯＧによる酸化シリコン膜はエッチング特性が異なるため、その界面でエッチングを停止させることが可能となる。
【００７５】
表面からＳＯＧ酸化シリコン膜ＩＬ２２の底面までの配線パターンをエッチングし、その下の酸化シリコン膜ＩＬ２１に対してはビア導電体部分にビア孔をエッチングする。なお、先にビア孔をエッチし、その後に配線とレンチをエッチすることもできる。バリアメタル層ＢＲＭ２を成膜した後、トレンチ内をＣｕ等の主配線層ＭＭ２で埋め込み、不要部を除去する。このようにしてデュアルダマシン構造を形成した後、その表面を銅拡散防止膜ＤＢ２で覆う。同様の構成により、層間絶縁膜ＩＬ３１、ＩＬ３２、ＩＬ３３を成膜し、バリアメタル層ＢＲＭ３、主配線層ＭＭ３を含むデュアルダマシン構造を形成する。前述の構成における配線パターンをダマシン配線の配線パターンで置換し、ビア導電体をダマシン構造のビア導電体で置換することができる。
【００７６】
層間絶縁膜中にアルミナ膜を埋め込む場合は、配線パターンとは交差せず、ビア導電体と交差する位置に配置することが好ましい。
【００７７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、水分、水素に対する遮蔽機能を有するバリア層の材料としてアルミナを用いたが、酸化チタンを同様に用いることができる。その厚さは２０−１００ｎｍとすることが好ましい。種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００７８】
以下、本発明の特徴を付記する。
（付記１）
半導体基板と、
前記半導体基板に形成された複数の半導体素子を含む回路部と、
前記回路部を覆って、前記半導体基板上に形成された絶縁積層と、
前記絶縁積層中に形成され、配線パターンとビア導電体とを含む多層配線構造と、
前記半導体基板上方に形成され、前記多層配線構造に接続されたパッド電極構造であって、複数層のパッド用配線パターンと、前記パッド用配線パターン間を接続するパッド用ビア導電体を含み、少なくとも最上層のパッド用配線パターンはパッドパターンと前記パッドパターンから距離をおいて、ループ状に取り囲むシールパターンを含み、最上層以外のパッド用配線パターンの少なくとも1つは連続した、前記シールパターンに対応する大きさの拡大パッドパターンを有し、前記パッド用ビア導電体は、前記パッドパターンに対応して配置された複数の柱状ビア導電体と前記シールパターンに対応して配置されたループ状壁部とを含み、前記パッド用配線パターンのパッドパターンまたは前記拡大パッドパターンと前記柱状ビア導電体とが積層ボンディングパッドを構成し、前記拡大パッドパターンと前記シールパターンおよび前記ループ状壁部とが前記積層ボンディングパッドを取り囲み、水分、水素を遮蔽する機能を有するカップ状耐湿構造を形成するパッド電極構造と、
を有する半導体装置。
（付記２）
最下層の前記パッド用配線パターンは、前記拡大パッドパターンを有し、前記耐湿リングと前記最下層のパッド用配線パターンは底の閉じたループ状壁部を構成する付記1記載の半導体装置。
（付記３）
最上層、最下層以外の前記パッド用配線パターンの少なくとも1つが、前記拡大パッドパターンを有する付記２記載の半導体装置。
（付記４）
最下層以外の前記パッド用配線層パターンが、前記パッドパターンと前記シールパターンを有する付記２記載の半導体装置。
（付記５）
最上層以外の前記パッド用配線パターンは前記配線パターンと同一層で形成され、最上層以外の前記パッド用ビア導電体は前記ビア導電体と同一層で形成されている付記１〜４のいずれか１項記載の半導体装置。
（付記６）
最上層の前記パッド用配線パターンはアルミニウムを用いて形成され、前記ビア導電体および前記パッド用ビア導電体はタングステンを用いて形成されている付記１〜５のいずれか１項記載の半導体装置。
（付記７）
前記半導体基板の外周に沿って、前記パッド電極構造外側で、前記絶縁積層を貫通して形成された外側チップ耐湿リング、
をさらに有する付記１〜６のいずれか１項記載の半導体装置。
（付記８）
前記絶縁積層は、前記半導体素子を覆って前記半導体基板上に形成された窒化シリコン又は酸化窒化シリコンの下部保護膜を含み、
前記半導体素子に接続され、前記下部保護膜を貫通して上方に延在する下部ビア導電体と、
前記最下層のパッド用配線パターンの周辺部下面のループ状領域に接続され、下方に延在し、前記下部保護膜に達する下部ループ状壁部と、
をさらに有する付記１〜７のいずれか１項記載の半導体装置。
（付記９）
前記下部ビア導電体と前記下部ループ状壁部とが同一層で形成されている付記８記載の半導体装置。
（付記１０）
前記半導体基板上方に形成され、下部電極と、酸化物強誘電体膜と、上部電極とを含む強誘電体キャパシタを更に有し、前記多層配線構造は前記強誘電体キャパシタ上方に配置されている付記１〜９のいずれか１項記載の半導体装置。
（付記１１）
前記絶縁積層が、前記強誘電体キャパシタの下に、水分、水素を遮蔽する機能を有する下地保護膜を含む付記１０記載の半導体装置。
（付記１２）
前記下地保護膜が、酸化アルミニウム、酸化チタンのいずれかを用いて形成されている付記１１記載の半導体装置。
（付記１３）
前記絶縁積層が、前記柱状ビア導電体と交差する第１レベルに配置され、水分、水素を遮蔽する機能を有する第１絶縁バリア層を含む付記１〜１２のいずれか１項記載の半導体装置。
（付記１４）
前記絶縁積層が、前記第１レベルと異なる第２レベルに配置され、前記柱状ビア導電体と交差する、水分、水素を遮蔽する機能を有する第２絶縁バリア層をさらに含む付記１３記載の半導体装置。
（付記１５）
前記絶縁積層が、最上層の前記パッド用配線パターン上面に接する、水分、水素を遮蔽する機能を有する第３絶縁バリア層を含む付記１〜１４のいずれか１項記載の半導体装置。
（付記１６）
前記絶縁バリア層が、酸化アルミニウム、酸化チタニウムのいずれかを用いて形成されている付記１３〜１５のいずれか１項記載の半導体装置。
（付記１７）
前記絶縁バリア層の厚さが、２０−１００ｎｍの範囲内である付記１６記載の半導体装置。
（付記１８）
前記パッド用配線パターンの少なくとも1つは、前記パッドパターンと前記シールパターンと接続する第１配線部と、前記シールパターンからさらに外側に延在する第２配線部、または前記拡大パッドパターンから外側に延在する第３配線部をさらに有する付記１〜１７のいずれか１項記載の半導体装置。
（付記１９）
前記パッド電極構造より内側で、前記絶縁積層を貫通してループ状に形成され、前記第２または第３配線部と交差する部分で切りかかれている内側チップ耐湿リング
をさらに有する付記１８記載の半導体装置。
（付記２０）
複数のチップ領域を含む半導体基板の各チップ領域に複数の半導体素子を形成する工程と、
前記複数の半導体素子を覆って、前記半導体基板上に下部層間絶縁膜を形成する工程と、
前記下部層間絶縁膜上に、強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆って、前記下部層間絶縁膜上に絶縁積層を形成する工程と、
前記絶縁積層中に配置された多層配線構造を形成する工程と、
前記半導体基板上方に配置され、前記多層配線構造に接続されたパッド電極構造を形成する工程であって、前記絶縁積層中に複数のパッド用配線パターンと、前記パッド用配線パターン間を接続するパッド用ビア導電体を含み、少なくとも最上層のパッド用配線パターンはパッドパターンと前記パッドパターンを距離をおいて取り囲むシールパターンを含み、最上層以外のパッド用配線パターンの少なくとも1つは連続した、前記シールパターンに対応する大きさの拡大パッドパターンを有し、前記パッド用ビア導電体は、前記パッドパターンに対応して配置された複数の柱状ビア導電体と前記シールパターンに対応して配置されたループ状壁部とを含み、前記パッド用配線パターンのパッドパターンまたは前記拡大パッドパターンと前記柱状ビア導電体とが積層ボンディングパッドを構成し、前記シールパターンおよび前記拡大パッドパターンの周縁部と前記ループ状壁部とが前記積層ボンディングパッドを取り囲み、水分、水素を遮蔽する機能を有する耐湿リングを形成するパッド電極構造を形成する工程と、
を含む半導体装置の製造方法。
【図面の簡単な説明】
【００７９】
【図１】図１は、本発明の基本的構成を示す平面図および断面図である。
【図２−１】と、
【図２−２】と、
【図２−３】と、
【図２−４】と、
【図２−５】と、
【図２−６】と、
【図２−７】と、
【図２−８】と、
【図２−９】と、
【図２−１０】と、
【図２−１１】図２Ａ−２Ｓは、第１の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図３−１】、および
【図３−２】図３Ａ−３Ｂは、第１の実施例の変形例を示す断面図である。
【図４−１】と、
【図４−２】と、
【図４−３】図４Ａ−４Ｅは、第２の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図５−１】と、
【図５−２】と、
【図５−３】図５Ａ−５Ｄは、第３の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図６−１】、および
【図６−２】図６Ａ−６Ｆは、第４の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図７】図７は、変形例を示す断面図である。
【図８】図８は、他の変形例を示す断面図である。
【符号の説明】
【００８０】
ＰＤ  パッドパターン、ＳＲ  シールリングパターン、ＳＷ  シールウォール（ループ状壁部）、ＣＰＬ  接続プラグ、ＥＰＤ  拡大パッドパターン、１  半導体基板（シリコンウエハ）、２  素子分離領域、ＰＷ  ｐ型ウェル、ＮＷ  ｎ型ウェル、Ｇ  ゲート電極、３  ゲート絶縁膜、４ゲート電極、５  絶縁膜、６  サイドウォールスペーサ、Ｓ／Ｄ  ソース／ドレイン領域、ＥＸ  エクステンション領域、ＨＤ  高濃度領域、７  ＳｉＯＮ膜、８、９  酸化シリコン膜、１１  酸化アルミニウム膜、ＬＥ  下部電極、ＦＤ  強誘電体膜、ＵＥ  上部電極、１６  酸化アルミニウム膜、１８  層間絶縁膜（ＴＥＯＳ酸化シリコン膜）、ＲＰ  レジストパターン、ＣＨ  コンタクトホール、ＰＬ  導電性（Ｗ）プラグ、２１  ＳｉＯＮ膜、Ｍ１  メタル配線層、Ｍ１Ｗ  メタル配線、ＢＭ  （パッド用）ベースメタル、ＯＲ  （外部）耐湿リング、２２  酸化アルミニウム膜、２３，２４  酸化シリコン膜、３３，３４  酸化シリコン膜、４３  酸化シリコン膜、４５  窒化シリコン膜、４６  ポリイミド膜、
【国際調査報告】
2007074530.tif 000027
2007074530.tif 000028
2007074530.tif 000029