【事件の表示】
　特願２０１９−　４４８２２「ガリウム窒化物電界効果トランジスタ」拒絶査定不服審判事件〔令和　１年　７月２５日出願公開、特開２０１９−１２５８０２、請求項の数（８）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，２０１４年（平成２６年）５月５日（パリ条約による優先権主張外国庁受理２０１３年５月３日，米国（ＵＳ））を国際出願日とする出願である特願２０１６−５１２９９４号の一部を平成３１年３月１２日に新たな特許出願としたものであって，平成３１年３月１４日付けで上申書が提出されるとともに手続補正がされ，同年４月１０日付けで上申書が提出されるとともに手続補正がされ，令和元年１１月１２日付けで拒絶理由通知がされ，令和２年５月１４日付けで意見書が提出されるとともに手続補正がされ，同年７月１６日付けで拒絶査定（原査定）がされ，これに対し，同年１１月３０日に拒絶査定不服審判の請求がされると同時に手続補正がされ，令和３年６月２３日付けで当審より拒絶理由通知（以下，「当審拒絶理由」という。）がされ，同年７月１３日に意見書が提出されるとともに手続補正がされたものである。
第２　本願発明
　本願請求項１〜８に係る発明（以下，それぞれ「本願発明１」〜「本願発明８」という。）は，令和３年７月１３日付けの手続補正で補正された特許請求の範囲の請求項１〜８に記載された事項により特定される発明であり，本願発明１は以下のとおりの発明である。
「【請求項１】
　半導体デバイスであって，
　半導体層を有する半導体基板と，
　前記半導体層の上に配置される障壁層と，
　前記障壁層の上に配置されるキャップ層と，
　前記キャップ層の上に配置されるシリコン含有ゲート誘電体層と，
　前記シリコン含有ゲート誘電体層上に直接に配置される単一層のシリコン含有金属ゲートであって，２原子パーセント〜１０原子パーセントのシリコンを含む，前記シリコン含有金属ゲートと，
　前記シリコン含有ゲート誘電体層と前記キャップ層とを貫通して前記障壁層の内部まで延びるソース・ドレイン・コンタクトホールと，
　前記ソース・ドレイン・コンタクトホールに配置されるコンタクト金属と，
　を含む，半導体デバイス。」
　なお，本願発明２〜８は，本願発明１を減縮した発明である。
第３　引用文献，引用発明等
１　引用文献１について
　原査定の拒絶の理由に引用された引用文献１（特開２０１２−１７８４１９号公報）には，次の事項が記載されている（下線は当審が付した。以下，同様である。）。
　「【発明が解決しようとする課題】
【０００５】
　ところで，
ゲート電極と半導体層との間にゲート絶縁膜を備えるトランジスタでは
ゲート電極の材料がゲート絶縁膜中へ拡散してしまい，特性が低下してしまうことがわかった
【０００６】
　そこで，
電極材料が拡散するのを抑制し，特性の向上を実現したい
　「【課題を解決するための手段】
【０００７】
　
このため，本半導体装置
は，ゲート電極と，ゲート絶縁膜と，ゲート電極とゲート絶縁膜との間に設けられ，第１ＴａＮ層，Ｔａ層，第２ＴａＮ層を順に積層した構造を有する電極材料拡散抑制層とを備えることを要件とする
　「【００１２】
　以下，図面により，本実施形態にかかる半導体装置及びその製造方法，電源装置について説明する。
［第１実施形態］
　第１実施形態にかかる半導体装置及びその製造方法について，図１〜図６を参照しながら説明する。
【００１３】
　本実施形態にかかる半導体装置は，窒化物半導体を用いた電界効果トランジスタ，ここでは，半導体基板上にＧａＮ系半導体積層構造を備える高電子移動度トランジスタ（ＨＥＭＴ；High Electron Mobility Transistor）（ＧａＮ−ＨＥＭＴ）である。また，本半導体装置は，ゲート絶縁膜を有するＭＩＳ型トランジスタである。なお，半導体装置を，化合物半導体装置ともいう。また，ＧａＮ系半導体積層構造を，窒化物半導体積層構造ともいう。
【００１４】
　本
ＭＩＳ型ＧａＮ−ＨＥＭＴは
ＳｉＣ基板（半導体基板）４０上に，ｉ−ＧａＮ電子走行層４１，図示しないｉ−ＡｌＧａＮ層，ｎ−ＡｌＧａＮ電子供給層４２，ｎ−ＧａＮ層４３を順に積層させたＧａＮ系半導体積層構造１を備える
【００１５】
　また，本ＭＩＳ型ＧａＮ−ＨＥＭＴは，図１に示すように，
ＧａＮ系半導体積層構造１上にゲート絶縁膜２が設けられており，ゲート絶縁膜２の上方にゲート電極３が設けられている。具体的には，ゲート絶縁膜２上に電極材料拡散抑制層６が設けられており，この電極材料拡散抑制層６上にゲート電極３が設けられている
【００１６】
　そして，ゲート電極３，電極材料拡散抑制層６及びゲート絶縁膜２の表面は，絶縁膜７によって覆われている。なお，ゲート絶縁膜２を，第１絶縁膜ともいう。また，絶縁膜７を，第２絶縁膜ともいう。
　また，ゲート電極３は，後述のソース電極４とドレイン電極５との間に設けられている。
【００１７】
　ここでは，
ゲート絶縁膜２
は，例えばＡｌＯ膜（例えばＡｌ２Ｏ３）である
　なお，本ＭＩＳ型ＧａＮ−ＨＥＭＴは，ゲートリセスを備えるものであっても良い。例えば，本ＭＩＳ型ＧａＮ−ＨＥＭＴは，ＧａＮ系半導体積層構造１を構成するｎ−ＧａＮ層４３，ｎ−ＡｌＧａＮ電子供給層４２の一部を除去することによって形成されたゲートリセスを備えるものとしても良い。
【００１８】
　また，本
ＭＩＳ型ＧａＮ−ＨＥＭＴは，ＧａＮ系半導体積層構造１上にソース電極４及びドレイン電極５が設けられている
　ここでは，ソース電極４及びドレイン電極５は，Ａｌ層を含む電極であり，例えばＴｉ層とＡｌ層とを積層させた電極である。
【００１９】
　なお，ソース電極４及びドレイン電極５を，オーミック電極，Ａｌ層を含むオーミック電極，又は，Ａｌ含有オーミック電極ともいう。なお，Ａｌ層を含むオーミック電極あるいはＡｌ含有オーミック電極は，最上層にＡｌ層を含むものであれば良い。
　また，Ａｌ含有オーミック電極４，５上，即ち，Ａｌ含有オーミック電極４，５に含まれるＡｌ層上に，バリアメタル層８を介して，低抵抗配線材料であるＡｕ配線９が設けられている。
【００２０】
　ここでは，バリアメタル層８は，Ｔｉ層とＰｔ層とを積層した構造になっている。なお，バリアメタル層８はＰｔ層からなるものであっても良い。また，Ａｕ配線９は，第１Ａｕ層９Ａと第２Ａｕ層９Ｂとを積層した構造になっている。
　なお，図示していないが，表面は，絶縁膜，ここではＳｉＮ膜で覆われている。
　ところで，本実施形態では，
ゲート電極３とゲート絶縁膜２との間に電極材料拡散抑制層６を設け，この電極材料拡散抑制層６を，ＴａＮ層（第１ＴａＮ層）６Ａ，Ｔａ層６Ｂ，ＴａＮ層（第２ＴａＮ層）６Ｃを順に積層した構造を有するものとしている
【００２１】
　特に，第１ＴａＮ層６Ａ及び第２ＴａＮ層６Ｃは，窒素含有率が約４８％よりも大きく約５２％以下であることが好ましい。より好ましくは約４９％以上約５１％以下であれば良い。これにより，確実にゲート電極材料Ａｌの拡散を抑制することが可能となる。
　
このような電極材料拡散抑制層６を設けているのは，以下の理由による
　上述したように，
ＧａＮ系半導体積層構造１とゲート電極３との間にゲート絶縁膜２を備える場合，例えばオーミック特性を確立するための熱処理（例えば６００℃以下）などの製造工程中の熱処理によって，ゲート電極３の材料がゲート絶縁膜２中へ拡散してしまい，特性が低下してしまうことがわかった
【００２２】
　そこで，ゲート電極３の材料がゲート絶縁膜２中へ拡散してしまうのを抑制するために，図３に示すように，ゲート絶縁膜２とゲート電極３との間に，高融点金属であって高安定金属であるＴａＮ層６Ａを設けることが考えられる。
　しかしながら，ゲート電極３とゲート絶縁膜２との間にＴａＮ層６Ａを設けたとしても，デバイス動作時，即ち，トランジスタ動作時に閾値変動を引き起こし，特性，即ち，トランジスタ特性が低下してしまうことがわかった。
【００２３】
　これは，以下の理由によると考えられる。
　つまり，
ゲート電極形成後にオーミック電極４，５の接触抵抗低減のために施される熱処理又はトランジスタ動作中の発熱
【００２４】
　ここで，単層のＴａＮ層６Ａは，２種類のグレインサイズ，例えば約８ｎｍと約５ｎｍのグレインサイズを有する。そして，このような構造を有するＴａＮ層６Ａでは，上述の熱処理や発熱によってゲート電極材料Ａｌが拡散してしまうのを抑制することができない。
　ところで，Ｔａ層上に形成されたＴａＮ層は，３種類のグレインサイズ，例えば約８ｎｍ，約５ｎｍ，約３ｎｍのグレインサイズを有するものとなる。
【００２５】
　
そこで，ＴａＮ層，Ｔａ層，ＴａＮ層を順に積層した構造のものを用いたところ，上述の熱処理や発熱によってゲート電極材料Ａｌがゲート絶縁膜２中へ拡散してしまうのを抑制できることがわかった
【００２６】
　
そこで，特性が低下しないようにすべく
電極材料拡散抑制層６を，ＴａＮ層６Ａ，Ｔａ層６Ｂ，ＴａＮ層６Ｃを順に積層した構造を有するものとしている。これにより，上述の熱処理や発熱によってゲート電極材料Ａｌがゲート絶縁膜２中へ拡散してしまうのを抑制できる。この結果，２ＤＥＧ領域からの電子が絶縁膜と半導体との界面に捕獲されるのを抑制できるため，トランジスタ動作時の閾値変動が抑制され，安定したトランジスタ動作が可能となり，トランジスタ特性の低下を防ぐことができる
【００２７】
　特に，Ｔａ層６Ｂ上に形成されるＴａＮ層６Ｃを，確実に３種類のグレインサイズを有するものとし，確実にゲート電極材料Ａｌの拡散を抑制するためには，このＴａＮ層６Ｃの窒素含有率が約４８％よりも大きく約５２％以下になるようにするのが好ましい。例えば，スパッタ法によってＴａ層６Ｂ上にＴａＮ層６Ｃを形成する際にＴａＮ層６Ｃの窒素含有率をコントロールし，グレインサイズを調節するのが好ましい。また，ゲート電極材料Ａｌの拡散抑制効果を高めるためには，下側のＴａＮ層６Ａも，窒素含有率が約４８％よりも大きく約５２％以下になるようにするのが好ましい。
【００２８】
　次に，本実施形態にかかる半導体装置（ＭＩＳ型ＧａＮ−ＨＥＭＴ）の製造方法について，図５，図６を参照しながら説明する。
　まず，図５（Ａ）に示すように，半導体基板４０上にＧａＮ系半導体積層構造１を形成する。
　ここでは，ＳｉＣ基板４０上に，例えば有機金属気相成長（ＭＯＶＰＥ；Metal Organic Chemical Vapor Deposition）法を用いて，ｉ−ＧａＮ電子走行層４１，図示しないｉ−ＡｌＧａＮ層，ｎ−ＡｌＧａＮ電子供給層４２，ｎ−ＧａＮ層４３を順に成長させる（図２参照）。
【００２９】
　ここで，ｉ−ＧａＮ電子走行層４１は，例えば厚さ約３μｍである。また，ｉ−ＡｌＧａＮ層は例えば厚さ約５ｎｍである。また，ｎ−ＡｌＧａＮ電子供給層４２は，例えば，厚さ約２０ｎｍであり，Ｓｉドーピング濃度約５×１０１８ｃｍ−３である。また，ｎ−ＧａＮ層４３は，例えば厚さ約１０ｎｍである。
　なお，ゲートリセスを設ける場合には，例えばフォトリソグラフィ技術を用いてゲート電極形成予定領域に開口部を有するレジストを設け，例えばフッ素系ガスを用いたドライエッチングによって，ゲート電極形成予定領域のｎ−ＧａＮ層４３及びｎ−ＡｌＧａＮ電子供給層４２を除去すれば良い。この場合，ｎ−ＡｌＧａＮ電子供給層４２は，厚さ方向で全部除去しても良いし，一部除去しても良い。例えば，ｎ−ＡｌＧａＮ電子供給層４２は，約１ｎｍの厚さが残るようにすれば良い。なお，ｎ−ＡｌＧａＮ電子供給層４２は除去せずに，ｎ−ＧａＮ層４３のみを除去するようにしても良い。
【００３０】
　次に，図５（Ｂ）に示すように，ＧａＮ系半導体積層構造１上にゲート絶縁膜２を形成する。
　ここでは，ＧａＮ系半導体積層構造１上に，例えば原子層堆積（ＡＬＤ：Atomic Layer Deposition）法を用いて，ゲート絶縁膜としてのＡｌＯ膜２（例えばＡｌ２Ｏ３膜）を形成する。
【００３１】
　次に，ゲート絶縁膜２上に，ＴａＮ層６Ａ，Ｔａ層６Ｂ，ＴａＮ層６Ｃを順に積層して電極材料拡散抑制層６を形成する。
　ここでは，例えばスパッタ法によって，ゲート絶縁膜としてのＡｌＯ膜２上に，ＴａＮ層６Ａ，Ｔａ層６Ｂ，ＴａＮ層６Ｃを順に積層して電極材料拡散抑制層６を形成する。なお，ＴａＮ層６Ａを第１ＴａＮ層又は第１金属層といい，Ｔａ層６Ｂを第２金属層といい，ＴａＮ層６Ｃを第２ＴａＮ層又は第３金属層ともいう。
【００３２】
　ここでは，スパッタ法によるＴａ層６Ｂ及びＴａＮ層６Ａ，６Ｃの形成時の条件は，例えば真空度（圧力）約１．０Ｐａ，電力約１ｋＷである。また，ターゲット−基板間距離（Ｔ／Ｓ）は，例えば２００ｍｍである。また，ＴａＮ層６Ａ，６Ｃの窒素含有率は約５０％程度である。
　次に，ゲート電極材料であるＡｌを例えばスパッタ法によって成膜する。つまり，電極材料拡散抑制層６上に，ゲート電極３となるＡｌ層を形成する。
【００３３】
　ここでは，スパッタ法によるＡｌ層３の形成時の条件は，例えば真空度（圧力）約０．７Ｐａ，電力約０．５ｋＷである。また，ターゲット−基板間距離（Ｔ／Ｓ）は，例えば２００ｍｍである。
　次に，図５（Ｃ）に示すように，例えばフォトリソグラフィ技術を用いてゲート電極形成予定領域にレジスト１５を設け，ゲート電極形成予定領域以外の領域に形成されているＴａＮ層６Ａ，Ｔａ層６Ｂ，ＴａＮ層６Ｃ及びＡｌ層３を，例えばフッ素系ガスを用いたドライエッチングによって除去する。これにより，電極材料拡散抑制層６上に，Ａｌ層からなるゲート電極３が形成される。つまり，ＭＩＳ構造が形成される。
【００３４】
　次に，レジスト１５を除去した後，図５（Ｄ）に示すように，再度，例えばＡＬＤ法によって，ゲート絶縁膜としてのＡｌＯ膜２及びゲート電極としてのＡｌ層３上に，絶縁膜としてのＡｌＯ膜７（例えばＡｌ２Ｏ３膜）を形成する。つまり，ゲート絶縁膜２及びゲート電極３を覆うように，ＡｌＯ膜からなる絶縁膜７を形成する。
　次に，
図５（Ｅ）に示すように，例えばフォトリソグラフィ技術を用いてオーミック電極形成予定領域に開口部を有するレジスト１６を設け，例えばＡｒガスを用いたイオンミリング法によって，図５（Ｆ）に示すように，オーミック電極形成予定領域のゲート絶縁膜２及び絶縁膜７を除去する
【００３５】
　
次いで，例えば塩素系ガスを用いたドライエッチングによって，オーミック電極形成予定領域のｎ−ＧａＮ層４３を除去する。なお，ここでは，オーミック電極形成予定領域のｎ−ＧａＮ層４３を全部除去するようにしているが
ｎ−ＡｌＧａＮ電子供給層４２を少し削っても良い
オーミック電極形成予定領域は，ソース電極形成予定領域及びドレイン電極形成予定領域である
【００３６】
　その後，図５（Ｇ）に示すように，
ＧａＮ系半導体積層構造１上
に，例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて，例えばＴｉ／ＡｌからなるＡｌ含有オーミック電極（ここではソース電極及びドレイン電極）４，５を形成する
【００３７】
　次に，図６（Ａ）に示すように，Ａｌ含有オーミック電極４，５上にバリアメタル層８を形成した後，Ａｕ配線９を構成する第１Ａｕ層９Ａを形成する。
　ここでは，例えばスパッタ法によって，Ａｌ含有オーミック電極４，５に含まれるＡｌ層上に，Ｔｉ層，Ｐｔ層，Ａｕ層を順に積層させることによって，Ｔｉ層とＰｔ層とからなるバリアメタル層８及び第１Ａｕ層９Ａを形成する。なお，Ｔｉ層を第１金属層，Ｐｔ層を第２金属層，Ａｕ層を第３金属層ともいう。
【００３８】
　ここで，スパッタ法によるＴｉ層，Ｐｔ層及びＡｕ層の形成時の条件は，例えば真空度（圧力）約０．７Ｐａ，電力約０．５ｋＷである。また，ターゲット−基板間距離（Ｔ／Ｓ）は，例えば２００ｍｍである。
　次に，図６（Ｂ）に示すように，例えばフォトリソグラフィ技術を用いてオーミック電極４，５の上方の領域にレジスト１７を設け，例えばＡｒガスを用いたイオンミリング法によって，オーミック電極４，５の上方の領域以外の領域に形成されているバリアメタル層８及び第１Ａｕ層９Ａを除去する。
【００３９】
　次に，レジスト１７を除去した後，図６（Ｃ）に示すように，例えばフォトリソグラフィ技術を用いてオーミック電極４，５の上方の領域に開口部を有するレジスト１８を設け，図６（Ｄ）に示すように，例えばメッキ法によって，第１Ａｕ層９Ａ上に第２Ａｕ層９Ｂを形成する。これにより，バリアメタル層８上に，第１Ａｕ層９Ａと第２Ａｕ層９ＢとからなるＡｕ配線９が形成される。つまり，Ａｌ含有オーミック電極４，５上にバリアメタル層８が形成され，バリアメタル層８上にＡｕ配線９が形成される。
【００４０】
　その後，レジスト１８を除去した後，図示していないが，例えば化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法によって，全面にＳｉＮ膜（絶縁膜）を形成する。
　これにより，図６（Ｅ）に示すように，半導体装置（ＭＩＳ型ＧａＮ−ＨＥＭＴ）が製造される。
　したがって，本実施形態にかかる半導体装置及びその製造方法によれば，電極材料が拡散するのを抑制することができ，さらなる特性の向上を実現することができるという利点がある。
【００４１】
　例えば，製造工程中の熱処理（例えばオーミック特性を確立するための熱処理）によって，ゲート電極３の材料がゲート絶縁膜２中へ拡散してしまうのを抑制することができるため，特性を向上させることが可能となる。また，例えば，トランジスタ動作時の発熱によって，ゲート電極３の材料がゲート絶縁膜２中へ拡散してしまうのを抑制することができるため，特性を向上させることが可能となり，高い信頼性を確保することができる。」
　「【０１５５】
　例えば，上述の各実施形態では，本発明をＧａＮ系トランジスタに適用した場合を例に挙げて説明しているが，これに限られるものではない。例えば，半導体積層構造として他の構造を備える電界効果トランジスタに本発明を適用することもできる。
　また，例えば，
上述の各実施形態では，ゲート電極をＡｌ層からなるものとしているが，これに限られるものではなく，例えば，ゲート電極は
ＣｏＳｉ（例えばＣｏＳｉ２），ＷＳｉ（例えばＷＳｉ２），ＮｉＳｉ，ＭｏＳｉ（例えばＭｏＳｉ２），ＴｉＳｉ（例えばＴｉＳｉ２），ＡｌＳｉ（例えばＡｌ−Ｓｉ化合物）
のいずれかの材料を含む層を少なくとも１層備えるものであれば良い
【０１５６】
　また，例えば，
上述の各実施形態では，ゲート絶縁膜をＡｌＯ膜としているが，これに限られるものではなく，例えば，ゲート絶縁膜は，ＡｌＯ（例えばＡｌ２Ｏ３），ＳｉＮ，ＳｉＯ（例えばＳｉＯ２）
のいずれかの材料を含む膜を少なくとも一つ有するものとすれば良い
　「【図１】
」
　「【図２】
」
　「【図５】
」
　「【図６】
」
　以上によれば，引用文献１には，以下の発明（以下，「引用発明１」という。）が記載されていると認められる。
　「ＭＩＳ型ＧａＮ−ＨＥＭＴであって，
　ｉ−ＧａＮ電子走行層４１，ｉ−ＡｌＧａＮ層，ｎ−ＡｌＧａＮ電子供給層４２，ｎ−ＧａＮ層４３を順に積層させたＧａＮ系半導体積層構造１を備えるＳｉＣ基板（半導体基板）４０と，
　前記ＧａＮ系半導体積層構造１上に設けられ，ＳｉＮ，ＳｉＯ（例えばＳｉＯ２）を含む膜からなるゲート絶縁膜２と，
　前記ゲート絶縁膜２上に設けられ，ＴａＮ層（第１ＴａＮ層）６Ａ，Ｔａ層６Ｂ，ＴａＮ層（第２ＴａＮ層）６Ｃを順に積層した構造を有する電極材料拡散抑制層６と，
　前記電極材料拡散抑制層６上に設けられ，ＣｏＳｉ（例えばＣｏＳｉ２），ＷＳｉ（例えばＷＳｉ２），ＮｉＳｉ，ＭｏＳｉ（例えばＭｏＳｉ２），ＴｉＳｉ（例えばＴｉＳｉ２），ＡｌＳｉ（例えばＡｌ−Ｓｉ化合物）及びＡｌＳｉＣｕ（例えばＡｌ−Ｓｉ−Ｃｕ化合物）のいずれかの材料を含む層を少なくとも１層備えるゲート電極３と，
　前記ＧａＮ系半導体積層構造１上であって，オーミック電極形成予定領域のゲート絶縁膜２，ｎ−ＧａＮ層４３が除去され，ｎ−ＡｌＧａＮ電子供給層４２を少し削った領域に設けられているソース電極４及びドレイン電極５とを含む，ＭＩＳ型ＧａＮ−ＨＥＭＴ。」
２　引用文献２について
　原査定の拒絶の理由に周知技術を示す文献として引用された引用文献２（特開２０１０−１１３３６０号公報）には，次の事項が記載されている。
　「【００１７】
　従って，ゲート電極およびゲート配線は耐熱性導電性材料と低抵抗導電性材料とを組み合わせて形成する。この時の適した組み合わせを図８を用いて説明する。画面サイズが５型程度までなら図８（Ａ）に示すように，耐熱性導電性材料の窒化物から成る導電層（Ａ）８０１と耐熱性導電性材料から成る導電層（Ｂ）８０２とを積層した構造とする。導電層（Ｂ）８０２はＡｌ，Ｔａ，Ｔｉ，Ｗから選ばれた元素，または前記元素を成分とする合金か，前記元素を組み合わせた合金膜で形成すれば良く，導電層（Ａ）８０１は窒化タンタル（ＴａＮ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ）膜などで形成する。また，大画面に適応するには図８（Ｂ）に示すように，耐熱性導電性材料の窒化物から成る導電層（Ａ）８０３と低抵抗導電性材料から成る導電層（Ｂ）８０４と耐熱性導電性材料の窒化物から成る導電層（Ｃ）８０５とを積層させる。低抵抗導電性材料から成る導電層（Ｂ）８０４は，アルミニウム（Ａｌ）を成分とする材料で形成し，純Ａｌの他に，０．０１〜５atomic％のスカンジウム（Ｓｃ），Ｔｉ，シリコン（Ｓｉ）等を含有するＡｌを使用する。導電層（Ｃ）８０５は導電層（Ｂ）８０４のＡｌにヒロックが発生するのを防ぐ効果がある。」段落００１３ないし００３８，図１，２，８参照）に記載されているように，Ａｌを用いたゲート電極は，純Ａｌだけでなく０．０１〜５ａｔｏｍｉｃ％のＳｉ等を含有するＡｌ膜で形成することは周知技術である。
・・・
【００２０】
　図８（Ｂ）の構成とする場合には，導電層（Ａ）８０３は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とし，導電層（Ｂ）８０４は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とし，導電層（Ｃ）８０５は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とする。ここで，導電層（Ａ）および導電層（Ｃ）は前述のように耐熱性導電性材料であるＷＮ膜やＴａＮ膜，またはＴｉ膜，Ｔａ膜，Ｗ膜などを適用する。導電層（Ｂ）８０４もスパッタ法で形成し，純Ａｌの他に，０．０１〜５atomic％のＳｃ，Ｔｉ，Ｓｉ等を含有するＡｌ膜で形成する。」
３　引用文献３について
　原査定の拒絶の理由に周知技術を示す文献として引用された引用文献３（特開２００９−０８８５３７号公報）には，次の事項が記載されている。
　「【００１４】
　上記構成において，前記配線は，Ｗを主成分とする合金もしくは化合物からなる導電層（第１層）と，Ａｌを主成分とする合金もしくは化合物からなる導電層（第２層）と，Ｔｉを主成分とする合金もしくは化合物からなる導電層（第３層）との積層構造を有していることを特徴としている。または，前記配線は，Ｍｏを主成分とする合金もしくは化合物からなる導電層（第１層）と，Ａｌを主成分とする合金もしくは化合物からなる導電層（第２層）と，Ｔｉを主成分とする合金もしくは化合物からなる導電層（第３層）との積層構造を有していることを特徴としている。例えば，第１層として，Ｗ，ＷＮ，Ｍｏ等を用いることができ，第２層として，Ａｌ，Ａｌ−Ｓｉ（２ｗｔ％），Ａｌ−Ｔｉ（１ｗｔ％），Ａｌ−Ｎｄ（１ｗｔ％），Ａｌ−Ｓｃ（０．１８ｗｔ％）等を用いることができ，第３層として，Ｔｉ，ＴｉＮ等を用いることができる。これらはスパッタ法，プラズマＣＶＤ法等によって形成することができる。また，第２層において，Ａｌ―Ｓｉ等を形成するには，Ｓｉ等の元素がＡｌに溶けることのできる限界（固溶限）があり，固溶度が高いほど抵抗率も高くなり，耐熱性も変化する。そのため，配線に適した抵抗率や耐熱性，Ｓｉ等の元素の固溶限との兼ね合いによって，Ａｌ中におけるＳｉ等の割合は実施者が適宜決定すればよい。」
　「【００４２】
　次いで，絶縁膜１３上に膜厚２０〜１００ｎｍの第１の導電膜１４と膜厚１００〜８００ｎｍの第２の導電膜１５と膜厚２０〜１００ｎｍの第３の導電膜１６とを積層形成する。ここでは，スパッタ法，プラズマＣＶＤ法等を用い，絶縁膜と接する第１の導電層としては，チャネル形成領域への拡散を防ぐためにＷまたはＭｏを主成分とする導電膜（Ｗ，ＷＭｏ，Ｍｏ等）を用いればよい。また，第２の導電層としては，Ａｌを主成分とする低抵抗な導電膜（Ａｌ，Ａｌ−Ｔｉ，Ａｌ−Ｓｃ，Ａｌ−Ｓｉ等）を用いればよい。また，第３の導電層としては，コンタクト抵抗の低いＴｉ（Ｔｉ，ＴｉＮ等）を主成分とする導電膜を用いればよい。」
４　引用文献４について
　原査定の拒絶の理由に引用された引用文献４（特開２００８−２４３９４３号公報）には，次の事項が記載されている。
　「【００３１】
　電子供給層４の上に配置されるソース電極５，およびドレイン電極６は，例えば，厚さ約２５ｎｍ程度のＴｉ層と，厚さ約５００ｎｍ程度のＡｌ層からなる積層電極構造Ｔｉ／Ａｌをスパッタまたは真空蒸着したのちにアニールを行って形成する。」
　「【００６３】
　電子供給層４の上に配置されるソース電極５，およびドレイン電極６は，例えば，厚さ約２５ｎｍ程度のＴｉ層と，厚さ約５００ｎｍ程度のＡｌ層からなる積層電極構造Ｔｉ／Ａｌをスパッタまたは真空蒸着したのちにアニールを行って形成する。」
５　引用文献５について
　原査定の拒絶の理由に引用された引用文献５（特開２０１３−０１２７３５号公報）には，次の事項が記載されている。
　「【００５８】
　次に，チャネル層２０２は，ＧａＮ，ＧａＡｓ又はＩｎＧａＡｓからなる。チャネル層の厚さは，例えば，５ｎｍと２００ｎｍの間，好ましくは，５０ｎｍと２００ｎｍの間である。次に，バリア層２０３は，例えば，ＡｌＧａＮ，ＡｌＧａＡｓ又はＩｎＡｌＡｓからなる。バリア層の厚さは，例えば，１ｎｍと５０ｎｍの間，好ましくは，５ｎｍと３０ｎｍの間である。別のやり方として，ＡｌＧａＡｓ／ＧａＡｓトランジスタを，明示のチャネル層無しに製作することができる。その上，III族窒化物材料からなるキャップ層２０４（不図示）を，エピタキシャル成長によってバリア層２０３の上に形成することができる。このような追加キャップ層は，ＧａＮからなると共に，１ｎｍと１０ｎｍの間の厚さを有する。」
　「【００６７】  好ましくは、誘電体層は、１ｎｍと３０ｎｍの間の、より好ましくは、１ｎｍと２０ｎｍの間の厚さを有する。１ｎｍは、エッチストップ層として機能するのに原則的に十分であるので、誘電体層の厚さは、ＨＥＭＴ装置のゲート誘電体仕様によって決定される。」
６　引用文献６について
　原査定の拒絶の理由に周知技術を示す文献として引用された引用文献６（特開２００７−０５３１８５号公報）には，次の事項が記載されている。
　「【０１７６】
　（実施の形態２）
　図１３〜図１８を参照して実施の形態２の電界効果型トランジスタ（ＨＥＭＴ）および電界効果型トランジスタの製造方法につき説明する。図１３は，この実施の形態のＨＥＭＴの断面切り口を示す図である。図１４（Ａ）〜（Ｃ）は，ＨＭＥＴの製造方法の説明に供する，断面切り口で示す工程図である。図１５（Ａ）〜（Ｃ）は，比較用ＨＥＭＴの断面切り口を示す図である。図１６（Ａ）〜（Ｄ）は，ＨＥＭＴのＩ−Ｖ特性を示す図である。図１７は，ゲート電圧を＋２Ｖに固定した場合のドレイン電流の最大値と，リセスの深さとの関係を示す図である。図１８は，ＨＥＭＴの最大相互コンダクタンスとリセスの深さとの関係を示す図である。
【０１７７】
　なお，この実施の形態のＨＥＭＴ１０は，実施の形態１で説明したエピタキシャル基板１２に形成されている。また，ＨＥＭＴ１０において，ソース電極４０およびドレイン電極４２として，実施の形態１で説明したオーミック電極６２を，平面形状のみを変更して用いている。よって，図１３において，図１と同様の構成要素には同符号を付し，その説
明を適宜省略する。
【０１７８】
　図１３に示す構成例につき説明する。ＨＥＭＴ１０は，エピタキシャル基板１２と，このエピタキシャル基板１２に形成されたＦＥＴ構造体１４とからなる。
【０１７９】
　ＦＥＴ構造体１４は，素子分離層３８，３８，ソース電極４０，ドレイン電極４２およびゲート電極４４などを備えている。
【０１８０】
　素子分離層３８，３８は，ＨＥＭＴ１０を隣接する他の素子と電気的に分離するための絶縁領域である。背景技術で説明したと同様に，図中，素子分離層３８，３８は，素子領域を挟んで，互いに離間して示してある。素子分離層３８，３８は，電子供給層２２の上面２２ａから，２次元電子層３６よりも深い電子走行層２０に渡って形成されている。
【０１８１】
　ソース電極４０およびドレイン電極４２は，電子走行層２０とオーム性接触する電極である。ソース電極４０およびドレイン電極４２は，素子分離層３８，３８の間の素子領域に，素子分離層３８，３８と離間して設けられている。そして，ソース電極４０およびドレイン電極４２は，間隔を空けて配置されており，この間隔にゲート電極４４が設けられる。
【０１８２】
　ソース電極４０およびドレイン電極４２は，ヘテロ界面３４以上の深さに形成された凹部であるリセス４０ａ，４２ａを埋め込むように配置されている。ソースおよびドレイン電極４０，４２は，平面形状をＨＥＭＴ１０の動作のために必要な形状とした以外は，実施の形態１で説明したオーミック電極６２と同様の構造を有する。
【０１８３】
　以下の説明において，ソース電極４０およびドレイン電極４２を特に区別する必要がない場合には，両者をまとめてオーミック電極４８と称する。
【０１８４】
　ゲート電極４４は，ソース電極４０とドレイン電極４２との間隔の電子供給層２２の上面２２ａに，電子供給層２２とショットキー接合して設けられている。
【０１８５】
　ゲート電極４４は，たとえば，厚みが約５０ｎｍのＮｉと，厚みが約５００ｎｍのＡｕとをこの順序で電子供給層２２の上面２２ａに積層した後に，たとえば，約６００〜９００℃の温度で熱処理を行うことで形成されている。」
　「【図１３】
」
第４　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用発明１とを対比する。
ア　本願明細書【００１０】の「
基板１０２は
ＩＩＩ−Ｎ半導体材料の低欠陥層を有し得る
低欠陥層に二次元電子ガスが生成される
　そうすると，引用発明１の「ｉ−ＧａＮ電子走行層４１」は，本願発明１の「半導体層」に相当し，引用発明１の「ｉ−ＧａＮ電子走行層４１」「を備えるＳｉＣ基板（半導体基板）４０」は，本願発明１の「半導体層を有する半導体基板」に相当する。
　また，引用発明１において，「ｎ−ＡｌＧａＮ電子供給層４２」は「ｉ−ＧａＮ電子走行層４１」の上に配置され，「ｎ−ＧａＮ層４３」は「ｎ−ＡｌＧａＮ電子供給層４２」の上に配置され，「ＳｉＮ，ＳｉＯを含む膜からなるゲート絶縁膜２」は「ｎ−ＧａＮ層４３」の上に配置されるから，引用発明１の「ｎ−ＡｌＧａＮ電子供給層４２」，「ｎ−ＧａＮ層４３」，「ＳｉＮ，ＳｉＯ（例えばＳｉＯ２）を含む膜からなるゲート絶縁膜２」は，それぞれ，本願発明１の「前記半導体層の上に配置される障壁層」，「前記障壁層の上に配置されるキャップ層」，「前記キャップ層の上に配置されるシリコン含有ゲート誘電体層」に相当する。
イ　引用発明１において，「ＣｏＳｉ（例えばＣｏＳｉ２），ＷＳｉ（例えばＷＳｉ２），ＮｉＳｉ，ＭｏＳｉ（例えばＭｏＳｉ２），ＴｉＳｉ（例えばＴｉＳｉ２），ＡｌＳｉ（例えばＡｌ−Ｓｉ化合物）及びＡｌＳｉＣｕ（例えばＡｌ−Ｓｉ−Ｃｕ化合物）のいずれかの材料を含む層を少なくとも１層備えるゲート電極３」は，シリコンを含有している金属からなるものであり，「電極材料拡散抑制層６」を介して「ゲート絶縁膜２」上に配置されているから，本願発明１の「前記シリコン含有ゲート誘電体層上に直接に配置される単一層のシリコン含有金属ゲートであって，２原子パーセント〜１０原子パーセントのシリコンを含む，前記シリコン含有金属ゲート」とは，「シリコン含有ゲート誘電体層上に」「配置される」「シリコン含有金属ゲート」である点で共通する。
ウ　引用発明１の「前記ＧａＮ系半導体積層構造１上であって，オーミック電極形成予定領域のゲート絶縁膜２，ｎ−ＧａＮ層４３が除去され，ｎ−ＡｌＧａＮ電子供給層４２を少し削った領域」，当該「領域に設けられているＡｌ含有オーミック電極４，５」は，それぞれ，本願発明１の「前記シリコン含有ゲート誘電体層と前記キャップ層とを貫通して前記障壁層の内部まで延びるソース・ドレイン・コンタクトホール」，「前記ソース・ドレイン・コンタクトホールに配置されるコンタクト金属」に相当する。
エ　引用発明１の「ＭＩＳ型ＧａＮ−ＨＥＭＴ」は，本願発明１の「半導体デバイス」に相当する。
オ　以上から，本願発明１と引用発明１の一致点と相違点は以下のとおりとなる。
＜一致点＞
　「半導体デバイスであって，
　半導体層を有する半導体基板と，
　前記半導体層の上に配置される障壁層と，
　前記障壁層の上に配置されるキャップ層と，
　前記キャップ層の上に配置されるシリコン含有ゲート誘電体層と，
　前記シリコン含有ゲート誘電体層上に配置されるシリコン含有金属ゲートと，
　前記シリコン含有ゲート誘電体層と前記キャップ層とを貫通して前記障壁層の内部まで延びるソース・ドレイン・コンタクトホールと，
　前記ソース・ドレイン・コンタクトホールに配置されるコンタクト金属と，
　を含む，半導体デバイス。」
＜相違点＞
相違点１：「シリコン含有金属ゲート」について，本願発明１は，「前記シリコン含有ゲート誘電体層上に直接に配置される単一層のシリコン含有金属ゲートであって，２原子パーセント〜１０原子パーセントのシリコンを含む」のに対し，引用発明１において，「ゲート電極３」は，「電極材料拡散抑制層６」を介して「ゲート絶縁膜２」上に配置されており，「ゲート絶縁膜２」上に直接に配置される単一層ではなく，また，ＣｏＳｉなどの「材料」のシリコンの含有量が不明である点。
（２）判断
ア　引用文献１には，「ＣｏＳｉ（例えばＣｏＳｉ２），ＷＳｉ（例えばＷＳｉ２），ＮｉＳｉ，ＭｏＳｉ（例えばＭｏＳｉ２），ＴｉＳｉ（例えばＴｉＳｉ２），ＡｌＳｉ（例えばＡｌ−Ｓｉ化合物）及びＡｌＳｉＣｕ（例えばＡｌ−Ｓｉ−Ｃｕ化合物）のいずれかの材料を含む層を少なくとも１層備えるゲート電極３」を，「ＳｉＮ，ＳｉＯ（例えばＳｉＯ２）を含む膜からなるゲート絶縁膜２」上に直接に配置される単一層とすること，及び，シリコンの含有量を２原子パーセント〜１０原子パーセントとすることは，記載も示唆もされていない。
　したがって，前記相違点１は実質的な相違点であるから，本願発明１は引用発明１であるとはいえない。
イ　次に，相違点１係る本願発明１の構成のうち，「前記シリコン含有ゲート誘電体層上に直接に配置される単一層のシリコン含有金属ゲート」との構成について検討する。
　前記第３　１における引用文献１の【０００５】〜【０００６】の記載によれば，引用発明１が解決しようとする課題は，ゲート電極と半導体層との間にゲート絶縁膜を備えるトランジスタにおいて，ゲート電極材料がゲート絶縁膜中へ拡散するのを抑制し，特性の向上を実現することであり，同【０００７】の記載によれば，引用発明１は，上記課題を解決するための手段として，ゲート電極と，ゲート絶縁膜と，ゲート電極とゲート絶縁膜との間に設けられ，第１ＴａＮ層，Ｔａ層，第２ＴａＮ層を順に積層した構造を有する電極材料拡散抑制層とを備えることを要件とするものである。
　そして，同【００２０】〜【００２６】には，ゲート電極３とゲート絶縁膜２との間に電極材料拡散抑制層６を設け，この電極材料拡散抑制層６をＴａＮ層（第１ＴａＮ層）６Ａ，Ｔａ層６Ｂ，ＴａＮ層（第２ＴａＮ層）６Ｃを順に積層した構造を有するものとすることにより，ゲート電極形成後にオーミック電極４，５の接触抵抗低減のために施される熱処理又はトランジスタ動作中の発熱によって，ゲート電極材料Ａｌがゲート絶縁膜２中へ拡散してしまうのを抑制でき，この結果，２ＤＥＧ領域からの電子が絶縁膜と半導体との界面に捕獲されるのを抑制できるため，トランジスタ動作時の閾値変動が抑制され，安定したトランジスタ動作が可能となり，トランジスタ特性の低下を防ぐことができることが記載されている。
　以上によれば，引用発明１は，「ゲート電極３」と「ゲート絶縁膜２」との間に「ＴａＮ層（第１ＴａＮ層）６Ａ，Ｔａ層６Ｂ，ＴａＮ層（第２ＴａＮ層）６Ｃを順に積層した構造を有する電極材料拡散抑制層６」を設けることによって，上記課題を解決するものであるから，「ゲート電極３」と「ゲート絶縁膜２」との間に上記「電極材料拡散抑制層６」を設けずに，「ゲート絶縁膜２」上に「ゲート電極３」直接に配置すると，上記課題を解決できなくなってしまう。
　したがって，引用発明１において，「ゲート絶縁膜２」上に「ゲート電極３」を直接に配置することには阻害要因がある。このことは，引用文献２〜６に記載されている事項により左右されるものではない。
　よって，相違点１係る本願発明１の構成のうち，「シリコン含有金属ゲート」が「２原子パーセント〜１０原子パーセントのシリコンを含む」との構成について判断するまでもなく，本願発明１は，引用発明１及び引用文献２〜６に記載された事項に基づいて，当業者が容易に発明できたものとはいえない。
２　本願発明２〜８について
　本願発明２〜８は，本願発明１を減縮した発明であり，いずれも本願発明１の全ての発明特定事項を有しているから，前記１で検討したのと同様の理由により，引用発明１であるとはいえないし，また，引用発明１及び引用文献２〜６に記載された事項に基づいて，当業者が容易に発明できたものともいえない。
第５　原査定の概要及び原査定についての判断
１　原査定（令和２年７月１６日付け拒絶査定）の理由の概要は次のとおりである。
（１）理由１（新規性），理由２（進歩性）
　本願の請求項７，９〜１３に係る発明は，引用文献１に記載された発明であるから，特許法第２９条第１項第３項に該当し，特許を受けることができないか，引用文献１に記載された発明に基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
（２）理由２（進歩性）
　本願の請求項１〜６，８，１４，１５に係る発明は，引用文献１，４，５に記載された発明及び周知技術（引用文献２，３，６）に基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
２　しかしながら，令和２年１１月３０日付けの拒絶査定不服審判の請求と同時にされた手続補正により，請求項１〜６は削除され，請求項１〜９（補正前の請求項７〜１５に対応）に係る発明は，前記相違点１に係る本願発明１の構成のうち，「前記シリコン含有ゲート誘電体層上に直接に配置される単一層のシリコン含有金属ゲート」との構成を有するものとなったから，前記第４で検討したのと同様の理由により，引用発明１であるとはいえないし，また，引用発明１及び引用文献２〜６に記載された事項に基づいて，当業者が容易に発明できたものともいえない。
　したがって，原査定を維持することはできない。
第６　当審拒絶理由について
　当審では，
１　本願明細書の【０００２】及び【００１５】記載によれば，請求項１に係る発明は，金属ゲートに含有されるシリコンの含有量について，２原子パーセント〜１０原子パーセントであることが特定されておらず，必ずしも上記課題を解決できるとはいえないから，請求項１に係る発明，及び，請求項１を引用する請求項３〜９に係る発明は，発明の詳細な説明に記載したものでない，
２　「半導体デバイス」という物の発明である請求項１の「単一のスパッタ工程により形成される，前記シリコン含有金属ゲート」との記載は，明確でない，
との拒絶の理由を通知したが，令和３年７月１３日にした手続補正によって，請求項１は，「シリコン含有金属ゲート」が「２原子パーセント〜１０原子パーセントのシリコンを含む」ことが特定されるとともに，「単一のスパッタ工程により形成される」との事項が削除されたから，この拒絶の理由は解消した。
第７　むすび
　以上のとおりであるから，原査定の理由及び当審拒絶理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。