【事件の表示】
　特願２０１６−　９２２２９「ダイオード、およびそれを用いた電力変換装置」拒絶査定不服審判事件〔平成２９年１１月　９日出願公開、特開２０１７−２０１６４４、請求項の数（５）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２８年５月２日の出願であって，その手続の経緯は以下のとおりである。
　令和元年１０月１５日付け　：拒絶理由通知書
　令和元年１２月９日　　　　：意見書，手続補正書の提出
　令和２年３月１７日付け　　：拒絶査定
　令和２年５月２６日　　　　：審判請求書，手続補正書の提出
第２　原査定の概要
　原査定（令和２年３月１７日付け拒絶査定）の概要は,本願の請求項１〜５に係る発明は，本願出願前に日本国内又は外国において，頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用例１〜３に基づいて，その発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明できたものであるから，特許法２９条２項の規定により特許を受けることができない（理由２），というものである。
引用例一覧
１.米国特許出願公開第２００５／０２３０７０２号明細書
２.特開平６−２１６４００号公報
３.特開２０１６−１５３９２号公報
第３　本願発明
　本願の請求項１〜５に係る発明（以下，それぞれ「本願発明１」〜「本願発明５」という。）は，令和２年５月２６日付けの手続補正で補正された特許請求の範囲の請求項１〜５に記載された事項により特定される発明であり，そのうちの本願発明１は以下のとおりの発明である。
「　【請求項１】
　アノード電極層と，
　カソード電極層と，
　前記アノード電極層と前記カソード電極層とに挟まれた領域で，前記カソード電極層からの距離が３０μｍ以上の位置に形成された第１導電型のバッファ層と，
　前記アノード電極層と前記カソード電極層とに挟まれた領域に形成され，前記第１導電型のバッファ層に接した第１導電型の第１半導体層と，
　前記アノード電極層と前記第１導電型の第１半導体層とに挟まれて形成された第２導電型の第２半導体層と，
　前記カソード電極層に接し，当該カソード電極層とオーミック接続されている第１導電型の第４半導体層と，
　前記バッファ層と前記第４半導体層とに挟まれた第１導電型の第３半導体層と，
を備え，
　該第３半導体層は，深さが３〜５μｍでキャリア濃度が１×１０１５ｃｍ−３以上であり，前記第３半導体層の内部に低キャリアライフタイム制御層を含んで形成され，
　前記低キャリアライフタイム制御層は，前記第３半導体層をレーザーアニール処理する際に，前記第３半導体層の領域の全ての不純物を活性化せず欠陥層をその内部領域に残すことで形成され，前記第３半導体層の不純物濃度分布とは独立に高抵抗ピークを示す比抵抗分布を有し，
　前記第１半導体層のキャリア濃度が前記バッファ層のキャリア濃度より低く，
　前記バッファ層のキャリア濃度は１×１０１５ｃｍ−３未満であり，
　前記カソード電極層から前記バッファ層を経由した前記第１半導体層へのキャリア注入が抑制される，
ことを特徴とするダイオード。」
本願発明２〜５は，本願発明１を減縮した発明である。
第４　引用例の記載と引用発明
１．引用例１について
（１）引用例１の記載事項
　原査定の拒絶の理由に引用された引用例１（米国特許出願公開第２００５／０２３０７０２号明細書）には，図１，３とともに次の事項が記載されている。（下線及び和訳は当審による。以下同じ。）
“[0003]　
The accompanying  FIG. 1 schematically shows the structure of the known high-voltage diode in the form of a central cross section
The silicon body has an n+-conducting drift zone 1 , a p-conducting zone  2 , which forms a pn junction 3 with the n-conducting drift zone, a p+-conducting anode emitter 4 , an n-conducting zone 5  and an n+-conducting cathode emitter 6 formed therein. On the front side V, the anode emitter  4  is provided with an anode metallization 7 . On the rear side R of the component, the cathode emitter 6  is provided with a cathode metallization  8 
（和訳）
“[0003]　
添付の図１は，高電圧ダイオード(high-voltage diode) として知られる構造の中心断面を模式的に示す
シリコン本体には，ｎ-導電型ドリフト領域(n--conducting drift zone)１，ｎ-導電型ドリフト領域１とｐｎ接合３を形成するｐ導電型領域(p-conducting zone)２，ｐ+導電型アノードエミッタ(p+-conducting anode emitter zone)４，ｎ導電型領域(n-conducting zone)５及びｎ+導電型カソードエミッタ(n+-conducting cathode emitter)６が形成されている。おもて側Ｖにおいて，アノードエミッタ４にはアノード金属層(anode metallization)７が設けられている。部品の後ろ側Ｒにおいて，カソードエミッタ６にはカソード金属層(cathode metallization)８が設けられている
“[0022] 　
FIG. 3  graphically shows simulation results of the doping concentration profile by means of the solid curve A and of the defect concentration profile of a high-voltage diode according to the invention by means of the curves B 1  and B 2  depicted in dashed fashion
（和訳）
“［0022］
図３は，実線で示した曲線Ａにより表された不純物濃度プロファイルと，破線で示した曲線Ｂ１及びＢ２により表された，本発明による高電圧ダイオードの欠陥濃度プロファイルのシミュレーション結果を図で示している
表側から深さ約７０から８０μｍに，欠陥密度の大幅な増大が局所的に得られる
　引用例１の図１として，以下の図面が示されている。
　引用例１の図３として，以下の図面が示されている。
（２）摘記の整理と引用発明１
　以上の摘記によれば，引用例１には以下の事項が記載されているものと理解できる。
・上から順に，アノード金属層７，ｐ+導電型アノードエミッタ４，ｐ導電型領域２，ｎ-導電型ドリフト領域１，ｎ導電型領域５，ｎ+導電型カソードエミッタ６，カソード金属層８を備える，高電圧ダイオード。（段落０００３，図１）
・図３のｎ-及びｎ+の示す領域がｎ-導電型ドリフト領域１及びｎ導電型領域５に対応すること。図３のＢ２が示す高欠陥密度の領域がｎ導電型領域５内にあること。（段落００２２，図３）
・ｎ-導電型ドリフト領域１の不純物濃度がｎ導電型領域５の不純物濃度よりも低いこと。（図３）
　以上によれば，引用例１には次の発明（以下，「引用発明１」という。）が記載されていると認められる。
「アノード金属層７と，
カソード金属層８と，
　前記アノード金属層７と前記カソード金属層８とに挟まれた領域に形成されたｎ導電型領域５と，
　前記アノード金属層７と前記カソード金属層８とに挟まれた領域に形成され，前記ｎ導電型領域５に接したｎ-導電型ドリフト領域１と，
　前記アノード金属層７と前記ｎ-導電型ドリフト領域１とに挟まれて形成されたｐ+導電型アノードエミッタ４及びｐ導電型領域２と，
　前記カソード金属層８に接し，当該カソード金属層と接続されているｎ+導電型カソードエミッタ６と，
　前記ｎ導電型領域５は，内部に高欠陥密度の領域を含んでいる，
　前記ｎ−導電型ドリフト領域１の不純物濃度は前記ｎ導電型領域５の不純物濃度よりも低い
高電圧ダイオード。」
２．引用例２について
　原査定の拒絶の理由に引用された引用例２（特開平６−２１６４００号公報）には，図３，４とともに次の記載がある。
「【００１０】実施例１
図１は本発明の第１実施例のダイオードの概略断面図である。図１に示す半導体装置は，不純物濃度１×１０13／cm3 のｎ型Ｓｉ基板を用い，例えばＰ等を長時間拡散することで低濃度のｎ＋層を形成し，片側をエッチングあるいは研削等により除去し，その後Ａｌ等の拡散にてｐ＋層を形成する。ここでｎ＋層側にできたｐ＋層をエッチング等により片面除去する。次に再度Ｐ等を短時間拡散で高濃度のｎ＋＋層を形成する。ｐ＋側のｎ＋＋層をエッチング等により除去して拡散工程が完了し，
ｐ，ｎベース，ｎ＋，ｎ＋＋の４層が形成される
【００１１】本発明のダイオードではカソード側が低濃度のｎ＋と高濃度のｎ＋＋の２層構造になっているため低濃度の傾斜接合により電界の集中を緩和でき，高濃度層によりカソードの電極オーミックコンタクトがとれさらに不純物ゲッタによるライフタイムが向上することで，高耐圧で信頼性の高いダイオードを得ることができる。
【００１２】実施例２．１
図３は本発明の第２実施例のダイオードの概略断面図である。素子のライフタイムをある程度良くするためガンマ線を照射する。
次にアノード側表面から約２ＭｅＶでドーズ量約１０12／cm2 のプロトンを注入し，ｎ＋層中に欠陥密度のピークを形成した。その後数時間アニールした
【００１３】
本発明のダイオードでは，プロトンの注入層が空乏層の外側であるｎ＋層である
「【符号の説明】
１…カソード電極，２…アノード電極，３…ｐ層，４…ｎベース層，５…ｎ＋層，６…ｎ＋＋層
１０…プロトン注入層
　引用例２の図３として以下の図面（符号については上記【符号の説明】を参照。）が示されている。
引用例２の図４として以下の図面（符号については上記【符号の説明】を参照。）が示されている。
３．引用例３について
　原査定の拒絶の理由に引用された引用例３（特開２０１６−１５３９２号公報）には，図１，９とともに次の記載がある。
「【００４５】
  ［ダイオードの構成］
　まず，図１を参照して，本発明の第１の実施形態である実施例１に係るダイオードの構成について説明する。なお，図１は，第１実施形態に係るダイオード１のアクティブ領域の模式的断面図である。ターミネーション領域については記載を省略しているが，ターミネーション領域には，ｐ型ウェルと電極とをリング状に配置したＦＬＲ(Field Limiting Ring)型等の従来のターミネーション構造が用いられる。
【００４６】
　図１に示すように，第１実施形態に係るダイオード１は，ｎ-ドリフト層１０１と，アノードｐ層１０２と，アノードｐ-層１０３と，カソードｎ層１０４と，カソードバッファｎ層１０５と，低ライフタイム領域１０６と，アノード電極１０７と，カソード電極１０８と，で構成されている。
【００４７】
　なお，以下の説明では製造工程の途中の段階を含めて，半導体層部分の全体をＳｉ基板１００と呼ぶ。
【００４８】
　
ｎ-ドリフト層（第１半導体層）１０１は，ｎ型Ｓｉからなる半導体層であって，イオン注入や拡散等により変性されない，もとのｎ型Ｓｉ基板のままのｎ型半導体領域からなるｎ型半導体層である
【００４９】
　
カソードｎ層（第３半導体層）１０４は，Ｓｉ基板１００の裏面側であるカソード側に設けられ，ｎ-ドリフト層１０１よりも高濃度のｎ型不純物領域からなるｎ型半導体層である
【００５０】
　
カソードバッファｎ層（第５半導体層）１０５は，カソードｎ層１０４のｎ-ドリフト層１０１側に設けられ，カソードｎ層１０４よりも低濃度でｎ-ドリフト層１０１よりも高濃度のｎ型不純物領域からなるｎ型半導体層である
【００５１】
　低ライフタイム領域（第４半導体層）１０６は，アクティブ領域のカソードｎ層１０４とｎ-ドリフト層１０１との間に局所的に複数形成され，低ライフタイム領域１０６におけるキャリアのライフタイム（寿命）がｎ-ドリフト層１０１やカソードバッファｎ層１０５におけるキャリアのライフタイムよりも短いｎ型半導体層である。低ライフタイム領域１０６は，ライフタイムの長いｎ-ドリフト層１０１と隣接する位置に設けられており，ｎ型不純物としてカソードバッファｎ層１０５が含有するｎ型不純物と同種の不純物（元素）を含有している。」
「【００７６】
　続いて，イオン注入したｎ型不純物を活性化させるためにレーザアニールを行う。活性化にレーザアニールを使うことで，Ｓｉ基板１００のアノード側である表面側に形成した電極及び保護膜（不図示）が耐熱温度以上に加熱されずに，裏面側のｎ型不純物の活性化を行うことができる。このとき，
低ライフタイム領域１０６を形成するためにｎ型不純物が注入された領域の内で，レーザアニールによる活性化が十分に行われたカソードｎ層１０４側の領域がカソードバッファｎ層１０５となり，活性化率が低いｎ-ドリフト層１０１側の領域が低ライフタイム領域１０６となる
「【００９６】
　カソードバッファｎ層１０５を形成するためにｎ型不純物が注入された深さ０．３〜２．７μｍまでの領域の中で，１．０μｍよりも深い部分である領域Ｃは，ＳＩＭＳ測定で求めたｎ型不純物濃度と比べて，ＳＲ測定で求めたキャリア濃度が低く，ｎ型不純物の活性化率が低下している領域である。
レーザ照射による熱がこの領域には十分に伝わらず，イオン注入による結晶欠陥が残存して活性化率が低く，活性化率が５％未満となる領域が含まれている。結晶欠陥が残存することで，この領域Ｃがキャリアのライフタイムが短い領域となっており，この領域Ｃが低ライフタイム領域１０６に相当する
　引用例３の図１として以下の図面が示されている。
　引用例３の図９として以下の図面が示されている。
第５　当審の判断
１．本願発明１について
１．１　対比
　本願発明１と引用発明１とを比較する。
ア　引用発明１における「アノード金属層７」が本願発明１における「アノード電極層」に相当し，以下同様に，「カソード金属層８」が「カソード電極層」に，「ｎ+導電型カソードエミッタ６」が「第１導電型の第４半導体層」に，「高欠陥密度の領域」が「低キャリアライフタイム制御層」に，「高電圧ダイオード」が「ダイオード」に，それぞれ相当する。
イ　本願発明１における「第１導電型のバッファ層」と引用発明１における「ｎ導電型領域５」は，ともにアノード電極層及びカソード電極層に挟まれた領域に形成された「第１導電型」の半導体層である点で一致する。そこで，引用発明１における「ｎ導電型領域５」を本願発明１における「第１導電型のバッファ層」に相当するものとすると，次のウ〜エがいえる。
ウ　引用発明１における「ｎ-導電型ドリフト領域１」は，「アノード金属層７」及び「カソード金属層８」に挟まれた領域に形成され，「ｎ導電型領域５」に接していることから，本願発明１の「第１導電型の第１半導体層」に相当する。
エ　引用発明１における「ｐ+導電型アノードエミッタ」及び「ｐ導電型領域２」は，「アノード金属層７」と「ｎ-導電型ドリフト領域１」に挟まれた領域に形成された半導体層であることから，本願発明１における「第２導電型の第２半導体層」に相当する。
オ　本願発明１の「第３半導体層」と引用発明１の「ｎ導電型領域５」は，内部に「低キャリアライフタイム制御層」を含んでいる点で共通する。
カ　引用発明１は「前記ｎ−導電型ドリフト領域１の不純物濃度は前記ｎ導電型領域５の不純物濃度よりも低い」から，本願発明１と引用発明１は，ともに「前記第１半導体層のキャリア濃度が前記バッファ層のキャリア濃度より低」い点で一致する。
　以上のア〜カによれば，本願発明１と引用発明１の一致点，相違点は以下のとおりである。
＜一致点＞
「　アノード電極層と，
　カソード電極層と，
　前記アノード電極層と前記カソード電極層とに挟まれた領域に形成された第１導電型のバッファ層と，
　前記アノード電極層と前記カソード電極層とに挟まれた領域に形成され，前記第１導電型のバッファ層に接した第１導電型の第１半導体層と，
　前記アノード電極層と前記第１導電型の第１半導体層とに挟まれて形成された第２導電型の第２半導体層と，
　前記カソード電極層に接し，当該カソード電極層と接続されている第１導電型の第４半導体層と，
　低キャリアライフタイム制御層と，
　を備え，
　前記第１半導体層のキャリア濃度が前記バッファ層のキャリア濃度より低い，
ことを特徴とするダイオード。」である点。
＜相違点１＞
　本願発明１では，「第１導電型のバッファ層」は「前記カソード電極層からの距離が３０μｍ以上の位置に形成された」ものであるのに対し，引用発明１の「ｎ導電型領域５」は「カソード金属層８」からの距離が特定されていない点。
＜相違点２＞
　本願発明１では，「第１導電型の第４半導体層」が「カソード電極層」と「オーミック接続」しているのに対し，引用発明１では，「ｎ+導電型カソードエミッタ６」と「カソード金属層８」が「オーミック接続」することは特定されていない点。
＜相違点３＞
　本願発明１では，「前記バッファ層と前記第４半導体層とに挟まれた第１導電型の第３半導体層」を備え，「該第３半導体層は，深さが３〜５μｍでキャリア濃度が１×１０１５ｃｍ−３以上であり，前記第３半導体層の内部に低キャリアライフタイム制御層を含んで形成され」ているのに対し，引用発明１では，「ｎ導電型領域５」と「ｎ+導電型カソードエミッタ６」とに挟まれた第１導電型の半導体層を有しておらず，「ｎ導電型領域５」の内部に「高い欠陥密度領域」を含んでいる点。
＜相違点４＞
　本願発明１は，「前記低キャリアライフタイム制御層は，前記第３半導体層をレーザーアニール処理する際に，前記第３半導体層の領域の全ての不純物を活性化せず欠陥層をその内部領域に残すことで形成され，前記第３半導体層の不純物濃度分布とは独立に高抵抗ピークを示す比抵抗分布を有し」ているのに対し，引用発明１では，「高い欠陥密度領域」について上記のようなことは特定されていない点。
＜相違点５＞
　本願発明１は，「前記バッファ層のキャリア濃度は１×１０１５ｃｍ−３未満」であるのに対し，引用発明１では，「ｎ導電型領域５」の不純物濃度の上限について特定されていない点。
＜相違点６＞
　本願発明１は，「前記カソード電極層から前記バッファ層を経由した前記第１半導体層へのキャリア注入が抑制される」のに対し，引用発明１は，そのようなことが特定されていない点。
１．２　相違点についての判断
　事案に鑑み，はじめに相違点３及び４について検討する。
　引用発明１の「ｎ導電型領域５」は本願発明１の「第１導電型のバッファ層」に相当するものであり，かつ，「高い欠陥密度領域」（低ライフキャリアタイム制御層）を含んでいることから，本願発明１の「第３半導体層」の機能を兼ね備えた単一の層であると理解できる。そうすると，「バッファ層」と「第３半導体層」の２つの機能を兼ね備えた単一の層を２つの層として再構成し，具体的には，「ｎ導電型領域５」と「ｎ+導電型カソードエミッタ６」との間に，「深さが３〜５μｍでキャリア濃度が１×１０１５ｃｍ−３以上であり，前記第３半導体層の内部に低キャリアライフタイム制御層を含んで形成され」かつ「前記低キャリアライフタイム制御層は，前記第３半導体層をレーザーアニール処理する際に，前記第３半導体層の領域の全ての不純物を活性化せず欠陥層をその内部領域に残すことで形成され，前記第３半導体層の不純物濃度分布とは独立に高抵抗ピークを示す比抵抗分布を有し」た半導体層を形成することを当業者が想到するには，文献による示唆が必要であるといえる。
　一方，上記引用例２には，「ｎ＋層５」にプロトンの注入層を形成することは記載されているものの，層構成としては引用発明１と同じ「ｎベース層４」，「ｎ＋層５」及び「ｎ＋＋層６」（引用発明１の「ｎ-導電型ドリフト領域１」，「ｎ導電型領域」及び「ｎ+導電型カソードエミッタ６」に相当。）層構成が記載され，本願発明１の「第３半導体層」に相当する構成について記載されていない
　また，上記引用例３には，レーザーアニールによる活性化率が低い領域を低ライフタイム領域とすることは記載されているが，層構成としては引用発明１と同じ「ｎ-ドリフト層１０１」「カソードバッファ層１０５」及び「カソードｎ層１０４」（引用発明１の「ｎ-導電型ドリフト領域１」，「ｎ導電型領域」及び「ｎ+導電型カソードエミッタ６」に相当。）との構成が記載されているのみで，本願発明１の「第３半導体層」に相当する構成について記載されていない。
　そうすると，上記相違点３及び４に係る構成は，引用発明１及び引用例２〜３に記載された技術的事項から当業者が容易に想到し得たものとはいえない。
　したがって，他の相違点について検討するまでもなく，本願発明１は，引用発明１及び引用例２〜３に記載された技術的事項に基づいて当業者が容易に発明をすることができたものであるとはいえない。
２．本願発明２〜５について
　本願発明２〜５は本願発明１と同じ技術的事項を備える発明であるから，本願発明１と同じ理由により，当業者であっても，引用例１〜３に基づいて容易に発明できたものであるとはいえない。
第６　原査定について
　上記第５の１．及び２．のとおり，本願発明１〜５は，原査定で引用された引用例１〜３に基づいて当業者が容易に発明をすることができたものであるとはいえない。したがって，原査定を維持することはできない。
第７　結言
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。