(57)【要約】  パッド電極（５４ａ）の周囲を覆うように、当該パッド電極と電気的に絶縁した状態に、水・水素遮断機能を有する保護膜（５６）を形成する。保護膜材料の選択として、絶縁材料よりも顕著に水・水素遮断機能を示す高い耐湿性を有する導電材料、本発明ではパラジウム（Ｐｄ）又はこれを含有する材料か、イリジウム（Ｉｒ）又はイリジウム酸化物（ＩｒＯｘ：典型的にはｘ＝２）又はこれらを含有する材料を用いる。比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体キャパシタ構造（３０）の高性能を保持する信頼性の高いＦｅＲＡＭが実現する。【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造の上方に形成されており、前記キャパシタ構造と電気的に接続されてなる配線構造と、
前記配線構造と電気的に接続されており、外部との電気的接続を図るパッド電極と
を含み、
前記パッド電極の周囲を覆うように、当該パッド電極と電気的に絶縁した状態に、パラジウムを含有する材料からなる保護膜が形成されていることを特徴とする半導体装置。
【請求項２】
前記保護膜は、前記パッド電極の形成部位を除く前記半導体基板の上方全面を覆うように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記パッド電極は、前記保護膜と同一の導電材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記保護膜は、パラジウムを含有する少なくとも１層の薄膜を含む多層膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記誘電体膜は、強誘電特性を有する強誘電材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記保護膜の上方にシリコン窒化膜が形成されており、
前記シリコン窒化膜は、前記パッド電極の接続孔の内壁面を覆うように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造の上方に形成されており、前記キャパシタ構造と電気的に接続されてなる配線構造と、
前記配線構造と電気的に接続されており、外部との電気的接続を図るパッド電極と
を含み、
前記パッド電極の周囲を覆うように、当該パッド電極と電気的に絶縁した状態に、イリジウム又はイリジウム酸化物を含有する材料からなる保護膜が形成されていることを特徴とする半導体装置。
【請求項８】
前記保護膜は、前記パッド電極の形成部位を除く前記半導体基板の上方全面を覆うように形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記パッド電極は、前記保護膜と同一の導電材料からなることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記保護膜は、イリジウム又はイリジウム酸化物を含有する少なくとも１層の薄膜を含む多層膜であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記誘電体膜は、強誘電特性を有する強誘電材料からなることを特徴とする請求項７に記載の半導体装置。
【請求項１２】
前記保護膜の上方にシリコン窒化膜が形成されており、
前記シリコン窒化膜は、前記パッド電極の接続孔の内壁面を覆うように形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項１３】
半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造の上方に、前記キャパシタ構造と電気的に接続されるように配線構造を形成する工程と、
前記配線構造と電気的に接続するように、外部との電気的接続を図るパッド電極を形成する工程と、
前記パッド電極の周囲を覆うように、当該パッド電極と電気的に絶縁した状態に、パラジウムを含有する材料を用いて保護膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
前記保護膜を、前記パッド電極の形成部位を除く前記半導体基板の上方全面を覆うように形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記パッド電極を、前記保護膜と同一の導電材料により、当該保護膜と同時にパターン形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記誘電体膜を、強誘電特性を有する強誘電材料から形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１７】
半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造の上方に、前記キャパシタ構造と電気的に接続されるように配線構造を形成する工程と、
前記配線構造と電気的に接続するように、外部との電気的接続を図るパッド電極を形成する工程と、
前記パッド電極の周囲を覆うように、当該パッド電極と電気的に絶縁した状態に、イリジウム又はイリジウム酸化物を含有する材料を用いて保護膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
前記保護膜を、前記パッド電極の形成部位を除く前記半導体基板の上方全面を覆うように形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記パッド電極を、前記保護膜と同一の導電材料により、当該保護膜と同時にパターン形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記誘電体膜を、強誘電特性を有する強誘電材料から形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下部電極と上部電極との間に誘電体膜が挟持されてなるキャパシタ構造を有する半導体装置及びその製造方法に関し、特に、誘電体膜が強誘電特性を有する強誘電体膜である強誘電体キャパシタ構造を有する半導体装置に適用して好適である。
【背景技術】
【０００２】
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタ構造に保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。【０００３】
強誘電体キャパシタ構造を構成する強誘電体膜の材料としては、残留分極量が大きな、例えば１０（μＣ／ｃｍ２）〜３０（μＣ／ｃｍ２）程度のＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）膜、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜などのペロブスカイト結晶構造を有する強誘電体酸化物が主として用いられている。【０００４】
【特許文献１】特開平１−２５３９４０号公報
【特許文献２】特開昭５４−１３９４６９号公報
【特許文献３】特開昭６２−３２６３６号公報
【特許文献４】特開平２−１６５６４６号公報
【発明の開示】
【０００５】
キャパシタ構造、特に強誘電体キャパシタ構造では、シリコン酸化膜などの水との親和性の高い層間絶縁膜を介して外部から侵入した水分により、強誘電体膜の特性が劣化することが知られている。即ち、先ず、外部から侵入した水分が層間絶縁膜やメタル配線成膜時の高温プロセス中で水素と酸素とに分解する。この水素が強誘電体膜中に侵入すると、強誘電体膜の酸素と反応して強誘電体膜に酸素欠陥が形成され結晶性が低下する。また、強誘電体メモリの長期間の使用によっても同様の現象が発生する。その結果、強誘電体膜の残留分極量や誘電率が低下するなどの強誘電体キャパシタ構造の性能劣化が発生する。また、このような水素の浸入により、強誘電体キャパシタ構造に限らず、トランジスタ等の性能が劣化することがある。
【０００６】
この点、強誘電体キャパシタ構造の上層にアルミナ等の水素防止膜を形成することにより、水素の浸入を防止する試みがある。この水素防止膜により、ある程度の水素遮断機能は期待できるのであるが、強誘電体キャパシタ構造の高性能を保持するに十分であるとは言えない。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、キャパシタ構造、特に強誘電体キャパシタ構造の高性能を保持する信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【０００８】
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造と、前記キャパシタ構造の上方に形成されており、前記キャパシタ構造と電気的に接続されてなる配線構造と、前記配線構造と電気的に接続されており、外部との電気的接続を図るパッド電極とを含み、前記パッド電極の周囲を覆うように、当該パッド電極と電気的に絶縁した状態に、パラジウムを含有する材料からなる保護膜が形成されている。
【０００９】
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造と、前記キャパシタ構造の上方に形成されており、前記キャパシタ構造と電気的に接続されてなる配線構造と、前記配線構造と電気的に接続されており、外部との電気的接続を図るパッド電極とを含み、前記パッド電極の周囲を覆うように、当該パッド電極と電気的に絶縁した状態に、イリジウム又はイリジウム酸化物を含有する材料からなる保護膜が形成されている。
【００１０】
本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、前記キャパシタ構造の上方に、前記キャパシタ構造と電気的に接続されるように配線構造を形成する工程と、前記配線構造と電気的に接続するように、外部との電気的接続を図るパッド電極を形成する工程と、前記パッド電極の周囲を覆うように、当該パッド電極と電気的に絶縁した状態に、パラジウムを含有する材料を用いて保護膜を形成する工程とを含む。
【００１１】
本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、前記キャパシタ構造の上方に、前記キャパシタ構造と電気的に接続されるように配線構造を形成する工程と、前記配線構造と電気的に接続するように、外部との電気的接続を図るパッド電極を形成する工程と、前記パッド電極の周囲を覆うように、当該パッド電極と電気的に絶縁した状態に、イリジウム又はイリジウム酸化物を含有する材料を用いて保護膜を形成する工程とを含む。
【図面の簡単な説明】
【００１２】
【図１Ａ】図１Ａは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１Ｂ】図１Ｂは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１Ｃ】図１Ｃは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１Ｄ】図１Ｄは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２Ａ】図２Ａは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２Ｂ】図２Ｂは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２Ｃ】図２Ｃは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２Ｄ】図２Ｄは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図３Ａ】図３Ａは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図３Ｂ】図３Ｂは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図４】図４は、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図５Ａ】図５Ａは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図５Ｂ】図５Ｂは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図５Ｃ】図５Ｃは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図５Ｄ】図５Ｄは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図５Ｅ】図５Ｅは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図５Ｆ】図５Ｆは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図６Ａ】図６Ａは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図６Ｂ】図６Ｂは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図６Ｃ】図６Ｃは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図６Ｄ】図６Ｄは、第１の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図７】図７は、保護膜を平面視した様子を示す概略平面図である。
【図８Ａ】図８Ａは、第１の実施形態における変形例１のＦｅＲＡＭの製造方法を示す概略断面図である。
【図８Ｂ】図８Ｂは、第１の実施形態における変形例１のＦｅＲＡＭの製造方法を示す概略断面図である。
【図８Ｃ】図８Ｃは、第１の実施形態における変形例１のＦｅＲＡＭの製造方法を示す概略断面図である。
【図８Ｄ】図８Ｄは、第１の実施形態における変形例１のＦｅＲＡＭの製造方法を示す概略断面図である。
【図８Ｅ】図８Ｅは、第１の実施形態における変形例１のＦｅＲＡＭの製造方法を示す概略断面図である。
【図９Ａ】図９Ａは、第１の実施形態における変形例２のＦｅＲＡＭの製造方法を示す概略断面図である。
【図９Ｂ】図９Ｂは、第１の実施形態における変形例２のＦｅＲＡＭの製造方法を示す概略断面図である。
【図９Ｃ】図９Ｃは、第１の実施形態における変形例２のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１０Ａ】図１０Ａは、第２の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１０Ｂ】図１０Ｂは、第２の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１０Ｃ】図１０Ｃは、第２の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１０Ｄ】図１０Ｄは、第２の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１０Ｅ】図１０Ｅは、第２の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１０Ｆ】図１０Ｆは、第２の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１０Ｇ】図１０Ｇは、第２の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１１Ａ】図１１Ａは、第２の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１１Ｂ】図１１Ｂは、第２の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１１Ｃ】図１１Ｃは、第２の実施形態のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１２】図１２は、保護膜を平面視した様子を示す概略平面図である。
【図１３Ａ】図１３Ａは、図１０Ｆ及び図１１Ａに代わり、ハードマスクを用いたパッド電極及び保護膜のパターニングの工程を示す概略断面図である。
【図１３Ｂ】図１３Ｂは、図１０Ｆ及び図１１Ａに代わり、ハードマスクを用いたパッド電極及び保護膜のパターニングの工程を示す概略断面図である。
【図１３Ｃ】図１３Ｃは、図１０Ｆ及び図１１Ａに代わり、ハードマスクを用いたパッド電極及び保護膜のパターニングの工程を示す概略断面図である。
【図１４Ａ】図１４Ａは、図１０Ｆ及び図１１Ａに代わり、ハードマスクを用いたパッド電極及び保護膜のパターニングの工程を示す概略断面図である。
【図１４Ｂ】図１４Ｂは、図１０Ｆ及び図１１Ａに代わり、ハードマスクを用いたパッド電極及び保護膜のパターニングの工程を示す概略断面図である。
【図１４Ｃ】図１４Ｃは、図１０Ｆ及び図１１Ａに代わり、ハードマスクを用いたパッド電極及び保護膜のパターニングの工程を示す概略断面図である。
【図１４Ｄ】図１４Ｄは、図１０Ｆ及び図１１Ａに代わり、ハードマスクを用いたパッド電極及び保護膜のパターニングの工程を示す概略断面図である。
【図１５Ａ】図１５Ａは、第２の実施形態における変形例１のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１５Ｂ】図１５Ｂは、第２の実施形態における変形例１のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１５Ｃ】図１５Ｃは、第２の実施形態における変形例１のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１５Ｄ】図１５Ｄは、第２の実施形態における変形例１のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１６Ａ】図１６Ａは、第２の実施形態における変形例２のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１６Ｂ】図１６Ｂは、第２の実施形態における変形例２のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１６Ｃ】図１６Ｃは、第２の実施形態における変形例２のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１６Ｄ】図１６Ｄは、第２の実施形態における変形例２のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１７Ａ】図１７Ａは、第２の実施形態における変形例２のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１７Ｂ】図１７Ｂは、第２の実施形態における変形例２のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１７Ｃ】図１７Ｃは、第２の実施形態における変形例２のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１７Ｄ】図１７Ｄは、第２の実施形態における変形例２のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１８Ａ】図１８Ａは、第２の実施形態における変形例３のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１８Ｂ】図１８Ｂは、第２の実施形態における変形例３のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１８Ｃ】図１８Ｃは、第２の実施形態における変形例３のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１８Ｄ】図１８Ｄは、第２の実施形態における変形例３のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１９Ａ】図１９Ａは、第２の実施形態における変形例３のＦｅＲＡＭの製造方法を示す概略断面図である。
【図１９Ｂ】図１９Ｂは、第２の実施形態における変形例３のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２０Ａ】図２０Ａは、第２の実施形態における変形例４のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２０Ｂ】図２０Ｂは、第２の実施形態における変形例４のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２０Ｃ】図２０Ｃは、第２の実施形態における変形例４のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２１Ａ】図２１Ａは、第２の実施形態における変形例４のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２１Ｂ】図２１Ｂは、第２の実施形態における変形例４のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２２Ａ】図２２Ａは、第２の実施形態における変形例５のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２２Ｂ】図２２Ｂは、第２の実施形態における変形例５のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２２Ｃ】図２２Ｃは、第２の実施形態における変形例５のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２２Ｄ】図２２Ｄは、第２の実施形態における変形例５のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２２Ｅ】図２２Ｅは、第２の実施形態における変形例５のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２２Ｆ】図２２Ｆは、第２の実施形態における変形例５のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２２Ｇ】図２２Ｇは、第２の実施形態における変形例５のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２２Ｈ】図２２Ｈは、第２の実施形態における変形例５のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２２Ｉ】図２２Ｉは、第２の実施形態における変形例５のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２２Ｊ】図２２Ｊは、第２の実施形態における変形例５のＦｅＲＡＭの製造方法を示す概略断面図である。
【図２２Ｋ】図２２Ｋは、第２の実施形態における変形例５のＦｅＲＡＭの製造方法を示す概略断面図である。
【発明を実施するための最良の形態】
【００１３】
−本発明の基本骨子−
ＦｅＲＡＭにおいて、水分含有量の最も多い部位はパッド電極の周辺であると考えられる。パッド電極は、外部との電気的接続を図るために表面の一部が露出するように形成されており、この露出部における層間絶縁膜から水・水素が容易に内部へ浸入し、強誘電体膜の劣化を惹起する。本発明者は、水・水素の内部侵入の問題の核心が、パッド電極そのものよりも、むしろパッド電極の露出部に位置する層間絶縁膜が水・水素の直接的な浸入経路となることにあると着目した。【００１４】
本発明では、この層間絶縁膜の形成部位で水・水素の内部浸入を遮断すべく、パッド電極の周囲を覆うように、当該パッド電極と電気的に絶縁した状態に、水・水素遮断機能を有する保護膜を形成する。保護膜材料の選択として、例えば水の遮断機能を有するシリコン窒化膜に代表されるような絶縁材料に束縛されることなく鋭意検討したところ、絶縁材料よりも顕著に水・水素遮断機能を示す高い耐湿性を有する導電材料、本発明ではパラジウム（Ｐｄ）又はこれを含有する材料か、イリジウム（Ｉｒ）又はイリジウム酸化物（ＩｒＯｘ：典型的にはｘ＝２）又はこれらを含有する材料（以下、単に本発明の材料と称する）を用いることに想到した。【００１５】
パラジウム（Ｐｄ）は、自身の堆積の９３５倍もの水素を吸収する水素吸蔵機能を有する金属である。このパラジウム（Ｐｄ）を材料として、パッド電極の周囲を覆うように、当該パッド電極と電気的に絶縁した状態に保護膜を形成することにより、水・水素の浸入可能な領域を殆ど保護膜がカバーしていることから、触媒作用で発生する水素が確実に保護膜で吸収され、下層の層間絶縁膜への水・水素の浸入が遮断される。【００１６】
一方、イリジウム（Ｉｒ）又はイリジウム酸化物は、自身が水・水素を遮蔽する機能を有する導電性の金属酸化物である。このイリジウム（Ｉｒ）又はイリジウム酸化物を材料として、パッド電極の周囲を覆うように、当該パッド電極と電気的に絶縁した状態に保護膜を形成することにより、水・水素の浸入可能な領域を殆ど保護膜がカバーしていることから、水・水素が保護膜で遮蔽され、下層の層間絶縁膜への水・水素の浸入が遮断される。【００１７】
ここで、保護膜は、パッド電極の形成部位を除く半導体基板の上方全面、即ちメモリセル領域のみならず、周辺回路領域やスクライブ領域も含む全面を覆うように形成することが望ましい。このように保護膜を広範囲に形成することにより、水・水素の浸入可能な領域が略完全に保護膜でカバーされることになり、下層の層間絶縁膜への水・水素の浸入が可及的な最小限に抑止される。【００１８】
また、保護膜と共に、パッド電極も当該保護膜と同一の導電材料から形成することが好適である。パラジウム（Ｐｄ）、イリジウム（Ｉｒ）及びイリジウム酸化物が導電材料であることから、これをパッド電極にも用いることにより、保護膜と共にパッド電極で水・水素を遮断し、より確実に強誘電体キャパシタ構造の高性能を保持することができる。この場合、先ずパラジウム（Ｐｄ）或いはイリジウム（Ｉｒ）又はイリジウム酸化物を含有する膜を形成した後、当該膜をパターニングして、保護膜とパッド電極とを同時に形成することができるため、工程数の削減及び段差の軽減を図ることができる。【００１９】
ここで、保護膜のみに本発明の材料を用いる場合、保護膜に導電性の機能は特に必要でないことから、保護膜は、水・水素を遮断するに足る程度の膜厚、例えば２０ｎｍ程度に薄く形成すれば良い。この程度の膜厚であれば、そのパターニング時のエッチングをハードマスク等を用いることなく容易且つ正確に行うことができる。【００２０】
また特に、保護膜と共にパッド電極を当該保護膜と同一の導電材料から形成する場合、パラジウム（Ｐｄ）又はパラジウム（Ｐｄ）を含有する導電材料、或いはイリジウム（Ｉｒ）、イリジウム酸化物又はこれらを含有する導電材料（以下、単に本発明の導電材料と称する）からなる少なくとも１層の薄膜を含む多層膜に形成し、この多層膜をパターニングして保護膜及びパッド電極を形成することが好適である。半導体メモリの製造工程において、パッド電極を形成した後、パッド電極の機能を検査するためにプローブ針をパッド電極に当接させること（針当て）が必要である。この針当てにより、パッド電極の表面に若干傷等の当接痕が付くことがある。この当接痕が付いてもパッド電極の導電性及び配線との接続性を十分に確保するには、パッド電極をある程度厚く、例えば６００ｎｍ〜７００ｎｍ程度に形成する必要がある。その一方で、保護膜は上記のように２０ｎｍ程度の薄い膜厚でも水・水素を遮断するに十分であり、しかもこれを厚く形成すればパターニング時にハードマスク等を形成することを要する。そこで、保護膜及びパッド電極を複数の導電層を含む多層膜として形成し、当該多層膜内に本発明の導電材料からなる少なくとも１層の膜を膜厚合計が１ｎｍ〜２０ｎｍ程度となるように形成する。【００２１】
この多層膜によれば、水・水素の遮断機能は本発明の導電材料により実現されるとともに、パッド電極の導電性及び配線との接続性は他の導電層により実現される。他の導電層としては、アルミニウム（Ａｌ）合金膜やチタン（Ｔｉ）及びその窒化膜を適宜積層すれば良い。この場合、多層膜はパラジウム（Ｐｄ）、イリジウム（Ｉｒ）又はイリジウム酸化物の単層膜ではないため、多層膜を２０ｎｍ程度よりも厚く形成しても、ハードマスク等を用いることなく保護膜及びパッド電極をパターン形成することができる。【００２２】
更に、保護膜の上方に、パッド電極の接続孔の内壁面を覆うようにシリコン窒化膜を形成することが好適である。シリコン窒化膜は、水の内部への侵入を遮断する機能を有するため、このシリコン窒化膜を水・水素の浸入部位である接続孔の内壁面に至るまで形成することにより、更に確実に強誘電体キャパシタ構造の高性能を保持することができる。【００２３】
なお、本発明に関連する公知技術として、特許文献１〜４が挙げられる。
特許文献１には、Ａｌからなるパッド電極の表面の腐食を防止するため、パッド電極の表面にＰｄ／Ｔｉ膜を形成する技術が開示されている。
特許文献２には、パッド電極を複数層の積層構造とし、当該積層構造中にＮｉ−Ｃｕ及びＰｄの積層膜を形成する技術が開示されている。
特許文献３には、Ａｌからなるパッド電極を接続孔を介して２層に形成する技術が開示されている。
特許文献４には、パッド電極の材料としてＡｌ以外の導電非金属である多結晶シリコンを用いた技術が開示されている。【００２４】
これに対して、本発明の主たる特徴は、半導体メモリ、特にＦｅＲＡＭの高い耐湿性を得るため、あえてパッド電極に主眼を置かずにその周辺部に着目し、当該周辺部に本発明の材料からなる保護膜を形成することにある。特許文献１，２の技術は、その目的が本発明と異なることもさることながら、飽くまでパッド電極の一部にパラジウム（Ｐｄ）膜を適用しているのであり、本発明とは異なる発明である。また、特許文献３ではパッド電極を２層に形成したり、特許文献４ではパッド電極をＡｌ以外の導電非金属で形成したりする技術が開示されているものの、そもそもパッド電極の周辺部に半導体メモリの耐湿性を向上させる膜を形成する旨の技術思想は記載どころか何等の示唆もない。従って、特許文献１〜４を如何に組み合わせようとも、本発明に想到することはできない。【００２５】
−本発明を適用した具体的な諸実施形態−
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の緒実施形態では、本発明をＦｅＲＡＭに適用した場合について例示するが、キャパシタ構造に通常の誘電体膜を用いた半導体メモリにも適用可能である。【００２６】
（第１の実施形態）
図１〜図６は、本実施形態のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。【００２７】
先ず、図１Ａに示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
詳細には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench
Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０１３／ｃｍ２、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１２を形成する。【００２８】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。【００２９】
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここではＡｓを例えばドーズ量５．０×１０１４／ｃｍ２、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６を形成する。【００３０】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。【００３１】
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではＰをＬＤＤ領域１６よりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０１４／ｃｍ２、加速エネルギー１３ｋｅＶの条件でイオン注入し、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８を形成して、ＭＯＳトランジスタ２０を完成させる。なお、図１Ｂ以降では、シリコン半導体基板１０、ウェル１２、素子分離構造１１、ＬＤＤ領域１６、及びソース／ドレイン領域１８の図示を省略する。【００３２】
続いて、図１Ｂに示すように、ＭＯＳトランジスタ１０の保護膜２１及び第１の層間絶縁膜２２を形成する。
詳細には、ＭＯＳトランジスタ２０を覆うように、保護膜２１及び第１の層間絶縁膜２２を順次堆積する。ここで、保護膜２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。第１の層間絶縁膜２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。【００３３】
続いて、図１Ｃに示すように、後述する強誘電体キャパシタ構造３０の下部電極の配向性向上膜２３を形成する。
詳細には、第１の層間絶縁膜２２上に例えばシリコン酸化膜を堆積し、配向性向上膜２３を形成する。【００３４】
続いて、図１Ｄに示すように、下部電極層２４、強誘電体膜２５及び上部電極層２６を順次形成する。
詳細には、先ずスパッタ法により例えば膜厚が２０ｎｍ程度のＴｉ膜及び膜厚が１５０ｎｍ程度のＰｔ膜を順次堆積させ、Ｔｉ膜及びＰｔ膜の積層構造に下部電極層２４を形成する。次に、ＲＦスパッタ法により、下部電極層２４上に強誘電体である例えばＰＺＴからなる強誘電体膜２５を膜厚２００ｎｍ程度に堆積する。そして、強誘電体膜２５にＲＴＡ処理を施して当該強誘電体膜２５を結晶化する。次に、反応性スパッタ法により、強誘電体膜２５上に例えば導電性酸化物であるＩｒＯ２を材料とする上部電極層２６を膜厚２００ｎｍ程度に堆積する。なお、上部電極層２６の材料として、ＩｒＯ２の代わりにＩｒ、Ｒｕ、ＲｕＯ２、ＳｒＲｕＯ３、その他の導電性酸化物やこれらの積層構造としても良い。【００３５】
続いて、図２Ａに示すように、上部電極３１をパターン形成する。
詳細には、上部電極層２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極３１をパターン形成する。【００３６】
続いて、図２Ｂに示すように、強誘電体膜２５及び下部電極層２４を加工して強誘電体キャパシタ構造３０を形成する。
詳細には、先ず強誘電体膜２５を上部電極３１に整合させて若干上部電極３１よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工する。【００３７】
次に、下部電極層２４を、加工された強誘電体膜２５に整合させて若干強誘電体膜２５よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３２をパターン形成する。これにより、下部電極３２上に強誘電体膜２５、上部電極３１が順次積層され、強誘電体膜２５を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０を完成させる。【００３８】
続いて、図２Ｃに示すように、第２の層間絶縁膜３３を成膜する。
詳細には、強誘電体キャパシタ構造３０を覆うように、第２の層間絶縁膜３３を形成する。ここで、第２の層間絶縁膜３４としては、例えばプラズマＴＥＯＳ膜を膜厚１４００ｎｍ程度に堆積した後、ＣＭＰにより膜厚が１０００ｎｍ程度となるまで研磨する。ＣＭＰの後に、第２の層間絶縁膜３３の脱水を目的として、例えばＮ２Ｏのプラズマアニール処理を施す。【００３９】
続いて、図２Ｄに示すように、強誘電体キャパシタ構造３０のプラグ３４，３５及びトランジスタ構造１０のソース／ドレイン領域１８と接続されるプラグ３６を形成する。
先ず、強誘電体キャパシタ構造３０へのビア孔３４ａ，３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングとして、上部電極３１の表面の一部が露出するまで第２の層間絶縁膜３３に施す加工と、下部電極３２の表面の一部が露出するまで第２の層間絶縁膜３３に施す加工とを同時に実行し、それぞれの部位に例えば約０．５μｍ径のビア孔３４ａ，３５ａを同時形成する。これらビア孔３４ａ，３５ａの形成時には、上部電極３１及び下部電極３２がそれぞれエッチングストッパーとなる。【００４０】
次に、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。ここでは、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。【００４１】
次に、トランジスタ構造１０のソース／ドレイン領域１８へのビア孔３６ａを形成する。
詳細には、ソース／ドレイン領域１８をエッチングストッパーとして、当該ソース／ドレイン領域１８の表面の一部が露出するまで第２の層間絶縁膜３３、配向性向上膜２３、第１の層間絶縁膜２２、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔３６ａを形成する。【００４２】
次に、プラグ３４，３５，３６を形成する。
先ず、通常の酸化膜のエッチング換算で数１０ｎｍ、ここでは１０ｎｍ程度に相当するＲＦ前処理を行った後、ビア孔３４ａ，３５ａ，３６ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）４１を形成する。そして、ＣＶＤ法によりグルー膜４１を介してビア孔３４ａ，３５ａ，３６ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより第２の層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜４１を研磨し、ビア孔３４ａ，３５ａ，３６ａ内をグルー膜４１を介してＷで埋め込むプラグ３４，３５，３６を形成する。【００４３】
続いて、図３Ａに示すように、プラグ３４，３５，３６とそれぞれ接続される第１の配線４５を形成する。
詳細には、先ず、全面にスパッタ法等によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法により例えばＴｉ膜（膜厚６０ｎｍ程度）及びＴｉＮ膜（膜厚３０ｎｍ程度）を順次成膜する。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３６０ｎｍ程度に成膜する。バリアメタル膜４４としては、スパッタ法により例えばＴｉ膜（膜厚５ｎｍ程度）及びＴｉＮ（膜厚７０ｎｍ程度）を順次成膜する。ここで、配線膜４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。【００４４】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜４４、配線膜４３及びバリアメタル膜４２を配線形状に加工し、第１の配線４５をパターン形成する。なお、配線膜４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第１の配線４５としてＣｕ配線を形成しても良い。【００４５】
続いて、図３Ｂに示すように、強誘電体キャパシタ構造３０の特性劣化を防止するための保護膜４６を形成する。
詳細には、第１の配線４５を覆うように、第２の層間絶縁膜３３上に保護膜４６を成膜する。保護膜４６は、強誘電体キャパシタ構造３０を形成した後の多層工程により当該強誘電体キャパシタ３０の受けるダメージを抑制するためのものであり、金属酸化膜、例えばアルミナを材料として例えばスパッタ法により膜厚２０ｎｍ程度に形成する。【００４６】
続いて、図４に示すように、第１の配線４５と接続される第２の配線５４を形成する。
詳細には、先ず、保護膜４６を介して配線４５を覆うように第３の層間絶縁膜４７を形成する。第３の層間絶縁膜４７としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳを形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。【００４７】
次に、配線４５と接続されるプラグ４８を形成する。
配線４５の表面の一部が露出するまで、第３の層間絶縁膜４７及び保護膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４８ａを形成する。次に、このビア孔４８ａの壁面を覆うように下地膜（グルー膜）４９を形成した後、ＣＶＤ法によりグルー膜４９を介してビア孔４８ａを埋め込むようにＷ膜を形成する。そして、第３の層間絶縁膜４７をストッパーとして例えばＷ膜及びグルー膜４９を研磨し、ビア孔４８ａ内をグルー膜４９を介してＷで埋め込むプラグ４８を形成する。【００４８】
次に、プラグ４８とそれぞれ接続される第２の配線５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜５１、配線膜５２及びバリアメタル膜５３を堆積する。バリアメタル膜５１としては、スパッタ法により例えばＴｉ膜（膜厚６０ｎｍ程度）及びＴｉＮ膜（膜厚３０ｎｍ程度）を順次成膜する。配線膜５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３６０ｎｍ程度に成膜する。バリアメタル膜５３としては、スパッタ法により例えばＴｉ膜（膜厚５ｎｍ程度）及びＴｉＮ（膜厚７０ｎｍ程度）を順次成膜する。ここで、配線膜５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。【００４９】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜５３、配線膜５２及びバリアメタル膜５１を配線形状に加工し、第２の配線５４をパターン形成する。なお、配線膜５２としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線５４としてＣｕ配線を形成しても良い。【００５０】
このときの様子を図５Ａに示す。図５Ａでは、図４と同一の状態を表しており、図４の第３の層間絶縁膜４７より上層の部分のみを示す（バリアメタル膜５１，５３及びプラグ４８の記載を省略する）。なお、図５Ａ以下の各図では、図示の便宜上、第３の層間絶縁膜４７より下層の部分を省略する。ここで、本実施形態では、複数の第２の配線５４のうち、図中右端の第２の配線５４が外部との電気的接続を得るためのパッド電極（以下、パッド電極５４ａと称する）とされる。【００５１】
なお、本実施形態では、配線構造として第２の配線４５及び第２の配線５４からなる２層構造を例示したが、３層構造乃至はそれ以上の多層構造としても良い。【００５２】
続いて、図５Ｂ，図５Ｃに示すように、第２の配線５４を覆うように第４の層間絶縁膜５５を形成する。
先ず、図５Ｂに示すように、第２の配線５４を覆うように絶縁膜５５ａを形成する。絶縁膜５５ａとしては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を第２の配線５４を埋め込む膜厚に堆積する。その後、ＣＭＰにより第２の配線５４をストッパーとして絶縁膜５５ａの表面を平坦化する。【００５３】
次に、図５Ｃに示すように、表面が平坦化された絶縁膜５５ａ上に絶縁膜５５ｂを形成する。絶縁膜５５ｂとしては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を形成する。絶縁膜５５ａ，５５ｂにより、第２の配線５４を覆う膜厚１００ｎｍ程度の第４の層間絶縁膜５５が構成される。【００５４】
続いて、図５Ｄに示すように、水・水素の装置内部への浸入を遮断するための保護膜となる薄膜４０を形成する。
詳細には、薄膜４０として、パラジウム（Ｐｄ）又はこれを含有する材料か、イリジウム（Ｉｒ）又はイリジウム酸化物（ＩｒＯｘ：典型的にはｘ＝２）又はこれらを含有する材料（以下、単に本発明の材料と称する）からなる膜を、例えばスパッタ法により膜厚２０ｎｍ程度に堆積する。ここでは、薄膜４０をシリコン半導体基板１０の全面、即ちメモリセル領域のみならず、周辺回路領域及びスクライブ領域を含むシリコン半導体基板１０の上方全面に形成する。【００５５】
続いて、図５Ｅに示すように、薄膜４０を加工するためのレジストパターン５７を形成する。
詳細には、薄膜４０の全面にレジストを塗布し、このレジストをリソグラフィーにより加工して、薄膜４０のパッド電極５４ａの上方に整合する部位を露出させる開孔５７ａを有するレジストパターン５７を形成する。ここで、開孔５７ａをパッド電極５４ａよりも若干大きいサイズに形成することが望ましい。【００５６】
続いて、図５Ｆに示すように、薄膜４０を加工する。
詳細には、レジストパターン５７をマスクとして薄膜４０をドライエッチングする。このとき薄膜４０には、レジストパターン５７の開孔５７ａに倣って第４の層間絶縁膜５５の表面の一部を露出させる開孔５６ａが形成され、保護膜５６が完成する。保護膜５６を平面視した様子を図７に示す。このように、保護膜５６は、パッド電極５４ａの形成部位を除くシリコン半導体基板１０の上方全面を覆うように形成されており、パッド電極５４ａの周囲を覆うように、パッド電極５４ａと電気的に絶縁した状態とされている。その後、レジストパターン５７を灰化処理等により除去する。【００５７】
続いて、図６Ａに示すように、絶縁膜５８及び上部保護膜５９を形成する。
詳細には、開孔５６ａ内を含む保護膜５６上に絶縁膜５８、例えばシリコン酸化膜を膜厚１００ｎｍ程度に堆積した後、絶縁膜５８上に上部保護膜５９、例えばシリコン窒化膜を膜厚３５０ｎｍ程度に堆積する。【００５８】
続いて、図６Ｂに示すように、パッド電極５４ａの表面の一部を露出させるためのレジストパターン６１を形成する。
詳細には、上部保護膜５９の全面にレジストを塗布し、このレジストをリソグラフィーにより加工して、パッド電極５４ａの上方に整合する部位を露出させる開孔６１ａを有するレジストパターン６１を形成する。ここで、上部保護膜５９の開孔５６ａに整合した部位において、上部保護膜５９の側面がエッチングされることを防止するため、開孔６１ａを当該部位よりも若干小さいサイズに形成することが望ましい。【００５９】
続いて、図６Ｃに示すように、上部保護膜５９、絶縁膜５８及び第４の層間絶縁膜５５を加工する。
詳細には、レジストパターン６１をマスクとして、上部保護膜５９、絶縁膜５８及び第４の層間絶縁膜５５をドライエッチングする。このとき、上部保護膜５９、絶縁膜５８及び第４の層間絶縁膜５５には、レジストパターン６１の開孔６１ａに倣ってパッド電極５４ａの表面の一部を露出させる開孔６２が形成される。その後、レジストパターン６１を灰化処理等により除去する。【００６０】
続いて、図６Ｄに示すように、開孔６２の周囲を覆うポリイミド膜６３を形成する。
詳細には、ポリイミド膜６３を膜厚３μｍ（３０００ｎｍ）程度に堆積した後、開孔６２と整合するように、ポリイミド膜６３に当該開孔６２よりも若干大きいサイズの開孔６３ａを形成する。以上により、ＦｅＲＡＭを完成させる。【００６１】
本実施形態において、保護膜５６を、パラジウム（Ｐｄ）又はこれを含有する材料を用いて、パッド電極５４ａの周囲を覆うように当該パッド電極５４ａと電気的に絶縁した状態に形成することにより、水・水素の浸入可能な領域を殆ど保護膜５６がカバーしていることから、触媒作用で発生する水素が確実に保護膜５６で吸収され、下層の第２〜第４の層間絶縁膜３３，４７，５５等への水・水素の浸入が遮断され、強誘電体キャパシタ３０の高性能が保持される。【００６２】
一方、本実施形態において、保護膜５６を、本発明の材料を用いて、パッド電極５４ａの周囲を覆うように当該パッド電極５４ａと電気的に絶縁した状態に形成することにより、水・水素の浸入可能な領域を殆ど保護膜５６がカバーしていることから、水・水素が保護膜５６で遮蔽され、下層の第２〜第４の層間絶縁膜３３，４７，５５等への水・水素の浸入が遮断されて、強誘電体キャパシタ３０の高性能が保持される。【００６３】
また、本実施形態では、保護膜５６と共に、アルミナからなる保護膜４６を形成することにより、水・水素の浸入を更に確実に抑止することができる。【００６４】
また、本実施形態では、保護膜５６に導電性の機能は特に必要でないことから、保護膜は、水・水素を遮断するに足る程度の膜厚、例えば２０ｎｍ程度に薄く形成すれば良い。保護膜５６は、貴金属であるパラジウム（Ｐｄ）又はイリジウム（Ｉｒ）を含有するため、ある程度厚い場合には正確なエッチングが困難となるが、２０ｎｍ程度の膜厚であれば、そのパターニング時のエッチングをハードマスク等を用いることなく容易且つ正確に行うことができる。【００６５】
以上説明したように、本実施形態によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体キャパシタ構造３０の高性能を保持する信頼性の高いＦｅＲＡＭが実現する。【００６６】
（変形例）
以下、第１の実施形態の緒変形例について説明する。これらの変形例では、第１の実施形態で開示した構成部材等と同様のものについては、同符号を付して詳しい説明を省略する。【００６７】
［変形例１］
本例では、第１の実施形態で開示したＦｅＲＡＭの構成に加え、パッド電極５４ａを囲むように、強誘電体キャパシタ構造３０の特性劣化を防止するための保護膜が形成されている。
図８は、変形例１によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。【００６８】
先ず、第１の実施形態と同様に、図１Ａ〜図１Ｄ，図２Ａ〜図２Ｄ，図３Ａ，図３Ｂ及び図４（図５Ａ）の各工程を経て、ＭＯＳトランジスタ２０、強誘電体キャパシタ構造３０、第１の配線４５、第２の配線５４等を形成する。【００６９】
続いて、図５Ｂと同様、図８Ａに示すように、第２の配線５４を覆うように絶縁膜５５ａを形成する。絶縁膜５５ａとしては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を第２の配線５４を埋め込む膜厚に堆積する。その後、ＣＭＰにより第２の配線５４をストッパーとして絶縁膜５５ａの表面を平坦化する。【００７０】
続いて、図８Ｂに示すように、絶縁膜５５ａの表層を選択的に除去し、第２の配線５４の上部を露出させる。ここでは、例えば全面異方性エッチング、所謂エッチバックにより、絶縁膜５５ａの表層を選択的に除去する。【００７１】
続いて、図８Ｃに示すように、パッド電極５４ａを囲むように、強誘電体キャパシタ構造３０の特性劣化を防止するための保護膜６４と、絶縁膜５５ｃとを積層形成する。保護膜６４としては、金属酸化膜、例えばアルミナを材料として例えばスパッタ法により膜厚２０ｎｍ程度に形成する。絶縁膜５５ｃとしては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を形成する。詳細には、保護膜６４となるアルミナを堆積した後、絶縁膜５５ｃとなるシリコン酸化膜を堆積し、ＣＭＰにより第２の配線５４をストッパーとして絶縁膜５５ｃの表面を平坦化する。【００７２】
続いて、図８Ｄに示すように、表面が平坦化された絶縁膜５５ｃ上に絶縁膜５５ｂを形成する。絶縁膜５５ｂとしては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を形成する。絶縁膜５５ａ，５５ｃ，５５ｂにより、内部にパッド電極５４ａを側面で囲む保護膜６４を包含し、パッド電極５４ａ及び第２の配線５４を埋め込む第４の層間絶縁膜５５’が構成される。【００７３】
そして、図５Ｄと同様に、水・水素の装置内部への浸入を遮断するための保護膜５６を形成した後、図５Ｅ，図５Ｆ，図６Ａ〜図６Ｄの各工程を経て、図８Ｅに示すＦｅＲＡＭを完成させる。【００７４】
変形例１において、保護膜５６を、パラジウム（Ｐｄ）又はこれを含有する材料を用いて、パッド電極５４ａの周囲を覆うように当該パッド電極５４ａと電気的に絶縁した状態に形成することにより、水・水素の浸入可能な領域を殆ど保護膜５６がカバーしていることから、触媒作用で発生する水素が確実に保護膜５６で吸収され、下層の第２〜第４の層間絶縁膜３３，４７，５５等への水・水素の浸入が遮断されて、強誘電体キャパシタ３０の高性能が保持される。【００７５】
一方、変形例１において、保護膜５６を、イリジウム（Ｉｒ）又はイリジウム酸化物、或いはイリジウム（Ｉｒ）又はイリジウム酸化物を含有する材料を用いて、パッド電極５４ａの周囲を覆うように当該パッド電極５４ａと電気的に絶縁した状態に形成することにより、水・水素の浸入可能な領域を殆ど保護膜５６がカバーしていることから、水・水素が保護膜５６で遮蔽され、下層の第２〜第４の層間絶縁膜３３，４７，５５’等への水・水素の浸入が遮断されて、強誘電体キャパシタ３０の高性能が保持される。【００７６】
更に、変形例１では、保護膜５６と共に、アルミナからなる保護膜４６に加えパッド電極５４ａの側面を囲むようにアルミナからなる保護膜６４を形成することにより、水・水素の浸入を更に確実に抑止することができる。【００７７】
また、変形例１では、保護膜５６に導電性の機能は特に必要でないことから、保護膜は、水・水素を遮断するに足る程度の膜厚、例えば２０ｎｍ程度に薄く形成すれば良い。保護膜５６は、貴金属であるパラジウム（Ｐｄ）又はイリジウム（Ｉｒ）を含有するため、ある程度厚い場合には正確なエッチングが困難となるが、２０ｎｍ程度の膜厚であれば、そのパターニング時のエッチングをハードマスク等を用いることなく容易且つ正確に行うことができる。【００７８】
以上説明したように、変形例１によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体キャパシタ構造３０の高性能を保持する信頼性の高いＦｅＲＡＭが実現する。【００７９】
［変形例２］
本例では、第１の実施形態で開示したＦｅＲＡＭの構成に加え、パッド電極５４ａ上に強誘電体キャパシタ構造３０の特性劣化を防止するための保護膜が形成されている。
図９は、変形例２によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。【００８０】
先ず、第１の実施形態と同様に、図１Ａ〜図１Ｄ，図２Ａ〜図２Ｄ，図３Ａ，図３Ｂ及び図４（図５Ａ）の各工程を経て、ＭＯＳトランジスタ２０、強誘電体キャパシタ構造３０、第１の配線４５、第２の配線５４等を形成する。【００８１】
続いて、図５Ｂと同様、図９Ａに示すように、第２の配線５４を覆うように絶縁膜５５ａを形成する。絶縁膜５５ａとしては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を第２の配線５４を埋め込む膜厚に堆積する。その後、ＣＭＰにより第２の配線５４をストッパーとして絶縁膜５５ａの表面を平坦化する。【００８２】
続いて、図９Ｂに示すように、表面が平坦化された絶縁膜５５ａ上に、強誘電体キャパシタ構造３０の特性劣化を防止するための保護膜６５と、絶縁膜５５ｂとを積層形成する。保護膜６５としては、金属酸化膜、例えばアルミナを材料として例えばスパッタ法により膜厚２０ｎｍ程度に形成する。絶縁膜５５ｂとしては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を形成する。絶縁膜５５ａ，５５ｂにより、内部にパッド電極５４ａ上及び第２の配線５４上を覆う保護膜６５を包含し、パッド電極５４ａ及び第２の配線５４を埋め込む第４の層間絶縁膜５５が構成される。【００８３】
そして、図５Ｄと同様に、水・水素の装置内部への浸入を遮断するための保護膜５６を形成した後、図５Ｅ，図５Ｆ，図６Ａ〜図６Ｄの各工程を経て、図９Ｃに示すＦｅＲＡＭを完成させる。【００８４】
変形例２において、保護膜５６を、パラジウム（Ｐｄ）又はこれを含有する材料を用いて、パッド電極５４ａの周囲を覆うように当該パッド電極５４ａと電気的に絶縁した状態に形成することにより、水・水素の浸入可能な領域を殆ど保護膜５６がカバーしていることから、触媒作用で発生する水素が確実に保護膜５６で吸収され、下層の第２〜第４の層間絶縁膜３３，４７，５５等への水・水素の浸入が遮断されて、強誘電体キャパシタ３０の高性能が保持される。【００８５】
一方、変形例２において、保護膜５６を、イリジウム（Ｉｒ）又はイリジウム酸化物、或いはイリジウム（Ｉｒ）又はイリジウム酸化物を含有する材料を用いて、パッド電極５４ａの周囲を覆うように当該パッド電極５４ａと電気的に絶縁した状態に形成することにより、水・水素の浸入可能な領域を殆ど保護膜５６がカバーしていることから、水・水素が保護膜５６で遮蔽され、下層の第２〜第４の層間絶縁膜３３，４７，５５等への水・水素の浸入が遮断されて、強誘電体キャパシタ３０の高性能が保持される。【００８６】
更に、変形例２では、保護膜５６と共に、アルミナからなる保護膜４６に加えパッド電極５４ａ上を覆うようにアルミナからなる保護膜６５を形成することにより、水・水素の浸入を更に確実に抑止することができる。【００８７】
また、変形例２では、保護膜５６に導電性の機能は特に必要でないことから、保護膜は、水・水素を遮断するに足る程度の膜厚、例えば２０ｎｍ程度に薄く形成すれば良い。保護膜５６は、貴金属であるパラジウム（Ｐｄ）又はイリジウム（Ｉｒ）を含有するため、ある程度厚い場合には正確なエッチングが困難となるが、２０ｎｍ程度の膜厚であれば、そのパターニング時のエッチングをハードマスク等を用いることなく容易且つ正確に行うことができる。【００８８】
以上説明したように、変形例２によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体キャパシタ構造３０の高性能を保持する信頼性の高いＦｅＲＡＭが実現する。【００８９】
（第２の実施形態）
本実施形態では、第１の実施形態で開示したＦｅＲＡＭの構成に加え、パッド電極を保護膜５６と同一材料を用いて形成する。
図１０，図１１は、本実施形態のＦｅＲＡＭの構成をその製造方法のうちの主要工程と共に工程順に示す概略断面図である。【００９０】
先ず、第１の実施形態と同様に、図１Ａ〜図１Ｄ，図２Ａ〜図２Ｄ，図３Ａ，図３Ｂ及び図４（図５Ａ）の各工程を経て、ＭＯＳトランジスタ２０、強誘電体キャパシタ構造３０、第１の配線４５、第２の配線５４等を形成する。本実施形態では、第１の実施形態と異なり、図中右端の第２の配線５４の上部にパッド電極を形成する。ここでは便宜上、図中右端の第２の配線を第２の配線５４ｂと称する。【００９１】
続いて、図１０Ａに示すように、第２の配線５４を覆うように第４の層間絶縁膜５５を形成する。
先ず、第２の配線５４を覆うように絶縁膜５５ａを形成する。絶縁膜５５ａとしては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を第２の配線５４を埋め込む膜厚に堆積する。その後、ＣＭＰにより第２の配線５４をストッパーとして絶縁膜５５ａの表面を平坦化する。【００９２】
次に、表面が平坦化された絶縁膜５５ａ上に絶縁膜５５ｂを形成する。絶縁膜５５ｂとしては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を形成する。絶縁膜５５ａ，５５ｂにより、第２の配線５４を覆う膜厚１００ｎｍ程度の第４の層間絶縁膜５５が構成される。【００９３】
続いて、図１０Ｂに示すように、第４の層間絶縁膜５５にビア孔を形成するためのレジストパターン６６を形成する。
詳細には、第４の層間絶縁膜５５の全面にレジストを塗布し、このレジストをリソグラフィーにより加工して、第２の配線５４ｂの上方に整合する部位を露出させる開孔６６ａを有するレジストパターン６６を形成する。【００９４】
続いて、図１０Ｃに示すように、第４の層間絶縁膜５５を加工する。
詳細には、レジストパターン６６をマスクとして第４の層間絶縁膜５５（絶縁膜５５ｂ）をドライエッチングする。このとき第４の層間絶縁膜５５（絶縁膜５５ｂ）には、レジストパターン６６の開孔６６ａに倣って第２の配線５４ｂの表面の一部を露出させるビア孔６７が形成される。その後、レジストパターン６６を灰化処理等により除去する。【００９５】
続いて、図１０Ｄに示すように、第２の配線５４ｂと接続されるプラグ６８を形成する。
詳細には、ビア孔６７を埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより第４の層間絶縁膜５５（絶縁膜５５ｂ）をストッパーとしてＷ膜を研磨し、ビア孔６７をＷで埋め込むプラグ６８を形成する。【００９６】
続いて、図１０Ｅに示すように、水・水素の装置内部への浸入を遮断するための保護膜及び外部と電気的接続をとるためのパッド電極となる薄膜４０を形成する。
詳細には、薄膜４０として、本発明の材料を含有する導電膜を、例えばスパッタ法により膜厚６００ｎｍ程度に堆積する。ここでは、薄膜４０をシリコン半導体基板１０の全面、即ちメモリセル領域のみならず、周辺回路領域及びスクライブ領域を含むシリコン半導体基板１０の上方全面に形成する。【００９７】
続いて、図１０Ｆに示すように、薄膜４０を加工するためのレジストパターン６９を形成する。
詳細には、薄膜４０の全面にレジストを塗布し、このレジストをリソグラフィーにより加工して、第２の配線５４ｂの上方に整合する部位に島状にレジストを孤立させるように、薄膜４０の表面の一部を露出させる溝６９ａを有するレジストパターン６９を形成する。【００９８】
続いて、図１０Ｇに示すように、薄膜４０を加工する。
詳細には、レジストパターン６９をマスクとして薄膜４０をドライエッチングする。このとき薄膜４０には、レジストパターン６９の溝６９ａに倣って第４の層間絶縁膜５５の表面の一部を露出させる溝４０ａが形成され、この溝４０ａにより薄膜４０が分断される。これにより、水・水素の装置内部への浸入を遮断するための保護膜５６と、プラグ６８を介して第２の配線５４ｂと接続され、外部と電気的接続をとるためのパッド電極７１とが同時形成される。保護膜５６及びパッド電極７１を平面視した様子を図１２に示す。このように、保護膜５６は、パッド電極７１の形成部位を除くシリコン半導体基板１０の上方全面を覆うように形成されており、パッド電極７１の周囲を覆うように、パッド電極７１と電気的に絶縁した状態とされている。その後、レジストパターン６９を灰化処理等により除去する。【００９９】
続いて、図１１Ａに示すように、絶縁膜５８及び上部保護膜５９を形成する。
詳細には、溝４０ａ内を含む保護膜５６及びパッド電極７１上に絶縁膜５８、例えばシリコン酸化膜を膜厚１５００ｎｍ程度に堆積し、このシリコン酸化膜の表面をＣＭＰ処理して平坦化した後、絶縁膜５８上に上部保護膜７２、例えばシリコン窒化膜を膜厚３５０ｎｍ程度に堆積する。【０１００】
続いて、図１１Ｂに示すように、パッド電極７１の表面の一部を露出させるための開孔７３を形成する。
詳細には、リソグラフィー及びこれに続くドライエッチングにより上部保護膜７２及び絶縁膜５８を加工し、上部保護膜７２及び絶縁膜５８にパッド電極７１の表面の一部を露出させる開孔７３を形成する。【０１０１】
続いて、図１１Ｃに示すように、開孔６２の周囲を覆うポリイミド膜６３を形成する。
詳細には、ポリイミド膜６３を膜厚３μｍ程度に堆積した後、開孔７３と整合するように、ポリイミド膜６３に当該開孔７３よりも若干大きいサイズの開孔６３ａを形成する。以上により、ＦｅＲＡＭを完成させる。【０１０２】
本実施形態において、保護膜５６及びパッド電極７１をパラジウム（Ｐｄ）又はこれを含有する導電材料から形成した場合、パッド電極７１は、電気的接続部としての機能を有するのみならず、保護膜５６と共に水・水素の浸入を遮断する機能を有する。即ち、保護膜５６とパッド電極７１とにより、水・水素の浸入可能な領域を殆ど保護膜５６がカバーしていることから、触媒作用で発生する水素が確実に保護膜５６及びパッド電極７１で吸収され、下層の第２〜第４の層間絶縁膜３３，４７，５５等への水・水素の浸入が遮断されて、強誘電体キャパシタ３０の高性能が保持される。【０１０３】
一方、本実施形態において、保護膜５６及びパッド電極７１をイリジウム（Ｉｒ）又はイリジウム酸化物、或いはイリジウム（Ｉｒ）又はイリジウム酸化物を含有する導電材料から形成した場合、パッド電極７１は、電気的接続部としての機能を有するのみならず、保護膜５６と共に水・水素の浸入を遮断する機能を有する。即ち、保護膜５６とパッド電極７１とにより、水・水素の浸入可能な領域を殆ど保護膜５６がカバーしていることから、触媒作用で発生する水素が確実に保護膜５６及びパッド電極７１で遮蔽され、下層の第２〜第４の層間絶縁膜３３，４７，５５等への水・水素の浸入が遮断されて、強誘電体キャパシタ３０の高性能が保持される。【０１０４】
また、本実施形態では、保護膜５６及びパッド電極７１と共に、アルミナからなる保護膜４６を形成することにより、水・水素の浸入を更に確実に抑止することができる。【０１０５】
以上説明したように、本実施形態によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体キャパシタ構造３０の高性能を保持する信頼性の高いＦｅＲＡＭが実現する。【０１０６】
なお、図１０Ｅの工程において、パッド電極７１の検査を踏まえて、薄膜４０を２０ｎｍより厚く、例えば７０ｎｍ程度に形成する場合、パッド電極７１が貴金属を含む材料からなることを考慮すれば、パッド電極７１のパターニングはレジストパターンを用いた通常のドライエッチングでは困難となる。そこでこの場合、レジストパターンの代わりに所謂ハードマスクを用いてパターニングする必要がある。以下、このハードマスクを用いたパターニングについて説明する。【０１０７】
図１３及び図１４は、図１０Ｆ及び図１１Ａに代わり、ハードマスクを用いたパッド電極及び保護膜のパターニングの緒工程を示す概略断面図である。
先ず、図１０Ｅと同様、図１３Ａに示すように薄膜４０を形成する。【０１０８】
続いて、図１３Ｂに示すように、薄膜４０上に下層膜７４を形成する。下層膜７４としては、例えばスパッタ法によりＴｉＮ膜を膜厚２００ｎｍ程度に堆積する。ＴｉＮの代わりに、Ｔｉ−Ａｌ−Ｎ等を形成しても良い。【０１０９】
続いて、図１３Ｃに示すように、下層膜７４上に上層膜７５を形成する。上層膜７５としては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を膜厚８００ｎｍ程度に堆積する。【０１１０】
続いて、図１４Ａに示すように、上層膜７５及び下層膜７４を加工するためのレジストパターン７６を形成する。
詳細には、上層膜７５の全面にレジストを塗布し、このレジストをリソグラフィーにより加工して、第２の配線５４ｂの上方に整合する部位に島状にレジストを孤立させるように、上層膜７５の表面の一部を露出させる溝７６ａを有するレジストパターン７６を形成する。【０１１１】
続いて、図１４Ｂに示すように、上層膜７５及び下層膜７４を加工する。
詳細には、レジストパターン７６をマスクとして上層膜７５及び下層膜７４をドライエッチングする。このとき、レジストパターン７６の形状に倣って上層膜７５及び下層膜７４に薄膜４０の表面の一部を露出させる溝７７ａが形成され、ハードマスク７７が完成する。【０１１２】
続いて、図１４Ｃに示すように、薄膜４０を加工する。
詳細には、ハードマスク７７をマスクとして薄膜４０をドライエッチングする。
このエッチング時の温度が４００℃以上となると、強誘電体キャパシタ構造３０が劣化する場合があるため、３７０℃程度の温度でエッチングすることが好ましい。このとき薄膜４０には、ハードマスク７７の溝７７ａに倣って第４の層間絶縁膜５５の表面の一部を露出させる溝４０ａが形成され、この溝４０ａにより薄膜４０が分断される。このドライエッチングによりハードマスク７７もエッチングされる。図示の例では、ドライエッチング終了時に下層膜７４のみが残存する場合を示している。【０１１３】
このドライエッチングにより、水・水素の装置内部への浸入を遮断するための保護膜５６と、プラグ６８を介して第２の配線５４ｂと接続され、外部と電気的接続をとるためのパッド電極７１とが同時形成される。保護膜５６は、パッド電極７１の形成部位を除くシリコン半導体基板１０の上方全面を覆うように形成されており、パッド電極７１の周囲を覆うように、パッド電極７１と電気的に絶縁した状態とされている。【０１１４】
そして、図１４Ｄに示すように、ハードマスク７７をフッ酸等を用いたウェットエッチングにより除去する。
しかる後、図１１Ｂ〜図１１Ｄと同様の各工程を経て、ＦｅＲＡＭを完成させる。【０１１５】
このように、ハードマスク７７を用いることにより、薄膜４０が貴金属を含む材料からなる比較的厚い膜であっても、確実に薄膜４０をパターニングして、所期の保護膜５６及びパッド電極７１を同時形成することができる。【０１１６】
（変形例）
以下、第２の実施形態の緒変形例について説明する。これらの変形例では、第１の実施形態で開示した構成部材等と同様のものについては、同符号を付して詳しい説明を省略する。【０１１７】
［変形例１］
本例では、第２の実施形態で開示したＦｅＲＡＭの構成に加え、保護膜５６及びパッド電極７１を覆うように、強誘電体キャパシタ構造３０の特性劣化を防止するための保護膜が形成されている。
図１５は、変形例１によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。【０１１８】
先ず、第２の実施形態と同様に、図１Ａ〜図１Ｄ，図２Ａ〜図２Ｄ，図３Ａ，図３Ｂ及び図４（図５Ａ），図１０Ａ〜図１０Ｆ，図１１Ａの各工程を経て、ＭＯＳトランジスタ２０、強誘電体キャパシタ構造３０、第１の配線４５、第２の配線５４、溝４０ａで分断された保護膜５６及びパッド電極７１等を形成する。このときの様子を図１５Ａ（図１０Ｇと同様）に示す。【０１１９】
続いて、図１５Ｂに示すように、溝４０ａの内壁面を含み保護膜５６及びパッド電極７１を覆うように、強誘電体キャパシタ構造３０の特性劣化を防止するための保護膜７８を形成する。保護膜７８としては、金属酸化膜、例えばアルミナを材料として例えばスパッタ法により膜厚２０ｎｍ程度に形成する。【０１２０】
続いて、図１５Ｃに示すように、絶縁膜５８及び上部保護膜５９を形成する。
詳細には、保護膜７８を介した溝４０ａ内を含む保護膜５６及びパッド電極７１上に絶縁膜５８、例えばシリコン酸化膜を膜厚１５００ｎｍ程度に堆積し、
このシリコン酸化膜の表面をＣＭＰ処理により平坦化した後、絶縁膜５８上に上部保護膜７２、例えばシリコン窒化膜を膜厚３５０ｎｍ程度に堆積する。【０１２１】
しかる後、図１１Ｃ，図１１Ｄと同様の各工程を経て、図１５Ｄに示すＦｅＲＡＭを完成させる。【０１２２】
変形例１において、保護膜５６及びパッド電極７１をパラジウム（Ｐｄ）又はこれを含有する導電材料から形成した場合、パッド電極７１は、電気的接続部としての機能を有するのみならず、保護膜５６と共に水・水素の浸入を遮断する機能を有する。即ち、保護膜５６とパッド電極７１とにより、水・水素の浸入可能な領域を殆ど保護膜５６がカバーしていることから、触媒作用で発生する水素が確実に保護膜５６及びパッド電極７１で吸収され、下層の第２〜第４の層間絶縁膜３３，４７，５５等への水・水素の浸入が遮断されて、強誘電体キャパシタ３０の高性能が保持される。【０１２３】
一方、変形例１において、保護膜５６及びパッド電極７１をイリジウム（Ｉｒ）又はイリジウム酸化物、或いはイリジウム（Ｉｒ）又はイリジウム酸化物を含有する導電材料から形成した場合、パッド電極７１は、電気的接続部としての機能を有するのみならず、保護膜５６と共に水・水素の浸入を遮断する機能を有する。即ち、保護膜５６とパッド電極７１とにより、水・水素の浸入可能な領域を殆ど保護膜５６がカバーしていることから、触媒作用で発生する水素が確実に保護膜５６及びパッド電極７１で遮蔽され、下層の第２〜第４の層間絶縁膜３３，４７，５５等への水・水素の浸入が遮断されて、強誘電体キャパシタ３０の高性能が保持される。【０１２４】
また、変形例１では、保護膜５６及びパッド電極７１と共に、アルミナからなる保護膜４６に加え保護膜５６及びパッド電極７１を覆うようにアルミナからなる保護膜７８を形成することにより、水・水素の浸入を更に確実に抑止することができる。【０１２５】
以上説明したように、変形例１によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体キャパシタ構造３０の高性能を保持する信頼性の高いＦｅＲＡＭが実現する。【０１２６】
［変形例２］
本例では、第２の実施形態で開示したＦｅＲＡＭの構成に加え、保護膜５６及びパッド電極７１を分断する溝４０ａ内に、強誘電体キャパシタ構造３０の特性劣化を防止するための保護膜が形成されている。
図１６及び図１７は、変形例２によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。【０１２７】
先ず、第２の実施形態と同様に、図１Ａ〜図１Ｄ，図２Ａ〜図２Ｄ，図３Ａ，図３Ｂ及び図４（図５Ａ），図１０Ａ〜図１０Ｆ，図１１Ａの各工程を経て、ＭＯＳトランジスタ２０、強誘電体キャパシタ構造３０、第１の配線４５、第２の配線５４、溝４０ａで分断された保護膜５６及びパッド電極７１等を形成する。このときの様子を図１６Ａ（図１０Ｇと同様）に示す。【０１２８】
続いて、図１６Ｂに示すように、保護膜５６とパッド電極７１とを分断する溝４０ａを絶縁膜７９で埋め込む。
詳細には、先ず、保護膜５６及びパッド電極７１を覆うように絶縁膜７９を形成する。絶縁膜７９としては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を堆積する。その後、ＣＭＰにより保護膜５６及びパッド電極７１をストッパーとして絶縁膜７９の表面を平坦化する。【０１２９】
続いて、図１６Ｃに示すように、溝４０ａを埋め込む絶縁膜７９の表層を選択的に除去し、保護膜５６及びパッド電極７１の上部を露出させる。ここでは、例えば全面異方性エッチング、所謂エッチバックにより、絶縁膜７９の表層を選択的に除去する。【０１３０】
続いて、図１６Ｄに示すように、絶縁膜７９上で溝４０ａの内壁面を含み保護膜５６及びパッド電極７１を覆うように、強誘電体キャパシタ構造３０の特性劣化を防止するための保護膜８１を形成する。保護膜８１としては、金属酸化膜、例えばアルミナを材料として例えばスパッタ法により膜厚２０ｎｍ程度に形成する。【０１３１】
続いて、図１７Ａに示すように、保護膜８１を介して溝４０ａ内を埋め込むように、保護膜８１上に絶縁膜８２を形成する。絶縁膜８２としては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を堆積する。【０１３２】
続いて、図１７Ｂに示すように、ＣＭＰにより保護膜５６及びパッド電極７１をストッパーとして、絶縁膜８２及び保護膜８１を研磨する。このとき、保護膜５６及びパッド電極７１上の絶縁膜８２及び保護膜８１が研磨除去される。これにより、絶縁膜８２及び保護膜８１としては、絶縁膜７９上で溝４０ａ内を充填するもののみが残存する。保護膜５６とパッド電極７１との間の隙間となる溝４０ａ内が保護膜８１により封止される形となり、水・水素の装置内部への浸入が可及的に防止される。【０１３３】
続いて、図１７Ｃに示すように、絶縁膜５８及び上部保護膜５９を形成する。
詳細には、保護膜５６及びパッド電極７１上に絶縁膜５８、例えばシリコン酸化膜を膜厚１００ｎｍ程度に堆積した後、絶縁膜５８上に上部保護膜７２、例えばシリコン窒化膜を膜厚３５０ｎｍ程度に堆積する。【０１３４】
しかる後、図１１Ｃ，図１１Ｄと同様の各工程を経て、図１７Ｄに示すＦｅＲＡＭを完成させる。【０１３５】
変形例２において、保護膜５６及びパッド電極７１をパラジウム（Ｐｄ）又はこれを含有する導電材料から形成した場合、パッド電極７１は、電気的接続部としての機能を有するのみならず、保護膜５６と共に水・水素の浸入を遮断する機能を有する。即ち、保護膜５６とパッド電極７１とにより、水・水素の浸入可能な領域を殆ど保護膜５６がカバーしていることから、触媒作用で発生する水素が確実に保護膜５６及びパッド電極７１で吸収され、下層の第２〜第４の層間絶縁膜３３，４７，５５等への水・水素の浸入が遮断されて、強誘電体キャパシタ３０の高性能が保持される。【０１３６】
一方、変形例２において、保護膜５６及びパッド電極７１をイリジウム（Ｉｒ）又はイリジウム酸化物、或いはイリジウム（Ｉｒ）又はイリジウム酸化物を含有する導電材料から形成した場合、パッド電極７１は、電気的接続部としての機能を有するのみならず、保護膜５６と共に水・水素の浸入を遮断する機能を有する。即ち、保護膜５６とパッド電極７１とにより、水・水素の浸入可能な領域を殆ど保護膜５６がカバーしていることから、触媒作用で発生する水素が確実に保護膜５６及びパッド電極７１で遮蔽され、下層の第２〜第４の層間絶縁膜３３，４７，５５等への水・水素の浸入が遮断されて、強誘電体キャパシタ３０の高性能が保持される。【０１３７】
また、変形例２では、保護膜５６及びパッド電極７１と共に、アルミナからなる保護膜４６に加え、保護膜５６とパッド電極７１との間の隙間となる溝４０ａ内を封止するアルミナからなる保護膜８１を形成することにより、水・水素の浸入を更に確実に抑止することができる。【０１３８】
以上説明したように、変形例２によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体キャパシタ構造３０の高性能を保持する信頼性の高いＦｅＲＡＭが実現する。【０１３９】
［変形例３］
本例では、第２の実施形態で開示したＦｅＲＡＭの構成に加え、保護膜５６及びパッド電極７１の下層に、強誘電体キャパシタ構造３０の特性劣化を防止するための保護膜が形成されている。
図１８及び図１９は、変形例３によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。【０１４０】
先ず、第２の実施形態と同様に、図１Ａ〜図１Ｄ，図２Ａ〜図２Ｄ，図３Ａ，図３Ｂ及び図４（図５Ａ）の各工程を経て、ＭＯＳトランジスタ２０、強誘電体キャパシタ構造３０、第１の配線４５、第２の配線５４等を形成する。【０１４１】
続いて、図１８Ａに示すように、第２の配線５４を覆うように第４の層間絶縁膜８３を形成する。第４の層間絶縁膜８３としては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を第２の配線５４を埋め込む膜厚に堆積する。【０１４２】
続いて、図１８Ｂに示すように、ＣＭＰにより第４の層間絶縁膜８３の表層を研磨除去して表面を平坦化する。その後、第４の層間絶縁膜８３にＮ２雰囲気でアニール処理を施す。【０１４３】
続いて、図１８Ｃに示すように、表面が平坦化された第４の層間絶縁膜８３上に、強誘電体キャパシタ構造３０の特性劣化を防止するための保護膜８５を形成する。保護膜８５としては、金属酸化膜、例えばアルミナを材料として例えばスパッタ法により膜厚２０ｎｍ程度に形成する。【０１４４】
続いて、図１８Ｄに示すように、保護膜８５上に絶縁膜８６を形成する。絶縁膜８６としては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を膜厚１００ｎｍ程度に堆積する。【０１４５】
続いて、図１９Ａに示すように、絶縁膜８６、保護膜８５及び第４の層間絶縁膜５５にビア孔６７を形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより絶縁膜８６、保護膜８５及び第４の層間絶縁膜５５を加工し、第２の配線５４ｂの表面の一部を露出させるビア孔６７を形成する。【０１４６】
しかる後、図１０Ｄ〜図１０Ｆ，図１１Ａ〜図１１Ｄの各工程を経て、図１９Ｂに示すＦｅＲＡＭを完成させる。【０１４７】
変形例３において、保護膜５６及びパッド電極７１をパラジウム（Ｐｄ）又はこれを含有する導電材料から形成した場合、パッド電極７１は、電気的接続部としての機能を有するのみならず、保護膜５６と共に水・水素の浸入を遮断する機能を有する。即ち、保護膜５６とパッド電極７１とにより、水・水素の浸入可能な領域を殆ど保護膜５６がカバーしていることから、触媒作用で発生する水素が確実に保護膜５６及びパッド電極７１で吸収され、下層の第２〜第４の層間絶縁膜３３，４７，５５等への水・水素の浸入が遮断されて、強誘電体キャパシタ３０の高性能が保持される。【０１４８】
一方、変形例３において、保護膜５６及びパッド電極７１をイリジウム（Ｉｒ）又はイリジウム酸化物、或いはイリジウム（Ｉｒ）又はイリジウム酸化物を含有する導電材料から形成した場合、パッド電極７１は、電気的接続部としての機能を有するのみならず、保護膜５６と共に水・水素の浸入を遮断する機能を有する。即ち、保護膜５６とパッド電極７１とにより、水・水素の浸入可能な領域を殆ど保護膜５６がカバーしていることから、触媒作用で発生する水素が確実に保護膜５６及びパッド電極７１で遮蔽され、下層の第２〜第４の層間絶縁膜３３，４７，５５等への水・水素の浸入が遮断されて、強誘電体キャパシタ３０の高性能が保持される。【０１４９】
また、変形例３では、保護膜５６及びパッド電極７１と共に、アルミナからなる保護膜４６に加え、パッド電極７１及び保護膜５６の下層にアルミナからなる保護膜８５を形成することにより、水・水素の浸入を更に確実に抑止することができる。【０１５０】
以上説明したように、変形例３によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体キャパシタ構造３０の高性能を保持する信頼性の高いＦｅＲＡＭが実現する。【０１５１】
［変形例４］
本例では、第２の実施形態で開示したＦｅＲＡＭの構成に加え、保護膜５６及びパッド電極７１の上に、強誘電体キャパシタ構造３０の特性劣化を防止するための保護膜が形成されている。
図２０及び図２１は、変形例４によるＦｅＲＡＭの製造方法のうち、主要工程を示す概略断面図である。【０１５２】
先ず、第２の実施形態と同様に、図１Ａ〜図１Ｄ，図２Ａ〜図２Ｄ，図３Ａ，図３Ｂ及び図４（図５Ａ），図１０Ａ〜図１０Ｆ，図１１Ａの各工程を経て、ＭＯＳトランジスタ２０、強誘電体キャパシタ構造３０、第１の配線４５、第２の配線５４、溝４０ａで分断された保護膜５６及びパッド電極７１等を形成する。このときの様子を図２０Ａ（図１０Ｇと同様）に示す。【０１５３】
続いて、図２０Ｂに示すように、保護膜５６とパッド電極７１とを分断する溝４０ａを絶縁膜７９で埋め込む。
詳細には、先ず、保護膜５６及びパッド電極７１を覆うように絶縁膜７９を形成する。絶縁膜７９としては、例えばＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を堆積する。その後、ＣＭＰにより保護膜５６及びパッド電極７１をストッパーとして絶縁膜７９の表面を平坦化する。【０１５４】
続いて、図２０Ｃに示すように、保護膜５６及びパッド電極７１、絶縁膜７９の上に、強誘電体キャパシタ構造３０の特性劣化を防止するための保護膜８７を形成する。保護膜８７としては、金属酸化膜、例えばアルミナを材料として例えばスパッタ法により膜厚２０ｎｍ程度に形成する。【０１５５】
続いて、図２１Ａに示すように、絶縁膜５８及び上部保護膜５９を形成する。
詳細には、保護膜８７上に絶縁膜５８、例えばシリコン酸化膜を膜厚１００ｎｍ程度に堆積した後、絶縁膜５８上に上部保護膜７２、例えばシリコン窒化膜を膜厚３５０ｎｍ程度に堆積する。【０１５６】
しかる後、図１１Ｃ，図１１Ｄと同様の各工程を経て、図２１Ｂに示すＦｅＲＡＭを完成させる。【０１５７】
変形例４において、保護膜５６及びパッド電極７１をパラジウム（Ｐｄ）又はこれを含有する導電材料から形成した場合、パッド電極７１は、電気的接続部としての機能を有するのみならず、保護膜５６と共に水・水素の浸入を遮断する機能を有する。即ち、保護膜５６とパッド電極７１とにより、水・水素の浸入可能な領域を殆ど保護膜５６がカバーしていることから、触媒作用で発生する水素が確実に保護膜５６及びパッド電極７１で吸収され、下層の第２〜第４の層間絶縁膜３３，４７，５５等への水・水素の浸入が遮断されて、強誘電体キャパシタ３０の高性能が保持される。【０１５８】
一方、変形例４において、保護膜５６及びパッド電極７１をイリジウム（Ｉｒ）又はイリジウム酸化物、或いはイリジウム（Ｉｒ）又はイリジウム酸化物を含有する導電材料から形成した場合、パッド電極７１は、電気的接続部としての機能を有するのみならず、保護膜５６と共に水・水素の浸入を遮断する機能を有する。即ち、保護膜５６とパッド電極７１とにより、水・水素の浸入可能な領域を殆ど保護膜５６がカバーしていることから、触媒作用で発生する水素が確実に保護膜５６及びパッド電極７１で遮蔽され、下層の第２〜第４の層間絶縁膜３３，４７，５５等への水・水素の浸入が遮断されて、強誘電体キャパシタ３０の高性能が保持される。【０１５９】
また、変形例４では、保護膜５６及びパッド電極７１と共に、アルミナからなる保護膜４６に加え、パッド電極７１及び保護膜５６の上にアルミナからなる保護膜８７を形成することにより、水・水素の浸入を更に確実に抑止することができる。【０１６０】
以上説明したように、変形例４によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体キャパシタ構造３０の高性能を保持する信頼性の高いＦｅＲＡＭが実現する。【０１６１】
［変形例５］
本例では、第２の実施形態で開示したＦｅＲＡＭの構成において、保護膜５６及びパッド電極７１となる薄膜４０を多層構造に形成する。
図２２は、変形例５において、保護膜及びパッド電極となる薄膜の構成例を示す概略断面図である。【０１６２】
ＦｅＲＡＭの製造工程において、パッド電極７１を形成した後、パッド電極７１の機能を検査するためにプローブ針をパッド電極７１に当接させること（針当て）が必要である。この針当てにより、パッド電極７１の表面に若干傷等の当接痕が付くことがある。この当接痕が付いてもパッド電極７１の導電性及び配線との接続性を十分に確保するには、パッド電極７１をある程度厚く、例えば６００ｎｍ程度に形成する必要がある。その一方で、保護膜５６は１ｎｍ〜２０ｎｍ程度の薄い膜厚でも水・水素を遮断するに十分であり、しかもこれを厚く形成すればパターニング時にハードマスク等を形成することを要する。【０１６３】
そこで、変形例５では、保護膜５６及びパッド電極７１となる薄膜４０を複数の導電層を含む多層膜として形成し、当該多層膜内にパラジウム（Ｐｄ）或いはイリジウム（Ｉｒ）又は酸化イリジウム酸化物を含有する少なくとも１層の膜をする。【０１６４】
変形例５では、図１０Ｅに示す工程において、例えば以下の具体例１〜１１のように薄膜４０を多層構造に形成する。なお、その他の緒工程は第２の実施形態と同様である。【０１６５】
<具体例１>
図２２Ａに示すように、Ｔｉ膜９１、Ｐｄ膜９２及びＡｌ−Ｃｕ合金膜９３を例えばスパッタ法により順次堆積し、これら多層膜から薄膜４０を構成する。ここで、Ｔｉ膜９１を膜厚１０ｎｍ程度、Ｐｄ膜９２を膜厚１ｎｍ〜２０ｎｍ、ここでは２０ｎｍ程度、Ａｌ−Ｃｕ合金膜９３を膜厚５７０ｎｍ程度に堆積する。なお、Ｐｄ膜９２の代わりに、本発明の材料のうちこれ以外のもの、即ちパラジウム（Ｐｄ）を含有する導電材料や、イリジウム（Ｉｒ）又はイリジウム酸化物、或いはイリジウム（Ｉｒ）又はイリジウム酸化物を含有する導電材料を用いた膜を形成しても良い。以下の具体例２〜１１でも同様である。【０１６６】
<具体例２>
図２２Ｂに示すように、ＴｉＮ膜９４、Ｐｄ膜９２及びＡｌ−Ｃｕ合金膜９３を例えばスパッタ法により順次堆積し、これら多層膜から薄膜４０を構成する。ここで、ＴｉＮ膜９４を膜厚１００ｎｍ程度、Ｐｄ膜９２を膜厚１ｎｍ〜２０ｎｍ、ここでは２０ｎｍ程度、Ａｌ−Ｃｕ合金膜９３を膜厚４８０ｎｍ程度に堆積する。【０１６７】
<具体例３>
図２２Ｃに示すように、Ｐｄ膜９２及びＡｌ−Ｃｕ合金膜９３を例えばスパッタ法により順次堆積し、これら多層膜から薄膜４０を構成する。ここで、Ｐｄ膜９２を膜厚１ｎｍ〜２０ｎｍ、ここでは２０ｎｍ程度、Ａｌ−Ｃｕ合金膜９３を膜厚５８０ｎｍ程度に堆積する。【０１６８】
<具体例４>
図２２Ｄに示すように、Ｔｉ膜９１、Ａｌ−Ｃｕ合金膜９３及びＰｄ膜９２を例えばスパッタ法により順次堆積し、これら多層膜から薄膜４０を構成する。ここで、Ｔｉ膜９１を膜厚１０ｎｍ程度、Ａｌ−Ｃｕ合金膜９３を膜厚５７０ｎｍ程度、Ｐｄ膜９２を膜厚１ｎｍ〜２０ｎｍ、ここでは２０ｎｍ程度に堆積する。【０１６９】
<具体例５>
図２２Ｅに示すように、ＴｉＮ膜９４、Ａｌ−Ｃｕ合金膜９３及びＰｄ膜９２を例えばスパッタ法により順次堆積し、これら多層膜から薄膜４０を構成する。ここで、ＴｉＮ膜９４を膜厚１００ｎｍ程度、Ａｌ−Ｃｕ合金膜９３を膜厚４８０ｎｍ程度、Ｐｄ膜９２を膜厚１ｎｍ〜２０ｎｍ、ここでは２０ｎｍ程度に堆積する。【０１７０】
<具体例６>
図２２Ｆに示すように、Ａｌ−Ｃｕ合金膜９３及びＰｄ膜９２を例えばスパッタ法により順次堆積し、これら多層膜から薄膜４０を構成する。ここで、Ａｌ−Ｃｕ合金膜９３を膜厚５８０ｎｍ程度、Ｐｄ膜９２を膜厚１ｎｍ〜２０ｎｍ、ここでは２０ｎｍ程度に堆積する。【０１７１】
<具体例７>
図２２Ｇに示すように、Ｔｉ膜９１、Ａｌ−Ｃｕ合金膜９３ａ、Ｐｄ膜９２、Ａｌ−Ｃｕ合金膜９３ｂ、ＴｉＮ膜９４を例えばスパッタ法により順次堆積し、これら多層膜から薄膜４０を構成する。ここで、Ｔｉ膜９１を膜厚１０ｎｍ程度、Ａｌ−Ｃｕ合金膜９３ａを膜厚１７０ｎｍ程度、Ｐｄ膜９２を膜厚１ｎｍ〜２０ｎｍ、ここでは２０ｎｍ程度、Ａｌ−Ｃｕ合金膜９３ｂを膜厚２００ｎｍ程度、ＴｉＮ膜９４を膜厚１００ｎｍ程度に堆積する。【０１７２】
<具体例８>
図２２Ｈに示すように、ＴｉＮ膜９４ａ、Ａｌ−Ｃｕ合金膜９３ａ、Ｐｄ膜９２、Ａｌ−Ｃｕ合金膜９３ｂ、ＴｉＮ膜９４ｂを例えばスパッタ法により順次堆積し、これら多層膜から薄膜４０を構成する。ここで、ＴｉＮ膜９４ａを膜厚１００ｎｍ程度、Ａｌ−Ｃｕ合金膜９３ａを膜厚１００ｎｍ程度、Ｐｄ膜９２を膜厚１ｎｍ〜２０ｎｍ、ここでは２０ｎｍ程度、Ａｌ−Ｃｕ合金膜９３ｂを膜厚２８０ｎｍ程度、ＴｉＮ膜９４ｂを膜厚１００ｎｍ程度に堆積する。【０１７３】
<具体例９>
図２２Ｉに示すように、ＴｉＮ膜９４、Ａｌ−Ｃｕ合金膜９３ａ、Ｐｄ膜９２、Ａｌ−Ｃｕ合金膜９３ｂを例えばスパッタ法により順次堆積し、これら多層膜から薄膜４０を構成する。ここで、ＴｉＮ膜９４を膜厚１００ｎｍ程度、Ａｌ−Ｃｕ合金膜９３ａを膜厚１００ｎｍ程度、Ｐｄ膜９２を膜厚１ｎｍ〜２０ｎｍ、ここでは２０ｎｍ程度、Ａｌ−Ｃｕ合金膜９３ｂを膜厚３８０ｎｍ程度に堆積する。【０１７４】
<具体例１０>
図２２Ｊに示すように、Ａｌ−Ｃｕ合金膜９３ａ、Ｐｄ膜９２、Ａｌ−Ｃｕ合金膜９３ｂ、ＴｉＮ膜９４を例えばスパッタ法により順次堆積し、これら多層膜から薄膜４０を構成する。ここで、Ａｌ−Ｃｕ合金膜９３ａを膜厚１００ｎｍ程度、Ｐｄ膜９２を膜厚１ｎｍ〜２０ｎｍ、ここでは２０ｎｍ程度、Ａｌ−Ｃｕ合金膜９３ｂを膜厚３８０ｎｍ程度、ＴｉＮ膜９４を膜厚１００ｎｍ程度に堆積する。【０１７５】
<具体例１１>
図２２Ｋに示すように、ＴｉＮ膜９４ａ、Ａｌ−Ｃｕ合金膜９３ａ、Ｐｄ膜９２ａ、Ａｌ−Ｃｕ合金膜９３ｂ、Ｐｄ膜９２ｂ、Ａｌ−Ｃｕ合金膜９３ｃ、ＴｉＮ膜９４ｂを例えばスパッタ法により順次堆積し、これら多層膜から薄膜４０を構成する。ここで、ＴｉＮ膜９４ａを膜厚５０ｎｍ程度、Ａｌ−Ｃｕ合金膜９３ａ，９３ｂ，９３ｃをそれぞれ膜厚１５０ｎｍ程度、ＴｉＮ膜９４ｂを膜厚５０ｎｍ程度に形成する。Ｐｄ膜９２ａ，９２ｂについては、これらの合計膜厚が１ｎｍ〜２０ｎｍとなるように、ここではＰｄ膜９２ａを膜厚１０ｎｍ程度、Ｐｄ膜９２ｂを膜厚１０ｎｍ程度に形成する。【０１７６】
この多層構造の薄膜４０によれば、水・水素の遮断機能は本発明の材料からなる膜、上記の例ではＰｄ膜９２（又は９２ａ及び９２ｂ）により実現されるとともに、パッド電極７１の導電性及び配線との接続性は他の導電層、ここではＴｉ膜９１、ＴｉＮ９４（又は９４ａ及び９４ｂ）、及びＡｌ−Ｃｕ合金膜９３（又は９３ａ，９３ｂ及び９３ｃ）により実現される。この場合、薄膜４０はパラジウム（Ｐｄ）、イリジウム（Ｉｒ）又はイリジウム酸化物の単層膜ではないため、薄膜４０を２０ｎｍ程度よりも厚く形成しても、ハードマスク等を用いることなく保護膜５６及びパッド電極７１をパターン形成することができる。【０１７７】
以上説明したように、変形例５によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、強誘電体キャパシタ構造３０の高性能を保持する信頼性の高いＦｅＲＡＭが実現する。
【産業上の利用可能性】
【０１７８】
本発明によれば、比較的簡易な構成で十分な水・水素の内部侵入を確実に防止し、キャパシタ構造、特に強誘電体キャパシタ構造の高性能を保持する信頼性の高い半導体装置を実現することができる。
【図１Ａ】
2007004282.tif 000002
【図１Ｂ】
2007004282.tif 000003
【図１Ｃ】
2007004282.tif 000004
【図１Ｄ】
2007004282.tif 000005
【図２Ａ】
2007004282.tif 000006
【図２Ｂ】
2007004282.tif 000007
【図２Ｃ】
2007004282.tif 000008
【図２Ｄ】
2007004282.tif 000009
【図３Ａ】
2007004282.tif 000010
【図３Ｂ】
2007004282.tif 000011
【図４】
2007004282.tif 000012
【図５Ａ】
2007004282.tif 000013
【図５Ｂ】
2007004282.tif 000014
【図５Ｃ】
2007004282.tif 000015
【図５Ｄ】
2007004282.tif 000016
【図５Ｅ】
2007004282.tif 000017
【図５Ｆ】
2007004282.tif 000018
【図６Ａ】
2007004282.tif 000019
【図６Ｂ】
2007004282.tif 000020
【図６Ｃ】
2007004282.tif 000021
【図６Ｄ】
2007004282.tif 000022
【図７】
2007004282.tif 000023
【図８Ａ】
2007004282.tif 000024
【図８Ｂ】
2007004282.tif 000025
【図８Ｃ】
2007004282.tif 000026
【図８Ｄ】
2007004282.tif 000027
【図８Ｅ】
2007004282.tif 000028
【図９Ａ】
2007004282.tif 000029
【図９Ｂ】
2007004282.tif 000030
【図９Ｃ】
2007004282.tif 000031
【図１０Ａ】
2007004282.tif 000032
【図１０Ｂ】
2007004282.tif 000033
【図１０Ｃ】
2007004282.tif 000034
【図１０Ｄ】
2007004282.tif 000035
【図１０Ｅ】
2007004282.tif 000036
【図１０Ｆ】
2007004282.tif 000037
【図１０Ｇ】
2007004282.tif 000038
【図１１Ａ】
2007004282.tif 000039
【図１１Ｂ】
2007004282.tif 000040
【図１１Ｃ】
2007004282.tif 000041
【図１２】
2007004282.tif 000042
【図１３Ａ】
2007004282.tif 000043
【図１３Ｂ】
2007004282.tif 000044
【図１３Ｃ】
2007004282.tif 000045
【図１４Ａ】
2007004282.tif 000046
【図１４Ｂ】
2007004282.tif 000047
【図１４Ｃ】
2007004282.tif 000048
【図１４Ｄ】
2007004282.tif 000049
【図１５Ａ】
2007004282.tif 000050
【図１５Ｂ】
2007004282.tif 000051
【図１５Ｃ】
2007004282.tif 000052
【図１５Ｄ】
2007004282.tif 000053
【図１６Ａ】
2007004282.tif 000054
【図１６Ｂ】
2007004282.tif 000055
【図１６Ｃ】
2007004282.tif 000056
【図１６Ｄ】
2007004282.tif 000057
【図１７Ａ】
2007004282.tif 000058
【図１７Ｂ】
2007004282.tif 000059
【図１７Ｃ】
2007004282.tif 000060
【図１７Ｄ】
2007004282.tif 000061
【図１８Ａ】
2007004282.tif 000062
【図１８Ｂ】
2007004282.tif 000063
【図１８Ｃ】
2007004282.tif 000064
【図１８Ｄ】
2007004282.tif 000065
【図１９Ａ】
2007004282.tif 000066
【図１９Ｂ】
2007004282.tif 000067
【図２０Ａ】
2007004282.tif 000068
【図２０Ｂ】
2007004282.tif 000069
【図２０Ｃ】
2007004282.tif 000070
【図２１Ａ】
2007004282.tif 000071
【図２１Ｂ】
2007004282.tif 000072
【図２２Ａ】
2007004282.tif 000073
【図２２Ｂ】
2007004282.tif 000074
【図２２Ｃ】
2007004282.tif 000075
【図２２Ｄ】
2007004282.tif 000076
【図２２Ｅ】
2007004282.tif 000077
【図２２Ｆ】
2007004282.tif 000078
【図２２Ｇ】
2007004282.tif 000079
【図２２Ｈ】
2007004282.tif 000080
【図２２Ｉ】
2007004282.tif 000081
【図２２Ｊ】
2007004282.tif 000082
【図２２Ｋ】
2007004282.tif 000083
【手続補正書】
【提出日】平成20年1月10日(2008.1.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造の上方に形成されており、前記キャパシタ構造と電気的に接続されてなる配線構造と、
前記配線構造と電気的に接続されており、外部との電気的接続を図るパッド電極と
を含み、
前記パッド電極の周囲を覆うように、当該パッド電極と電気的に絶縁した状態に、パラジウムを含有する材料からなる保護膜が形成されていることを特徴とする半導体装置。
【請求項２】
前記パッド電極は、前記保護膜と同一の導電材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記保護膜は、パラジウムを含有する少なくとも１層の薄膜を含む多層膜であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記誘電体膜は、強誘電特性を有する強誘電材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造の上方に形成されており、前記キャパシタ構造と電気的に接続されてなる配線構造と、
前記配線構造と電気的に接続されており、外部との電気的接続を図るパッド電極と
を含み、
前記パッド電極の周囲を覆うように、当該パッド電極と電気的に絶縁した状態に、イリジウム又はイリジウム酸化物を含有する材料からなる保護膜が形成されていることを特徴とする半導体装置。
【請求項６】
前記パッド電極は、前記保護膜と同一の導電材料からなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記保護膜は、イリジウム又はイリジウム酸化物を含有する少なくとも１層の薄膜を含む多層膜であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記誘電体膜は、強誘電特性を有する強誘電材料からなることを特徴とする請求項５に記載の半導体装置。
【請求項９】
半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造の上方に、前記キャパシタ構造と電気的に接続されるように配線構造を形成する工程と、
前記配線構造と電気的に接続するように、外部との電気的接続を図るパッド電極を形成する工程と、
前記パッド電極の周囲を覆うように、当該パッド電極と電気的に絶縁した状態に、パラジウムを含有する材料を用いて保護膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造の上方に、前記キャパシタ構造と電気的に接続されるように配線構造を形成する工程と、
前記配線構造と電気的に接続するように、外部との電気的接続を図るパッド電極を形成する工程と、
前記パッド電極の周囲を覆うように、当該パッド電極と電気的に絶縁した状態に、イリジウム又はイリジウム酸化物を含有する材料を用いて保護膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【国際調査報告】
2007004282.tif 000084
2007004282.tif 000085
2007004282.tif 000086
2007004282.tif 000087