(57)【要約】Ａ／Ｄ変換器において、各々のプリアンプ１０２には、プリアンプゲイン調整回路１０９が備えられる。このプリアンプゲイン調整回路１０９は、プリアンプ１０２の正負出力電位差が基準電位を超えた時にのみ、プリアンプ１０２のゲインを抑制し、プリアンプの正負出力電位差を制限する。従って、Ａ／Ｄ変換器の入力信号の周波数が高い状況において、製造プロセスばらつきや温度変動、電源電圧変動などによってプリアンプのゲインが高くなっても、プリアンプの出力歪が発生し難くしなって、Ａ／Ｄ変換器の特性劣化が抑制される。
2006132036.tif 000002
【特許請求の範囲】
【請求項１】
１つ以上のプリアンプを有するプリアンプ列と、１つ以上の比較器を有する比較器列とを備えたＡ／Ｄ変換器において、
前記プリアンプ列のプリアンプは、参照電圧又は差動参照電圧及びアナログ入力信号又は差動アナログ入力信号を入力とすると共に、正極出力端子及び負極出力端子を備え、
前記プリアンプは、前記参照電圧と前記アナログ入力信号との電位差又は前記差動参照電圧間の電位差と前記差動アナログ入力信号間の電位差との電位差をゲイン倍し、このゲイン倍した電位差を前記正極出力端子及び前記負極出力端子から差動出力として出力する機能を備え、
前記各プリアンプの前記正極出力端子及び前記負極出力端子には、前記比較器の比較器が接続され、
前記比較器は、前記プリアンプの出力と比較参照電圧とを比較、又は隣り合う２つ以上の前記プリアンプの前記正極出力端子と前記負極出力端子との出力電圧を補間し、補間した電圧同士を比較する機能を有するものであり、
前記プリアンプは、各々、プリアンプゲイン調整回路を備え、
前記プリアンプゲイン調整回路は、自己のプリアンプの前記正極出力端子及び前記負極出力端子の電位差であるプリアンプ正負出力電位差が基準電位を超えたとき、自己のプリアンプの前記ゲインを減少させる
ことを特徴とするＡ／Ｄ変換器。
【請求項２】
前記請求項１記載のＡ／Ｄ変換器において、
前記プリアンプゲイン調整回路は、
前記プリアンプ正負出力電位差と基準電位とを比較して、プリアンプ正負出力電位差−基準電位比較信号を出力するプリアンプ正負出力電位差−基準電位比較器と、
自己のプリアンプに備えるバイアス電流源に与えるバイアス電圧を発生させるサブバイアス回路とを備え、
前記サブバイアス回路は、前記プリアンプ正負出力電位差−基準電位比較信号に応じて、自己のプリアンプのバイアス電流源に与えるバイアス電圧を変化させることにより、前記バイアス電流源のバイアス電流を変化させて、自己のプリアンプのゲインを変化させる
ことを特徴とするＡ／Ｄ変換器。
【請求項３】
前記請求項１記載のＡ／Ｄ変換器において、
前記プリアンプゲイン調整回路は、
前記プリアンプ正負出力電位差と基準電位とを比較し、プリアンプ正負出力電位差−基準電位比較信号を出力するプリアンプ正負出力電位差−基準電位比較器と、
１つ以上の可変抵抗体とを備え、
前記可変抵抗体は、２つの入出力端子及び抵抗値制御端子を有し、
前記可変抵抗体の前記入出力端子の一方は前記プリアンプの正極出力端子に接続され、前記可変抵抗体の入出力端子の他方は前記プリアンプの負極出力端子に接続され、前記可変抵抗体の前記抵抗値制御端子には自己のプリアンプの正負出力電位差−基準電位比較信号が入力されていて、
前記可変抵抗体の前記抵抗値制御端子に入力される正負出力電位差−基準電位比較信号に応じて、前記可変抵抗体のオン抵抗を変化させることにより、自己のプリアンプのゲインを変化させる
ことを特徴とするＡ／Ｄ変換器。
【請求項４】
前記請求項３記載のＡ／Ｄ変換器において、
前記可変抵抗体は、
１つのＮｃｈ型ＭＯＳトランジスタを備え、
前記Ｎｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が、そのドレイン端子又はソース端子に自己のプリアンプの負極出力端子が、そのゲート端子に前記プリアンプ正負出力電位差−基準電位比較信号が入力され、
前記ゲート端子に入力される前記プリアンプ正負出力電位差−基準電位比較信号に応じて、前記Ｎｃｈ型ＭＯＳトランジスタのオン抵抗を変化させて、自己のプリアンプのゲインを変化させる
ことを特徴とするＡ／Ｄ変換器。
【請求項５】
前記請求項３記載のＡ／Ｄ変換器において、
前記可変抵抗体は、
１つのＰｃｈ型ＭＯＳトランジスタを備え、
前記Ｐｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が、そのドレイン端子又はソース端子に自己のプリアンプの負極出力端子が、そのゲート端子に前記プリアンプ正負出力電位差−基準電位比較信号が入力され、
前記ゲート端子に入力される前記プリアンプ正負出力電位差−基準電位比較信号に応じて、前記Ｐｃｈ型ＭＯＳトランジスタのオン抵抗を変化させて、自己のプリアンプのゲインを変化させる
ことを特徴とするＡ／Ｄ変換器。
【請求項６】
前記請求項１記載のＡ／Ｄ変換器において、
前記プリアンプゲイン調整回路は、
２つのＮｃｈ型ＭＯＳトランジスタを備え、
前記２つのＮｃｈ型ＭＯＳトランジスタのうち一方のＮｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの負極出力端子が接続され、
前記２つのＮｃｈ型ＭＯＳトランジスタのうち他方のＮｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの負極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの正極出力端子が接続され、
自己のプリアンプのゲインを変化させる
ことを特徴とするＡ／Ｄ変換器。
【請求項７】
前記請求項１記載のＡ／Ｄ変換器において、
前記プリアンプゲイン調整回路は、
２つのＰｃｈ型ＭＯＳトランジスタを備え、
前記２つのＰｃｈ型ＭＯＳトランジスタのうち一方のＰｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの負極出力端子が接続され、
前記２つのＰｃｈ型ＭＯＳトランジスタのうち他方のＰｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの負極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの正極出力端子が接続され、
自己のプリアンプのゲインを変化させる
ことを特徴とするＡ／Ｄ変換器。
【請求項８】
前記請求項１記載のＡ／Ｄ変換器において、
前記プリアンプゲイン調整回路は、
２つのＮｃｈ型ＭＯＳトランジスタ及び２つのＰｃｈ型ＭＯＳトランジスタを備え、
前記２つのＮｃｈ型ＭＯＳトランジスタのうち一方のＮｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの負極出力端子が接続され、
前記２つのＮｃｈ型ＭＯＳトランジスタのうち他方のＮｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの負極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの正極出力端子が接続され、
前記２つのＰｃｈ型ＭＯＳトランジスタのうち一方のＰｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの負極出力端子が接続され、
前記２つのＰｃｈ型ＭＯＳトランジスタのうち他方のＰｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの負極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの正極出力端子が接続され、
自己のプリアンプのゲインを変化させる
ことを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、プリアンプ列と比較器列を有するＡ／Ｄ変換器に関する。
【背景技術】
【０００２】  従来から、高速且つ省面積、省電力を実現するＡ／Ｄ変換器は、図１４に示すように、１個以上の比較器１００４を有する比較器列１００５の前段に、１個以上のプリアンプ１００２を有するプリアンプ列１００３を備えている。比較器列１００５は、プリアンプ列１００３の出力電圧を補間しながら比較動作を行う構成が多く用いられている。プリアンプ列１００３を比較器列１００５の前段に備える効果及びプリアンプ列１００３の出力電圧を補間しながら比較動作を行う効果として、第１にＡ／Ｄ変換器の入力容量を削減でき、第２に各々の比較器が持つオフセットを緩和でき、第３に各々の比較器１００４の入力ダイナミックレンジを大きく取れるなどが挙げられる（これ等の効果については、例えば、非特許文献１、非特許文献２参照）。
【非特許文献１】Ｋｏｊｉ  Ｓｕｓｈｉｈａｒａ他４名″Ａ  ６ｂ  ８００ＭＳａｍｐｌｅ／ｓ  ＣＭＯＳ  Ａ／Ｄ  Ｃｏｎｖｅｒｔｅｒ、２０００  Ｆｅｂ．７−９、ＩＳＳＣＣ２０００／ＳＥＳＳＩＯＮ２６／ＡＮＡＬＯＧ  ＴＥＣＨＮＩＱＵＥＳ／ＰＡＰＥＲ  ＷＰ  ２６．２
【非特許文献２】Ｋｏｊｉ  Ｓｕｓｈｉｈａｒａ、Ａｋｉｒａ  Ｍａｔｓｕｚａｗａ″Ａ  ７ｂ  ４５０ＭＳａｍｐｌｅ／ｓ  ５０ｍＷ  ＣＭＯＳ  ＡＤＣ  ｉｎ  ０．３ｍｍ＾２″、２００２  Ｆｅｂ．３−７、ＩＳＳＣＣ２００２／ＳＥＳＳＩＯＮ１０／ＨＩＧＨ−ＳＰＥＥＤ  ＡＤＣｓ／１０．３
【発明の開示】
【発明が解決しようとする課題】
【０００３】  ところで、Ａ／Ｄ変換器の各々の比較器が持つオフセットを緩和するためには、プリアンプのゲインを大きくする必要がある。【０００４】  しかしながら、従来のＡ／Ｄ変換器において、製造プロセスばらつきや温度変動、電源電圧変動などによってプリアンプのゲインが高くなり過ぎると、プリアンプの正極出力及び負極出力の電位差、つまり、正負出力電位差が過剰に振幅し、Ａ／Ｄ変換器の入力信号の周波数が高くなるのに伴いプリアンプの出力に歪が発生し易くなり、比較器列においてプリアンプの正極出力及び負極出力のクロスポイント付近を補間しても、このプリアンプの歪のために大きな誤差が生じ、Ａ／Ｄ変換器としての特性が劣化することが判った。また、同様にプリアンプのゲインが高くなり過ぎてプリアンプの出力レンジが比較器の入力レンジに対して超過すると、比較器の応答性が劣化することになるため、Ａ／Ｄ変換器としての特性が劣化するという課題があることが判った。【０００５】  本発明の目的は、プリアンプ列と比較器列とを備えたＡ／Ｄ変換器において、プリアンプのゲインが高くなり過ぎないように対処して、Ａ／Ｄ変換器の特性の劣化を抑えることにある。
【課題を解決するための手段】
【０００６】  前記の目的を達成するために、本発明では、プリアンプ列と比較器列とを備えたＡ／Ｄ変換器において、各々のプリアンプにプリアンプゲイン調整回路を配置して、自己のプリアンプの差動出力端子の出力電圧をモニタし、自己のプリアンプの出力電圧が所定の基準電圧を超えた場合に、自己のプリアンプのゲインを減少させることとする。【０００７】  即ち、本発明のＡ／Ｄ変換器は、１つ以上のプリアンプを有するプリアンプ列と、１つ以上の比較器を有する比較器列とを備えたＡ／Ｄ変換器において、前記プリアンプ列のプリアンプは、参照電圧又は差動参照電圧及びアナログ入力信号又は差動アナログ入力信号を入力とすると共に、正極出力端子及び負極出力端子を備え、前記プリアンプは、前記参照電圧と前記アナログ入力信号との電位差又は前記差動参照電圧間の電位差と前記差動アナログ入力信号間の電位差との電位差をゲイン倍し、このゲイン倍した電位差を前記正極出力端子及び前記負極出力端子から差動出力として出力する機能を備え、前記各プリアンプの前記正極出力端子及び前記負極出力端子には、前記比較器の比較器が接続され、前記比較器は、前記プリアンプの出力と比較参照電圧とを比較、又は隣り合う２つ以上の前記プリアンプの前記正極出力端子と前記負極出力端子との出力電圧を補間し、補間した電圧同士を比較する機能を有するものであり、前記プリアンプは、各々、プリアンプゲイン調整回路を備え、前記プリアンプゲイン調整回路は、自己のプリアンプの前記正極出力端子及び前記負極出力端子の電位差であるプリアンプ正負出力電位差が基準電位を超えたとき、自己のプリアンプの前記ゲインを減少させることを特徴とする。【０００８】  本発明は、前記Ａ／Ｄ変換器において、前記プリアンプゲイン調整回路は、前記プリアンプ正負出力電位差と基準電位とを比較して、プリアンプ正負出力電位差−基準電位比較信号を出力するプリアンプ正負出力電位差−基準電位比較器と、自己のプリアンプに備えるバイアス電流源に与えるバイアス電圧を発生させるサブバイアス回路とを備え、前記サブバイアス回路は、前記プリアンプ正負出力電位差−基準電位比較信号に応じて、自己のプリアンプのバイアス電流源に与えるバイアス電圧を変化させることにより、前記バイアス電流源のバイアス電流を変化させて、自己のプリアンプのゲインを変化させることを特徴とする。【０００９】  本発明は、前記Ａ／Ｄ変換器において、前記プリアンプゲイン調整回路は、前記プリアンプ正負出力電位差と基準電位とを比較し、プリアンプ正負出力電位差−基準電位比較信号を出力するプリアンプ正負出力電位差−基準電位比較器と、１つ以上の可変抵抗体とを備え、前記可変抵抗体は、２つの入出力端子及び抵抗値制御端子を有し、前記可変抵抗体の前記入出力端子の一方は前記プリアンプの正極出力端子に接続され、前記可変抵抗体の入出力端子の他方は前記プリアンプの負極出力端子に接続され、前記可変抵抗体の前記抵抗値制御端子には自己のプリアンプの正負出力電位差−基準電位比較信号が入力されていて、前記可変抵抗体の前記抵抗値制御端子に入力される正負出力電位差−基準電位比較信号に応じて、前記可変抵抗体のオン抵抗を変化させることにより、自己の���リアンプのゲインを変化させることを特徴とする。【００１０】  本発明は、前記Ａ／Ｄ変換器において、前記可変抵抗体は、１つのＮｃｈ型ＭＯＳトランジスタを備え、前記Ｎｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が、そのドレイン端子又はソース端子に自己のプリアンプの負極出力端子が、そのゲート端子に前記プリアンプ正負出力電位差−基準電位比較信号が入力され、前記ゲート端子に入力される前記プリアンプ正負出力電位差−基準電位比較信号に応じて、前記Ｎｃｈ型ＭＯＳトランジスタのオン抵抗を変化させて、自己のプリアンプのゲインを変化させることを特徴とする。【００１１】  本発明は、前記Ａ／Ｄ変換器において、前記可変抵抗体は、１つのＰｃｈ型ＭＯＳトランジスタを備え、前記Ｐｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が、そのドレイン端子又はソース端子に自己のプリアンプの負極出力端子が、そのゲート端子に前記プリアンプ正負出力電位差−基準電位比較信号が入力され、前記ゲート端子に入力される前記プリアンプ正負出力電位差−基準電位比較信号に応じて、前記Ｐｃｈ型ＭＯＳトランジスタのオン抵抗を変化させて、自己のプリアンプのゲインを変化させることを特徴とする。【００１２】  本発明は、前記Ａ／Ｄ変換器において、前記プリアンプゲイン調整回路は、２つのＮｃｈ型ＭＯＳトランジスタを備え、前記２つのＮｃｈ型ＭＯＳトランジスタのうち一方のＮｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの負極出力端子が接続され、前記２つのＮｃｈ型ＭＯＳトランジスタのうち他方のＮｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの負極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの正極出力端子が接続され、自己のプリアンプのゲインを変化させることを特徴とする。【００１３】  本発明は、前記Ａ／Ｄ変換器において、前記プリアンプゲイン調整回路は、２つのＰｃｈ型ＭＯＳトランジスタを備え、前記２つのＰｃｈ型ＭＯＳトランジスタのうち一方のＰｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの負極出力端子が接続され、前記２つのＰｃｈ型ＭＯＳトランジスタのうち他方のＰｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの負極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの正極出力端子が接続され、自己のプリアンプのゲインを変化させることを特徴とする。【００１４】  本発明は、前記Ａ／Ｄ変換器において、前記プリアンプゲイン調整回路は、２つのＮｃｈ型ＭＯＳトランジスタ及び２つのＰｃｈ型ＭＯＳトランジスタを備え、前記２つのＮｃｈ型ＭＯＳトランジスタのうち一方のＮｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの負極出力端子が接続され、前記２つのＮｃｈ型ＭＯＳトランジスタのうち他方のＮｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの負極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの正極出力端子が接続され、前記２つのＰｃｈ型ＭＯＳトランジスタのうち一方のＰｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの負極出力端子が接続され、前記２つのＰｃｈ型ＭＯＳトランジスタのうち他方のＰｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの負極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの正極出力端子が接続され、自己のプリアンプのゲインを変化させることを特徴とする。【００１５】  以上により、本発明では、アナログ入力信号の周波数が高くなった状況において、プリアンプ列内のプリアンプの正負出力電位差が所定の基準電位を越えると、プリアンプゲイン調整回路がそのプリアンプのゲインを減少させるので、プリアンプの出力の歪みが緩和されて、Ａ／Ｄ変換器の特性の劣化が抑制される。特に、基準電位を適宜設定すると、プリアンプの出力レンジが比較器の入力レンジの範囲内に収めることが可能であるので、Ａ／Ｄ変換器の特性の劣化をより一層に抑制できる。【００１６】  特に、本発明では、プリアンプのゲイン調整に際して、具体的な動作としては、プリアンプの正負出力電位差が基準電位に比べて大きければ、プリアンプ正負出力電位差−基準電位比較信号によってサブバイアス回路のバイアス電流が減少して、プリアンプのバイアス電流源に与えるバイアス電圧が減少するので、プリアンプに流れるバイアス電流が減少して、プリアンプのゲインが減少することになる。【００１７】  また、本発明では、プリアンプのゲイン調整に際して、具体的な動作としては、プリアンプの正負出力電位差が基準電位に比べて大きければ、プリアンプ正負出力電位差−基準電位比較信号によって可変抵抗体の抵抗値が減少するので、この可変抵抗体の両端が接続されたプリアンプの正極出力端子及び負極出力端子間の電位差が減少して、プリアンプのゲインが減少することになる。【００１８】  更に、本発明では、プリアンプの正極出力端子及び負極出力端子間の正負出力電位差が、その間に接続された２個のＮｃｈ型又はＰｃｈ型トランジスタの閾値電圧に比べて大きければ、それらのトランジスタの抵抗値が減少するので、プリアンプの正極出力端子及び負極出力端子間の電位差が減少して、プリアンプのゲインが減少することになる。
【発明の効果】
【００１９】  以上説明したように、本発明のＡ／Ｄ変換器によれば、プリアンプゲイン調整回路によってプリアンプのゲインを高過ぎないように調整したので、アナログ入力信号の周波数が高くなっても、プリアンプの出力の歪を緩和できると共に、基準電位の設定によりプリアンプの出力レンジを比較器の入力レンジ内に収めて、Ａ／Ｄ変換器の特性劣化を有効に抑制できる効果を奏する。
【図面の簡単な説明】
【００２０】
【図１】図１は本発明の第１の実施形態のＡ／Ｄ変換器を示す図である。
【図２】図２は同Ａ／Ｄ変換器に備えるサブバイアス回路の構成を示す図である。
【図３】図３は同Ａ／Ｄ変換器に備えるプリアンプの構成を示す図である。
【図４】図４（ａ）は同Ａ／Ｄ変換器に備えるプリアンプの正負出力電位差に対するプリアンプ正負出力電位差−基準電位比較信号の特性を示す図、同図（ｂ）はプリアンプの正負出力電位差に対するサブバイアス回路のバイパス電流及びプリアンプのバイアス電流の特性を示す図、同図（ｃ）はプリアンプの正負出力電位差に対するプリアンプのゲインの特性を示す図、同図（ｄ）はアナログ入力信号に対するプリアンプの正極出力及び負極出力の特性を示す図である。
【図５】図５は同Ａ／Ｄ変換器の変形例を示す図である。
【図６】図６は図５に示したＡ／Ｄ変換器に備えるプリアンプの構成を示す図である。
【図７】図７は本発明の第２の実施形態のＡ／Ｄ変換器を示す図である。
【図８】図８は同Ａ／Ｄ変換器に備える抵抗値可変バイパス抵抗の構成を示す図である。
【図９】図９（ａ）は同Ａ／Ｄ変換器に備えるプリアンプの正負出力電位差に対するプリアンプ正負出力電位差−基準電位比較信号の特性を示す図、同図（ｂ）はプリアンプの正負出力電位差に対する抵抗値可変バイパス抵抗のコンダクタンスの特性を示す図、同図（ｃ）はプリアンプの正負出力電位差に対するプリアンプのゲインの特性を示す図、同図（ｄ）はアナログ入力信号に対するプリアンプの正極出力及び負極出力の特性を示す図である。
【図１０】図１０は本発明の第３の実施形態のＡ／Ｄ変換器の構成を示す図である。
【図１１】図１１は同Ａ／Ｄ変換器の第１の変形例を示す図である。
【図１２】図１２は同Ａ／Ｄ変換器の第２の変形例を示す図である。
【図１３】図１３（ａ）はプリアンプの正負出力電位差に対する２つのＮｃｈ型ＭＯＳトランジスタのコンダクタンスの特性を示す図、同図（ｂ）はプリアンプの正負出力電位差に対するプリアンプのゲインの特性を示す図、同図（ｃ）はアナログ入力信号に対するプリアンプの正極出力及び負極出力の特性を示す図である。
【図１４】図１４は従来のＡ／Ｄ変換器の構成を示す図である。
【符号の説明】
【００２１】  １０１        参照電圧抵抗列
１０２        プリアンプ
１０３        プリアンプ列
１０４        比較器
１０５        比較器列
１０６        プリアンプ正負出力電位差−基準電位比較器
１０８        サブバイアス回路
１０９        プリアンプゲイン調整回路
Ｍｎｂ          Ｎｃｈ型トランジスタ（バイアス電流源）
ｒｂｙｐａｓｓ  抵抗値可変バイパス抵抗（可変抵抗体）
【発明を実施するための最良の形態】
【００２２】  以下、本発明の実施形態を図面に基づいて説明する。【００２３】  （実施形態１）
先ず、本発明の第１の実施形態のＡ／Ｄ変換器の構成を説明する。ここでは、プリアンプ列において第ｎ番目のプリアンプに関する構成の説明を行う。【００２４】  図１は、本発明の第１の実施形態のＡ／Ｄ変換器の全体構成を示す。参照電圧抵抗列１０１が、最小及び最大の参照電圧ＶＢ及びＶＴ間に接続されている。アナログ入力信号ｖｉｎ及び、参照電圧抵抗列１０１が発生する１つの参照電圧Ｖｒｅｆｎがプリアンプ１０２に接続されている。プリアンプ列１０３は、前記アナログ入力信号ｖｉｎ及び、各々異なる参照電圧が入力されているプリアンプ群を含む。本実施形態において、各々のプリアンプ１０２は、１つのアナログ入力信号及び１つの参照電圧の２つの入力をもち、正極出力端子ｖｏｐ及び負極出力端子ｖｏｎの２つの出力端子を持つ。ここで、正極出力ｖｏｐ及び負極出力ｖｏｎの電位差、つまり、プリアンプ１０２の正負出力電位差をｖｏとする。【００２５】  前記プリアンプ１０２の２つの正極出力端子ｖｏｐ及び負極出力端子ｖｏｎは、１つ以上の比較器１０４からなる比較器列１０５に接続されている。前記比較器１０４は、隣り合う２つ以上のプリアンプ１０２の正極出力端子と負極出力端子との出力電圧を補間し、補間した出力電圧同士を比較する。一方、プリアンプ１０２の正極出力端子ｖｏｐ及び負極出力端子ｖｏｎは２つの基準電位Ｖｒｐ及びＶｒｎと共に、プリアンプ正負出力電位差−基準電位比較器１０６に入力されている。ここで、基準電位Ｖｒｐ及びＶｒｎの電位差をＶｒとする。【００２６】  前記プリアンプ正負出力電位差−基準電位比較器の出力であるプリアンプ正負出力電位差−基準電位比較信号は、サブバイアス回路１０８に入力されている。このサブバイアス回路１０８の出力ｖｂｉａｓｎは、各々のプリアンプ１０２のバイアス電圧ｖｂｉａｓｎとして与えられる。プリアンプゲイン調整回路１０９は、前記プリアンプ正負出力電位差−基準電位比較器１０６及びサブバイアス回路１０８によって構成される。尚、プリアンプ正負出力電位差−基準電位比較器１０６は、一般的な差動信号比較器によって構成できるため、詳細な回路構成は割愛する。【００２７】  図２は、本実施形態のＡ／Ｄ変換器に使用するサブバイアス回路１０８を示している。基準電流Ｉｂを流す電流源Ｉｂの電流吸い込み側の端子は電源ＡＶＤＤに、電流吐き出し側の端子はサブバイアス回路１０８の出力ｖｂｉａｓｎが入力されている。バイパス電流ｉｂｙｐａｓｓが流れるＮｃｈ型ＭＯＳトランジスタＭｎｂｙのゲート端子には、サブバイアス回路１０８の入力として与えられるプリアンプ正負出力電位差−基準電位比較信号が、ドレイン端子には前記サブバイアス回路１０８の出力ｖｂｉａｓｎが、ソース端子には基準電圧ＶＳＳが与えられる。バイアス電流ｉｂｎが流れるＮｃｈ型ＭＯＳトランジスタＭｎｂｂのゲート端子及びドレイン端子には前記サブバイアス回路１０８の出力ｖｂｉａｓｎが、ソース端子には基準電圧ＶＳＳが各々与えられる。バイアス電流ｉｂｎは、基準電流Ｉｂから、バイパス電流ｉｂｙｐａｓｓを引いた電流値（ｉｂｎ＝Ｉｂ−ｉｂｙｐａｓｓ）となる。【００２８】  図３は本実施形態のＡ／Ｄ変換器に備えるプリアンプ１０２を示している。��イアス電流Ｉｐｂ１が流れるＰｃｈ型ＭＯＳトランジスタＭｐｂ１ａ及びＭｐｂ１ｂのゲート端子は、各々、両方ともプリアンプ１０２の動作点調整用のバイアス電圧Ｖｂｐ１に、ソース端子は各々両方とも電源ＡＶＤＤに、ドレイン端子は各々ノードＡ及びＢに接続されている。本プリアンプ１０２の入力トランジスタであって各々電流ｉｎｉａ及びｉｎｉｂが流れるＮｃｈ型トランジスタＭｎｉａ及びＭｎｉｂのゲート端子には、各々、本プリアンプ１０２の入力として与えられるアナログ入力信号ｖｉｎ及び参照電圧Ｖｒｅｆｎが与えられ、ソース端子には各々両方ともノードＸに接続され、ドレイン端子は各々ノードＡ及びＢに接続されている。本プリアンプ１０２の入力トランジスタＭｎｉａ及びＭｎｉｂには、各々、電流ｉｎｉａ及びｉｎｉｂが流れ、その電流ｉｎｉａ及びｉｎｉｂの合成電流ｉｂｎがＮｃｈ型トランジスタ（バイアス電流源）Ｍｎｂから流れる。このＮｃｈ型トランジスタＭｎｂにおいて、そのゲート端子には、前記サブバイアス回路１０８からの出力であるバイアス電圧ｖｂｉａｓｎが入力され、そのドレイン端子はノードＸに接続され、そのソース端子は接地されて基準電圧ＶＳＳが印加されている。出力負荷電流ｉＬｎ及びｉＬｐが流れるＰｃｈ型ＭＯＳトランジスタＭｐｂ２ａ及びＭｐｂ２ｂのゲート端子には、各々、両方とも本プリアンプ１０２の動作点調整用のバイアス電圧Ｖｂｐ２が与えられ、ソース端子は各々ノードＡ及びＢに接続され、ドレイン端子には各々本プリアンプ１０２の負極出力端子ｖｏｎ及び正極出力端子ｖｏｐに接続されている。出力負荷抵抗であって各々出力負荷電流ｉＬｎ及びｉＬｐが流れる抵抗ＲＬｎ及びＲＬｐの各々の一端は、負極出力端子ｖｏｎ及び正極出力端子ｖｏｐに接続され、各々の他端は両方とも基準電位ＶＳＳに接続されている。【００２９】  以上が、本発明の実施形態のＡ／Ｄ変換器の構成である。【００３０】  次に、本Ａ／Ｄ変換器の動作を説明する。ここでは、プリアンプ列１０３において第ｎ番目のプリアンプ１０２に関する動作の説明を行う。【００３１】  図４（ａ）は、プリアンプ１０２の正負出力電位差ｖｏに対するプリアンプ正負出力電位差−基準電位比較信号の特性であり、プリアンプ正負出力電位差−基準電位比較器１０６の入出力特性を示している。つまり、プリアンプ１０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越えると、プリアンプ正負出力電位差−基準電位比較信号は正の方向に増加することを示している。【００３２】  図４（ｂ）は、プリアンプ１０２の正負出力電位差ｖｏに対する図２に示したサブバイアス回路１０８のバイパス電流ｉｂｙｐａｓｓ及びバイアス電流ｉｂｎの特性である。つまり、プリアンプ１０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及ひＶｒｎの電位差Ｖｒを越えて、プリアンプ正負出力電位差−基準電位比較信号が正の方向に増加することにより、図２のＮｃｈ型ＭＯＳトランジスタＭｎｂｙのゲート−ソース電圧が増加し、Ｍｎｂｙのドレイン−ソース電流であるｉｂｙｐａｓｓが増加する。一方、Ｍｎｂｂのドレイン−ソース電流ｉｂｎは、明らかにＩｂ−ｉｂｙｐａｓｓであり、プリアンプ１０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越え、プリアンプ正負出力電位差−基準電位比較信号が正の方向に増加することにより、ｉｂｙｐａｓｓが増加した分だけｉｂｎが減少することを示している。これにより、サブバイアス回路１０８の出力であるバイアス電圧ｖｂｉａｓｎは、プリアンプ１０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越え、プリアンプ正負出力電位差−基準電位比較信号が正の方向に増加することにより、減少する。【００３３】  図４（ｃ）はプリアンプ１０２の正負出力電位差ｖｏに対する図３に示したプリアンプ１０２のゲインＧｎの特性である。サブバイアス回路１０８のＮｃｈ型トランジスタＭｎｂｂ及びプリアンプ１０２のＮｃｈ型トランジスタＭｎｂはカレントミラー回路を構成しており、アナログ入力信号ｖｉｎが参照電圧Ｖｒｅｆｎに等しいとき、サブバイアス回路１０９のバイパス電流ｉｂｙｐａｓｓ≒０であり、サブバイアス回路１０９のバイアス電流ｉｂｎ≒Ｉｂとなり、これをカレントミラー回路によりプリアンプ１０２のバイアス電流ｉｂｎ≒Ｉｂとなるようバイアス電流が写像される。尚、ここでは、２個のトランジスタＭｎｂｂ及びＭｎｂの両サイズは等しく、ミラー比は１としているが、本実施形態の効果はミラー比の値は問わない。またこのとき、ｉｎｉａ＝ｉｎｉｂ＝ｉｂｎ／２＝Ｉｂ／２となる。このときのプリアンプ１０２のゲインＧｎは、トランジスタＭｎｉａ及びＭｎｉｂ各々のトランスコンダクタンスがｇｍａ及びｇｍｂであって両者は等しくｇｍであるとすると、
Ｇｎ＝ｇｍ・ＲＬ
（ｇｍ＝ｇｍａ＝ｇｍｂ＝√（βＩｂ）、ＲＬ＝ＲＬｐ−ＲＬｎ  但し、βはＭｎｉａ及びＭｎｉｂのサイズ、移動度などのトランジスタ特性から決まる定数である）
となる。また、このときのプリアンプ１０２の正極出力ｖｏｐ及び負極出力ｖｏｎは、
ｖｏｐ＝ｖｏｎ＝ｉＬ・ＲＬ＝（Ｉｐｂ１−Ｉｂ／２）・ＲＬ
（ｉＬ＝ｉＬｐ＝ｉＬｎ、ＲＬ＝ＲＬｐ＝ＲＬｎ）
となる。【００３４】  ここで、アナログ入力信号ｖｉｎが増加したとする。アナログ入力信号ｖｉｎの増加に伴ってプリアンプ１０２の正負出力電位差ｖｏは増していく。ところが、プリアンプ１０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越え、プリアンプ正負出力電位差−基準電位比較信号が正の方向に増加することにより、先に示した通り、サブバイアス回路１０８のバイアス電流ｉｂｎは減少し、出力されるバイアス電圧ｖｂｉａｓｎも小値になる。これに伴い、プリアンプ１０２では、Ｎｃｈ型トランジスタ（バイアス電流源）Ｍｎｂに流れるバイアス電流ｉｂｎも減少する。プリアンプ１０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを超えるときには、プリアンプ１０２の入力トランジスタＭｎｉａ、Ｍｎｉｂに流れる電流ｉｎｉａ及びｉｎｉｂのアンバランスが生じており、プリアンプ１０２のゲインＧｎは、ｖｉｎ＝Ｖｒｅｆｎの時と比較して既に減少しているが、プリアンプ１０２のバイアス電流ｉｂｎが減少することにより、トランジスタＭｉｎａ、Ｍｉｎｂのゲインが小さくなるので、プリアンプ１０２のゲインＧｎが減少する方向に働くのは明らかである。つまり、プリアンプ１０２のゲインＧｎは、プリアンプ１０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越え、プリアンプ正負出力電位差−基準電位比較信号が正の方向に増加することにより減少する。【００３５】  図４（ｄ）は、前述を総合して、プリアンプゲイン調整回路１０９がないときのアナログ入力信号ｖｉｎに対するプリアンプ１０２の正極出力ｖｏｐ（破線）及び負極出力ｖｏｎ（破線）及び、プリアンプゲイン調整回路１０９があるときのアナログ入力信号ｖｉｎに対するプリアンプ１０２の正極出力ｖｏｐ’（実線）及び負極出力ｖｏｎ’（実線）を示している。つまり、プリアンプゲイン調整回路１０９の働きにより、アナログ入力信号ｖｉｎが増加するに従い、プリアンプ１０２の正負出力電位差ｖｏが増加し、プリアンプ１０２の正負出力電位差ｖｏが基準電位差Ｖｒを超えたとき、破線で示される正極出力ｖｏｐ及び負極出力ｖｏｎに対して、実線で示される正極出力ｖｏｐ’及び負極出力ｖｏｎ’で示されるように、正極出力ｖｏｐ及び負極出力ｖｏｎが増加しないよう、プリアンプ１０２のゲインに対してリミットがかかる。基準電位Ｖｒｐ及ひＶｒｎの電位差Ｖｒの設定によっては、正極出力ｖｏｐ及び負極出力ｖｏｎが比較器の入力レンジを超えないように設計することも可能である。【００３６】  以上が、本実施形態のＡ／Ｄ変換器の動作である。【００３７】  本実施形態では、プリアンプ列１０３と比較器列１０４とを備えるＡ／Ｄ変換器において、プリアンプゲイン調整回路１０９を備えることにより、プリアンプゲイン調整回路１０９の働きにより、各々のプリアンプ１０２の正負出力電位差ｖｏが基準電位差Ｖｒに対して大きくなったとき、各々のプリアンプ１０２のゲインＧｎが減少し、プリアンプ１０２の正負出力電位差ｖｏを制限する。その結果として、プリアンプ１０２の出力の歪を緩和する。また、基準電位の設定により、プリアンプ１０２の出力レンジが比較器の入力レンジに対して超過することを防止でき���。【００３８】  しかも、特性に重要なプリアンプ１０２の正極出力ｖｏｐ及び負極出力のクロスポイント付近のプリアンプゲインＧｎ、即ち、プリアンプ１０２の正負出力電位差ｖｏが基準電位Ｖｒｐ、Ｖｒｎ間の電位差Ｖｒ以内の範囲内のプリアンプゲインＧｎは、プリアンプゲイン調整回路１０９を備えていない構成のＡ／Ｄ変換器と等しくなり、Ａ／Ｄ変換器の特性に対して何ら特性劣化の要因を生まない。【００３９】  その結果として、従来のＡ／Ｄ変換器と比較して、入力信号周波数が高くなっても、Ａ／Ｄ変換器の特性が劣化することを防止できる。【００４０】  尚、本実施形態において、Ａ／Ｄ変換器に適用される参照電圧の発生方法や、プリアンプ１０２、サブバイアス回路１０８及び比較器１０４においては、その形態に左右されるものではなく、上述の実施形態に限らず、本発明の要旨を逸脱することなくその他種々の構成を採り得ることは勿論である。【００４１】  例えば、図１に示したＡ／Ｄ変換器では、プリアンプ１０２に入力されるアナログ入力信号Ｖｉｎ及び参照信号Ｖｒｅｆｎは各々１つの信号としたが、プリアンプ１０２の構成はこれに限定されず、その他、例えば、相補の関係にある２つのアナログ入力信号Ｖｉｎｎ、Ｖｉｎｐからなる差動アナログ入力信号、及び相補の関係にある２つの参照信号Ｖｒｅｆｎ、Ｖｒｅｇｐからなる差動参照信号を入力とするプリアンプとしても良い。この場合のＡ／Ｄ変換器の全体構成を図５に示す。また、この差動アナログ入力信号及び差動参照信号を入力とするプリアンプの内部構成例を図６に示す。同図に示したプリアンプ１０２’では、差動アナログ入力信号の一方のアナログ入力信号Ｖｒｅｆｎと、差動参照信号の一方の差動信号Ｖｉｎｎとを受けるＮｃｈ型トランジスタＭｎｉａｎ、Ｍｎｉｂｎとが共通してＮｃｈ型トランジスタ（バイアス電流源）Ｍｎｂｎに接続され、差動アナログ入力信号の他方のアナログ入力信号Ｖｒｅｆｐと、差動参照信号の他方の差動信号Ｖｉｎｐとを受けるＮｃｈ型トランジスタＭｎｉａｐ、Ｍｎｉｂｐとが共通して他のＮｃｈ型トランジスタ（バイアス電流源）Ｍｎｂｐに接続される。前記２つのバイアス電流源Ｍｎｂｎ、Ｍｎｂｐの各ゲート端子には、共に、サブバイアス回路１０８の出力であるバイアス電圧ｖｂｉａｓｎが共通して入力される。図６に示したプリアンプ１０２’の動作は、図３に示したプリアンプ１０２の動作と同様であるので、その説明は割愛する。【００４２】  また、図１では、比較器１０４は、隣り合う２つ以上のプリアンプ１０２の出力電圧を補間し、補間した出力電圧同士を比較したが、プリアンプ１０２の出力と比較参照電圧とを比較する構成であっても良い。【００４３】  （実施形態２）
先ず、本発明の第２の実施形態のＡ／Ｄ変換器の構成を説明する。ここでは、プリアンプ列において第ｎ番目のプリアンプに関する構成の説明を行う。【００４４】  図７は、本実施形態のＡ／Ｄ変換器の構成を示している。参照電圧抵抗列５０１が、最小及び最大の参照電圧ＶＢ及びＶＴ間に接続されている。アナログ入力信号ｖｉｎ及び、参照電圧抵抗列５０１が発生する１つの参照電圧であるＶｒｅｆｎがプリアンプ５０２に接続されている。プリアンプ列５０３は、アナログ入力信号ｖｉｎ及び、各々異なる参照電圧が接続されているプリアンプ群を含む。本実施形態において、各々のプリアンプ５０２は、１つのアナログ入力信号及び１つの参照電圧の２つの入力を持ち、正極出力端子ｖｏｐ及び負極出力端子ｖｏｎの２つの出力端子を持つ。ここで、正極出力ｖｏｐ及び負極出力ｖｏｎの電位差、つまり、プリアンプ５０２の正負出力電位差をｖｏとする。【００４５】  前記プリアンプ５０２の２つの正極出力端子ｖｏｐ及び負極出力端子ｖｏｎは、１つ以上の比較器５０４からなる比較器列５０５に接続されている。一方、プリアンプ５０２の正極出力端子ｖｏｐ及び負極出力端子ｖｏｎは、２つの基準電位Ｖｒｐ及びＶｒｎと共に、プリアンプ正負出力電位差−基準電位比較器５０６に入力されている。ここで、２つの基準電位Ｖｒｐ及びＶｒｎの電位差をＶｒとする。プリアンプ正負出力電位差−基準電位比較器５０６の出力であるプリアンプ正負出力電位差−基準電位比較信号５０７は、プリアンプ５０２の正極出力端子ｖｏｐ及び負極出力端子ｖｏｎ間をつなぐ抵抗値可変バイパス抵抗（可変抵抗体）ｒｂｙｐａｓｓの抵抗値制御端子に入力される。プリアンプゲイン調整回路５０９は、プリアンプ正負出力電位差−基準電位比較器５０６及び抵抗値可変バイパス抵抗ｒｂｙｐａｓｓによって構成される。尚、プリアンプ正負出力電位差−基準電位比較器５０６は、一般的な差動信号比較器によって構成できるため、詳細な回路構成は割愛する。【００４６】  図８（ａ）は、本Ａ／Ｄ変換器に使用する抵抗値可変バイパス抵抗ｒｂｙｐａｓｓを示している。このバイパス抵抗ｒｂｙｐａｓｓは、２つの入出力端子ｖａ及びｖｂ及び、バイパス抵抗ｒｂｙｐａｓｓの抵抗値を変化させるための制御信号である抵抗値制御信号を抵抗値制御端子６０１の入力として備える。図８（ｂ）は本Ａ／Ｄ変換器に使用する抵抗値可変バイパス抵抗ｒｂｙｐａｓｓの更に具体的な構成を示している。抵抗値可変バイパス抵抗ｒｂｙｐａｓｓは、Ｎｃｈ型ＭＯＳトランジスタＭｎｒｂｙで構成されている。この場合、抵抗値可変バイパス抵抗ｒｂｙｐａｓｓは、Ｎｃｈ型ＭＯＳトランジスタＭｎｒｂｙのＯＮ抵抗と等価であり、トランジスタＭｎｒｂｙのゲート端子の電圧が変動することにより、トランジスタＭｎｒｂｙのＯＮ抵抗が変動し、可変抵抗を実現する構成となっている。トランジスタＭｎｒｂｙのドレイン端子及びソース端子は２つの入出力端子ｖａ及びｖｂに接続され、ゲート端子は、バイパス抵抗ｒｂｙｐａｓｓの抵抗値を変化させるための制御信号であるプリアンプ正負出力電位差−基準電位比較信号が入力される抵抗値制御端子６０１に接続される。【００４７】  以上が、本Ａ／Ｄ変換器の構成である���【００４８】  次に、本Ａ／Ｄ変換器の動作を説明する。ここでは、プリアンプ列５０３において第ｎ番目のプリアンプ５０２に関する動作の説明を行う。【００４９】  図９（ａ）は、プリアンプ５０２の正負出力電位差ｖｏに対するプリアンプ正負出力電位差−基準電位比較信号の特性であり、プリアンプ正負出力電位差−基準電位比較器５０６の入出力特性を示している。つまり、プリアンプ５０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越えると、プリアンプ正負出力電位差−基準電位比較信号は正の方向に増加することを示している。【００５０】  図９（ｂ）は、プリアンプ５０２の正負出力電位差ｖｏに対する図８に示した抵抗値可変バイパス抵抗ｒｂｙｐａｓｓのコンダクタンス、つまり、１／ｒｂｙｐａｓｓの特性である。つまり、プリアンプ５０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越え、プリアンプ正負出力電位差−基準電位比較信号が正の方向に増加することにより、コンダクタンス１／ｒｂｙｐａｓｓが増加することを示している。図８（ｂ）の抵抗値可変バイパス抵抗Ｍｎｒｂｙを例にとると、プリアンプ５０２の正負出力電位差ｖｏが正方向に増加、つまりｖｂ＞ｖａの状態で、プリアンプ５０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを超えると、抵抗値可変バイパス抵抗Ｍｎｒｂｙの抵抗値制御端子６０１に入力されているプリアンプ正負出力電位差−基準電位比較信号は正の方向に増加し、トランジスタＭｎｒｂｙのゲート−ソース間電圧が増加することによって、トランジスタＭｎｒｂｙのコンダクタンス、つまり、１／ｒｂｙｐａｓｓが増加することより明らかである。【００５１】  図９（ｃ）は、プリアンプ５０２の正負出力電位差ｖｏに対する図３に示したプリアンプ５０２のゲインＧｎの特性である。アナログ入力信号ｖｉｎが増加したとする。アナログ入力信号ｖｉｎの増加に伴ってプリアンプ５０２の正負出力電位差ｖｏは増して行く。ところが、プリアンプ５０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越え、プリアンプ正負出力電位差−基準電位比較信号が正の方向に増加することにより、先に示した通り、抵抗値可変バイパス抵抗ｒｂｙｐａｓｓのコンダクタンス１／ｒｂｙｐａｓｓが増加し、これに従って、正極出力ｖｏｐ及び負極出力ｖｏｎの電位差ｖｏは減少する方向に働く。これにより、プリアンプ５０２のゲインＧｎが減少する方向に働くのは明らかである。これにより、プリアンプ５０２のゲインＧｎは、プリアンプ５０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越え、プリアンプ正負出力電位差−基準電位比較信号が正の方向に増加することにより、減少する。【００５２】  図９（ｄ）は、前述を総合して、プリアンプゲイン調整回路５０９がないときのアナログ入力信号ｖｉｎに対するプリアンプ５０２の正極出力ｖｏｐ（破線）及び負極出力ｖｏｎ（破線）及び、プリアンプゲイン調整回路５０９があるときのアナログ入力信号ｖｉｎに対するプリアンプ５０２の正極出力ｖｏｐ’（実線）及び負極出力ｖｏｎ’（実線）を示している。つまり、プリアンプゲイン調整回路５０９の働きにより、アナログ入力信号ｖｉｎが増加するに従い、プリアンプ５０２の正負出力電位差ｖｏが増加し、プリアンプ５０２の正負出力電位差ｖｏが基準電位差Ｖｒを超えたとき、破線で示される正極出力ｖｏｐ及び負極出力ｖｏｎに対して、実線で示される正極出力ｖｏｐ’及び負極出力ｖｏｎ’のように、正極出力ｖｏｐ及び負極出力ｖｏｎが増加しないよう、プリアンプ５０２のゲインに対してリミットがかかる。基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒの設定によっては、正極出力ｖｏｐ及び負極出力ｖｏｎが比較器５０４の入力レンジを超えないように設計することも可能である。【００５３】  以上が、本Ａ／Ｄ変換器の動作である。【００５４】  本実施形態では、プリアンプ列５０３と比較器列５０５とを備えるＡ／Ｄ変換器において、プリアンプゲイン調整回路５０９を備えることにより、プリアンプゲイン調整回路５０９の働きにより、各々のプリアンプ５０２の正負出力電位差ｖｏが基準電位差Ｖｒに対して大きくなったとき、各々のプリアンプ５０２のゲインＧｎが減少し、プリアンプ５０２の正負出力電位差ｖｏを制限する。その結果として、プリアンプ５０２の出力の歪を緩和する。また、基準電位の設定により、プリアンプ５０２の出力レンジが比較器の入力レンジに対して超過することを防止できる。【００５５】  しかも、特性に重要なプリアンプ５０２の正極出力及び負極出力のクロスポイント付近のプリアンプ５０２のゲインＧｎは、プリアンプゲイン調整回路５０９を備えていない構成のＡ／Ｄ変換器と等しくなり、Ａ／Ｄ変換器の特性に対してなんら特性劣化の要因を生まない。【００５６】  その結果として、従来のＡ／Ｄ変換器と比較して、入力信号周波数が高くなっても、Ａ／Ｄ変換器の特性が劣化することを防止する。【００５７】  尚、本実施形態において、Ａ／Ｄ変換器に適用される参照電圧の発生方法、プリアンプ５０２及びプリアンプゲイン調整回路５０９、比較器５０７においては、その形態に左右されるものではなく、上述の実施形態に限らず、本発明の要旨を逸脱することなくその他種々の構成を採り得ることは勿論である。【００５８】  尚、本実施形態では、図８（ａ）に示した抵抗値可変バイパス抵抗ｒｂｙｐａｓｓを、同図（ｂ）に示したようにＮｃｈ型ＭＯＳトランジスタＭｎｒｂｙで構成したが、同図（ｃ）に示すようにＰｃｈ型ＭＯＳトランジスタＭｐｒｂｙで構成するなど、何らかの抵抗値制御信号によって抵抗値が変化する可変抵抗であれば、同じ効果が得られることは勿論である。【００５９】  （実施形態３）
続いて、本発明の第３の実施形態のＡ／Ｄ変換器の構成を説明する。ここでは、プリアンプ列８０３において第ｎ番目のプリアンプ８０２に関する構成の説明を行う。【００６０】  図１０は、本Ａ／Ｄ変換器の構成を示している。参照電圧抵抗列８０１が、最小及び最大の参照電圧ＶＢ及びＶＴ間に接続されている。アナログ入力信号ｖｉｎ及び、参照電圧抵抗列８０１が発生する１つの参照電圧Ｖｒｅｆｎがプリアンプ８０２に接続されている。プリアンプ列８０３は、アナログ入力信号ｖｉｎ及び、各々異なる参照電圧が接続されているプリアンプ群を含む。本実施形態において、各々のプリアンプ８０２は、１つのアナログ入力信号及び１つの参照電圧の２つの入力を持ち、正極出力端子ｖｏｐ及び負極出力端子ｖｏｎの２つの出力端子を持つ。ここで、正極出力ｖｏｐ及び負極出力ｖｏｎの電位差、つまりプリアンプ８０２の正負出力電位差をｖｏとする。【００６１】  プリアンプ８０２の２つの正極出力端子ｖｏｐ及び負極出力端子ｖｏｎは、１つ以上の比較器８０４からなる比較器列８０５に接続されている。一方、２つのＮｃｈ型ＭＯＳトランジスタＭｎ１及びＭｎ２の各々のソース端子はプリアンプ８０２の負極出力端子ｖｏｎ及び正極出力端子ｖｏｐに接続され、各々のドレイン端子及びゲート端子はプリアンプ８０２の正極出力端子ｖｏｐ及び負極出力端子ｖｏｎに接続されている。プリアンプゲイン調整回路８０７は、相互に等しい電気特性を持つ２つのＮｃｈ型ＭＯＳトランジスタＭｎ１及びＭｎ２によって構成される。【００６２】  以上が、本Ａ／Ｄ変換器の構成である。【００６３】  次に、本Ａ／Ｄ変換器の動作を説明する。ここでは、プリアンプ列８０３において第ｎ番目のプリアンプ８０２に関する動作の説明を行う。【００６４】  図１３（ａ）は、プリアンプ８０２の正負出力電位差ｖｏに対する図１０に示した２つのＮｃｈ型ＭＯＳトランジスタＭｎ１及びＭｎ２のコンダクタンス、つまり、１／ｒＭｎ１及び１／ｒＭｎ２の特性である。ここで、トランジスタＭｎ１及びＭｎ２のＯＮ抵抗は、各々、トランジスタｒＭｎ１及びｒＭｎ２の抵抗、トランジスタＭｎ１及びＭｎ２の閾値電圧は各々等しくＶｔＭｎとしている。つまり、プリアンプ８０２の正負出力電位差ｖｏが増加してトランジスタＭｎ１の閾値電圧＋ＶｔＭｎを越えることにより、トランジスタＭｎ１のコンダクタンス１／ｒＭｎ１が増加することを示している。また、プリアンプ８０２の正負出力電位差ｖｏが減少してトランジスタＭｎ２の閾値電圧−ＶｔＭｎを下回ることにより、トランジスタＭｎ２のコンダクタンス１／ｒＭｎ２が増加することを示している。これは、Ｎｃｈ型トランジスタの特性から明らかである。【００６５】  図１３（ｂ）は、プリアンプ８０２の正負出力電位差ｖｏに対する図３に示したプリアンプ８０２のゲインＧｎの特性である。アナログ入力信号ｖｉｎが増加したとする。アナログ入力信号ｖｉｎの増加に伴ってプリアンプ８０２の正負出力電位差ｖｏは増して行く。ところが、プリアンプ８０２の正負出力電位差ｖｏがトランジスタＭｎ１の閾値電圧＋ＶｔＭｎを越えることにより、先に示した通り、トランジスタＭｎ１のコンダクタンス１／ｒＭｎ１が増加し、これに従って、プリアンプ８０２の正極出力ｖｏｐ及び負極出力ｖｏｎの電位差ｖｏは減少する方向に働く。また、アナログ入力信号ｖｉｎが減少したとする。アナログ入力信号ｖｉｎの減少に伴ってプリアンプ８０２の正負出力電位差ｖｏは負の方向に減少して行く。ところが、プリアンプ８０２の正負出力電位差ｖｏがトランジスタＭｎ２の閾値電圧−ＶｔＭｎを下回ることにより、先に示した通り、トランジスタＭｎ２のコンダクタンス１／ｒＭｎ２が増加し、これに従って、プリアンプ８０２の正極出力ｖｏｐ及び負極出力ｖｏｎの電位差ｖｏは減少する方向に働く。これにより、プリアンプ８０２のゲインＧｎが減少する方向に働くのは明らかである。つまり、プリアンプ８０２のゲインＧｎは、プリアンプ８０２の正負出力電位差ｖｏがトランジスタＭｎ１及びＭｎ２の閾値電圧＋／−ＶｔＭｎを越えることにより、減少する。【００６６】  図１３（ｃ）は、前述を総合して、プリアンプゲイン調整回路８０７がないときのアナログ入力信号ｖｉｎに対するプリアンプ８０２の正極出力ｖｏｐ（破線）及び負極出力ｖｏｎ（破線）、及び、プリアンプゲイン調整回路８０７があるときのアナログ入力信号ｖｉｎに対するプリアンプ８０２の正極出力ｖｏｐ’（実線）及び負極出力ｖｏｎ’（実線）を示している。つまり、プリアンプゲイン調整回路８０７の働きにより、アナログ入力信号ｖｉｎが増加するに従い、プリアンプ８０２の正負出力電位差ｖｏが増加し、プリアンプ８０２の正負出力電位差ｖｏがトランジスタＭｎ１及びＭｎ２の閾値電圧＋／−ＶｔＭｎを超えたとき、破線で示されるプリアンプ８０２の正極出力ｖｏｐ及び負極出力ｖｏｎに対して、実線で示される正極出力ｖｏｐ’及び負極出力ｖｏｎ’のように、プリアンプ８０２の正極出力ｖｏｐ及び負極出力ｖｏｎが増加しないよう、プリアンプ８０２のゲインに対してリミットがかかる。【００６７】  以上が、本実施形態のＡ／Ｄ変換器の動作である。【００６８】  本実施形態では、プリアンプ列８０３と比較器列８０５とを備えるＡ／Ｄ変換器において、プリアンプゲイン調整回路８０７を備えることにより、プリアンプゲイン調整回路８０７の働きにより、各々のプリアンプ８０２の正負出力電位差ｖｏがトランジスタＭｎ１及びＭｎ２の閾値電圧＋ＶｔＭｎに対して大きくなったとき、又は、トランジスタＭｎ１及びＭｎ２の閾値電圧−ＶｔＭｎに対して小さくなったとき、各々のプリアンプ８０２のゲインＧｎが減少し、プリアンプ８０２の正負出力電位差ｖｏを制限する。その結果として、プリアンプ８０２の出力の歪を緩和する。また、トランジスタのＭｎ１及びＭｎ２の閾値電圧ＶｔＭｎの選択により、プリアンプ８０２の出力レンジが比較器８０４の入力レンジに対して超過することを防止できる。【００６９】  しかも、特性に重要なプリアンプ８０２の正極出力ｖｏｐ及び負極出力ｖｏｎのクロスポイント付近のプリアンプ８０２のゲインＧｎは、プリアンプゲイン調整回路８０７を備えていない構成のＡ／Ｄ変換器と等しくなり、Ａ／Ｄ変換器の特性に対して何ら特性劣化の要因を生まない。【００７０】  その結果として、従来のＡ／Ｄ変換器と比較して、入力信号周波数が高くなっても、Ａ／Ｄ変換器の特性が劣化することを防止��る。【００７１】  尚、本実施形態において、Ａ／Ｄ変換器に適用される参照電圧の発生方法や、プリアンプ８０２及びプリアンプゲイン調整回路８０７、比較器８０４は、その形態に左右されるものではなく、上述の実施形態に限らず、本発明の要旨を逸脱することなく、その他の種々の構成を採り得ることは勿論である。【００７２】  例えば、本実施形態では、プリアンプゲイン調整回路８０７は、図１０に示したように、２つのＮｃｈ型ＭＯＳトランジスタＭｎ１及びＭｎ２によって構成したが、その他、図１１に示すように、相互に等しい電気特性を持つ２つのＰｃｈ型ＭＯＳトランジスタＭｐ１及びＭｐ２によって構成したり、図１０及び図１１を組合せて、図１２のように、相互に等しい電気特性を持つ２つのＮｃｈ型ＭＯＳトランジスタＭｎ１及びＭｎ２と、２つのＰｃｈ型ＭＯＳトランジスタＭｐ１及びＭｐ２とによって構成しても、同様の効果が得られるのは言うまでもない。
【産業上の利用可能性】
【００７３】  以上説明したように、本発明は、プリアンプ列と比較器列とを備えたＡ／Ｄ変換器において、プリアンプゲイン調整回路を有し、従来のＡ／Ｄ変換器と比較して、入力信号の周波数が高くなっても、Ａ／Ｄ変換器の特性が劣化することを防止できるので、Ａ／Ｄ変換器として高速動作／高入力帯域が必要となる通信分野や情報メディア読み出し部のフロントエンド部に応用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成18年7月11日(2006.7.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１つ以上のプリアンプを有するプリアンプ列と、１つ以上の比較器を有する比較器列とを備えたＡ／Ｄ変換器において、
前記プリアンプ列のプリアンプは、参照電圧又は差動参照電圧及びアナログ入力信号又は差動アナログ入力信号を入力とすると共に、正極出力端子及び負極出力端子を備え、
前記プリアンプは、前記参照電圧と前記アナログ入力信号との電位差又は前記差動参照電圧間の電位差と前記差動アナログ入力信号間の電位差との電位差をゲイン倍し、このゲイン倍した電位差を前記正極出力端子及び前記負極出力端子から差動出力として出力する機能を備え、
前記各プリアンプの前記正極出力端子及び前記負極出力端子には、前記比較器の比較器が接続され、
前記比較器は、前記プリアンプの出力と比較参照電圧とを比較、又は隣り合う２つ以上の前記プリアンプの前記正極出力端子と前記負極出力端子との出力電圧を補間し、補間した電圧同士を比較する機能を有するものであり、
前記プリアンプは、各々、プリアンプゲイン調整回路を備え、
前記プリアンプゲイン調整回路は、自己のプリアンプの前記正極出力端子及び前記負極出力端子の電位差であるプリアンプ正負出力電位差が基準電位を超えたとき、自己のプリアンプの前記ゲインを減少させる
ことを特徴とするＡ／Ｄ変換器。
【請求項２】
前記請求項１記載のＡ／Ｄ変換器において、
前記プリアンプゲイン調整回路は、
前記プリアンプ正負出力電位差と基準電位とを比較して、プリアンプ正負出力電位差−基準電位比較信号を出力するプリアンプ正負出力電位差−基準電位比較器と、
自己のプリアンプに備えるバイアス電流源に与えるバイアス電圧を発生させるサブバイアス回路とを備え、
前記サブバイアス回路は、前記プリアンプ正負出力電位差−基準電位比較信号に応じて、自己のプリアンプのバイアス電流源に与えるバイアス電圧を変化させることにより、前記バイアス電流源のバイアス電流を変化させて、自己のプリアンプのゲインを変化させる
ことを特徴とするＡ／Ｄ変換器。
【請求項３】
前記請求項１記載のＡ／Ｄ変換器において、
前記プリアンプゲイン調整回路は、
前記プリアンプ正負出力電位差と基準電位とを比較し、プリアンプ正負出力電位差−基準電位比較信号を出力するプリアンプ正負出力電位差−基準電位比較器と、
１つ以上の可変抵抗体とを備え、
前記可変抵抗体は、２つの入出力端子及び抵抗値制御端子を有し、
前記可変抵抗体の前記入出力端子の一方は前記プリアンプの正極出力端子に接続され、前記可変抵抗体の入出力端子の他方は前記プリアンプの負極出力端子に接続され、前記可変抵抗体の前記抵抗値制御端子には自己のプリアンプの正負出力電位差−基準電位比較信号が入力されていて、
前記可変抵抗体の前記抵抗値制御端子に入力される正負出力電位差−基準電位比較信号に応じて、前記可変抵抗体のオン抵抗を変化させることにより、自己のプリアンプのゲインを変化させる
ことを特徴とするＡ／Ｄ変換器。
【請求項４】
前記請求項３記載のＡ／Ｄ変換器において、
前記可変抵抗体は、
１つのＮｃｈ型ＭＯＳトランジスタを備え、
前記Ｎｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が、そのドレイン端子又はソース端子に自己のプリアンプの負極出力端子が、そのゲート端子に前記プリアンプ正負出力電位差−基準電位比較信号が入力され、
前記ゲート端子に入力される前記プリアンプ正負出力電位差−基準電位比較信号に応じて、前記Ｎｃｈ型ＭＯＳトランジスタのオン抵抗を変化させて、自己のプリアンプのゲインを変化させる
ことを特徴とするＡ／Ｄ変換器。
【請求項５】
前記請求項３記載のＡ／Ｄ変換器において、
前記可変抵抗体は、
１つのＰｃｈ型ＭＯＳトランジスタを備え、
前記Ｐｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が、そのドレイン端子又はソース端子に自己のプリアンプの負極出力端子が、そのゲート端子に前記プリアンプ正負出力電位差−基準電位比較信号が入力され、
前記ゲート端子に入力される前記プリアンプ正負出力電位差−基準電位比較信号に応じて、前記Ｐｃｈ型ＭＯＳトランジスタのオン抵抗を変化させて、自己のプリアンプのゲインを変化させる
ことを特徴とするＡ／Ｄ変換器。
【請求項６】
前記請求項１記載のＡ／Ｄ変換器において、
前記プリアンプゲイン調整回路は、
２つのＮｃｈ型ＭＯＳトランジスタを備え、
前記２つのＮｃｈ型ＭＯＳトランジスタのうち一方のＮｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの負極出力端子が接続され、
前記２つのＮｃｈ型ＭＯＳトランジスタのうち他方のＮｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの負極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの正極出力端子が接続され、
自己のプリアンプのゲインを変化させる
ことを特徴とするＡ／Ｄ変換器。
【請求項７】
前記請求項１記載のＡ／Ｄ変換器において、
前記プリアンプゲイン調整回路は、
２つのＰｃｈ型ＭＯＳトランジスタを備え、
前記２つのＰｃｈ型ＭＯＳトランジスタのうち一方のＰｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの負極出力端子が接続され、
前記２つのＰｃｈ型ＭＯＳトランジスタのうち他方のＰｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの負極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの正極出力端子が接続され、
自己のプリアンプのゲインを変化させる
ことを特徴とするＡ／Ｄ変換器。
【請求項８】
前記請求項１記載のＡ／Ｄ変換器において、
前記プリアンプゲイン調整回路は、
２つのＮｃｈ型ＭＯＳトランジスタ及び２つのＰｃｈ型ＭＯＳトランジスタを備え、
前記２つのＮｃｈ型ＭＯＳトランジスタのうち一方のＮｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの負極出力端子が接続され、
前記２つのＮｃｈ型ＭＯＳトランジスタのうち他方のＮｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの負極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの正極出力端子が接続され、
前記２つのＰｃｈ型ＭＯＳトランジスタのうち一方のＰｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの負極出力端子が接続され、
前記２つのＰｃｈ型ＭＯＳトランジスタのうち他方のＰｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの負極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの正極出力端子が接続され、
自己のプリアンプのゲインを変化させる
ことを特徴とするＡ／Ｄ変換器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリアンプ列と比較器列を有するＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
従来から、高速且つ省面積、省電力を実現するＡ／Ｄ変換器は、図１４に示すように、１個以上の比較器１００４を有する比較器列１００５の前段に、１個以上のプリアンプ１００２を有するプリアンプ列１００３を備えている。比較器列１００５は、プリアンプ列１００３の出力電圧を補間しながら比較動作を行う構成が多く用いられている。プリアンプ列１００３を比較器列１００５の前段に備える効果及びプリアンプ列１００３の出力電圧を補間しながら比較動作を行う効果として、第１にＡ／Ｄ変換器の入力容量を削減でき、第２に各々の比較器が持つオフセットを緩和でき、第３に各々の比較器１００４の入力ダイナミックレンジを大きく取れるなどが挙げられる（これ等の効果については、例えば、非特許文献１、非特許文献２参照）。
【非特許文献１】Koji Sushihara 他４名 "A 6b 800MSample/s CMOS A/D Converter、2000 Feb.7-9、ISSCC2000/SESSION26/ANALOG TECHNIQUES/PAPER WP 26.2
【非特許文献２】Koji Sushihara、Akira Matsuzawa "A 7b 450MSample/s 50mW CMOS ADC in 0.3mm^2"、2002 Feb.3-7、ISSCC2002/SESSION10/HIGH-SPEED ADCs/10.3
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、Ａ／Ｄ変換器の各々の比較器が持つオフセットを緩和するためには、プリアンプのゲインを大きくする必要がある。
【０００４】
しかしながら、従来のＡ／Ｄ変換器において、製造プロセスばらつきや温度変動、電源電圧変動などによってプリアンプのゲインが高くなり過ぎると、プリアンプの正極出力及び負極出力の電位差、つまり、正負出力電位差が過剰に振幅し、Ａ／Ｄ変換器の入力信号の周波数が高くなるのに伴いプリアンプの出力に歪が発生し易くなり、比較器列においてプリアンプの正極出力及び負極出力のクロスポイント付近を補間しても、このプリアンプの歪のために大きな誤差が生じ、Ａ／Ｄ変換器としての特性が劣化することが判った。また、同様にプリアンプのゲインが高くなり過ぎてプリアンプの出力レンジが比較器の入力レンジに対して超過すると、比較器の応答性が劣化することになるため、Ａ／Ｄ変換器としての特性が劣化するという課題があることが判った。
【０００５】
本発明の目的は、プリアンプ列と比較器列とを備えたＡ／Ｄ変換器において、プリアンプのゲインが高くなり過ぎないように対処して、Ａ／Ｄ変換器の特性の劣化を抑えることにある。
【課題を解決するための手段】
【０００６】
前記の目的を達成するために、本発明では、プリアンプ列と比較器列とを備えたＡ／Ｄ変換器において、各々のプリアンプにプリアンプゲイン調整回路を配置して、自己のプリアンプの差動出力端子の出力電圧をモニタし、自己のプリアンプの出力電圧が所定の基準電圧を超えた場合に、自己のプリアンプのゲインを減少させることとする。
【０００７】
即ち、請求項１記載の発明のＡ／Ｄ変換器は、１つ以上のプリアンプを有するプリアンプ列と、１つ以上の比較器を有する比較器列とを備えたＡ／Ｄ変換器において、前記プリアンプ列のプリアンプは、参照電圧又は差動参照電圧及びアナログ入力信号又は差動アナログ入力信号を入力とすると共に、正極出力端子及び負極出力端子を備え、前記プリアンプは、前記参照電圧と前記アナログ入力信号との電位差又は前記差動参照電圧間の電位差と前記差動アナログ入力信号間の電位差との電位差をゲイン倍し、このゲイン倍した電位差を前記正極出力端子及び前記負極出力端子から差動出力として出力する機能を備え、前記各プリアンプの前記正極出力端子及び前記負極出力端子には、前記比較器の比較器が接続され、前記比較器は、前記プリアンプの出力と比較参照電圧とを比較、又は隣り合う２つ以上の前記プリアンプの前記正極出力端子と前記負極出力端子との出力電圧を補間し、補間した電圧同士を比較する機能を有するものであり、前記プリアンプは、各々、プリアンプゲイン調整回路を備え、前記プリアンプゲイン調整回路は、自己のプリアンプの前記正極出力端子及び前記負極出力端子の電位差であるプリアンプ正負出力電位差が基準電位を超えたとき、自己のプリアンプの前記ゲインを減少させることを特徴とする。
【０００８】
請求項２記載の発明は、前記請求項１記載のＡ／Ｄ変換器において、前記プリアンプゲイン調整回路は、前記プリアンプ正負出力電位差と基準電位とを比較して、プリアンプ正負出力電位差−基準電位比較信号を出力するプリアンプ正負出力電位差−基準電位比較器と、自己のプリアンプに備えるバイアス電流源に与えるバイアス電圧を発生させるサブバイアス回路とを備え、前記サブバイアス回路は、前記プリアンプ正負出力電位差−基準電位比較信号に応じて、自己のプリアンプのバイアス電流源に与えるバイアス電圧を変化させることにより、前記バイアス電流源のバイアス電流を変化させて、自己のプリアンプのゲインを変化させることを特徴とする。
【０００９】
請求項３記載の発明は、前記請求項１記載のＡ／Ｄ変換器において、前記プリアンプゲイン調整回路は、前記プリアンプ正負出力電位差と基準電位とを比較し、プリアンプ正負出力電位差−基準電位比較信号を出力するプリアンプ正負出力電位差−基準電位比較器と、１つ以上の可変抵抗体とを備え、前記可変抵抗体は、２つの入出力端子及び抵抗値制御端子を有し、前記可変抵抗体の前記入出力端子の一方は前記プリアンプの正極出力端子に接続され、前記可変抵抗体の入出力端子の他方は前記プリアンプの負極出力端子に接続され、前記可変抵抗体の前記抵抗値制御端子には自己のプリアンプの正負出力電位差−基準電位比較信号が入力されていて、前記可変抵抗体の前記抵抗値制御端子に入力される正負出力電位差−基準電位比較信号に応じて、前記可変抵抗体のオン抵抗を変化させることにより、自己のプリアンプのゲインを変化させることを特徴とする。
【００１０】
請求項４記載の発明は、前記請求項３記載のＡ／Ｄ変換器において、前記可変抵抗体は、１つのＮｃｈ型ＭＯＳトランジスタを備え、前記Ｎｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が、そのドレイン端子又はソース端子に自己のプリアンプの負極出力端子が、そのゲート端子に前記プリアンプ正負出力電位差−基準電位比較信号が入力され、前記ゲート端子に入力される前記プリアンプ正負出力電位差−基準電位比較信号に応じて、前記Ｎｃｈ型ＭＯＳトランジスタのオン抵抗を変化させて、自己のプリアンプのゲインを変化させることを特徴とする。
【００１１】
請求項５記載の発明は、前記請求項３記載のＡ／Ｄ変換器において、前記可変抵抗体は、１つのＰｃｈ型ＭＯＳトランジスタを備え、前記Ｐｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が、そのドレイン端子又はソース端子に自己のプリアンプの負極出力端子が、そのゲート端子に前記プリアンプ正負出力電位差−基準電位比較信号が入力され、前記ゲート端子に入力される前記プリアンプ正負出力電位差−基準電位比較信号に応じて、前記Ｐｃｈ型ＭＯＳトランジスタのオン抵抗を変化させて、自己のプリアンプのゲインを変化させることを特徴とする。
【００１２】
請求項６記載の発明は、前記請求項１記載のＡ／Ｄ変換器において、前記プリアンプゲイン調整回路は、２つのＮｃｈ型ＭＯＳトランジスタを備え、前記２つのＮｃｈ型ＭＯＳトランジスタのうち一方のＮｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの負極出力端子が接続され、前記２つのＮｃｈ型ＭＯＳトランジスタのうち他方のＮｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの負極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの正極出力端子が接続され、自己のプリアンプのゲインを変化させることを特徴とする。
【００１３】
請求項７記載の発明は、前記請求項１記載のＡ／Ｄ変換器において、前記プリアンプゲイン調整回路は、２つのＰｃｈ型ＭＯＳトランジスタを備え、前記２つのＰｃｈ型ＭＯＳトランジスタのうち一方のＰｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの負極出力端子が接続され、前記２つのＰｃｈ型ＭＯＳトランジスタのうち他方のＰｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの負極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの正極出力端子が接続され、自己のプリアンプのゲインを変化させることを特徴とする。
【００１４】
請求項８記載の発明は、前記請求項１記載のＡ／Ｄ変換器において、前記プリアンプゲイン調整回路は、２つのＮｃｈ型ＭＯＳトランジスタ及び２つのＰｃｈ型ＭＯＳトランジスタを備え、前記２つのＮｃｈ型ＭＯＳトランジスタのうち一方のＮｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの負極出力端子が接続され、前記２つのＮｃｈ型ＭＯＳトランジスタのうち他方のＮｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの負極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの正極出力端子が接続され、前記２つのＰｃｈ型ＭＯＳトランジスタのうち一方のＰｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの正極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの負極出力端子が接続され、前記２つのＰｃｈ型ＭＯＳトランジスタのうち他方のＰｃｈ型ＭＯＳトランジスタは、そのソース端子又はドレイン端子に自己のプリアンプの負極出力端子が接続され、そのドレイン端子又はソース端子及びゲート端子に自己のプリアンプの正極出力端子が接続され、自己のプリアンプのゲインを変化させることを特徴とする。
【００１５】
以上により、請求項１〜８記載の発明では、アナログ入力信号の周波数が高くなった状況において、プリアンプ列内のプリアンプの正負出力電位差が所定の基準電位を越えると、プリアンプゲイン調整回路がそのプリアンプのゲインを減少させるので、プリアンプの出力の歪みが緩和されて、Ａ／Ｄ変換器の特性の劣化が抑制される。特に、基準電位を適宜設定すると、プリアンプの出力レンジが比較器の入力レンジの範囲内に収めることが可能であるので、Ａ／Ｄ変換器の特性の劣化をより一層に抑制できる。
【００１６】
特に、請求項２及び３記載の発明では、プリアンプのゲイン調整に際して、具体的な動作としては、プリアンプの正負出力電位差が基準電位に比べて大きければ、プリアンプ正負出力電位差−基準電位比較信号によってサブバイアス回路のバイアス電流が減少して、プリアンプのバイアス電流源に与えるバイアス電圧が減少するので、プリアンプに流れるバイアス電流が減少して、プリアンプのゲインが減少することになる。
【００１７】
また、請求項４及び５記載の発明では、プリアンプのゲイン調整に際して、具体的な動作としては、プリアンプの正負出力電位差が基準電位に比べて大きければ、プリアンプ正負出力電位差−基準電位比較信号によって可変抵抗体の抵抗値が減少するので、この可変抵抗体の両端が接続されたプリアンプの正極出力端子及び負極出力端子間の電位差が減少して、プリアンプのゲインが減少することになる。
【００１８】
更に、請求項６〜８記載の発明では、プリアンプの正極出力端子及び負極出力端子間の正負出力電位差が、その間に接続された２個のＮｃｈ型又はＰｃｈ型トランジスタの閾値電圧に比べて大きければ、それらのトランジスタの抵抗値が減少するので、プリアンプの正極出力端子及び負極出力端子間の電位差が減少して、プリアンプのゲインが減少することになる。
【発明の効果】
【００１９】
以上説明したように、請求項１〜８記載の発明のＡ／Ｄ変換器によれば、プリアンプゲイン調整回路によってプリアンプのゲインを高過ぎないように調整したので、アナログ入力信号の周波数が高くなっても、プリアンプの出力の歪を緩和できると共に、基準電位の設定によりプリアンプの出力レンジを比較器の入力レンジ内に収めて、Ａ／Ｄ変換器の特性劣化を有効に抑制できる効果を奏する。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図面に基づいて説明する。
【００２１】
（実施形態１）
先ず、本発明の第１の実施形態のＡ／Ｄ変換器の構成を説明する。ここでは、プリアンプ列において第ｎ番目のプリアンプに関する構成の説明を行う。
【００２２】
図１は、本発明の第１の実施形態のＡ／Ｄ変換器の全体構成を示す。参照電圧抵抗列１０１が、最小及び最大の参照電圧ＶＢ及びＶＴ間に接続されている。アナログ入力信号ｖｉｎ及び、参照電圧抵抗列１０１が発生する１つの参照電圧Ｖｒｅｆｎがプリアンプ１０２に接続されている。プリアンプ列１０３は、前記アナログ入力信号ｖｉｎ及び、各々異なる参照電圧が入力されているプリアンプ群を含む。本実施形態において、各々のプリアンプ１０２は、１つのアナログ入力信号及び１つの参照電圧の２つの入力をもち、正極出力端子ｖｏｐ及び負極出力端子ｖｏｎの２つの出力端子を持つ。ここで、正極出力ｖｏｐ及び負極出力ｖｏｎの電位差、つまり、プリアンプ１０２の正負出力電位差をｖｏとする。
【００２３】
前記プリアンプ１０２の２つの正極出力端子ｖｏｐ及び負極出力端子ｖｏｎは、１つ以上の比較器１０４からなる比較器列１０５に接続されている。前記比較器１０４は、隣り合う２つ以上のプリアンプ１０２の正極出力端子と負極出力端子との出力電圧を補間し、補間した出力電圧同士を比較する。一方、プリアンプ１０２の正極出力端子ｖｏｐ及び負極出力端子ｖｏｎは２つの基準電位Ｖｒｐ及びＶｒｎと共に、プリアンプ正負出力電位差−基準電位比較器１０６に入力されている。ここで、基準電位Ｖｒｐ及びＶｒｎの電位差をＶｒとする。
【００２４】
前記プリアンプ正負出力電位差−基準電位比較器の出力であるプリアンプ正負出力電位差−基準電位比較信号は、サブバイアス回路１０８に入力されている。このサブバイアス回路１０８の出力ｖｂｉａｓｎは、各々のプリアンプ１０２のバイアス電圧ｖｂｉａｓｎとして与えられる。プリアンプゲイン調整回路１０９は、前記プリアンプ正負出力電位差−基準電位比較器１０６及びサブバイアス回路１０８によって構成される。尚、プリアンプ正負出力電位差−基準電位比較器１０６は、一般的な差動信号比較器によって構成できるため、詳細な回路構成は割愛する。
【００２５】
図２は、本実施形態のＡ／Ｄ変換器に使用するサブバイアス回路１０８を示している。基準電流Ｉｂを流す電流源Ｉｂの電流吸い込み側の端子は電源ＡＶＤＤに、電流吐き出し側の端子はサブバイアス回路１０８の出力ｖｂｉａｓｎが入力されている。バイパス電流ｉｂｙｐａｓｓが流れるＮｃｈ型ＭＯＳトランジスタＭｎｂｙのゲート端子には、サブバイアス回路１０８の入力として与えられるプリアンプ正負出力電位差−基準電位比較信号が、ドレイン端子には前記サブバイアス回路１０８の出力ｖｂｉａｓｎが、ソース端子には基準電圧ＶＳＳが与えられる。バイアス電流ｉｂｎが流れるＮｃｈ型ＭＯＳトランジスタＭｎｂｂのゲート端子及びドレイン端子には前記サブバイアス回路１０８の出力ｖｂｉａｓｎが、ソース端子には基準電圧ＶＳＳが各々与えられる。バイアス電流ｉｂｎは、基準電流Ｉｂから、バイパス電流ｉｂｙｐａｓｓを引いた電流値（ｉｂｎ＝Ｉｂ−ｉｂｙｐａｓｓ）となる。
【００２６】
図３は本実施形態のＡ／Ｄ変換器に備えるプリアンプ１０２を示している。バイアス電流Ｉｐｂ１が流れるＰｃｈ型ＭＯＳトランジスタＭｐｂ１ａ及びＭｐｂ１ｂのゲート端子は、各々、両方ともプリアンプ１０２の動作点調整用のバイアス電圧Ｖｂｐ１に、ソース端子は各々両方とも電源ＡＶＤＤに、ドレイン端子は各々ノードＡ及びＢに接続されている。本プリアンプ１０２の入力トランジスタであって各々電流ｉｎｉａ及びｉｎｉｂが流れるＮｃｈ型トランジスタＭｎｉａ及びＭｎｉｂのゲート端子には、各々、本プリアンプ１０２の入力として与えられるアナログ入力信号ｖｉｎ及び参照電圧Ｖｒｅｆｎが与えられ、ソース端子には各々両方ともノードＸに接続され、ドレイン端子は各々ノードＡ及びＢに接続されている。本プリアンプ１０２の入力トランジスタＭｎｉａ及びＭｎｉｂには、各々、電流ｉｎｉａ及びｉｎｉｂが流れ、その電流ｉｎｉａ及びｉｎｉｂの合成電流ｉｂｎがＮｃｈ型トランジスタ（バイアス電流源）Ｍｎｂから流れる。このＮｃｈ型トランジスタＭｎｂにおいて、そのゲート端子には、前記サブバイアス回路１０８からの出力であるバイアス電圧ｖｂｉａｓｎが入力され、そのドレイン端子はノードＸに接続され、そのソース端子は接地されて基準電圧ＶＳＳが印加されている。出力負荷電流ｉＬｎ及びｉＬｐが流れるＰｃｈ型ＭＯＳトランジスタＭｐｂ２ａ及びＭｐｂ２ｂのゲート端子には、各々、両方とも本プリアンプ１０２の動作点調整用のバイアス電圧Ｖｂｐ２が与えられ、ソース端子は各々ノードＡ及びＢに接続され、ドレイン端子には各々本プリアンプ１０２の負極出力端子ｖｏｎ及び正極出力端子ｖｏｐに接続されている。出力負荷抵抗であって各々出力負荷電流ｉＬｎ及びｉＬｐが流れる抵抗ＲＬｎ及びＲＬｐの各々の一端は、負極出力端子ｖｏｎ及び正極出力端子ｖｏｐに接続され、各々の他端は両方とも基準電位ＶＳＳに接続されている。
【００２７】
以上が、本発明の実施形態のＡ／Ｄ変換器の構成である。
【００２８】
次に、本Ａ／Ｄ変換器の動作を説明する。ここでは、プリアンプ列１０３において第ｎ番目のプリアンプ１０２に関する動作の説明を行う。
【００２９】
図４（ａ）は、プリアンプ１０２の正負出力電位差ｖｏに対するプリアンプ正負出力電位差−基準電位比較信号の特性であり、プリアンプ正負出力電位差−基準電位比較器１０６の入出力特性を示している。つまり、プリアンプ１０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越えると、プリアンプ正負出力電位差−基準電位比較信号は正の方向に増加することを示している。
【００３０】
図４（ｂ）は、プリアンプ１０２の正負出力電位差ｖｏに対する図２に示したサブバイアス回路１０８のバイパス電流ｉｂｙｐａｓｓ及びバイアス電流ｉｂｎの特性である。つまり、プリアンプ１０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越えて、プリアンプ正負出力電位差−基準電位比較信号が正の方向に増加することにより、図２のＮｃｈ型ＭＯＳトランジスタＭｎｂｙのゲート−ソース電圧が増加し、Ｍｎｂｙのドレイン−ソース電流であるｉｂｙｐａｓｓが増加する。一方、Ｍｎｂｂのドレイン−ソース電流ｉｂｎは、明らかにＩｂ−ｉｂｙｐａｓｓであり、プリアンプ１０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越え、プリアンプ正負出力電位差−基準電位比較信号が正の方向に増加することにより、ｉｂｙｐａｓｓが増加した分だけｉｂｎが減少することを示している。これにより、サブバイアス回路１０８の出力であるバイアス電圧ｖｂｉａｓｎは、プリアンプ１０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越え、プリアンプ正負出力電位差−基準電位比較信号が正の方向に増加することにより、減少する。
【００３１】
図４（ｃ）はプリアンプ１０２の正負出力電位差ｖｏに対する図３に示したプリアンプ１０２のゲインＧｎの特性である。サブバイアス回路１０８のＮｃｈ型トランジスタＭｎｂｂ及びプリアンプ１０２のＮｃｈ型トランジスタＭｎｂはカレントミラー回路を構成しており、アナログ入力信号ｖｉｎが参照電圧Ｖｒｅｆｎに等しいとき、サブバイアス回路１０９のバイパス電流ｉｂｙｐａｓｓ≒０であり、サブバイアス回路１０９のバイアス電流ｉｂｎ≒Ｉｂとなり、これをカレントミラー回路によりプリアンプ１０２のバイアス電流ｉｂｎ≒Ｉｂとなるようバイアス電流が写像される。尚、ここでは、２個のトランジスタＭｎｂｂ及びＭｎｂの両サイズは等しく、ミラー比は１としているが、本実施形態の効果はミラー比の値は問わない。またこのとき、ｉｎｉａ＝ｉｎｉｂ＝ｉｂｎ／２＝Ｉｂ／２となる。このときのプリアンプ１０２のゲインＧｎは、トランジスタＭｎｉａ及びＭｎｉｂ各々のトランスコンダクタンスがｇｍａ及びｇｍｂであって両者は等しくｇｍであるとすると、
Ｇｎ＝ｇｍ・ＲＬ
（ｇｍ＝ｇｍａ＝ｇｍｂ＝√（βＩｂ）、ＲＬ＝ＲＬｐ＝ＲＬｎ  但し、βはＭｎｉａ及びＭｎｉｂのサイズ、移動度などのトランジスタ特性から決まる定数である）
となる。また、このときのプリアンプ１０２の正極出力ｖｏｐ及び負極出力ｖｏｎは、
ｖｏｐ＝ｖｏｎ＝ｉＬ・ＲＬ＝（Ｉｐｂ１−Ｉｂ／２）・ＲＬ
（ｉＬ＝ｉＬｐ＝ｉＬｎ、ＲＬ＝ＲＬｐ＝ＲＬｎ）
となる。
【００３２】
ここで、アナログ入力信号ｖｉｎが増加したとする。アナログ入力信号ｖｉｎの増加に伴ってプリアンプ１０２の正負出力電位差ｖｏは増していく。ところが、プリアンプ１０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越え、プリアンプ正負出力電位差−基準電位比較信号が正の方向に増加することにより、先に示した通り、サブバイアス回路１０８のバイアス電流ｉｂｎは減少し、出力されるバイアス電圧ｖｂｉａｓｎも小値になる。これに伴い、プリアンプ１０２では、Ｎｃｈ型トランジスタ（バイアス電流源）Ｍｎｂに流れるバイアス電流ｉｂｎも減少する。プリアンプ１０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを超えるときには、プリアンプ１０２の入力トランジスタＭｎｉａ、Ｍｎｉｂに流れる電流ｉｎｉａ及びｉｎｉｂのアンバランスが生じており、プリアンプ１０２のゲインＧｎは、ｖｉｎ＝Ｖｒｅｆｎの時と比較して既に減少しているが、プリアンプ１０２のバイアス電流ｉｂｎが減少することにより、トランジスタＭｉｎａ、Ｍｉｎｂのゲインが小さくなるので、プリアンプ１０２のゲインＧｎが減少する方向に働くのは明らかである。つまり、プリアンプ１０２のゲインＧｎは、プリアンプ１０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越え、プリアンプ正負出力電位差−基準電位比較信号が正の方向に増加することにより減少する。
【００３３】
図４（ｄ）は、前述を総合して、プリアンプゲイン調整回路１０９がないときのアナログ入力信号ｖｉｎに対するプリアンプ１０２の正極出力ｖｏｐ（破線）及び負極出力ｖｏｎ（破線）及び、プリアンプゲイン調整回路１０９があるときのアナログ入力信号ｖｉｎに対するプリアンプ１０２の正極出力ｖｏｐ’（実線）及び負極出力ｖｏｎ’（実線）を示している。つまり、プリアンプゲイン調整回路１０９の働きにより、アナログ入力信号ｖｉｎが増加するに従い、プリアンプ１０２の正負出力電位差ｖｏが増加し、プリアンプ１０２の正負出力電位差ｖｏが基準電位差Ｖｒを超えたとき、破線で示される正極出力ｖｏｐ及び負極出力ｖｏｎに対して、実線で示される正極出力ｖｏｐ’及び負極出力ｖｏｎ’で示されるように、正極出力ｖｏｐ及び負極出力ｖｏｎが増加しないよう、プリアンプ１０２のゲインに対してリミットがかかる。基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒの設定によっては、正極出力ｖｏｐ及び負極出力ｖｏｎが比較器の入力レンジを超えないように設計することも可能である。
【００３４】
以上が、本実施形態のＡ／Ｄ変換器の動作である。
【００３５】
本実施形態では、プリアンプ列１０３と比較器列１０４とを備えるＡ／Ｄ変換器において、プリアンプゲイン調整回路１０９を備えることにより、プリアンプゲイン調整回路１０９の働きにより、各々のプリアンプ１０２の正負出力電位差ｖｏが基準電位差Ｖｒに対して大きくなったとき、各々のプリアンプ１０２のゲインＧｎが減少し、プリアンプ１０２の正負出力電位差ｖｏを制限する。その結果として、プリアンプ１０２の出力の歪を緩和する。また、基準電位の設定により、プリアンプ１０２の出力レンジが比較器の入力レンジに対して超過することを防止できる。
【００３６】
しかも、特性に重要なプリアンプ１０２の正極出力ｖｏｐ及び負極出力のクロスポイント付近のプリアンプゲインＧｎ、即ち、プリアンプ１０２の正負出力電位差ｖｏが基準電位Ｖｒｐ、Ｖｒｎ間の電位差Ｖｒ以内の範囲内のプリアンプゲインＧｎは、プリアンプゲイン調整回路１０９を備えていない構成のＡ／Ｄ変換器と等しくなり、Ａ／Ｄ変換器の特性に対して何ら特性劣化の要因を生まない。
【００３７】
その結果として、従来のＡ／Ｄ変換器と比較して、入力信号周波数が高くなっても、Ａ／Ｄ変換器の特性が劣化することを防止できる。
【００３８】
尚、本実施形態において、Ａ／Ｄ変換器に適用される参照電圧の発生方法や、プリアンプ１０２、サブバイアス回路１０８及び比較器１０４においては、その形態に左右されるものではなく、上述の実施形態に限らず、本発明の要旨を逸脱することなくその他種々の構成を採り得ることは勿論である。
【００３９】
例えば、図１に示したＡ／Ｄ変換器では、プリアンプ１０２に入力されるアナログ入力信号Ｖｉｎ及び参照信号Ｖｒｅｆｎは各々１つの信号としたが、プリアンプ１０２の構成はこれに限定されず、その他、例えば、相補の関係にある２つのアナログ入力信号Ｖｉｎｎ、Ｖｉｎｐからなる差動アナログ入力信号、及び相補の関係にある２つの参照信号Ｖｒｅｆｎ、Ｖｒｅｇｐからなる差動参照信号を入力とするプリアンプとしても良い。この場合のＡ／Ｄ変換器の全体構成を図５に示す。また、この差動アナログ入力信号及び差動参照信号を入力とするプリアンプの内部構成例を図６に示す。同図に示したプリアンプ１０２’では、差動アナログ入力信号の一方のアナログ入力信号Ｖｒｅｆｎと、差動参照信号の一方の差動信号Ｖｉｎｎとを受けるＮｃｈ型トランジスタＭｎｉａｎ、Ｍｎｉｂｎとが共通してＮｃｈ型トランジスタ（バイアス電流源）Ｍｎｂｎに接続され、差動アナログ入力信号の他方のアナログ入力信号Ｖｒｅｆｐと、差動参照信号の他方の差動信号Ｖｉｎｐとを受けるＮｃｈ型トランジスタＭｎｉａｐ、Ｍｎｉｂｐとが共通して他のＮｃｈ型トランジスタ（バイアス電流源）Ｍｎｂｐに接続される。前記２つのバイアス電流源Ｍｎｂｎ、Ｍｎｂｐの各ゲート端子には、共に、サブバイアス回路１０８の出力であるバイアス電圧ｖｂｉａｓｎが共通して入力される。図６に示したプリアンプ１０２’の動作は、図３に示したプリアンプ１０２の動作と同様であるので、その説明は割愛する。
【００４０】
また、図１では、比較器１０４は、隣り合う２つ以上のプリアンプ１０２の出力電圧を補間し、補間した出力電圧同士を比較したが、プリアンプ１０２の出力と比較参照電圧とを比較する構成であっても良い。
【００４１】
（実施形態２）
先ず、本発明の第２の実施形態のＡ／Ｄ変換器の構成を説明する。ここでは、プリアンプ列において第ｎ番目のプリアンプに関する構成の説明を行う。
【００４２】
図７は、本実施形態のＡ／Ｄ変換器の構成を示している。参照電圧抵抗列５０１が、最小及び最大の参照電圧ＶＢ及びＶＴ間に接続されている。アナログ入力信号ｖｉｎ及び、参照電圧抵抗列５０１が発生する１つの参照電圧であるＶｒｅｆｎがプリアンプ５０２に接続されている。プリアンプ列５０３は、アナログ入力信号ｖｉｎ及び、各々異なる参照電圧が接続されているプリアンプ群を含む。本実施形態において、各々のプリアンプ５０２は、１つのアナログ入力信号及び１つの参照電圧の２つの入力を持ち、正極出力端子ｖｏｐ及び負極出力端子ｖｏｎの２つの出力端子を持つ。ここで、正極出力ｖｏｐ及び負極出力ｖｏｎの電位差、つまり、プリアンプ５０２の正負出力電位差をｖｏとする。
【００４３】
前記プリアンプ５０２の２つの正極出力端子ｖｏｐ及び負極出力端子ｖｏｎは、１つ以上の比較器５０４からなる比較器列５０５に接続されている。一方、プリアンプ５０２の正極出力端子ｖｏｐ及び負極出力端子ｖｏｎは、２つの基準電位Ｖｒｐ及びＶｒｎと共に、プリアンプ正負出力電位差−基準電位比較器５０６に入力されている。ここで、２つの基準電位Ｖｒｐ及びＶｒｎの電位差をＶｒとする。プリアンプ正負出力電位差−基準電位比較器５０６の出力であるプリアンプ正負出力電位差−基準電位比較信号５０７は、プリアンプ５０２の正極出力端子ｖｏｐ及び負極出力端子ｖｏｎ間をつなぐ抵抗値可変バイパス抵抗（可変抵抗体）ｒｂｙｐａｓｓの抵抗値制御端子に入力される。プリアンプゲイン調整回路５０９は、プリアンプ正負出力電位差−基準電位比較器５０６及び抵抗値可変バイパス抵抗ｒｂｙｐａｓｓによって構成される。尚、プリアンプ正負出力電位差−基準電位比較器５０６は、一般的な差動信号比較器によって構成できるため、詳細な回路構成は割愛する。
【００４４】
図８（ａ）は、本Ａ／Ｄ変換器に使用する抵抗値可変バイパス抵抗ｒｂｙｐａｓｓを示している。このバイパス抵抗ｒｂｙｐａｓｓは、２つの入出力端子ｖａ及びｖｂ及び、バイパス抵抗ｒｂｙｐａｓｓの抵抗値を変化させるための制御信号である抵抗値制御信号を抵抗値制御端子６０１の入力として備える。図８（ｂ）は本Ａ／Ｄ変換器に使用する抵抗値可変バイパス抵抗ｒｂｙｐａｓｓの更に具体的な構成を示している。抵抗値可変バイパス抵抗ｒｂｙｐａｓｓは、Ｎｃｈ型ＭＯＳトランジスタＭｎｒｂｙで構成されている。この場合、抵抗値可変バイパス抵抗ｒｂｙｐａｓｓは、Ｎｃｈ型ＭＯＳトランジスタＭｎｒｂｙのＯＮ抵抗と等価であり、トランジスタＭｎｒｂｙのゲート端子の電圧が変動することにより、トランジスタＭｎｒｂｙのＯＮ抵抗が変動し、可変抵抗を実現する構成となっている。トランジスタＭｎｒｂｙのドレイン端子及びソース端子は２つの入出力端子ｖａ及びｖｂに接続され、ゲート端子は、バイパス抵抗ｒｂｙｐａｓｓの抵抗値を変化させるための制御信号であるプリアンプ正負出力電位差−基準電位比較信号が入力される抵抗値制御端子６０１に接続される。
【００４５】
以上が、本Ａ／Ｄ変換器の構成である。
【００４６】
次に、本Ａ／Ｄ変換器の動作を説明する。ここでは、プリアンプ列５０３において第ｎ番目のプリアンプ５０２に関する動作の説明を行う。
【００４７】
図９（ａ）は、プリアンプ５０２の正負出力電位差ｖｏに対するプリアンプ正負出力電位差−基準電位比較信号の特性であり、プリアンプ正負出力電位差−基準電位比較器５０６の入出力特性を示している。つまり、プリアンプ５０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越えると、プリアンプ正負出力電位差−基準電位比較信号は正の方向に増加することを示している。
【００４８】
図９（ｂ）は、プリアンプ５０２の正負出力電位差ｖｏに対する図８に示した抵抗値可変バイパス抵抗ｒｂｙｐａｓｓのコンダクタンス、つまり、１／ｒｂｙｐａｓｓの特性である。つまり、プリアンプ５０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越え、プリアンプ正負出力電位差−基準電位比較信号が正の方向に増加することにより、コンダクタンス１／ｒｂｙｐａｓｓが増加することを示している。図８（ｂ）の抵抗値可変バイパス抵抗Ｍｎｒｂｙを例にとると、プリアンプ５０２の正負出力電位差ｖｏが正方向に増加、つまりｖｂ＞ｖａの状態で、プリアンプ５０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを超えると、抵抗値可変バイパス抵抗Ｍｎｒｂｙの抵抗値制御端子６０１に入力されているプリアンプ正負出力電位差−基準電位比較信号は正の方向に増加し、トランジスタＭｎｒｂｙのゲート−ソース間電圧が増加することによって、トランジスタＭｎｒｂｙのコンダクタンス、つまり、１／ｒｂｙｐａｓｓが増加することより明らかである。
【００４９】
図９（ｃ）は、プリアンプ５０２の正負出力電位差ｖｏに対する図３に示したプリアンプ５０２のゲインＧｎの特性である。アナログ入力信号ｖｉｎが増加したとする。アナログ入力信号ｖｉｎの増加に伴ってプリアンプ５０２の正負出力電位差ｖｏは増して行く。ところが、プリアンプ５０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越え、プリアンプ正負出力電位差−基準電位比較信号が正の方向に増加することにより、先に示した通り、抵抗値可変バイパス抵抗  ｒｂｙｐａｓｓのコンダクタンス１／ｒｂｙｐａｓｓが増加し、これに従って、正極出力ｖｏｐ及び負極出力ｖｏｎの電位差ｖｏは減少する方向に働く。これにより、プリアンプ５０２のゲインＧｎが減少する方向に働くのは明らかである。これにより、プリアンプ５０２のゲインＧｎは、プリアンプ５０２の正負出力電位差ｖｏが基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒを越え、プリアンプ正負出力電位差−基準電位比較信号が正の方向に増加することにより、減少する。
【００５０】
図９（ｄ）は、前述を総合して、プリアンプゲイン調整回路５０９がないときのアナログ入力信号ｖｉｎに対するプリアンプ５０２の正極出力ｖｏｐ（破線）及び負極出力ｖｏｎ（破線）及び、プリアンプゲイン調整回路５０９があるときのアナログ入力信号ｖｉｎに対するプリアンプ５０２の正極出力ｖｏｐ’（実線）及び負極出力ｖｏｎ’（実線）を示している。つまり、プリアンプゲイン調整回路５０９の働きにより、アナログ入力信号ｖｉｎが増加するに従い、プリアンプ５０２の正負出力電位差ｖｏが増加し、プリアンプ５０２の正負出力電位差ｖｏが基準電位差Ｖｒを超えたとき、破線で示される正極出力ｖｏｐ及び負極出力ｖｏｎに対して、実線で示される正極出力ｖｏｐ’及び負極出力ｖｏｎ’のように、正極出力ｖｏｐ及び負極出力ｖｏｎが増加しないよう、プリアンプ５０２のゲインに対してリミットがかかる。基準電位Ｖｒｐ及びＶｒｎの電位差Ｖｒの設定によっては、正極出力ｖｏｐ及び負極出力ｖｏｎが比較器５０４の入力レンジを超えないように設計することも可能である。
【００５１】
以上が、本Ａ／Ｄ変換器の動作である。
【００５２】
本実施形態では、プリアンプ列５０３と比較器列５０５とを備えるＡ／Ｄ変換器において、プリアンプゲイン調整回路５０９を備えることにより、プリアンプゲイン調整回路５０９の働きにより、各々のプリアンプ５０２の正負出力電位差ｖｏが基準電位差Ｖｒに対して大きくなったとき、各々のプリアンプ５０２のゲインＧｎが減少し、プリアンプ５０２の正負出力電位差ｖｏを制限する。その結果として、プリアンプ５０２の出力の歪を緩和する。また、基準電位の設定により、プリアンプ５０２の出力レンジが比較器の入力レンジに対して超過することを防止できる。
【００５３】
しかも、特性に重要なプリアンプ５０２の正極出力及び負極出力のクロスポイント付近のプリアンプ５０２のゲインＧｎは、プリアンプゲイン調整回路５０９を備えていない構成のＡ／Ｄ変換器と等しくなり、Ａ／Ｄ変換器の特性に対してなんら特性劣化の要因を生まない。
【００５４】
その結果として、従来のＡ／Ｄ変換器と比較して、入力信号周波数が高くなっても、Ａ／Ｄ変換器の特性が劣化することを防止する。
【００５５】
尚、本実施形態において、Ａ／Ｄ変換器に適用される参照電圧の発生方法、プリアンプ５０２及びプリアンプゲイン調整回路５０９、比較器５０７においては、その形態に左右されるものではなく、上述の実施形態に限らず、本発明の要旨を逸脱することなくその他種々の構成を採り得ることは勿論である。
【００５６】
尚、本実施形態では、図８（ａ）に示した抵抗値可変バイパス抵抗ｒｂｙｐａｓｓを、同図（ｂ）に示したようにＮｃｈ型ＭＯＳトランジスタＭｎｒｂｙで構成したが、同図（ｃ）に示すようにＰｃｈ型ＭＯＳトランジスタＭｐｒｂｙで構成するなど、何らかの抵抗値制御信号によって抵抗値が変化する可変抵抗であれば、同じ効果が得られることは勿論である。
【００５７】
（実施形態３）
続いて、本発明の第３の実施形態のＡ／Ｄ変換器の構成を説明する。ここでは、プリアンプ列８０３において第ｎ番目のプリアンプ８０２に関する構成の説明を行う。
【００５８】
図１０は、本Ａ／Ｄ変換器の構成を示している。参照電圧抵抗列８０１が、最小及び最大の参照電圧ＶＢ及びＶＴ間に接続されている。アナログ入力信号ｖｉｎ及び、参照電圧抵抗列８０１が発生する１つの参照電圧Ｖｒｅｆｎがプリアンプ８０２に接続されている。プリアンプ列８０３は、アナログ入力信号ｖｉｎ及び、各々異なる参照電圧が接続されているプリアンプ群を含む。本実施形態において、各々のプリアンプ８０２は、１つのアナログ入力信号及び１つの参照電圧の２つの入力を持ち、正極出力端子ｖｏｐ及び負極出力端子ｖｏｎの２つの出力端子を持つ。ここで、正極出力ｖｏｐ及び負極出力ｖｏｎの電位差、つまりプリアンプ８０２の正負出力電位差をｖｏとする。
【００５９】
プリアンプ８０２の２つの正極出力端子ｖｏｐ及び負極出力端子ｖｏｎは、１つ以上の比較器８０４からなる比較器列８０５に接続されている。一方、２つのＮｃｈ型ＭＯＳトランジスタＭｎ１及びＭｎ２の各々のソース端子はプリアンプ８０２の負極出力端子ｖｏｎ及び正極出力端子ｖｏｐに接続され、各々のドレイン端子及びゲート端子はプリアンプ８０２の正極出力端子ｖｏｐ及び負極出力端子ｖｏｎに接続されている。プリアンプゲイン調整回路８０７は、相互に等しい電気特性を持つ２つのＮｃｈ型ＭＯＳトランジスタＭｎ１及びＭｎ２によって構成される。
【００６０】
以上が、本Ａ／Ｄ変換器の構成である。
【００６１】
次に、本Ａ／Ｄ変換器の動作を説明する。ここでは、プリアンプ列８０３において第ｎ番目のプリアンプ８０２に関する動作の説明を行う。
【００６２】
図１３（ａ）は、プリアンプ８０２の正負出力電位差ｖｏに対する図１０に示した２つのＮｃｈ型ＭＯＳトランジスタＭｎ１及びＭｎ２のコンダクタンス、つまり、１／ｒＭｎ１及び１／ｒＭｎ２の特性である。ここで、トランジスタＭｎ１及びＭｎ２のＯＮ抵抗は、各々、トランジスタｒＭｎ１及びｒＭｎ２の抵抗、トランジスタＭｎ１及びＭｎ２の閾値電圧は各々等しくＶｔＭｎとしている。つまり、プリアンプ８０２の正負出力電位差ｖｏが増加してトランジスタＭｎ１の閾値電圧＋ＶｔＭｎを越えることにより、トランジスタＭｎ１のコンダクタンス１／ｒＭｎ１が増加することを示している。また、プリアンプ８０２の正負出力電位差ｖｏが減少してトランジスタＭｎ２の閾値電圧−ＶｔＭｎを下回ることにより、トランジスタＭｎ２のコンダクタンス１／ｒＭｎ２が増加することを示している。これは、Ｎｃｈ型トランジスタの特性から明らかである。
【００６３】
図１３（ｂ）は、プリアンプ８０２の正負出力電位差ｖｏに対する図３に示したプリアンプ８０２のゲインＧｎの特性である。アナログ入力信号ｖｉｎが増加したとする。アナログ入力信号ｖｉｎの増加に伴ってプリアンプ８０２の正負出力電位差ｖｏは増して行く。ところが、プリアンプ８０２の正負出力電位差ｖｏがトランジスタＭｎ１の閾値電圧＋ＶｔＭｎを越えることにより、先に示した通り、トランジスタＭｎ１のコンダクタンス１／ｒＭｎ１が増加し、これに従って、プリアンプ８０２の正極出力ｖｏｐ及び負極出力ｖｏｎの電位差ｖｏは減少する方向に働く。また、アナログ入力信号ｖｉｎが減少したとする。アナログ入力信号ｖｉｎの減少に伴ってプリアンプ８０２の正負出力電位差ｖｏは負の方向に減少して行く。ところが、プリアンプ８０２の正負出力電位差ｖｏがトランジスタＭｎ２の閾値電圧−ＶｔＭｎを下回ることにより、先に示した通り、トランジスタＭｎ２のコンダクタンス１／ｒＭｎ２が増加し、これに従って、プリアンプ８０２の正極出力ｖｏｐ及び負極出力ｖｏｎの電位差ｖｏは減少する方向に働く。これにより、プリアンプ８０２のゲインＧｎが減少する方向に働くのは明らかである。つまり、プリアンプ８０２のゲインＧｎは、プリアンプ８０２の正負出力電位差ｖｏがトランジスタＭｎ１及びＭｎ２の閾値電圧＋／−ＶｔＭｎを越えることにより、減少する。
【００６４】
図１３（ｃ）は、前述を総合して、プリアンプゲイン調整回路８０７がないときのアナログ入力信号ｖｉｎに対するプリアンプ８０２の正極出力ｖｏｐ（破線）及び負極出力ｖｏｎ（破線）、及び、プリアンプゲイン調整回路８０７があるときのアナログ入力信号ｖｉｎに対するプリアンプ８０２の正極出力ｖｏｐ’（実線）及び負極出力ｖｏｎ’（実線）を示している。つまり、プリアンプゲイン調整回路８０７の働きにより、アナログ入力信号ｖｉｎが増加するに従い、プリアンプ８０２の正負出力電位差ｖｏが増加し、プリアンプ８０２の正負出力電位差ｖｏがトランジスタＭｎ１及びＭｎ２の閾値電圧＋／−ＶｔＭｎを超えたとき、破線で示されるプリアンプ８０２の正極出力ｖｏｐ及び負極出力ｖｏｎに対して、実線で示される正極出力ｖｏｐ’及び負極出力ｖｏｎ’のように、プリアンプ８０２の正極出力ｖｏｐ及び負極出力ｖｏｎが増加しないよう、プリアンプ８０２のゲインに対してリミットがかかる。
【００６５】
以上が、本実施形態のＡ／Ｄ変換器の動作である。
【００６６】
本実施形態では、プリアンプ列８０３と比較器列８０５とを備えるＡ／Ｄ変換器において、プリアンプゲイン調整回路８０７を備えることにより、プリアンプゲイン調整回路８０７の働きにより、各々のプリアンプ８０２の正負出力電位差ｖｏがトランジスタＭｎ１及びＭｎ２の閾値電圧＋ＶｔＭｎに対して大きくなったとき、又は、トランジスタＭｎ１及びＭｎ２の閾値電圧−ＶｔＭｎに対して小さくなったとき、各々のプリアンプ８０２のゲインＧｎが減少し、プリアンプ８０２の正負出力電位差ｖｏを制限する。その結果として、プリアンプ８０２の出力の歪を緩和する。また、トランジスタのＭｎ１及びＭｎ２の閾値電圧ＶｔＭｎの選択により、プリアンプ８０２の出力レンジが比較器８０４の入力レンジに対して超過することを防止できる。
【００６７】
しかも、特性に重要なプリアンプ８０２の正極出力ｖｏｐ及び負極出力ｖｏｎのクロスポイント付近のプリアンプ８０２のゲインＧｎは、プリアンプゲイン調整回路８０７を備えていない構成のＡ／Ｄ変換器と等しくなり、Ａ／Ｄ変換器の特性に対して何ら特性劣化の要因を生まない。
【００６８】
その結果として、従来のＡ／Ｄ変換器と比較して、入力信号周波数が高くなっても、Ａ／Ｄ変換器の特性が劣化することを防止する。
【００６９】
尚、本実施形態において、Ａ／Ｄ変換器に適用される参照電圧の発生方法や、プリアンプ８０２及びプリアンプゲイン調整回路８０７、比較器８０４は、その形態に左右されるものではなく、上述の実施形態に限らず、本発明の要旨を逸脱することなく、その他の種々の構成を採り得ることは勿論である。
【００７０】
例えば、本実施形態では、プリアンプゲイン調整回路８０７は、図１０に示したように、２つのＮｃｈ型ＭＯＳトランジスタＭｎ１及びＭｎ２によって構成したが、その他、図１１に示すように、相互に等しい電気特性を持つ２つのＰｃｈ型ＭＯＳトランジスタＭｐ１及びＭｐ２によって構成したり、図１０及び図１１を組合せて、図１２のように、相互に等しい電気特性を持つ２つのＮｃｈ型ＭＯＳトランジスタＭｎ１及びＭｎ２と、２つのＰｃｈ型ＭＯＳトランジスタＭｐ１及びＭｐ２とによって構成しても、同様の効果が得られるのは言うまでもない。
【産業上の利用可能性】
【００７１】
以上説明したように、本発明は、プリアンプ列と比較器列とを備えたＡ／Ｄ変換器において、プリアンプゲイン調整回路を有し、従来のＡ／Ｄ変換器と比較して、入力信号の周波数が高くなっても、Ａ／Ｄ変換器の特性が劣化することを防止できるので、Ａ／Ｄ変換器として高速動作／高入力帯域が必要となる通信分野や情報メディア読み出し部のフロントエンド部に応用できる。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施形態のＡ／Ｄ変換器を示す図である。
【図２】同Ａ／Ｄ変換器に備えるサブバイアス回路の構成を示す図である。
【図３】同Ａ／Ｄ変換器に備えるプリアンプの構成を示す図である。
【図４】（ａ）は同Ａ／Ｄ変換器に備えるプリアンプの正負出力電位差に対するプリアンプ正負出力電位差−基準電位比較信号の特性を示す図、同図（ｂ）はプリアンプの正負出力電位差に対するサブバイアス回路のバイパス電流及びプリアンプのバイアス電流の特性を示す図、同図（ｃ）はプリアンプの正負出力電位差に対するプリアンプのゲインの特性を示す図、同図（ｄ）はアナログ入力信号に対するプリアンプの正極出力及び負極出力の特性を示す図である。
【図５】同Ａ／Ｄ変換器の変形例を示す図である。
【図６】図５に示したＡ／Ｄ変換器に備えるプリアンプの構成を示す図である。
【図７】本発明の第２の実施形態のＡ／Ｄ変換器を示す図である。
【図８】同Ａ／Ｄ変換器に備える抵抗値可変バイパス抵抗の構成を示す図である。
【図９】（ａ）は同Ａ／Ｄ変換器に備えるプリアンプの正負出力電位差に対するプリアンプ正負出力電位差−基準電位比較信号の特性を示す図、同図（ｂ）はプリアンプの正負出力電位差に対する抵抗値可変バイパス抵抗のコンダクタンスの特性を示す図、同図（ｃ）はプリアンプの正負出力電位差に対するプリアンプのゲインの特性を示す図、同図（ｄ）はアナログ入力信号に対するプリアンプの正極出力及び負極出力の特性を示す図である。
【図１０】本発明の第３の実施形態のＡ／Ｄ変換器の構成を示す図である。
【図１１】同Ａ／Ｄ変換器の第１の変形例を示す図である。
【図１２】同Ａ／Ｄ変換器の第２の変形例を示す図である。
【図１３】（ａ）はプリアンプの正負出力電位差に対する２つのＮｃｈ型ＭＯＳトランジスタのコンダクタンスの特性を示す図、同図（ｂ）はプリアンプの正負出力電位差に対するプリアンプのゲインの特性を示す図、同図（ｃ）はアナログ入力信号に対するプリアンプの正極出力及び負極出力の特性を示す図である。
【図１４】従来のＡ／Ｄ変換器の構成を示す図である。
【符号の説明】
【００７３】
１０１    参照電圧抵抗列
１０２    プリアンプ
１０３    プリアンプ列
１０４    比較器
１０５    比較器列
１０６    プリアンプ正負出力電位差−基準電位比較器
１０８    サブバイアス回路
１０９    プリアンプゲイン調整回路
Ｍｎｂ      Ｎｃｈ型トランジスタ（バイアス電流源）
ｒｂｙｐａｓｓ  抵抗値可変バイパス抵抗（可変抵抗体）
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2006132036.tif 000017
【図２】
2006132036.tif 000018
【図３】
2006132036.tif 000019
【図４】
2006132036.tif 000020
【図５】
2006132036.tif 000021
【図６】
2006132036.tif 000022
【図７】
2006132036.tif 000023
【図８】
2006132036.tif 000024
【図９】
2006132036.tif 000025
【図１０】
2006132036.tif 000026
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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