【事件の表示】
　特願２０１６−　　１７７２「半導体素子の駆動回路」拒絶査定不服審判事件〔平成２９年　７月１３日出願公開，特開２０１７−１２３７３２〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１．手続の経緯
　本願は，平成２８年１月７日の出願であって，令和１年９月１８日付けで拒絶理由通知がされ，令和１年１０月９日付けで意見書が提出されるとともに手続補正がなされたが，令和１年１２月２５日付けで拒絶査定（以下，「原査定」という。）がなされた。これに対し，令和２年４月６日に拒絶査定不服審判の請求がなされると同時に手続補正がなされたものである。
第２．令和２年４月６日にされた手続補正についての補正の却下の決定 
［補正の却下の決定の結論］ 
　令和２年４月６日にされた手続補正（以下「本件補正」という。）を却下する。 
［理由］ 
１．本件補正について（補正の内容） 
（１）本件補正後の特許請求の範囲の記載
　本件補正により，特許請求の範囲の請求項１の記載は，次のとおり補正された。（下線部は，補正箇所である。）
「【請求項１】
　半導体素子の制御電極に一端が接続された第１抵抗部と、半導体素子のオン状態を指令する指令信号に基づいてオン状態になり、電源と前記第１抵抗部の他端とを接続する第１スイッチ素子とを備える半導体素子の駆動回路において、
　前記指令信号を予め規定された時間だけ遅延させる遅延回路と、
　前記遅延回路で遅延された前記指令信号に基づいて、前記電源と前記制御電極とを接続する第２スイッチ素子と、
　前記第２スイッチ素子と前記制御電極との間に直列接続された第２抵抗部と、
　を備え、
　前記遅延回路の時定数は、前記指令信号が入力されてから
、
おり、
　前記第２抵抗部の抵抗値は、前記第１抵抗部と前記第２抵抗部とが並列接続された状態の抵抗値が、前記第１抵抗部の抵抗値よりも小さくなるよう設定されている、
　半導体素子の駆動回路。」
（２）本件補正前の特許請求の範囲
　本件補正前の，令和１年１０月９日にされた手続補正により補正された特許請求の範囲の請求項１の記載は次のとおりである。
「【請求項１】
　半導体素子の制御電極に一端が接続された第１抵抗部と、半導体素子のオン状態を指令する指令信号に基づいてオン状態になり、電源と前記第１抵抗部の他端とを接続する第１スイッチ素子とを備える半導体素子の駆動回路において、
　前記指令信号を予め規定された時間だけ遅延させる遅延回路と、
　前記遅延回路で遅延された前記指令信号に基づいて、前記電源と前記制御電極とを接続する第２スイッチ素子と、
　を備え、
　前記遅延回路の時定数は、前記指令信号が入力されてから、前記半導体素子のターンオン動作中における急峻な電流の変化が生じた後に、前記遅延回路の遅延が終了する時刻が到来するように設定されている、
　半導体素子の駆動回路。」
２．補正の適否 
　本件補正は，請求項１について，「
前記第２スイッチ素子と前記制御電極との間に直列接続された第２抵抗部
前記第２抵抗部の抵抗値は、前記第１抵抗部と前記第２抵抗部とが並列接続された状態の抵抗値が、前記第１抵抗部の抵抗値よりも小さくなるよう設定されている
　そこで，本件補正後の請求項１に記載された発明（以下，「本件補正発明」という。）が特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか否か（特許出願の際独立して特許を受けることができるものか否か）を検討する。
（１）本件補正発明 
　本件補正発明は，上記１（１）に記載したとおりのものである。
（２）引用文献，引用発明 
ア　引用文献１
　原査定の理由である令和１年９月１８日付けの拒絶理由通知において引用された本願の出願日前に公知である，特開２００６−３４０５７９号公報（以下，「引用文献１」という。）には，図面とともに以下の事項が記載されている。（下線は，当審において付加した。）
ａ　「【発明が解決しようとする課題】
【００１４】
　特にトレンチ型半導体素子は、そのゲート構造上従来のプレーナ型以上にゲート・エミッタ間静電容量が大きくなり、１．５〜２倍程度になる場合がある。
【００１５】
　特許文献１に記載されている技術により、これまでの様々な問題が解決できるようになってきたところであるが、近年のトレンチゲート型絶縁ゲート型半導体素子は、前述のようにゲート容量がプレーナゲート型絶縁ゲート型半導体素子に対し１．５〜２倍程度増加するため、ターンオン時のミラー時間がさらに延びる傾向、すなわち、ターンオンタイムが延びる傾向にある。
【００１６】
　このため、近年の絶縁ゲート型半導体素子では、上下アーム素子間のデッドタイムを増大させる必要がでてきた。
【００１７】
　ゲート抵抗とターンオン時間には相関関係があり、ターンオン時間短縮にはゲート抵抗値の低減が効果的である。しかし、
ゲート抵抗値を下げると、トレンチゲート型絶縁ゲート型半導体素子の場合にはプレーナ型以上にスイッチング特性も早くなりターンオン時の電圧の立ち下がり（−ｄＶ／ｄｔ）がより急峻になり、コレクタ電流の立ち上がり（ｄＩ／ｄｔ）の増大による半導体素子の破損や、サージ電圧の増大による絶縁ゲート型半導体素子と逆並列に接続されたダイオード素子の破損、ＥＭＩノイズの誘発、負荷への悪影響が懸念される
【００１８】
　このため、−ｄＶ／ｄｔやｄＩ／ｄｔを増大させずターンオンタイムを短縮できるゲート回路に改善することが望まれていた。【００１９】  本発明は、上記問題に鑑みて為されたものであり、悪影響を与えることなく絶縁ゲート型半導体素子のターンオンタイムをより短縮することが可能な絶縁ゲート型半導体素子のゲート回路を提供することを目的とする。」　
ｂ　「【実施例１】
【００２７】
　以下、本発明の
実施例１に係る絶縁ゲート型半導体素子のゲート回路
【００２８】
　
制御極を備えた半導体制御素子であるＮＰＮ型半導体素子（Ｎチャネル半導体素子）１とこのＮＰＮ型半導体素子１とは逆極性のＰＮＰ型半導体素子（Ｐチャネル半導体素子）２は直列にトーテムポール接続され、第１の直列接続体を形成している。同様にトーテムポール接続されたＮＰＮ型半導体素子３とＰＮＰ型半導体素子４は第２の直列接続体を形成している
【００２９】
　
第１の直列接続体の正側即ちＮＰＮ型半導体素子１のコレクタは、抵抗５を介して電源Ｐ（正）に、また負側即ちＰＮＰ型半導体素子２のコレクタは、抵抗６を介して電源Ｎ（負）に接続されている。同様に、第２の直列接続体の正側即ちＮＰＮ型半導体素子３のコレクタは、抵抗７を介して電源Ｐ（正）に、また負側即ちＰＮＰ型半導体素子４のコレクタは、抵抗８を介して電源Ｎ（負）に接続されている
第１の直列接続体と第２の直列接続体の各々の中点（ＮＰＮ型半導体素子１とＰＮＰ型半導体素子２の接続点並びにＮＰＮ型半導体素子３とＰＮＰ型半導体素子４の接続点）間には抵抗９が接続されており、またこの第２の直列接続体の中点は駆動すべき絶縁ゲート型半導体素子１０のゲートＧに接続されている
【００３０】
　ここで、抵抗３及び抵抗４は、低インピーダンスの抵抗器であるが、発振現象などの異常を生ずることなく絶縁ゲート型半導体素子１０を安定に駆動するためには、通電時の電圧ドロップが、ＮＰＮ型半導体素子３又はＰＮＰ型半導体素子４のオン電圧に対して十分大きい値となるように抵抗値を選定しておく必要がある。 
【００３１】
　
第１の直列接続体を構成しているＮＰＮ型半導体素子１とＰＮＰ型半導体素子２の各々の制御極であるベースは互いに接続され、ここに抵抗１１の一端が接続されている
【００３２】
　
この抵抗１１の他端には、スイッチング信号（出力信号Ａ）を供給するスイッチング信号源１２の出力端が接続されている
【００３３】
　また、
スイッチング信号源１２が供給する出力信号Ａは、夫々遅延回路１３及び１４を介して第２の直列接続体を構成しているＮＰＮ型半導体素子３及びＰＮＰ型半導体素子４の夫々の制御極であるベースに供給されている
　
第１の直列接続体の負側に直列に設けられた抵抗６と並列にスイッチング素子１５が接続されている
【００３５】
　
このスイッチング素子１５は、スイッチング信号源１２の出力信号Ａのオフ制御信号をトリガとしてワンショット信号を供給するワンショット信号発生回路１６の出力信号により駆動される
【００３６】
　
更に第１の直列接続体の正側に直列に設けられた抵抗５と並列にスイッチング素子１７が接続されている
【００３７】
　
このスイッチング素子１７は、スイッチング信号源１２の出力信号Ａのオン制御信号をトリガとしてワンショット信号を供給するワンショット信号発生回路１８の出力信号により駆動される
【００３８】
　以下本実施例の動作及び効果について図２を参照して説明する。 
【００３９】
　図２は、図１に示したゲート回路で絶縁ゲート型半導体素子を駆動したときの動作タイムチャートである。 
【００４０】
　まず、時刻ｔ＝ｔ０までは、スイッチング信号源１２の出力信号ＡによりＰＮＰ型半導体素子２（ＳＷ２）及びＰＮＰ型半導体素子４（ＳＷ４）にオン信号が供給されている。このときＮＰＮ型半導体素子１（ＳＷ１）及びＮＰＮ型半導体素子３（ＳＷ３）はオフとなっている。 
【００４１】
　時刻ｔ＝ｔ０でスイッチング信号源１２の出力信号Ａが反転してオン制御信号になると、ＰＮＰ型半導体素子２（ＳＷ２）及びＰＮＰ型半導体素子４（ＳＷ４）にオフ信号が、またＮＰＮ型半導体素子１（ＳＷ１）及びＮＰＮ型半導体素子３（ＳＷ３）にオン信号が供給される。これと共に、上記オン制御信号をワンショット信号発生回路１８が受けると同時にワンショット信号を出力して所定の期間だけスイッチング素子１７（ＳＷ１７）がオンされる。 
【００４２】
　これにより、絶縁ゲート型半導体素子１０のゲート・エミッタ間には、抵抗９、ＮＰＮ型半導体素子１及びスイッチング素子１７の充電ルートで電荷が充電され始める。 
【００４３】
　そして、スイッチング素子１７はミラー電圧到達前の時刻ｔ＝ｔ１でオフされ、その後抵抗５を介して上記の充電が継続される。時刻ｔ＝t２でゲート・エミッタ間電圧がミラー電圧に到達すると、絶縁ゲート型半導体素子１０はターンオンし、コレクタ・エミッタ間電圧（Ｖｃｅ）が低下してコレクタ電流（Ｉｃ）が流れ出す。 
【００４４】
　これにより、図２の破線で示したスイッチング素子１７を使用しないときのミラー時間までの到達時間（ｔ２´−ｔ０）は、スイッチング素子１７によるワンショット効果による時間の早い充電により、より短いミラー時間までの到達時間（ｔ２−ｔ０）になる。 
【００４５】
　これは次の理由による。例えば、ターンオン時、絶縁ゲート型半導体素子１０のゲート・エミッタ間の静電容量に蓄積すべき電荷Ｑが２０μクーロンであって、上記スイッチング素子１７を使用しないときの抵抗９と抵抗５の合計値で決まるオンゲート電流が２Ａの場合には、前記電荷Ｑを充電するまで約１０μ秒かかる。 
【００４６】
　これに対し、ターンオン時にスイッチング素子１７をオンして抵抗９のみにより、例えばオンゲート電流を１０Ａ流すようにすれば、Ｑ＝電流×時間であるので、２μ秒でゲート・エミッタ間の電荷を充電することができることになる。 
【００４７】
　一方、絶縁ゲート型半導体素子１０のゲート電圧（Ｖｇｅ）は、図２に示すように、ゲート・エミッタ間容量の充電が完了するまでミラー電圧レベルが継続する。この時間は、抵抗９の抵抗値にもよるが２０〜３０μ秒にもなる。 
【００４８】
　ゲート・エミッタ間容量は、遅延回路１３で設定された時間（たとえば１０μ秒）後の時刻ｔ＝ｔ３で、第２の直列接続体のＮＰＮ型半導体素子３（ＳＷ３）がオンになり、低インピーダンスの抵抗７を介して直ちに充電される。 
【００４９】
　このようにしてミラー電圧までの到達時間を早めたことによりＮＰＮ型半導体素子３（ＳＷ３）のオン制御が可能となるｔ＝ｔ３のタイミングがｔ＝ｔ３´より早められることになる。 
【００５０】
　次に、絶縁ゲート型半導体素子１０のゲート電圧（Ｖｇｅ）が正の電源Ｐのレベルまで上昇し、絶縁ゲート型半導体素子１０は安定したオン状態となる。この状態となれば、外乱などによりゲート電圧が低下しようとしてもＮＰＮ型半導体素子３（ＳＷ３）と直列に接続された抵抗７によりゲート電圧が低下することなく維持される。 」
ｃ　「【実施例１０】 
【０１０４】
　図１１は、本発明の実施例１０に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。 
【０１０５】
　
この実施例１０の各部について、図１の本発明の実施例１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例１０が実施例１と異なる点は、遅延回路１３、１４の出力を、夫々ダイオード３０、３１を介してＮＰＮ型半導体素子３及びＰＮＰ型半導体素子４のゲートに夫々供給するようにした点、スイッチング信号源１７（当審注：「スイッチング信号源１２」の誤記と認められる）の出力にワンショット発生回路３２を設け、この出力を、ダイオード３３を介してＮＰＮ型半導体素子３のゲートに供給するようにした点、またスイッチング信号源１７（当審注：「スイッチング信号源１２」の誤記と認められる）の出力にワンショット発生回路３４を設け、この出力を、ダイオード３５を介してＰＮＰ型半導体素子４のゲートに供給するようにした点である。
【０１０６】
　本実施例の絶縁ゲート型半導体素子のゲート回路は、ダイオード３０とダイオード３３によって、遅延回路１３からの遅延されたスイッチング信号とワンショット信号発生回路３２からのワンショット信号との論理和信号を作り、この論理和信号を第２の直列接続体の正側のＮＰＮ型半導体素子３のベースに供給するように構成している。また、ダイオード３１とダイオード３５によって、遅延回路１４からの遅延されたスイッチング信号とワンショット信号発生回路３４からワンショット信号との論理和信号を作り、この論理和信号を第２の直列接続体の負側のＰＮＰ型半導体素子４のベースに供給するように構成している。 
【０１０７】
　
スイッチング信号源１７（当審注：「スイッチング信号源１２」の誤記と認められる）の出力信号Ａがオン信号となると、まずワンショット信号発生回路３２からのワンショット信号により正側のＮＰＮ型半導体素子３がオンし、抵抗７を経由した大電流により、絶縁ゲート型半導体素子１０のゲート・エミッタ間に電荷の充電が開始する。そして、ワンショット時間経過後は、ＮＰＮ型半導体素子３が一旦オフになり、ＮＰＮ型半導体素子１、抵抗９及び抵抗５の充電ルートにより絶縁ゲート型半導体素子１０がソフトにターンオンする。
【０１０８】
　
ターンオン後は、再び遅延回路１３の出力信号によりＮＰＮ型半導体素子３がオンになって抵抗７を介した正バイアス状態になる。
【０１０９】
　つぎに、スイッチング信号源１７の出力信号Ａがオフ信号となると、まずワンショット信号発生回路３４からのワンショット信号により負側のＰＮＰ半導体素子４がオンし、抵抗８を経由した大電流により、絶縁ゲート型半導体素子１０のゲート・エミッタ間の電荷の放電が開始する。そして、ワンショット時間経過後は、ＰＮＰ型半導体素子４が一旦オフになり、ＰＮＰ型半導体素子２、抵抗９及び抵抗６の放電ルートにより絶縁ゲート型半導体素子１０がソフトにターンオフする。 
【０１１０】
　ターンオフ後は、再び遅延回路１４の出力信号によりＰＮＰ型半導体素子４がオンになって抵抗８を介した負バイアス状態になる。 
【０１１１】
　以上の動作によって、本実施例においては、絶縁ゲート型半導体素子１０のターンオン及びターンオフタイムを短くすることができると共に、ターンオン／オフがソフトになることによって、ターンオン／オフ時の電圧の立ち上がりを滑らかにすることができる。 
【０１１２】
　尚、本実施例に適用したワンショット信号発生回路３２及び３４は、実施例４で説明したように、抵抗とコンデンサから構成される微分回路、または市販されている単安定マルチＩＣなどにより構成することが可能である。」
ｄ　「【実施例１１】 
【０１１３】
　図１２は、本発明の実施例１１に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。 
【０１１４】
　
この実施例１１の各部について、図１１の本発明の実施例１０に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例１１が実施例１０と異なる点は、第１の直列接続体とその両端の抵抗で構成される直列回路に代え、Ｐチャネル半導体素子２Ａ、抵抗５、抵抗６及びＮチャネル半導体素子１Ａで構成される直列回路を設け、抵抗５と抵抗６の中点を抵抗９の一端に接続した点、第２の直列接続体とその両端の抵抗で構成される直列回路に代え、Ｐチャネル半導体素子４Ａ、抵抗７、抵抗８及びＮチャネル半導体素子３Ａで構成される直列回路を設け、抵抗７と抵抗８の中点を抵抗９の他端及び絶縁ゲート型半導体素子１０のゲートに接続した点、スイッチング信号源１７の信号を反転する反転回路３５を追加した点、またダイオード３０及び３３、並びにダイオード３１及び３５によるダイオード論理和回路に代え、夫々論理和回路３６及び３７を設けた点である。
【０１１５】
　ここで、直列回路のＰチャネル半導体素子とＮチャネル半導体素子のアーム構成を正負逆にしているため、反転回路３５が必要となっている。本実施例のように、直列回路に適用する半導体素子としてＭＯＳＦＥＴを適用した場合であっても、実施例２に示したようにアームの極性構成を必ずしも正負逆にする必要はないが、短絡保護上有利となる場合もあるので本実施例においてはアームの極性構成を逆とした。 
【０１１６】
　また直列回路の抵抗を、実施例２に示したように外側（制御電源側）ではなく内側（ゲート側）に入れる構成としたのは、安定性で有利な場合があるためであるが、必ずしもそうする必要はない。 
【０１１７】
　このように、直列回路の構成を変化させた場合でも、実施例１０で説明したように絶縁ゲート型半導体素子１０のターンオン及びターンオフタイムを短くすることができる。 
【０１１８】
　尚、図示を省略するが、ここでＰチャネル半導体素子２Ａ及び４Ａ、並びにＮチャネル半導体素子１Ａ及び３ＡはＭＯＳＦＥＴとしているが、これらをバイポーラトランジスタで構成しても良い。 
【０１１９】
　また、図１２に示した直列回路の構成を実施例１乃至実施例３、及び実施例５乃至実施例１０に適用することも可能であり、これは以下の実施例についても同様である。 」
　　　　　　
ｅ　「図１
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
ｆ　「図２
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」　
ｇ　「図１１
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
ｈ　「図１２
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
ｉ　上記ｂには実施例１として，
“ＮＰＮ型半導体素子１と逆極性のＰＮＰ型半導体素子２により第１の直列接続体が形成され，ＮＰＮ型半導体素子３とＰＮＰ型半導体素子４により第２の直列接続体が形成され，
　第１の直列接続体のＮＰＮ型半導体素子１のコレクタは，抵抗５を介して電源Ｐ（正）に，またＰＮＰ型半導体素子２のコレクタは，抵抗６を介して電源Ｎ（負）に接続され，同様に，第２の直列接続体のＮＰＮ型半導体素子３のコレクタは，抵抗７を介して電源Ｐ（正）に，またＰＮＰ型半導体素子４のコレクタは，抵抗８を介して電源Ｎ（負）に接続し，
　第１の直列接続体と第２の直列接続体の各々の中点間には抵抗９が接続され，またこの第２の直列接続体の中点は駆動すべき絶縁ゲート型半導体素子１０のゲートＧに接続され，
　第１の直列接続体を構成しているＮＰＮ型半導体素子１とＰＮＰ型半導体素子２の各々の制御極であるベースは互いに接続され，ここに抵抗１１の一端が接続され，また，この抵抗１１の他端には，スイッチング信号（出力信号Ａ）を供給するスイッチング信号源１２の出力端が接続され，
　スイッチング信号源１２が供給する出力信号Ａは，夫々遅延回路１３及び１４を介して第２の直列接続体を構成しているＮＰＮ型半導体素子３及びＰＮＰ型半導体素子４の夫々の制御極であるベースに供給されるように接続され，
　第１の直列接続体の抵抗６と並列にスイッチング素子１５が接続され，このスイッチング素子１５に，スイッチング信号源１２の出力信号Ａのオフ制御信号をトリガとしてワンショット信号を供給するワンショット信号発生回路１６が接続され，
　第１の直列接続体の抵抗５と並列にスイッチング素子１７が接続され，このスイッチング素子１７に，スイッチング信号源１２の出力信号Ａのオン制御信号をトリガとしてワンショット信号を供給するワンショット信号発生回路１８が接続されている，
　絶縁ゲート型半導体素子のゲート回路“が記載されているといえる。
ｊ　上記ｃの段落【０１０５】には，「この実施例１０が実施例１と異なる点は、遅延回路１３、１４の出力を、夫々ダイオード３０、３１を介してＮＰＮ型半導体素子３及びＰＮＰ型半導体素子４のゲートに夫々供給するようにした点、スイッチング信号源１７（当審注：「スイッチング信号源１２」の誤記と認められる）の出力にワンショット発生回路３２を設け、この出力を、ダイオード３３を介してＮＰＮ型半導体素子３のゲートに供給するようにした点、またスイッチング信号源１７（当審注：「スイッチング信号源１２」の誤記と認められる）の出力にワンショット発生回路３４を設け、この出力を、ダイオード３５を介してＰＮＰ型半導体素子４のゲートに供給するようにした点である。」と記載されている。
　また，実施例１の回路構成である図１と，実施例１０の回路構成である図１１を比較すると，実施例１０では，上記段落【０１０５】の記載の点に加え，実施例１における抵抗体５及び抵抗体６に並列に接続される，スイッチング素子１７及びスイッチング素子１５，スイッチング素子１７及びスイッチング素子１５に接続されるワンショット信号発生回路１８及びワンショット信号発生回路１６，を廃したことが看取できる。
　してみると，引用文献には実施例１０として，
“ＮＰＮ型半導体素子１と逆極性のＰＮＰ型半導体素子２により第１の直列接続体が形成され，ＮＰＮ型半導体素子３とＰＮＰ型半導体素子４により第２の直列接続体が形成され，
　第１の直列接続体のＮＰＮ型半導体素子１のコレクタは，抵抗５を介して電源Ｐ（正）に，またＰＮＰ型半導体素子２のコレクタは，抵抗６を介して電源Ｎ（負）に接続され，同様に，第２の直列接続体のＮＰＮ型半導体素子３のコレクタは，抵抗７を介して電源Ｐ（正）に，またＰＮＰ型半導体素子４のコレクタは，抵抗８を介して電源Ｎ（負）に接続し，
　第１の直列接続体と第２の直列接続体の各々の中点間には抵抗９が接続され，またこの第２の直列接続体の中点は駆動すべき絶縁ゲート型半導体素子１０のゲートＧに接続され，　　　　　　　
　第１の直列接続体を構成しているＮＰＮ型半導体素子１とＰＮＰ型半導体素子２の各々の制御極であるベースは互いに接続され，ここに抵抗１１の一端が接続され，また，この抵抗１１の他端には，スイッチング信号（出力信号Ａ）を供給するスイッチング信号源１２の出力端が接続され，
　スイッチング信号源１２が供給する出力信号Ａは，夫々遅延回路１３及び１４，及び，遅延回路１３及び１４に接続されるダイオード３０及び３１を介して第２の直列接続体を構成しているＮＰＮ型半導体素子３及びＰＮＰ型半導体素子４の夫々の制御極であるベースに供給されるように接続され，
　スイッチング信号源１２の出力にワンショット発生回路３２を設け，この出力が，ダイオード３３を介してＮＰＮ型半導体素子３のゲートに供給するように接続され，またスイッチング信号源１２の出力にワンショット発生回路３４を設け，この出力が，ダイオード３５を介してＰＮＰ型半導体素子４のゲートに供給するように接続されている，
　絶縁ゲート型半導体素子のゲート回路“が記載されているといえる。
ｋ　さらに，上記ｄの段落【０１１４】には，「この実施例１１が実施例１０と異なる点は、第１の直列接続体とその両端の抵抗で構成される直列回路に代え、Ｐチャネル半導体素子２Ａ、抵抗５、抵抗６及びＮチャネル半導体素子１Ａで構成される直列回路を設け、抵抗５と抵抗６の中点を抵抗９の一端に接続した点、第２の直列接続体とその両端の抵抗で構成される直列回路に代え、Ｐチャネル半導体素子４Ａ、抵抗７、抵抗８及びＮチャネル半導体素子３Ａで構成される直列回路を設け、抵抗７と抵抗８の中点を抵抗９の他端及び絶縁ゲート型半導体素子１０のゲートに接続した点、スイッチング信号源１７の信号を反転する反転回路３５を追加した点、またダイオード３０及び３３、並びにダイオード３１及び３５によるダイオード論理和回路に代え、夫々論理和回路３６及び３７を設けた点である。」と記載されている。
　また，実施例１１の回路構成である図１２から，第１の直列回路のＰチャネル半導体素子２Ａのソースは，電源Ｐ（正）に，またＮチャネル半導体素子１Ａのソースは，電源Ｎ（負）に接続され，同様に，第２の直列回路のＰチャネル半導体素子４Ａのソースは，電源Ｐ（正）に接続，またＮチャネル半導体素子３Ａのソースは，電源Ｎ（負）に接続されている”ことが看取できる。
　してみると，引用文献１には実施例１１として，
“Ｐチャネル半導体素子２Ａと抵抗５，抵抗６，及びＮチャネル半導体素子１Ａにより第１の直列回路が形成され，Ｐチャネル半導体素子４Ａ，抵抗７，抵抗８，及びＮチャネル半導体素子３Ａにより第２の直列回路が形成され，
　第１の直列回路のＰチャネル半導体素子２Ａのソースは，電源Ｐ（正）に，またＮチャネル半導体素子１Ａのソースは，電源Ｎ（負）に接続され，同様に，第２の直列回路のＰチャネル半導体素子４Ａのソースは，電源Ｐ（正）に，またＮチャネル半導体素子３Ａのソースは，電源Ｎ（負）に接続され，
　第１の直列回路の中点である抵抗５と抵抗６の中点と，第２の直列回路の中点である抵抗７と抵抗８の中点と，の間には抵抗９が接続され，またこの第２の直列回路の中点は駆動すべき絶縁ゲート型半導体素子１０のゲートＧに接続され，　　　　　　　
　第１の直列回路を構成しているＰチャネル半導体素子２ＡとＮチャネル半導体素子１Ａの各々の制御極であるゲートは互いに接続され，ここに抵抗１１の一端が接続され，また，この抵抗１１の他端には，スイッチング信号（出力信号Ａ）を供給するスイッチング信号源１２の出力端が接続され，
　スイッチング信号源１２が供給する出力信号Ａは，夫々遅延回路１３及び１４を介して論理回路３６及び３７に供給されるように接続され，
　また，スイッチング信号源１２の出力信号Ａは，ワンショット発生回路３２及び３４を介して論理回路３６及び３７に供給されるように接続され，
　論理回路３６の出力がＰチャネル半導体素子４Ａのゲートに供給されるように接続され，また論理回路３７の出力が，Ｎチャネル半導体素子３Ａのゲートに供給されるように接続されている，
　絶縁ゲート型半導体素子のゲート回路“が記載されているといえる。
ｌ　上記ｃの段落【０１０７】には実施例１０に関して，「スイッチング信号源１７（当審注：「スイッチング信号源１２」の誤記と認められる）の出力信号Ａがオン信号となると、まずワンショット信号発生回路３２からのワンショット信号により正側のＮＰＮ型半導体素子３がオンし、抵抗７を経由した大電流により、絶縁ゲート型半導体素子１０のゲート・エミッタ間に電荷の充電が開始する。そして、ワンショット時間経過後は、ＮＰＮ型半導体素子３が一旦オフになり、ＮＰＮ型半導体素子１、抵抗９及び抵抗５の充電ルートにより絶縁ゲート型半導体素子１０がソフトにターンオンする。」こと，さらに，段落【０１０８】には，「ターンオン後は、再び遅延回路１３の出力信号によりＮＰＮ型半導体素子３がオンになって抵抗７を介した正バイアス状態になる。」ことが記載され，また，図１１の実施例１０の回路構成図から，“上記ワンショット時間及び上記ターンオン後には，抵抗７を経由した大電流に加え，ＮＰＮ型半導体素子１，抵抗９及び抵抗５の充電ルートによっても電流が流れること”，が看取できる。
　そして，実施例１０と実施例１１では，「ＮＰＮ型半導体素子１」及び「ＮＰＮ型半導体素子３」が，「Ｐチャネル半導体素子２Ａ」及び「Ｐチャネル半導体素子４Ａ」に変更されている点を考慮すると，引用文献１には実施例１１に関して，“スイッチング信号源１２の出力信号Ａがオン信号となると，Ｐチャネル半導体素子２Ａがオンすることによる，Ｐチャネル半導体素子２Ａ，抵抗９及び抵抗５の充電ルートに加え，ワンショット信号発生回路３２からのワンショット信号により正側のＰチャネル半導体素子４Ａがオンし，抵抗７を経由した大電流により，絶縁ゲート型半導体素子１０のゲート・エミッタ間に電荷の充電が開始し，ワンショット時間経過後は，Ｐチャネル半導体素子４Ａが一旦オフになり，Ｐチャネル半導体素子２Ａ，抵抗９及び抵抗５の充電ルートにより絶縁ゲート型半導体素子１０がソフトにターンオンし，ターンオン後は，Ｐチャネル半導体素子２Ａ，抵抗９及び抵抗５の充電ルートに加え，再び遅延回路１３の出力信号によりＰチャネル半導体素子４Ａがオンになって抵抗７を介したルートによって正バイアス状態になる”ことが記載されているといえる。
イ　上記ａないしｌの記載内容（特に，下線部及び実施例１１を参照）からすると，引用文献１には，次の発明（以下，「引用発明」という。）が開示されていると認められる。
「Ｐチャネル半導体素子２Ａと抵抗５，抵抗６，及びＮチャネル半導体素子１Ａにより第１の直列回路が形成され，Ｐチャネル半導体素子４Ａ，抵抗７，抵抗８，及びＮチャネル半導体素子３Ａにより第２の直列回路が形成され，
　第１の直列回路のＰチャネル半導体素子２Ａのソースは，電源Ｐ（正）に，またＮチャネル半導体素子１Ａのソースは，電源Ｎ（負）に接続され，同様に，第２の直列回路のＰチャネル半導体素子４Ａのソースは，電源Ｐ（正）に，またＮチャネル半導体素子３Ａのソースは，電源Ｎ（負）に接続され，
　第１の直列回路の中点である抵抗５と抵抗６の中点と，第２の直列回路の中点である抵抗７と抵抗８の中点と，の間には抵抗９が接続され，またこの第２の直列回路の中点は駆動すべき絶縁ゲート型半導体素子１０のゲートＧに接続され，　　　　　　　
　第１の直列回路を構成しているＰチャネル半導体素子２ＡとＮチャネル半導体素子１Ａの各々の制御極であるゲートは互いに接続され，ここに抵抗１１の一端が接続され，また，この抵抗１１の他端には，スイッチング信号（出力信号Ａ）を供給するスイッチング信号源１２の出力端が接続され，
　スイッチング信号源１２が供給する出力信号Ａは，夫々遅延回路１３及び１４を介して論理回路３６及び３７に供給されるように接続され，
また，スイッチング信号源１２の出力信号Ａは，ワンショット発生回路３２及び３４を介して論理回路３６及び３７に供給されるように接続され，
　論理回路３６の出力がＰチャネル半導体素子４Ａのゲートに供給されるように接続され，また論理回路３７の出力が，Ｎチャネル半導体素子３Ａのゲートに供給されるように接続されているものであって，
　スイッチング信号源１２の出力信号Ａがオン信号となると，Ｐチャネル半導体素子２Ａがオンすることによる，Ｐチャネル半導体素子２Ａ，抵抗９及び抵抗５の充電ルートに加え，ワンショット信号発生回路３２からのワンショット信号により正側のＰチャネル半導体素子４Ａがオンし，抵抗７を経由した大電流により，絶縁ゲート型半導体素子１０のゲート・エミッタ間に電荷の充電が開始し，ワンショット時間経過後は，Ｐチャネル半導体素子４Ａが一旦オフになり，Ｐチャネル半導体素子２Ａ，抵抗９及び抵抗５の充電ルートにより絶縁ゲート型半導体素子１０がソフトにターンオンし，ターンオン後は，Ｐチャネル半導体素子２Ａ，抵抗９及び抵抗５の充電ルートに加え，再び遅延回路１３の出力信号によりＰチャネル半導体素子４Ａがオンになって抵抗７を介したルートによって正バイアス状態になる，
　絶縁ゲート型半導体素子のゲート回路。」
（３）引用発明との対比 
ア　本件補正発明と引用発明とを対比する。 
（ア）引用発明の「絶縁ゲート型半導体素子１０」，「ゲートＧ」は，本件補正発明の「半導体素子」，「制御電極」に相当する。
　そして，引用発明は「Ｐチャネル半導体素子２Ａ，抵抗５，抵抗６，及びＮチャネル半導体素子２Ａにより第１の直列回路が形成され」，「第１の直列回路のＰチャネル半導体素子２Ａのソースは，電源Ｐ（正）に接続され」，「第１の直列回路の中点である抵抗５と抵抗６の中点と，第２の直列回路の中点である抵抗７と抵抗８の中点と，の間に抵抗９が接続され，またこの第２の直列回路の中点は駆動すべき絶縁ゲート型半導体素子１０のゲートＧに接続され」るものであるから，引用発明の「抵抗５」と「抵抗９」を合わせたものは，「絶縁ゲート型半導体素子１０」の「ゲートＧ」に一端が接続され，他端が「Ｐチャネル半導体素子２Ａ」に接続されているものと認められる。
　してみると，引用発明の「抵抗５」と「抵抗９」を合わせたものは，本件補正発明の「半導体素子の制御電極に一端が接続された第１抵抗部」に相当する。
　また，引用発明は，「スイッチング信号源１２の出力信号Ａがオン信号となると，Ｐチャネル半導体素子２Ａがオンすることによる，Ｐチャネル半導体素子２Ａ，抵抗９及び抵抗５の充電ルート」で電流が流れるものであるから，「Ｐチャネル半導体素子２Ａ」はスイッチング信号源１２の出力信号Ａに基づいてオン状態になっているものと認められる。
　してみると，引用発明の「電源Ｐ（正）」，「出力信号Ａ」は，本件補正発明の「電源」，「指令信号」に相当し，また，引用発明の「Ｐチャネル半導体素子２Ａ」は，本件補正発明の「半導体素子のオン状態を指令する指令信号に基づいてオン状態になり、電源と前記第１抵抗部の他端とを接続する第１スイッチ素子」に相当する。
　そして，引用発明の「絶縁ゲート型半導体素子のゲート回路」は，「抵抗５」と「抵抗９」，「Ｐチャネル半導体素子２Ａ」を備えるものであって，「絶縁ゲート型半導体素子１０」の「ゲートＧ」の駆動を行っていることは明らかであるから，本件補正発明の「半導体素子の制御電極に一端が接続された第１抵抗部と、半導体素子のオン状態を指令する指令信号に基づいてオン状態になり、電源と前記第１抵抗部の他端とを接続する第１スイッチ素子とを備える半導体素子の駆動回路」に相当する。
　
（イ）引用発明では「スイッチング信号源１２が供給する出力信号Ａは，夫々遅延回路１３及び１４を介して論理回路３６及び３７に供給」するものであるから，引用発明の「遅延回路１３」は，「出力信号Ａ」を予め規定された時間だけ遅延させているものと認められる。
　したがって，引用発明の「遅延回路１３」は，本件補正発明の「指令信号を予め規定された時間だけ遅延させる遅延回路」に相当する。
（ウ）引用発明では「Ｐチャネル半導体素子４Ａ，抵抗７，抵抗８，及びＮチャネル半導体素子４Ａにより第２の直列回路が形成され」，「第２の直列回路のＰチャネル半導体素子４Ａのソースは，電源Ｐ（正）に接続され」，「第２の直列回路の中点は駆動すべき絶縁ゲート型半導体素子１０のゲートＧに接続され」るものであるから，「Ｐチャネル半導体素子４Ａ」は，「電源Ｐ（正）」と「ゲートＧ」を接続しているといえ，また，「抵抗７」は，「Ｐチャネル半導体素子４Ａ」と「ゲートＧ」との間に直列接続されているといえる。
　さらに，引用発明は「Ｐチャネル半導体素子４Ａのゲート」には，「論理回路３６」を介して「遅延回路１３」が接続されるものであるから，「出力信号Ａ」が「遅延回路１３」及び「論理回路３６」を介して「Ｐチャネル半導体素子４Ａのゲート」に入力されるものと認められる。
　してみると，引用発明の「Ｐチャネル半導体素子４Ａ」は，本件補正発明の「前記遅延回路で遅延された前記指令信号に基づいて、前記電源と前記制御電極とを接続する第２スイッチ素子」に相当し，また，引用発明の「抵抗７」は，本件補正発明の「第２スイッチ素子と前記制御電極との間に直列接続された第２抵抗部」に相当する。
（エ）電子回路において，並列接続された抵抗の合成抵抗値が，並列接続される各抵抗の抵抗値より小さくなることは技術常識である。
　したがって，引用発明において「抵抗７」の抵抗値は，「抵抗５」と「抵抗９」を合わせた抵抗と「抵抗７」とが並列接続された状態の抵抗値が、「抵抗５」と「抵抗９」を合わせた抵抗の抵抗値よりも小さくなるよう設定されていることは明らかである。
イ　したがって，本件補正発明と引用発明とを対比すると，両者は，以下の点で一致し，また，相違している。 
＜一致点＞
「半導体素子の制御電極に一端が接続された第１抵抗部と，半導体素子のオン状態を指令する指令信号に基づいてオン状態になり，電源と前記第１抵抗部の他端とを接続する第１スイッチ素子とを備える半導体素子の駆動回路において，
　前記指令信号を予め規定された時間だけ遅延させる遅延回路と，
　前記遅延回路で遅延された前記指令信号に基づいて，前記電源と前記制御電極とを接続する第２スイッチ素子と，
　前記第２スイッチ素子と前記制御電極との間に直列接続された第２抵抗部と，
　を備え，
　前記第２抵抗部の抵抗値は、前記第１抵抗部と前記第２抵抗部とが並列接続された状態の抵抗値が、前記第１抵抗部の抵抗値よりも小さくなるよう設定されている，
　半導体素子の駆動回路。」
＜相違点＞
　本件補正発明は「前記遅延回路の時定数は、前記指令信号が入力されてから、半導体素子のターンオン動作中における急峻な電流の変化が生じた後に、前記遅延回路の遅延が終了する時刻が到来するように設定されて」いるのに対して，引用発明では「遅延回路１３」の時定数に関してその旨の特定がされていない点。
（４）相違点についての検討
　上記相違点について検討する。
　引用発明は，「ゲート抵抗とターンオン時間には相関関係があり、ターンオン時間短縮にはゲート抵抗値の低減が効果的である。しかし、ゲート抵抗値を下げると、トレンチゲート型絶縁ゲート型半導体素子の場合にはプレーナ型以上にスイッチング特性も早くなり
ターンオン時の電圧の立ち下がり（−ｄＶ／ｄｔ）がより急峻になり、コレクタ電流の立ち上がり（ｄＩ／ｄｔ）の増大による半導体素子の破損や、サージ電圧の増大による絶縁ゲート型半導体素子と逆並列に接続されたダイオード素子の破損、ＥＭＩノイズの誘発、負荷への悪影響が懸念される
　ここで，引用文献１のゲート回路の動作タイムチャートである図２を参照すると，「ワンショット時間」に相当する「ｔ１」時間経過後のターンオン動作中に，「コレクタ電流Ｉｃ」が急増し急峻な電流の変化を示しており，そして，その時点では，「Ｐチャネル半導体素子４Ａが一旦オフ」とするものであり，（ｄＩ／ｄｔ）の増大を防止しているものと認められ，その後に「遅延回路１３」の遅延時間（「ｔ３」）が到来していることが読み取れる。
　してみると，引用発明においては，上記課題を鑑みれば，「遅延回路１３」の時定数は，出力信号Ａのオン信号が入力されてから，絶縁ゲート型半導体素子のターンオン動作中における急峻な電流の変化が生じた後に，「遅延回路１３」の遅延が終了する時刻が到来するように設定されているものと認められる
　したがって，相違点は実質的な相違点ではない。
　よって，本件補正発明は，引用文献１に記載された発明である。また，引用文献１に記載された発明に基づいて本件補正発明をすることは，当業者にとって容易である。したがって，本件補正発明は，特許法第２９条第１項第３号，同条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
　なお、審判請求人は、審判請求書において、「しかしながら、引用文献１の第１０４〜第１１９段落を参照すると、実施例１１は、実施例１０と同様に、まず、ワンショット信号発生回路３２からのワンショット信号によりＰチャネル半導体素子４Ａを一定期間だけオン状態にして、抵抗７を経由した大電流を絶縁ゲート型半導体素子１０に供給し、その後に、Ｐチャネル半導体素子２Ａ、抵抗９及び抵抗５のルートを介して電流を供給することで絶縁ゲート型半導体素子１０をソフトにターンオンさせるものである。本願請求項１に係る発明は、まず、第１スイッチ素子をオン状態として第１抵抗部を介して半導体素子の制御電極に電流を供給し、その後に、遅延回路で遅延された指令信号に基づいて第２スイッチ素子をオン状態にして、第１抵抗部と第２抵抗部との並列回路（抵抗値が第１抵抗部の抵抗値よりも小さくなるように設定された回路）を介して半導体素子の制御電極に電流を供給するものであり、引用文献１とは真逆であることから、審査官殿の上記認定は失当である。」という旨を主張している。
　しかしながら，引用発明においても，「ターンオン後は，Ｐチャネル半導体素子２Ａ，抵抗９及び抵抗５の充電ルートに加え，再び遅延回路１３の出力信号によりＰチャネル半導体素子４Ａがオンになって抵抗７を介したルートによって正バイアス状態になる」ものであって，遅延回路の遅延された時間後は，Ｐチャネル半導体素子２Ａ，抵抗９及び抵抗５の充電ルートと，Ｐチャネル半導体素子４Ａがオンになって抵抗７を介したルートの並列回路によって絶縁ゲート型半導体素子のゲートに電流が供給されるものであって，上記主張を採用することはできない。
（５）結語 
　以上検討したとおり，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって，上記補正の却下の決定の結論のとおり決定する。
 
第３．本願発明について 
１．本願発明 
　令和２年４月６日付けの手続補正（本件補正）は，上記のとおり却下されたので，本願の請求項１ないし６に係る発明は，令和１年１０月９日に補正された特許請求の範囲の請求項１ないし６に記載された事項により特定されるものであるところ，その請求項１に係る発明（以下「本願発明」という。）は上記第２の１．に本件補正前の請求項１として記載したとおりのものである。
２．原査定の拒絶の理由
　原査定の拒絶の理由は，
（理由１）
　この出願の請求項１，２，４，６に係る発明は，その出願前に日本国内又は外国において，頒布された下記の引用文献１に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。
（理由２）
　この出願の請求項１ないし６係る発明は，その出願前に日本国内又は外国において，頒布された又は気通信回線を通じて公衆に利用可能となった引用文献１ないし２に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
引用文献１：特開２００６−３４０５７９号公報
引用文献２：特開２０１５−１７７６９４号公報
３．引用文献，引用発明 
　原査定の拒絶の理由で引用された引用文献１及びその記載事項並びに引用発明は，上記第２の２．（２）引用文献，引用発明で説示したとおりである。
４．対比・判断 
　本願発明は，上記第２の２．で検討した本件補正発明の発明特定事項である，「前記第２スイッチ素子と前記制御電極との間に直列接続された第２抵抗部」，及び「前記第２抵抗部の抵抗値は、前記第１抵抗部と前記第２抵抗部とが並列接続された状態の抵抗値が、前記第１抵抗部の抵抗値よりも小さくなるよう設定されている」という構成を省いたものである。
　そうすると，本願発明と引用発明は，上記相違点で相違するが，上記相違点は，上記第２の２．（４）で相違点について説示したのと同様の理由で実質的な相違点ではない。
　したがって，本願発明は，引用文献１に記載された発明である。また，引用文献１に記載された発明に基づいて当業者が容易に発明することができたものである。
第４．むすび 
　以上のとおり，本願の請求項１に係る発明は，引用文献１に記載された発明であり，また，引用文献１に記載された発明に基づいて当業者が容易に発明することができたものであるから，特許法第２９条第１項第３号，特許法第２９条第２項の規定により特許を受けることができないから，他の請求項について検討するまでもなく，本願は拒絶されるべきものである。
　よって，結論のとおり審決する。