(57)【要約】（課題）短時間で確実な書き込みを行なうことができ、且つ、簡易な回路構成からなる書き込み回路を有する不揮発性半導体記憶装置を提供する。 （解決手段）電圧の印加によって高抵抗状態と低抵抗状態とが切り替わる抵抗記憶素子を有する不揮発性半導体記憶装置において、前記抵抗記憶素子に電源を供給し、前記抵抗記憶素子の一端に第１の電圧を発生させる電圧印加回路と、所定のしきい値電圧を有し、前記第１の電圧が所定のしきい値電圧に達したことを検出するモニタ回路と、前記モニタ回路の前記検出に基づいて、前記電圧印加回路から前記抵抗記憶素子への電源供給を制限する遮断回路とを有する。【選択図】図５
2008012871.tif 000002
【特許請求の範囲】
【請求項１】
電圧の印加によって高抵抗状態と低抵抗状態とが切り替わる抵抗記憶素子を有する不揮発性半導体記憶装置において、
前記抵抗記憶素子に電源を供給し、前記抵抗記憶素子の一端に第１の電圧を発生させる電圧印加回路と、
所定のしきい値電圧を有し、前記第１の電圧が所定のしきい値電圧に達したことを検出するモニタ回路と、
前記モニタ回路の前記検出に基づいて、前記電圧印加回路から前記抵抗記憶素子への電源供給を制限する遮断回路とを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記遮断回路は、前記モニタ回路の前記検出に基づいて、前記電圧印加回路から前記抵抗記憶素子への電流供給を遮断する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記遮断回路は、前記モニタ回路の前記検出に基づいて、前記電圧印加回路から前記抵抗記憶素子への電圧印加を遮断する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記モニタ回路はＣＭＯＳ構造を有する入力部を有し、前記しきい値電圧が前記入力部のしきい値電圧である
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記入力部はｐＭＯＳ構造とｎＭＯＳ構造とを備え、ｐＭＯＳのゲート幅がｎＭＯＳのゲート幅よりも広い
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
前記モニタ回路は、前記第１の電圧が所定のしきい値電圧に達したときに、内部の論理が変化する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記抵抗記憶素子に電圧を印加する前に、前記抵抗記憶素子の一端を所定の電圧に確定するプリチャージ回路を有する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項８】
前記プリチャージ回路は、前記抵抗記憶素子に前記第１の電圧を印加する前に、その内部のトランジスタをオンして前記抵抗記憶素子の一端を所定の電圧とした後、前記内部のトランジスタをオフする
ことを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記電圧印加回路はカレントミラー回路を有し、前記カレントミラー回路により、前記抵抗記憶素子へ電源を供給する
ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項１０】
前記遮断回路は、前記カレントミラー回路の一方の電流経路を遮断する
ことを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項１１】
前記抵抗記憶素子と基準電圧Ｖｓｓとの間に、前記抵抗記憶素子が複数配置されたメモリ素子アレイの中から前記抵抗記憶素子を選択するセル選択トランジスタを備え、
前記セル選択トランジスタはｎＭＯＳからなり、前記カレントミラー回路を構成するトランジスタはｐＭＯＳである
ことを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１２】
前記電圧印加回路により、前記抵抗記憶素子の両端に、前記抵抗状態を切り変えることが可能な電圧が印加され、
前記抵抗状態を切り変えることが可能な電圧が印加された後、前記抵抗記憶素子の抵抗状態の最初の切り替わりの際に、前記電圧印加回路から前記抵抗記憶素子への電源供給を制限する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記電圧印加回路により、前記抵抗記憶素子の両端に、前記抵抗状態を切り変えることが可能な電圧が印加され、
前記抵抗状態を切り変えることが可能な電圧が印加されてから、所定時間経過後に、前記抵抗状態が切り替わる
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項１４】
前記所定の時間経過後に、前記抵抗状態が切り替わり始めた後、切り替わりが終わる前に、前記第１の電圧が前記しきい値に達する
ことを特徴とする請求項１３に記載の不揮発性半導体記憶装置。
【請求項１５】
電圧の印加によって高抵抗状態と低抵抗状態とが切り替わる抵抗記憶素子を有する不揮発性半導体記憶装置において、
前記抵抗記憶素子が高抵抗状態のときに、前記抵抗記憶素子に電源を供給し、前記抵抗記憶素子の一端に第１の電圧を発生させる第１の電圧印加回路と、
前記抵抗記憶素子が低抵抗状態のときに、前記抵抗記憶素子に電源を供給し、前記抵抗記憶素子の一端に前記第１の電圧より低い第２の電圧を発生させる第２の電圧印加回路と、
所定のしきい値電圧を有し、前記第１の電圧が第１のしきい値電圧に達したことを検出する第１のモニタ回路と、
所定のしきい値電圧を有し、前記第１の電圧が第２のしきい値電圧に達したことを検出する第２のモニタ回路と、
前記第１のモニタ回路の前記検出に基づいて、前記第１の電圧印加回路から前記抵抗記憶素子への電流供給を遮断する第１の遮断回路と、
前記第２のモニタ回路の前記検出に基づいて、前記第２の電圧印加回路から前記抵抗記憶素子への電圧印加を遮断する第２の遮断回路とを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１６】
前記第２のモニタ回路は、前記第２の電圧が前記所定のしきい値電圧に達して内部の論理が変化した後、前記第２の電圧が前記所定のしきい値より下降した場合に、前記変化後の論理を維持する
ことを特徴とする請求項１５に記載の不揮発性半導体記憶装置。
【請求項１７】
前記第２のモニタ回路は、更に、前記論理が変化しない状態に保持された後、前記保持された状態を外部から解除する機能を有する
ことを特徴とする請求項１６に記載の不揮発性半導体記憶装置。
【請求項１８】
前記安定動作用回路は、２つのＮＡＮＤ回路を組み合わせたフリップフロップ回路を有し、
前記フリップフロップ回路により、前記第２の電圧が前記所定のしきい値電圧に達して内部の論理が変化した後、前記第２の電圧が前記所定のしきい値より下降した場合に、前記変化後の論理を維持する
ことを特徴とする請求項１６に記載の不揮発性半導体記憶装置。
【請求項１９】
電圧の印加によって高抵抗状態と低抵抗状態とが切り替わる抵抗記憶素子を有する不揮発性半導体記憶装置において、
前記抵抗記憶素子に電源を供給し、前記抵抗記憶素子を含むメモリセルの所定箇所に第１の電圧を発生させる電圧印加回路と、
所定のしきい値電圧を有し、前記第１の電圧が所定のしきい値電圧に達したことを検出するモニタ回路とを有し、
前記モニタ回路の前記検出に基づいて、前記電圧印加回路から前記抵抗記憶素子への電源供給を制限する
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
前記不揮発性半導体記憶装置は、ＲＲＡＭ（Resistance Random Access Memory）と呼ばれ、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子をメモリセルに用いる。そして、抵抗記憶素子の高抵抗状態と低抵抗状態とを、例えば情報の“０”と“１”とに対応づける。【０００３】
抵抗記憶素子の代表例としては、遷移金属を含む酸化物材料が知られているが、上記のような特性を有する抵抗記憶素子は、一般に、高抵抗状態から低抵抗状態へ、或いは、低抵抗状態から高抵抗状態へ遷移した場合に、その抵抗値の変化が大きく、また、その抵抗値が急激に変化する。そこで、データを書き込む際に、抵抗記憶素子に過剰な電流が流れてしまうという現象を防止するために、ＲＲＡＭには、所定のタイミングで電流を制限すること（電流コンプライアンス）が必要になる。【０００４】
従来、このような電流コンプライアンスの機能を実現する方法として、電流制限を行いながら、抵抗記憶素子への電源供給をパルス状に行なう方法が提案されているが、このような方法では、電流制限回路を設ける必要があることに加えて、正しくセット動作が行なわれたか否かをチェックする、いわゆるベリファイ動作を行なうことが必要になる。そのため、回路が複雑になり回路規模が大きくなってしまう上に、書き込み時間が長くなるという欠点がある。【０００５】
また、上記の書き込み時間に関する欠点を解消するものとして、抵抗記憶素子の抵抗値の変化を監視し、その監視した状態をフィードバックさせて、抵抗記憶素子への電源供給を切断するという方法も提案されている（特許文献１参照）。【０００６】
特許文献１によれば、抵抗記憶素子の一端の電圧値を監視し、監視した結果をセンスアンプ回路に入力する。一方、複数の抵抗素子（リファレンス抵抗）により前記センスアンプ回路のリファレンス電圧を作成し、抵抗記憶素子の抵抗値が所定のリファレンス抵抗の抵抗値まで変化したときに、書き込みを停止する。【０００７】
【特許文献１】特開２００４−２３４７０７号公報
【発明の開示】
【０００８】
（発明が解決しようとする課題）
【０００９】
しかしながら、特許文献１に記載されている方法では、リファレンス抵抗を組み合わせてリファレンス電圧を作成しているため、センスアンプ回路の他に、リファレンス抵抗を新たに設ける必要があり、相変わらず、回路が大規模化するという問題が残る。
【００１０】
本発明は上記のような問題点に鑑みてなされたものであり、短時間で確実な書き込みを行なうことができ、且つ、簡易な回路構成からなる書き込み回路を有する不揮発性半導体記憶装置を提供することを目的とする。
【００１１】
（課題を解決するための手段）
上記の課題について、本発明者らは、書き込み中に抵抗記憶素子の抵抗状態が変化するという（フラッシュメモリ等には無い）特性を利用した、新規な回路構成によって解決可能であることを見出し、本発明をなすに至った。
【００１２】
すなわち、書き込みの際に、抵抗記憶素子に高電圧を印加し、その抵抗状態を変化させる。そして、前記抵抗状態の変化に応じて変化する（書き込み回路内の）電圧に注目し、当該電圧を所定のしきい値を有するモニタ回路で受け、当該電圧の変化をトリガとして、瞬時に抵抗記憶素子への電源供給を制限することによって、課題の解決を実現する。
【００１３】
本発明の一観点によれば、電圧の印加によって高抵抗状態と低抵抗状態とが切り替わる抵抗記憶素子を有する不揮発性半導体記憶装置であって、前記抵抗記憶素子に電源を供給し、前記抵抗記憶素子の一端に第１の電圧を発生させる電圧印加回路と、所定のしきい値電圧を有し、前記第１の電圧が所定のしきい値電圧に達したことを検出するモニタ回路と、前記モニタ回路の前記検出に基づいて、前記電圧印加回路から前記抵抗記憶素子への電源供給を制限する遮断回路とを有する不揮発性半導体記憶装置が提供される。
【００１４】
また、本発明の他の観点によれば、電圧の印加によって高抵抗状態と低抵抗状態とが切り替わる抵抗記憶素子を有する不揮発性半導体記憶装置であって、前記抵抗記憶素子が高抵抗状態のときに、前記抵抗記憶素子に電源を供給し、前記抵抗記憶素子の一端に第１の電圧を発生させる第１の電圧印加回路と、前記抵抗記憶素子が低抵抗状態のときに、前記抵抗記憶素子に電源を供給し、前記抵抗記憶素子の一端に前記第１の電圧より低い第２の電圧を発生させる第２の電圧印加回路と、所定のしきい値電圧を有し、前記第１の電圧が第１のしきい値電圧に達したことを検出する第１のモニタ回路と、所定のしきい値電圧を有し、前記第１の電圧が第２のしきい値電圧に達したことを検出する第２のモニタ回路と、前記第１のモニタ回路の前記検出に基づいて、前記第１の電圧印加回路から前記抵抗記憶素子への電流供給を遮断する第１の遮断回路と、前記第２のモニタ回路の前記検出に基づいて、前記第２の電圧印加回路から前記抵抗記憶素子への電圧印加を遮断する第２の遮断回路とを有する不揮発性半導体記憶装置が提供される。
【００１５】
また、本発明の他の観点によれば、電圧の印加によって高抵抗状態と低抵抗状態とが切り替わる抵抗記憶素子を有する不揮発性半導体記憶装置であって、前記抵抗記憶素子に電源を供給し、前記抵抗記憶素子を含むメモリセルの所定箇所に第１の電圧を発生させる電圧印加回路と、所定のしきい値電圧を有し、前記第１の電圧が所定のしきい値電圧に達したことを検出するモニタ回路とを有し、前記モニタ回路の前記検出に基づいて、前記電圧印加回路から前記抵抗記憶素子への電源供給を制限する不揮発性半導体記憶装置が提供される。
【００１６】
（発明の効果）
本発明によれば、書き込みの際に、抵抗記憶素子に高電圧を印加し、その抵抗状態を変化させる。そして、前記抵抗状態の変化に応じて変化する（書き込み回路内の）電圧に注目し、当該電圧の所定の変化をトリガとして、瞬時に抵抗記憶素子への電流供給を制限するので、短時間で確実な書き込みを行なうことが可能であり、且つ、そのような書き込み処理を簡易な回路で実現できる。
【００１７】
また、半導体プロセスにおける汎用の設計ツール及び設計手法を使用し、容易に回路設計を行なうことも可能である。
【図面の簡単な説明】
【００１８】
【図１】は、単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。
【図２】は、不揮発性半導体記憶装置におけるメモリセルの基本構成を示した図である。
【図３】は、メモリセル１０がマトリクス状に配置されたメモリセルアレイ２０を示す回路図である。
【図４】は、実施例１に係る周辺回路の概略構成を示すブロック図である。
【図５】は、実施例１に係るセットドライバ回路の一例を示す回路図である。
【図６】は、実施例１に係るセットドライバ回路の書き込み動作を示すタイミングチャートである。
【図７】は、実施例１に係るリセットドライバ回路の一例を示す回路図である。
【図８】は、実施例１に係るリセットドライバ回路の書き込み動作を示すタイミングチャートである。
【図９】は、ＣＭＯＳ構造を有するモニタ回路の入力部における、ｎＭＯＳのゲート幅とｐＭＯＳのゲート幅の比と、前記入力部のスレッシュホールド電圧との関係を示すグラフである。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明の実施形態に係る詳細を、図面を参照しながら説明する。【００２０】
（実施例１)
−抵抗記憶素子の基本動作−
まず、単極性抵抗記憶材料を用いた抵抗記憶素子の基本動作を、図を用いて説明する。図１は、単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。このグラフは、単極性抵抗記憶材料の典型例であるＴｉＯｘを用いた場合である。【００２１】
抵抗記憶素子の初期状態をａ点とする。このａ点から印加電圧を徐々に増加していくと、電流は曲線Ａに沿って徐々に増加する。印加電圧が更に大きくなり約１．５Ｖ（図中のｂ点）を超えると、抵抗記憶素子が高抵抗状態から低抵抗状態にスイッチ（セット）する。【００２２】
これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は曲線Ａの高抵抗状態から曲線Ｃ，Ｄで示した低抵抗状態に遷移する。なお、ｂ点からｃ点までの間、電流値が約２ｍＡで一定（直線Ｂ）になるが、これは、電流制限を施しているためである。すなわち、抵抗記憶素子は、ｂ点の時点で既に低抵抗状態に遷移している。【００２３】
従って、仮に電流制限を外した場合には、曲線Ｄを、ｄ点を超えて１．５Ｖまで延長したときの値の大電流が抵抗記憶素子に流れることになり、抵抗記憶素子が破損する可能性がある。【００２４】
次に、ｃ点の時点で上記電流制限が外される。そして、ｃ点から徐々に電圧を減少していくと、電流は曲線Ｃに沿って矢印の方向に変化し、その絶対値は徐々に減少する。反対に、印加電圧を再度徐々に増加していくと、電流は曲線Ｄに沿って矢印の方向に変化し、その絶対値は徐々に増加する。【００２５】
印加する正電圧を更に大きくし、約０．７Ｖ（ｄ点）を超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチ（リセット）する。これに伴い、曲線Ｅに沿って、電流の絶対値が急激に減少し、電流−電圧特性はｄ点からｅ点に遷移する。【００２６】
ｅ点に遷移後、ｅ点の状態から電圧を減少或いは増加していくと、電流は曲線Ａ沿って変化する。電圧がｂ点を超えない限り、この抵抗記憶素子は、そのまま高抵抗状態を維持する。【００２７】
以上のように、抵抗記憶素子としてＴｉＯｘを使用した場合、高抵抗状態では、印加電圧がｂ点の電圧（約１．５Ｖ）よりも低ければ、電流−電圧特性は曲線Ａに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧がｄ点（約０．７Ｖ）の電圧よりも低ければ、電流−電圧特性は曲線Ｃに沿って変化し、低抵抗状態が維持される。【００２８】
すなわち、抵抗記憶素子の抵抗状態がいずれの状態であっても、抵抗記憶素子への印加電圧が所定の電圧（ここでは、例えば０．７Ｖ）より低ければ安定であり、電源を切ってもその時点における抵抗状態が保たれる。【００２９】
なお、上記材料を用いて抵抗記憶素子を形成する場合、素子形成直後の初期状態では図１に示すような特性は得られない。抵抗記憶材料を高抵抗状態と低抵抗状態との間で可逆的に変化しうる状態にするためには、フォーミングと呼ばれる処理が必要になるケースもある。フォーミングは、抵抗記憶材料にセット電圧よりも高い電圧を印加する。一度フォーミングを行った後は、抵抗記憶素子が初期状態に戻ることはない。【００３０】
−メモリセルの基本構成−
次に、不揮発性半導体記憶装置におけるメモリセルの基本構成を、図２を使用して説明する。図２（ａ）は、不揮発性半導体記憶装置におけるメモリセルを示す回路図であり、図２（ｂ）は、不揮発性半導体記憶装置におけるメモリセルの構造を示す概略断面図である。なお、この図２は、従来の不揮発性半導体記憶装置および本実施例の不揮発性半導体記憶装置に共通した構成である。【００３１】
不揮発性半導体記憶装置のメモリセル１０は、図２（ａ）に示すように、抵抗記憶素子１２およびセル選択トランジスタ１４を有している。抵抗記憶素子１２は、その一端がビット線ＢＬに接続され、他端がセル選択トランジスタ１４のドレインＤに接続されている。セル選択トランジスタ１４のソースＳはソース線ＳＬに接続され、ゲートＧはワード線ＷＬに接続されている。【００３２】
抵抗記憶素子１２は、図２（ｂ）に示すように、一対の電極（１２ａ，１２ｃ）間に抵抗記憶材料１２ｂが狭持されたものである。ここで、抵抗記憶材料１２ｂは、例えばＴｉＯｘからなる単極性抵抗記憶材料である。なお、図２（ｂ）において、ビット線ＢＬは紙面と平行に伸びており、ソース線ＳＬおよびワード線ＷＬは、紙面の表から裏に向かって、すなわち紙面に対して垂直に伸びている。【００３３】
図３は、図２に示すメモリセル１０がマトリクス状に配置されたメモリセルアレイ２０を示す回路図の例である。このように、複数のメモリセル１０が列方向（図面縦方向）及び行方向（図面横方向）に隣接して配置される。【００３４】
行方向には、複数のワード線ＷＬ１，＊ＷＬ１，ＷＬ２，＊ＷＬ２・・・が配されており、行方向に並ぶメモリセル１０にそれぞれ接続されている。同じく、行方向には、ソース線ＳＬ１，ＳＬ２・・・が配され、行方向に並ぶメモリセル１０にそれぞれ接続されている。なお、本図では、ワード線２本につき１本の割合でソース線を設けた例を示したが、電源ノイズの発生量等との関係で、ワード線と同数或いはそれ以上のソース線を設けても良い。【００３５】
列方向には、複数のビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４・・・が配されており、列方向に並ぶメモリセル１０にそれぞれ接続されている。各ビット線ＢＬには、可変抵抗素子としての機能を有するビット線選択トランジスタ１６が設けられている。【００３６】
−書き込み・読み出し用の周辺回路−
次に、これまで説明したメモリセルに対して書き込み等の処理を行なう周辺回路について説明する。図４は、実施例１に係る周辺回路の概略構成を示すブロック図である。【００３７】
図４に示すように、上述したメモリセルアレイ２０に対する周辺回路は、メモリセル１０に対してデータの書き込みを行なうセットドライバ回路３０およびリセットドライバ回路４０と、メモリセル１０からデータの読み出しを行なう読み出し回路２８と、これらの回路を制御するコントロール回路２６等から構成される。【００３８】
なお、メモリセルアレイ２０には、アレイ状に配置されたメモリセル（ＭＳ１１〜ＭＳｉｊ）の他に、ワード線ＷＬを選択するワード線セレクタ２２や、ビット線ＢＬを選択するビット線セレクタ２４も含まれる。メモリセルアレイ２０におけるメモリセルの部分は、例えば、前述した図３で示した回路と同様の回路が対応するが、図４では、図示の便宜上、このメモリセルの部分について、回路中の配線を一部省略して記載している。【００３９】
メモリセル１０の選択は、このワード線セレクタ２２とビット線セレクタ２４によって行なわれる。また、ワード線セレクタ２２およびビット線セレクタ２４はアドレス線２５にも接続される。アドレス線２５へのアドレス設定は、コントロール回路２６により行なわれる。【００４０】
＜セットドライバ回路＞
セットドライバ回路３０は、書き込みの際に選択されたメモリセル１０に所定の電圧（および電流）を印加する電圧印加回路３２と、ビット線の電圧を検出するモニタ回路３４と、モニタ回路３４からの通知を受けてメモリセル１０への電源供給を遮断する遮断回路３６等から構成される。【００４１】
また、セットドライバ回路３０は、書き込みを行なう前にビット線ＢＬの電圧を所定の値にセットするプリチャージ回路３８を有する。プリチャージ回路３８は、書き込み処理における誤動作を回避する。【００４２】
＜リセットドライバ回路＞
リセットドライバ回路４０は、書き込みの際に選択されたメモリセル１０に所定の電圧（および電流）を印加する電圧印加回路４２と、ビット線の電圧を検出するモニタ回路４４と、モニタ回路４４からの通知を受けてメモリセル１０への電源供給を遮断する遮断回路４６等から構成される。【００４３】
また、リセットドライバ回路４０は、書き込みを行なう前にビット線ＢＬの電圧を所定の値にセットするプリチャージ回路４８を有する。プリチャージ回路４８は、書き込み処理における誤動作を回避する。【００４４】
＜コントロール回路＞
コントロール回路２６は、ＣＰＵ（Central Processing Unit）２６ａや、ＣＰＵ２６ａについての制御用プログラムを格納するメモリ２６ｂ、これらの間で信号を伝送するバス２６ｃ等から構成される。【００４５】
コントロール回路２６は、上記のような構成を備えるとともに、制御信号２７ａ，２７ｂを介して（経由して）、セットドライバ回路３０およびリセットドライバ回路４０における書き込み動作を制御し、また、制御信号２７ｃにより、読み出し回路２８における読み出し動作を制御する。その際、コントロール回路２６は、制御信号２７ｄにより、メモリセルアレイ２０についても制御を行なう。【００４６】
＜読み出し回路＞
読み出し回路２８内には、センスアンプ（不図示）を有し、当該センスアンプによりビット線ＢＬの電圧を測定して、選択されたメモリセルの記憶状態を認識する。【００４７】
―セットドライバ回路の回路構成例―
次に、図４に示した回路（メモリセルアレイ２０およびその周辺回路）の個々のブロックについて、図を用いて説明する。最初に、セットドライバ回路３０について説明する。図５は、実施例１に係るセットドライバ回路の一例を示す回路図である。【００４８】
＜メモリセルアレイ＞
メモリセルアレイ２０は、図に示すように、ビット線ＢＬと基準電圧Ｖｓｓの間に配置される。本図においては、図示の便宜上、メモリセルアレイ２０内に存在する多数のメモリセルのうち、１つだけを代表して記載している。他のメモリセルは、図に示したメモリセル１０と並列に配置されている。【００４９】
メモリセル１０内では、図に示すように、抵抗記憶素子１２とセル選択トランジスタ１４（ＴＲ１１）とが直列に接続されている。具体的には、抵抗記憶素子１２の一方の端はビット線ＢＬに接続され、他方の端がＴＲ１１のドレインＤに接続される。また、ＴＲ１１のソースＳは基準電圧Ｖｓｓに接続され、ＴＲ１１のゲートＧはワード線ＷＬに接続される。【００５０】
この抵抗記憶素子１２の抵抗値は、低抵抗状態における抵抗値は数ｋΩであり、高抵抗状態における抵抗値は数１０ｋ〜１０００ｋΩになる。抵抗記憶素子１２は、通常の抵抗体と異なり、抵抗値に対する面積依存性が非常に小さい。【００５１】
抵抗記憶素子１２に直列に接続されるセル選択トランジスタ１４は、抵抗記憶素子１２と同数設ける必要があるため、できるだけ小さい面積であることが望ましい。【００５２】
面積が小さいセル選択トランジスタ１４の一例としては、ゲート幅とゲート長の比が２．８（ゲート幅＝０．５ｕｍ／ゲート長＝０．１８ｕｍ）となる構造が考えられる。このような構造を用いた場合、オン抵抗が２ｋΩ程度のセル選択トランジスタ１４を形成することが可能である。このようなセル選択トランジスタ１４を使用する場合には、セル選択トランジスタ１４に必要な電圧が印加されるように、低抵抗状態における抵抗値が４ｋΩ程度（且つ、リセット動作時の最大電流が数１００μＡ程度）になるような抵抗記憶素子１２を使用することが望ましい。【００５３】
＜セット電圧印加回路＞
セット電圧印加回路３２は、図５に示すように、ＴＲ３２とＴＲ３３とを有するカレントミラー回路により構成される。カレントミラー回路は、電源Ｖｄｄに接続される安定電源である。カレントミラー回路において、電源Ｖｄｄに接続される側と反対側の端は、図に示すように、ビット線ＢＬおよびＴＲ３１のドレインＤに接続される。【００５４】
ここで、不揮発性半導体装置のメモリ容量密度を高めるため、メモリセル１０内のセル選択トランジスタ１４（ＴＲ１１）をｎＭＯＳとするとともに、前記カレントミラー回路を構成するトランジスタ（ＴＲ３２，ＴＲ３３）をｐＭＯＳとすることが好適である。【００５５】
ＴＲ３１は、セット電圧印加回路３２と後述の遮断回路３６との間に設けられ、書き込み時におけるセットドライバ回路３０の動作を有効にする。ＴＲ３１のドレインＤはＴＲ３２のソースＳ、すなわちノードＮ１に接続され、ＴＲ３１のソースＳは遮断回路３６（具体的には、ＴＲ３４のドレインＤ）と接続される。また、ＴＲ３１のゲートＧは、書き込みを許可するセットライトイネーブル信号ＳｅｔＷＥに接続される。書き込み処理を行なう場合には、このＳｅｔＷＥ信号を、予めＨｉｇｈレベル（例えば、約１．５〜１．７Ｖ）にしてから行なう。【００５６】
＜遮断回路＞
遮断回路３６は、図に示すように、前述のＴＲ３１と基準電圧Ｖｓｓとの間に設けられる。遮断回路３６は、例えば、ＴＲ３１と基準電圧Ｖｓｓの間に配置されたトランジスタＴＲ３４を有し、そのドレインＤがＴＲ３１のソースＳに接続される。また、ＴＲ３４のソースＳは基準電圧Ｖｓｓに接続され、ＴＲ３４のゲートＧにはモニタ回路３４の出力が接続される。なお、基準電圧Ｖｓｓは、例えば接地（ＧＮＤ）レベルとしても良い。また、トランジスタＴＲ３４は、例えばｎＭＯＳ構造を有する。【００５７】
＜モニタ回路＞
モニタ回路３４は、例えば、図に示すように、直列に連結された２つのインバータＩＮ１１，ＩＮ１２から構成される。インバータＩＮ１１の入力はビット線ＢＬに接続され、その出力はインバータＩＮ１２の入力に接続される。インバータＩＮ１２の出力は、前述したように、遮断回路３６を構成するトランジスタＴＲ３４のゲートＧに接続される。【００５８】
ここで、ビット線ＢＬに接続されるインバータＩＮ１１については、そのスレッシュホールド電圧（しきい値電圧）を、低抵抗状態に遷移したことが認識できる値に設定する。このＩＮ１１のスレッシュホールドの値は、例えば、１．０Ｖ〜１．２Ｖであるが、抵抗記憶素子１２を構成する材料や、抵抗記憶素子１２の周辺回路の特性に応じて、その最適値を決定する。後段のインバータＩＮ１２については、特にこのような制限は無い。【００５９】
なお、本明細書では、「しきい値電圧」と「スレッシュホールド電圧」を、同義の用語として使用する。【００６０】
インバータＩＮ１１は、例えば、ｐＭＯＳ構造のトランジスタとｎＭＯＳ構造のトランジスタから構成されるＣＭＯＳ構造の入力部（不図示）を有する。そして、この入力部のスレッシュホールド電圧が、モニタ回路３４のスレッシュホールド電圧になる。【００６１】
ここで、前記ＣＭＯＳ構造の形態とスレッシュホールド電圧との関係について説明する。図９は、ＣＭＯＳ構造を有するモニタ回路の入力部における、ｎＭＯＳのゲート幅とｐＭＯＳのゲート幅の比と、前記入力部のスレッシュホールド電圧との関係を示すグラフである。【００６２】
図９に示すように、ｎＭＯＳのゲート幅とｐＭＯＳのゲート幅の比を変えることによって、スレッシュホールド電圧を制御することが可能である。具体的には、ｎＭＯＳのゲート幅とｐＭＯＳのゲート幅の比を１より大きくすることにより、すなわち、ｐＭＯＳのゲート幅をｎＭＯＳのゲート幅よりも広くすることにより、スレッシュホールド電圧を１．０V〜１．２Ｖにすることが可能である。【００６３】
なお、所定の配線ルール下において、ｎＭＯＳのゲート幅を０．３６μｍ，ｐＭＯＳのゲート幅を７．２μｍとして設計した場合、そのスレッシュホールド電圧を約１．１Ｖにすることが可能である。【００６４】
なお、本図では、モニタ回路３４を構成するインバータが２個の例を示したが、タイミングを調整するために、４個以上の偶数のインバータが直列に連結される構成としても良い。【００６５】
＜プリチャージ回路＞
プリチャージ回路３８は、図に示すように、電源Ｖｄｄとビット線ＢＬとの間に設けられる。プリチャージ回路３８は、例えば、ビット線ＢＬと電源Ｖｄｄとの間に配置され、ｐＭＯＳ構造からなるトランジスタＴＲ３５を有し、ＴＲ３５のドレインＤが電源Ｖｄｄに接続される。また、ＴＲ３５のゲートＧはコントロール回路２６からの制御信号ＰｒＳＥＴに接続され、ＴＲ３５のソースＳがビット線ＢＬに接続される。【００６６】
―セットドライバ回路の書き込み動作―
次に、上記セットドライバ回路３０の書き込み動作について説明する。図６は、実施例１に係るセットドライバ回路の書き込み動作を示すタイミングチャートである。【００６７】
ステップ１：最初に、ビット線ＢＬをプリチャージする。すなわち、セットプリチャージ信号ＰｒＳＥＴをＬｏｗレベルにしてＴＲ３５をオンさせ、ビット線ＢＬを電源Ｖｄｄと略同じ電圧値になるようにする。なお、電源Ｖｄｄの電圧は、例えば約１．８Ｖとする。【００６８】
このように、プリチャージ回路３８は、抵抗記憶素子１２に電圧を印加する前に、抵抗記憶素子１２の一端を所定の電圧に確定する。【００６９】
ステップ２：次に、この状態でＳｅｔＷＥ信号を有効にする。すなわち、ＳｅｔＷＥ信号をＨｉｇｈレベルにしてＴＲ３１をオンさせる。このとき、既に、ステップ１のプリチャージ後にＴＲ３４がオン状態になっているから、ＴＲ３１がオンすることによって、ノードＮ１の電圧値が大幅に下がり、Ｌ１の経路に大電流が流れ易い状態になる。【００７０】
その結果、カレントミラー回路が作動して、Ｌ２の経路にも大電流が流れ易い状態になる。但し、この状態では、セル選択トランジスタ１４であるＴＲ１１がオフの状態になっているため、Ｌ２の経路には大電流が流れず、また、抵抗記憶素子１２に高電圧が印加されない。（すわなち、抵抗記憶素子１２はまだ高抵抗状態を維持している。）なお、この時点で、ステップ１のプリチャージによりＴＲ３５がオン状態となり、ビット線ＢＬの電圧値は、電源Ｖｄｄと略同じ値（約１．６Ｖ〜１．8Ｖ）になっている。【００７１】
ステップ３：次に、ビット線ＢＬのプリチャージを停止する。すなわち、セットプリチャージ信号ＰｒＳＥＴをＨｉｇｈレベル（例えば、約１．５Ｖ〜１．８Ｖ）に戻して、ＴＲ３５をオフさせる。【００７２】
このように、プリチャージ回路３８は、内部のトランジスタＴＲ３５をオンして抵抗記憶素子１２の一端を所定の電圧とした後、トランジスタ３５をオフしてプリチャージを停止する。【００７３】
ステップ４：次に、書き込みをしたいメモリセル１０を選択する。すなわち、コントロール回路２６により、アドレス線２５に対してアドレスを指定し、メモリセル１０のワード線ＷＬを有効にする。その結果、ワード線ＷＬがＨｉｇｈレベル（例えば、１．５〜１．７Ｖ）になり、セル選択トランジスタであるＴＲ１１がオンする。そして、ＴＲ１１がオンすると同時に、抵抗記憶素子１２にセット可能な高電圧（例えば、約１．６Ｖ）が印加される。なお、抵抗記憶素子に印加される電圧を、図６のグラフ「ＶＲ」に示す。【００７４】
ステップ５：次に、抵抗記憶素子１２がセットする。すなわち、セット可能な高電圧が所定時間（数ｎｓ〜５０ｎｓ）印加されることにより、抵抗記憶素子１２がセット状態になり、抵抗記憶素子１２が高抵抗状態から低抵抗状態に急激に遷移する。【００７５】
このように、電圧印加回路３２により、抵抗記憶素子１２の両端に、抵抗記憶素子１２の抵抗状態を切り変えることが可能な電圧が印加され、その後、（抵抗状態を切り変えることが可能な電圧が印加されてから）所定の時間が経過した後に、前記抵抗状態が切り替わる。【００７６】
ステップ６：次に、セット状態がモニタ回路により検出される。すなわち、抵抗記憶素子１２が低抵抗状態に遷移すると、それに応じて、ビット線ＢＬの電圧が急激に下降する。そして、ビット線ＢＬの電圧値がモニタ回路３４内のインバータＩＮ１１のスレッシュホールド電圧（例えば、約１．０Ｖ〜１．２Ｖ）よりも低い値になると、モニタ回路３４が作動する。【００７７】
インバータＩＮ１１のスレッシュホールド電圧については、モニタ回路３４の感度を高めるために、抵抗記憶素子１２が低抵抗状態に遷移する途中で、すなわち、前記抵抗状態が切り替わり始めた後、切り替わりが終わる前に、前記ビット線ＢＬの電圧値がインバータＩＮ１１のスレッシュホールド電圧値に達するような設定にすることが望ましい。【００７８】
モニタ回路３４は、ビット線ＢＬの電圧が所定のスレッシュホールド電圧値に達したときに、内部の論理素子の論理が変化（反転）する。すなわち、その電圧値がＬｏｗレベルの場合には、ＬｏｗレベルからＨｉｇｈレベルへ変化し、その電圧値がＨｉｇｈレベルの場合には、ＨｉｇｈレベルからＬｏｗレベルへ変化する。【００７９】
ステップ７：次に、抵抗記憶素子１２への電源供給が遮断される。すなわち、モニタ回路３４が抵抗記憶素子１２のセットを検出し、モニタ回路の出力信号ＳｔａｔＳＥＴがＬｏｗレベル（例えば、約０Ｖ〜０．５Ｖ）に変化する。このＳｔａｔＳＥＴによって、外部へセット完了を通知することができる。ＳｔａｔＳＥＴ信号がＬｏｗレベルになることにより、遮断回路３６内のＴＲ３４がオフし、Ｌ１の経路の電流が遮断される。【００８０】
そして、セット電圧印加回路３２内のカレントミラー回路が作動し、Ｌ２の経路に流れる電流が遮断される。なお、セットの場合、抵抗記憶素子１２の抵抗状態が切り替わってから、Ｌ１の経路の電流が遮断される迄の時間は、数ｎｓ〜数十ｎｓである。【００８１】
このように、遮断回路３６は、抵抗記憶素子へ供給する電流量を制限する電流制限回路の電流を制限する。ここで、電流制限回路は、上記カレントミラー回路であり、遮断回路３６は、このカレントミラー回路における一方の電流経路を遮断することにより、抵抗記憶素子へ供給する電流量を制限する。【００８２】
以上のようなステップにより、抵抗記憶素子１２を低抵抗状態にする（セットする）書き込みが確実に行なわれる。【００８３】
以上、抵抗記憶素子１２が最初に高抵抗状態の場合の書き込み動作について説明した。回路を単純化するために、低抵抗状態の抵抗記憶素子１２に対して上記のような書き込みを行なった場合には、低抵抗状態が変化せず、低抵抗状態をそのまま保持していることが望ましい。
この点については、カレントミラー回路の電流制限機能によって、抵抗記憶素子１２が低抵抗状態の場合における、当該抵抗記憶素子１２へ印加される電圧値は、抵抗状態が変化しない値（例えば０．６Ｖ以下）になる。したがって、上記のようなステップで書き込みを行なった場合、抵抗記憶素子１２の抵抗状態は、低抵抗状態のまま変化しない。そして、その低抵抗状態を保持したまま、すぐに、セット完了が外部に通知される。【００８４】
―リセットドライバ回路の回路構成例―
次に、リセットドライバ回路４０について説明する。図７は、実施例１に係るセットドライバ回路の一例を示す回路図である。【００８５】
＜メモリセルアレイ＞
メモリセルアレイ３０は、セットドライバ回路の項で既に説明しているため、ここでは説明を省略する。【００８６】
＜リセット電圧印加回路＞
リセット電圧印加回路４２は、図７に示すように、ＴＲ４２とＴＲ４３とを有するカレントミラー回路により構成される。カレントミラー回路は、電源Ｖｄｄに接続される安定電源である。カレントミラー回路において、電源Ｖｄｄに接続される側と反対側の端は、図に示すように、ビット線ＢＬおよびＴＲ４１のドレインＤに接続される。【００８７】
ここで、不揮発性半導体装置のメモリ容量密度を高めるため、メモリセル１０内のセル選択トランジスタ１４（ＴＲ１１）をｎＭＯＳとするとともに、前記カレントミラー回路を構成するトランジスタ（ＴＲ４２，ＴＲ４３）をｐＭＯＳとすることが好適である。【００８８】
ＴＲ４１は、リセット電圧印加回路４２と後述の遮断回路４６との間に設けられ、書き込み時におけるリセットドライバ回路４０の動作を有効にする。ＴＲ４１のドレインＤはＴＲ４２のソースＳ、すなわちノードＮ２に接続され、ＴＲ４１のソースＳは遮断回路４６（具体的には、ＴＲ４４のドレインＤ）と接続される。また、ＴＲ４１のゲートＧは、書き込みを許可するリセットライトイネーブル信号ＲｅｓｅｔＷＥに接続される。書き込み処理を行なう場合には、このＲｅｓｅｔＷＥ信号を、予めＨｉｇｈレベル（例えば、約１．５〜１．７Ｖ）にしてから行なう。【００８９】
＜遮断回路＞
遮断回路４６は、図に示すように、前述のＴＲ４１と基準電圧Ｖｓｓとの間に設けられる。遮断回路４６は、例えば、ＴＲ４１と基準電圧Ｖｓｓの間に配置されたトランジスタＴＲ４４を有し、そのドレインＤがＴＲ４１のソースＳに接続される。また、ＴＲ４４のソースＳは基準電圧Ｖｓｓに接続され、ＴＲ４４のゲートＧには、モニタ回路４４の出力が接続される。また、トランジスタＴＲ４４は、例えばｎＭＯＳ構造を有する。【００９０】
＜モニタ回路＞
モニタ回路４４は、例えば、図に示すように、１つのインバータＩＮ２１およびフリップフロップ回路ＦＦを有する。インバータＩＮ２１の入力はビット線ＢＬに接続され、その出力は、フリップフロップ回路ＦＦの一方の入力に接続される。【００９１】
ここで、インバータＩＮ２１については、そのスレッシュホールド電圧を、高抵抗状態に遷移したことが認識できる値に設定する。このＩＮ２１のスレッシュホールド電圧は、例えば、１．０Ｖ〜１．２Ｖであるが、抵抗記憶素子１２を構成する材料や、抵抗記憶素子１２の周辺回路の特性に応じて、その最適値を決定する。【００９２】
インバータＩＮ２１は、例えば、ｐＭＯＳ構造のトランジスタとｎＭＯＳ構造のトランジスタから構成されるＣＭＯＳ構造の入力部（不図示）を有し、この入力部のスレッシュホールド電圧が、モニタ回路４４のスレッシュホールド電圧になる。なお。インバータＩＮ２１におけるＣＭＯＳ構造の形態とスレッシュホールド電圧との関係は、セットドライバ回路内のモニタ回路と同様であるため、ここでは説明を省略する。【００９３】
フリップフロップ回路ＦＦは、例えば、２つのＮＡＮＤ回路（ＮＡ１，ＮＡ２）から構成される。遮断回路４６内におけるＴＲ４４のゲートＧには、このフリップフロップ回路ＦＦの出力が接続される。フリップフロップ回路ＦＦの一方の入力には、インバータＩＮ２１の出力が接続され、他方の入力には、Ｘ−ＳｔａｒｔＲＥＳＥＴ信号が接続される。Ｘ−ＳｔａｒｔＲＥＳＥＴ信号は、フリップフロップ回路ＦＦの出力（ＳｔａｔＲＥＳＥＴ信号）をＨｉｇｈレベルに設定する。【００９４】
フリップフロップ回路ＦＦは、リセットドライバ回路４０による書き込み動作が完了した後、ビット線ＢＬの電圧が降下した際に、その電圧変化によって遮断回路４６のＴＲ４４が再度オンして、リセットドライバ回路４０が再起動してしまうことを防止する。【００９５】
ここで、フリップフロップ回路ＦＦの基本的な動作を説明する。先ず、Ｘ−ＳｔａｒｔＲＥＳＥＴ信号を一旦ＬｏｗレベルにしてからＨｉｇｈレベルに戻し、その後、ＳｔａｔＲＥＳＥＴ信号をＨｉｇｈレベルに設定する。次に、書き込み動作によって、ビット線ＢＬの電圧が上昇し、ビット線ＢＬの電圧がインバータＩＮ２１の入力のスレッシュホールド電圧値を超えると、ＳｔａｔＲＥＳＥＴ信号がＨｉｇｈレベルからＬｏｗレベルに変化する。【００９６】
その後、例えば、ビット線ＢＬの電圧が下降し、インバータＩＮ２１の入力のスレッシュホールド電圧値よりも低下したとしても、ＳｔａｔＲＥＳＥＴ信号の電圧レベルがＬｏｗレベルになっているため、ＮＡＮＤ回路ＮＡ２の出力が変化せず、フリップフロップ回路ＦＦの内部の論理は変化しない。すなわち、フリップフロップ回路ＦＦの出力の論理は変化せず、ＳｔａｔＲＥＳＥＴ信号（ＴＲ４４のゲートＧへの入力信号）の電圧がＬｏｗレベルに保持される。【００９７】
また、再度書き込み動作を行なう場合には、Ｘ−ＳｔａｒｔＲＥＳＥＴ信号をＨｉｇｈレベルからＬｏｗレベルに変化させ、ＳｔａｔＲＥＳＥＴ信号をＨｉｇｈレベルに戻してやれば良い。ＳｔａｔＲＥＳＥＴ信号がＨｉｇｈレベルになったら、その後、Ｘ−ＳｔａｒｔＲＥＳＥＴ信号を（Ｌｏｗレベルから）Ｈｉｇｈレベルに戻す。このように、Ｘ−ＳｔａｒｔＲＥＳＥＴ信号は、フリップフロップ回路ＦＦを初期（初期待機）の状態にし、再度、動作を可能にするための機能を有する。【００９８】
このように、モニタ回路４４は、ビット線ＢＬの電圧が所定のスレッシュホールド電圧に達して内部の論理が変化した後、前記論理が再び変化をすることを防ぐ安定動作用回路としての機能を有する。更に、モニタ回路４４は、Ｘ−ＳｔａｒｔＲＥＳＥＴ信号により、必要に応じて、外部から論理の固定を解除可能とする機能を備える。【００９９】
なお、本図では、モニタ回路３４の入力部を構成するインバータが１個の例を示したが、タイミングを調整するために、３個以上の奇数のインバータが直列に連結される構成としても良い。【０１００】
＜プリチャージ回路＞
プリチャージ回路４８は、図に示すように、ビット線ＢＬと基準電圧Ｖｓｓとの間に設けられる。プリチャージ回路４８は、例えば、ビット線ＢＬと基準電圧Ｖｓｓとの間に配置され、ｎＭＯＳ構造からなるトランジスタＴＲ４５を有し、ＴＲ４５のドレインＤがビット線ＢＬに接続される。また、ＴＲ４５のゲートＧはコントロール回路２６からの制御信号ＰｒＲＥＳＥＴに接続され、ＴＲ４５のソースＳが基準電圧Ｖｓｓに接続される。【０１０１】
―リセットドライバ回路の書き込み動作―
次に、上記リセットドライバ回路４０の書き込み動作について説明する。図８は、実施例１に係るリセットドライバ回路の書き込み動作を示すタイミングチャートである。【０１０２】
ステップ１：最初に、ビット線ＢＬをプリチャージする。すなわち、リセットプリチャージ信号ＰｒＲＥＳＥＴをＨｉｇｈレベル（例えば、約１．５〜１．８Ｖ）にしてＴＲ４５をオンさせ、ビット線ＢＬを基準電圧Ｖｓｓと略同じ電圧値になるようにする。このように、プリチャージ回路４８は、抵抗記憶素子１２に電圧を印加する前段階で、抵抗記憶素子１２の一端を所定の電圧に確定し、回路の誤動作を防止する。【０１０３】
また、このとき、Ｘ−ＳｔａｒｔＲＥＳＥＴ信号をＨｉｇｈレベルからＬｏｗレベルに変化させ、ＳｔａｔＲＥＳＥＴ信号をＬｏｗレベルからＨｉｇｈレベルに変化させる。【０１０４】
なお、配線遅延や、トランジスタの特性ばらつき等によって、ＰｒＲＥＳＥＴ信号とＸ−ＳｔａｒｔＲＥＳＥＴ信号のどちらか一方の信号が、他の信号よりも早いタイミングで動作したとしても、回路は正しく動作する。【０１０５】
ステップ２：次に、書き込みをしたいメモリセル１０を選択する。すなわち、コントロール回路２６により、アドレス線２５に対してアドレスを指定し、メモリセル１０のワード線ＷＬを有効にする。その結果、ワード線ＷＬがＨｉｇｈレベル（例えば、１．５〜１．７Ｖ）になり、セル選択トランジスタであるＴＲ１１がオンする。【０１０６】
ステップ３：次に、ＲｅｓｅｔＷＥ信号を有効にする。すなわち、リセットドライバ回路４０を有効にするＲｅｓｅｔＷＥ信号をＨｉｇｈレベル（例えば、約１．５〜１．７Ｖ）にしてＴＲ４１をオンさせる。このとき、既に、ステップ１およびステップ２の処理により、プリチャージ回路４８のトランジスタＴＲ４５、遮断回路４６のＴＲ４４、メモリセル１０のＴＲ１１がオン状態になっているから、ＴＲ４１がオンすることによって、カレントミラー回路が作動して、Ｌ４の経路に大電流が流れ始める。【０１０７】
但し、この状態では、プリチャージ回路４８のトランジスタＴＲ４５がオンしているため、プリチャージ回路４８側に電流が流れ、メモリセル１０側のＬ０の経路には、殆ど電流が流れていない。そのため、この時点で、ビット線ＢＬの電圧も殆ど変わらず、ビット線ＢＬの電圧値は、基準電圧Ｖｓｓと略同じ値（約０Ｖ〜０．５Ｖ）を維持している。その結果、抵抗記憶素子１２に高電圧が印加されず、抵抗記憶素子１２は低抵抗状態を維持している。【０１０８】
ステップ４：次に、ビット線ＢＬのプリチャージを停止する。すなわち、ＰｒＲＥＳＥＴ信号をＬｏｗレベルに戻してＴＲ４５をオフし、プリチャージを停止する。また、プリチャージを停止するとともに、Ｘ−ＳｔａｒｔＲＥＳＥＴ信号をＬｏｗレベルからＨｉｇｈレベルから変化させる。そして、ＴＲ１１がオンすると同時に、抵抗記憶素子１２にセット可能な高電圧（約０．９Ｖ）が印加される。なお、抵抗記憶素子に印加される電圧を、図８のグラフ「ＶＲ」に示す。【０１０９】
ステップ５：次に、抵抗記憶素子１２がリセットする。リセット可能な高電圧が所定時間印加されることにより、抵抗記憶素子１２がリセット状態になり、抵抗記憶素子１２が低抵抗状態から高抵抗状態に急激に遷移する。抵抗記憶素子１２がリセットするために必要な時間（前記所定時間）は条件によって異なり、通常、数１００ｎｓ〜数１０ｍｓであるが、ここでは、図８に示すように、例えば８００ｎｓである。【０１１０】
このように、電圧印加回路４２により、抵抗記憶素子１２の両端に、抵抗記憶素子１２の抵抗状態を切り変えることが可能な電圧が印加され、（抵抗状態を切り変えることが可能な電圧が印加されてから）所定の時間経過後に、前記抵抗状態が切り替わる。【０１１１】
ステップ６：次に、リセット状態がモニタ回路により検出される。すなわち、抵抗記憶素子１２が高抵抗状態に遷移すると、それに応じて、ビット線ＢＬの電圧が急激に上昇する。そして、ビット線ＢＬの電圧値がモニタ回路４４内のインバータＩＮ２１のスレッシュホールド電圧（例えば、約１．０Ｖ〜１．２Ｖ）よりも高い値になると、モニタ回路４４が作動する。このとき、ＳｔａｔＲＥＳＥＴ信号によって、外部へリセットが完了したことを通知することができる。【０１１２】
このように、インバータＩＮ２１のスレッシュホールド電圧については、モニタ回路４４の感度を高めるために、抵抗記憶素子１２が低抵抗状態に遷移する途中で、すなわち、前記抵抗状態が切り替わり始めた後、切り替わりが終わる前に、前記ビット線ＢＬの電圧値がインバータＩＮ２１のスレッシュホールド電圧に達するような設定にすることが望ましい。【０１１３】
モニタ回路４４は、ビット線ＢＬの電圧がＬｏｗレベルからＨｉｇｈレベルに変化し、所定のスレッシュホールド電圧値に達したときに、内部の論理素子の論理が変化（反転）する。【０１１４】
ステップ７：次に、抵抗記憶素子１２への電源供給が遮断される。すなわち、モニタ回路４４が抵抗記憶素子１２のリセットを検出し、モニタ回路の出力信号ＳｔａｔＲＥＳＥＴがＨｉｇｈレベルからＬｏｗレベル（例えば、約０Ｖ〜０．５Ｖ）に変化させる。ＳｔａｔＲＥＳＥＴ信号がＬｏｗレベルに変化することにより、遮断回路４６内のＴＲ４４がオフし、Ｌ３の経路の電流が遮断される。【０１１５】
そして、電圧印加回路４２内のカレントミラー回路が作動し、Ｌ４の経路に流れる電流が遮断される。なお、リセットの場合、抵抗記憶素子１２の抵抗状態が切り替わってから、Ｌ４の経路の電流が遮断される迄の時間は、数ｎｓ〜数十ｎｓである。【０１１６】
このように、遮断回路４６は、抵抗記憶素子へ供給する電流量を制限する電流制限回路の電流を制限する。電流制限回路は、例えば、図７に示すように上記カレントミラー回路であり、遮断回路４６は、このカレントミラー回路における一方の電流経路を遮断することにより、抵抗記憶素子へ供給する電流量を制限する。【０１１７】
その後、Ｌ３の経路の電流が遮断されたことにより、上昇していたビット線ＢＬの電圧レベルが下降し、インバータＩＮ２１のスレッシュホールド電圧値よりも低下するが、ＳｔａｔＲＥＳＥＴ信号の電圧レベルがＬｏｗレベルになっているため、ＮＡＮＤ回路ＮＡ２の出力が変化せず、フリップフロップ回路ＦＦの内部の論理は変化しない。すなわち、フリップフロップ回路ＦＦの出力の論理は変化せず、ＳｔａｔＲＥＳＥＴ信号（ＴＲ４４のゲートＧへの入力信号）の電圧がＬｏｗレベルに保持される。【０１１８】
以上のようなステップにより、抵抗記憶素子１２を高抵抗状態にする（リセットする）書き込みが確実に行なわれる。【０１１９】
以上、抵抗記憶素子１２が最初に低抵抗状態の場合の書き込み動作について説明した。回路を単純化するために、高抵抗状態の抵抗記憶素子１２に対して上記のような書き込みを行なった場合には、高抵抗状態が変化せず、高抵抗状態をそのまま保持していることが望ましい。【０１２０】
この点については、例えば、抵抗記憶素子１２が最初から高抵抗状態の場合には、ステップ４において、抵抗記憶素子１２に高電圧を印加した直後に、ビット線ＢＬの電圧がモニタ回路２１のスレッシュホールド電圧値よりも高くなる。このことから、抵抗記憶素子１２の抵抗状態が変化する時間よりも短い時間（例えば数ｎｓ）で、抵抗記憶素子１２への電源供給を瞬時に遮断するように調整することにより、実現可能である。また、すぐに外部へリセット完了を通知する。【０１２１】
以上のように、本実施例によれば、抵抗記憶素子への書き込み回路を、主に、電界効果型トランジスタ（ＭＯＳ  ＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）から構成される素子を組み合わせた回路によって構成しているため、従来のＣＭＯＳ形成用プロセスを流用して、不揮発性記憶装置を簡易に製造することが可能となる。【０１２２】
また、リファレンス抵抗として、抵抗値に応じた所定の大きさを必要とする拡散抵抗やポリシリコン抵抗を設ける必要が無い。そのため、回路の大規模化が回避でき、大容量メモリの用途として好適である。【０１２３】
更には、抵抗記憶素子１２に大電流が流れる前に、瞬時に電流供給源を遮断するようにしたため、簡易な回路で済むというメリットがある。
【符号の説明】
【０１２４】
１０…メモリセル
１２…抵抗記憶素子
１２ａ、１２ｃ…一対の電極
１２ｂ…抵抗記憶材料
１４…セル選択トランジスタ
１６…ビット線選択トランジスタ
２０…メモリセルアレイ
２２…ワード線セレクタ
２４…ビット線セレクタ
２５…アドレス線
２６…コントロール回路
２６ａ…ＣＰＵ
２６ｂ…メモリ
２６ｃ…バス
２７ａ、２７ｂ、２７ｃ、２７ｄ…制御信号
２８…読み出し回路
３０…セットドライバ回路
３２、４２…電圧印加回路
３４、４４…モニタ回路
３６、４６…遮断回路
３８、４８…プリチャージ回路
４０…リセットドライバ回路
【図１】
2008012871.tif 000003
【図２】
2008012871.tif 000004
【図３】
2008012871.tif 000005
【図４】
2008012871.tif 000006
【図５】
2008012871.tif 000007
【図６】
2008012871.tif 000008
【図７】
2008012871.tif 000009
【図８】
2008012871.tif 000010
【図９】
2008012871.tif 000011
【手続補正書】
【提出日】平成21年2月10日(2009.2.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電圧の印加によって高抵抗状態と低抵抗状態とが切り替わる抵抗記憶素子を有する不揮発性半導体記憶装置において、
前記抵抗記憶素子が高抵抗状態のときに、前記抵抗記憶素子に電源を供給し、前記抵抗記憶素子の一端に第１の電圧を発生させる第１の電圧印加回路と、
前記抵抗記憶素子が低抵抗状態のときに、前記抵抗記憶素子に電源を供給し、前記抵抗記憶素子の一端に前記第１の電圧より低い第２の電圧を発生させる第２の電圧印加回路と、
所定のしきい値電圧を有し、前記第１の電圧が第１のしきい値電圧に達したことを検出する第１のモニタ回路と、
所定のしきい値電圧を有し、前記第１の電圧が第２のしきい値電圧に達したことを検出する第２のモニタ回路と、
前記第１のモニタ回路の前記検出に基づいて、前記第１の電圧印加回路から前記抵抗記憶素子への電流供給を遮断する第１の遮断回路と、
前記第２のモニタ回路の前記検出に基づいて、前記第２の電圧印加回路から前記抵抗記憶素子への電圧印加を遮断する第２の遮断回路とを有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２のモニタ回路は、前記第２の電圧が前記所定のしきい値電圧に達して内部の論理が変化した後、前記第２の電圧が前記所定のしきい値より下降した場合に、前記変化後の論理を維持することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２のモニタ回路は、更に、前記論理が変化しない状態に保持された後、前記保持された状態を外部から解除する機能を有することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記安定動作用回路は、２つのＮＡＮＤ回路を組み合わせたフリップフロップ回路を有し、
前記フリップフロップ回路により、前記第２の電圧が前記所定のしきい値電圧に達して内部の論理が変化した後、前記第２の電圧が前記所定のしきい値より下降した場合に、前記変化後の論理を維持することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【国際調査報告】
2008012871.tif 000012
2008012871.tif 000013
2008012871.tif 000014
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