【手続補正書】
【提出日】令和1年6月17日(2019.6.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パケットの送信元アドレスのビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位数字０９０、０８０，０７０の数字０を除いたそれぞれの数字に下位８桁の数字を結合した１０進数を２進数に変換したビット列、のそれぞれのビット列の、全体または部分またはハッシュ（以上を総称して、以下、アドレスのビット列という）でメモリをアドレス指定した位置にアドレスのビット列記憶有を示すビット１を記憶するビット列記憶方法であって、前記アドレスのビット列を上位ビット列と下位ビット列に分けた場合の上位ビット列で指定されるメモリ内の、メモリアレイの指定アドレス位置の並列記憶データ領域の前記下位ビット列をデコードしたビット列の中のビット１に対応する位置に、前記並列記憶データがメモリアレイ外に読み出され際に、その並列記憶データ領域の前記下位ビット列をデコードしたビット列の中のビット１に対応する位置にビット１を挿入した並列データを元に戻すことで、アドレスのビット列記憶有を示すビット１を記憶する方法を含むことを特徴とするアドレスの記憶方法またはアドレスのビット列記憶方法。
【請求項２】
請求項１に記載のアドレスのビット列記憶方法を適用したアドレスのビット列を記憶するメモリであって、記憶すべきアドレスのビット列を上位ビット列と下位ビット列に分け、前記上位ビット列でメモリアレイのアドレスを指定した場合に１時的に読み出される並列データの各ビットと、前記下位ビット列をデコーダでデコードした並列出力信号の各ビットと、のOR出力からなる並列データをラッチし、そのラッチ出力を前記メモリアレイの前記上位ビット列で指定した前記指定アドレス位置のデータ記憶領域に記憶することにより、記憶すべきアドレスのビット列の記憶有を示す一つのビット１をOR加算記憶する機能と、記憶されているか確認すべきアドレスのビット列を上位ビット列と下位ビット列に分け、前記上位ビット列で指定されるメモリアレイの指定アドレス位置から読み出される並列データの各ビットと、前記下位ビット列をデコーダでデコードした並列出力信号の各ビットと、のAND出力の並列データの各ビットの全ビット間のOR出力信号である、記憶されているか確認すべきアドレスのビット列の記憶有/無を示す信号を出力する機能とを備えたことを特徴とするメモリ。
【請求項３】
ビット０を記憶する信号入力時に、メモリから消去すべきアドレスのビット列を上位ビット列と下位ビット列に分け、前記上位ビット列で指定されるメモリアレイの指定アドレス位置から１時的に読み出される並列データの各ビットと、前記下位ビット列をデコーダでデコードした並列出力信号のビットの論理反転信号の各ビットと、のAND出力からなる並列データを前記メモリアレイの前記上位ビット列で指定した前記指定アドレス位置のデータ記憶領域に記憶することにより、消去すべきアドレスのビット列記憶無を示す一つのビット０を書き込む機能をさらに備えたことを特徴とする請求項２に記載のメモリ。
【請求項４】
前記メモリを初期設定する場合は、入力データ９から入力レジスタ４への入力のみを有効にして、全ての前記上位ビット列で指定されるメモリアレイの指定アドレス位置に全ビット０の入力データを書き込むことで行うことを特徴とする請求項２または請求項３に記載のメモリ。
【請求項５】
前記メモリのビットエラーチェックを行う場合には、前記メモリに、一定時間以内に書き込んだアドレスのビット列を別記憶素子に記憶しておき、そのアドレスのビット列の上位ビット列で指定されるメモリアレイの指定アドレス位置から読み出される並列データの各ビットと、前記アドレスのビット列の下位ビット列をデコーダでデコードした並列出力信号の各ビットとの、各論理積出力の並列出力信号のビットの全ビット間の論理和出力が０の場合に、ビットエラーと判断することを特徴とする請求項２から４に記載のメモリ。
【請求項６】
パケットの送信元アドレスのビット列またはセルのVPIおよびVCIのビット列または固定電話番号の下９桁の番号数字の１０進数を２進数に変換したビット列または携帯電話番号の上位番号数字０９０、０８０，０７０の数字０を除いた９，８，７のいずれかの数字に下位８桁の番号数字を結合した１０進数を２進数に変換したビット列、のいずれかのビット列の、全体ビット列、または、上位ビット列、または中位ビット列、または下位ビット列である部分ビット列、またはＣＲＣビット、またはハッシュ（以上を総称して、以下、アドレスのビット列という）を記憶するアドレスのビット列記憶方法であって、前記アドレスのビット列を記憶時は、前記アドレスのビット列を上位ビット列と下位ビット列に分けた場合の上位ビット列で、メモリのアドレスを指定し、そのメモリから読み出される並列データをＣＰＵに取り込むステップと、前記ＣＰＵに取り込んだ並列データに関して、前記下位ビット列の最下位ビットを０ビット目として上位ビットに向かってビット１のビットiのビット位置をＪiビット目とした場合に、前記並列データの前記下位ビット列をデコードしたビット列の最下位ビット列側の端のビットを０ビット目とした時、Σi exp((Ji)ln2)のビット数のビット目のビットを、そのビットとビット１の論理和のビットに変換した並列データを求めるステップと、その求めた並列データを、前記メモリのアドレスを前記上位ビット列で指定した位置に記憶するステップとを有し、前記アドレスのビット列を消去時は、前記アドレスのビット列を上位ビット列と下位ビット列に分けた場合の上位ビット列で、メモリのアドレスを指定し、そのメモリから読み出される並列データをＣＰＵに取り込むステップと、前記ＣＰＵに取り込んだ並列データに関して、前記下位ビット列の最下位ビットを０ビット目のビットとして、上位ビットに向かってビット１のビットiのビット位置をＪiビット目とした場合に、全ビットがビット０に設定され、前記並列データと同じビット長の、レジスタの左端を、前記並列データの前記下位ビット列をデコードしたビット列の最下位ビット側の端と対比した位置とした場合に、その左端のビットを０ビット目とした時、そのビットから右端に向かって、Σi exp((Ji)ln2)のビット数分、シフトした位置にビット１を挿入した状態のレジスタの全ビットを論理反転した各ビットと、前記並列データの各ビットとの、各論理積出力の並列データを求めるステップと、その求めた並列データを、前記メモリのアドレスを前記上位アドレスのビット列で指定した位置に記憶するステップとを有することを特徴とするアドレスのビット列記憶方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】本発明は、パケットの送信元アドレスのビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位数字０９０、０８０，０７０の数字０を除いたそれぞれの数字に下位８桁の数字を結合した１０進数を２進数に変換したビット列、のいずれかのビット列の全体または部分またはハッシュを記憶するアドレスの記憶方法またはアドレスのビット列記憶方法に関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】  本発明は、上記従来技術の問題点を鑑みて成されたもので、その目的とする所は、パケットの送信元アドレスのビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位数字０９０、０８０，０７０の数字０を除いたそれぞれの数字に下位８桁の数字を結合した１０進数を２進数に変換したビット列、のそれぞれのビット列の全体または部分またはハッシュ（以上を総称して、以下、アドレスのビット列という）を上位ビット列と下位ビット列に分け、前記上位ビット列で指定されるメモリ内のメモリアレイの指定アドレス位置から１時的に読み出される並列データの各ビットと、前記下位ビット列をデコーダでデコードした並列出力信号の各ビットとのOR出力からなる並列データを、前記上位ビット列で指定される、前記メモリアレイの指定アドレス位置に記憶することにより、記憶ビット長の長いビット列の記憶を可能とするアドレスの記憶方法またはアドレスのビット列記憶方法を提供することにある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】本発明（１）によれば、パケットの送信元アドレスのビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位数字０９０、０８０，０７０の数字０を除いたそれぞれの数字に下位８桁の数字を結合した１０進数を２進数に変換したビット列、のそれぞれのビット列の、全体または部分またはハッシュ（以上を総称して、以下、アドレスのビット列という）でメモリをアドレス指定した位置にアドレスのビット列記憶有を示すビット１を記憶するアドレスのビット列記憶方法であって、前記アドレスのビット列を上位ビット列と下位ビット列に分けた場合の上位ビット列でアドレス指定されるメモリ内のメモリアレイの指定アドレス位置の並列記憶データ領域の前記下位ビット列をデコードしたビット列の中のビット１に対応する位置に、前記並列記憶データがメモリアレイ外に読み出され際に、その並列記憶データ領域の前記下位ビット列をデコードしたビット列の中のビット１に対応する位置にビット１を挿入した並列データを元に戻すことで、アドレスのビット列記憶有を示すビット１を記憶する方法を含むことを特徴とするアドレスの記憶方法またはアドレスのビット列記憶方法を提供する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】本発明（２）によれば、本発明（１）に記載のアドレスのビット列記憶方法を適用したアドレスのビット列を記憶するメモリであって、記憶すべきアドレスのビット列を上位ビット列と下位ビット列に分け、前記上位ビット列で指定されるメモリアレイの指定アドレス位置から１時的に読み出される並列データの各ビットと、前記下位ビット列をデコーダでデコードした並列出力信号の各ビットと、のOR出力からなる並列データを前記メモリアレイの前記指定アドレス位置のデータ記憶領域に記憶することにより、記憶すべきアドレスのビット列の記憶有を示す一つのビット１をOR加算記憶する機能と、記憶されているか確認すべきアドレスのビット列を上位ビット列と下位ビット列に分け、前記上位ビット列で指定されるメモリアレイの指定アドレス位置から読み出される並列データの各ビットと、前記下位ビット列をデコーダでデコードした並列出力信号の各ビットと、のAND出力の並列出力データのビットの全ビット間のOR出力信号である、記憶されているか確認すべきアドレスのビット列の記憶有/無を示す信号を出力する機能とを備えたことを特徴とするメモリを提供する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】本発明（３）によれば、本発明（２）において、ビット０を記憶する信号入力時に、メモリから消去すべきアドレスのビット列を上位ビット列と下位ビット列に分け、前記上位ビット列で指定されるメモリセルアレイの指定アドレス位置から１時的に読み出される並列データの各ビットと、前記下位ビット列をデコーダでデコードした並列出力信号の各ビットの論理反転出力信号の各ビットと、のAND出力からなる並列データをラッチし、そのラッチ出力を前記メモリセルアレイの前記指定アドレス位置のデータ記憶領域に記憶することにより、消去すべきアドレスのビット列記憶無を示す一つのビット０を書き込む機能をさらに備えたことを特徴とするメモリを提供する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】以上、説明したように、本発明によれば、簡単な方法で記憶ビット長が長く、かつ、数の多い、パケットの送信元アドレスのビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位数字０９０、０８０，０７０の数字０を除いたそれぞれの数字に下位８桁の数字を結合した１０進数を２進数に変換したビット列、のそれぞれのビット列の、全体または部分またはハッシュを一つのメモリで記憶できるメモリを提供できる利点がある。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
【図１】本発明の第１実施例のアドレスのビット列を記憶する、メモリセルアレイとデコーダと入力レジスタと周辺回路を内蔵したメモリの構成を説明するための図
【図２】本発明の第２実施例のアドレスのビット列の記憶および消去する、メモリセルアレイとデコーダと入力レジスタと周辺回路を内蔵したメモリの構成を説明するための図
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】本発明の第１実施例を図１により説明する。本実施例は、パケットの送信元アドレスのビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位数字０９０、０８０，０７０の数字０を除いたそれぞれの数字に下位８桁の数字を結合した１０進数を２進数に変換したビット列、のそれぞれのビット列の、全体または部分またはハッシュに相当するアドレスのビット列を記憶するメモリセルアレイとデコーダと入力レジスタと周辺回路を内蔵したメモリの構成例である。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】図１において、１はアドレスのビット列を記憶するメモリ、２はメモリセルアレイ、３はデコーダ、４は入力レジスタ、５はライトイネーブル信号、６は上位ビット列である指定アドレス信号、７は下位ビット列である指定アドレス信号、９は入力データ、１０、１７，１８はOR回路、１１，１２はAND回路、１３，１４はメモリセルアレイ２の出力データ、１５はデコーダ３の入力全ビット０の出力信号、１６はデコーダ３の入力全ビット１の出力信号、１９はメモリ１の出力信号である。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】以下に図１の動作を説明する。最初にメモリ１にアドレスのビット列を記憶する動作を説明する。パケット転送システムのパケットの送信元アドレスを上位アドレスと下位アドレスに分けた場合の下位アドレスに相当するアドレスのビット列を上位ビット列と下位ビット列に分けた場合の上位ビット列（例えば１９ビット）の指定アドレス信号６で指定されるメモリセルアレイ２の指定アドレス位置から、読み出されるQ0からQ31の並列データの各ビットと、前記下位ビット列（例えば５ビット）の指定アドレス信号７をデコード回路３でデコードした並列出力信号の各ビットとを、AND回路とOR回路で演算し、その結果を入力レジスタ４内にある図には記してないラッチ回路でラッチし、そのラッチ出力をライトイネーブル信号５を有効にして、メモリセルアレイ２の前記指定アドレス位置に記憶する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】具体的には、デコーダ３に前記下位ビット列が全ビット０の信号が入力時の出力１５が１で、Q0（１３）が０の場合に、OR回路１７の出力は１となるので、Q0が０でもメモリセルアレイ２の前記上位ビット列の指定アドレス位置には、入力データとして、１が記憶される。一方、デコード３に前記下位ビット列が全ビット０の信号が入力時の出力１６が０の場合には、ＯＲ回路１８の出力が１となるので、Q31（１４）のデータがそのまま、入力データとしてメモリアレイ２の前記上位ビット列の指定アドレス位置に記憶される。これにより、メモリセルアレイ２の前記上位ビット列の指定アドレス位置からの出力並列データにデコーダ３の出力が１である位置の信号が挿入された並列データが、再度メモリセルアレイ２の前記上位ビット列の指定アドレス位置に書き込まれることにより、目的とするアドレスのビット列の記憶が可能となる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】次にメモリ１に目的とするアドレスのビット列が記憶されているか確認する動作を説明する。パケット転送システムのパケットの送信元アドレスを上位アドレスと下位アドレスに分けた場合の下位アドレスに相当するアドレスのビット列を上位ビット列と下位ビット列に分けた場合の上位ビット列（例えば１９ビット）の指定アドレス信号６で指定されるメモリセルアレイ２の指定アドレス位置から、読み出されるQ0からQ31の並列データの各ビットと、前記下位ビット列（例えば５ビット）の指定アドレス信号７をデコード回路３でデコードした並列出力信号の各ビットとを、AND回路とOR回路で演算し、メモリ１の出力信号を得る。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】具体的には、デコーダ３に前記下位ビット列が全ビット０の信号が入力時の出力１５が１となり、出力１６が０となり、Q0（１３）が１で、Q３１（１４）が１の場合に、AND回路１１の出力は１となり、一方、AND回路１２の出力は、０となるので、OR回路１０への入力は一つとなり、メモリ１の出力１９は１となる。この場合には、目的とするアドレスのビット列が記憶されていると判断する。また、上記条件で、Q0（１３）が０の場合には、メモリ１の出力１９は０となる。この場合には、目的とするアドレスのビット列が記憶されていないと判断する。これにより、メモリセルアレイ２の前記上位ビット列の指定アドレス位置からの出力並列データからデコーダ３の出力が１である位置の信号を選択して、アドレスのビット列記憶有/無信号とし、メモリ１の出力とするので、目的とするアドレスのビット列が記憶されているか確認することができる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】次に、本発明の第２実施例を図２により説明する。本実施例は、パケットの送信元アドレスのビット列またはセルのVPIおよびVCIのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位数字０９０、０８０，０７０の数字０を除いたそれぞれの数字に下位８桁の数字を結合した１０進数を２進数に変換したビット列、のそれぞれのビット列の、全体または部分またはハッシュに相当するアドレスのビット列の記憶をするメモリセルアレイとデコーダと入力レジスタと周辺回路を内蔵したメモリの構成を説明するための図である。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】図２において、２０は入力レジスタ、８はビット０書き込み信号、２１、２２はAND回路、２３は論理反転回路であり、他は図１と同じである。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】以下に図２の動作を説明する。最初にメモリ1にアドレスのビット列を記憶する動作を説明する。パケット転送システムのパケットの送信元アドレスを上位アドレスと下位アドレスに分けた場合の下位アドレスに相当するアドレスのビット列を上位ビット列と下位ビット列に分けた場合の上位ビット列（例えば１９ビット）の指定アドレス信号６で指定されるメモリセルアレイ２の指定アドレス位置から、読み出されるQ0からQ31の並列データの各ビットと、前記下位ビット列（例えば５ビット）の指定アドレス信号７をデコード回路３でデコードした並列出力信号の各ビットとを、アドレスのビット列の消去用のビット０書き込み信号８が０の場合に、OR回路とAND回路で演算し、その結果を入力レジスタ２０内の図に記してないラッチ回路でラッチし、そのラッチ出力をライトイネーブル信号５を有効にして、メモリセルアレイ２の前記上位ビット列の指定アドレス位置に記憶する。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】具体的には、ビット０書き込み信号が０場合に、入力レジスタ２０内で、AND回路２１，２２からの入力信号を遮断し、OR回路１７，１８からの入力信号をラッチして、メモリセルアレイ２の前記上位ビット列の指定アドレス位置に入力させるので、デコーダ３に前記下位ビット列が全ビット０の信号が入力時の出力１５が１で、Q0（１３）が０の場合に、OR回路１７の出力は１となり、AND回路２１の出力は０となるので、Q0が０でもメモリセルアレイ２の前記上位ビット列の指定アドレス位置には、入力データとして、１が記憶される。一方、デコード３に前記下位ビット列が全ビット０の信号が入力時の出力１６が０の場合には、AND回路２２の出力にはQ31の信号がそのまま現れるので、Q31のデータがそのまま、入力データとしてメモリセルアレイ２の前記上位ビット列の指定アドレス位置に記憶される。これにより、メモリセルアレイ２の前記上位ビット列の指定アドレス位置からの出力並列データにデコーダ３の出力が１である位置の信号が挿入された並列データが、再度メモリセルアレイ２の前記上位ビット列の指定アドレス位置に書き込まれることにより、目的とするアドレスのビット列の記憶が可能となる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】次にメモリ1に目的とするアドレスのビット列が記憶されているか確認する動作を説明する。パケット転送システムのパケットの送信元アドレスを上位アドレスと下位アドレスに分けた場合の下位アドレスに相当するアドレスのビット列を上位ビット列と下位ビット列に分けた場合の上位ビット列（例えば１９ビット）の指定アドレス信号６で指定されるメモリ内のメモリセルアレイ２の指定アドレス位置から、読み出されるQ0からQ31の並列データの各ビットと、前記下位ビット列（例えば５ビット）の指定アドレス信号７をデコード回路３でデコードした並列出力信号の各ビットとを、AND回路とOR回路で演算し、メモリ１の出力信号を得る。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】具体的には、デコーダ３に前記下位ビット列が全ビット０の信号が入力時の出力１５が１で、Q0（１３）が１の場合に、AND回路１１の出力は１となり、デコード３の他の出力（例えば１６）が０となり、AND回路１２の出力は０となるので、OR回路１０への入力は一つとなり、メモリ１の出力１９は１となる。この場合には、目的とするアドレスのビット列が記憶されていると判断する。また、上記条件で、Q0（１３）が０の場合には、メモリ１の出力１９は０となる。この場合には、目的とするアドレスのビット列が記憶されていないと判断する。これにより、メモリセルアレイ２の前記上位ビット列の指定アドレス位置からの出力並列データからデコーダ３の出力が１である位置の信号を選択して、アドレスのビット列記憶有/無信号とし、メモリ１の出力とするので、目的とするアドレスのビット列が記憶されているか確認することができる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】次にメモリ1から目的とするアドレスのビット列の記憶を消去する動作を説明する。パケット転送システムのパケットの送信元アドレスを上位アドレスと下位アドレスに分けた場合の下位アドレスに相当するアドレスのビット列を上位ビット列と下位ビット列に分けた場合の上位ビット列（例えば１９ビット）の指定アドレス信号６で指定されるメモリセルアレイ２の指定アドレス位置から、読み出されるQ0からQ31の並列データの各ビットと、前記下位ビット列（例えば５ビット）の指定アドレス信号７をデコード回路３でデコードした並列出力信号のビットの論理反転出力信号の各ビットとを、ビット０書き込み信号９が１の場合に、AND回路とOR回路で演算し、その結果を入力レジスタ２０内の図に記してないラッチ回路でラッチし、その出力をライトイネーブル信号５を有効にして、メモリセルアレイ２の前記上位ビット列の指定アドレス位置に記憶する。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】具体的には、ビット０書き込み信号が１の場合に、入力レジスタ２０内で、OR回路１７，１８からの入力信号を遮断し、AND回路２１，２２からの入力信号をラッチして、メモリセルアレイ２の前記上位ビット列の指定アドレス位置に入力させるので、デコーダ３に前記下位ビット列が全ビット０の信号が入力時の出力１５が１で、Q0（１３）が１の場合に、AND回路２１の出力は０となるので、Q0が１でもメモリアレイ２の前記上位ビット列の指定アドレス位置には、入力データのD0として、０が記憶される。一方、デコード３に前記下位ビット列が全ビット０の信号が入力時の出力１６が０の場合には、Q31のデータがそのまま、入力データとしてメモリセルアレイ２の前記上位ビット列の指定アドレス位置に記憶される。これにより、メモリセルアレイ２の前記上位ビット列の指定アドレス位置からの出力並列データをデコーダ３の出力が１である位置の信号で打ち消した並列データが、再度メモリセルアレイ２の前記上位ビット列の指定アドレス位置に書き込まれることにより、目的とするアドレスのビット列の記憶の消去が可能となる。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】１  アドレスのビット列を記憶するメモリ２  メモリセルアレイ３  デコーダ４  入力レジスタ５  ライトイネーブル信号６  上位ビット列である指定アドレス信号７  下位ビット列である指定アドレス信号８  ビット０書き込み信号９  入力データ１０  OR回路１１、１２  AND回路１３、１４  メモリセルアレイ２の出力データ１５  デコーダ３の入力オールビット０の出力信号１６  デコーダ３の入力オールビット１の出力信号１７、１８  OR回路１９  メモリ１の出力信号２０  入力レジスタ２１、２２  AND回路２３  論理反転回路