(57)【要約】半導体記憶装置１０は、書き込み禁止領域の先頭アドレスを通過すると通過フラグをオンする。半導体記憶装置１０は、書き込み制限領域ＷＲＡに対するデータの書き込み要求を受けると、通過フラグがオンされているか否かを判定し、通過フラグがオンされていない場合には、書き込み制限領域に対するデータの書き込みを実行する。一方、半導体記憶装置１０は、通過フラグがオンされている場合には、書き込み制限領域に対するデータの書き込みを実行しない。【特許請求の範囲】
【請求項１】
半導体記憶装置であって、  先頭アドレスからシーケンシャルにアクセスされるメモリアレイであって、書き換え可能なデータを格納するための書き換え可能領域と、書き換え可能領域に続き読み出し専用データを格納するための書き込み禁止領域とを備えるメモリアレイと、  前記メモリアレイにおける所望のアドレスに対するアクセス要求を受け取るアクセス要求受信部と、  前記書き込み禁止領域に対するアクセスがあった場合にはフラグをオンするフラグ設定部と、  前記メモリアレイに対するアクセスを制御するメモリ制御部であって、前記所望のアドレスが前記書き換え可能領域に含まれる場合であって、前記フラグがオンされている場合には、前記所望のアドレスに対するデータの書き込みを実行しないメモリ制御部とを備える半導体記憶装置。
【請求項２】
請求の範囲１に記載の半導体記憶装置において、  前記メモリ制御部は、前記メモリアレイにおける書き込み禁止領域を特定する情報を参照して、前記所望のアドレスが前記書き換え可能領域に含まれるか否かを判定する半導体記憶装置。
【請求項３】
請求の範囲２に記載の半導体記憶装置において、  前記メモリ制御部は、前記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、前記所望のアドレスが前記書き込み禁止領域に含まれる場合には、前記所望のアドレスからのデータの読み出しのみを実行する半導体記憶装置。
【請求項４】
請求の範囲２に記載の半導体記憶装置において、  前記メモリ制御部は、前記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、前記所望のアドレスが前記書き換え可能領域に含まれる場合であって、前記フラグがオンされていない場合には、前記所望のアドレスに対するデータの書き込みを実行する半導体記憶装置。
【請求項５】
請求の範囲２から４のいずれかに記載の半導体記憶装置において、  前記書き込み禁止領域を特定する情報は前記先頭アドレスから前記書き換え可能領域までの領域に記述されている半導体記憶装置。
【請求項６】
請求の範囲５に記載の半導体記憶装置において、  前記先頭アドレスから前記書き換え可能領域までの領域にはさらに、前記半導体記憶装置を識別するための識別情報が記述されている半導体記憶装置。
【請求項７】
請求の範囲５または６に記載の半導体記憶装置において、  前記フラグ設定部は、リセット信号の入力を受けて前記フラグをオフする半導体記憶装置。
【請求項８】
請求の範囲１から４のいずれかに記載の半導体記憶装置において、  前記フラグのオンまたはオフの設定情報は、前記メモリ制御部に格納されている半導体記憶装置。
【請求項９】
請求の範囲８に記載の半導体記憶装置において、  前記フラグ実行部は、リセット信号の入力を受けて前記フラグをオフする半導体記憶装置。
【請求項１０】
請求の範囲１に記載の半導体記憶装置において、  前記メモリ制御部はさらに、    前記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、前記所望のアドレスが前記書き換え可能領域に含まれると共に、前記フラグがオンされている場合に  は、前記所望のアドレスに対するデータの書き込みを禁止する書き込み禁止信号を発行  する書き込み禁止制御部と、    前記書き込み禁止制御部から書き込み禁止信号を受け取った場合には、前記メモリアレイに対するデータの書き込みを実行しない書き込み実行部とを備える半導体記憶装置。
【請求項１１】
印刷装置に着脱可能に装着される、印刷記録材を収容する印刷記録材容器であって、  前記印刷記録材を収容する収容部と、  請求の範囲１から１０のいずれかに記載の半導体記憶装置とを備える印刷記録材収容体。
【請求項１２】
印刷装置と、印刷装置に着脱可能に装着される請求項１１に記載の印刷記録材容器とを備える印刷システムであって、  前記印刷装置は、前記印刷記録材容器に装着される半導体記憶装置とデータ信号線、クロック信号線、リセット信号線、正極電源線、および負極電源線を介してバス接続されるホスト計算機であって、印刷装置において消費された印刷記録材に関する量の情報を前記半導体記憶装置に送信するホスト計算機を備え、  前記印刷記録材容器に装着されている半導体記憶装置は、受信した印刷記録材に関する量の情報を前記メモリアレイに格納する印刷システム。
【請求項１３】
先頭アドレスからシーケンシャルにアクセスされるメモリアレイであって、書き換え可能なデータを格納するための書き換え可能領域と、書き換え可能領域に続き読み出し専用データを格納するための書き込み禁止領域とを有するメモリアレイを備える半導体記憶装置の制御装置であって、  前記半導体記憶装置の前記メモリアレイにおける所望のアドレスに対するアクセス要求を受け取るアクセス要求受信部と、  前記書き込み禁止領域に対するアクセスがあった場合にはフラグをオンするフラグ設定部と、  前記半導体記憶装置の前記メモリアレイに対するアクセスを制御するアクセス制御部であって、前記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、前記所望のアドレスが前記書き換え可能領域に含まれる場合であって、前記フラグがオンされている場合には、前記所望のアドレスに対するデータの書き込みを実行しないアクセス制御部とを備える制御装置。
【請求項１４】
先頭アドレスからシーケンシャルにアクセスされるメモリアレイであって、書き換え可能なデータを格納するための書き換え可能領域と、書き換え可能領域に続き読み出し専用データを格納するための書き込み禁止領域とを有するメモリアレイを備える半導体記憶装置におけるアクセス制御方法であって、  前記メモリアレイにおける所望のアドレスに対するアクセス要求を受信し、  前記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、  前記所望のアドレスが前記書き換え可能領域に含まれる場合であって、前記書き込み禁止領域に対するアクセスがあった場合にオンされるフラグがオンされている場合には、前記所望のアドレスに対するデータの書き込みを実行しない半導体記憶装置におけるアクセス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、シーケンシャルにアクセスされる半導体記憶装置およびシーケンシャルにアクセスされる半導体記憶装置におけるアクセス制御方法に関する。
【背景技術】
【０００２】  メモリアレイのデータセルに対してシーケンシャルなアクセスのみを許容する半導体記憶装置、例えば、ＥＥＰＲＯＭが知られている。このような半導体記憶装置は、比較的廉価であることから、消費材の残量または消費量に関するデータを保持させるための記憶装置として用いられている。また、半導体記憶装置のメモリアレイの所定のデータ格納領域に対して初期データを書き込んだ後、メモリアレイの所定位置に書き込み禁止領域のマップ情報を格納することによって、所定のデータ格納領域を書込禁止（読み出し専用）とする技術が知られている。
【発明の開示】
【０００３】  しかしながら、従来の書込禁止技術では、半導体記憶装置の所定のデータ格納領域に対して初期データを書き込む際における誤書込を防止することができないという問題がある。シーケンシャルアクセス型の半導体記憶装置においては、外部から入力されるクロック信号のパルス数によってアクセスすべきアドレスが特定されるため、ノイズによってクロック信号が進んでしまう場合には、アクセスすべきアドレスが簡単にずれてしまうおそれがある。例えば、書き換え可能領域に続いて書き込み禁止領域となる所定のデータ格納領域が備えられている半導体記憶装置においては、本来、所定のデータ格納領域に格納されるべきデータが書き換え可能領域に格納されてしまうおそれがある。  本発明は、上記課題を解決するためになされたものであり、半導体記憶装置において、書き換え可能領域に対するデータの誤書き込みの低減または防止を図ることを目的とする。  上記課題を解決するために本発明の第１の態様は、半導体記憶装置を提供する。本発明の第１の態様に係る半導体記憶装置は、先頭アドレスからシーケンシャルにアクセスされるメモリアレイであって、書き換え可能なデータを格納するための書き換え可能領域と、書き換え可能領域に続き読み出し専用データを格納するための書き込み禁止領域とを備えるメモリアレイと、前記メモリアレイにおける所望のアドレスに対するアクセス要求を受け取るアクセス要求受信部と、前記書き込み禁止領域に対するアクセスがあった場合にはフラグをオンするフラグ設定部と、前記メモリアレイに対するアクセスを制御するメモリ制御部であって、前記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、前記所望のアドレスが前記書き換え可能領域に含まれる場合であって、前記フラグがオンされている場合には、前記所望のアドレスに対するデータの書き込みを実行しないメモリ制御部とを備えることを特徴とする。  本発明の第１の態様に係る半導体記憶装置によれば、メモリアレイにおける書き込み禁止領域を特定する情報を参照し、所望のアドレスが書き換え可能領域に含まれる場合であって、フラグがオンされている場合には、所望のアドレスに対するデータの書き込みを実行しないメモリ制御部を備えるので、書き換え可能領域に対するデータの誤書き込みの低減または防止を図ることができる。  本発明に第１の態様に係る半導体記憶装置において、前記メモリ制御部は、前記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、前記所望のアドレスが前記書き込み禁止領域に含まれる場合には、前記所望のアドレスからのデータの読み出しのみを実行しても良い。この場合には、書き込み禁止領域に対してはデータの書き込みは実行されず、データを読み出すことだけができる。  本発明の第１の態様に係る半導体記憶装置において、前記メモリ制御部は、前記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、前記所望のアドレスが前記書き換え可能領域に含まれる場合であって、前記フラグがオンされていない場合には、前記所望のアドレスに対するデータの書き込みを実行しても良い。この場合には、書き換え可能領域に対してデータを書き込むことができる。  本発明の第１の態様に係る半���体記憶装置において、前記書き込み禁止領域を特定する情報は前記先頭アドレスから前記書き換え可能領域までの領域に記述されていても良い。この場合には、メモリアレイに対するアクセスの初期段階にて、書き込み禁止領域を特定することができる。  本発明の第１の態様に係る半導体記憶装置において、前記先頭アドレスから前記書き換え可能領域までの領域にはさらに、前記半導体記憶装置を識別するための識別情報が記述されていても良い。この場合には、メモリアレイに対するアクセスの初期段階にて、半導体記憶装置がアクセス対象の半導体記憶装置であるかを識別することができる。  本発明の第１の態様に係る半導体記憶装置において、前記フラグ設定部は、リセット信号の入力を受けて前記フラグをオフしても良い。この場合には、リセット信号の入力によって、書き換え可能領域に対するデータの書き込みを実行することができる。  本発明の第１の態様に係る半導体記憶装置において、前記フラグのオンまたはオフの設定情報は、前記メモリ制御部に格納されていても良い。この場合には、メモリ制御部によってフラグのオン、オフの管理を行うことができる。  本発明の第１の態様に係る半導体記憶装置において、前記フラグ設定部は、リセット信号の入力を受けて前記フラグをオフしても良い。この場合には、リセット信号の入力によって、書き換え可能領域に対するデータの書き込みを実行することができる。  本発明の第１の態様に係る半導体記憶装置において、  前記メモリ制御部はさらに、    前記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、前記所望のアドレスが前記書き換え可能領域に含まれると共に、前記フラグがオンされている場合に  は、前記所望のアドレスに対するデータの書き込みを禁止する書き込み禁止信号を発行  する書き込み禁止制御部と、前記書き込み禁止制御部から書き込み禁止信号を受け取った場合には、前記メモリアレイに対するデータの書き込みを実行しない書き込み実行部とを備えても良い。この場合には、書き込み禁止制御部と書き込み実行部とによって、書き換え可能領域に対するデータの誤書き込みの低減または防止を図ることができる。  本発明の第２の態様は、先頭アドレスからシーケンシャルにアクセスされるメモリアレイであって、書き換え可能なデータを格納するための書き換え可能領域と、書き換え可能領域に続き読み出し専用データを格納するための書き込み禁止領域とを有するメモリアレイを備える半導体記憶装置の制御装置を提供する。本発明の第２の態様に係る半導体記憶装置の制御装置は、前記半導体記憶装置の前記メモリアレイにおける所望のアドレスに対するアクセス要求を受け取るアクセス要求受信部と、前記書き込み禁止領域に対するアクセスがあった場合にはフラグをオンするフラグ設定部と、前記半導体記憶装置の前記メモリアレイに対するアクセスを制御するアクセス制御部であって、前記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、前記所望のアドレスが前記書き換え可能領域に含まれる場合であって、前記フラグがオンされている場合には、前記所望のアドレスに対するデータの書き込みを実行しないアクセス制御部とを備えることを特徴とする。  本発明の第２の態様���係る半導体記憶装置によれば、メモリアレイにおける書き込み禁止領域を特定する情報を参照し、所望のアドレスが書き換え可能領域に含まれる場合であって、フラグがオンされている場合には、所望のアドレスに対するデータの書き込みを実行しないアクセス制御部を備えるので、書き換え可能領域に対するデータの誤書き込みの低減または防止を図ることができる。  本発明の第３の態様は、先頭アドレスからシーケンシャルにアクセスされるメモリアレイであって、書き換え可能なデータを格納するための書き換え可能領域と、書き換え可能領域に続き読み出し専用データを格納するための書き込み禁止領域とを有するメモリアレイを備える半導体記憶装置におけるアクセス制御方法を提供する。本発明の第３の態様に係る半導体記憶装置におけるアクセス制御方法は、前記メモリアレイにおける所望のアドレスに対するアクセス要求を受信し、前記メモリアレイにおける書き込み禁止領域を特定する情報を参照し、前記所望のアドレスが前記書き換え可能領域に含まれる場合であって、前記書き込み禁止領域に対するアクセスがあった場合にオンされるフラグがオンされている場合には、前記所望のアドレスに対するデータの書き込みを実行しないことを備える。  本発明の第３の態様に係る半導体記憶装置におけるアクセス制御方法によれば、本発明の第１の態様に係る半導体記憶装置と同様の作用効果を得ることができると共に、本発明の第３の態様に係る半導体記憶装置におけるアクセス制御方法は、本発明の第１の態様に係る半導体記憶装置と同様にして種々の態様にて実現され得る。  本発明の第３の態様に係る方法は、この他にも、プログラム、およびプログラムを記録したコンピュータが読み取り可能な記録媒体としても実現され得る。
【図面の簡単な説明】
【０００４】  図１は本実施例に係る半導体記憶装置の機能的な内部構成を示すブロック図である。  図２は本実施例に係る半導体記憶装置が備えるメモリアレイの内部構成マップを模式的に示す説明図である。  図３は本実施例に係る半導体記憶装置のメモリアレイに格納されているライトロック領域情報としてのマップを例示する説明図である。  図４は本実施例に係る半導体記憶装置において実行されるメモリ内部処理の処理ルーチンを示すフローチャートである。  図５は読み出し動作実行時におけるリセット信号ＲＳＴ、外部クロック信号ＳＣＫ、データ信号ＳＤＡ、アドレスカウンタ値の時間的関係を示すタイミングチャートである。  図６は本実施例の半導体記憶装置において実行される書き込み処理の処理ルーチンを示すフローチャートである。  図７は書き込み動作実行時におけるリセット信号ＲＳＴ、外部クロック信号ＳＣＫ、データ信号ＳＤＡ、アドレスカウンタ値の時間的関係を示すタイミングチャートである。  図８は工場出荷時に半導体記憶装置に対して実行される検査処理の処理ルーチンを示すフローチャートである。  図９は本実施例に係る半導体記憶装置の応用例を示す説明図である。
【発明を実施するための最良の形態】
【０００５】  以下、本発明に係る半導体記憶装置および半導体記憶装置におけるアクセス制御方法について図面を参照しつつ、実施例に基づいて説明する。  ・半導体記憶装置の構成  図１〜図３を参照して本実施例に半導体記憶装置の構成について説明する。図１は本実施例に係る半導体記憶装置の機能的な内部構成を示すブロック図である。図２は本実施例に係る半導体記憶装置が備えるメモリアレイの内部構成マップを模式的に示す説明図である。図３は本実施例に係る半導体記憶装置のメモリアレイに格納されているライトロック領域情報としてのマップを例示する説明図である。  本実施例に係る半導体記憶装置１０は、外部からアクセス先のアドレスを指定するアドレスデータを入力する必要のないシーケンシャルアクセス方式の記憶装置である。半導体記憶装置１０は、メモリアレイ１００、アドレスカウンタ１１０、ＩＮ／ＯＵＴコントローラ１２０、ＩＤコンパレータ１３０、ライト／リードコントローラ１４０、インクリメントコントローラ１５０、チャージポンプ回路１６０、８ビットラッチレジスタ１７０、ライトロックコントローラ１８０を備えている。これら各回路は、双方向バス式の信号線によって接続されている。なお、少なくともＩＮ／ＯＵＴコントローラ１２０、ＩＤコンパレータ１３０、ライト／リードコントローラ１４０、インクリメントコントローラ１５０、ライトロックコントローラ１８０をメモリ制御部と総称することがある。  メモリアレイ１００は、ＥＥＰＲＯＭアレイ１０１とマスクＲＯＭアレイ１０２とを備えている。ＥＥＰＲＯＭアレイ１０１は、データの電気的な消去、書き込みが可能なＥＥＰＲＯＭの特性を有する記憶領域である。マスクＲＯＭアレイ１０２は、製造工程時にデータが書き込まれる消去、書き換え不能なマスクＲＯＭの特性を有する記憶領域である。  メモリアレイ１００のＥＥＰＲＯＭアレイ１０１およびマスクＲＯＭアレイ１０２には、図２に模式的に示す１ビットの情報を格納するデータセル（メモリセル）が複数備えられている。本実施例では、図２に示すようにメモリアレイ１００は、１行に８アドレス（データ８ビット分のアドレス）を所定のアドレス単位として備えており、例えば、ＥＥＰＲＯＭアレイ１０１には、１行に８個のデータセル（８ビット）、１列に１６個のデータセル（１６ワード）が配置されており、１６ワード×８ビット（１２８ビット）のデータを格納することができる。マスクＲＯＭアレイ１０２には、１行に８個のデータセル（８ビット）、１列に８個のデータセル（８ワード）が配置されており、８ワード×８ビット（６４ビット）のデータを格納することができる。  図２を参照してメモリアレイ１００のアドレスマップについて説明する。本実施例におけるメモリアレイ１００は、既述の通りＥＥＰＲＯＭアレイ１０１とマスクＲＯＭアレイ１０２とを備えている。ＥＥＰＲＯＭアレイ１０１の先頭３アドレス（１行目のＡ０〜Ａ２列、３ビット）には、各半導体記憶装置を識別するための識別情報（ＩＤ情報）が格納されている。第４アドレス（１行目のＡ４列）にはＥＥＰＲＯＭメモリアレイ１０１の所定の領域（データ格納領域）に対する書込が禁止されているか否かを示すライトプロテクト情報（Ｗ／Ｌ）が格納されている。第５アドレスおよび第６アドレス（１行目のＡ５列およびＡ６列）には書込が禁止されている所定の領域を特定するためのライトロック領域情報ＷＬＤが格納されている。なお、ＥＥＰＲＯＭメモリアレイ１０１に対するデータの書き込みは、先頭６アドレスを含む第１行目からＩＤ情報、ライトプロテクト情報（Ｗ／Ｌ）を読み出した後に実行されるため、工場出荷後においては、第１行目に対する書き込みは実行することができない。  本実施例では、ライトプロテクト情報（Ｗ／Ｌ）としては、例えば、第４アドレスの値が「１」の場合には、所定の領域に対する書込が禁止されていることを意味し、第４アドレスの値が「０」の場合には、所定の領域に対する書込が許容されていることを意味する。所定の領域を特定するためのライトロック領域情報ＷＬＤは、例えば、図３に示すように、第４および第５アドレスに格納されている値の組合せによって所定の領域を特定するために用いられる。図３に示す例では、第４アドレス「Ｘ（値なし）」、第５アドレス「１」の組合せの場合には、第１行目を除く３バイト目以降（先頭から４バイト目以降）が所定の領域とされる。すなわち、図２に示すメモリマップ例に相当する。また、第４アドレス「１」、第５アドレス「０」の組合せの場合には、第１行目を除く７バイト目以降（先頭から８バイト目以降）が所定の領域とされる。さらに、第４アドレス「１」、第５アドレス「１」の組合せの場合には、第１行目を除く８バイト目以降（先頭から９バイト目以降）が所定の領域とされる。  図２の例について具体的に説明する。ＥＥＰＲＯＭアレイ１０１の第９アドレス（０８Ｈ）〜第１６アドレス（０ＦＨ）および第１７アドレス（１０Ｈ）〜第２４アドレス（０７Ｈ）は、一定条件の下、書き換え可能な１６ビットの情報が格納される、書き換え可能領域である。なお、本実施例においては、この第９アドレス〜第１６アドレスおよび第１７アドレス〜第２４アドレスにより構成される行を書き込み制限行、あるいは、この第９アドレス〜第１６アドレスおよび第１７アドレス〜第２４アドレスの各８アドレスを、所定アドレス単位の書き込み制限格納アドレス、と呼ぶことがある。また、一定条件とは、例えば、格納されている情報がインク消費量に関する情報の場合には、書き込まれるデータの値が既存のデータの値よりも大きな場合、あるいは、格納されている情報がインク残量に関する情報の場合には、書き込まれるデータの値が既存のデータの値よりも小さな場合である。  ＥＥＰＲＯＭアレイ１０１の第２５アドレス以降、すなわち、先頭から４バイト目以降は、ライトプロテクト情報（Ｗ／Ｌ）によって書込が禁止されている場合には、書き込み禁止領域（読み出し専用領域）ＷＰＡとなる。具体的には、工場出荷前にはライトプロテクト情報（Ｗ／Ｌ）＝０となっており、初期データの書き込みが実行され、工場出荷時にはライトプロテクト情報（Ｗ／Ｌ）＝１とすることで、第２５アドレス以降に対するデータの書き換え、書込が禁止される。なお、これら各アドレスの属性（アドレスマップ）は例示に過ぎず、書き込み制限領域ＷＲＡに加えて、書き込みの制限のない書き込み可能領域を備えるように各アドレスの属性が決定されても良い。また、第１行目を除く７バイト目以降が書き込み禁止領域ＷＰＡとされる場合には、第２行〜弟７行が書き込み制限領域ＷＲＡとされ、さらに、第１行目を除く８バイト目以降が書き込み禁止領域ＷＰＡとされる場合には、第２行〜弟８行が書き込み制限領域ＷＲＡとされる。  マスクＲＯＭアレイ１０２は、メモリアレイ製造時に情報（データ）が書き込まれており、メモリアレイ製造後は、工場出荷前であっても書き込みを実行することはできない。なお、マスクＲＯＭアレイ１０２は、６４ビットのデータ格納領域であり、論理的に指定可能なマスクＲＯＭアレイ１０２の最大アドレスは１９２（ＢＦＨ）となるが、メモリアレイ１００は、マスクＲＯＭアレイ１０２の最大アドレスを超えた後であっても、第２５６アドレス（ＦＦＨ）までは、ダミーデータ（例えば、０）を出力する回路構成を備えている。この結果、メモリアレイ１００は、１２８ワード×１２８ビットの記憶領域を仮想的に２つ備える扱いやすいメモリアレイとなる。  本実施例におけるメモリアレイ１００は、上述のように８ビットを単位とする複数の行を備えているが、各行は独立したデータセル列ではなく、いわば、１本のデータセル列を８ビット単位で折り曲げることによって実現されている。すなわち、便宜的に９ビット目を含む行を２バイト目、１７ビット目を含む行を３バイト目と呼んでいるに過ぎない。この結果、メモリアレイ１００における所望のアドレスにアクセスするためには、先頭から順次アクセスする、いわゆる、シーケンシャルアクセス方式によるアクセスが必要となり、ランダムアクセス方式の場合に可能な所望のアドレスに対する直接的なアクセスは不可能となる。  メモリアレイ１００における各データセルには、ワード線とビット（データ）線が接続されており、対応するワード線（行）を選択（選択電圧を印加）して、対応するビット線に書き込み電圧を印加することによってデータセルにデータが書き込まれる。また、対応するワード線（行）を選択し、対応するビット線をＩＮ／ＯＵＴコントローラ１２０と接続し、電流の検出の有無によってデータセルのデータ（１または０）が読み出される。なお、本実施例における所定アドレス単位とは、１本のワード線に書き込み電圧を加えることにより書き込みが可能なアドレス数（データセル数）であるということができる。  カラム選択回路１０３は、アドレスカウンタ１１０によりカウントされた外部クロックパルス数に応じて順次、列（ビット線）をＩＮ／ＯＵＴコントローラ１２０と接続する。例えば、カラム選択回路１０３は、アドレスカウンタ１１０によってカウントされるクロックパルス数を示す８ビットの値の下位４ビットの値に応じてビット線を選択する。  ロー選択回路１０４は、アドレスカウンタ１１０によりカウントされた外部クロックパルス数に応じて順次、行（ワード線）に選択電圧を印加する。例えば、ロー選択回路１０４は、アドレスカウンタ１１０によってカウントされるクロックパルス数を示す８ビット値の上位４ビットの値に応じてワード線を選択する。以上のように、本実施例に係る半導体記憶装置１０では、アドレスデータを用いたメモリアレイ１００に対するアクセスは実行されず、専らアドレスカウンタ１１０によってカウントされたクロックパルス数にしたがって、所望のアドレスに対するアクセスが実行される。  アドレスカウンタ１１０は、リセット信号端子ＲＳＴＴ、クロック信号端子ＳＣＫＴ、カラム選択回路１０３、ロー選択回路１０４、ライト／リードコントローラ１４０と接続されている。アドレスカウンタ１１０は、リセット信号端子ＲＳＴＴを介して入力されるリセット信号を０（またはロー）にすることにより初期値にリセットされ、リセット信号が１とされた後に外部クロック信号端子ＳＣＫＴを介して入力されるクロックパルスの立ち下がりに同期してクロックパルス数をカウント（カウント値をインクリメント）する。  本実施例に用いられるアドレスカウンタ１１０は、メモリアレイ１００の１行のデータセル数（ビット数）に対応する８個のクロックパルス数を格納する８ビットのアドレスカウンタである。なお、初期値はメモリアレイ１００の先頭位置と関連付けられていればどのような値でも良く、一般的には０が初期値として用いられる。  アドレスカウンタ１１０は、カウントすべきクロックパルス数の最大カウント値を設定するためのキャリーアップ部１１１を備えている。アドレスカウンタ１１０は、カウントされたクロックパルス数が最大カウント値に到達すると、カウント値をメモリアレイ１００の先頭位置に対応する初期値に戻す。すなわち、アドレスカウンタ１１０によって指定されるアドレスは、メモリアレイ１００の先頭アドレスとなる。  本実施例では、既述の通り、ＥＥＰＲＯＭアレイ１０１とマスクＲＯＭアレイ１０２とを備えるメモリアレイ１００が用いられている。ＥＥＰＲＯＭアレイ１０１は、第１アドレス（００Ｈ）〜第１２８アドレス（７ＦＨ）の１２８アドレスを備えており、マスクＲＯＭアレイ１０２は、第１２９アドレス（８０Ｈ）〜第１９２アドレス（ＢＦＨ）の６４アドレスを備えている。なお、マスクＲＯＭアレイ１０２は、６４ビットのデータ格納領域であり、論理的に指定可能なマスクＲＯＭアレイ１０２の最大アドレスは１９２となるが、既述の通り、マスクＲＯＭアレイ１０２の最大アドレスを超えた後は、アドレスが２５６（ＦＦＨ）に達するまで、ダミーデータが出力される。  ＩＮ／ＯＵＴコントローラ１２０は、メモリアレイ１００に対してデータ信号端子ＳＤＡＴに入力された書き込みデータを転送し、あるいは、メモリアレイ１００から読み出されたデータを受信してデータ信号端子ＳＤＡＴに出力するための回路である。ＩＮ／ＯＵＴコントローラ１２０は、データ信号端子ＳＤＡＴ、リセット信号端子ＲＳＴＴ、メモリアレイ１００、ライト／リードコントローラ１４０と接続されており、ライト／ロードコントローラ１４０からの要求に従ってメモリアレイ１００に対するデータ転送方向ならびにデータ信号端子ＳＤＡＴに対する（データ信号端子ＳＤＡＴと接続されている信号線の）データ転送方向を切り換え制御する。ＩＮ／ＯＵＴコントローラ１２０に対するデータ信号端子ＳＤＡＴからの入力信号線には、データ信号端子ＳＤＡＴから入力された書き込みデータを一時的に格納する８ビットラッチレジスタ１７０が接続されている。  ８ビットラッチレジスタ１７０には、データ信号端子ＳＤＡＴから入力信号線を介して入力されるデータ列（ＭＳＢ）が８ビットとなるまで保持され、８ビット分揃ったところで、ＥＥＰＲＯＭアレイ１０１に対して保持されている８ビットのデータが書き込まれる。８ビットラッチレジスタ１７０は、いわゆるＦＩＦＯタイプのシフトレジスタであり、入力データの９ビット目が新たにラッチされると、既にラッチされていた１ビット目のデータが放出される。  ＩＮ／ＯＵＴコントローラ１２０は、電源ＯＮ時、リセット時には、メモリアレイ１００に対するデータ転送方向を読み出し方向に設定し、８ビットラッチレジスタ１７０とＩＮ／ＯＵＴコントローラ１２０との間における入力信号線をハイインピーダンスとすることでデータ信号端子ＳＤＡＴに対するデータ入力を禁止する。この状態は、ライト／リードコントローラ１４０から書き込み処理要求が入力されるまで維持される。したがって、リセット信号入力後にデータ信号端子ＳＤＡＴを介して入力されるデータ列の先頭４ビットのデータはメモリアレイ１００に書き込まれることはなく、一方で、メモリアレイ１００の先頭４ビットに格納されているデータは、ＩＤコンパレータ１３０に送出される。この結果、メモリアレイ１００の先頭４ビットは読み出し専用状態となる。  ＩＤコンパレータ１３０は、クロック信号端子ＳＣＫＴ、データ信号端子ＳＤＡＴ、リセット信号端子ＲＳＴＴと接続されており、データ信号端子ＳＤＡＴを介して入力された入力データ列に含まれる識別データとメモリアレイ１００（ＥＥＰＲＯＭアレイ１０１）に格納されている識別データとが一致するか否かを判定する。詳述すると、ＩＤコンパレータ１００は、リセット信号ＲＳＴが入力された後に入力されるオペレーションコードの先頭３ビットのデータ、すなわち識別データを取得する。ＩＤコンパレータ１３０は、入力データ列に含まれる識別データを格納する３ビットレジスタ（図示しない）、ＩＮ／ＯＵＴコントローラ１２０を介してメモリアレイ１００から取得した最上位３ビットの識別データを格納する３ビットレジスタ（図示しない）を有しており、両レジスタの値が一致するか否かによって識別データが一致するか否かを判定する。ＩＤコンパレータ１３０は、両識別データが一致する場合には、アクセス許可信号ＥＮをライト／リードコントローラ１４０に送出する。ＩＤコンパレータ１３０は、リセット信号ＲＳＴが入力（ＲＳＴ＝０またはＬｏｗ）されるとレジスタの値をクリアする。  ライト／リードコントローラ１４０は、ＩＮ／ＯＵＴコントローラ１２０、ＩＤコンパレータ１３０、インクリメントコントローラ１５０、チャージポンプ回路１６０、クロック信号端子ＳＣＫＴ、データ信号端子ＳＤＡＴ、リセット信号端子ＲＳＴＴと接続されている。ライト／ロードコントローラ１４０は、リセット信号ＲＳＴが入力された後の４つめのクロック信号に同期してデータ信号端子ＳＤＡＴを介して入力されるデータ列に含まれる書き込み／読み出し制御情報（３ビットのＩＤ情報に続く４ビット目の情報）を確認し、半導体記憶装置１０の内部動作を書き込みまたは読み出しのいずれかに切り換える回路である。  具体的には、ライト／リードコントローラ１４０は、ＩＤコンパレータ１３０からのアクセス許可���号ＡＥＮおよびインクリメントコントローラＷＥＮ１からの書き込み許可信号ＷＥＮ１が入力されると、取得した書き込み／読み出しコマンドを解析する。ライト／リードコントローラ１４０は、書き込みコマンドであれば、書き込み制限領域ＷＲＡの先頭アドレスに相当する数のクロックパルス入力を受けると、ＩＮ／ＯＵＴコントローラ１２０に対して、バス信号線のデータ転送方向を書き込み方向に切り換え、書き込みを許可する書き込み許可信号ＷＥＮ２を送信し、チャージポンプ回路１６０に対して書き込み電圧の生成を要求する。そして、書き込み制限領域ＷＲＡの終端アドレスに相当する数のクロックパルス入力を受けると、ライト／リードコントローラ１４０は、ＩＮ／ＯＵＴコントローラ１２０に対して、バス信号線のデータ転送方向を読み出し方向に切り換え、書き込みを許可する書き込み許可信号ＷＥＮ２の送信を終え、チャージポンプ回路１６０に対して書き込み電圧の生成の終了を要求する。  ライト／リードコントローラ１４０は、読み出しコマンドであれば、書き込み禁止領域の先頭アドレスに相当する数のクロックパルス入力を受けると、ＩＮ／ＯＵＴコントローラ１２０に対して、バス信号線のデータ転送方向を読み出し方向に切り換える。  本実施例では、書き込み制限行に書き込まれる書き込みデータＤＩが、値が増加（インクリメント）する特性を有するデータである場合には、書き込みデータＤＩが書き込み制限行に既に格納されている既存データＤＥよりも大きな値であるか否かを判断し、書き込みデータＤＩが、値が減少（デクリメント）する特性を有するデータである場合には、書き込みデータＤＩが書き込み制限行に既に格納されている既存データＤＥよりも小さな値であるか否かを判断することで、書き込みデータＤＩのデータ化け、誤ったデータの入力を低減又は防止する。この機能は、前者の場合にはインクリメントコントローラ、後者の場合にはデクリメントコントローラによって提供される。本実施例では以下の説明において、前者を例にとって説明する。  インクリメントコントローラ１５０は、リセット信号端子ＲＳＴＴ、ライト／リードコントローラ１４０、チャージポンプ回路１６０、ライトロックコントローラ１８０と信号線を介して接続されている。インクリメントコントローラ１５０は、内部に４ビットカウンタ１５１および８ビット内部レジスタ１５２、１５３を有している。インクリメントコントローラ１５０は、書き込み制限行に書き込まれる書き込みデータＤＩが書き込み制限行に既に格納されている既存データＤＥよりも大きな値であるか否かを判断し、さらにＥＥＰＲＯＭアレイ１０１に書き込まれたデータが正しく書き込まれたか否かの判断（ベリファイ、検証）を実行する。  インクリメントコントローラ１５０は、書き込みデータＤＩを８ビットラッチレジスタ１７０にラッチするタイミングで、ＥＥＰＲＯＭアレイ１０１の書き込み制限行から既存データＤＥを読み出し、内部に備える８ビット内部レジスタ１５２に格納する。インクリメントコントローラ１５０は、読み出される既存データＥＤと８ビットラッチレジスタ１７０に入力される書き込みデータＤＩとを１ビット単位で比較して、書き込みデータＤＩが既存データＤ��よりも大きな値のデータであるか否かを判定する。なお、処理の迅速化および回路規模削減のため、入力される書き込みデータはＭＳＢであることが望ましい。  インクリメントコントローラ１５０は、書き込みデータＤＩが既存データＤＥよりも大きな値のデータである場合には、ライト／リードコントローラ１４０に対して書き込み許可信号ＷＥＮ１を出力する。なお、書き込み制限行が複数行に亘る場合には、全ての書き込み制限行において書き込みデータＤＩが既存データＤＥよりも大きな値のデータである場合にのみ、インクリメントコントローラ１５０は、書き込み許可信号ＷＥＮ１を出力する。また、後述するように、ライトロックコントローラ１８０から書き込み許可信号ＷＥＮ１の発行を止める通知を受けている場合には、書き込み許可信号ＷＥＮ１を発行しない。  インクリメントコントローラ１５０は、書き込みデータを書き込んだ後、正しくデータが書き込まれたか否かを検証し、書き込みデータが正しく書き込まれていない場合には、内部に備える８ビット内部レジスタ１５２に格納されている既存データＤＥをメモリアレイ１００に対して書き戻す。書き込みデータの検証に際して、インクリメントコントローラ１５０に備えられている４ビットカウンタ１５１は、書き込みスタンバイ状態から外部クロック信号に対して８ビット遅れで、チャージポンプ回路１６０に備えられている内部発振器１６２から内部クロック信号を受けてカウントアップを開始する。４ビットカウンタ１５１によってカウントアップされたカウント値は、カラム選択回路１０３、ロー選択回路１０４に入力され、書き込まれたばかりの既存データＤＥが読み出される。  チャージポンプ回路１６０は、既述の通り、ライト／リードコントローラ１４０からの要求信号に基づいて、ＥＥＰＲＯＭアレイ１０１に対してデータを書き込む際に必要な書き込み電圧をカラム選択回路１０３を介して選択されたビット線に供給するための回路である。チャージポンプ回路１６０は、電圧昇圧時に必要な動作周波数を生成する内部発振器１６２を備え、正極電源端子ＶＤＤＴを介して得られる電圧を昇圧することで、必要な書き込み電圧を生成する。  ライトロックコントローラ１８０は、クロック信号端子ＳＣＫＴ、データ信号端子ＳＤＡＴ、リセット信号端子ＲＳＴＴ、インクリメントコントローラ１５０と接続されている。ライトロックコントローラ１８０は、メモリアレイ１００に対するアクセス開始時に、ＩＮ／ＯＵＴコントローラ１２０を介してデータ信号端子ＳＤＡＴに出力される、ＥＥＰＲＯＭメモリアレイ１０１の先頭から４ビット目に格納されているライトプロテクト情報（Ｗ／Ｌ）を参照する。ライトロックコントローラ１８０は、ライトプロテクト情報（Ｗ／Ｌ）＝１の場合には、ＥＥＰＲＯＭメモリアレイ１０１の書き込み禁止領域ＷＰＡに対する書き込みは禁止されていると判断し、インクリメントコントローラ１５０に対して書き込み禁止領域ＷＰＡに対する書き込み要求に対しては書き込み許可信号ＷＥＮ１を発行しないよう通知する。  本実施例におけるライトロックコントローラ１８０はさらに、書き込み禁止領域ＷＰＡの先頭アドレスを通過すると、書き込み禁止領域ＷＰＡを通過したことを示す���過フラグをオン（＝１）する。具体的には、ライトロックコントローラ１８０は、クロック信号端子ＳＣＫＴから入力されるクロック信号パルス数をカウントアップすることにより、書き込み禁止領域ＷＰＡの先頭アドレスに対するアクセスが実行されたか否かを判定する。ライトロックコントローラ１８０は、リセット信号ＲＳＴの入力を受けて、通過フラグをオフ（＝０）する。  ライトロックコントローラ１８０は、ライトプロテクト情報（Ｗ／Ｌ）＝１であり、通過フラグがオンされている場合には、書き込み制限領域ＷＲＡに対するデータの書き込み要求を受けても、インクリメントコントローラ１５０に対して書き込み許可信号ＷＥＮ１を発行しないよう通知する。この結果、ＥＥＰＲＯＭメモリアレイ１０１の終端アドレスを経た後、書き込み制限領域ＷＲＡにアクセスする場合には、ライト／リードコントローラ１４０によって書き込み許可信号ＷＥＮ２が発行されず、書き込み制限領域ＷＲＡに対するデータの書き込みは実行されない。一方、ライトロックコントローラ１８０は、ライトプロテクト情報（Ｗ／Ｌ）＝１であり、通過フラグがオンされていない場合には、ＥＥＰＲＯＭメモリアレイ１０１の書き込み制限領域ＷＲＡに対する書き込みを許容するので、インクリメントコントローラ１５０に対する書き込み許可信号ＷＥＮ１を禁止する旨の通知は行わない。  図４〜図７を参照して本実施例に係る半導体記憶装置１０における内部処理について説明する。図４は本実施例に係る半導体記憶装置１０において実行されるメモリ内部処理の処理ルーチンを示すフローチャートである。図５は読み出し動作実行時におけるリセット信号ＲＳＴ、外部クロック信号ＳＣＫ、データ信号ＳＤＡ、アドレスカウンタ値の時間的関係を示すタイミングチャートである。図６は本実施例の半導体記憶装置１０において実行される書き込み処理の処理ルーチンを示すフローチャートである。図７は書き込み動作実行時におけるリセット信号ＲＳＴ、外部クロック信号ＳＣＫ、データ信号ＳＤＡ、アドレスカウンタ値の時間的関係を示すタイミングチャートである。  メモリ内部処理では、図５に示すように、先ず、オペレーションコードに基づく、識別情報の確認、読み出し／書き込みコマンドの確認処理が実行される。半導体記憶装置１０は、ホスト計算機（例えば、図９参照）によって、リセット状態（ＲＳＴ＝０またはＬｏｗ）が解除される（ＲＳＴ＝１またはＨｉ）と、内部リセットを実行し（ステップＳ１００）、メモリアレイ１００に対するアクセス処理を開始する。具体的には、内部リセットによって、ＩＮ／ＯＵＴコントローラ１２０、ＩＤコンパレータ１３０、ライト／リードコントローラ１４０、インクリメントコントローラ１５０、ライトロックコントローラ１８０が初期化される。  半導体記憶装置１０のＩＤコンパレータ１３０は、ホスト計算機から入力された３ビットの識別情報を取得し（ステップＳ１０２）、取得した識別情報とメモリアレイ１００に格納されている識別情報とが一致するか否かを判定するＩＤ検索処理を実行する（Ｓ１０４）。具体的には、ＩＤコンパレータ１３０は、リセット信号ＲＳＴがローからハイに切り替えられた後の３つのクロック信号ＳＣＫの立ち上がり��ッジに同期してデータ信号端子ＳＤＡＴに入力されたデータ、すなわち、３ビットの識別情報を取得して第１の３ビットレジスタに格納する。これと同時にＩＤコンパレータ１３０は、アドレスカウンタ１１０のカウンタ値００、０１、０２によって指定されるメモリアレイ１００の先頭３ビットアドレスから識別情報ＩＤ０、ＩＤ１、ＩＤ２を取得して、第２の３ビットレジスタに格納する。  ＩＤコンパレータ１３０は、第１、第２レジスタに格納された識別情報が一致するか否かを判定し、識別情報が一致しない場合には（ステップＳ１０４：不一致）、データ信号端子ＳＤＡＴと接続されている双方向バス信号線を入力状態とし、識別情報ＩＤの受信を終了し（ステップＳ１０６）、本処理ルーチンを終了する。なお、ＩＮ／ＯＵＴコントローラ１２０は、８ビットラッチレジスタ１７０とＩＮ／ＯＵＴコントローラ１２０との間における入力信号線に対するハイインピーダンスの状態を保持するので、メモリアレイ１００に対するアクセスは許されない。一方、ＩＤコンパレータ１３０は、第１、第２レジスタに格納された識別情報が一致する場合には（ステップＳ１０４：一致）、ライト／リードコントローラ１４０に対してアクセス許可信号ＡＥＮを出力する。  アクセス許可信号ＡＥＮを受信したライト／リードコントローラ１４０は、ホスト計算機から、リセット信号ＲＳＴのローからハイへの切り替わり後の４つ目のクロック信号ＳＣＫの立ち上がりエッジに同期してデータ信号端子ＳＤＡＴを介してバス信号線に入力されたコマンドビットを取得する（ステップＳ１０８）。ライト／リードコントローラ１４０は、取得したコマンドビットが書き込み命令であるか否かを判定し（ステップＳ１１０）、取得したコマンドビットが書き込みコマンドでない場合には（ステップＳ１１０：Ｎｏ）、ＩＮ／ＯＵＴコントローラ１２０に対して読み出し命令を出力してデータの読み出し処理を実行する（ステップＳ１１２）。読み出し命令を受信したＩＮ／ＯＵＴコントローラ１２０は、メモリアレイ１００に対するデータ転送方向を読み出し方向（出力状態）に変更し、メモリアレイ１００からのデータ転送を許容する。  半導体記憶装置１０のアドレスカウンタ１１０は、クロック信号ＳＣＫの立ち下がりに同期してカウントアップして、入力クロックパルス数を計数する。なお、オペレーションコード入力後のアドレスカウンタ１１０のカウンタ値は０４であるから、メモリアレイ１００の０４Ｈに格納されている既存データＤＥから読み出される。本実施例に係る半導体記憶装置１０のメモリアレイ１００は、００Ｈ〜ＢＦＨまでのアドレスしか有していないが、アドレスカウンタ１１０は、２５６ビット（アドレスＦＦＨ）までカウントアップを実行する。アドレスＣ０Ｈ〜ＦＦＨまでは、疑似領域であり、対応するアドレスはメモリアレイ１００には存在せず、かかる疑似領域にアクセスしている期間は、データ信号端子ＳＤＡＴに対して値「０亅が出力される。アドレスカウンタ１１０によってアドレスＦＦＨに対応するクロックパルス数、すなわち、２５６までカウントアップされると、アドレスカウンタ１１０によって指定されるメモリアレイ１００上のアドレスはアドレス００Ｈに戻る。すなわち��アドレスカウンタ１１０の８ビットレジスタの値（ビット）が全て１となった時点で、メモリアレイ１００におけるＥＥＰＲＯＭ１０１の先頭アドレス００Ｈが次のアクセスアドレスとして指定される。  メモリアレイに格納されている既存データＤＥは、図５に示す読み出しサイクルの期間、クロック信号ＳＣＫの立ち下がりに同期してＩＮ／ＯＵＴコントローラ１２０を介して、データ信号端子ＳＤＡＴに順次出力され、出力された既存データＤＥはクロック信号ＳＣＫの次の立ち下がりまでの期間は保持される。クロック信号ＳＣＫが立ち下がると、アドレスカウンタ１１０におけるカウント値は１つインクリメントされ、この結果、メモリアレイ１００における次のアドレス（データセル）に格納されている既存データＤＥがデータ信号端子ＳＤＡＴに出力される。この動作の繰り返しが、所望のアドレスに到達するまで、クロック信号ＳＣＫに同期して実行される。すなわち、本実施例における半導体記憶装置１０はシーケンシャルアクセスタイプの記憶装置であるから、ホスト計算機は、読み出し、または書き込みを所望するアドレスに対応する数のクロック信号パルスを発行し、アドレスカウンタ１１０のカウンタ値を所定のアドレスに対応するカウント値までインクリメントしなければならない。この結果、既存データＤＥは、クロック信号ＳＣＫに同期して順次インクリメントされるアドレスカウンタ１１０のカウンタ値によって指定されるアドレスからシーケンシャルに読み出しされる。  ホスト計算機は、半導体記憶装置１０から出力されるデータと、半導体記憶装置１０に対して出力したクロックパルス数とを対応付けて管理することで、所望のアドレスのデータを特定し、取得する。  読み出し動作終了後には、ホスト計算機から０またはＬＯＷのリセット信号ＲＳＴが入力され、半導体記憶装置１０は、オペレーションコードの受け付け待機状態とされる。リセット信号ＲＳＴ（＝０またはＬＯＷ）が入力されると、アドレスカウンタ１１０、ＩＮ／ＯＵＴコントローラ１２０、ＩＤコンパレータ１３０、ライト／リードコントローラ１４０、インクリメントコントローラ１５０およびライトロックコントローラ１８０は初期化される。  ライト／リードコントローラ１４０は、取得したコマンドビットが書き込み命令であるか否かを判定する（ステップＳ１１０）。ライト／リードコントローラ１４０によって、取得したコマンドビットが書き込みコマンドであると判定された場合には（ステップＳ１１０：Ｙｅｓ）、ライトロックコントローラ１８０は、ＥＥＰＲＯＭメモリアレイ１０１の第４アドレス（０３Ｈ）から、ライトプロテクト情報（Ｗ／Ｌ）を取得する（ステップＳ１１４）。  ライトロックコントローラ１８０は、ライトロックがオンされているか、すなわち、ライトプロテクト情報（Ｗ／Ｌ）＝１であるか否かを判定する（ステップＳ１１６）。ライトロックコントローラ１８０によって、ライトロックがオンされていないと判定された場合には（ステップＳ１１６：Ｎｏ）、書き込み処理が実行される（ステップＳ１１８）。なお、ここで実行される書き込み処理は、ＥＥＰＲＯＭメモリアレイ１０１の書き込み禁止領域ＷＰＡに対するデータの書き込みを含む処理であり、ＥＥＰ���ＯＭメモリアレイ１０１に対して読み出し専用データを書き込む処理である。ライトプロテクト情報（Ｗ／Ｌ）は、初期データの書き込み時にオン、すなわち、「１」とされるので、工場出荷後においては、ライトプロテクト情報（Ｗ／Ｌ）＝１となり、ここで実行される書き込み処理は実行されない。また、ライトプロテクト情報（Ｗ／Ｌ）がオンされていない場合には、インクリメントコントローラ１５０よる、書き込みデータのインクリメント判定処理は実行されない。すなわち、ホスト計算機から送信されてきた書き込み用のデータの値とＥＥＰＲＯＭメモリアレイ１０１に既存のデータの値との大小関係が比較されることなく、所望のアドレスに対する書き込み用データの書き込みが実行される。  ステップＳ１１８にて実行される、書き込み処理について図６を参照して説明する。ホスト計算機から、アクセスを所望するアドレス、すなわち、データの書き込みを所望するアドレスに対応するクロックパルス数のクロック信号ＳＣＫが半導体記憶装置１０のクロック信号端子ＳＣＫＴに対して入力され、また、初期データとして書き込むべきデータが、クロック信号に同期してデータ信号端子ＳＤＡＴに入力され、８ビットラッチレジスタ１７０に格納されていく。本実施例では、１行８ビットのメモリアレイ１００に対して、８ビット単位にて書き込みデータが書き込まれる。  ライトロックコントローラ１８０は、書き込み処理を要求されているアドレスが書き込み制限領域ＷＲＡに含まれるアドレスであるか否かを判定し（ステップＳ２００）、書き込み制限領域ＷＲＡに含まれないと判定した場合には（ステップＳ２００：Ｎｏ）、インクリメントコントローラ１５０に対して書込禁止信号を発行しない。この結果、要求されたアドレス、具体的には、後に書き込み禁止領域となる領域に対する８ビット単位でのデータの書き込み処理が、ライト／リードコントローラ１４０によって実行される（ステップＳ２０２）。  具体的には、ライトロックコントローラ１８０から書込禁止信号を受けていないインクリメントコントローラ１５０は、ライト／リードコントローラ１４０に対して書き込み許可信号ＷＥＮ１を送信する。既述の通り、ライト／リードコントローラ１４０は、ＩＤコンパレータ１３０からアクセス許可信号ＡＥＮを受信しており、加えて、インクリメントコントローラ１５０から書き込み許可信号ＷＥＮ１を受信する。アクセス許可信号ＡＥＮおよび書き込み許可信号ＷＥＮ１を受信したライト／リードコントローラ１４０は、ＩＮ／ＯＵＴコントローラ１２０に対して書き込み許可信号ＷＥＮ２を出力する。書き込み許可信号ＷＥＮ２を受信したＩＮ／ＯＵＴコントローラ１２０は、メモリアレイ１００に対するデータ転送方向を書き込み方向（入力状態）に変更し、メモリアレイ１００に対するデータ転送を許容する。  この結果、メモリアレイ１００の各ビット線には書き込みデータＤＩの値（０または１）が転送される。具体的には、ライト／リードコントローラ１４０は、図７に示す、書き込みスタンバイ状態後の８サイクル目のクロック信号ＳＣＫ立ち上がり後に、チャージポンプ回路１６０に対して書き込み電圧の生成を要求する。チャージポンプ回路１６０によって生成され��書き込み電圧は、カラム選択回路１０３によって選択されているビット線、本実施例では全てのビット線に印加される。この結果、８ビットラッチレジスタ１７０に格納されている８ビットのデータ「１」と「０」が、一度に書き込み制限行に書き込まれる。  図７に示すように、８サイクル目のクロック信号ＳＣＫが立ち下がった後のクロック・ロー期間で、書き込まれたばかりの既存データＤＥと書き込みに用いられた書き込みデータＤＩとが一致するか否かのベリファイ処理が実行される。すなわち、クロック・ロー期間の間に、インクリメントコントローラ１５０に備えられている４ビットカウンタ１５１によって書き込まれたばかりの８ビットの既存データＤＥのアドレスを指定するためのカウント値がカラム選択回路１０３およびロー選択回路１０４に対して入力される。この結果、ＩＮ／ＯＵＴコントローラ１２０からは、書き込まれたばかりの８ビットの既存データＤＥが出力され、ＩＮ／ＯＵＴコントローラ１２０を介して、インクリメントコントローラ１５０が備える８ビット内部レジスタ１５３に格納される。インクリメントコントローラ１５０は、８ビット内部レジスタ１５３に格納されている８ビットの既存データＤＥと８ビットラッチレジスタ１７０に格納されている８ビットの書き込みデータＤＩとが一致するか否かを検証する。  ライトロックコントローラ１８０は、書き込みの対象となるアドレスが、書き込み禁止領域の開始アドレスに該当するか否かを判定し（ステップＳ２０４）、書き込み禁止領域の開始アドレスに該当すると判定した場合には（ステップＳ２０４：Ｙｅｓ）、通過フラグをオンする（ステップＳ２０６）。ライトロックコントローラ１８０は、書き込み禁止領域の開始アドレスに該当しない判定した場合には（ステップＳ２０４：Ｎｏ）、通過フラグの現在の値を維持する。具体的には、書き込み対象アドレスが、書き込み禁止領域の開始アドレス以降のアドレスの場合が該当する。  書き込みデータＤＩの書き込み完了後、ホスト計算機からリセット信号ＲＳＴ（＝０またはＬＯＷ）がリセット信号端子ＲＳＴＴに入力されると（ステップＳ２１２：Ｙｅｓ）、既述の通り各コントローラは初期化され、オペレーションコードの受け付け待機状態とされて、書き込み処理が終了する。  一方、書き込みデータＤＩの書き込み完了後、ホスト計算機からリセット信号ＲＳＴ（＝０またはＬＯＷ）がリセット信号端子ＲＳＴＴに入力されることなく（ステップＳ２１２：Ｎｏ）、ホスト計算機からクロック信号ＳＣＫが半導体記憶装置１０のクロック信号端子ＳＣＫＴに対して続けて入力されている場合には、８サイクル目のクロック信号ＳＣＫが立ち下がりに応じて（図７参照）、アドレスカウンタ１１０のカウント値が１つインクリメントされる（ステップＳ２１４）。すなわち、対象アドレスが、次の１バイトの先頭アドレスにインクリメントされる。これと同時に、次のアドレス（８アドレス分）に書き込まれるべき書き込みデータＤＩ（次バイト用のデータ）がデータ信号端子ＳＤＡＴに入力される。  アドレスカウンタ１１０によってアドレス７ＦＨに対応するクロックパルス数、すなわち、１２８までカウントアップされると、アドレスカウンタ１１０によって���定されるメモリアレイ１００上のアドレスはアドレス００Ｈに戻る。すなわち、アドレスカウンタ１１０の８ビットレジスタの８ビット目の値（最上位ビット）が１となった時点で、メモリアレイ１００におけるＥＥＰＲＯＭ１０１の先頭アドレス００Ｈが次のアクセスアドレスとして指定される。すなわち、書き込み禁止領域となるＥＥＰＲＯＭメモリアレイ１０１の所定領域に対する書き込み処理では、原則として、ＥＥＰＲＯＭ１０１の先頭アドレス００Ｈを含む１行（オペレーションコードと対比されるデータが格納されている先頭行）に対する書き込み処理が最後の書き込み処理となる。こうすることにより、共通の識別情報ＩＤを用いて当初の識別情報ＩＤの一致判断を実行できるため、また、事後的にライトプロテクト情報（Ｗ／Ｌ）を格納することができるため、書き込み禁止領域となるＥＥＰＲＯＭメモリアレイ１０１の所定領域に対するデータの書き込みが円滑化並びに柔軟化される。  ＥＥＰＲＯＭ１０１の先頭アドレス００Ｈを含む１行目には、正式な識別情報ＩＤおよび、ライトロック情報（Ｗ／Ｌ）、ライトロックの領域を示す情報が記述される。ライトロック情報（Ｗ／Ｌ）として「１」が記述されると、以降、書き込み禁止領域に対する書き込み処理は禁止される。  ライトロックコントローラ１８０は、書き込み処理を要求されているアドレスが書き込み制限領域ＷＲＡに含まれると判定した場合には（ステップＳ２００：Ｙｅｓ）、通過フラグがオンされているか否かを判定する（ステップＳ２０８）。すなわち、書き込み禁止領域の先頭アドレスを通過した後の、書き込み制限領域ＷＲＡに対するアクセスであるか否かを判定する。  ライトロックコントローラ１８０は、通過フラグがオンされていると判定した場合には（ステップＳ２０８：Ｙｅｓ）、インクリメントコントローラ１５０に対して書込禁止信号を発行する。この結果、インクリメントコントローラ１５０からライト／リードコントローラ１４０に対して書き込み許可信号ＷＥＮ１が発行されず、書き込み制限領域ＷＲＡに対する書き込み処理は実行されない（ステップＳ２１０）。この結果、初期データ書き込み後に書き込み禁止領域となるＥＥＰＲＯＭメモリアレイ１０１の領域に対して書き込みまたは読み出しが実行された後に、書き込み制限領域ＷＲＡに対して書き込みが実行されることがない。本実施例に係るメモリアレイ１００は、先頭アドレスからシーケンシャルにアクセスされるメモリアレイであるため、書き込み禁止領域の先頭アドレスに対するアクセスの後、書き込み制限領域ＷＲＡに到達するためには、書き込み禁止領域の終端アドレスを経る必要がある。したがって、クロック信号にノイズが乗り、カウント数が進んでしまった場合には、書き込み制限領域ＷＲＡにおけるデータの書き込み対象となるアドレスとは異なるアドレスにデータが書き込まれたり、書き込み禁止領域に書き込まれるべきデータが書き込み制限領域ＷＲＡに書き込まれることがある。特に、本実施例における書き込み制限領域ＷＲＡに対する書き込みは、既述並びに後述するように、インクリメントコントローラ１５０によって、常に、既存データの値よりも大きな値しか書き込まれないように制御されている。したがって���書き込み制限領域ＷＲＡにおける誤書き込みは、書き込み制限領域ＷＲＡに対するインクリメントな書き込みを阻害してしまうおそれがある。しかしながら、本実施例では、書き込み禁止領域を経て書き込み制限領域ＷＲＡに対して書き込みが実行される場合には、書き込み制限領域ＷＲＡに対する書き込みを実行しないので、書き込み制限領域ＷＲＡにおける誤書き込みを低減または防止することができる。  ライトロックコントローラ１８０は、通過フラグがオンされていないと判定した場合には（ステップＳ２０８：Ｎｏ）、インクリメントコントローラ１５０に対して書込禁止信号を発行しない。この結果、インクリメントコントローラ１５０からライト／リードコントローラ１４０に対して書き込み許可信号ＷＥＮ１が発行され、書き込み制限領域ＷＲＡに対する書き込み処理が実行される（ステップＳ２１２）。工場出荷時には、書き込み制限領域ＷＲＡに対する書き込みが正常に行われるか否かをテストする必要があり、この書き込み処理が実行される。この書き込み処理にあたっては、例えば、書き込み制限領域ＷＲＡの最上位アドレスに対して書き込みが実行され、工場出荷後におけるインクリメントな書き込みの阻害が防止される。すなわち、１行８ビットの内の上位１ビットまたは２ビットを書き込みテストに用い、残りの７ビットまたは６ビットが書き換えデータの格納に用いられる。  書き込み制限領域ＷＲＡに対する書き込みが実行されない場合（ステップＳ２１０）および書き込みが実行された後（ステップＳ２１２）、ホスト計算機からリセット信号ＲＳＴ（＝０またはＬＯＷ）がリセット信号端子ＲＳＴＴに入力されると（ステップＳ２１２：Ｙｅｓ）、既述の通り各コントローラは初期化され、通過フラグはオフされ、オペレーションコードの受け付け待機状態とされて、書き込み処理が終了する。  一方、ホスト計算機からリセット信号ＲＳＴ（＝０またはＬＯＷ）がリセット信号端子ＲＳＴＴに入力されることなく（ステップＳ２１２：Ｎｏ）、ホスト計算機からクロック信号ＳＣＫが半導体記憶装置１０のクロック信号端子ＳＣＫＴに対して続けて入力されている場合には、８サイクル目のクロック信号ＳＣＫが立ち下がりに応じて（図７参照）、アドレスカウンタ１１０のカウント値が１つインクリメントされる（ステップＳ２１４）。  図４に戻り説明を続けると、ライトロックコントローラ１８０によって、ライトプロテクト情報（Ｗ／Ｌ）がオンされている（１である）と判定された場合には（ステップＳ１１６：Ｙｅｓ）、書き込み制限領域ＷＲＡに対する書き込み処理が実行される（ステップＳ１２２）。  例えば、書き込みデータＤＩが１６ビット長のデータであり、書き込み制限行は２行（８アドレス×２）の場合について説明する。かかる場合には、１行８ビットのメモリアレイ１００に対して、１６ビット長の書き込みデータが書き込まれる。書き込み処理に際しては、先ず、書き込みデータＤＩの最上位ビット（ＭＳＢ）から８ビットのデータが、クロック信号ＳＣＫの立ち上がりに同期して、８ビットラッチレジスタ１７０に順次ラッチされる。また、ＩＮ／ＯＵＴコントローラ１２０に対して書き込み許可信号ＷＥＮ２が出力されるまでは、クロック信号ＳＣＫ���立ち下がりに同期して、メモリアレイ１００の第８アドレス以後の既存データが順次、データ出力信号線（データ信号端子ＳＤＡ）上に出力される。データ出力信号線上に出力された既存データＤＥは、インクリメントコントローラ１５０に入力され、８ビットラッチレジスタ１７０にラッチされた書き込みデータＤＩと共に、インクリメントコントローラ１５０における書き込みデータＤＩが既存データＤＥよりも大きな値であるか否かを判定するために用いられる。この判断処理は、書き込みスタンバイ状態後の８サイクル目のクロック信号ＳＣＫ立ち上がり後（＝１またはＨｉ）に実行される。  半導体記憶装置１０のクロック信号端子ＳＣＫＴには、ホスト計算機から、アクセスを所望するアドレス、すなわち、データの書き込みを所望するアドレスに対応するクロックパルス数のクロック信号ＳＣＫが入力される。書き込み許可信号ＷＥＮ２を受信したＩＮ／ＯＵＴコントローラ１２０は、メモリアレイ１００に対するデータ転送方向を書き込み方向に変更し、８ビットラッチレジスタ１７０とＩＮ／ＯＵＴコントローラとの間における信号線のハイインピーダンス設定を解除してデータ転送を許容する。この結果、メモリアレイ１００の各ビット線には書き込みデータＤＩの値（０または１）が転送される。ライト／リードコントローラ１４０は、書き込みスタンバイ状態後の８サイクル目のクロック信号ＳＣＫ立ち上がり後に、チャージポンプ回路１６０に対して書き込み電圧の生成を要求し、生成された書き込み電圧は、カラム選択回路１０３によって選択されているビット線、本実施例では全てのビット線に印加され、この結果、８ビットラッチレジスタ１７０に格納されている８ビットのデータ「１」と「０」が、一度に書き込み制限行に書き込まれる。  ８サイクル目のクロック信号ＳＣＫが立ち下がると、アドレスカウンタ１１０のカウント値が１つインクリメントされ、次のアドレス（８アドレス分）に書き込まれるべき書き込みデータＤＩ（２バイト目のデータ）の取り込みが実行される。また、８サイクル目のクロック信号ＳＣＫが立ち下がった後のクロック・ロー期間で、書き込まれたばかりの既存データＤＥと書き込みに用いられた書き込みデータＤＩとが一致するか否かのベリファイ処理が実行される。すなわち、クロック・ロー期間の間に、インクリメントコントローラ１５０に備えられている４ビットカウンタ１５１によって書き込まれたばかりの８ビットの既存データＤＥのアドレスを指定するためのカウント値がカラム選択回路１０３およびロー選択回路１０４に対して入力される。この結果、ＩＮ／ＯＵＴコントローラ１２０からは、書き込まれたばかりの８ビットの既存データＤＥが出力され、ＩＮ／ＯＵＴコントローラ１２０を介して、インクリメントコントローラ１５０が備える８ビット内部レジスタ１５３に格納される。インクリメントコントローラ１５０は、８ビット内部レジスタ１５３に格納されている８ビットの既存データＤＥと８ビットラッチレジスタ１７０に格納されている８ビットの書き込みデータＤＩとが一致するか否かを検証する。  本実施例では、書き込みデータＤＩは１６ビット長のデータであり、書き込み制限行は２行（８アドレス×２）であるため��上記の処理が２度実行されると、書き込み制限行に対する書き込みデータＤＩの書き込みは完了する。すなわち、ライト／リードコントローラ１４０は、次のアクセス対象アドレスとして、書き込み禁止領域ＷＰＡの先頭アドレスが指定されるまで書き込み制限領域ＷＲＡに対する書き込みデータＤＩの書き込み処理を実行する（ステップＳ１２２：Ｎｏ）。ライト／リードコントローラ１４０は、次のアクセス対象アドレスとして、書き込み禁止領域ＷＰＡの先頭アドレスが指定されると（ステップＳ１２２：Ｙｅｓ）、チャージポンプ１６０に対して書き込み電圧の生成の停止を要求し（ステップＳ１２４）、本処理ルーチンを終了する。チャージポンプ１６０によって生成される書き込み電圧を用いなければＥＥＰＲＯＭメモリアレイ１０１に対するデータの書き込み（格納）は不可能であるため、チャージポンプ１６０における書き込み電圧の生成の停止によって書き込み処理は停止する。  書き込みデータＤＩの書き込み完了後、ホスト計算機からリセット信号ＲＳＴ（＝０またはＬＯＷ）がリセット信号端子ＲＳＴＴに入力されることにより、半導体記憶装置１０は、オペレーションコードの受け付け待機状態とされて、書き込み処理が終了する。  なお、ホスト計算機から送出される書き込みデータは、書き換えを所望するアドレスに対応するデータを除いて、メモリアレイ１００に現在格納されているデータと同一の値（０または１）を有している。すなわち、メモリアレイ１００における書き換えられないアドレスのデータは、同一の値によって上書きされる。  図８を参照して工場出荷時において実行される検査処理について説明する。図８は工場出荷時に半導体記憶装置に対して実行される検査処理の処理ルーチンを示すフローチャートである。  ホスト計算機は、リセット信号端子ＲＳＴＴに対してリセット信号を出力し、半導体記憶装置１０を内部リセットさせる（ステップＳ３００）。既述の通り、リセット信号ＲＳＴの入力を受けて、所定のコントローラが初期化されることによって半導体記憶装置１０の内部リセットが実行される。ホスト計算機は、識別情報ＩＤおよびＲｅａｄコマンドをデータ信号端子ＳＤＡＴに対して出力し（ステップＳ３０２）、メモリアレイ１００に格納されている既存データを読み出す（ステップＳ３０４）。半導体記憶装置１０においては、ＩＤコンパレータ１３０およびライト／リードコントローラ１４０によって既述の処理が実行された後、メモリアレイ１００に格納されているデータをデータ信号端子ＳＤＡ上に出力する。半導体記憶装置１０には、初期値として、例えば、識別情報ＩＤ＝（１、１、１）、ライトプロテクト情報（Ｗ／Ｌ）＝０が記述されている。この場合には、ホスト計算機は、識別情報ＩＤ＝（１、１、１）を半導体記憶装置１０に対して出力する。  ホスト計算機は、既存データとして格納されているべきデータ（初期データ）と既存データとが一致するか否かを判定し（ステップＳ３０６）、両データが一致しない場合には（ステップＳ３０６：Ｎｏ）、メモリエラーであるとの記録を残して（ステップＳ３１４）本処理ルーチンを終了する。一方、ホスト計算機は、両データが一致する場合には（ステップＳ３０６：Ｙｅｓ）、識別情���ＩＤおよびＷｒｉｔｅコマンドをデータ信号端子ＳＤＡＴに対して出力する（ステップＳ３０８）。  ホスト計算機は、クロック信号ＳＣＫに同期させて、書き込み禁止領域ＷＰＡに対する書き込みデータを含む書き込みデータをデータ信号端子ＳＤＡに出力する（ステップＳ３１０）。ホスト計算機は、書き込み禁止領域ＷＰＡに対してデータが書き込まれたか否か、すなわち、ライトロックは有効であるか否かを判定し（ステップＳ３１２）、ライトロックは有効であると判定した場合には（ステップＳ３１２：Ｙｅｓ）、本処理ルーチンを終了する。一方、ホスト計算機は、ライトロックは有効でないと判定した場合、すなわち、書き込み禁止領域ＷＰＡに対する書き込みが実行されてしまった場合には（ステップＳ３１２：Ｎｏ）、メモリエラーであるとの記録を残して（ステップＳ３１４）本処理ルーチンを終了する。  ライトロックが有効であるか否かの判定は、例えば、書き込みデータの入力後に、メモリアレイ１００からデータを読み出して、ステップＳ３０４にて用いられた初期データと対比することによって実行される。すなわち、両データが一致する場合には、書き込み禁止領域ＷＰＡに対する書き込みが実行されなかったことを意味するので、ライトロックは有効であると判定することができる。  さらに、書き込み制限領域ＷＲＡに対する書き込みが正常に行われているか否かを判定することによっても、ライトロックの有効性は判定することができる。本実施例においては、書き込み制限領域ＷＲＡに対しては既存データの値よりも大きな値のデータしか書き込むことができないため、書き込み禁止領域ＷＰＡに対する初期データの書き込み時、すなわち、ライトプロテクト情報（ＷＬ）がオン（１）の場合には、書き込み制限領域ＷＲＡに対する書き込みを禁止することで書き込み制限領域ＷＲＡに対する誤書き込みの防止が図られている。したがって、書き込み制限領域ＷＲＡに対する書き込みが実行できる場合には、ライトプロテクト情報（Ｗ／Ｌ）が有効であると判定することができる。  図９を参照して、本実施例に係る半導体記憶装置１０の応用例について説明する。図９は本実施例に係る半導体記憶装置の応用例を示す説明図である。本実施例に係る半導体記憶装置１０は、消費材を収容する収容容器、例えば、印刷記録材としてのインクを収容するインク収容体３１０、３１１、３１２に備えられる。各インク収容体３１０、３１１、３１２が印刷装置に装着されると、印刷装置に備えられるホスト計算機３００と、バス接続される。すなわち、ホスト計算機３００からのデータ信号線ＳＤＡ、クロック信号線ＳＣＫ、リセット信号線ＲＳＴ、正極電源線ＶＤＤ、および負極電源線ＶＳＳは、各インク収容体３１０、３１１、３１２に備えられている半導体記憶装置１０と接続されている。この応用例では、インク残量またはインク消費量といったインクに関する量の情報が半導体記憶装置１０に格納される。  以上説明したとおり、本実施例に係る半導体記憶装置１０によれば、ライトプロテクト情報（Ｗ／Ｌ）と通過フラグとの組合せによって、書き込み禁止領域ＷＰＡとなるＥＥＰＲＯＭメモリアレイ１０１の所定の領域に対するアクセスがあった後における、書き込み制限領域ＷＲＡに対する書き込みを禁止することができる。この結果、例えば、クロック信号にノイズが乗ることによって、アクセス対象のアドレスが本来の対象アドレスよりも進んでしまった場合であっても、書き込み禁止領域ＷＰＡに書き込まれるべきデータが書き込み制限領域ＷＲＡに書き込まれる事態、あるいは、書き込み制限領域ＷＲＡにおける誤書き込みを低減または抑制することができる。  書き込み制限領域ＷＲＡが既存データの値よりも大きな値のデータの書き込みしか許さない場合には、書き込み制限領域ＷＲＡにおける誤書き込みは問題となる。すなわち、例えば、書き込み制限領域ＷＲＡに対してインク残量（消費量）が記録される場合に、工場出荷時に５０％残量（消費量）相当の値が誤書き込みされていると、１００％〜５０％の残量値（０％〜５０％の消費値）を記録することができなくなってしまう。この問題は、本実施例に係る半導体記憶装置１０を用いることによって解消することができる。  さらに、本実施例に係る半導体記憶装置１０によれば、ライトプロテクト情報（Ｗ／Ｌ）によって、ＥＥＰＲＯＭメモリアレイ１０１における所定の領域に対する書き込みを禁止することができる。書き込み禁止領域ＷＰＡとなる所定の領域の特定は、例えば、ライトロック領域情報ＷＬＤとして、ＥＥＰＲＯＭメモリアレイ１０１に格納されている情報に基づいて特定される。  その他の実施例：（１）上記実施例では、ライトロックコントローラ１８０からインクリメントコントローラ１５０に対して、書き込み許可信号ＷＥＮ１の発行を中止させるための書込禁止信号を出力しているが、書き込み許可信号ＷＥＮ１とは別に、ライトロックコントローラ１８０からライト／リードコントローラ１４０に対して直接、書込禁止信号を発行するようにしても良い。かかる場合には、ライト／リードコントローラ１４０は、ライトロックコントローラ１８０から書込禁止信号を受信すると、書き込み許可信号ＷＥＮ１およびアクセス許可信号ＡＥＮを受信したとしても、Ｉ／Ｏコントローラ１２０に対して書き込み許可信号ＷＥＮ２を発行するができず、また、チャージポンプ１６０に対しても書き込み電圧の生成を要求することができない。（２）上記実施例では、ライトロックコントローラ１８０を別途備え、ライトロックコントローラ１８０において、ライトプロテクト情報（Ｗ／Ｌ）および通過フラグの読み出し、管理を行っているが、ライトロックコントローラ１８０を別途備えなくても良い。この場合には、ライトロックコントローラ１８０の上記機能を、例えば、ライト／リードコントローラ１４０に持たせれば良い。（３）上記実施例では、書き込み禁止領域ＷＰＡとなるＥＥＰＲＯＭメモリアレイ１０１の所定の領域に対するデータの書き込みに際して、８ビット単位での書き込みが実行されているが、１ビット単位、その他の単位にてデータが書き込まれても良い。（４）上記実施例では、ライトロック領域情報ＷＬＤとして、バイト単位にて書き込み禁止領域ＷＰＡを特定する情報が用いられているが、この他にも、アドレス単位で書き込み禁止領域ＷＰＡを特定する情報が用いられても良い。（５）上記実施例では、インクカートリッジを応用例として用いたが、この他にもトナーカートリッジにおいても同様の効果を得ることができる。また、プリペイドカード等の通貨相当情報を格納する媒体において適用した場合にも同様の効果を得ることができる。（６）上記実施例におけるベリファイ処理は、４ビットカウンタおよび内部発振器１６２を用いて、８ビット内部レジスタ１５３にラッチされている既存データＤＥ１と８ビットラッチレジスタ１７０にラッチされている書き込みＤＩ１を用いて８ビット単位で実行されても良い。あるいは、４ビットカウンタ１５１および８ビット内部レジスタ１５３を備えることなく、８ビットラッチレジスタ１７０からＭＳＢにて１ビット単位で放出される１バイト目の書き込みデータＤＩ１と、メモリアレイ１００の第１の書き込み制限行からＭＳＢにて１ビット単位で読み出される既存データＤＥ１とを１ビット単位で比較することによって実行されても良い。かかる場合には、インクリメントコントローラ１５０は、必要ない。（７）上記実施例では、１６ビット長の書き込みデータを例にとって説明しているが、この他にも、２４ビット長、３２ビット長といった、メモリアレイ１００の１行のビット長の倍数のデータ長を有するデータに対しても同様に適用することができると共に、同様の効果を得ることができる。  以上、いくつかの実施例に基づき本発明に係る半導体記憶装置、半導体記憶装置におけるアクセス制御方法を説明してきたが、上記した発明の実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明は、その趣旨並びに特許請求の範囲を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれることはもちろんである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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