【事件の表示】
　特願２０１６−２４０８６５「デバッグ回路およびデバッグ試験方法」拒絶査定不服審判事件〔平成３０年　６月２１日出願公開、特開２０１８−　９７５５９、請求項の数（８）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続きの経緯
　本願は，平成２８年１２月１３日の出願であって，平成３１年２月７日付けで拒絶理由通知がされ，平成３１年３月２９日に意見書が提出されるとともに手続補正がなされ，令和１年８月１６日付けで拒絶理由通知がされ，令和１年１０月１１日に意見書が提出されるとともに手続補正がなされ，令和２年２月５日付けで拒絶査定（以下，「原査定」という。）がなされたが，これに対し，令和２年５月１１日に拒絶査定不服審判の請求がなされるとともに手続補正がなされたものである。
第２　本願発明
　本願請求項１−８に係る発明（以下，それぞれ「本願発明１」−「本願発明８」という。）は，令和２年５月１１日付けの手続補正で補正された特許請求の範囲の請求項１−８に記載された事項により特定される発明であり，本願発明１は以下のとおりの発明である。 
　なお，符号Ａ１−Ｇは，説明のために当審で付与したものであり，以下，「構成Ａ１」−「構成Ｇ」と称する。
「【請求項１】
Ａ１　デバッグ対象の回路が動作した際の出力信号が入力されるごとにカウントを増加させ、デバッグカウントとして出力するカウント手段と、
Ｂ　前記デバッグカウントと前記出力信号を関連づけて記憶する記憶手段と、
Ｃ　前記出力信号と、デバッグトリガ条件として設定されている異常発生時の出力信号の内容とが一致するかを判断する条件判断手段と、
Ｄ　前記出力信号と前記デバッグトリガ条件が一致するとき、または、前記デバッグカウントが前記出力信号の記憶を停止するカウント値として設定されたカウント値となったときのいずれか早いときに、前記出力信号の前記記憶手段への記憶を停止するように制御する停止制御手段と、
Ｅ　前記回路のデバッグを時系列を遡って分割して行う際の１回目の区間のデバッグの実行時に、前記出力信号と前記デバッグトリガ条件が一致したときの前記デバッグカウントの値を保持カウントとして保持する保持手段と、
Ｆ　前記回路のデバッグを時系列を遡って分割して行う際の２回目以降の区間のデバッグの実行時に、前記条件判断手段が、前記出力信号と前記デバッグトリガ条件が一致したと判断したときの前記デバッグカウントと前記保持カウントを比較し、比較結果を出力する比較結果出力手段と、を備え、
Ａ２　前記カウント手段は、２回目以降の区間のデバッグであり、前記２回目以降の区間それぞれにおいて前記比較結果が一致するまで繰り返されるデバッグの実行時に、前記停止制御手段が前記出力信号の前記記憶手段への記憶を停止した後、前記条件判断手段が、前記出力信号と前記デバッグトリガ条件として入力された条件が一致したと判断するまで前記出力信号が入力されるごとにカウントを増加させることを特徴とする
Ｇ　デバッグ回路。」
　なお，本願発明２−８の概要は以下のとおりである。
　本願発明２−７は，本願発明１を減縮した発明である。
　本願発明８は，本願発明１に対応する方法の発明であり，本願発明１とカテゴリ表現が異なるだけの発明である。
第３　引用文献，引用発明等
１．引用文献１
（１）原査定の拒絶の理由で引用された引用文献１（特開平５−１４３３９７号公報）には，以下の事項が記載されている。
（当審注：下線は，参考のために当審で付与したものである。以下同様。）
「【０００２】
【
従来の技術
トレーサメモリ
ＲＡＭ
データ
が
書込まれる
【０００３】
　次に
エラー
発生
停止信号５１が停止条件回路
入力され
ＲＡＭ
へのライトパルス
抑止
ＲＡＭ
から
停止条件成立時点から逆上って前のデータが順次読出される
「【０００８】
【
実施例
【０００９】
　
記憶装置
停止条件成立時より数十から数百μｓ以前のトレースデータを採取
【００１０】
　記憶装置内のリクエスト１０が入力され、論理“１”にレジスタ１がホールドされる。そのため
カウンタ
クロック毎にカウントアップされ
エラーが発生する
Ａレジスタ
リクエスト
を受信してからエラーになる迄の時間（カウント数Ａ）がセットされ
【００１１】
　次にシフトイン動作によって
カウント数ＸをＸレジスタ
セット
出力値１９は
Ａ−Ｘ
カウンタ
の値１５がＡ−Ｘとなったとき
比較回路
の出力
は
停止条件回路
に
入力信号５１と同様に入力
トレーサメモリ
停止
【００１２】
　さて、
比較回路
で信号１５と信号１９が一致した後
エラー
が発生するまで
さらにカウンタ
がカウントアップ
カウンタ
が停止したときのＡレジスタ
の値
とカウンタ
の値
を
減算した値
を
判定回路
入力することにより
エラー発生条件を判定することができる
「【図１】
」
「【図２】
」
「【図３】
」
（２）従来技術として記載されているトレーサメモリは，実施例として記載されている記憶装置も備えていることに注意すれば，上記引用文献１の記載（特に下線部の記載）より，上記引用文献１には，次の発明（以下，「引用発明」という。）が記載されていると認められる。
　なお，符号ａ−ｊは，説明のために当審で付与したものであり，以下「構成ａ」−「構成ｊ」という。
ａ　データが書込まれるＲＡＭと，
ｂ　エラーが発生するとき，停止信号５１が入力され，ＲＡＭへのライトパルスを抑止する停止条件回路と，を備え，
ｃ　ＲＡＭから停止条件成立時点から逆上って前のデータが順次読出されるトレーサメモリと，
ｄ　さらに，停止条件成立時より数十から数百μｓ以前のトレースデータを採取するため，
ｅ　クロック毎にカウントアップされるカウンタと，
ｆ　エラーが発生するとき，リクエストを受信してからエラーになる迄の時間（カウント数Ａ）がセットされるＡレジスタと，
ｇ　カウント数ＸをセットされるＸレジスタと，
ｈ　出力値１９は，Ａ−Ｘであり，カウンタの値１５がＡ−Ｘとなったとき，比較回路の出力を停止条件回路に入力信号５１と同様に入力し，トレーサメモリを停止させる比較回路と，
ｉ　比較回路で信号１５と信号１９が一致した後，エラーが発生するまで，さらにカウンタがカウントアップされ，カウンタが停止したときのＡレジスタの値とカウンタの値を減算した値を入力することにより，エラー発生条件を判定することができる判定回路と，を備える 
ｊ　記憶装置。
２．引用文献２
（１）原査定の拒絶の理由で引用された引用文献２（特開２０１６−９１２７７号公報）には，以下の事項が記載されている。
「【００１７】
　例えば、ＣＰＵ１１は、トレースデータをパケット化して、メモリーコントローラー１３へ送信し、その際、パケットに、トレースデータを示す識別子を付加しておき、メモリーコントローラー１３は、その識別子を有するパケットを受け付けると、パケットからトレースデータを抽出し、所定の
記憶領域
リングバッファーとして使用
順番にトレースデータ
書き込
（２）上記引用文献２の記載（特に下線部の記載）より，上記引用文献２には，次の技術的事項が記載されていると認められる。
　なお，符号ｋは，説明のために当審で付与したものであり，以下「構成ｋ」という。
ｋ　順番にトレースデータが書き込まれる，リングバッファーとして使用される記憶領域。
３．引用文献３
（１）原査定の拒絶の理由で引用された引用文献３（特開２０１３−１６１４２９号公報）には，以下の事項が記載されている。
「【００３８】
　次に、
トリガ発生部
デバッグ対象回路
から入力される被観測信号の状態とトリガ条件として指定された被観測信号の状態との比較を行い
トリガを発生させるか否かを判断する
（２）上記引用文献３の記載（特に下線部の記載）より，上記引用文献３には，次の技術的事項が記載されていると認められる。
　なお，符号ｍは，説明のために当審で付与したものであり，以下「構成ｍ」という。
ｍ　デバッグ対象回路から入力される被観測信号の状態とトリガ条件として指定された被観測信号の状態との比較を行い，トリガを発生させるか否かを判断するトリガ発生部。
４．引用文献４
（１）原査定の拒絶の理由で引用された引用文献４（特開２０１６−１７７５６４号公報）には，以下の事項が記載されている。
「【００３１】
　デバッグ対象回路
選択した信号と
観測信号取得用トリガ条件を
比較し
データ取得用トリガ発生状態であるか否かを判断する
（２）　上記引用文献４の記載（特に下線部の記載）より，上記引用文献４には，次の技術的事項が記載されていると認められる。
　なお，符号ｎは，説明のために当審で付与したものであり，以下「構成ｎ」という。
ｎ　選択した信号と観測信号取得用トリガ条件を比較し，データ取得用トリガ発生状態であるか否かを判断するデバッグ対象回路。
第４　対比・判断
１．本願発明１について
（１）対比
ア　構成Ｇについて
　構成ｄ，ｆ，ｊによれば，引用発明の「記憶装置」は，「エラーが発生するとき」の「トレースデータ」の「採取」を行っているところ，一般的に「エラーが発生するとき」の「トレースデータ」の「採取」は，デバッグをするために行われるものである。
　したがって，引用発明の「記憶装置」は，本願発明１の「デバッグ回路」に対応する。
イ　構成Ａ１について
　構成ｉによれば，引用発明の「カウンタ」は，「カウンタの値」を出力しており，当該「カウンタの値」は，デバッグのためのカウントであるから，本願発明１の「デバッグカウント」に相当する。
　また，構成ｅによれば，引用発明の「カウンタ」は，「クロック毎にカウントアップされ」る。
　したがって，引用発明の「カウンタ」と，本願発明１の「カウント手段」とは，下記の点（相違点１）で相違するものの，“信号が入力されるごとにカウントを増加させ，デバッグカウントとして出力するカウント手段”である点で共通する。
ウ　構成Ｂについて
　構成ａによれば，引用発明の「ＲＡＭ」は，「データが書込まれる」。
　構成ｃ，ｄ，ｊによれば，当該「データ」は，「トレースデータ」として「読出」されるものであるから，デバッグ対象の「記憶装置」から出力される信号であるので，本願発明１の「出力信号」に相当する。
　したがって，引用発明の「ＲＡＭ」と，本願発明１の「記憶手段」とは，下記の点（相違点２）で相違するものの，“前記出力信号を記憶する記憶手段”である点で共通する。
エ　構成Ｃについて
　引用発明は，本願発明１と，下記の点（相違点３）で相違する。
オ　構成Ｄについて
　構成ｂ，ｃ，ｄ，ｈによれば，引用発明の「停止条件回路」は，「停止条件成立時点から逆上って前のデータが順次読出される」までの間は，「エラーが発生するとき，停止信号５１が入力され，ＲＡＭへのライトパルスを抑止」し，引用発明の「比較回路」は，「停止条件成立時より数十から数百μｓ以前のトレースデータを採取する」までの間は，「カウンタの値１５がＡ−Ｘとなったとき，比較回路の出力を停止条件回路に入力信号５１と同様に入力し，トレーサメモリを停止させ」る。
　ここで，引用発明の，「ＲＡＭへのライトパルスを抑止する」こと，及び，「トレーサメモリを停止させる」ことは，本願発明１の「前記出力信号の前記記憶手段への記憶を停止する」ことに相当する。
　したがって，引用発明の「停止条件回路」及び「比較回路」と，本願発明１の「停止制御手段」とは，下記の点（相違点４）で相違するものの，“前記出力信号の前記記憶手段への記憶を停止するように制御する停止制御手段”である点で共通する。
カ　構成Ｅについて
　構成ｃ，ｄによれば，引用発明は，最初に，「停止条件成立時点から逆上って前のデータが順次読出され」，その後，「停止条件成立時より数十から数百μｓ以前のトレースデータを採取」している。
　よって，引用発明の，「停止条件成立時点から逆上って前のデータが順次読出される」までの間が，本願発明１の「１回目の区間」に相当し，引用発明の，「停止条件成立時より数十から数百μｓ以前のトレースデータを採取」されるまでの間が，本願発明１の「２回目」「の区間」に相当する。
　引用発明は，「停止条件成立時点から逆上って前のデータが順次読出され」た後に，「停止条件成立時より数十から数百μｓ以前のトレースデータを採取」しているので，「記憶装置」のデバッグを時系列を遡って分割して行っている。
　構成ｂ，ｃ，ｆによれば，引用発明の「Ａレジスタ」は，最初に「エラーが発生するとき」，つまり，「停止条件成立時点から逆上って前のデータが順次読出される」時に，「エラーが発生するとき」の「カウント数Ａ」が「セットされ」ている。
　したがって，引用発明の「Ａレジスタ」と，本願発明１の「保持手段」とは，下記の点（相違点５）で相違するものの，“前記回路のデバッグを時系列を遡って分割して行う際の１回目の区間のデバッグの実行時に，前記デバッグカウントの値を保持カウントとして保持する保持手段”である点で共通する。
キ　構成Ｆについて
　構成ｄ，ｉによれば，引用発明の「判定回路」は，「カウンタが停止したときのＡレジスタの値とカウンタの値を減算した値」によって，「カウンタが停止したときのＡレジスタの値」と「カウンタの値」を比較している。
　また，「判定回路」に「カウンタが停止したときのＡレジスタの値とカウンタの値を減算した値」が「入力」されるのは，「停止条件成立時より数十から数百μｓ以前のトレースデータを採取する」までの間である。
　したがって，引用発明の「判定回路」と，本願発明１の「比較結果出力回路」とは，下記の点（相違点６）で相違するものの，“前記回路のデバッグを時系列を遡って分割して行う際の２回目の区間のデバッグの実行時に，前記デバッグカウントと前記保持カウントを比較し，比較結果を出力する比較結果出力手段”である点で共通する。
ク　構成Ａ２について
　構成ｈ，ｉによれば，引用発明は，「カウンタの値１５がＡ−Ｘとなったときトレーサメモリを停止」しているところ，「Ａ−Ｘ」は「出力値１９」であるので，「比較回路で信号１５と信号１９が一致した後」は，「トレーサメモリ」を「停止」している。
　「トレーサメモリ」が「停止」している時は，「トレーサメモリ」が備える「ＲＡＭ」への「データ」の「書込」も「停止」していると認められる。
　よって，引用発明の「比較回路で信号１５と信号１９が一致した後」という期間は，「データ」の「ＲＡＭ」への「書込」みが停止しているので，本願発明１の「前記停止制御手段が前記出力信号の前記記憶手段への記憶を停止した後」という期間に相当する。
　構成ｉによれば，引用発明の「カウンタ」は，「比較回路で信号１５と信号１９が一致した後，エラーが発生するまで，さらにカウンタがカウントアップされ」る。
　したがって，引用発明の「カウンタ」と，本願発明１の「カウント手段」とは，下記の点（相違点７）でも相違するものの，“２回目の区間のデバッグであり，前記２回目の区間においてデバッグの実行時に，前記出力信号の前記記憶手段への記憶を停止した後，カウントを増加させる”ものである点で共通する。
　したがって，本願発明１と引用発明との間には，次の一致点，相違点があるといえる。
（一致点）
「信号が入力されるごとにカウントを増加させ，デバッグカウントとして出力するカウント手段と，
　前記出力信号を記憶する記憶手段と，
　前記出力信号の前記記憶手段への記憶を停止するように制御する停止制御手段と，
　前記回路のデバッグを時系列を遡って分割して行う際の１回目の区間のデバッグの実行時に，前記デバッグカウントの値を保持カウントとして保持する保持手段と，
　前記回路のデバッグを時系列を遡って分割して行う際の２回目の区間のデバッグの実行時に，前記デバッグカウントと前記保持カウントを比較し，比較結果を出力する比較結果出力手段と，
　を備え，
　前記カウント手段は，２回目の区間のデバッグであり，前記２回目の区間においてデバッグの実行時に，前記出力信号の前記記憶手段への記憶を停止した後，カウントを増加させることを特徴とするデバッグ回路。」
（相違点）
（相違点１）
　本願発明１の「カウント手段」は，「デバッグ対象の回路が動作した際の出力信号が入力されるごとにカウントを増加させ」るものであるのに対して，引用発明の「カウンタ」は，そのようなものではない点。
（相違点２）
　本願発明１の「記憶手段」は，「前記デバッグカウントと前記出力信号を関連づけて記憶する」ものであるのに対して，引用発明の「ＲＡＭ」は，そのようなものではない点。
（相違点３）
　本願発明１は，「前記出力信号と、デバッグトリガ条件として設定されている異常発生時の出力信号の内容とが一致するかを判断する条件判断手段」を備えているのに対して，引用発明は，そのようなものを備えていない点。
（相違点４）
　本願発明１の「停止制御手段」は，「前記出力信号と前記デバッグトリガ条件が一致するとき、または、前記デバッグカウントが前記出力信号の記憶を停止するカウント値として設定されたカウント値となったときのいずれか早いときに、前記出力信号の前記記憶手段への記憶を停止するように制御する」ものであるのに対して，引用発明の「停止条件回路」及び「比較回路」は，そのようなものではない点。
（相違点５）
　本願発明１の「保持手段」に「保持」される「デバッグカウントの値」は，「前記出力信号と前記デバッグトリガ条件が一致したときの」「値」であるのに対して，引用発明の「Ａレジスタ」に「セットされる」値は，そのようなものではない点。
（相違点６）
　本願発明１の「比較結果出力手段」は，「前記回路のデバッグを時系列を遡って分割して行う際の２回目以降の区間のデバッグの実行時に，前記条件判断手段が，前記出力信号と前記デバッグトリガ条件が一致したと判断したときの前記デバッグカウントと前記保持カウントを比較し，比較結果を出力する比較結果出力手段」であるのに対して，引用発明の「判定回路」は，そのようなものではない点。
（相違点７）
　本願発明１の「カウント手段」は，「２回目以降の区間のデバッグであり、前記２回目以降の区間それぞれにおいて前記比較結果が一致するまで繰り返されるデバッグの実行時に」「前記条件判断手段が、前記出力信号と前記デバッグトリガ条件として入力された条件が一致したと判断するまで前記出力信号が入力されるごとにカウントを増加させる」ものであるのに対して，引用発明の「カウンタ」は，そのようなものではない点。
（２）相違点についての判断
　事情に鑑みて，まず相違点７について検討する。
　構成ｃ，ｄを参照すれば，引用発明は，「停止条件成立時点から逆上って前のデータが順次読出」した後，「停止条件成立時より数十から数百μｓ以前のトレースデータを採取」しているので，２回目の区間のデバッグを実行しているが，２回目以降の区間のデバッグを実行していることが明らかではない。
　また，構成ｄ，ｉを参照すれば，「停止条件成立時より数十から数百μｓ以前のトレースデータを採取」する時に，「カウンタが停止したときのＡレジスタの値とカウンタの値を減算した値を入力することにより，エラー発生条件を判定」することによって，「Ａレジスタの値」と「カウンタの値」を比較しているが，その比較を，２回目以降の区間それぞれにおいて比較結果が一致するまで繰り返していない。
　また，そのような事項は，引用文献２−４にも記載されていない。
　したがって，上記相違点１−６について判断するまでもなく，本願発明１は，当業者であっても，引用発明及び引用文献２−４に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
２．本願発明８について
　本願発明８は，本願発明１に対応する方法の発明であり，本願発明１とカテゴリ表現が異なるだけの発明であるから，本願発明１と同様の理由により，当業者であっても，引用発明及び引用文献２から引用文献４に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
３．本願発明２−７について
　本願発明２−７は，本願発明１を減縮した発明であるから，本願発明１と同様の理由により，当業者であっても，引用発明及び引用文献２から引用文献４に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
第５　原査定の概要及び原査定についての判断
１．理由３（特許法第２９条第２項）
　原査定は，請求項１−８について上記引用文献１−４に基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。しかしながら，令和２年５月１１日付け手続補正により補正された請求項１は，上記相違点７に係る構成を有しており，上記のとおり，本願発明１−８は，引用発明及び引用文献２−４に記載された技術的事項に基づいて，当業者が容易に発明できたものではない。したがって，原査定を維持することはできない。
第６　むすび
　以上のとおり，本願発明１−８は，当業者が引用発明及び引用文献２−４に記載された技術的事項に基づいて容易に発明をすることができたものではない。
　したがって，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。