(57)【要約】  ゲート電極５０４の周囲のライナー５０６を等方的にエッチングし、それにより形成された空洞に自己整合的選択成長シリコン膜５０８を成長させることにより、ゲート絶縁膜５０３よりも高いソース・ドレインエクステンション領域５０８と同時にソース・ドレイン領域５０９を形成する。さらに、ゲート側壁５０７を除去した後、イオン注入技術によりソース・ドレインエクステンション領域５０８をＣＭＯＳで形成する。これにより、寄生抵抗の増大を招くことなく、短チャネル化を実現するＭＩＳＦＥＴ半導体装置が提供される。【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の側壁を覆うゲート電極側壁と、
前記ゲート電極側壁と前記シリコン基板の間に形成されたシリコン膜と、
からなり、
前記シリコン膜は少なくとも前記ゲート絶縁膜よりも上方に及ぶ膜厚を有しているＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：金属−絶縁膜−シリコン型電界効果トランジスタ）半導体装置。
【請求項２】
前記シリコン膜は、ソース・ドレイン領域と、前記ソース・ドレイン領域から前記ゲート電極に向かって延びるソース・ドレインエクステンション領域とを形成しており、
前記ソース・ドレイン領域の表面は前記ソース・ドレインエクステンション領域と前記ゲート電極側壁との界面より上方に位置することを特徴とする請求項１に記載のＭＩＳＦＥＴ半導体装置。
【請求項３】
前記シリコン膜は、ソース・ドレイン領域と、前記ソース・ドレイン領域から前記ゲート電極に向かって延びるソース・ドレインエクステンション領域とを形成しており、
前記ゲート電極側壁の最も外側の端部が、前記ソース・ドレインエクステンション領域の表面と前記ソース・ドレイン領域の表面とからなる段差よりも外側にあることを特徴とする請求項１または２に記載のＭＩＳＦＥＴ半導体装置。
【請求項４】
前記シリコン膜に代わり、シリコン・ゲルマニウム膜を有することを特徴とする請求項１乃至３のいずれか一項に記載のＭＩＳＦＥＴ半導体装置。
【請求項５】
前記シリコン膜に代わり、ゲルマニウム膜を有することを特徴とする請求項１乃至３のいずれか一項に記載のＭＩＳＦＥＴ半導体装置。
【請求項６】
前記ゲート電極側壁は、
前記ゲート電極の側壁に設けられたオフセットスペーサーと、
前記オフセットスペーサーの少なくとも一部に接するライナー膜と、
前記ライナー膜を覆うゲート側壁と、
からなることを特長とする請求項１乃至５のいずれか一項に記載のＭＩＳＦＥＴ半導体装置。
【請求項７】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを備えるＭＩＳＦＥＴ半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する第一の過程と、
前記ゲート絶縁膜上にゲート電極を形成する第二の過程と、
前記ゲート絶縁膜及び前記ゲート電極の周囲にオフセットスペーサーを形成する第三の過程と、
前記オフセットスペーサーの周囲にライナーを形成する第四の過程と、
前記ライナーの周囲にゲート側壁を形成する第五の過程と、
前記ライナーをエッチングし、前記ゲート側壁と前記シリコン基板との間に空洞を形成する第六の過程と、
前記空洞にシリコン膜を選択成長させる第七の過程と、
前記ＮＭＯＳトランジスタのソース・ドレイン領域及び前記ＰＭＯＳトランジスタのソース・ドレイン領域にそれぞれ不純物を注入する第八の過程と、
前記ゲート側壁を除去する第九の過程と、
ＮＭＯＳトランジスタのソース・ドレインエクステンション領域及びＰＭＯＳトランジスタのソース・ドレインエクステンション領域にそれぞれ不純物を注入する第十の過程と、
前記ゲート電極の周囲にゲート側壁を形成する第十一の過程と、
を備えるＭＩＳＦＥＴ半導体装置の製造方法。
【請求項８】
前記第七の過程において、前記シリコン膜は少なくとも前記ゲート絶縁膜よりも上方に及ぶ膜厚を有するように形成されることを特長とする請求項７に記載のＭＩＳＦＥＴ半導体装置の製造方法。
【請求項９】
前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタのソース・ドレイン領域はそれらの表面が前記ソース・ドレインエクステンション領域と前記ゲート側壁との界面より上方に位置するように形成されることを特徴とする請求項７または８に記載のＭＩＳＦＥＴ半導体装置の製造方法。
【請求項１０】
前記第十一の過程において、前記ゲート側壁は、その最も外側の端部が、前記ソース・ドレインエクステンション領域の表面と前記ソース・ドレイン領域の表面とからなる段差よりも外側に位置するように形成されることを特徴とする請求項７乃至９のいずれか一項に記載のＭＩＳＦＥＴ半導体装置の製造方法。
【請求項１１】
前記第七の過程において、前記シリコン膜に代わり、シリコン・ゲルマニウム膜を前記空洞に選択成長させることを特長とする請求項７乃至１０のいずれか一項に記載のＭＩＳＦＥＴ半導体装置の製造方法。
【請求項１２】
前記第七の過程において、前記シリコン膜に代わり、ゲルマニウム膜を前記空洞に選択成長させることを特長とする請求項７乃至１０のいずれか一項に記載のＭＩＳＦＥＴ半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：金属−絶縁膜−シリコン型電界効果トランジスタ）半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴの分野においては、比例縮小則（スケーリング則）に基づくゲート長の微細化による高集積度化が進められており、集積度は年々増加している。【０００３】
ＭＩＳＦＥＴは、微細化して集積度を上げると、回路の動作速度が増し、回路あたりの消費電力が減少するという特長を有しており、このため、ＭＩＳＦＥＴのさらなる微細化が進められている。【０００４】
一方、素子の微細化が進むと、短チャネル効果という問題が生じる。この短チャネル効果を抑制するためには、ソース・ドレインエクステンション領域とチャネル領域との間の浅接合化が必要となる。【０００５】
しかしながら、ソース・ドレインエクステンション領域とチャネル領域とを浅接合化すると、寄生抵抗の上昇という新たな問題を生じることになる。【０００６】
寄生抵抗の上昇を抑制するためには、ソース・ドレインエクステンション領域を高濃度化させることが必要であるが、不純物のシリコン中への固溶限界に起因して、ソース・ドレインエクステンション領域の高濃度化による寄生抵抗の上昇抑制は困難である。【０００７】
そこで、寄生抵抗の上昇を抑制するための一手段として、ソース・ドレインエクステンション領域を上方に形成することが考えられる。【０００８】
図３は、非特許文献１に示されている従来のＣＭＯＳＦＥＴ１００の断面図である。【０００９】
図３に示すＣＭＯＳＦＥＴ１００はＮＭＯＳＦＥＴ１１０とＰＭＯＳＦＥＴ１２０とから構成されている。【００１０】
ＮＭＯＳＦＥＴ１１０とＰＭＯＳＦＥＴ１２０とは同一の構造を有しているので、以下、ＮＭＯＳＦＥＴ１１０の構造を説明する。【００１１】
ＮＭＯＳＦＥＴ１１０は、シリコン基板１０１と、素子を形成する領域を画定する素子分離領域１０２と、シリコン基板１０１上に形成されたゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成されたゲート電極１０４と、ゲート絶縁膜１０３及びゲート電極１０４の側壁を覆う窒化シリコン膜からなるオフセットスペーサー１０５と、オフセットスペーサー１０５を覆う酸化シリコン膜からなるゲート側壁１０６と、シリコン基板１０１の表面及び内部においてオフセットスペーサー１０５の周囲に形成されたソース・ドレインエクステンション領域１０９と、シリコン基板１０１の内部においてゲート絶縁膜１０３の周囲に、かつ、ソース・ドレインエクステンション領域１０９の下方に形成されたハロー領域１０８と、ソース・ドレインエクステンション領域１０９の外側にソース・ドレインエクステンション領域１０９と連続して形成されたソース・ドレイン領域１０７と、から構成されている。【００１２】
図４（ａ）乃至（ｆ）は図３に示したＣＭＯＳＦＥＴ１００の各製造過程を示す断面図である。【００１３】
以下、図４（ａ）乃至（ｆ）を参照して、図３に示したＣＭＯＳＦＥＴ１００の製造方法を説明する。【００１４】
先ず、図４（ａ）に示すように、周知の技術により、シリコン基板１０１に素子分離領域１０２を形成する。【００１５】
次いで、周知のイオン注入技術により、シリコン基板１０１にウェル（図示せず）およびチャネル部（図示せず）を形成する。【００１６】
次いで、周知の技術により、シリコン基板１０１上に酸窒化シリコン膜からなるゲート絶縁膜１０３を形成する。【００１７】
次いで、周知の技術により、多結晶シリコンをゲート絶縁膜１０３上に堆積する。【００１８】
次いで、周知の露光技術及びドライエッチング技術により、多結晶シリコンをゲート電極１０４の形状にパターニングする。【００１９】
次いで、周知のＣＶＤ技術により、窒化シリコン膜を等方的に成膜し、さらに、異方的なドライエッチング技術により、窒化シリコン膜をオフセットスペーサー１０５の形状にパターニングする。【００２０】
次いで、周知の選択エピタキシャル成長技術により、シリコン基板１０１上にシリコン膜１０７Ａを堆積する。【００２１】
次いで、図４（ｂ）に示すように、ＰＭＯＳＦＥＴ１２０を形成する領域をフォトレジスト１３０で覆う。【００２２】
次いで、周知のイオン注入技術により、ＮＭＯＳＦＥＴ１１０のゲート電極１０４の周囲のＮＭＯＳハロー領域１０８となる領域に対してｐ型イオンを注入し、続けて、ＮＭＯＳソース・ドレインエクステンション領域１０９となる領域に対してｎ型イオンを注入する。【００２３】
この後、フォトレジスト１３０を除去する。【００２４】
次いで、図４（ｃ）に示すように、ＮＭＯＳＦＥＴ１１０を形成する領域をフォトレジスト１３１で覆う。【００２５】
次いで、図４（ｂ）に示した工程と同様に、周知のイオン注入技術により、ＰＭＯＳＦＥＴ１２０のゲート電極１０４の周囲のＰＭＯＳハロー領域１２１となる領域に対してｎ型イオンを注入し、続けて、ＰＭＯＳソース・ドレインエクステンション領域１２２となる領域に対してｐ型イオンを注入する。【００２６】
この後、フォトレジスト１３１を除去する。【００２７】
次いで、ＮＭＯＳハロー領域１０８及びＰＭＯＳハロー領域１２１に対してそれぞれ注入したｐ型イオン及びｎ型イオンを活性化するためのアニーリングを行う。【００２８】
次いで、図４（ｄ）に示すように、オフセットスペーサー１０５の周囲に酸化シリコン膜を等方的に堆積し、さらに、異方性ドライエッチングにより、酸化シリコン膜をゲート側壁１０６の形状にパターニングする。【００２９】
次いで、図４（ｅ）に示すように、ＰＭＯＳＦＥＴ１２０を形成する領域をフォトレジスト１３２で覆う。【００３０】
次いで、周知のイオン注入技術により、ＮＭＯＳＦＥＴ１１０のゲート電極１０４及びソース・ドレイン領域１０７に対してｎ型イオンを注入する。【００３１】
この後、フォトレジスト１３２を除去する。【００３２】
次いで、図４（ｆ）に示すように、ＮＭＯＳＦＥＴ１１０を形成する領域をフォトレジスト１３３で覆う。【００３３】
次いで、図４（ｅ）に示した工程と同様に、周知のイオン注入技術により、ＰＭＯＳＦＥＴ１２０のゲート電極１０４及びソース・ドレイン領域１２３に対してｐ型イオンを注入する。【００３４】
この後、フォトレジスト１３３を除去する。【００３５】
次いで、ＮＭＯＳＦＥＴ１１０のゲート電極１０４及びソース・ドレイン領域１０７に対して注入されたｎ型イオン並びにＰＭＯＳＦＥＴ１２０のゲート電極１０４及びソース・ドレイン領域１２３に対して注入されたｐ型イオンを活性化するためのアニーリングを行う。【００３６】
これにより、図３に示したＣＭＯＳＦＥＴ１００が完成する。【００３７】
図４に示したＣＭＯＳＦＥＴ１００の製造方法においては、ゲート電極１０４及び比較的薄いゲート側壁としてのオフセットスペーサー１０５を形成した後、選択シリコン成長を行い（図４（ｂ））、その後に、ソース・ドレインエクステンション領域１０９、１２２に対してイオン注入が行われる（図４（ｂ）及び図４（ｃ））。【００３８】
次いで、比較的厚いゲート側壁１０６を形成した後、ソース・ドレイン領域１１２、１２３に対してイオン注入を行い、その後、イオンを活性化させるための熱処理が行われていた。【００３９】
また、特許文献１には、２層のゲート側壁層を用いて、ソース・ドレインエクステンション領域の膜厚を自己整合的に制御する方法が示されている。【００４０】
さらに、特許文献２には、ゲート電極側壁の欠け部を充填するようにシリコン膜を形成する方法が示されている。
【特許文献１】特開２００２−２３１９４２号公報
【特許文献２】特開２０００−９１５６１号公報
【非特許文献１】2004 VLSI symposium on Technology, pp. 84-85, "A hp22 nm Node Low Operating Power (LOP) Technology with Sub-10 nm Gate Length Planar Bulk CMOS Devices", N. Yasutake et al.
【発明の開示】
【発明が解決しようとする課題】
【００４１】
図４に示した従来のＣＭＯＳ製造方法においては、ソース・ドレインエクステンション領域１０９、１２２の膜厚に対する制御性が低いという問題があった。【００４２】
すなわち、シリコン基板１０１中におけるソース・ドレインエクステンション領域１０９、１２２の深さが選択成長シリコン膜１０７Ａの厚さの制御性に左右されるという問題があった。【００４３】
さらに、図４に示した従来のＣＭＯＳ製造方法においては、ソース・ドレインエクステンション領域１０９、１２２に対して不純物を導入した後に、ゲート側壁１０６の形成時において、不純物に対して付加的に熱処理が作用するという問題もあった。【００４４】
また、上述の特許文献１及び２においては、ソース・ドレインエクステンション領域またはシリコン膜への不純物導入方法に問題があった。【００４５】
すなわち、上述の特許文献１及び２においては、選択シリコン成長時においてソース・ドレインエクステンション領域またはシリコン膜に不純物が導入されるが、この方法ではＣＭＯＳトランジスタを形成することが困難であった。【００４６】
本発明は、以上のような従来の半導体及びその製造方法における問題点に鑑みてなされたものであり、微細なゲート電極長を持つＭＩＳＦＥＴにおいて、短チャネル効果を抑制することにより、向上された性能を有するＭＩＳＦＥＴ半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００４７】
この目的を達成するため、本発明は、シリコン基板と、前記シリコン基板の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の側壁を覆うゲート電極側壁と、前記ゲート電極側壁と前記シリコン基板の間に形成されたシリコン膜と、からなり、前記シリコン膜は少なくとも前記ゲート絶縁膜よりも上方に及ぶ膜厚を有しているＭＩＳＦＥＴ半導体装置を提供する。【００４８】
ソース・ドレイン領域と、前記ソース・ドレイン領域から前記ゲート電極に向かって延びるソース・ドレインエクステンション領域とは前記シリコン膜からなり、前記ソース・ドレイン領域の表面は前記ソース・ドレインエクステンション領域と前記ゲート電極側壁との界面より上方に位置することが好ましい。【００４９】
また、ソース・ドレイン領域と、前記ソース・ドレイン領域から前記ゲート電極に向かって延びるソース・ドレインエクステンション領域とは前記シリコン膜からなり、前記ゲート電極側壁の最も外側の端部が、前記ソース・ドレインエクステンション領域の表面と前記ソース・ドレイン領域の表面とからなる段差よりも外側にあることが好ましい。【００５０】
前記シリコン膜に代えて、シリコン・ゲルマニウム膜またはゲルマニウム膜を用いることができる。【００５１】
前記ゲート電極側壁は、例えば、前記ゲート電極の側壁に設けられたオフセットスペーサーと、前記オフセットスペーサーの少なくとも一部に接するライナー膜と、前記ライナー膜を覆うゲート側壁と、からなる。【００５２】
さらに、本発明は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを備えるＭＩＳＦＥＴ半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成する第一の過程と、前記ゲート絶縁膜上にゲート電極を形成する第二の過程と、前記ゲート絶縁膜及び前記ゲート電極の周囲にオフセットスペーサーを形成する第三の過程と、前記オフセットスペーサーの周囲にライナーを形成する第四の過程と、前記ライナーの周囲にゲート側壁を形成する第五の過程と、前記ライナーをエッチングし、前記ゲート側壁と前記シリコン基板との間に空洞を形成する第六の過程と、前記空洞にシリコン膜を選択成長させる第七の過程と、前記ＮＭＯＳトランジスタのソース・ドレイン領域及び前記ＰＭＯＳトランジスタのソース・ドレイン領域にそれぞれ不純物を注入する第八の過程と、前記ゲート側壁を除去する第九の過程と、ＮＭＯＳトランジスタのソース・ドレインエクステンション領域及びＰＭＯＳトランジスタのソース・ドレインエクステンション領域にそれぞれ不純物を注入する第十の過程と、前記ゲート電極の周囲にゲート側壁を形成する第十一の過程と、を備えるＭＩＳＦＥＴ半導体装置の製造方法を提供する。【００５３】
前記第七の過程において、前記シリコン膜は少なくとも前記ゲート絶縁膜よりも上方に及ぶ膜厚を有するように形成されることが好ましい。【００５４】
前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタのソース・ドレイン領域はそれらの表面が前記ソース・ドレインエクステンション領域と前記ゲート側壁との界面より上方に位置するように形成されることが好ましい。【００５５】
前記第十一の過程において、前記ゲート側壁は、その最も外側の端部が、前記ソース・ドレインエクステンション領域の表面と前記ソース・ドレイン領域の表面とからなる段差よりも外側に位置するように形成されることが好ましい。【００５６】
前記第七の過程において、前記シリコン膜に代えて、シリコン・ゲルマニウム膜またはゲルマニウム膜を前記空洞に選択成長させることができる。
【発明の効果】
【００５７】
本発明に係るＭＩＳＦＥＴ半導体装置またはその製造方法においては、ゲート側壁とシリコン基板との間に形成されるシリコン膜は少なくともゲート絶縁膜よりも上方に及ぶ膜厚を有するように形成される。【００５８】
これにより、第１の効果として、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにおけるソース・ドレインエクステンション領域の基板への侵入深さを浅くすることができ、短チャネル効果を抑制することが可能になる。【００５９】
さらに、ソース・ドレインエクステンション領域の厚さを厚く維持できることから、ＭＩＳＦＥＴの直列寄生抵抗を低く維持することができ、駆動電流を高く維持することが可能になる。【００６０】
本発明に係るＭＩＳＦＥＴ半導体装置またはその製造方法においては、シリコン膜は、ソース・ドレイン領域と、ソース・ドレイン領域からゲート電極に向かって延びるソース・ドレインエクステンション領域とを形成しており、ソース・ドレイン領域はその表面がソース・ドレインエクステンション領域とゲート電極側壁との界面より上方に位置するように形成される。【００６１】
これにより、第２の効果として、寄生抵抗を低減することが可能になる。【００６２】
本発明に係るＭＩＳＦＥＴ半導体装置またはその製造方法においては、ゲート電極側壁は、その最も外側の端部が、ソース・ドレインエクステンション領域の表面とソース・ドレイン領域の表面とからなる段差よりも外側に位置するように形成される。【００６３】
これにより、第３の効果として、後の高融点シリサイド膜形成に起因するソース・ドレイン領域とウェルとの間の接合リーク特性が改善されることを期待することができる。【００６４】
本発明に係るＭＩＳＦＥＴ半導体装置またはその製造方法においては、シリコン膜に代えて、シリコン・ゲルマニウム膜又はゲルマニウム膜を選択することができる。【００６５】
これにより、第４の効果として、本発明に係るＭＩＳＦＥＴ半導体装置の構成要素である自己整合的選択成長膜を構成する材料の選択の幅を広げることができる。【００６６】
以上のように、本発明に係るＭＩＳＦＥＴ半導体装置またはその製造方法によれば、ソース・ドレインエクステンション領域を上方にせり上げて形成し、ソース・ドレインエクステンション領域の基板への侵入深さを浅くすることにより、短チャネル効果を抑制することができる。さらに、ソース・ドレインエクステンション領域の実際の厚さを厚く保つことができるため、寄生抵抗の増大を招くことなく、駆動電流を高く維持することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の第一の実施形態に係るＭＩＳＦＥＴ半導体装置の断面図である。
【図２】図１に示した本発明の第一の実施形態に係るＭＩＳＦＥＴ半導体装置の製造方法の各過程における断面図である。
【図３】従来のＣＭＯＳＦＥＴ半導体装置の断面図である。
【図４】図３に示した従来のＣＭＯＳＦＥＴ半導体装置の製造方法の各過程における断面図である。
【符号の説明】
【００６８】
５００  本発明の第一の実施形態に係るＭＩＳＦＥＴ半導体装置
５０１  シリコン基板
５０２  素子分離領域
５０３  ゲート絶縁膜
５０４  ゲート電極
５０５  オフセットスペーサー
５０６  ライナー
５０６ａ  エッチング前のライナー
５０７  ゲート側壁
５１３  使い捨てゲート側壁
５０８  ソース・ドレインエクステンション領域
５０９  ソース・ドレイン領域
５１０  ＮＭＯＳトランジスタ
５１１  ハロー領域
５１２  選択成長シリコン膜
５２０  ＰＭＯＳトランジスタ
５３０、５３１、５３２、５３３  フォトレジスト
【発明を実施するための最良の形態】
【００６９】
図１は本発明の第一の実施形態に係るＭＩＳＦＥＴ半導体装置５００の断面図である。【００７０】
図１に示すＭＩＳＦＥＴ半導体装置５００はＮＭＯＳＦＥＴ５１０とＰＭＯＳＦＥＴ５２０とから構成されている。【００７１】
ＮＭＯＳＦＥＴ５１０とＰＭＯＳＦＥＴ５２０とは同一の構造を有しているので、以下、ＮＭＯＳＦＥＴ５１０の構造を説明する。【００７２】
ＮＭＯＳＦＥＴ５１０は、シリコン基板５０１と、素子を形成する領域を画定する素子分離領域５０２と、シリコン基板５０１上に形成されたゲート絶縁膜５０３と、ゲート絶縁膜５０３上に形成されたゲート電極５０４と、ゲート絶縁膜５０３及びゲート電極５０４の側壁を覆う窒化シリコン膜からなるオフセットスペーサー５０５と、オフセットスペーサー５０５上に部分的に形成されている酸化シリコン膜からなるライナー５０６と、オフセットスペーサー５０５及びライナー５０６を覆う酸化シリコン膜からなるゲート側壁５０７と、シリコン基板５０１の表面及び内部においてオフセットスペーサー５０５の周囲に形成されたソース・ドレインエクステンション領域５０８と、ソース・ドレインエクステンション領域５０８の外側に、ソース・ドレインエクステンション領域５０８と連続して形成されたソース・ドレイン領域５０９と、シリコン基板５０１の内部においてゲート絶縁膜５０３の周囲に、かつ、ソース・ドレインエクステンション領域５０８の下方に形成されたハロー領域５１１と、から構成されている。【００７３】
ソース・ドレインエクステンション領域５０８とソース・ドレイン領域５０９とは、少なくともその一部が自己整合的選択成長シリコン膜により形成されている。【００７４】
なお、本実施形態に係るＭＩＳＦＥＴ半導体装置５００はハロー領域５１１を有するものとして形成されているが、ハロー領域５１１を形成することは必ずしも必要ではなく、ハロー領域５１１を形成しないことも可能である。【００７５】
本発明の第一の実施形態に係るＭＩＳＦＥＴ半導体装置５００においては、ゲート側壁５０７とシリコン基板５０１の間に形成される自己整合的選択成長シリコン膜を含んでなるソース・ドレインエクステンション領域５０８はゲート絶縁膜５０３よりも上方に及ぶ膜厚を有している。これにより、ソース・ドレインエクステンション領域５０８がシリコン基板５０１に侵入する深さを浅くすることができ、ひいては、短チャネル効果を抑制することが可能になる。【００７６】
さらに、ソース・ドレインエクステンション領域５０８の厚さを厚く維持できることから、ＭＩＳＦＥＴの直列寄生抵抗を低く維持することができ、駆動電流を高く維持することが可能になる。【００７７】
また、本発明の第一の実施形態に係るＭＩＳＦＥＴ半導体装置５００においては、自己整合的選択成長シリコン膜は、ソース・ドレイン領域５０９と、ソース・ドレイン領域５０９からゲート電極５０３に向かって延びるソース・ドレインエクステンション領域５０８とを形成しており、ソース・ドレイン領域５０９は、その表面５０９ａがソース・ドレインエクステンション領域５０８とゲート側壁５０７との界面５０８ａよりも上方に位置するように形成されている。これにより、ＭＩＳＦＥＴ半導体装置５００の寄生抵抗を低減することが可能になっている。【００７８】
また、本発明の第一の実施形態に係るＭＩＳＦＥＴ半導体装置５００においては、ゲート側壁５０７は、その最も外側の端部５０７ａが、ソース・ドレインエクステンション領域５０８の表面とソース・ドレイン領域５０９の表面とからなる段差５０８ｂよりも外側に位置するように形成されている。これにより、後の高融点シリサイド膜形成に起因するソース・ドレイン領域５０９とウェルとの間の接合リーク特性を改善することができる。【００７９】
以上のように、本発明の第一の実施形態に係るＭＩＳＦＥＴ半導体装置５００によれば、ソース・ドレインエクステンション領域５０８を上方にせり上げて形成し、ソース・ドレインエクステンション領域５０８の実効深さを浅くすることにより、短チャネル効果を抑制することができる。【００８０】
さらに、ソース・ドレインエクステンション領域５０８の実際の厚さを厚く保つことができるため、寄生抵抗の増大を招くことなく、ＭＩＳＦＥＴ半導体装置５００の駆動電流を高く維持することができる。【００８１】
図２（ａ）乃至（ｇ）は、図１に示した本発明の第一の実施形態に係るＭＩＳＦＥＴ半導体装置５００の製造方法の各過程における断面図である。【００８２】
以下、図２（ａ）乃至（ｇ）を参照して、本発明の第一の実施形態に係るＭＩＳＦＥＴ半導体装置５００の製造方法を説明する。【００８３】
まず、図２（ａ）に示すように、シリコン基板５０１に、周知の技術により素子分離膜５０２を形成し、素子を形成する領域を画定する。【００８４】
次いで、周知のイオン注入技術により、シリコン基板５０１にウェル（図示せず）及びチャネル部（図示せず）を形成する。【００８５】
次いで、周知の技術により、シリコン基板５０１上にゲート絶縁膜５０３を形成する。【００８６】
ゲート絶縁膜５０３は、例えば、１．０ｎｍの厚さを有する酸窒化シリコン膜からなる。【００８７】
次いで、周知の技術により、ゲート絶縁膜５０３上に多結晶シリコンを堆積する。この多結晶シリコンは、例えば、１００ｎｍの厚さを有している。【００８８】
次いで、周知の露光技術及びドライエッチング技術により、多結晶シリコンをゲート電極５０４の形状にパターニングする。【００８９】
次いで、周知のＣＶＤ技術により、ゲート絶縁膜５０３及びゲート電極５０４の周囲に窒化シリコン膜を等方的に成膜する。【００９０】
この窒化シリコン膜は、例えば、５ｎｍの厚さを有している。【００９１】
次いで、異方的なドライエッチング技術により、窒化シリコン膜をオフセットスペーサー５０５の形状にパターニングする。【００９２】
次いで、周知のＣＶＤ技術により、オフセットスペーサー５０５の周囲及びシリコン基板５０１上に酸化シリコン膜からなるライナー５０６ａを等方的に成膜する。【００９３】
この酸化シリコン膜からなるライナー５０６ａは、例えば、５ｎｍの厚さを有している。【００９４】
さらに、ＣＶＤ技術により、ライナー５０６ａ上に窒化シリコン膜を等方的に成膜する。【００９５】
この窒化シリコン膜は、例えば、３０ｎｍの厚さを有している。【００９６】
次いで、異方的なドライエッチング技術を用いたエッチバックにより、窒化シリコン膜を使い捨てゲート側壁５１３の形状にパターニングする。【００９７】
図２（ａ）はこの段階における断面図である。【００９８】
次いで、図２（ｂ）に示すように、周知の弗酸溶液のウェットエッチング技術により、酸化シリコン膜からなるライナー５０６ａを等方的にエッチングし、エッチング後のライナー５０６を形成する。【００９９】
この場合のライナー５０６ａのエッチング量は窒化シリコン膜からなるゲート側壁５０７の膜厚以上であり、例えば、約３０ｎｍである。【０１００】
ライナー５０６はオフセットスペーサー５０５上に部分的にのみ存在し、ライナー５０６ａの上方部分が存在していたオフセットスペーサー５０５とゲート側壁５０７との間は空洞となる。同様に、ライナー５０６ａの下方部分が存在していたゲート側壁５０７とシリコン基板５０１との間も空洞となる。【０１０１】
この時、一般に、ゲート側壁５０７の膜厚よりもゲート電極５０４の膜厚の方が厚いことから、周知の弗酸溶液のウェットエッチング技術により、ゲート側壁５０７がリフトオフされることはない。【０１０２】
次いで、平均自由工程の長い超高真空ＣＶＤ技術により、エッチング前のライナー５０６ａの膜厚によって高さが規定された、ゲート側壁５０７の下方にある空洞内に自己整合的に選択成長シリコン膜５１２を形成する。【０１０３】
選択成長シリコン膜５１２は少なくともゲート絶縁膜５０３よりも上方に及ぶ膜厚を有するように形成される。【０１０４】
この選択成長シリコン膜５１２のゲート側壁５０７の下方における厚さは、自動的にエッチング前のライナー５０６ａの膜厚と等しくなる。すなわち、エッチング前のライナー５０６ａの膜厚が、例えば、３０ｎｍであったとすれば、選択成長シリコン膜５１２のゲート側壁５０７の下方における厚さも３０ｎｍになる。【０１０５】
一般に、選択シリコン成長工程における膜厚の制御性よりもＣＶＤにおける膜厚の制御性の方が高いことが知られている。このため、超高真空ＣＶＤ技術を用いて自己整合的に選択成長シリコン膜５１２を形成することにより、実効的なソース・ドレインエクステンション領域５０８の深さのばらつきを小さくすることができる。【０１０６】
図２（ｂ）はこの段階における断面図である。【０１０７】
次いで、図２（ｃ）に示すように、周知の露光技術を用い、ＰＭＯＳトランジスタ５２０の形成領域のみをフォトレジスト５３０で覆う。【０１０８】
次いで、周知のイオン注入技術により、ＮＭＯＳトランジスタ５１０のソース・ドレイン領域５０９及びゲート電極５０４に対してｎ型イオンを注入する。【０１０９】
例えば、ヒ素を１０ｋｅＶ、３Ｅ１５ｃｍ−２でイオン注入する。【０１１０】
この場合、ライナー５０６と使い捨てゲート側壁５１３がマスクとなって、ソース・ドレインエクステンション領域５０８が形成されるべき領域にはｎ型イオンは注入されない。【０１１１】
図２（ｃ）はこの段階における断面図である。【０１１２】
この後、フォトレジスト５３０を除去する。【０１１３】
次いで、図２（ｄ）に示すように、周知の露光技術を用い、ＮＭＯＳトランジスタ５１０の形成領域のみをフォトレジスト５３１で覆う。【０１１４】
次いで、周知のイオン注入技術により、ＰＭＯＳトランジスタ５２０のソース・ドレイン領域５０９及びゲート電極５０４に対してｐ型イオンを注入する。【０１１５】
例えば、ボロンを２ｋｅＶ、３Ｅ１５ｃｍ−２でイオン注入する。【０１１６】
この場合、ライナー５０６と使い捨てゲート側壁５１３とがマスクとなって、ソース・ドレインエクステンション領域５０８が形成されるべき領域にはｐ型イオンが注入されない。【０１１７】
次いで、これらのイオンを活性化させるための加熱処理として、例えば、摂氏１０５０度、０秒のスパイクアニールを行い、ＮＭＯＳトランジスタ５１０及びＰＭＯＳトランジスタ５２０における多結晶シリコンからなるゲート電極５０４及びソース・ドレイン領域５０９の不純物活性化を行う。【０１１８】
図２（ｄ）はこの段階における断面図である。【０１１９】
この後、フォトレジスト５３１を除去する。【０１２０】
次いで、図２（ｅ）に示すように、ＮＭＯＳトランジスタ５１０及びＰＭＯＳトランジスタ５２０の使い捨てゲート側壁５０１３を等方的に除去する。【０１２１】
使い捨てゲート側壁５１３の除去は、例えば、摂氏１６０度の燐酸溶液を用いて行う。【０１２２】
次いで、図２（ｅ）に示すように、周知の露光技術を用い、ｐＭＯＳトランジスタ５２０の形成領域のみをフォトレジスト５３２で覆う。【０１２３】
次いで、周知のイオン注入技術により、ＮＭＯＳトランジスタ５１０のハロー領域５１１に対してｐ型イオンを注入し、さらに、ＰｎＭＯＳトランジスタ５１０のソース・ドレインエクステンション領域５０８に対してｎ型イオンを注入する。【０１２４】
例えば、それぞれ、ｐ型イオンとしてボロンを２０ｋｅＶ、１Ｅ１３ｃｍ−２で、ｎ型イオンとしてヒ素を２ｋｅＶ、１Ｅ１５ｃｍ−２でイオン注入する。【０１２５】
図２（ｅ）はこの段階における断面図である。【０１２６】
この後、フォトレジスト５３２を除去する。【０１２７】
次いで、図２（ｆ）に示すように、周知の露光技術を用い、ＮＭＯＳトランジスタ５１０の形成領域のみをフォトレジスト５３３で覆う。【０１２８】
次いで、周知のイオン注入技術により、ＰＭＯＳトランジスタ５２０のハロー領域５０８に対してｎ型イオンを注入し、さらに、ＰＭＯＳトランジスタ５２０のソース・ドレインエクステンション領域５１１に対してｐ型イオンを注入する。【０１２９】
例えば、それぞれ、ｎ型イオンとしてヒ素を４０ｋｅＶ、１Ｅ１３ｃｍ−２でイオン注入し、ｐ型イオンとしてボロンを０．３ｋｅＶ、１Ｅ１５ｃｍ−２でイオン注入する。【０１３０】
図２（ｆ）はこの段階における断面図である。【０１３１】
この後、フォトレジスト５３３を除去する。【０１３２】
次いで、シリコン基板５０１上に酸化シリコン膜を等方的に堆積させる。【０１３３】
この酸化シリコン膜の膜厚は、例えば、５０ｎｍである。【０１３４】
次いで、異方性ドライエッチングにより、酸化シリコン膜をゲート側壁５０７の形状にパターニングする。【０１３５】
ゲート側壁５０７はオフセットスペーサー５０５、ライナー５０６及びソース・ドレインエクステンション領域５０８を全体的に覆っており、さらに、ソース・ドレイン領域５０９を部分的に覆っている。【０１３６】
ソース・ドレイン領域５０９の表面５０９ａはソース・ドレインエクステンション領域５０８とゲート側壁５０７との界面５０８ａよりも上方に位置している。これにより、ソース・ドレイン領域５０９は厚く形成されるので抵抗が低減される。【０１３７】
また、ソース・ドレインエクステンション領域５０８はあまり厚く形成すると、ゲート電極５０４との間の寄生容量が増すので好ましくない。このため、ソース・ドレインエクステンション領域５０８はソース・ドレイン領域５０９よりは薄く形成し、低抵抗にはなるが、寄生容量があまり大きくならないようにする。【０１３８】
また、ゲート側壁５０７の最も外側の端部５０７ａは、ソース・ドレインエクステンション領域５０８の表面とソース・ドレイン領域５０９の表面とからなる段差５０８ｂよりも外側に位置している。【０１３９】
次いで、ソース・ドレインエクステンション領域５０８の不純物を活性化させるための熱処理を行う。【０１４０】
熱処理としては、例えば、昇温３００度／秒、降温１００度／秒において、摂氏１０５０度、０秒のスパイクアニールを行う。【０１４１】
図２（ｇ）はこの段階における断面図である。【０１４２】
次いで、周知の工程により、ゲート電極５０４とソース・ドレイン領域５０９上にのみ自己整合的にシリサイド膜の形成を行う。【０１４３】
例えば、通常のスパッタ法により、約１０ｎｍの膜厚を有するニッケル膜を形成し、摂氏５００度、３０秒の熱処理を行い、次に、通常のウェットエッチングにより、余剰のニッケル膜を除去する。【０１４４】
次いで、通常のＣＶＤ法を用いて、例えば、シリコン酸化膜からなる層間絶縁膜を形成し、さらに、コンタクトや配線を形成して、本実施形態に係るＭＩＳＦＥＴ５００が完成する。【０１４５】
なお、本実施形態に係るＭＩＳＦＥＴ半導体装置５００においては、ソース・ドレイン領域５０９及びソース・ドレインエクステンション領域５０８として、自己整合的選択成長シリコン膜を用いたが、これに代わり、自己整合的選択成長シリコン・ゲルマニウム膜又は自己整合的選択成長ゲルマニウム膜を用いることも可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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