(57)【要約】  ソース電極・ドレイン電極とゲート電極との間でのリーク不良やオフ特性の低下による歩留りの低下を伴うことなく、薄膜トランジスタの電流駆動能力を向上する。  本発明による薄膜トランジスタは、ゲート電極と、ゲート電極を覆う絶縁膜と、絶縁膜上に設けられた半導体層と、絶縁膜および半導体層上に設けられたソース電極およびドレイン電極とを備えている。絶縁膜は、第１絶縁層と、第１絶縁層の上層に位置する第２絶縁層とを含む多層絶縁膜である。多層絶縁膜は、第１絶縁層が形成されていない低積層領域と、第１絶縁層と第２絶縁層とが積層された高積層領域とを有している。第１絶縁層は、少なくともゲート電極のエッジを覆うように形成されており、半導体層は、多層絶縁膜の低積層領域および高積層領域の両方上にまたがって形成されている。半導体層と低積層領域とは、ソース電極とドレイン電極との間を流れる電流の経路が、半導体層の、低積層領域上に位置する部分を必ず経由するように配置されている。
2007086368.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極を覆う絶縁膜と、
前記絶縁膜上に設けられた半導体層と、
前記絶縁膜および前記半導体層上に設けられたソース電極およびドレイン電極と、
を備えた薄膜トランジスタであって、
前記絶縁膜は、第１絶縁層と、前記第１絶縁層の上層に位置する第２絶縁層とを含む多層絶縁膜であり、
前記多層絶縁膜は、前記第１絶縁層が形成されていない低積層領域と、前記第１絶縁層と前記第２絶縁層とが積層された高積層領域とを有し、
前記第１絶縁層は、少なくとも前記ゲート電極のエッジを覆うように形成されており、
前記半導体層は、前記多層絶縁膜の前記低積層領域および前記高積層領域の両方上にまたがって形成されており、
前記半導体層と前記低積層領域とは、前記ソース電極と前記ドレイン電極との間を流れる電流の経路が、前記半導体層の、前記低積層領域上に位置する部分を必ず経由するように配置されている薄膜トランジスタ。
【請求項２】
前記電流の経路は、前記半導体層の前記低積層領域上に位置する部分を経由する領域において、前記高積層領域と少なくとも０．５μｍ以上離れている請求項１に記載の薄膜トランジスタ。
【請求項３】
前記半導体層は、チャネル幅方向に沿って切り欠かれた切り欠き部を有している請求項１または２に記載の薄膜トランジスタ。
【請求項４】
前記低積層領域のチャネル幅方向に沿った幅は、前記半導体層のチャネル幅方向に沿った幅よりも広い請求項１または２に記載の薄膜トランジスタ。
【請求項５】
前記低積層領域は、チャネル幅方向に沿って突き出た突出部を有している請求項１または２に記載の薄膜トランジスタ。
【請求項６】
ゲート電極と、
前記ゲート電極を覆う絶縁膜と、
前記絶縁膜上に設けられた半導体層と、
前記絶縁膜および前記半導体層上に設けられたソース電極およびドレイン電極と、
を備えた薄膜トランジスタであって、
前記絶縁膜は、第１絶縁層と、前記第１絶縁層の上層に位置する第２絶縁層とを含む多層絶縁膜であり、
前記多層絶縁膜は、前記第１絶縁層が形成されていない低積層領域と、前記第１絶縁層と前記第２絶縁層とが積層された高積層領域とを有し、
前記第１絶縁層は、少なくとも前記ゲート電極のエッジを覆うように形成されており、
前記半導体層は、前記多層絶縁膜の前記低積層領域および前記高積層領域の両方上にまたがって形成されており、さらに、チャネル幅方向に沿った幅が前記低積層領域よりも狭い領域を有している薄膜トランジスタ。
【請求項７】
前記ソース電極および前記ドレイン電極の前記低積層領域に重なる部分には前記半導体層が重なっている請求項１から６のいずれかに記載の薄膜トランジスタ。
【請求項８】
前記ソース電極の前記低積層領域に重なる部分の面積は、前記ドレイン電極の前記低積層領域に重なる部分の面積よりも小さい請求項１から７のいずれかに記載の薄膜トランジスタ。
【請求項９】
前記第１絶縁層は、有機成分を含む絶縁材料から形成されており、前記第２絶縁層は、無機絶縁材料から形成されている請求項１から８のいずれかに記載の薄膜トランジスタ。
【請求項１０】
前記第１絶縁層は、前記第２絶縁層よりも厚く、且つ、前記第２絶縁層よりも比誘電率が低い、請求項１から９のいずれかに記載の薄膜トランジスタ。
【請求項１１】
前記第１絶縁層の厚さは、１．０μｍ以上４．０μｍ以下である請求項１から１０のいずれかに記載の薄膜トランジスタ。
【請求項１２】
前記第１絶縁層は、４．０以下の比誘電率を有するスピンオンガラス（ＳＯＧ）材料から形成されている請求項１から１１のいずれかに記載の薄膜トランジスタ。
【請求項１３】
基板と、
前記基板上に設けられた請求項１から１２のいずれかに記載の複数の薄膜トランジスタと、
前記複数の薄膜トランジスタの前記ゲート電極に電気的に接続された複数の走査配線と、
前記複数の薄膜トランジスタの前記ソース電極に電気的に接続された複数の信号配線と、
を備えたアクティブマトリクス基板。
【請求項１４】
請求項１３に記載のアクティブマトリクス基板を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタに関する。また、本発明は、薄膜トランジスタを備えたアクティブマトリクス基板や表示装置にも関する。
【背景技術】
【０００２】
液晶表示装置は、薄型で低消費電力であるという特徴を有し、様々な分野に広く用いられている。特に、画素ごとに薄膜トランジスタ（「ＴＦＴ」と称される。）を備えたアクティブマトリクス型の液晶表示装置は、高いコントラスト比および優れた応答特性を有し、高性能であるため、テレビやモニタ、ノートパソコンに用いられており、近年その市場規模が拡大している。【０００３】
アクティブマトリクス型液晶表示装置に用いられるアクティブマトリクス基板上には、複数の走査配線と、これらの走査配線に絶縁膜を介して交差する複数の信号配線とが形成されており、走査配線と信号配線との交差部近傍に、画素を駆動するための薄膜トランジスタが設けられている。【０００４】
近年、テレビ用の液晶表示装置の大型化が急速に進行している。解像度が同じである場合、液晶表示装置のサイズが大きくなると画素のサイズも大きくなる。そのため、画素を駆動するための薄膜トランジスタの電流駆動能力を向上させる必要がある。【０００５】
薄膜トランジスタの電流駆動能力を向上させる手法としては、例えば、薄膜トランジスタの大型化や、半導体構造を構成するアモルファスシリコン半導体膜の膜質改善が挙げられる。【０００６】
しかしながら、薄膜トランジスタの大型化はチャネル幅の増加を伴うので、ソース電極とドレイン電極との間でのリーク不良や、ソース電極・ドレイン電極とゲート電極との間でのリーク不良などにより歩留りが低下してしまうという問題があった。また、光利用効率が低下してしまうという問題もあった。また、アモルファスシリコン半導体膜の膜質改善は、生産レベルでは既に限界に達しており、大きな改善は見込めない。【０００７】
そこで、ゲート絶縁膜を薄膜化することによって電流駆動能力を向上することが考えられる。ただし、ゲート絶縁膜を単純に薄くすると、走査配線と信号配線との交差部に形成される容量（「寄生容量」と呼ばれる。）が増加してしまうので、表示品位が低下してしまう。【０００８】
特許文献１には、ゲート絶縁膜を２つの絶縁層が積層された２層構造とし、さらに、ゲート絶縁膜のうちアモルファスシリコン半導体膜の下に位置する部分については単層構造とした薄膜トランジスタが開示されている。特許文献１は、薄膜トランジスタの電流駆動能力を向上させることを目的としているわけではないが、このような構成を採用することにより、寄生容量を増加させることなくゲート絶縁膜を薄膜化し、電流駆動能力を向上させることができると考えられる。
【特許文献１】特許第２９５６３８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、本願発明者が詳細な検討を行ったところ、特許文献１に開示されている構成を用いてゲート絶縁膜を薄膜化した場合、ソース電極・ドレイン電極とゲート電極との間でのリーク不良が急激に増加し、逆に歩留りが低下するという問題が発生した。また、１０ｐＡを超えるオフ電流が流れ、ソース電極とドレイン電極との間を電気的に分離できないことが判明した。このように、特許文献１に開示されている構成を用いると、リーク不良やオフ特性の低下によって歩留まりが低下してしまう。【００１０】
本発明は、上記問題に鑑みてなされたものであり、その目的は、ソース電極・ドレイン電極とゲート電極との間でのリーク不良やオフ特性の低下による歩留りの低下を伴うことなく、薄膜トランジスタの電流駆動能力を向上することにある。
【課題を解決するための手段】
【００１１】
本発明による薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆う絶縁膜と、前記絶縁膜上に設けられた半導体層と、前記絶縁膜および前記半導体層上に設けられたソース電極およびドレイン電極と、を備えた薄膜トランジスタであって、前記絶縁膜は、第１絶縁層と、前記第１絶縁層の上層に位置する第２絶縁層とを含む多層絶縁膜であり、前記多層絶縁膜は、前記第１絶縁層が形成されていない低積層領域と、前記第１絶縁層と前記第２絶縁層とが積層された高積層領域とを有し、前記第１絶縁層は、少なくとも前記ゲート電極のエッジを覆うように形成されており、前記半導体層は、前記多層絶縁膜の前記低積層領域および前記高積層領域の両方上にまたがって形成されており、前記半導体層と前記低積層領域とは、前記ソース電極と前記ドレイン電極との間を流れる電流の経路が、前記半導体層の、前記低積層領域上に位置する部分を必ず経由するように配置されており、そのことによって上記目的が達成される。【００１２】
ある好適な実施形態において、前記電流の経路は、前記半導体層の前記低積層領域上に位置する部分を経由する領域において、前記高積層領域と少なくとも０．５μｍ以上離れている。【００１３】
ある好適な実施形態において、前記半導体層は、チャネル幅方向に沿って切り欠かれた切り欠き部を有している。【００１４】
ある好適な実施形態において、前記低積層領域のチャネル幅方向に沿った幅は、前記半導体層のチャネル幅方向に沿った幅よりも広い。【００１５】
ある好適な実施形態において、前記低積層領域は、チャネル幅方向に沿って突き出た突出部を有している。【００１６】
あるいは、本発明による薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆う絶縁膜と、前記絶縁膜上に設けられた半導体層と、前記絶縁膜および前記半導体層上に設けられたソース電極およびドレイン電極と、を備えた薄膜トランジスタであって、前記絶縁膜は、第１絶縁層と、前記第１絶縁層の上層に位置する第２絶縁層とを含む多層絶縁膜であり、前記多層絶縁膜は、前記第１絶縁層が形成されていない低積層領域と、前記第１絶縁層と前記第２絶縁層とが積層された高積層領域とを有し、前記第１絶縁層は、少なくとも前記ゲート電極のエッジを覆うように形成されており、前記半導体層は、前記多層絶縁膜の前記低積層領域および前記高積層領域の両方上にまたがって形成されており、さらに、チャネル幅方向に沿った幅が前記低積層領域よりも狭い領域を有している。【００１７】
ある好適な実施形態において、前記ソース電極および前記ドレイン電極の前記低積層領域に重なる部分には前記半導体層が重なっている。【００１８】
ある好適な実施形態において、前記ソース電極の前記低積層領域に重なる部分の面積は、前記ドレイン電極の前記低積層領域に重なる部分の面積よりも小さい。【００１９】
ある好適な実施形態において、前記第１絶縁層は、有機成分を含む絶縁材料から形成されており、前記第２絶縁層は、無機絶縁材料から形成されている。【００２０】
ある好適な実施形態において、前記第１絶縁層は、前記第２絶縁層よりも厚く、且つ、前記第２絶縁層よりも比誘電率が低い。【００２１】
ある好適な実施形態において、前記第１絶縁層の厚さは、１．０μｍ以上４．０μｍ以下である。【００２２】
ある好適な実施形態において、前記第１絶縁層は、４．０以下の比誘電率を有するスピンオンガラス（ＳＯＧ）材料から形成されている。【００２３】
本発明によるアクティブマトリクス基板は、基板と、前記基板上に設けられた上記構成を有する複数の薄膜トランジスタと、前記複数の薄膜トランジスタの前記ゲート電極に電気的に接続された複数の走査配線と、前記複数の薄膜トランジスタの前記ソース電極に電気的に接続された複数の信号配線と、を備えている。【００２４】
本発明による表示装置は、上記構成を有するアクティブマトリクス基板を備えている。
【発明の効果】
【００２５】
本発明によると、ソース電極・ドレイン電極とゲート電極との間でのリーク不良やオフ特性の低下による歩留りの低下を伴うことなく、薄膜トランジスタの電流駆動能力を向上することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態における液晶表示装置１００を模式的に示す上面図である。
【図２】液晶表示装置１００を模式的に示す断面図であり、図１中の２Ａ−２Ａ’に沿った断面を示す図である。
【図３】（ａ）〜（ｃ）は、液晶表示装置１００のＴＦＴ基板１００ａを模式的に示す断面図であり、それぞれ図１中の３Ａ−３Ａ’線、３Ｂ−３Ｂ’線、３Ｃ−３Ｃ’線に沿った断面を示す図である。
【図４】本発明の実施形態における薄膜トランジスタ１４を模式的に示す平面図である。
【図５】比較例の薄膜トランジスタ１４’を模式的に示す平面図である。
【図６】図４に示すＴＦＴ１４および図５に示すＴＦＴ１４’について、ゲート電圧Ｖｇｓ（Ｖ）とドレイン電流Ｉｄｓ（Ａ）との関係を示すグラフである。
【図７】本発明の実施形態における他の薄膜トランジスタ１４を模式的に示す平面図である。
【図８】本発明の実施形態における他の薄膜トランジスタ１４を模式的に示す平面図である。
【図９】薄膜トランジスタのチャネル領域と多層絶縁膜の高積層領域との間隔（μｍ）と、オフ電流Ｉoff（Ａ）との関係を示すグラフである。
【図１０】（ａ）〜（ｆ）は、ＴＦＴ基板１００ａの製造工程を模式的に示す工程断面図である。
【図１１】本発明の実施形態における液晶表示装置１００を模式的に示す上面図である。
【図１２】液晶表示装置１００のシールド電極２３近傍を模式的に示す断面図であり、図１１中の１２Ａ−１２Ａ’線に沿った断面図である。
【図１３】本発明の実施形態における他の薄膜トランジスタ１４を模式的に示す平面図である。
【図１４】本発明の実施形態における他の薄膜トランジスタ１４を模式的に示す平面図である。
【図１５】本発明の実施形態における他の薄膜トランジスタ１４を模式的に示す平面図である。
【図１６】本発明の実施形態における他の薄膜トランジスタ１４を模式的に示す平面図である。
【符号の説明】
【００２７】
１０    基板（透明絶縁性基板）
１１    走査配線
１２    絶縁膜（多層絶縁膜）
１２ａ    第１絶縁層
１２ｂ    第２絶縁層
１２Ｒ    低積層領域
１３    信号配線
１４    薄膜トランジスタ（ＴＦＴ）
１４Ｇ    ゲート電極
１４Ｓ    ソース電極
１４Ｄ    ドレイン電極
１５    画素電極
１６    ゲート絶縁膜
１７    半導体層（真性半導体層）
１７ａ    ソース領域
１７ｂ    ドレイン領域
１７ｃ    チャネル領域
１８    不純物添加半導体層
１９    層間絶縁膜
１９’    コンタクトホール
２０    補助容量配線
２１    補助容量電極
２２    導電部材
２３    シールド電極
６０    液晶層
１００    液晶表示装置
１００ａ    アクティブマトリクス基板（ＴＦＴ基板）
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。【００２９】
（実施形態１）
図１および図２に、本実施形態における液晶表示装置１００を示す。図１は、液晶表示装置１００の１つの画素領域を模式的に示す上面図であり、図２は、図１中の２Ａ−２Ａ’線に沿った断面図である。【００３０】
液晶表示装置１００は、アクティブマトリクス基板（以下では「ＴＦＴ基板」と呼ぶ。）１００ａと、ＴＦＴ基板１００ａに対向する対向基板（「カラーフィルタ基板」とも呼ばれる。）１００ｂと、これらの間に設けられた液晶層６０とを備えている。【００３１】
ＴＦＴ基板１００ａは、透明絶縁性基板（例えばガラス基板）１０と、基板１０上に形成された複数の走査配線１１と、これらの走査配線１１を覆う絶縁膜１２と、絶縁膜１２を介して走査配線１１と交差する複数の信号配線１３とを有している。【００３２】
ＴＦＴ基板１００ａは、さらに、画素領域ごとに、対応する走査配線１１に印加される信号に応答して動作する薄膜トランジスタ（ＴＦＴ）１４と、スイッチング素子としてのＴＦＴ１４を介して対応する信号配線１３と電気的に接続され得る画素電極１５とを有している。【００３３】
対向基板１００ｂは、透明絶縁性基板（例えばガラス基板）５０と、基板５０上に形成され画素電極１５に対向する対向電極５１とを有している。典型的には、対向基板１００ｂはカラーフィルタをさらに有している。【００３４】
液晶層６０は、画素電極１５と対向電極５１との間に印加された電圧に応じてその配向状態を変化させ、それにより液晶層６０を通過する光を変調することによって表示が行われる。液晶層６０としては、種々の表示モード用の液晶層を広く用いることができる。例えば、旋光性を利用するＴＮ（Twisted Nematic）モードの液晶層や、複屈折性を利用するＥＣＢ（Electrically Controlled Birefringence）モードの液晶層を用いることができる。ＥＣＢモードのなかでも、ＶＡ（Vertically Aligned）モードは高コントラスト比を実現することができる。ＶＡモードの液晶層は、典型的には、負の誘電異方性を有する液晶材料を含む液晶層の両側に垂直配向層を設けることによって得られる。【００３５】
以下、さらに図３も参照しながら、ＴＦＴ基板１００ａの構成をより詳しく説明する。図３（ａ）、（ｂ）および（ｃ）は、それぞれ図１中の３Ａ−３Ａ’線、３Ｂ−３Ｂ’線および３Ｃ―３Ｃ’線に沿った断面図である。【００３６】
図３（ａ）に示すように、ＴＦＴ基板１００ａのＴＦＴ１４は、走査配線１１に電気的に接続されたゲート電極１４Ｇと、信号配線１３に電気的に接続されたソース電極１４Ｓと、画素電極１５に電気的に接続されたドレイン電極１４Ｄとを有している。【００３７】
ＴＦＴ１４は、ゲート電極１４Ｇ、ゲート絶縁膜１６、真性半導体層（以下では単に「半導体層」とも呼ぶ）１７および不純物添加半導体層１８が下層から順に積層された積層構造を有しており、半導体層１７のソース領域１７ａ、ドレイン領域１７ｂは、コンタクト層として機能する不純物添加半導体層１８を介して、ソース電極１４Ｓ、ドレイン電極１４Ｄと電気的に接続されている。半導体層１７のうち、ソース領域１７ａとドレイン領域１７ｂとの間の領域はチャネル領域１７ｃとして機能し、チャネル領域１７ｃの上面には不純物添加半導体層１８が存在していない。【００３８】
また、図３（ｂ）に示すように、ＴＦＴ基板１００ａは、基板１０上に形成された複数の補助容量配線２０と、複数の補助容量配線２０に絶縁膜１２を介して対向する複数の補助容量電極２１と、をさらに有している。補助容量配線２０は、走査配線１１やゲート電極１４Ｇと同一の導電膜をパターニングすることによって形成されている。補助容量電極２１は、信号配線１３、ソース電極１４Ｓおよびドレイン電極１４Ｄと同一の導電膜をパターニングすることによって形成されており、図１に示すようにドレイン電極１４Ｄから延設された導電部材２２を介してＴＦＴ１４のドレイン電極１４Ｄに電気的に接続されている。【００３９】
上述したＴＦＴ１４や信号配線１３を覆うように層間絶縁膜１９が形成されており、画素電極１５はこの層間絶縁膜１９上に形成されている。画素電極１５は、図３（ｂ）に示すように、層間絶縁膜１９に形成されたコンタクトホール１９’において補助容量電極２１に接続されており、補助容量電極２１を介してＴＦＴ１４のドレイン電極１４Ｄに電気的に接続されている。【００４０】
本実施形態におけるＴＦＴ基板１００ａでは、図３（ｃ）に示すように、走査配線１１を覆う絶縁膜１２は、第１絶縁層１２ａと、第１絶縁層１２ａの上層に位置する第２絶縁層１２ｂとを含む多層絶縁膜である。第１絶縁層１２ａは、有機成分を含む絶縁材料から形成されている。一方、第２絶縁層１２ｂは、ＳｉＮxやＳｉＯxなどの無機絶縁材料から形成されている。【００４１】
第１絶縁層１２ａは、図３（ｃ）に示すように、走査配線１１と信号配線１３との交差部を含む基板１０上の大部分に形成されているが、図３（ａ）に示すように、ＴＦＴ１４のチャネル領域１７ｃ付近には形成されていない。これに対し、第２絶縁層１２ｂは、基板１０の略全面に形成されており、第２絶縁層１２ｂのうち、ゲート電極１４Ｇと半導体層１７との間に位置する部分がゲート絶縁膜１６として機能する。このように、多層絶縁膜１２は、第１絶縁層１２ａが形成されていない低積層領域１２Ｒを有している。図１では、低積層領域１２Ｒを破線で囲まれた領域として示している。なお、本願明細書では、多層絶縁膜１２の低積層領域１２Ｒ以外の領域、すなわち、第１絶縁層１２ａと第２絶縁層１２ｂとが積層された領域を「高積層領域」と呼ぶ。【００４２】
また、第１絶縁層１２ａは、図３（ｂ）に示すように、補助容量配線２０と補助容量電極２１との間にも形成されておらず、第２絶縁層１２ｂのみが補助容量用の誘電体膜として機能する。つまり、多層絶縁膜１２は、低積層領域１２Ｒを補助容量配線２０と補助容量電極２１との間にも有している。【００４３】
本実施形態におけるＴＦＴ基板１００ａでは、上述したように、走査配線１１を覆う絶縁膜１２が、第１絶縁層１２ａと第２絶縁層１２ｂとを含む多層絶縁膜であり、さらに、この多層絶縁膜１２が、第１絶縁層１２ａの形成されていない低積層領域１２ＲをＴＦＴ１４のチャネル領域１７ｃ付近や補助容量配線２０と補助容量電極２１との間に有している。そのため、ＴＦＴ１４の駆動能力の低下や補助容量の容量値の低下を伴うことなく、走査配線１１と信号配線１３との交差部に形成される容量を低減することができる。【００４４】
走査配線１１と信号配線１３との交差部の容量を十分に低減するためには、第１絶縁層１２ａは、第２絶縁層１２ｂよりも厚いことが好ましく、第２絶縁層１２ｂよりも比誘電率が低いことが好ましい。【００４５】
ゲート絶縁膜１６としても機能する第２絶縁層１２ｂは、典型的には、０．２μｍ〜０．４μｍ程度の厚さを有し、５．０〜８．０程度の比誘電率を有している。これに対し、第１絶縁層１２ａの厚さは、１．０μｍ以上４．０μｍ以下であることが好ましく、第１絶縁層１２ａの比誘電率は、４．０以下であることが好ましい。【００４６】
第１絶縁層１２ａの材料としては、有機成分を含むスピンオンガラス材料（いわゆる有機ＳＯＧ材料）を好適に用いることができ、特に、Ｓｉ−Ｏ−Ｃ結合を骨格とするＳＯＧ材料や、Ｓｉ−Ｃ結合を骨格とするＳＯＧ材料を好適に用いることができる。ＳＯＧ材料とは、スピンコート法などの塗布法によってガラス膜（シリカ系皮膜）を形成し得る材料である。有機ＳＯＧ材料は、比誘電率が低く、厚膜の形成が容易であるので、有機ＳＯＧ材料を用いることによって、第１絶縁層１２ａの比誘電率を低くし、第１絶縁層１２ａを厚く形成することが容易となる。【００４７】
Ｓｉ−Ｏ−Ｃ結合を骨格とするＳＯＧ材料としては、例えば、特開２００１−９８２２４号公報、特開平６−２４０４５５号公報に開示されている材料や、ＩＤＷ’０３予稿集第６１７頁に開示されている東レ・ダウコーニング・シリコーン株式会社製ＤＤ１１００を用いることができる。また、Ｓｉ−Ｃ結合を骨格とするＳＯＧ材料としては、例えば、特開平１０−１０２００３号公報に開示されている材料を用いることができる。【００４８】
また、ＳＯＧ材料として、シリカから形成されたフィラー（シリカフィラー）を含む有機ＳＯＧ材料を用いると、クラック耐性を向上させることができる。これは、膜中のシリカフィラーがストレスを緩和することによりクラックの発生が抑制されるためである。シリカフィラーの粒径は、典型的には１０ｎｍ〜３０ｎｍであり、シリカフィラーの混入比率は、典型的には、２０体積％〜８０体積％である。シリカフィラーを含む有機ＳＯＧ材料としては、例えば、触媒化成社製ＬＮＴ−０２５を用いることができる。【００４９】
上述したように、本実施形態における液晶表示装置１００では、一部に低積層領域１２Ｒを含む多層絶縁膜１２が用いられているので、寄生容量を増加させることなくゲート絶縁膜１６を薄膜化することができ、ＴＦＴ１４の電流駆動能力を向上させることができる。さらに、本実施形態におけるＴＦＴ１４は、以下に説明するような構造を有しているので、ゲート絶縁膜１６の薄膜化に伴う歩留まりの低下が防止される。【００５０】
図４に、本実施形態におけるＴＦＴ１４を拡大して示す。図４および図３（ａ）に示すように、第１絶縁層１２ａは、ゲート電極１４Ｇ上の全ての領域で除去されているわけではなく、ゲート電極１４Ｇのエッジを覆っている。【００５１】
一般的なアクティブマトリクス基板においては、ゲート電極のエッジ部とソース電極・ドレイン電極との間での電流のリークが発生しやすい。このリークの原因は、ゲート電極となる導電膜をパターニングする際にエッジ部に突起物（ヒロックと呼ばれる）が形成されやすいことと、ゲート電極上にＣＶＤ法等によってゲート絶縁膜を形成する際にエッジ部においてカバリッジ性が悪くなりやすいことにある。このようなリークが発生するため、従来のアクティブマトリクス基板では、ゲート絶縁膜を薄くすることによって電流駆動能力を向上させることは難しかった。【００５２】
これに対し、本実施形態では、ゲート電極１４Ｇのエッジが第１絶縁層１２ａによって覆われているので、ゲート絶縁膜１６として機能する第２絶縁層１２ｂを薄膜化しても（例えば厚さを３００ｎｍ以下としても）、上述したリークの発生を抑制することができる。【００５３】
また、多層絶縁膜１２の表面は、低積層領域１２Ｒにおいて凹んでいるが、本実施形態では、図３（ａ）に示すように、半導体層１７は、多層絶縁膜１２の低積層領域１２Ｒと高積層領域の両方上にまたがって形成されている。そのため、ソース電極１４Ｓやドレイン電極１４Ｄに万一段切れが発生しても、電気的な接続を確保することができる。【００５４】
また、本実施形態のように、ソース電極１４Ｓおよびドレイン電極１４Ｄの低積層領域１２Ｒに重なる部分に必ず半導体層１７が重なっているような構成を採用すると、ソース電極・ドレイン電極とゲート電極との間でのリーク不良の発生をさらに抑制することができる。【００５５】
なお、上述したようにリーク不良の発生を抑制する効果は、ゲート絶縁膜１６をさほど薄膜化しない構成（例えばゲート絶縁膜１６の厚さが４００μｍ〜５００μｍ程度）においても得られる。ゲート絶縁膜１６の誘電率やカバリッジ性によっては、このような膜厚を採用することもある。【００５６】
さらに、本実施形態におけるＴＦＴ１４では、半導体層１７と低積層領域１２Ｒとは、ソース電極１４Ｓとドレイン電極１４Ｄとの間を流れる電流の経路が、半導体層１７の、低積層領域１２Ｒ上に位置する部分を必ず経由するように配置されている。具体的には、半導体層１７は、図４に示すように、チャネル幅方向に沿って切り欠かれた矩形状の切り欠き部１７ａを有しており、そのことによって、電流経路が低積層領域１２Ｒ上の半導体層１７を必ず経由するようになっている。電流経路の中に低積層領域１２Ｒを経由しない部分があった場合、すなわち、電流経路の一部が高積層領域を経由する場合、第１絶縁膜１２ａとゲート絶縁膜１６とを介して半導体層１７にゲート電圧が印加されるため、十分なゲート電圧が印加されず、十分に半導体活性層をスイッチングすることが難しくなる。例えば、ゲート絶縁膜１６の厚さが２００ｎｍ、第１絶縁層１２ａの厚さが８００ｎｍで、比誘電率がそれぞれ７と４であるケースを考える。ゲート電極１４Ｇに−１０Ｖの電圧を印加したとき、ゲート絶縁膜１６のみの場合には、半導体層１７に−４．１Ｖの電圧が印加されるのに対して、ゲート絶縁膜１６と第１絶縁層１２ａとを積層している場合には半導体層１７には−０．９Ｖしか印加されない（ここで半導体層の厚さは２００ｎｍ、比誘電率は１０とした。）。このため、電流経路が低積層領域１２Ｒ上の半導体層１７を必ず経由することにより、オフ電流の増加が抑制され、良好なオフ特性が得られる。【００５７】
これに対し、図５に示すＴＦＴ１４’では、半導体層１７が切り欠き部１７ａを有していないため、半導体層１７の、低積層領域１２Ｒ上に位置する部分を経由しない（つまり高積層領域上に位置する部分のみを通る）電流経路が存在してしまう。そのため、オフ電流が増加してオフ特性が低下し、良好なスイッチング特性が得られない。【００５８】
図４に示したＴＦＴ１４および図５に示したＴＦＴ１４’について、ゲート電圧Ｖｇｓ（Ｖ）とドレイン電流Ｉｄｓ（Ａ）との関係を図６に示す。なお、図６に示すデータは、ドレイン電圧Ｖｄｓが１０Ｖ、チャネル幅Ｗが３８μｍ、チャネル長Ｌが４μｍである場合のデータである。また、図４に示したＴＦＴ１４については、電流経路が半導体層１７の低積層領域１２Ｒ上に位置する部分を経由する領域においてチャネル領域１７ｃと高積層領域との間隔を１．５μｍとし、図５に示したＴＦＴ１４’については、チャネル領域１７ｃを高積層領域上まで配置（重なり幅は２μｍ）した。【００５９】
図６に示したように、比較例のＴＦＴ１４’では、オフ電流が１０ｐＡを超えており、オフ特性が低い。これに対し、本発明によるＴＦＴ１４では、オフ電流が大幅に低下しており、オフ特性が大幅に向上している。このように、本発明によれば、薄膜トランジスタのオフ特性を向上することができる。【００６０】
なお、図４には、半導体層１７に切り欠き部１７ａを設けた構成を例示したが、本発明はこれに限定されるものではない。半導体層１７と低積層領域１２Ｒとの相対的な配置関係を、電流経路が半導体層１７の低積層領域１２Ｒ上に位置する部分を必ず経由するように設定することにより、オフ特性を向上する効果が得られる。【００６１】
例えば、図７に示すＴＦＴ１４のように、低積層領域１２Ｒのチャネル幅方向に沿った幅を半導体層１７のチャネル幅方向に沿った幅よりも広くしてもよい。また、図８に示すＴＦＴ１４のように、低積層領域１２Ｒに、チャネル幅方向に沿って突き出た突出部１２Ｒ’を設けてもよい。このように、半導体層１７が、チャネル幅方向に沿った幅が低積層領域１２Ｒよりも狭い領域を有していることによって、ＴＦＴ１４のオフ特性を向上することができる。【００６２】
図９に、チャネル領域１７ｃと高積層領域との間隔と、オフ電流Ｉoffとの関係を示す。なお、図９には、ゲート電圧Ｖｇｓが−５Ｖ、ドレイン電圧Ｖｄｓが１０Ｖのときのオフ電流Ｉoffを示している。図９に示すように、半導体層１７と高積層領域との重なりが０．５μｍ〜０μｍでオフ電流Ｉoffの変化が飽和しており、オフ電流Ｉoffはほぼ一定である。従って、オフ特性を向上する効果をより確実に得るためには、電流経路が、半導体層１７の低積層領域１２Ｒ上に位置する部分を経由する領域において、高積層領域と少なくとも重なっていないことが好ましく、また、露光工程でのアライメントのばらつきやエッチング工程でのパターンシフトのばらつきを考慮した場合、いっそう確実な効果を得るためには、少なくとも０．５μｍ以上離れていることが好ましい。【００６３】
次に、ＴＦＴ基板１００ａの製造方法の一例を図１０（ａ）〜（ｆ）を参照しながら説明する。【００６４】
まず、ガラス基板等の絶縁性基板１０上に、スパッタリング法を用いてモリブデン（Ｍｏ）膜、アルミニウム（Ａｌ）膜、モリブデン（Ｍｏ）膜をこの順に積層し、この積層膜をフォトリソグラフィー技術を用いてパターニングすることにより、図１０（ａ）に示すように、ゲート電極１４Ｇを形成する。このとき、図示しない走査配線１１および補助容量配線２０も同時に形成される。ここでは、Ｍｏ／Ａｌ／Ｍｏ積層膜の厚さは、上層から順に１５０ｎｍ、２００ｎｍ、５０ｎｍである。【００６５】
次に、スピンコート法を用いて基板１０上に有機ＳＯＧ材料を塗布し、続いてプリベーク、ポストベークを行って第１絶縁層１２ａを形成した後、図１０（ｂ）に示すように、フォトリソグラフィー技術を用いて第１絶縁層１２ａの所定の部分、具体的にはゲート電極１４Ｇに重なる部分と、補助容量配線２０に重なる部分とを除去する。ただし、このとき、ゲート電極１４Ｇのエッジ部上と補助容量配線２０のエッジ部上の第１絶縁層１２ａを残すように除去を行う。ここでは、まず、厚さが１．５μｍとなるように有機ＳＯＧ材料の塗布を行い、次にホットプレートを用いて１５０℃で５分間のプリベークを行った後、オーブンを用いて３５０℃で１時間のポストベークを行うことによって、比誘電率が２．５の第１絶縁層１２ａを形成する。エッチングの際には、四フッ化炭素（ＣＦ4）と酸素（Ｏ2）の混合ガスを用いてドライエッチングを行う。【００６６】
続いて、ＣＶＤ法を用いてＳｉＮx膜、アモルファスシリコン（ａ−Ｓｉ）膜、ｎ+アモルファスシリコン（ｎ+ ａ−Ｓｉ）膜を連続して堆積し、その後、ａ−Ｓｉ膜、ｎ+ ａ−Ｓｉ膜をフォトリソグラフィー技術を用いてパターニング（ドライエッチングによりｎ+ ａ−Ｓｉ膜、ａ−Ｓｉ膜の一部を除去）することによって、図１０（ｃ）に示すように、第２絶縁層１２ｂ（一部がゲート絶縁膜１６として機能する）と、真性半導体層１７および不純物添加半導体層１８から構成される島状の半導体構造（半導体活性層領域）とを形成する。ここでは、厚さ０．４μｍ、比誘電率７．０の第２絶縁層１２ｂを形成し、厚さが５０ｎｍ〜２００ｎｍ程度の真性半導体層１７、厚さが４０ｎｍ程度の不純物添加半導体層１８を形成する。【００６７】
その後、スパッタリング法によって、Ｍｏ膜、Ａｌ膜、Ｍｏ膜をこの順に形成し、フォトリソグラフィー技術によってこの積層膜をパターニングすることによって、ソース電極１４Ｓ、ドレイン電極１４Ｄ、信号配線１３および補助容量電極２１を形成する。【００６８】
次に、図１０（ｄ）に示すように、島状の半導体構造のチャネルとなる領域１７ｃにおいて、ソース電極１４Ｓおよびドレイン電極１４Ｄをマスクとして、不純物添加半導体層１８をドライエッチングにより除去する。なお、不純物添加半導体層１８を除去する際に、真性半導体層１７の表面も薄くエッチングされる。【００６９】
続いて、図１０（ｅ）に示すように、ＣＶＤ法を用いてＳｉＮxを堆積することによって、厚さ１５０ｎｍ〜７００ｎｍ程度の層間絶縁膜１９を基板１０のほぼ全面を覆うように形成し、その後、フォトリソグラフィー技術を用いてコンタクトホール１９’を形成する。なお、層間絶縁膜１９の材料として有機系の絶縁材料（例えば感光性の樹脂材料）を用いて厚さ１．０μｍ〜３．０μｍ程度の膜を形成してもよいし、また、層間絶縁膜１９は、ＳｉＮxなどの無機絶縁材料から形成された膜と、上述した有機系の絶縁材料から形成された膜とが積層された積層構造を有してもよい。【００７０】
最後に、スパッタリング法を用いて厚さ１００ｎｍのＩＴＯ膜を形成し、このＩＴＯ膜をフォトリソグラフィー技術を用いてパターニングする（エッチングの際には、ウェットエッチングを用いる）ことによって、図１０（ｆ）に示すように画素電極１５を形成する。なお、画素電極１５の材料としては、ここで例示したＩＴＯなどの透明導電材料に限定されず、Ａｌなどの光反射性を有する金属材料を用いてもよい。【００７１】
上述のようにして、ＴＦＴ基板１００ａが完成する。ここで例示した方法では、厚さ１．５μｍ、比誘電率２．５の第１絶縁層１２ａと、厚さ０．４μｍ、比誘電率７．０の第２絶縁層１２ｂとを含む多層絶縁膜１２が形成される。従って、走査配線１１と信号配線１３との交差部に形成される容量の単位面積当りの容量値は、１．４８×１０-5ｐＦ／μｍ2である。これに対し、従来のアクティブマトリクス基板のように、走査配線と信号配線との間に厚さ０．４μｍ、比誘電率７．０のゲート絶縁膜（本実施形態の第１絶縁層１２ａに相当）のみを形成すると、単位面積当たりの容量値は、１．５５×１０-4ｐＦ／μｍ2となるので、本実施形態の構成を採用することにより、交差部に形成される容量の値が１０分の１以下に低減されている。また、走査配線１１と画素電極１５との間にも第１絶縁層１２ａが介在するため、走査配線１１と画素電極１５との交差部についても大幅に容量値を低減することができる。【００７２】
なお、図１１および図１２に示すように、信号配線１３と略平行に延びる複数のシールド電極２３を設けてもよい。シールド電極２３は、走査配線１１と同一の導電膜をパターニングすることによって形成されている。このシールド電極２３は、補助容量配線２０に接続され、一定の電位を与えられる。以下、シールド電極２３を設けない場合に発生し得る問題と、シールド電極２３を設けることによって得られる利点を説明する。【００７３】
シールド電極２３が存在しない場合、画素電極１５と信号配線１３との間で静電容量が形成されてしまう。つまり、画素領域内の電気力線に着目して説明すると、電気力線は、画素電極１５と対向電極とを結ぶように形成されるだけでなく、画素電極１５と信号配線１３とを結ぶようにも形成される。そのため、１フレーム内で一定に保たれるべき画素電極１５の電位が、信号配線１３の電位の影響を受けて変動してしまう。【００７４】
これに対し、シールド電極２３を設けると、画素電極１５から信号配線１３に向かう電気力線を、シールド電極２３に導くことが可能になり、画素電極１５と信号配線１３との間での容量の形成を妨げることができる。そのため、画素電極１５の電位が信号配線１３の電位の影響を受けて変動することを抑制することができる。つまり、シールド電極２３は、画素電極１５を、信号配線１３によって生成される電場から遮蔽する機能を有している。【００７５】
画素電極１５からの電気力線をより多くシールド電極２３に導き、画素電極１５の電位の変動を効果的に抑制する観点からは、シールド電極２３は、図１２に示したように、画素電極１５のエッジ部よりも信号配線１３に近い位置に配置されていることが好ましい。また、信号配線１３と画素電極１５との間の領域は、液晶表示装置においては光漏れが発生する領域であるため、対向基板側に遮光体（ブラックマトリクスとも呼ばれる）を設けることによってこの領域を遮光することが好ましいが、図１２に示したように、シールド電極２３を画素電極１５のエッジに重なるように配置することにより、対向基板側の遮光体の幅を狭くすることが可能となり、液晶表示装置の開口率、透過率が向上する。【００７６】
（実施形態２）
図１３および図１４に、本実施形態における薄膜トランジスタ（ＴＦＴ）１４を模式的に示す。本実施形態におけるＴＦＴ１４では、図１３および図１４に示すように、チャネル領域１７ｃがＬ字状に形成されている。【００７７】
このような構成のＬ字型ＴＦＴ１４においても、ゲート電極１４Ｇのエッジを第１絶縁層１２ａによって覆うことにより、ソース電極・ドレイン電極とゲート電極との間でのリークの発生を抑制することができる。【００７８】
また、半導体層１７と低積層領域１２Ｒとの相対的な配置関係を、電流経路が半導体層１７の低積層領域１２Ｒ上に位置する部分を必ず経由するように設定することにより、オフ特性を向上する効果が得られる。例えば図１３に示す構成では、低積層領域１２ＲをＬ字状に形成することによって、低積層領域１２Ｒのチャネル幅方向に沿った幅を半導体層１７のチャネル幅方向に沿った幅よりも広くしている。また、図１４に示す構成では、半導体層１７に、チャネル幅方向に沿って切り欠かれた切り欠き部１７ａを設けている。【００７９】
さらに、本構造では、図１３および図１４に示すように、ソース電極１４Ｓの低積層領域１２Ｒに重なる部分の面積が、ドレイン電極１４Ｄの低積層領域１２Ｒに重なる部分の面積よりも小さい。つまり、ソース電極およびドレイン電極の形状を互いに非対称な形状とし、低積層領域１２Ｒとの重なりが少ない方の電極をソース電極として選択している。ゲート電極１４Ｇのエッジ部でのリーク発生が大幅に抑制される本発明の構造では、ソース電極１４Ｓ・ドレイン電極１４Ｄと低積層領域１２Ｒとが重なる面積とにほぼ比例してリーク不良の発生率が決定される。ゲート電極１４Ｇとドレイン電極１４Ｄとの間でのリークの発生が点欠陥の原因となるのに対し、ゲート電極１４Ｇとソース電極１４Ｓとの間でのリークの発生は線欠陥の原因となってしまう。そのため、ソース電極１４Ｓの低積層領域１２Ｒに重なる部分の面積を、ドレイン電極１４Ｄの低積層領域１２Ｒに重なる部分の面積よりも小さくすることにより、線欠陥の発生確率を低減することができる。【００８０】
（実施形態３）
図１５および図１６に、本実施形態におけるＴＦＴ１４を模式的に示す。本実施形態におけるＴＦＴ１４は、図１５および図１６に示すように、２つのドレイン電極１４Ｄを有しており、これら２つのドレイン電極１４Ｄの間にソース電極１４Ｓが配置されている。このような構成を採用すると、フォトマスクのアライメントずれが発生しても、ゲート−ドレイン容量の変化を２つのドレイン電極１４Ｄ間で相殺できるため、ＴＦＴ１４全体としてのゲート−ドレイン容量の変化を抑制することができる。【００８１】
このような構成のＴＦＴ１４においても、ゲート電極１４Ｇのエッジを第１絶縁層１２ａによって覆うことにより、ソース／ドレイン層とゲート電極層との間でのリークの発生を抑制することができる。また、半導体層１７と低積層領域１２Ｒとの相対的な配置関係を、電流経路が半導体層１７の低積層領域１２Ｒ上に位置する部分を必ず経由するように設定することにより、オフ特性を向上する効果が得られる。【００８２】
また、図１５に示す構成では、矩形の低積層領域１２Ｒが設けられているのに対し、図１６に示す構成では、低積層領域１２Ｒは、矩形の一部を切欠いた形状を有している。具体的には、低積層領域１２Ｒは、図１６に示すように、ソース電極１４Ｓに重なる部分の一部が切欠かれたＨ字形状を有している。そのため、チャネル領域内のソース電極１４Ｓとゲート電極１４Ｇとの間の一部には第１絶縁膜１２ａが形成されており、図１６に示す構成では、図１５に示す構成よりもゲート−ソース容量が低減される。【００８３】
なお、本願明細書では、表示媒体層として液晶層を備えた液晶表示装置および液晶表示装置用のアクティブマトリクス基板を例に本発明を説明したが、本発明はこれに限定されるものではない。本発明は、有機ＥＬ表示装置などの種々の表示装置用のアクティブマトリクス基板に好適に用いられる。
【産業上の利用可能性】
【００８４】
本発明によると、ソース電極・ドレイン電極とゲート電極との間でのリーク不良やオフ特性の低下による歩留りの低下を伴うことなく、薄膜トランジスタの電流駆動能力を向上することができる。【００８５】
本発明による薄膜トランジスタは、優れた電流駆動能力を有しているので、種々の表示装置のアクティブマトリクス基板に好適に用いられる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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