(57)【要約】  庇構造を有するゲート電極を形成することにより、ゲートサイドウォールを設けなくてもソース／ドレイン領域間を一定距離に保つことができると共に、イオン注入により半導体内を均一な不純物濃度とする。また、その結果、素子特性及び動作特性に優れたＦｉｎＦＥＴを得ることができる。  ゲート構造体は、チャネル長方向のソース及びドレイン領域側に突出してゲート電極の前記絶縁膜に接する部分よりも大きなチャネル長方向の幅を有する突出部であって、前記突出部が前記半導体層の上面上をゲート電極の延在する方向に延在してなる庇構造を有する電界効果型トランジスタとする。【特許請求の範囲】
【請求項１】
基体平面から突起した半導体層と、前記半導体層の一方の側面から上面上を通って他方の側面まで半導体層を跨ぐように延在して設けられたゲート電極を前記半導体層側に有するゲート構造体と、前記半導体層とゲート電極との間に設けられた絶縁膜と、前記半導体層内のゲート電極を挟んだ両側に設けられたソース／ドレイン領域とを有し、前記半導体層の少なくとも両側面にチャネル領域が形成される電界効果型トランジスタであって、
前記ゲート構造体は、チャネル長方向のソース及びドレイン領域側に突出してゲート電極の前記絶縁膜に接する部分よりも大きなチャネル長方向の幅を有する突出部であって、前記突出部が少なくとも前記半導体層の上面上をゲート電極の延在する方向に延在してなる庇構造を有することを特徴とする電界効果型トランジスタ。
【請求項２】
前記突出部が前記ゲート電極の延在する方向の全長にわたって延在してなる庇構造を有することを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記ゲート構造体は、前記半導体層の上面上において、チャネル長方向の幅が前記上面の法線方向に沿って半導体層側に段階的に小さくなる部分を有することを特徴とする請求項１又は２に記載の電界効果型トランジスタ。
【請求項４】
前記ゲート構造体は更に、前記半導体層の側面上において、チャネル長方向の幅が前記側面の法線方向に沿って半導体層側に段階的に小さくなる部分を有することを特徴とする請求項３に記載の電界効果型トランジスタ。
【請求項５】
前記ゲート構造体が、互いにチャネル長方向の幅が異なる複数の層からなることを特徴とする請求項１〜４の何れか１項に記載の電界効果型トランジスタ。
【請求項６】
前記ゲート構造体が、前記半導体層側と反対側の最上層としてＳｉＯ２又はＳｉ−Ｎ化合物を含む層を有することを特徴とする請求項５に記載の電界効果型トランジスタ。
【請求項７】
前記ゲート構造体が、Ｍｏ，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｒｅ，Ｒｕ，Ａｌ，Ｃｕ又はこれらの金属元素を一種以上、含有する合金を含む層を有することを特徴とする請求項１〜６の何れか１項に記載の電界効果型トランジスタ。
【請求項８】
前記ゲート構造体が、Ｎｉ−Ｓｉ化合物，Ｃｏ−Ｓｉ化合物，Ｔｉ−Ｓｉ化合物，Ｗ−Ｓｉ化合物，Ｔａ−Ｓｉ化合物，Ｐｔ−Ｓｉ化合物又はＥｒ−Ｓｉ化合物を含む層を有することを特徴とする請求項１〜７の何れか１項に記載の電界効果型トランジスタ。
【請求項９】
前記ゲート構造体が、Ｓｉ，Ｇｅ又はＳｉＧｅを含む層を有することを特徴とする請求項１〜８の何れか１項に記載の電界効果型トランジスタ。
【請求項１０】
前記ゲート構造体が、ＴｉＮ，ＴａＮ，ＨｆＮ又はＷＮを含む層を有することを特徴とする請求項１〜９の何れか１項に記載の電界効果型トランジスタ。
【請求項１１】
前記ゲート構造体は、前記半導体層を跨ぐように延在して設けられた上部ゲート電極と、前記上部ゲート電極と前記半導体層の両側面上に設けられた前記絶縁膜との間に形成された側面ゲート電極とからなり、
前記上部ゲート電極は、前記突出部が一方の側面ゲート電極から前記半導体層の上面上を通って他方の側面ゲート電極まで前記半導体層を跨ぐように延在してなる庇構造を有することを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項１２】
前記ゲート構造体が、前記半導体層の上面上及び側面上において、チャネル長方向の幅が前記上面及び側面の法線方向に沿って半導体層側に連続的に小さくなっていることを特徴とする請求項１又は２に記載の電界効果型トランジスタ。
【請求項１３】
前記突出部の最も大きなチャネル長方向の幅が、前記ゲート電極の絶縁膜に接する部分のチャネル長方向の幅の１倍を越え５倍以下の幅であることを特徴とする請求項１〜１２の何れか１項に記載の電界効果型トランジスタ。
【請求項１４】
前記突出部の最も大きなチャネル長方向の幅が、前記ゲート電極の絶縁膜に接する部分のチャネル長方向の幅よりも６〜６０ｎｍ大きいことを特徴とする請求項１〜１３の何れか１項に記載の電界効果型トランジスタ。
【請求項１５】
互いにチャネル長方向が平行な複数の半導体層と、前記複数の半導体層を跨って形成された一つの前記ゲート電極とを有することを特徴とする請求項１〜１４の何れか１項に記載の電界効果型トランジスタ。
【請求項１６】
請求項１〜１５の何れか１項に記載の第一の電界効果型トランジスタ及び第二の電界効果型トランジスタを有し、
前記第一の電界効果型トランジスタは、前記第二の電界効果型トランジスタよりも、前記突出部の最も大きなチャネル長方向の幅ｂと前記ゲート電極の絶縁膜に接する部分のチャネル長方向の幅ａとの差ｂ−ａが大きいことを特徴とする半導体装置。
【請求項１７】
前記第一の電界効果型トランジスタがｐ型の電界効果型トランジスタであり、前記第二の電界効果型トランジスタがｎ型の電界効果型トランジスタであることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
（ａ）基体平面から突起した半導体層を形成し、前記半導体層上に絶縁膜を形成した後、全面にゲート構造体材料を積層させる工程と、
（ｂ）前記ゲート構造体材料に加工処理を行い、前記半導体層の一方の側面から上面上を通って他方の側面まで半導体層を跨ぐように延在したゲート電極を前記半導体層側に有するゲート構造体を形成し、
前記ゲート構造体の形成時に、チャネル長方向のソース及びドレイン領域側に突出してゲート電極の前記絶縁膜に接する部分よりも大きなチャネル長方向の幅を有する突出部であって、前記突出部が少なくとも前記半導体層の上面上をゲート電極の延在する方向に延在してなる庇構造を形成する工程と、
（ｃ）前記ゲート構造体をマスクに用いて前記半導体層に不純物をイオン注入し、ソース／ドレイン領域を形成する工程と
を有することを特徴とする電界効果型トランジスタの製造方法。
【請求項１９】
前記工程（ｃ）のイオン注入を、前記チャネル長方向と直交し、かつ前記基体の法線方向に対して斜めの方向から行うことを特徴とする請求項１８に記載の電界効果型トランジスタの製造方法。
【請求項２０】
前記工程（ｂ）において、
前記突出部が前記ゲート電極の延在する方向の全長にわたって延在する庇構造を形成することを特徴とする請求項１８又は１９に記載の電界効果型トランジスタの製造方法。
【請求項２１】
前記工程（ａ）において、前記ゲート構造体材料として複数の層からなるゲート構造体材料を積層し、
前記工程（ｂ）が、
（ｄ）前記複数の層のうち前記絶縁膜に接しない層の異方性エッチングを行う工程と、
（ｅ）前記異方性エッチングを行った層をマスクに用いて、前記複数の層のうち前記絶縁膜に接する層を少なくとも前記基体の法線方向及びチャネル長方向にエッチングする工程とを有することを特徴とする請求項１８〜２０の何れか１項に記載の電界効果型トランジスタの製造方法。
【請求項２２】
前記工程（ａ）において、前記ゲート構造体材料として複数の層からなるゲート構造体材料を積層し、
前記工程（ｂ）が、
前記複数の層を少なくとも前記基体の法線方向及びチャネル長方向にエッチングし、前記エッチングは前記複数の層のうち前記絶縁膜に接する層がチャネル長方向に関して最も高いエッチングレートとなる条件で行われる工程であることを特徴とする請求項１８〜２０の何れか１項に記載の電界効果型トランジスタの製造方法。
【請求項２３】
前記エッチングが、等方性エッチングであることを特徴とする請求項２２に記載の電界効果型トランジスタの製造方法。
【請求項２４】
前記複数の層を構成する各層のエッチングレートが、前記基体の法線方向に沿って基体側に順に高くなるよう前記等方性エッチングを行うことを特徴とする請求項２３に記載の電界効果型トランジスタの製造方法。
【請求項２５】
前記工程（ａ）において、
前記半導体層側と反対側の最上層がＳｉＯ２又はＳｉ−Ｎ化合物を含む層となるようにゲート構造体材料を積層させることを特徴とする請求項２１〜２４の何れか１項に記載の電界効果型トランジスタの製造方法。
【請求項２６】
前記工程（ａ）において、
Ｍｏ，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｒｅ，Ｒｕ，Ａｌ，Ｃｕ又はこれらの金属元素を一種以上、含有する合金を含む層を有するゲート構造体材料を積層させることを特徴とする請求項１８〜２５の何れか１項に記載の電界効果型トランジスタの製造方法。
【請求項２７】
前記工程（ａ）において、
Ｎｉ−Ｓｉ化合物，Ｃｏ−Ｓｉ化合物，Ｔｉ−Ｓｉ化合物，Ｗ−Ｓｉ化合物，Ｔａ−Ｓｉ化合物，Ｐｔ−Ｓｉ化合物又はＥｒ−Ｓｉ化合物を含む層を有するゲート構造体材料を積層させることを特徴とする請求項１８〜２６の何れか１項に記載の電界効果型トランジスタの製造方法。
【請求項２８】
前記工程（ａ）において、
Ｓｉ，Ｇｅ又はＳｉＧｅを含む層を有するゲート構造体材料を積層させることを特徴とする請求項１８〜２７の何れか１項に記載の電界効果型トランジスタの製造方法。
【請求項２９】
前記工程（ａ）において、
ＴｉＮ，ＴａＮ，ＨｆＮ又はＷＮを含む層を有するゲート構造体材料を積層させることを特徴とする請求項１８〜２８の何れか１項に記載の電界効果型トランジスタの製造方法。
【請求項３０】
前記工程（ａ）において、前記全面にゲート構造体材料を積層させる工程が、
全面に側面ゲート電極材料を積層させてこれをエッチバックし、前記半導体層の両側面上に形成された絶縁膜上に側面ゲート電極を形成した後、全面に上部ゲート電極材料を積層させる工程を有し、
前記工程（ｂ）において、前記上部ゲート電極材料に前記加工処理を行い、前記ゲート電極として一方の側面ゲート電極から前記半導体層の上面上を通って他方の側面ゲート電極まで前記半導体層を跨ぐような突出部を有する上部ゲート電極を形成することを特徴とする請求項１８又は１９に記載の電界効果型トランジスタの製造方法。
【請求項３１】
前記工程（ｂ）において、
前記突出部の最も大きなチャネル長方向の幅が、前記ゲート電極の絶縁膜に接する部分のチャネル長方向の幅の１倍を越え５倍以下の幅となるように形成することを特徴とする請求項１８〜３０の何れか１項に記載の電界効果型トランジスタの製造方法。
【請求項３２】
前記工程（ｂ）において、
前記突出部の最も大きなチャネル長方向の幅が、前記ゲート電極の絶縁膜に接する部分のチャネル長方向の幅よりも６〜６０ｎｍ大きくなるように形成することを特徴とする請求項１８〜３１の何れか１項に記載の電界効果型トランジスタの製造方法。
【請求項３３】
前記工程（ａ）において、互いにチャネル長方向が平行となるように複数の半導体層を形成し、
前記工程（ｂ）において、前記複数の半導体層を跨るように一つの前記ゲート電極を形成することを特徴とする請求項１８〜３２の何れか１項に記載の電界効果型トランジスタの製造方法。
【請求項３４】
前記工程（ｂ）において、前記半導体層の上面上及び側面上における前記ゲート構造体のチャネル長方向の幅が、それぞれ前記上面及び側面の法線方向に沿って半導体層側に連続的に減少するようにゲート構造体を形成することを特徴とする請求項１８又は１９に記載の電界効果型トランジスタの製造方法。
【請求項３５】
第一及び第二の電界効果型トランジスタを有する半導体装置の製造方法であって、
請求項１８〜３４の何れか１項に記載の工程（ａ）、（ｂ）により、第一ゲート構造体を備えた第一半導体層及び第二ゲート構造体を備えた第二半導体層を設け、更に
（ｆ）第一ゲート構造体が、第二ゲート構造体よりも、突出部の最も大きなチャネル長方向の幅ｂとゲート電極の絶縁膜に接する部分のチャネル長方向の幅ａとの差ｂ−ａが大きくなるように、第一ゲート構造体及び第二ゲート構造体の少なくとも一方をエッチングする工程と、
（ｇ）第一ゲート構造体をマスクに用いて第一半導体層に不純物のイオン注入を行いソース／ドレイン領域を形成することにより第一の電界効果型トランジスタを製造する工程と、
（ｈ）第二ゲート構造体をマスクに用いて第二半導体層に不純物のイオン注入を行いソース／ドレイン領域を形成することにより第二の電界効果型トランジスタを製造する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３６】
前記工程（ｆ）が、前記第二ゲート構造体及び第二半導体層上にマスクを設けて、前記第一ゲート構造体に含まれるゲート電極の少なくとも絶縁膜に接する部分をチャネル長方向にエッチングする工程であることを特徴とする請求項３５に記載の半導体装置の製造方法。
【請求項３７】
前記工程（ｇ）において第一の電界効果型トランジスタとしてｐ型の電界効果型トランジスタを製造し、
前記工程（ｈ）において第二の電界効果型トランジスタとしてｎ型の電界効果型トランジスタを製造することを特徴とする請求項３５又は３６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、優れた素子特性及び動作特性を有するフィン型の電界効果型トランジスタ、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から半導体装置の分野では平面型の電界効果型トランジスタ（以下、平面ＭＯＳＦＥＴと記載）が用いられている。この平面ＭＯＳＦＥＴでは、ソース／ドレイン領域間の距離を制御して実質的なチャネル長を確保するために、ゲート電極の側面にゲートサイドウォールを形成することができる。【０００３】
平面ＭＯＳＦＥＴでのゲートサイドウォールの形成方法を図１（ａ）〜（ｃ）に示す。
図１は平面ＭＯＳＦＥＴのチャネル長方向に平行で基体平面に垂直な断面を示したものである。この方法では、まず半導体基板上に絶縁膜１１及びゲート電極１２を形成した後、全面にゲートサイドウォール用の絶縁膜１３を積層させる（図１（ａ））。次に、エッチバックを行って、ゲート電極１２の側面以外の絶縁膜層を除去し、ゲートサイドウォール１４を形成する。更に、このゲート電極１２及びゲートサイドウォール１４をマスクに用いて不純物のイオン注入を行い（図１（ｂ））、ソース／ドレイン領域１５を形成するものである（図１（ｃ））。この平面ＭＯＳＦＥＴにおいては、ゲートサイドウォールがスペーサとして働き、ソース／ドレイン領域間を一定間隔の距離とすることができるため、実質的なチャネル長を確保することができる。【０００４】
一方、近年、微細化に伴い発生する短チャンネル効果抑制等を目的として、基板平面から上方に突出した突起半導体層を有し、この突起半導体層の基板平面にほぼ垂直な平面（側面）に主たるチャネル領域を形成する電界効果型トランジスタ（以下、ＦｉｎＦＥＴと記載する）が提案されている。特開昭６４−８６７０号公報には、突起半導体層の一部がシリコンウェハ基板の一部であるＦｉｎＦＥＴと、突起半導体層の一部がＳＯＩ基板の単結晶シリコン層の一部であるＦｉｎＦＥＴが開示されている。前者の構造を図２（ａ）、後者の構造を図２（ｂ）を用いて説明する。【０００５】
図２（ａ）に示す形態では、シリコンウェハ基板１０１の一部が半導体層１０３となり、ゲート電極１０５がこの半導体層１０３の頂部を超えて両側に延在している。そして、この半導体層１０３において、絶縁膜１０４下の部分にチャネル領域が形成される。チャネル領域の幅は突起１０３の高さｈの２倍に相当し、ゲート長はゲート電極１０５の幅Ｌに対応する。また、ゲート電極１０５は、この溝内に形成した絶縁膜１０２上に、半導体層１０３を跨ぐように設けている。【０００６】
図２（ｂ）に示す形態では、シリコンウェハ基板１１１、絶縁膜１１２及びシリコン単結晶層からなるＳＯＩ基板を用意し、そのシリコン単結晶層をパターニングして半導体層１１３とし、この半導体層１１３を跨ぐように、露出した絶縁層１１２上にゲート電極１１５を設けている。この半導体層１１３において、ゲート電極両側の部分にソース領域及びドレイン領域が形成され、絶縁膜１１４下の部分（半導体層１１３の上面及び側面）にチャネル領域が形成される。チャネル領域の幅は、半導体層１１３の高さａの２倍とその幅ｂとの合計に相当し、ゲート長はゲート電極１１５の幅Ｌに対応する。【０００７】
このようにＦｉｎＦＥＴは、少なくとも突起半導体層の側面両側にチャネル領域が形成される電界効果型トランジスタであり、一般的に短チャネル効果の抑制に優れるという特徴を持つ。
【発明の開示】
【０００８】
このＦｉｎＦＥＴにおいても平面ＭＯＳＦＥＴと同様の目的で、ゲート電極の側面にゲートサイドウォールを形成することができる。
【０００９】
従来の製造方法によってゲートサイドウォールが形成されたＦｉｎＦＥＴを図３（ａ）〜（ｄ）に示す。図３（ａ）はこのＦｉｎＦＥＴの上面図、図３（ｂ）は図３（ａ）のＦｉｎＦＥＴのＡ−Ａ’断面図、図３（ｃ）はＢ−Ｂ’断面図、図３（ｄ）はＣ−Ｃ’断面図を表す。
【００１０】
このゲートサイドウォールはエッチバックによって形成される。エッチバックとは、凸構造を有する平面上の全面に膜を積層させた後、異方性エッチングを行うことにより凸構造の側面にのみ積層した膜を残留させる工程である。
【００１１】
しかしながら、このエッチバック時の条件によってはゲートサイドウォール近辺の基板表面に傷が付きやすく、傷によってトランジスタの洩れ電流が増加するといった問題点があった。
【００１２】
また、ＦｉｎＦＥＴにおいてはゲート電極だけでなく半導体層も凸構造を構成するため、上記エッチバックの特性上、半導体層側面にも絶縁膜が残留してしまう。このように半導体層の側面に絶縁膜が残留すると、後のソース／ドレイン領域形成のための不純物のイオン注入工程において、不純物の均一なイオン注入を行うことが困難であった。これは以下の理由による。ＦｉｎＦＥＴのソース／ドレイン領域を形成する際には、半導体層内の不純物濃度を均一にする必要がある。このためイオン注入を、基体の法線方向に対して斜め方向から行う方法が用いられている。この方法では半導体層の底部までより均一な不純物のイオン注入をすることができる。特に、この傾向は高さ（図１（ａ）のｈ、図１（ｂ）のａに相当）の高い半導体層を用いた場合に顕著である。
【００１３】
この際、半導体層の側面に絶縁膜が残留していると特に低エネルギーのイオン注入が必要な微細トランジスタの形成において、残留絶縁膜を貫通する不純物量が減ってドーズの損失が生じ、半導体層を必要な不純物濃度とすることが困難となる。また、絶縁膜が半導体層の側面上に不均一に残っていると、チャネル幅方向（図３ｄにおける上下方向）で不純物のイオン注入量が不均一となってしまう。このような問題点は不純物の注入方法を変えても同様に起こり、例えば吸着ドーピング（不純物を半導体表面に付着させた後、表面を絶縁膜でカバーしてから拡散させる方法）やプラズマドーピングなどの不純物の注入方向が方向性を持たない、もしくは方向性が弱い方法、ポケット注入のような基体の法線方向に対して斜め方向から不純物を注入する方法を用いても同様の問題が起こっていた。
【００１４】
このような問題点を解消するために例えば、従来の製造方法によってゲートサイドウォールを形成した後、半導体層側面に残留した膜以外の部分にはマスクを設け、異方性エッチングにより半導体層側面に残留した膜のみを除去した後、不純物のイオン注入をする方法が考えられる。しかしながら、残留絶縁膜はゲートサイドウォールと連続して存在するため、ゲートサイドウォールにマスクを設けると、このマスクは必然的にゲートサイドウォールに連通する半導体層の残留絶縁膜の一部を覆ってしまう。このため、半導体層の側面にのみ存在する絶縁膜を選択的に除去することは困難であった。
【００１５】
また、ゲート電極を半導体層よりも十分高くし、半導体層の側面に残留した絶縁膜がなくなるまでエッチバックを行う方法も考えられる。この方法では、ゲート電極は半導体層よりも十分に高いため、半導体層の側面に残留した絶縁膜がなくなるまでエッチバックを行ってもゲートサイドウォールを残すことが可能である。しかしながら、ゲート電極が高くなりすぎエッチング等による加工が困難となる。また、半導体層の高さに限界が生じたり、残留絶縁膜のエッチバックが基体平面の法線方向の異方性エッチングによるため半導体層の下端付近で残留絶縁膜の除去残りが生じる恐れがあるなど、実用上、多数の問題点があった。この結果、上記の方法では安定した素子特性及び動作特性を有するＦｉｎＦＥＴを製造することができなかった。
【００１６】
本発明は上記課題に鑑みてなされたものであり、少なくとも半導体層の上面上をゲート電極の延在する方向に延在してなる庇構造を有するゲート構造体を形成することによって、基板の損傷を防止すると共に、ゲートサイドウォールを設けなくてもソース／ドレイン領域間を一定距離に保ち、半導体層内を均一な不純物濃度とすることを目的とする。また、その結果、素子特性及び動作特性に優れたＦｉｎＦＥＴを得ることを目的とするものである。
【００１７】
上記課題を解決するため、本発明は以下の構成を有することを特徴とする。
１．基体平面から突起した半導体層と、前記半導体層の一方の側面から上面上を通って他方の側面まで半導体層を跨ぐように延在して設けられたゲート電極を前記半導体層側に有するゲート構造体と、前記半導体層とゲート電極との間に設けられた絶縁膜と、前記半導体層内のゲート電極を挟んだ両側に設けられたソース／ドレイン領域とを有し、前記半導体層の少なくとも両側面にチャネル領域が形成される電界効果型トランジスタであって、
前記ゲート構造体は、チャネル長方向のソース及びドレイン領域側に突出してゲート電極の前記絶縁膜に接する部分よりも大きなチャネル長方向の幅を有する突出部であって、前記突出部が少なくとも前記半導体層の上面上をゲート電極の延在する方向に延在してなる庇構造を有することを特徴とする電界効果型トランジスタ。
【００１８】
２．前記突出部が前記ゲート電極の延在する方向の全長にわたって延在してなる庇構造を有することを特徴とする上記１に記載の電界効果型トランジスタ。
３．前記ゲート構造体は、前記半導体層の上面上において、チャネル長方向の幅が前記上面の法線方向に沿って半導体層側に段階的に小さくなる部分を有することを特徴とする上記１又は２に記載の電界効果型トランジスタ。
【００１９】
４．前記ゲート構造体は更に、前記半導体層の側面上において、チャネル長方向の幅が前記側面の法線方向に沿って半導体層側に段階的に小さくなる部分を有することを特徴とする上記３に記載の電界効果型トランジスタ。
５．前記ゲート構造体が、互いにチャネル長方向の幅が異なる複数の層からなることを特徴とする上記１〜４の何れか１項に記載の電界効果型トランジスタ。
【００２０】
６．前記ゲート構造体が、前記半導体層側と反対側の最上層としてＳｉＯ２又はＳｉ−Ｎ化合物を含む層を有することを特徴とする上記５に記載の電界効果型トランジスタ。
７．前記ゲート構造体が、Ｍｏ，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｒｅ，Ｒｕ，Ａｌ，Ｃｕ又はこれらの金属元素を一種以上、含有する合金を含む層を有することを特徴とする上記１〜６の何れか１項に記載の電界効果型トランジスタ。
【００２１】
８．前記ゲート構造体が、Ｎｉ−Ｓｉ化合物，Ｃｏ−Ｓｉ化合物，Ｔｉ−Ｓｉ化合物，Ｗ−Ｓｉ化合物，Ｔａ−Ｓｉ化合物，Ｐｔ−Ｓｉ化合物又はＥｒ−Ｓｉ化合物を含む層を有することを特徴とする上記１〜７の何れか１項に記載の電界効果型トランジスタ。
９．前記ゲート構造体が、Ｓｉ，Ｇｅ又はＳｉＧｅを含む層を有することを特徴とする上記１〜８の何れか１項に記載の電界効果型トランジスタ。
【００２２】
１０．前記ゲート構造体が、ＴｉＮ，ＴａＮ，ＨｆＮ又はＷＮを含む層を有することを特徴とする上記１〜９の何れか１項に記載の電界効果型トランジスタ。
１１．前記ゲート構造体は、前記半導体層を跨ぐように延在して設けられた上部ゲート電極と、前記上部ゲート電極と前記半導体層の両側面上に設けられた前記絶縁膜との間に形成された側面ゲート電極とからなり、
前記上部ゲート電極は、前記突出部が一方の側面ゲート電極から前記半導体層の上面上を通って他方の側面ゲート電極まで前記半導体層を跨ぐように延在してなる庇構造を有することを特徴とする上記１に記載の電界効果型トランジスタ。
【００２３】
１２．前記ゲート構造体が、前記半導体層の上面上及び側面上において、チャネル長方向の幅が前記上面及び側面の法線方向に沿って半導体層側に連続的に小さくなっていることを特徴とする上記１又は２に記載の電界効果型トランジスタ。
１３．前記突出部の最も大きなチャネル長方向の幅が、前記ゲート電極の絶縁膜に接する部分のチャネル長方向の幅の１倍を越え５倍以下の幅であることを特徴とする上記１〜１２の何れか１項に記載の電界効果型トランジスタ。
【００２４】
１４．前記突出部の最も大きなチャネル長方向の幅が、前記ゲート電極の絶縁膜に接する部分のチャネル長方向の幅よりも６〜６０ｎｍ大きいことを特徴とする上記１〜１３の何れか１項に記載の電界効果型トランジスタ。
１５．互いにチャネル長方向が平行な複数の半導体層と、前記複数の半導体層を跨って形成された一つの前記ゲート電極とを有することを特徴とする上記１〜１４の何れか１項に記載の電界効果型トランジスタ。
【００２５】
１６．上記１〜１５の何れか１項に記載の第一の電界効果型トランジスタ及び第二の電界効果型トランジスタを有し、
前記第一の電界効果型トランジスタは、前記第二の電界効果型トランジスタよりも、前記突出部の最も大きなチャネル長方向の幅ｂと前記ゲート電極の絶縁膜に接する部分のチャネル長方向の幅ａとの差ｂ−ａが大きいことを特徴とする半導体装置。
【００２６】
１７．前記第一の電界効果型トランジスタがｐ型の電界効果型トランジスタであり、前記第二の電界効果型トランジスタがｎ型の電界効果型トランジスタであることを特徴とする上記１６に記載の半導体装置。
【００２７】
１８．（ａ）基体平面から突起した半導体層を形成し、前記半導体層上に絶縁膜を形成した後、全面にゲート構造体材料を積層させる工程と、
（ｂ）前記ゲート構造体材料に加工処理を行い、前記半導体層の一方の側面から上面上を通って他方の側面まで半導体層を跨ぐように延在したゲート電極を前記半導体層側に有するゲート構造体を形成し、
前記ゲート構造体の形成時に、チャネル長方向のソース及びドレイン領域側に突出してゲート電極の前記絶縁膜に接する部分よりも大きなチャネル長方向の幅を有する突出部であって、前記突出部が少なくとも前記半導体層の上面上をゲート電極の延在する方向に延在してなる庇構造を形成する工程と、
（ｃ）前記ゲート構造体をマスクに用いて前記半導体層に不純物をイオン注入し、ソース／ドレイン領域を形成する工程と
を有することを特徴とする電界効果型トランジスタの製造方法。
【００２８】
１９．前記工程（ｃ）のイオン注入を、前記チャネル長方向と直交し、かつ前記基体の法線方向に対して斜めの方向から行うことを特徴とする上記１８に記載の電界効果型トランジスタの製造方法。
２０．前記工程（ｂ）において、
前記突出部が前記ゲート電極の延在する方向の全長にわたって延在する庇構造を形成することを特徴とする上記１８又は１９に記載の電界効果型トランジスタの製造方法。
【００２９】
２１．前記工程（ａ）において、前記ゲート構造体材料として複数の層からなるゲート構造体材料を積層し、
前記工程（ｂ）が、
（ｄ）前記複数の層のうち前記絶縁膜に接しない層の異方性エッチングを行う工程と、
（ｅ）前記異方性エッチングを行った層をマスクに用いて、前記複数の層のうち前記絶縁膜に接する層を少なくとも前記基体の法線方向及びチャネル長方向にエッチングする工程とを有することを特徴とする上記１８〜２０の何れか１項に記載の電界効果型トランジスタの製造方法。
【００３０】
２２．前記工程（ａ）において、前記ゲート構造体材料として複数の層からなるゲート構造体材料を積層し、
前記工程（ｂ）が、
前記複数の層を少なくとも前記基体の法線方向及びチャネル長方向にエッチングし、前記エッチングは前記複数の層のうち前記絶縁膜に接する層がチャネル長方向に関して最も高いエッチングレートとなる条件で行われる工程であることを特徴とする上記１８〜２０の何れか１項に記載の電界効果型トランジスタの製造方法。
【００３１】
２３．前記エッチングが、等方性エッチングであることを特徴とする上記２２に記載の電界効果型トランジスタの製造方法。
２４．前記複数の層を構成する各層のエッチングレートが、前記基体の法線方向に沿って基体側に順に高くなるよう前記等方性エッチングを行うことを特徴とする上記２３に記載の電界効果型トランジスタの製造方法。
【００３２】
２５．前記工程（ａ）において、
前記半導体層側と反対側の最上層がＳｉＯ２又はＳｉ−Ｎ化合物を含む層となるようにゲート構造体材料を積層させることを特徴とする上記２１〜２４の何れか１項に記載の電界効果型トランジスタの製造方法。
２６．前記工程（ａ）において、
Ｍｏ，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｒｅ，Ｒｕ，Ａｌ，Ｃｕ又はこれらの金属元素を一種以上、含有する合金を含む層を有するゲート構造体材料を積層させることを特徴とする上記１８〜２５の何れか１項に記載の電界効果型トランジスタの製造方法。
【００３３】
２７．前記工程（ａ）において、
Ｎｉ−Ｓｉ化合物，Ｃｏ−Ｓｉ化合物，Ｔｉ−Ｓｉ化合物，Ｗ−Ｓｉ化合物，Ｔａ−Ｓｉ化合物，Ｐｔ−Ｓｉ化合物又はＥｒ−Ｓｉ化合物を含む層を有するゲート構造体材料を積層させることを特徴とする上記１８〜２６の何れか１項に記載の電界効果型トランジスタの製造方法。
【００３４】
２８．前記工程（ａ）において、
Ｓｉ，Ｇｅ又はＳｉＧｅを含む層を有するゲート構造体材料を積層させることを特徴とする上記１８〜２７の何れか１項に記載の電界効果型トランジスタの製造方法。
２９．前記工程（ａ）において、
ＴｉＮ，ＴａＮ，ＨｆＮ又はＷＮを含む層を有するゲート構造体材料を積層させることを特徴とする上記１８〜２８の何れか１項に記載の電界効果型トランジスタの製造方法。
【００３５】
３０．前記工程（ａ）において、前記全面にゲート構造体材料を積層させる工程が、
全面に側面ゲート電極材料を積層させてこれをエッチバックし、前記半導体層の両側面上に形成された絶縁膜上に側面ゲート電極を形成した後、全面に上部ゲート電極材料を積層させる工程を有し、
前記工程（ｂ）において、前記上部ゲート電極材料に前記加工処理を行い、前記ゲート電極として一方の側面ゲート電極から前記半導体層の上面上を通って他方の側面ゲート電極まで前記半導体層を跨ぐような突出部を有する上部ゲート電極を形成することを特徴とする上記１８又は１９に記載の電界効果型トランジスタの製造方法。
【００３６】
３１．前記工程（ｂ）において、
前記突出部の最も大きなチャネル長方向の幅が、前記ゲート電極の絶縁膜に接する部分のチャネル長方向の幅の１倍を越え５倍以下の幅となるように形成することを特徴とする上記１８〜３０の何れか１項に記載の電界効果型トランジスタの製造方法。
【００３７】
３２．前記工程（ｂ）において、
前記突出部の最も大きなチャネル長方向の幅が、前記ゲート電極の絶縁膜に接する部分のチャネル長方向の幅よりも６〜６０ｎｍ大きくなるように形成することを特徴とする上記１８〜３１の何れか１項に記載の電界効果型トランジスタの製造方法。
【００３８】
３３．前記工程（ａ）において、互いにチャネル長方向が平行となるように複数の半導体層を形成し、
前記工程（ｂ）において、前記複数の半導体層を跨るように一つの前記ゲート電極を形成することを特徴とする上記１８〜３２の何れか１項に記載の電界効果型トランジスタの製造方法。
【００３９】
３４．前記工程（ｂ）において、前記半導体層の上面上及び側面上における前記ゲート構造体のチャネル長方向の幅が、それぞれ前記上面及び側面の法線方向に沿って半導体層側に連続的に減少するようにゲート構造体を形成することを特徴とする上記１８又は１９に記載の電界効果型トランジスタの製造方法。
【００４０】
３５．第一及び第二の電界効果型トランジスタを有する半導体装置の製造方法であって、
上記１８〜３４の何れか１項に記載の工程（ａ）、（ｂ）により、第一ゲート構造体を備えた第一半導体層及び第二ゲート構造体を備えた第二半導体層を設け、更に
（ｆ）第一ゲート構造体が、第二ゲート構造体よりも、突出部の最も大きなチャネル長方向の幅ｂとゲート電極の絶縁膜に接する部分のチャネル長方向の幅ａとの差ｂ−ａが大きくなるように、第一ゲート構造体及び第二ゲート構造体の少なくとも一方をエッチングする工程と、
（ｇ）第一ゲート構造体をマスクに用いて第一半導体層に不純物のイオン注入を行いソース／ドレイン領域を形成することにより第一の電界効果型トランジスタを製造する工程と、
（ｈ）第二ゲート構造体をマスクに用いて第二半導体層に不純物のイオン注入を行いソース／ドレイン領域を形成することにより第二の電界効果型トランジスタを製造する工程と、
を有することを特徴とする半導体装置の製造方法。
【００４１】
３６．前記工程（ｆ）が、前記第二ゲート構造体及び第二半導体層上にマスクを設けて、前記第一ゲート構造体に含まれるゲート電極の少なくとも絶縁膜に接する部分をチャネル長方向にエッチングする工程であることを特徴とする上記３５に記載の半導体装置の製造方法。
【００４２】
３７．前記工程（ｇ）において第一の電界効果型トランジスタとしてｐ型の電界効果型トランジスタを製造し、
前記工程（ｈ）において第二の電界効果型トランジスタとしてｎ型の電界効果型トランジスタを製造することを特徴とする上記３５又は３６に記載の半導体装置の製造方法。
【００４３】
庇構造を有するゲート構造体を形成することにより、基板の損傷を防止すると共に、ゲートサイドウォールを設けなくてもソース／ドレイン領域間を一定距離に保ち、半導体層内を均一な不純物濃度とすることができる。また、その結果、素子特性及び動作特性に優れたＦｉｎＦＥＴを得ることができる。
【図面の簡単な説明】
【００４４】
【図１】従来の平面ＭＯＳＦＥＴの製造方法を示す図である。
【図２】従来のＦｉｎＦＥＴを示す図である。
【図３】従来のＦｉｎＦＥＴの製造方法を示す図である。
【図４】本発明のＦｉｎＦＥＴを示す図である。
【図５】本発明のＦｉｎＦＥＴを示す図である。
【図６】本発明のＦｉｎＦＥＴを示す図である。
【図７】本発明のＦｉｎＦＥＴを示す図である。
【図８】本発明のＦｉｎＦＥＴを示す図である。
【図９】本発明のＦｉｎＦＥＴを示す図である。
【図１０】本発明のＦｉｎＦＥＴを示す図である。
【図１１】本発明のＦｉｎＦＥＴを示す図である。
【図１２】本発明のＦｉｎＦＥＴを示す図である。
【図１３】本発明のＦｉｎＦＥＴを示す図である。
【図１４】本発明のＦｉｎＦＥＴの製造方法を示す図である。
【図１５】本発明のＦｉｎＦＥＴの製造方法を示す図である。
【図１６】本発明のＦｉｎＦＥＴの製造方法を示す図である。
【図１７】本発明のＦｉｎＦＥＴの製造方法を示す図である。
【図１８】本発明のＦｉｎＦＥＴの製造方法を示す図である。
【図１９】本発明のＦｉｎＦＥＴの製造方法を示す図である。
【図２０】本発明のＦｉｎＦＥＴを示す図である。
【図２１】本発明のＦｉｎＦＥＴを示す図である。
【図２２】本発明のＦｉｎＦＥＴを示す図である。
【符号の説明】
【００４５】
４１  ゲートキャップ絶縁膜
４２  下層ゲート絶縁膜
４３  ゲート絶縁膜
４４  半導体層
４５  絶縁膜
４６  半導体基板
４７  ソース／ドレイン領域
４８  チャネル長方向
４９  上層ゲート電極
５２  基体の法線方向に沿って基体に向かう方向
５４  層間絶縁膜
５７  第一のＦｉｎＦＥＴ
５８  第二のＦｉｎＦＥＴ
５９  層間絶縁膜
６０  配線層
６２  イオン注入を行う方向
６４  マスク
７３  ゲート電極が延在する方向
７４  両側の半導体層
７６、７７、７８  層
８１  ゲート電極の絶縁膜に接する部分
８６  下層ゲート電極材料
８７  上層ゲート電極材料
８８  ゲート電極
９０  上部ゲート電極
９１、９２  半導体層
【発明を実施するための最良の形態】
【００４６】
（本発明のＦｉｎＦＥＴ）
本発明のＦｉｎＦＥＴは、ゲート構造体の少なくとも一部に庇構造を有する。庇構造は、チャネル長方向のソース及びドレイン領域側に突出してゲート電極の絶縁膜（ゲート絶縁膜）に接する部分のチャネル長方向の幅よりも大きな幅を有する突出部が、少なくとも半導体層の上面上をゲート電極の延在する方向に延在してなるものである。このようにゲート構造体に庇構造を設けることによって、不純物のイオン注入時（基体の法線方向からのイオン注入、チャネル長方向に直交し基体の法線方向に対して斜め方向からのイオン注入）に突出部下部の半導体層には不純物がイオン注入されないため、ソース／ドレイン領域間を所望の距離に設定できる。また、ゲートサイドウォールを形成しないため基板の損傷を防止できるとともに半導体層側面に残留膜が生じない。このため、基体の法線方向に対して斜め方向から不純物のイオン注入を行う際には半導体層内に均一な不純物のイオン注入が可能となる。その結果、素子特性及び動作特性に優れたＦｉｎＦＥＴとすることができる。【００４７】
なお、本発明のＦｉｎＦＥＴのゲート構造体は、半導体層の一方の側面から上面上を通って他方の側面まで半導体層を跨ぐように延在して設けられたゲート電極を有する。ゲート構造体は、このゲート電極からなるか又は、ゲート電極の少なくとも一部の上に更にゲートキャップ絶縁膜を有するものである。すなわち、ゲート構造体はゲート電極のみから構成されていても、ゲート電極とゲートギャップ絶縁膜から構成されていても良い。ただし、ゲート電極はゲート絶縁膜に接するように、ゲート構造体中の半導体層側に設けられている。【００４８】
庇構造は、ゲート電極の絶縁膜（ゲート絶縁膜）に接する部分のチャネル長方向の幅ａ、又はゲート構造体中においてこれと同等の幅ａを有する部分と、幅ａよりも大きな幅を有する部分との境界に形成される部分のことである。すなわち、庇構造は、ゲート電極中に存在するかもしくはゲートキャップ絶縁膜中、又はこの両者の境界に存在していれば良い。
本発明のＦｉｎＦＥＴの具体的寸法としては、例えば次の範囲で適宜設定することができる。【００４９】
半導体層のチャネル長方向と直交する方向の幅：５〜１００ｎｍ、
半導体層のチャネル長方向の幅：ゲート電極の絶縁膜に接する部分のチャネル長方向の幅の３〜１０倍（トランジスタ一個あたり）
半導体層の高さ：１０〜２００ｎｍ、
ゲート絶縁膜の厚さ：１〜５ｎｍ（ＳｉＯ２の場合）、
チャネル領域の不純物濃度：０〜１×１０１９ｃｍ−３、
ソース／ドレイン領域の不純物濃度：１×１０１９〜１×１０２１ｃｍ−３。【００５０】
なお、半導体層の高さは、ベース絶縁膜平面から突出した半導体部分の基板平面に垂直な方向の長さを指す。また、半導体層は上面、及び両側面を有しており、典型的には半導体層の形状は略直方体状である。【００５１】
突出部がゲート電極の絶縁膜に接する部分よりもチャネル長方向のソース及びドレイン領域側に突出した部分の幅は、ソース／ドレイン領域形成のための不純物のイオン注入時及び熱拡散時にチャネル長方向に不純物が広がる距離の少なくとも１／３倍以上１倍未満であることが好ましい。【００５２】
また、突出部のチャネル長方向の幅は、ゲート電極の絶縁膜に接する部分の幅よりも６〜６０ｎｍ大きいことが好ましく、１０〜４０ｎｍ大きいことがより好ましく、２５〜３５ｎｍ大きいことが更に好ましい。また、突出部の最も大きなチャネル長方向の幅は、ゲート電極の絶縁膜に接する部分のチャネル長方向の幅の５倍以下であることが好ましく、２〜４倍であることがより好ましく、３〜４倍であることが更に好ましい。【００５３】
突出部の幅を、これらの範囲内とすることによって、不純物のイオン注入時及び熱拡散時に不純物がチャネル長方向に広がっても、ソース／ドレイン領域間を所望の適度な間隔とすることができると共に、過剰なオフセットを防ぐことができる。
以下に本発明のＦｉｎＦＥＴの様々な実施形態を示す。【００５４】
（第一実施形態）
本発明の第一の実施形態は、ゲート構造体のチャネル長方向の幅が段階的に異なるＦｉｎＦＥＴに関するものである。なお、「チャネル長方向の幅が段階的に異なる」とは、ゲート構造体が２層以上の層からなり隣接する層間のチャネル長方向の幅が異なる場合又は、ゲート構造体が１層のゲート電極からなりそのチャネル長方向の幅が断続的（不連続に）に異なる部分を有することを表す。【００５５】
このＦｉｎＦＥＴのいくつかの例を図４〜６に示す。図４（ａ）はＦｉｎＦＥＴの上面図、図４（ｂ）は図４（ａ）のＦｉｎＦＥＴのＡ−Ａ’断面図、図４（ｃ）はＢ−Ｂ’断面図を示す。図５（ａ）はＦｉｎＦＥＴの上面図、図５（ｂ）は図５（ａ）のＦｉｎＦＥＴのＡ−Ａ’断面図、図５（ｃ）はＢ−Ｂ’断面図、図５（ｄ）はＣ−Ｃ’断面図を示す。図６（ａ）はＦｉｎＦＥＴの上面図、図６（ｂ）は図６（ａ）のＦｉｎＦＥＴのＡ−Ａ’断面図、図６（ｃ）はＢ−Ｂ’断面図を示す。これらのＦｉｎＦＥＴはＳＯＩ基板を用いて形成され、半導体層の上面及び側面にチャネル領域が形成される、トライゲート型のＦｉｎＦＥＴを示している。【００５６】
図４は、ゲート構造体がゲートキャップ絶縁膜４１と下層ゲート電極４２の２層からなるＦｉｎＦＥＴを示している。【００５７】
このＦｉｎＦＥＴにおいて、チャネル長方向は矢印４８で表されている。このチャネル長方向は、ソース／ドレイン領域を結んでチャネル電流が流れる方向であり、基体に平行な方向である。下層ゲート電極４２は半導体層の一方の側面から半導体層４４の上面を通って他方の側面まで半導体層を跨るように延在して設けられている。この下層ゲート電極の延在方向は矢印７３で表され、チャネル長方向に垂直である。【００５８】
このＦｉｎＦＥＴにおいてゲート電極の絶縁膜に接する部分とは、ゲート電極のうち直接、ゲート絶縁膜に接している部分のことであり図中の８１（太線で示された部分）で表される。また、そのチャネル長方向４８の幅は図中にａで示されている。突出部とは、絶縁膜に接する部分８１と比べてチャネル長方向４８のソース及びドレイン領域側に向かう方向（チャネル長方向のゲート構造体からソース領域に向かう方向及びゲート構造体からドレイン領域に向かう方向）に突出し、幅ａよりも大きな幅を有する部分のことであり、図４（ｃ）から本ＦｉｎＦＥＴではゲートキャップ絶縁膜４１が突出部を有していることが分かる。また、本ＦｉｎＦＥＴでは、この突出部が下層ゲート電極４２の延在する方向７３の全長にわたって延在するゲートキャップ絶縁膜４１が庇構造を形成する（ゲート電極の延在方向７３の全体にわたって庇構造が存在する：下層ゲート電極４２とゲートキャップ絶縁膜４１の境界に庇構造が形成されている）。
なお、この幅ｂはゲート電極の延在方向７３に沿って一定であっても、変化しても良い。【００５９】
下層ゲート電極としては、Ｍｏ，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｒｅ，Ｒｕ，Ａｌ，Ｃｕ又はこれらの金属元素の一種以上を含有する（Ｍｏ，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｒｅ，Ｒｕ，Ａｌ及びＣｕからなる群から選択された少なくとも一種の金属元素を含有する）合金を含む低抵抗層や、Ｎｉ−Ｓｉ化合物，Ｃｏ−Ｓｉ化合物，Ｔｉ−Ｓｉ化合物，Ｗ−Ｓｉ化合物，Ｔａ−Ｓｉ化合物，Ｐｔ−Ｓｉ化合物又はＥｒ−Ｓｉ化合物を含む低抵抗層（シリサイド層）、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＴｉＮ，ＴａＮ，ＨｆＮ又はＷＮを含む層などとすることができる。また、ゲートキャップ絶縁膜を構成する材料としては、ＳｉＯ２又はＳｉ−Ｎ化合物（Ｓｉ３Ｎ４等）を用いることが好ましい。【００６０】
図４のＦｉｎＦＥＴでは、下層ゲート電極はゲートキャップ絶縁膜よりもそのチャネル長方向の幅が小さいので、ゲート構造体全体をゲートキャップ絶縁膜と同じチャネル長方向の幅とした場合に比べてゲート構造体全体の寄生容量を下げることができる。【００６１】
図５のＦｉｎＦＥＴは、ゲート構造体が２層のゲート電極からなる点で図４のＦｉｎＦＥＴと異なる。このＦｉｎＦＥＴにおいてチャネル長方向は矢印４８で表され、ゲート電極の延在方向は矢印７３で表されている。【００６２】
下層ゲート電極４２及び上層ゲート電極４９としては、Ｍｏ，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｒｅ，Ｒｕ，Ａｌ，Ｃｕ又はこれらの金属元素の一種以上を含有する（Ｍｏ，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｒｅ，Ｒｕ，Ａｌ及びＣｕからなる群から選択された少なくとも一種の金属元素を含有する）合金を含む低抵抗層とすることができる。また、Ｎｉ−Ｓｉ化合物，Ｃｏ−Ｓｉ化合物，Ｔｉ−Ｓｉ化合物，Ｗ−Ｓｉ化合物，Ｔａ−Ｓｉ化合物，Ｐｔ−Ｓｉ化合物又はＥｒ−Ｓｉ化合物を含む低抵抗層（シリサイド層）、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＴｉＮ，ＴａＮ，ＨｆＮ又はＷＮを含む層などとすることができる。シリサイド層には例えば、ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＴａＳｉ２、ＰｔＳｉ，ＥｒＳｉ２などを用いることができる。ニッケルシリサイド（Ｎｉ−Ｓｉ化合物）としてはこの他にＮｉＳｉ２、Ｎｉ３Ｓｉ又はこれらの中間組成のものを用いることもできる。また、下層ゲート電極は上層ゲート電極と異なる材料から構成されている。【００６３】
このＦｉｎＦＥＴにおいては、ゲート電極のうち絶縁膜４３に接する部分は８１（太線で示された部分）であり、そのチャネル長方向４８の幅がａで示されている。また、突出部は、絶縁膜に接する部分８１と比べてチャネル長方向４８のソース及びドレイン領域側に突出して絶縁膜に接する部分８１の幅ａよりも大きな幅ｂを有する部分であり、図５（ｃ）から本ＦｉｎＦＥＴでは上層ゲート電極４９が突出部を有していることが分かる。また、本ＦｉｎＦＥＴでは、この突出部がゲート電極の延在する方向７３の全長にわたって延在する上層ゲート電極４９が庇構造を形成する（上層ゲート電極４９と下層ゲート電極４２の境界に庇構造が形成されている）。【００６４】
このＦｉｎＦＥＴでは、上層ゲート電極はチャネル長方向の幅が大きいため、ゲートコンタクトを容易にできると共に装置設計の自由度を大きくすることができる。下層ゲート電極は上層ゲート電極よりもそのチャネル長方向の幅が小さいので、ゲート電極全体を上層ゲート電極と同じチャネル長方向の幅とした場合に比べてゲート電極全体の寄生容量を下げることができる。また、上層ゲート電極４９と下層ゲート電極４２に金属など導電性の高い材料を用いることによって、上層ゲート電極４９と下層ゲート電極４２のチャネル長方向の幅を同一とした場合と比べて、ゲート電極の絶縁膜に接する部分のチャネル長方向の幅を一定に保ったままゲート電極の低抵抗化を図ることができる。【００６５】
図６のＦｉｎＦＥＴはゲート構造体が１層のゲート電極からなる点で図４及び５のＦｉｎＦＥＴと異なるが、図４及び５と同様の基準に従って、ゲート電極の絶縁膜に接する部分、突出部及び庇構造を判断することができる。すなわち、ゲート電極の絶縁膜に接する部分は図中の８１（太線の部分）であり、そのチャネル長方向４８の幅はａで示されている。また、ゲート構造体は、絶縁膜に接する部分８１と比べてチャネル長方向４８のソース及びドレイン領域側に突出し、絶縁膜に接する部分８１の幅ａよりも大きな幅ｂを有する突出部を有する。図６（ｃ）から本ＦｉｎＦＥＴでは部分５０（点線で囲まれた部分）が突出部を有することが分かる。また、この突出部は図６（ｂ）で示されるようにゲート電極の延在方向７３の全長にわたって延在しており、部分５０下部に庇構造が形成される。このようにゲート構造体を一層から構成することによって、複数の層の間に寄生容量と寄生抵抗が生じて、トランジスタ性能が劣化するのを防止することができる。【００６６】
上記図４〜６で示されるように、突出部はそのチャネル長方向４８の幅が、ゲート電極の絶縁膜に接する部分の幅ａよりも大きくなっている。これらの断面図で表されるように、この突出部のチャネル長方向のソース及びドレイン領域側の両端は、ゲート電極の絶縁膜に接する部分のチャネル長方向の両端よりも、よりソース及びドレイン領域側（両側）まで突出している必要がある。この突出部が、絶縁膜に接している部分よりも両側へ突出する割合については、ソース領域側とドレイン領域側への突出割合が同じであっても異なっていても良い。しかし、不純物のイオン注入を行う際に、ソース領域とドレイン領域を形成する半導体層を同じ注入環境とするため、両側への突出割合は同じであることが好ましい。【００６７】
また、図４〜６のＦｉｎＦＥＴの庇構造は、突出部がゲート電極の延在する方向７３の全長にわたって延在している。このため、基体の法線方向のみならず基体の法線方向に対して斜め方向から不純物のイオン注入を行う際にも実用上、完全に庇構造下部の半導体層への不純物のイオン注入を防ぐことができる。【００６８】
なお、本発明のＦｉｎＦＥＴはゲート電極の延在方向の全長にわたって突出部が延在している必要はなく、少なくとも突出部が半導体層の上面上をゲート電極の延在する方向に延在してなる庇構造が存在していれば良い。図２１（ａ）（図４（ｂ）の断面図に相当する）及び（ｂ）（図５（ｂ）の断面図に相当する）で表されるように、図２１（ａ）、（ｂ）において半導体層の上面は９７（太線部分）に該当し、少なくともこの部分上に庇構造があれば良い。また、「半導体層の上面上をゲート電極の延在する方向」とは、ゲート電極の延在する方向７３のうち半導体層の上面上の部分を表し、図中では矢印９８の方向で表される。【００６９】
庇構造が半導体層の上面上にのみ存在する場合、基体の法線方向からのイオン注入に対して庇構造下部の半導体層へのイオン注入を防ぐことができる。また、突出部が半導体層の上面上からゲート電極の延在方向の両側に向かって更に延在することにより、基体の法線方向に対して斜め方向からのイオン注入に対して庇構造下部の半導体層へのイオン注入を防止することができる。なお、この突出部が半導体層の上面上からゲート電極の延在方向の両側に向かって延在する程度は斜めイオン注入を行う角度によって適宜、設定すれば良い。【００７０】
ゲート構造体はポリシリコン膜からなっていても良く、不純物濃度が異なる複数のポリシリコン膜からなっていても良い。このようにゲート構造体材料が、不純物濃度の異なる複数のポリシリコン膜からなることによって、不純物の濃度差によるエッチングレートの差を利用して庇構造を有するＦｉｎＦＥＴを容易に製造することが可能となる。ゲート電極の空乏化を防ぐためポリシリコン膜は、下層の膜ほど不純物濃度を高くするのが良い。【００７１】
このように本発明のＦｉｎＦＥＴのゲート構造体は、図４及び５のように２層からなっていても、図６のように１層からなっていても良い。また、ゲート構造体を構成する層の数はこれらに限定されるわけではなく、３層以上からなっていても良い。この場合、ゲート電極の絶縁膜に接する層以外の少なくとも１層のチャネル長方向の幅が、絶縁膜に接する層の幅よりも大きく、突出部を構成していれば良い。【００７２】
図７はゲート構造体が３層からなるＦｉｎＦＥＴのチャネル長方向に平行で基体に垂直な断面を示したものである（図４（ｃ）の断面図に相当する）。図７では、基体の法線方向に沿って基体側に向かう方向が矢印５２、チャネル長方向は矢印４８で表されている。【００７３】
図７（ａ）のＦｉｎＦＥＴでは、絶縁膜４３に接する部分は８１であり、そのチャネル長方向４８の幅は図中にａで示されている。また、突出部は図７（ａ）では、部分８１と比べてチャネル長方向４８のソース及びドレイン領域側に突出し、幅ａよりも大きな幅を有する層７６と７７が突出部を有している。このＦｉｎＦＥＴでは、各層のチャネル長方向の幅が、矢印５２の方向に段階的に減少している（層７６の幅ｃ＞層７７の幅ｂ＞層７８の幅ａとなっている）。このように幅が段階的に減少する構成とした場合、最上層７６の幅を最も大きくすることができ、ゲートコンタクトをより容易にとることができる。また、幅ａとｃの比が大きい場合でも、間に中間の幅ｂを有する層７７を設けているので、この層７７によって層７６を支え、層７６の破損を防止することができる。また、ゲート構造体全体が幅ｃのゲート構造体を設けた場合に比べて寄生抵抗を低減することができる。【００７４】
図７（ｂ）は図７（ａ）と同様、ゲート構造体が３層からなるＦｉｎＦＥＴを示したものであるが、各層のチャネル長方向の幅の関係は、層７７の幅ｂ＞層７８の幅ａ＞層７６の幅ｃとなっている点が異なる。この中で層７７のみが、絶縁膜に接する部分８１よりもチャネル長方向４８のソース及びドレイン領域側に突出し、幅ａよりも大きな幅ｂを有しており、この層７７のみが突出部を有する。【００７５】
更に図８（ｂ）、（ｃ）に本発明のＦｉｎＦＥＴの変形例を示す。図８はゲート構造体が２層のゲート電極からなるＦｉｎＦＥＴの、チャネル長方向に平行で基体に垂直な断面を示したものである（図４（ｃ）の断面図に相当する）。図８（ａ）は２層のゲート電極のうち上層ゲート電極が突出部を有し、庇構造を形成するＦｉｎＦＥＴを示したものであり、図５のＦｉｎＦＥＴに該当するものである。図８（ｂ）、（ｃ）のＦｉｎＦＥＴは、共にゲート電極が２層からなっているが、一つの層の途中でチャネル長方向の幅が段階的に変化している構造を有している点に特徴がある。【００７６】
図８（ｂ）のＦｉｎＦＥＴでは、下層ゲート電極４２は基体の法線方向に沿って基体側に向かう方向５２に関して、その途中でチャネル長方向の幅が段階的（不連続的に）に減少している。このＦｉｎＦＥＴではゲート電極の絶縁膜に接する部分は８１に当たり、この部分は幅ａを有する。また、上層ゲート電極４９と下層ゲート電極の上部５３（点線で囲まれた部分）が、部分８１よりもチャネル長方向のソース及びドレイン領域側に突出し、幅ａよりも大きな幅ｂを有する突出部を有している。また、この部分（上層ゲート電極４９と下層ゲート電極４２の上部５３）がゲート電極の延在方向の全長にわたって延在して庇構造を形成する。【００７７】
図８（ｃ）のＦｉｎＦＥＴでは、矢印５２の方向に関して、上層ゲート電極４９の途中でチャネル長方向の幅が段階的に小さくなっている。このＦｉｎＦＥＴではゲート電極の絶縁膜に接する部分は８１に該当し、上層ゲート電極４９の上部５４（点線で囲まれた部分）が幅ａよりも大きな幅ｂを有している突出部を有する。また、この部分（上層ゲート電極４９の上部５４）がゲート電極の延在方向の全長にわたって延在して庇構造を形成する。【００７８】
以上のように本発明のＦｉｎＦＥＴは、ゲート構造体が基体の法線方向において、チャネル長方向の幅が段階的に変化する複数の層からなっていても良い。
また、ゲート構造体は、半導体層の上面上において、チャネル長方向の幅が半導体層の上面の法線方向に沿って半導体層側に段階的に小さくなる部分を有していても良い。更に、半導体層の上面及び少なくとも一部の側面上にゲート構造体が設けられ、このゲート構造体のチャネル長方向の幅が、この半導体層の上面及び側面の法線方向に沿って半導体層側に段階的に小さくなる部分を有していても良い。図２２にこのようなＦｉｎＦＥＴの一例を示す。このＦｉｎＦＥＴでは、ゲート構造体は３層からなっている。そして、半導体層４１の上面１０１上のゲート構造体の部分９５はその上面の法線方向の半導体層側に向かう方向９７に沿ってチャネル長方向の幅が、層１０４＞層１０３＞層１０２となっている。また、半導体層４１の側面１００上のゲート構造体の部分９６はその側面の法線方向の半導体層側に向かう方向９８に沿ってチャネル長方向の幅が、層１０４＞層１０３＞層１０２となっている。【００７９】
なお、これらのチャネル長方向の幅の段階的な変化は、異なる層の間で起こっても、同一層の途中で起こっても良い。また、ゲート電極の絶縁膜に接する部分以外の部分は、そのチャネル長方向の幅が、上面及び側面の法線方向に沿って半導体層側に段階的に増えても、減っても良い。また、このチャネル長方向の幅が、段階的に増える割合又は減る割合は特に限定されるわけではなく、各層の機械的強度及びソース／ドレイン領域間の必要な距離等を考慮して適宜、設定すれば良い。【００８０】
（第二実施形態）
図９に本発明のＦｉｎＦＥＴの別の実施形態を示す。図９（ａ）はＦｉｎＦＥＴのゲート電極の延在方向に平行で基体に垂直な断面（図４（ｂ）に相当する）、図９（ｂ）はチャネル長方向に平行で基体に垂直な断面（図４（ｃ）に相当する）を示す。図４〜８では一例として半導体層の上面及び側面にチャネル領域が形成されるトライゲート型のＦｉｎＦＥＴを示したが、図９では半導体層の側面にのみチャネル領域が形成されるダブルゲート型のＦｉｎＦＥＴを示している。このようにダブルゲート型のＦｉｎＦＥＴとするためには、半導体層の上面に形成される絶縁膜の厚さを厚く形成すれば良い。【００８１】
なお、図９のＦｉｎＦＥＴの半導体層の上面に関しては、ゲート電極と半導体層上面との間にしか絶縁膜が形成されていないが、この絶縁膜はソース／ドレイン領域の上面上まで延在していても良い。この場合、ソース／ドレイン領域となる半導体層への不純物のイオン注入が、ソース／ドレイン領域の上面上に設けられた絶縁膜によって妨げられないよう、斜め方向（チャネル長方向と直交し、且つ基体の法線方向に対して斜めの方向）から不純物のイオン注入を行うのが良い。【００８２】
図１０に本発明のＦｉｎＦＥＴの別の実施形態を示す。図１０（ａ）はＦｉｎＦＥＴのゲート電極の延在方向に平行で基体に垂直な断面（図４（ｂ）に相当する）、図１０（ｂ）はチャネル長方向に平行で基体に垂直な断面（図４（ｃ）に相当する）を示す。図４〜９では一例としてＳＯＩ基板を用いて形成したＦｉｎＦＥＴを示したが、図１０で示されるようにバルク基板を用いてＦｉｎＦＥＴを形成することもできる。このＦｉｎＦＥＴにおいては、半導体層４４は層間絶縁膜５４の下部に形成された半導体基板４６からその一部が層間絶縁膜５４を突き抜けて、層間絶縁膜５４上に突出することによって形成されている。なお、本発明において基体平面とは「基板に平行な任意の面」のことを表し、例えば図１０のＦｉｎＦＥＴでは層間絶縁膜５４に相当し、図４のＦｉｎＦＥＴでは絶縁膜層４５に相当する。また、図１０のＦｉｎＦＥＴにおいては層間絶縁膜５４から突出した部分がトランジスタのチャネル領域として機能する。このトランジスタのチャネル領域として機能する部分の高さが、図４などＳＯＩ構造のＦｉｎＦＥＴの半導体層の高さに相当する。【００８３】
図１１は本発明のＦｉｎＦＥＴの別の実施形態を示すものである。図４〜１０では一例として半導体層が１つしかないＦｉｎＦＥＴを示したが、図１１（ａ）で示されるように半導体層が複数設けられたマルチ構造のＦｉｎＦＥＴとしても良い。このＦｉｎＦＥＴでは各半導体層は、そのチャネル長方向が互いに平行となるように配置されており、斜め方向６２（チャネル長方向に直交し基体の法線方向に対して斜め方向）からのイオン注入時に、各半導体層はほぼ同じ注入環境にあるため、一回のイオン注入で各半導体層に均一な不純物のイオン注入を行うことができる。【００８４】
また、このように複数設けられた半導体層のうち両側に設けられた半導体層７４はその片側にしか隣接する半導体層が設けられていないためイオン注入時の環境が、真ん中の半導体層４４と若干、異なる。このため、より均一なイオン注入の環境とするためには、複数設けられた半導体層のうち両側の半導体層をチャネル電流が流れないダミーの半導体層としても良い。この場合、チャネル電流が流れる半導体層は両側の半導体層で挟まれた半導体層のみとなり、これらの半導体層へのイオン注入の環境を同一にすることができる。【００８５】
このマルチ構造のＦｉｎＦＥＴにおいて、チャネル長方向と垂直な方向９３に全ての半導体層を跨って一つのゲート電極が形成されている。このマルチ構造のＦｉｎＦＥＴにおいて、半導体層間の距離（図１１（ａ）の距離Ｌ）は、ゲート電極のゲート絶縁膜に接する部分のチャネル長方向の幅の５倍以下であることが好ましく、３倍以下であることがより好ましい。半導体層間の距離をこのような範囲に設定することによってチャネル電流を大きくすることができる。また、Ｌは半導体層の高さの２倍以下であることが望ましい。Ｌをこのような範囲に設定することにより基板に平行な面に投影したトランジスタの占有幅に比べて実質的なチャネル幅（トライゲート型のＦｉｎＦＥＴにおいては（半導体層の高さ）×２＋（半導体層のチャネル長方向と直交する方向の幅））が大きくなり、占有面積あたりのトランジスタの駆動能力を高めることができる。【００８６】
各半導体層は図１１（ｂ）で表されるように連通して共通化されていても、図１１（ｃ）で表されるように個々の独立した形態となっていても良い。半導体層が何れの形態であっても基体の法線方向又は法線方向に対して斜め方向６２から均一な不純物のイオン注入を行うことができる。【００８７】
（第三実施形態）
図１２は本発明のＦｉｎＦＥＴの別の実施形態を示したものである。図１２のＦｉｎＦＥＴではゲート構造体が１層のゲート電極からなっている。図１２はＦｉｎＦＥＴのチャネル長方向に平行で、基体に垂直な断面を示している（図４（ｃ）に相当する）。【００８８】
図１２（ａ）のＦｉｎＦＥＴでは、ゲート電極のチャネル長方向の幅が矢印５２の方向（基体の法線方向に沿って基体側に向かう方向）に向かって連続的に一定割合で減少している（図１２（ａ）の断面におけるゲート電極側面がテーパー状となっている）。このゲート電極において絶縁膜に接する部分は８１（太線の部分）、その幅はａで表されている。また、このＦｉｎＦＥＴにおいては、ゲート電極の絶縁膜に接する部分以外の部分は全て部分８１と比べるとチャネル長方向４８のソース及びドレイン領域側（両側）に突出し、幅ａよりも大きな幅となっている。このため、図１２（ａ）の断面ではゲート電極の絶縁膜に接する部分以外の部分は全て突出部を構成している。また、この突出部はゲート電極の延在する方向の全長にわたって延在しており、ゲート電極の部分８１以外の部分が庇構造を形成する。このＦｉｎＦＥＴにおいては、ゲート電極の最上面のチャネル長方向の幅を最も大きくできるので、ゲートコンタクトを容易にとることができる。【００８９】
図１２（ｂ）のＦｉｎＦＥＴでは、ゲート電極のチャネル長方向の幅が、矢印５２の方向に向かって連続的に変化しているが、その変化する割合が一定ではない（図１２（ｂ）の断面においてゲート電極側面が曲面状となっている）点に特徴がある。このＦｉｎＦＥＴでは、５６の部分（点線で囲まれた部分）がゲート電極の絶縁膜に接する部分の幅ａよりもチャネル長方向４８の両側に突出して大きな幅となっているため、部分５６が突出部を有する。また、この突出部はゲート電極の延在する方向の全長にわたって延在しており部分５６が庇構造を形成する。【００９０】
このように本発明のＦｉｎＦＥＴのゲート構造体としては、少なくともその一部に庇構造を有していれば良く、半導体層の上面上のゲート構造体においてはその上面の法線方向の半導体側、また半導体層の側面上のゲート構造体においてはその側面の法線方向の半導体側に向かってそのチャネル長方向の幅は、連続的に変化しても良い。チャネル長方向の幅を連続的に変化させることによって、ゲート構造体の断面（チャネル長方向に平行で基体に垂直な断面）において、ゲート構造体の側面が滑らかに変化しているため、ＦｉｎＦＥＴを含む半導体装置の製造工程において、ゲート構造体が破損しにくい。【００９１】
また、その変化する割合は一定（ゲート構造体のチャネル電流の方向に平行で、基体に垂直な断面における側面がテーパー状）であっても、一定でなくて（ゲート構造体のチャネル電流の方向に平行で、基体に垂直な断面における側面が曲面状）も良い。更に、そのチャネル長方向の幅が、一部で連続的に変化し、残りの部分で段階的に（不連続に）変化しても良い。また、これらのＦｉｎＦＥＴにおいてゲート構造体は単一の材料からなっていても複数の異なる材料の層からなっていても良い。【００９２】
（第四実施形態）
図１３は本発明のＦｉｎＦＥＴの別の実施形態を示すものである。図１３はＦｉｎＦＥＴのチャネル長方向に平行で、基体に垂直な断面を示している（図４（ｃ）に相当する）。この半導体装置は、ＦｉｎＦＥＴ５７とＦｉｎＦＥＴ５８の２つのＦｉｎＦＥＴからなり、各ＦｉｎＦＥＴ５７、５８のゲート構造体は下層ゲート電極４２と、上層ゲート電極４９の２層のゲート電極からなっている。また、各ＦｉｎＦＥＴ５７、５８において、ゲート電極の絶縁膜に接する部分は８１（太線の部分）であり上層ゲート電極４９と下層ゲート電極４２の境界に庇構造を形成する。この半導体装置においてはＦｉｎＦＥＴ５７の突出部の最も大きなチャネル長方向の幅ｂ’と部分８１のチャネル長方向の幅ａとの差ｂ’−ａが、ＦｉｎＦＥＴ５８の幅の差ｂ−ａよりも小さい点に特徴がある。【００９３】
このように突出部の最も大きなチャネル長方向の幅とゲート電極の絶縁膜に接する部分のチャネル長方向の幅との差をＦｉｎＦＥＴの特性に応じて変化させることで、これらのＦｉｎＦＥＴを有する半導体装置全体の性能を最適化することができる。【００９４】
例えば、ｐ型のＦｉｎＦＥＴはｎ型のＦｉｎＦＥＴよりも、ソース／ドレイン領域形成のための熱処理時に不純物が拡散してソース／ドレイン領域間の間隔が短くなりやすい。このため、図１３においてＦｉｎＦＥＴ５８をｐ型のＦｉｎＦＥＴとし、ＦｉｎＦＥＴ５７をｎ型のＦｉｎＦＥＴとすることにより、このＦｉｎＦＥＴ５７、５８のａは同一でｂ＞ｂ’となるため、ＦｉｎＦＥＴ５８の突出部の突出幅を大きくし、熱処理時に不純物が拡散しても、ＦｉｎＦＥＴ５７と同程度のソース／ドレイン領域間の間隔とすることができる。その結果、これらのＦｉｎＦＥＴを混載させた半導体装置全体の特性を最適化することができる。【００９５】
また、図１３ではＦｉｎＦＥＴ５８を高いしきい値電圧（Ｖｔｈ）を有するｎ型のＦｉｎＦＥＴとし、ＦｉｎＦＥＴ５７を低いしきい値電圧（Ｖｔｈ）を有するｎ型のＦｉｎＦＥＴとすることにより、最適化された半導体装置を得ることができる。【００９６】
この理由を以下に説明する。高いしきい値電圧（Ｖｔｈ）を有するｎ型のＦｉｎＦＥＴではその動作特性上、ドレイン電流リーク（ＧＩＤＬ：Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）を低減させる必要がある。このＧＩＤＬは通常、以下のようなメカニズムで発生する。ソース領域にドレイン電圧が印加された場合、ゲート絶縁膜との界面近傍のドレイン領域とゲート絶縁膜とのオーバーラップ部分では、チャネル長方向のドレイン電圧と、ゲート電極からのゲート電界とが重畳される。これにより、キャリアがバンド間トンネルにより発生し、それがリークすることにより、ＧＩＤＬが発生するものである。このＧＩＤＬを抑制する方法としては、ゲート絶縁膜とドレイン領域とのオーバーラップ部分を小さくして、チャネル方向のドレイン電圧と、ゲート電極からのゲート電界との重畳部分を小さくすれば良い。なお、このゲート絶縁膜とドレイン領域とのオーバーラップ部分を小さくすると駆動電流Ｉｏｎも減少する傾向にあるが、高いしきい値電圧（Ｖｔｈ）を有するｎ型のＦｉｎＦＥＴではその装置特性上、Ｉｏｎを減少させることとなってもＧＩＤＬを減少させる必要がある。【００９７】
一方、低いしきい値電圧（Ｖｔｈ）を有するｎ型のＦｉｎＦＥＴでは元々、リーク電流が大きいためその装置特性上、ＧＩＤＬを減らしても意味がない。このため、ＧＩＤＬを増やしてでもＩｏｎを増加させたほうが好ましく、低いしきい値電圧（Ｖｔｈ）を有するｎ型のＦｉｎＦＥＴではゲート絶縁膜とドレイン領域とのオーバーラップ部分が大きい方が好ましい。【００９８】
本発明では、高いしきい値電圧（Ｖｔｈ）を有するｎ型のＦｉｎＦＥＴと低いしきい値電圧（Ｖｔｈ）を有するｎ型のＦｉｎＦＥＴとを混載させた半導体装置において、高いしきい値電圧（Ｖｔｈ）を有するｎ型のＦｉｎＦＥＴにおいては突出部のチャネル長方向の突出幅（ｂ−ａ）を大きくするとによってオーバーラップ部分を小さくし、ＧＩＤＬを減らすことが可能となる。また、低いしきい値電圧（Ｖｔｈ）を有するｎ型のＦｉｎＦＥＴにおいてはこの突出幅（ｂ−ａ）を小さくすることによって、オーバーラップ部分を大きくし高いＩｏｎとすることができる。なお、しきい値電圧（Ｖｔｈ）は典型的には０．１〜０．６Ｖであり、複数のしきい値を設ける効果を十分得るため、しきい値の相対差は通常０．１Ｖ程度以上とする。【００９９】
また、この関係はｐ型のＦｉｎＦＥＴを２つ混載させた半導体装置においては逆転する。すなわち、低いしきい値電圧（Ｖｔｈ）を有するｐ型のＦｉｎＦＥＴにおいて、高いしきい値電圧（Ｖｔｈ）を有するｐ型のＦｉｎＦＥＴよりも突出幅（ｂ−ａ）を大きくすることにより、最適化された半導体装置とすることができる。【０１００】
なお、本実施形態では庇構造の突出幅（ｂ−ａ）が２つのトランジスタの間で異なることに特徴があり、このような関係を満たす範囲内であれば上層ゲート電極のチャネル長方向の幅と下層ゲート電極のチャネル長方向の幅は適宜選択することができる。すなわち、図１３では上層ゲート電極のチャネル長方向の幅のみが異なる２つのＦｉｎＦＥＴを示したが、さらに下層ゲート電極のチャネル長方向の幅（すなわちチャネル長）が異なるＦｉｎＦＥＴとしても良い。また、下層ゲート電極のチャネル長方向の幅（すなわちチャネル長）のみが異なるＦｉｎＦＥＴとしても良い。【０１０１】
図２０は本発明のＦｉｎＦＥＴの別の実施形態を示すものである。図２０はＦｉｎＦＥＴのゲート電極の延在方向に平行で基体に垂直な断面を示したものである（図４（ｂ）の断面図に相当する）。このＦｉｎＦＥＴは、半導体層４４上面の絶縁膜が厚く、その側面にのみチャネル領域が形成される、ダブルゲート型のＦｉｎＦＥＴである。このＦｉｎＦＥＴにおいては、絶縁膜４３の両側面上に側面ゲート電極６５が形成され、一方の側面ゲート電極６５から絶縁膜４３の上面８５に接して他方の側面ゲート電極６５まで半導体層４４を跨るように上部ゲート電極９０が形成されている。すなわち、ゲート電極の絶縁膜の側面８２には側面ゲート電極６５が接しており、絶縁膜の上面８５には上部ゲート電極９０が接している。【０１０２】
このＦｉｎＦＥＴにおいて側面ゲート電極６５が図９における下層ゲート電極に相当する。側面ゲート電極６５（すなわち下層ゲート電極）のチャネル長方向の幅は、上層ゲート電極９０のチャネル長方向の幅よりも小さく形成され、このチャネル長方向の幅の差によって両者の境界に庇構造が形成されている（図２０中の点線部分９６が突出部を有し、庇構造を形成する）。図９のＦｉｎＦＥＴにおいては、幅が広い上層ゲート電極が、幅が狭い下層ゲート電極によって支えられているのに対して、図２０のＦｉｎＦＥＴにおいては、幅が広い上層ゲート電極が直接、基体となる絶縁膜４５に接触している。このため、側面ゲート電極（下層ゲート電極）の幅を小さくしてもゲート電極の機械強度を高く保つことができる。【０１０３】
なお、上層ゲート電極９０中には少なくとも側面ゲート電極６５に接し、かつ側面ゲート電極６５よりもチャネル長方向の幅が大きな部分を設けるだけでゲート電極の機械強度を高く保つことができる。【０１０４】
（ＦｉｎＦＥＴの製造方法）
本発明のＦｉｎＦＥＴの製造方法は、従来の製造方法と比べてゲート構造体に庇構造を形成するための加工処理工程を有する点に特徴がある。以下、本発明のＦｉｎＦＥＴの製造方法について詳細に説明する。【０１０５】
まず、貼り合わせ又はＳＩＭＯＸによってシリコン基板４６上に厚さ１００ｎｍのＳｉＯ２よりなる埋め込み絶縁層４５を有し、その上部に厚さ１２０ｎｍの単結晶シリコンの半導体層を有するＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。次に半導体の上面上にＣＶＤ法により厚さ５０ｎｍのＳｉ３Ｎ４膜を設ける。【０１０６】
次にリソグラフィ工程により、レジストパターンを設け、これをマスクとして、ＲＩＥ等のエッチング工程によりＳｉ３Ｎ４膜をパターニングする。引き続いてレジストを除去したのち、残ったＳｉ３Ｎ４膜をマスクとして、シリコンに対するエッチング速度がＳｉ３Ｎ４膜に対するエッチング速度より速い選択的なＲＩＥ（リアクティブイオンエッチング、反応性イオンエッチング）を行い、半導体をパターニングする。このようにして、基体平面（絶縁膜）から上方に突出し、その上にＳｉ３Ｎ４膜が積層された半導体層４４を形成する。【０１０７】
次に、Ｓｉ３Ｎ４膜を、例えばホット燐酸等を用いて除去する。これにより、半導体層４４の側面、およびその上面からＳｉを露出させる。図１４（ａ）はこの状態を示す図である。【０１０８】
次いで、露出したＳｉの表面上に、ゲート絶縁膜４３を形成する。ゲート絶縁膜４３の好ましい形成例は、露出したＳｉの表面を、例えば７００℃程度のラジカル酸化法を用いて、約２．５ｎｍ程度酸化することである。このラジカル酸化法は、半導体層の面方位に依存し難く、凸凹が少ないゲート絶縁膜４３を製造できる。【０１０９】
ゲート絶縁膜４３としては、ラジカル酸化法を用いて形成したＳｉＯ2膜に限られるわけではなく、ＳｉＯＮ膜を用いることもできる。ＳｉＯＮ膜は、例えば熱酸化法を用いて通常の熱酸化膜を形成し、さらにその表面を、窒素を含むガスで窒化することで形成することができる。この際、ダブルゲート型のＦｉｎＦＥＴとする場合には、上記Ｓｉ３Ｎ４膜の除去を行わず、半導体層上面にＳｉ３Ｎ４膜が積層された状態で半導体層側面の酸化を行えば良い。なお、ダブルゲート型のＦｉｎＦＥＴとする場合には、誘電率が低いことから半導体層上面にＳｉ３Ｎ４膜の代わりにＳｉＯ2膜を積層することが好ましい。【０１１０】
次に、全面にゲート構造体材料を積層させる。図１４（ｂ）はこの状態を示す図である（工程（ａ）：図１４（ｂ）では下層ゲート電極材料８６と上層ゲート電極材料８７の２層のゲート電極材料が積層された例を示している）。ゲート構造体材料としては単一の材料からなる一層を積層させても、異なる材料からなる複数の層を積層させても良い。典型的には、下層ゲート電極材料とゲートキャップ絶縁膜材料の２層を積層させることができる。【０１１１】
また、ゲート構造体材料としてはポリシリコン膜を用いることができるが、これに限られず、メタル膜、あるいはメタル膜とメタル膜との積層ゲート構造、あるいはポリシリコン膜とメタル膜との積層ゲート構造、あるいはポリシリコン膜とシリサイド膜との積層ゲート構造を用いることが可能である。【０１１２】
メタル膜としては、Ｍｏ，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｒｅ，Ｒｕ，Ａｌ，Ｃｕ又はこれらの金属元素の一種以上を含有する（Ｍｏ，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｒｅ，Ｒｕ，Ａｌ及びＣｕからなる群から選択された少なくとも一種の金属元素を含有する）合金を含む低抵抗層を挙げることができる。シリサイド膜としてはＮｉ−Ｓｉ化合物，Ｃｏ−Ｓｉ化合物，Ｔｉ−Ｓｉ化合物，Ｗ−Ｓｉ化合物，Ｔａ−Ｓｉ化合物，Ｐｔ−Ｓｉ化合物又はＥｒ−Ｓｉ化合物を含む低抵抗層を挙げることができる。その他、ゲート構造体材料としてはＳｉ，Ｇｅ，ＳｉＧｅ，ＴｉＮ，ＴａＮ，ＨｆＮ又はＷＮを含む層などを用いることができる。これらの層は単独で又は複数の層を積層させても良い。ゲート構造体材料として複数の層を積層させる場合、最上層はゲートコンタクトを考慮してＭｏ，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｒｅ，Ｒｕ，Ａｌ，Ｃｕ又はこれらの合金からなる金属層やシリサイド層などの低抵抗層であることが好ましい。【０１１３】
また、ゲート構造体材料は不純物濃度の異なる複数のポリシリコン層から形成しても良い。なお、このような層を設けるためには、各層の積層を行う際の条件（ドーパントガスの流量、基板バイアス、温度等）を変えれば良い。【０１１４】
次いで、庇構造を有するようにゲート構造体材料の加工処理を行う（工程（ｂ））。加工処理法としては様々な方法を用いることができる。例えば、（１）上層のゲート構造体材料をマスクに用いてエッチングをする方法、（２）一段階でエッチングをする方法、などがある。以下、これらの方法について説明する。【０１１５】
（１）上層のゲート構造体材料をマスクに用いてエッチングをする方法
上記の方法によって、ゲート構造体材料として複数の層を積層させた後、全面にレジストマスクを形成する。この後、リソグラフィ工程を用いてレジストパターンを形成する。次に、このレジストパターンをマスクに用いて、ゲート構造体材料の絶縁膜に接する層以外の層に異方性エッチングを行った後、マスクを取り除く（工程（ｄ））。図１４（ｃ）はこの状態を示す図である（図１４（ｃ）はゲート電極が２層からなり、上記異方性エッチングにより層４９が形成された例を示している）。【０１１６】
次に、先の工程で異方性エッチングされた層（図１４（ｃ）では層４９）をマスクに用いて、ゲート構造体材料の絶縁膜に接する層（図１４（ｃ）では下層ゲート電極材料８６）のエッチングを行う。この時、エッチング条件は、絶縁膜に接する層が厚さ方向（基体の法線方向に沿って基体側に向かう方向：矢印５２の方向）だけでなくそのチャネル長方向４８にもエッチングが進むように設定する。このエッチングにより層４２は先の工程で異方性エッチングにより形成した層４９よりも、そのチャネル長方向の幅が小さくなる。このようにして、庇構造が形成される（工程（ｅ））。図１６（ａ）はこの状態を示す図である。このエッチングは等方性エッチングとしても良い。等方性エッチングとした場合には、突出部の最も大きなチャネル長方向の幅ｂとゲート電極の絶縁膜に接する部分のチャネル長方向の幅ａとの差ｂ−ａを容易に制御することができる。【０１１７】
なお、下層ゲート電極材料８６のエッチングは完全な等方性エッチングでなくても良く、厚さ方向とチャネル長方向のエッチングレートが異なるエッチングとすることができる。このエッチングとしては例えば、厚さ方向にエッチングが進むと同時にチャネル長方向にも侵食が進むものを挙げることができる。このチャネル長方向の侵食はエッチャントガスとゲート電極材料との化学反応によるものであり、ゲート電極材料の材料種とエッチング条件（エッチング方式、印加パワー，基板バイアス、使用するガス種、ガス流量等）を設定することにより、所望の反応速度で侵食の化学反応を行わせることができる。【０１１８】
また、ゲート構造体材料が複数の層からなる場合、各層のエッチングを行うごとにエッチングの条件を変えてエッチングを行っても良い。【０１１９】
（２）一段階でエッチングをする方法
この方法ではまず、図１４（ｂ）の工程までは上記（１）と同様の方法によって、ゲート構造体材料を積層させる。この後、全面にレジストマスクを形成した後、リソグラフィ工程を用いてレジストパターンを形成する。次に、かかるレジストパターンをマスクに用いて、全てのゲート構造体材料のエッチングを行う。この時、ゲート構造体を構成する材料が複数の層からなる場合、各層がどのようにエッチングされるかは材料の種類及びエッチング条件によるが、絶縁膜に接する層のエッチングは少なくともその厚さ方向（基体の法線方向に沿って基体側に向かう方向：矢印５２の方向）及びチャネル長方向４８に進むように設定する必要がある。この絶縁膜に接する層のエッチングは等方性エッチングとなるように設定することが好ましい。等方性エッチングとすることにより幅の差ｂ−ａを容易に制御することができる。なお、絶縁膜に接する層のエッチングは完全な等方性エッチングでなくても良く、厚さ方向とチャネル長方向のエッチングレートが異なるエッチングとすることもできる。【０１２０】
ただし、何れのエッチングとなる場合でも、ゲート構造体材料の絶縁膜に接しない層のうち少なくとも一層はチャネル長方向にエッチングが進まないか、エッチングが進んでもチャネル長方向のエッチングレートが絶縁膜に接する層のチャネル長方向のエッチングレートよりも低くなるように設定する必要がある。【０１２１】
このようにしてエッチングを行うことにより、絶縁膜に接する層はその上部の層よりもチャネル長方向の幅が小さくなり、庇構造が形成される。図１６（ａ）はこの状態を示す図である。【０１２２】
また、上記のような等方性エッチングや厚さ方向とチャネル長方向のエッチングレートが異なるエッチングとするためには、ゲート構造体材料に応じてエッチングの操作条件（エッチング方式、印加パワー，基板バイアス、使用するガス種、ガス流量等）を適宜、設定すれば良い。例えば、２層のゲート電極材料を積層させ、このゲート電極材料のうち上部ゲート電極に塩素ラジカルと反応性が低い材料を用い、下部ゲート電極に塩素ラジカルとの反応が高い材料を使用する方法が挙げられる。【０１２３】
この方法としては、上部ゲート電極にＷ、下部ゲート電極にＳｉを用いる方法が挙げられる。Ｗは塩化物を形成しにくいため、下部ゲート電極であるＳｉのみをラジカル反応でエッチングすることが出来る。Ｗの代わりにＳｉＯ２やＳｉＮなどの絶縁膜でも同様の効果が期待できる。このサイドエッチ形状を形成するには、誘導結合型タイプのプラズマエッチング装置を用い、圧力１ｍＴｏｒｒから３００ｍＴｏｒｒ、誘導コイルに印加するパワーを２００から２０００Ｗ，基板バイアスを０から１００Ｗに設定し、Ｃｌ２、ＢＣｌ３などのガスを５０から１０００ｓｃｃｍ導入したプラズマを制御して使用するのが好ましい。ただし、同様の形状が得られれば、誘導結合タイプのプラズマエッチング装置に限らない。【０１２４】
更に本発明の製造方法では、エッチングの操作条件を適宜、設定することによってゲート構造体のチャネル長方向の幅が、連続的に一定割合で減少している（ゲート構造体のチャネル電流の方向に平行で、基体に垂直な断面における側面がテーパー状となっている）ＦｉｎＦＥＴを製造することができる。図１５はこの状態を示したものである。【０１２５】
このＦｉｎＦＥＴは例えば、ダマシンゲート法を用いて製造することができる。この方法ではまず、半導体層と、半導体層上に絶縁膜を形成する。次に、全面に層間絶縁膜を堆積させた後、層間絶縁膜内にエッチングにより順テーパ型の鋳型を形成する。次にこの鋳型内にゲート構造体材料をドライエッチバックによって埋め込むことによって形成することができる。【０１２６】
層間絶縁膜をエッチングするには、平行平板タイプのプラズマエッチング装置を用い、圧力１０ｍＴｏｒｒから３００ｍＴｏｒｒ、上部電極に印加するパワーを５００から２０００Ｗ、基板バイアスを１００から１５００Ｗに設定し、ＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、Ｃ４Ｆ８、Ｃ５Ｆ８，Ｃ４Ｆ６などのフロロカーボンガスをアルゴンで希釈したガスを総量で１００から２０００ｓｃｃｍ導入したプラズマを制御して使用するのが好ましい。テーパー角度を制御するために酸素を少量加えてもよい。ただし、同様の形状が得られれば、平行平板タイプのプラズマエッチング装置に限らない。【０１２７】
上記のように、チャネル長方向の幅が減少する割合（テーパーの角度）は操作条件の調節によって所望の割合に設定することができるが、庇構造の機械的強度やソース／ドレイン領域間の距離を考慮して、基体平面の法線方向に対して５〜２０°であることが好ましく、５〜１０°であることがより好ましい。【０１２８】
このように、本発明の製造方法では、エッチングの操作条件によって、半導体層の上面上においては上面の法線方向において、また、半導体層の側面上においては側面の法線方向において、そのチャネル長方向の幅が連続的、又は段階的に異なるゲート構造体を形成することができる。また、連続的、又は段階的に変化する場合の幅の変化割合は一定であっても、一定でなくても良い。【０１２９】
次に、ゲート構造体をマスクに用いて、基体の法線方向に対して斜め方向６２（チャネル長方向に直交し基体の法線方向に対して斜め方向）から不純物をイオン注入し、ソース／ドレイン領域を形成する。図１６（ｂ）はこの状態を示す図である（工程（ｃ））。このとき、本発明のＦｉｎＦＥＴでは、そのゲート構造体の少なくとも一部に庇構造を有するため、斜め方向からのイオン注入に対しては庇構造がマスクとなり、半導体層のイオン注入に対して影となる部分：図１６（ｂ）では半導体層４４の白地の部分）には不純物がイオン注入されない。また、半導体層中のこれ以外の部分については、底部まで均一な不純物のイオン注入を行うことができ、素子特性及び動作特性に優れたＦｉｎＦＥＴとすることができる。この斜めイオン注入は半導体層の高さが半導体層の絶縁膜に接する部分のチャネル長方向の長さと同等か、それ以上の場合に特に有効である。【０１３０】
なお、イオン注入は基体の法線方向から行っても良い。本発明のＦｉｎＦＥＴでは庇構造が少なくとも半導体層の上面上に形成されているため、法線方向からのイオン注入に対しても庇構造がマスクとなり、庇構造下部の半導体層へは不純物が注入されない。この結果、ソース／ドレイン領域間を一定距離に保つことができる。また、この場合にはゲートサイドウォールを形成するときのようにエッチバックに伴う基板の損傷といった問題も起こらない。【０１３１】
イオン注入の条件は例えば、ｎ型のソース／ドレイン領域を形成する場合には砒素イオン（Ａｓ＋）を加速電圧０．５〜１０ｋｅＶ、ｐ型のソース／ドレイン領域を形成する場合にはボロンイオン（Ｂ＋）を加速電圧０．１〜２ｋｅＶとし、５×１０１５ｃｍ−２程度の条件により注入することができる。【０１３２】
斜め方向からのイオン注入を行う場合、このイオン注入の角度は特に限定されない。しかし、基板上に他の素子が混載されている場合に、他の素子が障害となってイオン注入が不可能となることを避けるため、基体の法線方向に対して０°を超え４５°以下であることが好ましく、０°を超え３０°以下であることがより好ましく、１０°以上３０°以下であることが更に好ましい。【０１３３】
次に、熱処理を行うことによって、ソース／ドレイン領域の活性化を行う。なお、ソース／ドレイン領域の深さは、最終的なイオン注入層形成後における熱的な活性化や、熱処理条件により制御される。本発明のＦｉｎＦＥＴではゲート構造体に庇構造を形成したことで、ソース／ドレイン領域間の距離を一定間隔とでき、実質的なチャネル長を確保することができる（図１６（ｃ）では半導体層４４の白地の部分がチャネル領域となる）。【０１３４】
また、ソース／ドレイン領域４７の比抵抗を低下させる必要があるときは、ソース／ドレイン領域の表面に、シリサイド層（図示せず）を形成しても良い。シリサイド層の例としては、ＴｉＳｉ2、ＣｏＳｉ2、ＰｔＳｉ、Ｐｄ2Ｓｉ、ＩｒＳｉ3、ＲｈＳｉ、ＮｉＳｉ等を挙げることができる。【０１３５】
次に、この構造上に、ＣＶＤ法を用いてＳｉＯ2を、例えば５００ｎｍ程度堆積する。これにより、層間絶縁膜５９が形成される。この後、ＣＭＰ法を用いて、層間絶縁膜５９を平坦化する。【０１３６】
次に、リソグラフィとＲＩＥとを用いて、コンタクトホールを層間絶縁膜５９内に形成する。次に、薄いＴｉＮ（窒化チタン）膜／Ｔｉ（チタン）膜を積層させた後に、この上にＷ（タングステン）膜やＡｌ（アルミ）膜を積層させてコンタクトホール内を充填する。これにより、コンタクトプラグがコンタクトホール内に形成される。次に、層間絶縁膜上に、コンタクトプラグに電気的に接触する配線層６０を形成する。配線層は、例えばアルミニウムを主成分とした導電物から構成される。次に、パッシベーション膜（図示せず）を、層間絶縁膜及び配線層を上に堆積することで、本発明のＦｉｎＦＥＴが完成する。図１６（ｃ）はこのＦｉｎＦＥＴを示す図である。【０１３７】
なお、上記の製造方法ではＳＯＩ基板を用いた製造方法の説明をしたが、バルク基板を用いてＦｉｎＦＥＴを製造することもできる。【０１３８】
本発明の製造方法では、マルチ構造のＦｉｎＦＥＴを製造することもできる。このマルチ構造のＦｉｎＦＥＴを製造する際には、半導体層を形成する際に、そのチャネル長方向が互いに平行となるように複数の半導体層を形成し、ゲート構造体を形成する際に、チャネル方向と垂直な方向にこの複数の半導体層を股がるよう一つのゲート電極を形成すれば良い。この後は上記製造方法と同様の方法を用いてＦｉｎＦＥＴを製造することができる。マルチ構造のＦｉｎＦＥＴでは、各半導体層はそのチャネル電流の方向が平行となるように配置されているため、一度のイオン注入で各半導体層に均一にイオン注入を行うことができる。【０１３９】
（本発明の他の製造方法）
また、本発明の他の製造方法では、図１３のＦｉｎＦＥＴを製造することができる。このＦｉｎＦＥＴでは、２つのＦｉｎＦＥＴ５７と５８を有し、ＦｉｎＦＥＴ５７の突出部の最も大きなチャネル長方向の幅ｂとゲート電極の絶縁膜に接する部分のチャネル長方向の幅ａとの差ｂ’−ａが、ＦｉｎＦＥＴ５８の幅の差ｂ−ａよりも小さくなっている点に特徴がある。図１７〜１９はこのＦｉｎＦＥＴの製造方法の一例を表したものである。【０１４０】
まず、図１６（ａ）の工程までは上記（１）又は（２）と同様の方法によって、庇構造を有するゲート構造体を備えた２つの半導体層を形成する。図１７（ａ）はこの状態を示す図である。次に、全面にマスクを設けた後、リソグラフィ工程により半導体層９２上のマスク６４以外のマスクを除去する。次に、半導体層９１上に設けた層４９に更にエッチングを行い、半導体層９２上の層４９よりもチャネル長方向の幅を小さくする（追加側方エッチングを行う：チャネル長方向にエッチングを行う）。この際、層４２、４９の材料種及びエッチングの条件を設定することにより、層４９のエッチングのみが行われ、層４２のエッチングは行われない条件とする（工程（ｆ））。図１７（ｂ）はこの状態を示す図である。【０１４１】
次に、ゲート構造体をマスクに用いて半導体層９１に基体の法線方向に対して斜め方向から不純物のイオン注入を行い、ソース／ドレイン領域を形成してＦｉｎＦＥＴ５７とする（工程（ｈ））。図１８（ａ）はこの状態を示す図である。この後、半導体層９２上に設けたマスク６４を除去し、全面にマスクを設けた後、リソグラフィ工程によりＦｉｎＦＥＴ５７上のマスク６４以外のマスクを除去する。【０１４２】
この後、ゲート構造体をマスクに用いて半導体層９２に基体の法線方向に対して斜め方向から不純物のイオン注入を行い、ソース／ドレイン領域を形成してＦｉｎＦＥＴ５８とする（工程（ｇ））。なお、工程（ｇ）、（ｈ）の不純物のイオン注入は基体平面の法線方向から行っても良い。図１８（ｂ）はこの状態を示す図である。次に、ＦｉｎＦＥＴ５７上に形成されたマスク６４を除去した後、上記と同様の方法（図１６（ｃ）の工程）によって層間絶縁膜５９、コンタクトプラグ、配線６０などの形成を行うことにより、ＦｉｎＦＥＴを製造する。図１９はこのＦｉｎＦＥＴを示したものである。【０１４３】
このように突出部の最も大きなチャネル長方向の幅とゲート電極の絶縁膜に接する部分のチャネル長方向の幅との差が異なるＦｉｎＦＥＴを設ける場合、上記製造方法を用いることによって簡易な方法で一度に製造することができる。すなわち、ｎ型のＦｉｎＦＥＴとｐ型のＦｉｎＦＥＴとでは、異なるイオン種をソース・ドレイン領域となる半導体層の部分に注入する必要がある。本発明の製造方法ではこの際に用いるマスクを、庇構造のチャネル長方向の幅をｎ型のＦｉｎＦＥＴとｐ型のＦｉｎＦＥＴで異なるように調整するために用いるマスクと兼用することができる。この結果、従来のＭＯＳＦＥＴに比べて工程数を増加させることなく庇構造のチャネル長方向の幅が異なるＭＯＳＦＥＴを混載した半導体装置を製造することができる。【０１４４】
なお、上記製造方法では、１）追加側方エッチング及びソース／ドレイン領域を形成してＦｉｎＦＥＴ５７とし、２）半導体層９２にソース／ドレイン領域を形成しＦｉｎＦＥＴ５８を形成しているが、１）と２）の工程を逆にしても良い。【０１４５】
また、上記製造方法では層４２のエッチングを行わず、層４９のエッチングのみを行うことによって、ＦｉｎＦＥＴ５７の庇幅ｂ−ａをＦｉｎＦＥＴ５８の庇幅よりも小さくしたが、逆に層４９のエッチングを行わず、層４２のエッチングのみを行うことによって、ＦｉｎＦＥＴ５８の庇幅をＦｉｎＦＥＴ５７より大きくなるように加工しても良い。【０１４６】
図１３の半導体装置は別の方法によっても製造することができる。この方法は、あらかじめゲート構造体材料を積層させた２つの半導体層（第一の半導体層及び第二の半導体層）を設けた後、各半導体層上に積層させたゲート構造体材料について別々に加工処理を行い、庇構造を形成するものである。すなわち、この方法ではまずゲート構造体材料を積層させた２つの半導体層のうち、第一の半導体層及びその上に積層されたゲート構造体材料上にマスク（以下、マスクＡとする）を設ける。次に、第二の半導体層上に積層されたゲート構造体材料に加工処理を行い、庇構造を形成して第二のＦｉｎＦＥＴとする。この後、マスクＡを除去し、第二のＦｉｎＦＥＴ上にマスク（以下、マスクＢとする）を設ける。そして、第一の半導体層及びその上に積層されたゲート構造体材料上に加工処理を行い、庇構造を形成して第一のＦｉｎＦＥＴとするものである。この後、マスクＢを除去して図１３の半導体装置を得るものである。この方法では第一の半導体層及び第二の半導体層上に積層させたゲート構造体材料の加工処理条件をそれぞれ変えることによって、第一及び第二のＦｉｎＦＥＴのｂ−ａを異なるものとすることができる。【０１４７】
なお、この半導体層９１と９２にイオン注入を行う際に、注入するイオン種を選択することによって、ＦｉｎＦＥＴ５７をｎ型のＦｉｎＦＥＴとし、ＦｉｎＦＥＴ５８をｐ型のＦｉｎＦＥＴとすることができる。【０１４８】
また、上記と同様の方法によって、半導体層９１と９２に不純物のイオン注入を行う際に、チャネル領域となる半導体層に注入する不純物量を変えるか、ゲート電極の仕事関数を変えることによって、ＦｉｎＦＥＴ５７をしきい値電圧（Ｖｔｈ）が低いｎ型のＦｉｎＦＥＴとし、ＦｉｎＦＥＴ５８をしきい値電圧（Ｖｔｈ）が高いｎ型のＦｉｎＦＥＴとすることができる（不純物量や仕事関数を変えることにより、ＦｉｎＦＥＴ５８をしきい値電圧（Ｖｔｈ）が低いｐ型のＦｉｎＦＥＴとし、ＦｉｎＦＥＴ５７をしきい値電圧（Ｖｔｈ）が高いｐ型のＦｉｎＦＥＴとすることも可能である）。【０１４９】
また、本発明では、図２０のＦｉｎＦＥＴを製造することもできる。この製造方法では、図１４（ａ）の半導体層を形成し、半導体層上に絶縁膜を形成する工程までは上記と同様の方法を用いることができる。しかし、このＦｉｎＦＥＴの製造方法ではまず、側面ゲート電極材料を積層しエッチバックを行うことによって、絶縁膜の側面に側面ゲート電極６５を形成する。次に、上部ゲート電極材料を積層した後、上記（１）又は（２）等の製造方法によって、上部ゲート電極に庇構造を形成する。【０１５０】
更に、本発明の製造方法では、ダマシンゲート構造のＦｉｎＦＥＴを製造することもできる。この製造方法は、メタルゲート電極（Ｗ，ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＴｉＮ、Ｔｉ）など形状加工の困難な材料からなるゲート電極の形成に有効な製造方法である。【０１５１】
この製造方法ではまず、上記製法と同様の方法によって半導体層、絶縁膜、ポリシリコン膜及びゲートキャップ絶縁膜（ＳｉＯ２、ＳｉＮ）からなり庇構造を有するダミーゲート電極を形成する。この後、ダミーゲート電極をマスクに用いて不純物のイオン注入を行いソース／ドレイン領域の形成及びソース／ドレイン領域の熱活性化を行う。次に、全面に層間絶縁膜を堆積させる。層間絶縁膜の堆積はＣＶＤ法又はスパッタ法で行うことができる。この後、ＣＭＰもしくはドライエッチングにより平坦化した後、層間絶縁膜のエッチバックにより、ダミーゲート電極の頭を露出させる。このときダミーゲート電極の頭のゲートキャップ絶縁膜は、エッチストッパーの役目をする。更に、ダミーゲート電極のゲートギャップ絶縁膜を除去する。ゲートギャップ絶縁膜は、熱リン酸（１８０℃）を用いて除去できる。【０１５２】
ゲートギャップ絶縁膜を除去した後、ポリシリコン膜を除去する。ポリシリコン膜は、ＴＭＡＨ（テトラアンモニウムハイドロオキサイド溶液）などのアルカリ溶液で溶解させることができるが、ＣＦ４＋Ｏ２のケミカルドライエッチを用いて除去してもよい。さらに、メタルゲート電極材料等を堆積し、メタルゲート電極を形成する。メタルゲート電極材料は、ダミーゲートが除去された空間にドライエッチバックにて埋め込まれる。
【図１】
2006132172.tif 000002
【図２】
2006132172.tif 000003
【図３】
2006132172.tif 000004
【図４】
2006132172.tif 000005
【図５】
2006132172.tif 000006
【図６】
2006132172.tif 000007
【図７】
2006132172.tif 000008
【図８】
2006132172.tif 000009
【図９】
2006132172.tif 000010
【図１０】
2006132172.tif 000011
【図１１】
2006132172.tif 000012
【図１２】
2006132172.tif 000013
【図１３】
2006132172.tif 000014
【図１４】
2006132172.tif 000015
【図１５】
2006132172.tif 000016
【図１６】
2006132172.tif 000017
【図１７】
2006132172.tif 000018
【図１８】
2006132172.tif 000019
【図１９】
2006132172.tif 000020
【図２０】
2006132172.tif 000021
【図２１】
2006132172.tif 000022
【図２２】
2006132172.tif 000023
【国際調査報告】
2006132172.tif 000024
2006132172.tif 000025
2006132172.tif 000026