(57)【要約】  本発明は、半導体基板（１０）に形成された溝部（１１）と、溝部（１１）の両側面に設けられた第１のＯＮＯ膜（１８）と、第１のＯＮＯ膜（１８）の側面に設けられ、溝部（１１）の長手方向に延在する第１のワードライン（２２）と、を有する半導体装置およびその製造方法である。本発明によれば、高記憶容量化が可能な半導体装置およびその製造方法を提供することができる。【特許請求の範囲】
【請求項１】
溝部を有する半導体基板と、
該溝部の両側面に設けられた第１のＯＮＯ膜と、
前記第１のＯＮＯ膜の側面に設けられ、前記溝部の長手方向に延在する第１のワードラインと、を具備する半導体装置。
【請求項２】
前記溝部間の前記半導体基板上に設けられた第２のＯＮＯ膜と、
前記第２のＯＮＯ膜上に設けられ、前記溝部の長手方向に延在し、前記第１のワードラインと電気的に分離した第２のワードラインと、を具備する請求項１記載の半導体装置。
【請求項３】
前記半導体基板内に設けられ、前記溝部の幅方向に延在するビットラインを具備する請求項１または２記載の半導体装置。
【請求項４】
前記ビットライン間の前記第１のＯＮＯ膜および前記第２のＯＮＯ膜はそれぞれ２つの電荷蓄積領域を有する請求項３記載の半導体装置。
【請求項５】
前記第１のＯＮＯ膜および前記第２のＯＮＯ膜は共通のトラップ層を有する請求項２から４のいずれか一項記載の半導体装置。
【請求項６】
前記第１のＯＮＯ膜および前記第２のＯＮＯ膜は、それぞれ異なるトラップ層を有する請求項２から４のいずれか一項記載の半導体装置。
【請求項７】
前記第１のワードラインの上部面に接続し配線層と接続する第１のコンタクトホールを有し、前記第２のワードラインおよび前記溝部上に設けられた層間絶縁膜を具備する請求項２から６のいずれか一項記載の半導体装置。
【請求項８】
前記溝部の両側面に設けられた１組の第１のワードラインに接続する第１のコンタクトホールは、それぞれ前記溝部の長手方向の異なる位置に形成される請求項７記載の半導体装置。
【請求項９】
前記層間絶縁膜は、前記第２のワードラインに接続する第２のコンタクトホールを有し、
前記第２のコンタクトホールは前記第１のコンタクトホールとは、前記溝部の長手方向の異なる位置に形成される請求項７または８記載の半導体装置。
【請求項１０】
前記同一の溝部内に形成された前記第１のＯＮＯ膜は前記溝部の底面上で接続し１つのＯＮＯ膜を形成しており、
前記同一の溝部内に形成された前記第１のワードラインは1つのワードラインを形成している請求項１記載の半導体装置。
【請求項１１】
前記同一の溝部内に設けられた１組の前記第１のワードラインは互いに電気的に分離されている請求項１記載の半導体装置。
【請求項１２】
隣接する前記溝部の隣接する側面に設けられた前記第１のＯＮＯ膜は、前記溝部間の前記半導体基板上で接続し１つのＯＮＯ膜を形成している請求項１記載の半導体装置。
【請求項１３】
隣接する前記溝部の隣接する側面に設けられた前記第１のＯＮＯ膜内のトラップ層は互いに分離されている請求項１記載の半導体装置。
【請求項１４】
前記第１のワードラインの上部面に接続し配線層と接続する第１のコンタクトホールを有し、前記溝部上に設けられた層間絶縁膜を具備し、
前記１組の第１のワードラインに接続する第１のコンタクトホールは、それぞれ前記溝部の長手方向の異なる位置に形成される請求項１１記載の半導体装置。
【請求項１５】
半導体基板に溝部を形成する工程と、
前記溝部の両側面に第１のＯＮＯ膜を形成する工程と、
前記第１のＯＮＯ膜の側面に、前記溝部の長手方向に延在する第１のワードラインを形成する工程と、を有する半導体装置の製造方法。
【請求項１６】
前記溝部間の前記半導体基板上に第２のＯＮＯ膜を形成する工程と、
前記第２のＯＮＯ膜上に、前記溝部の長手方向に延在し、前記第１のワードラインと電気的に分離する第２のワードラインを形成する工程と、を有する請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第１のＯＮＯ膜を形成する工程および前記第２のＯＮＯ膜を形成する工程は、前記第１のＯＮＯ膜および前記第２のＯＮＯ膜の共通のトラップ層を形成する工程を含む請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記第１のＯＮＯ膜を形成する工程は第１のトラップ層を形成する工程を含み、前記第２のＯＮＯ膜を形成する工程は、前記第１のトラップ層を形成する工程とは異なる第２のトラップ層を形成する工程を含む請求項１６記載の半導体装置の製造方法。
【請求項１９】
前記第１のＯＮＯ膜を形成する工程および前記第２のＯＮＯ膜を形成する工程は、前記第１のＯＮＯ膜および前記第２のＯＮＯ膜の共通のトップ酸化膜を形成する工程を含む請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記第２のワードラインおよび前記溝部上に設けられた層間絶縁膜に、前記第１のワードラインの上部面に接続するように第１のコンタクトホールを形成する工程を有する請求項１６から１９のいずれか一項記載の半導体装置の製造方法。
【請求項２１】
前記第１のコンタクトホールを形成する工程は、前記溝部の両側面に形成された１組の第１のワードラインの前記溝部の長手方向の異なる位置に前記コンタクトホールを形成する工程である請求項２０記載の半導体装置の製造方法。
【請求項２２】
前記第１のコンタクトホールとは前記溝部の長手方向の異なる位置に、前記第２のワードラインに接続する第２のコンタクトホールを形成する工程を有する請求項２０または２１記載の半導体装置の製造方法。
【請求項２３】
前記第１のワードラインを形成する工程は、前記第１のワードラインを形成すべき層を前記第１のＯＮＯ膜の側面および前記溝部間の第２のＯＮＯ膜上に形成する工程と、前記溝部間の第１のワードラインとなるべき層を除去する工程を含む請求項１５から２２のいずれか一項記載の半導体装置の製造方法。
【請求項２４】
前記第１のワードラインを形成する工程は、前記溝部内の前記第１のワードラインとなるべき層間に埋め込まれた保護層を形成する工程を含む請求項２３記載の半導体装置の製造方法。
【請求項２５】
前記溝部間の第１のワードラインとなるべき層を除去する工程により、前記第１のＯＮＯ膜の側面に前記保護層の上面と同じ高さを有す第１のワードラインとなるべき層を残存させる請求項２３または２４記載の半導体装置の製造方法。
【請求項２６】
前記第１のワードラインとなるべき層を除去する工程は、研磨により前記第１のワードラインとなるべき層を除去する工程を含む請求項２３から２５のいずれか一項記載の半導体装置の製造方法。
【請求項２７】
前記保護層を除去する工程を有する請求項２４から２６のいずれか一項記載の半導体装置の製造方法。
【請求項２８】
前記第１のＯＮＯ膜を形成する工程は、前記溝部の両側面、前記溝部の底面上および前記溝部間の前記半導体基板上にＯＮＯ膜を形成する工程である請求項１５記載の半導体装置の製造方法。
【請求項２９】
前記溝部間の前記半導体基板上の前記ＯＮＯ膜内のトラップ層を除去する工程を有する請求項２８記載の半導体装置の製造方法。
【請求項３０】
前記同一の溝部内に設けられた1組の前記第１のワードラインを互いに電気的に分離する工程を有する請求項１５記載の半導体装置の製造方法。
【請求項３１】
前記溝部間の前記半導体基板上および前記溝部上に設けられた層間絶縁膜に、前記第１のワードラインの上部面に接続するように第１のコンタクトホールを形成する工程を有し、
前記第１のコンタクトホールを形成する工程は、前記溝部の両側面に形成された１組の第１のワードラインの前記溝部の長手方向の異なる位置に前記コンタクトホールを形成する工程である請求項３０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、半導体基板に形成された溝部の側面にＯＮＯ膜を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたはＯＮＯ膜(Oxide/Nitride/Oxide)を有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する。【０００３】
さらに、高記憶容量化のため、様々なメモリセル構造を有するフラッシュメモリが開発されている。特許文献１には１つのメモリセルのＯＮＯ膜中に２つの電荷蓄積領域を形成できるＮＯＲ型フラッシュメモリ（従来例１）が開示されている。特許文献２には、半導体基板に形成された溝部のそれぞれの側面にそれぞれ拡散層よりなるビットラインを形成し、該側面にフローティングゲートを形成したＮＡＮＤ型フラッシュメモリ（従来例２）が開示されている。特許文献３には、半導体基板に形成された溝部の間の凸部の角部および凸部の下部にそれぞれ拡散層よりなり溝部の長手方向に延在するビットラインと、溝部の幅方向に延在するワードラインが形成されたフラッシュメモリ（従来例３）が開示されている。【０００４】
【特許文献１】米国特許第６０１１７２５号明細書
【特許文献２】特開平７−４５７９７号公報
【特許文献３】特表２００３−５０８９１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来例１においては、メモリセルは半導体基板の平面にメモリセルが形成されており、記憶容量は十分ではない。従来例２および従来例３においては、半導体基板に溝部を形成し、溝部側面のフローティングゲートまたはＯＮＯ膜を電荷蓄積層とすることで、高記憶容量化を図っている。しかし、その製造方法は複雑となる。例えば、溝部の幅方向に分離したビットラインを形成されており、その製造方法は不複雑となる。【０００６】
本発明は、高記憶容量化が可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、溝部を有する半導体基板と、該溝部の両側面に設けられた第１のＯＮＯ膜と、前記第１のＯＮＯ膜の側面に設けられ、前記溝部の長手方向に延在する第１のワードラインと、を具備する半導体装置である。本発明によれば、溝部の側面にＯＮＯ膜を設けることで、高記憶容量化が可能となる。【０００８】
本発明は、前記溝部間の前記半導体基板上に設けられた第２のＯＮＯ膜と、前記第２のＯＮＯ膜上に設けられ、前記溝部の長手方向に延在し、前記第１のワードラインと電気的に分離した第２のワードラインと、を具備する半導体装置とすることができる。本発明によれば、溝部の側面および溝部間の半導体基板上にＯＮＯ膜を設けることで、高記憶容量化が可能となる。【０００９】
本発明は、前記半導体基板内に設けられ、前記溝部の幅方向に延在するビットラインを具備する半導体装置とすることができる。本発明によれば、簡単にビットラインを形成することができる。【００１０】
本発明は、前記ビットライン間の前記第１のＯＮＯ膜および前記第２のＯＮＯ膜はそれぞれ２つの電荷蓄積領域を有する半導体装置とすることができる。本発明によれば、一層の高記憶容量化が可能となる。【００１１】
本発明は、前記第１のＯＮＯ膜および前記第２のＯＮＯ膜は共通のトラップ層を有する半導体装置とすることができる。本発明によれば、簡単な製造方法によりに溝部の側面にＯＮＯ膜を形成することができる。【００１２】
本発明は、前記第１のＯＮＯ膜および前記第２のＯＮＯ膜は、それぞれ異なるトラップ層を有する半導体装置とすることができる。本発明によれば、データの書き込みの際、ワードラインの両側のＯＮＯ膜中に電荷が蓄積されることを抑制することができる。【００１３】
本発明は、前記第１のワードラインの上部面に接続し配線層と接続する第１のコンタクトホールを有し、前記第２のワードラインおよび前記溝部上に設けられた層間絶縁膜を具備する半導体装置とすることができる。本発明によれば、第１のワードラインに配線層を接続することができる。【００１４】
本発明は、前記溝部の両側面に設けられた１組の第１のワードラインに接続する第１のコンタクトホールは、それぞれ前記溝部の長手方向の異なる位置に形成される半導体装置とすることができる。本発明によれば、第１のワードライン間距離を短くすることが可能で、一層の高容量密度化が可能となる。【００１５】
本発明は、前記層間絶縁膜は、前記第２のワードラインに接続する第２のコンタクトホールを有し、前記第２のコンタクトホールは前記第１のコンタクトホールとは、前記溝部の長手方向の異なる位置に形成される半導体装置とすることができる。本発明によれば、第１のワードラインと第２のワードラインとの間の距離を短くすることが可能で、一層の高容量密度化が可能となる。【００１６】
本発明は、前記同一の溝部内に形成された前記第１のＯＮＯ膜は前記溝部の底面上で接続し１つのＯＮＯ膜を形成しており、前記同一の溝部内に形成された前記第１のワードラインは1つのワードラインを形成している半導体装置とすることができる。本発明によれば、チャージロスやフリンジング電流の影響を小さくでき、メモリセルの微細化が可能となる。【００１７】
本発明は、前記同一の溝部内に形成された１組の前記第１のワードラインは互いに電気的に分離されている半導体装置とすることができる。本発明によれば、一層の高記憶容量化が可能となる。【００１８】
本発明は、隣接する前記溝部の隣接する側面に設けられた前記第１のＯＮＯ膜は、前記溝部間の前記半導体基板上で接続し１つのＯＮＯ膜を形成している半導体装置とすることができる。【００１９】
本発明は、隣接する前記溝部の隣接する側面に設けられた前記第１のＯＮＯ膜内のトラップ層は互いに分離されている半導体装置とすることができる。本発明によれば、フリンジング電流に起因したワードライン間のＯＮＯ膜への電荷蓄積を抑制することができる。【００２０】
本発明は、前記第１のワードラインの上部面に接続し配線層と接続する第１のコンタクトホールを有し、前記溝部上に設けられた層間絶縁膜を具備し、前記１組の第１のワードラインに接続する第１のコンタクトホールは、それぞれ前記溝部の長手方向の異なる位置に形成される半導体装置とすることができる。本発明によれば、第１のワードライン間距離を短くすることが可能で、一層の高容量密度化が可能となる。【００２１】
本発明は、半導体基板に溝部を形成する工程と、前記溝部の両側面に第１のＯＮＯ膜を形成する工程と、前記第１のＯＮＯ膜の側面に、前記溝部の長手方向に延在する第１のワードラインを形成する工程と、を有する半導体装置の製造方法である。本発明によれば、溝部の側面にＯＮＯ膜を設けることで、高記憶容量化が可能となる。【００２２】
本発明は、前記溝部間の前記半導体基板上に第２のＯＮＯ膜を形成する工程と、前記第２のＯＮＯ膜上に、前記溝部の長手方向に延在し、前記第１のワードラインと電気的に分離する第２のワードラインを形成する工程と、を有する半導体装置の製造方法とすることができる。本発明によれば、溝部の側面および溝部間の半導体基板上にＯＮＯ膜を形成することで、高記憶容量化が可能となる。【００２３】
本発明は、前記第１のＯＮＯ膜を形成する工程および前記第２のＯＮＯ膜を形成する工程は、前記第１のＯＮＯ膜および前記第２のＯＮＯ膜の共通のトラップ層を形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、簡単な製造方法によりに溝部の側面に第１のＯＮＯ膜を形成することができる。【００２４】
本発明は、前記第１のＯＮＯ膜を形成する工程は第１のトラップ層を形成する工程を含み、前記第２のＯＮＯ膜を形成する工程は、前記第１のトラップ層を形成する工程とは異なる第２のトラップ層を形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、データの書き込みの際、ワードラインの両側のＯＮＯ膜中に電荷が蓄積されることを抑制することができる。【００２５】
本発明は、前記第１のＯＮＯ膜を形成する工程および前記第２のＯＮＯ膜を形成する工程は、前記第１のＯＮＯ膜および前記第２のＯＮＯ膜の共通のトップ酸化膜を形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、製造工程を削減することができる。【００２６】
本発明は、前記第２のワードラインおよび前記溝部上に設けられた層間絶縁膜に、前記第１のワードラインの上部面に接続するように第１のコンタクトホールを形成する工程を有する半導体装置の製造方法とすることができる。本発明によれば、第１のワードラインに配線層を接続することができる。【００２７】
本発明は、前記第１のコンタクトホールを形成する工程は、前記溝部の両側面に形成された１組の第１のワードラインの前記溝部の長手方向の異なる位置に前記コンタクトホールを形成する工程である半導体装置の製造方法とすることができる。本発明によれば、第１のワードライン間距離を短くすることが可能で、一層の高容量密度化が可能となる。【００２８】
本発明は、前記第１のコンタクトホールとは前記溝部の長手方向の異なる位置に、前記第２のワードラインに接続する第２のコンタクトホールを形成する工程を有する半導体装置の製造方法とすることができる。本発明によれば、第１のワードラインと第２のワードラインとの間の距離を短くすることが可能で、一層の高容量密度化が可能となる。【００２９】
本発明は、前記第１のワードラインを形成する工程は、前記第１のワードラインを形成すべき層を前記第１のＯＮＯ膜の側面および前記溝部間の第２のＯＮＯ膜上に形成する工程と、前記溝部間の第１のワードラインとなるべき層を除去する工程を含む半導体装置の製造方法とすることができる。本発明によれば、第１のワードラインを溝部の側面に形成することができる。【００３０】
本発明は、前記第１のワードラインを形成する工程は、前記溝部内の前記第１のワードラインとなるべき層間に埋め込まれた保護層を形成する工程を含む半導体装置の製造方法とすることができる。本発明は、前記溝部間の第１のワードラインとなるべき層を除去する工程により、前記第１のＯＮＯ膜の側面に前記保護層の上面と同じ高さを有す第１のワードラインとなるべき層を残存させる半導体装置の製造方法とすることができる。本発明によれば、保護層を第１のワードラインとなるべき層を除去する際のストッパとして用いることにより、第１のワードラインの高さを確保することができる。【００３１】
本発明は、前記第１のワードラインとなるべき層を除去する工程は、研磨により前記第１のワードラインとなるべき層を除去する工程を含む半導体装置の製造方法とすることができる。本発明によれば、保護層を研磨のストッパとして用いることにより、第１のワードラインの高さを確保することができる。【００３２】
本発明は、前記保護層を除去する工程を有する半導体装置の製造方法とすることができる。【００３３】
本発明は、前記第１のＯＮＯ膜を形成する工程は、前記溝部の両側面、前記溝部の底面上および前記溝部間の前記半導体基板上にＯＮＯ膜を形成する工程である半導体装置の製造方法とすることができる。本発明によれば、溝部の両側面に第１のＯＮＯ膜を形成することができる。【００３４】
本発明は、前記溝部間の前記半導体基板上の前記ＯＮＯ膜内のトラップ層を除去する工程を有する半導体装置の製造方法とすることができる。本発明によれば、フリンジング電流に起因したワードライン間のＯＮＯ膜への電荷蓄積を抑制することができる。【００３５】
本発明は、前記同一の溝部内に設けられた1組の前記第１のワードラインを互いに電気的に分離する工程を有する半導体装置の製造方法とすることができる。本発明によれば、一層の高記憶容量化が可能となる。【００３６】
本発明は、前記溝部間の前記半導体基板上および前記溝部上に設けられた層間絶縁膜に、前記第１のワードラインの上部面に接続するように第１のコンタクトホールを形成する工程を有し、前記第１のコンタクトホールを形成する工程は、前記溝部の両側面に形成された１組の第１のワードラインの前記溝部の長手方向の異なる位置に前記コンタクトホールを形成する工程である半導体装置の製造方法とすることができる。本発明によれば、第１のワードライン間距離を短くすることが可能で、一層の高容量密度化が可能となる。
【発明の効果】
【００３７】
本発明によれば、高記憶容量化が可能な半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００３８】
【図１】図１は実施例１に係るフラッシュメモリのメモリセル領域の上視図である。
【図２】図２（ａ）は図１のＡ−Ａ断面図であり、図２（ｂ）は図１のＢ−Ｂ断面図である。
【図３】図３（ａ）は図１のＣ−Ｃ断面図であり、図３（ｂ）は図１のＤ−Ｄ断面図である。
【図４】図４は電荷蓄積領域を説明するために、図１の領域Ｅを立体的に示した図である。
【図５】図５（ａ）ないし図５（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その１）である。
【図６】６（ａ）ないし図６（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その２）である。
【図７】７（ａ）ないし図７（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その３）である。
【図８】図８は実施例２に係るフラッシュメモリ断面図である。
【図９】図９（ａ）ないし図９（ｃ）は実施例２に係るフラッシュメモリの製造工程を示す断面図（その１）である。
【図１０】図１０（ａ）および図１０（ｂ）は実施例２に係るフラッシュメモリの製造工程を示す断面図（その２）である。
【図１１】図１１（ａ）ないし図１１（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その１）である。
【図１２】図１２（ａ）ないし図１２（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その２）である。
【図１３】図１３（ａ）は実施例４に係るフラッシュメモリの上視図、図１３（ｂ）、図１３（ｃ）および図１３（ｄ）はそれぞれ図１３（ａ）のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ断面図である。
【図１４】図１４（ａ）ないし図１４（ｆ）は実施例４に係るフラッシュメモリの製造工程を示す断面図（その１）である。
【図１５】図１５（ａ）ないし図１５（ｄ）は実施例４に係るフラッシュメモリの製造工程を示す断面図（その２）である。
【図１６】図１６（ａ）は実施例５に係るフラッシュメモリの上視図、図１６（ｂ）、図１６（ｃ）および図１６（ｄ）はそれぞれ図１６（ａ）のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ断面図である。
【図１７】図１７（ａ）および図１７（ｂ）は実施例５に係るフラッシュメモリの製造工程を示す断面図である。
【図１８】図１８（ａ）は実施例６に係るフラッシュメモリの上視図、図１８（ｂ）、図１８（ｃ）および図１８（ｄ）はそれぞれ図１８（ａ）のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ断面図である。
【図１９】図１９（ａ）ないし図１９（ｃ）は実施例６に係るフラッシュメモリの製造工程を示す断面図である。
【発明を実施するための最良の形態】
【００３９】
以下、図面を用い本発明に係る実施例について説明する。
【実施例１】
【００４０】
図１は実施例１に係るフラッシュメモリのメモリセル領域の上視図である。図１において、右側はメモリセル領域、左側はワードラインと第２の配線層を接続する領域であり、第１および第２の層間絶縁膜３０、３６並びに第１および第２の配線層３４、４０は図示していない。また、図の上部および下部は、第１および第２のワードライン２２、２４並びに第１および第２のＯＮＯ膜１８ａ、１８ｂを図示せずビットライン２０のみを図示している。図２（ａ）は図１のＡ−Ａ断面図、図２（ｂ）は図１のＢ−Ｂ断面図である。図３（ａ）は図１のＣ−Ｃ断面図、図３（ｂ）は図１のＤ−Ｄ断面図である。なお、図２（ａ）には第１および第２の配線層３４、４０および第１および第２の層間絶縁膜３０、３６は図示していない。【００４１】
図１、図２（ａ）および図２（ｂ）を参照に、Ｐ型のシリコン半導体基板１０（または半導体基板内のＰ型領域）に溝部１１が図１の横方向に延在し設けられている。溝部１１の幅方向の両側面にトンネル酸化膜１２ａ、トラップ層１４ａおよびトップ酸化膜１６ａからなる第１のＯＮＯ膜１８ａが設けられている。第１のＯＮＯ膜１８ａの側面には溝部１１の幅方向に延在する第１のワードライン２２が設けられている。溝部１１間の半導体基板１０上にトンネル酸化膜１２ｂ、トラップ層１４ｂおよびトップ酸化膜１６ｂからなる第２のＯＮＯ膜１８ｂが設けられている。第２のＯＮＯ膜１８ｂ上には溝部１１の幅方向に延在し、第１のワードライン２２とは電気的に分離している第２のワードライン２４が設けられている。【００４２】
図１を参照に、ビットライン２０は半導体基板１０内に設けられ、溝部１１の幅方向に延在している。図２（ｂ）を参照に、ビットライン２０は第１のＯＮＯ膜１８ａのトンネル酸化膜１２ａ側の側面、第１のＯＮＯ膜１８ａのトンネル酸化膜１２ｂ側の側面に接し形成されている。溝部１１には酸化シリコン膜２６が埋め込まれている。溝部１１および第２のワードライン２４上に第１の層間絶縁膜３０が形成され、第１の層間絶縁膜３０上に第１の配線層３４がビットライン２０の長手方向に延在している。第１の配線層３４上には第２の層間絶縁膜３６が形成されている。図３（ａ）を参照に、第１の配線層３４はビットライン２０上に形成されている。図１および図２（ｂ）のように、ビットライン２０は溝部１１を複数本超える毎に、第１の配線層３４とコンタクトホールを介し接続している。【００４３】
図４は、図１のＥの部分を立体的に表した図である。理解しやすいように、ビットライン２０、第１のワードライン２２および第２のワードライン２４を第１のＯＮＯ膜１８ａおよび第２のＯＮＯ膜１８ｂより離して図示してある。ビットライン２０間の第１のワードライン２２の側面の第１のＯＮＯ膜１８ａには２箇所の電荷蓄積領域Ｃ１およびＣ２（Ｃ３およびＣ４）形成されている。また、第２のＯＮＯ膜１８ｂには２箇所の電荷蓄積領域Ｃ５およびＣ６が形成されている。よって、Ｅの部分に６ビットの情報を記憶することができる。【００４４】
例えば、電荷蓄積領域Ｃ１に電荷を蓄積する場合は、対応する第１のワードライン２２に正の電圧を印加し、ビットライン２０のＣ１から遠い方をグランド、近い方に正の電圧を印加する。これにより、半導体基板１０内のチャネルで高エネルギになったホットエレクトロンが電荷蓄積領域Ｃ１に注入され、電荷が蓄積される。電荷蓄積領域Ｃ２に電荷を蓄積する場合は、グランドと正電圧を印加するビットライン２０電荷を入れ替える。電荷蓄積領域Ｃ３ないしＣ６に電荷を蓄積する場合は、対応する第１または第２のワードライン２２、２４に正電圧を印加する。また、電荷蓄積領域Ｃ１ないしＣ６からの電荷の消去は、対応する第１または第２のワードライン２２、２４に負電圧を印加し、ビットライン２０の一方をグランド、他方に正電圧を印加する。これにより、ホットホールが電荷蓄積領域に注入され、電荷蓄積領域内の電荷が消滅する。このようにして、図４に図示した６つの電荷蓄積領域Ｃ１ないしＣ６に電荷の蓄積、消去が可能となる。【００４５】
次に、実施例１に係るフラッシュメモリの製造方法を図５（ａ）ないし図７（ｃ）を用い説明する。図５（ａ）ないし図７（ｃ）は図１のＡ−Ａ断面に相当する断面図である。図５（ａ）を参照に、Ｐ型のシリコン半導体基板１０（または半導体基板内のＰ型領域）に溝部１１を形成する。図５（ｂ）を参照に、溝部１１の側面および、溝部１１間の半導体基板１０の上に、例えば熱酸化法を用いトンネル酸化膜１２として酸化シリコン膜を形成する。さらに、例えばＣＶＤ法を用いトラップ層１４として窒化シリコン膜を形成する。例えば砒素をイオン注入しその後熱処理することによりビットライン２０を形成する（図５（ｂ）では図示せず）。このとき、イオンが溝部１１の側面および底面にも照射されるように、斜めからイオンを注入する。このように、簡単な工程でビットライン２０形成することができる。図５（ｃ）を参照に、例えばＣＶＤ法を用いトップ酸化膜１６として酸化シリコン膜を形成する。これにより、溝部１１の両側面に第１のＯＮＯ膜１８ａが、溝部１１間の半導体基板１０上に第２のＯＮＯ膜１８ｂが形成される。【００４６】
図６（ａ）を参照に、溝部１１内の第１のＯＮＯ膜１８ａの側面および溝部１１間の第２のＯＮＯ膜１８ｂ上に多結晶シリコン膜２１（第１のワードライン２２となるべき層）を形成する。図６（ｂ）を参照に、多結晶シリコン膜２１を全面エッチングまたはＣＭＰ法を用い研磨することにより、溝部１１間の領域の多結晶シリコン膜２１（第１のワードラインとなるべき層）を除去する。以上により、溝部１１内の第１のＯＮＯ膜１８ａの側面に溝部１１の長手方向に延在する第１のワードライン２２を形成する。図６（ｃ）を参照に、溝部１１内および溝部１１間上に酸化シリコン膜２６を例えば高密度プラズマＣＶＤ法により形成する。【００４７】
図７（ａ）を参照に、酸化シリコン膜２６をエッチバックまたはＣＭＰ法により研磨することにより、溝部１１内に酸化シリコン膜を残存させる。図７（ｂ）を参照に、溝部１１間の第２のＯＮＯ膜１８ｂ上および酸化シリコン膜２６上に多結晶シリコン膜２３を形成する。図７（ｃ）を参照に、多結晶シリコン膜２３の所定領域をエッチングすることにより、第２のＯＮＯ膜１８ｂ上に、溝部１１の長手方向に延在し、電気的に分離した第２のワードライン２４を形成する。【００４８】
第２のワードライン２４および酸化シリコン膜２６上に例えば酸化シリコン膜の第１の層間絶縁膜３０を形成し、第１の層間絶縁膜３０にビットライン２０に接続するコンタクトホール３２を形成する。コンタクトホール３２内を例えばタングステン等の金属で埋め込む。第１の層間絶縁膜３０上に例えばアルミニウムの第１の配線層３４を形成する。第１の配線層３４および第１の層間絶縁膜３０上に、例えば酸化シリコン膜の第２の層間絶縁膜３６を形成する。第１の層間絶縁膜３０および第２の層間絶縁膜３６に第１または第２のワードライン２２、２４に接続する第１または第２のコンタクトホール３８、３９を形成する。第１および第２のコンタクトホール３８、３９内を例えばタングステン等の金属で埋め込む。第２の層間絶縁膜３６上に例えばアルミニウムの第２の配線層４０を形成する。第２の配線層４０および第２の層間絶縁膜３６上に保護膜を形成する。以上により、実施例１に係るフラッシュメモリが完成する。【００４９】
実施例１のように、溝部１１間の半導体基板１０上に形成された第２のＯＮＯ膜１８ｂおよび第２のワードライン２４に加え、溝部１１の側面に第１のＯＮＯ膜１８ａおよび第１のワードライン２２を設けることにより、電荷蓄積領域を溝部１１の側面にも形成することができ、簡単な製造方法で高記憶容量化が可能となる。【００５０】
また、実施例１に係るフラッシュメモリは溝部１１の幅方向の半導体基板内に溝部１１の幅方向に連続してビットライン２０を設けている。幅方向に連続してビットライン２０を設けることで、例えば、イオン注入法により、簡単にビットライン２０を形成することができる。さらに、ビットライン２０間の第１のＯＮＯ膜１８ａおよび第２のＯＮＯ膜１８ｂにはそれぞれ２つの電荷蓄積領域Ｃ１ないしＣ６を有している。これにより、一層の高記憶容量化が可能となる。【００５１】
さらに、第１のＯＮＯ膜１８ａおよび第２のＯＮＯ膜１８ｂは共通のトラップ層１４を有する。図５（ｂ）のように、第１のＯＮＯ膜１８ａを形成する工程および第２のＯＮＯ膜１８ｂを形成する工程は、第１のＯＮＯ膜１８ａおよび第２のＯＮＯ膜１８ｂの共通のトラップ層１４を形成する工程を含んでいる。これにより、簡単な製造方法によりに溝部１１の側面にＯＮＯ膜を形成することができる。【００５２】
次に、第１および第２のワードライン２２、２４と第２の配線層４０との接続方法について説明する。なお、図１で第１または第２のコンタクトホール３８、３９と接続していない第１または第２のワードライン２２、２４はメモリセル領域の反対側で第１または第２のコンタクトホール３８、３９と接続している。図３（ｂ）のように、第２の配線層４０と第１ワードライン２２との間には第１および第２の層間絶縁膜３０、３６が形成され、第１および第２の層間絶縁膜３０、３６には第１のワードライン２２と第２の配線層４０とを接続する導体を埋め込んだ第１のコンタクトホール３８が形成されている。導体を埋め込んだ第１のコンタクトホール３８は第１のワードライン２２の上部面に接続している。このようにして、溝部１１の側面に形成された第１のワードライン２２と第２の配線層４０とを接続することができる。【００５３】
図１の左側を参照に、溝部１１の両側面に形成された１組の第１のワードライン２２に接続する第１のコンタクトホール３８は溝部１１の長手方向の異なる箇所に形成される。すなわち、図１において溝部１１の上側の第１のワードライン２２に接続する第１のコンタクトホール３８と下側の第１のワードライン２２に接続する第１のコンタクトホール３８とは、図１の横方向の異なる位置に形成されている。これにより、第１のワードライン２２間距離が短い場合も、第２の配線層４０は第１のコンタクトホール３８を介し、１組の第１のワードライン２２のそれぞれと接続することができる。よって、一層の高容量密度化が可能となる。【００５４】
第１および第２の層間絶縁膜３０、３６は、第２のワードライン２４に接続する第２のコンタクトホール３９を有し、第２のコンタクトホール３９は第１のコンタクトホール３８とは、溝部１１の長手方向の異なる位置に設けられている。また、第２のコンタクトホール３９は第１のコンタクトホール３８より、メモリセル側で形成され、第１のコンタクトホール３８横の溝部１１間には第２のワードライン２４は形成されていない。これにより、第１のワードライン２２と第２のワードライン２４間距離が短い場合も、第２の配線層４０は、第１のワードライン２２と第２のワードライン２４とのそれぞれと接続することができる。よって、一層の高容量密度化が可能となる。【００５５】
なお、実施例１において、溝部１１の幅は２６０ｎｍ、溝部１１内の第１のワードライン２２間は１００ｎｍ、第１のワードライン２２の高さおよび幅はそれぞれ１５０ｎｍおよび５０ｎｍ、第２のワードライン２４の高さおよび幅はそれぞれ１００ｎｍ、１５０ｎｍ，第１および第２のＯＮＯ膜の厚さは３０ｎｍとした。しかし、本発明はこれらの寸法に限られるものではない。また、図２（ｂ）のように、ビットライン２０は溝部１１の側面付近の半導体基板１０に形成されていている。しかし、ビットライン２０は溝部１１間の凸形状の半導体基板１０全体に形成されていてもよい。この場合も、ビットライン２０は実施例１と同様に機能することができる。
【実施例２】
【００５６】
図８は実施例２に係るフラッシュメモリの図１のＢ−Ｂ断面に相当する断面図である。第１のＯＮＯ膜１８ａのトラップ層１４ａと第２のＯＮＯ膜１８ｂのトラップ層１４ｂが物理的に分離している。その他の構成は、実施例１の図２（ｂ）と同じであり同じ部材は同じ符号を付し説明を省略する。【００５７】
次に、実施例２に係るフラッシュメモリの製造方法につき、図９（ａ）ないし図１０（ｂ）を用い説明する。図９（ａ）ないし図１０（ｂ）は図１のＡ−Ａ断面に相当する断面図である。図９（ａ）を参照に、半導体基板１０上に、例えば熱酸化法を用いトンネン酸化膜１２ｂとして酸化シリコン膜を形成する。トンネル酸化膜１２ｂ上に、例えばＣＶＤ法を用いトラップ層１４ｂとして窒化シリコン膜を形成する。トラップ層１４ｂ、トンネル酸化膜１２ｂおよび半導体基板１０の所定の領域をエッチングし、溝部１１を形成する。図９（ｂ）を参照に、溝部１１の側面および溝部１１間のトラップ層１４ｂ上に酸化シリコン膜１３および窒化シリコン膜１５を例えばＣＶＤ法を用い形成する。図９（ｃ）を参照に、窒化シリコン膜１５および酸化シリコン膜１３をエッチバックし、溝部１１の側面にトラップ層１４ａおよびトンネル酸化膜１２ａを形成する。例えば砒素をイオン注入しその後熱処理することによりビットライン２０を形成する（図９（ｃ）では図示せず）。【００５８】
図１０（ａ）を参照に、トラップ層１４ａおよびトラップ層１４ｂを覆うように例えばＣＶＤ法を用い、トップ酸化膜１６ａ、１６ｂとして酸化シリコン膜を形成する。これにより、溝部１１の両側面に第１のＯＮＯ膜１８ａと溝部１１間の半導体基板１０上に第２のＯＮＯ膜１８ｂが形成される。図１０（ｂ）を参照に、実施例１の図６（ａ）ないし図７（ｃ）と同じ製造方法により、第１のＯＮＯ膜１８ａの側面に、溝部１１の長手方向に延在する第１のワードライン２２および、第２のＯＮＯ膜１８ｂの上に、溝部１１の長手方向に延在し第１のワードライン２２と電気的に分離された第２のワードライン２４が形成される。その後、実施例１と同様に第１および第２の層間絶縁膜３０、３６、第１および第２の配線層３４、４０並びに、コンタクトホール３２、３８、３９を形成する。以上により実施例２に係るフラッシュメモリが完成する。【００５９】
実施例１のように、第１のＯＮＯ膜１８ａのトラップ層１４ａと第２のＯＮＯ膜１８ｂのトラップ層１４ｂが共通のトラップ層の場合、データ書き込みの際ワードラインの両側のＯＮＯ膜に電荷が蓄積されうる。そうすると、ワードラインの両側に蓄積された電荷が消去できないことや、隣のトラップ層に電荷が蓄積され誤動作の原因となりうる。実施例２によれば、第１のＯＮＯ膜１８ａおよび第２のＯＮＯ膜１８ｂはそれぞれ異なるトラップ層１４ａ、１４ｂを有している。これにより、データの書き込みの際、第１および第２のワードライン２２、２４の両側の第１および第２のＯＮＯ膜１８ａ、１８ｂ中のトラップ層１４ａ、１４ｂに電荷が蓄積されることを抑制することができる。【００６０】
実施例２の第１のＯＮＯ膜１８ａを形成する工程は図９（ａ）のようにトラップ層１４ａ（第１のトラップ層）を形成する工程を含み、第２のＯＮＯ膜１８ｂを形成する工程は、図９（ｃ）のようにトラップ層１４ａを形成する工程とは異なるトラップ層１４ｂ（第２のトラップ層）を形成する工程を含む。これにより、異なるトラップ層１４ａ、１４ｂを形成することができる。【００６１】
さらに、第１のＯＮＯ膜１８ａを形成する工程および第２のＯＮＯ膜１８ｂを形成する工程は、図１０（ａ）のように、第１のＯＮＯ膜１８ａのトップ酸化膜１６ａおよび第２のＯＮＯ膜１８ｂの共通のトップ酸化膜１６ｂを同時に形成する工程を含んでいる。これにより、製造工程を削減することができる。
【実施例３】
【００６２】
実施例３は第１のワードライン２２を形成する際に保護層を形成する製造方法の例である。実施例３に係るフラッシュメモリの製造方法を図１１（ａ）ないし図１２（ｃ）を用い説明する。図１１（ａ）ないし図１２（c）は図１のＡ−Ａ断面に相当する断面図である。図１１（ａ）を参照に、実施例１の図５（ａ）ないし図６（ａ）と同様の製造工程を行い、第１のＯＮＯ膜１８ａの側面および第２のＯＮＯ膜１８ｂの上面に多結晶シリコン膜２１（第１のワードラインと２２となるべき層）を形成する。図１１（ｂ）を参照に、溝部１１内および溝部１１間の多結晶シリコン膜２1上に保護層２７を塗布する。保護層２７は例えば、ＨＳＱ（hydrogen-silsesquioxane）等の樹脂を用いる。図１１（ｃ）を参照に、ドライエッチングにより、溝部１１間の保護層２７をエッチングする。これにより、溝部１１の側面に形成された多結晶シリコン膜２１間に埋め込まれた保護層２８が形成される。このとき、保護層２８の上面は、溝部１１間の第２のＯＮＯ膜１８ｂ上に形成された多結晶シリコン膜２１の下面と同じ程度の高さにすることが好ましい。【００６３】
図１２（ａ）を参照に、ＣＭＰ法を用い、溝部１１間の第２のＯＮＯ膜１８ｂ上の多結晶シリコン膜２１を研磨する。このとき、保護層２８としてＨＳＱ等の樹脂を用いることにより、保護層２８は研磨のストッパとして機能し、第２のＯＮＯ膜１８ｂを研磨する直前で研磨をストップさせることができる。つまり、第１のＯＮＯ膜１８ａの両側面に、保護層２８の上面と実質的に同じ高さを有する多結晶シリコン膜２１が残存する。図１２（ｂ）を参照に、溝部１１内の保護層２８をアッシング法により除去する。図１２（ｃ）を参照に、多結晶シリコン膜２１を全面エッチングすることにより、溝部１１底面上の多結晶シリコン膜２１を除去する。これにより、第１のＯＮＯ膜１８ａの側面に、第１のワードライン２２が形成される。その後、実施例１の図６（ｃ）以降の工程を行うことにより実施例３に係るフラッシュメモリが完成する。【００６４】
実施例１に係るフラッシュメモリの製造方法においては、図６（ｂ）において、多結晶シリコン膜２１をエッチングする際、溝部１１間の第２のＯＮＯ膜１８ｂ上および、溝部１１の底面上に多結晶シリコン膜２１が残存し易く、後に形成する第２のワードライン２４と第１のワードライン２２とが電気的に分離できない可能性がある。そこで、多結晶シリコン膜２１を完全に除去するためオーバエッチングを行うと、第１のワードライン２２の高さが低くなってしまう。【００６５】
実施例３に係る製造方法によれば、第１のワードライン２２を形成する工程は、図１１（ａ）ないし図１１（ｃ）のように溝部１１内の多結晶シリコン膜２１間に埋め込まれた保護層２８を形成する工程を含む。また、図１２（ｂ）のように、溝部１１間の多結晶シリコン膜２１を除去する工程により、第１のＯＮＯ膜１８ａの側面に保護層２８の上面と実質的に同じ高さを有す多結晶シリコン膜２１を残存させている。その後、溝部１１の底面上の多結晶シリコン膜２１を除去する。これにより、溝部１１間の第２のＯＮＯ膜１８ｂ上および、溝部１１の底面上に多結晶シリコン膜２１が残存することを抑制することができる。よって、オーバエッチングを行なう必要がなく、第１のワードライン２２の高さを確保することができる。【００６６】
また、多結晶シリコン膜２１を除去する工程はＣＭＰ法を用いた研磨により多結晶シリコン膜２１を除去する工程を含むことにより、保護層２８を研磨のストッパとして用い、第２のＯＮＯ膜１８ｂ上で多結晶シリコン膜２１の研磨を停止させることができる。さらに、保護層２８はその後除去することができる。保護膜２８としてはＨＳＱ等の樹脂以外にも、例えば多結晶シリコン膜２１等のワードラインとなるべき層の研磨のストッパ層として機能すればよい。実施例３に係る製造方法は実施例２に係る製造方法に適用することもできる。
【実施例４】
【００６７】
実施例４は、同一の溝部内に形成された第１のＯＮＯ膜は溝部の底面上で接続し、同一の溝部内に形成された第１のワードラインは1つのワードラインを形成している例である。図１３（ａ）は実施例４に係るフラッシュメモリの上視図（溝部間の半導体基板上のＯＮＯ膜は図示していない）であり、図１３（ｂ）、図１３（ｃ）および図１３（ｄ）はそれぞれ図１３（ａ）のＡ−Ａ、Ｂ−ＢおよびＣ−Ｃ断面図である。なお、層間絶縁膜、コンタクトホールおよび配線層は図示していない。また、図１３（ａ）では、ビットライン２０は３本記載しているが実際は多数本存在する。【００６８】
図１３（ａ）を参照に、Ｐ型のシリコン半導体基板１０（または半導体基板内のＰ型領域）の上面に溝部１１が図１３（ａ）の横方向に延在し設けられている。図１３（ａ）、図１３（ｃ）および図１３（ｄ）を参照に、溝部１１の幅方向の両側面にトンネル酸化膜１２、トラップ層１４およびトップ酸化膜１６からなる第１のＯＮＯ膜１８が設けられている。同一の溝部１１内の両側面に形成された第１のＯＮＯ膜１８は溝部１１の底面上で接続し１つのＯＮＯ膜１８を形成している。隣接する溝部１１の隣接する側面に設けられた第１のＯＮＯ膜１８は、溝部１１間の半導体基板１０上で接続し１つのＯＮＯ膜１８を形成している。このように、溝部１１の側面、底面および溝部１１間の半導体基板１０上に形成された第１のＯＮＯ膜１８は連続して一体として設けられている。第１のＯＮＯ膜１８の溝部内１１の側面には溝部１１の幅方向に延在する第１のワードライン２２が設けられている。同一の溝部１１内に形成された第１のＯＮＯ膜１８の側面に設けられた第１のワードライン２２は１つのワードライン２２を形成している。図１３（ａ）を参照に、ビットライン２０は半導体基板１０内に設けられ、溝部１１の幅方向に延在している。図１３（ｃ）を参照に、ビットライン２０は第１のＯＮＯ膜１８のトンネル酸化膜１２側の側面に接し形成されている。【００６９】
図１４（ａ）ないし図１５（ｄ）を参照に実施例４に係るフラッシュメモリの製造方法を説明する。図１４（ａ）ないし図１４（ｃ）、図１５（ａ）並びに図１５（ｂ）は図１３（ａ）のＡ−Ａ断面に相当する断面図である。図１４（ｄ）ないし図１４（ｆ）、図１５（ｃ）並びに図１５（ｄ）は図１３（ａ）のＢ−Ｂ断面に相当する断面図である。【００７０】
図１４（ａ）および図１４（ｄ）を参照に、半導体基板１０内に露光技術、エッチング技術を用い溝部１１を形成する。図１４（ｂ）および図１４（ｅ）を参照に、溝部１１の両側面、溝部１１の底面上および溝部１１間の半導体基板１０上にトンネル酸化膜１２として酸化シリコン膜を例えば熱酸化法を用い形成する。トンネル酸化膜１２上に例えばＣＶＤ法を用いトラップ層１４として窒化シリコン膜を形成する。図１４（ｃ）および図１４（ｆ）を参照に、トラップ層１４上にフォトレジスト５０を形成し、露光技術を用いフォトレジスト５０に開口部を設ける。開口部下の半導体基板１０に例えば砒素をイオン注入する。その後熱処理することにより、半導体基板１０中にＮ型のビットライン２０を形成する。【００７１】
図１５（ａ）および図１５（ｃ）を参照に、フォトレジスト５０を除去し、トラップ層１４上にトップ酸化膜１６として酸化シリコン膜を形成する。これにより、溝部１１の両側面、溝部１１の底面上および溝部１１間の半導体基板１０上にトンネル酸化膜１２、トラップ層１４およびトップ酸化膜１６からなるＯＮＯ膜１８が形成される。第１のワードライン２２となるべき多結晶シリコン層２１を例えばＣＶＤ法を用い形成する。図１５（ｂ）および図１５（ｄ）を参照に、多結晶シリコン膜２１をＣＭＰ法により研磨し、溝部１１に埋め込まれた第１のワードライン２２を形成する。これにより、溝部１１内の２つの第１のＯＮＯ膜１８の両側面に、溝部１１の長手方向に延在する第１のワードライン２２が形成される。層間絶縁膜の形成、ビットライン２０および第１のワードライン２２に接続する導体の埋め込まれたコンタクトホール、コンタクトホールに接続する配線層の形成により実施例４に係るフラッシュメモリが完成する。【００７２】
図１３（ａ）を参照に、メモリセルＣｅｌｌの第１のワードライン２２下および横のビットライン２０間がチャネルとなる。図１３（ｄ）の矢印で図示したように、チャネル幅は溝部１１の両側および溝部１１底部の半導体基板１１内となる。図１３（ａ）のメモリセルＣｅｌｌ内のビットライン２０の側部のチャネルに接する第１のＯＮＯ膜１８内に２つの電荷蓄積領域Ｃ１１およびＣ１２が形成される。【００７３】
従来例１に係るフラッシュメモリにおいては、メモリセルの微細化を行ないワードライン幅を狭くすると、ビットライン間ワードライン下に形成されるチャンネルの幅も狭くなる。そうすると、ＯＮＯ膜中の、電荷蓄積領域に蓄積される電荷が少なくなる。よって、電荷蓄積領域からのチャージロスにより電荷損失やワードラインの両側下の半導体基板を流れるフリンジング電流の影響が大きくなる。実施例４によれば、半導体基板１０に形成された溝部１１の両側面および底面に設けられた第１のＯＮＯ膜１８に電荷が蓄積されるため、チャネル幅を広くすることができる。このため電荷蓄積領域に蓄積される電荷を多くできる。よって、チャージロスやフリンジング電流の影響が小さくなる。これによりメモリセルの微細化が可能となる。
【実施例５】
【００７４】
実施例５は、隣接する溝部１１の隣接する側面に設けられた第１のＯＮＯ膜１８内のトラップ層１４が互いに分離されている例である。図１６（ａ）は実施例５に係るフラッシュメモリの上視図であり、図１６（ｂ）、図１６（ｃ）および図１６（ｄ）はそれぞれ図１６（ａ）のＡ−Ａ、Ｂ−ＢおよびＣ−Ｃ断面図である。図１６（ｂ）ないし図１６（ｄ）を参照に、溝部１１間の半導体基板１０上には第１のＯＮＯ膜１８中のトラップ層１４およびトップ酸化膜１６が形成されていない。その他の構成は実施例４と同じであり、同じ部材は同じ符号を付し、説明を省略する。【００７５】
図１７（ａ）および図１７（ｂ）は実施例５に係るフラッシュメモリの製造工程を示す断面図である。図１７（ａ）および図１７（ｂ）は図１６（ａ）のＡ−Ａ断面およびＢ−Ｂ断面に相当する断面図である。実施例４の図１４（ａ）ないし図１４（ｆ）までと同様の製造工程を行った後、図１７（ａ）および図１７（ｂ）を参照に、溝部１１間の半導体基板１０上の第１のＯＮＯ膜１８内のトップ酸化膜１６およびトラップ層１４をＣＭＰ法を用い除去する。その後、実施例４の図１５（ａ）ないし図１５（ｄ）と同様の製造工程を行い、実施例５に係るフラッシュメモリが完成する。【００７６】
実施例５によれば、溝部１１間の半導体基板１０上にトラップ層１４が設けられていない。このため、フリンジング電流に起因したワードライン２２間のＯＮＯ膜１８への電荷蓄積を抑制することができる。なお、溝部１１間の半導体基板１０上の第１のＯＮＯ膜１８がトンネル酸化膜１２まで除去されていても良い。
【実施例６】
【００７７】
実施例６は、同一の溝部１１内に設けられた２つの第１のＯＮＯ膜１８のそれぞれの側面に設けられた２つの第１のワードライン２２が互いに電気的に分離されている例である。図１８（ａ）は実施例６に係るフラッシュメモリの上視図であり、図１８（ｂ）、図１８（ｃ）および図１８（ｄ）はそれぞれ図１８（ａ）のＡ−Ａ、Ｂ−ＢおよびＣ−Ｃ断面図である。図１８（ａ）、図１８（ｃ）および図１８（ｄ）を参照に、溝部１１内の2つの第１のワードライン２２の間に絶縁層４８が設けられている。これにより、２つの第１のワードライン２２は電気的に分離している。さらに、絶縁層４８は第１のＯＮＯ膜１８中のトラップ層１４も分離している。そのため、図１８（ｄ）のようにチャネルは溝部１１の両側面に２箇所に別れ形成される。その他の構成は実施例４と同じであり、同じ部材は同じ符号を付し説明を省略する。【００７８】
図１９（ａ）ないし図１９（ｃ）は実施例６に係るフラッシュメモリの製造工程を示す断面図であり、図１８（ａ）のＢ−Ｂ断面に相当する断面図である。図１９（ａ）を参照に、図１５（ｂ）および図１５（ｄ）後、例えば窒化シリコン膜を全面に形成し、所定領域を除去することにより開口部を有するマスク層５４を形成する。サイドウォール法を用い、マスク層５４の側部に例えば窒化シリコン膜のサイドウォール５６を形成する。図１９（ｂ）を参照に、マスク層５４およびサイドウォール５６をマスクに第１のワードライン２２、トップ酸化膜１６およびトラップ層１４をエッチングする。これにより、第１のワードライン２２は２つの第１のワードライン２２ａおよび２２ｂに分離され溝５８が形成される。マスク層５４およびサイドウォール５６を除去する。マスク層５４およびサイドウォール５６が窒化シリコン膜で形成されているため、トップ酸化膜１６に対し選択的にマスク層５４およびサイドウォール５６を除去することができる。【００７９】
図１９（ｃ）を参照に、溝５８内および全面に例えば酸化シリコン膜を高密度プラズマＣＶＤ法を用い形成する。ＣＭＰ法を用い、溝５８内の酸化シリコン膜以外の酸化シリコン膜を除去する。これにより、溝５８に埋め込まれた絶縁層４８が形成される。このようにして、絶縁層４８により溝部１１内の２つの第１のＯＮＯ膜１８の両側面に形成された第１のワードライン２２ａおよび２２ｂが互いに電気的に分離される。図示していないが、１組の第１のワードライン２２ａおよび２２ｂに接続する第１のコンタクトホールは、実施例１の図１の左側のワードラインと配線層が接続する領域のように、溝部１１の長手方向の異なる箇所に形成される。これにより実施例１と同様に、メモリセルの一層の高容量密度化が可能となる。なお、溝部１１の幅は２１０ｎｍ、第１のＯＮＯ膜１８の膜厚は約３０ｎｍ、絶縁膜層４８の幅は約３０ｎｍとした。しかし、本発明はこれらの寸法に限定されるものではない。【００８０】
実施例６によれば、同一溝部１１内の２つの第１のワードライン２２が互いに電気的に分離されているため、図１８（ａ）のメモリセルＣｅｌｌ内の溝部１１の両側面の第１のＯＮＯ膜１８中に２箇所ずつ、計４箇所の電荷蓄積領域Ｃ２１ないしＣ２４が形成される。このように、溝部１１の側面にそれぞれ電荷蓄積領域を形成するため、メモリセルを微細化することができる。1組の第１のワードライン２２ａおよび２２ｂを形成する方法は実施例１の図６（ａ）および図６（ｂ）または実施例３の図１１（ａ）ないし図１２（ｃ）で説明した方法であっても良い．また、実施例１図６（ａ）ないし図７（ａ）の代わりに実施例６の図１９（ａ）ないし図１９（ｃ）の方法を用いてもよい。実施例１ないし実施例６において、第１および第２のワードラインは多結晶シリコン以外の材料を用いることもできる。【００８１】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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