【事件の表示】
　特願２０１７−５０７８５８「メモリの異なるメモリプレーンに同時にアクセスするための装置および方法」拒絶査定不服審判事件〔平成２８年　２月１８日国際公開、ＷＯ２０１６／０２５１７３、平成２９年　９月２１日国内公表、特表２０１７−５２７８９７、請求項の数（３６）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，２０１５年７月２９日（パリ条約による優先権主張外国庁受理　２０１４年８月１５日（以下，「優先日」という。）　米国）を国際出願日とする出願であって，平成３０年４月２６日付けで拒絶理由通知がされ，平成３０年８月２０日に意見書が提出されると同時に誤訳訂正がされ，平成３１年１月３１日付けで拒絶理由通知がされ，令和１年８月５日に意見書が提出されると同時に手続補正がされ，令和２年１月３１日付けで拒絶査定（原査定）がされ，これに対し，令和２年６月３日に拒絶査定不服審判の請求がされると同時に手続補正がされたものである。
第２　原査定の概要
　原査定（令和２年１月３１日付け拒絶査定）の概要は次のとおりである。
　
　本願の請求項１−３７に係る発明は，以下の引用文献１−３に基づいて，その発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　引　用　文　献　等　一　覧
１．特開２０１３−１０９８２３号公報
２．特開２００５−１０８３０３号公報
３．特開２０１２−０６８９８６号公報
第３　本願発明
　本願請求項１ないし３６に係る発明（以下，それぞれ「本願発明１」ないし「本願発明３６」という。）は，令和２年６月３日付けの手続補正で補正された特許請求の範囲の請求項１ないし３６に記載された事項により特定される発明であり，以下のとおりのものである。
「【請求項１】
　複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイと、
　メモリコマンドおよびアドレス対のグループを受信するように構成されたコントローラと、
を含み、
　前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対は、前記複数のメモリプレーンの其々のメモリプレーンと関連付けられ、前記コントローラは、各メモリコマンドおよびアドレス対を、各メモリコマンドおよびアドレス対と関連付けられた其々のメモリプレーンへ振り分けて、前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対に関連付けられたページタイプとは関係なく、前記メモリコマンドおよびアドレス対のグループの対応するメモリコマンドおよびアドレス対のためのメモリアクセス動作を、異なるページタイプを含む前記複数のメモリプレーンの其々のメモリプレーン上で同時に実施可能とするように構成され、
　前記コントローラは、複数の前記メモリコマンドおよびアドレス対と関連付けられたメモリアクセス動作を独立に行う
装置。
　　【請求項２】
　複数のアクセス線ドライバ回路をさらに含み、前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路は、前記コントローラからの信号に基づいて、メモリアクセス動作中に、前記複数のメモリプレーンのうちのプレーンのアクセス線に電圧を提供するように構成される、
請求項１に記載の装置。
　　【請求項３】
　前記コントローラは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちのメモリプレーンに結合された前記複数のアクセス線ドライバ回路のアクセス線ドライバ回路を、前記メモリアクセス動作のために、順に制御するように構成された電力制御回路を含み、前記コントローラは、前記アクセス線ドライバ回路を順に制御した後、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちの前記メモリプレーンからのデータを、前記メモリアクセス動作中に同時に取得するように構成されたアクセス制御回路をさらに含む、
請求項２に記載の装置。
　　【請求項４】
　前記コントローラは、複数の制御スレッドを含むマルチスレッドコントローラであって、前記複数の制御スレッドの各制御スレッドは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちのメモリプレーンに結合された前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路を、前記メモリアクセス動作のために、同時に制御するように構成される、
請求項２に記載の装置。
　　【請求項５】
　複数の電源回路をさらに含み、前記複数の電源回路のうちの電源回路は、前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路に二つ以上の電圧を提供するように構成され、前記複数の電源回路の各々は、前記複数のメモリプレーンの其々のメモリプレーンと関連付けられる、
請求項２に記載の装置。
　　【請求項６】
　前記コントローラは、其々の電圧を提供するために、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちの前記メモリプレーンに関連付けられた前記複数の電源回路のうちの電源回路を、前記メモリアクセス動作のために、順に制御するように構成された電力制御回路を含み、前記コントローラは、前記電源回路を順に制御した後、前記メモリコマンドおよびアドレス対のグループに関連付けられた、前記複数のメモリプレーンのうちの前記メモリプレーンからデータを、前記メモリアクセス動作中に同時に取得するように構成されたアクセス制御回路をさらに含む、
請求項５に記載の装置。
　　【請求項７】
　前記コントローラは、複数の制御スレッドを含むマルチスレッドコントローラであって、前記複数の制御スレッドの各制御スレッドは、其々の電圧を提供するために、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記複数のメモリプレーンのうちの前記メモリプレーンに結合された前記複数の電源回路のうちの電源回路を、前記メモリアクセス動作のために、同時に制御するように構成される、
請求項５に記載の装置。
　　【請求項８】
　前記複数のメモリプレーンのうちのメモリプレーンの前記複数のメモリセルは、マルチレベルメモリセル、トリプルレベルメモリセルまたはシングルレベルメモリセルのうちの少なくとも一つを含む、
請求項１に記載の装置。
　　【請求項９】
　前記メモリコマンドおよびアドレス対のグループの各々は、上位ページタイプ、下位ページタイプまたは中間ページタイプに関連付けられる、
請求項１に記載の装置。
　　【請求項１０】
　前記複数のメモリプレーンの各々は、其々複数のブロックに分割され、前記メモリコマンドおよびアドレス対のグループのうちの少なくとも二つは、其々の複数のブロック内の異なるブロックに関連付けられる、
請求項１に記載の装置。
　　【請求項１１】
　複数のメモリプレーンを有するメモリアレイと、
　複数のアクセス線ドライバ回路であって、前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路は、前記複数のメモリプレーンの其々のメモリプレーンのアクセス線に電圧を提供するように構成される、複数のアクセス線ドライバ回路と、
　前記複数のアクセス線ドライバ回路に結合されたコントローラであって、メモリコマンドおよびアドレス対のグループに応じて行われる同時のメモリアクセス動作のために、前記複数のアクセス線ドライバ回路を順に制御して、前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対を、前記複数のメモリプレーンのうちの、各メモリコマンドおよびアドレス対に関連付けられている其々のメモリプレーンへ振り分けるように構成され、前記同時のメモリアクセス動作中に、前記複数のアクセス線ドライバ回路の各々を順に制御した後、前記複数のメモリプレーンに同時にアクセスするようにさらに構成される、コントローラと、
を含み、
　前記コントローラは、前記複数のメモリプレーン中の前記同時のメモリアクセス動作が行われるページのページタイプとは関係なく、前記同時のメモリアクセス動作中に行う各々のメモリアクセス動作を独立に行う
装置。
　　【請求項１２】
　複数の電源回路をさらに含み、前記複数の電源回路の各々は、前記複数のアクセス線ドライバ回路の其々一つに電圧を提供するように構成され、前記コントローラは、其々の電圧を提供するために、前記複数のアクセス線ドライバ回路に結合された前記複数の電源回路を、前記同時のメモリアクセス動作のために、順に制御するようにさらに構成される、請求項１１に記載の装置。
　　【請求項１３】
　前記メモリコマンドおよびアドレス対のグループは、異なるページタイプに関連付けられる、
請求項１１に記載の装置。
　　【請求項１４】
　前記コントローラは、前記複数のメモリプレーンに提供される電圧を制御するために、関連付けられたページタイプに基づいて、前記複数のアクセス線ドライバ回路に信号を提供するように構成された電力制御回路を含む、
請求項１１に記載の装置。
　　【請求項１５】
　複数のページバッファをさらに含み、前記複数のページバッファの各々は、前記複数のメモリプレーンのうちの其々一つからのデータをラッチするように構成され、前記コントローラは、前記同時のメモリアクセス動作中に、前記複数のメモリプレーンに結合された前記複数のページバッファから前記データを同時に取得するように構成される、
請求項１１に記載の装置。
　　【請求項１６】
　前記コントローラは、前記複数のメモリプレーンからのデータの検知を同時に制御するようにさらに構成される、
請求項１１に記載の装置。
　　【請求項１７】
　第一のメモリプレーンと第二のメモリプレーンとを有するメモリアレイであって、前記第一のメモリプレーンはアクセス線を含み、前記第二のメモリプレーンはアクセス線を含む、メモリアレイと、
　前記第一のメモリプレーンのアクセス線に電圧を提供するように構成された第一のアクセス線ドライバ回路と、
　前記第二のメモリプレーンのアクセス線に電圧を提供するように構成された第二のアクセス線ドライバ回路と、
　前記第一のアクセス線ドライバ回路および前記第二のアクセス線ドライバ回路に結合されたマルチスレッドコントローラであって、メモリコマンドおよびアドレス対のグループに応じて行われる同時のメモリアクセス動作のために、前記第一のアクセス線ドライバ回路および前記第二のアクセス線ドライバ回路を同時に制御して、前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対を、前記複数のメモリプレーンのうちの、各メモリコマンドおよびアドレス対に関連付けられている其々のメモリプレーンへ振り分けるように構成され、前記第一のメモリプレーンおよび前記第二のメモリプレーン内で同時にアクセスされるページタイプとは関係なく、前記同時のメモリアクセス動作中に、前記第一のメモリプレーンおよび前記第二のメモリプレーンに同時にアクセスするようにさらに構成される、マルチスレッドコントローラと、
を含み、
　前記マルチスレッドコントローラは、前記第一のメモリプレーンおよび前記第二のメモリプレーンへ同時に行うメモリアクセス動作の各々を独立に行う
装置。
　　【請求項１８】
　前記同時のメモリアクセス動作のために、前記マルチスレッドコントローラは、アクセスされるべき前記第一のメモリプレーンのページに関連付けられたアクセス線に第一の電圧を提供し、前記第一のメモリプレーンに関連付けられた残りのアクセス線に前記第一の電圧とは異なる他の電圧を提供するように、前記第一のアクセス線ドライバ回路を制御するように構成され、前記マルチスレッドコントローラは、アクセスされるべき前記第二のメモリプレーンのページに関連付けられるアクセス線に第二の電圧を提供し、前記第二のメモリプレーンに関連付けられた残りのアクセス線に前記第二の電圧とは異なる他の電圧を提供するように、前記第二のアクセス線ドライバ回路を制御するようにさらに構成される、
請求項１７に記載の装置。
　　【請求項１９】
　前記第一のアクセス線ドライバ回路に第一の電圧の組を提供するように構成された第一の電源回路であって、前記第一の電圧の組は前記第一の電圧を含む、第一の電源回路と、
　前記第二のアクセス線ドライバ回路に第二の電圧の組を提供するように構成された第二の電源回路であって、前記第二の電圧の組は、前記第二の電圧を含み、前記第一の電圧の組は、前記第二の電圧の組とは異なる、第二の電源回路と、
をさらに含む、
請求項１８に記載の装置。
　　【請求項２０】
　前記マルチスレッドコントローラは、前記同時のメモリアクセス動作のために、前記第一の電圧の組を提供するように前記第一の電源回路を制御し、前記第二の電圧の組を提供するように前記第二の電源回路を制御するようにさらに構成される、
請求項１９に記載の装置。
　　【請求項２１】
　前記メモリアレイは、
　前記マルチスレッドコントローラからの信号に応じて、前記第一のメモリプレーンからのデータをラッチするように構成された第一のページバッファと、
　前記マルチスレッドコントローラからの信号に応じて、前記第二のメモリプレーンからのデータをラッチするように構成された第二のページバッファと、
をさらに含む、
請求項１７に記載の装置。
　　【請求項２２】
　前記マルチスレッドコントローラは、前記第一のページバッファおよび前記第二のページバッファから前記データを同時に取得するようにさらに構成される、
請求項２１に記載の装置。
　　【請求項２３】
　メモリで複数のメモリコマンドおよびアドレス対を受信することであって、前記複数のメモリコマンドおよびアドレス対の各々は、前記複数のメモリコマンドおよびアドレス対のうちの他のメモリコマンドおよびアドレス対とは異なる前記メモリのメモリプレーンに関連付けられる、ことと、
　前記複数のメモリコマンドおよびアドレス対を受信するのに応じて、同時のメモリアクセス動作のために、前記複数のメモリコマンドおよびアドレス対のうちの各メモリコマンドおよびアドレス対に関連付けられた其々のメモリプレーンに結合されたアクセス線ドライバ回路を順に制御して、前記複数のメモリコマンドおよびアドレス対のうちの各メモリコマンドおよびアドレス対を、前記複数のメモリプレーンのうちの、各メモリコマンドおよびアドレス対に関連付けられている其々のメモリプレーンへ振り分けることと、
　前記同時のメモリアクセス動作中に、前記制御されたアクセス線ドライバ回路に基づいて、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々から、前記メモリプレーンの各々に含まれるページのページタイプとは関係なく、データをパラレルに取得することと、
を含み、
　前記同時のメモリアクセス動作中に行われる各々のメモリアクセス動作を独立に行う方法。
　　【請求項２４】
　前記複数のメモリコマンドおよびアドレス対を受信するのに応じて、前記同時のメモリアクセスのために、前記アクセス線ドライバ回路に結合された電源回路を順に制御することをさらに含む、
請求項２３に記載の方法。
　　【請求項２５】
　其々の前記メモリプレーンに、前記アクセス線ドライバ回路の各々から其々のアクセス線に沿って、其々の電圧を提供することをさらに含む、
請求項２３に記載の方法。
　　【請求項２６】
　前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々から前記データをパラレルに取得することは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々の其々のビット線を同時にチャージすることを含む、
請求項２３に記載の方法。
　　【請求項２７】
　前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々からデータをパラレルに取得することは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々で前記データを同時に検知することをさらに含む、
請求項２６に記載の方法。
　　【請求項２８】
　前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々からデータをパラレルに取得することは、前記メモリコマンドおよびアドレス対のグループに関連付けられた前記メモリプレーンの各々に結合された其々のページバッファで、前記データを同時にラッチすることをさらに含む、
請求項２７に記載の方法。
　　【請求項２９】
　メモリで複数のメモリコマンドおよびアドレス対を受信することであって、前記複数のメモリコマンドおよびアドレス対の各々は、前記複数のメモリコマンドおよびアドレス対のうちの他のメモリコマンドおよびアドレス対とは異なる、前記メモリのメモリプレーンと対応付けられる、ことと、
　前記複数のメモリコマンドおよびアドレス対を受信するのに応じて、各メモリコマンドおよびアドレス対を、各メモリコマンドおよびアドレス対と対応付けられた其々のメモリプレーンへ振り分けて、前記複数のメモリコマンドおよびアドレス対の個々のメモリコマンドおよびアドレス対のために、前記メモリの各メモリプレーンに対してメモリアクセス動作を、前記メモリの各メモリプレーン中の前記同時のメモリアクセス動作が行われるページのページタイプとは関係なく、同時に実施することと、
を含み、
　同時に実施される前記メモリアクセス動作の各々は独立に行われる
方法。
　　【請求項３０】
　前記メモリの各メモリプレーンに結合されたアクセス線ドライバ回路を、前記メモリアクセス動作のために、同時に制御することをさらに含む、
請求項２９に記載の方法。
　　【請求項３１】
　前記アクセス線ドライバ回路に結合された電源回路を、前記同時のメモリアクセス動作のために、同時に制御することをさらに含む、
請求項３０に記載の方法。
　　【請求項３２】
　前記メモリアクセス動作を同時に実施することは、前記メモリのマルチスレッドコントローラによって制御される、
請求項２９に記載の方法。
　　【請求項３３】
　前記同時のメモリアクセス動作中に、二つ以上の前記メモリプレーンからデータを同時に取得することをさらに含む、
請求項２４に記載の方法。
　　【請求項３４】
　複数のメモリプレーンであって、前記複数のメモリプレーンの各メモリプレーンは複数のメモリセルを含む、前記複数のメモリプレーン、
　複数のアクセス線ドライバ回路であって、前記複数のアクセス線ドライバ回路の１つのアクセス線ドライバ回路は前記複数のメモリプレーンのそれぞれのメモリプレーンのアクセス線へ電圧を提供するように構成された、前記複数のアクセス線ドライバ回路、
　前記複数のアクセス線ドライバ回路に結合されたコントローラであって、前記コントローラは、複数のメモリコマンドおよびアドレス対に応じて行われる同時のメモリアクセス動作のために前記複数のアクセス線ドライバ回路を設定して、前記複数のメモリコマンドおよびアドレス対のうちの各メモリコマンドおよびアドレス対を、前記複数のメモリプレーンのうちの、各メモリコマンドおよびアドレス対に関連付けられている其々のメモリプレーンへ振り分けるように設定され、前記コントローラは、前記複数のアクセス線ドライバ回路の各々を設定した後で前記同時のメモリアクセス動作の間に、前記同時のメモリアクセス動作の各々のページタイプとは関係なく、前記複数のメモリプレーンに同時にアクセスするようにさらに設定された、前記コントローラ、および、
　複数の電源回路であって、前記複数の電源回路の各電源回路は、前記複数のメモリプレーンのうちの１つのそれぞれに対応付けられ、かつ、前記複数のアクセス線ドライバ回路の１つのそれぞれに結合され、前記複数の電源回路の各電源回路は、前記複数のアクセス線ドライバ回路のうちの１つのそれぞれに電源を供給するように設定された、前記複数の電源回路
　を含み、
　前記複数の電源回路の各々は、当該電源回路が対応付けられたメモリプレーンの各々に含まれるメモリセルページのページタイプに基づいて構成され、
　前記同時のメモリアクセス動作の対象となるメモリプレーンに対応付けられた複数の電源回路は、前記同時のメモリアクセス動作のために当該電源回路が結合されたアクセス線ドライバ回路に電源を供給するように同時に制御される
装置。
　　【請求項３５】
　複数のメモリプレーンであって、前記複数のメモリプレーンの各メモリプレーンは複数のメモリセルを含む、前記複数のメモリプレーン、
　複数のアクセス線ドライバ回路であって、前記複数のアクセス線ドライバ回路の１つのアクセス線ドライバ回路は前記複数のメモリプレーンのそれぞれのメモリプレーンのアクセス線へ電圧を提供するように構成された、前記複数のアクセス線ドライバ回路、
　前記複数のアクセス線ドライバ回路に結合されたコントローラであって、前記コントローラは、複数のメモリコマンドおよびアドレス対に応じて行われる同時のメモリアクセス動作のために前記複数のアクセス線ドライバ回路を設定して、前記複数のメモリコマンドおよびアドレス対のうちの各メモリコマンドおよびアドレス対を、前記複数のメモリプレーンのうちの、各メモリコマンドおよびアドレス対に関連付けられている其々のメモリプレーンへ振り分けるように設定され、前記コントローラは、前記複数のアクセス線ドライバ回路の各々を設定した後で前記同時のメモリアクセス動作の間に、前記複数のメモリプレーンに同時にアクセスするようにさらに設定された、前記コントローラ、および、
　複数の電源回路であって、前記複数の電源回路の各電源回路は、前記複数のメモリプレーンのうちの１つのそれぞれに対応付けられ、かつ、前記複数のアクセス線ドライバ回路の１つのそれぞれに結合され、前記複数の電源回路の各電源回路は、前記複数のアクセス線ドライバ回路のうちの１つのそれぞれに電源を供給するように設定された、前記複数の電源回路
　を含む装置。
　　【請求項３６】
　前記コントローラは、マルチスレッドコントローラであり、
　前記マルチスレッドコントローラは、前記同時のメモリアクセス動作のために、前記同時のメモリアクセス動作の対象となるメモリプレーンの各々に対応した前記電源回路および前記アクセス線ドライバ回路を同時に制御する
　請求項３４または３５に記載の装置。」
第４　引用文献、引用発明等
１　引用文献１について
ア　本願の優先日前に頒布され，原査定の拒絶の理由に引用された，特開２０１３−１０９８２３号公報（以下，これを「引用文献１」という。）には，図面とともに次の事項が記載されている。（下線は当審により付与。以下同じ。）
ａ　「【００２１】
　図１は本発明の第１実施形態による不揮発性メモリ装置１００を示すブロック図である。 図１を参照すれば、本発明の実施形態による
不揮発性メモリ装置１００は第１プレーンＰ１、第２プレーンＰ２、データ入出力回路１５０、及び電荷ポンプ１６０を含む
第１プレーンＰ１はメモリセルアレイ１１０ａ、アドレスデコーダー１２０ａ、読出し及び書込み回路１３０ａ、及び、「制御ロジック及び高電圧生成器」１４０ａを含む
第２プレーンＰ２はメモリセルアレイ１１０ｂ、アドレスデコーダー１２０ｂ、読出し及び書込み回路１３０ｂ、及び、「制御ロジック及び高電圧生成器」１４０ｂを含む
【００２２】
　メモリセルアレイ１１０ａ又は１１０ｂは各々、ワードラインＷＬ１又はＷＬ２を通じてアドレスデコーダー１２０ａ又は１２０ｂに連結され、ビットラインＢＬを通じて読出し及び書込み回路１３０ａ又は１３０ｂに連結される。メモリセルアレイ１１０ａ又は１１０ｂは複数のメモリセルを含む。例示的に、行方向に配列されるメモリセルはワードラインＷＬ１又はＷＬ２に連結され、列方向に配列されるメモリセルはビットラインＢＬ１又はＢＬ２に連結される。例えば、列方向に配列されるメモリセルは複数のセルグループ（例えば、ストリング）を形成する。そして、複数のセルグループがビットラインＢＬ１又はＢＬ２に各々連結される。例示的に、メモリセルアレイ１１０ａ又は１１０ｂはセル当り１つ又はその以上のビットを格納できる複数のメモリセルで構成される。
【００２３】
　
アドレスデコーダー１２０ａ又は１２０ｂは各々、ワードラインＷＬ１又はＷＬ２を通じてメモリセルアレイ１１０ａ又は１１０ｂに連結される
第１プレーンＰ１のアドレスデコーダー１２０ａと第２プレーンＰ２のアドレスデコーダー１２０ｂとは同一のバスを通じてアドレスＡＤＤＲを受信する
【００２４】
　
アドレスデコーダー１２０ａ又は１２０ｂは受信されたアドレスＡＤＤＲの中で行アドレスをデコーディングするように構成される。デコーディングされた行アドレスを利用して、アドレスデコーダー１２０ａ又は１２０ｂはワードラインＷＬ１又はＷＬ２を選択する
　　　　　　　　　　　　　・・・中略・・・ 　　　
【００２９】
　
「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂは各々、アドレスデコーダー１２０ａ又は１２０ｂ
に連結され
「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂは
第１プレーンＰ１又は第２プレーンＰ２のプログラム（書込み）、読出し又は消去の時に要求される多様な電圧を生成
生成された多様な電圧をアドレスデコーダー１２０ａ又は１２０ｂ
へ提供する
【００３０】
　「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂは、外部から制御信号ＣＴＲＬ及びコマンドＣＭＤを受信する。
第１プレーンＰ１の「制御ロジック及び高電圧生成器」１４０ａと第２プレーンＰ２の「制御ロジック及び高電圧生成器」１４０ｂとは、共通のバスを通じて制御信号ＣＴＲＬ及びコマンドＣＭＤを受信する
　　　　　　　　　　　　　　・・・中略・・・
　　　
【００３６】
　
メモリセルアレイ１１０ａ、１１０ｂで、プログラム、読出し又は消去は独立的に遂行できる
例えば、メモリセルアレイ１１０ａのメモリブロックＢＬＫ３ａでプログラム、読出し又は消去が遂行される時、同時にメモリセルアレイ１１０ｂのメモリブロックＢＬＫ３ｂでプログラム、読出し又は消去が遂行できる
ｂ　「【００３８】
　図３は図１の不揮発性メモリ装置１００が動作する第１例を示すタイミング図である。図３には、不揮発性メモリ装置１００の入出力信号（ＮＶＭ＿Ｉ／Ｏ）、第１プレーンＰ１の動作、及び第２プレーンＰ２の動作が示されている。
【００３９】
　図１及び図３を参照すれば、
不揮発性メモリ装置１００にプログラムコマンドＰＣが受信される
この時、第１及び第２プレーンＰ１、Ｐ２の「制御ロジック及び高電圧生成器」１４０ａ、１４０ｂは各々、プログラムコマンドＰＣをデコーディングする
【００４０】
　次に、
不揮発性メモリ装置１００にアドレスＡ１が受信される
第１及び第２プレーンＰ１、Ｐ２のアドレスデコーダー１２０ａ、１２０ｂは各々、受信されたアドレスＡ１をデコーディングする
【００４１】
　
デコーディングされたアドレスは例えば第１プレーンＰ１に属するとする
デコーディングされたアドレスに従って、第１プレーンＰ１が選択され、第２プレーンＰ２は選択されない。選択されない第２プレーンＰ２の「制御ロジック及び高電圧生成器」１４０ｂはデコーディングされたコマンドを無視する
ｃ　「【００７１】
　図８は本発明の実施形態によるメモリシステム１０００を示すブロック図である。図８を参照すれば、
メモリシステム１０００は不揮発性メモリ装置１１００及びコントローラ１２００を含む
【００７２】
　
不揮発性メモリ装置１１００は図１乃至図７を参照して説明した不揮発性メモリ装置１００と同一の構成を有し、同一の方法で動作する
【００７３】
　
コントローラ１２００はホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１１００に連結され、ホストからの要請に応答して、不揮発性メモリ装置１１００をアクセスするように構成される。例えば、コントローラ１２００は不揮発性メモリ装置１１００の読出し、書込み（プログラム）、消去、及び背景（ｂａｃｋｇｒｏｕｎｄ）動作を制御
【００７４】
　図８に例示したように、
コントローラ１２００は不揮発性メモリ装置１１００に制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲを提供し、不揮発性メモリ装置１１００とデータＤＡＴＡを交換し、不揮発性メモリ装置１１００からレディ−ビジー信号Ｒ／ｎＢを受信するように構成される
ｄ　「図１
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
ｅ　「図８
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
ｆ　上記ｃの段落【００７１】には，「メモリシステム１０００は不揮発性メモリ装置１１００及びコントローラ１２００を含む」ことが、また，段落【００７２】には，「不揮発性メモリ装置１１００は図１乃至図７を参照して説明した不揮発性メモリ装置１００と同一の構成を有し、同一の方法で動作する」ことが記載されている。
　してみると，引用文献１には，“不揮発性メモリ装置１００及びコントローラ１２００を含むメモリシステム１０００”が記載されているといえる。
ｇ　上記ｃの段落【００７３】には，「コントローラ１２００はホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１１００に連結され、ホストからの要請に応答して、不揮発性メモリ装置１１００をアクセスするように構成される。例えば、コントローラ１２００は不揮発性メモリ装置１１００の読出し、書込み（プログラム）、消去、及び背景（ｂａｃｋｇｒｏｕｎｄ）動作を制御」することが，また，段落【００７４】には，「コントローラ１２００は不揮発性メモリ装置１１００に制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲを提供し、不揮発性メモリ装置１１００とデータＤＡＴＡを交換し、不揮発性メモリ装置１１００からレディ−ビジー信号Ｒ／ｎＢを受信するように構成される」ことが記載されている。
　してみると，引用文献１には，“コントローラ１２００はホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１００に連結され，ホストからの要請に応答して，不揮発性メモリ装置１００をアクセスするように構成され，不揮発性メモリ装置１００の読出し，書込み（プログラム），消去，及び背景（ｂａｃｋｇｒｏｕｎｄ）動作を制御するものであり，さらに，コントローラ１２００は不揮発性メモリ装置１００に制御信号ＣＴＲＬ，コマンドＣＭＤ，及びアドレスＡＤＤＲを提供し，不揮発性メモリ装置１００とデータＤＡＴＡを交換し，不揮発性メモリ装置１００からレディ−ビジー信号Ｒ／ｎＢを受信するように構成される”ことが記載されているといえる。
ｈ　上記ａの段落【００２１】には，「不揮発性メモリ装置１００は第１プレーンＰ１、第２プレーンＰ２、データ入出力回路１５０、及び電荷ポンプ１６０を含む。第１プレーンＰ１はメモリセルアレイ１１０ａ、アドレスデコーダー１２０ａ、読出し及び書込み回路１３０ａ、及び、「制御ロジック及び高電圧生成器」１４０ａを含む。第２プレーンＰ２はメモリセルアレイ１１０ｂ、アドレスデコーダー１２０ｂ、読出し及び書込み回路１３０ｂ、及び、「制御ロジック及び高電圧生成器」１４０ｂを含む」ことが記載されている。
ｉ　上記ａの段落【００２３】には，「第１プレーンＰ１のアドレスデコーダー１２０ａと第２プレーンＰ２のアドレスデコーダー１２０ｂとは同一のバスを通じてアドレスＡＤＤＲを受信する」こと，また，段落【００２４】には，「アドレスデコーダー１２０ａ又は１２０ｂは受信されたアドレスＡＤＤＲの中で行アドレスをデコーディングするように構成される。デコーディングされた行アドレスを利用して、アドレスデコーダー１２０ａ又は１２０ｂはワードラインＷＬ１又はＷＬ２を選択する」ことが記載されている。
　してみると，引用文献１には，“第１プレーンＰ１のアドレスデコーダー１２０ａと第２プレーンＰ２のアドレスデコーダー１２０ｂとは同一のバスを通じてアドレスＡＤＤＲを受信し，アドレスデコーダー１２０ａ又は１２０ｂは受信されたアドレスＡＤＤＲの中で行アドレスをデコーディングし，デコーディングされた行アドレスを利用して，ワードラインＷＬ１又はＷＬ２を選択する”ことが記載されているといえる。
ｊ　上記ａの段落【００２９】には，「「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂは各々、アドレスデコーダー１２０ａ又は１２０ｂ…に連結され…「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂは…第１プレーンＰ１又は第２プレーンＰ２のプログラム（書込み）、読出し又は消去の時に要求される多様な電圧を生成」し，「生成された多様な電圧をアドレスデコーダー１２０ａ又は１２０ｂ…へ提供する」ことが，また，段落【００３０】には，「第１プレーンＰ１の「制御ロジック及び高電圧生成器」１４０ａと第２プレーンＰ２の「制御ロジック及び高電圧生成器」１４０ｂとは、共通のバスを通じて制御信号ＣＴＲＬ及びコマンドＣＭＤを受信する」ことが記載されている。
　してみると，引用文献１には，“「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂは各々，アドレスデコーダー１２０ａ又は１２０ｂに連結され，第１プレーンＰ１又は第２プレーンＰ２のプログラム（書込み），読出し又は消去の時に要求される多様な電圧を生成し，生成された多様な電圧をアドレスデコーダー１２０ａ又は１２０ｂへ提供し，また，第１プレーンＰ１の「制御ロジック及び高電圧生成器」１４０ａと第２プレーンＰ２の「制御ロジック及び高電圧生成器」１４０ｂとは，共通のバスを通じて制御信号ＣＴＲＬ及びコマンドＣＭＤを受信する”ことが記載されているといえる。
ｋ　上記ａの段落【００３６】には，「メモリセルアレイ１１０ａ、１１０ｂで、プログラム、読出し又は消去は独立的に遂行できる。例えば、メモリセルアレイ１１０ａのメモリブロックＢＬＫ３ａでプログラム、読出し又は消去が遂行される時、同時にメモリセルアレイ１１０ｂのメモリブロックＢＬＫ３ｂでプログラム、読出し又は消去が遂行できる」ことが記載されている。
ｍ　上記ｂの段落【００３９】には，「不揮発性メモリ装置１００にプログラムコマンドＰＣが受信される。この時、第１及び第２プレーンＰ１、Ｐ２の「制御ロジック及び高電圧生成器」１４０ａ、１４０ｂは各々、プログラムコマンドＰＣをデコーディングする」こと，また，段落【００４０】には，「次に、不揮発性メモリ装置１００にアドレスＡ１が受信される。第１及び第２プレーンＰ１、Ｐ２のアドレスデコーダー１２０ａ、１２０ｂは各々、受信されたアドレスＡ１をデコーディングする」こと，さらに，段落【００４１】には，「デコーディングされたアドレスは例えば第１プレーンＰ１に属するとする。即ち、デコーディングされたアドレスに従って、第１プレーンＰ１が選択され、第２プレーンＰ２は選択されない。選択されない第２プレーンＰ２の『「制御ロジック及び高電圧生成器』１４０ｂはデコーディングされたコマンドを無視する」ことが記載されている。
　してみると，引用文献１には“不揮発性メモリ装置１００にプログラムコマンドＰＣが受信されると，第１及び第２プレーンＰ１，Ｐ２の「制御ロジック及び高電圧生成器」１４０ａ，１４０ｂは各々，プログラムコマンドＰＣをデコーディングし，次に，不揮発性メモリ装置１００にアドレスＡ１が受信されると，第１及び第２プレーンＰ１，Ｐ２のアドレスデコーダー１２０ａ，１２０ｂは各々，受信されたアドレスＡ１をデコーディングし，デコーディングされたアドレスが例えば第１プレーンＰ１に属するとすると，デコーディングされたアドレスに従って，第１プレーンＰ１が選択され，第２プレーンＰ２は選択されず，選択されない第２プレーンＰ２の「制御ロジック及び高電圧生成器」１４０ｂはデコーディングされたコマンドを無視する”ことが記載されているといえる。
イ　上記aないしｍの記載内容（特に，下線部を参照）からすると，上記引用文献１には次の発明（以下，「引用発明」という。）が記載されている。
「不揮発性メモリ装置１００及びコントローラ１２００を含むメモリシステム１０００において，
　コントローラ１２００はホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１００に連結され，ホストからの要請に応答して，不揮発性メモリ装置１００をアクセスするように構成され，不揮発性メモリ装置１００の読出し，書込み（プログラム），消去，及び背景（ｂａｃｋｇｒｏｕｎｄ）動作を制御するものであり，さらに，コントローラ１２００は不揮発性メモリ装置１００に制御信号ＣＴＲＬ，コマンドＣＭＤ，及びアドレスＡＤＤＲを提供し，不揮発性メモリ装置１００とデータＤＡＴＡを交換し，不揮発性メモリ装置１００からレディ−ビジー信号Ｒ／ｎＢを受信するように構成されており，
　不揮発性メモリ装置１００は，第１プレーンＰ１，第２プレーンＰ２，データ入出力回路１５０，及び電荷ポンプ１６０を含み，
　第１プレーンＰ１は，メモリセルアレイ１１０ａ，アドレスデコーダー１２０ａ，読出し及び書込み回路１３０ａ，及び，「制御ロジック及び高電圧生成器」１４０ａを含み，
　第２プレーンＰ２は，メモリセルアレイ１１０ｂ，アドレスデコーダー１２０ｂ，読出し及び書込み回路１３０ｂ，及び，「制御ロジック及び高電圧生成器」１４０ｂを含み，
　第１プレーンＰ１のアドレスデコーダー１２０ａと第２プレーンＰ２のアドレスデコーダー１２０ｂとは同一のバスを通じてアドレスＡＤＤＲを受信し，アドレスデコーダー１２０ａ又は１２０ｂは受信されたアドレスＡＤＤＲの中で行アドレスをデコーディングし，デコーディングされた行アドレスを利用して，ワードラインＷＬ１又はＷＬ２を選択するものであり，
　「制御ロジック及び高電圧生成器」１４０ａ又は１４０ｂは各々，アドレスデコーダー１２０ａ又は１２０ｂに連結され，第１プレーンＰ１又は第２プレーンＰ２のプログラム（書込み），読出し又は消去の時に要求される多様な電圧を生成し，生成された多様な電圧をアドレスデコーダー１２０ａ又は１２０ｂへ提供し，また，第１プレーンＰ１の「制御ロジック及び高電圧生成器」１４０ａと第２プレーンＰ２の「制御ロジック及び高電圧生成器」１４０ｂとは，共通のバスを通じて制御信号ＣＴＲＬ及びコマンドＣＭＤを受信するものであり，
　メモリセルアレイ１１０ａ，１１０ｂで，プログラム，読出し又は消去は独立的に遂行でき，例えば，メモリセルアレイ１１０ａのメモリブロックＢＬＫ３ａでプログラム，読出し又は消去が遂行される時，同時にメモリセルアレイ１１０ｂのメモリブロックＢＬＫ３ｂでプログラム，読出し又は消去が遂行できるものであって，
　不揮発性メモリ装置１００にプログラムコマンドＰＣが受信されると，第１及び第２プレーンＰ１，Ｐ２の「制御ロジック及び高電圧生成器」１４０ａ，１４０ｂは各々、プログラムコマンドＰＣをデコーディングし，次に，不揮発性メモリ装置１００にアドレスＡ１が受信されると，第１及び第２プレーンＰ１，Ｐ２のアドレスデコーダー１２０ａ，１２０ｂは各々，受信されたアドレスＡ１をデコーディングし，デコーディングされたアドレスが例えば第１プレーンＰ１に属するとすると，デコーディングされたアドレスに従って、第１プレーンＰ１が選択され，第２プレーンＰ２は選択されず，選択されない第２プレーンＰ２の「制御ロジック及び高電圧生成器」１４０ｂはデコーディングされたコマンドを無視する，
　メモリシステム１０００。」
２　引用文献２について
　本願の優先日前に頒布され，原査定の拒絶の理由に引用された特開２００５−１０８３０３号公報（以下，これを「引用文献２」という。）には，図面とともに次の事項が記載されている。
「【０００５】
　しかし、多値技術を採用したフラッシュメモリは２値技術に比べて書き込み速度が遅いという欠点を持つ。そこで、図９に示すように、
メモリセルアレイを複数のブロックに分割し、上記ＦＡＴなどのように頻繁に書き込みを行うブロックに対しては書き込み速度を早くするために多値技術を使用しない、つまり２値技術の書き込みを選択的に行えるようにしている。これによって、多値技術のブロックにより記憶容量を確保しつつ、２値技術のブロックにより高速書き込みを実現している
３　引用文献３について
　本願の優先日前に頒布され，原査定の拒絶の理由に引用された特開２０１２−６８９８６号公報（以下，これを「引用文献３」という。）には，図面とともに次の事項が記載されている。
「【００１０】
本実施の形態１で使用するＮＡＮＤフラッシュメモリは、データ書込みの動作モードを変更可能なフラッシュメモリ１１２である。例えば、データ書込みの動作モードを変更可能なＭＬＣフラッシュメモリである。動作モードとしては、第１の動作モードと第２の動作モードとを用いる。
第１の動作モードは、第２の動作モードよりも同一の記憶領域に書き込む情報量が少ない
第２の動作モードは、第１の動作モードよりも１つのセルに書き込めるビット数が大きなモードである
第１の動作モードは、ＳＬＣモードもしくはＭＬＣモードである。第２の動作モードは、第１の動作モードよりも１つのセルに書き込めるビット数が大きなＭＬＣモードである
第５　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用発明とを対比する。
ア　引用発明の「メモリセルアレイ１１０ａ」及び「メモリセルアレイ１１０ｂ」の各々が，メモリセルを含むことは明らかであって，また，「メモリセルアレイ１１０ａ」と「メモリセルアレイ１１０ｂ」を合わせたものをメモリアレイと称することは適宜なし得ることである。
　してみると，引用発明の「メモリセルアレイ１１０ａ」及び「メモリセルアレイ１１０ｂ」の各々は，本願発明１の「メモリプレーン」に相当し，また，引用発明の「メモリセルアレイ１１０ａ」及び「メモリセルアレイ１１０ｂ」を合わせたものは，本願発明１の「複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイ」に相当する。
　
イ　引用発明の「コマンドＣＭＤ」，「アドレスＡＤＤＲ」は，各々，本願発明１の「メモリコマンド」，「アドレス」に相当する。
　そして，引用発明の「コントローラ１２００」は，「ホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１００に連結され，ホストからの要請に応答して，不揮発性メモリ装置１００をアクセスするように構成され」るものであって，さらに，「不揮発性メモリ装置１００に・・・，コマンドＣＭＤ，及びアドレスＡＤＤＲを提供」するものであるから，「コントローラ１２００」は「ホスト」から「コマンドＣＭＤ，及びアドレスＡＤＤＲ」を受信しているものと認められる。
　また，引用発明は，「メモリセルアレイ１１０ａ」及び「メモリセルアレイ１１０ｂ」に「同時に」「プログラム，読出し又は消去が遂行できるものであ」るから，「コントローラ１２００」は「ホスト」から複数（グループ）の「コマンドＣＭＤ，及びアドレスＡＤＤＲ」を受信しているものと認められる
　してみると，引用発明の「コントローラ１２００」は，本願発明１の「メモリコマンドおよびアドレス対のグループを受信するように構成されたコントローラ」に相当する。
ウ　引用発明は「メモリセルアレイ１１０ａ，１１０ｂで，プログラム，読出し又は消去は独立的に遂行でき，例えば，メモリセルアレイ１１０ａのメモリブロックＢＬＫ３ａでプログラム，読出し又は消去が遂行される時，同時にメモリセルアレイ１１０ｂのメモリブロックＢＬＫ３ｂでプログラム，読出し又は消去が遂行できるものであ」るから，引用発明の「コマンドＣＭＤ」及び「アドレスＡＤＤＲ」の対が，「メモリセルアレイ１１０ａ」及び「メモリセルアレイ１１０ｂ」の其々と関連づけられていることは明らかであって，また，「コントローラ１２００」は，対応する「コマンドＣＭＤ」及び「アドレスＡＤＤＲ」の対のためのメモリアクセス動作を，「メモリセルアレイ１１０ａ」及び「メモリセルアレイ１１０ｂ」の其々上で同時に実施するように構成され，「コマンドＣＭＤ」及び「アドレスＡＤＤＲ」の対と関連付けられたメモリアクセス動作を独立に行っているものと認められる。
　してみると，引用発明の「メモリセルアレイ１１０ａ，１１０ｂで，プログラム，読出し又は消去は独立的に遂行でき，例えば，メモリセルアレイ１１０ａのメモリブロックＢＬＫ３ａでプログラム，読出し又は消去が遂行される時，同時にメモリセルアレイ１１０ｂのメモリブロックＢＬＫ３ｂでプログラム，読出し又は消去が遂行できるものであって」と，本願発明１の「前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対は、前記複数のメモリプレーンの其々のメモリプレーンと関連付けられ、前記コントローラは、各メモリコマンドおよびアドレス対を、各メモリコマンドおよびアドレス対と関連付けられた其々のメモリプレーンへ振り分けて、前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対に関連付けられたページタイプとは関係なく、前記メモリコマンドおよびアドレス対のグループの対応するメモリコマンドおよびアドレス対のためのメモリアクセス動作を、異なるページタイプを含む前記複数のメモリプレーンの其々のメモリプレーン上で同時に実施可能とするように構成され、前記コントローラは、複数の前記メモリコマンドおよびアドレス対と関連付けられたメモリアクセス動作を独立に行う」とは，後記の点で相違するものの，“メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対は，複数のメモリプレーンの其々のメモリプレーンと関連付けられ，コントローラは，前記メモリコマンドおよびアドレス対のグループの対応するメモリコマンドおよびアドレス対のためのメモリアクセス動作を，前記複数のメモリプレーンの其々のメモリプレーン上で同時に実施可能とするように構成され，前記コントローラは、前記複数のメモリコマンドおよびアドレス対と関連付けられたメモリアクセス動作を独立に行う”点で共通する。
エ　引用発明は「メモリシステム１０００」は，「メモリセルアレイ１１０ａ」及び「メモリセルアレイ１１０ｂ」，「コントローラ１２００」を含むものであるから，本願発明１の「装置」に相当する。
　したがって，本願発明１と引用発明との間には，以下の一致点と相違点とがある。
〈一致点〉
「複数のメモリプレーンを含むメモリアレイであって，前記複数のメモリプレーンの各々は，複数のメモリセルを含む，メモリアレイと，
　メモリコマンドおよびアドレス対のグループを受信するように構成されたコントローラと，
を含み，
　前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対は，前記複数のメモリプレーンの其々のメモリプレーンと関連付けられ，前記コントローラは，前記メモリコマンドおよびアドレス対のグループの対応するメモリコマンドおよびアドレス対のためのメモリアクセス動作を，前記複数のメモリプレーンの其々のメモリプレーン上で同時に実施可能とするように構成され，
　前記コントローラは，複数の前記メモリコマンドおよびアドレス対と関連付けられたメモリアクセス動作を独立に行う
装置。」　　
〈相違点１〉
　本願発明１では「前記コントローラは、各メモリコマンドおよびアドレス対を、各メモリコマンドおよびアドレス対と関連付けられた其々のメモリプレーンへ振り分ける」ものであるのに対して，引用発明では「コントローラ１２００」はそのような振り分けを行っていない点。
〈相違点２〉　
　上記「メモリアクセス動作」が，本願発明１では「前記メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対に関連付けられたページタイプとは関係なく」，「異なるページタイプを含む前記複数のメモリプレーンの其々のメモリプレーン上で同時に実施可能とする」ものであるのに対して，引用発明ではそのようなページタイプに関する特定がされていない点。
（２）相違点についての判断
　事案に鑑み，先に上記相違点１について検討する。
　引用発明では，「コントローラ１２００」は，「コマンドＣＭＤ」および「アドレスＡＤＤＲ」を「共通のバス」を通じて，「第１プレーンＰ１」および「第２プレーンＰ２」に送るものであって，そして，「アドレスが例えば第１プレーンＰ１に属するとすると，デコーディングされたアドレスに従って、第１プレーンＰ１が選択され，第２プレーンＰ２は選択されず，選択されない第２プレーンＰ２の制御ロジック及び高電圧生成器１４０ｂはデコーディングされたコマンドを無視する」ものであり，「コントローラ１２００」が「コマンドＣＭＤ」および「アドレスＡＤＤＲ」を振り分ける必要が認められない。また，「コントローラ１２００」が，「コマンドＣＭＤ」および「アドレスＡＤＤＲ」を振り分けるためには，「共通のバス」を廃し，「第１プレーンＰ１」および「第２プレーンＰ２」用に専用のバスを設ける必要があるが，あえて，そのようにする理由も存在しない。
　そして，上記第４に示した引用文献２，３にも，当該構成の開示も示唆もなく，当該構成は本願優先日前に周知な構成ともいえない。
　したがって，本願発明１の相違点１に係る構成が，引用発明及び引用文献２，３に記載の技術に基づき当業者が容易に構成し得たものであるとはいえない。
　以上のとおりであるから，相違点２については検討するまでもなく，本願発明１が，引用発明及び引用文献２，３に記載の技術に基づいて当業者が容易に発明できたものであるとはいえない。
　　　
２　本願発明２−１０について
　本願発明２ないし１０は，本願発明１を更に限定したものであるので，同様に，当業者であっても，引用発明及び引用文献２，３に記載の技術に基づいて容易に発明できたものであるとはいえない。
　
３　本願発明１１について
　本願発明１１は，概ね，本願発明１の「装置」が，更に「複数のアクセス線ドライバ回路であって、前記複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路は、前記複数のメモリプレーンの其々のメモリプレーンのアクセス線に電圧を提供するように構成される、複数のアクセス線ドライバ回路」を含む点で限定したものであるので，同様に，当業者であっても，引用発明及び引用文献２，３に記載の技術に基づいて容易に発明できたものであるとはいえない。
４　本願発明１２−１６について
　本願発明１２ないし１６は，本願発明１１を更に限定したものであるので，同様に，当業者であっても，引用発明及び引用文献２，３に記載の技術に基づいて容易に発明できたものであるとはいえない。
５　本願発明１７について
　本願発明１７は，概ね，本願発明１の「コントローラ」が「マルチスレッドコントローラ」である点で限定したものであるので，同様に，当業者であっても，引用発明及び引用文献２，３に記載の技術に基づいて容易に発明できたものであるとはいえない。
６　本願発明１８−２２について
　本願発明１８ないし２２は，本願発明１７を更に限定したものであるので，同様に，当業者であっても，引用発明及び引用文献２，３に記載の技術に基づいて容易に発明できたものであるとはいえない。
７　本願発明２３について
　本願発明２３は，本願発明１１の「装置」を「方法」の観点から記載したに過ぎないので，同様に，当業者であっても，引用発明及び引用文献２，３に記載の技術に基づいて容易に発明できたものであるとはいえない。
８　本願発明２４−２８，３３について
　本願発明２４ないし２８，３３は，本願発明２３を更に限定したものであるので，同様に，当業者であっても，引用発明及び引用文献２，３に記載の技術に基づいて容易に発明できたものであるとはいえない。
９　本願発明２９について
　本願発明２９は，本願発明１の「装置」を「方法」の観点から記載したに過ぎないので，同様に，当業者であっても，引用発明及び引用文献２，３に記載の技術に基づいて容易に発明できたものであるとはいえない。
１０　本願発明３０−３２について
　本願発明３０ないし３３は，本願発明２９を更に限定したものであるので，同様に，当業者であっても，引用発明及び引用文献２，３に記載の技術に基づいて容易に発明できたものであるとはいえない。
１１　本願発明３４について
　本願発明３４は，概ね，本願発明１１の「装置」が，更に「複数の電源回路であって、前記複数の電源回路の各電源回路は、前記複数のメモリプレーンのうちの１つのそれぞれに対応付けられ、かつ、前記複数のアクセス線ドライバ回路の１つのそれぞれに結合され、前記複数の電源回路の各電源回路は、前記複数のアクセス線ドライバ回路のうちの１つのそれぞれに電源を供給するように設定された、前記複数の電源回路」を含む点で限定したものであるので，同様に，当業者であっても，引用発明及び引用文献２，３に記載の技術に基づいて容易に発明できたものであるとはいえない。
１２　本願発明３５について
（１）対比
　本願発明３５と引用発明とを対比する。
ア　引用発明の「メモリセルアレイ１１０ａ」及び「メモリセルアレイ１１０ｂ」の各々が，メモリセルを含むことは明らかである。
　してみると，引用発明の「メモリセルアレイ１１０ａ」及び「メモリセルアレイ１１０ｂ」の各々は，本願発明３５の「メモリプレーン」に相当し，また，引用発明の「メモリセルアレイ１１０ａ」及び「メモリセルアレイ１１０ｂ」を合わせたものは，本願発明３５の「複数のメモリプレーンであって、前記複数のメモリプレーンの各メモリプレーンは複数のメモリセルを含む、前記複数のメモリプレーン」に相当する。
　
イ　引用発明の「アドレスデコーダー１２０ａ又は１２０ｂ」は，「受信されたアドレスＡＤＤＲの中で行アドレスをデコーディングし，デコーディングされた行アドレスを利用して，ワードラインＷＬ１又はＷＬ２を選択する」ものであって，また，通常，アドレスデコーダーはワードラインを選択した際には，選択したワード線に電圧を供給し駆動するものであって，ドライバ回路とも認められる。
　してみると，引用発明の「ワードラインＷＬ１」，「ワードラインＷＬ２」は，本願発明３５の「アクセス線」に相当し，引用発明の「アドレスデコーダー１２０ａ」及び「アドレスデコーダー１２０ｂ」は，本願発明３５の「複数のアクセス線ドライバ回路であって、前記複数のアクセス線ドライバ回路の1つのアクセス線ドライバ回路は複数のメモリプレーンのそれぞれのメモリプレーンのアクセス線へ電圧を提供するように構成された、前記複数のアクセス線ドライバ回路」に相当する。
ウ　引用発明の「コマンドＣＭＤ」，「アドレスＡＤＤＲ」は，各々，本願発明３５の「メモリコマンド」，「アドレス」に相当する。
　引用発明の「コントローラ１２００」は，「不揮発性メモリ装置１００に連結され」るものであって，「不揮発性メモリ装置は第１プレーンＰ１，第２プレーンＰ２」「を含み」，さらに，第1プレーンＰ１は」「アドレスデコーダー１２０ａ」を「含み」，第２プレーンＰ２は」「アドレスデコーダー１２０ｂ」を「含」むものである。
　また，「コントローラ１２００は不揮発性メモリ装置１００に制御信号ＣＴＲＬ，コマンドＣＭＤ，及びアドレスＡＤＤＲを提供」するものであり，さらに，「第１プレーンＰ１のアドレスデコーダー１２０ａと第２プレーンＰ２のアドレスデコーダー１２０ｂとは同一のバスを通じてアドレスＡＤＤＲを受信」するものである。
　してみると，引用発明の「コントローラ１２００」は，「アドレスデコーダー１２０ａ」及び「アドレスデコーダー１２０ｂ」に結合され，「アドレスＡＤＤＲを提供」しているものと認められる。
　また，引用発明は「メモリセルアレイ１１０ａ，１１０ｂで，プログラム，読出し又は消去は独立的に遂行でき，例えば，メモリセルアレイ１１０ａのメモリプロックＢＬＫ３ａでプログラム，読出し又は消去が遂行される時，同時にメモリセルアレイ１１０ｂのメモリプロックＢＬＫ３ｂでプログラム，読出し又は消去が遂行できるものであ」るから，引用発明の「コントローラ１２００」は，複数の「コマンドＣＭＤ，及びアドレスＡＤＤＲ」の対に応じて行われる同時のメモリアクセス動作のために「アドレスデコーダー１２０ａ」及び「アドレスデコーダー１２０ｂ」を設定して，各々を設定した後で同時のメモリアクセス動作の間に，「メモリセルアレイ１１０ａ，１１０ｂ」に同時にアクセスするようにさらに設定しているものと認められる。
　したがって，引用発明の「コントローラ１２００」と，本願発明３５の「コントローラ」は，後記の点で相違するものの，“複数のアクセス線ドライバ回路に結合されたコントローラであって，前記コントローラは，複数のメモリコマンドおよびアドレス対に応じて行われる同時のメモリアクセス動作のために複数のアクセス線ドライバ回路を設定して，前記コントローラは，複数のアクセス線ドライバ回路の各々を設定した後で前記同時のメモリアクセス動作の間に，複数のメモリプレーンに同時にアクセスするようにさらに設定された，前記コントローラの点で共通する。
エ　引用発明の「「制御ロジック及び高電圧生成器」１４０ａ」，「「制御ロジック及び高電圧生成器」１４０ｂ」は，「アドレスデコーダー１２０ａ又は１２０ｂに連結され，第1プレーンＰ１又は第２プレーンＰ２のプログラム(書込み)，読出し又は消去の時に要求される多様な電圧を生成し，生成された多様な電圧をアドレスデコーダー１２０ａ又は１２０ｂ提供」するものであるから，本願発明３５の「複数の電源回路であって、前記複数の電源回路の各電源回路は、複数のメモリプレーンのうちの1つのそれぞれに対応付けられ、かっ、複数のアクセス線ドライバ回路の1つのそれぞれに結合され、前記複数の電源回路の各電源回路は、前記複数のアクセス線ドライバ回路のうちの1つのそれぞれに電源を供給するように設定された、前記複数の電源回路」に相当する。
オ　引用発明は「メモリシステム１０００」は，「メモリセルアレイ１１０ａ」及び「メモリセルアレイ１１０ｂ」，「アドレスデコーダー１２０ａ」及び「アドレスデコーダー１２０ｂ」，「コントローラ１２００」，「「制御ロジック及び高電圧生成器」１４０ａ」及び「「制御ロジック及び高電圧生成器」１４０ｂ」を含むものであるから，本願発明３５の「装置」に相当する。
　したがって，本願発明３５と引用発明との間には，以下の一致点と相違点とがある。
〈一致点〉
「複数のメモリプレーンであって，前記複数のメモリプレーンの各メモリプレーンは複数のメモリセルを含む，前記複数のメモリプレーン，
　複数のアクセス線ドライバ回路であって，前記複数のアクセス線ドライバ回路の1つのアクセス線ドライバ回路は前記複数のメモリプレーンのそれぞれのメモリプレーンのアクセス線へ電圧を提供するように構成された，前記複数のアクセス線ドライバ回路，
　前記複数のアクセス線ドライバ回路に結合されたコントローラであって，前記コントローラは，複数のメモリコマンドおよびアドレス対に応じて行われる同時のメモリアクセス動作のために前記複数のアクセス線ドライバ回路を設定して，前記複数のメモリコマンドおよびアドレス対のうちの各メモリコマンドおよびアドレス対を，前記複数のメモリプレーンのうちの，各メモリコマンドおよびアドレス対に関連付けられている其々のメモリプレーンへ振り分けるように設定され，前記コントローラは，前記複数のアクセス線ドライバ回路の各々を設定した後で前記同時のメモリアクセス動作の間に，記複数のメモリプレーンに同時にアクセスするようにさらに設定された，前記コントローラ，および，
　複数の電源回路であって，前記複数の電源回路の各電源回路は，前記複数のメモリプレーンのうちの1つのそれぞれに対応付けられ，かつ，前記複数のアクセス線ドライバ回路の1つのそれぞれに結合され，前記複数の電源回路の各電源回路は，前記複数のアクセス線ドライバ回路のうちの1つのそれぞれに電源を供給するように設定された，前記複数の電源回路
　を含む装置。」
〈相違点３〉
　本願発明３５では「前記コントローラは、各メモリコマンドおよびアドレス対を、各メモリコマンドおよびアドレス対と関連付けられた其々のメモリプレーンへ振り分ける」ものであるのに対して，引用発明では「コントローラ１２００」はそのような振り分けを行っていない点。
（２）相違点についての判断
　上記相違点３は上記相違点１と同様なものであるから，同様の理由で，本願発明３５は，当業者であっても，引用発明及び引用文献２，３に記載の技術に基づいて発明できたものであるとはいえない。
１３　本願発明３６について
　本願発明３６は，本願発明３４または本願発明３５を更に限定したものであるので，同様に，当業者であっても，引用発明及び引用文献２，３に記載の技術に基づいて容易に発明できたものであるとはいえない。
第６　原査定について
＜特許法２９条２項について＞
　審判請求時の補正により，本願発明１ないし３６は上記第３に示したとおりのものとなっており，当業者であっても，拒絶査定において引用された引用文献１ないし３（上記第４の引用文献１ないし３）に基づいて，容易に発明できたものであるとはいえない。したがって，原査定の理由を維持することはできない。
第７　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。