【事件の表示】
　特願２０１８−５６７７２３「強誘電体メモリの中のマルチレベルストレージ」拒絶査定不服審判事件〔平成３０年　１月　４日国際公開, ＷＯ２０１８／００５０１９，令和　１年　８月１５日国内公表，特表２０１９−５２２８６３, 請求項の数（１５）〕について, 次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は, 特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，２０１７年６月６日（パリ条約による優先権主張外国庁受理　２０１６年６月２７日　米国）を国際出願日とする出願であって，令和１年５月１７日付けで拒絶理由通知がされ，令和１年８月２０日に意見書と補正書が提出され，令和１年１１月１１日付けで拒絶査定（原査定）がされ，これに対し，令和２年３月１２日に拒絶査定不服審判の請求がされると同時に手続補正がされたものである。
第２　原査定の概要
　原査定（令和１年１１月１１日付け拒絶査定）の概要は次のとおりである。
　
　本願の請求項１−７，９−１６に係る発明は，以下の引用文献１，２に基づいて，本願の請求項８に係る発明は，以下の引用文献１−３に基づいて，その発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　引　用　文　献　等　一　覧
１．特開平０９−１０２１９１号公報
２．特開２００１−０６７８８０号公報
３．特表２００２−５２９８７６号公報
 
第３　本願発明
　本願請求項１ないし１５に係る発明（以下，それぞれ「本願発明１」ないし「本願発明１５」という。）は，令和２年３月１２日付けの手続補正で補正された特許請求の範囲の請求項１ないし１５に記載された事項により特定される発明であり，以下のとおりのものである。
「【請求項１】
　強誘電体メモリセルを動作させる方法であって、
　センス増幅器において、前記強誘電体メモリセルの誘電体に関連付けられる第１の電荷を受け取ることと、
　第１の時間において前記センス増幅器を活性化させることと、
　前記第１の電荷を受け取った後に前記強誘電体メモリセルと結合されたディジットラインから前記センス増幅器を絶縁することと、
　前記強誘電体メモリセル及び前記センス増幅器と結合された前記ディジットラインから前記センス増幅器を絶縁解除することと、
　前記ディジットラインから前記センス増幅器を絶縁解除した後に、前記センス増幅器において、前記強誘電体メモリセルの分極に関連付けられる第２の電荷を受け取ることと、
　前記第１の時間の後の第２の時間において前記センス増幅器を活性化させることと
を含む、方法。
　　【請求項２】
　前記センス増幅器において前記第１の電荷を受け取ることを少なくとも部分的に開始させるために、前記強誘電体メモリセルと結合されたワードラインを活性化させることをさらに含む、請求項１に記載の方法。
　　【請求項３】
　前記第１の時間において前記センス増幅器を活性化させることに少なくとも部分的に基づいて、ラッチにおいて前記第１の電荷を蓄積することをさらに含む、請求項１に記載の方法。
　　【請求項４】
　前記第２の時間に前記センス増幅器を活性化した後に、前記第１の電荷を前記強誘電体メモリセルに書き込むことをさらに含む、請求項３に記載の方法。
　　【請求項５】
　前記方法は、前記第１の時間に前記センス増幅器を活性化させることに少なくとも部分的に基づいて、前記強誘電体メモリセルの中に記憶されている情報を出力することをさらに含み、
　前記情報を出力することは、前記第２の電荷を受け取ることと重なり合っている、
請求項３に記載の方法。
　　【請求項６】
　前記第２の時間に前記センス増幅器を活性化させる前に、前記第１の電荷を前記強誘電体メモリセルに書き込むことをさらに含む、請求項３に記載の方法。
　　【請求項７】
　第２のセンス増幅器において、第２の強誘電体メモリセルの誘電体に関連付けられる電荷を受け取ることと、
　前記第２のセンス増幅器を活性化させることと、
　前記第２のセンス増幅器を活性化させることに少なくとも部分的に基づいて、前記第２の強誘電体メモリセルの中に記憶されている情報を出力することと
をさらに含む、請求項１に記載の方法。
　　【請求項８】
　前記第１の時間において前記センス増幅器を活性化した後に、前記強誘電体メモリセルと結合されたワードラインを非活性化させることと、
　少なくとも１つのイコライザを使用して、前記強誘電体メモリセルと前記センス増幅器との間のターゲットディジットラインを事前充電することと
をさらに含む、請求項１に記載の方法。
　　【請求項９】
　前記センス増幅器を非活性化させることと、
　前記センス増幅器において前記第２の電荷を受け取ることを少なくとも部分的に開始させるために、前記強誘電体メモリセルと結合されたワードラインを活性化させることと
をさらに含む、請求項１に記載の方法。
　　【請求項１０】
　前記第２の時間において前記センス増幅器を活性化させることは、前記センス増幅器の中のディジットライン間の電圧差を増加させることを含む、請求項１に記載の方法。
　　【請求項１１】
　前記第１の電荷は、第１の極性を有しており、前記第２の電荷は、前記第１の電荷の反対の第２の極性を有している、請求項１に記載の方法。
　　【請求項１２】
　前記第１の電荷および前記第２の電荷は、同じ極性を有している、請求項１に記載の方法。
　　【請求項１３】
　前記センス増幅器が前記第２の時間において活性化されているときに、セルプレートの電圧が前記センス増幅器の基準電圧以下であるかどうかを決定することと、
　前記決定に少なくとも部分的に基づいて、前記第２の時間の後に前記強誘電体メモリセルに前記第２の電荷を書き込むことと
をさらに含む、請求項１に記載の方法。
　　【請求項１４】
　前記第２の時間の後に前記強誘電体メモリセルに前記第１の電荷を書き込むことをさらに含む、請求項１３に記載の方法。
　　【請求項１５】
　前記第１の時間において前記強誘電体メモリセルに前記第１の電荷を書き込むことと、
　前記第１の時間と重なり合う前記第２の時間において前記強誘電体メモリセルに前記第２の電荷を書き込むことと
をさらに含む、請求項１に記載の方法。」
第４　引用文献，引用発明等
１　引用文献１について
ア　本願の優先日前に頒布され，原査定の拒絶の理由に引用された，特開平９−１０２１９１号公報（以下，これを「引用文献１」という。）には，図面とともに次の事項が記載されている。（下線は当審により付与。以下同じ。）
ａ　「【０００１】
【発明の属する技術分野】本発明は
強誘電体材料を容量キャパシタの誘電体に用いたメモリセル
そのメモリセルへのデータのアクセス方法
ｂ　「【００１０】そこで、本発明においては、強誘電体材料の分極を多元的に行わせ、
１つの容量キャパシタにおいて４つの異なる状態を現出させて容量の増大を図っている
強誘電性材料を用いたメモリの電源を遮断した時に、図３中にＡ点、Ｃ点で示す双安定状態が存在することで、分極を利用してデータを記憶することができる。この、Ａ点、Ｃ点の安定状態をここではＦＲＡＭモードと称する
強誘電性材料は強誘電成分とともに常誘電成分も持っており、通常のＤＲＡＭと同様にＣ点、Ｂ点、若しくはＡ点、Ｄ点をデータの記憶に用いることもできる。このＢ点、Ｄ点をここではＤＲＡＭモードと称する
【００１１】
このような、ヒステリシス特性上の４つの安定状態
ワード線１がＬｏｗレベルのときには、Ｄ点、Ｂ点の状態にあり、ワード線１をＬｏｗレベルからＨｉｇｈレベルに変化させる時に、Ｄの状態はＡの状態に変化し、−（Ｐｍａｘ−Ｐｒ）の電荷を放出する。同様に、Ｂの状態は、（Ｐｍａｘ−Ｐｒ）の電荷を放出してＣの状態に遷移する
【００１２】いま、
図４で示すように、複数個のメモリセルＭＣのビット線２とプレート線３を共通とし、センスアンプ回路２０により前記ビット線２の電位を、これと対をなすビット線２’に対して参照電位発生回路２１から供給される参照電位と比較してメモリセルＭＣのデータ読み出しを行う場合を考える
Ｖｄｄを高電位、Ｖｓｓを低電位としたとき、ビット線２及びプレート線３のレベルを（Ｖｄｄ−Ｖｓｓ）／２の電位にプリチャージして、各メモリセルＭＣのワード線１０，１１，１２，〜，１ｎをＬｏｗレベルからＨｉｇｈレベルに変化させるとする。ビット線２，２’の容量をＣB とすれば、Ｄ点、Ｂ点の状態は、Ａ点、Ｃ点の状態に遷移する際に、それぞれ、
　　　−（Ｐｍａｘ−Ｐｒ）／ＣB 、（Ｐｍａｘ−Ｐｒ）／ＣB 
だけビット線電位を変化させる
ビット線電位が確定した後にそれぞれＶｄｄ，Ｖｓｓの電位にすることで、センスアンプ回路２０を活性化する
【００１３】ここで、｜Ｐｍａｘ−Ｐｒ｜ＣB の値が、ビット線に乗るノイズレベルＶｎｏｉｓｅより十分大きい場合は、センスアンプ回路にリファレンス電位Ｖｒｅｆとして（Ｖｄｄ−Ｖｓｓ）／２を供給することにより、Ｂ点の状態でデータを記憶しているメモリセルは、ワード線のＬｏｗレベルからＨｉｇｈレベルへの変化に対応してビット線に（Ｐｍａｘ−Ｐｒ）／ＣB だけの電位変化を起こし、ビット線の電位は、
（Ｖｄｄ−Ｖｓｓ）／２＋（Ｐｍａｘ−Ｐｒ）／ＣB
となる。Ｄ点の状態でデータを記憶しているメモリセルは、同様に、ビット線に−（Ｐｍａｘ−Ｐｒ）／ＣB の電位変化を起こす。
センスアンプ回路２０はビット線対２，２’の差電位を増幅する
【００１４】Ｂ点とＣ点が引き起こすビット線２上の電位変化は、Ｄ点とＡ点を用いても同様に引き起こされる。これは通常のＤＲＡＭの読み出し方法と同様である。この場合、センスアンプ回路２０の参照電位としては、（Ｖｄｄ−Ｖｓｓ）／２の電位を用いればよい。
【００１５】次に、
Ｃ点とＡ点の情報を読み出すことを考える
この様子を図６に示す。この場合は、ビット線レベル、センスアンプ回路２０のＳＡＰ，ＳＡＮノードをそれぞれ低電位レベル（Ｖｓｓ）にプリチャージしておき
【００１６】
以上の２通りの方法を用いることにより、図３に示すところの、Ａ、Ｂ、Ｃ、Ｄの各点に対応する情報を読み出すことができる。ここで、ＦＲＡＭモードの情報を先に読み出してしまうと、ＤＲＡＭモードで保持された情報は破壊される。したがって、読み出し時においては、ＤＲＡＭモードでの読み出しを先に、ＦＲＡＭモードでの読み出しを後で行うことが必要である
 
ｃ　「図１
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
ｄ　「図３
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
ｅ　「図４
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」 
イ　上記ａないしｅからすると，上記引用文献１には，次の発明（以下，「引用発明」という。）が記載されている。
「強誘電体材料を容量キャパシタの誘電体に用いたメモリセルへのデータのアクセス方法であって，
　１つの容量キャパシタの４つの異なる状態である，強誘電性材料を用いたメモリの電源を遮断した時に安定状態である分極を利用してデータを記憶するＡ点，Ｃ点（ＦＲＡＭモードと称する）と，強誘電性材料が強誘電成分とともに持っている常誘電成分を利用したＢ点，Ｄ点（ＤＲＡＭモードと称する）を現出させて容量の増大を図るものであって，ワード線１がＬｏｗレベルのときには，Ｄ点，Ｂ点の状態にあり，ワード線１をＬｏｗレベルからＨｉｇｈレベルに変化させる時には，Ｄの状態はＡの状態に変化し電荷を放出し，同様に，Ｂの状態は電荷を放出してＣの状態に遷移するものであり，
　複数個のメモリセルのビット線２とプレート線３を共通とし，センスアンプ回路２０により前記ビット線２の電位を，これと対をなすビット線２’に対して参照電位発生回路２１から供給される参照電位と比較してメモリセルのデータ読み出しを行う場合であって，
　Ｖｄｄを高電位，Ｖｓｓを低電位としたとき，ビット線２及びプレート線３のレベルを（Ｖｄｄ−Ｖｓｓ）／２の電位にプリチャージして，各メモリセルのワード線をＬｏｗレベルからＨｉｇｈレベルに変化させると，Ｄ点，Ｂ点の状態は，Ａ点，Ｃ点の状態に遷移し，それぞれ，ビット線電位が変化し，ビット線電位が確定した後，センスアンプ回路２０を活性化させ，センスアンプ回路２０でビット線対２，２’の差電位を増幅させ，
　Ｃ点とＡ点の情報を読み出しの場合は，ビット線レベル，センスアンプ回路２０のＳＡＰ，ＳＡＮノードをそれぞれ低電位レベル（Ｖｓｓ）にプリチャージして行い，
　Ａ，Ｂ，Ｃ，Ｄの各点に対応する情報の読み出しにおいては，ＤＲＡＭモードでの読み出しを先に，ＦＲＡＭモードでの読み出しを後で行う，
　強誘電体材料を容量キャパシタの誘電体に用いたメモリセルへのデータのアクセス方法。」
２　引用文献２について
ア　本願の優先日前に頒布され，原査定の拒絶の理由に引用された特開２００１−６７８８０号公報（以下，これを「引用文献２」という。）には，図面とともに次の事項が記載されている。
ａ　「【００１７】（２）
強誘電体キャパシタに対してユニポーラ（単極）パルスを繰り返し印加する，または，直流電圧を継続して印加すると，分極が反転し難くなる現象（インプリント：擦り込み）
【００１８】現象（１）に関しては，近年，Ｆａｔｉｇｕｅ現象がほとんど生じない強誘電体材料および電極材料が研究開発され，問題が解消されつつある。
【００１９】一方，現象（２）に関しては，未だ有効な手段が見いだされていない。しかも，強誘電体メモリ装置を例えばロジックＩＣに搭載するためには，８０℃程度の動作保証が要求されるが，この温度下でインプリントが著しくなることが明らかになっている。
【００２０】以上のように，インプリントによる特性劣化が１Ｔ１Ｃタイプの強誘電体メモリ装置の実用化を阻害する大きな要因であった。
【００２１】
本発明は
インプリントによる特性劣化を防止する強誘電体メモリ装置の動作方法を提供することにある
ｂ　「【００５１】時点ｔ１において，第１制御信号Ｓを論理的低レベル（以下，「Ｌレベル」という。）とし，
第２制御信号／Ｓを論理的高レベル（以下，「Ｈレベル」という。）とする
第２スイッチ部ＳＷ２はオン状態となる
第１サブビット線ＳＢＬに電気的に接続される
【００５２】時点ｔ２において，ワード線ＷＬをＨレベルとする。
【００５３】時点ｔ３において，プレート線ＰＬをＨレベルとする。ここで，強誘電体キャパシタ１０５は，状態０にある場合は状態Ａに遷移し，状態０’にある場合は状態Ａ’に遷移する。
【００５４】時点ｔ４において，第１制御信号ＳをＨレベルとし，
第２制御信号／ＳをＬレベルとする
第２スイッチ部ＳＷ２はオフ状態となる
したがって，ビット線ＢＬは，第１サブビット線ＳＢＬから切り離され
このとき，強誘電体キャパシタ１０５は，状態Ａから状態Ｂに，あるいは，状態Ａ’から状態Ｂ’に遷移する
ｃ　「【００６０】時点ｔ１１において，
第２制御信号／ＳをＨレベルとする
第２スイッチ部ＳＷ２がオン状態となり，第１サブビット線ＳＢＬがビット線ＢＬに電気的に接続され，第１サブビット線ＳＢＬのラッチ電圧がビット線ＢＬに転送される。このとき，強誘電体キャパシタ１０５が状態Ｅにある場合は状態Ｆに遷移し，状態Ｅ’にある場合は状態Ｆ’に遷移する
ｄ　「【００７０】このように，
本発明の実施の形態にかかる強誘電体メモリ１００によれば，所定のメモリセルからのデータ読み出し動作の際
メモリセルに備えられた強誘電体キャパシタに対して
正負パルスが
バランスよく印加される
ｅ　「図１
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
ｆ　「図３
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
ｇ　「図４
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
ｈ　図１によれば，「第１サブビット線ＳＢＬ」は「センスアンプ部１１３」に接続されており，「第２スイッチ部ＳＷ２」のオン・オフで「ビット線ＢＬ」と「センスアンプ部１１３」の絶縁と絶縁解除の制御が行われることが看取できる。
i　図３によれば，「ビット線ＢＬ」は「時点ｔ３」で電圧が変化しており、電荷を受け取ったことが看取できる。
イ　上記ａないしiからすると，上記引用文献２には，次の技術（以下，「引用文献２に記載の技術」という。）が記載されている。
「強誘電体メモリ装置の強誘電体キャパシタのインプリントによる特性劣化を防止するために，電荷を受け取った後にビットラインとセンスアンプ部を絶縁し，その後，絶縁解除することで，強誘電体キャパシタに正負パルスをバランスよく印加させること。」
　
第５　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用発明とを対比する。
（ア）引用発明の「メモリセル」は，「強誘電体材料を容量キャパシタの誘電体に用いた」ものであるから，本願発明１の「強誘電体メモリセル」に相当する。
　また，引用発明は「メモリセルへのデータのアクセス方法」であって，「メモリセル」のデータへアクセスを行う際には，メモリセルを動作させているといえるから，引用発明の「メモリセルへのデータのアクセス方法」は，本願発明１の「強誘電体メモリセルを動作させる方法」に相当する。
（イ）引用発明の「センスアンプ回路２０」は，本願発明１の「センス増幅器」に相当する。
　また，引用発明の「Ｂ点，Ｄ点」は，「強誘電性材料が強誘電成分とともに持っている常誘電成分を利用した」ものであって，また「ワード線１をＬｏｗレベルからＨｉｇｈレベルに変化させる時には，Ｄの状態はＡの状態に変化し電荷を放出し，同様に，Ｂの状態は電荷を放出してＣの状態に遷移するものであ」る。
　してみると，引用発明の「複数個のメモリセルのビット線２とプレート線３を共通とし，センスアンプ回路２０により前記ビット線２の電位を，これと対をなすビット線２’に対して参照電位発生回路２１から供給される参照電位と比較してメモリセルのデータ読み出しを行う場合」において，「ビット線２及びプレート線３のレベルを（Ｖｄｄ−Ｖｓｓ）／２の電位にプリチャージして，各メモリセルのワード線をＬｏｗレベルからＨｉｇｈレベルに変化させると，Ｄ点，Ｂ点の状態は，Ａ点，Ｃ点の状態に遷移し，それぞれ，ビット線電位が変化し，ビット線電位が確定した後，センスアンプ回路２０を活性化させ」た際には，Ｂ点からＣ点，及びＤ点からＡ点の遷移で「センスアンプ回路２０」は誘電体の常誘電成分に関連付けられた電荷を受け取っているものと認められる。
　したがって，引用発明は，本願発明１の「センス増幅器において、前記強誘電体メモリセルの誘電体に関連付けられる第１の電荷を受け取ること」に相当する構成を有しているものと認められる。
　また，引用発明の「ビット線電位が変化し，ビット線電位が確定した後，センスアンプ回路２０を活性化させ」ることは，本願発明１の「第１の時間において前記センス増幅器を活性化させることと」に相当する。
（ウ）引用発明の「Ａ点，Ｃ点」は，「強誘電性材料を用いたメモリの電源を遮断した時に安定状態である分極を利用」したものであるから，「Ｃ点とＡ点の情報を読み出しの場合」に「センスアンプ回路２０」は，メモリセルの分極に関連付けられる電荷を受け取っているものと認められる。
　したがって，引用発明は，本願発明１の「前記センス増幅器において，前記強誘電体メモリセルの分極に関連付けられる第２の電荷を受け取ること」に相当する構成を有しているものと認められる。
（エ）また，引用発明では「Ｃ点とＡ点の情報を読み出しの場合は，ビット線レベル」を「低電位レベル（Ｖｓｓ）にプリチャージして行う」ものであって，そして，その後，「センスアンプ回路２０」による参照電位との比較が行われるものと認められるが，通常であれば，この比較は，ビット線電位が変化し，ビット線電位が確定した後に行うものであり，「センスアンプ回路２０」は，プリチャージ後に活性化されるものと認められる。
　さらに，引用発明は「Ａ，Ｂ，Ｃ，Ｄの各点に対応する情報の読み出しにおいては，ＤＲＡＭモードでの読み出しを先に，ＦＲＡＭモードでの読み出しを後で行う」ものであって，「ＤＲＡＭモード」は，Ｂ点，Ｄ点を利用した読み出しであり，「ＦＲＡＭモード」は，Ａ点，Ｃ点を利用した読み出しである。
　してみると，引用発明は，本願発明１の「前記第１の時間の後の第２の時間において前記センス増幅器を活性化させること」に相当する構成を有しているものと認められる。
　したがって，本願発明１と引用発明との間には，以下の一致点と相違点とがある。
〈一致点〉
「強誘電体メモリセルを動作させる方法であって，
　センス増幅器において，前記強誘電体メモリセルの誘電体に関連付けられる第１の電荷を受け取ることと，
　第１の時間において前記センス増幅器を活性化させることと，
　前記センス増幅器において，前記強誘電体メモリセルの分極に関連付けられる第２の電荷を受け取ることと，
　前記第１の時間の後の第２の時間において前記センス増幅器を活性化させることと
を含む，方法。」
〈相違点１〉
　本願発明１では「前記第１の電荷を受け取った後に前記強誘電体メモリセルと結合されたディジットラインから前記センス増幅器を絶縁することと、前記強誘電体メモリセル及び前記センス増幅器と結合された前記ディジットラインから前記センス増幅器を絶縁解除すること」を含むものであって，「第２の電荷を受け取ることと」が「前記ディジットラインから前記センス増幅器を絶縁解除した後に」受け取ることであるのに対して，引用発明ではその旨の特定がされていない点。
（２）相違点についての判断
　引用文献２には，強誘電体メモリ装置の強誘電体キャパシタのインプリントによる特性劣化を防止するために，電荷を受け取った後にビットライン（本願発明１の「ディジットライン」に相当）とセンスアンプ部（本願発明１の「センス増幅器」に相当）を絶縁し，その後，絶縁解除することで，強誘電体キャパシタに正負パルスをバランスよく印加させることが記載されている。
　しかしながら，引用文献２に記載される技術は，絶縁解除の後に第２の電荷を受け取るものではなく，また，絶縁解除を行うのは，インプリント現象を抑制するために，強誘電体キャパシタに正負パルスをバランスよく印加させるためであるから，引用発明に引用文献２に記載の技術を適用する理由が存在しない。　
　また，誘電体に関連付けられた第１の電荷を受け取った後に，ディジットラインからセンス増幅器を絶縁し，分極に関連付けられた第２の電荷を受け取る前に，ディジットラインとセンス増幅器の絶縁解除を行うことが周知の技術であったとも認められない。　
　したがって，本願発明１が引用発明及び引用文献２に記載の技術に基づき当業者が容易に構成し得たものであるとはいえない。
　　　　
２　本願発明２ないし１５について
　本願発明２ないし１５は，本願発明１を更に限定したものであるので，同様に，当業者であっても引用発明及び引用文献２に記載の技術に基づいて容易に発明をすることができたものであるとはいえない。
　　
第６　原査定について
＜特許法２９条２項について＞
　審判請求時の補正により，本願発明１乃至１５は上記第３に示したとおりのものとなっており，当業者であっても，拒絶査定において引用された引用文献１及び引用文献２（上記第４の引用文献１及び２）に基づいて，容易に発明できたものとはいえない。したがって，原査定の理由を維持することはできない。
第７　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。