(57)【要約】  半導体装置は、半導体基板上に形成されたゲート電極と、前記半導体基板中、前記ゲート電極のそれぞれ第1の側壁面および第2の側壁面に対応した第1および第２の側に形成された、ソースおよびドレインエクステンション領域と、前記半導体基板上に、前記ゲート電極の前記第１の側から前記ゲート電極の第1の側壁面を連続して覆うように形成された第1の圧電材料パターンと、前記半導体基板上に、前記ゲート電極の前記第２の側から前記ゲート電極の第２の側壁面を連続して覆うように形成された第２の圧電材料パターンと、前記半導体基板中、前記ソースエクステンション領域およびドレインエクステンションのそれぞれ外側に形成されたソースおよびドレイン領域と、を備える。
2007096976.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート電極と、
前記半導体基板中、前記ゲート電極のそれぞれ第1の側壁面および第2の側壁面に対応した第1および第２の側に形成された、ソースおよびドレインエクステンション領域と、
前記半導体基板上に、前記ゲート電極の前記第１の側から前記ゲート電極の第1の側壁面を連続して覆う第1の圧電材料パターンと、
前記半導体基板上に、前記ゲート電極の前記第２の側から前記ゲート電極の第２の側壁面を連続して覆う第２の圧電材料パターンと、
前記半導体基板中、前記ソースエクステンション領域およびドレインエクステンションのそれぞれ外側に形成されたソースおよびドレイン領域と、を備えた半導体装置。
【請求項２】
前記ソース領域にはソースコンタクトが形成され、前記ドレイン領域にはドレインコンタクトが形成され、前記ゲート電極にはゲートコンタクトが形成され、前記ソースコンタクトは、さらに前記第１の圧電材料パターンにコンタクトし、前記ドレインコンタクトは、さらに前記第２の圧電材料パターンにコンタクトし、前記ゲート電極は、さらに前記第１および第２の圧電材料パターンにコンタクトする請求項１記載の半導体装置。
【請求項３】
前記第１の圧電材料パターンは、前記半導体基板表面および前記ゲート電極の前記第１の側壁面に直接に接し、前記２の圧電材料パターンは、前記半導体基板表面および前記ゲート電極の前記第２の側壁面に直接に接する請求項１記載の半導体装置。
【請求項４】
前記第１の圧電材料パターンは、前記半導体基板表面および前記ゲート電極の前記第１の側壁面に、第１のシリコン酸化膜を介して接し、前記２の圧電材料パターンは、前記半導体基板表面および前記ゲート電極の前記第２の側壁面に、第２のシリコン酸化膜を介して接する請求項１記載の半導体装置。
【請求項５】
さらに、前記第１の圧電材料パターン上に形成された第１の側壁絶縁膜と、前記第２の圧電材料パターン上に形成された第２の側壁絶縁膜と、を備え、前記ソース領域は、前記半導体基板中、前記第1の側壁絶縁膜の外側に形成され、前記ドレイン領域は、前記第２の側壁絶縁膜の外側に形成される請求項１記載の半導体装置。
【請求項６】
前記第１および第２の圧電材料パターンは、ＰＺＴ，ＰＬＺＴ，ＺｎＯ，ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）のいずれかよりなる請求項１記載の半導体装置。
【請求項７】
前記第1および第２の側壁絶縁膜は、シリコン酸化膜またはシリコン窒化膜よりなることを特徴とする請求項１記載の半導体装置。
【請求項８】
半導体基板上にゲート電極パターンを形成する工程と、
前記ゲート電極パターンをマスクに、前記半導体基板中に第１の不純物元素を導入し、前記半導体基板中、前記ゲート電極パターンの第１および第２の側に、それぞれソースおよびドレインエクステンション領域を形成する工程と、
前記半導体基板上に、前記ゲート電極を覆うように、圧電材料膜を、前記ゲート電極パターンの形状に整合した形状で形成する工程と、
前記半導体基板上に絶縁膜を、前記絶縁膜が前記圧電材料膜を覆うように堆積する工程と、
前記絶縁膜をエッチバックして、前記前記圧電材料膜上、前記ゲート電極パターンの第１の側に第１の側壁絶縁膜を、前記ゲート電極の第２の側に第２の側壁絶縁膜を形成する工程と、
前記ゲート電極パターンおよび前記第１および第２の側壁絶縁膜をマスクに、前記半導体基板中に第２の不純物元素を導入し、前記半導体基板中、前記第１の側壁絶縁膜の外側にソース領域を、前記第２の側壁絶縁膜の外側にドレイン領域を形成する工程を含む半導体装置の製造方法。
【請求項９】
半導体基板上にゲート電極パターンを形成する工程と、
前記ゲート電極パターンをマスクに、前記半導体基板中に第１の不純物元素を導入し、前記半導体基板中、前記ゲート電極パターンの第１および第２の側に、それぞれソースおよびドレインエクステンション領域を形成する工程と、
前記半導体基板上に、前記ゲート電極パターンを覆う絶縁膜を堆積する工程と、
前記絶縁膜をエッチバックして、前記ゲート電極パターンの前記第1および第２の側に、それぞれ第1および第２の側壁絶縁膜を堆積する工程と、
前記ゲート電極パターンおよび前記第1および第２の側壁絶縁膜をマスクに、第２の不純物元素を導入し、前記半導体基板中、前記第１および第２の側壁絶縁膜の外側にソースおよびドレイン領域をそれぞれ形成する工程と、
前記第１および第２の側壁絶縁膜を除去する工程と、
前記半導体基板上に前記ゲート電極パターンを覆う圧電材料膜を堆積する工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に応力印加により動作速度を向上ささた半導体装置、およびかかる半導体装置の製造方法に関する。
【背景技術】
【０００２】
微細化技術の進歩に伴い、今日では１００ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。【０００３】
このような超微細化・超高速トランジスタでは、微細化による単純な高性能化の効果が従来に比較して非常に小さくなる。一方、チャネル領域を走行する電子あるいはホールの移動度は、チャネル領域に印加された応力により大きな影響を受ける。そこで、従来の半導体装置に比較して非常に小さくなったチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１Ａおよび１Ｂは、非特許文献１による、それぞれｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタにおいて動作速度の向上をもたらす理想的な応力分布を示す。【０００５】
図１Ａを参照するに、ｎチャネルＭＯＳトランジスタでは、素子領域１Nを横断してｎ型ポリシリコンゲート電極３Nが形成されており、前記素子領域１Nは、前記ポリシリコンゲート電極３Nにより、ｎ型ソース領域Ｓとｎ型ドレイン領域Ｄに分割されている。【０００６】
同様に図１Ｂのｐ型ＭＯＳトランジスタでは、素子領域１Ｐを横断してｐ型ポリシリコンゲート電極３Ｐが形成されており、前記素子領域１Ｐは、前記ポリシリコンゲート電極３Ｐにより、ｐ型ソース領域Ｓとｐ型ドレイン領域Ｄに分割されている。【０００７】
図１ＡのｎチャネルＭＯＳトランジスタでは、ゲート幅方向およびゲート長方向に引張り応力を印加した場合（面内引張り応力）、前記ゲート電極３Ｎ直下のチャネル領域における電子の移動度が増大し、トランジスタ動作速度が向上するのに対し、図１ＢのｐチャネルＭＯＳトランジスタでは、ゲート幅方向には引張り応力を、ゲート長方向には圧縮応力を印加した場合（一軸性圧縮応力）、前記ゲート電極３Ｐ直下のチャネル領域におけるホールの移動度が増大し、トランジスタの動作速度が向上するのが知られている。【０００８】
ｎチャネルＭＯＳトランジスタにおいて図１Ａのようなゲート長方向に作用する引張り応力をチャネル領域直下に誘起するため、従来、図２Ａに示す構成が提案されている。【０００９】
図２Ａを参照するに、シリコン基板１上に画成された素子領域１Ｎ上には、ゲート絶縁膜２Ｎを介してｎ＋型ポリシリコンゲート電極３Ｎが形成されており、前記シリコン基板１中、前記素子領域１Ｎに対応する部分には、前記ポリシリコンゲート電極３Ｎのそれぞれの側にｎ型ソースエクステンション領域１ａＮおよびｎ型ドレインエクステンション領域１ｂＮが形成されている。【００１０】
また前記ゲート電極３Ｎの両側壁面上には、側壁酸化膜４ｏＮを介してＳｉＮ膜よりなる側壁絶縁膜４ｎＮが形成されており、前記シリコン基板１中、前記素子領域１Ｎの前記側壁絶縁膜４ｎＮよりも外側の部分には、ｎ＋型のソース領域１ｃＮおよびｎ＋型のドレイン領域１ｄＮが形成されている。【００１１】
前記ｎ＋型ソース領域１ｃＮおよびドレイン領域１ｄＮ、さらに前記ｎ＋型ゲート電極５ＧＮ上には、それぞれシリサイド膜５ＳＮ，５ＤＮ，５ＧＮが形成されており、さらに前記シリコン基板１上には、前記シリサイド膜５ＳＮ，５ＤＮ，５ＧＮおよび前記側壁絶縁膜４ｎＮを連続して覆うように、引張り応力を蓄積したＳｉＮ膜６Ｎが形成されている。【００１２】
かかるＳｉＮ膜６Ｎの引張り応力の作用により、前記ゲート電極５ＧＮは、前記シリコン基板１に向かって、基板面に垂直方向に付勢され、その結果、前記ゲート電極５ＧＮ直下のチャネル領域に、前記図１Ａにおいてゲート長方向に引張り応力が印加された場合と同様な歪みが誘起される。【００１３】
一方、  ｐチャネルＭＯＳトランジスタにおいて図１Ｂのようなゲート長方向に作用する圧縮応力をチャネル領域直下に誘起するため、従来、図２Ｂに示す構成が提案されている（非特許文献２）。【００１４】
図２Ｂを参照するに、シリコン基板１上に画成された素子領域１Ｐ上には、ゲート絶縁膜２Ｐを介してｐ＋型ポリシリコンゲート電極３Ｐが形成されており、前記シリコン基板１中、前記素子領域１Ｐに対応する部分には、前記ポリシリコンゲート電極３Ｐのそれぞれの側にｐ型ソースエクステンション領域１ａＰおよびｎ型ドレインエクステンション領域１ｂＰが形成されている。【００１５】
また前記ゲート電極３Ｐの両側壁面上には、側壁酸化膜４ｏＰを介してＳｉＮ膜よりなる側壁絶縁膜４ｎＰが形成されており、前記シリコン基板１中、前記素子領域１Ｐの前記側壁絶縁膜４ｎＰよりも外側の部分には、ｐ＋型のソース領域１ｃＰおよびｐ＋型のドレイン領域１ｄＰが形成されている。【００１６】
前記ｐ＋型ソース領域１ｃＰおよびドレイン領域１ｄＰ、さらに前記ｐ＋型ゲート電極５ＧＰ上には、それぞれシリサイド膜５ＳＰ，５ＤＰ，５ＧＰが形成されており、さらに前記シリコン基板１上には、前記シリサイド膜５ＳＰ，５ＤＰ，５ＧＰおよび前記側壁絶縁膜４ｎＰを連続して覆うように、圧縮応力を蓄積したＳｉＮ膜６Ｐが形成されている。【００１７】
かかるＳｉＮ膜６Ｐの圧縮応力の作用により、前記ゲート電極５ＧＰは、前記シリコン基板１から離間するように、基板面に垂直方向に付勢され、その結果、前記ゲート電極５ＧＰ直下のチャネル領域に、前記図１Ｂにおいてゲート長方向に圧縮応力が印加された場合と同様な歪みが誘起される。【００１８】
しかし、このようなｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを同一基板上に形成して例えばＣＭＯＳ素子を形成しようとすると、図２Ａおよび図２Ｂの構成では、引張り応力膜６Ｎおよび圧縮応力膜６Ｐを別々に形成する必要があり、工程が複雑になる問題点を有している。【００１９】
また従来の方法で製造された応力印加半導体装置では、チャネル領域に印加できる応力のパターンおよび大きさが、半導体装置の製造工程により決定されてしまい、半導体装置の製造後に応力分布を変更するような自由度がない。
【特許文献１】特開２００３−２３４４５５号公報
【特許文献２】特許２７１８７６７号
【非特許文献１】Ota, K. et al. 2005 Symposium on VLSI Technology Digest of Technical Papers pp.138-139
【非特許文献２】Pidin, S., et al., IEDM Tech. Dig. p.213, 2004
【課題を解決するための手段】
【００２０】
一の側面において本発明は、半導体基板と、前記半導体基板上に形成されたゲート電極と、前記半導体基板中、前記ゲート電極のそれぞれ第1の側壁面および第2の側壁面に対応した第1および第２の側に形成された、ソースおよびドレインエクステンション領域と、前記半導体基板上に、前記ゲート電極の前記第１の側から前記ゲート電極の第1の側壁面を連続して覆う第1の圧電材料パターンと、前記半導体基板上に、前記ゲート電極の前記第２の側から前記ゲート電極の第２の側壁面を連続して覆う第２の圧電材料パターンと、前記半導体基板中、前記ソースエクステンション領域およびドレインエクステンションのそれぞれ外側に形成されたソースおよびドレイン領域と、を備えた半導体装置を提供する。【００２１】
他の側面において本発明は、半導体基板上にゲート電極パターンを形成する工程と、前記ゲート電極パターンをマスクに、前記半導体基板中に第１の不純物元素を導入し、前記半導体基板中、前記ゲート電極パターンの第１および第２の側に、それぞれソースおよびドレインエクステンション領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うように、圧電材料膜を、前記ゲート電極パターンの形状に整合した形状で形成する工程と、前記半導体基板上に絶縁膜を、前記絶縁膜が前記圧電材料膜を覆うように堆積する工程と、前記絶縁膜をエッチバックして、前記前記圧電材料膜上、前記ゲート電極パターンの第１の側に第１の側壁絶縁膜を、前記ゲート電極の第２の側に第２の側壁絶縁膜を形成する工程と、前記ゲート電極パターンおよび前記第１および第２の側壁絶縁膜をマスクに、前記半導体基板中に第２の不純物元素を導入し、前記半導体基板中、前記第１の側壁絶縁膜の外側にソース領域を、前記第２の側壁絶縁膜の外側にドレイン領域を形成する工程を含む半導体装置の製造方法を提供する。【００２２】
さらに他の側面において本発明は、半導体基板上にゲート電極パターンを形成する工程と、前記ゲート電極パターンをマスクに、前記半導体基板中に第１の不純物元素を導入し、前記半導体基板中、前記ゲート電極パターンの第１および第２の側に、それぞれソースおよびドレインエクステンション領域を形成する工程と、前記半導体基板上に、前記ゲート電極パターンを覆う絶縁膜を堆積する工程と、前記絶縁膜をエッチバックして、前記ゲート電極パターンの前記第1および第２の側に、それぞれ第1および第２の側壁絶縁膜を堆積する工程と、前記ゲート電極パターンおよび前記第1および第２の側壁絶縁膜をマスクに、第２の不純物元素を導入し、前記半導体基板中、前記第１および第２の側壁絶縁膜の外側にソースおよびドレイン領域をそれぞれ形成する工程と、前記第１および第２の側壁絶縁膜を除去する工程と、前記半導体基板上に前記ゲート電極パターンを覆う圧電材料膜を堆積する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【００２３】
本発明によれば、素子領域表面およびゲート電極パターンの表面を覆って圧電材料膜が形成されるため、半導体装置の駆動状態に応じてチャネル領域に所望の応力を印加することが可能で、半導体装置の動作速度を向上させることができる。特に本発明によれば、チャネル領域のソース端側とドレイン端側で非対称な応力分布を誘起することができ、ｐチャネルあるいはｎチャネルＭＯＳトランジスタのオン状態においてのみ移動度を増加させ、オフ状態において移動度の増大を抑制あるいは低減することが可能となる。またかかる構成によれば、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタで、応力印加構成を変更する必要がなく、半導体装置の製造工程が簡素化される。
【図面の簡単な説明】
【００２４】
【図１Ａ】歪み印加ｎチャネルＭＯＳトランジスタの原理を説明する図である。
【図１Ｂ】歪み印加ｐチャネルＭＯＳトランジスタの原理を説明する図である。
【図２Ａ】従来の歪み印加ｎチャネルＭＯＳトランジスタの構成を説明する図である。
【図２Ｂ】従来の歪み印加ｐチャネルＭＯＳトランジスタの構成を説明する図である。
【図３Ａ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その１）である。
【図３Ｂ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その２）である。
【図３Ｃ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その３）である。
【図３Ｄ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その４）である。
【図３Ｅ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その５）である。
【図３Ｆ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その６）である。
【図３Ｇ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その７）である。
【図３Ｈ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その８）である。
【図４Ａ】本発明によるｐチャネルＭＯＳトランジスタの動作原理を説明する図（その１）である。
【図４Ｂ】本発明によるｐチャネルＭＯＳトランジスタの動作原理を説明する図（その２）である。
【図５Ａ】本発明によるｎチャネルＭＯＳトランジスタの動作原理を説明する図（その１）である。
【図５Ｂ】本発明によるｐチャネルＭＯＳトランジスタの動作原理を説明する図（その２）である。
【図６Ａ】本発明によるｐチャネルＭＯＳトランジスタの動作原理を説明する図（その１）である。
【図６Ｂ】本発明によるｐチャネルＭＯＳトランジスタの動作原理を説明する図（その２）である。
【図７Ａ】本発明によるｎチャネルＭＯＳトランジスタの動作原理を説明する図（その１）である。
【図７Ｂ】本発明によるｐチャネルＭＯＳトランジスタの動作原理を説明する図（その２）である。
【図８】本発明の第２の実施形態によるＣＭＯＳ素子の構成を示す図である。
【図９Ａ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その１）である。
【図９Ｂ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その２）である。
【図９Ｃ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その３）である。
【図９Ｄ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その４）である。
【図９Ｅ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その５）である。
【図９Ｆ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その６）である。
【図９Ｇ】本発明の第１の実施形態によるＣＭＯＳ素子の製造工程を示す図（その７）である。
【符号の説明】
【００２５】
１，２１  シリコン基板
１Ｎ、１Ｐ、２１Ａ，２１Ｂ  素子領域
１ａＮ，１ａＰ，２１ａ，２１ｃ  ソースエクステンション領域
１ｂＮ，１ｂＰ，２１ｂ，２１ｄ  ドレインエクステンション領域
１ｃＮ，１ｃＰ，２１ｅ，２１ｇ  ソース領域
１ｄＮ，１ｄＰ、２１ｆ，２１ｈ  ドレイン領域
２Ｎ，２Ｐ，２２Ａ，２２Ｂ  ゲート絶縁膜
３Ｎ，３Ｐ，２３Ａ，２３Ｂ  ゲート電極
４ＯＮ，４ＯＰ２４ａ，２４ｉ，２４ｂ，２４ｃ，２４ｄ  ゲート側壁酸化膜
４ｎＮ，４ｎＰ，２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ  ゲート側壁絶縁膜
５ｓＮ，５ｄＮ，５ｇＮ  シリサイド層
６Ｎ  引張り応力膜
６Ｐ  圧縮応力膜
２０  半導体装置
２１Ｉ  素子分離構造
２４，２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，４４，４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ  圧電材料膜
２６  層間絶縁膜
２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ，２７Ｅ，２７Ｆ  コンタクトプラグ
【発明を実施するための最良の形態】
【００２６】
［第１の実施形態］
図１Ａ〜１Ｈは、本発明の第１の実施形態によるＣＭＯＳ素子２０の製造工程を示す。【００２７】
図１Ａを参照するに、シリコン基板２１上には素子分離領域２１Ｉにより素子領域２１Ａ，２１Ｂが、それぞれｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタに対応して形成されており、前記素子領域２１Ａでは前記シリコン基板２１上に、ゲート絶縁膜２２Ａを介してポリシリコンゲート電極２３Ａが形成されている。また前記素子領域２１Ｂでは前記シリコン基板２１上に、ゲート絶縁膜２２Ｂを介してポリシリコンゲート電極２３Ｂが形成されている。【００２８】
図３Ａの工程では、前記素子領域２１ＢがレジストパターンＲ１により覆われ、前記素子領域２１ＡにＡｓ、ＰあるいはＳｂなどのｎ型不純物元素が、イオン注入により導入され、前記ゲート電極２３Ａの両側にｎ型ソースおよびドレインエクステンション領域２１ａ，２１ｂが形成される。また図示はしないが、前記素子領域２１Ａでは前記ソースおよびドレインエクステンション領域２１ａ，２１ｂに重畳して、ｐ型ポケット注入領域が、ＩｎやＢなどのｐ型不純物元素を０〜４５度の角度で斜めイオン注入することにより形成されている。前記ポケット注入は、必要に応じて窒素やフッ素、炭素などを加えて実行される。【００２９】
また図３Ａの工程では、前記ソースエクステンション領域およびドレインエクステンション領域２１ａ，２１ｂの形成の際に、前記ゲート電極２３Ａ上に厚さが５〜２０ｎｍのスペーサ層を形成して実行し、前記ソースおよびドレインエクステンション領域２１ａ，２１ｂとゲート電極２３Ａのオーバーラップを最適化することも可能である。【００３０】
次に図３Ｂの工程において前記素子領域２１ＡをレジストパターンＲ２により覆い、前記素子領域２１ＢにＢあるいはＢＦ2などのｐ型不純物元素を、イオン注入により導入し、前記ゲート電極２３Ｂの両側にｐ型ソースおよびドレインエクステンション領域２１ｃ，２１ｄを形成する。また図示はしないが、前記素子領域２１Ｂでは前記ソースおよびドレインエクステンション領域２１ｃ，２１ｄに重畳して、ｎ型ポケット注入領域が、ＳｂやＡｓ、あるいはＰなどのｎ型不純物元素を０〜４５度の角度で斜めイオン注入することにより形成されている。前記ポケット注入は、必要に応じて窒素やフッ素、炭素などを加えて実行される。【００３１】
また図３Ｂの工程では、前記ソースエクステンション領域およびドレインエクステンション領域２１ｃ，２１ｄの形成の際に、前記ゲート電極２３Ｂ上に厚さが５〜２０ｎｍのスペーサ層を形成して実行し、前記ソースおよびドレインエクステンション領域２１ｃ，２１ｄとゲート電極２３Ｂのオーバーラップを最適化することも可能である。【００３２】
次に図３Ｃの工程において前記シリコン基板２１上に、前記ゲート電極２３Ａ，２３Ｂを連続して覆うようにシリコン酸化膜２４ｉをＣＶＤ法などにより、５０ｎｍ以下の膜厚に形成し、さらにその上にＰＺＴあるいはＺｎＯなどの圧電材料膜２４をＣＶＤ法により、例えば２０ｎｍの膜厚に形成する。【００３３】
前記圧電材料膜２４としてＰＺＴ膜をＣＶＤ法により形成する場合には、例えばＰｂの原料としてＰｂ（Ｃ11Ｈ19Ｏ2）2を，Ｚｒの原料としてＺｒ（Ｃ9Ｈ15Ｏ2）4を，Ｔｉの原料としてＴｉ（Ｏ−ｉＣ3Ｈ7）2（Ｃ11Ｈ19Ｏ2）2を使い、５５０℃以下の基板温度において成膜を行うことができる。【００３４】
さらに図３Ｃの工程において前記圧電材料膜２４を酸素雰囲気中、８００〜９００℃の温度で数秒間急速熱処理（ＲＴＯ）し、前記圧電材料膜２４を結晶化させ、同時に先に図３Ａ，３Ｂの工程で導入された不純物元素を活性化する。【００３５】
次に図３Ｄの工程において前記圧電材料膜２４上にシリコン窒化膜２５をＣＶＤ法により、１５０ｎｍ以下の膜厚に形成し、さらに図３Ｅの工程でこれを、その下の圧電材料膜２４を含めて高密度プラズマエッチング装置を使ってエッチバックし、図３Ｅに示すように、前記素子領域２１Ａにおいてはゲート電極２３Ａの第１の側壁面上にシリコン側壁酸化膜パターン２４ａおよび側壁圧電膜パターン２４Ａを介して、側壁シリコン窒化膜パターン２５Ａが、また前記ゲート電極２３Ａの第２の側壁面上に、シリコン側壁酸化膜パターン２４ｂおよび側壁圧電膜パターン２４Ｂを介して、側壁シリコン窒化膜パターン２５Ｂが担持され、前記素子領域２１Ｂにおいてはゲート電極２３Ｂの第１の側壁面上にシリコン側壁酸化膜パターン２４ｃおよび側壁圧電膜パターン２４Ｃを介して、側壁シリコン窒化膜パターン２５Ｃが、また前記ゲート電極２３Ｂの第２の側壁面上に、シリコン側壁酸化膜パターン２４ｄおよび側壁圧電膜パターン２４Ｄを介して、側壁シリコン窒化膜パターン２５ＤＢが担持された構造が得られる。【００３６】
次に図３Ｆの工程において、前記素子領域２１ＢをレジストパターンＲ３で覆い、前記素子領域２１ＡにＰあるいはＡｓなどのｎ型不純物元素をイオン注入し、前記素子領域２１Ａ内において前記シリコン基板２１中、前記側壁絶縁膜２５Ａ，２５Ｂのそれぞれ外側に、ｎ+型のソース拡散領域２１ｅおよびドレイン拡散領域２１ｆを形成する。【００３７】
次に図３Ｇの工程において前記レジストパターンＲ３は除去され、前記素子領域２１ＡをレジストパターンＲ４で覆い、前記素子領域２１ＢにＢあるいはＢＦ2などのｐ型不純物元素をイオン注入により導入し、前記素子領域２１Ｂにおいて前記シリコン基板２１中、前記側壁絶縁膜２５Ａ，２５Ｂのそれぞれ外側に、ｐ+型のソース拡散領域２１ｇおよびドレイン拡散領域２１ｈを形成する。【００３８】
さらに図３Ｈの工程において前記レジストＲ４は除去され、前記ソース領域２１ｅ，ドレイン領域２１ｆ，ソース領域２１ｇ，ドレイン領域２１ｈの活性化を行った後、さらに前記シリコン基板２１上に層間絶縁膜２６が形成され、さらに前記層間絶縁膜２６中に、それぞれ前記ソース領域２１ｅ，ゲート電極２３Ａ，ドレイン領域２１ｆ，ソース領域２１ｇ，ゲート電極２３Ｂ，ドレイン領域２１ｈとコンタクトするコンタクトプラグ２７Ａ〜２７Ｆが形成されている。なお、図示はしていないが、前記前記ソース領域２１ｅ，ゲート電極２３Ａ，ドレイン領域２１ｆ，ソース領域２１ｇ，ゲート電極２３Ｂ，ドレイン領域２１ｈの表面には、それぞれ低抵抗シリサイドパターンが形成されている。【００３９】
なお、本実施例では、圧電材料膜を有する側壁構造形成後にソースおよびドレイン領域を形成しているが、ソースおよびドレイン領域形成用のダミー側壁構造を注入マスクとしてシリコン酸化膜やシリコン窒化膜を用いて形成したのち、ダミー側壁構造をウェットエッチング等で除去し、圧電材料膜を堆積後ＲＴＯ処理にて活性化処理をし、シリコンチッ化膜等を堆積した後エッチバックをして圧電材料膜を有する側壁構造を形成するなど、その形成順序には頓着しない。【００４０】
ここで前記コンタクトプラグ２７Ａは前記側壁圧電膜パターン２４Ａにもコンタクトしており、前記コンタクトプラグ２７Ｂは前記側壁圧電膜パターン２４Ａ，２４Ｂの双方に前記ゲート電極２３Ａ上においてコンタクトしており、また前記コンタクトプラグ２７Ｃは前記側壁圧電膜パターン２４Ｂにもコンタクトしている。【００４１】
同様に、前記コンタクトプラグ２７Ｄは前記側壁圧電膜パターン２４Ｃにもコンタクトしており、前記コンタクトプラグ２７Ｅは前記側壁圧電膜パターン２４Ｃ，２４Ｄの双方に前記ゲート電極２３Ｂ上においてコンタクトしており、また前記コンタクトプラグ２７Ｆは前記側壁圧電膜パターン２４Ｄにもコンタクトしている。【００４２】
次に、このようにして形成されたｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの動作を、図４Ａ〜図７Ｂを参照しながら説明する。【００４３】
図４Ａ，４Ｂは、図３Ｈの素子領域２１Ｂに形成されたｐチャネルＭＯＳトランジスタのオン／オフ動作モードを示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。【００４４】
図４Ａ，４Ｂは、前記圧電材料膜２４として、前記ソース電極２７Ｄからゲート電極２３Ｂに向かう方向、および前記ゲート電極２３Ｂからドレイン電極２７Ｆに向かう方向を「順方向」と定義し、前記「順方向」に負電圧が印加された場合に前記圧電材料膜に伸張が発生し、正電圧が印加された場合に収縮が発生するように分極が形成されている場合に対応する。【００４５】
図４Ａを参照するに、前記ソース電極２７Ｄは接地されており（ＶＳ＝ＧＮＤ）前記ドレイン電極２７Ｆには−１Ｖの電源電圧が印加（ＶＤ＝―１Ｖ））されているが、ゲート電極２３Ｂ（２７Ｅ）への印加電圧は０Ｖ（ＶＧ＝０Ｖ）であり、トランジスタはオフになっている。【００４６】
この場合、前記側壁圧電膜パターン２４Ｄには、前記ドレイン電極２７Ｆとゲート電極２３Ｂの間には−１Ｖの電圧が印加され、その結果前記圧電膜パターン２４Ｄは図中に矢印で示したように膨張し、その下のシリコン基板２１に、その結晶格子をゲート長方向に伸張しようとする応力を印加する。このような応力は、前記ゲート電極２３Ｂ直下のチャネル領域において、ドレイン端側からゲート長方向に作用する圧縮応力を誘起する。一方、図４Ａの状態ではソース領域とチャネル領域との間には何ら応力は印加されず、このため、トランジスタのドレイン端におけるシリコンのバンド構造の変調はわずかであり、トランジスタのオフ電流が増大することがない。【００４７】
一方、図４Ｂの状態では、前記ゲート電極２３Ｂに−１Ｖのゲート電圧が印加され（ＶＧ＝―１Ｖ）、トランジスタはオン状態にあるが、前記ゲート電極２３Ｂとドレイン電極２７Ｆの間には電位差はなく、このため前記側壁圧電膜パターン２４Ｄには電界が印加されることはない。一方、前記ゲート電極２３Ｂとソース電極２７Ｄとの間には電位差が生じるため、前記側壁圧電膜パターン２４Ｃには駆動電界が印加され、その結果、前記圧電膜パターン２４Ｃは図中に矢印で示したように膨張し、その結果、前記ゲート電極２３Ｂ直下のチャネル領域に、ソース端側からゲート長方向に作用する圧縮応力が印加される。これにより、前記ｐチャネルＭＯＳトランジスタのオン電流が増加し、動作速度が向上する。【００４８】
図５Ａ，５Ｂは、図３Ｈの素子領域２１Ａに形成されたｎチャネルＭＯＳトランジスタのオン／オフ動作モードを示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。【００４９】
図５Ａ，５Ｂは、前記圧電材料膜２４として、前記ソース電極２７Ａからゲート電極２３Ａに向かう方向、および前記ゲート電極２３Ａからドレイン電極２７Ｃに向かう方向を「順方向」と定義し、前記「順方向」に負電圧が印加された場合に前記圧電材料膜に伸張が発生し、正電圧が印加された場合に収縮が発生するように分極が形成されている場合に対応する。【００５０】
図５Ａを参照するに、前記ソース電極２７Ａは接地されており（ＶＳ＝ＧＮＤ）前記ドレイン電極２７Ｃには＋１Ｖの電源電圧が印加（ＶＤ＝＋１Ｖ））されているが、ゲート電極２３Ａ（２７Ｂ）への印加電圧は０Ｖ（ＶＧ＝０Ｖ）であり、トランジスタはオフになっている。【００５１】
この場合、前記ドレイン電極２７Ｃとゲート電極２３Ａの間には＋１Ｖの電圧が印加され、その結果前記圧電膜パターン２４Ｃは図中に矢印で示したように収縮し、その下のシリコン基板２１に、その結晶格子をゲート長方向に圧縮しようとする応力を印加する。このような応力は、前記ゲート電極２３Ａ直下のチャネル領域において、ドレイン端側からゲート長方向に作用する引張り応力を誘起する。一方、図５Ａの状態ではソース領域とチャネル領域との間には何ら応力は印加されず、このため、チャネル領域ソース端側におけるＳｉ結晶のバンド構造の変調はわずかであり、オフ電流が増大することがない。【００５２】
一方、図５Ｂの状態では、前記ゲート電極２３Ａに＋１Ｖのゲート電圧が印加され（ＶＧ＝＋１Ｖ）、トランジスタはオン状態にあるが、前記ゲート電極２３Ａとドレイン電極２７Ｃの間には電位差はなく、チャネル領域のドレイン端側で応力が印加されることはない。一方、前記ゲート電極２３Ａとソース電極２７Ａとの間には電位差が生じるため、前記側壁圧電膜パターン２４Ａには駆動電界が印加され、その結果、前記圧電膜パターン２４Ａは図中に矢印で示したように収縮し、その結果、前記ゲート電極２３Ａ直下のチャネル領域に、ソース端側からゲート長方向に作用する引張り応力が印加される。これにより、前記ｎチャネルＭＯＳトランジスタのオン電流が増加し、動作速度が向上する。【００５３】
図６Ａ，6Ｂは、前記ｐチャネルＭＯＳトランジスタの別のオン／オフ動作モードを示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。【００５４】
図６Ａ，６Ｂは、前記圧電材料膜２４として、前記ソース電極２７Ｄからゲート電極２３Ｂに向かう方向、および前記ドレイン電極２７Ｆからにゲート電極２３Ｂ向かう方向を「順方向」と定義し、前記「順方向」に負電圧が印加された場合に前記圧電材料膜に伸張が発生し、正電圧が印加された場合に収縮が発生するように分極が形成されている場合に対応する。【００５５】
図６Ａを参照するに、前記ソース電極２７Ｄは接地されており（ＶＳ＝ＧＮＤ）前記ドレイン電極２７Ｆには−１Ｖの電源電圧が印加（ＶＤ＝―１Ｖ））されているが、ゲート電極２３Ｂ（２７Ｅ）への印加電圧は０Ｖ（ＶＧ＝０Ｖ）であり、トランジスタはオフになっている。【００５６】
この場合、前記側壁圧電膜パターン２４Ｄには、前記ドレイン電極２７Ｆとゲート電極２３Ｂの間には−１Ｖの電圧が印加され、その結果前記圧電膜パターン２４Ｄは図中に矢印で示したように膨張し、その下のシリコン基板２１に、その結晶格子をゲート長方向に圧縮しようとする応力を印加する。このような応力は、前記ゲート電極２３Ｂ直下のチャネル領域において、ゲート長方向に作用する引張り応力を誘起する。その結果、Ｓｉ結晶のバンド構造が前記ドレイン端において、ソース・ドレイン間電流が減少するように変調され、トランジスタのオフ電流が減少する。【００５７】
図６Ｂの状態では、前記ゲート電極２３Ｂに−１Ｖのゲート電圧が印加され（ＶＧ＝―１Ｖ）、トランジスタはオン状態にあるが、前記ゲート電極２３Ｂとドレイン電極２７Ｆの間には電位差はなく、このため前記側壁圧電膜パターン２４Ｄがドレイン端に応力が印加することはない。一方、前記ゲート電極２３Ｂとソース電極２７Ｄとの間には電位差が生じるため、前記側壁圧電膜パターン２４Ｃには駆動電界が印加され、その結果、前記圧電膜パターン２４Ｃは図中に矢印で示したように膨張し、その結果、前記ゲート電極２３Ｂ直下のチャネル領域には、ソース端から、ゲート長方向に作用する圧縮応力が印加される。これにより、前記ｐチャネルＭＯＳトランジスタのオン電流が増加し、動作速度が向上する。【００５８】
図７Ａ，７Ｂは、前記ｎチャネルＭＯＳトランジスタの別のオン／オフ動作モードを示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。【００５９】
図７Ａ，７Ｂは、前記圧電材料膜２４として、前記ソース電極２７Ａからゲート電極２３Ａに向かう方向、および前記ドレイン電極２７Ｃからゲート電極２３Ａに向かう方向を「順方向」と定義し、前記「順方向」に負電圧が印加された場合に前記圧電材料膜に伸張が発生し、正電圧が印加された場合に収縮が発生するように分極が形成されている場合に対応する。【００６０】
図７Ａを参照するに、前記ソース電極２７Ａは接地されており（ＶＳ＝ＧＮＤ）前記ドレイン電極２７Ｃには＋１Ｖの電源電圧が印加（ＶＤ＝＋１Ｖ））されているが、ゲート電極２３Ａ（２７Ｂ）への印加電圧は０Ｖ（ＶＧ＝０Ｖ）であり、トランジスタはオフになっている。【００６１】
この場合、前記ドレイン電極２７Ｃとゲート電極２３Ａの間には＋１Ｖの電圧が印加され、その結果前記圧電膜パターン２４Ｃは図中に矢印で示したように伸張し、その下のシリコン基板２１に、その結晶格子をゲート長方向に伸張しようとする応力を印加する。このような応力は、前記ゲート電極２３Ａ直下のチャネル領域において、ドレイン端側からゲート長方向に作用する圧縮応力を誘起する。このため、チャネル領域のドレイン側においてＳｉ結晶のバンド構造が変調され、オフ電流が減少する。一方、図７Ａの状態ではソース領域とチャネル領域との間には何ら応力は印加されない。【００６２】
一方、図７Ｂの状態では、前記ゲート電極２３Ａに＋１Ｖのゲート電圧が印加され（ＶＧ＝＋１Ｖ）、トランジスタはオン状態にあるが、前記ゲート電極２３Ａとドレイン電極２７Ｃの間には電位差はなく、チャネル領域のドレイン端側で応力が印加されることはない。一方、前記ゲート電極２３Ａとソース電極２７Ａとの間には電位差が生じるため、前記側壁圧電膜パターン２４Ａには駆動電界が印加され、その結果、前記圧電膜パターン２４Ａは図中に矢印で示したように収縮し、その結果、前記ゲート電極２３Ａ直下のチャネル領域に、ソース端側からゲート長方向に作用する引張り応力が印加される。これにより、前記ｎチャネルＭＯＳトランジスタのオン電流が増加し、動作速度が向上する。【００６３】
図８は、本実施形態の一変形例によるＣＭＯＳ素子の構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。【００６４】
図８を参照するに、本実施例では前記圧電材料膜２４Ａ，２４Ｂがポリシリコンゲート電極２３Ａ上に直接に形成されており、間のＣＶＤ酸化膜２４ａ，２４ｂ，２４ｃ，２４ｄが省略されている。
［第２の実施形態］
次に本発明の第２の実施形態によるＣＭＯＳ素子４０の製造工程を、図９Ａ〜９Ｇを参照しながら説明する。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。【００６５】
図９Ａを参照するに、図９Ａの工程は先の図３Ｂの工程に引き続いて実行され、前記図３Ｂの構造上にシリコン酸化膜あるいはシリコン窒化膜よりなる絶縁膜４４がＣＶＤ法により形成される。さらに前記絶縁膜４４をエッチバックすることにより、図９Ｂの工程において前記ゲート電極２３Ａのそれぞれの側壁面上に、側壁絶縁膜４４Ａ，４４Ｂが、また前記ゲート電極２３Ｂのそれぞれの側壁面上に、側壁絶縁膜４４Ｃ，４４Ｄが形成される。【００６６】
次に図９Ｃの工程において、前記素子領域２１Ａにｎ型不純物元素を、また前記素子領域２１Ｂにｐ型不純物元素を、それぞれのマスクプロセスを使ったイオン注入により導入し、前記素子領域２１Ａにおいては、前記シリコン基板２１中、側壁絶縁膜４４Ａ，４４Ｂのそれぞれ外側に、ｎ+型のソースおよびドレイン領域２１ｅ，２１ｆを、また、前記素子領域２１Ｂにおいては、前記シリコン基板２１中、側壁絶縁膜４４Ｃ，４４Ｄのそれぞれ外側に、ｐ+型のソースおよびドレイン領域２１ｇ，２１ｈを形成する。なお、図示していないが活性化アニール後、低抵抗シリサイドパターンがソースおよびドレイン領域には形成されている。【００６７】
さて、本実施形態では、次に図９Ｄの工程において前記側壁絶縁膜４４Ａ〜４４Ｄをウェットエッチングにより除去しており、図９Ｅの工程において、前記シリコン基板２１の表面および露出したポリシリコンゲート電極２３Ａ，２３Ｂを覆うように、先の圧電材料膜２４と同様な圧電材料膜４５が、先のＣＶＤ酸化膜２４ｉと同様なＣＶＤ酸化膜４５ｉを介して、ＣＶＤ法により形成される。なお、本実施例では側壁絶縁膜４４Ａ〜４４Ｄ除去にウェットエッチングを用いているが、それにこだわらず等方性の選択ドライエッチング等を用いて除去してもよい。【００６８】
さらに図９Ｆの工程において、前記図９Ｅの構造上にシリコン窒化膜あるいはＡｌ2Ｏ3膜など、水素を遮断できる膜４６を、ＣＶＤ法により、前記圧電材料膜４５を連続的覆うように形成する。【００６９】
さらに図９Ｇの工程において、前記図９Ｆの構造上に層間絶縁膜２６を、先の図３Ｈの工程と同様に形成し、さらに前記層間絶縁膜２６中にコンタクトプラグ２７Ａ〜２７Ｆを、先と同様に形成することにより、ＣＭＯＳ素子４０が得られる。【００７０】
図９ＧのＣＭＯＳ素子４０では、圧電材料膜４５が水素阻止膜４６により保護されており、圧電材料膜４５の阻止特性の劣化を効果的に回避することができる。【００７１】
また、本実施例では図９ＧによるとｐチャネルおよびｎチャネルＭＯＳトランジスタ間で圧電材料膜が連続に存在しているが、必要に応じてドライエッチング等でｐチャネルおよびｎチャネルＭＯＳトランジスタ間で圧電材料膜を分離してもよい。【００７２】
なお本発明において、前記圧電材料膜としては、ＰＺＴ膜以外にも、ＰＬＺＴ，ＺｎＯ，ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）などを使うことができる。【００７３】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【００７４】
本発明によれば、素子領域表面およびゲート電極パターンの表面を覆って圧電材料膜が形成されるため、半導体装置の駆動状態に応じてチャネル領域に所望の応力を印加することが可能で、半導体装置の動作速度を向上させることができる。特に本発明によれば、チャネル領域のソース端側とドレイン端側で非対称な応力分布を誘起することができ、ｐチャネルあるいはｎチャネルＭＯＳトランジスタのオン状態においてのみ移動度を増加させ、オフ状態において移動度の増大を抑制あるいは低減することが可能となる。またかかる構成によれば、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタで、応力印加構成を変更する必要がなく、半導体装置の製造工程が簡素化される。
【図１Ａ】
2007096976.tif 000003
【図１Ｂ】
2007096976.tif 000004
【図２Ａ】
2007096976.tif 000005
【図２Ｂ】
2007096976.tif 000006
【図３Ａ】
2007096976.tif 000007
【図３Ｂ】
2007096976.tif 000008
【図３Ｃ】
2007096976.tif 000009
【図３Ｄ】
2007096976.tif 000010
【図３Ｅ】
2007096976.tif 000011
【図３Ｆ】
2007096976.tif 000012
【図３Ｇ】
2007096976.tif 000013
【図３Ｈ】
2007096976.tif 000014
【図４Ａ】
2007096976.tif 000015
【図４Ｂ】
2007096976.tif 000016
【図５Ａ】
2007096976.tif 000017
【図５Ｂ】
2007096976.tif 000018
【図６Ａ】
2007096976.tif 000019
【図６Ｂ】
2007096976.tif 000020
【図７Ａ】
2007096976.tif 000021
【図７Ｂ】
2007096976.tif 000022
【図８】
2007096976.tif 000023
【図９Ａ】
2007096976.tif 000024
【図９Ｂ】
2007096976.tif 000025
【図９Ｃ】
2007096976.tif 000026
【図９Ｄ】
2007096976.tif 000027
【図９Ｅ】
2007096976.tif 000028
【図９Ｆ】
2007096976.tif 000029
【図９Ｇ】
2007096976.tif 000030
【手続補正書】
【提出日】平成20年7月15日(2008.7.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート電極と、
前記半導体基板中、前記ゲート電極のそれぞれ第1の側壁面および第2の側壁面に対応した第1および第２の側に形成された、ソースおよびドレインエクステンション領域と、
前記半導体基板上に、前記ゲート電極の前記第１の側から前記ゲート電極の第1の側壁面を連続して覆う第1の圧電材料パターンと、
前記半導体基板上に、前記ゲート電極の前記第２の側から前記ゲート電極の第２の側壁面を連続して覆う第２の圧電材料パターンと、
前記半導体基板中、前記ソースエクステンション領域およびドレインエクステンションのそれぞれ外側に形成されたソースおよびドレイン領域と、
前記第１および第２の圧電材料パターンに電圧を印加するコンタクトと、を備えた半導体装置。
【請求項２】
前記ソース領域にはソースコンタクトが形成され、前記ドレイン領域にはドレインコンタクトが形成され、前記ゲート電極にはゲートコンタクトが形成され、前記ソースコンタクトは、さらに前記第１の圧電材料パターンにコンタクトし、前記ドレインコンタクトは、さらに前記第２の圧電材料パターンにコンタクトし、前記ゲート電極は、さらに前記第１および第２の圧電材料パターンにコンタクトする請求項１記載の半導体装置。
【請求項３】
前記第１の圧電材料パターンは、前記半導体基板表面および前記ゲート電極の前記第１の側壁面に直接に接し、前記２の圧電材料パターンは、前記半導体基板表面および前記ゲート電極の前記第２の側壁面に直接に接する請求項１記載の半導体装置。
【請求項４】
前記第１の圧電材料パターンは、前記半導体基板表面および前記ゲート電極の前記第１の側壁面に、第１のシリコン酸化膜を介して接し、前記２の圧電材料パターンは、前記半導体基板表面および前記ゲート電極の前記第２の側壁面に、第２のシリコン酸化膜を介して接する請求項１記載の半導体装置。
【請求項５】
さらに、前記第１の圧電材料パターン上に形成された第１の側壁絶縁膜と、前記第２の圧電材料パターン上に形成された第２の側壁絶縁膜と、を備え、前記ソース領域は、前記半導体基板中、前記第1の側壁絶縁膜の外側に形成され、前記ドレイン領域は、前記第２の側壁絶縁膜の外側に形成される請求項１記載の半導体装置。
【請求項６】
前記第１および第２の圧電材料パターンは、ＰＺＴ，ＰＬＺＴ，ＺｎＯ，ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）のいずれかよりなる請求項１記載の半導体装置。
【請求項７】
前記第1および第２の側壁絶縁膜は、シリコン酸化膜またはシリコン窒化膜よりなることを特徴とする請求項１記載の半導体装置。
【請求項８】
半導体基板上にゲート電極パターンを形成する工程と、
前記ゲート電極パターンをマスクに、前記半導体基板中に第１の不純物元素を導入し、前記半導体基板中、前記ゲート電極パターンの第１および第２の側に、それぞれソースおよびドレインエクステンション領域を形成する工程と、
前記半導体基板上に、前記ゲート電極を覆うように、圧電材料膜を、前記ゲート電極パターンの形状に整合した形状で形成する工程と、
前記半導体基板上に絶縁膜を、前記絶縁膜が前記圧電材料膜を覆うように堆積する工程と、
前記絶縁膜をエッチバックして、前記圧電材料膜上、前記ゲート電極パターンの第１の側に第１の側壁絶縁膜を、前記ゲート電極の第２の側に第２の側壁絶縁膜を形成する工程と、
前記ゲート電極パターンおよび前記第１および第２の側壁絶縁膜をマスクに、前記半導体基板中に第２の不純物元素を導入し、前記半導体基板中、前記第１の側壁絶縁膜の外側にソース領域を、前記第２の側壁絶縁膜の外側にドレイン領域を形成する工程と、
前記圧電材料膜に電圧を印加するコンタクトを形成する工程と、を含む半導体装置の製造方法。
【請求項９】
半導体基板上にゲート電極パターンを形成する工程と、
前記ゲート電極パターンをマスクに、前記半導体基板中に第１の不純物元素を導入し、前記半導体基板中、前記ゲート電極パターンの第１および第２の側に、それぞれソースおよびドレインエクステンション領域を形成する工程と、
前記半導体基板上に、前記ゲート電極パターンを覆う絶縁膜を堆積する工程と、
前記絶縁膜をエッチバックして、前記ゲート電極パターンの前記第1および第２の側に、それぞれ第1および第２の側壁絶縁膜を堆積する工程と、
前記ゲート電極パターンおよび前記第1および第２の側壁絶縁膜をマスクに、第２の不純物元素を導入し、前記半導体基板中、前記第１および第２の側壁絶縁膜の外側にソースおよびドレイン領域をそれぞれ形成する工程と、
前記第１および第２の側壁絶縁膜を除去する工程と、
前記半導体基板上に前記ゲート電極パターンを覆う圧電材料膜を堆積する工程と、
前記圧電材料膜に電圧を印加するコンタクトを形成する工程と、を含む半導体装置の製造方法。
【国際調査報告】
2007096976.tif 000031
2007096976.tif 000032
2007096976.tif 000033
2007096976.tif 000034