(57)【要約】  ＰＤＰの電極間に印加する初期化パルス等の電圧の大きさを低減することなく、消費電力及び部品点数を低減するＰＤＰ駆動装置を提供することを課題とする。  ＰＤＰ駆動装置は、維持電極と、走査電極と、アドレス電極とを有するプラズマディスプレイパネル（ＰＤＰ）を駆動する。ＰＤＰ駆動装置は、電気的に直列に接続されたハイサイドスイッチ素子と、ローサイドスイッチ素子とを含む。ハイサイドスイッチ素子とローサイドスイッチ素子の接続点から、プラズマディスプレイパネルの維持電極、走査電極及びアドレス電極の少なくともいずれかの電極に所定のパルス電圧が印加される。ハイサイドスイッチ素子とローサイドスイッチ素子の少なくとも一方は、双方向スイッチ素子である。双方向スイッチ素子は、オン時に少なくとも一方向の電流の導通を可能とし、オフ時に双方向の電流の導通を不可とする素子である。
2007060845.tif 000002
【特許請求の範囲】
【請求項１】
維持電極と、走査電極と、アドレス電極とを有するプラズマディスプレイパネルの駆動装置であって、
複数のスイッチ素子を含み、前記複数のスイッチ素子のうち少なくとも1つは双方向スイッチ素子であり、
前記双方向スイッチ素子は、オン時に少なくとも一方向の電流の導通を可能とし、オフ時に双方向の電流の導通を不可とする素子である、PDP駆動装置。
【請求項２】
前記複数のスイッチ素子は、電気的に直列に接続されたハイサイドスイッチ素子と、ローサイドスイッチ素子とを含み、
前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の接続点から、前記プラズマディスプレイパネルの走査電極、維持電極及びアドレス電極の少なくともいずれかの電極に所定のパルス電圧が印加され、
前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の少なくとも一方は、双方向スイッチ素子である、請求項１記載のＰＤＰ駆動装置。
【請求項３】
さらに、前記接続点に接続されたインダクタと、前記インダクタと前記プラズマディスプレイパネルとによる共振電流を流す経路をオン期間に形成する回収スイッチ素子とを備え、該回収スイッチ素子が双方向スイッチ素子である、請求項２記載のＰＤＰ駆動装置。
【請求項４】
前記双方向スイッチ素子には、ＪＦＥＴ、ＭＥＳＦＥＴ、逆導通阻止ＩＧＢＴ、及び双方向横型ＭＯＳＦＥＴ、及びの少なくともいずれかが含まれる、請求項１記載のＰＤＰ駆動装置。
【請求項５】
前記双方向スイッチ素子は、シリコンよりも大きなバンドギャップを有するワイドバンドギャップ半導体で形成される、請求項１記載のＰＤＰ駆動装置。
【請求項６】
前記ワイドバンドギャップ半導体には、シリコンカーバイト、ダイヤモンド、窒化ガリウム、酸化モリブデン及び酸化亜鉛のうちの少なくともいずれかが含まれる、請求項５記載のＰＤＰ駆動装置。
【請求項７】
前記双方向スイッチ素子に並列に接続される回生回路をさらに含み、前記回生回路はダイオードとスイッチ素子の直列回路を含む、請求項１記載のＰＤＰ駆動装置。
【請求項８】
さらに、前記接続点に接続されたインダクタと、前記インダクタと前記プラズマディスプレイパネルとによる共振電流を流す経路をオン期間に形成する回収スイッチ素子と、前記インダクタと回収スイッチ素子間の電位をクランプするクランプ回路とを含む、請求項２記載のＰＤＰ駆動装置。
【請求項９】
前記双方向スイッチ素子に並列に接続される回生回路をさらに含み、前記回生回路はダイオードとスイッチ素子の直列回路を含み、
前記クランプ回路は、ダイオードと、前記回生回路に含まれるスイッチ素子とで構成される、請求項８記載のＰＤＰ駆動装置。
【請求項１０】
前記複数のスイッチ素子は、電気的に直列に接続されたハイサイドスイッチ素子と、ローサイドスイッチ素子とを含み、
前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の接続点から、前記プラズマディスプレイパネルの走査電極、維持電極及びアドレス電極の少なくともいずれかの電極に所定のパルス電圧が印加され、
前記接続点と前記プラズマディスプレイパネルとの間に分離スイッチ素子を設け、該分離スイッチ素子が双方向スイッチ素子である、請求項１記載のＰＤＰ駆動装置。
【請求項１１】
さらに、前記接続点に接続されたインダクタと、前記インダクタと前記プラズマディスプレイパネルとによる共振電流を流す経路をオン期間に形成する回収スイッチ素子とを備え、該回収スイッチ素子が双方向スイッチ素子である、請求項１０記載のＰＤＰ駆動装置。
【請求項１２】
前記双方向スイッチ素子には、ＪＦＥＴ、ＭＥＳＦＥＴ、逆導通阻止ＩＧＢＴ、及び双方向横型ＭＯＳＦＥＴの少なくともいずれかが含まれる、請求項１０記載のＰＤＰ駆動装置。
【請求項１３】
前記双方向スイッチ素子はシリコンよりも大きなバンドギャップを有するワイドバンドギャップ半導体で形成される、請求項１０記載のＰＤＰ駆動装置。
【請求項１４】
前記ワイドバンドギャップ半導体には、シリコンカーバイト、ダイヤモンド、窒化ガリウム、酸化モリブデン及び酸化亜鉛のうちの少なくともいずれかが含まれる、請求項１３記載のＰＤＰ駆動装置。
【請求項１５】
前記分離スイッチ素子に並列に保護回路を接続した、請求項１０記載のＰＤＰ駆動装置。
【請求項１６】
前記保護回路は定電圧回路である、請求項１５記載のＰＤＰ駆動装置。
【請求項１７】
前記保護回路はスイッチ素子を含む、請求項１５記載のＰＤＰ駆動装置。
【請求項１８】
前記保護回路はツェナーダイオードを含む、請求項１５記載のＰＤＰ駆動装置。
【請求項１９】
前記保護回路は抵抗を含む、請求項１５記載のＰＤＰ駆動装置。
【請求項２０】
前記保護回路はコンデンサを含む、請求項１５記載のＰＤＰ駆動装置。
【請求項２１】
前記維持電極、前記走査電極及び前記アドレス電極の少なくともいずれかの電極と電気的に接続されるインダクタと、
前記インダクタと前記プラズマディスプレイパネルとによる共振電流を流す経路をオン期間に形成する回収スイッチ素子とを備え、
該回収スイッチ素子が双方向スイッチ素子である、請求項１記載のＰＤＰ駆動装置。
【請求項２２】
前記双方向スイッチ素子には、ＪＦＥＴ、ＭＥＳＦＥＴ、逆導通阻止ＩＧＢＴ、及び双方向横型ＭＯＳＦＥＴの少なくともいずれかが含まれる、請求項２１記載のＰＤＰ駆動装置。
【請求項２３】
前記双方向スイッチ素子はシリコンよりも大きなバンドギャップを有するワイドバンドギャップ半導体で形成される、請求項２１記載のＰＤＰ駆動装置。
【請求項２４】
前記ワイドバンドギャップ半導体には、シリコンカーバイト、ダイヤモンド、窒化ガリウム、酸化モリブデン及び酸化亜鉛のうちの少なくともいずれかが含まれる、請求項２３記載のＰＤＰ駆動装置。
【請求項２５】
上りランプ波形を生成するためのハイサイドランプ波形発生部をさらに備え、前記ハイサイドランプ波形発生部は前記上りランプ波形の開始電圧を任意の値に設定可能である、請求項１記載のＰＤＰ駆動装置。
【請求項２６】
前記ハイサイドランプ波形発生部はツェナーダイオードを含む、請求項２５記載のＰＤＰ駆動装置。
【請求項２７】
維持電極と、走査電極と、アドレス電極とを有するプラズマディスプレイパネルと、
前記プラズマディスプレイパネルを駆動する、請求項１記載のＰＤＰ駆動装置と
を備える、プラズマディスプレイ。
【請求項２８】
電極間の放電により蛍光体が発光することにより画像表示可能なプラズマディスプレイパネルの駆動装置であって、
前記電極に所定の電圧を印加する電極駆動部を備え、該電極駆動部は双方向スイッチ素子を含む、
ＰＤＰ駆動装置。
【請求項２９】
前記双方向スイッチ素子には、ＪＦＥＴ、ＭＥＳＦＥＴ、逆導通阻止ＩＧＢＴ、及び双方向横型ＭＯＳＦＥＴの少なくともいずれかが含まれる、請求項２８記載のＰＤＰ駆動装置。
【請求項３０】
前記双方向スイッチ素子はシリコンよりも大きなバンドギャップを有するワイドバンドギャップ半導体で形成される、請求項２８記載のＰＤＰ駆動装置。
【請求項３１】
前記ワイドバンドギャップ半導体には、シリコンカーバイト、ダイヤモンド、窒化ガリウム、酸化モリブデン及び酸化亜鉛のうちの少なくともいずれかが含まれる、請求項３０記載のＰＤＰ駆動装置。
【請求項３２】
電極間の放電により蛍光体が発光することにより画像表示可能なプラズマディスプレイパネルと、
前記プラズマディスプレイパネルを駆動する、請求項２８記載のＰＤＰ駆動装置と
を備える、プラズマディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプラズマディスプレイパネルの駆動装置に関する。
【背景技術】
【０００２】
プラズマディスプレイは、気体放電に伴う発光現象を利用した表示装置である。プラズマディスプレイの表示部分、すなわちプラズマディスプレイパネル（ＰＤＰ）は、大画面化、薄型化、及び広視野角の点で他の表示装置より有利である。ＰＤＰは、直流パルスで動作するＤＣ型と、交流パルスで動作するＡＣ型とに大別される。ＡＣ型ＰＤＰは特に、輝度が高く、かつ構造が簡素である。従って、ＡＣ型ＰＤＰは量産化と画素の精細化とに適し、広範に使用される。【０００３】
ＡＣ型ＰＤＰは例えば三電極面放電型構造を有する（例えば、特開２００５−７０７８７号公報参照）。その構造では、ＰＤＰの背面基板上にアドレス電極がパネルの縦方向に配置され、ＰＤＰの前面基板上に維持電極と走査電極とが交互に、かつパネルの横方向に配置される。アドレス電極と走査電極とは一般に、一本ずつ個別に電位を変化させ得る。【０００４】
互いに隣り合う維持電極と走査電極との対及びアドレス電極の交差点には放電セルが設置される。放電セルの表面には、誘電体から成る層（誘電体層）、電極と誘電体層とを保護するための層（保護層）、蛍光物質を含む層（蛍光層）が設けられる。放電セルの内部にはガスが封入される。維持電極、走査電極、及びアドレス電極間に対するパルス電圧の印加により放電セル中で放電が生じるとき、そのガスの分子が電離し、紫外線を発する。その紫外線が放電セル表面の蛍光物質を励起し、蛍光を発生させる。こうして、放電セルが発光する。【０００５】
ＰＤＰ駆動装置は一般に、ＰＤＰの維持電極、走査電極、及びアドレス電極の電位を、ＡＤＳ（Address Display-period Separation）方式に従い制御する。ＡＤＳ方式はサブフィールド方式の一種である。サブフィールド方式では画像の一フィールドが複数のサブフィールドに分けられる。サブフィールドは、初期化期間、アドレス期間、及び放電維持期間を含む。ＡＤＳ方式では特に、ＰＤＰの全ての放電セルに対し上記三つの期間が共通に設定される（例えば、特開２００５−７０７８７号公報参照）。【０００６】
初期化期間では、初期化パルス電圧が維持電極と走査電極との間に印加される。それにより、全ての放電セルで壁電荷が均一化される。【０００７】
アドレス期間では、走査パルス電圧が走査電極に対し順次印加され、信号パルス電圧がアドレス電極のいくつかに対し印加される。ここで、信号パルス電圧が印加されるべきアドレス電極は、外部から入力される映像信号に基づき選択される。走査パルス電圧が走査電極の一つに印加され、かつ信号パルス電圧がアドレス電極の一つに印加されるとき、その走査電極とアドレス電極との交差点に位置する放電セルで放電が生じる。その放電によりその放電セル表面には壁電荷が蓄積される。【０００８】
放電維持期間では、放電維持パルス電圧が維持電極と走査電極との全ての対に対し同時に、かつ周期的に印加される。そのとき、アドレス期間中に壁電荷が蓄積された放電セルではガスによる放電が維持され、発光が生じる。放電維持期間の長さはサブフィールドごとに異なるので、放電セルの一フィールド当たりの発光時間、すなわち放電セルの輝度は発光すべきサブフィールドの選択により調整される。【０００９】
図２２に従来のＰＤＰ駆動装置の構成を示す。図２２は特に走査電極駆動部とＰＤＰを示している。走査電極駆動部110は、走査パルス発生部111、初期化パルス発生部112及び放電維持パルス発生部113を含む。放電維持パルス発生部113は、直列に接続されたハイサイド維持スイッチ素子Ｑ７Ｙとローサイド維持スイッチ素子Ｑ８Ｙを含み、これらの維持スイッチ素子Q7Y、Q8Yを通じて、維持電圧源Vsまたはグランド電位により維持電極Xと走査電極Y間の電圧を制御する。ＰＤＰ20は、維持電極Xと走査電極Yとの間の浮遊容量Cp（以下「ＰＤＰのパネル容量」という）により等価的に表されており、放電セルでの放電時にＰＤＰ20を流れる電流の経路は省略される。図２２において、維持電極Xに接続する維持電極駆動部は省略しており、図中、維持電極Xは接地状態で表されている。【００１０】
初期化期間にＰＤＰの全ての放電セルで壁電荷を均一化させるには、初期化パルス電圧の上限が十分に高くなければならない。また、アドレス期間にアドレス放電を起こすには、走査パルス電圧の下限は十分に低くなければならない。従って、初期化パルス電圧の上限は一般に放電維持パルス電圧の上限より高く設定される。また、走査パルス電圧の下限は一般に放電維持パルス電圧の下限より低く設定される。従って、初期化パルス電圧が放電維持パルス電圧の上限でクランプされるのを防ぐには、初期化期間では放電維持パルス発生部の維持電圧源が初期化パルス発生部から分離されなければならない。従って、走査パルス電圧が放電維持パルス電圧の下限でクランプされるのを防ぐには、アドレス期間では放電維持パルス発生部の維持電圧源が走査パルス発生部から分離されなければならない。【００１１】
従来のＰＤＰ駆動装置では、分離スイッチ素子QS1、QS2が維持電圧源Vsと初期化パルス発生部112との間に設置される。図２２の例では、分離スイッチ素子QS1、QS2が挿入されている。【００１２】
放電維持期間では、分離スイッチ素子QS1、QS2がオンし、放電維持パルス発生部113の維持スイッチ素子Q7Y、Q8Yのスイッチングによって、維持電圧源Vsの正極及び負極の電位が放電維持パネル発生部113の出力端子JY2から供給される。【００１３】
初期化期間では、分離スイッチ素子QS1、QS2をオフし、初期化パルス発生部が維持電圧源Vsから分離される。【００１４】
こうして、初期化パルス電圧が放電維持パルス電圧の上限及び下限でクランプされることなく、所定の上限まで上昇及び所定の下限まで下降する。従って、初期化期間ではＰＤＰの全ての放電セルに対し、壁電荷の均一化に十分な電圧が印加される。【００１５】
しかし、分離スイッチ素子QS1、QS2には放電維持期間中、放電維持パルス電圧の印加に伴う電流（ＰＤＰの放電セルでの放電による電流）が流れる。この電流量は他のパルス電圧の印加に伴う電流より一般に大きいので、ＰＤＰ駆動装置での消費電力の削減には分離スイッチ素子での導通損失の低減が重要である。特に、分離スイッチ素子の電流容量は大きく設定されねばならない。従って、分離スイッチ素子を多数並列に接続され、分離スイッチ素子の実装面積が大きくなる。その結果、消費電力の削減と部品点数の低減との両立が困難であった。【００１６】
さらに、従来のＰＤＰ駆動装置では、放電維持期間中に、回収スイッチ素子Q9Y、Q10Y、回収ダイオードD1、D2、回収インダクタCY、回収コンデンサLYからなる共振回路によってパネル容量Cpの電力を回収していた。ここで使用される回収ダイオードD1、D2は、維持スイッチ素子Q7Y、Q8Yがオンしたとき、回収コンデンサに電流が流れ込むのを防ぎ、回収コンデンサCYを一定値（Vs/２）に保つ役割がある。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかし、回収動作によって流れる回収電流は大電流であるため、ＰＤＰ駆動装置での消費電力の削減には回収ダイオードでの導通損失の低減が重要である。特に、回収ダイオードの電流容量は大きく設定されねばならない。従って、回収ダイオードを多数並列に接続するので、回収ダイオードの実装面積が大きい。その結果、消費電力の削減と部品点数の低減との両立は困難であった。【００１８】
本発明は上記課題を解決すべくなされたものであり、その目的とするところは、ＰＤＰの電極間に印加する初期化パルス等の電圧の大きさを低減することなく、消費電力及び部品点数を低減するＰＤＰ駆動装置を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の第１の態様において、維持電極と、走査電極と、アドレス電極とを有するプラズマディスプレイパネルの駆動装置であって、複数のスイッチ素子を含み、その複数のスイッチ素子のうち少なくとも1つは双方向スイッチ素子である、プラズマディスプレイパネルの駆動装置を提供する。双方向スイッチ素子は、オン時に少なくとも一方向の電流の導通を可能とし、オフ時に双方向の電流の導通を不可とする素子である。【００２０】
複数のスイッチ素子は、電気的に直列に接続（couple）されたハイサイドスイッチ素子と、ローサイドスイッチ素子とを含み、ハイサイドスイッチ素子とローサイドスイッチ素子の接続点から、プラズマディスプレイパネルの走査電極、維持電極及びアドレス電極の少なくともいずれかの電極に所定のパルス電圧が印加されてもよい。その場合、ハイサイドスイッチ素子とローサイドスイッチ素子の少なくとも一方が、双方向スイッチ素子である。【００２１】
または、その駆動装置において、複数のスイッチ素子は電気的に直列に接続されたハイサイドスイッチ素子と、ローサイドスイッチ素子とを含み、ハイサイドスイッチ素子とローサイドスイッチ素子の接続点から、プラズマディスプレイパネルの走査電極、維持電極及びアドレス電極の少なくともいずれかの電極に所定のパルス電圧が印加されてもよい。さらに、その接続点とプラズマディスプレイパネルとの間に、分離スイッチ素子を設けてもよい。その分離スイッチ素子は双方向スイッチ素子である。【００２２】
または、駆動装置は、維持電極、走査電極及びアドレス電極の少なくともいずれかの電極と電気的に接続されるインダクタと、回収スイッチ素子とを備えてもよい。回収スイッチ素子は双方向スイッチ素子であり、インダクタと、プラズマディスプレイパネルとによる共振電流を流す経路をオン期間に形成する。【００２３】
双方向スイッチ素子には、例えば、ＪＦＥＴ、ＭＥＳＦＥＴ、逆導通阻止ＩＧＢＴ、及び双方向横型ＭＯＳＦＥＴの少なくともいずれかが含まれる。また、双方向スイッチ素子はワイドバンドギャップ半導体で形成されてもよい。ワイドバンドギャップ半導体は、シリコン（Si）よりも大きなバンドギャップを有する半導体であり、例えば、シリコンカーバイト、ダイヤモンド、窒化ガリウム、酸化モリブデン及び酸化亜鉛のうちの少なくともいずれかが含まれる。【００２４】
本発明の第２の態様において、電極間の放電により蛍光体が発光することにより画像表示可能なプラズマディスプレイパネルの駆動装置であって、電極に所定の電圧を印加する電極駆動部を備え、電極駆動部は双方向スイッチ素子を含む、プラズマディスプレイパネルの駆動装置を提供する。【００２５】
本発明の第３の態様において、電極間の放電により蛍光体が発光することにより画像表示可能なプラズマディスプレイパネルと、プラズマディスプレイパネルを駆動する上記のＰＤＰ駆動装置とを備える、プラズマディスプレイが提供される。
【発明の効果】
【００２６】
本発明によるＰＤＰ駆動装置では上記の通り、オン時に少なくとも一方向の電流の導通を可能とし、オフ時に双方向の電流の導通を不可とする双方向スイッチ素子を用いることにより、分離スイッチ素子、回収ダイオード又はそれに含まれる部品点数が削減することができ、且つ従来と同様の走査パルス電圧と初期化パルス電圧と放電維持パルス電圧をＰＤＰに供給することができる。従って、本発明によれば、ＰＤＰ駆動装置のより小型化が容易に可能となる。また、実装面積を減らすことができるので、配線インピーダンスを低減できる。さらに、放電維持期間での分離スイッチ素子、または回収ダイオードによる導通損失が大きく低減するため、より省電力化が可能となる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態によるプラズマディスプレイの構成を示すブロック図である。
【図２】本発明の実施形態１による走査電極駆動部及びＰＤＰの等価回路図である。
【図３】双方向スイッチ素子を２つの逆並列接続された逆導通阻止ＩＧＢＴで構成した例を示す図である。
【図４】本発明の実施形態１における、初期化期間、アドレス期間及び放電維持期間中のＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図である。
【図５】維持スイッチ素子を逆導通阻止ＩＧＢＴと回生回路の並列回路で構成した例を示す図である。
【図６】クランプ回路の構成例を示す図である。
【図７】部品を共有化した回生回路とクランプ回路の構成例を示す図である。
【図８】本発明の実施形態２による走査電極駆動部及びＰＤＰの等価回路図である。
【図９】本発明の実施形態２における、初期化期間、アドレス期間及び放電維持期間中のＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図である。
【図１０】本発明の実施形態３による走査電極駆動部及びＰＤＰの等価回路図である。
【図１１】実施形態３のハイサイドランプ波形発生部の詳細な構成を示す図である。
【図１２】本発明の実施形態３における、初期化期間、アドレス期間及び放電維持期間中のＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図である。
【図１３】本発明の実施形態４による走査電極駆動部及びＰＤＰの等価回路図である。
【図１４】本発明の実施形態４における、初期化期間、アドレス期間及び放電維持期間中のＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図である。
【図１５】回収スイッチ素子を逆並列接続した逆導通阻止ＩＧＢＴで構成した例を示す図
【図１６】本発明の実施形態５による走査電極駆動部及びＰＤＰの等価回路図である。
【図１７】本発明の実施形態５における、初期化期間、アドレス期間及び放電維持期間中のＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図である。
【図１８】本発明の実施形態６による走査電極駆動部及びＰＤＰの等価回路図である。
【図１９】本発明の実施形態６における、初期化期間、アドレス期間及び放電維持期間中のＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図である。
【図２０】分離スイッチ素子の保護回路（モードIII用）の種々の構成例を説明した図である。
【図２１】分離スイッチ素子の保護回路（モードVI用）の種々の構成例を説明した図である。
【図２２】従来のＰＤＰ駆動装置における、走査電極駆動部及びＰＤＰの等価回路図である。
【符号の説明】
【００２８】
１  入力端子
１０  ＰＤＰ駆動装置
１１  走査電極駆動部
１２  維持電極駆動部
１３  アドレス電極駆動部
２０  プラズマディスプレイパネル（PDP）
３０  制御部
５０ａ〜５０ｃ  回生回路
７０、７０ａ〜７０ｄ、７１ａ〜７１ｄ  保護回路
１１２、２Ｙ、５Ｙ  初期化パルス発生部
１１３、３Ｙ、４Ｙ、６Ｙ  放電維持パルス発生部
１Ｙ  走査パルス発生部
Ｑ１Ｙ  ハイサイド走査スイッチ素子
Ｑ２Ｙ  ローサイド走査スイッチ素子
Ｑ７Ｙ  ハイサイド維持スイッチ素子
Ｑ８Ｙ  ローサイド維持スイッチ素子
ＱＲ１、ＱＲ３  ハイサイドランプ波形発生部
ＱＲ２  ローサイドランプ波形発生部
ＱＳ１、ＱＳ２、ＱＳ３  分離スイッチ素子
Ｖ1、Ｖ2、Ｖ3  直流電源
Ｖs  維持電圧源
【００２９】
以下、本発明の最良の実施形態について、図面を参照しつつ説明する。
【００３０】
実施の形態１
１．１  構成
１．１．１  プラズマディスプレイ
図１は本発明の実施の形態によるプラズマディスプレイの構成を示すブロック図である。プラズマディスプレイは、ＰＤＰ駆動装置10、プラズマディスプレイパネル（ＰＤＰ）20、及び制御部30を有する。
【００３１】
（プラズマディスプレイパネル）
ＰＤＰ20は例えばＡＣ型であり、三電極面放電型構造を有する。ＰＤＰ20の背面基板上にはアドレス電極A1、A2、A3、…がパネルの幅方向に沿って配置される。ＰＤＰ20の前面基板上には維持電極X1、X2、X3、…と走査電極Y1、Y2、Y3、…とが交互に、かつパネルの長手方向に沿って配置される。維持電極X1、X2、X3、…は互いに接続され、電位が実質的に等しい。アドレス電極A1、A2、A3、…と、走査電極Y1、Y2、Y3、…とは、一本ずつ個別に電位を変化させ得る。
【００３２】
互いに隣り合う維持電極と走査電極との対（例えば維持電極X2と走査電極Y2との対）及びアドレス電極（例えばアドレス電極A2）の交差点には放電セルが設置される（例えば、図1に示される斜線部P部分参照）。放電セルの表面には、誘電体から成る層（誘電体層）、電極と誘電体層とを保護するための層（保護層）、及び蛍光物質を含む層（蛍光層）が設けられる。放電セルの内部にはガスが封入される。維持電極、走査電極、及びアドレス電極の間に対し所定のパルス電圧が印加されると、放電セルで放電が生じる。そのとき、放電セル中のガス分子が電離し、紫外線を発する。その紫外線が放電セル表面の蛍光物質を励起し、蛍光を発生させる。このようにして放電セルが発光する。
【００３３】
（ＰＤＰ駆動装置）
ＰＤＰ駆動装置10は、走査電極駆動部11、維持電極駆動部12、及びアドレス電極駆動部13を含む。
【００３４】
走査電極駆動部11と維持電極駆動部12の入力端子１は、電源部（図示せず）に接続される。電源部はまず、外部の商用交流電源からの交流電圧を一定の直流電圧（例えば400V）に変換する。更に、その直流電圧をＤＣ−ＤＣコンバータにより、所定の維持電圧Vsへ変換する。その維持電圧VsはＰＤＰ駆動装置10に印加される。これにより、入力端子1の電位は、接地電位（＝0）に対して維持電圧Vsだけ高く維持される。
【００３５】
走査電極駆動部11の出力端子はＰＤＰ20の走査電極Y1、Y2、Y3、…のそれぞれに個別に接続される。走査電極駆動部11は走査電極Y1、Y2、Y3、…のそれぞれの電位を個別に変化させる。
【００３６】
維持電極駆動部12の出力端子はＰＤＰ20の維持電極X1、X2、X3、…に接続される。維持電極駆動部12は維持電極X1、X2、X3、…の電位を一様に変化させる。
【００３７】
アドレス電極駆動部13はＰＤＰ20のアドレス電極A1、A2、A3、…のそれぞれに個別に接続される。アドレス電極駆動部13は、外部からの映像信号に基づき信号パルス電圧を発生させ、アドレス電極A1、A2、A3、…の中から選択された電極に対し印加する。
【００３８】
ＰＤＰ駆動装置10はＡＤＳ（Address Display-period Separation）方式に従い、ＰＤＰ20の各電極の電位を制御する。ＡＤＳ方式はサブフィールド方式の一種である。例えば日本のテレビ放送では画像が一フィールドずつ、1／60秒（＝約16.7msec）間隔で送られる。それにより、一フィールド当たりの表示時間が一定である。サブフィールド方式ではフィールドがそれぞれ複数のサブフィールドに分けられる。ＡＤＳ方式では更に、サブフィールドごとに、ＰＤＰ20の全ての放電セルに対し三つの期間（初期化期間、アドレス期間、及び放電維持期間）が共通に設定される。放電維持期間の長さはサブフィールドごとに異なる。初期化期間、アドレス期間、及び放電維持期間のそれぞれでは、異なるパルス電圧が次のように、放電セルに対し印加される。
【００３９】
初期化期間では、初期化パルス電圧が維持電極X1、X2、X3、…と走査電極Y1、Y2、Y3、…との間に印加される。それにより、全ての放電セルで壁電荷が均一化される。
【００４０】
アドレス期間では、走査電極駆動部11が走査パルス電圧を走査電極Y1、Y2、Y3、…に対し、順次印加する。走査パルス電圧の印加と同時に、アドレス電極駆動部13が信号パルス電圧を、アドレス電極A1、A2、A3、…に対し印加する。ここで、信号パルス電圧が印加されるべきアドレス電極は、外部から入力される映像信号に基づき選択される。走査パルス電圧が走査電極の一つに印加され、かつ信号パルス電圧がアドレス電極の一つに印加されるとき、その走査電極とアドレス電極との交差点に位置する放電セルで放電が生じる。その放電により、その放電セル表面に新たな壁電荷が蓄積される。
【００４１】
放電維持期間では、走査電極駆動部11と維持電極駆動部12とが交互に、放電維持パルス電圧をそれぞれ、走査電極Y1、Y2、Y3、…と維持電極X1、X2、X3、…とに対し印加する。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が維持されるので、発光が生じる。放電維持期間の長さはサブフィールドごとに異なるので、放電セルの一フィールド当たりの発光時間、すなわち放電セルの輝度は、発光すべきサブフィールドの選択により調整される。
【００４２】
走査電極駆動部11、維持電極駆動部12、及びアドレス電極駆動部13はそれぞれ、内部にスイッチングインバータを含む。制御部30は、それらの駆動部についてスイッチング制御を行う。それにより、初期化パルス電圧、走査パルス電圧、信号パルス電圧、及び放電維持パルス電圧がそれぞれ、所定の波形及びタイミングで発生する。制御部30は特に、外部からの映像信号に基づき、信号パルス電圧の印加先のアドレス電極を選択する。制御部30は更に、その信号パルス電圧の印加後の放電維持期間の長さ、すなわちその信号パルス電圧を印加すべきサブフィールドを決定する。その結果、それぞれの放電セルが適切な輝度で発光する。こうして、ＰＤＰ20には映像信号に対応する映像が再現される。
【００４３】
１．１．２  走査電極駆動部
図２に、走査電極駆動部11の詳細な構成を示す。図２にはＰＤＰ20の等価回路も合わせて示している。走査電極駆動部11は、走査パルス発生部1Y、初期化パルス発生部2Y及び放電維持パルス発生部3Yを含む。ＰＤＰ20は、維持電極Xと走査電極Yとの間の浮遊容量Cp（ＰＤＰのパネル容量）により等価的に表されており、放電セルでの放電時にＰＤＰ20を流れる電流の経路は省略される。図２において、維持電極Xに接続する維持電極駆動部は省略しており、図中、維持電極Xは接地状態で表されている。
【００４４】
（走査パルス発生部）
走査パルス発生部1Yは、第一の定電圧源V1、ハイサイド走査スイッチ素子Q1Y及びローサイド走査スイッチ素子Q2Yを含む。
【００４５】
第一の定電圧源V1は、例えばＤＣ−ＤＣコンバータ（図示せず）により、電源部から印加される維持電圧Vsに基づき、第一の定電圧源V1は正極の電位を負極の電位より一定の電圧V1だけ高く維持する。
【００４６】
二つの走査スイッチ素子Q1Y、Q2Yは例えばＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。
【００４７】
第一の定電圧源V1の正極はハイサイド走査スイッチ素子Q1Yのドレインに接続される。ハイサイド走査スイッチ素子Q1Yのソースはローサイド走査スイッチ素子Q2Yのドレインに接続される。それらの間の接続点J1YはＰＤＰ20の走査電極の一つYに接続される。ローサイド走査スイッチ素子Q2Yのソースは、第一の定電圧源V1の負極に接続される。
【００４８】
ここで、ハイサイド走査スイッチ素子Q1Yとローサイド走査スイッチ素子Q2Yの直列接続回路（図2に示される実線で囲まれた部分）は、実際には、走査電極Y1、Y2、…と同数だけ設けられ、走査電極Y1、Y2、…のそれぞれに一つずつ接続される。
【００４９】
（初期化パルス発生部）
初期化パルス発生部2Yは、第二の定電圧源V2、ハイサイドランプ波形発生部QR1、ローサイドランプ波形発生部QR2、及び第三の定電圧源V3を含む。
【００５０】
第二の定電圧源V2は、その正極の電位を、例えばＤＣ−ＤＣコンバータによって電源部から印加される維持電圧Vsに対して所定電圧V2だけ高く維持する。
【００５１】
第三の定電圧源V3は、例えばＤＣ−ＤＣコンバータにより、電源部から印加される維持電圧Vsに基づき、その正極の電位を負極の電位より所定電圧V3だけ高く維持する。
【００５２】
ランプ波形発生部QR1、QR2は例えばＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）を含む。そのＮＭＯＳのゲートとドレインとはコンデンサで接続される。ランプ波形発生部QR1、QR2がオンするとき、ドレイン・ソース間電圧が実質的に一定の速度で零まで変化する。
【００５３】
第二の定電圧源V2の正極はハイサイドランプ波形発生部QR1のドレインに接続される。
ハイサイドランプ波形発生部QR1のソースは第一の定電圧源V1の負極に接続される。第二の定電圧源V2の負極は放電維持パルス発生部3Yの維持電圧源Vsの正極に接続される。ローサイドランプ波形発生部QR2のドレインは第一の定電圧源V1の負極に接続され、ローサイドランプ波形発生部QR2のソースは第三の定電圧源V3の負極に接続される。第三の定電圧源V3の正極は接地される。
【００５４】
（放電維持パルス発生部）
放電維持パルス発生部3Yは、ハイサイド維持スイッチ素子Q7Yとローサイド維持スイッチ素子Q8Yの直列回路と、回収インダクタLYと、回収スイッチ回路１５と、回収コンデンサCYとを含む。
【００５５】
維持電圧源Vsは、正極の電位を負極の電位より一定の電圧Vｓ（維持電圧）だけ高く維持する。維持電圧源Vsの正極はハイサイド維持スイッチ素子Q7Yのドレインに接続され、ハイサイド維持スイッチ素子Q7Yのソースはローサイド維持スイッチ素子Q8Yのドレインに接続される。ローサイド維持スイッチ素子Q8Yのソースは維持電圧源Vsの負極に接続される。維持電圧源Vsの負極は例えば0V（接地状態）である。ハイサイド維持スイッチ素子Q7Yとローサイド維持スイッチ素子Q8Yとの間の接続点J2Yは、放電維持パルス発生部3Yの出力端子として、第一の定電圧源V1の負極に接続される。放電維持パルス発生部3Yの出力端子J2Yからローサイド走査スイッチ素子Q2Yのアノードまでの経路を以下「放電維持パルス伝達路」という。
【００５６】
（”双方向スイッチ素子”である維持スイッチ素子）
放電維持パルス発生部3Yにおいて、特に、維持スイッチ素子Q7Y、Q8Yは、双方向スイッチ素子で構成される。本実施形態及び以下の実施形態において、「双方向スイッチ素子」とは以下のいずれかの特性を持つスイッチ素子をいう。
【００５７】
＜特性１＞
−オン期間では、ドレインからソース方向及びソースからドレイン方向の双方向に電流を流すことができる。
−オフ期間では、ドレインからソース方向及びソースからドレイン方向の双方向において電流を流さない。オフ期間では、その素子の絶対最大定格のドレイン・ソース間電圧及び絶対最大定格のソース・ドレイン間電圧ともに十分な値を確保している。（以降、絶対最大定格のドレイン・ソース間電圧及び絶対最大定格のソース・ドレイン間電圧のことを「双方向スイッチ素子の耐圧」という。）
【００５８】
＜特性２＞
−オン期間では、ドレインからソース方向に電流を流すことができるが、ソースからドレイン方向には電流を流さない。
−オフ期間では、ドレインからソース方向またはソースからドレイン方向の双方向において電流を流さない。オフ期間では、その素子の絶対最大定格のドレイン・ソース間電圧及び絶対最大定格のソース・ドレイン間電圧ともに十分な値を確保している。
【００５９】
なお、特性２を持つ素子として例えば逆導通阻止ＩＧＢＴがある。また逆導通阻止ＩＧＢＴは図３のように、２つの逆導通阻止ＩＧＢＴ31、32を逆並列に配置することで特性１を持つ素子として動作させることが可能である．また、逆導通阻止ＩＧＢＴ31、32のそれぞれを並列接続された複数の逆導通阻止ＩＧＢＴで構成してもよい。
【００６０】
上記のような双方向スイッチ素子として利用できるものとして、ＪＦＥＴ（Junction Field Effect Transistor：接合型電界効果トランジスタ）、ＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor：金属半導体電界効果トランジスタ)がある。また、逆導通阻止ＩＧＢＴも考えられる（「交流マトリクス変換器用１２００Ｖ逆導通阻止ＩＧＢＴ（ＲＢ−ＩＧＢＴ）(1200V class Reverse Blocking IGBT(RB-IGBT) for AC Matrix Converter)」、タカハシヒデキ等、2004年電力半導体素子及びＩＣに関する国際シンポジウム（北九州）論文、第121−124頁、等参照）。さらに、双方向横型ＭＯＳＦＥＴも考えられる。ここで、双方向横型ＭＯＳＦＥＴとは、２つのドレイン領域を共有し、ドレイン端子を設けない構造を有し、ゲート端子を有するＭＯＳＦＥＴである（杉祥夫等、「双方向トレンチ横型パワーＭＯＳ内蔵バッテリー保護ＩＣ」、電気学会研究会資料、EDD-05-53／SPC-05-78、第７―１２頁（電子デバイス、半導体電力変換合同研究会、２００５年１０月２７―２８日、福井大学）、等参照）。特に双方向スイッチ素子にすると、絶対最大定格のドレイン・ソース間電圧及び絶対最大定格のソース・ドレイン間電圧は十分な値が確保される必要があるため、双方向スイッチ素子が高耐圧化する。従って、オン抵抗Ｒonの上昇を抑制するのに、ワイドバンドギャップ半導体が有効である。ここでいうワイドバンドギャップ半導体とは、シリコン（Si）よりバンドギャップが大きい半導体を意味する。このワイドバンドギャップ半導体として例えば、シリコンカーバイト（SiC）、ダイヤモンド、窒化ガリウム（GaN）、酸化モリブデン、又は酸化亜鉛（ZnO）のようなワイドバンドギャップ半導体がある。ワイドバンドギャップ半導体は、そのオン抵抗が小さいことから、電力損失の点においても利点がある。その他、双方向スイッチ素子として同様の特性を持つものを使用することができる。
【００６１】
維持スイッチ素子Q7Y、Q8Yを双方向スイッチ素子で構成することで、維持スイッチ素子Q7Y、Q8Yに対して高い電圧が印加されても逆導通を阻止できる。このため、維持スイッチ素子Q7Y、Q8Yを双方向スイッチ素子で構成することで、従来のＰＤＰの駆動装置において、初期化期間における逆導通を阻止するために用いられていた分離スイッチ素子（図２２参照）を設ける必要がなくなり、部品点数を低減でき、電力損失を低減できる。なお、維持スイッチ素子Q7Y、Q8Yのいずれか一方のみを双方向スイッチ素子とし、他方を、例えばＭＯＳＦＥＴ、ＩＧＢＴ又はバイポーラトランジスタで構成しても良い。双方向スイッチ素子を用いない場合は、双方向スイッチ素子でない維持スイッチ素子に対しては分離スイッチ素子を設ける必要がある。この場合、維持スイッチ素子（Q7YまたはQ8Y）のソースと、分離スイッチ素子（QS1またはQS2）のソースとを接続する。または、維持スイッチ素子（Q7YまたはQ8Y）のドレインと、分離スイッチ素子（QS1またはQS2）のドレインとを接続してもよい。また、分離スイッチ素子（QS1またはQS2）は、維持電圧源Vsの正極または負極と走査電極との間に配置してもよい。なお、維持スイッチ素子は、走査電極（走査電極駆動部１１）以外、すなわち維持電極（維持電極駆動部１２）及びアドレス電極（アドレス電極駆動部１３）に対しても適用できる。
【００６２】
（回収スイッチ回路）
回収スイッチ回路１５は、第一の回収ダイオードD1、第二の回収ダイオードD2、ハイサイド回収スイッチ素子Q9Y、及びローサイド回収スイッチ素子Q10Yを含む。二つの回収スイッチ素子Q9Y、Q10Yは例えばＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。
【００６３】
ハイサイド回収スイッチ素子Q9Yのソースは第一の回収ダイオードD1のアノードと接続し、第一の回収ダイオードD1のカソードは第二の回収ダイオードD2のアノードと接続し、第二の回収ダイオードD2のカソードは、ローサイド回収スイッチ素子Q10Yのドレインと接続する。回収インダクタLYの一端は接続点J2Yに接続され、他端は第一の回収ダイオードD1のカソードと第二の回収ダイオードD2のアソードとの接続点J3Yに接続する。回収コンデンサCYの一端は維持電圧源Vsの負極と接続され、他端はハイサイド回収スイッチ素子Q9Yのドレイン及びローサイド回収スイッチ素子Q10Yのソースと接続する。
【００６４】
回収コンデンサCYの容量はＰＤＰ20のパネル容量Cpより十分に大きい。回収コンデンサCYの両端電圧は、電源部から印加される維持電圧Vsの半値Vs／2と実質的に等しく維持される。
【００６５】
１．２  動作
図４は、初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図４では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
【００６６】
１．２．１  初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の五つのモードI〜Vに分けられる。
【００６７】
＜モードI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及びローサイド維持スイッチ素子Q8Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（＝0）に維持される。
【００６８】
＜モードII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及びハイサイド維持スイッチ素子Q7Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（＝0）から維持電圧源Vsの電圧Vsだけ高い電位まで上昇する。
【００６９】
＜モードIII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Yがオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が一定の速度で、接地電位（＝0）から維持電圧源Vsの電圧Vsと第二の定電圧源の電圧V2との和だけ高い電位Vr（以下「初期化パルス電圧の上限」という）まで上昇する。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
【００７０】
＜モードIV＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR1がオフし、ハイサイド維持スイッチ素子Q7Yがオンする（残りのスイッチ素子はオフ状態に維持される）。それにより、走査電極Yの電位が接地電位（＝0）から維持電圧源Vsの電圧Vsだけ高い電位まで下降する。
【００７１】
＜モードV＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Yがオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、接地電位（＝0）から第三の定電圧源の電圧V3だけ低い電位−V3まで下降する。従って、ＰＤＰ20の放電セルには、モードII〜IVでの印加電圧とは逆極性の電圧が印加される。特に、その印加電圧は比較的緩やかに下降する。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
【００７２】
１．２．２  アドレス期間
アドレス期間中、走査電極駆動部11では、ローサイドランプ波形発生部QR2、ハイサイド走査スイッチ素子Q1Yがオン状態に維持される。従って、ハイサイド走査スイッチ素子Q1Yのドレインは−V3から第一の定電圧源の電圧V1だけ高い電位Vp（以下、走査パルス電圧の上限という）に維持され、ローサイド走査スイッチ素子Q2Yのソースは−V3に維持される。
【００７３】
アドレス期間の開始時、全ての走査電極Yについて、ハイサイド走査スイッチ素子Q1Yがオン状態に維持され、ローサイド走査スイッチ素子Q2Yがオフ状態に維持される。それにより、全ての走査電極Yの電位が一様に走査パルス電圧の上限Vpに維持される。
【００７４】
走査電極駆動部11は続いて、走査電極Yの電位を次のように変化させる（図４に示される走査パルス電圧SP参照）。一つの走査電極Yが選択されると、その走査電極Yに接続されるハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンする。それにより、その走査電極Yの電位が−V3まで下降する。その走査電極Yの電位が所定時間、−V3に維持されると、その走査電極Yに接続されるローサイド走査スイッチ素子Q2Yがオフし、ハイサイド走査スイッチ素子Q1Yがオンする。それにより、その走査電極Yの電位が走査パルス電圧の上限Vpまで上昇する。走査電極駆動部11は走査電極のそれぞれに接続される走査スイッチ素子対Q1Y、Q2Yについて、上記と同様なスイッチング動作を順次行う。こうして、走査パルス電圧SPが走査電極のそれぞれに対し順次、印加される。
【００７５】
アドレス期間中、外部から入力される映像信号に基づき、一つのアドレス電極Aが選択されると、その選択されたアドレス電極Aの電位が所定時間、信号パルス電圧の上限Vaまで上昇する（図示せず）。
【００７６】
例えば、走査パルス電圧SPが一つの走査電極Yに印加され、かつ信号パルス電圧が一つのアドレス電極Aに印加されるとき、その走査電極Yとアドレス電極Aとの間の電圧は他の電極間の電圧より高い。従って、その走査電極Yとアドレス電極Aとの間の交差点に位置する放電セルでは放電が生じる。その放電により、その放電セル表面に新たな壁電荷が蓄積される。
【００７７】
その後、放電維持期間において、走査電極駆動部11と維持電極駆動部12（図示せず）とが交互に、放電維持パルス電圧をそれぞれ、走査電極Yと維持電極Xとに対し印加する（図４参照）。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が維持されるので、発光が生じる。
【００７８】
１．２．３  放電維持期間
放電維持期間について説明する。ローサイド走査スイッチ素子Q2Yは常にオン状態に維持される。
【００７９】
ハイサイド回収スイッチ素子Q9Yがオンする直前には、ローサイド維持スイッチ素子Q8Yがオンしており、パネル容量Cpの両端電圧は0Vに維持される。ハイサイド回収スイッチ素子Q9Yがオンすると、回収コンデンサCYと、ハイサイド回収スイッチ素子Q9Yと、第一の回収ダイオードD1と、回収インダクタLYと、パネル容量Cpとにより、ＬＣ共振回路が形成される。これにより、パネル容量Cpの両端電圧はVsまで増加する。残りのスイッチ素子はオフ状態に維持される。
【００８０】
次に、ハイサイド回収スイッチ素子Q9Yがオフして、ハイサイド維持スイッチ素子Q7Yがオンすれば、パネル容量Cpの両端電圧はVsに維持される。このとき、ハイサイド維持スイッチ素子Q7Yのドレイン・ソース間電圧は零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。
【００８１】
所定時間経過後、ハイサイド維持スイッチ素子Q7Yがオフして、ローサイド回収スイッチ素子Q10Yがオンすると（残りのスイッチ素子はオフ状態に維持される）、回収コンデンサCYと、ローサイド回収スイッチ素子Q10Yと、第二の回収ダイオードD2と、回収インダクタLYと、パネル容量Cpとにより、ＬＣ共振回路が形成される。これにより、パネル容量Cpの両端電圧は0まで減少する。
【００８２】
次に、ローサイド回収スイッチ素子Q10Yがオフして、ローサイド維持スイッチ素子Q8Yがオンすれば、パネル容量Cpの両端電圧は0に維持される。このとき、ローサイド維持スイッチ素子Q8Yのドレイン・ソース間電圧は零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。
【００８３】
走査電極Yの電位が上下するとき、回収コンデンサCYとパネル容量Cpとの間で電力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充放電に起因する無効電力が低減する。
【００８４】
１．３．  変形例
以下、本実施形態の走査電極駆動部に対するいつくかの変形例について説明する。
【００８５】
１．３．１  双方向スイッチ素子に逆導通阻止ＩＧＢＴを適用した例
双方向スイッチ素子として逆導通阻止ＩＧＢＴを用いたときの適用例について説明する。双方向スイッチ素子（Q7Y，Q8Y）として、図３のように並列接続した逆導通阻止ＩＧＢＴを接続点ａを高圧側に、接続点ｂを低圧側にして適応する場合、B側の逆導通阻止ＩＧＢＴ32の並列数をA側の逆導通阻止ＩＧＢＴ31の並列数より少なくしてよい。A側の逆導通阻止ＩＧＢＴは放電電流（放電維持期間にＰＤＰの放電セルでの放電による電流）が流れる。この電流量は大きいので、電流量を許容するようにA側の逆導通阻止ＩＧＢＴ31の並列接続数を設定する。またB側の逆導通阻止ＩＧＢＴは初期化期間のモードIV等に電流が流れるのみであり、その電流は放電電流と比べて小さい。よって、B側の逆導通阻止ＩＧＢＴの並列接続数は、A側の逆導通阻止ＩＧＢＴと比べて少なくてもよい。
【００８６】
１．３．２  双方向スイッチ素子に逆導通阻止ＩＧＢＴを適用した例２
ハイサイド維持スイッチ素子Q7Yに双方向スイッチ素子である逆導通阻止ＩＧＢＴ31を適応し、さらに逆導通阻止ＩＧＢＴ31のソースからドレイン方向への電流対策用として回生回路50ａを付属した構成にしてもよい（図5（a）参照）。回生回路50ａは回生スイッチ素子51と回生ダイオード５２を含む。回生回路50ａは、逆導通阻止ＩＧＢＴ31がオフ時において、逆導通阻止ＩＧＢＴ31のソースからドレイン方向に電流を流すことが可能な回路である。
【００８７】
回生スイッチ素子51には、ハイサイドランプ波形発生部QR1の制御信号の反転信号を入力する。すなわち、ハイサイドランプ波形発生部QR1がオン時は、回生スイッチ素子51はオフし、ハイサイドランプ波形発生部QR1がオフ時は、回生スイッチ素子51はオンする。
【００８８】
初期化期間のモードIVにおいて、回生スイッチ素子51と回生ダイオード52を通して電流が流れ、走査電極Yの電位が、接地電位（＝0）を基準にして維持電圧源Vsの電圧Vsだけ高い電位まで下降する。またハイサイド維持スイッチ素子Q7Yは、初期化期間のモードIIIにおいては、オンしていてもよい（逆導通阻止ＩＧＢＴの働きにより，接続点J2Yから維持電圧源Vsの正極への電流を阻止することができる。）。B側の逆導通阻止ＩＧＢＴのゲートを駆動するための電圧は、維持電圧源の電位より常に高い電位が必要となるが、回生回路のスイッチ素子のゲートを駆動するには接続点J2Yの電位より高ければよいので、ゲート駆動回路が簡素化できる．また，回生回路に流れる電流量は小さいので回生回路51のスイッチ素子31及びダイオードD2の並列数は少なくてもよい。
【００８９】
また、回生回路は図５（ｃ）に示すような構成を有してもよい。同図に示す回生回路50cは、PchMOSである回生スイッチ素子51と回生ダイオード５２とを含む。
【００９０】
また、ローサイド維持スイッチ素子Q8Yに双方向スイッチ素子である逆導通阻止ＩＧＢＴ31を適応し、さらに逆導通阻止ＩＧＢＴ31のソースからドレイン方向への電流対策用として回生回路50bを付属した構成にしてもよい（図5（b）参照）。回生回路50bは回生スイッチ素子51と回生ダイオード５２を含む。回生回路50bは、逆導通阻止ＩＧＢＴ31がオフ時において、逆導通阻止ＩＧＢＴ31のソースからドレイン方向にのみ電流を流すことが可能な回路である。この場合、回生スイッチ素子51には、ローサイドランプ波形発生部QR2の制御信号の反転信号を入力する。すなわち、ローサイドランプ波形発生部QR2がオン時は、回生スイッチ素子51はオフし、ローサイドランプ波形発生部QR2がオフ時は、回生スイッチ素子51はオンする。アドレス期間が終わって、維持期間に移る時に回生ダイオード52及び回生スイッチ素子51を通して電流が流れ、走査電極Yの電位が接地電位（＝0）まで上昇する。なお、ローサイド維持スイッチ素子Q7Yは、アドレス期間はオンしていてもよい（逆導通阻止ＩＧＢＴの働きにより，維持電圧源Vsの負極から接続点J2Yの電流を阻止することができる。）。また、回生回路に流れる電流は小さいので、回生回路のスイッチ素子及びダイオードの並列接続数は少なくてもよい。
【００９１】
なお、図２２に示すような従来技術では、維持スイッチ素子Q7Y,Q8Yと分離スイッチ素子QS1,QS2とがそれぞれ直列接続された構成を含む。これに対応した構成として本実施形態では、２つの逆導通阻止IGBT31、32の並列接続の構成（図３参照）または逆導通阻止IGBTと回生回路の並列接続の構成（図５参照）を有する。かかる部分の部品点数について検討する。
【００９２】
従来技術の部品配置が直列接続構成であるのに対して、本実施形態の部品配置は並列接続構成である。従来技術では、維持スイッチ素子及び分離スイッチ素子の双方に大電流である放電電流が流れるので、維持スイッチ素子及び分離スイッチ素子それぞれを、多数並列接続する必要がある。一方、本実施形態では、大電流が流れるのは逆導通阻止IGBT31のみであり、他方の逆導通阻止IGBT32及び回生回路50には大電流が流れない。このため、全体として必要となる素子の並列接続数を低減できる。
【００９３】
以上より、オフ期間においてドレインからソース方向またはソースからドレイン方向の双方向において電流を流さず、オン期間においてドレインからソース方向にのみ電流を流すという逆導通阻止IGBTの特性を用いることで、逆導通阻止IGBTの並列構成を可能としつつ、部品点数低減の効果，損失低減の効果等が得られる。
【００９４】
１．３．３  クランプ回路
ハイサイド維持スイッチ素子Q7Yがオンした後、回収ダイオードD1の寄生容量に電圧を充電するために、維持電圧源Vs、ハイサイド維持スイッチ素子Q7Y，回収インダクタLY、回収ダイオードD1、回収スイッチ素子Q9Y、回収コンデンサCYのループで電流が流れる。このため、回収インダクタLYに電流が蓄積されるため、しばらくの間、回収ダイオードD1の寄生容量と回収インダクタLYで共振動作が行われる。このため、回収回路15においてリンギングが発生するため、回収回路15はノイズ源となる。このリンギング抑制のためにクランプ回路を設けてもよい。なお、接続点J2Yは、ハイサイド維持スイッチ素子Q7Yによって、維持電圧源の電圧Vsが印加されているため、走査電極へはリンギングは伝達しない。
【００９５】
図６（ａ）にクランプ回路の構成例を示す。クランプ回路は、維持電圧源Vsと接続点J3Yの間に接続されたクランプ用スイッチ素子61とクランプ用ダイオード62の直列回路と、接続点J3Yとグランドの間に接続された、クランプ用ダイオード64とクランプ用スイッチ素子63の直列回路とで構成される。
【００９６】
回収ダイオードD2にも寄生容量があるので、図６（ａ）に示すクランプ回路は、回収ダイオードD2によるリンギングに対しても同様に作用する。
【００９７】
（クランプ回路の回路動作）
図６（ａ）に示すクランプ回路の動作を説明する。クランプ用スイッチ素子61は初期化期間のモードIIIではオフする。それ以外の期間は常にオン状態である。このため、初期化パルス電圧が維持電圧源の電圧Vs以上になるとき（初期化期間のモードIII）でも、クランプされることなく、走査電極に初期化パルス電圧を印加することができる。
【００９８】
クランプ用スイッチ素子63は初期化期間のモードV及びアドレス期間ではオフする。それ以外の期間は常にオン状態である。このため，初期化パルス電圧が接地電位（＝0）以下になるとき（初期化期間のモードV及びアドレス期間）でも、クランプされることなく、走査電極に初期化パルス電圧を印加することができる。
【００９９】
放電維持期間において、ハイサイド維持スイッチ素子Q7Yがオンした後、回収ダイオードD1の寄生容量に電圧を充電するために、維持電圧源Vsの正極、ハイサイド維持スイッチ素子Q7Y、回収インダクタLY、回収ダイオードD1、回収スイッチ素子Q9Y、回収コンデンサCYのループで電流が流れる。
【０１００】
回収ダイオードD1の寄生容量に電圧（Vs/2）が充電された後、回収インダクタLYに蓄積された電流は、クランプ用ダイオード62及びクランプ用スイッチ素子61を通して維持電圧源Vsの正極に流れるので、回収インダクタに蓄積された電流はクランプ用ダイオード62及びクランプ用スイッチ素子61等の抵抗成分によって減衰する。電流の減衰量が少ない場合は抵抗を接続しても良い。
【０１０１】
以上より，回収インダクタLYに蓄積された電流は回収ダイオードD1の寄生容量に流れないので、共振動作は起こらず、リンギングは発生しないため、ノイズの発生が抑制される。
【０１０２】
同様にローサイド維持スイッチ素子Q8Yがオンした後、回収ダイオードD2の寄生容量に電圧を充電するために、維持電圧源Vsの負極、ローサイド維持スイッチ素子Q8Y、回収インダクタLY、回収ダイオードD2、回収スイッチ素子Q10Y、回収コンデンサのループで電流が流れる。
【０１０３】
回収ダイオードD2の寄生容量に電圧（Vs/2）が充電された後、回収インダクタLYに蓄積された電流は、クランプ用ダイオード64及びクランプ用スイッチ素子63を通して，維持電圧源Vsの負極に流れるので、回収インダクタLYに蓄積された電流はクランプ用ダイオード64及びクランプ用スイッチ素子63等の抵抗成分によって減衰する。電流の減衰が少ない場合は抵抗を接続しても良い。
【０１０４】
以上より、回収インダクタLYに蓄積された電流は回収ダイオードD2の寄生容量に流れないので、共振動作は起こらず、リンギングは発生しないため、ノイズの発生が抑制される。
【０１０５】
また、クランプ回路は、図６（ｂ）のように逆導通阻止ＩＧＢＴ65、66で構成されてもよい。この構成では、逆導通阻止ＩＧＢＴ65、66のゲート電圧駆動回路に工夫が必要であるものの、図６（ａ）の回路に比してクランプ用ダイオード62、64を削除することができる。逆導通阻止ＩＧＢＴのオンオフ制御は図６（ａ）のクランプ用スイッチ素子61、63と同様である。
【０１０６】
また、図７（ａ）、（ｂ）に、クランプ回路と回生回路のスイッチ素子を共有化したときの構成を示す。このような構成により、スイッチ素子の数を減らすことができる。図７（ａ）では、図６（ａ）に示すクランプ回路と図５（ｂ）に示す回生回路とにおいてスイッチ素子51を共有化している。図７（ｂ）では、図６（ａ）に示すクランプ回路と図５（ｃ）に示す回生回路とにおいてスイッチ素子51を共有化している。
【０１０７】
１．４  まとめ
本実施形態によるＰＤＰ駆動装置10によれば、維持スイッチ素子Q7Y、Q8Yを双方向スイッチ素子で構成することで、初期化期間における維持スイッチ素子Q7Y、Q8Yの逆導通を素子できる。このため、従来のＰＤＰの駆動装置において用いられていた分離スイッチ素子（図２２参照）を設ける必要がなくなる。すなわち、図２に示す通り、維持電圧源Vsから、放電維持パルス発生部3Yの出力端子JY2を介して、ローサイド走査スイッチ素子Q2Yのソースまでの経路には、維持スイッチ素子Q7Y、Q8Yしか存在しない。それ故、本発実施形態によれば、従来の装置に比して、ＰＤＰ駆動装置において部品点数をより少なくでき、実装面積を低減できる。特に、維持放電期間では分離スイッチ素子に大電流が流れることから、従来、分離スイッチ素子を多数並列に接続して設ける必要があったため、分離スイッチ素子を要しない本実施形態によれば、回路規模の削減効果が大きい。また、実装面積が小さくなることで、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減できることから、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。
【０１０８】
なお、本実施形態では、説明の便宜上、特に走査電極駆動部の構成に基づいて説明を行ったが、維持電極駆動部及びアドレス電極駆動部においても本発明の思想が同様に適用できることは言うまでもない（以下の実施形態も同じ）。
【０１０９】
実施の形態２
本実施形態におけるプラズマディスプレイは、図２に示す実施の形態１のものとは、走査電極駆動部11の構成が異なる。
【０１１０】
２．１  走査電極駆動部
図８に、本実施形態の走査電極駆動部11の詳細な構成を示す。
【０１１１】
本実施形態による走査電極駆動部11は、図２に示す実施形態１のものとは、走査パルス発生部1Yと初期化パルス発生部2Yの構成が異なる。その他の構成要素は実施形態1のものと同様である。
【０１１２】
（走査パルス発生部）
走査パルス発生部1Yは、第一の定電圧源V1、ハイサイド走査スイッチ素子Q1Y、ローサイド走査スイッチ素子Q2Y、及びV1印加用スイッチ素子Q3Y、Q4Yを含む。
【０１１３】
第一の定電圧源V1の正極はV1印加用スイッチ素子Q3Yのドレインに接続される。V1印加用スイッチ素子Q3YのソースはV1印加用スイッチ素子Q4Yのドレイン及びハイサイド走査スイッチ素子Q1Yのドレインに接続される。V1印加用スイッチ素子Q4Yのソースは、ローサイド走査スイッチ素子Q2Yのソース及び第一の定電圧源V1の負極に接続される。
【０１１４】
ここで、ハイサイド走査スイッチ素子Q1Yとローサイド走査スイッチ素子Q2Yの直列接続回路（図2に示される実線で囲まれた部分）は、実際には、走査電極Y1、Y2、…と同数だけ設けられ、走査電極Y1、Y2、…のそれぞれに一つずつ接続される。
【０１１５】
（初期化パルス発生部）
初期化パルス発生部2Yは、第二の定電圧源V2、ハイサイドランプ波形発生部QR1、ローサイドランプ波形発生部QR2、及び第三の定電圧源V3を含む。
【０１１６】
第二の定電圧源V2の正極はハイサイドランプ波形発生部QR1のドレインに接続される。ハイサイドランプ波形発生部QR1のソースはハイサイド走査スイッチ素子Q1Yのドレインに接続される。第二の定電圧源V2の負極は維持電圧源Vsの正極に接続される。ローサイドランプ波形発生部QR2は、そのドレインが第一の定電圧源V1の負極に接続され、そのソースが第三の定電圧源V3の負極に接続される。第三の定電圧源V3の正極は接地される。
【０１１７】
２．２  動作
図９は、本実施形態における初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す波形図である。図では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
【０１１８】
２．２．１  初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の6つのモードI〜VIに分けられる。
【０１１９】
＜モードI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、V1印加用スイッチ素子Q4Y及びローサイド維持スイッチ素子Q8Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（＝0）に維持される。
【０１２０】
＜モードII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、V1印加用スイッチ素子Q4Yがオン状態に維持されたまま，ローサイド維持スイッチ素子Q8Yがオフし，ハイサイド維持スイッチ素子Q7Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（＝0）から維持電圧源Vsの電圧Vsだけ高い電位まで上昇する。
【０１２１】
＜モードIII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、V1印加用スイッチ素子Q4Y及びハイサイド維持スイッチ素子Q7Yがオフし、ハイサイド走査スイッチ素子Q1Y及びハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が一定の速度で、接地電位（＝0）から維持電圧源Vsの電圧Vsと第二の定電圧源の電圧V2との和だけ高い電位Vr（初期化パルス電圧の上限）まで上昇する。このとき，V1印加用スイッチ素子Q3Yがオフしており、ハイサイド走査スイッチ素子Q1Yのドレインの電位が第一の定電圧源V1の正極の電位より高くなると、V1印加用スイッチ素子Q3Yの寄生ダイオードがオン状態となり導通する。これにより走査電極Yの電位が初期化パルス電圧の上限に達した時に接続点J2Yの電位は最高となり、その電位はVr-V1となるので、実施の形態1の走査電極駆動部と比較して、回収ダイオードD1、ローサイド維持スイッチ素子Q8Y、ローサイド回収スイッチ素子Q10Y、ローサイドランプ波形発生部QR2のドレイン・ソース間電圧及びハイサイド維持スイッチ素子Q7Yのソース・ドレイン間電圧に印加される電圧は低いものとなる。
【０１２２】
よってそれらの素子には、低耐圧部品が使える。一般的に単位面積あたりのシリコン半導体の耐圧と抵抗値の関係は、耐圧が二倍になると抵抗値が五倍強になるので、耐圧を増加させると、流すことができる電流量が大幅に減少する。それ故、本実施形態によれば、従来に比して、放電維持パルス発生部3Yにおける各スイッチ素子及びダイオードの並列接続数を削減でき、また実装面積を低減できる。特に、放電維持パルス発生部3Yの各スイッチ素子Q7Y、Q8Y、Q10Y及びダイオードD1には大電流が流れるため、各スイッチ素子の抵抗値が小さくなれば、並列接続数が減らせる。また実装面積が小さくなるので、基板による配線インピーダンスが小さくなり、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングが小さくなり、ＰＤＰの動作するマージンが拡大する。
【０１２３】
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
【０１２４】
＜モードIV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR1がオフし、ハイサイド維持スイッチ素子Q7Y及びV1印加用スイッチ素子Q3Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（＝0）から維持電圧源Vsの電圧Vsと第一の定電圧源V1の電圧V1との和だけ高い電位（Vs+V1）まで下降する。
【０１２５】
＜モードV＞
走査電極駆動部11では、ハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイド走査スイッチ素子Q1Y及びV1印加用スイッチ素子Q3Yがオフし、ローサイド走査スイッチ素子Q2Y及びV1印加用スイッチ素子Q4Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（＝0）から維持電圧源Vsの電圧Vsだけ高い電位まで下降する。
【０１２６】
＜モードVI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及びV1印加用スイッチ素子Q4Yがオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、接地電位（＝0）から第三の定電圧源の電圧V3だけ低い電位−V3まで下降する。従って、ＰＤＰ20の放電セルには、モードII〜Vでの印加電圧とは逆極性の電圧が印加される。特に、その印加電圧は比較的緩やかに下降する。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
【０１２７】
２．２．２  アドレス期間
アドレス期間中はV1印加用スイッチ素子Q3Yがオン、V1印加用スイッチ素子Q4Yがオフに維持される。本実施形態におけるアドレス期間のその他のスイッチング素子の動作は実施の形態１で説明したものと同様である。
【０１２８】
２．２．３  放電維持期間
放電維持期間中はV1印加用スイッチ素子Q3Yがオフ，V1印加用スイッチ素子Q4Yがオンに維持される。放電維持期間中のその他のスイッチング素子の動作については、実施の形態１で説明したものと同様である。
【０１２９】
本実施形態では，V1印加用スイッチ素子Q3Y，Q4Yが必要となるものの、スイッチ素子の低耐圧化が実現できる。なお、実施の形態1で示した逆導通阻止ＩＧＢＴの適用例、回生回路及びクランプ回路の構成を、図８に示す本実施の形態の構成に適応してもよい。
【０１３０】
なお、維持スイッチ素子Q7Y、Q8Yのいずれか一方のみを双方向スイッチ素子とし、他方を、例えばＭＯＳＦＥＴ、ＩＧＢＴ又はバイポーラトランジスタで構成しても良い。双方向スイッチ素子でない素子を用いる場合、双方向スイッチ素子でない維持スイッチ素子に対しては分離スイッチ素子を設ける必要がある。この場合、維持スイッチ素子（Q7YまたはQ8Y）のソースと、分離スイッチ素子のソースとを接続する。または、維持スイッチ素子（Q7YまたはQ8Y）のドレインと、分離スイッチ素子のドレインとを接続してもよい。また，分離スイッチ素子は，維持電圧源Vsの正極または負極と走査電極との間に配置してもよい．なお、維持スイッチ素子に対する上記の考え方は、走査電極（走査電極駆動部１１）以外、すなわち維持電極（維持電極駆動部１２）及びアドレス電極（アドレス電極駆動部１３）に対しても適用できる。
【０１３１】
２．３  まとめ
本実施形態の構成によれば、実施の形態1と比較して、V1印加用スイッチ素子Q3Y，Q4Yが必要となるものの、各スイッチ素子の低耐圧化が実現できる。
【０１３２】
実施の形態３
図１０に本実施形態の走査電極駆動部の回路構成を示す。本実施形態におけるプラズマディスプレイは、図２に示す実施形態１のものとは、走査電極駆動部11内のハイサイドランプ波形発生部の構成が異なる。また、第二の定電圧源V2の代わりに第四の定電圧源V4を備えている点が異なる。
【０１３３】
３．１  ハイサイドランプ波形発生部
図１１に、本実施形態の走査電極駆動部11のハイサイドランプ波形発生部QR1aの詳細な構成を示す。同図に示すハイサイドランプ波形発生部QR1aは、ハイサイドNMOS（41）、ランプ用コンデンサC1、ランプ用ツェナーダイオードZD1及びゲート回路33を含む。
【０１３４】
ハイサイドNMOS（41）のドレインは第四の定電圧源V4の正極と接続し、ソースは第一の定電圧源V1の負極と接続する。ランプ用コンデンサC1の一端はハイサイドNMOS（41）のドレインと接続し、その他端はランプ用ツェナーダイオードZD1のアノードと接続する。ランプ用ツェナーダイオードZD1のカソードはハイサイドNMOS（41）のゲートと接続する。ゲート回路33はハイサイドNMOS（41）のゲートに接続し、制御部（図示せず）から制御信号を受信し、その制御信号に基づき所定の電流を出力する。
【０１３５】
ゲート回路33から出力された所定の電流により、ランプ用ツェナーダイオードZD1に電流が流れ、ツェナー電圧を発生する。このとき、ランプ用コンデンサC1に蓄積された電荷は放電し始めたばかりであるが、ハイサイドNMOS（41）のドレイン・ゲート間電圧はツェナー電圧によって急激に低下している。このため、制御信号の受信直後においても、ハイサイドNMOS（41）のソース電位は急峻に立ち上がる。この急峻な立ち上がりはランプ用ツェナーダイオードZD1のツェナー電圧に依存する。
【０１３６】
ゲート回路33からの電流によってランプ用コンデンサC1の電荷が一定の速度で放電していくので、ハイサイドNMOS（41）のソース電位も一定の速度で上昇していく。その後、ハイサイドNMOS（41）のドレイン・ゲート間電圧が零になって、ハイサイドNMOS（41）のゲート・ソース間電圧が上昇すると、ハイサイドNMOS（Q30Y）のソースとドレインの電位がほぼ等しくなる。
【０１３７】
以上のようにして、ランプ用ツェナーダイオードZD1のツェナー電圧の設定によって、初期化期間の上りランプ波形の開始電圧（モードIIIの開始電圧）を任意に設定することができる。また、実施の形態1のツェナーダイオードを付加していないハイサイドランプ波形発生器QR1を用いてもよい。その場合、初期化期間のモードIIIの開始電圧はV1となる。
【０１３８】
３．２  動作
図１２は、本実施形態における初期化期間、アドレス期間及び放電維持期間のそれぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す波形図である。図では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
【０１３９】
３．２．１  初期化期間
初期化パルス電圧の変化に応じて次の6つのモードI〜VIに分けられる。
【０１４０】
＜モードI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及びローサイド維持スイッチ素子Q8Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（＝0）に維持される。
【０１４１】
＜モードII＞
走査電極駆動部11では、ローサイド維持スイッチ素子Q8Yがオン状態に維持されたまま，ローサイド走査スイッチ素子Q2Yがオフし，ハイサイド走査スイッチ素子Q1Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が、接地電位（＝0）から第一の定電圧源の電圧V1だけ高い電位まで上昇する。
【０１４２】
＜モードIII＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Yがオン状態に維持したまま、ローサイド維持スイッチ素子Q8Yがオフし、ハイサイドランプ波形発生部QR1aがオンする。残りのスイッチ素子はオフ状態に維持される。
【０１４３】
それにより、走査電極Yの電位が一定の速度で、接地電位（＝0）を基準とした電位Vr（＝V1+V4）（初期化パルス電圧の上限）まで上昇する。走査電極Yの電位が初期化パルス電圧の上限に達した時に接続点J2Yの電位は最高となり、その電位はV4となるので、実施の形態1の走査電極駆動部の接続点J2Yの電位（＝Vr）と比較して，ダイオードD1並びにスイッチ素子Q8Y，Q10Y，QR1a，QR3，QR2のドレイン・ソース間電圧及びスイッチ素子Q7Yのソース・ドレイン間電圧に印加される電圧は低いものとなる．よってこれらの素子には、低耐圧部品が使える。一般的に単位面積あたりのシリコン半導体の耐圧と抵抗値の関係は、耐圧が二倍になると抵抗値が五倍強になるので、流すことができる電流量が大幅に減少する。それ故、本実施形態によれば、従来に比して、放電維持パルス発生部3Yにおける各スイッチ素子及びダイオードの並列数を削減でき、また実装面積を低減できる。特に、放電維持パルス発生部3Yの各スイッチ素子Q7Y、Q8Y、Q10Y及びダイオードD1には大電流が流れるため、それらの抵抗値が小さくなれば、それらの並列接続数が減らせる。よって、本発明の意義は大きい。また実装面積が小さくなるので、基板による配線インピーダンスが小さくなり、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングが小さくなり、ＰＤＰの動作マージンが拡大する
【０１４４】
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
【０１４５】
＜モードIV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR1aがオフし、ハイサイド維持スイッチ素子Q7Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が、接地電位（＝0）を基準とした電位（Vs+V1）まで下降する。
【０１４６】
＜モードV＞
走査電極駆動部11では、ハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（＝0）を基準とした電位Vsまで下降する。
【０１４７】
＜モードVI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Yがオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、接地電位（＝0）を基準とした電位−V3まで下降する。従って、ＰＤＰ20の放電セルには、モードII〜Vでの印加電圧とは逆極性の電圧が印加される。特に、その印加電圧は比較的緩やかに下降する。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
【０１４８】
３．２．２  アドレス期間、放電維持期間
本実施形態におけるアドレス期間、放電維持期間の動作は実施の形態１で説明したものと同様である。
【０１４９】
なお，実施の形態1の逆導通阻止ＩＧＢＴの適用例，回生回路及びクランプ回路の構成は本実施の形態においても適用できる。ただし，ハイサイド維持スイッチ素子Q7Yは，初期化期間のモードIIIではオンしない。また、後述の保護回路（実施の形態6の初期化期間のモードIII用からダイオードD5を除いたのもの）を、回生回路のスイッチ素子及びクランプ回路のスイッチ素子に適応することにより、スイッチ素子の低耐圧化が可能となる．
【０１５０】
なお、維持スイッチ素子Q7Y、Q8Yのいずれか一方のみを双方向スイッチ素子とし、他方を、例えばＭＯＳＦＥＴ、ＩＧＢＴ又はバイポーラトランジスタで構成しても良い。双方向スイッチ素子を用いない場合、双方向スイッチ素子でない維持スイッチ素子に対しては図２２に示すような分離スイッチ素子（QS1またはQS2）を設ける必要がある。この場合、維持スイッチ素子（Q7YまたはQ8Y）のソースと、分離スイッチ素子のソースとを接続する。または、維持スイッチ素子（Q7YまたはQ8Y）のドレインと、分離スイッチ素子のドレインとを接続してもよい。また、分離スイッチ素子は，維持電圧源Vsの正極または負極と走査電極との間に配置してもよい。なお、維持スイッチ素子は、走査電極（走査電極駆動部１１）以外、すなわち維持電極（維持電極駆動部１２）及びアドレス電極（アドレス電極駆動部１３）に対しても適用できる。
【０１５１】
３．３  まとめ
本実施形態の構成によれば、実施の形態１の効果に加えてさらに、各スイッチ素子及びダイオードの低耐圧化が可能である。また、実施の形態２に比して、V1印加用スイッチ素子Q3Y、Q4Yが不要となる。さらに、初期化期間の上りランプ波形の開始電圧（モードIIIの開始電圧）を任意に設定することができる。
【０１５２】
実施の形態４
本実施形態におけるプラズマディスプレイは、実施の形態１のものと、走査電極駆動部11の構成が異なる。
【０１５３】
４．１  走査電極駆動部
図１３に、本発明の実施形態４による走査電極駆動部の詳細な構成を示す。
【０１５４】
本実施形態による走査電極駆動部11は、図２に示す実施形態１のものとは、放電維持パルス発生部の構成が異なる。より具体的には、放電維持パルス発生部内の回収スイッチ回路の構成が異なる。その他の構成要素は実施形態1のものと同様である。
【０１５５】
本実施形態の放電維持パルス発生部4Yは、実施の形態１の放電維持パルス発生部３Yにおいて、回収スイッチ回路１５の代わりに回収スイッチ素子Q11Yを設けている。この回収スイッチ素子Q11Yは双方向スイッチ素子で構成する。双方向スイッチ素子については実施の形態１で述べたとおりである。
【０１５６】
このように、実施の形態１の回収スイッチ回路１５を双方向スイッチ素子Ｑ１１Ｙで代替することで、部品点数を削減でき、回路規模を低減できる。
【０１５７】
回収スイッチ素子Q11Yは、そのソースが回収インダクタLYの一端に接続され、そのドレインが回収コンデンサCYの一端に接続される。回収インダクタLYの他端は、維持スイッチQ7YとQ8Yの接続点J2Yに接続され、回収コンデンサCYの他端は、一旦が接地された回収コンデンサCYの他端に接続される。または、回収スイッチ素子Q11Yは、そのソースが回収コンデンサCYの一端に接続され、そのドレインが回収インダクタLYの一端に接続されてもよい。
【０１５８】
回収コンデンサCYの容量はＰＤＰ20のパネル容量Cpより十分に大きい。回収コンデンサCYの両端電圧は、電源部から印加される直流電圧Vsの半値Vs／2と実質的に等しく維持される。
【０１５９】
なお、図１３に示す構成において、維持スイッチ素子Q7Y及びQ8Yは双方向スイッチ素子でなくてもよい。その場合、図２２に示す従来例と同様に、維持スイッチ素子Q7Y、Q8Y以外に対して分離スイッチ素子QS1、QS2をそれぞれ接続する必要がある。また、分離スイッチ素子（図２２参照）を維持電圧源Vsの正極または負極と走査電極との間に配置してもよい。
【０１６０】
また、図２に示す回収スイッチ回路１５において、回収スイッチ素子Q9YとダイオードＤ１の直列回路及び回収スイッチ素子Q10YとダイオードＤ２の直列回路のいずれか一方の直列回路のみを、回収スイッチ素子Q11Yで代替しても良い。また、回収スイッチ回路１５は、走査電極（走査電極駆動部１１）以外、すなわち維持電極（維持電極駆動部１２）及びアドレス電極（アドレス電極駆動部１３）に対しても適用できる。
【０１６１】
４．２  動作
図１４は、本実施形態における初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図１４では、それぞれのスイッチ素子のオン期間が斜線部で示される。
【０１６２】
４．２．１  初期化期間、アドレス期間
初期化期間及びアドレス期間における走査電極部１１の各スイッチ素子の動作は実施の形態１で説明したものと同様である。
【０１６３】
４．２．２  放電維持期間
図１３、図１４を参照して、放電維持期間の動作について説明する。
放電維持期間では、ローサイド走査スイッチ素子Q2Yは常にオン状態を維持する。
回収スイッチ素子Q11Yがオンする直前には、ローサイド維持スイッチ素子Q8Yがオンしており、パネル容量Cpの両端電圧は0Vに維持される。回収スイッチ素子Q11Yがオンすると、回収コンデンサCYと、回収スイッチ素子Q11Yと、回収インダクタLYと、パネル容量Cpとにより、ＬＣ共振回路が形成され、パネル容量Cpの両端電圧はVsまで増加する（残りのスイッチ素子はオフ状態に維持される）。
【０１６４】
次に、回収スイッチ素子Q11Yがオフして、ハイサイド維持スイッチ素子Q7Yがオンすれば、パネル容量Cpの両端電圧はVsを維持する。このとき、ハイサイド維持スイッチ素子Q7Yは、そのドレイン・ソース間電圧は零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。
【０１６５】
所定時間経過後、ハイサイド維持スイッチ素子Q7Yがオフして、回収スイッチ素子Q11Yがオンすると、回収コンデンサCYと、回収スイッチ素子Q11Yと、回収インダクタLYと、パネル容量CpとによりＬＣ共振回路が形成され、パネル容量Cpの両端電圧は0まで減少する（残りのスイッチ素子はオフ状態に維持される）。
【０１６６】
次に、回収スイッチ素子Q11Yがオフして、ローサイド維持スイッチ素子Q8Yがオンすれば、パネル容量Cpの両端電圧は0を維持する。このとき、ローサイド維持スイッチ素子Q8Yは、そのドレイン・ソース間電圧が零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。
走査電極Yの電位が上下するとき、回収コンデンサCYとパネル容量Cpとの間で電力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充放電に起因する無効電力が低減する。
【０１６７】
（回収スイッチに逆導通阻止ＩＧＢＴを用いた場合の例）
回収スイッチ素子Q11Yに逆導通阻止ＩＧＢＴを適応する場合、図１５のように並列接続した逆導通阻止ＩＧＢＴ（Q11YA，Q11YB）を用いることができる。このような並列接続した逆導通阻止ＩＧＢＴ（Q11YA，Q11YB）を用いた場合の放電維持期間の動作を以下に説明する。
【０１６８】
放電維持期間では、ローサイド走査スイッチ素子Q2Yは常にオン状態を維持する。
回収スイッチ素子Q11YAがオンする直前には、ローサイド維持スイッチ素子Q8Yがオンしており、パネル容量Cpの両端電圧は0Vに維持される。回収スイッチ素子Q11YAがオンすると、回収コンデンサCYと、回収スイッチ素子Q11YAと、回収インダクタLYと、パネル容量Cpとにより、ＬＣ共振回路が形成され、パネル容量Cpの両端電圧はVsまで増加する（残りのスイッチ素子はオフ状態に維持される）。
【０１６９】
次に、ハイサイド維持スイッチ素子Q7Yがオンすると、パネル容量Cpの両端電圧はVsに維持される。このとき、回収スイッチ素子Q11YAはオンしているにもかかわらず、逆導通阻止ＩＧＢＴの働きによって、回収コンデンサCYを充電するために流れる電流を阻止する。つまり，回収スイッチ素子Q11YAは等価的にオフ状態となる。このとき、ハイサイド維持スイッチ素子Q7Yは、そのドレイン・ソース間電圧は零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。
【０１７０】
所定時間経過後、ハイサイド維持スイッチ素子Q7Yがオフ、回収スイッチ素子Q11YAがオフして、回収スイッチ素子Q11YBがオンすると、回収コンデンサCYと、回収スイッチ素子Q11YBと、回収インダクタLYと、パネル容量CpとによりＬＣ共振回路が形成され、パネル容量Cpの両端電圧は0まで減少する（残りのスイッチ素子はオフ状態に維持される）。
【０１７１】
次に、ローサイド維持スイッチ素子Q8Yがオンすると、パネル容量Cpの両端電圧は0を維持される。このとき、回収スイッチ素子Q11YBはオンしているにもかかわらず、逆導通阻止ＩＧＢＴの働きによって、回収コンデンサCYを放電するために流れる電流を阻止する。つまり、回収スイッチ素子Q11YBは等価的にオフ状態となる。
【０１７２】
このとき、ローサイド維持スイッチ素子Q8Yは、そのドレイン・ソース間電圧が零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。
【０１７３】
走査電極Yの電位が上下するとき、回収コンデンサCYとパネル容量Cpとの間で電力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充放電に起因する無効電力が低減する。
【０１７４】
以上のように逆導通阻止ＩＧＢＴを用いることで、逆導通阻止ＩＧＢＴの本質的な特性により電流の逆導通を阻止できるので、回収スイッチ素子Q11YA，Q11YBをオンしたまま、逆方向の電流の導通に対しては等価的にオフ状態にすることが可能となる．
【０１７５】
通常のIGBTはオフにしてもしばらくの間はテール電流が流れるので、完全にオフするには時間がかかる。ここで、テール電流とは、電流が流れている時に強制的にオフした場合にしばらくの間流れ続ける電流のことである。しかし、逆導通阻止ＩＧＢＴの働きを利用して逆向きに流れる電流を阻止するため、完全に電流が流れなくなってからオフ動作させることによって、テール電流が流れなくなるので、逆導通阻止ＩＧＢＴのスイッチング損失を低減することができる。また、双方向スイッチ素子の適応時と同様に、回収ダイオードD1、D2を削減できるので，従来の装置よりも部品点数を削除でき，実装面積を低減できる。また回収ダイオードD1、D2による導通損失が大きく削除されるので，消費電力は小さくなる。
【０１７６】
なお、双方向スイッチ素子として図１５に示すような２つの逆導通阻止ＩＧＢＴ（Q11YA，Q11YB）を並列接続して使用する場合、１つの双方向スイッチ素子を使用する場合に比して素子の数が増加するという懸念があるが、そうではない。双方向スイッチ素子は通常、電流による発熱損を考慮し、複数並列に接続して使用される。同様に、逆導通阻止ＩＧＢＴ（Q11YA）及び逆導通阻止ＩＧＢＴ（Q11YB）についても、それぞれ複数の並列接続された逆導通阻止ＩＧＢＴからなる。双方向スイッチ素子は双方向に電流が流れるのに対して、１つの逆導通阻止ＩＧＢＴは単方向にしか電流が流れない。よって、双方向スイッチ素子に対しては、単方向の逆導通阻止ＩＧＢＴ（Q11YAまたはQ11YB）の２倍の発熱損を考慮する必要があり、そのため、双方向スイッチ素子の並列接続数は、単方向の逆導通阻止ＩＧＢＴの２倍の素子数を必要とする。結局、図１５に示すような構成を用いても、素子数は変わらない。
【０１７７】
４．３  まとめ
本実施形態によれば、図１３に示すように回収スイッチ回路を、双方向スイッチ素子で構成される回収スイッチ素子１１のみで構成する。つまり、回収コンデンサCYからインダクタLYを介して、ローサイド走査スイッチ素子Q2Yのソースまでの間の経路において、回収スイッチ素子Q11Yしか存在しない。このように、本実施形態によるＰＤＰ駆動装置10では従来の装置と異なり、第一の回収ダイオードD1、第二の回収ダイオードD2を削減できる。それ故、本発実施形態によるＰＤＰ駆動装置10は従来の装置よりも部品点数を削減でき、実装面積を低減できる。
【０１７８】
特に回収ダイオードD1、D2には大電流が流れるため、通常ダイオードを多数並列に接続しているので、回収ダイオードD1、D2がなくなる意味は大きい。また、放電維持期間での回収ダイオードD1、D2による導通損失が大きく削減されるので、消費電力が小さくなる。
【０１７９】
実施の形態５
本実施形態におけるプラズマディスプレイは、実施の形態１のものと、走査電極駆動部11の構成が異なる。
【０１８０】
５．１  走査電極駆動部
図１６に、本発明の実施形態５による走査電極駆動部11の詳細な構成を示す。
本実施形態による走査電極駆動部11は、図２に示す実施形態１のものとは、初期化パルス発生部と放電維持パルス発生部の構成が異なる。その他の構成要素は実施形態1のものと同様である。
【０１８１】
本実施形態の初期化パルス発生部5Yは、実施の形態１の初期化パルス発生部5Yの構成に加えて、さらに分離スイッチ素子QS3を設けている。この分離スイッチ素子QS3は双方向スイッチ素子で構成される。分離スイッチ素子QS3は、そのソースが第二の定電圧源V2の負極と接続され、ドレインが第一の定電圧源V1の負極に接続される。また、本実施形態では、第二の定電圧源V2の負極は維持電圧源Vsの正極に接続されておらず、接続点ＪＹ２に接続されている。この点においても実施の形態１の構成と異なる。
【０１８２】
なお、図１６に示す構成のほか、分離スイッチ素子QS3のソースを、第一の定電圧源V1の負極に接続し、分離スイッチ素子QS3のドレインを、第二の定電圧源V2の負極に接続しても良い。
【０１８３】
本実施形態の放電維持パルス発生部6Yは、実施の形態１のものと同様の構成を有するが、ハイサイド維持スイッチ素子Q7Yとローサイド維持スイッチ素子Q8Yが、ＭＯＳＦＥＴで構成される点が異なる。但し、維持スイッチ素子Q7Y、Q8YはＩＧＢＴやバイポーラトランジスタであっても良いし、実施の形態１と同様に双方向スイッチ素子であってもよい。
【０１８４】
また、図１６に示す回路構成において、実施の形態２で示したように、回収スイッチ回路１５を回収スイッチ素子Q11Yで代替してもよい。
【０１８５】
また、分離スイッチ素子は、走査電極（走査電極駆動部１１）以外、すなわち維持電極（維持電極駆動部１２）及びアドレス電極（アドレス電極駆動部１３）に対しても適用できる。
【０１８６】
５．２  動作
図１７は、本実施形態における初期化期間、アドレス期間及び放電維持期間のそれぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す波形図である。図１７では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
【０１８７】
５．２．１  初期化期間
初期化パルス電圧の変化に応じて次の五つのモードI〜Vに分けられる。
【０１８８】
＜モードI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、分離スイッチ素子QS3及びローサイド維持スイッチ素子Q8Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（＝0）に維持される。
【０１８９】
＜モードII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、分離スイッチ素子QS3及びハイサイド維持スイッチ素子Q7Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（＝0）から維持電圧源Vsの電圧Vsだけ高い電位まで上昇する。
【０１９０】
＜モードIII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、分離スイッチ素子QS3がオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が一定の速度で、接地電位（＝0）から維持電圧源Vsの電圧Vsと第二の定電圧源の電圧V2との和だけ高い電位Vr（初期化パルス電圧の上限）まで上昇する。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
【０１９１】
＜モードIV＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、ハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR1がオフし、分離スイッチ素子QS3がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（＝0）から維持電圧源Vsの電圧Vsだけ高い電位まで下降する。
【０１９２】
＜モードV＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Yがオン状態に維持されたまま、分離スイッチ素子QS3及びハイサイド維持スイッチ素子Q7Yがオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、接地電位（＝0）から第三の定電圧源の電圧V3だけ低い電位−V3まで下降する。従って、ＰＤＰ20の放電セルには、モードII〜IVでの印加電圧とは逆極性の電圧が印加される。特に、その印加電圧は比較的緩やかに下降する。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
【０１９３】
５．２．２  アドレス期間
本実施形態におけるアドレス期間の動作は実施の形態１で説明したものと同様である。
また，アドレス期間中、分離スイッチ素子QS3は常にオフしている。
【０１９４】
５．２．３  放電維持期間
放電維持期間中は分離スイッチ素子QS3及びローサイド走査スイッチ素子Q2Yは、常にオンに維持される。
放電維持期間中のその他のスイッチング素子の動作については、実施の形態１で説明したものと同様である。
【０１９５】
５．３  まとめ
本実施形態によれば、図１６に示すように、放電維持パルス発生部6Yの出力端子（維持スイッチ素子Q7YとQ8Y間の接続点）JY2から、ローサイド走査スイッチ素子Q2Yのソースまでの間の経路に、双方向スイッチ素子である分離スイッチ素子QS3を設ける。これにより、放電維持パルス発生部6Yの出力端子JY2における電位変化範囲はVsから0までとなる。図２２に示す従来の構成では、放電維持パルス発生部113の出力端子JY2の電位変化範囲は（Vs+V2）から-V3までである。このように本実施形態によれば、従来の場合よりも、放電維持パルス発生部6Yの出力端子JY2の電位の変化範囲を狭くできる。つまり、本実施形態によれば、放電維持パルス発生部6Yにおける各スイッチ素子に低耐圧部品が使える。一般的に単位面積あたりのシリコン半導体の耐圧と抵抗値の関係は、耐圧が二倍になると抵抗値が五倍強になるので、流すことができる電流量が大幅に減少する。それ故、本実施形態によれば、従来に比して、放電維持パルス発生部6Yにおける各スイッチ素子の並列数を削減でき、また実装面積を低減できる。特に、放電維持パルス発生部の各スイッチ素子Q7Y、Q8Y、Q9Y、Q10Yには大電流が流れるため、各スイッチ素子の抵抗値が小さくなれば、並列数が減らせる。よって、本発明の意義は大きい。また実装面積が小さくなるので、基板による配線インピーダンスが小さくなり、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングが小さくなり、ＰＤＰの動作するマージンが拡大する。
【０１９６】
また、走査パルス電圧が維持電圧源の上限、下限でクランプされないためには、従来の構成では、双方向スイッチ素子の位置に２種類の直列接続した分離スイッチ素子を設けることが必要であったが、本実施形態のように双方向スイッチ素子に置き換えることにより、２種類の直列接続した分離スイッチ素子が削減できる。前述のように分離スイッチ素子は多数並列に接続して設ける必要があったため、２種類の直列接続した分離スイッチ素子を要しない本実施形態によれば、回路規模の削減効果が大きくなる。これによっても、実装面積を削減でき、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減できることから、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。
【０１９７】
実施の形態６
本実施形態におけるプラズマディスプレイは、実施の形態１のものとは、走査電極駆動部11の構成が異なる。また、第二の定電圧源V2の代わりに第四の定電圧源V4を備えている点が異なる。
【０１９８】
６．１  走査電極駆動部
図１８に本実施形態の走査電極駆動部11の構成を示す。本実施形態の走査電極駆動部11は、ハイサイドランプ波形発生部QR1とローサイドランプ波形発生部QR2との接続点と、接続点J2Yとの間に分離スイッチ素子QS3を備える。さらにその分離スイッチ素子QS3に並列に保護回路７０が接続される。保護回路７０の詳細は後述する。維持スイッチ素子Q7Y、Q8Yは双方向スイッチ素子である。また、ハイサイドランプ波形発生部QR1と維持電圧源Vsの間に第４の電圧源V4が接続される。第４の電圧源V4の正極はハイサイドランプ波形発生部QR1のドレインに接続され、その負極は維持電圧源Vsの正極に接続される。なお、本実施形態の放電維持パルス発生部3Yは、実施の形態１のものと同様の構成を有するが、維持スイッチ素子Q7Y、Q8YがＭＯＳＦＥＴで構成される点が異なる。但し、維持スイッチ素子Q7Y、Q8YはＩＧＢＴやバイポーラトランジスタであっても良いし、実施の形態１と同様に双方向スイッチ素子であってもよい。
【０１９９】
６．２  動作
図１９は、本実施形態における初期化期間、アドレス期間及び放電維持期間のそれぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す波形図である。図では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
【０２００】
６．２．１  初期化期間
初期化パルス電圧の変化に応じて次の6つのモードI〜VIに分けられる。
【０２０１】
＜モードI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、分離スイッチ素子QS3及びローサイド維持スイッチ素子Q8Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（＝0）に維持される。
【０２０２】
＜モードII＞
走査電極駆動部11では、ローサイド維持スイッチ素子Q8Y及び分離スイッチ素子QS3がオン状態に維持されたまま，ローサイド走査スイッチ素子Q2Yがオフし，ハイサイド走査スイッチ素子Q1Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が電位V1まで上昇する。
【０２０３】
＜モードIII＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Yがオン状態に維持したまま，ローサイド維持スイッチ素子Q8Y及び分離スイッチ素子QS3がオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。
【０２０４】
それにより、走査電極Yの電位が一定の速度で、電位Vr（=V1+V4）（初期化パルス電圧の上限）まで上昇する。走査電極Yの電位が初期化パルス電圧の上限に達した時に第一の定電圧源V1の負極の電位は最高となり、その電位はV4となるので、実施の形態5の走査電極駆動部の第一の定電圧源V1の電位（＝Vr）と比較して、スイッチ素子QS3，QR1，QR2のドレイン・ソース間電圧に印加される電圧は低くなる。よってこれらの素子には，低耐圧部品が使える。一般的に単位面積あたりのシリコン半導体の耐圧と抵抗値の関係は、耐圧が二倍になると抵抗値が五倍強になるので、流すことができる電流量が大幅に減少する。それ故、本実施形態によれば、従来に比して、放電維持パルス発生部3Yにおける各スイッチ素子の並列接続数を削減でき、また実装面積を低減できる。特に、分離スイッチ素子QS3には大電流が流れるため、分離スイッチ素子QS3の抵抗値が小さくなれば、並列数が減らせる。よって、本発明の意義は大きい。また実装面積が小さくなるので、基板による配線インピーダンスが小さくなり、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングが小さくなり、ＰＤＰの動作するマージンが拡大する。
【０２０５】
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
【０２０６】
＜モードIV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR1がオフし、ハイサイド維持スイッチ素子Q7Y及び分離スイッチ素子QS3がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が電位（Vs+V1）まで下降する。
【０２０７】
＜モードV＞
走査電極駆動部11では、ハイサイド維持スイッチ素子Q7Y及び分離スイッチ素子QS3がオン状態に維持されたまま、ハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が電位Vsまで下降する。
【０２０８】
＜モードVI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Yがオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び分離スイッチ素子QS3がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で電位−V3まで下降する。従って、ＰＤＰ20の放電セルには、モードII〜Vでの印加電圧とは逆極性の電圧が印加される。特に、その印加電圧は比較的緩やかに下降する。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
【０２０９】
６．２．２  アドレス期間
本実施形態におけるアドレス期間の動作は実施の形態１で説明したものと同様である。アドレス期間中、分離スイッチ素子QS3は常にオフしている。
【０２１０】
６．３  保護回路
図１８に示すように保護回路７０は分離スイッチ素子QS3に並列に接続され、分離スイッチ素子QS3のドレイン・ソース間電圧またはソース・ドレイン間電圧を制限する。保護回路７０は初期化期間のモードIII及びモードVIの時に動作する。
【０２１１】
初期化期間のモードIIIにおいて、保護回路７０は、分離スイッチ素子QS3のドレイン・ソース間電圧が所定値（例えば、電圧V4以下の値）を超えた時に動作し始め、接続点J2Yの電位を上昇させる。これにより、分離スイッチ素子QS3のドレイン・ソース間電圧は所定値以下に抑制される。そして、接続点J2Yの電位がVsに達した時、ハイサイド維持スイッチ素子Q7Yの寄生ダイオードがオン状態となり、接続点J2Yの電位はそれ以上上昇しない。走査電極Yの電位が初期化パルス電圧の上限Vrに達した時、分離スイッチ素子QS3のドレイン・ソース間電圧はV4になる。
【０２１２】
初期化期間のモードVIにおいて、保護回路７０は、分離スイッチ素子のソース・ドレイン間電圧が所定値（例えば電圧V3）を超えた時に動作し始め、接続点J2Yの電位を低下させる。これにより、分離スイッチ素子QS3のソース・ドレイン間電圧は所定値以下に抑制される。そして、接続点J2Yの電位が接地電位（＝0）に達した時、ローサイド維持スイッチ素子Q8Yの寄生ダイオードがオン状態となり、接続点J2Yの電位はそれ以上下がらない。走査電極Yの電位が-V3に達した時に，分離スイッチ素子QS3のソース・ドレイン間電圧はV3になる。
【０２１３】
保護回路７０の種々の構成例について説明する。図２０は、初期化期間のモードIIIでの保護動作に対応する保護回路の種々の構成例を示す。
【０２１４】
６．３．１  スイッチ素子を用いた保護回路
図２０（ａ）に保護回路７０の一の構成例を示す。保護回路70aは、保護用スイッチ素子S1、第一の制限抵抗R1、ゲート用ツェナーダイオードZD2、並びに第一及び第二の検出抵抗R2、R3を含む。
【０２１５】
保護用スイッチ素子S1は、コレクタが第一の制限抵抗R1の一端と接続し、ベースがゲート用ツェナーダイオードZD2のアノードと接続し、エミッタは分離スイッチ素子QS3のソースと接続する。
【０２１６】
第一の制限抵抗R1の他端はダイオードD5を介して分離スイッチ素子QS3のドレインと接続する。第一の検出抵抗R2と第二の検出抵抗R3は直列接続し、その接続点はゲート用ツェナーダイオードZD2のカソードと接続する。第一の検出抵抗R2は分離スイッチ素子QS3のドレインとダイオードD5を介して接続し、第二の検出抵抗R3は分離スイッチ素子QS3のソースと接続する。
【０２１７】
保護回路70aは分離スイッチ素子QS3がオフ時に動作する。分離スイッチ素子QS3のドレイン・ソース間電圧が上昇していくと、第二の検出抵抗R3の両端電圧が上昇する。分離スイッチ素子QS3のドレイン・ソース間電圧が所定電圧Vcに達すると、第二の検出抵抗R3の両端電圧もある電圧値（第一の検出抵抗R2と第二の検出抵抗R3の抵抗値の比で決まる値）に達する。このとき、ゲート用ツェナーダイオードZD2のツェナー電圧と、保護用スイッチ素子S1のベース・エミッタ間電圧とが等しくなり、保護用スイッチ素子S1が動作し始める。この保護用スイッチ素子S1によって、分離スイッチ素子QS3のドレイン・ソース間電圧が一定になるように制御される。ここで定電圧制御の基準電圧値Vcは分離スイッチ素子QS3のドレイン・ソース間の絶対最大定格以下に設定する必要がある。例えば、基準電圧値Vcを第四の定電圧源の電圧V4より小さい値に設定した場合、初期化期間のモードIIIにおいてハイサイドランプ波形発生部QR1のソース電位が上昇し、分離スイッチ素子QS3のドレイン・ソース間電圧がVcになると、保護回路70aが動作し始める。
【０２１８】
さらに、ハイサイドランプ波形発生部QR1のソース電位が上昇していくと、保護回路70aが動作し続けるので、分離スイッチ素子QS3のソース電位も上昇し続ける。しばらくハイサイドランプ波形発生部QR1のソース電位が上昇していくと、分離スイッチ素子QS3のソース電位が電位Vsに達する。すると、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通することで、分離スイッチ素子QS3のソースは維持電圧Vsにクランプされる。このとき、保護用スイッチ素子S1は定電圧制御するために、電流を流そうと動作するが、第一の制限抵抗R1によってその動作が制限され、定電圧制御することができなくなる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、分離スイッチ素子QS3のドレイン・ソース間電圧は上昇していくが、その最大値は電圧値V4であり、分離スイッチ素子QS3のドレイン・ソース間の最大可能印加電圧は大幅に低減される。
【０２１９】
このように、ハイサイドランプ波形発生部QR3のソース電位の上昇に伴って、分離スイッチ素子QS3のソース電位も上昇し、分離スイッチ素子QS3のドレイン電位が電位V4+Vsに達する前に、分離スイッチ素子QS3のソース電位が電位Vsになるので分離スイッチ素子QS3のドレイン・ソース間電圧の絶対最大定格を超えることはない。
【０２２０】
６．３．２  ツェナーダイオードを用いた保護回路
図２０（ｂ）に保護回路７０の別の構成を示す。同図に示す保護回路７０ｂは、保護用ツェナーダイオードZD3、第二の制限抵抗R4を含む。保護用ツェナーダイオードZD3のアノードは第二の制限抵抗R4の一端と接続し、保護用ツェナーダイオードZD3のカソードはダイオードＤ５を介して分離スイッチ素子QS3のドレインに接続し、第二の制限抵抗R4の他端は分離スイッチ素子QS3のソースに接続する。
【０２２１】
保護回路は70bは分離スイッチ素子QS3がオフしている時に動作する。分離スイッチ素子QS3のドレイン・ソース間電圧が上昇していき、分離スイッチ素子QS3のドレイン・ソース間電圧がツェナー電圧Vzに達すると、保護用ツェナーダイオードZD3が動作し始める。この保護用ツェナーダイオードZD3によって、分離スイッチ素子QS3のドレイン・ソース間電圧が一定になるように制御される。ここで定電圧制御の基準となる電圧値Vzは分離スイッチ素QS3のドレイン・ソース間の絶対最大定格以下に設定する必要がある。例えば、基準電圧値Vzを第四の定電圧源の電圧V4より小さい値に設定した場合、初期化期間のモードIIIにおいてハイサイドランプ波形発生部QR1のソース電位が上昇し、分離スイッチ素子QS3のドレイン・ソース間電圧がVzになると保護回路70bが動作し始める。さらに、ハイサイドランプ波形発生部QR1のソース電位が上昇していくと、保護回路70bが動作し続けるので、分離スイッチ素子QS3のソース電位も上昇し続ける。
【０２２２】
しばらくハイサイドランプ波形発生部QR1のソース電位が上昇していくと、分離スイッチ素子QS3のソース電位が電位Vsに達する。それにより、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通し、分離スイッチ素子QS3のソース電位は維持電圧源の電圧Vsにクランプされる。このとき、定電圧動作はできなくなる。保護用ツェナーダイオードZD3は一定電圧Vzとなるが、それを超える電圧については第二の制限抵抗R4に印加され、分離スイッチ素子QS3のソースに向かって電流が流れる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、分離スイッチ素子QS3のドレイン・ソース間電圧は上昇していくが、その最大値は電圧値V4であり、分離スイッチ素子QS3のドレイン・ソース間の最大可能印加電圧は大幅に低減される。
【０２２３】
このように、ハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、分離スイッチ素子QS3のソース電位も上昇し、分離スイッチ素子QS3のドレイン電位が電位V4+Vsに達する前に、分離スイッチ素子QS3のソース電位は、保護回路70bにより電位Vsに制限されるので、分離スイッチ素子QS1のドレイン・ソース間電圧は、絶対最大定格を超えることはない。
【０２２４】
６．３．３  抵抗を用いた保護回路
図２０（ｃ）に保護回路70のさらに別の構成を示す。保護回路70cは、第三の制限抵抗R5を含む。第三の制限抵抗R5の一端はダイオードＤ５を介して分離スイッチ素子QS3のドレインに接続し、他端は分離スイッチ素子QS3のソースに接続する。
【０２２５】
保護回路70cは分離スイッチ素子QS3がオフしている時に動作する。ハイサイドランプ波形発生部QR1のソース電位が上昇し、分離スイッチ素子QS3のドレイン・ソース間電圧が上昇していくと、第三の制限抵抗R5を介して、分離スイッチ素子QS3のソースに向かって電流が流れ、分離スイッチ素子QS3のソース電位が上昇する。ハイサイドランプ波形発生部QR1のソース電位がさらに上昇していくと、分離スイッチ素子QS3のソース電位が電位Vsに達する。すると、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通することで、分離スイッチ素子QS3のソース電位は電位Vsにクランプされる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、分離スイッチ素子QS3のドレイン・ソース間電圧は上昇していくが、その最大電圧値は電圧値V4であり、分離スイッチ素子QS3のドレイン・ソース間の最大可能印加電圧は大幅に低減される。
【０２２６】
このように、ハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、分離スイッチ素子QS3のソース電位も上昇し、分離スイッチ素子QS3のドレイン電位が電位V4+Vsに達する前に、分離スイッチ素子QS3のソース電位は保護回路70cにより電位Vsに制限されるので、分離スイッチ素子QS3のドレイン・ソース間電圧は、絶対最大定格を超えることはない。
【０２２７】
６．３．４  コンデンサを用いた保護回路
図２０（ｄ）に保護回路70の別の構成を示す。保護回路70dは保護用コンデンサC2を含む。保護用コンデンサC2の一端はダイオードD5を介して分離スイッチ素子QS3のドレインに接続し、他端は分離スイッチ素子QS3のソースに接続する。
【０２２８】
保護回路70dは分離スイッチ素子QS3がオフしている時に動作する。ハイサイドランプ波形発生部QR1のソース電位が上昇していくと、保護用コンデンサC2の容量と分離スイッチ素子QS3のソース・接地間に存在する寄生容量との容量分割に応じて、分離スイッチ素子QS3のソース電位が上昇する。さらにハイサイドランプ波形発生部QR1のソース電位が上昇していくと、分離スイッチ素子QS3のソース電位が電位Vsに達する。すると、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通することで、分離スイッチ素子QS3のソース電位は電位Vsにクランプされる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、分離スイッチ素子QS3のドレイン・ソース間電圧は上昇していくが、その最大値は電圧値V4であり、分離スイッチ素子QS3のドレイン・ソース間の最大可能印加電圧は大幅に低減される。
【０２２９】
このように、ハイサイドランプ波形発生部QR3のソース電位の上昇に伴って、分離スイッチ素子QS3のソース電位も上昇するが、分離スイッチ素子QS3のドレイン電位が電位V4+Vsに達する前に、分離スイッチ素子QS3のソース電位は保護回路70dにより維持電圧Vsに制限されるので、分離スイッチ素子QS3のドレイン・ソース間電圧の絶対最大定格を超えることはない。
【０２３０】
６．３．５  初期化期間のモードVIに対応した保護回路
図２１に初期化期間のモードVIでの保護動作に適した保護回路の具体的な構成例を示す。図２１（ａ）〜（ｄ）の回路はそれぞれ図２０（ａ）〜（ｄ）の回路に対応し、それぞれ同様の動作を行う。図２０（ｃ）、（ｄ）及び図２１（ｃ）、（ｄ）に示す保護回路はモードIII及びモードVIのそれぞれに対して設ける必要はなく、ダイオードD5を除くことにより１つの保護回路を両モードにおいて共用化することができる。
【０２３１】
６．４  まとめ
本実施形態によれば、分離スイッチ素子の耐圧の低減を図れる。分離スイッチ素子の耐圧の低減化により、スイッチ素子が低抵抗となる（耐圧が半減すると抵抗は５分の１になる）。このため、並列接続する分離スイッチ素子数を低減でき、回路規模を削減できる。また、分離スイッチ素子数の低減に伴い実装面積が小さくなることで、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減でき、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。また、保護回路を共用化することで部品点数を削減できる。
【産業上の利用可能性】
【０２３２】
本発明はＰＤＰ駆動装置に関し、上記のとおり、双方向スイッチ素子の使用と回路構成を工夫することで部品点数、実装面積、消費電力との削減を実現させる。このように、本発明は産業上利用可能な発明である。【０２３３】
本発明は、特定の実施形態について説明されてきたが、当業者にとっては他の多くの変形例、修正、他の利用が明らかである。それゆえ、本発明は、ここでの特定の開示に限定されず、添付の請求の範囲によってのみ限定され得る。
【図１】
2007060845.tif 000003
【図２】
2007060845.tif 000004
【図３】
2007060845.tif 000005
【図４】
2007060845.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2007060845.tif 000010
【図９】
2007060845.tif 000011
【図１０】
2007060845.tif 000012
【図１１】
2007060845.tif 000013
【図１２】
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【図１３】
2007060845.tif 000015
【図１４】
2007060845.tif 000016
【図１５】
2007060845.tif 000017
【図１６】
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【図１７】
2007060845.tif 000019
【図１８】
2007060845.tif 000020
【図１９】
2007060845.tif 000021
【図２０】
2007060845.tif 000022
【図２１】
2007060845.tif 000023
【図２２】
2007060845.tif 000024
【手続補正書】
【提出日】平成20年6月20日(2008.6.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
維持電極と、走査電極と、アドレス電極とを有するプラズマディスプレイパネルの駆動装置であって、
複数のスイッチ素子を含み、前記複数のスイッチ素子のうち少なくとも1つは双方向スイッチ素子であり、
前記双方向スイッチ素子は、オン時に少なくとも一方向の電流の導通を可能とし、オフ時に双方向の電流の導通を不可とする素子である、PDP駆動装置。
【請求項２】
前記複数のスイッチ素子は、電気的に直列に接続されたハイサイドスイッチ素子と、ローサイドスイッチ素子とを含み、
前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の接続点から、前記プラズマディスプレイパネルの走査電極、維持電極及びアドレス電極の少なくともいずれかの電極に所定のパルス電圧が印加され、
前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の少なくとも一方は、双方向スイッチ素子である、請求項１記載のＰＤＰ駆動装置。
【請求項３】
さらに、前記接続点に接続されたインダクタと、前記インダクタと前記プラズマディスプレイパネルとによる共振電流を流す経路をオン期間に形成する回収スイッチ素子とを備え、該回収スイッチ素子が双方向スイッチ素子である、請求項２記載のＰＤＰ駆動装置。
【請求項４】
前記双方向スイッチ素子には、ＪＦＥＴ、ＭＥＳＦＥＴ、逆導通阻止ＩＧＢＴ、及び双方向横型ＭＯＳＦＥＴ、及びの少なくともいずれかが含まれる、請求項１記載のＰＤＰ駆動装置。
【請求項５】
前記双方向スイッチ素子は、シリコンよりも大きなバンドギャップを有するワイドバンドギャップ半導体で形成される、請求項１記載のＰＤＰ駆動装置。
【請求項６】
前記ワイドバンドギャップ半導体には、シリコンカーバイト、ダイヤモンド、窒化ガリウム、酸化モリブデン及び酸化亜鉛のうちの少なくともいずれかが含まれる、請求項５記載のＰＤＰ駆動装置。
【請求項７】
前記双方向スイッチ素子に並列に接続される回生回路をさらに含み、前記回生回路はダイオードとスイッチ素子の直列回路を含む、請求項１記載のＰＤＰ駆動装置。
【請求項８】
さらに、前記接続点に接続されたインダクタと、前記インダクタと前記プラズマディスプレイパネルとによる共振電流を流す経路をオン期間に形成する回収スイッチ素子と、前記インダクタと回収スイッチ素子間の電位をクランプするクランプ回路とを含む、請求項２記載のＰＤＰ駆動装置。
【請求項９】
前記双方向スイッチ素子に並列に接続される回生回路をさらに含み、前記回生回路はダイオードとスイッチ素子の直列回路を含み、
前記クランプ回路は、ダイオードと、前記回生回路に含まれるスイッチ素子とで構成される、請求項８記載のＰＤＰ駆動装置。
【請求項１０】
前記複数のスイッチ素子は、電気的に直列に接続されたハイサイドスイッチ素子と、ローサイドスイッチ素子とを含み、
前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の接続点から、前記プラズマディスプレイパネルの走査電極、維持電極及びアドレス電極の少なくともいずれかの電極に所定のパルス電圧が印加され、
前記接続点と前記プラズマディスプレイパネルとの間に分離スイッチ素子を設け、該分離スイッチ素子が双方向スイッチ素子である、請求項１記載のＰＤＰ駆動装置。
【請求項１１】
さらに、前記接続点に接続されたインダクタと、前記インダクタと前記プラズマディスプレイパネルとによる共振電流を流す経路をオン期間に形成する回収スイッチ素子とを備え、該回収スイッチ素子が双方向スイッチ素子である、請求項１０記載のＰＤＰ駆動装置。
【請求項１２】
前記双方向スイッチ素子には、ＪＦＥＴ、ＭＥＳＦＥＴ、逆導通阻止ＩＧＢＴ、及び双方向横型ＭＯＳＦＥＴの少なくともいずれかが含まれる、請求項１０記載のＰＤＰ駆動装置。
【請求項１３】
前記双方向スイッチ素子はシリコンよりも大きなバンドギャップを有するワイドバンドギャップ半導体で形成される、請求項１０記載のＰＤＰ駆動装置。
【請求項１４】
前記ワイドバンドギャップ半導体には、シリコンカーバイト、ダイヤモンド、窒化ガリウム、酸化モリブデン及び酸化亜鉛のうちの少なくともいずれかが含まれる、請求項１３記載のＰＤＰ駆動装置。
【請求項１５】
前記分離スイッチ素子に並列に保護回路を接続した、請求項１０記載のＰＤＰ駆動装置。
【請求項１６】
前記保護回路は定電圧回路である、請求項１５記載のＰＤＰ駆動装置。
【請求項１７】
前記保護回路はスイッチ素子を含む、請求項１５記載のＰＤＰ駆動装置。
【請求項１８】
前記保護回路はツェナーダイオードを含む、請求項１５記載のＰＤＰ駆動装置。
【請求項１９】
前記保護回路は抵抗を含む、請求項１５記載のＰＤＰ駆動装置。
【請求項２０】
前記保護回路はコンデンサを含む、請求項１５記載のＰＤＰ駆動装置。
【請求項２１】
前記維持電極、前記走査電極及び前記アドレス電極の少なくともいずれかの電極と電気的に接続されるインダクタと、
前記インダクタと前記プラズマディスプレイパネルとによる共振電流を流す経路をオン期間に形成する回収スイッチ素子とを備え、
該回収スイッチ素子が双方向スイッチ素子である、請求項１記載のＰＤＰ駆動装置。
【請求項２２】
前記双方向スイッチ素子には、ＪＦＥＴ、ＭＥＳＦＥＴ、逆導通阻止ＩＧＢＴ、及び双方向横型ＭＯＳＦＥＴの少なくともいずれかが含まれる、請求項２１記載のＰＤＰ駆動装置。
【請求項２３】
前記双方向スイッチ素子はシリコンよりも大きなバンドギャップを有するワイドバンドギャップ半導体で形成される、請求項２１記載のＰＤＰ駆動装置。
【請求項２４】
前記ワイドバンドギャップ半導体には、シリコンカーバイト、ダイヤモンド、窒化ガリウム、酸化モリブデン及び酸化亜鉛のうちの少なくともいずれかが含まれる、請求項２３記載のＰＤＰ駆動装置。
【請求項２５】
上りランプ波形を生成するためのハイサイドランプ波形発生部をさらに備え、前記ハイサイドランプ波形発生部は前記上りランプ波形の開始電圧を任意の値に設定可能である、請求項１記載のＰＤＰ駆動装置。
【請求項２６】
前記ハイサイドランプ波形発生部はツェナーダイオードを含む、請求項２５記載のＰＤＰ駆動装置。
【請求項２７】
維持電極と、走査電極と、アドレス電極とを有するプラズマディスプレイパネルと、
前記プラズマディスプレイパネルを駆動する、請求項１記載のＰＤＰ駆動装置と
を備える、プラズマディスプレイ。
【請求項２８】
電極間の放電により蛍光体が発光することにより画像表示可能なプラズマディスプレイパネルの駆動装置であって、
前記電極に所定の電圧を印加する電極駆動部を備え、該電極駆動部は双方向スイッチ素子を含む、
ＰＤＰ駆動装置。
【請求項２９】
前記双方向スイッチ素子には、ＪＦＥＴ、ＭＥＳＦＥＴ、逆導通阻止ＩＧＢＴ、及び双方向横型ＭＯＳＦＥＴの少なくともいずれかが含まれる、請求項２８記載のＰＤＰ駆動装置。
【請求項３０】
前記双方向スイッチ素子はシリコンよりも大きなバンドギャップを有するワイドバンドギャップ半導体で形成される、請求項２８記載のＰＤＰ駆動装置。
【請求項３１】
前記ワイドバンドギャップ半導体には、シリコンカーバイト、ダイヤモンド、窒化ガリウム、酸化モリブデン及び酸化亜鉛のうちの少なくともいずれかが含まれる、請求項３０記載のＰＤＰ駆動装置。
【請求項３２】
電極間の放電により蛍光体が発光することにより画像表示可能なプラズマディスプレイパネルと、
前記プラズマディスプレイパネルを駆動する、請求項２８記載のＰＤＰ駆動装置と
を備える、プラズマディスプレイ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプラズマディスプレイパネルの駆動装置に関する。
【背景技術】
【０００２】
プラズマディスプレイは、気体放電に伴う発光現象を利用した表示装置である。プラズマディスプレイの表示部分、すなわちプラズマディスプレイパネル（ＰＤＰ）は、大画面化、薄型化、及び広視野角の点で他の表示装置より有利である。ＰＤＰは、直流パルスで動作するＤＣ型と、交流パルスで動作するＡＣ型とに大別される。ＡＣ型ＰＤＰは特に、輝度が高く、かつ構造が簡素である。従って、ＡＣ型ＰＤＰは量産化と画素の精細化とに適し、広範に使用される。
【０００３】
ＡＣ型ＰＤＰは例えば三電極面放電型構造を有する（例えば、特開２００５−７０７８７号公報参照）。その構造では、ＰＤＰの背面基板上にアドレス電極がパネルの縦方向に配置され、ＰＤＰの前面基板上に維持電極と走査電極とが交互に、かつパネルの横方向に配置される。アドレス電極と走査電極とは一般に、一本ずつ個別に電位を変化させ得る。
【０００４】
互いに隣り合う維持電極と走査電極との対及びアドレス電極の交差点には放電セルが設置される。放電セルの表面には、誘電体から成る層（誘電体層）、電極と誘電体層とを保護するための層（保護層）、蛍光物質を含む層（蛍光層）が設けられる。放電セルの内部にはガスが封入される。維持電極、走査電極、及びアドレス電極間に対するパルス電圧の印加により放電セル中で放電が生じるとき、そのガスの分子が電離し、紫外線を発する。その紫外線が放電セル表面の蛍光物質を励起し、蛍光を発生させる。こうして、放電セルが発光する。
【０００５】
ＰＤＰ駆動装置は一般に、ＰＤＰの維持電極、走査電極、及びアドレス電極の電位を、ＡＤＳ（Address Display-period Separation）方式に従い制御する。ＡＤＳ方式はサブフィールド方式の一種である。サブフィールド方式では画像の一フィールドが複数のサブフィールドに分けられる。サブフィールドは、初期化期間、アドレス期間、及び放電維持期間を含む。ＡＤＳ方式では特に、ＰＤＰの全ての放電セルに対し上記三つの期間が共通に設定される（例えば、特開２００５−７０７８７号公報参照）。
【０００６】
初期化期間では、初期化パルス電圧が維持電極と走査電極との間に印加される。それにより、全ての放電セルで壁電荷が均一化される。
【０００７】
アドレス期間では、走査パルス電圧が走査電極に対し順次印加され、信号パルス電圧がアドレス電極のいくつかに対し印加される。ここで、信号パルス電圧が印加されるべきアドレス電極は、外部から入力される映像信号に基づき選択される。走査パルス電圧が走査電極の一つに印加され、かつ信号パルス電圧がアドレス電極の一つに印加されるとき、その走査電極とアドレス電極との交差点に位置する放電セルで放電が生じる。その放電によりその放電セル表面には壁電荷が蓄積される。
【０００８】
放電維持期間では、放電維持パルス電圧が維持電極と走査電極との全ての対に対し同時に、かつ周期的に印加される。そのとき、アドレス期間中に壁電荷が蓄積された放電セルではガスによる放電が維持され、発光が生じる。放電維持期間の長さはサブフィールドごとに異なるので、放電セルの一フィールド当たりの発光時間、すなわち放電セルの輝度は発光すべきサブフィールドの選択により調整される。
【０００９】
図２２に従来のＰＤＰ駆動装置の構成を示す。図２２は特に走査電極駆動部とＰＤＰを示している。走査電極駆動部110は、走査パルス発生部111、初期化パルス発生部112及び放電維持パルス発生部113を含む。放電維持パルス発生部113は、直列に接続されたハイサイド維持スイッチ素子Ｑ７Ｙとローサイド維持スイッチ素子Ｑ８Ｙを含み、これらの維持スイッチ素子Q7Y、Q8Yを通じて、維持電圧源Vsまたはグランド電位により維持電極Xと走査電極Y間の電圧を制御する。ＰＤＰ20は、維持電極Xと走査電極Yとの間の浮遊容量Cp（以下「ＰＤＰのパネル容量」という）により等価的に表されており、放電セルでの放電時にＰＤＰ20を流れる電流の経路は省略される。図２２において、維持電極Xに接続する維持電極駆動部は省略しており、図中、維持電極Xは接地状態で表されている。
【００１０】
初期化期間にＰＤＰの全ての放電セルで壁電荷を均一化させるには、初期化パルス電圧の上限が十分に高くなければならない。また、アドレス期間にアドレス放電を起こすには、走査パルス電圧の下限は十分に低くなければならない。従って、初期化パルス電圧の上限は一般に放電維持パルス電圧の上限より高く設定される。また、走査パルス電圧の下限は一般に放電維持パルス電圧の下限より低く設定される。従って、初期化パルス電圧が放電維持パルス電圧の上限でクランプされるのを防ぐには、初期化期間では放電維持パルス発生部の維持電圧源が初期化パルス発生部から分離されなければならない。従って、走査パルス電圧が放電維持パルス電圧の下限でクランプされるのを防ぐには、アドレス期間では放電維持パルス発生部の維持電圧源が走査パルス発生部から分離されなければならない。
【００１１】
従来のＰＤＰ駆動装置では、分離スイッチ素子QS1、QS2が維持電圧源Vsと初期化パルス発生部112との間に設置される。図２２の例では、分離スイッチ素子QS1、QS2が挿入されている。
【００１２】
放電維持期間では、分離スイッチ素子QS1、QS2がオンし、放電維持パルス発生部113の維持スイッチ素子Q7Y、Q8Yのスイッチングによって、維持電圧源Vsの正極及び負極の電位が放電維持パネル発生部113の出力端子JY2から供給される。
【００１３】
初期化期間では、分離スイッチ素子QS1、QS2をオフし、初期化パルス発生部が維持電圧源Vsから分離される。
【００１４】
こうして、初期化パルス電圧が放電維持パルス電圧の上限及び下限でクランプされることなく、所定の上限まで上昇及び所定の下限まで下降する。従って、初期化期間ではＰＤＰの全ての放電セルに対し、壁電荷の均一化に十分な電圧が印加される。
【００１５】
しかし、分離スイッチ素子QS1、QS2には放電維持期間中、放電維持パルス電圧の印加に伴う電流（ＰＤＰの放電セルでの放電による電流）が流れる。この電流量は他のパルス電圧の印加に伴う電流より一般に大きいので、ＰＤＰ駆動装置での消費電力の削減には分離スイッチ素子での導通損失の低減が重要である。特に、分離スイッチ素子の電流容量は大きく設定されねばならない。従って、分離スイッチ素子を多数並列に接続され、分離スイッチ素子の実装面積が大きくなる。その結果、消費電力の削減と部品点数の低減との両立が困難であった。
【００１６】
さらに、従来のＰＤＰ駆動装置では、放電維持期間中に、回収スイッチ素子Q9Y、Q10Y、回収ダイオードD1、D2、回収インダクタCY、回収コンデンサLYからなる共振回路によってパネル容量Cpの電力を回収していた。ここで使用される回収ダイオードD1、D2は、維持スイッチ素子Q7Y、Q8Yがオンしたとき、回収コンデンサに電流が流れ込むのを防ぎ、回収コンデンサCYを一定値（Vs/２）に保つ役割がある。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかし、回収動作によって流れる回収電流は大電流であるため、ＰＤＰ駆動装置での消費電力の削減には回収ダイオードでの導通損失の低減が重要である。特に、回収ダイオードの電流容量は大きく設定されねばならない。従って、回収ダイオードを多数並列に接続するので、回収ダイオードの実装面積が大きい。その結果、消費電力の削減と部品点数の低減との両立は困難であった。
【００１８】
本発明は上記課題を解決すべくなされたものであり、その目的とするところは、ＰＤＰの電極間に印加する初期化パルス等の電圧の大きさを低減することなく、消費電力及び部品点数を低減するＰＤＰ駆動装置を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の第１の態様において、維持電極と、走査電極と、アドレス電極とを有するプラズマディスプレイパネルの駆動装置であって、複数のスイッチ素子を含み、その複数のスイッチ素子のうち少なくとも1つは双方向スイッチ素子である、プラズマディスプレイパネルの駆動装置を提供する。双方向スイッチ素子は、オン時に少なくとも一方向の電流の導通を可能とし、オフ時に双方向の電流の導通を不可とする素子である。
【００２０】
複数のスイッチ素子は、電気的に直列に接続（couple）されたハイサイドスイッチ素子と、ローサイドスイッチ素子とを含み、ハイサイドスイッチ素子とローサイドスイッチ素子の接続点から、プラズマディスプレイパネルの走査電極、維持電極及びアドレス電極の少なくともいずれかの電極に所定のパルス電圧が印加されてもよい。その場合、ハイサイドスイッチ素子とローサイドスイッチ素子の少なくとも一方が、双方向スイッチ素子である。
【００２１】
または、その駆動装置において、複数のスイッチ素子は電気的に直列に接続されたハイサイドスイッチ素子と、ローサイドスイッチ素子とを含み、ハイサイドスイッチ素子とローサイドスイッチ素子の接続点から、プラズマディスプレイパネルの走査電極、維持電極及びアドレス電極の少なくともいずれかの電極に所定のパルス電圧が印加されてもよい。さらに、その接続点とプラズマディスプレイパネルとの間に、分離スイッチ素子を設けてもよい。その分離スイッチ素子は双方向スイッチ素子である。
【００２２】
または、駆動装置は、維持電極、走査電極及びアドレス電極の少なくともいずれかの電極と電気的に接続されるインダクタと、回収スイッチ素子とを備えてもよい。回収スイッチ素子は双方向スイッチ素子であり、インダクタと、プラズマディスプレイパネルとによる共振電流を流す経路をオン期間に形成する。
【００２３】
双方向スイッチ素子には、例えば、ＪＦＥＴ、ＭＥＳＦＥＴ、逆導通阻止ＩＧＢＴ、及び双方向横型ＭＯＳＦＥＴの少なくともいずれかが含まれる。また、双方向スイッチ素子はワイドバンドギャップ半導体で形成されてもよい。ワイドバンドギャップ半導体は、シリコン（Si）よりも大きなバンドギャップを有する半導体であり、例えば、シリコンカーバイト、ダイヤモンド、窒化ガリウム、酸化モリブデン及び酸化亜鉛のうちの少なくともいずれかが含まれる。
【００２４】
本発明の第２の態様において、電極間の放電により蛍光体が発光することにより画像表示可能なプラズマディスプレイパネルの駆動装置であって、電極に所定の電圧を印加する電極駆動部を備え、電極駆動部は双方向スイッチ素子を含む、プラズマディスプレイパネルの駆動装置を提供する。
【００２５】
本発明の第３の態様において、電極間の放電により蛍光体が発光することにより画像表示可能なプラズマディスプレイパネルと、プラズマディスプレイパネルを駆動する上記のＰＤＰ駆動装置とを備える、プラズマディスプレイが提供される。
【発明の効果】
【００２６】
本発明によるＰＤＰ駆動装置では上記の通り、オン時に少なくとも一方向の電流の導通を可能とし、オフ時に双方向の電流の導通を不可とする双方向スイッチ素子を用いることにより、分離スイッチ素子、回収ダイオード又はそれに含まれる部品点数が削減することができ、且つ従来と同様の走査パルス電圧と初期化パルス電圧と放電維持パルス電圧をＰＤＰに供給することができる。従って、本発明によれば、ＰＤＰ駆動装置のより小型化が容易に可能となる。また、実装面積を減らすことができるので、配線インピーダンスを低減できる。さらに、放電維持期間での分離スイッチ素子、または回収ダイオードによる導通損失が大きく低減するため、より省電力化が可能となる。
【００２７】
以下、本発明の最良の実施形態について、図面を参照しつつ説明する。
【００２８】
実施の形態１
１．１  構成
１．１．１  プラズマディスプレイ
図１は本発明の実施の形態によるプラズマディスプレイの構成を示すブロック図である。プラズマディスプレイは、ＰＤＰ駆動装置10、プラズマディスプレイパネル（ＰＤＰ）20、及び制御部30を有する。
【００２９】
（プラズマディスプレイパネル）
ＰＤＰ20は例えばＡＣ型であり、三電極面放電型構造を有する。ＰＤＰ20の背面基板上にはアドレス電極A1、A2、A3、…がパネルの幅方向に沿って配置される。ＰＤＰ20の前面基板上には維持電極X1、X2、X3、…と走査電極Y1、Y2、Y3、…とが交互に、かつパネルの長手方向に沿って配置される。維持電極X1、X2、X3、…は互いに接続され、電位が実質的に等しい。アドレス電極A1、A2、A3、…と、走査電極Y1、Y2、Y3、…とは、一本ずつ個別に電位を変化させ得る。
【００３０】
互いに隣り合う維持電極と走査電極との対（例えば維持電極X2と走査電極Y2との対）及びアドレス電極（例えばアドレス電極A2）の交差点には放電セルが設置される（例えば、図1に示される斜線部P部分参照）。放電セルの表面には、誘電体から成る層（誘電体層）、電極と誘電体層とを保護するための層（保護層）、及び蛍光物質を含む層（蛍光層）が設けられる。放電セルの内部にはガスが封入される。維持電極、走査電極、及びアドレス電極の間に対し所定のパルス電圧が印加されると、放電セルで放電が生じる。そのとき、放電セル中のガス分子が電離し、紫外線を発する。その紫外線が放電セル表面の蛍光物質を励起し、蛍光を発生させる。このようにして放電セルが発光する。
【００３１】
（ＰＤＰ駆動装置）
ＰＤＰ駆動装置10は、走査電極駆動部11、維持電極駆動部12、及びアドレス電極駆動部13を含む。
【００３２】
走査電極駆動部11と維持電極駆動部12の入力端子１は、電源部（図示せず）に接続される。電源部はまず、外部の商用交流電源からの交流電圧を一定の直流電圧（例えば400V）に変換する。更に、その直流電圧をＤＣ−ＤＣコンバータにより、所定の維持電圧Vsへ変換する。その維持電圧VsはＰＤＰ駆動装置10に印加される。これにより、入力端子1の電位は、接地電位（＝0）に対して維持電圧Vsだけ高く維持される。
【００３３】
走査電極駆動部11の出力端子はＰＤＰ20の走査電極Y1、Y2、Y3、…のそれぞれに個別に接続される。走査電極駆動部11は走査電極Y1、Y2、Y3、…のそれぞれの電位を個別に変化させる。
【００３４】
維持電極駆動部12の出力端子はＰＤＰ20の維持電極X1、X2、X3、…に接続される。維持電極駆動部12は維持電極X1、X2、X3、…の電位を一様に変化させる。
【００３５】
アドレス電極駆動部13はＰＤＰ20のアドレス電極A1、A2、A3、…のそれぞれに個別に接続される。アドレス電極駆動部13は、外部からの映像信号に基づき信号パルス電圧を発生させ、アドレス電極A1、A2、A3、…の中から選択された電極に対し印加する。
【００３６】
ＰＤＰ駆動装置10はＡＤＳ（Address Display-period Separation）方式に従い、ＰＤＰ20の各電極の電位を制御する。ＡＤＳ方式はサブフィールド方式の一種である。例えば日本のテレビ放送では画像が一フィールドずつ、1／60秒（＝約16.7msec）間隔で送られる。それにより、一フィールド当たりの表示時間が一定である。サブフィールド方式ではフィールドがそれぞれ複数のサブフィールドに分けられる。ＡＤＳ方式では更に、サブフィールドごとに、ＰＤＰ20の全ての放電セルに対し三つの期間（初期化期間、アドレス期間、及び放電維持期間）が共通に設定される。放電維持期間の長さはサブフィールドごとに異なる。初期化期間、アドレス期間、及び放電維持期間のそれぞれでは、異なるパルス電圧が次のように、放電セルに対し印加される。
【００３７】
初期化期間では、初期化パルス電圧が維持電極X1、X2、X3、…と走査電極Y1、Y2、Y3、…との間に印加される。それにより、全ての放電セルで壁電荷が均一化される。
【００３８】
アドレス期間では、走査電極駆動部11が走査パルス電圧を走査電極Y1、Y2、Y3、…に対し、順次印加する。走査パルス電圧の印加と同時に、アドレス電極駆動部13が信号パルス電圧を、アドレス電極A1、A2、A3、…に対し印加する。ここで、信号パルス電圧が印加されるべきアドレス電極は、外部から入力される映像信号に基づき選択される。走査パルス電圧が走査電極の一つに印加され、かつ信号パルス電圧がアドレス電極の一つに印加されるとき、その走査電極とアドレス電極との交差点に位置する放電セルで放電が生じる。その放電により、その放電セル表面に新たな壁電荷が蓄積される。
【００３９】
放電維持期間では、走査電極駆動部11と維持電極駆動部12とが交互に、放電維持パルス電圧をそれぞれ、走査電極Y1、Y2、Y3、…と維持電極X1、X2、X3、…とに対し印加する。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が維持されるので、発光が生じる。放電維持期間の長さはサブフィールドごとに異なるので、放電セルの一フィールド当たりの発光時間、すなわち放電セルの輝度は、発光すべきサブフィールドの選択により調整される。
【００４０】
走査電極駆動部11、維持電極駆動部12、及びアドレス電極駆動部13はそれぞれ、内部にスイッチングインバータを含む。制御部30は、それらの駆動部についてスイッチング制御を行う。それにより、初期化パルス電圧、走査パルス電圧、信号パルス電圧、及び放電維持パルス電圧がそれぞれ、所定の波形及びタイミングで発生する。制御部30は特に、外部からの映像信号に基づき、信号パルス電圧の印加先のアドレス電極を選択する。制御部30は更に、その信号パルス電圧の印加後の放電維持期間の長さ、すなわちその信号パルス電圧を印加すべきサブフィールドを決定する。その結果、それぞれの放電セルが適切な輝度で発光する。こうして、ＰＤＰ20には映像信号に対応する映像が再現される。
【００４１】
１．１．２  走査電極駆動部
図２に、走査電極駆動部11の詳細な構成を示す。図２にはＰＤＰ20の等価回路も合わせて示している。走査電極駆動部11は、走査パルス発生部1Y、初期化パルス発生部2Y及び放電維持パルス発生部3Yを含む。ＰＤＰ20は、維持電極Xと走査電極Yとの間の浮遊容量Cp（ＰＤＰのパネル容量）により等価的に表されており、放電セルでの放電時にＰＤＰ20を流れる電流の経路は省略される。図２において、維持電極Xに接続する維持電極駆動部は省略しており、図中、維持電極Xは接地状態で表されている。
【００４２】
（走査パルス発生部）
走査パルス発生部1Yは、第一の定電圧源V1、ハイサイド走査スイッチ素子Q1Y及びローサイド走査スイッチ素子Q2Yを含む。
【００４３】
第一の定電圧源V1は、例えばＤＣ−ＤＣコンバータ（図示せず）により、電源部から印加される維持電圧Vsに基づき、第一の定電圧源V1は正極の電位を負極の電位より一定の電圧V1だけ高く維持する。
【００４４】
二つの走査スイッチ素子Q1Y、Q2Yは例えばＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。
【００４５】
第一の定電圧源V1の正極はハイサイド走査スイッチ素子Q1Yのドレインに接続される。ハイサイド走査スイッチ素子Q1Yのソースはローサイド走査スイッチ素子Q2Yのドレインに接続される。それらの間の接続点J1YはＰＤＰ20の走査電極の一つYに接続される。ローサイド走査スイッチ素子Q2Yのソースは、第一の定電圧源V1の負極に接続される。
【００４６】
ここで、ハイサイド走査スイッチ素子Q1Yとローサイド走査スイッチ素子Q2Yの直列接続回路（図2に示される実線で囲まれた部分）は、実際には、走査電極Y1、Y2、…と同数だけ設けられ、走査電極Y1、Y2、…のそれぞれに一つずつ接続される。
【００４７】
（初期化パルス発生部）
初期化パルス発生部2Yは、第二の定電圧源V2、ハイサイドランプ波形発生部QR1、ローサイドランプ波形発生部QR2、及び第三の定電圧源V3を含む。
【００４８】
第二の定電圧源V2は、その正極の電位を、例えばＤＣ−ＤＣコンバータによって電源部から印加される維持電圧Vsに対して所定電圧V2だけ高く維持する。
【００４９】
第三の定電圧源V3は、例えばＤＣ−ＤＣコンバータにより、電源部から印加される維持電圧Vsに基づき、その正極の電位を負極の電位より所定電圧V3だけ高く維持する。
【００５０】
ランプ波形発生部QR1、QR2は例えばＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）を含む。そのＮＭＯＳのゲートとドレインとはコンデンサで接続される。ランプ波形発生部QR1、QR2がオンするとき、ドレイン・ソース間電圧が実質的に一定の速度で零まで変化する。
【００５１】
第二の定電圧源V2の正極はハイサイドランプ波形発生部QR1のドレインに接続される。
ハイサイドランプ波形発生部QR1のソースは第一の定電圧源V1の負極に接続される。第二の定電圧源V2の負極は放電維持パルス発生部3Yの維持電圧源Vsの正極に接続される。ローサイドランプ波形発生部QR2のドレインは第一の定電圧源V1の負極に接続され、ローサイドランプ波形発生部QR2のソースは第三の定電圧源V3の負極に接続される。第三の定電圧源V3の正極は接地される。
【００５２】
（放電維持パルス発生部）
放電維持パルス発生部3Yは、ハイサイド維持スイッチ素子Q7Yとローサイド維持スイッチ素子Q8Yの直列回路と、回収インダクタLYと、回収スイッチ回路１５と、回収コンデンサCYとを含む。
【００５３】
維持電圧源Vsは、正極の電位を負極の電位より一定の電圧Vｓ（維持電圧）だけ高く維持する。維持電圧源Vsの正極はハイサイド維持スイッチ素子Q7Yのドレインに接続され、ハイサイド維持スイッチ素子Q7Yのソースはローサイド維持スイッチ素子Q8Yのドレインに接続される。ローサイド維持スイッチ素子Q8Yのソースは維持電圧源Vsの負極に接続される。維持電圧源Vsの負極は例えば0V（接地状態）である。ハイサイド維持スイッチ素子Q7Yとローサイド維持スイッチ素子Q8Yとの間の接続点J2Yは、放電維持パルス発生部3Yの出力端子として、第一の定電圧源V1の負極に接続される。放電維持パルス発生部3Yの出力端子J2Yからローサイド走査スイッチ素子Q2Yのアノードまでの経路を以下「放電維持パルス伝達路」という。
【００５４】
（”双方向スイッチ素子”である維持スイッチ素子）
放電維持パルス発生部3Yにおいて、特に、維持スイッチ素子Q7Y、Q8Yは、双方向スイッチ素子で構成される。本実施形態及び以下の実施形態において、「双方向スイッチ素子」とは以下のいずれかの特性を持つスイッチ素子をいう。
【００５５】
＜特性１＞
−オン期間では、ドレインからソース方向及びソースからドレイン方向の双方向に電流を流すことができる。
−オフ期間では、ドレインからソース方向及びソースからドレイン方向の双方向において電流を流さない。オフ期間では、その素子の絶対最大定格のドレイン・ソース間電圧及び絶対最大定格のソース・ドレイン間電圧ともに十分な値を確保している。（以降、絶対最大定格のドレイン・ソース間電圧及び絶対最大定格のソース・ドレイン間電圧のことを「双方向スイッチ素子の耐圧」という。）
【００５６】
＜特性２＞
−オン期間では、ドレインからソース方向に電流を流すことができるが、ソースからドレイン方向には電流を流さない。
−オフ期間では、ドレインからソース方向またはソースからドレイン方向の双方向において電流を流さない。オフ期間では、その素子の絶対最大定格のドレイン・ソース間電圧及び絶対最大定格のソース・ドレイン間電圧ともに十分な値を確保している。
【００５７】
なお、特性２を持つ素子として例えば逆導通阻止ＩＧＢＴがある。また逆導通阻止ＩＧＢＴは図３のように、２つの逆導通阻止ＩＧＢＴ31、32を逆並列に配置することで特性１を持つ素子として動作させることが可能である．また、逆導通阻止ＩＧＢＴ31、32のそれぞれを並列接続された複数の逆導通阻止ＩＧＢＴで構成してもよい。
【００５８】
上記のような双方向スイッチ素子として利用できるものとして、ＪＦＥＴ（Junction Field Effect Transistor：接合型電界効果トランジスタ）、ＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor：金属半導体電界効果トランジスタ)がある。また、逆導通阻止ＩＧＢＴも考えられる（「交流マトリクス変換器用１２００Ｖ逆導通阻止ＩＧＢＴ（ＲＢ−ＩＧＢＴ）(1200V class Reverse Blocking IGBT(RB-IGBT) for AC Matrix Converter)」、タカハシヒデキ等、2004年電力半導体素子及びＩＣに関する国際シンポジウム（北九州）論文、第121−124頁、等参照）。さらに、双方向横型ＭＯＳＦＥＴも考えられる。ここで、双方向横型ＭＯＳＦＥＴとは、２つのドレイン領域を共有し、ドレイン端子を設けない構造を有し、ゲート端子を有するＭＯＳＦＥＴである（杉祥夫等、「双方向トレンチ横型パワーＭＯＳ内蔵バッテリー保護ＩＣ」、電気学会研究会資料、EDD-05-53／SPC-05-78、第７―１２頁（電子デバイス、半導体電力変換合同研究会、２００５年１０月２７―２８日、福井大学）、等参照）。特に双方向スイッチ素子にすると、絶対最大定格のドレイン・ソース間電圧及び絶対最大定格のソース・ドレイン間電圧は十分な値が確保される必要があるため、双方向スイッチ素子が高耐圧化する。従って、オン抵抗Ｒonの上昇を抑制するのに、ワイドバンドギャップ半導体が有効である。ここでいうワイドバンドギャップ半導体とは、シリコン（Si）よりバンドギャップが大きい半導体を意味する。このワイドバンドギャップ半導体として例えば、シリコンカーバイト（SiC）、ダイヤモンド、窒化ガリウム（GaN）、酸化モリブデン、又は酸化亜鉛（ZnO）のようなワイドバンドギャップ半導体がある。ワイドバンドギャップ半導体は、そのオン抵抗が小さいことから、電力損失の点においても利点がある。その他、双方向スイッチ素子として同様の特性を持つものを使用することができる。
【００５９】
維持スイッチ素子Q7Y、Q8Yを双方向スイッチ素子で構成することで、維持スイッチ素子Q7Y、Q8Yに対して高い電圧が印加されても逆導通を阻止できる。このため、維持スイッチ素子Q7Y、Q8Yを双方向スイッチ素子で構成することで、従来のＰＤＰの駆動装置において、初期化期間における逆導通を阻止するために用いられていた分離スイッチ素子（図２２参照）を設ける必要がなくなり、部品点数を低減でき、電力損失を低減できる。なお、維持スイッチ素子Q7Y、Q8Yのいずれか一方のみを双方向スイッチ素子とし、他方を、例えばＭＯＳＦＥＴ、ＩＧＢＴ又はバイポーラトランジスタで構成しても良い。双方向スイッチ素子を用いない場合は、双方向スイッチ素子でない維持スイッチ素子に対しては分離スイッチ素子を設ける必要がある。この場合、維持スイッチ素子（Q7YまたはQ8Y）のソースと、分離スイッチ素子（QS1またはQS2）のソースとを接続する。または、維持スイッチ素子（Q7YまたはQ8Y）のドレインと、分離スイッチ素子（QS1またはQS2）のドレインとを接続してもよい。また、分離スイッチ素子（QS1またはQS2）は、維持電圧源Vsの正極または負極と走査電極との間に配置してもよい。なお、維持スイッチ素子は、走査電極（走査電極駆動部１１）以外、すなわち維持電極（維持電極駆動部１２）及びアドレス電極（アドレス電極駆動部１３）に対しても適用できる。
【００６０】
（回収スイッチ回路）
回収スイッチ回路１５は、第一の回収ダイオードD1、第二の回収ダイオードD2、ハイサイド回収スイッチ素子Q9Y、及びローサイド回収スイッチ素子Q10Yを含む。二つの回収スイッチ素子Q9Y、Q10Yは例えばＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。
【００６１】
ハイサイド回収スイッチ素子Q9Yのソースは第一の回収ダイオードD1のアノードと接続し、第一の回収ダイオードD1のカソードは第二の回収ダイオードD2のアノードと接続し、第二の回収ダイオードD2のカソードは、ローサイド回収スイッチ素子Q10Yのドレインと接続する。回収インダクタLYの一端は接続点J2Yに接続され、他端は第一の回収ダイオードD1のカソードと第二の回収ダイオードD2のアソードとの接続点J3Yに接続する。回収コンデンサCYの一端は維持電圧源Vsの負極と接続され、他端はハイサイド回収スイッチ素子Q9Yのドレイン及びローサイド回収スイッチ素子Q10Yのソースと接続する。
【００６２】
回収コンデンサCYの容量はＰＤＰ20のパネル容量Cpより十分に大きい。回収コンデンサCYの両端電圧は、電源部から印加される維持電圧Vsの半値Vs／2と実質的に等しく維持される。
【００６３】
１．２  動作
図４は、初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図４では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
【００６４】
１．２．１  初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の五つのモードI〜Vに分けられる。
【００６５】
＜モードI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及びローサイド維持スイッチ素子Q8Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（＝0）に維持される。
【００６６】
＜モードII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及びハイサイド維持スイッチ素子Q7Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（＝0）から維持電圧源Vsの電圧Vsだけ高い電位まで上昇する。
【００６７】
＜モードIII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Yがオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が一定の速度で、接地電位（＝0）から維持電圧源Vsの電圧Vsと第二の定電圧源の電圧V2との和だけ高い電位Vr（以下「初期化パルス電圧の上限」という）まで上昇する。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
【００６８】
＜モードIV＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR1がオフし、ハイサイド維持スイッチ素子Q7Yがオンする（残りのスイッチ素子はオフ状態に維持される）。それにより、走査電極Yの電位が接地電位（＝0）から維持電圧源Vsの電圧Vsだけ高い電位まで下降する。
【００６９】
＜モードV＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Yがオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、接地電位（＝0）から第三の定電圧源の電圧V3だけ低い電位−V3まで下降する。従って、ＰＤＰ20の放電セルには、モードII〜IVでの印加電圧とは逆極性の電圧が印加される。特に、その印加電圧は比較的緩やかに下降する。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
【００７０】
１．２．２  アドレス期間
アドレス期間中、走査電極駆動部11では、ローサイドランプ波形発生部QR2、ハイサイド走査スイッチ素子Q1Yがオン状態に維持される。従って、ハイサイド走査スイッチ素子Q1Yのドレインは−V3から第一の定電圧源の電圧V1だけ高い電位Vp（以下、走査パルス電圧の上限という）に維持され、ローサイド走査スイッチ素子Q2Yのソースは−V3に維持される。
【００７１】
アドレス期間の開始時、全ての走査電極Yについて、ハイサイド走査スイッチ素子Q1Yがオン状態に維持され、ローサイド走査スイッチ素子Q2Yがオフ状態に維持される。それにより、全ての走査電極Yの電位が一様に走査パルス電圧の上限Vpに維持される。
【００７２】
走査電極駆動部11は続いて、走査電極Yの電位を次のように変化させる（図４に示される走査パルス電圧SP参照）。一つの走査電極Yが選択されると、その走査電極Yに接続されるハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンする。それにより、その走査電極Yの電位が−V3まで下降する。その走査電極Yの電位が所定時間、−V3に維持されると、その走査電極Yに接続されるローサイド走査スイッチ素子Q2Yがオフし、ハイサイド走査スイッチ素子Q1Yがオンする。それにより、その走査電極Yの電位が走査パルス電圧の上限Vpまで上昇する。走査電極駆動部11は走査電極のそれぞれに接続される走査スイッチ素子対Q1Y、Q2Yについて、上記と同様なスイッチング動作を順次行う。こうして、走査パルス電圧SPが走査電極のそれぞれに対し順次、印加される。
【００７３】
アドレス期間中、外部から入力される映像信号に基づき、一つのアドレス電極Aが選択されると、その選択されたアドレス電極Aの電位が所定時間、信号パルス電圧の上限Vaまで上昇する（図示せず）。
【００７４】
例えば、走査パルス電圧SPが一つの走査電極Yに印加され、かつ信号パルス電圧が一つのアドレス電極Aに印加されるとき、その走査電極Yとアドレス電極Aとの間の電圧は他の電極間の電圧より高い。従って、その走査電極Yとアドレス電極Aとの間の交差点に位置する放電セルでは放電が生じる。その放電により、その放電セル表面に新たな壁電荷が蓄積される。
【００７５】
その後、放電維持期間において、走査電極駆動部11と維持電極駆動部12（図示せず）とが交互に、放電維持パルス電圧をそれぞれ、走査電極Yと維持電極Xとに対し印加する（図４参照）。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が維持されるので、発光が生じる。
【００７６】
１．２．３  放電維持期間
放電維持期間について説明する。ローサイド走査スイッチ素子Q2Yは常にオン状態に維持される。
【００７７】
ハイサイド回収スイッチ素子Q9Yがオンする直前には、ローサイド維持スイッチ素子Q8Yがオンしており、パネル容量Cpの両端電圧は0Vに維持される。ハイサイド回収スイッチ素子Q9Yがオンすると、回収コンデンサCYと、ハイサイド回収スイッチ素子Q9Yと、第一の回収ダイオードD1と、回収インダクタLYと、パネル容量Cpとにより、ＬＣ共振回路が形成される。これにより、パネル容量Cpの両端電圧はVsまで増加する。残りのスイッチ素子はオフ状態に維持される。
【００７８】
次に、ハイサイド回収スイッチ素子Q9Yがオフして、ハイサイド維持スイッチ素子Q7Yがオンすれば、パネル容量Cpの両端電圧はVsに維持される。このとき、ハイサイド維持スイッチ素子Q7Yのドレイン・ソース間電圧は零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。
【００７９】
所定時間経過後、ハイサイド維持スイッチ素子Q7Yがオフして、ローサイド回収スイッチ素子Q10Yがオンすると（残りのスイッチ素子はオフ状態に維持される）、回収コンデンサCYと、ローサイド回収スイッチ素子Q10Yと、第二の回収ダイオードD2と、回収インダクタLYと、パネル容量Cpとにより、ＬＣ共振回路が形成される。これにより、パネル容量Cpの両端電圧は0まで減少する。
【００８０】
次に、ローサイド回収スイッチ素子Q10Yがオフして、ローサイド維持スイッチ素子Q8Yがオンすれば、パネル容量Cpの両端電圧は0に維持される。このとき、ローサイド維持スイッチ素子Q8Yのドレイン・ソース間電圧は零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。
【００８１】
走査電極Yの電位が上下するとき、回収コンデンサCYとパネル容量Cpとの間で電力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充放電に起因する無効電力が低減する。
【００８２】
１．３．  変形例
以下、本実施形態の走査電極駆動部に対するいつくかの変形例について説明する。
【００８３】
１．３．１  双方向スイッチ素子に逆導通阻止ＩＧＢＴを適用した例
双方向スイッチ素子として逆導通阻止ＩＧＢＴを用いたときの適用例について説明する。双方向スイッチ素子（Q7Y，Q8Y）として、図３のように並列接続した逆導通阻止ＩＧＢＴを接続点ａを高圧側に、接続点ｂを低圧側にして適応する場合、B側の逆導通阻止ＩＧＢＴ32の並列数をA側の逆導通阻止ＩＧＢＴ31の並列数より少なくしてよい。A側の逆導通阻止ＩＧＢＴは放電電流（放電維持期間にＰＤＰの放電セルでの放電による電流）が流れる。この電流量は大きいので、電流量を許容するようにA側の逆導通阻止ＩＧＢＴ31の並列接続数を設定する。またB側の逆導通阻止ＩＧＢＴは初期化期間のモードIV等に電流が流れるのみであり、その電流は放電電流と比べて小さい。よって、B側の逆導通阻止ＩＧＢＴの並列接続数は、A側の逆導通阻止ＩＧＢＴと比べて少なくてもよい。
【００８４】
１．３．２  双方向スイッチ素子に逆導通阻止ＩＧＢＴを適用した例２
ハイサイド維持スイッチ素子Q7Yに双方向スイッチ素子である逆導通阻止ＩＧＢＴ31を適応し、さらに逆導通阻止ＩＧＢＴ31のソースからドレイン方向への電流対策用として回生回路50ａを付属した構成にしてもよい（図5（a）参照）。回生回路50ａは回生スイッチ素子51と回生ダイオード５２を含む。回生回路50ａは、逆導通阻止ＩＧＢＴ31がオフ時において、逆導通阻止ＩＧＢＴ31のソースからドレイン方向に電流を流すことが可能な回路である。
【００８５】
回生スイッチ素子51には、ハイサイドランプ波形発生部QR1の制御信号の反転信号を入力する。すなわち、ハイサイドランプ波形発生部QR1がオン時は、回生スイッチ素子51はオフし、ハイサイドランプ波形発生部QR1がオフ時は、回生スイッチ素子51はオンする。
【００８６】
初期化期間のモードIVにおいて、回生スイッチ素子51と回生ダイオード52を通して電流が流れ、走査電極Yの電位が、接地電位（＝0）を基準にして維持電圧源Vsの電圧Vsだけ高い電位まで下降する。またハイサイド維持スイッチ素子Q7Yは、初期化期間のモードIIIにおいては、オンしていてもよい（逆導通阻止ＩＧＢＴの働きにより，接続点J2Yから維持電圧源Vsの正極への電流を阻止することができる。）。B側の逆導通阻止ＩＧＢＴのゲートを駆動するための電圧は、維持電圧源の電位より常に高い電位が必要となるが、回生回路のスイッチ素子のゲートを駆動するには接続点J2Yの電位より高ければよいので、ゲート駆動回路が簡素化できる．また，回生回路に流れる電流量は小さいので回生回路51のスイッチ素子31及びダイオードD2の並列数は少なくてもよい。
【００８７】
また、回生回路は図５（ｃ）に示すような構成を有してもよい。同図に示す回生回路50cは、PchMOSである回生スイッチ素子51と回生ダイオード５２とを含む。
【００８８】
また、ローサイド維持スイッチ素子Q8Yに双方向スイッチ素子である逆導通阻止ＩＧＢＴ31を適応し、さらに逆導通阻止ＩＧＢＴ31のソースからドレイン方向への電流対策用として回生回路50bを付属した構成にしてもよい（図5（b）参照）。回生回路50bは回生スイッチ素子51と回生ダイオード５２を含む。回生回路50bは、逆導通阻止ＩＧＢＴ31がオフ時において、逆導通阻止ＩＧＢＴ31のソースからドレイン方向にのみ電流を流すことが可能な回路である。この場合、回生スイッチ素子51には、ローサイドランプ波形発生部QR2の制御信号の反転信号を入力する。すなわち、ローサイドランプ波形発生部QR2がオン時は、回生スイッチ素子51はオフし、ローサイドランプ波形発生部QR2がオフ時は、回生スイッチ素子51はオンする。アドレス期間が終わって、維持期間に移る時に回生ダイオード52及び回生スイッチ素子51を通して電流が流れ、走査電極Yの電位が接地電位（＝0）まで上昇する。なお、ローサイド維持スイッチ素子Q7Yは、アドレス期間はオンしていてもよい（逆導通阻止ＩＧＢＴの働きにより，維持電圧源Vsの負極から接続点J2Yの電流を阻止することができる。）。また、回生回路に流れる電流は小さいので、回生回路のスイッチ素子及びダイオードの並列接続数は少なくてもよい。
【００８９】
なお、図２２に示すような従来技術では、維持スイッチ素子Q7Y,Q8Yと分離スイッチ素子QS1,QS2とがそれぞれ直列接続された構成を含む。これに対応した構成として本実施形態では、２つの逆導通阻止IGBT31、32の並列接続の構成（図３参照）または逆導通阻止IGBTと回生回路の並列接続の構成（図５参照）を有する。かかる部分の部品点数について検討する。
【００９０】
従来技術の部品配置が直列接続構成であるのに対して、本実施形態の部品配置は並列接続構成である。従来技術では、維持スイッチ素子及び分離スイッチ素子の双方に大電流である放電電流が流れるので、維持スイッチ素子及び分離スイッチ素子それぞれを、多数並列接続する必要がある。一方、本実施形態では、大電流が流れるのは逆導通阻止IGBT31のみであり、他方の逆導通阻止IGBT32及び回生回路50には大電流が流れない。このため、全体として必要となる素子の並列接続数を低減できる。
【００９１】
以上より、オフ期間においてドレインからソース方向またはソースからドレイン方向の双方向において電流を流さず、オン期間においてドレインからソース方向にのみ電流を流すという逆導通阻止IGBTの特性を用いることで、逆導通阻止IGBTの並列構成を可能としつつ、部品点数低減の効果，損失低減の効果等が得られる。
【００９２】
１．３．３  クランプ回路
ハイサイド維持スイッチ素子Q7Yがオンした後、回収ダイオードD1の寄生容量に電圧を充電するために、維持電圧源Vs、ハイサイド維持スイッチ素子Q7Y，回収インダクタLY、回収ダイオードD1、回収スイッチ素子Q9Y、回収コンデンサCYのループで電流が流れる。このため、回収インダクタLYに電流が蓄積されるため、しばらくの間、回収ダイオードD1の寄生容量と回収インダクタLYで共振動作が行われる。このため、回収回路15においてリンギングが発生するため、回収回路15はノイズ源となる。このリンギング抑制のためにクランプ回路を設けてもよい。なお、接続点J2Yは、ハイサイド維持スイッチ素子Q7Yによって、維持電圧源の電圧Vsが印加されているため、走査電極へはリンギングは伝達しない。
【００９３】
図６（ａ）にクランプ回路の構成例を示す。クランプ回路は、維持電圧源Vsと接続点J3Yの間に接続されたクランプ用スイッチ素子61とクランプ用ダイオード62の直列回路と、接続点J3Yとグランドの間に接続された、クランプ用ダイオード64とクランプ用スイッチ素子63の直列回路とで構成される。
【００９４】
回収ダイオードD2にも寄生容量があるので、図６（ａ）に示すクランプ回路は、回収ダイオードD2によるリンギングに対しても同様に作用する。
【００９５】
（クランプ回路の回路動作）
図６（ａ）に示すクランプ回路の動作を説明する。クランプ用スイッチ素子61は初期化期間のモードIIIではオフする。それ以外の期間は常にオン状態である。このため、初期化パルス電圧が維持電圧源の電圧Vs以上になるとき（初期化期間のモードIII）でも、クランプされることなく、走査電極に初期化パルス電圧を印加することができる。
【００９６】
クランプ用スイッチ素子63は初期化期間のモードV及びアドレス期間ではオフする。それ以外の期間は常にオン状態である。このため，初期化パルス電圧が接地電位（＝0）以下になるとき（初期化期間のモードV及びアドレス期間）でも、クランプされることなく、走査電極に初期化パルス電圧を印加することができる。
【００９７】
放電維持期間において、ハイサイド維持スイッチ素子Q7Yがオンした後、回収ダイオードD1の寄生容量に電圧を充電するために、維持電圧源Vsの正極、ハイサイド維持スイッチ素子Q7Y、回収インダクタLY、回収ダイオードD1、回収スイッチ素子Q9Y、回収コンデンサCYのループで電流が流れる。
【００９８】
回収ダイオードD1の寄生容量に電圧（Vs/2）が充電された後、回収インダクタLYに蓄積された電流は、クランプ用ダイオード62及びクランプ用スイッチ素子61を通して維持電圧源Vsの正極に流れるので、回収インダクタに蓄積された電流はクランプ用ダイオード62及びクランプ用スイッチ素子61等の抵抗成分によって減衰する。電流の減衰量が少ない場合は抵抗を接続しても良い。
【００９９】
以上より，回収インダクタLYに蓄積された電流は回収ダイオードD1の寄生容量に流れないので、共振動作は起こらず、リンギングは発生しないため、ノイズの発生が抑制される。
【０１００】
同様にローサイド維持スイッチ素子Q8Yがオンした後、回収ダイオードD2の寄生容量に電圧を充電するために、維持電圧源Vsの負極、ローサイド維持スイッチ素子Q8Y、回収インダクタLY、回収ダイオードD2、回収スイッチ素子Q10Y、回収コンデンサのループで電流が流れる。
【０１０１】
回収ダイオードD2の寄生容量に電圧（Vs/2）が充電された後、回収インダクタLYに蓄積された電流は、クランプ用ダイオード64及びクランプ用スイッチ素子63を通して，維持電圧源Vsの負極に流れるので、回収インダクタLYに蓄積された電流はクランプ用ダイオード64及びクランプ用スイッチ素子63等の抵抗成分によって減衰する。電流の減衰が少ない場合は抵抗を接続しても良い。
【０１０２】
以上より、回収インダクタLYに蓄積された電流は回収ダイオードD2の寄生容量に流れないので、共振動作は起こらず、リンギングは発生しないため、ノイズの発生が抑制される。
【０１０３】
また、クランプ回路は、図６（ｂ）のように逆導通阻止ＩＧＢＴ65、66で構成されてもよい。この構成では、逆導通阻止ＩＧＢＴ65、66のゲート電圧駆動回路に工夫が必要であるものの、図６（ａ）の回路に比してクランプ用ダイオード62、64を削除することができる。逆導通阻止ＩＧＢＴのオンオフ制御は図６（ａ）のクランプ用スイッチ素子61、63と同様である。
【０１０４】
また、図７（ａ）、（ｂ）に、クランプ回路と回生回路のスイッチ素子を共有化したときの構成を示す。このような構成により、スイッチ素子の数を減らすことができる。図７（ａ）では、図６（ａ）に示すクランプ回路と図５（ｂ）に示す回生回路とにおいてスイッチ素子51を共有化している。図７（ｂ）では、図６（ａ）に示すクランプ回路と図５（ｃ）に示す回生回路とにおいてスイッチ素子51を共有化している。
【０１０５】
１．４  まとめ
本実施形態によるＰＤＰ駆動装置10によれば、維持スイッチ素子Q7Y、Q8Yを双方向スイッチ素子で構成することで、初期化期間における維持スイッチ素子Q7Y、Q8Yの逆導通を素子できる。このため、従来のＰＤＰの駆動装置において用いられていた分離スイッチ素子（図２２参照）を設ける必要がなくなる。すなわち、図２に示す通り、維持電圧源Vsから、放電維持パルス発生部3Yの出力端子JY2を介して、ローサイド走査スイッチ素子Q2Yのソースまでの経路には、維持スイッチ素子Q7Y、Q8Yしか存在しない。それ故、本発実施形態によれば、従来の装置に比して、ＰＤＰ駆動装置において部品点数をより少なくでき、実装面積を低減できる。特に、維持放電期間では分離スイッチ素子に大電流が流れることから、従来、分離スイッチ素子を多数並列に接続して設ける必要があったため、分離スイッチ素子を要しない本実施形態によれば、回路規模の削減効果が大きい。また、実装面積が小さくなることで、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減できることから、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。
【０１０６】
なお、本実施形態では、説明の便宜上、特に走査電極駆動部の構成に基づいて説明を行ったが、維持電極駆動部及びアドレス電極駆動部においても本発明の思想が同様に適用できることは言うまでもない（以下の実施形態も同じ）。
【０１０７】
実施の形態２
本実施形態におけるプラズマディスプレイは、図２に示す実施の形態１のものとは、走査電極駆動部11の構成が異なる。
【０１０８】
２．１  走査電極駆動部
図８に、本実施形態の走査電極駆動部11の詳細な構成を示す。
【０１０９】
本実施形態による走査電極駆動部11は、図２に示す実施形態１のものとは、走査パルス発生部1Yと初期化パルス発生部2Yの構成が異なる。その他の構成要素は実施形態1のものと同様である。
【０１１０】
（走査パルス発生部）
走査パルス発生部1Yは、第一の定電圧源V1、ハイサイド走査スイッチ素子Q1Y、ローサイド走査スイッチ素子Q2Y、及びV1印加用スイッチ素子Q3Y、Q4Yを含む。
【０１１１】
第一の定電圧源V1の正極はV1印加用スイッチ素子Q3Yのドレインに接続される。V1印加用スイッチ素子Q3YのソースはV1印加用スイッチ素子Q4Yのドレイン及びハイサイド走査スイッチ素子Q1Yのドレインに接続される。V1印加用スイッチ素子Q4Yのソースは、ローサイド走査スイッチ素子Q2Yのソース及び第一の定電圧源V1の負極に接続される。
【０１１２】
ここで、ハイサイド走査スイッチ素子Q1Yとローサイド走査スイッチ素子Q2Yの直列接続回路（図2に示される実線で囲まれた部分）は、実際には、走査電極Y1、Y2、…と同数だけ設けられ、走査電極Y1、Y2、…のそれぞれに一つずつ接続される。
【０１１３】
（初期化パルス発生部）
初期化パルス発生部2Yは、第二の定電圧源V2、ハイサイドランプ波形発生部QR1、ローサイドランプ波形発生部QR2、及び第三の定電圧源V3を含む。
【０１１４】
第二の定電圧源V2の正極はハイサイドランプ波形発生部QR1のドレインに接続される。ハイサイドランプ波形発生部QR1のソースはハイサイド走査スイッチ素子Q1Yのドレインに接続される。第二の定電圧源V2の負極は維持電圧源Vsの正極に接続される。ローサイドランプ波形発生部QR2は、そのドレインが第一の定電圧源V1の負極に接続され、そのソースが第三の定電圧源V3の負極に接続される。第三の定電圧源V3の正極は接地される。
【０１１５】
２．２  動作
図９は、本実施形態における初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す波形図である。図では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
【０１１６】
２．２．１  初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の6つのモードI〜VIに分けられる。
【０１１７】
＜モードI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、V1印加用スイッチ素子Q4Y及びローサイド維持スイッチ素子Q8Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（＝0）に維持される。
【０１１８】
＜モードII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、V1印加用スイッチ素子Q4Yがオン状態に維持されたまま，ローサイド維持スイッチ素子Q8Yがオフし，ハイサイド維持スイッチ素子Q7Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（＝0）から維持電圧源Vsの電圧Vsだけ高い電位まで上昇する。
【０１１９】
＜モードIII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、V1印加用スイッチ素子Q4Y及びハイサイド維持スイッチ素子Q7Yがオフし、ハイサイド走査スイッチ素子Q1Y及びハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が一定の速度で、接地電位（＝0）から維持電圧源Vsの電圧Vsと第二の定電圧源の電圧V2との和だけ高い電位Vr（初期化パルス電圧の上限）まで上昇する。このとき，V1印加用スイッチ素子Q3Yがオフしており、ハイサイド走査スイッチ素子Q1Yのドレインの電位が第一の定電圧源V1の正極の電位より高くなると、V1印加用スイッチ素子Q3Yの寄生ダイオードがオン状態となり導通する。これにより走査電極Yの電位が初期化パルス電圧の上限に達した時に接続点J2Yの電位は最高となり、その電位はVr-V1となるので、実施の形態1の走査電極駆動部と比較して、回収ダイオードD1、ローサイド維持スイッチ素子Q8Y、ローサイド回収スイッチ素子Q10Y、ローサイドランプ波形発生部QR2のドレイン・ソース間電圧及びハイサイド維持スイッチ素子Q7Yのソース・ドレイン間電圧に印加される電圧は低いものとなる。
【０１２０】
よってそれらの素子には、低耐圧部品が使える。一般的に単位面積あたりのシリコン半導体の耐圧と抵抗値の関係は、耐圧が二倍になると抵抗値が五倍強になるので、耐圧を増加させると、流すことができる電流量が大幅に減少する。それ故、本実施形態によれば、従来に比して、放電維持パルス発生部3Yにおける各スイッチ素子及びダイオードの並列接続数を削減でき、また実装面積を低減できる。特に、放電維持パルス発生部3Yの各スイッチ素子Q7Y、Q8Y、Q10Y及びダイオードD1には大電流が流れるため、各スイッチ素子の抵抗値が小さくなれば、並列接続数が減らせる。また実装面積が小さくなるので、基板による配線インピーダンスが小さくなり、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングが小さくなり、ＰＤＰの動作するマージンが拡大する。
【０１２１】
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
【０１２２】
＜モードIV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR1がオフし、ハイサイド維持スイッチ素子Q7Y及びV1印加用スイッチ素子Q3Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（＝0）から維持電圧源Vsの電圧Vsと第一の定電圧源V1の電圧V1との和だけ高い電位（Vs+V1）まで下降する。
【０１２３】
＜モードV＞
走査電極駆動部11では、ハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイド走査スイッチ素子Q1Y及びV1印加用スイッチ素子Q3Yがオフし、ローサイド走査スイッチ素子Q2Y及びV1印加用スイッチ素子Q4Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（＝0）から維持電圧源Vsの電圧Vsだけ高い電位まで下降する。
【０１２４】
＜モードVI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及びV1印加用スイッチ素子Q4Yがオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、接地電位（＝0）から第三の定電圧源の電圧V3だけ低い電位−V3まで下降する。従って、ＰＤＰ20の放電セルには、モードII〜Vでの印加電圧とは逆極性の電圧が印加される。特に、その印加電圧は比較的緩やかに下降する。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
【０１２５】
２．２．２  アドレス期間
アドレス期間中はV1印加用スイッチ素子Q3Yがオン、V1印加用スイッチ素子Q4Yがオフに維持される。本実施形態におけるアドレス期間のその他のスイッチング素子の動作は実施の形態１で説明したものと同様である。
【０１２６】
２．２．３  放電維持期間
放電維持期間中はV1印加用スイッチ素子Q3Yがオフ，V1印加用スイッチ素子Q4Yがオンに維持される。放電維持期間中のその他のスイッチング素子の動作については、実施の形態１で説明したものと同様である。
【０１２７】
本実施形態では，V1印加用スイッチ素子Q3Y，Q4Yが必要となるものの、スイッチ素子の低耐圧化が実現できる。なお、実施の形態1で示した逆導通阻止ＩＧＢＴの適用例、回生回路及びクランプ回路の構成を、図８に示す本実施の形態の構成に適応してもよい。
【０１２８】
なお、維持スイッチ素子Q7Y、Q8Yのいずれか一方のみを双方向スイッチ素子とし、他方を、例えばＭＯＳＦＥＴ、ＩＧＢＴ又はバイポーラトランジスタで構成しても良い。双方向スイッチ素子でない素子を用いる場合、双方向スイッチ素子でない維持スイッチ素子に対しては分離スイッチ素子を設ける必要がある。この場合、維持スイッチ素子（Q7YまたはQ8Y）のソースと、分離スイッチ素子のソースとを接続する。または、維持スイッチ素子（Q7YまたはQ8Y）のドレインと、分離スイッチ素子のドレインとを接続してもよい。また，分離スイッチ素子は，維持電圧源Vsの正極または負極と走査電極との間に配置してもよい．なお、維持スイッチ素子に対する上記の考え方は、走査電極（走査電極駆動部１１）以外、すなわち維持電極（維持電極駆動部１２）及びアドレス電極（アドレス電極駆動部１３）に対しても適用できる。
【０１２９】
２．３  まとめ
本実施形態の構成によれば、実施の形態1と比較して、V1印加用スイッチ素子Q3Y，Q4Yが必要となるものの、各スイッチ素子の低耐圧化が実現できる。
【０１３０】
実施の形態３
図１０に本実施形態の走査電極駆動部の回路構成を示す。本実施形態におけるプラズマディスプレイは、図２に示す実施形態１のものとは、走査電極駆動部11内のハイサイドランプ波形発生部の構成が異なる。また、第二の定電圧源V2の代わりに第四の定電圧源V4を備えている点が異なる。
【０１３１】
３．１  ハイサイドランプ波形発生部
図１１に、本実施形態の走査電極駆動部11のハイサイドランプ波形発生部QR1aの詳細な構成を示す。同図に示すハイサイドランプ波形発生部QR1aは、ハイサイドNMOS（41）、ランプ用コンデンサC1、ランプ用ツェナーダイオードZD1及びゲート回路33を含む。
【０１３２】
ハイサイドNMOS（41）のドレインは第四の定電圧源V4の正極と接続し、ソースは第一の定電圧源V1の負極と接続する。ランプ用コンデンサC1の一端はハイサイドNMOS（41）のドレインと接続し、その他端はランプ用ツェナーダイオードZD1のアノードと接続する。ランプ用ツェナーダイオードZD1のカソードはハイサイドNMOS（41）のゲートと接続する。ゲート回路33はハイサイドNMOS（41）のゲートに接続し、制御部（図示せず）から制御信号を受信し、その制御信号に基づき所定の電流を出力する。
【０１３３】
ゲート回路33から出力された所定の電流により、ランプ用ツェナーダイオードZD1に電流が流れ、ツェナー電圧を発生する。このとき、ランプ用コンデンサC1に蓄積された電荷は放電し始めたばかりであるが、ハイサイドNMOS（41）のドレイン・ゲート間電圧はツェナー電圧によって急激に低下している。このため、制御信号の受信直後においても、ハイサイドNMOS（41）のソース電位は急峻に立ち上がる。この急峻な立ち上がりはランプ用ツェナーダイオードZD1のツェナー電圧に依存する。
【０１３４】
ゲート回路33からの電流によってランプ用コンデンサC1の電荷が一定の速度で放電していくので、ハイサイドNMOS（41）のソース電位も一定の速度で上昇していく。その後、ハイサイドNMOS（41）のドレイン・ゲート間電圧が零になって、ハイサイドNMOS（41）のゲート・ソース間電圧が上昇すると、ハイサイドNMOS（Q30Y）のソースとドレインの電位がほぼ等しくなる。
【０１３５】
以上のようにして、ランプ用ツェナーダイオードZD1のツェナー電圧の設定によって、初期化期間の上りランプ波形の開始電圧（モードIIIの開始電圧）を任意に設定することができる。また、実施の形態1のツェナーダイオードを付加していないハイサイドランプ波形発生器QR1を用いてもよい。その場合、初期化期間のモードIIIの開始電圧はV1となる。
【０１３６】
３．２  動作
図１２は、本実施形態における初期化期間、アドレス期間及び放電維持期間のそれぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す波形図である。図では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
【０１３７】
３．２．１  初期化期間
初期化パルス電圧の変化に応じて次の6つのモードI〜VIに分けられる。
【０１３８】
＜モードI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及びローサイド維持スイッチ素子Q8Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（＝0）に維持される。
【０１３９】
＜モードII＞
走査電極駆動部11では、ローサイド維持スイッチ素子Q8Yがオン状態に維持されたまま，ローサイド走査スイッチ素子Q2Yがオフし，ハイサイド走査スイッチ素子Q1Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が、接地電位（＝0）から第一の定電圧源の電圧V1だけ高い電位まで上昇する。
【０１４０】
＜モードIII＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Yがオン状態に維持したまま、ローサイド維持スイッチ素子Q8Yがオフし、ハイサイドランプ波形発生部QR1aがオンする。残りのスイッチ素子はオフ状態に維持される。
【０１４１】
それにより、走査電極Yの電位が一定の速度で、接地電位（＝0）を基準とした電位Vr（＝V1+V4）（初期化パルス電圧の上限）まで上昇する。走査電極Yの電位が初期化パルス電圧の上限に達した時に接続点J2Yの電位は最高となり、その電位はV4となるので、実施の形態1の走査電極駆動部の接続点J2Yの電位（＝Vr）と比較して，ダイオードD1並びにスイッチ素子Q8Y，Q10Y，QR1a，QR3，QR2のドレイン・ソース間電圧及びスイッチ素子Q7Yのソース・ドレイン間電圧に印加される電圧は低いものとなる．よってこれらの素子には、低耐圧部品が使える。一般的に単位面積あたりのシリコン半導体の耐圧と抵抗値の関係は、耐圧が二倍になると抵抗値が五倍強になるので、流すことができる電流量が大幅に減少する。それ故、本実施形態によれば、従来に比して、放電維持パルス発生部3Yにおける各スイッチ素子及びダイオードの並列数を削減でき、また実装面積を低減できる。特に、放電維持パルス発生部3Yの各スイッチ素子Q7Y、Q8Y、Q10Y及びダイオードD1には大電流が流れるため、それらの抵抗値が小さくなれば、それらの並列接続数が減らせる。よって、本発明の意義は大きい。また実装面積が小さくなるので、基板による配線インピーダンスが小さくなり、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングが小さくなり、ＰＤＰの動作マージンが拡大する
【０１４２】
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
【０１４３】
＜モードIV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR1aがオフし、ハイサイド維持スイッチ素子Q7Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が、接地電位（＝0）を基準とした電位（Vs+V1）まで下降する。
【０１４４】
＜モードV＞
走査電極駆動部11では、ハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（＝0）を基準とした電位Vsまで下降する。
【０１４５】
＜モードVI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Yがオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、接地電位（＝0）を基準とした電位−V3まで下降する。従って、ＰＤＰ20の放電セルには、モードII〜Vでの印加電圧とは逆極性の電圧が印加される。特に、その印加電圧は比較的緩やかに下降する。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
【０１４６】
３．２．２  アドレス期間、放電維持期間
本実施形態におけるアドレス期間、放電維持期間の動作は実施の形態１で説明したものと同様である。
【０１４７】
なお，実施の形態1の逆導通阻止ＩＧＢＴの適用例，回生回路及びクランプ回路の構成は本実施の形態においても適用できる。ただし，ハイサイド維持スイッチ素子Q7Yは，初期化期間のモードIIIではオンしない。また、後述の保護回路（実施の形態6の初期化期間のモードIII用からダイオードD5を除いたのもの）を、回生回路のスイッチ素子及びクランプ回路のスイッチ素子に適応することにより、スイッチ素子の低耐圧化が可能となる．
【０１４８】
なお、維持スイッチ素子Q7Y、Q8Yのいずれか一方のみを双方向スイッチ素子とし、他方を、例えばＭＯＳＦＥＴ、ＩＧＢＴ又はバイポーラトランジスタで構成しても良い。双方向スイッチ素子を用いない場合、双方向スイッチ素子でない維持スイッチ素子に対しては図２２に示すような分離スイッチ素子（QS1またはQS2）を設ける必要がある。この場合、維持スイッチ素子（Q7YまたはQ8Y）のソースと、分離スイッチ素子のソースとを接続する。または、維持スイッチ素子（Q7YまたはQ8Y）のドレインと、分離スイッチ素子のドレインとを接続してもよい。また、分離スイッチ素子は，維持電圧源Vsの正極または負極と走査電極との間に配置してもよい。なお、維持スイッチ素子は、走査電極（走査電極駆動部１１）以外、すなわち維持電極（維持電極駆動部１２）及びアドレス電極（アドレス電極駆動部１３）に対しても適用できる。
【０１４９】
３．３  まとめ
本実施形態の構成によれば、実施の形態１の効果に加えてさらに、各スイッチ素子及びダイオードの低耐圧化が可能である。また、実施の形態２に比して、V1印加用スイッチ素子Q3Y、Q4Yが不要となる。さらに、初期化期間の上りランプ波形の開始電圧（モードIIIの開始電圧）を任意に設定することができる。
【０１５０】
実施の形態４
本実施形態におけるプラズマディスプレイは、実施の形態１のものと、走査電極駆動部11の構成が異なる。
【０１５１】
４．１  走査電極駆動部
図１３に、本発明の実施形態４による走査電極駆動部の詳細な構成を示す。
【０１５２】
本実施形態による走査電極駆動部11は、図２に示す実施形態１のものとは、放電維持パルス発生部の構成が異なる。より具体的には、放電維持パルス発生部内の回収スイッチ回路の構成が異なる。その他の構成要素は実施形態1のものと同様である。
【０１５３】
本実施形態の放電維持パルス発生部4Yは、実施の形態１の放電維持パルス発生部３Yにおいて、回収スイッチ回路１５の代わりに回収スイッチ素子Q11Yを設けている。この回収スイッチ素子Q11Yは双方向スイッチ素子で構成する。双方向スイッチ素子については実施の形態１で述べたとおりである。
【０１５４】
このように、実施の形態１の回収スイッチ回路１５を双方向スイッチ素子Ｑ１１Ｙで代替することで、部品点数を削減でき、回路規模を低減できる。
【０１５５】
回収スイッチ素子Q11Yは、そのソースが回収インダクタLYの一端に接続され、そのドレインが回収コンデンサCYの一端に接続される。回収インダクタLYの他端は、維持スイッチQ7YとQ8Yの接続点J2Yに接続され、回収コンデンサCYの他端は、一旦が接地された回収コンデンサCYの他端に接続される。または、回収スイッチ素子Q11Yは、そのソースが回収コンデンサCYの一端に接続され、そのドレインが回収インダクタLYの一端に接続されてもよい。
【０１５６】
回収コンデンサCYの容量はＰＤＰ20のパネル容量Cpより十分に大きい。回収コンデンサCYの両端電圧は、電源部から印加される直流電圧Vsの半値Vs／2と実質的に等しく維持される。
【０１５７】
なお、図１３に示す構成において、維持スイッチ素子Q7Y及びQ8Yは双方向スイッチ素子でなくてもよい。その場合、図２２に示す従来例と同様に、維持スイッチ素子Q7Y、Q8Y以外に対して分離スイッチ素子QS1、QS2をそれぞれ接続する必要がある。また、分離スイッチ素子（図２２参照）を維持電圧源Vsの正極または負極と走査電極との間に配置してもよい。
【０１５８】
また、図２に示す回収スイッチ回路１５において、回収スイッチ素子Q9YとダイオードＤ１の直列回路及び回収スイッチ素子Q10YとダイオードＤ２の直列回路のいずれか一方の直列回路のみを、回収スイッチ素子Q11Yで代替しても良い。また、回収スイッチ回路１５は、走査電極（走査電極駆動部１１）以外、すなわち維持電極（維持電極駆動部１２）及びアドレス電極（アドレス電極駆動部１３）に対しても適用できる。
【０１５９】
４．２  動作
図１４は、本実施形態における初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図１４では、それぞれのスイッチ素子のオン期間が斜線部で示される。
【０１６０】
４．２．１  初期化期間、アドレス期間
初期化期間及びアドレス期間における走査電極部１１の各スイッチ素子の動作は実施の形態１で説明したものと同様である。
【０１６１】
４．２．２  放電維持期間
図１３、図１４を参照して、放電維持期間の動作について説明する。
放電維持期間では、ローサイド走査スイッチ素子Q2Yは常にオン状態を維持する。
回収スイッチ素子Q11Yがオンする直前には、ローサイド維持スイッチ素子Q8Yがオンしており、パネル容量Cpの両端電圧は0Vに維持される。回収スイッチ素子Q11Yがオンすると、回収コンデンサCYと、回収スイッチ素子Q11Yと、回収インダクタLYと、パネル容量Cpとにより、ＬＣ共振回路が形成され、パネル容量Cpの両端電圧はVsまで増加する（残りのスイッチ素子はオフ状態に維持される）。
【０１６２】
次に、回収スイッチ素子Q11Yがオフして、ハイサイド維持スイッチ素子Q7Yがオンすれば、パネル容量Cpの両端電圧はVsを維持する。このとき、ハイサイド維持スイッチ素子Q7Yは、そのドレイン・ソース間電圧は零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。
【０１６３】
所定時間経過後、ハイサイド維持スイッチ素子Q7Yがオフして、回収スイッチ素子Q11Yがオンすると、回収コンデンサCYと、回収スイッチ素子Q11Yと、回収インダクタLYと、パネル容量CpとによりＬＣ共振回路が形成され、パネル容量Cpの両端電圧は0まで減少する（残りのスイッチ素子はオフ状態に維持される）。
【０１６４】
次に、回収スイッチ素子Q11Yがオフして、ローサイド維持スイッチ素子Q8Yがオンすれば、パネル容量Cpの両端電圧は0を維持する。このとき、ローサイド維持スイッチ素子Q8Yは、そのドレイン・ソース間電圧が零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。
走査電極Yの電位が上下するとき、回収コンデンサCYとパネル容量Cpとの間で電力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充放電に起因する無効電力が低減する。
【０１６５】
（回収スイッチに逆導通阻止ＩＧＢＴを用いた場合の例）
回収スイッチ素子Q11Yに逆導通阻止ＩＧＢＴを適応する場合、図１５のように並列接続した逆導通阻止ＩＧＢＴ（Q11YA，Q11YB）を用いることができる。このような並列接続した逆導通阻止ＩＧＢＴ（Q11YA，Q11YB）を用いた場合の放電維持期間の動作を以下に説明する。
【０１６６】
放電維持期間では、ローサイド走査スイッチ素子Q2Yは常にオン状態を維持する。
回収スイッチ素子Q11YAがオンする直前には、ローサイド維持スイッチ素子Q8Yがオンしており、パネル容量Cpの両端電圧は0Vに維持される。回収スイッチ素子Q11YAがオンすると、回収コンデンサCYと、回収スイッチ素子Q11YAと、回収インダクタLYと、パネル容量Cpとにより、ＬＣ共振回路が形成され、パネル容量Cpの両端電圧はVsまで増加する（残りのスイッチ素子はオフ状態に維持される）。
【０１６７】
次に、ハイサイド維持スイッチ素子Q7Yがオンすると、パネル容量Cpの両端電圧はVsに維持される。このとき、回収スイッチ素子Q11YAはオンしているにもかかわらず、逆導通阻止ＩＧＢＴの働きによって、回収コンデンサCYを充電するために流れる電流を阻止する。つまり，回収スイッチ素子Q11YAは等価的にオフ状態となる。このとき、ハイサイド維持スイッチ素子Q7Yは、そのドレイン・ソース間電圧は零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。
【０１６８】
所定時間経過後、ハイサイド維持スイッチ素子Q7Yがオフ、回収スイッチ素子Q11YAがオフして、回収スイッチ素子Q11YBがオンすると、回収コンデンサCYと、回収スイッチ素子Q11YBと、回収インダクタLYと、パネル容量CpとによりＬＣ共振回路が形成され、パネル容量Cpの両端電圧は0まで減少する（残りのスイッチ素子はオフ状態に維持される）。
【０１６９】
次に、ローサイド維持スイッチ素子Q8Yがオンすると、パネル容量Cpの両端電圧は0を維持される。このとき、回収スイッチ素子Q11YBはオンしているにもかかわらず、逆導通阻止ＩＧＢＴの働きによって、回収コンデンサCYを放電するために流れる電流を阻止する。つまり、回収スイッチ素子Q11YBは等価的にオフ状態となる。
【０１７０】
このとき、ローサイド維持スイッチ素子Q8Yは、そのドレイン・ソース間電圧が零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。
【０１７１】
走査電極Yの電位が上下するとき、回収コンデンサCYとパネル容量Cpとの間で電力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充放電に起因する無効電力が低減する。
【０１７２】
以上のように逆導通阻止ＩＧＢＴを用いることで、逆導通阻止ＩＧＢＴの本質的な特性により電流の逆導通を阻止できるので、回収スイッチ素子Q11YA，Q11YBをオンしたまま、逆方向の電流の導通に対しては等価的にオフ状態にすることが可能となる．
【０１７３】
通常のIGBTはオフにしてもしばらくの間はテール電流が流れるので、完全にオフするには時間がかかる。ここで、テール電流とは、電流が流れている時に強制的にオフした場合にしばらくの間流れ続ける電流のことである。しかし、逆導通阻止ＩＧＢＴの働きを利用して逆向きに流れる電流を阻止するため、完全に電流が流れなくなってからオフ動作させることによって、テール電流が流れなくなるので、逆導通阻止ＩＧＢＴのスイッチング損失を低減することができる。また、双方向スイッチ素子の適応時と同様に、回収ダイオードD1、D2を削減できるので，従来の装置よりも部品点数を削除でき，実装面積を低減できる。また回収ダイオードD1、D2による導通損失が大きく削除されるので，消費電力は小さくなる。
【０１７４】
なお、双方向スイッチ素子として図１５に示すような２つの逆導通阻止ＩＧＢＴ（Q11YA，Q11YB）を並列接続して使用する場合、１つの双方向スイッチ素子を使用する場合に比して素子の数が増加するという懸念があるが、そうではない。双方向スイッチ素子は通常、電流による発熱損を考慮し、複数並列に接続して使用される。同様に、逆導通阻止ＩＧＢＴ（Q11YA）及び逆導通阻止ＩＧＢＴ（Q11YB）についても、それぞれ複数の並列接続された逆導通阻止ＩＧＢＴからなる。双方向スイッチ素子は双方向に電流が流れるのに対して、１つの逆導通阻止ＩＧＢＴは単方向にしか電流が流れない。よって、双方向スイッチ素子に対しては、単方向の逆導通阻止ＩＧＢＴ（Q11YAまたはQ11YB）の２倍の発熱損を考慮する必要があり、そのため、双方向スイッチ素子の並列接続数は、単方向の逆導通阻止ＩＧＢＴの２倍の素子数を必要とする。結局、図１５に示すような構成を用いても、素子数は変わらない。
【０１７５】
４．３  まとめ
本実施形態によれば、図１３に示すように回収スイッチ回路を、双方向スイッチ素子で構成される回収スイッチ素子１１のみで構成する。つまり、回収コンデンサCYからインダクタLYを介して、ローサイド走査スイッチ素子Q2Yのソースまでの間の経路において、回収スイッチ素子Q11Yしか存在しない。このように、本実施形態によるＰＤＰ駆動装置10では従来の装置と異なり、第一の回収ダイオードD1、第二の回収ダイオードD2を削減できる。それ故、本発実施形態によるＰＤＰ駆動装置10は従来の装置よりも部品点数を削減でき、実装面積を低減できる。
【０１７６】
特に回収ダイオードD1、D2には大電流が流れるため、通常ダイオードを多数並列に接続しているので、回収ダイオードD1、D2がなくなる意味は大きい。また、放電維持期間での回収ダイオードD1、D2による導通損失が大きく削減されるので、消費電力が小さくなる。
【０１７７】
実施の形態５
本実施形態におけるプラズマディスプレイは、実施の形態１のものと、走査電極駆動部11の構成が異なる。
【０１７８】
５．１  走査電極駆動部
図１６に、本発明の実施形態５による走査電極駆動部11の詳細な構成を示す。
本実施形態による走査電極駆動部11は、図２に示す実施形態１のものとは、初期化パルス発生部と放電維持パルス発生部の構成が異なる。その他の構成要素は実施形態1のものと同様である。
【０１７９】
本実施形態の初期化パルス発生部5Yは、実施の形態１の初期化パルス発生部5Yの構成に加えて、さらに分離スイッチ素子QS3を設けている。この分離スイッチ素子QS3は双方向スイッチ素子で構成される。分離スイッチ素子QS3は、そのソースが第二の定電圧源V2の負極と接続され、ドレインが第一の定電圧源V1の負極に接続される。また、本実施形態では、第二の定電圧源V2の負極は維持電圧源Vsの正極に接続されておらず、接続点ＪＹ２に接続されている。この点においても実施の形態１の構成と異なる。
【０１８０】
なお、図１６に示す構成のほか、分離スイッチ素子QS3のソースを、第一の定電圧源V1の負極に接続し、分離スイッチ素子QS3のドレインを、第二の定電圧源V2の負極に接続しても良い。
【０１８１】
本実施形態の放電維持パルス発生部6Yは、実施の形態１のものと同様の構成を有するが、ハイサイド維持スイッチ素子Q7Yとローサイド維持スイッチ素子Q8Yが、ＭＯＳＦＥＴで構成される点が異なる。但し、維持スイッチ素子Q7Y、Q8YはＩＧＢＴやバイポーラトランジスタであっても良いし、実施の形態１と同様に双方向スイッチ素子であってもよい。
【０１８２】
また、図１６に示す回路構成において、実施の形態２で示したように、回収スイッチ回路１５を回収スイッチ素子Q11Yで代替してもよい。
【０１８３】
また、分離スイッチ素子は、走査電極（走査電極駆動部１１）以外、すなわち維持電極（維持電極駆動部１２）及びアドレス電極（アドレス電極駆動部１３）に対しても適用できる。
【０１８４】
５．２  動作
図１７は、本実施形態における初期化期間、アドレス期間及び放電維持期間のそれぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す波形図である。図１７では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
【０１８５】
５．２．１  初期化期間
初期化パルス電圧の変化に応じて次の五つのモードI〜Vに分けられる。
【０１８６】
＜モードI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、分離スイッチ素子QS3及びローサイド維持スイッチ素子Q8Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（＝0）に維持される。
【０１８７】
＜モードII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、分離スイッチ素子QS3及びハイサイド維持スイッチ素子Q7Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（＝0）から維持電圧源Vsの電圧Vsだけ高い電位まで上昇する。
【０１８８】
＜モードIII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、分離スイッチ素子QS3がオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が一定の速度で、接地電位（＝0）から維持電圧源Vsの電圧Vsと第二の定電圧源の電圧V2との和だけ高い電位Vr（初期化パルス電圧の上限）まで上昇する。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
【０１８９】
＜モードIV＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、ハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR1がオフし、分離スイッチ素子QS3がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（＝0）から維持電圧源Vsの電圧Vsだけ高い電位まで下降する。
【０１９０】
＜モードV＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Yがオン状態に維持されたまま、分離スイッチ素子QS3及びハイサイド維持スイッチ素子Q7Yがオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、接地電位（＝0）から第三の定電圧源の電圧V3だけ低い電位−V3まで下降する。従って、ＰＤＰ20の放電セルには、モードII〜IVでの印加電圧とは逆極性の電圧が印加される。特に、その印加電圧は比較的緩やかに下降する。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
【０１９１】
５．２．２  アドレス期間
本実施形態におけるアドレス期間の動作は実施の形態１で説明したものと同様である。
また，アドレス期間中、分離スイッチ素子QS3は常にオフしている。
【０１９２】
５．２．３  放電維持期間
放電維持期間中は分離スイッチ素子QS3及びローサイド走査スイッチ素子Q2Yは、常にオンに維持される。
放電維持期間中のその他のスイッチング素子の動作については、実施の形態１で説明したものと同様である。
【０１９３】
５．３  まとめ
本実施形態によれば、図１６に示すように、放電維持パルス発生部6Yの出力端子（維持スイッチ素子Q7YとQ8Y間の接続点）JY2から、ローサイド走査スイッチ素子Q2Yのソースまでの間の経路に、双方向スイッチ素子である分離スイッチ素子QS3を設ける。これにより、放電維持パルス発生部6Yの出力端子JY2における電位変化範囲はVsから0までとなる。図２２に示す従来の構成では、放電維持パルス発生部113の出力端子JY2の電位変化範囲は（Vs+V2）から-V3までである。このように本実施形態によれば、従来の場合よりも、放電維持パルス発生部6Yの出力端子JY2の電位の変化範囲を狭くできる。つまり、本実施形態によれば、放電維持パルス発生部6Yにおける各スイッチ素子に低耐圧部品が使える。一般的に単位面積あたりのシリコン半導体の耐圧と抵抗値の関係は、耐圧が二倍になると抵抗値が五倍強になるので、流すことができる電流量が大幅に減少する。それ故、本実施形態によれば、従来に比して、放電維持パルス発生部6Yにおける各スイッチ素子の並列数を削減でき、また実装面積を低減できる。特に、放電維持パルス発生部の各スイッチ素子Q7Y、Q8Y、Q9Y、Q10Yには大電流が流れるため、各スイッチ素子の抵抗値が小さくなれば、並列数が減らせる。よって、本発明の意義は大きい。また実装面積が小さくなるので、基板による配線インピーダンスが小さくなり、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングが小さくなり、ＰＤＰの動作するマージンが拡大する。
【０１９４】
また、走査パルス電圧が維持電圧源の上限、下限でクランプされないためには、従来の構成では、双方向スイッチ素子の位置に２種類の直列接続した分離スイッチ素子を設けることが必要であったが、本実施形態のように双方向スイッチ素子に置き換えることにより、２種類の直列接続した分離スイッチ素子が削減できる。前述のように分離スイッチ素子は多数並列に接続して設ける必要があったため、２種類の直列接続した分離スイッチ素子を要しない本実施形態によれば、回路規模の削減効果が大きくなる。これによっても、実装面積を削減でき、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減できることから、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。
【０１９５】
実施の形態６
本実施形態におけるプラズマディスプレイは、実施の形態１のものとは、走査電極駆動部11の構成が異なる。また、第二の定電圧源V2の代わりに第四の定電圧源V4を備えている点が異なる。
【０１９６】
６．１  走査電極駆動部
図１８に本実施形態の走査電極駆動部11の構成を示す。本実施形態の走査電極駆動部11は、ハイサイドランプ波形発生部QR1とローサイドランプ波形発生部QR2との接続点と、接続点J2Yとの間に分離スイッチ素子QS3を備える。さらにその分離スイッチ素子QS3に並列に保護回路７０が接続される。保護回路７０の詳細は後述する。維持スイッチ素子Q7Y、Q8Yは双方向スイッチ素子である。また、ハイサイドランプ波形発生部QR1と維持電圧源Vsの間に第４の電圧源V4が接続される。第４の電圧源V4の正極はハイサイドランプ波形発生部QR1のドレインに接続され、その負極は維持電圧源Vsの正極に接続される。なお、本実施形態の放電維持パルス発生部3Yは、実施の形態１のものと同様の構成を有するが、維持スイッチ素子Q7Y、Q8YがＭＯＳＦＥＴで構成される点が異なる。但し、維持スイッチ素子Q7Y、Q8YはＩＧＢＴやバイポーラトランジスタであっても良いし、実施の形態１と同様に双方向スイッチ素子であってもよい。
【０１９７】
６．２  動作
図１９は、本実施形態における初期化期間、アドレス期間及び放電維持期間のそれぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す波形図である。図では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
【０１９８】
６．２．１  初期化期間
初期化パルス電圧の変化に応じて次の6つのモードI〜VIに分けられる。
【０１９９】
＜モードI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、分離スイッチ素子QS3及びローサイド維持スイッチ素子Q8Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（＝0）に維持される。
【０２００】
＜モードII＞
走査電極駆動部11では、ローサイド維持スイッチ素子Q8Y及び分離スイッチ素子QS3がオン状態に維持されたまま，ローサイド走査スイッチ素子Q2Yがオフし，ハイサイド走査スイッチ素子Q1Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が電位V1まで上昇する。
【０２０１】
＜モードIII＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Yがオン状態に維持したまま，ローサイド維持スイッチ素子Q8Y及び分離スイッチ素子QS3がオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。
【０２０２】
それにより、走査電極Yの電位が一定の速度で、電位Vr（=V1+V4）（初期化パルス電圧の上限）まで上昇する。走査電極Yの電位が初期化パルス電圧の上限に達した時に第一の定電圧源V1の負極の電位は最高となり、その電位はV4となるので、実施の形態5の走査電極駆動部の第一の定電圧源V1の電位（＝Vr）と比較して、スイッチ素子QS3，QR1，QR2のドレイン・ソース間電圧に印加される電圧は低くなる。よってこれらの素子には，低耐圧部品が使える。一般的に単位面積あたりのシリコン半導体の耐圧と抵抗値の関係は、耐圧が二倍になると抵抗値が五倍強になるので、流すことができる電流量が大幅に減少する。それ故、本実施形態によれば、従来に比して、放電維持パルス発生部3Yにおける各スイッチ素子の並列接続数を削減でき、また実装面積を低減できる。特に、分離スイッチ素子QS3には大電流が流れるため、分離スイッチ素子QS3の抵抗値が小さくなれば、並列数が減らせる。よって、本発明の意義は大きい。また実装面積が小さくなるので、基板による配線インピーダンスが小さくなり、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングが小さくなり、ＰＤＰの動作するマージンが拡大する。
【０２０３】
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
【０２０４】
＜モードIV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR1がオフし、ハイサイド維持スイッチ素子Q7Y及び分離スイッチ素子QS3がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が電位（Vs+V1）まで下降する。
【０２０５】
＜モードV＞
走査電極駆動部11では、ハイサイド維持スイッチ素子Q7Y及び分離スイッチ素子QS3がオン状態に維持されたまま、ハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が電位Vsまで下降する。
【０２０６】
＜モードVI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Yがオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び分離スイッチ素子QS3がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で電位−V3まで下降する。従って、ＰＤＰ20の放電セルには、モードII〜Vでの印加電圧とは逆極性の電圧が印加される。特に、その印加電圧は比較的緩やかに下降する。それにより、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
【０２０７】
６．２．２  アドレス期間
本実施形態におけるアドレス期間の動作は実施の形態１で説明したものと同様である。アドレス期間中、分離スイッチ素子QS3は常にオフしている。
【０２０８】
６．３  保護回路
図１８に示すように保護回路７０は分離スイッチ素子QS3に並列に接続され、分離スイッチ素子QS3のドレイン・ソース間電圧またはソース・ドレイン間電圧を制限する。保護回路７０は初期化期間のモードIII及びモードVIの時に動作する。
【０２０９】
初期化期間のモードIIIにおいて、保護回路７０は、分離スイッチ素子QS3のドレイン・ソース間電圧が所定値（例えば、電圧V4以下の値）を超えた時に動作し始め、接続点J2Yの電位を上昇させる。これにより、分離スイッチ素子QS3のドレイン・ソース間電圧は所定値以下に抑制される。そして、接続点J2Yの電位がVsに達した時、ハイサイド維持スイッチ素子Q7Yの寄生ダイオードがオン状態となり、接続点J2Yの電位はそれ以上上昇しない。走査電極Yの電位が初期化パルス電圧の上限Vrに達した時、分離スイッチ素子QS3のドレイン・ソース間電圧はV4になる。
【０２１０】
初期化期間のモードVIにおいて、保護回路７０は、分離スイッチ素子のソース・ドレイン間電圧が所定値（例えば電圧V3）を超えた時に動作し始め、接続点J2Yの電位を低下させる。これにより、分離スイッチ素子QS3のソース・ドレイン間電圧は所定値以下に抑制される。そして、接続点J2Yの電位が接地電位（＝0）に達した時、ローサイド維持スイッチ素子Q8Yの寄生ダイオードがオン状態となり、接続点J2Yの電位はそれ以上下がらない。走査電極Yの電位が-V3に達した時に，分離スイッチ素子QS3のソース・ドレイン間電圧はV3になる。
【０２１１】
保護回路７０の種々の構成例について説明する。図２０は、初期化期間のモードIIIでの保護動作に対応する保護回路の種々の構成例を示す。
【０２１２】
６．３．１  スイッチ素子を用いた保護回路
図２０（ａ）に保護回路７０の一の構成例を示す。保護回路70aは、保護用スイッチ素子S1、第一の制限抵抗R1、ゲート用ツェナーダイオードZD2、並びに第一及び第二の検出抵抗R2、R3を含む。
【０２１３】
保護用スイッチ素子S1は、コレクタが第一の制限抵抗R1の一端と接続し、ベースがゲート用ツェナーダイオードZD2のアノードと接続し、エミッタは分離スイッチ素子QS3のソースと接続する。
【０２１４】
第一の制限抵抗R1の他端はダイオードD5を介して分離スイッチ素子QS3のドレインと接続する。第一の検出抵抗R2と第二の検出抵抗R3は直列接続し、その接続点はゲート用ツェナーダイオードZD2のカソードと接続する。第一の検出抵抗R2は分離スイッチ素子QS3のドレインとダイオードD5を介して接続し、第二の検出抵抗R3は分離スイッチ素子QS3のソースと接続する。
【０２１５】
保護回路70aは分離スイッチ素子QS3がオフ時に動作する。分離スイッチ素子QS3のドレイン・ソース間電圧が上昇していくと、第二の検出抵抗R3の両端電圧が上昇する。分離スイッチ素子QS3のドレイン・ソース間電圧が所定電圧Vcに達すると、第二の検出抵抗R3の両端電圧もある電圧値（第一の検出抵抗R2と第二の検出抵抗R3の抵抗値の比で決まる値）に達する。このとき、ゲート用ツェナーダイオードZD2のツェナー電圧と、保護用スイッチ素子S1のベース・エミッタ間電圧とが等しくなり、保護用スイッチ素子S1が動作し始める。この保護用スイッチ素子S1によって、分離スイッチ素子QS3のドレイン・ソース間電圧が一定になるように制御される。ここで定電圧制御の基準電圧値Vcは分離スイッチ素子QS3のドレイン・ソース間の絶対最大定格以下に設定する必要がある。例えば、基準電圧値Vcを第四の定電圧源の電圧V4より小さい値に設定した場合、初期化期間のモードIIIにおいてハイサイドランプ波形発生部QR1のソース電位が上昇し、分離スイッチ素子QS3のドレイン・ソース間電圧がVcになると、保護回路70aが動作し始める。
【０２１６】
さらに、ハイサイドランプ波形発生部QR1のソース電位が上昇していくと、保護回路70aが動作し続けるので、分離スイッチ素子QS3のソース電位も上昇し続ける。しばらくハイサイドランプ波形発生部QR1のソース電位が上昇していくと、分離スイッチ素子QS3のソース電位が電位Vsに達する。すると、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通することで、分離スイッチ素子QS3のソースは維持電圧Vsにクランプされる。このとき、保護用スイッチ素子S1は定電圧制御するために、電流を流そうと動作するが、第一の制限抵抗R1によってその動作が制限され、定電圧制御することができなくなる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、分離スイッチ素子QS3のドレイン・ソース間電圧は上昇していくが、その最大値は電圧値V4であり、分離スイッチ素子QS3のドレイン・ソース間の最大可能印加電圧は大幅に低減される。
【０２１７】
このように、ハイサイドランプ波形発生部QR3のソース電位の上昇に伴って、分離スイッチ素子QS3のソース電位も上昇し、分離スイッチ素子QS3のドレイン電位が電位V4+Vsに達する前に、分離スイッチ素子QS3のソース電位が電位Vsになるので分離スイッチ素子QS3のドレイン・ソース間電圧の絶対最大定格を超えることはない。
【０２１８】
６．３．２  ツェナーダイオードを用いた保護回路
図２０（ｂ）に保護回路７０の別の構成を示す。同図に示す保護回路７０ｂは、保護用ツェナーダイオードZD3、第二の制限抵抗R4を含む。保護用ツェナーダイオードZD3のアノードは第二の制限抵抗R4の一端と接続し、保護用ツェナーダイオードZD3のカソードはダイオードＤ５を介して分離スイッチ素子QS3のドレインに接続し、第二の制限抵抗R4の他端は分離スイッチ素子QS3のソースに接続する。
【０２１９】
保護回路は70bは分離スイッチ素子QS3がオフしている時に動作する。分離スイッチ素子QS3のドレイン・ソース間電圧が上昇していき、分離スイッチ素子QS3のドレイン・ソース間電圧がツェナー電圧Vzに達すると、保護用ツェナーダイオードZD3が動作し始める。この保護用ツェナーダイオードZD3によって、分離スイッチ素子QS3のドレイン・ソース間電圧が一定になるように制御される。ここで定電圧制御の基準となる電圧値Vzは分離スイッチ素QS3のドレイン・ソース間の絶対最大定格以下に設定する必要がある。例えば、基準電圧値Vzを第四の定電圧源の電圧V4より小さい値に設定した場合、初期化期間のモードIIIにおいてハイサイドランプ波形発生部QR1のソース電位が上昇し、分離スイッチ素子QS3のドレイン・ソース間電圧がVzになると保護回路70bが動作し始める。さらに、ハイサイドランプ波形発生部QR1のソース電位が上昇していくと、保護回路70bが動作し続けるので、分離スイッチ素子QS3のソース電位も上昇し続ける。
【０２２０】
しばらくハイサイドランプ波形発生部QR1のソース電位が上昇していくと、分離スイッチ素子QS3のソース電位が電位Vsに達する。それにより、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通し、分離スイッチ素子QS3のソース電位は維持電圧源の電圧Vsにクランプされる。このとき、定電圧動作はできなくなる。保護用ツェナーダイオードZD3は一定電圧Vzとなるが、それを超える電圧については第二の制限抵抗R4に印加され、分離スイッチ素子QS3のソースに向かって電流が流れる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、分離スイッチ素子QS3のドレイン・ソース間電圧は上昇していくが、その最大値は電圧値V4であり、分離スイッチ素子QS3のドレイン・ソース間の最大可能印加電圧は大幅に低減される。
【０２２１】
このように、ハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、分離スイッチ素子QS3のソース電位も上昇し、分離スイッチ素子QS3のドレイン電位が電位V4+Vsに達する前に、分離スイッチ素子QS3のソース電位は、保護回路70bにより電位Vsに制限されるので、分離スイッチ素子QS1のドレイン・ソース間電圧は、絶対最大定格を超えることはない。
【０２２２】
６．３．３  抵抗を用いた保護回路
図２０（ｃ）に保護回路70のさらに別の構成を示す。保護回路70cは、第三の制限抵抗R5を含む。第三の制限抵抗R5の一端はダイオードＤ５を介して分離スイッチ素子QS3のドレインに接続し、他端は分離スイッチ素子QS3のソースに接続する。
【０２２３】
保護回路70cは分離スイッチ素子QS3がオフしている時に動作する。ハイサイドランプ波形発生部QR1のソース電位が上昇し、分離スイッチ素子QS3のドレイン・ソース間電圧が上昇していくと、第三の制限抵抗R5を介して、分離スイッチ素子QS3のソースに向かって電流が流れ、分離スイッチ素子QS3のソース電位が上昇する。ハイサイドランプ波形発生部QR1のソース電位がさらに上昇していくと、分離スイッチ素子QS3のソース電位が電位Vsに達する。すると、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通することで、分離スイッチ素子QS3のソース電位は電位Vsにクランプされる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、分離スイッチ素子QS3のドレイン・ソース間電圧は上昇していくが、その最大電圧値は電圧値V4であり、分離スイッチ素子QS3のドレイン・ソース間の最大可能印加電圧は大幅に低減される。
【０２２４】
このように、ハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、分離スイッチ素子QS3のソース電位も上昇し、分離スイッチ素子QS3のドレイン電位が電位V4+Vsに達する前に、分離スイッチ素子QS3のソース電位は保護回路70cにより電位Vsに制限されるので、分離スイッチ素子QS3のドレイン・ソース間電圧は、絶対最大定格を超えることはない。
【０２２５】
６．３．４  コンデンサを用いた保護回路
図２０（ｄ）に保護回路70の別の構成を示す。保護回路70dは保護用コンデンサC2を含む。保護用コンデンサC2の一端はダイオードD5を介して分離スイッチ素子QS3のドレインに接続し、他端は分離スイッチ素子QS3のソースに接続する。
【０２２６】
保護回路70dは分離スイッチ素子QS3がオフしている時に動作する。ハイサイドランプ波形発生部QR1のソース電位が上昇していくと、保護用コンデンサC2の容量と分離スイッチ素子QS3のソース・接地間に存在する寄生容量との容量分割に応じて、分離スイッチ素子QS3のソース電位が上昇する。さらにハイサイドランプ波形発生部QR1のソース電位が上昇していくと、分離スイッチ素子QS3のソース電位が電位Vsに達する。すると、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通することで、分離スイッチ素子QS3のソース電位は電位Vsにクランプされる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、分離スイッチ素子QS3のドレイン・ソース間電圧は上昇していくが、その最大値は電圧値V4であり、分離スイッチ素子QS3のドレイン・ソース間の最大可能印加電圧は大幅に低減される。
【０２２７】
このように、ハイサイドランプ波形発生部QR3のソース電位の上昇に伴って、分離スイッチ素子QS3のソース電位も上昇するが、分離スイッチ素子QS3のドレイン電位が電位V4+Vsに達する前に、分離スイッチ素子QS3のソース電位は保護回路70dにより維持電圧Vsに制限されるので、分離スイッチ素子QS3のドレイン・ソース間電圧の絶対最大定格を超えることはない。
【０２２８】
６．３．５  初期化期間のモードVIに対応した保護回路
図２１に初期化期間のモードVIでの保護動作に適した保護回路の具体的な構成例を示す。図２１（ａ）〜（ｄ）の回路はそれぞれ図２０（ａ）〜（ｄ）の回路に対応し、それぞれ同様の動作を行う。図２０（ｃ）、（ｄ）及び図２１（ｃ）、（ｄ）に示す保護回路はモードIII及びモードVIのそれぞれに対して設ける必要はなく、ダイオードD5を除くことにより１つの保護回路を両モードにおいて共用化することができる。
【０２２９】
６．４  まとめ
本実施形態によれば、分離スイッチ素子の耐圧の低減を図れる。分離スイッチ素子の耐圧の低減化により、スイッチ素子が低抵抗となる（耐圧が半減すると抵抗は５分の１になる）。このため、並列接続する分離スイッチ素子数を低減でき、回路規模を削減できる。また、分離スイッチ素子数の低減に伴い実装面積が小さくなることで、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減でき、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。また、保護回路を共用化することで部品点数を削減できる。
【産業上の利用可能性】
【０２３０】
本発明はＰＤＰ駆動装置に関し、上記のとおり、双方向スイッチ素子の使用と回路構成を工夫することで部品点数、実装面積、消費電力との削減を実現させる。このように、本発明は産業上利用可能な発明である。
【０２３１】
本発明は、特定の実施形態について説明されてきたが、当業者にとっては他の多くの変形例、修正、他の利用が明らかである。それゆえ、本発明は、ここでの特定の開示に限定されず、添付の請求の範囲によってのみ限定され得る。
【図面の簡単な説明】
【０２３２】
【図１】本発明の実施形態によるプラズマディスプレイの構成を示すブロック図である。
【図２】本発明の実施形態１による走査電極駆動部及びＰＤＰの等価回路図である。
【図３】双方向スイッチ素子を２つの逆並列接続された逆導通阻止ＩＧＢＴで構成した例を示す図である。
【図４】本発明の実施形態１における、初期化期間、アドレス期間及び放電維持期間中のＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図である。
【図５】維持スイッチ素子を逆導通阻止ＩＧＢＴと回生回路の並列回路で構成した例を示す図である。
【図６】クランプ回路の構成例を示す図である。
【図７】部品を共有化した回生回路とクランプ回路の構成例を示す図である。
【図８】本発明の実施形態２による走査電極駆動部及びＰＤＰの等価回路図である。
【図９】本発明の実施形態２における、初期化期間、アドレス期間及び放電維持期間中のＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図である。
【図１０】本発明の実施形態３による走査電極駆動部及びＰＤＰの等価回路図である。
【図１１】実施形態３のハイサイドランプ波形発生部の詳細な構成を示す図である。
【図１２】本発明の実施形態３における、初期化期間、アドレス期間及び放電維持期間中のＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図である。
【図１３】本発明の実施形態４による走査電極駆動部及びＰＤＰの等価回路図である。
【図１４】本発明の実施形態４における、初期化期間、アドレス期間及び放電維持期間中のＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図である。
【図１５】回収スイッチ素子を逆並列接続した逆導通阻止ＩＧＢＴで構成した例を示す図
【図１６】本発明の実施形態５による走査電極駆動部及びＰＤＰの等価回路図である。
【図１７】本発明の実施形態５における、初期化期間、アドレス期間及び放電維持期間中のＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図である。
【図１８】本発明の実施形態６による走査電極駆動部及びＰＤＰの等価回路図である。
【図１９】本発明の実施形態６における、初期化期間、アドレス期間及び放電維持期間中のＰＤＰの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイッチ素子のオン期間を示す図である。
【図２０】分離スイッチ素子の保護回路（モードIII用）の種々の構成例を説明した図である。
【図２１】分離スイッチ素子の保護回路（モードVI用）の種々の構成例を説明した図である。
【図２２】従来のＰＤＰ駆動装置における、走査電極駆動部及びＰＤＰの等価回路図である。
【符号の説明】
【０２３３】
１  入力端子
１０  ＰＤＰ駆動装置
１１  走査電極駆動部
１２  維持電極駆動部
１３  アドレス電極駆動部
２０  プラズマディスプレイパネル（PDP）
３０  制御部
５０ａ〜５０ｃ  回生回路
７０、７０ａ〜７０ｄ、７１ａ〜７１ｄ  保護回路
１１２、２Ｙ、５Ｙ  初期化パルス発生部
１１３、３Ｙ、４Ｙ、６Ｙ  放電維持パルス発生部
１Ｙ  走査パルス発生部
Ｑ１Ｙ  ハイサイド走査スイッチ素子
Ｑ２Ｙ  ローサイド走査スイッチ素子
Ｑ７Ｙ  ハイサイド維持スイッチ素子
Ｑ８Ｙ  ローサイド維持スイッチ素子
ＱＲ１、ＱＲ３  ハイサイドランプ波形発生部
ＱＲ２  ローサイドランプ波形発生部
ＱＳ１、ＱＳ２、ＱＳ３  分離スイッチ素子
Ｖ1、Ｖ2、Ｖ3  直流電源
Ｖs  維持電圧源
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2007060845.tif 000025
【図２】
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【図３】
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【図４】
2007060845.tif 000028
【図５】
2007060845.tif 000029
【図６】
2007060845.tif 000030
【図７】
2007060845.tif 000031
【図８】
2007060845.tif 000032
【図９】
2007060845.tif 000033
【図１０】
2007060845.tif 000034
【図１１】
2007060845.tif 000035
【図１２】
2007060845.tif 000036
【図１３】
2007060845.tif 000037
【図１４】
2007060845.tif 000038
【図１５】
2007060845.tif 000039
【図１６】
2007060845.tif 000040
【図１７】
2007060845.tif 000041
【図１８】
2007060845.tif 000042
【図１９】
2007060845.tif 000043
【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
2007060845.tif 000047
2007060845.tif 000048
2007060845.tif 000049
2007060845.tif 000050
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