(57)【要約】  本発明は、半導体基板１と、半導体基板１上に設けられたゲート絶縁膜３と、ゲート絶縁膜３上に設けられた第一ゲート電極１３と、を備えるＮＭＯＳＦＥＴを提供する。第一ゲート電極１３は、金属Ｍのシリサイドと、不純物として硫黄（Ｓ）、フッ素（Ｆ）及び塩素（Ｃｌ）からなる群から選択された少なくとも一種の元素とからなり、この不純物は、第一ゲート電極１３中のゲート絶縁膜３と接する面において、不純物層１７として存在している。
2007074775.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた第一ゲート電極と、を有するＮＭＯＳＦＥＴであって、
前記第一ゲート電極が、金属のシリサイドと、不純物として硫黄（Ｓ）、フッ素（Ｆ）及び塩素（Ｃｌ）からなる群から選択された少なくとも一種の元素と、からなり、
前記不純物は、少なくとも前記第一ゲート電極と前記ゲート絶縁膜との界面に存在することを特徴とするＮＭＯＳＦＥＴ。
【請求項２】
前記ゲート絶縁膜が酸化物からなることを特徴とする請求項１に記載のＮＭＯＳＦＥＴ。
【請求項３】
前記ゲート絶縁膜がシリコン酸化物又はシリコン酸窒化物からなることを特徴とする請求項１に記載のＮＭＯＳＦＥＴ。
【請求項４】
前記ゲート絶縁膜はＨｆＳｉＯＮからなることを特徴とする請求項１に記載のＮＭＯＳＦＥＴ。
【請求項５】
前記ゲート絶縁膜が多層からなり、
前記ゲート絶縁膜は、
前記第一ゲート電極と接して設けられたシリコン酸化物層、シリコン酸窒化物層又はシリコン窒化物層からなる第一層と、
前記第一層の下方に形成され、ＨｆＳｉＯＮからなる第二層と、
を有することを特徴とする請求項１に記載のＮＭＯＳＦＥＴ。
【請求項６】
前記第一ゲート電極の前記ゲート絶縁膜と接する面における１価のフッ素（Ｆ）の面密度が９×１０１３ｃｍ−２以上であることを特徴とする請求項１乃至５の何れか一項に記載のＮＭＯＳＦＥＴ。
【請求項７】
前記第一ゲート電極の前記ゲート絶縁膜と接する面における１価の硫黄（Ｓ）の面密度が１．１×１０１４ｃｍ−２以上であることを特徴とする請求項１乃至５の何れか一項に記載のＮＭＯＳＦＥＴ。
【請求項８】
前記第一ゲート電極の前記ゲート絶縁膜と接する面における１価の塩素（Ｃｌ）の面密度が１．３×１０１４ｃｍ−２以上であることを特徴とする請求項１乃至５の何れか一項に記載のＮＭＯＳＦＥＴ。
【請求項９】
前記金属は摂氏３５０乃至５００度の範囲内においてシリサイド化する金属であることを特徴とする請求項１乃至８の何れか一項に記載のＮＭＯＳＦＥＴ。
【請求項１０】
前記金属は、ニッケル（Ｎｉ）、白金（Ｐｔ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、チタン（Ｔｉ）及びタングステン（Ｗ）からなる群から選択された少なくとも一つであることを特徴とする請求項１乃至９の何れか一項に記載のＮＭＯＳＦＥＴ。
【請求項１１】
前記金属がニッケル（Ｎｉ）であることを特徴とする請求項１乃至９の何れか一項に記載のＮＭＯＳＦＥＴ。
【請求項１２】
前記不純物は前記半導体基板の法線方向において前記界面から上方に向かって分布していることを特徴とする請求項１乃至１１の何れか一項に記載のＮＭＯＳＦＥＴ。
【請求項１３】
請求項１乃至１２の何れか一項に記載のＮＭＯＳＦＥＴと、
半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた第二ゲート電極と、を有するＰＭＯＳＦＥＴと、
を備えるＣＭＯＳＦＥＴであって、
前記ＮＭＯＳＦＥＴのゲート長方向と前記ＰＭＯＳＦＥＴのゲート長方向とが平行となるように配置され、
前記第二ゲート電極は、前記金属のシリサイドと、不純物と、を含み、
前記第一ゲート電極と前記第二ゲート電極とは電気的に連通して、前記ＮＭＯＳＦＥＴの前記ゲート長方向と直交する方向に延在するライン状電極を構成することを特徴とするＣＭＯＳＦＥＴ。
【請求項１４】
半導体基板上に絶縁膜層を形成する第一の工程と、
前記絶縁膜層上に多結晶シリコン層を形成する第二の工程と、
前記多結晶シリコン層に、不純物として、硫黄（Ｓ）、フッ素（Ｆ）及び塩素（Ｃｌ）からなる群から選択された少なくとも一種の元素を注入し、前記多結晶シリコン層を不純物含有多結晶シリコン層とする第三の工程と、
前記絶縁膜層及び前記不純物含有多結晶シリコン層をゲートパターンにパターニングする第四の工程と、
前記ゲートパターン上に金属の層を堆積する第五の工程と、
熱処理により、前記金属と前記不純物含有多結晶シリコン層中の不純物含有多結晶シリコンとを反応させ、不純物を含有する金属のシリサイドを形成する第六の工程と、
前記第六の工程において前記不純物含有多結晶シリコンと反応しなかった前記金属を除去する第七の工程と、
を有するＮＭＯＳＦＥＴの製造方法。
【請求項１５】
ソース／ドレイン領域を形成する第八の工程と、
前記ソース／ドレイン領域上にシリサイドを形成する第九の工程と、をさらに備え、
前記第八及び第九の工程は前記第六の工程よりも前に実施され、
前記第六の工程において、前記ソース／ドレイン領域上に形成された前記シリサイドの電気抵抗値がより高くならない温度で前記熱処理を行うことを特徴とする請求項１４に記載のＮＭＯＳＦＥＴの製造方法。
【請求項１６】
前記第六の工程の前にソース／ドレイン領域を形成する第十の工程と、
前記第六の工程の後に前記ソース／ドレイン領域上にシリサイドを形成する第十一の工程と、
を有することを特徴とする請求項１４に記載のＮＭＳＯＦＥＴの製造方法。
【請求項１７】
前記第三の工程において、前記多結晶シリコン層への前記不純物の注入がイオン注入法により行われることを特徴とする請求項１４乃至１６の何れか１項に記載のＮＭＯＳＦＥＴの製造方法。
【請求項１８】
ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを有するＣＭＯＳＦＥＴの製造方法であって、
半導体基板上に絶縁膜層を形成する第一の工程と、
前記絶縁膜層上に多結晶シリコン層を形成する第二の工程と、
前記ＮＭＯＳＦＥＴの形成領域において、前記多結晶シリコン層に、不純物として、硫黄（Ｓ）、フッ素（Ｆ）及び塩素（Ｃｌ）からなる群から選択された少なくとも一種の元素を注入し、前記多結晶シリコン層を不純物含有多結晶シリコン層とする第三の工程と、
前記ＰＭＯＳＦＥＴの形成領域において、前記多結晶シリコン層に、Ｐ型不純物を注入し、前記多結晶シリコン層を不純物含有多結晶シリコン層とする第四の工程と、
前記絶縁膜層及び前記不純物含有多結晶シリコン層をゲートパターンにパターニングする第五の工程と、
前記ゲートパターン上に金属の層を堆積する第六の工程と、
熱処理により、前記金属と前記不純物含有多結晶シリコン層中の不純物含有多結晶シリコンとを反応させ、不純物を含有する金属のシリサイドを形成する第七の工程と、
前記第七の工程において前記不純物含有多結晶シリコンと反応しなかった前記金属を除去する第八の工程と、
を有するＣＭＯＳＦＥＴの製造方法。
【請求項１９】
前記ＮＭＯＳＦＥＴの第一ゲート電極と前記ＰＭＯＳＦＥＴの第二ゲート電極とは、
前記ＮＭＯＳＦＥＴのゲート長方向と前記ＰＭＯＳＦＥＴのゲート長方向とが平行となり、かつ、前記第一ゲート電極と前記第二ゲート電極とが電気的に連通して、前記ＮＭＯＳＦＥＴの前記ゲート長方向と直交する方向に延在するライン状電極を構成するように形成されることを特徴とする請求項１８に記載のＣＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不純物を含むフルシリサイドゲート電極を有するＮＭＯＳＦＥＴ及びその製造方法並びにＣＭＯＳＦＥＴ及びその製造方法に関するものであり、特に、ＮＭＯＳＦＥＴ（Ｎ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高性能化と高信頼性化に関する。
【背景技術】
【０００２】
トランジスタの微細化が進む先端ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の開発ではポリシリコン（ｐｏｌｙ−Ｓｉ）電極の空乏化による駆動電流の劣化が問題となっている。【０００３】
そこで、メタルゲート電極を用いて電極の空乏化を回避することにより、駆動電流の劣化を防ぐ技術が検討されている。【０００４】
メタルゲート電極に用いる材料としては、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、ＮＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を適切な値に設定することが可能でなければならない。【０００５】
高性能ＮＭＯＳＦＥＴにおいてはしきい値電圧（Ｖｔｈ）をできるだけ低くすることが求められる。従来は、ＮＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を０．３Ｖ程度まで下げることが可能であった。【０００６】
しかしながら、近年、高性能ＮＭＯＳＦＥＴにおいてはしきい値電圧（Ｖｔｈ）の更なる低減が求められるようになった。具体的には、ことが求められるようになった。【０００７】
しきい値電圧（Ｖｔｈ）を±０．１Ｖ程度まで低減するためには実効仕事関数が４．２ｅＶ以下の材料をゲート電極に用いる必要があった。【０００８】
ここで、ゲート電極を構成する材料の実効仕事関数の制御を容易にするため、最近では、多結晶シリコン（ｐｏｌｙ−Ｓｉ）電極をニッケル（Ｎｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）などで完全にシリサイド化したフルシリサイドゲート電極に関する技術が注目されている。【０００９】
例えば、米国特許５００６４６３６号明細書（特許文献１）には、ゲート絶縁膜として二酸化シリコン（ＳｉＯ２）膜を用い、ゲート電極としてＰやＢなどの不純物を注入した多結晶シリコン（ｐｏｌｙ−Ｓｉ）電極をニッケル（Ｎｉ）で完全にシリサイド化したＮｉシリサイド電極を用いたＮＭＯＳＦＥＴが開示されている。【００１０】
上記米国特許明細書には、（１）このＮＭＯＳＦＥＴの形成プロセスは従来のＭＯＳ形成プロセスと整合性が高いこと、（２）ゲート電極の形成のためのシリサイド化前に、ゲートパターンを構成するポリシリコン中に不純物を添加することにより、しきい値電圧の制御を行えること、が開示されている。【００１１】
これらのことからフルシリサイド電極は仕事関数（しきい値電圧）の制御が容易であり、有望なメタルゲート電極材料と考えられている。特に、上記（２）のように、フルシリサイド電極への不純物添加によるしきい値電圧の制御は有効な方法である。【００１２】
ここで、従来から半導体形成プロセスにおいて用いられている不純物（Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）を用いると、ＮＭＯＳＦＥＴ用ゲート電極においては、４．２乃至４．４ｅＶ程度の実効仕事関数が得られ、しきい値電圧を制御することが可能となる。【００１３】
また、近年、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとからなるＣＭＯＳＦＥＴにおいて、ＮＭＯＳＦＥＴ用ゲート電極とＰＭＯＳＦＥＴ用ゲート電極との実効仕事関数を個別に制御する技術が提案されている。具体的にこれらを実現する手段として、異なる実効仕事関数を持った異種の金属又は合金をＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのゲート電極にそれぞれ使い分けることにより、トランジスタのしきい値電圧（Ｖｔｈ）を制御する方法（デュアルメタルゲート技術）が提案されている。【００１４】
例えば、「インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト２００２」（非特許文献１）には、ＳｉＯ２膜上に、それぞれタンタル（Ｔａ）からなるＮＭＯＳＦＥＴ用ゲート電極と、ルテニウム（Ｒｕ）からなるＰＭＯＳＦＥＴ用ゲート電極とを有するＣＭＯＳが開示されている。非特許文献１においては、ＮＭＯＳＦＥＴ用ゲート電極及びＰＭＯＳＦＥＴ用ゲート電極の実効仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶであり、この二つのゲート電極間においては０．８ｅＶの実効仕事関数の変調が可能であると述べられている。
【特許文献１】米国特許５００６４６３６号明細書
【非特許文献１】インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト(International electron devices meeting technical digest)２００２，ｐ．３５９
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記の技術にはそれぞれ以下のような問題点が存在していた。【００１６】
米国特許５００６４６３６号明細書（特許文献１）のように、二酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜上にゲート電極として、リン（Ｐ）やホウ素（Ｂ）などの不純物を注入したニッケル（Ｎｉ）シリサイド電極を形成する場合、上述のように、ＮＭＯＳＦＥＴ用ゲート電極の実効仕事関数は４．２乃至４．４ｅＶ程度となっていた。このため、しきい値電圧（Ｖｔｈ）の制御を行うことは可能であるものの、しきい値電圧（Ｖｔｈ）の低減化には限界があった。【００１７】
また、インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト２００２（非特許文献１）のように、ＮＭＯＳＦＥＴ用ゲート電極とＰＭＯＳＦＥＴ用ゲート電極とで異なる実効仕事関数を持った異種の金属又は合金を作り分けるデュアルメタルゲートにおいては、ＮＭＯＳＦＥＴ用ゲートパターンとＰＭＯＳＦＥＴ用ゲートパターン上に堆積された層の一方又は双方をエッチング除去するプロセスが必要となる。このため、エッチングの際にゲート絶縁膜の品質を劣化させてしまい、素子の特性や信頼性が損なわれる場合があった。【００１８】
本発明は、上記の問題点に対してなされたものであり、ＮＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を±０．１Ｖ程度まで低減させることができ、素子特性や信頼性を向上させるＮＭＯＳＦＥＴ及びその製造方法を提供することを目的としている。【００１９】
さらに、このＮＭＯＳＦＥＴを含み、素子特性や信頼性を損なわずにＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとのしきい値電圧（Ｖｔｈ）を個別に制御することが可能なＣＭＯＳＦＥＴ及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００２０】
そこで、本発明者は様々に検討した結果、ＮＭＯＳＦＥＴ用ゲート電極中に、従来、用いられていなかった不純物元素として硫黄（Ｓ）、フッ素（Ｆ）または塩素（Ｃｌ）を添加し、かつ、これらの不純物元素をゲート電極のゲート絶縁膜との界面に偏析させることにより、従来技術では困難であったしきい値電圧（Ｖｔｈ）を±０．１Ｖ程度まで低減できることを発見した。【００２１】
また、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとからなるＣＭＯＳＦＥＴにおいては、ＮＭＯＳＦＥＴ用ゲート電極とＰＭＯＳＦＥＴ用ゲート電極とを電気的に連通させて共通のライン状電極を構成し、ＮＭＯＳＦＥＴ用ゲート電極とＰＭＯＳＦＥＴ用ゲート電極とを、一度の熱処理を行うことによって、組成が同一又は類似のシリサイドから形成することにより、製造時のゲート電極材料の劣化を防止し、素子特性や信頼性に優れたＣＭＯＳＦＥＴが得られることを発見した。【００２２】
これらの発見に基づいて、具体的には、本発明は、以下のようなＮＭＯＳＦＥＴ及びその製造方法並びにＣＭＯＳＦＥＴ及びその製造方法を提供する。【００２３】
すなわち、上記の目的を達成するため、本発明は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた第一ゲート電極と、を有するＮＭＯＳＦＥＴであって、前記第一ゲート電極が、金属のシリサイドと、不純物として硫黄（Ｓ）、フッ素（Ｆ）及び塩素（Ｃｌ）からなる群から選択された少なくとも一種の元素と、からなり、前記不純物は、少なくとも前記第一ゲート電極と前記ゲート絶縁膜との界面に存在することを特徴とするＮＭＯＳＦＥＴを提供する。【００２４】
前記ゲート絶縁膜は酸化物からなることが好ましい。【００２５】
例えば、前記ゲート絶縁膜がシリコン酸化物又はシリコン酸窒化物からなる。【００２６】
あるいは、前記ゲート絶縁膜はＨｆＳｉＯＮから構成することも可能である。【００２７】
前記ゲート絶縁膜は多層構造を有するものとして形成することも可能である。この場合、前記ゲート絶縁膜は、例えば、前記第一ゲート電極と接して設けられたシリコン酸化物層、シリコン酸窒化物層又はシリコン窒化物層からなる第一層と、前記第一層の下方に形成され、ＨｆＳｉＯＮからなる第二層とから構成される。【００２８】
前記第一ゲート電極がフッ素（Ｆ）を含むものである場合には、前記第一ゲート電極の前記ゲート絶縁膜と接する面における１価のフッ素（Ｆ）の面密度が９×１０１３ｃｍ−２以上であることが好ましい。【００２９】
前記第一ゲート電極が硫黄（Ｓ）を含むものである場合には、前記第一ゲート電極の前記ゲート絶縁膜と接する面における１価の硫黄（Ｓ）の面密度が１．１×１０１４ｃｍ−２以上であることが好ましい。【００３０】
前記第一ゲート電極が塩素（Ｃｌ）を含むものである場合には、前記第一ゲート電極の前記ゲート絶縁膜と接する面における１価の塩素（Ｃｌ）の面密度が１．３×１０１４ｃｍ−２以上であることが好ましい。【００３１】
前記金属は摂氏３５０乃至５００度の範囲内においてシリサイド化する金属であることが好ましい。【００３２】
前記金属は、例えば、ニッケル（Ｎｉ）、白金（Ｐｔ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、チタン（Ｔｉ）及びタングステン（Ｗ）からなる群から選択された少なくとも一つである。【００３３】
前記金属としては、ニッケル（Ｎｉ）が特に好ましい。【００３４】
前記不純物は前記半導体基板の法線方向において前記界面から上方に向かって分布していることが好ましい。【００３５】
本発明に係るＮＭＯＳＦＥＴは以下の（１）及び（２）の構成を有する。
（１）ゲート絶縁膜上に、第一ゲート電極として硫黄（Ｓ）、フッ素（Ｆ）及び塩素（Ｃｌ）からなる群から選択された少なくとも一種の元素を不純物として含むフルシリサイド電極を形成する、
（２）第一ゲート電極においては、上記不純物がフルシリサイド電極（第一ゲート電極）とゲート絶縁膜との界面に存在している。【００３６】
従来から、シリコン（Ｓｉ）に用いる不純物としては様々なものが使用されていたが、不純物元素としての硫黄（Ｓ）、フッ素（Ｆ）または塩素（Ｃｌ）Ｓ，Ｆ，Ｃｌについては十分に検討されたことはなかった。【００３７】
また、不純物元素のゲート電極中における濃度分布についても十分に検討されたことはなかった。【００３８】
しかしながら、本発明においては、上記（１）及び（２）の構成とすることにより、従来のＮＭＯＳＦＥＴと比べて、ＮＭＯＳＦＥＴ用ゲート電極の実効仕事関数をより小さくすることができ、さらに、ＮＭＯＳＦＥＴのしきい値電圧をより低くすることができる。【００３９】
なお、本明細書において、ゲート電極の「実効仕事関数」とは、ゲート電極を構成する材料本来の仕事関数に対して、ゲート絶縁膜中の固定電荷・界面に形成される双極子・フェルミレベルピニング等の影響を考慮したものである。この意味において、ゲート電極を構成する材料本来の「仕事関数」とは区別される。【００４０】
ゲート電極の「実効仕事関数」は、一般には、ゲート絶縁膜とゲート電極とのＣ−Ｖ測定によるフラットバンドより求められる。【００４１】
硫黄（Ｓ）、フッ素（Ｆ）及び塩素（Ｃｌ）からなる群から選択された少なくとも一種の不純物元素をフルシリサイド電極（第一ゲート電極）とゲート絶縁膜との界面に存在させるためには、例えば、以下のような方法を用いることができる。【００４２】
まず、半導体基板上に、ゲート絶縁膜及びポリシリコンからなるゲートパターンを形成し、次に、ポリシリコンに対して不純物元素（硫黄（Ｓ）、フッ素（Ｆ）または塩素（Ｃｌ））をイオン注入する。【００４３】
その後、ポリシリコンからなるゲートパターン上に金属Ｍの膜を堆積し、熱処理によってポリシリコンと金属Ｍとを反応させて、ゲートパターンをフルシリサイド化する。【００４４】
このフルシリサイド化の際に、厚み方向のゲート絶縁膜側（例えば、図１及び図７の矢印６１の方向）に向かって順次、ゲートパターンのポリシリコンが金属Ｍのシリサイドとなっていく。【００４５】
このシリサイド化に伴い、予め注入された不純物元素はシリサイドに押されるようにゲートパターン内を厚み方向のゲート絶縁膜側に向かって移動する、いわゆる「雪かき」効果が起こる。【００４６】
このため、本発明においては、ゲートパターン上に堆積する金属Ｍの膜の厚さ、フルシリサイド化を行う際の温度・時間、不純物元素の種類その他のファクターを適宜選択することによって、フルシリサイド電極とゲート絶縁膜との界面まで不純物元素を移動させ、フルシリサイド電極とゲート絶縁膜との界面に不純物を偏析させることができる。【００４７】
なお、本発明においては、不純物元素（Ｓ、Ｆ、Ｃｌ）は少なくともゲート電極中のゲート絶縁膜と接する面に存在している必要があるが、不純物元素はゲート電極のゲート絶縁膜と接する所定の領域中に存在していても良い。例えば、半導体基板の法線方向において、ゲート電極とゲート絶縁膜との界面から上方に向かってゲート電極中の所定の範囲まで不純物元素が存在していても良い。【００４８】
本発明者は、ＮＭＯＳＦＥＴを実際に作製し、上記不純物元素（Ｓ、Ｆ、Ｃｌ）の偏析と、この偏析による効果を確かめる実験を行った。【００４９】
まず、図２に示すように、第一ゲート電極／ゲート絶縁膜／半導体基板が、不純物として硫黄（Ｓ）を添加したＮｉＳｉ５０／ＳｉＯ２（３ｎｍ）５１／Ｓｉ５２から構成されるＮＭＯＳＦＥＴを上記製造方法により作製した。この際、上記製造条件（シリサイド化の際の温度・時間、ポリシリコンに注入する不純物濃度）を変化させ、複数の試料としてのＮＭＯＳＦＥＴを作製した。【００５０】
これら複数のＮＭＯＳＦＥＴに対して、ＸＰＳ（光電子分光法）測定により、ゲート電極中の不純物の状態を分析した。【００５１】
ＸＰＳ測定は以下のようにして行った。【００５２】
まず、試料の裏面（Ｓｉ基板）側から化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）及びＫＯＨ溶液によるウェットエッチングを行い、Ｓｉ基板５２を除去し、第一ゲート電極（ＮｉＳｉ）５０／ゲート絶縁膜（ＳｉＯ２）５１からなる試料を作製した。【００５３】
次に、図２に示すように、Ｘ線５３をゲート絶縁膜５１側から入射させることにより放出される硫黄（Ｓ）の２ｓ軌道の光電子５４の測定を行った。【００５４】
なお、この試料の作製においてゲート絶縁膜５１を残留させた理由は、ゲート絶縁膜５１まで除去してしまうと、この除去時に第一ゲート電極５０がゲート絶縁膜５１と接する界面まで損傷を受けてしまい、該界面の状態を正確に分析できなくなってしまうためである。【００５５】
また、このようにゲート絶縁膜５１を残留させても、ゲート絶縁膜（ＳｉＯ２）５１の膜厚が３ｎｍ程度であるので、ＸＰＳ測定の条件を適宜設定するか、得られたデータを解析することにより、第一ゲート電極５０中のゲート絶縁膜５１と接する界面に存在する不純物元素からの光電子を検出することができる。【００５６】
なお、このＸＰＳ測定においてはアルバックファイ社の「ＱＵＡＮＴＵＭ２０００  ＥＳＣＡ  ｓｙｓｔｅｍ」を用いた。このＸＰＳ測定においては、単色化したＡｌ−Ｋα線を入射させ、試料の垂直方向から出てくる光電子５４を検出した。【００５７】
このようにして得られた複数のＮＭＯＳＦＥＴ試料に対するＸＰＳ測定の結果の一例を図３に示す。【００５８】
図３に代表的に示されるように、何れのＮＭＯＳＦＥＴ試料においてもＸＰＳ測定により硫黄（Ｓ）の２ｓ軌道の電子による４個のピークの重ねあわせからなるスペクトルが得られた。各ピークは、そのピーク位置のエネルギー値を基準とすると、各々、低エネルギー側からＳ０、Ｓ１＋、Ｓ２＋、Ｓ３＋（肩の指数は酸化数を表す）に対応するものである。【００５９】
これら不純物元素の酸化状態（Ｓ１＋、Ｓ２＋、Ｓ３＋）は、第一ゲート電極５０とゲート絶縁膜５１との界面に存在する不純物元素が、ゲート絶縁膜５１の構成元素の影響を受けて酸化されたものと考えられる。このように不純物元素の酸化は、不純物元素が第一ゲート電極５０とゲート絶縁膜５１との界面に存在している以上、必然的に生じるものであり、第一ゲート電極５０とゲート絶縁膜５１との界面に存在する不純物元素は、シリサイド化の条件やシリサイドの組成、不純物元素の種類等に応じて所定の酸化数のものが所定の割合で存在する状態となる。このような不純物元素の酸化はゲート絶縁膜５１中に酸素を含んでいる場合には、より顕著となる。【００６０】
また、これらの各ＮＭＯＳＦＥＴ試料について、光電子分光（ＸＰＳ）測定と並行して、ＴＥＭ−ＥＥＬＳ測定（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ（透過型電子顕微鏡）、ＥＥＬＳ：Ｅｌｅｃｔｒｏｎ  Ｅｎｅｒｇｙ−Ｌｏｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ（電子エネルギー損失スペクトル））によりＳ０、Ｓ１＋、Ｓ２＋、Ｓ３＋の第一ゲート電極５０とゲート絶縁膜５１との界面における面密度を測定した。【００６１】
このＴＥＭ−ＥＥＬＳ測定においても、測定条件を設定することにより、第一ゲート電極５０とゲート絶縁膜５１との界面における各Ｓ０、Ｓ１＋、Ｓ２＋、Ｓ３＋の面密度を測定することができる。【００６２】
なお、このＴＥＭ−ＥＥＬＳ測定の結果は、ＸＰＳ測定により得られた各ピーク強度（図３に代表的に示されるピーク）から計算される面密度の値と一致していた。【００６３】
更に、上記のように様々な条件で作製したＮＭＯＳＦＥＴの各々について実効仕事関数を測定した。【００６４】
さらに、これら各ＮＭＯＳＦＥＴ試料のＳ０、Ｓ１＋、Ｓ２＋、Ｓ３＋の面密度と、実効仕事関数（しきい値電圧）との関係を調べた。【００６５】
この結果、実効仕事関数（しきい値電圧）が変化したＮＭＯＳＦＥＴ試料では何れもＳ１＋の面密度の変化が認められ、Ｓ０、Ｓ２＋、Ｓ３＋の面密度の変化はほとんど認められなかった。このため、本発明者は、実効仕事関数（しきい値電圧）は主にＳ１＋の面密度によってのみ決定されることを見出した。【００６６】
また、フッ素（Ｆ）及び塩素（Ｃｌ）についても硫黄（Ｓ）の場合と同様に、製造条件を変化させた様々なＮＭＯＳＦＥＴ試料を作製し、実効仕事関数（しきい値電圧）、ＸＰＳ測定による不純物元素の酸化状態の確認、各酸化状態の面密度の計算及びＴＥＭ−ＥＥＬＳ測定による各酸化状態の面密度の測定を行った。【００６７】
この結果、ＸＰＳ測定とＴＥＭ−ＥＥＬＳ測定による面密度の値は一致しており、また、実効仕事関数（しきい値電圧）の変化が、第一ゲート電極５０とゲート絶縁膜５１との界面に存在する１価の酸化状態の不純物元素Ｆ１＋、Ｃｌ１＋の面密度によってのみ決定されることを見出した。【００６８】
なお、上記のように、第一ゲート電極５０とゲート絶縁膜５１との界面に存在する不純物元素は必ず所定の割合で１価の酸化状態の不純物元素となっている。このため、本発明においては、第一ゲート電極５０とゲート絶縁膜５１との界面に不純物元素が存在することによって、実効仕事関数（しきい値電圧）を制御することが可能となる。【００６９】
図４は、ＳｉＯ２又はＳｉＯＮからなるゲート絶縁膜と、不純物を添加したＮｉシリサイドから構成され、ゲート絶縁膜上に形成された第一ゲート電極とを備える本発明に係るＮＭＯＳＦＥＴにおける、ＮＭＯＳＦＥＴ用第一ゲート電極の実効仕事関数と、第一ゲート電極とゲート絶縁膜との界面に存在する１価の酸化状態の不純物（Ｓｂ１＋、Ｓ１＋、Ｆ１＋、Ｃｌ１＋）の面密度との関係を表したグラフである。【００７０】
この図４から、従来から用いられてきた不純物のうち最も実効仕事関数を減少させる効果が大きかったＳｂ１＋と比較して、Ｓ１＋、Ｆ１＋またはＣｌ１＋を用いた方が、同じ面密度であっても、小さな実効仕事関数を得ることができることがわかる。【００７１】
特に、同じ面密度では、不純物としてＦを添加した場合に最も小さな実効仕事関数を得ることができることが分かる。【００７２】
また、図４より、面密度が９×１０１３ｃｍ−２（図４においては０．０９×１０１５ｃｍ−２）またはそれ以上のフッ素（Ｆ）を不純物として添加した場合には、高性能用ＮＭＯＳＦＥＴデバイスに必要な４．２ｅＶ以下の実効仕事関数を実現することができることが分かる。【００７３】
同様に、面密度が１．１×１０１４ｃｍ−２（図４においては０．１１×１０１５ｃｍ−２）またはそれ以上の硫黄（Ｓ）を不純物として添加した場合、あるいは、面密度が１．３×１０１４ｃｍ−２（図４においては０．１３×１０１５ｃｍ−２）またはそれ以上の塩素（Ｃｌ）を不純物として添加した場合にも、高性能用ＮＭＯＳＦＥＴデバイスに必要な４．２ｅＶ以下の実効仕事関数を実現することができることが分かる。【００７４】
すなわち、硫黄（Ｓ）、フッ素（Ｆ）または塩素（Ｃｌ）をＮｉシリサイドのゲート電極に添加したＮＭＯＳＦＥＴを作製する場合、第一ゲート電極とゲート絶縁膜との界面に存在する１価の酸化状態にある不純物の面密度は、フッ素（Ｆ）に関しては９×１０１３ｃｍ−２以上が好ましく、硫黄（Ｓ）に関しては１．１×１０１４ｃｍ−２が好ましく、塩素（Ｃｌ）に関しては１．３×１０１４ｃｍ−２が好ましい。【００７５】
なお、このような１価の酸化状態の不純物の面密度は、シリサイド化時の温度・時間などの製造条件、第一ゲート電極を構成するシリサイドの組成、不純物の種類・濃度などを総合的に適宜調節することによって制御することができる。【００７６】
図５は、ゲート酸化膜（ＳｉＯ２又はＳｉＯＮ）の膜厚を１．８ｎｍとし、第一ゲート電極として不純物としてフッ素（Ｆ）を注入したＮｉＳｉを用いた場合における、チャネル不純物濃度（単位：ｃｍ−３）とそのチャネル不純物濃度のときの実効仕事関数から予想されるＮＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）（単位：Ｖ）との関係を表したグラフである。【００７７】
図５から明らかであるように、不純物元素ＦをＮｉＳｉに添加して実効仕事関数を４．２ｅＶ以下に制御した第一ゲート電極を用いた場合、通常のＮＭＯＳＦＥＴデバイスで用いられるチャネル濃度（１×１０１７ｃｍ−３乃至１×１０１８ｃｍ−３）において、従来の不純物を添加したＮｉＳｉ電極（ゲート電極）では不可能であった０．１Ｖ程度の低いしきい値電圧を有する高性能ＮＭＯＳＦＥＴを実現することができる。【００７８】
本発明は、半導体基板上に絶縁膜層を形成する第一の工程と、前記絶縁膜層上に多結晶シリコン層を形成する第二の工程と、前記多結晶シリコン層に、不純物として、硫黄（Ｓ）、フッ素（Ｆ）及び塩素（Ｃｌ）からなる群から選択された少なくとも一種の元素を注入し、前記多結晶シリコン層を不純物含有多結晶シリコン層とする第三の工程と、前記絶縁膜層及び前記不純物含有多結晶シリコン層をゲートパターンにパターニングする第四の工程と、前記ゲートパターン上に金属の層を堆積する第五の工程と、熱処理により、前記金属と前記不純物含有多結晶シリコン層中の不純物含有多結晶シリコンとを反応させ、不純物を含有する金属のシリサイドを形成する第六の工程と、前記第六の工程において前記不純物含有多結晶シリコンと反応しなかった前記金属を除去する第七の工程と、を有するＮＭＯＳＦＥＴの製造方法を提供する。【００７９】
本発明に係るＮＭＯＳＦＥＴの製造方法は、ソース／ドレイン領域を形成する第八の工程と、前記ソース／ドレイン領域上にシリサイドを形成する第九の工程と、をさらに備えることができる。この場合、前記第八及び第九の工程は前記第六の工程よりも前に実施され、前記第六の工程においては、前記ソース／ドレイン領域上に形成された前記シリサイドの電気抵抗値がより高くならない温度で前記熱処理が行われる。【００８０】
本発明に係るＮＭＯＳＦＥＴの製造方法は、前記第六の工程の前にソース／ドレイン領域を形成する第十の工程と、前記第六の工程の後に前記ソース／ドレイン領域上にシリサイドを形成する第十一の工程と、をさらに備えることが可能である。【００８１】
本発明に係るＮＭＯＳＦＥＴの製造方法においては、前記第三の工程において、前記多結晶シリコン層への前記不純物の注入がイオン注入法により行われることが好ましい。【００８２】
ゲート電極をシリサイド化（第一シリサイド化）する前にソース／ドレイン領域上にシリサイド（第二シリサイド化）を形成する場合（第九の工程）、第五の工程においてゲートパターン上に堆積させる金属としては、低温で多結晶シリコン（ｐｏｌｙ−Ｓｉ）を完全にシリサイド化できるものであることが望ましい。このように、ゲートパターン上に堆積させる金属として低温サリサイドプロセスが可能な金属を選択すると、ソース／ドレイン領域上に設けたシリサイド層が電気抵抗値の高い物質に変成せず、該シリサイド層の高抵抗化を抑制することができる。【００８３】
具体的には、上記の金属は、ソース・ドレイン拡散層上に形成されている一般的な金属シリサイドの抵抗値を増大させない温度である摂氏３５０乃至５００度の範囲で完全にシリサイド化する金属であることが好ましい。このような金属を用いて多結晶シリコン（ｐｏｌｙ−Ｓｉ）電極をシリサイド化することにより、自己整合的に電極の組成を決定することが可能となり、プロセスのバラツキを抑えることが可能になる。【００８４】
以上より、シリサイドを形成する金属としては、ニッケル（Ｎｉ）、白金（Ｐｔ）、タンタル（Ｔａ）、コバルト（Ｃｏ）またはチタン（Ｔｉ）を用いることが好ましい。その中でも特にニッケル（Ｎｉ）が好適である。ニッケル（Ｎｉ）を用いることにより摂氏４５０度以下の温度でアニールを行うことにより、多結晶シリコン（ｐｏｌｙ−Ｓｉ）を完全にシリサイド化することが可能である。【００８５】
また、第一ゲート電極のシリサイド化（第一シリサイド化）後にソース／ドレイン領域上にシリサイド（第三シリサイド化を形成する場合（第十一の工程）、ソース／ドレイン領域にはまだシリサイド層が形成されていないため、第一シリサイド化を行う際の熱処理条件は、ソース／ドレイン領域やチャネル領域に注入された不純物が再拡散しない程度の熱処理条件であれば、特に限定されない。このため、金属及びソース／ドレイン領域上に設けるシリサイドのための金属材料の選択の幅を広げることができる。【００８６】
さらに、本発明は、上記のＮＭＯＳＦＥＴと、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた第二ゲート電極と、を有するＰＭＯＳＦＥＴと、を備えるＣＭＯＳＦＥＴであって、前記ＮＭＯＳＦＥＴのゲート長方向と前記ＰＭＯＳＦＥＴのゲート長方向とが平行となるように配置され、前記第二ゲート電極は、前記金属のシリサイドと、不純物と、を含み、前記第一ゲート電極と前記第二ゲート電極とは電気的に連通して、前記ＮＭＯＳＦＥＴの前記ゲート長方向と直交する方向に延在するライン状電極を構成することを特徴とするＣＭＯＳＦＥＴを提供する。【００８７】
さらに、本発明は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを有するＣＭＯＳＦＥＴの製造方法であって、半導体基板上に絶縁膜層を形成する第一の工程と、前記絶縁膜層上に多結晶シリコン層を形成する第二の工程と、前記ＮＭＯＳＦＥＴの形成領域において、前記多結晶シリコン層に、不純物として、硫黄（Ｓ）、フッ素（Ｆ）及び塩素（Ｃｌ）からなる群から選択された少なくとも一種の元素を注入し、前記多結晶シリコン層を不純物含有多結晶シリコン層とする第三の工程と、前記ＰＭＯＳＦＥＴの形成領域において、前記多結晶シリコン層に、Ｐ型不純物を注入し、前記多結晶シリコン層を不純物含有多結晶シリコン層とする第四の工程と、前記絶縁膜層及び前記不純物含有多結晶シリコン層をゲートパターンにパターニングする第五の工程と、前記ゲートパターン上に金属の層を堆積する第六の工程と、熱処理により、前記金属と前記不純物含有多結晶シリコン層中の不純物含有多結晶シリコンとを反応させ、不純物を含有する金属のシリサイドを形成する第七の工程と、前記第六の工程において前記不純物含有多結晶シリコンと反応しなかった前記金属を除去する第八の工程と、を有するＣＭＯＳＦＥＴの製造方法を提供する。【００８８】
前記ＮＭＯＳＦＥＴの第一ゲート電極と前記ＰＭＯＳＦＥＴの第二ゲート電極とは、前記ＮＭＯＳＦＥＴのゲート長方向と前記ＰＭＯＳＦＥＴのゲート長方向とが平行となり、かつ、前記第一ゲート電極と前記第二ゲート電極とが電気的に連通して、前記ＮＭＯＳＦＥＴの前記ゲート長方向と直交する方向に延在するライン状電極を構成するように形成されることが好ましい。
【発明の効果】
【００８９】
本発明によれば、ＮＭＯＳＦＥＴ用ゲート電極のゲート絶縁膜と接する面に、硫黄（Ｓ）、フッ素（Ｆ）及び塩素（Ｃｌ）からなる群から選択された少なくとも一種の不純物元素を存在させることによって、ＮＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を低い値に制御することを可能にし、高い再現性と信頼性を有するＮＭＯＳＦＥＴ及びＣＭＯＳＦＥＴを実現することができる。
【発明を実施するための最良の形態】
【００９０】
（第一の実施形態）
図１は、本発明の第一の実施形態に係るＮＭＯＳＦＥＴの構造を表す断面図である。【００９１】
図１に示されるように、本実施形態に係るＮＭＯＳＦＥＴは、シリコン基板１と、シリコン基板１内に形成された素子分離領域２と、素子分離領域２により素子分離されたＰ型領域（Ｐ型半導体領域；Ｐウェル）上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された第一ゲート電極１３と、第一ゲート電極１３の側面を覆って形成されたゲート側壁７と、シリコン基板１内において、Ｐ型領域を挟むようにして形成されたソース／ドレイン拡散層８と、ソース／ドレイン拡散層８から第一ゲート電極１３に向かって延びるエクステンション拡散層領域６と、エクステンション拡散層領域６上に形成されたシリサイド層１０と、シリサイド層１０上に形成された層間絶縁膜１１と、を備えている。【００９２】
第一ゲート電極１３は、第一ゲート電極１３がゲート絶縁膜３と接する界面において、硫黄（Ｓ）、フッ素（Ｆ）及び塩素（Ｃｌ）からなる群から選択された少なくとも一種の不純物元素が存在する層１７を有している。【００９３】
なお、図１においては、不純物元素が高濃度で存在する領域を明示的に層１７として表したものである。実際の第一ゲート電極１３においては不純物濃度がその厚み方向６１に連続的又は断続的に変化して分布している。このため、層１７が明確に判別できない場合もある。また、不純物元素が第一ゲート電極１３の厚み方向にわたって分布している場合もある。以下、図７、図１０及び図１１においても層１７については同様のことを意味するものとする。【００９４】
このように、硫黄（Ｓ）、フッ素（Ｆ）及び塩素（Ｃｌ）からなる群から選択された少なくとも一種の不純物元素が存在する層１７を第一ゲート電極１３がゲート絶縁膜３と接する界面に形成することにより、第一ゲート電極１３の空乏化を回避することができるだけでなく、これまで困難とされていたＮＭＯＳＦＥＴのしきい値電圧を低く制御することができ、高い再現性と信頼性を有する高性能トランジスタを実現することができる。【００９５】
金属Ｍとしてはニッケル（Ｎｉ）を用いることが好ましい。【００９６】
ニッケル（Ｎｉ）はしきい値電圧（Ｖｔｈ）の制御性に優れるため、金属Ｍとしてニッケル（Ｎｉ）を用いることにより低いしきい値電圧（Ｖｔｈ）を達成することができる。【００９７】
また、金属Ｍのシリサイドとしては、Ｎｉ３Ｓｉ、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２を用いることができる。【００９８】
本実施形態に係るＮＭＯＳＦＥＴに用いるゲート絶縁膜３としては酸化物を用いることが好ましい。【００９９】
ゲート絶縁膜として酸化物を用いることにより、ＮＭＯＳＦＥＴ用第一ゲート電極１３を形成する際（シリサイド化時）に、予めゲートパターン中に注入された不純物と酸素とが反応して効果的に第一ゲート電極１３とゲート絶縁膜３との界面に１価の不純物元素を形成することができる。【０１００】
ゲート絶縁膜３としては、シリコン酸化物膜又はシリコン酸窒化物膜を用いることが好ましい。これらの膜は膜の均一性及び安定性に優れている。【０１０１】
また、ゲート絶縁膜３はＨｆＳｉＯＮ膜であることが好ましい。【０１０２】
この高誘電率ゲート絶縁膜を用いることにより、ゲートリーク電流を低減することができる。ゲート絶縁膜３としてＨｆＳｉＯＮ膜を用いた場合、ゲート絶縁膜３としてシリコン酸化物膜又はシリコン酸窒化物膜を用いた場合と比べて、しきい値電圧が低下する程度は減少する。【０１０３】
しかしながら、ゲート絶縁膜３を多層構造とし、第一ゲート電極１３と接する層としてシリコン酸化物層、シリコン酸窒化物層又はシリコン窒化物層を形成し、この層の下層にＨｆＳｉＯＮ層を設けることにより、実効仕事関数を小さくすることができる。この結果、本実施形態に係るＮＭＯＳＦＥＴにおいて低いしきい値電圧を実現することができる。
（第二の実施形態）
上記の第一の実施形態に係るＮＭＯＳＦＥＴと、ＰＭＯＳＦＥＴとを組み合わせることによりＣＭＯＳＦＥＴを構成することができる。【０１０４】
本発明の第二の実施形態は、このようにして構成されるＣＭＯＳＦＥＴに関する。【０１０５】
図１２は本発明の第二の実施形態に係るＣＭＯＳＦＥＴを示したものである。図１２（ａ）は本実施形態に係るＣＭＯＳＦＥＴの上面図、図１２（ｂ）は図１２（ａ）のＡ−Ａ’線における断面図、図１２（ｃ）は図１２（ａ）のＢ−Ｂ’線における断面図と図１２（ａ）のＣ−Ｃ’線における断面図とを組み合わせたものである。【０１０６】
なお、図１２（ｃ）はＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとをそれぞれ異なる断面から見たものをつなぎ合わせた図であり、本実施形態に係るＣＭＯＳＦＥＴを一断面から見たものではない。図１２（ｃ）の中央の破線は、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの各々が異なる断面から見たものであることを表している。以下、図７（ｂ）、図１０及び図１１においても同様であるものとする。【０１０７】
図１２（ａ）及び図１２（ｂ）に示されるように、本実施形態に係るＣＭＯＳＦＥＴはＮＭＯＳＦＥＴ２１とＰＭＯＳＦＥＴ２２とを備えている。【０１０８】
具体的には、本実施形態に係るＣＭＯＳＦＥＴは、半導体基板１と、半導体基板１内に形成された素子分離領域２と、半導体基板１内において素子分離領域２により素子分離されたＰ型領域（Ｐ型半導体領域；Ｐウェル）２６と、半導体基板１内において素子分離領域２により素子分離されたＮ型領域（Ｎ型半導体領域；Ｎウェル）２７と、Ｐ型領域２６及びＮ型領域２７上に形成されたゲート絶縁膜３と、Ｐ型領域２６上においてゲート絶縁膜３上に形成された第一ゲート電極２４ｂと、Ｎ型領域２７上においてゲート絶縁膜３上に形成された第二ゲート電極２４ａと、第一ゲート電極２４ｂ及び第二ゲート電極２４ａの側面を覆って形成されたゲート側壁３５と、半導体基板１内において、Ｐ型領域２６を挟むようにして形成されたソース／ドレイン領域２５ｂと、半導体基板１内において、Ｎ型領域２７を挟むようにして形成されたソース／ドレイン領域２５ａと、半導体基板１上においてゲート側壁３５を覆って形成された層間絶縁膜１１（図１２（ｃ）参照）と、を備えている。【０１０９】
ＮＭＯＳＦＥＴ２１は、Ｐ型領域２６と、ゲート絶縁膜３と、第一ゲート電極２４ｂと、ソース／ドレイン領域２５ｂと、ゲート側壁３５とから構成されており、ＰＭＯＳＦＥＴ２２は、Ｎ型領域２７と、ゲート絶縁膜３と、第二ゲート電極２４ａと、ソース／ドレイン領域２５ａと、ゲート側壁３５とから構成されている。【０１１０】
図１２（ａ）及び図１２（ｂ）に示すように、本実施形態に係るＣＭＯＳＦＥＴにおいては、Ｎ型領域２７から素子分離領域２を経由してＰ型領域２６に至る領域上には、矢印２９の方向に延在するように、一つのライン状電極２８が形成されている。このライン状電極２８のうちＮ型領域２７上の部分は第二ゲート電極２４ａを、Ｐ型領域２６上の部分は第一ゲート電極２４ｂをそれぞれ構成している。【０１１１】
図１２（ａ）に示されるように、ＮＭＯＳＦＥＴ２１及びＰＭＯＳＦＥＴ２２は互いにそのゲート長方向３０が平行になるように配置されている。【０１１２】
また、第一ゲート電極２４ｂ及び第二ゲート電極２４ａは素子分離領域２上のシリサイド領域を介して互いに電気的に連通している。【０１１３】
ライン状電極２８はＮＭＯＳＦＥＴ２１のゲート長方向３０に直交する方向２９に延在している。【０１１４】
第一ゲート電極２４ｂと第二ゲート電極２４ａは共に金属Ｍのシリサイドから構成されていることが好ましい。この場合、第一ゲート電極２４ｂ及び第二ゲート電極２４ａを構成する金属Ｍのシリサイドの組成（金属Ｍとシリコン（Ｓｉ）との原子組成比）は同じものであっても、異なるものであっても良い。【０１１５】
シリサイド化時に、異なる組成のゲート電極間でゲート電極の構成材料の相互拡散を防止し、均一で素子特性に優れたゲート電極とするために、第一ゲート電極２４ｂと第二ゲート電極２４ａを構成する金属Ｍのシリサイドの組成は同じであることが好ましい。ただし、この場合、第二ゲート電極２４ａ中には不純物が含まれる。【０１１６】
本発明に係るＣＭＯＳＦＥＴにおいては、図１２（ａ）及び図１２（ｂ）に示されるように、第一ゲート電極２４ｂ及び第二ゲート電極２４ａがライン状電極２８の一部を構成している。【０１１７】
また、第一ゲート電極２４ｂ及び第二ゲート電極２４ａは共に金属Ｍのシリサイドから構成されていることが好ましいが、第一ゲート電極２４ｂ及び第二ゲート電極２４ａでは互いに含有する不純物元素の種類が異なっている。このため、ライン状電極２８の全体を一度のシリサイド化で形成することができ、第一ゲート電極２４ｂ及び第二ゲート電極２４ａの素子特性を均一にすることができ、信頼性に優れたＣＭＯＳＦＥＴとすることが可能である。
（第三の実施形態）
本発明の第三の実施形態は、本発明の第二の実施形態に係るＣＭＯＳＦＥＴの製造方法に関する。【０１１８】
図６（ａ）乃至図６（ｈ）及び図７（ａ）乃至図７（ｂ）は本発明の第三の実施形態に係るＣＭＯＳＦＥＴの製造方法における各工程を示した断面図である（ただし、図を単純化するため、図６（ａ）乃至図６（ｈ）及び図７（ａ）においては、ＮＭＯＳＦＥＴの製造工程のみを表している）。【０１１９】
先ず、図６（ａ）に示すように、シリコン基板１の表面領域にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域２を形成した。【０１２０】
続いて、素子分離領域２により画定された素子形成領域においてシリコン基板１の表面に絶縁膜層３を形成した。絶縁膜層３としてはＳｉＯＮを用いた。【０１２１】
次いで、図６（ａ）に示すように、絶縁膜層３上に厚さ８０ｎｍの多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４を形成した。【０１２２】
次いで、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４に対して、レジストを用いた通常のフォトリソグラフィープロセスとイオン注入とを組み合わせることにより、第一ゲート電極を形成する領域にはフッ素（Ｆ）を、第二ゲート電極を形成する領域にはホウ素（Ｂ）を注入した。【０１２３】
フッ素（Ｆ）の注入エネルギー及びドーズ量は５ＫｅＶ及び５×１０１５ｃｍ−２とし、ホウ素（Ｂ）の注入エネルギー及びドーズ量は２ＫｅＶ及び６×１０１５ｃｍ−２とした。【０１２４】
その後、図６（ｂ）に示すように、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４上に厚さ１５０ｎｍのシリコン酸化膜５を形成した。【０１２５】
次に、図６（ｃ）に示すように、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いて、絶縁膜層３、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４及びシリコン酸化膜５からなる積層膜をパターニングし、ゲート絶縁膜と、ゲート絶縁膜上に設けられた第一ゲート電極及び第二ゲート電極とからなるゲートパターンを形成した（なお、図６（ｃ）においては、第一ゲート電極のみを図示する）。【０１２６】
次いで、半導体基板１に不純物のイオン注入を行い、ゲートパターンをマスクとして、シリコン基板１の表面にエクステンション拡散層領域６を自己整合的に形成した。【０１２７】
さらに、図６（ｄ）に示すように、シリコン窒化膜とシリコン酸化膜とを順次堆積し、その後、エッチバックすることによってゲートパターンの側面にゲート側壁７を形成した。【０１２８】
この状態で再度のイオン注入を行い、活性化アニールを経て、エクステンション拡散層領域６の下方の領域にソース・ドレイン領域８を形成した。【０１２９】
次に、図６（ｅ）に示すように、厚さ２０ｎｍの金属膜９をスパッタにより全面に堆積した。【０１３０】
次いで、図６（ｆ）に示すように、サリサイド技術により、ゲートパターン及びゲート側壁７及び素子分離領域２をマスクとして、ソース・ドレイン領域８上のみに厚さ約４０ｎｍのシリサイド層１０を形成した。【０１３１】
このシリサイド層１０はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とした。なお、Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。【０１３２】
さらに、図６（ｇ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって、シリコン酸化膜からなる層間絶縁膜１１を全面に形成した。【０１３３】
次いで、図６（ｈ）に示すように、層間絶縁膜１１をＣＭＰ技術によって平坦化し、さらに、層間絶縁膜１１のエッチバックを行うことにより、ゲートパターンの多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４を露出させた。【０１３４】
次に、図７（ａ）に示すように、ゲートパターンの多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４をシリサイド化するために、ゲートパターンの多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４、ゲート側壁７及び層間絶縁膜１１上に金属Ｍからなる金属膜１２を堆積した。【０１３５】
金属膜１２としては、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４とシリサイドを形成可能な金属、例えば、ニッケル（Ｎｉ）、白金（Ｐｔ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、チタン（Ｔｉ）またはそれらの合金などから選択することができるが、ソース／ドレイン領域８にすでに形成されているシリサイド層１０の電気抵抗値が、それ以上高くならない温度で多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４を完全にシリサイド化することができる金属が好適である。【０１３６】
例えば、ソース／ドレイン領域８にＮｉモノシリサイド（ＮｉＳｉ）層が形成されている場合には、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４をＮｉダイシリサイド（ＮｉＳｉ２）化することにより、ソース／ドレイン領域８と配線とのコンタクト抵抗が高くなることを防ぐため、その後のプロセス温度を摂氏５００度以下にする必要がある。このため、本実施形態においては、金属膜１２としては、摂氏５００度以下の温度においてシリサイド化が十分進行するニッケル（Ｎｉ）を選択した。【０１３７】
この工程において堆積するＮｉ膜の厚さは、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４とニッケル（Ｎｉ）とが十分に反応して、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４が全てシリサイド化してＮｉＳｉとなるのに十分な膜厚に設定する。【０１３８】
本実施形態においては、ＤＣマグネトロンスパッタ法により、室温でＮｉ膜を５０ｎｍの厚さに成膜した。【０１３９】
このゲートパターンのシリサイド化において、ＮＭＯＳＦＥＴ用ゲートパターン（ポリシリコン）中の添加不純物元素（例えば、Ｆ）は、図７（ｂ）に示すように、ゲート電極とゲート絶縁膜との界面に偏析不純物層１７として偏析する。【０１４０】
同様に、ＰＭＯＳＦＥＴ用ゲートパターン（ポリシリコン）中の添加不純物元素（例えば、Ｂ）も、図７（ｂ）に示すように、ゲート電極とゲート絶縁膜との界面に偏析不純物層１８として偏析する。【０１４１】
この後、熱処理においてシリサイド化反応をしなかった余剰のＮｉ膜を、硫酸過酸化水素水溶液を用いたウェットエッチングにより除去した。【０１４２】
以上のような工程を経ることにより、図７（ｂ）に示すように、第一ゲート電極１３及び第二ゲート電極１４の各々とゲート絶縁膜との界面に異なる添加元素が偏析したフルシリサイド電極をもつＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴを形成した。【０１４３】
このようにして作製したＮＭＯＳＦＥＴにおいて、ＸＰＳ測定により、ＮｉＳｉからなる第一ゲート電極１３とＳｉＯＮからなるゲート絶縁膜との界面において不純物としてのフッ素（Ｆ）が偏析していることを確認した。【０１４４】
また、ＳｉＯＮ膜からなるゲート絶縁膜中の酸素と結合した不純物としてのフッ素（Ｆ）の面密度をＸＰＳ測定結果に基づき計算するとともに、ＴＥＭ−ＥＥＬＳ法により測定した。この結果、ＸＰＳ測定及びＴＥＭ−ＥＥＬＳに基づく不純物としてのフッ素（Ｆ）の面密度は９×１０１３ｃｍ−２であり、第一ゲート電極１３の実効仕事関数は４．０５ｅＶであった。【０１４５】
図８は、実効仕事関数が４．０５ｅＶに変調されているＮｉＳｉから構成される第一ゲート電極１３において、チャネル不純物濃度を４×１０１７ｃｍ−３とした場合のＮＭＯＳＦＥＴのドレイン電流のゲート電圧に対する依存性の実測値を示したグラフである。【０１４６】
図５より、実効仕事関数が４．０５ｅＶのときに予想されるしきい値電圧（Ｖｔｈ）は０．１Ｖであったが、図８に示した実測値によれば、ＮｉＳｉをゲート電極としたＮＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）は実効仕事関数から予想されたとおり、０．１Ｖとなっている。【０１４７】
以上より、不純物を添加したＮｉＳｉ電極とＳｉＯＮゲート絶縁膜とを組み合わせることにより、優れたトランジスタ特性を得ることができたことが確認できた。
（第四の実施形態）
本発明の第四の実施形態は、上記の第三の実施形態とは別の、本発明の第二の実施形態に係るＣＭＯＳＦＥＴの製造方法に関する。【０１４８】
図９（ａ）乃至図９（ｈ）、図１０（ａ）乃至図１０（ｃ）及び図１１（ａ）乃至図１１（ｃ）は本発明の第四の実施形態に係るＣＭＯＳＦＥＴの製造方法における各工程を示した断面図である（ただし、図を単純化するため、図９（ａ）乃至図９（ｈ）においては、ＮＭＯＳＦＥＴの製造工程のみを表している）。【０１４９】
本実施形態は、ゲートパターンのシリサイド化後にソース・ドレイン領域上にシリサイドを形成すると共に、ＮＭＯＳＦＥＴのチャネル領域にひずみを加え、電子移動度を向上させるためにシリコン窒化膜を形成する工程を含む点において、第三の実施形態とは異なっている。【０１５０】
本実施形態においては、ソース・ドレイン領域形成までは図７（ａ）乃至図７（ｄ）に示した第三の実施形態と同様の工程（図９（ａ）乃至図９（ｄ））が実施されるので、これらの説明を省略し、図９（ｅ）に示す次工程から説明を開始する。【０１５１】
なお、本実施形態においては、第一ゲート電極となるゲートパターン中には不純物として塩素（Ｃｌ）を添加した。【０１５２】
図９（ｅ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって、全面にシリコン窒化膜１５を形成した。このシリコン窒化膜１５は、後に層間絶縁膜１１をウェット処理で除去する際に、シリコン基板１、第一ゲート電極１３、第二ゲート電極１４及びゲート側壁７を保護する役割を有している。【０１５３】
さらに、図９（ｆ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって、シリコン酸化膜からなる層間絶縁膜１１を全面に形成した。【０１５４】
次いで、図９（ｇ）に示すように、層間絶縁膜１１をＣＭＰ技術によって平坦化し、さらに、層間絶縁膜１１のエッチバックを行うことにより、ゲートパターンの多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４を露出させた。【０１５５】
次に、図９（ｈ）に示すように、ゲートパターンの多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４をシリサイド化するために、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４、ゲート側壁７及び層間絶縁膜１１上に金属Ｍからなる金属層１２を堆積した。【０１５６】
金属膜１２としては、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４とシリサイドを形成可能な金属、例えば、ニッケル（Ｎｉ）、白金（Ｐｔ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）またはそれらの合金などから選択することができる。【０１５７】
本実施形態においては、第三の実施形態とは異なり、ゲートパターンを構成する多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜４のシリサイド化時に、ソース／ドレイン領域８上にはまだシリサイド層が形成されていない。このため、ソース／ドレイン領域やチャネル領域に注入された不純物が再拡散しない範囲であれば、熱処理条件を自由に選択して、ゲートパターンのシリサイド化処理（熱処理）を行うことができる。このため、ゲート電極用材料として使用できるシリサイドの種類は第三の実施形態と比べて広範囲となる。【０１５８】
本実施形態においては、金属Ｍからなる金属層１２としては、シリサイド化温度が比較的高いタングステン（Ｗ）を用いた。タングステン（Ｗ）のシリサイド化温度は摂氏８００度以上である。【０１５９】
次に、ゲートパターンを構成する多結晶シリコン（ポリシリコン）と金属Ｍとを反応させて、金属Ｍのシリサイドを形成する（第一シリサイド化）。【０１６０】
次に、熱処理（第一シリサイド化）時にシリサイド化反応をしなかった余剰のタングステン膜をウェットエッチングにより除去する。【０１６１】
このシリサイド化においてＮＭＯＳＦＥＴ用ゲートパターン中の添加元素（Ｃｌ）は、図１０（ａ）に示すように、ゲート電極１３とゲート絶縁膜との界面に偏析不純物層１７として偏析する。【０１６２】
また、ＰＭＯＳＦＥＴ用のゲートパターン中の添加元素（例えば、Ｂ）も、図１０（ａ）に示すように、ゲート電極１４とゲート絶縁膜との界面に偏析不純物層１８として偏析する。【０１６３】
このようにして、図１０（ａ）に示すＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴにおいては、ゲート電極とゲート絶縁膜との界面に異なる不純物が偏析したフルシリサイド電極１３及び１４をそれぞれ形成した。【０１６４】
次に、図１０（ｂ）に示すように、層間絶縁膜１１をフッ化水素酸水溶液で、また、シリコン窒化膜１５を燐酸で各々除去した。【０１６５】
この後、図１０（ｃ）に示すように、厚さ２０ｎｍの金属膜をスパッタリングにより全面に堆積し、サリサイド技術により、ゲートパターン、ゲート側壁７及び素子分離領域２をマスクとして、ソース・ドレイン領域８上にのみに厚さ約４０ｎｍのシリサイド層１０を形成した（第三シリサイド化）。【０１６６】
このシリサイド層１０はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）から構成した。シリサイド層１０を構成する材料としては、Ｎｉシリサイドの代わりに、ＣｏシリサイドやＴｉシリサイドを用いることもできる。【０１６７】
次に、図１１（ａ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって、Ｎ型チャネルに引っ張り応力を加え、電子移動度を向上させるために、シリコン窒化膜１６を全面に形成した。【０１６８】
さらに、図１１（ｂ）に示すように、レジスト膜を用いた通常のフォトリソグラフィープロセスとイオン注入とを組み合わせることにより、ＰＭＯＳＦＥＴ上のシリコン窒化膜１６にイオン注入を行い、シリコン窒化膜１６の応力を緩和した。【０１６９】
次に、図１１（ｃ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって、全面にシリコン酸化膜からなる層間絶縁膜１７を形成した。【０１７０】
最後に配線を形成し、ゲート電極とゲート絶縁膜との界面に第一の不純物が偏析したフルシリサイド電極１３を有するＮＭＯＳＦＥＴと、ゲート電極とゲート絶縁膜との界面に第一の不純物とは異なる第二の不純物が偏析したフルシリサイド電極１４を有するＰＭＯＳＦＥＴとを有するＣＭＯＳＦＥＴを形成した。【０１７１】
このようにして作製したＮＭＯＳＦＥＴにおいて、ＸＰＳ測定により、ＮｉＳｉ電極からなるゲート電極１３とＳｉＯＮ膜からなるゲート絶縁膜との界面に塩素（Ｃｌ）が偏析していることを確認した。【０１７２】
また、ＳｉＯＮ膜からなるゲート絶縁膜中の酸素と結合した不純物（Ｃｌ）の面密度をＸＰＳ測定結果に基づき計算するとともに、ＴＥＭ−ＥＥＬＳ法により測定した。【０１７３】
この結果、ＸＰＳ測定及びＴＥＭ−ＥＥＬＳに基づく不純物の面密度は１．３×１０１４ｃｍ−２であり、フルシリサイド電極１３の実効仕事関数を４．０５ｅＶとすることができた。【０１７４】
さらに、本実施形態におけるＮＭＯＳＦＥＴにおいて、電子移動度はｐｏｌｙ−Ｓｉ／ＳｉＯ２の組み合わせによるトランジスタと同等の値を得ることができることを確認した。【０１７５】
以上より、本実施形態において示した不純物含有ＮｉＳｉ電極とＳｉＯＮゲート絶縁膜とを組み合わせることにより、優れたトランジスタ特性を得ることができた。【０１７６】
以上、本発明に係る実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、組成、材料及び構造を変更することが可能である。【０１７７】
例えば、ゲートパターンをシリサイド化するための金属Ｍは、ソース・ドレイン領域上のコンタクト領域に形成されている金属シリサイドの抵抗値を増大させない温度でシリサイド化が可能であり、かつ、その温度でフルシリサイドゲート電極を形成可能なものであれば良い。このため、金属ＭはＮｉに限定されるものではなく、タンタル（Ｔａ）、白金（Ｐｔ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）などを用いることが可能である。【０１７８】
また、ゲート電極をシリサイド化するための金属Ｍと、ソース・ドレイン領域のシリサイド化に用いる金属元素との組合せは、第三の実施形態においても述べたように、ソース／ドレイン領域を形成し、そのソース／ドレイン領域上にシリサイドを形成する場合には（第二シリサイド化）、ソース・ドレイン領域上のシリサイドの変質が起こらない温度範囲で多結晶シリコン（ｐｏｌｙ−Ｓｉ）のフルシリサイド化を行うことができるという条件を満たす必要がある。【０１７９】
ここで、低温でのシリサイド化が困難な金属であっても、長時間の熱処理を行うことにより、シリサイド化が可能となる。このため、ゲート電極を構成するシリサイド金属元素及びソース・ドレイン領域上のシリサイド金属元素の組合せに応じて、熱処理温度や熱処理時間その他の条件を調整することにより、ゲート電極を完全にシリサイド化することが可能となる。【０１８０】
また、例えば、ゲート電極上の多結晶シリコン（ｐｏｌｙ−Ｓｉ）をアモルファスＳｉに置き換えることにより、あるいは、シリサイド化する金属の成膜温度を調整することにより、シリサイド化温度を低下させることが可能であり、これらの技術を必要に応じて併用することにより好適な組合せを実現することができる。【０１８１】
また、ゲートリーク電流を低減したい場合には、絶縁膜としてＨｆＳｉＯＮなどのいわゆる高誘電率ゲート絶縁膜を用いることができる。この場合、ゲート絶縁膜としてシリコン酸化膜又はシリコン酸窒化膜を用いた場合に比べて、しきい値電圧が低下する程度は減少する。【０１８２】
しかしながら、ゲート絶縁膜を多層構造とし、ゲート絶縁膜のゲート電極と接する部分にシリコン酸化膜層、シリコン酸窒化膜層又はシリコン窒化膜層を挿入し、この下層としてＨｆＳｉＯＮ層を設けることにより、実効仕事関数を小さくすることができる。この結果、ＮＭＯＳＦＥＴにおいて低いしきい値電圧を実現することができる。
【図面の簡単な説明】
【０１８３】
【図１】本発明の第一の実施形態に係るＮＭＯＳＦＥＴの構造を表す断面図である。
【図２】本発明に係るＮＭＯＳＦＥＴに対してＸＰＳ測定を行う状態を示す断面図である。
【図３】本発明に係るＮＭＯＳＦＥＴに対するＸＰＳ測定の結果を示すグラフである。
【図４】本発明に係るＮＭＯＳＦＥＴにおけるゲート電極の実効仕事関数と、ゲート電極とゲート絶縁膜との界面における不純物の面密度との関係を示すグラフである。
【図５】本発明に係るＮＭＯＳＦＥＴにおけるチャネル不純物濃度とそのチャネル不純物濃度のときの実効仕事関数から予想されるＮＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）との関係を表したグラフである。
【図６】図６（ａ）乃至図６（ｈ）は本発明の第三の実施形態に係るＣＭＯＳＦＥＴの製造方法における各工程を示した断面図である
【図７】図７（ａ）及び図７（ｂ）は本発明の第三の実施形態に係るＣＭＯＳＦＥＴの製造方法における各工程を示した断面図である。
【図８】本発明のＮＭＯＳＦＥＴのドレイン電流−ゲート電圧特性を示すグラフである。
【図９】図９（ａ）乃至図９（ｈ）は本発明の第四の実施形態に係るＣＭＯＳＦＥＴの製造方法における各工程を示した断面図である。
【図１０】図１０（ａ）乃至図１０（ｃ）は本発明の第四の実施形態に係るＣＭＯＳＦＥＴの製造方法における各工程を示した断面図である。
【図１１】図１１（ａ）乃至図１１（ｃ）は本発明の第四の実施形態に係るＣＭＯＳＦＥＴの製造方法における各工程を示した断面図である。
【図１２】図１２（ａ）は本発明の第二の実施形態に係るＣＭＯＳＦＥＴの上面図、図１２（ｂ）は図１２（ａ）のＡ−Ａ’線における断面図、図１２（ｃ）は図１２（ａ）のＢ−Ｂ’線における断面図と図１２（ａ）のＣ−Ｃ’線における断面図とを組み合わせたものである。
【符号の説明】
【０１８４】
１・・・シリコン基板
２・・・素子分離領域
３・・・ゲート絶縁膜
４・・・多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜
５・・・シリコン酸化膜
６・・・エクステンション拡散層領域
７・・・ゲート側壁
８・・・ソース・ドレイン拡散層
９・・・金属膜
１０・・・シリサイド層
１１・・・層間絶縁膜
１２・・・第１金属膜
１３・・・Ｎ型フルシリサイド電極（第一ゲート電極）
１４・・・Ｐ型フルシリサイド電極（第二ゲート電極）
１５、１６・・・シリコン窒化膜
１７・・・ＮＭＯＳＦＥＴの不純物元素層
１８・・・ＰＭＯＳＦＥＴの不純物元素層
２１・・・ＮＭＯＳＦＥＴ
２２・・・ＰＭＯＳＦＥＴ
２４ｂ・・・第一ゲート電極
２４ａ・・・第二ゲート電極
２５ａ、２５ｂ・・・ソース／ドレイン領域
２６・・・Ｐ型領域
２７・・・Ｎ型領域
３５・・・ゲート側壁
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2007074775.tif 000013
【図１２】
2007074775.tif 000014
【国際調査報告】
2007074775.tif 000015
2007074775.tif 000016
2007074775.tif 000017
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