(57)【要約】  ＳＯＩ基板を用いたトランジスタのキャリア移動度を向上させる。  Ｓｉ基板（２）上に埋め込み絶縁膜（３）を介して形成された薄いＳｉ層（４）上にゲート絶縁膜（６）を介してゲート電極（７）を形成し、その両側に、Ｓｉ層（４）および埋め込み絶縁膜（３）を貫通してＳｉ基板（２）に達しＳｉ基板（２）やＳｉ層（４）とは格子定数の異なる結晶構造のＳ／Ｄ層（１１）を形成する。チャネル領域（９）がＳｉ層（４）内に形成されることにより、短チャネル効果が抑制され、また、Ｓｉ結晶と異なる結晶構造のＳ／Ｄ層（１１）をＳｉ基板（２）に達するように厚く形成することにより、チャネル領域（９）に充分な応力を発生させて、効果的にキャリア移動度を向上させることが可能になる。【特許請求の範囲】
【請求項１】
半導体基板上に埋め込み絶縁膜を介して薄膜半導体層が形成された基板を用いた半導体装置において、
前記薄膜半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側にあって、前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達し、前記薄膜半導体層と格子定数の異なる結晶構造を有するソース／ドレイン層と、
を有することを特徴とする半導体装置。
【請求項２】
ｎチャネル型である場合には、前記ソース／ドレイン層の格子定数は、前記薄膜半導体層の格子定数より小さいことを特徴とする請求の範囲第１項記載の半導体装置。
【請求項３】
前記半導体基板は、シリコン基板であり、前記薄膜半導体層は、シリコン層であり、前記ソース／ドレイン層は、シリコンカーバイド層であることを特徴とする請求の範囲第２項記載の半導体装置。
【請求項４】
ｐチャネル型である場合には、前記ソース／ドレイン層の格子定数は、前記薄膜半導体層の格子定数より大きいことを特徴とする請求の範囲第１項記載の半導体装置。
【請求項５】
前記半導体基板は、シリコン基板であり、前記薄膜半導体層は、シリコン層であり、前記ソース／ドレイン層は、シリコンゲルマニウム層であることを特徴とする請求の範囲第４項記載の半導体装置。
【請求項６】
前記ゲート電極および前記ソース／ドレイン層は、前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達するように形成された素子分離絶縁膜によって画定された素子領域に形成されていることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項７】
前記素子分離絶縁膜は、下端が前記ソース／ドレイン層の下端より深い位置になるように形成されていることを特徴とする請求の範囲第６項記載の半導体装置。
【請求項８】
前記素子分離絶縁膜は、上端が前記ソース／ドレイン層の上端より前記半導体基板側に下がった位置になるように形成されていることを特徴とする請求の範囲第６項記載の半導体装置。
【請求項９】
前記ゲート電極直下の前記半導体基板内で前記ソース／ドレイン層に挟まれた領域に、前記半導体基板に含まれた前記ソース／ドレイン層と反対導電型の不純物の濃度より高濃度の前記反対導電型の不純物を含む不純物層を有していることを特徴とする請求の範囲第１項記載の半導体装置。
【請求項１０】
前記不純物層は、前記ゲート電極直下の前記半導体基板内で前記ソース／ドレイン層に挟まれた領域に前記ソース／ドレイン層と離間されて設けられていることを特徴とする請求の範囲第９項記載の半導体装置。
【請求項１１】
半導体基板上に埋め込み絶縁膜を介して薄膜半導体層が形成された基板を用いた半導体装置の製造方法において、
前記薄膜半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達する凹部を形成する工程と、
前記凹部に前記薄膜半導体層と格子定数の異なる結晶構造を有するソース／ドレイン層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記ソース／ドレイン層を形成する工程においては、
前記凹部に前記半導体基板からのエピタキシャル成長によって前記薄膜半導体層と格子定数の異なる結晶構造を有する前記ソース／ドレイン層を形成する、
ことを特徴とする請求の範囲第１１項記載の半導体装置の製造方法。
【請求項１３】
前記薄膜半導体層と前記埋め込み絶縁膜を貫通して前記半導体基板に達するように素子分離絶縁膜を形成する工程を有し、
前記ゲート電極を形成する工程においては、
前記素子分離絶縁膜の形成後、前記素子分離絶縁膜によって画定された素子領域に、前記薄膜半導体層上に前記ゲート絶縁膜を介して前記ゲート電極を形成し、
前記凹部を形成する工程においては、
前記素子領域の前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達する前記凹部を形成する、
ことを特徴とする請求の範囲第１１項記載の半導体装置の製造方法。
【請求項１４】
前記素子領域の前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達する前記凹部を形成する際には、
前記素子分離絶縁膜をマスク層で被覆した状態で前記ゲート電極の両側の少なくとも前記薄膜半導体層および前記埋め込み絶縁膜をエッチングすることによって前記半導体基板に達する前記凹部を形成する、
ことを特徴とする請求の範囲第１３項記載の半導体装置の製造方法。
【請求項１５】
前記素子領域の前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達する前記凹部を形成する際には、
前記ゲート電極の両側の少なくとも前記薄膜半導体層および前記埋め込み絶縁膜をエッチングすることによって前記半導体基板に達する前記凹部を形成し、
前記埋め込み絶縁膜をエッチングする際には、前記埋め込み絶縁膜と同時に前記素子分離絶縁膜をエッチングする、
ことを特徴とする請求の範囲第１３項記載の半導体装置の製造方法。
【請求項１６】
前記素子領域の前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達する前記凹部を形成する際には、
前記素子分離絶縁膜によって隔てられた他の素子領域をマスク層で被覆して前記凹部を形成し、
前記凹部に前記ソース／ドレイン層を形成し、
前記ソース／ドレイン層の形成後に、
前記素子領域をマスク層で被覆して前記他の素子領域に凹部およびソース／ドレイン層を形成する、
ことを特徴とする請求の範囲第１３項記載の半導体装置の製造方法。
【請求項１７】
前記半導体基板に含まれた前記ソース／ドレイン層と反対導電型の不純物の濃度より高濃度の前記反対導電型の不純物を前記薄膜半導体層側から前記半導体基板にイオン注入して、前記半導体基板と前記埋め込み絶縁膜との界面近傍の領域に不純物層を形成する工程を有し、
前記不純物層を形成する工程後に、
前記薄膜半導体層上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程と、
前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達する前記凹部を形成する工程と、
前記凹部に前記薄膜半導体層と格子定数の異なる結晶構造を有する前記ソース／ドレイン層を形成する工程と、
を有することを特徴とする請求の範囲第１１項記載の半導体装置の製造方法。
【請求項１８】
前記薄膜半導体層上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程後に、
前記半導体基板に含まれた前記ソース／ドレイン層と反対導電型の不純物の濃度より高濃度の前記反対導電型の不純物を前記薄膜半導体層側から前記半導体基板にイオン注入して、前記ゲート電極の直下の前記半導体基板と前記埋め込み絶縁膜との界面近傍を含む領域に不純物層を形成する工程を有し、
前記不純物層を形成する工程後に、
前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達する前記凹部を形成する工程と、
前記凹部に前記薄膜半導体層と格子定数の異なる結晶構造を有する前記ソース／ドレイン層を形成する工程と、
を有することを特徴とする請求の範囲第１１項記載の半導体装置の製造方法。
【請求項１９】
前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達する前記凹部を形成する工程後に、
前記半導体基板に含まれた前記ソース／ドレイン層と反対導電型の不純物の濃度より高濃度の前記反対導電型の不純物を前記薄膜半導体層側から前記半導体基板にイオン注入して、前記ゲート電極の直下の前記半導体基板と前記埋め込み絶縁膜との界面近傍を含む領域に不純物層を形成する工程を有し、
前記不純物層を形成する工程後に、
前記凹部に前記薄膜半導体層と格子定数の異なる結晶構造を有する前記ソース／ドレイン層を形成する工程を有することを特徴とする請求の範囲第１１項記載の半導体装置の製造方法。
【請求項２０】
前記凹部を形成する際に、前記ゲート電極上、前記ゲート電極側壁に接する部分、および少なくとも前記薄膜半導体層上に形成された他の半導体装置のソース／ドレイン層の一部をマスク層により被覆し、
前記マスク層は、前記薄膜半導体層、前記埋め込み絶縁膜、および前記半導体基板のいずれともエッチング耐性が異なることを特徴とする請求の範囲第１１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特にＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタ（「ＭＯＳトランジスタ」という。）の高速化のためには、駆動電流量の増加が効果的である。最近では、ソース／ドレイン（Ｓ／Ｄ）層を基板と異なる格子定数の材料で構成し、それによって格子歪みを発生させ、その基板内に形成されるチャネル領域に応力を発生させるようにしたトランジスタ構造が注目されている。【０００３】
図３３は従来のＭＯＳトランジスタの一例の要部平面模式図、図３４は図３３のＸ−Ｘ断面模式図である。
図３３および図３４に示すＭＯＳトランジスタ１００は、シリコン（Ｓｉ）基板１０１のＳＴＩ（Shallow Trench Isolation）１０２で画定された素子領域内に、ゲート絶縁膜１０３を介してゲート電極１０４が形成され、その側壁にはサイドウォールスペーサ１０５が形成されている。ゲート電極１０４両側のＳｉ基板１０１内には、チャネル領域１０６を挟む所定不純物濃度のＳ／Ｄエクステンション領域１０７が形成され、さらにその外側のＳｉ基板１０１内には、より高不純物濃度のＳ／Ｄ層１０８が形成されている。【０００４】
このＭＯＳトランジスタ１００では、それがｎチャネル型ＭＯＳトランジスタ（「ｎＭＯＳトランジスタ」という。）である場合には、Ｓ／Ｄ層１０８は、例えば、Ｓｉより原子半径の小さな炭素（Ｃ）とＳｉの化合物であるシリコンカーバイド（ＳｉＣ）で形成される。それにより、このＭＯＳトランジスタ１００には、チャネル領域１０６のＳｉ結晶に引っ張り応力が生じるような格子歪みが発生するようになる。【０００５】
一方、このＭＯＳトランジスタ１００がｐチャネル型ＭＯＳトランジスタ（「ｐＭＯＳトランジスタ」という。）である場合には、Ｓ／Ｄ層１０８は、例えば、Ｓｉより原子半径の大きなゲルマニウム（Ｇｅ）とＳｉの化合物であるシリコンゲルマニウム（ＳｉＧｅ）で形成される。それにより、このＭＯＳトランジスタ１００には、チャネル領域１０６のＳｉ結晶に圧縮応力が生じるような格子歪みが発生するようになる。【０００６】
このような構造を採用することにより、ｎＭＯＳトランジスタ，ｐＭＯＳトランジスタそれぞれのキャリア移動度の増大が図られている。チャネル領域１０６に生じる応力のキャリア移動度に対する効果は、ＳｉＣやＳｉＧｅのＳ／Ｄ層１０８を厚くするほど大きくなると考えられている（例えば、特許文献１参照。）。【０００７】
また、トランジスタの高速・高集積化を図るための手法としては、スケーリング則に基づいた微細化が主流であるが、その際に生じる可能性のある短チャネル効果を抑制するためには、ＳＯＩ（Silicon On Insulator）基板の採用が有効と考えられている。【０００８】
図３５は従来のＭＯＳトランジスタの別の例の要部断面模式図である。
図３５に示すＭＯＳトランジスタ２００には、支持基板であるＳｉ基板２０１上に埋め込み絶縁膜２０２が設けられ、その上に薄いＳｉ層２０３が形成されたＳＯＩ基板が用いられている。Ｓｉ層２０３のＳＴＩ２０４で画定された素子領域内には、ゲート絶縁膜２０５を介してゲート電極２０６が形成されており、その側壁にはサイドウォールスペーサ２０７が形成されている。また、Ｓｉ層２０３内には、ゲート電極２０６直下のチャネル領域２０８を挟む所定不純物濃度のＳ／Ｄエクステンション領域２０９が形成され、その外側には、ＳＴＩ２０４との間に、Ｓｉ層２０３に対しより高濃度の不純物をイオン注入等して得られるＳ／Ｄ領域２１０が形成されている。【０００９】
このＭＯＳトランジスタ２００は、Ｓｉ基板２０１とトランジスタ構造が形成されるＳｉ層２０３との間に埋め込み絶縁膜２０２が形成されていることにより、薄いチャネル領域２０８を形成することができ、チャネル長が短い場合でも、ゲート電極２０６のチャネル領域２０８に対する制御が精度良く行えるようになっている。
【特許文献１】米国特許第６６２１１３１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記図３３および図３４に示したトランジスタ構造と上記図３５に示したトランジスタ構造とを組み合わせることができれば、キャリア移動度を高めつつ、短チャネル効果の抑制が可能な高性能ＭＯＳトランジスタが実現される。【００１１】
図３６はＭＯＳトランジスタの構成例を示す図である。
図３６に示すＭＯＳトランジスタ３００は、ＳＯＩ基板を用いた従来のＭＯＳトランジスタにおいて薄いＳｉ層にイオン注入等で形成されるＳ／Ｄ領域を、Ｓｉ結晶とは異なる格子定数の結晶構造を有するようなＳ／Ｄ層に単純に置き換えた構成になっている。【００１２】
すなわち、このトランジスタ３００には、Ｓｉ基板３０１上の埋め込み絶縁膜３０２を介して形成された薄いＳｉ層３０３のＳＴＩ３０４で画定された素子領域内に、ゲート絶縁膜３０５を介してゲート電極３０６が形成されており、その側壁にサイドウォールスペーサ３０７が形成されている。Ｓｉ層３０３内には、ゲート電極３０６直下のチャネル領域３０８を挟むＳ／Ｄエクステンション領域３０９が形成され、その外側には、ＳＴＩ３０４との間に、チャネル領域３０８に応力を発生させるＳｉＣやＳｉＧｅのＳ／Ｄ層３１０が形成されている。【００１３】
前述のように、短チャネル効果を抑制するためには、ＳＯＩ基板を用いる等してチャネル領域を薄くすることが有効である。一方、キャリア移動度を向上させるためには、ＳｉＣやＳｉＧｅでＳ／Ｄ層を形成してチャネル領域に応力が発生するようにし、さらにそのようなＳ／Ｄ層を厚く形成することが有効である。【００１４】
ところが、図３６に示したトランジスタ３００について見ると、構造上、チャネル領域３０８が形成されるＳｉ層３０３の厚さとＳ／Ｄ層３１０の厚さは同じになる。そのため、チャネル領域３０８を薄くすることによって短チャネル効果を抑制することと、厚いＳ／Ｄ層３１０を形成してチャネル領域３０８に応力を発生させキャリア移動度を向上させることとは、トレードオフの関係になる。【００１５】
また、Ｓ／Ｄ層３１０によってＳｉ層３０３内のチャネル領域３０８に応力を発生させて一定レベルのキャリア移動度向上効果を得るためには、Ｓ／Ｄ層３１０自体が多結晶部分のない良好な結晶状態を有していることが望ましい。【００１６】
Ｓ／Ｄ層３１０を形成しようとした場合、例えば、ゲート電極３０６、Ｓ／Ｄエクステンション領域３０９、サイドウォールスペーサ３０７の形成後に、Ｓ／Ｄ層３１０を形成すべき領域のＳｉ層３０３を除去し、そこにＳｉＣやＳｉＧｅ等をエピタキシャル成長させる方法が考えられる。しかしながら、ＳｉＣやＳｉＧｅ等を埋め込み絶縁膜３０２上の薄いＳｉ層３０３からエピタキシャル成長させて最終的に良好な結晶状態のＳ／Ｄ層３１０を得ることは、技術的に非常に難しいと考えられる。【００１７】
本発明はこのような点に鑑みてなされたものであり、高速でかつ高性能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明では上記課題を解決するために、半導体基板上に埋め込み絶縁膜を介して薄膜半導体層が形成された基板を用いた半導体装置において、前記薄膜半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側にあって、前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達し、前記薄膜半導体層と格子定数の異なる結晶構造を有するＳ／Ｄ層と、を有することを特徴とする半導体装置が提供される。【００１９】
このような半導体装置によれば、半導体基板上に埋め込み絶縁膜を介して形成された薄膜半導体層上にゲート電極が形成され、その両側にＳ／Ｄ層が形成されるため、チャネル領域が薄膜半導体層内に形成され、短チャネル効果が抑制されるようになる。また、Ｓ／Ｄ層として薄膜半導体層と格子定数の異なる結晶を埋め込み絶縁膜下部の半導体基板およびチャネル領域を形成する薄膜半導体層からエピタキシャル成長させることができ、このＳ／Ｄ層と薄膜半導体層に形成されるチャネル領域の間に格子歪みに起因した応力が発生して、キャリア移動度の向上が図られるようになる。さらに、Ｓ／Ｄ層が薄膜半導体層および埋め込み絶縁膜を貫通して半導体基板に達するように形成されているため、その膜厚が厚く、より効果的にキャリア移動度の向上が図られるようになる。【００２０】
また、本発明では、半導体基板上に埋め込み絶縁膜を介して薄膜半導体層が形成された基板を用いた半導体装置の製造方法において、前記薄膜半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達する凹部を形成する工程と、前記凹部に前記薄膜半導体層と格子定数の異なる結晶構造を有するＳ／Ｄ層を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。【００２１】
このような半導体装置の製造方法によれば、ゲート電極の両側に薄膜半導体層および埋め込み絶縁膜を貫通して半導体基板に達する凹部を形成し、その凹部に薄膜半導体層と格子定数の異なる結晶構造を有するＳ／Ｄ層を形成する。これにより、チャネル領域が薄膜半導体層内に形成されて短チャネル効果が抑制されると共に、チャネル領域に応力が発生することでキャリア移動度の向上が図られるようになる。さらに、膜厚の厚いＳ／Ｄ層が形成されるため、より効果的にキャリア移動度の向上が図られるようになる。
【発明の効果】
【００２２】
本発明では、半導体基板上に埋め込み絶縁膜を介して形成された薄膜半導体層上にゲート電極を形成し、その両側に、薄膜半導体層および埋め込み絶縁膜を貫通して半導体基板に達し薄膜半導体層と格子定数の異なる結晶構造を有するようなＳ／Ｄ層を形成するようにした。これにより、短チャネル効果を抑制することが可能になると共に、効果的にキャリア移動度の向上を図ることが可能になるため、高速でかつ高性能な半導体装置が実現可能になる。【００２３】
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００２４】
【図１】半導体装置の原理構成図である。
【図２】第１の実施の形態の半導体装置の要部断面模式図である。
【図３】第１の実施の形態の半導体装置の第１形成工程の要部平面模式図である。
【図４】図３のＡ−Ａ断面模式図である。
【図５】第１の実施の形態の半導体装置の第２形成工程の要部平面模式図である。
【図６】図５のＢ−Ｂ断面模式図である。
【図７】第１の実施の形態の半導体装置の第３形成工程の要部平面模式図である。
【図８】図７のＣ−Ｃ断面模式図である。
【図９】第１の実施の形態の半導体装置の第４形成工程の要部平面模式図である。
【図１０】図９のＤ−Ｄ断面模式図である。
【図１１】第１の実施の形態の半導体装置の第５形成工程の要部平面模式図である。
【図１２】図１１のＥ−Ｅ断面模式図である。
【図１３】第１の実施の形態の半導体装置の第６形成工程の要部平面模式図である。
【図１４】第２の実施の形態の半導体装置の要部断面模式図である。
【図１５】第２の実施の形態の半導体装置の第４形成工程の要部平面模式図である。
【図１６】図１５のＧ−Ｇ断面模式図である。
【図１７】第２の実施の形態の半導体装置の第５形成工程の要部平面模式図である。
【図１８】図１７のＨ−Ｈ断面模式図である。
【図１９】第２の実施の形態の半導体装置の第６形成工程の要部平面模式図である。
【図２０】第３の実施の形態の半導体装置の要部断面模式図である。
【図２１】第３の実施の形態のパンチスルーストッパ層形成工程の要部断面模式図である。
【図２２】第４の実施の形態の半導体装置の要部断面模式図である。
【図２３】第４の実施の形態のパンチスルーストッパ層形成工程の要部断面模式図である。
【図２４】第５の実施の形態の半導体装置の要部断面模式図である。
【図２５】第５の実施の形態のパンチスルーストッパ層形成工程の要部断面模式図である。
【図２６】第６の実施の形態の半導体装置の第１形成工程の要部断面模式図である。
【図２７】第６の実施の形態の半導体装置の第２形成工程の要部断面模式図である。
【図２８】第６の実施の形態の半導体装置の第３形成工程の要部断面模式図である。
【図２９】第６の実施の形態の半導体装置の第４形成工程の要部断面模式図である。
【図３０】第６の実施の形態の半導体装置の第５形成工程の要部断面模式図である。
【図３１】第６の実施の形態の半導体装置の第６形成工程の要部断面模式図である。
【図３２】第６の実施の形態の半導体装置の第７形成工程の要部断面模式図である。
【図３３】従来のＭＯＳトランジスタの一例の要部平面模式図である。
【図３４】図３３のＸ−Ｘ断面模式図である。
【図３５】従来のＭＯＳトランジスタの別の例の要部断面模式図である。
【図３６】ＭＯＳトランジスタの構成例を示す図である。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、原理構成について説明する。
図１は半導体装置の原理構成図である。【００２６】
図１に示す半導体装置１には、Ｓｉ基板２、酸化シリコン（ＳｉＯ2）等の埋め込み絶縁膜３および薄いＳｉ層４からなるＳＯＩ基板が用いられている。このようなＳＯＩ基板のＳｉ基板２に達するＳＴＩ５によって画定された素子領域内のＳｉ層４上に、窒化酸化シリコン（ＳｉＯＮ）膜等のゲート絶縁膜６を介して多結晶シリコン等のゲート電極７が形成され、その側壁には窒化シリコン（ＳｉＮ）等のサイドウォールスペーサ８が形成されている。サイドウォールスペーサ８直下のＳｉ層４内には、Ｓｉ層４内に形成されるチャネル領域９を挟むＳ／Ｄエクステンション領域１０が形成され、その外側には、チャネル領域９に応力を発生させるＳｉＣやＳｉＧｅのＳ／Ｄ層１１が形成されている。Ｓ／Ｄ層１１は、Ｓ／Ｄエクステンション領域１０よりも高不純物濃度で形成されており、Ｓｉ層４を横方向から挟むほか、埋め込み絶縁膜３およびＳｉ基板２の一部を横方向から挟むように、Ｓｉ基板２およびＳｉ層４の表面からのエピタキシャル成長によって形成されている。【００２７】
このようなトランジスタ構造を有する半導体装置１では、Ｓ／Ｄ層１１間のゲート電極７直下の領域が、下層側から順に支持基板のＳｉ基板２、埋め込み絶縁膜３、および薄膜半導体層のＳｉ層４というＳＯＩ構造になっている。そのため、ゲート電極７直下のＳｉ層４内に形成されるチャネル領域９は、その厚さが埋め込み絶縁膜３によって制限され、ゲート電極７によるチャネル領域９の制御が精度良く行えるようになっている。【００２８】
また、この半導体装置１では、Ｓ／Ｄ層１１がＳｉ基板２およびＳｉ層４の表面からのエピタキシャル成長によって形成されている。さらに、この半導体装置１では、Ｓ／Ｄ層１１がＳＯＩ基板のＳｉ層４と埋め込み絶縁膜３を貫通しており、チャネル領域９に所定の応力を発生させるのに充分な厚さのＳ／Ｄ層１１が形成されている。そのため、エピタキシャル成長によって得られるＳ／Ｄ層１１によるキャリア移動度の向上を効果的に図ることが可能になっている。【００２９】
したがって、このような構成の半導体装置１によれば、短チャネル効果の抑制とキャリア移動度の向上が両立でき、高速でかつ高性能な半導体装置１が実現される。
ただし、このような半導体装置１において、Ｓ／Ｄ層１１がＳｉ基板２側に深く入り込みすぎると、チャネル長を縮小した場合、チャネル領域９を挟むＳ／Ｄ層１１間では、Ｓｉ基板２内においてパンチスルーが発生してしまう可能性がある。したがって、このような点を考慮してＳ／Ｄ層１１の厚さを設定する必要がある。また、このようなパンチスルーの問題を回避するためには、Ｓ／Ｄ層１１間にポテンシャルバリアとなる所定導電型の不純物層を形成して対処することも可能であり、この点については後述する。【００３０】
なお、ここでは、Ｓｉ基板２、埋め込み絶縁膜３およびＳｉ層４からなるＳＯＩ基板を用いた場合について述べたが、支持基板上に埋め込み絶縁膜を介して薄膜半導体層が形成された構造を有する基板であれば、その基板内の各層の材質は上記の例に限定されない。ただし、そのような基板を用いる場合には、支持基板および薄膜半導体層からのエピタキシャル成長が可能でかつチャネル領域が形成される薄膜半導体層の格子定数と異なる格子定数の結晶構造が得られるような材料を用いて、Ｓ／Ｄ層を形成する。【００３１】
以下、具体例を挙げて詳細に説明する。ただし、以下の説明では、図１に示した要素と同一あるいは同等の要素については同一の符号を付し、その説明の詳細は省略する。
まず、第１の実施の形態について説明する。【００３２】
図２は第１の実施の形態の半導体装置の要部断面模式図である。
第１の実施の形態の半導体装置１ａには、Ｓｉ基板２、埋め込み絶縁膜３およびＳｉ層４からなるＳＯＩ基板が用いられている。このようなＳＯＩ基板のＳｉ基板２に達するＳＴＩ５によって画定された素子領域内のＳｉ層４上には、熱酸化によって形成されたゲート絶縁膜６を介して、ゲート電極７が形成され、その側壁にはサイドウォールスペーサ８が形成されている。サイドウォールスペーサ８直下のＳｉ層４内には、所定不純物濃度のｐ型またはｎ型のＳ／Ｄエクステンション領域１０が形成され、その外側にはより高不純物濃度のｐ型またはｎ型のＳ／Ｄ層１１が形成されている。【００３３】
この半導体装置１ａでは、Ｓ／Ｄ層１１がＳＴＩ５との境界５ａから一定距離だけ内側に形成されており、また、ゲート電極７表面およびＳ／Ｄ層１１表面にニッケル（Ｎｉ）サリサイド１８が形成されている。【００３４】
このような構成を有する第１の実施の形態の半導体装置１ａの形成方法を、図２および図３〜図１３を参照して説明する。
図３は第１の実施の形態の半導体装置の第１形成工程の要部平面模式図、図４は図３のＡ−Ａ断面模式図である。【００３５】
まず、支持基板上に絶縁層を介して薄膜半導体層が形成されたＳＯＩ基板を用意する。このようなＳＯＩ基板としては、例えば、Ｓｉ基板２上に膜厚約１００ｎｍのＳｉＯ2の埋め込み絶縁膜３を介して膜厚約５０ｎｍのＳｉ層４が形成されたものを用いることができる。【００３６】
なお、ＳＯＩ基板としては、支持基板に酸素注入によって一定の深さに絶縁層を形成したＳＩＭＯＸ（Separation by IMplanted OXygen）基板でも、絶縁層を支持基板と薄膜半導体層で挟み込んだボンディングＳＯＩ基板でも、その他の方法を用いて形成されたものでも、いずれも用いることが可能である。【００３７】
ＳＯＩ基板を用意した後は、素子分離を行うために、Ｓｉ層４上の全面に、第１のマスク層１２として膜厚約１０ｎｍの熱酸化膜と、その上に第２のマスク層１３として膜厚約１００ｎｍのＳｉＮ膜をＣＶＤ（Chemical Vapor Deposition）法により堆積する。続いて、第２のマスク層１３上の素子領域に対応する領域にレジストマスクを形成して異方性ドライエッチングを行うことにより、素子分離絶縁膜すなわちＳＴＩ５を形成する部分の第２，第１のマスク層１３，１２を除去する。そして、レジストの剥離後、素子領域に対応する領域に残る第１，第２のマスク層１２，１３をマスクにして異方性エッチングを行い、Ｓｉ層４および埋め込み絶縁膜３を除去し、さらにＳｉ基板２を埋め込み絶縁膜３との境界から約１０ｎｍ〜約２０ｎｍの深さまで除去して、トレンチ１４を形成する。【００３８】
図５は第１の実施の形態の半導体装置の第２形成工程の要部平面模式図、図６は図５のＢ−Ｂ断面模式図である。
トレンチ１４の形成後は、全面に膜厚約２５０ｎｍ〜４００ｎｍの高密度プラズマ酸化膜を堆積し、それを第２のマスク層１３をストッパにしてＣＭＰ（Chemical Mechanical Polishing）により平坦化する。それにより、図３および図４に示したトレンチ１４にＳＴＩ５を形成する。その後、第２，第１のマスク層１３，１２を除去する。【００３９】
図７は第１の実施の形態の半導体装置の第３形成工程の要部平面模式図、図８は図７のＣ−Ｃ断面模式図である。
ＳＴＩ５の形成後は、Ｓｉ層４に閾値調整のための不純物のイオン注入を行う。形成するトランジスタがｎＭＯＳトランジスタの場合には、例えば、ｐ型不純物としてボロン（Ｂ）を用い、加速エネルギー約１５ｋｅＶ、ドーズ量約２×１０13ｃｍ-2〜約３×１０13ｃｍ-2の条件でイオン注入を行う。また、ｐＭＯＳトランジスタの場合には、例えば、ｎ型不純物としてリン（Ｐ）を用い、加速エネルギー約４０ｋｅＶ、ドーズ量約２×１０13ｃｍ-2〜約３×１０13ｃｍ-2の条件でイオン注入を行う。イオン注入後は、膜厚約１．５ｎｍの熱酸化膜を窒素（Ｎ2）雰囲気中、約９５０℃〜約１０５０℃の温度条件で熱窒化して膜厚約２ｎｍのＳｉＯＮ膜を形成し、Ｓｉ層４上の全面にゲート絶縁膜６を形成する。【００４０】
そして、そのゲート絶縁膜６上に、ゲート電極層として多結晶シリコンを膜厚約１００ｎｍで堆積し、さらにその上に、キャップ層としてＳｉＮ膜を膜厚約１０ｎｍで堆積する。その後、形成するトランジスタがｎＭＯＳトランジスタの場合には、例えばドーズ量約８×１０15ｃｍ-2の条件でＰのイオン注入を行い、ｐＭＯＳトランジスタの場合には、例えばドーズ量約８×１０15ｃｍ-2の条件でＢのイオン注入を行う。イオン注入後は、異方性エッチングによって所望の形状になるようパターニングを行い、ゲート電極７およびゲートキャップ層１５を形成する。【００４１】
ゲート電極７およびゲートキャップ層１５の形成後は、それらをマスクにしてＳｉ層４に対しＳ／Ｄエクステンション領域１０形成用のイオン注入を行う。形成するトランジスタがｎＭＯＳトランジスタの場合には、例えばドーズ量約６×１０14ｃｍ-2の条件でヒ素（Ａｓ）のイオン注入を行い、ｐＭＯＳトランジスタの場合には、例えばドーズ量約６×１０14ｃｍ-2の条件でＢのイオン注入を行う。それにより、ゲート電極７およびゲートキャップ層１５の両側のＳｉ層４内にＳ／Ｄエクステンション領域１０を形成する。なお、ゲート電極７直下のＳ／Ｄエクステンション領域１０間に挟まれた領域にチャネル領域９が形成される。【００４２】
その後、全面に膜厚約３０ｎｍのＳｉＮ膜を堆積し、異方性エッチングを行う。それにより、ゲート電極７およびゲートキャップ層１５の側壁にサイドウォールスペーサ８を形成する。【００４３】
図９は第１の実施の形態の半導体装置の第４形成工程の要部平面模式図、図１０は図９のＤ−Ｄ断面模式図である。
サイドウォールスペーサ８の形成後は、全面に膜厚約１０ｎｍのＳｉＮ膜を堆積し、それをレジストマスクを用いてＳＴＩ５より内側、例えばＳＴＩ５との境界５ａから約５ｎｍ〜約１０ｎｍ内側の素子領域が開口するようにエッチングし、第３のマスク層１６を形成する。【００４４】
レジスト剥離後、第３のマスク層１６、ゲートキャップ層１５およびサイドウォールスペーサ８をマスクにして、Ｓｉ層４、埋め込み絶縁膜３および厚さ約１０ｎｍ〜約２０ｎｍのＳｉ基板２をエッチングする。その際は、まず開口部のＳｉ層４に対し臭化水素（ＨＢｒ）と酸素（Ｏ2）の混合ガスをエッチャントとして異方性ドライエッチングを行い、次に露出した埋め込み絶縁膜３に対し四フッ化炭素（ＣＦ4）をエッチャントとして異方性ドライエッチングを行い、最後に露出したＳｉ基板２に対しＨＢｒとＯ2の混合ガスをエッチャントとして異方性ドライエッチングを行う。それにより、第３のマスク層１６の開口部にＳｉ基板２に達する凹部１７を形成する。【００４５】
なお、この工程で第３のマスク層１６をＳＴＩ５との境界５ａから一定距離だけ内側にまで形成するのは、埋め込み絶縁膜３のエッチングの際、埋め込み絶縁膜３と一緒に境界５ａ付近のＳＴＩ５がエッチングされてしまうのを回避するためである。【００４６】
また、ここでは、第３のマスク層１６等をマスクにしてＳｉ層４、埋め込み絶縁膜３およびＳｉ基板２をエッチングする際、Ｓｉ基板２を厚さ約１０ｎｍ〜約２０ｎｍだけエッチングするようにしたが、厚さはこれに限定されるものではない。このエッチングにより形成される凹部１７には、後述のようにエピタキシャル成長によってＳ／Ｄ層１１が形成されるので、この段階のエッチングでは、所定領域の埋め込み絶縁膜３が除去されてその下のＳｉ基板２が露出した状態になっていれば足りる。したがって、前述のように必要な応力を発生させることのできるＳ／Ｄ層１１の深さが確保できれば、必要以上に深くＳｉ基板２をエッチングすることを要しない。【００４７】
さらに、ＳＴＩ５によって分離された隣接素子どうしのＳ／Ｄ層１１間の耐圧を確保するためには、Ｓ／Ｄ層１１の下端がＳＴＩ５の下端より浅い位置していることが望ましい。したがって、この工程では、凹部１７をＳＴＩ５よりも浅く形成している。【００４８】
図１１は第１の実施の形態の半導体装置の第５形成工程の要部平面模式図、図１２は図１１のＥ−Ｅ断面模式図である。
凹部１７の形成後は、その凹部１７に、ｎＭＯＳトランジスタの場合にはｎ型ドープＳｉＣを、ｐＭＯＳトランジスタの場合にはｐ型ドープＳｉＧｅをエピタキシャル成長させる。【００４９】
例えばｎ型ドープＳｉＣをエピタキシャル成長させる場合には、モノシラン（ＳｉＨ4）、メタン（ＣＨ4）およびホスフィン（ＰＨ3）を原料に用い、温度約４５０℃〜約５５０℃でエピタキシャル成長を行い、凹部１７にＰ濃度約１×１０20ｃｍ-3〜３×１０20ｃｍ-3のｎ型ドープＳｉＣを成長させる。不純物としてＰに代えてＡｓをドープする場合には、原料にＰＨ3の代わりにアルシン（ＡｓＨ3）を用いる。【００５０】
また、例えばｐ型ドープＳｉＧｅをエピタキシャル成長させる場合には、ＳｉＨ4、モノゲルマン（ＧｅＨ4）およびジボラン（Ｂ2Ｈ6）を原料に用い、温度約４５０℃〜約５５０℃でエピタキシャル成長を行い、凹部１７にＢ濃度約１×１０20ｃｍ-3〜３×１０20ｃｍ-3のｐ型ドープＳｉＧｅを成長させる。【００５１】
なお、このエピタキシャル成長の際、ゲート電極７上およびゲート電極７側壁は、ＳｉＮのゲートキャップ層１５およびサイドウォールスペーサ８によって被覆されているので、ＳｉＣやＳｉＧｅのエピタキシャル成長は起こらない。また、同様に第３のマスク層１６上にもＳｉＣやＳｉＧｅのエピタキシャル成長は起こらない。【００５２】
ｎ型ドープＳｉＣあるいはｐ型ドープＳｉＧｅの形成後は、不純物活性化のため、Ｎ2雰囲気中、温度１０００℃、約１秒間のアニールを行う。それにより、凹部１７内にＳ／Ｄ層１１を形成する。【００５３】
なお、ここでは、ＳｉＣあるいはＳｉＧｅのエピタキシャル成長の前に凹部１７へＳ／Ｄのイオン注入を行ってもよい。すなわち、凹部１７の形成後、ＳｉＣやＳｉＧｅのエピタキシャル成長前に、まず凹部１７のＳｉ基板２にＰやＢ等の所定導電型の不純物のイオン注入を行う。それからその凹部１７にドープしたＳｉＣやＳｉＧｅのエピタキシャル成長を行い、その後に活性化アニールを行う。この方法の場合、例えばＰでは、加速エネルギー約５０ｋｅＶ、ドーズ量約２×１０15ｃｍ-2〜８×１０15ｃｍ-2の条件でイオン注入を行えばよく、例えばＢでは、加速エネルギー約２０ｋｅＶ、ドーズ量約２×１０15ｃｍ-2〜８×１０15ｃｍ-2の条件でイオン注入を行えばよい。このようにドープしたＳｉＣやＳｉＧｅを成長する前にイオン注入を行っておくことにより、Ｓｉ基板２とＳ／Ｄ層１１の間に形成されるヘテロ半導体界面をＳ／Ｄ不純物拡散層中に包含させることができ、ヘテロ界面に起因する接合リーク電流の低減を図ることができる。【００５４】
図１３は第１の実施の形態の半導体装置の第６形成工程の要部平面模式図である。なお、上記図２は図１３のＦ−Ｆ断面模式図である。
Ｓ／Ｄ層１１の形成後は、まず、異方性ドライエッチングによってゲートキャップ層１５および第３のマスク層１６を除去する。そして、全面にスパッタ法でＮｉ膜を形成し、所定温度でのアニールを行い、ゲート電極７表面およびＳ／Ｄ層１１表面にＮｉサリサイド１８を形成する。これにより、図２に示したような構造を有する半導体装置１を得る。【００５５】
なお、ゲートキャップ層１５の除去に異方性ドライエッチングを用いるのは、ＳｉＮのサイドウォールスペーサ８が等方的にエッチングされて大きく膜減りすると、Ｎｉサリサイド１８を形成したときにゲート電極７とＳ／Ｄ層１１との間がＮｉサリサイド１８によって電気的に短絡してしまう可能性が高くなるためである。ただし、異方性ドライエッチングであってもサイドウォールスペーサ８の高さはある程度は減少する。【００５６】
以後は通常の手順に従い、層間絶縁膜やメタル多層配線等を形成すればよい。
次に、第２の実施の形態について説明する。
図１４は第２の実施の形態の半導体装置の要部断面模式図である。【００５７】
第２の実施の形態の半導体装置１ｂは、主にＳＴＩ５の上端がＳ／Ｄ層１１の上端よりも低くなっている点で、上記第１の実施の形態の半導体装置１ａと相違する。
このような構成を有する第２の実施の形態の半導体装置１ｂの形成において、その第１〜第３形成工程は、第１の実施の形態で述べた第１〜第３形成工程（図３〜図８）と同じになる。ここでは第２の実施の形態の半導体装置１ｂの形成方法を、その第４形成工程以降について、図１４および図１５〜図１９を参照して説明する。【００５８】
図１５は第２の実施の形態の半導体装置の第４形成工程の要部平面模式図、図１６は図１５のＧ−Ｇ断面模式図である。
上記図３〜図８に示した形成工程を経てサイドウォールスペーサ８まで形成した後、この第２の実施の形態の第４形成工程においては、まず所定条件で全面エッチングを行い、図１５および図１６に示すように、Ｓｉ層４、埋め込み絶縁膜３および所定深さまでＳｉ基板２を除去して凹部１７を形成する。【００５９】
その際、この第２の実施の形態では、第１の実施の形態で述べた第３のマスク層１６を形成することなく全面エッチングを行う。そのため、マスク層の形成を省略することができ、効率的に凹部１７を形成することが可能になる。ただし、ＳＴＩ５上にマスク層を形成しないため、埋め込み絶縁膜３のエッチング時には埋め込み絶縁膜３の膜厚と同程度の厚さ分ＳＴＩ５もエッチングされ、第１の実施の形態の場合に比べてＳＴＩ５の上端の高さが低くなる点に留意する必要がある。【００６０】
なお、凹部１７を形成する際には、その深さについて、第１の実施の形態で述べたのと同様、Ｓｉ基板２が露出していればその後のエピタキシャル成長が可能である点や、隣接素子間の耐圧を確保する点を考慮する。【００６１】
図１７は第２の実施の形態の半導体装置の第５形成工程の要部平面模式図、図１８は図１７のＨ−Ｈ断面模式図である。
凹部１７の形成後は、第１の実施の形態と同様にして、その凹部１７に、ｎＭＯＳトランジスタの場合にはｎ型ドープＳｉＣを、ｐＭＯＳトランジスタの場合にはｐ型ドープＳｉＧｅをエピタキシャル成長させる。その後、不純物活性化のため、Ｎ2雰囲気中、温度１０００℃、約１秒間のアニールを行い、凹部１７内にＳ／Ｄ層１１を形成する。【００６２】
なお、第１の実施の形態で述べたのと同様、図１５および図１６に示した凹部１７の形成後、エピタキシャル成長前に、凹部１７のＳｉ基板２にＰやＢ等の所定の不純物をイオン注入しておき、それからドープしたＳｉＣやＳｉＧｅのエピタキシャル成長および活性化アニールを行うようにしてもよい。【００６３】
図１９は第２の実施の形態の半導体装置の第６形成工程の要部平面模式図である。なお、上記図１４は図１９のＩ−Ｉ断面模式図である。
Ｓ／Ｄ層１１の形成後は、まず、異方性ドライエッチングによってゲートキャップ層１５を除去する。その際は、サイドウォールスペーサ８も若干エッチングされる。そして、全面にスパッタ法でＮｉ膜を形成し、所定温度でのアニールを行い、ゲート電極７表面およびＳ／Ｄ層１１表面にＮｉサリサイド１８を形成する。【００６４】
以後は通常の手順に従い、層間絶縁膜やメタル多層配線等を形成すればよい。
次に、第３の実施の形態について説明する。
図２０は第３の実施の形態の半導体装置の要部断面模式図である。【００６５】
第３の実施の形態の半導体装置１ｃは、Ｓ／Ｄ層１１間のゲート電極７直下の埋め込み絶縁膜３の下に、Ｓ／Ｄ層１１間のパンチスルーの発生を防止するためのパンチスルーストッパ層２０が形成されている点で、上記第１の実施の形態の半導体装置１ａと相違する。【００６６】
このようなパンチスルーストッパ層２０は、Ｓ／Ｄ層１１間においてポテンシャルバリアとしての役割を果たす。これにより、チャネル長を縮小した場合やある程度深くＳｉ基板２に入り込んだＳ／Ｄ層１１を形成した場合にも、Ｓ／Ｄ層１１間のパンチスルーの発生を抑えることが可能になる。【００６７】
このような構成を有する第３の実施の形態の半導体装置１ｃの形成方法を、図２０および図２１を参照して説明する。
図２１は第３の実施の形態のパンチスルーストッパ層形成工程の要部断面模式図である。【００６８】
パンチスルーストッパ層２０を形成する際には、例えば上記第１の実施の形態の図５および図６に示したようにＳＴＩ５の形成まで行った後、ゲート絶縁膜６の形成前に、図２１に示すように、ＳＴＩ５上にマスク層２１を形成し、形成するＳ／Ｄ層１１の導電型と反対の導電型の不純物を所定の条件でＳｉ基板２にイオン注入することによって形成することができる。【００６９】
例えば、ｎＭＯＳトランジスタの場合には、Ｂを加速エネルギー約６０ｋｅＶ、ドーズ量約２×１０13ｃｍ-2〜８×１０13ｃｍ-2の条件でＳｉ基板２にイオン注入すればよく、ｐＭＯＳトランジスタの場合には、Ｐを加速エネルギー約１５０ｋｅＶ、ドーズ量約２×１０13ｃｍ-2〜８×１０13ｃｍ-2の条件でＳｉ基板２にイオン注入すればよい。【００７０】
パンチスルーストッパ層２０の形成後は、第１の実施の形態の第３形成工程以降（図７〜図１３，図２）と同様の手順で半導体装置１ｃを形成していけばよい。あるいは第１の実施の形態の第３形成工程後（図７，図８）、第２の実施の形態の第４形成工程以降（図１５〜図１９，図１４）と同様の手順で図２０に示した半導体装置１ｃを形成していけばよい。【００７１】
次に、第４の実施の形態について説明する。
図２２は第４の実施の形態の半導体装置の要部断面模式図である。
第４の実施の形態の半導体装置１ｄは、パンチスルーストッパ層３０が、Ｓ／Ｄ層１１間のゲート電極７直下の埋め込み絶縁膜３の下に形成されていると共に、Ｓ／Ｄ層１１の下部と接触しないように形成されている点で、上記第３の実施の形態の半導体装置１ｃと相違する。【００７２】
この第４の実施の形態のパンチスルーストッパ層３０は、第３の実施の形態の場合と同様、ｎＭＯＳトランジスタの場合にはＢ等のｐ型不純物を、ｐＭＯＳトランジスタの場合にはＰ等のｎ型不純物を、それぞれ用い、それらを所定条件でイオン注入して形成される。このとき、Ｓ／Ｄ層１１とパンチスルーストッパ層３０とは反対の導電型である。したがって、Ｓ／Ｄ層１１とパンチスルーストッパ層３０とを離間して形成することにより、Ｓ／Ｄ層１１とパンチスルーストッパ層３０とを接触させて形成した場合に比べ、より寄生容量を低減することが可能になる。【００７３】
このような構成を有する第４の実施の形態の半導体装置１ｄの形成方法を、図２２および図２３を参照して説明する。
図２３は第４の実施の形態のパンチスルーストッパ層形成工程の要部断面模式図である。【００７４】
パンチスルーストッパ層３０を形成する際には、例えば上記第１の実施の形態の図７および図８に示したようにサイドウォールスペーサ８まで形成した後、凹部１７の形成前に、ＳＴＩ５上にマスク層３１を形成し、所定の不純物を所定の条件でＳｉ基板２にイオン注入する。これにより、Ｓｉ基板２内に、ゲート電極７やサイドウォールスペーサ８の直下の領域で浅くそれ以外の領域で深くなるような不純物プロファイルのパンチスルーストッパ層３０が形成されるようになる。【００７５】
イオン注入は、例えば、ｎＭＯＳトランジスタの場合には、Ｂを加速エネルギー約８０ｋｅＶ、ドーズ量約２×１０13ｃｍ-2〜８×１０13ｃｍ-2の条件で行い、ｐＭＯＳトランジスタの場合には、Ｐを加速エネルギー約２００ｋｅＶ、ドーズ量約２×１０13ｃｍ-2〜８×１０13ｃｍ-2の条件で行う。【００７６】
パンチスルーストッパ層３０の形成後は、第１の実施の形態の第４形成工程以降（図９〜図１３，図２）と同様の手順で半導体装置１ｄを形成していけばよい。あるいは第２の実施の形態の第４形成工程以降（図１５〜図１９，図１４）と同様の手順で図２２に示した半導体装置１ｄを形成していけばよい。なお、凹部１７を形成する際には、その下端が、パンチスルーストッパ層３０には達しないがＳｉ基板２には達する位置となるようにすることが望ましい。【００７７】
このほか、図７および図８に示した第３形成工程においてゲート電極７まで形成した後、サイドウォールスペーサ８の形成前に、上記同様にマスク層３１を形成して所定の不純物を所定の条件でイオン注入するようにしても、パンチスルーストッパ層３０の形成は可能である。この場合のイオン注入条件やパンチスルーストッパ層３０の形成後の手順は、サイドウォールスペーサ８の形成後にパンチスルーストッパ層３０を形成する上記の場合と同じにすることができる。【００７８】
次に、第５の実施の形態について説明する。
図２４は第５の実施の形態の半導体装置の要部断面模式図である。
第５の実施の形態の半導体装置１ｅは、パンチスルーストッパ層４０がＳ／Ｄ層１１間のゲート電極７直下の埋め込み絶縁膜３の下にＳ／Ｄ層１１と接触しないように形成されている点については上記第４の実施の形態の半導体装置１ｄと同じであるが、その形成方法が異なる。【００７９】
図２５は第５の実施の形態のパンチスルーストッパ層形成工程の要部断面模式図である。
この第５の実施の形態では、パンチスルーストッパ層４０を形成する際、上記第１の実施の形態の図９および図１０に示したように凹部１７を形成した後、ＳＴＩ５上にマスク層４１を形成し、所定の不純物を所定の条件でＳｉ基板２にイオン注入することにより、パンチスルーストッパ層４０を形成する。その際、イオン注入条件は、第４の実施の形態で述べた条件と同じにすることができる。【００８０】
そして、パンチスルーストッパ層４０の形成後は、適当なマスク層を形成した後、第１の実施の形態の第５形成工程以降（図１１〜図１３，図２）と同様の手順で図２４に示した半導体装置１ｅを形成していけばよい。あるいは第２の実施の形態の第４形成工程（図１５，図１６）後に、同様にしてマスク層４１を形成し、パンチスルーストッパ層４０を形成して、第５形成工程以降（図１７〜図１９，図１４）と同様の手順で半導体装置１ｅを形成していけばよい。【００８１】
このような形成方法によれば、第４の実施の形態に比べ、Ｓ／Ｄ層１１とパンチスルーストッパ層４０との間を広くかつ確実に離間することが可能になる。
次に、第６の実施の形態について説明する。【００８２】
上記第１〜第５の実施の形態では、半導体装置１ａ〜１ｅとしてｎＭＯＳトランジスタまたはｐＭＯＳトランジスタを形成する場合について述べたが、この第６の実施の形態では、ＣＭＯＳを形成する場合について述べる。ここでは、第１の実施の形態で述べた半導体装置１ａの形成方法をＣＭＯＳ形成に適用した場合を例にして説明する。【００８３】
図２６は第６の実施の形態の半導体装置の第１形成工程の要部断面模式図である。
ｐ型のＳｉ基板２、膜厚約１００ｎｍのＳｉＯ2の埋め込み絶縁膜３、および膜厚約５０ｎｍのＳｉ層４からなるＳＯＩ基板を用意した後、その素子分離領域となる部分にトレンチを形成し、全面に膜厚約２５０ｎｍ〜４００ｎｍの高密度プラズマ酸化膜の堆積およびＣＭＰを行って、トレンチにＳＴＩ５を形成する。【００８４】
そして、ｎＭＯＳトランジスタが形成される領域（ｎＭＯＳトランジスタ形成領域）５０ａをレジスト５１で覆い、ｐＭＯＳトランジスタが形成される領域（ｐＭＯＳトランジスタ形成領域）５０ｂにＰをイオン注入し、ｐＭＯＳトランジスタ形成領域５０ｂの埋め込み絶縁膜３の下に、ｎ型拡散層５２を形成する。その後、レジスト５１は除去する。【００８５】
図２７は第６の実施の形態の半導体装置の第２形成工程の要部断面模式図である。
ｐＭＯＳトランジスタ形成領域５０ｂのｎ型拡散層５２の形成後は、ｎＭＯＳトランジスタ形成領域５０ａ、ｐＭＯＳトランジスタ形成領域５０ｂのそれぞれについて、Ｓｉ層４に閾値調整のためのイオン注入を行う。ｎＭＯＳトランジスタ形成領域５０ａには、例えばＢを加速エネルギー約１５ｋｅＶ、ドーズ量約２×１０13ｃｍ-2〜約３×１０13ｃｍ-2の条件でイオン注入し、ｐＭＯＳトランジスタ形成領域５０ｂには、例えばＰを加速エネルギー約４０ｋｅＶ、ドーズ量約２×１０13ｃｍ-2〜約３×１０13ｃｍ-2の条件でイオン注入する。【００８６】
このイオン注入後は、Ｓｉ層４上に膜厚約２ｎｍのＳｉＯＮ膜を形成し、その上に膜厚約１００ｎｍの多結晶シリコンおよび膜厚約１０ｎｍのＳｉＮ膜を順に堆積して、ｎＭＯＳトランジスタ形成領域５０ａ、ｐＭＯＳトランジスタ形成領域５０ｂにそれぞれ所定条件のイオン注入を行う。ｎＭＯＳトランジスタ形成領域５０ａには、例えばＰをドーズ量約８×１０15ｃｍ-2の条件でイオン注入し、ｐＭＯＳトランジスタ形成領域５０ｂには、例えばＢをドーズ量約８×１０15ｃｍ-2の条件でイオン注入する。【００８７】
その後は異方性エッチングを行い、ｎＭＯＳトランジスタ形成領域５０ａ、ｐＭＯＳトランジスタ形成領域５０ｂにそれぞれゲート絶縁膜６ａ，６ｂ、ゲート電極７ａ，７ｂおよびゲートキャップ層１５ａ，１５ｂを形成する。【００８８】
ゲート電極７ａ，７ｂおよびゲートキャップ層１５ａ，１５ｂの形成後は、ｎＭＯＳトランジスタ形成領域５０ａ、ｐＭＯＳトランジスタ形成領域５０ｂのそれぞれについて、それらをマスクにしてＳｉ層４に対しイオン注入を行い、Ｓ／Ｄエクステンション領域１０ａ，１０ｂを形成する。ｎＭＯＳトランジスタ形成領域５０ａには、例えばＡｓをドーズ量約６×１０14ｃｍ-2の条件でイオン注入し、ｐＭＯＳトランジスタ形成領域５０ｂには、例えばＢをドーズ量約６×１０14ｃｍ-2の条件でイオン注入する。【００８９】
その後、全面に膜厚約３０ｎｍのＳｉＮ膜を堆積して異方性エッチングを行うことにより、ゲート電極７ａとゲートキャップ層１５ａの側壁、ゲート電極７ｂとゲートキャップ層１５ｂの側壁に、それぞれサイドウォールスペーサ８ａ，８ｂを形成する。【００９０】
図２８は第６の実施の形態の半導体装置の第３形成工程の要部断面模式図である。
サイドウォールスペーサ８ａ，８ｂの形成後は、全面に膜厚約１０ｎｍのＳｉＮ膜を堆積し、それをまずレジストマスクを用いてｐＭＯＳトランジスタ形成領域５０ｂに残るように、すなわちｎＭＯＳトランジスタ形成領域５０ａが開口するようにエッチングを行い、マスク層５３を形成する。ただし、ｎＭＯＳトランジスタ領域５０ａでは、それを画定しているＳＴＩ５より内側の領域が開口するようにマスク層５３を形成する。【００９１】
そして、このマスク層５３、およびゲートキャップ層１５ａ並びにサイドウォールスペーサ８ａをマスクにして、Ｓｉ層４および埋め込み絶縁膜３さらに所定深さまでＳｉ基板２のエッチングを行い、ｎＭＯＳトランジスタ領域５０ａに凹部１７ａを形成する。なお、凹部１７ａの形成の際は、まずＳｉ層４をＨＢｒとＯ2の混合ガスをエッチャントとして異方性ドライエッチングし、次に埋め込み絶縁膜３をＣＦ4をエッチャントとして異方性ドライエッチングし、最後にＨＢｒとＯ2の混合ガスをエッチャントとして異方性ドライエッチングする。すなわち凹部１７ａを形成する際にゲート電極７ａ上、ゲート電極７ａ側壁に接する部分、および少なくともＳｉ層４上に形成された他の半導体装置のＳ／Ｄ層の一部をマスク層５３により被覆し、Ｓｉ層４、埋め込み絶縁膜３、およびＳｉ基板２のいずれともエッチング耐性が異なるようなマスク層５３を用いてエッチングを行っている。【００９２】
図２９は第６の実施の形態の半導体装置の第４形成工程の要部断面模式図である。
凹部１７ａの形成後は、ＳｉＨ4、ＣＨ4およびＰＨ3等を原料に用いた温度約４５０℃〜約５５０℃でのエピタキシャル成長を行い、その凹部１７ａにＰ濃度約１×１０20ｃｍ-3〜３×１０20ｃｍ-3のｎ型ドープＳｉＣ層５４を形成する。その後、マスク層５３は除去する。【００９３】
図３０は第６の実施の形態の半導体装置の第５形成工程の要部断面模式図である。
ｎ型ドープＳｉＣ層５４の形成後は、全面に膜厚約１０ｎｍのＳｉＮ膜を堆積し、ｐＭＯＳトランジスタ形成領域５０ｂのＳＴＩ５より内側の領域が開口するようにエッチングを行い、マスク層５５を形成する。そして、このマスク層５５、およびゲートキャップ層１５ｂ並びにサイドウォールスペーサ８ｂをマスクにして、Ｓｉ層４および埋め込み絶縁膜３さらに所定深さまでＳｉ基板２のエッチングを行い、ｐＭＯＳトランジスタ領域５０ｂに凹部１７ｂを形成する。なお、凹部１７ｂを形成する際のエッチングは、ｎＭＯＳトランジスタ形成領域５０ａの凹部１７ａを形成する場合と同条件で行うことができる。【００９４】
図３１は第６の実施の形態の半導体装置の第６形成工程の要部断面模式図である。
凹部１７ｂの形成後は、ＳｉＨ4、ＧｅＨ4およびＢ2Ｈ6を原料に用いた温度約４５０℃〜約５５０℃でのエピタキシャル成長を行い、その凹部１７ｂにＢ濃度約１×１０20ｃｍ-3〜３×１０20ｃｍ-3のｐ型ドープＳｉＧｅ層５６を形成する。【００９５】
図３２は第６の実施の形態の半導体装置の第７形成工程の要部断面模式図である。
ｐ型ドープＳｉＧｅ層５６の形成後は、マスク層５５を除去し、Ｎ2雰囲気中、温度１０００℃、約１秒間の活性化アニールを行う。これにより、ｎＭＯＳトランジスタ形成領域５０ａのｎ型ドープＳｉＣ層５４およびｐＭＯＳトランジスタ形成領域５０ｂのｐ型ドープＳｉＧｅ層５６に含まれる不純物を活性化させ、ｎＭＯＳトランジスタ形成領域５０ａ、ｐＭＯＳトランジスタ形成領域５０ｂにそれぞれＳ／Ｄ層１１ａ，１１ｂを形成する。【００９６】
なお、ここでは、ＳｉＣあるいはＳｉＧｅのエピタキシャル成長時に所定の不純物をドープするようにしたが、凹部１７ａ，１７ｂの形成後、エピタキシャル成長前に、凹部１７ａ，１７ｂのＳｉ基板２にそれぞれＰ，Ｂをイオン注入しておき、それからドープしたＳｉＣやＳｉＧｅのエピタキシャル成長と活性化アニールを行うようにしてもよい。その場合、例えばＰでは、加速エネルギー約５０ｋｅＶ、ドーズ量約２×１０15ｃｍ-2〜８×１０15ｃｍ-2の条件でイオン注入すればよく、例えばＢでは、加速エネルギー約２０ｋｅＶ、ドーズ量約２×１０15ｃｍ-2〜８×１０15ｃｍ-2の条件でイオン注入すればよい。【００９７】
Ｓ／Ｄ層１１ａ，１１ｂの形成後は、第１の実施の形態で述べたのと同様にしてＮｉサリサイドを形成し、通常の手順に従って層間絶縁膜やメタル多層配線等を形成することにより、ＣＭＯＳを完成する。【００９８】
なお、ここでは第１の実施の形態の形成方法をＣＭＯＳ形成に適用した場合を例にして述べたが、勿論、これと同様に第２〜第５の実施の形態で述べた形成方法をＣＭＯＳ形成に適用することも可能である。【００９９】
以上説明したように、Ｓｉ基板２上に埋め込み絶縁膜３を介して薄いＳｉ層４が形成されたＳＯＩ基板を用いてＭＯＳトランジスタを形成する際、Ｓｉ結晶と格子定数が異なる結晶構造のＳ／Ｄ層１１，１１ａ，１１ｂを、凹部１７，１７ａ，１７ｂにおいて露出するＳｉ基板２およびＳｉ層４の表面からのエピタキシャル成長によって形成する。その結果、Ｓｉ層４と埋め込み絶縁膜３を貫通してＳｉ基板２に達し、Ｓｉ基板２およびＳｉ層４と異なる格子定数のＳ／Ｄ層１１，１１ａ，１１ｂが形成されるようになる。【０１００】
このような形成方法によれば、Ｓ／Ｄ層１１，１１ａ，１１ｂを少なくともＳＯＩ基板表面からその支持基板であるＳｉ基板２に達する厚さとすることができるので、チャネルに充分な応力を発生させて、キャリア移動度の向上を図ることができる。また、チャネルは薄いＳｉ層４に形成されるため、ゲート電極７，７ａ，７ｂによる制御が精度良く行え、短チャネル効果の抑制を図ることができる。したがって、高速で高性能な半導体装置１ａ〜１ｅが得られる。【０１０１】
なお、以上の説明において述べた形成条件等は一例であって、条件は、形成する半導体装置の要求特性等に応じ、任意に変更可能である。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【０１０２】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ  半導体装置
２  Ｓｉ基板
３  埋め込み絶縁膜
４  Ｓｉ層
５  ＳＴＩ
５ａ  境界
６，６ａ，６ｂ  ゲート絶縁膜
７，７ａ，７ｂ  ゲート電極
８，８ａ，８ｂ  サイドウォールスペーサ
９  チャネル領域
１０，１０ａ，１０ｂ  Ｓ／Ｄエクステンション領域
１１，１１ａ，１１ｂ  Ｓ／Ｄ層
１２  第１のマスク層
１３  第２のマスク層
１４  トレンチ
１５，１５ａ，１５ｂ  ゲートキャップ層
１６  第３のマスク層
１７，１７ａ，１７ｂ  凹部
１８  Ｎｉサリサイド
２０，３０，４０  パンチスルーストッパ層
２１，３１，４１，５３，５５  マスク層
５０ａ  ｎＭＯＳトランジスタ形成領域
５０ｂ  ｐＭＯＳトランジスタ形成領域
５１  レジスト
５２  ｎ型拡散層
５４  ｎ型ドープＳｉＣ層
５６  ｐ型ドープＳｉＧｅ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【手続補正書】
【提出日】平成19年11月28日(2007.11.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に埋め込み絶縁膜を介して薄膜半導体層が形成された基板を用いた半導体装置において、
前記薄膜半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側にあって、前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達し、前記薄膜半導体層と格子定数の異なる結晶構造を有するソース／ドレイン層と、
を有することを特徴とする半導体装置。
【請求項２】
前記ゲート電極および前記ソース／ドレイン層は、前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達するように形成された素子分離絶縁膜によって画定された素子領域に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記素子分離絶縁膜は、下端が前記ソース／ドレイン層の下端より深い位置になるように形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ゲート電極直下の前記半導体基板内で前記ソース／ドレイン層に挟まれた領域に、前記半導体基板に含まれた前記ソース／ドレイン層と反対導電型の不純物の濃度より高濃度の前記反対導電型の不純物を含む不純物層を有していることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記不純物層は、前記ゲート電極直下の前記半導体基板内で前記ソース／ドレイン層に挟まれた領域に前記ソース／ドレイン層と離間されて設けられていることを特徴とする請求項４記載の半導体装置。
【請求項６】
半導体基板上に埋め込み絶縁膜を介して薄膜半導体層が形成された基板を用いた半導体装置の製造方法において、
前記薄膜半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達する凹部を形成する工程と、
前記凹部に前記薄膜半導体層と格子定数の異なる結晶構造を有するソース／ドレイン層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記薄膜半導体層と前記埋め込み絶縁膜を貫通して前記半導体基板に達するように素子分離絶縁膜を形成する工程を有し、
前記ゲート電極を形成する工程においては、
前記素子分離絶縁膜の形成後、前記素子分離絶縁膜によって画定された素子領域に、前記薄膜半導体層上に前記ゲート絶縁膜を介して前記ゲート電極を形成し、
前記凹部を形成する工程においては、
前記素子領域の前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達する前記凹部を形成する、
ことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記半導体基板に含まれた前記ソース／ドレイン層と反対導電型の不純物の濃度より高濃度の前記反対導電型の不純物を前記薄膜半導体層側から前記半導体基板にイオン注入して、前記半導体基板と前記埋め込み絶縁膜との界面近傍の領域に不純物層を形成する工程を有し、
前記不純物層を形成する工程後に、
前記薄膜半導体層上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程と、
前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達する前記凹部を形成する工程と、
前記凹部に前記薄膜半導体層と格子定数の異なる結晶構造を有する前記ソース／ドレイン層を形成する工程と、
を有することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記薄膜半導体層上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程後に、
前記半導体基板に含まれた前記ソース／ドレイン層と反対導電型の不純物の濃度より高濃度の前記反対導電型の不純物を前記薄膜半導体層側から前記半導体基板にイオン注入して、前記ゲート電極の直下の前記半導体基板と前記埋め込み絶縁膜との界面近傍を含む領域に不純物層を形成する工程を有し、
前記不純物層を形成する工程後に、
前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達する前記凹部を形成する工程と、
前記凹部に前記薄膜半導体層と格子定数の異なる結晶構造を有する前記ソース／ドレイン層を形成する工程と、
を有することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極の両側に前記薄膜半導体層および前記埋め込み絶縁膜を貫通して前記半導体基板に達する前記凹部を形成する工程後に、
前記半導体基板に含まれた前記ソース／ドレイン層と反対導電型の不純物の濃度より高濃度の前記反対導電型の不純物を前記薄膜半導体層側から前記半導体基板にイオン注入して、前記ゲート電極の直下の前記半導体基板と前記埋め込み絶縁膜との界面近傍を含む領域に不純物層を形成する工程を有し、
前記不純物層を形成する工程後に、
前記凹部に前記薄膜半導体層と格子定数の異なる結晶構造を有する前記ソース／ドレイン層を形成する工程を有することを特徴とする請求項６記載の半導体装置の製造方法。
【国際調査報告】
2007034553.tif 000038
2007034553.tif 000039
2007034553.tif 000040
2007034553.tif 000041