【事件の表示】
　特願２０１７−５０４９６９「光電変換素子、光電変換装置、光電変換素子の製造方法および光電変換装置の製造方法」拒絶査定不服審判事件〔平成２８年　９月１５日国際公開、ＷＯ２０１６／１４３５４７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２０１６年２月２６日（優先権主張２０１５年３月６日）を国際出願日とする出願であって、以降の手続は次のとおりである。
平成２９年　９日　５日　手続補正
令和　元年　９日　５日　拒絶理由通知（同年同月１０日発送）
令和　２年　１月　９日　手続補正・意見書提出
　　　同年　２月　６日　拒絶査定（同年同月１２日謄本送達）
　　　同年　５月１２日　審判請求・手続補正
第２　補正の却下の決定
　令和２年５月１２日にされた手続補正（以下「本件補正」という。）を却下する。
［理由］
１　本件補正の内容
　本件補正は、特許請求の範囲を補正するものであり、本件補正の前後で特許請求の範囲の請求項１は以下のとおりである（下線は当審で付加。以下同様。）。
〈補正前〉
「【請求項１】
　第１導電型または第２導電型の半導体基板と、
　前記半導体基板の一方の面側の第１導電型非晶質半導体膜と、
　前記半導体基板の前記一方の面側の第２導電型非晶質半導体膜と、
　前記第１導電型非晶質半導体膜上の第１電極と、
　前記第２導電型非晶質半導体膜上の第２電極と、
　前記半導体基板の前記一方の面側を覆う絶縁層と、を備え、
　前記絶縁層には、前記第１電極との電気的な接続および前記第２電極との電気的な接続を図るための開口が設けられており、
　前記絶縁層は前記第１電極および前記第２電極の前記半導体基板側とは反対側に設けられており、
　前記第１電極と前記第２電極との間に前記絶縁層が位置している、光電変換素子。」
〈補正後〉
「【請求項１】
　第１導電型または第２導電型の半導体基板と、
　前記半導体基板の一方の面側の第１導電型非晶質半導体膜と、
　前記半導体基板の前記一方の面側の第２導電型非晶質半導体膜と、
　前記第１導電型非晶質半導体膜上の第１電極と、
　前記第２導電型非晶質半導体膜上の第２電極と、
　前記半導体基板の前記一方の面側を覆う絶縁層と、を備え、
　前記絶縁層には、前記第１電極との電気的な接続および前記第２電極との電気的な接続を図るための開口が設けられており、
　前記絶縁層は前記第１電極および前記第２電極の前記半導体基板側とは反対側に設けられており、
　前記第１電極と前記第２電極との間に前記絶縁層が位置して
おり、
　前記絶縁層が、隣り合う前記第１電極と前記第２電極のそれぞれの表面の一部を覆って
２　補正事項の整理
　本件補正の、請求項１についての補正事項は以下のとおりである。
〈補正事項〉
　補正前の請求項１の「前記第１電極と前記第２電極との間に前記絶縁層が位置している、」を、補正後の請求項１の「前記第１電極と前記第２電極との間に前記絶縁層が位置しており、前記絶縁層が、隣り合う前記第１電極と前記第２電極のそれぞれの表面の一部を覆っている、」と補正すること。
３　補正の目的の適否及び新規事項の追加の有無についての検討
（１）補正の目的について
　前記補正事項は、補正前の「絶縁層」について、「隣り合う前記第１電極と前記第２電極のそれぞれの表面の一部を覆っている」ものとして、技術的に限定するものである。
　よって、前記補正事項は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
（２）新規事項の追加の有無について
　前記補正事項に係る事項は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下「当初明細書等」という。）の図１及び図２等に記載されているといえる。
　よって、前記補正事項は、当初明細書等の全ての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではなく、特許法第１７条の２第３項に規定する要件を満たすものである。
（３）小括
　上記のとおり、本件補正は、特許請求の範囲の減縮を目的とするものを含むから、以下においては、本件補正後の特許請求の範囲に記載された発明が、特許出願の際独立して特許を受けることができるものか（特許法１７条の２第６項において準用する同法１２６条７項に規定する独立特許要件を満たすか）どうかについて検討する。
４　独立特許要件についての検討
（１）本願補正発明
　本件補正後の請求項１に係る発明は、以下のとおりのものである（再掲。以下「本願補正発明」という。）。
「【請求項１】
　第１導電型または第２導電型の半導体基板と、
　前記半導体基板の一方の面側の第１導電型非晶質半導体膜と、
　前記半導体基板の前記一方の面側の第２導電型非晶質半導体膜と、
　前記第１導電型非晶質半導体膜上の第１電極と、
　前記第２導電型非晶質半導体膜上の第２電極と、
　前記半導体基板の前記一方の面側を覆う絶縁層と、を備え、
　前記絶縁層には、前記第１電極との電気的な接続および前記第２電極との電気的な接続を図るための開口が設けられており、
　前記絶縁層は前記第１電極および前記第２電極の前記半導体基板側とは反対側に設けられており、
　前記第１電極と前記第２電極との間に前記絶縁層が位置しており、
　前記絶縁層が、隣り合う前記第１電極と前記第２電極のそれぞれの表面の一部を覆っている、光電変換素子。」
（２）刊行物等に記載された発明
ア　引用例１：　特表２００８−５２９２６５号公報
（ア）原査定の理由に引用され、本願の優先日前に日本国内において頒布された刊行物である、特表２００８−５２９２６５号公報（以下「引用例１」という。）には、図とともに、以下の記載がある。
ａ
「【０００１】
　本発明は、ヘテロ接合およびインターディジタル構造がデバイスの半導体層に配置されている半導体デバイス、およびこれの製造方法に関する。そのようなデバイスは、例えば、ヘテロ接合を一体化したインターディジタル構造を有する太陽電池であってもよく、この方法は、この型の太陽電池を薄い層のシリコンの上に製造するのに特に適している。」
ｂ
「【００６４】
　図1Aを参照すると、本発明に従った、ヘテロ接合とインターディジタル構造を有する半導体デバイス100の例の断面が示されている。
半導体デバイス100は、結晶半導体基板1の少なくとも1つの表面3に、少なくとも1つの第1のアモルファス半導体領域6を備えている。この第1の領域6は、第1の導電型にドープされている。また、半導体基板1は、表面3に、少なくとも1つの第2のアモルファス半導体領域7a、7bを備えている。この第2の領域7a、7bは、第1の導電型と反対の第2の導電型にドープされている。これらのアモルファス半導体領域6、7a、7bは、インターディジタル構造を形成している。この例では、半導体デバイス100は、太陽電池である。
【００６５】
　半導体デバイス100は、この例では薄い層であると見なされる半導体基板1を備える。この半導体1は、例えば、単結晶シリコンか多結晶シリコンであってもよい。半導体デバイス100の製造プロセス中に強い熱的制約がなければ、シリコンの電流キャリアのライフタイムは変わらないので、超高品質シリコンを使用する必要はない。薄い層の半導体基板1の厚さは、例えば、10マイクロメータから数100マイクロメータであってもよい。
半導体基板1は、ある特定の導電型であってもよい。図1Aに示された例では、半導体基板1はN型である。
【００６６】
　
半導体基板1は表面3を備え、この表面3は、この例では、太陽電池の裏面の側にある。半導体基板1は、表面3の反対側の他の表面2を含み、この表面2は、太陽電池の前面の側にある。光に曝されるのが太陽電池の前面である。
【００６７】
　半導体基板1は、表面3に、第1の導電型にドープされた少なくとも1つの第1のアモルファス半導体領域6を備えている。図1Aに示された例では、半導体基板1は、表面3に、ただ1つの第1の領域6を備える。この第1の領域6は、例えば、Nドープアモルファスシリコンである。第1のアモルファス半導体領域6の厚さは、例えば、おおよそ数ナノメートルから数10ナノメートルであってもよい。第1のアモルファス半導体領域6は、半導体基板1との良好な界面を実現するように漸変的にドープされてもよい(基板1の表面3の近くで最低のドーピング)。
【００６８】
　また、半導体基板1は、表面3に、第1の導電型と反対の第2の導電型にドープされた少なくとも1つの第2のアモルファス領域7a、7bを備える。図1Aに示された例では、半導体基板1は、表面3に、第1の領域6の両側に形成された2つの第2の領域7a、7bを有している。これら2つの第2の領域7a、7bは、Pドープアモルファスシリコンから作られていると考えられる。第2のアモルファス半導体領域7a、7bの厚さは、例えば、おおよそ数ナノメートルから数10ナノメートルであってもよい。第2のアモルファス半導体領域7a、7bは、半導体基板1との良好な界面を実現するように漸変的にドープされてもよい(基板1の表面3の近くで最低ドーピング)。第1の領域6の厚さは、第2の領域7a、7bの厚さと異なっていてもよい。
【００６９】
　図1Cに示されるように、真性半導体領域21a、21b、21cが、アモルファス半導体領域6、7a、7bと基板1の表面3との間に配置されてもよい。これらの領域21a、21b、21cは、基板1との良好な界面を実現して基板1の表面3のレベルでの再結合を防止することを可能にする。
【００７０】
　
アモルファス半導体領域6、7a、7b間に、誘電体領域8a、8b、8c、8dが挿入される。これらの誘電体領域8a、8b、8c、8dは、異なる導電型を有する2つのアモルファス半導体領域間の絶縁を実現する役割を有している。これらの誘電体領域は、これら2つの領域間の短絡を防止することを可能にする。
【００７１】
　
第1のアモルファス半導体領域6は、少なくとも1つの第1のメタライゼーション部分9に接続されている。このメタライゼーション部分9は、半導体デバイス100の第1の接続電極である。第1のメタライゼーション部分9は、少なくとも部分的に、第1のアモルファス半導体領域6を覆っている。
【００７２】
　同様に、
第2のアモルファス半導体領域7a、7bは、少なくとも1つの第2のメタライゼーション部分10a、10bに接続されている。図1Aに示された例では、2つの第2のメタライゼーション部分10a、10bは、2つの第2の領域7a、7bにそれぞれ接続され、少なくとも部分的にこれらの領域を覆っている。第2のメタライゼーション部分10a、10bは、互いに接続され、半導体デバイス100の第2の接続電極を形成する。
【００７３】
　メタライゼーション部分9、10a、10bとアモルファス半導体領域6、7a、7bとの間のより優れた接触抵抗率を保証するために、メタライゼーション部分9、10a、10bとアモルファス半導体領域6、7a、7bとの間に導電性熱酸化物部分19、20a、20bが挿入されてもよい。図1Cにおいて、第1の導電性熱酸化物部分19は、第1のメタライゼーション部分9と第1のアモルファス半導体領域6の間に位置付けされている。それぞれ、2つの導電性熱酸化物部分20a、20bは、第2のメタライゼーション部分10a、10bと第2のアモルファス半導体領域7a、7bの間に位置付けされている。これらの導電性熱酸化物部分19、20a、20bは、例えば、酸化インジウム錫または酸化亜鉛から作られてもよい。
【００７４】
　
メタライゼーション部分9、10a、10bの各々は、また、アモルファスシリコン領域6、7a、7bに隣接した絶縁領域8a、8b、8c、8dと接触していてもよい。
【００７５】
　メタライゼーション部分9、10a、10bは、銀などの貴金属をベースにしてもよく、またはアルミニウムをベースにしてもよい。
【００７６】
　半導体基板1は、表面3の反対側の他の表面2に、表面パッシベーション層4を備える。この表面パッシベーション層4は、電流キャリアを半導体基板1の表面3の方へ押しのけることを可能にする。この表面パッシベーション層4は、例えば、真性アモルファスシリコンまたは特定の導電型にドープされたアモルファスシリコンから作られてもよい。ヘテロ接合技術によって、特に薄いシリコンに適した非常に優れた表面パッシベーション層を使用することが可能になる。
【００７７】
　表面パッシベーション層4は、反射防止層5で覆われている。この反射防止層5は、最大数の光子が半導体基板1を貫通することができるようにし、かつこれらが出て行かないようにする。反射防止層5は、例えば、シリコン窒化物から作られてもよく、または、フッ化マグネシウムまたは硫化亜鉛などのこれまでこの機能のために使用された他の材料から作られてもよい。
【００７８】
　図1Bに示されるように、メタライゼーション部分9、10a、10bは、各々、指形を形成している。
絶縁領域8a、8b、8c、8dは、第2のメタライゼーション部分10a、10bを第1のメタライゼーション部分9から隔離している。このように形成された構造は、インターディジタル構造である。
ｃ
　ここで、図１Ａは以下のものである。
（イ）引用発明
　以上を総合すると、引用例１には、図１Ａに示されるものについて、以下の発明が記載されているものと認められる（以下「引用発明」という。）。
「太陽電池100であって、
　半導体基板1の少なくとも1つの表面3に、少なくとも1つの第1のアモルファス半導体領域6を備え、第1の領域6は、第1の導電型にドープされており、
　また、半導体基板1は、表面3に、少なくとも1つの第2のアモルファス半導体領域7a、7bを備え、第2の領域7a、7bは、第1の導電型と反対の第2の導電型にドープされており、
　これらのアモルファス半導体領域6、7a、7bは、インターディジタル構造を形成しているものであり、（段落【００６４】）
　半導体基板1は、ある特定の導電型であってもよく、例えば、半導体基板1はN型であり、（段落【００６５】）
　半導体基板1は表面3を備え、この表面3は、太陽電池の裏面の側にあり、半導体基板1は、表面3の反対側の他の表面2を含み、この表面2は、太陽電池の前面の側にあって、光に曝されるのが太陽電池の前面であり、（段落【００６６】）
　アモルファス半導体領域6、7a、7b間に、誘電体領域8a、8b、8c、8dが挿入され、これらの誘電体領域8a、8b、8c、8dは、異なる導電型を有する2つのアモルファス半導体領域間の絶縁を実現する役割を有しており、（段落【００７０】）
　第1のアモルファス半導体領域6は、少なくとも1つの第1のメタライゼーション部分9に接続されており、このメタライゼーション部分9は、太陽電池100の第1の接続電極であり、第1のメタライゼーション部分9は、少なくとも部分的に、第1のアモルファス半導体領域6を覆っており、（段落【００７１】）
　第2のアモルファス半導体領域7a、7bは、少なくとも1つの第2のメタライゼーション部分10a、10bに接続されており、2つの第2のメタライゼーション部分10a、10bは、2つの第2の領域7a、7bにそれぞれ接続され、少なくとも部分的にこれらの領域を覆っており、半導体デバイス100の第2の接続電極を形成するものであり、（段落【００７２】）
　メタライゼーション部分9、10a、10bの各々は、また、アモルファスシリコン領域6、7a、7bに隣接した絶縁領域8a、8b、8c、8dと接触していてもよく、（段落【００７４】）
　絶縁領域8a、8b、8c、8dは、第2のメタライゼーション部分10a、10bを第1のメタライゼーション部分9から隔離しているものである、（段落【００７８】）
太陽電池100。」
イ　引用例２：国際公開第２０１３／１４０３２５号
（ア）原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布された刊行物又は電気通信回線を通じて公衆に利用可能となったものである、国際公開第２０１３／１４０３２５号（以下「引用例２」という。）には、図とともに、以下の記載がある（日本語訳は、引用例２のファミリー文献である特表２０１５−５１２５６３号公報を参照して当審で作成した。）。
ａ
「The present invention relates to cost effective production methods of high efficiency silicon based back-contacted back-junction solar panels and solar panels made by the method.」（１ページ４〜６行）
（日本語訳：本発明は、高効率のシリコンベースの背面接触背面接合ソーラーパネルの費用効率が高い製造方法及びその方法によって作られたソーラーパネルに関する。）
ｂ
「The invention is based on the realization that the conversion efficiency of silicon based solar cells will be enhanced by employing back side electric contacts of which the contact area between the emitter and base regions of the silicon solar cell is obtained by a relatively large number of fingers and ribbons to enable short current paths, where each finger or ribbon has a relatively large surface area to minimize resistive losses and at the same time has relatively small contact areas with the semiconductor to minimize recombination of charges.」（５ページ１２〜１８行）
（日本語訳：
本発明は、短い電流通路を可能にする比較的大きな数のフィンガー及びリボンによってシリコン太陽電池のエミッタ及びベース領域の間の接触面積が得られる背面電気接触を使用することによってシリコンベースの太陽電池の変換効率が増加されるという事実に基づき
ｃ
「
Interdigitated emitter and base regions
The term multiplicity of alternating rectangular emitter- and base regions as used herein means that on the back-side of each of the stratified layered solar silicon wafers, there is removed a set of rectangular sections of the emitter layer to expose the underlying base layer of the wafer as shown in Figure 1 a) and 1 b). As may be seen from Figure 1 a), the silicon wafer has three layers, the front surface field layer 4, a base layer 5 and an emitter layer 6 of which regular sections are removed to form back-side areas 7 where the base layer 5 is exposed. From Figure 1 b) it is seen that the removed portions of the emitter layer 6 are equidistant and rectangular such that there are formed an equal number of equal sized emitter and base regions on the back-side of the silicon wafer. The figures illustrate a total of four emitter 6 and four base 7 regions. The number of four is chosen only for illustrating purposes, real life solar cells may have many more of these areas. From Figure 1 b) it is seen that the removed portions of the third layer 6 are rectangular and extends over the entire width of the wafer 1 such that there are formed an equal numbered multiplicity of equidistant, parallel, interdigitated, and rectangular P- and N-type doped silicon regions on the back-side of each solar cell. It is advantageous, but not mandatory, to form an equal numbered multiplicity of P-type and N-type doped regions on the solar cells, there may be applied solar cells having an unequal number of P-type and N-type doped regions in this multiplicity. However, it is advantageous to apply wafers having an equal numbered multiplicity of a number n of P-type and a number n of N-type doped regions, where n is a number resulting in a pitch (distance between two adjacent emitter regions or two adjacent base regions) in one of the following ranges; from 0.1 to 5 mm, from 0.2 to 4 mm, from 0.3 to 3 mm, or 0.5 to 2 mm. The number n corresponds to the number of regions of one type polarity in the multiplicity, and will thus typically be in the range from 75 to 500. The Figures give the impression that the width of the emitter- and base regions of the multiplicity of alternating rectangular emitter- and base regions are equal. This is not to be interpreted as a limitation of the invention. In practice, it may be advantageous to have emitter regions covering 70 - 80 % of the pitch, i.e. that the emitter region is wider that the base region. The invention may apply emitter regions covering any known or conceivable percentage of the pitch.」（８ページ７〜３８行）
（日本語訳：（インターデジタルなエミッタ領域及びベース領域）
　本明細書で使用される“多数の交互の長方形のエミッタベース領域”という用語は、積層構造の層状のソーラーシリコンウエハの各々の背面において、図１（ａ）及び図１（ｂ）に示されるようなウエハの下層のベース層を露出するために除去されたエミッタ層の一組の長方形の部分があることを意味する。図１（ａ）から明らかなように、
シリコンウエハは、前面フィールド層４、ベース層５及び、ベース層５が露出される背面領域７から規則的な部分が除去されているエミッタ層６である３つの層を有する
第３の層６の除去された部分が、長方形であり、ウエハ１の幅全体にわたって延長し、各太陽電池の背面に、多数の等しい数の、等距離で平行でインターデジタルな長方形のＰ及びＮ型ドーピングシリコン領域が形成されるようなものであることが分かる。太陽電池に多数の等しい数のＰ型及びＮ型ドーピング領域を形成することが有利であるが、必須ではなく、等しくない数のこの多数のＰ型及びＮ型ドーピング領域を有する太陽電池を適用することもできる
ｄ
「
Back-side surface passivation
The back-side of the wafers, should however be surface passivated by deposition of a 1 - 50 nm thick continuous amorphous silicon layer covering the entire back side of the wafers. Any known or conceivable method for depositing a thin layer of amorphous silicon on a silicon semiconductor surface may be applied. The techniques required to obtain these process steps are well established in the photovoltaic industry and need no further description.
The amorphous silicon layer may advantageously have a thickness in the range of 1 - 50 nm. Any known or conceivable method for depositing a thin layer of amorphous silicon on a silicon surface may be applied. Deposition of a-Si films by CVD is well known to a person skilled in the art and needs no further description.
　・・・（中略）・・・
First insulation layer
After formation of the back-side surface passivation, a first insulation layer is deposited onto the amorphous silicon layer, alternatively onto the SiNx-layer. The function of this first insulation layer is to be an electric insulation preventing the subsequently deposited metal layer from short-circuiting the solar cell and to act as a printing mask which defines the areas where the subsequently deposited metal layer is to obtain electric contact with the P- and N-type regions (base and emitter regions) of the solar cells, i.e. the terminals or fingers of each solar cell. The contact areas of the emitter and base regions of the silicon wafer may advantageously have small surface areas to reduce the charge carrier recombination and at the same time allow formation of multiple electrical contact points between the fingers and the module current collectors (the ribbons), to obtain short current paths in the solar cell and thus low resistive current losses.
 This may simply and effectively be obtained by aligning and attaching the rectangular semi- finished solar cells in a regular rectangular grid onto the module front substrate such that both the P-type regions and the N-type regions of adjacent cells defines linear segments in one transverse direction of the major surface of the module front substrate, and by patterning the first insulation layer such that it obtains relatively thin and rectangular elongated voids running in parallel and aligned above the centre of each P- and N-type region of each solar cell of the solar module. This is illustrated schematically in Figure 2 a) and b) which illustrates the same embodiment as shown in Figure 1 a) and b), but which have been given a continuous thin layer 9 of amorphous silicon and a patterned layer 10 having voids 1 1 over the centre of each base region 7 and emitter region 6, both layers are made to cover the entire back-side of the wafer 1 except for the voids 1 1 in layer 10. The continuous layer 9 is the amorphous silicon and the patterned layer 10 is the first insulation layer. Figure 2b illustrates the embodiment of Figure 2a as seen from above, and the rectangular elongated form of the voids 1 1 is seen to extend from one side edge of the wafer to the other. Each void 1 1 forms areas where the amorphous layer 9 is exposed.
　・・・（中略）・・・
Finger conductors
The finger conductors may be formed by depositing a metallic phase (layer) onto the entire back-side of the wafer and then patterned to define rectangular elongated fingers which collect the current from the emitter- and base regions of the cell. Alternatively, the finger conductors may be formed directly by depositing a patterned metallic phase.
The patterning of the metallic phase into the rectangular finger conductors may advantageously be such that it defines finger conductors which extend over the entire depth of the wafers and which are aligned in parallel more or less directly above the centre axis of their corresponding emitter- or base region of the underlying semiconductor wafers.
　・・・（中略）・・・
Second insulation layer
After formation of the finger conductors, a second insulation layer is deposited onto the metallic phase. The second insulation layer has the function of electrically insulating the finger conductors from the module interconnection or ribbons except at specific contact areas where electric contact between the finger conductors and ribbons are intended, analogous to the function of the first insulation layer. Thus, the use of a second insulation layer provides the same advantages as described above, but now for the interconnections or ribbons of the solar module. That is, thanks to the second insulation layer, the ribbons may be made from a thin layer of an electric conducting material with a huge surface area to reduce the resistive losses in the ribbons to a minimum.
　・・・（中略）・・・
Access openings and electric via contacts
The access openings in the second insulation layer defines through-going openings in the insulation layer to enable forming electric through-going conductive across the second insulation layer at areas where electric contact between the underlying terminals or finger conductors and the module interconnects is intended. Thus the term via contacts as used herein means electric conductive gates through the second insulation layer electrically connecting the underlying finger conductor and the overlying ribbon.
The via contacts may advantageously be formed by filling the access openings with an electrically conductive material. The invention may apply any known or conceivable electrically conductive material able to be deposited into the access openings and obtain electric contact with the underlying finger conductor.
　・・・（中略）・・・
One example of a suitable design of the second insulation layer is illustrated schematically in Figures 4a, 4b, and 4c. Figures 4a and 4b is a side view of the same embodiment as in Figures l a and 2a, but after the formation of the finger conductors and the second insulating layer 16. The figures illustrates the cross-section of the solar module along two intersections planes indicated by dotted lines A- A and B-B in Figure 4c, respectively. Figure 4c is the same embodiment as shown in Figures 4a and 4b seen from above. From Figures 4a and 4b it is seen that the second insulation layer 16 is deposited onto the finger conductors and covers the back-side surface of laminated multiplicity of solar cells including the voids 13, except for a number of access openings 17 or 18 in the second insulation layer. Each access opening 17 or 18 is filled with an electric conductive material to allow electric contact with the underlying finger conductor 14. By comparison Figure 4c with Figure 3b, it is seen that the dotted lines A-A and B-B are oriented perpendicularly in relation to the underlying finger conductors 14, and that the access openings 17, 18 are patterned to define four rows of contact points for each solar cell 1 , and that the access openings 17, 18 along the row defined by the dotted line A-A are made to contact either the base type finger conductors 14, or the emitter type finger conductors 14 of each solar cell 1. The access openings forming electric via contact points with the base type finger conductors are denoted by reference number 17, and the access openings forming electric contact via points with the emitter type finger conductors are denoted by reference number 18.」（９ページ２０行〜１７ページ４０行）
（日本語訳：（背表面保護）
　しかしながら、ウエハの背面は、ウエハの背面全体を覆う１から５０ｎｍの厚さの連続的な非晶質シリコン層の堆積によって表面保護されるべきである。シリコン半導体表面に非晶質シリコンの薄層を堆積するあらゆる周知の及び考えられる方法が適用され得る。これらの処理段階を得るために必要な技術は、太陽電池産業において十分に確立されており、さらなる説明の必要はない。
　・・・（中略）・・・
（第１の絶縁層）
　背表面保護層の形成後、第１の絶縁層は、非晶質シリコン層、あるいはＳｉＮｘ層に堆積される。この第１の絶縁層の機能は、続いて堆積される金属層が太陽電池を短絡させることを防止する電気絶縁であり、続いて堆積される金属層が、太陽電池のＰ及びＮ型領域（ベース及びエミッタ領域）、すなわち各太陽電池の接点又はフィンガーとの電気接点を得るための領域を画定する“印刷マスク”として作用することである。シリコンウエハのエミッタ及びベース領域の接点領域は、有利には、電荷キャリアの再結合を低減するために小さな表面積を有し、同時に、太陽電池内に短い電流通路を得、それによって低抵抗電流損失を得るために、フィンガー及びモジュール集電体（リボン）の間の多数の電気接触点の形成を可能にする。
　これは、規則的な長方形のグリッドの長方形の半完成太陽電池をモジュール前面基板に位置合わせして取り付けることによって単純に効果的に得られ、隣接するセルのＰ型領域及びＮ型領域の両方が、モジュール前面基板の主要面の横断方向に線形のセグメントを画定するようなものであり、第１の絶縁層をパターニングすることによって、それは、ソーラーモジュールの各太陽電池の各Ｐ及びＮ型領域の中心に位置合わせされ平行に走る、比較的薄い細長い長方形のボイドを得るようになる。これは、図１（ａ）及び（ｂ）に示されるものと同一の実施形態を示す図２（ａ）及び（ｂ）に概略的に示されるが、それは、非晶質シリコンの連続的な薄層９及び各ベース領域７及びエミッタ領域６の中心上にボイド１１を有するパターニングされた層１０を与えており、両方の層は、層１０内のボイド１１を除いてウエハ１の背面全体を覆うように形成される。連続層９は、非晶質シリコンであり、パターニングされた層１０は、第１の絶縁層である。図２（ｂ）は、以上に見られるように図２（ａ）の実施形態であり、細長い長方形の形態のボイド１１が、ウエハの一側端から他端まで延長することが見られる。各ボイド１１は、非晶質層９が露出される領域を形成する。
　・・・（中略）・・・
（フィンガー導電体）
　
フィンガー導電体は、ウエハの背面全体に金属相（層）を堆積することによって形成され、セルのエミッタ及びベース領域からの電流を集める細長い長方形のフィンガーを画定するようにパターニングされ得る。あるいは、フィンガー導電体は、パターニングされた金属相を堆積することによって直接形成され得る。
　金属相を長方形のフィンガー導電体にパターニングすることは、有利には、それが、ウエハの深さ全体にわたって延長し、下層の半導体ウエハのそれらの対応するエミッタ又はベース領域の中心軸の直上に多かれ少なかれ平行に位置するフィンガー導電体を画定するようなものである
　・・・（中略）・・・
（第２の絶縁層）
　フィンガー導電体の形成後、第２の絶縁層は、金属相に堆積される。
第２の絶縁層は、第１の絶縁層の機能と類似している、フィンガー導電体及びリボンの間の電気接触が意図される特定の接触領域を除いてモジュール相互接続又はリボンからフィンガー導電体を電気絶縁する機能を有する
　・・・（中略）・・・
（アクセス開口及び電気ビアコンタクト）
　
第２の絶縁層のアクセス開口は、下層の端子又はフィンガー導電体及びモジュール相互接続の間の電気接触が意図される領域において第２の絶縁層を横切って電気貫通導電層を形成することを可能にするために、絶縁層の貫通開口を画定する
“ビアコンタクト”という用語は、下層のフィンガー導電体及び横たわるリボンを電気的に接続する第２の絶縁層を貫通する導電性のゲートを意味する。
　ビアコンタクトは、有利には、アクセス開口を導電性材料で充填することによって形成され得る。本発明は、アクセス開口に堆積され、下層のフィンガー導電体との接触を得ることができる周知の又は考えられる導電材料を適用し得る。
　・・・（中略）・・・
　
第２の絶縁層の適切な設計の一例は、図４ａ、図４ｂ及び図４ｃに概略的に示される。
それぞれ図４ｃに点線Ａ−Ａ及び点線Ｂ−Ｂによって示される２つの交差平面に沿ったソーラーモジュールの断面を示す。図４ｃは、以上に見られる図４ａ及び図４ｂに示されるものと同一の実施形態である。
第２の絶縁層１６が、フィンガー導電体に堆積され、第２の絶縁層の多くのアクセス開口１７又は１８を除いて、ボイド１３を含む積層された多数の太陽電池の背表面を覆うことが見られる。各アクセス開口１７又は１８は、下層のフィンガー導電体１４との電気接触を可能にするために導電性材料で満たされる。
）
ｄ　ここで、Figure 3及びFigure 4は以下のものである。
Figure 3
Figure 4
（イ）前記（ア）ｃおよびｄの記載（特に「
Access openings and electric via contacts
（ウ）以上を総合すると、引用例２には、以下の各事項が記載されているといえる。
「短い電流通路を可能にする比較的大きな数のフィンガー及びリボンによってシリコン太陽電池のエミッタ及びベース領域の間の接触面積が得られる背面電気接触を使用することによってシリコンベースの太陽電池の変換効率が増加される構成であって、
　各太陽電池の背面に、多数の等しい数の、等距離で平行でインターデジタルな長方形のＰ及びＮ型ドーピングシリコン領域が形成されるようなものにおいて、
　前記Ｐ及びＮ型領域上に、第１の絶縁層が堆積され、第１の絶縁層の機能は、続いて堆積される金属層が太陽電池を短絡させることを防止する電気絶縁であり、続いて堆積される金属層が、太陽電池のＰ及びＮ型領域（ベース及びエミッタ領域）、すなわち各太陽電池の接点又はフィンガーとの電気接点を得るための領域を画定する“印刷マスク”として作用することであり、
　フィンガー導電体が、第１の絶縁層上に、ウエハの背面全体に金属相（層）を堆積することによって形成され、セルのエミッタ及びベース領域からの電流を集める細長い長方形のフィンガーを画定するようにパターニングされ、金属相（層）を長方形のフィンガー導電体にパターニングすることは、ウエハの深さ全体にわたって延長し、下層の半導体ウエハのそれらの対応するエミッタ又はベース領域の中心軸の直上に多かれ少なかれ平行に位置するフィンガー導電体を画定するものであり、
　フィンガー導電体上に第２の絶縁層が形成され、第２の絶縁層は、第１の絶縁層の機能と類似しており、フィンガー導電体及びリボンの間の電気接触が意図される特定の接触領域を除いてモジュール相互接続又はリボンからフィンガー導電体を電気絶縁する機能を有するものであり、
　第２の絶縁層のアクセス開口は、下層の端子又はフィンガー導電体及びモジュール相互接続の間の電気接触が意図される領域において第２の絶縁層を横切って電気貫通導電層を形成することを可能にするため画定するものであり、
　第２の絶縁層は、あるフィンガー導電体に対するアクセス開口（１７）を備えるとともに、当該フィンガー導電体の隣に設けられた別のフィンガー導電体に対するアクセス開口（１８）を備え、すなわち、隣り合うフィンガー導電体について、互いに異なるアクセス開口（１７）又はアクセス開口（１８）が設けられている、構成。」
（３）対比
　本願補正発明と引用発明とを比較する。
ア　引用発明の「半導体基板1は、ある特定の導電型であってもよく、例えば、半導体基板1はN型であ」るから、当該「半導体基板１」は、本願補正発明の「第１導電型または第２導電型の半導体基板」に相当する。
イ　引用発明においては、「半導体基板1の少なくとも1つの表面3に、少なくとも1つの第1のアモルファス半導体領域6を備え、第1の領域6は、第1の導電型にドープされており、また、半導体基板1は、表面3に、少なくとも1つの第2のアモルファス半導体領域7a、7bを備え、第2の領域7a、7bは、第1の導電型と反対の第2の導電型にドープされて」いるから、当該「第1のアモルファス半導体領域6」及び「第2のアモルファス半導体領域7a、7b」はそれぞれ、本願補正発明の「前記半導体基板の一方の面側の第１導電型非晶質半導体膜」及び「前記半導体基板の前記一方の面側の第２導電型非晶質半導体膜」に相当する。
ウ　「第1のアモルファス半導体領域6は、少なくとも1つの第1のメタライゼーション部分9に接続されており、このメタライゼーション部分9は、太陽電池100の第1の接続電極であり、第1のメタライゼーション部分9は、少なくとも部分的に、第1のアモルファス半導体領域6を覆っており」、「第2のアモルファス半導体領域7a、7bは、少なくとも1つの第2のメタライゼーション部分10a、10bに接続されており、2つの第2のメタライゼーション部分10a、10bは、2つの第2の領域7a、7bにそれぞれ接続され、少なくとも部分的にこれらの領域を覆っており、半導体デバイス100の第2の接続電極を形成するものであ」るから、当該「メタライゼーション部分9」及び「メタライゼーション部分10a、10b」は、それぞれ本願補正発明の「前記第１導電型非晶質半導体膜上の第１電極」及び「前記第２導電型非晶質半導体膜上の第２電極」に相当する。
エ　引用発明においては、「アモルファス半導体領域6、7a、7b間に、誘電体領域8a、8b、8c、8dが挿入され、これらの誘電体領域8a、8b、8c、8dは、異なる導電型を有する2つのアモルファス半導体領域間の絶縁を実現する役割を有しており」、当該「誘電体領域8a、8b、8c、8d」が、半導体基板１の、「アモルファス半導体領域6、7a、7b」が設けられた側にあることは明らかであるから、当該「誘電体領域8a、8b、8c、8d」は、本願補正発明の「前記半導体基板の前記一方の面側を覆う絶縁層」に相当する。
オ　引用発明の「メタライゼーション部分9、10a、10bの各々は、また、アモルファスシリコン領域6、7a、7bに隣接した絶縁領域8a、8b、8c、8dと接触していてもよく、絶縁領域8a、8b、8c、8dは、第2のメタライゼーション部分10a、10bを第1のメタライゼーション部分9から隔離しているものである」構成は、本願補正発明の「前記第１電極と前記第２電極との間に前記絶縁層が位置しており」との構成に相当する。
カ　引用発明の「太陽電池100」は、本願補正発明の「光電変換素子」に相当する。
キ　一致点
　したがって、引用発明と本願補正発明とは、次の点で一致する。
「第１導電型または第２導電型の半導体基板と、
　前記半導体基板の一方の面側の第１導電型非晶質半導体膜と、
　前記半導体基板の前記一方の面側の第２導電型非晶質半導体膜と、
　前記第１導電型非晶質半導体膜上の第１電極と、
　前記第２導電型非晶質半導体膜上の第２電極と、
　前記半導体基板の前記一方の面側を覆う絶縁層と、を備え、
　前記第１電極と前記第２電極との間に前記絶縁層が位置している、光電変換素子。」
ク　相違点
　一方両者は、次の各点で相違する。
《相違点１》
　本願補正発明は、「前記絶縁層には、前記第１電極との電気的な接続および前記第２電極との電気的な接続を図るための開口が設けられており、前記絶縁層は前記第１電極および前記第２電極の前記半導体基板側とは反対側に設けられており、」との構成を備えるのに対して、引用発明は、「絶縁層」に相当する構成は備えるものの、「前記第１電極との電気的な接続および前記第２電極との電気的な接続を図るための開口が設けられており、前記絶縁層は前記第１電極および前記第２電極の前記半導体基板側とは反対側に設けられており」との構成を備えるものではない点。
《相違点２》
　本願補正発明は「前記絶縁層が、隣り合う前記第１電極と前記第２電極のそれぞれの表面の一部を覆っている」との構成を備えるのに対して、引用発明は、「絶縁層」に相当する構成は備えるものの、「隣り合う前記第１電極と前記第２電極のそれぞれの表面の一部を覆っている」との構成を備えるものではない点。
（４）判断
　上記相違点１及び相違点２を併せて検討する。
ア　一般に、光電変換素子を実際に使用するためには、光電変換素子に設けられた各電極を外部回路に接続する必要があるところ、当該接続に際し、外部回路に接続される配線と、光電変換素子に設けられた各電極との間に不所望な接触が生じて短絡等が生じないようにすることは当然に要請されることである。
イ　そして、前記（２）イ（ウ）に記載したとおり、引用例２には、「フィンガー導電体上に第２の絶縁層」を形成することが記載され、ここで、「第２の絶縁層は、第１の絶縁層の機能と類似しており、フィンガー導電体及びリボンの間の
電気接触が意図される特定の接触領域を除いて
電気接触が意図される領域において
　ここで、引用例２に記載された「フィンガー電極」は、太陽電池のＰ及びＮ型領域に接触する電極であり、引用発明において、各「アモルファス半導体領域6、7a、7b」に接触する「第1のメタライゼーション部分9」及び「第2のメタライゼーション部分10a、10b」に対応するものである。
ウ　それゆえ、上記アの不所望な接触を防ぐために、引用例２に記載された上記イの技術を適用し、引用発明の「メタライゼーション部分9、10a、10b」「アモルファスシリコン領域6、7a、7b」及び「絶縁領域8a、8b、8c、8d」を覆う絶縁膜を形成し、電気接触を図る部分において開口を設けることは、当業者が適宜になし得たことであり、この際、当該絶縁膜及び「絶縁領域8a、8b、8c、8d」により構成される部分が、相違点１に係る「絶縁層」であって「前記絶縁層には、前記第１電極との電気的な接続および前記第２電極との電気的な接続を図るための開口が設けられており、前記絶縁層は前記第１電極および前記第２電極の前記半導体基板側とは反対側に設けられて」いるものとなることは明らかである。
エ　また、前記（２）イ（ウ）に記載したとおり、引用例２において、「第２の絶縁層は、あるフィンガー導電体に対するアクセス開口（１７）を備えるとともに、あるフィンガー導電体の隣に設けられた別のフィンガー導電体に対するアクセス開口（１８）を備え、すなわち、隣り合うフィンガー導電体について、互いに異なるアクセス開口（１７）又はアクセス開口（１８）が設けられている」構成とされているように、各フィンガー電極に対して電気的接触を図るために、全てのフィンガー電極について開口を設けることは当然のことであり、上記ウのようにしたときにおいても、引用発明の各「メタライゼーション部分9、10a、10b」について絶縁膜に開口が設けられ、これにより、当該各開口を除いて各「メタライゼーション部分9、10a、10b」を覆う絶縁膜が構成されることとなる。当該絶縁膜が、相違点２に係る「前記絶縁層が、隣り合う前記第１電極と前記第２電極のそれぞれの表面の一部を覆っている」構成を備えるものとなることは明らかである。
オ　上記アないしエのとおりであるから、引用発明において相違点１及び２に係る構成を備えることは当業者が適宜になし得たことである。
（５）小括
　よって、本願補正発明は、引用発明及び引用例２に記載された事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　よって、本願補正発明は、特許出願の際独立して特許を受けることができない。
５　まとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
第３　本願発明について
１　本願発明
　令和２年５月１２日にされた手続補正は、上記のとおり却下されたので、本願の請求項１に係る発明は、令和２年１月９日にされた手続補正により補正された特許請求の範囲の請求項１により特定される以下のとおりのものである。（以下「本願発明」という。）
「【請求項１】
　第１導電型または第２導電型の半導体基板と、
　前記半導体基板の一方の面側の第１導電型非晶質半導体膜と、
　前記半導体基板の前記一方の面側の第２導電型非晶質半導体膜と、
　前記第１導電型非晶質半導体膜上の第１電極と、
　前記第２導電型非晶質半導体膜上の第２電極と、
　前記半導体基板の前記一方の面側を覆う絶縁層と、を備え、
　前記絶縁層には、前記第１電極との電気的な接続および前記第２電極との電気的な接続を図るための開口が設けられており、
　前記絶縁層は前記第１電極および前記第２電極の前記半導体基板側とは反対側に設けられており、
　前記第１電極と前記第２電極との間に前記絶縁層が位置している、光電変換素子。」
２　原査定の拒絶の理由
　原査定の拒絶の理由は、引用例１に記載された発明において、引用例２に記載された構成を採用することにより、本願発明は、当業者が容易に発明をすることができたものである、というものである。
３　引用発明
　引用発明は、前記第２の４「（２）刊行物等に記載された発明」ア（イ）に記載したとおりのものである。
４　対比及び判断
　前記第２「１　本件補正の内容」〜「３　補正の目的の適否及び新規事項の追加の有無についての検討」において記したように，本願補正発明は，補正前の請求項１の、「前記第１電極と前記第２電極との間に前記絶縁層が位置している、」を、補正後の請求項１の「前記第１電極と前記第２電極との間に前記絶縁層が位置しており、　前記絶縁層が、隣り合う前記第１電極と前記第２電極のそれぞれの表面の一部を覆っている、」として、技術的に限定するものである。
　換言すると，本願発明は，本願補正発明から上記限定を除いたものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである本願補正発明が，前記第２　４「（３）対比」〜「（５）小括」において検討したとおり，引用発明及び引用例２に記載された事項に基づいて当業者が容易に発明をすることができたものであるから，本願発明も同様の理由により，当業者が容易に発明をすることができたものである。
　よって，本願発明は，特許法第２９条第２項の規定により特許を受けることができない。
第４　むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。