【手続補正書】
【提出日】平成31年1月17日(2019.1.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）その主面に、メモリセル領域と周辺回路領域とを有する半導体基板を準備する工程、
（ｂ）前記メモリセル領域において、前記半導体基板の主面上に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極に隣接し、前記半導体基板の主面上に、電荷蓄積領域を含む第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板の主面に形成された第１ソース領域および第１ドレイン領域と、を含むメモリセルを形成し、前記周辺回路領域において、前記半導体基板の主面上に、第３ゲート絶縁膜を介して形成された第３ゲート電極と、前記第３ゲート電極を挟むように、前記半導体基板の主面に形成された第２ソース領域および第２ドレイン領域と、を含むＭＩＳＦＥＴを形成する工程、
（ｃ）前記メモリセルおよび前記ＭＩＳＦＥＴを覆うように、前記半導体基板の主面上に、第１温度で成膜したＯ３−ＴＥＯＳ膜からなる第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜を、酸化雰囲気および第２温度で熱処理する工程、
（ｅ）前記（ｄ）工程後に、前記第１絶縁膜に第１研磨処理を施し、前記第１ゲート電極、前記第２ゲート電極、および、前記第３ゲート電極の上面を露出する工程、
（ｆ）前記周辺回路領域において、前記第３ゲート電極を除去し、前記第１絶縁膜に溝を形成する工程、
（ｇ）前記溝内を埋めるように、前記第１絶縁膜上に、金属膜を形成する工程、
（ｈ）前記金属膜に第２研磨処理を施し、前記溝内に選択的に前記金属膜を残すことにより、前記溝内に、前記ＭＩＳＦＥＴの第４ゲート電極を形成する工程、
を有する半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第２温度は、前記第１温度よりも低い、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記酸化雰囲気は、Ｏ２、Ｏ３、Ｈ２Ｏ、または、Ｈ２Ｏ２からなる、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程のＯ３−ＴＥＯＳ膜は、膜中のシロキサン（Ｓｉ−Ｏ−Ｓｉ）基に対するシラノール（Ｓｉ−Ｏ−Ｈ）基の比率が１０％以上である、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
熱処理後の前記第１絶縁膜の比誘電率は、熱処理前の前記第１絶縁膜の比誘電率よりも低い、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程で、前記第３ゲート電極は、ウェットエッチング法で除去し、
熱処理後の前記第１絶縁膜のウェットエッチングレートは、熱処理前の前記第１絶縁膜のウェットエッチングレートよりも低い、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第３ゲート電極は、多結晶シリコン膜からなる、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程と前記（ｃ）工程の間に、さらに、
（ｉ）前記第１ソース領域、前記第１ドレイン領域、前記第２ソース領域、および、前記第２ドレイン領域の上面に、第１シリサイド層を形成する工程、
を有する、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記第１シリサイド層は、Ｎｉを含む、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記（ｈ）工程の後に、さらに、
（ｊ）前記第１ゲート電極および前記第２ゲート電極の上面に第２シリサイド層を形成する工程、
を有する、半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記（ｈ）工程の後に、さらに、
（ｋ）前記第１ゲート電極、前記第２ゲート電極、および、前記第４ゲート電極を覆うように、前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｌ）前記第２絶縁膜および前記第１絶縁膜を貫通し、前記第１ソース領域または前記第１ドレイン領域の上面を露出するコンタクトホールを形成する工程、
（ｍ）前記コンタクトホール内に、プラグ電極を形成する工程、
を有する、半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程において、
前記第１ゲート電極、前記第２ゲート電極、および、前記第３ゲート電極の側壁上には、絶縁膜からなるサイドウォールスペーサが形成されており、
前記（ｆ）工程において、前記溝の側面には前記サイドウォールスペーサが露出している、半導体装置の製造方法。
【請求項１３】
（ａ）その主面に、メモリセル領域と周辺回路領域とを有し、前記メモリセル領域において、素子分離膜を貫通して前記主面から突出する第１凸部と、前記周辺回路領域において、前記素子分離膜を貫通して前記主面から突出する第２凸部と、を有する半導体基板を準備する工程、
（ｂ）前記メモリセル領域において、前記第１凸部上に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極に隣接し、前記第１凸部上に、電荷蓄積領域を含む第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第１ゲート電極および前記第２ゲート電極を挟むように、前記第１凸部に形成された第１ソース領域および第１ドレイン領域と、を含むメモリセルを形成し、前記周辺回路領域において、前記第２凸部上に、第３ゲート絶縁膜を介して形成された第３ゲート電極と、前記第３ゲート電極を挟むように、前記第２凸部に形成された第２ソース領域および第２ドレイン領域と、を含むＭＩＳＦＥＴを形成する工程、
（ｃ）前記メモリセルおよび前記ＭＩＳＦＥＴを覆うように、前記半導体基板上に、第１温度で成膜したＯ３−ＴＥＯＳ膜からなる第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜を、酸化雰囲気および第２温度で熱処理する工程、
（ｅ）前記（ｄ）工程後に、前記第１絶縁膜に第１研磨処理を施し、前記第１ゲート電極、前記第２ゲート電極、および、前記第３ゲート電極の上面を露出する工程、
（ｆ）前記周辺回路領域において、前記第３ゲート電極を除去し、前記第１絶縁膜に溝を形成する工程、
（ｇ）前記溝内を埋めるように、前記第１絶縁膜上に、金属膜を形成する工程、
（ｈ）前記金属膜に第２研磨処理を施し、前記溝内に選択的に前記金属膜を残すことにより、前記溝内に、前記ＭＩＳＦＥＴの第４ゲート電極を形成する工程、
を有する半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記第２温度は、前記第１温度よりも低い、半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記酸化雰囲気は、Ｏ２、Ｏ３、Ｈ２Ｏ、または、Ｈ２Ｏ２からなる、半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、
前記（ｃ）工程のＯ３−ＴＥＯＳ膜は、膜中のシロキサン（Ｓｉ−Ｏ−Ｓｉ）基に対するシラノール（Ｓｉ−Ｏ−Ｈ）基の比率が１０％以上である、半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
メモリセル領域には、互いに直交する第１方向と第２方向に沿って、複数のメモリセルが行列状に配置されている。各メモリセルは、半導体基板上に第１ゲート絶縁膜を介して形成され、第１方向に延在する制御ゲート電極と、半導体基板上に電荷蓄積領域を含む第２ゲート絶縁膜を介して形成され、第１方向に延在するメモリゲート電極と、制御ゲート電極およびメモリゲート電極を挟むように半導体基板の表面に形成された一対の半導体領域（ソース領域およびドレイン領域）と、を有している。そして、隣接するメモリセルの隣接する制御ゲート電極間および隣接するメモリゲート電極間は、Ｏ３−ＴＥＯＳ膜からなる層間絶縁膜で埋まっている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ１の堆積膜厚は、例えば５０〜１００ｎｍ程度とすることができる。シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。メモリセル領域１Ａのシリコン膜ＰＳ１は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、異方性ドライエッチング、異方性エッチング）する（図１のステップＳ１０）。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰが露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、そのフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰを除去する（図２のステップＳ１１）。その後、そのフォトレジストパターンを除去する。ステップＳ１１のエッチング工程により、図１０に示すように、シリコンスペーサＳＰが除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。また、積層膜ＬＦ１の側壁のシリコンスペーサＳＰは除去される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
ステップＳ１６において、例えば、ヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物を、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２、およびサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入法で導入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３を形成することができる。この際、ｎ＋型半導体領域ＳＤ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷと、がマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ２は、メモリセル領域１Ａにおいて、積層体ＬＭ１とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭ１の側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ３は、周辺回路領域１Ｂにおいて、積層体ＬＭ２とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、積層体ＬＭ２の両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ（Lightly doped Drain）構造が形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とｎ＋型半導体領域ＳＤ３は、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。また、ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とを同じイオン注入で形成し、ｎ＋型半導体領域ＳＤ３を他のイオン注入で形成することもできる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
なお、前述のように、酸化雰囲気で熱処理を施されたＯ３−ＴＥＯＳ膜からなる絶縁膜ＩＬ３は、堆積直後に比べ、硬化されウェットエッチングレートが低くなっているため、研磨工程（図２のステップＳ２０）において、絶縁膜ＩＬ３の上面が制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＤＧの上面に比べて、低く落ち込むのを低減または防止することができる。つまり、絶縁膜ＩＬ３のディッシングを低減できる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１７３
【補正方法】変更
【補正の内容】
【０１７３】
次に、図２９に示すように、図２のステップＳ２０を実施する。図２９は、上記実施の形態１の図１６に対応しており、上記実施の形態１と同様にステップＳ２０を実施する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１７６
【補正方法】変更
【補正の内容】
【０１７６】
図示しないが、さらに、図３のステップＳ２８〜ステップＳ３１を実施して、実施の形態２の半導体装置を形成する。