(57)【要約】ノーマリーオン型炭化珪素静電誘導トランジスタのチャネル構造のパラメータである、チャネル長ｘｊ、半チャネル幅ａ、チャネルドナー不純物濃度Ｎｃｈの決定において、特性オン抵抗の限界及び降伏電圧の限界に関する式    ２．１×１０７／√Ｎｃｈ＜ａ＜１．７２×１０８／√Ｎｃｈを満たすａとＮｃｈの組み合わせを決定し、更にｘｊが４μｍ以下で式    ａ＜−０．１＋０．９ｘｊ−０．１ｘｊ２を満たすｘｊを決定する。（ａ及びｘｊはμｍ、Ｎｃｈはｃｍ−３の単位を持つ。）【特許請求の範囲】
【請求項１】
ノーマリーオン型エピタキシャルチャネル埋込ゲート炭化珪素静電誘導トランジスタ（以下、ノーマリーオン・EC・SiC-SIT）のチャネル構造の設計方法において、半チャネル幅a、チャネルドナー不純物濃度Nchを、式（1）及び式（2）の条件を満たすa、Nchの組合せとするとともに、チャネル長xjが4μm以下でかつ式（3）の条件を満たすxjを決定することを特徴とするチャネル構造の設計方法。
a>2.10×107／√Nch      ・・・・・（1）
Nchはcm-3、aはμmの単位を持つ。
a<1.72×108／√Nch      ・・・・・（2）
Nchはcm-3、aはμmの単位を持つ。
a<-0.1+0.9xj-0.1xj2     ・・・・・（3）
aおよびxjはμmの単位を持つ。
【請求項２】
前記式(1)がa>3.3×107／√Nchであることを特徴とする請求項１に記載のチャネル構造の設計方法。
【請求項３】
前記式(2)がa<9×107／√Nchであることを特徴とする請求項１に記載のチャネル構造の設計方法。
【請求項４】
前記式(1)がa>3.3×107／√Nchであり、前記式(2)がa<9×107／√Nchあることを特徴とする請求項１に記載のチャネル構造の設計方法。
【請求項５】
請求項１から４のいずれかに記載のチャネル構造の設計方法により作成されるノーマリーオン・EC・SiC-SITにおいて、ゲートp+領域に接するソース領域側にＮ型チャネル領域の不純物濃度よりも低濃度のN-型領域を設けたことを特徴とするSiC-SIT。
【請求項６】
請求項１から４のいずれかに記載のチャネル構造の設計方法により作成されるノーマリーオン・EC・SiC-SITにおいて、ゲートp+領域に接するドレイン領域側にＮ型チャネル領域の不純物濃度よりも低濃度のN-型領域を設けたことを特徴とするSiC-SIT。
【請求項７】
請求項１から４のいずれかに記載のチャネル構造の設計方法により作成されるノーマリーオン・EC・SiC-SITにおいて、ゲートp+領域に接するソース領域側及びドレイン領域側にＮ型チャネル領域の不純物濃度よりも低濃度のN-型領域を設けたことを特徴とするSiC-SIT。
【請求項８】
請求項１から４のいずれかにに記載のチャネル構造の設計方法により作成されるノーマリーオン・EC・SiC-SITにおいて、チャネル領域幅がゲート電極からの距離に応じて一次関数的に減少していることを特徴とするSiC-SIT。
【請求項９】
請求項５から８のいずれかに記載のノーマリーオン・EC・SiC-SITを含む電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノーマリーオン型エピタキシャルチャネル埋込ゲート炭化珪素静電誘導トランジスタ構造の設計方法に関し、特に素子の導通と電流遮断動作を確実にするチャネル構造の設計方法に関する。
【背景技術】
【０００２】
炭化珪素（以下、SiC）は、高破壊電界強度、高移動度、高熱伝導率、ワイドバンドギャップであるため、パワートランジスタの材料として有望である。一方静電誘導トランジスタ（以下、SIT）は、不飽和型電流電圧特性を示し、低損失、高速スイッチング性能を有するトランジスタである。【０００３】
炭化珪素静電誘導トランジスタ（以下、SiC-SIT）は上記SiCの利点とSITの高性能さの両者を備えた素子であり、シリコンパワートランジスタの約1/100の導通損失を実現することが理論上可能であり、低損失のパワートランジスタとして有望である。【０００４】
SITは、チャネル領域に形成された電位障壁をドレイン電圧及びゲート電圧で効率よく制御することをその基本動作とし、特にチャネル領域の寄生抵抗を低減した結果として不飽和型電流電圧特性や低オン抵抗を実現する。従ってチャネル構造の設計は上記SITの性能を得るために重要となる。【０００５】
これまで、明確なSITのチャネル構造の設計技術は確立されていないが、半導体pn接合の完全空乏近似に基づいた空乏層の幅を目安にしてチャネル構造が決定されることがしばしばある（非特許文献１,Fig.13,14,15及び式14）。【０００６】
完全空乏近似とは、pn接合などの接合部に形成される空乏層の内部の電界や電位の分布を導出する際に、空乏層中では電子及び正孔の濃度はゼロであるという完全空乏化の状況を仮定して計算を進めることを指す。【０００７】
図1に従来のチャネル不純物濃度Nchと半チャネル幅aの設計方法を示す。非特許文献1では、同文献中の式14を満たすようにNch及びaの組でチャネルを設計すれば、降伏電圧とオン抵抗の両者の性能を考慮した性能指数が最も良くなるとしている。この式を再掲すれば
【数１】
2007004528.tif 000002
式（1）において、εsは半導体の比誘電率、εoは真空の誘電率、Vbiはpn接合の拡散電位、qは単位電荷である。本式の意味は、aの値が完全空乏近似に従うゼロ電圧での空乏層幅とVbiの逆バイアス印加での空乏層幅の間になるようにaとNchの組を設定することを意味する。図1の設計領域1が、材料をSiCと仮定した時の式（1）の条件を満たすNchとaの組の範囲である。【０００８】
ここで直線1は式（1）の左辺の値がaに等しいことを満足し、特性オン抵抗に関する一つの設計限界である。一方、直線2は式（1）の右辺の値がaに等しいことを満足し、降伏電圧に関する一つの設計限界を与える。図1中に記述されているa=wdep(0V),a=wdep(2.5V),a=wdep(-Vbi),a=wdep(-15V)とは、それぞれpn接合に0[V],2.5[V],-Vbi,-15[V]の電圧を印加したときの空乏層幅wdepがaに等しいことを意味する。【０００９】
また、上記の従来設計法を応用すれば、ゲート・ソース間電圧VGSが2.5V及び-15Vの場合の完全空乏近似によって得られた空乏層幅の間にaの値を取るように、Nchとaの組を設定してやれば、オン信号VGS=2.5Vを印加した際に必ず非空乏領域がチャネル領域に残るため素子を導通させることができ、同時にオフ信号VGS=-15Vを印加した場合には、必ずチャネル中央で隣り合うゲート領域からの空乏層が接し、電位障壁が形成されるので、電流遮断を行うことが可能となる。即ち、式（2）
【数２】
2007004528.tif 000003
を満足するようにaおよびNchの組を決定すれば、2.5Vと-15VをVGSとして印加することで、導通および電流遮断が可能な素子を設計することが理論上可能となる。【００１０】
材料をSiCと仮定した時の式（2）を満たす範囲が図1中の設計領域2である。式（1）の場合と同様に、直線3は式（2）の左辺の値がaに等しいことを満足し、特性オン抵抗に関する一つの設計限界である。一方、直線4は式（2）の右辺の値がaに等しいことを満足し、降伏電圧に関する一つの設計限界を与える。【００１１】
また、そのほかのチャネル領域の設計としては、特許文献1の図1にみられるようにソース側でアクセプタ濃度が1018cm-3以上の高濃度P領域（以下P+領域）に挟まれたチャネル領域の不純物濃度をドレイン側のチャネル領域より高く設定して、ソース側のチャネル領域の空乏層幅を調整し、ドレイン‐ソース間の導通時の電圧降下を減らす工夫がある。【００１２】
【非特許文献１】IEEE Trans. Electron Devices, ED-24,No.8 pp.1061-1069,1977.     Fig.13,14,15
【特許文献１】特開平8-316492
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記従来設計手法の第1の課題は、SITの動作において重要となるドレイン電極とゲート電極の両電極からの静電誘導効果のチャネル領域の電位障壁への相互作用を考慮して構築されていないことである。【００１４】
SITの動作原理を図5に示す縦型埋め込みゲート構造SITを用いて説明する。SITの動作原理はゲートP+領域4からチャネル領域3に広がる空乏層によってチャネル領域に形成される電位障壁の高さを、ゲート電圧による静電誘導効果およびドレイン電圧による静電誘導効果の両方によって変化させ、ドレイン領域1と高濃度ソース領域6の間に流れる電流を制御することを基本としている。【００１５】
特にドレイン電圧による静電誘導効果によって電位障壁高を低下させることにより、ドナー濃度が1018cm-3以上の高濃度領域（以下N+領域）である高濃度ソース領域6からチャネル領域3中の電位障壁を介して、ドリフト領域2へ電子注入を起こすことにより、ドレイン電圧の増加によりドレイン電流が飽和しない不飽和型電流電圧特性を実現する。【００１６】
不飽和型電流電圧特性を実現するためには、チャネル長xjを減少させチャネル領域に寄生する抵抗を低減させることにより、ドレイン電圧の静電誘導効果を増大させ、ドレイン電圧によって効率よくチャネル領域の電位障壁を低下させるような設計が必要である。【００１７】
即ちSITのチャネル構造の設計においては、ドレイン電極とゲート電極の両電極からの静電誘導効果のチャネル領域の電位障壁への相互作用を反映する必要がある。【００１８】
特にドレイン電圧による静電誘導効果は、上述したように電位障壁を低下させる作用をもっており、降伏電圧を減少させる可能性があることから、これによって降伏電圧に関する設計限界を考えた場合に、Nchに依存しない半チャネル幅aの設計上限値が存在するはずであるが、従来設計手法にはその上限値に関する設計方針はないという問題がある。【００１９】
従来設計方法の第2の課題は、従来設計手法はSITを作製する半導体材料をシリコン（以下、Si）としてシミュレーションおよび実験事実との裏付けによって決められた設計手法であり、SiC素子にその設計手法を適用できるかが実証されていないという問題がある。【００２０】
SiCとSiとはキャリアの移動度、禁制帯幅、イオン化係数などの材料の物性パラメータが異なる。このような物性パラメータが異なれば、上記の静電誘導効果の電位障壁に対する作用も異なり、結果として設計手法を修正する必要性が出てくる可能性がある。【００２１】
また、上述したように従来設計方法は空乏層中にキャリアが存在しないという完全空乏近似に基づいて導出されている。しかし実際の空乏層中の端部は空乏層と接する中性領域からキャリアが流入しており、この近似が成り立っていない。【００２２】
SITのチャネル領域の電位障壁は、チャネル領域3の両側のP+ゲート領域4から広がる空乏層中の電界がチャネル中央部で重なり合うことで形成される。即ち、空乏層の端部の電界分布が、電位障壁の高さに大きく関わる。従って、完全空乏近似に基づいた従来の式（1）および式（2）に基づく設計手法は精度に欠ける。【００２３】
従来設計方法の第３の課題は、従来設計方法はp+ゲート領域の形状を円筒形と仮定した場合の設計方法である。一方エピタキシャルチャネル埋め込みゲート構造は、p+ゲート構造の断面形状が方形である。従って、従来設計方法をそのままエピタキシャルチャネル埋め込みゲート構造に適用することはできない。【００２４】
本発明は、上記事情を鑑みてなされたものであり、SiC-SITの導通動作と電流遮断動作の両方を確実にするためのチャネル構造の設計手法を提供することを課題とする。
【課題を解決するための手段】
【００２５】
本発明は、上記問題を解決するために、800〜1200Vの降伏電圧のノーマリーオン型エピタキシャルチャネル埋込ゲート炭化珪素静電誘導トランジスタ（ノーマリーオン・EC・SiC-SIT）のチャネル構造のパラメータであるチャネル長xj、半チャネル幅a、チャネルドナー不純物濃度Nchの決定において、特性オン抵抗に関する以下の式（3）
【数３】
2007004528.tif 000004
および、降伏電圧に関する以下の式（4）
【数４】
2007004528.tif 000005
の2つの式の条件を満たすa、Nchの組合せを決定するとともに、xjが4μm以下でかつ以下の式（5）
【数５】
2007004528.tif 000006
の条件を満たすxjを決定することを特徴とする。ここでNchはチャネル領域3（図5参照）のドナー不純物濃度、aは半チャネル幅の値、xjはチャネル長である。Nchはcm-3、aおよびxjはμmの単位を持つ。ここで言うチャネル領域とは幅が2a、長さがxjであり奥行きが2aおよびxjと比較して十分大きいドナー不純物濃度がNchである直方体であることが好ましい。式(3)はVGS=2.5Vの条件の下で適用するのが好ましく、式(4)および(5)はVGS=-15Vの条件の下で適用するのが好ましい。【００２６】
本発明による式（3）は、従来設計法である式（1）および式（2）におけるaの下限値に対応するものであるが、後述する厳密な半導体デバイスシミュレーションによって導出しているため、式（3）によって従来設計法よりも正確な特性オン抵抗に関する設計領域を提供できる。【００２７】
同様に、本発明による式（4）は、従来設計法である式（1）および式（2）におけるaの上限値に対応するものであるが、後述する厳密な半導体デバイスシミュレーションによって導出しているため、式(4)によって従来設計法よりも正確な降伏電圧に関する設計領域を提供できる。【００２８】
更に本発明による式（5）は、従来設計法では示されていない新たな限界に関する条件式である。これは後述する厳密な半導体デバイスシミュレーションにより、ドレイン電極とゲート電極の両電極からの静電誘導効果のチャネル領域の電位障壁への相互作用を正確にシミュレーションした結果得られたものである。【００２９】
式(5)は、特にドレイン電圧による静電誘導効果がゲート電圧による静電誘導効果よりも十分大きいために降伏電圧に関するaの上限値がNchに依存しなくなることを意味している。即ちこれによって、SiC-SITを確実にオフできる正確なaの上限値を提供できる。【００３０】
従って本発明による式（3）および式（4）の２つに式を満たすaとNchの組み合わせを決定するとともに、xjが4μm以下で式（5）の条件を満足するxjを決定し、これらa、Nch、xjを用いてチャネル領域を設計すれば、確実に800〜1200Vの降伏電圧を持ち導通および電流遮断が可能なSiC-SITが作製できる。【００３１】
本発明は、SiC-SITにおいて請求項1に記載のチャネル構造の設計技術をノーマリーオン・EC・SiC-SIT構造に適用することを特徴とする。ノーマリーオン・EC・SiC-SIT構造とは、図5に示されるようにP+ゲート領域4がソース低濃度領域5の下に埋め込まれ、ソース電極8は素子の表面に設置され、ゲート電極9はソース電極8の周辺に設置されている構造のことである。ここでゲート電極形成に際しては、埋め込まれたP+ゲート領域4に達するような溝をソース電極周辺の一部に形成して、溝の底部にゲート電極9を設置する。またチャネル領域3はP+ゲート領域4に囲まれるように設置されており、ゲート電極9には接続されていない。チャネル領域３は、異方性トレンチエッチング技術およびエピタキシャル成長によるトレンチ部の埋め込みによって形成されており、p+ゲート領域の断面形状は基本的に方形である。【００３２】
また本発明は、ノーマリーオン・EC・SiC-SITの製造時に発生する半チャネル幅aおよびチャネル領域の不純物濃度Nchのバラツキを考慮し、これらバラツキに関わらず、特性オン抵抗のバラツキが発生しない為に以下の式
【数６】
2007004528.tif 000007
・・・（６）
を満たすように半チャネル幅aおよびチャネル領域の不純物濃度Nchを決定することを特徴とし、同様に降伏電圧のバラツキが発生しない為に以下の式
【数７】
2007004528.tif 000008
・・・（７）
を満たすように半チャネル幅aおよびチャネル領域の不純物濃度Nchを決定することを特徴とする。【００３３】
また本発明は、請求項１から４に記載のチャネル構造の設計方法により作成されるノーマリーオン・EC・SiC-SITにおいて、ゲートp+領域に接するソース領域側にＮ型チャネル領域の不純物濃度よりも低濃度のN-型領域を設けたことを特徴とする。本構造により、図９においてゲートp+領域４からソース領域６側に拡がる空乏層幅が増加し、素子を遮断する際にソース電極８に対してゲート電極９に印加する負電圧を増加出来るとともに、スイッチング時間を短縮できる。【００３４】
また本発明は、請求項１から４に記載のチャネル構造の設計方法により作成されるノーマリーオン・EC・SiC-SITにおいて、ゲートp+領域に接するドレイン領域側にＮ型チャネル領域の不純物濃度よりも低濃度のN-型領域を設けたことを特徴とする。本構造により、ドレイン・ソース間およびドレイン・ゲート間の降伏電圧を増加出来る。【００３５】
また本発明は、請求項１から４に記載のチャネル構造の設計方法により作成されるノーマリーオン・EC・SiC-SITにおいて、ゲートp+領域に接するソース領域側及びドレイン領域側にＮ型チャネル領域の不純物濃度よりも低濃度のN-型領域を設けたことを特徴とする。本構造により、図１１において素子を遮断する際にソース電極８に対してゲート電極９に印加する負電圧を増加でき、同時にスイッチング時間を短縮でき、更にドレイン・ソース間およびドレイン・ゲート間の降伏電圧を増加出来る。【００３６】
また本発明は、請求項１から４に記載のチャネル構造の設計方法により作成されるノーマリーオン・EC・SiC-SITにおいて、チャネル領域幅がゲート電極からの距離に応じて一次関数的に減少していることを特徴とする。従来の埋込ゲートSIT構造では、ターンオフ時にp+ゲート領域中に電圧降下が発生しやすく、それによって、ゲート電極から離れるほどp+ゲート領域からのチャネル領域への部分の空乏層が拡がり難くなる。従って図１２のようにチャネル領域幅2aがゲート電極９からの距離に応じて一次関数的に減少している構造を用いれば、素子のターンオフ時にチャネル領域３中のゲート電極９から離れた部分の電流を十分に遮断でき、チャネル領域３全体で均一なターンオフ動作を実現できるため、ターンオフ時間の短縮および、ターンオフ動作および負荷短絡動作の安全動作領域を増加できる。
【発明の効果】
【００３７】
本発明の設計手法をSiC-SITに適用すれば、SITの基本動作であるゲート電極及びドレイン電極の両方からの静電誘導効果を考慮した、従来の設計よりも正確なチャネル構造の設計を実施することが出来る。【００３８】
また後述するように、本発明におけるノーマリーオン・EC・SiC-SITのチャネル構造の設計方法を導出するにあたり用いた半導体デバイスシミュレーションは、半導体の基本方程式を厳密に解いており、またSiCのキャリア移動度、禁制帯幅、イオン化係数といったSiCの材料の物性の正確なモデル式を含んでおり、実験結果とも良く一致していることが実証されているため、ノーマリーオン・EC・SiC-SITの導通動作と電流遮断動作の両方を確実にするための精度の高いチャネル構造の設計手法を提供することができる。【００３９】
更に上記の効果を維持しながら入出力の降伏電圧およびスイッチング時間を改善できる。
【図面の簡単な説明】
【００４０】
【図１】従来技術におけるSiC-SITのNch及びaの設計範囲を示す図である。
【図２】本発明における (a)aとNchの組の範囲、及び(b)aとxjの組の設計範囲を示す図である。
【図３】本発明における（a）特性オン抵抗対Nchの関係、及び（b）降伏電圧対Nchの関係のグラフ（xj=1μmの場合）である。
【図４】本発明におけるxj=1μmの場合での、ノーマリーオン・EC・SiC-SITのNchとaの組を決定する実施例の図である。
【図５】本発明の実施例に係るノーマリーオン・EC・SiC-SITの断面図である。
【図６】本発明におけるxj=1μmの場合での、ノーマリーオン・EC・SiC-SITにおいてオン抵抗のバラツキを抑制しながらNchとaの組を決定する実施例の図である。
【図７】本発明におけるxj=1μmの場合での、ノーマリーオン・EC・SiC-SITにおいて降伏電圧のバラツキを抑制しながらNchとaの組を決定する実施例の図である。
【図８】本発明におけるxj=1μmの場合での、ノーマリーオン・EC・SiC-SITにおいてオン抵抗および降伏電圧のバラツキを抑制しながらNchとaの組を決定する実施例の図である。
【図９】本発明の実施例に係る入力容量および入力耐圧を更に改善するノーマリーオン・EC・SiC-SITの断面図である。
【図１０】本発明の実施例に係る出力耐圧を更に改善するノーマリーオン・EC・SiC-SITの断面図である。
【図１１】本発明の実施例に係る入力容量、入力耐圧、出力耐圧を更に改善するノーマリーオン・EC・SiC-SITの断面図である。
【図１２】本発明の実施例に係るターンオフ時間の短縮および、ターンオフ動作および負荷短絡動作の安全動作領域を増加させる構造である。
【符号の説明】
【００４１】
1    ドレイン領域
2    ドリフト領域
3    チャネル領域  
4    ゲート領域
5    低濃度ソース領域
6    高濃度ソース領域
7    ドレイン電極
8    ソース電極  
9    ゲート電極
10   絶縁領域
11   ソース側の低濃度N-型領域
12   ドレイン側の低濃度N-型領域
【発明を実施するための最良の形態】
【００４２】
以下に、本発明の実施の形態について添付図面を参照しながら説明する。降伏電圧が800〜1200Vであり、かつオン機能を確実に持ったノーマリーオン・EC・SiC-SITを実現するのに必要なチャネル領域の半幅a、長さxj、ドナー不純物濃度Nchを決定する。このためには、式（3）及び式（4）の２つの式を満たすaとNchの組合せを決定するとともに、xjが4μm以下で式（5）を満たすxjを決定することが必要である。【００４３】
ここで、図2（a）,（b）には、特性オン抵抗に関する限界を示す式（3）の右辺がaに等しいという条件に一致する直線5、降伏電圧に関する限界を示す式（4）の右辺がaに等しいという条件に一致する直線6、降伏電圧に関するaの上限値を示す式（5）の右辺がaに等しいという条件に一致する曲線1を示した。【００４４】
図2（a）,（b）に示される各々の限界線は、半導体デバイスシミュレーションによるノーマリーオン・EC・SiC-SITの導通特性および降伏特性を解析することによって得られた。半導体デバイスシミュレーションでは半導体の基本方程式であるPoisson式、電子の連続方程式、正孔の連続方程式を有限差分法を用いて離散化し、ニュートン法を用いて解いている。【００４５】
電界集中が発生する箇所やSITの動作で重要となるチャネル領域では特にメッシュ間隔を細かく設定し、精度良くアバランシェ降伏や静電誘導効果をシミュレートできるように工夫している。半導体材料は結晶構造が4周期六方晶SiC（4H-SiC）を仮定し、精度良いシミュレーション結果を得るためにキャリア移動度、禁制帯幅、イオン化係数等の材料の物性パラメータは4H-SiCの実験データとフィッティングしたモデル式を用いている。【００４６】
図2（a）,（b）に示された各限界線を求めるためには、まず図3（a）及び同図（b）に示されるように、チャネルドナー不純物濃度Nchに対する特性オン抵抗および降伏電圧を、様々な半チャネル幅aおよびチャネル長xjの条件に対してシミュレーションにより導出する。【００４７】
図3（a）の計算ではゲート‐ソース間電圧VGSは、素子をオンする為の入力信号である2.5Vを設定しており、ドレイン電流密度が200A/cm2の時のドレイン‐ソース間電圧VDSによって特性オン抵抗RonSを計算している。本発明はノーマリーオン型動作に関するものであり、VGS=0Vで素子は導通することを想定しているが、ここでVGSを2.5Vに設定しているのは、VGSを十分大きくし、図5に示すチャネル領域3に広がる空乏層の幅を小さくし、可能な限りRonSの低減を意図している。またVGSを3.0V以上とするとP+ゲート領域4からホールがチャネル領域3およびドリフト領域2に注入されるため、ターンオフ時間が著しく増加する恐れがある。よってVGSを、P+ゲート領域からホールが注入されない上限である2.5Vに設定している。同図（b）では素子をオフするためのVGS=-15Vを設定している。このVGSの値はパワーデバイスの標準的なオフ電圧である。ここでxj=1μmとしている。【００４８】
図3（a）の特性オン抵抗対Nchの関係図ではNchの減少と共に初めは徐々に特性オン抵抗が増加することがわかる。この理由は、Nchの減少と共に、P+ゲート領域からチャネルに広がる空乏層の幅が増加するため、チャネル中の非空乏化領域である伝導チャネルの実効幅が徐々に減少するためである。【００４９】
そして、あるNchでは特性オン抵抗が急激に増加していることが図3（a）から確認できる。これはチャネルの両側のP+ゲート領域4からの空乏層がチャネル領域3の中央部で接して、そこに電位障壁が形成されるため、電流が著しく減少するためである。そして図3（a）から、特にa=0.65μm未満の曲線では、あるNchで特性オン抵抗が急激に増加しているのがわかる。【００５０】
このように特性オン抵抗が急激に増加するNchが、ノーマリーオン・EC・SiC-SITを導通させるための下限値であり、この素子に導通機能を持たせるためには、この下限値より大きい値でNchを設計することが必要となる。また下限値はaに依存していることが図3（a）でわかる。よってa対Nch下限値の関係が1つの曲線として、aを縦軸、Nchを横軸とした両対数平面（以下a対Nch両対数平面）にプロットできる。【００５１】
図3（a）において、aが0.65μm以上の場合には他の曲線と比較してNchの減少に対する特性オン抵抗の増加の仕方が鈍いことがわかる。この理由は、aが0.65μm以上の条件では、チャネル幅が比較的大きく、ゲートP+領域からの静電誘導効果が、ドレイン領域からの静電誘導効果と比較して小さいため、Nchを十分小さくして空乏層幅を増加させても、チャネル領域中の電位障壁が十分高くならないためである。【００５２】
このため、チャネル電流はあまり低下せず、結果としてNchに対する特性オン抵抗の増加率は鈍くなる。これがSITの動作の一つの特徴である。【００５３】
結果として、上述したa対Nch下限値の曲線をa対Nch両対数平面にプロットすると、aが0.65μm未満の比較的小さい値では負の傾きを持った直線となり、aが0.65μm以上になると徐々に曲線が寝る傾向を帯び、最終的にaの値はNchに依存しなくなる。前者の直線域を式で表したものが式(3)である。【００５４】
図3（b）の降伏電圧対Nchの関係図では、0.65μm以下のaの場合の降伏電圧は、Nchを増加させると、あるNchで急激に降伏電圧が低下していることがわかる。これは、Nchの増加により、P+ゲート領域4からチャネル領域3に広がる空乏層の幅が減少し、電流を遮断するための電位障壁が低下するためである。【００５５】
この降伏電圧が急激に低下するときのチャネル不純物濃度が、素子が確実にオフ機能を持つためのチャネル不純物濃度の上限値である。この上限値の値はaが増加するに従い減少していくことが図3（b）より分かる。よってa対Nch上限値の関係が1つの曲線として、a対Nch両対数平面にプロットできる。【００５６】
図3（b）においてa=0.7μmの場合には、Nchを減少させても、耐圧の増加が十分見込めていないことが分かる。これは、a=0.7μmの場合は、チャネル幅が比較的大きいのでP+ゲート領域からの静電誘導効果がドレイン電極からのそれよりも弱く、Nchを十分に下げたとしても電流遮断を確実に行うための電位障壁をチャネル領域に形成できないためである。【００５７】
結果として、上述したa対Nch上限値の曲線をa対Nch両対数平面にプロットすると、aが0.65μm未満の比較的小さい値では負の傾きを持った直線となり、aが0.65μm以上になると徐々に曲線が寝る傾向を帯び、最終的にaの値はNchに依存しなくなる。前者の直線域を式で表したものが式(4)である。【００５８】
更に、上述したように、図3(a)から求めたa対Nch下限値の曲線および同図(b)から求めたa対Nchの上限値の曲線には、ドレイン電圧による静電誘導効果が強く作用することによって決まる、Nchに依存しないaの上限値0.7μmという限界も存在するため、この上限値をチャネル構造の設計に加える必要がある。図3(a)及び(b)と同様の特性を、xj=1μm以外の値に関してシミュレーションしたところ、このaの上限値はxjに依存することが分かった。それをxjが4μm以下の条件のもとで式に表したものが式(5)である。【００５９】
図3（a）,（b）で得られた結果として、図2（a）,（b）に示す直線5、直線6、曲線1が得られる。従って 本発明である式（3）及び（4）の条件を満たすa、Nchの組合せを決定するとともに、xjが4μm以下でかつ式（5）を満たす条件でxjを決めるというチャネル構造の設計方法は、図2（a）の直線5と直線6で囲まれる範囲（ただし直線上の点は含まない）でNchとaの組を決め、同時にこのaに対して曲線1より下の領域でxjを決めることと同等である。
【実施例】
【００６０】
図4の設計領域3はチャネル領域の長さxjを1μmとしたときの、800〜1200Vの降伏電圧を持ち、導通および電流遮断動作が可能なノーマリーオン・EC・SiC-SITを作製するための、aおよびNchの組の範囲を示している。この条件を満たす数値は、例えば、xj=1μｍ、a=0.5μm、Nch=1016cm-3である。【００６１】
図6の設計領域4はチャネル領域の長さxjを1μmとしたときの、800〜1200Vの降伏電圧を持ち、導通および電流遮断動作が可能で、特に製造時に発生するaおよびNchのバラツキによって生ずるオン抵抗の増加を回避するためのノーマリーオン・EC・SiC-SITを作製するための、aおよびNchの組の範囲を示している。図６の直線５は、式（３）に対応する特性オン抵抗に関するaおよびNchの設計限界を示す線であるが、実際の製造において発生する可能性のあるaおよびNchのバラツキが原因で式（３）の条件を満たさなくなると、図４における設計領域３の範囲外となり特性オン抵抗は急激に増加してしまうことが図３(a)から分かる。よってこれを避けるために製造中に起こりうるaおよびNchのバラツキの範囲を考慮し、このバラツキが特性オン抵抗に影響を及ぼさない設計条件が式（６）であり、これが図６の直線８に対応する。本式と式（４）および式（５）で設定される領域が図６の設計領域４である。即ち設計領域４でaおよびNchを決定して素子設計を行えば、製造中に起こりうるaおよびNchのバラツキが発生したとしても、依然として低いオン抵抗が保証される。【００６２】
図7の設計領域5はチャネル領域の長さxjを1μmとしたときの、800〜1200Vの降伏電圧を持ち、導通および電流遮断動作が可能で、特に製造時に発生するaおよびNchのバラツキによって生ずる降伏電圧の低下を回避するためのノーマリーオン・EC・SiC-SITを作製するための、aおよびNchの組の範囲を示している。図７の直線６は、式（４）に対応する降伏電圧に関するaおよびNchの設計限界を示す線であるが、実際の製造において発生する可能性のあるaおよびNchのバラツキが原因で式（４）の条件を満たさなくなると、図４における設計領域３の範囲外となり降伏電圧は急激に低下してしまうことが図３(b)から分かる。よってこれを避けるために製造中に起こりうるaおよびNchのバラツキの範囲を考慮し、このバラツキが降伏電圧に影響を及ぼさない設計条件が式（７）であり、これが直線９に対応する。本式と式（３）および式（５）で設定される領域が図７の設計領域５である。即ち設計領域５でaおよびNchを決定して素子設計を行えば、製造中に起こりうるaおよびNchのバラツキが発生したとしても、依然として高い降伏電圧が保証される。【００６３】
図8の設計領域6はチャネル領域の長さxjを1μmとしたときの、800〜1200Vの降伏電圧を持ち、導通および電流遮断動作が可能で、特に製造時に発生するaおよびNchのバラツキによって生ずるオン抵抗の増加および降伏電圧の低下を回避するためのノーマリーオン・EC・SiC-SITを作製するための、aおよびNchの組の範囲を示している。【００６４】
図9から12は、本発明の実施に係る構造図であり、これらの構造に本発明のチャネル構造の設計方法を適用できる。【００６５】
図5は、ノーマリーオン・EC・SiC-SITであり、P+ゲート領域4がソース低濃度領域5の下に埋め込まれ、ソース電極8は素子の表面に設置され、ゲート電極9はソース電極8の周辺に設置されている構造である。ここでゲート電極9形成に際しては、埋め込まれたP+ゲート領域4に達するような溝をソース電極周辺の一部に形成して、溝の底部にゲート電極9を設置する。またチャネル領域3はP+ゲート領域4に囲まれるように設置されており、ゲート電極9には接続されていない。チャネル領域3は異方性トレンチエッチング技術およびエピタキシャル成長によるトレンチ部の埋め込みによって形成されており、p+ゲート領域の断面形状は基本的に方形である。【００６６】
図9は、図5に示されたノーマリーオン・EC・SiC-SITにおいてゲートp+領域4に接するソース領域６側にＮ型チャネル領域３の不純物濃度よりも低濃度のN-型領域１１を設けた構造である。【００６７】
図10は、図5に示されたノーマリーオン・EC・SiC-SITにおいてゲートp+領域4に接するドレイン領域１側にＮ型チャネル領域３の不純物濃度よりも低濃度のN-型領域１２を設けた構造である。【００６８】
図11は、図5に示されたノーマリーオン・EC・SiC-SITにおいてゲートp+領域4に接するソース領域６側およびドレイン領域１側にＮ型チャネル領域３の不純物濃度よりも低濃度のN-型領域１１および１２を設けた構造である。【００６９】
図12は、図５、９、１０、１１に示すエピタキシャルチャネル縦型埋め込みゲート構造SiC-SITにおいて、チャネル領域幅2aがゲート電極９からの距離に応じて一次関数的に減少している構造である。これらの構造中のチャネル幅2aの設計には上述した本発明のチャネル構造の設計方法を適用すればよい。【００７０】
本明細書は、２００５年６月３０日出願の特願２００５−１９１７６３に基づく。この内容はすべてここに含めておく。
【産業上の利用可能性】
【００７１】
本発明は、炭化珪素を用いた高電力用トランジスタの低損失化の設計技術に利用される可能性がある。
【図１】
2007004528.tif 000009
【図２】
2007004528.tif 000010
【図３】
2007004528.tif 000011
【図４】
2007004528.tif 000012
【図５】
2007004528.tif 000013
【図６】
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【図７】
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【図８】
2007004528.tif 000016
【図９】
2007004528.tif 000017
【図１０】
2007004528.tif 000018
【図１１】
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【図１２】
2007004528.tif 000020
【手続補正書】
【提出日】平成19年4月27日(2007.4.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ノーマリーオン型エピタキシャルチャネル埋込ゲート炭化珪素静電誘導トランジスタ（以下、ノーマリーオン・ＥＣ・ＳｉＣ−ＳＩＴ）のチャネル構造の設計方法において、半チャネル幅ａ、チャネルドナー不純物濃度Ｎｃｈを、式（１）及び式（２）の条件を満たすａ、Ｎｃｈの組合せとするとともに、チャネル長ｘｊが４μｍ以下でかつ式（３）の条件を満たすｘｊを決定することを特徴とするチャネル構造の設計方法。
ａ＞２．１０×１０７／√Ｎｃｈ  ・・・・・（１）
Ｎｃｈはｃｍ−３、ａはμｍの単位を持つ。
ａ＜１．７２×１０８／√Ｎｃｈ  ・・・・・（２）
Ｎｃｈはｃｍ−３、ａはμｍの単位を持つ。
ａ＜−０．１＋０．９ｘｊ−０．１ｘｊ２  ・・・・・（３）
ａおよびｘｊはμｍの単位を持つ。
【請求項２】
前記式（１）がａ＞３．３×１０７／√Ｎｃｈであることを特徴とする請求項１に記載のチャネル構造の設計方法。
【請求項３】
前記式（２）がａ＜９×１０７／√Ｎｃｈであることを特徴とする請求項１に記載のチャネル構造の設計方法。
【請求項４】
前記式（１）がａ＞３．３×１０７／√Ｎｃｈであり、前記式（２）がａ＜９×１０７／√Ｎｃｈあることを特徴とする請求項１に記載のチャネル構造の設計方法。
【請求項５】
請求項１から４のいずれかに記載のチャネル構造の設計方法により作成されるノーマリーオン・ＥＣ・ＳｉＣ−ＳＩＴにおいて、ゲートｐ＋領域に接するソース領域側にＮ型チャネル領域の不純物濃度よりも低濃度のＮ−型領域を設けたことを特徴とするＳｉＣ−ＳＩＴ。
【請求項６】
請求項１から４のいずれかに記載のチャネル構造の設計方法により作成されるノーマリーオン・ＥＣ・ＳｉＣ−ＳＩＴにおいて、ゲートｐ＋領域に接するドレイン領域側にＮ型チャネル領域の不純物濃度よりも低濃度のＮ−型領域を設けたことを特徴とするＳｉＣ−ＳＩＴ。
【請求項７】
請求項１から４のいずれかに記載のチャネル構造の設計方法により作成されるノーマリーオン・ＥＣ・ＳｉＣ−ＳＩＴにおいて、ゲートｐ＋領域に接するソース領域側及びドレイン領域側にＮ型チャネル領域の不純物濃度よりも低濃度のＮ−型領域を設けたことを特徴とするＳｉＣ−ＳＩＴ。
【請求項８】
請求項１から４のいずれかにに記載のチャネル構造の設計方法により作成されるノーマリーオン・ＥＣ・ＳｉＣ−ＳＩＴにおいて、チャネル領域幅がゲート電極からの距離に応じて一次関数的に減少していることを特徴とするＳｉＣ−ＳＩＴ。
【請求項９】
請求項５から８のいずれかに記載のノーマリーオン・ＥＣ・ＳｉＣ−ＳＩＴを含む電力変換装置。
【請求項１０】
高濃度ｎ型炭化珪素基板と、前記高濃度ｎ型炭化珪素基板上にエピタキシャル成長により形成された低濃度ｎ型第１層と、前記低濃度ｎ型第１層上の互いに物理的に完全に離間した高濃度ｐ型ゲート領域と、同一のエピタキシャル成長工程により同一不純物濃度を有するように形成された、互いに隣り合った前記高濃度ｐ型ゲート領域の間に位置する低濃度ｎ型チャネル領域と、前記低濃度ｎ型チャネル領域及び前記高濃度ｐ型ゲート領域の上部に位置する低濃度ｎ型層と、ｎ型不純物イオン注入により前記低濃度ｎ型層上に形成された高濃度ｎ型第２層領域と、前記高濃度ｎ型第２層上に形成された第２の電極と、前記高濃度ｎ型炭化珪素基板の裏面に形成された第１の電極と、前記高濃度ｐ型ゲート領域に電気的に接続されたゲート電極とから構成されている炭化珪素トランジスタ装置において、チャネル長ｘｊは、４μｍ以下でありかつ前記低濃度ｎ型チャネル領域の幅の略１／２の値をａとし、前記低濃度ｎ型チャネル領域のチャネルドナー不純物濃度Ｎｃｈを１ｘ１０１４ｃｍ−３から１ｘ１０１８ｃｍ−３の範囲とし、前記チャネルドナー不純物濃度Ｎｃｈが式（１）及び式（２）の条件を満たすようにａとＮｃｈの組合せを決定するとともに式（３）の条件を満たすｘｊであることを特徴とする炭化珪素トランジスタ装置。
ａ＞２．１０×１０７／√Ｎｃｈ  ・・・・・（１）
Ｎｃｈはｃｍ−３、ａはμｍの単位を持つ。
ａ＜１．７２×１０８／√Ｎｃｈ  ・・・・・（２）
Ｎｃｈはｃｍ−３、ａはμｍの単位を持つ。
ａ＜−０．１＋０．９ｘｊ−０．１ｘｊ２  ・・・・・（３）
ａおよびｘｊはμｍの単位を持つ。
【請求項１１】
前記式（１）がａ＞３．３×１０７／√Ｎｃｈであることを特徴とする請求項１０に記載の炭化珪素トランジスタ装置。
【請求項１２】
前記式（２）がａ＜９×１０７／√Ｎｃｈであることを特徴とする請求項１０に記載の炭化珪素トランジスタ装置。
【請求項１３】
前記式（１）がａ＞３．３×１０７／√Ｎｃｈであり、前記式（２）がａ＜９×１０７／√Ｎｃｈあることを特徴とする請求項１０に記載の炭化珪素トランジスタ装置。
【国際調査報告】
2007004528.tif 000021
2007004528.tif 000022
2007004528.tif 000023
2007004528.tif 000024