【事件の表示】
　特願２０１８−５３９２７０「セルベースのリファレンス電圧の生成」拒絶査定不服審判事件〔平成２９年　８月１０日国際公開、ＷＯ２０１７／１３６２０３、平成３１年　４月１８日国内公表、特表２０１９−５１１０７４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，２０１７年１月２５日（パリ条約による優先権主張外国庁受理　２０１６年２月１日　米国）を国際出願日とする出願であって，平成３１年３月１８日に手続補正がされ，平成３１年４月２日付けで拒絶理由通知がされ，令和１年７月８日付けで意見書が提出され，令和１年７月１６日付けで拒絶査定がなされた。これに対し，令和１年１１月２２日に拒絶査定不服審判の請求がなされると同時に手続補正がなされ，令和２年３月１９日付けで上申書が提出されたものである。
第２　令和１年１１月２２日にされた手続補正についての補正の却下の決定 
［補正の却下の決定の結論］ 
　令和１年１１月２２日にされた手続補正（以下「本件補正」という。）を却下する。 
［理由］ 
１　本件補正について（補正の内容） 
（１）本件補正後の特許請求の範囲の記載
　本件補正により，特許請求の範囲の請求項１の記載は，次のとおり補正された。（下線部は，補正箇所である。）
「【請求項１】
　強誘電体メモリセルのアレイを操作する方法であって、
　前記アレイの第１の強誘電体コンデンサのデジット線に第１の電圧を発現させること
であって、前記第１の強誘電体コンデンサは、前記アレイに入力されるデータに対応している少なくとも２つのロジック状態のうちの１つを格納するための第１のメモリセルを有しており、前記格納は、前記アレイに入力される前記データを書き込むためのアクセスに応じて起こる、前記第１の電圧を発現させること
　前記アレイの第２の強誘電体コンデンサのデジット線に、前記発現した第１の電圧とは異なる第２の電圧を発現させること
であって、前記第２の強誘電体コンデンサは、前記アレイに入力される前記データに対応している少なくとも２つのロジック状態のうちの１つを格納するための第２のメモリセルを有しており、前記格納は、前記アレイに入力される前記データを書き込むためのアクセスに応じて起こる、前記第２の電圧を発現させること
　活性化電圧を用いて、前記第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネント、および前記第２の強誘電体コンデンサと電子通信する第２の選択コンポーネントを活性化することと、
　少なくとも部分的に前記発現した第１の電圧、前記発現した第２の電圧、および前記活性化電圧からリファレンス電圧を生成すること
　を含み、
　前記リファレンス電圧は、前記発現した第１の電圧と前記発現した第２の電圧の間の値を有する
　方法。」
（２）本件補正前の特許請求の範囲
　本件補正前の，平成３１年３月１８日にされた手続補正により補正された特許請求の範囲の請求項１の記載は次のとおりである。
「【請求項１】
　強誘電体メモリセルのアレイを操作する方法であって、
　前記アレイの第１の強誘電体コンデンサのデジット線に第１の電圧を発現させることと、
　前記アレイの第２の強誘電体コンデンサのデジット線に、前記発現した第１の電圧とは異なる第２の電圧を発現させることと、
　活性化電圧を用いて、前記第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネント、および前記第２の強誘電体コンデンサと電子通信する第２の選択コンポーネントを活性化することと、
　少なくとも部分的に前記発現した第１の電圧、前記発現した第２の電圧、および前記活性化電圧からリファレンス電圧を生成すること
　を含み、
　前記リファレンス電圧は、前記発現した第１の電圧と前記発現した第２の電圧の間の値を有する
　方法。」
２　補正の適否 
　本件補正は，請求項１について補正前の「第１の電圧を発現させること」，及び「第２の電圧を発現させること」に，各々「前記第１の強誘電体コンデンサは、前記アレイに入力されるデータに対応している少なくとも２つのロジック状態のうちの１つを格納するための第１のメモリセルを有しており、前記格納は、前記アレイに入力される前記データを書き込むためのアクセスに応じて起こる」，及び「前記第２の強誘電体コンデンサは、前記アレイに入力される前記データに対応している少なくとも２つのロジック状態のうちの１つを格納するための第２のメモリセルを有しており、前記格納は、前記アレイに入力される前記データを書き込むためのアクセスに応じて起こる」との構成を付加して限定を加えたものである。また，本件補正前の請求項１に記載された発明と本件補正後の請求項１に記載される発明の産業上の利用分野及び解決しようとする課題は同一である。したがって，請求項１についての本件補正は特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そこで，本件補正後の請求項１に記載された発明（以下，「本件補正発明」という。）が特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか否か（特許出願の際独立して特許を受けることができるものか否か）を検討する。
（１）本件補正発明 
本件補正発明は，上記１（１）に記載したとおりのものである。
（２）引用文献，引用発明 
ア　引用文献１
（ア）原査定の拒絶の理由において引用された，特開２００２−２６９９７１号公報（以下，「引用文献１」という。）には，図面とともに以下の事項が記載されている。（下線は，当審において付加した。以下，同じ。）
ａ　「【０００１】
【発明の属する技術分野】本発明は，半導体メモリおよび半導体メモリの駆動方法にかかり，特に強誘電体キャパシタを有する半導体メモリおよびその駆動方法に関するものである。」
ｂ　「【００２８】［第１の実施の形態］本発明の第１の実施の形態にかかる強誘電体メモリのメモリセルアレイの構成を図１に示す。
【００２９】
メモリセルアレイは第１領域ａ１と第２領域ａ２を有しており，各領域は複数のセンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２を挟んで回路構成が対象となるようにレイアウトされている。第１領域ａ１には，複数のメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２，・・・，ダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，ＤＭＣ１ｎ＋２，・・・，および短絡部ｓ１ａ，ｓ１ｂ，・・・が備えられている。第２領域ａ２には，複数のメモリセルＭＣ２ｎ−１，ＭＣ２ｎ，ＭＣ２ｎ＋１，ＭＣ２ｎ＋２，・・・，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２，・・・，および短絡部ｓ２ａ，ｓ２ｂ，・・・が備えられている
【００３０】
各メモリセルおよび各ダミーメモリセルは，Ｎチャネル型トランジスタ（以下，「Ｎトランジスタ」という）Ｔｒと強誘電体キャパシタＣから構成されている
ｃ　「【００３３】まず，第１領域ａ１の回路構成要素の接続内容を説明する。
【００３４】ビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２とワード線ＷＬ１ｎが交差する位置にはそれぞれメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２が配置されている。例えば，ビット線ＢＬ１ｎとワード線ＷＬ１ｎの交差位置にはメモリセルＭＣ１ｎが配置されており，このメモリセルＭＣ１ｎを構成するＮトランジスタＴｒのゲートはワード線ＷＬ１ｎに，ソース（ドレイン）はビット線ＢＬ１ｎに，ドレイン（ソース）はメモリセルＭＣ１ｎを構成する強誘電体キャパシタＣの第１端子に接続されている。メモリセルＭＣ１ｎを構成する強誘電体キャパシタＣの第２端子はプレート線ＰＬ１ｎに接続されており，他のメモリセルＭＣ１ｎ−１，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２を構成する強誘電体キャパシタＣの第２端子もプレート線ＰＬ１ｎに共通接続されている。
　　　　　　　　　　　　　・・・中略・・・
【００３９】ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１とダミーワード線ＤＷＬ２１が交差する位置にはそれぞれダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ＋１が配置されており，ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２とダミーワード線ＤＷＬ２２が交差する位置にはそれぞれダミーメモリセルＤＭＣ２ｎ，ＤＭＣ２ｎ＋２が配置されている。例えば，
ビット線ＢＬ２ｎ−１とダミーワード線ＤＷＬ２１の交差位置にはダミーメモリセルＤＭＣ２ｎ−１が配置されており，このダミーメモリセルＤＭＣ２ｎ−１を構成するＮトランジスタＴｒのゲートはダミーワード線ＤＷＬ２１に，ソース（ドレイン）はビット線ＢＬ２ｎ−１に，ドレイン（ソース）はダミーメモリセルＤＭＣ２ｎ−１を構成する強誘電体キャパシタＣの第１端子に接続されている。また，ビット線ＢＬ２ｎとダミーワード線ＤＷＬ２２の交差位置にはダミーメモリセルＤＭＣ２ｎが配置されており，このダミーメモリセルＤＭＣ２ｎを構成するＮトランジスタＴｒのゲートはダミーワード線ＤＷＬ２２に，ソース（ドレイン）はビット線ＢＬ２ｎに，ドレイン（ソース）はダミーメモリセルＤＭＣ２ｎを構成する強誘電体キャパシタＣの第１端子に接続されている。各ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ＋１を構成する強誘電体キャパシタＣの第２端子はダミープレート線ＤＰＬ２１に共通接続され，各ダミーメモリセルＤＭＣ２ｎ，ＤＭＣ２ｎ＋２を構成する強誘電体キャパシタＣの第２端子はダミープレート線ＤＰＬ２２に共通接続されている
ｄ　「【００４２】以上のように構成された
強誘電体メモリのデータ読み出し動作
【００４３】まず，第１領域ａ１に属するビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２および第２領域ａ２に属するビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２を０Ｖにプリチャージして，その後フローティング状態とする。
【００４４】＜時刻ｔ１＞
第１領域ａ１に属するワード線ＷＬ１ｎと第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとする
【００４５】＜時刻ｔ２＞
第１領域ａ１に属するプレート線ＰＬ１ｎと第２領域ａ２に属するダミープレート線ＤＰＬ２１，ＤＰＬ２２をＨレベルとする。この時点で，第１領域ａ１に属するビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２にはそれぞれ，メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２を構成する強誘電体キャパシタＣの分極状態，すなわち格納されている情報に応じた電位が生じる。一方，第２領域ａ２に属するビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２にはそれぞれ，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２を構成する強誘電体キャパシタＣの分極状態に応じた電位が生じる
　　　　　　　　　　　　・・・中略・・・
【００４８】第２領域ａ２においても同様に，ダミーメモリセルＤＭＣ２ｎ−１とダミーメモリセルＤＭＣ２ｎには相違する情報が書き込まれており，ダミーメモリセルＤＭＣ２ｎ＋１とダミーメモリセルＤＭＣ２ｎ＋２には相違する情報が書き込まれている。
【００４９】＜時刻ｔ３＞
第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＬレベルとする。さらに短絡部制御信号ＳＷ２をアサートして短絡部制御線ＳＷＬ２をＨレベルとする。これによって，第２領域ａ２に属する短絡部ｓ２ａがオン状態となり，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎが短絡され同電位となるとともに，短絡部ｓ２ｂがオン状態となり，ビット線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２が短絡され同電位となる
　　　　　　　　　　　　・・・中略・・・
【００５４】＜時刻ｔ８＞センスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２を不活性状態に戻す。この時点で各メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２に格納データが復元される。
【００５５】ここまでの動作によりメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２からのデータ読み出しが完了する。
その後，このデータ読み出し動作において参照電位Ｖｒｅｆの発生源として用いられた第２領域ａ２に属するダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２についての格納データの復元を行う。
【００５６】＜時刻ｔ９＞
第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとする
【００５７】＜時刻ｔ１０＞
第２領域ａ２に属するダミープレート線ＤＰＬ２ｎをＨレベルとし（ダミープレート線ＤＰＬ１ｎはＬレベルを維持），ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１をＨレベルとする（ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２はＬレベルを維持）。これによって，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電体キャパシタＣの分極方向は，図１の矢印に示した状態（初期状態）に戻される
【００５８】＜時刻ｔ１１＞ダミープレート線ＤＰＬ２ｎをＬレベルとし，ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１をＬレベルとする。
【００５９】＜時刻ｔ１２＞ダミーワード線ＤＷＬ２１，ＤＷＬ２２をＬレベルとする。
【００６０】以上が第１の実施の形態にかかる
強誘電体メモリのデータ読み出し動作
【００６１】図３は，各メモリセル（ダミーメモリセルを含む）を構成する強誘電体キャパシタの電圧−電荷特性を示している。横軸は強誘電体キャパシタへの印加電圧であり縦軸はチャージされた電荷量を示している。また，ＶａとＶｂは，格納データが読み出される選択メモリセル（ここではメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２）によって誘起される
選択メモリセル領域（ここでは第１領域ａ１）
ｅ　「【００６２】上述のように第１の実施の形態にかかる
強誘電体メモリは，第１領域ａ１と第２領域ａ２にそれぞれ略同一に構成された回路を備えており，さらに各領域の構成要素，すなわちビット線，メモリセル，ダミーメモリセル等もすべて略同一のサイズで形成されている。ビット線について言えば各領域間でビット線容量が等しく，メモリセルおよびダミーメモリセルについて言えば各領域間で強誘電体キャパシタの容量が等しい。したがって，時刻ｔ２において，参照電位発生領域（ここでは第２領域ａ２）に属するビット線（ここではビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２）には，選択メモリセル領域のビット線と同様に，電位Ｖａまたは電位Ｖｂのいずれかが誘起されることになる
【００６３】ところで，
ダミーメモリセルＤＭＣ２ｎ−１とダミーメモリセルＤＭＣ２ｎには相違する情報が格納されているため，時刻ｔ２においてビット線ＢＬ２ｎ−１に例えば電位Ｖａが生じた場合，隣のビット線ＢＬ２ｎには電位Ｖｂが生じる
【００６４】
続く時刻ｔ３において，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎは，短絡部ｓ２ａによって短絡されるが，これらのビット線は同一の容量を有しているため，短絡後の電位Ｖａｖｅは電位Ｖａと電位Ｖｂのちょうど中間値（Ｖａ＋Ｖｂ）／２となる
この電位Ｖａｖｅは，強誘電体キャパシタの製造プロセスや材料に依存せず常に電位Ｖａと電位Ｖｂの平均値を保つため，選択メモリセル領域のビット線の電位を高精度に検出するためにセンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２に与えられる参照電位Ｖｒｅｆとして最適である
ｆ　「図１
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
ｇ　「図２
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
（イ）上記ｂの段落【００２９】には，「メモリセルアレイは第１領域ａ１と第２領域ａ２を有しており，各領域は複数のセンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２を挟んで回路構成が対象となるようにレイアウトされている。第１領域ａ１には，複数のメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２，・・・，ダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，ＤＭＣ１ｎ＋２，・・・，および短絡部ｓ１ａ，ｓ１ｂ，・・・が備えられている。第２領域ａ２には，複数のメモリセルＭＣ２ｎ−１，ＭＣ２ｎ，ＭＣ２ｎ＋１，ＭＣ２ｎ＋２，・・・，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２，・・・，および短絡部ｓ２ａ，ｓ２ｂ，・・・が備えられている」ことが記載されている。
　してみると，引用文献１には，“１領域ａ１と第２領域ａ２を有しており，各領域は複数のセンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２を挟んで回路構成が対象となるようにレイアウトされており,第１領域ａ１には，複数のメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２，ダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，ＤＭＣ１ｎ＋２，および短絡部ｓ１ａ，ｓ１ｂ，が備えられ，第２領域ａ２には，複数のメモリセルＭＣ２ｎ−１，ＭＣ２ｎ，ＭＣ２ｎ＋１，ＭＣ２ｎ＋２，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２，および短絡部ｓ２ａ，ｓ２ｂ，が備えられているメモリセルアレイ”が記載されているといえる。
（ウ）上記ｂの段落【００３０】には，「各メモリセルおよび各ダミーメモリセルは，Ｎチャネル型トランジスタ（以下，「Ｎトランジスタ」という）Ｔｒと強誘電体キャパシタＣから構成されている」ことが記載されている。
（エ）上記ｃの段落【００３９】には，「ビット線ＢＬ２ｎ−１とダミーワード線ＤＷＬ２１の交差位置にはダミーメモリセルＤＭＣ２ｎ−１が配置されており，このダミーメモリセルＤＭＣ２ｎ−１を構成するＮトランジスタＴｒのゲートはダミーワード線ＤＷＬ２１に，ソース（ドレイン）はビット線ＢＬ２ｎ−１に，ドレイン（ソース）はダミーメモリセルＤＭＣ２ｎ−１を構成する強誘電体キャパシタＣの第１端子に接続されている。また，ビット線ＢＬ２ｎとダミーワード線ＤＷＬ２２の交差位置にはダミーメモリセルＤＭＣ２ｎが配置されており，このダミーメモリセルＤＭＣ２ｎを構成するＮトランジスタＴｒのゲートはダミーワード線ＤＷＬ２２に，ソース（ドレイン）はビット線ＢＬ２ｎに，ドレイン（ソース）はダミーメモリセルＤＭＣ２ｎを構成する強誘電体キャパシタＣの第１端子に接続されている。各ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ＋１を構成する強誘電体キャパシタＣの第２端子はダミープレート線ＤＰＬ２１に共通接続され，各ダミーメモリセルＤＭＣ２ｎ，ＤＭＣ２ｎ＋２を構成する強誘電体キャパシタＣの第２端子はダミープレート線ＤＰＬ２２に共通接続されている」ことが記載されている。
（オ）上記ｄには，上記メモリセルアレイのデータ読み出し動作が記載されており，引用文献１には，“メモリセルアレイのデータ読み出し方法”が記載されているといえる。
（カ）そして，上記ｄには，上記メモリセルアレイのデータ読み出し方法が，上記ｄの段落【００４４】の「第１領域ａ１に属するワード線ＷＬ１ｎと第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとする」ことと，段落【００４５】の「第１領域ａ１に属するプレート線ＰＬ１ｎと第２領域ａ２に属するダミープレート線ＤＰＬ２１，ＤＰＬ２２をＨレベルとする。この時点で，第１領域ａ１に属するビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２にはそれぞれ，メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２を構成する強誘電体キャパシタＣの分極状態，すなわち格納されている情報に応じた電位が生じる。一方，第２領域ａ２に属するビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２にはそれぞれ，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２を構成する強誘電体キャパシタＣの分極状態に応じた電位が生じる」ことと，段落【００４９】の「第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＬレベルとする。さらに短絡部制御信号ＳＷ２をアサートして短絡部制御線ＳＷＬ２をＨレベルとする。これによって，第２領域ａ２に属する短絡部ｓ２ａがオン状態となり，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎが短絡され同電位となるとともに，短絡部ｓ２ｂがオン状態となり，ビット線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２が短絡され同電位となる」ことと，段落【００５５】の「その後，このデータ読み出し動作において参照電位Ｖｒｅｆの発生源として用いられた第２領域ａ２に属するダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２についての格納データの復元を行う」ことと，段落【００５６】の「第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとする」ことと，段落【００５７】の「第２領域ａ２に属するダミープレート線ＤＰＬ２ｎ（当審注：「ダミープレート線ＤＰＬ２２」の誤記と認められる。）をＨレベルとし（ダミープレート線ＤＰＬ１ｎ（当審注：「ダミープレート線ＤＰＬ２１の誤記と認められる。）はＬレベルを維持），ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１をＨレベルとする（ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２はＬレベルを維持）。これによって，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電体キャパシタＣの分極方向は，図１の矢印に示した状態（初期状態）に戻される」ことと，からなることが記載されている。
　してみると，引用文献１には上記メモリセルアレイのデータ読み出し方法が，“第１領域ａ１に属するプレート線ＰＬ１ｎと第２領域ａ２に属するダミープレート線ＤＰＬ２１，ＤＰＬ２２をＨレベルとし，第１領域ａ１に属するビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２にはそれぞれ，メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２を構成する強誘電体キャパシタＣの分極状態，すなわち格納されている情報に応じた電位を生じさせ，一方，第２領域ａ２に属するビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２にはそれぞれ，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２を構成する強誘電体キャパシタＣの分極状態に応じた電位を生じさせる工程と,
　第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＬレベルとし，さらに短絡部制御信号ＳＷ２をアサートして短絡部制御線ＳＷＬ２をＨレベルとして，第２領域ａ２に属する短絡部ｓ２ａがオン状態として，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎが短絡され同電位とするともに，短絡部ｓ２ｂがオン状態として，ビット線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２が短絡され同電位とする工程と，
　データ読み出し動作において参照電位Ｖｒｅｆの発生源として用いられた第２領域ａ２に属するダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２についての格納データの復元を行うために，第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとして，さらに，第２領域ａ２に属するダミープレート線ＤＰＬ２２をＨレベルとし（ダミープレート線ＤＰＬ２１はＬレベルを維持），ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１をＨレベルとして（ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２はＬレベルを維持），ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電体キャパシタＣの分極方向を，初期状態に戻す工程と”，
　を有することが記載されているといえる。
（キ）上記ｅの段落【００６２】には，「強誘電体メモリは，第１領域ａ１と第２領域ａ２にそれぞれ略同一に構成された回路を備えており，さらに各領域の構成要素，すなわちビット線，メモリセル，ダミーメモリセル等もすべて略同一のサイズで形成されている。ビット線について言えば各領域間でビット線容量が等しく，メモリセルおよびダミーメモリセルについて言えば各領域間で強誘電体キャパシタの容量が等しい。したがって，時刻ｔ２において，参照電位発生領域（ここでは第２領域ａ２）に属するビット線（ここではビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２）には，選択メモリセル領域のビット線と同様に，電位Ｖａまたは電位Ｖｂのいずれかが誘起されることになる」こと，さらに，段落【００６３】には，「ダミーメモリセルＤＭＣ２ｎ−１とダミーメモリセルＤＭＣ２ｎには相違する情報が格納されているため，時刻ｔ２においてビット線ＢＬ２ｎ−１に例えば電位Ｖａが生じた場合，隣のビット線ＢＬ２ｎには電位Ｖｂが生じる」こと，また，段落【００６４】には「続く時刻ｔ３において，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎは，短絡部ｓ２ａによって短絡されるが，これらのビット線は同一の容量を有しているため，短絡後の電位Ｖａｖｅは電位Ｖａと電位Ｖｂのちょうど中間値（Ｖａ＋Ｖｂ）／２となる」こと，及び「この電位Ｖａｖｅは，強誘電体キャパシタの製造プロセスや材料に依存せず常に電位Ｖａと電位Ｖｂの平均値を保つため，選択メモリセル領域のビット線の電位を高精度に検出するためにセンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２に与えられる参照電位Ｖｒｅｆとして最適である」ことが記載されている。
　また，上記ｄの段落【００６１】には，「選択メモリセル領域（ここでは第１領域ａ１）」であることが記載されている。
　してみると，上記（イ）及び（カ）の検討内容を踏まえると，引用文献１には，“強誘電体メモリは，第１領域ａ１と第２領域ａ２にそれぞれ略同一に構成された回路を備えており，さらに各領域の構成要素，すなわちビット線，メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２，ダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，ＤＭＣ１ｎ＋２，等もすべて略同一のサイズで形成されており，ビット線について言えば各領域間でビット線容量が等しく，メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２，およびダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，ＤＭＣ１ｎ＋２，について言えば各領域間で強誘電体キャパシタの容量が等しいことから，電位を生じさせる工程において，参照電位発生領域（ここでは第２領域ａ２）に属するビット線（ここではビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２）には，選択メモリセル領域（ここでは第１領域ａ１）のビット線と同様に，電位Ｖａまたは電位Ｖｂのいずれかが誘起され，また，ダミーメモリセルＤＭＣ２ｎ−１とダミーメモリセルＤＭＣ２ｎには相違する情報が格納されているため，電位を生じさせる工程において，ビット線ＢＬ２ｎ−１に例えば電位Ｖａが生じた場合，隣のビット線ＢＬ２ｎには電位Ｖｂが生じ，さらに，同電位とする工程において，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎが短絡部ｓ２ａによって短絡されると，ビット線が同一の容量を有しているため，短絡後の電位Ｖａｖｅは電位Ｖａと電位Ｖｂのちょうど中間値（Ｖａ＋Ｖｂ）／２となり，この電位Ｖａｖｅは，強誘電体キャパシタの製造プロセスや材料に依存せず常に電位Ｖａと電位Ｖｂの平均値を保つため，選択メモリセル領域のビット線の電位を高精度に検出するためにセンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２に与えられる参照電位Ｖｒｅｆとして最適である”ことが記載されているといえる。
　したがって，上記引用文献１の上記各記載及び図面を総合すると，引用文献１には，次の発明（以下，「引用発明」という。）が開示されていると認められる。
「第１領域ａ１と第２領域ａ２を有しており，各領域は複数のセンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２を挟んで回路構成が対象となるようにレイアウトされており,第１領域ａ１には，複数のメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２，ダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，ＤＭＣ１ｎ＋２，および短絡部ｓ１ａ，ｓ１ｂ，が備えられ,第２領域ａ２には，複数のメモリセルＭＣ２ｎ−１，ＭＣ２ｎ，ＭＣ２ｎ＋１，ＭＣ２ｎ＋２，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２，および短絡部ｓ２ａ，ｓ２ｂ，が備えられているメモリセルアレイにおいて,
　各メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２, および各ダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，ＤＭＣ１ｎ＋２は，Ｎチャネル型トランジスタ（以下，「Ｎトランジスタ」という）Ｔｒと強誘電体キャパシタＣから構成され，
　ビット線ＢＬ２ｎ−１とダミーワード線ＤＷＬ２１の交差位置にはダミーメモリセルＤＭＣ２ｎ−１が配置されており，このダミーメモリセルＤＭＣ２ｎ−１を構成するＮトランジスタＴｒのゲートはダミーワード線ＤＷＬ２１に，ソース（ドレイン）はビット線ＢＬ２ｎ−１に，ドレイン（ソース）はダミーメモリセルＤＭＣ２ｎ−１を構成する強誘電体キャパシタＣの第１端子に接続され，また，ビット線ＢＬ２ｎとダミーワード線ＤＷＬ２２の交差位置にはダミーメモリセルＤＭＣ２ｎが配置されており，このダミーメモリセルＤＭＣ２ｎを構成するＮトランジスタＴｒのゲートはダミーワード線ＤＷＬ２２に，ソース（ドレイン）はビット線ＢＬ２ｎに，ドレイン（ソース）はダミーメモリセルＤＭＣ２ｎを構成する強誘電体キャパシタＣの第１端子に接続され，ダミーメモリセルＤＭＣ２ｎ−１を構成する強誘電体キャパシタＣの第２端子はダミープレート線ＤＰＬ２１に接続され，ダミーメモリセルＤＭＣ２ｎを構成する強誘電体キャパシタＣの第２端子はダミープレート線ＤＰＬ２２に接続されているものであり，
　上記メモリセルアレイのデータの読み出し方法であって，
　第１領域ａ１に属するプレート線ＰＬ１ｎと第２領域ａ２に属するダミープレート線ＤＰＬ２１，ＤＰＬ２２をＨレベルとし，第１領域ａ１に属するビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２にはそれぞれ，メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２を構成する強誘電体キャパシタＣの分極状態，すなわち格納されている情報に応じた電位を生じさせ，一方，第２領域ａ２に属するビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２にはそれぞれ，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２を構成する強誘電体キャパシタＣの分極状態に応じた電位を生じさせる工程と,
　第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＬレベルとし，さらに短絡部制御信号ＳＷ２をアサートして短絡部制御線ＳＷＬ２をＨレベルとして，第２領域ａ２に属する短絡部ｓ２ａがオン状態として，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎを短絡させ同電位とするともに，短絡部ｓ２ｂをオン状態として，ビット線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２が短絡させ同電位とする工程と，
　データ読み出し動作において参照電位Ｖｒｅｆの発生源として用いられた第２領域ａ２に属するダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２についての格納データの復元を行うために，第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとして，さらに，第２領域ａ２に属するダミープレート線ＤＰＬ２２をＨレベルとし（ダミープレート線ＤＰＬ２１はＬレベルを維持），ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１をＨレベルとして（ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２はＬレベルを維持），ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電体キャパシタＣの分極方向を，初期状態に戻す工程と，
　を有し，
　強誘電体メモリは，第１領域ａ１と第２領域ａ２にそれぞれ略同一に構成された回路を備えており，さらに各領域の構成要素，すなわちビット線，メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２，ダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，ＤＭＣ１ｎ＋２，等もすべて略同一のサイズで形成されており，ビット線について言えば各領域間でビット線容量が等しく，メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２，およびダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，ＤＭＣ１ｎ＋２，について言えば各領域間で強誘電体キャパシタの容量が等しいことから，電位を生じさせる工程において，参照電位発生領域（ここでは第２領域ａ２）に属するビット線（ここではビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２）には，選択メモリセル領域（ここでは第１領域ａ１）のビット線と同様に，電位Ｖａまたは電位Ｖｂのいずれかが誘起され，また，ダミーメモリセルＤＭＣ２ｎ−１とダミーメモリセルＤＭＣ２ｎには相違する情報が格納されているため，電位を生じさせる工程において，ビット線ＢＬ２ｎ−１に例えば電位Ｖａが生じた場合，隣のビット線ＢＬ２ｎには電位Ｖｂが生じ，さらに，同電位とする工程において，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎが短絡部ｓ２ａによって短絡されると，ビット線が同一の容量を有しているため，短絡後の電位Ｖａｖｅは電位Ｖａと電位Ｖｂのちょうど中間値（Ｖａ＋Ｖｂ）／２となり，この電位Ｖａｖｅは，強誘電体キャパシタの製造プロセスや材料に依存せず常に電位Ｖａと電位Ｖｂの平均値を保つため，選択メモリセル領域のビット線の電位を高精度に検出するためにセンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２に与えられる参照電位Ｖｒｅｆとして最適である，
　メモリセルアレイのデータの読み出し方法。」
（３）引用発明との対比 
　本件補正発明と引用発明とを対比する。 
ア　引用発明の「メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２」及び「ダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，ＤＭＣ１ｎ＋２」は，「強誘電体キャパシタＣから構成され」るものであるから，本件補正発明の「強誘電体メモリセル」に相当する。
　また，引用発明の「メモリセルアレイ」は，「メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２」及び「ダミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，ＤＭＣ１ｎ＋２」を備えるものであるから，本件補正発明の「強誘電体メモリセルのアレイ」に相当する。
　そして，引用発明の「メモリセルアレイのデータの読み出し方法」は，「メモリセルアレイ」を操作していることは明らかであるから，本件補正発明の「強誘電体メモリセルのアレイを操作する方法」に相当する。
イ　引用発明の「ダミーメモリセルＤＭＣ２ｎ−１を構成する強誘電体キャパシタＣ」，「ダミーメモリセルＤＭＣ２ｎを構成する強誘電体キャパシタＣ」，「ビット線ＢＬ２ｎ−１」，及び「ビット線ＢＬ２ｎ」は，各々，本件補正発明の「第１の強誘電体コンデンサ」，「第２の強誘電体コンデンサ」「第１の強誘電体コンデンサのデジット線」，及び「第２の強誘電体コンデンサのデジット線」に相当する。
　引用発明の「電位を生じさせる工程」は，「第２領域ａ２に属するダミープレート線ＤＰＬ２１」「をＨレベルとし，」「第２領域ａ２に属するビット線ＢＬ２ｎ−１，ＢＬ２ｎ」に「ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ」「を構成する強誘電体キャパシタＣの分極状態に応じた電位を生じさせる」工程であって，さらに，引用発明では「ビット線ＢＬ２ｎ−１に」は「電位Ｖａが生じ」，「ビット線ＢＬ２ｎに」は「電位Ｖｂが生じ」るものである。また，引用発明において「電位Ｖａ」と「電位Ｖｂ」が異なった電圧であることは明らかである。
　してみると，引用発明の「電位Ｖａ」，「電位Ｖｂ」が，各々，本件補正発明の「第１の電圧」，「第２の電圧」に相当し，そして，引用発明の「電位を生じさせる工程」は，本件補正発明の「前記アレイの第１の強誘電体コンデンサのデジット線に第１の電圧を発現させること」，及び「前記アレイの第２の強誘電体コンデンサのデジット線に，前記発現した第１の電圧とは異なる第２の電圧を発現させること」に相当する。
　ここで，引用発明の「メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２を構成する強誘電体キャパシタＣの分極状態」は，「格納されている情報に応じた」ものであるから，「メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２」には，メモリアレイに入力されるデータに対応している少なくとも２つのロジック状態のうちの１つが格納されているといえる。
　そして，引用発明では「ダミーメモリセルＤＭＣ２ｎ−１とダミーメモリセルＤＭＣ２ｎには相違する情報が格納され」，また，「ダミーメモリセルＤＭＣ２ｎ−１とダミーメモリセルＤＭＣ２ｎ」と「メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２」を略同一の構成として，「参照電位発生領域（ここでは第２領域ａ２）に属するビット線（ここではビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２）には，選択メモリセル領域（ここでは第１領域ａ１）のビット線と同様に，電位Ｖａまたは電位Ｖｂのいずれかが誘起」させ，その「中間値（Ｖａ＋Ｖｂ）／２」を「参照電位Ｖｒｅｆ」として用いるものであるから，「ダミーメモリセルＤＭＣ２ｎ−１とダミーメモリセルＤＭＣ２ｎ」には，メモリアレイに入力されるデータに対応している少なくとも２つのロジック状態のうちの１つが格納されているといえる。
　また，各「強誘電体キャパシタＣ」が「ダミーメモリセルＤＭＣ２ｎ−１」，「ダミーメモリセルＤＭＣ２ｎ」を構成するものであるから，引用発明の「ダミーメモリセルＤＭＣ２ｎ−１」，「ダミーメモリセルＤＭＣ２ｎ」は，各々，本件補正発明の「第１のメモリセル」，「第２のメモリセル」に相当する。
　そして，引用発明の「ダミーメモリセルＤＭＣ２ｎ−１を構成する強誘電体キャパシタＣ」，「ダミーメモリセルＤＭＣ２ｎを構成する強誘電体キャパシタＣ」は，各々，本件補正発明の「前記第１の強誘電体コンデンサは，前記アレイに入力されるデータに対応している少なくとも２つのロジック状態のうちの１つを格納するための第１のメモリセルを有」すること，「前記第２の強誘電体コンデンサは，前記アレイに入力される前記データに対応している少なくとも２つのロジック状態のうちの１つを格納するための第２のメモリセルを有」することに相当する。
　さらに，引用発明において，「ダミーメモリセルＤＭＣ２ｎ−１」，「ダミーメモリセルＤＭＣ２ｎ」に入力されるデータに対応するロジック状態を格納するためには，対応するデータの書き込みアクセスが必要なことは明らかであるから，引用発明においても，本件補正発明の「前記格納は，前記アレイに入力される前記データを書き込むためのアクセスに応じて起こる」ことと同様の構成を有しているものと認められる。
ウ　引用発明の「ダミーメモリセルＤＭＣ２ｎ−１を構成するＮトランジスタＴｒ」は，「ゲートはダミーワード線ＤＷＬ２１に，ソース（ドレイン）はビット線ＢＬ２ｎ−１に，ドレイン（ソース）はダミーメモリセルＤＭＣ２ｎ−１を構成する強誘電体キャパシタＣの第１端子に接続され」るものである。してみると，「初期状態に戻す工程」において，「第２領域ａ２に属するダミーワード線ＤＷＬ２１」「をＨレベルとして」，「ダミープレート線ＤＰＬ２１はＬレベルを維持」し，さらに，「ビット線ＢＬ２ｎ−１」「をＨレベルとして」，「ダミーメモリセルＤＭＣ２ｎ−１」が「有する強誘電体キャパシタＣの分極方向」が「初期状態に戻」るのは，第２領域ａ２に属するダミーワード線ＤＷＬ２１をＨレベルとしたことによって，ダミーワード線ＤＷＬ２１にゲートが接続されている「ダミーメモリセルＤＭＣ２ｎ−１を構成するＮトランジスタＴｒ」が活性化し，「ダミーメモリセルＤＭＣ２ｎ−１を構成する強誘電体キャパシタＣ」の分極状態が初期状に戻ったものと認められる。
　してみると，引用発明の「Ｈレベル」は，本件補正発明の「活性化電圧」に相当し，さらに，引用発明の「ダミーメモリセルＤＭＣ２ｎ−１を構成するＮトランジスタＴｒ」は，本件補正発明の「前記第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネント」に相当する。　
　同様に，引用発明の「ダミーメモリセルＤＭＣ２ｎを構成するＮトランジスタＴｒ」は，「ゲートはダミーワード線ＤＷＬ２２に，ソース（ドレイン）はビット線ＢＬ２ｎに，ドレイン（ソース）はダミーメモリセルＤＭＣ２ｎを構成する強誘電体キャパシタＣの第１端子に接続され」るものである。してみると，「初期状態に戻す工程」において，「第２領域ａ２に属するダミーワード線」「ＤＷＬ２２をＨレベルとして，さらに，第２領域ａ２に属するダミープレート線ＤＰＬ２２をＨレベルとし」，「ビット線ＢＬ２ｎ」「はＬレベルを維持」し，「ダミーメモリセル」「ＤＭＣ２ｎ」がそれぞれ有する強誘電体キャパシタＣの分極方向」が初期状態に戻るのは，第２領域ａ２に属するダミーワード線ＤＷＬ２２をＨレベルとしたことによって，ダミーワード線ＤＷＬ２２にゲートが接続されている「ダミーメモリセルＤＭＣ２ｎを構成するＮトランジスタＴｒ」が活性化し，「ダミーメモリセルＤＭＣ２ｎを構成する強誘電体キャパシタＣ」の分極状態が初期状に戻ったものと認められる。
　したがって，引用発明の「Ｈレベル」は，本件補正発明の「活性化電圧」に相当し，さらに，引用発明の「ダミーメモリセルＤＭＣ２ｎを構成するＮトランジスタＴｒ」は，本件補正発明の「前記第２の強誘電体コンデンサと電子通信する第２の選択コンポーネント」に相当する。
　そして，以上を総合すると，引用発明の「初期状態に戻す工程」は，「ダミーメモリセルＤＭＣ２ｎ−１を構成するＮトランジスタＴｒ」及び「ダミーメモリセルＤＭＣ２ｎを構成する」を「Ｈレベル」で活性化させるものであるから，本件補正発明の「活性化電圧を用いて、前記第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネント、および前記第２の強誘電体コンデンサと電子通信する第２の選択コンポーネントを活性化すること」に相当する。
　なお，審判請求人は令和２年３月１９日付け上申書において，
「［２−１］まず、「活性化電圧を用いて、前記第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネント、および前記第２の強誘電体コンデンサと電子通信する第２の選択コンポーネントを活性化する」という特徴に関し、上記拒絶査定謄本には、『引用文献１記載の発明では、ダミーワード線DWL21及びDWL22に活性化電圧（Ｈレベル）を印加しなければ、リファレンス電圧は生成されない。』との御指摘が記載されています。この御指摘に関し、引用文献１の段落[0056]及び[0090]には、『＜時刻ｔ９＞第２領域ａ２に属するダミーワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとする。』と記載されています。
　しかしながら、引用文献１における「Ｈレベル」が、仮に、請求項１における活性化電圧に相当するものであったとしても、請求人は、引用文献１におけるダミーワード線ＤＷＬ２１，ＤＷＬ２２は、本願の請求項１における第１の選択コンポーネント及び第２の選択コンポーネントに相当するものではないと考えます。
　ワード線は、セルへのアクセスを示す信号を単に伝送する役割を果たすに過ぎないものであるのに対し、選択コンポーネントは、セルがデジット線にアクセスできるようにするゲートが含まれているものです。」
　と主張している。
　しかしながら，拒絶査定においては「引用文献１記載の発明において、
各選択コンポーネント（ＮトランジスタＴｒ）
第１の選択コンポーネント（ＮトランジスタＴｒ）
第２の選択コンポーネント（ＮトランジスタＴｒ）
エ　引用発明の「同電位とする工程」は，「短絡部ｓ２ａがオン状態として，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎが短絡され同電位とする」ものであって，また，「ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎ」には，上記イで検討したように，各々，「電位を生じさせる工程」によって，「電位Ｖａ」，「電位Ｖｂ」が生じている。
　ここで，これらの「電位Ｖａ」，「電位Ｖｂ」は，「ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ」「を構成する強誘電体キャパシタＣの分極状態に応じた電位」であるが，「強誘電体キャパシタＣの分極状態」は，上記ウで検討したように，引用発明の「Ｈレベル」によって生じるものであって，「Ｈレベル」から生成しているものと認められる。
　そして，引用発明は「同電位とする工程において，ビット線ＢＬ２ｎ−１とビット線ＢＬ２ｎを短絡部ｓ２ａによって短絡されると，ビット線が同一の容量を有しているため，短絡後の電位Ｖａｖｅは電位Ｖａと電位Ｖｂのちょうど中間値（Ｖａ＋Ｖｂ）／２となり，この電位Ｖａｖｅ」が，「選択メモリセル領域のビット線の電位を高精度に検出するためにセンスアンプＳＡｎ−１」「に与えられる参照電位Ｖｒｅｆ」となるものである。
　したがって，引用発明の「参照電位Ｖｒｅｆ」は，本件補正発明の「リファレンス電圧」に相当し，そして，引用発明の「同電位とする工程」は，本件補正発明の「少なくとも部分的に前記発現した第１の電圧、前記発現した第２の電圧、および前記活性化電圧からリファレンス電圧を生成すること」に相当する。
　さらに，引用発明の「参照電位Ｖｒｅｆ」は，「中間値（Ｖａ＋Ｖｂ）／２」であるから，本件補正発明の「リファレンス電圧は、前記発現した第１の電圧と前記発現した第２の電圧の間の値を有する」ことに相当する。
　なお，審判請求人は令和２年３月１９日付け上申書において，
「［２−２］次に、「少なくとも部分的に前記発現した第１の電圧、前記発現した第２の電圧、および前記活性化電圧からリファレンス電圧を生成する」という特徴に関し、上記拒絶査定の謄本には、以下のように記載されています。
『引用文献１記載の発明では、ダミーワード線DWL21及びDWL22に活性化電圧（Ｈレベル）を印加しなければ、リファレンス電圧は生成されない。それ故、引用文献１は、「少なくとも部分的に前記発現した第１の電圧、前記発現した第２の電圧、および前記活性化電圧からリファレンス電圧を生成すること」を開示している。』
　また、本願についての拒絶理由通知書（発送日：平成３１年４月９日）には、以下のように記載されています。
『引用文献１には、特に[0028]-[0064]，図1-3の記載に注意すると、
　強誘電体メモリセルのアレイを操作する方法であって、
　前記アレイの第１の強誘電体コンデンサのデジット線（BL2n-1）に第１の電圧（Va）を発現させることと（[0045],[0064]）、
　前記アレイの第２の強誘電体コンデンサのデジット線（BL2n）に、前記発現した第１の電圧とは異なる第２の電圧（Vb）を発現させることと（[0045],[0064]）、
　ダミーワード線DWL21及びDWL22に活性化電圧（Ｈレベル）を印加して、前記第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネント（ＮトランジスタＴｒ）、および前記第２の強誘電体コンデンサと電子通信する第２の選択コンポーネント（ＮトランジスタＴｒ）を活性化することと（[0030],[0044]）、
　前記発現した第１の電圧、前記発現した第２の電圧、および前記活性化電圧からリファレンス電圧を生成すること（[0051],[0064]）　を含み、　前記リファレンス電圧は、前記発現した第１の電圧と前記発現した第２の電圧の間の値（Va+Vb）/2を有する方法が記載されていると認められる。』
　しかしながら、「間の値（Va+Vb）/2」が「Ｈレベル」から算出される手法については、上記前置報告書、上記拒絶査定謄本、及び上記拒絶理由通知書のいずれにおいても示されておりません。
　従って、本願の請求項１から１１各々に係る発明が有している、「少なくとも部分的に前記発現した第１の電圧、前記発現した第２の電圧、および前記活性化電圧からリファレンス電圧を生成する」という特徴についても、引用文献１は開示も示唆も行っていないと考えます。」
　と主張している。
　しかしながら，上記エで検討したように引用文献１では、「ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ」「を構成する強誘電体キャパシタＣの分極状態」は，「Ｈレベル」（活性化電圧）とすることで生成されるものであって，そして，この「分極状態」に応じた「電位Ｖａ」（第１の電圧），「電位Ｖｂ」（第２の電圧）から「参照電位Ｖｒｅｆ」（リファレンス電圧）が生成されるもので有り，引用発明においても，「電位Ｖａ」，「電位Ｖｂ」，および「Ｈレベル」から「参照電位Ｖｒｅｆ」を生成しているといえることから，上記主張を採用することはできない。
　以上総合すると，本件補正発明と引用発明とは，
（一致点）
「強誘電体メモリセルのアレイを操作する方法であって，
　前記アレイの第１の強誘電体コンデンサのデジット線に第１の電圧を発現させることであって，前記第１の強誘電体コンデンサは，前記アレイに入力されるデータに対応している少なくとも２つのロジック状態のうちの１つを格納するための第１のメモリセルを有しており，前記格納は，前記アレイに入力される前記データを書き込むためのアクセスに応じて起こる，前記第１の電圧を発現させることと，
　前記アレイの第２の強誘電体コンデンサのデジット線に，前記発現した第１の電圧とは異なる第２の電圧を発現させることであって，前記第２の強誘電体コンデンサは，前記アレイに入力される前記データに対応している少なくとも２つのロジック状態のうちの１つを格納するための第２のメモリセルを有しており，前記格納は，前記アレイに入力される前記データを書き込むためのアクセスに応じて起こる，前記第２の電圧を発現させることと，
　活性化電圧を用いて，前記第１の強誘電体コンデンサと電子的に通信する第１の選択コンポーネント，および前記第２の強誘電体コンデンサと電子通信する第２の選択コンポーネントを活性化することと，
　少なくとも部分的に前記発現した第１の電圧，前記発現した第２の電圧，および前記活性化電圧からリファレンス電圧を生成すること
　を含み，
　前記リファレンス電圧は，前記発現した第１の電圧と前記発現した第２の電圧の間の値を有する
　方法。」 
　の点で一致し，相違点はない。
　そして，本件補正発明の作用効果も，引用発明に基づいて当業者が予測できる範囲のものである。 
　したがって，本件補正発明は，引用文献１に記載された発明である。また，引用文献１に記載された発明に基づいて本件補正発明をすることは，当業者にとって容易である。したがって，本件補正発明は，特許法第２９条第１項第３号，同条第２項の規定により，特許を受けることができない。
（５）結語 
　以上検討したとおり，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって，上記補正の却下の決定の結論のとおり決定する。
 
第３　本願発明について 
１　本願発明 
　令和１年１１月２２日付けの手続補正（本件補正）は，上記のとおり却下されたので，本願の請求項１ないし１４に係る発明は，平成３１年３月１８日に補正された特許請求の範囲の請求項１ないし１４に記載された事項により特定されるものであるところ，その請求項１に係る発明（以下「本願発明」という。）は，上記第２の［理由］１（２）に本件補正前の請求項１として記載したとおりのものである。
２　原査定の拒絶の理由
　原査定の拒絶の理由は，
理由１（新規性）この出願の請求項１乃至４，６，１１，１２に係る発明は，その出願前に日本国内又は外国において，頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献１に記載された発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。
理由２（進歩性）この出願の請求項１乃至１４に係る発明は，その出願前に日本国内又は外国において，頒布された又は気通信回線を通じて公衆に利用可能となった引用文献１乃至３に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
引用文献１：特開２００２−２６９９７１号公報
引用文献２：特開平７−１９２４７６号公報
引用文献３：特開２００４−１６４７１３号公報
３　引用文献，引用発明 
　原査定の拒絶の理由で引用された引用文献１及びその記載事項並びに引用発明は，上記第２の［理由］２（２）「ア　引用文献１」で説示したとおりである。 
４　対比・判断 
　本願発明は，上記第２の［理由］２で検討した本件補正発明の発明特定事項である「第１の電圧を発現させること」，及び「第２の電圧を発現させること」についての限定を省いたものである。
　そうすると，本願発明と引用発明は，相違点はない。
　したがって，本願発明は，引用文献１に記載された発明である。また，引用文献１に記載された発明に基づいて本願発明をすることは，当業者にとって容易である。
第４　むすび 
　以上のとおり，本願発明は，特許法第２９条第１項第３号，同条第２項の規定により特許を受けることができないから，他の請求項に係る発明について検討するまでもなく，本願は拒絶されるべきものである。
　よって，結論のとおり審決する。