(57)【要約】  半導体基板上に形成された層間絶縁膜(22)を貫通するビアホール内に導電プラグ(25)が充填されている。平面視において導電プラグを内包するように、層間絶縁膜の上に導電性の結晶性向上膜(31)が形成されている。結晶性向上膜の上に、結晶性向上膜とは異なる導電材料で形成された密着膜(32)が配置されている。密着膜の上に、密着膜とは異なる導電材料で形成された酸素バリア膜(33)が配置されている。酸素バリア膜の上に、下部電極、誘電体膜、及び上部電極がこの順番に積層されたキャパシタ(35)が配置されている。結晶性向上膜は、面心立方構造を有する導電材料が（１１１）配向した膜、または六方最密構造を有する導電材料が（００２）配向した膜である。密着膜は、結晶性向上膜と前記酸素バリア膜との密着性を高める。
2008004297.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通するビアホール内に充填された導電プラグと、
平面視において前記導電プラグを内包するように、前記層間絶縁膜の上に形成された導電性の結晶性向上膜と、
前記結晶性向上膜の上に配置され、前記結晶性向上膜とは異なる導電材料で形成された密着膜と、
前記密着膜の上に配置され、前記密着膜とは異なる導電材料で形成された酸素バリア膜と、
前記酸素バリア膜の上に形成され、下部電極、誘電体膜、及び上部電極がこの順番に積層されたキャパシタと
を有し、前記結晶性向上膜は、面心立方構造を有する導電材料が（１１１）配向した膜、または六方最密構造を有する導電材料が（００２）配向した膜であり、前記密着膜は、前記結晶性向上膜と前記酸素バリア膜との密着性を高める半導体装置。
【請求項２】
前記密着膜は、Ａｌ、Ｐｔ、Ｒｕ、Ｐｄ、Ｏｓ、Ｒｈ、ＰｔＯ、ＩｒＯ、ＲｕＯ、及びＰｄＯからなる群より選択された導電材料で形成されている請求項１に記載の半導体装置。
【請求項３】
前記密着膜の厚さは、１ｎｍ〜５０ｎｍの範囲内である請求項２に記載の半導体装置。
【請求項４】
前記密着膜は、（００２）配向したＴｉで形成されている請求項１に記載の半導体装置。
【請求項５】
前記密着膜の厚さは、１ｎｍ〜３０ｎｍの範囲内である請求項２に記載の半導体装置。
【請求項６】
前記酸素バリア膜が、ＴｉＡｌＮ、Ｉｒ、またはＲｕで形成されている請求項１に記載の半導体装置。
【請求項７】
前記密着膜は、前記酸素バリア膜よりも薄い請求項１に記載の半導体装置。
【請求項８】
前記結晶性向上膜が、ＴｉＮ、Ｔｉ、Ｐｔ、Ｉｒ、Ｒｅ、Ｒｕ、Ｐｄ、Ｏｓ、またはこれらの金属の合金で形成されている請求項１に記載の半導体装置。
【請求項９】
前記導電プラグの上面が前記層間絶縁膜の上面よりも低く、さらに、前記層間絶縁膜及び前記導電プラグの上面と、前記結晶性向上膜との間に、下地導電膜が配置されており、該下地導電膜の上面が平坦化されている請求項１に記載の半導体装置。
【請求項１０】
前記導電プラグの上面が前記層間絶縁膜の上面よりも低く、さらに、前記導電プラグの上面と、前記結晶性向上膜との間に、下地導電膜が配置されており、該下地導電膜の上面及び該層間絶縁膜の上面で構成される表面が平坦化されている請求項１に記載の半導体装置。
【請求項１１】
前記キャパシタの誘電体膜が、ペロブスカイト構造またはＢｉ層状構造を持つ強誘電体材料で形成されている請求項１に記載の半導体装置。
【請求項１２】
（ａ）半導体基板上に層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜を貫通するビアホールを形成し、該ビアホール内に導電プラグを充填する工程と、
（ｃ）前記導電プラグの上面上、及び前記層間絶縁膜の上面上に、結晶性向上膜を形成する工程と、
（ｄ）前記結晶性向上導電膜の上に密着膜を形成する工程と、
（ｅ）前記密着膜の上に酸素バリア膜を形成する工程と、
（ｆ）前記酸素バリア膜の上に下部電極層、誘電体層、及び上部電極層を順番に積層する工程と、
（ｇ）前記導電プラグが配置された領域に前記結晶性向上膜が残るように、該結晶性向上膜から前記上部電極層までの各層をパターニングする工程と
を有し、前記結晶性向上膜は、面心立方構造を有する導電材料が（１１１）配向した膜、または六方最密構造を有する導電材料が（００２）配向した膜であり、前記密着膜は、前記結晶性向上膜と前記酸素バリア膜との密着性を高める半導体装置の製造方法。
【請求項１３】
前記工程ｂと工程ｃとの間に、さらに、
（ｂ１）前記導電プラグの上面及び前記層間絶縁膜の上面を、ＮＨ３、Ｎ２Ｏ、またはＮ２を含むガスのプラズマに晒す工程と、
（ｂ２）前記プラズマに晒された表面上に、下地導電膜を堆積させる工程と、
（ｂ３）前記下地導電膜の表面を平坦化する工程と
を含み、前記工程ｃにおいて、平坦化された前記下地導電膜の上に、前記結晶性向上膜を形成する請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程ｂ３と工程ｃとの間に、さらに、平坦化された前記下地導電膜の表面を、ＮＨ３、Ｎ２Ｏ、またはＮ２を含むガスのプラズマに晒す工程を含む請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記密着膜が、面心立方構造を有する導電材料が（１１１）配向した膜、または六方最密構造を有する導電材料が（００２）配向した膜である請求項１２に記載の半導体装置の製造方法。
【請求項１６】
前記密着膜は、Ａｌ、Ｐｔ、Ｒｕ、Ｐｄ、Ｏｓ、Ｒｈ、ＰｔＯ、ＩｒＯ、ＲｕＯ、及びＰｄＯからなる群より選択された導電材料で形成されている請求項１２に記載の半導体装置の製造方法。
【請求項１７】
前記密着膜の厚さは、１ｎｍ〜５０ｎｍの範囲内である請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記密着膜は、（００２）配向したＴｉで形成されている請求項１２に記載の半導体装置の製造方法。
【請求項１９】
前記密着膜の厚さは、１ｎｍ〜３０ｎｍの範囲内である請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記結晶性向上膜が、ＴｉＮ、Ｔｉ、Ｐｔ、Ｉｒ、Ｒｅ、Ｒｕ、Ｐｄ、Ｏｓ、またはこれらの金属の合金で形成されている請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを含む半導体装置及びその製造方法に関し、特に層間絶縁膜に形成された導電プラグ上に配置されるキャパシタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理または保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。【０００３】
半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来のシリコン酸化物またはシリコン窒化物に代えて、強誘電体材料または高誘電率材料を用いる技術が広く研究されている。【０００４】
また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極を有する強誘電体膜を用いる技術も盛んに研究されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）と呼ばれる。【０００５】
強誘電体メモリは、強誘電体のヒステリシス特性を利用してデータを記憶する。強誘電体メモリには強誘電体キャパシタが備えられており、強誘電体キャパシタは、強誘電体膜、及びこの強誘電体膜を挟む一対の電極により構成されている。強誘電体膜は、電極への印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極が残る。また、印加電圧の極性を反転させれば、自発分極の極性も反転する。自発分極の２つの極性を、それぞれデータの「０」及び「１」に対応させることにより、データを記憶することができる。自発分極の極性を検出すれば、データを読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能である。【０００６】
強誘電体メモリのキャパシタを構成する強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａをドープしたＰＺＴ（ＰＬＺＴ）、Ｃａ、Ｓｒ若しくはＳｉを微量ドープしたＰＺＴ系材料、または、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ、Ｙ１）若しくはＳｒＢｉ２（Ｔａ、Ｎｂ）２Ｏ９（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等により形成されており、ゾルゲル法、スパッタリングまたは有機金属化学気相成長（ＭＯＣＶＤ）等によって成膜される。【０００７】
通常、これらの成膜法により、下部電極上にアモルファスまたは微結晶の状態の強誘電体膜が形成される。その後の熱処理によってペロブスカイト構造やビスマス層状構造へ結晶構造が変化する。キャパシタの電極材料としては、酸化しにくい材料または酸化しても導電性を維持できる材料を用いることが必要であり、一般的にＰｔ（白金）、Ｉｒ（イリジウム）及びＩｒＯｘ（酸化イリジウム）等の白金族系金属またはその酸化物が広く用いられている。また、配線材料としては、通常の半導体デバイスと同様に、Ａｌ（アルミニウム）を用いるのが一般的である。【０００８】
強誘電体メモリも、他の半導体デバイスと同様に、より一層の高集積化及び高性能化が要求されており、今後セル面積の低減が必要とされる。セル面積の低減には、従来のプレーナ構造に代えて、スタック構造を採用することが有効である。ここで、「スタック構造」とは、メモリセルを構成するトランジスタのドレイン上に形成された導電プラグ（コンタクトプラグ）の直上にキャパシタを配置した構造をいう。従来のスタック構造の強誘電体メモリにおいて、キャパシタは、Ｗ（タングステン）等からなる導電プラグの直上に、バリアメタル膜、下部電極、強誘電体膜及び上部電極がこの順に積層された構造を有する。バリアメタル膜は、導電プラグの酸化を防止する役割を有している。バリアメタル膜の効果と下部電極の効果とを兼ねる材料を選択することが多いため、バリアメタル膜と下部電極とを明確に区別することは困難である。通常、バリアメタル膜及び下部電極は、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ２膜、Ｐｔ膜、及びＳＲＯ（ＳｒＲｕＯ３）膜のうちから選択された２以上の膜を組み合わせて構成される。【０００９】
電気特性がよく、製品歩留まりの高い強誘電体メモリを作製するためには、強誘電体膜の配向が均一になるように制御することが重要である。強誘電体膜の配向は下部電極の配向に大きく影響される。即ち、下部電極の配向が均一になるように制御することにより、強誘電体膜の配向を均一にすることができる。従って、電気特性がよく、製品歩留まりの高い強誘電体メモリを作製するためには、下部電極の配向が均一になるように制御することが重要である。【００１０】
下記の特許文献１に、導電プラグ上にキャパシタを配置した構造において、導電プラグの酸化を抑制するために、下部電極と導電プラグとの間にＩｒからなる障壁層（バリアメタル膜）を配置した半導体装置が開示されている。【００１１】
【特許文献１】特表２００５−５２４２３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
下部電極の配向性を高めるために、バリアメタル膜の下に、（１１１）配向し易い導電材料からなる結晶性向上膜が配置される場合がある。この場合、キャパシタの上部電極から結晶性向上膜までをキャパシタの形状にパターニングする際に、キャパシタの剥離が生ずる現象（キャパシタとび現象）が見られた。本願発明者は、種々の評価実験により、結晶性向上膜とバリアメタル膜との界面で剥離が生じやすいことを見出した。【００１３】
本発明の目的は、結晶性向上膜とバリアメタル膜との界面の密着性を向上させ、キャパシタとび現象を防止することができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の一観点によると、
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通するビアホール内に充填された導電プラグと、
平面視において前記導電プラグを内包するように、前記層間絶縁膜の上に形成された導電性の結晶性向上膜と、
前記結晶性向上膜の上に配置され、前記結晶性向上膜とは異なる導電材料で形成された密着膜と、
前記密着膜の上に配置され、前記密着膜とは異なる導電材料で形成された酸素バリア膜と、
前記酸素バリア膜の上に形成され、下部電極、誘電体膜、及び上部電極がこの順番に積層されたキャパシタと
を有し、前記結晶性向上膜は、面心立方構造を有する導電材料が（１１１）配向した膜、または六方最密構造を有する導電材料が（００２）配向した膜であり、前記密着膜は、前記結晶性向上膜と前記酸素バリア膜との密着性を高める半導体装置が提供される。【００１５】
本発明の他の観点によると、
（ａ）半導体基板上に層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜を貫通するビアホールを形成し、該ビアホール内に導電プラグを充填する工程と、
（ｃ）前記導電プラグの上面上、及び前記層間絶縁膜の上面上に、結晶性向上膜を形成する工程と、
（ｄ）前記結晶性向上導電膜の上に密着膜を形成する工程と、
（ｅ）前記密着膜の上に酸素バリア膜を形成する工程と、
（ｆ）前記酸素バリア膜の上に下部電極層、誘電体層、及び上部電極層を順番に積層する工程と、
（ｇ）前記導電プラグが配置された領域に前記結晶性向上膜が残るように、該結晶性向上膜から前記上部電極層までの各層をパターニングする工程と
を有し、前記結晶性向上膜は、面心立方構造を有する導電材料が（１１１）配向した膜、または六方最密構造を有する導電材料が（００２）配向した膜であり、前記密着膜は、前記結晶性向上膜と前記酸素バリア膜との密着性を高める半導体装置の製造方法が提供される。
【発明の効果】
【００１６】
密着膜を配置することにより、結晶性向上膜と酸素バリア膜との密着性を高め、キャパシタとび現象の発生を防止することができる。
【図面の簡単な説明】
【００１７】
【図１】図１Ａは、本発明の第１の実施例による半導体装置の断面図であり、図１Ｂは、等価回路図である。
【図２−１】図２Ａ〜図２Ｃは、第１の実施例による半導体装置の製造途中段階における断面図（その１）である。
【図２−２】図２Ｄ〜図２Ｆは、第１の実施例による半導体装置の製造途中段階における断面図（その２）である。
【図２−３】図２Ｇ〜図２Ｉは、第１の実施例による半導体装置の製造途中段階における断面図（その３）である。
【図２−４】図２Ｊ〜図２Ｌは、第１の実施例による半導体装置の製造途中段階における断面図（その４）である。
【図２−５】図２Ｍ〜図２Ｏは、第１の実施例による半導体装置の製造途中段階における断面図（その５）である。
【図２−６】図２Ｐ〜図２Ｒは、第１の実施例による半導体装置の製造途中段階における断面図（その６）である。
【図２−７】図２Ｓ及び図２Ｔは、第１の実施例による半導体装置の製造途中段階における断面図（その７）である。
【図２−８】図２Ｕ及び図２Ｖは、第１の実施例による半導体装置の製造途中段階における断面図（その８）である。
【図２−９】図２Ｗ及び図２Ｘは、第１の実施例による半導体装置の製造途中段階における断面図（その９）である。
【図２−１０】図２Ｙ及び図２Ｚは、第１の実施例による半導体装置の製造途中段階における断面図（その１０）である。
【図３】図３は、実施例による試料Ａ〜Ｃ、及び従来例による試料のＰＺＴ膜の（１１１）ピークの積分値を示すグラフである。
【図４】図４は、実施例による試料Ａ〜Ｃ、及び従来例による試料のＰＺＴ膜の（２２２）配向比を示すグラフである。
【図５】図５は、実施例による試料Ａ〜Ｃ、及び従来例による試料のＰＺＴ膜の（１１１）ピークのロッキングカーブを示すグラフである。
【図６】図６は、実施例による試料Ａ〜Ｃ、及び従来例による試料のＰＺＴ膜の（１１１）ピークのロッキングカーブの半値幅を示すグラフである。
【図７】図７Ａは、第２の実施例による半導体装置の製造途中段階における断面図であり、図７Ｂは、第２の実施例による半導体装置の断面図である。
【発明を実施するための最良の形態】
【００１８】
図１Ａに、第１の実施例による半導体装置の断面図を示し、図１Ｂに、その等価回路図を示す。【００１９】
図１Ｂに示すように、図の横方向に延びる複数のワード線ＷＬと、縦方向に延びる複数のビット線ＢＬとの交差箇所の各々に、１つのメモリセルが配置されている。メモリセルの各々は、ＭＯＳトランジスタ５と強誘電体キャパシタ３５とにより構成される。ワード線ＷＬに対応してプレート線ＰＬが配置されている。【００２０】
ＭＯＳトランジスタ５のゲート電極がワード線ＷＬに接続され、ソースがビット線ＢＬに接続され、ドレインが強誘電体キャパシタ３５の一方の電極に接続されている。強誘電体キャパシタ３５の他方の電極はプレート線ＰＬに接続されている。ワード線ＷＬに電気信号を印加してＭＯＳトランジスタ５を導通状態にすると、ビット線ＢＬとプレート線ＰＬとの間の電位差に相当する電圧が、強誘電体キャパシタ３５に印加され、データの書き込みが行われる。また、ＭＯＳトランジスタ５を導通状態にすることにより、強誘電体キャパシタ３５の自発分極の極性に対応してビット線ＢＬに電気信号が出力され、データの読出しが行われる。【００２１】
図１Ａに、２つのメモリセル部分の断面図を示す。シリコンからなる半導体基板１の表層部に素子分離絶縁膜２が形成され、素子分離絶縁膜２で囲まれた活性領域が画定されている。活性領域は、ｐ型ウェル３内に配置されている。活性領域内に、２つのＭＯＳトランジスタ５が形成されている。【００２２】
一方のＭＯＳトランジスタ５を含むメモリセルと、他方のＭＯＳトランジスタ５を含むメモリセルとの構造は同一であるため、以下、一方のＭＯＳトランジスタ５を含むメモリセルの構造について説明する。【００２３】
ＭＯＳトランジスタ５のソース領域５Ｓとドレイン領域５Ｄとの間にチャネル領域が画定され、その上にゲート絶縁膜を介してゲート電極５Ｇが配置されている。ソース領域５Ｓは、２つのＭＯＳトランジスタ５で共有される。ゲート電極５Ｇの側面上にサイドウォールスペーサが形成されている。ソース領域５Ｓ、ドレイン領域５Ｄ、及びゲート電極５Ｇの上面に、金属シリサイド膜６が形成されている。【００２４】
半導体基板１の上に、ＭＯＳトランジスタ５を覆うように、酸窒化シリコン（ＳｉＯＮ）からなる厚さ２００ｎｍのカバー絶縁膜１１が形成されている。その上に、酸化シリコン（ＳｉＯ２）からなる層間絶縁膜１２が形成されている。層間絶縁膜１２の表面は平坦化されており、下地の平坦な領域における層間絶縁膜１２の厚さは、７００ｎｍである。【００２５】
層間絶縁膜１２及びカバー絶縁膜１１に、ソース領域５Ｓ上の金属シリサイド膜６まで達するビアホール、及びドレイン領域５Ｄ上の金属シリサイド膜６まで達するビアホールが形成されている。ビアホールの直径は、０．２５μｍである。このビアホールの内面が密着膜で覆われ、ビアホール内に、それぞれタングステン（Ｗ）からなる導電プラグ１５及び１６が充填されている。一方の導電プラグ１５はドレイン領域５Ｄに接続され、他方の導電プラグ１６はソース領域５Ｓに接続されている。密着膜は、厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜とが、この順番に積層された２層構造を有する。【００２６】
層間絶縁膜１２の上に、ＳｉＯＮからなる厚さ１３０ｎｍの酸化防止膜２１が形成されている。その上に、ＳｉＯ２からなる厚さ３００ｎｍの層間絶縁膜２２が形成されている。なお、酸化防止膜２１を、ＳｉＯＮに代えて窒化シリコン（ＳｉＮ）またはアルミナ（ＡｌＯ）で形成してもよい。【００２７】
層間絶縁膜２２及び酸化防止膜２２を貫通し、下層の導電プラグ１５の上面まで達するビアホールが形成されている。ビアホールの直径は、０．２５μｍである。このビアホールの内面が密着膜で覆われ、ビアホール内に、Ｗからなる導電プラグ２５が充填されている。密着膜は、厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜とが、この順番に積層された２層構造を有する。導電プラグ２５は、その下の導電プラグ１５を介してドレイン領域５Ｄに接続される。【００２８】
導電プラグ２５及び層間絶縁膜２２の上に、平面視において導電プラグ２５を内包するように、強誘電体キャパシタ３５が配置されている。強誘電体キャパシタ３５は、下部電極３６、誘電体膜３７、上部電極３８がこの順番に積層された構造を有する。導電プラグ２５及び層間絶縁膜２２の上面と、強誘電体キャパシタ３５との間に、基板側から順番に、下地導電膜３０、結晶性向上膜３１、密着膜３２、及び酸素バリア膜３３が積層された４層が配置されている。強誘電体キャパシタ３５の上に、水素バリア膜４０が配置されている。【００２９】
下地導電膜３０は（１１１）配向したＴｉＮで形成され、その厚さは１００ｎｍである。なお、下地導電膜３０を、ＴｉＮに代えて、（１１１）配向したＷ、Ｓｉ、またはＣｕで形成してもよい。また、その厚さを、１００ｎｍ〜３００ｎｍの範囲内としてもよい。導電プラグ２５の上面は、その周囲の層間絶縁膜２２の上面よりもやや低くされ、窪みが形成されている。この窪み内が下地導電膜３０で埋め尽くされており、下地導電膜３０の上面は平坦化されている。【００３０】
結晶性向上膜３１は、（１１１）配向したＴｉＮで形成され、その厚さは２０ｎｍである。なお、結晶性向上膜３１は、ＴｉＮに代えて、Ｔｉ、Ｐｔ、Ｉｒ、Ｒｅ、Ｒｕ、Ｐｄ、Ｏｓ、またはこれらの金属の合金で形成してもよい。結晶性向上膜３１を形成する導電材料が面心立方構造を有する場合には、（１１１）配向しており、六方最密構造を有する場合には、（００２）配向している。【００３１】
密着膜３２は、（１１１）配向したイリジウム（Ｉｒ）で形成さている。なお、密着膜３２を、Ｉｒに代えて、（１１１）配向した  面心立方構造を持つ導電材料、または（００２）配向した六方最密構造を持つ導電材料で形成してもよい。例えば、面心立方構造を持つ導電材料として、Ａｌ、Ｐｔ、Ｒｕ、Ｐｄ、Ｏｓ、Ｒｈ、ＰｔＯ、ＩｒＯ、ＲｕＯ、及びＰｄＯが挙げられる。六方最密構造を持つ導電材料としてＴｉが挙げられる。【００３２】
密着膜３２を、面心立方構造を持つ導電材料で形成する場合には、その厚さを  １ｎｍ〜５０ｎｍの範囲内とすることが好ましい。密着膜３２を、六方最密構造を持つ導電材料で形成する場合には、その厚さを１ｎｍ〜３０ｎｍの範囲内とすることが好ましい。【００３３】
酸素バリア膜３３は、ＴｉＡｌＮで形成され、その厚さは１００ｎｍであり、酸素の拡散を防止し、その下の導電プラグ２５の酸化を防止する。酸素バリア膜３３を、ＴｉＡｌＮに代えて、ＩｒまたはＲｕで形成してもよい。酸素バリア膜３３と密着膜３２とは、相互に異なる材料で形成される。酸素バリア膜３３は、酸素の拡散を防止するために、密着膜３２よりも厚くされている。また、酸素バリア膜３３は、その下の結晶性向上膜３１及び密着膜３２の配向性を引き継いで、（１１１）配向している。【００３４】
下部電極３６は、Ｉｒで形成され、その厚さは１００ｎｍである。下部電極３６は、酸素バリア膜３３の配向性を引き継ぐため、（１１１）配向する。下部電極３６を、Ｉｒに代えて、Ｐｔ等の白金族の金属、またはＰｔＯ、ＩｒＯ、ＳｒＲｕＯ３等の導電性酸化物で形成してもよい。さらに、下部電極３６を、これらの導電材料からなる複数の膜で構成してもよい。【００３５】
誘電体膜３７は、ペロブスカイト構造またはビスマス層状構造を有する強誘電体で形成され、その厚さは１００ｎｍ〜１３０ｎｍの範囲内である。使用可能な強誘電体材料として、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａをドープしたＰＺＴ（ＰＬＺＴ）、Ｃａ、Ｓｒ若しくはＳｉを微量ドープしたＰＺＴ系材料、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ、Ｙ１）、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９（ＳＢＴＮ、ＹＺ）、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（ＢＬＴ）等が挙げられる。【００３６】
上部電極３８は、ＳｒＯで形成されている。より詳細には、上部電極３８は、酸素の組成比が１以上２未満の下層部分と、それよりも酸素組成比が大きく、化学量論的組成比である２に近い上層部分とで構成される。下層部分の厚さは５０ｎｍであり、上層部分の厚さは１００ｎｍ〜３００ｎｍの範囲内である。【００３７】
なお、上部電極３８を、ＩｒＯに代えて、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、またはこれらの酸化物、またはＳｒＲｕＯ３等の導電性酸化物で形成してもよい。さらに、これらの導電材料からなる複数の膜で構成してもよい。【００３８】
水素バリア膜４０は、Ｉｒで形成され、その厚さは１００ｎｍである。なお、Ｉｒに代えて、ＰｔまたはＳｒＲｕＯ３等で形成してもよい。【００３９】
下地導電膜３０から水素バリア膜４０までの積層構造、及び層間絶縁膜２２の表面を覆うように、第１の保護膜５０が形成され、さらにその上に、第２の保護膜５１が形成されている。第１の保護膜５０及び第２の保護膜５１は、共にＡｌＯで形成され、各々の厚さは約２０ｎｍである。【００４０】
第２の保護膜５２の上に、ＳｉＯ２からなる層間絶縁膜５５が形成されている。層間絶縁膜５５の上面は平坦化されている。平坦化された層間絶縁膜５５の上に、ＡｌＯからなるバリア膜５７が形成されている。バリア膜５７の厚さは２０ｎｍ〜１００ｎｍの範囲内である。【００４１】
バリア膜５７の上に、ＳｉＯ２からなる厚さ８００ｎｍ〜１０００ｎｍの層間絶縁膜５８が形成されている。層間絶縁膜５８を、ＳｉＯ２に代えて、ＳｉＯＮまたはＳｉＮで形成してもよい。【００４２】
第１の保護膜５０から層間絶縁膜５８までの５層を貫通し、キャパシタ３５上の水素バリア膜４０まで達するビアホールが形成されている。このビアホールの内面が密着膜で覆われ、ビアホール内にＷからなる導電プラグ６０が充填されている。さらに、酸化防止膜２１から層間絶縁膜５８までの７層を貫通し、導電プラグ１６まで達するビアホールが形成されている。このビアホールの内面が密着膜で覆われ、ビアホール内にＷからなる導電プラグ６５が充填されている。これらの密着膜は、ＴｉＮ膜の単層で構成してもよいし、Ｔｉ膜とＴｉＮ膜との２層で構成してもよい。【００４３】
層間絶縁膜５８の上に、配線７１及び７５が形成されている。配線７１及び７５は、厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、厚さ３６０ｎｍのＡｌＣｕ合金膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜がこの順番に積層された５層構造を有する。【００４４】
配線７１は、その下の導電プラグ６０を経由してキャパシタ３５の上部電極３８に接続されており、図１Ｂに示したプレート線ＰＬに相当する。もう一方の配線７５は、その下の導電プラグ６５及び１６を経由して、ＭＯＳトランジスタ５のソース領域５Ｓに接続されており、図１Ｂに示したビット線ＢＬに相当する。ゲート電極５Ｇが、図１Ｂに示したワード線ＷＬを兼ねる。【００４５】
次に、図２Ａ〜図２Ｚを参照して、第１の実施例による半導体装置の製造方法について説明する。【００４６】
図２Ａに示すように、ｎ型またはｐ型シリコンからなる基板１の表層部に素子分離絶縁膜２を形成し、活性領域を画定する。素子分離絶縁膜２は、例えばシャロートレンチアイソレーション法（ＳＴＩ法）により形成される。なお、シリコン局所酸化法（ＬＯＣＯＳ法）により形成してもよい。活性領域の表層部にｐ型不純物を注入することにより、ｐ型ウェル３を形成する。【００４７】
１つの活性領域内に、２つのＭＯＳトランジスタ５を形成する。以下、ＭＯＳトランジスタ５の形成方法について簡単に説明する。【００４８】
活性領域の表層部を熱酸化することによりゲート絶縁膜となるＳｉＯ２膜を形成する。基板上に、非晶質または多結晶シリコンからなるシリコン膜を形成し、パターニングすることにより、ゲート電極５Ｇを形成する。平面視において、１つの活性領域を、２本のゲート電極がほぼ平行に横切る。【００４９】
ゲート電極５Ｇをマスクとしてｎ型不純物をイオン注入することにより、ソース領域５Ｓ及びドレイン領域５Ｄのエクステンション部を形成する。ゲート電極５Ｇの側面にサイドウォールスペーサを形成する。ゲート電極５Ｇとサイドウォールスペーサとをマスクとして、ｎ型不純物をイオン注入することにより、ソース領域５Ｓ及びドレイン領域５Ｄの深い領域を形成する。ここまでの工程で、ＭＯＳトランジスタ５が形成される。【００５０】
次に、基板上に、コバルト（Ｃｏ）等の高融点金属からなる膜をスパッタリングにより形成する。熱処理を行うことにより、高融点金属膜とシリコンとを反応させ、ゲート電極５Ｇ、ソース領域５Ｓ、及びドレイン領域５Ｄの上面に、高融点金属シリサイド膜６を形成する。その後、未反応の高融点金属膜を除去する。【００５１】
ＭＯＳトランジスタ５を覆うように、基板上に、ＳｉＯＮからなる厚さ２００ｎｍのカバー絶縁膜１１を、プラズマＣＶＤにより形成する。さらに、カバー絶縁膜１１の上に、ＳｉＯ２からなる厚さ１０００ｎｍの層間絶縁膜１２を形成する。層間絶縁膜１２は、例えば酸素（Ｏ２）とテトラエチルオルソシリケート（ＴＥＯＳ）とを用いたプラズマＣＶＤにより形成される。その後、層間絶縁膜１２の表面を、化学機械研磨（ＣＭＰ）により平坦化する。平坦化された後に、基板の平坦部における厚さが約７００ｎｍになるようにＣＭＰの制御を行う。【００５２】
層間絶縁膜１２及びカバー絶縁膜１１に、ドレイン領域５Ｄ上の高融点金属シリサイド膜６までビアホール、及びソース領域５Ｓ上の高融点金属シリサイド膜６まで達するビアホールを形成する。ビアホールの直径は、例えば０．２５μｍとする。【００５３】
ビアホールの内面、及び層間絶縁膜１２の上面を、厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜の２層で覆う。さらにその上に、ビアホール内が完全に埋め尽くされるまでＷ膜を形成する。Ｗ膜の厚さは、例えば３００ｎｍとすればよい。余分なＷ膜、ＴｉＮ膜、及びＴｉ膜をＣＭＰで除去することにより、ビアホール内に、Ｔｉ膜とＴｉＮ膜からなる密着層、及びＷからなる導電プラグ１５、１６を残す。導電プラグ１５及び１６は、それぞれドレイン領域５Ｄ及びソース領域５Ｓに接続される。【００５４】
図２Ｂに示すように、層間絶縁膜１２の上に、ＳｉＯＮからなる厚さ１３０ｎｍの酸化防止膜２１をプラズマＣＶＤにより形成する。なお、ＳｉＯＮに代えて、ＳｉＮまたはＡｌＯからなる酸化防止膜２１を形成してもよい。さらにその上に、ＳｉＯ２からなる厚さ３００ｎｍの層間絶縁膜２２を、Ｏ２とＴＥＯＳとを用いたプラズマＣＶＤにより形成する。【００５５】
図２Ｃに示すように、層間絶縁膜２２及び酸化防止膜２１に、その下の導電プラグ１５を露出させるビアホールを形成する。このビアホールの内面を密着膜で覆うと共に、ビアホール内にＷからなる導電プラグ２５を充填する。この導電プラグ２５及び密着膜は、その下の導電プラグ１５及び密着膜と同一の方法で形成される。【００５６】
余分なＷ膜及び密着膜を除去するためのＣＭＰは、Ｗ膜及び密着膜の研磨速度が、層間絶縁膜２２の研磨速度よりも速い条件で行う。例えば、スラリとして、Cabot
Microelectronics Corporation製のＳＳＷ２０００を使用する。また、層間絶縁膜２２の上に密着膜やＷ膜が残らないように、ややオーバ研磨を行う。このため、導電プラグ２５の上面が、その周囲の層間絶縁膜２２の上面よりも低くなり、窪み２５ａが発生する。この窪み２５ａの深さは、例えば２０ｎｍ〜５０ｎｍであり、典型的には約５０ｎｍである。【００５７】
ＣＭＰ後、層間絶縁膜２２の上面及び導電プラグ２５の上面を、アンモニア（ＮＨ３）のプラズマに晒す。このプラズマ処理は、平行平板型プラズマ処理装置を用い、例えば下記の条件で行う。
・基板表面と対向電極との間隔  約９ｍｍ（３５０ｍｉｌｓ）；
・圧力  ２６６Ｐａ（２Ｔｏｒｒ）；
・基板温度：４００℃；
・ＮＨ３ガス流量：３５０ｓｃｃｍ；
・基板側電極に供給する１３．５６ＭＨｚのＲＦパワー  １００Ｗ；
・対向電極に供給する３５０ｋＨｚのＲＦパワー  ５５Ｗ；
・処理時間  ６０秒。【００５８】
なお、ＮＨ３プラズマに代えて、Ｎ２Ｏプラズマ、Ｎ２プラズマ等の窒素元素を含むプラズマを用いてもよい。【００５９】
図２Ｄの状態に至るまでの工程について説明する。まず、プラズマ処理した表面上に、厚さ１００ｎｍのＴｉ膜を、ＤＣスパッタリングにより形成する。スパッタリング条件は、例えば下記のとおりである。
・基板とターゲットとの間隔  ６０ｍｍ；
・Ａｒガス圧  ０．１５Ｐａ；
・基板温度  ２０℃；
・ＤＣパワー  ２．６ｋＷ；
・成膜時間  ３５秒。【００６０】
上記条件により、六方最密構造を有し、（００２）配向したＴｉ膜が得られる。Ｔｉ膜の成膜前に、基板表面をＮＨ３プラズマで処理すると、層間絶縁膜２２の表面の酸素原子にＮＨ基が結合する。これにより、層間絶縁膜２２の表面に供給されたＴｉ原子が酸素原子に捕獲されることなく、表面上を移動しやすくなる。その結果、Ｔｉ膜の配向性が高まる。【００６１】
次に、窒素雰囲気中で、ラピッドサーマルアニール（ＲＴＡ）を行う。ＲＴＡの条件は、例えば下記のとおりである。
・アニール温度  ６００℃；
・処理時間  ６０秒。【００６２】
このアニールにより、Ｔｉ膜が窒化されて、面心立方構造を有し、（１１１）配向したＴｉＮからなる下地導電膜３０が得られる。なお、下地導電膜３０の厚さを１００ｎｍ〜３００ｎｍの範囲内としてもよい。この段階では、下地導電膜３０の表面には、下地表面の窪み２５ａを反映して、導電プラグ２５の上方に窪みが発生している。下地導電膜３０のＣＭＰを行うことにより、その表面を平坦化する。例えば、スラリとして、Cabot
Microelectronics Corporation製のＳＳＷ２０００を使用する。ＣＭＰ後の下地導電膜３０の厚さを、５０ｎｍ〜１００ｎｍ、典型的には約５０ｎｍとする。【００６３】
ＣＭＰ後、平坦化された下地導電膜３０の表面を、ＮＨ３プラズマに晒す。これにより、ＣＭＰ時に下地導電膜３０の表層部に発生した結晶歪が修復される。なお、ＮＨ３プラズマに代えて、Ｎ２Ｏプラズマ、Ｎ２プラズマ等の窒素元素を含むプラズマを用いてもよい。【００６４】
図２Ｅの状態に至るまでの工程について説明する。下地導電膜３０の上に、スパッタリングにより厚さ２０ｎｍのＴｉ膜を形成する。このＴｉ膜は、六方最密構造を有し、（００２）配向している。次に、窒素雰囲気中でＲＴＡを行う。ＲＴＡの条件は、例えば下記のとおりである。
・アニール温度  ６５０℃；
・処理時間  ６０秒。【００６５】
このアニールにより、Ｔｉ膜が窒化されて、面心立方構造を有し、（１１１）配向したＴｉＮからなる結晶性向上膜３１が得られる。結晶性向上膜３１の下の下地導電膜３０の表面が平坦化されているため、結晶性向上膜３１の結晶性を高めることができる。【００６６】
図２Ｆに示すように、結晶性向上膜３１の上に、Ｉｒからなる厚さ５ｎｍ〜１０ｎｍの密着膜３２をＤＣスパッタリングにより形成する。スパッタリング条件は、例えば下記のとおりである。
・基板温度  ４２５℃；
・Ａｒガス流量  １００〜２００ｓｃｃｍ；
・ＤＣパワー  ０．５ｋＷ以下。【００６７】
Ｉｒは面心立方構造を有し、（１１１）配向する。なお、Ｉｒに代えて、格子定数が０．３０ｎｍ〜０．５０ｎｍの面心立方構造を持ち、（１１１）配向しやすい金属、例えば、Ａｌ、Ｉｒ、Ｐｔ、Ｒｕ、Ｐｄ、Ｏｓ、またはＲｈを用いてもよい。なお、格子定数が０．３８ｎｍ〜０．４１ｎｍの範囲内の材料を用いることが、より好ましい。その他に、ＰｔＯ、ＩｒＯ、ＲｕＯ、ＰｄＯ等の導電性酸化物を用いてもよい。【００６８】
また、面心立方構造を持つ金属の他に、六方最密構造を持ち、（００２）配向しやすい金属、例えばＴｉを用いてもよい。密着膜３２をＴｉで形成する場合には、その厚さを約５ｎｍとし、下記の条件で、スパッタリングにより成膜を行う。
・基板温度  ２００℃以下、典型的には１５０℃；
・Ａｒガス流量  １００〜２００ｓｃｃｍ；
・ＤＣパワー  ０．５ｋＷ。【００６９】
図２Ｇに示すように、密着膜３２の上に、ＴｉＡｌＮからなる厚さ１００ｎｍの酸素バリア膜３３を、ＴｉＡｌ合金ターゲットを用いた反応性スパッタリングにより形成する。スパッタリング条件は、例えば下記のとおりである。
・Ａｒガス流量  ４０ｓｃｃｍ；
・Ｎ２ガス流量  １０ｓｃｃｍ；
・圧力  ２５３．３Ｐａ；
・基板温度  ４００℃；
・ＤＣパワー  １．０ｋＷ。【００７０】
酸素バリア膜３３を、ＴｉＡｌＮに代えて、ＩｒまたはＲｕで形成してもよい。なお、酸素バリア膜３３は、密着膜３２とは異なる材料で形成する。例えば、密着膜３２をＩｒで形成した場合には、酸素バリア膜３３をＴｉＡｌＮまたはＲｕで形成する。【００７１】
図２Ｈに示すように、酸素バリア膜３３の上に、Ｉｒからなる厚さ１００ｎｍの下部電極層３６をスパッタリングにより形成する。スパッタリングの条件は、例えば下記のとおりである。
・Ａｒ雰囲気圧力  ０．１１Ｐａ；
・基板温度５００℃；
・ＤＣパワー  ０．５ｋＷ。【００７２】
成膜後、Ａｒ雰囲気中で、下記の条件でＲＴＡを行う。
・温度  ６５０℃；
・処理時間  ６０秒。【００７３】
この熱処理により、非晶質状態であった下部電極層３６が結晶化する。この結晶化時に、下部電極層３６が（１１１）配向する。（１１１）配向した結晶性向上膜３１の配向性が、密着膜３２、酸素バリア膜３３を介して下地導電層３６に引き継がれるため、下部電極層３６の配向性を高めることができる。結晶性向上膜３１の配向性を効果的に引き継ぐために、密着膜３２を厚くし過ぎることは好ましくない。例えば、密着膜３２を（１１１）配向した面心立方構造をもつ金属で形成する場合には、その厚さを５０ｎｍ以下にすることが好ましく、（００２）配向した六方最密構造を持つ金属で形成する場合には、その厚さを３０ｎｍ以下にすることが好ましい。密着膜３２は、結晶性向上膜３１と酸素バリア膜３３との密着性を高める機能を持つ。十分な密着性を確保するために、密着膜３２の厚さを１ｎｍ以上とすることが好ましい。【００７４】
下部電極層３６は、Ｉｒに代えて、Ｐｔ等の白金族の金属、またはＰｔＯ、ＩｒＯ、ＳｒＲｕＯ３等の導電性酸化物で形成してもよい。【００７５】
図２Ｉに示すように、下部電極層３６の上に、ＰＺＴからなる誘電体膜３７を、有機金属化学気相成長（ＭＯＣＶＤ）により形成する。以下、誘電体膜３７の形成方法について説明する。【００７６】
Ｐｂ原料として、Ｐｂ（Ｃ１１Ｈ１９Ｏ２）２をテトラヒドロフラン（ＴＨＦ）に溶解させた濃度０．３モル／リットルの液体原料を用いる。Ｚｒ原料として、Ｚｒ（Ｃ９Ｈ１５Ｏ２）４をＴＨＦに溶解させた濃度０．３モル／リットルの液体原料を用いる。Ｔｉ原料として、Ｔｉ（Ｃ３Ｈ７Ｏ）２（Ｃ１１Ｈ１９Ｏ２）２をＴＨＦに溶解させた濃度０．３モル／リットルの液体原料を用いる。これらの液体原料を、ＴＨＦ溶媒とともに、ＭＯＣＶＤ装置の気化器に供給する。ＴＨＦ溶媒、Ｐｂ原料、Ｚｒ原料、及びＴｉ原料の流量は、それぞれ０．４７４ｍｌ／分、０．３２６ｍｌ／分、０．２００ｍｌ／分、及び０．２００ｍｌ／分とする。【００７７】
誘電体膜３７を形成すべき基板を、ＭＯＣＶＤ装置のチャンバ内に装填する。チャンバ内の圧力を６６５Ｐａ、基板温度を６２０℃とする。気化した原料ガスをチャンバ内に供給し、６２０秒間、成膜を行う。これにより、厚さ１００ｎｍのＰＺＴ膜が形成される。【００７８】
次いで、スパッタリングにより、厚さ１ｎｍ〜３０ｎｍ、典型的には２０ｎｍのＰＺＴ膜を形成する。スパッタリングにより形成したＰＺＴ膜を配置することにより、リーク電流を低減させることができる。【００７９】
図２Ｊに示すように、誘電体膜３７の上に、上部電極層３８を形成する。以下、上部電極層３８の形成方法について説明する。まず、ＩｒＯｘからなる厚さ５０ｎｍの下層部分を、スパッタリングにより形成する。ここで、酸素の組成比ｘは、１以上２未満とする。スパッタリング条件は、例えば下記のとおりである。
・基板温度  ３００℃；
・Ａｒガス流量  １４０ｓｃｃｍ；
・Ｏ２ガス流量  ６０ｓｃｃｍ；
・圧力  ０．４８Ｐａ；
・ＤＣパワー  １〜２ｋＷ。【００８０】
成膜後、下記の条件でＲＴＡを行う。
・処理温度  ７２５℃；
・雰囲気  Ｏ２流量２０ｓｃｃｍ＋Ａｒ流量２０００ｓｃｃｍ；
・処理時間  ６０秒。【００８１】
この熱処理により、誘電体膜３７の結晶性を高めることができる。さらに、上部電極層３８ｎ下層部分を形成するときに誘電体膜３７がプラズマに晒されることによって受けたダメージが回復し、酸素欠損が補償される。【００８２】
その後、下層部分の上に、ＩｒＯｙからなる厚さ１００ｎｍ〜３００ｎｍの上層部分を、スパッタリングにより形成する。ここで、酸素の組成比ｙは、下層部分の酸素の組成比ｘよりも大きく、化学量論的組成比である２に近い。スパッタリング条件は、例えば下記のとおりである。
・基板温度  ２０〜１００℃（特に制御しないが、成膜中に徐々に上昇する）；
・Ａｒガス流量  １００ｓｃｃｍ；
・Ｏ２ガス流量  １００ｓｃｃｍ；
・圧力  ０．８Ｐａ；
・ＤＣパワー  １ｋＷ。【００８３】
例えば、上記条件で７９秒間の成膜を行うことにより、厚さ２００ｎｍのＩｒＯｙ膜が形成される。【００８４】
図２Ｋに示すように、上部電極層３８の上に、Ｉｒからなる厚さ１００ｎｍの水素バリア膜４０を、スパッタリングにより形成する。スパッタリング条件は、例えば下記のとおりである。
・Ａｒガス流量  １９９ｓｃｃｍ； 
・圧力  １Ｐａ；
・基板温度  ３５０〜４５０℃（典型的には４００℃）；
・ＤＣパワー  １．０ｋＷ。【００８５】
なお、水素バリア膜４０を、Ｉｒに代えて、ＰｔまたはＳｒＲｕＯ３等で形成してもよい。【００８６】
水素バリア膜４０を形成した後、半導体基板１の背面洗浄を行うことにより、背面に付着しているＰＺＴ膜を除去する。【００８７】
図２Ｌに示すように、水素バリア膜４０の上に、ＴｉＮからなる第１ハードマスク４５、及びＳｉＯ２からなる第２ハードマスク４６を形成する。第１ハードマスク４５は、例えばスパッタリングにより形成する。第２ハードマスク４６は、例えば、Ｏ２とＴＥＯＳとを用いたＣＶＤにより形成する。【００８８】
図２Ｍに示すように、第２ハードマスク４６を、形成すべき強誘電体キャパシタの平面形状になるようにパターニングする。次いで、パターニングされた第２ハードマスク４６をエッチングマスクとして、第１ハードマスク４５をエッチングする。【００８９】
図２Ｎに示すように、第２ハードマスク４６及び第１ハードマスク４５をエッチングマスクとして、水素バリア膜４０、上部電極層３８、誘電体膜３７、及び下部電極層３６をエッチングする。このエッチングは、例えば、ＨＢｒ、Ｏ２、Ａｒ、及びＣ４Ｆ８の混合ガスを用いたプラズマエッチングにより行われる。パターニングされた下部電極３６、誘電体膜３７、及び上部電極３８が、強誘電体キャパシタ３５を構成する。このエッチング時に、第２ハードマスク４６の表層部もエッチングされる。【００９０】
図２Ｏに示すように、ドライエッチングまたはウェットエッチングにより、第２ハードマスク４６を除去する。これにより、第１ハードマスク４５が露出する。【００９１】
図２Ｐに示すように、強誘電体キャパシタ３５が配置されていない領域の酸素バリア膜３３、密着膜３２、結晶性向上膜３１、及び下地導電膜３０を、Ａｒイオンを用いてエッチングする。このとき、水素バリア膜４０の上に残っていた第１ハードマスク４５も除去され、水素バリア膜４０が露出する。【００９２】
密着膜３２が配置されていない場合には、この時点でキャパシタとび現象が発生しやすかった。本実施例では、密着膜３２を配置することにより、結晶性向上膜３１と酸素バリア膜３３との密着性が高まり、キャパシタとび現象が生じにくくなった。【００９３】
図２Ｑに示すように、露出している表面上に、Ａｌ２Ｏ３からなる厚さ２０ｎｍの第１保護膜５０をスパッタリングにより形成する。【００９４】
図２Ｒに示すように、酸素雰囲気中で、５５０℃〜７００℃の範囲内の温度で回復アニールを行う。これにより、誘電体膜３７のダメージを回復させることができる。一例として、誘電体膜３７がＰＺＴで形成されている場合には、温度６５０℃で６０分間の回復アニールを行うことが好ましい。なお、酸素雰囲気に代えて、酸素を含む酸化性雰囲気で回復アニールを行ってもよい。【００９５】
図２Ｓに示すように、第１保護膜５０の上に、Ａｌ２Ｏ３からなる厚さ２０ｎｍの第２保護膜５１を、ＣＶＤにより形成する。【００９６】
図２Ｔに示すように、第２保護膜５１の上に、ＳｉＯ２からなる厚さ８００〜１０００ｎｍの層間絶縁膜５５を、Ｏ２とＴＥＯＳとＨｅとを用いたプラズマＣＶＤにより形成する。成膜後、ＣＭＰにより層間絶縁膜５５の表面を平坦化する。層間絶縁膜５５は、ＳｉＯ２に代えて、無機絶縁材料等で形成してもよい。【００９７】
図２Ｕに示すように、Ｎ２ＯガスまたはＮ２ガスのプラズマ雰囲気中で熱処理を行う。この熱処理により、層間絶縁膜５５内の水分が除去されるとともに、層間絶縁膜５５の膜質が変化し、層間絶縁膜５５に水分が浸入しにくくなる。【００９８】
図２Ｖに示すように、層間絶縁膜５５の上に、ＡｌＯからなる厚さ２０ｎｍ〜１００ｎｍのバリア膜５７を、スパッタリングまたはＣＶＤにより形成する。バリア膜５７の下地表面が平坦化されているため、凹凸を有する表面上に形成する場合に比べて、安定したバリア性を確保することができる。【００９９】
バリア膜５７の上に、ＳｉＯ２からなる厚さ３００ｎｍ〜５００ｎｍの層間絶縁膜５８を、Ｏ２とＴＥＯＳとＨｅとを用いたプラズマＣＶＤにより形成する。なお、層間絶縁膜５８を、ＳｉＯ２に代えて、ＳｉＯＮやＳｉＮで形成してもよい。【０１００】
図２Ｗに示すように、層間絶縁膜５８から第１保護膜５０までの５層を貫通し、強誘電体キャパシタ３５上の水素バリア膜４０まで達するビアホール８０を形成する。【０１０１】
図２Ｘに示すように、酸素雰囲気中で、５５０℃の熱処理を行う。これにより、ビアホール８０の形成に伴って誘電体膜３７内に生じた酸素欠損を回復させることができる。【０１０２】
図２Ｙに示すように、ビアホール８０の内面をＴｉＮ等からなる密着膜で覆い、さらにビアホール８０内にＷ等からなる導電プラグ６０を充填する。なお、密着膜を、スパッタリングにより形成したＴｉ膜と、ＭＯＣＶＤにより形成したＴｉＮ膜との２層構造としてもよい。ＴｉＮ膜を形成した後、ＴｉＮ膜から炭素の除去を行うために、Ｎ２ガスとＨ２ガスとの混合ガスを用いたプラズマ処理を行う。この際に、水素バリア膜４０が水素の侵入を防止するため、上部電極３８が還元されることを防止することができる。さらに、上部電極３８の上層部分のＩｒＯの組成比を、化学量論的組成比に近づけているため、上部電極３８が水素に対して触媒作用を生じにくい。このため、誘電体膜３７が水素ラジカルによって還元されにくくなる。【０１０３】
図２Ｚに示すように、層間絶縁膜５８から酸化防止膜２１までの７層を貫通し、導電プラグ１６の上面まで達するビアホール８５を形成する。ビアホール８５の内面を覆うＴｉＮ等からなる密着膜を形成した後、ビアホール８５内にＷ等からなる導電プラグ６５を充填する。【０１０４】
図１Ａに示すように、層間絶縁膜５８の上に、配線７１及び７５を形成する。以下、配線７１及び７５の形成方法を簡単に説明する。【０１０５】
まず、スパッタリングにより厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、厚さ３６０ｎｍのＡｌＣｕ合金膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜を順番に形成する。これらの膜からなる積層構造をパターニングすることにより、配線７１及び７５が形成される。さらに、その上に、上層の多層配線層を形成する。【０１０６】
次に、図１Ａに示した密着膜３２の効果について説明する。密着膜３２を厚さ５ｎｍのＩｒ膜で形成した試料Ａ、厚さ１０ｎｍのＩｒ膜で形成した試料Ｂ、及び厚さ５ｎｍのＴｉ膜で形成した試料Ｃを作製した。比較のために、密着膜３２を配置しない従来例による試料も作製した。【０１０７】
図３に、各試料のＰＺＴからなる誘電体膜３７のＸ線回折パターンの（１１１）ピークの積分値（面積）を示す。試料Ａ〜Ｃの（１１１）ピークの積分値が、従来例の試料のそれよりも大きいことがわかる。【０１０８】
図４に、各試料の誘電体膜３７の（２２２）面の配向比を示す。ここで、（２２２）面の配向比は、（２２２）ピーク、（１００）ピーク、（１０１）ピークの積分値を、それぞれＩ（２２２）、Ｉ（１００）、及びＩ（１０１）としたとき、Ｉ（２２２）／［Ｉ（１００）＋Ｉ（１０１）＋Ｉ（２２２）］で定義される。試料Ａ〜Ｃの（２２２）配向比が、従来例の試料のそれよりも大きいことがわかる。特に、試料Ａの（２２２）配向比が著しく大きい。【０１０９】
図５に、各試料の誘電体膜３７の（１１１）ピークのロッキングカーブを示す。図６に、ロッキングカーブの半値幅を示す。試料Ａ〜Ｃのロッキングカーブの半値幅が、従来例の試料のそれよりも小さいことがわかる。【０１１０】
上記図３〜図６の評価結果から、密着膜３２を挿入することにより、ＰＺＴからなる誘電体膜３７の配向性及び結晶性が改善されることがわかる。誘電体膜３７の配向性及び結晶性が高まるのは、密着膜３２を配置したことにより、下地電極層３６の配向性及び結晶性が改善されたことに起因する。これにより、強誘電体キャパシタ３５のスイッチング特性の低下を抑制することができる。【０１１１】
次に、図７Ａ及び図７Ｂを参照して、第２の実施例による半導体装置及びその製造方法について説明する。以下、第１の実施例による方法との相違点に着目し説明を行い、同一の工程及び構成については、説明を省略する。【０１１２】
図７Ａは、第１の実施例の図２Ｄに示した状態に対応する。第１の実施例では、図２Ｄに示したように、層間絶縁膜２２の上に下地導電膜３０が残っている状態でＣＭＰを停止したが、第２の実施例では、層間絶縁膜２２の表面が露出するまでＣＭＰを行う。このため、第２の実施例では、導電プラグ２５の位置に発生している窪みの内部にのみ下地導電膜３０が残る。層間絶縁膜２２の上面と下地導電膜３０の上面とが、同一の高さになり、表面が平坦化される。その後の工程は、第１の実施例の工程と同一である。【０１１３】
図７Ｂに、第２の実施例による半導体装置の断面図を示す。下地導電膜３０が導電プラグ２５の上にのみ配置されており、結晶性向上膜３１が、下地導電膜３０及びその周囲の層間絶縁膜２２の上に配置されている。【０１１４】
第２の実施例においても、第１の実施例の場合と同様に、キャパシタとび現象を防止するとともに、誘電体膜３７の配向性及び結晶性を高めることができる。【０１１５】
上記実施例では、強誘電体キャパシタ３５の誘電体膜３７を、ＭＯＣＶＤ及びスパッタリングにより形成したが、その他の方法で形成することも可能である。例えば、ゾルゲル法、有機金属堆積法（ＭＯＤ法）、化学溶液堆積法（ＣＳＤ法）、化学気相堆積法（ＣＶＤ法）、エピタキシャル成長法等により形成することができる。【０１１６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図２−８】
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【図２−９】
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【図２−１０】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成20年10月15日(2008.10.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通するビアホール内に充填された導電プラグと、
平面視において前記導電プラグを内包するように、前記層間絶縁膜の上に形成された導電性の結晶性向上膜と、
前記結晶性向上膜の上に配置され、前記結晶性向上膜とは異なる導電材料で形成された密着膜と、
前記密着膜の上に配置され、前記密着膜とは異なる導電材料で形成された酸素バリア膜と、
前記酸素バリア膜の上に形成され、下部電極、誘電体膜、及び上部電極がこの順番に積層されたキャパシタと
を有し、前記結晶性向上膜は、面心立方構造を有する導電材料が（１１１）配向した膜、または六方最密構造を有する導電材料が（００２）配向した膜であり、前記密着膜は、前記結晶性向上膜と前記酸素バリア膜との密着性を高める半導体装置。
【請求項２】
前記密着膜は、Ｔｉ、Ａｌ、Ｐｔ、Ｒｕ、Ｐｄ、Ｏｓ、Ｒｈ、ＰｔＯ、ＩｒＯ、ＲｕＯ、及びＰｄＯからなる群より選択された導電材料で形成されている請求項１に記載の半導体装置。
【請求項３】
前記密着膜は、（００２）配向したＴｉで形成されている請求項１または２に記載の半導体装置。
【請求項４】
前記酸素バリア膜が、ＴｉＡｌＮ、Ｉｒ、またはＲｕで形成されている請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記結晶性向上膜が、ＴｉＮ、Ｔｉ、Ｐｔ、Ｉｒ、Ｒｅ、Ｒｕ、Ｐｄ、Ｏｓ、またはこれらの金属の合金で形成されている請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
（ａ）半導体基板上に層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜を貫通するビアホールを形成し、該ビアホール内に導電プラグを充填する工程と、
（ｃ）前記導電プラグの上面上、及び前記層間絶縁膜の上面上に、結晶性向上膜を形成する工程と、
（ｄ）前記結晶性向上導電膜の上に密着膜を形成する工程と、
（ｅ）前記密着膜の上に酸素バリア膜を形成する工程と、
（ｆ）前記酸素バリア膜の上に下部電極層、誘電体層、及び上部電極層を順番に積層する工程と、
（ｇ）前記導電プラグが配置された領域に前記結晶性向上膜が残るように、該結晶性向上膜から前記上部電極層までの各層をパターニングする工程と
を有し、前記結晶性向上膜は、面心立方構造を有する導電材料が（１１１）配向した膜、または六方最密構造を有する導電材料が（００２）配向した膜であり、前記密着膜は、前記結晶性向上膜と前記酸素バリア膜との密着性を高める半導体装置の製造方法。
【請求項７】
前記工程ｂと工程ｃとの間に、さらに、
（ｂ１）前記導電プラグの上面及び前記層間絶縁膜の上面を、ＮＨ３、Ｎ２Ｏ、またはＮ２を含むガスのプラズマに晒す工程と、
（ｂ２）前記プラズマに晒された表面上に、下地導電膜を堆積させる工程と、
（ｂ３）前記下地導電膜の表面を平坦化する工程と
を含み、前記工程ｃにおいて、平坦化された前記下地導電膜の上に、前記結晶性向上膜を形成する請求項６に記載の半導体装置の製造方法。
【請求項８】
前記密着膜が、面心立方構造を有する導電材料が（１１１）配向した膜、または六方最密構造を有する導電材料が（００２）配向した膜である請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記密着膜は、Ｔｉ、Ａｌ、Ｐｔ、Ｒｕ、Ｐｄ、Ｏｓ、Ｒｈ、ＰｔＯ、ＩｒＯ、ＲｕＯ、及びＰｄＯからなる群より選択された導電材料で形成されている請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記密着膜は、（００２）配向したＴｉで形成されている請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
【国際調査報告】
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