【事件の表示】
　特願２０１４−１７５９５９「半導体装置」拒絶査定不服審判事件〔平成２７年　３月１６日出願公開、特開２０１５−　５０４６２、請求項の数（１１）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２６年８月２９日（パリ条約による優先権主張平成２５年８月３０日、韓国）の出願であって、平成３０年８月１５日付けで拒絶理由通知がされ、同年１１月２１日付けで手続補正がされるとともに意見書が提出され、平成３１年４月１５日付けで拒絶査定（原査定）がされ、これに対し、令和１年８月２２日に拒絶査定不服審判の請求がされると同時に手続補正がされ、同年１０月１８日に前置報告がされ、令和２年４月１４日に審判請求人から前置報告に対する上申がされ、同年６月１０日付けで拒絶理由通知（以下、「当審拒絶理由通知」という。）がされ、同年９月１日付けで手続補正がされるとともに意見書が提出されたものである。
第２　原査定の概要
　原査定（平成３１年４月１５日付け拒絶査定）の概要は次のとおりである。
１．（新規性）本願請求項１−５、１３、１７、１８に係る発明は、以下の引用文献Ａに記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
２．（進歩性）本願請求項１−５、１３、１７−１９に係る発明は、以下の引用文献Ａに記載された発明に基いて、本願優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
＜引用文献等一覧＞ 
　Ａ．特開２０１１−１１４０１４号公報
第３　当審拒絶理由の概要
　当審拒絶理由通知の拒絶の理由（以下、「当審拒絶理由」という。）の概要は次のとおりである。
１．（進歩性）本願請求項１−５、１３，１７−１９に係る発明は、以下の引用文献１、２に記載された発明に基いて、本願優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
＜引用文献等一覧＞
　１．引用文献１：特開２０１１−１１４０１４号公報（原査定の拒絶の理由で引用された引用文献Ａ）
　２．引用文献２：特開２０１２−２２２１９９号公報（前置報告で引用された引用文献３であって、当審において新たに引用した文献）
第４　本願発明
　本願請求項１−１１に係る発明（以下、それぞれ順に「本願発明１」−「本願発明１１」という。）は、令和２年９月１日付けの手続補正で補正された特許請求の範囲の請求項１−１１に記載された事項により特定される発明であり、本願発明１−１１は以下のとおりの発明である。（下線は、補正箇所である。）
「【請求項１】
　セルアレイ領域及び周辺回路領域を含む基板と、
　前記セルアレイ領域の前記基板上において第１高さに延長されるセルアレイ構造体と、
　前記周辺回路領域の前記基板上において、前記第１高さより小さい第２高さに延長される周辺ロジック構造体と、
　前記周辺ロジック構造体及び前記セルアレイ構造体の上に延長される平行な複数の配線と、
　前記周辺ロジック構造体の上部面と前記複数の配線の下部面との間に配置され、平面から見る時、前記周辺ロジック構造体の一部分及び前記複数の配線の一部分を横切るコンタクトパッドと、
　前記周辺ロジック構造体と前記コンタクトパッドとを電気的に接続する下部コンタクトプラグと、
　前記コンタクトパッドと前記複数の配線のいずれか１つとを接続する上部コンタクトプラグと、を含むことを特徴とする半導体装置。
【請求項２】
　前記セルアレイ構造体は、積層された複数の電極及び前記複数の電極を貫通する垂直構造体を含むことを特徴とする請求項
１
【請求項３】
　前記コンタクトパッドの下部面は、前記垂直構造体の上部面の高さと前記周辺ロジック構造体の上部面の高さとの間に位置することを特徴とする請求項
２
【請求項４】
　前記コンタクトパッドの上部面は、前記垂直構造体の上部面と実質的に共通の面をなすことを特徴とする請求項
２
【請求項５】
　前記周辺回路領域において前記基板は、活性領域を定義する素子分離膜を含み、
　前記周辺ロジック構造体は、
　前記活性領域上において第１方向に延長されるトランジスタゲート信号ラインと、
　前記トランジスタゲート信号ラインの両側の前記活性領域内に形成されたソース及びドレイン領域と、を含み、
　前記下部コンタクトプラグは、前記ソース及び
前記
ン領
１
【請求項６】
　前記複数の配線は、前記第１方向と直交する第２方向に延長され、前記コンタクトパッドは、前記第１方向に延長され、
　前記第１方向の前記コンタクトパッドの長さは、前記第１方向の前記活性領域の幅より大きいことを特徴とする請求項
５
【請求項７】
　前記複数の配線は、平面から見る時、前記活性領域と重畳されることを特徴とする請求項
５
【請求項８】
　前記上部コンタクトプラグは、前記第１方向において、前記下部コンタクトプラグと離隔されて配置されることを特徴とする請求項
５
【請求項９】
　前記セルアレイ構造体は、
　前記基板上に垂直に積層された複数の第１電極を含む第１積層構造体と、
　前記第１積層構造体上に垂直に積層された第２電極を含む第２積層構造体と、
　前記第１及び第２積層構造体を貫通する垂直構造体と、を含むことを特徴とする請求項
１
【請求項１０】
　前記セルアレイ領域と前記周辺回路領域との間の第１コンタクト領域に配置され、前記第１電極に接続され前記基板から垂直に離隔されて延長される複数の第１プラグと、
　前記セルアレイ領域と前記第１コンタクト領域との間の第２コンタクト領域に配置され、前記第２電極に接続され、前記基板から垂直に離隔されて延長される複数の第２プラグと、をさらに含み、
　前記コンタクトパッドの垂直高さは、前記複数の第２プラグの中の少なくとも１つの垂直高さより小さくて、前記複数の第２プラグの中の少なくとも他の１つの垂直高さより大きいことを特徴とする請求項
９
【請求項１１】
　前記コンタクトパッドの上部面は、前記複数の第１プラグの上部面及び前記複数の第２プラグの上部面と実質的に共通の面をなすことを特徴とする請求項
１０
第５　引用文献、引用発明等
１．引用文献１について
　当審拒絶理由（令和２年６月１０日付けの拒絶の理由）に引用された引用文献１（特開２０１１−１１４０１４号公報）には、図面とともに次の事項が記載されている。（下線は合議体が付加した。）
「【技術分野】
【０００１】 
　本発明は、半導体装置に係り、特に設計の自由度が高く、かつセルサイズが小さいスタンダードセルを用いた半導体装置に関する。」
「【発明を実施するための形態】
【００１５】
　本発明の実施形態について、図面を参照して詳細に説明する。図３に本発明の
スタンダードセルの導電配線
【００１６】
　図３の断面図には、本発明に関係する半導体装置における導電層と、その導電層を接続するプラグを示している。
半導体基板には拡散層１１が形成され、半導体基板上のゲート絶縁膜を挟んでゲート電極１２が形成される。拡散層１１と、ゲート電極１２とはコンタクトプラグ１３を介してビット配線１４に接続される。
容量コンタクトパッド配線１６に接続するためのコンタクトプラグ１３ａが、同時に拡散層１１とゲート電極１２上にも形成される。さらにコンタクトプラグ１３ａに連続して容量コンタクトプラグ１５を形成し、容量コンタクトパッド配線１６に接続する
【００１７】
　さらにビット配線１４と容量コンタクトパッド配線１６は、第１スルホールプラグ１７を介して１層配線１８に接続される。また図示していないが、ビット配線１４、容量コンタクトパッド配線１６と接続される１層配線１８は、第２スルホールプラグを介してさらに上層の２層配線に接続することができる。スタンダードセルの導電層は下側から上側に順に、拡散層１１、ゲート電極１２、ビット配線１４、容量コンタクトパッド配線１６、１層配線１８、さらには２層配線（不図示）と配置されている。上下の導電層は、プラグを介してそれぞれを接続される
・・・
【００２１】
　図４に本発明におけるスタンダードセルの１例として、図１、２と同様に
ＣＭＯＳ構成のインバータ回路を示す
【００２２】 一方、本発明の図４に示す
スタンダードセルの入力信号配線３は
容量コンタクトパッド配線１６を用いて配線する
【００２３】
　図４（Ａ）のスタンダードセルにおけるＸ−Ｘ線に沿った断面図を図４（Ｂ）に示す。図４（Ｂ）において点線として示している１層配線１８ａ、第１スルホールプラグ１７ａは、図４（Ａ）に図示されていない。一般的なスタンダードセルでは、下層の拡散層、トランジスタ、ゲート電極配線、ビット配線、容量コンタクトパッド配線等を使用して、１つの基本論理回路を構成する。その後、それぞれの基本論理回路を構成するスタンダードセル間の入力及び出力配線を、上層配線である１層配線又は２層配線等で配線する。しかしこれらは特に限定されることなく、下層のゲート配線でスタンダードセル間の入力及び出力配線とすることもできる。
【００２４】
　ここでは、図４（Ａ）に示すように、スタンダードセルの図の上側領域にＰ−ＭＯＳ、下側領域にＮ―ＭＯＳが配置されている。これらのトランジスタのゲート電極、ソース拡散層、ドレイン拡散層の構成や、セル電源配線１とセルＧＮＤ配線２の構成は図１と同様であり、入力信号配線３に関係する部分が図１と異なっている。本発明の
入力信号配線３は容量コンタクトパッド配線１６から構成され、そのため容量コンタクトプラグ１５、コンタクトプラグ１３ａを介してトランジスタのゲート電極１２に接続される
【００２５】
　また入力信号配線３の長さは長く、図２の入力信号配線３と同様な長さで、図の垂直（縦、高さ）方向に配線されている。このように、本発明のスタンダードセルは、図１と同様にセルサイズがスリムで縮小されており、かつ入力信号配線３の長さは図２と同様に長い。すなわち本発明のスタンダードセルは、セルサイズが縮小され、配線自由度が高いという図１と図２のセルの長所をともに備えている。
【００２６】
　このスタンダードセルは、１層配線からなるセル電源配線１とセルＧＮＤ配線２が図の水平方向に配置接続されている。スタンダードセル内の接続は、ビット配線１４と容量コンタクトパッド配線１６を用いて配線されている。スタンダードセルとして基本論理回路（図ではインバータ回路）を構成する。その後、この図の垂直方向に配線された
入力信号配線３は、１層配線１８ａ、第１スルホールプラグ１７ａを用いて、他のスタンダードセルからの出力配線と接続される
他のスタンダードセルからの出力配線は、
１層配線を用いて配線される
【００２７】
　図４（Ｂ）に、図４（Ａ）のＸ−Ｘ線に沿った断面図を示す。図４（Ｂ）に示すように例えば、
他のスタンダードセルからの出力が１層配線１８ａを用いて配線されているとする。この１層配線１８ａの１つが、第１スルホールプラグ１７ａを介して容量コンタクトパッド配線１６に接続される
容量コンタクトパッド配線１６は、容量コンタクトプラグ１５とコンタクトプラグ１３ａを介してトランジスタのゲート電極１２に接続されている。トランジスタのソース電極１１ａは、コンタクトプラグ１３を介して上部のビット配線１４に接続されている。ビット配線１４は、さらに第１スルホールプラグ１７を介して上部の1層配線１８から形成されたセルＧＮＤ配線２に接続されている
【００２８】
　スタンダードセルを用いた設計においては、例えば電源関係の配線を図の水平方向の１層配線とし、セル内部の論理回路は、下層の配線（例えば、ビット配線と容量コンタクトパッド配線）を用いて構成する。そして、スタンダードセル内の入出力配線は図の垂直方向に配線され、この入出力配線に対して、水平方向の１層配線、又は垂直方向の２層配線を用いて配線する。このようにスタンダードセル間を配線する配線の方向を規定している。さらにセル内の配線は上層のどの配線に主として接続されるかで、その配線方向を設定する。例えば、セルの入力信号配線は水平方向の１層配線と接続される場合が多いことから、図の垂直方向に配線し、水平方向に配線される１層配線と接続しやすくする。このように各導電層の配線の方向を決めることでコンピュータを用いた自動設計が可能となり、設計の効率化が図られる。勿論、設計者による人手設計の場合には、配線方向等を規制することなく、最小のセルサイズになるように、配線することができる。」
　図３、図４は、それぞれ以下のとおりのものである。
　したがって、上記引用文献１には、図３に示されるスタンダードセルの導電配線と、図４に示されるＣＭＯＳ構成のインバータ回路のスタンダードセルとして、次の発明（以下、「引用発明」という。）が記載されていると認められる。
「スタンダードセルの導電配線、又はＣＭＯＳ構成のインバータ回路のスタンダードセルであって、
　スタンダードセルの導電配線において、
　半導体基板に拡散層１１が形成され、半導体基板上のゲート絶縁膜を挟んでゲート電極１２が形成され、拡散層１１と、ゲート電極１２とはコンタクトプラグ１３を介してビット配線１４に接続され、
　容量コンタクトパッド配線１６に接続するためのコンタクトプラグ１３ａが、同時に拡散層１１とゲート電極１２上にも形成され、さらにコンタクトプラグ１３ａに連続して容量コンタクトプラグ１５が形成されて、容量コンタクトパッド配線１６に接続され、
　さらにビット配線１４と容量コンタクトパッド配線１６は、第１スルホールプラグ１７を介して１層配線１８に接続され、
　ビット配線１４、容量コンタクトパッド配線１６と接続される１層配線１８は、第２スルホールプラグを介してさらに上層の２層配線に接続することができ、
　スタンダードセルの導電層は下側から上側に順に、拡散層１１、ゲート電極１２、ビット配線１４、容量コンタクトパッド配線１６、１層配線１８、さらには２層配線と配置されており、上下の導電層は、プラグを介してそれぞれを接続されており、
　ＣＭＯＳ構成のインバータ回路のスタンダードセルにおいて、
　入力信号配線３は、１層配線１８ａ、第１スルホールプラグ１７ａを用いて、他のスタンダードセルからの出力配線と接続され、
　他のスタンダードセルからの出力は、１層配線１８ａを用いて配線され、この１層配線１８ａの１つが、第１スルホールプラグ１７ａを介して容量コンタクトパッド配線１６に接続され、
　容量コンタクトパッド配線１６は、容量コンタクトプラグ１５とコンタクトプラグ１３ａを介してトランジスタのゲート電極１２に接続され、
　トランジスタのソース電極１１ａは、コンタクトプラグ１３を介して上部のビット配線１４に接続されており、ビット配線１４は、さらに第１スルホールプラグ１７を介して上部の1層配線１８から形成されたセルＧＮＤ配線２に接続されている、スタンダードセルの導電配線、又はＣＭＯＳ構成のインバータ回路のスタンダードセル。」
２．引用文献２について
　当審拒絶理由（令和２年６月１０日付けの拒絶の理由）に引用された引用文献２（特開２０１２−２２２１９９号公報）の段落【０００５】−【００２４】及び図１０Ａ−図１１Ｃの記載からみて、当該引用文献２には、次の技術的事項が記載されていると認められる。
「アクティブ領域（３４ａ、３４ｂ）を横切り、Ｙ方向に延長されるゲート電極（３２ａ−３２ｄ）と、
　Ｘ方向にゲート電極（３２ａ−３２ｄ）を横切る第２Ａｌ配線（７１ａ−７１ｄ）と、
　ゲート電極（３２ａ−３２ｄ）及び第２Ａｌ配線（７１ａ−７１ｄ）の間に配置され、ゲート電極（３２ａ−３２ｄ）及び第２Ａｌ配線（７１ａ−７１ｄ）と異なる層に設けられ、Ｙ方向に延長されて平面視において第２Ａｌ配線（７１ａ−７１ｄ）及びアクティブ領域（３４ａ、３４ｂ）と重なる第１Ａｌ配線（６４ａ−６４ｄ）と、
　第１Ａｌ配線（６４ａ−６４ｄ）をアクティブ領域（３４ａ、３４ｂ）と電気的に接続するコンタクト（４１）及び第１ＴＨ（４５）と、
　第１Ａｌ配線（６４ａ−６４ｄ）と第２Ａｌ配線（７１ａ−７１ｄ）とのいずれか１つを電気的に接続する第２ＴＨ（４７）と、を含む半導体素子。」
第６　対比・判断
１．はじめに
　令和２年９月１日付けの手続補正によって、令和１年８月２２日付け手続補正により補正された請求項１−５、１７−１９（以下、令和１年８月２２日付け手続補正により補正された請求項１−１９に係る発明を、それぞれ順に、「審判請求時の請求項１−１９に係る発明」という。）は削除され、審判請求時の請求項６−１６に係る発明は、それぞれ本願発明１−１１とされた。
　つまり、本願発明１−７、９−１１は、それぞれ審判請求時の請求項６−１２、１４−１６に係る発明であり、そして、上記第３のとおり、この令和２年９月１日付けの手続補正による補正前の請求項６−１２、１４−１６に係る発明（審判請求時の請求項６−１２、１４−１６に係る発明）に対して、当審拒絶理由は通知されていない。
　一方、上記第３のとおり、審判請求時の請求項１３に係る発明に対して、当審拒絶理由が通知されたので、審判請求時の請求項１３に係る発明に対応する本願発明８について、以下において検討する。　
２．本願発明８について
（１）ア　本願発明１、５、８（それぞれ、審判請求時及び原査定時の請求項６、１０、１３に係る発明に対応する。）は、上記第４に記載のとおりであり、再掲すると以下のとおりの発明である。
「【請求項１】
　セルアレイ領域及び周辺回路領域を含む基板と、
　前記セルアレイ領域の前記基板上において第１高さに延長されるセルアレイ構造体と、
　前記周辺回路領域の前記基板上において、前記第１高さより小さい第２高さに延長される周辺ロジック構造体と、
　前記周辺ロジック構造体及び前記セルアレイ構造体の上に延長される平行な複数の配線と、
　前記周辺ロジック構造体の上部面と前記複数の配線の下部面との間に配置され、平面から見る時、前記周辺ロジック構造体の一部分及び前記複数の配線の一部分を横切るコンタクトパッドと、
　前記周辺ロジック構造体と前記コンタクトパッドとを電気的に接続する下部コンタクトプラグと、
　前記コンタクトパッドと前記複数の配線のいずれか１つとを接続する上部コンタクトプラグと、を含むことを特徴とする半導体装置。」
「【請求項５】
　前記周辺回路領域において前記基板は、活性領域を定義する素子分離膜を含み、
　前記周辺ロジック構造体は、
　前記活性領域上において第１方向に延長されるトランジスタゲート信号ラインと、
　前記トランジスタゲート信号ラインの両側の前記活性領域内に形成されたソース及びドレイン領域と、を含み、
　前記下部コンタクトプラグは、前記ソース及び
前記
ン領
１
「【請求項８】
　前記上部コンタクトプラグは、前記第１方向において、前記下部コンタクトプラグと離隔されて配置されることを特徴とする請求項
５
イ　また、当審拒絶理由が通知された、審判請求時の請求項６、１０、１３に係る発明は、以下のとおりの発明である。
「【請求項６】
　セルアレイ領域及び周辺回路領域を含む基板と、
　前記セルアレイ領域の前記基板上において第１高さに延長されるセルアレイ構造体と、
　前記周辺回路領域の前記基板上において、前記第１高さより小さい第２高さに延長される周辺ロジック構造体と、
　前記周辺ロジック構造体及び前記セルアレイ構造体の上に延長される平行な複数の配線と、
　前記周辺ロジック構造体の上部面と前記複数の配線の下部面との間に配置され、平面から見る時、前記周辺ロジック構造体の一部分及び前記複数の配線の一部分を横切るコンタクトパッドと、
　前記周辺ロジック構造体と前記コンタクトパッドとを電気的に接続する下部コンタクトプラグと、
　前記コンタクトパッドと前記複数の配線のいずれか１つとを接続する上部コンタクトプラグと、を含むことを特徴とする半導体装置。」
「【請求項１０】
　前記周辺回路領域において前記基板は、活性領域を定義する素子分離膜を含み、
　前記周辺ロジック構造体は、
　前記活性領域上において第１方向に延長されるトランジスタゲート信号ラインと、
　前記トランジスタゲート信号ラインの両側の前記活性領域内に形成されたソース及びドレイン領域と、を含み、
　前記下部コンタクトプラグは、前記ソース及びドレイン不純物領域の中のいずれか１つに接続されることを特徴とする請求項６に記載の半導体装置。」
「【請求項１３】
　前記上部コンタクトプラグは、前記第１方向において、前記下部コンタクトプラグと離隔されて配置されることを特徴とする請求項１又は１０に記載の半導体装置。」
（２）対比・判断
ア　上記１．のとおり、本願発明８は、審判請求時の請求項１３に係る発明に対応する発明であるところ、上記（１）アのとおり、本願発明８は、請求項５（審判請求時の請求項１０に対応する。）のみを引用しており、上記（１）イのとおり、審判請求時の請求項１３に係る発明は、「請求項１又は１０」を引用していた。
　そして、上記１．のとおり、審判請求時の請求項１０に係る発明に対しては、当審拒絶理由は通知されていない。
　したがって、本願発明８は、直接的又は間接的に請求項１と請求項５を引用するものであるところ、当該請求項１に係る発明（本願発明１）と請求項５に係る発明（本願発明５）は、それぞれ審判請求時の請求項６に係る発明と請求項１０に係る発明に対応する発明である。
　よって、本願発明８は、実質的に、当審拒絶理由が通知されていない、審判請求時の請求項６と請求項１０のみを引用するものとなっており、本願発明８に対しては、実質的に、当審拒絶理由は通知されていないといえる。　
イ　上記のとおり、本願発明８に対して、実質的に、当審拒絶理由は通知されていないといえるが、念のため、本願発明８と引用発明とを対比・判断する。
　引用発明の「１層配線１８、１８ａ」、「ビット配線１４及び容量コンタクトパッド配線１６」、「コンタクトプラグ１３、１３ａ及び容量コンタクトプラグ１５」、「第１スルホールプラグ１７、１７ａ」は、それぞれ本願発明１の「配線」、「コンタクトパッド」、「下部コンタクトプラグ」、「上部コンタクトプラグ」に相当する。
　したがって、本願発明８と引用発明との間には、少なくとも、以下の相違点があるといえる。
＜相違点＞
＜相違点１＞
　本願発明８は、「セルアレイ領域及び周辺回路領域を含む基板と、前記セルアレイ領域の前記基板上において第１高さに延長されるセルアレイ構造体と、前記周辺回路領域の前記基板上において、前記第１高さより小さい第２高さに延長される周辺ロジック構造体」を含むという構成を備えるのに対し、引用発明はそのような構成を備えていない点。
（２）相違点についての判断
　事案に鑑み、上記相違点１について、まず検討すると、相違点１に係る本願発明８の上記構成は、上記引用文献１、２には記載されておらず、本願優先日前において周知技術であるともいえない。
　したがって、他の相違点について判断するまでもなく、本願発明８は、当業者であっても引用発明、引用文献２に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
３．本願発明１−７、９−１１について
　上記１．のとおり、本願発明１−７、９−１１に対して、当審拒絶理由は通知されておらず、また、上記２．で判断したとおり、本願発明８に対して、実質的に、当審拒絶理由は通知されておらず、また、念のため、本願発明８と引用発明とを対比・判断しても、本願発明８は、当業者であっても引用発明、引用文献２に記載された技術的事項に基づいて容易に発明できたものであるとはいえないものであるところ、本願発明１−７、９−１１も、本願発明８の「セルアレイ領域及び周辺回路領域を含む基板と、前記セルアレイ領域の前記基板上において第１高さに延長されるセルアレイ構造体と、前記周辺回路領域の前記基板上において、前記第１高さより小さい第２高さに延長される周辺ロジック構造体」を含むと同一の構成を備えるものであるから、本願発明１−７、９−１１は、本願発明８と同じ理由により、当業者であっても、引用発明、引用文献２に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第７　原査定についての判断
　上記第２のとおり、原査定は、請求項１−５、１３、１７−１９に係る発明についてされた。
　しかしながら、令和２年９月１日付けの手続補正（審判請求時の補正）により、原査定時の請求項１−５、１７−１９は削除され、請求項６−１６は、それぞれ補正後の請求項１−１１とされた。
　また、当該補正により、原査定時の請求項１３（補正後の請求項８）は、引用する請求項「請求項１又は１０」が「請求項５」（補正前の請求項１０）とされた。
　したがって、本願発明８は、相違点１に係る本願発明８の構成を有するものに限定されたため、原査定を維持することはできない。
第８　むすび
　以上のとおり、原査定の理由によって、本願を拒絶することはできない。
　他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。