(57)【要約】本発明は、不揮発性メモリセル（１２）を有するメモリセルアレイ（１０）と、メモリセルを構成するトランジスタのソース・ドレインと第１電源と接続するＤＡＴＡＢとを接続または非接続するための第１選択回路（２０）と、ソース・ドレインと第２電源と接続するＡＲＶＳＳとを接続または非接続するための第２選択回路（３０）と、を有し、第１選択回路と第２選択回路はメモリセルアレイを挟み反対側に設けられている半導体装置およびその制御方法である。
2007069322.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルを有するメモリセルアレイと、
前記メモリセルを構成するトランジスタのソース・ドレインと第１電源とを接続または非接続するための第１選択回路と、
前記ソース・ドレインと第２電源とを接続または非接続するための第２選択回路と、を具備し、
前記第１選択回路と前記第２選択回路とは前記メモリセルアレイを挟み反対側に設けられている半導体装置。
【請求項２】
前記ソース・ドレインと前記第１電源とを接続または非接続とするかを示す第１選択情報を記憶し、前記第１選択回路と接続する第１記憶部と、
前記ソース・ドレインと前記第２電源とを接続または非接続とするかを示す第２選択情報を記憶し、前記第２選択回路と接続する第２記憶部と、を具備する請求項１記載の半導体装置。
【請求項３】
前記第１選択情報は、対応する前記メモリセルにプログラムするまたはプログラムしないかを示す情報である請求項２記載の半導体装置。
【請求項４】
前記第２選択情報は前記第１選択情報と同じ情報であり、前記第１選択情報が対応する前記メモリセルにプログラムしないことを示す情報の場合、前記第２選択回路は前記ソース・ドレインと前記第２電源とを非接続とする請求項３記載の半導体装置。
【請求項５】
前記第１記憶部と前記第２記憶部とは、前記メモリセルアレイに対し、それぞれ前記第１選択回路と前記第２選択回路と同じ側に設けられている請求項２記載の半導体装置。
【請求項６】
前記ソース・ドレイン、前記第１選択回路および前記第２選択回路と接続するビットラインと、
前記第１記憶部に記憶された前記第１選択情報を前記ビットラインを経由し前記第２記憶部に前記第２選択情報として転送する制御回路と、を具備する請求項５記載の半導体装置。
【請求項７】
前記制御回路は、前記第１選択回路および前記第２選択回路に、それぞれ前記第１記憶部および前記第２記憶部と前記ビットラインとを接続させ、前記第１選択情報を前記第１記憶部から前記第２記憶部に転送する請求項６記載の半導体装置。
【請求項８】
前記制御回路は、前記第１選択情報に応じて前記メモリセルの１つである第１メモリセルにデータをプログラムする際に、前記第１選択回路に前記第１メモリセルに接続するビットラインである第２ビットラインを選択させ、前記第２選択回路に前記第１メモリセルに接続する他のビットラインである第１ビットラインを選択させ、
その後、前記第１選択回路に前記第２ビットラインを選択させた状態で、前記第２選択回路に前記第２ビットラインを選択させ、前記第１選択情報を前記第１記憶部から前記第２記憶部に転送し、
その後、前記第１選択情報に応じて前記第２ビットラインに接続する他のメモリセルである第２メモリセルにデータをプログラムする際に、前記第２選択回路に前記第２ビットラインを選択させた状態で、前記第１選択回路に前記第２メモリセルに接続する他のビットラインである第３ビットラインを選択させる請求項７記載の半導体装置。
【請求項９】
前記制御回路は、前記第１選択情報に応じて前記メモリセルの１つである第１メモリセルにデータをプログラムする際に、前記第１選択回路に前記第１メモリセルに接続するビットラインである第1ビットラインを選択させ、前記第２選択回路に前記第１メモリセルに接続する他のビットラインである第２ビットラインを選択させ、
その後、前記第２選択回路に前記第２ビットラインを選択させた状態で、前記第１選択回路に前記第２ビットラインを選択させ、前記第１選択情報を前記第１記憶部から前記第２記憶部に転送し、
その後、前記第１選択情報に応じて前記第２ビットラインに接続する他のメモリセルである第２メモリセルにデータをプログラムする際に、前記第１選択回路に前記第２ビットラインを選択させた状態で、前記第２選択回路に前記第２メモリセルに接続する他のビットラインである第３ビットラインを選択させる請求項７記載の半導体装置。
【請求項１０】
前記第１電源および前記第２電源は、それぞれデータをプログラムするための電圧を前記メモリセルに印加する請求項１から９のいずれか一項記載の半導体装置。
【請求項１１】
不揮発性メモリセルを有するメモリセルアレイと、前記メモリセルを構成するトランジスタのソース・ドレインに接続するビットラインに電圧を印加するための第１電源および第２電源と、前記ビットラインと前記第１電源とを接続または非接続とするかを示す第１選択情報を記憶する第１記憶部と、前記ビットラインと前記第２電源とを接続または非接続とするかを示す第２選択情報を記憶する第２記憶部と、を具備する半導体装置の制御方法において、
前記第１記憶部および前記第２記憶部と前記ビットラインとを接続させるステップと、
前記ビットラインを介し前記第１選択情報を前記第１記憶部から前記第２記憶部に転送するステップを有する半導体装置の制御方法。
【請求項１２】
不揮発性メモリセルを有するメモリセルアレイと、
前記メモリセルを構成するトランジスタのソース・ドレインに接続するビットラインと、
前記メモリセルアレイに含まれ、互いに物理的に分離され、互いに異なる前記ビットラインを有する第１領域および第２領域と、
前記第１領域に含まれる前記メモリセルと前記第２領域に含まれる前記メモリセルに交互にデータをプログラムする制御回路と、を具備する半導体装置。
【請求項１３】
前記制御回路は、次にデータをプログラムするメモリセルのビットラインをプリチャージする請求項１２記載の半導体装置。
【請求項１４】
前記制御回路は、前記第１領域または前記第２領域に含まれる複数のメモリセルを同時にプログラミングする請求項１２または１３記載の半導体装置。
【請求項１５】
前記トランジスタのゲートに接続するワードラインを具備し、
同時にプログラミングされる前記複数のメモリセルは同一の前記ワードラインに接続されている請求項１４記載の半導体装置。
【請求項１６】
不揮発性メモリセルを有するメモリセルアレイと、前記メモリセルを構成するトランジスタのソース・ドレインに接続するビットラインと、前記メモリセルアレイに含まれ、互いに物理的に分離され、互いに異なる前記ビットラインを有する第１領域および第２領域と、を具備する半導体装置の制御方法において、
前記第１領域に含まれる第１メモリセルにデータをプログラムするステップと、
前記第２領域に含まれる第２メモリセルにデータをプログラムするステップと、を有し、
前記第１メモリセルにデータをプログラムするステップと、前記第２メモリセルにデータをプログラムするステップは、交互に行われる半導体装置の制御方法。
【請求項１７】
不揮発性メモリセルを有するメモリセルアレイと、
前記メモリセルを構成するトランジスタのソース・ドレインに接続するビットラインと、
前記トランジスタのゲートに接続するワードラインと、
前記メモリセルアレイに含まれ、同一の前記ワードラインに接続し同時にデータが読み出されるメモリセルを有する複数の分割領域と、
各分割領域に含まれ、同一の前記ワードラインに接続し同時にデータがプログラムされるメモリセルを有する複数のサブ分割領域と、
各セルブッロック内のメモリセルは物理的に隣接して配置され、各セルブロックは各分割領域内に含まれる少なくとも１ビットを有する複数のセルブロックと、
前記分割領域内の隣接するメモリセルに接続するビットラインを互いに接続する接続回路と、を具備する半導体装置。
【請求項１８】
データがプログラムされるべき前記メモリセルである第１メモリセルに接続する前記ビットラインである第１ビットラインは、前記第１メモリセルに前記データがプログラムされる前にプリチャージされ、
前記接続回路は、前記第１ビットラインがプリチャージされる際、前記第１ビットラインと前記第１メモリセルと前記分割領域内の隣接するメモリセルである第２メモリセルの接続する前記ビットラインである第２ビットラインとを接続する請求項１７記載の半導体装置。
【請求項１９】
前記第１メモリセルにデータがプログラムされる際は、前記接続回路は前記第１ビットラインと前記第２ビットラインとを非接続とする請求項１8記載の半導体装置。
【請求項２０】
前記接続回路は、
前記第１ビットラインと接続する第１接続線と前記第２ビットラインと接続する第２接続線とに接続する選択トランジスタと、
各セルブロック内の複数のメモリセルに接続するビットラインから１本のビットラインを選択し前記第１接続線または前記第２接続線に接続する選択回路と、
を有する請求項１７から１９のいずれか一項記載の半導体装置。
【請求項２１】
不揮発性メモリセルを有するメモリセルアレイと、前記メモリセルを構成するトランジスタのソース・ドレインに接続するビットラインと、前記トランジスタのゲートに接続するワードラインと、前記メモリセルアレイに含まれ、同一の前記ワードラインに接続し同時にデータが読み出されるメモリセルを有する複数の分割領域と、各分割領域に含まれ、同一の前記ワードラインに接続し同時にデータがプログラムされるメモリセルを有する複数のサブ分割領域と、各セルブッロック内のメモリセルは物理的に隣接して配置され、各セルブロックは各分割領域内に含まれる少なくとも１ビットを有する複数のセルブロックと、を具備する半導体装置の制御方法において、
データがプログラムされるべき前記メモリセルである第１メモリセルに接続する前記ビットラインである前記第１ビットラインと前記第１メモリセルと前記分割領域内の隣接するメモリセルである第２メモリセルの接続する前記ビットラインである前記第２ビットラインとを接続するステップと、
前記第１ビットラインおよび第２ビットラインをプリチャージするステップと、
前記第１メモリセルに前記データをプログラムするステップと、を有する半導体装置の制御方法。
【請求項２２】
前記データをプログラムするステップの前に、前記第１ビットラインと前記第２ビットラインとを非接続とするステップを有する請求項２１記載の半導体装置の制御方法。
【請求項２３】
前記不揮発性メモリセルは仮想接地型メモリセルである請求項１から１０、１２から１５並びに１７から２０のいずれか一項記載の半導体装置。
【請求項２４】
前記不揮発性メモリセルは仮想接地型モモリセルである請求項１１、１６、２１および２２のいずれか一項記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその制御方法に関し、特に不揮発性メモリセルを有する半導体装置およびその制御方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが携帯電話端末やデジタルカメラ等多くの電子機器に広く利用されている。不揮発性メモリの１つとして、特許文献１には、ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型フラッシュメモリであり、ソースとドレインを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリが開示されている。【０００３】
このフラッシュメモリにおいては、ビットラインはソースとドレインを兼ねており、半導体基板に埋め込まれた拡散層で形成されている。ワードラインはコントロールゲートを兼ねている。メモリセルへのデータのプログラムは、メモリセルを構成するトランジスタのドレインとコントロールゲートに高電圧を印加し、ホットエレクトロンを電荷蓄積層であるトラップ層に注入することにより行う。ソースとドレインを入れ替えてプログラムを行うことにより、１つのメモリセルに２ビットを記憶させることができる。電荷蓄積層に電子が注入され捕獲されると、メモリセルを構成するトランジスタの閾値電圧が大きくなる。メモリセルからのデータの読み出しは、トランジスタのゲートに所定の電圧を印加し、ソースとドレインとの間に流れる電流を検知することにより行う。【０００４】
フラッシュメモリの１つであるＮＡＮＤ型フラッシュメモリは、ページ単位（例えば２ｋｂｙｔｅ）でプログラムと読み出しを一括して行う。そのため、ページデータを保持するページバッファを有しており、ページバッファからメモリセルアレイにページデータを一括して書き込む。また、メモリセルアレイからページバッファにページデータを一括して読み出す。ＮＡＮＤ型フラッシュメモリは、フローティングゲートを電荷蓄積層とするメモリセルが一般的である。メモリセルのプログラムは、フローティングゲート上のコントロールゲートと基板間に高電位を生成してＦＮトンネル現象により行う。このため、一度に１ページ分の多数のデータを書き込むことができる。【０００５】
また、特許文献２には、フラッシュメモリにおいて、メモリセルにデータを書き込む前に、データのプログラムの際電圧を印加するビットラインをプリチャージする技術が開示されている。
【特許文献１】米国特許第６０１１７２５号明細書
【特許文献２】特開平１１−２７３３８８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
仮想接地型メモリセルを有するフラッシュメモリにおいて、メモリセルへのデータのプログラム、読み出しおよび消去の際、メモリセルに加わる電圧を一定に保つこと、メモリセル間のリーク電流を抑制すること、またはメモリセル間に接続するビットラインのプリチャージを高速で行うことが求められている。【０００７】
本発明は、上記課題に鑑み、不揮発性メモリセルを有するフラッシュメモリにおいて、メモリセルへのデータのプログラム、読み出しおよび消去の際、メモリセルに加わる電圧を一定に保つこと、メモリセル間のリーク電流を抑制すること、またはメモリセル間に接続するビットラインのプリチャージを高速で行うことが可能な半導体装置およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、不揮発性メモリセルを有するメモリセルアレイと、前記メモリセルを構成するトランジスタのソース・ドレインと第１電源とを接続または非接続するための第１選択回路と、前記ソース・ドレインと第２電源とを接続または非接続するための第２選択回路と、を具備し、前記第１選択回路と前記第２選択回路とは前記メモリセルアレイを挟み反対側に設けられている半導体装置である。本発明によれば、第１電源から第２電源までの経路の長さを、メモリセルの位置によらず、ほぼ一定にすることができる。よって、メモリセルの位置による経路の抵抗による電圧降下の差を一定にできる。これにより、メモリセルに加わる電圧を一定に保つことができる。【０００９】
上記構成において、前記ソース・ドレインと第１電源とを接続または非接続とするかを示す第１選択情報を記憶し、前記第１選択回路と接続する第１記憶部と、前記ソース・ドレインと第２電源とを接続または非接続とするかを示す第２選択情報を記憶し、前記第２選択回路と接続する第２記憶部と、を具備する構成とすることができる。この構成によれば、第１選択回路および第２選択回路はそれぞれ第１記憶部および第２記憶部に記憶されたそれぞれ第１選択情報および第２選択情報に基づき、メモリセルとそれぞれ第１電源および第２電源とを接続することができる。【００１０】
上記構成において、前記第１選択情報は、対応する前記メモリセルにプログラムするまたはプログラムしないかを示す情報である構成とすることができる。また、上記構成において、前記第２選択情報は前記第１選択情報と同じ情報であり、前記第１選択情報が対応する前記メモリセルにプログラムしないことを示す情報の場合、前記第２選択回路は前記ソース・ドレインと前記第２電源とを非接続とする構成とすることができる。【００１１】
上記構成において、前記第１記憶部と前記第２記憶部とは、前記メモリセルアレイに対し、それぞれ前記第１選択回路と前記第２選択回路と同じ側に設けられている構成とすることができる。この構成によれば、第１記憶部および第２記憶部から、それぞれ第１選択回路および第２選択回路に第１選択情報および第２選択情報を容易に転送することができる。【００１２】
上記構成において、前記ソース・ドレイン、前記第１選択回路および前記第２選択回路と接続するビットラインと、前記第１記憶部に記憶された前記第１選択情報を前記ビットラインを経由し前記第２記憶部に前記第２選択情報として転送する制御回路と、を具備する構成とすることができる。この構成によれば、第１記憶部から第２記憶部に転送するための新たな配線が必要でなく、回路面積を縮小することができる。【００１３】
上記構成において、前記制御回路は、前記第１選択回路および前記第２選択回路に、それぞれ前記第１記憶部および前記第２記憶部と前記ビットラインとを接続させ、前記第１選択情報を前記第１記憶部から前記第２記憶部に転送する構成とすることができる。この構成によれば、第１記憶部と第２記憶部とがビットラインを経由し接続し、容易に第１選択情報を第１記憶部から第２記憶部に転送する構成とすることができる。【００１４】
上記構成において、前記制御回路は、前記第１選択情報に応じて前記メモリセルの１つである第１メモリセルにデータをプログラムする際に、前記第１選択回路に前記第１メモリセルに接続するビットラインである第２ビットラインを選択させ、前記第２選択回路に前記第１メモリセルに接続する他のビットラインである第１ビットラインを選択させ、その後、前記第１選択回路に前記第２ビットラインを選択させた状態で、前記第２選択回路に前記第２ビットラインを選択させ、前記第１選択情報を前記第１記憶部から前記第２記憶部に転送し、その後、前記第１選択情報に応じて前記第２ビットラインに接続する他のメモリセルである第２メモリセルにデータをプログラムする際に、前記第２選択回路に前記第２ビットラインを選択させた状態で、前記第１選択回路に前記第２メモリセルに接続する他のビットラインである第３ビットラインを選択させる構成とすることができる。この構成によれば、第１選択情報を転送するためのビットラインを新たに選択する必要がなく、ビットラインを選択する時間を縮小することができる。【００１５】
上記構成において、前記制御回路は、前記第１選択情報に応じて前記メモリセルの１つである第１メモリセルにデータをプログラムする際に、前記第１選択回路に前記第１メモリセルに接続するビットラインである第1ビットラインを選択させ、前記第２選択回路に前記第１メモリセルに接続する他のビットラインである第２ビットラインを選択させ、その後、前記第２選択回路に前記第２ビットラインを選択させた状態で、前記第１選択回路に前記第２ビットラインを選択させ、前記第１選択情報を前記第１記憶部から前記第２記憶部に転送し、その後、前記第１選択情報に応じて前記第２ビットラインに接続する他のメモリセルである第２メモリセルにデータをプログラムする際に、前記第１選択回路に前記第２ビットラインを選択させた状態で、前記第２選択回路に前記第２メモリセルに接続する他のビットラインである第３ビットラインを選択させる構成とすることができる。この構成によれば、第１選択情報を転送するためのビットラインを新たに選択する必要がなく、ビットラインを選択する時間を縮小することができる。【００１６】
上記構成において、前記第１電源および前記第２電源は、それぞれ前記データをプログラムするための電圧を前記メモリセルに印加する構成とすることができる。この構成によれば、メモリセルに高電圧が印加されるデータをプログラムする際に本発明を適用することにより、よりその効果を発揮することができる。【００１７】
本発明は、不揮発性メモリセルを有するメモリセルアレイと、前記メモリセルを構成するトランジスタのソース・ドレインに接続するビットラインに電圧を印加するための第１電源および第２電源と、前記ビットラインと前記第１電源とを接続または非接続とするかを示す第１選択情報を記憶する第１記憶部と、前記ビットラインと前記第２電源とを接続または非接続とするかを示す第２選択情報を記憶する第２記憶部と、を具備する半導体装置の制御方法において、前記第１記憶部および前記第２記憶部と前記ビットラインとを接続させるステップと、前記ビットラインを介し前記第１選択情報を前記第１記憶部から前記第２記憶部に転送するステップを有する半導体装置の制御方法である。本発明によれば、メモリセルに加わる電圧を一定することができ、かつメモリセル間のリーク電流を抑制することができる。さらに、第１記憶部から第２記憶部に第１選択情報を転送するための新たな配線を設ける必要がなく、回路面積を縮小させることができる。【００１８】
本発明は、不揮発性メモリセルを有するメモリセルアレイと、前記メモリセルを構成するトランジスタのソース・ドレインに接続するビットラインと、前記メモリセルアレイに含まれ、互いに物理的に分離され、互いに異なる前記ビットラインを有する第１領域および第２領域と、前記第１領域に含まれる前記メモリセルと前記第２領域に含まれる前記メモリセルに交互にデータをプログラムする制御回路と、を具備する半導体装置である。本発明によれば、近くのメモリセル間に電圧が印加されることがなく、メモリセルに接続するビットライン間のリーク電流を抑制することができる。【００１９】
上記構成において、前記制御回路は、次にデータをプログラムするメモリセルのビットラインをプリチャージする構成とすることができる。この構成によれば、プリチャージされるビットラインとプログラムされるメモリセルに接続するビットライン間のリーク電流を抑制することができる。【００２０】
上記構成において、前記制御回路は、前記第１領域または前記第２領域に含まれる複数のメモリセルを同時にプログラミングする構成とすることができる。また、上記構成において、前記トランジスタのゲートに接続するワードラインを具備し、同時にプログラミングされる前記複数のメモリセルは同一の前記ワードラインに接続されている構成とすることができる。【００２１】
本発明は、不揮発性メモリセルを有するメモリセルアレイと、前記メモリセルを構成するトランジスタのソース・ドレインに接続するビットラインと、前記メモリセルアレイに含まれ、互いに物理的に分離され、互いに異なる前記ビットラインを有する第１領域および第２領域と、を具備する半導体装置の制御方法において、前記第１領域に含まれる第１メモリセルにデータをプログラムするステップと、前記第２領域に含まれる第２メモリセルにデータをプログラムするステップと、を有し、前記第１メモリセルにデータをプログラムするステップと、前記第２メモリセルにデータをプログラムするステップは、交互に行われる半導体装置の制御方法である。本発明によれば、近くのメモリセル間に電圧が印加されることがなく、メモリセルに接続するビットライン間のリーク電流を抑制することができる。【００２２】
本発明は、不揮発性メモリセルを有するメモリセルアレイと、前記メモリセルを構成するトランジスタのソース・ドレインに接続するビットラインと、前記トランジスタのゲートに接続するワードラインと、前記メモリセルアレイに含まれ、同一の前記ワードラインに接続し同時にデータが読み出されるメモリセルを有する複数の分割領域と、各分割領域に含まれ、同一の前記ワードラインに接続し同時にデータがプログラムされるメモリセルを有する複数のサブ分割領域と、各セルブッロック内のメモリセルは物理的に隣接して配置され、各セルブロックは各分割領域内に含まれる少なくとも１ビットを有する複数のセルブロックと、前記分割領域内の隣接するメモリセルに接続するビットラインを互いに接続する接続回路と、を具備する半導体装置である。本発明によれば、分割領域内の隣接するメモリセルに接続するビットラインを接続または非接続することができる。【００２３】
上記構成において、データがプログラムされるべき前記メモリセルである第１メモリセルに接続する前記ビットラインである第１ビットラインは、前記第１メモリセルに前記データがプログラムされる前にプリチャージされ、前記接続回路は、前記第１ビットラインがプリチャージされる際、前記第１ビットラインと前記第１メモリセルと前記分割領域内の隣接するメモリセルである第２メモリセルの接続する前記ビットラインである第２ビットラインとを接続する構成とすることができる。この構成によれば、データをプログラムするメモリセルに接続する第１ビットラインを高速に昇圧することができる。【００２４】
上記構成において、前記第１メモリセルにデータがプログラムされる際は、前記接続回路は前記第１ビットラインと前記第２ビットラインとを非接続とする構成とすることができる。この構成によれば、第１メモリセルにデータをプログラムする際は、第２メモリセルには電圧が印加されず、第１ビットラインと第２ビットライン間にリーク電流が流れることを抑制することができる。【００２５】
上記構成において、前記接続回路は、前記第１ビットラインと接続する第１接続線と前記第２ビットラインと接続する第２接続線とに接続する選択トランジスタと、各セルブロック内の複数のメモリセルに接続するビットラインから１本のビットラインを選択し前記第１接続線または前記第２接続線に接続する選択回路と、を有する構成とすることができる。【００２６】
本発明は、不揮発性メモリセルを有するメモリセルアレイと、前記メモリセルを構成するトランジスタのソース・ドレインに接続するビットラインと、前記トランジスタのゲートに接続するワードラインと、前記メモリセルアレイに含まれ、同一の前記ワードラインに接続し同時にデータが読み出されるメモリセルを有する複数の分割領域と、各分割領域に含まれ、同一の前記ワードラインに接続し同時にデータがプログラムされるメモリセルを有する複数のサブ分割領域と、各セルブッロック内のメモリセルは物理的に隣接して配置され、各セルブロックは各分割領域内に含まれる少なくとも１ビットを有する複数のセルブロックと、を具備する半導体装置の制御方法において、データがプログラムされるべき前記メモリセルである第１メモリセルに接続する前記ビットラインである前記第１ビットラインと前記第１メモリセルと前記分割領域内の隣接するメモリセルである第２メモリセルの接続する前記ビットラインである第２ビットラインとを接続するステップと、前記第１ビットラインおよび前記第２ビットラインをプリチャージするステップと、前記第１メモリセルに前記データをプログラムするステップと、を有する半導体装置の制御方法である。本発明によれば、データをプログラムするメモリセルに接続する第１ビットラインを高速に昇圧することができる。【００２７】
上記構成において、前記データをプログラムするステップの前に、前記第１ビットラインと前記第２ビットラインとを非接続とするステップを有する構成とすることができる。この構成によれば、第１メモリセルにデータをプログラムする際は、第２メモリセルには電圧が印加されず、第１ビットラインと第２ビットラインとの間にリーク電流が流れることを抑制することができる。【００２８】
上記構成において、前記不揮発性メモリセルは仮想接地型メモリセルである構成とすることができる。この構成によれば、ビットラインを拡散層で形成されており、ビットライン間のリーク電流が流れやすい仮想接地型メモリセルに本発明を適用することによりその効果を発揮する。
【発明の効果】
【００２９】
本発明によれば、不揮発性メモリセルを有するフラッシュメモリにおいて、メモリセルへのデータのプログラム、読み出しおよび消去の際、メモリセルに加わる電圧を一定に保つこと、メモリセル間のリーク電流を抑制すること、またはメモリセル間に接続するビットラインのプリチャージを高速で行うことが可能な半導体装置およびその制御方法を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】図１は実施例１に係るフラッシュメモリのメモリセルアレイ周辺のブロック図である。
【図２】図２はメモリセルアレイとドレイン選択回路およびソース選択回路の構成模式図である。
【図３】図３（ａ）は比較例のデータをプログラムする際の電流の流れを、図３（ｂ）は実施例１の電流の流れを示す図である。
【図４】図４は１ページ分のメモリセルの構成を説明するための図である。
【図５】図５はメモリセルにデータを書き込む際の回路図である。
【図６】図６はソースラッチ回路周辺の回路図である。
【図７】図７はメモリセルアレイにデータをプログラムする際のフローチャートである。
【図８】図８は各セルブロックにプログラムする信号のタイミングチャートである。
【図９】図９は分割データをメモリセルアレイ内の分割領域にプログラムする際の動作を説明するための図（その１）である。
【図１０】図１０は分割データをメモリセルアレイ内の分割領域にプログラムする際の動作を説明するための図（その２）である。
【図１１】図１１は分割データをメモリセルアレイ内の分割領域にプログラムする際の動作を説明するための図（その３）である。
【図１２】図１２は比較例の課題を説明するための図である。
【図１３】図１３は実施例２のメモリセルアレイの構成図である。
【図１４】図１４は実施例３の１ページ分のメモリセルの構成を説明するための図である。
【図１５】図１５は分割データをメモリセルアレイ内の分割領域にプログラムする際の動作を説明するための図である。
【図１６】図１６は実施例４のメモリセルアレイの構成図である。
【図１７】図１７は分割データをメモリセルアレイ内の分割領域にプログラムする際の動作を説明するための図である。
【発明を実施するための最良の形態】
【００３１】
以下、図面を用い本発明に係る実施例について説明する。
【実施例１】
【００３２】
実施例１は、仮想接地型フラッシュメモリの例である。仮想接地型フラッシュメモリのメモリセルアレイ構成はＮＯＲ型フラッシュメモリの一種であるが、実施例１はＮＡＮＤ型のインターフェース機能を有しており、１ページ（２ｋｂｙｔｅ）単位でデータを外部の回路に入出力することができる。図１は実施例１に係るフラッシュメモリのメモリセルアレイ周辺のブロック図である。メモリセルアレイ１０はマトリックス状に配置された複数の不揮発性仮想接地型メモリセル１２を有している。メモリセル１２を構成するトランジスタのソース・ドレインがビットラインＢＬに接続し、ゲートがワードラインＷＬに接続する。メモリセル１２は絶縁膜の電荷蓄積層を有しており、そのソース・ドレイン側の領域にそれぞれ１ビット、計２ｂｉｔのデータが記憶できる。同じワードラインＷＬに接続されたメモリセルは約４０００個あり、ワードラインＷＬ２本分のメモリセル約８０００個に相当するデータ約１６０００ｂｉｔすなわち約２ｋｂｙｔｅが１ページ分のデータである。なお、以下、メモリセル１２を構成するトランジスタはソースおよびドレインが入れ替え可能なため、ソースおよびドレインをソース・ドレインと言うが、ドレインとして機能するソース・ドレインはドレイン、ソースとして機能するソース・ドレインはソースと言う。また、メモリセル１２を構成するトランジスタのソース・ドレインを単に、メモリセル１２のソース・ドレインと言うこともある。【００３３】
ビットラインＢＬは、ドレイン選択回路２０とソース選択回路３０とに接続し、ドレイン選択回路２０は、メモリセル１２のデータのプログラム、読み出し、消去の際にビットラインＢＬとドレインに印加すべき電源とを接続または非接続する。また、ソース選択回路３０はビットラインＢＬとソースに印加すべき電源（ここではグランド）とを接続または非接続する。Ｘデコーダ６０はワードラインＷＬと接続される。メモリセル１２のデータのプログラム、読み出し、消去の際は、制御回路１８の指示により、ドレイン選択回路２０、ソース選択回路３０およびＸデコーダ６０がプログラム、読み出し、消去するメモリセル１２を選択する。そして、制御回路６８の指示で高電圧を発生する高電圧発生回路６６より、Ｘデコーダ６０、ＷＲＳ／Ａブロック４０を介し、メモリセル１２のゲートおよびドレインに電圧が印加される。また、ソースが接地される。これにより、メモリセル１２のプログラム、読み出し、消去が行われる。【００３４】
ＷＲＳ／Ａブロック４０はメモリセル１２からデータを読み出す際のセンスアンプおよびメモリセル１２にデータをプログラムする（書き込む）際にデータを保持するＷＲラッチ回路を有する。ＷＲラッチ回路にはデータ線ＤＡＴＡＢが接続される。ソースラッチ回路５０はメモリセル１２にデータをプログラムする際に、データを一時的に保持する。【００３５】
メモリセル１２からデータを読み出す際は、１ページのデータのうち５１２ｂｉｔ分のメモリセル１２がドレイン選択回路２０およびソース選択回路３０により選択される。５１２ｂｉｔ分のデータがＷＲＳ／Ａブロック４０を介しＳＲＡＭアレイ６２に記憶される。以下、５１２ｂｉｔ分のデータを分割データ、１ページのうち５１２ｂｉｔのデータに分割された領域を分割領域と言う。なお、分割領域および分割データ内には５１２ｂｉｔ以外にレファレンスセル用のｂｉｔや管理用のスペアデータのｂｉｔもあるが、簡単のため省略して説明する。３２個の分割データがＳＲＡＭアレイ６２に記憶され、ＳＲＡＭアレイ６２よりＩ／Ｏ回路６４を介し外部に１ページのデータが出力される。【００３６】
メモリセル１２にデータをプログラムする際は、外部よりＩ／Ｏ回路６４を介しＳＲＡＭアレイ６２に１ページ分（２ｋＢｙｔｅ）のデータが記憶される。１ページのデータのうち５１２ｂｉｔの分割データはＤＡＴＡＢを介しＷＲＳ／Ａブロック４０内のＷＲラッチ回路に記憶される。そして、ＷＲＳ／Ａブロック４０から１２８ｂｉｔ分のデータが、ドレイン選択回路２０およびソース選択回路３０によりメモリセルアレイ１０内の選択されたメモリセルに同時にプログラムされる。これを４回行い、５１２ｂｉｔの分割データを分割領域にプログラムする。このような分割データのプログラムを３２回行うことにより、ＳＲＡＭアレイ６２内の１ページ分のデータがメモリセルアレイ１０にプログラムされる。以下、１２８ｂｉｔ分のデータをサブ分割データ、分割領域のうち１２８ｂｉｔのデータに分割された領域をサブ分割領域と言う。なお、１ページ、分割データ、サブ分割データの大きさは任意に設定可能であり、例示した大きさに限られるものではない。【００３７】
このように、実施例１において、１２８ｂｉｔのサブ分割データ毎にデータをメモリセルアレイ１０にプログラムするのは以下の理由による。一般的なＮＡＮＤ型フラシュメモリにおいては、データの書き込みはＦＮトンネル現象を用いるため、小さい電流でデータをメモリセルにプログラムすることができる。一方、実施例１のような仮想接地型メモリセルへのデータの書き込みは、ホットエレクトロン現象を用いるため、データのメモリセルへの書き込みに大きな電流が必要となる。そのため、同時にメモリセルにデータが書き込める大きさは例えば１２８ｂｉｔと制限される。【００３８】
次に、実施例１に係るフラッシュメモリのドレイン選択回路２０およびソース選択回路３０の役割について図２を用い説明する。メモリセルアレイ１０は複数のセクタ１６を有している。セクタ１６には５１２本のワードラインＷＬと４０００本のビットラインＢＬが配置される。すなわち１つのセクタ１６で約４Ｍｂｉｔ分の記憶容量を有する。ここでは簡単のため１つのメモリセル１２で説明する。メモリセル１２の２つのソース・ドレインにはそれぞれ拡散層で形成されたビットラインＢＬ１、ＢＬ２が接続する。ＢＬ１、ＢＬ２はセクタ選択回路１４のスイッチ１４１、１４２によりメインビットラインＭＢＬ１、ＭＢＬ２に接続される。このように、セクタ選択回路１４は複数のセクタ１６から１つのセクタを選択し、メインビットラインＭＢＬにセクタ１６のビットラインＢＬを選択する機能を有する。【００３９】
図２のメモリセルアレイ１０の下側にはドレイン選択回路２０およびＷＲＳ／Ａブロック４０が、メモリセルアレイ１０を挟み反対側にはソース選択回路３０およびソースラッチ回路５０が配置されている。ＤＡＴＡＢはＷＲＳ／Ａブロック４０に接続され、ＷＲＳ／Ａブロック４０はドレイン選択回路２０のスイッチ２０１、２０３を介してＭＢＬ１、ＭＢＬ２に接続される。また、ＭＢＬ１、ＭＢＬ２はソース選択回路３０のスイッチ３０１、３０３を介してソースラッチ回路５０に接続され、さらにソースラッチ回路５０内のスイッチ４００を介してグランド線ＡＲＶＳＳに接続される。【００４０】
メモリセル１２にデータをプログラムする際は、ドレイン選択回路２０によりＷＲＳ／Ａブロック４０を介し高電圧となったＤＡＴＡＢとＭＢＬ１とが接続される。ＭＢＬ１はセクタ選択回路１４により、セクタ１６内のビットラインＢＬ１に接続され、メモリセル１２に接続する。一方、ソース選択回路３０およびソースラッチ回路５０はグランドとＭＢＬ２とを接続する。セクタ選択回路１４がＭＢＬ２とＢＬ２を接続し、メモリセル１２に接続される。このようにして、メモリセル１２を構成するトランジスタのドレインがＤＡＴＡＢに、ソースがグランド線ＡＲＶＳＳに接続される。ソースラッチ回路５０の動作については後述する。また、メモリセル１２のゲートはワードラインＷＬに接続されている。Ｘデコーダ６０によりメモリセル１２が接続するワードラインＷＬが選択され、高電圧発生回路６６で発生した高電圧がゲートに印加される。高電圧発生回路６６で発生した高電圧がＤＡＴＡＢに加わると、メモリセル１２にデータがプログラムされる。このときのＤＡＴＡＢからグランドＡＲＶＳＳへの電流の流れを図２中点線の矢印で示した。【００４１】
このように、実施例１では、ドレイン選択回路２０（第１選択回路）は、メモリセル１２を構成するトランジスタのソース・ドレインとデータをプログラムするための高電圧発生回路６６（第１電源）に接続されるＤＡＴＡＢとを接続または非接続する。また、ソース選択回路３０は、トランジスタのソース・ドレインとグランドＡＲＶＳＳ（第２電源）とを接続または非接続する。そして、ドレイン選択回路２０とソース選択回路３０とはメモリセルアレイ１０を挟み反対側に設けられている。【００４２】
図３（ａ）および図３（ｂ）はドレイン選択回路２０とソース選択回路３０とはメモリセルアレイ１０を挟み反対側に設けられていることの効果を説明するための模式図である。図３（ａ）はドレイン選択回路２０およびソース選択回路３０がメモリセルアレイ１０の同じ側にある場合（比較例）を示している。ドレイン選択回路２０およびソース選択回路３０から遠いセクタ１６ａ内のメモリセル１２ａに接続した場合のＤＡＴＡＢからＡＲＶＳＳまでの経路をＬＡ１、近いセクタ１６ｂ内のメモリセル１２ｂに接続した場合の同様の経路をＬＢ１とする。このとき、ＬＡ１とＬＢ１との長さの差が大きくなる。このため、ビットラインＢＬ１、ＢＬ２の抵抗による電圧降下はＬＡ１とＬＢ１とで大きく異なる。これにより、メモリセル１２ａ，１２ｂに印加される電圧が異なってしまう。【００４３】
一方、図３（ｂ）は実施例１の場合を示している。ドレイン選択回路２０とソース選択回路３０とはメモリセルアレイ１０を挟み反対側に設けられている。セクタ１６ａ内のメモリセル１２ａに接続した場合およびセクタ１６ｂ内のメモリセル１２ｂに接続した場合のＤＡＴＡＢからＡＲＶＳＳまでの経路をそれぞれＬＡ２およびＬＢ２とする。このとき、ＬＡ２とＬＢ２との長さの差は小さい。よって、ビットラインＢＬ１、ＢＬ２の抵抗による電圧降下はＬＡ２とＬＢ２とでほとんど変わらない。このため、メモリセル１２ａ，１２ｂに印加される電圧の差は小さくなる。このように、実施例１によれば、メモリセルへのデータのプログラム、読み出しの際、メモリセルに加わる電圧を一定に保つことができる。【００４４】
次いで、図４を用い、１ページ分のメモリセル１２について説明する。１ページ分のメモリセル１２は２本のワードラインＷＬに接続している。図４はそのうち１本のワードラインＷＬに接続されるメモリセル１２の一部を示している。メモリセル１２は８個、１６ｂｉｔでセルブロックを構成する。セルブロックＷ０内のメモリセル１２内の右側のビットにアドレス０〜７が割り当てられ、左側のビットにアドレス８〜１５が割り当てられる。セルブロックＷ０の隣のセルブロックＷ１内のメモリセル内の右側のビットにはアドレス８〜１５が、左側のビットにはアドレス０〜７が割り当てられる。Ｗ２はＷ０と同様、Ｗ３はＷ１と同様である。ここで、隣り合うセルブロックで、アドレスの左右が反対となっているのは、ビットライン間のリーク電流を抑制するためである。【００４５】
セルブロックにはそれぞれ８本のビットラインＢＬ０〜ＢＬ７が接続している。１本のワードラインＷＬには５１２個のセルブロックがあり、セルブロックＷ０〜Ｗ３がそれぞれ１２８個ある。そして、５１２個のセルブロック内の同じアドレスのビットが５１２ｂｉｔの分割領域に相当する。１２８個のセルブロックＷ０内の同じアドレスのビットが１２８ｂｉｔのサブ分割領域に相当する。セルブロックＷ１、Ｗ２およびＷ３も同様である。メモリセルアレイ１０からの分割データの読み出しは、セルブロック内の同じアドレスのビットを読み出すことにより行われる。また、メモリセルアレイ１０へのデータのプログラムは、セルブロックＷ０〜Ｗ３毎に行われる。このように、分割領域はメモリセルアレイ１０に含まれ、同一のワードラインＷＬに接続し同時にデータが読み出されるメモリセルを有している。サブ分割領域は、各分割領域に含まれ、同一のワードラインＷＬに接続し同時にデータがプログラムされるメモリセルを有しており、互いに異なるビットラインを有している。各セルブッロック内のメモリセルは物理的に隣接して配置され、各セルブロックは各分割領域内に含まれる少なくとも１ビットを有している。【００４６】
セルブロック内の８本のビットラインＢＬ０〜ＢＬ７はドレイン選択回路２０内のＤｓｅｌ１（２１）およびソース選択回路３０内のＳｓｅｌ１（３１）に接続する。Ｄｓｅｌ１（２１）は全てのセルブロックＷ０からＷ３で同じアドレスを選択し、選択したビットラインを接続線Ｄｄを介しＤｓｅｌ２（２２）に接続させる。同様に、Ｓｓｅｌ１（３１）はビットラインを接続線Ｓｓを介しＤｓｅｌ２（２２）に接続させる。同様に、Ｄｓｅｌ１（２１）およびＳｓｅｌ１（３１）は、全てのセルブロックＷ１およびＷ３で同じアドレスを選択する。Ｄｓｅｌ２（２２）およびＳｓｅｌ２（３２）は、例えばセルブロックＷ０にデータをプログラムする際は、全てのセルブロックＷ０を選択し、それぞれＷＲＳ／Ａブロック４０およびソースラッチ回路５０に接続する。このようにして、データのプログラム時は、１２８ｂｉｔのデータを同時にメモリセルアレイ１０にプログラムする。【００４７】
図５はセルブロックにおけるメモリセルアレイの回路図である。セルブロックは８つのメモリセルと４本のメインビットラインから構成されるが、ここでは５つのメモリセル１２ａから１２ｅを示している。1本のメインビットラインはセクタ選択回路１４ａおよび１４ｂを介して２本のビットラインＢＬに共通に接続される。制御回路６８から出力したＹアドレスはソース側アドレス保持回路６９bおよびドレイン側アドレス保持回路６９ｂに入力する。ソース側アドレス保持回路６９bおよびドレイン側アドレス保持回路６９aはそれぞれソース選択回路３０およびドレイン選択回路２０にＹアドレスに対応するメインビットラインを選択させる。制御回路６８から出力したＸアドレスはＸデコーダ６０に入力する。Ｘデコーダ６０はＸアドレスに対応するワードラインＷＬを選択する。【００４８】
ワードラインＷＬに５個のメモリセル１２ａから１２ｅが接続している。メモリセル１２ｃの左側のビットにデータがプログラムされる場合について説明する。ドレインに印加される電圧はデータ線ＤＡＴＡＢに供給されて、ドレイン選択回路２０内のＦＥＴ２３によりメインビットラインＭＢＬ０に接続され、さらに、セクタ選択回路１４ａ内のＦＥＴ１７ａによりビットラインＢＬ０に接続され、メモリセル１２ｂのドレインに接続する。また、ＤＡＴＡＢはドレイン選択回路２０内のＦＥＴ２４によりメインビットラインＭＢＬ１に接続され、セクタ選択回路１４ｂ内のＦＥＴ１７ｂによりビットラインＢＬ１に接続され、メモリセル１２ｃのドレインに接続する。一方、グランドＡＲＶＳＳは、ソース選択回路３０内のＦＥＴ３５、３６によりそれぞれメインビットラインＭＢＬ２、ＭＢＬ３に接続し、さらに、それぞれセクタ選択回路１４ａ、１４ｂ内のそれぞれＦＥＴ１８ａ、１８ｂにより、それぞれビットラインＢＬ２、ＢＬ３に接続される。ビットラインＢＬ２、ＢＬ３はそれぞれメモリセル１２ｃ、１２ｄの右側のソースに接続する。このようにして、プログラムを行うメモリセル１２ｃのドレインにＤＡＴＡＢ、ソースにＡＲＶＳＳが接続される。さらに、メモリセル１２ｂのドレインおよびメモリセル１２ｄのソースにも、それぞれＤＡＴＡＢ、ＡＲＶＳＳが接続される。このように、２つのビットラインＢＬをＤＡＴＡＢまたはＡＲＶＳＳに接続するのは、ＤＡＴＡＢからメモリセル１２ｃおよびＡＲＶＳＳからメモリセル１２ｃまでの抵抗を低減させるためである。【００４９】
図６はソースラッチ回路５０周辺の回路図である。ソースラッチ回路５０はセルブロック毎に１つのデータを記憶することができる。セルブロック内のメインビットラインＭＢＬ０からＭＢＬ３はソース選択回路３０のＳｓｅｌ１（３１）内のＦＥＴ３３０から３３３に接続する。ＦＥＴ３３０から３３３は対応するメインビットラインＭＢＬ０からＭＢＬ３をソースラッチ回路５０内のフリップフロップ５２に接続する。フリップフロップ５２はインバータ５３と５４とにより構成される。ＦＥＴ５７は、分割領域に対してプログラムを開始する前（プルグラムセットアップ時）にオンする。すると、Ｓｓｅｌ１（３１）により選択されたメインビットラインＭＢＬ０からＭＢＬ３のデータがフリップフロップ５２に保持される。Ｓｓｅｌ２（３２）はＦＥＴ５６を有する。メモリセルをプログラムする間は、ＦＥＴ５７はオフし、フリップフロップ５２はＦＥＴ５５を制御する。フリップフロップ５２がローレベルのとき、ＦＥＴ５５はオフし、メインビットラインＭＢＬ０からＭＢＬ３はフローティングとなる。フリップフロップ５２がハイレベルのとき、ＦＥＴ５５はオンする。ここで、ＦＥＴ５６は選択されたセルブロックの場合オンし選択されていないセルブロックの場合はオフする。よって、選択されたセルブロックにおいてＦＥＴ５５がオンに制御されているときは、ソース選択回路３０で選択されたメインビットラインＭＢＬ０からＭＢＬ３はグランドＡＲＶＳＳに接続される。選択されたセルブロックであっても、ＦＥＴ５５がオフに制御されているときは、ソース選択回路３０で選択されたメインビットラインＭＢＬ０からＭＢＬ３はグランドＡＲＶＳＳには接続されない。【００５０】
次に、メモリセルアレイ１０にデータをプログラムする場合の制御方法について説明する。図７はこの場合のフローチャートである。図８は各セルブロックにプログラムする信号のタイミングチャートである。Ｓ０ＰＧＭはハイレベルのときセルブロックＷ０にプログラムする信号であり、同様に、Ｓ１ＰＧＭ、Ｓ２ＰＧＭ、Ｓ３ＰＧＭはそれぞれセルブロックＷ２、Ｗ１、Ｗ３にプログラムする際の信号である。ＰＧＭＳＵ信号はプログラムセットアップ信号である。【００５１】
図９および図１０は分割データをメモリセルアレイ１０内の分割領域にプログラムする際の動作を説明するための図である。ＢＬアドレスは、各セルブロックＷ０からＷ３中のビットラインＢＬ０からＢＬ７に対応する。プログラムはＷＲＳ／Ａブロック４０内に記憶されているデータを示している。“１”はデータをプログラムすることを、“０”はプログラムしないことを示している。これらのデータは外部から入力されたプログラムデータである。図９は全てのセルブロックにデータをプログラムする場合である。一方図１０はセルブロックＷ２および右側のセルブロックＷ０にはデータをプログラムせず、他のセルブロックにはデータをプログラムする場合である。選択されるビットラインＢＬはＳｓｅｌ１（３１）およびＤｓｅｌ１（２１）で選択されるビットラインを示し、“Ｓ”は選択されることを、“Ｘ”は選択されないことを示している。【００５２】
ビットラインＢＬに印加される電圧は、Ｓ０ＰＧＭからＳ３ＰＧＭは前述の各セルブロックにプログラムする信号がハイレベルのときの状態を表す。ＰｒｅＰＧＭはＰＧＭＳＵの一部である。ＰｒｅＰＧＭからＳ３ＰＧＭにかけて動作が行われていくことを示している。“Ｓ”はグランドＡＲＶＳＳすなわち０Ｖ、“Ｄ”はプログラム時にメモリセルのドレインに印加される電圧Ｖｗｒｉｔｅ(例えば４．７Ｖ)、“Ｐ”はメモリセルのドレインに印加されるプリチャージ電圧Ｖｃｃ（例えば３Ｖ）、“Ｆ”はフローティングを示している。四角で囲まれたセルブロックＷ０からＷ３はＳｓｅｌ２（３２）およびＤｓｅｌ２（２２）で選択されたセルブロックを示している。【００５３】
ＰｒｅＰＧＭの間は、Ｓ０ＰＧＭでプログラムされるメモリセルに接続するセルブロックＷ０のビットラインＢＬ０およびＢＬ１は、電源電圧にプリチャージされる。【００５４】
図７を参照に、制御回路６８はＳｓｅｌ１（３１）およびＤｓｅｌ１（２１）に分割領域に対応するアドレスのビットラインを選択させる（ステップＳ１０）。図９において、Ｓｓｅｌ１（３１）はセルブロックＷ０およびＷ２ではビットラインＢＬ２およびＢＬ３を選択し、セルブロックＷ１およびＷ３ではビットラインＢＬ０およびＢＬ１を選択する。Ｄｓｅｌ１（２１）は、セルブロックＷ０およびＷ２ではビットラインＢＬ０およびＢＬ１を選択し、セルブロックＷ１およびＷ３ではビットラインＢＬ２およびＢＬ３を選択する。図８において、Ｐ０ＰＧＭがハイレベルとなる。【００５５】
図７に戻り、制御回路６８は、Ｓｓｅｌ２（３２）およびＤｓｅｌ２（２２）に、対応するセルブロックＷ０を選択させる（ステップＳ１２）。図９において、Ｓ０ＰＧＭ時は、セルブロックＷ０が選択される。図７および図９を参照に、制御回路６８は高電圧発生回路６６にＶｗｒｉｔｅを発生させ、ビットラインＢＬ０およびＢＬ１にＶｗｒｉｔｅを印加する。ビットラインＢＬ２およびＢＬ３はグランドＡＲＶＳＳに接続されているため０Ｖが印加される。その他のビットラインはＳｓｅｌ１（３１）およびＤｓｅｌ１（２１）に選択されていないためフローティングとなる。また、セルブロックＷ０以外のセルブロックＷ１からＷ３はＳｓｅｌ２（３２）およびＤｓｅｌ２（２２）に選択されていないためフローティングとなる。これにより、セルブロックＷ０のビットラインＢＬ１とＢＬ２との間のメモリセルにデータがプログラムされる（ステップＳ１４）。これにより、１２８ｂｉｔのデータが同時にプログラムされる。なお、このとき次のプログラムされるセルブロックＷ２のビットラインＢＬ０およびＢＬ１は、プリチャージされる。これにより、セルブロックＷ２にプログラムするとき、ビットラインＢＬ０およびＢＬ１を早くＶｗｒｉｔｅに昇圧することができる。【００５６】
制御回路６８は最後のセルブロックか判断する（ステップＳ１６）。最後のセルブロックではないため次のセルブロックに進む（ステップＳ１８）。図８において、Ｓ１ＰＧＭがハイレベルとなり、図７のステップＳ１２、ステップＳ１４に進み、セルブロックＷ２にプログラムされる。以下同様に、Ｓ２ＰＧＭ、Ｓ３ＰＧＭがハイレベルとなり、それぞれセルブロックＷ１、Ｗ３にプログラムされる。以上により、セルブロックＷ０からＷ３がプログラムされ、５１２ｂｉｔの分割データがメモリセルアレイ１０の分割領域にプログラムされる。【００５７】
図１０の場合、すなわち、セルブロックＷ２および右側のセルブロックＷ０にはデータをプログラムしない場合について説明する。この場合、Ｓ０ＰＧＭのとき右側のセルブロックＷ０、Ｓ１ＰＧＭのときのセルブロックＷ２のビットラインＢＬ０からＢＬ７は全てフロートである。よって、このときデータはプログラムされない。図７を参照に、ステップＳ１６にて最後のセルブロックＷ３の場合、ステップＳ２０に進む。制御回路６８は最後の分割データか判断する（ステップＳ２０）。最後の分割データの場合は終了する。最後の分割データでない場合はステップＳ２２に進む。【００５８】
図７に戻り、ステップＳ２２およびＳ２４の動作は図５および図１１を用い説明する。図１１は、Ｓ３ＰＧＭのとき、ＰＧＭＳＵのとき、および次の分割データのＳ０ＰＧＭのときのＳｓｅｌ１（３１）およびＤｓｅｌ１（２１）が選択するビットラインＢＬ０からＢＬ７を示している。先に説明したように、Ｓ３ＰＧＭのとき、Ｓｓｅｌ１（３１）は、例えばセルブロックＷ３ではビットラインＢＬ０およびＢＬ１を選択し、Ｄｓｅｌ１（２１）は、例えばセルブロックＷ３ではビットラインＢＬ２およびＢＬ３を選択している。このとき、それぞれメインビットラインＭＢＬ１およびＭＢＬ２が選択されている。【００５９】
図８において、ＰＧＭＳＵがハイレベルとなる。図７および図１１を参照に、制御回路６８は、Ｓｓｅｌ１（３１）に例えばＷ３ではビットラインＢＬ１およびＢＬ２を選択させ、Ｄｓｅｌ１（２１）にビットラインＢＬ２およびＢＬ３を選択させる。このとき、それぞれメインビットラインＭＢＬ２およびＭＢＬ３が選択されている。つまり、ＰＧＭＳＵの期間は、ソース側のアドレスのみＳ３ＰＧＭで選択していたアドレスから一つ先に進め、ドレイン側のアドレスはＳ３ＰＧＭで選択していたアドレスを保つように制御される。このため、図５に示すように、ＰＧＭＳＵの期間中、制御回路６８が生成するアドレスをスルーまたは前のアドレスを保持するアドレス保持回路６９aおよび６９ｂを、ソース側とドレイン側に設けている。図１１の例では、ＰＧＭＳＵ期間中、例えばＷ０及びＷ２では、ドレイン側アドレス保持回路６９ａは制御回路６８が生成した新しいアドレスをスルーし、ソース側アドレス保持回路６９ｂは前のアドレスを保持するように動作する。これにより、図５から分かるようにＳｓｅｌ１（３１）およびＤｓｅｌ１（２１）により同じメインビットラインＭＢＬ２が選択される（ステップＳ２２）。メインビットラインＭＢＬ２を介してＷＲＳ／Ａブロック４０とソースラッチ回路５０は同時に接続される。【００６０】
図７に戻り、制御回路６８は、メインビットラインを通り、５１２個全てのセルブロックで、ＷＲＳ／Ａブロック４０からソースラッチ回路５０にデータを転送する（ステップＳ２４）。このデータはステップＳ２２のときに、ＳＲＡＭアレイ６２に格納されている次にプログラムされる分割領域の分割データがＷＲＳ／Ａブロック４０に転送されたものである。制御回路６８は、次の分割領域に進む（ステップＳ２６）。図７および図１１を参照に、制御回路６８はＳｓｅｌ１（３１）およびＤｓｅｌ１（２１）に次の分割データのアドレスに対応するビットラインを選択させる。図１１のＳ０ＰＧＭのとき、Ｓｓｅｌ１（３１）はセルブロックＷ０およびＷ２ではビットラインＢＬ３およびＢＬ４を選択し、セルブロックＷ１およびＷ３ではビットラインＢＬ１およびＢＬ２を選択する。Ｄｓｅｌ１（２２）は、セルブロックＷ０およびＷ２ではビットラインＢＬ１およびＢＬ２を選択し、セルブロックＷ１およびＷ３ではビットラインＢＬ３およびＢＬ４を選択する。このとき、前のＰＧＭＳＵ期間中にソースラッチ回路５０に格納されたプログラムデータがプログラムしない情報である場合は、当該セルブロックのメインビットラインはＡＲＶＳＳには接続されずフローティングとなり、選択されたメモリセルのソースもフローティングとなる。すなわち、選択されたメモリセルのソース・ドレインとＡＲＶＳＳとは非接続となる。このようにして、次の分割データに進む。３２個の分割データを分割領域にプログラムすることにより、１ページ分のプログラムが終了する。【００６１】
実施例１に係るフラッシュメモリのように、データを対応するメモリセルにプログラムするべきかプログラムしないかを示す情報、すなわちメモリセルを構成するトランジスタのソース・ドレインに接続されるＤＡＴＡＢと高電圧発生回路６６（第１電源）とを接続または非接続とするかを示す情報（第１選択情報）を記憶し、ドレイン選択回路２０（第１選択部）と接続するＷＲＳ／Ａブロック４０（第１記憶部）を有する。さらに、ソース・ドレインとグランドに接続されたＡＲＶＳＳ（第２電源）とを接続または非接続とするかを示す情報（第２選択情報）を記憶し、ソース選択回路３０（第２選択部）と接続するソースラッチ回路５０（第２記憶部）を有することが好ましい。【００６２】
図１２は、ソースラッチ回路５０を有さない場合の課題を説明するための図である。図１２はソースラッチ回路５０を有さない以外は図１０と同様の図である。ソースラッチ回路５０を有さないため、メモリセルにデータをプログラムしない場合以下の課題がある。例えばＳ１ＰＧＭのとき、セルブロックＷ２にはデータをプログラムしないが、その情報はソース選択回路３０には伝わらない。そのため、ビットラインＢＬ２およびＢＬ３はグランドＡＲＶＳＳに接続されたままである。このため、セルブロックＷ１のプリチャージされたビットラインＢＬ２およびＢＬ３からセルブロックＷ２のビットラインＢＬ２およびＢＬ３にリーク電流が流れる（図１２中の右向きの矢印）という課題が生じる。実施例１によれば、ソースラッチ回路５０に記憶された情報が“０”であれば、図６のＦＥＴ５５がオフし、セルブロックＷ２のビットラインＢ２およびＢ３はフローティングとなる。よって、メモリセル間のリーク電流を抑制することができる。なお、ＮＡＮＤ型インターフェースを有する仮想接地型メモリセルでは、同時にプログラムするメモリセルが隣接するため、特にリーク電流を抑制する効果が大きい。【００６３】
また、実施例１のように、ＷＲＳ／Ａブロック４０とソースラッチ回路５０は、メモリセルアレイ１０に対し、それぞれドレイン選択回路２０とソース選択回路３０と同じ側に設けられていることが好ましい。このため、ＷＲＳ／Ａブロック４０からドレイン選択回路２０に、ソースラッチ回路５０からソース選択回路３０にデータを対応するメモリセルにプログラムするかプログラムしないかの情報を簡単に転送することができる。【００６４】
実施例１のように、ソース・ドレイン、ドレイン選択回路２０およびソース選択回路３０と接続するビットラインＢＬ０からＢＬ７を有する。さらに、制御回路６８は、図７のステップＳ２４のようにＷＲＳ／Ａブロック４０に記憶された情報（第１選択情報）をビットラインを経由しソースラッチ回路５０に第２選択情報として転送することが好ましい。これにより、ＷＲＳ／Ａブロック４０からソースラッチ回路５０にデータを転送する新たな配線が必要なく、チップ面積を縮小することができる。【００６５】
さらに、実施例１のように、図７のステップＳ２２およびＳ２４のように、制御回路６８は、ドレイン選択回路２０およびソース選択回路３０に、ＷＲＳ／Ａブロック４０およびソースラッチ回路５０とメインビットラインとを接続させ、情報をＷＲＳ／Ａブロック４０からソースラッチ回路５０に転送させることが好ましい。【００６６】
さらに、図１１において、ＢＬアドレス１と２との間に接続されるメモリセルを第１メモリセル、ＢＬアドレス２と３との間に接続されるメモリセルを第２メモリセル、ＢＬアドレス１、２および３のビットラインをそれぞれ第１ビットライン、第２ビットラインおよび第３ビットラインとする。このとき、図１１のセルブロックＷ１およびＷ３において、Ｓ３ＰＧＭのように、制御回路６８は、第１メモリセルにデータをプログラムする際に、ドレイン選択回路２０に第１メモリセルに接続する第２ビットラインを選択させ、ソース選択回路３０に第１メモリセルに接続する他のビットラインである第１ビットラインを選択させる。そして、第１選択情報に応じて、第１メモリセルにデータをプログラムする。次にＰＧＭＳＵのように、制御回路６８は、ドレイン選択回路２０に第２ビットラインを選択させた状態で、ソース選択回路に第２ビットラインを選択させる。そして、第１選択情報をＷＲＳ／Ａブロック４０からソースラッチ回路５０に転送する。次に、Ｐ０ＰＧＭのように、制御回路６８は、第２メモリセルにデータをプログラムする際に、ソース選択回路３０に第２のビットラインを選択させた状態で、ドレイン選択回路２０に第２ビットラインの接続するメモリセルである第２メモリセルに接続する他のビットラインである第３ビットラインを選択させる。そして、第１選択情報に応じて、第２メモリセルにデータをプログラムする。【００６７】
さらに、図１１のセルブロックＷ０およびＷ２において、Ｓ３ＰＧＭのように、制御回路６８は、第１メモリセルにデータをプログラムする際に、ドレイン選択回路２０に第１メモリセルに接続する第１ビットラインを選択させ、ソース選択回路３０に第１メモリセルに接続する他のビットラインである第２ビットラインを選択させる。そして、第１選択情報に応じて、第１メモリセルにデータをプログラムする。次に、ＰＧＭＳＵのように、制御回路６８は、ソース選択回路３０に第２ビットラインを選択させた状態で、ドレイン選択回路に第２のビットラインを選択させ、第１選択情報をＷＲＳ／Ａブロック４０からソースラッチ回路５０に転送する。次に、Ｐ０ＰＧＭのように、制御回路６８は、第２メモリセルにデータをプログラムする際に、ドレイン選択回路２０に第２のビットラインを選択させた状態で、ソース選択回路３０に第２ビットラインの接続する第２メモリセルに接続する他のビットラインである第３ビットラインを選択させる。そして第１選択情報に応じて、第２メモリセルにデータをプログラムする。【００６８】
このように、分割データのプログラムの間のＰＧＭＳＵのときに、メインビットラインを用いて情報（第１選択情報）をソースラッチ回路５０に転送することにより、ドレイン選択回路２０およびソース選択回路３０が、情報転送のため新たにビットラインを選択する必要がない。なお、ＰＧＭＳＵを、次の分割データをＳＲＡＭアレイ６２からＷＲＳ／Ａブロック４０に読み出す間に行うことにより、ＰＧＭＳＵの時間を新たに設ける必要がない。【００６９】
さらに、実施例１ではＤＡＴＡＢに接続される高電圧発生回路６６（第１電源）およびグランドＡＲＶＳＳ（第２電源）は、メモリセルにデータをプログラムするための電圧をメモリセルに印加するための電源である。データの読み出し、消去の際も、実施例１のような構成および制御方法を用いることができる。しかし、データをプログラムする際は、メモリセルのソースとドレイン間に高電圧を印加するため、図３（ａ）で説明したようにメモリセルの位置によるソースとドレイン間に印加される電圧の差が大きくなりやすい。また、図１２で説明したビットライン間のリーク電流も発生しやすい。そこで、実施例１のように、メモリセルにデータをプログラムする際に、本発明を適用することにより、よりその効果を奏することができる。
【実施例２】
【００７０】
実施例２は実施例１のセルブロックＷ０からＷ３の配置を変えた例である。図１３は実施例２に係るフラッシュメモリのメモリセルアレイ１０を示した図である。メモリセルアレイ１０は互いに物理的に分離され互いに異なるビットラインを有する左右のサブアレイ１０ａ、１０ｂ（第１領域、第２領域）を有している。サブアレイ１０ａ、１０ｂはそれぞれメモリセル１２ａ、１２ｂ（第１のメモリセル、第２のメモリセル）を有している。左側のサブアレイ１０ａにセルブロックＷ０、Ｗ２を交互に配置し、右側にサブアレイ１０ｂにセルブロックＷ１、Ｗ３を交互に配置する。その他の構成は実施例１と同様である。そして、制御回路６８はメモリセルアレイ１０にデータをプログラムする際、図１３の下に記載した数字のように、まず、サブアレイ１０ａの同一のワードラインＷＬに接続された１２８個のセルブロックＷ０内のメモリセルに同時にデータをプログラムする。その後、サブアレイ１０ｂのＷ１、サブアレイ１０ａのＷ２、サブアレイ１０ｂのＷ３の順番にプログラムする。つまり、制御回路６８はサブアレイ１０ａに含まれるメモリセル１２ａとサブアレイ１０ｂに含まれるメモリセル１２ｂに交互にデータをプログラムしている。【００７１】
実施例１では、図１０においてＳ０ＰＧＭのとき、セルブロックＷ０のソースのビットラインＢＬ３とセルブロックＷ２のプリチャージしているビットラインＢＬ０との間にリーク電流（図１０中左向きの矢印）が流れることもある。これは、セルブロックＷ０のメモリセルにデータをプログラムする際に、制御回路６８は、次にデータをプログラムするセルブロックＷ２のメモリセルのビットラインＢＬ０、ＢＬ１をプリチャージしているためである。そこで、実施例２のように、互いに物理的に分離され互いに異なるビットラインを有する左右のサブアレイ１０ａ、１０ｂに交互にデータをプログラムする。これにより、近くのビットライン間に電圧が印加されることがなく、ビットライン間のリーク電流を抑制することができる。【００７２】
実施例２ではメモリセルアレイ１０が２つのサブアレイ１０ａ、１０ｂを有する場合について説明した。メモリセルアレイ１０は複数のサブアレイを有していても良い。この場合、複数のサブアレイ内のメモリセルに交互にデータをプログラムすることにより同様の効果を奏することができる。
【実施例３】
【００７３】
実施例３は、同じ分離領域内の隣接するメモリセルに接続するビットライン間を接続する接続回路を有する例である。図１４は実施例３に係るメモリセルアレイ１０周辺の構成図である。図４に比較し、接続線ＤＡＴＡＢ間にＦＥＴ７０から７３（選択トランジスタ）が設けられている。ＦＥＴ７０から７３とＤｓｅｌ１（２１）は接続回路７５を構成している。Ｓｓｅｌ１（３１）（選択回路）は、ビットラインを介し各セルブロック内の複数のメモリセルに接続するメインビットラインから１本のメインビットラインを選択し接続線Ｓｓにする。そして、ＦＥＴ７０から７３は、Ｄｓｅｌ１（２１）により選択されたセルブロック内の同一アドレスのメモリセルに接続するビットライン、つまり分割領域内の隣接するメモリセルに接続するビットラインをＤＡＴＡＢを介して互いに接続することができる。その他の構成は実施例１の図４と同じであり同じ部材は同じ符号を付し説明を省略する。【００７４】
図１５は実施例３の動作を説明するための図である。図９と同様の図である。Ｓ０ＰＧＭのとき、次にデータがプログラムされるべきセルブロックＷ２のメモリセル（第１メモリセル）に接続するビットラインＢＬ０、ＢＬ１（第１ビットライン）は、このメモリセル（第１メモリセル）にデータがプログラムされる前にプリチャージされている。接続回路７５は、ビットラインＢＬ０、ＢＬ１（第１ビットライン）がプリチャージされる際、セルブロックＷ２のメモリセルと分割領域内の隣接する（つまり隣接するセルブロックである）セルブロックＷ１およびＷ３のメモリセル（第２メモリセル）の接続するビットラインＢＬ２、ＢＬ３（第２ビットライン）とを接続する。これにより、セルブロックＷ１およびＷ３のビットラインＢＬ２およびＢＬ３もプリチャージされる。これにより、セルブロックＷ２のメモリセルにデータをプログラムする際、隣接するセルブロックＷ１およびＷ３のビットラインＢＬ２、ＢＬ３もプリチャージされているため、セルブロックＷ２のビットラインＢＬ０およびＢＬ１の昇圧を高速に行うことができる。【００７５】
また、図１４のＦＥＴ７０から７３は第１ビットラインと接続する接続線ＤＡＴＡＢ（第１接続線）と第２ビットラインと接続する接続線ＤＡＴＡＢ（第２接続線）とを接続する。さらに、セルブロックＷ２のメモリセルがプログラムされる際は、接続回路７５はセルブロックＷ２のビットラインＢＬ０、ＢＬ１とセルブロックＷ１およびＷ３のビットラインＢＬ２、ＢＬ３とを非接続としている。これにより、セルブロックＷ２のメモリセルがプログラムされる際は、ビットライン間のリーク電流を抑制することができる。
【実施例４】
【００７６】
実施例４は、実施例２と同様に、セルブロックＷ０からＷ３の配置を変え、実施例３と同様に、同じ分離領域内の隣接するメモリセルに接続するビットライン間を接続する接続回路を有する例である。図１６は実施例４に係るフラッシュメモリのメモリセルアレイ１０を示した図である。左側のサブアレイ１０ａにＷ２、Ｗ２、Ｗ０、Ｗ０とＷ２のようにセルブロックＷ２とＷ０とを１つ置きに交互に配置し、右側にサブアレイ１０ｂにＷ３、Ｗ３、Ｗ１、Ｗ１のように、セルブロックＷ３とＷ１とを交互に配置する。また、実施例３のように、接続線ＤＡＴＡＢ間にＦＥＴ７０から７３（選択トランジスタ）が設けられている。その他の構成は実施例１と同様である。【００７７】
図１７は実施例４の動作を説明するための図である。メモリセルアレイ１０のサブアレイ１０ａとサブアレイ１０ｂとの間付近の図である。ＢＬに印加される電圧の各記号は図９と同様であり説明を省略する。１ｓｔから６ｔｈはセルブロック内のアドレスを変えプログラムが進むことを示しているＰｒｅＰＧＭからＳ３ＰＧＭまでの動作で分割領域のデータがプログラムされる。図１７では６個の分割データのプログラム動作を示している。【００７８】
実施例４によれば、実施例３と同様に、セルブロックのメモリセルにデータをプログラムする際、隣接するセルブロックのビットラインもプリチャージされているため、ビットラインの昇圧を高速に行うことができる。また、実施例２と同様に、左右のサブアレイ１０ａ、１０ｂに交互にデータをプログラムしている。かつ、サブアレイ１０ａにおいてセルブロックＷ０、Ｗ２を１つ置き、サブアレイＷ１、Ｗ３を１つ置きに配置している。このため、最も電圧の印加されるビットラインが近づくサブアレイ１０ａとサブアレイ１０ｂの境界においても、電圧が印加されるビットライン間隔を広くすることができる。例えば図１７では、「Ｄ」と「Ｐ」が最も近づくのは１ｓｔ、Ｓ０ＰＧＭの丸で図示したビットライン間であり１５ビットラインである。また「Ｓ」と「Ｄ」が最も近づくのは５ｔｈ、Ｓ０ＰＧＭの丸で示したビットライン間であり２３ビットラインである。よって、ビットライン間のリーク電流を抑制することができる。さらに、隣接するセルブロック、例えばセルブロックＷ０同士でビットラインのアドレスを、例えば「ＤＤＳＳ」と「ＳＳＤＤ」とのように逆にしている。これにより、「Ｓ」と「Ｄ」が近づくことがない。よって、ビットライン間のリーク電流を抑制することができる。【００７９】
実施例１から実施例４はＮＡＮＤ型インターフェースを有する仮想接地型フラッシュメモリの例であったが、これに限られない。しかし、仮想接地型フラッシュメモリは、ビットラインを拡散層で形成しているため、ビットライン間のリーク電流が流れやすい。よって、仮想接地型フラッシュメモリに本発明を適用することによりその効果を発揮する。また、ＮＡＮＤ型インターフェースを有する仮想接地型フラッシュメモリは、同時にプログラムするメモリセルが隣接するため、特にビットライン間のリーク電流が発生しやすい。よって、ＮＡＮＤ型インターフェースを有する仮想接地型フラッシュメモリに、本発明を適用することにより、よりその効果を発揮することができる。【００８０】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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