【事件の表示】
　特願２０１５−５４７９５４「絶縁ゲート型電界効果トランジスタ素子及びその作製方法」拒絶査定不服審判事件〔平成２６年　６月１９日国際公開、ＷＯ２０１４／０９２９３６、平成２８年　２月１２日国内公表、特表２０１６−５０４７６４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本願は、２０１３年１１月１８日（パリ条約による優先権主張外国庁受理２０１２年１２月１２日、米国）を国際出願日とする出願であって、平成３０年８月１５日付けで拒絶査定がなされた。その後の手続きは、概略、以下のとおりである。 
平成３０年　８月１５日（起案日）：拒絶査定
平成３０年１２月２０日　　　　　：審判請求 
平成３０年１２月２０日　　　　　：手続補正書
令和　１年　７月　８日（起案日）：拒絶理由通知 
令和　１年１０月２２日　　　　　：意見書・手続補正書
令和　１年１２月　２日（起案日）：拒絶理由通知 
令和　２年　３月　３日　　　　　：意見書・手続補正書（以下、この手続補正書による手続補正を「本件補正」という。） 
第２　本願発明
　本件補正によって補正された特許請求の範囲の請求項１（以下「本願発明」という。）は、以下のとおりである。
「【請求項１】
　ソースコンタクト及びドレインコンタクトと導電接続された炭化ケイ素を含む半導体基体であって、
　半導体基体が、半導体基体の第１の側に配置され、かつ第１の型のドーパントをドープした、半導体基体の第１の体積部を備える第１のウェル領域を含み、半導体基体が、半導体基体の第１の側に配置され、かつ逆極性の第２の型のドーパントをドープした、半導体基体の第２の体積部を備える第２のウェル領域を含み、第２のウェル領域が、第１のウェル領域内に配置され、第１のウェル領域及び第２のウェル領域がソースコンタクトと導電接続し、第１のウェル領域内であって第２のウェル領域外に配置されたドープ表面領域を有する半導体基体と、
　半導体基体及びゲートコンタクトと接続されたゲート酸化膜であって、ゲート酸化膜が、互いに異なる厚さ寸法を有する外側セクション及び内部セクションを含み、外側セクションが、半導体基体のドープ表面領域、第１のウェル領域及び第２のウェル領域上に配置されており、内部セクションが、半導体基体の第１のウェル領域及び接合ゲート型電界効果トランジスタ領域上に配置されており、半導体基体が、ゲート信号がゲートコンタクトに印加されているときに第２のウェル領域及び接合ゲート型電界効果トランジスタ領域を通る、ソースコンタクトからドレインコンタクトへの導電チャネルを形成するように構成されているゲート酸化膜と、
を備え、
　ここで前記ゲートコンタクトが金属合金から選ばれる1種類以上の導電性材料から形成されるものである、
　絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）素子。」
第３　拒絶の理由
　令和１年１２月２日付けで当審が通知した拒絶理由（以下「当審拒絶理由」という。）のうちの理由３は、次のとおりのものである。
「理由３（進歩性）
　本件出願の請求項１〜２３に係る発明は、その優先日前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。
＜引用文献等一覧＞
引用文献１：特開２０１１−１２９５４７号公報（令和１年７月８日付け拒絶理由通知で引用した引用文献１）
引用文献２：特表２００４−５１９８４２号公報（令和１年７月８日付け拒絶理由通知で引用した引用文献２）
引用文献３：米国特許出願公開第２００４／０１０８５４７号明細書（令和１年７月８日付け拒絶理由通知で引用した引用文献３）
周知例１：特開２００９−４３８８０号公報（周知技術を示す文献）
周知例２：再公表特許第２００５／０７６３２７号（周知技術を示す文献）
周知例３：特表２０１０−５０９７７１号公報（原査定で周知技術を示す文献として引用された引用文献７。周知技術を示す文献）
周知例４：特開２００９−３２９１９号公報（原査定で周知技術を示す文献として引用された引用文献４。周知技術を示す文献）」
第４　引用文献の記載及び引用発明
１　引用文献１の記載
　引用文献１には、以下の事項が記載されている（下線は、当審で付した。以下同じ。）。
「【０００１】
　本発明は、半導体装置およびその製造方法に関し、特に、縦型ＭＯＳ半導体装置（ＭＯＳＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などの電力用半導体装置およびその製造方法に関する。」
「【００１２】
　図１６は、一般的なＭＯＳＦＥＴ７０の構成を示す断面図である。図１６に示すＭＯＳＦＥＴ７０において、Ｎ型不純物を比較的高濃度（Ｎ+）に含んだドレイン領域２２の一方の主面上に、Ｎ型不純物を比較的低濃度（Ｎ-）に含んだエピタキシャル層２１が形成され、エピタキシャル層２１の上層部には、Ｐ型不純物を含んだ複数のボディ領域２４が選択的に形成され、ボディ領域２４の表面内には、Ｎ型不純物を比較的高濃度（Ｎ+）に含んだソース領域２５が形成されている。
【００１３】
　そして、
隣り合うボディ領域２４のソース領域２５間上に渡るように薄いゲート絶縁膜２３を介してゲート電極２７が形成されている
「【００２９】
　＜実施の形態＞
　　＜装置構成＞
　図１は本発明に係る実施の形態のＭＯＳＦＥＴ１００の構成を示す断面図である。なお、説明するＭＯＳＦＥＴ１００はＮチャネル型であるが、本発明はＰチャネル型に適用可能であることは言うまでもなく、その場合は、各不純物の導電型が反対になる。
【００３０】
　図１に示すＭＯＳＦＥＴ１００において、
Ｎ型不純物を
含んだドレイン領域２の一方の主面上に、Ｎ型不純物を
含んだエピタキシャル層１（ドリフト層）が形成され、エピタキシャル層１の上層部には、Ｐ型不純物を含んだ複数のウエル領域４が選択的に形成され、ウエル領域４の表面内には、Ｎ型不純物を比較的高濃度（Ｎ+）に含んだソース領域５が形成されている
【００３１】
　そして、
隣り合うボディ領域２４のソース領域５間上に渡るように部分的に厚さの異なるゲート絶縁膜３が形成されている
【００３２】
　
ゲート絶縁膜３は、ソース領域５の端縁部からウエル領域４の外縁にかけての部分の上部に相当する領域（第２の領域）が、厚さ約５０ｎｍの薄膜部３ａとなっており、エピタキシャル層１の上部に相当する領域（第１の領域）が、厚さ８０〜１００ｎｍの厚膜部３ｂとなっている。薄膜部３ａと厚膜部３ｂとの間は曲率を有して緩やかに変化し、この薄膜部３ａから厚膜部３ｂへと変化する領域を膜厚変化領域１５（第３の領域）と呼称する。膜厚変化領域１５は、エピタキシャル層１のウエル領域４の側面に接する部分および、当該部分近傍のウエル領域４の上部に相当する領域であり、厚膜部３ｂが膜厚変化領域１５まで及ぶことで、そこでのゲート絶縁膜３の厚さは薄膜部３ａよりも厚くなっている
【００３３】
　そして、
ゲート絶縁膜３の上にはゲート電極７が形成されている。ゲート絶縁膜３の直下のウエル領域４の表面内には、ＭＯＳＦＥＴ１００の動作時にチャネル部６が形成される。
【００３４】
　ゲート絶縁膜３およびゲート電極７を覆うように層間絶縁膜８が形成され、また、層間絶縁膜８に覆われていない部分のソース領域５およびウエル領域４を共通に接続するように、エピタキシャル層１の一方の主面上全面に渡ってソース電極９が形成され、
ソース領域５およびウエル領域４は、ソース電極９とコンタクト部１１で電気的に接続される
【００３５】
　また、
ドレイン領域２の他方の主面上には全面に渡ってドレイン電極１０が形成されている
【００３６】
　なお、
隣り合うウエル領域４間のゲート絶縁膜３下方のエピタキシャル層１内の領域をＪＦＥＴ領域１２と呼称する
【００３７】
　　＜製造方法＞
　次に、図１に示したＭＯＳＦＥＴ１００の好ましい製造方法について図２〜図８を用いて説明する。
【００３８】
　まず、図２に示す工程において、
ドレイン領域２となるＮ型不純物を比較的高濃度（Ｎ+）に含んだ半導体基板（例えば炭化珪素基板）
【００３９】
　次に、エピタキシャル層１の一方の主面（半導体基板側とは反対側の主面）全面に、ＣＶＤ（chemicalvapor deposition）法（または熱酸化法）により厚さ３０〜８０ｎｍの
一次酸化膜１４を形成する
【００４０】
　続いて、写真製版およびエッチング工程によって、この一次酸化膜１４の所定の位置にウエル領域４を形成するための開口部ＯＰ１を形成する。
【００４１】
　このエッチング工程においては、ウエットエッチングなどの等方性エッチングを用いることにより、一次酸化膜１４の開口部ＯＰ１の端縁部は、断面形状に曲率を持たせることが可能となる。その結果、ゲート絶縁膜３内の電界強度の緩和やソース電極９の段差切れを防止することができる。この曲率は、一次酸化膜１４の厚み程度となる。
【００４２】
　次に、一次酸化膜１４の上方から、Ｐ型不純物として例えばアルミニウム（Ａｌ）のイオン注入を行い、開口部ＯＰ１に対応する位置のエピタキシャル層１の上層部にウエル領域４を形成する。なお、本例では、炭化珪素基板上に形成される炭化珪素半導体装置を例に採っているのでＡｌのイオン注入によりウエル領域４を形成しているが、シリコン基板上に形成されるシリコン半導体装置の場合は、Ｐ型不純物としてはボロンを使用し、Ｎ型不純物としてはリン（Ｐ）やヒ素（Ａｓ）を使用することが一般的である。本願発明は、
炭化珪素半導体装置
【００４３】
　なお、炭化珪素半導体装置は、シリコン半導体装置に比べて、高温環境下、高耐圧下での使用が可能という特徴がある。
【００４４】
　ここでのイオン注入は、多段階の注入エネルギーを用いて行う、いわゆる多段注入方式を用い、また、各注入段階での注入イオン電流値（ドーズ量）を変化させることにより不純物濃度が、エピタキシャル層１の主面から深さ方向に徐々に高くなり、所定の深さでピーク値を示した後は、深さ方向に徐々に低くなるというプロファイルを実現する。
【００４５】
　この場合のドーズ量および注入エネルギーの一例としては、４００ｋｅＶの注入エネルギーでドーズ量１×１０13ｃｍ-2のイオン注入を行い、５００ｋｅＶの注入エネルギーでドーズ量４×１０13ｃｍ-2のイオン注入を行い、７００ｋｅＶの注入エネルギーでドーズ量５×１０13ｃｍ-2のイオン注入を行う。この条件で得られる不純物プロファイルのピーク値の不純物濃度は３×１０18ｃｍ-3となる。このような技術はレトログレード技術と呼称されている。
【００４６】
　なお、通常のウエル領域の形成では、注入エネルギーの範囲を、例えば６０ｋｅＶ〜７００ｋｅＶとし、その範囲で６段階に分けて注入行い、各段階でのドーズ量は共通とすることで、均一な不純物プロファイルを得る方法が一般的である。
【００４７】
　ここで、ウエル領域４の形成と同時に、ＭＯＳＦＥＴ１００の終端領域に形成される耐電圧確保のためのガードリング（図示せず）の形成も行うことが可能である。
【００４８】
　この際、例えば、終端領域の不純物濃度がウエル領域４の不純物濃度より高くする必要がある場合には、ウエル領域４を形成した後、位置合わせ精度をあまり必要としない写真製版工程を利用して開口部ＯＰ１をマスクするレジストマスクを形成し、ガードリング形成用の開口部のみはマスクせずに追加のイオン注入を行うことによってガードリングを形成することができる。
【００４９】
　イオン注入後、例えばアルゴン雰囲気中で半導体基板を１７００℃で１０分間加熱することで、注入されたイオンを活性化する。
【００５０】
　次に、図３に示す工程において、ＣＶＤ法によりエピタキシャル層１の一方の主面全面に厚さ５０ｎｍ程度の
シリコン酸化膜を形成することで、一次酸化膜１４を厚くして８０〜１２０ｎｍとするとともに、露出したウエル領域４上も覆う二次酸化膜１３を得る。この二次酸化膜１３が、後にゲート絶縁膜３となる
【００５１】
　次に、図４に示す工程において、二次酸化膜１３の全面に渡って、例えばＣＶＤ法により厚さ３００〜１０００ｎｍの多結晶シリコン膜１７（導電膜）を堆積する。この多結晶シリコン膜１７が、後にゲート電極７となる。
【００５２】
　次に、図５に示す工程において、多結晶シリコン膜１７上に写真製版工程によってソース領域５の形成のための開口パターンを有したレジストマスクをパターニングし、当該レジストマスクを用いて、多結晶シリコン膜１７および二次酸化膜１３をエッチングし、ソース領域５形成のための開口部ＯＰ２を形成する。
【００５３】
　そして、レジストマスクを除去した後、多結晶シリコン膜１７の上方から、Ｎ型不純物として例えば窒素（Ｎ）またはリン（Ｐ）のイオン注入を行い、開口部ＯＰ２を介してウエル領域４の表面内にソース領域５を形成する。
・・・（略）・・・
【００５６】
　次に、図７に示す工程において、シリコン酸化膜１８の全面に渡って、写真製版工程によってレジストマスクＲＭ１をパターニングする。レジストマスクＲＭ１は、コンタクト部１１に対応する部分が開口されたパターンを有しており、当該レジストマスクＲＭ１を用いて、シリコン酸化膜１８、多結晶シリコン膜１７および二次酸化膜１３をエッチングし、コンタクト部１１に対応した部分に開口部ＯＰ３を形成する。このエッチングにより、シリコン酸化膜１８、
多結晶シリコン膜１７および二次酸化膜１３は
ゲート電極７およびゲート絶縁膜３となる
【００５７】
　次に、レジストマスクＲＭ１を除去した後、図８に示す工程において、層間絶縁膜８の全面に渡ってＡｌ等の金属膜をスパッタ法または蒸着法によって形成し、その後にパターニング処理を行うことで、ソース電極９を形成する。ソース電極９は、開口部ＯＰ３内にも形成され、開口部ＯＰ３を埋め込むことで、ソース電極９とソース領域５およびウエル領域４がコンタクト部１１で電気的に接続される。
【００５８】
　この後、ドレイン領域２の他方の主面上にＡｌ等の金属膜をスパッタ法または蒸着法によって形成することでドレイン電極１３を形成し、図１に示されるＭＯＳＦＥＴ１００が完成する。
【００５９】
　　＜効果＞
　次に、図１に示したＭＯＳＦＥＴ１００の奏する効果について説明する。図２を用いて説明したように、ウエル領域４の製造工程においては、多段注入方式によりイオン注入を行い、各注入段階での注入イオン電流値（ドーズ量）を変化させることにより、深さ方向において不純物濃度のピーク値を有する不純物プロファイルを実現している。
・・・（略）・・・
【００６２】
　また、ゲート絶縁膜３の薄膜部３ａから厚膜部３ｂへと変化する膜厚変化領域１５は、ウエル領域４の上部に形成されるため、膜厚変化領域１５のゲート絶縁膜３内中の電界強度が緩和される。これにより、耐圧劣化や絶縁破壊等を防止し、耐電圧の向上、ひいては信頼性の向上が可能となる。」
　図１は、以下のとおりである。
２　引用発明
（１）上記１の段落【００３９】〜【００４１】、【００５０】,【００５６】の記載から、引用文献１の図１に示されたＭＯＳＦＥＴ１００のゲート絶縁膜３は、二次酸化膜１３からなるゲート酸化膜であるといえることは明らかである。
（２）上記１の段落【００１２】、【００１３】の記載から、段落【００３１】に記載の「ボディ領域２４」は、引用文献１の図１に示されたＭＯＳＦＥＴ１００の、「Ｐ型不純物」を含んだ「ウエル領域４」と同じ領域であることが明らかである。
（３）したがって、上記１からみて、引用文献１には、図１に示された「本発明に係る実施の形態のＭＯＳＦＥＴ１００」に関する、以下の発明が記載されている（以下「引用発明」という。）。
「縦型ＭＯＳ半導体装置（ＭＯＳＦＥＴ）１００であって、
　Ｎ型不純物を含んだ炭化珪素基板からなるドレイン領域２の一方の主面上に、エピタキシャル層１（ドリフト層）が形成され、エピタキシャル層１の上層部には、Ｐ型不純物を含んだ複数のウエル領域４が選択的に形成され、ウエル領域４の表面内には、Ｎ型不純物を含んだソース領域５が形成され、
　隣り合うウエル領域４のソース領域５間上に渡るように部分的に厚さの異なるゲート酸化膜３が形成され、
　ゲート酸化膜３は、ソース領域５の端縁部からウエル領域４の外縁にかけての部分の上部に相当する領域（第２の領域）が、薄膜部３ａとなっており、エピタキシャル層１の上部に相当する領域（第１の領域）が、厚膜部３ｂとなっており、薄膜部３ａと厚膜部３ｂとの間は曲率を有して緩やかに変化し、この薄膜部３ａから厚膜部３ｂへと変化する領域を膜厚変化領域１５（第３の領域）は、エピタキシャル層１のウエル領域４の側面に接する部分および、当該部分近傍のウエル領域４の上部に相当する領域であり、厚膜部３ｂが膜厚変化領域１５まで及ぶことで、そこでのゲート酸化膜３の厚さは薄膜部３ａよりも厚くなっており、
　膜厚変化領域１５は、ウエル領域４の上部に形成され、
　ゲート酸化膜３の上には、多結晶シリコン膜１７からなるゲート電極７が形成され、ゲート酸化膜３の直下のウエル領域４の表面内には、ＭＯＳＦＥＴ１００の動作時にチャネル部６が形成され、
　ソース領域５およびウエル領域４は、ソース電極９とコンタクト部１１で電気的に接続され、
  ドレイン領域２の他方の主面上には全面に渡ってドレイン電極１０が形成され、
  隣り合うウエル領域４間のゲート酸化膜３下方のエピタキシャル層１内の領域はＪＦＥＴ領域１２である、ＭＯＳＦＥＴ。」
３　引用文献２の記載
　引用文献２には、以下の事項が記載されている。
「【００１５】
（発明の概要）
本発明の実施形態によって、炭化ケイ素金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、ｎ型炭化ケイ素ドリフト層、ドリフト層内の離間されたｐ型炭化ケイ素領域を有し、またｐ型炭化ケイ素領域内のｎ型炭化ケイ素領域、ドリフト層上の酸化物層を有する炭化ケイ素ＭＯＳＦＥＴの製造方法とが提供される。またＭＯＳＦＥＴは、ｎ型炭化ケイ素領域のそれぞれからｎ型炭化ケイ素ドリフト層へ延びるｎ型の短絡チャネル（ｓｈｏｒｔｉｎｇ　ｃｈａｎｎｅｌ）を有する。」
「【００１９】
本発明のさらなる実施形態においては、ｎ型短絡チャネルは、ゼロボルトゲートバイアスが印加されたときにｎ型チャネルが自己空乏（ｓｅｌｆ　ｄｅｐｌｅｔｅｄ）領域となるように、ドープされている。本発明の特定の実施形態においては、短絡チャネルはシート電荷が約１０13ｃｍ-2未満である。たとえばｎ型短絡チャネルは、厚みが約３５００Åでキャリア濃度が約２×１０16ｃｍ-3の炭化ケイ素のエピタキシャル層のシート電荷に対応するシート電荷を有していても良い。また４Ｈポリタイプ炭化ケイ素における本発明の実施形態の場合、酸化物層とｎ型ドリフト層との間の界面は好ましくは、界面準位密度が、４Ｈポリタイプ炭化ケイ素の伝導帯エネルギーの約０．３〜約０．４ｅＶのエネルギー準位において、１０12ｅＶ-1ｃｍ-2未満である。」 
   
「【００４０】
図６に、本発明の実施形態によるＭＯＳＦＥＴを例示する。図６に示すように、本発明の特定の実施形態においては、低濃度ドープされた炭化ケイ素のｎ-ドリフト層１２が、炭化ケイ素のｎ+層１０の上にある。ｎ-ドリフト層１２は、炭化ケイ素の基板またはエピタキシャル層であっても良く、好ましくは４Ｈポリタイプ炭化ケイ素である。好ましくは、ｎ-ドリフト層１２は、キャリア濃度が約１０14から約１０17ｃｍ-3である。また、ｎ+層１０は、注入された層もしくは領域またはエピタキシャル層であっても良い。ｎ+層は好ましくは、キャリア濃度が約１０18から１０21ｃｍ-3である。
【００４１】
さらに図６に示すように、離間されたｐ型炭化ケイ素領域によってｎ-ドリフト層１２の中にｐ−ウェル２０が形成されている。ｐ−ウェル２０は好ましくは、Ａｌが注入され、少なくとも約１５００℃の温度でアニールされている。ｐ−ウェル２０は、キャリア濃度が約１×１０16から約２×１０19ｃｍ-3であっても良く、またｎ-ドリフト層１２内に約０．１μｍから約３μｍだけ延びていても良い。種々のｐ型ドーパントを用いても良いが、ボロンよりもＡｌがｐ−ウェル２０のドーパントとしては好ましい。と言うのは、ボロンは、１５００℃を超える温度でアニールしたときに数μｍに渡って拡散する傾向があるからである。そのため、ｐ−ウェル２０間の正確なギャップ（ＪＦＥＴ領域２１と言われることがある領域）を制御するのが難しくなる可能性がある。このギャップが大きすぎると、デバイスがブロッキング状態（ｂｌｏｃｋｉｎｇ　ｓｔａｔｅ）にあるときに、ゲート酸化物中の電界が高くなりすぎる可能性がある。しかしこのギャップが狭すぎると、ＪＦＥＴ領域２１の抵抗が非常に高くなる可能性がある。したがってギャップとしては、約１μｍから約１０μｍであることが好ましい。与えられたデバイスに対して用いる個々のギャップは、デバイスの好ましいブロッキング電圧およびオン状態の抵抗に依存し得る。
【００４２】
ｎ+炭化ケイ素領域２４および、随意にｐ+炭化ケイ素領域２２が、ｐ−ウェル２０内に配置されている。ｎ+炭化ケイ素領域２４は好ましくは、約０．５μｍから約５μｍだけ、ＪＦＥＴ領域２１に隣接するｐ−ウェル２０の縁から間隔を置いて配置されている。随意のｐ+炭化ケイ素領域２２は好ましくは、ｎ+炭化ケイ素領域２４に隣接し、かつｐ−ウェル２０の縁の反対側である。ｎ型炭化ケイ素の薄い層、たとえば窒素またはリンなどのｎ型不純物が所定のドーズだけドープされた層が、炭化ケイ素領域２４から、ゲート酸化物２８に隣接するｎ-ドリフト層１２のＪＦＥＴ領域へ延びて、短絡チャネル２６を形成している。短絡チャネル２６をｐ-ウェル内に注入して、ｐ−ウェルの活性化と一緒に少なくとも約１５００℃の温度で活性化しても良い。好ましくは、短絡チャネル２６はｐ−ウェル２０内部に、約０．０５μｍから約１μｍの深さまで延びている。短絡チャネル２６のドーピングは、図１０Ａ〜１０Ｃを参照して後述するように、層の深さ、ゲートコンタクト３２用材料の仕事関数、およびｐ−ウェル２０のドーピングに依存し得る。しかし一般的に、短絡チャネル２６は、シート電荷が約１０13ｃｍ-2未満であっても良い。またｐ−ウェル２０用のＡｌを注入した後に同じマスクを用いて短絡チャネル２６用のｎ型不純物を注入することによって、マスクを再位置合わせする必要性を回避して、短絡チャネル２６をｐ−ウェル２０に対して自己整合することが好ましい。前述したように、短絡チャネル２６はＪＦＥＴ領域内部に延びていないことが好ましい。と言うのは、このような層をＪＦＥＴ領域内部に延ばすと、デバイスがブロッキング状態にあるときに酸化物中の電界が増大する可能性があるからである。
【００４３】
ゲート酸化物２８は、少なくとも炭化ケイ素のｎ+領域２４間を延び、好ましくは、ＮＯまたはＮ2Ｏアニールによって熱成長させた酸化物か、酸化物／窒化物／酸化物（ＯＮＯ）（最初の酸化物は熱酸化物でその後にＮＯまたはＮ2Ｏアニールを行う）の何れかである。ゲートコンタクト材料は、好適であればどんなコンタクト材料であっても良いが、その高い仕事関数によりｐ型ポリシリコンが好ましい場合がある。ゲート酸化物２８の厚みは、ゲートコンタクト３２の材料の仕事関数に依存し得る。しかし一般的に、厚みとしては約１００Åから約５０００Åが好ましい。
【００４４】
また１つまたは複数のソースコンタクト３０およびドレインコンタクト３４が形成されている。ソースコンタクト３０は好ましくは、ニッケル（Ｎｉ）で形成され、ｐ+領域２２およびｎ+領域２４の両方に対してオーミックコンタクトを形成するように、約６００℃から約１０００℃、たとえば８２５℃でアニールしても良い。ドレインコンタクト３４も、Ｎｉまたは、ｎ型炭化ケイ素へのオーミックコンタクトの形成に対して好適な他のこのような材料であっても良い。」
「【００６６】
前述したように、本発明の実施形態によって、デバイスのＪＦＥＴ領域とｐ−ウェル２０を通ってｎ+領域２４との間の短絡チャネル２６および２６’が得られる。短絡チャネル２６および２６’を形成する際には、ｎ型不純物のドーズおよびエネルギーを好ましくは、ゼロゲートバイアスにおいてデバイスがノーマリオフとなるように制御する。こうすることは可能である。と言うのは、ｐｎ接合のビルトイン電圧、ゲート金属とＳｉＣとの間の仕事関数の差、酸化物および界面準位での正味の電荷から、浅いｎ型層の自己空乏が存在するからである。しかし埋め込まれたｐｎ接合によってｎ-層が完全に空乏することがないように、注意しなければならない。こうすることによって、薄い蓄積層の下にバルクチャネルが存在することが保証される。図１０Ａ〜１０Ｃに示すように、このバルクチャネルの幅は、ＭＯＳ界面に蓄積層が形成されるまで、正のゲートバイアスとともに増加する。この蓄積層は、表面粗さおよび表面電位の変動によって、不連続となる場合がある。
【００６７】
図１０Ａには、ゲートバイアスを全く印加しないときの短絡チャネル２６および２６’を例示する。図１０Ｂに示すように、バルクチャネル（正のゲートバイアスによって生成される）は、不連続な表面蓄積層領域をつなげており、その結果、滑らかな電流経路がＭＯＳＦＥＴのソースからドレインまで形成される。図１０Ｃに示すように、印加するゲートバイアスが大きくなるにつれて、バルクチャネルは最終的に蓄積層まで延びる。
【００６８】
すでに簡単に述べたように、より効果的な短絡チャネルを実現するために、高い仕事関数を有するゲート金属（たとえばｐ+ポリシリコン）およびより薄いゲート誘電体を用いることができる。高い仕事関数のゲート金属およびより薄いゲート誘電体によって、ゼロゲートバイアス時にＭＯＳゲートの下の電荷をより多く空乏させることができる。その結果、正ゲートバイアス時にバルクチャネルが有する自由キャリアは多くなる（図１０Ａ）。しかし短絡チャネルを設けるだけでは、非常に高い有効チャネル移動度を実現するには不十分である可能性がある。と言うのは、バルクチャネル内の自由電子の数が非常に限られているからである。しかし短絡チャネルとともに、表面状態密度の低減（好ましくは、４Ｈポリタイプ炭化ケイ素の伝導帯エネルギーの０．４ｅＶ以内において約１０12ｅｖ-1ｃｍ-2未満まで）を行ってキャリアの表面散乱を減らすことによって、非常に高い有効チャネル移動度を得ることができる。」
第５　対比 
　本願発明と引用発明とを対比すると、次のことがいえる。
（１）引用発明における「縦型ＭＯＳ半導体装置（ＭＯＳＦＥＴ）１００」、「ソース電極」、「ドレイン電極」は、それぞれ本願発明における「絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）」、「ソースコンタクト」、「ドレインコンタクト」に相当する。
（２）引用発明における「炭化珪素基板からなるドレイン領域２」と「エピタキシャル層１（ドリフト層）」を併せたものは、本願発明の「炭化ケイ素を含む半導体基体」に相当し、引用発明における「Ｐ型不純物を含んだ複数のウエル領域４」、「Ｎ型不純物を含んだソース領域５」は、それぞれ本願発明の「第１の型のドーパントをドープした、半導体基体の第１の体積部を備える第１のウェル領域」、「逆極性の第２の型のドーパントをドープした、半導体基体の第２の体積部を備える第２のウェル領域」に相当する。
　引用発明において、ソース領域５は、「ウエル領域４の表面内」に形成されたものであるから、そうすると、本願発明と引用発明とは、「半導体基体が、半導体基体の第１の側に配置され、かつ第１の型のドーパントをドープした、半導体基体の第１の体積部を備える第１のウェル領域を含み、半導体基体が、半導体基体の第１の側に配置され、かつ逆極性の第２の型のドーパントをドープした、半導体基体の第２の体積部を備える第２のウェル領域を含み、第２のウェル領域が、第１のウェル領域内に配置され」たものである点で一致する。
（３）引用発明において、「ソース領域５およびウエル領域４は、ソース電極９とコンタクト部１１で電気的に接続され」たものであるから、本願発明と引用発明とは、「第１のウェル領域及び第２のウェル領域がソースコンタクトと導電接続し」たものである点で一致する。
（４）本願発明における、「半導体基体及びゲートコンタクトと接続されたゲート酸化膜であって、ゲート酸化膜が、互いに異なる厚さ寸法を有する外側セクション及び内部セクションを含み、外側セクションが、半導体基体のドープ表面領域、第１のウェル領域及び第２のウェル領域上に配置されており、内部セクションが、半導体基体の第１のウェル領域及び接合ゲート型電界効果トランジスタ領域上に配置されて」いる「ゲート酸化膜」を備える点と、
　引用発明における、「隣り合うウエル領域４のソース領域５間上に渡るように部分的に厚さの異なるゲート酸化膜３が形成され、
　ゲート酸化膜３は、ソース領域５の端縁部からウエル領域４の外縁にかけての部分の上部に相当する領域（第２の領域）が、薄膜部３ａとなっており、エピタキシャル層１の上部に相当する領域（第１の領域）が、厚膜部３ｂとなっており、薄膜部３ａと厚膜部３ｂとの間は曲率を有して緩やかに変化し、この薄膜部３ａから厚膜部３ｂへと変化する領域を膜厚変化領域１５（第３の領域）は、エピタキシャル層１のウエル領域４の側面に接する部分および、当該部分近傍のウエル領域４の上部に相当する領域であり、厚膜部３ｂが膜厚変化領域１５まで及ぶことで、そこでのゲート酸化膜３の厚さは薄膜部３ａよりも厚くなっており、
　膜厚変化領域１５は、ウエル領域４の上部に形成され」、
「隣り合うウエル領域４間のゲート酸化膜３下方のエピタキシャル層１内の領域はＪＦＥＴ領域１２である」とを対比する。
　
ア　引用発明では、「隣り合うウエル領域４のソース領域５間上に渡るように部分的に厚さの異なるゲート酸化膜３が形成され、ゲート酸化膜３は、ソース領域５の端縁部からウエル領域４の外縁にかけての部分の上部に相当する領域（第２の領域）が、薄膜部３ａとなっており、エピタキシャル層１の上部に相当する領域（第１の領域）が、厚膜部３ｂとなって」いるから、本願発明と引用発明とは、「半導体基体及びゲートコンタクトと接続されたゲート酸化膜であって、ゲート酸化膜が、互いに異なる厚さ寸法を有する外側セクション及び内部セクション」を含む点で一致する。
イ　引用発明では、「ゲート酸化膜３は、ソース領域５の端縁部からウエル領域４の外縁にかけての部分の上部に相当する領域（第２の領域）が、薄膜部３ａとなっており、エピタキシャル層１の上部に相当する領域（第１の領域）が、厚膜部３ｂとなっており」、「膜厚変化領域１５は、ウエル領域４の上部に形成され」るから、ゲート酸化膜３の薄膜部３ａは、ウエル領域４及びソース領域５上に配置されており、ゲート酸化膜３の膜厚変化領域１５と厚膜部３ｂは、ウェル領域４及びＪＦＥＴ領域１２上に配置されているといえる。
　また、引用発明の「ＪＦＥＴ領域１２」は本願発明の「接合ゲート型電界効果トランジスタ領域」に相当する。
　したがって、引用発明の「ゲート酸化膜３の薄膜部３ａ」、「ゲート酸化膜の厚膜部３ｂ」と「膜厚変化領域１５」は、それぞれ本願発明のゲート酸化膜が含む「外側セクション」、「内部セクション」に相当し、本願発明と引用発明は、「外側セクションが、半導体基体の第１のウェル領域及び第２のウェル領域上に配置されており、内部セクションが、半導体基体の第１のウェル領域及び接合ゲート型電界効果トランジスタ領域上に配置されて」いる「ゲート酸化膜」を備える点で共通する。
（５）引用発明では、「ゲート酸化膜３の上には、多結晶シリコン膜１７からなるゲート電極７が形成され、ゲート酸化膜３の直下のウエル領域４の表面内には、ＭＯＳＦＥＴ１００の動作時にチャネル部６が形成され、ソース領域５およびウエル領域４は、ソース電極９とコンタクト部１１で電気的に接続され、ドレイン領域２の他方の主面上には全面に渡ってドレイン電極１０が形成され、隣り合うウエル領域４間のゲート酸化膜３下方のエピタキシャル層１内の領域はＪＦＥＴ領域１２である」から、本願発明と引用発明とは、「半導体基体が、ゲート信号がゲートコンタクトに印加されているときに第２のウェル領域及び接合ゲート型電界効果トランジスタ領域を通る、ソースコンタクトからドレインコンタクトへの導電チャネルを形成するように構成されている」点で一致する。
（６）したがって、本願発明と引用発明との一致点及び相違点は次のとおりである。
＜一致点＞
「ソースコンタクト及びドレインコンタクトと導電接続された炭化ケイ素を含む半導体基体であって、
　半導体基体が、半導体基体の第１の側に配置され、かつ第１の型のドーパントをドープした、半導体基体の第１の体積部を備える第１のウェル領域を含み、半導体基体が、半導体基体の第１の側に配置され、かつ逆極性の第２の型のドーパントをドープした、半導体基体の第２の体積部を備える第２のウェル領域を含み、第２のウェル領域が、第１のウェル領域内に配置され、第１のウェル領域及び第２のウェル領域がソースコンタクトと導電接続する半導体基体と、
　半導体基体及びゲートコンタクトと接続されたゲート酸化膜であって、ゲート酸化膜が、互いに異なる厚さ寸法を有する外側セクション及び内部セクションを含み、外側セクションが、半導体基体の第１のウェル領域及び第２のウェル領域上に配置されており、内部セクションが、半導体基体の第１のウェル領域及び接合ゲート型電界効果トランジスタ領域上に配置されており、半導体基体が、ゲート信号がゲートコンタクトに印加されているときに第２のウェル領域及び接合ゲート型電界効果トランジスタ領域を通る、ソースコンタクトからドレインコンタクトへの導電チャネルを形成するように構成されているゲート酸化膜と、
を備える、
　絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）素子。」
＜相違点＞
＜相違点１＞
　本願発明は、半導体基体が、「第１のウェル領域内であって第２のウェル領域外に配置されたドープ表面領域を有する」ものであり、ゲート酸化膜の「外側セクションが、半導体基体のドープ表面領域、第１のウェル領域及び第２のウェル領域上に配置されて」いるのに対し、引用発明は、ウエル領域４（本願発明の「第１のウェル領域」に相当。）内に配置されたドープ表面領域について特定されておらず、また、ゲート酸化膜３の薄膜部３ａ（本願発明の「外側セクション」に相当。）について、上記のような特定はなされていない点。
＜相違点２＞
　本願発明は、「ここで前記ゲートコンタクトが金属合金から選ばれる1種類以上の導電性材料から形成されるものである」のに対し、引用発明ではそのような特定はなされていない点。
第６　判断 
　上記相違点について、検討する。
（１）相違点１について
　引用文献２には、縦型炭化ケイ素金属酸化物半導体電界効果トランジスタにおいて、ｐ−ウェル２０内に、ｎ＋炭化ケイ素領域２４から、ゲート酸化物２８に隣接するｎ−ドリフト層１２のＪＦＥＴ領域へ延びて、短絡チャネル２６を形成している、ｎ型不純物が所定のドーズだけドープされた層を形成すること（段落【００４２】）、及び、ｎ型短絡チャネルは、ゼロボルトゲートバイアスが印加されたときにｎ型チャネルが自己空乏領域となるように、ドープされること（段落【００１９】）、短絡チャネルを形成する際には、ｎ型不純物のドーズおよびエネルギーを好ましくは、ゼロゲートバイアスにおいてデバイスがノーマリーオフとなるように制御することが可能である旨（段落【００６６】）が記載されている。
　引用発明と引用文献２に記載された技術は、縦型炭化ケイ素ＭＯＳＦＥＴの技術分野に属する点で共通するものであるから、引用発明において、引用文献２に記載のような短絡チャネルを採用することは当業者が容易になし得たことである。
　また、引用発明において、引用文献２に記載の技術的事項に基づき、短絡チャネルを採用するに際して、ゲート酸化膜の「外側セクションが、半導体基体のドープ表面領域、第１のウェル領域及び第２のウェル領域上に配置されて」おり、「内部セクションが、半導体基体の第１のウェル領域及び接合ゲート型電界効果トランジスタ領域上に配置されて」いるように構成することも、当業者であれば適宜なし得たことである。
（２）相違点２について
　縦型炭化ケイ素ＭＯＳＦＥＴにおいて、ゲートコンタクトを金属合金で形成することは周知技術であり、ゲートコンタクトを金属とシリコンの合金やＡｌ合金で形成することは、例えば、以下の周知例Ａ〜Ｃに記載されているように周知技術である。
　したがって、引用発明において、ゲート電極の材料を、上記周知技術に基づき、金属合金で形成されるものとすることは、当業者であれば適宜なし得たことである。
ア　周知例Ａ：特開２００９−３２９１９号公報（当審拒絶理由で周知技術を示す文献として引用された、上記第３に記載の「周知例４」。）
「【００４１】
　（実施の形態１）
　図１は、本発明の一実施の形態である実施の形態１におけるＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴを示す概略断面図である。図１を参照して、実施の形態１におけるＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴ（酸化膜電界効果トランジスタ）について説明する。
・・・（略）・・・
【００５０】
　
ゲート電極４０は
ゲート電極の素材には
Ｗ、Ｔｉ、Ｎｉ、Ｍｏ、Ｐｔなどの高融点金属
またはこれらの珪化物を採用することができる
・・・（略）・・・
【００５４】
　ドレイン電極７０は、ｎ＋ＳｉＣ基板１０においてｎ−ＳｉＣ層２０が形成される側とは反対側の主面に接触して形成されている。・・・（略）・・・」
イ　周知例Ｂ：特開２００４−７１７５０号公報
「【特許請求の範囲】
【請求項１】　高不純物濃度のＮ型炭化珪素基板の上に設けた低不純物濃度のＮ型炭化珪素層と、
　上記低不純物濃度のＮ型炭化珪素層の表面上に、互いに隣接させて設けた第１Ｐ型炭化珪素領域および第１の不純物濃度の第１Ｎ型炭化珪素領域と、
　上記第１Ｎ型炭化珪素領域とは離れた位置に、上記第１Ｐ型炭化珪素領域の表面から内部にわたって選択的に設けた第２の不純物濃度の第２Ｎ型炭化珪素領域と、
　上記第１Ｐ型炭化珪素領域と第２Ｎ型炭化珪素領域とを短絡する、金属または不純物が注入された多結晶シリコンと、
　上記第１Ｐ型炭化珪素領域の表面部分にゲート絶縁膜を介して設けたゲート電極と、
　上記第１Ｎ型炭化珪素領域と上記ゲート電極の下方の第１Ｐ型炭化珪素領域との間、あるいは上記第２Ｎ型炭化珪素領域とゲート電極の下方の第１Ｐ型炭化珪素領域との間の少なくとも一方に、第１Ｐ型炭化珪素領域の表面から内部にわたって選択的に設けた第３の不純物濃度の第３Ｎ型炭化珪素領域と、
　を備え、これらの各部が
縦型ＤＭＯＳ構造に構成されている
　ことを特徴とする
半導体装置
・・・（略）・・・
【請求項５】　
上記ゲート電極は
アルミニウムを含む合金
からなる
「【００４３】
　なお、上記の説明では、ゲート電極８をＰ＋ポリシリコンで形成するようにしたが、この
ゲート電極８を
アルミニウム合金
で形成してもよい
ウ　周知例Ｃ：特開２００５−１３６３８６号公報
「【００２９】
　　（第１の実施形態）
　図１は、本発明の第１の実施形態に係るＳｉＣ基板を用いた蓄積型ＭＩＳＦＥＴの構造を示す断面図である。図１には、部分的な断面構造しか開示されていないが、ＭＩＳＦＥＴの平面構造は、たとえば国際出願ＰＣＴ／ＪＰ０１／０７８１０号の図２又は図１０に開示されるような構造となっている。
・・・（略）・・・
【００３２】
　図１に示すように、この二重注入型ＭＩＳＦＥＴは、濃度が１×１０18ｃｍ-3以上のｎ型不純物（ドーパント）を含む低抵抗のＳｉＣ基板１と、ＳｉＣ基板１の主面上に設けられ、濃度が１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度のｎ型不純物がドープされている高抵抗ＳｉＣ層２と、高抵抗ＳｉＣ層２の表面部の一部に濃度が１×１０16ｃｍ-3から１×１０18ｃｍ-3のｐ型不純物をドープして形成されたｐウェル領域３と、ｐウェル領域３の一部に濃度が約１×１０19ｃｍ-3のｎ型不純物をドープして形成されたソース領域６と、ソース領域の直下方に位置するｐウェル領域３の一部に高濃度のｐ型不純物をドープして形成されたｐ+コンタクト領域１１と、ｐウェル領域３及び高抵抗ＳｉＣ層２に跨って形成された積層ドープ層構造を含むチャネル層５と、チャネル層５の表面上に設けられた熱酸化膜からなる，Ｖ族元素含有酸化物層であるゲート絶縁膜７と、ゲート絶縁膜７の上に設けられた
Ａｌ合金膜からなるゲート電極１０
ＳｉＣ基板１の裏面上に
形成されたドレイン電極９
（３）請求人の主張について
　請求人は、令和２年３月３日に提出した意見書の＜進歩性について＞において、「拒絶理由通知書においては、周知例１〜４において金属や金属合金を用いることが開示されているとしています。
　これに関して、周知例１はゲート電極がAlやMoであってもよいこと、・・・（略）・・・、周知例４はゲート電極としてW、Ti、Ni、Mo、Ptまたはこれ珪化物を用いてもよいこと、がそれぞれ記載されています。
　しかしながら、上記周知例のいずれもゲート電極に金属合金を用いることは何ら開示も示唆もされていません。
　したがって、引用文献１〜３と周知例１〜４の開示内容から当業者が本願補正後の請求項に係る発明に想到したであろうということはできず、よって本願補正後の請求項に係る発明は引用文献に対して進歩性を有するものと思料いたします。」と主張する。
　しかしながら、当審拒絶理由通知の「●理由３（進歩性）について」の「・請求項１〜２３」「・引用文献１〜３」の備考には、以下のように記載した。
「ウ　相違点２について検討する。
　縦型炭化ケイ素ＭＯＳＦＥＴにおいて、
ゲートコンタクトを
金属合金で形成することは周知技術であり
周知例４（段落【００５０】等を参照。
　したがって、
引用発明において、ゲート電極の材料を、周知技術に基づき、金属または金属合金で形成されるものとすることは、当業者であれば適宜なし得たことである
　また、本件の明細書の段落【００２３】には、「導電ゲートコンタクト２５０は、ゲート酸化膜２３４上に配置されている。ゲートコンタクト２５０は、１種類以上の導電性材料（金属、金属合金、及びポリシリコンなど）から形成されてもよいし、或いはこれを含んでもよい。」と記載されているものの、ゲートコンタクトを金属合金で形成したことによる効果に関する記載は見い出せない。
　そうすると、本件発明と引用発明との相違点２について、上記（２）で検討したとおり、「縦型炭化ケイ素ＭＯＳＦＥＴにおいて、ゲートコンタクトを金属合金で形成することは周知技術であり、ゲートコンタクトを金属とシリコンの合金やＡｌ合金で形成することは、例えば、上記の周知例Ａ〜Ｃに記載されているように周知技術である。
　したがって、引用発明において、ゲート電極の材料を、周知技術に基づき、金属合金で形成されるものとすることは、当業者であれば適宜なし得たことである」との判断のとおりである。
　よって、請求人の上記主張を採用することはできない。
（４）判断についてのまとめ
　以上のとおりであるから、引用発明において、引用文献２に記載された技術及び上記周知技術に基づいて、相違点１、２に係る本願発明の構成、それぞれを採用することは、当業者が容易になし得たことである。
　また、上記相違点１、２を総合的に勘案しても、本願発明は当業者が容易に発明をすることができたものと認められる。
　したがって、本願発明は、引用発明並びに引用文献２に記載された技術及び上記周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
第７　むすび
　以上のとおり、本願発明は、その優先日前に日本国内又は外国において、頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献１に記載された発明並びに引用文献２に記載された技術及び周知技術に基づいて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶するべきものである。
　よって、結論のとおり審決する。