(57)【要約】  シリコン基板と、シリコン基板上の第１ゲート絶縁膜、第１ゲート絶縁膜上の第１ゲート電極、及び第１ソース・ドレイン領域を有するＰチャネル型電界効果トランジスタと、シリコン基板上の第２ゲート絶縁膜、第２ゲート絶縁膜上の第２ゲート電極、及び第２ソース・ドレイン領域を有するＮチャネル型電界効果トランジスタとを備えた半導体装置であって、第１ゲート電極はその全体が金属Ｍのシリサイドで形成され、第２ゲート電極は、その上面を含む少なくとも上部に、前記金属Ｍと同種の金属のシリサイド領域を有し、このシリサイド領域の金属Ｍの濃度が第１ゲート電極のシリサイドの金属Ｍの濃度より低く、さらに第２ゲート電極上面を含む上部に、その下方部より高濃度の金属拡散抑制元素を含むバリア層領域を有する半導体装置。
2007055095.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上の第１ゲート絶縁膜、第１ゲート絶縁膜上の第１ゲート電極、及び第１ソース・ドレイン領域を有するＰチャネル型電界効果トランジスタと、
前記シリコン基板上の第２ゲート絶縁膜、第２ゲート絶縁膜上の第２ゲート電極、及び第２ソース・ドレイン領域を有するＮチャネル型電界効果トランジスタとを備えた半導体装置であって、
第１ゲート電極はその全体が金属Ｍのシリサイドで形成され、
第２ゲート電極は、その上面を含む少なくとも上部に、前記金属Ｍと同種の金属のシリサイド領域を有し、このシリサイド領域の金属Ｍの濃度が第１ゲート電極のシリサイドの金属Ｍの濃度より低く、さらに第２ゲート電極上面を含む上部に、その下方部より高濃度の金属拡散抑制元素を含むバリア層領域を有する半導体装置。
【請求項２】
前記金属拡散抑制元素が、窒素原子、フッ素原子および酸素原子からなる群より選ばれる元素である請求項１に記載の半導体装置。
【請求項３】
前記金属拡散抑制元素が窒素原子である請求項１に記載の半導体装置。
【請求項４】
前記バリア層領域は、基板に垂直方向の厚みが１〜１０ｎｍであり、前記金属拡散抑制元素の濃度が０．１〜１０原子％である請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記金属Ｍが、ニッケル、白金、パラジウム、コバルト及びバナジウムからなる群より選ばれる元素である請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
Ｎチャネル型電界効果トランジスタのゲート電極はその全体がシリサイドで形成されている請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
Ｐチャネル型電界効果トランジスタのゲート電極がＮｉｘＳｉ１−ｘ（０．５５≦ｘ＜１）で表されるシリサイドで形成され、Ｎチャネル型電界効果トランジスタのゲート電極がＮｉｘＳｉ１−ｘ（０＜ｘ＜０．５５）で表されるシリサイドで形成されている請求項１〜４のいずれかに記載の半導体装置。
【請求項８】
Ｐチャネル型電界効果トランジスタのゲート電極がＮｉ３Ｓｉ相を主成分とするシリサイドで形成され、Ｎチャネル型電界効果トランジスタのゲート電極がＮｉＳｉ相またはＮｉＳｉ２相を主成分とするシリサイドで形成されている請求項７に記載の半導体装置。
【請求項９】
Ｎチャネル型電界効果トランジスタのゲート電極は、基板に垂直方向の高さが、Ｐチャネル型電界効果トランジスタのゲート電極の基板に垂直方向の高さより低い請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
第１絶縁膜および第２絶縁膜は、ゲート電極と接する高誘電率絶縁膜を有する請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
第１絶縁膜および第２絶縁膜は、シリコン酸化膜またはシリコン酸窒化膜と、ゲート電極に接する高誘電率絶縁膜との積層構造を有する請求項１〜９のいずれかに記載の半導体装置。
【請求項１２】
前記高誘電率絶縁膜はハフニウムを含有する請求項１０又は１１に記載の半導体装置。
【請求項１３】
請求項１に記載の半導体装置の製造方法であって、
Ｐ型活性領域とＮ型活性領域を有するシリコン基板を用意する工程と、
前記シリコン基板上にゲート絶縁膜用の絶縁膜を形成する工程と、
前記絶縁膜上にゲート用シリコン膜を形成する工程と、
前記ゲート用シリコン膜を加工してゲートパターンを形成する工程と、
ソース・ドレイン領域を形成する工程と、
前記ゲートパターン上に金属膜を形成する工程と、
Ｎチャネル型電界効果型トランジスタを形成する領域の前記金属膜に選択的に金属拡散抑制元素を照射する工程と、
前記ゲートパターンをシリサイド化するための熱処理を行ってゲート電極を形成する工程と、
シリサイド化しなかった前記金属膜の余剰金属を除去する工程を有する半導体装置の製造方法。
【請求項１４】
前記金属拡散抑制元素が、窒素原子、フッ素原子および酸素原子からなる群より選ばれる元素である請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記金属拡散抑制元素が窒素原子である請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記金属膜が、ニッケル、白金、パラジウム、コバルト及びバナジウムからなる群より選ばれる金属の膜である請求項１３〜１５のいずれかに記載の半導体装置の製造方法。
【請求項１７】
前記金属拡散抑制元素の照射を、プラズマ照射法またはイオン注入法により行う請求項１３〜１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記金属膜の厚みを調整することにより、前記熱処理工程においてＮ型活性領域に形成されるシリサイドの金属濃度を制御し、前記金属拡散抑制元素の照射量を調整することにより、前記熱処理工程においてＰ型活性領域に形成されるシリサイドの金属濃度を制御する請求項１３〜１７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にゲート電極が金属シリサイドで形成されたＭＯＳ型電界効果トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）を備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発において、ゲート電極の空乏化による駆動電流の劣化が問題となっている。そのため、駆動能力の向上を目的として、従来の多結晶シリコンに代えて金属系材料を用いる技術、いわゆるメタルゲート技術が検討されている。【０００３】
一方、トランジスタの微細化に伴い、ゲート絶縁膜の薄膜化によるゲートリーク電流の増加が問題となっている。そのため、消費電力の低減を目的として、ゲート絶縁膜に高誘電率材料（Ｈｉｇｈ−ｋ材料）を用いて物理膜厚を厚くすることでゲートリーク電流を低減することが検討されている。【０００４】
メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、（１）メタルゲート電極を形成する際に、ゲート絶縁膜の劣化を引き起こさないこと、（２）Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を適切な値に設定可能であることが必要である。【０００５】
ＣＭＯＳトランジスタで±０．５ｅＶ以下のＶｔｈを実現するためには、Ｎ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以下、望ましくは４．４ｅＶ以下の材料を、Ｐ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以上、望ましくは４．８ｅＶ以上の材料をゲート電極に用いることが求められる。【０００６】
これらを実現する手段として、Ｎ型ＭＯＳＦＥＴのゲート電極およびＰ型ＭＯＳＦＥＴのゲート電極にそれぞれ最適な仕事関数を持った金属あるいは合金を用い、作り分けることでトランジスタのＶｔｈを制御する方法（デュアルメタルゲート技術）が提案されている。【０００７】
例えば、非特許文献１（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００２，ｐ．３５９）には、ＳｉＯ２上に形成したＴａとＲｕの仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶであり、この二つの電極間で０．８ｅＶの仕事関数変調が可能であると述べられている。【０００８】
しかしながら、デュアルメタルゲート技術は、異なる仕事関数を持った異種の金属あるいは合金からなるメタル層を基板上に作り分ける必要があるため、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのいずれか一方のゲート絶縁膜上に堆積されたメタル層をエッチング除去するプロセスが行われ、そのエッチング除去の際にゲート絶縁膜の品質が劣化し、結果、素子の特性や信頼性が損なわれるといった問題がある。【０００９】
一方、多結晶シリコンの電極パターンをＮｉで完全にシリサイド化して得られるシリサイドゲート電極に関する技術が提案されている。この技術では、ＣＭＯＳのソース・ドレイン拡散領域の不純物活性化のための高温熱処理を行った後に、多結晶シリコンの電極パターンをサリサイドプロセスによってシリサイド化をすることができる。このため、従来のＣＭＯＳプロセスと整合性が高く、また、デュアルメタルゲート技術のようにゲート絶縁膜上に堆積した膜をエッチング除去する必要がないためゲート絶縁膜へのダメージを防止できる。【００１０】
特に、非特許文献２（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００４，ｐ．９１）には、ゲート絶縁膜としてＨｆＳｉＯＮ高誘電率膜を用い、ゲート電極に完全にシリサイド化されたＮｉシリサイド電極を用いたＭＯＳＦＥＴにおいて、結晶相の形成を利用してＮｉシリサイドの組成を制御することにより、トランジスタの広範囲な実効仕事関数の制御が可能であることが開示されている。そして、Ｎｉ３Ｓｉ相、ＮｉＳｉ相およびＮｉＳｉ２相の形成を利用して、±０．３ＶのＶｔｈを実現可能であることが記載されている。
【発明の開示】
【００１１】
本発明の目的は、上記背景技術に鑑み、高性能で信頼性に優れた半導体装置およびその簡便な製造方法を提供することにある。
【００１２】
本発明によれば、以下の半導体装置およびその製造方法が提供される。
【００１３】
（１）シリコン基板と、
前記シリコン基板上の第１ゲート絶縁膜、第１ゲート絶縁膜上の第１ゲート電極、及び第１ソース・ドレイン領域を有するＰチャネル型電界効果トランジスタと、
前記シリコン基板上の第２ゲート絶縁膜、第２ゲート絶縁膜上の第２ゲート電極、及び第２ソース・ドレイン領域を有するＮチャネル型電界効果トランジスタとを備えた半導体装置であって、
第１ゲート電極はその全体が金属Ｍのシリサイドで形成され、
第２ゲート電極は、その上面を含む少なくとも上部に、前記金属Ｍと同種の金属のシリサイド領域を有し、このシリサイド領域の金属Ｍの濃度が第１ゲート電極のシリサイドの金属Ｍの濃度より低く、さらに第２ゲート電極上面を含む上部に、その下方部より高濃度の金属拡散抑制元素を含むバリア層領域を有する半導体装置。
【００１４】
（２）前記金属拡散抑制元素が、窒素原子、フッ素原子および酸素原子からなる群より選ばれる元素である１項に記載の半導体装置。
【００１５】
（３）前記金属拡散抑制元素が窒素原子である１項に記載の半導体装置。
【００１６】
（４）前記バリア層領域は、基板に垂直方向の厚みが１〜１０ｎｍであり、前記金属拡散抑制元素の濃度が０．１〜１０原子％である１項〜３項のいずれかに記載の半導体装置。
【００１７】
（５）前記金属Ｍが、ニッケル、白金、パラジウム、コバルト及びバナジウムからなる群より選ばれる元素である１項〜４項のいずれかに記載の半導体装置。
【００１８】
（６）Ｎチャネル型電界効果トランジスタのゲート電極はその全体がシリサイドで形成されている１項〜５項のいずれかに記載の半導体装置。
【００１９】
（７）Ｐチャネル型電界効果トランジスタのゲート電極がＮｉｘＳｉ１−ｘ（０．５５≦ｘ＜１）で表されるシリサイドで形成され、Ｎチャネル型電界効果トランジスタのゲート電極がＮｉｘＳｉ１−ｘ（０＜ｘ＜０．５５）で表されるシリサイドで形成されている１項〜４項のいずれかに記載の半導体装置。
【００２０】
（８）Ｐチャネル型電界効果トランジスタのゲート電極がＮｉ３Ｓｉ相を主成分とするシリサイドで形成され、Ｎチャネル型電界効果トランジスタのゲート電極がＮｉＳｉ相またはＮｉＳｉ２相を主成分とするシリサイドで形成されている７項に記載の半導体装置。
【００２１】
（９）Ｎチャネル型電界効果トランジスタのゲート電極は、基板に垂直方向の高さが、Ｐチャネル型電界効果トランジスタのゲート電極の基板に垂直方向の高さより低い１項〜８項のいずれかに記載の半導体装置。
【００２２】
（１０）第１絶縁膜および第２絶縁膜は、ゲート電極と接する高誘電率絶縁膜を有する１項〜９項のいずれかに記載の半導体装置。
【００２３】
（１１）第１絶縁膜および第２絶縁膜は、シリコン酸化膜またはシリコン酸窒化膜と、ゲート電極に接する高誘電率絶縁膜との積層構造を有する１項〜９項のいずれかに記載の半導体装置。
【００２４】
（１２）前記高誘電率絶縁膜はハフニウムを含有する１０項又は１１項に記載の半導体装置。
【００２５】
（１３）前記１項に記載の半導体装置の製造方法であって、
Ｐ型活性領域とＮ型活性領域を有するシリコン基板を用意する工程と、
前記シリコン基板上にゲート絶縁膜用の絶縁膜を形成する工程と、
前記絶縁膜上にゲート用シリコン膜を形成する工程と、
前記ゲート用シリコン膜を加工してゲートパターンを形成する工程と、
ソース・ドレイン領域を形成する工程と、
前記ゲートパターン上に金属膜を形成する工程と、
Ｎチャネル型電界効果型トランジスタを形成する領域の前記金属膜に選択的に金属拡散抑制元素を照射する工程と、
前記ゲートパターンをシリサイド化するための熱処理を行ってゲート電極を形成する工程と、
シリサイド化しなかった前記金属膜の余剰金属を除去する工程を有する半導体装置の製造方法。
【００２６】
（１４）前記金属拡散抑制元素が、窒素原子、フッ素原子および酸素原子からなる群より選ばれる元素である１３項に記載の半導体装置の製造方法。
【００２７】
（１５）前記金属拡散抑制元素が窒素原子である１３項に記載の半導体装置の製造方法。
【００２８】
（１６）前記金属膜が、ニッケル、白金、パラジウム、コバルト及びバナジウムからなる群より選ばれる金属の膜である１３項〜１５項のいずれかに記載の半導体装置の製造方法。
【００２９】
（１７）前記金属拡散抑制元素の照射を、プラズマ照射法またはイオン注入法により行う１３項〜１６項のいずれかに記載の半導体装置の製造方法。
【００３０】
（１８）前記金属膜の厚みを調整することにより、前記熱処理工程においてＮ型活性領域に形成されるシリサイドの金属濃度を制御し、前記金属拡散抑制元素の照射量を調整することにより、前記熱処理工程においてＰ型活性領域に形成されるシリサイドの金属濃度を制御する１３項〜１７項のいずれかに記載の半導体装置の製造方法。
【００３１】
本明細書において「高誘電率（Ｈｉｇｈ−ｋ）絶縁膜」とは、一般にゲート絶縁膜として従来用いられていた二酸化ケイ素（ＳｉＯ２）からなる絶縁膜と区別する意味において用いられるものであり、二酸化ケイ素の誘電率よりも誘電率が高いことを意味し、その具体的数値が限定されるものではない。
【００３２】
また、本明細書において、ゲート電極の「実効仕事関数」とは、一般にＣＶ測定によるフラットバンド電圧より求められるものであり、ゲート電極本来の仕事関数の他に、絶縁膜中の固定電荷、界面に形成される双極子、フェルミレベルピンニング等の影響を受ける。ゲート電極を構成する材料本来の「仕事関数」とは区別される。
【００３３】
また、本明細書において、「ＭＯＳ」（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とは、導電体、絶縁体、半導体の積層構造を意味し、導電体が金属単体、絶縁体が二酸化ケイ素に限定されるものではない。
【００３４】
本発明によれば、高性能で信頼性に優れた半導体装置およびその簡便な製造方法を提供することができる。
【図面の簡単な説明】
【００３５】
【図１】窒素プラズマ照射時間に対するシリサイド領域の厚みの変化を示す図である。
【図２】シリサイド化による厚み方向（深さ方向）の組成分布を示す図である（図２（ａ）は窒素プラズマ照射を行わなかった場合、図２（ｂ）は窒素プラズマ照射を行った場合を示す）。
【図３ａ】本発明に係る半導体装置の製造方法を示す工程断面図である。
【図３ｂ】本発明に係る半導体装置の製造方法を示す工程断面図である。
【図３ｃ】本発明に係る半導体装置の製造方法を示す工程断面図である。
【図３ｄ】本発明に係る半導体装置の製造方法を示す工程断面図である。
【図３ｅ】本発明に係る半導体装置の製造方法を示す工程断面図である。
【図３ｆ】本発明に係る半導体装置の製造方法を示す工程断面図である。
【図３ｇ】本発明に係る半導体装置の製造方法を示す工程断面図である。
【図３ｈ】本発明に係る半導体装置の製造方法を示す工程断面図である。
【発明を実施するための最良の形態】
【００３６】
本発明は、Ｐチャネル型電界効果トランジスタ（以下「ＰＭＯＳ」）及びＮチャネル型電界効果トランジスタ（以下「ＮＭＯＳ」）を備えた半導体装置、特にＣＭＯＳデバイスに好適なものである。本発明の半導体装置は、ＰＭＯＳのゲート電極とＮＭＯＳのゲート電極に、同種の金属を含有し且つ互いに異なる組成のシリサイドが用いられ、ＰＭＯＳ及びＮＭＯＳのしきい値電圧（Ｖｔｈ）が適切な値に制御されている。【００３７】
本発明の主な特徴は、上記半導体装置において、ＮＭＯＳのゲート電極が、その上面を含む上部に金属拡散抑制元素を含むバリア層領域を有することにある。このバリア層領域を有することによって、ゲート電極とコンタクト配線との界面反応による組成変動を抑制することができ、しきい値電圧の変動を抑えることができる。半導体装置の高密度化によってチャネル部とコンタクト部が近接し、また微細化によってゲートサイズ（特に高さ）が小さくなると、この界面反応による組成変化がしきい値電圧に影響を与えやすくなる。本発明は、このような高密化、微細化された半導体装置において特に効果的である。【００３８】
しきい値電圧制御のために、ＮＭＯＳのゲート電極に用いられるシリサイドの金属濃度を、ＰＭＯＳのゲート電極より低く設定した場合、あるいはＮＭＯＳのゲート電極を、金属濃度の低いシリサイド領域とゲート用シリコン材料からなる導電性シリコン領域により形成した場合、金属濃度の低いシリサイドやゲート用シリコンは、前記界面反応により組成が変動しやすく、これに応じてしきい値電圧が変動しやすい。そのため、金属濃度の低いシリサイドが形成されるＮＭＯＳのゲート電極にバリア層領域を設けることが効果的である。また、ゲート電極のシリサイドをゲート用シリコンのシリサイド化によって形成する場合は、金属濃度の高いシリサイドからなるＰＭＯＳのゲート電極は、金属量が多いためその高さ（基板に垂直方向の長さ）が大きくなり、一方、金属濃度の低いシリサイドからなるＮＭＯＳのゲート電極は、金属量が少ないためその高さが相対的に小さくなる。このような高さの低いＮＭＯＳのゲート電極は、ＰＭＯＳのゲート電極に比べて、前記界面反応による組成変動がしきい値電圧に影響を与えやすい。この観点からも、ＮＭＯＳのゲート電極にバリア層領域を設けることが効果的である。さらに、ＮＭＯＳのゲート電極にバリア層領域を有する構成は、本発明の下記の製造方法によって容易に形成することができる。【００３９】
本発明の製造方法の主な特徴は、ゲート用シリコン材料からなるゲートパターン上に金属膜を形成し、シリサイド化のための熱処理を行って、シリサイド領域を有するゲート電極を形成する工程において、金属膜のＮＭＯＳ領域部分に選択的に金属拡散抑制元素を照射し、その後にシリサイド化のための熱処理を行うことにある。【００４０】
金属膜のＮＭＯＳ領域部分に照射された金属拡散抑制元素は、熱処理中にバリア層領域を形成し、金属膜からゲート用シリコン及び形成したシリサイドへの金属原子の拡散を抑制することができる。この拡散抑制効果を、金属拡散抑制元素の照射量（例えば照射時間）により調整することで、ＮＭＯＳ領域のシリサイドの組成や厚みを制御することができる。一方、金属拡散抑制元素が照射されていないＰＭＯＳ領域では、金属膜の厚みに応じて、ＮＭＯＳ領域に比べて多量の金属原子がゲート用シリコン及び形成したシリサイドへ拡散し、シリサイド化反応が行われる。このように本発明の製造方法によれば、ＰＭＯＳ領域においては金属膜の厚みを調整することによりＰＭＯＳゲートのシリサイド組成を制御し、ＮＭＯＳ領域においては、金属拡散抑制元素の照射量を調整することによりＮＭＯＳゲートのシリサイド組成を制御することができ、すなわちＮＭＯＳ領域とＰＭＯＳ領域のシリサイド組成を独立に制御することができるため、所望のしきい値電圧に制御された高性能の半導体装置を簡便に製造することができる。また、前述のバリア層領域をＮＭＯＳのゲート電極上部に形成することができるため、歩留まりよく、信頼性の高い半導体装置を製造することができる。【００４１】
図１及び図２に、金属拡散抑制元素として窒素原子（Ｎ）を用い、シリサイド化用の金属としてニッケル（Ｎｉ）を用いてシリサイド化を行った場合の測定結果を示す。図１は、窒素プラズマ照射時間に対するシリサイド膜の厚み（基板に垂直方向の長さ）の変化を示す。図２は、シリサイド化による深さ方向（基板に垂直方向）の組成分布を示し、図２（ａ）は窒素プラズマ照射を行わなかった場合、図２（ｂ）は窒素プラズマ照射を行った場合（照射時間：１０分）を示す。組成分布の測定はＳＩＭＳ分析（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により行った。また、シリサイド化は次のようにして行った。シリコン基板上にシリコン酸化膜（厚み９０ｎｍ）、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜（厚み１５０ｎｍ）及びＮｉ膜（厚み９０ｎｍ）をこの順に形成した。次に、窒素雰囲気下（窒素圧力０．８Ｐａ）、ＲＦパワー４００Ｗで、１０秒から１０分間、Ｎｉ膜上に窒素プラズマ照射を行った。次に、２８０℃で１８分２０秒間の熱処理を行った。【００４２】
図１から明らかなように、窒素プラズマ照射の時間により、シリサイド膜厚を制御できることがわかる。また、この結果は、Ｎｉ領域からシリサイド領域および多結晶シリコン領域へのニッケル原子の拡散量を制御できることを示している。【００４３】
図２（ａ）及び図２（ｂ）から、窒素プラズマ照射を行った場合のＮｉ領域とシリサイド領域との界面（ゲート電極上面に相当）付近のシリサイド領域には、窒素プラズマ照射を行わない場合に比べて高濃度の窒素を含有する窒化領域が存在していることがわかる。この窒化領域が、バリア層領域として機能し、Ｎｉ領域からシリサイド領域および多結晶シリコン領域へのニッケル原子の拡散を抑制していると考えられる。【００４４】
以上に説明した本発明の半導体装置に好適なゲート絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、高誘電率絶縁膜、シリコン酸化膜もしくはシリコン酸窒化膜とその上に積層された高誘電率絶縁膜とを含む積層膜を挙げることができる。リーク電流の抑制による待機電力の低減、物理膜厚の確保による信頼性の向上、シリサイド電極との組み合わせによるしきい値電圧の制御の点から、高誘電率絶縁膜またはこれを含む積層膜を用いることが好ましい。【００４５】
高誘電率絶縁膜は、二酸化シリコン（ＳｉＯ２）の比誘電率（３．９）より大きな比誘電率をもつ材料からなり、その材料としては、金属酸化物、金属シリケート、窒素が導入された金属酸化物、窒素が導入された金属シリケートが挙げられる。結晶化が抑えられ、信頼性が向上する点から、窒素が導入されたものが好ましい。高誘電率材料中の金属元素としては、膜の耐熱性および膜中の固定電荷抑制の観点から、ハフニウム（Ｈｆ）またはジルコニウム（Ｚｒ）が好ましく、Ｈｆが特に好ましい。このような高誘電体率材料としては、Ｈｆ又はＺｒとＳｉとを含む金属酸化物、この金属酸化物にさらに窒素を含む金属酸窒化物が好ましく、ＨｆＳｉＯ、ＨｆＳｉＯＮがより好ましく、ＨｆＳｉＯＮが特に好ましい。【００４６】
高誘電率絶縁膜は、ゲート電極と接するように設けられることが好ましい。ゲート電極とこれに接する高誘電率絶縁膜との組み合わせにより、トランジスタのしきい値電圧を広範囲に制御できる。このとき、シリコン基板とゲート絶縁膜との界面の界面準位を減らし、高誘電率絶縁膜中の固定電荷の影響をより小さくするため、高誘電率絶縁膜とシリコン基板界面にシリコン酸化膜もしくはシリコン酸窒化膜を設けてもよい。【００４７】
高誘電率絶縁膜は、膜中の金属元素Ｍｉ（例えばＨｆ）とＳｉとの原子数比Ｍｉ／（Ｍｉ＋Ｓｉ）が０．３以上０．７以下であることが好ましい。この比が０．３以上であるとデバイス動作時に高誘電率絶縁膜中を流れるリーク電流を効果的に抑えることができ、消費電力をより十分に低減することができる。一方、この比が０．７以下であると、高誘電率絶縁膜の耐熱性を確保でき、デバイスの製造プロセス中における高誘電率絶縁膜の結晶化が抑えられ、ゲート絶縁膜としての性能劣化を抑えることができる。【００４８】
本発明におけるゲート電極は、しきい値電圧の制御や導電性の向上の点から、シリサイド領域を有する。ゲート電極内の空乏化を防止し、駆動性能を向上する点から、ゲート絶縁膜に接する領域を含む全体がシリサイドで形成されていることが好ましい。特に、しきい値電圧の制御、駆動性能の向上の点から、少なくともＰＭＯＳのゲート電極はその全体がシリサイドで形成されていることが好ましい。ＮＭＯＳのゲート電極も、同様に、その全体がシリサイドで形成されていることが好ましいが、ゲート電極の上面を含む上層部がシリサイドで形成され、ゲート絶縁膜と接する下層部が導電性が付与されたゲート用シリコン材料で形成された構成をとってもよい。ゲート電極下層部がゲート用シリコン材料で形成されていることにより、シリサイドで形成されている場合に比べて、ゲート絶縁膜の信頼性を高めることができる。このゲート用シリコン材料としては、多結晶シリコンや非晶質シリコン、あるいはこれらの積層体が挙げられ、不純物の導入により導電性を付与することができる。ＮＭＯＳのゲート電極上面を含むゲート電極上層部に形成されるシリサイド層領域の厚み（基板に垂直方向の長さ）は、しきい値電圧制御、導電性の観点から、１０ｎｍ以上であることが好ましく、２０ｎｍ以上であることがより好ましく、一方、５０ｎｍ以下が好ましく、３０ｎｍ以下がより好ましい。ＮＭＯＳのゲート絶縁膜に接するゲート電極下層部に設けられる多結晶シリコン層領域の厚みは、十分な効果を得る点から、２０ｎｍ以上であることが好ましく、３０ｎｍ以上がより好ましく、しきい値電圧制御、導電性の観点から１５０ｎｍ以下であることが好ましく、１００ｎｍ以下が好ましい。【００４９】
本発明におけるＮＭＯＳのゲート電極は、さらに、その上面を含む上層部に、その下方部より高濃度の金属拡散抑制元素を含むバリア層領域を有する。【００５０】
このバリア層領域の厚み（基板に垂直方向の長さ）は、バリア層領域の十分な形成効果を得る点から１ｎｍ以上が好ましく、３ｎｍ以上がより好ましい。また、導電性および製造コストの観点から１０ｎｍ以下が好ましく、８ｎｍ以下がより好ましい。このバリア層領域は、金属拡散抑制元素の濃度が０．１〜１０原子％の範囲にあることが好ましく、１〜１０原子％がより好ましく、１〜８原子％がさらに好ましい。バリア層領域の形成効果、導電性および製造コストの観点から、この濃度範囲にあることが好ましい。このバリア層領域は、ゲート電極の全体がシリサイドで形成されている場合はシリサイド領域内にあるが、ゲート電極の上層部のみがシリサイドで形成されている場合であっても、導電性および製造コストの点からシリサイド領域内にあることが好ましい。【００５１】
金属拡散抑制元素としては、窒素原子（Ｎ）、フッ素原子（Ｆ）、酸素原子（Ｏ）が挙げられ、これらの中でも、金属拡散抑制効果および素子の製造上の観点から窒素原子が好ましい。【００５２】
ゲート電極を構成するシリサイドの金属は、サリサイド技術によりシリサイドを形成し得る金属を用いることができ、例えば、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、バナジウム（Ｖ）が挙げられる。これらの中でもＮｉが好ましい。Ｎｉは、比較的低温（３５０〜５００℃の範囲）で、ゲート電極全体を完全にシリサイド化できる。そのため、ソース・ドレイン領域のコンタクト領域に形成されている金属シリサイドの抵抗値の増大を抑えることができる。また、Ｎｉは、このような温度範囲で、Ｓｉの濃度が高い結晶相とＮｉの濃度が高い結晶相の両方を形成できる。さらに、ゲート電極を形成するためのシリサイド化において自己整合的に組成が決定され、その組成が安定し、プロセスのバラツキを抑えることができる。【００５３】
ゲート電極を構成するシリサイドとして好適なニッケルシリサイドは、ＰＭＯＳにおいては、ＮｉｘＳｉ１−ｘ（０．５５≦ｘ＜１）で表される組成を持つことが好ましく、さらに０．６＜ｘ＜０．８を満たすことがより好ましく、０．７＜ｘ＜０．８を満たすことが特に好ましい。一方、ＮＭＯＳでは、ＮｉｘＳｉ１−ｘ（０＜ｘ＜０．５５）で表される組成を持つことが好ましく、さらに、０．３＜ｘ＜０．５５を満たすことがより好ましく、０．３＜ｘ＜０．３５若しくは０．４５＜ｘ＜０．５５を満たすことが特に好ましい。すなわち、ＰＭＯＳのシリサイドは、Ｎｉ３Ｓｉ相を主成分とすることが好ましく、ＮＭＯＳのシリサイドは、ＮｉＳｉ相もしくはＮｉＳｉ２相を主成分とすることが好ましい。ニッケルシリサイドの結晶相は、主として、ＮｉＳｉ２、ＮｉＳｉ、Ｎｉ３Ｓｉ２、Ｎｉ２Ｓｉ、Ｎｉ３Ｓｉに分類され、これらの混合物も形成可能である。特に、Ｎｉ３Ｓｉ相、ＮｉＳｉ相、ＮｉＳｉ２相は、自己整合的に組成が決定され容易に形成することができ、またその組成が安定し、プロセスのバラツキを抑えることができる。ＨｆＳｉＯＮ膜上のニッケルシリサイドの実効仕事関数は、Ｎｉ３Ｓｉでは約４．８ｅＶ、ＮｉＳｉでは約４．５ｅＶ、ＮｉＳｉ２では約４．４ｅＶであるため、Ｎｉ３ＳｉをＰＭＯＳに、ＮｉＳｉ又はＮｉＳｉ２をＮＭＯＳに適用することが好ましい。【００５４】
本発明は、ゲート電極の高さ（基板に垂直方向の長さ）が２００ｎｍ以下、さらには１５０ｎｍ以下、特に１００ｎｍ以下の微細な半導体装置に好適である。一方、動作性能の確保、製造精度の観点から、ゲート電極の高さは３０ｎｍ以上が好ましく、４０ｎｍ以上がより好ましい。また、ゲート長は、例えば１０〜１００ｎｍの範囲に設定することができる。【００５５】
次に、本発明の好適な実施形態について図面を用いてさらに説明する。【００５６】
図３ａ〜図３ｈは、本発明の半導体装置の製造方法を示す模式的な工程断面図である。【００５７】
まず、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術により形成された素子分離領域２、並びにＰ型活性領域およびＮ型活性領域を有するシリコン基板１を用意する。【００５８】
次に、このシリコン基板表面にゲート絶縁膜３を形成する。本実施形態のゲート絶縁膜は、シリコン酸化膜およびＨｆＳｉＯＮ膜から形成されている。このＨｆＳｉＯＮ膜は、ゲート絶縁膜中において、Ｈｆ濃度が深さ方向（基板に垂直方向）に変化していて、ゲート電極とゲート絶縁膜との界面付近におけるＨｆの濃度が最も高く、シリコン基板側へ向かって濃度が低くなり、ＨｆＳｉＯＮ膜中の平均Ｈｆ原子数比Ｈｆ／（Ｈｆ＋Ｓｉ）が０．５である領域である。シリコン酸化膜は、ゲート絶縁膜中において、シリコン基板とゲート絶縁膜との界面付近のシリコン熱酸化膜（ＳｉＯ２膜）の領域である。このようなゲート絶縁膜は次のようにして形成することができる。まず、厚み２ｎｍのシリコン熱酸化膜を形成し、次いで厚み０．５ｎｍのハフニウム（Ｈｆ）膜をロングスロースパッタ法で堆積する。次に、酸素中で５００℃１分、続いて窒素中で８００℃３０秒の２段階の熱処理を行って、シリコン基板に接する領域にＳｉＯ２膜が残るように、Ｈｆを下地のシリコン熱酸化膜中へ固相拡散させることによりＨｆＳｉＯ膜を形成する。その後、ＮＨ３雰囲気中９００℃１０分の窒化アニールを行って厚み約２ｎｍのＨｆＳｉＯＮ膜を得ることができる。【００５９】
次に、ゲート絶縁膜上に、厚み６０ｎｍの多結晶シリコン膜１０をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積し、次いで厚み２０ｎｍのマスク用のシリコン酸化膜１１を形成する。この多結晶シリコン膜に代えて、非晶質シリコン膜、あるいは多結晶シリコン膜と非晶質シリコン膜との積層膜を用いることができる。【００６０】
次に、シリコン基板上の積層膜（ゲート絶縁膜３、多結晶シリコン膜１０、シリコン酸化膜１１）を、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いてゲートパターンに加工する。続いて、ＮＭＯＳ領域とＰＭＯＳ領域の一方をマスクして他方の領域について、このゲートパターンをマスクとしてイオン注入を行い、エクステンション拡散領域４を自己整合的に形成する。この工程をＮＭＯＳ領域とＰＭＯＳ領域についてそれぞれ実施する。【００６１】
次に、ＣＶＤ法によりゲートパターンを覆うようにシリコン酸化膜を堆積し、その後エッチバックすることによってゲート側壁７を形成する。次いで、ＮＭＯＳ領域とＰＭＯＳ領域の一方をマスクして他方の領域について、再度イオン注入を行い、ソース・ドレイン拡散領域５を形成する。この工程をＮＭＯＳ領域とＰＭＯＳ領域についてそれぞれ実施する。ソース・ドレイン拡散領域は、後に熱処理を行って活性化される。【００６２】
以上の工程により、図３ａに示す構造を得ることができる。【００６３】
次に、ニッケル膜をスパッタにより全面に堆積し、次いで図３ｂに示すように、サリサイド技術により、ゲートパターン、ゲート側壁および素子分離領域をマスクとして、ソース・ドレイン拡散領域のみにニッケルシリサイド層６を形成する。本実施形態では、このニッケルシリサイド層６として、コンタクト抵抗を最も低くすることができるニッケルモノシリサイド（ＮｉＳｉ）層を形成する。このＮｉモノシリサイド層の代わりにＣｏシリサイド層やＴｉシリサイド層を形成してもよい。【００６４】
次に、ＣＶＤ法によって、ゲートパターンを埋め込むように、シリコン酸化膜からなる層間絶縁膜８を形成する。次いで、図３ｃに示すように、この層間絶縁膜８をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術によってその表面を平坦化する。【００６５】
次に、層間絶縁膜のエッチバックを行うとともに、ゲートパターン上層のシリコン酸化膜１１を除去して、多結晶シリコン膜１０を露出させる。次いで、図３ｄに示すように、ゲート電極パターンの多結晶シリコン膜１０をシリサイド化するための金属膜１２を全面に形成する。本実施形態では、金属膜１２としてニッケル膜を形成する。【００６６】
この金属膜の厚みは、後のシリサイド化のための熱処理によって少なくともＰＭＯＳ領域の多結晶シリコン膜１０の全体がシリサイド化される膜厚に設定する。金属膜として、ニッケル膜を形成した場合は、ＰＭＯＳ領域のゲート電極を構成するシリサイドがＮｉｘＳｉ１−ｘ（０．５５≦ｘ＜１）で表される組成を有し、好ましくは０．６＜ｘ＜０．８を満たす組成、より好ましくは０．７＜ｘ＜０．８を満たす組成、さらにはＮｉ３Ｓｉ相を主成分とする組成となるように膜厚を設定することが好ましい。Ｎｉ３Ｓｉ相は、シリサイド化のためのニッケル膜の厚みｔ１と、ゲートパターンの多結晶シリコン膜の厚みＴとの比がｔ１／Ｔ≧１．６の範囲に設定することにより容易に形成することができる。多結晶シリコン膜１０の厚みを６０ｎｍとした本実施形態においては、金属膜１２の厚みを１００ｎｍ以上、例えば１２０ｎｍに設定することができる。【００６７】
次に、図３ｅに示すように、リソグラフィー技術を用いてＰＭＯＳ領域にマスク１３を設け、ＮＭＯＳ領域のみを露出させる。次いで、金属拡散抑制元素を全面に照射して、露出したＮＭＯＳ領域の金属膜中に導入する。本実施形態では、窒素プラズマ照射を行う。プラズマ照射に代えてイオン注入により金属拡散抑制元素の導入を行ってもよい。このとき、金属拡散抑制元素が金属膜１２を貫通し、多結晶シリコン膜１０に達しないように、すなわち金属膜内に留まるように照射条件を調節する。また、照射時の雰囲気は、金属の酸化を防止する観点から、不活性雰囲気下で行うことが好ましく、窒素雰囲気で行うことがより好ましい。図１を用いて説明したように、金属拡散抑制元素の照射時間によって、後の熱処理によるシリサイド化の程度を調整することができる。シリサイド化のための熱処理において、シリサイド化領域が所定の厚みになるように、また所定のシリサイド組成になるように照射時間を設定する。この照射時間の調整により、ＰＭＯＳ領域において前述の組成を持つシリサイドを形成できる一方で、ＮＭＯＳ領域の多結晶シリコン膜１０の全体をシリサイド化し、そのシリサイド組成をＮｉｘＳｉ１−ｘ（０＜ｘ＜０．５５）にすることができ、さらに０．３＜ｘ＜０．５５を満たす組成、特に０．３＜ｘ＜０．３５若しくは０．４５＜ｘ＜０．５５を満たす組成、すなわちＮｉＳｉ相もしくはＮｉＳｉ２相を主成分とする組成にすることができる。金属拡散抑制元素の照射時間を長くすることによって、それに応じてニッケルの拡散量を減らすことができるため、シリサイドの金属濃度を減らすことができ、また、ゲート電極に接する下層部領域をシリサイド化しないで、多結晶シリコン領域を残すこともできる。多結晶シリコン領域を残す場合は、例えば金属膜の形成前に多結晶シリコン膜のＮＭＯＳ領域部分に不純物を導入して導電性を付与しておく。【００６８】
次に、マスク１３を除去した後、シリサイド化のための熱処理を行って、多結晶シリコン膜１０をシリサイド化して、ＮＭＯＳのゲート電極１０１及びＰＭＯＳのゲート電極１０２を形成する（図３ｆ）。この熱処理は、金属膜１２の酸化を防ぐため不活性雰囲気中で行うことが好ましい。さらにこの熱処理は、少なくともＰＭＯＳ領域の多結晶シリコン膜１０をゲート絶縁膜に達する領域までその全体をシリサイド化するために十分な拡散速度が得られ、かつソース・ドレイン拡散領域５に形成されているシリサイド層６が高抵抗にならない温度で行う必要がある。本実施形態では、ソース・ドレイン拡散領域５に形成されているシリサイド層６のシリサイドと、ゲートパターンに形成するシリサイドがともにニッケルシリサイドであるため、熱処理条件を窒素ガス雰囲気中３５０〜５００℃で１〜２０分間に設定することができ、例えば４００℃で２〜５分に設定することができる。ソース・ドレイン拡散領域５に形成されているシリサイド層６がＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容できる。【００６９】
次に、図３ｇに示すように、この熱処理においてシリサイド化反応しなかった余剰の金属膜１２をウェットエッチングにより除去する。金属膜１２がニッケル膜の場合は、硫酸と過酸化水素水の混合溶液を用いることにより、ゲート電極にダメージを与えることなく容易にニッケル膜を除去することができる。【００７０】
次に、図３ｈに示すように、層間絶縁膜１４を形成し、ＣＭＰにより平坦化を行った後、通常の方法に従ってコンタクト配線の形成工程を実施する。以降、通常のプロセスに従って所望の半導体装置を形成することができる。【００７１】
本実施形態では、シリサイド化のための熱処理工程において、ＰＭＯＳ領域では、ゲート電極に接する領域までシリサイド化が進行する。このとき、金属膜１２の厚みに応じて金属供給量を変えることができるため、金属膜の厚みの調整よってシリサイドの組成を制御することができる。一方、ＮＭＯＳ領域では、図２を用いて説明したように、金属膜１２へ照射された金属拡散抑制元素（Ｎ）と金属膜の金属元素（Ｎｉ）とシリコン（Ｓｉ）を含むバリア層領域１０３が、金属膜とゲート電極の界面付近に形成される。このバリア層領域１０３は、金属膜１２から多結晶シリコン膜１０及び形成したシリサイド領域への金属の拡散を抑制し、照射時間に応じてその程度を調整することができるため、ＮＭＯＳ領域のシリサイド組成を制御することができる。【００７２】
上記実施形態の製造方法によれば、ＮＭＯＳのゲート電極１０１は、その上面を含む上層部にバリア層領域１０３を有し、その下部のシリサイド層がＮｉＳｉ単一相（Ｎｉ／（Ｎｉ＋Ｓｉ）原子数比が約０．５）からなり、一方、ＰＭＯＳのゲート電極１０２がＮｉ３Ｓｉ単一相（Ｎｉ／（Ｎｉ＋Ｓｉ）原子数比が約０．７５）からなる構造を形成することができる。ＮＭＯＳのゲート電極をＮｉＳｉ相に代えてＮｉＳｉ２相で形成する場合は、照射時間を長くしてＮｉ拡散量を抑え、且つシリサイド化温度を制御して、ＮｉＳｉ２相が形成されやすい条件に設定すればよい。【００７３】
なお、図３ｆ及び図３ｇでは、ＮＭＯＳ領域において、ゲート絶縁膜に接する領域までシリサイド化が行われているが、ゲート絶縁膜に接する領域付近がシリサイド化されずに多結晶シリコン領域として残すこともできる。シリサイドの組成は、Ｘ線回折（ＸＲＤ）法およびラザフォード後方散乱（ＲＢＳ）法により測定することができる。【００７４】
また、上記の実施形態の構成において、ゲート絶縁膜がシリコン酸化膜やシリコン窒化膜、あるいはこれらの積層膜からなり、ゲート電極に導電型不純物（Ｂ、Ｐ、Ａｓ、Ｓｂ等）がドープされた構成をとってもよい。このようなゲート電極は、多結晶シリコン膜に不純物をドープした後にシリサイド化を行うことにより形成できる。この不純物の導入によって実効仕事関数の調整を行うことができる。
【図１】
2007055095.tif 000003
【図２】
2007055095.tif 000004
【図３ａ】
2007055095.tif 000005
【図３ｂ】
2007055095.tif 000006
【図３ｃ】
2007055095.tif 000007
【図３ｄ】
2007055095.tif 000008
【図３ｅ】
2007055095.tif 000009
【図３ｆ】
2007055095.tif 000010
【図３ｇ】
2007055095.tif 000011
【図３ｈ】
2007055095.tif 000012
【国際調査報告】
2007055095.tif 000013
2007055095.tif 000014
2007055095.tif 000015
2007055095.tif 000016