(57)【要約】本シフトレジスタは、部分表示可能な表示装置に設けられるシフトレジスタであって、部分表示時にシフトレジスタの動作を途中で止めるためのシフト停止回路を中途段に備えるとともに、該中途段以外の段に、上記シフト停止回路と同一構成を有する回路が、信号経路とはなるものの信号処理を行わないように設けられている。これにより、本シフトレジスタを用いた表示装置において、その表示品位を高めることが可能となる。【特許請求の範囲】
【請求項１】
部分表示可能な表示装置に設けられるシフトレジスタであって、
部分表示時にシフトレジスタの動作を途中で止めるためのシフト停止回路を中途段に備えるとともに、該中途段以外の段に、上記シフト停止回路と同一構成を有する回路が、信号経路とはなるものの信号処理を行わないように設けられていることを特徴とするシフトレジスタ。
【請求項２】
部分表示可能な表示装置に設けられるシフトレジスタであって、
部分表示時にシフトレジスタの動作を途中から開始するためのシフト開始回路を中途段に備えるとともに、該中途段以外の所定段に、上記シフト開始回路と同一構成を有する回路が、信号経路とはなるものの信号処理を行わないように設けられていることを特徴とするシフトレジスタ。
【請求項３】
シフトレジスタの各段にシフト方向を選択する選択回路を含み、双方向シフトが可能であることを特徴とする請求項１または２記載のシフトレジスタ。
【請求項４】
上記シフトレジスタの各段がセットリセット型フリップフロップを含んで構成されていることを特徴とする請求項１または２記載のシフトレジスタ。
【請求項５】
表示装置の駆動回路に設けられるシフトレジスタであって、
所定段に、各段での信号負荷を均一化する負荷調整用回路が設けられていることを特徴とするシフトレジスタ。
【請求項６】
上記負荷調整用回路は、信号経路とはなるものの信号処理を行わないように設けられていることを特徴とする請求項５記載のシフトレジスタ。
【請求項７】
上記所定段以外の段に、上記負荷調整用回路と同一構成でもって所定の信号処理を行う信号処理回路が設けられていることを特徴とする請求項６記載のシフトレジスタ。
【請求項８】
請求項１〜７のいずれか１項に記載のシフトレジスタを備えたことを特徴とする表示装置の駆動回路。
【請求項９】
請求項８記載の表示装置の駆動回路を備えたことを特徴とする表示装置。
【請求項１０】
複数のシフトレジスタ回路を備え、各シフトレジスタ回路がシフトレジスタの各段を構成する表示装置の駆動回路であって、
シフトレジスタの所定段に所定の信号処理を行う信号処理回路を備える一方、この所定段以外の段に、上記信号処理回路と同一構成を有する回路が、信号経路となるものの上記信号処理を行わないように設けられていることを特徴とする表示装置の駆動回路。
【請求項１１】
上記信号処理回路は、シフトレジスタ回路内において、部分表示時にシフトレジスタの動作を途中で止めるシフト停止回路として機能することを特徴とする請求項１０記載の表示装置の駆動回路。
【請求項１２】
上記信号処理回路は、シフトレジスタ回路内においてスイッチ回路として機能することを特徴とする請求項１０記載の表示装置の駆動回路。
【請求項１３】
上記信号処理回路は論理回路であることを特徴とする請求項１１記載の表示装置の駆動回路。
【請求項１４】
請求項１０記載の表示装置の駆動回路を備えたことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、液晶表示装置等の表示装置を駆動する回路、特にそのシフトレジスタに関する。
【背景技術】
【０００２】  図２５は従来のアクティブマトリクス表示装置の構成を示す回路図である。同図に示されるように、当該アクティブマトリクス表示装置は横長画面に行列配置された画素（ＰＸＬ）群を含んでいる。画素群の各行にはゲート線２０１が接続している。これらゲート線群には垂直ドライバ（垂直駆動回路）２０２が接続されている。一方画素群の各列にはデータ線２０３が接続されている。また、画素群にビデオ信号（画像信号）Ｖｓｉｇを供給する信号線２０４が配設されている。信号線４と各データ線２０３はサンプリングスイッチＳＷによって接続されている。これらサンプリングスイッチ群は水平ドライバ２０５を介して水平シフトレジスタ（ＳＲ）の制御により順次開閉動作する。【０００３】  横長画面の画素列はノーマル表示に割り当てられる所定領域とワイド表示に含まれる拡張領域に区分されている。該所定領域はＬ＋１番目の画素列からＭ番目の画素列までを含んでいる。一方拡張領域は１番目からＬ番目の画素列とＭ＋１番目からＮ番目の画素列を含んでいる。また、水平シフトレジスタ（ＳＲ）は、該所定領域の画素列に対応する所定段部（ＳＲＢ）及び該拡張領域の画素列に対応する拡張段部（ＳＲＡ，ＳＲＣ）に分割されている。ワイド表示時、該水平シフトレジスタの所定段部（ＳＲＢ）及び拡張段部（ＳＲＡ，ＳＲＣ）はシリアルに連結して一体化し、サンプリングスイッチ群の全体を順次開閉動作させる。ノーマル表示時、該水平シフトレジスタの拡張段部（ＳＲＡ，ＳＲＣ）は所定段部（ＳＲＢ）から切り離され、サンプリングスイッチ群のうち該所定領域に属する部分のみを順次開閉動作させる。【０００４】  この従来の構成では、水平シフトレジスタは拡張前段部ＳＲＡと、所定中段部ＳＲＢと、拡張後段部ＳＲＣとに三分割されている。拡張前段部ＳＲＡの入力端子には第１ゲート回路Ｇ０が接続されている。拡張前段部ＳＲＡと所定中段部ＳＲＢの出入力端子間には第２ゲート回路Ｇ１が介在している。さらに、所定中段部ＳＲＢと拡張後段部ＳＲＣの出入力端子間には第３ゲート回路Ｇ２が介在している。これらのゲート回路Ｇ０，Ｇ１，Ｇ２を制御信号ＣＴＬ０，ＣＴＬ１，ＣＴＬ２により切り換え制御して水平シフトレジスタの連結一体化及び切り離しを選択的に行う。なお、先頭の第１ゲート回路Ｇ０にはシフトレジスタに対するスタート信号ＳＴが供給される。【０００５】  かかる構成において、ワイド表示時には全ての制御信号ＣＴＬ０，ＣＴＬ１，ＣＴＬ２は外部制御回路によりローレベルにセットされる。なお、場合によってはＣＴＬ０，ＣＴＬ１，ＣＴＬ２を共通の制御ラインから供給しても良い。ワイド表示時、ＣＴＬ０がローレベルにセットされると、第１ゲート回路Ｇ０に入力されたスタート信号ＳＴは水平シフトレジスタの拡張前段部ＳＲＡに供給される。ＳＲＡは所定のクロック信号に同期してスタート信号ＳＴを順次転送し、水平ドライバ２０５を介して１列目ないしＬ列目に対応するサンプリングスイッチＳＷを順次開く。この結果、信号線２０４から供給されたビデオ信号Ｖｓｉｇは１列目ないしＬ列目の画素列に対応するデータ線２０３にサンプリングされる。次に、拡張前段部ＳＲＡからの出力信号は所定中段部ＳＲＢの入力端���に供給される。ＳＲＢも同様に信号転送を順次行ない、対応するＬ＋１番目ないしＭ番目の画素列を駆動制御する。ＳＲＢからの出力信号は拡張後段部ＳＲＣに入力される。ＳＲＣは同様に信号転送を行ない対応するＭ＋１番目ないしＮ番目の画素列を順次駆動制御する。以上の動作により、１番目ないしＮ番目の全ての画素列が順次駆動され、ワイド表示が行なわれる。【０００６】  一方、ノーマル表示時、第１ゲート回路Ｇ０に入力されたスタート信号ＳＴは第２ゲート回路Ｇ１に入力される。このため、水平シフトレジスタの拡張前段部ＳＲＡは切り離された状態となる。従って、スタート信号ＳＴは所定中段部ＳＲＢの入力端子に供給される。ＳＲＢはスタート信号ＳＴを順次転送し、水平ドライバ２０５及びスイッチング素子ＳＷを介して、対応する第Ｌ＋１番目ないしＭ番目の画素列を駆動する。ＳＲＢからの出力信号は第３ゲート回路Ｇ２を通過できない。この為、拡張後段部ＳＲＣは切り離された状態となる。このように、ノーマル表示時ＳＲＢのみが信号転送動作を行う。【０００７】  この従来の構成によれば、フリップフロップの多段接続からなる水平シフトレジスタを、所定段部と拡張段部に分割する。所定段部はノーマル表示に対応しており、拡張段部はワイド表示を行う際の拡張領域に対応している。所定段部及び拡張段部はゲート回路により接続されている。ワイド表示ではゲート回路を介して所定段部及び拡張段部をシリアルに連結して一体化する一方、ノーマル表示では拡張段部を所定段部から切り離す。この様に、分割された水平シフトレジスタにゲート回路を付加するという簡略的な構成により、ワイド表示とノーマル表示の切り換えが実現できる。
【特許文献１】日本国公開特許公報「特開平７−２０８１６公報（公開日；１９９５年１月２４日）」
【発明の開示】
【０００８】  しかしながら、従来の構成では、シフトレジスタを、拡張前段部ＳＲＡ、所定中段部ＳＲＢおよび拡張後段部ＳＲＣの３分割し、ノーマル表示の際にはＳＲＡおよびＳＲＣを切り離し、ＳＲＢのみを動作させる。このため、ＳＲＢの端部でシフトを止める必要があり、したがって、ＳＲＢの端（シフトレジスタ全体では中間部）に他段とは異なる特別な段を設けることになる。このようにシフトレジスタの端部以外の部分（中間部）に異なる構成の段を設けると、負荷にばらつきが発生し、位相ずれ等の信号不良が発生する。この結果、表示品位が低下してしまう。
【０００９】  本発明は上記課題に鑑みてなされたものであり、その目的は、高品位表示を実現しうる表示装置駆動回路用のシフトレジスタを提供する点にある。
【００１０】  本発明の表示装置のシフトレジスタは、上記課題を解決するために、部分表示可能な表示装置に設けられるシフトレジスタであって、部分表示時にシフトレジスタの動作を途中で止めるためのシフト停止回路を中途段に備えるとともに、該中途段以外の段に、上記シフト停止回路と同一構成を有する回路が、信号経路とはなるものの信号処理を行わないように設けられていることを特徴としている。なお、部分表示時には、表示部に非表示領域と表示領域とが作成される。中途段とはこの表示部に対応する段である。
【００１１】  上記構成によれば、シフト停止回路が設けられる中途段以外の各段にも、上記シフト停止回路と同一構成を有する回路が、信号経路とはなるものの信号処理を行わないように設けられている。このようにシフトレジスタの各段の構成を等しくすることで、各段の信号負荷が均一化され、段間の信号遅延のずれ（位相ずれ）を大幅に低減させることができる。これにより、各段間の信号遅延のずれによって起こる信号不良を抑制することができ、高品位表示が実現できる。
【００１２】  本発明の表示装置のシフトレジスタは、上記課題を解決するために、部分表示可能な表示装置に設けられるシフトレジスタであって、部分表示時にシフトレジスタの動作を途中から開始するためのシフト開始回路を中途段に備えるとともに、該中途段以外の所定段に、上記シフト開始回路と同一構成を有する回路が、信号経路とはなるものの信号処理を行わないように設けられていることを特徴としている。
【００１３】  上記構成によれば、シフト開始回路が設けられる中途段以外の各段にも、上記シフト開始回路と同一構成を有する回路が、信号経路とはなるものの信号処理を行わないように設けられている。したがって、各段における信号負荷が均一化され、各段における信号遅延のずれ（位相ずれ）を大幅に低減させることができる。これにより、各段間の信号遅延のずれによって起こる信号不良を抑制することができ、高品位表示が実現できる。
【００１４】  本シフトレジスタにおいては、シフトレジスタの各段にシフト方向を選択する選択回路を含み、双方向シフトが可能であることが好ましい。なお、上記シフト開始回路や上記シフト停止回路がシフト方向を選択する機能を有し、これらが上記選択回路の一部となるような構成であっても構わない。
【００１５】  本シフトレジスタにおいては、上記シフトレジスタの各段がセットリセット型フリップフロップを含んで構成されていても構わない。
【００１６】  本発明の表示装置のシフトレジスタは、表示装置の駆動回路に設けられるシフトレジスタであって、所定段に、各段での信号負荷を均一化する負荷調整用回路が設けられていることを特徴としている。
【００１７】  上記構成によれば、負荷調整用回路によって各段における信号負荷が均一化され、各段における信号遅延のずれ（位相ずれ）を大幅に低減させることができる。これにより、各段間の信号遅延のずれによって起こる信号不良を抑制することができ、高品位表示が実現できる。
【００１８】  上記シフトレジスタにおいては、上記負荷調整用回路は、信号経路とはなるものの信号処理を行わないように設けられる構成とすることもできる。
【００１９】  上記シフトレジスタにおいては、上記所定段以外の段に、上記負荷調整用回路と同一構成でもって所定の信号処理を行う信号処理回路が設けられる構成とすることもできる。
【００２０】  本発明の表示装置の駆動回路は、上記シフトレジスタを備えることを特徴とする。
【００２１】  本発明の表示装置は、上記表示装置の駆動回路を備えることを特徴とする。
【００２２】  以上のように、本発明のシフトレジスタは、シフト停止回路が設けられる中途段以外の各段にも、上記シフト停止回路と同一構成を有する回路が、信号経路とはなるものの信号処理を行わないように設けられている。このようにシフトレジスタの各段の構成を等しくすることで、各段の信号負荷が均一化され、段間の信号遅延のずれ（位相ずれ）を大幅に低減させることができる。これにより、各段間の信号遅延のずれによって起こる信号不良を抑制することができ、高品位表示が実現できる。
【図面の簡単な説明】
【００２３】
【図１】本実施の形態に係るシフトレジスタの一部（シフトレジスタ回路）の構成を示す回路図である。
【図２】本表示装置の一部の構成を示す回路図である。
【図３】本表示装置の一部の構成を示す回路図である。
【図４】実施の形態１に係る表示装置の構成を示す回路図である。
【図５（ａ）】図１に示すシフトレジスタ回路の動作を示すタイミングチャートである。
【図５（ｂ）】図１に示すシフトレジスタ回路の動作を示すタイミングチャートである。
【図５（ｃ）】図１に示すシフトレジスタ回路の動作を示すタイミングチャートである。
【図５（ｄ）】図１に示すシフトレジスタ回路の動作を示すタイミングチャートである。
【図５（ｅ）】図１に示すシフトレジスタ回路の動作を示すタイミングチャートである。
【図６】シフトレジスタ回路の構成を示す回路図である。
【図７（ａ）】図６に示すシフトレジスタ回路の動作を示すタイミングチャートである。
【図７（ｂ）】図６に示すシフトレジスタ回路の動作を示すタイミングチャートである。
【図８】シフトレジスタ回路の構成を示す回路図である。
【図９（ａ）】図８のシフトレジスタ回路の動作を示すタイミングチャートである。
【図９（ｂ）】図８のシフトレジスタ回路の動作を示すタイミングチャートである。
【図１０（ａ）】図８のシフトレジスタ回路の動作を示すタイミングチャートである。
【図１０（ｂ）】図８のシフトレジスタ回路の動作を示すタイミングチャートである。
【図１１】シフトレジスタ回路の構成を示す回路図である。
【図１２（ａ）】図１１のシフトレジスタ回路の動作を示すタイミングチャートである。
【図１２（ｂ）】図１１のシフトレジスタ回路の動作を示すタイミングチャートである。
【図１３】シフトレジスタの動作（ワイド表示時）を示すタイミングチャートである。
【図１４】シフトレジスタの動作（部分表示時）を示すタイミングチャートである。
【図１５（ａ）】各表示モードおよびシフト方向を設定する論理回路図である。
【図１５（ｂ）】図１５（ａ）に示す論理回路の真理表である。
【図１６】ＳＲ−ＦＦ（セットリセット型フリップフロップ）の構成を示す回路図である。
【図１７】レベルシフタの構成を示す回路図である。
【図１８（ａ）】レベルシフタと代替可能なスイッチ回路の構成を示す回路図である。
【図１８（ｂ）】図１８（ａ）に示すスイッチ回路の動作を示すタイミングチャートである。
【図１９】シフトレジスタ回路に設けられるスイッチの構成を示す回路図である。
【図２０（ａ）】ディレイ回路の構成を示す回路図である。
【図２０（ｂ）】ディレイ回路の構成を示す回路図である。
【図２１（ａ）】バッファ回路の構成を示す回路図である。
【図２１（ｂ）】バッファ回路の構成を示す回路図である。
【図２２（ａ）】図２０（ａ）および図２０（ｂ）に示すディレイ回路の動作を示すタイミングチャートである。
【図２２（ｂ）】図２０（ａ）および図２０（ｂ）に示すディレイ回路の動作を示すタイミングチャートである。
【図２３（ａ）】サンプリング回路の構成を示す回路図である。
【図２３（ｂ）】図２３（ａ）に示すサンプリング回路の一部を示す回路図である。
【図２４】マスク用スイッチ回路の構成を示す回路図である。
【図２５】従来の表示装置の構成を示す回路図である。
【符号の説明】
【００２４】  １  表示装置
２  シフトレジスタ
３  バッファ回路部
４  ディレイ回路部
５  ワイド時表示部（マスク部）
６  通常表示部
７  ダミー画素部
８  サンプリング回路部
９  マスク用スイッチ回路部
３０〜３２  スイッチ
５５  ＮＡＮＤ
３５  レベルシフタ
３６  ＮＯＲ
７７  スイッチ
ＳＲ  シフトレジスタ回路
ＤＬ  ディレイ回路
Ｂｕ  バッファ回路
ＳＭ  サンプリング回路
Ｓ  出力ライン
Ｌ２  プリチャージライン
Ｌ３  映像ライン
【発明を実施するための最良の形態】
【００２５】  本発明に係る実施の形態の一例を説明すれば以下のとおりである。図２〜図４は、本実施の形態に係る表示装置１の構成を示す回路図である。なお、図２・３セットで図４に対応する。各図に示されるように、本表示装置１（例えば、液晶表示装置）は、シフトレジスタ２、ディレイ回路部４、バッファ回路部３、サンプリング回路部８およびマスク用スイッチ回路部９を含むソースドライバと、出力ラインＳ（Ｓｄ３、Ｓ１〜Ｓ３０７およびＳｄ４）、通常表示部６、ワイド時表示部（マスク部）５ａ・５ｂおよびダミー画素部７ａ・７ｂを含む表示部とを備える。なお、図４では各部の構成およびそれらの接続関係を省略記載している。【００２６】  シフトレジスタ２は複数のシフトレジスタ段（端から順に、ダミー段ＳＲｄ１〜ＳＲｄ３、ＳＲ１〜ＳＲ３０７およびダミー段ＳＲｄ４〜ＳＲｄ６）を備え、ディレイ回路部４は複数のディレイ回路（端から順にＤＬｄ３、ＤＬ１〜ＤＬ３０７およびＤＬｄ４）を備え、バッファ回路部３は複数のバッファ回路（端から順にＢｕｄ３、Ｂｕ１〜Ｂｕ３０７およびＢｕｄ４）を備え、サンプリング回路部８は複数のサンプリング回路（端から順にＳＭｄ３、ＳＭ１〜ＳＭ３０７およびＳＭｄ４）を備え、マスク用スイッチ回路部９は、複数のマスク用スイッチ回路（端から順にＢＬｄ３、ＢＬ１〜ＢＬ３０７およびＢＬｄ４）を備える。なお、シフトレジスタ回路ＳＲは、複数のスイッチＳＷ、ＳＲ−ＦＦ（セットリセット型フリップフロップ）およびレベルシフタを備える。【００２７】  さらに本表示装置１は、入力用のラインとして、Ｌ２（ＰＶＩＤ）、Ｌ３（ＶＩＤ）、Ｌ４（ＭＶＩＤ）およびＬ５（ＡＳＰＥ）と、ＳＳＰＢ、ＷＲ、ＷＬ、ＮＲ、ＮＬ、ＩＮＩ、ＬＲ、ＣＫおよびＣＫＢの各ラインとを備える。ここで、ＳＳＰＢ、ＷＲ、ＷＬ、ＮＲ、ＮＬ、ＩＮＩ、ＬＲは回路の駆動動作電圧のＨｉｇｈとＬｏｗの電位で入力される信号であり、また、ＣＫ、ＣＫＢは回路の駆動動作電圧のＨｉｇｈとＬｏｗの電位差より振幅が小さいため、レベルシフタによって回路の駆動動作電圧までレベルシフトされる必要がある信号である。【００２８】  図１５（ａ）は、ＡＳＰＥおよびＬＲ（入力）と、ＷＬ・ＷＲ・ＮＬ・ＮＲ（出力）との関係を示す論理回路であり、同（ｂ）はその真理表である。図１５（ａ）および図１５（ｂ）に示されるように、ＡＳＰＥ（ＡＳＰＥＣ）が「Ｈ」でＬＲが「Ｈ」のときは、ＷＬのみ「Ｈ」となり、残りのＷＲ・ＮＬ・ＮＲは「Ｌ」である。ＡＳＰＥが「Ｈ」でＬＲが「Ｌ」のときは、ＷＲのみ「Ｈ」となり、残りのＷＬ・ＮＬ・ＮＲは「Ｌ」である。ＡＳＰＥが「Ｌ」でＬＲが「Ｈ」のときは、ＮＬのみ「Ｈ」となり、残りのＷＬ・ＷＲ・ＮＲは「Ｌ」である。ＡＳＰＥが「Ｌ」でＬＲが「Ｌ」のときは、ＮＲのみ「Ｈ」となり、残りのＷＲ・ＷＬ・ＮＬは「Ｌ」である。【００２９】  シフトレジスタ回路ＳＲに設けられるセットリセット型フリップフロップ（ＳＲ−ＦＦ）は、例えば図１６に示す回路で構成され、ＳＢに「Ｌ」が入力されると、出力Ｑは「Ｈ（アクティブ）」、ＱＢは「Ｌ（アクティブ）」となり、リセットＲに「Ｈ」が入力されると、出力Ｑは「Ｌ」、出力ＱＢは「Ｈ」となる。【００３０】  シフトレジスタ回路ＳＲに設けられるレベルシフタは例えば図１７に示す回路で構成され、ＥＮが「Ｈ（アクティブ）」の場合、入力されるクロック（ＣＫあるいはＣＫＢ）の反転信号をレベルシフトしてＯＵＴＢ（ｏｂ）から出力する。なお、ＥＮが「Ｌ」の場合は「Ｈ」を出力する。なお、図１７に示すレベルシフタの代わりに駆動動作電圧までレベルシフトされた入力信号ＣＫ及びＣＫＢと、図１８（ａ）に示すような、カップリングさせたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタと、インバータを備えたスイッチ回路（ゲート）を用いることもできる。なお、このスイッチ回路の動作は、図１８（ｂ）に示すように、レベルシフタの動作と同様である。【００３１】  シフトレジスタ回路ＳＲに設けられるスイッチＳＷは、例えば図１９に示す構成である。すなわち、ＰチャネルＭＯＳトランジスタ８０とＮチャネルＭＯＳトランジスタ８２とがカップリングされる（一方のドレインと他方のソースとが接続されて端子Ｔ７、一方のソースと他方のドレインとが接続されて端子Ｕ７とされる）とともに、ＰチャネルＭＯＳトランジスタ８１とＮチャネルＭＯＳトランジスタ８３とがカップリング（一方のドレインと他方のソースとが接続されて端子Ｔ８、一方のソースと他方のドレインとが接続されて端子Ｕ８とされる）され、端子Ｔ７と端子ａとが接続され、端子Ｔ８と端子ｂとが接続され、トランジスタ８１のゲートとトランジスタ８２のゲートと端子ｃとが接続され、トランジスタ８０のゲートとトランジスタ８３のゲートと端子ｃｂとが接続され、端子Ｕ７と端子Ｕ８と端子ｏとが接続されている。【００３２】  また、ディレイ回路ＤＬは、例えば図２０（ａ）および図２０（ｂ）に示す構成である。すなわち、プリチャージ用ディレイ回路ＤＬＰは、シフトレジスタ回路ＳＲの出力Ｐがインバータ４１Ｐに入力され、その出力がインバータ４２Ｐの入力とＮＯＲ４７Ｐの一方の入力とに入力される。そして、インバータ４２Ｐの出力がインバータ４３Ｐに入力され、インバータ４３Ｐの出力がインバータ４４Ｐに入力され、インバータ４４Ｐの出力がインバータ４５Ｐに入力され、インバータ４５Ｐの出力がＮＯＲ４７Ｐのもう一方の入力とされる。なお、ＮＯＲ４７Ｐの出力をＯＤＰとする。データ用ディレイ回路ＤＬＳは、シフトレジスタ回路ＳＲの出力Ｑがインバータ４１Ｓに入力され、その出力がインバータ４２Ｓの入力とＮＯＲ４７Ｓの一方の入力とに入力される。そして、インバータ４２Ｓの出力がインバータ４３Ｓに入力され、インバータ４３Ｓの出力がインバータ４４Ｓに入力され、インバータ４４Ｓの出力がインバータ４５Ｓに入力され、インバータ４５Ｓの出力がＮＯＲ４７Ｓのもう一方の入力とされる。なお、ＮＯＲ４７Ｓの出力をＯＤＳとする。【００３３】  また、バッファ回路Ｂｕは、例えば図２１（ａ）および図２１（ｂ）に示す構成である。すなわち、プリチャージ用バッファ回路ＢｕＰは、ディレイ回路ＤＬＰの出力ＯＤＰがインバータ２０Ｐおよびインバータ２４Ｐに入力されており、インバータ２０Ｐの出力がインバータ２１Ｐに入力され、インバータ２１Ｐの出力がインバータ２２Ｐに入力され、インバータ２２Ｐの出力がインバータ２３Ｐに入力され、インバータ２３Ｐの出力が出力ＯＢＰ１とされ、かつ、インバータ２４Ｐの出力がインバータ２５Ｐに入力され、インバータ２５Ｐの出力がインバータ２６Ｐの入力とされ、インバータ２６Ｐの出力が出力ＯＢＰ２とされる構成である。一方、データ用バッファ回路ＢｕＳは、ディレイ回路ＤＬＳの出力ＯＤＳがインバータ２０Ｓおよびインバータ２４Ｓに入力されており、インバータ２０Ｓの出力がインバータ２１Ｓに入力され、インバータ２１Ｓの出力がインバータ２２Ｓに入力され、インバータ２２Ｓの出力がインバータ２３Ｓに入力され、インバータ２３Ｓの出力が出力ＯＢＳ１とされ、かつ、インバータ２４Ｓの出力がインバータ２５Ｓに入力され、インバータ２５Ｓの出力がインバータ２６Ｓに入力され、インバータ２６Ｓの出力が出力ＯＢＳ２とされる構成である。【００３４】  図２２（ａ）および図２２（ｂ）に、図２０（ａ）および図２０（ｂ）で示した各ディレイ回路ＤＬ（プリチャージ用ディレイ回路およびデータ用ディレイ回路）の動作を示しておく。【００３５】  サンプリング回路ＳＭは、例えば図２３（ａ）に示す構成である。すなわち、ＰチャネルＭＯＳトランジスタ１５１とＮチャネルＭＯＳトランジスタ１５７とがカップリング（一方のドレインと他方のソースとが接続されて端子Ｔ１、一方のソースと他方のドレインとが接続されて端子Ｕ１と）され、ＰチャネルＭＯＳトランジスタ１５２とＮチャネルＭＯＳトランジスタ１５８とがカップリング（一方のドレインと他方のソースとが接続されて端子Ｔ２、一方のソースと他方のドレインとが接続されて端子Ｕ２と）され、ＰチャネルＭＯＳトランジスタ１５３とＮチャネルＭＯＳトランジスタ１５９とがカップリング（一方のドレインと他方のソースとが接続されて端子Ｔ３、一方のソースと他方のドレインとが接続されて端子Ｕ３と）され、ＰチャネルＭＯＳトランジスタ１５４とＮチャネルＭＯＳトランジスタ１６０とがカップリング（一方のドレインと他方のソースとが接続されて端子Ｔ４、一方のソースと他方のドレインとが接続されて端子Ｕ４と）され、ＰチャネルＭＯＳトランジスタ１５５とＮチャネルＭＯＳトランジスタ１６１とがカップリング（一方のドレインと他方のソースとが接続されて端子Ｔ５、一方のソースと他方のドレインとが接続されて端子Ｕ５と）され、ＰチャネルＭＯＳトランジスタ１５６とＮチャネルＭＯＳトランジスタ１６２とがカップリング（一方のドレインと他方のソースとが接続されて端子Ｔ６、一方のソースと他方のドレインとが接続されて端子Ｕ６と）され、Ｔ１、Ｔ２およびＴ３がＶＩＤ（Ｒ／Ｇ／Ｂ）に接続され、トランジスタ１５７〜１５９の各ゲートとＯＢＳ１（データ用バッファ回路ＢｕＳの一方出力）とが互いに接続され、トランジスタ１５１〜１５３の各ゲートとＯＢＳ２（データ用バッファ回路ＢｕＳの他方出力）とが互いに接続され、Ｔ４、Ｔ５およびＴ６がＰＶＩＤに接続され、トランジスタ１６０〜１６２の各ゲートとＯＢＰ１（プリチャージ用バッファ回路ＢｕＰの一方出力）とが互いに接続され、トランジスタ１５４〜１５６の各ゲートとＯＢＰ２（プリチャージ用バッファ回路ＢｕＰの他方出力）とが互いに接続され、Ｕ１〜Ｕ６が出力ライン��（Ｒ／Ｇ／Ｂ）に接続されている。なお、図２３（ａ）はＶＩＤ（Ｒ／Ｇ／Ｂ）の３本に対して、３本の出力ラインＳ（Ｒ／Ｇ／Ｂ）が対応する例であり、図２３（ｂ）はＶＩＤが１本に対して、１本の出力ラインＳが対応する例である。これらは、信号ＯＢＳ１、ＯＢＳ２、ＯＢＰ１、ＯＢＰ２のそれぞれが同時に開閉するトランジスタ数が出力ライン数に応じて増減する一例であり、この例に限定されるものではない。例えば、出力ラインＳ（Ｒ１／Ｇ１／Ｂ１／・・・／Ｒｎ／Ｇｎ／Ｂｎ）の３ｎ本に対して（ｎは２以上の整数）、ＶＩＤ（Ｒ１／Ｇ１／Ｂ１／・・・／Ｒｎ／Ｇｎ／Ｂｎ）の３ｎ本に増やし、ＯＢＳ１、ＯＢＳ２、ＯＢＰ１、ＯＢＰ２のそれぞれが同時に開閉するトランジスタ数が３ｎ個になってもよい。【００３６】  マスク用スイッチ回路ＢＬは、例えば図２４に示す構成である。すなわち、ＰチャネルＭＯＳトランジスタ１７６とＮチャネルＭＯＳトランジスタ１７５がカップリング（一方のドレインと他方のソースとが接続されて端子Ｔ１１、一方のソースと他方のドレインとが接続されて端子Ｕ１１と）され、入力Ｂｉｎ１がインバータ６６を介してトランジスタ１７５のゲートに接続され、他方入力Ｂｉｎ２がトランジスタ１７６のゲートに接続され、Ｔ１１が表示部に接続されるとともに、Ｕ１１がＬ４（ＭＶＩＤ）に接続されている。そして、ワイド時表示部５ａ・５ｂおよびダミー画素部７ａ・７ｂに対応するマスク用スイッチ回路ＢＬについては、Ｂｉｎ１およびＢｉｎ２がＬ５（ＡＳＰＥ）に接続されている。一方、通常表示部６に対応するマスク用スイッチ回路ＢＬについては、Ｂｉｎ１及びＢｉｎ２がＶＤＤに接続されている。また、マスク用スイッチ回路ＢＬはそれぞれのデータ線に接続されている。【００３７】  ここで、シフトレジスタ段ＳＲｉ、ディレイ回路ＤＬｉ、バッファ回路Ｂｕｉおよびサンプリング回路ＳＭｉが、この順に接続され、さらにサンプリング回路ＳＭｉが出力ラインＳｉに接続されている（ただし、ｉは１〜３０７の整数）。シフトレジスタ段ＳＲｄ３、ディレイ回路ＤＬｄ３、バッファ回路Ｂｕｄ３、サンプリング回路ＳＭｄ３および出力ラインＳｄ３についても同様である。また、シフトレジスタ段ＳＲｄ４、ディレイ回路ＤＬｄ４、バッファ回路Ｂｕｄ４、サンプリング回路ＳＭｄ４および出力ラインＳｄ４についても同様である。【００３８】  ２つのワイド時表示部５ａ・５ｂは、画面中央部の通常表示部６を挟むようにその両側に設けられ、さらにこの通常表示部６およびワイド時表示部５ａ・５ｂを挟むように２つのダミー画素部７ａ・７ｂが設けられている。【００３９】  サンプリング回路ＳＭｄ３は出力ラインＳｄ３を介してダミー画素部７ａに接続され、サンプリング回路ＳＭ１〜ＳＭ３８はそれぞれ、出力ラインＳ１〜Ｓ３８を介してワイド時表示部５ａに接続され、サンプリング回路ＳＭ３９〜ＳＭ２６９はそれぞれ、出力ライＳ３９〜Ｓ２６９を介して通常表示部６に接続され、サンプリング回路ＳＭ２７０〜３０７はそれぞれ、出力ラインＳ２７０〜３０７を介してワイド時表示部５ｂに接続され、サンプリング回路ＳＭｄ４は出力ラインＳｄ４を介してダミー画素部７ｂに接続されている。さらに、マスク用スイッチ回路ＢＬｄ３がダミー画素部７ａに接続され、マスク用スイッチ回路ＢＬ１〜３８がワイド時表示部５ａに接続され、マスク用スイッチ回路ＢＬ３９〜２６９が通常表示部６に接続され、マスク用スイッチ回路ＢＬ２７０〜３０７がワイド時表示部５ｂに接続され、マスク用スイッチ回路ＢＬｄ４がダミー画素部７ｂに接続されている。【００４０】  本シフトレジスタ２は２倍パルスに対応した構成であり、双方向シフトが可能であるとともに、部分表示の（通常表示部６だけを表示する）際、３分割のシフト動作をする。すなわち、部分表示において、右方向シフトであればシフトレジスタ回路ＳＲ３７〜ＳＲ２７２が動作し（図４中の矢印参照）、シフトレジスタ回路ＳＲｄ１〜ＳＲ３６およびシフトレジスタ回路ＳＲ２７３〜ＳＲｄ６は動作しない。左方向シフトであればシフトレジスタ回路ＳＲ２７１〜ＳＲ３６のみが動作する（図４中の矢印参照）。一方、ワイド表示の（通常表示部６に加え、ワイド時表示部５を表示する）際には、右方向シフトであればシフトレジスタ回路ＳＲｄ２〜ＳＲｄ６が動作し、左方向シフトであればシフトレジスタ回路ＳＲｄ５〜ＳＲｄ１が動作する。【００４１】  以下に、各シフトレジスタ回路の構成および動作について説明する。【００４２】  シフトレジスタ回路ＳＲｄ１・ＳＲｄ３・ＳＲ１〜ＳＲ３５・ＳＲ３８〜ＳＲ２７０・ＳＲ２７３〜３０７・ＳＲｄ４・ＳＲｄ６（以下シフトレジスタ回路Ｘとする）の構成を図１に示す。同図に示すように、シフトレジスタ回路Ｘは、スイッチ３０、スイッチ３１、スイッチ３２、スイッチ７７、レベルシフタ３５、ＮＯＲ３６、ＮＡＮＤ５５、セットリセット型フリップフロップ（以下、ＳＲ−ＦＦ）３７および３つのインバータ３８・３９・４０を含んで成り、８つの入力端（ＣＫ・ＣＫＢ・ＬＲ・ＩＮＩ・ＱＢｒ・ＱＢｌ・Ｒｒｒ・Ｒｌｌ）と４つの出力端（ＱＢ・Ｐ・Ｌｓ・Ｑ）とを備える。なお、各スイッチ（３０〜３２・７７）は、入力ａ・ｂ・ｃ・ｃｂおよび出力ｏを備える。また、レベルシフタ３５は、上記入力端ＣＫ・ＣＫＢに接続され、入力ＥＮおよび出力ｏｂを備える。また、ＳＲ−ＦＦ３７は、入力端ＩＮＩに接続されるとともに入力ＳＢ（セットバー）およびリセットＲを備え、その出力は（シフトレジスタ回路Ｘの）出力端Ｑに接続されている。また、ＮＯＲ３６は２入力であり、各インバータ（３８〜４０）は正論理の信号を増幅して負論理の信号として出力する。【００４３】  スイッチ３０は、その入力ａが入力端ＱＢｌに接続され、入力ｂが入力端ＱＢｒに接続され、その入力ｃが入力端ＬＲに接続され、その入力ｃｂがインバータ３８の出力に接続されている。このインバータ３８の入力はＬＲに接続される。また、スイッチ３１は、その入力ａがＲｒｒに接続され、入力ｂがＲｌｌに接続され、その入力ｃが入力端ＬＲに接続され、その入力ｃｂがインバータ３８の出力に接続されている。また、スイッチ３２は、その入力ａがスイッチ３０の出力ｏに接続され、入力ｂがＶＤＤに接続され、その入力ｃがＶＤＤに接続され、その入力ｃｂがＶＳＳに接続されている。また、スイッチ７７は、その入力ａがスイッチ３１の出力ｏに接続され、入力ｂがＶｓｓに接続され、その入力ｃがＶＤＤに接���され、その入力ｃｂがＶＳＳに接続されている。ＮＯＲ３６には、スイッチ３２の出力とＳＲ−ＦＦ３７の出力とが入力され、ＮＯＲ３６の出力がレベルシフタの入力ＥＮに接続されている。レベルシフタの出力ｏｂは、インバータ４０の入力に接続され、その出力がＮＡＮＤ５５の一方の入力に接続されている。ＮＡＮＤ５５のもう一方の入力はＶＤＤに接続され、その出力がＳＲ−ＦＦ３７の入力ＳＢ（セットバー）に接続される。また、ＳＲ−ＦＦ３７のリセットＲはスイッチ７７の出力ｏに接続され、ＳＲ−ＦＦ３７の出力は、インバータ３９の入力およびシフトレジスタ回路Ｘの出力端Ｑに接続されている。なお、シフトレジスタ回路Ｘの他の（Ｑ以外の）出力端については、ＱＢがインバータ３９の出力に接続され、Ｌｓがインバータ４０の出力に接続され、ＰがＮＯＲ３６の出力に接続されている。【００４４】  スイッチ３０の動作は図５（ａ）および図５（ｂ）のとおりである。すなわち、シフトレジスタ回路Ｘの入力端ＬＲが「Ｈ（Ｈｉｇｈ）」のときは入力ａに接続する入力端ＱＢｌの信号がそのまま出力される（図５（ａ）参照）。一方、入力端ＬＲが「Ｌ（Ｌｏｗ）」であれば、入力ｂに接続する入力端ＱＢｒの信号がそのまま出力される（図５（ｂ）参照）。【００４５】  また、スイッチ３１の動作は図５（ｃ）および図５（ｄ）のとおりである。すなわち、シフトレジスタ回路Ｘの入力端ＬＲが「Ｈ」であれば、入力ａに接続する入力端Ｒｒｒの信号がそのまま出力される（図５（ｃ）参照）。一方、入力端ＬＲが「Ｌ」であれば、入力ｂに接続する入力端Ｒｌｌの信号がそのまま出力される（図５（ｄ）参照）。なお、スイッチ３２およびスイッチ７７においては、常に入力ａへの入力信号（パルス）がそのままｏから出力される（常時ＯＮ）。ＳＲ−ＦＦ３７においては、入力ＳＢに「Ｌ」が入力されると「Ｈ」が出力され、リセットＲに「Ｈ」が入力されると「Ｌ」が出力される。【００４６】  また、ＮＯＲ３６およびレベルシフタ３５の動作は図５（ｅ）のとおりである。すなわち、ｔ１でスイッチ３２の出力ｏ（ノードα）が「Ｌ（アクティブ）」になると、ＮＯＲ３６の出力（シフトレジスタ回路Ｘの出力端Ｐおよびレベルシフタの入力ＥＮ）は「Ｈ（アクティブ）」となる。したがって、レベルシフタ３５からはＣＫＢが出力される。よって、ｔ２でＣＫＢが「Ｌ」になると、レベルシフタ３５の出力ｏｂが「Ｌ（アクティブ）」となり、ＳＲ−ＦＦ３７の入力ＳＢに「Ｌ」が入力されるため、出力（出力端Ｑ）は「Ｈ（アクティブ）」となる。出力端Ｑが「Ｈ」（ＮＯＲ３６の入力）となるため、ｔ２から遅延したｔ３でＮＯＲ３６の出力（シフトレジスタ回路Ｘの出力端Ｐおよびレベルシフタ３５の入力ＥＮ）が「Ｌ」（非アクティブ）」となり、レベルシフタ３５の出力ｏｂが「Ｈ（非アクティブ）」となる。【００４７】  ここで、スイッチ３１およびスイッチ７７並びにＮＡＮＤ５５は、これらを省いてもシフトレジスタ回路Ｘの動作自体には変わりはないが、負荷調整回路として、各シフトレジスタ回路（Ｘ・Ｗ・Ｙ・Ｚ）の構成を均一化してその負荷をあわせ、パルス遅延を揃えるために設けられている。このようにシフトレジスタの各段の構成を等しくすることで、各段の信号負荷が均一化され、段間の信号遅延のずれ（位相ずれ）を大幅に低減させることができる。これにより、各段間の信号遅延のずれによって起こる信号不良を抑制することができ、表示装置１における高品位表示が実現される。【００４８】  シフトレジスタ回路ＳＲ３６・ＳＲ２７２（以下シフトレジスタ回路Ｗとする）の構成を図６に示す。同図に示すように、シフトレジスタ回路Ｗの構成部材はシフトレジスタ回路Ｘと同一である。すなわち、スイッチ３０、スイッチ３１、スイッチ３２、スイッチ７７、レベルシフタ３５、ＮＯＲ３６、ＮＡＮＤ５５、セットリセット型フリップフロップ（以下、ＳＲ−ＦＦ）３７および３つのインバータ３８・３９・４０を含んで成り、９個の入力端（ＮＲ／ＮＬ・ＣＫ・ＣＫＢ・ＬＲ・ＩＮＩ・ＱＢｒ・ＱＢｌ・Ｒｒｒ・Ｒｌｌ）と４つの出力端（ＱＢ・Ｐ・Ｌｓ・Ｑ）とを備える。なお、ＳＲ３６は入力端ＮＲを有し、ＳＲ２７２は入力端ＮＬを有する。【００４９】  また、各スイッチ（３０〜３２・７７）は、入力ａ・ｂ・ｃ・ｃｂおよび出力ｏを備える。また、レベルシフタ３５は、上記入力端ＣＫ・ＣＫＢに接続され、入力ＥＮおよび出力ｏｂを備える。また、ＳＲ−ＦＦ３７は、入力端ＩＮＩに接続されるとともに入力ＳＢ（セットバー）およびリセットＲを備え、その出力は（シフトレジスタ回路Ｗの）出力端Ｑに接続されている。【００５０】  シフトレジスタ回路Ｗの各構成部材の接続および動作も、ＮＡＮＤ５５を除いてシフトレジスタ回路Ｘと同様である。すなわち、ＮＡＮＤ５５の一方の入力がＮＲあるいはＮＬに接続されている。これにより、シフトレジスタＷは、部分表示時に、ＮＡＮＤ５５の回路でもってＳＲ−ＦＦ３７へのセット信号を遮断する。ＮＬが「Ｈ」のときは、シフトレジスタ回路ＳＲ２７２のＳＲ−ＦＦのセット信号を遮断し、シフトレジスタ回路ＳＲ３７３以降へのシフト動作を停止させる。ＮＲが「Ｈ」のときは、シフトレジスタ回路ＳＲ３６のＳＲ−ＦＦ３７のセット信号を遮断し、シフトレジスタ回路ＳＲ３６以降へのシフト動作を停止させる。これを図７（ａ）および図７（ｂ）に示す。すなわち、部分表示で左方向シフトの場合、シフトレジスタ回路ＳＲ３６は遮断動作を行うため図７（ａ）、シフトレジスタ回路ＳＲ２７２はセット動作を行うため図７（ｂ）のように動作する。一方、部分表示で右方向シフトの場合、シフトレジスタ回路ＳＲ３６はセット動作を行うため図７（ｂ）、シフトレジスタ回路ＳＲ２７２は遮断動作を行うため図７（ａ）のように動作する。【００５１】  ここで、スイッチ３２およびスイッチ７７は、これらを省いてもシフトレジスタ回路Ｗの動作自体には変わりはないが、負荷調整回路として、各シフトレジスタ回路（Ｘ・Ｗ・Ｙ・Ｚ）の構成を均一化してその負荷をあわせ、パルス遅延を揃えるために設けられている。このようにシフトレジスタの各段の構成を等しくすることで、各段の信号負荷が均一化され、段間の信号遅延のずれ（位相ずれ）を大幅に低減させることができる。これにより、各段間の信号遅延のずれによって起こる信号不良を抑制することができ、表示装置１における高品位表示が実現される。【００５２】  シフトレジスタ回路ＳＲ３７・ＳＲ２７１（以下��フトレジスタ回路Ｙとする）の構成を図８に示す。同図に示すように、シフトレジスタ回路Ｙの構成部材はシフトレジスタ回路Ｘと同一である。すなわち、スイッチ３０、スイッチ３１、スイッチ３２、スイッチ７７、レベルシフタ３５、ＮＯＲ３６、ＮＡＮＤ５５、セットリセット型フリップフロップ（以下、ＳＲ−ＦＦ）３７および３つのインバータ３８・３９・４０を含んで成り、１２個の入力端（ＮＬ／ＮＲ・ＣＫ・ＣＫＢ・ＬＲ・ＳＳＰＢ・ＩＮＩ・ＱＢｒ・ＱＢｌ・Ｒｒｒ・Ｒｌｌ・）と４つの出力端（ＱＢ・Ｐ・Ｌｓ・Ｑ）とを備える。なお、ＳＲ３７は入力端ＮＬを有し、ＳＲ２７１は入力端ＮＲを有する。【００５３】  また、各スイッチ（３０〜３２）は、入力ａ・ｂ・ｃ・ｃｂおよび出力ｏを備える。また、レベルシフタ３５は、上記入力端ＣＫ・ＣＫＢに接続され、入力ＥＮおよび出力ｏｂを備える。また、ＳＲ−ＦＦ３７は、入力端ＩＮＩに接続されるとともに入力ＳＢ（セットバー）およびリセットＲを備え、その出力は（シフトレジスタ回路Ｙの）出力端Ｑに接続されている。【００５４】  シフトレジスタ回路Ｙの各構成部材の接続および動作も、スイッチ３２およびスイッチ７７を除いてシフトレジスタ回路Ｘと同様である。すなわち、シフトレジスタ回路Ｙのスイッチ３２は、その入力ｂがシフトレジスタ回路Ｙの入力端ＳＳＰＢに接続される。また、シフトレジスタ回路Ｙの入力端ＮＬ（ＳＲ３７）／ＮＲ（ＳＲ２７１）が、スイッチ３２の入力ｃｂに接続されるとともに、インバータを介してその（スイッチ３２の）入力ｃに接続されている。シフトレジスタ回路Ｙのスイッチ７７は、その入力ｂがシフトレジスタ回路Ｙの入力端Ｒｌ（ＳＲ３７）／Ｒｒ（ＳＲ２７１）に接続される。また、シフトレジスタ回路Ｙの入力端ＮＲ（ＳＲ３７）／ＮＬ（ＳＲ２７１）が、スイッチ７７の入力ｃｂに接続されるとともに、インバータを介してその（スイッチ７７の）入力ｃに接続されている。【００５５】  シフトレジスタ回路Ｙは、部分表示時（ＡＳＰＥが「Ｌ」のとき）に、シフトレジスタ１の途中の段（ＳＲ３７・ＳＲ２７１）に入力されたスタートパルス（ＳＳＰＢ）を、スイッチ３２によってＮＯＲ３６、レベルシフタ３５およびＳＲ−ＦＦ３７に伝達し、シフトレジスタの途中からシフト動作を開始させる。加えて、部分表示時（ＡＳＰＥが「Ｌ」のとき）に、スイッチ７７により、Ｒｌ／Ｒｒに入力される次段（スキャン方向）のＬｓ信号をＳＲ−ＦＦのＲ（リセット）に伝達することで、強制的にシフト動作を途中で停止させる。【００５６】  シフトレジスタ回路Ｙにおけるスイッチ７７の動作は図９（ａ）および図９（ｂ）に示すとおりである。なお、ａ（７７）はスイッチ７７の入力ａ、Ｏ（７７）はスイッチ７７の出力ｏを示す。部分表示の右方向シフトの場合、シフトレジスタ回路ＳＲ３７は（ｂ）の通常動作となり、シフトレジスタ回路ＳＲ２７１は（ａ）の停止動作をとなる。部分表示の左方向シフトの場合、シフトレジスタ回路ＳＲ３７は（ａ）の停止動作となり、シフトレジスタ回路ＳＲ２７１は（ｂ）の通常動作となる。【００５７】  シフトレジスタ回路Ｙにおけるスイッチ３２の動作は図１０（ａ）および図１０（ｂ）に示すとおりである。ＡＳＰＥが���Ｌ」かつＮＬが「Ｈ」のとき（部分表示の右方向シフトのとき）は、図１０（ａ）のようにＳＲ２７１のノードα（スイッチ３２の出力）にＳＳＰＢがそのまま出力される。また、ＡＳＰＥが「Ｌ」かつＮＲが「Ｈ」のとき（部分表示の左方向シフトのとき）は、ＳＲ３７のノードα（スイッチ３２の出力）にＳＳＰＢがそのまま出力される。一方、ＡＳＰＥが「Ｈ」（ワイド表示）であれば、ＮＲ、ＮＬともに「Ｌ」となり、このときはＳＲ３７・２７１双方において、ＳＳＰＢが遮断され、図１０（ｂ）のようにノードβ（スイッチ３０の出力ｏ）の信号がノードα（スイッチ３２の出力ｏ）にそのまま出力される（シフトレジスタ回路Ｘのスイッチ３２と同じ動作）。【００５８】  ここで、ＮＡＮＤ５５は、これを省いてもシフトレジスタ回路Ｙの動作自体には変わりはないが、負荷調整回路として、各シフトレジスタ回路（Ｘ・Ｗ・Ｙ・Ｚ）の構成を均一化してその負荷をあわせ、パルス遅延を揃えるために設けられている。このようにシフトレジスタの各段の構成を等しくすることで、各段の信号負荷が均一化され、段間の信号遅延のずれ（位相ずれ）を大幅に低減させることができる。これにより、各段間の信号遅延のずれによって起こる信号不良を抑制することができ、表示装置１における高品位表示が実現される。【００５９】  シフトレジスタ回路ＳＲｄ２・ＳＲｄ５（以下シフトレジスタ回路Ｚとする）の構成を図１１に示す。同図に示すように、シフトレジスタ回路Ｚの構成部材はシフトレジスタ回路Ｘと同一である。すなわち、スイッチ３０、スイッチ３１、スイッチ３２、スイッチ７７、レベルシフタ３５、ＮＯＲ３６、ＮＡＮＤ５５、セットリセット型フリップフロップ（以下、ＳＲ−ＦＦ）３７および３つのインバータ３８・３９・４０を含んで成り、１０個の入力端（ＷＬ／ＷＲ・ＣＫ・ＣＫＢ・ＬＲ・ＳＳＰＢ・ＩＮＩ・ＱＢｒ・ＱＢｌ・Ｒｒｒ・Ｒｌｌ）と２つの出力端（ＱＢ・Ｌｓ）とを備える。（この段では、プリチャージＰＶＩＤやビデオ信号ＶＩＤをサンプリングするためのパルスを必要としないため、出力端子Ｐ、Ｑを省略した構成になっているが、より厳密に負荷を揃えるために、他のシフトレジスタ回路と同様に出力端子Ｐ、Ｑを設け、他の段と同様のディレイ回路４をダミーの負荷として接続してもよい。）なお、ＳＲｄ２は入力端ＷＬを有し、ＳＲｄ５は入力端ＷＲを有する。また、各スイッチ（３０〜３２）は、入力ａ・ｂ・ｃ・ｃｂおよび出力ｏを備える。また、レベルシフタは、上記入力端ＣＫ・ＣＫＢに接続され、入力ＥＮおよび出力ｏｂを備える。また、ＳＲ−ＦＦ３７は、入力端ＩＮＩに接続されるとともに入力ＳＢ（セットバー）およびリセットＲを備えており、その出力はインバータ３９とＮＯＲ３６に入力される。【００６０】  シフトレジスタ回路Ｚの各構成部材の接続および動作も、スイッチ３２を除いてシフトレジスタ回路Ｘと同様である。すなわち、シフトレジスタ回路Ｚのスイッチ３２は、その入力ｂがシフトレジスタ回路Ｚの入力端ＳＳＰＢに接続される。また、シフトレジスタ回路Ｚの入力端ＷＬ（ＳＲｄ２の場合）／ＷＲ（ＳＲｄ５の場合）が、スイッチ３２の入力ｃｂに接続されるとともに、インバータを介してその（スイッチ３２の��入力ｃに接続されている。シフトレジスタ回路Ｚは、ワイド表示時（ＡＳＰＥが「Ｈ」のとき）に、シフトレジスタ１のダミー段（ＳＲｄ２・ＳＲｄ５）に入力されたスタートパルス（ＳＳＰＢ）を、スイッチ３２によってＮＯＲ３６、レベルシフタ３５およびＳＲ−ＦＦ３７に伝達し、シフトレジスタの端からシフト動作を開始させる。【００６１】  シフトレジスタ回路Ｚにおけるスイッチ３２の動作は図１２（ａ）および図１２（ｂ）に示すとおりである。ＡＳＰＥが「Ｈ」かつＷＬが「Ｈ」のとき（ワイド表示の右方向シフトのとき）は、図１２（ａ）のように、ＳＲｄ２のノードα（スイッチ３２の出力）にＳＳＰＢがそのまま出力される。また、ＡＳＰＥが「Ｈ」かつＷＲが「Ｈ」のとき（ワイド表示の左方向シフトのとき）は、図１２（ａ）のように、ＳＲｄ５のノードα（スイッチ３２の出力）にＳＳＰＢがそのまま出力される。ＡＳＰＥが「Ｌ」（部分表示）であれば、ＷＲ、ＷＬともに「Ｌ」となり、このときはＳＲｄ２・ＳＲｄ５双方において、図１２（ｂ）のように、ＳＳＰＢが遮断され、ノードβ（スイッチ３０の出力ｏ）の信号がノードα（スイッチ３２の出力ｏ）にそのまま出力される（シフトレジスタ回路Ｘのスイッチ３２と同じ動作）。【００６２】  ここで、スイッチ７７並びにＮＡＮＤ５５は、これらを省いてもシフトレジスタ回路Ｚの動作自体には変わりはないが、負荷調整回路として、各シフトレジスタ回路（Ｘ・Ｗ・Ｙ・Ｚ）の構成を均一化してその負荷をあわせ、パルス遅延を揃えるために設けられている。このようにシフトレジスタの各段の構成を等しくすることで、各段の信号負荷が均一化され、段間の信号遅延のずれ（位相ずれ）を大幅に低減させることができる。これにより、各段間の信号遅延のずれによって起こる信号不良を抑制することができ、表示装置１における高品位表示が実現される。【００６３】  シフトレジスタ２における各シフトレジスタ回路の接続関係は以下の通りである（図２・３参照）。【００６４】  例えばシフトレジスタ回路ＳＲ３７・３８についてみると以下の通りである。すなわち、ＳＲ３７については、そのＱＢｌがＳＲ３６のＱＢに接続され、そのＱＢｒがＳＲ３８のＱＢに接続され、そのＲｒｒがＳＲ３９のＬｓに接続され、そのＲｌｌがＳＲ３５のＬｓに接続され、そのＱＢがＳＲ３６のＱＢｒおよびＳＲ３８のＱＢｌに接続され、そのＰがプリチャージ用ディレイ回路ＤＬＰ３７に接続され、そのＬｓがＳＲ３５のＲｒｒおよびＳＲ３９のＲｌｌに接続され、そのＱがデータ用ディレイ回路ＤＬＳ３７に接続されている。ＳＲ３８については、そのＱＢｌがＳＲ３７のＱＢに接続され、そのＱＢｒがＳＲ３９のＱＢに接続され、そのＲｒｒがＳＲ４０のＬｓに接続され、そのＲｌｌがＳＲ３６のＬｓに接続され、そのＱＢがＳＲ３７のＱＢｒおよびＳＲ３９のＱＢｌに接続され、そのＰがプリチャージ用ディレイ回路ＤＬＰ３８に接続され、そのＬｓがＳＲ３６のＲｒｒおよびＳＲ４０のＲｌｌに接続され、そのＱがデータ用ディレイ回路ＤＬＳ３８に接続されている。【００６５】  このように、図２・図３の各シフトレジスタ回路ＳＲｎ（ｎは１〜３０７）を考えてみると、そのＱＢｌがＳＲｎ−１（左のシフトレジスタ回路）の��Ｂに接続され、そのＱＢｒがＳＲｎ＋１（右のシフトレジスタ回路）のＱＢに接続され、そのＲｒｒがＳＲｎ＋２（２つ右のシフトレジスタ回路）のＬｓに接続され、そのＲｌｌがＳＲｎ−２（２つ左のシフトレジスタ回路）のＬｓに接続され、そのＱＢがＳＲｎ−１（左のシフトレジスタ回路）のＱＢｒおよびＳＲｎ＋１（右のシフトレジスタ回路）のＱＢｌに接続され、そのＰがプリチャージ用ディレイ回路ＤＬＰｎに接続され、そのＬｓがＳＲｎ−２（２つ左のシフトレジスタ回路）のＲｒｒおよびＳＲｎ＋２（２つ右のシフトレジスタ回路）のＲｌｌに接続され、そのＱがデータ用ディレイ回路ＤＬＳｎに接続されている。シフトレジスタ回路ＳＲｄ３・ＳＲｄ４についても同様である。【００６６】  また、ＳＲ３７のＲｌはＳＲ３６のＬｓと接続され、ＳＲ２７１のＲｒはＳＲ２７２のＬｓに接続されている。より厳密に負荷を揃えるために、ＳＲ３６（ＳＲ２７２）のＬｓがＳＲ３７（ＳＲ２７１）のＲｌ（Ｒｒ）に接続され、更にこのＲｌ（Ｒｒ）が接続されるＳＷ７７のトランジスタ分までの負荷と同一の負荷を他段のＬｓに付加してもよい。【００６７】  なお、ＳＲｄ１については、そのＱＢｌがＶＤＤに接続され、そのＱＢｒがＳＲｄ２のＱＢに接続され、そのＲｒｒがＳＲｄ３のＬｓに接続され、そのＲｌｌがインバータＩＮ１の出力に接続され、そのＱＢがＳＲｄ２のＱＢｌに接続され、そのＬｓがインバータＩＮ１に直列に接続されたインバータ２の入力と、ＳＲｄ２のＲｌｌと、ＳＲｄ３のＲｌｌとに接続されている。また、ＳＲｄ２については、そのＱＢｌがＳＲｄ１のＱＢに接続され、そのＱＢｒがＳＲｄ３のＱＢに接続され、そのＲｒｒがＳＲ１のＬｓに接続され、そのＲｌｌが上記インバータＩＮ２の入力に接続され、そのＱＢがＳＲｄ１のＱＢｒおよびＳＲｄ３のＱＢｌに接続され、そのＬｓがＳＲ１のＲｌｌに接続されている。【００６８】  また、ＳＲｄ５については、そのＱＢｌがＳＲｄ４のＱＢに接続され、そのＱＢｒがＳＲｄ６のＱＢに接続され、そのＲｒｒがＳＲｄ４のＲｒｒおよびＳＲｄ６のＬｓに接続され、そのＲｌｌがＳＲ３０７のＬｓに接続され、そのＱＢがＳＲｄ４のＱＢｒおよびＳＲｄ６のＱＢｌに接続され、そのＬｓがＳＲ３０７のＲｒｒに接続されている。また、ＳＲｄ６については、そのＱＢｌがＳＲｄ５のＱＢに接続され、そのＱＢｒがＶＤＤに接続され、そのＲｒｒがインバータＩＮ３に直列に接続されたインバータＩＮ４の出力に接続され、そのＲｌｌがＳＲｄ４のＬｓに接続され、そのＱＢがＳＲｄ５のＱＢｒに接続され、そのＬｓがＳＲｄ４のＲｒｒと、ＳＲｄ５のＲｒｒと、インバータＩＮ３の入力とに接続されている。【００６９】  ここで、ディレイ回路部４、バッファ回路部３およびサンプリング回路部８について説明する（図２〜図４参照）。各ディレイ回路ＤＬ（端から順にＤＬｄ３、ＤＬ１〜ＤＬ３０７およびＤＬｄ４）は、プリチャージ用ディレイ回路ＤＬＰとデータ用ディレイ回路ＤＬＳとを備える。すなわち、ディレイ回路ＤＬｉ（ｉは１〜３０７の整数）は、プリチャージ用ディレイ回路ＤＬＰｉとデータ用ディレイ回路ＤＬＳｉとを備える。ディレイ回路ＤＬｄ３は、プリチャージ用ディレイ回路ＤＬＰｄ３とデータ用ディレイ回路ＤＬＳｄ３とを備える。ディレイ回路ＤＬｄ４についても同様である。さらに、各バッファ回路Ｂｕは、プリチャージ用バッファ回路ＢｕＰとデータ用バッファ回路ＢｕＳとを備える。すなわち、バッファ回路Ｂｕｉ（ｉは１〜３０７の整数）は、プリチャージ用バッファ回路ＢｕＰｉとデータ用バッファ回路ＢｕＳｉとを備える。バッファ回路Ｂｕｄ３は、プリチャージ用バッファ回路ＢｕＰｄ３とデータ用バッファ回路ＢｕＳｄ３とを備える。バッファ回路Ｂｕｄ４についても同様である。【００７０】  プリチャージ用ディレイ回路ＤＬＰは、プリチャージ用バッファ回路ＢｕＰを介してサンプリング回路ＳＭに接続されている。また、データ用ディレイ回路ＤＬＳは、データ用バッファ回路ＢｕＳを介してサンプリング回路ＳＭに接続されている。すなわち、プリチャージ用ディレイ回路ＤＬＰｉ（ｉは１〜３０７の整数）は、プリチャージ用バッファ回路ＢｕＰｉを介してサンプリング回路ＳＭｉに接続され、データ用ディレイ回路ＤＬＳｉ（ｉは１〜３０７の整数）は、データ用バッファ回路ＢｕＳｉを介してサンプリング回路ＳＭｉに接続されている。また、プリチャージ用ディレイ回路ＤＬＰｄ３は、プリチャージ用バッファ回路ＢｕＰｄ３を介してサンプリング回路ＳＭｄ３に接続されている。また、データ用ディレイ回路ＤＬＳｄ３は、データ用バッファ回路ＢｕＳｄ３を介してサンプリング回路ＳＭｄ３に接続されている。プリチャージ用ディレイ回路ＤＬＰｄ４およびデータ用ディレイ回路ＤＬＳｄ４についても同様である。【００７１】  各サンプリング回路ＳＭ（端から順にＳＭｄ３、ＳＭ１〜ＳＭ３０７およびＳＭｄ４）は、各出力ライン（Ｓｄ３・Ｓ１〜Ｓ３０７・Ｓｄ４）に接続している。すなわち、サンプリング回路ＳＭｉ（ｉは１〜３０７の整数）は出力ラインＳｉに接続されている。サンプリング回路ＳＭｄ３・ＳＭｄ４についても同様で、それぞれ出力ラインＳｄ３およびＳｄ４に接続されている。さらに、各サンプリング回路ＳＭはプリチャージラインＬ２および映像ラインＬ３に接続する。プリチャージラインＬ２および映像ラインＬ３にはそれぞれ、プリチャージ信号（電位）ＰＶＩＤおよび映像信号（電位）ＶＩＤが送られる。各サンプリング回路ＳＭは、プリチャージ用バッファ回路ＢｕＰからの信号によって各出力ラインＳとプリチャージラインＬ２とを接続し、また、データ用バッファ回路ＢｕＳからの信号によって出力ラインＳと映像ラインＬ３とを接続する。これにより、各出力ライン（Ｓｄ３・Ｓ１〜Ｓ３０７・Ｓｄ４）に対し、プリチャージおよび映像データの書き込みが行われる。【００７２】  なお、図４の各マスク用スイッチ回路について説明すれば以下のとおりである。マスク用スイッチ回路（ＢＬｄ３・ＢＬ１〜３０７およびＢＬｄ４）はアナログスイッチであり、ワイド時表示部５ａ・５ｂ及びダミー画素部７ａ・７ｂに対応するマスク用スイッチ回路（ＢＬｄ３、ＢＬ１〜３８、ＢＬ２７０〜３０７およびＢＬｄ４）は、マスク用ラインＬ４および表示モード用ラインＬ５に接続され、通常表示部６に対応するマスク用スイッチ回路（ＢＬ３９〜２６９）は、マスク用ラインＬ４のみに接続される。このラインＬ４にはマスク信号データＭＶＩＤが供給され、ラインＬ５には表示モード信号ＡＳＰＥが供給される。そして、ワイド表示（ＡＳＰＥが「Ｈ」）のときには全てのマスク用スイッチ回路ＢＬが閉じる。一方、部分表示（ＡＳＰＥが「Ｌ」）の時は、ワイド時表示部５ａ・５ｂに接続されているマスク用スイッチ回路はＯＮになり、該ワイド時表示部５ａ・５ｂ及びダミー画素部７ａ・７ｂに、マスク用ラインＬ４を介してマスク信号データＭＶＩＤが供給される。なお、通常表示部６に接続されているマスク用スイッチ回路は、ワイド／部分表示に関わらずオフ状態となっているが、負荷の均一化のために接続している。【００７３】  以上をふまえ、シフトレジスタ２の動作を説明すれば以下のとおりである。【００７４】  図１３はワイド表示で左→右方向にシフトする場合（ＡＳＰＥ「Ｈ」かつＬＲ「Ｈ」で、ＷＬ「Ｈ」）のシフトレジスタの動作を示すタイミングチャートである。【００７５】  ＳＳＰＢが「Ｌ（アクティブ）」になると、シフトレジスタ回路ＳＲｄ２のスイッチ３２の出力が「Ｌ」となり、そのＮＯＲ３６の出力（レベルシフタ３５の入力ＥＮ）が「Ｈ（アクティブ）」となる。これにより、シフトレジスタ回路ＳＲｄ２（偶数番目）のレベルシフタ３５からレベルシフトされたＣＫＢが出力され、ＣＫＢが「Ｌ」となると、レベルシフタ３５の出力が「Ｌ」、シフトレジスタ回路ＳＲｄ２の出力端Ｌｓは「Ｈ（アクティブ）」となる。【００７６】  ＳＲｄ２のレベルシフタ３５の出力「Ｌ」は、そのＳＲ−ＦＦの入力ＳＢに入力される。したがって、ＳＲｄ２の出力端Ｌｓが「Ｈ（アクティブ）」となるのに遅延してＳＲｄ２の出力（出力端Ｑ）は「Ｈ（アクティブ）」（出力端ＱＢは「Ｌ（アクティブ）」）となる。なお、ＳＲｄ２のＱが「Ｈ」になると、そのＮＯＲ３６の出力が「Ｌ」、レベルシフタ３５の出力が「Ｈ」となって、ＳＲｄ２のＬｓは「Ｌ」となる。【００７７】  ＳＲｄ２のＱＢはＳＲｄ３のＱＢｌに接続されているため、ＳＲｄ２のＱＢが「Ｌ」となれば、ＳＲｄ３のスイッチ３２の出力が「Ｌ」となり、シフトレジスタ回路ＳＲｄ３の出力端Ｐ（ＮＯＲ３６の出力）が「Ｈ」となる。【００７８】  ＳＲｄ３のＮＯＲ３６の出力が「Ｈ」となれば、ＳＲｄ３（奇数番目）のレベルシフタ３５からレベルシフトされたＣＫが出力され、ＣＫが「Ｌ」となると、レベルシフタ３５の出力が「Ｌ」、シフトレジスタ回路ＳＲｄ３の出力端Ｌｓは「Ｈ（アクティブ）」となる。【００７９】  ＳＲｄ３のレベルシフタ３５の出力「Ｌ」は、そのＳＲ−ＦＦの入力ＳＢに入力される。したがって、ＳＲｄ３の出力端Ｌｓが「Ｈ（アクティブ）」となるのに遅延してＳＲｄ３の出力は「Ｈ（アクティブ）」、そのＮＯＲ３６の出力（ＳＲｄ３のＰ）は「Ｌ」となる。【００８０】  このＳＲｄ３のＰが「Ｌ」となる時刻前後に、ＰＶＩＤからのプリチャージ信号（電位）がＳＭｄ３でサンプリングされ、ＳＲｄ３に対応する出力Ｓｄ３へ書き込まれる。【００８１】  そして、シフトレジスタ回路ＳＲ１のＬｓが「Ｈ」になると、ＳＲ１のＬｓはシフトレジスタ回路ＳＲｄ２のＲｒｒに接続されているため、ＳＲｄ２のスイッチ３１、７７を介してそのＳＲ−ＦＦのリセットＲに「Ｈ」が入る。すなわち、ＳＲ１のＬｓの「Ｈ（アクティブ）」により、これに遅延してＳＲｄ２の出力Ｑが「Ｌ（非アクティブ）」となる。【００８２】  ついで、シフトレジスタ回路ＳＲ２のＬｓが「Ｈ」になると、ＳＲ２のＬｓはシフトレジスタ回路ＳＲｄ３のＲｒｒに接続されているため、ＳＲｄ３のスイッチ３１、７７を介してそのＳＲ−ＦＦのリセットＲに「Ｈ」が入る。すなわち、ＳＲ２のＬｓの「Ｈ（アクティブ）」により、これに遅延してＳＲｄ３の出力Ｑが「Ｌ（非アクティブ）」となる。このＳＲｄ３のＱが「Ｌ」となる時刻前後に、ＶＩＤからの映像データＤｄ３がＳＭｄ３でサンプリングされ、ＳＲｄ３に対応する出力Ｓｄ３へ書き込まれる。【００８３】  以上のシフトを繰り返すことで、シフトレジスタ回路ＳＲｄ２→シフトレジスタ回路ＳＲｄ６のシフトが行われる。【００８４】  図１４は部分表示で左→右方向にシフトする場合（ＡＳＰＥ「Ｌ」かつＬＲ「Ｈ」で、ＮＬ「Ｈ」）のシフトレジスタの動作を示すタイミングチャートである。【００８５】  シフトレジスタ回路ＳＲ３７にＳＳＰＢが入力されることでシフトが始まり、ＳＲ３９のＰが「Ｌ」となる時刻前後に、ＰＶＩＤからのプリチャージ信号（電位）がＳＭ３９でサンプリングされ、ＳＲ３９に対応する出力Ｓ３９へ書き込まれる。ついで、ＳＲ３９のＱが「Ｌ」となる時刻前後に、ＶＩＤからの映像データＤ３９がＳＭ３９でサンプリングされ、ＳＲ３９に対応する出力Ｓ３９へ書き込まれる。このようにして、シフトレジスタ回路ＳＲ３７→シフトレジスタ回路ＳＲ２７２のシフトが行われる。なお、シフトレジスタ回路ＳＲ２７０の出力ＱおよびＳＲ２７１のＱは、シフトレジスタ回路ＳＲ２７２のＬｓでリセットする。【００８６】  図４では、部分表示の際に中途段（例えば、ＳＲｄ３７）からシフトを開始して中途段（例えば、ＳＲ２７２）でシフトを終了する構成を説明しているが、これは本実施の形態の一例である。例えば、ダミー段（ＳＲｄ２）からシフトを開始して中途段（ＳＲ２７２）でシフトを終了する構成や、中途段（例えば、ＳＲ３７）からシフトを開始してダミー段（ＳＲｄ６）でシフトを終了する構成も当然本実施の形態に含まれる。【００８７】  なお、本発明は上述した実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、実施の形態に開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
上述の実施の形態は、サンプリングされる前に順次プリチャージする方式について記載しているが、これに限定されるものではない。例えば、表示部のサンプリングが始まる前に（水平のブランキング期間の前に）全データ線を一括してプリチャージを行う方式についても本思想を適用可能である。
【産業上の利用可能性】
【００８８】  本発明に係る表示装置の駆動回路（ソースドライバ）は、モバイル機器の表示パネル、ＴＶやモニター等の表示装置に広く応用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５（ａ）】
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【図５（ｂ）】
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【図５（ｃ）】
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【図５（ｄ）】
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【図５（ｅ）】
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【図６】
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【図７（ａ）】
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【図７（ｂ）】
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【図８】
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【図９（ａ）】
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【図９（ｂ）】
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【図１０（ａ）】
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【図１０（ｂ）】
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【図１１】
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【図１２（ａ）】
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【図１２（ｂ）】
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【図１３】
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【図１４】
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【図１５（ａ）】
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【図１５（ｂ）】
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【図１６】
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【図１７】
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【図１８（ａ）】
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【図１８（ｂ）】
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【図１９】
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【図２０（ａ）】
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【図２０（ｂ）】
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【図２１（ａ）】
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【図２１（ｂ）】
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【図２２（ａ）】
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【図２２（ｂ）】
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【図２３（ａ）】
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【図２３（ｂ）】
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【図２４】
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【図２５】
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【国際調査報告】
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