(57)【要約】  タイミング生成回路１３は、外部からの入力クロックＣＬＫを基に、制御クロック（１）、テストクロック（２）を生成して、テスト回路１４に出力する。制御クロック（１）は、クロックＣＬＫを基準として、所定量、位相を遅らせた信号となるが、この所定量は外部からのテスト信号によって設定・変更できる。テストクロック（２）はほぼクロックCLKの反転信号となる。テスト回路１４は、上記クロック（１）、（２）のどちらかを基に、各種制御信号(4)を生成して制御回路１２に分配する。テスト回路１４において上記クロック（１）、（２）のどちらかを選択するのかは、外部からのテスト信号によって設定できる。
2007099579.tif 000002
【特許請求の範囲】
【請求項１】
記憶回路と該記憶回路にアクセスする制御回路とを有するＲＡＭマクロにおいて、
外部からの入力クロックの立ち上がりから生成する第１の制御クロックと、外部からの入力クロックの立ち下がりから生成する第２の制御クロックとを出力するタイミング生成回路と、
前記制御回路に対して該制御回路による前記記憶回路への各種アクセスタイミングを決める各種制御信号を出力する回路であって、前記第１、第２の制御クロックを入力すると共に外部から評価モード選択信号を入力し、該評価モード選択信号に応じて、前記各種制御信号の動作タイミングを該第１、第２の制御クロックの何れか一方に基づいて決定するテスト回路とを有し、
前記第１の制御クロックに同期する制御信号の動作タイミングは前記外部からの入力クロックの周波数に依存せず、前記第２の制御クロックに同期する制御信号の動作タイミングは前記外部からの入力クロックの周波数に依存することを特徴とするＲＡＭマクロ。
【請求項２】
前記タイミング生成回路は遅延パルス生成回路を備え、該遅延パルス生成回路には前記外部からの入力クロックと外部からのディレイ値選択信号が入力され、該遅延パルス生成回路は該外部から入力クロックを前記ディレイ値選択信号に応じて遅延させた信号を前記第１の制御クロックとして出力し、前記第２の制御クロックは前記外部から入力クロックの反転信号であることを特徴とする請求項１記載のＲＡＭマクロ。
【請求項３】
前記評価モード選択信号が第１の動作モードである場合には、前記各種制御信号の動作タイミングは全て前記第２の制御クロックに同期することを特徴とする請求項1又は２記載のＲＡＭマクロ。
【請求項４】
前記各種制御信号には、前記制御回路による前記記憶回路へのリード／ライト動作に係るライト期間、リード期間を決定するリード／ライト制御信号が含まれ、
前記評価モード選択信号が第２の動作モードである場合には、ライトサイクルにおいては前記リード／ライト制御信号の動作タイミングは前記第１の制御クロックに同期し、リードサイクルにおいては前記リード／ライト制御信号の動作タイミングは前記第２の制御クロックに同期することを特徴とする請求項1又は２記載のＲＡＭマクロ。
【請求項５】
前記各種制御信号には、前記制御回路による前記記憶回路に対するロウ選択信号を無効にする信号である第１の制御信号と、プリチャージ期間の開始タイミングを決める第２の制御信号が含まれ、
前記評価モード選択信号が第３の動作モードである場合には、前記第１の制御信号の動作タイミングは前記第２の制御クロックに同期し、前記第２の制御信号の動作タイミングは前記第１の制御クロックに同期することを特徴とする請求項1又は２記載のＲＡＭマクロ。
【請求項６】
前記評価モード選択信号が第４の動作モードである場合には、前記各種制御信号の動作タイミングは全て前記第１の制御クロックに同期することを特徴とする請求項1又は２記載のＲＡＭマクロ。
【請求項７】
記憶回路と該記憶回路にアクセスする制御回路とを有するＲＡＭマクロに対して、前記制御回路に対して該制御回路による前記記憶回路への各種アクセスタイミングを決める各種制御信号を出力するタイミング生成回路であって、
外部からの入力クロックの立ち上がりから生成される第１の制御クロックと、外部からの入力クロックの立ち下がりから生成される第２の制御クロックとを出力するタイミング生成回路と、
前記各種制御信号を出力する回路であって、前記第１、第２の制御クロックを入力すると共に外部から評価モード選択信号を入力し、該評価モード選択信号に応じて、前記各種制御信号の動作タイミングを該第１、第２の制御クロックの何れか一方に同期させるテスト回路とを有し、
前記第１の制御クロックに同期する制御信号の動作タイミングは前記外部からの入力クロックの周波数に依存せず、前記第２の制御クロックに同期する制御信号の動作タイミングは前記外部からの入力クロックの周波数に依存することを特徴とするタイミング生成回路。
【請求項８】
前記タイミング生成回路は遅延パルス生成回路を備え、該遅延パルス生成回路には前記外部からの入力クロックと外部からのディレイ値選択信号が入力され、該遅延パルス生成回路は該外部から入力クロックを前記ディレイ値選択信号に応じて遅延させた信号を前記第１の制御クロックとして出力し、前記第２の制御クロックは前記外部から入力クロックの反転信号であることを特徴とする請求項７記載のタイミング生成回路。
【請求項９】
前記各種制御信号には、前記制御回路による前記記憶回路へのリード／ライト動作に係るライト期間、リード期間を決定するリード／ライト制御信号が含まれ、
前記評価モード選択信号が第２の動作モードである場合には、ライトサイクルにおいては前記リード／ライト制御信号の動作タイミングは前記第１の制御クロックに同期し、リードサイクルにおいては前記リード／ライト制御信号の動作タイミングは前記第２の制御クロックに同期することを特徴とする請求項８記載のタイミング生成回路。
【請求項１０】
前記第２の動作モードにおいて、前記ディレイ値選択信号、前記入力クロックの何れか一方又は両方を変化させることにより、前記ライトサイクルにおけるライト期間、前記リードサイクルにおけるリード期間の何れか一方又は両方を変化させることを特徴とする請求項９記載のタイミング生成回路。
【請求項１１】
記憶回路と該記憶回路にアクセスする制御回路とを有するＲＡＭマクロに対して、前記制御回路に対して該制御回路による前記記憶回路への各種アクセスタイミングを決める各種制御信号を出力するタイミング生成回路であって、
外部からの入力クロックの立ち上がりから生成される第１の制御クロックと、外部からの入力クロックの立ち下がりから生成される第２の制御クロックとを出力するタイミング生成回路と、
前記各種制御信号として少なくとも前記制御回路による前記記憶回路へのリード／ライト動作に係るライト期間、リード期間を決定するリード／ライト制御信号を出力する回路であって、ライトサイクルにおいては前記リード／ライト制御信号の動作タイミングを前記第１の制御クロックに同期させ、リードサイクルにおいては前記リード／ライト制御信号の動作タイミングを前記第２の制御クロックに同期させるテスト回路と、
を有することを特徴とするタイミング生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＡＭマクロに内蔵されるタイミング生成回路、このタイミング生成回路を内蔵するＲＡＭマクロ等に関する。
【背景技術】
【０００２】
従来より、ＲＡＭマクロをテストするテスト回路に関して、例えば特許文献１、２等に記載の回路がある。
特許文献１の発明では、ＲＡＭ内部の動作を同期させる為のクロック信号として、外部入力クロック信号をチップ内部でｎ（ｎは実数）逓倍したｎ逓倍クロック信号を用いることで、ＲＡＭ内部のアクセス動作を高速で実施させ、その後に外部クロックの１サイクルの最後に１度だけ期待値照合を行なうのみでメモリセルの不良を判定する。すなわち、クロックサイクル毎に期待値照合するのではなく、Ｘ側、もしくはＹ側のどちらか一方のみに高速クロックを入力し、連続アクセス動作をさせることによって、連続アクセスによる影響でＲＡＭセルのデータ自体に変化がないかのチェックを１パターンで評価する。【０００３】
また、特許文献２の発明では、メモリをテストするためのプログラムのインストラクションがテスト用クロック生成命令である場合、コマンド発生部はテスト用クロック発生信号を出力する。タイミングテスト用クロック生成部は、マスタークロックと位相の異なるタイミングマージン用クロックと上記テスト用クロック発生信号とに基づいて、テスト用クロックを生成する。タイミングテスト制御回路は、上記マスタークロックおよびテスト用クロックに基づいて、メモリのタイミングを制御する信号を生成してメモリのテストを行う。【０００４】
また、従来より、上記テスト回路において、外部からの入力クロックCLKに基づいてテスト回路内の動作タイミングが決定されるものに限らず、クロックCLK以外のクロックに基づいてテスト回路内の動作タイミングが決定されるものが知られている。【０００５】
例えば、図１０（ａ）、（ｂ）に、このような従来技術の構成の一例を示す。
図１０に示すＲＡＭマクロ２００は、記憶回路２０１、制御回路２０２、タイミング生成回路２０３、及びテスト回路２０４を有する。制御回路２０２は、テスト時には、外部から入力されるアドレス、データ、各種制御信号と、タイミング生成回路２０３から出力される信号（ｂ）と、テスト回路２０４から出力される各種制御信号（ｃ）とに基づいて、記憶回路２０１に対する各種アクセス動作を実行する。この各種アクセス動作タイミングは、特にテスト回路２０４から出力される各種制御信号（ｃ）の動作タイミングに影響される。そして、図示の構成では、テスト回路２０４は、タイミング生成回路２０３から出力される制御クロック（ａ）に基づいて動作する。制御クロック（ａ）は、例えば、クロックCLKのｎ逓倍クロック信号等である。【０００６】
また、図１０（ｂ）に示すＲＡＭマクロ３００は、図１０（ａ）の構成との違いのみ説明するならば、テスト回路３０４は、上記クロックCLK以外のクロックであるテストクロック（ｄ）を外部から入力しており、このテストクロック（ｄ）に基づいて動作する。【０００７】
上記図１０（ａ）に示す従来技術では、テスト回路は、外部からの入力クロックCLKの立ち上がり又は立下りのどちらか片方のタイミングから、リード動作とライト動作の制御タイミングを生成しており、どちらか片方の動作マージンのみを変化させる事ができず、不良要因がリード動作であるかライト動作であるかを特定する事が困難であった。【０００８】
また、クロックの立下りからリードとライト動作の制御タイミングを生成した場合には、システム動作時と同等の高サイクル動作での動作マージンを事前に評価するには、高サイクルでテストを行う必要があり、専用のテスト回路を別に組み込む必要があった。【０００９】
また、図１０（ｂ）に示す従来技術では、外部から２種類のクロック信号（クロックCLKとテストクロック(d)）を入力することで、この２種類のクロック信号各々のタイミングで図示の制御信号(e),(f)を生成することができる。しかしながら、テストクロック(d)を生成する為の専用回路を別途設ける必要があるうえに、上記２種類の外部入力クロック信号相互のタイミングを調整することは困難となる。外部で別々に生成されるクロック信号を用いるのではなく、ＲＡＭマクロ内部で、基準となるクロック信号CLKに基づいて、タイミングが異なる２系統以上の基本タイミングを生成できることが望まれる。  【００１０】
また、従来では、テスト回路から出力される各種制御信号の動作タイミングを、状況に応じて容易に様々なタイミングにすることは出来なかった。
本発明の課題は、リード動作とライト動作のどちらか片方の動作マージンのみを厳しくする事ができ、これによって不良要因がリード動作かライト動作かを特定することができ、あるいはテスト回路から出力される各種制御信号の動作タイミングを、状況に応じて容易に様々なタイミングにすることができ、容易に様々な評価を行えるようになるタイミング生成回路、及びこのタイミング生成回路内蔵のＲＡＭマクロを提供することである。
【特許文献１】特開2004-22014号公報
【特許文献２】特開2004-158144号公報
【発明の開示】
【００１１】
本発明のＲＡＭマクロは、記憶回路と該記憶回路にアクセスする制御回路とを有するＲＡＭマクロにおいて、外部からの入力クロックの立ち上がりから生成する第１の制御クロックと、外部からの入力クロックの立ち下がりから生成する第２の制御クロックとを出力するタイミング生成回路と、前記制御回路に対して該制御回路による前記記憶回路への各種アクセスタイミングを決める各種制御信号を出力する回路であって、前記第１、第２の制御クロックを入力すると共に外部から評価モード選択信号を入力し、該評価モード選択信号に応じて、前記各種制御信号の動作タイミングを該第１、第２の制御クロックの何れか一方に基づいて決定するテスト回路とを有し、前記第１の制御クロックに同期する制御信号の動作タイミングは前記外部からの入力クロックの周波数に依存せず、前記第２の制御クロックに同期する制御信号の動作タイミングは前記外部からの入力クロックの周波数に依存するものである。
【００１２】
上記ＲＡＭマクロでは、前記評価モード選択信号を外部から任意に設定・変更することで、上記タイミング生成回路とテスト回路とによって、前記制御回路による前記記憶回路への各種アクセスタイミングを、状況に応じて容易に様々なタイミングにすることができる。例えば、上記各種アクセスタイミングを、第１、第２の制御クロックの何れか一方に基づいて決定することができる。あるいは、例えば、上記各種アクセスタイミングの一部を第１の制御クロックに基づいて決定し、他を第２の制御クロックに基づいて決定することができる。又は、例えば、上記各種アクセスタイミングを、ライトサイクルにおいては第１の制御クロックに基づき、リードサイクルにおいては第２の制御クロックに基づいて決定する（あるいは、その逆とする）こともできる。
【００１３】
上記構成のＲＡＭマクロにおいて、例えば、前記タイミング生成回路は遅延パルス生成回路を備え、該遅延パルス生成回路には前記外部からの入力クロックと外部からのディレイ値選択信号が入力され、該遅延パルス生成回路は該外部から入力クロックを前記ディレイ値選択信号に応じて遅延させた信号を前記第１の制御クロックとして出力し、前記第２の制御クロックは前記外部から入力クロックの反転信号とする。
【００１４】
これによって、第１の制御クロックに基づいて決定される各種アクセスタイミングは、外部からディレイ値選択信号を任意に設定・変更することで、ある程度自由に変更できるので、例えば、動作マージンテスト等を容易に行えるようになる。
【００１５】
上記構成のＲＡＭマクロにおいて、例えば、前記評価モード選択信号が第１の動作モードである場合には、前記各種制御信号の動作タイミングは全て前記第２の制御クロックに同期する。状況によって、上記各種アクセスタイミングを、外部からの入力クロックの周波数に依存させたい場合（外部からの入力クロックの周波数を変えることでタイミングを変更したい場合）には、動作モード１に設定すればよい。
【００１６】
また、上記構成のＲＡＭマクロにおいて、例えば、前記各種制御信号には、前記制御回路による前記記憶回路へのリード／ライト動作に係るライト期間、リード期間を決定するリード／ライト制御信号が含まれ、前記評価モード選択信号が第２の動作モードである場合には、ライトサイクルにおいては前記リード／ライト制御信号の動作タイミングは前記第１の制御クロックに同期し、リードサイクルにおいては前記リード／ライト制御信号の動作タイミングは前記第２の制御クロックに同期する。
【００１７】
第２の動作モードに設定した場合には、リード動作とライト動作の制御タイミングが、それぞれ異なる制御クロックに基づいて決定されるので、どちらか片方の動作マージンのみを変化させる事ができる。従って、不良要因がリード動作であるかライト動作であるかを特定する事が容易になる。
【００１８】
また、上記構成のＲＡＭマクロにおいて、例えば、前記各種制御信号には、前記制御回路による前記記憶回路に対するロウ選択信号を無効にする信号である第１の制御信号と、プリチャージ期間の開始タイミングを決める第２の制御信号が含まれ、前記評価モード選択信号が第３の動作モードである場合には、前記第１の制御信号の動作タイミングは前記第２の制御クロックに同期し、前記第２の制御信号の動作タイミングは前記第１の制御クロックに同期する。
【００１９】
上記動作モード３に設定した場合には、メモリセルの内部状態をRAMマクロの通常(システム稼動時のリード/ライト)動作状態よりも厳しい状態にすることができる。すなわち、PC期間とWL選択期間とを被せた状態を、通常よりも長くすることができる。
【００２０】
また、上記構成のＲＡＭマクロにおいて、例えば、前記評価モード選択信号が第４の動作モードである場合には、前記各種制御信号の動作タイミングは全て前記第１の制御クロックに同期する。状況によって、上記各種アクセスタイミングを、外部からの入力クロックの周波数に依存させたくない場合には、動作モード１に設定すればよい。この場合、上記各種アクセスタイミングを、ディレイ値選択信号の設定を変更することで変更できる。また、例えば、何等かの理由で前記外部からの入力クロックの周波数が通常よりも低い状況になっても、上記の通り入力クロックの周波数には依存しないので、通常通りに動作させることができる。
【００２１】
尚、本発明は、上記ＲＡＭマクロに限らず、上記タイミング生成回路とテスト回路とから成る回路（テスト用タイミング生成回路）自体として構成することもできる。また、動作モードを変更する構成に限らず、事実上、何れかの動作モードに固定した構成とすることもできる。
【図面の簡単な説明】
【００２２】
【図１】本例によるＲＡＭマクロの概略構成図である。
【図２】図１のＲＡＭマクロの制御回路の詳細構成図である。
【図３】図１のＲＡＭマクロのテスト用タイミング生成回路の詳細構成図である。
【図４】動作モード１(falling edge function mode)における動作タイミング図である。
【図５】動作モード２(write function margin test mode)における動作タイミング図である。
【図６】動作モード３(memory cell test mode)における動作タイミング図である。
【図７】（ａ）、（ｂ）は、記憶素子アレイの構成例である。
【図８】（ａ）〜（ｃ）はＰＣ期間及びＷＬ選択期間に応じたビットラインｂｌ及びblnの電圧レベルの変化を示す図である。
【図９】動作モード４(rising edge function mode)における動作タイミング図である。
【図１０】（ａ）、（ｂ）は従来のＲＡＭマクロの構成例である。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して、本発明の実施の形態について説明する。
図１に、本例によるＲＡＭマクロの概略構成図を示す。
図示のＲＡＭマクロ１０は、記憶素子から構成される記憶回路１１と、この記憶回路１１を制御する制御回路１２と、外部からの入力クロックＣＬＫを基にタイミングを生成するタイミング生成回路１３と、上記記憶回路１１をテストするテスト回路１４から構成されている。尚、本例のＲＡＭマクロ１０におけるＲＡＭは、基本的にはＳＲＡＭであるが、ＤＲＡＭであってもよい。但し、ＤＲＡＭの場合には、後述するライト期間、リード期間の調整は行えるが、セルテスト期間の調整等は行えない。【００２４】
通常動作時又はテスト時において、タイミング生成回路１３は、外部からの入力クロックＣＬＫを基に、制御クロック（１）、テストクロック（２）を生成して、テスト回路１４に出力する。制御クロック（１）は、クロックＣＬＫの位相を所定量遅らせた信号となるが、この所定量（遅延量）は外部からのテスト信号によって設定・変更できる。テストクロック（２）はほぼクロックCLKの反転信号（位相が約１８０°遅れた信号）となる。これは、換言すれば、タイミング生成回路１３は、クロックＣＬＫの立ち上がりから制御クロック（１）を生成し、クロックＣＬＫの立下りからテストクロック（２）を生成する、とも言えるものとする（制御クロック（１）の立ち上がりはクロックＣＬＫの立ち上がりから生成され、テストクロック（２）の立ち上がりはクロックＣＬＫの立ち下がりから生成される）。尚、タイミング生成回路１３は、従来と同様にクロックＣＬＫの立ち上がりから制御クロック（３）も生成する。【００２５】
そして、タイミング生成回路１３は、制御クロック（３）を制御回路１２に出力し、制御クロック（１）とテストクロック（２）は、テスト回路１４に分配する。尚、制御信号（４）は、１つの制御信号を意味するのではなく、実際には図２に示すように、複数の制御信号より成るものである。【００２６】
テスト回路１４は、各種制御信号(4) の各々を上記クロック(1),(2)のどちらかを基に生成して制御回路１２に分配する。
尚、記憶回路１１及び制御回路１２自体は、従来の構成と略同様であってよい。すなわち、制御回路１２は、外部から入力されるアドレスに応じて記憶回路１１内の特定メモリセルを選択し、タイミング生成回路１３から出力される制御クロック(3)やテスト回路１４から出力される各種制御信号（４）に基づいて、記憶回路１１に対するデータのリード/ライト動作を実行する（勿論、従来と同様、制御信号ＷＥ、ＲＥＳ等も入力している）。この際、制御回路１２によって制御されるリード/ライト動作タイミングの期間が長いほど動作が安定し、逆に、この期間が短いほど、不安定な動作となりリード/ライト動作をミスする可能性が高くなる。【００２７】
本例のＲＡＭマクロ１０の特徴は、タイミング生成回路１３とテスト回路１４とにある。すなわち、タイミング生成回路１３は、RAMマクロ１０に対する入力クロックCLKから、２系統以上の基本タイミング(1),(2),(3)を生成する。そして、制御クロック(3)は制御回路１２に出力し、制御クロック(1)とテストクロック(2)はテスト回路１４に出力する。本例において重要なのは、テスト回路１４に出力する２系統の基本タイミング、すなわち制御クロック(1)とテストクロック(2)であり、制御クロック(3)については特に言及しない。【００２８】
テスト回路１４は、上述した通り、上記各種制御信号（４）の各々を、上記２系統の基本タイミング(1),(2)の何れか一方の系統に基づいて生成する。すなわち、必ずしも、制御信号（４）を構成する全ての制御信号が、一律に、上記２系統の基本タイミング(1),(2)の何れか一方の系統に基づいて動作するものではない。制御信号（４）の一部は制御クロック(1)に基づいて動作させ、他はテストクロック(2)に基づいて動作させるようにしてもよい。あるいは、ある制御信号において、ライトサイクルでは制御クロック(1)に基づいて動作し、リードサイクルではテストクロック(2)に基づいて動作させる（あるいは、その逆に、リードサイクルでは制御クロック(1)に基づいて動作し、ライトサイクルではテストクロック(2)に基づいて動作させる）こともできる（つまり、後述する動作モード１〜動作モード４のような様々な動作モードで動作させることができる）。【００２９】
上記各種制御信号（４）自体は従来と略同様であってよいが、本手法では、これら各種制御信号（４）の動作タイミングを、自由に設定・変更できる。
上記各種動作モードの切り替えは、外部からテスト回路１４に入力するテスト信号の設定によって行なわれる。【００３０】
そして、既に述べた通り、制御回路１２は、上記各種制御信号（４）等に基づいて記憶回路１１へのアクセス動作を行うのであるから、上述したことは、RAMマクロ１０における内部の各種制御タイミングが、それぞれ、上記２系統の基本タイミング(1),(2)の何れか一方の系統に基づいて決定されることを意味することになる。そして、上記の通り、外部からの設定によって容易に自由に様々な動作モードで動作させることができ、様々なＲＡＭマクロ評価を行うことができる。これが、本発明の特徴の１つである。【００３１】
このように、RAMマクロ外部からの設定により動作モードを切り替え、動作タイミングが異なった各制御タイミングを生成することができる。更に、上記遅延量や入力クロックCLKの周波数を変化させる事によって、各動作のタイミングマージンを変化させて、RAMマクロの評価を行うことができる。【００３２】
そして、例えば後述する動作モード２においては、リード動作とライト動作とが、それぞれ別々の動作タイミングで動作するように制御する事が可能となる。よって、詳しくは後述するように、上記遅延量や外部入力クロックCLKの周波数を変化させることによって、記憶回路１１に対するリード/ライト期間を変化させることができる（どちらか一方を緩く、他方を厳しくできる）ので、リードとライト動作のどちらに不良要因があるかを特定する事が可能となる。これも本発明の特徴の１つである。【００３３】
また、低サイクルでのテスト時においても、制御クロック(1)に基づいてRAMマクロ１０を動作させることにより、システム動作時と同等の内部動作タイミングで、RAMマクロ１０を動作させて評価することが可能となる。【００３４】
図２、図３は、ＲＡＭマクロ１０の詳細構成例を示す図である。
図２は、制御回路１２の詳細構成を示してあるが、上記の通り、制御回路１２自体は従来と同じである。図２では、制御回路１２の詳細構成を示すことで、テスト回路１４から制御回路１２に入力する信号等を詳細に示してある。すなわち、図１の制御信号(4)は、実際には図２に示す各種制御信号(11),(12)、(13)、(14)から成る。尚、図１における制御クロック（１）、（３）及びテストクロック（２）は、図２においても同じであり同一符号を付してある。【００３５】
図１においても説明したが、本例のＲＡＭマクロ１０では、まず、タイミング生成回路１３が、外部から入力するクロックCLKとテスト信号TIM_CTLとに基づいて、クロックCLKの立ち上がりから生成されるタイミング信号（制御クロック（１））と、クロックCLKの立下りから生成されるタイミング信号（テストクロック（２））とを生成し、これらをテスト回路１４に出力する。尚、テスト信号TIM_CTLは、制御クロック（１）を生成する為の上記遅延量を外部から任意に設定・変更可能とするものであるので、もし遅延量を固定とする構成にするならば、必要ない。また、尚、上記の通り、「クロックCLKの立ち上がりから生成される」とは、「クロックＣＬＫの位相を所定量遅らせた信号を生成する」ことを意味するものとし、従って、制御クロック（１）の立ち上がりタイミングは、クロックCLKの立ち上がりタイミングから上記遅延量分遅れたタイミングとなる。【００３６】
テスト回路１４は、これら制御クロック（１）とテストクロック（２）と、外部から入力される制御信号WE,RSTと、外部から入力されるテスト信号（TEST[0]〜[2]）とに基づいて、各種制御信号(11),(12)、(13)、(14)を生成・出力する。その際、各種制御信号(11),(12)、(13)、(14)の動作タイミングは、制御クロック（１）、テストクロック（２）の何れかに基づくことになる。これら各種制御信号がどちらのクロックに基づいて動作することになるかは、テスト信号（TEST[0]〜[2]）の値によって決まる。【００３７】
これによって、これら制御信号(11),(12)、(13)、(14)によって制御回路１２内の各回路(22),(23),(24),(25)の動作タイミングを変化させ、あるいは更にRAMマクロ１０の動作における各動作タイミングのマージンを変化させて、ＲＡＭマクロ１０の評価を行うことが可能となる。【００３８】
尚、もし仮に各種制御信号(11),(12)、(13)、(14)の全てがテストクロック（２）に基づいて生成される場合は、ＲＡＭマクロ１０内の動作は、従来と同様になると言える。従来では、クロックCLKの立下りタイミングで全ての制御信号(11),(12)、(13)、(14)の動作タイミングが決定され、これによって後述するライト期間、リード期間、ＰＣ期間等の期間の終わりのタイミングが決定される。尚、これら期間の始まりも、従来と同様、制御クロック（３）すなわちクロックCLKの立ち上がりのタイミングによって決定される。【００３９】
よって、テストクロック（２）に基づく動作は、クロックCLKの周波数によって決まることになる（つまり、クロックCLKの周波数に依存することになる）。例えば、クロックCLKの周波数が高くなれば、ライト期間、リード期間の両方とも短くなることになる。これに対して、制御クロック（１）を用いた場合には、クロックCLKの周波数に依存しない動作を行わせることができる。詳しくは後述する。【００４０】
また、尚、図２に示す通り、タイミング生成回路１３とテスト回路１４とを合わせて、テスト用タイミング生成回路３０と記すものとし、このテスト用タイミング生成回路３０の詳細構成の一例を図３に示してある。尚、テスト用タイミング生成回路３０は、主要な用途はその名称の通りテスト用であるが、テスト用に限らないので、単にタイミング生成回路と呼んでも良い。【００４１】
図２において、制御回路１２は、デコーダ回路２１、ロウ選択回路２２、ＰＣ回路２３、カラム選択回路２４、及びリード／ライト回路２５の各ブロックから成るが、上記の通り、制御回路１２自体は既存の構成であるので、これら各構成要素については特に詳細には説明せず、本発明の特徴に係る部分のみ簡単に説明するのみとする。尚、記憶素子アレイ４０は図１における記憶回路１１の一例である。【００４２】
デコーダ回路２１は外部から入力されるアドレスに応じた行（ロウ）選択信号(16),列（カラム）選択信号(15)を、各々、制御クロック(3)に応じたタイミングでロウ選択回路２２、カラム選択回路２４に出力する。尚、デコーダ回路２１は制御信号（11)（RST信号）によってリセットされるが、これは本例においては特に重要なものではない。【００４３】
ロウ選択回路２２は記憶素子アレイ４０の行（ロウ）側のワード線を選択する回路であり、カラム選択回路２４は記憶素子アレイ４０の列（カラム）側のビット線対を選択する回路であり、各々、上記アドレスに応じたワード線、ビット線対を選択する(選択されるワード線、ビット線対の信号ＷＬ、CSWnがそれぞれ“有効”となる)。その後、信号ＷＬは、制御信号(12)（WL_RST信号）によってリセットされるまでの間“有効”となっており、信号CSWnは制御信号(13)（CSW_BPCn信号）によってリセットされるまでの間“有効”となっている。そして、リード／ライト回路２５は、制御信号ＷＥが有効（'H'）のときには記憶素子アレイ４０に対するライト動作を行うが、その有効な動作期間は信号ＷＬ、CSWnの両方が“有効”である間（以後、ライト期間と呼ぶ）である。また、リード／ライト回路２５は、制御信号ＷＥが無効（'Ｌ'）のときには記憶素子アレイ４０に対するリード動作を行うが、その有効な動作期間は信号ＷＬ、CSWnの両方が“有効”になってから何れか一方が“無効”になるまで又はリード用アンプイネーブルとなるまでの期間（リード期間）となる。リード／ライト回路２５には外部からの制御信号ＷＥとテスト回路１４から出力される制御信号(14)とが入力しており、制御信号ＷＥが‘Ｌ’のときに制御信号(14)が‘Ｌ’になると、リード用アンプイネーブルとなる（後述するＳＡＥが‘Ｈ’となる）。【００４４】
上記の通り、ライト期間は制御信号(12),(13)によって決まり、リード期間は制御信号(12),(13)又は(14)によって決まる。また、ＰＣ回路２３におけるＰＣ（プリチャージ）期間は制御信号(13)によって決まる。よって、制御信号(11)は本発明には直接関係しないものであり、除外して考えても良い。よって、例えば「制御信号の全てが」と記した場合には、制御信号(12),(13),(14)の全てを意味するものとする。【００４５】
次に、図３に示すテスト用タイミング生成回路３０の詳細構成について説明する。
尚、図３、図４における各信号名の信号の意味は、以下に列挙する通りである。尚、以下の説明における‘Ｌ’はlow level、‘Ｈ’はhigh levelを意味する。
・ＷＬ(Word Line)；記憶素子アレイ４０のロウ選択タイミング（‘Ｈ’で有効）
・ＣＳＷn(Column Switch)；記憶素子アレイ４０のカラム選択タイミング（‘Ｌ’で有効）
・ＳＡＥ(Sense AMP Enable)；リード用アンプ・イネーブルタイミング（‘Ｈ’で有効）
・ＰＣn(Pre Charge)；リード／ライト動作後の初期化タイミング（‘Ｌ’で有効）
・ＣＬＫ；ＲＡＭマクロ１０制御用の外部入力クロック
・ＲＥＳＥＴ；初期化タイミング信号（‘Ｈ’で有効）
・TIM_CTL[2:0]；内部タイミングのディレイ値選択信号
・TEST[2:0]；評価モード選択信号
・ＷＥ；ライト選択信号
・ＣＬＫＰ；動作開始制御クロック
・ＲＳＴ；ＲＡＭマクロ用同期クロック
・WL_RST；ワード選択初期化タイミング
・CSW_BPCn；カラム選択の解除、及びビット線初期化タイミング
・ＳＡn；リード用アンプ・イネーブル基本タイミング
尚、上記各信号名において信号名の最後に‘n’がある信号は、‘Ｌ’でアクティブになる信号を意味しており、通常の表記方法は、例えば、ＳＡnの場合は
2007099579.tif 000003
となる。【００４６】
尚、TIM_CTL[2:0]、TEST[2:0]は、何れも、テスト信号と呼んでいたが、上記の通り、正確には、TIM_CTL[2:0]はディレイ値選択信号であり、TEST[2:0]は評価モード選択信号である。【００４７】
また、尚、上記ＷＬ信号は図３のロウ選択回路２２が制御信号(12)等に基づいて生成して記憶素子アレイ４０に出力する信号である（図３の信号(11)）。ＣＳＷn信号は、図３のカラム選択回路２４が制御信号(13)等に基づいて生成して記憶素子アレイ４０に出力する信号である（図３には特に示さない。ＳＡＥ信号、ＰＣn信号についても同様）。ＳＡＥ信号は、図３のリード／ライト回路２５が、制御信号(14)、制御信号ＷＥ等に基づいて生成する信号である。ＰＣn信号は、図３のＰＣ回路２３が、制御信号(13)等に基づいて生成する信号である。【００４８】
図３に示すテスト用タイミング生成回路３０の構成において、まず、チョッパー回路５２は、RAMマクロ１０の動作開始タイミングパルスである信号CLKP(上記制御信号（３）)を、外部からの入力クロックCLKの立ち上がりから生成する。尚、実際には、図示の通り、チョッパー回路５２は、クロックCLKがＮＯＴ回路５１によって反転して成るクロックｃｌｋｎを入力しており、その立下りから信号CLKPを生成する。【００４９】
遅延パルス生成回路５４は、上記クロックclknがＮＯＴ回路５３で反転されて成るクロックclk（クロックCLKとほぼ同じ（わずかな位相遅れがある））を入力し、更に外部から入力される制御信号RESET及びテスト信号TIM_CTL[2:0]を入力している。尚、今後、上記のような小さな位相遅れについては特に言及しないものとする。【００５０】
テスト信号TIM_CTL[2:0]は、外部から任意のディレイ値を設定する為の信号であり、遅延パルス生成回路５４は、このディレイ値に応じてクロックCLKの位相を遅らせた信号である制御クロックａ（上記制御クロック（１））を生成する。尚、遅延パルス生成回路５４自体は、既存の構成であるので、特に詳細には説明しないが、例えばよく知られている構成としては、遅延素子が直列に複数段接続されており、更に入力するテスト信号TIM_CTL[2:0]に応じてこの遅延素子群の何れかの段の出力を選択的に取り出して出力するセレクタを有する構成がある。【００５１】
制御クロックａは、ＮＡＮＤ回路５７，６８，７０やＳＡ信号生成回路９０に入力する。まず、ＮＡＮＤ回路５７に係る動作について説明する。ＮＡＮＤ回路５７には、上記制御クロックａとＮＯＴ回路５６の出力とが入力する。ＮＯＴ回路５６から出力される信号は、上記クロックｃｌｋが、ＮＯＴ回路５５で反転し更にＮＯＴ回路５６で反転して元に戻された信号である。つまり、ＮＯＴ回路５６から出力される信号は、外部からの入力クロックCLKが、４つの遅延素子（ＮＯＴ回路51,53,55,56）によって多少遅延された信号であると言える。そして、ＮＡＮＤ回路５７の出力は、ＮＯＴ回路５８で反転され、これがＲＳＴ信号（図２の制御信号(11)）となる。ＲＳＴ信号は、制御クロックａとＮＯＴ回路５６の出力の両方が’Ｈ’である間、’Ｈ’となる。図４等で示す通り、ＲＳＴ信号は、制御クロックａの立ち上がりによって「Ｌ→Ｈ」となり、ＮＯＴ回路５６からの出力信号の立下りによって「Ｈ→Ｌ」となる信号である。【００５２】
ここで、制御クロックａの立ち上がりタイミングは、上記テスト信号TIM_CTL[2:0]によって、例えば図４等に示すＡの範囲内であれば外部から任意に設定可能となっている。これは、ＲＳＴ信号の立ち上がりタイミングを、Ａの範囲内で外部から任意に設定／変更可能であることを意味する。【００５３】
ここで、本例のテスト用タイミング生成回路３０は、外部からＲＡＭマクロ１０に入力するテスト信号（ここでは、３ビットのテスト信号TEST[0]〜[2]とする）に応じて、複数の動作モードから選択的に動作する。ここでは、一例として、図４〜図７に示す４つの動作モードがあるものとする。図４は動作モード１(falling edge function mode)における動作タイミング、図５は動作モード２(write function margin test mode)における動作タイミング、図６は動作モード３(memory cell test mode)における動作タイミング、図９は動作モード４(rising edge function mode)における動作タイミングを示す。【００５４】
テスト用タイミング生成回路３０は、図４〜図６、及び図９に示す通り、上記テスト信号を“TEST[2:0]＝LLL”に設定した場合には上記動作モード１で動作し、“TEST[2:0]＝LLH”に設定した場合には上記動作モード２で動作し、“TEST[2:0]＝LHL”に設定した場合には上記動作モード３で動作し、“TEST[2:0]＝HLL”に設定した場合には上記動作モード４で動作する。尚、例えば、“TEST[2:0]＝HLL”とは、TEST[2]＝’Ｈ’、TEST[1]＝’Ｌ’、 TEST[0]＝’Ｌ’を意味する。【００５５】
以下、動作モード１から順に説明していくが、その前に、TEST[2:0]の設定内容に応じて、図３に示す論理素子５９〜６７による図示の各出力b,c,d,eが、どの様に変わるのかを、まとめて説明する。【００５６】
まず、動作モード１(falling edge function mode)の場合、テスト信号は“TEST[2:0]＝LLL”に設定されるので、図３に示すTEST[0]〜[2]は全て’Ｌ’であり、制御信号ＷＥが’Ｌ’のときには、信号ｂ、ｃは共に’Ｌ’となる。すなわち、まず、ＮＡＮＤ回路５９の２つの入力は共に’Ｌ’であるので、その出力は’Ｈ’となり、ＮＯＴ回路６３の出力は’Ｈ’であるので、これらを入力するＮＡＮＤ回路６０の出力（信号ｂ）は’Ｌ’となる。また、ＮＯＲ回路６１の２つの入力は共に’Ｌ’であるのでＮＯＲ回路６１の出力は’Ｈ’となり、この出力’Ｈ’とＮＡＮＤ回路５９の出力’Ｈ’とを入力するＮＡＮＤ回路６２の出力（信号ｃ）は’Ｌ’となる。【００５７】
上記信号ｂ、ｃを各々入力するＮＯＴ回路６３，６４の出力は共に’Ｈ’となり、これらは各々ＮＡＮＤ回路６６，６７に入力する。ＮＡＮＤ回路６６，６７には、それぞれ、ＮＯＴ回路６５の出力、すなわちクロックclknの反転信号が入力している。従って、ＮＡＮＤ回路６６，６７の出力信号ｄ，ｅは、図４に示す通り、クロックclknの立ち上がりで「Ｌ→Ｈ」となる（出力信号ｄ、ｅは、クロックclknが’Ｈ’のとき’Ｈ’で、’Ｌ’のとき’Ｌ’となる）。【００５８】
一方、制御信号ＷＥがイネーブル（’Ｈ’）となったときも、ＮＡＮＤ回路５９の出力は’Ｈ’であるので、上記制御信号ＷＥが’Ｌ’のときの動作と同じ動作となる。
次に、動作モード２(write function margin test mode)の場合、テスト信号は“TEST[2:0]＝LLH”に設定されるので、図３に示すTEST[0]が’Ｈ’、TEST[1]、[2]が’Ｌ’となる。よって、ＮＯＲ回路６１とＮＯＴ回路６３の出力は上記動作モード１の場合と同じ（共に常に’Ｈ’）であるが、ＮＡＮＤ回路５９の出力は、制御信号ＷＥが’Ｌ’のときは’Ｈ’であるが、ＷＥが’Ｈ’のときは’Ｌ’となる。よって、図５に示す通り、信号ｂ、ｃは、制御信号ＷＥの立ち上がりで「Ｌ→Ｈ」となり、ＷＥの立ち下りで「Ｈ→Ｌ」となる。信号ｂ、ｃが‘Ｈ’のときには、信号d,eはクロックclknに関係なく‘Ｈ’になるので、信号ｄは信号ｂの立ち上がりで「Ｌ→Ｈ」となり、信号ｅは信号ｃの立ち上がりで「Ｌ→Ｈ」となる。すなわち、信号ｄ，ｅは、ライトサイクルにおいては‘Ｈ’となる。一方、制御信号ＷＥが‘Ｌ’のときには（リードサイクルにおいては）、信号ｂ、ｃは常に‘Ｌ’であるので（図４の場合と同様であるので）、信号ｄ，ｅは、共に、クロックclknの立ち上がりで「Ｌ→Ｈ」となり、クロックclknの立ち下りで「Ｈ→Ｌ」となる。【００５９】
次に、動作モード３(memory cell test mode)の場合、テスト信号は“TEST[2:0]＝LHL”に設定されるので、図３に示すTEST[1]が’Ｈ’、TEST[0]、[2]が’Ｌ’となる。この場合、ＮＯＲ回路６１の出力は‘Ｌ’となるので、ＮＡＮＤ回路６２の出力信号ｃは常に‘Ｈ’となり、それ故、ＮＡＮＤ回路６７の出力信号ｅは常に‘Ｈ’となる。また、ＮＡＮＤ回路５９の出力は常に‘Ｈ’となるので（つまり制御信号ＷＥによって変化することはない）、ＮＡＮＤ回路６０の出力信号ｂは常に‘Ｌ’となる。そして、それ故、ＮＡＮＤ回路６６の出力信号ｄはクロックclknに同期して変化することになり、クロックclknの立ち上がりで「Ｌ→Ｈ」となる（何れも図６参照）。【００６０】
最後に、動作モード４(rising edge function mode)の場合、テスト信号は“TEST[2:0]＝HLL”に設定されるので、図３に示すTEST[2]が’Ｈ’、TEST[0]、[1]が’Ｌ’となる。この場合、ＮＯＲ回路６１とＮＯＴ回路６３の出力は‘Ｌ’であり、ＮＡＮＤ回路５９の出力は常に‘Ｈ’となるので、信号ｂ、ｃは常に‘Ｈ’となる。よって、ＮＡＮＤ回路６６，６７には、その一方の入力は常に信号ｂ，ｃの反転信号‘Ｌ’が入力されることになるので、ＮＡＮＤ回路６６，６７の出力信号ｄ，ｅは、クロックclknに関係なく常に‘Ｈ’となる。【００６１】
更に、ここで、各動作モードにおけるＳＡ信号生成回路９０の動作について説明する。
図３に示す通り、ＳＡ信号生成回路９０には、クロックａ（制御クロック(1)）、クロックclkn（テストクロック(2)）、信号ｃ、及びRESET信号が入力している。【００６２】
尚、以後、RESET信号に係る構成・動作については特に言及しない。最初にリセットが掛かった後は、次にリセットが掛かるまでの間（つまり、テスト動作中は）RESET信号は常に‘Ｌ’であるので、ＳＡ信号生成回路９０おいてはRESET信号はＮＯＴ回路７１で反転して‘Ｈ’となり、これがｐチャネルＭＯＳトランジスタ７８のゲートに入力しているので、テスト動作中はｐチャネルＭＯＳトランジスタ７８は常にＯＦＦ状態となっている。尚、リセット時、すなわちRESET信号が‘Ｈ’となることでｐチャネルＭＯＳトランジスタ７８がＯＮ状態のときにｐチャネルＭＯＳトランジスタ７７のゲートに入力しているクロックclknが‘Ｌ’になると、ｐチャネルＭＯＳトランジスタ７７，７８の両方がＯＮ状態になることから、信号ｆは初期化（’Ｈ’）される。【００６３】
また、尚、各トランジスタへの入力はゲート入力であるので、以下、逐一「ゲートに入力する」とは記さない。同様に、ソース、ドレインについても、ｐチャネルＭＯＳトランジスタは全て電源Ｖ（電源Ｖ側）にソースが接続されており、nチャネルＭＯＳトランジスタは全てアース(アース側)にソースが接続されており、これについても逐一記載するものではない。【００６４】
また、尚、図３に示すＳＡ信号生成回路９０内のｐチャネルＭＯＳトランジスタ７９、nチャネルＭＯＳトランジスタ８０，８１、ＮＯＴ回路８２，８３より成る構成は、基本的にはＮＯＴ回路８２，８３によって単に信号ｆをそのまま信号ＳＡnとして出力しているだけなので（多少遅延するが）、以後、これら回路による信号ｆから信号ＳＡnの生成については特に言及せず、信号ｆの生成までを説明するものとする。尚、ｐチャネルＭＯＳトランジスタ７９、nチャネルＭＯＳトランジスタ８０，８１は、信号ｆの値を保持する為の構成であり、例えば信号ｆが「Ｌ→Ｈ」となった場合、ＮＯＴ回路８２の出力は「Ｈ→Ｌ」となり、この出力はｐチャネルＭＯＳトランジスタ７９とnチャネルＭＯＳトランジスタ８０にも入力しているので、ｐチャネルＭＯＳトランジスタ７９は「ＯＦＦ→ＯＮ」となり、nチャネルＭＯＳトランジスタ８０は「ＯＮ→ＯＦＦ」となるので、信号ｆは電圧Ｖと同じ電圧レベルすなわち「Ｈ」の状態が維持される。信号ｆが「Ｈ→Ｌ」となった場合には、この逆に、信号ｆはアースと同じ電圧レベルすなわち「Ｌ」の状態が維持されることになる。【００６５】
ＳＡ信号生成回路９０において信号ｆの生成に係る回路は、ｐチャネルＭＯＳトランジスタ７３，７４、及びnチャネルＭＯＳトランジスタ７５，７６の４つのトランジスタが直列に繋がっており、図示の通り、信号ｆは、基本的には、ｐチャネルＭＯＳトランジスタ７３，７４の両方がＯＮのとき‘Ｈ’となり、nチャネルＭＯＳトランジスタ７５，７６の両方がＯＮのとき‘Ｌ’となる。但し、nチャネルＭＯＳトランジスタ７６と並列にnチャネルＭＯＳトランジスタ７２を設けてあるので、信号ｆはnチャネルＭＯＳトランジスタ７５，７２の両方がＯＮのときにも‘Ｌ’となる。【００６６】
そして、ｐチャネルＭＯＳトランジスタ７３とnチャネルＭＯＳトランジスタ７６の両方にクロックclkn（テストクロック(2)）が入力しており、ｐチャネルＭＯＳトランジスタ７４とnチャネルＭＯＳトランジスタ７５の両方にクロックａ（制御クロック(1))が入力しており、nチャネルＭＯＳトランジスタ７２には信号ｃが入力している。【００６７】
以上述べたことから、以下、各動作モードにおける信号ｆの変化タイミングについて説明する。
まず、動作モード１におけるライトサイクルの場合について説明する。【００６８】
まず、動作モード１では信号は常に‘Ｌ’であるので、nチャネルＭＯＳトランジスタ７２は常にＯＦＦである。そして、図４において、クロックａ（制御クロック(1)）が‘Ｈ’になると、ｐチャネルＭＯＳトランジスタ７４はＯＦＦ状態、nチャネルＭＯＳトランジスタ７５はＯＮ状態となる。この状態のままクロックclkn（テストクロック(2)）が立ち上がると、nチャネルＭＯＳトランジスタ７６がＯＮ状態となり、nチャネルＭＯＳトランジスタ７５，７６の両方がＯＮ状態となるので、アースにより、信号ｆは‘Ｌ’となる。尚、その後、クロックａ、クロックclknの両方が‘Ｌ’の状態になると、ｐチャネルＭＯＳトランジスタ７３，７４の両方がＯＮ状態となるので、電源Ｖにより、信号ｆは‘Ｈ’となる。【００６９】
動作モード１では、リードサイクルにおいても、上記ライトサイクルの場合と同じ動作となる。但し、図４に示す通り、リードサイクルにおいては、信号ｆが‘Ｌ’となることでＳＡn信号が‘Ｌ’になると、ＳＡＥ信号は‘Ｈ’（有効）となり、“リード用アンプイネーブル”となる。【００７０】
次に、動作モード２の場合について説明する。
図５に示す通り、動作モード２のライトサイクルでは、ライト選択信号ＷＥが‘Ｈ’になることで信号ｃが‘Ｈ’になる為、nチャネルＭＯＳトランジスタ７２がＯＮ状態となる。従って、図示の通り、クロックclknが‘Ｈ’になる前であっても、クロックａが‘Ｈ’になることでnチャネルＭＯＳトランジスタ７５がＯＮ状態になれば、アースにより、信号ｆは‘Ｌ’となる。一方、リードサイクルにおいては、図示の通り、ＷＥによって信号ｃは‘Ｌ’になっているので、nチャネルＭＯＳトランジスタ７２はＯＦＦ状態となっている。よって、クロックａが‘Ｈ’になることでnチャネルＭＯＳトランジスタ７５がＯＮ状態になっても、図示の通り、この時点ではクロックclknは‘Ｌ’であるのでnチャネルＭＯＳトランジスタ７６はＯＦＦ状態となっている。その後、クロックclknが‘Ｈ’になると、nチャネルＭＯＳトランジスタ７５，７６の両方がＯＮ状態になるので、アースにより、信号ｆは‘Ｌ’になる。【００７１】
以上説明したように、ＳＡn信号は、信号ｃが‘Ｌ’のときにはテストクロック(2)の立ち上がりタイミングで「Ｈ→Ｌ」となり、信号ｃが‘Ｈ’のときには制御クロック(1)の立ち上がりタイミングで「Ｈ→Ｌ」となる。これは、他の動作モード３，４の場合でも同じであるので、動作モード３，４については説明しない。【００７２】
以下、まず、動作モード１(falling edge function mode)の場合におけるテスト用タイミング生成回路３０の動作について、図３、図４を参照して説明する。
動作モード１(falling edge function mode)では、ＲＡＭマクロ１０の内部動作は、クロックＣＬＫの周波数に依存することになる。【００７３】
まず、図３に示すＲＳＴ信号（図２の制御信号(11)）について説明する。ＲＳＴ信号は、ＮＡＮＤ回路５７の出力がＮＯＴ回路５８で反転されて生成される信号である。ＮＡＮＤ回路５７には、上記クロックａ（制御クロック（１））と、ＮＯＴ回路５６の出力（クロックCLKの遅延信号）とが入力する。これより、図４に示す通り、ＲＳＴ信号はクロックａの立ち上がりで「Ｌ→Ｈ」となるが、上記の通り、クロックａの立ち上がりタイミングはテスト信号TIM_CTL[2:0]によって調整可能であり、これはＲＳＴ信号の立ち上がりタイミングをテスト信号TIM_CTL[2:0]によって調整可能であることを意味する。尚、ＲＳＴ信号の動作は全てのモードで同じであるので、この後、他のモードの説明において特に言及しない。【００７４】
ここで、動作モード１では、上記の通り、信号ｂ、ｃが常に‘Ｌ’になることから、信号ｄ，ｅの動作タイミングはテストクロック（２）であるクロックclknに同期したタイミングとなり、図４に示す通り、WL_RST信号、CSW_BPCn信号も、クロックclknに同期したタイミングとなる。すなわち、WL_RST信号（制御信号(12)）は、クロックａと信号ｄとを入力するＮＡＮＤ回路６８の出力がＮＯＴ回路６９で反転されて生成される。よって、WL_RST信号は、クロックａと信号ｄが共に‘Ｈ’の場合のみ‘Ｈ’となり、図４に示す通り信号ｄの立ち上がりで「Ｌ→Ｈ」となる。CSW_BPCn信号（制御信号(13)）は、クロックａと信号ｅを入力するＮＡＮＤ回路７０の出力信号である。よって、CSW_BPCn信号は、クロックａと信号ｅが共に‘Ｈ’の場合のみ‘Ｈ’となり、図４に示す通り信号ｅの立ち上がりで「Ｈ→Ｌ」となる。【００７５】
また、上記信号ｃはｎチャネルＭＯＳトランジスタ７２のゲートにも入力しており、上記の通り動作モード１では信号ｃは常に‘Ｌ’であるので、図３に示す信号ｆの動作タイミングもテストクロック（２）であるクロックclknに同期したタイミングとなり、図４に示す通り、クロックclknの立ち上がりで「Ｈ→Ｌ」となる。よって、図３に示すＮＯＴ回路８３の出力であるＳＡn信号も、図４に示す通り、クロックclknに同期したタイミングとなる（信号ｆの立下りで「Ｈ→Ｌ」となる）。【００７６】
以上述べたようにしてテスト用タイミング生成回路３０から出力される各種制御信号(11)〜(14)によって、制御回路１２の動作は、図４の図上下側に示す通りとなる。すなわち、図４の図上下側に示す各信号ＷＬ、ＣＳＷn、ＳＡＥ、及びＰＣnの各信号の意味は、既に列挙してある通りであり、まず、記憶素子アレイ４０のロウ／カラム選択タイミング信号であるＷＬ、ＣＳＷnは、図４に示す通り、何れも制御信号（３）であるCLKPの立ち上がりで有効となり（上記の通り、ＷＬは‘Ｈ’で有効、ＣＳＷｎは‘Ｌ’で有効）、更にＰＣnはCLKPの立ち上がりで無効となる。この動作自体は、従来と略同様であり、全モード共通の動作である。【００７７】
図４に示す通り、ＷＬ信号はWL_RST信号の立ち上がりで無効になるまで有効であり、ＣＳＷｎ信号はCSW_BPCn信号の立下りで無効になるまで有効である。WL_RST信号、CSW_BPCn信号の立ち上がり／立下りタイミングはテストクロック（２）（クロックclkn）の立ち上がりタイミングで決まるので、ＷＥが有効なときにおいてWL_RST信号とCSW_BPCn信号の両方が有効となる期間（図示のライト期間）はクロックclknの周波数に応じたものとなる。クロックclknの周波数＝外部クロックCLKの周波数であるので、結局、ライト期間の長さは外部クロックCLKの周波数に依存することになる。これは、リードサイクル時（ＷＥが無効のとき）の動作においても同じである。すなわち、図示の通り、リード期間は、ＣＬＫＰの立ち上がりによってＷＬ、ＣＳＷｎが共に有効になったときから、ＳＡＥが有効（‘Ｈ’）になるときまでの期間である。そして、ＳＡＥは、ＷＥが無効のときにＳＡｎの立下りで有効になるので、上記の通りＳＡｎはクロックclknのタイミングで動作することから、リード期間の長さも外部クロックCLKの周波数に依存することになる。【００７８】
また、ＰＣｎ信号は、CSW_BPCn信号の立下りで有効となるので、これが有効となっている期間(図示のＰＣ期間)の長さも、外部クロックCLKの周波数に依存することになる。
図４では、クロックCLKと制御クロック(1)との位相差が、クロックCLKとテストクロック(2)との位相差より小さいが、これを逆にする（クロックCLKと制御クロック(1)との位相差の方を大きくする）こともできる。【００７９】
以上説明したように、動作モード１(falling edge function mode) に設定した場合は、外部入力のクロックCLKの周波数に依存して内部動作タイミングが変化するため、クロックCLKの周波数に応じたRAMマクロの動作マージン評価を行う事が可能である。また、LSI等のキャッシュメモリとして、本例のRAMマクロ１０が組み込まれている場合には、何らかの問題により高周波帯域でRAMマクロ１０が動作しない際に、この動作モード１に設定し、外部入力クロックCLKの周波数を下げる事によりRAMマクロ１０が動作する周波数帯域でRAMを動作させて、LSI全体の論理検証を行う事が可能である。大事なことは、外部からの設定により容易に動作モード１に切り替え可能であることである。【００８０】
次に、以下、動作モード２(write function margin test mode)について説明する。
図５に示す通り、動作モード２では、ＲＡＭマクロ１０内部の動作タイミングは、ライトサイクルにおいては外部クロックCLKの周波数に依存しないが、リードサイクルにおいては外部クロックCLKの周波数に依存する。【００８１】
すなわち、上記の通り、動作モード２では、信号ｂ、ｃは、ライトサイクル時は‘Ｈ’、リードサイクル時は‘Ｌ’となるので、図５に示す通り、動作モード２におけるリードサイクル時の動作は動作モード１におけるリードサイクル時の動作と同じである。従って、動作モード２では、リードサイクルにおいては、ＲＡＭマクロ１０の動作は、外部クロックCLKの周波数に依存することになる。【００８２】
一方、ライトサイクルにおいては、信号b,c,d,eは全て‘Ｈ’となっているので、WL_RST信号は、制御クロック（１）であるクロックａが‘Ｌ’のとき‘Ｌ’となり、クロックａが‘Ｈ’のとき‘Ｈ’となる。同様に、CSW_BPCn信号は、クロックａが‘Ｌ’のとき‘Ｈ’となり、クロックａが‘Ｈ’のとき‘Ｌ’となる。動作モード１で説明した通り、ライト期間の長さはWL_RST信号の立ち上がり及びCSW_BPCn信号の立下りのタイミングによって決まるのであるから、すなわちライト期間の長さはクロックａの立ち上がりのタイミングで決まることになる。【００８３】
また、動作モード１で説明した通り、ＰＣ期間の長さはCSW_BPCn信号の立下りのタイミングによって決まるのであるから、ＰＣ期間の長さもクロックａの立ち上がりのタイミングで決まることになる。【００８４】
よって、ライトサイクルにおいてはＲＡＭマクロ１０の動作は外部クロックCLKの周波数に依存しない。
そして、上記の通り、クロックａの立ち上がりタイミングは、外部から入力されるテスト信号TIM_CTL[2:0]によって図示のＴ１の範囲内であれば、外部から任意に設定／変更可能であるので、ライト期間及びＰＣ期間の長さは外部から任意に設定／変更可能であることになる。【００８５】
以上説明したように、動作モード２(write function margin test mode)に設定した場合は、ライト動作期間は、クロックCLKの周波数に関係無く、内部動作タイミングをTIM_CTL[2:0]の設定値により変化させる事ができる。一方、リード動作期間は、クロックCLKの周波数に応じて内部動作タイミングを変更できる。従って、ライト動作、リード動作の何れか一方の動作タイミングを厳しくし（期間を短くし）、他方の動作タイミングは緩くする（期間を長くする）ことができる。また、その厳しさも容易に変更できる。よって、動作タイミングを厳しくした方の動作に対する動作マージンの評価を行うことで、不良要因がリード動作かライト動作かを特定する事が容易になる。【００８６】
図５に示す例では、ライト動作の方が動作タイミングが厳しくなっているが、クロックCLKの周波数を高くすることでリード期間を短くすると共にTIM_CTL[2:0]の設定によってクロックａの立ち上がりタイミングを遅らせることでライト期間を長くすれば、リード動作の方の動作タイミングを厳しくできる。【００８７】
この様に、動作モード２において、外部入力クロックCLKの周波数又はTIM_CTL[2:0]の設定値の何れか一方又は両方ともを変更・調整することにより、ライト動作、リード動作の何れか一方のみを動作タイミングを厳しくして評価を行うことができる。【００８８】
また、この動作モードにおいて、TIM_CTLの設定をライト動作タイミングを例えば遅い側に設定し、クロックCLKの動作周波数を、低い周波数から高い周波数へと段階的に上げながら（つまりＰＣ期間を段階的に短くしながら）RAMマクロ１０の動作を評価する事によって、PC期間(ライト動作後のリカバリー期間)のタイミングマージンを評価する事が可能である。【００８９】
次に、以下、動作モード３について説明する。
動作モード３(memory cell test mode)に設定した場合は、メモリセルの内部状態をRAMマクロの通常(システム稼動時のリード/ライト)動作状態よりも厳しい状態にすることができる。すなわち、図６に示す通り、PC期間とWL選択期間を被せた状態（ＰＣnが有効(L)且つＷＬが有効(H)な状態；セルテスト期間）を、通常よりも長くすることができる。そして、セルテストの効果は、クロックCLKの周波数に依存することになる。例えば、クロックCLKの周波数を下げれば、セルテスト期間を長くすることができる。【００９０】
ここで、図３の回路を用いて上記セルテスト期間を通常よりも長くする為には、ＷＬ信号の立下り（リセット）タイミングがテストクロック(2)によって決定されると共にＰＣn信号の立下りタイミングが制御クロック(1)によって決定されるようにすればよい。尚、動作モード１では、図４に示す通り、ライトサイクル、リードサイクルの両方で、ＷＬ信号の立下りタイミング及びＰＣn信号の立下りタイミングは、両方ともテストクロック(2)によって決定されていた。また、動作モード２では、図５に示す通り、ライトサイクルにおいては、ＷＬ信号の立下りタイミング及びＰＣn信号の立下りタイミングは、両方とも制御クロック(1)によって決定されており、リードサイクルにおいては、ＷＬ信号の立下りタイミング及びＰＣn信号の立下りタイミングは、両方ともテストクロック(2)によって決定されていた。【００９１】
上述してある通り、動作モード３では、信号ｃは常に‘Ｈ’となり、それ故、信号ｅも常に‘Ｈ’となる。これによって、その入力がクロックａと信号eとであるＮＡＮＤ回路７０の出力であるCSW_BPCn信号は、制御クロック（1)（クロックａ）が‘Ｈ’になれば‘Ｌ’になることになる。上記の通り、ライトサイクルにおいては、ＰＣn信号はCSW_BPCn信号の立下りで「Ｈ→Ｌ」になり、これがセルテスト期間の始まりとなる。また、リードサイクルにおいては、上述してある通り、ＳＡn信号の立ち下がりによってセルテスト期間が始まるが、動作モード３では信号ｃは常に‘Ｈ’であるので、ＳＡn信号の立ち下がりタイミングは制御クロック(1)によって決定されることになる。【００９２】
この様に、ライトサイクル、リードサイクルの両方で、ＰＣn信号の立下りタイミングは制御クロック(1)（クロックａ）によって決定される。
一方、上述してある通り、動作モード３では、信号ｂは常に‘Ｌ’となり、それ故、信号ｄはクロックclknに同期して変化することになり、クロックclknの立下りで「Ｈ→Ｌ」となる。よって、ライトサイクル、リードサイクルの両方で、クロックａと信号ｄとを入力するＮＡＮＤ回路６８の出力の反転信号であるWL_RST信号は、信号ｄの立ち上がりで「Ｌ→Ｈ」となる。上記の通り、ＷＬ信号は、WL_RST信号が‘Ｈ’になるとリセットされるので、ＷＬ信号の立下り（リセット）タイミングは、テストクロック(2)（クロックclkn）によって決定されるものとなる。【００９３】
以上述べたように、図３の回路において動作モード３に設定することにより、ＷＬ信号の立下り（リセット）タイミングがテストクロック(2)によって決定されると共にＰＣn信号の立下りタイミングが制御クロック(1)によって決定されるようになる。これによって、セルテスト期間を通常よりも長くすることができる。すなわち、メモリセルの内部状態をRAMマクロの通常(システム稼動時のリード/ライト)動作状態よりも厳しい状態にすることができる。更に、既に何度も述べた通り、クロックａ（制御クロック(1)）の立ち上がりタイミングは、外部から入力されるテスト信号TIM_CTL[2:0]によって所定の範囲内であれば、外部から任意に設定／変更可能であるので、セルテスト期間の長さも、ある程度自由に調整可能となる。よって、セルテスト期間の長さを、通常より厳しい条件で且つある程度自由に変えながら、RAMマクロ内のメモリセルの特性評価等を行うことができ、メモリ不良を発見できる可能性を高めることができる。【００９４】
上記セルテスト期間について図７を参照して更に詳細に説明する。
図７（ａ）、（ｂ）に、記憶素子アレイの構成例を示す。これは、一般的な構成であるので、特に詳細には説明しない。簡単に説明するならば、記憶素子アレイ４０は図７（ｂ）に示す通り多数の記憶素子１００から成り、図７（ａ）には記憶素子１００の構成図を示す。【００９５】
図７（ａ）に示すように、記憶素子１００は複数の（ここでは６つ）のメモリセル105から成り、各メモリセル105は、nチャネルＭＯＳトランジスタ101,102、ＮＯＴ回路103,104から成る。各nチャネルＭＯＳトランジスタ101,102のゲートには、上記ＷＬ信号が入力している。【００９６】
また、ＰＣ（プリチャージ）回路１１０は図示のｐチャネルＭＯＳトランジスタ１11,112,113から成り、これら各トランジスタ111,112,113のゲートには上記ＰＣn信号が入力している。【００９７】
そして、リード動作を例にすると、通常のリード動作の場合には、ＷＬ選択期間（ＷＬ信号が‘H’の期間）が、リード／ライト動作完了に必要最小限の期間の為、図８（ａ）に示すように、接点ｎ１−接点ｎ２間の電位差ΔＶが小さくなる期間（メモリセルの状態が不安定状態に近くなる期間）が短い。また、通常動作とテスト動作時とで条件の厳しさが同じである場合、不安定セルの判別基準に重なりが生じる。【００９８】
また、図８（ｂ）に示すように、ＰＣ期間を被せずにＷＬ選択期間を長くした場合は、ＷＬ選択時直後は接点ｎ１−ｎ２間の電位差Ｖ１は小さくなるが、次第にメモリセルのLowレベル出力により、図７（ａ）に示す負論理側のビットラインblnの電圧レベルが下がり、結果として接点ｎ２の電圧レベルも下がる為、接点ｎ１−ｎ２間の電位差Ｖ２はＶ１よりも大きくなる。従って、ＷＬ選択期間を長くすることにより、メモリセルの状態が不安定状態に近い状態（厳しい状態）となる期間は長くなるが、その厳しさは時間の経過と共に緩くなる為、効果的な評価及び不安定セルの判別を行えるとは言えない。【００９９】
一方、図８（ｃ）に示すように、ＰＣ期間（ＰＣｎが‘Ｌ’の期間）とＷＬ選択期間とを被せた期間（セルテスト期間）を設けた場合には、セルテスト期間に入るとＰＣ回路１１０によってビットラインｂｌ及びblnの電圧レベルが補われる為に図示の通り接点ｎ２の電圧レベルは徐々に上昇し、セルテスト期間の最後の方では接点ｎ１−ｎ２間の電位差Ｖ３は電位差Ｖ１よりも小さくなる。【０１００】
ここで、メモリセルの内部状態は、上記接点ｎ１−ｎ２間の電位差が大きいほど保持状態が安定しており、この安定状態では、外部ノイズや製造プロセスのバラツキによってメモリセル105の特性が悪い場合であっても、メモリセル105を構成するTr（トランジスタ）の特性バラツキの度合いが低ければ、メモリセル105が保持しているデータの状態からデータが反転する可能性が低くなる。逆に接点ｎ１−ｎ２間の電位差が小さければ、上記Trの特性バラツキの度合いが低くても、メモリセル105が保持しているデータの状態からデータが反転する可能性が高くなる。【０１０１】
上述してある通り、本例の動作モード３では、ＷＬ選択期間とＰＣ期間の両方を延ばすことができ、これによって図８（ｃ）に示す状態を作り出すことができるので、上記の通り通常よりも厳しい状態でメモリセルテストを行うことができる（上記Trの特性バラツキの度合いが低くても、特性の悪いメモリセルを検出し易くなる）。更に、ＰＣ期間の開始タイミングは、テスト信号TIM_CTL[2:0]によって上記Ｔ１の範囲内であれば外部から自由に変更可能であるので（つまり、セルテスト期間をある程度自由に調整可能であるので）、テスト条件を様々に調整・変更しながら、メモリセルテストを行うことができる。あるいは、セルテスト期間は、外部からの入力クロックCLKの周波数を変えることによっても調整可能であり、クロックCLKの周波数を低くすれば、セルテスト期間を長くすることができる。【０１０２】
次に、以下、動作モード４について説明する。
上記の通り、動作モード４では、信号ｂ，ｃ，ｄ，ｅは全て、常に‘Ｈ’状態となる（図５に示す動作モード２におけるライトサイクル時と同様の状態となる）。よって、図９に示す通り、ライト期間、リード期間、ＰＣ期間、及びリード用アンプイネーブルタイミングは全て、クロックａ（制御クロック(1)）によって決定されることになる。つまり、外部からの入力クロックCLKの周波数に依存しないで、ライト期間、リード期間、ＰＣ期間、及びリード用アンプイネーブルタイミング（これらをRAMマクロ内部タイミングと呼ぶものとする）を決定することができる。勿論、上述してある通り、クロックａの立ち上がりタイミングは、テスト信号TIM_CTL[2:0]によって上記Ｔ１の範囲内であれば外部から自由に変更可能である。【０１０３】
従って、動作モード４(rising edge function mode)に設定した場合は、外部からの入力クロックCLKの周波数が通常よりも低い場合であっても（例えば、外部テスターから周波数の低いクロックCLKが入力された場合でも）、上記RAMマクロ内部タイミングを通常の動作タイミングに近いタイミングで動作させる事ができ、通常の動作タイミングに近い評価ができる。【０１０４】
よって、例えばLSI等Chipのキャッシュメモリとして本例のＲＡＭマクロ１０が使用されていた場合に、テスタによる低い周波数のクロックを高い周波数のクロックへと変える為のPLL等の周辺回路が、何らかの問題により動作しない場合でも（つまり、外部からの入力クロックCLKの周波数が低いままであっても） 、動作モード４においてRAMマクロを通常の動作に近い状態で擬似的に評価する事が可能である。【０１０５】
また、この動作モード４に限らず、ライトサイクル又はリードサイクルの何れかでクロックCLKの周波数に依存せずにRAMマクロ内部タイミングを決定できる場合には、上述してある通り、テスト信号TIM_CTL[2:0]の設定によって、上記Ｔ１の範囲内であればRAMマクロ内部タイミングを変化させることが可能であるので、クロックCLKの周波数を変化させなくてもタイミングマージンの評価を行う事が可能である。【０１０６】
そして、このテスト信号TIM_CTL[2:0]の設定によるタイミング変化を利用する事によって、製造プロセス時のばらつき等によるタイミングのずれを補正する事が可能である。例として、メモリセルに使用されているTr性能が悪い方向にばらついて製造された場合には、動作モード４(rising edge function mode)に設定し、テスト信号TIM_CTL[2:0]の設定を遅い側に設定する事により内部タイミングを遅らせて、リード/ライト動作のマージンを改善する事ができる。【０１０７】
また、テストモード２を使用すれば、リード動作タイミングを変えずに、ライト動作のみ動作マージンを改善する事も可能である。
尚、本発明は、上記の様に複数のモードを切り替えて動作させる構成に限らず、各モード固定とする構成としてもよい。この場合には、テスト信号TEST［0］〜［2］は必要なく、また図３に示すゲート５９〜ゲート６７より成る回路も必要なく、代わりに単純に、信号c,d,eが、図４〜図６、図９の各々に示す信号となるような回路を設ければよい。特に、図９に示す動作モード４の場合は非常に簡単であり、信号c,d,eは全て‘Ｈ’に固定すればよい。他のモードについても容易に実現可能であるので、ここでは特に例示しない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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