【事件の表示】
　特願２０１８−　５１６１３「デジタル時間変換器及び情報処理装置」拒絶査定不服審判事件〔令和　１年　９月２６日出願公開，特開２０１９−１６５３３０，請求項の数（４）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
　
第１　手続の経緯
　本願は，平成３０年３月１９日の出願であって，令和２年６月２９日付けで拒絶理由が通知され，令和２年８月３１日に意見書が提出されると共に手続補正がされ，令和２年１２月２日付けで拒絶査定（原査定）がされ，これに対し，令和３年２月１０日に拒絶査定不服審判の請求がされると同時に手続補正がされたものである。
第２　原査定の概要
　原査定（令和２年１２月２日付け拒絶査定）の概要は次のとおりである。
 
１．（新規性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。
２．（進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
●理由１（特許法第２９条第１項第３号）について
・請求項　１
・引用文献等　１
●理由２（特許法第２９条第２項）について
・請求項　１
・引用文献等　１
・請求項　１
・引用文献等　１−２
・請求項　２
・引用文献等　１−２
・請求項　３−５
・引用文献等　１−４
・請求項　６
・引用文献等　１−５
　　　　　　　　　　　　　　＜引用文献等一覧＞
１．特開平０６−０７７７９１号公報
２．米国特許出願公開第２００４／０２６３２６６号明細書
３．特表２００２−５０２１７２号公報（周知技術を示す文献）
４．特開２００９−２９０８５７号公報（周知技術を示す文献）
５．特開平０６−２３２６９９号公報（周知技術を示す文献）
６．特開昭６２−１９５５６９号公報
第３　本願発明
　本願請求項１−４に係る発明（以下，それぞれ「本願発明１」−「本願発明４」という。）は，令和３年２月１０日の手続補正で補正された特許請求の範囲の請求項１−４に記載された事項により特定される発明である。
「　【請求項１】
　起動信号に同期して発振動作を行う発振器と，
　前記起動信号が入力されたタイミングで前記発振器の発振回数のカウントを開始し，前記発振器から出力された発振信号をデジタル入力信号に応じた基準発振回数に到達するまでカウントし，前記基準発振回数に到達するタイミングに同期して前記起動信号を遅延させた第１遅延起動信号を出力するカウント回路と，
　前記第１遅延起動信号を前記デジタル入力信号に応じた遅延時間分遅延させた第２遅延起動信号を出力する遅延付加回路と，
　前記起動信号と前記第２遅延起動信号とに基づいて，前記デジタル入力信号に応じたパルス幅のパルス信号を出力するパルス出力回路と，
　前記起動信号を，前記発振器及び前記カウント回路に基づく信号遅延と，前記遅延付加回路に基づく信号遅延と，に応じて遅延させる遅延調整回路と，を備え，
　前記カウント回路は，前記デジタル入力信号の上位側ビットに基づいて前記基準発振回数を設定し，
　前記遅延付加回路は，前記デジタル入力信号の少なくとも下位側ビットに応じた遅延時間分前記第１遅延起動信号を遅延させた前記第２遅延起動信号を出力し，
　前記パルス出力回路は，前記遅延調整回路にて前記起動信号を遅延させた信号と前記第２遅延起動信号とに基づいて，前記パルス信号を出力し，
　前記第２遅延起動信号は，前記起動信号を前記デジタル入力信号に応じた遅延時間分遅延させた信号であるデジタル時間変換器。
　　【請求項２】
　前記遅延付加回路は，それぞれ遅延量が相違し直列接続される複数の遅延回路を有し，
　前記直列接続された複数の遅延回路のうち初段の遅延回路には前記第１遅延起動信号が入力され，
　前記下位側ビットに基づいて，前記複数の遅延回路のそれぞれで遅延させるか否かが選択される，請求項１に記載のデジタル時間変換器。
　　【請求項３】
　前記発振器は，リング状に縦続接続される複数の第１論理反転素子を有し，
　前記遅延付加回路は，前記複数の第１論理反転素子と同一の遅延時間を有する２以上の第２論理反転素子を有する，請求項１又は２に記載のデジタル時間変換器。
　　【請求項４】
　請求項１又は２に記載のデジタル時間変換器と，
　前記パルス信号のパルス幅の期間に発振動作を行い，前記期間が終わった時点の位相状態を保持する選択的発振器と，
　前記位相状態を含むデジタル出力信号を出力する読出部と，を備える，情報処理装置。」
第４　引用文献，引用発明等
１．引用文献１について
　原査定の拒絶の理由に引用された，特開平０６−０７７７９１号公報（以下，「引用文献１」という。下線は当審が付与。）には，
「【０００１】
【産業上の利用分野】本発明は，
遅延時間をデジタル制御可能な遅延装置
【０００２】
【従来の技術】従来より，デジタル制御可能な遅延装置として，例えば特開平２?２９６４１０号公報に開示されている如く，積分回路や反転回路（インバータ）からなる多数の遅延素子を縦続接続し，第１段目の遅延素子に遅延すべき信号を入力して，各遅延素子からの出力をデータセレクタを介して選択的に取り出すようにした遅延装置が知られている。
【０００３】
【発明が解決しようとする課題】しかし，こうした従来の遅延装置は，縦続接続した遅延素子の中から遅延信号を取り出す遅延素子を選択することにより，遅延時間を変更するものであるため，遅延時間の可変範囲を増加すればする程，遅延素子の数が増加することとなり，遅延時間の可変範囲を増加するには限界があった。
【０００４】本発明は，こうした問題に鑑みなされたもので，
遅延素子の数を増加させることなく遅延時間を広範囲にデジタル制御することのできる遅延装置を提供する
「【００１６】
【実施例】以下に本発明の実施例を図面と共に説明する。まず図１は本発明が適用されたデジタル制御発振装置全体の構成を表すブロック図である。
【００１７】図１に示す如く，
本実施例のデジタル制御発振装置は，外部から入力されるパルス信号の出力周期を表すデジタル制御データ（２進デジタル信号）ＣＤＩをラッチし，そのデジタル制御データＣＤＩを下位５ビットの下位ビットデータＣＤＬと下位６ビット目から上の上位ビットデータＣＤＨとに分けて出力するデータラッチ回路２と，外部から入力される制御パルスＰＴがHighレベルであるとき，所定の時間間隔Ｔで発振パルスＣＬＫを出力する発振器４と，発振器４から出力される発振パルスＣＬＫをカウントし，そのカウント値がデータラッチ回路２から出力される上位ビットデータＣＤＨに対応した値となったときに検出信号ＴＣＰを出力するダウンカウンタ６と，ダウンカウンタ６から検出信号ＴＣＰが出力されているときに発振パルスＣＬＫを取り込みパルス信号ＤＩを出力するパルス発生回路８と，パルス発生回路８からのパルス信号ＤＩをデータラッチ回路２から出力される下位ビットデータＣＤＬに対応した遅延時間だけ遅延させるプログラム可能遅延線１０と，プログラム可能遅延線１０から出力される遅延パルスＰＯをそのまま又は信号処理して出力する出力回路１２と，パルス発生回路８から出力されるパルス信号ＤＩ及びプログラム可能遅延線１０から出力される遅延パルスＰＯを受け，パルス信号ＤＩの入力時に発振器４の発振動作を停止し，遅延パルスＰＯの入力時に発振器４の発振動作を再開させるフィードバック回路１４と，当該装置を発振装置として動作させるか遅延装置として動作させるかを切り換えるセレクタ１６とから構成されている。
【００１８】ここで，フィードバック回路１４は，電源投入時にセットされ，パルス信号ＤＩによりリセットされ，遅延パルスＰＯによりセットされるＲ−Ｓフリップフロップにより構成されており，Ｒ−ＳフリップフロップがセットされているときにＲ−Ｓフリップフロップから出力されるHighレベルの信号を，発振器４の発振動作制御信号ＰＳとして出力する。
【００１９】また，セレクタ１６は，マルチプレクサから構成されており，外部から入力される動作モード切り換え用の選択信号ＳＥＭＤを受けて，選択信号ＳＥＭＤが当該装置を発振装置として動作させる旨を表すHighレベルであるとき，フィードバック回路１４から出力される発振動作制御信号ＰＳを制御パルスＰＴとして発振器４に入力し，選択信号ＳＥＭＤが当該装置を遅延装置として動作させる旨を表すLow レベルであるとき，外部から入力される基準パルスＰＩを制御パルスＰＴとして発振器４に入力する。」
【図１】
「【００２５】次に，
この発振器４からの発振パルスＣＬＫをカウントするダウンカウンタ６及びパルス発生回路８は，本発明のカウント手段に相当するものであり，図３に示す如く構成され，図４に示す如く動作する。即ち，ダウンカウンタ６は，図４に示す如く，デジタル制御データＣＤＩの上位ビットデータＣＤＨによりカウント値ｎが初期設定され，発振パルスＣＬＫによりカウントダウンを行い，そのカウント値が０になっているときに，検出信号ＴＣＰを発生するものであり，
【００２６】なお，このダウンカウンタ６の段数は，デジタル制御データＣＤＩの上位ビットデータＣＤＨのビット数に対応させればよいが，このダウンカウンタ６の段数及び上位ビットデータＣＤＨのビット数を多くすることにより，当該装置の発振周期及び遅延時間をより広い範囲に設定することができる。
【００２７】一方，
パルス発生回路８は，図３に示す如く，ダウンカウンタ６から出力される検出信号ＴＣＰをインバータの１６段分の遅延時間で遅延させるディレイラインＤＬと，このディレイラインＤＬを通過した信号ＴＣＰＤと発振パルスＣＬＫとの論理積をとるアンドゲートＡＮＤとから構成されており，図４に示す如く，検出信号ＴＣＰＤが出力されているときにのみ，発振パルスＣＬＫを取り込み，パルス信号ＤＩを出力する。
【００２８】次に，
プログラム可能遅延線１０は，図５に示す如く構成されており，上記パルス発生回路８から出力されるパルス信号ＤＩに対して，デジタル制御データＣＤＩの下位ビットデータＣＤＬ（ＣＤ１〜ＣＤ５）に相当する時間の遅延を行い，遅延パルスＰＯを出力する。
【図３】
【図５】
「【００４０】そして，各マルチプレクサＭＰＸは，その入力データが「０」であるとき基本経路Ｋ１を選択し，入力データが「１」であるとき遅延経路Ｋ２を選択する。従って，当該プログラム可能遅延線１０においては，遅延時間を，インバータＩＮＶの１個分の遅延時間を１単位として，下位ビットデータＣＤＬに応じて，３２段階に切り換えることができるようになる。」
「【００４７】一方，データラッチ回路２は，図６に示す如く，プログラム可能遅延線１０から出力される遅延パルスＰＯの立上がりタイミングでデジタル制御データＣＤＩの各ビットデータを夫々ラッチする，デジタル制御データＣＤＩのビット数に対応した個数のＤフリップフロップＤ−ＦＦからなるラッチ回路２ａと，インバータＩＮＶを介してプログラム可能遅延線１０からの遅延パルスＰＯを受け，遅延パルスＰＯの立下がりタイミングで，ラッチ回路２ａ内にてデジタル制御データＣＤＩの下位５ビットをラッチしたＤフリップフロップＤ−ＦＦの出力をラッチする５個のＤフリップフロップＤ−ＦＦからなるラッチ回路２ｂとから構成されており，ラッチ回路２ｂを構成する５個のＤフリップフロップＤ−ＦＦの出力をデジタル制御データＣＤＩの下位ビットデータＣＤＬとして出力し，ラッチ回路２ａを構成するＤフリップフロップＤ−ＦＦの内，デジタル制御データＣＤＩの下位５ビット分を除くＤフリップフロップＤ−ＦＦの出力をデジタル制御データＣＤＩの上位ビットデータＣＤＨとして出力する。
【００４８】即ち，データラッチ回路２は，図７に示す如く，ラッチ回路２ａが，遅延パルスＰＯの立上がりタイミングで，デジタル制御データＣＤＩをラッチし，ラッチ回路２ｂが，遅延パルスＰＯの立下がりタイミングで，ラッチ回路２ａがラッチしたデジタル制御データＣＤＩの内の下位ビットデータＣＤＬをラッチすることにより，各ラッチ回路２ａ，２ｂが，デジタル制御データＣＤＩの上位ビットデータＣＤＨ，下位ビットデータＣＤＬを夫々出力する。
【００４９】次に，
出力回路１２は，図８（ａ）に示す如く構成され，図８（ｂ）に示す如く動作する。即ち，出力回路１２は，プログラム可能遅延線１０からの遅延パルスＰＯにより出力レベルが反転するトグルフリップフロップＴ−ＦＦと，外部から入力される選択信号ＳＥＯにより，遅延パルスＰＯをそのまま出力パルスＰOUT として出力するか，トグルフリップフロップＴ−ＦＦにて生成されたパルスデューティが５０％の信号ＰＱを出力パルスＰOUT として出力するかを選択するマルチプレクサからなるセレクタ１２ａと，により構成されている。
【００５０】これは，
遅延パルスＰＯをそのまま出力パルスＰOUT として出力すると，出力パルスＰOUT のパルス巾が余りにも微小すぎて，この出力パルスＰOUT を受ける回路負荷が大きい場合に，出力パルスＰOUT の立ち上がりがなまって，信号が消失することがあるためである。つまり，このような場合に，トグルフリップフロップＴ−ＦＦを選択することにより，遅延パルスＰＯの微小なパルス巾を，パルス巾の広いパルス信号ＰＱに変換して，出力できるようにしているのである。
【図８】
「【００５２】図９に示す如く，
制御パルスＰＴを初期状態（ＰＴ＝０）から立ち上げると，制御パルスＰＴが発振器４のリングオシレータを周回することにより，発振器４から，インバータＩＮＶの３２個分の遅延時間に相当する所定の時間間隔で発振パルスＣＬＫが出力され，ダウンカウンタ６がこの発振パルスのダウンカウントを行う。
【００５３】
そして例えば当該装置にデジタル制御データＣＤＩとして，上位ビットデータが「０００１１」，下位ビットデータが「０００００」となるデジタル制御データ「０００１１０００００」が入力されている場合には，ダウンカウンタ６に，カウント値として値「３」がセットされるため，ダウンカウンタ６は，発振器４から発振パルスＣＬＫが３個出力されたときに，検出信号ＴＣＰを出力し，パルス発生回路８からはその次に発振器４から出力される発振パルスＣＬＫに同期したパルス信号ＤＩが出力される。なお，ダウンカウンタ６は，検出信号ＴＣＰ出力後の最初の発振パルスＣＬＫによってプリセットされるため，このパルス信号ＤＩと同期したタイミングでプリセットされることとなる。
【００５４】次に，
パルス発生回路８から出力されたパルス信号ＤＩは，プログラム可能遅延線１０にて，所定時間遅延され，遅延パルスＰＯとして出力される。
　の記載があるから，
「遅延素子の数を増加させることなく遅延時間を広範囲にデジタル制御することのできる遅延装置であって，
　外部から入力されるパルス信号の出力周期を表すデジタル制御データ（２進デジタル信号）ＣＤＩをラッチし，そのデジタル制御データＣＤＩを下位５ビットの下位ビットデータＣＤＬと下位６ビット目から上の上位ビットデータＣＤＨとに分けて出力するデータラッチ回路２と，外部から入力される制御パルスＰＴがHighレベルであるとき，所定の時間間隔Ｔで発振パルスＣＬＫを出力する発振器４と，発振器４から出力される発振パルスＣＬＫをカウントし，そのカウント値がデータラッチ回路２から出力される上位ビットデータＣＤＨに対応した値となったときに検出信号ＴＣＰを出力するダウンカウンタ６と，ダウンカウンタ６から検出信号ＴＣＰが出力されているときに発振パルスＣＬＫを取り込みパルス信号ＤＩを出力するパルス発生回路８と，パルス発生回路８からのパルス信号ＤＩをデータラッチ回路２から出力される下位ビットデータＣＤＬに対応した遅延時間だけ遅延させるプログラム可能遅延線１０と，プログラム可能遅延線１０から出力される遅延パルスＰＯをそのまま又は信号処理して出力する出力回路１２と，パルス発生回路８から出力されるパルス信号ＤＩ及びプログラム可能遅延線１０から出力される遅延パルスＰＯを受け，パルス信号ＤＩの入力時に発振器４の発振動作を停止し，遅延パルスＰＯの入力時に発振器４の発振動作を再開させるフィードバック回路１４と，当該装置を発振装置として動作させるか遅延装置として動作させるかを切り換えるセレクタ１６とから構成され，
　この発振器４からの発振パルスＣＬＫをカウントするダウンカウンタ６
は，デジタル制御データＣＤＩの上位ビットデータＣＤＨによりカウント値ｎが初期設定され，発振パルスＣＬＫによりカウントダウンを行い，そのカウント値が０になっているときに，検出信号ＴＣＰを発生するものであり，
　パルス発生回路８は，ダウンカウンタ６から出力される検出信号ＴＣＰをインバータの１６段分の遅延時間で遅延させるディレイラインＤＬと，このディレイラインＤＬを通過した信号ＴＣＰＤと発振パルスＣＬＫとの論理積をとるアンドゲートＡＮＤとから構成されており，検出信号ＴＣＰＤが出力されているときにのみ，発振パルスＣＬＫを取り込み，パルス信号ＤＩを出力し，
　プログラム可能遅延線１０は，上記パルス発生回路８から出力されるパルス信号ＤＩに対して，デジタル制御データＣＤＩの下位ビットデータＣＤＬ（ＣＤ１〜ＣＤ５）に相当する時間の遅延を行い，遅延パルスＰＯを出力し，従って，当該プログラム可能遅延線１０においては，遅延時間を，インバータＩＮＶの１個分の遅延時間を１単位として，下位ビットデータＣＤＬに応じて，３２段階に切り換えることができるようになり，
　出力回路１２は，プログラム可能遅延線１０からの遅延パルスＰＯにより出力レベルが反転するトグルフリップフロップＴ−ＦＦと，外部から入力される選択信号ＳＥＯにより，遅延パルスＰＯをそのまま出力パルスＰOUT として出力するか，トグルフリップフロップＴ−ＦＦにて生成されたパルスデューティが５０％の信号ＰＱを出力パルスＰOUT として出力するかを選択するマルチプレクサからなるセレクタ１２ａと，により構成され，遅延パルスＰＯをそのまま出力パルスＰOUT として出力すると，出力パルスＰOUT のパルス巾が余りにも微小すぎて，この出力パルスＰOUT を受ける回路負荷が大きい場合に，トグルフリップフロップＴ−ＦＦを選択することにより，遅延パルスＰＯの微小なパルス巾を，パルス巾の広いパルス信号ＰＱに変換して，出力できるようにしている，
　遅延装置。」（以下，「引用発明１」という。）
　が記載されていると認められる。
２．引用文献２について
　また，原査定の拒絶の理由に引用された米国特許出願公開第２００４／０２６３２６６号明細書（以下，「引用文献２」という。下線は当審が付与。）には，
「[0008] FIG.1 shows a block schematic diagram of illustrating a ring-based digital delay line incorporating the present invention. 
 DESCRIPTION OF PREFERRED EMBODIMENT 
[0009] 
The infinite delay, high precision and low distortion digital delay line arrangement 100 includes a ring oscillator 110 constituted by an inverting AND gate 111 having an input for receiving a start count signal, i.e., the signal to be delayed. The output of the AND gate 111 is connected to a serially-coupled line of inverters 112-119, the output of the inverter 119 being connected to another input of the AND gate 111 and to the output of the oscillator.
[0010] 
The output of the oscillator is connected to a counter 120. The output of the counter is connected to an input of a comparator 130, of which another input is arranged to receive the most significant bits (MSB) of a binary word constituting the delay value. The output of the comparator 130 is connected to the data input of a flip-flop 140, whose clock input is connected to the output of the oscillator 110.
[0011] 
The output of the flip-flop 140 is connected to a line of serially coupled inverters, of which ten (150-153 and 154-159) are shown. The output of the inverter 159, together with outputs of others of the inverters, are connected to respective inputs of a multiplexer 160. Control inputs of the multiplexer are connected to receive the four least significant bits (LSB) of the delay value word. The output of the multiplexer 160 is connected to the output of the delay line arrangement, from which the delayed signal is produced.
[0012] In use, the delay line arrangement of FIG.1 operates as follows: 
[0013] 
A start count signal, that is actually the edge of the signal to be delayed, is applied to the AND gate of the ring oscillator 110 and enables the ring to start oscillating.
[0014] 
The counter 120 counts the number of ring periods and this number is compared, in the comparator 130, with the MSB of the delay value word. When the number of ring periods is equal to the MSB of the delay value word, the second stage of the arrangement is activated and a signal is propagated through the line of inverters 150-159 and the MUX 160, controlled by the LSB of the delay value word, selects the delay point.
[0015] It will be appreciated that the ring oscillator 110 uses an odd number (nine) of inverting elements in order for the ring to oscillate (a ring of an even number of inverter elements would have a stable state and would not oscillate). Thus, (i) when the upper input of the NAND gate 111 is set to ZERO the output is stable as ONE (regardless of the NAND gate's lower input) and the ring is in stable mode and will not oscillate, and (ii) when the upper input to the NAND gate changes to ONE the ring will start to oscillate (the NAND gate being logically equal to an inverter because the NAND gate's lower input determines the output). 
[0016] It will also be appreciated that the line of inverters 150-159 uses a number of inverters equal to 2^LSB (LSB being the number of LSB control bits applied to the MUX 160), which in the present case is 2^4=16. 
[0017] It will be understood that this combination of ring 110, counter 120 and inverter line 150-159 allows any desired delay to be provided. Considering, for example, a ring of 7 inverter elements and a line of 16 inverters. If it is desired to have a delay of 53 (00110101) inverter delays then the LSB is 0101 and the MSB is 0011. Since every ring cycle is 14 and not 16 delay units, and since the MSB is 3, then 3*(16-14) should be added to the desired delay value 53 so that the new delay is 59 which is (00111011); now if the ring oscillates for 0011 (MSB) cycles and the MUX will select the 1011th (LSB) element then the resultant delay will be 3*14+11=53 cycles. All the calculation is done before the delay starts, so once the desired delay is known the delay line will be given a different number that will produce the resultant desired delay. 
[0018] It will be understood that the digital delay line scheme described above allows a high precision and low distortion digital delay line with infinite delay to be provided. 
[0019] It will also be understood that, compared with previous clocking schemes which (i) use a clock of high frequency requiring high-resolution delay regulation with big total delay and (ii) occupy large large silicon area and introduce significant signal distortion, the digital delay line scheme described above allows both of these problems to be solved as follows: 
[0020] high resolution is obtained through use of the ring oscillator, a small self-delay basic component. 
[0021] small silicon area is obtained through use of the decoding scheme using the rings number to produce large delays.
[0022] It will be further understood that the digital delay line scheme described above can be easily implemented as a digital block in integrated circuit design using a standard cells library for building the ring and the decoder (although some pre-placements may be needed).」
FIG.1
（当審訳：
[0008]　図１は，本発明を組み込んだリングベースのデジタル遅延線を示すブロック概略図を示す。
　好ましい実施形態の説明
[0009]　
無限遅延，高精度，低歪みのデジタル遅延線構成１００は，開始カウント信号，すなわち遅延される信号を受信するための入力を有する反転ＡＮＤゲート１１１によって構成されるリングオシレータ１１０を含む。ＡＮＤゲート１１１の出力は，インバータ１１２〜１１９の直列結合されたラインに接続され，インバータ１１９の出力は，ＡＮＤゲート１１１の別の入力と発振器の出力，に接続される。
[0010]　
発振器の出力は，カウンタ１２０に接続されている。カウンタの出力は，その別の入力が遅延値を構成するバイナリワードの最上位ビット（ＭＳＢ）を受信するように構成されている比較器１３０の入力に接続されている。比較器１３０の出力は，フリップフロップ１４０のデータ入力に接続され，フリップフロップ１４０のクロック入力は，発振器１１０の出力に接続される。
[0011]　
フリップフロップ１４０の出力は，直列に結合されたインバータのラインに接続され，そのうちの１０個（１５０〜１５３および１５４〜１５９）が示されている。インバータ１５９の出力は，他のインバータの出力と共に，マルチプレクサ１６０のそれぞれの入力に接続されている。マルチプレクサの制御入力は，遅延値ワードの４つの最下位ビット（ＬＳＢ）を受信するように接続されています。マルチプレクサ１６０の出力は，遅延信号が生成される遅延線構成の出力に接続されている。
[0012]　使用中，図１の遅延線配置は，以下のように動作します。
[0013]　
開始カウント信号，つまり実際に遅延される信号のエッジは，リングオシレータ１１０のＡＮＤゲートに適用され，リングが発振を開始できるようにします。
[0014]　
カウンタ１２０は，リング周期の数をカウントし，この数は，比較器１３０において，遅延値ワードのＭＳＢと比較されます。リング周期の数が遅延値ワードのＭＳＢに等しいとき，配置の第２段階がアクティブ化され，信号は，遅延ワード値のＬＳＢによって制御され遅延点を選択するインバータ１５０〜１５９のラインおよびマルチプレクサ１６０を介して伝搬されます。
[0015]　リング発振器１１０は，リングを振動させるために奇数（９）の反転要素を使用することが理解されよう（偶数のインバータ要素のリングは安定した状態を有し，振動しない）。したがって，（i）NANDゲート111の上部入力が０に設定されている場合，（NANDゲートの下部入力に関係なく）出力は１として安定し，リングは安定モードにあり発振しません。（ii）NANDゲートへの上部入力が１に変わると，リングが発振し始めます（NANDゲートの下部入力が出力を決定するため，NANDゲートは論理的にインバーターと同じです）。
[0016]　インバータ１５０〜１５９のラインは，２^ＬＳＢ（ＬＳＢは，マルチプレクサ１６０に適用されるＬＳＢ制御ビットの数である）に等しい数のインバータを使用することも理解されよう。今回の場合，２^４＝１６。
[0017]　リング１１０，カウンタ１２０，およびインバータライン１５０〜１５９のこの組み合わせは，任意の所望の遅延を提供することを可能にすることが理解されよう。たとえば，７つのインバータ要素のリングと１６のインバータのラインを考えます。もし，５３（00110101）インバーター遅延の遅延が必要な場合，ＬＳＢは0101で，ＭＳＢは0011です。すべてのリングサイクルは１６遅延単位ではなく１４であり，ＭＳＢは３であるため，３＊（１６−１４）を目的の遅延値５３に追加する必要があり，新しい遅延が５９（00111011）になります。ここで，リングが0011（ＭＳＢ）サイクルで発振し，マルチプレクサが1011番目（ＬＳＢ）要素を選択する場合，結果として生じる遅延は３＊１４＋１１＝５３サイクルになります。すべての計算は遅延が始まる前に終了するため，目的の遅延がわかると，遅延ラインに異なる番号が与えられ，結果として目的の遅延が生成されます。
[0018]　上記のデジタル遅延線方式により，無限遅延を伴う高精度で低歪みのデジタル遅延線を提供できることが理解されよう。
[0019]　また，（i）大きな総遅延を伴う高分解能遅延調整を必要とする高周波のクロックの使用，（ii）とても大きなシリコン領域を占有し，大きな信号歪みが導入，という従来のクロック方式と比較して，デジタル遅延線方式が，これらの問題の両方を次のように解決できることも理解されます。
[0020]　小さな自己遅延基本部品であるリングオシレータを使用することで，高分解能が得られます。
[0021]　小さなシリコン領域が，大きな遅延を生成するためのリング番号を使用するデコード方式を使用することによって得られます。
[0022]　上記のデジタル遅延線方式は，リングおよびデコーダを構築するための標準セルライブラリを使用した集積回路設計のデジタルブロックとして容易に実装できることがさらに理解されよう（ただし，いくつかの事前配置が必要な場合がある）。）」
　の記載があるから，上記引用文献２には，
「無限遅延，高精度，低歪みのデジタル遅延線構成１００は，開始カウント信号，すなわち遅延される信号を受信するための入力を有する反転ＡＮＤゲート１１１によって構成されるリングオシレータ１１０を含み，ＡＮＤゲート１１１の出力は，インバータ１１２〜１１９の直列結合されたラインに接続され，インバータ１１９の出力は，ＡＮＤゲート１１１の別の入力と発振器の出力，に接続され，
　発振器の出力は，カウンタ１２０に接続され，カウンタの出力は，その別の入力が遅延値を構成するバイナリワードの最上位ビット（ＭＳＢ）を受信するように構成されている比較器１３０の入力に接続され，比較器１３０の出力は，フリップフロップ１４０のデータ入力に接続され，フリップフロップ１４０のクロック入力は，発振器１１０の出力に接続され，
　フリップフロップ１４０の出力は，直列に結合されたインバータのラインに接続され，インバータ１５９の出力は，他のインバータの出力と共に，マルチプレクサ１６０のそれぞれの入力に接続され，マルチプレクサの制御入力は，遅延値ワードの４つの最下位ビット（ＬＳＢ）を受信するように接続され，マルチプレクサ１６０の出力は，遅延信号が生成される遅延線構成の出力に接続され，
　開始カウント信号は，リングオシレータ１１０のＡＮＤゲートに適用され，リングが発振を開始できるようにし，
　カウンタ１２０は，リング周期の数をカウントし，比較器１３０において，遅延値ワードのＭＳＢと比較され，リング周期の数が遅延値ワードのＭＳＢに等しいとき，配置の第２段階がアクティブ化され，信号は，遅延ワード値のＬＳＢによって制御され遅延点を選択するインバータ１５０〜１５９のラインおよびマルチプレクサ１６０を介して伝搬される，
　遅延線構成１００。
」（以下，「引用文献２記載事項」という。）
　が記載されていると認められる。
３．引用文献３について
　原査定の拒絶の理由に引用された特表２００２−５０２１７２号公報（以下，「引用文献３」という。下線は当審が付与。）には，
「　　　【００１５】
　
タップ信号ＴＡＰ1−ＴＡＰ32は，１３ビットの制御データ値ＭNの上位５ビットであるＦによって制御されるマルチプレクサ３８に入力を提供する。マルチプレクサ３８は，その入力信号ＴＡＰ1−ＴＡＰ32のうちの一つを選択してそれを入力信号ＴSとしてプログラム可能な遅延回路４０に提供する。遅延回路４０はＴS信号を０から２８までの「遅延単位」ずつに遅延するが，単位遅延はＰ0／（Ｌ＊ＮMAX）である。遅延回路４０によって提供された遅延量は，制御データＭNの下位８ビットであるＧによって選択される。したがって，１３ビットのデータ値ＭNは，Ｐ0／（Ｌ＊ＮMAX）の分解能でＴ0とＴOUT間の位相偏移を制御する。
　　　【００１６】
　好ましくは，１０ビットの入力制御データ値Ｎによってアドレスされるランダムアクセスメモリである参照テーブル４２は，Ｎのそれぞれの値に対して１３ビットの遅延制御データ値ＭNを記憶して読み出す。Ｎのそれぞれの値に対するＭNの特定の値は，従来のコンピュータバス４４を経由して参照テーブル３４にその値を書き込むことによって調節される。
　　　【００１７】
　移相器３０は校正されて，Ｎのそれぞれの値に対してテーブル４２内のＭNの値を適切に調整することによって線型関数となる位相偏移をＴ0とＴOUT間に提供することができる。校正は，オシロスコープを用いてＴ0とＴOUT間の位相差を監視する，一方，移相器３０がＮのそれぞれの値に対して所望の位相偏移を発生するまでＮのそれぞれの値に対してテーブル４２に保存されたＭNの値を繰り返し調節することによって行われる。しかし，手動的に移相器３０を校正することは，冗長であり時間を浪費する。」
　の記載があるから，
「タップ信号ＴＡＰ1−ＴＡＰ32は，１３ビットの制御データ値ＭNの上位５ビットであるＦによって制御されるマルチプレクサ３８に入力を提供し，マルチプレクサ３８は，その入力信号ＴＡＰ1−ＴＡＰ32のうちの一つを選択してそれを入力信号ＴSとしてプログラム可能な遅延回路４０に提供し，遅延回路４０はＴS信号を０から２８までの「遅延単位」ずつに遅延するが，単位遅延はＰ0／（Ｌ＊ＮMAX）であり，遅延回路４０によって提供された遅延量は，制御データＭNの下位８ビットであるＧによって選択されるから，１３ビットのデータ値ＭNは，Ｐ0／（Ｌ＊ＮMAX）の分解能でＴ0とＴOUT間の位相偏移を制御する」（以下，「引用文献３記載事項」という。）
　ことが記載されている。
４．引用文献４について
　原査定の拒絶の理由に引用された特開２００９−２９０８５７号公報（以下，「引用文献４」という。下線は当審が付与。）には，
「【００９１】
　［第５の実施形態］
　図１５は，本発明の第５の実施形態に係るデジタルＰＷＭ回路８１の構成を例示する模式図である。
【００９２】
　デジタルＰＷＭ回路８１は補償器５から送られるデューティ指令値ｄに応じて，ゲート制御信号を生成する。ゲート制御信号Out_mx2およびdl1_clkはフリップフロップ７１を動作させハイサイドのスイッチング素子Ｑ１をオンオフするゲート信号を生成する。ゲート制御信号Out_mx3およびOut_mx4はフリップフロップ７２を動作させローサイドのスイッチング素子Ｑ２をオンオフするゲート信号を生成する。
【００９３】
　また，
デジタルＰＷＭ回路８１は，図示しないクロック発生回路もさらに有する。このクロック発生回路は，前述した実施形態と同様に，複数の遅延素子をリング状に縦続接続させたリングオシレータ構造となっており，このクロック発生回路が生成するクロック信号（clock）に同期してデジタルＰＷＭ回路８１は動作する。また，そのクロック発生回路における遅延素子と，図１５に示す各遅延回路６１〜６３が有する遅延素子Ｄとは，同じ半導体基板に同じ構成で形成された遅延素子である。
【００９４】
　図１６は，デジタルＰＷＭ回路８１における主要な信号のタイミングチャートである。
【００９５】
　カウンタ４６は，クロック発生回路が発生するclock（図１６（ａ））を１個（１周期分）ずつ，図１６（ｂ）に示すようにカウントし，例えば３ビットのカウント値として各コンパレータ４８，４９，５７，５８に供給する。
【００９６】
　図１４に示す補償器５で計算されたデューティ指令値（デジタル信号）ｄのうちの上位数ビット（ＭＳＢ）は，入力レジスタ４７を介してコンパレータ４８，５７，５８に供給される。デューティ指令値ｄのうちの下位数ビット（ＬＳＢ）は，入力レジスタ４７を介して，複数入力１出力の選択回路であるマルチプレクサＭＵＸＡ，ＭＵＸＢ，ＭＵＸＣに供給される。
【００９７】
　コンパレータ４８は，カウント値とＭＳＢとが一致するタイミングで，クロック１周期分のパルス幅の信号dl2_clk（図１６（ｄ））を遅延回路６１に出力する。この信号dl2_clkは，各遅延素子Ｄを初段から順に伝達していき，各遅延素子Ｄの出力信号の立ち上がりタイミングに遅延が生じる。
【００９８】
　各遅延素子Ｄの出力信号は，マルチプレクサＭＵＸＡに入力する。マルチプレクサＭＵＸＡは信号ＬＳＢに基づいて各遅延素子Ｄの出力信号のうち１つ（図１６（ｅ））を選択して，フリップフロップ７１のリセット端子Ｒに出力する。
【００９９】
　コンパレータ４９は，カウント値が例えば“０００”に一致するタイミングで，クロック１周期分のパルス幅の信号dl1_clk（図１６（ｃ））を，フリップフロップ７１のセット端子Ｓに出力する。
【０１００】
　フリップフロップ７１は，図１６（ｆ）に示すパルス信号を出力端子Ｑから出力する。この出力信号は，セット端子Ｓに入力する信号dl1_clk（図１６（ｃ））がローレベルからハイレベルに切り替わるタイミングでローレベルからハイレベルに切り替わり，リセット端子Ｒに入力されるマルチプレクサＭＵＸＡの出力信号Out_mx2（図１６（ｅ））がローレベルの間はハイレベルを保持し，そのリセット端子Ｒに入力する信号Out_mx2がローレベルからハイレベルに切り替わるタイミングでハイレベルからローレベルに切り替わる。フリップフロップ７１の出力信号（図１６（ｆ））は，ハイサイドスイッチング素子Ｑ１の制御端子（ゲート）に供給され，これに基づいてスイッチング素子Ｑ１はオンオフされる。
【０１０１】
　すなわち，ハイサイドスイッチング素子Ｑ１をオンオフするスイッチングパルスの立ち上がりタイミングはクロック信号（clock）に同期したタイミングで設定され，立ち下がりタイミングは，遅延回路６１における信号遅延を利用して，クロック信号（clock）より細かい時間分解能で設定される。
【０１０２】
　ローサイドのスイッチング素子Ｑ２をオンオフさせるスイッチングパルスについては，前述したデッドタイム調整の精度を高めるため，立ち上がりと立ち下がりの両タイミングを，遅延回路６２，６３を用いてクロック信号（clock）より細かい時間分解能で設定している。
【０１０３】
　すなわち，コンパレータ５７は，カウント値とＭＳＢとが一致するタイミングで，クロック１周期分のパルス幅の信号dl3_clk（図１６（ｉ））を遅延回路６２に出力する。この信号dl3_clkは，各遅延素子Ｄを初段から順に伝達していき，各遅延素子Ｄの出力信号
の立ち上がりタイミングに遅延が生じる。
【０１０４】
　
遅延回路６２における各遅延素子Ｄの出力信号は，マルチプレクサＭＵＸＢに入力する。マルチプレクサＭＵＸＢは信号ＬＳＢに基づいて各遅延素子Ｄの出力信号のうち１つ（図１６（ｊ））を選択して，フリップフロップ７２のリセット端子Ｒに出力する。
【０１０５】
　コンパレータ５８は，カウント値とＭＳＢとが一致するタイミングで，クロック１周期分のパルス幅の信号dl4_clk（図１６（ｇ））を遅延回路６３に出力する。この信号dl4_clkは，遅延回路６３の各遅延素子Ｄを初段から順に伝達していき，各遅延素子Ｄの出力信号の立ち上がりタイミングに遅延が生じる。
【０１０６】
　
遅延回路６３における各遅延素子Ｄの出力信号は，マルチプレクサＭＵＸＣに入力する。マルチプレクサＭＵＸＣは信号ＬＳＢに基づいて各遅延素子Ｄの出力信号のうち１つ（図１６（ｈ））を選択して，フリップフロップ７２のセット端子Ｓに出力する。
【０１０７】
　
フリップフロップ７２は，図１６（ｋ）に示す信号を出力端子Ｑから出力する。この出力信号は，セット端子Ｓに入力されるマルチプレクサＭＵＸＣの出力信号Out_mx4（図１６（ｈ））がローレベルからハイレベルに切り替わるタイミングでローレベルからハイレベルに切り替わり，
そのリセット端子Ｒに入力する信号Out_mx3がローレベルからハイレベルに切り替わるタイミングでハイレベルからローレベルに切り替わる。
の記載があるから，
「デジタルＰＷＭ回路８１は，クロック発生回路を有し，クロック発生回路は，複数の遅延素子をリング状に縦続接続させたリングオシレータ構造となっており，このクロック発生回路が生成するクロック信号（clock）に同期してデジタルＰＷＭ回路８１は動作し，そのクロック発生回路における遅延素子と，各遅延回路６１〜６３が有する遅延素子Ｄとは，同じ半導体基板に同じ構成で形成された遅延素子であり，
　遅延回路６２における各遅延素子Ｄの出力信号は，マルチプレクサＭＵＸＢに入力し，マルチプレクサＭＵＸＢは信号ＬＳＢに基づいて各遅延素子Ｄの出力信号のうち１つを選択して，フリップフロップ７２のリセット端子Ｒに出力し，
　遅延回路６３における各遅延素子Ｄの出力信号は，マルチプレクサＭＵＸＣに入力し，マルチプレクサＭＵＸＣは信号ＬＳＢに基づいて各遅延素子Ｄの出力信号のうち１つを選択して，フリップフロップ７２のセット端子Ｓに出力し，
　フリップフロップ７２は，セット端子Ｓに入力されるマルチプレクサＭＵＸＣの出力信号がローレベルからハイレベルに切り替わるタイミングでローレベルからハイレベルに切り替わり，そのリセット端子Ｒに入力する信号がローレベルからハイレベルに切り替わるタイミングでハイレベルからローレベルに切り替わる信号を出力端子から出力する。」（以下，「引用文献４記載技術」という。）
　ことが記載されている。
５．引用文献５について
　原査定の理由に用いられた特開平０６−２３２６９９号公報（以下，「引用文献５」という。下線は当審が付与。）には，
「【０００７】
【実施例】以下，本発明を図示する実施例に基づいて説明する。図１は，本発明の一実施例に係るパルス発生装置の基本構成を示すブロック図である。この装置は，最小パルス幅に対応する所定の固定値ｄと与えられた設定値ｎとの加算を行う加算器１と，与えられたトリガー信号に同期して所定のクロック信号に対する計数を開始するカウンタ２と，このカウンタ２の計数値が加算器１による加算結果（ｄ＋ｎ）に一致したことを示す一致検出信号を出力する一致検出回路３と，トリガー信号に同期した前端エッジと一致検出信号に同期した後端エッジとをもつパルスを出力するパルス出力回路４と，によって構成されている。
【０００８】ここでは，より具体的に，設定値ｎとして任意の６ビットの値を用意し，固定値ｄ＝８とした例について説明を行う。加算器１は，与えられた６ビットの設定値ｎと固定値ｄ（＝８）との加算を行い，その加算結果（ｄ＋ｎ）を７ビット（６ビットの設定値と固定値「８」との加算による桁上がりを考慮して７ビットとする）の信号として一致検出回路３の一方の入力端子に与える。一方，カウンタ２は７ビットのカウンタであり，トリガー信号のパルス入力を受けた時点において，計数値を０にリセットするとともにクロック信号のパルス数の計数動作（カウントアップ動作）を開始する。そして，その計数値を７ビットの信号として一致検出回路３のもう一方の入力端子に与える。一致検出回路３は，２つの入力端子に与えられた信号値が一致した場合に，一致検出信号を出力する。
パルス出力回路４は，この実施例ではＲＳフリップフロップによって構成されており，セット端子Ｓにはトリガー信号が与えられ，リセット端子Ｒには一致検出信号が与えられる。したがって，このパルス出力回路４からは，トリガー信号に同期した前端エッジと一致検出信号に同期した後端エッジとを有するパルスが出力される。別言すれば，このパルス出力回路４からの出力パルスのパルス幅は，トリガー信号が与えられた時点から一致検出回路３により一致検出された時点までの時間に相当する。
【０００９】設定値ｎは，たとえば，図２(a) または(b) に示すような回路によって用意される。図２(a) は，信号線をクランプする形式の設定回路で，６本の信号線のそれぞれについて，＋５ＶまたはＧＮＤのいずれかを選択的に接続することにより，６ビットの設定値ｎを用意することができる。図２(b) は，外部のマイクロコンピュータなどのデータバスに出力されたデジタルデータを，そのままレジスタに書き込み，このレジスタ内のデータを設定値ｎとするものである。設定値ｎは，このほかどのような方法で用意してもかまわない。
【００１０】続いて，この装置の動作を，図１に示すブロック図および図３に示すタイムチャートを参照しながら説明する。ここでは，設定値ｎ＝４が与えられた場合の動作を一例として説明する。いま，時刻ｔ０において，ｎ＝４なる設定値が与えられた場合を考える。加算器１は，この与えられた設定値ｎと固定値ｄとの加算を行う。固定値ｄ＝８とすれば，（ｄ＋ｎ）＝１２なる加算結果が加算器１の出力として得られる。ここで，時刻ｔ１において，トリガー信号が立ち上がったとする。このトリガー信号は，７ビットカウンタ２の計数を開始させるとともに，パルス出力回路（ＲＳフリップフロップ）４をセットする。したがって，カウンタ２は時刻ｔ１よりクロック信号に対する計数を開始し，パルス出力回路４は時刻ｔ１において立ち上がるパルスを出力する。加算器１の出力である加算結果「１２」は，一致検出回路３の一方の入力端子に与えられるので，７ビットカウンタ２の計数値が「１２」に一致した時点，すなわち時刻ｔ３において，一致検出回路３が一致検出信号を出力する。この一致検出信号は，パルス出力回路４をリセットするので，パルス出力回路４の出力は時刻ｔ３において立ち下がる。こうして，パルス出力回路４からは，（ｄ＋ｎ）＝１２に対応するパルス幅のパルスが出力されることになる。続いて，時刻ｔ４において，トリガー信号が再び立ち上がると，次のパルスを出力するために同様の動作が繰り返される。
【００１１】この回路から出力されるパルスの最小パルス幅は，固定値ｄによって定められる。すなわち，設定値ｎ＝０を与えた場合には，加算器１の加算結果出力は固定値「８」となり，カウンタ２が８まで計数した時刻ｔ２においてパルス出力は立ち下がることになる。このように，この回路では，固定値ｄに対応する時間幅を最小パルス幅とし，６ビットで表すことのできる任意の設定値ｎに応じたパルス幅をもったパルスを，トリガー信号に同期したタイミングで発生させることができる。しかも用いるカウンタは７ビットカウンタ２のみであり，カウンタを２つ用いる従来のパルス発生装置に比べてハードウエア構成は単純化される。また，設定値ｎを与える信号線は，従来装置と同様に６ビットですむ。」
　の記載があるから，
「パルス出力回路４は，ＲＳフリップフロップによって構成されており，セット端子Ｓにはトリガー信号が与えられ，リセット端子Ｒには一致検出信号が与えられ，パルス出力回路４からの出力パルスのパルス幅は，トリガー信号が与えられた時点から一致検出回路３により一致検出された時点までの時間に相当する」（以下，「引用文献５記載技術」という。）
　ことが記載されている。
６．引用文献６について
　原査定の理由で用いられた特開昭６２−１９５５６９号公報（以下，「引用文献６」という。下線は当審が付与。）には，
「　第１図は
本発明の一実施例に係るＩＣ測定装置のブロック回路図である。
　従来例に係る第３図と同様，第１図においても，１はＩＣ，２はクロックパルスＣＬを出力する発振回路，３はＩＣ１の出力と発振回路２の出力とを入力するＡＮＤゲート，４はＩＣ１の出力のパルス幅や周波数をカウントするカウンタ回路である。
　本発明では従来例のＤ／Ａ変換回路５に代えてＲＯＭ（読み出し専用メモリ）６を用い，この
ＲＯＭ６にカウンタ回路４からのデジタル信号Ｓ２を入力し，良品を示すデータＤ１あるいは不良品を示すデータＤ２をＤＣテスタ（図示せず）によって読み取らせるように構成している。
　
ＲＯＭ６は，ある一群のアドレスに良品を示すデータＤ１が格納され，他の一群のアドレスに不良品を示すデータＤ２が格納されている。そして，良品を示すデータＤ１が格納されたアドレスは，カウンタ回路４からのデジタル信号Ｓ２のデジタル値が所定値以下のときに指定され，不良品を示すデータＤ２が格納されたアドレスは，デジタル信号Ｓ２のデジタル値が所定値を超えるときに指定されるように構成されている。
　その他の構成は従来例と同様であるので，同一部分，同一部品に同一符号を付すにとどめ，説明を省略する。
　次に，この実施例の動作を第２図に基づいて説明する。
　このＩＣ測定装置の駆動を開始すると，ＲＯＭ６は，従来例のＤ／Ａ変換回路５とは違って直ちに動作可能な状態に移行する。
　そして，従来例の場合と同様，
発振回路２からのクロックパルスＣＬは常時的に出力されているため，ＩＣ１からパルス信号ＰＳが出力されいる期間ＴのみＡＮＤゲート３が導通し，その出力信号Ｓ１の周波数はクロックパルスＣＬの周波数と同一となる。
　
カウンタ回路４は，出力信号Ｓ１のパルスを１つずつカウンタ回路４でカウントし，出力信号Ｓ１の最後のパルスのカウントが終了すると，そのカウント値に対応したデジタル信号Ｓ２を出力した後，初期化する。このデジタル信号Ｓ２は，ＩＣ１からのパルス信号ＰＳの出力期間即ちパルス幅Ｔに対応した情報をもつ。即ち，パルス幅Ｔが大きいほどデジタル信号Ｓ２のデジタル値は大きくなる。
　の記載があるから，
「　発振回路２からのクロックパルスＣＬは常時的に出力されているため，ＩＣ１からパルス信号ＰＳが出力されている期間ＴのみＡＮＤゲート３が導通し，その出力信号Ｓ１の周波数はクロックパルスＣＬの周波数と同一となり，
　カウンタ回路４は，出力信号Ｓ１のパルスを１つずつカウンタ回路４でカウントし，出力信号Ｓ１の最後のパルスのカウントが終了すると，そのカウント値に対応したデジタル信号Ｓ２を出力した後，初期化し，このデジタル信号Ｓ２は，ＩＣ１からのパルス信号ＰＳの出力期間即ちパルス幅Ｔに対応した情報をもち，パルス幅Ｔが大きいほどデジタル信号Ｓ２のデジタル値は大きくなり，
　ＲＯＭ６にカウンタ回路４からのデジタル信号Ｓ２を入力し，良品を示すデータＤ１あるいは不良品を示すデータＤ２をＤＣテスタによって読み取らせるように構成しており，
　ＲＯＭ６は，ある一群のアドレスに良品を示すデータＤ１が格納され，他の一群のアドレスに不良品を示すデータＤ２が格納されており，良品を示すデータＤ１が格納されたアドレスは，カウンタ回路４からのデジタル信号Ｓ２のデジタル値が所定値以下のときに指定され，不良品を示すデータＤ２が格納されたアドレスは，デジタル信号Ｓ２のデジタル値が所定値を超えるときに指定されるように構成されている，
　ＩＣ測定装置。」（以下，「引用文献６記載技術」という。）
　ことが記載されている。
第５　対比・判断
１．本願発明１について
（１）対比
　本願発明１と引用発明１とを対比する。
ア．引用発明１の発振器４は，「外部から入力される制御パルスＰＴがHighレベルであるとき，所定の時間間隔Ｔで発振パルスＣＬＫを出力する」から，制御パルスＰＴに同期して発振動作を行っているといえ，制御パルスＰＴを起動信号と呼ぶことは任意である。
イ．引用発明１のダウンカウンタ６は，「発振器４から出力される発振パルスＣＬＫをカウントし」ているから，「前記発振器から出力された発信信号を」カウントしているといえ，「そのカウント値がデータラッチ回路２から出力される上位ビットデータＣＤＨに対応した値となったときに検出信号ＴＣＰを出力する」から，「前記発振器から出力された発信信号を所定の回数に達するまでカウントし」ている。ここで，「デジタル制御データＣＤＩ」は外部から入力されるパルス信号の出力周期を表すデジタル制御データであるから，「デジタル入力信号」であり，所定の回数は，ＣＤＨ，すなわち，デジタル制御データＣＤＩの下位６ビット目から上の上位ビットデータであるから「デジタル入力信号に応じた回数」であるといえ，該回数を「基準発信回数」と呼ぶことは任意である。
　そうすると，引用発明１のダウンカウンタは，「前記発振器から出力された発信信号をデジタル入力信号に応じた基準発信回数に到達するまでカウント」する回路である。
　引用発明１のパルス発生回路８は，ダウンカウンタ６の出力である検出信号ＴＣＰＤが出力されているときにのみ，発振パルスＣＬＫを取り込み，パルス信号ＤＩを出力するものである。
　結局，引用発明１のダウンカウンタ６とパルス発生回路８は，「前記発振器から出力された発信信号をデジタル入力信号に応じた基準発信回数に到達するまでカウント」した出力信号を遅延させた信号が出力されているときに，発信パルスを取り込んでパルス信号ＤＩを出力する回路である。
ウ．引用発明１のプログラム可能遅延線１０は，「パルス発生回路８から出力されるパルス信号ＤＩに対して，デジタル制御データＣＤＩの下位ビットデータＣＤＬ（ＣＤ１〜ＣＤ５）に相当する時間の遅延を行い，遅延パルスＰＯを出力」するものであって，ＣＤＬは，そのデジタル制御データＣＤＩの下位５ビットの下位ビットデータであるから，「デジタル入力信号に応じた遅延時間分遅延させる」「遅延付加回路」であるといえ，「前記デジタル入力信号の少なくとも下位側ビットに応じた遅延時間分」遅延させているといえる。
エ．引用発明１の出力回路１２は，プログラム可能遅延線１０からの遅延パルスＰＯをそのまま出力パルスＰOUT として出力するか，遅延パルスＰＯをそのまま出力パルスＰOUT として出力すると，出力パルスＰOUT のパルス巾が余りにも微小すぎて，この出力パルスＰOUT を受ける回路負荷が大きい場合に，パルス巾の広いパルス信号ＰＱに変換して，出力するものであるから，「所定のパルス幅のパルス信号を出力する」回路であるといえる。
オ．遅延装置は，遅延時間を広範囲にデジタル制御するものであるから，デジタル時間変換器であるといえる。
　したがって，本願発明１と引用発明１との間には，次の一致点，相違点があるといえる。
　一致点
　起動信号に同期して発振動作を行う発振器と，
　前記発振器の発振回数のカウントを開始し，前記発振器から出力された発振信号をデジタル入力信号に応じた基準発振回数に到達するまでカウントし，所定の信号を出力するカウント回路と，
　前記デジタル入力信号に応じた遅延時間分遅延させた遅延信号を出力する遅延付加回路と，
　所定のパルス幅のパルス信号を出力するパルス出力回路と，
　を備え，
　前記カウント回路は，前記デジタル入力信号の上位側ビットに基づいて前記基準発振回数を設定し，
　前記遅延付加回路は，前記デジタル入力信号の少なくとも下位側ビットに応じた遅延時間分遅延させた前記遅延信号を出力する，
　デジタル時間変換器。
　相違点
（相違点１）
　カウント回路が，本願発明１は「前記起動信号が入力されたタイミングで」カウントを開始するのに対し，引用発明１は，カウントを開始するタイミングの記載がない点。
（相違点２）
　カウント回路が，本願発明１は「前記基準発振回数に到達するタイミングに同期して前記起動信号を遅延させた第１遅延起動信号」を出力するのに対し，引用発明１は，上位ビットデータＣＤＨによりカウント値ｎが初期設定され，発振パルスＣＬＫによりカウントダウンを行い，そのカウント値が０になっているときに，検出信号ＴＣＰを発生して，検出信号ＴＣＰのディレイラインＤＬを通過した信号ＴＣＰＤが出力されているときにのみ，発振パルスＣＬＫを取り込み，パルス信号ＤＩを出力する点。
（相違点３）
　遅延付加回路が，本願発明１は「前記第１遅延起動信号」を遅延させた「第２遅延起動信号」を出力するのに対し，引用発明１は「パルス発生回路８から出力されるパルス信号ＤＩ」を遅延させた「遅延信号」を出力する点。
（相違点４）
　パルス出力回路が，本願発明１は「前記起動信号と前記第２遅延起動信号とに基づいて，前記デジタル入力信号に応じたパルス幅のパルス信号を出力する」ものであって「前記遅延調整回路にて前記起動信号を遅延させた信号と前記第２遅延起動信号とに基づいて，前記パルス信号を出力」するものであり，「前記第２遅延起動信号は，前記起動信号を前記デジタル入力信号に応じた遅延時間分遅延させた信号である」のに対し，引用発明１は「プログラム可能遅延線１０からの遅延パルスＰＯをそのまま出力パルスＰOUT として出力するか，遅延パルスＰＯをそのまま出力パルスＰOUT として出力すると，出力パルスＰOUT のパルス巾が余りにも微小すぎて，この出力パルスＰOUT を受ける回路負荷が大きい場合に，パルス巾の広いパルス信号ＰＱに変換して，出力する」点。
（２）新規性についての判断
　本願発明１と引用発明１は相違点を有するから，特許法第２９条第１項第３号に該当しない。
（３）進歩性についての判断
　事案に鑑み，まず相違点２−４について検討する。
　引用発明１の起動信号である制御パルスは，発振器４に入力されるだけで「ダウンカウンタ６」「プログラム可能遅延線」には入力されないから，「ダウンカウンタ６」「プログラム可能遅延線」が，起動信号を遅延させた「第１遅延起動信号」と「第２遅延起動信号」を出力することはできない。
　したがって，出力回路１２も「前記遅延調整回路で前記起動信号を遅延させた信号と前記第２遅延起動信号」とに基づいたパルス信号を出力することはできない。
　また，引用発明２にも，起動信号である開始カウント信号は，発振器１１０に入力されるだけで「カウンタ１２０」「インバータ１５０〜１５９のラインとマルチプレクサ１６０」には入力されないから，「カウンタ１２０」「インバータ１５０〜１５９のラインとマルチプレクサ１６０」が，起動信号を遅延させた第１遅延起動信号と第２遅延起動信号を出力することはできない。
　引用文献３記載技術，引用文献４記載技術にも，「カウンタ回路」「遅延付加回路」に起動信号を入力して，遅延させた第１遅延起動信号と第２遅延起動信号を出力することは記載されていない。
　したがって，他の相違点について検討するまでもなく，本願発明１は，引用発明１あるいは引用発明１と引用文献２−４に基づいて容易に発明をすることができた，とはいえない。
２．本願発明２−４について
　本願発明２−４は，本願発明１のデジタル時間変換器の構成を有するから，本願発明１と同じ相違点が存在する。
　引用文献５−６記載事項にも相違点２−４は記載されていないから，本願発明１と同じ理由により，引用発明１，引用文献２−６に基づいて容易に発明できたものとはいえない。
３．まとめ
　したがって，原査定を維持することはできない。
第６　むすび
　以上のとおり，本願発明１は，引用発明１ではなく，本願発明１−４は当業者が引用発明１，引用文献２−６に基づいて容易に発明をすることができたものではない。
　したがって，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。