【手続補正書】
【提出日】平成30年12月25日(2018.12.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
二次元電子気体が発生する位置であるヘテロ接合を形成するように配設された第１の半導体材料及び第２の半導体材料；
ソース電極、ドレイン電極、及びゲート電極であって、前記ゲート電極が前記ソース電極と前記ドレイン電極との間の前記ヘテロ接合における伝導を調節するように配設されており、前記ゲート電極がドレイン側端部を有する、前記ソース電極、前記ドレイン電極、及び前記ゲート電極；
前記ゲート電極の前記ドレイン側端部の上方に配設されて前記ドレイン電極に向けて横方向に延在したゲート接続フィールドプレート；及び
前記ゲート接続フィールドプレートのドレイン側端部の上方に配設されて前記ドレイン電極に向けて横方向に延在した第２のフィールドプレート；
を備え、
オフ状態において、及び、ゲート振幅の絶対値を上回る前記ソース電極と前記ドレイン電極との間の電位差で、電荷担体が、前記ゲート接続フィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から空乏化し、電荷担体の前記空乏化が、前記ゲート電極の前記ドレイン側端部の近傍での前記ヘテロ接合における横方向電界を飽和させるのに効果的である、
ＨＥＭＴ。
【請求項２】
電荷担体が、前記ゲート振幅の前記絶対値の２〜５倍の前記ソース電極と前記ドレイン電極との間の電位差で空乏化する、請求項１のＨＥＭＴ。
【請求項３】
電荷担体が、前記ゲート振幅の前記絶対値の３〜４倍の前記ソース電極と前記ドレイン電極との間の電位差で空乏化する、請求項１のＨＥＭＴ。
【請求項４】
前記オフ状態において、及び、前記ゲート接続フィールドプレートの前記ドレイン側端部の前記近傍における前記ヘテロ接合の前記一部から電荷担体が空乏化する前記電位差を上回る前記ソース電極と前記ドレイン電極との間の電位差で、電荷担体が、前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から空乏化し、電荷担体の前記空乏化が、前記ゲート接続フィールドプレートの前記ドレイン側端部の近傍での前記ヘテロ接合における横方向電界を飽和させるのに効果的である、請求項１のＨＥＭＴ。
【請求項５】
前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記電位差が、前記ゲート接続フィールドプレートの前記ドレイン側端部の前記近傍における前記ヘテロ接合の前記一部から電荷担体が空乏化する前記電位差の３〜５倍である、請求項４のＨＥＭＴ。
【請求項６】
前記オフ状態において：
前記ヘテロ接合での第１の電界が、前記ゲート接続フィールドプレートのドレイン側端部からドレイン区画を広げ；
前記ヘテロ接合での第２の電界が、前記第２のフィールドプレートのドレイン側端部からソース区画を広げ；及び、
前記第１の電界は、まず、前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソース電極と前記ドレイン電極との間の電位差を上回る前記ソース電極と前記ドレイン電極との間の電位差でのみ、前記第２の電界と重なる、
請求項４のＨＥＭＴ。
【請求項７】
前記第２のフィールドプレートのドレイン側端部の上方に配設されて前記ドレイン電極に向けて横方向に延在した第３のフィールドプレート、
をさらに備える、請求項１のＨＥＭＴ。
【請求項８】
前記オフ状態において、及び、前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソース電極と前記ドレイン電極との間の電位差を上回る前記ソース電極と前記ドレイン電極との間の電位差で、前記ドレイン電極の近傍における前記ヘテロ接合の一部が、前記ヘテロ接合と前記第３のフィールドプレートとの間の前記縦方向の電圧差に起因して空乏化する、
請求項７のＨＥＭＴ。
【請求項９】
前記第３のフィールドプレートが、ソース接続フィールドプレートである、
請求項７のＨＥＭＴ。
【請求項１０】
前記オフ状態において：
前記ヘテロ接合での第１の電界が、前記ゲート接続フィールドプレートのドレイン側端部からドレイン区画を広げ；
前記ヘテロ接合での第２の電界が、前記第２のフィールドプレートのドレイン側端部からソース区画を広げ；及び、
前記第１の電界が、まず、前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソース電極と前記ドレイン電極との間の電位差を上回る前記ソース電極と前記ドレイン電極との間の電位差でのみ、前記第２の電界と重なる、
請求項１のＨＥＭＴ。
【請求項１１】
前記第１の電界が、まず、前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソース電極と前記ドレイン電極との間の電位差を上回る前記ソース電極と前記ドレイン電極との間の電位差でのみ、前記第２の電界と重なる、
請求項１０のＨＥＭＴ。
【請求項１２】
前記ＨＥＭＴが、前記第１および第２の半導体材料の上方の１つ以上の絶縁材料層を含み；
シート担体密度が、前記ヘテロ接合で発生し；及び、
特定の動作パラメータでの長期動作の後、定常状態に達した後、いくつかの前記絶縁材料層における単位面積あたりの電荷欠陥数が、前記シート担体密度未満である、
請求項１のＨＥＭＴ。
【請求項１３】
前記絶縁材料層における単位面積あたりの前記電荷欠陥数が、前記シート担体密度の１０％未満である、
請求項１２のＨＥＭＴ。
【請求項１４】
前記第１および第２の半導体材料が、それぞれ、ＧａＮ及びＡｌＧａＮである、
請求項１のＨＥＭＴ。
【請求項１５】
前記ゲート電極が、アルミニウム窒化ケイ素層により前記第２の半導体材料から離間されている、
請求項１４のＨＥＭＴ。
【請求項１６】
二次元電子気体が発生する位置であるヘテロ接合を形成するように配設された第１の半導体材料及び第２の半導体材料；
ソース電極、ドレイン電極、及びゲート電極であって、前記ゲート電極が、前記ソース電極と前記ドレイン電極との間の前記ヘテロ接合における伝導を調節するように配設され、前記ゲート電極がドレイン側端部を有する、前記ソース電極、前記ドレイン電極、及び前記ゲート電極；
前記ゲート電極のドレイン側端部の上方に配設されて前記ドレイン電極に向けて横方向に延在したゲート接続フィールドプレート；及び
前記ゲート接続フィールドプレートのドレイン側端部の上方に配設されて前記ドレイン電極に向けて横方向に延在した第２のフィールドプレート、
を備え、
前記オフ状態において：
前記ヘテロ接合での第１の電界が、前記ゲート接続フィールドプレートのドレイン側端部からドレイン区画を広げ；
前記ヘテロ接合での第２の電界が、前記第２のフィールドプレートのドレイン側端部からソース区画を広げ；及び、
前記第１の電界が、まず、前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソース電極と前記ドレイン電極との間の電位差を上回る前記ソース電極と前記ドレイン電極との間の電位差でのみ前記第２の電界と重なる、
ＨＥＭＴ。
【請求項１７】
前記第２のフィールドプレートのドレイン側端部の上方に配設されて前記ドレイン電極に向けて横方向に延在した第３のフィールドプレートをさらに備える、請求項１６のＨＥＭＴ。
【請求項１８】
前記オフ状態において、及び、前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソース電極と前記ドレイン電極との間の電位差を上回る前記ソース電極と前記ドレイン電極との間の電位差で、前記ドレイン電極の近傍における前記ヘテロ接合の一部が、前記ヘテロ接合と前記第３のフィールドプレートとの間の縦方向の電圧差に起因して空乏化する、請求項１７のＨＥＭＴ。
【請求項１９】
基板；
前記基板上方に配設された第１の活性層；
第２の活性層であって、前記第１の活性層と前記第２の活性層との間に横方向導電チャネルが発生するように前記第１の活性層上に配設された、前記第２の活性層；
ソース電極及びドレイン電極；
前記第２の活性層上方に配設された第１のパッシベーション層；
前記第１のパッシベーション層上方に配設されたゲート電極；
前記ゲート電極上方に配設された第２のパッシベーション層；
前記ドレイン電極に最も近い前記ゲート電極の端部を越えて第１の距離だけ延在したゲートフィールドプレート；
前記ゲートフィールドプレート上方に配設された第３のパッシベーション層；及び
前記ソース電極及び前記ゲート電極の１つに電気的に接続され、かつ、前記ドレイン電極に最も近い前記ゲートフィールドプレートの端部を越えて第２の距離だけ延在した第２のフィールドプレート、
を備え、
前記第２のフィールドプレートの端部が、前記第２のフィールドプレートに隣接した前記ドレイン電極の第１の延在部から第３の距離ぶん離間しており、
小さい方の閾値を上回る利用可能なゲート振幅の絶対値より大きな第１のドレインバイアスに対して前記ゲート電極下方の前記横方向導電チャネルの一部がピンチオフ状態であるときに、ゲート端部電界の漸増が頭打ちとなるように、前記第１の距離が選択される、
半導体装置。
【請求項２０】
前記ソース電極及び前記ドレイン電極が、前記第２の活性層上方に配設され；
前記ゲートフィールドプレートが、前記第２のパッシベーション層上に配設された第１の金属パターンにより画定され、前記第１の金属パターンが、前記ゲート電極全体の上方で横方向に延在し；
前記第２のフィールドプレートが、前記第３のパッシベーション層上に配設された第２の金属パターンにより画定されたソースフィールドプレートであり、前記第２の金属パターンが、前記ソース電極に電気的に接続され、かつ、前記第１の金属パターン全体の上方で横方向に延在し、かつ、前記ドレイン電極に最も近い前記第１の金属パターンの端部を越えて前記第２の距離ぶんさらに延在し、前記第２の金属パターンの端部が、前記第２の金属パターンに隣接した前記ドレイン電極の前記第１の延在部から前記第３の距離ぶん離間している、
請求項１９の半導体装置。
【請求項２１】
前記第２の金属パターン上方に配設された第４のパッシベーション層；及び、
前記第４のパッシベーション層上に配設された第３の金属パターンにより画定されたシールドラップ、をさらに備え、
前記第３の金属パターンが、前記ソース電極に電気的に接続され、かつ、前記第３の金属パターンに隣接した前記ドレイン電極の第２の延在部から第４の距離に、前記第３の金属パターンが端部をもつように、前記横方向導電チャネルの大部分の上方で横方向に延在している、
請求項２０の半導体装置。
【請求項２２】
前記第３の金属パターンと前記ドレイン電極の前記第２の延在部との間の端部から端部までの距離が、２〜６マイクロメートルであり；及び
前記第４のパッシベーション層の厚さが、０．５〜２マイクロメートルである、
請求項２１の半導体装置。
【請求項２３】
前記第１のドレインバイアスが、閾値を上回る前記利用可能なゲート振幅の前記絶対値より約２〜５倍大きい、
請求項２０の半導体装置。
【請求項２４】
前記第２の距離は、前記ゲート電極下方の前記横方向導電チャネルの一部がピンチオフ状態であるときに、前記ゲートフィールドプレートにより提供されたゲート端部電界の頭打ちバイアスより大きな第２のドレインバイアスに対して、前記ゲートフィールドプレートの端部電界への頭打ちをもたらすのに十分である、請求項２３の半導体装置。
【請求項２５】
前記第２のドレインバイアスが、前記第１のドレインバイアスより約２．５〜１０倍大きい、請求項２４の半導体装置。
【請求項２６】
少なくとも、前記ドレイン電極の端部に最も近い前記第２の金属パターンの前記端部下方で前記横方向導電チャネルが縦方向にピンチオフ状態になる前に、前記第２の金属パターン下方の横方向空乏延在部が、前記第２の金属パターンの端部に決して達しない程度に、前記第２の距離が十分に長い、請求項２０の半導体装置。
【請求項２７】
前記第１の距離が、１．５〜３．５マイクロメートルであり；
前記第２の距離が、２．５〜７．５マイクロメートルであり；
前記第３の距離が、２〜６マイクロメートルであり；
前記ゲート電極と前記ドレイン電極との間の端部から端部までの距離が、８〜２６マイクロメートルであり；及び
前記第３のパッシベーション層の厚さが、０．３５〜０．７５マイクロメートルである、
請求項１９の半導体装置。