(57)【要約】  均一な組成からなるゲート電極とすることによって仕事関数のずれを防止し、Ｖｔｈを効果的に制御して動作特性に優れた半導体装置を得る。  共通したライン状電極を備えたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを有する半導体装置であって、前記ライン状電極は電極部分（Ａ）、電極部分（Ｂ）、素子分離領域上の一部に前記電極部分（Ａ）と（Ｂ）が接しないように設けられた拡散障壁領域とからなり、拡散障壁領域が、下記（１）及び（２）の少なくとも一方の条件を満たすように構成されていることを特徴とする半導体装置。（１）前記電極部分（Ａ）の構成元素Ａ’の前記拡散障壁領域中における拡散係数Ｄ１が、電極部分（Ａ）材料間の前記構成元素Ａ’の相互拡散係数Ｄ２よりも低くなる、（２）前記電極部分（Ｂ）の構成元素Ｂ’の前記拡散障壁領域中における拡散係数Ｄ３が、電極部分（Ｂ）材料間の前記構成元素Ｂ’の相互拡散係数Ｄ４よりも低くなる。
2007060938.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に設けられた素子分離領域と、
半導体基板内に前記素子分離領域によって素子分離されるように設けられたＮ型領域及びＰ型領域と、
前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在して設けられたライン状電極と、
前記Ｎ型領域上に設けられた第１ゲート絶縁膜と、前記Ｎ型領域上の前記ライン状電極で構成される第１ゲート電極と、を有するＰＭＯＳトランジスタと、
前記Ｐ型領域上に設けられた第２ゲート絶縁膜と、前記Ｐ型領域上の前記ライン状電極で構成される第２ゲート電極と、を有するＮＭＯＳトランジスタと、
を有し、
前記ライン状電極は、前記第１ゲート電極を有する電極部分（Ａ）と、前記第２ゲート電極を有する電極部分（Ｂ）と、前記素子分離領域上に前記電極部分（Ａ）と（Ｂ）が接しないように設けられた拡散障壁領域とからなり、
前記拡散障壁領域は前記電極部分（Ａ）及び（Ｂ）とは異なる元素を含み、且つ前記電極部分（Ａ）と（Ｂ）は互いに異なる元素を含む材料又は同一元素の組成が異なる材料からなり、
前記拡散障壁領域が、下記（１）及び（２）の少なくとも一方の条件を満たすように構成されていることを特徴とする半導体装置。
（１）前記電極部分（Ａ）の構成元素Ａ’の前記拡散障壁領域中における拡散係数Ｄ１が、電極部分（Ａ）材料間の前記構成元素Ａ’の相互拡散係数Ｄ２よりも低くなる。
（２）前記電極部分（Ｂ）の構成元素Ｂ’の前記拡散障壁領域中における拡散係数Ｄ３が、電極部分（Ｂ）材料間の前記構成元素Ｂ’の相互拡散係数Ｄ４よりも低くなる。
【請求項２】
前記電極部分（Ａ）及び（Ｂ）並びに拡散障壁領域がシリサイドからなり、
前記拡散障壁領域が前記（１）及び（２）の条件を満たすことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記拡散障壁領域を構成するシリサイドが、シリサイド化反応時にシリコンに対して拡散種となる金属元素を含むシリサイドであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記拡散障壁領域を構成するシリサイドが、Ｐｔ，Ｐｄ，Ｃｏ及びＮｉからなる群から選択された少なくとも一種の金属元素のシリサイドであることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記電極部分（Ａ）がＮｉｘＳｉ１−ｘ（０．５５≦ｘ＜１）で表されるシリサイドからなり、前記電極部分（Ｂ）がＮｉｘＳｉ１−ｘ（０＜ｘ＜０．５５）で表されるシリサイドからなることを特徴とする請求項２〜４の何れか１項に記載の半導体装置。
【請求項６】
前記電極部分（Ａ）がＮｉ３Ｓｉ又はＮｉ２Ｓｉからなり、前記電極部分（Ｂ）がＮｉＳｉ又はＮｉＳｉ２からなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記電極部分（Ａ）及び（Ｂ）を構成するシリサイドが、互いに異なる元素からなる不純物を含む不純物含有シリサイドであることを特徴とする請求項２〜４の何れか１項に記載の半導体装置。
【請求項８】
前記電極部分（Ａ）が前記不純物としてＢ、Ａｌ又はＩｎを含むＮｉＳｉからなり、前記電極部分（Ｂ）が前記不純物としてＰ，Ａｓ又はＳｂを含むＮｉＳｉからなることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記電極部分（Ａ）及び（Ｂ）を構成するシリサイドが、高融点金属のシリサイドであることを特徴とする請求項２〜４の何れか１項に記載の半導体装置。
【請求項１０】
前記電極部分（Ａ）及び（Ｂ）並びに拡散障壁領域が互いに同じ金属元素Ｍ１を含み、
前記拡散障壁領域が前記金属元素Ｍ１のシリサイドからなり、
前記金属元素Ｍ１は、金属元素Ｍ１のシリサイド化反応において金属元素Ｍ１に対してシリコンが拡散種となるものであることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記拡散障壁領域が前記（１）の条件のみを満たし、
前記金属元素Ｍ１がＲｕであり、
前記電極部分（Ａ）がＲｕＴａ、前記電極部分（Ｂ）がＲｕからなることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
半導体基板内に設けられた素子分離領域と、
半導体基板内に前記素子分離領域によって素子分離されるように設けられたＮ型領域及びＰ型領域と、
前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在して設けられたライン状電極と、
前記Ｎ型領域上に設けられた第１ゲート絶縁膜と、前記Ｎ型領域上の前記ライン状電極で構成されＮｉ３Ｓｉ領域又はＮｉ２Ｓｉ領域からなる第１ゲート電極と、を有するＰＭＯＳトランジスタと、
前記Ｐ型領域上に設けられた第２ゲート絶縁膜と、前記Ｐ型領域上の前記ライン状電極で構成されＮｉＳｉ領域又はＮｉＳｉ２領域からなる第２ゲート電極と、を有するＮＭＯＳトランジスタと、
を有し、
前記ライン状電極は、前記Ｎ型領域上に設けられた第１ゲート電極を有する電極部分（Ａ）と、前記Ｐ型領域上に設けられた第２ゲート電極を有する電極部分（Ｂ）と、前記素子分離領域上に前記電極部分（Ａ）と（Ｂ）が接しないように設けられたＰｔシリサイド又はＣｏシリサイドからなる領域（Ｃ）とからなることを特徴とする半導体装置。
【請求項１３】
前記領域（Ｃ）の前記ライン状電極の延在する方向の長さが、前記ライン状電極の半導体基板の法線方向の長さ以上で、前記素子分離領域のライン状電極の延在する方向の長さ以下であることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１及び第２ゲート絶縁膜が、高誘電率絶縁膜からなることを特徴とする請求項１〜１３の何れか１項に記載の半導体装置。
【請求項１５】
前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが、ＣＭＯＳトランジスタを構成することを特徴とする請求項１〜１４の何れか１項に記載の半導体装置。
【請求項１６】
請求項１に記載の半導体装置の製造方法であって、
素子分離領域によって素子分離されたＮ型領域及びＰ型領域を有する半導体基板を準備する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在するポリシリコン製のゲートパターンを設ける工程と、
前記ゲートパターン上にマスクを設ける工程と、
前記素子分離領域上のゲートパターン上に設けられたマスクの一部を除去してポリシリコンを露出させる工程と、
前記露出したポリシリコン上にシリサイドを形成可能な金属Ｍ２の層を堆積する工程と、
熱処理を行うことにより前記金属Ｍ２とポリシリコンとを反応させて、前記金属Ｍ２のシリサイドが前記素子分離領域上のゲート絶縁膜に接するまで形成され、且つ前記Ｎ型領域及びＰ型領域上に前記金属Ｍ２のシリサイドが形成されないように拡散障壁領域を形成する第１シリサイド化工程と、
前記第１シリサイド化工程において、ポリシリコンと未反応の前記金属Ｍ２の層を除去する工程と、
前記拡散障壁領域によって分け隔てられたＮ型領域上のゲートパターン部分及びＰ型領域上のゲートパターン部分をそれぞれ、シリサイドからなる前記電極部分（Ａ）及び（Ｂ）とする第２シリサイド化工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１７】
前記金属Ｍ２がＰｔであり、
前記第２シリサイド化工程が、
前記Ｎ型領域上のゲートパターン部分及びＰ型領域上のゲートパターン部分上に残留したマスクを除去する工程と、
前記ゲートパターン上にＮｉ層を堆積する工程と、
熱処理を行うことにより、前記Ｎ型領域上のゲートパターン部分及び前記Ｐ型領域上のゲートパターン部分を構成するポリシリコンと、前記Ｎｉとをそれぞれ反応させてＮｉＳｉ領域とする工程と、
前記ポリシリコンと未反応の前記Ｎｉ層を除去する工程と、
前記Ｐ型領域上のＮｉＳｉ領域上にマスクを設ける工程と、
前記Ｎ型領域上のＮｉＳｉ領域上にＮｉ層を堆積する工程と、
熱処理を行うことにより、前記Ｎ型領域上のＮｉＳｉ領域を構成するＮｉＳｉと前記Ｎｉとを反応させてＮｉ３Ｓｉとする工程と、
前記ＮｉＳｉと未反応の前記Ｎｉ層を除去する工程と、
前記Ｐ型領域上のＮｉＳｉ領域上に設けたマスクを除去する工程と、
を有することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記ゲートパターンを設ける工程において、前記ポリシリコンとして前記Ｎ型領域上とＰ型領域上とでは異なる元素からなる不純物を含む不純物含有ポリシリコンを形成し、
前記金属Ｍ２がＰｔであり、
前記第２シリサイド化工程が、
前記Ｎ型領域上のゲートパターン部分及びＰ型領域上のゲートパターン部分上に残留したマスクを除去する工程と、
前記ゲートパターン上にＮｉ層を堆積する工程と、
熱処理を行うことにより、前記Ｎ型領域上のゲートパターン部分及び前記Ｐ型領域上のゲートパターン部分を構成する不純物含有ポリシリコンと、前記Ｎｉとをそれぞれ反応させて不純物含有ＮｉＳｉ領域とする工程と、
前記不純物含有ポリシリコンと未反応の前記Ｎｉ層を除去する工程と、
を有することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記金属Ｍ２がＣｏであり、
前記第２シリサイド化工程が、
前記Ｎ型領域上のゲートパターン部分上に設けられた前記マスクを除去する工程と、
前記Ｎ型領域上のゲートパターン部分上にＭｏ層を堆積する工程と、
熱処理を行うことにより、前記Ｍｏと前記Ｎ型領域上のゲートパターン部分を構成するポリシリコンとを反応させてＭｏＳｉ２とする工程と、
前記ポリシリコンと未反応のＭｏ層を除去する工程と、
前記Ｐ型領域上のゲートパターン部分上に設けられた前記マスクを除去する工程と、
前記Ｐ型領域上のゲートパターン部分上にＨｆ層を堆積する工程と、
熱処理を行うことにより、前記Ｈｆと前記Ｐ型領域上のゲートパターン部分を構成するポリシリコンとを反応させてＨｆＳｉとする工程と、
前記ポリシリコンと未反応のＨｆ層を除去する工程と、
を有することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項２０】
請求項１に記載の半導体装置の製造方法であって、
素子分離領域によって素子分離されたＮ型領域及びＰ型領域を有する半導体基板を準備する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在するポリシリコン製のゲートパターンを設ける工程と、
前記ゲートパターン上にマスクを設ける工程と、
Ｎ型領域上のゲートパターン部分及びＰ型領域上のゲートパターン部分上に設けられた前記マスクを除去してポリシリコンを露出させる工程と、
前記露出したポリシリコン上にシリサイドを形成可能な金属Ｍ３の層を堆積する工程と、
熱処理を行うことにより前記金属Ｍ３と前記露出したポリシリコンとを反応させて、前記Ｎ型領域上のゲートパターン部分及び前記Ｐ型領域上のゲートパターン部分の少なくとも一部を、互いに素子分離領域上で連通しないような金属Ｍ３のシリサイド領域とする第３シリサイド化工程と、
前記第３シリサイド化工程において、ポリシリコンと未反応の前記金属Ｍ３の層を除去する工程と、
前記素子分離領域上のゲートパターン上に残留した前記マスクを除去することによって、ポリシリコンを露出させる工程と、
前記露出したポリシリコン上にシリサイドを形成可能な金属Ｍ４の層を堆積する工程と、
熱処理を行うことにより前記金属Ｍ４と露出したポリシリコンとを反応させて、前記金属Ｍ４のシリサイドが前記素子分離領域上のゲート絶縁膜に接するまで形成され、且つ前記Ｎ型領域及びＰ型領域上に前記金属Ｍ４のシリサイドが形成されないように拡散障壁領域を形成する第４シリサイド化工程と、
前記第４シリサイド化工程において、ポリシリコンと未反応の前記金属Ｍ４の層を除去する工程と、
前記Ｎ型領域上の金属Ｍ３のシリサイド領域及びＰ型領域上の金属Ｍ３のシリサイド領域をそれぞれ、前記電極部分（Ａ）及び（Ｂ）とする第５シリサイド化工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２１】
前記第３シリサイド化工程が、
前記金属Ｍ３と前記ポリシリコンの上部とを反応させてＮｉ２Ｓｉ領域を形成し、前記Ｎｉ２Ｓｉ領域の下部に未反応のポリシリコンを残留させる工程であり、
前記金属Ｍ４がＰｔであり、
前記第５シリサイド化工程が、
熱処理を行うことにより、前記Ｎｉ２Ｓｉ領域を構成するＮｉ２Ｓｉと前記Ｎｉ２Ｓｉ領域の下部に残留したポリシリコンとを反応させてＮｉＳｉ領域とする工程と、
前記Ｐ型領域上のＮｉＳｉ領域上にマスクを設ける工程と、
前記Ｎ型領域上のＮｉＳｉ領域上にＮｉ層を堆積する工程と、
熱処理を行うことにより、前記Ｎ型領域上のＮｉＳｉ領域を構成するＮｉＳｉと前記Ｎｉとを反応させてＮｉ３Ｓｉとする工程と、
前記ＮｉＳｉと未反応の前記Ｎｉ層を除去する工程と、
前記Ｐ型領域上のＮｉＳｉ領域上に設けたマスクを除去する工程と、
を有することを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記第３シリサイド化工程が、
前記金属Ｍ３と、少なくとも前記Ｎ型領域及びＰ型領域上のゲートパターン部分を構成する全てのポリシリコンとを反応させてＮｉＳｉ領域とする工程であり、
前記金属Ｍ４がＰｔであり、
前記第５シリサイド化工程が、
前記Ｐ型領域上のＮｉＳｉ領域上にマスクを設ける工程と、
前記Ｎ型領域上のＮｉＳｉ領域上にＮｉ層を堆積する工程と、
熱処理を行うことにより、前記Ｎ型領域上のＮｉＳｉ領域を構成するＮｉＳｉと前記Ｎｉとを反応させてＮｉ３Ｓｉとする工程と、
前記ＮｉＳｉと未反応の前記Ｎｉ層を除去する工程と、
前記Ｐ型領域上のＮｉＳｉ領域上に設けたマスクを除去する工程と、
を有することを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２３】
前記ゲートパターンを設ける工程において、前記ポリシリコンとして前記Ｎ型領域上とＰ型領域上とでは異なる元素からなる不純物を含む不純物含有ポリシリコンを形成し、
前記第３シリサイド化工程が、
前記金属Ｍ３と前記不純物含有ポリシリコンの上部とを反応させて不純物含有Ｎｉ２Ｓｉ領域を形成し、前記不純物含有Ｎｉ２Ｓｉ領域の下部に未反応の不純物含有ポリシリコンを残留させる工程であり、
前記金属Ｍ４がＰｔであり、
前記第５シリサイド化工程が、
熱処理を行うことにより、前記不純物含有Ｎｉ２Ｓｉ領域を構成する不純物含有Ｎｉ２Ｓｉと前記不純物含有Ｎｉ２Ｓｉ領域の下部に残留した不純物含有ポリシリコンとを反応させて不純物含有ＮｉＳｉとする工程と、
を有することを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２４】
請求項１に記載の半導体装置の製造方法であって、
素子分離領域によって素子分離されたＮ型領域及びＰ型領域を有する半導体基板を準備する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在するＲｕからなるゲートパターンを設ける工程と、
前記ゲートパターン上にマスクを設ける工程と、
前記素子分離領域上のゲートパターン上に設けられたマスクの一部を除去して前記Ｒｕを露出させる工程と、
前記露出したＲｕ上にシリコン層を堆積する工程と、
熱処理を行うことにより前記Ｒｕとシリコンとを反応させて、前記Ｒｕのシリサイドが前記素子分離領域上のゲート絶縁膜に接するまで形成され、且つ前記Ｎ型領域及びＰ型領域上に前記Ｒｕのシリサイドが形成されないように拡散障壁領域を形成する第６シリサイド化工程と、
前記第６シリサイド化工程において、Ｒｕと未反応のシリコン層を除去する工程と、
Ｎ型領域上のゲートパターン部分上に残留した前記マスクを除去する工程と、
前記Ｎ型領域上のゲートパターン部分上にＴａ層を堆積する工程と、
熱処理を行うことにより、前記Ｎ型領域上のゲートパターン部分を構成するＲｕと前記Ｔａとを反応させてＲｕＴａとする工程と、
前記Ｒｕと未反応の前記Ｔａ層を除去する工程と、
前記Ｐ型領域上のゲートパターン部分上に残留した前記マスクを除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎ型の電界効果型トランジスタ及びＰ型の電界効果型トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、シリサイド化した金属など合金材料からなるメタルゲート電極を用いた電界効果型トランジスタが注目されている。このメタルゲート電極を用いた電界効果型トランジスタは、ゲート電極の空乏化消失による合成容量の低減、仕事関数の制御によるＶｔｈ（しきい値電圧）の制御が容易になるといった利点を有する。【０００３】
従来から、Ｎ型電界効果型トランジスタ（以下、「ＮＭＯＳトランジスタ」と記載。）とＰ型電界効果型トランジスタ（以下、「ＰＭＯＳトランジスタ」と記載。）を有し、これらのＭＯＳトランジスタのゲート電極を連結して一本のライン状電極とした半導体装置が用いられている。この半導体装置においては、ライン状電極のうち半導体基板内に設けられたＮ型領域及びＰ型領域上の部分が、それぞれ各ＭＯＳトランジスタのゲート電極に相当する。【０００４】
ここで、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとでは、ゲート電極の構成材料の仕事関数とＭＯＳトランジスタのＶｔｈ間の特性が異なる。このため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタが一本のライン状で連結された半導体装置においては、ライン状電極中の各ＭＯＳトランジスタのゲート電極に相当する部分をそれぞれ別の材料から形成し、各ゲート電極の構成材料の仕事関数を制御して、各ＭＯＳトランジスタのＶｔｈを個別に最適化する必要がある。【０００５】
そこで、従来からＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート電極を異なる材料から形成した半導体装置が検討されてきた。特開２００５−１６７２５１号公報（特許文献１）には、ＮＭＯＳトランジスタとＰＭＯＳトランジスタが異なるシリサイド材料からなる半導体装置が開示されている。この半導体装置は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタとなるポリシリコン領域上にそれぞれ第１及び第２の金属含有層を堆積し、熱処理によって一度にＮＭＯＳトランジスタ、ＰＭＯＳトランジスタとなるポリシリコン領域のシリサイド化を行うものである。【０００６】
また、特開２００４−２２１２２６号公報（特許文献２）には、ＮＭＯＳトランジスタとＰＭＯＳトランジスタが異なるシリサイド材料から構成される半導体装置が開示されている。この半導体装置は、主に以下の２つの方法で製造されている。第１の方法は予め高温処理を行うことにより第１のＭＯＳトランジスタのゲート電極を形成した後、低温処理を行うことにより第２のＭＯＳトランジスタのゲート電極を形成するものである。第２の方法は、互いに異なる元素の不純物を含有する２つの領域からなるポリシリコン領域を形成した後、熱処理によりこれを一度にシリサイド化することによって、各ＭＯＳトランジスタのゲート電極を形成するものである。
【発明の開示】
【０００７】
しかしながら、上記特許文献１の半導体装置ではＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート電極を一度の熱処理により同時に形成するため、反応速度や拡散係数の大きなゲート電極材料（ゲート電極の構成元素）が、他方のゲート電極部分まで侵入し得られたゲート電極は均一な組成となっていなかった。また、この製造方法ではＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲート電極の構成材料に応じた最適な条件で各ＭＯＳトランジスタのゲート電極を製造することができなかった。
【０００８】
上記特許文献２の半導体装置は、第１の方法では図１（ａ）に示されるように最初に第１のＭＯＳトランジスタ上のゲートパターン４１のシリサイド化を行った際に、該ゲートパターンを構成する拡散種（拡散係数の大きな構成元素）が第２のＭＯＳトランジスタ上のゲートパターン側まで拡散し、組成の不均一な遷移層４２が形成される場合があった。この結果、第２のＭＯＳトランジスタ上のゲートパターン４３のシリサイド化を行った際にもそのまま遷移層４２が残ってしまい、均一な組成のゲート電極を形成することが困難であった（図１（ｂ））。また、第２の方法ではポリシリコン中の２つの領域４４及び４５に含有される不純物の拡散係数が異なることから（図１（ｃ））、熱処理時（シリサイド化時）に不純物が予め存在する一方の領域から他方の領域まで侵入し、均一な組成のゲート電極を形成することが困難であった（図１（ｄ））。
【０００９】
このように上記特許文献１及び２の半導体装置では、各ＭＯＳトランジスタのゲート電極の組成が不均一となってしまい、ゲート電極の構成材料の仕事関数が所望の値からずれてしまう。この結果、Ｖｔｈ（しきい値電圧）も目的の値とすることができず、Ｖｔｈを制御することができなかった。このような問題が生じるのは、各ＭＯＳトランジスタのゲート電極の構成材料が接しており、ゲート電極の形成時（熱処理時）にゲート電極の構成材料間で相互に拡散が起こり、一方から他方のゲート電極にまでゲート電極材料（ゲート電極の構成元素）が拡散して遷移層４２が形成されてしまうことに起因するものである（図２（ａ）、（ｂ））。
【００１０】
そこで、本発明は上記課題に鑑みてなされたものであり、図２（ｃ）に示されるようにライン状電極のうちＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート電極を構成する部分の間に、各ＭＯＳトランジスタを構成するゲート電極材料の拡散を防止する機能を有する拡散障壁領域を設けることを特徴とするものである。また、本発明は拡散障壁領域により各ＭＯＳトランジスタのゲート電極の構成材料の拡散を防止し、各ＭＯＳトランジスタのゲート電極の組成が均一な半導体装置とすることを目的とするものである。更に、この結果、ゲート電極の構成材料の仕事関数のずれを防止し、Ｖｔｈを効果的に制御して動作特性に優れた半導体装置とすることを目的とするものである。
【００１１】
上記課題を解決するため、本発明は以下の構成を有することを特徴とする。
１．半導体基板内に設けられた素子分離領域と、
半導体基板内に前記素子分離領域によって素子分離されるように設けられたＮ型領域（Ｎウェル；Ｎ型半導体領域）及びＰ型領域（Ｐウェル；Ｐ型半導体領域）と、
前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在して設けられたライン状電極と、
前記Ｎ型領域上に設けられた第１ゲート絶縁膜と、前記Ｎ型領域上の前記ライン状電極で構成される第１ゲート電極と、を有するＰＭＯＳトランジスタと、
前記Ｐ型領域上に設けられた第２ゲート絶縁膜と、前記Ｐ型領域上の前記ライン状電極で構成される第２ゲート電極と、を有するＮＭＯＳトランジスタと、
を有し、
前記ライン状電極は、前記第１ゲート電極を有する電極部分（Ａ）と、前記第２ゲート電極を有する電極部分（Ｂ）と、前記素子分離領域上に前記電極部分（Ａ）と（Ｂ）が接しないように設けられた拡散障壁領域とからなり、
前記拡散障壁領域は前記電極部分（Ａ）及び（Ｂ）とは異なる元素を含み、且つ前記電極部分（Ａ）と（Ｂ）は互いに異なる元素を含む材料又は同一元素の組成が異なる材料からなり、
前記拡散障壁領域が、下記（１）及び（２）の少なくとも一方の条件を満たすように構成されていることを特徴とする半導体装置。
（１）前記電極部分（Ａ）の構成元素Ａ’の前記拡散障壁領域中における拡散係数Ｄ１が、電極部分（Ａ）材料間の前記構成元素Ａ’の相互拡散係数Ｄ２よりも低くなる。
（２）前記電極部分（Ｂ）の構成元素Ｂ’の前記拡散障壁領域中における拡散係数Ｄ３が、電極部分（Ｂ）材料間の前記構成元素Ｂ’の相互拡散係数Ｄ４よりも低くなる。
２．前記電極部分（Ａ）及び（Ｂ）並びに拡散障壁領域がシリサイドからなり、
前記拡散障壁領域が前記（１）及び（２）の条件を満たすことを特徴とする上記１に記載の半導体装置。
３．前記拡散障壁領域を構成するシリサイドが、シリサイド化反応時にシリコンに対して拡散種となる金属元素を含むシリサイドであることを特徴とする上記２に記載の半導体装置。
【００１２】
４．前記拡散障壁領域を構成するシリサイドが、Ｐｔ，Ｐｄ，Ｃｏ及びＮｉからなる群から選択された少なくとも一種の金属元素のシリサイドであることを特徴とする上記２に記載の半導体装置。
５．前記電極部分（Ａ）がＮｉｘＳｉ１−ｘ（０．５５≦ｘ＜１）で表されるシリサイドからなり、前記電極部分（Ｂ）がＮｉｘＳｉ１−ｘ（０＜ｘ＜０．５５）で表されるシリサイドからなることを特徴とする上記２〜４の何れか１項に記載の半導体装置。
【００１３】
６．前記電極部分（Ａ）がＮｉ３Ｓｉ又はＮｉ２Ｓｉからなり、前記電極部分（Ｂ）がＮｉＳｉ又はＮｉＳｉ２からなることを特徴とする上記５に記載の半導体装置。
７．前記電極部分（Ａ）及び（Ｂ）を構成するシリサイドが、互いに異なる元素からなる不純物を含む不純物含有シリサイドであることを特徴とする上記２〜４の何れか１項に記載の半導体装置。
【００１４】
８．前記電極部分（Ａ）が前記不純物としてＢ、Ａｌ又はＩｎを含むＮｉＳｉからなり、前記電極部分（Ｂ）が前記不純物としてＰ，Ａｓ又はＳｂを含むＮｉＳｉからなることを特徴とする上記７に記載の半導体装置。
９．前記電極部分（Ａ）及び（Ｂ）を構成するシリサイドが、高融点金属のシリサイドであることを特徴とする上記２〜４の何れか１項に記載の半導体装置。
【００１５】
１０．前記電極部分（Ａ）及び（Ｂ）並びに拡散障壁領域が互いに同じ金属元素Ｍ１を含み、
前記拡散障壁領域が前記金属元素Ｍ１のシリサイドからなり、
前記金属元素Ｍ１は、金属元素Ｍ１のシリサイド化反応において金属元素Ｍ１に対してシリコンが拡散種となるものであることを特徴とする上記１に記載の半導体装置。
【００１６】
１１．前記拡散障壁領域が前記（１）の条件のみを満たし、
前記金属元素Ｍ１がＲｕであり、
前記電極部分（Ａ）がＲｕＴａ、前記電極部分（Ｂ）がＲｕからなることを特徴とする上記１０に記載の半導体装置。
【００１７】
１２．半導体基板内に設けられた素子分離領域と、
半導体基板内に前記素子分離領域によって素子分離されるように設けられたＮ型領域及びＰ型領域と、
前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在して設けられたライン状電極と、
前記Ｎ型領域上に設けられた第１ゲート絶縁膜と、前記Ｎ型領域上の前記ライン状電極で構成されＮｉ３Ｓｉ領域又はＮｉ２Ｓｉ領域からなる第１ゲート電極と、を有するＰＭＯＳトランジスタと、
前記Ｐ型領域上に設けられた第２ゲート絶縁膜と、前記Ｐ型領域上の前記ライン状電極で構成されＮｉＳｉ領域又はＮｉＳｉ２領域からなる第２ゲート電極と、を有するＮＭＯＳトランジスタと、
を有し、
前記ライン状電極は、前記Ｎ型領域上に設けられた第１ゲート電極を有する電極部分（Ａ）と、前記Ｐ型領域上に設けられた第２ゲート電極を有する電極部分（Ｂ）と、前記素子分離領域上に前記電極部分（Ａ）と（Ｂ）が接しないように設けられたＰｔシリサイド又はＣｏシリサイドからなる領域（Ｃ）とからなることを特徴とする半導体装置。
【００１８】
１３．前記領域（Ｃ）の前記ライン状電極の延在する方向の長さが、前記ライン状電極の半導体基板の法線方向の長さ以上で、前記素子分離領域のライン状電極の延在する方向の長さ以下であることを特徴とする上記１２に記載の半導体装置。
１４．前記第１及び第２ゲート絶縁膜が、高誘電率絶縁膜からなることを特徴とする上記１〜１３の何れか１項に記載の半導体装置。
１５．前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが、ＣＭＯＳトランジスタを構成することを特徴とする上記１〜１４の何れか１項に記載の半導体装置。
【００１９】
１６．上記１に記載の半導体装置の製造方法であって、
素子分離領域によって素子分離されたＮ型領域及びＰ型領域を有する半導体基板を準備する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在するポリシリコン製のゲートパターンを設ける工程と、
前記ゲートパターン上にマスクを設ける工程と、
前記素子分離領域上のゲートパターン上に設けられたマスクの一部を除去してポリシリコンを露出させる工程と、
前記露出したポリシリコン上にシリサイドを形成可能な金属Ｍ２の層を堆積する工程と、
熱処理を行うことにより前記金属Ｍ２とポリシリコンとを反応させて、前記金属Ｍ２のシリサイドが前記素子分離領域上のゲート絶縁膜に接するまで形成され、且つ前記Ｎ型領域及びＰ型領域上に前記金属Ｍ２のシリサイドが形成されないように拡散障壁領域を形成する第１シリサイド化工程と、
前記第１シリサイド化工程において、ポリシリコンと未反応の前記金属Ｍ２の層を除去する工程と、
前記拡散障壁領域によって分け隔てられたＮ型領域上のゲートパターン部分及びＰ型領域上のゲートパターン部分をそれぞれ、シリサイドからなる前記電極部分（Ａ）及び（Ｂ）とする第２シリサイド化工程と、
を有することを特徴とする半導体装置の製造方法。
【００２０】
１７．前記金属Ｍ２がＰｔであり、
前記第２シリサイド化工程が、
前記Ｎ型領域上のゲートパターン部分及びＰ型領域上のゲートパターン部分上に残留したマスクを除去する工程と、
前記ゲートパターン上にＮｉ層を堆積する工程と、
熱処理を行うことにより、前記Ｎ型領域上のゲートパターン部分及び前記Ｐ型領域上のゲートパターン部分を構成するポリシリコンと、前記Ｎｉとをそれぞれ反応させてＮｉＳｉ領域とする工程と、
前記ポリシリコンと未反応の前記Ｎｉ層を除去する工程と、
前記Ｐ型領域上のＮｉＳｉ領域上にマスクを設ける工程と、
前記Ｎ型領域上のＮｉＳｉ領域上にＮｉ層を堆積する工程と、
熱処理を行うことにより、前記Ｎ型領域上のＮｉＳｉ領域を構成するＮｉＳｉと前記Ｎｉとを反応させてＮｉ３Ｓｉとする工程と、
前記ＮｉＳｉと未反応の前記Ｎｉ層を除去する工程と、
前記Ｐ型領域上のＮｉＳｉ領域上に設けたマスクを除去する工程と、
を有することを特徴とする上記１６に記載の半導体装置の製造方法。
【００２１】
１８．前記ゲートパターンを設ける工程において、前記ポリシリコンとして前記Ｎ型領域上とＰ型領域上とでは異なる元素からなる不純物を含む不純物含有ポリシリコンを形成し、
前記金属Ｍ２がＰｔであり、
前記第２シリサイド化工程が、
前記Ｎ型領域上のゲートパターン部分及びＰ型領域上のゲートパターン部分上に残留したマスクを除去する工程と、
前記ゲートパターン上にＮｉ層を堆積する工程と、
熱処理を行うことにより、前記Ｎ型領域上のゲートパターン部分及び前記Ｐ型領域上のゲートパターン部分を構成する不純物含有ポリシリコンと、前記Ｎｉとをそれぞれ反応させて不純物含有ＮｉＳｉ領域とする工程と、
前記不純物含有ポリシリコンと未反応の前記Ｎｉ層を除去する工程と、
を有することを特徴とする上記１６に記載の半導体装置の製造方法。
【００２２】
１９．前記金属Ｍ２がＣｏであり、
前記第２シリサイド化工程が、
前記Ｎ型領域上のゲートパターン部分上に設けられた前記マスクを除去する工程と、
前記Ｎ型領域上のゲートパターン部分上にＭｏ層を堆積する工程と、
熱処理を行うことにより、前記Ｍｏと前記Ｎ型領域上のゲートパターン部分を構成するポリシリコンとを反応させてＭｏＳｉ２とする工程と、
前記ポリシリコンと未反応のＭｏ層を除去する工程と、
前記Ｐ型領域上のゲートパターン部分上に設けられた前記マスクを除去する工程と、
前記Ｐ型領域上のゲートパターン部分上にＨｆ層を堆積する工程と、
熱処理を行うことにより、前記Ｈｆと前記Ｐ型領域上のゲートパターン部分を構成するポリシリコンとを反応させてＨｆＳｉとする工程と、
前記ポリシリコンと未反応のＨｆ層を除去する工程と、
を有することを特徴とする上記１６に記載の半導体装置の製造方法。
【００２３】
２０．上記１に記載の半導体装置の製造方法であって、
素子分離領域によって素子分離されたＮ型領域及びＰ型領域を有する半導体基板を準備する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在するポリシリコン製のゲートパターンを設ける工程と、
前記ゲートパターン上にマスクを設ける工程と、
Ｎ型領域上のゲートパターン部分及びＰ型領域上のゲートパターン部分上に設けられた前記マスクを除去してポリシリコンを露出させる工程と、
前記露出したポリシリコン上にシリサイドを形成可能な金属Ｍ３の層を堆積する工程と、
熱処理を行うことにより前記金属Ｍ３と前記露出したポリシリコンとを反応させて、前記Ｎ型領域上のゲートパターン部分及び前記Ｐ型領域上のゲートパターン部分の少なくとも一部を、互いに素子分離領域上で連通しないような金属Ｍ３のシリサイド領域とする第３シリサイド化工程と、
前記第３シリサイド化工程において、ポリシリコンと未反応の前記金属Ｍ３の層を除去する工程と、
前記素子分離領域上のゲートパターン上に残留した前記マスクを除去することによって、ポリシリコンを露出させる工程と、
前記露出したポリシリコン上にシリサイドを形成可能な金属Ｍ４の層を堆積する工程と、
熱処理を行うことにより前記金属Ｍ４と露出したポリシリコンとを反応させて、前記金属Ｍ４のシリサイドが前記素子分離領域上のゲート絶縁膜に接するまで形成され、且つ前記Ｎ型領域及びＰ型領域上に前記金属Ｍ４のシリサイドが形成されないように拡散障壁領域を形成する第４シリサイド化工程と、
前記第４シリサイド化工程において、ポリシリコンと未反応の前記金属Ｍ４の層を除去する工程と、
前記Ｎ型領域上の金属Ｍ３のシリサイド領域及びＰ型領域上の金属Ｍ３のシリサイド領域をそれぞれ、前記電極部分（Ａ）及び（Ｂ）とする第５シリサイド化工程と、
を有することを特徴とする半導体装置の製造方法。
【００２４】
２１．前記第３シリサイド化工程が、
前記金属Ｍ３と前記ポリシリコンの上部とを反応させてＮｉ２Ｓｉ領域を形成し、前記Ｎｉ２Ｓｉ領域の下部に未反応のポリシリコンを残留させる工程であり、
前記金属Ｍ４がＰｔであり、
前記第５シリサイド化工程が、
熱処理を行うことにより、前記Ｎｉ２Ｓｉ領域を構成するＮｉ２Ｓｉと前記Ｎｉ２Ｓｉ領域の下部に残留したポリシリコンとを反応させてＮｉＳｉ領域とする工程と、
前記Ｐ型領域上のＮｉＳｉ領域上にマスクを設ける工程と、
前記Ｎ型領域上のＮｉＳｉ領域上にＮｉ層を堆積する工程と、
熱処理を行うことにより、前記Ｎ型領域上のＮｉＳｉ領域を構成するＮｉＳｉと前記Ｎｉとを反応させてＮｉ３Ｓｉとする工程と、
前記ＮｉＳｉと未反応の前記Ｎｉ層を除去する工程と、
前記Ｐ型領域上のＮｉＳｉ領域上に設けたマスクを除去する工程と、
を有することを特徴とする上記２０に記載の半導体装置の製造方法。
【００２５】
２２．前記第３シリサイド化工程が、
前記金属Ｍ３と、少なくとも前記Ｎ型領域及びＰ型領域上のゲートパターン部分を構成する全てのポリシリコンとを反応させてＮｉＳｉ領域とする工程であり、
前記金属Ｍ４がＰｔであり、
前記第５シリサイド化工程が、
前記Ｐ型領域上のＮｉＳｉ領域上にマスクを設ける工程と、
前記Ｎ型領域上のＮｉＳｉ領域上にＮｉ層を堆積する工程と、
熱処理を行うことにより、前記Ｎ型領域上のＮｉＳｉ領域を構成するＮｉＳｉと前記Ｎｉとを反応させてＮｉ３Ｓｉとする工程と、
前記ＮｉＳｉと未反応の前記Ｎｉ層を除去する工程と、
前記Ｐ型領域上のＮｉＳｉ領域上に設けたマスクを除去する工程と、
を有することを特徴とする上記２０に記載の半導体装置の製造方法。
【００２６】
２３．前記ゲートパターンを設ける工程において、前記ポリシリコンとして前記Ｎ型領域上とＰ型領域上とでは異なる元素からなる不純物を含む不純物含有ポリシリコンを形成し、
前記第３シリサイド化工程が、
前記金属Ｍ３と前記不純物含有ポリシリコンの上部とを反応させて不純物含有Ｎｉ２Ｓｉ領域を形成し、前記不純物含有Ｎｉ２Ｓｉ領域の下部に未反応の不純物含有ポリシリコンを残留させる工程であり、
前記金属Ｍ４がＰｔであり、
前記第５シリサイド化工程が、
熱処理を行うことにより、前記不純物含有Ｎｉ２Ｓｉ領域を構成する不純物含有Ｎｉ２Ｓｉと前記不純物含有Ｎｉ２Ｓｉ領域の下部に残留した不純物含有ポリシリコンとを反応させて不純物含有ＮｉＳｉとする工程と、
を有することを特徴とする上記２０に記載の半導体装置の製造方法。
【００２７】
２４．上記１に記載の半導体装置の製造方法であって、
素子分離領域によって素子分離されたＮ型領域及びＰ型領域を有する半導体基板を準備する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在するＲｕからなるゲートパターンを設ける工程と、
前記ゲートパターン上にマスクを設ける工程と、
前記素子分離領域上のゲートパターン上に設けられたマスクの一部を除去して前記Ｒｕを露出させる工程と、
前記露出したＲｕ上にシリコン層を堆積する工程と、
熱処理を行うことにより前記Ｒｕとシリコンとを反応させて、前記Ｒｕのシリサイドが前記素子分離領域上のゲート絶縁膜に接するまで形成され、且つ前記Ｎ型領域及びＰ型領域上に前記Ｒｕのシリサイドが形成されないように拡散障壁領域を形成する第６シリサイド化工程と、
前記第６シリサイド化工程において、Ｒｕと未反応のシリコン層を除去する工程と、
Ｎ型領域上のゲートパターン部分上に残留した前記マスクを除去する工程と、
前記Ｎ型領域上のゲートパターン部分上にＴａ層を堆積する工程と、
熱処理を行うことにより、前記Ｎ型領域上のゲートパターン部分を構成するＲｕと前記Ｔａとを反応させてＲｕＴａとする工程と、
前記Ｒｕと未反応の前記Ｔａ層を除去する工程と、
前記Ｐ型領域上のゲートパターン部分上に残留した前記マスクを除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【００２８】
２５．半導体基板内に設けられた素子分離領域と、
半導体基板内に前記素子分離領域によって素子分離されるように設けられたＮ型領域及びＰ型領域と、
前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在して設けられたライン状電極と、
前記Ｎ型領域上に設けられた第１ゲート絶縁膜と、前記Ｎ型領域上の前記ライン状電極で構成される第１ゲート電極と、を有するＰＭＯＳトランジスタと、
前記Ｐ型領域上に設けられた第２ゲート絶縁膜と、前記Ｐ型領域上の前記ライン状電極で構成される第２ゲート電極と、を有するＮＭＯＳトランジスタと、
を有し、
前記ライン状電極は、第１の金属シリサイドからなり前記第１ゲート電極を有する電極部分（Ａ）と、第２の金属シリサイドからなり前記第２ゲート電極を有する電極部分（Ｂ）と、前記素子分離領域上に前記電極部分（Ａ）と（Ｂ）が接しないように設けられた第３の金属シリサイドからなる領域（Ｄ）とからなり、
前記第３の金属は前記第１及び第２の金属と異なる元素であり、且つ第１のシリサイドと第２のシリサイドは互いに異なる元素を含む材料又は同一元素の組成が異なる材料からなり、
前記領域（Ｄ）は、
前記第１の金属及びシリコンの前記領域（Ｄ）中における拡散係数Ｄ１が、前記第１の金属とシリコンの相互拡散係数Ｄ２よりも低く、
前記第２の金属及びシリコンの前記領域（Ｄ）中における拡散係数Ｄ３が、前記第２の金属とシリコンの相互拡散係数Ｄ４よりも低いことを特徴とする半導体装置。
【００２９】
上記「２５」中の拡散係数Ｄ１とＤ２の大小は、それぞれ第１の金属のＤ１とＤ２、シリコンのＤ１とＤ２について比較することによって判断する。また、拡散係数Ｄ３とＤ４の大小は、それぞれ第２の金属のＤ３とＤ４、シリコンのＤ３とＤ４について比較することによって判断する。
【００３０】
２６．前記相互拡散係数Ｄ２は更に、下記拡散係数Ｄ５及びＤ６の少なくとも一方であることを特徴とする上記２５に記載の半導体装置。
【００３１】
前記第１の金属シリサイドに変換可能で前記第１の金属シリサイドよりも第１の金属の含有比が高いシリサイド中のシリコンの拡散係数Ｄ５
前記第１の金属シリサイドに変換可能で前記第１の金属シリサイドよりもシリコンの含有比が高いシリサイド中の第１の金属の拡散係数Ｄ６。
【００３２】
２７．前記相互拡散係数Ｄ４は更に、下記拡散係数Ｄ７及びＤ８の少なくとも一方であることを特徴とする上記２５又は２６に記載の半導体装置。
【００３３】
前記第２の金属シリサイドに変換可能で前記第２の金属シリサイドよりも第２の金属の含有比が高いシリサイド中のシリコンの拡散係数Ｄ７
前記第２の金属シリサイドに変換可能で前記第２の金属シリサイドよりもシリコンの含有比が高いシリサイド中の第２の金属の拡散係数Ｄ８。
【００３４】
ここで、「第１の金属シリサイドに変換可能」及び「第２の金属シリサイドに変換可能」とは、製造工程上可能な条件下で、第１の金属を含むシリサイド及び第２の金属を含むシリサイドの組成が、それぞれ前記第１の金属シリサイド及び前記第２の金属シリサイドの組成比（第１の金属又は第２の金属と、シリコンの組成比）に変わりうることを表す。
【００３５】
２８．前記第３の金属が、Ｐｔ、Ｐｄ又はＣｏであることを特徴とする上記２５〜２７の何れか１項に記載の半導体装置。
２９．前記第１の金属シリサイドがＮｉ３Ｓｉ又はＮｉ２Ｓｉであり、前記第２の金属シリサイドがＮｉＳｉ又はＮｉＳｉ２であることを特徴とする上記２５〜２８の何れか１項に記載の半導体装置。
３０．前記第１の金属シリサイドがＭｏＳｉ２であり、前記第２の金属シリサイドがＨｆＳｉであることを特徴とする上記２５〜２８の何れか１項に記載の半導体装置。
【００３６】
３１．前記第１の金属シリサイドが不純物としてＢ、Ａｌ又はＩｎを含むＮｉＳｉ、前記第３の金属シリサイドが不純物を含有するＰｔＳｉ、Ｐｔ２Ｓｉ、Ｐｄ２Ｓｉ、ＣｏＳｉ又はＣｏＳｉ２、前記第２の金属シリサイドが不純物としてＰ、Ａｓ又はＳｂを含むＮｉＳｉであることを特徴とする上記２５〜２８の何れか１項に記載の半導体装置。
３２．前記拡散係数Ｄ１が、前記相互拡散係数Ｄ２の０．１倍以下であることを特徴とする上記２５〜３１の何れか１項に記載の半導体装置。
３３．前記拡散係数Ｄ３が、前記相互拡散係数Ｄ４の０．１倍以下であることを特徴とする上記２５〜３２の何れか１項に記載の半導体装置。
ここで、第１の金属及びシリコンのそれぞれのＤ１がＤ２の０．１倍以下であり、第２の金属及びシリコンのそれぞれのＤ３がＤ４の０．１倍以下であることが好ましい。
【００３７】
３４．半導体基板内に設けられた素子分離領域と、
半導体基板内に前記素子分離領域によって素子分離されるように設けられたＮ型領域及びＰ型領域と、
前記Ｎ型領域上から素子分離領域上を経由して前記Ｐ型領域上まで延在して設けられたライン状電極と、
前記Ｎ型領域上に設けられた第１ゲート絶縁膜と、前記Ｎ型領域上の前記ライン状電極で構成される第１ゲート電極と、を有するＰＭＯＳトランジスタと、
前記Ｐ型領域上に設けられた第２ゲート絶縁膜と、前記Ｐ型領域上の前記ライン状電極で構成される第２ゲート電極と、を有するＮＭＯＳトランジスタと、
を有し、
前記ライン状電極は、ＲｕＴａからなり前記第１ゲート電極を有する電極部分（Ａ）と、Ｒｕからなり前記第２ゲート電極を有する電極部分（Ｂ）と、前記素子分離領域上に前記電極部分（Ａ）と（Ｂ）が接しないように設けられたＲｕシリサイドからなる領域（Ｄ）とを有することを特徴とする半導体装置。
【００３８】
３５．前記領域（Ｄ）の前記ライン状電極の延在する方向の長さが、前記ライン状電極の半導体基板の法線方向の長さ以上で、前記素子分離領域の前記ライン状電極の延在する方向の長さ以下であることを特徴とする上記２５〜３４の何れか１項に記載の半導体装置。
【００３９】
本発明では、ライン状電極がＮＭＯＳトランジスタとＰＭＯＳトランジスタを構成するゲート電極間（素子分離領域上）に拡散障壁領域を有することによって、ゲート電極の構成材料間相互のゲート電極材料（電極部分（Ａ）の構成元素Ａ’、  電極部分（Ｂ）の構成元素Ｂ’）の拡散が防止された半導体装置とすることができる。また、各ＭＯＳトランジスタを構成するゲート電極の組成が均一で、ゲート電極の構成材料の仕事関数のずれがなく、Ｖｔｈ（しきい値電圧）を所望の値に制御した動作特性に優れた半導体装置を得ることができる。
【図面の簡単な説明】
【００４０】
【図１】従来のＣＭＯＳトランジスタの問題点を説明する図である。
【図２】従来のＣＭＯＳトランジスタの問題点を説明する図である。
【図３】本発明のＣＭＯＳトランジスタを説明する図である。
【図４】本発明の製造方法の第一実施形態を説明する図である。
【図５】本発明の製造方法の第一実施形態を説明する図である。
【図６】本発明の製造方法の第一実施形態を説明する図である。
【図７】本発明の製造方法の第二実施形態を説明する図である。
【図８】本発明の製造方法の第二実施形態を説明する図である。
【図９】本発明の製造方法の第二実施形態を説明する図である。
【図１０】本発明の製造方法の第三実施形態を説明する図である。
【図１１】本発明の製造方法の第三実施形態を説明する図である。
【図１２】本発明の製造方法の第三実施形態を説明する図である。
【図１３】本発明の製造方法の第四実施形態を説明する図である。
【図１４】本発明の製造方法の第四実施形態を説明する図である。
【図１５】本発明の製造方法の第五実施形態を説明する図である。
【図１６】本発明の製造方法の第五実施形態を説明する図である。
【図１７】本発明の製造方法の第六実施形態を説明する図である。
【図１８】本発明の製造方法の第六実施形態を説明する図である。
【図１９】本発明の製造方法の第六実施形態を説明する図である。
【図２０】本発明の製造方法の第七実施形態を説明する図である。
【図２１】本発明の製造方法の第七実施形態を説明する図である。
【符号の説明】
【００４１】
１  ＮＭＯＳトランジスタ
２  ＰＭＯＳトランジスタ
３  半導体基板
４ａ  第１ゲート電極
４ｂ  第２ゲート電極
５ａ  第１ソース／ドレイン領域
５ｂ  第２ソース／ドレイン領域
１０  ライン状電極
１２  Ｎ型領域上のゲートパターン部分
１３  Ｐ型領域上のゲートパターン部分
１４  拡散障壁領域
１５  ゲートサイドウォール
１６  素子分離領域
１７ａ  第１ゲート絶縁膜
１７ｂ  第２ゲート絶縁膜
１８  Ｎ型領域
１９  Ｐ型領域
２０  ハードマスク
２１  層間絶縁膜
２２  シリサイド
２３  Ｐｔ層
２４  Ｎｉ層
２５  Ｃｏ層
２６  Ｍｏ層
２７  Ｈｆ層
２８  Ｓｉ層
２９  Ｔａ層
３１  ライン状電極の延在方向
３２  ゲートパターン
４６  半導体基板の法線方向
５１  電極部分（Ａ）
５２  電極部分（Ｂ）
【発明を実施するための最良の形態】
【００４２】
１．半導体装置
図３に本発明の半導体装置の一例を示す。図３（ａ）は半導体装置の上面図、図３（ｂ）は図３（ａ）の半導体装置のＡ−Ａ’断面図、図３（ｃ）は図３（ａ）の半導体装置を構成するＮＭＯＳトランジスタのＢ−Ｂ’断面図，ＰＭＯＳトランジスタのＣ−Ｃ’断面図を表したものである。なお、図３（ｃ）はＮＭＯＳトランジスタとＰＭＯＳトランジスタをそれぞれ異なる断面から見たものをつなぎ合わせた図であり、本発明の半導体装置を一断面から見たものではない（図３（ｃ）中の破線は、各ＭＯＳトランジスタが異なる断面から見たものであることを表している。以下、図４〜２１においても同様に解するものとする）。【００４３】
図３に示されるように本発明の半導体装置は、ＮＭＯＳトランジスタ１とＰＭＯＳトランジスタ２を備えた半導体装置から構成されている。この半導体装置では、半導体基板３内に素子分離領域１６により素子分離されたＮ型領域（Ｎ型半導体領域；Ｎウェル）１８及びＰ型領域（Ｐ型半導体領域；Ｐウェル）１９が設けられている。また、このＮ型領域１８及びＰ型領域１９上には、それぞれ第１ゲート絶縁膜１７ａ及び第２ゲート絶縁膜１７ｂが設けられている。Ｎ型領域１８上から素子分離領域１６上を経由してＰ型領域１９上までは、矢印３１の方向に延在するように一つのライン状電極が形成されている。このライン状電極のうちＮ型領域１８上の部分は第１ゲート電極４ａ、Ｐ型領域１９上の部分は第２ゲート電極４ｂを構成している。また、ライン状電極の側面にはゲートサイドウォール１５が設けられている。半導体基板内には、第１ゲート電極４ａ及び第２ゲート電極４ｂを挟むように、それぞれ第１ソース／ドレイン領域５ａ及び第２ソース／ドレイン領域５ｂが設けられている。【００４４】
このＮ型領域１８、第１ゲート絶縁膜１７ａ、第１ゲート電極４ａ、第１ソース／ドレイン領域５ａ、ゲートサイドウォール１５とからＰＭＯＳトランジスタ２が構成され、Ｐ型領域１９、第２ゲート絶縁膜１７ｂ、第２ゲート電極４ｂ、第２ソース／ドレイン領域５ｂ、ゲートサイドウォール１５とからＮＭＯＳトランジスタ１が構成されている。【００４５】
このライン状電極は、Ｎ型領域上に設けられた電極部分（Ａ）５１と、Ｐ型領域上に設けられた電極部分（Ｂ）５２と、拡散障壁領域１４とからなる。電極部分（Ａ）５１及び電極部分（Ｂ）５２は、それぞれ第１ゲート電極４ａ及び第２ゲート電極４ｂを有し、少なくともＮ型領域上及びＰ型領域上のライン状電極の部分を有する。電極部分（Ａ）５１及び（Ｂ）５２は、ここから更に素子分離領域上のライン状電極部分（拡散障壁領域）側まで存在していても良い。また、電極部分（Ａ）５１及び（Ｂ）５２がそれぞれ第１ゲート電極４ａ及び第２ゲート電極４ｂに一致しても良い。ただし、電極部分（Ａ）と（Ｂ）の間には、必ず電極部分（Ａ）と（Ｂ）が接しないように（隔てられるように）設けられた拡散障壁領域１４が存在している。【００４６】
拡散障壁領域１４は、ライン状電極のうち素子分離領域上の一部又は全部の部分に形成されている（拡散障壁領域１４のライン状電極の延在方向の長さが、素子分離領域のライン状電極の延在方向の長さ以下となるように形成されている）。また、拡散障壁領域１４は、Ｎ型領域上及びＰ型領域上のライン状電極部分にまでは存在しない。なお、素子分離領域のライン状電極の延在方向の長さが、半導体基板の法線方向に対して変化する場合であっても、同様に拡散障壁領域１４は素子分離領域上に存在し、Ｎ型領域上及びＰ型領域上のライン状電極部分にまでは存在しない。拡散障壁領域１４は、電極部分（Ａ）５１と（Ｂ）５２が実質的に接しないように素子分離領域上に設けられており、素子分離領域上のライン状電極部分を基板の法線方向４６の全体にわたって形成され、電極部分（Ａ）５１と（Ｂ）５２に分け隔てている。【００４７】
この拡散障壁領域は電極部分（Ａ）及び（Ｂ）とは異なる元素を含んでいる。また、電極部分（Ａ）及び（Ｂ）（第１ゲート電極４ａ、第２ゲート電極４ｂ）は、互いに異なる材料（互いに異なる元素を含む材料）か、又は同一元素で組成が異なる材料から構成されている。このように電極部分（Ａ）と（Ｂ）が、異なる材料か、又は同一元素で組成が異なる材料から構成されることにより、各ＭＯＳトランジスタの特性に応じて第１ゲート電極４ａ及び第２ゲート電極４ｂをそれぞれ所望の仕事関数、Ｖｔｈに制御することが可能となる。また、拡散障壁領域が電極部分（Ａ）と（Ｂ）とは異なる元素を含んでいることにより、拡散障壁領域によりゲート電極の形成時にゲート電極材料間（電極部分（Ａ）材料と電極部分（Ｂ）材料間）の構成元素Ａ’、Ｂ’の相互の拡散を効果的に防止することができる。【００４８】
なお、本明細書では、第１ゲート電極及び第２ゲート電極が同一成分を主成分として含有し、一方のゲート電極のみが不純物を含有する場合、又は双方のゲート電極が異なる元素からなる不純物を含む場合も「異なる元素を含む材料」とする。【００４９】
本発明の半導体装置では拡散障壁領域によりゲート電極材料間の相互の拡散を防止できるため、第１ゲート電極４ａ及び第２ゲート電極４ｂは均一な材料から構成され、他のゲート電極材料が混入していない。このため、組成の不均一性による仕事関数のずれが生じず、Ｖｔｈを所定の値に設定することができる。この結果、駆動速度及び動作特性に優れた半導体装置とすることができる。【００５０】
更に、高誘電率絶縁膜と本発明のゲート電極とを組み合わせて用いた場合でも同様の効果が期待できる。
また、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、ゲート長方向（チャネル長方向；ソース／ドレイン領域間の方向）が平行となるように配置されている。【００５１】
以下に、本発明のライン状電極の各構成部分の好ましい大きさを例示する。
・電極部分（Ａ）、電極部分（Ｂ）
ライン状電極の延在方向の長さ５００〜２００００ｎｍ
ゲート長方向の長さ３０〜１０００ｎｍ
高さ２０〜２００ｎｍ。
・第１ゲート電極、第２ゲート電極
ライン状電極の延在方向の長さ２５０〜１０００ｎｍ
・拡散障壁領域
ライン状電極の延在方向の長さ５０〜１００００ｎｍ。【００５２】
また、拡散障壁領域のライン状電極の延在方向の長さは、５００〜８０００ｎｍであることが好ましく、１０００〜６０００ｎｍであることがより好ましく、１５００〜４０００ｎｍであることが更に好ましく、１５００〜２５００ｎｍであることが特に好ましい。拡散障壁領域のライン状電極の延在方向の長さがこれらの範囲内にあることによって、高い集積度を有すると共に、組成が均一なゲート電極を備えた半導体装置を得ることができる。【００５３】
なお、例えば拡散障壁領域を等方的反応で形成したときなどは、電極部分（Ａ）、電極部分（Ｂ）及び拡散障壁領域のライン状電極の延在方向の長さが、基板の法線方向に対して一定ではなく変化する場合がある（例えば、図６（ｂ）や図９（ｃ）の半導体装置等）。このような半導体装置においては、電極部分（Ａ）、電極部分（Ｂ）及び拡散障壁領域について、基板の法線方向に対して変化したライン状電極の延在方向の長さのうち、最大長さ及び最小長さが上記電極部分（Ａ）、電極部分（Ｂ）及び拡散障壁領域のライン状電極の延在方向の長さの範囲に入っていることが好ましい。
また、本発明の半導体装置は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとからＣＭＯＳトランジスタを構成しても良い。
以下、本発明のゲート電極を構成する各部分について説明する。【００５４】
（拡散障壁領域）
本発明の拡散障壁領域は、ライン状電極の素子分離領域上の一部又は全部に電極部分（Ａ）と（Ｂ）が接しないように（分け隔てるように）形成されている。【００５５】
なお、電極部分（Ａ）及び（Ｂ）は１段階又は数段階に分けて形成される。電極部分（Ａ）及び（Ｂ）が１段階で形成される場合には、拡散障壁領域はこの１段階の電極部分（Ａ）及び（Ｂ）形成工程の際にゲート電極材料間の構成元素Ａ’、Ｂ’の相互の拡散（電極部分（Ａ）材料間の構成元素Ａ’の相互の拡散、電極部分（Ｂ）材料間の構成元素Ｂ’の相互の拡散）を防止するように機能する。また、電極部分（Ａ）及び（Ｂ）が数段階に分けて形成される場合には、全ての工程においてゲート電極材料間の構成元素Ａ’、Ｂ’の相互の拡散を防止するように機能する。このため、各ＭＯＳトランジスタ中のゲート電極の組成を均一なものにすることができる。なお、本発明では、電極部分（Ａ）及び（Ｂ）のうち少なくとも何れか一方の電極部分の全ての製造工程において、電極部分材料の拡散を防止するように機能する。【００５６】
従って、本発明の拡散障壁領域は下記の（１）及び（２）の少なくとも一方の条件を満たすように構成されている。
（１）電極部分（Ａ）の構成元素Ａ’の拡散障壁領域中における拡散係数Ｄ１が、電極部分（Ａ）材料間の構成元素Ａ’の相互拡散係数Ｄ２よりも低くなる
（２）電極部分（Ｂ）の構成元素Ｂ’の拡散障壁領域中における拡散係数Ｄ３が、電極部分（Ｂ）材料間の構成元素Ｂ’の相互拡散係数Ｄ４よりも低くなる。【００５７】
本発明の半導体装置は上記（１）又は（２）の何れか一方の条件、或いは上記（１）及び（２）の両方の条件を満たしていれば良い。上記（１）のみの条件を満たす半導体装置としては例えば、電極部分（Ａ）がＲｕＴａ、電極部分（Ｂ）がＲｕ、拡散障壁領域がＲｕシリサイドからなる半導体装置を挙げることができる。【００５８】
以下に、本明細書に記載の「電極部分（Ａ）材料」、「電極部分（Ｂ）材料」、「電極部分（Ａ）の構成元素Ａ’」、「電極部分（Ｂ）の構成元素Ｂ’」、「拡散障壁領域中における拡散係数Ｄ１（又はＤ３）」及び「電極部分（Ａ）材料間の構成元素Ａ’の相互拡散係数Ｄ２」について説明する。【００５９】
（ａ）「電極部分（Ａ）材料」、「電極部分（Ｂ）材料」
「電極部分（Ａ）材料」、「電極部分（Ｂ）材料」は以下のように定義される。
・「電極部分（Ａ）材料」及び「電極部分（Ｂ）材料」とは、電極部分（Ａ）及び（Ｂ）を形成する際に用いる全ての材料を表す。なお、これらの材料には、電極部分（Ａ）及び（Ｂ）を形成する際の出発材料が含まれる。更に、この出発材料から目的の電極部分（Ａ）及び（Ｂ）を最終的に製造するまでに、プロセス上、形成されうる中間形態（製造工程として可能な条件下で形成が可能な形態）が考えられる場合、この中間形態も電極部分（Ａ）及び（Ｂ）材料に含まれる。
・「電極部分（Ａ）材料」及び「電極部分（Ｂ）材料」中に不純物が含まれる場合、その含量は微量であるため不純物単独では「電極部分（Ａ）材料」及び「電極部分（Ｂ）材料」には含まれない。
・最終的に形成した電極部分（Ａ）、（Ｂ）を構成する材料は、この「電極部分（Ａ）材料」及び「電極部分（Ｂ）材料」には含まれない。【００６０】
（ｂ）「電極部分（Ａ）の構成元素Ａ’」、「電極部分（Ｂ）の構成元素Ｂ’」
「電極部分（Ａ）の構成元素Ａ’」、「電極部分（Ｂ）の構成元素Ｂ’」は以下のように定義される。
・「電極部分（Ａ）の構成元素Ａ’」及び「電極部分（Ｂ）の構成元素Ｂ’」とは、最終的に形成される電極部分（Ａ）及び（Ｂ）をそれぞれ構成する全ての元素のことを表し、不純物もこれらの構成元素に含まれる。
・出発材料や、出発材料から目的の電極部分（Ａ）及び（Ｂ）を最終的に製造するまでに、プロセス上、形成されうる中間形態中に存在する元素であって、最終的に形成した電極部分（Ａ）及び（Ｂ）中に含まれない元素は、上記「電極部分（Ａ）の構成元素Ａ’」及び「電極部分（Ｂ）の構成元素Ｂ’」には該当しない。
・最終的に製造される電極部分（Ａ）、（Ｂ）中に含まれる不純物元素は、微量であっても構成元素Ａ‘、Ｂ’に該当する。【００６１】
（ｃ）「電極部分（Ａ）材料間の構成元素Ａ’の相互拡散係数Ｄ２」
「電極部分（Ａ）材料間の構成元素Ａ’の相互拡散係数Ｄ２」は以下のように定義される。
・電極部分（Ａ）が２種以上の元素からなり、又は電極部分（Ａ）の製造工程において２種以上の電極部分（Ａ）材料を用いる場合に、この電極部分（Ａ）材料間相互で起こる構成元素Ａ’の拡散時の拡散係数を表す。
・電極部分（Ａ）、（Ｂ）の一方が１種の元素からなり、又は電極材料が１種類しか想定できない場合、電極部分（Ａ）材料間の構成元素Ａ’の相互拡散係数Ｄ２は定義できないものとする。
・例えば、Ｄ２とは、構成元素Ａ１’を含む第１の電極部分（Ａ）材料と構成元素Ａ２’を含む第２の電極部分（Ａ）材料とから電極部分が形成される場合、第１から第２の電極部分（Ａ）材料中への構成元素Ａ１’の拡散係数と、第２から第１の電極部分（Ａ）材料中への構成元素Ａ２’の拡散係数を表す（ただし、構成元素Ａ１’とＡ２’は共に構成元素Ａ’に該当する元素であり、互いに異なる元素である）。【００６２】
（ｄ）「電極部分（Ｂ）材料間の構成元素Ｂ’の相互拡散係数Ｄ４」
「電極部分（Ｂ）材料間の構成元素Ｂ’の相互拡散係数Ｄ４」は、上記「電極部分（Ａ）材料間の構成元素Ａ’の相互拡散係数Ｄ２」と同様にして定義される。ただし、上記「電極部分（Ａ）材料間の構成元素Ａ’の相互拡散係数Ｄ２」の定義において、「電極部分（Ａ）」は「電極部分（Ｂ）」と、「構成元素Ａ’」は「構成元素Ｂ’」とする。【００６３】
（ｅ）拡散障壁領域の構成元素Ｃ‘
拡散障壁領域の構成元素Ｃ‘とは、最終的に形成した拡散障壁領域を構成する元素のことを表す。【００６４】
（ｆ）拡散障壁領域の構成元素Ｃ‘の電極部分（Ａ）中の拡散係数ｄ１、拡散障壁領域の構成元素Ｃ‘の電極部分（Ｂ）中の拡散係数ｄ２
拡散係数ｄ１とは、最終的に形成した電極部分（Ａ）中の上記構成元素Ｃ‘の拡散係数を表す。
また、拡散係数ｄ２とは、最終的に形成した電極部分（Ｂ）中の上記構成元素Ｃ‘の拡散係数を表す。
なお、構成元素Ａ’、Ｂ’がそれぞれ複数種、存在する場合には、拡散係数Ｄ１〜Ｄ４もそれぞれ複数となる。また、拡散係数Ｄ１とＤ２、Ｄ３とＤ４の大小は同一の元素について比較することにより判断する。すなわち、構成元素Ａ’、Ｂ’がそれぞれ複数種、存在する場合には、各構成元素について、拡散係数Ｄ１とＤ２、Ｄ３とＤ４の大小を判断する。典型的には構成元素Ａ’、Ｂ’はそれぞれ２種類の元素からなり、そのうちの一種はそれぞれシリコンからなる。なお、電極部分（Ａ）、（Ｂ）の一方が１種の元素からなる場合又は電極材料が１種類しか想定できない場合、この電極部分に関しては上記拡散係数Ｄ１とＤ２（又はＤ３とＤ４）の大小関係は判断しない。【００６５】
また、「拡散障壁領域中における拡散係数Ｄ１（又はＤ３）」の場合の拡散障壁領域とは最終的に形成した拡散障壁領域のことを表す。例えば、電極部分（Ａ）がＮｉ３Ｓｉ、電極部分（Ｂ）がＮｉＳｉ、拡散障壁領域がＰｔＳｉから構成される場合、構成元素Ａ’、Ｂ’はＮｉ、Ｓｉとなり、拡散係数Ｄ１、Ｄ３はＰｔＳｉ中におけるＮｉ，Ｓｉの拡散係数を表す。【００６６】
以下に具体例を挙げて更に、上記用語について説明する。【００６７】
例えば、（Ｉ）電極部分（Ａ）又は（Ｂ）を形成する際に、以下の反応
ｘＡ＊  ＋  ｙＢ＊  →  Ａ＊ｘＢ＊ｙ――――（式１）
のみが考えられる場合、元素Ａ＊とＢ＊間での相互拡散（式１）が起こるため、相互拡散係数Ｄ２又はＤ４はＡ＊中のＢ＊の拡散係数、Ｂ＊中のＡ＊の拡散係数となる。【００６８】
（ＩＩ）電極部分（Ａ）又は（Ｂ）を形成する際に、以下の複数の反応
ｘＡ＊  ＋  ｙ１Ｂ＊  →  Ａ＊ｘＢ＊ｙ１――――（式２）
Ａ＊ｘＢ＊ｙ１  ＋ｙ２Ｂ＊→  Ａ＊ｘＢ＊（ｙ１＋ｙ２）――――（式３）
が考えられる場合、元素Ａ＊とＢ＊間（式２）、及びＡ＊ｘＢ＊ｙ１とＢ＊間（式３）で相互拡散が起こる。このため、拡散係数Ｄ２又はＤ４はＡ＊中のＢ＊の拡散係数、Ｂ＊中のＡ＊の拡散係数及びＡ＊ｘＢ＊ｙ１中のＢ＊の拡散係数となる。【００６９】
このように、電極部分（Ａ）、（Ｂ）が構成元素の付加反応により形成され、構成元素Ａ’，Ｂ’から製造工程上、複数の段階（結晶構造；安定して存在可能な構造）を経て電極部分（Ａ）、（Ｂ）が形成可能な場合には、この複数の段階のうち中途段階に対応した中間形態（上記（ＩＩ）の場合ではＡ＊ｘＢ＊ｙ１）が存在することとなる。一方、構成元素Ａ’，Ｂ’から製造工程上、一つの形態しか考えられない場合（上記（Ｉ）の場合）には、最終的な電極部分（Ａ）、（Ｂ）が形成されるまでの中間形態は存在しないこととなる。また、Ｄ２、Ｄ４は、電極部分（Ａ）、（Ｂ）を形成するまでの各段階（上記（Ｉ）の場合は式１の場合、上記（ＩＩ）の場合は式２及び３の場合）において、電極部分材料間の該電極部分材料に含まれる構成元素Ａ’、Ｂ’の拡散係数を表すこととなる。更に、Ｄ２、Ｄ４は上記以外にも目的の組成の電極部分（Ａ）、（Ｂ）を形成するまでに並列した複数の経路が考えられる場合、これら全ての経路での電極材料間の相互拡散係数を表す（例えば、経路（ａ）と経路（ｂ）とから目的の電極部分（Ａ）、（Ｂ）が製造可能な場合、経路（ａ）と経路（ｂ）での電極材料間の相互拡散係数を表す）。【００７０】
より具体的には、電極部分（Ａ）がＭｏＳｉ２、電極部分（Ｂ）がＨｆＳｉ、拡散障壁領域がＰｔＳｉから構成される場合、構成元素Ａ’はＭｏ，Ｓｉ、構成元素Ｂ’はＨｆ，Ｓｉとなる。また、Ｄ１はＰｔＳｉ中のＭｏ，Ｓｉの拡散係数，Ｄ３はＰｔＳｉ中のＨｆ，Ｓｉの拡散係数となる。Ｄ２はＭｏ中のＳｉの拡散係数及びＳｉ中のＭｏの拡散係数となり、Ｄ４はＨｆ中のＳｉの拡散係数及びＳｉ中のＨｆの拡散係数となる。【００７１】
電極部分（Ａ）がＮｉ３Ｓｉ、電極部分（Ｂ）がＮｉＳｉ、拡散障壁領域がＰｔＳｉから構成される場合、構成元素Ａ’、Ｂ’はＮｉ，Ｓｉとなる。また、Ｄ１及びＤ３はＰｔＳｉ中のＮｉ，Ｓｉの拡散係数を表す。Ｄ２はＮｉ中のＳｉの拡散係数、Ｓｉ中のＮｉの拡散係数、Ｎｉ３Ｓｉを形成する際の中間組成であるＮｉ２Ｓｉ、ＮｉＳｉ中のＮｉ及びＮｉ２Ｓｉ中のＳｉの拡散係数となる。Ｄ４はＮｉ中のＳｉの拡散係数，Ｓｉ中のＮｉの拡散係数及びＮｉＳｉを形成する際の中間組成であるＮｉ２Ｓｉ中のＳｉの拡散係数となる。【００７２】
電極部分（Ａ）が不純物としてＢを含むＮｉＳｉ、電極部分（Ｂ）が不純物としてＡｓを含むＮｉＳｉ、拡散障壁領域がＰｔＳｉから構成される場合、構成元素Ａ’はＮｉ，Ｓｉ，Ｂ、構成元素Ｂ’はＮｉ，Ｓｉ，Ａｓとなる。Ｄ１はＰｔＳｉ中のＮｉ，Ｓｉ，Ｂの拡散係数、Ｄ３はＰｔＳｉ中のＮｉ，Ｓｉ，Ａｓの拡散係数となる。Ｄ２はＮｉ中のＳｉ，Ｂの拡散係数、Ｂ含有Ｓｉ中のＮｉ、Ｂの拡散係数、Ｂ含有ＮｉＳｉを形成する際の中間組成であるＢ含有Ｎｉ２Ｓｉ中のＳｉ、Ｂの拡散係数となる。また、Ｄ４はＮｉ中のＳｉ，Ａｓの拡散係数，Ａｓ含有Ｓｉ中のＮｉ、Ａｓの拡散係数及びＡｓ含有ＮｉＳｉを形成する際の中間組成であるＡｓ含有Ｎｉ２Ｓｉ中のＳｉ、Ａｓの拡散係数となる。【００７３】
本発明では、このようにＤ１〜Ｄ４が複数の拡散係数から構成される場合、拡散する側の構成元素を同一とした拡散係数Ｄ１とＤ２、Ｄ３とＤ４を比較した際にＤ１＜Ｄ２及びＤ３＜Ｄ４となるように拡散障壁領域が構成されている。なお、本発明の拡散障壁領域の構成材料はプロセス上、考えうる全ての温度及びその他の条件下で上記Ｄ１＜Ｄ２及びＤ３＜Ｄ４の少なくとも一方という関係を満たしている。このようにＤ１とＤ２、Ｄ３とＤ４の大小は拡散に関与する（拡散する側の）構成元素を同一にして比較する。【００７４】
また、上記Ｄ１とＤ２、Ｄ３とＤ４の拡散係数の大小を比較する元素としては上記のように構成元素Ａ’、Ｂ’の全てではなく、電極部分（Ａ）、（Ｂ）を形成する各段階（各反応）において拡散種（最も相互拡散係数が高くなる元素）についてのみ比較することが好ましい。拡散種以外の元素は拡散種となる元素よりも拡散係数が低いため、拡散種となる元素の拡散係数が、Ｄ１＜Ｄ２、Ｄ３＜Ｄ４という関係を満たすことにより、効果的に電極部分（Ａ）、（Ｂ）材料間の構成元素Ａ’、Ｂ’の拡散を防止することができる。【００７５】
これらの拡散係数Ｄ１〜Ｄ４は公知の方法によって測定することができる。例えば、所定時間経過後の構成元素Ａ’、Ｂ’が拡散される材料中の構成元素Ａ’、Ｂ’の濃度分布を測定し、これらの濃度分布からフィックの法則により拡散係数を計算することができる。構成元素Ａ’、Ｂ’の濃度分布の測定にはＳＩＭＳ（二次イオン質量分析装置）等を用いることができる。【００７６】
Ｄ１はＤ２の０．１倍以下であることが好ましく、０．０７倍以下であることがより好ましく、０．０５倍以下であることが更に好ましく、０．０１倍以下であることが特に好ましい。また、Ｄ３はＤ４の０．１倍以下であることが好ましく、０．０６倍以下であることがより好ましく、０．０４倍以下であることが更に好ましく、Ｄ１はＤ２の０．０１倍以下であることが特に好ましい。なお、構成元素Ａ’、Ｂ’が、複数種、存在する場合には各構成元素Ａ’、Ｂ’に対するＤ１〜Ｄ４が上記関係を満たしていることが好ましい。拡散係数がこれらの範囲内にあることによって、より効果的にゲート電極材料間の構成元素Ａ’、Ｂ’相互の拡散を防止することができる。【００７７】
なお、電極部分（Ａ）、（Ｂ）よりも先に拡散障壁領域を形成する場合、拡散障壁領域の構成材料の電極部分（Ａ）、（Ｂ）側への拡散も一応、考え得る。しかしながら、以下の理由から、本発明の下記（１）及び（２）の少なくとも一方の条件を満たす場合には、拡散障壁領域の構成材料の電極部分（Ａ）、（Ｂ）側への拡散は抑制される。【００７８】
すなわち、電極部分（Ａ）、（Ｂ）の構成元素Ａ’、Ｂ’が拡散障壁領域中を拡散する際には、以下の過程を経るものと考えられる。
（ａ）電極部分（Ａ）、（Ｂ）を構成する化合物の化学結合が切断されて構成元素Ａ’、Ｂ’が乖離する。
（ｂ）この構成元素Ａ’、Ｂ’が拡散障壁領域を構成する化合物の化学結合を切断しながら、拡散障壁領域中を拡散していく。【００７９】
一方、電極部分（Ａ）材料間を構成元素Ａ’が相互拡散する場合及び電極部分（Ｂ）材料間を構成元素Ｂ’が相互拡散する場合には、以下の過程を経るものと考えられる。
（ｃ）電極部分（Ａ）、（Ｂ）を構成する化合物の化学結合が切断されて構成元素Ａ’、Ｂ’が乖離する。
（ｄ）この構成元素Ａ’、Ｂ’が電極部分（Ａ）、（Ｂ）を構成する化合物の化学結合を切断しながら、電極部分（Ａ）、（Ｂ）中を拡散していく。【００８０】
ここで、本発明では、下記（１）及び（２）の少なくとも一方の条件を満たすように構成されている。
（１）電極部分（Ａ）の構成元素Ａ’の拡散障壁領域中における拡散係数Ｄ１が、電極部分（Ａ）材料間の構成元素Ａ’の相互拡散係数Ｄ２よりも低くなる。
（２）電極部分（Ｂ）の構成元素Ｂ’の拡散障壁領域中における拡散係数Ｄ３が、電極部分（Ｂ）材料間の構成元素Ｂ’の相互拡散係数Ｄ４よりも低くなる。【００８１】
ここで、Ｄ１、Ｄ３は上記（ａ）、（ｂ）の過程、Ｄ２、Ｄ４は上記（ｃ）、（ｄ）の過程の拡散係数であるため、上記（１）のＤ１＜Ｄ２の関係、上記（２）のＤ３＜Ｄ４が成立するということは、電極部分（Ａ）、（Ｂ）を構成する化合物よりも拡散障壁領域を構成する化合物の方が、化学結合が強いものと考えられる。【００８２】
一方、拡散障壁領域の構成材料の電極部分（Ａ）、（Ｂ）側への拡散は、以下の過程を経て拡散していくものと考えられる。
（ｅ）拡散障壁領域を構成する化合物の化学結合が切断されて拡散障壁領域の構成元素が乖離する。
（ｆ）拡散障壁領域の構成元素が電極部分（Ａ）、（Ｂ）を構成する化合物の化学結合を切断しながら、電極部分（Ａ）、（Ｂ）中を拡散していく。【００８３】
この際、上記のように電極部分（Ａ）、（Ｂ）を構成する化合物よりも拡散障壁領域を構成する化合物の方が、化学結合が強いため、上記（ｅ）の過程は起こりにくくなり、拡散障壁領域の構成材料の電極部分（Ａ）、（Ｂ）側への拡散は抑制されるものと考えられる。【００８４】
また、拡散障壁領域のライン状電極の延在方向の長さは、ライン状電極の高さ（半導体基板の法線方向の長さ）以上、素子分離領域のライン状電極の延在方向の長さ以下であることが好ましい。拡散障壁領域の長さがこの範囲内にあることによって、例えば、電極部分（Ａ）、（Ｂ）及び拡散障壁領域がシリサイドとなる材料を用いた場合であっても、プロセス上、考えうる条件下ではゲート電極材料間で構成元素Ａ’、Ｂ’の相互の拡散が起こらず、構成元素Ａ’、Ｂ’の相互拡散を効果的に防止することができる。なお、拡散障壁領域及び素子分離領域のライン状電極の延在方向の長さが、半導体基板の法線方向に対して変化する場合には、この変化する長さの最小値及び最大値が上記の「拡散障壁領域のライン状電極の延在方向の長さは、ライン状電極の高さ（半導体基板の法線方向の長さ）以上、素子分離領域のライン状電極の延在方向の長さ以下」という関係を満たすことが好ましい。【００８５】
拡散障壁領域の構成材料としては電極部分（Ａ）とも（Ｂ）とも異なる元素を含んでいることが必要である。電極部分（Ａ）とも（Ｂ）とも異なる元素を含むことにより電極部分（Ａ）及び（Ｂ）の構成材料間の相互の拡散をより効果的に防止することができる。また、拡散障壁領域にはシリサイドを用いることが好ましい。シリサイドは導電性が高く、電極部分（Ａ）及び（Ｂ）材料間の優れた拡散防止効果を有することができる。【００８６】
更に、拡散障壁領域にはシリサイド化反応時にポリシリコンに対して拡散種の金属元素を含むシリサイドとすることが好ましい。ここで、「拡散種」とは、隣接してポリシリコン層と金属層を堆積した後、熱処理によりシリサイド化反応を行った際に、ポリシリコン中への金属元素の拡散が支配的となり、金属元素中へのシリコンの拡散はほとんど起こらない元素のことを表す（シリコンと金属との相互拡散時に、金属の相互拡散係数がシリコンの相互拡散係数よりも大きいことを表す）。このように拡散障壁領域が拡散種の金属元素を有することにより、拡散障壁領域を形成する際に金属とポリシリコンの組成の不整合や結晶欠陥が生じないものと考えられる。このため、拡散障壁領域の形成時にＮ型領域上及びＰ型領域上のライン状電極部分に遷移層が生じず、組成が均一で特性に優れたゲート電極を得ることができる。【００８７】
また、拡散障壁領域はＰｔ，Ｐｄ，Ｃｏ及びＮｉからなる群から選択された少なくとも一種の金属元素のシリサイドからなることが好ましい。これらの元素のシリサイドは高融点であり、組成の均一性が高くより効果的にゲート電極材料相互の拡散を防止することができる。このため、より組成が均一で特性に優れたゲート電極を得ることができる。また、拡散障壁領域には、Ｃｒ，Ｃｕ，Ｉｒ，Ｒｈ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｔａ，Ｎｂ，Ｍｏ及びＷからなる群から選択された少なくとも一種の元素のシリサイドを用いることができる。シリサイドとしては例えば、ＮｉＳｉ，Ｎｉ２Ｓｉ，Ｎｉ３Ｓｉ，ＮｉＳｉ２，ＷＳｉ2，ＴｉＳｉ2，ＶＳｉ2，ＣｒＳｉ2，ＺｒＳｉ2，ＮｂＳｉ2，ＭｏＳｉ2，ＴａＳｉ2，ＣｏＳｉ，ＣｏＳｉ2，ＰｔＳｉ，Ｐｔ2Ｓｉ，Ｐｄ2Ｓｉなどを挙げることができる。【００８８】
なお、第１及び第２ゲート電極の構成材料によっては、複数の経路が考えられるゲート電極の形成工程又は複数段階を経るゲート電極の形成工程のうち、一部の工程において、Ｄ１＜Ｄ２及びＤ３＜Ｄ４の少なくとも一方の関係を満たしていることによって、組成の均一な第１ゲート電極、第２ゲート電極を得られる場合がある。【００８９】
（電極部分（Ａ）、（Ｂ））
電極部分（Ａ）、（Ｂ）はそれぞれ、Ｎ型領域及びＰ型領域上に設けられた均一な組成からなる第１ゲート電極及び第２ゲート電極を有し、ライン状電極中の拡散障壁領域を除いた部分のことを表す。なお、本明細書では、電極部分（Ａ）、（Ｂ）中に不純物を含んでいてもそれが電極部分（Ａ）、（Ｂ）中に均一に分布している場合は均一な組成であるとする。【００９０】
電極部分（Ａ）、（Ｂ）としてはゲート電極としての機能を有するものであれば特に限定されないが、シリサイドからなることが好ましい。電極部分（Ａ）、（Ｂ）をシリサイドとすることで、高い導電性を有し、仕事関数を容易に制御することができる。【００９１】
また、電極部分（Ａ）、（Ｂ）は互いに同じ元素からなるがその組成比が異なるシリサイドから構成することがより好ましい。このように電極部分（Ａ）、（Ｂ）を組成比のみが異なるシリサイドから構成することによって、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの仕事関数の制御がより容易となる。【００９２】
具体的には、電極部分（Ａ）がＮｉｘＳｉ１−ｘ（０．５５≦ｘ＜１）結晶相で表されるシリサイドからなり、電極部分（Ｂ）がＮｉｘＳｉ１−ｘ（０＜ｘ＜０．５５）結晶相で表されるシリサイドからなることが好ましい。この場合の電極部分（Ａ）、（Ｂ）としては例えば、電極部分（Ａ）にＮｉ３Ｓｉ結晶相又はＮｉ２Ｓｉ結晶相、電極部分（Ｂ）にＮｉＳｉ結晶相又はＮｉＳｉ２結晶相を用いることができる。【００９３】
また、電極部分（Ａ）、（Ｂ）は互いに異なる元素の不純物を含むことが好ましい。この場合、不純物は電極部分（Ａ）及び（Ｂ）の一方又は双方に含まれていれば良い。また、電極部分（Ａ）及び（Ｂ）中の不純物以外の成分は同じであっても異なっていても良いが、同じであることが好ましい。このように電極部分（Ａ）と（Ｂ）で、含有する不純物の種類のみを変えることによって、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの仕事関数を容易に制御できるようになる。【００９４】
この場合の電極部分（Ａ）、（Ｂ）としては例えば、電極部分（Ａ）に不純物としてＢ，Ａｌ又はＩｎを含むＮｉＳｉ結晶相、電極部分（Ｂ）にＡｓ又はＳｂを含むＮｉＳｉ結晶相を用いることができる。【００９５】
更に、電極部分（Ａ）、（Ｂ）として高融点金属シリサイドを用いることもできる。高融点金属シリサイドからなる電極部分（Ａ）、（Ｂ）は高温でも安定であるため、高温処理を行うＭＯＳトランジスタの形成プロセスにおいて、安定して組成の均一性を保持することができる。高融点金属シリサイドとしては例えば、ＷＳｉ（タングステンシリサイド）やＴａＳｉ（タングステンシリサイド）等を用いることができる。【００９６】
更に、電極部分（Ａ）、（Ｂ）及び拡散障壁領域は、互いに同じ金属元素Ｍ１を含んでも良い。この場合、拡散障壁領域はシリサイド化反応においてシリコンが拡散種となる金属元素Ｍ１のシリサイドとしても良い。なお、この「拡散種」とはシリコンと金属Ｍ１との相互拡散時に、シリコンの相互拡散係数が金属Ｍ１の相互拡散係数よりも大きいことを表す。具体的には、金属元素Ｍ１としてＲｕを用い、電極部分（Ａ）をＲｕＴａ、電極部分（Ｂ）をＲｕ、拡散障壁領域をＲｕシリサイドとすることができる。【００９７】
（ゲート絶縁膜）
本発明のゲート絶縁膜としては例えば、シリコン酸化膜、シリコン窒化膜、金属酸化物、金属シリケート、金属酸化物もしくは金属シリケートに窒素が導入された高誘電率絶縁膜のいずれかを用いることができる。好ましくは、高誘電率絶縁膜（ｈｉｇｈ−Ｋ膜）を用いるのが良い。このように高誘電率絶縁膜を電極部分（Ａ）及び（Ｂ）を構成するシリサイドと組み合わせて用いることにより、高誘電率絶縁膜とシリサイドの相互作用により仕事関数を制御できるようになる。【００９８】
なお、「高誘電率絶縁膜」とは半導体装置においてゲート絶縁膜として広く利用されているＳｉＯ２よりも比誘電率（ＳｉＯ２の場合は約３．６）が大きな絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては数十〜数千のものを挙げることができる。【００９９】
高誘電率絶縁膜としては例えば、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ，ＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ，ＺｒＡｌＯＮなどを用いることができる。【０１００】
（ソース／ドレイン領域）
本発明の半導体装置を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは互いに平行となるように配置されたソース／ドレイン領域を有する。ソース／ドレイン領域は、エクステンション拡散領域と、ソース／ドレイン拡散領域とから構成される。ソース／ドレイン拡散領域上にはコンタクト抵抗を低減するためにシリサイド層が形成されていても良い。このシリサイド層の構成材料としては、電極部分（Ａ）、（Ｂ）及び拡散障壁領域の形成時の熱処理により劣化しない材料を用いることが好ましい。【０１０１】
更に、本発明の半導体装置の電極部分（Ａ）及び（Ｂ）（第１ゲート電極及び第２ゲート電極）、拡散障壁領域並びにゲート絶縁膜の構成材料の好ましい組み合わせを表１に示す。【０１０２】
【表１】
2007060938.tif 000003
なお、電極部分（Ａ）をＮｉ３Ｓｉ又はＮｉ２Ｓｉ、電極部分（Ｂ）をＮｉＳｉ又はＮｉＳｉ２、領域（Ｃ）をＰｔシリサイド又はＣｏシリサイドとした材料の組み合わせでは、プロセス上、考えうる条件（製造工程として可能な条件）下では構成元素Ａ’（Ｎｉ，Ｓｉ）、Ｂ’（Ｎｉ，Ｓｉ）のＤ１〜Ｄ４は、Ｄ１＜Ｄ２、Ｄ３＜Ｄ４の条件を満たしている。従って、この材料の組み合わせとした半導体装置では、拡散障壁領域によって拡散障壁領域でライン状電極の構成材料間の相互拡散を効果的に防止し、電極部分（Ａ）、（Ｂ）（第１ゲート電極、第２ゲート電極）の組成が均一で、動作特性に優れた半導体装置とすることができる。【０１０３】
２．半導体装置の製造方法
本発明の半導体装置の製造方法は、（１）ゲートパターンの形成・加工を行う工程と、（２）拡散障壁領域を形成する工程と、（３）最終的に電極部分（Ａ）及び（Ｂ）を形成する工程と、からなる。ここで、工程（１）は一工程でも複数の工程に分けても良く、工程（１）の一部の工程（工程（１）が複数の工程からなる場合）、工程（２）、工程（３）の順番は特に限定されず、これらの工程は順不同である。【０１０４】
従来の半導体装置の製造方法では、工程（２）に相当する工程がなく、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲート電極を形成する際に、Ｎ型領域上に設けられたゲートパターンとＰ型領域上に設けられたゲートパターンとが直接、接していた。このため、何れか一方のゲートパターンから他方のゲートパターン、又は双方のゲートパターン間でゲートパターンの構成材料の拡散が起こっていた。このため、ゲート電極の形成時に最終的に形成した各ＭＯＳトランジスタを構成するゲート電極の組成が不均一となっていた。【０１０５】
しかしながら、本発明の半導体装置の製造方法では、工程（２）で設けた拡散障壁領域は、工程（１）でゲートパターンの加工及び工程（３）において電極部分（Ａ）及び（Ｂ）を形成する際に、一方から他方のゲートパターン部分へのゲートパターンの構成材料の拡散又は双方のゲートパターンの構成材料間相互の拡散（電極部分（Ａ）材料間の構成元素Ａ’の拡散、電極部分（Ｂ）材料間の構成元素Ｂ’の拡散）を防止する機能を有する。このため、電極部分（Ａ）又は（Ｂ）に他の電極部分の構成材料が混入しＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのゲート電極の構成材料が不均一となることがない。
以下、各工程について詳細に説明する。【０１０６】
（工程（１））
工程（１）ではまず、ゲートパターンを形成・加工を行う。ここで、ゲートパターンとは、最初に半導体基板上に堆積させた材料、及びこの材料を処理・加工したもの（最終的に形成した電極部分（Ａ）、（Ｂ）以外のもの）、を表す。ゲートパターンの構成材料としては、最終的に形成する電極部分（Ａ）及び（Ｂ）並びに拡散障壁領域の構成材料に応じて様々な材料を選択することができる。ゲートパターンは（ｉ）単一材料からなっていても、（ｉｉ）互いに異なる材料からなる複数の領域からなっていても良い。上記（ｉ）、（ｉｉ）の何れのゲートパターンとするかによって、電極部分（Ａ）及び（Ｂ）並びに拡散障壁領域の形状及び後の製造工程が変わってくる。【０１０７】
（ｉ）単一材料からなるゲートパターンを形成する場合、例えば、ポリシリコン層からなるゲートパターンを形成することができる。また、（ｉｉ）異なる材料からなる複数の領域によって構成されるゲートパターンを形成する場合、Ｎ型領域上及びＰ型領域上のゲートパターン部分と、素子分離領域上のゲートパターン部分とを異なる材料から形成することができる。例えば、Ｎ型領域上及びＰ型領域上のゲートパターン部分をシリサイドとし、これらの部分で挟まれる素子分離領域上の部分をポリシリコンとしても良い。また、Ｎ型領域上及びＰ型領域上のポリシリコン（ゲートパターン）の一部を他の材料と反応させて、Ｎ型領域上及びＰ型領域上のポリシリコンのうち一部（上部）をシリサイド、残部（下部）を未反応のポリシリコンとしても良い。【０１０８】
ゲートパターン中には、不純物を含んでいても良い。この場合、ゲートパターンのうち、Ｎ型領域上及びＰ型領域上の部分の不純物の種類を異なるものとしておくのが良い。このようなゲートパターンとしては例えば、Ｎ型領域上とＰ型領域上とでは互いに異なる種類の不純物を含むポリシリコン又はシリサイドからなるゲートパターンとすることができる。【０１０９】
（工程（２））
工程（２）では拡散障壁領域を形成する。この際、工程（１）で設けたゲートパターンが、（ｉ）単一材料からなる場合、拡散障壁領域の形状は工程（２）において拡散障壁領域を形成する条件に依存する。一例を挙げると工程（２）ではＮ型領域上とＰ型領域上のゲートパターン上にマスクを設け（素子分離領域上のゲートパターンの一部を露出させ）、素子分離領域上に設けたゲートパターン上に拡散障壁領域の材料層を堆積する。そして、熱処理を行うことにより素子分離領域上のゲートパターンと、この拡散障壁領域の材料とを反応させる。【０１１０】
この際、拡散障壁領域の材料がゲートパターンに対して拡散していき、この拡散障壁領域の形成反応は予め形成したゲートパターン内で起こる。また、この反応は主に等方性の反応であるため、拡散障壁領域は各方向にほぼ等方的に反応が進む。半導体基板の法線方向への反応はゲート絶縁膜に達した時点で終了する。ここで、この拡散障壁領域は、電極部分（Ａ）及び（Ｂ）の形成時に電極部分（Ａ）及び（Ｂ）の構成材料の相互の拡散を防止するような材料と、ライン状電極の延在方向の長さを有するようなものとするのが良い。また、この反応時には、拡散障壁領域がＮ型領域上及びＰ型領域上にまで形成されないように調整する。これらの調整は、拡散障壁領域形成時の温度、時間を制御することによって可能である。【０１１１】
一方、ゲートパターンが、（ｉｉ）Ｎ型領域上と、Ｐ型領域上と、これらの領域で挟まれた領域の、異なる材料からなる３つの領域からなっている場合（工程（１）において予めＮ型領域上及びＰ型領域上のゲートパターンを他の材料と反応させる場合）、拡散障壁領域の形状は予め設けたＮ型領域上とＰ型領域間の領域として規定される。従って、工程（２）では、Ｎ型領域とＰ型領域とで挟まれた領域が素子分離領域となる反応が起こる。【０１１２】
なお、図７（ｄ）のようにＮ型領域上とＰ型領域上のゲートパターンの一部分のみを異なる材料とした場合、拡散障壁領域はその異なる材料間で挟まれた部分に関しては、その挟まれた部分がそのまま拡散障壁領域となるが、その下部ではＮ型領域上、Ｐ型領域上及び素子分離領域上のゲートパターンが同じ材料となっている。このため、この部分に関しては上記（ｉ）の場合と同様に等方的に反応が進む。従って、反応時間等を調節することによって、拡散障壁効果を発現し、且つ拡散障壁領域がＮ型領域上とＰ型領域上にまで形成されないようにする。【０１１３】
（工程（３））
次に、工程（３）により熱処理を行い、ゲートパターンのうち拡散障壁領域以外の部分（Ｎ型領域上のゲートパターン部分及びＰ型領域上のゲートパターン部分）を他の材料と反応させることによって電極部分（Ａ）及び（Ｂ）とする。ここで、工程（３）は、電極部分の形成は同時行っても、別々に行っても良い。
以下、本発明の製造方法の各実施形態について詳細に説明する。【０１１４】
（第一実施形態）
図４〜６を用いて本発明の第一実施形態を説明する。まず、表面領域にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて形成した素子分離領域１６により素子分離されたＮ型領域（Ｎウェル）１８及びＰ型領域（Ｐウェル）１９を有するシリコン基板３を準備する。【０１１５】
次に、熱酸化法によりシリコン基板３表面にシリコン酸化膜からなる膜を形成した後、更にＨｆＳｉＯ膜をＭＯＣＶＤ法で堆積し、その後、ＮＨ３雰囲気中９００℃、１０分の窒化アニールを行うことにより、２ｎｍのＨｆＳｉＯＮ膜からなるゲート絶縁膜１７ａ及び１７ｂを得た。なお、ゲート絶縁膜としてはＨｆＳｉＯＮ膜に限定されず、シリコン酸化膜、シリコン窒化膜、金属酸化物、金属シリケート、金属酸化物もしくは金属シリケートに窒素が導入された高誘電率絶縁膜のいずれかを用いても良い。【０１１６】
この後、ゲート絶縁膜１７ａ及び１７ｂ上に厚さ６０ｎｍのポリシリコン層と、厚さ２０ｎｍのシリコン酸化膜を積層した後、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いて加工することにより、ゲート絶縁膜上にポリシリコンからなるゲートパターン３２とハードマスク２０を形成した。【０１１７】
次に、ゲートパターン３２をマスクに用いてイオン注入を行い、エクステンション拡散層領域を自己整合的に形成した。更に、シリコン酸化膜を堆積し、その後エッチバックを行うことによってポリシリコン層の側壁にゲートサイドウォール１５を形成した。この状態で再度、イオン注入を行い活性化アニールを行うことによってソース・ドレイン拡散層５ａ、５ｂを形成した（図４（ａ））。【０１１８】
この後、金属膜をスパッタリングにより全面に堆積し、サリサイド技術により、第１半導体領域及びゲートサイドウォール、ＳＴＩをマスクとして、ソース・ドレイン拡散層のみにシリサイド層２２を形成した（図４（ｂ））。このシリサイド層２２はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とした。なお、シリサイド層としては、Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。【０１１９】
さらに、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜からなる層間絶縁膜２１を形成した。この層間絶縁膜２１をＣＭＰ技術によって平坦化し、ハードマスク２０を露出させた（図４（ｃ））。【０１２０】
次に、素子分離領域上のハードマスクを除去した後、全面に厚さ４５ｎｍのＰｔ膜（金属Ｍ２の膜）２３を堆積した（図４（ｄ））。なお、ハードマスクの除去は拡散障壁領域の形成が等方性に進むことを考慮して、素子分離領域上の全ての領域で行う必要はなく、素子分離領域上の一部のハードマスクの除去を行えば良い。【０１２１】
この後、ポリシリコンとＰｔとを４５０℃で反応させる（第１シリサイド化工程）。この温度ではポリシリコンとＰｔは反応して自動的にＰｔＳｉの組成からなるシリサイドを形成する。このため、素子分離領域上のゲートパターン内にＰｔＳｉからなる拡散障壁領域１４が形成される（図５（ａ））。なお、この反応温度は、後述するＮｉシリサイドからなる電極部分（Ａ）及び（Ｂ）の形成温度よりも高い温度、具体的には４００〜５００℃が好ましい。【０１２２】
なお、この反応は等方的に進むため、ＰｔＳｉが実質的に素子分離領域上のゲート絶縁膜に達するまで反応を行わせ、且つＰｔＳｉがＮ型領域上及びＰ型領域上のゲートパターン部分内にまで形成される前に終了する。このようにゲートパターン内に拡散障壁領域が形成される領域を制御するためには、反応時間・温度を調節すれば良い。更に、この反応はソース・ドレイン拡散領域上にシリサイド層２２を形成した場合には、シリサイド層が高抵抗にならない温度で行う必要がある。【０１２３】
次に、上記反応においてシリサイド化せず（ポリシリコンと反応せず）に残留したＰｔ膜２３を希釈した王水によるウェットエッチングにより除去した。この際、拡散障壁領域（ＰｔＳｉ）はウェットエッチングの影響を受けない。次に、Ｎ型領域及びＰ型領域上のポリシリコン上に設けられたマスク２０を選択的にエッチバックすることによって除去した。次に、スパッタリング法により全面に厚さ４０ｎｍのＮｉ層２４を堆積した（図５（ｂ））。【０１２４】
次に、このＮｉとポリシリコン（ゲートパターン内の拡散障壁領域以外の部分；Ｎ型領域及びＰ型領域上のポリシリコン１２及び１３）とを４００℃で、５分間、反応させてＮｉＳｉとする（図５（ｃ）；第２シリサイド化工程）。なお、ニッケルをシリサイド化させる際に、得られるニッケルシリサイドの組成はポリシリコン上に堆積させるＮｉ層の膜厚及びシリサイド化の温度によって変わるが、本実施形態ではＮｉＳｉが形成されるようなＮｉ層の膜厚及びシリサイド化の温度を選択する。このニッケルのシリサイド化の反応温度は拡散障壁領域の形成温度よりも低い温度、具体的には３５０〜４００℃が好ましい。【０１２５】
このＮｉのシリサイド化ではシリコンに対してＮｉの方が拡散種（シリコンとＮｉの相互拡散時にニッケルの方がシリコンよりも拡散係数が大きい）であるため、Ｎ型領域及びＰ型領域上のゲートパターン部分内でシリサイド化が起こり、ＮｉＳｉが形成される。また、拡散障壁領域は既にシリサイド化されており、ニッケルと反応しない。このため、このニッケルシリサイド化ではゲートパターンのうち拡散障壁領域を除いたＮ型領域及びＰ型領域上のポリシリコンの全てがＮｉＳｉとなる。【０１２６】
なお、このＮｉＳｉ化は一段階で行う必要はなく、二段階に分けて行っても良い。この場合、まず拡散障壁領域以外のポリシリコン部分をニッケルシリサイドとする際に、Ｎ型領域及びＰ型領域上のポリシリコンの上部のみをＮｉと反応させてＮｉ２Ｓｉとする。このＮｉ２Ｓｉ化は例えば、３００℃で反応時間を調節することによって行わせることができる。【０１２７】
このとき、Ｎ型領域及びＰ型領域上のゲートパターンの下部には未反応のポリシリコンが残留している。本実施形態ではＮ型領域及びＰ型領域上のポリシリコンの上部２／３の部分をＮｉ２Ｓｉとし、下部の１／３の部分をポリシリコンとして残留させることが好ましい。この後、未反応のＮｉ層を除去した後、上部のＮｉ２Ｓｉと下部の未反応ポリシリコンとを反応させることにより、ゲート長の長さに依存せずにＮ型領域及びＰ型領域上のポリシリコンの全てをＮｉＳｉとすることができる（図６（ｃ））。このとき、ポリシリコンと反応しなかった若干のＮｉ２Ｓｉが残留しても良い。【０１２８】
次に、Ｎ型領域上及びＰ型領域上のポリシリコンと反応せずに残ったＮｉ層を除去した後、Ｐ型領域１９上のＮｉＳｉ領域１３上に、厚さ２０ｎｍの酸化膜からなるマスク２０を設ける。この後、スパッタリングにより厚さ８０ｎｍのＮｉ層２４を堆積した（図５（ｄ））。そして、４００℃で５分間、Ｎ型領域上のＮｉＳｉ領域１２とＮｉとを反応させることにより、Ｎ型領域上の全てのＮｉＳｉをＮｉ３Ｓｉとした（第２シリサイド化工程）。なお、ニッケルシリサイドにおいてはこれ以上、ニッケルリッチな相が存在しないため、ゲート長によらずに組成の均一なＮｉ３Ｓｉを得ることができる。この際、Ｎｉ層２４の膜厚及び反応温度は、ＮｉＳｉから自動的にＮｉ３Ｓｉの組成のシリサイドが形成される条件に設定した。この後、反応せずに余剰に余ったＮｉ層２４を除去した（図６（ａ））。次に、Ｐ型領域上のＮｉＳｉ領域１３上に設けたマスクを除去した後、全面に層間絶縁膜２１を形成することにより本発明の半導体装置を形成することができる（図６（ｂ））。【０１２９】
なお、拡散障壁領域形成後の最初のシリサイド化（ＮｉＳｉ化）の際に、Ｐ型領域上のゲートパターン部分がＮｉＳｉ結晶相となり、電極部分（Ｂ）（第２ゲート電極）が形成される。また、２回目のシリサイド化（ＮｉＳｉ結晶相からＮｉ３Ｓｉ結晶相の形成）の際にＰ型領域上のゲートパターン部分がＮｉ３Ｓｉ結晶相となり、電極部分（Ａ）（第１ゲート電極）が形成される。【０１３０】
本実施形態で製造した半導体装置では、構成元素Ａ’、Ｂ’はＮｉ，Ｓｉであり、電極部分（Ａ）及び（Ｂ）材料はＮｉ，Ｓｉ，ＮｉＳｉ及びＮｉ２Ｓｉとなる。従って、Ｄ１、Ｄ３はＰｔＳｉ中のＮｉ，Ｓｉの拡散係数で表される。また、Ｄ２はＮｉ中のＳｉ，Ｓｉ中のＮｉ，ＮｉＳｉ中のＮｉ、Ｎｉ２Ｓｉ中のＮｉ及びＮｉ２Ｓｉ中のＳｉの拡散係数、Ｄ４はＮｉ中のＳｉ，Ｓｉ中のＮｉ及びＮｉ２Ｓｉ中のＳｉの拡散係数となる。本実施形態のプロセス条件では、Ｎｉ及びＳｉの何れもＤ１＜Ｄ２、Ｄ３＜Ｄ４の条件を満たしている。従って、これらのシリサイド化の際、既に拡散障壁領域が形成されており、拡散障壁領域で区切られたゲートパターン部分の構成材料間の相互拡散は防止される。更に、電極部分（Ａ）、（Ｂ）よりも前に形成した拡散障壁領域を構成する材料は拡散障壁領域中の拡散係数が非常に遅いため、拡散障壁領域の構成材料は電極部分（Ａ）、（Ｂ）中に拡散しない。【０１３１】
このため、最初に形成された電極部分（Ｂ）及び２回目に形成された電極部分（Ａ）は組成が均一なものとなっており、仕事関数のずれが生じない。この結果、Ｖｔｈが効果的に制御され動作特性に優れた半導体装置を製造することができる。【０１３２】
なお、本実施形態では最初のシリサイド化でＮｉＳｉ、２回目のシリサイド化でＮｉ３Ｓｉを形成したが、ＮｉＳｉ２を形成しても良い。ＮｉＳｉ２を形成する場合、例えば二段階に分けて形成する。この場合、まず拡散障壁領域以外のポリシリコン部分をニッケルシリサイドとする際に、Ｎ型領域及びＰ型領域上のポリシリコンの上部のみをＮｉと反応させてまずＮｉ２Ｓｉとする。このＮｉ２Ｓｉ化は例えば、Ｎ２雰囲気中で２８０℃、５分間、反応させることにより行わせることができる。このとき、Ｎ型領域及びＰ型領域上のゲートパターン部分の下部には未反応のポリシリコンが残留しているため、未反応のＮｉ層を除去した後、上部のＮｉ２Ｓｉと下部の未反応ポリシリコンとを反応させることにより、ゲート長の長さに依存せずにＮ型領域及びＰ型領域上のポリシリコンの全てをＮｉＳｉ２とすることができる。この反応は例えば、Ｎ２雰囲気中で６５０℃で２分間、処理することにより行う。【０１３３】
（第二実施形態）
本発明の第二実施形態を図１３及び１４を用いて説明する。本発明の第二実施形態は第一実施形態の変形例であり、予めゲートパターンとして設けるポリシリコンが、Ｎ型領域及びＰ型領域上とで種類（元素）の異なる不純物を含む点、及びゲート絶縁膜がＳｉＯ２からなる点が第一実施形態と異なる。Ｎ型領域上のポリシリコン中に含まれる不純物としてはＢ、Ａｌ又はＩｎが好ましく、Ｐ型領域上のポリシリコン中に含まれる不純物としてはＰ，Ａｓ又はＳｂが好ましい。本実施形態では、Ｐ型領域上に４×１０−１５ｃｍ−２のＡｓを含み、Ｎ型領域上に４×１０−１５ｃｍ−２のＢを含むポリシリコンを設けた。【０１３４】
その他は第一実施形態と同様にして、Ｎ型領域、Ｐ型領域、ポリシリコン層、ゲート絶縁膜、ハードマスク、ゲートサイドウォール、ソース／ドレイン領域を形成した後（図１３（ａ））、ソース／ドレイン領域上にＮｉＳｉ層を設ける（図１３（ｂ））。この後、層間絶縁膜２１を形成した後、ハードマスク２０を露出させる（図１３（ｃ））。【０１３５】
次に、素子分離領域上の一部のハードマスク２０を除去した後、全面に厚さ４５ｎｍのＰｔ層２３を堆積する（図１３（ｄ））。この後、ポリシリコンとＰｔとを反応させてＰｔＳｉからなる拡散障壁領域１４を形成する（図１４（ａ）；第１シリサイド化工程）。次に、ポリシリコンと反応しなかったＰｔを除去した後、Ｎ型領域及びＰ型領域上のポリシリコン上に設けられたマスクを除去する。この後、スパッタリング法により全面に厚さ４０ｎｍのＮｉ層２４を堆積した後（図１４（ｂ））、ポリシリコンとＮｉとを反応させることによりポリシリコンを全てＮｉＳｉとする（図１４（ｃ）；第２シリサイド化工程）。この際、Ｎｉ層２４の膜厚及びシリサイド化の温度は、ポリシリコンが全てＮｉＳｉとなる条件に設定する。次に、ポリシリコンと反応しなかったＮｉ層を除去し、更に層間絶縁膜を形成することにより本発明の半導体装置を得ることができる。【０１３６】
なお、第一実施形態と同様、このポリシリコンのＮｉＳｉ化は予めポリシリコンの上部を部分的にＮｉ２Ｓｉとした後、Ｎｉ２Ｓｉを未反応の下部に存在するポリシリコンと反応させる、といった二段階で行わせても良い（図１４（ｄ））。【０１３７】
本実施形態で製造した半導体装置では、構成元素Ａ’、Ｂ’はＮｉ，Ｓｉ，Ａｓ，Ｂであり、電極部分（Ａ）及び（Ｂ）材料はＮｉ，Ｓｉ，Ａｓ含有Ｓｉ、Ｂ含有Ｓｉ、Ａｓ含有Ｎｉ２Ｓｉ、Ｂ含有Ｎｉ２Ｓｉとなる。従って、Ｄ１はＰｔＳｉ中のＮｉ，Ｓｉ，Ｂの拡散係数、Ｄ３はＰｔＳｉ中のＮｉ，Ｓｉ，Ａｓの拡散係数で表される。また、Ｄ２はＮｉ中のＳｉ及びＢ，Ｂ含有Ｓｉ中のＮｉ，Ｂ及びＢ含有Ｎｉ２Ｓｉ中のＳｉ，Ｂの拡散係数、Ｄ４はＮｉ中のＳｉ及びＡｓ，Ａｓ含有Ｓｉ中のＮｉ，Ａｓ及びＡｓ含有Ｎｉ２Ｓｉ中のＳｉ，Ａｓの拡散係数となる。本実施形態のプロセス条件ではＮｉ，Ｓｉ，Ａｓ，Ｂの何れもＤ１＜Ｄ２、Ｄ３＜Ｄ４の条件を満たしている。【０１３８】
拡散障壁領域の形成後の最初のシリサイド化（ＮｉＳｉ化）の際に、拡散障壁領域の両側に互いに異なる不純物を含むＮｉＳｉ結晶相からなる電極部分（Ａ）及び（Ｂ）（第１ゲート電極及び第２ゲート電極）が形成される。ゲートパターンがポリシリコンから構成されているがＮ型領域とＰ型領域上とで異なる不純物を含有する場合、拡散障壁領域が存在しないとシリサイド化時に不純物が一方の領域上にまで拡散してしまう。しかし、本実施形態では、予め素子分離領域上に拡散障壁領域が形成されている。更に、電極部分（Ａ）、（Ｂ）よりも前に形成した拡散障壁領域を構成する材料は拡散障壁領域中の拡散係数が非常に遅いため、拡散障壁領域の構成材料は電極部分（Ａ）、（Ｂ）中に拡散しない。このため、シリサイド化時に一方の領域から他方の領域まで不純物が拡散することがなく、仕事関数のずれが生じず、Ｖｔｈが効果的に制御され動作特性に優れた半導体装置を製造することができる。【０１３９】
（第三実施形態）
図１７〜１９を用いて本発明の第三実施形態を説明する。本発明の第三実施形態は第一実施形態の変形例であり、ソース／ドレイン領域上に設けるシリサイド及び拡散障壁領域がＣｏＳｉ２からなる点、並びに電極部分（Ａ）及び（Ｂ）（第１ゲート電極及び第２ゲート電極）がそれぞれＭｏＳｉ２、ＨｆＳｉからなる点が第一実施形態と異なる。【０１４０】
その他は第一実施形態と同様にして、Ｎ型領域、Ｐ型領域、ポリシリコン層、ゲート絶縁膜、ハードマスク、ゲートサイドウォール、ソース／ドレイン領域を形成した後（図１７（ａ））、ソース／ドレイン領域上にＣｏＳｉ２層２２を設ける（図１７（ｂ））。この後、層間絶縁膜２１を形成した後、ハードマスク２０を露出させる（図１７（ｃ））。次に、素子分離領域上の一部のハードマスク２０を除去した後、全面に厚さ２０ｎｍのＣｏ層（金属Ｍ２の層）２５を堆積する（図１７（ｄ））。この後、ポリシリコンとＣｏとを６００℃で反応させてＣｏＳｉ２からなる拡散障壁領域１４を形成する（図１８（ａ）；第１シリサイド化工程）。【０１４１】
この反応は主に等方的に起こる。また、Ｃｏのシリサイド化反応はシリコンに対してＣｏが拡散種であるため、この反応は主にゲートパターン内で起こる。そこで、ＣｏＳｉ２が実質的に素子分離領域上のゲート絶縁膜に達するまで反応を行わせ、且つＣｏＳｉ２がＮ型領域上及びＰ型領域上のゲートパターン内にまで形成される前に終了する。このようにゲートパターン内に拡散障壁領域が形成される領域を制御するためには、反応時間・温度を調節すれば良い。【０１４２】
なお、このポリシリコンのＣｏＳｉ２化は一段階で行う必要はなく、二段階に分けて行っても良い。この場合、素子分離領域上のポリシリコンの上部のみを４００℃でＳｉと反応させてまずＣｏＳｉとする（図１９（ｃ））。次に、このＣｏＳｉを更に６００℃で未反応のポリシリコンと反応させることによりＣｏＳｉ２とすることができる。このようにＣｏＳｉとするか、ＣｏＳｉ２とするかは、反応温度等を調節することによって制御することができる。【０１４３】
また、Ｃｏのシリサイド化反応は高い温度で起こるが、本実施形態ではソース／ドレイン領域上にもＣｏＳｉ２を設けているため、拡散障壁領域の形成時にソース／ドレイン領域上のシリサイド層の劣化は起こらない。【０１４４】
次に、ポリシリコンと反応しなかったＣｏを除去した後、Ｎ型領域上のポリシリコン１２上に設けられたマスク２０を除去する。この後、スパッタリング法により全面に厚さ２５ｎｍのＭｏ層２６を堆積する（図１８（ｂ））。この後、Ｎ型領域上のポリシリコン１２とＭｏとを反応させて、Ｎ型領域上のポリシリコン１２を全てＭｏＳｉ２とする（図１８（ｃ）；第２シリサイド化工程）。このシリサイド化は典型的には６００℃で行わせることができるが、好ましくは５００〜７００℃で行わせるのが良い。【０１４５】
次に、ポリシリコンと反応しなかったＭｏ層２６を除去した後、Ｐ型領域上のポリシリコン１２上に設けられたマスク２０をエッチバックすることによって除去する。この後、スパッタリング法により全面に厚さ７０ｎｍのＨｆ層２７を堆積する（図１９（ａ））。この後、ポリシリコン１３とＨｆとを反応させて、Ｐ型領域上のポリシリコン１３を全てＨｆＳｉとする（図１９（ｂ）；第２シリサイド化工程）。このシリサイド化は典型的には６００℃で行わせることができるが、好ましくは５５０〜６５０℃で行わせるのが良い。次に、ポリシリコン１３と未反応のＨｆ層２７を除去し、更に層間絶縁膜を形成することにより本発明の半導体装置を製造することができる。【０１４６】
本実施形態では、拡散障壁領域の形成後の最初のシリサイド化（ＭｏＳｉ２結晶相の形成時）時に電極部分（Ａ）（第１ゲート電極）、２回目のシリサイド化（ＨｆＳｉ結晶相の形成時）時に電極部分（Ｂ）（第２ゲート電極）が形成される。この最初のシリサイド化（ＭｏＳｉ２化）時に、Ｐ型領域上のゲートパターン（ポリシリコン）１３は、拡散障壁領域１４及びマスク２０によってＭｏ層２６及びＮ型領域上のゲートパターン１２から隔離されている。【０１４７】
本実施形態で製造した半導体装置では、構成元素Ａ’、Ｂ’はＭｏ，Ｓｉ，Ｈｆであり、電極部分（Ａ）及び（Ｂ）材料はＭｏ，Ｓｉ，Ｈｆとなる。従って、Ｄ１はＣｏＳｉ２中のＭｏ，Ｓｉの拡散係数、Ｄ３はＣｏＳｉ２中のＨｆ，Ｓｉの拡散係数で表される。また、Ｄ２はＭｏ中のＳｉ，Ｓｉ中のＭｏの拡散係数、Ｄ４はＨｆ中のＳｉ，Ｓｉ中のＨｆの拡散係数を表す。本実施形態のプロセス条件ではＭｏ，Ｓｉ，Ｈｆの何れもＤ１＜Ｄ２、Ｄ３＜Ｄ４の条件を満たしている。【０１４８】
このため、シリサイド化（熱処理）時にゲート電極材料が相互拡散することがない。また、最初のシリサイド化（ＭｏＳｉ２）時にＰ型領域上のゲートパターン部分（ポリシリコン）は、拡散障壁領域によって電極部分（Ａ）（第１ゲート電極）から隔離されている。更に、電極部分（Ａ）、（Ｂ）よりも前に形成した拡散障壁領域を構成する材料は拡散障壁領域中の拡散係数が非常に遅いため、拡散障壁領域の構成材料は電極部分（Ａ）、（Ｂ）中に拡散しない。このため、シリサイド化（熱処理）時にゲート電極材料が相互拡散することがなく組成の均一なゲート電極を得ることができる。この結果、仕事関数のずれが生じず、Ｖｔｈが効果的に制御され動作特性に優れた半導体装置を製造することができる。【０１４９】
（第四実施形態）
図７〜９を用いて本発明の第四実施形態を説明する。本実施形態は、第一実施形態とは別の実施形態であり、拡散障壁領域の形成前にＮ型領域上及びＰ型領域上のゲートパターン部分１２、１３に予め予備的にシリサイドを形成する点が第一実施形態とは異なる。本実施形態ではまず、第一実施形態と同様にして、Ｎ型領域、Ｐ型領域、ポリシリコン層、ゲート絶縁膜、ハードマスク、ゲートサイドウォール、ソース／ドレイン領域を形成した後（図７（ａ））、ソース／ドレイン領域上にＮｉＳｉ層２２を設ける。この後、層間絶縁膜２１を形成した後、ＣＭＰによりハードマスク２０を露出させる（図７（ｂ））。この後、素子分離領域上以外のハードマスクを選択的にエッチバックすることにより、Ｎ型領域及びＰ型領域上のポリシリコン領域（ゲートパターン）を露出させた後、Ｎｉ層（金属Ｍ３の層）２４を堆積する（図７（ｃ））。【０１５０】
この後、Ｎ型領域及びＰ型領域上のポリシリコン１２及び１３の一部をＮｉと３００℃で反応させ、Ｎ型領域上及びＰ型領域上の一部（上部）をＮｉ２Ｓｉとする（第３シリサイド化工程）。このとき、Ｎ型領域及びＰ型領域上のゲートパターン部分１２及び１３の下部には未反応のポリシリコンが残留している。本実施形態ではＮ型領域及びＰ型領域上のポリシリコン１２及び１３の上部２／３の部分をＮｉ２Ｓｉとし、下部の１／３の部分をポリシリコンとした。このとき、ハードマスク２０下部のポリシリコンはニッケルと反応しない。次に、上記シリサイド化反応で反応しなかったＮｉを除去した後、素子分離領域上のハードマスク２０を除去する（図７（ｄ））。【０１５１】
次に、全面にＰｔ層（金属Ｍ４の層）２３を堆積する（図８（ａ））。この後、Ｐｔと素子分離領域上のポリシリコンとを３００℃で反応させ、ＰｔＳｉからなる拡散障壁領域１４を形成する（第４シリサイド化工程）。このとき、ゲートパターンの拡散障壁領域以外のＮｉ２Ｓｉとなった部分は既にシリサイド化されており３００℃ではＰｔと反応しない。次に、上記シリサイド化反応でポリシリコンと反応しなかったＰｔをウェットエッチングによって除去する（図８（ｂ））。【０１５２】
次に、拡散障壁領域の形成前に形成した、Ｎ型領域及びＰ型領域上のＮｉ２Ｓｉとその下部に残留したポリシリコンとを４００℃で反応させＮｉＳｉとする（図８（ｃ）；第５シリサイド化工程）。このとき、ゲートパターン上部には若干のＮｉ２Ｓｉが残留しても良い。【０１５３】
この後、第一実施形態と同様にして、Ｐ型領域上のＮｉＳｉ領域１３上にマスク２０を設けた後、Ｎｉ層２４を堆積する（図９（ａ））。更に、このＮｉとＮ型領域上のＮｉＳｉ１２とを反応させることによりＮｉ３Ｓｉとする（第５シリサイド化工程）。この後、ＮｉＳｉ１２と反応しなかったＮｉ層を除去した後（図９（ｂ））、Ｐ型領域上のゲートパターン部分１３上に設けたマスク２０を除去し、層間絶縁膜２１を形成することにより本発明の半導体装置を製造することができる（図９（ｃ））。【０１５４】
本実施形態では、拡散障壁領域の形成後の最初のシリサイド化（ＮｉＳｉ化）の際に、Ｐ型領域上のゲートパターンがＮｉＳｉ結晶相となり、電極部分（Ｂ）（第二ゲート電極）が形成される。また、２回目のシリサイド化（ＮｉＳｉ結晶相からＮｉ３Ｓｉ結晶相の形成）の際にＮ型領域上のゲートパターンがＮｉ３Ｓｉ結晶相となり、電極部分（Ａ）（第一ゲート電極）が形成される。また、本実施形態の構成元素Ａ’及びＢ’、電極部分（Ａ）及び（Ｂ）材料並びに拡散係数Ｄ１〜Ｄ４は第一実施形態と同様となる。この際、既に拡散障壁領域が形成されているため、拡散障壁領域で区切られたゲートパターン部分の構成材料間の相互拡散は、拡散障壁領域によって防止される。更に、拡散障壁領域を構成する材料は拡散障壁領域中の拡散係数が非常に遅いため電極部分（Ａ）、（Ｂ）中に拡散しない。このため、最初に形成された電極部分（Ｂ）及び２回目に形成された電極部分（Ａ）は組成が均一なものとなっており、仕事関数のずれが生じない。この結果、Ｖｔｈが効果的に制御され動作特性に優れた半導体装置を製造することができる。【０１５５】
（第五実施形態）
図１０〜１２を用いて本発明の第五実施形態を説明する。本実施形態は第四実施形態の変形例であり、拡散障壁領域の形成前にＮ型領域上及びＰ型領域上に形成するシリサイドがＮｉＳｉである点が第四実施形態とは異なる。【０１５６】
本実施形態ではまず、第四実施形態と同様にして、Ｎ型領域、Ｐ型領域、ポリシリコン層、ゲート絶縁膜、ハードマスク、ゲートサイドウォール、ソース／ドレイン領域を形成した後、ソース／ドレイン領域上にＮｉＳｉ層２２を設ける（図１０（ａ））。次に、層間絶縁膜２１を堆積した後、ＣＭＰによりハードマスクを露出させる（図１０（ｂ））。この後、素子分離領域上以外のハードマスクを選択的にエッチバックすることにより、Ｎ型領域及びＰ型領域上のポリシリコン領域（ゲートパターン部分）１２及び１３を露出させた後、Ｎｉ層（金属Ｍ３の層）２４を堆積する（図１０（ｃ））。【０１５７】
この後、４００℃でＮ型領域及びＰ型領域上のポリシリコンの全てをＮｉと反応させてＮｉＳｉとする（第３シリサイド化工程）。この状態では、ハードマスクの下部のポリシリコンはニッケルと反応しない。次に、上記シリサイド化反応で反応しなかったＮｉを除去し、素子分離領域上のハードマスクを除去する（図１０（ｄ））。【０１５８】
なお、第一実施形態と同様、このポリシリコンのＮｉＳｉ化は予めポリシリコンの上部を部分的にＮｉ２Ｓｉとした後、Ｎｉ２Ｓｉを未反応の下部に存在するポリシリコンと反応させるといった二段階で行わせても良い（図１１（ａ））が、Ｎ型領域及びＰ型領域上のポリシリコン１２及び１３の全てを拡散障壁領域の形成前にＮｉＳｉとしておく必要がある。【０１５９】
次に、全面にＰｔ層（金属Ｍ４の層）２４を堆積し（図１１（ｂ））、Ｐｔと素子分離領域上の未反応のポリシリコンとを３００℃で反応させ、ＰｔＳｉからなる拡散障壁領域１４を形成する（第４シリサイド化工程）。このとき、Ｎ型領域及びＰ型領域上のゲートパターン１２及び１３はＰｔと反応しない。【０１６０】
次に、上記シリサイド化反応でポリシリコンと反応しなかったＰｔ層２４をウェットエッチングによって除去した後（図１１（ｃ））、第四実施形態と同様、Ｐ型領域上のゲートパターン部分１３上にマスク２０を設けた後、Ｎｉ層２４を堆積する（図１２（ａ））。更に、このＮｉとＮ型領域上のＮｉＳｉ領域１２とを反応させることによりＮｉ３Ｓｉとする（第５シリサイド化工程）。この後、Ｎ型領域上のＮｉＳｉと反応しなかったＮｉ層２４を除去した後（図１２（ｂ））、Ｐ型領域上のゲートパターン１３上に設けたマスク２０を除去し、更に層間絶縁膜２１を形成することにより本発明の半導体装置を製造することができる（図１２（ｃ））。【０１６１】
本実施形態では、拡散障壁領域の形成前の最初のシリサイド化（ＮｉＳｉ化）の際に、Ｐ型領域上のゲートパターン部分がＮｉＳｉ結晶相となり、電極部分（Ｂ）（第二ゲート電極）が形成される。また、拡散障壁領域形成後の２回目のシリサイド化（ＮｉＳｉ結晶相からＮｉ３Ｓｉ結晶相の形成）の際に、Ｎ型領域上のゲートパターン部分がＮｉ３Ｓｉ結晶相となり、電極部分（Ａ）（第一ゲート電極）が形成される。また、本実施形態の構成元素Ａ’及びＢ’材料並びに拡散係数Ｄ１〜Ｄ４は第一実施形態と同様となる。【０１６２】
この際、既に拡散障壁領域が形成されており、拡散障壁領域で区切られたゲートパターン部分の構成材料間の相互拡散が、拡散障壁領域によって防止される。更に、拡散障壁領域を構成する材料は拡散障壁領域中の拡散係数が非常に遅いため電極部分（Ａ）、（Ｂ）中に拡散しない。このため、最初に形成された電極部分（Ｂ）及び２回目に形成された電極部分（Ａ）は組成が均一なものとなっており、仕事関数のずれが生じず、Ｖｔｈが効果的に制御され動作特性に優れた半導体装置を製造することができる。【０１６３】
（第六実施形態）
図１５及び１６を用いて本発明の第六実施形態を説明する。本実施形態は第四実施形態の変形例であり、予めゲートパターンとして設けるシリサイドが、Ｎ型領域及びＰ型領域上とで種類（元素）の異なる不純物を含む点、及びゲート絶縁膜がＳｉＯＮからなる点が第四実施形態と異なる。本実施形態では、Ｐ型領域上のポリシリコン中に４×１０−１５ｃｍ−２のＡｓを含み、Ｎ型領域上のポリシリコン中に４×１０−１５ｃｍ−２のＢを含むポリシリコンからなるゲートパターンを設ける。その他は第四実施形態と同様にして、Ｎ型領域、Ｐ型領域、ポリシリコン層、ゲート絶縁膜、ハードマスク、ゲートサイドウォール、ソース／ドレイン領域を形成した後、ソース／ドレイン領域上にＮｉＳｉ層２２を設ける。この後、層間絶縁膜２１の形成、ＣＭＰ平坦化を行いハードマスク２０を露出させる。この後、Ｎ型領域及びＰ型領域上のゲートパターン部分１２及び１３上のマスク２０を除去してポリシリコン領域（ゲートパターン）を露出させた後、Ｎｉ層（金属Ｍ３の層）２４を堆積する（図１５（ａ））。【０１６４】
この後、第四実施形態と同様、Ｎ型領域及びＰ型領域上のポリシリコン１２及び１３の上部をＮｉと反応させ（第３シリサイド化工程）、Ｎ型領域及びＰ型領域上のゲートパターン部分の下部に未反応のポリシリコンを残留させる。次に、上記シリサイド化反応で反応しなかったＮｉを除去し、素子分離領域上のハードマスク２０を除去する（図１５（ｂ））。【０１６５】
次に、全面にＰｔ層（金属Ｍ４の層）２３を堆積させた後（図１５（ｃ））、Ｐｔと素子分離領域上のポリシリコンとを反応させ、ＰｔＳｉからなる拡散障壁領域１４を形成する（図１６（ａ）；第４シリサイド化工程）。このとき、ゲートパターンのＮ型領域及びＰ型領域上の部分のうち既にシリサイド化されている部分はＰｔと反応しない。次に、未反応のＰｔをウェットエッチングによって除去した後、Ｎ型領域及びＰ型領域上のＮｉ２Ｓｉとその下部に残留したポリシリコンとを４００℃で反応させＮｉＳｉとし（第５シリサイド化工程）、更に層間絶縁膜を形成することにより本発明の半導体装置を製造することができる（図１６（ｂ））。【０１６６】
本実施形態では、拡散障壁領域の形成後の最初のシリサイド化（ＮｉＳｉ化）の際に、拡散障壁領域の両側に互いに異なる不純物を含むＮｉＳｉ結晶相からなる電極部分（Ａ）及び（Ｂ）（第１ゲート電極及び第２ゲート電極）が形成される。また、本実施形態の構成元素Ａ’及びＢ’、電極部分（Ａ）及び（Ｂ）材料並びに拡散係数Ｄ１〜Ｄ４は第四実施形態と同様となる。本実施形態では予め素子分離領域上に拡散障壁領域が形成されているため、一方の領域から他方の領域まで不純物が拡散することがない。更に、拡散障壁領域を構成する材料は拡散障壁領域中の拡散係数が非常に遅いため電極部分（Ａ）、（Ｂ）中に拡散しない。このため、電極部分（Ａ）及び（Ｂ）は組成が均一なものとなっており、仕事関数のずれが生じない。この結果、Ｖｔｈが効果的に制御され動作特性に優れた半導体装置を製造することができる。【０１６７】
（第七実施形態）
図２０及び２１を用いて本発明の第七実施形態を説明する。本実施形態は第一及び第四実施形態とは別の実施形態であり、ゲート絶縁膜がＳｉＯＮ、Ｎ型領域上に形成するゲート電極がＲｕＴａ、Ｐ型領域上に形成するゲート電極がＲｕ、拡散障壁領域がＲｕＳｉｘ（ルテニウムシリサイド）からそれぞれ構成されている点が異なる。【０１６８】
本実施形態では、第一実施形態と同様にして、Ｎ型領域、Ｐ型領域、ゲート絶縁膜を形成した後、厚さ６０ｎｍのＲｕ層を堆積する。次に、このＲｕ層をＡｒ／Ｏ２雰囲気下でドライエッチングを行うことにより、Ｎ型領域上から素子分離領域上を経由してＰ型領域上まで延在するＲｕ領域からなるゲートパターン３２を形成する。この後、第一実施形態と同様にしてハードマスク、ゲートサイドウォール、ソース／ドレイン領域を形成する（図２０（ａ））。次に、ソース／ドレイン領域上にサリサイド化技術により、ＣｏＳｉ２層２２を設ける（図２０（ｂ））。この後、この層間絶縁膜２１を形成した後、ＣＭＰ技術によって平坦化し、ハードマスク２０を露出させる（図２０（ｃ））。【０１６９】
次に、素子分離領域上の一部のハードマスクを除去した後、全面にＳｉ膜を堆積する（図２０（ｄ））。なお、このＳｉ層はポリシリコン膜でもアモルファス層でも良い。また、Ｓｉ層はスパッタリングによって堆積させることができる。【０１７０】
この後、ポリシリコンとＲｕとを反応させてＲｕシリサイド（ＲｕＳｉｘ）からなる拡散障壁領域１４を形成する（図２１（ａ）；第７シリサイド化工程）。この際、シリコンの方がＲｕに対して拡散種となるため、Ｒｕからなるゲートパターン内へシリコンが拡散し、シリサイド化反応が起こる。Ｒｕのシリサイド化反応は３５０〜４５０℃で行わせることが好ましい。Ｒｕのシリサイド化はこのように高い温度で起こるが、本実施形態ではソース／ドレイン領域上もＣｏＳｉ２を設けているため、拡散障壁領域の形成時にソース／ドレイン領域上のシリサイドの劣化は起こらない。【０１７１】
また、この反応はＲｕシリサイドが実質的に素子分離領域上のゲート絶縁膜に達するまで反応を行わせ、且つＲｕシリサイドがＮ型領域上及びＰ型領域上のゲートパターン部分１２及び１３内にまで形成される前に終了する。このようにゲートパターン内に拡散障壁領域が形成される領域を制御するためには、反応時間・温度を調節すれば良い。【０１７２】
次に、Ｒｕと反応しなかったＳｉ層を除去した後、Ｎ型領域のポリシリコン１２上に設けられたマスク２０をエッチバックすることによって除去する。この後、スパッタリング法により全面に厚さ６０ｎｍのＴａ層２９を堆積する（図２１（ｂ））。このＴａ層２９は、Ｎ型領域上のＲｕを全てＲｕＴａにするのに十分な量を堆積させる。【０１７３】
この後、ＲｕとＴａとを反応させて、Ｎ型領域上のＲｕを全てＲｕＴａとする（図２１（ｃ））。このシリサイド化は典型的には６００℃で行わせることができるが、好ましくは５５０〜７５０℃で行わせるのが良い。この後、未反応のＴａ層２９を除去した後（図２１（ｃ））、Ｐ型領域上に設けたマスク２０を除去し、更に層間絶縁膜を形成することにより本発明の半導体装置を製造することができる。【０１７４】
本実施形態では、拡散障壁領域の形成前に最初に設けたＲｕが電極部分（Ｂ）（第２ゲート電極）、拡散障壁領域の形成後のＲｕの反応（ＲｕＴａ化）時に電極部分（Ａ）（第１ゲート電極）が形成される。このＲｕの反応時に、Ｐ型領域上のゲートパターン（Ｒｕ）は、拡散障壁領域及びマスクによってＮ型領域上のゲートパターンから隔離されている。また、本実施形態では構成元素Ａ’、Ｂ’はＲｕ，Ｔａであり、電極部分（Ａ）及び（Ｂ）材料はＲｕ，Ｔａとなる。従って、Ｄ１はＲｕＳｉｘ中のＲｕ，Ｔａの拡散係数で表される。また、Ｄ２はＲｕ中のＴａ、Ｔａ中のＲｕの拡散係数で表される。なお、本実施形態では電極部分（Ｂ）は一種の材料から構成されているため、Ｄ３及びＤ４は存在しないこととなる。本実施形態のプロセス条件ではＲｕ，Ｔａの何れもＤ１＜Ｄ２の条件を満たしている。【０１７５】
また、拡散障壁領域で区切られたゲートパターン部分の構成材料間の相互拡散は、拡散障壁領域によって防止される。更に、拡散障壁領域を構成する材料は拡散障壁領域中の拡散係数が非常に遅いため電極部分（Ａ）、（Ｂ）中に拡散しない。このため、電極部分（Ａ）及び（Ｂ）は組成が均一なものとなっており、仕事関数のずれが生じない。この結果、Ｖｔｈが効果的に制御され動作特性に優れた半導体装置を製造することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2007060938.tif 000011
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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