【手続補正書】
【提出日】平成31年3月11日(2019.3.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の主端子、第２の主端子及び第１の制御端子を含む第１のトランジスタと、第３の主端子、第４の主端子及び第２の制御端子を含む第２のトランジスタと、第１の抵抗素子と、第１の端子及び第２の端子を含む容量素子と、第５の主端子、第６の主端子及び第３の制御端子を含む第３のトランジスタと、を含む半導体装置であって、
前記第１の主端子と前記第３の主端子と前記第１の端子とが、第１の電源ラインに接続され、
前記第２の主端子と前記第１の抵抗素子の一端と前記第６の主端子とが、第２の電源ラインに接続され、
前記第１の制御端子と前記第２の制御端子と前記第４の主端子と前記第１の抵抗素子の他端とが、１つのノードを構成するように相互に接続され、
前記第５の主端子が前記第２の端子に接続され、
前記半導体装置は、第４のトランジスタを含む少なくとも１つのトランジスタによって構成され、前記第３の制御端子へ制御信号を供給することによって前記容量素子を絶縁破壊する駆動部を更に含み、
前記第３の主端子と前記ノードとの間の容量結合によって前記第３の主端子の電位変化が前記第１の制御端子に伝達され、これによって前記第１のトランジスタがオンすることを特徴とする半導体装置。
【請求項２】
前記第１のトランジスタ及び前記第２のトランジスタが、それぞれＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ  ＭＯＳ）トランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のトランジスタ及び前記第２のトランジスタが、それぞれＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）トランジスタであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のトランジスタ及び前記第２のトランジスタが、それぞれＬＯＣＯＳオフセット構造を有することを特徴とする請求項１乃至３の何れか１項に記載の半導体装置。
【請求項５】
前記第１のトランジスタ及び前記第２のトランジスタのそれぞれが、
半導体基板に配された、第１の導電型の第１の半導体領域と、
前記半導体基板に配され、前記第１の半導体領域の隣に配された第２の導電型の第２の半導体領域と、
前記第１の半導体領域に配された第２の導電型のソース領域と、
前記第２の半導体領域に配された第２の導電型のドレイン領域と、
前記第１の半導体領域の上に配された第１の部分、ならびに、前記第２の半導体領域の上に配された第２の部分及び第３の部分を含むゲート電極と、
前記第１の部分と前記第１の半導体領域との間に配された第１の膜厚を有する第４の部分、ならびに、前記第２の部分と前記第２の半導体領域との間に配され、前記第１の膜厚を有する第５の部分及び前記第３の部分と前記第２の半導体領域との間に配され、前記第１の膜厚より厚い第２の膜厚を有する第６の部分を含む絶縁膜と、を含むことを特徴とする請求項１乃至３の何れか１項に記載の半導体装置。
【請求項６】
前記第１の半導体領域と前記第２の半導体領域とが、電圧依存性を有するｐｎ接合を構成することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体装置が、配線を更に含み、
前記配線が、前記ソース領域と前記ゲート電極と前記第１の半導体領域とを互いに接続していることを特徴とする請求項５または６に記載の半導体装置。
【請求項８】
前記第１のトランジスタ及び前記第２のトランジスタの耐圧が前記第４のトランジスタの耐圧よりも高いことを特徴とする請求項１乃至７の何れか１項に記載の半導体装置。
【請求項９】
前記第３のトランジスタの耐圧が前記第４のトランジスタの耐圧よりも高いことを特徴とする請求項１乃至８の何れか１項に記載の半導体装置。
【請求項１０】
前記第３のトランジスタがＤＭＯＳトランジスタであることを特徴とする請求項１乃至９の何れか１項に記載の半導体装置。
【請求項１１】
前記第３のトランジスタがＬＤＭＯＳトランジスタであることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第３のトランジスタがＬＯＣＯＳオフセット構造を有することを特徴とする請求項１乃至１１の何れか１項に記載の半導体装置。
【請求項１３】
前記容量素子がＭＯＳ構造を有し、
前記第１のトランジスタのゲート絶縁膜の膜厚、前記第２のトランジスタのゲート絶縁膜の膜厚、前記第３のトランジスタのゲート絶縁膜の膜厚、前記第４のトランジスタのゲート絶縁膜の膜厚、及び、前記容量素子を構成する絶縁膜の膜厚が互いに等しいことを特徴とする請求項１乃至１２の何れか１項に記載の半導体装置。
【請求項１４】
前記半導体装置が、前記第１の電源ラインと前記第２の端子との間に接続される第２の抵抗素子を更に含むことを特徴とする請求項１乃至１３の何れか１項に記載の半導体装置。
【請求項１５】
前記半導体装置が、前記第４のトランジスタに接続された第３の電源ラインを更に含み、
前記第３の電源ラインの電位が、前記第１の電源ラインの電位と前記第２の電源ラインの電位との間の電位であることを特徴とする請求項１乃至１４の何れか１項に記載の半導体装置。
【請求項１６】
前記第２のトランジスタが、電圧依存性を有するｐｎ接合の寄生容量を含むことを特徴とする請求項１乃至１５の何れか１項に記載の半導体装置。
【請求項１７】
前記第１の電源ラインにサージ電圧が印加され、前記容量素子の前記第１の端子と前記第２の端子との間の電位差が上昇した場合に、前記容量素子が絶縁破壊される前に前記第１のトランジスタがオンすることを特徴とする請求項１乃至１６の何れか１項に記載の半導体装置。
【請求項１８】
請求項１乃至１７の何れか１項に記載の半導体装置と、
記録剤を加熱するための発熱素子と、
前記発熱素子を駆動するための第５のトランジスタと、
を含むことを特徴とする液体吐出ヘッド用基板。
【請求項１９】
前記第５のトランジスタの耐圧が前記第４のトランジスタの耐圧よりも高いことを特徴とする請求項１８に記載の液体吐出ヘッド用基板。
【請求項２０】
前記第４のトランジスタのゲート絶縁膜の膜厚と、前記第５のトランジスタのゲート絶縁膜の膜厚とが互いに等しいことを特徴とする請求項１８又は１９に記載の液体吐出ヘッド用基板。
【請求項２１】
前記第５のトランジスタがＤＭＯＳトランジスタであることを特徴とする請求項１８乃至２０の何れか１項に記載の液体吐出ヘッド用基板。
【請求項２２】
前記第５のトランジスタがＬＤＭＯＳトランジスタであることを特徴とする請求項２１に記載の液体吐出ヘッド用基板。
【請求項２３】
前記第５のトランジスタがＬＯＣＯＳオフセット構造を有することを特徴とする請求項１８乃至２２の何れか１項に記載の液体吐出ヘッド用基板。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
上記課題に鑑みて、本発明の実施形態に係る半導体装置は、第１の主端子、第２の主端子及び第１の制御端子を含む第１のトランジスタと、第３の主端子、第４の主端子及び第２の制御端子を含む第２のトランジスタと、第１の抵抗素子と、第１の端子及び第２の端子を含む容量素子と、第５の主端子、第６の主端子及び第３の制御端子を含む第３のトランジスタと、を含む半導体装置であって、第１の主端子と第３の主端子と第１の端子とが、第１の電源ラインに接続され、第２の主端子と第１の抵抗素子の一端と第６の主端子とが、第２の電源ラインに接続され、第１の制御端子と第２の制御端子と第４の主端子と第１の抵抗素子の他端とが、１つのノードを構成するように相互に接続され、第５の主端子が第２の端子に接続され、半導体装置は、第４のトランジスタを含む少なくとも１つのトランジスタによって構成され、第３の制御端子へ制御信号を供給することによって容量素子を絶縁破壊する駆動部を更に含み、第３の主端子とノードとの間の容量結合によって第３の主端子の電位変化が第１の制御端子に伝達され、これによって第１のトランジスタがオンすることを特徴とする。