(57)【要約】【課題】本発明は、不揮発性半導体メモリ等に利用される半導体記憶装置及びその製造方法に関し、記憶保持特性に優れ、微細化及び高集積化が可能な半導体記憶装置及びその製造方法を提供することを目的とする。【解決手段】半導体記憶装置１は、強誘電性と共に強磁性を示すマルチフェロイク膜９と、マルチフェロイク膜９下方の半導体基板２２界面のチャネル領域２と、チャネル領域２を挟んだ両側に形成されたソース／ドレイン領域３、４と、マルチフェロイク膜９にゲート電圧を印加して誘電分極の向きに対応させて磁化の向きを変化させてデータを書込むゲート電極１０（データ書込み電極）と、チャネル領域２内を流れるキャリアが磁化によりチャネル領域２内に生じた磁場からローレンツ力を受けて生じるキャリアの流れの偏りに基づいてデータを読出すソース／ドレイン電極２８、３０（データ読出し電極）とを有している。【選択図】図１
2007110950.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、強誘電性と共に強磁性又はフェリ磁性を示すマルチフェロイク膜と、
前記マルチフェロイク膜下方のチャネル領域と、
前記チャネル領域を挟んだ両側に形成されたソース／ドレイン領域と、
前記マルチフェロイク膜に所定の電圧を印加してデータを書込むデータ書込み電極と、
前記データを読出すデータ読出し電極と
を有することを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に形成され、強誘電性と共に強磁性又はフェリ磁性を示すマルチフェロイク膜と、
前記マルチフェロイク膜下方のチャネル領域と、
前記チャネル領域を挟んだ両側に形成されたソース／ドレイン領域と、
前記マルチフェロイク膜に所定の電圧を印加して誘電分極の向きに対応させて磁化の大きさ又は向きを変化させてデータを書込むデータ書込み電極と、
前記チャネル領域内を流れるキャリアが前記磁化により前記チャネル領域内に生じた磁場からローレンツ力を受けて生じる前記キャリアの流れの偏りに基づいて前記データを読出すデータ読出し電極と
を有することを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記チャネル領域と前記マルチフェロイク膜との間にゲート絶縁膜が形成されていること
を特徴とする半導体記憶装置。
【請求項４】
請求項２又は３に記載の半導体記憶装置において、
前記データ書込み電極は、前記マルチフェロイク膜上に形成されたゲート電極であること
を特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、
前記データ読出し電極は、前記キャリアの流れの偏りに基づく前記ソース／ドレイン領域間のコンダクタンスの変化を検出すること
を特徴とする半導体記憶装置。
【請求項６】
請求項２又は３に記載の半導体記憶装置において、
前記データ書込み電極は、前記マルチフェロイク膜を挟んで前記ソース／ドレイン領域側にそれぞれ形成されていること
を特徴とする半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置において、
前記データ読出し電極は、前記キャリアの流れの偏りに基づくホール電圧を検出するように、チャネル幅方向に前記チャネル領域を挟んで一対形成されていること
を特徴とする半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置において、
前記データ読出し電極の一方は、他方より前記半導体基板の厚さ方向に深く配置されていること
を特徴とする半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置において、
前記データ読出し電極の一方は、前記ソース／ドレイン領域の一方と電気的に接続されていること
を特徴とする半導体記憶装置。
【請求項１０】
請求項１乃至９のいずれか１項に記載の半導体記憶装置において、
前記チャネル領域のキャリア濃度は、１×１０＋１５ｃｍ−３以下であること
を特徴とする半導体記憶装置。
【請求項１１】
請求項１乃至１０のいずれか１項に記載の半導体記憶装置において、
前記マルチフェロイク膜の磁化の大きさは、０．１ｗｂ／ｍ２以上であること
を特徴とする半導体記憶装置。
【請求項１２】
請求項１乃至１１のいずれか１項に記載の半導体記憶装置において、
前記マルチフェロイク膜は、ＢｉＦｅＯ３又はＢｉＦｅＯ３にIII属元素若しくはＶ属元素のドーパントを添加した材料、あるいはＢｉＮｉｘＭｎ１−ｘＯ３又はＢｉＮｉｘＭｎ１−ｘＯ３にドーパントを添加した材料で形成されていること
を特徴とする半導体記憶装置。
【請求項１３】
強誘電性と共に強磁性又はフェリ磁性を示すマルチフェロイク膜を半導体基板上に形成し、
前記マルチフェロイク膜下方の前記半導体基板界面のチャネル領域を挟んだ両側にソース／ドレイン領域を形成し、
前記マルチフェロイク膜に所定の電圧を印加して誘電分極の向きに対応させて磁化の大きさ又は向きを変化させてデータを書込むデータ書込み電極を形成し、
前記チャネル領域内を流れるキャリアが前記磁化により前記チャネル領域内に生じた磁場からローレンツ力を受けて生じる前記キャリアの流れの偏りに基づいて前記データを読出すデータ読出し電極を形成すること
を特徴とする半導体記憶装置の製造方法。
【請求項１４】
強誘電性と共に強磁性又はフェリ磁性を示すマルチフェロイク膜に所定の電圧を印加し、
前記マルチフェロイク膜の誘電分極の向きに対応させて前記マルチフェロイク膜の磁化の大きさ又は向きを変化させ、
前記磁化の大きさ又は向きに対応させたデータを書込むこと
を特徴とする半導体記憶装置のデータ書込み方法。
【請求項１５】
強誘電性と共に強磁性又はフェリ磁性を示すマルチフェロイク膜の磁化の大きさ又は向きに対応させて書込まれたデータを、
前記磁化により生じた磁場からローレンツ力を受けて生じるキャリアの流れの偏りに基づいて前記データを読出すこと
を特徴とする半導体記憶装置のデータ読出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ等に利用される半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電源を切っても直前の記憶が保持され、かつランダムアクセスが可能な不揮発性ランダムアクセスメモリ（ＲＡＭ）はユビキタス社会の基盤を形成するデバイスとして、個人認証やセキュリティ分野で有望視されている。【０００３】
種々の不揮発性ＲＡＭのなかで、自発分極を持つ強誘電体をキャパシタの誘電体層に用いた不揮発性メモリ（ＦｅＲＡＭ）は、消費電力が小さいことから、モバイル分野の次世代メモリとして期待されている。【０００４】
特に、電界効果型トランジスタ（ＦＥＴ）のゲート絶縁膜上に強誘電体膜を設けた構造を有する１トランジスタ型（１Ｔ型）ＦｅＲＡＭは、非破壊読出しが可能であり、セル面積を小さくすることができるという特徴を有している。このため、１Ｔ型ＦｅＲＡＭは、破壊読出しの１トランジスタ−１キャパシタ型（１Ｔ１Ｃ型）ＦｅＲＡＭ及び２トランジスタ−２キャパシタ型（２Ｔ２Ｃ型）ＦｅＲＡＭに比べて、読出し回数や高密度化の点で有利である。【０００５】
代表的な１Ｔ型ＦｅＲＡＭは、ソース領域及びドレイン領域が形成された半導体基板（Ｓ）のチャネル領域上に、ゲート絶縁膜（Ｉ）、強誘電体膜（Ｆ）及び電極膜（Ｍ）が積層されたＦＥＴ構造を有している。この構造を有するＦｅＲＡＭは、ＭＦＩＳ（金属層（Ｍｅｔａｌ）、強誘電体層（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ）、絶縁層（Ｉｎｓｕｌａｔｏｒ）、半導体層（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ））型ＦｅＲＡＭと呼ばれる。ＭＦＩＳ型ＦｅＲＡＭでは、強誘電体膜の分極方向によってソース／ドレイン間のオン電流値とオフ電流値とが数桁異なることを利用して、「０」状態と「１」状態とが判別される。【０００６】
強誘電体膜には、ペロブスカイト構造を有するＰｂ（Ｚｒ，Ｔｉ）Ｏ３、あるいはＰｂ（Ｚｒ，Ｔｉ）Ｏ３にＬａ、Ｃａ、Ｓｒ、Ｎｂなどのドーパントを添加したＰＺＴ系の材料や、ビスマス層状構造を有する（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２あるいはＳｒＢｉ２Ｔａ２Ｏ９等が用いられる。ビスマス層状構造を有する強誘電体は、ＰＺＴ系材料に比べて分極電荷量は小さいが、誘電率も小さい。ＦＥＴ型ＦｅＲＡＭは強誘電体膜の分極電荷量が１μＣ／ｃｍ２程度であれば十分に動作する。ビスマス層状構造を有する強誘電体は誘電率が小さく大きな電圧がかけられるので強誘電体層に用いられることが多い。
【特許文献１】特開２００４−１７２４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
１Ｔ１Ｃ型ＦｅＲＡＭは既に実用化されている。しかし、１つのメモリセルに１個のトランジスタと１個の強誘電体キャパシタとが必要なので、メモリセルを形成するためにはある程度の大きさが必要となる。さらに、強誘電体キャパシタに蓄積できる電荷量は面積に比例するので、微細化を進めてゆくと記憶保持に必要な電荷量が維持できなくなる。すなわち、１Ｔ１Ｃ型ＦｅＲＡＭでは、大容量のメモリを作るのは困難である。【０００８】
一方、ＦＥＴ型ＦｅＲＡＭは、非破壊読み出しが可能であり、セル面積を小さくすることができる点で１Ｔ１Ｃ型ＦｅＲＡＭに比べて優位性を持っている。しかし、現状のＦＥＴ型ＦｅＲＡＭでは、書込み及び読出し電圧が高く、絶縁膜の信頼性も乏しい。従って、記憶保持性能を示す、リテンション特性及びインプリント特性が現行の１Ｔ１Ｃ型ＦｅＲＡＭに比べて劣っている。このため、ＦＥＴ型ＦｅＲＡＭは実用化に至っていない。【０００９】
特許文献１には、強誘電性と強磁性の双方を発現させるために、別々の材料で形成されて積層された強誘電体膜と強磁性体膜とを有する半導体記憶装置が開示されている。当該半導体記憶装置では、強誘電体膜に発現する電場と強磁性体膜に発現する磁場とが互いに影響するように、強誘電体膜及び強磁性体膜を積層しなければならない。強誘電体膜及び強磁性体膜の積層構造としないために、強磁性材料と強誘電体材料とを混合して加圧成形する方法も考えられる。しかし、そのような方法では、強誘電体膜や強磁性体膜の特性や信頼性が損なわれるおそれがある。【００１０】
本発明の目的は、記憶保持特性に優れ、微細化及び高集積化が可能な半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的は、半導体基板上に形成され、強誘電性と共に強磁性又はフェリ磁性を示すマルチフェロイク膜と、前記マルチフェロイク膜下方の前記半導体基板界面のチャネル領域と、前記チャネル領域を挟んだ両側に形成されたソース／ドレイン領域と、前記マルチフェロイク膜に所定の電圧を印加して誘電分極の向きに対応させて磁化の大きさ又は向きを変化させてデータを書込むデータ書込み電極と、前記チャネル領域内を流れるキャリアが前記磁化により前記チャネル領域内に生じた磁場からローレンツ力を受けて生じる前記キャリアの流れの偏りに基づいて前記データを読出すデータ読出し電極とを有することを特徴とする半導体記憶装置によって達成される。【００１２】
上記本発明の半導体記憶装置において、前記チャネル領域と前記マルチフェロイク膜との間にゲート絶縁膜が形成されていることを特徴とする。【００１３】
上記本発明の半導体記憶装置において、前記データ書込み電極は、前記マルチフェロイク膜上に形成されたゲート電極であることを特徴とする。【００１４】
上記本発明の半導体記憶装置において、前記データ読出し電極は、前記キャリアの流れの偏りに基づく前記ソース／ドレイン領域間のコンダクタンスの変化を検出することを特徴とする。【００１５】
上記本発明の半導体記憶装置において、前記データ書込み電極は、前記マルチフェロイク膜を挟んで前記ソース／ドレイン領域側にそれぞれ形成されていることを特徴とする。【００１６】
上記本発明の半導体記憶装置において、前記データ読出し電極は、前記キャリアの流れの偏りに基づくホール電圧を検出するように、チャネル幅方向に前記チャネル領域を挟んで一対形成されていることを特徴とする。【００１７】
上記本発明の半導体記憶装置において、前記データ読出し電極の一方は、他方より前記半導体基板の厚さ方向に深く配置されていることを特徴とする。【００１８】
上記本発明の半導体記憶装置において、前記データ読出し電極の一方は、前記ソース／ドレイン領域の一方と電気的に接続されていることを特徴とする。【００１９】
上記本発明の半導体記憶装置において、前記チャネル領域のキャリア濃度は、１×１０＋１５ｃｍ−３以下であることを特徴とする。【００２０】
上記本発明の半導体記憶装置において、前記マルチフェロイク膜の磁化の大きさは、０．１ｗｂ／ｍ２以上であることを特徴とする。【００２１】
上記本発明の半導体記憶装置において、前記マルチフェロイク膜は、ＢｉＦｅＯ３又はＢｉＦｅＯ３にIII属元素若しくはＶ属元素のドーパントを添加した材料、あるいはＢｉＮｉｘＭｎ１−ｘＯ３又はＢｉＮｉｘＭｎ１−ｘＯ３にドーパントを添加した材料で形成されていることを特徴とする。【００２２】
また、上記目的は、強誘電性と共に強磁性又はフェリ磁性を示すマルチフェロイク膜を半導体基板上に形成し、前記マルチフェロイク膜下方の前記半導体基板界面のチャネル領域を挟んだ両側にソース／ドレイン領域を形成し、前記マルチフェロイク膜に所定の電圧を印加して誘電分極の向きに対応させて磁化の大きさ又は向きを変化させてデータを書込むデータ書込み電極を形成し、前記チャネル領域内を流れるキャリアが前記磁化により前記チャネル領域内に生じた磁場からローレンツ力を受けて生じる前記キャリアの流れの偏りに基づいて前記データを読出すデータ読出し電極を形成することを特徴とする半導体記憶装置の製造方法によって達成される。【００２３】
また、上記目的は、強誘電性と共に強磁性又はフェリ磁性を示すマルチフェロイク膜に所定の電圧を印加し、前記マルチフェロイク膜の誘電分極の向きに対応させて前記マルチフェロイク膜の磁化の大きさ又は向きを変化させ、前記磁化の大きさ又は向きに対応させたデータを書込むことを特徴とする半導体記憶装置のデータ書込み方法によって達成される。【００２４】
また、上記目的は、強誘電性と共に強磁性又はフェリ磁性を示すマルチフェロイク膜の磁化の大きさ又は向きに対応させて書込まれたデータを、前記磁化により生じた磁場からローレンツ力を受けて生じるキャリアの流れの偏りに基づいて前記データを読出すことを特徴とする半導体記憶装置のデータ読出し方法によって達成される。
【発明の効果】
【００２５】
本発明によれば、記憶保持特性に優れ、微細化及び高集積化が可能な半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【００２６】
〔第１の実施の形態〕
本発明の第１の実施の形態による半導体記憶装置及びその製造方法について図１乃至図４を用いて説明する。本実施の形態による半導体記憶装置１は、ＭＦＩＳ型ＦｅＲＡＭと同様の構造を備え、強誘電体膜（Ｆ）の部分にマルチフェロイク膜を用いている点に特徴を有している。マルチフェロイク膜は、強誘電性と共に強磁性を示し、電場又は磁場の一方を変えると他方の特性が変わる性質を備えている。本実施の形態では、誘電分極の方向と磁化の方向とがほぼ直交するマルチフェロイク膜を用いている。【００２７】
図１は、半導体記憶装置１の基板面に垂直な断面構造を示している。図１に示すように、半導体記憶装置１は、例えばｐ型シリコン半導体基板２２に形成された素子分離絶縁膜２４で画定された素子領域内に形成されている。半導体記憶装置１のゲート部Ｇは、半導体基板２２上に形成された膜厚５ｎｍのＨｆＯ２（酸化ハフニウム）のゲート絶縁膜７と、ゲート絶縁膜７上に形成された膜厚３００ｎｍのＢＦＯ（ＢｉＦｅＯ３：酸化ビスマス鉄）のマルチフェロイク膜９と、マルチフェロイク膜９上に形成された膜厚２００ｎｍのＰｔ（白金）のゲート電極１０とを有している。ゲート絶縁膜７は、ＨｆＯ２に代わる他の絶縁性材料を膜厚３〜１５ｎｍ程度成膜して形成してもよい。なお、キャリアトラップ準位等の少ない良好な界面が得られる場合には、ゲート絶縁膜７を形成せずに、半導体基板２２上にマルチフェロイク膜９を直接形成してもよい。【００２８】
ゲート絶縁膜７下方の半導体基板２２の表層部はチャネル領域２となっている。チャネル領域２を挟んだ両側には、ｎ型不純物活性化領域であるソース領域３とドレイン領域４とが形成されている。ソース領域３及びドレイン領域４の端部はゲート絶縁膜７の下方にまで延びて形成されている。【００２９】
このように、半導体記憶装置１は、ゲート絶縁膜７と、マルチフェロイク膜９と、ゲート電極１０とがこの順に積層されたゲート部Ｇと、ゲート部Ｇ下層のチャネル領域２と、チャネル領域２の両側に形成されたソース／ドレイン領域３、４とを備えたｎチャネルＭＦＩＳ型ＦＥＴの構造を有している。【００３０】
半導体基板２２全面には酸窒化シリコン（ＳｉＯＮ）のカバー膜（不図示）が形成され、その上に二酸化シリコン（ＳｉＯ２）の層間絶縁膜２０が約１．０μｍの厚さに形成されて、ゲート絶縁膜７及び、マルチフェロイク膜９、ゲート電極１０を覆っている。【００３１】
ソース／ドレイン領域３、４及びゲート電極１０上には、層間絶縁膜２０を開口したコンタクトホールにタングステン（Ｗ）を埋め込んだタングステン・プラグが形成されている。ソース領域３と電気的に接続されたタングステン・プラグはソース電極２８として機能し、ドレイン領域４と電気的に接続されたタングステン・プラグはドレイン電極３０として機能し、ゲート電極１０と電気的に接続されたタングステン・プラグは接続電極２６として機能する。なお、ソース／ドレイン領域３、４及びゲート電極１０のそれぞれの上表面にシリサイド膜（不図示）が形成されていてもよい。【００３２】
層間絶縁膜２０上表面は平坦化されており、ソース電極２８及び、ドレイン電極３０、ゲート電極１０の接続電極２６の上面がそれぞれ露出している。層間絶縁膜２０上表面には配線３２、３４、３６が形成されている。ソース電極２８はソース配線３４に電気的に接続され、ドレイン電極３０はドレイン配線３６に電気的に接続され、ゲート電極１０の接続電極２６は接続配線３２に電気的に接続されている。【００３３】
層間絶縁膜２０上には配線３２、３４、３６を埋める厚さの層間絶縁膜３８が形成されている。配線３２上には、層間絶縁膜３８を開口したコンタクトホールにタングステンを埋め込んだタングステン・プラグ４０が形成されている。層間絶縁膜３８上表面は平坦化されており、タングステン・プラグ４０の上面が露出している。層間絶縁膜３８上表面には例えば配線３２、３４、３６と交差する方向に延びるゲート配線４２が形成されている。タングステン・プラグ４０はゲート配線４２に電気的に接続されている。層間絶縁膜３８上にはゲート配線４２を埋める厚さの層間絶縁膜４４が形成されている。ゲート電極１０は、接続電極２６、接続配線３２、及びタングステン・プラグ４０を介してゲート配線４２に接続されている。【００３４】
本実施の形態の半導体記憶装置１は、マルチフェロイク膜９にデータ書込み電圧を印加するデータ書込み電極を有している。本実施の形態ではゲート電極１０がデータ書込み電極を兼用している。ゲート配線４２には、不図示の電圧生成部で生成された書込みデータに対応したデータ書込み電圧が印加されるようになっている。ゲート配線４２に印加されたデータ書込み電圧はタングステン・プラグ４０、接続配線３２、接続電極２６を介してゲート電極１０に印加される。【００３５】
本実施の形態によるマルチフェロイク膜９は、例えば正極性電圧が印加されると、膜厚方向の一方向に分極方向が揃うと共にチャネル領域２のチャネル幅方向の一方向に磁化の向きが揃い、逆極性電圧が印加されると、膜厚方向の逆方向に分極方向が揃うと共にチャネル領域２のチャネル幅方向の逆方向に磁化方向が揃うようになっている。分極方向及び磁化方向が定まると電圧印加を止めても分極及び磁化の状態は維持される。この維持された分極及び磁化の２種類の状態をデータ「１」又は「０」に対応させてデータ書込み及びその記憶をさせるようになっている。【００３６】
半導体記憶装置１は、マルチフェロイク膜９内で維持された分極及び磁化の正逆方向の２種類の状態に対応してソース／ドレイン領域３、４間のチャネル領域２のコンダクタンス値が異なることを利用してデータを読出すようになっている。半導体記憶装置１は、このデータ読出しのためのデータ読出し電極を有している。本実施の形態では、ソース電極２８及びドレイン電極３０がデータ読出し電極を兼用している。【００３７】
データ読出し時には、不図示のデータ検出部で生成されたデータ読出し電圧がソース／ドレイン配線３４、３６間に印加される。ソース／ドレイン配線３４、３６間に印加されたデータ読出し電圧はソース電極２８及びドレイン電極３０を介してソース／ドレイン領域３、４間に印加される。不図示のデータ検出部は、チャネル領域２のコンダクタンス値の相違をソース／ドレイン領域３、４間を流れる電流値又はソース／ドレイン領域３、４間の電圧値の変化として検出するようになっている。【００３８】
次に、具体的なデータ書込み／読出し動作について図２を用いて説明する。図２は、半導体記憶装置１の基板面に垂直な断面構造を模式的に示している。図２（ａ）は、データ「１」の書込み動作を示し、図２（ｂ）は、データ「０」の書込み動作を示している。理解を容易にするためＸＹＺ直交座標系を用いて説明する。図２（ａ）及び図２（ｂ）において、半導体基板２２の基板面に平行にＸＹ平面をとる。Ｘ軸は、チャネル領域２のチャネル長方向に平行で、ソース領域３からドレイン領域４に向かう方向を正方向とする。Ｙ軸は、チャネル領域２のチャネル幅方向に平行で、図において紙面手前から紙面に向かう方向を正方向とする。Ｚ軸は、ＸＹ平面に垂直で、半導体基板２２上の膜積層方向（図下から上の方向）を正方向とする。【００３９】
半導体記憶装置１にデータ「１」を書込む場合には、当該半導体記憶装置１を選択すると共にデータ「１」を書込むためのデータ「１」書込み電圧（＋Ｖｗ）をゲート電圧Ｖｇとして当該ゲート電極（データ書込み電極）１０に印加する。また、データ「０」を書込む場合には、当該半導体記憶装置１を選択すると共にデータ「０」を書込むためのデータ「０」書込み電圧（−Ｖｗ）をゲート電圧Ｖｇとして当該ゲート電極１０に印加する。なお、データ「１」又はデータ「０」の書込み時のいずれにおいても、ソース電極２８及びドレイン電極３０はオープン状態であり、半導体基板２２は例えばＧＮＤ（接地）電位に維持されている。【００４０】
ゲート電極１０にゲート電圧Ｖｇ＝＋Ｖｗが印加されると、図２（ａ）に示すように、マルチフェロイク膜９には、Ｚ軸の負方向に誘電分極Ｐが生じると共に、Ｙ軸の正方向に磁化Ｍが生じる。この状態はゲート電極１０への電圧印加を解除しても維持される。これによりデータ「１」が書込まれ記憶される。【００４１】
ゲート電極１０にゲート電圧Ｖｇ＝−Ｖｗが印加されると、図２（ｂ）に示すように、マルチフェロイク膜９には、Ｚ軸の正方向に誘電分極Ｐが生じると共に、Ｙ軸の負方向に磁化Ｍが生じる。この状態はゲート電極１０への電圧印加を解除しても維持される。これによりデータ「０」が書込まれ記憶される。【００４２】
次に、記憶データの読出し動作について説明する。まず、半導体記憶装置１を選択するためにゲート電極（データ書込み電極）１０に例えばゲート電圧Ｖｇ＝０を印加する。次いで、ソース電極２８にソース電圧Ｖｓ＝ＧＮＤ電位を印加し、ドレイン電極３０にドレイン電圧Ｖｄとしてデータ読出し電圧＋Ｖｒを印加する。これらの電圧印加は直流電圧でもパルス電圧でもよい。【００４３】
データ「１」が記憶されていれば、マルチフェロイク膜９にはＺ軸の負方向の誘電分極Ｐが生じておりチャネル領域２内の電子（キャリア）はＺ軸の正方向に集まり易くなっている。このため、チャネル領域２の基板２２界面近傍に生じているｎチャネル（反転層）のキャリア密度が高まるのでチャネル領域２のコンダクタンスは相対的に高まっている。【００４４】
マルチフェロイク膜９にはＹ軸の正方向の磁化Ｍが生じているので、チャネル領域２内にはＹ軸の負方向に磁束線が延びる磁場Ｂが生じている。ドレイン／ソース領域４、３間にデータ読出し電圧（＋Ｖｒ）を印加してチャネル領域２を介してドレイン領域４からソース領域３に向かう電流を流すと、チャネル領域２内をソース領域３からドレイン領域４に向かう電子ｅの流れは、磁場ＢによりＺ軸の正方向に向くローレンツ力を受けて基板２２界面近傍に形成されているチャネル側に偏る。【００４５】
これにより、ドレイン／ソース領域４、３間のチャネル領域２のコンダクタンスは相対的に高くなる。このため、ドレイン／ソース領域４、３間に電流が流れ易くなり相対的に大きなソース／ドレイン間電流Ｉｒ＝Ｉ１が検出される。【００４６】
データ「０」が記憶されていれば、マルチフェロイク膜９にはＺ軸の正方向の誘電分極Ｐが生じておりチャネル領域２内の電子はＺ軸の正方向に集まり難くなっている。このため、チャネル領域２の基板２２界面近傍に生じているｎチャネルのキャリア密度が低くなるのでチャネル領域２のコンダクタンスは相対的に低くなっている。【００４７】
マルチフェロイク膜９にはＹ軸の負方向の磁化Ｍが生じているので、チャネル領域２内にはＹ軸の正方向に磁束線が延びる磁場Ｂが生じている。ドレイン／ソース領域４、３間にデータ読出し電圧（＋Ｖｒ）を印加してチャネル領域２を介してドレイン領域４からソース領域３に向かう電流を流そうとしても、チャネル領域２内をソース領域３からドレイン領域４に向かう電子ｅの流れは、磁場ＢによりＺ軸の負方向に向くローレンツ力を受けてチャネル領域２内で基板深層側に偏る。これにより、ドレイン／ソース領域４、３間のチャネル領域２のコンダクタンスは相対的に低くなる。このため、ドレイン／ソース領域４、３間に電流は流れ難くなり相対的に小さなソース／ドレイン間電流Ｉｒ＝Ｉ０＜Ｉ１が検出される。【００４８】
このように、データ読出し電圧（＋Ｖｒ）をドレイン／ソース領域４、３間に印加して、ドレイン／ソース間電流Ｉｒを検出することにより、Ｉｒ＝Ｉ１ならデータ「１」と判断し、Ｉｒ＝Ｉ０＜Ｉ１ならデータ「０」と判定できる。【００４９】
データ読出し終了後に、各電極１０、２８、３０を電圧無印加状態にしても、データ記憶用のマルチフェロイク膜９の誘電分極Ｐ及び磁化Ｍの向きは変化しない。これにより、データ「０」又は「１」の状態は維持されるので、本実施の形態による半導体記憶装置１では非破壊読出しが可能である。【００５０】
上記実施例では、ドレイン／ソース４、３間電流Ｉｒを検出してデータ読出しをしているが、それに代えて、チャネル領域２のコンダクタンスの変化をドレイン／ソース４、３間電圧の変化として検出してデータ読出しをすることも可能である。【００５１】
以上説明したように、本実施の形態によれば、半導体記憶装置１は、マルチフェロイク膜９の誘電分極Ｐのスイッチングに伴う磁化Ｍのスイッチング現象を利用して、データの書込み及び読出しをしている。【００５２】
従来のような強誘電性だけに基づいたデータ記憶では、経時変化による分極電荷量の変動は、リテンション特性やインプリント特性に影響するので半導体記憶装置１の記憶保持性能劣化の原因となる。【００５３】
これに対し、本実施の形態の半導体記憶装置１では、分極性及び強磁性を有するマルチフェロイク膜９を用いているので、分極だけでなく磁化に基づいてデータが記憶保持されている。マルチフェロイク膜９の磁化特性は電気的な変動とは無関係であるため、１Ｔ型構造を有していても、本実施の形態の半導体記憶装置１は、リテンション特性及びインプリント特性を改善して記憶保持特性の安定度を向上することができる。従って、本実施の形態によれば、記憶保持特性に優れ、微細化及び高集積化を図ることができる半導体記憶装置が実現できる。【００５４】
ところで、特願２００５−０２６２７４号には、強磁性を示すと共に、強磁性又はフェリ磁性をも示す被制御膜と、当該被制御膜の磁化の向きを変化させる磁化制御構造とを有する半導体装置が提案されている。提案された半導体装置では、被制御膜に電圧を印加して誘電分極を生じさせ、当該誘電分極の向きに応じてソース／ドレイン間のコンダクタンスが変わることと、磁化制御構造を用いて被制御膜を磁化させて、当該磁化による磁場から注入電流が受けるローレンツ力に基づいてソース／ドレイン間のコンダクタンスが変わることとを利用して情報を記録する。従って、提案された半導体装置では、被制御膜への印加電圧を生成する電圧生成部と被制御膜を磁化させる磁化制御構造とがデータ書込み部に必要となる。【００５５】
これに対し、本実施の形態の半導体記憶装置１では、マルチフェロイク膜９を磁化させる磁化制御構造は不要である。このため、本実施の形態の半導体記憶装置１は、提案された半導体装置より回路構成を大幅に簡略化することができる。【００５６】
次に、本実施の形態による半導体記憶装置１の製造方法について図３及び図４に示す製造工程断面図を用いて説明する。まず、図３（ａ）に示すように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ；浅溝素子分離）法やＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法等を用いてｐ型シリコン半導体基板２２の表層部に素子分離絶縁膜２４を形成する。【００５７】
次いで、半導体基板２２表面に例えば電子ビーム蒸着法を用いてゲート絶縁膜となる膜厚５ｎｍのＨｆＯ２膜５０を形成する。続いて、ラピッドサーマルアニール（ＲＴＡ）炉内に半導体基板２２を載置して酸化性雰囲気中で７５０℃〜８５０℃の熱処理を行う。【００５８】
次いで、ＨｆＯ２膜５０上に例えばパルスレーザ蒸着（ＰＬＤ）法を用いてマルチフェロイク膜となる膜厚３００ｎｍのＢＦＯ（ＢｉＦｅＯ３）膜５２を形成する。ＰＬＤ法では、まず、真空チャンバ中にＢＦＯセラミックスのターゲットを載置する。ＨｆＯ２膜５０が形成された半導体基板２２をターゲットに対向するように配置する。基板温度を３５０℃に保持し、酸素分圧を１．３Ｐａとする。Ｎｄ：ＹＡＧレーザの３倍高調波（波長３５５ｎｍ）を１０Ｈｚの繰り返し周波数でターゲットに照射することにより、ＨｆＯ２膜５０上に３００ｎｍの厚さにＢＦＯ膜５２が堆積する。なお、ＢｉＦｅＯ３に代えて、ＢｉＦｅＯ３にＬａやＳｃなどのIII属元素のドーパント若しくはＮｂなどのＶ属元素のドーパントを添加した材料や、ＢｉＮｉｘＭｎ１−ｘＯ３又はＢｉＮｉｘＭｎ１−ｘＯ３にドーパントを添加した材料を用いることもできる。【００５９】
ＢＦＯのバルク体は、本来強誘電体であり、かつ反強磁性体であるが、反強磁性体を薄膜化すると、強磁性の性質が現れることが知られている。ＢＦＯを主成分とする薄膜は強誘電性と強磁性との両方の性質を持つ。この方法で作製したＢＦＯ膜５２の飽和磁化は９０ｅｍｕ／ｃｍ３＝９０／（４π×１０−３）Ａ／ｍであった。【００６０】
また、ＢＦＯ膜５２の成膜法としてＰＬＤ法に代えて、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、あるいはＳｏｌ  ｇｅｌ（Ｃｈｅｍｉｃａｌ  ｓｏｌｕｔｉｏｎ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＳＤ）法を用いてもよい。【００６１】
次いで、ＢＦＯ膜５２上に例えば電子ビーム蒸着法を用いてゲート電極となる膜厚２００ｎｍのＰｔ膜５４を形成する。次に、レジストを塗布してパターニングし、ゲート部形成領域上にレジスト層５６を形成する。次に、Ｐｔ膜５４からＨｆＯ２膜５０までの３層をフォトリソグラフィ技術を用いて所定形状にパターニングする。エッチングガスとしてアルゴンと塩素との混合ガスを用いてレジスト層５６をエッチングマスクとして半導体基板２２上をエッチングし、図３（ｂ）に示すように露出部のＰｔ膜５４、ＢＦＯ膜５２及びＨｆＯ２膜５０を順次除去して、半導体基板２２が露出するまでエッチング処理を行う。このように、Ｐｔ膜５４からＨｆＯ２膜５０までの３層を一括してエッチングすることができる。最後にエッチングマスクとして用いていたレジスト層５６を除去する。これにより、図３（ｃ）に示すように、ＨｆＯ２膜のゲート絶縁膜７と、ゲート絶縁膜７上に形成されたＢＦＯ膜のマルチフェロイク膜９と、マルチフェロイク膜９上に形成されたＰｔ膜のゲート電極１０とを有するゲート部Ｇが完成する。【００６２】
次に、図４（ａ）に示すように、ゲート部Ｇをマスクとして例えばイオン注入法を用いてＰ（リン）やＡｓ（ヒ素）等のｎ型不純物を半導体基板２２内の領域に導入して、ｎ型不純物領域６０、６２を形成する。例えば、Ｐの注入条件は加速エネルギー３０ｋｅＶ〜７０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２〜1×１０１６ｃｍ−２であり、好適には加速エネルギー５０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注入される。【００６３】
次に、急速ランプ加熱装置等を用いてアニール処理を施し、注入した不純物を活性化する。このアニール処理は、例えば加熱温度（到達温度）７００℃以上１０００℃以下、加熱時間２０ｓ以上１２０ｓ以下で行われる。これにより、図４（ａ）に示すｎ型不純物領域６０、６２が活性化されて、図４（ｂ）に示すように、ゲート部Ｇの両側のｎ型不純物拡散層にソース領域３及びドレイン領域４が形成される。【００６４】
その後、図４（ｂ）に示すように、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、二酸化シリコン（ＳｉＯ２）の層間絶縁膜２０をカバー膜上に約１．０μｍの厚さに成長する。続いて、層間絶縁膜２０を化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨してその表面を平坦化する。次に、コンタクトホールを形成する。次いで、ＤＣスパッタ法によって、Ｔｉ膜とＰｔ膜を層間絶縁膜２０上に順に形成する。この場合、Ｔｉ膜の厚さを１０〜３０ｎｍ程度、例えば２０ｎｍとし、Ｐｔ膜の厚さを１００〜３００ｎｍ程度、例えば１７５ｎｍとする。Ｔｉ膜は、Ｐｔ膜と層間絶縁膜２０との密着性を改善する役割を果たす。【００６５】
なお、この間に、保護層（不図示）としてＡｌ２Ｏ３、ＺｒＯ２又はＨｆＯ２などの酸化物膜をスパッタリング法により５０ｎｍの厚さに形成してもよい。保護層は、還元され易いマルチフェロイク膜を水素から保護して、水素がその内部に入ることをブロックするために形成される。【００６６】
次に、図１に示すように接続電極２６、ソース電極２８、ドレイン電極３０を形成する。レジスト層を除去した後に、層間絶縁膜２０上とコンタクトホールの内面にＲＦ前処理エッチングを行った後、それらの上にスパッタリング法によりＴｉ膜を２０ｎｍ、ＴｉＮ（窒化チタン）膜を５０ｎｍの厚さに形成し、これらの膜を密着層とする。さらに、フッ化タングステンガス（ＷＦ６）、アルゴン、水素の混合ガスを使用するＣＶＤ法により、密着層の上にタングステン膜を形成する。【００６７】
なお、タングステン膜の成長初期にはシラン（ＳｉＨ４）ガスも使用する。タングステン膜は、各コンタクトホールを完全に埋め込む厚さ、例えば層間絶縁膜２０上で５００ｎｍ程度とする。なお、コンタクトホールはそれぞれテーパ形状となっているので、それらの中に埋め込まれたタングステン膜には空洞（ス、ボイドともいう）が形成され難い。【００６８】
次に、層間絶縁膜２０上のタングステン膜と密着層とをＣＭＰ法により除去し、各コンタクトホール内にのみ残す。これにより、コンタクトホール内のタングステン膜と密着層とを各電極２６、２８、３０として使用する。ここで、ＣＭＰ法の代わりにエッチバックを用いると、タングステン膜のエッチングと密着層のエッチングとでそれぞれ異なるエッチングガスが必要となるので、エッチング管理に手間がかかる。【００６９】
その後、紙面に垂直な方向にＡｌ、あるいはＣｕを用いて各配線３２、３４、３６を形成する。層間絶縁膜３８の形成、コンタクトホール形成、タングステンを埋め込み紙面に平行な方向の配線４２を形成し、配線４２を埋め込む層間絶縁膜４４を形成する。回路構成に応じてこの配線工程が複数回繰り返される。以上の工程を経て、図１に示すような構造の本実施形態による半導体記憶装置１が完成する。【００７０】
〔第２の実施の形態〕
本発明の第２の実施の形態による半導体記憶装置及びその製造方法について図５乃至図７を用いて説明する。本実施の形態による半導体記憶装置１も、ＭＦＩＳ型ＦｅＲＡＭと同様の構造を備え、強誘電体膜（Ｆ）の部分にマルチフェロイク膜を用いている点に特徴を有している。まず、本実施の形態による半導体記憶装置の概略の構成について図５及び図６を用いて説明する。図５は、本実施の形態の半導体記憶装置１の構造を模式的に示す斜視図である。図６は、図５に示す半導体記憶装置１を基板面の法線方向に見た模式図である。本実施の形態の半導体記憶装置１の構成要素のうち第１の実施の形態の半導体記憶装置１と同様の機能／作用を有する構成要素には同一の符号を付してその説明は省略する。【００７１】
図５に示すように、本実施の形態による半導体記憶装置１のゲート部Ｇは、第１の実施の形態のゲート部Ｇと比較すると、ゲート絶縁膜７がソース／ドレイン領域３、４側に張り出して形成されている。ゲート絶縁膜７の張り出し部上にはマルチフェロイク膜９を挟んでソース／ドレイン領域３、４側に一対のデータ書込み電極（分極用電極）４６、４８が形成されている。データ書込み電極４６、４８は、マルチフェロイク膜９上のゲート電極１０と同様の例えば膜厚３００ｎｍのＰｔで形成されている。【００７２】
データ書込み電極４６、４８は、マルチフェロイク膜９の誘電分極の向きを変えるデータ書込み電圧を印加するために用いられる。データ書込み電極４６は、データ書込み配線ＰＬ１に接続されている。データ書込み電極４８は、データ書込み配線ＰＬ２に接続されている。また、ゲート電極１０は、ゲート配線ＧＬに接続されている。なお、データ書込み電極４６、４８の一方とゲート電極１０とが共通接続されていてもよい。【００７３】
ソース領域３はゲート絶縁膜７によりデータ書込み電極４６から電気的に絶縁されてソース配線ＳＬに接続されている。ドレイン領域４はゲート絶縁膜７によりデータ書込み電極４８から電気的に絶縁されてドレイン配線ＤＬに接続されている。【００７４】
本実施の形態によるマルチフェロイク膜９は、データ書込み電極４６、４８間に例えば正極性電圧が印加されると、チャネル領域２のチャネル長方向の一方向に分極方向が揃うと共に膜厚方向の一方向に磁化方向が揃い、逆極性電圧が印加されると、チャネル領域２のチャネル長方向の逆方向に分極方向が揃うと共に膜厚方向の逆方向に磁化方向が揃うようになっている。【００７５】
分極方向及び磁化方向が定まると電圧印加を止めても分極及び磁化の状態は維持される。この維持された分極及び磁化の２種類の状態をデータ「１」又は「０」に対応させてデータ書込み及びその記憶をさせるようになっている。【００７６】
半導体記憶装置１は、マルチフェロイク膜９内で維持された分極及び磁化の正逆方向の２種類の状態毎に対応してチャネル領域２内のホール電圧が異なることを利用してデータを読出すようになっている。【００７７】
半導体記憶装置１は、このデータ読出しのために、チャネル幅方向にチャネル領域２を挟むように半導体基板２２内に形成した一対のｎ型不純物活性化領域であるデータ読出し電極６６、６８を有している。データ読出し電極６６、６８はチャネル幅方向両端でそれぞれチャネル領域２と電気的に接続されている。データ読出し電極６６は、データ読出し配線ＲＬ１に接続されている。データ読出し電極６８は、データ読出し配線ＲＬ２に接続されている。チャネル領域２にチャネル（反転層）が形成されていない状態では、各データ読出し電極６６、６８とソース／ドレイン領域３、４とはそれぞれ絶縁状態と看做すことができる。なお、これらのゲート部Ｇ、ソース／ドレイン領域３、４、データ書込み電極４６、４８、及びデータ読出し電極６６、６８は層間絶縁膜２０で埋め込まれている。【００７８】
データ読出し時には、データ読出し電圧がソース／ドレイン配線ＳＬ、ＤＬを介してソース電極２８及びドレイン電極３０に印加される。データ読出し電極６６、６８には、チャネル領域２内でキャリアが受けたローレンツ力に基づくキャリアの偏在により生じたホール電圧が読出される。読出された電圧は読出し配線ＲＬ１、ＲＬ２を介して出力され、当該ホール電圧の極性を検出して記憶データを判定することができる。【００７９】
次に、具体的なデータ書込み／読出し動作について図７を用いて説明する。図７は、半導体記憶装置１を基板面の法線方向に見た模式図である。図７（ａ）は、データ「１」のデータの書込み動作を示し、図７（ｂ）は、データ「０」の書込み動作を示している。理解を容易にするためＸＹＺ直交座標系を用いて説明する。図７（ａ）及び図７（ｂ）において、半導体基板２２の基板面に平行にＸＹ平面をとる。Ｘ軸は、チャネル領域２のチャネル長方向に平行で、ソース領域３からドレイン領域４に向かう方向を正方向とする。Ｙ軸は、チャネル領域２のチャネル幅方向に平行で、データ読出し電極６６からデータ読出し電極６８に向かう方向（図下から上の方向）を正方向とする。Ｚ軸は、ＸＹ平面に垂直で、図において紙面から紙面手前に向かう方向を正方向とする。【００８０】
データ書込みの場合は、まず、当該半導体記憶装置１を選択する選択電圧Ｖｓがゲート配線ＧＬから当該ゲート電極１０に印加される。選択された半導体記憶装置１にデータ「１」を書込むには、データ「１」書込み電圧（＋Ｖｗ）をデータ書込み配線ＰＬ１、ＰＬ２からデータ書込み電極４６、４８間に印加する。【００８１】
また、データ「０」を書込むには、データ「０」書込み電圧（−Ｖｗ）をデータ書込み電極４６、４８間に印加する。なお、データ「１」又はデータ「０」の書込み時のいずれにおいても、ソース電極２８及びドレイン電極３０はオープン状態であり、半導体基板２２は例えばＧＮＤ（接地）電位に維持されている。【００８２】
データ書込み電極４６、４８間にデータ「１」書込み電圧（＋Ｖｗ）が印加されると、図７（ａ）に示すように、マルチフェロイク膜９には、Ｘ軸の正方向に誘電分極Ｐが生じると共に、Ｚ軸の負方向に磁化Ｍが生じる。この状態はデータ書込み電極４６、４８間への電圧印加を解除しても維持される。これによりデータ「１」が書込まれ記憶される。【００８３】
データ書込み電極４６、４８間にデータ「０」書込み電圧（−Ｖｗ）が印加されると、図７（ｂ）に示すように、マルチフェロイク膜９には、Ｘ軸の負方向に誘電分極Ｐが生じると共に、Ｚ軸の正方向に磁化Ｍが生じる。この状態はデータ書込み電極４６、４８間への電圧印加を解除しても維持される。これによりデータ「０」が書込まれ記憶される。【００８４】
次に、記憶データの読出し動作について説明する。まず、半導体記憶装置１を選択するためにゲート配線ＧＬを介してゲート電極１０に所定のゲート電圧Ｖｇが印加される。次いで、ドレイン／ソース配線ＤＬ、ＳＬを介してドレイン／ソース領域４、３間にデータ読出し電圧（＋Ｖｒ）を印加する。なお、データ読出し時は、データ書込み電極４６、４８はオープン状態であり、半導体基板２２は例えばＧＮＤ（接地）電位に維持されている。【００８５】
データ「１」が記憶されていれば、マルチフェロイク膜９にはＺ軸の負方向の磁化Ｍが生じているので、チャネル領域２内にはＺ軸の負方向に磁束線が延びる磁場Ｂが生じている。ドレイン／ソース領域４、３間にデータ読出し電圧（＋Ｖｒ）を印加してチャネル領域２を介してドレイン領域４からソース領域３に向かう電流を流すと、チャネル領域２の基板２２界面近傍に生じているｎチャネル内をソース領域３からドレイン領域４に向かう電子ｅの流れは、磁場ＢによりＹ軸の負方向に向くローレンツ力を受けてデータ読出し電極６６側に偏る。【００８６】
これにより、データ読出し電極６６側のチャネル領域２は負（−）に帯電する。一方、データ読出し電極６８側のチャネル領域２は電子ｅが不足するため正（＋）に帯電する。このため、データ読出し電極６６、６８間には、ホール効果によるホール電圧が現れる。そこで、データ読出し電極６６、６８から出力された電位を検出して、データ読出し電極６６、６８間の電圧ΔＶ＝−Ｖｏを求めてデータ「１」が判定できる。【００８７】
データ「０」が記憶されていれば、マルチフェロイク膜９にはＺ軸の正方向の磁化Ｍが生じているので、チャネル領域２内にはＺ軸の正方向に磁束線が延びる磁場Ｂが生じている。ドレイン／ソース領域４、３間にデータ読出し電圧（＋Ｖｒ）を印加してチャネル領域２を介してドレイン領域４からソース領域３に向かう電流を流すと、チャネル領域２のｎチャネル内をソース領域３からドレイン領域４に向かう電子ｅの流れは、磁場ＢによりＹ軸の正方向に向くローレンツ力を受けてデータ読出し電極６８側に偏る。【００８８】
これにより、データ読出し電極６８側のチャネル領域２は負（−）に帯電する。一方、データ読出し電極６６側のチャネル領域２は電子ｅが不足するため正（＋）に帯電する。このため、データ読出し電極６６、６８間には、データ「１」の場合と極性が逆のホール電圧が現れる。そこで、データ読出し電極６６、６８から出力された電位を検出して、データ読出し電極６６、６８間の電圧ΔＶ＝＋Ｖｏを求めてデータ「０」が判定できる。【００８９】
このように、半導体記憶装置１のデータ読出し電極６６、６８間の電圧ΔＶの極性は、マルチフェロイク膜９に磁化Ｍの向きとして記憶されたデータにより異なる。従って、半導体記憶装置１は電圧ΔＶの極性（正負）を判定することによりデータ「１」又は「０」を読出すことができる。【００９０】
データ読出し終了後、各配線ＰＬ１、ＰＬ２、ＳＬ、ＤＬへの電圧印加を止めても、データ記憶用のマルチフェロイク膜９の磁化Ｍの向きは変化しないので、データ「１」又は「０」を記憶し続けることができる。従って、本実施の形態による半導体記憶装置１は非破壊読出しが可能である。【００９１】
ここで、半導体記憶装置１の動作条件の一例を示す。ホール電圧は次の式で示すことができる。【００９２】
Ｖｙ＝ｗ×Ｊｙ×Ｂ÷（ｎ×ｅ）  ・・・（１）【００９３】
式（１）において、Ｖｙはホール電圧であり、ｗは電圧測定端子間の距離であり、Ｊｙはホール電流であり、Ｂは磁場の大きさであり、ｎは半導体層（チャネル領域）のキャリア濃度であり、ｅは電子の持つ電荷量である。第１の例として、ｗ＝２（μｍ）とし、Ｊｙ＝０．１（ｍＡ）とし、Ｂ＝１（Ｗｂ／ｍ２）とし、ｎ＝１０＋１４（ｃｍ−３）とし、ｅ＝１．６×１０−１９（Ｃ）として、これらの値を式（１）に代入すると、Ｖｙ＝１．２５×１０−１１（Ｖ）、すなわち０．１２５（ｐＶ）となる。【００９４】
第２の例として、ｗ＝２（μｍ）とし、Ｊｙ＝１（ｍＡ）とし、Ｂ＝０．１（Ｗｂ／ｍ２）＝９０（ｅｍｕ／ｃｍ３）とし、ｎ＝１０＋１６（ｃｍ−３）とし、ｅ＝１．６×１０−１９（Ｃ）として、これらの値を式（１）に代入すると、Ｖｙ＝１．２５×１０−１３  （Ｖ）、すなわち０．００１２５（ｐＶ）となる。【００９５】
次に、本実施の形態による半導体記憶装置１の製造方法について簡単に説明する。本実施の形態の製造方法は第１の実施の形態とほぼ同様であるので差異のある工程についてのみ簡述する。データ読出し電極６６、６８は、ソース／ドレイン領域３、４の形成と同時に形成される。マスク層をデータ読出し電極６６、６８用にもパターニングして半導体基板２２の所定領域を露出させておいて、ｎ型不純物注入及びアニール処理を施してデータ読出し電極６６、６８を形成する。これにより、ソース／ドレイン領域３、４及びデータ読出し電極６６、６８が半導体基板２２の表層部に形成される。【００９６】
次に、データ書込み電極４６、４８の形成について説明する。まず、ゲート絶縁膜となるＨｆＯ２膜を半導体基板２２上の全面に形成する。次いでＨｆＯ２膜上にＢＦＯ膜を形成してパターニングしマルチフェロイク膜９を形成する。次いで、ゲート電極及びデータ書込み電極となるＰｔ膜を成膜してパターニングして、ゲート電極１０及びデータ書込み電極４６、４８を形成する。【００９７】
以上説明したように、本実施の形態によれば、半導体記憶装置１は、強誘電性と共に強磁性を示すマルチフェロイク膜９を用いることにより、電場で書込んだデータを磁場によって記憶することができる。マルチフェロイク膜９の磁化特性は電気的な変動とは無関係であるため、記憶保持特性の安定度に優れており、１Ｔ型構造を有する半導体記憶装置１の記憶保持性能（リテンション特性及びインプリント特性）を改善することができる。従って、半導体記憶装置１は記憶保持特性に優れ、微細化及び高集積化を図ることができる。【００９８】
〔第３の実施の形態〕
本発明の第３の実施の形態による半導体記憶装置及びその製造方法について図８及び図９を用いて説明する。本実施の形態による半導体記憶装置１も、ＭＦＩＳ型ＦｅＲＡＭと同様の構造を備え、強誘電体膜（Ｆ）の部分にマルチフェロイク膜を用いている点に特徴を有している。図８は、本実施の形態の半導体記憶装置１の構造を模式的に示す斜視図である。図９は、図８に示す半導体記憶装置１のチャネル領域２をチャネル幅と平行な方向に切断した断面の模式図である。【００９９】
理解を容易にするためＸＹＺ直交座標系を用いて説明する。図８及び図９において、半導体基板２２の基板面に平行にＸＹ平面をとる。Ｘ軸は、チャネル領域２のチャネル長方向に平行で、ソース領域３からドレイン領域４に向かう方向を正方向とする。Ｙ軸は、チャネル領域２のチャネル幅方向に平行で、データ読出し電極６６からデータ読出し電極６８に向かう方向を正方向とする。Ｚ軸は、ＸＹ平面に垂直で、図の下から上に向かう方向を正方向とする。本実施の形態の半導体記憶装置１の構成要素のうち第１及び第２の実施の形態の半導体記憶装置１と同様の機能／作用を有する構成要素には同一の符号を付してその説明は省略する。【０１００】
本実施の形態による半導体記憶装置１は、図８及び図９に示すように、第１の実施の形態と同一の素子構造に、第２の実施の形態で示したデータ読出し電極６６、６８を設けた点に特徴を有している。本実施の形態によるデータ読出し電極６６はデータ読出し電極６８より半導体基板２２の厚さ方向に深く形成されている点に特徴を有している。【０１０１】
次に、具体的なデータ書込み／読出し動作について説明する。半導体記憶装置１にデータ「１」を書込む場合には、当該半導体記憶装置１を選択すると共にデータ「１」を書込むためのデータ「１」書込み電圧（＋Ｖｗ）をゲート電圧Ｖｇとして当該ゲート電極（データ書込み電極）１０に印加する。また、データ「０」を書込む場合には、当該半導体記憶装置１を選択すると共にデータ「０」を書込むためのデータ「０」書込み電圧（−Ｖｗ）をゲート電圧Ｖｇとして当該ゲート電極１０に印加する。なお、データ「１」又はデータ「０」の書込み時のいずれにおいても、ソース電極２８及びドレイン電極３０はオープン状態であり、半導体基板２２は例えばＧＮＤ（接地）電位に維持されている。【０１０２】
ゲート電極１０にゲート電圧Ｖｇ＝＋Ｖｗが印加されると、図８及び図９の矢印Ｐに示すように、マルチフェロイク膜９には、Ｚ軸の負方向に誘電分極Ｐが生じると共に、Ｙ軸の正方向に磁化Ｍが生じる。この状態はゲート電極１０への電圧印加を解除しても維持される。これによりデータ「１」が書込まれ記憶される。【０１０３】
ゲート電極１０にゲート電圧Ｖｇ＝−Ｖｗが印加されると、マルチフェロイク膜９には、矢印Ｐとは逆向きのＺ軸の正方向に誘電分極Ｐが生じると共に、矢印Ｍとは逆向きのＹ軸の負方向に磁化Ｍが生じる。この状態はゲート電極１０への電圧印加を解除しても維持される。これによりデータ「０」が書込まれ記憶される。【０１０４】
次に、記憶データの読出し動作について説明する。まず、半導体記憶装置１を選択するためにゲート配線ＧＬを介してゲート電極１０に所定のゲート電圧Ｖｇが印加される。次いで、ドレイン／ソース配線ＤＬ、ＳＬを介してドレイン／ソース領域４、３間にデータ読出し電圧（＋Ｖｒ）を印加する。なお、半導体基板２２は例えばＧＮＤ（接地）電位に維持されている。【０１０５】
データ「１」が記憶されていれば、マルチフェロイク膜９にはＹ軸の正方向の磁化Ｍが生じているので、チャネル領域２内にはＹ軸の負方向に磁束線が延びる磁場Ｂが生じている。ドレイン／ソース領域４、３間にデータ読出し電圧（＋Ｖｒ）を印加してチャネル領域２を介してドレイン領域４からソース領域３に向かう電流を流すと、チャネル領域２の基板２２界面近傍に生じているｎチャネル内をソース領域３からドレイン領域４に向かう電子ｅの流れは、磁場ＢによりＺ軸の正方向に向くローレンツ力を受けて半導体基板２２の表層部に近づいて、データ読出し電極６８を含むＸＹ面内に集まる。【０１０６】
これにより、当該面内のチャネル領域２は負（−）に帯電する。一方、半導体基板２２深層部のチャネル領域２は電子が不足するため正（＋）に帯電する。チャネル領域２内の電子はＺ軸の負方向に向かってキャリア密度が小さくなるように偏在する。データ読出し電極６６、６８間のチャネル領域２にはホール効果により、データ読出し電極６８側がデータ読出し電極６６側より低電位のホール電圧が現れる。そこで、データ読出し電極６６、６８から出力された電位を検出して、データ読出し電極６６、６８間の電圧ΔＶ＝＋Ｖｏを求めてデータ「１」が判定できる。【０１０７】
データ「０」が記憶されていれば、マルチフェロイク膜９にはＹ軸の負方向の磁化Ｍが生じているので、チャネル領域２内にはＹ軸の正方向に磁束線が延びる磁場Ｂが生じている。ドレイン／ソース領域４、３間にデータ読出し電圧（＋Ｖｒ）を印加してチャネル領域２を介してドレイン領域４からソース領域３に向かう電流を流すと、チャネル領域２の基板２２界面近傍に生じているｎチャネル内をソース領域３からドレイン領域４に向かう電子ｅの流れは、磁場ＢによりＺ軸の負方向に向くローレンツ力を受けて半導体基板２２の表層部から遠ざかり、データ読出し電極６６を含むＸＹ面内に集まる。【０１０８】
これにより、当該面内のチャネル領域２は負（−）に帯電する。一方、半導体基板２２表層部のチャネル領域２は電子が不足するため正（＋）に帯電する。チャネル領域２内の電子はＺ軸の正方向に向かってキャリア密度が小さくなるように偏在する。データ読出し電極６６、６８間のチャネル領域２にはホール効果により、データ読出し電極６６側がデータ読出し電極６８側より低電位のホール電圧が現れる。そこで、データ読出し電極６６、６８から出力された電位を検出して、データ読出し電極６６、６８間の電圧ΔＶ＝−Ｖｏを求めてデータ「０」が判定できる。【０１０９】
このように、半導体記憶装置１のデータ読出し電極６６、６８間の電圧ΔＶの極性は、マルチフェロイク膜９に磁化Ｍの向きとして記憶されたデータにより異なる。従って、半導体記憶装置１は電圧ΔＶの極性（正負）を判定することによりデータ「１」又は「０」を読出すことができる。【０１１０】
データ読出し終了後、各配線ＧＬ、ＳＬ、ＤＬへの電圧印加を止めても、データ記憶用のマルチフェロイク膜９の磁化Ｍの向きは変化しないので、データ「１」又は「０」を記憶し続けることができる。従って、本実施の形態による半導体記憶装置１は非破壊読出しが可能である。【０１１１】
次に、本実施の形態による半導体記憶装置１の製造方法について簡単に説明する。本実施の形態の製造方法は第１及び第２の実施の形態とほぼ同様であるので差異のある工程についてのみ簡述する。データ読出し電極６８は、ソース／ドレイン領域３、４の形成と同時に形成される。マスク層をデータ読出し電極６８用にもパターニングして半導体基板２２の所定領域を露出させておいてｎ型不純物を注入する。一方、不純物注入の条件を変えてデータ読出し電極６８より基板深さ方向に深い位置にｎ型不純物を注入する。次いでアニール処理を施してソース／ドレイン領域３、４及び基板厚方向で深さの異なるデータ読出し電極６６、６８が半導体基板２２に形成される。【０１１２】
以上説明したように、本実施の形態によれば、半導体記憶装置１は、強誘電性と共に強磁性を示すマルチフェロイク膜９を用いることにより、電場で書込んだデータを磁場によって記憶することができる。ソース領域３及びドレイン領域４間に電流を流すと、マルチフェロイク膜９の磁化Ｍによって生じた磁場に基づくホール効果によって、チャネル領域２内にホール電圧が生じる。当該ホール電圧の極性（正負）によって、半導体記憶装置１に記憶されたデータを読出すことができる。従って、本実施の形態の半導体記憶装置１は上記第２の実施の形態の半導体記憶装置１と同様の効果が得られる。【０１１３】
本発明は、上記実施の形態に限らず種々の変形が可能である。
上記第１乃至第３の実施の形態では、マルチフェロイク膜９の形成材料は強誘電性と共に強磁性を示すＢＦＯ膜であるが、本発明はこれに限られない。例えば、マルチフェロイク膜９を強誘電性と共にフェリ磁性を示す材料で形成しても、上記第１乃至第３の実施の形態と同様の効果が得られる。【０１１４】
また、マルチフェロイク膜９のリーク電流の増大を抑制するために、マルチフェロイク膜９をＢＦＯで形成する場合にドーパントを添加してもよい。ドーパントとして希土類元素、好ましくはＬａやＮｄを添加することにより、マルチフェロイク膜９のリーク電流の増大を抑制することができる。ＬａまたはＮｄ等の希土類元素を添加すると、Ｂｉの一部がＬａまたはＮｄに置き換えられる。Ｂｉの組成比を１−ｘとし、ＬａまたはＮｄの組成比をｘとしたとき、リーク電流増大抑制効果を得るために、ｘを０．３以下とすることが好ましい。これらのドーパントは前駆体溶液に添加しておけばよい。【０１１５】
また、上記第１乃至第３の実施の形態では、ｎチャネルＭＦＩＳ型ＦＥＴで不揮発性メモリとしての半導体記憶装置１が構成されているが、本発明はこれに限られない。例えば、半導体記憶装置１はｐチャネルＭＦＩＳ型ＦＥＴを用いて構成することも可能である。ｐチャネルの場合には、チャネル領域２を移動するキャリアが正の電荷を持つ正孔になる。このため、マルチフェロイク膜９の磁化の向きが同一である場合には、正孔に働くローレンツ力の向きは電子に働くローレンツ力の向きと反対になる。なお、正孔よりも電子の方が移動度が高いため、ｎチャネルＭＦＩＳ型ＦＥＴはｐチャネルＭＦＩＳ型ＦＥＴより高速動作に適している。【０１１６】
また、上記第１乃至第３の実施の形態による半導体記憶装置１では、マルチフェロイク膜９は誘電分極Ｐの向きに基づいて磁化Ｍの向きが変化するが、本発明はこれに限られない。例えば、マルチフェロイク膜９の形成材料として、誘電分極Ｐの向きに基づいて、磁化Ｍの方向が反転せずに磁化Ｍの大きさだけが変動する材料も用いることができる。この場合、磁化Ｍの大きさの大小によって、ソースドレイン間電流Ｉｒの変化量や、データ読出し電極６６、６８間の電圧ΔＶの高低の変化量が検出できる。これにより、半導体記憶装置１は記憶されたデータが「１」及び「０」のいずれであるかを判定することが可能であり、上記第１乃至第３の実施の形態と同様の効果が得られる。【０１１７】
また、上記第２及び第３の実施の形態の半導体記憶装置１では、チャネル領域２に反転層が形成されていない状態では、データ読出し電極６６と、データ読出し電極６８と、ソース領域３と、ドレイン領域４とはそれぞれ絶縁状態と看做すことができるが、本発明はこれに限られない。例えば、ソース領域３はデータ読出し電極６６、６８のいずれか一方と電気的に接続されていてもよい。または、ドレイン領域４はデータ読出し電極６６、６８のいずれか一方と電気的に接続されていてもよい。この場合も、上記第２及び第３の実施の形態と同様の効果が得られる。【０１１８】
また、上記第２及び第３の実施の形態の半導体記憶装置１では、データ読出し電極６６、６８のＸ軸方向の長さはチャネル領域２のチャネル長とほぼ同じ長さに形成されているが、本発明はこれに限られない。例えば、データ読出し電極６６、６８のＸ軸方向の長さはチャネル領域２のチャネル長の１／２より短い長さに形成されて、データ読出し電極６６、６８の少なくとも一方がドレイン領域４寄りに配置されていてもよい。電子はチャネル領域２の移動中に磁場からローレンツ力を受ける。このため、電子はドレイン領域４に近づくほど、第２の実施の形態ではチャネル領域２のチャネル長方向（Ｙ軸方向）により大きく曲げられ、第３の実施の形態では半導体基板２２の厚さ方向（Ｚ軸方向）により大きく曲げられる。これにより、データ読出し電極６６、６８近傍のチャネル領域２における電子の密度（キャリア密度）はソース領域３側よりドレイン領域４側の方が大きくなる。従って、データ読出し電極６６、６８の少なくとも一方をドレイン領域４寄りに配置しておけば、チャネル領域２内に生じたホール電圧を十分に検出することができる。【０１１９】
上記第１乃至第３の実施の形態による半導体記憶装置１は、ｐ型シリコン半導体基板２２を用いているが、本発明はこれに限られない。例えば、半導体からなる表層部を含む基板の当該表層部内に、チャネル領域２と、ソース領域３と、ドレイン領域４と、必要に応じてデータ読出し電極６６、６８とを形成し、この上にマルチフェロイク膜９等を形成して半導体記憶装置１を構成してもよい。半導体からなる表層部としては、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。この場合も、上記第１乃至第３の実施の形態と同様の効果が得られる。【０１２０】
また、上記実施の形態では、誘電分極の方向と磁化の方向とがほぼ直交するマルチフェロイク膜９を用いているが、少なくとも第２及び第３の実施の形態においては、誘電分極の向きは直接的にデータの書込み／読出しに寄与しないので、誘電分極の方向と磁化の方向とがほぼ平行なマルチフェロイク膜９を用いることも可能である。
【図面の簡単な説明】
【０１２１】
【図１】本発明の第１の実施の形態による半導体記憶装置１の構造を示す図である。
【図２】本発明の第１の実施の形態による半導体記憶装置１のデータ書込み及びデータ読出しを説明するための図である。
【図３】本発明の第１の実施の形態による半導体記憶装置１の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１の実施の形態による半導体記憶装置１の製造方法を示す工程断面図（その２）である。
【図５】本発明の第２の実施の形態による半導体記憶装置１の構造を模式的に示す斜視図である。
【図６】本発明の第２の実施の形態による半導体記憶装置１を基板面の法線方向に見た模式図である。
【図７】本発明の第２の実施の形態による半導体記憶装置１のデータ書込み及びデータ読出しを説明するための図である。
【図８】本発明の第３の実施の形態による半導体記憶装置１の構造を模式的に示す斜視図である。
【図９】本発明の第３の実施の形態による半導体記憶装置１のチャネル領域２をチャネル幅と平行な方向に切断した断面の模式図である。
【符号の説明】
【０１２２】
１  半導体記憶装置
２  チャネル領域
３  ソース領域
４  ドレイン領域
７  ゲート絶縁膜
９  マルチフェロイク膜
１０  ゲート電極
２０、３８、４４  層間絶縁膜
２２  ｐ型シリコン半導体基板
２４  素子分離絶縁膜
２６  接続電極
２８  ソース電極
３０  ドレイン電極
４０  タングステン・プラグ
３２、３４、３６、４２  配線
４６、４８  データ書込み電極
５０  ＨｆＯ２膜
５２  ＢｉＦｅＯ３膜
５４  Ｐｔ膜
５６  レジスト層
６０、６２  ｎ型不純物領域
６６、６８  データ読出し電極
【図１】
2007110950.tif 000003
【図２】
2007110950.tif 000004
【図３】
2007110950.tif 000005
【図４】
2007110950.tif 000006
【図５】
2007110950.tif 000007
【図６】
2007110950.tif 000008
【図７】
2007110950.tif 000009
【図８】
2007110950.tif 000010
【図９】
2007110950.tif 000011
【手続補正書】
【提出日】平成20年9月24日(2008.9.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、強誘電性と共に強磁性又はフェリ磁性を示すマルチフェロイク膜と、
前記マルチフェロイク膜下方のチャネル領域と、
前記チャネル領域を挟んだ両側に形成されたソース／ドレイン領域と、
前記マルチフェロイク膜に所定の電圧を印加してデータを書込むデータ書込み電極と、
前記データを読出すデータ読出し電極と
を有することを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に形成され、強誘電性と共に強磁性又はフェリ磁性を示すマルチフェロイク膜と、
前記マルチフェロイク膜下方のチャネル領域と、
前記チャネル領域を挟んだ両側に形成されたソース／ドレイン領域と、
前記マルチフェロイク膜に所定の電圧を印加して誘電分極の向きに対応させて磁化の大きさ又は向きを変化させてデータを書込むデータ書込み電極と、
前記チャネル領域内を流れるキャリアが前記磁化により前記チャネル領域内に生じた磁場からローレンツ力を受けて生じる前記キャリアの流れの偏りに基づいて前記データを読出すデータ読出し電極と
を有することを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記データ書込み電極は、前記マルチフェロイク膜を挟んで前記ソース／ドレイン領域側にそれぞれ形成されていること
を特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置において、
前記データ読出し電極は、前記キャリアの流れの偏りに基づくホール電圧を検出するように、チャネル幅方向に前記チャネル領域を挟んで一対形成されていること
を特徴とする半導体記憶装置。
【請求項５】
強誘電性と共に強磁性又はフェリ磁性を示すマルチフェロイク膜を半導体基板上に形成し、
前記マルチフェロイク膜下方の前記半導体基板界面のチャネル領域を挟んだ両側にソース／ドレイン領域を形成し、
前記マルチフェロイク膜に所定の電圧を印加して誘電分極の向きに対応させて磁化の大きさ又は向きを変化させてデータを書込むデータ書込み電極を形成し、
前記チャネル領域内を流れるキャリアが前記磁化により前記チャネル領域内に生じた磁場からローレンツ力を受けて生じる前記キャリアの流れの偏りに基づいて前記データを読出すデータ読出し電極を形成すること
を特徴とする半導体記憶装置の製造方法。
【国際調査報告】
2007110950.tif 000012
2007110950.tif 000013
2007110950.tif 000014
2007110950.tif 000015
2007110950.tif 000016
2007110950.tif 000017