(57)【要約】  端子電極が高密度化しても十分な落下強度を実現することができるセラミック電子部品を提供する  本発明のセラミック電子部品１０は、複数のセラミック層１１Ａを積層してなるセラミック積層体１１と、セラミック積層体１１の下面の周縁部に配列された複数の第１端子電極１３と、複数の第１端子電極１３それぞれと対向させてセラミック積層体１１の内部に設けられた複数のキャッチパッド電極１５Ａと、各第１端子電極１３と各キャッチパッド電極１５Ａとをそれぞれ電気的に接続する少なくとも２本の第１ビアホール導体１６Ａ、１６Ｂと、を備えている。
2007026455.tif 000002
【特許請求の範囲】
【請求項１】
複数のセラミック層を積層してなるセラミック積層体と、
上記セラミック積層体の第１主面に設けられた少なくとも一つの端子電極と、
上記端子電極と対向させて上記セラミック積層体の内部に設けられたキャッチパッド電極と、
上記端子電極と上記キャッチパッド電極とを電気的に接続する少なくとも２本の第１ビアホール導体と、を備えた
ことを特徴とするセラミック電子部品。
【請求項２】
上記端子電極は、上記セラミック積層体の第１主面の周縁部に複数配列されており、上記各端子電極それぞれと対向するように複数の上記キャッチパッド電極が設けられていることを特徴とする請求項１に記載のセラミック電子部品。
【請求項３】
上記セラミック積層体は、無収縮工法によって作製されたものであって、上記端子電極、上記キヤッチパッド電極及び上記第１ビアホール導体は、Ａｇを主成分とする導電材料によって形成されていることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
【請求項４】
上記キャッチパッド電極側から上記端子電極を見たとき、上記キャッチパッド電極と上記端子電極とは、互いに重ならない部分を有することを特徴とする請求項１〜請求項３のいずれか１項に記載のセラミック電子部品。
【請求項５】
上記キャッチパッド電極の面積は、上記端子電極の面積よりも大きいことを特徴とする請求項４に記載のセラミック電子部品。
【請求項６】
上記端子電極は、上記第１主面から柱状に突出したスタッド電極であることを特徴とする請求項１〜請求項５のいずれか１項に記載のセラミック電子部品。
【請求項７】
上記複数の端子電極における上記各第１ビアホール導体は、ある一つの端子電極における２本の第１ビアホール導体を結ぶ仮想直線が、その隣の端子電極における２本の第１ビアホール導体を結ぶ仮想直線と同一直線にならないように配置されていることを特徴とする請求項２〜請求項６のいずれか１項に記載のセラミック電子部品。
【請求項８】
上記２本の第１ビアホール導体を結ぶ上記仮想直線は、上記第１主面のほぼ中心を通るように、配列されていることを特徴とする請求項７に記載のセラミック電子部品。
【請求項９】
上記端子電極、上記第１ビアホール導体及び上記キャッチパッド電極は、同時焼成によって一体化されたものであることを特徴とする請求項１〜請求項８のいずれか１項に記載のセラミック電子部品。
【請求項１０】
本発明のセラミック電子部品は、複数のセラミック層を積層してなるセラミック積層体と、上記セラミック積層体の第１主面に設けられた少なくとも一つの端子電極と、上記端子電極と対向させて上記セラミック積層体の内部に設けられたキャッチパッド電極と、上記端子電極と上記キャッチパッド電極とを電気的に接続する少なくとも２本の第１ビアホール導体と、を備えたセラミック電子部品を製造するに際し、
上記セラミック積層体となるべき複数のセラミックグリーン層を積層してなる未焼成のセラミック積層体の第１主面及び第２主面に、上記セラミックグリーン層の焼結温度では実質的に焼結しない拘束用セラミックグリーン層を付与してなる未焼成の複合積層体を作製する工程と、
上記未焼成の複合積層体を上記セラミックグリーン層の焼結温度で焼成する工程と、
焼結後のセラミック積層体から上記拘束セラミックグリーン層を除去する工程と、を有することを特徴とするセラミック電子部品の製造方法。
【請求項１１】
上記拘束用セラミックグリーン層に、上記セラミックグリーン層の焼結温度で焼結する導体材料でビアホール導体を形成しておき、焼成後、上記拘束用セラミックグリーン層を除去することによって、上記第１主面から柱状に突出したスタッド電極を形成することを特徴とする請求項１０に記載のセラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セラミック電子部品及びその製造方法に関し、更に詳しくは、マザーボードに接続するための端子電極を有するセラミック電子部品、特に、高密度に配置された端子電極を有し、端子電極とセラミック素体との接合強度を向上させることができるセラミック電子部品及びその製造方法に関するものである。
【背景技術】
【０００２】
セラミック素体と端子電極との接合強度の改善を目的とした技術は多数存在する。例えば、特許文献１には、ランド（端子電極）に対して複数のダミービアホールを形成し、ランドとセラミック基板との接合強度を向上させた技術が開示されている。また、特許文献２には、ビアホール導体とは異なる位置にパッド（端子電極）を形成することにより、ビアホール導体の隆起によるパッドの剥離を抑制し、パッドとセラミック基板との接合強度を向上させた技術が開示されている。【０００３】
【特許文献１】特開平２−１５８１９４号公報
【特許文献２】特開平３−２２５８９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の技術では、ダミービアホールは、一端がランドに接続されているものの、他端はどこにも接続されていないため、その接合強度を改善するには十分でない。また、特許文献２に記載の技術では、パッドの位置に制約があるため、高密度に端子電極を配置することが難しい。最近、特に携帯端末に搭載されるセラミック電子部品においては、多機能化、高機能化が進められて、端子電極が益々高密度化する傾向にある一方、機械的強度、特に、落下強度の向上についての要求も厳しくなる傾向にあるが、このような傾向に対して特許文献１、２の技術による端子電極とセラミック素体との接合強度の向上には限界があった。【０００５】
本発明は、上記課題を解決するためになされたもので、端子電極が高密度化しても十分な落下強度を実現することができるセラミック電子部品及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明のセラミック電子部品は、複数のセラミック層を積層してなるセラミック積層体と、上記セラミック積層体の第１主面に設けられた少なくとも一つの端子電極と、上記端子電極と対向させて上記セラミック積層体の内部に設けられたキャッチパッド電極と、上記端子電極と上記キャッチパッド電極とを電気的に接続する少なくとも２本の第１ビアホール導体と、を備えたことを特徴とするものである。【０００７】
また、本発明のセラミック電子部品において、上記端子電極は、上記セラミック積層体の第１主面の周縁部に複数配列されており、上記各端子電極それぞれと対向するように複数の上記キャッチパッド電極が設けられていることが好ましい。【０００８】
また、本発明のセラミック電子部品において、上記セラミック積層体は、無収縮工法によって作製されたものであって、上記端子電極、上記キヤッチパッド電極及び上記第１ビアホール導体は、Ａｇを主成分とする導電材料によって形成されていることが好ましい。【０００９】
また、本発明のセラミック電子部品において、上記キャッチパッド電極側から上記端子電極を見たとき、上記キャッチパッド電極と上記端子電極とは、互いに重ならない部分を有することがより好ましい。【００１０】
また、本発明のセラミック電子部品において、上記キャッチパッド電極の面積は、上記端子電極の面積よりも大きいことが更に好ましい。【００１１】
また、本発明のセラミック電子部品において、上記端子電極は、上記第１主面から柱状に突出したスタッド電極であることが更に好ましい。【００１２】
また、本発明のセラミック電子部品において、上記複数の端子電極における上記各第１ビアホール導体は、ある一つの端子電極における２本の第１ビアホール導体を結ぶ仮想直線が、その隣の端子電極における２本の第１ビアホール導体を結ぶ仮想直線と同一直線にならないように配置されていることが更に好ましい。【００１３】
また、本発明のセラミック電子部品において、上記２本の第１ビアホール導体を結ぶ上記仮想直線は、上記第１主面のほぼ中心を通るように、配列されていることがより好ましい。【００１４】
また、本発明のセラミック電子部品において、上記端子電極、上記第１ビアホール導体及び上記キャッチパッド電極は、同時焼成によって一体化されたものであることが更に好ましい。【００１５】
また、本発明のセラミック電子部品の製造方法は、複数のセラミック層を積層してなるセラミック積層体と、上記セラミック積層体の第１主面に設けられた少なくとも一つの端子電極と、上記端子電極と対向させて上記セラミック積層体の内部に設けられたキャッチパッド電極と、上記端子電極と上記キャッチパッド電極とを電気的に接続する少なくとも２本の第１ビアホール導体と、を備えたセラミック電子部品を製造するに際し、上記セラミック積層体となるべき複数のセラミックグリーン層を積層してなる未焼成のセラミック積層体の第１主面及び第２主面に、上記セラミックグリーン層の焼結温度では実質的に焼結しない拘束用セラミックグリーン層を付与してなる未焼成の複合積層体を作製する工程と、上記未焼成の複合積層体を上記セラミックグリーン層の焼結温度で焼成する工程と、焼結後のセラミック積層体から上記拘束セラミックグリーン層を除去する工程と、を有することを特徴とするものである。【００１６】
また、本発明のセラミック電子部品の製造方法において、上記拘束用セラミックグリーン層に、上記セラミックグリーン層の焼結温度で焼結する導体材料でビアホール導体を形成しておき、焼成後、上記拘束用セラミックグリーン層を除去することによって、上記第１主面から柱状に突出したスタッド電極を形成することが好ましい。
【発明の効果】
【００１７】
本発明によれば、端子電極が高密度化しても十分な落下強度を実現することができるセラミック電子部品及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】（ａ）〜（ｃ）はそれぞれ本発明のセラミック電子部品の一実施形態を示す図で、（ａ）はその断面図、（ｂ）は実装用基板に接合する側の面を上向きにして示す斜視図、（ｃ）はその要部を示す断面図である。
【図２】（ａ）、（ｂ）はそれぞれ本発明のセラミック電子部品の第１ビアホール導体の配列状態を示す平面図で、（ａ）は図１に示すセラミック電子部品を示す図、（ｂ）は本発明のセラミック電子部品の他の実施形態を示す図である。
【図３】（ａ）〜（ｄ）はそれぞれ本発明のセラミック電子部品の他の実施形態の第１端子電極、第１ビアホール導体及びキャッチパッド電極の関係を示す平面図である。
【図４】（ａ）、（ｂ）はそれぞれ図１に示すセラミック電子部品の製造工程を示す図で、（ａ）はセラミックグリーンシートと拘束用セラミックグリーンシートの積層順序を示す断面図、（ｂ）は生の複合積層体を示す断面図である。
【図５】（ａ）、（ｂ）はそれぞれ図１に示すセラミック電子部品の製造工程の焼成前後を示す断面図である。
【図６】（ａ）〜（ｃ）はそれぞれ本発明のセラミック電子部品の更に他の実施形態を示す図で、（ａ）はその断面図、（ｂ）は実装用基板に接合する側の面を上向きにして示す斜視図、（ｃ）はその要部を示す断面図である。
【図７】（ａ）、（ｂ）はそれぞれ本発明のセラミック電子部品の更に他の実施形態の要部を示す断面図である。
【図８】（ａ）、（ｂ）はそれぞれ図６に示すセラミック電子部品の製造工程を示す図で、（ａ）はセラミックグリーンシートと拘束用セラミックグリーンシートの積層順序を示す断面図、（ｂ）は生の複合積層体を示す断面図である。
【図９】（ａ）、（ｂ）はそれぞれ図６に示すセラミック電子部品の製造工程の焼成前後を示す断面図である。
【図１０】本発明のセラミック電子部品の更に他の実施形態を示す断面図である。
【図１１】実施例１のセラミック電子部品の第１端子電極の配列状態の説明図である。
【図１２】実施例８のセラミック電子部品の第１端子電極及び第１ビアホール導体の配列状態の説明図である。
【図１３】実施例１０において（ａ）、（ｂ）はそれぞれ無収縮工法及び有収縮工法によって作製されたセラミック電子部品の要部を説明するための断面図である。
【符号の説明】
【００１９】
１０    セラミック電子部品
１１    セラミック層
１２    配線パターン
１３    第１端子電極（端子電極）
１５    キャッチパッド電極
１６Ａ、１６Ｂ  第１ビアホール導体
１７、１７’、１７”    スタッド電極
【発明を実施するための最良の形態】
【００２０】
以下、図１〜図１３に示す実施形態に基づいて本発明を説明する。【００２１】
第１の実施形態
本実施形態のセラミック電子部品１０は、例えば図１の（ａ）〜（ｃ）に示すように、複数のセラミック層１１Ａが積層され且つ第１主面（下面）及び第２主面（上面）を有するセラミック積層体１１と、このセラミック積層体１１の内部に設けられた配線パターン１２と、この配線パターン１２に電気的に接続され且つセラミック積層体１１の下面に所定のパターンで形成された複数の第１端子電極１３と、配線パターン１２に電気的に接続され且つセラミック積層体１１の上面に所定のパターンで形成された複数の第２端子電極１４と、を備え、セラミック積層体１１の上面に搭載された第１、第２表面実装部品３１、３２とマザーボード等の実装用基板４０とを電気的に接続するように構成されている。第１表面実装部品３１は、例えばシリコン半導体素子、ガリウム砒素半導体素子等の能動素子からなり、第２の表面実装部品３２は、例えばコンデンサ、インダクタ等の受動素子からなっている。【００２２】
配線パターン１２は、図１の（ａ）に示すように、上下のセラミック層１１Ａの界面に所定のパターンで形成された面内導体（以下、「ライン導体」と称す。）１２Ａと、上下のライン導体１２Ａを電気的に接続するように所定のセラミック層１１Ａを所定のパターンで貫通するビアホール導体１２Ｂとからなっている。【００２３】
複数の第１端子電極１３は、同図の（ｂ）に示すように、セラミック積層体１１の下面の周縁部に沿ってそれぞれ所定間隔を空けて配置され、セラミック電子部品１０を搭載するマザーボード等の実装用基板４０（同図の（ｃ）参照）の上面に形成された複数の端子電極４１と半田等の接合材Ｓを介して電気的に接続されるようになっている。複数の第２端子電極１４は、セラミック積層体１１の上面に所定のパターンで配置され、セラミック積層体１１の上面に搭載される第１、第２表面実装部品３１、３２の外部端子電極３１Ａ（但し、第１表面実装部品の外部端子は省略してある）と接合材Ｓを介してそれぞれ接続されるようになっている。【００２４】
而して、図１の（ａ）に示すように、セラミック積層体１１の内部には、複数の第１端子電極１３それぞれに対向させて複数のキャッチパッド電極１５Ａが設けられ、これらのキャッチパッド電極１５Ａは最下層のセラミック層１１Ａを挟んで第1端子電極１３と対をなして配置されている。第１端子電極１３とキャッチパッド電極１５Ａとは、最下層のセラミック層１１Ａを上下に貫通する２本の第１ビアホール導体１６Ａ、１６Ｂを介して互いに電気的に接続されている。ここでは２本の第１ビアホール導体１６Ａ、１６Ｂを設けた場合について示してあるが、３本以上設けても良い。【００２５】
第１端子電極１３、キャッチパッド電極１５Ａ及び２本の第１ビアホール導体１６Ａ，１６Ｂは、図１の（ａ）、（ｃ）に示すようにいずれも導電材料によって一体化して形成され、配線パターン１２に対して電気的に接続された電極として機能する。キャッチパッド電極１５Ａは、２本の第１ビアホール導体１６Ａ、１６Ｂを介して第１端子電極１３と一体化することにより、セラミック積層体１１の下面に接合された第１端子電極１３にアンカー効果を付与し、第１端子電極１３をセラミック積層体１１に対して強固に接合している。第１キャッチパッド電極１５Ａは、アンカー効果を高める意味でも、同図に示すように第１端子電極１３より大きな面積に形成されていることが好ましい。また、２本の第１ビアホール導体１６Ａ、１６Ｂを設けることで、セラミック積層体１１と第１ビアホール導体１６Ａ、１６Ｂ及び第１端子電極１３との接合面積（接触面積）を拡張することができ、延いては第１端子電極１３とセラミック積層体１１との接合強度を高めることができる。これらの第１ビアホール導体１６Ａ、１６Ｂの水平方向の断面は、円形状であっても多角形状であっても良い。【００２６】
セラミック電子部品１０が搭載された実装用基板４０が落下するなどして衝撃力が加わると、第１端子電極１３を介して実装用基板４０からセラミック電子部品１０に引っ張り力、圧縮力及び剪断応力が複合して作用すると考えられる。引っ張り力に対しては、キャッチパッド電極１５Ａ及び第１ビアホール導体１６Ａ、１６Ｂによるアンカー効果で第１端子電極１３の接合強度を飛躍的に高めることができる。圧縮力に対しては、第１端子電極１３、第１ビアホール導体１６Ａ、１６Ｂ及びキャッチパッド電極１５Ａがセラミック層１１Ａと比較して軟質で弾性を富む導電材料を用いるため、その弾性効果により衝撃等を吸収して緩和し、落下強度を高めることができる。更に、剪断応力に対しては、少なくとも２本の第１ビアホール導体１６Ａ、１６Ｂによって剪断応力を分散、緩和し、落下強度を格段に高めることができる。このように第１端子電極１３とセラミック積層体１１との接合強度を飛躍的に高めることができるため、例えば、導電性ペーストとして、これを構成する無機成分のうち９８重量％が導電性金属成分であるような、ガラス成分を実質的に含有しない、導電性金属成分の含有率の高いものを用いることもできる。この結果、半田濡れ性に優れ、導電率の高い電極を形成することが可能になる。【００２７】
複数の第１端子電極１３は、それぞれ図１の（ｂ）に示すように略長方形に形成され、それぞれ同一の方向に揃えてセラミック積層体１１の下面の周縁部に沿って一列に配列されている。２本の第１ビアホール導体１６Ａ、１６Ｂは、例えば図２の（ａ）に示すように第１端子電極１３の中心から長手方向外側へ所定間隔を空けて第１端子電極１３に配置されている。図２の（ａ）では、一つの第１端子電極１３の２本の第１ビアホール導体１６Ａ、１６Ｂを直線で結ぶと、横に並ぶ他の第1ビアホール導体１６Ａ、１６Ｂも全て実質的に一直線上に載るように配置されている。これに対して、落下強度を更に高めるためには、隣り合う第１端子電極１３、１３それぞれの２本の第１ビアホール導体１６Ａ、１６Ｂは、ジグザグ状に配列されて、一直線上にない方が好ましい。隣り合う第１ビアホール導体１６Ａ、１６Ｂをジグザグ状に配列することにより、各第１端子電極１３に掛かる引っ張り力や剪断応力などをより効果的に分散することができ、落下時の耐衝撃性を高め、セラミック電子部品１０の実装用基板４０からの脱落をより確実に防止することができる。特に、図２の（ｂ）に示すように、複数の第１端子電極１３それぞれの第１ビアホール導体１６Ａ、１６Ｂは、これら両者を結ぶ直線がセラミック積層体１１の略中心を通るように放射状に配列されていることが好ましい。【００２８】
また、図２の（ａ）、（ｂ）では２本の第１ビアホール導体１６Ａ、１６Ｂを例示しているが、第１端子電極１３の面積に応じて図３の（ａ）に示すように３本以上設けても良い。特に、３本以上の第１ビアホール導体１６Ａ、１６Ｂ、１６Ｃをそれぞれ一直線上に重ならないように設けることで、第１端子電極１３に対する横ズレ防止効果やアンカー効果等を向上させることができ、セラミック電子部品１０の落下強度を高めることができる。また、図３の（ｂ）〜（ｄ）に示すようにキャッチパッド電極１５Ａと第１端子電極１３とは、それぞれの上側または下側から見た場合に、互いに重ならない部分を有していることが好ましい。互いに重ならない部分を設けることでアンカー効果を更に高めることができる。【００２９】
また、図１の（ａ）、（ｃ）及び図３の（ｃ）に示すように、キャッチパッド電極１５Ａは、その上面の第２ビアホール導体１２Ｃを介して、配線パターン１２と電気的に接続されている他のキャッチパッド電極１５Ｂとも接続されている。キャッチパッド電極１５Ａとキャッチパッド電極１５Ｂとを接続している第２ビアホール導体１２Ｃは、その中心が第１ビアホール導体１６Ａ、１６Ｂの中心と重ならないように、その中心が各第１ビアホール導体の間に配置されている。第２ビアホール導体１２Ｃが第１ビアホール導体１６Ａ、１６Ｂの間に配置されているため、第１端子電極１３からの引っ張り力が第１ビアホール導体１６Ａ、１６Ｂから直接第２ビアホール導体１２Ｃに伝達されず、キャッチパッド電極１５Ａによって引っ張り力を分散させるため、第２ビアホール導体１２Ｃとキャッチパッド電極１５Ａとの断線を確実に防止することができる。また、焼成の際に各ビアホール導体が隆起したり凹んだりしても、断線やクラック発生等の不具合が生じ難い。また、第２ビアホール導体１２Ｃを図３の（ｄ）に示すように太くし、３本の第１ビアホール導体１６Ａ、１６Ｂ、１６Ｃを跨ぐように配置することによって更にキャッチパッド電極１５Ａと第２ビアホール導体１２Ｃとの接続強度を高めることができる。また、キャッチパッド電極１５Ａとキャッチパッド電極１５Ｂとは互いに重ならない部分が存在することが、落下強度を更に改善させる上で、更に好ましい。【００３０】
而して、本実施形態のセラミック層を形成するセラミック材料としては、例えば低温焼結セラミック（ＬＴＣＣ：Low  Temperature  Co-fired  Ceramic）材料を使用することができる。低温焼結セラミック材料とは、１０５０℃以下の温度で焼結可能であって、比抵抗の小さな銀や銅等と同時焼成が可能なセラミック材料である。低温焼結セラミック材料としては、具体的には、アルミナやジルコニア、マグネシア、フォルステライト等のセラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系ＬＴＣＣ材料、ＺｎＯ−ＭｇＯ−Ａｌ２Ｏ３−ＳｉＯ２系の結晶化ガラスを用いた結晶化ガラス系ＬＴＣＣ材料、ＢａＯ−Ａｌ２Ｏ３−ＳｉＯ２系セラミック粉末やＡｌ２Ｏ３−ＣａＯ−ＳｉＯ２−ＭｇＯ−Ｂ２Ｏ３系セラミック粉末等を用いた非ガラス系ＬＴＣＣ材料等が挙げられる。【００３１】
セラミック層１１Ａの材料として低温焼結セラミック材料を用いることによって、配線材料として、例えばＡｇまたはＣｕ等の低抵抗で低融点をもつ金属を用いることができ、セラミック積層体１１と配線パターン１２（第１、第２端子電極、キャッチパッド電極及び第１ビアホール導体を含む）とを１０５０℃以下の低温で同時焼成することができる。特に、Ａｇは、ヤング率（＝７．３２×１０１０Ｐａ）がＣｕのヤング率（＝１．２３×１０１１Ｐａ）より小さいため、Ｃｕより圧縮応力を緩和する効果が大きく、落下強度を高める上でＣｕよりも好ましく用いることができる。【００３２】
また、セラミック材料として、高温焼結セラミック（ＨＴＣＣ：High  Temperature  Co-fired  Ceramic）材料を使用することもできる。高温焼結セラミック材料としては、例えば、アルミナ、窒化アルミニウム、ムライト、その他の材料にガラスなどの焼結助剤を加え、１１００℃以上で焼結されたものが用いられる。このとき、配線パターン１２としては、Ｍｏ、Ｐｔ、Ｐｄ、Ｗ、Ｎｉ及びこれらを含む合金から選択される金属を使用する。【００３３】
次に、図４、図５を参照しながら本発明のセラミック電子部品の製造方法の一実施形態について説明する。本実施形態では無収縮工法を用いてセラミック積層体１１を作製する場合について説明する。無収縮工法とは、セラミック積層体１１の焼成前後で平面方向の寸法が実質的に変化しない工法のことを云う。【００３４】
セラミック積層体１１を作製するには、まず低温焼結セラミック材料（例えば、Ａｌ２Ｏ３をフィラーとし、修飾酸化物としてアルカリ土類金属酸化物を用いたホウ珪酸ガラスを焼結助材として含むセラミック材料）をビニルアルコール等のバインダ中に分散させてスラリーを調製した後、このスラリーをドクターブレード法等によって、キャリアフィルム（図示せず）上に塗布して低温焼結用のセラミックグリーンシートを作製する。その後、セラミックグリーンシートを所定の大きさに切断する。【００３５】
次いで、図４の（ａ）に示すように、金型またはレーザ光を用いて最下層に位置するセラミックグリーンシート１１１Ａに所定のパターンで第１ビアホール導体用の孔を複数空け、また、その他の所定のセラミックグリーンシート１１１Ａに所定のパターンで配線パターンを構成するビアホール導体用の孔を複数空ける。そして、例えばＡｇまたはＣｕを主成分とする金属粉、樹脂、有機溶剤を混練して調製された導電性ペーストを、最下層以外の所定のセラミックグリーンシート１１１Ａのビアホール導体用孔内に充填し、乾燥させてビアホール導体部１１２Ｂ、第２ビアホール導体部１１２Ｃを形成する。同様にして最下層のセラミックグリーンシート１１１Ａの第１ビアホール導体用孔内に導電性ペーストを充填し、乾燥させて第１ビアホール導体部１１６Ａ、１１６Ｂをそれぞれ形成する。【００３６】
更に、最下層のセラミックグリーンシート１１１Ａ上にはスクリーン印刷法を用いて同種の導電性ペーストを所定のパターンで印刷し、乾燥させてキャッチパッド電極部１１５Ａを形成し、最上層のセラミックグリーンシート１１１Ａ上には同様に導電性ペーストを所定のパターンで印刷し、乾燥させて第２端子電極部１１４を形成する。これと同一要領で、その他の所定のセラミックグリーンシート１１１にはライン導体部１１２Ａを形成する。【００３７】
次いで、拘束用のセラミックグリーンシートを作製する。拘束用セラミックグリーンシートは、低温焼結セラミック材料の焼成温度では焼結しない難焼結性セラミック粉末を主成分として含んでいる。難焼結性セラミック粉末として例えばアルミナ粉末を準備し、このアルミナ粉末を有機ビヒクル中にアルミナ粉末を分散させてスラリーを調製し、これをキャスティング法によってシート状に成形することによって、図４の（ａ）に示す拘束用セラミックグリーンシート１００、１００Ａを例えば２枚ずつ作製する。この拘束用セラミックグリーンシート１００、１００Ａの焼結温度は１５００〜１６００℃で、低温焼結セラミック粉末からなるセラミックグリーンシート１１１Ａの焼結温度（１０５０℃以下）より格段に高い焼結温度を有するため、セラミックグリーンシート１１１Ａの焼成温度では実質的には焼結しない。難焼結性セラミック粉末としては、例えば、アルミナの他、ジルコニア、マグネシア等のセラミック粉末を用いることもできる。拘束用セラミックグリーンシート１００、１００Ａとしては、セラミックグリーンシート１１１Ａに含まれるセラミック成分と共通のものを含むことが好ましい。一枚の拘束用セラミックグリーンシート１００の上面には、図４の（ａ）に示すように導電性ペーストを所定のパターンで印刷して第１端子電極部１１３を形成する。尚、拘束用セラミックグリーンシート１００、１００Ａは実質的に同一のものである。【００３８】
図４の（ａ）に示すように、第１端子電極部１１３を上側にして配置して拘束用セラミックグリーンシート１００を２枚積層し、この上に最下層のセラミックグリーンシート１１１Ａのビアホール導体部１１６Ａ、１１６Ｂと拘束用セラミックグリーシート１００の第１端子電極部１１３とを位置合わせして、積層し、この上にライン導体部１１２Ａ、ビアホール導体部１１２Ｂ、１１２Ｃを有するセラミックグリーンシート１１１Ａを所定の順序で積層し、最上層に第２端子電極部１１４を上向きにしてセラミックグリーンシート１１１Ａを積層する。次いで、これらの上に拘束用セラミックグリーンシート１００Ａを２枚積層した後、積層方向（上下方向）から０．２〜１．５ＭＰａの圧力で各層をプレスして圧着しこれらの層を一体化すると、図４の（ｂ）に示す生の複合積層体１１０を形成することができる。【００３９】
図５の（ａ）に示す生の複合積層体１１０を例えば１０５０℃以下の所定温度（例えば８７０℃）で焼成すると、図５の（ｂ）に示すように複数のセラミックグリーンシート１１１Ａが焼結して一体化しても、拘束用セラミックグリーンシート１００、１００Ａの働きで、面方向には実質的に収縮することなく、実質的に積層方向（厚み方向）にのみ収縮して高精度な配線パターン１２を有する、同図の（ｂ）に示すセラミック積層体１１を作製することができる。生のセラミック積層体１１１は実質的に厚み方向にのみ収縮するため、平面方向の寸法精度を維持し、平坦性も確保できる上、セラミック電子部品１０の低背化に寄与することができる。この焼成で、収縮抑制セラミックグリーンシート１００、１００Ａは、有機ビヒクルが焼失してアルミナ粉末の集合体になる。アルミナ粉末の集合体はブラスト処理等により簡単に除去することができ、アルミナ粉末を除去することによりセラミック積層体１１を容易に得ることができる。【００４０】
配線材料としてＡｇ系導電性ペーストを用いる場合には生の複合積層体１１０を空気中、８５０℃前後で焼成し、Ｃｕ系導電性ペーストを用いる場合には生の複合積層体１１０を例えば窒素ガス中、９５０℃前後で焼成する。セラミック積層体１１を得た後、必要に応じてセラミック積層体１１の上下両面に表出する第１、第２端子電極１３、１４の表面にＮｉ／ＳｎまたはＮｉ／Ａｕ等を湿式メッキ等によって成膜する。これら一連の工程で図５の（ｂ）に示すセラミック積層体１１を得る。【００４１】
以上説明したように本実施形態によれば、複数のセラミック層１１Ａを積層してなるセラミック積層体１１と、セラミック積層体１１の下面の周縁部に配列された複数の第１端子電極１３と、複数の端子電極１３それぞれと対向させてセラミック積層体１１の内部に設けられた複数のキャッチパッド電極１５Ａと、複数の第１端子電極１３と複数のキャッチパッド電極１５Ａとをそれぞれ電気的に接続する２本の第１ビアホール導体１６Ａ、１６Ｂと、を備えているため、セラミック電子部品１０が多機能化、高機能化して第１端子電極１３が高密度化しても、第１端子電極１３は、セラミック積層体１１内の２本の第１ビアホール導体１６Ａ、１６Ｂ及びキャッチパッド電極１５Ａのアンカー効果等によってセラミック積層体１１の下面に対して強固に接合されて、高い落下強度を得ることができ。従って、セラミック電子部品１０をマザーボード等の実装用基板４０に強固に接続することができ、落下時等にセラミック電子部品１０が実装用基板４０から脱落したり、セラミック積層体１１と第１端子電極１３との境目にクラックが生じたりすることがない。【００４２】
また、本実施形態によれば、セラミック積層体は、無収縮工法によって作製されたものであって、第１端子電極１３、キヤッチパッド電極１５Ａ及び第１ビアホール導体１６Ａ、１６Ｂは、Ａｇを主成分とする導電材料によって形成されているため、セラミック積層体１１の表面に凹凸がなく平坦であり、第１端子電極１３とセラミック積層体１１との境目に集中する剪断応力を緩和することができる。また、キャッチパッド電極１５Ａ側から第１端子電極１３を見たとき、キャッチパッド電極１５Ａと第１端子電極１３とは、互いに重ならない部分が存在し、更に、キャッチパッド電極１５Ａの面積を第１端子電極１３の面積よりも大きくしたため、キャッチパッド電極１５Ａにおいて引っ張り力を分散することができ、更に落下強度を高めることができる。【００４３】
更に、キャッチパッド電極１５Ａは、第２ビアホール導体１２Ｃを介してセラミック積層体１１に設けられた他のキャッチパッド電極１５Ｂに電気的に接続されており、第２ビアホール導体１２Ｃは、２本の第１ビアホール導体１６Ａ、１６Ｂそれぞれの延長線に対して平行で、これらの延長線に挟まれた領域に配置されているため、第２ビアホール導体１２Ｃのキャッチパッド電極１５Ａからの断線を確実に防止することができる。また、第２ビアホール導体１２Ｃは、図３の（ｄ）に示すように２本の第１ビアホール導体１６Ａ、１６Ｂの延長線上を含むようにこれら両者を跨いで配置されていることによって第２ビアホール導体１２Ｃとキャッチパッド電極１５Ａとの接続強度を高めることができる。【００４４】
また、ある一つの第１端子電極１３における２本の第１ビアホール導体１６Ａ、１６Ｂを結ぶ仮想直線は、その隣の第１端子電極１３における２本の第１ビアホール導体１６Ａ、１６Ｂを結ぶ仮想直線と同一にならないように、セラミック積層体１１の下面の周縁部にジグザグに配列されているため、セラミック電子部品１０の落下時等に作用する横ズレによる剪断応力が２本の第１ビアホール導体１６Ａ、１６Ｂによって緩和され、横ズレを抑制し落下強度を高めることができる。また、２本の第１ビアホール導体１６Ａ、１６Ｂを結ぶ仮想直線は、セラミック積層体１１の下面のほぼ中心を通るように配列されているため、セラミック電子部品１０の落下時等に作用する横ズレによる剪断応力がセラミック積層体１１の中心部に逃げ、横ズレを抑制し落下強度を高めることができる。【００４５】
第２の実施形態
本実施形態のセラミック電子部品１０Ａは、例えば図６の（ａ）〜（ｃ）に示すように、第１の実施形態の第１端子電極１３に代えて、セラミック積層体１１の下面から柱状に突出するスタッド電極１７が複数設けられている以外は、第１の実施形態と実質的に同一の構成を備えている。つまり、本発明のセラミック電子部品における端子電極は、本実施形態のようなスタッド電極であっても良い。複数のスタッド電極１７は、同図の（ｂ）に示すようにそれぞれセラミック積層体１１の下面の周縁部に所定の間隔を空けて配列され、同図の（ｃ）に示すように半田等の接合材Ｓがスタッド電極１７の下面及び全周面を被覆し、実装用基板４０の端子電極４１に対してより強固に接続される。スタッド電極１７の高さは、２５〜１０００μｍが好ましい。尚、第１の実施形態と同一または相当部分には同一符号を付し、その説明を省略する。【００４６】
また、図６に示すスタッド電極１７に代えて、図７の（ａ）、（ｂ）に示すスタッド電極１７’、１７”を設けても良い。同図の（ａ）に示すスタッド電極１７’は、第１ビアホール導体１６Ａ、１６Ｂに接続された第１スタッド電極部１７’Ａと、第１スタッド電極１７’Ａより水平方向の面積が縮小した第２スタッド電極部１７’Ｂとから形成されている。そして、第１、第２スタッド電極部１７’Ａ、１７’Ｂは、それぞれの上下方向の軸芯を共有している。また、同図の（ｂ）に示すスタッド電極１７”は、第１ビアホール導体１６Ａ、１６Ｂに接続された第１スタッド電極１７”Ａと、第１スタッド電極１７”Ａより大きな第２スタッド電極部１７”Ｂとから形成され、同図の（ａ）の場合とスタッド電極部の大きさが逆になっている。このようにスタッド電極１７’、１７”は上下二段構造に形成されていても、図６に示すスタッド電極１７と同様の作用効果を期することができる。【００４７】
図６に示すセラミック電子部品１０Ａを作製する場合には、図８、図９に示すようにスタッド電極１７を拘束用セラミックグリーンシート１００内に形成する以外は、実質的に第１の実施形態と同一要領で作製することができる。【００４８】
即ち、図８の（ａ）に示すように、第１の実施形態と同一要領でセラミックグリーンシート１１１Ａを作製した後、所定のセラミックグリーンシート１１１Ａにライン導体部１１２Ａ及びビアホール導体部１１２Ｂ、１１２Ｃを形成する。また、最下層のセラミックグリーンシート１１１Ａには第１ビアホール導体部１１６Ａ、１１６Ｂ及びキャッチパッド電極部１１５Ａを形成し、最上層のセラミックグリーンシート１１１Ａにはビアホール導体部１１２Ｂ及び端子電極部１１４を形成する。そして、２枚の拘束用セラミックグリーンシート１００には金型またはレーザ光を用いてスタッド電極１７用の孔を所定のパターンで形成した後、これらの孔内に導電性ペーストを充填してスタッド電極部１１７を形成する。【００４９】
その後、図８の（ａ）に示すように、スタッド電極部１１７を有する拘束用セラミックグリーンシート１００を２枚積層した後、第１の実施形態と同一要領で所定のセラミックグリーンシート１１１Ａを順次積層し、更にその上にスタッド電極部を有さない拘束用セラミックグリーンシート１００Ａを２枚積層した後、上下方向から０．２〜１．５ＭＰａの圧力で各層をプレスして圧着しこれらの層を一体化すると、図８の（ｂ）に示す生の複合積層体１１０Ａを形成することができる。後は、図９の（ａ）に示す生の複合積層体１１０Ａを所定の温度で焼成すると、同図の（ｂ）に示すセラミック積層体１１を得ることができる。【００５０】
図７の（ａ）、（ｂ）に示すスタッド電極１７’、１７”を形成する場合には、拘束用セラミックグリーンシート１００に大きさ（水平方向の断面図の面積）の異なる孔を上下の拘束用セラミックグリーンシート１００に形成することによって、径の異なる部分を有する二段構造のスタッド電極１７’、１７”を得ることができる。【００５１】
セラミック電子部品１０Ａは、セラミック積層体１１の下面周縁部に柱状のスタッド電極１７を備えているため、図１０に示すようにセラミック積層体１１の下面でスタッド電極１７の内側に第３表面実装部品３３を搭載することができ、セラミック電子部品１０Ａの多機能化、高機能化を更に促進することができる。【００５２】
本実施形態によれば、セラミック電子部品１０Ａを実装用基板４０に対して更に強固に接続することができる他、第１の実施形態と同様の作用効果を期することができる。
【実施例】
【００５３】
以下、具体的な実施例に基づいて本発明のセラミック電子部品の種々の特性について説明する。【００５４】
実施例１
本実施例では、キャッチパッド電極の面積と落下強度との関係について調べた。即ち、本実施例では、キャッチパッド電極の大きさのみが異なる実施例１−１〜１−３の三種類のセラミック電子部品を作製した。この際、Ａｌ２Ｏ３を用いて拘束用セラミックグリーンシートを作製し、低温焼結セラミック材料（Ａｌ２Ｏ３をフィラーとし、修飾酸化物としてアルカリ土類金属酸化物を用いたホウ珪酸ガラス（Ｃａ−Ａｌ−Ｓｉ−Ｂ−Ｏ系のガラス）を焼結助材として含むセラミック材料）を用いてセラミックグリーンシートを作製し、また、Ａｇを主成分とする導電性ペーストを配線材料として用いて配線パターン部及び端子電極部を形成した。そして、セラミックグリーンシート及び拘束用セラミックグリーンシートを用いて生の複合積層体を作製し、生の複合積層体を８７０℃で焼成した後、拘束用セラミックグリーンシートを除去し、下記の寸法を有する実施例１−１〜１−３のセラミック電子部品を作製した。実施例１−１〜１−３の第１端子電極は、図１１に示すように配置されたものであり、大きさの異なる三種類のキャッチパッド電極は、第１端子電極からセラミック積層体の内側５０μｍに形成されたものであった。導電性ペーストは、Ａｇが９０％、樹脂や溶剤等の有機成分が１０％のガラス成分を含まないものを用いた。【００５５】
〔セラミック電子部品の寸法〕
１．セラミック基板：６．００ｍｍ×３．５０ｍｍ×０．５０ｍｍ
２．第１端子電極：０．４ｍｍ×０．６０ｍｍ×０．０１０ｍｍ
３．第１ビアホール導体の直径：０．１５ｍｍ
第１端子電極中心から長手方向への距離：±０．２０ｍｍ
４．第２ビアホール導体の直径：０．２０ｍｍ
５．キャッチパッド電極の寸法
実施例１−１：０．３０ｍｍ×０．５０ｍｍ×０．０１０ｍｍ
実施例１−２：０．４０ｍｍ×０．６０ｍｍ×０．０１０ｍｍ
実施例１−３：０．６０ｍｍ×０．８０ｍｍ×０．０１０ｍｍ【００５６】
また、比較例１として、実施例１−２における第１端子電極の中心に直径０．２ｍｍのビアホール導体を１本接続し、キャッチパッド電極を省略した電極構造を備えている以外は、実施例１と同一構造を備えたセラミック電子部品を作製した。【００５７】
比較例２として、ビアホール導体の強度を高めるために、低温焼結セラミック材料におけるガラス成分と同様のガラス成分を添加した導電性ペーストを用いた以外は、比較例１と同様にセラミック電子部品を作製した。ガラス成分を含んでいるため、Ａｇの含有率が低く、抵抗率が１０％高くなった。【００５８】
また、比較例３として、キャッチパッド電極と第１端子電極とを、第１端子電極の中心に配置した１本のビアホール導体で接続した電極構造を備えている以外は、実施例１−２と同一構造を備えたセラミック電子部品を作製した。【００５９】
次いで、実施例１−１〜１−３及び比較例１〜３のセラミック電子部品を、それぞれ半田リフロー処理によって実装用基板一枚あたり１０個ずつ接合した後、これらの実装用基板を１．２ｍ、１．５ｍ及び１．８ｍの高さから落とす落下試験を行った。落下試験にはそれぞれの高さで１０枚ずつの実装用基板を用い、各セラミック電子部品１００個ずつについて落下試験を行い、その結果を表１に示した。落下試験の結果、セラミック積層体にクラックが入ったり、ビアホール導体あるいはビアホール導体がセラミック積層体から抜け落ちたり、セラミック電子部品が実装用基板から外れたものを不良品として判断し、その不良品の個数を表１に示した。【００６０】
【表１】
2007026455.tif 000003
【００６１】
表１に示す結果によれば、第１端子電極とキャッチパッド電極を２本のビアホール導体で接続した電極構造の実施例１−１〜１−３は、いずれもキャッチパッド電極のない比較例１よりも格段に落下強度が高くなり、１本のビアホール導体で第１端子電極とキャッチパッド電極を接続した比較例３と比較しても落下強度が格段に高かった。また、実施例１−１〜１−３と比較例２との比較でも判るように、第１端子電極とキャッチパッド電極を２本のビアホール導体で接続することによって落下強度が飛躍的に高くなった。更に、比較例２のように第１端子電極及びビアホール導体の機械的強度をガラス成分の添加によって高めても、実施例１−１〜１−３よりも格段に落下強度が低下した。【００６２】
また、実施例１−１〜１−３において、キャッチパッド電極の面積と第１端子電極の面積が等しい実施例１−２は、キャッチパッド電極の面積が第１端子電極の面積より小さい実施例１−１よりも落下強度が高く、キャッチパッド電極が第１端子電極の面積より大きい実施例１−３よりも落下強度が低かった。従って、キャッチパッド電極は、その面積が第１端子電極より大きくなるほど落下強度が高くなり、好ましいことが判った。【００６３】
実施例２
本実施例では、キャッチパッド電極の厚みと落下強度との関係について調べた。即ち、キャッチパッド電極を実施例１−２のキャッチパッド電極（０．４０ｍｍ×０．６０ｍｍ×０．０１０ｍｍ）の２.５倍の０．０２５ｍｍの厚さに設定した以外は、実施例１−２と同一構造のセラミック電子部品を作製した後、このセラミック電子部品について実施例１と同一の落下試験を行い、その結果を表２に示した。尚、表２において、比較例１は、表１における比較例１と同一のセラミック電子部品である。【００６４】
【表２】
2007026455.tif 000004
【００６５】
表２に示す結果によれば、本実施例のセラミック電子部品は、比較例１のセラミック電子部品と比較して落下強度が格段に高く、実施例１と同様の結果が得られた。つまり、キャッチパッド電極の厚さが多少変動しても実施例１と同様の落下強度を得られ、落下強度に殆ど影響しないことが判った。【００６６】
実施例３
本実施例では、キャッチパッド電極の位置ズレと落下強度との関係について調べた。即ち、実施例１−２のキャッチパッド電極を長手方向の片側に０．１０ｍｍ平行移動させた以外は、実施例１−２と同一構造のセラミック電子部品を作製した後、このセラミック電子部品について実施例１と同一の落下試験を行い、その結果を表３に示した。尚、表３において、比較例１は、表１における比較例１と同一のセラミック電子部品である。【００６７】
【表３】
2007026455.tif 000005
【００６８】
表３に示す結果によれば、本実施例のセラミック電子部品は、比較例１のセラミック電子部品と比較して落下強度が格段に高く、実施例１と同様の結果が得られた。つまり、キャッチパッド電極が多少左右へ平行移動しても実施例１と同様の落下強度を得られ、落下強度に殆ど影響しないことが判った。【００６９】
実施例４
本実施例では、第１ビアホール導体の位置ズレと落下強度との関係について調べた。即ち、実施例１−２の第１ビアホール導体の一方を長手方向の外側へ０．１０ｍｍ平行移動させた以外は、実施例１−２と同一構造のセラミック電子部品を作製した後、このセラミック電子部品について実施例１と同一の落下試験を行い、その結果を表４に示した。尚、表４において、比較例１は、表１における比較例１と同一のセラミック電子部品を用いた。【００７０】
【表４】
2007026455.tif 000006
【００７１】
表４に示す結果によれば、本実施例のセラミック電子部品は、比較例１のセラミック電子部品と比較して落下強度が格段に高く、実施例１と同様の結果が得られた。つまり、第１ビアホール導体が多少左右へ平行移動しても実施例１と同様の落下強度を得られ、落下強度に殆ど影響しないことが判った。【００７２】
実施例５
本実施例では、第１端子電極の厚みと落下強度との関係について調べた。即ち、実施例１−２の第１端子電極に代えて、第１端子電極の１０倍の厚みを有するスタッド電極（０．４０ｍｍ×０．６０ｍｍ×０．１０ｍｍ）を設けた以外は、実施例１−２と同一構造のセラミック電子部品を作製した後、このセラミック電子部品について実施例１と同一の落下試験を行い、その結果を表５に示した。尚、表５において、比較例１は、表１における比較例１と同一のセラミック電子部品を用いた。【００７３】
【表５】
2007026455.tif 000007
【００７４】
表５に示す結果によれば、本実施例のセラミック電子部品は、比較例１のセラミック電子部品と比較して落下強度が格段に高く、実施例１−２の場合よりも更に落下強度が高い結果が得られた。つまり、スタッド電極を設けることで実装用基板との接合強度が更に強固になることが判った。【００７５】
実施例６
本実施例では、キャッチパッド電極と第１ビアホール導体とを個別に接続した場合と落下強度との関係について調べた。即ち、実施例１−２のキャッチパッド電極に代えて、キャッチパッド電極（０．４０ｍｍ×０．２０ｍｍ×０．０１０ｍｍ）を２枚設け、２枚のキャッチパッド電極を、それぞれ第１ビアホール導体を介して第１端子電極と個別に接続し、更に一方のキャッチパッド電極のみに配線パターンの第２ビアホール導体を接続した以外は、実施例１−２と同一構造のセラミック電子部品を作製した後、このセラミック電子部品について実施例１と同一の落下試験を行い、その結果を表６に示した。尚、表６において、比較例１は、表１における比較例１と同一のセラミック電子部品を用いた。【００７６】
【表６】
2007026455.tif 000008
【００７７】
表６に示す結果によれば、本実施例のセラミック電子部品は、比較例１のセラミック電子部品と比較して落下強度が格段に高いが、実施例１のいずれも場合よりも落下強度が低下した。つまり、キャッチパッド電極と第１端子電極を２本以上の第１ビアホール導体で接続する場合にはキャッチパッド電極を第１ビアホール導体の本数に合わせて分割しない方が良いことが判った。【００７８】
実施例７
本実施例では、第１ビアホール導体の配列形態と落下強度との関係について調べた。即ち、実施例１−２の第１ビアホール導体の配列形態を図２の（ａ）から同図の（ｂ）に示すように変えた。即ち、本実施例における第１ビアホール導体は、セラミック積層体の中心を基準にして略放射状に配列されている以外は、実施例１−２と同一構造のセラミック電子部品を作製した後、このセラミック電子部品について実施例１と同一の落下試験を行い、その結果を表７に示した。尚、表７において、比較例１は、表１における比較例１と同一のセラミック電子部品を用いた。【００７９】
【表７】
2007026455.tif 000009
【００８０】
表７に示す結果によれば、本実施例のセラミック電子部品は、比較例１のセラミック電子部品と比較して落下強度が格段に高く、実施例１−２の場合よりも落下強度が高くなった。つまり、ビアホール導体をセラミック積層体の中心から放射状に配列することによって引っ張り力や剪断応力等をより効果的に緩和し、引っ張りや横ズレに対する強度が高くなることが判った。【００８１】
実施例８
本実施例では、第１ビアホール導体の第１端子電極に対する面積比（＝第１ビアホール電極の断面積／第１端子電極の面積）と落下強度との関係について調べた。即ち、図１２に示すように５．９ｍｍ×９．５ｍｍサイズのセラミック積層体を作製し、その周縁部に１．００ｍｍ×１．００ｍｍ×０．０１０ｍｍサイズの第１電子電極を設けると共に第１端子電極と同一大きさのキャッチパッド電極を設け、第１端子電極とキャッチパッド電極を直径０．１０ｍｍのビアホール導体２本で接続し、その他は、実施例１と同一構造のセラミック電子部品を作製した。そして、このセラミック電子部品について、実施例１と同一の落下試験を行い、その結果を表８に示した。【００８２】
また、比較例４として、本実施例と同一の第１端子電極を設け、その中心部に直径０．２０ｍｍのビアホール導体を接続して、セラミック電子部品を作製した。比較例４のセラミック電子部品はキャッチパッド電極が設けられていない。このセラミック電子部品について実施例１と同一の落下試験を行い、その結果を表８に示した。【００８３】
【表８】
2007026455.tif 000010
【００８４】
表８に示す結果によれば、本実施例における第１ビアホール導体と第１端子電極の面積比（≒０．０１６）が０．０１６以上であれば、落下強度が高くなるため、その面積比は０．０１６以上が好ましいことが判った。【００８５】
実施例９
本実施例では、第１端子電極の面積と落下強度との関係について調べた。即ち、実施例８の第１端子電極（１．００ｍｍ×１．００ｍｍ×０．０１０ｍｍ）及びこれと同一大きさのキャッチパッド電極に代えて、１．５０ｍｍ×１．５０ｍｍ×０．０１０ｍｍの第１端子電極及びこれと同一大きさのキャッチパッド電極を設け、直径０．２０ｍｍのビアホール導体２本で接続した以外は、実施例８と同一電極構造のセラミック電子部品を作製した。そして、このセラミック電子部品について、実施例１と同一の落下試験を行い、その結果を表９に示した。【００８６】
また、比較例５として、本実施例と同一の第１端子電極を設けた以外は、比較例４と同一電極構造を備えたセラミック電子部品を作製した。このセラミック電子部品について実施例１と同一の落下試験を行い、その結果を表９に示した。【００８７】
【表９】
2007026455.tif 000011
【００８８】
表９に示す結果によれば、第１端子電極の面積が１．００ｍｍ２を超えると、端子電極としての面積が大きすぎて、第１端子電極とキャッチパッド電極を２本のビアホール導体で接続することによる落下強度の改善効果が落ちる傾向にあることが判った。即ち、第１端子電極の面積はそれぞれ１．００ｍｍ２以下が好ましいことが判った【００８９】
実施例１０〜１２
本実施例では、無収縮工法と落下強度との関係、及び配線材料と落下強度との関係について調べた。即ち、本実施例では、実施例１−２と同一のセラミック電子部品を作製し、実施例１と同様の落下試験を行い、その結果を表１０に示した。【００９０】
また、実施例１１として、拘束用セラミックグリーンシートを使用しない通常の焼成方法（有収縮工法）で実施例１−２と同一構造のセラミック電子部品を作製した。更に、実施例１２として、配線材料としてＣｕを主成分とする導電性ペーストを用いて、無収縮工法で実施例１−２と同一電極構造のセラミック電子部品を作製した。実施例１２の無収縮工法では、実施例１と同一のセラミックグリーンシート及び拘束用セラミックグリーンシートを作製した。そして、拘束用セラミックグリーンシートの上に所定のセラミックグリーンシートを順次積層し、その上に拘束用セラミックグリーンシート及び最上層のセラミックグリーンシートを積層した後、この複合積層体を８７０℃で焼成して実施例１−２と同一構造のセラミック電子部品を作製した。この場合には、複合積層体の焼成時に、最上層のセラミックグリーンシートのガラス成分がその下層の拘束用セラミックグリーンシート内へ流動、固化して、拘束用セラミックグリーンシートを焼結させ、収縮を抑制し、最下層の拘束用セラミックグリーンシートで収縮を抑制した。焼成後、最下層のＡｌＯを除去した。実施例１１、１２のセラミック電子部品について実施例１と同一の落下試験を行い、その結果を表１０に示した。【００９１】
実施例１０及び実施例１２では図１３の（ａ）に示すように平坦なセラミック電子部品が得られたが、有収縮工法で作製した実施例１１では同図の（ｂ）に示すように端子電極１３’及びセラミック積層体１１’の表面に凹凸のあるセラミック電子部品が得られた。【００９２】
【表１０】
2007026455.tif 000012
【００９３】
表１０に示す結果によれば、有収縮工法で作成された実施例１１のセラミック電子部品の場合には表面に凹凸があるため、剪断力への耐久性が小さく、落下強度がやや劣ることが判った。また、Ｃｕを配線材料とする実施例１２の場合には、有収縮工法と比較すれば落下強度の改善に効果が認められるものの、ヤング率の高いＣｕを配線材料として用いると、圧縮応力を緩和する効果が小さく、落下強度を高めるには限界のあることが判った。【００９４】
尚、本発明は上記各実施例に何等制限されるものではない。
【産業上の利用可能性】
【００９５】
本発明は、携帯端末等に搭載されるセラミック電子部品として好適に利用することができる。
【図１】
2007026455.tif 000013
【図２】
2007026455.tif 000014
【図３】
2007026455.tif 000015
【図４】
2007026455.tif 000016
【図５】
2007026455.tif 000017
【図６】
2007026455.tif 000018
【図７】
2007026455.tif 000019
【図８】
2007026455.tif 000020
【図９】
2007026455.tif 000021
【図１０】
2007026455.tif 000022
【図１１】
2007026455.tif 000023
【図１２】
2007026455.tif 000024
【図１３】
2007026455.tif 000025
【手続補正書】
【提出日】平成18年9月15日(2006.9.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のセラミック層を積層してなるセラミック積層体と、
上記セラミック積層体の第１主面に設けられた少なくとも一つの端子電極と、
上記端子電極と対向させて上記セラミック積層体の内部に設けられたキャッチパッド電極と、
上記端子電極と上記キャッチパッド電極とを電気的に接続する少なくとも２本の第１ビアホール導体と、を備えたセラミック電子部品であって、
上記キャッチパッド電極側から上記端子電極を見たとき、上記キャッチパッド電極と上記端子電極とは、互いに重ならない部分を有する
ことを特徴とするセラミック電子部品。
【請求項２】
上記端子電極は、上記セラミック積層体の第１主面の周縁部に複数配列されており、上記各端子電極それぞれと対向するように複数の上記キャッチパッド電極が設けられていることを特徴とする請求項１に記載のセラミック電子部品。
【請求項３】
上記セラミック積層体は、無収縮工法によって作製されたものであって、上記端子電極、上記キヤッチパッド電極及び上記第１ビアホール導体は、Ａｇを主成分とする導電材料によって形成されていることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
【請求項４】
上記キャッチパッド電極の面積は、上記端子電極の面積よりも大きいことを特徴とする請求項１〜請求項３のいずれか１項に記載のセラミック電子部品。
【請求項５】
上記端子電極は、上記第１主面から柱状に突出したスタッド電極であることを特徴とする請求項１〜請求項４のいずれか１項に記載のセラミック電子部品。
【請求項６】
上記複数の端子電極における上記各第１ビアホール導体は、ある一つの端子電極における２本の第１ビアホール導体を結ぶ仮想直線が、その隣の端子電極における２本の第１ビアホール導体を結ぶ仮想直線と同一直線にならないように配置されていることを特徴とする請求項２〜請求項５のいずれか１項に記載のセラミック電子部品。
【請求項７】
上記２本の第１ビアホール導体を結ぶ上記仮想直線は、上記第１主面のほぼ中心を通るように、配列されていることを特徴とする請求項６に記載のセラミック電子部品。
【請求項８】
上記端子電極、上記第１ビアホール導体及び上記キャッチパッド電極は、同時焼成によって一体化されたものであることを特徴とする請求項１〜請求項７のいずれか１項に記載のセラミック電子部品。
【請求項９】
複数のセラミック層を積層してなるセラミック積層体と、上記セラミック積層体の第１主面に設けられた少なくとも一つの端子電極と、上記端子電極と対向させて上記セラミック積層体の内部に設けられたキャッチパッド電極と、上記端子電極と上記キャッチパッド電極とを電気的に接続する少なくとも２本の第１ビアホール導体と、を備えたセラミック電子部品を製造するに際し、
上記セラミック積層体となるべき複数のセラミックグリーン層を積層してなる未焼成のセラミック積層体の内部に、上記キャッチパッド電極側から上記端子電極を見たとき、上記キャッチパッド電極と上記端子電極とが互いに重ならない部分を有するように、上記キャッチパッド電極を上記セラミックグリーン層の焼結温度で焼結する導体材料によって形成する工程と、
上記未焼成のセラミック積層体の第１主面及び第２主面に、上記セラミックグリーン層の焼結温度では実質的に焼結しない拘束用セラミックグリーン層を付与してなる未焼成の複合積層体を作製する工程と、
上記未焼成の複合積層体を上記セラミックグリーン層の焼結温度で焼成する工程と、
焼結後のセラミック積層体から上記拘束セラミックグリーン層を除去する工程と、を有することを特徴とするセラミック電子部品の製造方法。
【請求項１０】
上記拘束用セラミックグリーン層に、上記セラミックグリーン層の焼結温度で焼結する導体材料でビアホール導体を形成しておき、焼成後、上記拘束用セラミックグリーン層を除去することによって、上記第１主面から柱状に突出したスタッド電極を形成することを特徴とする請求項９に記載のセラミック電子部品の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明のセラミック電子部品は、複数のセラミック層を積層してなるセラミック積層体と、上記セラミック積層体の第１主面に設けられた少なくとも一つの端子電極と、上記端子電極と対向させて上記セラミック積層体の内部に設けられたキャッチパッド電極と、上記端子電極と上記キャッチパッド電極とを電気的に接続する少なくとも２本の第１ビアホール導体と、を備えたセラミック電子部品であって、上記キャッチパッド電極側から上記端子電極を見たとき、上記キャッチパッド電極と上記端子電極とは、互いに重ならない部分を有することを特徴とするものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、本発明のセラミック電子部品の製造方法は、複数のセラミック層を積層してなるセラミック積層体と、上記セラミック積層体の第１主面に設けられた少なくとも一つの端子電極と、上記端子電極と対向させて上記セラミック積層体の内部に設けられたキャッチパッド電極と、上記端子電極と上記キャッチパッド電極とを電気的に接続する少なくとも２本の第１ビアホール導体と、を備えたセラミック電子部品を製造するに際し、上記セラミック積層体となるべき複数のセラミックグリーン層を積層してなる未焼成のセラミック積層体の内部に、上記キャッチパッド電極側から上記端子電極を見たとき、上記キャッチパッド電極と上記端子電極とは互いに重ならない部分を有するように、上記キャッチパッド電極を上記セラミックグリーン層の焼結温度で焼結する導体材料によって形成する工程と、上記未焼成のセラミック積層体の第１主面及び第２主面に、上記セラミックグリーン層の焼結温度では実質的に焼結しない拘束用セラミックグリーン層を付与してなる未焼成の複合積層体を作製する工程と、上記未焼成の複合積層体を上記セラミックグリーン層の焼結温度で焼成する工程と、焼結後のセラミック積層体から上記拘束セラミックグリーン層を除去する工程と、を有することを特徴とするものである。
【手続補正書】
【提出日】平成19年2月8日(2007.2.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のセラミック層を積層してなるセラミック積層体と、
上記セラミック積層体の第１主面に設けられた少なくとも一つの端子電極と、上記端子電極と対向させて上記セラミック積層体の内部に設けられたキャッパッド電極と、
上記端子電極と上記キャッチパッド電極とを電気的に接続する少なくとも２本の第１ビアホール導体と、を備えたセラミック電子部品であって、
上記キャッチパッド電極側から上記端子電極を見たとき、上記キャッチパッド電極と上記端子電極とは、互いに重ならない部分を有し、
上記端子電極は、上記セラミック積層体の第１主面の周縁部に複数配列されており、上記各端子電極それぞれと対向するように複数の上記キャッチパッド電極が設けられており、更に、
上記複数の端子電極における上記各第１ビアホール導体は、ある一つの端子電極における２本の第１ビアホール導体を結ぶ仮想直線が、その隣の端子電極における２本の第１ビアホール導体を結ぶ仮想直線と同一直線にならないように配置されている
ことを特徴とするセラミック電子部品。
【請求項２】
上記セラミック積層体は、無収縮工法によって作製されたものであって、上記端子電極、上記キヤッチパッド電極及び上記第１ビアホール導体は、Ａｇを主成分とする導電材料によって形成されていることを特徴とする請求項１に記載のセラミック電子部品。
【請求項３】
上記キャッチパッド電極の面積は、上記端子電極の面積よりも大きいことを特徴とする請求項１または請求項２に記載のセラミック電子部品。
【請求項４】
上記端子電極は、上記第１主面から柱状に突出したスタッド電極であることを特徴とする請求項１〜請求項３のいずれか１項に記載のセラミック電子部品。
【請求項５】
上記２本の第１ビアホール導体を結ぶ上記仮想直線は、上記第１主面のほぼ中心を通るように、配列されていることを特徴とする請求項１〜請求項４のいずれか１項に記載のセラミック電子部品。
【請求項６】
上記端子電極、上記第１ビアホール導体及び上記キャッチパッド電極は、同時焼成によって一体化されたものであることを特徴とする請求項１〜請求項５のいずれか１項に記載のセラミック電子部品。
【請求項７】
複数のセラミック層を積層してなるセラミック積層体と、上記セラミック積層体の第１主面の周縁部に配列された複数の端子電極と、上記複数の端子電極それぞれと対向させて上記セラミック積層体の内部に設けられた複数のキャッチパッド電極と、上記端子電極と上記キャッチパッド電極とを電気的に接続する少なくとも２本の第１ビアホール導体と、を備えたセラミック電子部品を製造するに際し、
上記セラミック積層体となるべき複数のセラミックグリーン層を積層してなる未焼成のセラミック積層体の内部に、上記キャッチパッド電極側から上記端子電極を見たとき、上記キャッチパッド電極と上記端子電極とが互いに重ならない部分を有するように、上記キャッチパッド電極を上記セラミックグリーン層の焼結温度で焼結する導体材料によって形成する工程と、
上記複数の端子電極における上記各第１ビアホール導体は、ある一つの端子電極における２本の第１ビアホール導体を結ぶ仮想直線がその隣の端子電極における２本の第１ビアホール導体を結ぶ仮想直線と同一直線にならないように、上記導体材料からなる未焼成の上記各第１ビアホール導体を、上記第１主面を形成する上記セラミックグリーン層にそれぞれ配置して形成する工程と、
上記未焼成のセラミック積層体の第１主面及び第２主面に、上記セラミックグリーン層の焼結温度では実質的に焼結しない拘束用セラミックグリーン層を付与してなる未焼成の複合積層体を作製する工程と、
上記未焼成の複合積層体を上記セラミックグリーン層の焼結温度で焼成する工程と、
焼結後のセラミック積層体から上記拘束用セラミックグリーン層を除去する工程と、を有する
ことを特徴とするセラミック電子部品の製造方法。
【請求項８】
上記拘束用セラミックグリーン層に、上記セラミックグリーン層の焼結温度で焼結する導体材料でビアホール導体を形成しておき、焼成後、上記拘束用セラミックグリーン層を除去することによって、上記第１主面から柱状に突出したスタッド電極を形成することを特徴とする請求項７に記載のセラミック電子部品の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明のセラミック電子部品は、複数のセラミック層を積層してなるセラミック積層体と、上記セラミック積層体の第１主面に設けられた少なくとも一つの端子電極と、上記端子電極と対向させて上記セラミック積層体の内部に設けられたキャッパッド電極と、上記端子電極と上記キャッチパッド電極とを電気的に接続する少なくとも２本の第１ビアホール導体と、を備えたセラミック電子部品であって、上記キャッチパッド電極側から上記端子電極を見たとき、上記キャッチパッド電極と上記端子電極とは、互いに重ならない部分を有し、上記端子電極は、上記セラミック積層体の第１主面の周縁部に複数配列されており、上記各端子電極それぞれと対向するように複数の上記キャッチパッド電極が設けられており、更に、上記複数の端子電極における上記各第１ビアホール導体は、ある一つの端子電極における２本の第１ビアホール導体を結ぶ仮想直線が、その隣の端子電極における２本の第１ビアホール導体を結ぶ仮想直線と同一直線にならないように配置されていることを特徴とするものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、本発明のセラミック電子部品の製造方法は、複数のセラミック層を積層してなるセラミック積層体と、上記セラミック積層体の第１主面の周縁部に配列された複数の端子電極と、上記複数の端子電極それぞれと対向させて上記セラミック積層体の内部に設けられた複数のキャッチパッド電極と、上記端子電極と上記キャッチパッド電極とを電気的に接続する少なくとも２本の第１ビアホール導体と、を備えたセラミック電子部品を製造するに際し、上記セラミック積層体となるべき複数のセラミックグリーン層を積層してなる未焼成のセラミック積層体の内部に、上記キャッチパッド電極側から上記端子電極を見たとき、上記キャッチパッド電極と上記端子電極とが互いに重ならない部分を有するように、上記キャッチパッド電極を上記セラミックグリーン層の焼結温度で焼結する導体材料によって形成する工程と、上記複数の端子電極における上記各第１ビアホール導体は、ある一つの端子電極における２本の第１ビアホール導体を結ぶ仮想直線がその隣の端子電極における２本の第１ビアホール導体を結ぶ仮想直線と同一直線にならないように、上記導体材料からなる未焼成の上記各第１ビアホール導体を、上記第１主面を形成する上記セラミックグリーン層にそれぞれ配置して形成する工程と、上記未焼成のセラミック積層体の第１主面及び第２主面に、上記セラミックグリーン層の焼結温度では実質的に焼結しない拘束用セラミックグリーン層を付与してなる未焼成の複合積層体を作製する工程と、上記未焼成の複合積層体を上記セラミックグリーン層の焼結温度で焼成する工程と、焼結後のセラミック積層体から上記拘束用セラミックグリーン層を除去する工程と、を有することを特徴とするものである。
【手続補正書】
【提出日】平成19年5月11日(2007.5.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
複数のセラミック層を積層してなるセラミック積層体と、
上記セラミック積層体の第１主面に設けられた少なくとも一つの端子電極と、上記端子電極と対向させて上記セラミック積層体の内部に設けられたキャッチパッド電極と、
上記端子電極と上記キャッチパッド電極とを電気的に接続する少なくとも２本の第１ビアホール導体と、を備えたセラミック電子部品であって、
上記キャッチパッド電極側から上記端子電極を見たとき、上記キャッチパッド電極と上記端子電極とは、互いに重ならない部分を有し、
上記端子電極は、上記セラミック積層体の第１主面の周縁部に複数配列されており、上記各端子電極それぞれと対向するように複数の上記キャッチパッド電極が設けられており、更に、
上記複数の端子電極における上記各第１ビアホール導体は、ある一つの端子電極における２本の第１ビアホール導体を結ぶ仮想直線が、その隣の端子電極における２本の第１ビアホール導体を結ぶ仮想直線と同一直線にならないように配置されている
ことを特徴とするセラミック電子部品。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明のセラミック電子部品は、複数のセラミック層を積層してなるセラミック積層体と、上記セラミック積層体の第１主面に設けられた少なくとも一つの端子電極と、上記端子電極と対向させて上記セラミック積層体の内部に設けられたキャッチパッド電極と、上記端子電極と上記キャッチパッド電極とを電気的に接続する少なくとも２本の第１ビアホール導体と、を備えたセラミック電子部品であって、上記キャッチパッド電極側から上記端子電極を見たとき、上記キャッチパッド電極と上記端子電極とは、互いに重ならない部分を有し、上記端子電極は、上記セラミック積層体の第１主面の周縁部に複数配列されており、上記各端子電極それぞれと対向するように複数の上記キャッチパッド電極が設けられており、更に、上記複数の端子電極における上記各第１ビアホール導体は、ある一つの端子電極における２本の第１ビアホール導体を結ぶ仮想直線が、その隣の端子電極における２本の第１ビアホール導体を結ぶ仮想直線と同一直線にならないように配置されていることを特徴とするものである。
【国際調査報告】
2007026455.tif 000026
2007026455.tif 000027