(57)【要約】本発明は、埋込層（２）付き半導体スラブ（１）中にトレンチ溝（４）を含むトレンチ・アイソレーション構造を提供する。このトレンチ溝（４）を第１絶縁材料（５）でライニングし、次いで、埋込層のレベルまで第１充填材料（６）で充填する。次いで、この埋込層（２）によって囲まれた容積部中に、好ましくは、第２絶縁材料（７）、例えば、酸化膜を付ける。このトレンチ溝（４）の残部を、第２充填材料（８）又は第２絶縁材料のどちらかで充填する。この構造は、向上した熱挙動を伴って、埋込層（２）の端部と基板（１）の間の容量結合をより低くする。さらに、本発明は、このトレンチ・アイソレーション構造と少なくとも１つの半導体デバイスとを備える半導体アセンブリ、並びに、このようなトレンチ・アイソレーション構造の形成方法を提供する。
2006514430.tif 000002
【特許請求の範囲】
【請求項１】
表面及び前記表面に平行に延びる埋込層を有する半導体材料のスラブと、少なくとも前記表面から前記埋込層を貫通して、前記スラブのうちの前記埋込層の下の部分まで延び、自体の壁面上に厚さを有する第１絶縁材料を含むトレンチ溝とを備え、前記トレンチ溝の残部が少なくとも部分的に第１充填材料で充填されるトレンチ・アイソレーション構造であって、前記トレンチ溝のうちの少なくとも前記埋込層によって囲まれた第１の部分において、前記厚さが、前記トレンチ溝のうちの前記第１の部分の下に位置する第２の部分における前記厚さより大きいことを特徴とする、トレンチ・アイソレーション構造。
【請求項２】
前記第１の部分における前記厚さが、前記トレンチ溝のうちの前記第１の部分の上に位置する第３の部分における前記厚さより大きいことを特徴とする、請求項１に記載のトレンチ・アイソレーション構造。
【請求項３】
前記第１の部分が前記第１絶縁材料で完全に充填されることを特徴とする、請求項１ないし請求項２のいずれかに記載のトレンチ・アイソレーション構造。
【請求項４】
前記第１の部分が前記埋込層にほぼ整列して延びることを特徴とする、請求項３に記載のトレンチ・アイソレーション構造。
【請求項５】
請求項１ないし４のいずれかに記載のトレンチ・アイソレーション構造と、半導体デバイスの前記スラブの表面上に存在する少なくとも１つの半導体デバイスとを備え、前記半導体デバイスが前記トレンチ・アイソレーション構造によって絶縁される、半導体アセンブリ。
【請求項６】
半導体スラブ中にトレンチ・アイソレーションを形成する方法において、
・第１表面を有し、前記第１表面に平行でその下にある埋込層を備える半導体材料のスラブを準備するステップと、
・前記半導体スラブ中に、底面及び側壁を有し、前記第１表面から前記埋込層を貫通して半導体材料の前記スラブ内に延びるトレンチ溝を形成するステップと、
・前記トレンチ溝を少なくとも第１絶縁材料及び第１充填材料で充填するステップとを含み、
前記第１充填材料が、前記トレンチ溝の残部を少なくとも部分的に充填する方法であって、
少なくとも前記トレンチ溝のうちの前記埋込層によって囲まれた、第１の部分において、前記厚さが、前記トレンチ溝のうちの前記第１の部分の下に位置する第２の部分における前記厚さより大きいことを特徴とする、方法。
【請求項７】
前記トレンチ溝のうちの前記第１の部分における前記厚さが、前記トレンチ溝のうちの前記第１の部分の上に位置する第３の部分における前記厚さより大きくされる、請求項６に記載の方法。
【請求項８】
前記トレンチ溝を充填するステップが、
・第１絶縁材料の層を有する前記トレンチ溝の前記底面及び前記側壁を覆うステップと、
・前記埋込層の少なくとも下面レベルまで前記トレンチ溝を第１充填材料で充填するステップと、
・前記埋込層の下面レベルとほぼ同一平面のレベルまで前記第１充填材料を除去するステップと、
・前記トレンチ溝の残部を少なくとも部分的に第２絶縁材料で充填するステップとを含むことを特徴とする、請求項６ないし７のいずれかに記載の方法。
【請求項９】
前記残部を第２絶縁材料で充填する前記ステップの後で、前記埋込層の上面レベルとほぼ同一平面のレベルまで前記第２絶縁材料を除去するステップと、前記トレンチ溝の前記残部を第２充填材料で充填するステップとが続くことを特徴とする、請求項８に記載の方法。
【請求項１０】
前記第１充填材料及び前記第２絶縁材料の少なくとも一方を除去する前記ステップが前記材料のエッチングを含むことを特徴とする、請求項８ないし９のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面及びこの表面に平行に延びる埋込層を有する半導体材料のスラブと、この表面から下に埋込層を貫通してスラブのうちの埋込層の下の部分まで延び、自体の壁面上に厚さを有する第１絶縁材料を備え、その残部が少なくとも部分的に第１充填材料で充填されているトレンチ溝とを含むトレンチ・アイソレーション構造に関する。
【０００２】
さらに、本発明は、このようなトレンチ・アイソレーション構造と、半導体材料のスラブの表面上に存在し、トレンチ・アイソレーション構造によって絶縁された少なくとも１つの半導体デバイスとを含む半導体アセンブリに関する。
【０００３】
また、本発明は、半導体スラブ中にトレンチ・アイソレーションを形成する方法であって、
表面を有し、この表面に平行でこの表面の下の埋込層を備える半導体材料のスラブを準備するステップと、
底面及び側壁を有し、第１表面から埋込層を貫通して半導体材料のスラブ内に延びるトレンチ溝を半導体スラブ中に形成するステップと、
このトレンチ溝を少なくとも第１絶縁材料及び第１充填材料で充填するステップとを含み、
この第１絶縁材料が厚さｄを有する層の形で少なくとも底面及び側壁を覆い、
この第１充填材料がトレンチ溝の残部を少なくとも部分的に充填する、
方法にも関する。
【背景技術】
【０００４】
一般的に、高性能なバイポーラ及びＢｉＣＭＯＳプロセスでは、寄生容量を低減し、実装密度を向上させ、素子分離を向上させるために、ディープ・トレンチ・アイソレーションを用いる。デバイス寸法が減少するにつれて、最小寸法のトランジスタの場合、コレクタ−基板間容量の増加部分は埋込層−基板間接合の端部による寄与を受ける（周辺の寄与）。埋込層を貫通して届くディープ・トレンチ・アイソレーションを使用すると、この寄与を大幅に低下させることができる。さらに、破壊の要求を犯すことなくコレクタ−コレクタ間間隔を低下させることができる。通常、コレクタ−基板間容量を最小にするために、これらのトレンチを完全に充填するのに低誘電率材料（例えば、二酸化ケイ素）が好ましいはずである。しかし、完全なＢｉＣＭＯＳプロセスは、誘電材料とシリコン基板との熱膨張係数の不一致による熱誘導応力を招く恐れがある。それは、電気特性にも影響する恐れがある。したがって、ポリシリコンで充填した薄い誘電体ライナ付きディープ・トレンチを、一般的に用いる。
【０００５】
米国特許第5,966,598号には、トレンチ・アイソレーション構造、及びこのようなトレンチ・アイソレーション構造の形成方法が開示されている。このトレンチ・アイソレーション構造は、エピタキシャル層と、埋込層と、シリコン基板とを備える。トレンチ溝は、これらのエピタキシャル層及び埋込層を垂直に貫通して延びる。一実施形態においては、このトレンチ溝の、基板から埋込層全体を貫通してエピタキシャル層まで延びる下部をポリシリコンで充填し、残部を絶縁体で充填する。別の実施形態では、シリコン酸化膜が埋込層の下に存在する。トレンチ溝の底面は、埋込層を貫通して延び、このシリコン酸化膜層と埋込層の界面に到達する。第１層間絶縁体を、両方の垂直側壁及び各トレンチ溝の下壁上に形成する。ポリシリコン膜を供給して、トレンチ溝の下部領域を充填する。第２層間絶縁体をトレンチ溝内のポリシリコン膜上に供給して、この第２層間絶縁体がトレンチ溝の上部領域を充填するようにする。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
周知のトレンチ・アイソレーション構造についての問題は、それらが低い寄生容量値と熱膨張係数の不一致により発生する最小の応力とを同時にもたらさないことである。このため、完全なＢｉＣＭＯＳプロセスにおける一体化に制限が課される。具体的には、これは、一般的に、コレクタ−コレクタ間隔又は最小デバイス寸法の低減を制限する。
【課題を解決するための手段】
【０００７】
本発明の目的は、半導体デバイス・アセンブリに使用するとき、同時に、良好な絶縁特性及び低熱誘導応力を保証しながら好ましい寄生容量値をもたらす指定された種類の進んだトレンチ・アイソレーション構造を提供することである。このようにして、より小型の最小デバイス・アセンブリ寸法が可能になる。
【０００８】
この目的は、少なくともトレンチ溝のうちの埋込層によって囲まれた第１の部分の厚さが、トレンチ溝のうちの第１の部分の下に位置する第２の部分の厚さより大きいことを特徴とする、本発明によるトレンチ・アイソレーション構造によって実現される。
【０００９】
本発明の発明者は、このようなトレンチ・アイソレーション、すなわち、埋込層のレベルで埋込層の下の対応する厚さより大きい厚さを有する、第１絶縁材料の層を有するトレンチ・アイソレーションで、充分に低い寄生容量がもたらされ、熱膨張係数の不一致により発生する応力が最小化されることを見出した。さらに、米国特許に記載されている場合の、二酸化ケイ素層などのスラブ中の別個の絶縁層を最早必要としない。それ故、向上した特性を有するより簡単な構造を得ることができる。
【００１０】
本明細書では、「によって囲まれる」という用語は、この第１の部分が、トレンチ溝の側壁と、埋込層の上面及び下面とそれぞれ同じレベル、すなわち深さにある上面及び下面とによって閉じ込められる、トレンチ溝の容積部内に位置することを指す。好ましくはあるが、この第１の部分が上記で説明したように、この容積部を完全に占拠する必要は必ずしもない。
【００１１】
本発明の構成では、「の下」、「の上」、「下側の」、「上側の」などの用語は、半導体スラブに対してその表面に垂直な方向で見た場合とみなすべきである。例えば、「の下」は、「半導体スラブの表面の下のかなり深くで」という意味である。
【００１２】
一般的に、半導体スラブは、埋込層がその上に堆積され、又は他の任意の方式で形成された基板である。この埋込層の最上部に、別の半導体材料の層が形成される。大抵の場合、これは、半導体材料のエピタキシャル層である。この用途の場合、スラブ半導体材料、埋込層、及び半導体材料の他の（例えば、エピタキシャル）層のアセンブリは、しばしば、スラブと呼ばれる。どの場合に、基板のみを意味するか、又はこのアセンブリの最下部を意味するかは明らかになるであろう。
【００１３】
この第１絶縁材料の厚さは、トレンチ溝中の位置、具体的には、スラブの表面の下の深さの関数である。本発明によれば、トレンチ溝のうちの第１の部分の下に位置する部分のこの厚さは、第１の部分の厚さより小さい。
【００１４】
好ましくは、この第１の部分の厚さは、トレンチ溝のうちの第１の部分の上に位置する第３の部分の厚さより大きい。このようにして、第１絶縁材料で得られる領域は、本発明による利点を放棄することなくできるだけ小さくなることが保証される。換言すると、この第１絶縁材料は、その効果が最大の位置、具体的には、埋込層のレベルでのみ存在する。この埋込層は、（誘導）電流の比較的多くの部分を担うことができるので、このレベルでの絶縁特性及び容量特性は、好ましくは、最小であるべきである。しかし、第３の部分の厚さが第１の部分の厚さより大きくなり、例えば、トレンチ溝が発散する側壁を有する場合、その幅はスラブの表面近くで最大になり、トレンチ溝のうちの第１及び第３の部分が第１充填材料で完全に充填されることは可能である。平行な側壁を有するトレンチ溝の場合は、この効果は簡単には生じない。
【００１５】
有利なことに、この第１の部分は第１絶縁材料で完全に充填される。これは、埋込層の面に平行な面において、トレンチ溝の第１の部分を貫通する断面中には第１絶縁材料のみが存在することを示している。このような設計の第１の部分の有利な特性、具体的には、絶縁特性は最小である。しかし、別の適切な材料、例えば、第１充填材料で部分的に充填された第１の部分を使用することは可能である。このような第１の部分において、第１絶縁材料は、トレンチ溝の他の部分の厚さと比べて増大した厚さを有する層中に入ることができる。
【００１６】
好ましい実施形態では、この第１の部分は、埋込層にほぼ整列して延びる。これは、この第１の部分が、延ばしたとき埋込層の上面及び下面とそれぞれ一致する上面及び下面を有することを意味する。「ほぼ」という用語は、例えば、この表面の凹凸を考慮して、関連する下面と上面との間隔が、それぞれ、埋込層の厚さの最大で１０％までになり得ることを指している。このようにして、第１の部分によって占められる容積部分は、トレンチ溝の側壁上の第１絶縁材料の層と、第２絶縁材料の上面及び下面とによって閉じ込められる。実際上は、この第１の部分が、第１絶縁材料の層のうちの側壁と第２絶縁材料の容積部との間の部分までやはり延びていると考えることができる。
【００１７】
好ましい第１絶縁材料は、酸化膜材料、より好ましくはシリコン酸化膜を含む。二酸化ケイ素は、好ましい低誘電率を有する極めてよい絶縁体である。二酸化ケイ素は、それでトレンチ溝を設けることが非常に易しいという利点も有している。これは、例えば、テトラエチルオルソシリケート（ＴＥＯＳ）による堆積、又は高密度プラズマ堆積（ＨＤＰ）によって行なうことができる。しかし、スラブのシリコンの酸化などの他の方法も排除しない。
【００１８】
有利な第１充填材料は、シリコン、好ましくは、ポリシリコンを含む。この材料は、半導体スラブの材料自体と殆ど又は全く違わないので、好ましい熱挙動を保証するのに極めて適している。勿論、半導体スラブが異なる材料、例えば、ゲルマニウム、又はヒ化ゲルマニウムを含む場合は、それに応じて、この第１充填材料を、好ましくは対応する半導体材料に、選択することができる。
【００１９】
本発明は、本発明によるトレンチ・アイソレーション構造と、半導体材料のスラブの表面上に存在する少なくとも１つの半導体デバイスとを備える有利な半導体アセンブリを提供する。この半導体デバイスは、トレンチ・アイソレーション構造によって絶縁される。
【００２０】
このような半導体アセンブリは、より小さい寸法で、より速いスイッチング速度及び向上した熱挙動の少なくとも一方を提供することができる。さらに、このようなアセンブリは、複数デバイスのアセンブリの場合、より小さい半導体デバイス間間隔で製作することができる。これは、本発明によるトレンチ・アイソレーション構造によって可能になる。このトレンチ・アイソレーション構造は、従来のトレンチ・アイソレーション構造と比べたとき、同じデバイス間間隔で絶縁特性及び熱応力特性の向上した組合せ、又はより縮小したデバイス間間隔で、このような特性と同等の組合せを提供する。
【００２１】
本発明によるアセンブリにおける半導体デバイスには、具体的な制限はないが、これらの半導体デバイスは、好ましくはトランジスタ、より好ましくはＢｉＣＭＯＳ法におけるバイポーラ・トランジスタを含む。これらの構成部品に対する要求は極めて高く、これらの用途に関する改善は、半導体及び電子業界全体にわたって極めて重要である。
【００２２】
本発明によるトレンチ・アイソレーション構造を得る方法は、記載したトレンチ・アイソレーション構造の利点をもたらす限り決定的に重要ではない。しかし、本発明は、序文において述べた種類の好ましい方法を提供する。この方法は、厚さが、少なくともトレンチ溝のうちの埋込層によって囲まれた第１の部分において、トレンチ溝のうちの第１の部分の下に位置する第２の部分の厚さより大きいことを特徴とする。
【００２３】
本明細書で先に述べたように、指摘したような厚さを選択することによって、良好な容量特性及び減少した熱応力の好ましい組合せを得ることができる。
【００２４】
有利な方法では、トレンチ溝のうちの第１の部分の厚さを、トレンチ溝のうちの第１の部分の上に位置する第３の部分の厚さより大きくする。好ましいトレンチ・アイソレーション構造に関して述べたのと同じ利点が本方法で維持される。
【００２５】
本発明で提案した方法でトレンチ溝を充填するステップは、具体的には限定されない。指定した厚さｄを有する第１絶縁材料の層、並びに第１充填材料での充填をもたらすために、業界で周知のどんな方法を使用することもできる。しかし、好ましくは、トレンチ溝を充填するステップは、第１絶縁材料の層を有するトレンチ溝の底面及び側壁を覆うステップと、少なくとも埋込層の下面までトレンチ溝を第１充填材料で充填するステップと、埋込層の下面レベルとほぼ同一平面のレベルまでこの第１充填材料を除去するステップと、トレンチ溝の残部を第２絶縁材料で少なくとも部分的に充填するステップとを含む。
【００２６】
これによって、最小のステップを有し、そのため信頼性が向上した、本発明によるトレンチ・アイソレーションの、極めて簡潔な形成方法が提供される。
【００２７】
第１絶縁材料として、原則的に、技術分野の最先端で周知のどんな材料も選択することができる。しかし、好ましくは、二酸化ケイ素を選択する。この二酸化ケイ素は、例えば、テトラエチルオルソ−シリケート（ＴＥＯＳ）によって堆積させることができる。しかし、他のどんな絶縁材料を使用することもできる。好ましくは、第２絶縁材料は、第１絶縁材料と同じ材料を含む。しかし、この絶縁材料は、異なる方法によって得ることができ、又は全く異なる材料でよい。この層の厚さは、絶縁特性を満足する限りどんな所望の値を有することもできる。好ましくは、最小厚は少なくとも１００ｎｍである。
【００２８】
次のステップは、このトレンチを少なくとも埋込層の下面まで第１充填材料で充填することである。埋込層の下面レベルは、半導体材料のスラブ中の最深部に位置する埋込層の面を指すことを意味している。トレンチを第１充填材料で充填するこのステップは、どんな周知の方法にも従って実施することができる。この充填ステップは、埋込層の少なくとも下面レベルまでトレンチの残部を第１充填材料で充填すること、より好ましくは、トレンチ溝の残部を第１充填材料で完全に充填することを含む。さらにこのステップは、埋込層の下側レベルとほぼ同一平面のレベルまで第１充填材料を除去するステップを含む。このようにして、第１充填材料の特性に関して極めてよい制御を得ることができる。
【００２９】
次のステップは、残部を第２絶縁材料で少なくとも部分的に充填することを含む。先に述べたように、この第２絶縁材料は、第１絶縁材料と同じ材料でよく、又は、ほぼ同じ材料だが異なった方法で得られる材料でよく、又は第１絶縁材料と異なる材料でよい。例としては、ＴＥＯＳからの堆積又はＨＤＰによって得られる二酸化ケイ素がある。
【００３０】
有利なことに、残部を第１充填材料で充填するステップの後に埋込層の上面レベルとほぼ同一なレベルまで第２絶縁材料を除去するステップと、トレンチ溝の残部を第２充填材料で充填するステップとが続く。
【００３１】
第２充填材料は、第１充填材料と同じでよい。しかし、多くの場合、次いでこの第２充填材料を保護層、例えば、酸化膜などの別の絶縁材料で覆うことが好ましい。このため、さらに別の材料で覆う必要のない異なる第２充填材料を用いることが好ましいことがある。しかし、トレンチ・アイソレーション構造の熱特性及び電気特性の少なくとも一方に影響を与えないように注意を払うべきである。
【００３２】
好ましい実施形態において、第１充填材料及び第２絶縁材料の少なくとも一方を除去するステップには、材料のエッチングを含む。第１充填材料を除去するステップはどんな周知の方法によっても実施することができるが、残される材料の特性、具体的には、表面特性及び純度に関しての良好な制御の故に、任意の適切なエッチャントによるエッチングが好ましい。
【００３３】
本発明を、以後、添付の図面を参照してより詳細に説明する。
【発明を実施するための最良の形態】
【００３４】
図１において、１は半導体スラブを指し、２は上面２ａと下面２ｂを有する埋込層を指し、３はエピタキシャル層を指す。
【００３５】
トレンチ溝を、４で示す。このトレンチ溝４は、第１絶縁材料のライナ５と、第１充填材料６と、上面７ａと下面７ｂを有する第２絶縁材料７と、第２充填材料８とを含む。
【００３６】
シャロー・トレンチを、参照番号９で示す。
【００３７】
半導体スラブ１は、シリコン又は他の適切な半導体材料で作製され、例えば、半導体デバイス用の基板の働きをする。ここで、半導体材料のスラブは、低濃度ドープｐ型材料（ｐ−）であるが、ｎ型材料は除かれていない。
【００３８】
埋込層２は、反対の極性、ここでは（ｎ＋）を有する高濃度ドープ材料の層からなる。一般的に、この埋込層は、ほぼ平坦で平行な上面２ａ及び下面２ｂを有する層形状を有している。この埋込層は、例えば、堆積技法、イオン注入などのどんな周知の方法によっても製作することができる。
【００３９】
やはり、任意の周知の技法によって、埋込層の最上部にエピタキシャル層３を堆積させる。この場合、このエピタキシャル層３は、負の極性を有する低濃度ドープ半導体材料、したがって、ｎ−型材料からなる。
【００４０】
本発明の目的の場合、しばしば、半導体スラブ１と、埋込層２と、エピタキシャル層３とのアセンブリも半導体スラブと呼ぶことに留意すべきである。文脈で、アセンブリを指す場合か、具体的に半導体スラブ又は基板を指す場合かを明確に示すであろう。
【００４１】
トレンチ溝４を、エピタキシャル層３と、埋込層３と、半導体スラブ１とのアセンブリ中に形成する。このトレンチ溝４は、１つ又は複数の絶縁すべき部品を絶縁するために、埋込層２を貫通して半導体スラブ１内に延びるのに充分深くなければならない。これを、ディープ・トレンチ・アイソレーションと称する。トレンチ溝４の形状を、要件に応じて変えることができる。しかし、これは、殆ど、半導体スラブ１，２，３の表面に対してほぼ垂直に延びる、ある長さのトレンチ溝の形態になるであろう。しかし、場合によっては、半導体スラブの表面に対して垂直でなく、例えば、斜めに延びるトレンチ溝を形成することが有利なことがある。
【００４２】
この溝の側壁は、例えば、あるエッチング技法によって得られるように、ほぼ平行になることができ、又は、このトレンチ溝の底面に向かって僅かに傾斜することもできる。後者はトレンチ溝４の最大幅が僅かに大きいことを意味するが、トレンチ溝の充填に関してよりよい制御が可能になる。
【００４３】
トレンチ溝４を、その側壁及び底面上に、すなわち、完全に、第１絶縁材料５の層又はライナで覆う。この場合、この第１絶縁材料は、例えば、１２５ｎｍの層厚までＴＥＯＳによって堆積されたシリコン酸化膜である。大抵の場合、この第１絶縁材料は、側壁の材料を酸化することによって作製する。ＴＥＯＳ以外に、ＨＤＰ（高密度プラズマ）酸化膜やＨＴＯ（高温酸化膜）などの他の方法を使用することもできる。さらに、所望の絶縁及び誘電特性（低ε）を勿論有する、全く異なる材料を堆積させることもできる。多くのこのような材料は、当業者に周知である。ここ及び本出願の残り全体に示す層厚は、使用する絶縁材料に応じて変わる。より具体的には、材料のεが低くなるほど、層が薄くなることができる。本明細書で論じる酸化膜の場合、充分に低い容量結合を得るためには１００ｎｍ以上の層厚が望ましいことが判明した。
【００４４】
トレンチ溝４の低部及び底部中、以下に記載する、第２絶縁材料の下面７ｂまで、第１充填材料６、この場合、ＬＰＣＶＤ（減圧化学気相成長）又は他の方法によって堆積された多結晶シリコン（ポリシリコン）、が存在する。周囲の半導体材料との最小の熱膨張係数の不一致が保証されている。
【００４５】
図１に、第２絶縁材料７が存在し、埋込層と一致する容積部を占める。この容積部は、そこを通る接平面が埋込層の下面２ｂ及び下面２ａそれぞれとほぼ一致する下面７ｂ及び上面７ａを有する。実際には、一方の表面２ａ及び７ａ、並びに他方の表面２ｂ及び７ｂの少なくとも一方が、例えば、埋込層の厚の最大で１０％程度、互いに僅かに異なった深さで存在することができる。この構成での実験及び測定によって、極めて良好な電気特性を得ることができ、事によると誘導され得る熱応力が許容できる最小値を維持することが判った。具体的には、トレンチ溝によって埋込層が貫通される埋込層の周囲（すなわち「端部」）での容量値が良好である、すなわち、低い。この容量値は、ポリシリコンで完全に充填されたトレンチ溝の場合より顕著に低い。
【００４６】
第１近似においては、均一に充填されたトレンチ・アイソレーション構造中の埋込層と（半導体材料）基板との間の容量結合が、３つの容量の直列接続によって決まる。これらは、酸化膜ライナの容量、トレンチの充填剤の容量、及び酸化膜ライナの容量（すなわち、トレンチの対向する壁面の）である。それぞれの場合、容量が誘電率を層厚で割ったものに等しくなると仮定すると（第１及び第２酸化膜ライナの場合、εｏｘ、ｔｏｘ，１又はｔｏｘ，２、並びに、充填材料の場合、εｄｉｅｌ及びｔｄｉｅｌ）、全容量Ｃｔｏｔは次式で示すことができる。
Ｃｔｏｔ＝ε／（ｔｏｘ，１＋（εｏｘ／εｄｉｅｌ）ｔｄｉｅｌ＋ｔｏｘ，２）    （１）
【００４７】
二酸化ケイ素が、酸化膜ライナ、すなわち第１絶縁材料の場合、ε＝３．９である。トレンチがポリシリコンで充填されるとき、ε＝１１．９となり、それ故、容量結合が大きくなる。他方、二酸化ケイ素が充填材料のとき、ε＝３．９となり、容量結合がより小さくなる。このため、トレンチ溝の全てを低誘電率材料で充填すると、先に論じたように、最悪の熱的挙動の犠牲にも関わらず最良の容量値が得られる。
【００４８】
酸化膜材料で一部分だけ充填されたトレンチ溝の場合、この酸化膜材料が埋込層のレベルにあれば、この容量結合の計算は依然として成立することを示すことができる。したがって、酸化膜材料を埋込層のレベルのみに用いることが好ましい。勿論、酸化膜又は別の適切な絶縁材料のライナが、トレンチ溝の側壁上に依然として存在するべきである。
【００４９】
図２に、幾分製作し易い第２の好ましい実施形態を示す。この図及びその後の図において同一参照番号は、対応する部分を指すことに留意されたい。簡潔にするため、これらの部分を必ずしも常に明らかにしていない。
【００５０】
本実施形態では、「スラブ」は、半導体スラブ１と、埋込層２と、エピタキシャル層３とを含む。トレンチ溝４は、第１絶縁材料５でライニングされ、トレンチ溝４の下部は、埋込層の下面２ｂまで第１充填材料６で充填されている。必ずしも必要ではないが、この場合は、シャロー・トレンチ９を備えるトレンチ溝４の残部を第２絶縁材料７で充填する。
【００５１】
ある場合、例えば、より低温の熱的な要求の半導体アセンブリでは、この簡潔な構成が、熱膨張係数の差があまり負担になることなく充分に向上した容量結合値を示す。
【００５２】
図３ａないし３ｇに、図１のトレンチ・アイソレーション構造が得られる本発明による方法の第１実施形態のブロック線図を示す。
【００５３】
図３ａに、半導体スラブ１と、埋込層２と、エピタキシャル層３とを備えるスラブを示す。このスラブ中に、トレンチ溝４を、例えばエッチングによって形成する。
【００５４】
図３ｂに示す次のステップでは、トレンチ溝４の側壁及び底壁を、ＴＥＯＳ法又は同様な方法によって酸化膜ライナ５で覆う。判り易くするために、図３ｃないし３ｇでこの酸化膜ライナの細部を省略していることに留意されたい。
【００５５】
図３ｃに、第１充填材料６としてポリシリコンでトレンチ溝４を（堆積等によって）充填するステップを示す。図３ｃではトレンチ溝が完全に充填されていることを示しているが、少なくとも埋込層２の下面レベル２ｂまでトレンチ溝を充填するだけでよいことを理解されたい。
【００５６】
図３ｄに示す次のステップとして、埋込層２の下面２ｂより上のどんなポリシリコンも、例えば、ポリシリコンのエッチ・バックによって、除去する。
【００５７】
図３ｅに、埋込層２の上面のレベルまで、第２絶縁材料７、ここでは二酸化ケイ素を堆積させる次のステップを示す。厳密に言えば、第１絶縁材料の層の最上部への材料のいくつかの堆積があることを留意すべきである。しかし、特に、Ｖ型トレンチ溝の場合、充分な開口が残り、その中に充填材料を堆積させることができる。必要なら、すなわち、トレンチの幅が小さくなり過ぎる場合、短い高周波「ディップ」などを用いてトレンチ溝の上部をエッチングして広げることができる。
【００５８】
図３ｆに示す次のステップとして、トレンチ溝４の残部を第２充填材料８、ここでは、ポリシリコンで充填する。この場合、第１充填材料６及び第２充填材料８は同一である。
【００５９】
図３ｇに示す最終ステップとして、シャロー・トレンチ９を充填するために酸化膜材料１０を堆積させる。
【００６０】
図３ａないし３ｇに示す本方法の諸ステップの結果、酸化膜層によって自体の表面をさらに保護した、本発明によるトレンチ・アイソレーション構造が得られる。
【００６１】
図４ａないし４ｅに、図２のトレンチ・アイソレーション構造をもたらす、本発明による方法の第２実施形態のブロック線図を示す。
【００６２】
図４ａないし４ｄの諸ステップは、図３ａないし３ｄの諸ステップに対応するが、簡単化のためにこれ以上詳細に説明しない。
【００６３】
図４ｅに、トレンチ溝４の残部の全て中、及びシャロー・トレンチ９中をも第２絶縁材料７で充填する最終ステップを示す。この第２絶縁材料７は、満たすべき２つの機能を有しているので、若干異なる材料を選択する方が有利なことがある。しかし、多くの場合、二酸化ケイ素がよい選択となる。
【００６４】
図５に、本発明によるトレンチ・アイソレーション構造によって分離された半導体デバイスの概略の断面を示す。
【００６５】
やはり、同じ参照番号で同じ部分を指し、これは、番号１から１０まで適用される。さらに、半導体デバイスを、エミッタ１１、ベース１２、及びコレクタ１３によって概略的に示し、１４は、トレンチ・アイソレーション構造の特性を向上させるための、当業界で周知のチャネル・ストッパを指す。１１〜１４の部分は、当業界で周知のどんな方法によっても製作することができる。さらに、絶縁すべき部分は、トランジスタ部品、ベース、コレクタ、及びエミッタと言われるような部分に限定されないことに留意すべきである。さらに、多くの場合、それらは、実際は、トランジスタ、具体的には、バイポーラ・トランジスタ又はＢｉＣＭＯＳトランジスタである。
【００６６】
これらの半導体デバイス１１，１２，１３は、左右のトレンチ・アイソレーション構造によって効果的に絶縁される。これらのトレンチ・アイソレーション構造は、半導体デバイスを取り囲む単一のトレンチ溝の２つの断面でよいことに留意されたい。
【００６７】
トレンチ・アイソレーション構造によって、（この場合）コレクタと基板の間の寄生容量結合が大幅に減少し、これはスイッチング速度を増大させることができることを意味する。さらに、本発明のトレンチ・アイソレーション構造によって絶縁された半導体デバイスのアセンブリは、熱誘導応力に対してより抵抗力があるので、デバイス間距離のさらなる減少をもたらすことができる。これによって、デバイスのスイッチング速度をさらに増大させることができる。勿論、これらの利点は、単一のトランジスタ・デバイス中より多数のデバイスが接近している集積デバイス中でより顕著になる。
【００６８】
図６に、本発明のトレンチ・アイソレーション構造の第３実施形態の概略を示す。ここで、第１の部分は、第１絶縁材料５の（断面で見たときの）不連続な層を含む。
【００６９】
実際は、側壁上の酸化膜ライナの厚さは、側壁の残部での厚さに比べてＡの部分で局所的に増大している。このような酸化膜ライナ厚の局所的な増大は、いくつかの方法でもたらすことができる。例えば、トレンチ溝から始めることができる。その側壁は、第１絶縁材料（酸化膜ライナ）で、ある厚さ、例えば、１００〜１５０ｎｍまでライニングする。次いで、このトレンチ溝を下面レベル２ｂまで第１充填材料で充填する。次いで、既にある酸化膜ライナ上に第１絶縁材料をもっと堆積させることによって、酸化膜ライナの厚さを増加させる。
【００７０】
後続のステップは、トレンチ溝中の第１充填材料の最上部からの第１絶縁材料の異方性エッチ・バックである筈であり、その後に、この溝の上面レベル２ａまでの第１充填材料での充填が続く。次のステップとして、側壁のうちの上面より上の部分の酸化膜ライナを、例えば、元の厚さ、すなわち、トレンチ溝の下部の厚さまで選択的にエッチ・バックする。
【００７１】
最終ステップで、トレンチ溝の残部を第１充填材料で充填することができる。場合によっては、このようにして得られたトレンチ・アイソレーション構造は、容量値に関してさらによい制御をもたらすことさえでき、熱誘導応力による問題を少なくすることさえできる。
【００７２】
本明細書では、この第１絶縁材料５は、上面レベル２ａと下面レベル２ｂとの間に位置する第１の部分Ａ中で増大した厚さを有する。トレンチ溝４の残部を、第１充填材料６で充填する。
【００７３】
上記で説明したような構成を得るための他の方式及び方法は、可能であり、技術分野の最先端で周知である。しかし、これらは、一般的に、図１ないし５に関連して説明した方法よりはるかに複雑であることが理解されるであろう。具体的には、図６に関連して示した方法及び構成は、半導体材料がＳｉを含む構造にとって有益になることができる。さらに、トレンチ・アイソレーション構造が埋込層のレベルで増大した絶縁材料層厚を有する構成において、説明した利点及び他の利点を得ることができる。
【図面の簡単な説明】
【００７４】
【図１】本発明によるトレンチ・アイソレーション構造の第１実施形態を示す概略図である。
【図２】本発明によるトレンチ・アイソレーション構造の第２実施形態を示す概略図である。
【図３ａ】図１のトレンチ・アイソレーション構造をもたらす本発明による方法の第１実施形態を示すブロック線図である。
【図３ｂ】図１のトレンチ・アイソレーション構造をもたらす本発明による方法の第１実施形態を示すブロック線図である。
【図３ｃ】図１のトレンチ・アイソレーション構造をもたらす本発明による方法の第１実施形態を示すブロック線図である。
【図３ｄ】図１のトレンチ・アイソレーション構造をもたらす本発明による方法の第１実施形態を示すブロック線図である。
【図３ｅ】図１のトレンチ・アイソレーション構造をもたらす本発明による方法の第１実施形態を示すブロック線図である。
【図３ｆ】図１のトレンチ・アイソレーション構造をもたらす本発明による方法の第１実施形態を示すブロック線図である。
【図３ｇ】図１のトレンチ・アイソレーション構造をもたらす本発明による方法の第１実施形態を示すブロック線図である。
【図４ａ】図２のトレンチ・アイソレーション構造をもたらす本発明による方法の第２実施形態を示すブロック線図である。
【図４ｂ】図２のトレンチ・アイソレーション構造をもたらす本発明による方法の第２実施形態を示すブロック線図である。
【図４ｃ】図２のトレンチ・アイソレーション構造をもたらす本発明による方法の第２実施形態を示すブロック線図である。
【図４ｄ】図２のトレンチ・アイソレーション構造をもたらす本発明による方法の第２実施形態を示すブロック線図である。
【図４ｅ】図２のトレンチ・アイソレーション構造をもたらす本発明による方法の第２実施形態を示すブロック線図である。
【図５】本発明によるトレンチ・アイソレーション構造によって分離された半導体デバイスの概略断面図である。
【図６】本発明によるトレンチ・アイソレーション構造の第３実施形態を示す概略図である。
【図１】
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【図２】
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【図５】
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【図６】
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【国際調査報告】
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