(57)【要約】  メモリセルアレイに供給されるバイアス電圧を、外部電圧に対して昇圧された昇圧電圧と昇圧されない非昇圧電圧との間で選択して供給するに当たり、ＤＣ−ＤＣコンバータ部が、メモリセルアレイにバイアス電圧を供給する内部バイアス線に、外部電圧を昇圧した昇圧電圧を供給する期間には、外部電圧以下の非昇圧電圧を供給する非昇圧電圧供給部を休止状態とし、非昇圧電圧供給部が、内部バイアス線に非昇圧電圧を供給する期間には、ＤＣ−ＤＣコンバータ部を休止状態とする。内部バイアス線への昇圧電圧の供給期間には、ＤＣ−ＤＣコンバータ部を使用して充分な電力供給能力を確保した上で、内部バイアス線に非昇圧電圧を供給する期間には、ＤＣ−ＤＣコンバータ部を休止状態に維持することができる。昇圧電圧の供給が不要な期間に、ＤＣ−ＤＣコンバータ部による消費電力の低減を図ることができる。
2007043095.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイにバイアス電圧を供給する内部バイアス線と、
出力線が前記内部バイアス線に接続され、外部電圧を昇圧した昇圧電圧を供給するＤＣ−ＤＣコンバータ部と、
出力線が前記内部バイアス線に接続され、前記外部電圧以下の非昇圧電圧を供給する非昇圧電圧供給部とを備え、
前記内部バイアス線が前記昇圧電圧に維持される期間には、前記非昇圧電圧供給部は電圧供給動作を休止し、
前記内部バイアス線が前記非昇圧電圧に維持される期間には、前記ＤＣ−ＤＣコンバータ部は電圧供給動作を休止することを特徴とする記憶装置。
【請求項２】
前記非昇圧電圧供給部は、前記ＤＣ−ＤＣコンバータ部の起動以前または／および起動以後であって、前記内部バイアス線が前記昇圧電圧に至る前、電圧供給動作を行い前記内部バイアス線に給電することを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記非昇圧電圧供給部は、前記外部電圧が供給される外部電圧線と前記内部バイアス線とを接続する第１スイッチ部を備えることを特徴とする請求項１に記載の記憶装置。
【請求項４】
前記第１スイッチ部は、前記ＤＣ−ＤＣコンバータ部の起動以前または／および起動以後であって、前記内部バイアス線が前記昇圧電圧に至る前、導通することを特徴とする請求項３に記載の記憶装置。
【請求項５】
前記内部バイアス線を前記非昇圧電圧とする際、前記第１スイッチ部は、前記ＤＣ−ＤＣコンバータ部の電圧供給動作の休止後に導通することを特徴とする請求項３に記載の記憶装置。
【請求項６】
前記内部バイアス線に設定される電圧が各々異なる複数の動作モードを有し、
前記第１スイッチ部は、前記動作モードの遷移時に導通することを特徴とする請求項３に記載の記憶装置。
【請求項７】
前記非昇圧電圧供給部は、前記内部バイアス線と接地線とを接続する第２スイッチ部を備え、
前記非昇圧電圧を前記外部電圧より低電圧とする場合に、前記第２スイッチ部は、前記ＤＣ−ＤＣコンバータ部の電圧供給動作の休止後に導通することを特徴とする請求項１に記載の記憶装置。
【請求項８】
前記第２スイッチ部の導通はパルス駆動であることを特徴とする請求項７に記載の記憶装置。
【請求項９】
前記内部バイアス線と接地線とを接続する第２スイッチ部を更に備え、
前記非昇圧電圧を前記外部電圧より低電圧とする場合に、前記ＤＣ−ＤＣコンバータ部の電圧供給動作の休止後、前記第１スイッチ部の導通に引き続き、前記第２スイッチ部が導通することを特徴とする請求項３に記載の記憶装置。
【請求項１０】
前記内部バイアス線は前記メモリセルアレイの電源電圧線であり、
前記昇圧電圧は動作状態における電源電圧であり、前記非昇圧電圧はスタンバイ状態における電源電圧であることを特徴とする請求項１に記載の記憶装置。
【請求項１１】
前記メモリセルアレイは不揮発性メモリセルアレイであり、
前記昇圧電圧は、プログラム動作、消去動作、または読み出し動作のうち少なくとも何れかの動作状態におけるバイアス電圧であり、前記非昇圧電圧はスタンバイ状態におけるバイアス電圧であることを特徴とする請求項１に記載の記憶装置。
【請求項１２】
前記ＤＣ−ＤＣコンバータ部は、前記プログラム動作、前記消去動作、または前記読み出し動作の各々の動作モードに対して、前記昇圧電圧として所定電圧値を設定する電圧設定部を備えることを特徴とする請求項１１に記載の記憶装置。
【請求項１３】
前記読み出し動作はベリファイ読出し動作であり、前記プログラム動作または前記消去動作と、ベリファイ読出し動作との間での、前記動作モードの遷移においては、前記ＤＣ−ＤＣコンバータ部が活性状態に維持された上で、前記電圧設定部の前記所定電圧値を変更する制御が行なわれることを特徴とする請求項１２に記載の記憶装置。
【請求項１４】
前記外部電圧線と前記内部バイアス線とを接続する第１スイッチ部を備え、前記動作モード遷移時、第１スイッチ部が所定時間導通することを特徴とする請求項１３に記載の記憶装置。
【請求項１５】
前記プログラム動作、前記消去動作、または前記読み出し動作の動作間の期間であって、電源電圧が供給されているアイドル状態において、
前記電圧設定部は、前記プログラム動作、前記消去動作、および前記読み出し動作における前記所定電圧値のうち、最小電圧値を設定することを特徴とする請求項１２に記載の記憶装置。
【請求項１６】
前記アイドル状態における前記所定電圧値は、前記読み出し動作における所定電圧値であることを特徴とする請求項１２に記載の記憶装置。
【請求項１７】
前記メモリセルアレイは、各々異なるバイアス電圧が供給される２以上の内部バイアス線と、
前記内部バイアス線間を接続する線間スイッチ部とを備え、
一の内部バイアス線へのバイアス電圧の供給動作の休止後または供給動作中、他の内部バイアス線へのバイアス電圧の供給動作開始以前または／および供給動作開始以後であって、前記他の内部バイアス線が目的となるバイアス電圧に至る前、前記一の内部バイアス線と前記他の内部バイアス線とを接続する前記線間スイッチ部を導通することを特徴とする請求項１に記載の記憶装置。
【請求項１８】
外部電圧を昇圧した昇圧電圧と前記外部電圧以下の非昇圧電圧との何れか一方のバイアス電圧を、メモリセルアレイの内部バイアス線に供給する記憶装置の制御方法であって、
前記内部バイアス線が前記昇圧電圧に維持される場合に、前記非昇圧電圧の生成を休止するステップと、
前記内部バイアス線が前記非昇圧電圧に維持される場合に、前記昇圧電圧の生成を休止するステップとを有することを特徴とする記憶装置の制御方法。
【請求項１９】
前記内部バイアス線に前記昇圧電圧を給電するにあたり、前記内部バイアス線が前記昇圧電圧に至る前に、前記内部バイアス線に前記非昇圧電圧を給電するステップを有することを特徴とする請求項１８に記載の記憶装置の制御方法。
【請求項２０】
前記内部バイアス線に前記非昇圧電圧を給電するにあたり、前記内部バイアス線に前記外部電圧が給電されるステップを有することを特徴とする請求項１８に記載の記憶装置の制御方法。
【請求項２１】
前記内部バイアス線に前記非昇圧電圧を給電するにあたり、前記内部バイアス線に接地電圧が給電されるステップを有することを特徴とする請求項２０に記載の記憶装置の制御方法。
【請求項２２】
前記メモリセルアレイは不揮発性メモリセルアレイであり、
前記昇圧電圧は、プログラム動作、消去動作、または読み出し動作のうち少なくとも何れかの動作モードにおけるバイアス電圧であって、前記動作モードごとに所定の電圧値が設定されることを特徴とする請求項１８に記載の記憶装置の制御方法。
【請求項２３】
前記読み出し動作はベリファイ読出し動作であり、前記プログラム動作または前記消去動作と、ベリファイ読出し動作との間での、前記動作モードの遷移においては、前記昇圧電圧の生成が維持された上で、前記動作モードごとに所定の電圧値が設定されることを特徴とする請求項２２に記載の記憶装置の制御方法。
【請求項２４】
前記動作モード遷移時、前記昇圧電圧に対して、前記所定の電圧値を遷移させるため、前記外部電圧が所定時間給電されるステップを含むことを特徴とする請求項２３に記載の記憶装置の制御方法。
【請求項２５】
前記プログラム動作、前記消去動作、または前記読み出し動作の動作間の期間であって、電源電圧が供給されているアイドル状態において、
前記昇圧電圧は、前記所定の電圧値のうち、最小電圧値に維持されることを特徴とする請求項２２に記載の記憶装置の制御方法。
【請求項２６】
前記アイドル状態における前記所定の電圧値は、前記読み出し動作における電圧値であることを特徴とする請求項２５に記載の記憶装置の制御方法。
【請求項２７】
前記メモリセルアレイは、各々異なるバイアス電圧が供給される２以上の内部バイアス線を備え、
一の内部バイアス線へのバイアス電圧の供給動作の休止後、他の内部バイアス線へのバイアス電圧の供給動作開始以前または／および供給動作開始以後であって、前記他の内部バイアス線が目的となるバイアス電圧に至る前、前記一の内部バイアス線に残存する電荷を前記他の内部バイアス線に移送するステップを有することを特徴とする請求項１８に記載の記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイとメモリセルアレイを駆動するための制御回路（以下、メモリセルアレイ等）に供給されるバイアス電圧の切り替え機能を有する記憶装置、および記憶装置の制御方法に関するものであり、特に、バイアス電圧の一つがＤＣ−ＤＣコンバータ部により供給される記憶装置、および記憶装置の制御方法に関するものである。
【背景技術】
【０００２】
特許文献１に開示されているメモリ回路は、電源ＶＣＣから昇圧され、書き換え動作や消去動作において必要とされる昇圧電圧が、特許文献１の図２に示すように、ブースト回路２００よりメモリセルアレイに供給される。ブースト回路２００は、インダクタ素子２１０、スイッチングトランジスタＴ１、ダイオードＤ１、キャパシタＣ２を備えており、いわゆる昇圧型のＤＣ−ＤＣコンバータ回路である。周期的な制御信号がスイッチングトランジスタＴ１を周期的に導通させる。スイッチングトランジスタＴ１の導通状態では、電源ＶＣＣから、インダクタ素子２１０およびスイッチングトランジスタＴ１を介して接地電位に電流が流れる。これによりインダクタ素子２１０はエネルギーを蓄積する。スイッチングトランジスタＴ１が非導通状態になると、スイッチングトランジスタＴ１のドレイン端子電圧が上昇し、ダイオードＤ１を介してキャパシタＣ２にエネルギーが移送される。これによりキャパシタＣ２の端子電圧が電源ＶＣＣより昇圧され、出力端子Ｏｕｔｐｕｔから昇圧電圧が供給される。【０００３】
ここで、ダイオードＤ１は、図示されているように、ＮＭＯＳトランジスタのゲート端子とドレイン端子とが結線されて構成されている。ＮＭＯＳトランジスタのドレイン端子は、ダイオードにおけるアノード端子として機能し、ＮＭＯＳトランジスタのソース端子は、ダイオードにおけるカソード端子として機能する。ドレイン端子はインダクタ素子２１０に接続されソース端子は出力端子Ｏｕｔｐｕｔに接続され、インダクタ素子２１０から出力端子Ｏｕｔｐｕｔに向かう方向を順方向として接続されている。スイッチングトランジスタＴ１の導通時には、ダイオードＤ１は逆バイアスされ、出力端子Ｏｕｔｐｕｔの昇圧電圧が逆流することが防止される。スイッチングトランジスタＴ１の非導通時には、インダクタ素子２１０から放出されるエネルギーによりスイッチングトランジスタＴ１およびＮＭＯＳトランジスタのドレイン端子の電圧が上昇し、ダイオードＤ１が順方向にバイアスされて、出力端子Ｏｕｔｐｕｔに昇圧された電圧が出力される。【０００４】
【特許文献１】米国特許第６７４４６６９  Ｂ２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
メモリセルアレイへのアクセス動作であるデータ読出し動作やデータ書き換え動作において、外部電圧に比して高電圧のバイアス電圧をメモリセルアレイに印加する必要がある場合、特許文献１に開示されている昇圧型のＤＣ−ＤＣコンバータを動作させる必要がある。【０００６】
この場合、アクセス動作が行なわれるタイミングは、電源投入後の任意のタイミングである。アクセス動作の起動に伴い、遅滞なく昇圧されたバイアス電圧が供給されるために、電源投入後は、ＤＣ−ＤＣコンバータ部を動作させておく必要がある。昇圧されたバイアス電圧が不要であるスタンバイ状態においてもＤＣ−ＤＣコンバータ部が動作することとなり、消費電力の低減を図ることができず問題である。【０００７】
また、スタンバイ状態においてＤＣ−ＤＣコンバータ部を休止させれば、消費電力の低減を図ることが可能ではある。しかしながら、アクセス動作の起動指令に伴いＤＣ−ＤＣコンバータ部を再起動する場合、キャパシタＣ２等への充電などにより、ＤＣ−ＤＣコンバータ部の動作が定常状態となり予め定められた電圧値を出力するまでには、相当の時間を要する場合がある。アクセス動作の起動指令からバイアス電圧の供給までの時間が制約となり高速なアクセス動作を実現できない場合も考えられ問題である。
また、ＤＣ−ＤＣコンバータの活性時から休止時、キャパシタＣ２等で電荷量の大きな２次側電圧を所定の電圧へ高速に制御する必要がある。
また同様に、ＤＣ−ＤＣコンバータの活性時に２次側電圧を下方修正するモード遷移時の場合、キャパシタＣ２等で電荷量の大きな２次側電圧を所定の電圧へ高速に下方制御する必要がある。
更に、２次側電圧の所望の電圧毎または２次側電圧の適用場所毎にそれぞれのＤＣ−ＤＣコンバータを備える場合、前述の高速なアクセス動作の問題と更なる消費電力の低減が必要である。
【課題を解決するための手段】
【０００８】
本発明は前記背景技術に鑑みなされたものであり、メモリセルアレイ等に供給されるバイアス電圧を、外部電圧に対して昇圧された昇圧電圧と昇圧されない非昇圧電圧との間で選択して供給するに当たり、ＤＣ−ＤＣコンバータ部の動作制御により消費電力の低減を図ると共に、ＤＣ−ＤＣコンバータ部の起動時間の短縮を図ることができる記憶装置、及び記憶装置の制御方法を提供することを目的とする。また、２次側電圧の修正にあたり、修正された所望の２次側電圧へ高速に遷移することができる記憶装置、及び記憶装置の制御方法を提供することを目的とする。更に、複数のＤＣ−ＤＣコンバータを備える場合、キャパシタＣ２等で電荷量の大きなそれぞれの２次側電圧の電荷を有効に利用して高速化と消費電力の無駄をなくすことができる記憶装置、及び記憶装置の制御方法を提供することを目的とする。【０００９】
前記目的を達成するためになされた本発明の記憶装置は、メモリセルアレイ等と、メモリセルアレイ等にバイアス電圧を供給する内部バイアス線と、出力線が内部バイアス線に接続され、外部電圧を昇圧した昇圧電圧を供給するＤＣ−ＤＣコンバータ部と、出力線が内部バイアス線に接続され、外部電圧以下の非昇圧電圧を供給する非昇圧電圧供給部とを備え、内部バイアス線が昇圧電圧に維持される期間には、非昇圧電圧供給部は電圧供給動作を休止し、内部バイアス線が非昇圧電圧に維持される期間には、ＤＣ−ＤＣコンバータ部は電圧供給動作を休止することを特徴とする。【００１０】
本発明の記憶装置では、ＤＣ−ＤＣコンバータ部が、メモリセルアレイ等にバイアス電圧を供給する内部バイアス線に、外部電圧を昇圧した昇圧電圧を供給する期間には、外部電圧以下の非昇圧電圧を供給する非昇圧電圧供給部を休止状態とし、非昇圧電圧供給部が、内部バイアス線に非昇圧電圧を供給する期間には、ＤＣ−ＤＣコンバータ部を休止状態とする。【００１１】
また、本発明の記憶装置の制御方法は、外部電圧を昇圧した昇圧電圧と外部電圧以下の非昇圧電圧との何れか一方のバイアス電圧を、メモリセルアレイ等の内部バイアス線に供給する記憶装置の制御方法であって、内部バイアス線が昇圧電圧に維持される場合に、非昇圧電圧の生成を休止するステップと、内部バイアス線が非昇圧電圧に維持される場合に、昇圧電圧の生成を休止するステップとを有することを特徴とする。【００１２】
本発明の記憶装置の制御方法では、メモリセルアレイ等の内部バイアス線が、外部電圧を昇圧した昇圧電圧に維持される場合には、外部電圧以下の非昇圧電圧の生成は休止され、非昇圧電圧に維持される場合には、昇圧電圧の生成は休止される。【００１３】
これにより、内部バイアス線への昇圧電圧の供給期間には、ＤＣ−ＤＣコンバータ部を使用して充分な電力供給能力を確保した上で、内部バイアス線に非昇圧電圧を供給する期間には、ＤＣ−ＤＣコンバータ部を休止状態に、または昇圧電圧の生成を休止状態に維持することができる。内部バイアス線への昇圧電圧の供給が不要な期間に、ＤＣ−ＤＣコンバータ部による電力消費、または昇圧電圧の生成動作に伴う電力消費を防止することができ、消費電力の低減を図ることができる。【００１４】
また、前記本発明の記憶装置において、非昇圧電圧供給部は、ＤＣ−ＤＣコンバータ部の起動以前または／および起動以後であって、内部バイアス線が昇圧電圧に至る前、電圧供給動作を行い内部バイアス線に先行給電することを特徴とする。【００１５】
また、前記本発明の記憶装置の制御方法において、内部バイアス線に昇圧電圧を給電するにあたり、内部バイアス線が昇圧電圧に至る前に、内部バイアス線に非昇圧電圧を先行給電するステップを有することを特徴とする。
また、前記本発明の記憶装置において、非昇圧電圧供給部は、ＤＣ−ＤＣコンバータ部の起動以後であってＤＣ−ＤＣコンバータ部の停止後に、内部バイアス線を放電することを特徴とする。
また、前記本発明の記憶装置の制御方法において、ＤＣ−ＤＣコンバータ部の停止後に内部バイアス線を昇圧電圧から非昇圧電圧へ放電するステップを有することを特徴とする。
また、前記本発明の記憶装置において、非昇圧電圧供給部は、ＤＣ−ＤＣコンバータ部の起動以後であって２次側電圧を下方修正するモード遷移時、内部バイアス線を放電することを特徴とする。
また、前記本発明の記憶装置の制御方法において、２次側電圧を下方修正するモード遷移時、内部バイアス線を昇圧電圧から下方修正昇圧電圧へ放電するステップを有することを特徴とする。
また、  本発明の記憶装置において、複数のＤＣ−ＤＣコンバータ部のそれぞれの２次側端子間を接続する線間スイッチ素子を設けることを特徴とする。
また、本発明の記憶装置の制御方法において、複数のＤＣ−ＤＣコンバータの活性／非活性制御に応じてそれぞれの２次側の残留電荷を移動させることを特徴とする。【００１６】
これにより、ＤＣ−ＤＣコンバータ部の起動に応じて、内部バイアス線が昇圧電圧に給電される過程において、非昇圧電圧供給部が電圧供給動作を行ない、または非昇圧電圧が供給されて、内部バイアス線が先行給電される。ＤＣ−ＤＣコンバータ部の起動により内部バイアス線が昇圧電圧に至るまでの時間が短縮される。メモリセルアレイ等に昇圧電圧を給電する必要のあるアクセス動作の起動指令に伴いＤＣ−ＤＣコンバータ部が起動する場合、起動指令から昇圧電圧の給電完了によるアクセス動作の可能状態までの時間が短縮され、アクセス動作の高速化を図ることができる。また、ＤＣ−ＤＣコンバータ部の停止後または／および動作中に、内部バイアス線を放電することにより、キャパシタＣ２等で電荷量の大きな２次側電圧を所定の電圧に至るまでの時間が短縮され、諸動作の開始時間を高速にできる。
更に、複数のＤＣ−ＤＣコンバータの活性／非活性制御に応じてそれぞれの２次側の残留電荷を移動させることにより、キャパシタＣ２等で電荷量の大きなそれぞれの２次側電圧を有効に利用して消費電力の無駄をなくすことができる。
【発明の効果】
【００１７】
本発明によれば、アクセス動作に応じて、メモリセルアレイ等に供給されるバイアス電圧が、外部電圧に対して昇圧された昇圧電圧と昇圧されない非昇圧電圧とで選択して供給される場合、非昇圧電圧が供給される期間においてＤＣ−ＤＣコンバータ部を休止して消費電力の低減を図ることができると共に、ＤＣ−ＤＣコンバータ部の起動の際、内部バイアス線を先行給電することにより、昇圧電圧の供給までの時間短縮を図ることができる。
【図面の簡単な説明】
【００１８】
【図１】第１実施形態を説明する回路ブロック図
【図２】第１実施形態を説明する各動作状態ごとのバイアス条件
【図３】第１実施形態を説明する同期整流素子１４、およびＰチャネルトランジスタＳ２３４、Ｔ４１の具体例図
【図４】第１実施形態を説明するその他の各動作状態ごとのバイアス条件
【図５】第２実施形態を説明する回路ブロック図
【図６】第２実施形態を説明する各動作状態ごとのバイアス条件
【図７】第３実施形態を説明する回路ブロック図
【図８】第３実施形態を説明する各動作状態ごとのバイアス条件
【符号の説明】
【００１９】
１                          ＤＣ−ＤＣコンバータ部
２                          非昇圧電圧供給部
３                          ＤＣ−ＤＣコンバータ部（１）
４                          ＤＣ−ＤＣコンバータ部（２）
５                          非昇圧電圧供給部（１）
６                          非昇圧電圧供給部（２）
１０                        ＤＣ−ＤＣコンバータ部のコントローラ
１１                        起動制御部
１２                        通常制御部
１３                        コマンド制御回路
１４                        同期整流素子
１５                        チャージポンプ
１６                        同期整流バックバイアス切り替え制御部
１７                        レベルシフタ
Ｓ８                        線間スイッチ部
Ｌ１                        インダクタ素子
Ｃ１、Ｃ２、Ｃ２１、Ｃ２２  容量素子
Ｖｉｎｔ                    １次側電圧
ＶＣＣ                      ２次側電圧
ＶＰＰ、ＶＰＰ１、ＶＰＰ２  昇圧電圧
Ａ１１、Ａ１２、Ａ１３             増幅器
Ｖ０１、Ｖ０２、Ｖ０３、Ｖ０４            フィードバック電圧
ＶＲＦ１、ＶＲＦ２、ＶＲＦ３              設定電圧
ＶＦＢ１、ＶＦＢ２、ＶＦＢ３              差電圧が増幅された電圧
ＳＷ                               スイッチ
Ｔ１、Ｔ２                         スイッチ素子（Ｎチャネルトランジスタ）
Ｔ２０〜Ｔ２３                     スイッチトランジスタ
Ｓ２３４、Ｔ４１                   Ｐチャネルトランジスタ
Ｓ５、Ｔ４０                       Ｎチャネルトランジスタ
ＰＤ                               パワーダウン制御信号
ＤＰＤ                             ディープパワーダウン制御信号
ＰＯＲ                             パワーオンリセット信号
ＤＢＣ−１、ＤＢＣ−２、ＤＢＣ−３ コマンド遷移検出信号
Ｉ２０〜Ｉ２３、Ｉ３０〜Ｉ３２     論理ゲート
ＩＤ                               アイドルモード信号
ＲＤ                               読出しモード信号
ＶＲ                               ベリファイ読出しモード信号
ＰＧ                               プログラムモード信号
ＥＲ                               イレーズモード信号
Ｒ１〜Ｒ６、Ｒ２０〜Ｒ２３  抵抗素子
【発明を実施するための最良の形態】
【００２０】
以下、本発明の記憶装置、および記憶装置の制御方法について具体化した実施形態を図１乃至図８に基づき図面を参照しつつ詳細に説明する。【００２１】
図１乃至図４は第１実施形態を説明する図である。メモリセルアレイ等にバイアス電圧を供給する内部バイアス線に、バイアス電圧として電源電圧ＶＣＣが供給される場合である。【００２２】
図１に回路ブロック図を示す。ＤＣ−ＤＣコンバータ部１のコントローラ１０は、１次側電圧である外部電圧（Ｖｉｎｔ＝１．８Ｖ）で動作する起動制御部１１と、２次側電圧である昇圧電圧（これは、メモリセルアレイ等への電源電圧ＶＣＣ＝３．０Ｖでもある）で動作する通常制御部１２とを有する。また、１次側電圧には容量素子Ｃ２１、２次側電圧には容量素子Ｃ２２が接続され、１次側からインダクタ素子Ｌ１を介して同期整流素子とスイッチングトランジスタＳ１が接続される。増幅器Ａ１２には、ＤＣ−ＤＣコンバータ部１から出力されるバイアス電圧である電源電圧ＶＣＣがフィードバックされたフィードバック電圧Ｖ０３と設定電圧ＶＲＦ２とが入力される。設定電圧ＶＲＦ２からのフィードバック電圧Ｖ０３の差電圧が増幅された電圧ＶＦＢ２として出力される。ここで、設定電圧ＶＲＦ２は電源電圧ＶＣＣが約１．７Ｖを示す基準電圧であり、フィードバック電圧Ｖ０３は、電源電圧ＶＣＣを抵抗分圧により調整した調整電圧であり、電圧ＶＦＢ２は電源電圧ＶＣＣが１．７Ｖ付近で出力が反転する。メモリシステムのコールドスタート時、外部電圧が回路動作開始点である約０．９Ｖで起動制御部１１が動作して昇圧動作を開始し、電源電圧ＶＣＣが約１．７Ｖで起動制御部１１が停止すると共に２次側電圧である昇圧電圧で動作する通常制御部１２が昇圧動作を開始する。増幅器Ａ１１には、ＤＣ−ＤＣコンバータ部１から出力されるバイアス電圧である電源電圧ＶＣＣがフィードバックされたフィードバック電圧Ｖ０１と設定電圧ＶＲＦ１とが入力される。設定電圧ＶＲＦ１からのフィードバック電圧Ｖ０１の差電圧が増幅された電圧ＶＦＢ１として出力される。ここで、設定電圧ＶＲＦ１は電源電圧ＶＣＣが約３．０Ｖを示す基準電圧であり、フィードバック電圧Ｖ０１は、電源電圧ＶＣＣを抵抗分圧により調整した調整電圧であり、電圧ＶＦＢ１は電源電圧ＶＣＣが３．０Ｖ付近で出力が反転する。
尚、前記コントローラ１０は、後述するパワーダウン制御信号ＰＤとディープパワーダウン制御信号ＤＰＤが入力される論理回路の出力によって活性／非活性の制御がおこなわれ、活性時には同期整流動作を行い、昇圧動作を行う。【００２３】
非昇圧電圧供給部２は、バックバイアスがスイッチＳＷ．２により制御されており、外部電圧Ｖｉｎｔと電源電圧ＶＣＣとの間に接続されたＰチャネルトランジスタＳ２３４と、電源電圧ＶＣＣと接地電圧との間に接続されたＮチャネルトランジスタＳ５とから構成される。【００２４】
非昇圧電圧供給部２を制御するために以下の構成を備えている。２次側電圧を外部電圧未満に制御するディープパワーダウン制御信号ＤＰＤにより活性制御され外部電圧Ｖｉｎｔと接地電圧との間に接続された増幅器Ａ１３と、コマンド制御回路１３の種々の制御信号が論理合成された、増幅器Ａ１３の出力と接地電圧との間に接続されたＮチャネルトランジスタＴ４０とＰチャネルトランジスタＳ２３４のゲートと電源電圧ＶＣＣとの間に接続されたＰチャネルトランジスタＴ４１とを備えている。ＰチャネルトランジスタＴ４１は、ＰチャネルトランジスタＳ２３４と同様に、バックバイアスが制御される。増幅器Ａ１３には、出力される電源電圧ＶＣＣがフィードバックされたフィードバック電圧Ｖ０４と設定電圧ＶＲＦ３とが入力される。設定電圧ＶＲＦ３は、ディープパワーダウン時にメモリセルアレイ等で消費するサブシュレッショルド電流が最小になる電源電圧ＶＣＣ（約０．５Ｖ）を示す基準電圧である。設定電圧ＶＲＦ３からのフィードバック電圧Ｖ０４の差電圧が増幅され、電圧ＶＦＢ３として出力され、ＰチャネルトランジスタＳ２３４のゲートに入力される。ここでフィードバック電圧Ｖ０４は電源電圧ＶＣＣを抵抗分圧により調整した調整電圧である。電源電圧ＶＣＣは、ディープパワーダウン時に約０．５Ｖとなるように増幅器Ａ１３とＰチャネルトランジスタＳ２３４によって外部電圧Ｖｉｎｔから降圧される。ＮチャネルトランジスタＴ４０は、メモリシステムのコールドスタート時とパワーダウン時とモード遷移時に電源電圧ＶＣＣを充放電する。【００２５】
メモリシステムのコールドスタート時を検出して１ショットパルスを出力するパワーオンリセット信号ＰＯＲにより、ＮチャネルトランジスタＴ４０が所定時間活性化して、ＰチャネルトランジスタＳ２３４を導通させることにより、電源電圧ＶＣＣが供給される内部バイアス線を充電することで、回路動作開始点である約０．９Ｖで動作する起動制御部１１やダイオードの閾値電圧点よりも先に内部バイアス線を充電するとともに、起動制御部１１と平行して内部バイアス線を充電することで、通常制御部１２を早期に動作させる。ＤＣ−ＤＣコンバータの本来の昇圧能力の特性を決定する通常制御部１２を早期に動作させることで、２次側電圧を早期に所定電圧へ確定することができる。【００２６】
２次側電圧を外部電圧に制御するパワーダウン期間中は、パワーダウン信号ＰＤにより、ＮチャネルトランジスタＴ４０がその期間中ＰチャネルトランジスタＳ２３４を導通させ、電源電圧ＶＣＣを外部電圧Ｖｉｎｔと同電位にする。コマンド遷移検出信号ＤＢＣ−１は、ディープパワーダウンモードからアイドルモードもしくはパワーダウンモードへ移行するモード遷移時に、コマンド制御回路１３により生成される１ショットパルスの信号であり、所定時間、ＮチャネルトランジスタＴ４０を活性させることで、ＰチャネルトランジスタＳ２３４を導通させて、外部電圧Ｖｉｎｔ＞電源電圧ＶＣＣの状態から、外部電圧Ｖｉｎｔ≦電源電圧ＶＣＣへ復帰充電させる。アイドルモードへ復帰する場合には、ＤＣ-ＤＣコンバータ部１をアシストすることを含めて、２次側電圧を早期に所定電圧へ確定することができる。【００２７】
更に、前記所定時間の終了を決定するのは、電圧ＶＦＢ２の反転であり、コマンド遷移検出信号ＤＢＣ−１を論理ゲートＩ３１で非活性とする。通常制御部１２が昇圧動作を開始するとともに非昇圧電圧供給部のＰチャネルトランジスタＳ２３４の導通活性を停止することで、逆流な電流を防止する。コマンド遷移検出信号ＤＢＣ−２は、アイドルモードからパワーダウンモードもしくはディープパワーダウンモードへ移行するモード遷移時に、コマンド制御回路１３により生成される１ショットパルスの信号であり、所定時間、ＮチャネルトランジスタＴ４０を活性させることで、ＰチャネルトランジスタＳ２３４を導通させて、外部電圧Ｖｉｎｔ＜電源電圧ＶＣＣの状態から、外部電圧Ｖｉｎｔ≧電源電圧ＶＣＣへ復帰放電させる。尚、コマンド遷移検出信号ＤＢＣ−１同様に、電圧ＶＦＢ２に準じた信号で所定時間の終了を決定して逆流な電流を防止してもよい。【００２８】
ＰチャネルトランジスタＴ４１は、パワーダウンまたはディープパワーダウンを除くアイドル時に、ＰチャネルトランジスタＳ２３４を停止する。ＰチャネルトランジスタＴ４１は、ＮチャネルトランジスタＴ４０が非活性になってから活性することで、電源電圧ＶＣＣから接地電圧へのリーク電流を防止する。【００２９】
ＰチャネルトランジスタＳ２３４とＰチャネルトランジスタＴ４１とのバックゲートは、電圧ＶＦＢ２によって制御され、外部電圧Ｖｉｎｔと電源電圧ＶＣＣとのどちらかに接続される。このバックゲートは基本的に電源電圧ＶＣＣに接続されるが、外部電圧Ｖｉｎｔ＞電源電圧ＶＣＣの状態となるディープパワーダウン時、電源電圧ＶＣＣが約１．７ｖ付近で外部電圧Ｖｉｎｔへ切り換えることで、ＰＮ接合の順バイアスを防止できる。また、パワーダウン時にバックゲートを外部電圧Ｖｉｎｔと電源電圧ＶＣＣとの何れに接続するも可能である。【００３０】
コマンド遷移検出信号ＤＢＣ−３は、ディープパワーダウンモードへ移行するモード遷移時にコマンド制御回路１３により生成される１ショットパルスの信号であり、所定時間、ＮチャネルトランジスタＳ５を導通させて、外部電圧Ｖｉｎｔ≦電源電圧ＶＣＣの状態から、外部電圧Ｖｉｎｔ＞電源電圧ＶＣＣへ放電させる。コマンド遷移検出信号ＤＢＣ−３はコマンド遷移検出信号ＤＢＣ−２による外部電圧Ｖｉｎｔ＝電源電圧ＶＣＣへ復帰放電させた後に生成されることが望ましく、電源電圧ＶＣＣを一旦、外部電圧Ｖｉｎｔへ放電し、その後接地電圧へ放電させることで、電源のノイズを低減させる。尚、コマンド遷移検出信号ＤＢＣ−１と同様に、電圧ＶＦＢ２に準じた信号で所定時間の開始と終了を決定して逆流な電流を防止してもよい。【００３１】
図２により、各動作状態ごとのバイアス条件を整理する。外部電圧Ｖｉｎｔに１．８Ｖが供給されるとして説明する。通常動作状態（それは、メモリセルアレイへのアクセス動作状態とその待ち受け状態の両方を含む）におけるアイドル状態Ｉｄｌｅでは、ＤＣ−ＤＣコンバータ部１は動作状態にあり（ＯＮ）、非昇圧電圧供給部２は休止状態にある（ＯＦＦ）。電源電圧ＶＣＣには昇圧電圧である３．０ＶがＤＣ−ＤＣコンバータ部から供給される。パワーダウン状態ＰＤでは、ＤＣ−ＤＣコンバータ部１は休止状態にあり（ＯＦＦ）、非昇圧電圧供給部２は動作状態にある（ＯＮ）。電源電圧ＶＣＣには外部電圧Ｖｉｎｔである１．８Ｖが非昇圧電圧供給部から供給される。ディープパワーダウン状態ＤＰＤでは、ＤＣ−ＤＣコンバータ部１は休止状態にあり（ＯＦＦ）、非昇圧電圧供給部２は動作状態にある（ＯＮ）。電源電圧ＶＣＣには外部電圧Ｖｉｎｔより低電圧である０．５Ｖ乃至１．０Ｖが非昇圧電圧供給部から供給される。また、参考までに各動作状態における消費電流の一例を示している。前記待ち受け状態なアイドル状態Ｉｄｌｅでは、２ｍＡの電流消費であり主に無負荷状態なＤＣ−ＤＣコンバータ部で消費する。パワーダウン状態ＰＤでは、主にメモリセルアレイ等で消費する１００μＡに低減され、更に、ディープパワーダウン状態ＤＰＤでは、メモリセルアレイ等で消費するサブシュレッショルド電流が最小になる１μＡに低減される。尚、前記アクセス動作状態なアイドル状態Ｉｄｌｅでは有負荷状態なのでＤＣ−ＤＣコンバータ部の消費電流は、１０〜３０ｍＡである。【００３２】
ここで、アイドル状態とは、メモリセルアレイに対するアクセス要求を待っている状態である。アクセス要求に応じて最速なアクセス動作が活性化される。これに対して、パワーダウン状態ＰＤおよびディープパワーダウン状態ＤＰＤとは、アクセス要求を念頭に置かず電流消費を低減した低消費電流状態をいう。【００３３】
モード遷移時である各動作状態間の移行シーケンスを以下に説明する。電源投入後のコールドスタート時には、先ず、ＰチャネルトランジスタＳ２３４が導通し、内部バイアス線に供給される電源電圧ＶＣＣを外部電圧Ｖｉｎｔから充電する。次に、電源電圧ＶＣＣがＤＣ−ＤＣコンバータ部１の動作点に達すると、ＤＣ−ＤＣコンバータ部１により、電源電圧ＶＣＣが定常時の電圧（例えば、３．０Ｖ）まで到達する。この状態がアイドル状態Ｉｄｌｅである。【００３４】
アイドル状態Ｉｄｌｅからパワーダウン状態ＰＤへの移行時には、先ず、ＤＣ−ＤＣコンバータ部１が昇圧動作を停止する。そして、ＰチャネルトランジスタＳ２３４がコマンド遷移検出信号ＤＢＣ−２による１ショットパルス動作により導通して、電源電圧ＶＣＣを３．０Ｖから外部電圧Ｖｉｎｔである１．８Ｖまで到達させる。その後、パワーダウン信号ＰＤによりＰチャネルトランジスタＳ２３４が導通し、電源電圧ＶＣＣを外部電圧Ｖｉｎｔである１．８Ｖに維持する。【００３５】
アイドル状態Ｉｄｌｅからディープパワーダウン状態ＤＰＤへの移行時には、先ず、ＤＣ−ＤＣコンバータ部１が昇圧動作を停止する。そして、ＰチャネルトランジスタＳ２３４がコマンド遷移検出信号ＤＢＣ−２による１ショットパルス動作により導通して、電源電圧ＶＣＣを３．０Ｖから外部電圧Ｖｉｎｔである１．８Ｖまで到達させる。その後、ＮチャネルトランジスタＳ５がコマンド遷移検出信号ＤＢＣ−３による１ショットパルス動作により導通して、電源電圧ＶＣＣを外部電圧Ｖｉｎｔ＞電源電圧ＶＣＣ（例えば、０．５Ｖ）まで到達させる。その後、増幅器Ａ１３によりＰチャネルトランジスタＳ２３４が、電源電圧ＶＣＣを０．５Ｖに降圧維持するように導通制御される。【００３６】
パワーダウン状態ＰＤからディープパワーダウン状態ＤＰＤへの移行時には、先ず、ＮチャネルトランジスタＴ４０を非活性にしてＰチャネルトランジスタＳ２３４を非活性にする。その後、ＮチャネルトランジスタＳ５がコマンド遷移検出信号ＤＢＣ−３による１ショットパルス動作により導通して、電源電圧ＶＣＣを外部電圧Ｖｉｎｔ＞電源電圧ＶＣＣ（例えば、０．５Ｖ）まで到達させる。その後、増幅器Ａ１３によりＰチャネルトランジスタＳ２３４が、電源電圧ＶＣＣを０．５Ｖに降圧維持するように導通制御される。【００３７】
ディープパワーダウン状態ＤＰＤからパワーダウン状態ＰＤへの移行時には、先ず、ＰチャネルトランジスタＳ２３４がコマンド遷移検出信号ＤＢＣ−１による１ショットパルス動作により導通して、電源電圧ＶＣＣを０．５Ｖから外部電圧Ｖｉｎｔである１．８Ｖまで到達させる。その後、パワーダウン信号ＰＤによりＰチャネルトランジスタＳ２３４が導通し、この電圧を維持する。【００３８】
パワーダウン状態ＰＤからアイドル状態Ｉｄｌｅへの移行時には、ＮチャネルトランジスタＴ４０を非活性にしてＰチャネルトランジスタＳ２３４を非活性にする。その後、ＤＣ−ＤＣコンバータ部１が昇圧動作を開始し、電源電圧ＶＣＣが３．０Ｖに維持される。【００３９】
ディープパワーダウン状態ＤＰＤからアイドル状態Ｉｄｌｅへの移行時には、増幅器Ａ１３が非活性になると共にコマンド遷移検出信号ＤＢＣ−１によりＰチャネルトランジスタＳ２３４が１ショットパルス動作により導通して、電源電圧ＶＣＣを０．５Ｖから外部電圧Ｖｉｎｔである１．８Ｖまで到達させる。この期間中、ＤＣ−ＤＣコンバータ部１が動作点に達すると、ＤＣ−ＤＣコンバータ部１が昇圧動作を開始し、電源電圧ＶＣＣが３．０Ｖまで到達して維持される。
【００４０】
第１実施形態によれば、ディープパワーダウン時に、メモリセルアレイ等で消費するサブシュレッショルド電流が最小になる、例えば０．５Ｖ程度の電圧で、ＰチャネルトランジスタＳ２３４により、電源電圧ＶＣＣを生成制御することで、ＤＣ-ＤＣコンバータ部１の停止による消費電流削減とあわせて、メモリシステムの最小消費電流が実現できる。また、コールドスタート時やモード遷移時に、ＤＣ-ＤＣコンバータ部１のアシストを含めて、電源電圧ＶＣＣを所定電圧へ高速遷移させることができる。更に、放電順序を工夫することでノイズも縮小できる。【００４１】
図３には、同期整流素子１４、およびＰチャネルトランジスタＳ２３４、Ｔ４１の具体例を示す。【００４２】
昇圧型のＤＣ−ＤＣコンバータ部１に備えられる同期整流素子１４は、Ｐチャネルトランジスタで構成する必要がある。ＤＣ−ＤＣコンバータ部１の動作期間には、ウェル電圧は、昇圧電圧である電源電圧ＶＣＣに接続することが望ましい（ＰチャネルトランジスタＳ２３４、Ｔ４１とあわせ、接続（ｉｉ）の場合）。これに対して、パワーダウン状態ＰＤおよびディープパワーダウン状態ＤＰＤであるローパワーモード時には、ＤＣ−ＤＣコンバータ部１が停止する。この場合には、ＰＮ接合が順方向にバイアスされないように、ウェル電圧を外部電圧Ｖｉｎｔに接続する（ＰチャネルトランジスタＳ２３４、Ｔ４１とあわせ、接続（ｉ）の場合）。【００４３】
同期整流素子を構成するＰチャネルトランジスタの電流駆動能力は非常に大きく、ウェルの寄生容量も大きい。しかしながら、切り替え時に、電源電圧ＶＣＣが外部電圧Ｖｉｎｔと同電圧に移行してから切り替えが行なわれれば、ウェル電位の切り替えに伴い必要となる電流は大きくはならない。このため、ウェル電圧の切り替えを行うスイッチ素子Ｔ１とＴ２のトランジスタサイズは、同期整流素子のサイズに関わらず、大きなサイズは必要とされない。【００４４】
接続（ｉ）の場合には、ＮチャネルトランジスタＴ１のゲートに印加されるハイレベル電圧は、チャージポンプ１５からレベルシフタ１７を介して印加される。外部電圧ＶｉｎｔにＮチャネルトランジスタＴ１の閾値電圧Ｖｔｈｎを加えた電圧が与えられる。【００４５】
接続（ｉｉ）の場合には、ＮチャネルトランジスタＴ２のゲートに印加されるハイレベル電圧は、チャージポンプ１５からレベルシフタ１７を介して印加される。電源電圧ＶＣＣにＮチャネルトランジスタＴ２の閾値電圧Ｖｔｈｎを加えた電圧が与えられる。【００４６】
ＮチャネルトランジスタＴ１、Ｔ２の切り替え制御は、ディープパワーダウン制御信号ＤＰＤに応じて、同期整流バックバイアス切り替え制御部１６により行なわれる。【００４７】
同期整流素子をＮチャネルトランジスタで構成するとそのゲートを昇圧しなければならない。同期整流制御信号の周波数が高くゲート容量も大きなことから、消費電力が増大してしまう。これに対して、図３に示す同期整流素子１４では、Ｐチャネルトランジスタを使用しているので、ゲートを昇圧することに代えて、バックゲートをディープパワーダウン時にのみ制御することができる。これにより、同期整流制御信号の周波数に対応した能力の大きなチャージポンプ１５を動作させる必要はない。【００４８】
また、同期整流素子のＰチャネルトランジスタのウェルをチャージポンプにより昇圧することに代えて、ウェル制御用のＮチャネルトランジスタＴ１、Ｔ２を備え、そのゲートを昇圧して、ウェル電圧を外部電圧Ｖｉｎｔまたは電源電圧ＶＣＣに充電する。同期整流素子のＰチャネルトランジスタのウェル容量に比して、ＮチャネルトランジスタＴ１、Ｔ２、のゲート容量が小さいので、駆動時の消費電流を押えることができる。【００４９】
第１実施形態においてメモリセルアレイ等に電源電圧ＶＣＣよりも更に高い内部電源電圧をワード線やビット線やウェル電圧に使用する場合、電源電圧ＶＣＣが接続される図示されないチャージポンプ回路などによって電源電圧ＶＣＣから更に内部昇圧した昇圧電圧ＶＰＰを生成する。
第１実施形態では、ＤＣ−ＤＣコンバータ部１からメモリセルアレイ等へ電源電圧ＶＣＣが供給される場合を例に説明したが、電源電圧ＶＣＣに限定されるものではない。例えば、図４に示すように、メモリセルアレイが不揮発性メモリで構成されるとして、不揮発メモリセルをバイアスする昇圧電圧ＶＰＰに供給することもできる。アクセス動作状態な通常動作状態である、プログラムモード、イレーズモード、読出しモードにおいては、ＤＣ−ＤＣコンバータ部１は動作状態にあり（ＯＮ）、非昇圧電圧供給部２は休止状態にある（ＯＦＦ）。昇圧電圧ＶＰＰにはそれぞれのモードに対応して４．０Ｖ〜７．０Ｖが供給される。第１のアイドル状態Ｉｄｌｅ１では、ＤＣ−ＤＣコンバータ部１は休止状態にあり（ＯＦＦ）、非昇圧電圧供給部２は動作状態にある（ＯＮ）。昇圧電圧ＶＰＰには外部電圧Ｖｉｎｔである１．８Ｖが供給される。第２のアイドル状態Ｉｄｌｅ２では、ＤＣ−ＤＣコンバータ部１は休止状態にあり（ＯＦＦ）、非昇圧電圧供給部２も休止状態にある（ＯＦＦ）。第２のアイドル状態Ｉｄｌｅ２期間中、コマンド遷移検出信号ＤＢＣ−３が変更されＮチャネルトランジスタＳ５を導通させることにより、昇圧電圧ＶＰＰへは０Ｖが供給される。また、参考までに各動作状態における消費電流の一例を示している。アクセス動作状態な通常動作状態では、１０〜３０ｍＡの電流消費でありプログラムモード、イレーズモード、読出しモードに対応した有負荷状態なＤＣ−ＤＣコンバータ部の消費電流である。第１のアイドル状態Ｉｄｌｅ１では、昇圧電圧ＶＰＰに接続される回路で消費するサブシュレッショルド電流が５μＡに低減され、更に、第２のアイドル状態Ｉｄｌｅ２では、０μＡに低減される。【００５０】
ここで、第１のアイドル状態Ｉｄｌｅ１とは、アクセス動作状態な通常動作状態である、プログラムモード、イレーズモード、読出しモードの各々アクセス動作に挟まれた状態である。【００５１】
第２実施形態では、メモリセルアレイが不揮発性メモリで構成される場合に、内部バイアス線に、プログラム時、イレーズ時、読出し時にメモリセルをバイアスする昇圧電圧ＶＰＰが供給される場合である。【００５２】
図５に回路ブロック図を示す。第１実施形態の回路ブロック図（図１）に加えて、ＤＣ−ＤＣコンバータ部１が出力する昇圧電圧を、動作モードごとに所定電圧値に切り替える電圧設定部２１を備えている。【００５３】
ＤＣ−ＤＣコンバータ部１から出力される電圧はコマンド制御回路１３により設定される。コマンド制御回路１３は、メモリの動作モードである、メモリセルアレイへのアクセス動作状態を示す読出しモード、ベリファイ読出しモード、プログラムモード、イレーズモードの各々の状態を示すモード信号と、メモリセルアレイへのアクセス待ち受け状態を示すアイドルモード信号を出力する。アイドルモードではアイドルモード信号ＩＤ、読出しモードでは読出しモード信号ＲＤ、ベリファイ読出しモードではベリファイ読出しモード信号ＶＲ、プログラムモードではプログラムモード信号ＰＧ、イレーズモードではイレーズモード信号ＥＲである。【００５４】
電圧設定部２１は、内部バイアス線に出力される昇圧電圧ＶＰＰを分圧する抵抗素子Ｒ１、Ｒ２、およびＲ２０〜Ｒ２３を備えている。抵抗素子Ｒ１の一端には昇圧電圧ＶＰＰが入力される。抵抗素子Ｒ１の他端は抵抗素子Ｒ２の一端に接続される。抵抗素子Ｒ２の他端と接地電圧との間には、スイッチトランジスタＴ２０および抵抗素子Ｒ２０〜スイッチトランジスタＴ２３および抵抗素子Ｒ２３が、各々直列接続されている。スイッチトランジスタＴ２０〜Ｔ２３には、モード信号が入力された論理ゲートＩ２０〜Ｉ２３の出力が接続されている。【００５５】
抵抗素子Ｒ２０〜Ｒ２３は各々異なる抵抗値を有しており、スイッチトランジスタＴ２０〜Ｔ２３の導通制御に応じて、抵抗素子Ｒ２に加算され抵抗素子Ｒ１との間で昇圧電圧ＶＰＰを分圧する。これにより、抵抗素子Ｒ１とＲ２との接続点から出力されるフィードバック電圧Ｖ０１は、導通するスイッチトランジスタＴ２０〜Ｔ２３に応じた分圧比の電圧となる。抵抗素子Ｒ２０〜Ｒ２３の抵抗値が大きくなるに応じて、設定電圧ＶＲＦ１からのフィードバック電圧Ｖ０１の差電圧が増幅された電圧ＶＦＢ１が順次低い電圧値に調整される。【００５６】
昇圧電圧ＶＰＰの設定電圧は論理ゲートＩ２０〜Ｉ２３で決定される。例えば、論理ゲートＩ２０により、アイドルモードおよび読み出しモードでは昇圧電圧ＶＰＰを４．０Ｖに設定し、論理ゲートＩ２１により、ベリファイリードモードでは昇圧電圧ＶＰＰを４．５Ｖに設定し、論理ゲートＩ２２により、プログラムモードでは昇圧電圧ＶＰＰを７．０Ｖに設定し、論理ゲートＩ２３により、イレーズモードでは昇圧電圧ＶＰＰを７．５Ｖに設定することができる。前記アクセス待ち受け状態を示すアイドルモードでの昇圧電圧ＶＰＰを、前記アクセス動作状態を示す動作モード毎に設定される複数の昇圧電圧ＶＰＰ（例えば、４Ｖ〜７．５Ｖ）のうち、最小の設定値（例えば、４Ｖ）にすることにより、ＤＣ−ＤＣコンバータ部１の消費電流を最小とすることができる。【００５７】
また、前記アイドルモードでの昇圧電圧ＶＰＰを、複数の前記動作モードの中で読出しモードでの設定値（例えば、４．５Ｖ）に設定することにより、外部アクセスを遅らせることなく最高の読出し速度とすることができる。
また、図示されてはいないが、設定電圧ＶＲＦ１側に電圧設定部を接続することもできる。【００５８】
第２実施形態により、各動作状態において、昇圧電圧ＶＰＰとして供給される電圧値の例を、図６に示す。外部電圧Ｖｉｎｔに１．８Ｖが供給されるとして説明する。アイドルモードＩＤおよび読出しモードＲＤでは、ＤＣ−ＤＣコンバータ部１は動作状態にあり（ＯＮ）、非昇圧電圧供給部２は休止状態にある（ＯＦＦ）。昇圧電圧ＶＰＰには４．０Ｖが供給される。プログラムモードＰＧおよびイレーズモードＥＲでは、ＤＣ−ＤＣコンバータ部１は動作状態にあり（ＯＮ）、非昇圧電圧供給部２は休止状態にある（ＯＦＦ）。プログラムモードＰＧでは昇圧電圧ＶＰＰには７．０Ｖが供給され、イレーズモードＥＲでは昇圧電圧ＶＰＰには７．５Ｖが供給される。ベリファイリードモードＶＲでは、ＤＣ−ＤＣコンバータ部１は動作状態にあり（ＯＮ）、非昇圧電圧供給部２は休止状態にある（ＯＦＦ）。昇圧電圧ＶＰＰには４．５Ｖが供給される。パワーダウン状態ＰＤでは、ＤＣ−ＤＣコンバータ部１は休止状態にあり（ＯＦＦ）、非昇圧電圧供給部２は動作状態にある（ＯＮ）。昇圧電圧ＶＰＰには外部電圧Ｖｉｎｔである１．８Ｖが供給される。ディープパワーダウン状態ＤＰＤでは、ＤＣ−ＤＣコンバータ部１は休止状態にあり（ＯＦＦ）、非昇圧電圧供給部２は動作状態にある（ＯＮ）。昇圧電圧ＶＰＰには外部電圧Ｖｉｎｔより低電圧である０．５Ｖ乃至１．０Ｖが供給される。また、参考までに各動作状態における消費電流の一例を示している。アイドルモードＩＤおよび読出しモードＲＤでは、２ｍＡ〜１０ｍＡの電流消費である。詳細には、アクセス待ち受け状態なアイドルモードＩＤでは主に無負荷状態なＤＣ−ＤＣコンバータ部で２ｍＡを消費する。アクセス動作状態な読出しモードＲＤでは、有負荷状態なＤＣ−ＤＣコンバータ部で１０ｍＡを消費する。
プログラムモードＰＧおよびイレーズモードＥＲでは、有負荷状態なＤＣ−ＤＣコンバータ部で２０〜３０ｍＡの電流消費である。ベリファイリードモードＶＲでは、有負荷状態なＤＣ−ＤＣコンバータ部で１２ｍＡの電流消費である。パワーダウン状態ＰＤでは、昇圧電圧ＶＰＰに接続される回路で消費するサブシュレッショルド電流が５μＡに低減され、更に、ディープパワーダウン状態ＤＰＤでは、昇圧電圧ＶＰＰに接続される回路で消費するサブシュレッショルド電流が最小になる１μＡに低減される。
尚、第２実施形態でのプログラムモード時またはイレーズモード時の昇圧電圧ＶＰＰの供給制御方法は、ベリファイ読出しモードと連続して制御される。詳細には、プログラムモードまたはイレーズモードとベリファイ読出しモード間のモード遷移時に、ＤＣ−ＤＣコンバータ部を活性化しつつ前記電圧設定部を前記コマンド制御の出力信号ＰＧまたはＥＲとＶＲを連続的に切り換えることによって、昇圧電圧ＶＰＰの出力がプログラム電圧７．０Ｖまたはイレーズ電圧７．５Ｖとベリファイリード電圧４．５Ｖを連続的に切り換える。この連続制御は、すべてのベリファイが完了するまで維持され、完了後は前記最小の設定値または読出しモードでの設定値に制御される。ここでＤＣ−ＤＣコンバータの出力が下方修正（例えば、プログラム電圧７．０Ｖからベリファイリード電圧４．５Ｖ）されるモード遷移時に、内部バイアス線に接続された非昇圧電圧供給部を所定時間だけ同時に活性させても良い。具体的には、非昇圧電圧供給部のＰチャネルトランジスタＳ２３４をＤＣ−ＤＣコンバータ部内の前記電圧設定部による設定電圧変更値（例えば、プログラム電圧７．０Ｖからベリファイリード電圧４．５Ｖ）となるまでの所定時間だけＳ２３４を活性化して内部バイアス線の電荷を１次側電圧へ放電する。これにより、内部バイアス線に接続された容量素子Ｃ２の大きな電荷量を含めて、内部バイアス線の電圧をモード遷移後の所定電圧へ短時間に達することができる。
これ以外の、ＤＣ−ＤＣコンバータ部と非昇圧電圧供給部とによる作用・効果は、第１実施形態（図１）における作用・効果と同様であるので、ここでの説明は省略する。【００５９】
図７、図８に示す第３実施形態では、メモリセルアレイが不揮発性メモリで構成される場合に、プログラム時、イレーズ時、読出し時、ベリファイリード時にメモリセルにバイアスするにあたり、２系統の昇圧電圧ＶＰＰ１、ＶＰＰ２が備えられ、何れか一方にバイアスが供給される場合である。一例として、外部アクセスである読出し電圧またはベリファイリード電圧を第２系統、第２系統に対してより高い昇圧電圧のプログラム電圧またはイレ-ズ電圧を第１系統とする。【００６０】
図７に回路ブロック図を示す。外部電圧Ｖｉｎｔを昇圧する２系統のＤＣ−ＤＣコンバータ部（１）３、およびＤＣ−ＤＣコンバータ部（２）４を備え、２系統の内部バイアス線の各々に、昇圧電圧ＶＰＰ１、ＶＰＰ２を供給する。また、昇圧電圧ＶＰＰ１、ＶＰＰ２が供給される内部バイアス線には、容量素子Ｃ２１、Ｃ２２、および非昇圧電圧供給部（１）５、非昇圧電圧供給部（２）６が備えられている。ＤＣ−ＤＣコンバータ部と非昇圧電圧供給部とによる作用・効果は、第１実施形態（図１）における作用・効果と同様であるので、ここでの説明は省略する。尚、図７においては、ＤＣ−ＤＣコンバータ部（１）３、およびＤＣ−ＤＣコンバータ部（２）４を個別に備える構成として記載しているが、インダクタ素子を共有する構成とすることもできる。【００６１】
更に、第３実施形態では、２系統ある内部バイアス線を接続する線間スイッチ部Ｓ８を備えている。線間スイッチ部は、例えばＰチャネルトランジスタで構成される。ＤＣ−ＤＣコンバータ部による昇圧電圧が供給される系統が切り替わる際、線間スイッチ部Ｓ８を導通することにより、切り替わり動作前に昇圧電圧が供給されていた系統の容量素子の電荷を、切り替わり後に昇圧電圧を供給する系統に移動させる。これにより、切り替わり後に昇圧電圧を供給する系統のＤＣ−ＤＣコンバータ部の起動のアシストを含めて、昇圧電圧が所定値に到達するまでの時間短縮と消費電流の低減を図ることができる。尚、線間スイッチ部Ｓ８を非導通とする時には、線間スイッチ部Ｓ８のゲートが高い昇圧電圧側に設定される。図示されないが実施例１のＰチャネルトランジスタＳ２３４同様に、線間スイッチ部Ｓ８のバックゲートであるウェルのバイアス設定は、逆バイアスに制御される。  また、図示されてはいないが、線間スイッチ部Ｓ８はＮチャネルトランジスタとすることもできる。【００６２】
図８に各動作モードにおけるバイアス条件を整理する。外部電圧Ｖｉｎｔに１．８Ｖが供給されるとして説明する。アイドルモードＩＤおよび読出しモードＲＤでは、ＤＣ−ＤＣコンバータ部（２）４および非昇圧電圧供給部（１）５は動作状態にあり（ＯＮ）、ＤＣ−ＤＣコンバータ部（１）３および非昇圧電圧供給部（２）６は休止状態にある（ＯＦＦ）。昇圧電圧ＶＰＰ１、ＶＰＰ２は、各々、０．５Ｖ／１．８Ｖ、４．０Ｖが供給される。プログラムモードＰＧおよびイレーズモードＥＲでは、ＤＣ−ＤＣコンバータ部（１）３および非昇圧電圧供給部（２）６は動作状態にあり（ＯＮ）、ＤＣ−ＤＣコンバータ部（２）４および非昇圧電圧供給部（１）５は休止状態にある（ＯＦＦ）。昇圧電圧ＶＰＰ１、ＶＰＰ２は、各々、７．０Ｖ、０．５Ｖ／１．８Ｖが供給される。ベリファイリードモードＶＲでは、ＤＣ−ＤＣコンバータ部（２）４および非昇圧電圧供給部（１）５は動作状態にあり（ＯＮ）、ＤＣ−ＤＣコンバータ部（１）３および非昇圧電圧供給部（２）６は休止状態にある（ＯＦＦ）。昇圧電圧ＶＰＰ１、ＶＰＰ２は、各々、０．５Ｖ／１．８Ｖ、４．０Ｖが供給される。パワーダウン状態ＰＤでは、非昇圧電圧供給部（１）５、（２）６は動作状態にあり（ＯＮ）、ＤＣ−ＤＣコンバータ部（１）３、（２）４は休止状態にある（ＯＦＦ）。昇圧電圧ＶＰＰ１、ＶＰＰ２は、共に１．８Ｖが供給される。ディープパワーダウン状態ＤＰＤでは、非昇圧電圧供給部（１）５、（２）６は動作状態にあり（ＯＮ）、ＤＣ−ＤＣコンバータ部（１）３、（２）４は休止状態にある（ＯＦＦ）。昇圧電圧ＶＰＰ１、ＶＰＰ２は、共に０．５Ｖが供給される。【００６３】
昇圧電圧を供給する内部バイアス線の系統を切り替える際の動作シーケンスを示す。昇圧電圧ＶＰＰ１の供給から、昇圧電圧ＶＰＰ２の供給への切り替え時には、ＤＣ−ＤＣコンバータ部（１）３が停止したのち線間スイッチ部Ｓ８が導通する。容量素子Ｃ２１に蓄積されている電荷が容量素子Ｃ２２に移動する。昇圧電圧ＶＰＰ２は、電荷の移動により初期電圧が上昇する。この後、ＤＣ−ＤＣコンバータ部（２）４が動作を開始する。昇圧電圧ＶＰＰ２の供給から、昇圧電圧ＶＰＰ１の供給への切り替え時も同様な動作により、ＤＣ−ＤＣコンバータ部（１）３の動作開始前に電荷の移動が行われる。
尚、第３実施形態の応用例として、第１系統と第２系統の両方が活性化した状態で、線間スイッチ部を所定時間活性化することも有用である。例えば、プログラムモードからベリファイモードへモード遷移する場合、第２系統のＤＣ−ＤＣコンバータ部（２）４が活性し昇圧電圧ＶＰＰ２が所定電圧付近へ到達するまで、第１系統のＤＣ−ＤＣコンバータ部（１）３を活性化しつづける。これにより、第１系統の容量素子Ｃ２１の電荷が、第２系統のＤＣ−ＤＣコンバータ部（２）４をアシストすると共に、継続動作している第１系統のＤＣ−ＤＣコンバータ部（１）３と、第２系統のＤＣ−ＤＣコンバータ部（２）４の両者によって、昇圧電圧ＶＰＰ２が所定電圧付近へ高速に到達する。継続動作しているＤＣ−ＤＣコンバータの電流駆動能力は、動作開始するＤＣ−ＤＣコンバータの電流駆動能力よりも、はるかに高いかからである。
【００６４】
以上の説明から明らかなように本実施形態によれば、内部バイアス線への昇圧電圧の供給期間には、ＤＣ−ＤＣコンバータ部を使用して充分な電力供給能力を確保した上で、内部バイアス線に非昇圧電圧を供給する期間には、ＤＣ−ＤＣコンバータ部を休止状態に維持することができる。昇圧電圧の供給が不要な期間に、ＤＣ−ＤＣコンバータ部による電力消費、または昇圧電圧の生成動作に伴う電力消費を防止することができ、消費電力の低減を図ることができる。【００６５】
また、ＤＣ−ＤＣコンバータ部の起動に応じて、内部バイアス線が昇圧電圧に給電される過程において、非昇圧電圧供給部が電圧供給動作を行ない内部バイアス線が先行給電されるので、ＤＣ-ＤＣコンバータ部のアシストを含めて、ＤＣ−ＤＣコンバータ部の起動により内部バイアス線が昇圧電圧に至るまでの時間が短縮され、アクセス動作の高速化を図ることができる。【００６６】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
尚、本発明が搭載される最終形態は、多彩である。例えば、ＤＣ−ＤＣコンバータ部、非昇圧電圧供給部とその制御部、コマンド制御回路、メモリセルアレイ等のすべてがひとつのシリコンバルクに搭載されたデバイスがある。また、ＤＣ−ＤＣコンバータ部がひとつのシリコンバルクに搭載され、非昇圧電圧供給部とその制御部、コマンド制御回路、メモリセルアレイ等が別のシリコンバルクに搭載され、ひとつのパッケージに搭載されたデバイスがある。更に、ＤＣ−ＤＣコンバータ部がひとつのシリコンバルクでパッケージに搭載され、非昇圧電圧供給部とその制御部、コマンド制御回路、メモリセルアレイ等が別のシリコンバルクでパッケージに搭載され、システム基板上に両者のパッケージが搭載されたシステムがある。
また、メモリセルアレイ等とは、メモリセルアレイと広くメモリセルをアクセスするための論理回路や駆動回路や差動増幅器やデコーダなどを含み、メモリ機能として動作する能動回路と受動回路を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成20年1月15日(2008.1.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
図１に回路ブロック図を示す。ＤＣ−ＤＣコンバータ部１のコントローラ１０は、１次側電圧である外部電圧（Ｖｉｎｔ＝１．８Ｖ）で動作する起動制御部１１と、２次側電圧である昇圧電圧（これは、メモリセルアレイ等への電源電圧ＶＣＣ＝３．０Ｖでもある）で動作する通常制御部１２とを有する。また、１次側電圧には容量素子Ｃ１、２次側電圧には容量素子Ｃ２が接続され、１次側からインダクタ素子Ｌ１を介して同期整流素子とスイッチングトランジスタＳ１が接続される。増幅器Ａ１２には、ＤＣ−ＤＣコンバータ部１から出力されるバイアス電圧である電源電圧ＶＣＣがフィードバックされたフィードバック電圧Ｖ０３と設定電圧ＶＲＦ２とが入力される。設定電圧ＶＲＦ２からのフィードバック電圧Ｖ０３の差電圧が増幅された電圧ＶＦＢ２として出力される。ここで、設定電圧ＶＲＦ２は電源電圧ＶＣＣが約１．７Ｖを示す基準電圧であり、フィードバック電圧Ｖ０３は、電源電圧ＶＣＣを抵抗分圧により調整した調整電圧であり、電圧ＶＦＢ２は電源電圧ＶＣＣが１．７Ｖ付近で出力が反転する。メモリシステムのコールドスタート時、外部電圧が回路動作開始点である約０．９Ｖで起動制御部１１が動作して昇圧動作を開始し、電源電圧ＶＣＣが約１．７Ｖで起動制御部１１が停止すると共に２次側電圧である昇圧電圧で動作する通常制御部１２が昇圧動作を開始する。増幅器Ａ１１には、ＤＣ−ＤＣコンバータ部１から出力されるバイアス電圧である電源電圧ＶＣＣがフィードバックされたフィードバック電圧Ｖ０１と設定電圧ＶＲＦ１とが入力される。設定電圧ＶＲＦ１からのフィードバック電圧Ｖ０１の差電圧が増幅された電圧ＶＦＢ１として出力される。ここで、設定電圧ＶＲＦ１は電源電圧ＶＣＣが約３．０Ｖを示す基準電圧であり、フィードバック電圧Ｖ０１は、電源電圧ＶＣＣを抵抗分圧により調整した調整電圧であり、電圧ＶＦＢ１は電源電圧ＶＣＣが３．０Ｖ付近で出力が反転する。
尚、前記コントローラ１０は、後述するパワーダウン制御信号ＰＤとディープパワーダウン制御信号ＤＰＤが入力される論理回路の出力によって活性／非活性の制御がおこなわれ、活性時には同期整流動作を行い、昇圧動作を行う。
【国際調査報告】
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