(57)【要約】  本発明のトレンチゲートパワーＭＯＳＦＥＴ１は、ｎ型エピタキシャル層１２と、ｎ型エピタキシャル層１２の表面に形成された溝１４の中に配置されたゲート１８と、ｎ型エピタキシャル層１２の表面に溝１４の側面に接するように形成されたＭＯＳＦＥＴセルとを備えたトレンチゲートパワーＭＯＳＦＥＴであって、ｎ型エピタキシャル層１２の表面に形成され、ＭＯＳＦＥＴセルのうち溝１４が延在する方向に隣接するＭＯＳＦＥＴセルの間に配置されたｐ型分離領域２６をさらに備え、ｐ型分離領域２６とｎ型エピタキシャル層１２との間にｐｎ接合ダイオードが形成されている。  このため、本発明のトレンチゲートパワーＭＯＳＦＥＴ１によれば、温度上昇に伴うダイオードリーク電流の増加を抑制することが可能となる。【特許請求の範囲】
【請求項１】
第１導電型の半導体基体と、  前記第１導電型の半導体基体の表面に形成された溝の中に配置されたゲートと、  前記第１導電型の半導体基体の表面に前記溝の側面に接するように形成された第２導電型のボディ領域、前記第２導電型のボディ領域の表面に前記溝の側面に接するように形成された第１導電型のソース領域、及び前記第２導電型のボディ領域の表面に前記第１導電型のソース領域に接するように形成された第２導電型のコンタクト領域を含むＭＯＳＦＥＴセルとを備えるトレンチゲートパワーＭＯＳＦＥＴであって、  前記第１導電型の半導体基体の表面に形成され、前記ＭＯＳＦＥＴセルのうち前記溝が延在する方向に隣接するＭＯＳＦＥＴセルの間に配置された第２導電型の分離領域をさらに備え、  前記第２導電型の分離領域と前記第１導電型の半導体基体との間にｐｎ接合ダイオードが形成されていることを特徴とするトレンチゲートパワーＭＯＳＦＥＴ。
【請求項２】
請求項１に記載のトレンチゲートパワーＭＯＳＦＥＴにおいて、  前記第２導電型の分離領域の表面における不純物濃度は、前記第２導電型のボディ領域の表面における不純物濃度よりも低いことを特徴とするトレンチゲートパワーＭＯＳＦＥＴ。
【請求項３】
請求項１又は２に記載のトレンチゲートパワーＭＯＳＦＥＴにおいて、  前記第２導電型の分離領域の深さは、前記第２導電型のボディ領域の深さよりも浅いことを特徴とするトレンチゲートパワーＭＯＳＦＥＴ。
【請求項４】
請求項１〜３のいずれかに記載のトレンチゲートパワーＭＯＳＦＥＴにおいて、  前記第２導電型の分離領域における深さ方向に積分した不純物総量は、前記第２導電型のボディ領域における深さ方向に積分した不純物総量よりも小さいことを特徴とするトレンチゲートパワーＭＯＳＦＥＴ。
【請求項５】
請求項１〜４のいずれかに記載のトレンチゲートパワーＭＯＳＦＥＴにおいて、  前記第２導電型の分離領域の表面における不純物濃度は、５×１０16個／ｃｍ3以上であることを特徴とするトレンチゲートパワーＭＯＳＦＥＴ。
【請求項６】
請求項１〜５のいずれかに記載のトレンチゲートパワーＭＯＳＦＥＴにおいて、  前記第２導電型の分離領域の深さは、０．２８μｍ以上であることを特徴とするトレンチゲートパワーＭＯＳＦＥＴ。
【請求項７】
請求項１〜６のいずれかに記載のトレンチゲートパワーＭＯＳＦＥＴにおいて、  前記第１導電型がｎ型である場合には、前記第１導電型のソース領域及び前記第２導電型のボディ領域を覆うように形成されるソース電極が３価の金属を含む金属材料からなることを特徴とするトレンチゲートパワーＭＯＳＦＥＴ。
【請求項８】
請求項１〜７のいずれかに記載のトレンチゲートパワーＭＯＳＦＥＴにおいて、  前記第１導電型のソース領域と前記第２導電型の分離領域との間には前記第２導電型のボディ領域が配置されていることを特徴とするトレンチゲートパワーＭＯＳＦＥＴ。
【請求項９】
請求項１〜８のいずれかに記載のトレンチゲートパワーＭＯＳＦＥＴにおいて、  前記第１導電型の半導体基体は、半導体基板の表面に形成された第１導電型のエピタキシャル層であることを特徴とするトレンチゲートパワーＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、トレンチゲートパワーＭＯＳＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】  図１２は、従来のトレンチゲートパワーＭＯＳＦＥＴ９００の断面図である。従来のトレンチゲートパワーＭＯＳＦＥＴ９００は、図１２に示すように、ｎ型の半導体基体９０２と、ｎ型の半導体基体９０２の表面に形成された溝９０４の中に配置されたゲート９０６と、溝９０４と溝９０４と間に形成されたＭＯＳＦＥＴセル９０８とを備えている。ＭＯＳＦＥＴセル９０８は、ｎ型の半導体基体９０２の表面に溝９０４の側面に接するように形成されたｐ型のボディ領域９１０と、ｐ型のボディ領域９１０の表面に溝９０４の側面に接するように形成されたｎ型のソース領域９１２と、ｐ型のボディ領域９１０の表面にｎ型のソース領域９１２に接するように形成されたｐ型のコンタクト領域９１４とを含んでいる。ＭＯＦＥＴセル９０８の上方には導電層９１６が形成され、さらにその上方にはソース電極９１８が形成されている。ｎ型の半導体９０２の裏面にはドレイン電極９２０（図示せず。）が形成されている。【０００３】  このように構成された従来のトレンチゲートパワーＭＯＳＦＥＴ９００においては、溝９０４と溝９０４の間の領域のうち一部の領域には、ＭＯＳＦＥＴセルが形成されていない領域９２２が存在し、この領域９２２における半導体基体９０２の表面にはソース電極９１８と電気的に接続された金属層９２４が形成されている。金属層９２４及び導電層９１６とは同一工程・同一材料で形成することができる。金属層９２４とｎ型の半導体基体９０２との界面には、ＭＯＳＦＥＴと並列の関係にあるショットキーダイオードが形成されている（例えば、特許文献１参照。）。【０００４】  このため、従来のトレンチゲートパワーＭＯＳＦＥＴ９００によれば、ソース電極９１８が正にバイアスされたときにはソース電極９１８から金属層９２４及びｎ型の半導体基体９０２を経てドレイン電極９２０に電流が流れるため、ＭＯＳＦＥＴをブリッジ構造に使用する場合などに、内蔵ダイオードの順方向降下電圧ＶＦを低く抑える効果がある。【０００５】  また、従来のトレンチゲートパワーＭＯＳＦＥＴ９００によれば、このようなショットキーバリアダイオードをトレンチゲートパワーＭＯＳＦＥＴにモノリシックに集積することができるため、ショットキーバリアダイオードを外付けするのに比較して製品の小型化を図ることができるという効果もある。【０００６】
【特許文献１】米国特許第６３５１０１８号明細書（図１及び２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】  しかしながら、従来のトレンチゲートパワーＭＯＳＦＥＴ９００においては、温度上昇に伴ってショットキーバリアダイオードに起因するダイオードリーク電流が増加するという問題点があった。【０００８】  そこで、本発明は上記のような問題を解決するためになされたもので、温度上昇に伴うダイオードリーク電流の増加を抑制することを可能とするトレンチゲートパワーＭＯＳＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【０００９】  本発明のトレンチゲートパワーＭＯＳＦＥＴは、第１導電型の半導体基体と、前記第１導電型の半導体基体の表面に形成された溝の中に配置されたゲートと、前記第１導電型の半導体基体の表面に前記溝の側面に接するように形成された第２導電型のボディ領域、前記第２導電型のボディ領域の表面に前記溝の側面に接するように形成された第１導電型のソース領域、及び前記第２導電型のボディ領域の表面に前記第１導電型のソース領域に接するように形成された第２導電型のコンタクト領域を含むＭＯＳＦＥＴセルとを備えるトレンチゲートパワーＭＯＳＦＥＴであって、前記第１導電型の半導体基体の表面に形成され、前記ＭＯＳＦＥＴセルのうち前記溝が延在する方向に隣接するＭＯＳＦＥＴセルの間に配置された第２導電型の分離領域をさらに備え、前記第２導電型の分離領域と前記第１導電型の半導体基体との間にｐｎ接合ダイオードが形成されていることを特徴とする。【００１０】  このため、本発明のトレンチゲートパワーＭＯＳＦＥＴによれば、ショットキーバリアダイオードに代えてｐｎ接合ダイオードをトレンチゲートパワーＭＯＳＦＥＴに集積するようにしたため、温度上昇に伴うダイオードリーク電流の増加を抑制することが可能となる。【００１１】  また、本発明のトレンチゲートパワーＭＯＳＦＥＴによれば、第２導電型のボディ領域とは別に第２導電型の分離領域を形成し、この第２導電型の分離領域と第１導電型の半導体基体との間にｐｎ接合ダイオードを形成することとしたため、第２導電型の分離領域の深さや不純物濃度を第２導電型のボディ領域とは独立に決定することができ、必要な耐圧を確保することができる。【００１２】  また、本発明のトレンチゲートパワーＭＯＳＦＥＴによれば、溝が延在する方向に隣接するＭＯＳＦＥＴセルの間に第２導電型の分離領域を配置し、この第２導電型の分離領域と第１導電型の半導体基体との間でｐｎ接合ダイオードを形成するようにしたため、溝と溝との間とのＭＯＳＦＥＴセル形成領域のうちの一部を第２導電型の分離領域とすることで、ｐｎ接合ダイオードを形成する面積を小さなものとすることができ、オン抵抗を必要以上に増大させてしまうこともなくなる。【００１３】  さらにまた、本発明のトレンチゲートパワーＭＯＳＦＥＴによれば、溝が延在する方向に隣接するＭＯＳＦＥＴセルの間に第２導電型の分離領域を配置することとしたため、第２導電型の分離領域を形成する工程におけるマスクの位置合わせ精度としてそれほど高い位置合わせ精度を必要とせず、第２導電型の分離領域を形成することに起因してＭＯＳＦＥＴセルが大型化したり、プロセスが複雑化したりすることもない。【００１４】  本発明のトレンチゲートパワーＭＯＳＦＥＴにおいては、前記第２導電型の分離領域の表面における不純物濃度は、前記第２導電型のボディ領域の表面における不純物濃度よりも低いことが好ましい。【００１５】  本発明のトレンチゲートパワーＭＯＳＦＥＴにおいては、前記第２導電型の分離領域の深さは、前記第２導電型のボディ領域の深さよりも浅いことが好ましい。【００１６】  本発明のトレンチゲートパワーＭＯＳＦＥＴにおいては、前記第２導電型の分離領域における深さ方向に積分した��純物総量は、前記第２導電型のボディ領域における深さ方向に積分した不純物総量よりも小さいことが好ましい。【００１７】  このように構成することにより、順方向降下電圧の低いｐｎ接合ダイオードを構成することができる。【００１８】  本発明のトレンチゲートパワーＭＯＳＦＥＴにおいては、前記第２導電型の分離領域の表面における不純物濃度は、５×１０16個／ｃｍ3以上であることが好ましい。【００１９】  本発明のトレンチゲートパワーＭＯＳＦＥＴにおいては、前記第２導電型の分離領域の深さは、０．２８μｍ以上であることが好ましい。【００２０】  このように構成することにより、リーク電流の小さいｐｎ接合ダイオードを構成することができる。【００２１】  本発明のトレンチゲートパワーＭＯＳＦＥＴにおいては、前記第１導電型がｎ型である場合には、前記第１導電型のソース領域及び前記第２導電型のボディ領域並びに第２導電型の分離領域を覆うように形成されるソース電極が３価の金属を含む金属材料からなることが好ましい。【００２２】  このように構成することにより、第１導電型のソース領域及び前記第２導電型のボディ領域並びに第２導電型の分離領域とソース電極との間で良好な電気的接続が取れるようになる。【００２３】  本発明のトレンチゲートパワーＭＯＳＦＥＴにおいては、前記第１導電型のソース領域と前記第２導電型の分離領域との間には前記第２導電型のボディ領域が配置されていることが好ましい。【００２４】  このように構成することにより、第１導電型のソース領域の周囲には必ず第２導電型のボディ領域が存在するようになるため、第２導電型の分離領域を設けることに起因してトランジスタ特性が劣化することがなくなる。【００２５】  本発明のトレンチゲートパワーＭＯＳＦＥＴにおいては、前記第１導電型の半導体基体は、半導体基板の表面に形成された第１導電型のエピタキシャル層であることが好ましい。【００２６】  このように構成することにより、第１導電型のエピタキシャル層の不純物濃度と層厚を最適化することによって、所望のオン抵抗特性及び耐圧特性を有するトレンチゲートパワーＭＯＳＦＥＴを得ることができる。
【図面の簡単な説明】
【００２７】
【図１】実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１を説明するために示す図である。
【図２】実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１の斜視図である。
【図３】トレンチゲートパワーＭＯＳＦＥＴ１における深さ方向の不純物濃度プロファイルを示す図である。
【図４】ｐ型分離領域２６を形成するときの条件を変化させたときのリーク電流密度を示す図である。
【図５】ｐ型分離領域２６を形成するときの条件を変化させたときの順方向降下電圧ＶＦを示す図である。
【図６】実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１の製造方法における各製造工程を示す図である。
【図７】実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１の製造方法における各製造工程を示す図である。
【図８】実施形態１の変形例（変形例１）に係るトレンチゲートパワーＭＯＳＦＥＴ１ａの平面図である。
【図９】実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２を説明するために示す図である。
【図１０】実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２の斜視図である。
【図１１】実施形態２の変形例（変形例２）に係るトレンチゲートパワーＭＯＳＦＥＴ２ａの平面図である。
【図１２】従来のトレンチゲートパワーＭＯＳＦＥＴ９００の断面図である。
【発明を実施するための最良の形態】
【００２８】  以下、図面を用いて、本発明の実施の形態を詳しく説明する。［実施形態１］  図１は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１を説明するために示す図である。図１（ａ）はトレンチゲートパワーＭＯＳＦＥＴ１の平面図であり、図１（ｂ）は図１（ａ）のＡ１−Ａ１断面図であり、図１（ｃ）は図１（ａ）のＡ２−Ａ２断面図であり、図１（ｄ）は図１（ａ）のＡ３−Ａ３断面図であり、図１（ｅ）は図１（ａ）のＡ４−Ａ４断面図である。図２は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１の斜視図である。【００２９】  実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１は、図１及び図２に示すように、ｎ型シリコン基板１０上に形成されたｎ型エピタキシャル層１２（第１導電型の半導体基体）と、ｎ型エピタキシャル層１２の表面に形成された溝１４の中に配置されたゲート１８と、ｎ型エピタキシャル層１２の表面に溝１４の側面に接するように形成されたｐ型ボディ領域２０（第２導電型のボディ領域）、ｐ型ボディ領域２０の表面に溝１４の側面に接するように形成されたｎ型ソース領域２２（第１導電型のソース領域）、及びｐ型ボディ領域２０の表面にｎ型ソース領域２２に接するように形成されたｐ型コンタクト領域２４（第２導電型のコンタクト領域）を含むＭＯＳＦＥＴセルとを備えている。【００３０】  実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１は、ｎ型エピタキシャル層１２の表面に形成され、ＭＯＳＦＥＴセルのうち溝１４が延在する方向に隣接するＭＯＳＦＥＴセルの間に配置されたｐ型分離領域２６（第２導電型の分離領域）をさらに備え、ｐ型分離領域２６とｎ型エピタキシャル層１２との間にｐｎ接合ダイオードが形成されている。【００３１】  実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１においては、図１（ｂ）及び図２に示すように、ｎ型ソース領域２２とｐ型分離領域２６との間にはｐ型ボディ領域２０が配置されている。【００３２】  実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１においては、ｎ型ソース領域２２及びｐ型コンタクト領域２４並びにｐ型分離領域２６を覆うようにソース電極３０が形成されている（図７（ｈ）参照。）。そして、ソース電極３０はアルミニウムからなっている。【００３３】  以上のように構成された実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１によれば、ショットキーバリアダイオードに代えてｐｎ接合ダイオードをトレンチゲートパワーＭＯＳＦＥＴに集積するようにしたため、温度上昇に伴うダイオードリーク電流の増加を抑制することが可能となる。【００３４】  また、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１によれば、ｐ型ボディ領域２０とは別にｐ型分離領域２６を形成し、このｐ型分離領域２６とｎ型エピタキシャル層１２との間にｐｎ接合ダイオードを形成することとしたため、ｐ型分離領域２６の深さや不純物濃度をｐ型ボディ領域２０とは独立に決定することができ、必要な耐圧を確保することができる。【００３５】  また、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１によれば、溝１４が延在する方向に隣接するＭＯＳＦＥＴセルの間にｐ型分離領域２６を配置し、ｐ型分離領域２６とｎ型エピタキシャル層１２との間でｐｎ接合ダイオードを形成するようにしたため、溝１４と溝１４との間のＭＯＳＦＥＴセル形成領域のうちの一部を第２導電型の分離領域２６とすることで、ｐｎ接合ダイオードを形成する面積を小さなものとすることができ、オン抵抗を必要以上に増大させてしまうこともない。【００３６】  さらにまた、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１によれば、溝１４が延在する方向に隣接するＭＯＳＦＥＴセルの間にｐ型分離領域２６を配置することとしたため、ｐ型分離領域２６を形成する工程におけるマスクの位置合わせ精度としてそれほど高い位置合わせ精度を必要とせず、ｐ型分離領域２６を形成することに起因してＭＯＳＦＥＴセルが大型化したり、プロセスが複雑化したりすることもない。【００３７】  図３は、トレンチゲートパワーＭＯＳＦＥＴ１における深さ方向の不純物濃度プロファイルを示す図である。図３（ａ）は図１（ｂ）のＢ１−Ｂ１断面における不純物濃度プロファイルを示す図であり、図３（ｂ）は図１（ｂ）のＢ２−Ｂ２断面における不純物濃度プロファイルを示す図である。【００３８】  実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１においては、図３に示すように、ｐ型分離領域２６の表面における不純物濃度（図３（ｂ）参照。例えば５×１０16個／ｃｍ3）は、ｐ型ボディ領域２０の表面における不純物濃度（図３（ａ）参照。例えば３×１０17個／ｃｍ3）よりも低い。※：不純物濃度をご教示ください。【００３９】  また、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１においては、図３並びに図１（ｂ）及び図２に示すように、ｐ型分離領域２６の深さ（例えば０．３μｍ）は、ｐ型ボディ領域２０の深さ（例えば１．０μｍ）よりも浅い。【００４０】  また、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１においては、図３に示すように、ｐ型分離領域２６における深さ方向に積分した不純物総量は、ｐ型ボディ領域２０における深さ方向に積分した不純物総量よりも小さい。【００４１】  図４は、ｐ型分離領域２６を形成するときの条件を変化させたときのリーク電流密度を示す図である。横軸はドレイン電圧ＶＤを示し、縦軸はそのときのリーク電流密度Ｊを示し、Ｎｐはｐ型分離領域２６の表面不純物濃度を示し、ｘｊはｐ型分離領域２６の深さを示す。【００４２】  実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１のリーク電流密度Ｊは、図４に示すように、ｐ型分離領域の不純物濃度が極端に低く（２．１×１０16個／ｃｍ3）、分離領域の深さが極端に浅い（０．２３μｍ）場合を除き、増大していないことがわかる。【００４３】  図５は、ｐ型分離領域２６を形成するときの条件を変化させたときの順方向降下電圧ＶＦを示す図である。横軸は順方向降下電圧ＶＦを示し、縦軸はそのときの電流密度Ｊを示し、Ｎｐはｐ型分離領域２６の表面不純物濃度を示し、ｘｊはｐ型分離領域２６の深さを示す。【００４４】  実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１の順方向降下電圧ＶＦは、図５に示すように、ｐ型分離領域の不純物濃度が低く、ｐ型分離領域の深さが浅いほど、低下することがわかる。【００４５】  従って、実施形態１に係るトレンチゲートパワーＭＯＳＦＥ���１においては、図３〜図５からわかるように、ｐ型分離領域２６の表面における不純物濃度を、ｐ型ボディ領域２０の表面における不純物濃度よりも低くするとともに、５×１０16個／ｃｍ3以上とすることが好ましい。また、ｐ型分離領域２６の深さを、ｐ型ボディ領域２０の深さよりも浅くするとともに、０．２８μｍ以上とすることが好ましい。そしてまた、ｐ型分離領域２６における深さ方向に積分した不純物総量を、ｐ型ボディ領域２０における深さ方向に積分した不純物総量よりも小さくすることが好ましい。【００４６】  このように、ｐ型分離領域２６の不純物濃度、深さ、不純物総量などを上記のような範囲のものとすることにより、リーク電流が小さく、かつ、順方向降下電圧が低いｐｎ接合ダイオードを構成することができる。【００４７】  実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１においては、ｎ型ソース領域２２及びｐ型コンタクト領域２４並びにｐ型分離領域２６を覆うように形成されるソース電極が、上記したようにアルミニウムからなるため、これらの領域２２，２４，２６とソース電極３０との間で良好な電気的接続が取れるようになる。【００４８】  実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１においては、ｎ型ソース領域２２とｐ型分離領域２６との間にはｐ型ボディ領域２０が配置されているため、ｎ型ソース領域２２の周囲には必ずｐ型ボディ領域２０が存在するようになるため、ｐ型分離領域２６を設けることに起因してトランジスタ特性が劣化することがなくなる。【００４９】  実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１においては、第１導電型の半導体基体として、シリコン基板１０の表面に形成されたｎ型エピタキシャル層１２を用いたため、ｎ型エピタキシャル層１０の不純物濃度と層厚を最適化することによって、所望のオン抵抗特性及び耐圧特性を有するトレンチゲートパワーＭＯＳＦＥＴを得ることができる。【００５０】  実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１の製造方法を説明する。図６及び図７は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法における各製造工程を示す図である。図６及び図７においては、（ａ）〜（ｈ）の各工程毎に、図１（ａ）のＡ２−Ａ２断面、Ａ３−Ａ３断面及びＡ１−Ａ１断面における要部を示すことにする。【００５１】  実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１の製造方法は、図６及び図７に示すように、以下の（ａ）第１の工程〜（ｈ）第８の工程をこの順序で含んでいる。【００５２】（ａ）第１の工程  上面にｎ型エピタキシャル層１２が形成されたｎ型のシリコン基板１０を準備する（図６（ａ）参照。）。ｎ型エピタキシャル層１２の不純物濃度は例えば３×１０+15個／ｃｍ3とする。【００５３】（ｂ）第２の工程  次に、ｎ型エピタキシャル層１２の表面に選択的にシリコン酸化膜を形成し、このシリコン酸化膜をマスクとして溝１４を形成する。シリコン酸化膜を除去後、熱酸化によりゲート絶縁膜１６を形成し、その後、溝の内部をリンがドープされたポリシリコンで埋め、上面をエッチングバックしさらに上面を熱酸化して、ゲート１８を形成する（図６（ｂ）参照。）。このとき、エピタキシャル層１２の表面は平坦��なっている。【００５４】（ｃ）第３の工程  次に、ｐ型分離領域２６に対応する部分を除いて、例えばボロンイオンを打ち込み（例えば１．５×１０+13個／ｃｍ2）、その後、熱アニールを行い（例えば１１００℃、４５分）、ｐ型ボディ領域２０を形成する（図６（ｃ）参照。）。【００５５】（ｄ）第４の工程  次に、ｐ型コンタクト領域２４に対応する部分に、例えばボロンイオンを打ち込み（例えば２×１０+15個／ｃｍ2）、その後、熱アニールを行い（例えば９００℃、３０分）、ｐ型コンタクト領域２４を形成する（図６（ｄ）参照。）。【００５６】（ｅ）第５の工程  次に、ｐ型分離領域２６に対応する部分２５に、例えばボロンイオンを打ち込む（例えば１．７×１０+12個／ｃｍ2）（図７（ｅ）参照。）。なお、図７（ｅ）中、符号Ｍ１はマスクを表している。【００５７】（ｆ）第６の工程  次に、ｎ型ソース領域２２に対応する部分２３に、例えば砒素イオンを打ち込む（例えば４×１０+15個／ｃｍ2）（図７（ｆ）参照。）。ｎ型ソース領域２２に対応する部分２３の幅としては、例えば１μｍ以下とする。また、ｎ型ソース領域２２に対応する部分２３とｎ型ソース領域２２に対応する部分２３との間隔としては、例えば７μｍ以下とする。なお、図７（ｆ）中、符号Ｍ２はマスクを表している。【００５８】（ｇ）第７の工程  次に、レジストを除去後、熱アニールを行い（例えば１０００℃、１０分）、ｐ型分離領域２６及びｎ型ソース領域２２を同時に形成する（図７（ｇ）参照。）。【００５９】（ｈ）第８の工程  次に、溝の上方に層間絶縁膜２８を形成し、この層間絶縁膜２８の上方にソース電極３０を形成する。また、裏面にドレイン電極３２を形成する（図７（ｈ）参照。）。【００６０】  以上のように、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法によれば、比較的容易な方法で、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１を製造することができる。【００６１】［変形例１］  図８は、変形例１に係るトレンチゲートパワーＭＯＳＦＥＴ１ａの平面図である。  変形例１に係るトレンチゲートパワーＭＯＳＦＥＴ１ａは、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１とよく似た構造を有しているが、図８に示すように、ｐ型分離領域２６が配置されているパターンが異なっている。すなわち、変形例１に係るトレンチゲートパワーＭＯＳＦＥＴ１ａにおいては、ｐ型分離領域２６は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１におけるｐ型分離領域２６よりも分散して形成されている。【００６２】  このように、変形例１に係るトレンチゲートパワーＭＯＳＦＥＴ１ａは、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１とはｐ型分離領域２６が配置されているパターンが異なっているが、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１の場合と同様に、ショットキーバリアダイオードに代えてｐｎ接合ダイオードをトレンチゲートパワーＭＯＳＦＥＴに集積するようにしたため、温度上昇に伴うダイオードリーク電流の増加を抑制することが可能となる。  また、ｐ型ボディ領域２０とは別にｐ型分離領域２６を形成し、このｐ型分離領域２６とｎ型エピタキシャル層１２との間にｐｎ接合ダイオードを形成することとしたため、ｐ型分離領域２６の深さや不純物濃度をｐ型ボディ領域２０とは独立に決定することができ、必要な耐圧を確保することができる。【００６３】  また、溝１４が延在する方向に隣接するＭＯＳＦＥＴセルの間にｐ型分離領域２６を配置し、ｐ型分離領域２６とｎ型エピタキシャル層１２との間でｐｎ接合ダイオードを形成するようにしたため、溝１４と溝１４との間のＭＯＳＦＥＴセル形成領域のうちの一部をｐ型分離領域２６とすることで、ｐｎ接合ダイオードを形成する面積を小さなものとすることができ、オン抵抗を必要以上に増大させてしまうこともなくなる。  さらにまた、溝１４が延在する方向に隣接するＭＯＳＦＥＴセルの間にｐ型分離領域２６を配置することとしたため、ｐ型分離領域２６を形成する工程におけるマスクの位置合わせ精度としてそれほど高い位置合わせ精度を必要とせず、ｐ型分離領域２６を形成することに起因してＭＯＳＦＥＴセルが大型化したりプロセスが複雑化したりすることもない。【００６４】［実施形態２］  図９は、実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２を説明するために示す図である。図９（ａ）はトレンチゲートパワーＭＯＳＦＥＴ２の平面図であり、図９（ｂ）は図９（ａ）のＣ−Ｃ断面図である。図１０は、実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２の斜視図である。【００６５】  実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１とよく似た構造を有しているが、図９及び図１０に示すように、溝１４の形成パターンが異なっている。すなわち、実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２においては、溝１４は格子状に形成されている。【００６６】  このように、実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１とは溝１４の形成パターンが異なっているが、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１の場合と同様に、ショットキーバリアダイオードに代えてｐｎ接合ダイオードをトレンチゲートパワーＭＯＳＦＥＴに集積するようにしたため、温度上昇に伴うダイオードリーク電流の増加を抑制することが可能となる。  また、ｐ型ボディ領域２０とは別にｐ型分離領域２６を形成し、このｐ型分離領域２６とｎ型エピタキシャル層１２との間にｐｎ接合ダイオードを形成することとしたため、ｐ型分離領域２６の深さや不純物濃度をｐ型ボディ領域２０とは独立に決定することができ、必要な耐圧を確保することができる。【００６７】  また、溝１４が延在する方向に隣接するＭＯＳＦＥＴセルの間にｐ型分離領域２６を配置し、ｐ型分離領域２６とｎ型エピタキシャル層１２との間でｐｎ接合ダイオードを形成するようにしたため、溝１４と溝１４との間のＭＯＳＦＥＴセル形成領域のうちの一部をｐ型分離領域２６とすることで、ｐｎ接合ダイオードを形成する面積を小さなものとすることができ、オン抵抗を必要以上に増大させてしまうこともなくなる。  さらにまた、溝１４が延在する方向に隣接するＭＯＳＦＥＴセルの間にｐ型分離領域２６を配置することとしたため、ｐ型分離領域２６を形成する工程におけるマスクの位置合わせ精度としてそれほ��高い位置合わせ精度を必要とせず、ｐ型分離領域２６を形成することに起因してＭＯＳＦＥＴセルが大型化したりプロセスが複雑化したりすることもない。【００６８】［変形例２］  図１１は、変形例２に係るトレンチゲートパワーＭＯＳＦＥＴ２ａの平面図である。  変形例２に係るトレンチゲートパワーＭＯＳＦＥＴ２ａは、実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２とよく似た構造を有しているが、図１１に示すように、ＭＯＳＦＥＴセルの形成パターンが異なっている。すなわち、変形例２に係るトレンチゲートパワーＭＯＳＦＥＴ２ａにおいては、ＭＯＳＦＥＴセルは千鳥状に形成されている。【００６９】  このように、変形例２に係るトレンチゲートパワーＭＯＳＦＥＴ２ａは、実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２とはＭＯＳＦＥＴセルの形成パターンが異なっているが、実施形態２に係るトレンチゲートパワーＭＯＳＦＥＴ２の場合と同様に、ショットキーバリアダイオードに代えてｐｎ接合ダイオードをトレンチゲートパワーＭＯＳＦＥＴに集積するようにしたため、温度上昇に伴うダイオードリーク電流の増加を抑制することが可能となる。  また、ｐ型ボディ領域２０とは別にｐ型分離領域２６を形成し、このｐ型分離領域２６とｎ型エピタキシャル層１２との間にｐｎ接合ダイオードを形成することとしたため、ｐ型分離領域２６の深さや不純物濃度をｐ型ボディ領域２０とは独立に決定することができ、必要な耐圧を確保することができる。【００７０】  また、溝１４が延在する方向に隣接するＭＯＳＦＥＴセルの間にｐ型分離領域２６を配置し、ｐ型分離領域２６とｎ型エピタキシャル層１２との間でｐｎ接合ダイオードを形成するようにしたため、溝１４と溝１４との間のＭＯＳＦＥＴセル形成領域のうちの一部をｐ型分離領域２６とすることで、ｐｎ接合ダイオードを形成する面積を小さなものとすることができ、オン抵抗を必要以上に増大させてしまうこともなくなる。  さらにまた、溝１４が延在する方向に隣接するＭＯＳＦＥＴセルの間にｐ型分離領域２６を配置することとしたため、ｐ型分離領域２６を形成する工程におけるマスクの位置合わせ精度としてそれほど高い位置合わせ精度を必要とせず、ｐ型分離領域２６を形成することに起因してＭＯＳＦＥＴセルが大型化したりプロセスが複雑化したりすることもない。【００７１】  以上、本発明のトレンチゲートパワーＭＯＳＦＥＴを上記の各実施形態に基づいて説明したが、本発明は上記の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。【００７２】（１）実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１においては、ソース電極としてアルミニウムを用いたが、本発明はこれに限定されるものではない。ソース電極として、ＡｌＳｉＣｕ合金なども好ましく用いることができる。
【符号の説明】
【００７３】  １，１ａ，２，２ａ，９００…トレンチゲートパワーＭＯＳＦＥＴ、１０…シリコン基板、１２…ｎ型エピタキシャル層、１４…溝、１６…ゲート絶縁膜、１８…ゲート、２０…ｐ型ボディ領域、２２…ｎ型ソース領域、２４…ｐ型コンタクト領域、２６…ｐ型分離領域、２８…層間絶縁膜、３０…ソース電極、３２…ドレイン電極、Ｍ１，Ｍ2…マスク
【図１】
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【図２】
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【図３】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図４】
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【図５】
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【手続補正書】
【提出日】平成20年3月18日(2008.3.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１においては、図３に示すように、ｐ型分離領域２６の表面における不純物濃度（図３（ｂ）参照。例えば５×１０16個／ｃｍ3）は、ｐ型ボディ領域２０の表面における不純物濃度（図３（ａ）参照。例えば３×１０17個／ｃｍ3）よりも低い。
【国際調査報告】
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