【手続補正書】
【提出日】令和1年7月18日(2019.7.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルと、第１回路と、第２回路と、第１配線と、を有し、
前記メモリセルは、前記第１配線と電気的に接続され、
前記第１回路は、前記第１配線と電気的に接続され、
前記第２回路は、前記第１配線と電気的に接続され、
前記第１回路は、第１データに応じた第１電流を前記第１配線に供給する機能と、第２データに応じた第２電流を前記第１配線に供給する機能と、を有し、
前記メモリセルは、前記第１電流に応じた電荷を保持する機能と、前記電荷の保持量によって、前記第１配線から前記メモリセルに流れる電流量を定める機能と、を有し、
前記第２回路は、前記電流量と前記第２電流の量との差分の電流を生成する機能を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記メモリセルは、第１乃至第３トランジスタと、容量素子と、を有し、
前記第１トランジスタのソース又はドレインの一方は、前記第２トランジスタのソース又はドレインの一方と、前記第３トランジスタのソース又はドレインの一方と、に電気的に接続され、
前記第１トランジスタのソース又はドレインの他方は、前記容量素子の第１電極と電気的に接続され、
前記第１トランジスタのゲートは、前記第３トランジスタのソース又はドレインの他方と、前記容量素子の第２電極と、に電気的に接続され、
前記第２トランジスタのソース又はドレインの他方は、前記第１配線と電気的に接続され、
前記第１トランジスタのソース又はドレインの他方には、第１電位が与えられることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第２回路は、第４乃至第６トランジスタと、第２配線と、第３配線と、を有し、
前記第４トランジスタのソース又はドレインの一方は、前記第５トランジスタのソース又はドレインの一方と、前記第６トランジスタのソース又はドレインの一方と、前記第６トランジスタのゲートと、に電気的に接続され、
前記第４トランジスタのソース又はドレインの他方は、前記第１配線と電気的に接続され、
前記第５トランジスタのソース又はドレインの他方は、前記第５トランジスタのゲートと、前記第２配線と、に電気的に接続され、
前記第６トランジスタのソース又はドレインの他方は、前記第３配線と電気的に接続されることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第２回路は、さらに、第７乃至第１１トランジスタと、第１コンパレータと、第２コンパレータと、第１カレントミラー回路と、第４配線と、を有し、
前記第１コンパレータの反転入力端子には、第２電位が与えられ、
前記第１コンパレータの非反転入力端子は、前記第２配線と、前記第７トランジスタのソース又はドレインの一方と、に電気的に接続され、
前記第１コンパレータの出力端子は、前記第７トランジスタのゲートと、前記第８トランジスタのゲートと、に電気的に接続され、
前記第８トランジスタのソース又はドレインの一方は、前記第１カレントミラー回路の出力端子と、前記第１１トランジスタのソース又はドレインの一方と、前記第４配線と、に電気的に接続され、
前記第２コンパレータの反転入力端子には、第３電位が与えられ、
前記第２コンパレータの非反転入力端子は、前記第３配線と、前記第９トランジスタのソース又はドレインの一方と、に電気的に接続され、
前記第２コンパレータの出力端子は、前記第９トランジスタのゲートと、前記第１０トランジスタのゲートと、に電気的に接続され、
前記第１０トランジスタのソース又はドレインの一方は、前記第１カレントミラー回路の入力端子と、に電気的に接続され、
前記第７トランジスタのソース又はドレインの他方と、前記第８トランジスタのソース又はドレインの他方と、前記第１カレントミラー回路の電位入力端子と、には第４電位が与えられ、
前記第９トランジスタのソース又はドレインの他方と、前記第１０トランジスタのソース又はドレインの他方には、第５電位が与えられ、
前記第１１トランジスタのソース又はドレインの他方には、第６電位が与えられ、
前記第７トランジスタ、及び前記第８トランジスタは、ｐチャネル型トランジスタであり、
前記第９トランジスタ、前記第１０トランジスタ、及び前記第１１トランジスタは、ｎチャネル型トランジスタであり、
前記第４配線は、アナログ値を出力することを特徴とする半導体装置。
【請求項５】
請求項３において、
前記第２回路は、さらに、第７乃至第１１トランジスタと、第１コンパレータと、第２コンパレータと、第１カレントミラー回路と、第４配線と、を有し、
前記第１コンパレータの反転入力端子には、第２電位が与えられ、
前記第１コンパレータの非反転入力端子は、前記第２配線と、前記第７トランジスタのソース又はドレインの一方と、に電気的に接続され、
前記第１コンパレータの出力端子は、前記第７トランジスタのゲートと、前記第８トランジスタのゲートと、に電気的に接続され、
前記第２コンパレータの反転入力端子には、第３電位が与えられ、
前記第２コンパレータの非反転入力端子は、前記第３配線と、前記第９トランジスタのソース又はドレインの一方と、に電気的に接続され、
前記第２コンパレータの出力端子は、前記第９トランジスタのゲートと、前記第１０トランジスタのゲートと、に電気的に接続され、
前記第１０トランジスタのソース又はドレインの一方は、前記第１カレントミラー回路の出力端子と、前記第１１トランジスタのソース又はドレインの一方と、前記第４配線と、に電気的に接続され、
前記第８トランジスタのソース又はドレインの一方は、前記第１カレントミラー回路の入力端子と、に電気的に接続され、
前記第７トランジスタのソース又はドレインの他方と、前記第８トランジスタのソース又はドレインの他方と、には第４電位が与えられ、
前記第９トランジスタのソース又はドレインの他方と、前記第１０トランジスタのソース又はドレインの他方と、前記第１カレントミラー回路の電位入力端子と、には第５電位が与えられ、
前記第１１トランジスタのソース又はドレインの他方には、第６電位が与えられ、
前記第７トランジスタ、及び前記第８トランジスタは、ｐチャネル型トランジスタであり、
前記第９トランジスタ、前記第１０トランジスタ、及び前記第１１トランジスタは、ｎチャネル型トランジスタであり、
前記第４配線は、アナログ値を出力することを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一項において、
前記第１回路は、第１２［１］乃至第１２［ｓ］トランジスタと、第２カレントミラー回路と、第５［１］乃至第５［ｓ］配線と、を有し（ｓは１以上の整数）、
前記第１２［１］トランジスタと、前記第１２［ｔ］トランジスタと、のチャネル幅の比は、１：２ｔ−１であり（ｔは１以上かつｓ以下の整数）、
前記第２カレントミラー回路の入力端子は、前記第１２［１］乃至第１２［ｓ］トランジスタのソース又はドレインの一方と電気的に接続され、
前記第２カレントミラー回路の出力端子は、前記第１配線と電気的に接続され、
前記第１２［１］乃至第１２［ｓ］トランジスタのソース又はドレインの他方には、前記第１電位が与えられ、
前記第１２［１］乃至第１２［ｓ］トランジスタのゲートは、それぞれ前記第５［１］乃至第５［ｓ］配線と電気的に接続され、
前記第５［１］乃至第５［ｓ］配線は、前記第１データ、又は前記第２データを構成する複数の電位がそれぞれ印加されることを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一項において、
前記第１回路は、２ｕ−１個の第１２［１］乃至第１２［２ｕ−１］トランジスタと、第２カレントミラー回路と、ｕ本の第５［１］乃至第５［ｕ］配線と、を有し（ｕは１以上の整数）、
前記第２カレントミラー回路の入力端子は、前記第１２［１］乃至第１２［２ｕ−１］トランジスタのソース又はドレインの一方と電気的に接続され、
前記第２カレントミラー回路の出力端子は、前記第１配線と電気的に接続され、
前記第１２［２ｖ−１］乃至第１２［２ｖ−１］トランジスタのゲートは、前記第５［ｖ］配線に電気的に接続され（ｖは１以上かつｕ以下の整数）、
前記第１２［１］乃至第１２［２ｕ−１］トランジスタのソース又はドレインの他方には、前記第１電位が与えられ、
前記第５［１］乃至第５［ｕ］配線は、前記第１データ、又は前記第２データを構成する複数の電位がそれぞれ印加されることを特徴とする半導体装置。