(57)【要約】レイアウトを大幅に変更することなく、デバイス基板の額縁寸法を縮小する。表示素子４１からなる素子アレイと、表示素子４１を行単位で制御する行制御回路１２とをベース基板１１上にモノリシックに形成することにより、液晶パネルの素子側基板１０を構成する。行制御回路１２は、表示素子４１の行に対応したフリップフロップ回路１３を１次元状に連続して配置した構成を有する。フリップフロップ回路１３の配置間隔Ｐ＿Ｇは表示素子４１の行の配置間隔Ｐ＿Ｇ＿ＰＩＸよりも狭く、かつ、両者の差は行制御回路１２について許容される最小配線幅または最小配線間隔以下とされる。行制御回路１２を長手方向に縮小して得られた空き領域に、ビデオ信号線群やレベルシフタなどを配置する。同様の方法で、列制御回路を長手方向に縮小してもよい。【特許請求の範囲】
【請求項１】
素子とその制御回路とがモノリシックに形成されているデバイス基板であって、
ベース基板と、
前記ベース基板上に２次元状に配置された素子からなる素子アレイと、
前記ベース基板上に前記素子アレイの１辺に沿って配置され、前記素子を行単位または列単位で制御する制御回路とを備え、
前記制御回路は、前記素子の制御単位に対応した単位制御回路を１次元状に連続して配置した構成を有し、
前記単位制御回路の配置間隔が前記素子の制御単位の配置間隔よりも狭く、かつ、両者の差が前記制御回路について許容される最小配線幅または最小配線間隔以下であることを特徴とする、デバイス基板。
【請求項２】
前記制御回路は、前記素子アレイの列方向の辺に沿って、前記素子の行に対応したフリップフロップ回路を１次元状に連続して配置した構成を有し、
前記フリップフロップ回路の配置間隔が前記素子の行の配置間隔よりも狭く、かつ、両者の差が前記最小配線幅または前記最小配線間隔以下であることを特徴とする、請求項１に記載のデバイス基板。
【請求項３】
前記制御回路は、前記素子アレイの行方向の辺に沿って、前記素子の列に対応したフリップフロップ回路を１次元状に連続して配置した構成を有し、
前記フリップフロップ回路の配置間隔が前記素子の列の配置間隔よりも狭く、かつ、両者の差が前記最小配線幅または前記最小配線間隔以下であることを特徴とする、請求項１に記載のデバイス基板。
【請求項４】
前記制御回路は、前記素子アレイの行方向の辺に沿って、前記素子の列に対応したサンプリング回路を１次元状に連続して配置した構成を有し、
前記サンプリング回路の配置間隔が前記素子の列の配置間隔よりも狭く、かつ、両者の差が前記最小配線幅または前記最小配線間隔以下であることを特徴とする、請求項１に記載のデバイス基板。
【請求項５】
前記制御回路は、前記素子アレイの外周部分の１角近傍に空き領域が形成されるように配置され、
前記空き領域には、同種の信号を複数本同時に伝送するための配線群が配置されていることを特徴とする、請求項１に記載のデバイス基板。
【請求項６】
前記配線群に、複数のビデオ信号線が含まれていることを特徴とする、請求項５に記載のデバイス基板。
【請求項７】
前記配線群に、相展開された複数のビデオ信号線が含まれていることを特徴とする、請求項５に記載のデバイス基板。
【請求項８】
前記配線群に、各色信号に対応した４本以上のビデオ信号線が含まれていることを特徴とする、請求項５に記載のデバイス基板。
【請求項９】
前記制御回路は、前記素子アレイの外周部分の１角近傍に空き領域が形成されるように配置され、
前記空き領域には、外部端子と前記制御回路との間を伝送される信号のレベルを変換するレベルシフタが配置されていることを特徴とする、請求項１に記載のデバイス基板。
【請求項１０】
前記ベース基板上に前記素子アレイの行方向の辺に沿って配置され、前記素子の列に対応した列配線をプリチャージするプリチャージ回路をさらに備え、
前記制御回路は、前記素子アレイの外周部分の１角近傍に空き領域が形成されるように配置され、
外部端子と前記プリチャージ回路とを接続する配線は、前記空き領域を通過することを特徴とする、請求項１に記載のデバイス基板。
【請求項１１】
前記ベース基板上に前記素子アレイの他の１辺に沿って配置され、前記素子を行単位および列単位のうち前記制御回路とは異なる単位で制御する別の制御回路をさらに備えた、請求項１に記載のデバイス基板。
【請求項１２】
前記制御回路は、前記素子アレイの外周部分の１角近傍に空き領域が形成されるように配置され、
前記空き領域には、外部端子と前記別の制御回路との間を伝送される信号のレベルを変換するレベルシフタが配置されていることを特徴とする、請求項１１に記載のデバイス基板。
【請求項１３】
前記ベース基板上に前記素子アレイの他の２辺に沿って第１の部分と第２の部分とに分けて配置され、前記素子を行単位および列単位のうち前記制御回路とは異なる単位で制御する別の制御回路をさらに備え、
前記制御回路は、前記素子アレイの外周部分の２角近傍にそれぞれ空き領域が形成されるように配置され、
外部端子と前記第１の部分とを接続する配線は前記空き領域の一方を通過し、外部端子と前記第２の部分とを接続する配線は前記空き領域の他方を通過することを特徴とする、請求項１に記載のデバイス基板。
【請求項１４】
２枚の基板を貼り合わせた構造を有する液晶パネルであって、
ベース基板と、前記ベース基板上に２次元状に配置された表示素子からなる画素アレイと、前記ベース基板上に前記画素アレイの１辺に沿って配置され、前記表示素子を行単位または列単位で制御する制御回路とを含む素子側基板と、
前記素子側基板に対向する対向基板とを備え、
前記制御回路は、前記表示素子の制御単位に対応した単位制御回路を１次元状に連続して配置した構成を有し、
前記単位制御回路の配置間隔が前記表示素子の制御単位の配置間隔よりも狭く、かつ、両者の差が前記制御回路について許容される最小配線幅または最小配線間隔以下であることを特徴とする、液晶パネル。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、デバイス基板および液晶パネルに関し、特に、素子とその制御回路とがモノリシックに形成されているデバイス基板、および、これを用いた液晶パネルに関する。
【背景技術】
【０００２】  液晶パネルに代表される各種の平面型表示デバイスが実用化され、携帯型電子機器を始めとする各種の電子機器に搭載されている。特に近年では、機器の小型化のために、表示素子とその駆動回路とがモノリシックに形成されている素子側基板を備えた液晶パネル（以下、モノリシック型液晶パネルという）が実用化されている。【０００３】  図１６および図１７を参照して、モノリシック型液晶パネルの構成を説明する。図１６は、液晶パネルの外観を示す図である。図１６に示すように、液晶パネルは、素子側基板１と対向基板２とを貼り合わせた構造を有している。素子側基板１と対向基板２とが重なる部分には、表示素子を配置した画素領域３が形成される。画素領域３の外周部分は、ブラックマトリクス４によって覆われる。素子側基板１上のブラックマトリクス４によって覆われた部分には、表示素子の駆動回路などが形成される。【０００４】  液晶パネルの１辺には、複数の外部端子５が設けられる。外部端子５には、電源端子、素子側基板１上に形成された駆動回路用の制御端子、対向基板２上に形成された対向電極に所定の電位を与えるための端子、および、素子側基板１上に形成された蓄積容量線に所定の電位を与えるための端子などが含まれる。【０００５】  図１７は、従来の液晶パネルの素子側基板の平面図である。図１７に示す素子側基板９０は、ベース基板９１上に表示素子とその駆動回路とがモノリシックに形成されているデバイス基板である。ベース基板９１上には、表示素子４１、行制御回路９２、列制御回路９６、外部端子４２、行側レベルシフタ４３、列側レベルシフタ４４、および、コモン転移材４５が形成されている。なお、対向電極４６は、素子側基板９０に対向する対向基板（図示せず）上に形成される。【０００６】  表示素子４１は、ベース基板９１上に行方向に３ｍ個、列方向にｎ個並べて配置され、画素アレイを形成する。行制御回路９２は、フリップフロップ回路９３、レベルシフタ９４、および、出力回路９５をｎ個ずつ含み、表示素子４１を行単位で制御する。列制御回路９６は、ｋ個（＝ｍ／２個）のフリップフロップ回路９７、ｋ個のレベルシフタ９８、および、３ｍ個のサンプリング回路９９を含み、表示素子４１を列単位で制御する。なお、素子側基板９０上に形成された回路の動作は、後述する素子側基板１０（図１）上に形成された回路の動作と同じであるので、ここでは説明を省略する。【０００７】  画素アレイの外周部分は「額縁」と呼ばれる。行制御回路９２および列制御回路９６、並びに、これらの制御回路と外部端子４２とを接続する配線は、額縁に（典型的には、額縁の隣接する２辺に）配置される。例えば、行制御回路９２は、額縁の一辺（列方向の辺）に画素アレイから数１００μｍ程度離間して配置され、列制御回路９６は、額縁の他の一辺（行方向の辺）に画素アレイから数１００μｍ程度離間して配置される。【０００８】  一般に素子側基板９０では、フリップフロップ回路９３の配置間隔Ｐ＿Ｇは、表示素子４１の行の配置間隔Ｐ＿Ｇ＿ＰＩＸと同一とされ、サンプリング回路９９の配置間隔Ｐ＿Ｓは、表示素子４１の列の配置間隔Ｐ＿Ｓ＿ＰＩＸと同一とされる（図１７を参照）。【０００９】  また、従���から、列制御回路にサンプリング回路と同数のフリップフロップ回路が含まれる素子側基板も知られている。この素子側基板では、列制御回路に含まれるフリップフロップ回路の配置間隔は、表示素子の列の配置間隔と同一とされる。【００１０】  なお、本願発明に関する技術は、以下の文献に開示されている。特許文献１には、画素マトリクス基板上に、画素領域の幅あるいは高さよりも長手方向の寸法が短い駆動回路を設けることが開示されている。特許文献２には、走査ドライバおよびデータドライバに含まれる能動素子の配設ピッチを狭くして生じた配線領域上に、絶縁膜を介してコモン転移電極を配置することが開示されている。特許文献３の図２４には、ラインブロック選択回路と画素とを扇状の斜め配線で接続することが開示されている。
【特許文献１】日本国特開２０００−２９２８０５号公報
【特許文献２】日本国特開２００２−６３３１号公報
【特許文献３】日本国特開２００３−１８６０４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】  昨今のモノリシック型液晶パネルでは、行制御回路が配置された部分の額縁の幅は２、３ｍｍ程度、列制御回路が配置された部分の額縁の幅は４ｍｍ程度であるが、機器の小型化のためには、額縁寸法はできるだけ小さいことが望ましい。また、素子側基板の額縁寸法を縮小できれば、１枚のマザー基板に搭載できる素子側基板の枚数が増えるので、液晶パネルのコストが低下する。したがって、額縁寸法をわずかに縮小することにも、実用上大きな意味がある。【００１２】  額縁の一辺に行制御回路を配置し、額縁の他の一辺に列制御回路を配置した場合、額縁の幅は、行制御回路あるいは列制御回路の短手方向の長さにほぼ等しくなるはずである。ところが、実際のモノリシック型液晶パネルでは、額縁の幅はそれよりも大きくなることが多い。【００１３】  例えば、額縁の一辺に行制御回路を配置し、額縁の他の一辺に列制御回路を配置した場合、それ以外の回路は額縁の４隅に配置することになる。しかし、額縁の４隅には、素子側基板上に形成された回路と外部端子とを接続する配線も配置する必要がある。特に、額縁の４隅のうち外部端子に近い側の２つの隅（図１６に示すＲ１およびＲ２）には、外部端子に接続される配線を数多く配置する必要がある。このように素子側基板の一部に回路や配線を集中して配置するために、額縁寸法が増大することがある。【００１４】  また、液晶パネルの外部に設けられる信号源回路が、素子側基板上に形成された回路よりも低電圧で動作する場合がある。この場合、素子側基板上には、素子側基板上に形成された回路と外部端子との間を流れる信号のレベルを変換するレベルシフタ（例えば、図１７に示す行側レベルシフタ４３および列側レベルシフタ４４）が設けられる。しかし、レベルシフタの寸法が行制御回路あるいは列制御回路の短手方向の寸法よりも大きい場合には、額縁寸法が増大する。【００１５】  また、液晶パネルに供給されるビデオ信号が相展開されている場合にも、額縁寸法が増大することがある。例えば、ビデオ信号が４相展開されている場合、素子側基板には全部で１２本（ＲＧＢ×４本）のビデオ信号線を配置する必要がある。ビデオ信号線の幅を５０μｍ、配線間隔を１０μｍとすると、ビデオ信号線の配線領域の幅は７１０μｍとなる。ビデオ信号の相展開は、大画面の液晶パネルでは有効であるが、額縁寸法が増大する要因にもなる。【００１６】  また、表示品位を向上させるために、４色以上の色に対応した表示素子を備えた液晶パネルが提案されている。この液晶パネルでは、素子側基板上に配置されるビデオ信号線の本数が増えるに伴い、額縁寸法が増大することがある。【００１７】  また、表示に無関係な回路（例えば、オーディオアンプ回路など）がモノリシックに形成されている素子側基板を備えた液晶パネルも提案されている。この液晶パネルでは、表示に無関係な回路と当該回路に信号を供給するための配線とを素子側基板上に配置するために、額縁寸法が増大することがある。【００１８】  一方、額縁寸法を縮小する方法としては、以下のような方法が考えられる。まず、行制御回路あるいは列制御回路の短手方向の寸法を縮小する方法が考えられる。しかし、昨今のモノリシック型液晶パネルでは、行制御回路の短手方向の寸法は１〜２ｍｍ程度、列制御回路の短手方向の寸法は３ｍｍ程度であり、これらを縮小する余地はほどんど残っていない。【００１９】  また、行制御回路あるいは列制御回路を素子側基板の一方の隅に移動させて、回路や配線を配置するための空き領域を形成する方法が考えられる。しかし、コモン転移材の配置領域を確保する必要があるなどの理由により、かえって他の部分の額縁寸法が増大することがある。【００２０】  また、素子側基板上に配置すべきビデオ信号線を２つ以上のグループに分け、グループ単位でビデオ信号線を異なる経路に配置することにより、配線の集中を防止する方法が考えられる。しかし、ビデオ信号線を異なる経路に配置すると、ビデオ信号線の配線負荷および遅延時間が不均一になり、表示品位が悪化することがある。【００２１】  それ故に、本発明は、レイアウトを大幅に変更することなく額縁寸法を縮小したデバイス基板、および、これを用いた液晶パネルを得ることを目的とする。
【課題を解決するための手段】
【００２２】  本発明の第１の局面は、素子とその制御回路とがモノリシックに形成されているデバイス基板であって、
ベース基板と、
前記ベース基板上に２次元状に配置された素子からなる素子アレイと、
前記ベース基板上に前記素子アレイの１辺に沿って配置され、前記素子を行単位または列単位で制御する制御回路とを備え、
前記制御回路は、前記素子の制御単位に対応した単位制御回路を１次元状に連続して配置した構成を有し、
前記単位制御回路の配置間隔が前記素子の制御単位の配置間隔よりも狭く、かつ、両者の差が前記制御回路について許容される最小配線幅または最小配線間隔以下であることを特徴とする。【００２３】  本発明の第２の局面は、本発明の第１の局面において、
前記制御回路は、前記素子アレイの列方向の辺に沿って、前記素子の行に対応したフリップフロップ回路を１次元状に連続して配置した構成を有し、
前記フリップフロップ回路の配置間隔が前記素子の行の配置間隔よりも狭く、かつ、両者の差が前記最小配線幅または前記最小配線間隔以下であることを特徴とする。【００２４】  本発明の第３の局面は、本発明の第１の局面において、
前記制御回路は、前記素子アレイの行方向の辺に沿って、前記素子の列に対応したフリップフロップ回路を１次元状に連続して配置した構成を有し、
前記フリップフロップ回路の配置間隔が前記素子の列の配置間隔よりも狭く、かつ、両者の差が前記最小配線幅または前記最小配線間隔以下であることを特徴とする。【００２５】  本発明の第４の局面は、本発明の第１の局面において、
前記制御回路は、前記素子アレイの行方向の辺に沿って、前記素子の列に対応したサンプリング回路を１次元状に連続して配置した構成を有し、
前記サンプリング回路の配置間隔が前記素子の列の配置間隔よりも狭く、かつ、両者の差が前記最小配線幅または前記最小配線間隔以下であることを特徴とする。【００２６】  本発明の第５の局面は、本発明の第１の局面において、
前記制御回路は、前記素子アレイの外周部分の１角近傍に空き領域が形成されるように配置され、
前記空き領域には、同種の信号を複数本同時に伝送するための配線群が配置されていることを特徴とする。【００２７】  本発明の第６の局面は、本発明の第５の局面において、
前記配線群に、複数のビデオ信号線が含まれていることを特徴とする。【００２８】  本発明の第７の局面は、本発明の第５の局面において、
前記配線群に、相展開された複数のビデオ信号線が含まれていることを特徴とする。【００２９】  本発明の第８の局面は、本発明の第５の局面において、
前記配線群に、各色信号に対応した４本以上のビデオ信号線が含まれていることを特徴とする。【００３０】  本発明の第９の局面は、本発明の第１の局面において、
前記制御回路は、前記素子アレイの外周部分の１角近傍に空き領域が形成されるように配置され、
前記空き領域には、外部端子と前記制御回路との間を伝送される信号のレベルを変換するレベルシフタが配置されていることを特徴とする。【００３１】  本発明の第１０の局面は、本発明の第１の局面において、
前記ベース基板上に前記素子アレイの行方向の辺に沿って配置され、前記素子の列に対応した列配線をプリチャージするプリチャージ回路をさらに備え、
前記制御回路は、前記素子アレイの外周部分の１角近傍に空き領域が形成されるように配置され、
外部端子と前記プリチャージ回路とを接続する配線は、前記空き領域を通過することを特徴とする。【００３２】  本発明の第１１の局面は、本発明の第１の局面において、
前記ベース基板上に前記素子アレイの他の１辺に沿って配置され、前記素子を行単位および列単位のうち前記制御回路とは異なる単位で制御する別の制御回路をさらに備える。【００３３】  本発明の第１２の局面は、本発明の第１１の局面において、
前記制御回路は、前記素子アレイの外周部分の１角近傍に空き領域が形成されるように配置され、
前記空き領域には、外部端子と前記別の制御回路との間を伝送される信号のレベルを変換するレベルシフタが配置されていることを特徴とする。【００３４】  本発明の第１３の局面は、本発明の第１の局面において、
前記ベース基板上に前記素子アレイの他の２辺に沿って第１の部分と第２の部分とに分けて配置され、前記素子を行単位および列単位のうち前記制御回路とは異なる単位で制御する別の制御回路をさらに備え、
前記制御回路は、前記素子アレイの外周部分の２角近傍にそれぞれ空き領域が形成されるように配置され、
外部端子と前記第１の部分とを接続する配線は前記空き領域の一方を通過し、外部端子と前記第２の部分とを接続する配線は前記空き領域の他方を通過することを特徴とする。【００３５】  本発明の第１４の局面は、２枚の基板を貼り合わせた構造を有する液晶パネルであって、
ベース基板と、前記ベース基板上に２次元状に配置された表示素子からなる画素アレイと、前記ベース基板上に前記画素アレイの１辺に沿って配置され、前記表示素子を行単位または列単位で制御する制御回路とを含む素子側基板と、
前記素子側基板に対向する対向基板とを備え、
前記制御回路は、前記表示素子の制御単位に対応した単位制御回路を１次元状に連続して配置した構成を有し、
前記単位制御回路の配置間隔が前記表示素子の制御単位の配置間隔よりも狭く、かつ、両者の差が前記制御回路について許容される最小配線幅または最小配線間隔以下であることを特徴とする。
【発明の効果】
【００３６】  本発明の第１の局面によれば、長手方向の寸法が同じ方向の素子アレイの寸法よりも小さい制御回路を使用することにより、制御回路が配置された部分の額縁に空き領域（素子もその制御回路も配置されていない領域）が形成される。したがって、形成された空き領域に回路や配線を配置することにより、デバイス基板の額縁寸法を縮小することができる。また、額縁寸法を縮小することにより、１枚のマザー基板に搭載できるデバイス基板の枚数を増やし、デバイス基板のコストを低下させることができる。また、素子の制御単位の配置間隔と単位制御回路の配置間隔との差が小さいので、制御回路の短手方向の寸法はほとんど増大させずに、制御回路の長手方向の寸法を縮小することができる。【００３７】  本発明の第２の局面によれば、制御回路がフリップフロップ回路を連続して配置した構成を有する行制御回路である場合に、フリップフロップ回路を素子の行よりも少しだけ狭い間隔で配置することにより、行制御回路の列方向の寸法は画素アレイの列方向の寸法よりも小さくなる。これにより形成された空き領域に回路や配線を配置することにより、デバイス基板の額縁寸法を縮小することができる。【００３８】  本発明の第３の局面によれば、制御回路がフリップフロップ回路を連続して配置した構成を有する列制御回路である場合に、フリップフロップ回路を素子の列よりも少しだけ狭い間隔で配置することにより、列制御回路の行方向の寸法は画素アレイの行方向の寸法よりも小さくなる。これにより形成された空き領域に回路や配線を配置することにより、デバイス基板の額縁寸法を縮小することができる。【００３９】  本発明の第４の局面によれば、制御回路がサンプリング回路を連続して配置した構成を有する列制御回路である場合に、サンプリング回路を素子の列よりも少しだけ狭い間隔で配置することにより、列制御回路の行方向の寸法は画素アレイの行方向の寸法よりも小さくなる。これにより形成された空き領域に回路や配線を配置することにより、デバイス基板の額縁寸法を縮小することができる。【００４０】  本発明の第５の局面によれば、制御回路を好適に配置することによって形成された空き領域に同種の信号を複数本同時に伝送するための配線群を配置することにより、当該配線群を同じ経路に配置して等長性を維持しながら、デバイス基板の額縁寸法を縮小することができる。【００４１】  本発明の第６の局面によれば、複数のビデオ信号線を同じ経路に配置して等長性を維持しながら、デバイス基板の額縁寸法を縮小することができる。【００４２】  本発明の第７の局面によれば、相展開された複数のビデオ信号線を同じ経路に配置して等長性を維持しながら、デバイス基板の額縁寸法を縮小することができる。【００４３】  本発明の第８の局面によれば、各色信号に対応した４本以上のビデオ信号線を同じ経路に配置して等長性を維持しながら、デバイス基板の額縁寸法を縮小することができる。【００４４】  本発明の第９の局面にによれば、制御回路を好適に配置することによって形成された空き領域に制御回路用のレベルシフタを配置することにより、デバイス基板の額縁寸法を縮小することができる。【００４５】  本発明の第１０の局面によれば���制御回路を好適に配置することによって形成された空き領域に外部端子とプリチャージ回路とを接続する配線を配置することにより、デバイス基板の額縁寸法を縮小することができる。【００４６】  本発明の第１１の局面によれば、別の制御回路を備えたデバイス基板についても、制御回路が配置された部分の額縁に空き領域を形成し、形成された空き領域に回路や配線を配置することにより、額縁寸法を縮小することができる。【００４７】  本発明の第１２の局面によれば、制御回路を好適に配置することによって形成された空き領域に別の制御回路用のレベルシフタを配置することにより、デバイス基板の額縁寸法を縮小することができる。【００４８】  本発明の第１３の局面によれば、制御回路を好適に配置することによって形成された２つの空き領域に別の制御回路用の制御配線を２つに分けて配置することにより、デバイス基板の額縁寸法を縮小することができる。【００４９】  本発明の第１４の局面によれば、長手方向の寸法が同じ方向の画素アレイの寸法よりも小さい制御回路を使用することにより、制御回路が配置された部分の額縁に空き領域（素子もその制御回路も配置されていない領域）が形成される。したがって、形成された空き領域に回路や配線を配置することにより、素子側基板の額縁寸法を縮小し、液晶パネルの外形寸法を縮小することができる。また、素子側基板の額縁寸法を縮小することにより、１枚のマザー基板に搭載できる素子側基板の枚数を増やし、液晶パネルのコストを低下させることができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態に係る液晶パネルの素子側基板の平面図である。
【図２】本発明の第２の実施形態に係る液晶パネルの素子側基板の平面図である。
【図３】本発明の第３の実施形態に係る液晶パネルの素子側基板の平面図である。
【図４Ａ】従来の液晶パネルの素子側基板における配線間隔を示す図である。
【図４Ｂ】従来の液晶パネルの素子側基板における配線間隔を示す図である。
【図４Ｃ】本発明の実施形態に係る液晶パネルの素子側基板における配線間隔を示す図である。
【図４Ｄ】本発明の実施形態に係る液晶パネルの素子側基板における配線間隔を示す図である。
【図５】図４ＣのＸ部の拡大図である。
【図６】本発明の実施形態に係るデバイス基板の第１の例の平面図である。
【図７】本発明の実施形態に係るデバイス基板の第２の例の平面図である。
【図８】本発明の実施形態に係るデバイス基板の第３の例の平面図である。
【図９】本発明の実施形態に係るデバイス基板の第４の例の平面図である。
【図１０】本発明の実施形態に係るデバイス基板の第５の例の平面図である。
【図１１】本発明の実施形態に係るデバイス基板の第６の例の平面図である。
【図１２】本発明の実施形態に係るデバイス基板の第７の例の平面図である。
【図１３】本発明の実施形態に係るデバイス基板の第８の例の平面図である。
【図１４】本発明の実施形態に係るデバイス基板の第９の例の平面図である。
【図１５】本発明の実施形態に係るデバイス基板の第１０の例の平面図である。
【図１６】モノリシック型液晶パネルの外観を示す図である。
【図１７】従来の液晶パネルの素子側基板の平面図である。
【符号の説明】
【００５１】  １０、２０、３０…素子側基板
１１、２１、３１…ベース基板
１２、２２、３２…行制御回路
１３、２３、３３…フリップフロップ回路
１４、２４、３４…レベルシフタ
１５、２５、３５…出力回路
１６、２６、３６…列制御回路
１７、２７、３７…フリップフロップ回路
１８、２８、３８…レベルシフタ
１９、２９、３９…サンプリング回路
４１…表示素子
４２…外部端子
４３…行側レベルシフタ
４４…列側レベルシフタ
４５…コモン転移材
４６…対向電極
４７…走査信号線
４８…データ信号線
【発明を実施するための最良の形態】
【００５２】  図１〜図３は、それぞれ、本発明の第１〜第３の実施形態に係る液晶パネルの素子側基板の平面図である。図１〜図３に示す素子側基板１０、２０、３０は、それぞれ、ベース基板１１、２１、３１上に表示素子とその駆動回路とがモノリシックに形成されているデバイス基板である。素子側基板１０、２０、３０と対向基板とを図１６に示すように貼り合わせることにより、本発明の第１〜第３の実施形態に係る液晶パネルが得られる。【００５３】  図１に示す素子側基板１０では、ベース基板１１上に表示素子４１、行制御回路１２、列制御回路１６、外部端子４２、行側レベルシフタ４３、列側レベルシフタ４４、および、コモン転移材４５が形成されている。表示素子４１は、ベース基板１１上に行方向に３ｍ個、列方向にｎ個並べて配置され、画素アレイを形成する。行制御回路１２は、フリップフロップ回路１３、レベルシフタ１４、および、出力回路１５をｎ個ずつ含む。列制御回路１６は、ｋ個（＝ｍ／２個）のフリップフロップ回路１７、ｋ個のレベルシフタ１８、および、３ｍ個のサンプリング回路１９を含む。【００５４】  図２に示す素子側基板２０は、レイアウト構成を除き、素子側基板１０と同じである。素子側基板２０では、ベース基板２１上に表示素子４１、行制御回路２２、列制御回路２６、外部端子４２、行側レベルシフタ４３、列側レベルシフタ４４、および、コモン転移材４５が形成されている。表示素子４１は、ベース基板２１上に行方向に３ｍ個、列方向にｎ個並べて配置され、画素アレイを形成する。行制御回路２２は、フリップフロップ回路２３、レベルシフタ２４、および、出力回路２５をｎ個ずつ含む。列制御回路２６は、ｋ個（＝ｍ／２個）のフリップフロップ回路２７、ｋ個のレベルシフタ２８、および、３ｍ個のサンプリング回路２９を含む。【００５５】  図３に示す素子側基板３０は、素子側基板２０と類似したレイアウト構成を有する。素子側基板３０では、ベース基板３１上に表示素子４１、行制御回路３２、列制御回路３６、外部端子４２、行側レベルシフタ４３、列側レベルシフタ４４、および、コモン転移材４５が形成されている。表示素子４１は、ベース基板３１上に行方向にｍ個、列方向にｎ個並べて配置され、画素アレイを形成する。行制御回路３２は、フリップフロップ回路３３、レベルシフタ３４、および、出力回路３５をｎ個ずつ含む。列制御回路３６は、フリップフロップ回路３７、レベルシフタ３８、および、サンプリング回路３９をｍ個ずつ含む。【００５６】  なお、行制御回路１２、２２、３２はゲートドライバとも呼ばれ、列制御回路１６、２６、３６はソースドライバとも呼ばれる。また、図１〜図３には、以下の説明に必要な配線のみが図示されており、それ以外の配線（例えば、電源配線）は省略されている。また、図１〜図３に示す対向電極４６は、ベース基板１１、２１、３１に対向する対向基板（図示せず）に形成される。以下、表示素子４１の行方向（図では横方向）を単に「行方向」といい、表示素子４１の列方向（図では縦方向）を単に「列方向」という。【００５７】  以下、図１を参照して、素子側基板１０の構成（ただし、レイアウト構成は後述）および動作を説明する。表示素子４１は、上述したように、行方向に３ｍ個、列方向にｎ個並べて配置され、画素アレイを形成する。この画素アレイには、ｎ本の走査信号線４７（ゲートバスラインとも呼ばれる）と、３ｍ本のデータ信号線４８（ソースバスラインとも呼ばれる）とが配設される。各走査信号線４７は、同じ行に配置された表示素子４１に接続される。各データ信号線４８は、同じ列に配置された表示素子４１に接続される。行方向に隣接して配置された３個の表示素子４１は、順に、赤、緑および青の副画素（絵素とも呼ばれる）に対応づけられる。【００５８】  行制御回路１２は、ｎ本の走査信号線４７を用いて表示素子４１を行単位で制御する。表示素子４１の１行は、１個のフリップフロップ回路１３と、１個のレベルシフタ１４と、１個の出力回路１５とを用いて制御される。【００５９】  ｎ個のフリップフロップ回路１３は、直列に接続され、ｎ段のシフトレジスタを形成する。シフトレジスタのデータ入力端子には、外部端子４２経由で、ゲートスタートパルスＧＳＰが供給される。シフトレジスタのクロック端子には、外部端子４２経由で、ゲートクロックＧＣＫが供給される。ゲートスタートパルスＧＳＰは、１フレーム時間に１回の割合でアクティブ状態（ここでは、ハイレベルとする）となる。ゲートクロックＧＣＫは、１ライン時間に１回の割合で所定の方向（ここでは、立ち上がり方向とする）に変化する。【００６０】  ｎ個のフリップフロップ回路１３の出力信号は、通常はローレベルである。ゲートスタートパルスＧＳＰがアクティブ状態のときにゲートクロックＧＣＫが立ち上がると、１番目のフリップフロップ回路１３の出力信号のみがハイレベルになる。次にゲートクロックＧＣＫが立ち上がると、２番目のフリップフロップ回路１３の出力信号のみがハイレベルになる。以下同様に、ゲートクロックＧＣＫが立ち上がるたびに、３番目、４番目、…のフリップフロップ回路１３の出力信号のみが順にハイレベルになる。【００６１】  レベルシフタ１４は、フリップフロップ回路１３の出力信号の電圧を出力回路１５に入力可能なレベルに変換する。なお、レベルシフタ１４は、フリップフロップ回路１３の出力信号で直接に出力回路１５を制御できない場合に設けられる。【００６２】  出力回路１５は、レベルシフタ１４の出力信号に基づき、走査信号線４７に印加する電圧を第１のレベル（アクティブ状態に対応したレベル）と第２のレベル（非アクティブ状態に対応したレベル）とに切り替える。【００６３】  したがって、第１ライン時間では、１番目の走査信号線４７に印加される電圧が上記第１のレベルとなり、１行目の表示素子４１が選択状態に制御される。第２ライン時間では、２番目の走査信号線４７に印加される電圧が上記第１のレベルとなり、２行目の表示素子４１が選択状態に制御される。以下同様に、第ｉライン時間（ｉは１以上ｎ以下の整数）では、ｉ番目の走査信号線４７に印加される電圧が上記第１のレベルとなり、ｉ行目の表示素子４１が選択状態に制御される。このように表示素子４１は、１ライン時間に１行ずつ選択状態に制御される。【００６４】  一般に、液晶パネルに（各色信号に対応した信号線の本数）×ａ本のビデオ信号が同時に供給されるとき、ａを相展��数という。素子側基板１０には６本のアナログのビデオ信号Ｒ１、Ｒ２、Ｇ１、Ｇ２、Ｂ１、Ｂ２が同時に供給されるので、相展開数は２となる。【００６５】  列制御回路１６は、３ｍ本のデータ信号線４８を用いて表示素子４１を列単位で制御する。表示素子４１は６列ずつグループ化され、各グループは、１個のフリップフロップ回路１７と、１個のレベルシフタ１８と、６個のサンプリング回路１９とを用いて制御される。なお、一般に相展開数をａとしたとき、表示素子４１は３ａ列ずつグループ化され、各グループは、１個のフリップフロップ回路１７と、１個のレベルシフタ１８と、３ａ個のサンプリング回路１９とを用いて制御される。【００６６】  ｋ個（＝ｍ／２個）のフリップフロップ回路１７は、直列に接続され、ｋ段のシフトレジスタを形成する。なお、一般に相展開数をａとしたとき、（ｍ／ａ）個のフリップフロップ回路１３によって、（ｍ／ａ）段のシフトレジスタが形成される。シフトレジスタのデータ入力端子には、外部端子４２経由で、ソーススタートパルスＳＳＰが供給される。シフトレジスタのクロック端子には、外部端子４２経由で、ソースクロックＳＣＫが供給される。ソーススタートパルスＳＳＰは、１ライン時間に１回の割合でアクティブ状態（ここでは、ハイレベルとする）となる。ソースクロックＳＣＫは、ビデオ信号をサンプリングすべきタイミングで所定の方向（ここでは、立ち上がり方向とする）に変化する。【００６７】  ｋ個のフリップフロップ回路１７の出力信号は、通常はローレベルである。ソーススタートパルスＳＳＰがアクティブ状態のときにソースクロックＳＣＫが立ち上がると、１番目のフリップフロップ回路１７の出力信号のみがハイレベルになる。次にソースクロックＳＣＫが立ち上がると、２番目のフリップフロップ回路１７の出力信号のみがハイレベルになる。以下同様に、ソースクロックＳＣＫが立ち上がるたびに、３番目、４番目、…のフリップフロップ回路１７の出力信号のみが順にハイレベルになる。【００６８】  レベルシフタ１８は、フリップフロップ回路１７の出力信号の電圧をサンプリング回路１９に入力可能なレベルに変換する。なお、レベルシフタ１８は、フリップフロップ回路１７の出力信号で直接にサンプリング回路１９を制御できない場合に設けられる。【００６９】  サンプリング回路１９は、レベルシフタ１８の出力信号が立ち上がったときに、６本のビデオ信号Ｒ１、Ｒ２、Ｇ１、Ｇ２、Ｂ１、Ｂ２のいずれかをサンプリングする。サンプリングされた信号は、データ信号線４８に供給される。素子側基板１０では、１個のフリップフロップ回路１７は、６個のサンプリング回路１９に対応づけられている。したがって、１個のフリップフロップ回路１７の出力信号が立ち上がったときに、６個のサンプリング回路１９が同時にサンプリングを行い、６本のデータ信号線４８に６本のビデオ信号が同時に供給される。【００７０】  行側レベルシフタ４３は、外部端子４２経由で入力された信号ＧＣＫ、ＧＳＰの電圧を行制御回路１２に入力可能なレベルに変換する。列側レベルシフタ４４は、外部端子４２経由で入力された信号ＳＣＫ、ＳＳＰの電圧を列制御回路１６に入力可能なレベルに変換する。なお��行側レベルシフタ４３は、外部端子４２経由で入力された信号で直接に行制御回路１２を制御できない場合に設けられ、列側レベルシフタ４４は、外部端子４２経由で入力された信号で直接に列制御回路１６を制御できない場合に設けられる。【００７１】  このように、行制御回路１２は表示素子４１の行を順に選択し、列制御回路１６は表示素子４１の行に対してビデオ信号を供給する。表示素子４１は、行制御回路１２によって選択されたときに列制御回路１６から供給されたビデオ信号に応じて、表示状態を切り替える。表示素子４１を行単位で選択し、選択した表示素子の行にビデオ信号を供給することにより、画面表示が行われる。【００７２】  図２に示す素子側基板２０の構成（ただし、レイアウト構成を除く）および動作は、素子側基板１０と同じであるので、ここでは説明を省略する。図３に示す素子側基板３０の構成（ただし、レイアウト構成を除く）および動作は、以下の点で素子側基板１０と相違する。素子側基板３０では、列制御回路３６は、ｍ本のデータ信号線４８を用いて表示素子４１を列単位で制御する。列制御回路３６には、外部端子４２経由で、１本のアナログのビデオ信号ＶＤが供給される。表示素子４１の１列は、１個のフリップフロップ回路３７と、１個のレベルシフタ３８と、１個のサンプリング回路３９とを用いて制御される。【００７３】  ｍ個のフリップフロップ回路３７は、直列に接続され、ｍ段のシフトレジスタを形成する。シフトレジスタのデータ入力端子およびクロック端子には、外部端子４２経由で、素子側基板１０の場合と同じ信号ＳＣＫ、ＳＳＰが供給される。レベルシフタ３８は、フリップフロップ回路３７の出力信号の電圧をサンプリング回路３９に入力可能なレベルに変換する。サンプリング回路３９は、レベルシフタ３８の出力信号が立ち上がったときに、ビデオ信号ＶＤをサンプリングする。サンプリングされた信号は、データ信号線４８に供給される。【００７４】  以下、素子側基板１０、２０、３０のレイアウト構成について説明する。図１に示す素子側基板１０では、フリップフロップ回路１３は、列方向の寸法（素子側基板上に配置したときの列方向の寸法）が表示素子４１の列方向の寸法よりも小さくなるように設計される。レベルシフタ１４および出力回路１５は、列方向の寸法がフリップフロップ回路１３の列方向の寸法以下となるように設計される。【００７５】  ｎ個のフリップフロップ回路１３は、画素アレイの列方向の辺に沿って１次元状に連続して配置される。レベルシフタ１４および出力回路１５は、対応するフリップフロップ回路１３と行方向に並べて配置される。したがって、レベルシフタ１４および出力回路１５は、フリップフロップ回路１３と同じ間隔で配置される。【００７６】  また、フリップフロップ回路１３の配置間隔Ｐ＿Ｇは、表示素子４１の行の配置間隔Ｐ＿Ｇ＿ＰＩＸよりも狭くされるが、これら２つの配置間隔の差には一定の制限が設けられる。すなわち、２つの配置間隔の差（Ｐ＿Ｇ＿ＰＩＸ−Ｐ＿Ｇ）は、行制御回路１２を設計する際に許容された最小配線幅または最小配線間隔以下に制限される。この結果、行制御回路１２の列方向の寸法は画素アレイの列方向の寸法よりも小さくなるが��両者の差は上記最小配線幅または最小配線間隔のｎ倍以下となる。【００７７】  このように列方向の寸法が画素アレイよりも小さい行制御回路１２を使用することにより、行制御回路１２が配置された部分の額縁に空き領域（表示素子もその制御回路も配置されていない領域）を形成することができる。図１に示す素子側基板１０では、行制御回路１２は、額縁の一辺（列方向の辺）の外部端子４２から離れた位置に（図１では下側に）配置され、額縁の左上隅に空き領域が形成されている。形成された空き領域には、行側レベルシフタ４３、列側レベルシフタ４４、相展開されたビデオ信号線などが配置される。これにより、行制御回路１２が配置された部分の額縁の幅を縮小することができる。【００７８】  次に、図２に示す素子側基板２０では、サンプリング回路２９は、行方向の寸法（素子側基板上に配置したときの行方向の寸法）が表示素子４１の行方向の寸法よりも小さくなるように設計される。フリップフロップ回路２７およびレベルシフタ２８は、行方向の寸法がサンプリング回路２９の行方向の寸法の６倍以下（一般には相展開数をａとしたとき、３ａ倍以下）となるように設計される。【００７９】  ３ｍ個のサンプリング回路２９は、画素アレイの行方向の辺に沿って１次元状に連続して配置される。フリップフロップ回路２７およびレベルシフタ２８は、対応する６個のサンプリング回路２９と列方向に並べて配置される。したがって、フリップフロップ回路２７およびレベルシフタ２８は、６個のサンプリング回路２９と同じ間隔で配置される。【００８０】  また、サンプリング回路２９の配置間隔Ｐ＿Ｓは、表示素子４１の列の配置間隔Ｐ＿Ｓ＿ＰＩＸよりも狭くされるが、これら２つの配置間隔の差には一定の制限が設けられる。すなわち、２つの配置間隔の差（Ｐ＿Ｓ＿ＰＩＸ−Ｐ＿Ｓ）は、列制御回路２６を設計する際に許容された最小配線幅または最小配線間隔以下に制限される。この結果、列制御回路２６の行方向の寸法は画素アレイの行方向の寸法よりも小さくなるが、両者の差は上記最小配線幅または最小配線間隔の３ｍ倍以下となる。【００８１】  このように行方向の寸法が画素アレイよりも小さい列制御回路２６を使用することにより、列制御回路２６が配置された部分の額縁に空き領域を形成することができる。図２に示す素子側基板２０では、列制御回路２６は、額縁の一辺（行方向の辺）の外部端子４２から離れた位置に（図２では右側に）配置され、額縁の左上隅に空き領域が形成されている。形成された空き領域には、行側レベルシフタ４３、列側レベルシフタ４４、相展開されたビデオ信号線などが配置される。これにより、列制御回路２６が配置された部分の額縁の幅を縮小することができる。【００８２】  次に、図３に示す素子側基板３０では、フリップフロップ回路３７は、行方向の寸法が表示素子４１の行方向の寸法よりも小さくなるように設計される。レベルシフタ３８およびサンプリング回路３９は、行方向の寸法がフリップフロップ回路３７の行方向の寸法以下となるように設計される。【００８３】  ｍ個のフリップフロップ回路３７は、画素アレイの行方向の辺に沿って１次元状に連続して配置される。レベルシフタ３８およびサンプリング回路３９は、対応するフリップフロップ回路３７と列方向に並べて配置される。したがって、レベルシフタ３８およびサンプリング回路３９は、フリップフロップ回路３７と同じ間隔で配置される。【００８４】  また、フリップフロップ回路３７の配置間隔Ｐ＿Ｓは、表示素子４１の列の配置間隔Ｐ＿Ｓ＿ＰＩＸよりも狭くされるが、これら２つの配置間隔の差には一定の制限が設けられる。すなわち、２つの配置間隔の差（Ｐ＿Ｓ＿ＰＩＸ−Ｐ＿Ｓ）は、列制御回路３６を設計する際に許容された最小配線幅または最小配線間隔以下に制限される。この結果、列制御回路３６の行方向の寸法は画素アレイの行方向の寸法よりも小さくなるが、両者の差は上記最小配線幅または最小配線間隔のｍ倍以下となる。【００８５】  このように行方向の寸法が画素アレイよりも小さい列制御回路３６を使用することにより、列制御回路３６が配置された部分の額縁に空き領域を形成することができる。図３に示す素子側基板３０では、列制御回路３６は、額縁の一辺（行方向の辺）の外部端子４２から離れた位置に（図３では右側に）配置され、額縁の左上隅に空き領域が形成されている。形成された空き領域には、行側レベルシフタ４３、列側レベルシフタ４４などが配置される。これにより、列制御回路３６が配置された部分の額縁の幅を縮小することができる。【００８６】  このように素子側基板１０、２０、３０によれば、行制御回路１２あるいは列制御回路２６、３６の長手方向の寸法を縮小して空き領域を形成し、形成された空き領域に回路（例えば、行側レベルシフタ４３や列側レベルシフタ４４）や配線（例えば、相展開されたビデオ信号線）を配置することにより、行制御回路１２あるいは列制御回路２６、３６が配置された部分の額縁の幅を縮小することができる。なお、素子側基板上に形成される回路の寸法や素子側基板上に形成される配線の混雑度によっては、額縁の幅を２辺に亘って縮小できる場合もある。【００８７】  また、素子側基板１０、２０、３０によれば、外部端子４２と列制御回路１６、２６、３６とを接続する複数のビデオ信号線を、等長性を損なうことなく配置することができる（詳細は後述）。これにより、ビデオ信号線の配線負荷を均一化し、表示品位の悪化を防止することができる。また、上記空き領域に行側レベルシフタ４３や列側レベルシフタ４４を配置することにより、液晶パネルの外部に低電圧化された信号源回路を使用することができる。したがって、広く流通している既存の部品を用いて、低消費電力の液晶表示装置を構成することができる。【００８８】  なお、素子側基板１０、２０、３０では、行制御回路または列制御回路の一方を縮小することとしたが、行制御回路および列制御回路の両方を上記の方法で縮小してもよい。【００８９】  以下、図４Ａ〜図４Ｄを参照して、素子側基板１０、２０、３０のレイアウト構成と従来の素子側基板のレイアウト構成とを対比して説明する。図４Ａ〜図４Ｄおよびその説明では、素子側基板にモノリシックに形成された行制御回路あるいは列制御回路を「制御回路」といい、制御回路によって制御される配線を「画素間配線」という。言い換えると、ここで言う制御回路とは行制御回路１２および列制御回路２６、３６のいずれかであり、ここで言う画素間配線とは走査信号線４７およびデータ信号線４８のいずれかである。【００９０】  図４Ａは、一般的な液晶パネルの素子側基板における配線間隔を示す図である。一般的な素子側基板では、制御回路の出力位置の間隔Ａ１は、表示素子の同じ方向の配置間隔Ｂと同一とされ（Ａ１＝Ｂ）、制御回路の長手方向の寸法Ｗ１は、画素アレイの同じ方向の寸法とほぼ同一とされる。しかし、図４Ａに示す構成では、額縁の４隅（特に、外部端子に近い側の２つの隅）に回路や配線を集中して配置する必要が生じ、額縁寸法が増大するという問題がある。【００９１】  図４Ｂは、特許文献２（日本国特開２００２−６３３１号公報）に開示された液晶パネルの素子側基板における配線間隔を示す図である。この場合、制御回路は、複数の部分に分けて額縁に配置される。また、制御回路の出力位置の間隔Ａ２は、表示素子の同じ方向の配置間隔Ｂよりも狭くされ（Ａ２＜Ｂ）、制御回路の長手方向の寸法Ｗ２の合計は、画素アレイの同じ方向の寸法よりも十分に小さくされる。制御回路と画素間配線とは、扇状の斜め配線で接続される。【００９２】  この特許文献には、制御回路の長手方向の寸法をどの程度縮小するかは具体的に開示されていない。実際のところ、コモン転移電極を配置できるような領域を確保するためには、制御回路をある程度（少なくとも数％以上は）縮小する必要がある。ところが、制御回路の長手方向の寸法をこの程度まで縮小するためには、制御回路に含まれるトランジスタの構造や配線のレイアウトを大幅に変更する必要がある。また、長手方向の寸法を縮小すると、短手方向の寸法が増大することが多い。さらに、図４Ｂに示す構成では、制御回路と画素間配線とを接続する斜め配線の配線長および配線遅延が不均一になり、表示品位が悪化することがある。【００９３】  図４Ｃは、素子側基板１０、２０、３０における配線間隔を示す図である。素子側基板１０、２０、３０では、制御回路の出力位置の間隔Ａ３は、表示素子の同じ方向の配置間隔Ｂよりも狭くされ（Ａ３＜Ｂ）、制御回路の長手方向の寸法Ｗ３は、画素アレイの同じ方向の寸法よりも小さくされる。素子側基板１０、２０、３０は、この点では図４Ｂに示す構成と同じである。これに加えて、素子側基板１０、２０、３０では、図４Ｂに示す構成とは異なり、制御回路の出力位置の間隔Ａ３と表示素子の同じ方向の配置間隔Ｂとの差（Ｂ−Ａ３）は、制御回路を設計する際に許容された最小配線幅または最小配線間隔以下とされる。【００９４】  素子側基板の回路パターンを露光する際には、例えば、４μｍ前後の解像度を有する露光装置が使用される。また、製造時の異物による膜残りや断線を防止するためには、これよりも粗い設計ルールでレイアウトが行われることもある。このように、素子側基板は、数μｍ程度、場所によっては１０μｍ程度の設計ルールでレイアウトされる。【００９５】  ところが、すべての回路が設計ルールの限界値でレイアウトされる訳ではなく、レイアウト結果には数μｍ程度の余裕が散在していることが多い。したがって、制御回路に含まれるフリップフロップ回路やサンプリング回路の寸法を特定の方向に設計ルールの限界値以下だけ縮小するためには、これ���の回路に含まれるトランジスタや配線を大幅に移動させる必要はなく、上記の余裕を少しだけ削れば足りる。これにより、フリップフロップ回路やサンプリング回路のレイアウトを大幅に変更することなく、これらの回路の寸法を特定の方向に縮小することができる。【００９６】  このようにレイアウト結果に散在している余裕を利用して、フリップフロップ回路あるいはサンプリング回路の寸法を特定の方向に設計ルールの限界値以下だけ縮小することにより、制御回路の短手方向の長さをほぼ同一（最良の場合、同一）に保ちながら、制御回路の長手方向の寸法Ｗ３を設計ルールの限界値のｎ倍以下、３ｍ倍以下あるいはｍ倍以下だけ縮小することができる。【００９７】  例えば、２４０（列）×ＲＧＢ×３２０（行）ドット構成の液晶パネルにおいて、表示素子の行が１５０μｍ間隔で配置されている場合を考える。この場合、行制御回路に含まれるフリップフロップ回路などの配置間隔を表示素子の行の配置間隔よりも２μｍ小さくすれば、行制御回路の列方向の寸法は、画素アレイの列方向の寸法よりも２μｍ×３２０＝６４０μｍ小さくなる。【００９８】  上記２μｍという値は、露光装置の解像度から見れば十分に小さく、配線を１本も配置できないほどの小さい寸法である。したがって、行制御回路に含まれるフリップフロップ回路などの列方向の寸法を２μｍ小さくしても、フリップフロップ回路などの行方向の寸法はほとんど変化しない。したがって、行制御回路の行方向の寸法を維持しながら、列方向の寸法を６４０μｍ縮小することができる。【００９９】  また、２４０（列）×ＲＧＢ×３２０（行）ドット構成の液晶パネルにおいて、表示素子の列が５０μｍ間隔で配置されている場合を考える。この場合、列制御回路に含まれるサンプリング回路などの配置間隔を表示素子の列の配置間隔よりも１μｍ小さくすれば、列制御回路の行方向の寸法は１μｍ×（２４０×３）＝７２０μｍ小さくなる。【０１００】  上記１μｍという値は、露光装置の解像度から見れば十分に小さく、配線を１本も配置できないほどの小さい寸法である。したがって、列制御回路に含まれるサンプリング回路などの行方向の寸法を１μｍ小さくしても、サンプリング回路などの列方向の寸法はほとんど変化しない。したがって、列制御回路の列方向の寸法を維持しながら、行方向の寸法を７２０μｍ縮小することができる。【０１０１】  このように、上記の例では、行制御回路の列方向の寸法を６４０μｍ縮小することや、列制御回路の行方向の寸法を７２０μｍ縮小することができる。昨今の液晶パネルでは、額縁の幅は２ｍｍ程度であり、ビデオ信号線の線幅は５０μｍ前後である。したがって、制御回路の長手方向の寸法を６４０μｍあるいは７２０μｍも縮小すれば、レベルシフタなどの回路や複数のビデオ信号線を配置できる十分な広さの空き領域を形成することができる。なお、一般にカラー液晶パネルでは、表示素子の列数は表示素子の行数よりも多いので、列制御回路に含まれるサンプリング回路などの配置間隔をごくわずかだけ縮小すれば、列制御回路の行方向の寸法を大幅に縮小することができる。【０１０２】  また、素子側基板１０、２０、３０では、制御回路は、フリップフロップ回路またはサンプリング���路を１次元状に連続した構成を有している。したがって、制御回路を複数の部分に分けて額縁に配置した場合に、制御回路と画素間配線とを接続する配線の長さがある箇所で大きく異なり、表示画面に境界が現れることを防止することができる。【０１０３】  以下、素子側基板１０、２０、３０における、制御回路と画素間配線とを接続する配線（以下、接続配線という）について説明する。素子側基板１０、２０、３０では、接続配線として、制御回路の出力位置と画素間配線とを真っ直ぐに接続する斜め配線を用いてもよい。この場合、接続配線の長さは均一ではなくなるが、接続配線の長さが不均一でも十分な表示品位が得られる場合には、上記のような直線の斜め配線を用いることができる。【０１０４】  直線の斜め配線では十分な表示品位が得られない場合には、途中で屈折する配線を接続配線として用いることにより、接続配線の長さを均一にすることができる。図４Ｃにおいて、制御回路の出力位置および画素間配線を、左から順に１番目、２番目、…、ｚ番目と数えることにする。１番目の出力位置と１番目の画素間配線とは直線の斜め配線Ｌ１で接続され、ｚ番目の出力位置とｚ番目の画素間配線とは直線の斜め配線Ｌ２で接続される。斜め配線Ｌ１、Ｌ２と制御回路の長手方向の辺とがなす角を、それぞれθ１、θ２とする。なお、図４Ｃに示すように、制御回路と画素アレイとを中央揃えで配置した場合には、θ１＝θ２となる。【０１０５】  図５を参照して、任意の位置の接続配線の形状を説明する。図５は、図４ＣのＸ部の拡大図である。ｉ番目（ｉは１＜ｉ＜ｚを満たす整数）の出力位置を通り、斜め配線Ｌ２に平行な直線と、ｉ番目の画素間配線の一端を通り、斜め配線Ｌ１に平行な直線との交点をＰｉとする。ｉ番目の出力位置とｉ番目の画素間配線とは、ｉ番目の出力位置と点Ｐｉとを接続する配線と、点Ｐｉとｉ番目の画素間配線の一端とを接続する配線とで（すなわち、ｉ番目の出力位置とｉ番目の画素間配線の一端を接続し、点Ｐｉで屈折する配線で）接続される。【０１０６】  図４Ｃおよび図５に示す接続配線を用いた場合、接続配線の長さは均一になり、接続配線の配線抵抗および容量は均一になる。したがって、扇状の斜め配線を用いたことによる表示ムラを防止することができる。【０１０７】  あるいは、素子側基板１０、２０、３０では、図４Ｄに示す接続配線を用いてもよい。液晶パネルの素子側基板では、制御回路の一方の端に配線や回路が集中する場合が多い。この場合、配線や回路が集中する領域から離れるように制御回路を配置すればよい。具体的には、制御回路を画素アレイと中央を揃えずに配置し、接続配線の傾きを、制御回路の一方の端（図４Ｄでは左端）に近い側では大きくし、制御回路の他方の端（図４Ｄでは右端）に近い側では小さくすればよい。これにより、制御回路の一方の端（図４Ｄでは左端）に十分な広さの空き領域を形成することができる。【０１０８】  図４Ｄに示す接続配線を用いる場合、制御回路に含まれるフリップフロップ回路やサンプリング回路の配置間隔を縮小する量（Ｂ−Ａ４）は、図４Ｃに示す場合の縮小量（Ｂ−Ａ３）よりも小さい。したがって、制御回路に含まれるフリップフロップ回路やサンプリング回路を構成��るトランジスタや配線のレイアウトを修正する必要性はさらに小さくなる。よって、制御回路の短手方向の寸法をほとんど変更することなく、制御回路の長手方向の寸法を縮小し、素子側基板の額縁寸法を縮小することができる。【０１０９】  なお、図４Ｃおよび図４Ｄに示す斜め配線を接続配線として用いる場合、接続配線の長さ（言い換えると、制御回路と素子アレイの離間寸法）はできるだけ短くなるようにレイアウトすることが望ましい。すなわち、制御回路の短手方向の寸法に対して、制御回路と素子アレイの離間寸法が十分小さくなるようにレイアウトすることが望ましい。例えば、制御回路の短手方向の寸法が数ｍｍである場合、上記離間寸法を従来の液晶パネルと同程度（すなわち、数１００μｍ程度）とした上で、この離間寸法の領域内に斜め配線が収まるようにレイアウトを調整することが望ましい。このようにレイアウトすれば、接続配線として斜め配線を用いても上記離間寸法が増大しないので、デバイス基板の額縁の増大を防止することができる。【０１１０】  ここまで本発明のデバイス基板の例として、液晶パネルの素子側基板について説明してきたが、本発明は、素子アレイとその制御回路とがモノリシックに形成されている他のデバイス基板にも適用できる。例えば、本発明は、有機エレクトロルミネッセンスパネルなどの表示パネルや、センサーマトリクスなどのセンサーパネルなどにも適用できる。他のデバイス基板に適用した場合にも、行制御回路あるいは列制御回路の長手方向の寸法を素子アレイの同じ方向の寸法よりも小さくして空き領域を形成し、形成された空き領域に回路や配線などを配置することにより、デバイス基板の寸法を縮小することができる。【０１１１】  行制御回路あるいは列制御回路の長手方向の寸法を縮小することによって形成される空き領域の利用形態には、多くのバリエーションが考えられる。図６〜図１５は、本発明の実施形態に係るデバイス基板の平面図である。図６〜図１５を参照して、既に述べた構成も含めて、本発明の各種の実施形態を説明する。なお、図６〜図１５において、太線はビデオ信号線を強調して示したものであり、ＬＳはレベルシフタを表す。また、以下の説明では、外部端子と制御回路との間に介在する回路の代表例としてレベルシフタを挙げているが、他の回路（例えば、電源回路）をデバイス基板に設ける場合も同様である。【０１１２】  （１）配線がデバイス基板の一角に集中する場合（図６）
デバイス基板上にある回路をモノリシックに形成したときに、当該回路の制御配線がデバイス基板の一角に集中して配置され、デバイス基板の寸法が増大することがある。そこで、本発明を適用して形成された空き領域に配線を配置することにより、デバイス基板の寸法を縮小することができる。また、デバイス基板上に形成された回路と外部端子とを短い配線で接続することにより、回路を安定的に動作させることができる。【０１１３】  （２）同種の信号を複数本同時に伝送するための配線群がデバイス基板の一角に集中する場合（図７）
配線がデバイス基板の一角に集中することを防止するために、配線を２つ以上のグループに分け、各グループに含まれる配線を異なる経路に配置する方法が考えられる。しかし、同種の信号を複数本同時に伝送するための配線群（例えば、各色成分に対応したアナログのビデオ信号を複数本同時に伝送するためのビデオ信号線群）にこの方法を適用すると、配線長および配線遅延が不均一になり、表示品位が悪化することがある。したがって、同種の信号を複数本同時に伝送するための配線群は、同じ経路に配置する必要がある。そこで、本発明を適用して形成された空き領域に同種の信号を複数本同時に伝送するための配線群を配置することにより、当該配線群を同じ経路に配置して等長性を維持しながら、デバイス基板の寸法を縮小することができる。【０１１４】  また、４色以上の色に対応した素子を備えたデバイス基板では、本発明を適用して形成された空き領域に各色信号に対応した４本以上のビデオ信号線を配置することにより、４本以上のビデオ信号線を同じ経路に配置して等長性を維持しながら、デバイス基板の寸法を縮小することができる。この方法は、４色以上の色に対応した表示素子を備えた液晶パネルに適用することができる。【０１１５】  （３）相展開されたビデオ信号線がデバイス基板の一角に集中する場合（図８）
デバイス基板に供給されるビデオ信号線が、相展開されている場合がある。一般に相展開数をａとしたとき、デバイス基板には３ａ本のビデオ信号線が配置される。そこで、本発明を適用して形成された空き領域に相展開されたビデオ信号線を配置することにより、当該配線群を同じ経路に配置して等長性を維持しながら、デバイス基板の寸法を縮小することができる。【０１１６】  （４）行側レベルシフタがモノリシックに形成されている場合（図９）
外部端子経由で入力された信号では行制御回路を直接に制御できない場合には、外部端子と行制御回路との間に、両者の間を伝送される信号のレベルを変換するレベルシフタが配置される。このレベルシフタはデバイス基板の一角に配置されることが好ましいが、そこには列制御回路や配線も配置されるので、デバイス基板の寸法が増大することがある。そこで、本発明を適用して形成された空き領域に行側レベルシフタを配置することにより、デバイス基板の寸法を縮小することができる。【０１１７】  （５）列側レベルシフタがモノリシックに形成されている場合（図１０）
外部端子経由で入力された信号では列制御回路を直接に制御できない場合には、外部端子と列制御回路との間に、両者の間を伝送される信号のレベルを変換するレベルシフタが配置される。このレベルシフタはデバイス基板の一角に配置されることが好ましいが、そこには行制御回路や配線も配置されるので、デバイス基板の寸法が増大することがある。そこで、本発明を適用して形成された空き領域に列側レベルシフタを配置することにより、デバイス基板の寸法を縮小することができる。【０１１８】  （６）プリチャージ回路がモノリシックに形成されている場合（図１１）
デバイス基板には、素子アレイの行方向の辺に沿って、素子の列に対応した列配線をプリチャージするプリチャージ回路が配置されることがある。例えば、液晶パネルの素子側基板には、表示素子の充電率を向上させるために、列配線をプリチャージするプリチャージ回路が配置される。ところが、プリチャージ回路を備えたデバイス基板では、プリチャージ回路用の制御配線を配置するために、デバイス基板の一角に配線が集中し、デバイス基板の寸法が増大することがある。そこで、本発明を適用して形成された空き領域に外部端子とプリチャージ回路とを接続する配線を配置することにより、デバイス基板の寸法を縮小することができる。【０１１９】  （７）外部端子が行制御回路の長手方向に沿って設けられる場合（図１２）
これまで説明したデバイス基板（図１〜図３、図６〜図１１を参照）では、外部端子は、列制御回路の長手方向に沿って、列制御回路を挟んで素子アレイの反対側に設けられている。このようなデバイス基板では、列制御回路の一方または両方の端に配線が集中する。一方、図１２に示すデバイス基板では、外部端子は、行制御回路の長手方向に沿って、行制御回路を挟んで素子アレイの反対側に設けられている。このようなデバイス基板では、行制御回路の一方または両方の端に配線が集中し、デバイス基板の寸法が増大する。そこで、本発明を適用して形成された空き領域に配線を配置することにより、デバイス基板の寸法を縮小することができる。【０１２０】  （８）行制御回路が素子アレイの両側に分けて配置されている場合（図１３）
デバイス基板では、行制御回路が素子アレイの両側に分けて配置されている場合がある。例えば、大画面の液晶パネルでは、走査信号線の抵抗が高くなるので、素子アレイを左右に２分割し、素子アレイの左右両側から走査信号線を駆動する方法が採用されることがある。このようなデバイス基板では、行制御回路の一方または両方の端に配線が集中し、デバイス基板の寸法が増大する。そこで、本発明を適用して形成された空き領域に配線を配置することにより、デバイス基板の寸法を縮小することができる。【０１２１】  （９）素子の制御に無関係な回路がモノリシックに形成されている場合（図１４）
デバイス基板には、素子の制御に無関係な回路（以下、付加価値回路という）が設けられることがある。例えば、液晶パネルの素子側基板には、付加価値回路として、オーディオアンプ回路や照度センサ回路などが設けられることがある。機器へ組み込むことを考慮すると、付加価値回路を備えたデバイス基板の寸法は小さいことが望ましい。そこで本発明を適用して形成された空き領域に付加価値回路用の制御配線を配置することにより、デバイス基板の寸法を縮小することができる。【０１２２】  （１０）列制御回路がモノリシックに形成されたスイッチ回路とＩＣチップとから構成される場合（図１５）
デバイス基板に設けられる列制御回路が、ベース基板上にモノリシックに形成されたスイッチ回路と、ベース基板上に搭載されたＩＣチップとから構成される場合がある。この場合、列制御回路に接続されるビデオ信号線はスイッチ回路とＩＣチップとの間に配置されるので、ビデオ信号線によってデバイス基板の一角に配線が集中することは少ない。しかし、行側レベルシフタがデバイス基板の一角に配置される場合、そこにはスイッチ回路やスイッチ回路用の制御配線も配置されるので、デバイス基板の寸法が増大することがある。そこで、本発明を適用して形成された空き領域に行側レベルシフタを配置することにより、デバイス基板の寸法を縮小することができる。【０１２３】  なお、図６〜図１５に示すデバイス基板を液晶パネルの素子側基板として用いる場合には、この素子側基板と対向基板とを図１６に示すように貼り合わせればよい。これにより、外形寸法の小さい液晶パネルを得ることができる。【０１２４】  以上に示すように、本発明のデバイス基板によれば、長手方向の寸法が同じ方向の素子アレイの寸法よりも小さい制御回路を使用することにより、制御回路が配置された部分の額縁に空き領域が形成される。したがって、形成された空き領域に回路や配線を配置することにより、デバイス基板の額縁寸法を縮小することができる。また、額縁寸法を縮小することにより、１枚のマザー基板に搭載できるデバイス基板の枚数を増やし、デバイス基板のコストを低下させることができる。また、素子の行あるいは列の配置間隔と制御回路に含まれる単位制御回路の配置間隔との差が小さいので、制御回路の短手方向の寸法はほとんど増大させずに、制御回路の長手方向の寸法を縮小することができる。【０１２５】  また、このようなデバイス基板を素子側基板として備えた本発明の液晶パネルによれば、素子側基板の額縁寸法を縮小することにより、液晶パネルの外形寸法を縮小するとともに、液晶パネルのコストを低下させることができる。
【産業上の利用可能性】
【０１２６】  本発明のデバイス基板は、素子アレイと制御回路の寸法の差によって生じる空き領域に回路や配線を配置できるので、デバイス基板の額縁寸法を縮小できるという特徴を有する。このため、液晶パネルや有機エレクトロルミネッセンスパネルやセンサーマトリクスなど、素子アレイとその制御回路とがモノリシックに形成されている各種のデバイス基板に適用することができる。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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