【手続補正書】
【提出日】令和1年9月20日(2019.9.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
接合型ＦＥＴ（１０）が形成された第１半導体チップ（１００）とＭＯＳＦＥＴ（２０）が形成された第２半導体チップ（２００）とを有する半導体装置において、
前記接合型ＦＥＴが形成された前記第１半導体チップと、
前記ＭＯＳＦＥＴが形成された前記第２半導体チップと、
前記接合型ＦＥＴのゲート電極（１３）と前記ＭＯＳＦＥＴのソース電極（２１）との間に配置された接合型ＦＥＴ用調整抵抗（４２）と、を備え、
前記接合型ＦＥＴと前記ＭＯＳＦＥＴは、前記接合型ＦＥＴのソース電極（１１）と前記ＭＯＳＦＥＴのドレイン電極（２２）とが電気的に接続されてカスコード接続されており、
前記接合型ＦＥＴ用調整抵抗は、スイッチングオン動作用の第１抵抗回路（４２１）およびスイッチングオフ動作用の第２抵抗回路（４２２）を有しており、
前記第１半導体チップおよび前記第２半導体チップには、いずれか一方に温度を検出する温度センス（１２０）が形成されていると共に、いずれか一方に電流を検出する電流センス（２２０）が形成されており、
前記ＭＯＳＦＥＴのゲート電極（２３）には、前記電流センスの検出結果および前記温度センスの検出結果に基づいたゲート電圧が印加され、
前記第１半導体チップは、前記第２半導体チップよりオン抵抗が高くされており、
前記温度センスは、前記第１半導体チップに形成されている半導体装置。
【請求項２】
接合型ＦＥＴ（１０）が形成された第１半導体チップ（１００）とＭＯＳＦＥＴ（２０）が形成された第２半導体チップ（２００）とを有する半導体装置において、
前記接合型ＦＥＴが形成された前記第１半導体チップと、
前記ＭＯＳＦＥＴが形成された前記第２半導体チップと、
前記接合型ＦＥＴのゲート電極（１３）と前記ＭＯＳＦＥＴのソース電極（２１）との間に配置された接合型ＦＥＴ用調整抵抗（４２）と、を備え、
前記接合型ＦＥＴと前記ＭＯＳＦＥＴは、前記接合型ＦＥＴのソース電極（１１）と前記ＭＯＳＦＥＴのドレイン電極（２２）とが電気的に接続されてカスコード接続されており、
前記接合型ＦＥＴ用調整抵抗は、スイッチングオン動作用の第１抵抗回路（４２１）およびスイッチングオフ動作用の第２抵抗回路（４２２）を有しており、
前記第１半導体チップおよび前記第２半導体チップには、いずれか一方に温度を検出する温度センス（１２０）が形成されていると共に、いずれか一方に電流を検出する電流センス（２２０）が形成されており、
前記ＭＯＳＦＥＴのゲート電極（２３）には、前記電流センスの検出結果および前記温度センスの検出結果に基づいたゲート電圧が印加され、
前記第１半導体チップは、前記第２半導体チップよりオン抵抗が高くされており、
前記温度センスは、前記第２半導体チップに形成され、
前記ＭＯＳＦＥＴのゲート電極に前記ゲート電圧を印加するゲート駆動回路（５１）を有し、
前記ゲート駆動回路は、前記温度センスで検出された温度から前記第１半導体チップの温度を導出する温度導出回路（５１ａ）を有し、前記温度導出回路で導出された前記第１半導体チップの温度も加味した前記ゲート電圧を印加する半導体装置。
【請求項３】
前記第１半導体チップは、炭化珪素基板を用いて構成され、
前記第２半導体チップは、シリコン基板を用いて構成され、
前記電流センスは、前記第２半導体チップに形成されている請求項１または２に記載の半導体装置。
【請求項４】
対向して配置された第１下側ヒートシンク（６０１）および第１上側ヒートシンク（６０４）と、
対向して配置された第２下側ヒートシンク（６０２）および第２上側ヒートシンク（６０６）と、
前記第１半導体チップおよび前記第２半導体チップを封止するモールド樹脂（４００）と、を有し、
前記第１半導体チップは、前記第１下側ヒートシンクおよび前記第１上側ヒートシンクとの間に配置されて前記第１下側ヒートシンクおよび前記第１上側ヒートシンクと電気的、および熱的に接続されており、
前記第２半導体チップは、前記第２下側ヒートシンクおよび前記第２上側ヒートシンクとの間に配置されて前記第２下側ヒートシンクおよび前記第２上側ヒートシンクと電気的、および熱的に接続されており、
前記第１上側ヒートシンクと前記第２下側ヒートシンクとが電気的に接続され、
前記モールド樹脂は、前記第１下側ヒートシンクおよび前記第１上側ヒートシンクのうちの前記第１半導体チップ側と反対側の部分、および前記第２下側ヒートシンクおよび前記第２上側ヒートシンクのうちの前記第２半導体チップ側と反対側の部分が露出する状態で、前記第１半導体チップおよび前記第２半導体チップを封止している請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
対向して配置された下側ヒートシンク（６０１）および上側ヒートシンク（６０４）と、
前記第１半導体チップおよび前記第２半導体チップを封止するモールド樹脂（４００）と、を有し、
前記第１半導体チップおよび前記第２半導体チップは、前記下側ヒートシンクと前記上側ヒートシンクとの間に積層されて配置され、
前記モールド樹脂は、前記下側ヒートシンクおよび前記上側ヒートシンクのうちの前記第１半導体チップおよび前記第２半導体チップ側と反対側の部分が露出する状態で、前記第１半導体チップおよび前記第２半導体チップを封止している請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項６】
前記第１半導体チップは、前記第２半導体チップより平面形状が小さくされており、
前記第１半導体チップと前記第２半導体チップとの間には、前記第１半導体チップ側に、前記第１半導体チップと接続されると共に前記第１半導体チップの平面形状に対応する形状のスペーサ（６０８）が配置され、前記スペーサと前記第２半導体チップとの間に、前記第２半導体チップと接続されると共に前記第２半導体チップの平面形状に対応する形状の金属ブロック（６０３）が配置されている請求項５に記載の半導体装置。
【請求項７】
接合型ＦＥＴ（１０）が形成された第１半導体チップ（１００）とＭＯＳＦＥＴ（２０）が形成された第２半導体チップ（２００）とを有する半導体装置において、
前記接合型ＦＥＴが形成された前記第１半導体チップと、
前記ＭＯＳＦＥＴが形成された前記第２半導体チップと、
前記接合型ＦＥＴのゲート電極（１３）と前記ＭＯＳＦＥＴのソース電極（２１）との間に配置された接合型ＦＥＴ用調整抵抗（４２）と、を備え、
前記接合型ＦＥＴと前記ＭＯＳＦＥＴは、前記接合型ＦＥＴのソース電極（１１）と前記ＭＯＳＦＥＴのドレイン電極（２２）とが電気的に接続されてカスコード接続されており、
前記接合型ＦＥＴ用調整抵抗は、スイッチングオン動作用の第１抵抗回路（４２１）およびスイッチングオフ動作用の第２抵抗回路（４２２）を有しており、
対向して配置された下側ヒートシンク（６０１）および上側ヒートシンク（６０４）と、
前記第１半導体チップおよび前記第２半導体チップを封止するモールド樹脂（４００）と、を有し、
前記第１半導体チップおよび前記第２半導体チップは、前記下側ヒートシンクと前記上側ヒートシンクとの間に積層されて配置され、
前記モールド樹脂は、前記下側ヒートシンクおよび前記上側ヒートシンクのうちの前記第１半導体チップおよび前記第２半導体チップ側と反対側の部分が露出する状態で、前記第１半導体チップおよび前記第２半導体チップを封止しており、
前記第１半導体チップは、前記第２半導体チップより平面形状が小さくされており、
前記第１半導体チップと前記第２半導体チップとの間には、前記第１半導体チップ側に、前記第１半導体チップと接続されると共に前記第１半導体チップの平面形状に対応する形状のスペーサ（６０８）が配置され、前記スペーサと前記第２半導体チップとの間に、前記第２半導体チップと接続されると共に前記第２半導体チップの平面形状に対応する形状の金属ブロック（６０３）が配置されている半導体装置。
【請求項８】
前記第１半導体チップおよび前記第２半導体チップを封止するモールド樹脂（４００）を備え、
前記接合型ＦＥＴ用調整抵抗は、前記モールド樹脂から露出する状態で配置されている請求項１ないし７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１抵抗回路は、第１ダイオード（４２１ａ）と第１抵抗（４２１ｂ）とを有し、前記第１ダイオードと前記第１抵抗とが直列に接続され、
前記第２抵抗回路は、第２ダイオード（４２２ａ）と第２抵抗（４２２ｂ）とを有し、前記第２ダイオードと前記第２抵抗とが直列に接続され、
前記第１抵抗回路および前記第２抵抗回路は、前記第１ダイオードのカソードおよび前記第２ダイオードのアノードが前記接合型ＦＥＴのゲート電極と接続されるように並列に接続されている請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
前記ＭＯＳＦＥＴのゲート電極（２３）とゲート駆動回路（５１）との間に配置されるＭＯＳＦＥＴ用調整抵抗（４１）を有し、
前記ＭＯＳＦＥＴ用調整抵抗は、スイッチングオン動作用の第３抵抗回路（４１１）およびスイッチングオフ動作用の第４抵抗回路（４１２）を有している請求項１ないし９のいずれか１つに記載の半導体装置。
【請求項１１】
前記第３抵抗回路は、第３ダイオード（４１１ａ）と第３抵抗（４１１ｂ）とを有し、前記第３ダイオードと前記第３抵抗とが直列に接続され、
前記第４抵抗回路は、第４ダイオード（４１２ａ）と第４抵抗（４１２ｂ）とを有し、前記第４ダイオードと前記第４抵抗とが直列に接続され、
前記第３抵抗回路および前記第４抵抗回路は、前記第３ダイオードのカソードおよび前記第４ダイオードのアノードが前記ＭＯＳＦＥＴのゲート電極と接続されるように並列に接続されている請求項１０に記載の半導体装置。
【請求項１２】
前記第１半導体チップは、
第１導電型のドリフト層（１１３）と、
前記ドリフト層上に配置された第１導電型のチャネル層（１１４）と、
前記チャネル層の表層部に形成され、前記チャネル層よりも高不純物濃度とされた第１導電型のソース層（１１５）と、
前記チャネル層に前記ソース層よりも深くまで形成され、前記ゲート電極としての第２導電型のゲート層（１３）と、
前記ドリフト層を挟んで前記ソース層と反対側に配置されるドレイン層（１１１）と、
前記ゲート層と電気的に接続されるゲート配線（１１８）と、
前記ソース層と電気的に接続される前記ソース電極と、
前記ドレイン層と電気的に接続されるドレイン電極（１２）と、を備え、
前記チャネル層には、前記ソース層よりも深くまで形成され、前記ソース電極と電気的に接続される第２導電型のボディ層（１１６）が形成されている請求項１ないし１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記ボディ層の底部側では、前記ゲート層の底部側よりも電界強度が高くなる請求項１２に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
上記目的を達成するための請求項１、２、７では、ＪＦＥＴ（１０）が形成された第１半導体チップ（１００）とＭＯＳＦＥＴ（２０）が形成された第２半導体チップ（２００）とを有する半導体装置において、ＪＦＥＴが形成された第１半導体チップと、ＭＯＳＦＥＴが形成された第２半導体チップと、ＪＦＥＴのゲート電極（１３）とＭＯＳＦＥＴのソース電極（２１）との間に配置されたＪＦＥＴ用調整抵抗（４２）と、を備え、ＪＦＥＴとＭＯＳＦＥＴは、ＪＦＥＴのソース電極（１１）とＭＯＳＦＥＴのドレイン電極（２２）とが電気的に接続されてカスコード接続されており、ＪＦＥＴ用調整抵抗は、スイッチングオン動作用の第１抵抗回路（４２１）およびスイッチングオフ動作用の第２抵抗回路（４２２）を有している。
そして、請求項１では、さらに、第１半導体チップおよび第２半導体チップには、いずれか一方に温度を検出する温度センス（１２０）が形成されていると共に、いずれか一方に電流を検出する電流センス（２２０）が形成されており、ＭＯＳＦＥＴのゲート電極（２３）には、電流センスの検出結果および温度センスの検出結果に基づいたゲート電圧が印加され、第１半導体チップは、第２半導体チップよりオン抵抗が高くされており、温度センスは、第１半導体チップに形成されている。
請求項２では、第１半導体チップおよび第２半導体チップには、いずれか一方に温度を検出する温度センス（１２０）が形成されていると共に、いずれか一方に電流を検出する電流センス（２２０）が形成されており、ＭＯＳＦＥＴのゲート電極（２３）には、電流センスの検出結果および温度センスの検出結果に基づいたゲート電圧が印加され、第１半導体チップは、第２半導体チップよりオン抵抗が高くされており、温度センスは、第２半導体チップに形成され、ＭＯＳＦＥＴのゲート電極にゲート電圧を印加するゲート駆動回路（５１）を有し、ゲート駆動回路は、温度センスで検出された温度から第１半導体チップの温度を導出する温度導出回路（５１ａ）を有し、温度導出回路で導出された第１半導体チップの温度も加味したゲート電圧を印加する。
請求項７では、対向して配置された下側ヒートシンク（６０１）および上側ヒートシンク（６０４）と、第１半導体チップおよび第２半導体チップを封止するモールド樹脂（４００）と、を有し、第１半導体チップおよび第２半導体チップは、下側ヒートシンクと上側ヒートシンクとの間に積層されて配置され、モールド樹脂は、下側ヒートシンクおよび上側ヒートシンクのうちの第１半導体チップおよび第２半導体チップ側と反対側の部分が露出する状態で、第１半導体チップおよび第２半導体チップを封止しており、第１半導体チップは、第２半導体チップより平面形状が小さくされており、第１半導体チップと第２半導体チップとの間には、第１半導体チップ側に、第１半導体チップと接続されると共に第１半導体チップの平面形状に対応する形状のスペーサ（６０８）が配置され、スペーサと第２半導体チップとの間に、第２半導体チップと接続されると共に第２半導体チップの平面形状に対応する形状の金属ブロック（６０３）が配置されている。