(57)【要約】  相変化メモリセルを備えた半導体装置は、半導体基板の主面に形成された選択トランジスタ上に形成された例えばＳｉＯＦからなる層間絶縁膜と、この層間絶縁膜上に延在するように例えばＧｅＳｂＴｅからなるカルコゲナイド材料層と、このカルコゲナイド材料層上に形成された上部電極とを有している。層間絶縁膜とカルコゲナイド材料層との界面における弗素濃度は、カルコゲナイド材料層と上部電極との界面における弗素濃度よりも高い。
2007099595.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面に選択トランジスタを形成する工程、
（ｂ）前記選択トランジスタ上に層間絶縁膜を形成する工程、
（ｃ）前記層間絶縁膜に前記選択トランジスタと一端が電気的に接続するプラグを形成する工程、
（ｄ）前記層間絶縁膜および前記プラグ上に前記プラグの他端と電気的に接続するカルコゲナイド材料層を形成する工程、
（ｅ）前記カルコゲナイド材料層上に上部電極を形成する工程、
を含む半導体装置の製造方法であって、
前記工程（ｂ）では、少なくとも珪素と酸素と弗素とを含む前記層間絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｂ）では、少なくとも弗素を含むガスを原料の一つとする化学的気相成長法によって前記層間絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記弗素を含むガスは、Ｆ２、ＣＦ４、Ｃ２Ｆ６、ＣＨＦ３、ＣＨ２Ｆ２、Ｃ３Ｆ８、Ｃ４Ｆ８、ＳＦ６、ＳｉＦ４、ＮＦ３のいずれかから選ばれた少なくとも一種類以上からなることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
（ａ）半導体基板の主面に選択トランジスタを形成する工程、
（ｂ）前記選択トランジスタ上に層間絶縁膜を形成する工程、
（ｃ）前記層間絶縁膜に前記選択トランジスタと一端が電気的に接続するプラグを形成する工程、
（ｄ）前記層間絶縁膜および前記プラグ上に前記プラグの他端と電気的に接続するカルコゲナイド材料層を形成する工程、
（ｅ）前記カルコゲナイド材料層上に上部電極を形成する工程、
を含む半導体装置の製造方法であって、
前記工程（ｃ）と前記工程（ｄ）との間に、
（ｆ）前記層間絶縁膜および前記プラグ上に少なくとも弗素を含むガスを吸着する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記弗素を含むガスは、Ｆ２、ＣＦ４、Ｃ２Ｆ６、ＣＨＦ３、ＣＨ２Ｆ２、Ｃ３Ｆ８、Ｃ４Ｆ８、ＳＦ６、ＳｉＦ４、ＮＦ３のいずれかから選ばれた少なくとも一種類以上からなることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板の主面に形成された選択トランジスタと、
前記選択トランジスタ上に設けられた層間絶縁膜と、
前記層間絶縁膜を貫通して選択的に設けられ、一端が前記選択トランジスタと電気的に接続されたプラグと、
前記プラグの他端と電気的に接続され、前記層間絶縁膜上に延在するように設けられたカルコゲナイド材料層と、
前記カルコゲナイド材料層上に設けられた上部電極とを有する半導体装置であって、
前記層間絶縁膜と前記カルコゲナイド材料層との界面における弗素濃度は、前記カルコゲナイド材料層と前記上部電極との界面における弗素濃度よりも高いことを特徴とする半導体装置。
【請求項７】
前記層間絶縁膜は、少なくとも珪素と酸素と弗素を含む材料からなることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記層間絶縁膜と前記カルコゲナイド材料層との界面に弗素が添加されていることを特徴とする請求項６記載の半導体装置。
【請求項９】
前記層間絶縁膜の上面における弗素濃度は、前記層間絶縁膜の下面における弗素濃度よりも高いことを特徴とする請求項６記載の半導体装置。
【請求項１０】
前記カルコゲナイド材料層は、前記層間絶縁膜と直接接していることを特徴とする請求項６記載の半導体装置。
【請求項１１】
前記カルコゲナイド材料層は、前記プラグと直接接していることを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、カルコゲナイドなどの相変化材料を用いて形成される相変化メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
携帯電話に代表されるモバイル機器には、ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨメモリなどの半導体メモリが使われている。それぞれのメモリは利点と欠点を有しており、現状では、その特徴に応じて使い分けられている。【０００３】
例えば、ＤＲＡＭは大容量であるが、アクセス速度は低速である。一方、ＳＲＡＭは高速であるが、１セル当たり４〜６個と多くのトランジスタが必要なことから高集積化は困難であり、大容量メモリには不向きである。【０００４】
また、ＤＲＡＭとＳＲＡＭはデータを保持するために常に通電している必要がある（揮発性）。一方、ＦＬＡＳＨメモリは不揮発性であるため電気的な記憶保持のための通電が不要であるが、書き換えや消去回数が１０５回程度と有限であることと、書き換え速度が他のメモリと比較して数桁遅いことが欠点である。【０００５】
これらＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨメモリのそれぞれの利点を併せ持つユニバーサルメモリが実現できれば、複数のメモリを１チップに統合することが可能となり、携帯電話や各種モバイル機器の小型高機能化を図ることができる。さらに、全ての半導体メモリを置き換えることが可能になればインパクトは極めて大きい。このユニバーサルメモリに要求される項目としては、ＤＲＡＭ並みの高集積化(大容量化)、ＳＲＡＭ並みの高速アクセス(書き込み/読み出し)、ＦＬＡＳＨメモリと同様の不揮発性、小型の電池駆動に耐えうる低消費電力、などが挙げられる。【０００６】
ユニバーサルメモリと呼ばれる次世代の不揮発性メモリの中で、現在最も注目されているのは相変化メモリである。相変化メモリは、ＣＤ−ＲＷやＤＶＤなどの光ディスクに使用されているカルコゲナイド材料を使用し、同じように結晶状態と非晶質状態の違いでデータを記憶する。相変化メモリと光ディスクとの違いは、書き込み/読み出し方法にあり、光ディスクではレーザーに代表される光の透過や反射を利用するのに対し、相変化メモリでは電流によって発生するジュール熱で書き込み、相変化による抵抗値の違いで信号を読み出す。【０００７】
相変化メモリセルに関しては、国際電子デバイス・ミーティング・テクニカル・ダイジェスト(Technical Digest of International Electron Device Meeting)、２００１年、ｐ．８０３−８０６（非特許文献１）に記載がされている。カルコゲナイド材料の相変化に関しては、応用物理学会誌（Journal of Applied Physics）、８７巻、９号、２０００年５月、ｐ．４１３０（非特許文献２）に記載がされている。【０００８】
また、特開２００３−１７４１４４号公報（特許文献１）、米国特許出願公開ＵＳ２００４／００２６７３１号明細書（特許文献２）および米国特許出願公開ＵＳ２００３／００４７７２７号明細書（特許文献３）には、相変化メモリにおいて電極とカルコゲナイド材料層との剥離を防止するために、電極とカルコゲナイド材料層との間に接着層を挿入する技術が記載されている。【０００９】
また、本発明者が行った先行技術文献調査の結果、特開２００４−２８８８４３号公報（特許文献４）には、シリコン基板上に形成された下部電極上の絶縁膜に形成された開口を通じて下部電極に接続するように、カルコゲナイドを含むアモルファス薄膜および上部電極からなる積層膜が形成された構造が記載されている。
【特許文献１】特開２００３−１７４１４４号公報
【特許文献２】米国特許出願公開ＵＳ２００４／００２６７３１号明細書
【特許文献３】米国特許出願公開ＵＳ２００３／００４７７２７号明細書
【特許文献４】特開２００４−２８８８４３号公報
【非特許文献１】国際電子デバイス・ミーティング・テクニカル・ダイジェスト(Technical Digest of International Electron Device Meeting)、２００１年、ｐ．８０３−８０６
【非特許文献２】応用物理学会誌（Journal of Applied Physics）、８７巻、９号、２０００年５月、ｐ．４１３０
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明者がカルコゲナイド材料を用いて形成した相変化メモリセルを有する半導体装置を検討した結果、以下の点が明らかにされた。すなわち、カルコゲナイド材料は、接着性が低いため、相変化メモリの製造工程中において半導体基板に形成されたシリコン酸化膜からなる層間絶縁膜から剥離し易いという問題点のあることが本発明者によって見出された。【００１１】
以下に、本発明者が検討した相変化メモリセルを有する半導体装置を図７〜図１１を参照して説明する。図７〜図９は、本発明者が検討した製造工程中の半導体装置の一例を模式的に示す要部断面図であり、図１０および図１１は、本発明者が検討した半導体装置の一例を模式的に示す要部断面図である。なお、図７〜図１１には、半導体装置の要部として相変化メモリが示されている。【００１２】
相変化メモリセルの製造工程の一例を図７〜図９を参照して簡単に説明する。図７に示すように、周知の製造方法によって不図示の半導体基板上に例えばＭＯＳトランジスタやバイポーラトランジスタからなる選択トランジスタを形成した後、周知の製造方法によって前記選択トランジスタ上に例えばシリコン酸化膜からなる層間絶縁膜１を堆積する。次いで、この層間絶縁膜１内に例えばタングステンからなるプラグ２を形成する。このプラグは、下部の選択トランジスタと上部のカルコゲナイド材料層（相変化材料層）を電気的に接続する役割を果たす。次いで、例えばＧｅＳｂＴｅからなるカルコゲナイド材料層３、例えばタングステンからなる上部電極４、例えばシリコン酸化膜からなるハードマスク５を順に堆積する。【００１３】
続いて、図８に示すように、周知のリソグラフィ法およびドライエッチング法によってハードマスク５、上部電極４、カルコゲナイド材料層３を順次加工する。【００１４】
続いて、図９に示すように、加工されたハードマスク５、上部電極４、カルコゲナイド材料層３を覆うように層間絶縁膜６を堆積する。次いで、層間絶縁膜６の上部に上部電極４と電気的に接続する配線層と、さらにその上部に複数の配線層を形成する（図示せず）。以上の工程により、相変化メモリセルが略完成する。【００１５】
しかしながら、このような相変化メモリセルの構造では、カルコゲナイド材料層３の接着性が低いため、相変化メモリの製造工程中において半導体基板に形成されたシリコン酸化膜からなる層間絶縁膜１から剥離し易い問題が生じる。【００１６】
そこで、本発明者は、相変化メモリの製造工程中において半導体基板に形成されたシリコン酸化膜からなる層間絶縁膜から、カルコゲナイド材料層が剥離しないための検討を行った。ここで、層間絶縁膜は、化学的気相成長法（ＣＶＤ法）によって形成したシリコン酸化膜を用い、例えばテトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４：ＴＥＯＳ）と酸素を原料とするプラズマＣＶＤ法によって形成された、いわゆるＰ−ＴＥＯＳ膜を用いる。【００１７】
図１０に示す相変化メモリは、半導体基板（図示せず）の主面上に形成されており、プラグ２および層間絶縁膜１上に、例えばＴｉなどの導電体からなる接着層７が形成され、その接着層７上にカルコゲナイド材料層３が形成された構造である。このようにカルコゲナイド材料層３と層間絶縁膜１との界面全面に接着層７が設けられているため、カルコゲナイド材料層３の剥離を防止することができる。しかし、この構造では、相変化メモリの書き換え動作時にプラグ２から電圧を印加すると、接着層７はカルコゲナイド材料層３よりも抵抗率が低いため、電流は主に接着層７の横方向（基板面と平行方向）に流れる。この場合、カルコゲナイド材料層がジュール熱によって加熱される領域は、接着層７と接している部分全面に広がるため、カルコゲナイド材料層を結晶化または非晶質化するために非常に大きな電流が必要になる問題が生じる。【００１８】
上記の問題は、図１１に示すように、導電体からなる接着層７をプラグ２と接しない領域に限って形成すれば解決できる。この場合、カルコゲナイド材料層３がジュール熱によって加熱される領域は、プラグ２と接している部分に絞られるため、カルコゲナイド材料層３を結晶化または非晶質化するために必要な電流は図１０の場合に比べると小さくなる。しかし、カルコゲナイド材料層３と層間絶縁膜１との界面に接着層が設けられていない領域が存在することになるので、カルコゲナイド材料層の剥離を完全に防止することはできない。また、層間絶縁膜１上とプラグ２上を含めた基板全面に導電体を形成した後、プラグ２上の接着層７以外の導電体を除去する工程が追加で必要となる。この場合、マスク枚数が増えて製造コストが高くなるとともに、メモリセルを微細化するとあわせ余裕が少なくなって歩留まりや信頼性が低下するという問題が生じる。【００１９】
これらカルコゲナイド材料層を結晶化または非晶質化するための電流の増加、製造コストの増加、歩留まりおよび信頼性の低下の問題に対し、上記特許文献１〜４、非特許文献１〜２には解決する技術についての記載はされておらず、相変化メモリの書き換え特性に悪影響を及ぼすことなく、カルコゲナイド材料層の剥離を防止できる技術が求められる。【００２０】
本発明の目的は、層間絶縁膜上のカルコゲナイド材料層が、カルコゲナイド材料層の下面に接着層を設けることなく、層間絶縁膜から剥離するのを抑制することのできる技術を提供することにある。【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００２３】
本発明は、半導体基板の主面に形成された層間絶縁膜と、前記層間絶縁膜上に延在するように設けられたカルコゲナイド材料層と、前記カルコゲナイド材料層上に設けられた上部電極とを有する半導体装置の製造方法であって、少なくとも珪素と酸素と弗素とを含む前記層間絶縁膜を形成するものである。【００２４】
また、半導体基板の主面に形成された層間絶縁膜と、前記層間絶縁膜上に延在するように設けられたカルコゲナイド材料層と、前記カルコゲナイド材料層上に設けられた上部電極とを有する半導体装置の製造方法であって、前記層間絶縁膜および前記プラグ上に少なくとも弗素を吸着するものである。【００２５】
さらに、本発明は、半導体基板の主面に形成された層間絶縁膜と、前記層間絶縁膜上に延在するように設けられたカルコゲナイド材料層と、前記カルコゲナイド材料層上に設けられた上部電極とを有する半導体装置であって、前記層間絶縁膜と前記カルコゲナイド材料層との界面における弗素濃度が、前記カルコゲナイド材料層と前記上部電極との界面における弗素濃度よりも高いものである。
【発明の効果】
【００２６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００２７】
本発明によれば、層間絶縁膜から剥離するのを抑制することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明に係る相変化メモリセルを模式的に示す要部断面図である。
【図２】カルコゲナイドの相状態を変えるための電流パルス仕様を示す説明図である。
【図３】本実施の形態１に係る半導体装置を模式的に示す要部断面図である。
【図４】図３の各層間絶縁膜中の弗素濃度分布を示す説明図である。
【図５】本実施の形態２に係る半導体装置を模式的に示す要部断面図である。
【図６】図５の各層間絶縁膜中の弗素濃度分布を示す説明図である。
【図７】本発明者が検討した製造工程中の半導体装置の第一の例を模式的に示す要部断面図である。
【図８】図７に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図９】図８に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１０】本発明者が検討した半導体装置の第二の例を模式的に示す要部断面図である。
【図１１】本発明者が検討した半導体装置の第三の例を模式的に示す要部断面図である。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。【００３０】
（実施の形態１）
まず、本発明に係る相変化メモリセルを図１および図２を参照して説明する。図１は、本発明に係る相変化メモリセルを模式的に示す要部断面図である。図２は、カルコゲナイドの相状態を変えるための電流パルス仕様を示す説明図である。【００３１】
図１の相変化メモリは、半導体基板の主面に形成された選択トランジスタ（図示しない）上に設けられた層間絶縁膜８と、層間絶縁膜８を貫通して選択的に設けられ、一端が選択トランジスタと電気的に接続されたプラグ２と、プラグ２の他端と電気的に接続され、層間絶縁膜８上に延在するように設けられたカルコゲナイド材料層３と、カルコゲナイド材料層３上に設けられた上部電極４とを有している。なお、後述するが、層間絶縁膜８とカルコゲナイド材料層３との界面における弗素濃度は、カルコゲナイド材料層３と上部電極４との界面における弗素濃度よりも高いものとなっている。【００３２】
このような相変化メモリの特長は、カルコゲナイド材料の抵抗値が結晶状態に応じて２〜３桁も変化し、この抵抗値を信号として用いるため、読み出し信号が大きいことである。この結果、センス動作が容易になり、読み出しが高速になる。それに加えて、１０１２回の書き換えが可能であるなど、ＦＬＡＳＨメモリの欠点を補う性能を持っている。また、低電圧・低電力での動作が可能であり、ロジック回路との混載が容易であるなどの特長が、モバイル機器用として適している。【００３３】
ここで、相変化メモリの動作原理を図２で説明する。カルコゲナイド材料を非晶質化させる場合、カルコゲナイド材料の温度を融点以上に熱してから急冷するようなリセットパルスを印加する。融点は、例えば６００℃程度である。急冷する時間(ｔ１)は、例えば２ｎｓｅｃ．程度である。カルコゲナイド材料を結晶化させる場合、カルコゲナイド材料の温度を結晶化温度以上融点以下に保持するようなセットパルスを印加する。結晶化温度は、例えば４００℃程度である。結晶化に要する時間(ｔ２)は、例えば５０ｎｓｅｃ．程度である。【００３４】
図１に示す本発明に係る相変化メモリは、上記図１０および図１１に示したように、ＴｉやＡｌなどの導電体からなる接着層７を設けていない。上記接着層７は、導電体がカルコゲナイド材料と反応しやすく、界面の結合力が強くなってカルコゲナイド材料層３の剥離耐性を向上するために設けられるものである。しかしながら、前述したように、相変化させるために大電流が必要となること、追加の工程が必要となることなどの問題が生じてしまう。【００３５】
そこで、本実施の形態１に係る相変化メモリでは、導電体からなる接着層を設けずカルコゲナイド材料層の剥離耐性を向上するために、層間絶縁膜８に弗素を含めることで、弗素とカルコゲナイド材料とを化学結合させて層間絶縁膜８とカルコゲナイド材料層３との接着力を増大している。すなわち、導電体だけではなく、弗素を含む絶縁体材料を用いてもカルコゲナイド材料層の剥離を抑制できる。これは、弗素が絶縁体材料とカルコゲナイド材料の両方と化学反応して、接着力を増大させる働きをするためである。【００３６】
このように、本発明に係る相変化メモリセルは、層間絶縁膜８に弗素が含まれることで、層間絶縁膜８とカルコゲナイド材料層３との界面における弗素濃度が、カルコゲナイド材料層３と上部電極４との界面における弗素濃度よりも高いものとなる。【００３７】
ここで、製造工程の一例を図１を参照して説明する。まず、周知の製造方法により不図示の半導体基板上に選択トランジスタを形成する。次いで、例えば弗素を含むシリコン酸化膜（例えばＳｉＯＦ膜）からなる層間絶縁膜８を堆積し、例えばタングステンからなるプラグ２を層間絶縁膜８内に形成する。次いで、例えばＧｅＳｂＴｅからなるカルコゲナイド材料層３、例えばタングステンからなる上部電極４、例えばシリコン酸化膜からなるハードマスク５を順に堆積する。次いで、周知のリソグラフィ法およびドライエッチング法により、ハードマスク５、上部電極４、カルコゲナイド材料層３を加工する。次いで、層間絶縁膜６を堆積すると、図１のようになる。【００３８】
前述したように、上記図１０および図１１の層間絶縁膜１は、例えば、テトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４：ＴＥＯＳ）と酸素を原料とするプラズマＣＶＤ法によって形成された、いわゆるＰ−ＴＥＯＳ膜からなる。本実施の形態１では、弗素を含む層間絶縁膜８を形成するにあたり、Ｐ−ＴＥＯＳ膜の形成中に弗素を含むガス原料の一つを供給する。この弗素を含むガスは、例えば、Ｆ２、ＣＦ４、Ｃ２Ｆ６、ＣＨＦ３、ＣＨ２Ｆ２、Ｃ３Ｆ８、Ｃ４Ｆ８、ＳＦ６、ＳｉＦ４、ＮＦ３のいずれかから選ばれた少なくとも一種類以上からなるガスである。これにより、カルコゲナイド材料層との接着性に優れた、少なくとも珪素と酸素と弗素とを含む層間絶縁膜８を形成することができる。【００３９】
ここで、本実施の形態１の層間絶縁膜８中の弗素の濃度は、カルコゲナイド材料層３との界面において弗素の濃度が珪素に対して０．１原子％以上であればよい。また、カルコゲナイド材料層３の剥離防止に寄与するのはカルコゲナイド材料層３との界面付近のみなので、層間絶縁膜８の上面における弗素濃度は、下面における弗素濃度よりも高いことが望ましい。なお、層間絶縁膜８中に含む元素は、弗素だけでなく、塩素、臭素、ヨウ素のハロゲン属でも同様の効果が得られる。【００４０】
なお、本発明者が行った先行技術文献調査の結果、特開２００４−２８８８４３号公報（特許文献４）には、カルコゲナイド材料層の下部に形成する絶縁膜材料の一例としてＳｉＯＦが挙げられているが、カルコゲナイド材料層との接着性については明示されていない。そのため上記特許文献４には、カルコゲナイド材料と接着性の悪いＳｉＯ２、Ｓｉ３Ｎ４などの絶縁材料もカルコゲナイド材料層の下部に形成する絶縁膜材料の一例として挙げられている。つまり、弗素を含む層間絶縁膜を用いれば、弗素とカルコゲナイド材料が化学結合して接着力が増大することにより、接着層を用いなくてもカルコゲナイド材料層の剥離を抑制できることを見出した本発明とは異なる。【００４１】
この本実施の形態１の手段によれば、カルコゲナイド材料層３の下面に弗素を含む層間絶縁膜８が形成されるため、カルコゲナイド材料層３の接着力が高くなり、製造工程中の剥離を抑制することができる。また、接着層を新たに追加する必要がないため、相変化メモリの書き換え特性に悪影響を及ぼすことなく、カルコゲナイド材料層３の剥離を防止できる。【００４２】
次に、本発明に係る相変化メモリセルを用いた半導体装置を図３および図４を参照して説明する。図３は、本実施の形態１に係る半導体装置を模式的に示す要部断面図である。図４は、図３の各層間絶縁膜中の弗素濃度分布を示す説明図である。【００４３】
図３の半導体装置は、前述したように、カルコゲナイド材料層の下部に弗素を含む層間絶縁膜を形成する手段を具体的に示した例である。本実施の形態１に係る半導体装置の製造工程の一例を図３で説明する。【００４４】
まず、半導体基板１０１を用意した後、半導体基板１０１の表面に選択トランジスタとして用いられるＭＯＳトランジスタを分離するための素子間分離酸化膜１０２を、周知の選択酸化法や浅溝分離法を用いて形成する。本実施の形態１では、素子間分離酸化膜１０２を形成するために、例えば表面を平坦化できる浅溝分離法を用いる。すなわち、周知のドライエッチング法を用いて半導体基板１０１に分離溝を形成し、溝側壁や底面のドライエッチング起因損傷を取り除いた後に、周知のＣＶＤ法を用いて酸化膜を堆積し、溝ではない部分にある酸化膜を、これも周知のＣＭＰ法で選択的に研磨し、溝に埋まっている素子間分離酸化膜１０２だけを残す。【００４５】
続いて、半導体基板１０１の主面に選択トランジスタとして用いられるＭＯＳトランジスタを形成する。次いで、図示していないが、高エネルギー不純物打ち込みにより、相異なる２種類の導電型のウェルを形成する。次いで、半導体基板１０１の表面を洗浄した後に、ＭＯＳトランジスタのゲート酸化膜１０３を周知の熱酸化法で形成する。【００４６】
続いて、このゲート酸化膜１０３の表面に、多結晶シリコンからなるゲート電極１０４とシリコン窒化膜１０５を堆積する。次いで、リソグラフィ工程およびドライエッチング工程によりゲートを加工した後、レジストおよびゲート電極１０４をマスクにして不純物を打ち込み、拡散層１０６を形成する。本実施の形態１では、ゲート電極１０４として多結晶ポリシリコンゲートを用いるが、低抵抗ゲートとして、金属／バリアメタル／多結晶シリコンの積層構造であるポリメタルゲートを用いることも可能である。【００４７】
続いて、自己整合コンタクト適用のために、シリコン窒化膜１０７をＣＶＤ法により堆積する。次いで、表面全体にシリコン酸化膜からなる層間絶縁膜１０８を堆積し、これを周知のＣＭＰ法を用いて、ゲート電極１０４に起因する表面凹凸を平坦化する。【００４８】
続いて、リソグラフィ工程およびドライエッチング工程により、プラグコンタクト孔を層間絶縁膜１０８に開口する。この時、ゲート電極１０４の露出をさけるために、いわゆる自己整合の条件、即ち、シリコン窒化膜に対してシリコン酸化膜が高選択となる条件で層間絶縁膜１０８を加工する。【００４９】
なお、上記プラグコンタクト孔の拡散層１０６に対する目外れ対策として以下の工程を用いることもできる。すなわち、シリコン窒化膜に対してシリコン酸化膜が高選択となる条件で層間絶縁膜１０８をドライエッチングすることによって拡散層１０６の上面のシリコン窒化膜が残るようにした後、シリコン酸化膜に対してシリコン窒化膜が高選択となる条件でドライエッチングすることによって拡散層１０６の上面のシリコン窒化膜を除去する工程を用いることもできる。【００５０】
続いて、上記プラグコンタクト孔内にタングステンを埋め込み、周知のＣＭＰ法によりタングステンプラグ１０９を形成する。次に、膜厚が例えば１００ｎｍ程度のタングステンをスパッタリング法で堆積し、リソグラフィ工程およびドライエッチング工程によりタングステンを加工して第一の配線層１１０を形成する。【００５１】
続いて、ＴＥＯＳとＯ２とＦ２を原料とするプラズマＣＶＤ法を用いて、弗素を含むシリコン酸化膜（例えばＳｉＯＦ膜）からなる層間絶縁膜１１９を堆積し、これを周知のＣＭＰ法を用いて、第一の配線層に起因する表面凹凸を平坦化する。本実施の形態１では、弗素を含む層間絶縁膜１１９として、ＴＥＯＳとＯ２とＦ２を原料とするプラズマＣＶＤ法を用いて弗素を含むシリコン酸化膜を形成したが、これに限らず、ＣＦ４、Ｃ２Ｆ６、ＣＨＦ３、ＣＨ２Ｆ２、Ｃ３Ｆ８、Ｃ４Ｆ８、ＳＦ６、ＳｉＦ４、ＮＦ３などを原料の一つとする化学的気相成長法によってシリコン酸化膜を母材とする層間絶縁膜を形成すればよい。【００５２】
続いて、リソグラフィ工程およびドライエッチング工程により、プラグコンタクト孔を層間絶縁膜１１９に開口する。次いで、上記プラグコンタクト孔内にタングステンを埋め込み、周知のＣＭＰ法によりタングステンプラグ１１２を形成する。【００５３】
続いて、膜厚が例えば１００ｎｍ程度のＧｅＳｂＴｅからなるカルコゲナイド材料層１１３、膜厚が例えば５０ｎｍ程度のタングステンからなる上部電極１１４を、周知のスパッタリング法によって順に堆積する。本実施の形態１では、カルコゲナイド材料層３としてＧｅＳｂＴｅを用いたが、これに限らず、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上を含むカルコゲナイド材料を用いればよい。また、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上と、周期律表の１ｂ族、２ｂ族、３ａから７ａ族の元素から選ばれた少なくとも１元素を含むカルコゲナイド材料を用いてもよい。【００５４】
続いて、周知のＣＶＤ法によってシリコン酸化膜１１５を堆積する。次いで、周知のリソグラフィ工程およびドライエッチング工程により、シリコン酸化膜１１５、上部電極１１４、カルコゲナイド材料層１１３を順に加工する。【００５５】
続いて、表面全体にシリコン酸化膜からなる層間絶縁膜１１６を堆積し、これを周知のＣＭＰ法を用いて表面凹凸を平坦化する。次いで、リソグラフィ工程およびドライエッチング工程により、プラグコンタクト孔を層間絶縁膜１１６およびシリコン酸化膜１１５に開口する。次いで、上記プラグコンタクト孔内にタングステンを埋め込み、周知のＣＭＰ法によりタングステンプラグ１１７を形成する。【００５６】
続いて、膜厚２００ｎｍのアルミニウムを堆積し、配線層として加工して第二の配線層１１８を形成する。勿論、アルミニウムの代わりに抵抗の低い銅を用いることも可能である。以上の工程により、図３に示した本実施の形態１の相変化メモリセルを備えた半導体装置が略完成する。【００５７】
本実施の形態１によれば、カルコゲナイド材料層の下面に弗素を含む層間絶縁膜が形成されるため、カルコゲナイド材料層の接着力が高くなり、製造工程中の剥離を抑制することができる。【００５８】
本実施の形態１に係る半導体装置における各層間絶縁膜中の望ましい弗素濃度分布を図４に示す。この弗素濃度分布は、図３の層間絶縁膜１１６、１１９、１０８の順に深さ方向元素分析を行った結果に相当する。横軸を膜厚方向の深さとし、縦軸を弗素濃度の相対値として示す。【００５９】
図４に示すように、弗素を含む層間絶縁膜を形成する必要があるのはカルコゲナイド材料層の下部に位置する層間絶縁膜１１９のみであるため、層間絶縁膜１１６や１０８に比べて弗素濃度が相対的に高くなっている。層間絶縁膜１１６や層間絶縁膜１０８に弗素を添加しても構わないが、シリコン酸化膜中の弗素濃度が高くなると機械的強度が低下するため、カルコゲナイド材料層の接着力向上に寄与しない層間絶縁膜には意図的には弗素を添加しない方が望ましい。これと同様の理由で、層間絶縁膜１１９についても、カルコゲナイド材料層との界面付近以外は接着力向上に寄与しないため、層間絶縁膜１１９の上面における弗素濃度は下面における弗素濃度よりも高い方が望ましい。例えば、層間絶縁膜の形成中に弗素を含むガスを原料の一つとして供給する場合に、成膜初期に比べて成膜後期のガス流量を多くすればよい。そうすれば、層間絶縁膜１１９中の弗素濃度分布は図４に示すようになる。【００６０】
このように本実施の形態１に係る半導体装置では、層間絶縁膜１１９上のカルコゲナイド材料層１１３が、カルコゲナイド材料層１１３の下面に接着層を設けることなく、層間絶縁膜１１９から剥離するのを抑制することができる。【００６１】
（実施の形態２）
前記実施の形態１ではカルコゲナイド材料層の下部に弗素を含む層間絶縁膜を形成する場合について説明したが、本実施の形態２ではカルコゲナイド材料層と層間絶縁膜との界面に弗素を添加する場合について説明する。【００６２】
前述したように、図１に示す本発明に係る相変化メモリは、上記図１０および図１１に示したように、ＴｉやＡｌなどの導電体からなる接着層７を設けていない。上記接着層７は、それら導電体がカルコゲナイド材料と反応しやすく、界面の結合力が強くなってカルコゲナイド材料層３の剥離耐性を向上するために設けられるものである。しかしながら、前述したように、相変化させるために大電流が必要となること、追加の工程が必要となることなどの問題が生じてしまう。【００６３】
そこで、本実施の形態２に係る相変化メモリでは、導電体からなる接着層を設けずカルコゲナイド材料層の剥離耐性を向上するために、カルコゲナイド材料層３と層間絶縁膜８との界面に弗素を添加することで、弗素とカルコゲナイド材料とを化学結合させて層間絶縁膜８とカルコゲナイド材料層３との接着力を増大している。すなわち、導電体だけではなく、カルコゲナイド材料層３と層間絶縁膜８との界面に弗素を添加してもカルコゲナイド材料層３の剥離を抑制できる。これは、弗素が絶縁体材料とカルコゲナイド材料の両方と化学反応して、接着力を増大させる働きをするためである。【００６４】
このように、本発明に係る相変化メモリセルは、カルコゲナイド材料層３と層間絶縁膜８との界面に弗素が添加されることで、層間絶縁膜８とカルコゲナイド材料層３との界面における弗素濃度が、カルコゲナイド材料層３と上部電極４との界面における弗素濃度よりも高いものとなる。【００６５】
ここで、製造工程の一例を図１を参照して説明する。まず、周知の製造方法により不図示の半導体基板上に選択トランジスタを形成する。次いで、周知の製造方法を用いて、例えばシリコン酸化膜からなる層間絶縁膜８を堆積し、例えばタングステンからなるプラグ２を層間絶縁膜８内に形成する。次いで、弗素を含むガスを流して層間絶縁膜８とプラグ２上に弗素を吸着させる。次いで、例えばＧｅＳｂＴｅからなるカルコゲナイド材料層３、例えばタングステンからなる上部電極４、例えばシリコン酸化膜からなるハードマスク５を順に堆積する。次いで、周知のリソグラフィ法およびドライエッチング法により、ハードマスク５、上部電極４、カルコゲナイド材料層３を加工する。次いで、層間絶縁膜６を堆積すると、図１のようになる。弗素を吸着させるために流すガスとしては、例えば、Ｆ２、ＣＦ４、Ｃ２Ｆ６、ＣＨＦ３、ＣＨ２Ｆ２、Ｃ３Ｆ８、Ｃ４Ｆ８、ＳＦ６、ＳｉＦ４、ＮＦ３が挙げられる。【００６６】
ここで、本実施の形態２のカルコゲナイド材料層３と層間絶縁膜８との界面における弗素濃度は、珪素に対して０．１原子％以上であればよい。また、カルコゲナイド材料層３の剥離防止に寄与するのは層間絶縁膜８との界面付近のみなので、カルコゲナイド材料層３と層間絶縁膜８との界面における弗素濃度は、カルコゲナイド材料層３と上部電極４との界面における弗素濃度よりも高いことが望ましい。なお、カルコゲナイド材料層３と層間絶縁膜８との界面に添加する元素は、弗素だけでなく、塩素、臭素、ヨウ素のハロゲン属でも同様の効果が得られる。【００６７】
この本実施の形態２の手段によれば、カルコゲナイド材料層３と層間絶縁膜８との界面に弗素が添加されるため、カルコゲナイド材料層３の接着力が高くなり、製造工程中の剥離を抑制することができる。また、接着層を新たに追加する必要がないため、相変化メモリの書き換え特性に悪影響を及ぼすことなく、カルコゲナイド材料層３の剥離を防止できる。【００６８】
次に、本発明に係る相変化メモリを用いた半導体装置を図５および図６を参照して説明する。図５は、本実施の形態２に係る半導体装置を模式的に示す要部断面図である。図６は、図５の各層間絶縁膜中の弗素濃度分布を示す説明図である。【００６９】
図５の半導体装置は、前述したように、カルコゲナイド材料層と層間絶縁膜との界面に弗素を添加する手段を具体的に示した例である。本実施の形態２に係る半導体装置の製造工程の一例を図５で説明する。なお、タングステンプラグ１０９を形成する工程までは前記実施の形態１と同様であるため、その説明は省略する。【００７０】
そのタングステンプラグ１０９を形成した後、層間絶縁膜１０８とタングステンプラグ１０９上に、膜厚が例えば１００ｎｍ程度のタングステンをスパッタリング法で堆積し、リソグラフィ工程およびドライエッチング工程によりタングステンを加工して第一の配線層１１０を形成する。【００７１】
続いて、ＴＥＯＳとＯ２を原料とするプラズマＣＶＤ法を用いて、シリコン酸化膜からなる層間絶縁膜１１１を堆積し、これを周知のＣＭＰ法を用いて、第一の配線層に起因する表面凹凸を平坦化する。次いで、リソグラフィ工程およびドライエッチング工程により、プラグコンタクト孔を開口した後、このプラグコンタクト孔内にタングステンを埋め込み、周知のＣＭＰ法によりタングステンプラグ１１２を形成する。【００７２】
続いて、例えばＦ２ガスを流して、層間絶縁膜１１１とタングステンプラグ１１２上に弗素を吸着する。なお、本実施の形態２では、弗素を吸着させるためのガスとして、Ｆ２を用いたが、これに限らず、ＣＦ４、Ｃ２Ｆ６、ＣＨＦ３、ＣＨ２Ｆ２、Ｃ３Ｆ８、Ｃ４Ｆ８、ＳＦ６、ＳｉＦ４、ＮＦ３などを用いてもよい。もちろん、プラズマ中で上記のガスを供給すれば、層間絶縁膜１１１表面への弗素の吸着がより顕著になるため、カルコゲナイド材料層１１３の接着力向上には望ましい。【００７３】
続いて膜厚が例えば１００ｎｍ程度のＧｅＳｂＴｅからなるカルコゲナイド材料層１１３、膜厚が例えば５０ｎｍ程度のタングステンからなる上部電極１１４を、周知のスパッタリング法によって順に堆積する。なお、本実施の形態２では、カルコゲナイド材料層１１３としてＧｅＳｂＴｅを用いたが、これに限らず、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上を含むカルコゲナイド材料を用いればよい。また、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上と、周期律表の１ｂ族、２ｂ族、３ａから７ａ族の元素から選ばれた少なくとも１元素を含むカルコゲナイド材料を用いてもよい。【００７４】
続いて、周知のＣＶＤ法によってシリコン酸化膜１１５を堆積する。次いで、周知のリソグラフィ工程およびドライエッチング工程により、シリコン酸化膜１１５、上部電極１１４、カルコゲナイド材料層１１３を順に加工する。【００７５】
この後の工程は、本実施例１と同様であるため、説明は省略する。以上の工程により、図５に示した本実施例の相変化メモリセルが略完成する。【００７６】
本実施の形態２に係る半導体装置では、カルコゲナイド材料層１１３と層間絶縁膜１１１との界面に弗素が添加されるため、カルコゲナイド材料層１１３の接着力が高くなる。このため、層間絶縁膜１１１上のカルコゲナイド材料層１１３が、カルコゲナイド材料層１１３の下面に接着層を設けることなく、層間絶縁膜１１１から剥離するのを抑制することができる。【００７７】
本実施の形態２に係る半導体装置における各層間絶縁膜中の望ましい弗素濃度分布を図６に示す。この弗素濃度分布は、図５の層間絶縁膜１１６、１１１、１０８の順に深さ方向元素分析を行った結果に相当する。横軸を膜厚方向の深さとし、縦軸を弗素濃度の相対値として示す。【００７８】
図６に示すように、カルコゲナイド材料層１１３と層間絶縁膜１１１との界面に弗素を添加するため、層間絶縁膜１１６と層間絶縁膜１１１の界面は弗素濃度が高い。層間絶縁膜１１６、層間絶縁膜１１１、層間絶縁膜１０８の膜中に弗素を添加しても構わないが、シリコン酸化膜中の弗素濃度が高くなると機械的強度が低下するため、カルコゲナイド材料層の接着力向上に寄与しない領域には意図的には弗素を添加しない方が望ましい。【００７９】
このように本実施の形態２に係る半導体装置では、層間絶縁膜１１１上のカルコゲナイド材料層１１３が、カルコゲナイド材料層１１３の下面に接着層を設けることなく、層間絶縁膜１１１から剥離するのを抑制することができる。【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。【００８１】
例えば、前記実施の形態では、カルコゲナイド材料層にＧｅＳｂＴｅからなるカルコゲナイド材料を適用した場合について説明したが、弗素と化学結合しやすいＧｅが含まれるカルコゲナイド材料にも適用することができる。【００８２】
本願明細書において開示される発明によれば、層間絶縁膜から剥離するのを抑制することができる。その結果、相変化メモリの製造工程に起因した電気特性の不均一性や信頼性の劣化を抑制でき、さらに発熱の高効率化によってＭＯＳトランジスタで動作可能な程度まで書き換えを低電流化できる。
【産業上の利用可能性】
【００８３】
本発明は、カルコゲナイド材料からなる相変化メモリセルを備えた半導体装置を製造する製造業に幅広く利用されるものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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