(57)【要約】デュアル帯域ループフィルタより成るＰＬＬ回路がもたらされる。ループフィルタの第1帯域は第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）により決定され、第２帯域は第２の回路素子網（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）により決定される。第２の回路網のノード（５）は第２のネットワークのノード（２）の電圧レベルにチャージされる一方、第２の回路網はオフされる。第1の回路網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）のノード（５）はキャパシタ（Ｃ２）及びそれに直列に接続された抵抗器（Ｒ２）の第1端部の相互接続部に位置し、抵抗器（Ｒ２）の第２端部は第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）の入力及び出力間の信号経路に接続される（図２）。
2006514485.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器に適用される濾波された信号（ｕＣＰ）に依存する周波数を有する発振信号（ｕＶＣＯ）を生成する電圧制御発振器（ＶＣＯ）；
発振器信号（ｕＤ）及び参照信号（ｕＲＥＦ）の位相差に基づいて位相差信号（ｕＰＤ）を提供する位相検出回路（ＰＤ）；
位相差信号を少なくとも第1及び第２の帯域でフィルタリングし、濾波された信号を提供するループフィルタ回路（ＬＦ）；
を有する位相ロックループ回路であって、第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）により決定される前記第1の帯域は当該位相ロックループ回路がロックされていない場合にスイッチオンされ、第２の回路素子網（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）により決定される前記第２の帯域は当該位相ロックループ回路がロックされている場合にスイッチオンされ、
バイアス回路（ＶＦ）は、前記第２の回路素子網がスイッチオフされた場合に第1の回路素子網のノード（１）の電圧値を前記第２の回路素子網のノード（２）に適用し、前記第２の回路素子網の回路素子（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）は第２の回路素子網がスイッチオンされる前にチャージされる
ことを特徴とする位相ロックループ回路。  
【請求項２】
前記発振信号（ｕＶＣＯ）が前記位相ロックループ回路に適用される前に分周器（ＤＩＶ）に適用される
ことを特徴とする請求項１記載の位相ロックループ回路。
【請求項３】
前記位相差信号（ｕＰＤ）が前記ループフィルタ回路（ＬＦ）により濾波される前にチャージポンプ回路（ＣＰ）に適用される
ことを特徴とする請求項１又は２に記載の位相ロックループ回路。
【請求項４】
前記位相検出回路（ＰＤ）がＥＸＯＲゲートである
ことを特徴とする請求項１乃至３の何れか１項に記載の位相ロックループ回路。
【請求項５】
第1の回路素子網及び第２の回路素子網の切り替えは、当該位相ロックループがロックされているか否かを示す信号により制御される
ことを特徴とする請求項１乃至４の何れか１項に記載の位相ロックループ回路。
【請求項６】
前記第1の回路素子網のどの一部分も前記第２の回路素子網の一部ではない
ことを特徴とする請求項１乃至５の何れか１項に記載の位相ロックループ回路。
【請求項７】
前記バイアス回路（ＶＦ）が少なくとも１つの電圧フォロワ（ＶＦ）より成る
ことを特徴とする請求項１乃至６の何れか１項に記載の位相ロックループ回路。
【請求項８】
少なくとも第1及び第２の帯域を有する位相ロックループ用のフィルタ回路であって、前記第1の帯域は第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）により決定され及び前記位相ロックループ回路がロックされていない場合に使用され、前記第２の帯域は第２の回路素子網（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）により決定され及び前記位相ロックループ回路がロックされている場合に使用され、
バイアス回路（ＶＦ）は、前記第２の回路素子網がスイッチオフされた場合に第1の回路素子網のノード（１）の電圧値を前記第２の回路素子網のノード（２）に適用し、前記第２の回路素子網の回路素子（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）は第２の回路素子網がスイッチオンされる前にチャージされる
ことを特徴とするフィルタ回路。
【請求項９】
電圧制御発振器（ＶＣＯ）に適用される濾波された信号（ｕＣＰ）に依存する周波数を有する発振信号（ｕＶＣＯ）を生成する電圧制御発振器（ＶＣＯ）と、発振器信号（ｕＤ）及び参照信号（ｕＲＥＦ）の位相差に基づいて位相差信号（ｕＰＤ）を提供する位相検出回路（ＰＤ）とを備える位相ロックループ回路において、少なくとも第1及び第２の帯域で位相差信号を濾波するループフィルタ回路を使用する方法であって、前記第1の帯域は第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）により決定され、前記第２の帯域は第２の回路素子網（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）により決定され、当該方法は：
前記位相ロックループ回路がロックされていない場合に前記第1の回路素子網をスイッチオンし；
前記位相ロックループ回路がロックされている場合に前記第２の回路素子網をスイッチオンし；
前記第２の回路素子網がスイッチオフされた場合に第1の回路素子網のノード（１）の電圧値を前記第２の回路素子網のノード（２）に適用し；
前記第２の回路素子網の回路素子（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）は第２の回路素子網がスイッチオンされる前にチャージされる；
ことを特徴とする方法。
【請求項１０】
前記発振信号（ｕＶＣＯ）は前記位相ロックループ回路に適用される前に周波数変調回路に適用される
ことを特徴とする請求項９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に位相ロックループ（ＰＬＬ）回路に関し、特にＰＬＬ回路におけるループフィルタに関する。
【背景技術】
【０００２】
ＰＬＬは回路構成ブロックに広く使用されている。それらの幾つかの用途は音声デコーディング、ＡＭ及びＦＭ信号の復調、周波数逓倍、周波数合成、ノイズのあるソースからの信号のパルス同期及びノイズのない信号の再生等である。一般にＰＬＬは位相検出回路、増幅器又はチャージポンプ及び電圧制御発振器（ＶＣＯ）から構成される。位相検出回路は２つの信号が位相同期状態又は位相外れ状態であるか否かを検出する。これらの信号の一方は参照信号（リファレンス信号）である。他方はＰＬＬで生成される。チャージポンプはＶＣＯの制御に相応しい高い駆動電流のアナログ信号を生成する。チャージポンプ信号は通常的には同量の２つの一定の電流値を有するが、位相検出器により与えられるディジタル０又は１にそれぞれ対応する逆の符号を有する。参照信号及び参照信号と比較される信号が同期するまでＶＣＯの周波数は調整される。
【０００３】
ＰＬＬで生成され且つ参照信号と比較される信号はＶＣＯで生成される信号に一致している必要はない。非常に一般的な用途では、ＶＣＯの信号は先ずドライバにより駆動され、次に位相検出器に供給される。従ってＶＣＯは分周比の逆数で与えられる因子による規準周波数より高い周波数を生成する（周波数逓倍）。
【０００４】
ディジタルＰＬＬでは位相検出器としてＥＸＯＲが一般的に使用されている。参照信号及びＰＬＬで生成された信号が初期に５０％のデューティ比を有していなかったならば、その位相検出器での比較前にそれらのデューティ比が５０％にしばしば変更される。５０％のデューティ比はＥＸＯＲ検出器に非常に適している。この場合にＥＸＯＲゲートによって生成される信号のデューティ因子は、比較される２つの信号間の位相差の増加と共に線形に増加し、１８０度の位相差で最大値１００％に到達し、以後は減少する。±９０度の位相差に対して５０％のデューティ比が生じる。
【０００５】
例えば位相検出器としてＥＸＯＲゲートを利用する場合に、両信号間の位相差が１８０度より大きいならば、位相差信号及び位相差の間の関係はもはや線形ではないので、両信号を同期させることは非常に困難になる。ドライバ比率が変更された場合、参照信号の周波数が変化した場合、又は振動や衝撃のような機械的ストレスがＰＬＬに加わった等の場合にそのような大きな位相差が生じ得る。
【０００６】
チャージポンプにより供給される信号がＶＣＯに与えられる前に、通常はＤＣ信号がループフィルタで生成される。このフィルタはチャージポンプにより与えられる信号を平均化する。一般にチャージポンプは、同量ではあるが位相検出器により与えられるディジタル０及び１にそれぞれ対応する逆の符号を有する２つの一定の電流値を生成するので、理想的にデューティ比が５０％である場合にフィルタ処理済みの（選別された）信号は±９０度の位相差に対して０になる。ＶＣＯの入力でのゼロ電流はＶＣＯがその周波数を維持することを意味するのが通常的である。従って参照信号及び参照信号と比較される信号の間の位相ずれ（位相シフト）は定常状態（位相ロックループがロックされている状態）では９０度である。しかしながら実際のチャージポンプは厳密に同量で異符号の２つの電流値を与えることはできない。従って参照信号及び参照信号と比較される信号の間の定常状態における位相ずれは厳密には９０度でないのが一般的である。
【０００７】
更に、参照信号と比較される信号は（チャージされる必要があることに起因して）参照信号の変化に速やかに追従できないことに、ループフィルタはかなり寄与している。位相ロックループ回路がその定常状態に達するまでに要する時間（即ちロックタイム）はループフィルタの品質に依存する。一般にローパスフィルタがループフィルタに使用される。広帯域のループフィルタは位相差信号の変化に極めて速やかに追従できる一方、狭帯域のループフィルタは位相差信号の変化に緩やかに追従するが、ＶＣＯで要求されるようなリップルのない信号を提供する。そのようなリップルはＶＣＯ周波数の変動を引き起こすおそれがある。
【０００８】
米国特許出願第２００２／００４１２１４号はＰＬＬ回路を開示し、そのＰＬＬ回路ではロックアップ中のチャージポンプの出力電流を増やすことでロック時間が短縮される。出力電流の増加に起因してループフィルタはより速やかにチャージされる。従ってＶＣＯに適した狭帯域のフィルタで迅速なロック時間を達成できる。
【０００９】
しかしながらチャージポンプの２つの出力電流値は上述したように非常に正確には制御できない。出力電流の不十分な制御は、位相ロックループのロックアップを乱すチャージポンプの２つの出力電流値の量に起因して、参照信号及び参照信号と比較される信号の間の実際の位相シフトを左右することになる。開示されている回路の更なる欠点はその複雑性である。
【００１０】
米国特許第４，４８２，８６９号（特許文献１）はデュアル帯域ループフィルタに基づくＰＬＬ回路を開示している。広い帯域はロックアップ中に使用される。そのためフィルタは位相差信号の変化に速やかに追従できる一方、狭い帯域は線形領域で使用され、リップルのない信号の生成をもたらす。広帯域から狭帯域へ帯域が切り換えられる場合に問題が生じるおそれがある。従ってロードされる必要のない素子（即ち抵抗）だけで切り換えることによって、狭帯域が達成される。これは設計の柔軟性やフィルタの特性を制限してしまう欠点を招く。
【特許文献１】米国特許第４，４８２，８６９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の課題は、複雑な回路を必要とせずにロック時間を迅速化する及び電圧制御発振器の入力でリップルのない信号を与える位相ロックループ回路を提供すること、更には関連するループフィルタ回路及びループフィルタ回路を使用する有利な方法をも提供することである。
【課題を解決するための手段】
【００１２】
本発明の一態様では位相ロックループ回路が使用される。位相ロックループ回路は：電圧制御発振器に適用される濾波された信号に依存する周波数を有する発振信号を生成する電圧制御発振器；発振器信号及び参照信号の位相差に基づいて位相差信号を提供する位相検出回路；位相差信号を少なくとも第1及び第２の帯域でフィルタリングし、濾波された信号を提供するループフィルタ回路；を有し、第1の回路素子網により決定される第1の帯域は位相ロックループ回路がロックされていない場合にスイッチオンされ、第２の回路素子網により決定される第２の帯域は位相ロックループ回路がロックされている場合にスイッチオンされ；バイアス回路は、第２の回路素子網がスイッチオフされた場合に第1の回路素子網のノードの電圧値を第２の回路素子網のノードに適用し、第２の回路素子網の回路素子は第２の回路素子網がスイッチオンされる前にチャージされる。
【００１３】
本発明の利点は第1回路網の要素が切り換えられる前に既にチャージされていることである。従ってループフィルタ回路の出力信号は切り替え動作によっては乱されない。
【００１４】
更なる利点は大きな容量を有する回路素子がロックされた動作に独占的に使用可能なことである。
【００１５】
本発明の１つの特徴によれば、前記発振信号が前記位相ロックループ回路に適用される前に分周器に適用される。
【００１６】
本発明の別の特徴によれば、前記位相差信号が前記ループフィルタ回路により濾波される前にチャージポンプ回路に適用される。
【００１７】
本発明の更なる特徴によれば、前記位相検出回路がＥＸＯＲゲートである。
【００１８】
本発明の更なる特徴によれば、本発明の第1の回路素子網及び第２の回路素子網の切り替えは、位相ロックループがロックされているか否かを示す信号により制御される。
【００１９】
本発明の更なる特徴によれば、前記第1の回路素子網のどの一部分も前記第２の回路素子網の一部ではない。
【００２０】
本発明の別の特徴によれば、前記バイアス回路が少なくとも１つの電圧フォロワより成る。
【００２１】
本発明の第２の態様では、少なくとも第1及び第２の帯域を有する位相ロックループ用のフィルタ回路が使用され、前記第1の帯域は第1の回路素子網により決定され及び前記位相ロックループ回路がロックされていない場合に使用され、前記第２の帯域は第２の回路素子網により決定され及び前記位相ロックループ回路がロックされている場合に使用され、バイアス回路は、前記第２の回路素子網がスイッチオフされた場合に第1の回路素子網のノードの電圧値を前記第２の回路素子網のノードに適用し、前記第２の回路素子網の回路素子は第２の回路素子網がスイッチオンされる前にチャージされる。
【００２２】
本発明の第３の態様では、電圧制御発振器に適用される濾波された信号に依存する周波数を有する発振信号を生成する電圧制御発振器と、発振器信号及び参照信号の位相差に基づいて位相差信号を提供する位相検出回路とを備える位相ロックループ回路において、少なくとも第1及び第２の帯域で位相差信号を濾波するループフィルタ回路を使用する方法が使用され、前記第1の帯域は第1の回路素子網により決定され、前記第２の帯域は第２の回路素子網により決定され、当該方法は：前記位相ロックループ回路がロックされていない場合に前記第1の回路素子網をスイッチオンし；前記位相ロックループ回路がロックされている場合に前記第２の回路素子網をスイッチオンし；前記第２の回路素子網がスイッチオフされた場合に第1の回路素子網のノードの電圧値を前記第２の回路素子網のノードに適用し；前記第２の回路素子網の回路素子は第２の回路素子網がスイッチオンされる前にチャージされる。
【００２３】
本発明の更なる特徴によれば、前記発振信号は前記位相ロックループ回路に適用される前に周波数変調回路に適用される。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照しながら本発明の実施例が一例として説明される。
【実施例１】
【００２５】
図１に示されるように本発明によるＰＬＬ回路は、異なるループフィルタが使用される点を除いて出願時の技術水準の回路と同様の設計内容を有する。位相検出器ＰＤは２つの信号ｕＲＦＥ及びｕＤＩＶを比較し、ｕＲＦＥは参照信号であり、ｕＤＩＶは分周器ＤＩＶにより与えられる信号である。位相検出器は一般にＥＸＯＲゲートより成る。これら２つの信号の比較結果に基づいて、位相検出器はその出力で位相差信号ｕPDを与える。ディジタル信号ｕPDはチャージポンプＣＰでＶＣＯの制御に相応しいアナログ信号に変換される。
【００２６】
チャージポンプで生成された信号ｕＣＰが電圧制御発振器で受信される前に、その信号ｕＣＰはループフィルタＬＦで濾波される。ループフィルタＬＦはスイッチＳ１，Ｓ２で切り換えられる２つのフィルタ経路を有し、そのスイッチは位相検出器で生成されてもよい制御信号ｕＣＯＮで制御される。或いは信号ｕＣＯＮは、分周比がある以前の時間に変更されたこと、及びロック時間の見積もりが既知であるので位相ロックループが現在確定的にロックされていることを示してもよい。高速フィルタ経路はロックアップに使用され、広帯域を有する。低速フィルタ経路は位相ロックループがロックされている場合に使用され、狭帯域を有する。低速フィルタ経路はｕＣＯＮ信号で制御される内部スイッチを有する。内部スイッチは低速フィルタの回路要素の充放電（チャージング）を制御する。高速フィルタ経路及び低速フィルタ経路は電圧フォロワＶＦによって接続される。ループフィルタＬＦはその出力でＶＣＯを制御する信号ｕＬＦを与える。
【００２７】
電圧制御発振器の出力に用意された信号はアプリケーションに与えられ及び分周器ＤＩＶにも与えられる。分周器ＤＩＶはその分周比でｕＶＣＯ信号の周波数を分周し、参照信号と比較される信号ｕＤＩＶをその出力で提供する。定常状態ではＶＣＯは参照信号より高い分周比の逆数に対応する因子の信号を生成し、それをアプリケーションＡに与える。
【００２８】
図２では図１のループフィルタが詳細に示されている。スイッチＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５は図１の信号ｕＣＯＮにより制御される。位相ロックループがロックされている場合のループフィルタが図示されている。回路素子Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２より成る高速フィルタ経路はスイッチオフされ、回路素子Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４より成る低速フィルタ経路はスイッチオンされている。電圧フォロワＶＦはスイッチＳ３，Ｓ４，Ｓ５により低速フィルタ経路から分離されている。ループフィルタが２以上のフィルタ経路だけで構成されることは必須ではない。位相ロックループがロックされる又はロック解除される場合に使用される使用される回路要素で構成されてもよい。
【００２９】
ロックアップの間、高速フィルタ経路はスイッチＳ１，Ｓ２を用いてスイッチオンされ、電圧フォロワＶＦは回路素子網Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２のノード１の電圧レベルを回路素子網Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４のノード２，３，４に適用する。
【００３０】
２つの回路経路は同じ設計内容を有する。しかしながら回路素子の異なる値に起因してそれらは異なる伝達特性を有する。特に線形領域で使用される低速フィルタには大きな容量Ｃ４，Ｃ５，Ｃ６が望まれるが、ロックアップに使用される高速フィルタ経路には小さな容量Ｃ１，Ｃ２，Ｃ３が望まれる。小さな容量は急激な変化に迅速に追従し、ロック時間を短くすることができる。大きな容量Ｃ４，Ｃ５，Ｃ６の充電は長くかかり、それらは急激な電圧変化に追従できない。しかしながら大きな容量Ｃ４，Ｃ５，Ｃ６は急速な電圧変化に敏感ではない。従って高速フィルタ経路によって与えられる信号はリップルを含まない。
【００３１】
図３は別のフィルタを示す。図２と同様な回路要素について同様な参照番号が使用されている。図２のものとは異なり、電圧フォロワは回路素子網Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２のノード５の電圧レベルを回路素子網Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４のノード２，３，４に適用する。
【００３２】
図４は更に別のフィルタを示す。図２と同様な回路要素について同様な参照番号が使用されている。図２のものとは異なり、３つの電圧フォロワＶＦ１，ＶＦ２，ＶＦ３より成るバイアス回路は回路素子網Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２のノード１の電圧レベルを回路素子網Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４のノード２，３，４に適用する。
【図面の簡単な説明】
【００３３】
【図１】本発明によるＰＬＬ回路のブロック図である。
【図２】図１の回路に使用されるループフィルタを示す回路図である。
【図３】別のループフィルタを示す回路図である。
【図４】更に別のループフィルタを示す回路図である。
【図１】
2006514485.tif 000003
【図２】
2006514485.tif 000004
【図３】
2006514485.tif 000005
【図４】
2006514485.tif 000006
【手続補正書】
【提出日】平成16年6月30日(2004.6.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電圧制御発振器に適用される濾波された信号（ｕＣＰ）に依存する周波数を有する発振信号（ｕＶＣＯ）を生成する電圧制御発振器（ＶＣＯ）；
発振器信号（ｕＤ）及び参照信号（ｕＲＥＦ）の位相差に基づいて位相差信号（ｕＰＤ）を提供する位相検出回路（ＰＤ）；
位相差信号を少なくとも第1及び第２の帯域でフィルタリングし、濾波された信号を提供するループフィルタ回路（ＬＦ）であって、第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）により決定される前記第1の帯域は当該位相ロックループ回路がロックされていない場合にスイッチオンされ、第２の回路素子網（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）により決定される前記第２の帯域は当該位相ロックループ回路がロックされている場合にスイッチオンされるループフィルタ回路；及び
前記第２の回路素子網の回路素子（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）は第２の回路素子網がスイッチオンされる前にチャージされるように、前記第２の回路素子網がスイッチオフされた場合に第1の回路素子網のノード（５）の電圧値を前記第２の回路素子網のノード（２）に適用するバイアス回路（ＶＦ）；
を有する位相ロックループ回路であって、前記第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）の前記ノード（５）はキャパシタ（Ｃ２）と直列に接続された抵抗器（Ｒ２）の第1端部との接続部に位置し、前記抵抗器（Ｒ２）の第２端部は前記第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）の入力及び出力間の信号経路に接続される
ことを特徴とする位相ロックループ回路。  
【請求項２】
前記発振信号（ｕＶＣＯ）が前記位相ロックループ回路に適用される前に分周器（ＤＩＶ）に適用される
ことを特徴とする請求項１記載の位相ロックループ回路。
【請求項３】
前記位相差信号（ｕＰＤ）が前記ループフィルタ回路（ＬＦ）により濾波される前にチャージポンプ回路（ＣＰ）に適用される
ことを特徴とする請求項１又は２に記載の位相ロックループ回路。
【請求項４】
前記位相検出回路（ＰＤ）がＥＸＯＲゲートである
ことを特徴とする請求項１乃至３の何れか１項に記載の位相ロックループ回路。
【請求項５】
第1の回路素子網及び第２の回路素子網の切り替えは、当該位相ロックループがロックされているか否かを示す信号により制御される
ことを特徴とする請求項１乃至４の何れか１項に記載の位相ロックループ回路。
【請求項６】
前記第1の回路素子網のどの一部分も前記第２の回路素子網の一部ではない
ことを特徴とする請求項１乃至５の何れか１項に記載の位相ロックループ回路。
【請求項７】
前記バイアス回路（ＶＦ）が少なくとも１つの電圧フォロワ（ＶＦ）より成る
ことを特徴とする請求項１乃至６の何れか１項に記載の位相ロックループ回路。
【請求項８】
少なくとも第1及び第２の帯域を有する位相ロックループ用のフィルタ回路であって、前記第1の帯域は第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）により決定され及び前記位相ロックループ回路がロックされていない場合に使用され、前記第２の帯域は第２の回路素子網（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）により決定され及び前記位相ロックループ回路がロックされている場合に使用され、
第２の回路素子網がスイッチオンされる前に前記第２の回路素子網の回路素子（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）がチャージされるように、前記第２の回路素子網がスイッチオフされた場合に第1の回路素子網のノード（５）の電圧値を前記第２の回路素子網のノード（２）に適用するバイアス回路（ＶＦ）を有し、前記第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）の前記ノード（５）はキャパシタ（Ｃ２）と直列に接続された抵抗器（Ｒ２）の第1端部との接続部に位置し、前記抵抗器（Ｒ２）の第２端部は前記第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）の入力及び出力間の信号経路に接続される
ことを特徴とするフィルタ回路。
【請求項９】
電圧制御発振器（ＶＣＯ）に適用される濾波された信号（ｕＣＰ）に依存する周波数を有する発振信号（ｕＶＣＯ）を生成する電圧制御発振器（ＶＣＯ）と、発振器信号（ｕＤ）及び参照信号（ｕＲＥＦ）の位相差に基づいて位相差信号（ｕＰＤ）を提供する位相検出回路（ＰＤ）とを備える位相ロックループ回路において、少なくとも第1及び第２の帯域で位相差信号を濾波するループフィルタ回路を使用する方法であって、前記第1の帯域は第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）により決定され、前記第２の帯域は第２の回路素子網（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）により決定され、当該方法は：
前記位相ロックループ回路がロックされていない場合に前記第1の回路素子網をスイッチオンするステップ；
前記位相ロックループ回路がロックされている場合に前記第２の回路素子網をスイッチオンするステップ；
前記第２の回路素子網がスイッチオフされた場合に第1の回路素子網のノード（５）の電圧値を前記第２の回路素子網のノード（２）に適用するステップであって、前記第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）の前記ノード（５）はキャパシタ（Ｃ２）と直列に接続された抵抗器（Ｒ２）の第1端部との接続部に位置し、前記抵抗器（Ｒ２）の第２端部は前記第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）の入力及び出力間の信号経路に接続されるところのステップ；
第２の回路素子網がスイッチオンされる前に前記第２の回路素子網の回路素子（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）をチャージするステップ；
を有することを特徴とする方法。
【請求項１０】
前記発振信号（ｕＶＣＯ）は前記位相ロックループ回路に適用される前に周波数変調回路に適用される
ことを特徴とする請求項９記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】  明細書
【技術分野】 
【０００１】
本発明は一般に位相ロックループ（ＰＬＬ）回路に関し、特にＰＬＬ回路におけるループフィルタに関する。
【背景技術】
【０００２】
ＰＬＬは回路構成ブロックに広く使用されている。それらの幾つかの用途は音声デコーディング、ＡＭ及びＦＭ信号の復調、周波数逓倍、周波数合成、ノイズのあるソースからの信号のパルス同期及びノイズのない信号の再生等である。一般にＰＬＬは位相検出回路、増幅器又はチャージポンプ及び電圧制御発振器（ＶＣＯ）から構成される。位相検出回路は２つの信号が位相同期状態又は位相外れ状態であるか否かを検出する。これらの信号の一方は参照信号（リファレンス信号）である。他方はＰＬＬで生成される。チャージポンプはＶＣＯの制御に相応しい高い駆動電流のアナログ信号を生成する。チャージポンプ信号は通常的には同量の２つの一定の電流値を有するが、位相検出器により与えられるディジタル０又は１にそれぞれ対応する逆の符号を有する。参照信号及び参照信号と比較される信号が同期するまでＶＣＯの周波数は調整される。
【０００３】
ＰＬＬで生成され且つ参照信号と比較される信号はＶＣＯで生成される信号に一致している必要はない。非常に一般的な用途では、ＶＣＯの信号は先ずドライバにより駆動され、次に位相検出器に供給される。従ってＶＣＯは分周比の逆数で与えられる因子による基準周波数より高い周波数を生成する（周波数逓倍）。
【０００４】
ディジタルＰＬＬでは位相検出器としてＥＸＯＲが一般的に使用されている。参照信号及びＰＬＬで生成された信号が初期に５０％のデューティ比を有していなかったならば、その位相検出器での比較前にそれらのデューティ比が５０％にしばしば変更される。５０％のデューティ比はＥＸＯＲ検出器に非常に適している。この場合にＥＸＯＲゲートによって生成される信号のデューティ因子は、比較される２つの信号間の位相差の増加と共に線形に増加し、１８０度の位相差で最大値１００％に到達し、以後は減少する。±９０度の位相差に対して５０％のデューティ比が生じる。
【０００５】
例えば位相検出器としてＥＸＯＲゲートを利用する場合に、両信号間の位相差が１８０度より大きいならば、位相差信号及び位相差の間の関係はもはや線形ではないので、両信号を同期させることは非常に困難になる。ドライバ比率が変更された場合、参照信号の周波数が変化した場合、又は振動や衝撃のような機械的ストレスがＰＬＬに加わった等の場合にそのような大きな位相差が生じ得る。
【０００６】
チャージポンプにより供給される信号がＶＣＯに与えられる前に、通常はＤＣ信号がループフィルタで生成される。このフィルタはチャージポンプにより与えられる信号を平均化する。一般にチャージポンプは、同量ではあるが位相検出器により与えられるディジタル０及び１にそれぞれ対応する逆の符号を有する２つの一定の電流値を生成するので、理想的にデューティ比が５０％である場合にフィルタ処理済みの（選別された）信号は±９０度の位相差に対して０になる。ＶＣＯの入力でのゼロ電流はＶＣＯがその周波数を維持することを意味するのが通常的である。従って参照信号及び参照信号と比較される信号の間の位相ずれ（位相シフト）は定常状態（位相ロックループがロックされている状態）では９０度である。しかしながら実際のチャージポンプは厳密に同量で異符号の２つの電流値を与えることはできない。従って参照信号及び参照信号と比較される信号の間の定常状態における位相ずれは厳密には９０度でないのが一般的である。
【０００７】
更に、参照信号と比較される信号は（チャージされる必要があることに起因して）参照信号の変化に速やかに追従できないことに、ループフィルタはかなり寄与している。位相ロックループ回路がその定常状態に達するまでに要する時間（即ちロックタイム）はループフィルタの品質に依存する。一般にローパスフィルタがループフィルタに使用される。広帯域のループフィルタは位相差信号の変化に極めて速やかに追従できる一方、狭帯域のループフィルタは位相差信号の変化に緩やかに追従するが、ＶＣＯで要求されるようなリップルのない信号を提供する。そのようなリップルはＶＣＯ周波数の変動を引き起こすおそれがある。
【０００８】
米国特許出願第２００２／００４１２１４号はＰＬＬ回路を開示し、そのＰＬＬ回路ではロックアップ中のチャージポンプの出力電流を増やすことでロック時間が短縮される。出力電流の増加に起因してループフィルタはより速やかにチャージされる。従ってＶＣＯに適した狭帯域のフィルタで迅速なロック時間を達成できる。
【０００９】
しかしながらチャージポンプの２つの出力電流値は上述したように非常に正確には制御できない。出力電流の不十分な制御は、位相ロックループのロックアップを乱すチャージポンプの２つの出力電流値の量に起因して、参照信号及び参照信号と比較される信号の間の実際の位相シフトを左右することになる。開示されている回路の更なる欠点はその複雑性である。
【００１０】
米国特許第４，４８２，８６９号（特許文献１）はデュアル帯域ループフィルタに基づくＰＬＬ回路を開示している。広い帯域はロックアップ中に使用される。そのためフィルタは位相差信号の変化に速やかに追従できる一方、狭い帯域は線形領域で使用され、リップルのない信号の生成をもたらす。広帯域から狭帯域へ帯域が切り換えられる場合に問題が生じるおそれがある。従ってロードされる必要のない素子（即ち抵抗）だけで切り換えることによって、狭帯域が達成される。これは設計の柔軟性やフィルタの特性を制限してしまう欠点を招く。
【００１１】
米国特許第５，４６１，３４４号（特許文献２）は更なるデュアル帯域ループフィルタを開示し、その２つの帯域は２つの別個の回路素子網により決定され、第1の回路素子網の出力電圧は、第２の回路素子網がスイッチオンされる前に第２の回路素子網のキャパシタに印加される。不都合なことに、第1の回路素子網はかなりのリップルをもたらし、キャパシタに印加される電圧もかなりのリップルを有するようになる。
【特許文献１】米国特許第４，４８２，８６９号明細書
【特許文献２】米国特許第５，４６１，３４４号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の課題はバイアス回路を有する改善された位相ロックループ回路を提供することであり、更には関連するループフィルタ回路及びループフィルタ回路を動作させる有利な方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の一態様では位相ロックループ回路が使用される。位相ロックループ回路は：電圧制御発振器に適用される濾波された信号（ｕＣＰ）に依存する周波数を有する発振信号（ｕＶＣＯ）を生成する電圧制御発振器（ＶＣＯ）；発振器信号（ｕＤ）及び参照信号（ｕＲＥＦ）の位相差に基づいて位相差信号（ｕＰＤ）を提供する位相検出回路（ＰＤ）；位相差信号を少なくとも第1及び第２の帯域でフィルタリングし、濾波された信号を提供するループフィルタ回路（ＬＦ）であって、第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）により決定される前記第1の帯域は当該位相ロックループ回路がロックされていない場合にスイッチオンされ、第２の回路素子網（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）により決定される前記第２の帯域は当該位相ロックループ回路がロックされている場合にスイッチオンされるループフィルタ回路；及び前記第２の回路素子網の回路素子（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）は第２の回路素子網がスイッチオンされる前にチャージされるように、前記第２の回路素子網がスイッチオフされた場合に第1の回路素子網のノード（５）の電圧値を前記第２の回路素子網のノード（２）に適用するバイアス回路（ＶＦ）；を有する位相ロックループ回路であって、前記第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）の前記ノード（５）はキャパシタ（Ｃ２）と直列に接続された抵抗器（Ｒ２）の第1端部との接続部に位置し、前記抵抗器（Ｒ２）の第２端部は前記第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）の入力及び出力間の信号経路に接続される。
【００１４】
本発明の利点は、第1の回路素子網のノードにおけるリップルが第1の回路素子網の出力におけるリップルよりも非常に低いことである。従って非常に高精度な電圧複製機能が発揮される。特に高精度で高速な分数ＰＬＬでは、リップルの低減は本質的な特性改善になる。
【００１５】
本発明の１つの特徴によれば、前記発振信号が前記位相ロックループ回路に適用される前に分周器に適用される。
【００１６】
本発明の別の特徴によれば、前記位相差信号が前記ループフィルタ回路により濾波される前にチャージポンプ回路に適用される。
【００１７】
本発明の更なる特徴によれば、前記位相検出回路がＥＸＯＲゲートである。
【００１８】
本発明の更なる特徴によれば、本発明の第1の回路素子網及び第２の回路素子網の切り替えは、位相ロックループがロックされているか否かを示す信号により制御される。
【００１９】
本発明の更なる特徴によれば、前記第1の回路素子網のどの一部分も前記第２の回路素子網の一部ではない。
【００２０】
本発明の別の特徴によれば、前記バイアス回路が少なくとも１つの電圧フォロワより成る。
【００２１】
本発明の第２の態様では少なくとも第1及び第２の帯域を有する位相ロックループ用のフィルタ回路が使用され、当該フィルタ回路は、前記第1の帯域は第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）により決定され及び前記位相ロックループ回路がロックされていない場合に使用され、前記第２の帯域は第２の回路素子網（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）により決定され及び前記位相ロックループ回路がロックされている場合に使用され、第２の回路素子網がスイッチオンされる前に前記第２の回路素子網の回路素子（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）がチャージされるように、前記第２の回路素子網がスイッチオフされた場合に第1の回路素子網のノード（５）の電圧値を前記第２の回路素子網のノード（２）に適用するバイアス回路（ＶＦ）を有し、前記第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）の前記ノード（５）はキャパシタ（Ｃ２）と直列に接続された抵抗器（Ｒ２）の第1端部との接続部に位置し、前記抵抗器（Ｒ２）の第２端部は前記第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）の入力及び出力間の信号経路に接続される。
【００２２】
本発明の第３の態様では、電圧制御発振器（ＶＣＯ）に適用される濾波された信号（ｕＣＰ）に依存する周波数を有する発振信号（ｕＶＣＯ）を生成する電圧制御発振器（ＶＣＯ）と、発振器信号（ｕＤ）及び参照信号（ｕＲＥＦ）の位相差に基づいて位相差信号（ｕＰＤ）を提供する位相検出回路（ＰＤ）とを備える位相ロックループ回路において、少なくとも第1及び第２の帯域で位相差信号を濾波するループフィルタ回路を使用する方法が使用され、前記第1の帯域は第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）により決定され、前記第２の帯域は第２の回路素子網（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）により決定され、当該方法は：前記位相ロックループ回路がロックされていない場合に前記第1の回路素子網をスイッチオンするステップ；前記位相ロックループ回路がロックされている場合に前記第２の回路素子網をスイッチオンするステップ；前記第２の回路素子網がスイッチオフされた場合に第1の回路素子網のノード（５）の電圧値を前記第２の回路素子網のノード（２）に適用するステップであって、前記第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）の前記ノード（５）はキャパシタ（Ｃ２）と直列に接続された抵抗器（Ｒ２）の第1端部との接続部に位置し、前記抵抗器（Ｒ２）の第２端部は前記第1の回路素子網（Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２）の入力及び出力間の信号経路に接続されるところのステップ；第２の回路素子網がスイッチオンされる前に前記第２の回路素子網の回路素子（Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４）をチャージするステップ；を有する。
【００２３】
本発明の更なる特徴によれば、前記発振信号は前記位相ロックループ回路に適用される前に周波数変調回路に適用される。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照しながら本発明の実施例が一例として説明される。
【実施例１】
【００２５】
図１に示されるように本発明によるＰＬＬ回路は、異なるループフィルタが使用される点を除いて出願時の技術水準の回路と同様の設計内容を有する。位相検出器ＰＤは２つの信号ｕＲＥＦ及びｕＤＩＶを比較し、ｕＲＥＦは参照信号であり、ｕＤＩＶは分周器ＤＩＶにより与えられる信号である。位相検出器は一般にＥＸＯＲゲートより成る。これら２つの信号の比較結果に基づいて、位相検出器はその出力で位相差信号ｕPDを与える。ディジタル信号ｕPDはチャージポンプＣＰでＶＣＯの制御に相応しいアナログ信号に変換される。
【００２６】
チャージポンプで生成された信号ｕＣＰが電圧制御発振器で受信される前に、その信号ｕＣＰはループフィルタＬＦで濾波される。ループフィルタＬＦはスイッチＳ１，Ｓ２で切り換えられる２つのフィルタ経路を有し、そのスイッチは位相検出器で生成されてもよい制御信号ｕＣＯＮで制御される。或いは信号ｕＣＯＮは、分周比がある以前の時間に変更されたこと、及びロック時間の見積もりが既知であるので位相ロックループが現在確定的にロックされていることを示してもよい。高速フィルタ経路はロックアップに使用され、広帯域を有する。低速フィルタ経路は位相ロックループがロックされている場合に使用され、狭帯域を有する。低速フィルタ経路はｕＣＯＮ信号で制御される内部スイッチを有する。内部スイッチは低速フィルタの回路要素の充放電（チャージング）を制御する。高速フィルタ経路及び低速フィルタ経路は電圧フォロワＶＦによって接続される。ループフィルタＬＦはその出力でＶＣＯを制御する信号ｕＬＦを与える。
【００２７】
電圧制御発振器の出力に用意された信号はアプリケーションAに与えられ及び分周器ＤＩＶにも与えられる。分周器ＤＩＶはその分周比でｕＶＣＯ信号の周波数を分周し、参照信号と比較される信号ｕＤＩＶをその出力で提供する。定常状態ではＶＣＯは参照信号より高い分周比の逆数に対応する因子の信号を生成し、それをアプリケーションＡに与える。
【００２８】
図２では図１のループフィルタが詳細に示されている。スイッチＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５は図１の信号ｕＣＯＮにより制御される。位相ロックループがロックされている場合のループフィルタが図示されている。回路素子Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２より成る高速フィルタ経路はスイッチオフされ、回路素子Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４より成る低速フィルタ経路はスイッチオンされている。電圧フォロワＶＦはスイッチＳ３，Ｓ４，Ｓ５により低速フィルタ経路から分離されている。ループフィルタが２以上のフィルタ経路だけで構成されることは必須ではない。位相ロックループがロックされる又はロック解除される場合に使用される回路要素で構成されてもよい。
【００２９】
ロックアップの間、高速フィルタ経路はスイッチＳ１，Ｓ２を用いてスイッチオンされ、電圧フォロワＶＦは回路素子網Ｃ１，Ｃ２，Ｃ３，Ｒ１，Ｒ２のノード１の電圧レベルを回路素子網Ｃ４，Ｃ５，Ｃ６，Ｒ３，Ｒ４のノード２，３，４に適用する。ノード５はキャパシタＣ２及び抵抗器Ｒ２の第1端部の相互接続部に位置し、抵抗器Ｒ２の第２端部は第1の回路素子網の入力及び出力間の信号経路に接続される。
【００３０】
２つの回路経路は同じ設計内容を有する。しかしながら回路素子の異なる値に起因してそれらは異なる伝達特性を有する。特に線形領域で使用される低速フィルタには大きな容量Ｃ４，Ｃ５，Ｃ６が望まれるが、ロックアップに使用される高速フィルタ経路には小さな容量Ｃ１，Ｃ２，Ｃ３が望まれる。小さな容量は急激な変化に迅速に追従し、ロック時間を短くすることができる。大きな容量Ｃ４，Ｃ５，Ｃ６の充電は長くかかり、それらは急激な電圧変化に追従できない。しかしながら大きな容量Ｃ４，Ｃ５，Ｃ６は急速な電圧変化に敏感ではない。従って高速フィルタ経路によって与えられる信号はリップルを含まない。
【図面の簡単な説明】
【００００】
【図１】本発明によるＰＬＬ回路のブロック図である。
【図２】図１の回路で使用されるループフィルタを示す回路図である。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2006514485.tif 000007
【図２】
2006514485.tif 000008
【国際調査報告】
2006514485.tif 000009
2006514485.tif 000010