(57)【要約】半導体記憶装置は、メモリアレイにおける記憶データを読み出すアドレスが入力されるアドレス端子と、入力クロックが入力されるクロック入力端子と、上記アドレスに応じてメモリアレイから読み出されたデータを出力するデータ出力端子と、上記入力クロックに同期した出力クロックを出力するクロック出力端子とを備え、上記クロック出力端子が、第１の電圧、および第２の電圧のうちの一方を常に出力するとともに、上記データ出力端子から有効なデータが出力されている場合にだけ、出力電圧を第１の電圧から第２の電圧に遷移させるか、または一方の電圧から他方の電圧に遷移させるように構成されている。
2007116827.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイにおける記憶データを読み出すアドレスが入力されるアドレス端子と、
入力クロックが入力されるクロック入力端子と、
上記アドレスに応じてメモリアレイから読み出されたデータを出力するデータ出力端子と、
上記入力クロックに同期した出力クロックを出力するクロック出力端子と、
を備え、
上記クロック出力端子は、
第１の電圧、および第２の電圧のうちの一方を常に出力するとともに、
上記データ出力端子から有効なデータが出力されている場合にだけ、出力電圧を第１の電圧から第２の電圧に遷移させるか、または一方の電圧から他方の電圧に遷移させることを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置であって、
上記クロック出力端子における上記出力電圧の遷移が、上記メモリアレイからのデータの読み出しが開始されてから完了するまでの時間に依存し、上記読み出しが開始されてからの入力クロック数に依存しないタイミングで行われるように構成されていることを特徴とする半導体記憶装置。
【請求項３】
請求項２の半導体記憶装置であって、
上記メモリアレイからのデータの読み出しが開始されてから完了するまでの時間が、あらかじめ設定されるように構成されていることを特徴とする半導体記憶装置。
【請求項４】
請求項２の半導体記憶装置であって、
上記メモリアレイからのデータの読み出しが開始されてから完了するまでの時間が、環境状態に基づいて検出されるように構成されていることを特徴とする半導体記憶装置。
【請求項５】
請求項２の半導体記憶装置であって、
上記メモリアレイからのデータの読み出しが開始されてから完了するまでの時間が、ダミーデータの読み出し動作に基づいて検出されるように構成されていることを特徴とする半導体記憶装置。
【請求項６】
請求項１の半導体記憶装置であって、
上記アドレス端子とデータ出力端子とが共用されるように構成されていることを特徴とする半導体記憶装置。
【請求項７】
請求項１の半導体記憶装置であって、
上記データ出力端子は、入力されたアドレスを初期値とする連続アドレスに対して読み出されたデータを出力するように構成されていることを特徴とする半導体記憶装置。
【請求項８】
請求項７の半導体記憶装置であって、
上記データ出力端子は、上記メモリアレイから読み出された１つのデータを複数回に分けて出力するように構成されていることを特徴とする半導体記憶装置。
【請求項９】
請求項７の半導体記憶装置であって、
上記データ出力端子は、上記メモリアレイから読み出された複数のデータを同時に出力するように構成されていることを特徴とする半導体記憶装置。
【請求項１０】
データを記憶する複数のメモリセルが配列されたメモリアレイと、
入力クロックに同期して読み出し開始信号を生成する読み出しタイミング制御部と、
センスアンプを有し、上記読み出し開始信号に応じてメモリセルからデータを読み出す読み出し回路と、
データの読み出しが完了したか否かを判定する読み出し完了判定部と、
上記読み出し回路からの読み出しデータ、およびその読み出しデータに対応するとともに上記入力クロックに同期した出力クロックを出力する出力制御部と、
を備え、
上記出力制御部は、上記読み出し完了判定部で読み出し完了と判定された後に、上記読み出しデータと出力クロックとを出力することを特徴とする半導体記憶装置。
【請求項１１】
請求項１０の半導体記憶装置であって、
上記読み出し完了判定部は、上記メモリアレイからのデータの読み出しが開始されてから完了するまでの時間が、あらかじめ設定された時間に達したか否かに応じて、上記判定をするように構成されていることを特徴とする半導体記憶装置。
【請求項１２】
請求項１０の半導体記憶装置であって、
上記読み出し完了判定部は、上記メモリアレイからのデータの読み出しが開始されてから完了するまでの時間が、環境状態に基づいて設定される時間に達したか否かに応じて、上記判定をするように構成されていることを特徴とする半導体記憶装置。
【請求項１３】
請求項１０の半導体記憶装置であって、
上記読み出し完了判定部は、ダミーデータの読み出し動作に基づいて、上記判定をするように構成されていることを特徴とする半導体記憶装置。
【請求項１４】
請求項１０の半導体記憶装置であって、
入力されたアドレスを初期値とする連続アドレスに対して、上記メモリセルからデータが読み出されるように構成されていることを特徴とする半導体記憶装置。
【請求項１５】
請求項１４の半導体記憶装置であって、
上記メモリアレイから読み出された１つのデータを複数回に分けて出力するように構成されていることを特徴とする半導体記憶装置。
【請求項１６】
請求項１４の半導体記憶装置であって、
上記メモリアレイから読み出された複数のデータを同時に出力するように構成されていることを特徴とする半導体記憶装置。
【請求項１７】
外部から入力されるアドレスに応じてメモリアレイから読み出されたデータを出力するデータ出力端子と、
外部から入力される入力クロックに同期した出力クロックを出力するクロック出力端子と、
を備え、
上記クロック出力端子は、
上記メモリアレイからのデータの読み出しが開始されてから完了するまでの時間に依存した、上記読み出しが開始されてからの入力クロック数に依存しないタイミングで、
上記データ出力端子から有効なデータが出力されている場合にだけ、出力電圧を第１の電圧から第２の電圧に遷移させるか、または一方の電圧から他方の電圧に遷移させることを特徴とする半導体記憶装置。
【請求項１８】
請求項１の半導体記憶装置から出力されるデータと出力クロックとに基づいて、上記半導体記憶装置に記憶されているデータを読み出すように構成されていることを特徴とする記憶データ読み出し装置。
【請求項１９】
請求項１８の記憶データ読み出し装置であって、
半導体記憶装置から読み出した所定数のデータを合わせて同時にデータの処理部に渡すように構成されていることを特徴とする記憶データ読み出し装置。
【請求項２０】
請求項１の半導体記憶装置と、請求項１８の記憶データ読み出し装置とを備えたことを特徴とする半導体装置。
【請求項２１】
請求項１０の半導体記憶装置から出力されるデータと出力クロックとに基づいて、上記半導体記憶装置に記憶されているデータを読み出すように構成されていることを特徴とする記憶データ読み出し装置。
【請求項２２】
請求項２１の記憶データ読み出し装置であって、
半導体記憶装置から読み出した所定数のデータを合わせて同時にデータの処理部に渡すように構成されていることを特徴とする記憶データ読み出し装置。
【請求項２３】
請求項１０の半導体記憶装置と、請求項２１の記憶データ読み出し装置とを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、例えば、クロック同期型の半導体記憶装置、これを搭載した集積回路、およびこれを用いたシステム（半導体装置）や、記憶データ読み出し装置等に関するものである。
【背景技術】
【０００２】  従来のクロック同期型半導体記憶装置としては、例えば、近年需要が増大している携帯電話用途向けなどに、バースト読み出しモードを備えた非同期ＳＲＡＭ型高速アクセスメモリであるＦＣＲＡＭ（登録商標）が実用化されている。【０００３】  このＦＣＲＡＭは、バースト読み出しモードに設定されると、外部から入力されるクロック信号に同期して動作する。アドレスが入力されてから、あらかじめ設定されたレイテンシに応じた数のクロックパルスの入力後にデータを出力する。【０００４】  また、一括読み出しデータ長を指定しない連続バースト読み出しモードにおいては、連続読み出し中に読み出しアドレスがメモリアレイのロウアドレス境界に達したとき、データ出力遅延が発生する。この出力遅延を外部に知らせるために、データバスが有効か無効かを示すデータバス状態信号がＦＣＲＡＭから出力される。ホスト装置は、このデータバス状態信号が“有効”であることを示すレベルになっているときにデータの読み出しを行うことで、無効データの誤読み出しを防ぐことができる（例えば、非特許文献１参照。）。【０００５】  図２０は、従来のクロック同期型半導体記憶装置におけるタイミングチャートであり、バースト読み出しにおける外部入力クロック信号、出力データ信号、およびデータバス状態信号等の遷移タイミングを示している。同図において、／ＣＥはチップイネーブル信号、ＡＤＤは外部入力アドレス信号、ＣＬＫは外部入力クロック信号、ＤＱは出力データ信号、／ＷＡＩＴはデータバス状態信号である。なお同図においては、レイテンシ＝４に設定されている例を示している。また、同図および以下の説明で「ＣＬＫ」に付記されている数字は、読み出し動作開始からのクロック数を示す。【０００６】  図２０において、ＣＬＫ１の立ち上がりに対して所定のセットアップ時間後にＡＤＤによって読み出しアドレスが入力され、設定されたレイテンシ−１のクロック数（ここでは４−１＝３クロック）のＣＬＫ２〜４が入力された後、ＣＬＫ５でＤＱが出力される。また、／ＷＡＩＴ信号は、上記ＤＱが出力される１つ前のＣＬＫ４で、データバスが無効であることを示す“Ｌ（Ｌｏｗ）”レベルから有効であることを示す“Ｈ（Ｈｉｇｈ）”レベルに変化する。【０００７】  ４つのデータを読み出したところで、読み出しアドレスがメモリアレイのロウアドレス境界に達したとすると、／ＷＡＩＴ信号が“Ｈ”になってから４クロック後に／ＷＡＩＴ信号はデータバスが無効であることを示す“Ｌ”レベルとなり、再度“Ｈ”レベルになった後に、続くデータが出力される。【０００８】  このように、有効なデータを出力する際には／ＷＡＩＴ信号を“Ｈ”にし、データが無効である場合は／ＷＡＩＴ信号を“Ｌ”にすることによって、ホスト装置が誤ったデータを読み出さないようにしている。【０００９】  また、システムの高速化に対応したメモリとして、クロックの両エッジでデータを出力するＤＤＲ  ＳＤＲＡＭが実用化されている。このＤＤＲ  ＳＤＲＡＭは、データの受信ミスが発生しないよう、ＤＱＳ（データストローブ）端子を設けることにより、高速化を実現している。【００１０】  このメモリでは、書込み時は、ホスト装置から、ＤＱＳと��ＤＱＳに同期したデータとを出力し、メモリはＤＱＳを用いて書込みデータを取り込む。【００１１】  また、読み出し時は、メモリからＤＱＳとＤＱＳに同期したデータを出力し、ホスト装置はＤＱＳを用いて読み出しデータを取り込む。読み出しデータが出力されるタイミングは、あらかじめ設定されたレイテンシにより決められており、データが出力される１サイクル前に、プリアンブルとして、ＤＱＳがＨｉＺ（ハイインピーダンス状態）から”Ｌ”レベルに変化し、次のサイクルで、ＤＱＳが”Ｈ”レベルに変化し、データの出力が開始される（例えば、エルピーダメモリ株式会社、「５１２Ｍ  ｂｉｔｓ  ＤＤＲ  ＳＤＲＡＭ  ＤＡＴＡ  ＳＨＥＥＴ」、Ｄｏｃｕｍｅｎｔ  Ｎｏ．Ｅ０６９９Ｅ５０（Ｖｅｒ．５．０）、２００６年１１月、ｐ．２７）。
【非特許文献１】富士通株式会社、「富士通半導体デバイスＤＡＴＡ  ＳＨＥＥＴ  ＤＳ０５−１１４２９−２（メモリ  Ｍｏｂｉｌｅ  ＦＣＲＡＭ  ＭＢ８２ＤＢＳ０２１６３Ｃ）」、２００５年
【発明の開示】
【発明が解決しようとする課題】
【００１２】  しかし、従来の方法では、あらかじめ設定したレイテンシに合わせてデータを出力するため、たとえ早くにメモリアレイからのデータ読み出しが完了していても、外部へのデータ出力はなされない。具体的には、例えば、図２０の例においてＣＬＫ３の立ち下がり前にすでにメモリアレイからのデータ読み出しが完了していたとしても、１クロックサイクル待ってＣＬＫ４の立ち下がりからデータ出力が行われる。そして、上記レイテンシは、半導体記憶装置の使用時の温度、電圧条件や、半導体記憶装置の製造時の条件に応じて異なる読み出し時間の最大時間に合わせて設定する必要がある。【００１３】  したがって、半導体記憶装置の読み出し速度を必ずしも活かすことができず、システム性能を向上させることが困難である。【００１４】  一方、動作中にクロック周期が変更になる場合などに、システム性能を向上させるためには、非特許文献１のＰ．２０に示されているように、ホスト装置でクロック周期等に応じてレイテンシを変更する制御が必要となる。【００１５】  また、図２０に示したようにデータバス状態信号（／ＷＡＩＴ）によりデータが無効であることを知らせるようになっている場合でも、ホスト装置とクロック同期型半導体記憶装置間で、例えばＣＬＫの１／２周期分（同図におけるｔｈＣＬＫ）（以上）の信号遅延が生じた場合には、出力データ信号ＤＱ、およびデータバス状態信号／ＷＡＩＴは、それぞれ同図に示すＤＱ１、／ＷＡＩＴ１のようになる。このような場合、ＣＰＵがＣＬＫによってデータ取り込みを行う際のセットアップ不足や、ＣＬＫとデータバス状態信号のモニタタイミングが合わないことによる読み出し開始サイクルのずれによって、誤読み出しを起こす可能性がある。このような誤読み出しを防ぐためには、ホスト装置で複雑なクロック制御が必要となり、また、クロック周波数が高いほど、防ぐことが困難である。【００１６】  さらに、読み出しアドレスがロウアドレス境界に達したことだけを検知してデータバス状態信号を“Ｌ”にする場合、読み出し中の電圧変動など他の種々の要因で読み出しが遅れても、データバス状態信号が“Ｌ”にならない。その場合、データバスが無効であるにも係わらず、不正なデータが取り込まれてしまう可能性がある。【００１７】  また、データの出力が開始される際に、上記のようにＤＱＳ（データストローブ）信号が）ハイインピーダンス状態から”Ｌ”レベルに変化する（プリアンブルを必要とする）構成では、データを受信するホスト装置で”Ｌ”レベルへの変化を検知して次のＤＱＳクロックを待つための複雑な制御が必要となる。【００１８】  本発明は、上記の点に鑑みてなされたもので、ホスト装置での複雑な制御を必要とすることなく、最も早いタイミングでデータを読み出すことなどが容易にでき、または出力データがクロック周期以上に遅延した場合や、種々の要因により（突発的に）読み出し時間の変動が発生した場合などでも、誤読み出しを容易に防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１９】  本発明の半導体記憶装置は、
メモリアレイにおける記憶データを読み出すアドレスが入力されるアドレス端子と、
入力クロックが入力されるクロック入力端子と、
上記アドレスに応じてメモリアレイから読み出されたデータを出力するデータ出力端子と、
上記入力クロックに同期した出力クロックを出力するクロック出力端子と、
を備え、
上記クロック出力端子は、
第１の電圧、および第２の電圧のうちの一方を常に出力するとともに、
上記データ出力端子から有効なデータが出力されている場合にだけ、出力電圧を第１の電圧から第２の電圧に遷移させるか、または一方の電圧から他方の電圧に遷移させることを特徴とする。【００２０】  また、例えば、上記クロック出力端子における上記出力電圧の遷移が、上記メモリアレイからのデータの読み出しが開始されてから完了するまでの時間に依存し、上記読み出しが開始されてからの入力クロック数に依存しないタイミングで行われるように構成されていることを特徴とする。【００２１】  これにより、記憶データ読み出し装置では、出力クロックに基づいて、半導体記憶装置から読み出されたデータを確実に取り込むことが容易にできる。【００２２】  また、上記のようなクロック端子における出力電圧の遷移を行わせることによって、迅速な読み出しを行わせることが容易にできる。
【発明の効果】
【００２３】  本発明によれば、最も早いタイミングでデータを読み出すことなどが容易にでき、または誤読み出しを防止することなどが容易にできる。
【図面の簡単な説明】
【００２４】
【図１】図１は、実施形態１の半導体記憶装置の構成を示すブロック図である。
【図２】図２は、同、各部の動作を示すタイミングチャートである。
【図３】図３は、同、各部の他の動作を示すタイミングチャートである。
【図４】図４は、実施形態２の半導体記憶装置の構成を示すブロック図である。
【図５】図５は、同、各部の動作を示すタイミングチャートである。
【図６】図６は、実施形態３の半導体記憶装置の構成を示すブロック図である。
【図７】図７は、同、出力制御部６５の詳細な構成を示すブロック図である。
【図８】図８は、同、各部の動作を示すタイミングチャートである。
【図９】図９は、実施形態３の変形例の出力制御部８５の詳細な構成を示すブロック図である。
【図１０】図１０は、実施形態４の半導体記憶装置の構成を示すブロック図である。
【図１１】図１１は、同、出力制御部１０５の詳細な構成を示すブロック図である。
【図１２】図１２は、同、各部の動作を示すタイミングチャートである。
【図１３】図１３は、実施形態５の半導体記憶装置の構成を示すブロック図である。
【図１４】図１４は、同、各部の動作を示すタイミングチャートである。
【図１５】図１５は、実施形態６の半導体記憶装置の出力制御部１６５の構成を示すブロック図である。
【図１６】図１６は、同、各部の動作を示すタイミングチャートである。
【図１７】図１７は、実施形態７のシステムの構成を示すブロック図である。
【図１８】図１８は、同、メモリデータ取り込み制御部１６３の詳細な構成を示すブロック図である。
【図１９】図１９は、同、各部の動作を示すタイミングチャートである。
【図２０】図２０は、従来の半導体記憶装置の動作を示すタイミングチャートである。
【符号の説明】
【００２５】      １    メモリアレイ
２    読み出しタイミング制御部
３    読み出し回路
４    読み出し完了判定部
５    出力制御部
６    アドレスデコーダ
７    アドレス制御部
１０    読み出しデータラッチ
１１    出力ビットカウンタ
１２    出力ビット選択回路
１３    出力同期回路
１４    ＯＵＴＣＬＫ生成部
１５    ＡＮＤ回路
１６    フリップフロップ回路
２０    ラッチ選択回路
２１    読み出しデータラッチＬ
２２    読み出しデータラッチＨ
２３    Ｒｅａｄ完了カウンタ
２４    ＯＵＴＣＬＫ生成部
２５    ＡＮＤ回路
３２    出力ビット選択回路
４２    読み出しタイミング制御部
４４    読み出し完了判定部
６２    読み出しタイミング制御部
６５    出力制御部
８４    ＯＵＴＣＬＫ生成部
８５    出力制御部
１０５    出力制御部
１１３    読み出し回路
１１４    読み出し完了判定部
１６０    ホスト装置
１６１    メモリ
１６２    メモリデータ読み出し制御部
１６３    メモリデータ取り込み制御部
１６４    ＣＰＵ
１６５    出力制御部
１７１    ＯＵＴＣＬＫカウンタ
１７２    メモリデータラッチ
１７３    メモリデータラッチ
１７４    比較器
【発明を実施するための最良の形態】
【００２６】  以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。【００２７】  《発明の実施形態１》
図１は、実施形態１の半導体記憶装置の要部の構成を示すブロック図である。【００２８】  この半導体記憶装置には、メモリアレイ１と、読み出しタイミング制御部２と、読み出し回路３と、読み出し完了判定部４と、出力制御部５と、アドレスデコーダ６とが設けられている。なお、半導体記憶装置には、上記以外に、各部の動作に必要なバイアス電圧を与える電源回路や、データの書き込みも可能な場合には書き込みのための回路等、記憶装置として必要な種々の回路が設けられているが、主として本実施形態の説明に必要な部分について説明する。【００２９】  上記メモリアレイ１は、データを記憶する複数のメモリセルが配列されたものである。【００３０】  読み出しタイミング制御部２は、外部から入力される入力クロックに同期して、記憶データの読み出し動作の開始タイミングを示すＲｅａｄトリガ信号を生成するようになっている。【００３１】  読み出し回路３は、図示しないセンスアンプを有し、読み出しタイミング制御部２から出力されるＲｅａｄトリガ信号が“Ｈ（Ｈｉｇｈレベル）”になるのに応じて記憶データの読み出し動作を開始し、読み出し完了判定部４から出力されるＲｅａｄタイミング信号が“Ｌ（Ｌｏｗレベル）”になるのに応じて、メモリセルから読み出されたデータを保持し、Ｒｅａｄデータとして出力するようになっている。【００３２】  読み出し完了判定部４は、Ｒｅａｄトリガ信号が“Ｈ”になってから、後に詳述する期間ＴＲＡＣの間“Ｈ”になるＲｅａｄタイミング信号と、期間ＴＲＡＣ＋ＴＤＬＹの間“Ｌ”になるＲｅａｄ完了信号を出力するようになっている。ここで、上記タイミングの制御は、例えば半導体記憶装置の内部で発振される、入力クロックよりも周期の短いクロックを用いて行われる。なお、これに限らず、アナログ遅延回路等を用いて制御されるなどしてもよい。また、上記期間ＴＲＡＣ等は、設計時に設定されてもよいし、製造時や機器への組み込み時に半導体記憶装置の特性等に応じて設定されてもよいし、さらに、機器に組み込まれた後、使用開始時や使用中の初期化処理などによって電源電圧や温度などに応じて動的に設定されるなどしてもよい。【００３３】  出力制御部５は、読み出し回路３から出力されたＲｅａｄデータを出力データＤＡＴＡとして出力するとともに、これを図示しないホスト装置が取り込むタイミングを示す出力クロックＯＵＴＣＬＫを出力するようになっている。【００３４】  また、アドレスデコーダ６は、外部から入力された読み出しアドレスをデコードして、メモリアレイ１内の特定のメモリセルを選択する選択信号を出力するようになっている。【００３５】  ここで、同図における端子ＡＤＤは、読み出しアドレスが入力されるアドレス入力端子である。【００３６】  端子／ＣＥは、記憶データの読み出し時に“Ｌ”レベルとなるチップイネーブル信号が入力されるチップイネーブル信号入力端子である。【００３７】  端子ＣＬＫは、入力クロックが入力される入力クロック入力端子である。【００３８】  端子ＯＵＴＣＬＫは、出力クロックが出力される出力クロック出力端子である。【００３９】  端子ＤＡＴＡは、出力データＤＡＴＡが出力されるデータ出力端子である。【００４０】  なお、���下の説明において、上記各端子の符号は、便宜上、適宜信号名としても用いる。また、以下の説明および図面において、「ＣＬＫ」に付記されている数字は、／ＣＥが“Ｌ”になってからのクロック数を示す。【００４１】  上記のように構成された半導体記憶装置の動作を説明する。図２は、半導体記憶装置の各部の信号を示すタイミングチャートである。【００４２】  読み出しアドレスＡＤＤが入力されると、上記アドレスはＣＬＫ１の立ち上がり（Ｔ２１）でアドレスデコーダ６に取り込まれてデコードされ、アドレスに応じたメモリセルの選択信号がメモリアレイ１に出力される。【００４３】  また、上記読み出しアドレスＡＤＤの入力に伴って、チップイネーブル信号／ＣＥが“Ｌ”になると、読み出しタイミング制御部２は、ＣＬＫ１の立ち上がり（Ｔ２１）に同期してＲｅａｄトリガ信号を１回だけ、所定の時間（例えば次のＣＬＫ２の立ち上がりまでの間）“Ｈ”にする。【００４４】  読み出し回路３は、上記Ｒｅａｄトリガ信号に応じて活性化される（プリチャージ等の読み出しシーケンスを開始する）。【００４５】  また、読み出し完了判定部４は、上記Ｒｅａｄトリガ信号が“Ｈ”になると（Ｔ２１）、Ｒｅａｄタイミング信号を“Ｈ”にし、あらかじめ設定された期間ＴＲＡＣ経過後に“Ｌ”にする。上記期間ＴＲＡＣは、読み出し回路３による記憶データの読み出しに必要な時間に応じて設定された期間である。【００４６】  読み出し回路３は、Ｒｅａｄタイミング信号が“Ｌ”になると非活性化され（読み出しシーケンスを終了し）、メモリアレイ１から読み出されたデータを保持し、Ｒｅａｄデータとして出力する。【００４７】  読み出し完了判定部４は、また、上記Ｒｅａｄトリガ信号が“Ｈ”になったときに（Ｔ２１）Ｒｅａｄ完了信号を“Ｌ”にし、期間ＴＲＡＣ＋ＴＤＬＹ経過後に“Ｈ”にする。上記ＴＤＬＹは、読み出し回路３から出力されたＲｅａｄデータが出力制御部５まで伝搬するのに必要な時間に応じて定められる期間である。（なお、ＴＤＬＹを無視し得るような場合などには、期間ＴＲＡＣを設定するだけにしたりしてもよい。）
出力制御部５は、Ｒｅａｄ完了信号が“Ｈ”になった後の最初のＣＬＫ５の立ち下がり（Ｔ２２）で、読み出し回路３から出力されたＲｅａｄデータを取り込み、出力データＤＡＴＡとしてＤＡＴＡ出力端子に出力する。また、次のＣＬＫ６の立ち上がり（Ｔ２３）に同期して１クロック分の出力クロックＯＵＴＣＬＫをＯＵＴＣＬＫ端子に出力する。【００４８】  その後、チップイネーブル信号／ＣＥが“Ｈ”になると、半導体記憶装置はディスエーブル状態になり、出力クロックＯＵＴＣＬＫは出力制御部５から出力されなくなる。【００４９】  上記のように、例えば半導体記憶装置の製造時の条件や、動作時の条件（電圧、温度等）などにより読み出し回路３による記憶データの読み出しに必要な時間等が異なるのに応じて期間ＴＲＡＣ等が設定されることによって、出力データＤＡＴＡの出力タイミングを柔軟に制御することができる。具体的には、例えば、上記のように図２の例ではＣＬＫ１から６クロック目のＣＬＫ６で出力データＤＡＴＡおよび出力クロックＯＵＴＣＬＫが出力されるのに対して、図３に示すように期間ＴＲＡＣが短くされると（ＴＲＡＣ１）、５クロック目のＣＬＫ５で出力されるようになる。すなわち、最も早いタイミングで記憶データを読み出すことなどが容易にできる。また、誤読み出しを防止することなども容易にできる。【００５０】  また、入力クロックの周波数が異なる場合でも、同じように期間ＴＲＡＣ等によってタイミングが制御されるので、クロック周波数に応じたレイテンシの変更なども必要とされない。したがってクロック周波数を切り替えることも容易にできる。【００５１】  しかも、ホスト装置は、出力クロックＯＵＴＣＬＫによって出力データＤＡＴＡを取り込むだけでよく、ストローブ信号に基づいて出力データがメモリから出力されたタイミングを検出するなど、読み出し待ちのための制御をしたりする必要はない。【００５２】  なお、上記の例では、Ｒｅａｄデータが出力制御部５を介して出力される例を示したが、読み出し回路３から直接出力されるようにして、出力制御部５は主として出力クロックＯＵＴＣＬＫだけを出力するようにしてもよい。【００５３】  《発明の実施形態２》
実施形態２の半導体記憶装置として、チップイネーブル信号／ＣＥが“Ｌ”の間、入力された読み出しアドレスＡＤＤを初期値として連続する読み出しアドレスの記憶データが出力される半導体記憶装置の例を説明する。【００５４】  この半導体記憶装置は、図４に示すように、実施形態１の半導体記憶装置の構成と比べて、読み出しタイミング制御部２、および読み出し完了判定部４に代えて、読み出しタイミング制御部４２、および読み出し完了判定部４４を備えている。また、さらに、アドレス制御部７を備えている。【００５５】  上記読み出しタイミング制御部４２は、／ＣＥとＣＬＫに加えて、読み出し完了判定部４４からのＲｅａｄ完了信号が入力され、／ＣＥが“Ｌ”の間、記憶データの読み出しが完了するごとに、繰り返し、Ｒｅａｄトリガ信号を出力するようになっている。【００５６】  読み出し完了判定部４４は、上記Ｒｅａｄトリガ信号が出力されるごとに、実施形態１の読み出し完了判定部４と同様の動作を繰り返すが、／ＣＥが“Ｈ”になると、その動作を停止するようになっている。【００５７】  また、アドレス制御部７は、アドレス自動インクリメント機能を有し、連続した読み出しアドレスを順次出力するようになっている。より詳しくは、外部から入力された読み出しアドレスＡＤＤを初期値として、読み出し完了判定部４４から出力されるＲｅａｄ完了信号が“Ｈ”になるごとに、インクリメントされた読み出しアドレスＡＩＮ、ＡＩＮ＋１、ＡＩＮ＋２…を出力する。【００５８】  上記のように構成された半導体記憶装置では、１つのアドレスごとの読み出し動作は、実施形態１とほぼ同様であるが、以下のようにして複数のアドレスに亘る読み出しが順次行われる。以下、図５に基づいて説明する。【００５９】  まず、アドレス制御部７は、／ＣＥが“Ｈ”から“Ｌ”に遷移したときに、ＣＬＫの立ち下がりに同期して、外部から入力される読み出しアドレスＡＤＤを取り込み、そのまま読み出しアドレスＡＩＮとして出力する。なお、その後、／ＣＥが“Ｌ”の間は、後述するように、Ｒｅａｄ完了信号が“Ｈ”になった後にＣＬＫが立ち下がるごとに、順次インクリメントされる読み出しアドレスＡＩＮ、ＡＩＮ＋１、…を出力する。【００６０】  また、読み出しタイミング制御部４２は、／ＣＥが“Ｌ”、およびＲｅａｄ完了信号が“Ｈ”の両方の条件が満たされた後、ＣＬＫが最初に立ち下がった後の立ち上がり（Ｔ５１）から、所定の期間、Ｒｅａｄトリガ信号を“Ｈ”にする。【００６１】  そこで、実施形態１と同様にメモリアレイ１からの読み出し動作が行われ、Ｒｅａｄトリガ信号が“Ｈ”になってから期間ＴＲＡＣ＋ＴＤＬＹ経過後にＲｅａｄ完了信号が“Ｈ”になる。出力制御部５は、その後最初のＣＬＫ４の立ち下がり（Ｔ５２）で出力データＤＡＴＡとしてＤＡＴＡ０を出力し、さらに次のＣＬＫ５の立ち上がり（Ｔ５３）に同期して１クロック分の出力クロックＯＵＴＣＬＫを出力する。【００６２】  また、上記（Ｔ５２）では、アドレス制御部７は、前記のようにＲｅａｄ完了信号が“Ｈ”になった後にＣＬＫ４が立ち下がることによって、読み出しアドレスをＡＩＮ＋１にインクリメントする。【００６３】  一方、上記（Ｔ５３）では、（Ｔ���１）と同様に、／ＣＥが“Ｌ”、およびＲｅａｄ完了信号が“Ｈ”の両方の条件が満たされた後、ＣＬＫが最初に立ち下がった後の立ち上がりとなるので、読み出しタイミング制御部４２は、再度Ｒｅａｄトリガ信号を所定の期間“Ｈ”にする。そこで、読み出しアドレスＡＩＮ＋１の記憶データに対して、再度、上記と同様に読み出し動作が行われる。すなわち、読み出し回路３は読み出しシーケンスを開始し、読み出し完了判定部４４は、上記（Ｔ５１）から期間ＴＲＡＣの間Ｒｅａｄタイミング信号を“Ｈ”にするとともに、期間ＴＲＡＣ＋ＴＤＬＹの間Ｒｅａｄ完了信号を“Ｌ”にする。これによって、（Ｔ５４）で次の出力データＤＡＴＡ１が出力制御部５から出力される。【００６４】  以下、同様にさらに次の読み出し動作が行われるが、図５の例では（Ｔ５６）で／ＣＥが“Ｈ”になることにより、実行中の読み出し動作が打ち切られる。すなわち、読み出しタイミング制御部４２はＲｅａｄトリガ信号を“Ｌ”に戻し、読み出し完了判定部４４はＲｅａｄタイミング信号を“Ｌ”、Ｒｅａｄ完了信号を“Ｈ”に戻し、出力制御部５はその後の出力データＤＡＴＡ等の出力を停止し、出力制御部５はその後の出力クロックＯＵＴＣＬＫの出力を抑制する。【００６５】  上記のように、Ｒｅａｄ完了信号が“Ｈ”になるごとに、アドレス制御部７が読み出しアドレスをインクリメントするとともに、Ｒｅａｄトリガ信号が“Ｈ”になって次の読み出し動作が行われることにより、先頭アドレスを入力するだけで連続読み出し動作させることが可能となる。【００６６】  《発明の実施形態３》
実施形態３の半導体記憶装置として、読み出し回路から読み出されるデータのデータビット幅よりもＤＡＴＡ端子から出力されるデータのビット幅が小さい半導体記憶装置の例を説明する。この半導体記憶装置の例では、読み出し回路から読み出された３２ビットのデータが、８ビットずつ４回に分けてＤＡＴＡ端子から出力される。【００６７】  この半導体記憶装置は、図６に示すように、実施形態２の半導体記憶装置の構成と比べて、読み出しタイミング制御部４２、および出力制御部５に代えて、読み出しタイミング制御部６２、および出力制御部６５を備えている。【００６８】  読み出しタイミング制御部６２は、読み出し回路３からのＲｅａｄデータの読み出しが完了してＲｅａｄ完了信号が“Ｈ”になり、かつ、その前に読み出されたデータが全て出力制御部６５から出力されてデータ出力完了信号が“Ｈ”になった後に、ＣＬＫの立ち上がりに同期して、次のデータを読み出すためにＲｅａｄトリガ信号を“Ｈ”にするようになっている。ここで、上記データ出力完了信号は、後述するようにＣＬＫが立ち上がる前に“Ｌ”に戻るが、例えばデータ出力完了信号が“Ｈ”になったときにセットされる図示しないフリップフロップ回路の出力に基づいて、Ｒｅａｄトリガ信号が“Ｈ”にされるようになっている。【００６９】  出力制御部６５は、読み出し回路から読み出された３２ビットのＲｅａｄデータを一旦保持し、８ビットずつ４回に分けてＤＡＴＡ端子から出力するようになっている。また、４回の出力が完了したときには、データ出力完了信号を出力するようになっている。この出力制御部６５は、具体的には、例えば図７に示すように、読み出しデータラッチ１０、出力ビットカウンタ１１、出力ビット選択回路１２、出力同期回路１３、ＯＵＴＣＬＫ生成部１４、およびＡＮＤ回路１５を備えて構成されている。【００７０】  上記ＡＮＤ回路１５は、読み出し完了判定部４４から出力されるＲｅａｄ完了信号と、出力ビットカウンタ１１から出力されるデータ出力完了信号とが共に“Ｈ”になったときに“Ｈ”になるラッチ／リセット信号を出力し、読み出し回路３から出力された３２ビットのＲｅａｄデータを読み出しデータラッチ１０に保持させるとともに、出力ビットカウンタ１１をリセットするようになっている。【００７１】  出力ビットカウンタ１１は、ＣＬＫの立ち下がりに同期してカウント値を０〜４までカウントアップし、カウント値が“０〜３”の間はデータ出力完了信号を“Ｌ”にして読み出しデータラッチ１０に保持されたＲｅａｄデータの出力が完了していないことを示す一方、カウント値が“４”になったときに、データ出力完了信号を“Ｈ”にするようになっている。なお、初期状態および／ＣＥが“Ｈ”になった場合の動作については後述する。【００７２】  出力ビット選択回路１２は、読み出しデータラッチ１０に保持されている３２ビットのＲｅａｄデータのうち、出力ビットカウンタ１１から出力されるカウント値に応じたビット位置の８ビットのデータを選択するようになっている。【００７３】  出力同期回路１３は、出力ビット選択回路１２によって選択された８ビットのデータをＣＬＫの立ち下がりで保持し、出力データＤＡＴＡとして出力するよ���になっている。【００７４】  ＯＵＴＣＬＫ生成部１４は、データ出力完了信号が“Ｌ”の間、およびデータ出力完了信号が“Ｈ”になった後、読み出しデータラッチ１０に保持されているＲｅａｄデータの出力が完了するまでの間、出力クロックＯＵＴＣＬＫを出力するようになっている。【００７５】  上記のように構成された半導体記憶装置の動作を図８に基づいて説明する。【００７６】  アドレス制御部７が、順次インクリメントされる読み出しアドレスＡＩＮ、ＡＩＮ＋１、…を出力する点、読み出し完了判定部４４が、Ｒｅａｄトリガ信号が“Ｈ”になるのに応じてＲｅａｄタイミング信号とＲｅａｄ完了信号とを出力する点、および読み出し回路３による記憶データの読み出し動作については、実施形態２と同じである。【００７７】  すなわち、アドレス制御部７は、／ＣＥが“Ｈ”から“Ｌ”に遷移したときに、ＣＬＫの立ち下がりに同期して、外部から入力される読み出しアドレスＡＤＤを取り込んで読み出しアドレスＡＩＮとして出力し、その後、Ｒｅａｄ完了信号が“Ｈ”になった後にＣＬＫが立ち下がるごとに、順次インクリメントされる読み出しアドレスＡＩＮ、ＡＩＮ＋１、…を出力する（Ｔ８２、Ｔ８６等）。【００７８】  また、読み出し完了判定部４４は、読み出しタイミング制御部６２から出力されるＲｅａｄトリガ信号に応じて、実施形態２と同様に遷移するＲｅａｄタイミング信号、およびＲｅａｄ完了信号を出力し、読み出し回路３は、上記Ｒｅａｄトリガ信号、およびＲｅａｄタイミング信号に応じてＲｅａｄデータＤＡＴＡ０、ＤＡＴＡ１…を出力する。【００７９】  一方、読み出しタイミング制御部６２は、／ＣＥが“Ｌ”、Ｒｅａｄ完了信号が“Ｈ”であることに加えて、以前にＲｅａｄトリガ信号が“Ｈ”になった後にデータ出力完了信号が“Ｈ”になっている状態があった場合に、ＣＬＫの立ち上がりに同期して、Ｒｅａｄトリガ信号を“Ｈ”にする（Ｔ８１、Ｔ８３、Ｔ８７、Ｔ９０）。具体的には、例えば（Ｔ８７）でＲｅａｄトリガ信号が“Ｈ”になることによるＲｅａｄデータＤＡＴＡ２の読み出しは、ＣＬＫ９付近で完了してＲｅａｄ完了信号が“Ｈ”になる。ところが、次の読み出しのためのＲｅａｄトリガ信号は、ＲｅａｄデータＤＡＴＡ１の出力が完了して、データ出力完了信号が“Ｈ”になった後のＣＬＫ１１の立ち上がり（Ｔ９０）で“Ｈ”になる。【００８０】  次に、主として出力制御部６５によるＲｅａｄデータの出力動作について説明する。【００８１】  出力制御部６５は、初期状態では、出力ビットカウンタ１１に値“４”がセットされ、カウントアップを停止した状態で、“Ｈ”のデータ出力完了信号を出力し続ける。そこで、ＡＮＤ回路１５から出力されるラッチ／リセット信号は、Ｒｅａｄ完了信号と同じ遷移をする。すなわち、（Ｔ８１）でＲｅａｄ完了信号が“Ｌ”になるとラッチ／リセット信号も“Ｌ”になり、期間ＴＲＡＣ＋ＴＤＬＹ経過後にＲｅａｄ完了信号が“Ｈ”になるとラッチ／リセット信号も“Ｈ”になる。【００８２】  上記ラッチ／リセット信号が“Ｈ”になるのに応じて、読み出しデータラッチ１０は、読み出し回路３から出力されているＲｅａｄデータＤＡＴＡ０を保持する。また、出力ビットカウン���１１のカウント値は“０”にリセットされる。（そこで、データ出力完了信号は直ちに“Ｌ”になって、ＡＮＤ回路１５から出力されるラッチ／リセット信号も“Ｌ”になる。）。【００８３】  出力ビットカウンタ１１の上記カウント値が“０”にリセットされると、出力ビット選択回路１２は、読み出しデータラッチ１０に保持された３２ビットのＲｅａｄデータＤＡＴＡ０のうち、上記カウント値“０”に応じたビット位置の８ビットのＲｅａｄデータＤＡＴＡ０［７：０］を選択して出力する。【００８４】  そこで、次にＣＬＫが立ち下がると（Ｔ８２）、上記選択されたＲｅａｄデータＤＡＴＡ０［７：０］が出力同期回路１３に保持され、出力データＤＡＴＡとしてＤＡＴＡ出力端子から出力される。また、上記のようにデータ出力完了信号が“Ｌ”になっていることによって、すなわち読み出しデータラッチ１０に取り込まれたが未だ出力されていないＲｅａｄデータがある場合に、ＯＵＴＣＬＫ生成部１４から出力クロックＯＵＴＣＬＫが出力される（Ｔ８３）。その後、同様にＣＬＫの立ち下がりごとに出力ビットカウンタ１１がカウントアップされながら、出力同期回路１３からはＲｅａｄデータＤＡＴＡ０［１５：８］〜［３１：２４］が順次出力同期回路１３に保持されて出力され（Ｔ８４等）、ＯＵＴＣＬＫ生成部１４からは出力クロックＯＵＴＣＬＫが出力される。【００８５】  やがて、（Ｔ８６）で出力ビットカウンタ１１に入力されるＣＬＫが立ち下がると、わずかなタイムラグで出力ビットカウンタ１１のカウント値が“４”になり、データ出力完了信号は“Ｈ”になる。このときに、同図の例のようにＲｅａｄ完了信号が“Ｈ”になっていれば、ＡＮＤ回路１５から出力されるラッチ／リセット信号も“Ｈ”になり、前記（８２）付近のタイミングの場合と同様に読み出しデータラッチ１０は、読み出し回路３から出力される次のＲｅａｄデータＤＡＴＡ１を保持する。また、出力ビットカウンタ１１のカウント値は“０”にリセットされる。【００８６】  なお、出力ビットカウンタ１１のカウント値が“４”になったときにＲｅａｄ完了信号が“Ｈ”になっていない場合には、ラッチ／リセット信号は“Ｌ”のままで、出力ビットカウンタ１１はカウント動作を停止する。この場合には、Ｒｅａｄ完了信号が“Ｈ”になった時点で、上記と同じ動作が行われる。【００８７】  また、／ＣＥが“Ｈ”になって読み出し動作が停止される場合（Ｔ９１）には、実施形態２で説明したのと同様に読み出しタイミング制御部６２はＲｅａｄトリガ信号を“Ｌ”に戻し、読み出し完了判定部４４はＲｅａｄタイミング信号を“Ｌ”、Ｒｅａｄ完了信号を“Ｈ”に戻すとともに、出力制御部６５の出力ビットカウンタ１１には値“４”がセットされることにより、データ出力完了信号が“Ｈ”になり、カウント動作が停止するとともに、Ｒｅａｄデータや出力クロックの出力も停止される。【００８８】  上記のように、読み出し回路３の読み出し動作と出力制御部６５の出力動作とのどちらが早い場合でも、Ｒｅａｄ完了信号とデータ出力完了信号との両方に基づいて次の読み出し動作や出力動作が制御されることにより、すなわち、Ｒｅａｄトリガ信号が“Ｈ”になるタイミングや、読み出しデ���タラッチ１０によるＲｅａｄデータのラッチ、出力ビットカウンタ１１のリセットなどが制御されることにより、確実、かつ効率のよい読み出しが容易に可能となる。【００８９】  なお、上記の例ではメモリアレイ１から３２ビットのＲｅａｄデータが読み出されて８ビットの出力データＤＡＴＡが４回出力される例を示したが、これに限らず、種々のビット数の組み合わせも容易に可能である。【００９０】  《発明の実施形態３の変形例》
上記のような出力制御部６５に代えて、図９に示すような出力制御部８５を用いるようにしてもよい。同図においてフリップフロップ回路１６−０〜１６−３１はシフトレジスタを構成し、Ｒｅａｄ完了信号が“Ｈ”になるのに応じて３２ビットのＲｅａｄデータを保持し、ＣＬＫの立ち下がりごとに各ビットの値を順次シフトしながら、１ビットの出力データＤＡＴＡを出力するようになっている。また、ＯＵＴＣＬＫ生成部８４は、Ｒｅａｄ完了信号が“Ｈ”になるごとに出力クロックＯＵＴＣＬＫを３２回出力するようになっている。なお、出力完了タイミングに応じて、実施形態３で説明したのと同様のデータ出力完了信号が出力されるようにしてもよい。【００９１】  上記のような構成は、特に１ビットの出力データＤＡＴＡを出力させることが容易であるが、これに限らず、例えば８ビット×４段のシフトレジスタを設けて、実施形態３で説明したのと同様に８ビットの出力データが４回出力されるようにするなどしてもよい。【００９２】  また、フリップフロップ回路の段数をより多く設けて、出力データの出力が完了しなくても次のＲｅａｄデータを保持し得るようにしてもよい。【００９３】  《発明の実施形態４》
実施形態４の半導体記憶装置として、前記実施形態３とは逆に、読み出し回路から読み出されるデータのデータビット幅よりもＤＡＴＡ端子から出力されるデータのビット幅が大きい半導体記憶装置の例を説明する。この半導体記憶装置の例では、読み出し回路から８ビットずつ２回に分けて読み出されたデータが、まとめて１６ビットのデータとしてＤＡＴＡ端子から出力される。【００９４】  この半導体記憶装置は、図１０に示すように、実施形態２の半導体記憶装置の構成と比べて、出力制御部５に代えて、出力制御部１０５を備えている。【００９５】  出力制御部１０５は、読み出し回路から読み出された２つの８ビットのＲｅａｄデータを一旦保持し、合わせて１６ビットの出力データＤＡＴＡとしてＤＡＴＡ端子から出力するようになっている。この出力制御部１０５は、具体的には、例えば図１１に示すように、ラッチ選択回路２０、読み出しデータラッチＬ２１、読み出しデータラッチＨ２２、Ｒｅａｄ完了カウンタ２３、ＯＵＴＣＬＫ生成部２４、およびＡＮＤ回路２５を備えて構成されている。【００９６】  上記ラッチ選択回路２０は、読み出し回路３から出力されたＲｅａｄデータをどのデータラッチへ取り込むかを選択するようになっている。【００９７】  読み出しデータラッチＬ２１、および読み出しデータラッチＨ２２は、それぞれＤＡＴＡ端子の下位ビットまたは上位ビットに接続されている。【００９８】  Ｒｅａｄ完了カウンタ２３は、Ｒｅａｄ完了信号が“Ｈ”になる回数を計数するようになっている。【００９９】  ＯＵＴＣＬＫ生成部２４は、入力クロックとＲｅａｄ完了カウンタ２３の出力とから、出力クロックＯＵＴＣＬＫを生成するようになっている。より詳しくは、Ｒｅａｄ完了カウンタ２３の出力が所定の値（本実施形態４では２）に達したときに、１回出力クロックＯＵＴＣＬＫを出力するとともに、Ｒｅａｄ完了カウンタ２３にリセット信号を出力するようになっている。【０１００】  ＡＮＤ回路２５は、Ｒｅａｄ完了信号が“Ｈ”のときに、ＣＬＫを出力するようになっている。【０１０１】  上記のように構成された半導体記憶装置の動作を図１２に基づいて説明する。【０１０２】  アドレス制御部７が、順次インクリメントされる読み出しアドレスＡＩＮ、ＡＩＮ＋１、…を出力する点、読み出しタイミング制御部４２が、ＣＬＫの立ち上がりに同期してＲｅａｄトリガ信号を“Ｈ”にする点、読み出し完了判定部４４が、Ｒｅａｄトリガ信号が“Ｈ”になるのに応じてＲｅａｄタイミング信号とＲｅａｄ完了信号とを出力する点、および読み出し回路３による記憶データの読み出し動作については、実施形態２と同じである。【０１０３】  以下、主として出力制御部１０５によるＲｅａｄデータの出力動作について説明する。【０１０４】  出力制御部１０５のＲｅａｄ完了カウンタ２３は、初期状態では、リセットされ、読み出しアドレスＡＩＮのＲｅａｄデータが読み出されてＲｅａｄ完了信号が立ち上がると、カウントアップして、カウント値“１”を出力する（Ｔ１２１）。そこで、次のＣＬＫの立ち下がりで、読み出し回路３から出力されたＲｅａｄデータが読み出しデータラッチＬ２１にラッチされる（Ｔ１２２）。すなわち、この時点でＤＡ��Ａ端子は上位が無効データ、下位がＤＡＴＡ００でまだ全ビットのデータが揃っていない状態になっている。【０１０５】  その後、次のアドレスＡＩＮ＋１のＲｅａｄデータが読み出されて、Ｒｅａｄ完了信号が再度“Ｈ”になると、Ｒｅａｄ完了カウンタ２３は、さらにカウントアップして、カウント値“２“を出力する（Ｔ１２５）。そこで、次のＣＬＫの立ち下がりで、読み出し回路３から出力されたＲｅａｄデータが読み出しデータラッチＨ２２にラッチされる（Ｔ１２６）。この時点でＤＡＴＡ端子は上位がＤＡＴＡ０１、下位がＤＡＴＡ００で全ビットのデータが揃った状態になる。【０１０６】  一方、ＯＵＴＣＬＫ生成部２４では、Ｒｅａｄ完了カウンタ２３のカウント値が所定の数（ここでは“２”）と一致するかが判定され、一致しているため、ＯＵＴＣＬＫが次のＣＬＫ立ち上がりで“Ｈ”になり、次のＣＬＫ立ち下がりで“Ｌ”になる。また、このとき、同時にＲｅａｄ完了カウンタ２３がリセットされる。【０１０７】  以下、／ＣＥが“Ｈ”になるまで同様の動作が繰り返される。【０１０８】  上記のように、読み出し回路３のＲｅａｄデータビット幅よりＤＡＴＡ端子の出力データビット幅が大きい場合に、ＤＡＴＡ端子のＤＡＴＡ端子に有効な出力データが出力されている状態で出力クロックＯＵＴＣＬＫが出力されるようにすることができる。それゆえ、読み出し回路３のセンスアンプ数を増やしたりすることなく、出力データビット幅を大きくすることが容易にできる。【０１０９】  なお、Ｒｅａｄデータや出力データは、上記のような８ビット、および１６ビットに限らず、種々のビット幅の組合せも容易に可能である。【０１１０】  《発明の実施形態５》
実施形態５の半導体記憶装置として、Ｒｅａｄタイミング信号、およびＲｅａｄ完了信号の遷移タイミングが自動的に制御される半導体記憶装置の例を説明する。具体的には、例えば実際に読み出されるダミーデータに基づいて制御される。【０１１１】  この半導体記憶装置は、図１３に示すように、実施形態３の半導体記憶装置の構成と比べて、読み出し回路３、および読み出し完了判定部４４に代えて、読み出し回路１１３、および読み出し完了判定部１１４を備えている。【０１１２】  読み出し回路１１３は、例えば３２ビットのＲｅａｄデータの他に、値が既知のダミーデータを出力するようになっている。【０１１３】  読み出し完了判定部１１４は、上記ダミーデータに基づいて、実際に記憶データの読み出しに要する時間を検出し、Ｒｅａｄタイミング信号と、Ｒｅａｄ完了信号とを制御するようになっている。【０１１４】  このように構成された半導体記憶装置の動作は、例えば図１４に示すように、Ｒｅａｄタイミング信号が“Ｈ”になる期間ＴＲＡＣ、およびＲｅａｄ完了信号が“Ｌ”になる期間ＴＲＡＣ＋ＴＤＬＹが動的に変化し得る点を除いて、実施形態３で説明したのと同じである。すなわち、実施形態３で説明したのと同様に、読み出し完了判定部１１４が出力するＲｅａｄ完了信号によって出力制御部６５が制御され、出力制御部６５が出力するデータ出力完了信号によって読み出しタイミング制御部６２が制御されることによって、クリティカルなタイミングの制御、すなわち例えば製造時の条件変動や使用時の条件変動等に応じた最も早いタイミングでのデータ出力などが容易に行えるので、確実、かつ効率のよい読み出しが容易に可能となる。【０１１５】  なお、上記のように記憶データの読み出しに要する時間を直接検出するのに限らず、温度や電源電圧などの間接的な検出に基づいて、同様のタイミング制御を行うようにしてもよい。【０１１６】  また、上起のようにダミーデータによって出力制御部６５等を制御する構成は、読み出し回路３が読み出すデータのビット幅とＤＡＴＡ端子から出力するデータのビット幅とが異なる場合に限らず、実施形態２のようにこれらのビット幅が等しい場合に適用してもよい。【０１１７】  《発明の実施形態６》
実施形態３の出力制御部６５に代えて、図１５に示すように出力ビット選択回路３２を備えた出力制御部１６５を用いて、最初に出力するビット位置を変更できるようにしてもよい。上記出力ビット選択回路３２は、ＡＤＤ端子からの入力アドレスが入力されるようになっている。また、入力アドレスの下位ビット（例えば下位２ビット）が出力ビットカウンタ１１の初期値としてプリセットされるようになっている。すなわち、図１６に示すように、（Ｔ１４１）のタイミングで取り込まれるアドレスが、読み出しアドレスであるＡＩＮにハーフワード分足されたアドレスであるＡＩＮ＋１／２になっているとすると、最初に出力されるデータは、読み出しデータの先頭ビットではなく、途中のビットからとなる。より具体的には、（Ｔ１４２）のタイミングで読み出しデータラッチにラッチされたＤＡＴＡ０のうち、ＤＡＴＡ０［２３：１６］から出力が開始される。【０１１８】  この場合、データが２回出力された（Ｔ１４４）のタイミングでデータ出力完了信号が“Ｈ”になるが、Ｒｅａｄ完了信号は“Ｌ”であるため、直ちにはデータのラッチは行われず、データ出力完了信号は“Ｈ”のままになる。そこで、次のＣＬＫの立ち上がり（Ｔ１４５）ではＯＵＴＣＬＫは“Ｈ”にならない。【０１１９】  やがて、Ｒｅａｄ完了信号が“Ｈ”になると、次のＲｅａｄデータが読み出しデータラッチ１０にラッチされ、データ出力完了信号が“Ｌ”になった次のＣＬＫ立ち上がりＴ１４８から再度ＯＵＴＣＬＫが出力される。【０１２０】  上記のように、ハーフワード境界から読み出しが開始される際などにも、ホスト装置で無効なデータ読み出しや、同じデータの２重読み出しが発生しないよう、ＯＵＴＣＬＫ出力が制御（停止）される。【０１２１】  《発明の実施形態７》
上記各実施形態で説明したような半導体記憶装置の記憶データを読み出すホスト装置の例を説明する。なお、半導体記憶装置は、このようなホスト装置と一体的に集積回路に搭載されるなどしてもよいし、別個の集積回路として形成されてもよい。【０１２２】  図１７は、上記各実施形態で説明したような半導体記憶装置であるメモリ１６１と、ホスト装置１６０とを含むシステムの要部の構成を示すブロック図である。【０１２３】  ホスト装置１６０は、ＣＰＵ１６４と、このＣＰＵ１６４がメモリ１６１に格納されているデータを読み出すための信号を制御するメモリデータ読み出し制御部１６２と、メモリ１６１から出力されるＤＡＴＡとＯＵＴＣＬＫとに基づいて、ＣＰＵ１６４がデータを読み出せるように制御するメモリデータ取り込み制御部１６３とを備えている。ここで、メモリ１６１のＤＡＴＡ出力幅は８ビット、ＣＰＵ１６４のデータバス幅は１６ビットであるとして説明する。【０１２４】  上記制御部１６３は、具体的には例えば図１８に示すように、ＯＵＴＣＬＫを計数するＯＵＴＣＬＫカウンタ１７１、ＯＵＴＣＬＫの立ち上がりでＤＡＴＡをラッチするメモリデータラッチ１７２、ＯＵＴＣＬＫの立ち上がりでメモリデータラッチ１７２の出力データをラッチするメモリデータラッチ１７３、およびＯＵＴＣＬＫカウンタの値を期待値（例えば２）と比較し、一致した場合にＡＣＫ信号を“Ｈ”にする比較器１７４を備えて構成されている。上記ＡＣＫ信号はハンドシェイクのアクセスを可能にするためのものである。【０１２５】  上記のように構成されたシステムの動作を図１９に基づいて説明する。【０１２６】  まず、ＣＰＵ１６４は、メモリ１６１のデータを読み出すために、メモリデータ読み出し制御部１６２によって、メモリへメモリ１６１にアクセスするための／ＣＥ（チップイネーブル），ＣＬＫ（アクセスクロック），およびＡＤＤ（読み出しアドレス）信号を生成し、メモリ１６１に入力する。このとき、制御部１６３のＯＵＴＣＬＫカウンタ１７１は、／ＣＥの立ち下がりで“０”にリセットされる。【０１２７】  メモリ１６１は、各実施形態で説明したような動作により、（Ｔ１８０）のタイミングで先頭のデータＤＡＴＡ０を出力し、（Ｔ１８１）のタイミングでＯＵＴＣＬＫを“Ｈ”にする。【０１２８】  そこで、メモリ１６１から出力されたＤＡＴＡがＯＵＴＣＬＫの立ち上がりでメモリデータ取り込み制御部１６３内のメモリデータラッチ１７２にラッチされる。その際に、ＯＵＴＣＬＫカウンタ１７１はカウント値を“１”にカウントアップする。比較器１７４は上記カウント値と期待値とを比較するが、不一致なのでＡＣＫ信号は“Ｌ”のままになる。【０１２９】  次に、メモリ１６１から次のデータＤＡＴＡ１が出力され、（Ｔ１８２）のタイミングで出力されたＯＵＴＣＬＫの立ち上がりで、メモリデータラッチ１７２のデータがメモリデータラッチ１７３に取り込まれ、メモリから出力されたＤＡＴＡ１がメモリデータラッチ１７２に取り込まれる。【０１３０】  このとき、ＯＵＴＣＬＫカウンタ１７１のカウント値は“２”にカウントアップされる。この場合、比較器１７４では上記カウント値と期待値とが一致するので、ＡＣＫ信号が“Ｈ”になる。そこで、ＣＰＵ１６４は、ＡＣＫ信号が“Ｈ”になった次のＣＬＫの立ち上がりタイミング（Ｔ１８３）で、ＣＰＵＤＡＴＡを取り込む。【０１３１】  読み出しが完了したら、メモリデータ読み出し制御部１６２は／ＣＥを“Ｈ”にし、メモリへのアクセスを終了する。【０１３２】  上記のように、ＣＰＵのデータバス幅とメモリの出力データ幅が異なる場合でも、ＣＰＵでの特別な制御をすることなく、正確に所望のメモリデータを読み出させることが容易にできる。なお、必ずしもビット幅の変換をしなくてもよく、その場合でも正確な読み出しが容易にできる効果は得られる。【０１３３】  また、例えば図１９のようにＣＰＵとメモリ間の信号遅延が大きい場合に、レイテンシ４という仕様でＣＬＫ４の立ち上がりでデータを読み出そうとする場合には、データの遅延が大きく誤読み出しする可能性が大きいのに対し、上記のようにＯＵＴＣＬＫの立ち上がりでデータを取り込む構成とすることにより、安定したデータの読み出しが容易に可能となる。【０１３４】  したがって、信号遅延を防ぐために駆動能力を大きくしたり、配線長を極力短くしたりする対策が不要となり、自由度の高いシステムを容易に構築できる。【０１３５】  なお、上記第１〜第６の実施の形態において、半導体記憶装置はアドレス端子とデータ端子が別々の端子である場合について説明したが、アドレスとデータを同一の端子からシリアルなどで入出力する場合においても同様に本発明は適用可能である。このようにアドレス、データをシリアル入力し、データをシリアル出力したり、端子の共用化を図ったりするような構成にすれば、特に高いクロック周波数で動作させる場合などに、少ない端子数でデータスループットを向上させる大きな効果を得ることなども容易にできる。【０１３６】  また、上記各実施形態や変形例で説明した構成は、論理的に可能な範囲で種々組み合わせてもよい。具体的には、例えば実施形態１のように１つのアドレスのデータを読み出す場合でも、実施形態３〜６のようにビット幅の変換などが行われるようにしてもよいし各実施形態の機能を併せ持たせて、切り替えて用い得るようにしたりしてもよい。【０１３７】  また、上記のような構成が適用される装置は特に限定されず、例えば種々のシステムのコード格納用メモリや、データ格納用メモリとして有用である。また、例えば信号遅延を無視することなども容易なため、大規模なシステムＬＳＩ（ＳＯＣ：システムオンチップ）やシステムＬＳＩとメモリとのＳｉＰ（システムインパッケージ）に搭載するメモリとしても適している。また、端子数の少ないシリアルアクセスに適しているため、各種メモリカードやＵＳＢメモリなどにも応用できる。
【産業上の利用可能性】
【０１３８】  本発明にかかる半導体記憶装置は、最も早いタイミングでデータを読み出すことなどが容易にでき、または誤読み出しを防止することなどが容易にできる効果を有し、例えば、クロック同期型の半導体記憶装置、これを搭載した集積回路、およびこれを用いたシステム（半導体装置）や、記憶データ読み出し装置等として有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】平成19年10月10日(2007.10.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリアレイにおける記憶データを読み出すアドレスが入力されるアドレス端子と、
入力クロックが入力されるクロック入力端子と、
上記アドレスに応じてメモリアレイから読み出されたデータを出力するデータ出力端子と、
上記入力クロックに同期した出力クロックを出力するクロック出力端子と、
を備え、
上記クロック出力端子は、
第１の電圧、および第２の電圧のうちの一方を常に出力するとともに、
上記データ出力端子から有効なデータが出力されている場合にだけ、出力電圧を第１の電圧から第２の電圧に遷移させるか、または一方の電圧から他方の電圧に遷移させることを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置であって、
上記クロック出力端子における上記出力電圧の遷移が、上記メモリアレイからのデータの読み出しが開始されてから完了するまでの時間に依存し、上記読み出しが開始されてからの入力クロック数に依存しないタイミングで行われるように構成されていることを特徴とする半導体記憶装置。
【請求項３】
請求項２の半導体記憶装置であって、
上記メモリアレイからのデータの読み出しが開始されてから完了するまでの時間が、あらかじめ設定されるように構成されていることを特徴とする半導体記憶装置。
【請求項４】
請求項２の半導体記憶装置であって、
上記メモリアレイからのデータの読み出しが開始されてから完了するまでの時間が、環境状態に基づいて検出されるように構成されていることを特徴とする半導体記憶装置。
【請求項５】
請求項２の半導体記憶装置であって、
上記メモリアレイからのデータの読み出しが開始されてから完了するまでの時間が、ダミーデータの読み出し動作に基づいて検出されるように構成されていることを特徴とする半導体記憶装置。
【請求項６】
請求項１の半導体記憶装置であって、
上記アドレス端子とデータ出力端子とが共用されるように構成されていることを特徴とする半導体記憶装置。
【請求項７】
請求項１の半導体記憶装置であって、
上記データ出力端子は、入力されたアドレスを初期値とする連続アドレスに対して読み出されたデータを出力するように構成されていることを特徴とする半導体記憶装置。
【請求項８】
請求項７の半導体記憶装置であって、
上記データ出力端子は、上記メモリアレイから読み出された１つのデータを複数回に分けて出力するように構成されていることを特徴とする半導体記憶装置。
【請求項９】
請求項７の半導体記憶装置であって、
上記データ出力端子は、上記メモリアレイから読み出された複数のデータを同時に出力するように構成されていることを特徴とする半導体記憶装置。
【請求項１０】
データを記憶する複数のメモリセルが配列されたメモリアレイと、
入力クロックに同期して読み出し開始信号を生成する読み出しタイミング制御部と、
センスアンプを有し、上記読み出し開始信号に応じてメモリセルからデータを読み出す読み出し回路と、
データの読み出しが完了したか否かを判定する読み出し完了判定部と、
上記読み出し回路からの読み出しデータ、およびその読み出しデータに対応するとともに上記入力クロックに同期した出力クロックを出力する出力制御部と、
を備え、
上記出力制御部は、上記読み出し完了判定部で読み出し完了と判定された後に、上記読み出しデータと出力クロックとを出力することを特徴とする半導体記憶装置。
【請求項１１】
請求項１０の半導体記憶装置であって、
上記読み出し完了判定部は、上記メモリアレイからのデータの読み出しが開始されてから完了するまでの時間が、あらかじめ設定された時間に達したか否かに応じて、上記判定をするように構成されていることを特徴とする半導体記憶装置。
【請求項１２】
請求項１０の半導体記憶装置であって、
上記読み出し完了判定部は、上記メモリアレイからのデータの読み出しが開始されてから完了するまでの時間が、環境状態に基づいて設定される時間に達したか否かに応じて、上記判定をするように構成されていることを特徴とする半導体記憶装置。
【請求項１３】
請求項１０の半導体記憶装置であって、
上記読み出し完了判定部は、ダミーデータの読み出し動作に基づいて、上記判定をするように構成されていることを特徴とする半導体記憶装置。
【請求項１４】
請求項１０の半導体記憶装置であって、
入力されたアドレスを初期値とする連続アドレスに対して、上記メモリセルからデータが読み出されるように構成されていることを特徴とする半導体記憶装置。
【請求項１５】
請求項１４の半導体記憶装置であって、
上記メモリアレイから読み出された１つのデータを複数回に分けて出力するように構成されていることを特徴とする半導体記憶装置。
【請求項１６】
請求項１４の半導体記憶装置であって、
上記メモリアレイから読み出された複数のデータを同時に出力するように構成されていることを特徴とする半導体記憶装置。
【請求項１７】
外部から入力されるアドレスに応じてメモリアレイから読み出されたデータを出力するデータ出力端子と、
外部から入力される入力クロックに同期した出力クロックを出力するクロック出力端子と、
を備え、
上記クロック出力端子は、
上記メモリアレイからのデータの読み出しが開始されてから完了するまでの時間に依存した、上記読み出しが開始されてからの入力クロック数に依存しないタイミングで、
上記データ出力端子から有効なデータが出力されている場合にだけ、出力電圧を第１の電圧から第２の電圧に遷移させるか、または一方の電圧から他方の電圧に遷移させることを特徴とする半導体記憶装置。
【請求項１８】
請求項１の半導体記憶装置から出力されるデータと出力クロックとに基づいて、上記半導体記憶装置に記憶されているデータを読み出すように構成されていることを特徴とする記憶データ読み出し装置。
【請求項１９】
請求項１８の記憶データ読み出し装置であって、
半導体記憶装置から読み出した所定数のデータを合わせて同時にデータの処理部に渡すように構成されていることを特徴とする記憶データ読み出し装置。
【請求項２０】
請求項１の半導体記憶装置と、請求項１８の記憶データ読み出し装置とを備えたことを特徴とする半導体装置。
【請求項２１】
請求項１０の半導体記憶装置から出力されるデータと出力クロックとに基づいて、上記半導体記憶装置に記憶されているデータを読み出すように構成されていることを特徴とする記憶データ読み出し装置。
【請求項２２】
請求項２１の記憶データ読み出し装置であって、
半導体記憶装置から読み出した所定数のデータを合わせて同時にデータの処理部に渡すように構成されていることを特徴とする記憶データ読み出し装置。
【請求項２３】
請求項１０の半導体記憶装置と、請求項２１の記憶データ読み出し装置とを備えたことを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、クロック同期型の半導体記憶装置、これを搭載した集積回路、およびこれを用いたシステム（半導体装置）や、記憶データ読み出し装置等に関するものである。
【背景技術】
【０００２】
従来のクロック同期型半導体記憶装置としては、例えば、近年需要が増大している携帯電話用途向けなどに、バースト読み出しモードを備えた非同期ＳＲＡＭ型高速アクセスメモリであるＦＣＲＡＭ（登録商標）が実用化されている。
【０００３】
このＦＣＲＡＭは、バースト読み出しモードに設定されると、外部から入力されるクロック信号に同期して動作する。アドレスが入力されてから、あらかじめ設定されたレイテンシに応じた数のクロックパルスの入力後にデータを出力する。
【０００４】
また、一括読み出しデータ長を指定しない連続バースト読み出しモードにおいては、連続読み出し中に読み出しアドレスがメモリアレイのロウアドレス境界に達したとき、データ出力遅延が発生する。この出力遅延を外部に知らせるために、データバスが有効か無効かを示すデータバス状態信号がＦＣＲＡＭから出力される。ホスト装置は、このデータバス状態信号が“有効”であることを示すレベルになっているときにデータの読み出しを行うことで、無効データの誤読み出しを防ぐことができる（例えば、非特許文献１参照。）。
【０００５】
図２０は、従来のクロック同期型半導体記憶装置におけるタイミングチャートであり、バースト読み出しにおける外部入力クロック信号、出力データ信号、およびデータバス状態信号等の遷移タイミングを示している。同図において、／ＣＥはチップイネーブル信号、ＡＤＤは外部入力アドレス信号、ＣＬＫは外部入力クロック信号、ＤＱは出力データ信号、／ＷＡＩＴはデータバス状態信号である。なお同図においては、レイテンシ＝４に設定されている例を示している。また、同図および以下の説明で「ＣＬＫ」に付記されている数字は、読み出し動作開始からのクロック数を示す。
【０００６】
図２０において、ＣＬＫ１の立ち上がりに対して所定のセットアップ時間後にＡＤＤによって読み出しアドレスが入力され、設定されたレイテンシ−１のクロック数（ここでは４−１＝３クロック）のＣＬＫ２〜４が入力された後、ＣＬＫ５でＤＱが出力される。また、／ＷＡＩＴ信号は、上記ＤＱが出力される１つ前のＣＬＫ４で、データバスが無効であることを示す“Ｌ（Ｌｏｗ）”レベルから有効であることを示す“Ｈ（Ｈｉｇｈ）”レベルに変化する。
【０００７】
４つのデータを読み出したところで、読み出しアドレスがメモリアレイのロウアドレス境界に達したとすると、／ＷＡＩＴ信号が“Ｈ”になってから４クロック後に／ＷＡＩＴ信号はデータバスが無効であることを示す“Ｌ”レベルとなり、再度“Ｈ”レベルになった後に、続くデータが出力される。
【０００８】
このように、有効なデータを出力する際には／ＷＡＩＴ信号を“Ｈ”にし、データが無効である場合は／ＷＡＩＴ信号を“Ｌ”にすることによって、ホスト装置が誤ったデータを読み出さないようにしている。
【０００９】
また、システムの高速化に対応したメモリとして、クロックの両エッジでデータを出力するＤＤＲ  ＳＤＲＡＭが実用化されている。このＤＤＲ  ＳＤＲＡＭは、データの受信ミスが発生しないよう、ＤＱＳ（データストローブ）端子を設けることにより、高速化を実現している。
【００１０】
このメモリでは、書込み時は、ホスト装置から、ＤＱＳと、ＤＱＳに同期したデータとを出力し、メモリはＤＱＳを用いて書込みデータを取り込む。
【００１１】
また、読み出し時は、メモリからＤＱＳとＤＱＳに同期したデータを出力し、ホスト装置はＤＱＳを用いて読み出しデータを取り込む。読み出しデータが出力されるタイミングは、あらかじめ設定されたレイテンシにより決められており、データが出力される１サイクル前に、プリアンブルとして、ＤＱＳがＨｉＺ（ハイインピーダンス状態）から”Ｌ”レベルに変化し、次のサイクルで、ＤＱＳが”Ｈ”レベルに変化し、データの出力が開始される（例えば、エルピーダメモリ株式会社、「512M bits DDR SDRAM DATA SHEET」、Document No. E0699E50 (Ver. 5.0)、２００６年１１月、ｐ．２７）。
【非特許文献１】富士通株式会社、「富士通半導体デバイスDATA SHEET DS05-11429-2（メモリ Mobile FCRAM MB82DBS02163C）」、２００５年
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、従来の方法では、あらかじめ設定したレイテンシに合わせてデータを出力するため、たとえ早くにメモリアレイからのデータ読み出しが完了していても、外部へのデータ出力はなされない。具体的には、例えば、図２０の例においてＣＬＫ３の立ち下がり前にすでにメモリアレイからのデータ読み出しが完了していたとしても、１クロックサイクル待ってＣＬＫ４の立ち下がりからデータ出力が行われる。そして、上記レイテンシは、半導体記憶装置の使用時の温度、電圧条件や、半導体記憶装置の製造時の条件に応じて異なる読み出し時間の最大時間に合わせて設定する必要がある。
【００１３】
したがって、半導体記憶装置の読み出し速度を必ずしも活かすことができず、システム性能を向上させることが困難である。
【００１４】
一方、動作中にクロック周期が変更になる場合などに、システム性能を向上させるためには、非特許文献１のＰ．２０に示されているように、ホスト装置でクロック周期等に応じてレイテンシを変更する制御が必要となる。
【００１５】
また、図２０に示したようにデータバス状態信号（／ＷＡＩＴ）によりデータが無効であることを知らせるようになっている場合でも、ホスト装置とクロック同期型半導体記憶装置間で、例えばＣＬＫの１／２周期分（同図におけるｔｈＣＬＫ）（以上）の信号遅延が生じた場合には、出力データ信号ＤＱ、およびデータバス状態信号／ＷＡＩＴは、それぞれ同図に示すＤＱ１、／ＷＡＩＴ１のようになる。このような場合、ＣＰＵがＣＬＫによってデータ取り込みを行う際のセットアップ不足や、ＣＬＫとデータバス状態信号のモニタタイミングが合わないことによる読み出し開始サイクルのずれによって、誤読み出しを起こす可能性がある。このような誤読み出しを防ぐためには、ホスト装置で複雑なクロック制御が必要となり、また、クロック周波数が高いほど、防ぐことが困難である。
【００１６】
さらに、読み出しアドレスがロウアドレス境界に達したことだけを検知してデータバス状態信号を“Ｌ”にする場合、読み出し中の電圧変動など他の種々の要因で読み出しが遅れても、データバス状態信号が“Ｌ”にならない。その場合、データバスが無効であるにも係わらず、不正なデータが取り込まれてしまう可能性がある。
【００１７】
また、データの出力が開始される際に、上記のようにＤＱＳ（データストローブ）信号が）ハイインピーダンス状態から”Ｌ”レベルに変化する（プリアンブルを必要とする）構成では、データを受信するホスト装置で”Ｌ”レベルへの変化を検知して次のＤＱＳクロックを待つための複雑な制御が必要となる。
【００１８】
本発明は、上記の点に鑑みてなされたもので、ホスト装置での複雑な制御を必要とすることなく、最も早いタイミングでデータを読み出すことなどが容易にでき、または出力データがクロック周期以上に遅延した場合や、種々の要因により（突発的に）読み出し時間の変動が発生した場合などでも、誤読み出しを容易に防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１９】
本発明の半導体記憶装置は、
メモリアレイにおける記憶データを読み出すアドレスが入力されるアドレス端子と、
入力クロックが入力されるクロック入力端子と、
上記アドレスに応じてメモリアレイから読み出されたデータを出力するデータ出力端子と、
上記入力クロックに同期した出力クロックを出力するクロック出力端子と、
を備え、
上記クロック出力端子は、
第１の電圧、および第２の電圧のうちの一方を常に出力するとともに、
上記データ出力端子から有効なデータが出力されている場合にだけ、出力電圧を第１の電圧から第２の電圧に遷移させるか、または一方の電圧から他方の電圧に遷移させることを特徴とする。
【００２０】
また、例えば、上記クロック出力端子における上記出力電圧の遷移が、上記メモリアレイからのデータの読み出しが開始されてから完了するまでの時間に依存し、上記読み出しが開始されてからの入力クロック数に依存しないタイミングで行われるように構成されていることを特徴とする。
【００２１】
これにより、記憶データ読み出し装置では、出力クロックに基づいて、半導体記憶装置から読み出されたデータを確実に取り込むことが容易にできる。
【００２２】
また、上記のようなクロック端子における出力電圧の遷移を行わせることによって、迅速な読み出しを行わせることが容易にできる。
【発明の効果】
【００２３】
本発明によれば、最も早いタイミングでデータを読み出すことなどが容易にでき、または誤読み出しを防止することなどが容易にできる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００２５】
《発明の実施形態１》
図１は、実施形態１の半導体記憶装置の要部の構成を示すブロック図である。
【００２６】
この半導体記憶装置には、メモリアレイ１と、読み出しタイミング制御部２と、読み出し回路３と、読み出し完了判定部４と、出力制御部５と、アドレスデコーダ６とが設けられている。なお、半導体記憶装置には、上記以外に、各部の動作に必要なバイアス電圧を与える電源回路や、データの書き込みも可能な場合には書き込みのための回路等、記憶装置として必要な種々の回路が設けられているが、主として本実施形態の説明に必要な部分について説明する。
【００２７】
上記メモリアレイ１は、データを記憶する複数のメモリセルが配列されたものである。
【００２８】
読み出しタイミング制御部２は、外部から入力される入力クロックに同期して、記憶データの読み出し動作の開始タイミングを示すＲｅａｄトリガ信号を生成するようになっている。
【００２９】
読み出し回路３は、図示しないセンスアンプを有し、読み出しタイミング制御部２から出力されるＲｅａｄトリガ信号が“Ｈ（Ｈｉｇｈレベル）”になるのに応じて記憶データの読み出し動作を開始し、読み出し完了判定部４から出力されるＲｅａｄタイミング信号が“Ｌ（Ｌｏｗレベル）”になるのに応じて、メモリセルから読み出されたデータを保持し、Ｒｅａｄデータとして出力するようになっている。
【００３０】
読み出し完了判定部４は、Ｒｅａｄトリガ信号が“Ｈ”になってから、後に詳述する期間ＴＲＡＣの間“Ｈ”になるＲｅａｄタイミング信号と、期間ＴＲＡＣ＋ＴＤＬＹの間“Ｌ”になるＲｅａｄ完了信号を出力するようになっている。ここで、上記タイミングの制御は、例えば半導体記憶装置の内部で発振される、入力クロックよりも周期の短いクロックを用いて行われる。なお、これに限らず、アナログ遅延回路等を用いて制御されるなどしてもよい。また、上記期間ＴＲＡＣ等は、設計時に設定されてもよいし、製造時や機器への組み込み時に半導体記憶装置の特性等に応じて設定されてもよいし、さらに、機器に組み込まれた後、使用開始時や使用中の初期化処理などによって電源電圧や温度などに応じて動的に設定されるなどしてもよい。
【００３１】
出力制御部５は、読み出し回路３から出力されたＲｅａｄデータを出力データＤＡＴＡとして出力するとともに、これを図示しないホスト装置が取り込むタイミングを示す出力クロックＯＵＴＣＬＫを出力するようになっている。
【００３２】
また、アドレスデコーダ６は、外部から入力された読み出しアドレスをデコードして、メモリアレイ１内の特定のメモリセルを選択する選択信号を出力するようになっている。
【００３３】
ここで、同図における端子ＡＤＤは、読み出しアドレスが入力されるアドレス入力端子である。
【００３４】
端子／ＣＥは、記憶データの読み出し時に“Ｌ”レベルとなるチップイネーブル信号が入力されるチップイネーブル信号入力端子である。
【００３５】
端子ＣＬＫは、入力クロックが入力される入力クロック入力端子である。
【００３６】
端子ＯＵＴＣＬＫは、出力クロックが出力される出力クロック出力端子である。
【００３７】
端子ＤＡＴＡは、出力データＤＡＴＡが出力されるデータ出力端子である。
【００３８】
なお、以下の説明において、上記各端子の符号は、便宜上、適宜信号名としても用いる。また、以下の説明および図面において、「ＣＬＫ」に付記されている数字は、／ＣＥが“Ｌ”になってからのクロック数を示す。
【００３９】
上記のように構成された半導体記憶装置の動作を説明する。図２は、半導体記憶装置の各部の信号を示すタイミングチャートである。
【００４０】
読み出しアドレスＡＤＤが入力されると、上記アドレスはＣＬＫ１の立ち上がり（Ｔ２１）でアドレスデコーダ６に取り込まれてデコードされ、アドレスに応じたメモリセルの選択信号がメモリアレイ１に出力される。
【００４１】
また、上記読み出しアドレスＡＤＤの入力に伴って、チップイネーブル信号／ＣＥが“Ｌ”になると、読み出しタイミング制御部２は、ＣＬＫ１の立ち上がり（Ｔ２１）に同期してＲｅａｄトリガ信号を１回だけ、所定の時間（例えば次のＣＬＫ２の立ち上がりまでの間）“Ｈ”にする。
【００４２】
読み出し回路３は、上記Ｒｅａｄトリガ信号に応じて活性化される（プリチャージ等の読み出しシーケンスを開始する）。
【００４３】
また、読み出し完了判定部４は、上記Ｒｅａｄトリガ信号が“Ｈ”になると（Ｔ２１）、Ｒｅａｄタイミング信号を“Ｈ”にし、あらかじめ設定された期間ＴＲＡＣ経過後に“Ｌ”にする。上記期間ＴＲＡＣは、読み出し回路３による記憶データの読み出しに必要な時間に応じて設定された期間である。
【００４４】
読み出し回路３は、Ｒｅａｄタイミング信号が“Ｌ”になると非活性化され（読み出しシーケンスを終了し）、メモリアレイ１から読み出されたデータを保持し、Ｒｅａｄデータとして出力する。
【００４５】
読み出し完了判定部４は、また、上記Ｒｅａｄトリガ信号が“Ｈ”になったときに（Ｔ２１）Ｒｅａｄ完了信号を“Ｌ”にし、期間ＴＲＡＣ＋ＴＤＬＹ経過後に“Ｈ”にする。上記ＴＤＬＹは、読み出し回路３から出力されたＲｅａｄデータが出力制御部５まで伝搬するのに必要な時間に応じて定められる期間である。（なお、ＴＤＬＹを無視し得るような場合などには、期間ＴＲＡＣを設定するだけにしたりしてもよい。）
出力制御部５は、Ｒｅａｄ完了信号が“Ｈ”になった後の最初のＣＬＫ５の立ち下がり（Ｔ２２）で、読み出し回路３から出力されたＲｅａｄデータを取り込み、出力データＤＡＴＡとしてＤＡＴＡ出力端子に出力する。また、次のＣＬＫ６の立ち上がり（Ｔ２３）に同期して１クロック分の出力クロックＯＵＴＣＬＫをＯＵＴＣＬＫ端子に出力する。
【００４６】
その後、チップイネーブル信号／ＣＥが“Ｈ”になると、半導体記憶装置はディスエーブル状態になり、出力クロックＯＵＴＣＬＫは出力制御部５から出力されなくなる。
【００４７】
上記のように、例えば半導体記憶装置の製造時の条件や、動作時の条件（電圧、温度等）などにより読み出し回路３による記憶データの読み出しに必要な時間等が異なるのに応じて期間ＴＲＡＣ等が設定されることによって、出力データＤＡＴＡの出力タイミングを柔軟に制御することができる。具体的には、例えば、上記のように図２の例ではＣＬＫ１から６クロック目のＣＬＫ６で出力データＤＡＴＡおよび出力クロックＯＵＴＣＬＫが出力されるのに対して、図３に示すように期間ＴＲＡＣが短くされると（ＴＲＡＣ１）、５クロック目のＣＬＫ５で出力されるようになる。すなわち、最も早いタイミングで記憶データを読み出すことなどが容易にできる。また、誤読み出しを防止することなども容易にできる。
【００４８】
また、入力クロックの周波数が異なる場合でも、同じように期間ＴＲＡＣ等によってタイミングが制御されるので、クロック周波数に応じたレイテンシの変更なども必要とされない。したがってクロック周波数を切り替えることも容易にできる。
【００４９】
しかも、ホスト装置は、出力クロックＯＵＴＣＬＫによって出力データＤＡＴＡを取り込むだけでよく、ストローブ信号に基づいて出力データがメモリから出力されたタイミングを検出するなど、読み出し待ちのための制御をしたりする必要はない。
【００５０】
なお、上記の例では、Ｒｅａｄデータが出力制御部５を介して出力される例を示したが、読み出し回路３から直接出力されるようにして、出力制御部５は主として出力クロックＯＵＴＣＬＫだけを出力するようにしてもよい。
【００５１】
《発明の実施形態２》
実施形態２の半導体記憶装置として、チップイネーブル信号／ＣＥが“Ｌ”の間、入力された読み出しアドレスＡＤＤを初期値として連続する読み出しアドレスの記憶データが出力される半導体記憶装置の例を説明する。
【００５２】
この半導体記憶装置は、図４に示すように、実施形態１の半導体記憶装置の構成と比べて、読み出しタイミング制御部２、および読み出し完了判定部４に代えて、読み出しタイミング制御部４２、および読み出し完了判定部４４を備えている。また、さらに、アドレス制御部７を備えている。
【００５３】
上記読み出しタイミング制御部４２は、／ＣＥとＣＬＫに加えて、読み出し完了判定部４４からのＲｅａｄ完了信号が入力され、／ＣＥが“Ｌ”の間、記憶データの読み出しが完了するごとに、繰り返し、Ｒｅａｄトリガ信号を出力するようになっている。
【００５４】
読み出し完了判定部４４は、上記Ｒｅａｄトリガ信号が出力されるごとに、実施形態１の読み出し完了判定部４と同様の動作を繰り返すが、／ＣＥが“Ｈ”になると、その動作を停止するようになっている。
【００５５】
また、アドレス制御部７は、アドレス自動インクリメント機能を有し、連続した読み出しアドレスを順次出力するようになっている。より詳しくは、外部から入力された読み出しアドレスＡＤＤを初期値として、読み出し完了判定部４４から出力されるＲｅａｄ完了信号が“Ｈ”になるごとに、インクリメントされた読み出しアドレスＡＩＮ、ＡＩＮ＋１、ＡＩＮ+２…を出力する。
【００５６】
上記のように構成された半導体記憶装置では、１つのアドレスごとの読み出し動作は、実施形態１とほぼ同様であるが、以下のようにして複数のアドレスに亘る読み出しが順次行われる。以下、図５に基づいて説明する。
【００５７】
まず、アドレス制御部７は、／ＣＥが“Ｈ”から“Ｌ”に遷移したときに、ＣＬＫの立ち下がりに同期して、外部から入力される読み出しアドレスＡＤＤを取り込み、そのまま読み出しアドレスＡＩＮとして出力する。なお、その後、／ＣＥが“Ｌ”の間は、後述するように、Ｒｅａｄ完了信号が“Ｈ”になった後にＣＬＫが立ち下がるごとに、順次インクリメントされる読み出しアドレスＡＩＮ、ＡＩＮ+１、…を出力する。
【００５８】
また、読み出しタイミング制御部４２は、／ＣＥが“Ｌ”、およびＲｅａｄ完了信号が“Ｈ”の両方の条件が満たされた後、ＣＬＫが最初に立ち下がった後の立ち上がり（Ｔ５１）から、所定の期間、Ｒｅａｄトリガ信号を“Ｈ”にする。
【００５９】
そこで、実施形態１と同様にメモリアレイ１からの読み出し動作が行われ、Ｒｅａｄトリガ信号が“Ｈ”になってから期間ＴＲＡＣ＋ＴＤＬＹ経過後にＲｅａｄ完了信号が“Ｈ”になる。出力制御部５は、その後最初のＣＬＫ４の立ち下がり（Ｔ５２）で出力データＤＡＴＡとしてＤＡＴＡ０を出力し、さらに次のＣＬＫ５の立ち上がり（Ｔ５３）に同期して１クロック分の出力クロックＯＵＴＣＬＫを出力する。
【００６０】
また、上記（Ｔ５２）では、アドレス制御部７は、前記のようにＲｅａｄ完了信号が“Ｈ”になった後にＣＬＫ４が立ち下がることによって、読み出しアドレスをＡＩＮ＋１にインクリメントする。
【００６１】
一方、上記（Ｔ５３）では、（Ｔ５１）と同様に、／ＣＥが“Ｌ”、およびＲｅａｄ完了信号が“Ｈ”の両方の条件が満たされた後、ＣＬＫが最初に立ち下がった後の立ち上がりとなるので、読み出しタイミング制御部４２は、再度Ｒｅａｄトリガ信号を所定の期間“Ｈ”にする。そこで、読み出しアドレスＡＩＮ＋１の記憶データに対して、再度、上記と同様に読み出し動作が行われる。すなわち、読み出し回路３は読み出しシーケンスを開始し、読み出し完了判定部４４は、上記（Ｔ５１）から期間ＴＲＡＣの間Ｒｅａｄタイミング信号を“Ｈ”にするとともに、期間ＴＲＡＣ＋ＴＤＬＹの間Ｒｅａｄ完了信号を“Ｌ”にする。これによって、（Ｔ５４）で次の出力データＤＡＴＡ１が出力制御部５から出力される。
【００６２】
以下、同様にさらに次の読み出し動作が行われるが、図５の例では（Ｔ５６）で／ＣＥが“Ｈ”になることにより、実行中の読み出し動作が打ち切られる。すなわち、読み出しタイミング制御部４２はＲｅａｄトリガ信号を“Ｌ”に戻し、読み出し完了判定部４４はＲｅａｄタイミング信号を“Ｌ”、Ｒｅａｄ完了信号を“Ｈ”に戻し、出力制御部５はその後の出力データＤＡＴＡ等の出力を停止し、出力制御部５はその後の出力クロックＯＵＴＣＬＫの出力を抑制する。
【００６３】
上記のように、Ｒｅａｄ完了信号が“Ｈ”になるごとに、アドレス制御部７が読み出しアドレスをインクリメントするとともに、Ｒｅａｄトリガ信号が“Ｈ”になって次の読み出し動作が行われることにより、先頭アドレスを入力するだけで連続読み出し動作させることが可能となる。
【００６４】
《発明の実施形態３》
実施形態３の半導体記憶装置として、読み出し回路から読み出されるデータのデータビット幅よりもＤＡＴＡ端子から出力されるデータのビット幅が小さい半導体記憶装置の例を説明する。この半導体記憶装置の例では、読み出し回路から読み出された３２ビットのデータが、８ビットずつ４回に分けてＤＡＴＡ端子から出力される。
【００６５】
この半導体記憶装置は、図６に示すように、実施形態２の半導体記憶装置の構成と比べて、読み出しタイミング制御部４２、および出力制御部５に代えて、読み出しタイミング制御部６２、および出力制御部６５を備えている。
【００６６】
読み出しタイミング制御部６２は、読み出し回路３からのＲｅａｄデータの読み出しが完了してＲｅａｄ完了信号が“Ｈ”になり、かつ、その前に読み出されたデータが全て出力制御部６５から出力されてデータ出力完了信号が“Ｈ”になった後に、ＣＬＫの立ち上がりに同期して、次のデータを読み出すためにＲｅａｄトリガ信号を“Ｈ”にするようになっている。ここで、上記データ出力完了信号は、後述するようにＣＬＫが立ち上がる前に“Ｌ”に戻るが、例えばデータ出力完了信号が“Ｈ”になったときにセットされる図示しないフリップフロップ回路の出力に基づいて、Ｒｅａｄトリガ信号が“Ｈ”にされるようになっている。
【００６７】
出力制御部６５は、読み出し回路から読み出された３２ビットのＲｅａｄデータを一旦保持し、８ビットずつ４回に分けてＤＡＴＡ端子から出力するようになっている。また、４回の出力が完了したときには、データ出力完了信号を出力するようになっている。この出力制御部６５は、具体的には、例えば図７に示すように、読み出しデータラッチ１０、出力ビットカウンタ１１、出力ビット選択回路１２、出力同期回路１３、ＯＵＴＣＬＫ生成部１４、およびＡＮＤ回路１５を備えて構成されている。
【００６８】
上記ＡＮＤ回路１５は、読み出し完了判定部４４から出力されるＲｅａｄ完了信号と、出力ビットカウンタ１１から出力されるデータ出力完了信号とが共に“Ｈ”になったときに“Ｈ”になるラッチ／リセット信号を出力し、読み出し回路３から出力された３２ビットのＲｅａｄデータを読み出しデータラッチ１０に保持させるとともに、出力ビットカウンタ１１をリセットするようになっている。
【００６９】
出力ビットカウンタ１１は、ＣＬＫの立ち下がりに同期してカウント値を０〜４までカウントアップし、カウント値が“０〜３”の間はデータ出力完了信号を“Ｌ”にして読み出しデータラッチ１０に保持されたＲｅａｄデータの出力が完了していないことを示す一方、カウント値が“４”になったときに、データ出力完了信号を“Ｈ”にするようになっている。なお、初期状態および／ＣＥが“Ｈ”になった場合の動作については後述する。
【００７０】
出力ビット選択回路１２は、読み出しデータラッチ１０に保持されている３２ビットのＲｅａｄデータのうち、出力ビットカウンタ１１から出力されるカウント値に応じたビット位置の８ビットのデータを選択するようになっている。
【００７１】
出力同期回路１３は、出力ビット選択回路１２によって選択された８ビットのデータをＣＬＫの立ち下がりで保持し、出力データＤＡＴＡとして出力するようになっている。
【００７２】
ＯＵＴＣＬＫ生成部１４は、データ出力完了信号が“Ｌ”の間、およびデータ出力完了信号が“Ｈ”になった後、読み出しデータラッチ１０に保持されているＲｅａｄデータの出力が完了するまでの間、出力クロックＯＵＴＣＬＫを出力するようになっている。
【００７３】
上記のように構成された半導体記憶装置の動作を図８に基づいて説明する。
【００７４】
アドレス制御部７が、順次インクリメントされる読み出しアドレスＡＩＮ、ＡＩＮ＋１、…を出力する点、読み出し完了判定部４４が、Ｒｅａｄトリガ信号が“Ｈ”になるのに応じてＲｅａｄタイミング信号とＲｅａｄ完了信号とを出力する点、および読み出し回路３による記憶データの読み出し動作については、実施形態２と同じである。
【００７５】
すなわち、アドレス制御部７は、／ＣＥが“Ｈ”から“Ｌ”に遷移したときに、ＣＬＫの立ち下がりに同期して、外部から入力される読み出しアドレスＡＤＤを取り込んで読み出しアドレスＡＩＮとして出力し、その後、Ｒｅａｄ完了信号が“Ｈ”になった後にＣＬＫが立ち下がるごとに、順次インクリメントされる読み出しアドレスＡＩＮ、ＡＩＮ＋１、…を出力する（Ｔ８２、Ｔ８６等）。
【００７６】
また、読み出し完了判定部４４は、読み出しタイミング制御部６２から出力されるＲｅａｄトリガ信号に応じて、実施形態２と同様に遷移するＲｅａｄタイミング信号、およびＲｅａｄ完了信号を出力し、読み出し回路３は、上記Ｒｅａｄトリガ信号、およびＲｅａｄタイミング信号に応じてＲｅａｄデータＤＡＴＡ０、ＤＡＴＡ１…を出力する。
【００７７】
一方、読み出しタイミング制御部６２は、／ＣＥが“Ｌ”、Ｒｅａｄ完了信号が“Ｈ”であることに加えて、以前にＲｅａｄトリガ信号が“Ｈ”になった後にデータ出力完了信号が“Ｈ”になっている状態があった場合に、ＣＬＫの立ち上がりに同期して、Ｒｅａｄトリガ信号を“Ｈ”にする（Ｔ８１、Ｔ８３、Ｔ８７、Ｔ９０）。具体的には、例えば（Ｔ８７）でＲｅａｄトリガ信号が“Ｈ”になることによるＲｅａｄデータＤＡＴＡ２の読み出しは、ＣＬＫ９付近で完了してＲｅａｄ完了信号が“Ｈ”になる。ところが、次の読み出しのためのＲｅａｄトリガ信号は、ＲｅａｄデータＤＡＴＡ１の出力が完了して、データ出力完了信号が“Ｈ”になった後のＣＬＫ１１の立ち上がり（Ｔ９０）で“Ｈ”になる。
【００７８】
次に、主として出力制御部６５によるＲｅａｄデータの出力動作について説明する。
【００７９】
出力制御部６５は、初期状態では、出力ビットカウンタ１１に値“４”がセットされ、カウントアップを停止した状態で、“Ｈ”のデータ出力完了信号を出力し続ける。そこで、ＡＮＤ回路１５から出力されるラッチ／リセット信号は、Ｒｅａｄ完了信号と同じ遷移をする。すなわち、（Ｔ８１）でＲｅａｄ完了信号が“Ｌ”になるとラッチ／リセット信号も“Ｌ”になり、期間ＴＲＡＣ＋ＴＤＬＹ経過後にＲｅａｄ完了信号が“Ｈ”になるとラッチ／リセット信号も“Ｈ”になる。
【００８０】
上記ラッチ／リセット信号が“Ｈ”になるのに応じて、読み出しデータラッチ１０は、読み出し回路３から出力されているＲｅａｄデータＤＡＴＡ０を保持する。また、出力ビットカウンタ１１のカウント値は“０”にリセットされる。（そこで、データ出力完了信号は直ちに“Ｌ”になって、ＡＮＤ回路１５から出力されるラッチ／リセット信号も“Ｌ”になる。）。
【００８１】
出力ビットカウンタ１１の上記カウント値が“０”にリセットされると、出力ビット選択回路１２は、読み出しデータラッチ１０に保持された３２ビットのＲｅａｄデータＤＡＴＡ０のうち、上記カウント値“０”に応じたビット位置の８ビットのＲｅａｄデータＤＡＴＡ０［７：０］を選択して出力する。
【００８２】
そこで、次にＣＬＫが立ち下がると（Ｔ８２）、上記選択されたＲｅａｄデータＤＡＴＡ０［７：０］が出力同期回路１３に保持され、出力データＤＡＴＡとしてＤＡＴＡ出力端子から出力される。また、上記のようにデータ出力完了信号が“Ｌ”になっていることによって、すなわち読み出しデータラッチ１０に取り込まれたが未だ出力されていないＲｅａｄデータがある場合に、ＯＵＴＣＬＫ生成部１４から出力クロックＯＵＴＣＬＫが出力される（Ｔ８３）。その後、同様にＣＬＫの立ち下がりごとに出力ビットカウンタ１１がカウントアップされながら、出力同期回路１３からはＲｅａｄデータＤＡＴＡ０［１５：８］〜［３１：２４］が順次出力同期回路１３に保持されて出力され（Ｔ８４等）、ＯＵＴＣＬＫ生成部１４からは出力クロックＯＵＴＣＬＫが出力される。
【００８３】
やがて、（Ｔ８６）で出力ビットカウンタ１１に入力されるＣＬＫが立ち下がると、わずかなタイムラグで出力ビットカウンタ１１のカウント値が“４”になり、データ出力完了信号は“Ｈ”になる。このときに、同図の例のようにＲｅａｄ完了信号が“Ｈ”になっていれば、ＡＮＤ回路１５から出力されるラッチ／リセット信号も“Ｈ”になり、前記（８２）付近のタイミングの場合と同様に読み出しデータラッチ１０は、読み出し回路３から出力される次のＲｅａｄデータＤＡＴＡ１を保持する。また、出力ビットカウンタ１１のカウント値は“０”にリセットされる。
【００８４】
なお、出力ビットカウンタ１１のカウント値が“４”になったときにＲｅａｄ完了信号が“Ｈ”になっていない場合には、ラッチ／リセット信号は“Ｌ”のままで、出力ビットカウンタ１１はカウント動作を停止する。この場合には、Ｒｅａｄ完了信号が“Ｈ”になった時点で、上記と同じ動作が行われる。
【００８５】
また、／ＣＥが“Ｈ”になって読み出し動作が停止される場合（Ｔ９１）には、実施形態２で説明したのと同様に読み出しタイミング制御部６２はＲｅａｄトリガ信号を“Ｌ”に戻し、読み出し完了判定部４４はＲｅａｄタイミング信号を“Ｌ”、Ｒｅａｄ完了信号を“Ｈ”に戻すとともに、出力制御部６５の出力ビットカウンタ１１には値“４”がセットされることにより、データ出力完了信号が“Ｈ”になり、カウント動作が停止するとともに、Ｒｅａｄデータや出力クロックの出力も停止される。
【００８６】
上記のように、読み出し回路３の読み出し動作と出力制御部６５の出力動作とのどちらが早い場合でも、Ｒｅａｄ完了信号とデータ出力完了信号との両方に基づいて次の読み出し動作や出力動作が制御されることにより、すなわち、Ｒｅａｄトリガ信号が“Ｈ”になるタイミングや、読み出しデータラッチ１０によるＲｅａｄデータのラッチ、出力ビットカウンタ１１のリセットなどが制御されることにより、確実、かつ効率のよい読み出しが容易に可能となる。
【００８７】
なお、上記の例ではメモリアレイ１から３２ビットのＲｅａｄデータが読み出されて８ビットの出力データＤＡＴＡが４回出力される例を示したが、これに限らず、種々のビット数の組み合わせも容易に可能である。
【００８８】
《発明の実施形態３の変形例》
上記のような出力制御部６５に代えて、図９に示すような出力制御部８５を用いるようにしてもよい。同図においてフリップフロップ回路１６−０〜１６−３１はシフトレジスタを構成し、Ｒｅａｄ完了信号が“Ｈ”になるのに応じて３２ビットのＲｅａｄデータを保持し、ＣＬＫの立ち下がりごとに各ビットの値を順次シフトしながら、１ビットの出力データＤＡＴＡを出力するようになっている。また、ＯＵＴＣＬＫ生成部８４は、Ｒｅａｄ完了信号が“Ｈ”になるごとに出力クロックＯＵＴＣＬＫを３２回出力するようになっている。なお、出力完了タイミングに応じて、実施形態３で説明したのと同様のデータ出力完了信号が出力されるようにしてもよい。
【００８９】
上記のような構成は、特に１ビットの出力データＤＡＴＡを出力させることが容易であるが、これに限らず、例えば８ビット×４段のシフトレジスタを設けて、実施形態３で説明したのと同様に８ビットの出力データが４回出力されるようにするなどしてもよい。
【００９０】
また、フリップフロップ回路の段数をより多く設けて、出力データの出力が完了しなくても次のＲｅａｄデータを保持し得るようにしてもよい。
【００９１】
《発明の実施形態４》
実施形態４の半導体記憶装置として、前記実施形態３とは逆に、読み出し回路から読み出されるデータのデータビット幅よりもＤＡＴＡ端子から出力されるデータのビット幅が大きい半導体記憶装置の例を説明する。この半導体記憶装置の例では、読み出し回路から８ビットずつ２回に分けて読み出されたデータが、まとめて１６ビットのデータとしてＤＡＴＡ端子から出力される。
【００９２】
この半導体記憶装置は、図１０に示すように、実施形態２の半導体記憶装置の構成と比べて、出力制御部５に代えて、出力制御部１０５を備えている。
【００９３】
出力制御部１０５は、読み出し回路から読み出された２つの８ビットのＲｅａｄデータを一旦保持し、合わせて１６ビットの出力データＤＡＴＡとしてＤＡＴＡ端子から出力するようになっている。この出力制御部１０５は、具体的には、例えば図１１に示すように、ラッチ選択回路２０、読み出しデータラッチＬ２１、読み出しデータラッチＨ２２、Ｒｅａｄ完了カウンタ２３、ＯＵＴＣＬＫ生成部２４、およびＡＮＤ回路２５を備えて構成されている。
【００９４】
上記ラッチ選択回路２０は、読み出し回路３から出力されたＲｅａｄデータをどのデータラッチへ取り込むかを選択するようになっている。
【００９５】
読み出しデータラッチＬ２１、および読み出しデータラッチＨ２２は、それぞれＤＡＴＡ端子の下位ビットまたは上位ビットに接続されている。
【００９６】
Ｒｅａｄ完了カウンタ２３は、Ｒｅａｄ完了信号が“Ｈ”になる回数を計数するようになっている。
【００９７】
ＯＵＴＣＬＫ生成部２４は、入力クロックとＲｅａｄ完了カウンタ２３の出力とから、出力クロックＯＵＴＣＬＫを生成するようになっている。より詳しくは、Ｒｅａｄ完了カウンタ２３の出力が所定の値（本実施形態４では２）に達したときに、１回出力クロックＯＵＴＣＬＫを出力するとともに、Ｒｅａｄ完了カウンタ２３にリセット信号を出力するようになっている。
【００９８】
ＡＮＤ回路２５は、Ｒｅａｄ完了信号が“Ｈ”のときに、ＣＬＫを出力するようになっている。
【００９９】
上記のように構成された半導体記憶装置の動作を図１２に基づいて説明する。
【０１００】
アドレス制御部７が、順次インクリメントされる読み出しアドレスＡＩＮ、ＡＩＮ＋１、…を出力する点、読み出しタイミング制御部４２が、ＣＬＫの立ち上がりに同期してＲｅａｄトリガ信号を“Ｈ”にする点、読み出し完了判定部４４が、Ｒｅａｄトリガ信号が“Ｈ”になるのに応じてＲｅａｄタイミング信号とＲｅａｄ完了信号とを出力する点、および読み出し回路３による記憶データの読み出し動作については、実施形態２と同じである。
【０１０１】
以下、主として出力制御部１０５によるＲｅａｄデータの出力動作について説明する。
【０１０２】
出力制御部１０５のＲｅａｄ完了カウンタ２３は、初期状態では、リセットされ、読み出しアドレスＡＩＮのＲｅａｄデータが読み出されてＲｅａｄ完了信号が立ち上がると、カウントアップして、カウント値“１”を出力する（Ｔ１２１）。そこで、次のＣＬＫの立ち下がりで、読み出し回路３から出力されたＲｅａｄデータが読み出しデータラッチＬ２１にラッチされる（Ｔ１２２）。すなわち、この時点でＤＡＴＡ端子は上位が無効データ、下位がＤＡＴＡ００でまだ全ビットのデータが揃っていない状態になっている。
【０１０３】
その後、次のアドレスＡＩＮ＋１のＲｅａｄデータが読み出されて、Ｒｅａｄ完了信号が再度“Ｈ”になると、Ｒｅａｄ完了カウンタ２３は、さらにカウントアップして、カウント値“２“を出力する（Ｔ１２５）。そこで、次のＣＬＫの立ち下がりで、読み出し回路３から出力されたＲｅａｄデータが読み出しデータラッチＨ２２にラッチされる（Ｔ１２６）。この時点でＤＡＴＡ端子は上位がＤＡＴＡ０１、下位がＤＡＴＡ００で全ビットのデータが揃った状態になる。
【０１０４】
一方、ＯＵＴＣＬＫ生成部２４では、Ｒｅａｄ完了カウンタ２３のカウント値が所定の数（ここでは“２”）と一致するかが判定され、一致しているため、ＯＵＴＣＬＫが次のＣＬＫ立ち上がりで“Ｈ”になり、次のＣＬＫ立ち下がりで“Ｌ”になる。また、このとき、同時にＲｅａｄ完了カウンタ２３がリセットされる。
【０１０５】
以下、／ＣＥが“Ｈ”になるまで同様の動作が繰り返される。
【０１０６】
上記のように、読み出し回路３のＲｅａｄデータビット幅よりＤＡＴＡ端子の出力データビット幅が大きい場合に、ＤＡＴＡ端子のＤＡＴＡ端子に有効な出力データが出力されている状態で出力クロックＯＵＴＣＬＫが出力されるようにすることができる。それゆえ、読み出し回路３のセンスアンプ数を増やしたりすることなく、出力データビット幅を大きくすることが容易にできる。
【０１０７】
なお、Ｒｅａｄデータや出力データは、上記のような８ビット、および１６ビットに限らず、種々のビット幅の組合せも容易に可能である。
【０１０８】
《発明の実施形態５》
実施形態５の半導体記憶装置として、Ｒｅａｄタイミング信号、およびＲｅａｄ完了信号の遷移タイミングが自動的に制御される半導体記憶装置の例を説明する。具体的には、例えば実際に読み出されるダミーデータに基づいて制御される。
【０１０９】
この半導体記憶装置は、図１３に示すように、実施形態３の半導体記憶装置の構成と比べて、読み出し回路３、および読み出し完了判定部４４に代えて、読み出し回路１１３、および読み出し完了判定部１１４を備えている。
【０１１０】
読み出し回路１１３は、例えば３２ビットのＲｅａｄデータの他に、値が既知のダミーデータを出力するようになっている。
【０１１１】
読み出し完了判定部１１４は、上記ダミーデータに基づいて、実際に記憶データの読み出しに要する時間を検出し、Ｒｅａｄタイミング信号と、Ｒｅａｄ完了信号とを制御するようになっている。
【０１１２】
このように構成された半導体記憶装置の動作は、例えば図１４に示すように、Ｒｅａｄタイミング信号が“Ｈ”になる期間ＴＲＡＣ、およびＲｅａｄ完了信号が“Ｌ”になる期間ＴＲＡＣ＋ＴＤＬＹが動的に変化し得る点を除いて、実施形態３で説明したのと同じである。すなわち、実施形態３で説明したのと同様に、読み出し完了判定部１１４が出力するＲｅａｄ完了信号によって出力制御部６５が制御され、出力制御部６５が出力するデータ出力完了信号によって読み出しタイミング制御部６２が制御されることによって、クリティカルなタイミングの制御、すなわち例えば製造時の条件変動や使用時の条件変動等に応じた最も早いタイミングでのデータ出力などが容易に行えるので、確実、かつ効率のよい読み出しが容易に可能となる。
【０１１３】
なお、上記のように記憶データの読み出しに要する時間を直接検出するのに限らず、温度や電源電圧などの間接的な検出に基づいて、同様のタイミング制御を行うようにしてもよい。
【０１１４】
また、上起のようにダミーデータによって出力制御部６５等を制御する構成は、読み出し回路３が読み出すデータのビット幅とＤＡＴＡ端子から出力するデータのビット幅とが異なる場合に限らず、実施形態２のようにこれらのビット幅が等しい場合に適用してもよい。
【０１１５】
《発明の実施形態６》
実施形態３の出力制御部６５に代えて、図１５に示すように出力ビット選択回路３２を備えた出力制御部１６５を用いて、最初に出力するビット位置を変更できるようにしてもよい。上記出力ビット選択回路３２は、ＡＤＤ端子からの入力アドレスが入力されるようになっている。また、入力アドレスの下位ビット（例えば下位２ビット）が出力ビットカウンタ１１の初期値としてプリセットされるようになっている。すなわち、図１６に示すように、（Ｔ１４１）のタイミングで取り込まれるアドレスが、読み出しアドレスであるＡＩＮにハーフワード分足されたアドレスであるＡＩＮ＋１／２になっているとすると、最初に出力されるデータは、読み出しデータの先頭ビットではなく、途中のビットからとなる。より具体的には、（Ｔ１４２）のタイミングで読み出しデータラッチにラッチされたＤＡＴＡ０のうち、ＤＡＴＡ０［２３：１６］から出力が開始される。
【０１１６】
この場合、データが２回出力された（Ｔ１４４）のタイミングでデータ出力完了信号が“Ｈ”になるが、Ｒｅａｄ完了信号は“Ｌ”であるため、直ちにはデータのラッチは行われず、データ出力完了信号は“Ｈ”のままになる。そこで、次のＣＬＫの立ち上がり（Ｔ１４５）ではＯＵＴＣＬＫは“Ｈ”にならない。
【０１１７】
やがて、Ｒｅａｄ完了信号が“Ｈ”になると、次のＲｅａｄデータが読み出しデータラッチ１０にラッチされ、データ出力完了信号が“Ｌ”になった次のＣＬＫ立ち上がりＴ１４８から再度ＯＵＴＣＬＫが出力される。
【０１１８】
上記のように、ハーフワード境界から読み出しが開始される際などにも、ホスト装置で無効なデータ読み出しや、同じデータの２重読み出しが発生しないよう、ＯＵＴＣＬＫ出力が制御（停止）される。
【０１１９】
《発明の実施形態７》
上記各実施形態で説明したような半導体記憶装置の記憶データを読み出すホスト装置の例を説明する。なお、半導体記憶装置は、このようなホスト装置と一体的に集積回路に搭載されるなどしてもよいし、別個の集積回路として形成されてもよい。
【０１２０】
図１７は、上記各実施形態で説明したような半導体記憶装置であるメモリ１６１と、ホスト装置１６０とを含むシステムの要部の構成を示すブロック図である。
【０１２１】
ホスト装置１６０は、ＣＰＵ１６４と、このＣＰＵ１６４がメモリ１６１に格納されているデータを読み出すための信号を制御するメモリデータ読み出し制御部１６２と、メモリ１６１から出力されるＤＡＴＡとＯＵＴＣＬＫとに基づいて、ＣＰＵ１６４がデータを読み出せるように制御するメモリデータ取り込み制御部１６３とを備えている。ここで、メモリ１６１のＤＡＴＡ出力幅は８ビット、ＣＰＵ１６４のデータバス幅は１６ビットであるとして説明する。
【０１２２】
上記制御部１６３は、具体的には例えば図１８に示すように、ＯＵＴＣＬＫを計数するＯＵＴＣＬＫカウンタ１７１、ＯＵＴＣＬＫの立ち上がりでＤＡＴＡをラッチするメモリデータラッチ１７２、ＯＵＴＣＬＫの立ち上がりでメモリデータラッチ１７２の出力データをラッチするメモリデータラッチ１７３、およびＯＵＴＣＬＫカウンタの値を期待値（例えば２）と比較し、一致した場合にＡＣＫ信号を“Ｈ”にする比較器１７４を備えて構成されている。上記ＡＣＫ信号はハンドシェイクのアクセスを可能にするためのものである。
【０１２３】
上記のように構成されたシステムの動作を図１９に基づいて説明する。
【０１２４】
まず、ＣＰＵ１６４は、メモリ１６１のデータを読み出すために、メモリデータ読み出し制御部１６２によって、メモリへメモリ１６１にアクセスするための／ＣＥ（チップイネーブル），ＣＬＫ（アクセスクロック），およびＡＤＤ（読み出しアドレス）信号を生成し、メモリ１６１に入力する。このとき、制御部１６３のＯＵＴＣＬＫカウンタ１７１は、／ＣＥの立ち下がりで“０”にリセットされる。
【０１２５】
メモリ１６１は、各実施形態で説明したような動作により、（Ｔ１８０）のタイミングで先頭のデータＤＡＴＡ０を出力し、（Ｔ１８１）のタイミングでＯＵＴＣＬＫを“Ｈ”にする。
【０１２６】
そこで、メモリ１６１から出力されたＤＡＴＡがＯＵＴＣＬＫの立ち上がりでメモリデータ取り込み制御部１６３内のメモリデータラッチ１７２にラッチされる。その際に、ＯＵＴＣＬＫカウンタ１７１はカウント値を“１”にカウントアップする。比較器１７４は上記カウント値と期待値とを比較するが、不一致なのでＡＣＫ信号は“Ｌ”のままになる。
【０１２７】
次に、メモリ１６１から次のデータＤＡＴＡ１が出力され、（Ｔ１８２）のタイミングで出力されたＯＵＴＣＬＫの立ち上がりで、メモリデータラッチ１７２のデータがメモリデータラッチ１７３に取り込まれ、メモリから出力されたＤＡＴＡ１がメモリデータラッチ１７２に取り込まれる。
【０１２８】
このとき、ＯＵＴＣＬＫカウンタ１７１のカウント値は“２”にカウントアップされる。この場合、比較器１７４では上記カウント値と期待値とが一致するので、ＡＣＫ信号が“Ｈ”になる。そこで、ＣＰＵ１６４は、ＡＣＫ信号が“Ｈ”になった次のＣＬＫの立ち上がりタイミング（Ｔ１８３）で、ＣＰＵＤＡＴＡを取り込む。
【０１２９】
読み出しが完了したら、メモリデータ読み出し制御部１６２は／ＣＥを“Ｈ”にし、メモリへのアクセスを終了する。
【０１３０】
上記のように、ＣＰＵのデータバス幅とメモリの出力データ幅が異なる場合でも、ＣＰＵでの特別な制御をすることなく、正確に所望のメモリデータを読み出させることが容易にできる。なお、必ずしもビット幅の変換をしなくてもよく、その場合でも正確な読み出しが容易にできる効果は得られる。
【０１３１】
また、例えば図１９のようにＣＰＵとメモリ間の信号遅延が大きい場合に、レイテンシ４という仕様でＣＬＫ４の立ち上がりでデータを読み出そうとする場合には、データの遅延が大きく誤読み出しする可能性が大きいのに対し、上記のようにＯＵＴＣＬＫの立ち上がりでデータを取り込む構成とすることにより、安定したデータの読み出しが容易に可能となる。
【０１３２】
したがって、信号遅延を防ぐために駆動能力を大きくしたり、配線長を極力短くしたりする対策が不要となり、自由度の高いシステムを容易に構築できる。
【０１３３】
なお、上記第１〜第６の実施の形態において、半導体記憶装置はアドレス端子とデータ端子が別々の端子である場合について説明したが、アドレスとデータを同一の端子からシリアルなどで入出力する場合においても同様に本発明は適用可能である。このようにアドレス、データをシリアル入力し、データをシリアル出力したり、端子の共用化を図ったりするような構成にすれば、特に高いクロック周波数で動作させる場合などに、少ない端子数でデータスループットを向上させる大きな効果を得ることなども容易にできる。
【０１３４】
また、上記各実施形態や変形例で説明した構成は、論理的に可能な範囲で種々組み合わせてもよい。具体的には、例えば実施形態１のように１つのアドレスのデータを読み出す場合でも、実施形態３〜６のようにビット幅の変換などが行われるようにしてもよいし各実施形態の機能を併せ持たせて、切り替えて用い得るようにしたりしてもよい。
【０１３５】
また、上記のような構成が適用される装置は特に限定されず、例えば種々のシステムのコード格納用メモリや、データ格納用メモリとして有用である。また、例えば信号遅延を無視することなども容易なため、大規模なシステムＬＳＩ（ＳＯＣ：システムオンチップ）やシステムＬＳＩとメモリとのＳｉＰ（システムインパッケージ）に搭載するメモリとしても適している。また、端子数の少ないシリアルアクセスに適しているため、各種メモリカードやＵＳＢメモリなどにも応用できる。
【産業上の利用可能性】
【０１３６】
本発明にかかる半導体記憶装置は、最も早いタイミングでデータを読み出すことなどが容易にでき、または誤読み出しを防止することなどが容易にできる効果を有し、例えば、クロック同期型の半導体記憶装置、これを搭載した集積回路、およびこれを用いたシステム（半導体装置）や、記憶データ読み出し装置等として有用である。
【図面の簡単な説明】
【０１３７】
【図１】図１は、実施形態１の半導体記憶装置の構成を示すブロック図である。
【図２】図２は、同、各部の動作を示すタイミングチャートである。
【図３】図３は、同、各部の他の動作を示すタイミングチャートである。
【図４】図４は、実施形態２の半導体記憶装置の構成を示すブロック図である。
【図５】図５は、同、各部の動作を示すタイミングチャートである。
【図６】図６は、実施形態３の半導体記憶装置の構成を示すブロック図である。
【図７】図７は、同、出力制御部６５の詳細な構成を示すブロック図である。
【図８】図８は、同、各部の動作を示すタイミングチャートである。
【図９】図９は、実施形態３の変形例の出力制御部８５の詳細な構成を示すブロック図である。
【図１０】図１０は、実施形態４の半導体記憶装置の構成を示すブロック図である。
【図１１】図１１は、同、出力制御部１０５の詳細な構成を示すブロック図である。
【図１２】図１２は、同、各部の動作を示すタイミングチャートである。
【図１３】図１３は、実施形態５の半導体記憶装置の構成を示すブロック図である。
【図１４】図１４は、同、各部の動作を示すタイミングチャートである。
【図１５】図１５は、実施形態６の半導体記憶装置の出力制御部１６５の構成を示すブロック図である。
【図１６】図１６は、同、各部の動作を示すタイミングチャートである。
【図１７】図１７は、実施形態７のシステムの構成を示すブロック図である。
【図１８】図１８は、同、メモリデータ取り込み制御部１６３の詳細な構成を示すブロック図である。
【図１９】図１９は、同、各部の動作を示すタイミングチャートである。
【図２０】図２０は、従来の半導体記憶装置の動作を示すタイミングチャートである。
【符号の説明】
【０１３８】
１      メモリアレイ
２      読み出しタイミング制御部
３      読み出し回路
４      読み出し完了判定部
５      出力制御部
６      アドレスデコーダ
７      アドレス制御部
１０      読み出しデータラッチ
１１      出力ビットカウンタ
１２      出力ビット選択回路
１３      出力同期回路
１４      ＯＵＴＣＬＫ生成部
１５      ＡＮＤ回路
１６      フリップフロップ回路
２０      ラッチ選択回路
２１      読み出しデータラッチＬ
２２      読み出しデータラッチＨ
２３      Ｒｅａｄ完了カウンタ
２４      ＯＵＴＣＬＫ生成部
２５      ＡＮＤ回路
３２      出力ビット選択回路
４２      読み出しタイミング制御部
４４      読み出し完了判定部
６２      読み出しタイミング制御部
６５      出力制御部
８４      ＯＵＴＣＬＫ生成部
８５      出力制御部
１０５      出力制御部
１１３      読み出し回路
１１４      読み出し完了判定部
１６０      ホスト装置
１６１      メモリ
１６２      メモリデータ読み出し制御部
１６３      メモリデータ取り込み制御部
１６４      ＣＰＵ
１６５      出力制御部
１７１      ＯＵＴＣＬＫカウンタ
１７２      メモリデータラッチ
１７３      メモリデータラッチ
１７４      比較器
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2007116827.tif 000023
【図２】
2007116827.tif 000024
【図３】
2007116827.tif 000025
【図４】
2007116827.tif 000026
【図５】
2007116827.tif 000027
【図６】
2007116827.tif 000028
【図７】
2007116827.tif 000029
【図８】
2007116827.tif 000030
【図９】
2007116827.tif 000031
【図１０】
2007116827.tif 000032
【図１１】
2007116827.tif 000033
【図１２】
2007116827.tif 000034
【図１３】
2007116827.tif 000035
【図１４】
2007116827.tif 000036
【図１５】
2007116827.tif 000037
【図１６】
2007116827.tif 000038
【図１７】
2007116827.tif 000039
【図１８】
2007116827.tif 000040
【図１９】
2007116827.tif 000041
【図２０】
2007116827.tif 000042
【国際調査報告】
2007116827.tif 000043
2007116827.tif 000044