【事件の表示】
　特願２０１７−　１４２５１「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成３０年　８月　９日出願公開，特開２０１８−１２５３３１，請求項の数（６）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２９年１月３０日の出願であって，その手続の経緯は以下のとおりである。
令和１年１０月２８日付け　：拒絶理由通知書（起案日）
令和１年１２月１０日　　　：意見書，補正書の提出
令和２年　３月１２日付け　：拒絶査定（起案日）
令和２年　６月１０日　　　：審判請求書，手続補正書の提出
令和２年　９月　７日付け　：前置報告
令和２年１１月１７日　　　：上申書の提出
令和２年１２月１６日付け　：拒絶理由通知書（最後）（当審）（起案日）
令和２年１２月２１日　　　：手続補正書の提出
第２　原査定の概要
　原査定（令和２年３月１２日付け拒絶査定）の概要は，本願の請求項１〜７に係る発明は，以下の引用文献１〜４に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない，というものである。
引用文献１．国際公開第２０１２／１０５６１３号
引用文献２．国際公開第２０１５／１５６０２４号
引用文献３．特開２００１−２８４５８４号公報
引用文献４．特開２００６−０５９９４０号公報
 
第３　当審拒絶理由通知の概要
　当審拒絶理由通知（令和２年１２月１６日付け拒絶理由通知）の概要は，本願の請求項６に係る発明は明確でないから，特許法３６条６項２号に規定する要件を満たしていないというものである。
第４　本願発明
　本願の請求項１〜６に係る発明（以下，それぞれ「本願発明１」〜「本願発明６」という。）は，令和２年１２月２１日提出の手続補正書により補正された特許請求の範囲の請求項１〜６に記載された事項により特定される発明であり，本願発明１〜６は以下のとおりである。
「【請求項１】
　第１電極と，
　第２電極であって，前記第２電極は，第１電極領域，第２電極領域及び第３電極領域を含み，前記第１電極から前記第１電極領域に向かう第１方向は，前記第１電極領域から前記第２電極領域に向かう第２方向と交差し，前記第１方向における前記第３電極領域の位置は，前記第１方向における前記第１電極領域の位置と，前記第１方向における前記第１電極の位置との間にある，前記第２電極と，
　第１導電形の第１半導体領域であって，前記第１半導体領域は，第１部分領域，第２部分領域，第３部分領域，第４部分領域及び第５部分領域を含み，前記第１部分領域は，前記第１方向及び前記第２方向と交差する第３方向において前記第１電極から離れ，前記第２部分領域は，前記第３方向において前記第１電極領域から離れ，前記第１方向における前記第３部分領域の位置は，前記第１方向における前記第１部分領域の位置と，前記第１方向における前記第２部分領域の位置と，の間にあり，前記第３部分領域の少なくとも一部は，前記第１方向において前記第１電極と前記第１電極領域との間にあり，前記第４部分領域は，前記第３方向において前記第２電極領域から離れ，前記第５部分領域は，前記第２部分領域と前記第４部分領域との間にある，前記第１半導体領域と，
　第２導電形の第２半導体領域であって，前記第２半導体領域は，第６部分領域，第７部分領域，第８部分領域及び第９部分領域を含み，前記第６部分領域は，前記第３方向において前記第２部分領域と前記第１電極領域との間に位置し，前記第７部分領域の一部は，前記第１方向において前記第３部分領域の前記少なくとも一部と前記第１電極領域との間に位置し，前記第８部分領域は，前記第３方向において前記第４部分領域と前記第２電極領域との間に位置し，前記第９部分領域の少なくとも一部は，前記第２方向において前記第１電極領域と前記第２電極領域との間に位置した，前記第２半導体領域と，
　前記第２半導体領域と接続された前記第２導電形の第３半導体領域であって，前記第３半導体領域は，前記第３方向において前記第３部分領域の前記少なくとも一部と前記第３電極領域との間に位置し，前記第３半導体領域は，前記第１方向において，前記第１電極と，前記第７部分領域の別の一部と，の間に位置した，前記第３半導体領域と，
　前記第２電極と電気的に接続された前記第１導電形の第４半導体領域であって，前記第４半導体領域は，第１０部分領域，第１１部分領域及び第１２部分領域を含み，前記第１０部分領域は，前記第３方向において，前記第３半導体領域と，前記第３電極領域の一部と，の間に位置し，前記第１１部分領域は，前記第３方向において，前記第７部分領域と，前記第３電極領域の別の一部と，の間に位置し，前記第１２部分領域は，前記第３方向において，前記第９部分領域と，前記第２電極との間に位置した，前記第４半導体領域と，
　前記第１電極と前記第１半導体領域との間，前記第１電極と前記第３半導体領域との間，及び，前記第１電極と前記第４半導体領域との間に設けられた第１絶縁膜と，
　を含み，
　前記第１電極は，前記第２方向に沿う帯状であり，
　前記第２半導体領域は，前記第２方向に沿う帯状であり，
　前記第２電極は，第４電極領域をさらに含み，
　前記第２方向における前記第４電極領域の位置は，前記第２方向における前記第１電極領域の位置と，前記第２方向における前記第２電極領域の位置と，の間に位置し，
　前記第１２部分領域は，前記第９部分領域と前記第４電極領域との間に位置し，
　前記第１電極領域は，前記第２方向において，２つの前記第９部分領域に挟まれ，
　前記第１半導体領域，前記第２半導体領域，前記第３半導体領域及び前記第４半導体領域は，炭化珪素を含み，
　前記第１導電形はｎ形であり，前記第２導電形はｐ形である，半導体装置。
【請求項２】
　前記第１２部分領域は，前記第２方向において前記第１電極領域と接し，前記第２方向において前記第２電極領域と接した，請求項１記載の半導体装置。
【請求項３】
　前記第９部分領域は，前記第２方向において前記第１電極領域と接し，前記第２方向において前記第２電極領域と接した，請求項１または２に記載の半導体装置。
【請求項４】
　前記第６部分領域と前記第１電極領域との間の境界の前記第３方向における位置は，前記第２部分領域の前記第３方向における位置と，前記第１部分領域と前記第１絶縁膜との間の境界の前記第３方向における位置と，の間に位置した，請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
　前記第１電極領域と前記第１２部分領域との間の境界は，前記第１方向に対して傾斜し，前記第２方向に対して傾斜した，請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
　半導体装置の製造方法の製造方法であって，前記半導体装置は，
　第１電極と，
　第２電極であって，前記第２電極は，第１電極領域，第２電極領域及び第３電極領域を含み，前記第１電極から前記第１電極領域に向かう第１方向は，前記第１電極領域から前記第２電極領域に向かう第２方向と交差し，前記第１方向における前記第３電極領域の位置は，前記第１方向における前記第１電極領域の位置と，前記第１方向における前記第１電極の位置との間にある，前記第２電極と，
　第１導電形の第１半導体領域であって，前記第１半導体領域は，第１部分領域，第２部分領域，第３部分領域，第４部分領域及び第５部分領域を含み，前記第１部分領域は，前記第１方向及び前記第２方向と交差する第３方向において前記第１電極から離れ，前記第２部分領域は，前記第３方向において前記第１電極領域から離れ，前記第１方向における前記第３部分領域の位置は，前記第１方向における前記第１部分領域の位置と，前記第１方向における前記第２部分領域の位置と，の間にあり，前記第３部分領域の少なくとも一部は，前記第１方向において前記第１電極と前記第１電極領域との間にあり，前記第４部分領域は，前記第３方向において前記第２電極領域から離れ，前記第５部分領域は，前記第２部分領域と前記第４部分領域との間にある，前記第１半導体領域と，
　第２導電形の第２半導体領域であって，前記第２半導体領域は，第６部分領域，第７部分領域，第８部分領域及び第９部分領域を含み，前記第６部分領域は，前記第３方向において前記第２部分領域と前記第１電極領域との間に位置し，前記第７部分領域の一部は，前記第１方向において前記第３部分領域の前記少なくとも一部と前記第１電極領域との間に位置し，前記第８部分領域は，前記第３方向において前記第４部分領域と前記第２電極領域との間に位置し，前記第９部分領域の少なくとも一部は，前記第２方向において前記第１電極領域と前記第２電極領域との間に位置した，前記第２半導体領域と，
　前記第２半導体領域と接続された前記第２導電形の第３半導体領域であって，前記第３半導体領域は，前記第３方向において前記第３部分領域の前記少なくとも一部と前記第３電極領域との間に位置し，前記第３半導体領域は，前記第１方向において，前記第１電極と，前記第７部分領域の別の一部と，の間に位置した，前記第３半導体領域と，
　前記第２電極と電気的に接続された前記第１導電形の第４半導体領域であって，前記第４半導体領域は，第１０部分領域，第１１部分領域及び第１２部分領域を含み，前記第１０部分領域は，前記第３方向において，前記第３半導体領域と，前記第３電極領域の一部と，の間に位置し，前記第１１部分領域は，前記第３方向において，前記第７部分領域と，前記第３電極領域の別の一部と，の間に位置し，前記第１２部分領域は，前記第３方向において，前記第９部分領域と，前記第２電極との間に位置した，前記第４半導体領域と，
　前記第１電極と前記第１半導体領域との間，前記第１電極と前記第３半導体領域との間，及び，前記第１電極と前記第４半導体領域との間に設けられた第１絶縁膜と，
　を含み，
　前記第１電極は，前記第２方向に沿う帯状であり，
　前記第２半導体領域は，前記第２方向に沿う帯状であり，
　前記第２電極は，第４電極領域をさらに含み，
　前記第２方向における前記第４電極領域の位置は，前記第２方向における前記第１電極領域の位置と，前記第２方向における前記第２電極領域の位置と，の間に位置し，
　前記第１２部分領域は，前記第９部分領域と前記第４電極領域との間に位置し，
　前記第１電極領域は，前記第２方向において，２つの前記第９部分領域に挟まれ，
　前記第１半導体領域，前記第２半導体領域，前記第３半導体領域及び前記第４半導体領域は，炭化珪素を含み，
　前記第１導電形はｎ形であり，前記第２導電形はｐ形であり，
　前記製造方法は，
　前記第１半導体領域を含む加工体の上面に複数の部分を含む第１トレンチを形成し，
　前記第１トレンチの形成の後に，前記上面に対して傾斜する複数の方向から，前記加工体に，前記第２導電形の元素を注入する，
　ことを含む処理により前記第１半導体領域の少なくとも一部及び前記第２半導体領域の少なくとも一部を形成する，
　半導体装置の製造方法。」 
第５　引用文献の記載と引用発明
１．引用文献１について
（１）引用文献１の記載事項
　原査定で引用された引用文献１には，図面とともに次の記載がある。（下線は当審による。以下同じ。）
「背景技術
[0002]　従来，モータ制御システム，電力変換システムなど，各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体パワーデバイスが注目されている。
　この種の半導体パワーデバイスとして，たとえば，トレンチゲート構造を有するＳｉＣ半導体装置が提案されている。
　たとえば，特許文献１の図１は，ＳｉＣ基板（１）と，ＳｉＣ基板（１）上に形成されたｎ型高抵抗層（２）と，ｎ型高抵抗層（２）上に形成されたｐウェル層（３）と，ｐウェル層（３）の表層部に形成されたｎ+エミッタ領域（８）と，ｎ+エミッタ領域（８）を貫通してｐウェル層（３）に達するｐ+コンタクト領域（１２）と，ｎ+エミッタ領域（８）の表面からｐウェル層（３）を貫通してｎ型高抵抗層（２）に達するトレンチ（５）と，トレンチ（５）の内面に形成されたゲート酸化膜（６）と，トレンチ（５）に埋め込まれたポリシリコンゲート電極（７）とを有するＭＯＳ半導体装置を開示している（たとえば，特許文献１参照）。
先行技術文献
特許文献
[0003]　特許文献１：特開２００８−２９４２１０号公報
発明の概要
発明が解決しようとする課題
[0004]　トレンチゲート型ＭＯＳＦＥＴのゲートトレンチの底部は，ターンオフ時に発生するゲート電極とドレイン電極との間の高電位差に起因して電界が集中しやすい。この電界集中が，ゲート絶縁膜の破壊の要因となり，ＭＯＳＦＥＴの耐圧の低下を招いている。
　そこで本発明者らの研究によれば，この種の電界集中は，ゲートトレンチの底部にｐ型不純物を注入することにより緩和できるかもしれない。
[0005]　しかしながら，チャネルが形成される領域がゲートトレンチの内面に露出しているため，ゲートトレンチの底部にｐ型不純物を注入する際には，チャネル領域へのｐ型不純物の注入を防ぐ必要がある。チャネル領域にｐ型不純物が注入されると，チャネル特性の制御が困難になるためである。
本発明の目的は，オフ時の絶縁破壊耐圧を向上させることができ，さらにチャネル特性を制御できる半導体装置およびその製造方法を提供することである。」
「[0030]　以下では，本発明の実施の形態を，添付図面を参照して詳細に説明する。
　図１（ａ）（ｂ）は，本発明の第１実施形態に係るトレンチゲート型ＭＩＳトランジスタの模式的な平面図であって，図１（ａ）は全体図，図１（ｂ）は内部拡大図をそれぞれ示す。図２は，図１（ａ）（ｂ）に示すトレンチゲート型ＭＩＳトランジスタの断面図であって，図１（ｂ）の切断線Ａ−ＡおよびＢ−Ｂでの切断面をそれぞれ示す。
[0031]　ＭＩＳトランジスタ１は，ＳｉＣが採用されたトレンチゲート型ＤＭＩＳＦＥＴ（Double diffused Metal Insulator Semiconductor Field Effect Transistor）であり，たとえば，図１（ａ）に示すように，平面視正方形のチップ状である。チップ状のＭＩＳトランジスタ１は，図１（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
[0032]　ＭＩＳトランジスタ１の表面には，ソースパッド２が形成されている。ソースパッド２は，四隅が外方へ湾曲した平面視略正方形状であり，ＭＩＳトランジスタ１の表面のほぼ全域を覆うように形成されている。このソースパッド２には，その一辺の中央付近に除去領域３が形成されている。この除去領域３は，ソースパッド２が形成されていない領域である。
[0033]　除去領域３には，ゲートパッド４が配置されている。ゲートパッド４とソースパッド２との間には間隔が設けられており，これらは互いに絶縁されている。
　次に，ＭＩＳトランジスタ１の内部構造について説明する。
　ＭＩＳトランジスタ１は，
ｎ+型
のＳｉＣ基板５を備え
[0034]　
ＳｉＣ基板５の表面６には，ＳｉＣ基板５よりも低濃度のｎ-型
のＳｉＣエピタキシャル層８が積層され
[0035]　ＭＩＳトランジスタ１には，図１（ａ）に示すように，平面視でＳｉＣエピタキシャル層８の中央部に配置され，ＭＩＳトランジスタ１として機能する活性領域１０と，この活性領域１０を取り囲むトランジスタ周辺領域１１が形成されている。
　活性領域１０において，
ＳｉＣエピタキシャル層８の表層部には，ｐ型
のボディ領域１２が
形成され
[0036]　一方，
ＳｉＣエピタキシャル層８における，ボディ領域１２に対してＳｉＣ基板５側の領域は，エピタキシャル成長後のままの状態が維持された，ｎ-型のドリフト領域１３となって
　
各ボディ領域１２には，その表面９側のほぼ全域にｎ+型
のソース領域１４が形成され
[0037]　そして，
各ボディ領域１２を取り囲むように，ＳｉＣエピタキシャル層８の表面９から各ソース領域１４およびボディ領域１２を貫通してドリフト領域１３に達するゲートトレンチ１５が格子状に形成され
　具体的には，ゲートトレンチ１５は，隣り合うボディ領域１２の各間を，各ボディ領域１２の４つの側面に沿って行方向および列方向のそれぞれに直線状に延びる線状部１６と，行方向に延びる線状部１６と列方向に延びる線状部１６とが交差する交差部１７とを含んでいる。交差部１７は，平面視で２行２列に配列されたボディ領域１２に着目したとき，配列された４つのボディ領域１２の内側の角に取り囲まれ，ボディ領域１２の四辺の延長線により区画される平面視正方形状の部分である。また，ゲートトレンチ１５は，互いに対向する側壁１８と底壁１９とが湾曲面を介して連続する断面Ｕ字状である。
[0038]　
これにより，ＳｉＣエピタキシャル層８には，格子状のゲートトレンチ１５で取り囲まれる各窓部分に，４つの角部２０を有する直方体形状（平面視正方形状）の単位セル２１が多数形成され
　
ゲートトレンチ１５の内面には，その全域を覆うように，ＳｉＯ2からなるゲート絶縁膜２２が形成され
[0039]　ゲート絶縁膜２２は，図２では厳密に表れていないが，ゲート絶縁膜２２における底壁１９上の部分が，ゲート絶縁膜２２における側壁１８上の部分よりも厚く，その頂面がボディ領域１２の最深部以下（ボディ領域１２とドリフト領域１３との界面）である。具体的には，側壁１８上の部分の厚さが１０００Å程度であるのに対し，底壁１９上の部分の厚さは１５００〜３０００Åである。これにより，ゲートトレンチ１５底部のゲート絶縁膜２２にかかる電界を緩和することができるので，ゲートトレンチ１５底部での絶縁破壊を防止することができる。
[0040]　そして，
ゲート絶縁膜２２の内側をｎ型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより，ゲートトレンチ１５内にゲート電極２３が埋設され
[0041]　また，各単位セル２１の中央部には，
ＳｉＣエピタキシャル層８の表面９から各ソース領域１４およびボディ領域１２を貫通してドリフト領域１３に達する，平面視正方形状のソーストレンチ２４が形成され
[0042]　また，
ＳｉＣエピタキシャル層８には，ＳｉＣエピタキシャル層８にｐ型不純物をインプランテーションすることにより形成された，
ソース耐圧保持領域２８が形成され
　ゲート耐圧保持領域２７は，格子状のゲートトレンチ１５に沿って形成されており，ゲートトレンチ１５の交差部１７に形成された第１耐圧保持領域としての第１領域２９と，ゲートトレンチ１５の線状部１６に形成された第２耐圧保持領域としての第２領域３０とを一体的に含んでいる。
[0043]　第１領域２９は，交差部１７におけるゲートトレンチ１５の底壁１９および当該底壁１９から交差部１７に臨む４つの単位セル２１の各角部２０の下部に形成されたゲートトレンチ１５のコーナーエッジ部３１を経て，コーナーエッジ部３１直上のボディ領域１２に至るように形成されている。すなわち，第１領域２９は，平面視では，ゲートトレンチ１５の交差部１７よりもやや大きい正方形状に形成されていて，その各角が，当該交差部１７に臨む４つの単位セル２１の各角部２０にそれぞれ入り込んでいる。また，第１領域２９の濃度は，ボディ領域１２の濃度よりも高く，ドリフト領域１３の濃度よりも高く，たとえば，１×１０17〜９×１０19ｃｍ-3である。また，第１領域２９におけるゲートトレンチ１５の底面からＳｉＣ基板５へ向かう方向に沿う厚さＴ1は，たとえば，０．８μｍ程度である。
[0044]　第２領域３０は，平面視で隣り合う交差部１７の各辺中央同士を繋ぐ一定幅の直線状に形成されていて，線状部１６の幅（互いに向き合うゲートトレンチ１５の側面間の距離（たとえば，１μｍ）よりも狭い幅（たとえば，１．８μｍ）を有している。また，第２領域３０の濃度は，ボディ領域１２の濃度よりも高く，第１領域２９よりも高く，たとえば，２×１０17〜１×１０20ｃｍ-3である。また，第２領域３０におけるゲートトレンチ１５の底面からＳｉＣ基板５へ向かう方向に沿う厚さＴ2は，第１領域２９の厚さＴ1よりも小さく（すなわち，Ｔ1＞Ｔ2），たとえば，０．７μｍ程度である。
[0045]　
ソース耐圧保持領域２８は，ソーストレンチ２４の底壁２６および当該底壁２６と側壁２５とが交わるソーストレンチ２４のエッジ部３２を経て，ソーストレンチ２４の側壁２５の一部を形成するボディ領域１２に至るように形成され
[0046]　また，各ソーストレンチ２４の底壁２６の中央部には，ソース耐圧保持領域２８の表層部に，ｐ+型のボディコンタクト領域３３（たとえば，不純物濃度が１．０×１０18ｃｍ-3〜２．０×１０21ｃｍ-3）が形成されている。
　また，トランジスタ周辺領域１１において，ＳｉＣエピタキシャル層８の表層部には，マトリクス状に配列された単位セル２１（活性領域１０）を取り囲むように，活性領域１０から間隔を開けてｐ型のガードリング３４が複数本（この実施形態では，４本）形成されている。これらのガードリング３４は，ｐ型のボディ領域１２を形成する工程と同一のイオン注入工程で形成することができる。
[0047]　各ガードリング３４は，平面視において，ＭＩＳトランジスタ１の外周に沿う平面視四角環状に形成されている。
　
ＳｉＣエピタキシャル層８上には，ゲート電極２３を被覆するように，ＳｉＯ2からなる層間絶縁膜３５が積層され
　層間絶縁膜３５およびゲート絶縁膜２２には，ソーストレンチ２４よりも大径のコンタクトホール３６が形成されている。これにより，コンタクトホール３６内には，各単位セル２１のソーストレンチ２４の全体（すなわち，ソーストレンチ２４の側壁２５および底壁２６）およびＳｉＣエピタキシャル層８の表面９におけるソーストレンチ２４の周縁部が露出していて，表面９と底壁２６との高低差に応じた段差が形成されている。
[0048]　
層間絶縁膜３５上には，ソース電極３７が形成されている。ソース電極３７は，各コンタクトホール３６を介して，すべての単位セル２１のソーストレンチ２４に一括して入り込んでいて，各単位セル２１において，ソーストレンチ２４の底側から順にボディコンタクト領域３３，ソース耐圧保持領域２８，ボディ領域１２およびソース領域１４に接触し
[0049]　そして，このソース電極３７上には層間絶縁膜（図示せず）が形成されており，その層間絶縁膜（図示せず）を介して，ソース電極３７がソースパッド２（図１（ａ）参照）に電気的に接続されている。一方，ゲートパッド４（図１（ａ）参照）は，当該層間絶縁膜（図示せず）上に引き回されたゲート配線（図示せず）を介して，ゲート電極２３に電気的に接続されている。
[0050]　また，ソース電極３７は，たとえば，ＳｉＣエピタキシャル層８との接触側から順にＴｉ／ＴｉＮ層と，Ａｌ層とが積層された構造を有している。
　ＳｉＣ基板５の裏面７には，その全域を覆うようにドレイン電極３８が形成されている。このドレイン電極３８は，すべての単位セル２１に対して共通の電極となっている。ドレイン電極３８としては，たとえば，ＳｉＣ基板５側から順にＴｉ，Ｎｉ，ＡｕおよびＡｇが積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。」
「[0089]　また，図４に示すＭＩＳトランジスタ４１のように，ソーストレンチ２４は省略されていてもよい。その場合，ボディコンタクト領域３３は，ＳｉＣエピタキシャル層８の表面９からソース領域１４およびボディ領域１２を貫通し，ドリフト領域１３に達するように形成することができる。
　また，
ボディ領域１２の配置形態は，
マトリクス状に限らず，
ストライプ状であってもよい。
[0090]　また，図５（ａ）（ｂ）および図６に示すＭＩＳトランジスタ５１では，ゲート耐圧保持領域２７は，ストライプ状のボディ領域１２の各間を延びる直線状のゲートトレンチ１５に沿って形成されている。ゲート耐圧保持領域２７の第１領域２９は，ゲートトレンチ１５の端部５２に形成されている。一方，ゲート耐圧保持領域２７の第２領域３０は，ゲートトレンチ１５の線状部５３に形成されている。」
「【請求項１】
　
側壁および底壁が形成されたゲートトレンチを有するワイドバンドギャップ半導体からなる半導体層と，
　前記ゲートトレンチの前記側壁および前記底壁上に形成されたゲート絶縁膜と，
　前記ゲート絶縁膜を介して前記半導体層に対向するように，前記ゲートトレンチに埋め込まれたゲート電極とを含み，
　前記半導体層は，
　前記半導体層の表面側に露出するように形成され，前記ゲートトレンチの前記側壁の一部を形成する第１導電型のソース領域と，
　前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され，前記ゲートトレンチの前記側壁の一部を形成する第２導電型のボディ領域と，
　前記ボディ領域に対して前記半導体層の前記裏面側に前記ボディ領域に接するように形成され，前記ゲートトレンチの前記底壁を形成する第１導電型のドリフト領域と，
　前記ゲートトレンチの一部の領域において，前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に選択的に形成された第２導電型の第１耐圧保持領域とを含む，半導体装置
「
」
「
」
　図１，２から，多数の単位セル２１がＢ−Ｂ方向及びＢ−Ｂに垂直な方向にマトリクス状に配置され，各単位セルは，ソース領域１４，ボディ領域１２，ソース領域１４及びボディ領域１２を貫通するソーストレンチ２４，ソーストレンチ２４の側壁及び底部を覆うように形成されたソース耐圧保持領域２８を有していることが見てとれる。
「
」
（２）上記（１）から，上記引用文献１には次の発明（以下，引用発明という。）が記載されていると認められる。
「側壁および底壁が形成されたゲートトレンチ１５を有するワイドバンドギャップ半導体からなる半導体層と，
　前記ゲートトレンチ１５の前記側壁および前記底壁上に形成されたゲート絶縁膜２２と，
　前記ゲート絶縁膜２２を介して前記半導体層に対向するように，前記ゲートトレンチ１５に埋め込まれたゲート電極２３とを含み，
　前記半導体層は，
　前記半導体層の表面側に露出するように形成され，前記ゲートトレンチの前記側壁の一部を形成する第１導電型のソース領域１４と，
　前記ソース領域１４に対して前記半導体層の裏面側に前記ソース領域１４に接するように形成され，前記ゲートトレンチ１５の前記側壁の一部を形成する第２導電型のボディ領域１２と，
　前記ボディ領域１２に対して前記半導体層の前記裏面側に前記ボディ領域１２に接するように形成され，前記ゲートトレンチ１５の前記底壁を形成する第１導電型のドリフト領域１３と，
　前記ゲートトレンチ１５の一部の領域において，前記側壁と前記底壁とが交わる前記ゲートトレンチ１５のエッジ部に選択的に形成された第２導電型の第１耐圧保持領域とを含む，半導体装置であって，
　ｎ+型のＳｉＣ基板５を備え，
　ＳｉＣ基板５の表面６には，ＳｉＣ基板５よりも低濃度のｎ-型のＳｉＣエピタキシャル層８が積層され，
　ＳｉＣエピタキシャル層８の表層部には，ｐ型のボディ領域１２が形成され，
　ＳｉＣエピタキシャル層８における，ボディ領域１２に対してＳｉＣ基板５側の領域は，エピタキシャル成長後のままの状態が維持された，ｎ-型のドリフト領域１３となっており，
　各ボディ領域１２には，その表面９側のほぼ全域にｎ+型のソース領域１４が形成され，
　各ボディ領域１２を取り囲むように，ＳｉＣエピタキシャル層８の表面９から各ソース領域１４およびボディ領域１２を貫通してドリフト領域１３に達するゲートトレンチ１５が格子状に形成され，これにより，ＳｉＣエピタキシャル層８には，格子状のゲートトレンチ１５で取り囲まれる各窓部分に，４つの角部２０を有する直方体形状（平面視正方形状）の単位セル２１が多数形成され，多数の単位セル２１がＢ−Ｂ方向及びＢ−Ｂに垂直な方向にマトリクス状に配置され，
　ゲートトレンチ１５の内面には，その全域を覆うように，ＳｉＯ2からなるゲート絶縁膜２２が形成され，
　ゲート絶縁膜２２の内側をｎ型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより，ゲートトレンチ１５内にゲート電極２３が埋設され，
　ＳｉＣエピタキシャル層８の表面９から各ソース領域１４およびボディ領域１２を貫通してドリフト領域１３に達する，平面視正方形状のソーストレンチ２４が形成され，
ＳｉＣエピタキシャル層８には，ＳｉＣエピタキシャル層８にｐ型不純物をインプランテーションすることにより形成された，ソース耐圧保持領域２８が形成され，
　ソース耐圧保持領域２８は，ソーストレンチ２４の底壁２６および当該底壁２６と側壁２５とが交わるソーストレンチ２４のエッジ部３２を経て，ソーストレンチ２４の側壁２５の一部を形成するボディ領域１２に至るように形成され，
　ＳｉＣエピタキシャル層８上には，ゲート電極２３を被覆するように，ＳｉＯ2からなる層間絶縁膜３５が積層され，
　層間絶縁膜３５上には，ソース電極３７が形成されており，ソース電極３７は，各コンタクトホール３６を介して，すべての単位セル２１のソーストレンチ２４に一括して入り込んでいて，各単位セル２１において，ソーストレンチ２４の底側から順にボディコンタクト領域３３，ソース耐圧保持領域２８，ボディ領域１２およびソース領域１４に接触している，
　半導体装置。」
（３）さらに，上記（１）から，上記引用文献１には次の技術的事項が記載されていると認められる。
　ボディ領域１２の配置形態は，マトリクス状に限らず，ストライプ状であってもよい。
２．引用文献２について
（１）引用文献２の記載事項
　原査定で引用された引用文献２には，図面とともに次の記載がある。
「[0003]　日本国特許公開第２０１３−１９１７３４号公報に開示の半導体装置は，ＭＯＳＦＥＴと，ＭＯＳＦＥＴの周囲に形成されている複数の終端トレンチを有する。各終端トレンチは，ＭＯＳＦＥＴが形成されている領域を囲むように環状に伸びている。各終端トレンチ内には，絶縁層が配置されている。また，各終端トレンチの底面に接する範囲の半導体層には，ｐ型フローティング領域が形成されている。ＭＯＳＦＥＴがオフする際には，ＭＯＳＦＥＴのボディ領域から外周側（終端トレンチが形成されている領域）に向かって空乏層が伸びる。最も内側の終端トレンチの下側のｐ型フローティング領域まで空乏層が伸びると，そのｐ型フローティングから外周側に向かってさらに空乏層が伸びる。これによって，空乏層が隣のｐ型フローティング領域まで伸びると，そのｐ型フローティング領域からさらに外周側に空乏層が伸びる。このように，空乏層は，各ｐ型フローティング領域を経由しながら，ＭＯＳＦＥＴが形成されている領域の周囲に広く広がる。これによって，半導体装置の耐圧が向上される。」
「[0037]　図７，８に示す実施例２の半導体装置は，ボディ領域２６と終端トレンチ５４の間の表面７２に，分離トレンチ１０２が形成されている。分離トレンチ１０２内には，絶縁層１０４が埋め込まれている。図７に示すように，分離トレンチ１０２は，ＭＯＳＦＥＴ領域２０の周囲を一巡するように形成されている。図８に示すように，分離トレンチ１０２の下端に接する位置には，ｐ型フローティング領域１０３が形成されている。ｐ型フローティング領域１０３は，分離トレンチ１０２に沿ってＭＯＳＦＥＴ領域２０の周囲を一巡するように形成されている。分離トレンチ１０２の外周側には，ｐ型領域１０６が形成されている。ｐ型領域１０６は，半導体基板１２の表面７２に露出する範囲に形成されている。ｐ型領域１０６の表面７２は絶縁膜７０に覆われている。したがって，ｐ型領域１０６は，ソース電極３６には接触していない。分離トレンチ１０２は，ｐ型領域１０６をボディ領域２６から分離している。また，第２実施例の半導体装置では，終端トレンチ５４の内周側の側面５５ｂに沿って，側面ｐ型領域１０８が形成されている。側面ｐ型領域１０８は，ｐ型領域１０６から下端ｐ型領域６０まで伸びている。側面ｐ型領域１０８は，ｐ型領域１０６と繋がっているとともに，下端ｐ型領域６０と繋がっている。側面ｐ型領域１０８は，ｐ型不純物としてＡｌを含有している。実施例２の半導体装置のその他の構成は，実施例１の半導体装置の構成と等しい。」
「[0039]　次に，実施例２の半導体装置の製造方法（外周領域５０を形成する工程）について説明する。まず，実施例１と同様にして，図４に示すように半導体基板１２を加工する。次に，実施例１と同様の
斜めイオン注入によって終端トレンチ５４に対してＡｌを注入
[0040]　次に，
半導体基板１２をアニール
側面ｐ型領域１０８，下端ｐ型領域６０及び側面ｐ型領域６２を形成する
（２）上記記載から，引用文献２には，次の技術が記載されていると認められる。
　斜めイオン注入によって終端トレンチ５４に対してＡｌを注入し，半導体基板１２をアニールすることにより，側面ｐ型領域１０８，下端ｐ型領域６０及び側面ｐ型領域６２を形成する。
３．引用文献３について
（１）引用文献３の記載事項
　原査定で引用された引用文献３には，図面とともに次の記載がある。
「【０００１】
【発明の属する技術分野】本発明は，逆バイアスでの耐圧を向上させる主としてディスクリート半導体素子に使用される半導体装置及びその製造方法に関するものである。」
「【００１０】図１に示すように，この電力用縦型ＭＯＳＦＥＴは，オン電圧を改善するためにゲート密度を向上することのできるトレンチゲート構造を採用している。Ｎ型シリコン半導体基板１１の第１の主面には，Ｎ型エピタキシャル半導体層が形成されており，この半導体層には，Ｎ−ドレイン領域（Ｎ型ドレイン領域）６が形成されている。半導体基板１１の第２の主面（裏面）には，金属電極であるドレイン電極１２が形成されている。Ｎ型エピタキシャル半導体層には，ドレイン領域６の上方にＰ型ベース領域５が形成されている。Ｐ型ベース領域５の上にＮ型ソース領域４が不純物拡散により形成されている。
Ｎ型ソース領域４の表面から先端部分がＮ型ドレイン領域６に至るトレンチが形成されており，その側壁及び底面にはシリコン酸化膜などのゲート絶縁膜７が形成されている。そして，トレンチの中にはポリシリコンなどのゲート電極８が埋め込まれて
【００１１】この
Ｐ型ベース領域５の表面には高濃度不純物拡散領域からなるＰ＋コンタクト領域１４が形成されており，この表面領域のコンタクト領域１４を貫通し，Ｐ型ベース領域５を貫通して先端部分がＮ型ドレイン領域６中に至るトレンチが形成されている。トレンチ側壁及び底面周辺にはＰ型ベース領域５の不純物濃度よりも低濃度のＰ型不純物拡散領域９が形成されている。トレンチの中にはポリシリコンなどの導電膜１０が埋め込まれて
トレンチ側壁の周辺に形成された低濃度不純物拡散領域により逆バイアス印加時は空乏層がトレンチに対して垂直方向に成長し，ゲートトレンチコーナー部の電界集中を緩和し耐圧が向上する
【００１２】低濃度不純物拡散領域９の形成方法は，以下の通りである。半導体基板１１にベース領域５及びソース領域４を形成後，ベース領域５にゲート用トレンチより深くトレンチを形成する。その後，トレンチ側壁に付着している堆積物を除去し，回転インプラ（インプラ角度７度）でボロンを６０ＫｅＶ，２Ｅ１２個／ｃｍ 2の条件で注入し，Ｎ2 雰囲気で１１００℃，３０分拡散し，その後，雰囲気をＮ2 ／Ｏ2 ＝１０／１に変えて１１００℃，２時間の条件で拡散させる。その後，トレンチ内部に形成された酸化膜を除去し，ポリシリコンをトレンチ内部に埋め込む。その後，ＣＤＥ(Chemical Dry Etching)プロセスによりポリシリコンをエッチバックする。その後の工程は従来の方法と同じである。図２は，半導体装置の半導体基板に形成されたゲート用トレンチに形成されたゲートパターン８とトレンチに埋め込まれたポリシリコン１０のパターンとの関係を示した半導体装置の平面図である。ゲートパターンは，平行に整列されているが，本発明では図３に示すようにラダー状に配置されていても良い。以上のように形成された半導体装置は，オン抵抗（ＶＧ＝１５Ｖ，ＶＤ＝２Ｖ）が２．６Ωであり，従来例（１２Ω）より約１／４．６減少する。」
「
」
　図１から，導電膜１０の下端がゲート絶縁膜７の下端よりも深く形成されていることが見てとれる。
（２）上記記載から，引用文献３には，次の技術が記載されていると認められる。
　Ｎ型ソース領域４の表面から先端部分がＮ型ドレイン領域６に至るトレンチが形成されており，その側壁及び底面にはシリコン酸化膜などのゲート絶縁膜７が形成されており，トレンチの中にはポリシリコンなどのゲート電極８が埋め込まれており，
　Ｐ型ベース領域５の表面には高濃度不純物拡散領域からなるＰ＋コンタクト領域１４が形成されており，この表面領域のコンタクト領域１４を貫通し，Ｐ型ベース領域５を貫通して先端部分がＮ型ドレイン領域６中に至るトレンチが形成されており，トレンチ側壁及び底面周辺にはＰ型ベース領域５の不純物濃度よりも低濃度のＰ型不純物拡散領域９が形成されており，トレンチの中にはポリシリコンなどの導電膜１０が埋め込まれており，
　導電膜１０の下端がゲート絶縁膜７の下端よりも深く形成されており，
　トレンチ側壁の周辺に形成された低濃度不純物拡散領域により逆バイアス印加時は空乏層がトレンチに対して垂直方向に成長し，ゲートトレンチコーナー部の電界集中を緩和し耐圧が向上する。
４．引用文献４について
（１）引用文献４の記載事項
　原査定で引用された引用文献４には，図面とともに次の記載がある。
「【技術分野】
【0001】
　本発明は半導体装置に関し，特に
トレンチコンタクト構造を有するトレンチゲート型の半導体装置に関する
【背景技術】
【0002】
　電力制御用の半導体装置としては，パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等のＭＯＳ型トランジスタがあり，近年では省エネルギー化等の観点から，より高効率なものが要望されている。電力制御用半導体装置に対しては，素子の導通損失の低減，すなわち「オン抵抗」の低減による高効率化が求められており，これまでそのようなオン抵抗の低減は，主にセルを微細化することによって図られてきた。
【0003】
　また，素子構造に「トレンチゲート構造」を採用することにより，チャネル幅を稼ぎ，大幅な微細化が実現できるようになった。現在では，トレンチゲート構造による更なる微細化が進められ，素子のオン抵抗は大幅に改善されるに至っている。さらに，ソース領域に第２のトレンチを形成し，そのトレンチ側壁でソースコンタクトを確保する「トレンチコンタクト構造」も採用されてきている。」
「【0009】
しかし，このようにゲートトレンチＴｇとコンタクトトレンチＴｃの溝方向が一致するような構造を有する半導体装置１００では，これを相当程度
小型化すると，コンタクトトレンチＴｃを形成する際の写真工程の精度限界からコンタクトトレンチＴｃが所定位置に形成されず，それを挟む左右いずれかのゲートトレンチＴｇに接近して形成されてしまう可能性が高くなる
「【0022】
　この図１および図２に例示する半導体装置１では，ｎ+型シリコン基板２の上に，ｎ-型エピタキシャル半導体層３，ｐ型ウェル領域４，ｎ+型ソース領域５がこの順に形成されている。そして，ｎ+型シリコン基板２上のこの積層構造に複数の溝が平行に形成されてゲートトレンチＴｇが形成されている。それらの各内壁面にはゲート絶縁膜６が形成され，このゲート絶縁膜６を介して各ゲートトレンチＴｇを埋めるゲート電極７が形成されている。
【0023】
　また，
平行に延びるゲートトレンチＴｇ間には，ｎ+型ソース領域５を貫通してこれを側壁の一部とするコンタクトトレンチＴｃが複数点在しており，これら各ゲートトレンチＴｇ間にある複数のコンタクトトレンチＴｃは，ゲートトレンチＴｇの溝方向と同一方向に列設されている
【0024】
　各コンタクトトレンチＴｃは，ここでは図２に例示したように，ｎ+型シリコン基板２の上方（ゲートトレンチＴｇの形成面側）から見たときの形状，すなわちｎ+型シリコン基板２の平面方向の切断面の形状がひし形になるように形成されている。そして，断面ひし形の各コンタクトトレンチＴｃは，そのひし形のいずれかの頂点がゲートトレンチＴｇ側壁の側に向くように形成され，コンタクトトレンチＴｃ側壁の中ではその頂点部分がゲートトレンチＴｇの溝方向と直交方向にあるゲートトレンチＴｇ側壁に最も近くなるように形成されている。
【0025】
　このように形成されるコンタクトトレンチＴｃの側壁を構成するｎ+型ソース領域５の最上部は，より高不純物濃度のｎ++型ソース領域５ａとされている。また，このコンタクトトレンチＴｃの底面となるｐ型ウェル領域４の表面には，追加ｐ+型領域８が形成されている。
【0026】
　ゲートトレンチＴｇ内のゲート絶縁膜６およびゲート電極７の上には，これらを覆うように層間絶縁膜９が形成されている。また，コンタクトトレンチＴｃの側壁と底面をそれぞれ構成しているｎ+型ソース領域５およびｎ++型ソース領域５ａと追加ｐ+型領域８とに接触するようにソース電極１０が形成され，一方，ｎ+型シリコン基板２の裏面側にはドレイン電極１１が形成されている。
【0027】
　
このような構成の半導体装置１によれば，ゲートトレンチＴｇ間にその溝方向に沿ってｎ+型ソース領域５およびｎ++型ソース領域５ａを側壁とするコンタクトトレンチＴｃが複数列設されているので，各コンタクトトレンチＴｃの側壁全面でコンタクトをとることが可能になる。それにより，全体としてコンタクト面積を増加させることができ，ソース電極１０とｎ+型ソース領域５およびｎ++型ソース領域５ａとの間のコンタクト抵抗を低減して，オン抵抗を低減することができるようになる。
【0028】
　さらに，この半導体装置１では，ゲートトレンチＴｇ間の各コンタクトトレンチＴｃの側壁全面がｎ+型ソース領域５およびｎ++型ソース領域５ａであり，その底面に追加ｐ+型領域８が形成されているので，両トレンチを交差させる場合にはその交差部分にチャネルが形成されないのに対し，コンタクトトレンチＴｃ底面でのコンタクト抵抗を確保しつつ，ゲートトレンチＴｇ側壁部でｎ+型ソース領域５下層のｐ型ウェル領域４内にチャネル領域を形成することが可能になる。これにより，十分なチャネル密度を確保することができるようになる。
【0029】
　また，この半導体装置１では，各コンタクトトレンチＴｃを，断面ひし形に形成するとともに，そのひし形の頂点がコンタクトトレンチＴｃの両側を挟むゲートトレンチＴｇの側壁の側に向くようにし，コンタクトトレンチＴｃからゲートトレンチＴｇ側壁までの距離が，そのひし形の頂点からが最短になるように形成する。このような配置でコンタクトトレンチＴｃを形成すれば，次の図３に示すように，仮にその形成時にマスクずれが発生しても，ｐ型ウェル領域４におけるチャネル不純物濃度の上昇による影響を抑えることが可能になる。
【0030】
　図３はコンタクトトレンチ形成時のマスクずれの説明図である。 上記半導体装置１では，ｎ+型ソース領域５およびｎ++型ソース領域５ａを側壁とする断面ひし形のコンタクトトレンチＴｃが，その両側を挟むゲートトレンチＴｇの側壁までの距離がそのひし形の頂点部分からが最短になるように形成されている。これにより，仮にコンタクトトレンチＴｃ形成時にこの図３に示すような位置ずれが生じた場合でも，その底面に追加ｐ+型領域８を形成する際にその不純物が横方向に拡散してｐウェル領域４のチャネル不純物濃度が上昇してしまう領域の広がりを，ゲートトレンチＴｇの溝方向に対し小さく抑えることが可能になる。これにより，チャネル密度を減少させることなく，オン抵抗の上昇を抑えることができるようになる。」
「【図１】
」
「【図２】
」
（２）上記記載から，引用文献４には，次の技術が記載されていると認められる。
ア　引用文献４に記載された発明は，トレンチコンタクト構造を有するトレンチゲート型の半導体装置に関するものである。（段落【0001】）
イ　引用文献４に記載された発明は，半導体装置を小型化すると，コンタクトトレンチＴｃを形成する際の写真工程の精度限界からコンタクトトレンチＴｃが所定位置に形成されず，それを挟む左右いずれかのゲートトレンチＴｇに接近して形成されてしまう可能性が高くなることを課題とするものである。（段落【0009】）
ウ　平行に延びるゲートトレンチＴｇ間には，ｎ+型ソース領域５を貫通してこれを側壁の一部とするコンタクトトレンチＴｃが複数点在しており，これら各ゲートトレンチＴｇ間にある複数のコンタクトトレンチＴｃは，ゲートトレンチＴｇの溝方向と同一方向に列設されている。（段落【0023】，【図２】）
エ　引用文献４に記載された発明の半導体装置１によれば，ゲートトレンチＴｇ間にその溝方向に沿ってｎ+型ソース領域５およびｎ++型ソース領域５ａを側壁とするコンタクトトレンチＴｃが複数列設されているので，各コンタクトトレンチＴｃの側壁全面でコンタクトをとることが可能になる。それにより，全体としてコンタクト面積を増加させることができ，ソース電極１０とｎ+型ソース領域５およびｎ++型ソース領域５ａとの間のコンタクト抵抗を低減して，オン抵抗を低減することができるようになる。（段落【0027】，【図１】，【図２】）
５．その他の文献について
（１）前置報告書において新たに引用された特開２０１１−０９１０８６号公報（以下「引用文献５」という。）には，図面とともに次の記載がある。
「【技術分野】
【０００１】
　本発明は，半導体装置に関するものであり，特に，
トレンチゲート構造を有する電力用半導体装置に関するものである。
「【００１１】
　
トレンチゲート構造およびトレンチコンタクト構造を有する半導体装置において，低オン抵抗を維持しつつ，セルの微細化がより進められることが望まれて
ゲート・ソース間における電気的ショートを抑制しつつ，セルの微細化がより進められることが望まれている
【００１２】
　そこで，本発明は，トレンチゲート構造およびトレンチコンタクト構造を有する半導体装置において，低オン抵抗でありながら，セルのサイズを極力小さくすることができる半導体装置を提供することを目的とする。」
「【００２３】
　さて，図１に示すように，本実施の形態に係る半導体装置は，半導体基板１，エピタキシャル層２，ベース層３，ソース層４，絶縁膜５，ゲート電極６，ゲート絶縁膜７，導電部８，ソース電極９およびドレイン電極１０を，備えている。
【００２４】
　半導体基板１は，ｎ＋型であり，ドレイン領域として機能する。半導体基板１の下面側には，ドレイン電極１０が形成されている。他方，当該半導体基板１上面には，エピタキシャル成長により，エピタキシャル層（ドリフト層と理解することができる）２が形成されている。当該エピタキシャル層２は，ｎ−型である。当該エピタキシャル層２の上方には，トレンチゲート型ＭＩＳＦＥＴ（または，ＭＯＳＦＥＴ）が形成されている。
【００２５】
　具体的に，
エピタキシャル層２上には，ベース層３が形成される。ここで，ベース層３は，ｐ型である。また，当該ベース層３上には，ソース層４が形成されている。ここで，ソース層４は，ｎ＋型である。また，ソース層４およびベース層３を貫通する，複数のトレンチゲート構造ＧＴが形成されている
「【００２８】
　また，
当該導電部８の底面は，ベース層３の上面（より具体的には，ベース層３の表面に形成されたｐ＋型のコンタクト領域１１）と電気的に接続している。つまり，トレンチコンタクト構造が形成されている
「【００３４】
　したがって，
平面視において，図２の左右方向に沿って，ストライプ状のトレンチゲート構造ＧＴ，ストライプ状のソース層４，ストライプ状の導電部８とベース層３とが接続する部分（コンタクト領域１１），ストライプ状のソース層４およびストライプ状のトレンチゲート構造ＧＴが，当該順に周期的に形成されている
「【００３９】
　図３に示すように，ソース領域幅Ｌが０．３６μｍ以上であるとき，低オン抵抗が実現され，ソース領域幅Ｌが０．３６μｍより小さくなると，急激に，約１０倍程度，オン抵抗は上昇する。このように，
ソース領域幅Ｌが０．３６μｍより小さくなると急激にオン抵抗は上昇するのは，ソース領域幅Ｌが狭くなることで，ソース層４からベース層３への電子の供給量が減少するからである。換言すると，ソース領域幅Ｌが０．３６μｍ以上であれば，ソース層４からベース層３への電子の供給を確保することができる
「【００４５】
　また，図４に示すように，
平面視において，導電部８とベース層３とが接続する部分（コンタクト領域１１）が，島状に点在して形成されている
「【００４７】
　図４においてコンタクト領域１１が現れている部分は，ソース層４と接触していないベース層３の部分である（つまり，導電部８と接触しているベース層３の部分である）。これに対して，図４においてソース層４が現れている部分は，ソース層４とベース層３とが接触している部分である。」
「【００５１】
　以上のように，本実施の形態では，ソース領域幅Ｌ２の寸法は，０．３６μｍ以上である。したがって，たとえ
ソース領域幅Ｌ１が０．３６μｍより小さい場合であっても，ソース領域幅Ｌ２が０．３６μｍ以上を確保しているので，半導体装置セルの微細化によるチャネル密度向上が可能で，低オン抵抗を実現することができる
「
」
「
」
（２）上記記載から，引用文献５には，次の技術が記載されていると認められる。
ア　引用文献５に記載された発明は，トレンチゲート構造を有する電力用半導体装置に関するものである。（段落【０００１】）
イ　引用文献５に記載された発明は，トレンチゲート構造およびトレンチコンタクト構造を有する半導体装置において，低オン抵抗を維持しつつ，セルの微細化がより進められることが望まれており，また，ゲート・ソース間における電気的ショートを抑制しつつ，セルの微細化がより進められることが望まれていることを課題とするものである。（段落【００１１】）
ウ　エピタキシャル層２上には，ｐ型のベース層３が形成され，当該ベース層３上には，ｎ＋型のソース層４が形成され，ソース層４およびベース層３を貫通する，複数のトレンチゲート構造ＧＴが形成されている。（段落【００２５】，【図１】）
エ　当該導電部８の底面は，ベース層３の上面（より具体的には，ベース層３の表面に形成されたｐ＋型のコンタクト領域１１）と電気的に接続していることにより，トレンチコンタクト構造が形成されている。（段落【００２８】，【図１】）
オ　平面視において，ストライプ状のトレンチゲート構造ＧＴ，ストライプ状のソース層４，ストライプ状の導電部８とベース層３とが接続する部分（コンタクト領域１１），ストライプ状のソース層４およびストライプ状のトレンチゲート構造ＧＴが，当該順に周期的に形成されている。（段落【００３４】）
カ　ソース領域幅Ｌが０．３６μｍより小さくなると急激にオン抵抗は上昇するのは，ソース領域幅Ｌが狭くなることで，ソース層４からベース層３への電子の供給量が減少するからであり，換言すると，ソース領域幅Ｌが０．３６μｍ以上であれば，ソース層４からベース層３への電子の供給を確保することができる。（段落【００３９】）
キ　実施の形態２では，平面視において，導電部８とベース層３とが接続する部分（コンタクト領域１１）が，島状に点在して形成されている。（段落【００４５】，【図４】）
ク　実施の形態２では，ソース領域幅Ｌ１が０．３６μｍより小さい場合であっても，ソース領域幅Ｌ２が０．３６μｍ以上を確保しているので，半導体装置セルの微細化によるチャネル密度向上が可能で，低オン抵抗を実現することができる。（段落【００５１】，【図４】）
第６　対比・判断
１．本願発明１について
（１）対比
　本願発明１と引用発明とを対比すると，次のことがいえる。
ア　引用発明の「ゲート電極２３」は，本願発明１の「第１電極」に相当する。
イ　引用発明の「Ｂ−Ｂ方向」，「Ｂ−Ｂに垂直な方向」は，それぞれ本願発明１の「第１方向」，「第２方向」に相当する。
　引用発明の「ソース電極３７」は，「Ｂ−Ｂ方向及びＢ−Ｂに垂直な方向にマトリクス状に配置され」た「多数の単位セル２１」の「ソーストレンチ２４」に入り込んでいるものであることから，引用発明の「Ｂ−Ｂに垂直な方向に隣り合う」「多数の単位セル２１」のうちの２つの「単位セル２１」における「ソーストレンチ２４」内の「ソース電極３７」のそれぞれは，本願発明１の「第１電極領域」と，「第１電極領域」と第２方向において並ぶ「第２電極領域」に相当する。
　また，引用発明の「ソース電極３７」のうち「Ｂ−Ｂ方向」において「ゲート電極２３」と「ソーストレンチ２４」の間の領域は，本願発明１の「第３電極領域」に相当する。
　したがって，引用発明の「ソース電極３７」は本願発明１の「第２電極」に相当する。
ウ　引用発明の「ドリフト領域１３」は，「ゲート電極２３」の下方に位置する領域（本願発明１の第１部分領域に相当），「Ｂ−Ｂに垂直な方向に隣り合う」「多数の単位セル２１」のうちの２つの「単位セル２１」における「ソーストレンチ２４」内の「ソース電極３７」のそれぞれの下方に位置する領域（本願発明１の第２部分領域及び第４部分領域に相当）と当該２つの領域の間に位置する領域（本願発明１の第５部分領域に相当），「ゲート電極２３」の下方に位置する領域と，「ソーストレンチ２４」内の「ソース電極３７」のそれぞれの下方に位置する領域との間に位置する領域（本願発明１の第３部分領域に相当）を有するものである。
　また，引用発明の「ドリフト領域１３」は，「ＳｉＣエピタキシャル層８における，ボディ領域１２に対してＳｉＣ基板５側の領域」であって，「エピタキシャル成長後のままの状態が維持された，ｎ-型」の領域であるので，本願発明１の「第１導電形の第１半導体領域」に相当する。
エ　引用発明の「ソース耐圧保持領域２８」は，ｐ型の領域であり，「Ｂ−Ｂに垂直な方向に隣り合う」「ソーストレンチ２４」と「ドリフト領域１３」との間の領域（本願発明１の第６部分領域，第８部分領域に相当）を有し，「ソーストレンチ２４」の側壁に，「Ｂ−Ｂ方向」において接する領域（本願発明１の第７部分領域に相当）及び「Ｂ−Ｂに垂直な方向」において接する領域（本願発明１の第９部分領域に相当）を有するので，本願発明１の「第２半導体領域」に相当する。
オ　引用発明の「ボディ領域１２」は，ｐ型の領域であり，「ドリフト領域１３」上であって「ゲート電極２３」と「ソース耐圧保持領域２８」のうち「ソーストレンチ２４」の側壁に「Ｂ−Ｂ方向」において接する領域との間に形成されるから，本願発明１の「第３半導体領域」に相当する。
カ　引用発明の「ソース領域１４」は，ｎ型の領域であり，「ボディ領域１２」上に形成された領域（本願発明１の「第１０部分領域」に相当）を有し，「ソース耐圧保持領域２８」のうち「ソーストレンチ２４」の側壁に「Ｂ−Ｂ方向」において接する領域の上方に位置する領域（本願発明１の「第１１部分領域」に相当）を有し，「ソース耐圧保持領域２８」のうち「ソーストレンチ２４」の側壁に「Ｂ−Ｂに垂直な方向」において接する領域の上方に位置する領域（本願発明１の「第１２部分領域」に相当）を有するので，本願発明１の「第４半導体領域」に相当する。
キ　引用発明の「ゲート絶縁膜２２」は本願発明１の「第１絶縁膜」に相当する。
ク　引用発明の「ゲート電極２３」は「格子状に形成され」た「ゲートトレンチ１５」内に形成されるので，少なくとも１方向に延びる部位を有するものと認められるので，引用発明と本願発明１とは「前記第１電極は，前記第２方向に沿う帯状であ」る点で一致する。
ケ　引用発明の「ドリフト領域１３」，「ソース耐圧保持領域２８」，「ボディ領域１２」，「ソース領域１４」は，「ＳｉＣエピタキシャル層８」に形成されるので，引用発明と本願発明１とは「前記第１半導体領域，前記第２半導体領域，前記第３半導体領域及び前記第４半導体領域は，炭化珪素を含」む点で一致する。
　以上のア〜コによれば，本願発明１と引用発明との一致点，相違点は以下のとおりである。
＜一致点＞
「第１電極と，
　第２電極であって，前記第２電極は，第１電極領域，第２電極領域及び第３電極領域を含み，前記第１電極から前記第１電極領域に向かう第１方向は，前記第１電極領域から前記第２電極領域に向かう第２方向と交差し，前記第１方向における前記第３電極領域の位置は，前記第１方向における前記第１電極領域の位置と，前記第１方向における前記第１電極の位置との間にある，前記第２電極と，
　第１導電形の第１半導体領域であって，前記第１半導体領域は，第１部分領域，第２部分領域，第３部分領域，第４部分領域及び第５部分領域を含み，前記第１部分領域は，前記第１方向及び前記第２方向と交差する第３方向において前記第１電極から離れ，前記第２部分領域は，前記第３方向において前記第１電極領域から離れ，前記第１方向における前記第３部分領域の位置は，前記第１方向における前記第１部分領域の位置と，前記第１方向における前記第２部分領域の位置と，の間にあり，前記第３部分領域の少なくとも一部は，前記第１方向において前記第１電極と前記第１電極領域との間にあり，前記第４部分領域は，前記第３方向において前記第２電極領域から離れ，前記第５部分領域は，前記第２部分領域と前記第４部分領域との間にある，前記第１半導体領域と，
　第２導電形の第２半導体領域であって，前記第２半導体領域は，第６部分領域，第７部分領域，第８部分領域及び第９部分領域を含み，前記第６部分領域は，前記第３方向において前記第２部分領域と前記第１電極領域との間に位置し，前記第７部分領域の一部は，前記第１方向において前記第３部分領域の前記少なくとも一部と前記第１電極領域との間に位置し，前記第８部分領域は，前記第３方向において前記第４部分領域と前記第２電極領域との間に位置し，前記第９部分領域の少なくとも一部は，前記第２方向において前記第１電極領域と前記第２電極領域との間に位置した，前記第２半導体領域と，
　前記第２半導体領域と接続された前記第２導電形の第３半導体領域であって，前記第３半導体領域は，前記第３方向において前記第３部分領域の前記少なくとも一部と前記第３電極領域との間に位置し，前記第３半導体領域は，前記第１方向において，前記第１電極と，前記第７部分領域の別の一部と，の間に位置した，前記第３半導体領域と，
　前記第２電極と電気的に接続された前記第１導電形の第４半導体領域であって，前記第４半導体領域は，第１０部分領域，第１１部分領域及び第１２部分領域を含み，前記第１０部分領域は，前記第３方向において，前記第３半導体領域と，前記第３電極領域の一部と，の間に位置し，前記第１１部分領域は，前記第３方向において，前記第７部分領域と，前記第３電極領域の別の一部と，の間に位置し，前記第１２部分領域は，前記第３方向において，前記第９部分領域と，前記第２電極との間に位置した，前記第４半導体領域と，
　前記第１電極と前記第１半導体領域との間，前記第１電極と前記第３半導体領域との間，及び，前記第１電極と前記第４半導体領域との間に設けられた第１絶縁膜と，
　を含み，
　前記第１電極は，前記第２方向に沿う帯状であり，
　前記第１半導体領域，前記第２半導体領域，前記第３半導体領域及び前記第４半導体領域は，炭化珪素を含み，
　前記第１導電形はｎ形であり，前記第２導電形はｐ形である，半導体装置。」である点。
＜相違点１＞
　本願発明１の「第２半導体領域」は，「第２方向に沿う帯状であ」るのに対し，引用発明の「ソース耐圧保持領域２８」は帯状ではない点。
＜相違点２＞
　本願発明１において，「第２電極は，第４電極領域をさらに含み，前記第２方向における前記第４電極領域の位置は，前記第２方向における前記第１電極領域の位置と，前記第２方向における前記第２電極領域の位置と，の間に位置し，前記第１２部分領域は，前記第９部分領域と前記第４電極領域との間に位置し，前記第１電極領域は，前記第２方向において，２つの前記第９部分領域に挟まれ」るのに対し，引用発明においては，当該事項について明記がない点。
（２）相違点に対する判断
ア　相違点１について
（ア）引用発明において，「ソース耐圧保持領域２８」を帯状に形成しようとすると，「格子状に形成され」た「ゲートトレンチ１５」と干渉することから，引用発明において，「ソース耐圧保持領域２８」を帯状に形成することは，当業者にとって困難である。
　
（イ）上記第５の１．（３）のとおり，「ボディ領域１２の配置形態は，マトリクス状に限らず，ストライプ状であってもよい。」との記載があり，引用文献４及び５には，ソーストレンチ構造においてトレンチを島状に形成する旨が記載されているが，引用発明において，「ボディ領域１２の配置形態」を「ストライプ状」としたものについて，ソーストレンチを島状とする動機はない。
（ウ）また，引用文献２，３に照らしても，「ソース耐圧保持領域２８」をストライプ状に形成することや「ソーストレンチ２４」を島状に形成することは記載されていない。
（エ）してみると，当業者であっても，引用発明及び引用文献２〜５に記載された技術的事項に基づいて，本願発明１の相違点１に係る構成とすることは，容易に発明できたものであるとはいえない。
イ　したがって，他の相違点について判断するまでもなく，本願発明１は，当業者といえども，引用発明及び引用文献２〜５に記載された技術的事項に基づいて，容易に発明できたものであるとはいえない。
３．本願発明２〜６について
　本願発明２〜６も，上記相違点１に係る構成，すなわち，本願発明１の「前記第２半導体領域は，前記第２方向に沿う帯状であ」るとの構成を備えるものであるから，本願発明１と同じ理由により，引用発明及び引用文献２〜５に記載された技術的事項に基づいて当業者が容易に発明できたものとはいえない。
第７　原査定についての判断
　本願発明１〜６は「前記第２半導体領域は，前記第２方向に沿う帯状であ」るとの構成を備えるものであるから，上記第６の１（２）で検討したように，当業者であっても，拒絶査定において引用された引用文献１〜４に基づいて，容易に発明できたものとはいえない。したがって，原査定の理由を維持することはできない。
第８　当審拒絶理由について 
１．特許法３６条６項２号について
　当審では，請求項６には「前記第１半導体膜を含む加工体の」との記載があるが，この記載よりも前に「第１半導体膜」の記載が無く，「前記第１半導体膜」が何を指し示しているのかが不明確であるため，請求項６に係る発明は明確でないとの拒絶の理由を通知している。
　これに対し，令和２年１２月２１日提出の手続補正書でした補正により，請求項６には「前記第１半導体膜を含む加工体の」との記載が「前記第１半導体領域を含む加工体の」と変更する補正がされた結果，この拒絶の理由は解消された。
第９　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。