(57)【要約】  シリコン基板２６上に、ＨｆＳｉＯ膜３６を形成する工程と、ＨｆＳｉＯ膜３６をＮＨ３ガスに曝すことにより、ＨｆＳｉＯ膜３６を窒化し、ＨｆＳｉＯＮ膜３８を形成する工程と、ＨｆＳｉＯＮ膜３８上に、ＨｆＳｉＯ膜４０を形成する工程と、ＨｆＳｉＯ膜４０の表面にＡｌを付着させることにより、ＨｆＳｉＯ膜４０の表面にＡｌ付着層５８を形成する工程と、Ａｌ付着層５８が表面に形成されたＨｆＳｉＯ膜４０上に、ポリシリコン膜４２を形成する工程とを有している。
2007116470.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、窒素濃度ｘがｘ＞０である第１の高誘電率絶縁膜と、前記第１の高誘電率絶縁膜上に形成され、窒素濃度ｙが０≦ｙ＜ｘであり、Ａｌを含む第２の高誘電率絶縁膜とを有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、Ｓｉを含むゲート電極と
を有することを特徴とする半導体装置。
【請求項２】
請求の範囲第１項記載の半導体装置において、
前記第１の高誘電率絶縁膜は、Ｈｆ、Ａｌ、Ｓｉ、Ｔａ、Ｚｒ、及びＬａからなる群から選ばれる少なくとも一種の以上の元素を含む酸化物、窒化物、酸窒化物よりなる高誘電率絶縁膜である
ことを特徴とする半導体装置。
【請求項３】
請求の範囲第１項又は第２項記載の半導体装置において、
前記第２の高誘電率絶縁膜は、Ｈｆ、Ａｌ、Ｓｉ、Ｔａ、Ｚｒ、及びＬａからなる群から選ばれる少なくとも一種の以上の元素を含む酸化物、窒化物、酸窒化物よりなる高誘電率絶縁膜である
ことを特徴とする半導体装置。
【請求項４】
半導体基板上に、第１の高誘電率絶縁膜を形成する工程と、
前記第１の高誘電率絶縁膜上に、第２の高誘電率絶縁膜を形成する工程と、
前記第２の高誘電率絶縁膜の表面にＡｌを付着させることにより、前記第２の高誘電率絶縁膜の表面にＡｌ付着層を形成する工程と、
前記Ａｌ付着層が表面に形成された前記第２の高誘電率絶縁膜上に、Ｓｉを含む導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記導電膜よりなるゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求の範囲第４項記載の半導体装置の製造方法において、
前記第１の高誘電率絶縁膜を形成する工程の後、前記第２の高誘電率絶縁膜を形成する工程の前に、前記第１の高誘電率絶縁膜をＮＨ３ガスに曝す工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求の範囲第５項記載の半導体装置の製造方法において、
前記第１の高誘電率絶縁膜をＮＨ３ガスに曝す工程では、前記第１の高誘電率絶縁膜が窒化される
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求の範囲第５項又は第６項記載の半導体装置の製造方法において、
前記導電膜を形成する工程の前において、前記第２の高誘電率絶縁膜の窒素濃度は、ＮＨ３ガスに曝された前記第１の高誘電率絶縁膜の窒素濃度よりも低くなっている
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求の範囲第４項乃至第７項のいずれか１項に記載の半導体装置の製造方法において、
前記導電膜を形成する工程の前において、前記第２の高誘電率絶縁膜の窒素濃度は、１０ａｔｍ％以下である
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求の範囲第４項乃至第８項のいずれか１項に記載の半導体装置の製造方法において、
前記導電膜を形成する工程において、前記Ａｌ付着層のＡｌを前記第２の高誘電率絶縁膜中に拡散させる
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求の範囲第４項乃至第９項のいずれか１項に記載の半導体装置の製造方法において、
前記Ａｌ付着層を形成する工程では、前記第２の高誘電率絶縁膜の表面に有機アルミニウム化合物を吹き付けることにより、前記第２の高誘電率絶縁膜の表面にＡｌを付着させる
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求の範囲第１０項記載の半導体装置の製造方法において、
前記有機アルミニウム化合物は、トリターシャリィブチルアルミニウム、トリメチルアルミニウム、又はトリエチルアルミニウムである
ことを特徴とする半導体装置の製造方法。
【請求項１２】
請求の範囲第４項乃至第１１項のいずれか１項に記載の半導体装置の製造方法において、
前記Ａｌ付着層を形成する工程では、厚さ０．１〜１ｎｍの前記Ａｌ付着層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１３】
請求の範囲第４項乃至第１２項のいずれか１項に記載の半導体装置の製造方法において、
前記第１の高誘電率絶縁膜を形成する工程では、Ｈｆ、Ａｌ、Ｓｉ、Ｔａ、Ｚｒ、及びＬａからなる群から選ばれる少なくとも一種の以上の元素を含む酸化物、窒化物、酸窒化物よりなる前記第１の高誘電率絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１４】
請求の範囲第４項乃至第１３項のいずれか１項に記載の半導体装置の製造方法において、
前記第２の高誘電率絶縁膜を形成する工程では、Ｈｆ、Ａｌ、Ｓｉ、Ｔａ、Ｚｒ、及びＬａからなる群から選ばれる少なくとも一種の以上の元素を含む酸化物、窒化物、酸窒化物よりなる前記第２の高誘電率絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、ゲート絶縁膜に高誘電率（Ｈｉｇｈ−ｋ）材料を用いたＭＯＳ（Metal Oxide Semiconductor）構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩの高速化・高集積化は、スケーリング則によるＭＯＳ型電界効果トランジスタ（Field Effect Transistor，ＦＥＴ）の微細化によって進められてきた。スケーリング則による微細化とは、酸化シリコン（ＳｉＯ２）よりなるゲート絶縁膜やポリシリコン（ＰｏｌｙＳｉ）よりなるゲート電極のゲート長等、ＭＯＳＦＥＴの各構成要素の高さ方向と横方向の寸法を同時に縮小する手法である。このような手法は、微細化時のＭＯＳＦＥＴの特性を正常に保ちつつ、その性能を向上させることを可能にしてきた。【０００３】
ＭＯＳＦＥＴは、これまで微細化の一途を辿っており、スケーリング則によると、次世代のＭＯＳＦＥＴには、膜厚１ｎｍ以下の酸化シリコンよりなるゲート絶縁膜が必要になってくる。しかし、この膜厚領域は、直接トンネル電流が流れ始める厚さである。このため、リーク電流を抑制することができず、消費電力の増加等の問題が回避できない。【０００４】
そこで、ゲート絶縁膜の材料に、酸化シリコンよりも誘電率の高い高誘電率材料を用い、シリコン酸化膜換算の実効膜厚を１ｎｍ以下に抑えつつ物理膜厚を稼ぎ、リーク電流を抑える手法が提案されている。例えば、ハフニウム（Ｈｆ）を主成分とした酸（窒）化物は、酸化シリコンに比べて数倍〜１０倍程度高い誘電率を有している。このため、Ｈｆを主成分とした酸（窒）化物よりなるＨｆ系高誘電率絶縁膜は、次世代のゲート絶縁膜材料として期待されている。【０００５】
一方、ゲート電極の材料については、金属材料を用いることも検討されている。金属材料を用いたメタルゲートは、空乏化が起こらないほか、ゲート抵抗を低減することができるという利点を有している。しかし、メタルゲートは耐熱性に乏しく、更には仕事関数を制御することが困難である。このため、ゲート電極の材料としては、依然としてポリシリコンが有力であると考えられている。【０００６】
したがって、ポリシリコンを用いたゲート電極とＨｆ系高誘電率絶縁膜とを組み合わせたＭＯＳＦＥＴの研究開発が急務となっている。【０００７】
従来、Ｈｆ系高誘電率絶縁膜をゲート絶縁膜に用いる場合、Ｈｆ系高誘電率絶縁膜の成膜前の処理としてシリコン基板上に例えば０．８ｎｍ以下のシリコン酸化膜又はシリコン酸窒化膜を形成し、その上にＣＶＤ法によりＨｆ系高誘電率絶縁膜を成膜する。Ｈｆ系高誘電率絶縁膜の成膜後は、ポストデポジションアニール（Post Deposition Anneal、ＰＤＡ）と呼ばれる熱処理を行ってから、ゲート電極となるポリシリコン膜が単純に堆積されていた。
【特許文献１】特開２００５−１９１３４１号公報
【特許文献２】特開２００５−１５８９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
（窒化）ハフニウムシリケート（ＨｆＳｉＯ（Ｎ））膜上に、ポリシリコンよりなるゲート電極を形成した場合、フェルミレベルピニングと呼ばれる現象が発生することが知られている。フェルミレベルピニングとは、ＨｆＳｉＯ（Ｎ）とポリシリコンとの相互作用により、ｎ型ポリシリコン及びｐ型ポリシリコンのフェルミレベルが、ピン止めされたかのようにほぼ同じ準位に引き寄せられる現象である。【０００９】
図３１は、フェルミレベルピニングを説明するエネルギーバンド図である。図の左側のエネルギーバンド図は酸化シリコン上のポリシリコンのフェルミレベルを示し、図の右側のエネルギーバンド図はＨｆＳｉＯ（Ｎ）上のポリシリコンのフェルミレベルを示している。それぞれのエネルギーバンド図において、実線で示されたコンダクションバンドＥｃ及びバレンスバンドＥｖに対して、ｎ型及びｐ型のポリシリコンのフェルミレベルが破線で示されている。【００１０】
図示するように、ＨｆＳｉＯ（Ｎ）上のｐ型ポリシリコンのフェルミレベルは、酸化シリコン上のｐ型ポリシリコンのフェルミレベルから０．５５Ｖマイナス側にシフトしている。また、ＨｆＳｉＯ（Ｎ）上のｎ型ポリシリコンのフェルミレベルは、酸化シリコン上のｎ型ポリシリコンのフェルミレベルから０．２Ｖプラス側にシフトしている。このため、ＨｆＳｉＯ（Ｎ）上のポリシリコンでは、ｐ型とｎ型のフェルミレベルの差が０．２Ｖになり、酸化シリコン上のポリシリコンと比較して小さくなっている。【００１１】
フェルミレベルピニングが発生すると、例えば、ＰＭＯＳダイオードではフラットバンド電圧Ｖｆｂが０．５５Ｖ程度マイナス側にシフトし、ＮＭＯＳダイオードでは０．２Ｖ程度プラス側にシフトする。その結果、ＰＭＯＳダイオードとＮＭＯＳダイオードのＶｆｂの差は、シリコン酸化膜をゲート絶縁膜に用いた場合には１．８Ｖ程度あるはずが、フェルミレベルピニングによって１．０５Ｖ程度になってしまう。【００１２】
このようなフラットバンド電圧Ｖｆｂのシフトは、ＭＯＳＦＥＴの閾値電圧Ｖｔｈのシフトを引き起こしていると考えられる。【００１３】
図３２は、ゲート絶縁膜にシリコン酸化膜を用いたＭＯＳＦＥＴ及びゲート絶縁膜にＨｆＳｉＯＮ膜を用いたＭＯＳＦＥＴの電流−電圧特性を示すグラフである。グラフの横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示している。【００１４】
図示するように、ゲート絶縁膜にシリコン酸化膜を用いたＭＯＳＦＥＴの閾値電圧Ｖｔｈに対して、ＨｆＳｉＯＮ膜を用いたＭＯＳＦＥＴの閾値電圧Ｖｔｈはプラス側にシフトしてしまっている。このような閾値電圧Ｖｔｈのシフトは、フラットバンド電圧Ｖｆｂのシフトに起因すると考えられる。【００１５】
このように、Ｈｆ系高誘電率絶縁膜をゲート絶縁膜に用いると、フェルミレベルピニングが発生し、ＭＯＳＦＥＴの電気的特性が劣化することになる。フェルミレベルピニングはＳｉを主成分にしたゲート電極を用いたときに限定されて起こる現象であることから、ポリシリコンとＨｆＳｉＯ（Ｎ）との界面にその原因があると考えられる。【００１６】
本発明の目的は、ＭＯＳトランジスタのゲート絶縁膜に高誘電率絶縁膜を用いる場合において、フェルミレベルピニングの発生を抑制し、ＭＯＳトランジスタの電気的特性を向上することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の一観点によれば、半導体基板上に形成され、窒素濃度ｘがｘ＞０である第１の高誘電率絶縁膜と、前記第１の高誘電率絶縁膜上に形成され、窒素濃度ｙが０≦ｙ＜ｘであり、Ａｌを含む第２の高誘電率絶縁膜とを有するゲート絶縁膜と、前記ゲート絶縁膜上に形成され、Ｓｉを含むゲート電極とを有する半導体装置が提供される。【００１８】
また、本発明の他の観点によれば、半導体基板上に、第１の高誘電率絶縁膜を形成する工程と、前記第１の高誘電率絶縁膜上に、第２の高誘電率絶縁膜を形成する工程と、前記第２の高誘電率絶縁膜の表面にＡｌを付着させることにより、前記第２の高誘電率絶縁膜の表面にＡｌ付着層を形成する工程と、前記Ａｌ付着層が表面に形成された前記第２の高誘電率絶縁膜上に、Ｓｉを含む導電膜を形成する工程と、前記導電膜をパターニングすることにより、前記導電膜よりなるゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１９】
本発明によれば、ＭＯＳトランジスタのゲート絶縁膜に高誘電率絶縁膜を用いる場合において、半導体基板上に第１の高誘電率絶縁膜を形成し、第１の高誘電率絶縁膜上に第２の高誘電率絶縁膜を形成し、第２の高誘電率絶縁膜の表面にＡｌを付着させることにより、第２の高誘電率絶縁膜の表面にＡｌ付着層を形成し、Ａｌ付着層が表面に形成された第２の高誘電率絶縁膜上にＳｉを含む導電膜を形成するので、フェルミレベルピニングの発生を抑制することができる。【００２０】
また、本発明によれば、第１の高誘電率絶縁膜を形成した後、第２の高誘電率絶縁膜を形成する前に、第１の高誘電率絶縁膜をＮＨ３ガスに曝すので、フラットバンド電圧のシフトを抑制することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、Ａｌによるフェルミレベルピニングの抑制効果を確認するための測定に用いたＭＯＳダイオードの作製方法を示す工程断面図（その１）である。
【図２】図２は、Ａｌによるフェルミレベルピニングの抑制効果を確認するための測定に用いたＭＯＳダイオードの作製方法を示す工程断面図（その２）である。
【図３】図３は、ＴＴＢＡを吹き付けるＡｌ処理を行ったＨｆＳｉＯ膜の表面をＡＥＳで分析した結果を示すオージェ電子スペクトルである。
【図４】図４は、ＴＴＢＡを吹き付けるＡｌ処理を行った時間に対するＡｌ付着層の厚さの依存性を示すグラフである。
【図５】図５は、Ａｌ処理を行ったＭＯＳダイオードについて容量−電圧特性を測定した結果を示すグラフである。
【図６】図６は、Ａｌ処理を行ったＭＯＳダイオードのフラットバンド電圧Ｖｆｂを、Ａｌ処理を行った時間に対してプロットしたグラフである。
【図７】図７は、ＮＨ３処理とＡｌ処理とを行ったＭＯＳダイオードのフラットバンド電圧Ｖｆｂを、Ａｌ処理を行った時間に対してプロットしたグラフである。
【図８】図８は、本発明を適用したＭＯＳ構造の製造方法を示す工程断面図（その１）である。
【図９】図９は、本発明を適用したＭＯＳ構造の製造方法を示す工程断面図（その２）である。
【図１０】図１０は、ＮＨ３処理により形成されたＨｆＳｉＯＮ膜とＡｌ処理を行ったＨｆＳｉＯ膜との積層構造を有するＭＯＳダイオードのフラットバンド電圧Ｖｆｂを、Ａｌ処理を行った時間に対してプロットしたグラフである。
【図１１】図１１は、シリコン基板上にＨｆＳｉＯＮ膜とＨｆＳｉＯ膜とが順次積層されてなる積層構造について、熱処理前後の窒素の深さ方向分布をＳＩＭＳにより分析した結果を示すグラフである。
【図１２】図１２は、ＨｆＳｉＯ膜の表面のＡｌ付着層のＡｌが、ＨｆＳｉＯ膜中に拡散していく様子をＸＰＳにより分析した結果を示すグラフである。
【図１３】図１３は、本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図１４】図１４は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１５】図１５は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１６】図１６は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１７】図１７は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１８】図１８は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１９】図１９は、本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図２０】図２０は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２１】図２１は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２２】図２２は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２３】図２３は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２４】図２４は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２５】図２５は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図２６】図２６は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図２７】図２７は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図２８】図２８は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図２９】図２９は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図３０】図３０は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図３１】図３１は、フェルミレベルピニングを説明するエネルギーバンド図である。
【図３２】図３２は、ゲート絶縁膜にシリコン酸化膜を用いたＭＯＳＦＥＴ及びゲート絶縁膜にＨｆＳｉＯＮ膜を用いたＭＯＳＦＥＴの電流−電圧特性を示すグラフである。
【符号の説明】
【００２２】
１０…シリコン基板
１２…シリコン酸化膜
１４…ＨｆＳｉＯ膜
１６…Ａｌ付着層
１８…ポリシリコン膜
２０…ＨｆＳｉＯ膜
２２…ＨｆＳｉＯＮ膜
２４…ＨｆＳｉＯ膜
２６…シリコン基板
２８…ｐ型ウェル
３０…界面層
３２…Ｈｆ系高誘電率絶縁膜
３４…ゲート絶縁膜
３６…ＨｆＳｉＯ膜
３８…ＨｆＳｉＯＮ膜
４０…ＨｆＳｉＯ膜
４２ｎ、４２ｐ…ゲート電極
４２…ポリシリコン膜
４４…サイドウォール絶縁膜
４６ｎ、４６ｐ…不純物拡散領域
４８ｎ、４８ｐ…不純物拡散領域
５０ｎ、５０ｐ…ソース／ドレイン拡散層
５２…チャネル領域
５４ｐ、５４ｎ…ポケット領域
５６ｎ…ＮＭＯＳトランジスタ
５６ｐ…ＰＭＯＳトランジスタ
５８…Ａｌ付着層
６０ｎ…ＮＭＯＳトランジスタ領域
６０ｐ…ＰＭＯＳトランジスタ領域
６２…素子分離領域
６４…ｎ型ウェル
６６…チャネル領域
６８、７０、７２、７４…フォトレジスト膜
【発明を実施するための最良の形態】
【００２３】
［本発明の原理］
本発明の原理について図１乃至図１２を用いて説明する。【００２４】
Ｈｆ系高誘電率絶縁膜とポリシリコン膜とを組み合わせた場合においてフェルミレベルピニングが発生するメカニズムについては、これまでに種々の説が唱えられている。【００２５】
なかでも、近時、ＨｆＳｉＯ（Ｎ）膜から酸素原子が抜けて酸素空孔が形成されることによりフェルミレベルピニングが発生するとする説が有力になってきている。この有力説によれば、酸素空孔の発生により生成された電子がポリシリコン膜中に移動し、ポリシリコン膜とＨｆＳｉＯ（Ｎ）膜との界面における電子の分布状態が偏ることによってフェルミレベルピニングが発生するとされている。【００２６】
また、他の説としては、Ｈｆ−Ｓｉの結合によってフェルミレベルピニングが引き起こされるとする説がある。この説によれば、Ｈｆ−Ｓｉの結合準位がバンドギャップ中に発生することにより、フェルミレベルピニングが引き起こされるとされている。【００２７】
しかしながら、いずれの説もその裏付けとなる決定的な証拠を提示するには至っていない。【００２８】
本願発明者等は、鋭意研究を重ねていく中で、ポリシリコン膜／ＨｆＳｉＯ（Ｎ）膜／界面層／シリコン基板という積層構造において、ポリシリコン膜とＨｆＳｉＯ（Ｎ）膜との界面で、界面反応が発生してしまうことを見出した。なお、シリコン基板上に形成される界面層とは、シリコン基板表面を化学的、電気的に安定化された状態とするためにＭＯＳトランジスタのチャネル領域表面に形成されるシリコン酸化膜、シリコン酸窒化膜のことをいう。【００２９】
ポリシリコン膜とＨｆＳｉＯ（Ｎ）膜との界面で発生する界面反応のために、この界面を電気的に良好なものとすることは困難となる。このような界面反応により、フェルミレベルピニングが引き起こされていることが実験的に観察されている。この結果、ＭＯＳトランジスタにおいて、閾値電圧Ｖｔｈの増大等の電気的特性の劣化が発生していると考えられる。閾値電圧Ｖｔｈのシフトは、フラットバンド電圧Ｖｆｂのシフトに起因していると考えられる。【００３０】
そこで、本願発明者等は、ポリシリコン膜とＨｆＳｉＯ（Ｎ）膜との界面における界面反応を抑制するために、この界面をアルミニウム（Ａｌ）で処理することを考えた。【００３１】
Ａｌは、酸素（Ｏ）と強く結合することが知られているほか、Ｓｉとも反応することが知られている。フェルミレベルピニングは、Ｓｉ、Ｈｆ、Ｏ等が関与して起こる現象である。したがって、ポリシリコン膜とＨｆＳｉＯ（Ｎ）膜との界面をＡｌで処理することにより、フェルミレベルピニングを抑制することができる可能性がある。【００３２】
本願発明者等は、Ａｌによるフェルミレベルピニングの抑制効果を確認するべく、以下に述べるように、ゲート絶縁膜（キャパシタ絶縁膜）にＨｆＳｉＯ膜を用いたＭＯＳダイオードを作製し、作製された試料について電気的特性の測定を行った。【００３３】
まず、測定に用いたＭＯＳダイオードの作製方法について図１及び図２を用いて説明する。図１及び図２はＭＯＳダイオードの作製方法を示す工程断面図である。【００３４】
まず、主表面が（１００）面であるｐ型シリコン基板１０の表面の自然酸化膜を希弗酸で除去した後、シリコン基板１０の表面に、膜厚１ｎｍのシリコン酸化膜（ケミカルオキサイド膜）１２を形成した（図１（ａ））。【００３５】
次いで、シリコン酸化膜１２上に、ゲート絶縁膜（キャパシタ絶縁膜）として、ＣＶＤ法により、膜厚４ｎｍのＨｆＳｉＯ膜１４を堆積した（図１（ｂ））。成膜したＨｆＳｉＯ膜１４は、窒素を含有するものとした。ＨｆＳｉＯ膜１４の成膜条件は、ソースガスとして、テトラキスジメチルアミノハフニウム（ＴＤＭＡＨ：Ｈｆ（Ｎ（ＣＨ３）２）４）、トリスジメチルアミノシラン（ＴＤＭＡＳ：ＳｉＨ（Ｎ（ＣＨ３）２）３）、一酸化窒素（ＮＯ）ガス、及びキャリアガスである窒素（Ｎ２）ガスを用い、基板温度を６００℃とした。成膜した窒素を含むＨｆＳｉＯ膜１４の組成は、（Ｈｆ０．６Ｓｉ０．４）（Ｏ０．９Ｎ０．１）とした。【００３６】
次いで、ＨｆＳｉＯ膜１４の表面にＡｌを付着させるＡｌ処理を行った。Ａｌ処理では、基板温度を６００℃として、ＨｆＳｉＯ膜１４の表面に対して、トリターシャリィブチルアルミニウム（ＴＴＢＡ：Ａｌ（Ｃ４Ｈ９）３）の液体原料を、２０℃、５０ｋＰａの条件で３００ｓｃｃｍの窒素ガスでバブリングしたガスを吹き付けた。【００３７】
こうして、ＴＴＢＡを吹き付けるＡｌ処理により、ＨｆＳｉＯ膜１４の表面に、付着したＡｌよりなるＡｌ付着層１６が形成された（図１（ｃ））。【００３８】
ここで、Ａｌ処理によりＡｌが付着したか否かをオージェ電子分光法（Auger electron spectroscopy、ＡＥＳ）により分析した結果について図３及び図４を用いて説明する。【００３９】
図３は、基板温度を６００℃としてＴＴＢＡを吹き付けるＡｌ処理を行ったＨｆＳｉＯ膜の表面をＡＥＳで分析した結果を示すオージェ電子スペクトルである。スペクトルから、Ａｌの存在が確認できる。【００４０】
図４は、ＴＴＢＡを吹き付けるＡｌ処理を行った時間に対するＡｌ付着層の厚さの依存性を示すグラフである。グラフの縦軸はＡｌ処理を行った時間を示し、縦軸はＡｌ付着層の厚さを示している。Ａｌ付着層の厚さは分光エリプソメータにより測定した。グラフから、Ａｌ処理の時間を長くするに従って、Ａｌ付着層の厚さが増加していくのが分かる。なお、Ａｌ付着層の厚さは、数オングストロームのオーダーであった。【００４１】
なお、試料としては、Ａｌ処理を５秒間、１０秒間、１５秒間行ったものをそれぞれ用意した。また、リファレンス試料として、Ａｌ処理の時間が０秒間、すなわちＡｌ処理を行わなかったものも用意した。【００４２】
ＨｆＳｉＯ膜１４に対してＡｌ処理を行った後、ポストデポジションアニールとして、８００℃、３０秒間の熱処理を行った。【００４３】
次いで、Ａｌ処理を行ったＨｆＳｉＯ膜１４上に、基板温度を６００℃として、ＣＶＤ法により、膜厚約１００ｎｍのポリシリコン膜１８を堆積した（図２（ａ））。次いで、ポリシリコン膜１８に対して、所定の導電型の不純物をイオン注入した。次いで、ポリシリコン膜１８にイオン注入した不純物を活性化するため、１０５０℃、１秒間の熱処理を行った。次いで、ポリシリコン膜１８上に、メタル電極（図示せず）を堆積した。【００４４】
次いで、フォトリソグラフィ及びエッチングにより、８０μｍ×８０μｍのＭＯＳダイオードを形成した（図２（ｂ））。【００４５】
Ａｌ処理を０秒間、５秒間、１０秒間、１５秒間行った場合のそれぞれについて、ｐ型不純物をイオン注入した試料と、ｎ型不純物をイオン注入した試料とを用意した。【００４６】
以上のようにして、ＮＭＯＳダイオード及びＰＭＯＳダイオードのそれぞれについて、Ａｌ処理を、０秒間、５秒間、１０秒間、１５秒間行った試料を用意し、各試料について容量−電圧特性を測定した。【００４７】
図５（ａ）は、ＮＭＯＳダイオードについて容量−電圧特性を測定した結果を示すグラフである。図５（ｂ）は、ＰＭＯＳダイオードについて容量−電圧特性を測定した結果を示すグラフである。図５（ａ）及び図５（ｂ）に示すグラフの横軸はゲート電圧Ｖｇを示し、縦軸は容量Ｃを示している。【００４８】
図５に示すグラフから、各試料について、フラットバンド電圧Ｖｆｂを見積もった。【００４９】
まず、ＮＭＯＳダイオードにおいては、図５（ａ）に示すように、ゲート電圧Ｖｇ＝０Ｖからマイナス方向に電圧を印加していくと、ゲート電圧Ｖｇの増加に伴い容量Ｃが増加していく。容量Ｃは、ゲート電圧Ｖｇが所定の値になると飽和し始める。このとき、容量Ｃが増加し始めて飽和し始めるまでの間には容量−電圧曲線に変曲点が存在する。その変曲点を延長して横軸に達したところのゲート電圧Ｖｇの値がフラットバンド電圧Ｖｆｂに相当する。【００５０】
また、ＰＭＯＳダイオードにおいては、図５（ｂ）に示すように、ゲート電圧Ｖｇ＝０Ｖからプラス方向に電圧を印加していくと、ゲート電圧Ｖｇの増加に伴い容量Ｃが増加していく。容量Ｃは、ゲート電圧Ｖｇが所定の値になると飽和し始める。このとき、容量Ｃが増加し始めて飽和し始めるまでの間には容量−電圧曲線に変曲点が存在する。その変曲点を延長して横軸に達したところのゲート電圧Ｖｇの値がフラットバンド電圧Ｖｆｂに相当する。【００５１】
このようにして、図５（ａ）からＮＭＯＳダイオードの各試料についてフラットバンド電圧Ｖｆｂを見積もり、図５（ｂ）からＰＭＯＳダイオードの各試料についてフラットバンド電圧Ｖｆｂを見積もった。【００５２】
図６は、図５に示すグラフから見積もったフラットバンド電圧Ｖｆｂを、Ａｌ処理を行った時間に対してプロットしたグラフである。グラフの横軸はＡｌ処理を行った時間を示し、縦軸はフラットバンド電圧Ｖｆｂを示している。【００５３】
なお、図６、後述の図７及び図１０に示すグラフにおける「ＮＭＯＳの理想値」とはゲート絶縁膜（キャパシタ絶縁膜）にシリコン酸化膜を用いた場合のＮＭＯＳダイオードのフラットバンド電圧Ｖｆｂの値を意味し、「ＰＭＯＳの理想値」とはゲート絶縁膜にシリコン酸化膜を用いた場合のＰＭＯＳダイオードのフラットバンド電圧Ｖｆｂの値を意味している。ゲート絶縁膜にシリコン酸化膜を用いたＭＯＳダイオードでは、フェルミレベルピニングが発生しておらず、更にはゲート絶縁膜において固定電荷が存在せず、そのフラットバンド電圧Ｖｆｂは理想的なものとなっている。【００５４】
ゲート絶縁膜にシリコン酸化膜を用いた理想的な場合、ＮＭＯＳダイオードのポリシリコン膜におけるフェルミレベルとＰＭＯＳダイオードのポリシリコン膜におけるフェルミレベルとの差は、約１．０Ｖである。このフェルミレベルの差は、フラットバンド電圧Ｖｆｂの差に換算すると、約１．８Ｖに相当する。【００５５】
一方、ＨｆＳｉＯ膜をゲート絶縁膜に用いたＭＯＳダイオードについての図６に示す測定結果からは、以下のことが分かる。【００５６】
ＨｆＳｉＯ膜に対してＡｌ処理を行わなかった試料では、ＮＭＯＳダイオードの場合には理想値に対するＶｆｂのシフト量（ΔＶｆｂ）は＋０．４５Ｖ程度であったのに対し、ＰＭＯＳダイオードの場合にはΔＶｆｂは−０．５Ｖ程度であった。これは、フェルミレベルピニングが発生している状態である。なお、通常フェルミレベルピニングが発生している状態では、ＮＭＯＳダイオードの場合にはΔＶｆｂは＋０．２Ｖ程度、ＰＭＯＳダイオードの場合には−０．６Ｖ程度である。この値から測定結果の値がずれているのは、測定結果の値が、固定電荷による若干の影響又は誤差を含んでいるためであると考えられる。【００５７】
これに対して、ＨｆＳｉＯ膜に対してＡｌ処理を１５秒間行った試料では、ＮＭＯＳダイオードの場合にはΔＶｆｂは＋０．５５Ｖ程度であり、ＰＭＯＳダイオードの場合にもΔＶｆｂは＝＋０．５Ｖ程度であった。したがって、Ａｌ処理を１５秒間行った場合、ＮＭＯＳダイオードとＰＭＯＳダイオードとのＶｆｂの差は約１．８５Ｖになっており、理想的なＶｆｂの差である１．８Ｖに近い値になった。【００５８】
また、ＨｆＳｉＯ膜に対してＡｌ処理を１５秒間行った場合のフラットバンド電圧Ｖｆｂは、Ａｌ処理を行わなかった場合のフラットバンド電圧Ｖｆｂに対して、ＰＭＯＳダイオードでは１Ｖ程度プラス側にシフトしたのに対し、ＮＭＯＳダイオードでは０．１Ｖ程度しかプラス側にシフトしなかった。この結果、Ａｌ処理を１５秒間行った場合においては、ＮＭＯＳダイオードのポリシリコン膜におけるフェルミレベルとＰＭＯＳダイオードのポリシリコン膜におけるフェルミレベルとの差は、約１Ｖ程度になっている。通常、フェルミレベルピニングが発生していれば、ＮＭＯＳダイオードのポリシリコン膜におけるフェルミレベルとＰＭＯＳダイオードのポリシリコン膜におけるフェルミレベルとの差は０．２Ｖ程度である。したがって、Ａｌ処理を１５秒間行った場合においては、フェルミレベルピニングは発生していないと考えられる。【００５９】
上述のように、ＨｆＳｉＯ膜に対してＡｌ処理を１５秒間行うことにより、フェルミレベルピニングの発生が抑制される。そして、ＮＭＯＳダイオードとＰＭＯＳダイオードとのＶｆｂの差は約１．８５Ｖとなり、理想的なＶｆｂの差である１．８Ｖに近くなる。【００６０】
しかしながら、Ａｌ処理によりフェルミレベルピニングの発生が抑制される一方で、Ａｌ及びアルミナは、固定電荷を発生することも実験的に分かっている。このＡｌの固定電荷の影響のために、単にＡｌ処理を１５秒間行った場合には、ＮＭＯＳダイオード及びＰＭＯＳダイオードのいずれもΔＶｆｂが＋０．５Ｖ程度となってしまっている。【００６１】
このようなフラットバンド電圧Ｖｆｂのプラス側へのシフトをマイナス側に戻す、すなわちΔＶｆｂを０に近づける方法としては、ＨｆＳｉＯ膜をアンモニア（ＮＨ３）ガスに曝すＮＨ３処理により、ＨｆＳｉＯ膜を窒化することが考えられる。ポリシリコン膜を堆積する前のＨｆＳｉＯ膜を、ＮＨ３処理により窒化しておくと、ＮＭＯＳダイオード及びＰＭＯＳダイオードのいずれについても、フラットバンド電圧Ｖｆｂがマイナス側にシフトすることが知られている。【００６２】
そこで、本願発明者等は、ＮＨ３処理によりＨｆＳｉＯ膜を窒化した場合についても、上記と同様の実験を行い、Ａｌ処理を行った時間に対するフラットバンド電圧Ｖｆｂの依存性を調べた。【００６３】
ＮＨ３処理は、ＨｆＳｉＯ膜の堆積後、Ａｌ処理の前に行った。また、ＮＨ３処理の条件は、処理温度を７８０℃、ＮＨ３の流量を１ｓｌｍ、圧力を１００Ｐａ、処理時間を１０分とした。ＮＨ３処理によりＨｆＳｉＯ膜を窒化して得られたＨｆＳｉＯＮ膜における窒素濃度は２５ａｔｍ％程度となった。【００６４】
図７は、ＮＨ３処理とＡｌ処理とを行った場合において得られたフラットバンド電圧Ｖｆｂを、Ａｌ処理を行った時間に対してプロットしたグラフである。グラフの横軸はＡｌ処理を行った時間を示し、縦軸はフラットバンド電圧Ｖｆｂを示している。【００６５】
Ａｌ処理の時間が０秒では、ＮＨ３処理を行った場合、ＮＨ３処理を行わなかった図６に示す場合と比較して、ＰＭＯＳダイオード及びＮＭＯＳダイオードのいずれについても、フラットバンド電圧Ｖｆｂが０．５Ｖマイナス側にシフトしている。【００６６】
しかし、ＮＨ３処理を行った場合においては、Ａｌ処理の時間の増加に対して、フラットバンド電圧Ｖｆｂは殆ど変化していない。この結果から、ＮＨ３処理は、Ａｌ処理の効果を抑制してしまうことが分かる。【００６７】
したがって、ポリシリコン膜との界面となるＨｆＳｉＯ膜の表面に対して、ＮＨ３処理とＡｌ処理とを単に行ったのでは、フェルミレベルピニングの発生を抑制するともに、ＮＭＯＳダイオード及びＰＭＯＳダイオードのフラットバンド電圧Ｖｆｂを理想値に制御することは困難である。【００６８】
フェルミレベルピニングの発生を抑制するともに、フラットバンド電圧Ｖｆｂを理想値に制御するためには、以下のように、Ａｌ処理とＮＨ３処理とを分けて行う必要がある。【００６９】
まず、Ａｌ処理の効果は、フェルミレベルピニングを抑制するというものである。フェルミレベルピニングは、ポリシリコン膜とＨｆＳｉＯ（Ｎ）膜との界面付近で起こる現象に起因している。したがって、Ａｌ処理は、ＨｆＳｉＯ膜のポリシリコン膜との界面付近の部分に対して行う必要がある。【００７０】
これに対して、ＮＨ３処理は、Ａｌ処理の効果を抑制しないように、ＨｆＳｉＯ膜のポリシリコン膜との界面付近の部分に対しては行わずに、ＨｆＳｉＯ膜のシリコン基板側の部分に対してのみ行う必要がある。【００７１】
本発明は、かかる知見に基づきなされたものであり、基板上に形成された第１のＨｆＳｉＯ膜に対してＮＨ３処理を行い、ＮＨ３処理により窒化された第１のＨｆＳｉＯ膜上にポリシリコン膜の下地層となる第２のＨｆＳｉＯ膜を形成し、第２のＨｆＳｉＯ膜に対してＡｌ処理を行うものである。このようにＨｆＳｉＯ膜の積層構造を形成することにより、フェルミレベルピニングの発生を抑制するともに、フラットバンド電圧Ｖｆｂのシフトを抑制し、フラットバンド電圧Ｖｆｂをゲート絶縁膜にシリコン酸化膜を用いた場合の理想値に制御することが可能となる。【００７２】
本発明を適用したＭＯＳ構造の製造方法について図８及び図９を用いて説明する。本発明を適用したＭＯＳ構造の製造方法を示す工程断面図である。【００７３】
まず、シリコン基板１０の表面の自然酸化膜を希弗酸で除去した後、シリコン基板１０の表面に、シリコン酸化膜（ケミカルオキサイド膜）１２を形成する（図８（ａ））。なお、シリコン酸化膜に替えて、シリコン酸窒化膜を形成してもよい。【００７４】
次いで、シリコン酸化膜１０上に、ＣＶＤ法により、例えば膜厚１ｎｍ程度のＨｆＳｉＯ膜２０を堆積する（図８（ｂ））。ＨｆＳｉＯ膜２０の成膜条件は、例えば、ソースガスとして、ＴＤＭＡＨ、ＴＤＭＡＳ、一酸化窒素ガス、及びキャリアガスである窒素ガスを用い、基板温度を６００℃とする。ＨｆＳｉＯ膜２０における窒素濃度は、例えば３〜９ａｔｍ％とする。【００７５】
次いで、ＨｆＳｉＯ膜２０をＮＨ３ガスに曝すＮＨ３処理を行い、ＨｆＳｉＯ膜２０を窒化する。ＮＨ３処理の条件は、例えば、処理温度を７８０℃、ＮＨ３の流量を１ｓｌｍ、圧力を１００Ｐａ、処理時間を１０分とする。【００７６】
こうして、ＮＨ３処理により、ＨｆＳｉＯ膜２０が窒化されてなるＨｆＳｉＯＮ膜２２を形成する（図８（ｃ））。ＮＨ３処理により得られたＨｆＳｉＯＮ膜２２の窒素濃度は、例えば２５ａｔｍ％以上である。【００７７】
次いで、ＨｆＳｉＯＮ膜２２上に、ＣＶＤ法により、例えば膜厚３ｎｍ程度のＨｆＳｉＯ膜２４を堆積する（図８（ｄ））。ＨｆＳｉＯ膜２４の成膜条件は、例えば、ソースガスとして、ＴＤＭＡＨ、ＴＤＭＡＳ、一酸化窒素ガス、及びキャリアガスである窒素ガスを用い、基板温度を６００℃とする。ＨｆＳｉＯ膜２４における窒素濃度は、例えば１０ａｔｍ％以下とする。【００７８】
次いで、ＨｆＳｉＯ膜２４の表面にＡｌを付着させるＡｌ処理を行う。Ａｌ処理では、例えば、基板温度を６００℃として、ＨｆＳｉＯ膜２４の表面に対して、ＴＴＢＡの液体原料を、２０℃、５０ｋＰａの条件で３００ｓｃｃｍの窒素ガスでバブリングしたガスを吹き付ける。Ａｌ処理を行う時間は、例えば１５秒間とする。なお、Ａｌ処理に用いるＡｌ源は、ＴＴＢＡに限定されるものではなく、例えば、トリメチルアルミニウム（ＴＭＡ：Ａｌ（ＣＨ３）３）、トリエチルアルミニウム（ＴＥＡ：Ａｌ（Ｃ２Ｈ５）３）等を用いてもよい。【００７９】
こうして、ＴＴＢＡを吹き付けるＡｌ処理により、ＨｆＳｉＯ膜２４の表面に、付着したＡｌよりなるＡｌ付着層１６を形成する（図９（ａ））。Ａｌ付着層１６の厚さは、例えば０．１〜１ｎｍとする。なお、ＨｆＳｉＯ膜２４の表面に付着したＡｌは、酸化アルミニウム（ＡｌｘＯｙ）の状態で付着している場合がある。本願明細書にいうＡｌ付着層には、ＡｌｘＯｙの状態でＡｌが付着している場合をも含まれるものとする。【００８０】
次いで、Ａｌ処理を行ったＨｆＳｉＯ膜２４上に、ＣＶＤ法により、ポリシリコン膜１８を堆積する（図９（ｂ））。次いで、ポリシリコン膜１８に対して、所定の導電型の不純物をイオン注入する。【００８１】
次いで、ポリシリコン膜１８にイオン注入した不純物を活性化するため、例えば１０５０℃、１秒間の熱処理を行う。【００８２】
次いで、フォトリソグラフィ及びエッチングにより、ＭＯＳダイオードを形成する（図９（ｃ））。【００８３】
図１０は、上述のようにしてＮＨ３処理により形成されたＨｆＳｉＯＮ膜とＡｌ処理を行ったＨｆＳｉＯ膜との積層構造を形成した場合について、フラットバンド電圧Ｖｆｂを、Ａｌ処理を行った時間に対してプロットしたグラフである。グラフの横軸はＡｌ処理の時間を示し、縦軸はフラットバンド電圧Ｖｆｂを示している。【００８４】
図１０に示すグラフから明らかなように、Ａｌ処理を１５秒間行った場合、フェルミレベルピニングの発生を抑制するともに、フラットバンド電圧Ｖｆｂをほぼ理想値に制御することができている。【００８５】
なお、通常、ＨｆＳｉＯＮ膜を成膜した後に、膜を緻密化すること等を目的としてポストデポジションアニールを行うことが多いが、本発明においては、ＨｆＳｉＯＮ膜を成膜した後のポストデポジションアニールは、行わないことが望ましい。ＨｆＳｉＯＮ膜中の窒素が拡散し、Ａｌ処理の効果を抑制してしまう虞があるためである。なお、ＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜は、ポリシリコン膜を堆積する工程等のその後の工程において加えられる熱により緻密化される。【００８６】
図１１は、シリコン基板上に膜厚４．５ｎｍのＨｆＳｉＯＮ膜と、膜厚３ｎｍのＨｆＳｉＯ膜とが順次積層されてなる積層構造について、８００℃、３秒間の熱処理前後の窒素の深さ方向分布を二次イオン質量分析法（Secondary Ion Mass Spectrometry、ＳＩＭＳ）により分析した結果を示すグラフである。グラフの横軸はＨｆＳｉＯ膜の表面からの深さを示し、縦軸は窒素強度を示している。【００８７】
図１１に示すグラフから、熱処理を行うことにより、ＨｆＳｉＯＮ膜中の窒素が、ＨｆＳｉＯ膜中に拡散していることが分かる。【００８８】
このように、窒素が拡散すると、フェルミレベルピニングを抑制するというＡｌ処理の効果が抑制されてしまう虞がある。したがって、本発明においては、ＨｆＳｉＯＮ膜を成膜後のポストデポジションアニールは、行わないことが望ましい。【００８９】
また、本発明において、Ａｌ処理によりＨｆＳｉＯ膜の表面に形成されたＡｌ付着層のＡｌは、ＨｆＳｉＯ膜上にポリシリコン膜を堆積する間に、ポリシリコン膜の下地層であるＨｆＳｉＯ膜中に拡散する。【００９０】
図１２（ｂ）は、図１及び図２に示すＡｌ処理を含む一連の工程において、ＨｆＳｉＯ膜の表面に形成されたＡｌ付着層のＡｌが、ＨｆＳｉＯ膜中に拡散していく様子をＸ線光電子分光法（X-ray Photoelectron Spectroscopy、ＸＰＳ）により分析した結果を示すグラフである。【００９１】
実験では、Ａｌ処理後の各工程について、工程完了後のＨｆＳｉＯ膜の表面のＡｌの存在をＸＰＳにより分析した。ＸＰＳの測定は、図１２（ａ）に示すように、Ｘ線の照射角度を４５°とした場合と１５°とした場合について行い、照射角度４５°でのＡｌ強度Ｉ４５°に対する照射角度１５°の場合のＡｌ強度Ｉ１５°の比Ｉ１５°／Ｉ４５°を求めた。Ｉ１５°／Ｉ４５°が１よりも大きいほどＨｆＳｉＯ膜１４の表面に存在するＡｌ量が多く、Ｉ１５°／Ｉ４５°が１よりも小さくなるほどＨｆＳｉＯ膜１４中に拡散したＡｌ量が多いことを意味している。図１２（ｂ）に示すグラフの縦軸はＩ１５°／Ｉ４５°を示している。【００９２】
図１２（ｂ）に示すグラフの横軸における“１〜５”は、図１及び図２に示す一連の工程における時点を示している。“０”は図１（ａ）に示す前処理の終了後の時点を示している。“０〜１”の間では図１（ｂ）に示すＨｆＳｉＯ膜の成膜及び図１（ｃ）に示すＡｌ処理を行い、“１”はＡｌ処理の終了後の時点を示している。ＨｆＳｉＯ膜の成膜時の温度は６００℃とし、成膜時間は約７分間とした。“１〜２”の間では８００℃、３０秒間の熱処理を行い、“２”は熱処理の終了後の時点を示している。“２〜３”の間では図２（ａ）に示すポリシリコン膜の堆積を行い、“３”はポリシリコン膜の堆積を終了してから２０分後の時点を示している。ポリシリコン膜の堆積は、基板温度を６２０℃とし、成膜時間は約１１分間とした。ポリシリコン膜の堆積前の３０分間は基板を加熱するのみとした。“３〜４”の間では１０５０℃、１秒間の熱処理を行い、“４”は熱処理の終了後の時点を示している。“４〜５”の間ではＭＯＳキャパシタ（ＭＯＳダイオード）の形成を行い、“５”はＭＯＳキャパシタの形成の終了後の時点を示している。【００９３】
図１２（ｂ）に示すグラフから明らかなように、ＨｆＳｉＯ膜の表面のＡｌは、“２〜３”のポリシリコン膜を堆積する際に、ＨｆＳｉＯ膜中に拡散していき、その後の熱処理において更に拡散が進行している。【００９４】
このように、本発明では、ポリシリコン膜を堆積する際にＡｌがＨｆＳｉＯ（Ｎ）膜中に拡散する。このため、Ａｌ処理を行ったＨｆＳｉＯ（Ｎ）膜は、形成されたＭＯＳ構造においては、Ａｌを含有したものとなっている。【００９５】
以下、実施形態において、本発明による半導体装置及びその製造方法について具体的に説明する。【００９６】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１３乃至図１８を用いて説明する。図１３は本実施形態による半導体装置の構造を示す概略断面図、図１４乃至図１８は本実施形態による半導体装置の製造方法を示す工程断面図である。【００９７】
まず、本実施形態による半導体装置の構造について図１３を用いて説明する。本実施形態では、本発明をＮＭＯＳトランジスタに適用した場合について説明する。【００９８】
ｐ型のシリコン基板２６には、ｐ型ウェル２８が形成されている。【００９９】
シリコン基板２６上には、シリコン酸化膜よりなる界面層３０と、Ｈｆ系高誘電率絶縁膜３２とが順次積層されてなるゲート絶縁膜３４が形成されている。なお、本願明細書では、高誘電率絶縁膜とは、シリコン酸化膜よりも誘電率の高い絶縁膜をいう。【０１００】
Ｈｆ系高誘電率絶縁膜３２は、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜３８と、ハフニウムシリケート（ＨｆＳｉＯ）膜４０とが順次積層されてなる積層構造を有している。【０１０１】
ＨｆＳｉＯＮ膜３８は、後述するように、ＮＨ３ガスに曝すＮＨ３処理によりＨｆＳｉＯ膜を窒化することにより形成されたものである。ＨｆＳｉＯＮ膜３８における窒素濃度は、例えば２５ａｔｍ％以上となっている。【０１０２】
ＨｆＳｉＯ膜４０は、Ａｌを含んでいる。ＨｆＳｉＯ膜４０に含まれるＡｌは、後述するように、有機アルミニウム化合物を吹き付けるＡｌ処理によりＨｆＳｉＯ膜４０の表面に付着したＡｌが、ゲート電極４２ｎとなるポリシリコン膜を堆積する際にＨｆＳｉＯ膜４０中に拡散したものである。ＨｆＳｉＯ膜４０は、窒素濃度が０のものに限定されるものではなく、窒素を含んでいてもよい。ＨｆＳｉＯ膜４０が窒素を含む場合、ＨｆＳｉＯ膜４０における窒素濃度は、ＨｆＳｉＯＮ膜３８における窒素濃度よりも低くなっている。すなわち、ＨｆＳｉＯＮ膜３８の窒素濃度をｘ、ＨｆＳｉＯ膜４０の窒素濃度ｙをすると、０≦ｙ＜ｘの関係が成立している。【０１０３】
ゲート絶縁膜３４上には、ポリシリコン膜よりなるゲート電極４２ｎが形成されている。【０１０４】
ゲート電極４２ｎ及びゲート絶縁膜３４の側壁には、サイドウォール絶縁膜４４が形成されている。【０１０５】
ゲート電極４２ｎの両側のシリコン基板２６内には、ゲート電極４２ｎに自己整合で、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅いｎ型の不純物拡散領域４６ｎが形成されている。さらに、サイドウォール絶縁膜４４及びゲート電極４２ｎに自己整合で、不純物拡散領域４６ｎよりも深いｎ型の不純物拡散領域４８ｎが形成されている。これら不純物拡散領域４６ｎ、４８ｎにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層５０ｎが構成されている。なお、ソース／ドレイン拡散層５０ｎの間がｐ型のチャネル領域５２となる。ソース／ドレイン拡散層５０ｎのチャネル領域５２側には、ｐ型のポケット領域５４ｐが形成されている。【０１０６】
こうして、ゲート電極４２ｎと、ソース／ドレイン拡散層５０ｎとを有し、ゲート絶縁膜３４にＨｆ系高誘電率絶縁膜３２を含むＮＭＯＳトランジスタ５６ｎが形成されている。【０１０７】
本実施形態による半導体装置は、ゲート絶縁膜３４に用いられたＨｆ系高誘電率絶縁膜３２が、ＨｆＳｉＯＮ膜３８とＨｆＳｉＯＮ膜４０との積層構造を有し、シリコン基板２６側のＨｆＳｉＯＮ膜３８が、ＮＨ３処理によりＨｆＳｉＯ膜を窒化することにより形成されたものであり、ポリシリコン膜よりなるゲート電極４２ｎ側のＨｆＳｉＯ膜４０が、Ａｌ処理により表面に付着したＡｌがゲート電極４２ｎとなるポリシリコン膜を堆積する際に膜中に拡散したＡｌを含んでいることに主たる特徴がある。【０１０８】
ポリシリコン膜よりなるゲート電極４２ｎ側のＨｆＳｉＯ膜４０が、Ａｌ処理により表面に付着したＡｌがゲート電極４２ｎとなるポリシリコン膜を堆積する際に膜中に拡散したＡｌを含んでいるため、フェルミレベルピニングの発生を抑制することができる。【０１０９】
また、シリコン基板１０側のＨｆＳｉＯＮ膜３８が、ＮＨ３処理によりＨｆＳｉＯ膜を窒化することにより形成されているので、フラットバンド電圧Ｖｆｂのシフトを抑制し、フラットバンド電圧Ｖｆｂをゲート絶縁膜にシリコン酸化膜を用いた場合の理想値に制御することができる。ゲート電極４２ｎ側のＨｆＳｉＯ膜４０に対しては、ＮＨ３処理が行われていないため、フェルミレベルピニングの発生を抑制する効果が阻害されることもない。【０１１０】
このように、本実施形態による半導体装置は、ＮＭＯＳトランジスタ５６ｎについて、フェルミレベルピニングの発生を抑制するとともに、フラットバンド電圧Ｖｆｂのシフトを抑制し、フラットバンド電圧Ｖｆｂを理想値に制御することができるので、電気的特性を向上することができる。【０１１１】
次に、本実施形態による半導体装置の製造方法について図１４乃至図１８を用いて説明する。【０１１２】
まず、主表面が（１００）面であるｐ型のシリコン基板２６に、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離領域（図示せず）を形成し、活性領域を画定する。【０１１３】
次いで、例えばイオン注入法により、シリコン基板２６内にｐ型不純物を導入し、ｐ型ウェル２８を形成する（図１４（ａ））。【０１１４】
次いで、例えばイオン注入法により、シリコン基板２６内のチャネル領域５２にｐ型不純物を導入する（図１４（ｂ））。【０１１５】
次いで、シリコン基板２６の表面の自然酸化膜を希弗酸により除去する。【０１１６】
次いで、例えば塩酸と過酸化水素水とを混合した薬液を用いた処理によりシリコン基板２６の表面を酸化する。これにより、シリコン基板２６の表面に、例えば膜厚１ｎｍのシリコン酸化膜よりなる界面層３０を形成する（図１４（ｃ））。界面層３０は、シリコン基板２６とシリコン基板２６上に形成される膜との界面を化学的、電気的に安定化するために形成されるものである。界面層３０として、シリコン酸窒化膜（ＳｉＯＮ膜）を形成してもよい。【０１１７】
次いで、界面層３０上に、例えばＣＶＤ法により、例えば膜厚１ｎｍのＨｆＳｉＯ膜３６を堆積する（図１５（ａ））。ＨｆＳｉＯ膜３６の成膜条件は、例えば、ソースガスとして、ＴＤＭＡＨ、ＴＤＭＡＳ、酸素ガス、及びキャリアガスである窒素ガスを用い、基板温度を６００℃とする。ＨｆＳｉＯ膜３６における窒素濃度は、例えば１０ａｔｍ％以下とする。【０１１８】
次いで、ＨｆＳｉＯ膜３６をＮＨ３ガスに曝すＮＨ３処理を行い、ＨｆＳｉＯ膜３６を窒化する。ＮＨ３処理の条件は、例えば、処理温度を７８０℃、ＮＨ３の流量を２ｓｌｍ、圧力を１００Ｐａ、処理時間を１０分とする。【０１１９】
こうして、ＮＨ３処理により、ＨｆＳｉＯ膜３６が窒化されてなるＨｆＳｉＯＮ膜３８を形成する（図１５（ｂ））。ＮＨ３処理により得られたＨｆＳｉＯＮ膜３８の窒素濃度は、例えば２５ａｔｍ％以上である。【０１２０】
次いで、ＨｆＳｉＯＮ膜３８上に、例えばＣＶＤ法により、例えば膜厚３ｎｍのＨｆＳｉＯ膜４０を堆積する（図１５（ｃ））。ＨｆＳｉＯ膜４０の成膜条件は、例えば、ソースガスとして、ＴＤＭＡＨ、ＴＤＭＡＳ、酸素ガス、及びキャリアガスである窒素ガスを用い、基板温度を６００℃とする。ＨｆＳｉＯ膜４０における窒素濃度は、ＨｆＳｉＯＮ膜３８の窒素濃度よりも低くし、例えば１０ａｔｍ％以下とする。【０１２１】
なお、ＨｆＳｉＯ膜４０を形成した後、ポリシリコン膜４２を形成する前においては、ＨｆＳｉＯＮ膜３８、ＨｆＳｉＯ膜４０を緻密化するためのポストデポジションアニールを行わないことが望ましい。ＨｆＳｉＯＮ膜３８の膜中の窒素が、ＨｆＳｉＯ膜４０の膜中に拡散してしまうためである。【０１２２】
次いで、ＨｆＳｉＯ膜４０の表面にＡｌを付着させるＡｌ処理を行う。Ａｌ処理では、例えば、基板温度を６００℃として、ＨｆＳｉＯ膜４０の表面に対して、ＴＴＢＡの液体原料を、２０℃、５０ｋＰａの条件で３００ｓｃｃｍの窒素ガスでバブリングしたガスを吹き付ける。Ａｌ処理を行う時間は、例えば５〜２０秒間、具体的には１５秒間とする。【０１２３】
こうして、ＴＴＢＡを吹き付けるＡｌ処理により、ＨｆＳｉＯ膜４０の表面に、付着したＡｌよりなるＡｌ付着層５８を形成する（図１６（ａ））。Ａｌ付着層５８の厚さは、例えば０．１〜１ｎｍとする。【０１２４】
次いで、Ａｌ処理を行ったＨｆＳｉＯ膜４０上に、例えばＣＶＤ法により、ポリシリコン膜４２を堆積する（図１６（ｂ））。ポリシリコン膜４２の成膜条件は、例えば、シリコン原料にモノシラン（ＳｉＨ４）を用い、基板温度を６００℃とする。【０１２５】
ポリシリコン膜４２を堆積する際に、ＨｆＳｉＯ膜４０の表面に形成されたＡｌ付着層５８のＡｌは、ＨｆＳｉＯ膜４０中に拡散していく。【０１２６】
こうして、ポリシリコン膜４２下には、ＮＨ３処理によりＨｆＳｉＯ膜３６が窒化されてなるＨｆＳｉＯＮ膜３８と、表面に付着したＡｌが膜中に拡散したＨｆＳｉＯ膜４０との積層構造を有するＨｆ系高誘電率絶縁膜３２が形成される。【０１２７】
次いで、フォトリソグラフィ及びエッチングにより、ポリシリコン膜４２をパターニングし、ポリシリコン膜よりなるゲート電極４２ｎを形成する（図１７（ａ））。この際、ゲート電極４２ｎ両側のＨｆ系高誘電率絶縁膜３２及び界面層３０もエッチングされる。【０１２８】
次いで、ゲート電極４２ｎをマスクとしてイオン注入を行い、シリコン基板２６内に、ゲート電極４２ｎに自己整合で、エクステンションソース／ドレイン構造のエクステンション領域を構成するｎ型の不純物拡散領域４６ｎを形成する。【０１２９】
次いで、ポケットイオン注入を行い、ソース／ドレイン拡散層５０ｎとなる領域のチャネル領域５２側に、ｐ型のポケット領域５４ｐを形成する（図１７（ｂ））。【０１３０】
次いで、全面に例えばシリコン酸化膜を形成した後、このシリコン酸化膜を異方性エッチングする。これにより、ゲート電極４２ｎ及びゲート絶縁膜３４の側壁に、シリコン酸化膜よりなるサイドウォール絶縁膜４４を形成する（図１８（ａ））。【０１３１】
次いで、サイドウォール絶縁膜４４及びゲート電極４２ｎをマスクとしてイオン注入を行い、サイドウォール絶縁膜４４及びゲート電極４２ｎに自己整合で、不純物拡散領域４６ｎよりも深いｎ型の不純物拡散領域４８ｎを形成する。このイオン注入により、ゲート電極４２ｎにもｎ型不純物が導入される。【０１３２】
こうして、不純物拡散領域４６ｎ、４８ｎから構成されるエクステンションソース／ドレイン構造のソース／ドレイン拡散層５０ｎが形成される（図１８（ｂ））。【０１３３】
次いで、所定の熱処理を行い、イオン注入により導入した不純物を活性化する。【０１３４】
こうして、図１３に示す本実施形態による半導体装置が製造される。【０１３５】
このように、本実施形態によれば、シリコン基板２６上に形成されたＨｆＳｉＯ膜３６に対してＮＨ３ガスに曝すＮＨ３処理を行ってＨｆＳｉＯＮ膜３８を形成し、ＨｆＳｉＯＮ膜３８上にポリシリコン膜４２の下地層となるＨｆＳｉＯ膜４０を形成し、ＨｆＳｉＯ膜４０に対して表面にＡｌを付着させるＡｌ処理を行うので、ＮＭＯＳトランジスタ５６ｎについて、フェルミレベルピニングの発生を抑制するとともに、フラットバンド電圧Ｖｆｂのシフトを抑制し、フラットバンド電圧Ｖｆｂを理想値に制御することができる。これにより、ゲート絶縁膜３４にＨｆ系高誘電率絶縁膜３２を用いたＮＭＯＳトランジスタ５６ｎの電気的特性を向上することができる。【０１３６】
なお、上記では、本発明をＮＭＯＳトランジスタに適用する場合について説明したが、ＰＭＯＳトランジスタについても同様に本発明を適用することができる。【０１３７】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１９乃至図３０を用いて説明する。図１９は本実施形態による半導体装置の構造を示す概略断面図、図２０乃至図３０は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明を省略或いは簡略にする。【０１３８】
まず、本実施形態による半導体装置の構造について図１９を用いて説明する。【０１３９】
本実施形態による半導体装置は、第１実施形態による半導体装置と同様に、ＨｆＳｉＯＮ膜３８とＨｆＳｉＯ膜４０との積層構造のＨｆ系高誘電率絶縁膜３２をゲート絶縁膜３４に用いたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにより構成されたＣＭＯＳ構造を有するものである。【０１４０】
図示するように、シリコン基板２６には、ＮＭＯＳトランジスタ５６ｎが形成されるＮＭＯＳトランジスタ領域６０ｎと、ＰＭＯＳトランジスタ５６ｐが形成されるＰＭＯＳトランジスタ領域６０ｐとを画定する素子分離領域６２が形成されている。【０１４１】
ＮＭＯＳトランジスタ領域６０ｎにおけるシリコン基板２６には、ｐ型ウェル２８が形成されている。【０１４２】
ｐ型ウェル２８が形成されたシリコン基板２６上には、シリコン酸化膜よりなる界面層３０と、Ｈｆ系高誘電率絶縁膜３２とが順次積層されてなるゲート絶縁膜３４が形成されている。【０１４３】
ゲート絶縁膜３４上には、ポリシリコン膜よりなるゲート電極４２ｎが形成されている。【０１４４】
ゲート電極４２ｎ及びゲート絶縁膜３４の側壁には、サイドウォール絶縁膜４４が形成されている。【０１４５】
ゲート電極４２ｎの両側のシリコン基板２６内には、ゲート電極４２ｎに自己整合で、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅いｎ型の不純物拡散領域４６ｎが形成されている。さらに、サイドウォール絶縁膜４４及びゲート電極４２ｎに自己整合で、不純物拡散領域４６ｎよりも深いｎ型の不純物拡散領域４８ｎが形成されている。これら不純物拡散領域４６ｎ、４８ｎにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層５０ｎが構成されている。なお、ソース／ドレイン拡散層５０ｎの間がｐ型のチャネル領域５２となる。ソース／ドレイン拡散層５０ｎのチャネル領域５２側には、ｐ型のポケット領域５４ｐが形成されている。【０１４６】
こうして、ＮＭＯＳトランジスタ領域６０ｎにおいて、ゲート電極４２ｎと、ソース／ドレイン拡散層５０ｎとを有し、ゲート絶縁膜３４にＨｆ系高誘電率絶縁膜３２を含むＮＭＯＳトランジスタ５６ｎが形成されている。【０１４７】
ＰＭＯＳトランジスタ領域６０ｐにおけるシリコン基板２６には、ｎ型ウェル６４が形成されている。【０１４８】
ｎ型ウェル６４が形成されたシリコン基板２６上には、シリコン酸化膜よりなる界面層３０と、Ｈｆ系高誘電率絶縁膜３２とが順次積層されてなるゲート絶縁膜３４が形成されている。【０１４９】
ゲート絶縁膜３４上には、ポリシリコン膜よりなるゲート電極４２ｐが形成されている。【０１５０】
ゲート電極４２ｐ及びゲート絶縁膜３４の側壁には、サイドウォール絶縁膜４４が形成されている。【０１５１】
ゲート電極４２ｐの両側のシリコン基板２６内には、ゲート電極４２ｐに自己整合で、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅いｐ型の不純物拡散領域４６ｐが形成されている。さらに、サイドウォール絶縁膜４４及びゲート電極４２ｐに自己整合で、不純物拡散領域４６ｐよりも深いｐ型の不純物拡散領域４８ｐが形成されている。これら不純物拡散領域４６ｐ、４８ｐにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層５０ｐが構成されている。なお、ソース／ドレイン拡散層５０ｐの間がｎ型のチャネル領域６６となる。ソース／ドレイン拡散層５０ｐのチャネル領域６６側には、ｎ型のポケット領域５４ｎが形成されている。【０１５２】
こうして、ＰＭＯＳトランジスタ領域６０ｐにおいて、ゲート電極４２ｐと、ソース／ドレイン拡散層５０ｐとを有し、ゲート絶縁膜３４にＨｆ系高誘電率絶縁膜３２を含むＰＭＯＳトランジスタ５６ｐが形成されている。【０１５３】
上述のようにシリコン基板２６上に形成されたＮＭＯＳトランジスタ５６ｎ及びＰＭＯＳトランジスタ５６ｐによりＣＭＯＳ構造が構成されている。【０１５４】
ＣＭＯＳ構造を構成するＮＭＯＳトランジスタ５６ｎ及びＰＭＯＳトランジスタ５６ｐのゲート絶縁膜３４に用いられたＨｆ系高誘電率絶縁膜３２は、第１実施形態による半導体装置と同様に、ＨｆＳｉＯＮ膜３８と、ＨｆＳｉＯ膜４０とが順次積層されてなる積層構造を有している。【０１５５】
ＨｆＳｉＯＮ膜３８は、第１実施形態による半導体装置と同様に、ＮＨ３ガスに曝すＮＨ３処理によりＨｆＳｉＯ膜を窒化することにより形成されたものである。ＨｆＳｉＯＮ膜３８における窒素濃度は、例えば２５ａｔｍ％以上となっている。【０１５６】
ＨｆＳｉＯ膜４０は、第１実施形態による半導体装置と同様に、Ａｌを含んでおり、このＨｆＳｉＯ膜４０に含まれるＡｌは、有機アルミニウム化合物を吹き付けるＡｌ処理によりＨｆＳｉＯ膜４０の表面に付着したＡｌが、ゲート電極４２ｎ、４２ｐとなるポリシリコン膜を堆積する際にＨｆＳｉＯ膜４０中に拡散したものである。ＨｆＳｉＯ膜４０は、窒素濃度が０のものに限定されるものではなく、窒素を含んでいてもよい。ＨｆＳｉＯ膜４０が窒素を含む場合、ＨｆＳｉＯ膜４０における窒素濃度は、ＨｆＳｉＯＮ膜３８における窒素濃度よりも低くなっている。すなわち、ＨｆＳｉＯＮ膜３８の窒素濃度をｘ、ＨｆＳｉＯ膜４０の窒素濃度ｙをすると、０≦ｙ＜ｘの関係が成立している。【０１５７】
本実施形態による半導体装置は、ＣＭＯＳ構造を構成するＮＭＯＳトランジスタ５６ｎ及びＰＭＯＳトランジスタ５６ｐのそれぞれについて、第１実施形態と同様に、ゲート絶縁膜３４に用いられたＨｆ系高誘電率絶縁膜３２が、ＨｆＳｉＯＮ膜３８とＨｆＳｉＯＮ膜４０との積層構造を有し、シリコン基板２６側のＨｆＳｉＯＮ膜３８が、ＮＨ３処理によりＨｆＳｉＯ膜を窒化することにより形成されたものであり、ポリシリコン膜よりなるゲート電極４２ｎ、４２ｐ側のＨｆＳｉＯ膜４０が、Ａｌ処理により表面に付着したＡｌがゲート電極４２ｎ、４２ｐとなるポリシリコン膜を堆積する際に膜中に拡散したＡｌを含んでいることに主たる特徴がある。【０１５８】
ポリシリコン膜よりなるゲート電極４２ｎ、４２ｐ側のＨｆＳｉＯ膜４０が、Ａｌ処理により表面に付着したＡｌがゲート電極４２ｎとなるポリシリコン膜を堆積する際に膜中に拡散したＡｌを含んでいるため、ＮＭＯＳトランジスタ５６ｎ及びＰＭＯＳトランジスタ５６ｐのそれぞれについて、フェルミレベルピニングの発生を抑制することができる。【０１５９】
また、シリコン基板１０側のＨｆＳｉＯＮ膜３８が、ＮＨ３処理によりＨｆＳｉＯ膜を窒化することにより形成されているので、ＮＭＯＳトランジスタ５６ｎ及びＰＭＯＳトランジスタ５６ｐのそれぞれについて、フラットバンド電圧Ｖｆｂのシフトを抑制し、フラットバンド電圧Ｖｆｂをゲート絶縁膜にシリコン酸化膜を用いた場合の理想値に制御することができる。ゲート電極４２ｎ、４２ｐ側のＨｆＳｉＯ膜４０に対しては、ＮＨ３処理が行われていないため、フェルミレベルピニングの発生を抑制する効果が阻害されることもない。【０１６０】
このように、本実施形態による半導体装置は、ＣＭＯＳ構造を構成するＮＭＯＳトランジスタ５６ｎ及びＰＭＯＳトランジスタ５６ｐのそれぞれについて、フェルミレベルピニングの発生を抑制するとともに、フラットバンド電圧Ｖｆｂのシフトを抑制し、フラットバンド電圧Ｖｆｂを理想値に制御することができるので、良好な電気的特性を実現することができる。【０１６１】
次に、本実施形態による半導体装置の製造方法について図２０乃至図３０を用いて説明する。【０１６２】
まず、シリコン基板２６に、例えば通常のＳＴＩ法によりシリコン酸化膜よりなる素子分離膜６２を形成し、ＮＭＯＳトランジスタ領域６０ｎ及びＰＭＯＳトランジスタ領域６０ｐを画定する。【０１６３】
次いで、フォトリソグラフィにより、ＮＭＯＳトランジスタ領域６０ｎを露出し、ＰＭＯＳトランジスタ領域６０ｐを覆うフォトレジスト膜（図示せず）を形成する。【０１６４】
次いで、フォトレジスト膜をマスクとして、例えばイオン注入法により、シリコン基板２６内にｐ型不純物を導入し、ｐ型ウェル２８を形成する。【０１６５】
続いて、例えばイオン注入法により、シリコン基板２６内のチャネル領域５２にｐ型不純物を導入する。【０１６６】
こうしてＮＭＯＳトランジスタ領域６０ｎにおいてウェル注入及びチャネル注入を行った後、マスクとして用いたフォトレジスト膜を除去する。【０１６７】
次いで、フォトリソグラフィにより、ＰＭＯＳトランジスタ領域６０ｐを露出し、ＮＭＯＳトランジスタ領域６０ｎを覆うフォトレジスト膜（図示せず）を形成する。【０１６８】
次いで、フォトレジスト膜をマスクとして、例えばイオン注入法により、シリコン基板２６内にｎ型不純物を導入し、ｎ型ウェル６４を形成する。【０１６９】
続いて、例えばイオン注入法により、シリコン基板２６内のチャネル領域６６にｎ型不純物を導入する。【０１７０】
こうしてＰＭＯＳトランジスタ領域６０ｐにおいてウェル注入及びチャネル注入を行った後、マスクとして用いたフォトレジスト膜を除去する（図２０（ａ））。【０１７１】
次いで、シリコン基板２６の表面の自然酸化膜を希弗酸により除去する。【０１７２】
次いで、例えば塩酸と過酸化水素水とを混合した薬液を用いた処理によりシリコン基板２６の表面を酸化する。これにより、シリコン基板２６の表面に、例えば膜厚１ｎｍのシリコン酸化膜よりなる界面層３０を形成する（図２０（ｂ））。【０１７３】
次いで、界面層３０上に、例えばＣＶＤ法により、例えば膜厚１ｎｍのＨｆＳｉＯ膜３６を堆積する（図２１（ａ））。ＨｆＳｉＯ膜３６の成膜条件は、例えば、ソースガスとして、ＴＤＭＡＨ、ＴＤＭＡＳ、酸素ガス、及びキャリアガスである窒素ガスを用い、基板温度を６００℃とする。ＨｆＳｉＯ膜３６における窒素濃度は、例えば１０ａｔｍ％以下とする。【０１７４】
次いで、ＨｆＳｉＯ膜３６をＮＨ３ガスに曝すＮＨ３処理を行い、ＨｆＳｉＯ膜３６を窒化する。ＮＨ３処理の条件は、例えば、処理温度を７８０℃、ＮＨ３の流量を２ｓｌｍ、圧力を１００Ｐａ、処理時間を１０分とする。【０１７５】
こうして、ＮＨ３処理により、ＨｆＳｉＯ膜３６が窒化されてなるＨｆＳｉＯＮ膜３８を形成する（図２１（ｂ））。ＮＨ３処理により得られたＨｆＳｉＯＮ膜３８の窒素濃度は、例えば２５ａｔｍ％以上である。【０１７６】
次いで、ＨｆＳｉＯＮ膜３８上に、例えばＣＶＤ法により、例えば膜厚３ｎｍのＨｆＳｉＯ膜４０を堆積する（図２２（ａ））。ＨｆＳｉＯ膜４０の成膜条件は、例えば、ソースガスとして、ＴＤＭＡＨ、ＴＤＭＡＳ、酸素ガス、及びキャリアガスである窒素ガスを用い、基板温度を６００℃とする。ＨｆＳｉＯ膜４０における窒素濃度は、ＨｆＳｉＯＮ膜３８の窒素濃度よりも低くし、例えば１０ａｔｍ％以下とする。【０１７７】
次いで、ＨｆＳｉＯ膜４０の表面にＡｌを付着させるＡｌ処理を行う。Ａｌ処理では、例えば、基板温度を６００℃として、ＨｆＳｉＯ膜４０の表面に対して、ＴＴＢＡの液体原料を、２０℃、５０ｋＰａの条件で３００ｓｃｃｍの窒素ガスでバブリングしたガスを吹き付ける。Ａｌ処理を行う時間は、例えば５〜２０秒間、具体的には１５秒間とする。【０１７８】
こうして、ＴＴＢＡを吹き付けるＡｌ処理により、ＨｆＳｉＯ膜４０の表面に、付着したＡｌよりなるＡｌ付着層５８を形成する（図２２（ｂ））。Ａｌ付着層５８の厚さは、例えば０．１〜１ｎｍとする。【０１７９】
次いで、Ａｌ処理を行ったＨｆＳｉＯ膜４０上に、例えばＣＶＤ法により、ポリシリコン膜４２を堆積する（図２３）。ポリシリコン膜４２の成膜条件は、例えば、シリコン原料にＳｉＨ４を用い、基板温度を６００℃とする。【０１８０】
ポリシリコン膜４２を堆積する際に、ＨｆＳｉＯ膜４０の表面に形成されたＡｌ付着層５８のＡｌは、ＨｆＳｉＯ膜４０中に拡散していく。【０１８１】
こうして、ポリシリコン膜４２下には、ＮＨ３処理によりＨｆＳｉＯ膜３６が窒化されてなるＨｆＳｉＯＮ膜３８と、表面に付着したＡｌが膜中に拡散したＨｆＳｉＯ膜４０との積層構造を有するＨｆ系高誘電率絶縁膜３２が形成される。【０１８２】
次いで、フォトリソグラフィ及びエッチングにより、ポリシリコン膜４２をパターニングし、ポリシリコン膜よりなるゲート電極４２ｎ、４２ｐを形成する（図２４）。この際、ゲート電極４２ｎ、４２ｐ両側のＨｆ系高誘電率絶縁膜３２及び界面層３０もエッチングされる。【０１８３】
次いで、フォトリソグラフィにより、ＰＭＯＳトランジスタ領域６０ｐを露出し、ＮＭＯＳトランジスタ領域６０ｎを覆うフォトレジスト膜６８を形成する。【０１８４】
次いで、フォトレジスト膜６８及びゲート電極４２ｐをマスクとしてイオン注入を行い、シリコン基板２６内に、ゲート電極４２ｐに自己整合で、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅いｐ型の不純物拡散領域４６ｐを形成する。【０１８５】
次いで、ポケットイオン注入を行い、ソース／ドレイン拡散層５０ｐとなる領域のチャネル領域６６側に、ｎ型のポケット領域５４ｎを形成する（図２５）。【０１８６】
こうしてＰＭＯＳトランジスタ領域６０ｐにおいてイオン注入を行った後、マスクとして用いたフォトレジスト膜６８を除去する。【０１８７】
次いで、フォトリソグラフィにより、ＮＭＯＳトランジスタ領域６０ｎを露出し、ＰＭＯＳトランジスタ領域６０ｐを覆うフォトレジスト膜７０を形成する。【０１８８】
次いで、フォトレジスト膜７０及びゲート電極４２ｎをマスクとしてイオン注入を行い、シリコン基板２６内に、ゲート電極４２ｎに自己整合で、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅いｎ型の不純物拡散領域４６ｎを形成する。【０１８９】
次いで、ポケットイオン注入を行い、ソース／ドレイン拡散層５０ｎとなる領域のチャネル領域５２側に、ｐ型のポケット領域５４ｐを形成する（図２６）。【０１９０】
こうしてＮＭＯＳトランジスタ領域６０ｎにおいてイオン注入を行った後、マスクとして用いたフォトレジスト膜７０を除去する。【０１９１】
次いで、全面に例えばシリコン酸化膜を形成した後、このシリコン酸化膜を異方性エッチングする。これにより、ゲート電極４２ｎ、４２ｐ及びゲート絶縁膜３４の側壁に、シリコン酸化膜よりなるサイドウォール絶縁膜４４を形成する（図２７）。【０１９２】
次いで、フォトリソグラフィにより、ＰＭＯＳトランジスタ領域６０ｐを露出し、ＮＭＯＳトランジスタ領域６０ｎを覆うフォトレジスト膜７２を形成する。【０１９３】
次いで、フォトレジスト膜７２、サイドウォール絶縁膜４４及びゲート電極４２ｐをマスクとしてイオン注入を行い、サイドウォール絶縁膜４４及びゲート電極４２ｐに自己整合で、不純物拡散領域４６ｐよりも深いｐ型の不純物拡散領域４８ｐを形成する。このイオン注入により、ゲート電極４２ｐにもｐ型不純物が導入される。【０１９４】
こうして、不純物拡散領域４６ｐ、４８ｐから構成されるエクステンションソース／ドレイン構造のソース／ドレイン拡散層５０ｐが形成される（図２８）。【０１９５】
ＰＭＯＳトランジスタ領域６０ｐにおいてイオン注入を行った後、マスクとして用いたフォトレジスト膜７２を除去する。【０１９６】
次いで、フォトリソグラフィにより、ＮＭＯＳトランジスタ領域６０ｎを露出し、ＰＭＯＳトランジスタ領域６０ｐを覆うフォトレジスト膜７４を形成する。【０１９７】
次いで、フォトレジスト膜７４、サイドウォール絶縁膜４４及びゲート電極４２ｎをマスクとしてイオン注入を行い、サイドウォール絶縁膜４４及びゲート電極４２ｎに自己整合で、不純物拡散領域４６ｎよりも深いｎ型の不純物拡散領域４８ｎを形成する。このイオン注入により、ゲート電極４２ｎにもｎ型不純物が導入される。【０１９８】
こうして、不純物拡散領域４６ｎ、４８ｎから構成されるエクステンションソース／ドレイン構造のソース／ドレイン拡散層５０ｎが形成される（図２９）。【０１９９】
ＮＭＯＳトランジスタ領域６０ｎにおいてイオン注入を行った後、マスクとして用いたフォトレジスト膜７４を除去する（図３０）。【０２００】
次いで、所定の熱処理を行い、イオン注入により導入した不純物を活性化する。【０２０１】
こうして、ＮＭＯＳトランジスタ５６ｎ及びＰＭＯＳトランジスタ５６ｐにより構成されるＣＭＯＳ構造を有する図１９に示す本実施形態による半導体装置が製造される。【０２０２】
このように、本実施形態によれば、シリコン基板２６上に形成されたＨｆＳｉＯ膜３６に対してＮＨ３ガスに曝すＮＨ３処理を行ってＨｆＳｉＯＮ膜３８を形成し、ＨｆＳｉＯＮ膜３８上にポリシリコン膜４２の下地層となるＨｆＳｉＯ膜４０を形成し、ＨｆＳｉＯ膜４０の表面にＡｌを付着させるＡｌ処理を行うので、ＮＭＯＳトランジスタ５６ｎ及びＰＭＯＳトランジスタ５６ｐのそれぞれについて、フェルミレベルピニングの発生を抑制するとともに、フラットバンド電圧Ｖｆｂのシフトを抑制し、フラットバンド電圧Ｖｆｂを理想値に制御することができる。これにより、ゲート絶縁膜３４にＨｆ系高誘電率絶縁膜３２を用いたＮＭＯＳトランジスタ５６ｎ及びＰＭＯＳトランジスタ５６ｐの電気的特性を向上することができる。【０２０３】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。【０２０４】
例えば、上記実施形態では、ポリシリコン膜よりなるゲート電極４２ｎ、４２ｐを用いる場合について説明したが、ゲート電極４２ｎ、４２ｐの材料はこれに限定されるものではない。ゲート電極４２ｎ、４２ｐとしては、ポリシリコンのほか、シリコンゲルマニウム（ＳｉＧｅ）、シリサイド等のＳｉを含む導電膜よりなるものを用いることができる。【０２０５】
また、上記実施形態では、Ａｌ処理においてＨｆＳｉＯ膜４０の表面に吹き付ける有機アルミニウム化合物としてＴＴＢＡを用いる場合について説明したが、ＨｆＳｉＯ膜４０の表面に吹き付ける有機アルミニウム化合物はＴＴＢＡに限定されるものではない。例えば、ＴＭＡ、ＴＥＡ等の有機アルミニウム化合物をＨｆＳｉＯ膜４０の表面に吹き付けてもよい。【０２０６】
また、上記実施形態では、ＨｆＳｉＯ膜４０の表面にＡｌを付着させる場合について説明したが、ＨｆＳｉＯ膜４０の表面に酸化アルミニウムを付着させてもよい。【０２０７】
また、上記実施形態では、ゲート絶縁膜にＨｆ系高誘電率絶縁膜を用いる場合について説明したが、本発明は、Ｈｆ系高誘電率絶縁膜に限らず、Ｈｆ、Ａｌ、Ｓｉ、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）等の元素を１種又は２種以上含んだ酸化物、窒化物、酸窒化物等よりなる高誘電率絶縁膜も広く適用することが可能である。このような高誘電率絶縁膜を用いる場合においても、上記と同様に、高誘電率絶縁膜を積層構造とし、基板側の高誘電率絶縁膜に対してＮＨ３を用いた窒化処理を行い、ゲート電極側の高誘電率絶縁膜に対してＡｌ処理を行えばよい。
【産業上の利用可能性】
【０２０８】
本発明による半導体装置及びその製造方法は、高誘電率絶縁膜をゲート絶縁膜に用いたＭＯＳトランジスタにおいて、フェルミレベルピニングの発生を抑制するとともに、フラットバンド電圧のシフトを抑制するものである。したがって、本発明による半導体装置及びその製造方法は、高誘電率絶縁膜をゲート絶縁膜に用いたトランジスタの性能を向上するうえで極めて有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【手続補正書】
【提出日】平成20年8月19日(2008.8.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、窒素濃度ｘがｘ＞０である第１の高誘電率絶縁膜と、前記第１の高誘電率絶縁膜上に形成され、窒素濃度ｙが０≦ｙ＜ｘであり、Ａｌを含む第２の高誘電率絶縁膜とを有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、Ｓｉを含むゲート電極と
を有することを特徴とする半導体装置。
【請求項２】
半導体基板上に、第１の高誘電率絶縁膜を形成する工程と、
前記第１の高誘電率絶縁膜上に、第２の高誘電率絶縁膜を形成する工程と、
前記第２の高誘電率絶縁膜の表面にＡｌを付着させることにより、前記第２の高誘電率絶縁膜の表面にＡｌ付着層を形成する工程と、
前記Ａｌ付着層が表面に形成された前記第２の高誘電率絶縁膜上に、Ｓｉを含む導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記導電膜よりなるゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求の範囲第２項記載の半導体装置の製造方法において、
前記第１の高誘電率絶縁膜を形成する工程の後、前記第２の高誘電率絶縁膜を形成する工程の前に、前記第１の高誘電率絶縁膜をＮＨ３ガスに曝す工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求の範囲第３項記載の半導体装置の製造方法において、
前記導電膜を形成する工程の前において、前記第２の高誘電率絶縁膜の窒素濃度は、ＮＨ３ガスに曝された前記第１の高誘電率絶縁膜の窒素濃度よりも低くなっている
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求の範囲第２項乃至第４項のいずれか１項に記載の半導体装置の製造方法において、
前記導電膜を形成する工程において、前記Ａｌ付着層のＡｌを前記第２の高誘電率絶縁膜中に拡散させる
ことを特徴とする半導体装置の製造方法。
【国際調査報告】
2007116470.tif 000035
2007116470.tif 000036
2007116470.tif 000037
2007116470.tif 000038