(57)【要約】  （Ｘ，Ｙ，Ｚ，Ａ）の四電極構造のＰＤＰの技術において、Ｚ電極に印加する電圧による放電タイミングの遅延を防止できる技術を提供する。（Ｘ，Ｙ，Ｚ，Ａ）の四電極構造及びＹ電極の両側に行が形成されるＰＤＰに対し、駆動回路側から各電極（例えばＸ１，Ｚｏ，Ｙ１，Ｚｅ，Ｘ２，Ｚｏ，Ｙ２）に印加する電圧波形において、Ｚ電極に印加する狭い幅の正極性のトリガパルス（６５）の電圧（Ｖｔ）を、Ｘ，Ｙのサステインパルス（４５，４６，５５，５６）の電圧（Ｖｓ）よりも高い電圧にした構成である。
2007088607.tif 000002
【特許請求の範囲】
【請求項１】
第１基板に、第１方向に伸びて複数本が略平行に配置される放電を行うための第１及び第２電極群と、前記第１−第２電極間の放電が行われる隙間に配置した第３電極群と、前記第１〜第３電極群を覆う第１誘電体層及び保護層とを有し、前記第１基板に対向する第２基板上に、前記第１方向に略垂直な第２方向に伸びて複数本が略平行に配置される第４電極群と、前記第４電極群を覆う第２誘電体層と、前記第４電極の両側に配置される隔壁と、前記隔壁間及び前記第２誘電体層上に形成される蛍光体層とを有するプラズマディスプレイパネルの駆動方法であって、
前記第１−第２電極間で維持放電を行う際に、前記第１−第２電極間に維持放電の電位差を生じさせるのに先立ち、前記第３電極において、前記第１または第２電極と前記第３電極との間の電位差を前記第１−第２電極間に生じさせる維持放電の電位差よりも大きくしたことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
第１基板に、第１方向に伸びて複数本が略平行に配置される放電を行うための第１及び第２電極群と、前記第１−第２電極間の放電が行われる隙間に配置した第３電極群と、前記第１〜第３電極群を覆う第１誘電体層及び保護層とを有し、前記第１基板に対向する第２基板上に、前記第１方向に略垂直な第２方向に伸びて複数本が略平行に配置される第４電極群と、前記第４電極群を覆う第２誘電体層と、前記第４電極の両側に配置される隔壁と、前記隔壁間及び前記第２誘電体層上に形成される蛍光体層とを有するプラズマディスプレイパネルと、
前記第１電極群に電圧を印加する第１駆動回路と、前記第２電極群に電圧を印加する第２駆動回路と、前記第３電極群に電圧を印加する第３駆動回路と、前記第４電極群に電圧を印加する第４駆動回路とを有するプラズマディスプレイ装置であって、
前記第１〜第４駆動回路側からの前記プラズマディスプレイパネルの第１〜第４電極群に対する電圧波形の印加によって、
前記第１−第２電極間で維持放電を行う際に、前記第１−第２電極間に維持放電の電位差を生じさせるのに先立ち、前記第３電極において、前記第１または第２電極と前記第３電極との間の電位差を前記第１−第２電極間に生じさせる維持放電の電位差よりも大きくしたことを特徴とするプラズマディスプレイ装置。
【請求項３】
請求項２記載のプラズマディスプレイ装置において、
前記第１−第２電極間で維持放電を行う際に、前記第３駆動回路により前記第３電極群に印加する正極性の第１電源を、前記第１及び第２駆動回路により前記第１及び第２電極群に印加する正極性の第２電源よりも高くしたことを特徴とするプラズマディスプレイ装置。
【請求項４】
請求項２記載のプラズマディスプレイ装置において、
前記第３駆動回路において、前記第１−第２電極間で維持放電を行う際に前記第３電極群に正極性の電位を印加する回路は、
前記プラズマディスプレイパネル−当該回路のＬＣ共振特性により前記プラズマディスプレイパネルの容量に充電し、かつ、その共振点を高くする第３電源を有することを特徴とするプラズマディスプレイ装置。
【請求項５】
請求項２記載のプラズマディスプレイ装置において、
前記第３駆動回路において、前記第１−第２電極間で維持放電を行う際に前記第３電極群に正極性の電位を印加する回路は、
前記プラズマディスプレイパネル−当該回路のＬＣ共振特性により前記プラズマディスプレイパネルの容量に充電する第１の経路と、前記プラズマディスプレイパネルの容量から放電させる第２の経路とを有することを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル（Plasma Display Panel：ＰＤＰ）の駆動方法、及びＰＤＰに動画像を表示する表示装置（プラズマディスプレイ装置：ＰＤＰ装置）の技術に関する。特に、四電極構造のＰＤＰの駆動に関する。
【背景技術】
【０００２】
従来のＰＤＰ装置の構成として、ＰＤＰで第１（Ｘ）電極と第２（Ｙ）電極で行（表示ライン）が構成される一般的な構成や、Ｘ，Ｙ電極が交互に配置されて隣接するすべての電極間で行が形成される構成（いわゆるＡＬＩＳ構成）等が存在する。【０００３】
ＰＤＰでは、アドレス電極（Ａ）−Ｙ電極間でアドレス放電が行われ、Ｘ−Ｙ電極間で表示のための維持放電が行われる。また、Ｘ−Ｙ電極間にさらに第３（Ｚ）電極を設けた構造のＰＤＰが存在する。このＰＤＰのＺ電極に印加する電圧により、Ｚ電極と隣接電極との間（Ｚ−Ｘ/Ｙ）、即ちＺ−Ｘ間もしくはＺ−Ｙ間で、Ｘ−Ｙ間の維持放電のための予備放電（トリガ放電などと称する）を起こす方式である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前記（Ｘ，Ｙ，Ｚ，Ａ）電極を設けた四電極構造のＰＤＰの駆動方法及びＰＤＰ装置の場合において、前記トリガ放電の放電遅れによって維持放電が不安定になる問題があるため、トリガ放電のタイミングを高精度に制御する必要がある。即ち、トリガ放電のタイミングの遅延を防止することが必要となる。【０００５】
本発明は以上のような問題に鑑みてなされたものであり、その目的は、前記四電極構造のＰＤＰの技術において、第３（Ｚ）電極に印加する電圧による放電タイミングの遅延を防止することができる技術を提供することである。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。前記目的を達成するために、本発明は、（Ｘ，Ｙ，Ｚ，Ａ）電極を備える構造のＰＤＰの技術であって、以下に示す技術的手段を備えることを特徴とする。【０００７】
ＰＤＰは、第１基板に、第１（横）方向に伸びて複数本が略平行に配置され表示のための放電を行うための第１（Ｘ）及び第２（Ｙ）電極群と、Ｘ−Ｙ電極間の放電が行われる隙間（放電ギャップ）に配置した第３（Ｚ）電極群と、Ｘ〜Ｚ電極群を覆う第１誘電体層及び保護層とを有する。第１基板に対向する第２基板上に、横方向に略垂直な第２（縦）方向に伸びて複数本が略平行に配置される第４電極（アドレス（Ａ）電極）群と、Ａ電極群を覆う第２誘電体層と、Ａ電極の両側に配置される隔壁と、隔壁間及び第２誘電体層上に形成される蛍光体層とを有する。Ｘ，Ｚ，Ｙ及びＡ電極が交差する領域により表示セルが形成される。【０００８】
本発明のＰＤＰの駆動方法は、前記ＰＤＰの電極群に対する電圧波形の印加によって、Ｘ−Ｙ電極間（主放電ギャップ）で維持放電（繰り返し放電）を行わせる際に、前記Ｘ−Ｙ電極間に維持放電の電位差（第１の電位差）を生じさせるのに先立ち、Ｚ電極において、ＸまたはＹ電極とＺ電極との間（Ｚ−Ｘ/Ｙ、トリガ放電ギャップ）の電位差（第２の電位差）を、前記第１の電位差よりも大きくした構成である。換言すれば、Ｘ，Ｙ電極に印加するサステインパルスの立ち上がり付近で、Ｚ電極に、サステインパルスの電圧より大きな電圧によるトリガパルスを印加する。これにより、Ｚ−Ｘ/Ｙにおける電圧波形のタイミングの遅延が防止される。【０００９】
また、本発明のＰＤＰ装置は、前記Ｘ−Ｙ電極間で維持放電を行う際に、Ｚ駆動回路によりＺ電極群に印加する正極性の第１電源（電圧Ｖｔ，Ｖｓ２）を、Ｘ及びＹ駆動回路によりＸ及びＹ電極群に印加する正極性の第２電源（電圧Ｖｓ，Ｖｓ１）よりも高くした構成である。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、第３（Ｚ）電極に印加する電圧による、維持放電のためのトリガ放電のタイミングの遅延を防止することができ、これにより維持放電を安定化して、表示品質を高めることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施の形態であるＰＤＰモジュール及びＰＤＰ装置の構成を示す図である。
【図２】本発明の一実施の形態のＰＤＰ装置における、ＰＤＰの部分分解構成を示す斜視図である。
【図３】本発明の一実施の形態のＰＤＰ装置における、ＰＤＰの部分構成を示す縦方向の断面図である。
【図４】本発明の一実施の形態のＰＤＰ装置における、表示セル構造を示す平面図である。
【図５】本発明の一実施の形態のＰＤＰ装置における、フィールド構成概念を示す図である。
【図６】本発明の実施の形態１のＰＤＰ装置及びＰＤＰ駆動方法における、各駆動回路側から電極群に印加する電圧波形を示す図である。
【図７】本発明の実施の形態１のＰＤＰ装置における、Ｚ駆動回路の概略構成を示す図である。
【図８】本発明の実施の形態１のＰＤＰ装置における、Ｚ電極駆動のタイミングを示す図である。
【図９】本発明の実施の形態１のＰＤＰ装置における、Ｘ（Ｙ）駆動回路の概略構成を示す図である。
【図１０】本発明の実施の形態１のＰＤＰ装置における、Ｘ（Ｙ）電極駆動のタイミングを示す図である。
【図１１】本発明の実施の形態２のＰＤＰ装置における、Ｚ駆動回路の概略構成を示す図である。
【図１２】本発明の実施の形態２のＰＤＰ装置における、Ｚ電極駆動のタイミングを示す図である。
【図１３】本発明の実施の形態３のＰＤＰ装置における、Ｚ駆動回路の概略構成を示す図である。
【図１４】本発明の実施の形態３のＰＤＰ装置における、Ｚ電極駆動のタイミングを示す図である。
【図１５】本発明の実施の形態４のＰＤＰ装置における、Ｚ駆動回路の概略構成を示す図である。
【図１６】本発明の実施の形態４のＰＤＰ装置における、Ｚ電極駆動のタイミングを示す図である。
【図１７】本発明の実施の形態５のＰＤＰ装置における、Ｚ駆動回路の概略構成を示す図である。
【図１８】本発明の実施の形態５のＰＤＰ装置における、Ｚ電極駆動のタイミングを示す図である。
【図１９】本発明の実施の形態６のＰＤＰ装置における、ＰＤＰの部分分解構成を示す斜視図である。
【図２０】本発明の実施の形態６のＰＤＰ装置及びＰＤＰ駆動方法における、各駆動回路側から電極群に印加する電圧波形を示す図である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。【００１３】
（実施の形態１）
図１〜図１０を参照して実施の形態１について説明する。実施の形態１では、特徴として、（Ｘ，Ｙ，Ｚ，Ａ）を持つ四電極構造のＰＤＰ３（図１〜図４）に対する駆動方法として、Ｚ−Ｘ/Ｙ間のトリガ放電のタイミングの遅延を防止するものである。そのために、図６等に示すように、サステイン期間（Ｔｓ）において（Ｘ，Ｙ）の維持放電（主放電）に先立つトリガ放電のためにＺに印加する狭い幅のパルスの電圧（Ｖｔ）を、（Ｘ，Ｙ）のサステインパルスの電圧（Ｖｓ）より大きく構成したものである。【００１４】
＜ＰＤＰ装置＞
図１は、本発明の実施の形態１における四電極構造のＡＣ型のＰＤＰ装置の構成例である、ＰＤＰモジュールのブロック構成を示す。本ＰＤＰモジュールは、ＰＤＰ３、電源回路８、制御回路７、駆動回路である、Ｘ駆動回路４、Ｙ駆動回路５、第１のＺ駆動回路９、第２のＺ駆動回路１０、及びアドレス駆動回路６を有する。例えば、本ＰＤＰモジュールは、ＰＤＰ３と、上記各回路などが実装される基板部及びシャーシ等とが固定される構造である。ＰＤＰ３の各種の電極群に対し、対応する各駆動回路が電気的に接続される。本ＰＤＰモジュールが外部筐体に収容されることでＰＤＰ装置製品（セット）が構成される。【００１５】
電源回路８は、制御回路７などに電源を供給する。制御回路７は、各駆動回路（４，５，９，１０，６）を制御する。なお制御回路７と各駆動回路とを一体化した形態なども可能である。各駆動回路は、制御回路７からの制御に基づき、対応電極に対する駆動波形の電圧を生成して供給する。なお駆動回路の出力端子とＰＤＰの電極とは、フレキシブル基板での配線などを通じて電気的に接続される。【００１６】
Ｘ駆動回路４は、ＰＤＰ３の複数のＸ電極（サステイン電極）｛Ｘ１，Ｘ２，……｝に、所定の電圧を供給する。Ｘ電極｛Ｘ１，Ｘ２，……｝の各々、又はそれらの総称を、Ｘで表す。Ｙ駆動回路５は、ＰＤＰ３の複数のスキャン電極（Ｙ電極）｛Ｙ１，Ｙ２，……｝に、所定の電圧を供給する。Ｙ電極｛Ｙ１，Ｙ２，……｝の各々、又はそれらの総称を、Ｙで表す。第１のＺ駆動回路９は、ＰＤＰ３の奇数（ｏ）番目のＺ電極（トリガ電極）｛Ｚｏ｝に、所定の電圧を供給する。第２のＺ駆動回路１０は、ＰＤＰ３の偶数（ｅ）番目のＺ電極（トリガ電極）｛Ｚｅ｝に、所定の電圧を供給する。Ｚ電極（Ｚｏ，Ｚｅ）の各々、又はそれらの総称を、Ｚ（Ｚｏ，Ｚｅ）で表す。アドレス駆動回路６は、ＰＤＰ３の複数のアドレス電極｛Ａ１，Ａ２，……｝に、所定の電圧を供給する。アドレス電極｛Ａ１，Ａ２，……｝の各々、又はそれらの総称を、Ａで表す。【００１７】
即ち、この四電極構造のＰＤＰ３は、アドレス電極（Ａ）、Ｘ電極（Ｘ）、Ｙ電極（Ｙ）、Ｚ電極（Ｚ）を有する。Ｚ電極（Ｚ）は、Ｘ電極（Ｘ）とＹ電極（Ｙ）との間隙（放電ギャップ）に位置するように設けられる。（Ｘ−Ｚｏ−Ｙ，Ａ）及び（Ｙ−Ｚｅ−Ｘ，Ａ）によって交差する領域が、それぞれ表示セル（Ｃ）に対応する。【００１８】
ＰＤＰ３では、（Ｘ，Ｚ，Ｙ）が横（第１）方向に平行して延びて行（表示ライン）を形成し、アドレス電極（Ａ）が縦（第２）方向に延びて列を形成する。アドレス電極（Ａ）は、Ｘ−Ｚ−Ｙに交差するように配置される。複数の（Ｘ，Ｙ，Ｚ）は、第２方向で交互に、上から｛Ｘ１，Ｚｏ，Ｙ１，Ｚｅ，Ｘ２，Ｚｏ，Ｙ２，……｝といったように配置される。ｉ本のＹ電極Ｙｉ、及びｊ本のアドレス電極Ａｊは、ｉ行ｊ列の２次元行列を形成する。例えば表示セルＣ１１は、Ｙ１及びＡ１の交点、及びそれに対応して隣接するＺｏ及びＸ１により形成される。このような表示セルが画素に対応付けられる。この２次元行列により、ＰＤＰ３は、２次元画像を表示することができる。Ｚｏは、例えばＸ１及びＹ１の間の放電を補助するための電極であり、Ｚｅは、例えばＹ１及びＸ２の間の放電を補助するための電極である。【００１９】
＜ＰＤＰ＞
図２は、本実施の形態におけるＰＤＰ３の構造例を示す。前面ガラス基板１上に、Ｘ，Ｙ，Ｚの各電極（１１〜１８）が形成されている。その上には、放電空間（Ｓ）に対し絶縁するための誘電体層２１が被着されている。さらにその上には、例えばＭｇＯ（酸化マグネシウム）による保護層２０が被着されている。【００２０】
Ｘ電極は、例えばＸ透明電極１１とＸバス電極１２とで構成される。Ｙ電極は、例えばＹ透明電極１３とＹバス電極１４とで構成される。奇数番目のＺ電極（Ｚｏ）は、例えばＺ透明電極１５とＺバス電極１６で構成される。偶数番目のＺ電極（Ｚｅ）は、例えばＺ透明電極１７とＺバス電極１８で構成される。上記電極の種類において、金属製のバス電極は、透明電極（表示電極ともいう）よりも電気的な抵抗値が低い。【００２１】
一方、前面ガラス基板１に対して対向して配置された背面ガラス基板２上には、アドレス電極（Ａ）２５が形成される。その上には、誘電体層２３が被着される。また、誘電体層２３上に、縦方向にストライプ状に伸びる隔壁（リブ）２６が、表示セルに対応して放電空間（Ｓ）を仕切るように設けられる。隔壁（リブ）２６で区切られた領域、即ち隔壁２６の各側面及び誘電体層２３上面には、Ｒ（赤），Ｇ（緑），Ｂ（青）の各色の蛍光体２４が、ストライプ状に区別して配列されて塗布されている。Ｘ電極（特に１２）とＹ電極（特に１４）との間での維持放電によって各色の蛍光体２４が励起されることで各色が発光する。前面ガラス基板１及び背面ガラス基板２との間の放電空間（Ｓ）には、Ｎｅ＋Ｘｅペニングガス（放電ガス）等が封入される。各種の電極群（Ｘ，Ｙ，Ｚ，Ａ）は、同様の工程によって形成される。なおリブ構造としては、縦方向の隔壁２６だけでなく横方向に伸びる隔壁も設けた格子状リブ構造なども可能である。【００２２】
＜ＰＤＰ断面＞
図３は、図２に対応して、ＰＤＰ３のアドレス電極２５に沿った第２方向での部分断面を示す。例えば、Ｘ１〜Ｘ２における隣接する２つの行（Ｌ１，Ｌ２）部分を示す。走査電極（走査パルスが印加される表示電極）となるＹ１を、その両隣の維持電極（走査パルスが印加されない表示電極）となるＸ１，Ｘ２で共有する構造である。Ｘ１−Ｙ１でＬ１が、Ｙ１−Ｘ２でＬ２が形成される。Ｌ１は奇数番目の行となり、Ｌ２は偶数番目の行となる。各行で、Ｙ−Ｘ間に、トリガ放電用の電極（トリガ電極）となるＺ（Ｚｏ，Ｚｅ）が配置されている。Ｙ１−Ｘ１にＺｏが、Ｙ１−Ｘ２にＺｅが配置されている。【００２３】
＜表示セル＞
図４は、図１〜図３に対応して、ＰＤＰ３の表示セル（Ｃ）の構造例を示し、ＰＤＰ３面垂直方向から見た部分平面を示す。例としてＸ１〜Ｙ１（行（Ｌ１〜Ｌ３））に対応した部分を示す。【００２４】
隔壁２６とＸ及びＹバス電極（１２，１４）とで区切られた領域が表示セル（Ｃ）に対応付けられる。隔壁２６間には、アドレス電極２５（例えばＡ１）が配置されている。【００２５】
Ｘ１を構成するＸバス電極１２は、Ｘ駆動回路４側に接続されており、Ｘ電圧波形が印加される。Ｙ１を構成するＹバス電極１４は、Ｙ駆動回路５側に接続されており、Ｙ電圧波形が印加される。Ｚｏを構成するＺバス電極１６は、Ｚｏ駆動回路９側に接続されており、Ｚｏ電圧波形が印加される。Ｚｅを構成するＺバス電極１８は、Ｚｅ駆動回路１０側に接続されており、Ｚｅ電圧波形が印加される。【００２６】
Ｘ１を構成するＸ透明電極１１は、Ｘバス電極１２と電気的に接続されている。Ｙ１を構成するＹ透明電極１３は、Ｙバス電極１４と電気的に接続されている。Ｚｏを構成するＺ透明電極１５は、Ｚバス電極１６と電気的に接続されている。Ｚｅを構成するＺ透明電極１７は、Ｚバス電極１８と電気的に接続されている。Ｘ及びＹ透明電極（１１，１３）は、本例では、縦方向上下両方にＴ字型に突出する形状である。また、対応して、Ｚｏ及びＺｅのＺ透明電極（１５，１７）は、本例では、縦方向上下両方に矩形状に少し突出する形状である。なお各透明電極の形状などは一例であり変形も可能である。【００２７】
Ｘ−Ｙ間において、Ｘ透明電極１１とＹ透明電極１３との間で、それらのエッジが対向し、矢印で例示するような、維持放電（主放電）のための放電ギャップ（ｇ０）が形成されている。また、Ｚ−Ｘ間及びＺ−Ｙ間において、隣接する透明電極どうしの間で、それらのエッジが対向し、矢印で例示するような、維持放電のトリガ放電のための放電ギャップ（ｇ１，ｇ２）が形成されている。【００２８】
＜フィールド＞
図５は、本ＰＤＰ装置におけるＰＤＰ３の表示画像に対応するフィールド（Ｆ）１００の構成例を示す。各Ｆ１００は、複数のサブフィールド（ＳＦ）１１０、例えば１０個のＳＦ１１０｛「ＳＦ１」，「ＳＦ２」，……，「ＳＦ１０」｝により構成される。各ＳＦ１１０は階調表現のための異なる重み付けが与えられている。ＳＦ数は、階調ビット数に相当する。Ｆ１００で点灯表示させるＳＦ１１０の組み合わせにより、階調値を決めることができる。各Ｆ１００は、１枚の画像を表示することができ、６０Ｆ／秒で表示される。【００２９】
各ＳＦ１１０は、リセット期間（Ｔｒ）１１１、アドレス期間（Ｔａ）１１２及びサステイン期間（Ｔｓ）１１３により構成される。Ｔｒ１１１は、表示セル（Ｃ）の初期化（ないしアドレッシング準備）動作を行うための期間である。Ｔａ１１２では、Ａ−Ｙ間のアドレス放電により、各表示セル（Ｃ）の発光（点灯）／非発光（非点灯）を選択すること（アドレッシング）ができる。具体的には、Ｙ電極｛Ｙ１，Ｙ２，Ｙ３，Ｙ４，……｝等に対し、順次、走査パルスを印加し、その走査パルスに対応してアドレス電極２５にアドレスパルスを印加すると共に、Ｘの電位をＹとの間で放電できる電位とし、Ａ−Ｙ間の放電をトリガとしてＸ−Ｙ間で放電させることにより、所望の表示セル（Ｃ）の発光／非発光を選択することができる。Ｔｓ１１３では、Ｘ，Ｙ，及びＺを用いて、前のＴａ１１２で選択された表示セル（Ｃ）のＸ−Ｙ間で維持放電を行うことによって当該表示セル（Ｃ）の発光を行う。各ＳＦ１１０は、Ｔｓ１１３でＸ及びＹに印加するサステインパルスによる発光回数（Ｔｓ１１３の長さ）が異なる。【００３０】
＜電圧波形＞
図６は、実施の形態１のＰＤＰ駆動方法における各電極に印加する電圧波形（駆動波形）の例を示す。Ｘ１〜Ｙ２及びＡにおける、前記ＳＦ１１０のＴｒ１１１、Ｔａ１１２及びＴｓ１１３に対応した電圧波形の例を示す。Ｖｘ１は、Ｘ１の電圧波形である。Ｖｘ２は、Ｘ２の電圧波形である。Ｖｙ１は、Ｙ１の電圧波形である。Ｖｚｏは、Ｚｏの電圧波形である。Ｖｚｅは、Ｚｅの電圧波形である。Ｖａは、アドレス電極（Ａ）２５の電圧波形である。他の電極でも同様の電圧波形が印加される。【００３１】
図６で示すのは、Ｘ１−Ｙ１間及びＸ２−Ｙ２間、即ちＺｏ及び奇数行側の放電（表示）時の電圧波形である。そのため、その他方側である、Ｙ１−Ｘ２側、即ちＺｅ及び偶数行側のＶｚｅでは、常にグランド（ＧＮＤ）電位（８１）を維持すればよい。逆に、Ｙ１−Ｘ２間、即ちＺｅ及び偶数行側の放電時の電圧波形では、その他方側のＶｚｏでグランド電位（８１）を維持する形となる。【００３２】
以下、各期間の波形について説明する。まず、Ｔｒ１１１において、Ｖｘ１として、書き込み電圧４１及び調整電圧４２が印加される。Ｖｘ２にも同様に印加される。また、Ｖｙ１として、書き込み鈍波電圧５１及び調整鈍波電圧５２が印加される。これにより、Ｘ１−Ｙ１間とＸ２−Ｙ１間で、リセットのための書き込み放電及び調整放電が生じる。Ｖｚｏとしては、Ｖｘ１の書き込み電圧４１及び調整電圧４２と同じに、書き込み電圧６１及び調整電圧６２が印加され、Ｘ１と同様な放電を起こす。Ｖｘ２〜Ｖｙ２でも同様である。【００３３】
次に、Ｔａ１１２において、Ｖｘ１として、スキャン時電圧４３が印加される。Ｖｘ２として、スキャン時電圧４３が印加される。尚、スキャン時電圧４３は、Ｔａ１１２の前半と後半に分かれて印加される。また、Ｖｙ１として、スキャンパルス５３が印加される。具体的には、Ｙ電極｛Ｙ１，Ｙ３，Ｙ５，Ｙ７，……，Ｙ２，Ｙ４，Ｙ６，Ｙ８，……｝等に、１本置きに順次スキャンパルス５３が印加される。また、Ｖａとして、各行のスキャンパルス５３に同期して、選択対象の表示セル（Ｃ）にアドレスパルス７４が印加される。【００３４】
Ｔａ１１２の前半では、スキャンパルス５３に対応してアドレスパルス７４が印加されると、Ｙ１−Ａ間で放電が生じる。その放電を種火として、Ｘ１−Ｙ１間で放電が生じ、Ｘ１及びＹ１の近傍に壁電荷が生成される。この際、Ｘ２−Ｙ１間では放電が生じない。これが、各Ｘｉ−Ｙｉ間（ｉは奇数）で行われる。Ｔａ１１２の後半では、スキャンパルス５３に対応してアドレスパルス７４が印加されると、Ｙ２−Ａ間で放電が生じる。その放電を種火として、Ｘ２−Ｙ２間で放電が生じ、Ｘ２及びＹ２の近傍に壁電荷が生成される。この際、Ｘ３−Ｙ２間では放電が生じない。これが、各Ｘｊ−Ｙｊ間（ｊは偶数）で行われる。Ｚｏに対するＶｚｏでは、隣接するＸ（Ｘ１，Ｘ３）と同じにスキャン時電圧６３が印加される。【００３５】
次に、Ｔｓ１１３において、Ｖｘ１として、繰り返しのサステインパルス４５，４６、及び消去パルス４７が印加される。繰り返しのサステインパルス４５，４６は、交互に極性が反転したパルス（負のサステインパルス４５と正のサステインパルス４６）が繰り返して印加されるものである。また、Ｖｙとして、Ｖｘと同様に、繰り返しのサステインパルス５５，５６、及び消去パルス５７が印加される。繰り返しのサステインパルス５５，５６は、交互に極性が反転したパルス（正のサステインパルス５５と負のサステインパルス５６）が繰り返して印加されるものであり、Ｖｘの繰り返しのサステインパルス４５，４６に対して極性が反転したパルスである。尚、本例での繰り返しのサステインパルス（４５，４６，５５，５６）の電圧は、±Ｖｓであり、一例としてはＶｓ＝８５［Ｖ］である。また、Ｔｓ１１３の最後に印加する消去パルス（４７，６７）は、壁電荷を減少させる働きをするものである。これは、本例に限らず細線消去方式、太幅消去方式、自己消去方式など数々の方式があるが、どれも壁電荷を完全に消去するものではなく、量を減らすものである。【００３６】
Ｖｚｏとしては、Ｖｘ１の最初のサステインパルス４５に合わせて、同電位のトリガパルス６４が印加される。続いて、正のサステインパルス４６（及び負のサステインパルス５６）に先行して、正のトリガパルス６５が印加され、Ｘ−Ｙの維持放電が開始するのと略同時に負のトリガパルス６６が印加される。負のトリガパルス６６は、サステインパルスと同じ電圧−Ｖｓであるが、正のトリガパルス６５は、従来とは異なり、サステインパルスの電圧Ｖｓよりも高い電圧（Ｖｔで表す）である。これにより、維持放電に先行するトリガ放電の放電遅れを少なくすることができる。続く各トリガパルス（６５，６６）でも同様である。その後、Ｖｘ１の消去パルス４７と同じ消去パルス６７が印加される。【００３７】
Ｖｘ２では、Ｖｙ１との間で放電を起こさないように、Ｖｙ１の負極性のサステインパルス５６と同期して、繰り返しのサステインパルス８５，８６（負のサステインパルス８５及び正のサステインパルス８６）が印加される。この場合、Ｖｘ２とＶｙ１では、最初（サステインパルス５５とＧＮＤ電位）と最後（ＧＮＤ電位と正のサステインパルス９６）を除いて同電位であり、Ｘ２−Ｙ１での放電は起きない。尚、各行（表示ライン）での放電回数を合わせるために、最後に正のサステインパルス９６が印加される（本例では計６回のサステインパルス）。Ｖｙ２では、Ｖｘ２と対応して逆極性の繰り返しのサステインパルス９５，９６（正のサステインパルス９５及び負のサステインパルス９６）が印加される。Ｘ２−Ｙ２間のＶｚｏは、前記Ｘ１−Ｙ１間のＶｚｏと同様である。【００３８】
＜Ｚ駆動回路＞
図７は、Ｚ電極（Ｚ）に電圧を印加する回路（Ｚ駆動回路９，１０に対応する）の概略構成を示す。本回路は、コイルＬ１、スイッチＺｓｗ１〜Ｚｓｗ４、ダイオードＤ１〜Ｄ４、Ｖｓ２電源７０１，−Ｖｓ１電源７０２などから構成される。【００３９】
Ｖｓ２電源７０１は、前記図６の正のトリガパルス６５の電圧Ｖｔに対応する電圧Ｖｓ２を供給する。−Ｖｓ１電源７０２は、前記図６の負のトリガパルス６６の電圧−Ｖｓに対応する電圧−Ｖｓ１を供給する。【００４０】
スイッチＺｓｗ１〜Ｚｓｗ４は、それぞれＭＯＳＦＥＴ素子からなり、ソース−ドレイン間にダイオードが接続されている。スイッチＺｓｗ１のドレインとスイッチＺｓｗ２のソースとの間（電位７０３）は、Ｖｓ２と−Ｖｓ１との略中間電位となるようにしている。スイッチＺｓｗ１のソースは、順方向接続のダイオードＤ１を介してコイルＬ１の一端に接続されている。そのコイルＬ１の一端は、順方向接続のダイオードＤ２を介してスイッチＺｓｗ２のドレインに接続されている。【００４１】
スイッチＺｓｗ３のドレインは、Ｖｓ２電源７０１に接続されている。スイッチＺｓｗ４のソースは、−Ｖｓ１電源７０２に接続されている。スイッチＺｓｗ３のソースとスイッチＺｓｗ４のドレインとは、コイルＬ１の他端に、共通に接続され、この共通接続点が、Ｚパルス（Ｚ電極に印加する電圧波形）の出力端子となっている。ダイオードＤ３は、Ｖｓ２電源７０１からコイルＬ１の一端に逆方向で接続されている。ダイオードＤ４は、コイルＬ１の一端から−Ｖｓ１電源７０２に逆方向で接続されている。【００４２】
特に、このＺ駆動回路は、従来はスイッチＺｓｗ３，Ｚｓｗ４相当のみから構成されるものであった。一方、本実施の形態１においては、ＰＤＰ３の容量（表示セル（Ｃ）のＺ−Ｘ/Ｙ間の容量）とのＬＣ共振動作を利用するコイルＬ１とスイッチＺｓｗ１〜Ｚｓｗ４からなり、Ｚパルスを生成してＰＤＰ３に印加する。スイッチＺｓｗ１，Ｚｓｗ２は、Ｚ電力回収用スイッチとして、ＭＯＳＦＥＴ素子を並列に配置している。コイルＬ１は、共振用コイルとして、ＰＤＰ３の容量に対する電荷の充電および放電の経路が共通な１系列で配置している。【００４３】
＜Ｚ駆動タイミング＞
次に、図８に、上記図７のＺ駆動回路の各素子のＯｎ／Ｏｆｆタイミング、並びに各電極の電圧波形及び放電のタイミングの詳細を示す。図８における「Ｘ（Ｙ）」，「Ｙ（Ｘ）」は、図６におけるサステインパルス（４５，４６，５５，５６）に対応したパルスの詳細を示し、「Ｚ」は、図６におけるトリガパルス（６４，６５，６６）に対応したパルスの詳細を示している。図８における「Ｚｓｗ１」〜「Ｚｓｗ４」は、図７のスイッチＺｓｗ１〜Ｚｓｗ４の動作に対応する。各Ｔはタイミングを示す。【００４４】
Ｘ（Ｙ）のサステインパルスに先立ってＺパルスが印加されるものであり、Ｘ（Ｙ）のサステインパルスの立ち上がり（Ｔ１−Ｔ４）に重なってＺパルスによるトリガ放電が起きるように設定されている。Ｘ（Ｙ）のサステインパルスは、立ち上がり前には電圧−Ｖｓ１、立ち上がり後には電圧Ｖｓ１となる。Ｚのパルスは、立ち上がり前には電圧−Ｖｓ１、立ち上がり後には電圧Ｖｓ２となる。ＺがＶｓ２である期間とＸ（Ｙ）がＶｓ１である期間とが重ならないように設定されている。条件としてはＶｓ２＞Ｖｓ１である。【００４５】
Ｘ（Ｙ）のサステインパルスを上昇させるのに先立って、まず、スイッチＺｓｗ１をＯｎし（Ｔ１）、Ｚパルスの電圧を上昇させる（Ｔ１−Ｔ２）。続いて、スイッチＺｓｗ３をＯｎし（Ｔ２）、Ｚ電極に印加する電圧をＶｓ２まで引き上げる（Ｔ２−Ｔ３）。この際、スイッチＺｓｗ１とスイッチＺｓｗ３は、同時にＯｎしていても構わない。次に、スイッチＺｓｗ３をＯｆｆした後（Ｔ２−Ｔ３）、スイッチＺｓｗ２をＯｎする（Ｔ３）。この時にスイッチＺｓｗ１はＯｆｆである。これにより、Ｚ電極に印加する電圧を下降させる（Ｔ３−Ｔ４）。この後に、スイッチＺｓｗ４をＯＮし（Ｔ４）、Ｚ電極に印加する電圧を元の電圧−Ｖｓ１まで下降させる。これにより、狭いパルス幅の正極性のＺパルス（トリガパルス６５）を生成することができる。【００４６】
上記狭いパルス幅のＺパルスは、高速性を実現するために、そのパルス幅が、Ｘ（Ｙ）のサステインパルスで開始する放電発光が終了する時（Ｔ５−Ｔ６)よりも前の時（Ｔ３−Ｔ４）で終わるように設定されている。一例として、100ns〜1000ns程度のパルス幅となっている。このＺパルスの立ち上がりでＰＤＰ３の容量への充電が行われ、また立ち下がりでＰＤＰ３の容量からの放電が行われる。【００４７】
＜Ｘ（Ｙ）駆動回路＞
図９は、Ｘ（Ｙ）電極に電圧を印加する回路（前記Ｘ駆動回路４（Ｙ駆動回路５）に対応する）の概略構成を示す。Ｘ，Ｙで同様構成である。本回路は、コイルＬ１、スイッチＸｓｗ１〜Ｘｓｗ４、ダイオードＤ１〜Ｄ４、Ｖｓ電源９０１、−Ｖｓ電源９０２、コンデンサＣ１，Ｃ２などから構成される。【００４８】
Ｖｓ電源９０１は、前記図６のサステインパルスの電圧Ｖｓに対応する電圧（図７におけるＶｓ１）を供給する。−Ｖｓ電源９０２は、前記図６のサステインパルスの電圧−Ｖｓに対応する電圧（図７における−Ｖｓ１）を供給する。【００４９】
スイッチＸｓｗ１〜Ｘｓｗ４は、それぞれＭＯＳＦＥＴ素子からなり、ソース−ドレイン間にダイオードが接続されている。スイッチＸｓｗ１のドレインとスイッチＸｓｗ２のソースとの間（電位９０３）は、Ｖｓと−Ｖｓとの略中間電位となるようにしている。スイッチＸｓｗ１のソースは、順方向接続のダイオードＤ１を介してコイルＬ１の一端に接続されている。そのコイルＬ１の一端は、順方向接続のダイオードＤ２を介してスイッチＸｓｗ２のドレインに接続されている。【００５０】
スイッチＸｓｗ３のドレインは、グランドとの間に並列に配置されたＶｓ電源９０１とコンデンサＣ１に接続されている。スイッチＸｓｗ４のソースは、グランドとの間に並列に配置された−Ｖｓ電源９０２とコンデンサＣ２に接続されている。スイッチＸｓｗ３のソースとスイッチＸｓｗ４のドレインとは、コイルＬ１の他端に、共通に接続され、この共通接続点が、Ｘ(Ｙ)パルス（電圧波形）の出力端子となっている。ダイオードＤ３は、Ｖｓ電源９０１からコイルＬ１の一端に逆方向で接続されている。ダイオードＤ４は、コイルＬ１の一端から−Ｖｓ電源９０２に逆方向で接続されている。【００５１】
＜Ｘ（Ｙ）駆動タイミング＞
次に、図１０に、図８と同様に、上記Ｘ（Ｙ）駆動回路の各素子のＯｎ／Ｏｆｆタイミング、並びに各電極の電圧波形及び放電のタイミングの詳細を示す。各ｔはタイミングを示す。【００５２】
まず、スイッチＸｓｗ１をＯｎし（ｔ１）、Ｘ（Ｙ）パルスの電圧を上昇させる（ｔ１−ｔ２）。続いて、スイッチＸｓｗ３をＯｎし（ｔ２）、Ｘ（Ｙ）電極に印加する電圧をＶｓまで引き上げる。この際、スイッチＸｓｗ１とスイッチＸｓｗ３は同時にＯｎしていても構わない。次に、スイッチＸｓｗ３をＯｆｆした後、スイッチＸｓｗ２をＯｎする（ｔ３）。この時にスイッチＸｓｗ１はＯｆｆである。これにより、Ｘ（Ｙ）電極に印加する電圧を下降させる（ｔ３−ｔ４）。この後に、スイッチＸｓｗ４をＯＮし（ｔ４）、Ｘ（Ｙ）電極に印加する電圧を元の電圧−Ｖｓまで下降させる。これにより、正極性のサステインパルスが形成される。Ｙ駆動回路側においても同様である。【００５３】
以上の駆動回路により、Ｔｓ１１３に、Ｘ（Ｙ），Ｚ電極に印加される電圧は、Ｖｓ２＞Ｖｓの条件を満たすものになる。また、−Ｖｓ１＝−Ｖｓである。これにより、正極性のＺパルス（トリガパルス６５）が印加されると、陰（負）極となる電極Ｙ（Ｘ）電極との間で、Ｘ−Ｙの維持放電時よりも大きな電位差が生じる。従って、従来のトリガ放電の発生タイミングのズレや揺らぎ、特にトリガ放電遅れ（図８の右方向への遅延）を小さくすることができる。即ち、Ｘ（Ｙ）サステインパルスによる維持放電を安定化できる。【００５４】
（実施の形態２）
次に、前記実施の形態１の変形例として他の実施の形態を説明する。図１１は、実施の形態２におけるＺ駆動回路を示す。図１２は、実施の形態２におけるＺ駆動タイミング等を示す。図１１において、実施の形態２の構成は、前記図７の構成に、Ｖｚ１電源１１０１を加えた例である。スイッチＺｓｗ１のドレインとスイッチＺｓｗ２のソースとの間に、Ｖｚ１電源１１０１が接続されている。Ｖｚ１電源１１０１は、電圧Ｖｚ１を供給する。即ち、ＰＤＰ３−当該回路のＬＣ共振特性により、ＰＤＰ３の容量に充電し、かつ、その共振点を高くするＶｚ１電源１１０１を有している。本構成により、Ｌ１とＰＤＰ３の容量とのＬＣ共振において、Ｚの電圧を、Ｖｓ２近くまで引き上げることができる。電圧Ｖｚ１によって、Ｌ１にかける電圧を高くすることができ、それによりＬＣ共振の電圧も高くなる。図１２において、実施の形態１と同様のスイッチ動作によって、Ｚのパルスの立ち上がりに示すように、Ｔ１−Ｔ２のタイミングで、電圧が−Ｖｓ１からＶｓ２へと引き上げられる。【００５５】
（実施の形態３）
図１３は、実施の形態３におけるＺ駆動回路を示す。図１４は、実施の形態３におけるＺ駆動タイミング等を示す。図１３及び図１４において、実施の形態３の構成は、サステインパルスが０Ｖ（ＧＮＤ）〜Ｖｓ３で構成される例である。Ｚパルスは、０Ｖ（ＧＮＤ）〜Ｖｓ４（Ｖｓ４＞Ｖｓ３）で構成される。図１３において、電源として、前記Ｖｓ２電源７０１及び−Ｖｓ電源７０２に代えて、Ｖｓ４電源１３０１及びグランド１３０２を有する。スイッチＺｓｗ１のドレインとスイッチＺｓｗ２のソースとの間（電位１３０３）は、コンデンサＣ３を介して接地されている。図１４において、実施の形態１と同様のスイッチ動作に応じて、Ｘ（Ｙ）のサステインパルスは、立ち上がり前はＧＮＤ、立ち上がり後はＶｓ３となる。Ｚパルスは、立ち上がり前はＧＮＤ、立ち上がり後はＶｓ４となる。条件としてＶｓ４＞Ｖｓ３である。【００５６】
（実施の形態４）
図１５は、実施の形態４におけるＺ駆動回路を示す。図１６は、実施の形態４におけるＺ駆動タイミング等を示す。図１５において、実施の形態４は、実施の形態２と同様の考え方で、実施の形態３の構成にＶｚ２電源１５０１を加えた例である。図１５において、スイッチＺｓｗ１のドレインとスイッチＺｓｗ２のソースとの間（電位１５０３）は、Ｖｚ２電源１５０１が接続されており、コンデンサＣ３を介して接地されている。図１６において、サステインパルスが０Ｖ（ＧＮＤ）〜Ｖｓ３で構成され、Ｚパルスが０Ｖ（ＧＮＤ）〜Ｖｓ４（Ｖｓ４＞Ｖｓ３）で構成される。本構成により、実施の形態２と同様のスイッチ動作及び作用により、Ｌ１とＰＤＰ３の容量とのＬＣ共振で、Ｚの電圧をＶｓ４近くまで引き上げることができる（Ｔ１−Ｔ２）。【００５７】
（実施の形態５）
図１７は、実施の形態５におけるＺ駆動回路を示す。図１８は、実施の形態５におけるＺ駆動タイミング等を示す。図１７において、実施の形態５の構成では、Ｚに接続される二種類のコイルＬ１，Ｌ２を持ち、これに対応して充電・放電のための二つの経路を分けて持つ構成である。即ち、Ｚパルスを印加するための当該Ｚ駆動回路において、ＰＤＰ３−当該回路のＬＣ共振特性により、ＰＤＰ３の容量に充電する第１の経路（Ｌ１側）１７０１と、ＰＤＰ３の容量から放電させる第２の経路（Ｌ２側）１７０２とを有している。図１８において、本構成により、Ｚパルスの充電（Ｔ１−Ｔ２）と放電（Ｔ３−Ｔ４）とで異なる電力回収特性に設計することができる。【００５８】
（実施の形態６）
次に、ＰＤＰ及び駆動方式が異なる変形例である実施の形態６を説明する。前記実施の形態１及びその変形例の技術は、図２のようなＹ電極の両側（正逆スリット）で放電可能なＰＤＰ３の構造（いわゆるＡＬＩＳ構成）以外にも適用可能である。実施の形態６の構成は、図１９に示すような一般的な四電極構造のＰＤＰ３Ｂの構成、即ちＹ電極の片側（正スリット）のみで放電可能な構造、換言すれば前記Ｚｅ電極は存在しない構造に対して、前述したＺパルスの特徴構成を適用したものである。【００５９】
図１９において、ＰＤＰ３Ｂは、前面ガラス基板１に、（Ｘ，Ｚ，Ｙ）をセットとして行を構成する電極群が縦方向に繰り返し形成されている。背面ガラス基板２側は前述と同様である。Ｘ電極は、Ｘ透明電極１１、Ｘバス電極１２で構成され、Ｙ電極は、Ｙ透明電極１３、Ｙバス電極１４で構成され、Ｘ−Ｙの放電ギャップに配置されるＺ電極は、Ｚ透明電極１９とＺバス電極２０とで構成される。Ｘ，Ｙは、それぞれ一種類で構成可能である。【００６０】
実施の形態６のＰＤＰ装置は、ＰＤＰ３Ｂの各種電極に対応して電気的に接続され駆動のための電圧波形を印加する、Ｘ駆動回路、Ｙ駆動回路、Ｚ駆動回路、及びアドレス駆動回路を有する。Ｚ駆動回路及びＸ（Ｙ）駆動回路の構成は、前記実施の形態１〜５の構成（図７や図９等）を同様に適用可能である。【００６１】
図２０において、上記ＰＤＰ３Ｂの電極群に対する駆動のための電圧波形｛Ｖｘ，Ｖｚ，Ｖｙ，Ｖａ｝を示す。Ｔｒ１１１及びＴａ１１２の動作は、図６と同様である。Ｔｓ１１３において、ＶｘとＶｙでは、図６と同様に、Ｘ−Ｙに、反対極性の交互繰り返しのサステインパルス（４５，４６，５５，５６）が印加される。この正負のサステインパルスの電圧は、−Ｖｓ〜Ｖｓである。Ｖｚでは、図６及び図８と同様に、サステインパルスに先立つタイミングで、Ｚ−Ｘ/Ｙのトリガ放電のためのＺパルスとして、トリガパルス（６５，６６）が印加される。このＺパルスの電圧は、−Ｖｓ〜Ｖｔである。【００６２】
実施の形態６によれば、実施の形態１等と同様に、トリガ放電の発生タイミングのズレや揺らぎを小さくすることができ、Ｘ（Ｙ）サステインパルスによる維持放電を安定化できる。【００６３】
以上説明した各実施の形態によれば、トリガ放電の遅れを小さくして、維持放電を安定化することができ、ＰＤＰの表示品質を向上できる。【００６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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