(57)【要約】  変調精度を維持すると共に回路規模を縮小して低消費電力化を実現する２点変調型位相変調装置および無線通信装置。ＰＬＬ回路の分周器（１１５）の分周比を入力ディジタルベースバンド変調信号に基づいて設定すると共に、電圧制御発振器（１０５）の制御電圧端子に入力ディジタルベースバンド信号をアナログ変換した信号に応じた電圧を加えて供給することにより、入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する２点変調型位相変調装置（１００）に、入力ディジタルベースバンド信号をアナログ信号に変換するＤ／Ａ変換器（１５０）と、Ｄ／Ａ変換器１５０の出力信号とループフィルタ（１３５）の出力とを加算し、電圧制御発振器（１０５）の制御電圧端子へ出力する加算器（１１０）と、Ｄ／Ａ変換器（１５０）の前段に設けられ、入力ディジタルベースバンド信号に現れるピーク部分の平準化を行うピーク制御部（１４０）とを設けた。
2007055291.tif 000002
【特許請求の範囲】
【請求項１】
ＰＬＬ回路の分周器の分周比を入力ディジタルベースバンド変調信号に基づいて設定すると共に、前記ＰＬＬ回路の電圧制御発振器の制御電圧端子に前記入力ディジタルベースバンド信号をアナログ変換した信号に応じた電圧を加えて供給することにより、前記入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する２点変調型の位相変調装置であって、
前記入力ディジタルベースバンド信号をアナログ信号に変換するＤ／Ａ変換器と、
前記Ｄ／Ａ変換器の出力信号と前記ＰＬＬ回路のループフィルタの出力とを加算し、当該加算信号を前記電圧制御発振器の制御電圧端子へ出力する加算手段と、
前記Ｄ／Ａ変換器の前段に設けられ、前記入力ディジタルベースバンド信号に現れるピーク部分の平準化を行うピーク制御手段と、
を具備する２点変調型位相変調装置。
【請求項２】
前記ピーク制御手段は、前記ピーク部分のうち所定の閾値を超える部分を、前記ピーク部分の出現後における前記所定の閾値未満の部分に移すことにより、前記ピーク部分の平準化を行う請求項１記載の２点変調型位相変調装置。
【請求項３】
前記ピーク制御手段は、サンプルタイミングごとに前記入力ディジタルベースバンド信号の表す位相変動速度信号と位相変動差分信号とを加算する加算手段と、
前記加算手段からの加算信号の示す位相変動速度を前記閾値により閾値判定する判定手段と、
前記判定手段からの前記位相変動差分信号に前記サンプルタイミング間隔に相当する遅延を施す遅延手段と、
を具備し、
前記判定手段は、前記加算信号の示す位相変動速度が前記閾値を超える場合には、前記閾値を超える部分を前記位相変動差分信号として出力すると共に前記閾値に相当する位相変動速度信号を前記Ｄ／Ａ変換器に出力し、前記加算信号の示す位相変動速度が閾値以下のときには、前記加算信号をそのまま前記Ｄ／Ａ変換器に出力する請求項２記載の２点変調型位相変調装置。
【請求項４】
前記閾値を前記制御電圧端子への供給平均電圧に応じて変更する閾値変更手段を有し、
前記ピーク制御手段は、前記変更後の閾値を用いて前記ピーク部分の平準化を行う請求項２記載の２点変調型位相変調装置。
【請求項５】
前記閾値変更手段は、前記供給平均電圧と前記閾値と前記非線形領域および線形領域の境界電圧とに基づいて当該閾値が前記電圧制御発振器の非線形領域に入るか否かを判断し、前記非線形領域に入るときには、前記境界電圧と前記供給平均電圧との離間電圧以下に、前記閾値を変更する請求項４記載の２点変調型位相変調装置。
【請求項６】
前記閾値を温度情報に応じて変更する閾値変更手段を有し、
前記ピーク制御手段は、前記変更後の閾値を用いて前記ピーク部分の平準化を行う請求項２記載の２点変調型位相変調装置。
【請求項７】
前記閾値変更手段は、温度情報に応じて前記境界電圧を変更し、前記閾値が前記非線形領域に入るときには、変更後の前記境界電圧と前記供給平均電圧との離間電圧以下に、前記閾値を変更する請求項５記載の２点変調型位相変調装置。
【請求項８】
前記ピーク制御手段は、前記ピーク部分のうち所定の閾値を超える部分を、前記ピーク部分の出現前における前記所定の閾値未満の部分に移すことにより、前記ピーク部分の平準化を行う請求項１記載の２点変調型位相変調装置。
【請求項９】
前記ピーク制御手段は、前記入力ディジタルベースバンド信号の表す位相変動速度信号を前記閾値により閾値判定する判定手段と、
前記判定手段の出力信号に前記サンプルタイミング間隔の整数倍の遅延を施す遅延手段と、
前記判定手段からの位相変動差分信号と前記遅延手段からの出力信号とを加算して前記Ｄ／Ａ変換器に出力する加算手段と、
を具備し、
前記判定手段は、前記入力ディジタルベースバンド信号の表す位相変動速度が前記閾値を超える場合には、前記閾値を超える部分を前記位相変動差分信号として出力する共に前記閾値に相当する位相変動速度信号を前記遅延手段に出力し、前記入力ディジタルベースバンド信号の表す位相変動速度が閾値以下のときには、入力ディジタルベースバンド信号をそのまま前記遅延手段に出力する請求項８記載の２点変調型位相変調装置。
【請求項１０】
前記ピーク制御手段は、前記ピーク部分のうち所定の閾値を超える部分を、前記ピーク部分の出現前および出現後における前記所定の閾値未満の部分に移すことにより、前記ピーク部分の平準化を行う請求項１記載の２点変調型位相変調装置。
【請求項１１】
ベースバンド変調信号に基づいて、ベースバンドの位相変調信号と振幅変調信号とを形成する振幅位相分離部と、
前記ベースバンドの位相変調信号を入力ディジタルベースバンド変調信号として入力し、ＲＦ位相変調信号を出力する請求項１から請求項１０のいずれかに記載の２点変調型位相変調装置と、
前記２点変調型位相変調装置から出力される前記ＲＦ位相変調信号の振幅を、前記振幅変調信号に応じて変動させる高周波電力増幅器と、
を具備する無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop ：位相同期ループ）を用いて変調を行うことで、入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する位相変調装置、及びその位相変調装置を用いた無線通信装置に関する。
【背景技術】
【０００２】
従来、ベースバンドの変調信号によりキャリア信号を変調して送信信号を形成する（すなわち、ベースバンド変調信号を無線周波数にアップコンバートする）にあたって、ＰＬＬを用いた位相変調装置が広く用いられている。この種の位相変調装置においては、一般的に、低コスト、低消費電力、良好なノイズ特性、並びに高い送信特性、例えば変調精度が求められている。このＰＬＬを用いた位相変調装置の構成としては、分周器に変調信号を入力する構成や、ＶＣＯに変調信号を入力する構成などさまざまな構成がある。また、位相変調方式の１つとして、ＰＬＬ帯域内の変調とＰＬＬ帯域外の変調を異なる２箇所（ＶＣＯと分周器）で行う２点変調方式なども提案されている（例えば、特許文献１参照）。【０００３】
この提案された２点変調方式を採用する広帯域変調ＰＬＬを用いた位相変調装置の構成を図２２に示す。同図に示すように、この位相変調装置は、基準発振１、リミッタ２、基準分周器３、位相周波数検知器４、チャージポンプ５、ループフィルタ６、電圧制御発振器（ＶＣＯ）８、分周器９、及び加算器７を含むＰＬＬと、変調器１０と、デルタシグマ変調器１３と、チャージポンプスケーリング１６と、変調スケーリング１７と、加算器１１、１４と、定数Ｆ１２と、定数Ｐ１５とを備えている。【０００４】
ＰＬＬの電圧制御発振器８は、ＲＦ変調信号を出力する。このＲＦ変調信号の発振周波数は、ＶＣＯ８の制御電圧端子Ｖｔに入力される電圧に応じて変化する。分周器９は、電圧制御発振器８から出力されたＲＦ変調信号の周波数を分周する。【０００５】
位相周波数検知器４は、分周器９から出力された信号の位相と、基準発振１からの基準信号の位相とを比較し、両信号の位相差に応じた信号（電流）を出力する。チャージポンプ５は、位相周波数検知器４の電流出力を電圧に変換し、ループフィルタ６へ出力する。チャージポンプスケーリング１６によってチャージポンプ５が制御されることにより、位相ロックループ内の残余変調の制御が実現され、その結果、より正確な２点変調が可能となる。そして、ループフィルタ６は、チャージポンプ５の出力信号を平均化する。【０００６】
変調スケーリング１７は、変調データ（Ｋａ）に基づき、変調信号をスケーリング、すなわち変調信号の振幅スケールを可変制御している。この変調スケーリング１７におけるスケーリングは、製造バラツキや温度変動に起因してＶＣＯの感度変動（図２３の傾きが変わること）が生じても、変動前後でＶＣＯの出力の振幅スケールが一定に保たれるように行われ、これにより変調精度の劣化が防止される。【０００７】
以上のように２点変調方式を用いて狭帯域から広帯域のマルチモード位相変調が実現されている。【０００８】
また、特許文献２に示される従来技術においても、製造バラツキや温度変動によるＶＣＯの感度変動を一定に保つように電圧利得ステージが設けられており、エラー信号から周波数偏差を引き出し、位相の振幅量を制御する構成をとっており、ＶＣＯの感度変動による変調精度の劣化を防いでいる。  
【特許文献１】特表２００３−５１０８９９号公報
【特許文献２】特開２００４−７７０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、図２３に示すようにＶＣＯには入力電圧と出力周波数との間に非線形特性を示す領域が存在する。図２３Ａに示すように線形特性を示す領域でＰＬＬがロックした場合には、変調精度が劣化することはない。しかし、図２３Ｂに示すように非線形領域又は非線形領域の近傍でＰＬＬがロックした場合には、入力電圧が非線形領域に掛かってしまうため、送信特性、例えば変調精度の劣化が生じる問題がある。【００１０】
特に、上記従来技術のようにＶＣＯ感度に応じて変調スケーリングを行う場合、ＶＣＯ感度が低下したときに振幅スケールが大きくなるようなスケーリングが行われるが、そうするとＶＣＯの入力電圧が非線形領域に掛かってしまう可能性が更に高くなってしまう。このような変調スケーリングによっては、ＶＣＯの入力電圧が非線形領域に掛かってしまうことに起因する送信特性、例えば変調精度の劣化を防止できない。【００１１】
また、通常、ＶＣＯの入力信号はアナログ信号であるため、Ｄ／Ａ変換器（上記従来のようにＶＣＯ感度変動に応じて変調スケーリングを行う場合には、変調スケールの後段に設けられる）を必要とする。このＤ／Ａ変換器は、入力ビット列に応じた振幅のアナログ信号を出力する。このアナログ信号には大きなピークが現れることがある。この場合に位相変調の精度を高くしようとすると、上記ピーク部分にＤ／Ａ変換器の入力ビット列のビット数を合わせる必要があるため、ビット数を多くする必要がある。ビット数が増えると回路規模と電力消費が増大するという問題が生じる。【００１２】
本発明は、かかる点に鑑みてなされたものであり、送信特性、例えば変調精度を維持すると共に、回路規模を縮小して低消費電力化を実現する位相変調装置および無線通信装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の位相変調装置は、ＰＬＬ回路の分周器の分周比を入力ディジタルベースバンド変調信号に基づいて設定すると共に、前記ＰＬＬ回路の電圧制御発振器の制御電圧端子に前記入力ディジタルベースバンド信号をアナログ変換した信号に応じた電圧を加えて供給することにより、前記入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する位相変調装置であって、前記入力ディジタルベースバンド信号をアナログ信号に変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器の出力信号と前記ＰＬＬ回路のループフィルタの出力とを加算し、当該加算信号を前記電圧制御発振器の制御電圧端子へ出力する加算手段と、前記Ｄ／Ａ変換器の前段に設けられ、前記入力ディジタルベースバンド信号に現れるピーク部分の平準化を行うピーク制御手段と、を具備する構成を採る。
【発明の効果】
【００１４】
本発明によれば、変調精度を維持すると共に、回路規模を縮小して低消費電力化を実現する位相変調装置および無線通信装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】ＨＰＳＫのＩＱコンスタレーションを示す図
【図２】ＶＣＯに入力する位相信号およびＶＣＯの入力電圧の時間変動の説明に供する図
【図３】本発明の実施の形態１に係る位相変調装置の構成を示すブロック図
【図４】図３の位相変調部の構成を示すブロック図
【図５】図３のピーク制御部の入力信号および出力信号の状況を示す図
【図６】図３のピーク制御部の構成を示すブロック図
【図７】図３のピーク制御部の機能の説明に供する図
【図８】本発明の実施の形態１に係る位相変調装置の他の構成を示すブロック図
【図９】本発明の実施の形態１に係る位相変調装置の別の構成を示すブロック図
【図１０】図９の位相変調部の構成を示すブロック図
【図１１】図９の位相変調部の他の構成を示すブロック図
【図１２】実施の形態２に係る位相変調装置の構成を示すブロック図
【図１３】図１２のピーク制御部の構成を示すブロック図
【図１４】図１２のピーク制御部の機能の説明に供する図
【図１５】実施の形態３に係る位相変調装置の構成を示すブロック図
【図１６】図１５のピーク制御部の構成を示すブロック図
【図１７】実施の形態４に係る位相変調装置の構成を示すブロック図
【図１８】図１７のピーク制御部の構成を示すブロック図
【図１９】実施の形態５に係る位相変調装置の構成を示すブロック図
【図２０】図１９のピーク制御部の構成を示すブロック図
【図２１】実施の形態６に係るポーラ変調送信装置の構成を示すブロック図
【図２２】従来の２点変調方式を採用する広帯域変調ＰＬＬを用いた位相変調装置の構成を示すブロック図
【図２３】電圧制御発振器の特性の説明に供する図
【発明を実施するための最良の形態】
【００１６】
位相変調装置に入力される変調信号は、図１に示すようなＩ、Ｑのコンスタレーション（例えばＨＰＳＫ）を振幅信号と位相信号とに分離して得られる位相信号である。ＶＣＯは積分回路により構成されるので、ＶＣＯに入力する位相信号は、微分された位相差の信号である必要がある。この位相差の時間変動（すなわち、位相変動速度の時間変動）を図２Ｂに示す。同図にも表れているように、本発明者は位相差の時間変動に大きなピークが現れ、このピークはＩ、Ｑコンスタレーションの原点付近を通過する時間に発生することを見いだした。つまり、ＶＣＯの入力電圧の時間変動を示す図２Ａにも現れているように、Ｉ、Ｑコンスタレーションの原点付近を通過するときに大きなピークが現れることを見いだした。【００１７】
そして、本発明者は、Ｉ、Ｑコンスタレーションの原点付近は変調信号において意味のあまりない領域であることに着目し、その領域に対応する時間帯に現れるピークを上手く取り扱うことで変調精度を維持すると共に、回路規模を縮小して低消費電力化を実現する本発明に至った。【００１８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、実施の形態において、同一の構成要素には同一の符号を付し、その説明は重複するので省略する。【００１９】
（実施の形態１）
図３に示すように実施の形態１の位相変調装置１００は、位相変調部１０１とピーク制御部１４０とを備えている。位相変調部１０１は、図４に示すように電圧制御発振器（ＶＣＯ）１０５、加算器１１０、分周器１１５、位相比較器１２５、基準信号発生部１３０及びループフィルタ１３５を有するＰＬＬと、分周比生成部１２０と、Ｄ／Ａ変換器１５０とを備えている。【００２０】
ＰＬＬの電圧制御発振器１０５は、加算器１１０からの出力信号を入力する制御電圧端子Ｖｔを有し、制御電力端子Ｖｔへの入力の電圧に応じた周波数を持つＲＦ変調信号を出力する【００２１】
分周器１１５は、電圧制御発振器１０５から出力されたＲＦ変調信号を入力し、当該ＲＦ変調信号の周波数を分周比生成部１２０にて生成される分周比に基づいて分周する。この分周後の信号は、ＰＬＬ帯域内の周波数を持っている。【００２２】
位相比較器１２５は、分周器１１５から出力された分周後の信号の位相と、基準信号発生部１３０からの基準信号の位相とを比較し、両信号の位相差に応じた信号を出力する。【００２３】
ループフィルタ１３５は、位相比較器１２５からの出力信号を平均化する。【００２４】
分周比設定手段としての分周比生成部１２０は、入力するディジタルベースバンド信号（位相変調データ）Ｓ１及び搬送波信号（キャリア周波数データ）に基づいて分周比を設定し、当該分周比を分周器１１５に出力する。上述のとおり、この分周比の値は、分周器１１５からの出力である、分周後の信号の周波数がＰＬＬ帯域内に入るように設定される。【００２５】
ピーク制御部１４０は、ディジタルベースバンド信号Ｓ２を入力し、上述のように位相変調データであるディジタルベースバンド信号Ｓ２に出現するピーク（図５Ａ参照）を平準化することにより、ピークを制御する。この「ピークの平準化」は、ピーク部分の所定の閾値を超える部分を、閾値未満の部分に移すことにより行われる（図５Ｂ参照）。例えば、ピーク部分の所定の閾値を超える部分を順次持ち越して、閾値を超えない部分に、閾値に達することを限度として分配することにより行われる。ここで、ディジタルベースバンド信号Ｓ２は、コンスタレーション上における各単位時間の位相変動量、すなわち位相変動速度を量子化した量子化ビット列である。【００２６】
具体的には、ピーク制御部１４０は、図６に示すように閾値判定部１４２と、遅延部１４４と、加算部１４６とから構成される。【００２７】
閾値判定部１４２は、各サンプルタイミングの入力量子化ビット列の表す位相変動速度（Ｖｉｎ）を所定の閾値（Ｖｔｈ）で閾値判定し、入力量子化ビット列の位相変動速度（Ｖｉｎ）が所定の閾値（Ｖｔｈ）を超える場合には、入力量子化ビット列の表す位相変動速度（Ｖｉｎ）の所定の閾値（Ｖｔｈ）を超える部分、すなわち位相変動速度（Ｖｉｎ）と所定の閾値（Ｖｔｈ）との差分（Ｖｉｎ−Ｖｔｈ＝Ｖｄｉｆｆ）を量子化した差分量子化ビット列を遅延部１４４に出力するとともに、上記所定の閾値（Ｖｔｈ）に相当する位相変動速度を量子化した量子化ビット列をＤ／Ａ変換器１５０に出力する。また、判定の結果、入力量子化ビット列の表す位相変動速度（Ｖｉｎ）が所定の閾値（Ｖｔｈ）以下の場合には、閾値判定部１４２は、入力量子化ビット列をそのままＤ／Ａ変換器１５０に出力する。【００２８】
なお、図２３Ｂに示したように非線形領域にＶＣＯの入力信号が入ると変調特性が劣化するため、そのような領域ではＰＬＬをロックして使用することはできない。ピーク制御によりＶＣＯの入力信号の振幅を小さくすれば、ＰＬＬがロックして使用できる範囲は広がる。一方で閾値を小さくしすぎると、すなわち抑圧するピークの抑圧量を多くしすぎると送信特性が劣化する。従ってＰＬＬがロックできる範囲と送信特性の兼ね合いで閾値は決定する。また、Ｄ／Ａ変換器の回路規模、電力消費、送信特性の兼ね合いで閾値を決定することもできる。また、ＰＬＬがロックできる範囲、Ｄ／Ａ変換器の回路規模、電力消費、送信特性の兼ね合いで決定しても良い。【００２９】
遅延部１４４は、閾値判定部１４２からの差分量子化ビット列を所定の遅延時間だけ遅延させて加算部１４６に出力する。この遅延時間は、上記サンプルタイミングの間隔に相当する。【００３０】
加算部１４６は、ディジタルベースバンド信号Ｓ２と、サンプルタイミング間隔で遅延部１４４から出力される差分量子化ビット列とを入力し、ディジタルベースバンド信号Ｓ２と差分量子化ビット列とを「加算」して加算量子化ビット列を上記入力量子化ビット列として閾値判定部１４２に出力する。なお、ここでの「加算」は、量子化ビット列であるディジタルベースバンド信号Ｓ２が表す位相変動速度と、差分量子化ビット列が表す位相変動速度とを加算した加算速度に相当する量子化ビット列を生成することを意味する。【００３１】
こうしてピーク制御部１４０において、上記所定の閾値を超える、位相変動速度のピーク部分が、ピーク出現時以降の上記所定の閾値未満のサンプル点に移されることにより、ピーク制御部１４０から出力される量子化ビット列は、「ピークの平準化」がなされたものとなる。【００３２】
Ｄ／Ａ変換器１５０は、ピーク制御部１４０にてピーク制御された量子化ビット列を入力し、ディジタルアナログ変換を施して、加算器１１０に出力する。このディジタルアナログ変換後の信号は、ＰＬＬ帯域外の周波数も含んでいる。【００３３】
加算器１１０は、ループフィルタからの出力信号に、Ｄ／Ａ変換器１５０からの出力信号を加算し、両信号の加算信号を電圧制御発振器１０５に出力する。この加算信号には、上述のとおりループフィルタ１３５からのＰＬＬ帯域内の信号と、Ｄ／Ａ変換器１５０からのＰＬＬ帯域外の周波数も含む信号とが含まれているので、この加算信号を電圧制御発振器１０５に入力することにより、広帯域変調を実現することができる。【００３４】
次に、ピーク制御部１４０の機能の詳細について、図７を参照して説明する。なお、図７Ａは、ピーク制御部１４０に入力される量子化ビット列の示す位相変動速度を時間軸に対してプロットした図である。また、図７Ｂは、ピーク制御部１４０から出力される、ピーク平準化後の量子化ビット列の示す位相変動速度を時間軸に対してプロットした図である。両図ともに縦軸には、位相変動速度と、位相変動速度に対応する量子化ビット列の１６進数表示とを示している。また、プロットされた各点の時間間隔は、上記サンプルタイミング間隔に相当する。【００３５】
量子化ビット列が図７Ａに示すように順次ピーク制御部１４０に入力される場合、時間ｔ１〜ｔ３における量子化ビット列が閾値を超えている。なお、ここではプラスの閾値を1.15[rad/sec]（2FF[HEX]）、マイナスの閾値を−1.15[rad/sec]（D01[HEX]）としている。【００３６】
ピーク制御部１４０は、閾値を超える部分、すなわち同図ではｔ１の差分量子化ビット列（37E-2FF）、ｔ２の差分量子化ビット列(4FB-2FF)、ｔ３の差分量子化ビット列(3FD-2FF)を、それらのタイミング以降における閾値未満のサンプルタイミングへ、各サンプルタイミングの加算量子化ビット列が閾値を超えることのないように、分配している。つまり、ピークの平準化前後である図７Ａと図７Ｂとでは、各サンプルタイミングにおける位相変動速度の積分値（すなわち、位相変動値）に変化が生じない。【００３７】
なお、閾値を超える部分はＩ、Ｑコンスタレーション上の原点付近であるため、次に到達するＩ、Ｑコンスタレーション上のシンボル点までの間に分配するのが好ましい。変調精度はシンボル点で判定されるので、その時点までに分配が完了していれば変調精度を劣化させることがないためである。なお、シンボル点と次のシンボル点の間には複数のサンプリング点がある。例えばシンボル間隔に１０点程度のサンプリング点があればよい。【００３８】
しかしながら、ピーク制御が行われた後、次に到達するＩ、Ｑコンスタレーション上のシンボル点までに分配が完了せず、更に次のシンボル点までの間に分配したとしても、変調精度を大きく劣化させるものではない。変調精度は複数のシンボル点からの誤差量の平均で算出されるためである。【００３９】
こうしてピーク制御部１４０は、図７Ｂに示すように、上記閾値の間（D01〜2FF）にある量子化ビット列のみを出力することとなる。すなわち、ピーク制御部１４０から出力される量子化ビット列は、少ないビット数で表現することができる。この結果、ビット数の少ない量子化ビット列をＤ／Ａ変換器１５０は受け取ることができるので、Ｄ／Ａ変換回路規模を縮小できる。【００４０】
また、ピーク部分を取り除けばＤ／Ａ変換器１５０へビット数の少ない量子化ビット列を入力することができるが、これだけではＶＣＯ１０５における位相変動速度の積算値に誤差が生じてしまう。しかしながら、上述のとおりピーク制御部１４０におけるピークの平準化は、変調信号として余り意味のない原点付近を通るときに発生するピーク付近のタイミングで行われ、さらにピーク平準化の前後で位相変動速度の積分値である位相変動値に変化を生じないことから、変調信号として意味のあるＩ、Ｑコンスタレーション上のシンボル付近での位相変動値はピークの平準化前後であまり変化を生じない。また、「ピークの平準化」を行うことにより、ＶＣＯ１０５に入力される信号の電圧の振れ幅が小さくなるので、ＶＣＯ１０５から出力される信号の周波数が非線形領域に掛かる可能性が小さくなる。そのため、ピークの平準化を行うことで、変調精度を維持しつつ、回路規模を縮小することができる。【００４１】
このように実施の形態１によれば、ＰＬＬ回路の分周器１１５の分周比を入力ディジタルベースバンド変調信号に基づいて設定すると共に、前記ＰＬＬ回路の電圧制御発振器１０５の制御電圧端子に前記入力ディジタルベースバンド信号をアナログ変換した信号に応じた電圧を加えて供給することにより、前記入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する位相変調装置１００に、前記入力ディジタルベースバンド信号をアナログ信号に変換するＤ／Ａ変換器１５０と、前記Ｄ／Ａ変換器１５０の出力信号と前記ＰＬＬ回路のループフィルタ１３５の出力とを加算し、当該加算信号を前記電圧制御発振器１０５の制御電圧端子へ出力する加算器１１０と、前記Ｄ／Ａ変換器１５０の前段に設けられ、前記入力ディジタルベースバンド信号に現れるピーク部分の平準化を行うピーク制御部１４０と、を設けた。例えば、ピーク制御部１４０は、前記ピーク部分のうち所定の閾値を超える部分を、前記ピーク部分の出現後における前記所定の閾値未満の部分に移すことにより、前記ピーク部分の平準化を行う。【００４２】
こうすることにより、前記入力ディジタルベースバンド信号に現れるピーク部分の平準化を行うので、ピーク制御部１４０から出力される信号すなわちＤ／Ａ変換器１５０への入力信号は少ないビット数で表現することができるため、Ｄ／Ａ変換器１５０における回路規模を縮小することができる。また、ピーク制御部１４０はピーク部分をカットするのではなく平準化を行うので、ピーク平準化の前後で電圧制御発振器１０５の入力信号の積分値（位相変動値）に変化を生じないことから、変調信号として意味のあるＩ、Ｑコンスタレーション上のシンボル付近での位相変動値はピークの平準化前後であまり変化を生じないため、変調精度も維持することができる。【００４３】
ピーク制御部１４０は、サンプルタイミングごとに前記入力ディジタルベースバンド信号の表す位相変動速度信号と位相変動差分信号とを加算する加算部１４６と、加算部１４６からの加算信号の示す位相変動速度を前記閾値により閾値判定する閾値判定部１４２と、閾値判定部１４２からの前記位相変動差分信号に前記サンプルタイミング間隔に相当する遅延を施す遅延部１４４と、を具備し、閾値判定部１４２は、前記加算信号の示す位相変動速度が前記閾値を超える場合には、前記閾値を超える部分を前記位相変動差分信号として出力する共に前記閾値に相当する位相変動速度信号をＤ／Ａ変換器１５０に出力し、前記加算信号の示す位相変動速度が閾値以下のときには、前記加算信号をそのままＤ／Ａ変換器１５０に出力する。【００４４】
こうすることにより、ピーク部分に近いサンプルを用いてピークの平準化がなされるので、Ｉ、Ｑコンスタレーション上のシンボル付近での位相変動値に及ぼす影響を最小限にすることができるので、変調精度を維持することができる。【００４５】
なお、図３におけるピーク制御部１４０の位置は必ずしもこの位置でなくてもよい。図８では、位相変調データをピーク制御部１４０に入力した後に分岐し位相変調部１０１に入力している。２点変調型の位相変調装置では、Ｓ１’の変調信号成分に対しては等価的に低域通過特性でフィルタリングされると考えてよい。ピークは周波数成分が高いので、Ｓ１’に対してピーク制御を行わなくても実質的には変わらない。従って、ピーク制御部の位置は図８に示した位置でも同様な効果が得られる。【００４６】
また、位相変調部１０１は２点変調型に限定されるものではない。【００４７】
図９に位相変調装置の別の構成例を示す。位相変調データはピーク制御部１４０を通った後、位相変調部１０２に入力される。位相変調部１０２の構成例を図１０に示す。ピーク制御部１４０の出力信号は分周比生成部１２０に入力されず、Ｄ／Ａ変換器１５０のみに入力される。この構成においても上記と同様な効果が得られる。【００４８】
更に位相変調部１０２の別の例を図１１に示す。ピーク制御部１４０の出力信号は分周比生成部１２０に入力され、それに基づきＲＦ変調信号は出力される。この場合、変調信号の周波数帯域幅よりもＰＬＬの帯域幅を広くしないと送信特性が劣化してしまう。しかし、ＰＬＬの帯域幅を広くしすぎると雑音特性が劣化してしまうという別の問題を招く。ピークを抑圧することは変調信号の周波数帯域幅を狭くすることと等価であるため、その分、ＰＬＬの帯域幅を狭くすることができる。すなわち、送信特性や雑音特性を大きく劣化させることなく１点で変調をかけることができるというメリットがある。【００４９】
また、上記構成では分周比を変化させて変調しているが、基準信号を変化させて変調しても同様に実施可能である。【００５０】
（実施の形態２）
実施の形態２における特徴は、ピーク制御部にて「ピークの平準化」に利用される所定の閾値を、ＶＣＯの入力信号の電圧平均値（ＰＬＬのロックした周波数に相当）に応じて変更することである。【００５１】
図１２に示すように実施の形態２の位相変調装置２００は、ピーク制御部２１０と、Ａ／Ｄ変換器２２０とを有する。【００５２】
Ａ／Ｄ変換器２２０は、加算器１１０の出力信号（すなわち、電圧制御発振器１０５への入力信号）を入力し、アナログ信号からディジタル信号に変換する。【００５３】
ピーク制御部２１０は、実施の形態１のピーク制御部１４０と同様に、ディジタルベースバンド信号Ｓ２を入力し、位相変調データであるディジタルベースバンド信号Ｓ２に出現するピークを平準化することにより、ピークを制御する。この「ピークの平準化」は、ピーク部分の所定の閾値を超える部分を、閾値未満の部分に移すことにより行われる。ただし、ピーク制御部２１０は、電圧制御発振器１０５の入力信号である電圧の平均値（すなわち、ＰＬＬのロックした周波数に相当）に相当するディジタル信号をＡ／Ｄ変換器２２０から入力し、このディジタル信号に基づいて「ピークの平準化」に利用する閾値を変更する。【００５４】
具体的には、ピーク制御部２１０は、図１３に示すように閾値変更部２１２と、閾値判定部２１４とを有する。【００５５】
閾値変更部２１２は、電圧制御発振器１０５の入力信号である電圧の平均値（以下、「ＶＣＯ入力電圧平均値」と呼ぶことがある）に応じて、「ピークの平準化」に利用する閾値を変更する。具体的には、閾値変更部２１２は、ＶＣＯ入力電圧平均値に基づいて、閾値がＶＣＯ感度の非線形領域に掛かっているか否かを判断し、判断結果に応じて「ピークの平準化」に利用する閾値を変更する。【００５６】
すなわち、閾値変更部２１２は、「閾値初期値」とＶＣＯ入力電圧平均値との離間電圧が、ＶＣＯ感度の線形領域および非線形領域との境界電圧とＶＣＯ入力電圧平均値との離間電圧よりも大きいときには、「閾値初期値」が非線形領域に掛かると判断し、上記境界電圧とＶＣＯ入力電圧平均値との離間電圧以下に閾値を変更する。また、閾値変更部２１２は、「閾値初期値」とＶＣＯ入力電圧平均値との離間電圧が、ＶＣＯ感度の線形領域および非線形領域との境界電圧とＶＣＯ入力電圧平均値との離間電圧以下のときには、「閾値初期値」が非線形領域に掛からない、つまり線形領域内にあると判断し、閾値を「閾値初期値」にする。なお、「閾値初期値」は、閾値のとりうる最大値であり、回路規模との兼ね合いでＤ／Ａ変換器１５０の入力である量子化ビット列に許されるビット数に応じたものである。また、閾値変更部２１２はテーブルやデコーダで構成し、テーブルに関してはソフトによる変更も可能である。【００５７】
閾値判定部２１４は、閾値変更部２１２からの変更後の閾値を入力し、その閾値を用いて実施の形態１の閾値判定部１４２と同様の動作を行う。【００５８】
次に、ピーク制御部２１０の機能の詳細について、図１４を参照して説明する。なお、図１４Ａは、ピーク制御部２１０への入力信号、出力信号、およびＶＣＯの出力信号の様子を示した図である。また、図１４Ｂは、図１４Ａに示すピーク制御部２１０の出力信号に対応する位相変動速度の時間変動を示す図である。【００５９】
図１４Ａに示す閾値がＴｈ１０００およびＴｈ１１００に設定され、且つ、「ＶＣＯ入力電圧平均値」が同図に示すように線形領域と非線形領域との境界電圧付近である場合、Ｔｈ１０００およびＴｈ１１００を用いて「ピークの平準化」を行っても、ピーク制御部２１０の出力信号のＶＣＯにおける入力電圧が非線形領域に掛かってしまう、つまり、ＶＣＯの出力信号の周波数が非線形領域に掛かってしまう。これに起因して、変調精度が低下する結果となる。【００６０】
そこで、非線形領域に掛かってしまう閾値（同図においては、Ｔｈ１０００）を、境界電圧とＶＣＯ入力電圧平均値との離間電圧に応じた閾値（同図においては、Ｔｈ１２００）に変更する。【００６１】
この変更後の閾値（同図においては、Ｔｈ１２００）に対応する閾値を用いて「ピークの平準化」が行われた後のピーク制御部２１０の出力信号である位相変動速度を図１４Ｂに示す。同図に示すように、ＶＣＯの出力信号の周波数が非線形領域に掛からないようにＴｈ１２００に対応する閾値Ｔｈ１３００（-0.8Rad）に変更されている。因みに、閾値Ｔｈ１１００は線形領域内にあるので、この閾値Ｔｈ１１００に対応する閾値Ｔｈ１４００は初期値（1Rad）のままである。【００６２】
こうして、「ＶＣＯ入力電圧平均値」に応じて、「ピークの平準化」に用いられる閾値を適応的に変更することにより、ＶＣＯの出力信号の周波数が非線形領域に掛かることを防止し、変調精度を向上しつつ、回路規模を縮小することができる。【００６３】
このように実施の形態２によれば、ＰＬＬ回路の分周器１１５の分周比を入力ディジタルベースバンド変調信号に基づいて設定すると共に、前記ＰＬＬ回路の電圧制御発振器１０５の制御電圧端子に前記入力ディジタルベースバンド信号をアナログ変換した信号に応じた電圧を加えて供給することにより、前記入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する位相変調装置２００に、前記入力ディジタルベースバンド信号をアナログ信号に変換するＤ／Ａ変換器１５０と、前記Ｄ／Ａ変換器１５０の出力信号と前記ＰＬＬ回路のループフィルタ１３５の出力とを加算し、当該加算信号を前記電圧制御発振器１０５の制御電圧端子へ出力する加算器１１０と、前記Ｄ／Ａ変換器１５０の前段に設けられ、前記入力ディジタルベースバンド信号に現れるピーク部分の平準化を行うピーク制御部２１０と、を設けた。例えば、ピーク制御部２１０は、前記ピーク部分のうち所定の閾値を超える部分を、前記ピーク部分の出現後における前記所定の閾値未満の部分に移すことにより、前記ピーク部分の平準化を行う。【００６４】
さらに、位相変調装置２００に、前記閾値を前記制御電圧端子への供給平均電圧（ＶＣＯ入力電圧平均値）に応じて変更する閾値変更部２１２を設け、ピーク制御部２１０は、前記変更後の閾値を用いて前記ピーク部分の平準化を行う。【００６５】
こうすることにより、電圧制御発振器１０５の非線形領域および線形領域の境界電圧がおよそ分かっていることから、制御電圧端子への供給平均電圧（ＶＣＯ入力電圧平均値）から電圧制御発振器１０５の非線形領域および線形領域の境界電圧までの距離がおよそ分かり、この距離は電圧制御発振器１０５の出力信号の非線形領域への掛かり易さを示す指標となりうるので、前記制御電圧端子への供給平均電圧（ＶＣＯ入力電圧平均値）に応じて閾値を変更することにより、電圧制御発振器１０５の出力信号の周波数が非線形領域に掛かることを防止し、変調精度を向上することができる。【００６６】
閾値変更部２１２は、前記供給平均電圧と前記閾値と前記非線形領域および線形領域の境界電圧とに基づいて当該閾値が前記電圧制御発振器の非線形領域に入るか否かを判断し、前記非線形領域に入るときには、前記境界電圧と前記供給平均電圧との離間電圧以下に、前記閾値を変更する。【００６７】
こうすることにより、閾値が非線形領域に入る（すなわち、電圧制御発振器１０５の出力信号の周波数が非線形領域に掛かる）と判断した場合には、閾値が境界電圧と供給平均電圧との離間電圧以下に変更されるので、電圧制御発振器１０５の出力信号の周波数が非線形領域に掛かることを確実に防止し、変調精度を向上することができる。【００６８】
（実施の形態３）
実施の形態３における特徴は、ピーク制御部にて「ピークの平準化」に利用される所定の閾値を温度変動に応じて変更することである。【００６９】
図１５に示すように実施の形態３の位相変調装置３００は、ピーク制御部３１０を有する。このピーク制御部３１０は、温度情報を入力し、温度変動に応じて上記所定の閾値を変更した上で、「ピークの平準化」を行う。【００７０】
具体的には、ピーク制御部３１０は、図１６に示すように閾値変更部３１２と、閾値判定部３１４とを有している。この閾値変更部３１２は、温度（例えば、気温、ＶＣＯ１０５の温度）と、閾値との対応関係を保持しており、入力する温度情報に対応する閾値を出力する。なお、閾値変更部３１２は、テーブルやデコーダで構成し、テーブルに関してはソフトによる変更も可能である。【００７１】
閾値判定部３１４は、閾値変更部３１２からの変更後の閾値を入力し、その閾値を用いて実施の形態１の閾値判定部１４２と同様の動作を行う。【００７２】
次に、ピーク制御部３１０の機能について、説明する。【００７３】
温度変動が生じると、ＶＣＯ１０５の入力と出力の関係に変化が生じる。具体的には、図２に示すＶＣＯ１０５の入力と出力との関係曲線の線形部分の傾きが変動する。また、線形領域と非線形領域との境界点（境界電圧）にも変化が生じる。【００７４】
そこで、ピーク制御部３１０は、温度毎にＶＣＯ１０５の出力信号の周波数が非線形領域にできるだけ掛からないような閾値との対応関係を予め保持しておき、入力情報が示す温度に適した閾値を用いて「ピークの平準化」を行う。こうして、ＶＣＯ１０５の出力信号の周波数が非線形領域に掛かることを防止し、変調精度を向上しつつ、回路規模を縮小することができる。【００７５】
このように実施の形態３によれば、ＰＬＬ回路の分周器１１５の分周比を入力ディジタルベースバンド変調信号に基づいて設定すると共に、前記ＰＬＬ回路の電圧制御発振器１０５の制御電圧端子に前記入力ディジタルベースバンド信号をアナログ変換した信号に応じた電圧を加えて供給することにより、前記入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する位相変調装置３００に、前記入力ディジタルベースバンド信号をアナログ信号に変換するＤ／Ａ変換器１５０と、前記Ｄ／Ａ変換器１５０の出力信号と前記ＰＬＬ回路のループフィルタ１３５の出力とを加算し、当該加算信号を前記電圧制御発振器１０５の制御電圧端子へ出力する加算器１１０と、前記Ｄ／Ａ変換器１５０の前段に設けられ、前記入力ディジタルベースバンド信号に現れるピーク部分の平準化を行うピーク制御部３１０と、を設けた。例えば、ピーク制御部３１０は、前記ピーク部分のうち所定の閾値を超える部分を、前記ピーク部分の出現後における前記所定の閾値未満の部分に移すことにより、前記ピーク部分の平準化を行う。【００７６】
さらに、位相変調装置３００に、前記閾値を温度情報に応じて変更する閾値変更部３１２を設け、ピーク制御部３１０は、前記変更後の閾値を用いて前記ピーク部分の平準化を行う。【００７７】
こうすることにより、温度変動により電圧制御発振器１０５の感度が変動する場合であっても、温度に適した閾値に変更することができるので、ＶＣＯ１０５の出力信号の周波数が非線形領域に掛かることを防止し、変調精度を向上することができる。【００７８】
（実施の形態４）
実施の形態４における特徴は、ピーク制御部にて「ピークの平準化」に利用される所定の閾値を、ＶＣＯの入力信号の電圧平均値（ＰＬＬのロックした周波数に相当）および温度変動に応じて変更することである。【００７９】
図１７に示すように実施の形態４の位相変調装置４００は、ピーク制御部４１０を有する。ピーク制御部４１０は、実施の形態２のピーク制御部２１０と同様に、ディジタルベースバンド信号Ｓ２を入力し、位相変調データであるディジタルベースバンド信号Ｓ２に出現するピークを平準化することにより、ピークを制御する。ただし、ピーク制御部４１０は、電圧制御発振器１０５の入力信号である電圧の平均値（すなわち、ＰＬＬのロックした周波数に相当）に相当するディジタル信号をＡ／Ｄ変換器２２０から入力し、さらに温度情報を入力し、このディジタル信号および温度情報に基づいて「ピークの平準化」に利用する閾値を変更する。【００８０】
具体的には、ピーク制御部４１０は、図１８に示すように閾値変更部４１２と、閾値判定部４１４とを有する。【００８１】
閾値変更部４１２は、ＶＣＯ入力電圧平均値および温度情報に応じて、「ピークの平準化」に利用する閾値を変更する。具体的には、閾値変更部４１２は、温度情報が示す温度に応じて線形領域と非線形領域との境界電圧を変更し、変更した境界電圧とＶＣＯ入力電圧平均値とを用いて実施の形態２の閾値変更部２１２と同様の動きをする。【００８２】
例えば、閾値変更部４１２は、「閾値初期値」とＶＣＯ入力電圧平均値との離間電圧が、温度情報に応じた「変更後の境界電圧」とＶＣＯ入力電圧平均値との離間電圧よりも大きいときには、「閾値初期値」が非線形領域に掛かると判断し、上記「変更後の境界電圧」とＶＣＯ入力電圧平均値との離間電圧に応じた閾値に変更する。【００８３】
このように実施の形態４によれば、ＰＬＬ回路の分周器１１５の分周比を入力ディジタルベースバンド変調信号に基づいて設定すると共に、前記ＰＬＬ回路の電圧制御発振器１０５の制御電圧端子に前記入力ディジタルベースバンド信号をアナログ変換した信号に応じた電圧を加えて供給することにより、前記入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する位相変調装置４００に、前記入力ディジタルベースバンド信号をアナログ信号に変換するＤ／Ａ変換器１５０と、前記Ｄ／Ａ変換器１５０の出力信号と前記ＰＬＬ回路のループフィルタ１３５の出力とを加算し、当該加算信号を前記電圧制御発振器１０５の制御電圧端子へ出力する加算器１１０と、前記Ｄ／Ａ変換器１５０の前段に設けられ、前記入力ディジタルベースバンド信号に現れるピーク部分の平準化を行うピーク制御部４１０と、を設けた。例えば、ピーク制御部４１０は、前記ピーク部分のうち所定の閾値を超える部分を、前記ピーク部分の出現後における前記所定の閾値未満の部分に移すことにより、前記ピーク部分の平準化を行う。【００８４】
さらに、位相変調装置４００に、前記閾値を前記制御電圧端子への供給平均電圧（ＶＣＯ入力電圧平均値）に応じて変更する閾値変更部４１２を設け、ピーク制御部４１０は、前記変更後の閾値を用いて前記ピーク部分の平準化を行う。【００８５】
そして閾値変更部４１２は、温度情報に応じて前記非線形領域および線形領域の境界電圧を変更し、前記供給平均電圧と前記閾値と変更後の前記境界電圧とに基づいて当該閾値が前記電圧制御発振器の非線形領域に入るか否かを判断し、前記閾値が前記非線形領域に入るときには、変更後の前記境界電圧と前記供給平均電圧との離間電圧以下に、前記閾値を変更する。【００８６】
こうすることにより、温度および制御電圧端子への供給平均電圧（ＶＣＯ入力電圧平均値）に適した閾値に変更することができるので、ＶＣＯ１０５の出力信号の周波数が非線形領域に掛かることを確実に防止し、変調精度を向上することができる。【００８７】
（実施の形態５）
実施の形態１乃至４においては、ピーク出現時以降のサンプル点を用いて「ピークの平準化」を行った。これに対して、実施の形態５の特徴は、ピーク出現時前のサンプル点を用いて「ピークの平準化」を行うことである。ここでは、上記特徴を実施の形態１に適用した場合について説明する。【００８８】
図１９に示すように、実施の形態５の位相変調装置５００は、ピーク制御部５１０を有する。【００８９】
ピーク制御部５１０は、実施の形態１のピーク制御部１４０と同様に、ディジタルベースバンド信号Ｓ２を入力し、上述のように位相変調データであるディジタルベースバンド信号Ｓ２に出現するピークを平準化することにより、ピークを制御する。ただし、ピーク制御部５１０は、ピーク部分の所定の閾値を超える部分を、ピーク出現前の時間帯における閾値未満の部分に、閾値に達することを限度として分配することにより行われる。【００９０】
具体的には、ピーク制御部５１０は、図２０に示すように閾値判定部５１２と、遅延部５１４と、加算部５１６とから構成される。【００９１】
閾値判定部５１２は、各サンプルタイミングの入力量子化ビット列の表す位相変動速度（Ｖｉｎ）を所定の閾値（Ｖｔｈ）で閾値判定し、入力量子化ビット列の位相変動速度（Ｖｉｎ）が所定の閾値（Ｖｔｈ）を超える場合には、入力量子化ビット列の表す位相変動速度（Ｖｉｎ）の所定の閾値（Ｖｔｈ）を超える部分、すなわち位相変動速度（Ｖｉｎ）と所定の閾値（Ｖｔｈ）との差分（Ｖｉｎ−Ｖｔｈ＝Ｖｄｉｆｆ）を量子化した差分量子化ビット列を加算部５１６に出力するとともに、上記所定の閾値（Ｖｔｈ）に相当する位相変動速度を量子化した量子化ビット列を遅延部５１４に出力する。また、判定の結果、入力量子化ビット列の表す位相変動速度（Ｖｉｎ）が所定の閾値（Ｖｔｈ）以下の場合には、閾値判定部５１２は、入力量子化ビット列をそのまま遅延部５１４に出力する。【００９２】
遅延部５１４は、閾値判定部５１２からの出力ビット列（Ｖｏｕｔ）を所定の遅延時間だけ遅延させて加算部５１６に出力する。この遅延時間は、いくつ前のサンプルタイミングにおけるサンプルを用いてピークの平準化を行うかに応じた時間であり、サンプルタイミング間隔の整数倍となる。【００９３】
加算部５１６は、閾値判定部５１２の出力ビット列（Ｖｏｕｔ）が所定時間だけ遅延された信号と、閾値判定部５１２からの差分量子化ビット列とを入力し、両ビット列を「加算」して加算量子化ビット列を上記入力量子化ビット列としてＤ／Ａ変換器１５０に出力する。なお、ここでの「加算」は、出力ビット列（Ｖｏｕｔ）が表す位相変動速度と、差分量子化ビット列が表す位相変動速度とを加算した加算速度に相当する量子化ビット列を生成することを意味する。【００９４】
こうしてピーク制御部５１０において、上記所定の閾値を超える、位相変動速度のピーク部分が、ピーク出現時以前の上記所定の閾値未満のサンプル点に移されることにより、ピーク制御部から出力される量子化ビット列は、「ピークの平準化」がなされたものとなる。その結果、実施の形態１と同様の効果が得られる。【００９５】
なお、本実施の形態の特徴は、実施の形態２乃至実施の形態４にも適用可能である。【００９６】
このように実施の形態５によれば、ＰＬＬ回路の分周器１１５の分周比を入力ディジタルベースバンド変調信号に基づいて設定すると共に、前記ＰＬＬ回路の電圧制御発振器１０５の制御電圧端子に前記入力ディジタルベースバンド信号をアナログ変換した信号に応じた電圧を加えて供給することにより、前記入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する位相変調装置５００に、前記入力ディジタルベースバンド信号をアナログ信号に変換するＤ／Ａ変換器１５０と、前記Ｄ／Ａ変換器１５０の出力信号と前記ＰＬＬ回路のループフィルタ１３５の出力とを加算し、当該加算信号を前記電圧制御発振器１０５の制御電圧端子へ出力する加算器１１０と、前記Ｄ／Ａ変換器１５０の前段に設けられ、前記入力ディジタルベースバンド信号に現れるピーク部分の平準化を行うピーク制御部５１０と、を設けた。例えば、ピーク制御部５１０は、前記ピーク部分のうち所定の閾値を超える部分を、前記ピーク部分の出現前における前記所定の閾値未満の部分に移すことにより、前記ピーク部分の平準化を行う。【００９７】
（実施の形態６）
図２１に、本発明の位相変調装置を用いたポーラ変調送信装置１０００の構成を示す。振幅位相分離部１０１０は、Ｉ（同相）成分及びＱ（直交）成分からなるベースバンド変調信号Ｓ１０１を入力する。そして、振幅位相分離部１０１０は、ベースバンド変調信号Ｓ１０１の振幅成分（すなわち、√（Ｉ２＋Ｑ２））を振幅変調信号Ｓ１０２として振幅変調信号増幅器１０２０に出力するとともに、ベースバンド変調信号Ｓ１０１の位相成分（例えば、変調シンボルとＩ軸のなす角度）をベースバンド位相変調信号Ｓ１０３として位相変調装置１００（２００、３００、４００、５００）に送出する。【００９８】
位相変調装置１００においては、ベースバンド位相変調信号Ｓ１０３から変換されたディジタルベースバンド信号Ｓ１（Ｓ２）が入力される。【００９９】
ポーラ変調送信装置１０００は、実施の形態１乃至５の変調装置１００（２００、３００、４００、５００）によって搬送波信号（キャリア周波数データ）をベースバンド位相変調信号（ディジタルベースバンド信号Ｓ１（Ｓ２））で変調し、これにより得たＲＦ位相変調信号（高周波位相変調信号）を高周波電力増幅器１０３０に出力する。【０１００】
高周波電力増幅器１０３０は非線形増幅器で構成され、電源電圧値が振幅変調信号増幅器１０２０により増幅された振幅変調信号に応じて設定される。これにより、電源電圧値に位相変調装置１００（２００、３００、４００、５００）から出力されたＲＦ位相変調信号を掛け合わされた信号が高周波電力増幅器１０３０の利得分だけ増幅された送信信号が出力される。この送信信号はアンテナから送信される。こうしてポーラ変調送信装置１０００においては、高周波電力増幅器１０３０に入力されるＲＦ変調信号を、振幅方向の変動成分をもたない定包絡線信号とすることができるので、高周波電力増幅器１０３０として高効率の非線形増幅器を使用することができる。【０１０１】
このようにポーラ変調送信装置１０００においては、「ピークの平準化」を行うことで変調精度を維持しつつ回路規模を縮小できる、実施の形態１乃至５の位相変調装置１００（２００、３００、４００、５００）を用いたことにより、低消費電力化を実現できる。この結果、例えば携帯端末に搭載した場合には、長時間の使用が可能な小型の携帯端末を実現できるようになる。【０１０２】
本明細書は、２００５年１１月１０日出願の米国仮出願６０／７３５，１７３に基づく。この内容はすべてここに含めておく。
【産業上の利用可能性】
【０１０３】
本発明の位相変調装置および無線通信装置は、変調精度を維持すると共に、回路規模を縮小して低消費電力化を実現するものであり、例えば携帯電話機等の携帯端末やその基地局等の無線機器に広く適用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2007055291.tif 000021
【図２０】
2007055291.tif 000022
【図２１】
2007055291.tif 000023
【図２２】
2007055291.tif 000024
【図２３】
2007055291.tif 000025
【手続補正書】
【提出日】平成20年4月28日(2008.4.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＰＬＬ回路の分周器の分周比を入力ディジタルベースバンド変調信号に基づいて設定すると共に、前記ＰＬＬ回路の電圧制御発振器の制御電圧端子に前記入力ディジタルベースバンド信号をアナログ変換した信号に応じた電圧を加えて供給することにより、前記入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する２点変調型の位相変調装置であって、
前記入力ディジタルベースバンド信号をアナログ信号に変換するＤ／Ａ変換器と、
前記Ｄ／Ａ変換器の出力信号と前記ＰＬＬ回路のループフィルタの出力とを加算し、当該加算信号を前記電圧制御発振器の制御電圧端子へ出力する加算手段と、
前記Ｄ／Ａ変換器の前段に設けられ、前記入力ディジタルベースバンド信号に現れるピーク部分の平準化を行うピーク制御手段と、
を具備する２点変調型位相変調装置。
【請求項２】
前記ピーク制御手段は、前記ピーク部分のうち所定の閾値を超える部分を、前記ピーク部分の出現後における前記所定の閾値未満の部分に移すことにより、前記ピーク部分の平準化を行う請求項１記載の２点変調型位相変調装置。
【請求項３】
前記ピーク制御手段は、サンプルタイミングごとに前記入力ディジタルベースバンド信号の表す位相変動速度信号と位相変動差分信号とを加算する加算手段と、
前記加算手段からの加算信号の示す位相変動速度を前記閾値により閾値判定する判定手段と、
前記判定手段からの前記位相変動差分信号に前記サンプルタイミング間隔に相当する遅延を施す遅延手段と、
を具備し、
前記判定手段は、前記加算信号の示す位相変動速度が前記閾値を超える場合には、前記閾値を超える部分を前記位相変動差分信号として出力すると共に前記閾値に相当する位相変動速度信号を前記Ｄ／Ａ変換器に出力し、前記加算信号の示す位相変動速度が閾値以下のときには、前記加算信号をそのまま前記Ｄ／Ａ変換器に出力する請求項２記載の２点変調型位相変調装置。
【請求項４】
前記閾値を前記制御電圧端子への供給平均電圧に応じて変更する閾値変更手段を有し、
前記ピーク制御手段は、前記変更後の閾値を用いて前記ピーク部分の平準化を行う請求項２記載の２点変調型位相変調装置。
【請求項５】
前記閾値変更手段は、前記供給平均電圧と前記閾値と前記非線形領域および線形領域の境界電圧とに基づいて当該閾値が前記電圧制御発振器の非線形領域に入るか否かを判断し、前記非線形領域に入るときには、前記境界電圧と前記供給平均電圧との離間電圧以下に、前記閾値を変更する請求項４記載の２点変調型位相変調装置。
【請求項６】
前記閾値を温度情報に応じて変更する閾値変更手段を有し、
前記ピーク制御手段は、前記変更後の閾値を用いて前記ピーク部分の平準化を行う請求項２記載の２点変調型位相変調装置。
【請求項７】
前記閾値変更手段は、温度情報に応じて前記境界電圧を変更し、前記閾値が前記非線形領域に入るときには、変更後の前記境界電圧と前記供給平均電圧との離間電圧以下に、前記閾値を変更する請求項５記載の２点変調型位相変調装置。
【請求項８】
前記ピーク制御手段は、前記ピーク部分のうち所定の閾値を超える部分を、前記ピーク部分の出現前における前記所定の閾値未満の部分に移すことにより、前記ピーク部分の平
準化を行う請求項１記載の２点変調型位相変調装置。
【請求項９】
前記ピーク制御手段は、前記入力ディジタルベースバンド信号の表す位相変動速度信号を前記閾値により閾値判定する判定手段と、
前記判定手段の出力信号に前記サンプルタイミング間隔の整数倍の遅延を施す遅延手段と、
前記判定手段からの位相変動差分信号と前記遅延手段からの出力信号とを加算して前記Ｄ／Ａ変換器に出力する加算手段と、
を具備し、
前記判定手段は、前記入力ディジタルベースバンド信号の表す位相変動速度が前記閾値を超える場合には、前記閾値を超える部分を前記位相変動差分信号として出力する共に前記閾値に相当する位相変動速度信号を前記遅延手段に出力し、前記入力ディジタルベースバンド信号の表す位相変動速度が閾値以下のときには、入力ディジタルベースバンド信号をそのまま前記遅延手段に出力する請求項８記載の２点変調型位相変調装置。
【請求項１０】
前記ピーク制御手段は、前記ピーク部分のうち所定の閾値を超える部分を、前記ピーク部分の出現前および出現後における前記所定の閾値未満の部分に移すことにより、前記ピーク部分の平準化を行う請求項１記載の２点変調型位相変調装置。
【請求項１１】
ベースバンド変調信号に基づいて、ベースバンドの位相変調信号と振幅変調信号とを形成する振幅位相分離部と、
前記ベースバンドの位相変調信号を入力ディジタルベースバンド変調信号として入力し、ＲＦ位相変調信号を出力する請求項１から請求項１０のいずれかに記載の２点変調型位相変調装置と、
前記２点変調型位相変調装置から出力される前記ＲＦ位相変調信号の振幅を、前記振幅変調信号に応じて変動させる高周波電力増幅器と、
を具備する無線通信装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop ：位相同期ループ）を用いて変調を行うことで、入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する位相変調装置、及びその位相変調装置を用いた無線通信装置に関する。
【背景技術】
【０００２】
従来、ベースバンドの変調信号によりキャリア信号を変調して送信信号を形成する（すなわち、ベースバンド変調信号を無線周波数にアップコンバートする）にあたって、ＰＬＬを用いた位相変調装置が広く用いられている。この種の位相変調装置においては、一般的に、低コスト、低消費電力、良好なノイズ特性、並びに高い送信特性、例えば変調精度が求められている。このＰＬＬを用いた位相変調装置の構成としては、分周器に変調信号を入力する構成や、ＶＣＯに変調信号を入力する構成などさまざまな構成がある。また、位相変調方式の１つとして、ＰＬＬ帯域内の変調とＰＬＬ帯域外の変調を異なる２箇所（ＶＣＯと分周器）で行う２点変調方式なども提案されている（例えば、特許文献１参照）。
【０００３】
この提案された２点変調方式を採用する広帯域変調ＰＬＬを用いた位相変調装置の構成を図２２に示す。同図に示すように、この位相変調装置は、基準発振１、リミッタ２、基準分周器３、位相周波数検知器４、チャージポンプ５、ループフィルタ６、電圧制御発振器（ＶＣＯ）８、分周器９、及び加算器７を含むＰＬＬと、変調器１０と、デルタシグマ変調器１３と、チャージポンプスケーリング１６と、変調スケーリング１７と、加算器１１、１４と、定数Ｆ１２と、定数Ｐ１５とを備えている。
【０００４】
ＰＬＬの電圧制御発振器８は、ＲＦ変調信号を出力する。このＲＦ変調信号の発振周波数は、ＶＣＯ８の制御電圧端子Ｖｔに入力される電圧に応じて変化する。分周器９は、電圧制御発振器８から出力されたＲＦ変調信号の周波数を分周する。
【０００５】
位相周波数検知器４は、分周器９から出力された信号の位相と、基準発振１からの基準信号の位相とを比較し、両信号の位相差に応じた信号（電流）を出力する。チャージポンプ５は、位相周波数検知器４の電流出力を電圧に変換し、ループフィルタ６へ出力する。チャージポンプスケーリング１６によってチャージポンプ５が制御されることにより、位相ロックループ内の残余変調の制御が実現され、その結果、より正確な２点変調が可能となる。そして、ループフィルタ６は、チャージポンプ５の出力信号を平均化する。
【０００６】
変調スケーリング１７は、変調データ（Ｋａ）に基づき、変調信号をスケーリング、すなわち変調信号の振幅スケールを可変制御している。この変調スケーリング１７におけるスケーリングは、製造バラツキや温度変動に起因してＶＣＯの感度変動（図２３の傾きが変わること）が生じても、変動前後でＶＣＯの出力の振幅スケールが一定に保たれるように行われ、これにより変調精度の劣化が防止される。
【０００７】
以上のように２点変調方式を用いて狭帯域から広帯域のマルチモード位相変調が実現されている。
【０００８】
また、特許文献２に示される従来技術においても、製造バラツキや温度変動によるＶＣＯの感度変動を一定に保つように電圧利得ステージが設けられており、エラー信号から周波数偏差を引き出し、位相の振幅量を制御する構成をとっており、ＶＣＯの感度変動による変調精度の劣化を防いでいる。  
【特許文献１】特表２００３−５１０８９９号公報
【特許文献２】特開２００４−７７０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、図２３に示すようにＶＣＯには入力電圧と出力周波数との間に非線形特性を示す領域が存在する。図２３Ａに示すように線形特性を示す領域でＰＬＬがロックした場合には、変調精度が劣化することはない。しかし、図２３Ｂに示すように非線形領域又は非線形領域の近傍でＰＬＬがロックした場合には、入力電圧が非線形領域に掛かってしまうため、送信特性、例えば変調精度の劣化が生じる問題がある。
【００１０】
特に、上記従来技術のようにＶＣＯ感度に応じて変調スケーリングを行う場合、ＶＣＯ感度が低下したときに振幅スケールが大きくなるようなスケーリングが行われるが、そうするとＶＣＯの入力電圧が非線形領域に掛かってしまう可能性が更に高くなってしまう。このような変調スケーリングによっては、ＶＣＯの入力電圧が非線形領域に掛かってしまうことに起因する送信特性、例えば変調精度の劣化を防止できない。
【００１１】
また、通常、ＶＣＯの入力信号はアナログ信号であるため、Ｄ／Ａ変換器（上記従来のようにＶＣＯ感度変動に応じて変調スケーリングを行う場合には、変調スケールの後段に設けられる）を必要とする。このＤ／Ａ変換器は、入力ビット列に応じた振幅のアナログ信号を出力する。このアナログ信号には大きなピークが現れることがある。この場合に位相変調の精度を高くしようとすると、上記ピーク部分にＤ／Ａ変換器の入力ビット列のビット数を合わせる必要があるため、ビット数を多くする必要がある。ビット数が増えると回路規模と電力消費が増大するという問題が生じる。
【００１２】
本発明は、かかる点に鑑みてなされたものであり、送信特性、例えば変調精度を維持すると共に、回路規模を縮小して低消費電力化を実現する位相変調装置および無線通信装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の位相変調装置は、ＰＬＬ回路の分周器の分周比を入力ディジタルベースバンド変調信号に基づいて設定すると共に、前記ＰＬＬ回路の電圧制御発振器の制御電圧端子に前記入力ディジタルベースバンド信号をアナログ変換した信号に応じた電圧を加えて供給することにより、前記入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する位相変調装置であって、前記入力ディジタルベースバンド信号をアナログ信号に変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器の出力信号と前記ＰＬＬ回路のループフィルタの出力とを加算し、当該加算信号を前記電圧制御発振器の制御電圧端子へ出力する加算手段と、前記Ｄ／Ａ変換器の前段に設けられ、前記入力ディジタルベースバンド信号に現れるピーク部分の平準化を行うピーク制御手段と、を具備する構成を採る。
【発明の効果】
【００１４】
本発明によれば、変調精度を維持すると共に、回路規模を縮小して低消費電力化を実現する位相変調装置および無線通信装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
位相変調装置に入力される変調信号は、図１に示すようなＩ、Ｑのコンスタレーション（例えばＨＰＳＫ）を振幅信号と位相信号とに分離して得られる位相信号である。ＶＣＯは積分回路により構成されるので、ＶＣＯに入力する位相信号は、微分された位相差の信号である必要がある。この位相差の時間変動（すなわち、位相変動速度の時間変動）を図２Ｂに示す。同図にも表れているように、本発明者は位相差の時間変動に大きなピークが現れ、このピークはＩ、Ｑコンスタレーションの原点付近を通過する時間に発生することを見いだした。つまり、ＶＣＯの入力電圧の時間変動を示す図２Ａにも現れているように、Ｉ、Ｑコンスタレーションの原点付近を通過するときに大きなピークが現れることを見いだした。
【００１６】
そして、本発明者は、Ｉ、Ｑコンスタレーションの原点付近は変調信号において意味のあまりない領域であることに着目し、その領域に対応する時間帯に現れるピークを上手く取り扱うことで変調精度を維持すると共に、回路規模を縮小して低消費電力化を実現する本発明に至った。
【００１７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、実施の形態において、同一の構成要素には同一の符号を付し、その説明は重複するので省略する。
【００１８】
（実施の形態１）
図３に示すように実施の形態１の位相変調装置１００は、位相変調部１０１とピーク制御部１４０とを備えている。位相変調部１０１は、図４に示すように電圧制御発振器（ＶＣＯ）１０５、加算器１１０、分周器１１５、位相比較器１２５、基準信号発生部１３０及びループフィルタ１３５を有するＰＬＬと、分周比生成部１２０と、Ｄ／Ａ変換器１５０とを備えている。
【００１９】
ＰＬＬの電圧制御発振器１０５は、加算器１１０からの出力信号を入力する制御電圧端子Ｖｔを有し、制御電力端子Ｖｔへの入力の電圧に応じた周波数を持つＲＦ変調信号を出力する
【００２０】
分周器１１５は、電圧制御発振器１０５から出力されたＲＦ変調信号を入力し、当該ＲＦ変調信号の周波数を分周比生成部１２０にて生成される分周比に基づいて分周する。この分周後の信号は、ＰＬＬ帯域内の周波数を持っている。
【００２１】
位相比較器１２５は、分周器１１５から出力された分周後の信号の位相と、基準信号発生部１３０からの基準信号の位相とを比較し、両信号の位相差に応じた信号を出力する。
【００２２】
ループフィルタ１３５は、位相比較器１２５からの出力信号を平均化する。
【００２３】
分周比設定手段としての分周比生成部１２０は、入力するディジタルベースバンド信号（位相変調データ）Ｓ１及び搬送波信号（キャリア周波数データ）に基づいて分周比を設定し、当該分周比を分周器１１５に出力する。上述のとおり、この分周比の値は、分周器１１５からの出力である、分周後の信号の周波数がＰＬＬ帯域内に入るように設定される。
【００２４】
ピーク制御部１４０は、ディジタルベースバンド信号Ｓ２を入力し、上述のように位相変調データであるディジタルベースバンド信号Ｓ２に出現するピーク（図５Ａ参照）を平準化することにより、ピークを制御する。この「ピークの平準化」は、ピーク部分の所定の閾値を超える部分を、閾値未満の部分に移すことにより行われる（図５Ｂ参照）。例えば、ピーク部分の所定の閾値を超える部分を順次持ち越して、閾値を超えない部分に、閾値に達することを限度として分配することにより行われる。ここで、ディジタルベースバンド信号Ｓ２は、コンスタレーション上における各単位時間の位相変動量、すなわち位相変動速度を量子化した量子化ビット列である。
【００２５】
具体的には、ピーク制御部１４０は、図６に示すように閾値判定部１４２と、遅延部１４４と、加算部１４６とから構成される。
【００２６】
閾値判定部１４２は、各サンプルタイミングの入力量子化ビット列の表す位相変動速度（Ｖｉｎ）を所定の閾値（Ｖｔｈ）で閾値判定し、入力量子化ビット列の位相変動速度（Ｖｉｎ）が所定の閾値（Ｖｔｈ）を超える場合には、入力量子化ビット列の表す位相変動速度（Ｖｉｎ）の所定の閾値（Ｖｔｈ）を超える部分、すなわち位相変動速度（Ｖｉｎ）と所定の閾値（Ｖｔｈ）との差分（Ｖｉｎ−Ｖｔｈ＝Ｖｄｉｆｆ）を量子化した差分量子化ビット列を遅延部１４４に出力するとともに、上記所定の閾値（Ｖｔｈ）に相当する位相変動速度を量子化した量子化ビット列をＤ／Ａ変換器１５０に出力する。また、判定の結果、入力量子化ビット列の表す位相変動速度（Ｖｉｎ）が所定の閾値（Ｖｔｈ）以下の場合には、閾値判定部１４２は、入力量子化ビット列をそのままＤ／Ａ変換器１５０に出力する。
【００２７】
なお、図２３Ｂに示したように非線形領域にＶＣＯの入力信号が入ると変調特性が劣化するため、そのような領域ではＰＬＬをロックして使用することはできない。ピーク制御によりＶＣＯの入力信号の振幅を小さくすれば、ＰＬＬがロックして使用できる範囲は広がる。一方で閾値を小さくしすぎると、すなわち抑圧するピークの抑圧量を多くしすぎると送信特性が劣化する。従ってＰＬＬがロックできる範囲と送信特性の兼ね合いで閾値は決定する。また、Ｄ／Ａ変換器の回路規模、電力消費、送信特性の兼ね合いで閾値を決定することもできる。また、ＰＬＬがロックできる範囲、Ｄ／Ａ変換器の回路規模、電力消費、送信特性の兼ね合いで決定しても良い。
【００２８】
遅延部１４４は、閾値判定部１４２からの差分量子化ビット列を所定の遅延時間だけ遅延させて加算部１４６に出力する。この遅延時間は、上記サンプルタイミングの間隔に相
当する。
【００２９】
加算部１４６は、ディジタルベースバンド信号Ｓ２と、サンプルタイミング間隔で遅延部１４４から出力される差分量子化ビット列とを入力し、ディジタルベースバンド信号Ｓ２と差分量子化ビット列とを「加算」して加算量子化ビット列を上記入力量子化ビット列として閾値判定部１４２に出力する。なお、ここでの「加算」は、量子化ビット列であるディジタルベースバンド信号Ｓ２が表す位相変動速度と、差分量子化ビット列が表す位相変動速度とを加算した加算速度に相当する量子化ビット列を生成することを意味する。
【００３０】
こうしてピーク制御部１４０において、上記所定の閾値を超える、位相変動速度のピーク部分が、ピーク出現時以降の上記所定の閾値未満のサンプル点に移されることにより、ピーク制御部１４０から出力される量子化ビット列は、「ピークの平準化」がなされたものとなる。
【００３１】
Ｄ／Ａ変換器１５０は、ピーク制御部１４０にてピーク制御された量子化ビット列を入力し、ディジタルアナログ変換を施して、加算器１１０に出力する。このディジタルアナログ変換後の信号は、ＰＬＬ帯域外の周波数も含んでいる。
【００３２】
加算器１１０は、ループフィルタからの出力信号に、Ｄ／Ａ変換器１５０からの出力信号を加算し、両信号の加算信号を電圧制御発振器１０５に出力する。この加算信号には、上述のとおりループフィルタ１３５からのＰＬＬ帯域内の信号と、Ｄ／Ａ変換器１５０からのＰＬＬ帯域外の周波数も含む信号とが含まれているので、この加算信号を電圧制御発振器１０５に入力することにより、広帯域変調を実現することができる。
【００３３】
次に、ピーク制御部１４０の機能の詳細について、図７を参照して説明する。なお、図７Ａは、ピーク制御部１４０に入力される量子化ビット列の示す位相変動速度を時間軸に対してプロットした図である。また、図７Ｂは、ピーク制御部１４０から出力される、ピーク平準化後の量子化ビット列の示す位相変動速度を時間軸に対してプロットした図である。両図ともに縦軸には、位相変動速度と、位相変動速度に対応する量子化ビット列の１６進数表示とを示している。また、プロットされた各点の時間間隔は、上記サンプルタイミング間隔に相当する。
【００３４】
量子化ビット列が図７Ａに示すように順次ピーク制御部１４０に入力される場合、時間ｔ１〜ｔ３における量子化ビット列が閾値を超えている。なお、ここではプラスの閾値を1.15[rad/sec]（2FF[HEX]）、マイナスの閾値を−1.15[rad/sec]（D01[HEX]）としている。
【００３５】
ピーク制御部１４０は、閾値を超える部分、すなわち同図ではｔ１の差分量子化ビット列（37E-2FF）、ｔ２の差分量子化ビット列(4FB-2FF)、ｔ３の差分量子化ビット列(3FD-2FF)を、それらのタイミング以降における閾値未満のサンプルタイミングへ、各サンプルタイミングの加算量子化ビット列が閾値を超えることのないように、分配している。つまり、ピークの平準化前後である図７Ａと図７Ｂとでは、各サンプルタイミングにおける位相変動速度の積分値（すなわち、位相変動値）に変化が生じない。
【００３６】
なお、閾値を超える部分はＩ、Ｑコンスタレーション上の原点付近であるため、次に到達するＩ、Ｑコンスタレーション上のシンボル点までの間に分配するのが好ましい。変調精度はシンボル点で判定されるので、その時点までに分配が完了していれば変調精度を劣化させることがないためである。なお、シンボル点と次のシンボル点の間には複数のサンプリング点がある。例えばシンボル間隔に１０点程度のサンプリング点があればよい。
【００３７】
しかしながら、ピーク制御が行われた後、次に到達するＩ、Ｑコンスタレーション上のシンボル点までに分配が完了せず、更に次のシンボル点までの間に分配したとしても、変調精度を大きく劣化させるものではない。変調精度は複数のシンボル点からの誤差量の平均で算出されるためである。
【００３８】
こうしてピーク制御部１４０は、図７Ｂに示すように、上記閾値の間（D01〜2FF）にある量子化ビット列のみを出力することとなる。すなわち、ピーク制御部１４０から出力される量子化ビット列は、少ないビット数で表現することができる。この結果、ビット数の少ない量子化ビット列をＤ／Ａ変換器１５０は受け取ることができるので、Ｄ／Ａ変換回路規模を縮小できる。
【００３９】
また、ピーク部分を取り除けばＤ／Ａ変換器１５０へビット数の少ない量子化ビット列を入力することができるが、これだけではＶＣＯ１０５における位相変動速度の積算値に誤差が生じてしまう。しかしながら、上述のとおりピーク制御部１４０におけるピークの平準化は、変調信号として余り意味のない原点付近を通るときに発生するピーク付近のタイミングで行われ、さらにピーク平準化の前後で位相変動速度の積分値である位相変動値に変化を生じないことから、変調信号として意味のあるＩ、Ｑコンスタレーション上のシンボル付近での位相変動値はピークの平準化前後であまり変化を生じない。また、「ピークの平準化」を行うことにより、ＶＣＯ１０５に入力される信号の電圧の振れ幅が小さくなるので、ＶＣＯ１０５から出力される信号の周波数が非線形領域に掛かる可能性が小さくなる。そのため、ピークの平準化を行うことで、変調精度を維持しつつ、回路規模を縮小することができる。
【００４０】
このように実施の形態１によれば、ＰＬＬ回路の分周器１１５の分周比を入力ディジタルベースバンド変調信号に基づいて設定すると共に、前記ＰＬＬ回路の電圧制御発振器１０５の制御電圧端子に前記入力ディジタルベースバンド信号をアナログ変換した信号に応じた電圧を加えて供給することにより、前記入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する位相変調装置１００に、前記入力ディジタルベースバンド信号をアナログ信号に変換するＤ／Ａ変換器１５０と、前記Ｄ／Ａ変換器１５０の出力信号と前記ＰＬＬ回路のループフィルタ１３５の出力とを加算し、当該加算信号を前記電圧制御発振器１０５の制御電圧端子へ出力する加算器１１０と、前記Ｄ／Ａ変換器１５０の前段に設けられ、前記入力ディジタルベースバンド信号に現れるピーク部分の平準化を行うピーク制御部１４０と、を設けた。例えば、ピーク制御部１４０は、前記ピーク部分のうち所定の閾値を超える部分を、前記ピーク部分の出現後における前記所定の閾値未満の部分に移すことにより、前記ピーク部分の平準化を行う。
【００４１】
こうすることにより、前記入力ディジタルベースバンド信号に現れるピーク部分の平準化を行うので、ピーク制御部１４０から出力される信号すなわちＤ／Ａ変換器１５０への入力信号は少ないビット数で表現することができるため、Ｄ／Ａ変換器１５０における回路規模を縮小することができる。また、ピーク制御部１４０はピーク部分をカットするのではなく平準化を行うので、ピーク平準化の前後で電圧制御発振器１０５の入力信号の積分値（位相変動値）に変化を生じないことから、変調信号として意味のあるＩ、Ｑコンスタレーション上のシンボル付近での位相変動値はピークの平準化前後であまり変化を生じないため、変調精度も維持することができる。
【００４２】
ピーク制御部１４０は、サンプルタイミングごとに前記入力ディジタルベースバンド信号の表す位相変動速度信号と位相変動差分信号とを加算する加算部１４６と、加算部１４６からの加算信号の示す位相変動速度を前記閾値により閾値判定する閾値判定部１４２と、閾値判定部１４２からの前記位相変動差分信号に前記サンプルタイミング間隔に相当する遅延を施す遅延部１４４と、を具備し、閾値判定部１４２は、前記加算信号の示す位相
変動速度が前記閾値を超える場合には、前記閾値を超える部分を前記位相変動差分信号として出力する共に前記閾値に相当する位相変動速度信号をＤ／Ａ変換器１５０に出力し、前記加算信号の示す位相変動速度が閾値以下のときには、前記加算信号をそのままＤ／Ａ変換器１５０に出力する。
【００４３】
こうすることにより、ピーク部分に近いサンプルを用いてピークの平準化がなされるので、Ｉ、Ｑコンスタレーション上のシンボル付近での位相変動値に及ぼす影響を最小限にすることができるので、変調精度を維持することができる。
【００４４】
なお、図３におけるピーク制御部１４０の位置は必ずしもこの位置でなくてもよい。図８では、位相変調データをピーク制御部１４０に入力した後に分岐し位相変調部１０１に入力している。２点変調型の位相変調装置では、Ｓ１’の変調信号成分に対しては等価的に低域通過特性でフィルタリングされると考えてよい。ピークは周波数成分が高いので、Ｓ１’に対してピーク制御を行わなくても実質的には変わらない。従って、ピーク制御部の位置は図８に示した位置でも同様な効果が得られる。
【００４５】
また、位相変調部１０１は２点変調型に限定されるものではない。
【００４６】
図９に位相変調装置の別の構成例を示す。位相変調データはピーク制御部１４０を通った後、位相変調部１０２に入力される。位相変調部１０２の構成例を図１０に示す。ピーク制御部１４０の出力信号は分周比生成部１２０に入力されず、Ｄ／Ａ変換器１５０のみに入力される。この構成においても上記と同様な効果が得られる。
【００４７】
更に位相変調部１０２の別の例を図１１に示す。ピーク制御部１４０の出力信号は分周比生成部１２０に入力され、それに基づきＲＦ変調信号は出力される。この場合、変調信号の周波数帯域幅よりもＰＬＬの帯域幅を広くしないと送信特性が劣化してしまう。しかし、ＰＬＬの帯域幅を広くしすぎると雑音特性が劣化してしまうという別の問題を招く。ピークを抑圧することは変調信号の周波数帯域幅を狭くすることと等価であるため、その分、ＰＬＬの帯域幅を狭くすることができる。すなわち、送信特性や雑音特性を大きく劣化させることなく１点で変調をかけることができるというメリットがある。
【００４８】
また、上記構成では分周比を変化させて変調しているが、基準信号を変化させて変調しても同様に実施可能である。
【００４９】
（実施の形態２）
実施の形態２における特徴は、ピーク制御部にて「ピークの平準化」に利用される所定の閾値を、ＶＣＯの入力信号の電圧平均値（ＰＬＬのロックした周波数に相当）に応じて変更することである。
【００５０】
図１２に示すように実施の形態２の位相変調装置２００は、ピーク制御部２１０と、Ａ／Ｄ変換器２２０とを有する。
【００５１】
Ａ／Ｄ変換器２２０は、加算器１１０の出力信号（すなわち、電圧制御発振器１０５への入力信号）を入力し、アナログ信号からディジタル信号に変換する。
【００５２】
ピーク制御部２１０は、実施の形態１のピーク制御部１４０と同様に、ディジタルベースバンド信号Ｓ２を入力し、位相変調データであるディジタルベースバンド信号Ｓ２に出現するピークを平準化することにより、ピークを制御する。この「ピークの平準化」は、ピーク部分の所定の閾値を超える部分を、閾値未満の部分に移すことにより行われる。ただし、ピーク制御部２１０は、電圧制御発振器１０５の入力信号である電圧の平均値（す
なわち、ＰＬＬのロックした周波数に相当）に相当するディジタル信号をＡ／Ｄ変換器２２０から入力し、このディジタル信号に基づいて「ピークの平準化」に利用する閾値を変更する。
【００５３】
具体的には、ピーク制御部２１０は、図１３に示すように閾値変更部２１２と、閾値判定部２１４とを有する。
【００５４】
閾値変更部２１２は、電圧制御発振器１０５の入力信号である電圧の平均値（以下、「ＶＣＯ入力電圧平均値」と呼ぶことがある）に応じて、「ピークの平準化」に利用する閾値を変更する。具体的には、閾値変更部２１２は、ＶＣＯ入力電圧平均値に基づいて、閾値がＶＣＯ感度の非線形領域に掛かっているか否かを判断し、判断結果に応じて「ピークの平準化」に利用する閾値を変更する。
【００５５】
すなわち、閾値変更部２１２は、「閾値初期値」とＶＣＯ入力電圧平均値との離間電圧が、ＶＣＯ感度の線形領域および非線形領域との境界電圧とＶＣＯ入力電圧平均値との離間電圧よりも大きいときには、「閾値初期値」が非線形領域に掛かると判断し、上記境界電圧とＶＣＯ入力電圧平均値との離間電圧以下に閾値を変更する。また、閾値変更部２１２は、「閾値初期値」とＶＣＯ入力電圧平均値との離間電圧が、ＶＣＯ感度の線形領域および非線形領域との境界電圧とＶＣＯ入力電圧平均値との離間電圧以下のときには、「閾値初期値」が非線形領域に掛からない、つまり線形領域内にあると判断し、閾値を「閾値初期値」にする。なお、「閾値初期値」は、閾値のとりうる最大値であり、回路規模との兼ね合いでＤ／Ａ変換器１５０の入力である量子化ビット列に許されるビット数に応じたものである。また、閾値変更部２１２はテーブルやデコーダで構成し、テーブルに関してはソフトによる変更も可能である。
【００５６】
閾値判定部２１４は、閾値変更部２１２からの変更後の閾値を入力し、その閾値を用いて実施の形態１の閾値判定部１４２と同様の動作を行う。
【００５７】
次に、ピーク制御部２１０の機能の詳細について、図１４を参照して説明する。なお、図１４Ａは、ピーク制御部２１０への入力信号、出力信号、およびＶＣＯの出力信号の様子を示した図である。また、図１４Ｂは、図１４Ａに示すピーク制御部２１０の出力信号に対応する位相変動速度の時間変動を示す図である。
【００５８】
図１４Ａに示す閾値がＴｈ１０００およびＴｈ１１００に設定され、且つ、「ＶＣＯ入力電圧平均値」が同図に示すように線形領域と非線形領域との境界電圧付近である場合、Ｔｈ１０００およびＴｈ１１００を用いて「ピークの平準化」を行っても、ピーク制御部２１０の出力信号のＶＣＯにおける入力電圧が非線形領域に掛かってしまう、つまり、ＶＣＯの出力信号の周波数が非線形領域に掛かってしまう。これに起因して、変調精度が低下する結果となる。
【００５９】
そこで、非線形領域に掛かってしまう閾値（同図においては、Ｔｈ１０００）を、境界電圧とＶＣＯ入力電圧平均値との離間電圧に応じた閾値（同図においては、Ｔｈ１２００）に変更する。
【００６０】
この変更後の閾値（同図においては、Ｔｈ１２００）に対応する閾値を用いて「ピークの平準化」が行われた後のピーク制御部２１０の出力信号である位相変動速度を図１４Ｂに示す。同図に示すように、ＶＣＯの出力信号の周波数が非線形領域に掛からないようにＴｈ１２００に対応する閾値Ｔｈ１３００（-0.8Rad）に変更されている。因みに、閾値Ｔｈ１１００は線形領域内にあるので、この閾値Ｔｈ１１００に対応する閾値Ｔｈ１４００は初期値（1Rad）のままである。
【００６１】
こうして、「ＶＣＯ入力電圧平均値」に応じて、「ピークの平準化」に用いられる閾値を適応的に変更することにより、ＶＣＯの出力信号の周波数が非線形領域に掛かることを防止し、変調精度を向上しつつ、回路規模を縮小することができる。
【００６２】
このように実施の形態２によれば、ＰＬＬ回路の分周器１１５の分周比を入力ディジタルベースバンド変調信号に基づいて設定すると共に、前記ＰＬＬ回路の電圧制御発振器１０５の制御電圧端子に前記入力ディジタルベースバンド信号をアナログ変換した信号に応じた電圧を加えて供給することにより、前記入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する位相変調装置２００に、前記入力ディジタルベースバンド信号をアナログ信号に変換するＤ／Ａ変換器１５０と、前記Ｄ／Ａ変換器１５０の出力信号と前記ＰＬＬ回路のループフィルタ１３５の出力とを加算し、当該加算信号を前記電圧制御発振器１０５の制御電圧端子へ出力する加算器１１０と、前記Ｄ／Ａ変換器１５０の前段に設けられ、前記入力ディジタルベースバンド信号に現れるピーク部分の平準化を行うピーク制御部２１０と、を設けた。例えば、ピーク制御部２１０は、前記ピーク部分のうち所定の閾値を超える部分を、前記ピーク部分の出現後における前記所定の閾値未満の部分に移すことにより、前記ピーク部分の平準化を行う。
【００６３】
さらに、位相変調装置２００に、前記閾値を前記制御電圧端子への供給平均電圧（ＶＣＯ入力電圧平均値）に応じて変更する閾値変更部２１２を設け、ピーク制御部２１０は、前記変更後の閾値を用いて前記ピーク部分の平準化を行う。
【００６４】
こうすることにより、電圧制御発振器１０５の非線形領域および線形領域の境界電圧がおよそ分かっていることから、制御電圧端子への供給平均電圧（ＶＣＯ入力電圧平均値）から電圧制御発振器１０５の非線形領域および線形領域の境界電圧までの距離がおよそ分かり、この距離は電圧制御発振器１０５の出力信号の非線形領域への掛かり易さを示す指標となりうるので、前記制御電圧端子への供給平均電圧（ＶＣＯ入力電圧平均値）に応じて閾値を変更することにより、電圧制御発振器１０５の出力信号の周波数が非線形領域に掛かることを防止し、変調精度を向上することができる。
【００６５】
閾値変更部２１２は、前記供給平均電圧と前記閾値と前記非線形領域および線形領域の境界電圧とに基づいて当該閾値が前記電圧制御発振器の非線形領域に入るか否かを判断し、前記非線形領域に入るときには、前記境界電圧と前記供給平均電圧との離間電圧以下に、前記閾値を変更する。
【００６６】
こうすることにより、閾値が非線形領域に入る（すなわち、電圧制御発振器１０５の出力信号の周波数が非線形領域に掛かる）と判断した場合には、閾値が境界電圧と供給平均電圧との離間電圧以下に変更されるので、電圧制御発振器１０５の出力信号の周波数が非線形領域に掛かることを確実に防止し、変調精度を向上することができる。
【００６７】
（実施の形態３）
実施の形態３における特徴は、ピーク制御部にて「ピークの平準化」に利用される所定の閾値を温度変動に応じて変更することである。
【００６８】
図１５に示すように実施の形態３の位相変調装置３００は、ピーク制御部３１０を有する。このピーク制御部３１０は、温度情報を入力し、温度変動に応じて上記所定の閾値を変更した上で、「ピークの平準化」を行う。
【００６９】
具体的には、ピーク制御部３１０は、図１６に示すように閾値変更部３１２と、閾値判定部３１４とを有している。この閾値変更部３１２は、温度（例えば、気温、ＶＣＯ１０
５の温度）と、閾値との対応関係を保持しており、入力する温度情報に対応する閾値を出力する。なお、閾値変更部３１２は、テーブルやデコーダで構成し、テーブルに関してはソフトによる変更も可能である。
【００７０】
閾値判定部３１４は、閾値変更部３１２からの変更後の閾値を入力し、その閾値を用いて実施の形態１の閾値判定部１４２と同様の動作を行う。
【００７１】
次に、ピーク制御部３１０の機能について、説明する。
【００７２】
温度変動が生じると、ＶＣＯ１０５の入力と出力の関係に変化が生じる。具体的には、図２に示すＶＣＯ１０５の入力と出力との関係曲線の線形部分の傾きが変動する。また、線形領域と非線形領域との境界点（境界電圧）にも変化が生じる。
【００７３】
そこで、ピーク制御部３１０は、温度毎にＶＣＯ１０５の出力信号の周波数が非線形領域にできるだけ掛からないような閾値との対応関係を予め保持しておき、入力情報が示す温度に適した閾値を用いて「ピークの平準化」を行う。こうして、ＶＣＯ１０５の出力信号の周波数が非線形領域に掛かることを防止し、変調精度を向上しつつ、回路規模を縮小することができる。
【００７４】
このように実施の形態３によれば、ＰＬＬ回路の分周器１１５の分周比を入力ディジタルベースバンド変調信号に基づいて設定すると共に、前記ＰＬＬ回路の電圧制御発振器１０５の制御電圧端子に前記入力ディジタルベースバンド信号をアナログ変換した信号に応じた電圧を加えて供給することにより、前記入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する位相変調装置３００に、前記入力ディジタルベースバンド信号をアナログ信号に変換するＤ／Ａ変換器１５０と、前記Ｄ／Ａ変換器１５０の出力信号と前記ＰＬＬ回路のループフィルタ１３５の出力とを加算し、当該加算信号を前記電圧制御発振器１０５の制御電圧端子へ出力する加算器１１０と、前記Ｄ／Ａ変換器１５０の前段に設けられ、前記入力ディジタルベースバンド信号に現れるピーク部分の平準化を行うピーク制御部３１０と、を設けた。例えば、ピーク制御部３１０は、前記ピーク部分のうち所定の閾値を超える部分を、前記ピーク部分の出現後における前記所定の閾値未満の部分に移すことにより、前記ピーク部分の平準化を行う。
【００７５】
さらに、位相変調装置３００に、前記閾値を温度情報に応じて変更する閾値変更部３１２を設け、ピーク制御部３１０は、前記変更後の閾値を用いて前記ピーク部分の平準化を行う。
【００７６】
こうすることにより、温度変動により電圧制御発振器１０５の感度が変動する場合であっても、温度に適した閾値に変更することができるので、ＶＣＯ１０５の出力信号の周波数が非線形領域に掛かることを防止し、変調精度を向上することができる。
【００７７】
（実施の形態４）
実施の形態４における特徴は、ピーク制御部にて「ピークの平準化」に利用される所定の閾値を、ＶＣＯの入力信号の電圧平均値（ＰＬＬのロックした周波数に相当）および温度変動に応じて変更することである。
【００７８】
図１７に示すように実施の形態４の位相変調装置４００は、ピーク制御部４１０を有する。ピーク制御部４１０は、実施の形態２のピーク制御部２１０と同様に、ディジタルベースバンド信号Ｓ２を入力し、位相変調データであるディジタルベースバンド信号Ｓ２に出現するピークを平準化することにより、ピークを制御する。ただし、ピーク制御部４１０は、電圧制御発振器１０５の入力信号である電圧の平均値（すなわち、ＰＬＬのロック
した周波数に相当）に相当するディジタル信号をＡ／Ｄ変換器２２０から入力し、さらに温度情報を入力し、このディジタル信号および温度情報に基づいて「ピークの平準化」に利用する閾値を変更する。
【００７９】
具体的には、ピーク制御部４１０は、図１８に示すように閾値変更部４１２と、閾値判定部４１４とを有する。
【００８０】
閾値変更部４１２は、ＶＣＯ入力電圧平均値および温度情報に応じて、「ピークの平準化」に利用する閾値を変更する。具体的には、閾値変更部４１２は、温度情報が示す温度に応じて線形領域と非線形領域との境界電圧を変更し、変更した境界電圧とＶＣＯ入力電圧平均値とを用いて実施の形態２の閾値変更部２１２と同様の動きをする。
【００８１】
例えば、閾値変更部４１２は、「閾値初期値」とＶＣＯ入力電圧平均値との離間電圧が、温度情報に応じた「変更後の境界電圧」とＶＣＯ入力電圧平均値との離間電圧よりも大きいときには、「閾値初期値」が非線形領域に掛かると判断し、上記「変更後の境界電圧」とＶＣＯ入力電圧平均値との離間電圧に応じた閾値に変更する。
【００８２】
このように実施の形態４によれば、ＰＬＬ回路の分周器１１５の分周比を入力ディジタルベースバンド変調信号に基づいて設定すると共に、前記ＰＬＬ回路の電圧制御発振器１０５の制御電圧端子に前記入力ディジタルベースバンド信号をアナログ変換した信号に応じた電圧を加えて供給することにより、前記入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する位相変調装置４００に、前記入力ディジタルベースバンド信号をアナログ信号に変換するＤ／Ａ変換器１５０と、前記Ｄ／Ａ変換器１５０の出力信号と前記ＰＬＬ回路のループフィルタ１３５の出力とを加算し、当該加算信号を前記電圧制御発振器１０５の制御電圧端子へ出力する加算器１１０と、前記Ｄ／Ａ変換器１５０の前段に設けられ、前記入力ディジタルベースバンド信号に現れるピーク部分の平準化を行うピーク制御部４１０と、を設けた。例えば、ピーク制御部４１０は、前記ピーク部分のうち所定の閾値を超える部分を、前記ピーク部分の出現後における前記所定の閾値未満の部分に移すことにより、前記ピーク部分の平準化を行う。
【００８３】
さらに、位相変調装置４００に、前記閾値を前記制御電圧端子への供給平均電圧（ＶＣＯ入力電圧平均値）に応じて変更する閾値変更部４１２を設け、ピーク制御部４１０は、前記変更後の閾値を用いて前記ピーク部分の平準化を行う。
【００８４】
そして閾値変更部４１２は、温度情報に応じて前記非線形領域および線形領域の境界電圧を変更し、前記供給平均電圧と前記閾値と変更後の前記境界電圧とに基づいて当該閾値が前記電圧制御発振器の非線形領域に入るか否かを判断し、前記閾値が前記非線形領域に入るときには、変更後の前記境界電圧と前記供給平均電圧との離間電圧以下に、前記閾値を変更する。
【００８５】
こうすることにより、温度および制御電圧端子への供給平均電圧（ＶＣＯ入力電圧平均値）に適した閾値に変更することができるので、ＶＣＯ１０５の出力信号の周波数が非線形領域に掛かることを確実に防止し、変調精度を向上することができる。
【００８６】
（実施の形態５）
実施の形態１乃至４においては、ピーク出現時以降のサンプル点を用いて「ピークの平準化」を行った。これに対して、実施の形態５の特徴は、ピーク出現時前のサンプル点を用いて「ピークの平準化」を行うことである。ここでは、上記特徴を実施の形態１に適用した場合について説明する。
【００８７】
図１９に示すように、実施の形態５の位相変調装置５００は、ピーク制御部５１０を有する。
【００８８】
ピーク制御部５１０は、実施の形態１のピーク制御部１４０と同様に、ディジタルベースバンド信号Ｓ２を入力し、上述のように位相変調データであるディジタルベースバンド信号Ｓ２に出現するピークを平準化することにより、ピークを制御する。ただし、ピーク制御部５１０は、ピーク部分の所定の閾値を超える部分を、ピーク出現前の時間帯における閾値未満の部分に、閾値に達することを限度として分配することにより行われる。
【００８９】
具体的には、ピーク制御部５１０は、図２０に示すように閾値判定部５１２と、遅延部５１４と、加算部５１６とから構成される。
【００９０】
閾値判定部５１２は、各サンプルタイミングの入力量子化ビット列の表す位相変動速度（Ｖｉｎ）を所定の閾値（Ｖｔｈ）で閾値判定し、入力量子化ビット列の位相変動速度（Ｖｉｎ）が所定の閾値（Ｖｔｈ）を超える場合には、入力量子化ビット列の表す位相変動速度（Ｖｉｎ）の所定の閾値（Ｖｔｈ）を超える部分、すなわち位相変動速度（Ｖｉｎ）と所定の閾値（Ｖｔｈ）との差分（Ｖｉｎ−Ｖｔｈ＝Ｖｄｉｆｆ）を量子化した差分量子化ビット列を加算部５１６に出力するとともに、上記所定の閾値（Ｖｔｈ）に相当する位相変動速度を量子化した量子化ビット列を遅延部５１４に出力する。また、判定の結果、入力量子化ビット列の表す位相変動速度（Ｖｉｎ）が所定の閾値（Ｖｔｈ）以下の場合には、閾値判定部５１２は、入力量子化ビット列をそのまま遅延部５１４に出力する。
【００９１】
遅延部５１４は、閾値判定部５１２からの出力ビット列（Ｖｏｕｔ）を所定の遅延時間だけ遅延させて加算部５１６に出力する。この遅延時間は、いくつ前のサンプルタイミングにおけるサンプルを用いてピークの平準化を行うかに応じた時間であり、サンプルタイミング間隔の整数倍となる。
【００９２】
加算部５１６は、閾値判定部５１２の出力ビット列（Ｖｏｕｔ）が所定時間だけ遅延された信号と、閾値判定部５１２からの差分量子化ビット列とを入力し、両ビット列を「加算」して加算量子化ビット列を上記入力量子化ビット列としてＤ／Ａ変換器１５０に出力する。なお、ここでの「加算」は、出力ビット列（Ｖｏｕｔ）が表す位相変動速度と、差分量子化ビット列が表す位相変動速度とを加算した加算速度に相当する量子化ビット列を生成することを意味する。
【００９３】
こうしてピーク制御部５１０において、上記所定の閾値を超える、位相変動速度のピーク部分が、ピーク出現時以前の上記所定の閾値未満のサンプル点に移されることにより、ピーク制御部から出力される量子化ビット列は、「ピークの平準化」がなされたものとなる。その結果、実施の形態１と同様の効果が得られる。
【００９４】
なお、本実施の形態の特徴は、実施の形態２乃至実施の形態４にも適用可能である。
【００９５】
このように実施の形態５によれば、ＰＬＬ回路の分周器１１５の分周比を入力ディジタルベースバンド変調信号に基づいて設定すると共に、前記ＰＬＬ回路の電圧制御発振器１０５の制御電圧端子に前記入力ディジタルベースバンド信号をアナログ変換した信号に応じた電圧を加えて供給することにより、前記入力ディジタルベースバンド変調信号によってキャリア周波数信号を変調する位相変調装置５００に、前記入力ディジタルベースバンド信号をアナログ信号に変換するＤ／Ａ変換器１５０と、前記Ｄ／Ａ変換器１５０の出力信号と前記ＰＬＬ回路のループフィルタ１３５の出力とを加算し、当該加算信号を前記電圧制御発振器１０５の制御電圧端子へ出力する加算器１１０と、前記Ｄ／Ａ変換器１５０の前段に設けられ、前記入力ディジタルベースバンド信号に現れるピーク部分の平準化を
行うピーク制御部５１０と、を設けた。例えば、ピーク制御部５１０は、前記ピーク部分のうち所定の閾値を超える部分を、前記ピーク部分の出現前における前記所定の閾値未満の部分に移すことにより、前記ピーク部分の平準化を行う。
【００９６】
（実施の形態６）
図２１に、本発明の位相変調装置を用いたポーラ変調送信装置１０００の構成を示す。振幅位相分離部１０１０は、Ｉ（同相）成分及びＱ（直交）成分からなるベースバンド変調信号Ｓ１０１を入力する。そして、振幅位相分離部１０１０は、ベースバンド変調信号Ｓ１０１の振幅成分（すなわち、√（Ｉ２＋Ｑ２））を振幅変調信号Ｓ１０２として振幅変調信号増幅器１０２０に出力するとともに、ベースバンド変調信号Ｓ１０１の位相成分（例えば、変調シンボルとＩ軸のなす角度）をベースバンド位相変調信号Ｓ１０３として位相変調装置１００（２００、３００、４００、５００）に送出する。
【００９７】
位相変調装置１００においては、ベースバンド位相変調信号Ｓ１０３から変換されたディジタルベースバンド信号Ｓ１（Ｓ２）が入力される。
【００９８】
ポーラ変調送信装置１０００は、実施の形態１乃至５の変調装置１００（２００、３００、４００、５００）によって搬送波信号（キャリア周波数データ）をベースバンド位相変調信号（ディジタルベースバンド信号Ｓ１（Ｓ２））で変調し、これにより得たＲＦ位相変調信号（高周波位相変調信号）を高周波電力増幅器１０３０に出力する。
【００９９】
高周波電力増幅器１０３０は非線形増幅器で構成され、電源電圧値が振幅変調信号増幅器１０２０により増幅された振幅変調信号に応じて設定される。これにより、電源電圧値に位相変調装置１００（２００、３００、４００、５００）から出力されたＲＦ位相変調信号を掛け合わされた信号が高周波電力増幅器１０３０の利得分だけ増幅された送信信号が出力される。この送信信号はアンテナから送信される。こうしてポーラ変調送信装置１０００においては、高周波電力増幅器１０３０に入力されるＲＦ変調信号を、振幅方向の変動成分をもたない定包絡線信号とすることができるので、高周波電力増幅器１０３０として高効率の非線形増幅器を使用することができる。
【０１００】
このようにポーラ変調送信装置１０００においては、「ピークの平準化」を行うことで変調精度を維持しつつ回路規模を縮小できる、実施の形態１乃至５の位相変調装置１００（２００、３００、４００、５００）を用いたことにより、低消費電力化を実現できる。この結果、例えば携帯端末に搭載した場合には、長時間の使用が可能な小型の携帯端末を実現できるようになる。
【０１０１】
本明細書は、２００５年１１月１０日出願の米国仮出願６０／７３５，１７３に基づく。この内容はすべてここに含めておく。
【産業上の利用可能性】
【０１０２】
本発明の位相変調装置および無線通信装置は、変調精度を維持すると共に、回路規模を縮小して低消費電力化を実現するものであり、例えば携帯電話機等の携帯端末やその基地局等の無線機器に広く適用可能である。
【図面の簡単な説明】
【０１０３】
【図１】ＨＰＳＫのＩＱコンスタレーションを示す図
【図２】ＶＣＯに入力する位相信号およびＶＣＯの入力電圧の時間変動の説明に供する図
【図３】本発明の実施の形態１に係る位相変調装置の構成を示すブロック図
【図４】図３の位相変調部の構成を示すブロック図
【図５】図３のピーク制御部の入力信号および出力信号の状況を示す図
【図６】図３のピーク制御部の構成を示すブロック図
【図７】図３のピーク制御部の機能の説明に供する図
【図８】本発明の実施の形態１に係る位相変調装置の他の構成を示すブロック図
【図９】本発明の実施の形態１に係る位相変調装置の別の構成を示すブロック図
【図１０】図９の位相変調部の構成を示すブロック図
【図１１】図９の位相変調部の他の構成を示すブロック図
【図１２】実施の形態２に係る位相変調装置の構成を示すブロック図
【図１３】図１２のピーク制御部の構成を示すブロック図
【図１４】図１２のピーク制御部の機能の説明に供する図
【図１５】実施の形態３に係る位相変調装置の構成を示すブロック図
【図１６】図１５のピーク制御部の構成を示すブロック図
【図１７】実施の形態４に係る位相変調装置の構成を示すブロック図
【図１８】図１７のピーク制御部の構成を示すブロック図
【図１９】実施の形態５に係る位相変調装置の構成を示すブロック図
【図２０】図１９のピーク制御部の構成を示すブロック図
【図２１】実施の形態６に係るポーラ変調送信装置の構成を示すブロック図
【図２２】従来の２点変調方式を採用する広帯域変調ＰＬＬを用いた位相変調装置の構成を示すブロック図
【図２３】電圧制御発振器の特性の説明に供する図
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2007055291.tif 000026
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2007055291.tif 000033
【図９】
2007055291.tif 000034
【図１０】
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【図１１】
2007055291.tif 000036
【図１２】
2007055291.tif 000037
【図１３】
2007055291.tif 000038
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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