(57)【要約】複数の抵抗素子と、その中から何れかを選択するためのスイッチと、コンデンサとを備え、複数の抵抗素子の中からスイッチにより選択された抵抗素子の抵抗値とコンデンサの容量値とに基づいてそのカットオフ周波数が決定されるフィルタ回路１と、第１の周波数のクロック信号ＣＫ１および第２の周波数のクロック信号ＣＫ２を発生するクロック発生回路２と、第１の周波数のクロック信号ＣＫ１をフィルタ回路１に入力した場合にフィルタ回路１から出力される信号のレベルと、第２の周波数のクロック信号ＣＫ２をフィルタ回路１に入力した場合にフィルタ回路１から出力される信号のレベルとを大小比較し、その比較結果に応じてスイッチを制御するＤＳＰ３とを備える。
2007069360.tif 000002
【特許請求の範囲】
【請求項１】
複数の抵抗素子と、上記複数の抵抗素子の中から何れかを選択するためのスイッチと、コンデンサとを備え、上記複数の抵抗素子の中から上記スイッチにより選択された抵抗素子の抵抗値と上記コンデンサの容量値とに基づいてそのカットオフ周波数が決定されるフィルタ回路と、
基準とする第１の周波数のクロック信号および調整用の第２の周波数のクロック信号を発生するクロック発生回路と、
上記第１の周波数のクロック信号を上記フィルタ回路に入力した場合に上記フィルタ回路から出力される信号の第１のレベルと、上記第２の周波数のクロック信号を上記フィルタ回路に入力した場合に上記フィルタ回路から出力される信号の第２のレベルとを大小比較し、その比較結果に応じて上記スイッチを制御する信号処理部とを備えたことを特徴とするフィルタのカットオフ周波数調整回路。
【請求項２】
複数のコンデンサと、上記複数のコンデンサの中から何れかを選択するためのスイッチと、抵抗素子とを備え、上記複数のコンデンサの中から上記スイッチにより選択されたコンデンサの容量値と上記抵抗素子の抵抗値とに基づいてそのカットオフ周波数が決定されるフィルタ回路と、
基準とする第１の周波数のクロック信号および調整用の第２の周波数のクロック信号を発生するクロック発生回路と、
上記第１の周波数のクロック信号を上記フィルタ回路に入力した場合に上記フィルタ回路から出力される信号の第１のレベルと、上記第２の周波数のクロック信号を上記フィルタ回路に入力した場合に上記フィルタ回路から出力される信号の第２のレベルとを大小比較し、その比較結果に応じて上記スイッチを制御する信号処理部とを備えたことを特徴とするフィルタのカットオフ周波数調整回路。
【請求項３】
上記信号処理部は、上記第１のレベルと上記第２のレベルとの差が所定の値の範囲内にあるかどうかを判定し、所定の値の範囲内にないときには上記第２のレベルと上記所定の値とのどちらの方が大きいかを判定し、その判定結果に応じて上記スイッチを制御することを特徴とする請求の範囲第１項または第２項に記載のフィルタのカットオフ周波数調整回路。
【請求項４】
上記フィルタ回路、上記クロック発生回路および上記信号処理部の全てがＣＭＯＳプロセスで構成されていることを特徴とする請求の範囲第１項または第２項に記載のフィルタのカットオフ周波数調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路上におけるフィルタのカットオフ周波数調整回路に関し、特に、コンデンサと抵抗とで構成されるフィルタのカットオフ周波数を調整するための回路に用いて好適なものである。
【背景技術】
【０００２】
従来、コンデンサと抵抗とで構成されるフィルタ回路が各種電子回路において用いられている。図１は、当該フィルタ回路の一例を示す図である。図１において、１０１は差動オペアンプであり、そのマイナス入力端子は接地されている。１０２は差動オペアンプ１０１のプラス入力端子に接続された抵抗である。１０３は差動オペアンプ１０１のプラス入力端子と出力端子との間に接続されたコンデンサである。この図１に示すフィルタ回路は周知の一次アクティブフィルタであり、そのカットオフ周波数ｆｃは、
ｆｃ＝１／２π（ＲＣ）１／２
によって与えられ、抵抗の抵抗値Ｒおよびコンデンサの容量値Ｃに依存する。
ここで、抵抗値Ｒおよび容量値Ｃは、所望のカットオフ周波数を得るのに必要な値に決められる。ところが、半導体プロセスにおいて実際は、フィルタ回路を構成する抵抗およびコンデンサの製造ばらつきによりカットオフ周波数がずれ（半導体プロセスでは抵抗値Ｒおよび容量値Ｃのばらつきが±３０％程度）、カットオフ周波数規格を満足せずに不良品となる場合があるという問題があった。そのため、フィルタ回路のカットオフ周波数は、当該フィルタ回路を組み込んで製造した製品（例えばラジオ受信機など）の出荷前に、個別に調整できるようにすることが望ましい。
これに対して、従来、抵抗値の異なる複数の抵抗を設け、その中から何れかを選択可能に構成することで抵抗値を可変とし、これによってカットオフ周波数を調整できるようにしたフィルタ回路が提案されている（例えば、特許文献１，２参照）。
【特許文献１】特開２００４−２３５４７号公報
【特許文献２】特開２００４−３０３５０８号公報
【発明の開示】
【０００３】
しかしながら、上記特許文献１，２では、抵抗値を選択することができるものの、所望のカットオフ周波数を得るのに最適な抵抗値をどのように選択するのかについては開示しておらず、抵抗値の選択方法が不明であった。
そこで本発明は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などの信号処理部を利用して、フィルタのカットオフ周波数を適切に調整できるようにすることを目的とする。
上記した課題を解決するために、本発明によるフィルタのカットオフ周波数調整回路では、複数の抵抗素子と、複数の抵抗素子の中から何れかを選択するためのスイッチと、コンデンサとを備えてフィルタ回路を構成する。このフィルタ回路は、複数の抵抗素子の中からスイッチにより選択された抵抗素子の抵抗値とコンデンサの容量値とに基づいてそのカットオフ周波数が決定される。本発明ではさらに、基準とする第１の周波数のクロック信号および調整用の第２の周波数のクロック信号を発生するクロック発生回路を備えるとともに、第１の周波数のクロック信号をフィルタ回路に入力した場合にフィルタ回路から出力される信号の第１のレベルと、第２の周波数のクロック信号をフィルタ回路に入力した場合にフィルタ回路から出力される信号の第２のレベルとを大小比較し、その比較結果に応じてスイッチを制御する信号処理部を備えている。
また、抵抗素子を複数設けることに代えて複数のコンデンサを設け、スイッチにより選択されたコンデンサの容量値と抵抗素子の抵抗値とに基づいてフィルタ回路のカットオフ周波数が決定されるようにしても良い。この場合のカットオフ周波数の調整も上述の場合と同様に、クロック発生回路と信号処理部とを用いて行う。例えば、第１のレベルと第２のレベルとの差が所定の値の範囲内にあるかどうかを判定し、所定の値の範囲内にないときには第２のレベルと所定の値とのどちらの方が大きいかを判定し、その判定結果に応じてスイッチを制御する。
上記のように構成した本発明によれば、信号処理部を利用して最適な抵抗値あるいは容量値を選択し、これによってフィルタのカットオフ周波数を適切に調整することができる。
【図面の簡単な説明】
【０００４】
図１は、フィルタ回路の一例を示す図である。
図２は、本実施形態によるフィルタのカットオフ周波数調整回路の構成例を示す図である。
図３は、本実施形態によるクロック発生回路の構成例を示す図である。
図４は、本実施形態によるフィルタ回路の構成例を示す図である。
図５は、本実施形態によるフィルタ回路の周波数特性を示す図である。
図６は、本実施形態によるフィルタのカットオフ周波数調整回路を適用したラジオ受信機の構成例を示す図である。
図７は、カットオフ周波数の調整モード時における動作例を示すフローチャートである。
【発明を実施するための最良の形態】
【０００５】
以下、本発明の一実施形態を図面に基づいて説明する。図２は、本実施形態によるフィルタのカットオフ周波数調整回路の構成例を示す図である。図２に示すように、本実施形態によるカットオフ周波数調整回路は、フィルタ回路１、クロック発生回路２、信号処理部としてのＤＳＰ３、バッファ４、インバータ５、Ａ／Ｄ変換器６および複数のスイッチＳＷ１〜ＳＷ３を備えて構成されている。これらは、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスまたはＢｉ−ＣＭＯＳ（Ｂｉｐｏｌａｒ−ＣＭＯＳ）プロセスによって１チップに集積化することが可能である。
ＤＳＰ３は、モード制御信号ＡＥによって各スイッチＳＷ１〜ＳＷ３のオン／オフを制御するとともに、モード制御信号ＡＥおよび周波数切替制御信号ＦＳＥＬによってクロック発生回路２の動作を制御する。ＤＳＰ３より出力されるモード制御信号ＡＥが“Ｌｏ”レベルのときは通常モードとなり、第１および第２のスイッチＳＷ１，ＳＷ２がオフ、第３のスイッチＳＷ３がオンとされる。一方、モード制御信号ＡＥが“Ｈｉ”レベルのときはカットオフ周波数の調整モードとなり、第１および第２のスイッチＳＷ１，ＳＷ２がオン、第３のスイッチＳＷ３がオフとされる。
クロック発生回路２は、ＤＳＰ３によってカットオフ周波数の調整モードが設定されているときに、第１の周波数（例えば２４０ＫＨｚ）のクロック信号ＣＫ１および第２の周波数（例えば４８０ＫＨｚ）のクロック信号ＣＫ２を順次発生する。
図３は、クロック発生回路２の構成例を示す図である。図３において、２２はＡＮＤゲートであり、基準周波数（例えば３．８４ＭＨｚ）のクロック信号ＣＫとモード制御信号ＡＥとの論理積をとる。モード制御信号ＡＥが“Ｈｉ”レベルのときに、クロック信号ＣＫがこのＡＮＤゲート２２を通過する。
２３は１／２分周回路であり、クロック信号ＣＫの周波数（３．８４ＭＨｚ）を１／２に分周する。２４は周波数切替スイッチであり、ＤＳＰ３から供給される周波数切替制御信号ＦＳＥＬによって切替が制御される。この周波数切替スイッチ２４の２つの入力端子には、１／２分周回路２３の入力端から供給されるクロック信号（分周されていない３．８４ＭＨｚの信号）と、１／２分周回路２３の出力端から供給されるクロック信号（１／２分周された１．９２ＭＨｚの信号）とが入力されている。クロック発生回路２にて２４０ＫＨｚのクロック信号ＣＫ１を発生するときは、周波数切替スイッチ２４は、１／２分周回路２３の出力端から供給されるクロック信号を選択して出力する。一方、クロック発生回路２にて４８０ＫＨｚのクロック信号ＣＫ２を発生するときは、周波数切替スイッチ２４は、１／２分周回路２３の入力端から供給されるクロック信号を選択して出力する。
２５は３ビットカウンタであり、周波数切替スイッチ２４より選択的に出力されたクロック信号に基づいてカウント動作し、３ビットのカウント値を出力する。ここで、Ｑ０は最上位ビット、Ｑ１は第２ビット、Ｑ２は最下位ビットの出力端子である。２６は第３のＡＮＤゲートであり、３ビットカウンタ２５によりカウントされるカウント値の各ビットに対して１つずつ設けられている。各ビットに対応したそれぞれのＡＮＤゲート２６は、３ビットカウンタ２５より出力される各ビットの値とモード制御信号ＡＥとの論理積をとり、その結果をそれぞれ出力する。なお、電圧精度を上げるときは、カウンタのビット数を増やせば良い。
２７は抵抗であり、第３のＡＮＤゲート２６の３つの出力に対して１つずつ設けられており、その抵抗値の比率は最上位ビットから順に４Ｒ：２Ｒ：Ｒとなっている。ＩＣの場合は抵抗の相対精度が非常に良い。この３つの抵抗２７の一端はまとめて接続されており、その接続点に現れる信号が第１の周波数のクロック信号ＣＫ１または第２の周波数のクロック信号ＣＫ２として出力される。２８はクロック信号に対してバイアス電圧を与えるバイアス抵抗である。クロック発生回路２より出力されたクロック信号ＣＫ１／ＣＫ２は、図２に示した第２のスイッチＳＷ２およびバッファ４を介してフィルタ回路１に入力される。
なお、ここではクロック発生回路２の構成例として図３のような回路を示したが、これは単なる一例であって、これに限定されるものではない。
図４は、フィルタ回路１の構成例を示す図である。図４において、ＯＡは差動オペアンプ、Ｒ１，Ｒ２は差動オペアンプＯＡのプラス入力端子に直列に接続された抵抗である。抵抗Ｒ１は、Ｎ個（Ｎは２以上の整数）の抵抗素子Ｒ１１，Ｒ１２，・・・，Ｒ１Ｎを直列に接続した構成となっている。抵抗素子Ｒ１１，Ｒ１２，・・・，Ｒ１Ｎの抵抗値は同じであっても良いし、異なっていても良い。同様に、抵抗Ｒ２は、Ｎ個の抵抗素子Ｒ２１，Ｒ２２，・・・，Ｒ２Ｎを直列に接続した構成となっている。抵抗素子Ｒ２１，Ｒ２２，・・・，Ｒ２Ｎの抵抗値は同じであっても良いし、異なっていても良い。
Ｃ０は入力端子ＩＮに接続されたコンデンサ、Ｃ１は差動オペアンプＯＡのプラス入力端子とアースとの間に接続されたコンデンサ、Ｃ２は差動オペアンプＯＡの出力端子ＯＵＴと抵抗Ｒ１，Ｒ２の接続点との間に接続されたコンデンサである。差動オペアンプＯＡのマイナス入力端子には、当該差動オペアンプＯＡの出力が負帰還入力されている。
この図４に示すフィルタ回路１は、差動オペアンプＯＡ、抵抗Ｒ１，Ｒ２およびコンデンサＣ１，Ｃ２から成る周知の二次アクティブフィルタにおいて、抵抗Ｒ１，Ｒ２をそれぞれ複数の抵抗素子Ｒ１１，Ｒ１２，・・・Ｒ１Ｎ，Ｒ２１，Ｒ２２，・・・，Ｒ２Ｎで構成したものである。
Ｓ１１，Ｓ１２，・・・，Ｓ１Ｎ−１は複数の抵抗素子Ｒ１１，Ｒ１２，・・・，Ｒ１Ｎの中から何れかを選択するためのスイッチ、Ｓ２１，Ｓ２２，・・・，Ｓ２Ｎ−１は複数の抵抗素子Ｒ２１，Ｒ２２，・・・，Ｒ２Ｎの中から何れかを選択するためのスイッチである。複数の抵抗素子Ｒ１１，Ｒ１２，・・・，Ｒ１Ｎと複数のスイッチＳ１１，Ｓ１２，・・・，Ｓ１Ｎ−１はラダー接続されており、何れか１つのスイッチをオンとすることにより、直列接続する抵抗素子を選択するようになっている。例えば、１番目のスイッチＳ１１をオンにすると、１番目の抵抗素子Ｒ１１は短絡され、２番目以降の抵抗素子Ｒ１２，・・・，Ｒ１Ｎが直列接続されることになる。
同様に、複数の抵抗素子Ｒ２１，Ｒ２２，・・・，Ｒ２Ｎと複数のスイッチＳ２１，Ｓ２２，・・・，Ｓ２Ｎ−１はラダー接続されており、何れか１つのスイッチをオンとすることにより、直列接続する抵抗素子を選択するようになっている。例えば、１番目のスイッチＳ２１をオンにすると、１番目の抵抗素子Ｒ２１は短絡され、２番目以降の抵抗素子Ｒ２２，・・・，Ｒ２Ｎが直列接続されることになる。
ここで、複数のスイッチＳ１１，Ｓ１２・・・，Ｓ１Ｎ−１，Ｓ２１，Ｓ２２，・・・，Ｓ２Ｎ−１のうち、ｉ番目（ｉ＝１〜Ｎ−１）のスイッチどうしは同期してオンとなる。このように、何れか１組のスイッチＳ１ｉ，Ｓ２ｉをオンとすることにより、差動オペアンプＯＡに接続される抵抗Ｒ１，Ｒ２の抵抗値を可変とすることができる。
これにより、フィルタ回路１のカットオフ周波数ｆｃを可変とすることができる。すなわち、フィルタ回路１のカットオフ周波数ｆｃは、複数の抵抗素子Ｒ１１，Ｒ１２，・・・，Ｒ１Ｎ，Ｒ２１，Ｒ２２，・・・，Ｒ２Ｎの中からスイッチＳ１１，Ｓ１２，・・・，Ｓ１Ｎ−１，Ｓ２１，Ｓ２２，・・・，Ｓ２Ｎ−１により選択された抵抗素子の直列接続に係る合成抵抗値とコンデンサＣ１，Ｃ２の容量値とに基づいて決定される。抵抗Ｒ１，Ｒ２の合成抵抗値をそれぞれＲ１，Ｒ２、コンデンサＣ１，Ｃ２の容量値をそれぞれＣ１，Ｃ２で表すとすると、フィルタ回路１のカットオフ周波数ｆｃは、
ｆｃ＝１／２π（Ｒ１Ｒ２Ｃ１Ｃ２）１／２
によって与えられる。
図２に戻り、Ａ／Ｄ変換器６は、フィルタ回路１より出力される信号をデジタルデータに変換してＤＳＰ３に供給する。ＤＳＰ３は、通常モードの設定時において、Ａ／Ｄ変換器６から入力されるデジタルデータに対して処理のデジタル信号処理を行い、その結果得られたデータを外部に出力する。
また、ＤＳＰ３は、カットオフ周波数の調整モード時において、クロック発生回路２により発生された第１の周波数のクロック信号ＣＫ１をフィルタ回路１に入力した場合にフィルタ回路１から出力される信号のレベルＬＶ１と、クロック発生回路２により発生された第２の周波数のクロック信号ＣＫ２をフィルタ回路１に入力した場合にフィルタ回路１から出力される信号のレベルＬＶ２とを大小比較し、その比較結果に応じてスイッチＳ１１，Ｓ１２，・・・，Ｓ１Ｎ−１，Ｓ２１，Ｓ２２，・・・，Ｓ２Ｎ−１を制御する。すなわち、ＤＳＰ３は、スイッチ制御信号ＢＰ１〜ＢＰＮ−１をフィルタ回路１に供給することにより、全てのスイッチＳ１１，Ｓ１２，・・・，Ｓ１Ｎ−１，Ｓ２１，Ｓ２２，・・・，Ｓ２Ｎ−１をオフにするか、何れか１組のスイッチＳ１ｉ，Ｓ２ｉをオンにする。
スイッチの制御について具体的に言うと、ＤＳＰ３は、まず信号レベルＬＶ１と信号レベルＬＶ２との差βを検出し、その差βの値が所定の値α（所望のカットオフ周波数を表す周波数特性において、２４０ＫＨｚの信号レベルと４８０ＫＨｚの信号レベルとの差に相当する値）と等しいか、当該αに対して所定の許容誤差ｘの範囲内に入っているかどうかを判定する。
例えば、図５に示す実線のような周波数特性のフィルタ回路１を構成しようとする場合、２４０ＫＨｚのクロック信号ＣＫ１をフィルタ回路１に入力した場合にフィルタ回路１から出力される信号のレベルＬＶ１が０［ｄＢ］で、４８０ＫＨｚのクロック信号ＣＫ２をフィルタ回路１に入力した場合にフィルタ回路１から出力される信号のレベルＬＶ２が−α［ｄＢ］となっていれば（β＝αであれば）、所望のカットオフ周波数が得られていることになる。
これに対して、抵抗やコンデンサの製造ばらつきにより周波数特性が点線のように所望の周波数特性からずれていると、４８０ＫＨｚのクロック信号ＣＫ２をフィルタ回路１に入力した場合にフィルタ回路１から出力される信号のレベルＬＶ２は−α［ｄＢ］とならず（β≠α）、誤差が生じる。ＤＳＰ３は、この誤差が所定の許容誤差ｘの範囲内かどうかを判定する。すなわち、許容誤差を±ｘとした場合に、α−ｘ≦β≦α＋ｘの条件を満たすか否かを判定する。そして、この条件を満たさないときには、信号レベルＬＶ２と所定の値αとのどちらの方が大きいかを判定し、その判定結果に応じてスイッチＳ１１，Ｓ１２，・・・，Ｓ１Ｎ−１，Ｓ２１，Ｓ２２，・・・，Ｓ２Ｎ−１の選択状態を切り替える。
ここで、ＬＶ２＞αのときは、実際のカットオフ周波数が所望のカットオフ周波数よりも高い方にずれているので、今までよりも前段側（スイッチＳ１１，Ｓ２１側）のスイッチをオンとするように切り替えることにより、合成抵抗値Ｒ１，Ｒ２を大きくして、カットオフ周波数が低くなるようにする。逆に、ＬＶ２＜αのときは、実際のカットオフ周波数が所望のカットオフ周波数よりも低い方にずれているので、今までよりも後段側（スイッチＳ１Ｎ−１，Ｓ２Ｎ−１側）のスイッチをオンとするように切り替えることにより、合成抵抗値Ｒ１，Ｒ２を小さくして、カットオフ周波数が高くなるようにする。
信号レベルＬＶ１，ＬＶ２の差βが所定の値αまたはその許容誤差ｘの範囲内に入るように調整されたときの各スイッチＳ１１，Ｓ１２，・・・，Ｓ１Ｎ−１，Ｓ２１，Ｓ２２，・・・，Ｓ２Ｎ−１の選択状態を表すデータは、図示しないメモリに保持され、ＤＳＰ３はそのデータに従って各スイッチＳ１１，Ｓ１２，・・・，Ｓ１Ｎ−１，Ｓ２１，Ｓ２２，・・・，Ｓ２Ｎ−１の選択状態を保持する。これにより、所望の周波数特性が一定に維持される。
図６は、上記のように構成した本実施形態によるフィルタのカットオフ周波数調整回路を適用したラジオ受信機の構成例を示す図である。なお、この図６において、図２に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。
図６に示すラジオ受信機では、アンテナ５１を介してＲＦ信号（高周波信号）を受信し、受信したＲＦ信号をＬＮＡ（低雑音増幅器）５２に供給する。ＬＮＡ５２で増幅された信号は、混合器５３に供給される。混合器５３は、ＬＮＡ５２から入力される所定の周波数帯域のＲＦ信号と、局部発振器５４から供給される局部発振信号とを混合することによって、ＲＦ信号をＩＦ信号（中間周波信号）に変換する。
ＤＳＰ３によって通常モードが設定されているときは、混合器５３によって生成されたＩＦ信号が第３のスイッチＳＷ３を介してバッファ４に供給される。バッファ４の後段に接続されたＩＦフィルタ５４は、上述したフィルタ回路１に相当するものであり、バッファ４より入力されたＩＦ信号に対してフィルタリング処理を行うことにより近接チャンネルの信号を除去して、その結果をＡ／Ｄ変換器６に出力する。Ａ／Ｄ変換器６は、ＩＦフィルタ５４より入力されたＩＦ信号をデジタルデータに変換してＤＳＰ３に供給する。ＤＳＰ３は、入力されたデジタルデータに対して復調処理を含むベースバンド処理を実行する。
一方、ＤＳＰ３によってカットオフ周波数の調整モードが設定されているときは、クロック発生回路２によって順次に発生されたクロック信号ＣＫ１，ＣＫ２が、第２のスイッチＳＷ２を介してバッファ４に供給される。ＩＦフィルタ５４は、バッファ４より入力されたクロック信号ＣＫ１／ＣＫ２に対してフィルタリング処理を行って、その結果をＡ／Ｄ変換器６に出力する。Ａ／Ｄ変換器６は、ＩＦフィルタ５４より入力された信号をデジタルデータに変換してＤＳＰ３に供給する。ＤＳＰ３は、入力されたデジタルデータ（信号レベルＬＶ１，ＬＶ２を表すデータ）を用いて、ＩＦフィルタ５４（フィルタ回路１）のスイッチＳ１１，Ｓ１２，・・・，Ｓ１Ｎ−１，Ｓ２１，Ｓ２２，・・・，Ｓ２Ｎ−１を制御する。
図７は、カットオフ周波数の調整モード時における動作例を示すフローチャートである。まず、ＤＳＰ３は、モード制御信号ＡＥを“Ｈｉ”にして、カットオフ周波数の調整モードを設定する（ステップＳ１）。また、ＤＳＰ３は、抵抗Ｒ１に対応して設けられた複数のスイッチＳ１１，Ｓ１２，・・・，Ｓ１Ｎ−１と、抵抗Ｒ２に対応して設けられた複数のＳ２１，Ｓ２２・・・，Ｓ２Ｎ−１のうち、所定の１組のスイッチＳ１ｉ，Ｓ２ｉ（例えば、ほぼ真中に位置するスイッチ）をオンとする（ステップＳ２）。
次に、クロック発生回路２は、ＤＳＰ３の制御に従って２４０ＫＨｚのクロック信号ＣＫ１を発生する（ステップＳ３）。ここで発生された第１の周波数のクロック信号ＣＫ１は、フィルタ回路１およびＡ／Ｄ変換器６で処理されて、ＤＳＰ３に供給される。ＤＳＰ３は、Ａ／Ｄ変換器６から入力されるデータに基づいて信号レベルＬＶ１を検出し、図示しないメモリに保持する（ステップＳ４）。
次に、クロック発生回路２は、ＤＳＰ３の制御に従って４８０ＫＨｚのクロック信号ＣＫ２を発生する（ステップＳ５）。ここで発生された第２の周波数のクロック信号ＣＫ２は、フィルタ回路１およびＡ／Ｄ変換器６で処理されて、ＤＳＰ３に供給される。ＤＳＰ３は、Ａ／Ｄ変換器６から入力されるデータに基づいて信号レベルＬＶ２を検出し、図示しないメモリに保持する（ステップＳ６）。
そして、ＤＳＰ３は、信号レベルＬＶ１，ＬＶ２の差βを算出し（ステップＳ７）、その差βの値が所定の値αと等しいか、所定の誤差±ｘの範囲内に入っているかどうかを判定する。すなわち、α−ｘ≦β≦α＋ｘの条件を満たすか否かを判定する（ステップＳ８）。そして、この条件を満たさないときには、信号レベルＬＶ２の方が所定の値αよりも大きいか否かを判定する（ステップＳ９）。
ＬＶ２＞αであるならば、実際のカットオフ周波数が所望のカットオフ周波数よりも高い方にずれているので、ＤＳＰ３は、ステップＳ１でオンにしたスイッチよりも前段側（スイッチＳ１１，Ｓ２１側）のスイッチをオンとするように切り替えるように制御する（ステップＳ１０）。これにより、合成抵抗値Ｒ１，Ｒ２が大きくなり、カットオフ周波数は低くなる。
一方、ＬＶ２＜αのときは、実際のカットオフ周波数が所望のカットオフ周波数よりも低い方にずれているので、ＤＳＰ３は、ステップＳ１でオンにしたスイッチよりも後段側（スイッチＳ１Ｎ−１，Ｓ２Ｎ−１側）のスイッチをオンとするように切り替えるように制御する（ステップＳ１１）。これにより、合成抵抗値Ｒ１，Ｒ２が小さくなり、カットオフ周波数は高くなる。
ステップＳ１０またはステップＳ１１の処理の後は、ステップＳ３の処理に戻り、同様の処理を繰り返す。なお、ステップＳ３ではなくステップＳ５の処理に戻るようにしても良い。このような繰り返しの処理によって、スイッチＳ１１，Ｓ１２，・・・，Ｓ１Ｎ−１，Ｓ２１，Ｓ２２，・・・，Ｓ２Ｎ−１の中のどれをオンとするかが順次切り替えられていく。そして、ステップＳ８においてα−ｘ≦β≦α＋ｘの条件を満たすようになると、ＤＳＰ３は、そのときのスイッチ制御信号ＢＰ１〜ＢＰＮ−１を図示しないメモリに保持し（ステップＳ１２）、モード制御信号ＡＥを“Ｌｏ”に戻す（ステップＳ１３）。なお、スイッチＳ１１，Ｓ１２，・・・，Ｓ１Ｎ−１，Ｓ２１，Ｓ２２，・・・，Ｓ２Ｎ−１をどのように切り替えてもステップＳ８の条件を満足しないときは、エラー処理をする。
ステップＳ１２でスイッチ制御信号ＢＰ１〜ＢＰＮ−１をメモリに保持することにより、スイッチＳ１１，Ｓ１２，・・・，Ｓ１Ｎ−１，Ｓ２１，Ｓ２２，・・・，Ｓ２Ｎ−１の状態が確定する。このメモリは、不揮発性のメモリであっても揮発性のメモリであっても良い。不揮発性のメモリを用いるときは、一度カットオフ周波数の調整を行えば、その後は調整を行う必要がない。揮発性のメモリを用いるときは、例えばラジオ受信機の電源をオンにする都度カットオフ周波数の調整を行う。なお、不揮発性のメモリを用いた場合でも、調整を再度行うことは可能である。
以上詳しく説明したように、本実施形態によれば、ＤＳＰ３を利用したデジタル信号処理によってフィルタ回路１の最適な抵抗値を選択し、これによってフィルタ回路１のカットオフ周波数を適切に調整することができる。
なお、上記実施形態では、複数の抵抗素子Ｒ１１，Ｒ１２，・・・，Ｒ１Ｎ，Ｒ２１，Ｒ２２，・・・，Ｒ２Ｎの中から何れかを選択することによって抵抗値を可変とし、これによってフィルタ回路１のカットオフ周波数を調整する例について説明したが、これに限定されない。例えば、複数のコンデンサを設け、その中から何れかを選択することによって容量値を可変とし、これによってフィルタ回路１のカットオフ周波数を調整するようにしても良い。
また、上記実施形態では、クロック発生回路２で発生するクロック信号ＣＫ１，ＣＫ２の周波数として２４０ＫＨｚ、４８０ＫＨｚを用いる例について説明したが、この周波数に限定されるものではない。
また、上記実施形態では、フィルタ回路１の一例として２次アクティブフィルタを挙げて説明したが、これに限定されない。例えば、１次あるいは高次のアクティブフィルタであっても良いし、パッシブフィルタであっても良い。また、チェビシェフフィルタ、ベッセルフィルタ、バイカッドフィルタなど、様々なタイプのフィルタにも適用することが可能である。
また、上記実施形態では、カットオフ周波数調整回路をラジオ受信機に適用する例について説明したが、これに限定されない。コンデンサと抵抗とで構成されるフィルタ回路を用いた電子回路またはその応用製品であれば、何れにも適用することが可能である。
その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】
【０００６】
本発明は、コンデンサと抵抗とで構成されるフィルタ回路のカットオフ周波数を調整するための回路に有用である。
【図１】
2007069360.tif 000003
【図２】
2007069360.tif 000004
【図３】
2007069360.tif 000005
【図４】
2007069360.tif 000006
【図５】
2007069360.tif 000007
【図６】
2007069360.tif 000008
【図７】
2007069360.tif 000009
【国際調査報告】
2007069360.tif 000010
2007069360.tif 000011
2007069360.tif 000012
2007069360.tif 000013