【手続補正書】
【提出日】令和1年9月9日(2019.9.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＤＩＭＭ（Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）ソケットに装着されたＮＶＤＩＭＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）と、
ホストプロセッサ上で動作する装置ドライバと、を有し、
前記ＮＶＤＩＭＭは、メモリ及び露出メモリを含み、前記露出メモリは露出メモリの第１サイズ及び前記露出メモリの基本アドレスを含み、
前記装置ドライバは、ホストメモリコントローラに伝送されるメモリアドレスをインターセプトし、前記ホストメモリコントローラに要求が到着する前に、前記メモリアドレスを事前マッピングされたメモリアドレスに変換するように動作し、
前記事前マッピングされたメモリアドレスは、前記メモリアドレスと異なり、前記露出メモリは直接アクセス可能なメモリを含むことを特徴とするＮＶＤＩＭＭを含む装置。
【請求項２】
前記ＮＶＤＩＭＭは、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅ）を含むことを特徴とする請求項１に記載のＮＶＤＩＭＭを含む装置。
【請求項３】
前記事前マッピングされたメモリアドレスは、前記ホストメモリコントローラがターゲットメモリアドレスを前記事前マッピングされたメモリアドレスに対する前記ＮＶＤＩＭＭに伝送するように設計され、
前記ターゲットメモリアドレスは、前記メモリアドレスに格納された値の物理的位置を示すことを特徴とする請求項１に記載のＮＶＤＩＭＭを含む装置。
【請求項４】
前記装置ドライバは、前記ＮＶＤＩＭＭ内の前記露出メモリの第１サイズ、前記ＮＶＤＩＭＭ内の露出メモリの基本アドレス、前記ＮＶＤＩＭＭ内の露出メモリの論理セグメントの第２サイズ、及び前記ホストメモリコントローラのメモリコントローラ動作モードに基づいて前記メモリアドレスから前記事前マッピングされたメモリアドレスを生成するように動作することを特徴とする請求項３に記載のＮＶＤＩＭＭを含む装置。
【請求項５】
前記事前マッピングされたメモリアドレスは、第２の事前マッピングされたメモリアドレスのエイリアス（Ａｌｉａｓ）であり、
前記事前マッピングされたメモリアドレスは、前記第２の事前マッピングされたメモリアドレスとは異なり、
前記ホストメモリコントローラは、前記事前マッピングされたメモリアドレス、前記第２の事前マッピングされたメモリアドレスの両方を前記ターゲットメモリアドレスにマッピングすることを特徴とする請求項３に記載のＮＶＤＩＭＭを含む装置。
【請求項６】
前記事前マッピングされたメモリアドレスは、前記第２の事前マッピングされたメモリアドレスに対する少なくとも１つの変更されたビットを含み、
前記少なくとも１つの変更されたビットは、前記ホストメモリコントローラから前記ＮＶＤＩＭＭに伝送された前記ターゲットメモリアドレスに影響しないことを特徴とする請求項５に記載のＮＶＤＩＭＭを含む装置。
【請求項７】
ＮＶＤＩＭＭを含む装置のアクセス方法において、
前記ＮＶＤＩＭＭのメモリアドレスに対してアクセスするための要求を受信する段階と、
前記メモリアドレスを中間アドレスに事前マッピングする段階と、
前記中間アドレスをホストメモリコントローラに伝送する段階と、を有し、
前記ＮＶＤＩＭＭは、メモリ及び露出メモリを含み、前記露出メモリは、前記露出メモリの第１サイズ及び前記露出メモリの基本アドレスを含み、
前記中間アドレスは、前記メモリアドレスと異なり、
前記ホストメモリコントローラは、ターゲットメモリアドレスを前記ＮＶＤＩＭＭに伝送し、
前記ターゲットメモリアドレスは、前記メモリアドレスに格納された値の物理的位置を示すことを特徴とするＮＶＤＩＭＭを含む装置のアクセス方法。
【請求項８】
前記ＮＶＤＩＭＭのメモリアドレスに対してアクセスするための要求を受信する段階は、前記ＮＶＤＩＭＭであるＳＳＤの前記メモリアドレスにアクセスするための前記要求を受信する段階を含むことを特徴とする請求項７に記載のＮＶＤＩＭＭを含む装置のアクセス方法。
【請求項９】
前記メモリアドレスを中間アドレスに事前マッピングする段階は、前記ＮＶＤＩＭＭ内の前記露出メモリの第１サイズ、前記ＮＶＤＩＭＭ内の露出メモリの基本アドレス、前記ＮＶＤＩＭＭ内の露出メモリの論理セグメントの第２サイズ、及び前記ホストメモリコントローラのメモリコントローラ動作モードに基づいて前記メモリアドレスを前記中間アドレスに事前マッピングする段階を含むことを特徴とする請求項７に記載のＮＶＤＩＭＭを含む装置のアクセス方法。
【請求項１０】
前記メモリアドレスを中間アドレスに事前マッピングする段階は、前記メモリアドレスを前記メモリアドレスのエイリアス（Ａｌｉａｓ）に事前マッピングする段階を含み、
前記中間アドレスは、第２の中間アドレスとは異なり、前記ホストメモリコントローラは、前記中間アドレスと前記第２の中間アドレスの両方を前記ターゲットメモリアドレスにマッピングすることを特徴とする請求項７に記載のＮＶＤＩＭＭを含む装置のアクセス方法。
【請求項１１】
前記メモリアドレスを中間アドレスに事前マッピングする段階は、
前記第２の中間アドレスに関連した前記中間アドレス内の少なくとも１つのビットを変更する段階を含み、前記変更された少なくとも１つのビットは、前記ターゲットメモリアドレスが前記ホストメモリコントローラから前記ＮＶＤＩＭＭに移動されることに影響を与えないことを特徴とする請求項１０に記載のＮＶＤＩＭＭを含む装置のアクセス方法。
【請求項１２】
前記ホストメモリコントローラに前記露出メモリを露出する段階をさらに有することを特徴とする請求項７に記載のＮＶＤＩＭＭを含む装置のアクセス方法。
【請求項１３】
前記ホストメモリコントローラに前記露出メモリを露出する段階は、
前記第１サイズを有する前記メモリの連続したブロックを確認する段階と、
前記メモリの連続したブロックを複数の論理セグメントに分割する段階と、
前記複数の論理セグメントを前記ホストメモリコントローラに露出する段階と、を含み、
前記複数の論理セグメントの各々は、第２サイズを有することを特徴とする請求項１２に記載のＮＶＤＩＭＭを含む装置のアクセス方法。
【請求項１４】
命令が格納された非一時的（Ｎｏｎ−Ｔｒａｎｓｉｔｏｒｙ）なストレージ媒体、実在のストレージ媒体を含む装置において、
前記命令が、システムによって実行される時、
ＮＶＤＩＭＭのメモリアドレスに対してアクセスするための要求を受信する段階と、
前記メモリアドレスを中間アドレスに事前マッピングする段階と、
前記中間アドレスをホストメモリコントローラに伝送する段階を実行し、
前記ＮＶＤＩＭＭは、メモリ、及び露出メモリを含み、前記露出メモリは、前記露出メモリの第１サイズ及び前記露出メモリの基本アドレスを含み、
前記中間アドレスは、前記メモリアドレスと異なり、
前記ホストメモリコントローラは、ターゲットメモリアドレスを前記ＮＶＤＩＭＭに伝送し、
前記ターゲットメモリアドレスは、前記中間アドレスに対応し、前記メモリアドレスに格納された値の物理的位置を示し、前記露出メモリは、直接アクセス可能なメモリを含むことを特徴とする装置。
【請求項１５】
前記メモリアドレスを中間アドレスに事前マッピングする段階は、前記ＮＶＤＩＭＭ内の前記露出メモリの第１サイズ、前記ＮＶＤＩＭＭ内の露出メモリの基本アドレス、前記ＮＶＤＩＭＭ内の露出メモリの論理セグメントの第２サイズ、及び前記ホストメモリコントローラのメモリコントローラ動作モードに基づいて前記メモリアドレスを中間アドレスに事前マッピングする段階を含むことを特徴とする請求項１４に記載の装置。
【請求項１６】
前記メモリアドレスを中間アドレスに事前マッピングする段階は、前記メモリアドレスを第２の中間アドレスのエイリアス（Ａｌｉａｓ）に事前マッピングする段階を含み、
前記中間アドレスは、前記第２の中間アドレスとは異なり、前記ホストメモリコントローラは、前記中間アドレスと、前記第２の中間アドレスの両方を前記ターゲットメモリアドレスにマッピングすることを特徴とする請求項１４に記載の装置。
【請求項１７】
前記メモリアドレスを中間アドレスに事前マッピングする段階は、
第２の中間アドレスに関連した前記中間アドレス内の少なくとも１つのビットを変更する段階を含み、前記変更された少なくとも１つのビットは、前記ターゲットメモリアドレスが前記ホストメモリコントローラから前記ＮＶＤＩＭＭに移動されることに影響を与えないことを特徴とする請求項１４に記載の装置。
【請求項１８】
前記ターゲットメモリアドレスは前記中間アドレスに対応し、前記メモリアドレスに格納された値の物理的位置を含むことを特徴とする請求項７に記載のＮＶＤＩＭＭを含む装置のアクセス方法。
【請求項１９】
前記露出メモリは、直接アクセス可能なメモリを含むことを特徴とする請求項７に記載のＮＶＤＩＭＭを含む装置のアクセス方法。