【事件の表示】
　特願２０１８−５５７１３５「複数のパーティションを有するメモリデバイスにおけるメモリアクセス技法」拒絶査定不服審判事件〔平成２９年１１月　９日国際公開、ＷＯ２０１７／１９２２５９、令和　１年　７月１８日国内公表、特表２０１９−５２０６２９、請求項の数（６）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続きの経緯
　本願は，２０１７年４月１８日（パリ条約による優先権主張２０１６年５月３日（以下，「優先日」という。），米国）を国際出願日とする出願であって，平成３１年１月１０日に手続補正がなされ，令和１年６月４日付けで拒絶理由通知がされ，令和１年９月４日に意見書が提出されるとともに手続補正がなされ，令和１年１１月２７日付けで拒絶査定（以下，「原査定」という。）がなされたが，これに対し，令和２年３月１８日に拒絶査定不服審判の請求がなされるとともに手続補正がなされ，令和２年７月１４日付けで前置報告がされ，令和２年９月８日に上申書が提出され，令和３年１月２９日付けで拒絶理由通知（以下，「当審拒絶理由」という。）がされ，令和３年４月２０日に意見書が提出されるとともに手続補正がなされたものである。
第２　本願発明
　本願の請求項１−６に係る発明（以下，それぞれ「本願発明１」−「本願発明６」という。）は，令和３年４月２０日付けの手続補正で補正された特許請求の範囲の請求項１−６に記載された事項により特定される発明であり，本願発明１は以下のとおりの発明である。
　なお，符号Ａ−Ｆは，説明のために当審で付与したものであり，以下「構成Ａ」−「構成Ｆ」という。
「【請求項１】
Ａ　メモリデバイスであって，
Ｂ　第１の複数の記憶場所を含む第１のメモリパーティションと，
Ｃ　第２の複数の記憶場所を含む第２のメモリパーティションと，
Ｄ　受け取った命令を，前記第２のメモリパーティションの，前記第１のメモリパーティションの先行するメモリアクセスの先行する記憶場所と同じ記憶場所でメモリアクセスを実施するための次のパーティションコマンドとして復号する操作命令デコーダであって，前記第２のメモリパーティションの前記メモリアクセスは前記第１のメモリパーティションの前記メモリアクセスの後に行われる，操作命令デコーダと，
　を備え，
Ｅ　前記操作命令デコーダは，受け取った初期の命令を復号するように構成されており，該受け取った初期の命令は，前記第１のメモリパーティションの前記先行する記憶場所についての第１のメモリアドレスと，第１のメモリパーティションの識別と，実施される機能とを含み，
Ｆ　前記次のパーティションコマンドは，前記第２のメモリパーティションの識別を含み且つ前記第１のメモリアドレスを含まない，
Ａ　メモリデバイス。」
　そして，本願発明２−６は，本願発明１をさらに減縮した発明である。
第３　引用文献，引用発明等
１．引用文献１
（１）当審拒絶理由で引用した引用文献１（米国特許出願公開第２０１３／０３３２６８１号明細書）には，以下の事項が記載されている。（当審注：下線は，参考のために当審で付与したものである。以下同様。）
「[0023] Turning now to FIG. 1, a block diagram of one embodiment of a system including a memory subsystem is shown. The system 100 includes an application specific integrated circuit (ASIC)/host 50 coupled to a memory subsystem 15 via an interface 33. In the illustrated embodiment, the ASIC/host 50 includes a router 27 coupled to a memory controller 25. 
The memory subsystem 15 includes a control unit 22
a memory device 20
（当審訳：［００２３］ここで図１を参照すると，メモリ・サブシステムを含むシステムの一実施形態のブロック図が示されている。システム１００は，特定用途向け集積回路（ＡＳＩＣ）・インタフェース３３を介してメモリ・サブシステム１５に結合されたホスト５０を含んでいる。図示の実施形態では，ＡＳＩＣ／ホスト５は，メモリコントローラ２５に結合するルータ２７を含む。
メモリ・サブシステム１５は，メモリデバイス２０
制御部２２を備え
「[0026] In FIG. 1, 
control unit 22
receive the memory transactions
decode the
opcodes
[0027] Memory device 20 may include one or more memory arrays for storing data. For example, in one particular implementation, the one or more memory arrays of memory device 20 may be implemented using 1T-SRAM cells. In the illustrated embodiment, 
the memory device 20 includes a number of sub-sections. The subsections are referred to as partitions.
each of the partitions may be
accessible via
partition identifier (PID)
（当審訳：［００２６］図１において，
制御部２２は，
メモリ・トランザクションを受け取り，
オペコードをデコードし
［００２７］メモリデバイス２０は，データを記憶する１つ以上のメモリアレイを含むことができる。例えば，1つの特定の実装において，メモリデバイス２０の1つ以上のメモリアレイは，１Ｔ−ＳＲＡＭセルを使用して実現されてもよい。図示の実施形態では，
メモリデバイス２０は多数のサブセクションを備え
サブセクションは，パーティションと呼ばれ
パーティションの各々は，
パーティション識別子（ＰＩＤ）
を介してアクセス可能であ
「[0044] Referring to FIG. 4B, a diagram depicting one embodiment of 
a burst memory write transaction including five frames
the top frame
is the command frame, and the bottom four frames are the data frames. The command frame
the opcode would be
to specify
write burst commands
[0045] More particularly, in one embodiment, one write burst opcode may specify that 
the first write operation
may be to the PID specified in the command frame, and the second write operation may be to the next PID in the sequence specified by the slotted wheel
the memory address specified in the write command frame may stay the same for all of the write operations
（当審訳：［００４４］図４Ｂを参照すると，
５個のフレームを含むバーストメモリ書き込みトランザクション
一番上のフレームはコマンドフレームであ
下の４フレームはデータフレームであ
コマンドフレームのオペコードは，
書き込みバーストコマンドを指定
［００４５］より詳細には，一実施形態では，１つの書込バースト命令は，
１番目の
書き込み動作は，コマンドフレームで指定されたＰＩＤに対してなされ
２番目の書き込み動作は，スロット付きホイールによって指定されたシーケンスにおける次のＰＩＤに対してなされ
コマンドフレームで指定されたメモリアドレスは
全ての書き込み動作で同じであ
「ＦＩＧ．１
」
「ＦＩＧ．４Ｂ
」
　ＦＩＧ．４Ｂからは，“
５個のフレームのうち，一番上のフレームは，オペコードとＰＩＤとメモリアドレスを含み，下の４フレームは，データを含むが，ＰＩＤとメモリアドレスは含ま
（２）上記引用文献１の記載（特に下線部の記載）より，上記引用文献１には，次の発明（以下，「引用発明」という。）が記載されていると認められる。
　なお，符号a−ｄは，説明のために当審で付与したものであり，以下「構成a」−「構成ｄ」という。
「ａ　メモリ・サブシステムは，メモリデバイスと，制御部を備え，
　ｂ　制御部は，メモリ・トランザクションを受け取り，オペコードをデコードし，
　　　メモリデバイスは，多数のサブセクションを備え，
　　　サブセクションは，パーティションと呼ばれ，
　　　パーティションの各々は，パーティション識別子（ＰＩＤ）を介してアクセス可能であり，
　ｃ　５個のフレームを含むバーストメモリ書き込みトランザクションにおいて，
　　　一番上のフレームはコマンドフレームであり，オペコードとＰＩＤとメモリアドレスを含み，
　　　下の４フレームはデータフレームであり，データを含むが，ＰＩＤとメモリアドレスは含まず，
　ｄ　１番目の書き込み動作は，コマンドフレームで指定されたＰＩＤを介してアクセスされるパーティションに対してなされ，
　　　２番目の書き込み動作は，スロット付きホイールによって指定されたシーケンスにおける次のＰＩＤを介してアクセスされるパーティションに対してなされ，
　　　コマンドフレームで指定されたメモリアドレスは，全ての書き込み動作で同じである，
　ａ　メモリ・サブシステム。」
２．引用文献Ａ
（１）原査定の拒絶の理由に引用された引用文献Ａ（特開平１０−１７２２８３号公報）には，以下の技術的事項が記載されている。
「【００１４】ここで，バンクアドレスレジスタＢＡは，アドレスバッファＡＢから伝達されるバンクアドレス信号ＢＡ０及びＢＡ１を内部制御信号ＢＬに従って取り込み，保持するとともに，内部バンクアドレス信号Ｂ０及びＢ１としてバンク選択回路ＢＳに伝達する。バンク選択回路ＢＳには，モードレジスタＭＲからモード制御信号ＡＢＭが供給される。なお，モード制御信号ＡＢＭは，シンクロナスＤＲＡＭが全バンクアクセスモード（第１の動作モード）とされるとき，選択的にハイレベルとされる。この
全バンクアクセスモードにおいて，
Ｘアドレス信号ＡＸ０〜ＡＸ１１ならびにＹアドレス信号ＡＹ０〜ＡＹ９は，すべてのバンクＢＮＫ０〜ＢＮＫ３に一斉に入力され，これらのバンクＢＮＫ０〜ＢＮＫ３は，一斉にしかも同一アドレスで活性状態とされる。
「【００３８】一方，シンクロナスＤＲＡＭが
全バンクアクセスモードによる読み出し
モードとされるとき，
データ入出力端子Ｄ０には，活性状態にある４個のバンクの４ビットの読み出しデータが，順次交互につまりシリアルに出力され，
３．引用文献Ｂ
（１）原査定の拒絶の理由に引用された引用文献Ｂ（特開平５−２５０３０９号公報）には，以下の技術的事項が記載されている。
「【００２３】まず最初に図８を用いて，主メモリから拡張メモリの連続するアドレスへのデータ転送の場合について説明する。１６ビットバス７への
最初のリクエスト・パケットは，従来の場合と同一である（
のバス７ＤＡＴＡ’コマンド’〜’ＡＡ’）。２回目以降はパケット・コマンドを連続アドレスであることを示すパケット・コマンドとし，アドレス情報は出力しない（
のバス７ＤＡＴＡ’コマンド’〜’ＢＢ’）。
第４　対比・判断
１．本願発明１について
（１）対比
　本願発明１と引用発明とを対比すると，次のことがいえる。
ア．構成Ａについて
　構成ａによれば，引用発明の「メモリ・サブシステム」は，「メモリデバイスと，制御部を備え」ているので，本願発明１の「メモリデバイス」に対応する。
イ．構成Ｂ及び構成Ｃについて
　一般に，メモリのパーティションは複数の記憶場所を含んでいるので，構成ｂ，ｄに記載された，引用発明の「コマンドフレームで指定されたＰＩＤ」「を介してアクセス」される「パーティション」は，本願発明１の「第１の複数の記憶場所を含む第１のメモリパーティション」に相当し，また，引用発明の「スロット付きホイールによって指定されたシーケンスにおける次のＰＩＤ」「を介してアクセス」される「パーティション」は，本願発明１の「第２の複数の記憶場所を含む第２のメモリパーティション」に相当する。
ウ．構成Ｄについて
　引用発明の「２番目の書き込み動作」がなされるのは，「下の４フレーム」のうちの２番目の「データフレーム」を受け取り，それが「デコード」される時であると認められるから，引用発明の２番目の「データフレーム」も，命令であるといえる。
　よって，引用発明の２番目の「データフレーム」は，本願発明１の「受け取った命令」に相当し，また，引用発明の「制御部」は，２番目の「データフレーム」を「デコード」，つまり，復号する操作命令デコーダであるといえる。
　構成ｂ−ｄによれば，引用発明の「１番目の書き込み動作」は，「コマンドフレームで指定されたＰＩＤ」の「パーティション」への「アクセス」であり，本願発明１の「先行するメモリアクセス」に相当する。
　また，引用発明の「１番目の書き込み動作」で「アクセス」される「パーティション」の「メモリアドレス」が示す記憶場所は，本願発明１の「前記第１のメモリパーティションの先行するメモリアクセスの先行する記憶場所」に相当する。
　構成ｄによれば，引用発明では，「コマンドフレームで指定されたメモリアドレスは，全ての書き込み動作で同じである」ので，「第１の書き込み動作」で「アクセスされるパーティション」の「メモリアドレス」が示す記憶場所と，「第２の書き込み動作」で「アクセスされるパーティション」の「メモリアドレス」が示す記憶場所は，同じである。
　よって，引用発明の「２番目の書き込み動作」で「アクセス」される「パーティション」の「メモリアドレス」が示す記憶場所は，本願発明１の「前記第２のメモリパーティションの，前記第１のメモリパーティションの先行するメモリアクセスの先行する記憶場所と同じ記憶場所」に相当する。
　したがって，引用発明の「制御部」は，本願発明１の「受け取った命令を，前記第２のメモリパーティションの，前記第１のメモリパーティションの先行するメモリアクセスの先行する記憶場所と同じ記憶場所でメモリアクセスを実施するための次のパーティションコマンドとして復号する操作命令デコーダであって，前記第２のメモリパーティションの前記メモリアクセスは前記第１のメモリパーティションの前記メモリアクセスの後に行われる，操作命令デコーダ」に相当する。
エ．構成Ｅについて
　構成ｃ，ｄによれば，引用発明の「コマンドフレーム」に「含」まれる「メモリアドレス」は，「第１の書き込み動作」で「アクセスされる」記憶場所を示しているので，本願発明１の「前記第１のメモリパーティションの前記先行する記憶場所についての第１のメモリアドレス」に相当する。
　構成ａ，ｄによれば，引用発明の「コマンドフレーム」に「含」まれる「ＰＩＤ」は，「１番目の書き込み動作」で「アクセス」される「パーティション」の「識別子」であるので，本願発明１の「第１のメモリパーティションの識別」に相当する。
　構成ｃによれば，引用発明の「コマンドフレーム」に「含」まれる「オペコード」は，「書き込み」という実施される機能を示しているので，本願発明１の「実施される機能」に相当する。
　メモリへ書き込みを行うには，書き込みを示す「オペコード」や，書き込み先を示す「ＰＩＤ」及び「メモリアドレス」だけでなく，書き込む「データ」も必要であるから，引用発明の「１番目の書き込み動作」がなされるのは，「コマンドフレーム」だけでなく，１番目の書き込む「データ」を含む，「下の４フレーム」のうちの１番目の「データフレーム」も受け取った時である。
　引用発明は，「コマンドフレーム」及び１番目の「データフレーム」を受け取り，「デコード」された時に「１番目の書き込み動作」がなされるので，引用発明の「コマンドフレーム」及び１番目の「データフレーム」は，初期の命令であるといえる。
　引用発明の「コマンドフレーム」及び１番目の「データフレーム」は，「メモリアドレス」と，「ＰＩＤ」と，「オペコード」を含んでいるので，本願発明１の「前記第１のメモリパーティションの前記先行する記憶場所についての第１のメモリアドレスと，第１のメモリパーティションの識別と，実施される機能とを含」む，「受け取った初期の命令」に相当する。
　したがって，引用発明の「制御部」は，本願発明１の「受け取った初期の命令を復号するように構成されており，該受け取った初期の命令は，前記第１のメモリパーティションの前記先行する記憶場所についての第１のメモリアドレスと，第１のメモリパーティションの識別と，実施される機能とを含」む，「操作命令デコーダ」に相当する。
オ．構成Ｆについて
　構成ｃ，ｄによれば，引用発明の「下の４フレーム」のうちの２番目の「データフレーム」は，「コマンドフレームで指定されたメモリアドレス」を含まないので，引用発明の「下の４フレーム」のうちの２番目の「データフレーム」と，本願発明１の「次のパーティションコマンド」とは，下記の点で相違するものの，“前記第１のメモリアドレスを含まない”ものである点，で共通する。
　したがって，上記「ア．」−「オ．」の検討内容を踏まえると，本願発明１と引用発明との間には，次の一致点，相違点があるといえる。
（一致点）
「メモリデバイスであって，
　第１の複数の記憶場所を含む第１のメモリパーティションと，
　第２の複数の記憶場所を含む第２のメモリパーティションと，
　受け取った命令を，前記第２のメモリパーティションの，前記第１のメモリパーティションの先行するメモリアクセスの先行する記憶場所と同じ記憶場所でメモリアクセスを実施するための次のパーティションコマンドとして復号する操作命令デコーダであって，前記第２のメモリパーティションの前記メモリアクセスは前記第１のメモリパーティションの前記メモリアクセスの後に行われる，操作命令デコーダと，
　を備え，
　前記操作命令デコーダは，受け取った初期の命令を復号するように構成されており，該受け取った初期の命令は，前記第１のメモリパーティションの前記先行する記憶場所についての第１のメモリアドレスと，第１のメモリパーティションの識別と，実施される機能とを含み，
　前記次のパーティションコマンドは，前記第１のメモリアドレスを含まない，メモリデバイス。」
（相違点）
　本願発明１の「次のパーティションコマンド」は，「前記第２のメモリパーティションの識別を含」むものであるのに対して，引用発明の「下の４フレーム」のうちの２番目の「データフレーム」は，そのようなものではない点。
（２）相違点についての判断
　上記引用文献１，Ａ−Ｂには，「前記第２のメモリパーティションの識別を含」む「次のパーティションコマンド」の記載はなく，そのようなものは本願優先日前に周知でもない。
　また，引用発明には，「２番目の書き込み動作」で「アクセスされるパーティション」を指定する仕組みとして，「スロット付きホイール」をすでに備えているところ，かかる仕組みを本願発明１の「前記第２のメモリパーティションの識別を含」む「次のパーティションコマンド」を用いるように変更する動機もない。
　したがって，本願発明１は，当業者であっても，引用発明に基づいて容易に発明できたものであるとはいえない。
２．本願発明２−６について
　本願発明２−６は，本願発明１をさらに減縮した発明であり，本願発明１の上記相違点に係る構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明に基づいて容易に発明できたものであるとはいえない。
第５　原査定について
　原査定は，請求項１−２５について上記引用文献Ａ−Ｂに基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。しかしながら，令和３年４月２０日付けの手続補正により補正された請求項１−６は，上記相違点に係る構成を有するものとなっており，本願発明１−６は，当業者であっても，引用文献Ａ−Ｂに基づいて容易に発明できたものではない。
　したがって，原査定を維持することはできない。
第６　当審拒絶理由について
１．特許法第２９条第２項について
　当審では，請求項１−６に係る発明は，上記引用発明に基づいて当業者が容易に発明をすることができたものであるという拒絶の理由を通知しているが，令和３年４月２０日付けの手続補正により補正された請求項１−６は，上記相違点に係る構成を有するものとなっており，上記のとおり，本願発明１−６は，当業者であっても，引用発明に基づいて容易に発明できたものではない。
第７　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。