【事件の表示】
　特願２０１７−５０９１９８「電気光学装置」拒絶査定不服審判事件〔平成２８年１０月　６日国際公開、ＷＯ２０１６／１５７６８７、請求項の数（９）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯　
　本願は、２０１６年２月１７日(優先権主張平成２０１５年３月３１日)を国際出願日とする出願であって、その後の主な手続経緯は、以下のとおりである。
　
　平成２９年１０月　２日　　：手続補正書の提出
　　令和元年　９月２４日付け：拒絶理由通知
　　　　同年１０月３１日　　：手続補正書・意見書の提出
　　令和２年　３月　６日付け：拒絶査定
　　　　同年　６月　８日　　：審判請求書の提出　　
第２　本願発明
　本願の請求項１ないし９に係る発明(以下、「本願発明１」ないし「本願発明９」という。)は、令和元年１０月３１日に提出された手続補正書により補正された請求項１ないし９に記載された事項により特定されるとおりのものであるところ、本願発明１は、次のとおりのものである。
　「【請求項１】
　リブ部及び前記リブ部から第１の方向へ延びる第１のスラブ部を含むリブ型導波路を有する第１の半導体層と、
　前記リブ部上のみに形成された誘電体層と、
　前記誘電体層の上面から前記第１の方向とは逆の第２の方向へと延びる第２の半導体層と、
　前記第１のスラブ部に前記第１の方向の側で接するように前記第１の半導体層に形成された第１の高濃度不純物領域と、
　前記第２の半導体層の前記第２の方向寄りの領域であって、前記第１の半導体層と積層方向に重なる領域以外の領域に形成された第２の高濃度不純物領域と、
を有し、
　前記第１の半導体層は、前記リブ部から前記第２の方向へ延びる第２のスラブ部をさらに有し、前記第２のスラブ部には高純度不純物領域が接していない、ことを特徴とする電気光学装置。」
　なお、本願発明２ないし本願発明９は、本願発明１を減縮したものである。
第３　原査定の拒絶の理由 
　原査定の拒絶の理由は、この出願の請求項１に係る発明は、本願の優先権主張の日前に頒布された刊行物である又は電気通信回線を通じて公衆に利用可能となった下記の引用文献１ないし３に記載された発明に基づいて、当業者が容易に発明をすることができたものであり、また、請求項２ないし９に係る発明は、本願の優先権主張の日前に頒布された刊行物である又は電気通信回線を通じて公衆に利用可能となった下記の引用文献１ないし４に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができないというものである。
　　　　　　　　　＜引用文献等一覧＞
　１　米国特許出願公開第２０１５／００５５９１０号明細書
　２　国際公開第２０１４／１５５４５０号（周知技術を示す文献）
　３　米国特許出願公開第２０１０／０２１５３０９号明細書
　４　米国特許出願公開第２０１５／００５６７４０号明細書
　　（技術常識を示す文献）
第４　引用文献　
１　米国特許出願公開第２０１５／００５５９１０号明細書
(１)原査定の拒絶の理由において引用文献１として引用された米国特許出願公開第２０１５／００５５９１０号明細書(以下「引用文献１」という。)には、図面とともに、以下の記載がある(日本語訳は当審で作成した。また、下線は当審で付したものである。以下同様。)。
　
　ア　「ABSTRACT
 A hybrid MOS optical modulator. The optical modulator includes an optical waveguide, a cathode comprising a first material and formed in the optical waveguide, and an anode comprising a second material dissimilar from the first material and formed in the optical waveguide, the anode adjoining the cathode, a capacitor being defined between the anode and the cathode.」
(日本語訳
【要約】
ハイブリッドＭＯＳ光変調器である。光変調器は、光導波路と、第１の材料を含み
光導波路に形成された
第１の材料とは異なり光導波路に形成された第２の材料
　イ　「claim:
1. A hybrid MOS optical modulator comprising: 
an optical waveguide; 
a cathode comprising a first material and formed in the optical wave
　guide; and 
an anode comprising a second material dissimilar from the first mate
　rial and formed in the optical waveguide, the anode adjoining the
　cathode, a capacitor being defined between the anode and the catho
　de. 
2. The optical modulator of claim 1 and further comprising a dielectric between the anode and the cathode. 
3. The optical modulator of claim 2 wherein the dielectric comprises a native oxide of at least one of the first material and the second material.
4. The optical modulator of claim 1 wherein the first material comprises a semiconductor and the second material comprises a semiconductor. 
5. The optical modulator of claim 1 wherein the first material comprises a III-V compound and the second material comprises silicon. 
6. The optical modulator of claim 1 wherein the capacitor is bounded by an isolation trench adjacent the optical waveguide.」
(日本語訳
【特許請求の範囲】
１．ハイブリッドＭＯＳ光変調器であって、
　
光導波路
　第１の材料を含んでいて前記
光導波路内に形成された
　前記第１の材料とは異なるとともに前記
光導波路内に形成された
　を含む、ハイブリッドＭＯＳ光変調器。
２．前記アノードと前記カソードとの間に誘電体をさらに含む、請求項１に記載の光変調器。
３．前記誘電体は、前記第１の材料および前記第２の材料のうちの少なくとも１つの自然酸化物を含む、請求項２に記載の光変調器。
４．前記第１の材料は半導体を含み、前記第２の材料は半導体を含む、請求項１に記載の光変調器。
５．前記第１の材料はＩＩＩ−Ｖ化合物を含み、前記第２の材料はシリコンを含む、請求項１に記載の光変調器。
６．前記キャパシタは、前記光導波路に隣接する分離トレンチによって境界付けられている、請求項１に記載の光変調器。)
　ウ　「［0015］　Optical modulators use polysilicon MOS capacitors to modulate optical carriers. There are significant material losses in polysilicon. If the polysilicon is doped to reduce its resistance, additional free carrier optical loss is introduced. The carrier mobility of polysilicon is also low. There has been a need for a more efficient optical modulator.
［0016］　FIGS. 1 and 2 give an example of a hybrid MOS optical modulator formed on a semiconductor substrate 100 (silicon in this instance). The optical modulator includes an optical waveguide 102, a cathode 104 comprising a first material and formed in the optical waveguide 102, and an anode 106 comprising a second material dissimilar from the first material and formed in the optical waveguide 102. The anode adjoins the cathode. A capacitor is defined between the anode and the cathode.
［0017］　In some examples the substrate 100 comprises oxide grown on an underlying layer 108. A silicon device layer 110 is formed on the substrate 100. A trench 112 separates the device layer into two portions 114 and 116. The first portion 114 comprises the anode 106. The optical waveguide 102 is formed in the anode 106. The cathode 104, which in this example comprises a layer of III-V material, is integrated to the second portion 116. The cathode 104 may be formed by deposition, wafer bonding, monolithic growth, or other fabrication techniques. An MOS capacitor is defined between the cathode 104 and the anode 106.
［0018］　A thin dielectric 118 is formed between the cathode 104 and the anode 106. The dielectric 118 can be native oxides of the cathode or the anode or both, or external dielectric materials such as high-k dielectrics or polymers which can be formed by deposition, oxidation, wafer bonding or other dielectric coating methods.
［0019］　The cathode 104 may comprise negatively-doped silicon and the anode 106 may comprise positively-doped silicon. An electrode 120 is on the cathode 104 and an electrode 122 is on the anode 106. When a voltage is applied between the electrodes, carrier accumulation, depletion or inversion can occurs around dielectric 120. Because capacitor region overlaps with the optical waveguide, carrier concentration change leads to changes in waveguide modal refractive index and propagation loss. Optical intensity modulation and attenuation can be achieved.」
(日本語訳
［0015］光変調器は、ポリシリコンＭＯＳキャパシタを使用して、光キャリアを変調する。ポリシリコンには有意な材料損失がある。ポリシリコンをドープしてその抵抗を減らすと、追加の自由キャリア光損失が発生する。ポリシリコンのキャリア移動度も低い。より効率的な光変調器が必要とされている。
［0016］図１および２は、
半導体基板１００（この場合はシリコン）
光変調器は、光導波路１０２と、第１の材料を含み光導波路１０２に形成されるカソード１０４と、第１の材料とは異なり光導波路１０２に形成される第２の材料を含むアノード１０６と、を含む
アノードは、カソードに隣接する
キャパシタは、アノードとカソードとの間に画定されている
［0017］いくつかの例では、基板１００は、下にある層１０８上に成長した酸化物を含む。シリコンデバイス層１１０は、基板１００上に形成される。
トレンチ１１２は、デバイス層を２つの部分１１４および１１６に分離する
［0018］薄い誘電体１１８は、カソード１０４とアノード１０６との間に形成される。誘電体１１８は、カソードまたはアノードあるいはその両方の自然酸化物、または高ｋ誘電体またはポリマーなどの外部誘電体材料であり得、これは、堆積、酸化、ウェーハ接合またはその他の誘電体コーティング方法によって形成できる。
［0019］
カソード１０４は、負にドープされたシリコンを含んでもよく、アノード１０６は、正にドープされたシリコンを含んでもよい
電極間に電圧が印加される場合、誘電体１１８の周囲でキャリアの蓄積、空乏、または反転が発生する可能性がある。キャパシタ領域が光導波路と重なるため、キャリア濃度変化は、導波路のモード誘電率および伝搬損失の変化につながる。光強度の変調および減衰を実現できる
（当審注：上記の「電極間に電圧が印加される場合、誘電体１１８の周囲で・・・」における「誘電体１１８」との日本語訳は、原文の「dielectric１２０」との文言に対応するものであるが、当該文言は、［0018］に「dielectric１１８」とあり、また、［0019］に「electrode１２０」とあることからみて、「dielectric１１８」の明らかな誤記であると認められるので、誤記を正した上で日本語訳を示した。）
　エ　「［0025］　FIG. 8 gives an example of a DC power source 800 connected in series with an AC signal source 802. The AC signal source 802 provides a modulation signal with which a light beam in the optical waveguide 102 is to be modulated. The DC signal source 800 has a negative terminal connected to the cathode electrode 120 and a positive terminal connected through the AC signal source 802 to the anode electrode 122. This results in a migration of negative charges from the cathode 104 toward a side of the waveguide, and migration of positive charges (“holes”) from the anode 106 through the waveguide portion 106 of the intrinsic silicon to an opposite side of the waveguide 102. In other examples the sources 800 and 802 may be connected in parallel or the polarity of the DC power source may be reversed, or one of the sources may be omitted.
［0026］　The MOS capacitor forms at the boundary between the III-V material and the underlying capacitor portion of the intrinsic silicon. A very thin layer of silicon and III-V oxides, in some examples about a few nanometers thick, forms naturally at this boundary and serves as a dielectric for the capacitor. In some examples no special steps are taken to encourage the formation of this oxide. In other examples the oxide formation may be stimulated, for example by elevating the temperature, exposing the materials to an oxygen-rich atmosphere, or other suitable technique.
［0027］　In some examples the III-V material comprises indium phosphide. In other examples the MN material comprises gallium arsenide or other compounds of indium, gallium, phosphorus, and arsenic. More generally, the cathode and anode are formed of dissimilar materials which may comprise II-VI semiconductor compounds or other materials. Metals may be used.
［0028］　As discussed previously, the MOS capacitor is formed inside the waveguide so that charge carriers that accumulate/deplete on either side of the capacitor dielectric have the effect of changing the index of refraction of the waveguide and waveguide loss.
［0029］　The MOS capacitor can operate in accumulation, depletion or inversion mode. As discussed above, one or both of an AC voltage for signal modulator and a DC voltage can be applied between anode and cathode, causing a thin charge layer to accumulate, deplete, or invert on both sides of the dielectric. The resulting change in free carrier density causes a change in refractive index n of one or both of the cathode and anode and is manifested as a change in the effective refractive index of the optical mode (Δneff). The optical phase shift Δφ at the end of the capacitor depends on the magnitude of this voltage-induced Δneff, the device length L, and the optical wavelength λ, and can be calculated as Δφ=2πΔneffLλ. The material loss of silicon and III-V also changes simultaneously as carrier density change, and can be used as optical attenuator.」
(日本語訳　
［0025］図８は、ＡＣ信号源８０２と直列に接続されたＤＣ電源８００の例を示す。ＡＣ信号源８０２は、光導波路１０２内の光線を変調するための変調信号を提供する。ＤＣ信号源８００は、カソード電極１２０に接続された負端子と、ＡＣ信号源８０２を介してアノード電極１２２に接続された正端子とを有する。これは、
カソード１０４から導波路の側に向かって負電荷が移動し、アノード１０６から真性シリコンの導波路部分１０６を通って導波路１０２の反対側に正電荷（「正孔」）が移動する結果となる
［0026］ＭＯＳキャパシタは、ＩＩＩ−Ｖ材料と真性シリコンの下にあるキャパシタ部分との間の境界に形成される。
シリコンとＩＩＩ−Ｖの酸化物の非常に薄い層（いくつかの例では約数ナノメートルの厚さ）がこの境界で自然に形成され、キャパシタの誘電体として機能する
［0027］いくつかの例では、ＩＩＩ−Ｖ材料はリン化インジウムを含む。他の例では、ＭＮ材料は、ガリウム砒素またはインジウム、ガリウム、リン、および砒素の他の化合物を含む。より一般的には、カソードとアノードは、ＩＩ−ＶＩ半導体化合物または他の材料を含み得る異種材料で形成されている。金属を使用することができる。
［0028］前述のように、ＭＯＳキャパシタは、導波路の内部に形成され、その結果、キャパシタ誘電体のいずれかの側に蓄積／空乏する電荷キャリアは、導波路の屈折率および導波路損失を変化させる効果を有する。
［0029］ＭＯＳキャパシタは、蓄積、空乏または反転モードで動作することができる。上記のように、信号変調器のＡＣ電圧とＤＣ電圧の一方または両方を
アノードとカソードとの間に印加して、誘電体の両側に薄い電荷層を蓄積、空乏、または反転させることができる。結果として生じる自由キャリア密度の変化は、カソードとアノードの一方または両方の屈折率ｎの変化を引き起こし、光学モードの実効屈折率（Δｎｅｆｆ）の変化として現れる
キャパシタの端での光位相シフトΔφは、この電圧誘起Δｎｅｆｆの大きさ、デバイス長Ｌ、および光波長λに依存し、Δφ＝２πΔｎｅｆｆＬλとして計算できる
　オ　図１及び図２は、以下のものである。
１００…基板
１０２…光導波路
１０４…カソード
１０６…アノード
１１０…シリコンデバイス層
１１２…トレンチ
１１４…トレンチにより分離された第１の部分
１１６…トレンチにより分離された第２の部分
１１８…薄い誘電体
１２０…カソード電極
１２２…アノード電極
　カ　図８は、以下のものである。
(２)引用文献１に記載された発明
　ア　上記(１)ア及びイの記載からして、引用文献１には、
　「ハイブリッドＭＯＳ光変調器であって、
　光導波路と、
　第１の材料を含んでいて前記光導波路内に形成されたカソードと、
　前記第１の材料とは異なるとともに前記光導波路内に形成された第２の材料を含むアノードであって、前記アノードは前記カソードに隣接し、キャパシタが前記アノードと前記カソードとの間に画定されている、アノードと(請求項１)、
　前記アノードと前記カソードとの間に誘電体を含み(請求項２)、
　前記第１の材料は半導体を含み、前記第２の材料は半導体を含む(請求項４)、光変調器。」が記載されていると認められる。
　なお、参考までに、関連する段落番号等を括弧内に付記してある。
　イ　上記(１)ウの記載を踏まえて、図１及び図２を見ると、上記アの「光変調器」に関して、以下のことが理解できる。
(ア)ａ　当該「光変調器」には「光導波路」１０２が含まれ、その「光導波路」１０２は、下側にあるアノード１０６を構成する半導体と誘電体１１８からなる層（以下「誘電体層１１８」という。）と上側にあるカソード１０４を構成する半導体とが積層された部分（以下「積層部分」という。）に存在すること。
　そして、下側にあるアノード１０６を構成する半導体は、凸部と該凸部の右側にスラブを有する形状となっており、凸部のみが積層部分に含まれていること。
　ｂ　上記ａの「上側にあるカソード１０４を構成する半導体」は、第１の材料を含む半導体層(以下「上側半導体層１０４」という。)から構成され、誘電体層１１８の上面に沿って、積層部分から左側に延びる水平部を構成すること。
　ｃ　上記ａの「下側にあるアノード１０６を構成する半導体」は、第２の材料を含む半導体層(シリコンデバイス層１１０)をトレンチ１１２により分離した第１の部分１１４と第２の部分１１６のうち、右側の第１の部分１１４から構成されていること。
　以下、
　シリコンデバイス層の一部である「第１の部分１１４」を、図２を踏まえて、「右下側半導体層１１４」という。
　シリコンデバイス層の一部である「第２の部分１１６」を、図２を踏まえて、「左下側半導体層１１６」という。
　ｄ　上記ａの積層部分は、左下側半導体層１１６、誘電体層１１８、及び上側半導体層１０４とが積層された部分からなること。
(ウ)「上側半導体層１０４」は、誘電体層１１８の上面に沿って、積層部分から左側に延びる水平部を構成し、「右下側半導体層１１４」は、凸部と該凸部から右側に延びるスラブを構成すること。
　
(エ)「誘電体層１１８」は、左下側半導体層１１６の上面に沿って、積層部分から左側に延びる部分を含むこと。
(オ)上記（ウ）の「『上側半導体層１０４』の『積層部分から左側に延びる水平部』」の端部は、カソード電極１２０と接触するとともに、「負にドープされたシリコン」を含むこと。
(カ)上記（ウ）の「『右下側半導体層１１４』の『凸部から右側に延びるスラブ』」の端部は、アノード電極１２２と接触するとともに、「正にドープされたシリコン」を含むこと。
　
　ウ　上記(１)エの記載を踏まえて、図２及び図８を見ると、上記アの「光変調器」に関して、以下のことが理解できる。
　当該「光変調器」は、電圧をカソードとアノードとの間に印加して誘電体層の両側(上下)における自由キャリア密度を変化させることで、光信号を変調できること。
　エ　上記アないしウの検討からして、引用文献１には、図２に関する次の発明(以下「引用発明」という。)が記載されていると認められる。
　「ハイブリッドＭＯＳ光変調器であって、
　右下側半導体層、誘電体層、及び上側半導体層が積層された部分からなる積層部分を有する光導波路と、
　前記上側半導体層からなるカソードと、
　前記右下側半導体層からなるアノードと、
　前記誘電体層は、前記積層部分から左下側半導体層の上面に沿って左側に延びる部分を含み、
　前記上側半導体層は、前記誘電体層の上面に沿って、前記積層部分から左側に延びる水平部を構成し、
　前記右下側半導体層は、凸部及び該凸部の右側に延びるスラブを構成し、前記凸部のみが前記積層部分に含まれ、
　前記上側半導体層の前記左側に延びる水平部の端部は、カソード電極と接触するとともに、負にドープされたシリコンを含み、
　前記右下側半導体層の前記凸部の右側に延びるスラブの端部は、アノード電極と接触するとともに、正にドープされたシリコンを含み、
　左下側半導体層と右下側半導体層とは、第２の材料を含む半導体層をトレンチにより分離したものであって、
　キャパシタが前記カソードと前記アノードとの間に画定され、
　電圧を前記カソードと前記アノードとの間に印加して前記誘電体層の両側における自由キャリア密度を変化させることで光信号を変調できる、ハイブリッドＭＯＳ光変調器。」
２　米国特許出願公開第２０１０／０２１５３０９号明細書
(１)原査定の拒絶の理由において引用文献３として引用された米国特許出願公開第２０１０／０２１５３０９号明細書(以下「引用文献３」という。)には、図面とともに、以下の記載がある。
　ア　「［0046］　FIG. 7 shows a phase modulation waveguide 700 based on a 3-D MOS capacitor structure, with a highly conductive ITO material layer 740 covering the thin gate oxide layer 725 surrounding the doped Si layer 715, in accordance with one or more embodiments of the invention. In one or more embodiments, the phase modulation waveguide 700 includes an SOI substrate formed with an oxide layer 710 over an Si layer 705, over which the doped Si layer 715 is formed. In one or more embodiments, the thin gate oxide layer 725 may not only be on top of the waveguide rib 720 of the doped Si layer 715 but also on sidewalls and shoulder regions thereof, as shown in FIG. 7 . In one or more embodiments, this lends convenience to the covering of the 3-D gate oxide layer 725 by the highly conductive ITO material layer 740 using Chemical Vapor Deposition (CVD) or sputtering techniques. In one or more embodiments, the oxide layer 725 may also surround lateral regions of the ITO material layer 740. As ITO has a relatively small optical refractive index (〜1.52) of ITO that is close to the refractive index of SiO2 (1.45), ITO and SiO2 form a medium with an approximately uniform refractive index. In one or more embodiments, when ITO is deposited on top of the Si waveguide rib 720 for electrical contact, the propagating optical mode is tightly confined around the Si waveguide rib 720 due to the large refractive index difference between ITO/SiO2 and Si, whose refractive index 〜3.5. In one or more embodiments, in order to further increase the optical overlap with the charge layers, a small Si waveguide rib 720 may be used in order that that the optical mode is expanded outside of the Si waveguide rib 720. FIG. 7 also shows the electrodes 730 and 750 provided in contact with conductive regions of the doped Si layer 715 and the ITO material layer 740 respectively, and the optical mode 760 confinement. One or more embodiments of the phase modulation waveguide 700 may provide for low optical loss and low device resistance.」
(日本語訳
［0046］図７は、本発明の１つ以上の実施形態によれば、
ドープされたＳｉ層７１５を取り囲む薄いゲート酸化物層７２５を覆うように、高導電性材料層７４０と、ＭＯＳキャパシタの構造に基づいて、位相変調導波路７００を示している
　イ　「［0047］　FIG. 8 shows a phase modulation waveguide 800 in accordance with one or more embodiments of the invention, where a lateral portion of the highly conductive ITO material layer 840 covering the thin gate oxide layer 825 is extended in a direction parallel to the surface of the thin gate oxide layer 825. In one or more embodiments, the phase modulation waveguide 800, again, includes an SOI substrate formed with an oxide layer 810 over an Si layer 805, over which a doped Si layer 815 is formed. In one or more embodiments, the thin gate oxide layer 825 may cover not only the top of the waveguide rib 820 of the doped Si layer 815 but also the sidewalls and shoulder regions thereof. In one or more embodiments, the oxide layer 825 may also surround lateral regions of the ITO material layer 840. In FIG. 8 , as the electrode 850, i.e., anode 850, is located such that there is minimal interference with the optical mode 860, the ITO material layer 840 may be of a smaller thickness, and the doped Si layer 815 need not extend in the lateral direction of the anode 850. Accordingly, one cathode 830 would suffice. In one or more embodiments, a thinner ITO layer 840 and lateral anodic ITO contact may require multiple ITO deposition steps and may offer a device resistance penalty. It is obvious to one skilled in the art that modifications in the structural layouts of the phase modulation waveguides (700, 800) by way of conductive layer (ITO) design, modifications in thickness and lateral extensions of constituent layers, and fabrication steps involved in realizing the aforementioned modifications are well within the scope of the invention, and as such structural layouts are not limited to the descriptions in FIGS. 7-8 .」
(日本語訳
［0047］図８は、本発明の１つ以上の実施形態による、位相変調導波路８００、薄いゲート酸化物層８２５を覆うように、高導電性材料層８４０の横方向の部分は、薄いゲート酸化物層８２５の表面と平行な方向に延在している場合を示している。１つまたは複数の実施形態では、位相変調導波路８００は、Ｓｉ層８０５の上に酸化物層８１０が形成されたＳＯＩ基板上に、ドープされたＳｉ層８１５が形成されている。１つ以上の実施形態において、薄いゲート酸化物層８２５は、ドープされたＳｉ層８１５の導波路リブ８２０の上面だけでなく、側壁及び肩部領域を被覆してもよい。１つまたは複数の実施形態では、酸化物層８２５は、ＩＴＯ材料層８４０の外側領域を覆うことができる。図８では、
陽極８５０、電極８５０は、光学モード８６０との干渉が最少となるように配置されている
ドープされたＳｉ層８１５は陽極８５０の横方向に延びる必要はない
　ウ　「［0056］　Advantages of embodiments of the invention may include one or more of the following. In one or more embodiments, the index of refraction of conductive contact materials such as ITO and CNTs may be smaller than that of Si at wavelengths of interest (1.3-1.5 microns) and, therefore, although the aforementioned materials may be transparent to the evanescent optical field, the materials repel the optical field propagating through the Si waveguide, thereby confining the optical field within the Si waveguide of higher index, while simultaneously conducting the appropriate voltage to said waveguide without absorbing the light. In one or more embodiments described above, the device resistance would be dominated by the doped semiconductor resistance and the contact resistance, thereby rendering the conductive contact material (ITO for example) bulk resistivity a secondary effect. Therefore, the conductivity of the aforementioned material may be reduced without significant increase in the device resistance, thereby further reducing the optical absorption coefficient of the conductive contact material. In one or more embodiments employing ITO as the contact material, the aforementioned tradeoff may easily be implemented by reducing the percentage of SnO2 compound in the ITO material, and the final ITO material compounds may be optimized according to device performance specifications.」
(日本語訳
［0056］本発明の実施形態の利点は、以下の１つまたは複数を含むことができる。１つまたは複数の実施形態では、
ＩＴＯ及びカーボンナノチューブのような導電性コンタクトの材料の屈折率は、対象の波長（１．３−１．５ミクロン）ではＳｉよりも小さいとすることができ
　
　エ　図７は、以下のものである。
　オ　図８は、以下のものである。
(２)引用文献３に記載された技術事項
　ア　上記(１)アないしウの記載を踏まえて、図７及び図８を見ると、以下のことが理解できる。
(ア)図７のＳｉ層７１５のスラブは、凸部の両側に延びていること。
(イ)図８のＳｉ層８１５のスラブは、凸部の片側に延びていること。
(ウ)光学モード(７６０、８６０)は、周囲との屈折率差により凸部の周りに密に閉じ込められること。
(エ)図８の導波路は、凸部の片側に延びるスラブの反対側に小さいスラブ(以下「短いスラブ」という。)を設けていること。
(オ)図７及び図８の導波路は、ドープされたＳｉ層、酸化物層及びＩＴＯ材料層を有するＭＯＳキャパシタ構造の位相変調導波路であること。
　イ　上記(１)エの記載からして、
　「ＩＴＯ材料層」の屈折率は、対象の波長（１．３−１．５ミクロン）ではシリコンよりも小さいことが理解できる。
　ウ　上記ア及びイの検討からして、引用文献３には、次の技術事項(以下「引用文献３に記載の技術事項」という。)が記載されているものと認められる。
　「ドープされたＳｉ層、酸化物層及びＩＴＯ材料層を有するＭＯＳキャパシタ構造の位相変調導波路であって、
　前記ＩＴＯ材料層の屈折率は、対象の波長（１．３−１．５ミクロン）ではシリコンよりも小さく、
　前記導波路は、凸部と、該凸部の片側に延びるスラブを有し、該スラブの反対側に短いスラブを設けた、ＭＯＳキャパシタ構造の位相変調導波路。」
第５　対比・判断
１　本願発明１について　
(１)対比
　ア　本願発明１と引用発明とを対比すると、以下のことがえる。
(ア)ａ　本願発明１の「リブ部及び前記リブ部から第１の方向へ延びる第１のスラブを含むリブ型導波路を有する第１の半導体層」及び「前記第１のスラブ部に前記第１の方向の側で接するように前記第１の半導体層に形成された第１の高濃度不純物領域」につき、「リブ部」、「第１のスラブ部」及び「第１の高濃度不純物領域」に関して、本願明細書には、以下の記載がある。
　「【００４８】
　第１のシリコン半導体層９は、リブ導波路形状に加工されている。即ち、
第１のシリコン半導体層９は、リブ部１４１と、その両側に延びる第１及び第２のスラブ部１４２，１４３を有している
【００４９】
　第１のシリコン半導体層９は、
さらに、第１のスラブ部１４２に隣接して、高濃度ドープされたｐタイプ領域４を有する
　上記記載からして、「第１のシリコン半導体層９」、すなわち、本願発明１の「第１の半導体層」は、リブ部(の領域)、第１のスラブ部(の領域)、及び第１の高濃度不純物領域の３つの領域に分かれており、第１のスラブ部は、凸部から第１の方向へ延びており、第１のスラブ部に隣接する第１の高濃度不純物領域は、第１のスラブ部に前記第１の方向の側で接しているものと解される。
　ｂ　一方、引用発明の「右下側半導体層」は、「凸部及び該凸部の右側に延びるスラブを構成し」、「凸部の右側に延びるスラブの端部は、アノード電極と接触するとともに、正にドープされたシリコンを含み」、該「正にドープされたシリコン」からなる領域は、アノード電極との電気抵抗を下げるための領域であることは明らかであるから、高濃度不純物領域であるといえる。
　そして、当該高濃度不純物領域は、アノード電極と接触している位置にあるといえ、さらに、アノード電極は、アノード１０６の端部にあることから、該「右下側半導体層」は、「凸部」及び高濃度不純物領域に加えて、それらの間に存在するスラブ形状の領域も存在するということができ、当該スラブ形状ののうち、該「高濃度不純物領域」に隣接する領域は、本願発明１の「スラブ部」に相当する。
　そして、引用発明の「右下側半導体層」は、凸部とスラブを構成しており、凸部は積層部分に含まれており、積層部分が光導波路を構成しているから、「リブ型導波路」を有する半導体層であるといえる。
　よって、引用発明の「右下側半導体層」は、本願発明１の「リブ部及び前記リブ部から第１の方向へ延びる第１のスラブ部を含むリブ型導波路を有する第１の半導体層」に相当する。
　ｃ　また、引用発明は、「前記右下側半導体層の前記凸部の右側に延びるスラブの端部は、アノード電極と接触するとともに、正にドープされたシリコンを含」むところ、前記右下側半導体層のうち、該「正にドープされたシリコン」からなる領域は、アノード電極との電気抵抗を下げるための領域であることは明らかであるから、上記ａによれば、本願発明１の「前記第１の半導体層に形成された第１の高濃度不純物領域」に相当する。
　そして、上記ｂで検討したように、引用発明の「右下側半導体層」のうち、「高濃度不純物領域」に隣接する領域は、本願発明１の「スラブ部」に相当し、両者は電気的に接続された状態、即ち、接していることは明らかである。
　よって、本願発明１と引用発明とは、「第１のスラブ部に第１の方向の側で接するように第１の半導体層に形成された第１の高濃度不純物領域を有する」点で一致する。
(イ)引用発明の「誘電体層」は、本願発明１の「誘電体層」に相当する。
(ウ)引用発明の「上側半導体層」は、「誘電体層の上面に沿って、前記積層部分から左側に延びる水平部を構成」するから、本願発明１の「誘電体層の上面から第１の方向とは逆の第２の方向へと延びる第２の半導体層」に相当する。
　
(エ)上記(ア)ないし(ウ)から、本願発明１と引用発明とは、
　「リブ部及び前記リブ部から第１の方向へ延びる第１のスラブ部を含むリブ型導波路を有する第１の半導体層と、
　前記リブ部上に形成された誘電体層と、
　前記誘電体層の上面から前記第１の方向とは逆の第２の方向へと延びる第２の半導体層と、
　前記第１のスラブ部に前記第１の方向の側で接するように前記第１の半導体層に形成された第１の高濃度不純物領域と、を有する」点で一致する。
(オ)引用発明は、「前記上側半導体層の前記左側に延びる水平部の端部は、カソード電極と接触するとともに、負にドープされたシリコンを含」むところ、前記上側半導体層のうち、該「負にドープされたシリコン」からなる領域は、カソード電極との電気抵抗を下げるための領域であることは明らかであるから、本願発明１の「前記第２の半導体層」「に形成された第２の高濃度不純物領域」に相当する。
　また、引用発明の「『負にドープされたシリコン』からなる領域」が、上側半導体層の左側であって、右下側半導体層と積層方向に重なる領域(つまり、積層部分)以外の領域であることは明らかである。
　よって、本願発明１と引用発明とは、「第２の半導体層の第２の方向寄りの領域であって、第１の半導体層と積層方向に重なる領域以外の領域に形成された第２の高濃度不純物領域を有する」点で一致する。
 (カ)引用発明の「ハイブリッドＭＯＳ光変調器」は、本願発明１の「電気光学装置」に相当する。
　イ　上記アの検討から、本願発明１と引用発明とは、以下の点で一致する。
　＜一致点＞
　「リブ部及び前記リブ部から第１の方向へ延びる第１のスラブ部を含むリブ型導波路を有する第１の半導体層と、
　前記リブ部上に形成された誘電体層と、
　前記誘電体層の上面から前記第１の方向とは逆の第２の方向へと延びる第２の半導体層と、
　前記第１のスラブ部に前記第１の方向の側で接するように前記第１の半導体層に形成された第１の高濃度不純物領域と、
　前記第２の半導体層の前記第２の方向寄りの領域であって、前記第１の半導体層と積層方向に重なる領域以外の領域に形成された第２の高濃度不純物領域と、
　を有する、電気光学装置。」
　ウ　一方、両者は、以下の点で相違する。
　＜相違点１＞
　「誘電体層」が形成された位置が、
　本願発明１は、「リブ部上のみ」であるのに対して、
　引用発明は、右下側半導体層の凸部上のみではなく、左下側半導体層の上　面にも形成されている点。
　
　＜相違点２＞
　本願発明１は、「第１の半導体層は、リブ部から第２の方向へ延びる第２のスラブ部をさらに有し、前記第２のスラブ部には高純度不純物領域が接していない」のに対して、
　引用発明は、第２のスラブ部すら有していない点。
(２)判断
　ア　上記＜相違点１＞について検討する。
(ア)リブ部と該リブ部の両側にスラブ部を有し、該スラブ部の外側(両側)に電極を左右対称に配置した構造（以下「対称構造」という。）のＭＯＳ型光導波路において、誘電体層をリブ部上のみに形成した構造は、例えば、引用文献２(国際公開第２０１４／１５５４５０号)の図３（誘電体層が１５０であり、リブ部が１３１である。）ように、本願の優先日時点で周知である(以下「周知技術１」という。)。
　ちなみに、図３は、以下のものである。
(イ)しかしながら、引用発明の「ハイブリッドＭＯＳ光変調器」の光導波路は、上記周知技術１のような対称構造のＭＯＳ型光導波路ではないので、引用発明に上記周知技術１をただちに適用できるとは言い難い。また、それを措くとしても、引用発明の「誘電体層」は、「積層部分から左下側半導体層の上面に沿って左側に延びる」ものであるところ、引用文献１の［００１７］、［００１８］、［００３０］等に記載された製造工程、図２及び図９等からして、「誘電体層」は、凸部の上面だけではなく、左下半導体層の上面を含めて広く形成されるとともに、これらの形成が同時になされたものであると解され、しかも、誘電体層が左下半導体層の上面を含めて存在することが、それ自体として特段の問題があると認識されるとはいえず、むしろ、上側半導体層が積層部分から左側に延びる水平部を設けるのに資すると解されることから、周知技術１のような構造が従来広く存在したからといって、引用発明の左下側半導体層の上面等に形成された「誘電体層」を敢えて取り除く動機が生じるものでもない。
　また、引用文献３及び引用文献４の記載を見ても、そのことを動機付ける記載も示唆もない。
　
(ウ)よって、引用発明において、上記＜相違点１＞に係る本願発明１の構成を採用することは、当業者が容易になし得ることであるとはいえない。
　なお、原査定は、当業者であれば、引用発明において、上記周知技術１を採用することにより、上記＜相違点１＞に係る構成に容易に至る旨判断するが、上記したとおりである。
　イ　してみると、他の相違点について検討するまでもなく、本願発明１は、引用文献１ないし引用文献４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
２　本願発明２ないし本願発明９について
　本願発明２ないし本願発明９も、上記＜相違点１＞に係る本願発明１の構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用文献１ないし引用文献４に記載された発明に基づいて容易に発明をすることができたものであるとはいえない。
３　まとめ
　本願発明１ないし本願発明９は、当業者が引用文献１ないし引用文献４に記載された発明に基づいて容易に発明をすることができたものであるとはいえない。
　
第６ むすび
　以上のとおり、本願発明１ないし本願発明９は、当業者が引用文献１ないし引用文献４に記載された発明に基づいて容易に発明をすることができたものではない。したがって、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。