(57)【要約】  浮遊ゲート及び制御ゲートを有する半導体記憶装置の、占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより一層増大させる半導体記憶装置及びその製造方法を提供することを目的とする。  半導体層の側壁の周囲の全部に形成された浮遊ゲート及び制御ゲートから構成されるメモリセルを有する半導体記憶装置であり、浮遊ゲートを半導体層の底部から離すことにより、制御ゲートを浮遊ゲート下部に形成する。さらに、浮遊ゲート上部に制御ゲートを形成することにより、凹形状の制御ゲートを作る手段を提供する。【特許請求の範囲】
【請求項１】
基板上に柱状半導体層を備え、
浮遊ゲートが、柱状半導体層の側面に平行に配置され、
制御ゲートが、浮遊ゲートの柱状半導体層に面する側とは反対の対向面と、これと隣接する少なくとも他の1面とを覆うように絶縁膜を介して形成されている不揮発性半導体記憶装置。
【請求項２】
前記制御ゲートが、前記浮遊ゲートの対向面と、該対向面と隣接する浮遊ゲートの横幅方向の上部、下部または上下部とを覆うように形成されている請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御ゲートが、前記浮遊ゲートの対向面と上下部とを覆うように形成されている請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記制御ゲートが、前記浮遊ゲートの対向面と上部とを覆うように形成されている請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記制御ゲートが、前記浮遊ゲートの対向面と下部とを覆うように形成されている請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記絶縁膜が、１層のシリコン酸化膜、またはシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の３層により構成されている請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
第１導電型の半導体基板に柱状半導体層を形成する工程と、
該柱状半導体層の側面に平行に浮遊ゲートを配置する工程と、
該浮遊ゲートの柱状半導体層に面する側とは反対の対向面と、これと隣接する少なくとも他の1面とを覆うように絶縁膜を介して制御ゲートを形成する工程とを含む不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、より詳細には、浮遊ゲートと制御ゲートとを備えるメモリトランジスタを用いた不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＥＥＰＲＯＭのメモリセルとしては、ゲート部に浮遊ゲートと制御ゲートとを有し、トンネル電流を利用して浮遊ゲートへの電荷の注入、浮遊ゲートからの電荷の放出を行うＭＯＳトランジスタ構造のデバイスが知られている。このメモリセルでは、浮遊ゲートの電荷蓄積状態の相違によるしきい値電圧の相違をデータ“０”、“１”として記憶する。【０００３】
例えば、浮遊ゲートを用いたｎチャネルのメモリセルの場合、浮遊ゲートに電子を注入するには、ソース拡散層を接地し、ドレイン拡散層および制御ゲートに正の高電圧を印加する。このとき、ドレイン拡散層付近で、シリコン表面から酸化膜へのエネルギー障壁を越えることができる高いエネルギーを有する電子、すなわちホットエレクトロンが発生し、この電子がシリコン酸化膜の障壁を越えて制御ゲートの高電圧に引かれて浮遊ゲートに注入される。この電子注入により、メモリセルのしきい値電圧は正方向に移動する。【０００４】
一方、浮遊ゲートの電子を放出させるには、制御ゲートを接地し、ソース/ドレイン拡散層又は基板のいずれかに正の高電圧を印加する。このとき、浮遊ゲートからトンネル電流によって基板側へ電子が放出される。この電子放出により、メモリセルのしきい値電圧は負方向に移動する。【０００５】
以上の動作において、電子の注入と放出、すなわち書き込みと消去とを効率良く行うためには、浮遊ゲートと制御ゲート及び浮遊ゲートと基板との間の容量結合の関係が重要である。すなわち、浮遊ゲートと制御ゲートとの間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、書き込み及び消去が容易になる。【０００６】
しかしながら、近年の半導体技術の進歩、特に微細加工技術の進歩により、ＥＥＰＲＯＭのメモリセルの小型化と大容量化とが急速に進んでいる。
したがって、メモリセル面積を小さくして、加えて、浮遊ゲートと制御ゲートとの間の容量を如何に大きく確保するかが重要な問題となっている。【０００７】
浮遊ゲートと制御ゲートとの間の容量を大きくするためには、これらの間のゲート絶縁膜を薄くするか、その誘電率を大きくするか、又は浮遊ゲートと制御ゲートとの対向面積を大きくすることが必要である。
しかしながら、ゲート絶縁膜を薄くすることには信頼性上限界がある。また、ゲート絶縁膜の誘電率を大きくするには、例えば、シリコン酸化膜に代えてシリコン窒素膜等を用いることが考えられるが、これも主として信頼性上問題があって実用的でない。【０００８】
したがって、十分な容量を確保するために、浮遊ゲートと制御ゲートとの対抗面積を一定値以上確保することが必要となるが、これは、メモリセルの面積を小さくしてＥＥＰＲＯＭの大容量化を図ることとは相反する。【０００９】
そこで、これに対し、半導体基板が格子縞状の溝により分離され、そこに複数の柱状半導体層をマトリクス状に配列し、その柱状半導体層の側壁を利用してメモリトランジスタが構成されるＥＥＰＲＯＭが提案されている（例えば、非特許文献１）。このような構成により、小さい占有面積で、浮遊ゲートと制御ゲートとの間の容量を十分大きく確保することができる。【００１０】
また、この構成において、各メモリセルのビット線に繋がるドレイン拡散層は、それぞれ柱状半導体層の上面に形成され、溝によって電気的に完全に絶縁されている。さらに、素子分離領域を小さくすることができ、メモリセルサイズも小さくできる。したがって、優れた書き込みと消去の効率を有するメモリセルを集積した大容量化ＥＥＰＲＯＭを得ることができる。【００１１】
また、不揮発性半導体記憶装置の課題として、浮遊ゲートと制御ゲート間の容量を大きくすることにより、低い制御ゲート電圧においても半導体層と浮遊ゲート間の電圧を大きくし、浮遊ゲートに電子を注入し書き込みを行うことが可能となる。【００１２】
【非特許文献１】Fumihiko Hayashi and James D. Plummer, “A Self-Aligned Split-Gate Flash EEPROM Cell with ３-D Pillar Structure”, 1999 Symposium on VSLI Technology, Session 7A, T7A-4, Kyoto, Japan
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、非特許文献１に記載の構造を示す図１７において、浮遊ゲートの膜厚と制御ゲートの膜厚との間のカップリング比を大きくするためには、浮遊ゲートと制御ゲート間の容量を大きくすればよい。そのためには、浮遊ゲートの膜厚を厚くすればよいが、浮遊ゲートの膜厚を厚くすると浮遊ゲートの下にある半導体層と浮遊ゲート間の容量も大きくなってしまい、結果としてカップリング比は低下してしまう。【００１４】
そこで、本発明は、半導体層と浮遊ゲート間の容量を増やすことなく、カップリング比を増加させることを課題とする。
【課題を解決するための手段】
【００１５】
本発明は、基板上に柱状半導体層を備え、柱状半導体層の側面に平行に配置される浮遊ゲートに関して、
（１）制御ゲートが、浮遊ゲートの柱状半導体層に面する側とは反対の対向面と上部を覆うように形成されることで、カップリング比を増加させるか；
（２）制御ゲートが、浮遊ゲートの柱状半導体層に面する側とは反対の対向面と、下部を覆うように形成されることで、浮遊ゲート膜厚に依存する浮遊ゲート下の半導体層と浮遊ゲートとの間の容量を無くし、半導体層と浮遊ゲート間の容量を増加させずに、カップリング比の低下を起こさせないか；または、【００１６】
（３）制御ゲートが、浮遊ゲートの柱状半導体層に面する側とは反対の対向面と上下部とを覆うように形成されることにより、浮遊ゲートと制御ゲート間の容量を大きくすることを可能にし、その結果、カップリング比を大きくさせる；
ことにより、上記課題を解決する不揮発性半導体記憶装置を提供する。【００１７】
かくして、本発明によれば、基板上に柱状半導体層を備え、
浮遊ゲートが、柱状半導体層の側面に平行に配置され、
制御ゲートが、浮遊ゲートの柱状半導体層に面する側とは反対の対向面と、これと隣接する少なくとも他の1面とを覆うように絶縁膜を介して形成されていることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１８】
本発明によれば、制御ゲートが、浮遊ゲートの上記の対向面と上部および/または下部を覆うように形成されているため、半導体層と浮遊ゲート間の容量を増やすことなく、制御ゲートと浮遊ゲート間の容量だけを増やすことが可能となり、カップリング比を従来のSGT型フラッシュメモリよりも大きくすることが可能となる。そのため、書き込み特性が良くなり、理想的なサブスレッショルドスウィングSの実現が可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【図２】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【図３】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【図４ａ】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【図４ｂ】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【図４ｃ】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【図５ａ】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【図５ｂ】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【００２０】
【図６ａ】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【図６ｂ】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【図６ｃ】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【図７】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【図８】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【図９ａ】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【図９ｂ】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【図９ｃ】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【図１０ａ】本発明の実施例１による不揮発性半導体記憶装置の概略工程断面図である。
【００２１】
【図１０ｂ】本発明の実施例１による不揮発性半導体記憶装置の断面図である。
【図１１】本発明の実施例２による不揮発性半導体記憶装置の断面図である。
【図１２】本発明の実施例３による不揮発性半導体記憶装置の断面図である。
【図１３】本発明の実施例４による不揮発性半導体記憶装置の断面図である。
【図１４】本発明の実施例５による不揮発性半導体記憶装置の断面図である。
【図１５】本発明の実施例６による不揮発性半導体記憶装置の断面図である。
【図１６】本発明の実施例７による不揮発性半導体記憶装置の断面図である。
【００２２】
【図１７】従来の技術の不揮発性半導体記憶装置の断面図である。
【図１８】従来の技術のカップリング比を説明するための図である。
【図１９】従来の技術のカップリング比を説明するための図である。
【図２０】従来の技術のカップリング比を説明するための図である。
【図２１】本発明の技術のカップリング比を説明するための図である。
【００２３】
【図２２】本発明の技術のカップリング比を説明するための図である。
【図２３】本発明の技術のカップリング比を説明するための図である。
【図２４】本発明の技術のカップリング比を説明するための図である。
【図２５】本発明の技術のカップリング比を説明するための図である。
【００２４】
【図２６】従来の技術による半導体装置と本発明による半導体記憶装置のカップリング比を比較する図である。
【図２７】従来の技術による半導体装置と本発明による半導体記憶装置のカップリング比を比較する図である。
【図２８】従来の技術による半導体装置と本発明による半導体記憶装置のカップリング比を比較する図である。
【図２９】従来の技術による半導体装置と本発明による半導体記憶装置のカップリング比を比較する図である。
【符号の説明】
【００２５】
１  半導体基板（ｐ型）
２、５、１３  シリコン酸化膜
３  シリコン酸化膜（トンネル酸化膜）
４  ポリシリコン層（浮遊ゲート）
６  第１半導体層（チャネル、ｐ型）
７／８  第２半導体層（ソース拡散層、ｎ型）／第２半導体層（ドレイン拡散層、ｎ型）
９  シリコン酸化膜（インターポリ絶縁膜）
１０  シリコン窒化膜（インターポリ絶縁膜）
１１  ポリシリコン層（制御ゲート）
１２  フォトレジスト膜
１４  ビットライン
【発明を実施するための最良の形態】
【００２６】
具体的には、本発明によれば、基板上に柱状半導体層を備え、浮遊ゲートが、柱状半導体層の側面に平行に配置され、制御ゲートが、浮遊ゲートの柱状半導体層に面する側とは反対の対向面と、これと隣接する浮遊ゲートの横幅方向の上部、下部または上下部とを覆うように形成されている不揮発性半導体記憶装置が提供される。【００２７】
本発明に使用できる半導体基板としては、特に限定されず、公知の基板をいずれも使用できる。例えば、シリコン、ゲルマニウム等の元素半導体、およびシリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板等が挙げられる。【００２８】
また、表面に半導体層を有するものとしては、ＳＯＩ(Silicon on Insulator)基板、ＳＯＳ(Silicone on Sapphire)基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するもの等が挙げられる。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。また、半導体基板は、ｐ型又はｎ型の第１の導電型を有している。【００２９】
次に、上記基板上に形成されている柱状半導体層は、基板を構成する材料と同一又は異なる材料からなっていてもよい。特に、同一の材料からなることが好ましく、シリコンからなることがより好ましい。【００３０】
柱状半導体層の形状は、特に限定されず、円柱、角柱（三角柱、四角柱、多角柱）、円錐、角錐等の種々の形状が採用できる。また、柱状半導体層は、基板と同一の導電型でも、異なる導電型を有していてもよい。
柱状半導体層の形成方法は、特に限定されず、公知の方法をいずれも使用できる。例えば、エピタキシャル法を用いて、基板上に半導体層を堆積させ、半導体層をエッチングすることで柱状半導体層を形成する方法、または基板をエッチングにより掘り下げることにより柱状半導体層を形成する方法が挙げられる。【００３１】
上記の柱状半導体層の側面には、該側面と平行に浮遊ゲートが配置されている。
浮遊ゲートの横幅方向の上部または下部は、柱状半導体層に対して必ずしも垂直方向にある必要はなく、任意に傾斜していてもよい。
また、浮遊ゲートの形成方法は特に限定されないが、例えば、堆積方法が挙げられる。【００３２】
浮遊ゲートは、上記基板および/または上記柱状半導体層を構成する材料と同一又は異なる材料からなっていてもよく、特に限定されないが、例えば上記のように堆積方法により形成する場合、化学気相成長法により堆積させ易いポリシリコンが好ましい。
なお、柱状半導体層と浮遊ゲートの間には、通常シリコン酸化膜のような絶縁膜が形成されている。【００３３】
また、制御ゲートが、浮遊ゲートの柱状半導体層に面する側とは反対の対向面と、これと隣接する少なくとも他の1面とを覆うように絶縁膜を介して形成されている。
制御ゲートが浮遊ゲートを覆う割合は、特に限定されないが、制御ゲートが、浮遊ゲートの対向面全面と、これと隣接する少なくとも他の１面を部分的に、好ましくは半分以上覆うように形成されるのが、カップリング比を大きくする観点から好ましい。
制御ゲートの形成方法は特に限定されないが、例えば、堆積方法が挙げられる。【００３４】
制御ゲートを構成する材料は特に限定されず、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、金属、高融点金属等が挙げられるが、例えば上記のように堆積方法により形成する場合、化学気相成長法により堆積させ易いポリシリコンが好ましい。
なお、制御ゲートと浮遊ゲートとの間に形成されている絶縁膜(インターポリ絶縁膜)としては、例えば、シリコン酸化膜からなるインターポリ絶縁膜、またはシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の３層からなるインターポリ絶縁膜(ONO膜)等が挙げられる。【００３５】
更に、柱状半導体層の上部及び下部または半導体基板上には不純物拡散層が形成することができる。この不純物拡散層のうち上部の拡散層は、ドレイン/ソース領域として機能し、柱状半導体層の下部または半導体基板上に形成される拡散層はソース/ドレイン領域として機能する。柱状半導体層の下部拡散層は、柱状半導体層から半導体基板上に延在していてもよい。【００３６】
また、不純物拡散層が半導体基板上に形成されている場合は、柱状半導体層の根本部分を除く半導体基板の上面の全面、または半導体基板状の浮遊ゲートおよび制御ゲートの下部分を除く半導体基板上の周囲部分に形成されていてもよい。【００３７】
なお不純物拡散層は、半導体基板及び柱状半導体層が、第１導電型がｎ型の場合は第２導電型はｐ型を有し、柱状半導体層が、第２導電型がｐ型の場合は第１導電型はｎ型を有することが好ましい。
柱状半導体層の上部に形成される拡散層は当業者に公知の方法によりその表面を露出させることにより、ビット線を形成することができる。【００３８】
したがって、本発明によれば、基板上に柱状半導体層を備え、浮遊ゲートが、柱状半導体層の側面に平行に配置され、制御ゲートが、浮遊ゲートの柱状半導体層に面する側とは反対の対向面と上下部とを覆うように形成されている不揮発性半導体記憶装置が提供される。【００３９】
また、別の観点によれば、前記制御ゲートが、前記浮遊ゲートの対向面と上部とを覆うように形成されている不揮発性半導体記憶装置も本発明の範囲に含まれる。【００４０】
さらに、別の観点によれば、前記制御ゲートが、前記浮遊ゲートの対向面と下部とを覆うように形成されている不揮発性半導体記憶装置本発明の範囲に含まれる。
【実施例】
【００４１】
以下、本発明の実施の形態について、図面を参照して詳細に説明するが、本発明は、以下の実施例により何等制限されるものではない。
なお、以下の実施の形態を説明するための全ての図面において、同一の機能を有する部材には同一の符号を付し、実施の形態の説明および各図においてその繰り返しの説明は省略する。【００４２】
図１〜図１０ｂは本発明による半導体基板上に存在する１つの不揮発性半導体記憶装置の製造方法を段階的に示す模式図である。
また、図１０ｂ〜図１６は本発明により製造された不揮発性半導体記憶装置の構造を示す模式図である。【００４３】
さらに図１７〜図２０および図２１〜図２５は、それぞれ、従来技術による半導体装置および本発明による半導体記憶装置の構造を示す模式図である。
これらの図においては、一例として、半導体基板上に形成される柱状半導体層が円柱状であるものを示している。【００４４】
実施例１
工程１：
例えば、シリコンからなるｐ型半導体基板(1)に、熱酸化法により厚いシリコン酸化膜(2)を形成する（図１）。【００４５】
次に、リソグラフィと反応性イオンエッチング（RIE）技術により前記シリコン酸化膜をｐ型半導体基板をエッチングするためのマスクとして形成する（図２）。【００４６】
その後、RIE技術によりｐ型半導体基板を、例えば、深さ５００ｎｍ程度削ることによりシリコン柱を形成する（図３）。【００４７】
次に、ウエットエッチング技術によりシリコン柱上のエッチングマスクおよびシリコン酸化物を除去する（図４ａ）。そして、熱酸化技術による犠牲酸化とウエットエッチング技術によりシリコン柱を細くする（図４ｂ）。【００４８】
工程２：
さらに、ゲート酸化を行い、シリコン柱の周囲を含む全表面にゲート酸化膜(3)を形成する（図４ｃ）。【００４９】
工程３：
その後、化学気相成長法(CVD)技術によりポリシリコン層(4)を堆積させる（図５ａ）。そして、熱酸化法により堆積したポリシリコン表面を酸化して酸化膜(5)を形成する（図５ｂ）。【００５０】
工程４：
次に、ポリシリコン表面に形成された酸化膜をRIE技術により、ポリシリコンの側壁部分だけが残るようにして他の部分を除去する（図６ａ）。【００５１】
工程５：
さらに、ウエットエッチング技術によりポリシリコンを削り（図６ｂ）、浮遊ゲートを形成する。
なお、この工程において、半導体基板上に複数のメモリセルが存在する場合は、隣のメモリセルと切り離されて浮遊ゲートがそれぞれ形成される。
その後、ウエットエッチング技術によりポリシリコンの内側以外のシリコン酸化物を全て剥離する（図６ｃ）。【００５２】
工程６：
次に、斜めイオン注入により、リン（Ｐ）イオンをシリコン柱に注入し、メモリのソース/ドレインとなる拡散層(7/8)を形成することにより、チャネル、ソース/ドレインからなる第１および第２の半導体層(6〜8)を形成する（図７）。
上記のイオン注入の際に、シリコン酸化膜およびポリシリコン膜がマスクとして機能し、メモリのチャネル部分(6)が自己整合的に形成される。【００５３】
形成されたメモリのチャネルのｙ軸方向の長さがチャネル長となる。
なお、上記のチャネルの長さは、図６ａ〜図６ｃの各工程で示されたポリシリコン酸化膜のRIEと、ポリシリコンのウエットエッチングとにより容易に調節できる。【００５４】
工程７：
その後、上記の半導体層上に、CVD技術によりシリコン酸化物(9)、シリコン窒化物(10)、シリコン酸化物(9)を、それぞれこの順に堆積させることにより、浮遊ゲートと制御ゲート間に３層の絶縁膜(インターポリ絶縁膜、ONO膜)を形成する（図８）。
ここで、上記の３層からなるONO膜の替わりに、１層のシリコン酸化物からなるインターポリ絶縁膜を形成することもできる。【００５５】
工程８：
次に、上記で形成されたシリコン酸化物の表面上にCVD技術によりポリシリコン層(11)を堆積させて、化学機械研磨（CMP）技術によりこのポリシリコンの表面を平坦化する（図９ａ）。【００５６】
工程９：
次いで、リソグラフィとRIE技術により制御ゲートの側面を成形する（図９ｂ）。その後、さらにRIE技術によりポリシリコンを成形することにより制御ゲートの上部を形成して図９ｃに示す構造物を得る。【００５７】
工程１０：
さらに、得られた構造物上の表面上にシリコン酸化物(13)をCVD技術により堆積させる。この工程により、半導体基板上に複数のメモリセルが存在する場合は、隣のメモリセルと絶縁できる。【００５８】
工程１１：
次いで、CMP技術により構造物の上部のシリコン、シリコン酸化物およびシリコン窒化物を削ることにより、ドレイン部分を露出させる（図１０ａ）。【００５９】
工程１２：
その後、CVD技術とリソグラフィによりビットライン(14)を形成することにより、制御ゲートが、前記浮遊ゲートの対向面と上下部とを覆うように形成されている不揮発性半導体記憶装置が提供される（図１０ｂ）。【００６０】
このようにして得られた半導体装置は、チャネル部分がフローティングになっておらず、また、浮遊ゲート下部の制御ゲートを挟まずにチャネル部分と平行に配置されているため、メモリセル以外にも、トランジスタ部分を有している。【００６１】
図１１〜図１６はそれぞれ、図１０ｂ(実施例１)に示す不揮発性半導体記憶装置の製造方法において、製造条件を少し変えることにより得られる本発明の異なる実施の形態の不揮発性半導体記憶装置の製造例を示す。【００６２】
実施例２
実施例１において、工程５における条件を変えることによりｎ型ドレイン拡散層とｎ型ソース拡散層との間にｐ型チャネルが、浮遊ゲートとほぼ同じ長さに形成された図１１に示す半導体記憶装置が得られる。【００６３】
このようにして得られた半導体記憶装置は、チャネル部分がフローティングになっており、拡散層が浮遊ゲート下部の制御ゲートの横にあるため、トランジスタ部分を有していない。【００６４】
実施例３
次に、実施例１において、工程５における条件を変えることによりｎ型ドレイン拡散層とｎ型ソース拡散層との間にｐ型チャネルが、浮遊ゲート長さより長く形成された図１２に示す半導体記憶装置が得られる。【００６５】
このようにして得られる半導体記憶装置は、チャネル部分がフローティングになっており、また、浮遊ゲート下部の制御ゲートが浮遊ゲートを挟まずにチャネル部分と平行に配置されているため、メモリセル以外にも、トランジスタ部分を有している。【００６６】
実施例４
実施例１の工程７において、シリコン酸化膜だけを堆積させること以外は、実施例１と同様にしてインターポリ絶縁膜が１層のシリコン酸化膜のみからなる図１３に示す半導体記憶装置が得られる。【００６７】
このようにして得られる半導体記憶装置は、実施例１で得られる半導体記憶装置のＯＮＯ膜をシリコン酸化膜のみに変えたものであり、そのカップリング比は、実施例１の半導体記憶装置に比べ低下するが、製造工程数を減少させることができる。【００６８】
実施例５
実施例１の工程４において、シリコン酸化膜およびポリシリコンを、RIE技術に付して、半導体基板上にゲート酸化膜を介して配置される浮遊ゲートを形成する。浮遊ゲートの厚さはポリシリコンの厚さと実質的に同じである。
次いで工程７に付して制御ゲートを形成する。次に、制御ゲートをマスクとしてソース／ドレイン拡散層形成部分を露出させる。その後、工程６に付して、柱状半導体層の上部および浮遊ゲートと制御ゲートの下部分を除く半導体基板の周囲部分にメモリのドレイン/ソース拡散層を形成する。その後、工程１１と１２の処理に付すことにより、制御ゲートが、前記浮遊ゲートの対向面と上部とを覆うように形成され、かつ、該浮遊ゲートと制御ゲートの下が、ｐ型チャネルからなり、このチャネルの制御ゲートの下より外側にｎ型ソース拡散層が形成されている図１４に示す半導体記憶装置が得られる。【００６９】
このようにして得られる半導体記憶装置は、浮遊ゲートの側面と上部に制御ゲートを有するものであり、実施例１の半導体記憶装置と比べカップリング比は低下するが、製造工程数を減少させることができる。【００７０】
実施例６
実施例１の工程９において、浮遊ゲートの上部に形成されるインターポリ絶縁膜が露出するまでエッチングする。次いで工程１０、１１および１２の順に処理して、制御ゲートが、前記浮遊ゲートの対向面と下部とを覆うように形成され、かつ、該制御ゲートの下は、ｐ型チャネルからなり、このチャネルの制御ゲートの下より外側にｎ型ソース拡散層が形成されている図１５に示す半導体記憶装置が得られる。【００７１】
このようにして得られる半導体記憶装置は、浮遊ゲートの側面と下部に制御ゲートを有するものであり、実施例１の半導体記憶装置と比べカップリング比は低下するが、製造工程数を減少させることができる。【００７２】
実施例７
実施例１の工程１の後に、基板に対して垂直イオン注入により、リン（Ｐ）イオンをシリコン柱および基板表面に注入し、メモリのソース/ドレイン拡散層(7/8)を形成し、次いで、工程６を除き、実施例１と同様にして工程２以降の処理に付し、図１６に示す半導体記憶装置が得られる。【００７３】
このようにして得られる半導体記憶装置は、浮遊ゲート上部にもトランジスタ部分を有しており、メモリセル以外のトランジスタ部分が浮遊ゲート下部のみにあった実施例１の半導体記憶装置に比べ、同面積を上げることなく、より信頼性を上げることができる。【００７４】
次に、従来の技術とカップリング比の増加を実現するための本発明の技術との違いを、図１２を用いて説明する。図１２は、本発明による不揮発性半導体記憶装置のうち、最も高いカップリング比を有する半導体記憶装置を示している。この装置において、浮遊ゲートが、柱状半導体層の側面に平行に配置され、制御ゲートが、浮遊ゲートの柱状半導体層に面する側とは反対の対向面と、これと隣接する浮遊ゲートの上部および下部が、絶縁膜(インターポリ絶縁膜)を介し、覆われた構造を有している。【００７５】
なお、説明上：
１）  浮遊ゲートと第二半導体層が重なるオーバーラップ部分はない：
２）  浮遊ゲートと制御ゲートの間の容量における、コーナー部分の容量は無視できる：３）  浮遊ゲートの前記の対向面と制御ゲートが重なっている部分の長さは、チャネル長と同じ：
ものと仮定する。【００７６】
まず、従来の技術について図１７〜図２０を用いて説明する。
従来の技術における総トンネル酸化膜容量（以下Ｃox1）は、円筒形の形状をした容量Ｃox1-side（図１９）と並行平板容量Ｃox1-under（図２０）が並列接続されたものと見なすことができる。【００７７】
ここで図１８に示しているように、シリコン柱の柱半径（以下、Ｒとする）、トンネル酸化膜厚（以下、Ｔoxとする）、浮遊ゲート膜厚（以下、Ｔfgとする）、インターポリ絶縁膜厚（以下、Ｔipとする）、ゲート長（以下、Ｌとする）、円周率（以下、πとする）およびシリコン酸化物の誘電率（以下、εoxとする）を用いると、円筒形の形状をした容量(Ｃoxl-side)と平行平板容量(Ｃoxl-under)は、それぞれ以下の式：【００７８】
【数１】
2006132158.tif 000002
、
で表されるので、総トンネル酸化膜容量(Ｃox1)は、式：【００７９】
【数２】
2006132158.tif 000003
で表される。
また、インターポリ絶縁膜容量（以下、Ｃip1とする）は、図１９に示す円筒形の形状をした容量のみなので上記で定義したπ、εox、Ｌ、Ｒ、Ｔox、Ｔfg、Ｔipを用いることにより、式：【００８０】
【数３】
2006132158.tif 000004
で表される。【００８１】
次に、本発明の技術について図２１〜図２５を用いて説明する。本発明におけるトンネル酸化膜容量（以下、Ｃox2とする）は、図２３に示す円筒形の形状をした容量のみなので、図２１に示しているＬ、Ｒ、Ｔoxならびにπおよびεoxを用いると、式：【００８２】
【数４】
2006132158.tif 000005
で表される。【００８３】
また、総インターポリ絶縁膜容量（以下、Ｃip2とする）は、円筒形の形状をしたインターポリ絶縁膜の容量（以下、Ｃip2-sideとする）（図２３）と、並行平板状のインターポリ絶縁膜容量（以下、Ｃip2-underとする）（図２１）が並列接続されたものと見なすことができる。
すなわち、総インターポリ絶縁膜容量は、Ｃip2＝Ｃip2-side＋Ｃip2-under となる。【００８４】
しかしながら、Ｃip2-sideは、前記ＯＮＯ膜は３層からなっている。そこで、図２１および図２５に示すＬ、Ｒ、Ｔox、Ｔfg、π、εoxを用い、かつインターポリ絶縁膜の内側のシリコン酸化膜厚およびその容量をそれぞれＴip1およびC１とし、中間のシリコン窒化膜厚およびその容量をそれぞれＴip2およびＣ２とし、シリコン窒化膜厚の誘電率をεSiNとし、そして外側のシリコン酸化膜厚およびその容量をそれぞれＴip3およびＣ３とすると、Ｃ１、Ｃ２およびＣ３は、式：【００８５】
【数５】
2006132158.tif 000006
で表される。【００８６】
一方、円筒形の形状をしたインターポリ絶縁膜の容量Ｃip2-sideは、ＯＮＯ膜の容量の直列合成容量と見なすことができるので、Ｃip2-sideは、式：
【数６】
2006132158.tif 000007
で表される。【００８７】
他方、並行平板形のＯＮＯ膜の容量Ｃip2-underは、前記Ｃoxl-underと同様にして、式：
【数７】
2006132158.tif 000008
で表される。
なお、同式中においてＴip' は３層からなるＯＮＯ膜をシリコン酸化膜に換算した膜厚を意味する。【００８８】
したがって、総インターポリ絶縁膜容量は、式：
【数８】
2006132158.tif 000009
で表される。【００８９】
次に、以下の試験例に示すように柱直径およびゲート長を変えて、従来の技術により製造した半導体記憶装置（図１７）と本発明の実施例３による半導体記憶装置（図１２）との間においてカップリング比の比較を行なった。
なお、カップリング比は、トンネル酸化膜容量とインターポリ絶縁膜容量との比、すなわち、インターポリ絶縁膜容量をトンネル酸化膜容量で割って算出した。
以下の試験例で製造した各半導体記憶装置について、上記のようにして計算して比較した結果を図２６〜図２９に示す。【００９０】
試験例１
非特許文献１で実際に試作された柱直径Ｒ＝３００ｎｍとゲート長Ｌ＝５２０ｎｍの半導体記憶装置と、同条件の本発明の実施例３による半導体記憶装置（図１２）による半導体記憶装置に関して、浮遊ゲート膜厚の変化によるカップリング比の変化を比較して表したグラフを図２６に示す。【００９１】
なお、このグラフにおいて、縦軸はカップリング比を、横軸は浮遊ゲート膜厚Ｔfgを示している。
このグラフから本発明による半導体記憶装置は、従来技術によるものよりカップリング比が大きく、その差は、浮遊ゲート膜厚を厚くすればするほど、さらに大きくなることが判った。【００９２】
試験例２
試験例１と同様に、柱直径Ｒ＝３００ｎｍとゲート長Ｌ＝５０ｎｍの半導体記憶装置を、従来技術と本発明により作成して比較した結果を図２７に示す。【００９３】
試験例３
試験例１と同様に、柱直径Ｒ＝５０ｎｍとゲート長Ｌ＝５２０ｎｍの半導体記憶装置を、従来技術と本発明により作成して比較した結果を図２８に示す。【００９４】
試験例４
試験例１と同様に、柱直径Ｒ＝５０ｎｍとゲート長Ｌ＝５０ｎｍの半導体記憶装置を、従来技術と本発明により作成して比較した結果を図２９に示す。【００９５】
以上の、試験例の結果から、本発明による不揮発性半導体記憶装置において、浮遊ゲートの膜厚、すなわちＴfgが厚くなるほど、従来技術による半導体記憶装置との間のカップリング比の差が大きくなることが判る。【００９６】
これは、従来技術による半導体記憶装置では、Ｔfgを厚くすることによりトンネル酸化膜容量Ｃox1が増加するが、本発明による半導体記憶装置では、Ｔfgを厚くすることによりインターポリ絶縁膜容量Ｃip2が増加する効果に基づくものと考えられる。
【産業上の利用可能性】
【００９７】
本発明によれば、制御ゲートが浮遊ゲートの上下にあるため、半導体層と浮遊ゲート間の容量を増やすことなく、制御ゲートと浮遊ゲート間の容量だけを増やすことが可能となり、カップリング比を従来のSGT型フラッシュメモリよりも大きくすることが可能となる。そのため、書き込み特性が良くなり、理想的なサブスレッショルドスウィングSの実現が可能となる。
【図４ａ】
2006132158.tif 000010
【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図１】
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【図２】
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【図３】
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【図４ｂ】
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【図４ｃ】
2006132158.tif 000019
【図５ａ】
2006132158.tif 000020
【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図７】
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【図８】
2006132158.tif 000026
【図９ａ】
2006132158.tif 000027
【図９ｂ】
2006132158.tif 000028
【図９ｃ】
2006132158.tif 000029
【図１０ａ】
2006132158.tif 000030
【図１０ｂ】
2006132158.tif 000031
【図１１】
2006132158.tif 000032
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
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2006132158.tif 000049
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