【手続補正書】
【提出日】平成30年11月20日(2018.11.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】論理回路、半導体装置、電子部品
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１回路、一対の保持回路、および第２回路を有する論理回路であって、
前記一対の保持回路は、それぞれ、電気的に直列に接続された２個のスイッチ、ならびに、前記２個のスイッチの接続部に電気的に接続されている容量素子を有し、かつ、前記２個のスイッチは、活性層が酸化物半導体を含むトランジスタで構成され、
前記第１回路は１の入力データから相補データを生成する機能を有し、
前記一対の保持回路によって相補データが保持され、
前記一対の保持回路で保持されている相補データは前記第２回路によって増幅される論理回路。
【請求項２】
第１回路と、
一対の第１保持回路と、
第２回路と、を有し、
前記第１回路は、第１入力ノード、第１出力ノードおよび第２出力ノードを有し、
前記一対の第１保持回路は、それぞれ、第１トランジスタ、第２トランジスタ、第１容量素子、第１ノード、第２入力ノード、および第３出力ノードを有し、
前記第２回路は、第３入力ノード、第４入力ノード、第４出力ノード、および第５出力ノードを有し、
前記第１回路は、前記第１入力ノードの入力データから第１相補データを生成する機能を有し、
前記第１相補データのうち、前記第１入力ノードと同じ論理のデータが前記第１出力ノードから出力され、他方が前記第２出力ノードから出力され、
前記一対の保持回路において、それぞれ、
前記第１容量素子は前記第１ノードに電気的に接続され、
前記第１トランジスタおよび前記第２トランジスタの活性層は酸化物半導体を有し、
前記第１トランジスタは前記第１ノードと前記第２入力ノード間の導通状態を制御する機能を有し、
前記第２トランジスタは前記第１ノードと前記第３出力ノード間の導通状態を制御する機能を有し、
前記第１トランジスタのゲートには第１クロック信号が入力され、
前記第２トランジスタのゲートには第２クロック信号が入力され、
前記第１クロック信号と前記第２クロック信号とは論理が反転関係にあり、  一方の前記第１保持回路の前記第２入力ノードは前記第１出力ノードと電気的に接続され、かつ当該第１保持回路の前記第３出力ノードは前記第３入力ノードと電気的に接続され、
他方の前記第１保持回路の前記第２入力ノードは前記第２出力ノードと電気的に接続され、かつ当該第１保持回路の前記第３出力ノードは前記第４入力ノードと電気的に接続され、
前記第２回路は、前記第３入力ノードと前記第４入力ノード間の電圧を増幅して、第２相補データを生成する機能を有し、
前記第２相補データの一方のデータが前記第４出力ノードから出力され、他方のデータが前記第５出力ノードから出力される論理回路。
【請求項３】
請求項２において、
前記第２回路は、第１ｎ型トランジスタ、第２ｎ型トランジスタ、第１ｐ型トランジスタ、および第２ｐ型トランジスタを有し、
前記第１ｎ型トランジスタのドレインと前記第１ｐ型トランジスタのドレインとは互いに電気的に接続され、
前記第２ｎ型トランジスタのドレインと前記第２ｐ型トランジスタのドレインとが電気的に接続され、
前記第１ｎ型トランジスタおよび前記第２ｎ型トランジスタのソースには、第１電位が入力され、
前記第１ｐ型トランジスタおよび前記第２ｐ型トランジスタのソースには、第２電位が入力され、
前記第３入力ノードは前記第１ｎ型トランジスタのゲートと電気的に接続され、
前記第４入力ノードは前記第２ｎ型トランジスタのゲートと電気的に接続され、
前記第４出力ノードは前記第１ｐ型トランジスタのゲートおよび前記第２ｐ型トランジスタのドレインと電気的に接続され、
前記第５出力ノードは前記第２ｐ型トランジスタのゲートおよび前記第１ｐ型トランジスタのドレインと電気的に接続されている論理回路。
【請求項４】
請求項３において、
前記第２回路は、第３ｎ型トランジスタおよび第４ｎ型トランジスタを有し、
前記第３ｎ型トランジスタのゲートは前記第４出力ノードと電気的に接続され、
前記第３ｎ型トランジスタのドレインは前記第５出力ノードと電気的に接続され、
前記第４ｎ型トランジスタのゲートは前記第５出力ノードと電気的に接続され、
前記第４ｎ型トランジスタのドレインは前記第４出力ノードと電気的に接続され、
前記第３ｎ型トランジスタおよび前記第４ｎ型トランジスタのソースには、前記第１電位が入力される論理回路。
【請求項５】
請求項３において、
前記第２回路は、第３ｎ型トランジスタ、第４ｎ型トランジスタおよび第５ｎ型トランジスタを有し、
前記第３ｎ型トランジスタのゲートは前記第４出力ノードと電気的に接続され、
前記第３ｎ型トランジスタのドレインは前記第５出力ノードと電気的に接続され、
前記第４ｎ型トランジスタのゲートは前記第５出力ノードと電気的に接続され、
前記第４ｎ型トランジスタのドレインは前記第４出力ノードと電気的に接続され、
前記第１ｎ型トランジスタのソースと前記第２ｎ型トランジスタのソースは互いに電気的に接続され、
前記第５ｎ型トランジスタは、前記第１ｎ型トランジスタおよび前記第２ｎ型トランジスタのソースと第１配線間の導通状態を制御する機能を有し、
前記第１配線には前記第１電位が入力され、
前記一対の第１保持回路の前記第１トランジスタのゲートおよび前記第５ｎ型トランジスタのゲートには、前記第１クロック信号が入力され、
前記一対の第１保持回路の前記第２トランジスタのゲートには第１信号が入力され、
前記第１信号は、前記第２トランジスタをオン状態にするための信号である論理回路。
【請求項６】
請求項２において、
前記第２回路は、第１乃至第６ｎ型トランジスタ、第１ｐ型トランジスタ、および第２ｐ型トランジスタを有し、
前記第３入力ノードは前記第１ｎ型トランジスタのゲートと電気的に接続され、
前記第４入力ノードは前記第２ｎ型トランジスタのゲートと電気的に接続され、
前記第４出力ノードには、前記第１ｐ型トランジスタのゲート、前記第２ｐ型トランジスタのドレイン、前記第３ｎ型トランジスタのゲート、および前記第４ｎ型トランジスタのドレインが電気的に接続され、
前記第５出力ノードには、前記第２ｐ型トランジスタのゲート、前記第１ｐ型トランジスタのドレイン、前記第３ｎ型トランジスタのドレイン、および前記第４ｎ型トランジスタのゲートが電気的に接続され、
前記第１乃至第４ｎ型トランジスタのソースには、第１電位が入力され、
前記第１ｐ型トランジスタおよび前記第２ｐ型トランジスタのソースには、第２電位が入力され、
前記第５ｎ型トランジスタは、前記第１ｎ型トランジスタのソースと前記第１ｐ型トランジスタのソース間の導通状態を制御する機能を有し、
前記第６ｎ型トランジスタは、前記第２ｎ型トランジスタのソースと前記第２ｐ型トランジスタのソース間の導通状態を制御する機能を有し、
前記第２トランジスタのゲートには第１信号が入力され、
前記第１信号は、通常動作期間に前記第２トランジスタをオン状態にするための信号であり、
前記第５ｎ型トランジスタおよび前記第６ｎ型トランジスタのゲートには、第３クロック信号が入力され、
前記第１クロック信号と前記第３クロック信号とは、論理が反転関係にある論理回路。
【請求項７】
請求項２において、
前記第２回路は、第１乃至第７ｎ型トランジスタ、および第１乃至第３ｐ型トランジスタを有し、
前記第３入力ノードは、前記第１ｎ型トランジスタのゲートと電気的に接続され、
前記第４入力ノードは、前記第２ｎ型トランジスタのゲートと電気的に接続され、
前記第４出力ノードは、前記第１ｐ型トランジスタのゲート、前記第２ｐ型トランジスタのドレイン、前記第３ｎ型トランジスタのゲート、および前記第４ｎ型トランジスタのドレインが電気的に接続され、
前記第５出力ノードは、前記第２ｐ型トランジスタのゲート、前記第１ｐ型トランジスタのドレイン、前記第４ｎ型トランジスタのゲート、および前記第３ｎ型トランジスタのドレインが電気的に接続され、
前記第５ｎ型トランジスタは、前記第１ｎ型トランジスタのソースと前記第１ｐ型トランジスタのソース間の導通状態を制御する機能を有し、
前記第６ｎ型トランジスタは、前記第２ｎ型トランジスタのソースと前記第２ｐ型トランジスタのソース間の導通状態を制御する機能を有し、
前記第１ｎ型トランジスタおよび前記第２ｎ型トランジスタのソースは、第１配線と電気的に接続され、
前記第１配線には、第１電位が入力され、
前記第７ｎ型トランジスタは、前記第３ｎ型トランジスタおよび前記第４ｎ型トランジスタのソースと、前記第１配線との間の導通状態を制御する機能を有し、
前記第１ｐ型トランジスタ及び前記第２ｐ型トランジスタのソースには第２電位が入力され、
前記第３ｐ型トランジスタのソースおよびドレインの一方は前記第１ｐ型トランジスタのゲートと電気的に接続され、他方は前記第２ｐ型トランジスタのゲートと電気的に接続され、
前記第１トランジスタのゲート、および前記第７ｎ型トランジスタのゲートには前記第１クロック信号が入力され、
前記第５ｎ型トランジスタおよび前記第６ｎ型トランジスタのゲートには、第３クロック信号が入力され、
前記第１クロック信号と前記第３クロック信号とは、論理が反転関係にあり、
前記第２トランジスタのゲート、および前記第３ｐ型トランジスタのゲートには第１信号が入力され、
前記第１信号は、前記第２トランジスタをオン状態にし、かつ前記第３ｐ型トランジスタをオフ状態にするための信号である論理回路。
【請求項８】
請求項７において、
前記第２回路は、一対の第２保持回路を有し、
前記一対の第２保持回路は、それぞれ、第３トランジスタ、第２容量素子、第２ノード、および入出力ノードを有し、
前記一対の第２保持回路において、それぞれ、
前記第３トランジスタの活性層は酸化物半導体を有し、
前記第２ノードは前記第２容量素子と電気的に接続され、
前記第３トランジスタは前記第２ノードと前記入出力ノード間の導通状態を制御する機能を有し、
前記第３トランジスタのゲートには第２信号が入力され
一方の前記第２保持回路の前記入出力ノードは前記第４出力ノードと電気的に接続され、
他方の前記第２保持回路の前記入出力ノードは前記第５出力ノードと電気的に接続されている論理回路。
【請求項９】
組み合わせ回路、およびフリップフロップを有する半導体装置であり、
前記フリップフロップは前記組み合わせ回路の出力データを保持し、
前記フリップフロップは、請求項１乃至８の何れか１項に記載の論理回路を有する半導体装置。
【請求項１０】
チップおよびリードを有する電子部品であり、
前記チップには、請求項１乃至８の何れか１項に記載の論理回路が設けられ、
前記リードは前記チップと電気的に接続されている電子部品。