(57)【要約】  水素拡散防止膜（２３，２７，２８）と相俟って、発生した水素の強誘電体膜（２５）への浸入を確実に防止すべく、水素を吸収する性質を持つ水素吸蔵性導電材料を用いて、グルー膜（３４ｂ，３５ｂ）を介してビア孔（３４ａ，３５ａ）を埋め込むように、層間絶縁膜（３３）上に当該水素吸蔵性導電材料又はこれを含む導電材料、ここではパラジウム（Ｐｄ）を堆積し、ＣＭＰを実行することにより、プラグ（３４，３５）を形成する。この構成により、比較的簡易な構成で水・水素の内部侵入を確実に防止し、強誘電体キャパシタ構造（３０）の高性能を保持することを可能とし、しかもこれを構成部材数及び工程数を増加させることなく実現することができる。
2007116443.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に形成されており、下部電極と上部電極とによりキャパシタ膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造の上方に形成されてなる配線と、
前記キャパシタ構造上に形成されてなり、少なくとも前記上部電極とその上方の前記配線とを電気的に接続する導電プラグと
を含み、
前記導電プラグは、水素を吸蔵する第１の導電材料を含み形成されていることを特徴とする半導体装置。
【請求項２】
Ｐｄ，Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，及びＳｍを第１の群、Ａｌ，Ｃｕ，Ｆｅ，及びＮｉを第２の群、Ｉｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，及びＯｓを第３の群として、
前記第１の導電材料は、前記第１の群から選ばれた１種、前記第１の群から選ばれた複数種の組み合わせによる合金、前記第１の群から選ばれた少なくとも１種と第２の群から選ばれた少なくとも１種の組み合わせによる合金、又は、前記第１の群から選ばれた少なくとも１種と第３の群から選ばれた少なくとも１種の組み合わせによる合金であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記上部電極と前記導電プラグとの間に導電膜が設けられており、
前記導電膜は、水素を吸蔵する第２の導電材料を含み形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２の導電材料は、Ｐｄ、又はＰｄとＩｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，Ｏｓから選ばれた少なくとも１種との組み合わせによる合金であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記配線は、水素を吸蔵する第３の導電材料を含み形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
Ｐｄ，Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，及びＳｍを第１の群、Ａｌ，Ｃｕ，Ｆｅ，及びＮｉを第２の群、Ｉｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，及びＯｓを第３の群として、
前記第３の導電材料は、前記第１の群から選ばれた１種、前記第１の群から選ばれた複数種の組み合わせによる合金、前記第１の群から選ばれた少なくとも１種と第２の群から選ばれた少なくとも１種の組み合わせによる合金、又は、前記第１の群から選ばれた少なくとも１種と第３の群から選ばれた少なくとも１種の組み合わせによる合金であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記導電プラグ及び前記配線は、前記第１の導電材料を含み一体形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記キャパシタ膜は、強誘電特性を有する強誘電材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記キャパシタ構造は、前記下部電極上に他の導電プラグが設けられてなるプレーナ型のものであり、
前記他の導電プラグは、前記導電プラグと共に、前記第１の導電材料を含み形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記キャパシタ構造は、前記下部電極下に他の導電プラグが設けられてなるスタック型のものであることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
半導体基板の上方に形成されており、下部電極と上部電極とによりキャパシタ膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造の上方に形成されてなる配線と、
前記キャパシタ構造上に形成されてなり、前記上部電極とその上方の前記配線とを電気的に接続する導電プラグと
を含み、
前記配線は、水素を吸蔵する導電材料を有して形成されていることを特徴とする半導体装置。
【請求項１２】
Ｐｄ，Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，及びＳｍを第１の群、Ａｌ，Ｃｕ，Ｆｅ，及びＮｉを第２の群、Ｉｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，及びＯｓを第３の群として、
前記導電材料は、前記第１の群から選ばれた１種、前記第１の群から選ばれた複数種の組み合わせによる合金、前記第１の群から選ばれた少なくとも１種と第２の群から選ばれた少なくとも１種の組み合わせによる合金、又は、前記第１の群から選ばれた少なくとも１種と第３の群から選ばれた少なくとも１種の組み合わせによる合金であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記上部電極と前記導電プラグとの間に導電膜が設けられており、
前記導電膜は、水素を吸蔵する他の導電材料を含み形成されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記他の導電材料は、Ｐｄ、又はＰｄとＩｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，Ｏｓから選ばれた少なくとも１種との組み合わせによる合金であることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
半導体基板の上方に、下部電極と上部電極とによりキャパシタ膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造上に、少なくとも前記上部電極と電気的に接続される導電プラグを形成する工程と、
前記導電プラグ上に、前記導電プラグを介して前記上部電極と電気的に接続される配線を形成する配線を形成する工程と
を含み、
前記導電プラグを、水素を吸蔵する第１の導電材料を含む材料から形成することを特徴とする半導体装置の製造方法。
【請求項１６】
Ｐｄ，Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，及びＳｍを第１の群、Ａｌ，Ｃｕ，Ｆｅ，及びＮｉを第２の群、Ｉｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，及びＯｓを第３の群として、
前記第１の導電材料は、前記第１の群から選ばれた１種、前記第１の群から選ばれた複数種の組み合わせによる合金、前記第１の群から選ばれた少なくとも１種と第２の群から選ばれた少なくとも１種の組み合わせによる合金、又は、前記第１の群から選ばれた少なくとも１種と第３の群から選ばれた少なくとも１種の組み合わせによる合金であることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記上部電極上に導電膜を介して前記導電プラグを形成し、
前記導電膜を、水素を吸蔵する第２の導電材料を含む材料から形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記第２の導電材料は、Ｐｄ、又はＰｄとＩｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，Ｏｓから選ばれた少なくとも１種との組み合わせによる合金であることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記配線を、水素を吸蔵する第３の導電材料を含む材料から形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項２０】
Ｐｄ，Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，及びＳｍを第１の群、Ａｌ，Ｃｕ，Ｆｅ，及びＮｉを第２の群、Ｉｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，及びＯｓを第３の群として、
前記第３の導電材料は、前記第１の群から選ばれた１種、前記第１の群から選ばれた複数種の組み合わせによる合金、前記第１の群から選ばれた少なくとも１種と第２の群から選ばれた少なくとも１種の組み合わせによる合金、又は、前記第１の群から選ばれた少なくとも１種と第３の群から選ばれた少なくとも１種の組み合わせによる合金であることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記導電プラグ及び前記配線を、前記第１の導電材料を含む材料を用いて一体形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項２２】
前記キャパシタ膜は、強誘電特性を有する強誘電材料からなることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項２３】
前記キャパシタ構造は、前記下部電極上に他の導電プラグが設けられてなるプレーナ型のものであり、
前記他の導電プラグを、前記導電プラグと同時に、前記第１の導電材料を含む材料から形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項２４】
前記キャパシタ構造は、前記下部電極下に他の導電プラグが設けられてなるスタック型のものであることを特徴とする請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導電構造との接続に導電プラグを用いた半導体装置及びその製造方法に関し、特に、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタ構造を有する半導体装置を主な対象とする。
【背景技術】
【０００２】
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタ構造に保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。【０００３】
強誘電体キャパシタ構造を構成する強誘電体膜の材料としては、残留分極量が大きな、例えば１０（μＣ／ｃｍ２）〜３０（μＣ／ｃｍ２）程度のＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）膜、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜などのペロブスカイト結晶構造を有する強誘電体酸化物が主として用いられている。【０００４】
【特許文献１】特開平５−１８３１０６号公報
【特許文献２】特開平９−９７８８３号公報
【発明の開示】
【０００５】
キャパシタ構造、特に強誘電体キャパシタ構造では、シリコン酸化膜などの水との親和性の高い層間絶縁膜を介して外部から侵入した水分により、強誘電体からなるキャパシタ膜の特性が劣化することが知られている。即ち、先ず、外部から侵入した水分が層間絶縁膜やメタル配線成膜時の高温プロセス中で水素と酸素とに分解する。この水素がキャパシタ膜中に侵入すると、キャパシタ膜の酸素と反応してキャパシタ膜に酸素欠陥が形成され結晶性が低下する。また、強誘電体メモリの長期間の使用によっても同様の現象が発生する。その結果、キャパシタ膜の残留分極量や誘電率が低下するなどの強誘電体キャパシタ構造の性能劣化が発生する。また、このような水素の浸入により、強誘電体キャパシタ構造に限らず、トランジスタ等の性能が劣化することがある。
【０００６】
この点、強誘電体キャパシタ構造の上層にアルミナ等の水素拡散防止膜を形成することにより、水素の浸入を防止する試みがある。この水素拡散防止膜により、ある程度の水素遮断機能は期待できるのであるが、強誘電体キャパシタ構造の高性能を保持するに十分であるとは言えない。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、比較的簡易な構成で水・水素の内部侵入を確実に防止し、キャパシタ構造、特に強誘電体キャパシタ構造の高性能を保持することを可能とし、しかもこれを構成部材数及び工程数を増加させることなく実現する信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【０００８】
本発明の半導体装置は、半導体基板の上方に形成されており、下部電極と上部電極とによりキャパシタ膜を挟持してなるキャパシタ構造と、前記キャパシタ構造の上方に形成されてなる配線と、前記キャパシタ構造上に形成されてなり、少なくとも前記上部電極とその上方の前記配線とを電気的に接続する導電プラグとを含み、前記導電プラグは、水素を吸蔵する第１の導電材料を含み形成されている。
【０００９】
本発明の半導体装置の別態様は、半導体基板の上方に形成されており、下部電極と上部電極とによりキャパシタ膜を挟持してなるキャパシタ構造と、前記キャパシタ構造の上方に形成されてなる配線と、前記キャパシタ構造上に形成されてなり、前記上部電極とその上方の前記配線とを電気的に接続する導電プラグとを含み、前記配線は、水素を吸蔵する導電材料を有して形成されている。
【００１０】
本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極とによりキャパシタ膜を挟持してなるキャパシタ構造を形成する工程と、前記キャパシタ構造上に、少なくとも前記上部電極と電気的に接続される導電プラグを形成する工程と、前記導電プラグ上に、前記導電プラグを介して前記上部電極と電気的に接続される配線を形成する配線を形成する工程とを含み、前記導電プラグを、水素を吸蔵する第１の導電材料を含む材料から形成する。
【００１１】
本発明によれば、比較的簡易な構成で水素のキャパシタ膜への侵入を確実に防止し、キャパシタ構造、特に強誘電体キャパシタ構造の高性能を保持する信頼性の高い半導体装置を、構成部材数及び工程数を増加させることなく、実現することができる。
【図面の簡単な説明】
【００１２】
【図１Ａ】図１Ａは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１Ｂ】図１Ｂは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１Ｃ】図１Ｃは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１Ｄ】図１Ｄは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図２Ａ】図２Ａは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図２Ｂ】図２Ｂは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図２Ｃ】図２Ｃは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図２Ｄ】図２Ｄは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図３Ａ】図３Ａは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図３Ｂ】図３Ｂは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図３Ｃ】図３Ｃは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図４Ａ】図４Ａは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図４Ｂ】図４Ｂは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図４Ｃ】図４Ｃは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図５Ａ】図５Ａは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図５Ｂ】図５Ｂは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図６Ａ】図６Ａは、第１の実施形態においてダマシン配線を形成する場合のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図６Ｂ】図６Ｂは、第１の実施形態においてダマシン配線を形成する場合のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図６Ｃ】図６Ｃは、第１の実施形態においてダマシン配線を形成する場合のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図６Ｄ】図６Ｄは、第１の実施形態においてダマシン配線を形成する場合のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図６Ｅ】図６Ｅは、第１の実施形態においてダマシン配線を形成する場合のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図７Ａ】図７Ａは、第１の実施形態においてダマシン配線を形成する場合のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図７Ｂ】図７Ｂは、第１の実施形態においてダマシン配線を形成する場合のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図７Ｃ】図７Ｃは、第１の実施形態においてダマシン配線を形成する場合のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図７Ｄ】図７Ｄは、第１の実施形態においてダマシン配線を形成する場合のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図８Ａ】図８Ａは、第１の実施形態においてダマシン配線を形成する場合のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図８Ｂ】図８Ｂは、第１の実施形態においてダマシン配線を形成する場合のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図９Ａ】図９Ａは、第１の実施形態の変形例１によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図９Ｂ】図９Ｂは、第１の実施形態の変形例１によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１０Ａ】図１０Ａは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１０Ｂ】図１０Ｂは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１０Ｃ】図１０Ｃは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１０Ｄ】図１０Ｄは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１１Ａ】図１１Ａは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１１Ｂ】図１１Ｂは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１１Ｃ】図１１Ｃは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１１Ｄ】図１１Ｄは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１２Ａ】図１２Ａは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１２Ｂ】図１２Ｂは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１２Ｃ】図１２Ｃは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１３Ａ】図１３Ａは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１３Ｂ】図１３Ｂは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１４Ａ】図１４Ａは、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１４Ｂ】図１４Ｂは、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１４Ｃ】図１４Ｃは、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１４Ｄ】図１４Ｄは、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１５Ａ】図１５Ａは、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１５Ｂ】図１５Ｂは、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１５Ｃ】図１５Ｃは、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１５Ｄ】図１５Ｄは、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１６Ａ】図１６Ａは、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１６Ｂ】図１６Ｂは、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１６Ｃ】図１６Ｃは、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１７Ａ】図１７Ａは、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１７Ｂ】図１７Ｂは、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１８Ａ】図１８Ａは、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１８Ｂ】図１８Ｂは、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１９Ａ】図１９Ａは、第２の実施形態の変形例１によるスタック型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図１９Ｂ】図１９Ｂは、第２の実施形態の変形例１によるスタック型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２０Ａ】図２０Ａは、第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２０Ｂ】図２０Ｂは、第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２０Ｃ】図２０Ｃは、第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２０Ｄ】図２０Ｄは、第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２１Ａ】図２１Ａは、第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２１Ｂ】図２１Ｂは、第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２１Ｃ】図２１Ｃは、第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２１Ｄ】図２１Ｄは、第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２２Ａ】図２２Ａは、第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２２Ｂ】図２２Ｂは、第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２３Ａ】図２３Ａは、第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【図２３Ｂ】図２３Ｂは、第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。
【発明を実施するための最良の形態】
【００１３】
−本発明の基本骨子−
本発明者は、発生した水素のキャパシタ膜への侵入を可及的に防止すべく、水素をブロックする性質を有する材料からなる構成部材をキャパシタ膜、即ちキャパシタ構造の上方に設けることが望ましいと考察した。当該構成部材としては、キャパシタ構造の上方における絶縁部位に金属酸化物等の絶縁膜を形成する構成や、同様に導電部位に導電膜を形成する構成が考えられる。当該構成部材の材料及びその配置部位の選定基準としては、キャパシタ膜に対して十分な水素ブロック機能を発揮し得る部位に設けることに加え、できるだけ構成部材数及び工程数の増加をもたらさないことが重要となる。即ち、キャパシタ構造に近接した部位において、できる限り既存で必須の構成部材を水素ブロック機能を有する材料で形成することが望ましい。【００１４】
キャパシタ構造に近接した部位に設けられる既存で必須の構成部材は、層間絶縁膜等を除けば殆どが導電部材である。本発明者は、この点を踏まえ、上記の各ポイントについて総合的に鋭意検討した結果、本発明に想到した。本発明者は、当該構成部材の材料として、絶縁材料よりも顕著に水・水素遮断機能を示す高い耐湿性を有する導電材料、例えばパラジウム（Ｐｄ），リチウム（Ｌｉ），ナトリウム（Ｎａ），マグネシウム（Ｍｇ），カルシウム（Ｃａ），チタン（Ｔｉ），ジルコニウム（Ｚｒ），バナジウム（Ｖ），ニオブ（Ｎｂ），ランタン（Ｌａ），ネオジム（Ｎｄ），サマリウム（Ｓｍ）等の水素を吸収する性質を有する導電材料（水素吸蔵性導電材料）又はこれらを含有する導電材料が最適であると判断した。【００１５】
そして、本発明者は、当該構成部材の配置部位（当該構成部材の適用場所）として、キャパシタ構造に近接し、しかも新たに上部電極上に水素吸蔵性導電材料の導電膜を形成する場合等に比べて表面積及び体積の大きい（従って水素の吸収量が大きい）ものであり、しかもキャパシタ構造を有する半導体装置に既存で必須のもの、即ちキャパシタ構造の上部電極と電気的に接続される導電プラグ、及び／又は導電プラグを介して上部電極と電気的に接続される配線に適用することに想到した。【００１６】
例えばＰｄは、自身の体積の９３５倍もの水素を吸収する水素吸蔵機能を有する金属である。このＰｄやＬｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，Ｓｍ等に代表される水素吸蔵性導電材料又はこれを適宜含む導電材料を用いて、上部電極と電気的に接続される導電プラグ及び／又は導電プラグを介して上部電極と電気的に接続される配線を形成することにより、構成部材数及び工程数を増加させることなく、大量の水素吸収能力（大きな表面積及び体積）を有するためにキャパシタ膜への水素の浸入を効率良く防止することができ、高いキャパシタ特性を確実に保持することが可能となる。【００１７】
なお、導電プラグ及び配線について、水素吸収機能を有する金属を使用する場合には、必ずしもＰｄのような高温アニールに耐える材料である必要はない。そのため、上記した水素吸収性導電材料を単独で使用することも、或いは任意の金属を合金として使用することも可能である。即ち、（１）Ｐｄ，Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，Ｓｍ等の水素吸収性導電材料を単独で使用しても良いし、（２）（１）に示す水素吸収性導電材料の任意の組み合わせによる合金を使用しても、（３）（１）に示す水素吸収性導電材料の少なくとも１種と他の金属（アルミニウム（Ａｌ），銅（Ｃｕ），鉄（Ｆｅ），ニッケル（Ｎｉ）等の一般的な導電性金属材料の少なくとも１種、或いはイリジウム（Ｉｒ），白金（Ｐｔ），金（Ａｕ），銀（Ａｇ），ルテニウム（Ｒｕ），ロジウム（Ｒｈ），オスミウム（Ｏｓ）等の貴金属の少なくとも１種）との合金を使用しても良い。【００１８】
更に、本発明では、導電プラグ及び／又は配線を水素吸蔵性導電材料で形成する構成に加え、キャパシタ構造の上部電極上、即ち上部電極と導電プラグとの間に、同様に水素吸蔵性導電材料又はこれを含む導電材料からなる導電膜を設ける構成も提案する。【００１９】
なおこの場合には、コンタクト孔の形成後に高温アニールを実行するため、耐熱性に優れた材料を使用する必要がある。従って、当該導電膜の材料としては、Ｐｄ、或いはＰｄと耐熱性を有する(又は酸化しても導電性を有する)他の貴金属(Ｉｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，Ｏｓ等)の少なくとも１種との合金に限定する必要がある。また、これらの材料は、後述するようにハロゲン系ガスに対する耐性も有している。【００２０】
強誘電体キャパシタ構造では、エッチング加工等によっても容易にキャパシタ特性が劣化してしまう。そのため、高温アニールによるキャパシタ膜の特性回復処理が必須となっている。そのため、上部電極及び下部電極の材料として、高温アニールに耐える貴金属や貴金属の導電性酸化物が多用されている。これらの電極材料は、ハロゲン系ガスなどのエッチングガスと反応し難いため、通常ではエッチングされ難い材料である。【００２１】
ところで、キャパシタ構造の下部電極上に他の導電プラグが設けられてなるプレーナ型の半導体メモリでは、上部電極と配線とを接続するためのビア孔を形成する際に、上部電極及び下部電極への各ビア孔を同時にエッチング加工して形成する。そのため、上部電極のオーバーエッチが過剰となって上部電極が削れてしまい、上部電極の膜厚が薄くなる。また、下記に示すように水素拡散防止膜のエッチングレートが小さいことや水素拡散防止膜からのエッチング生成物が選択比を低下させることにより、上部電極材料の削れ量が更に増大する。その結果、いわゆるリテンション不良が増加を招く。【００２２】
一方、下部電極下に他の導電プラグが設けられてなるスタック型の半導体メモリでは、上記のような同時ビア孔の形成を行わない場合が多い。しかしながら、スタック型・プレーナ型を問わず、強誘電体キャパシタ構造では、当該強誘電体キャパシタ構造を覆うように上記の水素拡散防止膜を形成することが多い。この水素拡散防止膜が上部電極上に存すると水素拡散防止膜のエッチングレートが小さいことによりエッチング時間が増加し、ビア孔の形成時における上部電極にかかるオーバーエッチ量が大幅に増加する。また、水素拡散防止膜からのエッチング生成物が選択比を低下させ、下地膜である上部電極材料の削れ量が大幅に増加することが確認されている。【００２３】
この点、ＰｄやＬｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，Ｓｍ等の水素吸蔵性導電材料は、上記のような水素の吸収機能のみならず、他の水素吸収導電性材料やハロゲン系ガスと反応し難い金属材料(例えばＩｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，Ｏｓ等の貴金属)等と合金化することにより、ビア孔のエッチング時に用いるハロゲン系のエッチングガスと反応し難い材料とすることが可能である。それによりビア孔の形成時にはエッチングレートが低くエッチングされ難いという機能を持たせることができる。【００２４】
従って、構成部材数及び工程数の若干の増加（共に１点及び１工程）を容認して、導電プラグ及び／又は配線を水素吸蔵性導電材料で形成する構成に加え、上部電極と導電プラグとの間に水素吸蔵性導電材料を含む導電材料からなる導電膜を設けることにより、水素吸収能力を向上させてキャパシタ膜への水素の浸入を更に確実に防止するとともに、上部電極をオーバーエッチさせることなくリテンション不良を抑止することが可能となる。【００２５】
なお、特許文献１，２には、強誘電体キャパシタ構造を有する半導体メモリにおいて、上部電極の上方から側方にかけて、Ｐｄ等からなる水素吸収層を設ける構成が開示されている。しかしながら、この半導体メモリは、導電プラグを必須の構成部材としておらず、本発明とは前提となる基本構成が異なるのみならず、従ってＰｄの適用対象も全く異なる。従って、本発明は特許文献１，２の発明とは全く別発明である。【００２６】
−本発明を適用した具体的な諸実施形態−
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の諸実施形態では、本発明をキャパシタ膜に強誘電体膜を適用してなる強誘電体キャパシタ構造を備えたＦｅＲＡＭに適用する場合について例示する。各実施形態では、説明の便宜上、ＦｅＲＡＭの構成をその製造方法と共に説明する。なお本発明は、キャパシタ膜に通常の誘電体膜を適用してなる半導体メモリにも適用可能である。【００２７】
（第１の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極上及び上部電極上にそれぞれ導電プラグが形成されて導通がとられる構成の、いわゆるプレーナ型のＦｅＲＡＭを例示する。
図１Ａ〜図５Ｂは、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。【００２８】
先ず、図１Ａに示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
詳細には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench
Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０１３／ｃｍ２、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１２を形成する。【００２９】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。【００３０】
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここでは砒素（Ａｓ）を例えばドーズ量５．０×１０１４／ｃｍ２、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６を形成する。【００３１】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。【００３２】
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではリン（Ｐ）をＬＤＤ領域１６よりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０１４／ｃｍ２、加速エネルギー１３ｋｅＶの条件でイオン注入し、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８を形成して、ＭＯＳトランジスタ２０を完成させる。【００３３】
続いて、図１Ｂに示すように、ＭＯＳトランジスタ２０の保護膜２１及び層間絶縁膜２２ａを順次形成する。
詳細には、ＭＯＳトランジスタ２０を覆うように、保護膜２１及び層間絶縁膜２２ａを順次堆積する。ここで、保護膜２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜２２ａとしては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。【００３４】
続いて、図１Ｃに示すように、層間絶縁膜２２ｂ及び水素拡散防止膜２３を順次形成する。なお、図１Ｃ以下の各図では、図示の便宜上、層間絶縁膜２２ａから上部の構成のみを示し、シリコン半導体基板１０やＭＯＳトランジスタ２０等の図示を省略する。【００３５】
詳細には、先ず、層間絶縁膜２２ａ上に例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１００ｎｍ程度に堆積し、層間絶縁膜２２ｂを形成する。その後、層間絶縁膜２２ｂをアニール処理する。このアニール処理の条件としては、Ｎ２ガスを２０リットル／分の流量で供給しながら、例えば６５０℃で２０分間〜４５分間実行する。【００３６】
次に、層間絶縁膜２２ｂ上に、後述する強誘電体キャパシタ構造のキャパシタ特性の劣化を防止する（外部或いは上層の絶縁膜から発生する水分に起因して発生した水素の強誘電体膜への浸入を防止する）ための水素拡散防止膜２３を形成する。水素拡散防止膜２３としては、金属酸化物、例えばアルミナ（Ａｌ２Ｏ３）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。その後、水素拡散防止膜２３をアニール処理する。このアニール処理の条件としては、Ｏ２ガスを２リットル／分の流量で供給しながら、例えば６５０℃で３０秒間〜１２０秒間実行する。【００３７】
続いて、図１Ｄに示すように、下部電極層２４、強誘電体膜２５及び上部電極層２６を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層２４を形成する。【００３８】
次に、ＲＦスパッタ法により、下部電極層２４上に強誘電体である例えばＰｂＺｒ１−ｘＴｉｘＯ３（ＰＺＴ：０＜ｘ＜１）からなる強誘電体膜２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜２５をアニール処理して当該強誘電体膜２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ２ガスをＡｒが１．９８リットル／分、Ｏ２が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。強誘電体膜２５の材料としては、ＰＺＴの代わりに、Ｐｂ１−ｘＬａｘＺｒ１−ｙＴｉｙＯ３（０＜ｘ＜１，０＜ｙ＜１）、ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９（０＜ｘ＜１）、Ｂｉ４Ｔｉ２Ｏ１２等を用いても良い。【００３９】
次に、強誘電体膜２５上に上部電極層２６を堆積形成する。
上部電極層２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ２膜２６ａを膜厚３０ｎｍ〜７０ｎｍ程度に形成する。その後、ＩｒＯ２膜２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ２ガスをＡｒが２．０リットル／分、Ｏ２が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。次に、ＩｒＯ２膜２６ａ上に、反応性スパッタ法によりＩｒＯ２膜２６ｂを膜厚１５０ｎｍ〜３００ｎｍ程度に形成する。そして、ＩｒＯ２膜２６ｂ上に、当該ＩｒＯ２膜２６ｂのキャップ膜として機能する貴金属膜、ここではＰｔ膜２６ｃをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ２膜２６ａ，２６ｂ及びＰｔ膜２６ｃから上部電極層２６が構成される。なお、上部電極層２６において、ＩｒＯ２膜２６ａ，２６ｂの代わりにＩｒ、Ｒｕ、ＲｕＯ２、ＳｒＲｕＯ３、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜２６ｃの形成を省略することも可能である。【００４０】
続いて、図２Ａに示すように、上部電極３１をパターン形成する。
詳細には、上部電極層２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極３１をパターン形成する。【００４１】
続いて、図２Ｂに示すように、強誘電体膜２５を加工する。
詳細には、強誘電体膜２５を上部電極３１に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。この強誘電体膜２５のパターニングの後に、強誘電体膜２５をアニール処理して当該強誘電体膜２５の機能回復を図る。【００４２】
続いて、図２Ｃに示すように、強誘電体膜２５への水素・水の浸入を防止するための水素拡散防止膜２７を形成する。
詳細には、強誘電体膜２５及び上部電極３１を覆うように下部電極層２４上に、アルミナ（Ａｌ２Ｏ３）を材料として、スパッタ法により膜厚５０ｎｍ程度に堆積し、水素拡散防止膜２７を形成する。その後、水素拡散防止膜２７をアニール処理する。【００４３】
続いて、図２Ｄに示すように、水素拡散防止膜２７と共に下部電極層２４を加工し、強誘電体キャパシタ構造３０を完成させる。
詳細には、水素拡散防止膜２７及び下部電極層２４を、加工された強誘電体膜２５に整合させて下部電極層２４が強誘電体膜２５よりも大きいサイズに残るように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３２をパターン形成する。これにより、下部電極３２上に強誘電体膜２５、上部電極３１が順次積層され、強誘電体膜２５を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０を完成させる。このとき同時に、上部電極３１の上面から上部電極３１及び強誘電体膜２５の側面、下部電極層２４の上面にかけて覆うように水素拡散防止膜２７が残る。その後、水素拡散防止膜２７をアニール処理する。【００４４】
続いて、図３Ａに示すように、水素拡散防止膜２８を形成する。
詳細には、強誘電体キャパシタ構造３０の全面を覆うように、強誘電体キャパシタ構造３０のキャパシタ特性の劣化を防止する（外部或いは上層の絶縁膜から発生する水分に起因して発生した水素の強誘電体膜２５への浸入を防止する）ための水素拡散防止膜２８を形成する。水素拡散防止膜２８としては、金属酸化物、例えばアルミナ（Ａｌ２Ｏ３）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。その後、水素拡散防止２８をアニール処理する。【００４５】
続いて、図３Ｂに示すように、層間絶縁膜３３を成膜する。
詳細には、強誘電体キャパシタ構造３０を水素拡散防止膜２７，２８を介して覆うように、層間絶縁膜３３を形成する。ここで、層間絶縁膜３３としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜３３の脱水（及び表面窒化）を目的として、例えばＮ２Ｏのプラズマアニール処理を施す。【００４６】
続いて、図３Ｃに示すように、トランジスタ構造２０のソース／ドレイン領域１８と接続されるプラグ３６を形成する。
詳細には、先ず、ソース／ドレイン領域１８をエッチングストッパーとして、当該ソース／ドレイン領域１８の表面の一部が露出するまで層間絶縁膜３３、水素拡散防止膜２８，２７、層間絶縁膜２２ｂ，２２ａ、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ(０．３５μｍ程度)径のビア孔３６ａを形成する。【００４７】
次に、ビア孔３６ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及び膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）３６ｂを形成する。そして、ＣＶＤ法によりグルー膜３６ｂを介してビア孔３６ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜３６ｂを研磨し、ビア孔３６ａ内をグルー膜３６ｂを介してＷで埋め込むプラグ３６を形成する。ＣＭＰの後に、例えばＮ２Ｏのプラズマアニール処理を施す。【００４８】
続いて、図４Ａに示すように、後述するようにプラグ３６の酸化防止のための保護膜３７及びレジストマスク３８を順次形成した後、強誘電体キャパシタ構造３０へのビア孔３４ａ，３５ａを形成する。
詳細には、先ず、ＣＶＤ法により、層間絶縁膜３３及びプラグ３６上に例えばＳｉＯＮ膜を膜厚１００ｎｍ程度に堆積し、保護膜３７を形成する。次に、保護膜３７上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、開口３８ａ，３８ｂを有するレジストマスク３８を形成する。【００４９】
次に、レジストマスク３８を用いて保護膜３７をドライエッチングし、保護膜３７の開口３８ａ，３８ｂに整合する部位に開口３７ａ，３７ｂを形成する。そして、上部電極３１及び下部電極３２をそれぞれエッチングストッパーとして、層間絶縁膜３３及び水素拡散防止膜２８，２７をドライエッチングする。このドライエッチングでは、上部電極３１の表面の一部が露出するまで層間絶縁膜３３及び水素拡散防止膜２８，２７に施す加工と、下部電極３２の表面の一部が露出するまで層間絶縁膜３３及び水素拡散防止膜２８，２７に施す加工とが同時に実行され、それぞれの部位に例えば約０．５μｍ径のビア孔３４ａ，３５ａが同時形成される。【００５０】
続いて、図４Ｂに示すように、レジストマスク３８を除去する。このとき、プラグ３６は保護膜３７で覆われた状態とされている。その後、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。ここで、プラグ３６は保護膜３７で覆われているため、Ｗの酸化が防止される。【００５１】
続いて、図４Ｃに示すように、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５を形成する。
詳細には、先ず、全面異方性エッチング、いわゆるエッチバックにより、保護膜３７を除去する。
次に、ビア孔３４ａ，３５ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）３４ｂ，３５ｂを形成する。【００５２】
次に、プラグ３４，３５を形成する。
本実施形態では、水素拡散防止膜２３，２７，２８と相俟って、発生した水素の強誘電体膜２５への浸入を確実に防止すべく、水素を吸収する性質を持つ水素吸蔵性導電材料を用いて、グルー膜３４ｂ，３５ｂを介してビア孔３４ａ，３５ａを埋め込むように、層間絶縁膜３３上に当該水素吸蔵性導電材料又はこれを含む導電材料を堆積する。水素吸蔵性導電材料としては、（１）自身の体積の９３５倍もの水素を吸収する高い水素吸収能力を有するＰｄや、Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，Ｓｍ等の水素吸収性導電材料を単独で使用しても良いし、（２）（１）に示す水素吸収性導電材料の任意の組み合わせによる合金を使用しても、（３）（１）に示す水素吸収性導電材料の少なくとも１種と他の金属（アルミニウム（Ａｌ），銅（Ｃｕ），鉄（Ｆｅ），ニッケル（Ｎｉ）等の一般的な導電性金属材料の少なくとも１種、或いはイリジウム（Ｉｒ），白金（Ｐｔ），金（Ａｕ），銀（Ａｇ），ルテニウム（Ｒｕ），ロジウム（Ｒｈ），オスミウム（Ｏｓ）等の貴金属の少なくとも１種）との合金を使用しても良い。ここでは、堆積する導電材料としてＰｄを用い、例えばＣＶＤ法又はＰＶＤ法によりプラグ３４，３５を形成する。【００５３】
そして、ＣＭＰにより層間絶縁膜３３をストッパーとして、堆積したＰｄ及びグルー膜３４ｂ，３５ｂを研磨し、ビア孔３４ａ，３５ａ内をグルー膜３４ｂ，３５ｂを介してそれぞれＷで埋め込むプラグ３４，３５を形成する。ＣＭＰの後に、例えばＮ２Ｏのプラズマアニール処理を施しても良い。【００５４】
本実施形態では、上部電極３１及び下部電極３２との電気的接続をとるために必須である導電プラグに本発明を適用し、プラグ３４，３５を、大量の水素吸収能力（大きな表面積及び体積）を有する水素吸蔵性導電材料であるＰｄを材料として形成する。従って、構成部材数及び工程数を増加させることなく、強誘電体膜２５への水素の浸入を効率良く防止することができ、高いキャパシタ特性を確実に保持することが可能となる。【００５５】
続いて、図５Ａに示すように、プラグ３４，３５，３６とそれぞれ接続される第１の配線４５を形成する。
詳細には、先ず、層間絶縁膜３３上の全面にスパッタ法等によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法により例えばＴｉ膜を５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に順次成膜する。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜４４としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に順次成膜する。Ｔｉ膜とＴｉＮ膜との積層構造は、バリアメタルとしての機能とストレスマイグレイション抑制効果と奏する。また、バリアメタル膜の構成要素であるＴｉ膜は、コンタクト抵抗を低減させる効果を奏する。ここで、配線膜４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。【００５６】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜４４、配線膜４３及びバリアメタル膜４２を配線形状に加工し、プラグ３４，３５，３６とそれぞれ接続される各第１の配線４５をパターン形成する。なお、配線膜４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第１の配線４５としてＣｕ配線を形成しても良い。【００５７】
続いて、図５Ｂに示すように、第１の配線４５と接続される第２の配線５４を形成する。
詳細には、先ず、第１の配線４５を覆うように層間絶縁膜４６を形成する。層間絶縁膜４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。【００５８】
次に、第１の配線４５と接続されるプラグ４７を形成する。
第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４７ａを形成する。次に、このビア孔４７ａの壁面を覆うように下地膜（グルー膜）４８を形成した後、ＣＶＤ法によりグルー膜４８を介してビア孔４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜４６をストッパーとして例えばＷ膜及びグルー膜４８をＣＭＰにより研磨し、ビア孔４７ａ内をグルー膜４８を介してＷで埋め込むプラグ４７を形成する。【００５９】
なお、ＣＭＰの代わりに、Ｗ膜及びグルー膜４８の全面異方性エッチング、いわゆるエッチバックを行ってプラグ４７を形成するようにしても良い。このとき、Ｗのみエッチングされ、グルー膜４８はそのまま残存する。【００６０】
次に、プラグ４７とそれぞれ接続される第２の配線５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜５１、配線膜５２及びバリアメタル膜５３を堆積する。バリアメタル膜５１としては、スパッタ法により例えばＴｉ膜を５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。【００６１】
ここで、プラグ４７をエッチバック法により形成する場合には、プラグ４７の形成時に残存するグルー膜４８がバリアメタル膜として機能するため、バリアメタル膜５１は不要である。【００６２】
配線膜５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜５３としては、スパッタ法により例えばＴｉ膜を５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。【００６３】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜５３、配線膜５２及びバリアメタル膜５１を配線形状に加工し、第２の配線５４をパターン形成する。【００６４】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるプレーナ型のＦｅＲＡＭを完成させる。【００６５】
以上説明したように、本実施形態によれば、比較的簡易な構成で水素の強誘電体膜２５への侵入を確実に防止し、強誘電体キャパシタ構造３０の高性能を保持する信頼性の高いプレーナ型のＦｅＲＡＭを、構成部材数及び工程数を増加させることなく、実現することができる。【００６６】
ここで、ＦｅＲＡＭの各種配線、強誘電体キャパシタ構造３０の上層に位置する配線の一部、例えば図５Ｂの第１の配線や第２の配線（及びそれ以降の各配線）を、いわゆるダマシン法により形成しても良い。以下、第２の配線にダマシン法を適用してＣｕ配線を形成する場合について例示する。【００６７】
図６Ａ〜図８Ｂは、第１の実施形態においてダマシン配線を形成する場合、ここでは図５Ａ以降のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。【００６８】
先ず、図５Ａの工程を経た後、図６Ａに示すように、第１の配線４５を覆うように層間絶縁膜４６を形成する。
詳細には、第１の配線４５を覆うように、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度とし、層間絶縁膜４６を形成する。ＣＭＰの後に、例えばＮ２Ｏのプラズマアニール処理を施す。【００６９】
続いて、図６Ｂに示すように、第１の配線４５の表面を露出させるビア孔４９ａを形成する。なお、図６Ｂ以下の各図では、図示の便宜上、層間絶縁膜４６から上部の構成のみを示し、強誘電体キャパシタ構造３０や第１の配線４５等の図示を省略する。ここでは、プラグ３４，３５，３６と接続される各第１の配線４５のうちの１つ（例えばプラグ３５と接続される第１の配線４５）と接続されるプラグ４９等を代表して図示する。【００７０】
詳細には、第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４９ａを形成する。【００７１】
続いて、図６Ｃに示すように、シリサイド膜からなる下地膜６４を形成してＣｕメッキを行う。
詳細には、酸素非透過性の導電体として、下地膜をシリサイド膜により形成する。具体的には、ビア孔４９ａの内壁面を覆うように、層間絶縁膜４６上にスパッタ法等により例えばＴａ膜を膜厚１０ｎｍ〜２０ｎｍ程度に形成し、下地膜（グルー膜）６１を形成する。【００７２】
そして、Ｃｕのシード膜（不図示）を成膜した後、メッキ法により、グルー膜６１を介してビア孔４９ａを埋め込むようにグルー膜６１上にＣｕ（又はその合金）膜６２を堆積する。【００７３】
続いて、図６Ｄに示すように、プラグ４９を形成する。
詳細には、ＣＭＰにより層間絶縁膜４６をストッパーとしてＣｕ膜６２及びグルー膜６１を研磨し、ビア孔４９ａをグルー膜６１を介してＣｕで埋め込むプラグ４９を形成する。【００７４】
続いて、図６Ｅに示すように、プラグ４９上を覆うように層間絶縁膜４６上に、シリコン窒化膜６３、層間絶縁膜６４、ＳＯＧ膜６５、層間絶縁膜６６及びシリコン窒化膜６７を順次積層する。
詳細には、シリコン窒化膜６３としては、例えばＣＶＤ法により膜厚５０ｎｍ〜１００ｎｍ程度に形成する。層間絶縁膜６４としては、例えばＣＶＤ法により膜厚２００ｎｍ〜４００ｎｍ程度に形成する。ＳＯＧ膜６５としては、ＳＯＧを回転塗布することにより膜厚１００ｎｍ〜２００ｎｍ程度に形成する。層間絶縁膜６６としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。シリコン窒化膜６７としては、例えばＣＶＤ法により膜厚１００ｎｍ程度に形成する。【００７５】
続いて、図７Ａに示すように、シリコン窒化膜６７を加工する。
詳細には、リソグラフィー及びドライエッチングによりシリコン窒化膜６７をパターニングし、シリコン窒化膜６７に配線形状の開口６７ａを形成する。【００７６】
続いて、図７Ｂに示すように、層間絶縁膜６６及びＳＯＧ膜６５を加工する。
詳細には、リソグラフィー及びドライエッチングにより層間絶縁膜６６及びＳＯＧ膜６５をパターニングし、層間絶縁膜６６及びＳＯＧ膜６５の開口６７ａに整合したプラグ４９の上方に位置する部位にホール形状の開孔６６ａ，６５ａを形成する。【００７７】
続いて、図７Ｃに示すように、層間絶縁膜６６及び層間絶縁膜６４を加工する。
詳細には、シリコン窒化膜６７をハードマスクとして用いて、リソグラフィー及びドライエッチングにより層間絶縁膜６６を開口６７ａに倣った配線形状にパターニングし、開孔６６ａを拡張した開口６６ｂを形成する。このとき同時に、層間絶縁膜６６及びＳＯＧ膜６５がマスクとして機能し、層間絶縁膜６４が開孔６５ａに倣ったホール形状にパターニングされ、開孔６４ａが形成される。【００７８】
続いて、図７Ｄに示すように、配線溝６８を完成させる。
詳細には、シリコン窒化膜６７をハードマスクとして用いて、リソグラフィー及びドライエッチングにより、プラグ４７の表面が露出するまでシリコン窒化膜６３をパターニングする。このとき、ＳＯＧ膜６５には開口６７ａ，６６ｂに倣って開孔６５ａが拡張された配線形状の開口６５ｂが形成されるとともに、シリコン窒化膜６３には開孔６４ａに倣ったホール形状の開孔６３ａが形成される。ここで、シリコン窒化膜６７もエッチングによりシリコン窒化膜６３の膜厚分だけ薄くなる。このとき、シリコン窒化膜６３及び層間絶縁膜６４に形成された開孔６３ａ，６４ａと、ＳＯＧ膜６５、層間絶縁膜６６及びシリコン窒化膜６７に形成された開口６５ｂ，６６ｂ，６７ａとが一体となって配線溝６８が完成する。【００７９】
続いて、図８Ａに示すように、シリサイド膜からなる下地膜６９を形成してＣｕメッキを行う。
詳細には、例えばＴａ膜をスパッタ法等により膜厚１０ｎｍ〜２０ｎｍ程度に形成し、下地膜（グルー膜）６９を形成する。【００８０】
そして、Ｃｕのシード膜（不図示：膜厚１３０ｎｍ程度）を成膜した後、メッキ法により、グルー膜６９を介して配線溝６８を埋め込むようにグルー膜６９上にＣｕ膜７０を堆積する。【００８１】
続いて、図８Ｂに示すように、配線構造７１を形成する。
詳細には、ＣＭＰにより層間絶縁膜６６をストッパーとしてＣｕ膜７０、グルー膜６９及びシリコン窒化膜６７を研磨し、配線溝６８をグルー膜６９を介してＣｕ（又はその合金）で埋め込み、プラグ４９を介して第１の配線４５と電気的に接続されてなる配線構造７１を形成する。ここで、配線構造７１は、開孔６３ａ，６４ａの部分をグルー膜６９を介してＣｕで埋め込む部分が導電プラグ部分に、開口６５ｂ，６６ｂの部分をグルー膜６９を介してＣｕで埋め込む部分が配線部分に相当し、導電プラグ部分と配線部分とが一体形成されてなるものである。【００８２】
−変形例−
以下、第１の実施形態の緒変形例について説明する。【００８３】
（変形例１）
本例では、第１の実施形態の構成に加えて、多層配線構造において、少なくとも第１の配線の配線膜の材料として、水素吸蔵性導電材料又はこれを含む導電材料を用いる。
図９Ａ，図９Ｂは、第１の実施形態の変形例１によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。【００８４】
初めに、第１の実施形態と同様に、図１Ａ〜図４Ｃの各工程を経る。
続いて、図９Ａに示すように、プラグ３４，３５，３６とそれぞれ接続される各第１の配線８４を形成する。
詳細には、先ず、層間絶縁膜３３上の全面にスパッタ法等によりバリアメタル膜８１、配線膜８２及びバリアメタル膜８３を堆積する。バリアメタル膜８１としては、スパッタ法等により例えばＴｉ膜及びＴｉＮ膜をそれぞれ膜厚５ｎｍ程度、１５０ｎｍ程度に順次積層して形成する。【００８５】
本例では、水素拡散防止膜２３，２７，２８及びプラグ３４，３５と相俟って、発生した水素の強誘電体膜２５への浸入を確実に防止すべく、水素を吸収する性質を持つ水素吸蔵性導電材料又はこれを含む導電材料を用いて配線膜８２を形成する。水素吸蔵性導電材料としては、（１）自身の体積の９３５倍もの水素を吸収する高い水素吸収能力を有するＰｄや、Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，Ｓｍ等の水素吸収性導電材料を単独で使用しても良いし、（２）（１）に示す水素吸収性導電材料の任意の組み合わせによる合金を使用しても、（３）（１）に示す水素吸収性導電材料の少なくとも１種と他の金属（アルミニウム（Ａｌ），銅（Ｃｕ），鉄（Ｆｅ），ニッケル（Ｎｉ）等の一般的な導電性金属材料の少なくとも１種、或いはイリジウム（Ｉｒ），白金（Ｐｔ），金（Ａｕ），銀（Ａｇ），ルテニウム（Ｒｕ），ロジウム（Ｒｈ），オスミウム（Ｏｓ）等の貴金属の少なくとも１種）との合金を使用しても良い。ここでは、堆積する導電材料としてＰｄを用い、例えばＣＶＤ法又はＰＶＤ法により配線膜８２を膜厚３５０ｎｍ程度に成膜する。【００８６】
本例では、プラグ３４，３５に加え、上部電極３１及び下部電極３２とプラグ３４，３５を介して電気的接続をとるために必須である配線に本発明を適用し、配線膜８２を、大量の水素吸収能力（大きな表面積及び体積）を有する水素吸蔵性導電材料であるＰｄを材料として形成する。従って、構成部材数及び工程数を増加させることなく、強誘電体膜２５への水素の浸入を効率良く防止することができ、高いキャパシタ特性を確実に保持することが可能となる。【００８７】
バリアメタル膜８３としては、スパッタ法等により例えばＴｉ膜及びＴｉＮ膜をそれぞれ膜厚５ｎｍ程度、１５０ｎｍ程度に順次積層して形成する。配線膜８２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。【００８８】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜８３、配線膜８２及びバリアメタル膜８１を配線形状に加工し、プラグ３４，３５，３６とそれぞれ接続される各第１の配線８４をパターン形成する。【００８９】
なお、本例では、プラグ３４，３５と第１の配線８４とを別体として形成する場合について例示したが、これらを一体形成しても良い。
この場合、例えば図４Ｂでビア孔３４ａ，３５ａを同時形成した後、ビア孔３４ａ，３５ａの内壁面及び層間絶縁膜３３上を覆うようにグルー膜８１（膜厚１５０ｎｍ程度のＴｉＮ膜のみ）を形成し、水素吸蔵性導電材料又はこれを含む導電材料、例えばＰｄを用いて、ビア孔３４ａ，３５ａを埋め込むと共に層間絶縁膜３３上でグルー膜８１上を覆うようにＰｄを堆積し、Ｐｄ上にグルー膜８３（Ｔｉ膜（膜厚５ｎｍ程度）とＴｉＮ膜（膜厚１５０ｎｍ程度）との積層構造）を堆積する。そして、層間絶縁膜３３上でグルー膜８３、Ｐｄ、及びグルー膜８１を配線形状にパターニングする。これにより、ビア孔３４ａ，３５ａをグルー膜８１を介してＰｄで埋め込み、上面をグルー膜８３で覆われて層間絶縁膜３３上で延在する配線構造（プラグ３４，３５と第１の配線８４とが一体形成されたもの）がそれぞれ形成される。このとき同時に、プラグ３６と接続される第１の配線８４が形成される。【００９０】
また、プラグ３６も上記と同様に、第１の配線８４と一体形成することも考えられる。この場合、導電材料にＰｄを用い、プラグ３４，３５，３６と第１の配線８４とを一体形成することになる。【００９１】
続いて、図９Ｂに示すように、第１の配線８４と接続される第２の配線５４を形成する。
詳細には、先ず、第１の配線８４を覆うように層間絶縁膜４６を形成する。層間絶縁膜４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。【００９２】
次に、第１の配線８４と接続されるプラグ４７を形成する。
第１の配線８４の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４７ａを形成する。次に、このビア孔４７ａの壁面を覆うように下地膜（グルー膜）４８を形成した後、ＣＶＤ法によりグルー膜４８を介してビア孔４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜４６をストッパーとして例えばＷ膜及びグルー膜４８をＣＭＰにより研磨し、ビア孔４７ａ内をグルー膜４８を介してＷで埋め込むプラグ４７を形成する。【００９３】
なお、ＣＭＰの代わりに、Ｗ膜及びグルー膜４８の全面異方性エッチング、いわゆるエッチバックを行ってプラグ４７を形成するようにしても良い。このとき、Ｗのみエッチングされ、グルー膜４８はそのまま残存する。【００９４】
次に、プラグ４７とそれぞれ接続される第２の配線５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜５１、配線膜５２及びバリアメタル膜５３を堆積する。バリアメタル膜５１としては、スパッタ法により例えばＴｉ膜を５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。【００９５】
ここで、プラグ４７をエッチバック法により形成する場合には、プラグ４７の形成時に残存するグルー膜４８がバリアメタル膜として機能するため、バリアメタル膜５１は不要である。【００９６】
配線膜５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜５３としては、スパッタ法により例えばＴｉ膜を５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。【００９７】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜５３、配線膜５２及びバリアメタル膜５１を配線形状に加工し、第２の配線５４をパターン形成する。【００９８】
なお、配線膜５２（及び／又はその上層の配線における配線膜）としてＡｌ合金膜を形成する代わりに、配線膜８２と同様に、Ｐｄ等の水素吸蔵性導電材料又はこれを含む導電材料を用いても好適である。【００９９】
また、配線膜５２（及び／又はその上層の配線における配線膜）としてＡｌ合金膜を形成する代わりに、第１の実施形態による図６Ａ〜図８Ｂと同様に、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線５４としてＣｕ配線を形成しても良い。【０１００】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。【０１０１】
以上説明したように、本例によれば、比較的簡易な構成で水素の強誘電体膜２５への侵入をより確実に防止し、強誘電体キャパシタ構造３０の高性能を保持する信頼性の高いプレーナ型のＦｅＲＡＭを、構成部材数及び工程数を増加させることなく、実現することができる。【０１０２】
（変形例２）
本例では、変形例１の構成に加えて、強誘電体キャパシタ構造３０上（上部電極３１とプラグ３４との間）に、水素吸蔵性導電材料又はこれを含む導電材料からなる導電膜を形成する。
図１０Ａ〜図１３Ｂは、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。【０１０３】
先ず、第１の実施形態と同様に、図１Ａ〜図１Ｃの各工程を経る。
続いて、図１０Ａに示すように、下部電極層２４、強誘電体膜２５、上部電極層２６、及び導電膜９１を順次形成する。【０１０４】
詳細には、先ず、スパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層２４を形成する。
次に、ＲＦスパッタ法により、下部電極層２４上に強誘電体である例えばＰＺＴからなる強誘電体膜２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜２５をアニール処理して当該強誘電体膜２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ２ガスをＡｒが１．９８リットル／分、Ｏ２が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。【０１０５】
次に、強誘電体膜２５上に上部電極層２６を堆積形成する。
上部電極層２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ２膜２６ａを膜厚３０ｎｍ〜７０ｎｍ程度に形成する。その後、ＩｒＯ２膜２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ２ガスをＡｒが２．０リットル／分、Ｏ２が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。次に、ＩｒＯ２膜２６ａ上に、反応性スパッタ法によりＩｒＯ２膜２６ｂを膜厚１５０ｎｍ〜３００ｎｍ程度に形成する。【０１０６】
次に、ＩｒＯ２膜２６ｂ上に、当該ＩｒＯ２膜２６ｂのキャップ膜として機能する貴金属膜、ここではＰｔ膜２６ｃをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ２膜２６ａ，２６ｂ及びＰｔ膜２６ｃから上部電極層２６が構成される。なお、上部電極層２６において、ＩｒＯ２膜２６ａ，２６ｂの代わりにＩｒ、Ｒｕ、ＲｕＯ２、ＳｒＲｕＯ３、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜２６ｃの形成を省略することも可能である。【０１０７】
次に、導電膜９１を形成する。
本例では、上部電極層２６上に、水素吸蔵性導電材料又はこれを含む導電材料を堆積する。水素吸蔵性導電材料としては、当該水素吸蔵性のみならず、高温アニールに耐えるだけの耐熱性に優れ、ハロゲン系ガスに対する耐性も有する材料であることが必要である。具体的には、自身の体積の９３５倍もの水素を吸収する高い水素吸収能力を有するＰｄや、Ｐｄと耐熱性を有する(又は酸化しても導電性を有する)他の貴金属(Ｉｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，Ｏｓ等)の少なくとも１種との合金等が好ましい。ここでは、堆積する導電材料としてＰｄを用い、例えばＣＶＤ法又はＰＶＤ法により導電膜９１を、後述するビア孔３４ａのエッチング形成時におけるオーバーエッチで貫通しない程度の膜厚、ここでは１００ｎｍ程度に形成する。【０１０８】
続いて、図１０Ｂに示すように、上面を導電膜９１で覆われた上部電極３１をパターン形成する。
詳細には、導電膜９１及び上部電極層２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上面を導電膜９１で覆われた状態に上部電極３１をパターン形成する。【０１０９】
続いて、図１０Ｃに示すように、強誘電体膜２５を加工する。
詳細には、強誘電体膜２５を上部電極３１に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。この強誘電体膜２５のパターニングの後に、強誘電体膜２５をアニール処理して当該強誘電体膜２５の機能回復を図る。【０１１０】
続いて、図１０Ｄに示すように、強誘電体膜２５への水素・水の浸入を防止するための水素拡散防止膜２７を形成する。
詳細には、強誘電体膜２５及び上部電極３１を覆うように下部電極層２４上に、アルミナ（Ａｌ２Ｏ３）を材料として、スパッタ法により膜厚５０ｎｍ程度に堆積し、水素拡散防止膜２７を形成する。その後、水素拡散防止膜２７をアニール処理する。【０１１１】
続いて、図１１Ａに示すように、水素拡散防止膜２７と共に下部電極層２４を加工し、強誘電体キャパシタ構造３０を完成させる。
水素拡散防止膜２７及び下部電極層２４を、加工された強誘電体膜２５に整合させて下部電極層２４が強誘電体膜２５よりも大きいサイズに残るように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３２をパターン形成する。これにより、下部電極３２上に強誘電体膜２５、上面を導電膜９１で覆われた上部電極３１が順次積層され、強誘電体膜２５を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０を完成させる。このとき同時に、導電膜９１の上面から導電膜９１、上部電極３１及び強誘電体膜２５の側面、下部電極層２４の上面にかけて覆うように水素拡散防止膜２７が残る。その後、水素拡散防止膜２７をアニール処理する。【０１１２】
続いて、図１１Ｂに示すように、水素拡散防止膜２８を形成する。
詳細には、強誘電体キャパシタ構造３０及び導電膜９１の全面を覆うように、アルミナ（Ａｌ２Ｏ３）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、水素拡散防止膜２８を形成する。その後、水素拡散防止膜２８をアニール処理する。【０１１３】
続いて、図１１Ｃに示すように、層間絶縁膜３３を成膜する。
詳細には、強誘電体キャパシタ構造３０及び導電膜９１を水素拡散防止膜２７，２８を介して覆うように、層間絶縁膜３３を形成する。ここで、層間絶縁膜３３としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜３３の脱水を目的として、例えばＮ２Ｏのプラズマアニール処理を施す。【０１１４】
続いて、図１１Ｄに示すように、トランジスタ構造２０のソース／ドレイン領域１８と接続されるプラグ３６を形成する。
詳細には、先ず、ソース／ドレイン領域１８をエッチングストッパーとして、当該ソース／ドレイン領域１８の表面の一部が露出するまで層間絶縁膜３３、水素拡散防止膜２８，２７、層間絶縁膜２２ｂ，２２ａ、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔３６ａを形成する。【０１１５】
次に、ビア孔３６ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）３６ｂを形成する。そして、ＣＶＤ法によりグルー膜３６ｂを介してビア孔３４ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜３６ｂを研磨し、ビア孔３６ａ内をグルー膜３６ａを介してＷで埋め込むプラグ３６を形成する。ＣＭＰの後に、例えばＮ２Ｏのプラズマアニール処理を施す。【０１１６】
続いて、図１２Ａに示すように、プラグ３６の酸化防止のための保護膜３７及びレジストマスク３８を順次形成した後、強誘電体キャパシタ構造３０へのビア孔３４ａ，３５ａを形成する。
詳細には、先ず、ＣＶＤ法により、層間絶縁膜３３及びプラグ３６上に例えばＳｉＯＮ膜を膜厚１００ｎｍ程度に堆積し、保護膜３７を形成する。次に、保護膜３７上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、開口３８ａ，３８ｂを有するレジストマスク３８を形成する。【０１１７】
次に、レジストマスク３８を用いて保護膜３７をドライエッチングし、保護膜３７の開口３８ａ，３８ｂに整合する部位に開口３７ａ，３７ｂを形成する。そして、導電膜９１及び下部電極３２をそれぞれエッチングストッパーとして、層間絶縁膜３３及び水素拡散防止膜２８，２７をドライエッチングする。このドライエッチングでは、導電膜９１の表面の一部が露出するまで層間絶縁膜３３及び水素拡散防止膜２８，２７に施す加工と、下部電極３２の表面の一部が露出するまで層間絶縁膜３３及び水素拡散防止膜２８，２７に施す加工とが同時に実行され、それぞれの部位に例えば約０．５μｍ径のビア孔３４ａ，３５ａが同時形成される。【０１１８】
ここで、上部電極の各材料はハロゲン系ガスなどのエッチングガスと反応し難いため、通常ではエッチングされ難い材料である。上部電極及び下部電極へのビア孔は、上記のようにエッチングにより同時形成されるため、上部電極のオーバーエッチが過剰となって上部電極が削れてしまい、上部電極の膜厚が薄くなる。その結果、いわゆるリテンション不良が増加を招く。更に、水素拡散防止膜が上部電極上に存すると、ビア孔の形成時における上部電極のオーバーエッチが大幅に増加することが確認されている。【０１１９】
この点、Ｐｄ等の水素吸蔵性導電材料は、上記のような水素の吸収機能のみならず、ビア孔のエッチング時に用いるハロゲン系のエッチングガスと反応し難いことに起因して、ビア孔の形成時にはエッチングレートが低くエッチングされ難いという機能を有する。【０１２０】
本例では、上部電極３１上にＰｄからなる導電膜９１を設けることにより、水素吸収能力を向上させて強誘電体膜２５への水素の浸入を更に確実に防止するともに、ビア孔３４ａ，３５ａを同時形成する際に、上部電極３１をオーバーエッチさせることなくリテンション不良を抑止することが可能となる。【０１２１】
続いて、図１２Ｂに示すように、レジストマスク３８を除去する。このとき、プラグ３６は保護膜３７で覆われた状態とされている。その後、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。ここで、プラグ３６は保護膜３７で覆われているため、Ｗの酸化が防止される。【０１２２】
続いて、図１２Ｃに示すように、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５を形成する。
詳細には、先ず、全面異方性エッチング、いわゆるエッチバックにより、保護膜３７を除去する。
次に、ビア孔３４ａ，３５ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）３４ｂ，３５ｂを形成する。【０１２３】
次に、プラグ３４，３５を形成する。
本例では、グルー膜３４ｂ，３５ｂを介してビア孔３４ａ，３５ａを埋め込むように、層間絶縁膜３３上に当該水素吸蔵性導電材料又はこれを含む導電材料を堆積する。水素吸蔵性導電材料としては、（１）自身の体積の９３５倍もの水素を吸収する高い水素吸収能力を有するＰｄや、Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，Ｓｍ等の水素吸収性導電材料を単独で使用しても良いし、（２）（１）に示す水素吸収性導電材料の任意の組み合わせによる合金を使用しても、（３）（１）に示す水素吸収性導電材料の少なくとも１種と他の金属（アルミニウム（Ａｌ），銅（Ｃｕ），鉄（Ｆｅ），ニッケル（Ｎｉ）等の一般的な導電性金属材料の少なくとも１種、或いはイリジウム（Ｉｒ），白金（Ｐｔ），金（Ａｕ），銀（Ａｇ），ルテニウム（Ｒｕ），ロジウム（Ｒｈ），オスミウム（Ｏｓ）等の貴金属の少なくとも１種）との合金を使用しても良い。ここでは、堆積する導電材料としてＰｄを用い、例えばＣＶＤ法又はＰＶＤ法によりプラグ３４，３５を形成する。【０１２４】
そして、ＣＭＰにより層間絶縁膜３３をストッパーとして、堆積したＰｄ及びグルー膜３４ｂ，３５ｂを研磨し、ビア孔３４ａ，３５ａ内をグルー膜３４ｂ，３５ｂを介してそれぞれＷで埋め込むプラグ３４，３５を形成する。ＣＭＰの後に、例えばＮ２Ｏのプラズマアニール処理を施しても良い。【０１２５】
続いて、図１３Ａに示すように、プラグ３４，３５，３６とそれぞれ接続される各第１の配線８４を形成する。
詳細には、先ず、層間絶縁膜３３上の全面にスパッタ法等によりバリアメタル膜８１、配線膜８２及びバリアメタル膜８３を堆積する。バリアメタル膜８１としては、スパッタ法等により例えばＴｉ膜及びＴｉＮ膜をそれぞれ膜厚５ｎｍ程度、１５０ｎｍ程度に順次積層して形成する。【０１２６】
本例では、水素拡散防止膜２３，２７，２８、導電膜９１、及びプラグ３４，３５と相俟って、発生した水素の強誘電体膜２５への浸入を確実に防止すべく、水素を吸収する性質を持つ水素吸蔵性導電材料又はこれを含む導電材料を用いて配線膜８２を形成する。水素吸蔵性導電材料としては、（１）自身の体積の９３５倍もの水素を吸収する高い水素吸収能力を有するＰｄや、Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，Ｓｍ等の水素吸収性導電材料を単独で使用しても良いし、（２）（１）に示す水素吸収性導電材料の任意の組み合わせによる合金を使用しても、（３）（１）に示す水素吸収性導電材料の少なくとも１種と他の金属（アルミニウム（Ａｌ），銅（Ｃｕ），鉄（Ｆｅ），ニッケル（Ｎｉ）等の一般的な導電性金属材料の少なくとも１種、或いはイリジウム（Ｉｒ），白金（Ｐｔ），金（Ａｕ），銀（Ａｇ），ルテニウム（Ｒｕ），ロジウム（Ｒｈ），オスミウム（Ｏｓ）等の貴金属の少なくとも１種）との合金を使用しても良い。ここでは、堆積する導電材料としてＰｄを用い、例えばＣＶＤ法又はＰＶＤ法により配線膜８２を膜厚３５０ｎｍ程度に成膜する。【０１２７】
本例では、上部電極３１上に導電膜９１を形成するとともに、上部電極３１と導電膜９１を介して電気的に接続されるプラグ３４、下部電極３２と接続されるプラグ３５、上部電極３１と導電膜９１及びプラグ３４を介して電気的に接続される第１の配線８４の配線膜８２、及び下部電極３２とプラグ３５を介して電気的に接続される第１の配線８４の配線膜８２を、大量の水素吸収能力（大きな表面積及び体積）を有する水素吸蔵性導電材料であるＰｄを材料としてそれぞれ形成する。従って、構成部材数及び工程数を増加させることなく、強誘電体膜２５への水素の浸入を可及的に効率良く防止することができ、高いキャパシタ特性を確実に保持することが可能となる。【０１２８】
バリアメタル膜８３としては、スパッタ法等により例えばＴｉ膜及びＴｉＮ膜をそれぞれ膜厚５ｎｍ程度、１５０ｎｍ程度に順次積層して形成する。配線膜８２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。【０１２９】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜８３、配線膜８２及びバリアメタル膜８１を配線形状に加工し、プラグ３４，３５，３６とそれぞれ接続される各第１の配線８４をパターン形成する。【０１３０】
続いて、図１３Ｂに示すように、第１の配線８４と接続される第２の配線５４を形成する。
詳細には、先ず、第１の配線８４を覆うように層間絶縁膜４６を形成する。層間絶縁膜４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。【０１３１】
次に、第１の配線８４と接続されるプラグ４７を形成する。
第１の配線８４の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４７ａを形成する。次に、このビア孔４７ａの壁面を覆うように下地膜（グルー膜）４８を形成した後、ＣＶＤ法によりグルー膜４８を介してビア孔４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜４６をストッパーとして例えばＷ膜及びグルー膜４８をＣＭＰにより研磨し、ビア孔４７ａ内をグルー膜４８を介してＷで埋め込むプラグ４７を形成する。【０１３２】
なお、ＣＭＰの代わりに、Ｗ膜及びグルー膜４８の全面異方性エッチング、いわゆるエッチバックを行ってプラグ４７を形成するようにしても良い。このとき、Ｗのみエッチングされ、グルー膜４８はそのまま残存する。【０１３３】
次に、プラグ４７とそれぞれ接続される第２の配線５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜５１、配線膜５２及びバリアメタル膜５３を堆積する。バリアメタル膜５１としては、スパッタ法により例えばＴｉ膜を５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。【０１３４】
ここで、プラグ４７をエッチバック法により形成する場合には、プラグ４７の形成時に残存するグルー膜４８がバリアメタル膜として機能するため、バリアメタル膜５１は不要である。【０１３５】
配線膜５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜５３としては、スパッタ法により例えばＴｉ膜を５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。【０１３６】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜５３、配線膜５２及びバリアメタル膜５１を配線形状に加工し、第２の配線５４をパターン形成する。【０１３７】
なお、配線膜５２（及び／又はその上層の配線における配線膜）としてＡｌ合金膜を形成する代わりに、配線膜８２と同様に、Ｐｄ等の水素吸蔵性導電材料又はこれを含む導電材料を用いても好適である。【０１３８】
また、配線膜５２（及び／又はその上層の配線における配線膜）としてＡｌ合金膜を形成する代わりに、第１の実施形態による図６Ａ〜図８Ｂと同様に、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線５４としてＣｕ配線を形成しても良い。【０１３９】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるプレーナ型のＦｅＲＡＭを完成させる。【０１４０】
以上説明したように、本例によれば、比較的簡易な構成で水素の強誘電体膜２５への侵入を可及的に防止し、強誘電体キャパシタ構造３０の高性能を保持するとともに、上部電極３１をオーバーエッチさせることなくリテンション不良を抑止することが可能となる。この構成により、極めて信頼性の高いプレーナ型のＦｅＲＡＭを、徒に構成部材数及び工程数を増加させることなく、実現することができる。【０１４１】
なお、第１の実施形態ではプラグ３４，３５を、変形例１ではプラグ３４，３５に加えて第１の配線８４を、変形例１ではプラグ３４，３５及び第１の配線８４に加えて導電膜９１を、水素吸蔵性導電材料であるＰｄを材料して形成する構成をそれぞれ開示したが、以下のような緒構成も本発明の範疇に含まれる。【０１４２】
（１）プラグ３４，３５を、水素吸蔵性導電材料であるＰｄ等あるいはこれを含む導電材料を用いて形成するとともに、導電膜９１を水素吸蔵性導電材料であるＰｄ等あるいはこれを含む導電材料を用いて形成し、第１の配線は通常のＡｌ合金配線等とする。【０１４３】
（２）第１の配線８４を、水素吸蔵性導電材料であるＰｄ等あるいはこれを含む導電材料を用いて形成するとともに、導電膜９１を水素吸蔵性導電材料であるＰｄ等あるいはこれを含む導電材料を用いて形成し、強誘電体キャパシタ構造３０と電気的に接続される各プラグは通常のＷプラグ等とする。【０１４４】
（１），（２）の手法でも、プラグ３４，３５、第１の配線８４、及び導電膜９１を全て水素吸蔵性導電材料であるＰｄ等あるいはこれを含む導電材料を用いて形成した場合（変形例２の場合）に比べれば劣るものの、高いキャパシタ特性を確実に保持し、信頼性の高いＦｅＲＡＭを実現させることができる。【０１４５】
（第２の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極下及び上部電極上にそれぞれ導電プラグが形成されて導通がとられる構成の、いわゆるスタック型のＦｅＲＡＭを例示する。
図１４Ａ〜図１８Ｂは、第２の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。【０１４６】
先ず、図１４Ａに示すように、シリコン半導体基板１１０上に選択トランジスタとして機能するＭＯＳトランジスタ１２０を形成する。
詳細には、シリコン半導体基板１１０の表層に例えばＳＴＩ（Shallow Trench
Isolation）法により素子分離構造１１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素（Ｂ）を例えばドーズ量３．０×１０１３／ｃｍ２、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１１２を形成する。【０１４７】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１１３を形成し、ゲート絶縁膜１１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１１３上にゲート電極１１４をパターン形成する。このとき同時に、ゲート電極１１４上にはシリコン窒化膜からなるキャップ膜１１５がパターン形成される。【０１４８】
次に、キャップ膜１１５をマスクとして素子活性領域に不純物、ここでは砒素（Ａｓ）を例えばドーズ量５．０×１０１４／ｃｍ２、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１１６を形成する。【０１４９】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１１４及びキャップ膜１１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１１７を形成する。【０１５０】
次に、キャップ膜１１５及びサイドウォール絶縁膜１１７をマスクとして素子活性領域に不純物、ここではリン（Ｐ）をＬＤＤ領域１１６よりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０１４／ｃｍ２、加速エネルギー１３ｋｅＶの条件でイオン注入し、ＬＤＤ領域１１６と重畳されるソース／ドレイン領域１１８を形成して、ＭＯＳトランジスタ１２０を完成させる。【０１５１】
続いて、図１４Ｂに示すように、ＭＯＳトランジスタ１２０の保護膜１２１、層間絶縁膜１２２、及び上部絶縁膜１２３を順次形成する。
詳細には、ＭＯＳトランジスタ１２０を覆うように、保護膜１２１、層間絶縁膜１２２、及び上部絶縁膜１２３を順次形成する。ここで、保護膜１２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜１２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。上部絶縁膜１２３としては、シリコン窒化膜を材料とし、ＣＶＤ法により膜厚１００ｎｍ程度に堆積する。【０１５２】
続いて、図１４Ｃに示すように、トランジスタ構造１２０のソース／ドレイン領域１１８と接続されるプラグ１１９を形成する。なお、図１４Ｃ以下の各図では、図示の便宜上、層間絶縁膜１２２から上部の構成のみを示し、シリコン半導体基板１１０やＭＯＳトランジスタ１２０等の図示を省略する。【０１５３】
詳細には、先ず、ソース／ドレイン領域１１８をエッチングストッパーとして、当該ソース／ドレイン領域１１８の表面の一部が露出するまで上部絶縁膜２２３、層間絶縁膜１２２、及び保護膜１２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔１１９ａを形成する。【０１５４】
次に、ビア孔１１９ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１１９ｂを形成する。そして、ＣＶＤ法によりグルー膜１１９ｂを介してビア孔１１９ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより上部絶縁膜１２３をストッパーとしてＷ膜及びグルー膜１１９ｂを研磨し、ビア孔２１９ａ内をグルー膜２１９ａを介してＷで埋め込むプラグ２１９を形成する。ＣＭＰの後に、例えばＮ２Ｏのプラズマアニール処理を施す。【０１５５】
続いて、図１４Ｄに示すように、下部電極層１２４、強誘電体膜１２５及び上部電極層１２６を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層１２４を形成する。【０１５６】
次に、ＲＦスパッタ法により、下部電極層１２４上に強誘電体である例えばＰＺＴからなる強誘電体膜２２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜１２５をアニール処理して当該強誘電体膜１２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ２ガスをＡｒが１．９８リットル／分、Ｏ２が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。強誘電体膜１２５の材料としては、ＰＺＴの代わりに、Ｐｂ１−ｘＬａｘＺｒ１−ｙＴｉｙＯ３（０＜ｘ＜１，０＜ｙ＜１）、ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９（０＜ｘ＜１）、Ｂｉ４Ｔｉ２Ｏ１２等を用いても良い。【０１５７】
次に、強誘電体膜１２５上に上部電極層１２６を堆積形成する。
上部電極層１２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ２膜１２６ａを膜厚２００ｎｍ程度に形成する。その後、ＩｒＯ２膜１２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ２ガスをＡｒが２．０リットル／分、Ｏ２が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。そして、ＩｒＯ２膜１２６ａ上に、当該ＩｒＯ２膜１２６ａのキャップ膜として機能する貴金属膜、ここではＰｔ膜１２６ｂをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ２膜１２６ａ及びＰｔ膜１２６ｂから上部電極層１２６が構成される。なお、上部電極層１２６において、ＩｒＯ２膜１２６ａの代わりにＩｒ、Ｒｕ、ＲｕＯ２、ＳｒＲｕＯ３、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜１２６ｂの形成を省略することも可能である。【０１５８】
続いて、図１５Ａに示すように、ＴｉＮ膜１２８及びシリコン酸化膜１２９を形成する。
詳細には、ＴｉＮ膜１２８については、上部電極層１２６上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜１２９については、ＴｉＮ膜１２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜１２９上に更にシリコン窒化膜を形成しても好適である。【０１５９】
続いて、図１５Ｂに示すように、レジストマスク１０１を形成する。
詳細には、シリコン酸化膜１２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク１０１を形成する。【０１６０】
続いて、図１５Ｃに示すように、シリコン酸化膜１２９を加工する。
詳細には、レジストマスク１０１をマスクとしてシリコン酸化膜１２９をドライエッチングする。このとき、レジストマスク１０１の電極形状に倣ってシリコン酸化膜１２９がパターニングされ、ハードマスク１２９ａが形成される。また、レジストマスク１０１のエッチングされて厚みが減少する。【０１６１】
続いて、図１５Ｄに示すように、ＴｉＮ膜１２８を加工する。
詳細には、レジストマスク１０１及びハードマスク１２９ａをマスクとして、ＴｉＮ膜１２８をドライエッチングする。このとき、ハードマスク１２９ａの電極形状に倣ってＴｉＮ膜１２８がパターニングされる。また、レジストマスク１０１は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク１０１を除去する。【０１６２】
続いて、図１６Ａに示すように、上部電極層１２６、強誘電体膜１２５、及び下部電極層１２４を加工する。
詳細には、ハードマスク１２９ａ及びＴｉＮ膜１２８をマスクとし、上部絶縁膜１２３をエッチングストッパーとして、上部電極層１２６、強誘電体膜１２５、及び下部電極層１２４をドライエッチングする。このとき、ＴｉＮ膜１２８の電極形状に倣って、上部電極層１２６、強誘電体膜１２５、及び下部電極層１２４がパターニングされる。また、ハードマスク１２９ａは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク１２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。【０１６３】
続いて、図１６Ｂに示すように、強誘電体キャパシタ構造１３０を完成させる。
詳細には、マスクとして用いられたＴｉＮ膜１２８をウェットエッチングにより除去する。このとき、下部電極１３１上に強誘電体膜１２５、上部電極１３２が順次積層され、強誘電体膜１２５を介して下部電極１３１と上部電極１３２とが容量結合する強誘電体キャパシタ構造１３０を完成させる。この強誘電体キャパシタ構造１３０においては、下部電極１３１がプラグ１１９と接続され、当該プラグ１１９を介してソース／ドレイン１１８と下部電極１３１とが電気的に接続される。【０１６４】
続いて、図１６Ｃに示すように、強誘電体膜１２５への水素・水の浸入を防止するための水素拡散防止膜１３３及び層間絶縁膜１３４を形成する。
詳細には、先ず、強誘電体キャパシタ構造１３０の全面を覆うように、金属酸化物、例えばアルミナ（Ａｌ２Ｏ３）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、水素拡散防止膜１３３を形成する。その後、水素拡散防止膜１３３をアニール処理する。【０１６５】
次に、強誘電体キャパシタ構造１３０を水素拡散防止膜１３３を介して覆うように、層間絶縁膜１３４を形成する。ここで、層間絶縁膜１３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜１３４の脱水を目的として、例えばＮ２Ｏのプラズマアニール処理を施す。【０１６６】
続いて、図１７Ａに示すように、強誘電体キャパシタ構造１３０の上部電極１３２へのビア孔１３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜１３４及び水素拡散防止膜１３３をパターニングし、上部電極１３２の表面の一部を露出させるビア孔１３５ａを形成する。【０１６７】
続いて、図１７Ｂに示すように、強誘電体キャパシタ構造１３０の上部電極１３２と接続されるプラグ１３５を形成する。
詳細には、先ず、ビア孔１３５ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１３５ｂを形成する。【０１６８】
次に、プラグ１３５を形成する。
本実施形態では、水素拡散防止膜１３３と相俟って、発生した水素の強誘電体膜１２５への浸入を確実に防止すべく、水素を吸収する性質を持つ水素吸蔵性導電材料を用いて、グルー膜１３５ｂを介してビア孔１３５ａを埋め込むように、層間絶縁膜１３４上に当該水素吸蔵性導電材料又はこれを含む導電材料を堆積する。水素吸蔵性導電材料としては、（１）自身の体積の９３５倍もの水素を吸収する高い水素吸収能力を有するＰｄや、Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，Ｓｍ等の水素吸収性導電材料を単独で使用しても良いし、（２）（１）に示す水素吸収性導電材料の任意の組み合わせによる合金を使用しても、（３）（１）に示す水素吸収性導電材料の少なくとも１種と他の金属（アルミニウム（Ａｌ），銅（Ｃｕ），鉄（Ｆｅ），ニッケル（Ｎｉ）等の一般的な導電性金属材料の少なくとも１種、或いはイリジウム（Ｉｒ），白金（Ｐｔ），金（Ａｕ），銀（Ａｇ），ルテニウム（Ｒｕ），ロジウム（Ｒｈ），オスミウム（Ｏｓ）等の貴金属の少なくとも１種）との合金を使用しても良い。ここでは、堆積する導電材料としてＰｄを用い、例えばＣＶＤ法又はＰＶＤ法によりプラグ１３５を形成する。【０１６９】
そして、ＣＭＰにより層間絶縁膜１３４をストッパーとして、堆積したＰｄ及びグルー膜１３５ｂを研磨し、ビア孔１３５ａ内をグルー膜１３５ｂを介してそれぞれＷで埋め込むプラグ１３５を形成する。ＣＭＰの後に、例えばＮ２Ｏのプラズマアニール処理を施しても良い。【０１７０】
本実施形態では、上部電極１３２との電気的接続をとるために必須である導電プラグに本発明を適用し、プラグ１３５を、大量の水素吸収能力（大きな表面積及び体積）を有する水素吸蔵性導電材料であるＰｄを材料として形成する。従って、構成部材数及び工程数を増加させることなく、強誘電体膜１２５への水素の浸入を効率良く防止することができ、高いキャパシタ特性を確実に保持することが可能となる。【０１７１】
続いて、図１８Ａに示すように、プラグ１３５と接続される第１の配線１４５を形成する。
詳細には、先ず、層間絶縁膜１３４上の全面にスパッタ法等によりバリアメタル膜１４２、配線膜１４３及びバリアメタル膜１４４を堆積する。バリアメタル膜１４２としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。配線膜１４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜１４４としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜１４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。【０１７２】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１４４、配線膜１４３及びバリアメタル膜１４２を配線形状に加工し、プラグ１３５と接続される第１の配線１４５をパターン形成する。なお、配線膜１４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第１の配線１４５としてＣｕ配線を形成しても良い。【０１７３】
続いて、図１８Ｂに示すように、第１の配線１４５と接続される第２の配線１５４を形成する。
詳細には、先ず、第１の配線１４５を覆うように層間絶縁膜１４６を形成する。層間絶縁膜１４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。【０１７４】
次に、第１の配線１４５と接続されるプラグ１４７を形成する。
第１の配線１４５の表面の一部が露出するまで、層間絶縁膜１４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔１４７ａを形成する。次に、このビア孔１４７ａの壁面を覆うように下地膜（グルー膜）１４８を形成した後、ＣＶＤ法によりグルー膜１４８を介してビア孔１４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜１４６をストッパーとして例えばＷ膜及びグルー膜２４８をＣＭＰにより研磨し、ビア孔２４７ａ内をグルー膜１４８を介してＷで埋め込むプラグ１４７を形成する。【０１７５】
なお、ＣＭＰの代わりに、Ｗ膜及びグルー膜１４８の全面異方性エッチング、いわゆるエッチバックを行ってプラグ１４７を形成するようにしても良い。このとき、Ｗのみエッチングされ、グルー膜１４８はそのまま残存する。【０１７６】
次に、プラグ１４７とそれぞれ接続される第２の配線１５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜１５１、配線膜１５２及びバリアメタル膜１５３を堆積する。バリアメタル膜１５１としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。【０１７７】
ここで、プラグ１４７をエッチバック法により形成する場合には、プラグ１４７の形成時に残存するグルー膜１４８がバリアメタル膜として機能するため、バリアメタル膜１５１は不要である。【０１７８】
配線膜１５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜１５３としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜１５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。【０１７９】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１５３、配線膜１５２及びバリアメタル膜１５１を配線形状に加工し、第２の配線１５４をパターン形成する。なお、配線膜１５２としてＡｌ合金膜を形成する代わりに、第１の実施形態による図６Ａ〜図８Ｂと同様に、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線１５４としてＣｕ配線を形成しても良い。【０１８０】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるスタック型のＦｅＲＡＭを完成させる。【０１８１】
以上説明したように、本実施形態によれば、比較的簡易な構成で水素の強誘電体膜１２５への侵入を確実に防止し、強誘電体キャパシタ構造１３０の高性能を保持する信頼性の高いスタック型のＦｅＲＡＭを、構成部材数及び工程数を増加させることなく、実現することができる。【０１８２】
−変形例−
以下、第２の実施形態の緒変形例について説明する。【０１８３】
（変形例１）
本例では、第２の実施形態の構成に加えて、多層配線構造において、少なくとも第１の配線の配線膜の材料として、水素吸蔵性導電材料又はこれを含む導電材料を用いる。
図１９Ａ，図１９Ｂは、第２の実施形態の変形例１によるスタック型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。【０１８４】
初めに、第２の実施形態と同様に、図１４Ａ〜図１７Ｂの各工程を経る。
続いて、図１９Ａに示すように、第１の配線１６４を形成する。
詳細には、先ず、層間絶縁膜１３４上の全面にスパッタ法等によりバリアメタル膜１６１、配線膜１６２及びバリアメタル膜１６３を堆積する。バリアメタル膜１６１としては、スパッタ法等により例えばＴｉ膜及びＴｉＮ膜をそれぞれ膜厚５ｎｍ程度、１５０ｎｍ程度に順次積層して形成する。【０１８５】
本例では、水素拡散防止膜１３３及びプラグ１３５と相俟って、発生した水素の強誘電体膜１２５への浸入を確実に防止すべく、水素を吸収する性質を持つ水素吸蔵性導電材料又はこれを含む導電材料を用いて配線膜１６２を形成する。水素吸蔵性導電材料としては、（１）自身の体積の９３５倍もの水素を吸収する高い水素吸収能力を有するＰｄや、Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，Ｓｍ等の水素吸収性導電材料を単独で使用しても良いし、（２）（１）に示す水素吸収性導電材料の任意の組み合わせによる合金を使用しても、（３）（１）に示す水素吸収性導電材料の少なくとも１種と他の金属（アルミニウム（Ａｌ），銅（Ｃｕ），鉄（Ｆｅ），ニッケル（Ｎｉ）等の一般的な導電性金属材料の少なくとも１種、或いはイリジウム（Ｉｒ），白金（Ｐｔ），金（Ａｕ），銀（Ａｇ），ルテニウム（Ｒｕ），ロジウム（Ｒｈ），オスミウム（Ｏｓ）等の貴金属の少なくとも１種）との合金を使用しても良い。ここでは、堆積する導電材料としてＰｄを用い、例えばＣＶＤ法又はＰＶＤ法により配線膜１６２を膜厚３５０ｎｍ程度に成膜する。【０１８６】
本例では、プラグ１３５に加え、上部電極１３２とプラグ１３５を介して電気的接続をとるために必須である配線に本発明を適用し、配線膜１６２を、大量の水素吸収能力（大きな表面積及び体積）を有する水素吸蔵性導電材料であるＰｄを材料として形成する。従って、構成部材数及び工程数を増加させることなく、強誘電体膜１２５への水素の浸入を効率良く防止することができ、高いキャパシタ特性を確実に保持することが可能となる。【０１８７】
バリアメタル膜１６３としては、スパッタ法等により例えばＴｉ膜及びＴｉＮ膜をそれぞれ膜厚５ｎｍ程度、１５０ｎｍ程度に順次積層して形成する。ここで、配線膜１６２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。【０１８８】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１６３、配線膜１６２及びバリアメタル膜１６１を配線形状に加工し、プラグ１３５と接続される第１の配線１６４をパターン形成する。【０１８９】
なお、本例では、プラグ１３５と第１の配線１６４とを別体として形成する場合について例示したが、これらを一体形成しても良い。この場合、例えば図１７Ａでビア孔１３５ａを同時形成した後、ビア孔１３５ａの内壁面及び層間絶縁膜１３４上を覆うようにグルー膜１６１（膜厚１５０ｎｍ程度のＴｉＮ膜のみ）を形成し、水素吸蔵性導電材料又はこれを含む導電材料、例えばＰｄを用いて、ビア孔１３５ａを埋め込むと共に層間絶縁膜１３４上でグルー膜１６１上を覆うようにＰｄを堆積し、Ｐｄ上にグルー膜１６３（Ｔｉ膜（膜厚５ｎｍ程度）とＴｉＮ膜（膜厚１５０ｎｍ程度）との積層構造）を堆積する。そして、層間絶縁膜１３４上でグルー膜１６３、Ｐｄ、及びグルー膜１６１を配線形状にパターニングする。これにより、ビア孔１３５ａをグルー膜１６１を介してＰｄで埋め込み、上面をグルー膜１６３で覆われて層間絶縁膜１３４上で延在する配線構造（プラグ１３５と第１の配線１６４とが一体形成されたもの）が形成される。【０１９０】
続いて、図１９Ｂに示すように、第１の配線１６４と接続される第２の配線１５４を形成する。
詳細には、先ず、第１の配線１６４を覆うように層間絶縁膜１４６を形成する。層間絶縁膜１４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。【０１９１】
次に、第１の配線１６４と接続されるプラグ１４７を形成する。
第１の配線１６４の表面の一部が露出するまで、層間絶縁膜１４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔１４７ａを形成する。次に、このビア孔１４７ａの壁面を覆うように下地膜（グルー膜）１４８を形成した後、ＣＶＤ法によりグルー膜１４８を介してビア孔１４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜１４６をストッパーとして例えばＷ膜及びグルー膜２４８をＣＭＰにより研磨し、ビア孔２４７ａ内をグルー膜１４８を介してＷで埋め込むプラグ１４７を形成する。【０１９２】
なお、ＣＭＰの代わりに、Ｗ膜及びグルー膜１４８の全面異方性エッチング、いわゆるエッチバックを行ってプラグ１４７を形成するようにしても良い。このとき、Ｗのみエッチングされ、グルー膜１４８はそのまま残存する。【０１９３】
次に、プラグ１４７とそれぞれ接続される第２の配線１５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜１５１、配線膜１５２及びバリアメタル膜１５３を堆積する。バリアメタル膜１５１としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。【０１９４】
ここで、プラグ１４７をエッチバック法により形成する場合には、プラグ１４７の形成時に残存するグルー膜１４８がバリアメタル膜として機能するため、バリアメタル膜１５１は不要である。【０１９５】
配線膜１５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜１５３としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜１５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。【０１９６】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１５３、配線膜１５２及びバリアメタル膜１５１を配線形状に加工し、第２の配線１５４をパターン形成する。【０１９７】
なお、配線膜１５２（及び／又はその上層の配線における配線膜）としてＡｌ合金膜を形成する代わりに、配線膜１６２と同様に、Ｐｄ等の水素吸蔵性導電材料又はこれを含む導電材料を用いても好適である。【０１９８】
また、配線膜１５２としてＡｌ合金膜を形成する代わりに、第１の実施形態による図６Ａ〜図８Ｂと同様に、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線１５４としてＣｕ配線を形成しても良い。【０１９９】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。【０２００】
以上説明したように、本例によれば、比較的簡易な構成で水素の強誘電体膜１２５への侵入をより確実に防止し、強誘電体キャパシタ構造１３０の高性能を保持する信頼性の高いスタック型のＦｅＲＡＭを、構成部材数及び工程数を増加させることなく、実現することができる。【０２０１】
（変形例２）
本例では、変形例１の構成に加えて、強誘電体キャパシタ構造１３０上（上部電極１３２とプラグ１３５との間）に、水素吸蔵性導電材料又はこれを含む導電材料からなる導電膜を形成する。
図２０Ａ〜図２３Ｂは、第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの構成をその製造方法（主要工程）と共に工程順に示す概略断面図である。【０２０２】
先ず、第２の実施形態と同様に、図１４Ａ〜図１４Ｄの各工程を経る。
続いて、図２０Ａに示すように、上部電極層１２６上に、導電膜１７１を形成する。【０２０３】
本例では、上部電極層１２６上に、水素吸蔵性導電材料又はこれを含む導電材料を堆積する。水素吸蔵性導電材料としては、当該水素吸蔵性のみならず、高温アニールに耐えるだけの耐熱性に優れ、ハロゲン系ガスに対する耐性も有する材料であることが必要である。具体的には、自身の体積の９３５倍もの水素を吸収する高い水素吸収能力を有するＰｄや、Ｐｄと耐熱性を有する(又は酸化しても導電性を有する)他の貴金属(Ｉｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，Ｏｓ等) の少なくとも１種との合金等が好ましい。ここでは、堆積する導電材料としてＰｄを用い、例えばＣＶＤ法又はＰＶＤ法により導電膜１７１を、後述するビア孔１３５ａのエッチング形成時におけるオーバーエッチで貫通しない程度の膜厚、ここでは１００ｎｍ程度に形成する。【０２０４】
続いて、図２０Ｂに示すように、ＴｉＮ膜１２８及びシリコン酸化膜１２９を形成する。
詳細には、ＴｉＮ膜１２８については、導電膜１７１上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜１２９については、ＴｉＮ膜１２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜１２９上に更にシリコン窒化膜を形成しても好適である。【０２０５】
続いて、図２０Ｃに示すように、レジストマスク１０１を形成する。
詳細には、シリコン酸化膜１２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク１０１を形成する。【０２０６】
続いて、図２０Ｄに示すように、シリコン酸化膜１２９を加工する。
詳細には、レジストマスク１０１をマスクとしてシリコン酸化膜１２９をドライエッチングする。このとき、レジストマスク１０１の電極形状に倣ってシリコン酸化膜１２９がパターニングされ、ハードマスク１２９ａが形成される。また、レジストマスク１０１のエッチングされて厚みが減少する。【０２０７】
続いて、図２１Ａに示すように、ＴｉＮ膜１２８を加工する。
詳細には、レジストマスク１０１及びハードマスク１２９ａをマスクとして、ＴｉＮ膜１２８をドライエッチングする。このとき、ハードマスク１２９ａの電極形状に倣ってＴｉＮ膜１２８がパターニングされる。また、レジストマスク１０１は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク１０１を除去する。【０２０８】
続いて、図２１Ｂに示すように、上部電極層１２６、強誘電体膜１２５、下部電極層１２４、及び導電膜１７１を加工する。【０２０９】
詳細には、ハードマスク１２９ａ及びＴｉＮ膜１２８をマスクとし、上部絶縁膜１２３をエッチングストッパーとして、導電膜１７１、上部電極層１２６、強誘電体膜１２５、及び下部電極層１２４をドライエッチングする。このとき、ＴｉＮ膜１２８の電極形状に倣って、導電膜１７１、上部電極層１２６、強誘電体膜１２５、及び下部電極層１２４がパターニングされる。また、ハードマスク１２９ａは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク１２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。【０２１０】
続いて、図２１Ｃに示すように、上面を導電膜１７１で覆われてなる強誘電体キャパシタ構造１３０を完成させる。
詳細には、マスクとして用いられたＴｉＮ膜１２８をウェットエッチングにより除去する。このとき、下部電極１３１上に強誘電体膜１２５、上部電極１３２が順次積層され、強誘電体膜１２５を介して下部電極１３１と上部電極１３２とが容量結合する強誘電体キャパシタ構造１３０を完成させる。強誘電体キャパシタ構造１３０の上面は導電膜１７１で覆われる。この強誘電体キャパシタ構造１３０においては、下部電極１３１がプラグ１１９と接続され、当該プラグ１１９を介してソース／ドレイン１１８と下部電極１３１とが電気的に接続される。【０２１１】
続いて、図２１Ｄに示すように、強誘電体膜１２５への水素・水の浸入を防止するための水素拡散防止膜１３３及び層間絶縁膜１３４を形成する。
詳細には、先ず、上面に導電膜１７１が形成された強誘電体キャパシタ構造１３０の全面を覆うように、金属酸化物、例えばアルミナ（Ａｌ２Ｏ３）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、水素拡散防止膜１３３を形成する。その後、水素拡散防止膜１３３をアニール処理する。【０２１２】
次に、強誘電体キャパシタ構造１３０及び導電膜１７１を水素拡散防止膜１３３を介して覆うように、層間絶縁膜１３４を形成する。ここで、層間絶縁膜１３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜１３４の脱水を目的として、例えばＮ２Ｏのプラズマアニール処理を施す。【０２１３】
続いて、図２２Ａに示すように、導電膜１７１へのビア孔１３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜１３４及び水素拡散防止膜１３３をパターニングし、上部電極１３２の表面の一部を露出させるビア孔１３５ａを形成する。【０２１４】
ここで、上部電極上に水素拡散防止膜が存すると、ビア孔の形成時における上部電極のオーバーエッチが大幅に増加することが確認されている。この点、Ｐｄ等の水素吸蔵性導電材料は、上記のような水素の吸収機能のみならず、ビア孔のエッチング時に用いるハロゲン系のエッチングガスと反応し難いことに起因して、ビア孔の形成時にはエッチングレートが低くエッチングされ難いという機能を有する。【０２１５】
本例では、上部電極１３２上にＰｄからなる導電膜１７１を設けることにより、水素吸収能力を向上させて強誘電体膜１２５への水素の浸入を更に確実に防止するともに、ビア孔１３５ａを形成する際に、上部電極１３２を覆う水素拡散防止膜１３３を形成して強誘電体膜１２５の水素からの更なる保護を図る場合でも、上部電極１３２をオーバーエッチさせることなくリテンション不良を抑止することが可能となる。【０２１６】
続いて、図２２Ｂに示すように、強誘電体キャパシタ構造１３０の上部電極１３２と導電膜１７１を介して電気的に接続されるプラグ１３５を形成する。
詳細には、先ず、ビア孔１３５ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１３５ｂを形成する。【０２１７】
次に、プラグ１３５を形成する。
本実施形態では、グルー膜１３５ｂを介してビア孔１３５ａを埋め込むように、層間絶縁膜１３４上に当該水素吸蔵性導電材料又はこれを含む導電材料を堆積する。水素吸蔵性導電材料としては、（１）自身の体積の９３５倍もの水素を吸収する高い水素吸収能力を有するＰｄや、Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，Ｓｍ等の水素吸収性導電材料を単独で使用しても良いし、（２）（１）に示す水素吸収性導電材料の任意の組み合わせによる合金を使用しても、（３）（１）に示す水素吸収性導電材料の少なくとも１種と他の金属（アルミニウム（Ａｌ），銅（Ｃｕ），鉄（Ｆｅ），ニッケル（Ｎｉ）等の一般的な導電性金属材料の少なくとも１種、或いはイリジウム（Ｉｒ），白金（Ｐｔ），金（Ａｕ），銀（Ａｇ），ルテニウム（Ｒｕ），ロジウム（Ｒｈ），オスミウム（Ｏｓ）等の貴金属の少なくとも１種）との合金を使用しても良い。ここでは、堆積する導電材料としてＰｄを用い、例えばＣＶＤ法又はＰＶＤ法によりプラグ１３５を形成する。【０２１８】
そして、ＣＭＰにより層間絶縁膜１３４をストッパーとして、堆積したＰｄ及びグルー膜１３５ｂを研磨し、ビア孔１３５ａ内をグルー膜１３５ｂを介してそれぞれＷで埋め込むプラグ１３５を形成する。ＣＭＰの後に、例えばＮ２Ｏのプラズマアニール処理を施しても良い。【０２１９】
続いて、図２３Ａに示すように、プラグ１３５と接続される第１の配線１６４を形成する。
詳細には、先ず、層間絶縁膜１３４上の全面にスパッタ法等によりバリアメタル膜１６１、配線膜１６２及びバリアメタル膜１６３を堆積する。バリアメタル膜１６１としては、スパッタ法等により例えばＴｉ膜及びＴｉＮ膜をそれぞれ膜厚５ｎｍ程度、１５０ｎｍ程度に順次積層して形成する。【０２２０】
本例では、水素拡散防止膜１３３、導電膜９１、及びプラグ１３５と相俟って、発生した水素の強誘電体膜１２５への浸入を確実に防止すべく、水素を吸収する性質を持つ水素吸蔵性導電材料又はこれを含む導電材料を用いて配線膜１６２を形成する。水素吸蔵性導電材料としては、（１）自身の体積の９３５倍もの水素を吸収する高い水素吸収能力を有するＰｄや、Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，Ｓｍ等の水素吸収性導電材料を単独で使用しても良いし、（２）（１）に示す水素吸収性導電材料の任意の組み合わせによる合金を使用しても、（３）（１）に示す水素吸収性導電材料の少なくとも１種と他の金属（アルミニウム（Ａｌ），銅（Ｃｕ），鉄（Ｆｅ），ニッケル（Ｎｉ）等の一般的な導電性金属材料の少なくとも１種、或いはイリジウム（Ｉｒ），白金（Ｐｔ），金（Ａｕ），銀（Ａｇ），ルテニウム（Ｒｕ），ロジウム（Ｒｈ），オスミウム（Ｏｓ）等の貴金属の少なくとも１種）との合金を使用しても良い。ここでは、堆積する導電材料としてＰｄを用い、例えばＣＶＤ法又はＰＶＤ法により配線膜１６２を膜厚３５０ｎｍ程度に成膜する。【０２２１】
本例では、上部電極１３２上に導電膜１７１を形成するとともに、上部電極１３２と導電膜１７１を介して電気的に接続されるプラグ１３５、上部電極１３２と導電膜１７１及びプラグ１３５を介して電気的に接続される第１の配線１６４の配線膜１６２を、大量の水素吸収能力（大きな表面積及び体積）を有する水素吸蔵性導電材料であるＰｄを材料としてそれぞれ形成する。従って、構成部材数及び工程数を増加させることなく、強誘電体膜１２５への水素の浸入を可及的に効率良く防止することができ、高いキャパシタ特性を確実に保持することが可能となる。【０２２２】
バリアメタル膜１６３としては、スパッタ法等により例えばＴｉ膜及びＴｉＮ膜をそれぞれ膜厚５ｎｍ程度、１５０ｎｍ程度に順次積層して形成する。ここで、配線膜１６２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。【０２２３】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１６３、配線膜１６２及びバリアメタル膜１６１を配線形状に加工し、プラグ１３５と接続される第１の配線１６４をパターン形成する。【０２２４】
続いて、図２３Ｂに示すように、第１の配線１６４と接続される第２の配線１５４を形成する。
詳細には、先ず、第１の配線１６４を覆うように層間絶縁膜１４６を形成する。層間絶縁膜１４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。【０２２５】
次に、第１の配線１６４と接続されるプラグ１４７を形成する。
第１の配線１６４の表面の一部が露出するまで、層間絶縁膜１４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔１４７ａを形成する。次に、このビア孔１４７ａの壁面を覆うように下地膜（グルー膜）１４８を形成した後、ＣＶＤ法によりグルー膜１４８を介してビア孔１４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜１４６をストッパーとして例えばＷ膜及びグルー膜２４８をＣＭＰにより研磨し、ビア孔２４７ａ内をグルー膜１４８を介してＷで埋め込むプラグ１４７を形成する。【０２２６】
なお、ＣＭＰの代わりに、Ｗ膜及びグルー膜１４８の全面異方性エッチング、いわゆるエッチバックを行ってプラグ１４７を形成するようにしても良い。このとき、Ｗのみエッチングされ、グルー膜１４８はそのまま残存する。【０２２７】
次に、プラグ１４７とそれぞれ接続される第２の配線１５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜１５１、配線膜１５２及びバリアメタル膜１５３を堆積する。バリアメタル膜１５１としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。【０２２８】
ここで、プラグ１４７をエッチバック法により形成する場合には、プラグ１４７の形成時に残存するグルー膜１４８がバリアメタル膜として機能するため、バリアメタル膜１５１は不要である。【０２２９】
配線膜１５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜１５３としては、スパッタ法により例えばＴｉＮ膜を膜厚１５０ｎｍ程度に成膜する。ここで、配線膜１５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。【０２３０】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１５３、配線膜１５２及びバリアメタル膜１５１を配線形状に加工し、第２の配線１５４をパターン形成する。【０２３１】
なお、配線膜１５２（及び／又はその上層の配線における配線膜）としてＡｌ合金膜を形成する代わりに、配線膜１６２と同様に、Ｐｄ等の水素吸蔵性導電材料又はこれを含む導電材料を用いても好適である。【０２３２】
また、配線膜１５２としてＡｌ合金膜を形成する代わりに、第１の実施形態による図６Ａ〜図８Ｂと同様に、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線１５４としてＣｕ配線を形成しても良い。【０２３３】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本例によるスタック型のＦｅＲＡＭを完成させる。【０２３４】
以上説明したように、本例によれば、比較的簡易な構成で水素の強誘電体膜１２５への侵入を可及的に防止し、強誘電体キャパシタ構造３０の高性能を保持するとともに、上部電極１３２をオーバーエッチさせることなくリテンション不良を抑止することが可能となる。この構成により、極めて信頼性の高いスタック型のＦｅＲＡＭを、徒に構成部材数及び工程数を増加させることなく、実現することができる。【０２３５】
なお、第２の実施形態ではプラグ１３５を、変形例１ではプラグ１３５に加えて第１の配線１６４を、変形例１ではプラグ１３５及び第１の配線１６４に加えて導電膜１７１を、水素吸蔵性導電材料であるＰｄを材料して形成する構成をそれぞれ開示したが、以下のような緒構成も本発明の範疇に含まれる。【０２３６】
（１）プラグ１３５を、水素吸蔵性導電材料であるＰｄ等あるいはこれを含む導電材料を用いて形成するとともに、導電膜１７１を水素吸蔵性導電材料であるＰｄ等あるいはこれを含む導電材料を用いて形成し、第１の配線は通常のＡｌ合金配線等とする。【０２３７】
（２）第１の配線１６４を、水素吸蔵性導電材料であるＰｄ等あるいはこれを含む導電材料を用いて形成するとともに、導電膜１７１を水素吸蔵性導電材料であるＰｄ等あるいはこれを含む導電材料を用いて形成し、強誘電体キャパシタ構造１３０と電気的に接続される各プラグは通常のＷプラグ等とする。【０２３８】
（１），（２）の手法でも、プラグ１３５、第１の配線１６４、及び導電膜１７１を全て水素吸蔵性導電材料であるＰｄ等あるいはこれを含む導電材料を用いて形成した場合（変形例２の場合）に比べれば劣るものの、高いキャパシタ特性を確実に保持し、信頼性の高いＦｅＲＡＭを実現させることができる。
【産業上の利用可能性】
【０２３９】
本発明によれば、比較的簡易な構成で水素のキャパシタ膜への侵入を確実に防止し、キャパシタ構造、特に強誘電体キャパシタ構造の高性能を保持する信頼性の高い半導体装置を、構成部材数及び工程数を増加させることなく、実現することができる。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【手続補正書】
【提出日】平成20年11月12日(2008.11.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の上方に形成されており、下部電極と上部電極とによりキャパシタ膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造の上方に形成されてなる配線と、
前記キャパシタ構造上に形成されてなり、少なくとも前記上部電極とその上方の前記配線とを電気的に接続する導電プラグと
を含み、
前記導電プラグは、水素を吸蔵する第１の導電材料を含み形成されていることを特徴とする半導体装置。
【請求項２】
Ｐｄ，Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，及びＳｍを第１の群、Ａｌ，Ｃｕ，Ｆｅ，及びＮｉを第２の群、Ｉｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，及びＯｓを第３の群として、
前記第１の導電材料は、前記第１の群から選ばれた１種、前記第１の群から選ばれた複数種の組み合わせによる合金、前記第１の群から選ばれた少なくとも１種と第２の群から選ばれた少なくとも１種の組み合わせによる合金、又は、前記第１の群から選ばれた少なくとも１種と第３の群から選ばれた少なくとも１種の組み合わせによる合金であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記上部電極と前記導電プラグとの間に導電膜が設けられており、
前記導電膜は、水素を吸蔵する第２の導電材料を含み形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２の導電材料は、Ｐｄ、又はＰｄとＩｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，Ｏｓから選ばれた少なくとも１種との組み合わせによる合金であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記配線は、水素を吸蔵する第３の導電材料を含み形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
Ｐｄ，Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，及びＳｍを第１の群、Ａｌ，Ｃｕ，Ｆｅ，及びＮｉを第２の群、Ｉｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，及びＯｓを第３の群として、
前記第３の導電材料は、前記第１の群から選ばれた１種、前記第１の群から選ばれた複数種の組み合わせによる合金、前記第１の群から選ばれた少なくとも１種と第２の群から選ばれた少なくとも１種の組み合わせによる合金、又は、前記第１の群から選ばれた少なくとも１種と第３の群から選ばれた少なくとも１種の組み合わせによる合金であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記キャパシタ膜は、強誘電特性を有する強誘電材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項８】
半導体基板の上方に、下部電極と上部電極とによりキャパシタ膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造上に、少なくとも前記上部電極と電気的に接続される導電プラグを形成する工程と、
前記導電プラグ上に、前記導電プラグを介して前記上部電極と電気的に接続される配線を形成する配線を形成する工程と
を含み、
前記導電プラグを、水素を吸蔵する第１の導電材料を含む材料から形成することを特徴とする半導体装置の製造方法。
【請求項９】
Ｐｄ，Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，及びＳｍを第１の群、Ａｌ，Ｃｕ，Ｆｅ，及びＮｉを第２の群、Ｉｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，及びＯｓを第３の群として、
前記第１の導電材料は、前記第１の群から選ばれた１種、前記第１の群から選ばれた複数種の組み合わせによる合金、前記第１の群から選ばれた少なくとも１種と第２の群から選ばれた少なくとも１種の組み合わせによる合金、又は、前記第１の群から選ばれた少なくとも１種と第３の群から選ばれた少なくとも１種の組み合わせによる合金であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記上部電極上に導電膜を介して前記導電プラグを形成し、
前記導電膜を、水素を吸蔵する第２の導電材料を含む材料から形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記第２の導電材料は、Ｐｄ、又はＰｄとＩｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，Ｏｓから選ばれた少なくとも１種との組み合わせによる合金であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記配線を、水素を吸蔵する第３の導電材料を含む材料から形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１３】
Ｐｄ，Ｌｉ，Ｎａ，Ｍｇ，Ｃａ，Ｔｉ，Ｚｒ，Ｖ，Ｎｂ，Ｌａ，Ｎｄ，及びＳｍを第１の群、Ａｌ，Ｃｕ，Ｆｅ，及びＮｉを第２の群、Ｉｒ，Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｒｈ，及びＯｓを第３の群として、
前記第３の導電材料は、前記第１の群から選ばれた１種、前記第１の群から選ばれた複数種の組み合わせによる合金、前記第１の群から選ばれた少なくとも１種と第２の群から選ばれた少なくとも１種の組み合わせによる合金、又は、前記第１の群から選ばれた少なくとも１種と第３の群から選ばれた少なくとも１種の組み合わせによる合金であることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記キャパシタ膜は、強誘電特性を有する強誘電材料からなることを特徴とする請求項８に記載の半導体装置の製造方法。
【国際調査報告】
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