(57)【要約】  多チャンネル電流加算型ＤＡコンバータ、例えば２チャンネルの電流加算型ＤＡコンバータにおいて、その各チャンネルの電流源マトリックス２ａ、２ｂ内に、電流源Ｉａ、Ｉｂのカレントミラー元となり得る基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂを各々配置しておく。動作時には、パワーダウンしていないチャンネルの電流源マトリックス内にある基準電流源Ｉｒｅｆａ又はＩｒｅｆｂを制御信号６ａ、６ｂにより選択して使用する。従って、あるチャンネルをパワーダウンした状態であっても、他チャンネルのフルスケール電流が変化しないように一定値に保持できる。
2008018196.tif 000002
【特許請求の範囲】
【請求項１】
電流源マトリックスを有する電流加算型の１チャンネルのＤＡ部を複数チャンネル備えた多チャンネル電流加算型ＤＡコンバータであって、
前記複数のチャンネルのＤＡ部に共有されるバイアス回路を有し、
前記各チャンネルの電流源マトリックスを構成する複数の電流源の電流値を決定する基準電流源が、前記複数チャンネルのうち２以上のチャンネルの電流源マトリックス内に各々配置され、
前記配置された２個以上の基準電流源のうち、何れか１つの基準電流源が、制御信号により選択されて使用される
ことを特徴とする多チャンネル電流加算型ＤＡコンバータ。
【請求項２】
電流源マトリックスを有する電流加算型の１チャンネルのＤＡ部を複数チャンネル備えた多チャンネル電流加算型ＤＡコンバータであって、
前記複数のチャンネルのＤＡ部に共有されるバイアス回路を有し、
前記各チャンネルの電流源マトリックスを構成する複数の電流源の電流値を決定する基準電流源が、前記複数チャンネルのうち２以上のチャンネルの電流源マトリックス内に各々配置され、
前記配置された２個以上の基準電流源のうち、所定の２個以上の基準電流源が、制御信号により選択されて使用される
ことを特徴とする多チャンネル電流加算型ＤＡコンバータ。
【請求項３】
前記請求項１又は２記載の多チャンネル電流加算型ＤＡコンバータにおいて、
前記制御信号は、各チャンネルのパワーダウン状態に応じて切り替わる信号である
ことを特徴とする多チャンネル電流加算型ＤＡコンバータ。
【請求項４】
前記請求項１〜３何れか１項に記載の多チャンネル電流加算型ＤＡコンバータにおいて、
前記各チャンネルの電流源マトリックスを構成する複数の電流源と、前記基準電流源とは、カレントミラーを形成する
ことを特徴とする多チャンネル電流加算型ＤＡコンバータ。
【請求項５】
前記請求項４記載の多チャンネル電流加算型ＤＡコンバータにおいて、
前記各基準電流源は、
自己の基準電流源と前記バイアス回路との間に直列に接続されたスイッチを有し、
前記各基準電流源のスイッチを開閉することにより、複数の基準電流源のうち使用する基準電流源を選択する
ことを特徴とする多チャンネル電流加算型ＤＡコンバータ。
【請求項６】
前記請求項４記載の多チャンネル電流加算型ＤＡコンバータにおいて、
前記各基準電流源は、トランジスタよりなり、
前記各トランジスタのゲート電圧を切り替えることにより、前記複数の基準電流源のうち使用しない基準電流源をＯＦＦして、使用する基準電流源を選択する
ことを特徴とする多チャンネル電流加算型ＤＡコンバータ。
【請求項７】
前記請求項４記載の多チャンネル電流加算型ＤＡコンバータにおいて、
前記各チャンネルの電流源マトリックスを構成する複数の電流源及び前記複数の基準電流源は、各々、カスコードトランジスタを有し、
前記各カスコードトランジスタのゲート電圧を切り替えることにより、前記複数の基準電流源のうち使用しない基準電流源をＯＦＦして、使用する基準電流源を選択する
ことを特徴とする多チャンネル電流加算型ＤＡコンバータ。
【請求項８】
前記請求項４記載の多チャンネル電流加算型ＤＡコンバータにおいて、
前記複数の基準電流源は、各々、前記バイアス回路により常に独立したバイアス電圧を発生させており、
前記複数の基準電流源により個別に発生された個々のバイアス電圧を、何れかチャンネルの電流源マトリックスを構成する複数の電流源に供給するかしないかを選択することにより、複数の基準電流源のうち使用する基準電流源を選択する
ことを特徴とする多チャンネル電流加算型ＤＡコンバータ。
【請求項９】
前記請求項１〜８の何れか１項に記載の多チャンネル電流加算型ＤＡコンバータを搭載した
ことを特徴とする半導体集積回路。
【請求項１０】
前記請求項９記載の半導体集積回路を搭載した
ことを特徴とする映像機器。
【請求項１１】
前記請求項９記載の半導体集積回路を搭載した
ことを特徴とする通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多チャンネル電流加算型ＤＡＣにおいて、あるチャンネルを個別にパワーダウンした時に、他チャンネルがその影響を受けず、一定のフルスケール電流値を得るためのものである。
【背景技術】
【０００２】
現在、半導体プロセスの微細化が進んでいるが、アナログ回路ブロックにおいては、デジタル回路ブロックとは異なり、プロセスが微細化されても小面積化にはつながらない。また、１つのＬＳＩが多機能化しているため、電力は増える傾向にあり、消費電力の削減が大きな課題となっている。【０００３】
従来、多チャンネル電流加算型ＤＡコンバータにおいて、面積を削減するために、複数のチャンネルでバイアス回路を共有することが多い。また、使用モードに応じて必要なチャンネル数が異なるので、電力削減のために、各チャンネルを個別にパワーダウンできる仕様を用いることがある。【０００４】
前記多チャンネル電流加算型ＤＡコンバータの構成の一例を図１０に示す。図１０は、２チャンネルの場合を例示している。【０００５】
図１０の多チャンネル電流加算型ＤＡコンバータ（以下、ＤＡコンバータをＤＡＣと略す）において、１ａ、１ｂは１チャンネルＤＡＣ、２ａ、２ｂは電流源マトリックス、３ａ、３ｂはデコーダ＋スイッチ、４ａ、４ｂはデジタル入力信号、５ａ、５ｂはアナログ出力端子、７はバイアス回路、Ｉａ、Ｉｂは電流源、Ｉｒｅｆは基準電流源、Ｉ１はバイアス電流である。【０００６】
前記１チャンネルＤＡＣ１ａ、１ｂは、各々、ビット数に応じた電流源Ｉａ、Ｉｂを有し、前記バイアス電流Ｉ１及び前記基準電流源Ｉｒｅｆにより、前記電流源Ｉａ、Ｉｂの電流値が決まる。前記電流源Ｉａ、Ｉｂの電流を、前記デコーダ＋スイッチ３ａ、３ｂにより、前記デジタル入力信号４ａ、４ｂに応じた分だけ前記アナログ出力端子５ａ、５ｂに出力することにより、Ｄ／Ａ変換を行う。【０００７】
前記電流源Ｉａ、Ｉｂは、基板上にマトリックス状に配置される。これらを前記電流源マトリックス２ａ、２ｂとする。電流源のカレントミラー元となる基準電流源Ｉｒｅｆも、電流源と電圧降下や製造条件を等しくするために、前記電流源マトリックス２ａ内に配置される。【０００８】
このように電流源マトリックス内に基準電流源を配置する構成は、特許文献１に記載されている。
【特許文献１】特開平１−２７７０２７号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来の多チャンネル電流加算型ＤＡＣでは、全チャンネルの動作時と、一部のチャンネルしか動作していない時とでは、消費電力が異なるため、配線抵抗などによる電圧降下が変化し、動作チャンネルでのフルスケール電流が変化してしまうことがあることが判った。以下、その詳細を説明する。【００１０】
図１１（ａ）は、２チャンネル電流加算型ＤＡＣの配線抵抗の影響を示す。同図において、Ｒａ１、Ｒｂ１は第１の配線抵抗、Ｒａ２、Ｒｂ２は第２の配線抵抗、Ｒａｒは第３の配線抵抗である。Ｒａ１＝Ｒｂ１、Ｒａ２＝Ｒｂ２となるようにレイアウトされているものと仮定する。【００１１】
前記電流源Ｉａ、Ｉｂまでの電圧降下Ｖｉａ、Ｖｉｂは、各々、ＤＡＣのフルスケール電流をＩＦＳ（電流源Ｉａ、Ｉｂの電流×ｎ個（ｎは電流源Ｉａ、Ｉｂの個数））として、
Ｖｉａ＝（ＩＦＳ＋Ｉｒｅｆ）＊Ｒａ１＋Ｉａ＊Ｒａ２
Ｖｉｂ＝ＩＦＳ＊Ｒｂ１＋Ｉｂ＊Ｒｂ２
となり、ＤＡＣのフルスケール電流ＩＦＳが、基準電流源の電流Ｉｒｅｆに対して十分に大きい（ＩＦＳ＞＞Ｉｒｅｆ）ときには、
Ｖｉａ≒Ｖｉｂ
となる。また、図１１（ｂ）に示すように、前記基準電流源Ｉｒｅｆを前記電流源ＩａのＭ倍（Ｍは自然数）として前記電流源Ｉａと同じ前記電流源マトリックス２ａ内に配置すると、前記基準電流源Ｉｒｅｆまでの電圧降下Ｖｉｒｅｆは、
Ｖｉｒｅｆ＝（ＩＦＳ＋Ｉｒｅｆ）＊Ｒａ１＋Ｉｒｅｆ＊Ｒａｒ
＝（ＩＦＳ＋Ｉｒｅｆ）＊Ｒａ１＋（Ｉａ＊Ｍ）＊（Ｒａ２／Ｍ）
＝（ＩＦＳ＋Ｉｒｅｆ）＊Ｒａ１＋Ｉａ＊Ｒａ２
となり、前記電流源Ｉａ、Ｉｂまでの電圧降下Ｖｉａ、Ｖｉｂと等しくなる。【００１２】
しかしながら、前記基準電流源Ｉｒｅｆが内蔵されている１チャンネルＤＡＣ１ａがパワーダウンしたとき、前記基準電流源Ｉｒｅｆが配置されている前記電流源マトリックス２ａまでの配線に流れる電流が減り、前記基準電流源Ｉｒｅｆまでの電圧降下Ｖｉｒｅｆは、
Ｖｉｒｅｆ＝Ｉｒｅｆ＊Ｒａ１＋Ｉａ＊Ｒａ２
となり、ＩＦＳ＞＞Ｉｒｅｆより、
Ｖｉｒｅｆ＜＜Ｖｉｂ
となる。このため、前記基準電流源Ｉｒｅｆのソース電圧と前記電流源Ｉｂのソース電圧とが異なり、その結果、前記基準電流源Ｉｒｅｆが配置されている１チャンネルＤＡＣ１ａが動作している状態と、動作していない状態とでは、他方の１チャンネルＤＡＣ１ｂのフルスケール電流値が変化してしまうことになる。【００１３】
以上のように、従来の多チャンネル電流加算型ＤＡコンバータでは、あるチャンネルをパワーダウンした時に、他チャンネルのフルスケール電流が変化してしまうという欠点があった。【００１４】
本発明の目的は、多チャンネル電流加算型ＤＡコンバータにおいて、何れかのチャンネルがパワーダウンした状態であっても、常に他チャンネルのフルスケール電流を所定値に一定保持することにある。
【課題を解決するための手段】
【００１５】
前記目的を達成するため、本発明では、多チャンネル電流加算型ＤＡコンバータにおいて、電流源のカレントミラー元となり得る基準電流源を電流源マトリック内に配置する場合に、その基準電流源を、複数のチャンネルの電流源マトリックスのうち２以上の電流源マトリックス内に各々配置しておき、その複数の基準電流源のうち、パワーダウンしていないチャンネルの電流源マトリックス内に配置した基準電流源を選択して使用するようにする。【００１６】
すなわち、本発明の多チャンネル電流加算型ＤＡコンバータは、電流源マトリックスを有する電流加算型の１チャンネルのＤＡ部を複数チャンネル備えた多チャンネル電流加算型ＤＡコンバータであって、前記複数のチャンネルのＤＡ部に共有されるバイアス回路を有し、前記各チャンネルの電流源マトリックスを構成する複数の電流源の電流値を決定する基準電流源が、前記複数チャンネルのうち２以上のチャンネルの電流源マトリックス内に各々配置され、前記配置された２個以上の基準電流源のうち、何れか１つの基準電流源が、制御信号により選択されて使用されることを特徴とする。【００１７】
本発明の多チャンネル電流加算型ＤＡコンバータは、電流源マトリックスを有する電流加算型の１チャンネルのＤＡ部を複数チャンネル備えた多チャンネル電流加算型ＤＡコンバータであって、前記複数のチャンネルのＤＡ部に共有されるバイアス回路を有し、前記各チャンネルの電流源マトリックスを構成する複数の電流源の電流値を決定する基準電流源が、前記複数チャンネルのうち２以上のチャンネルの電流源マトリックス内に各々配置され、前記配置された２個以上の基準電流源のうち、所定の２個以上の基準電流源が、制御信号により選択されて使用されることを特徴とする。【００１８】
本発明は、前記多チャンネル電流加算型ＤＡコンバータにおいて、前記制御信号は、各チャンネルのパワーダウン状態に応じて切り替わる信号であることを特徴とする。【００１９】
本発明は、前記多チャンネル電流加算型ＤＡコンバータにおいて、前記各チャンネルの電流源マトリックスを構成する複数の電流源と、前記基準電流源とは、カレントミラーを形成することを特徴とする。【００２０】
本発明は、前記多チャンネル電流加算型ＤＡコンバータにおいて、前記各基準電流源は、自己の基準電流源と前記バイアス回路との間に直列に接続されたスイッチを有し、前記各基準電流源のスイッチを開閉することにより、複数の基準電流源のうち使用する基準電流源を選択することを特徴とする。【００２１】
本発明は、前記多チャンネル電流加算型ＤＡコンバータにおいて、前記各基準電流源は、トランジスタよりなり、前記各トランジスタのゲート電圧を切り替えることにより、前記複数の基準電流源のうち使用しない基準電流源をＯＦＦして、使用する基準電流源を選択することを特徴とする。【００２２】
本発明は、前記多チャンネル電流加算型ＤＡコンバータにおいて、前記各チャンネルの電流源マトリックスを構成する複数の電流源及び前記複数の基準電流源は、各々、カスコードトランジスタを有し、前記各カスコードトランジスタのゲート電圧を切り替えることにより、前記複数の基準電流源のうち使用しない基準電流源をＯＦＦして、使用する基準電流源を選択することを特徴とする。【００２３】
本発明は、前記多チャンネル電流加算型ＤＡコンバータにおいて、前記複数の基準電流源は、各々、前記バイアス回路により常に独立したバイアス電圧を発生させており、前記複数の基準電流源により個別に発生された個々のバイアス電圧を、何れかチャンネルの電流源マトリックスを構成する複数の電流源に供給するかしないかを選択することにより、複数の基準電流源のうち使用する基準電流源を選択することを特徴とする。【００２４】
本発明の半導体集積回路は、前記多チャンネル電流加算型ＤＡコンバータを搭載したことを特徴とする。【００２５】
本発明の映像機器は、前記半導体集積回路を搭載したことを特徴とする。【００２６】
本発明の通信機器は、前記半導体集積回路を搭載したことを特徴とする。【００２７】
以上により、本発明では、多チャンネル電流加算型ＤＡコンバータにおいて、複数の基準電流源を配置し、そのうち、動作中の電流源マトリックス内に配置された基準電流源を選択して使用するようにしたので、何れかのチャンネルがパワーダウンした状態であっても、他チャンネルのフルスケール電流を所定値に一定保持することができる。【００２８】
特に、本発明では、動作中は２個以上の基準電流源を選択して使用できるので、アナログ出力のゲインを、例えば受信デジタル信号の受信強度が強い場合には、１個の基準電流源を選択使用する場合の１／２に小さく変更できると共に、選択しようする基準電流源の製造ばらつきが平均化されて、より一層に各チャンネルのフルスケール電流を一定値に保持することができる。
【発明の効果】
【００２９】
以上説明したように、本発明によれば、多チャンネル電流加算型ＤＡＣにおいて、あるチャンネルをパワーダウンした状態であっても、他チャンネルのフルスケール電流が増減するのを確実に防止でき、動作モードに拘わらず各チャンネルに所定の一定値のフルスケール電流を得ることができる。
【図面の簡単な説明】
【００３０】
【図１】図１は本発明の実施形態１の多チャンネル電流加算型ＤＡＣの構成を示す図である。
【図２】図２は本発明の実施形態１の電流源マトリックスの配線抵抗を示す図である。
【図３】図３は本発明の実施形態２の多チャンネル電流加算型ＤＡＣの構成を示す図である。
【図４】図４は本発明の実施形態３の多チャンネル電流加算型ＤＡＣの構成を示す図である。
【図５】図５は本発明の実施形態４の多チャンネル電流加算型ＤＡＣの構成を示す図である。
【図６】図６は本発明の実施形態５の多チャンネル電流加算型ＤＡＣの構成を示す図である。
【図７】図７は図６に示した多チャンネル電流加算型ＤＡＣをＮｃｈトランジスタで構成した回路図である。
【図８】図８は本発明の多チャンネル電流加算型ＤＡＣを備えた映像機器の構成例を示す図である。
【図９】図９は本発明の多チャンネル電流加算型ＤＡＣを備えた通信機器の構成例を示す図である。
【図１０】図１０は従来の多チャンネル電流加算型ＤＡＣの構成を示す図である。
【図１１】図１１（ａ）は従来の電流源マトリックスの配線抵抗を示す図、同図（ｂ）は従来の電流源マトリックスの基準電流源における配線抵抗を示す図である。
【符号の説明】
【００３１】
１ａ、１ｂ                         １チャンネルＤＡＣ
（１チャンネルのＤＡ部）
２ａ、２ｂ                          電流源マトリックス
３ａ、３ｂ                          デコーダ＋スイッチ
４ａ、４ｂ                          デジタル入力信号
５ａ、５ｂ                          アナログ出力端子
６ａ、６ｂ                          制御信号
７                                  バイアス回路
８、８ａ、８ｂ                      バイアス電圧
９                                  カスコード電圧
Ｉａ、Ｉｂ                          電流源
Ｉ１、Ｉ１ａ、Ｉ１ｂ                バイアス電流
Ｉｒｅｆ、Ｉｒｅｆａ、Ｉｒｅｆｂ    基準電流源
Ｒａ１、Ｒａ２、Ｒａｒ、
Ｒｂ１、Ｒｂ２、Ｒｂｒ            配線抵抗
Ｓａ、Ｓｂ                         スイッチ
Ｐａ、Ｐｂ                         第１のカスコートランジスタ
Ｐｒｅｆａ、Ｐｒｅｆｂ             第２のカスコードトランジスタ
２０                               ＤＶＤ装置（映像機器）
２５                               無線ＬＡＮ装置（通信機器）
Ａ、Ｂ                             本発明の多チャンネル
電流加算型ＤＡコンバータ
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施形態について図面を参照しながら説明する。【００３３】
（実施形態１）
図１は、本発明の実施形態１における多チャンネル電流加算型ＤＡコンバータ（以下、ＤＡコンバータをＤＡＣと略す）の構成を示す。このＤＡＣは所定の半導体集積回路に集積される。【００３４】
同図において、１ａ、１ｂは１チャンネルＤＡＣ（１チャンネルのＤＡ部）、２ａ、２ｂは電流源マトリックス、３ａ、３ｂはデコーダ＋スイッチ、４ａ、４ｂはデジタル入力信号、５ａ、５ｂはアナログ出力端子、６ａ、６ｂは制御信号、７はバイアス回路、Ｉａ、Ｉｂは電流源、Ｉｒｅｆａ、Ｉｒｅｆｂは基準電流源である。【００３５】
前記１チャンネルＤＡＣ１ａ、１ｂは、ビット数に応じた前記電流源Ｉａ、Ｉｂ、基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂ及びデコーダ＋スイッチ３ａ、３ｂを各々有する。前記バイアス回路７及び前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂにより、前記電流源Ｉａ、Ｉｂの電流値が決まる。前記電流源Ｉａ、Ｉｂの電流を、前記デコーダ＋スイッチ３ａ、３ｂにより、前記デジタル入力信号４ａ、４ｂに応じた分だけ前記アナログ出力端子５ａ、５ｂに出力することにより、Ｄ／Ａ変換を行う。【００３６】
また、前記電流源Ｉａ、Ｉｂは、基板上にマトリックス状に配置される。これらを前記電流源マトリックス２ａ、２ｂとする。電流源Ｉａ、Ｉｂのカレントミラー元となる基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂも、電流源Ｉａ、Ｉｂと電圧降下や製造条件を等しくするために、前記電流源マトリックス２ａ、２ｂ内に各々配置される。【００３７】
更に、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂは、前記制御信号６ａ、６ｂによってＯＮ、ＯＦＦされる。【００３８】
以上が本発明の実施形態１における電流加算型ＤＡＣの構成である。次に、本実施形態１の動作を説明する。【００３９】
前記１チャンネルＤＡＣ１ａ、１ｂの両方が共に動作状態の時は、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂの何れか一方をＯＮ、他方をＯＦＦするように、前記制御信号６ａ、６ｂにより制御する。また、前記１チャンネルＤＡＣ１ａがＯＦＦした時は、前記基準電流源ＩｒｅｆａをＯＦＦし、前記基準電流源ＩｒｅｆｂをＯＮする。更に、前記１ｃｈＤＡＣ１ｂがＯＦＦした時は、前記基準電流源ＩｒｅｆａをＯＮし、前記基準電流源ＩｒｅｆｂをＯＦＦする。【００４０】
前記電流源マトリックス２ａ、２ｂの配線抵抗の影響を図２に示す。同図において、Ｒａ１、Ｒｂ１は第１の配線抵抗、Ｒａ２、Ｒｂ２は第２の配線抵抗、Ｒａｒ、Ｒｂｒは第３の配線抵抗であり、Ｒａ１＝Ｒｂ１、Ｒａ２＝Ｒｂ２となるようにレイアウトされている。【００４１】
前記１チャンネルＤＡＣ１ａ、１ｂの両方が共に動作状態の時は、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂの何れがＯＮしていても、従来の技術で述べたように、前記電流源Ｉａ、Ｉｂまでの電圧降下Ｖｉａ、Ｖｉｂ及び前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂまでの電圧降下Ｖｉｒｅｆａ又はＶｉｒｅｆｂは各々等しくなる。【００４２】
また、前記基準電流源Ｉｒｅｆａが内蔵されている１チャンネルＤＡＣ１ａがパワーダウンし、前記１チャンネルＤＡＣ１ｂが動作していると仮定する。前記基準電流源Ｉｒｅｆａもパワーダウンし、基準電流源Ｉｒｅｆｂを選択使用すると、前記電流源Ｉｂまでの電圧降下Ｖｉｂ及び前記Ｉｒｅｆｂまでの電圧降下Ｖｉｒｅｆｂは、
Ｖｉｂ＝（ＩＦＳ＋Ｉｒｅｆｂ）＊Ｒｂ１＋Ｉｂ＊Ｒｂ２
Ｖｉｒｅｆｂ＝（ＩＦＳ＋Ｉｒｅｆｂ）＊Ｒｂ１＋Ｉｂ＊Ｒｂ２
となり、
Ｖｉｂ≒Ｖｉｒｅｆｂ
となる。このため、電圧降下による電流値のずれを解消することができる。【００４３】
このように、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂを前記１チャンネルＤＡＣ１ａ、１ｂの動作モードによって切り替え、常に動作している電流源マトリックス内の基準電流源Ｉｒｅｆａ又はＩｒｅｆｂを使用することにより、動作モードに拘わらず、一定のフルスケール電流を得ることができる。【００４４】
また、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂを両方ＯＮさせることにより、アナログ出力のゲインを１／２に変更することができる。このことは、例えばデジタル信号の受信強度が強い場合に、ゲインを１／２に小さくできるので、有効である。【００４５】
更に、基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂが両方ＯＮさせたときには、バイアス回路７から供給する電流を一方の基準電流源だけがＯＮしているときの２倍とすることにより、ゲインを変更することなく、また基準電流源を切り替えることなく、他チャンネルのフルスケール電流を一定値に保持できる。この場合には、基準電流源が選択切り替えされないので、各基準電流源の製造ばらつきの影響に起因するフルスケール電流の変化がなくなり、ばらつき軽減の効果が得られる。【００４６】
尚、電流加算型ＤＡＣのチャンネル数は、２つ以上でも良く、動作しているチャンネル内の基準電流源ＩｒｅｆをＯＮして選択使用することにより、同様の効果が得られる。また、１つのチャンネルの電流源マトリックス内に複数の基準電流源を配置しておき、各チャンネル間で製造ばらつきが少ない１つを選択することにより、製造プロセスのばらつきの影響を軽減することが可能である。【００４７】
以上のような構成により、電流加算型ＤＡＣのフルスケール電流を動作モードによらず、一定にすることができる。【００４８】
（実施形態２）
図３は、本発明の実施形態２における電流加算型ＤＡＣの構成の一例を示す。【００４９】
同図において、８はバイアス電圧、Ｉ１はバイアス電流、Ｓａ、Ｓｂはスイッチである。【００５０】
前記１チャンネルＤＡＣ１ａ、１ｂは、ビット数に応じた電流源Ｉａ、Ｉｂ、基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂ及びデコーダ＋スイッチ３ａ、３ｂを各々有している。前記電流源Ｉａ、Ｉｂの電流値を、前記バイアス電流Ｉ１及び前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂにより決定する。【００５１】
前記電流源Ｉａ、Ｉｂの電流を、前記デコーダ＋スイッチ３ａ、３ｂにより、前記デジタル入力信号４ａ、４ｂに応じた分だけ前記アナログ出力端子５ａ、５ｂに出力することにより、Ｄ／Ａ変換を行う。【００５２】
また、前記電流源Ｉａ、Ｉｂは、基板上にマトリックス状に配置される。これらを前記電流源マトリックス２ａ、２ｂとする。電流源Ｉａ、Ｉｂのカレントミラー元となる基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂも、電流源Ｉａ、Ｉｂと電圧降下や製造条件を等しくするために、前記電流源マトリックス２ａ、２ｂ内に配置される。【００５３】
前記１チャンネルＤＡＣ１ａ、１ｂにおける前記電流源Ｉａ、Ｉｂ及び前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂは、各々、Ｐｃｈトランジスタで構成されている。【００５４】
前記電流源Ｉａ、Ｉｂのソースは電源電圧に、ゲートは前記バイアス電圧８に、ドレインは前記デコーダ＋スイッチ３ａ、３ｂを介して前記アナログ出力端子５と接続されている。前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂのソースには電源電圧が印加され、ゲートには前記バイアス電圧８がかかっており、ドレインは各々スイッチＳａ、Ｓｂを介して前記バイアス回路７に接続されてバイアス電流Ｉ１が流される。前記スイッチＳａ、Ｓｂは、前記制御信号６ａ、６ｂによってＯＮ、ＯＦＦされる。前記スイッチＳａがＯＮすると、前記基準電流源Ｉｒｅｆａに前記バイアス電流Ｉ１が流れ、前記スイッチＳｂがＯＮすると、前記基準電流源Ｉｒｅｆｂに前記バイアス電流Ｉ１が流れ、前記バイアス電圧８を決定する。このバイアス電圧８は１チャンネルＤＡＣ１ａ、１ｂの各電流源Ｉａ、Ｉｂのゲートに入力されて、この各電流源Ｉａ、Ｉｂから所定倍の電流を流す。【００５５】
以上が本発明の実施形態２における電流加算型ＤＡＣの構成である。次に、本発明の実施形態２の動作を説明する。【００５６】
前記１チャンネルＤＡＣ１ａ、１ｂの両方が共に動作している時は、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂの何れか一方をＯＮ、他方をＯＦＦするように、前記制御信号６ａ、６ｂにより、前記スイッチＳａ、Ｓｂを制御する。例えば、前記スイッチＳａをＯＮすると、前記基準電流源Ｉｒｅｆａに電流が流れ、前記電流源Ｉａ、Ｉｂの基準電流源として動作する。一方、前記スイッチＳｂはＯＦＦするので、前記基準電流源Ｉｒｅｆｂのドレインはオープンとなり、電流は流れず、動作しない。【００５７】
また、前記１チャンネルＤＡＣ１ａがパワーダウンした時は、前記スイッチＳａをＯＦＦし、前記スイッチＳｂをＯＮする。更に、１チャンネルＤＡＣ１ｂがパワーダウンした時は、前記スイッチＳａをＯＮし、前記スイッチＳｂをＯＦＦする。【００５８】
このように、常に動作している前記１チャンネルＤＡＣ１ａ、１ｂ内の前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂを使用することにより、各電流源Ｉａ、Ｉｂまでの電圧降下と前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂまでの電圧降下が等しくなり、動作モードによらず一定のフルスケール電流を得ることができる。【００５９】
また、前記スイッチＳａ、Ｓｂを両方ＯＮさせることにより、アナログ出力のゲインを１／２に変更することができる。更に、既述したように、ＯＮするスイッチの数に応じて前記バイアス電流Ｉ１の値を変更することにより、ゲインは変更せず、ばらつき軽減の効果が得られる。前記スイッチＳａ、Ｓｂが両方ＯＮしたときには、前記バイアス電流Ｉ１を前記スイッチが１つＯＮするときの２倍とすればよい。【００６０】
尚、電流加算型ＤＡＣのチャンネル数は、２チャンネル以上でも良く、動作しているチャンネル内の基準電流源ＩｒｅｆをＯＮして使用することにより、同様の効果が得られる。【００６１】
以上のような構成により、電流加算型ＤＡＣのフルスケール電流を動作モードに拘わらず、一定にすることができる。【００６２】
（実施形態３）
図４は、本発明の実施形態３における電流加算型ＤＡＣの構成の一例を示す。【００６３】
同図において、１チャンネルＤＡＣ１ａ、１ｂは、ビット数に応じた電流源Ｉａ、Ｉｂ、基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂ及び前記デコーダ＋スイッチ３ａ、３ｂを各々有している。前記電流源Ｉａ、Ｉｂの電流値を、前記バイアス電流Ｉ１及び前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂにより決定する。【００６４】
前記電流源Ｉａ、Ｉｂの電流を、前記デコーダ＋スイッチ３ａ、３ｂが前記デジタル入力信号４ａ、４ｂに応じた分だけ前記アナログ出力端子５ａ、５ｂに出力することにより、Ｄ／Ａ変換を行う。【００６５】
また、前記電流源Ｉａ、Ｉｂは、基板上にマトリックス状に配置される。これらを前記電流源マトリックス２ａ、２ｂとする。電流源Ｉａ、Ｉｂのカレントミラー元となる前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂも、電流源Ｉａ、Ｉｂと電圧降下や製造条件を等しくするために、前記電流源マトリックス２ａ、２ｂ内に配置される。【００６６】
前記１チャンネルＤＡＣ１ａ、１ｂにおける前記電流源Ｉａ、Ｉｂ及び前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂは、各々、Ｐｃｈトランジスタで構成されている。【００６７】
前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂのソースは電源電圧が印加され、ドレインは前記バイアス電流Ｉ１が流れ、ゲートはスイッチＳａ、Ｓｂを介して前記バイアス電圧８又は電源電圧に接続される。前記スイッチＳａ、Ｓｂは、前記制御信号６ａ、６ｂによって接続を切り替えることができる。【００６８】
以上が本発明の実施形態３における電流加算型ＤＡＣの構成である。次に、本実施形態３の動作を説明する。【００６９】
前記１チャンネルＤＡＣ１ａ、１ｂの両方が共にＯＮしている時は、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂの何れか一方をＯＮ、他方をＯＦＦするように、前記制御信号６ａ、６ｂにより、前記スイッチＳａ、Ｓｂを制御する。例えば、前記スイッチＳａを前記バイアス電圧８側に接続すると、前記基準電流源Ｉｒｅｆａに電流が流れて前記電流源Ｉａ、Ｉｂの基準電流源として動作する。一方、前記スイッチＳｂは電源電圧に接続され、前記基準電流源Ｉｒｅｆｂには電流は流れず動作しない。また、前記１チャンネルＤＡＣ１ａがパワーダウンした時は、前記スイッチＳａを電源電圧側に接続し、前記スイッチＳｂを前記バイアス電圧８側に接続する。更に、前記１チャンネルＤＡＣ１ｂがパワーダウンした時は、前記スイッチＳａを前記バイアス電圧８側に接続し、前記スイッチＳｂを電源電圧側に接続する。【００７０】
また、既述したように、前記スイッチＳａ、Ｓｂを両方共に前記バイアス電圧８側に接続することにより、アナログ出力のゲインを１／２に変更することができる。更に、ＯＮするスイッチの数に応じて前記バイアス電流Ｉ１の値を変更することにより、ゲインは変更せず、ばらつき軽減の効果が得られる。前記スイッチＳａ、Ｓｂが両方ＯＮしたとき、前記バイアス電流Ｉ１を前記スイッチが１つＯＮするときの２倍とすれば良い。【００７１】
このように、常に動作している１チャンネルＤＡＣ内の基準電流源を使用することにより、各電流源までの電圧降下と基準電流源までの電圧降下が等しくなるので、動作モードに拘わらず、一定のフルスケール電流を得ることができる。【００７２】
尚、電流加算型ＤＡＣのチャンネル数は、２つ以上でも良く、動作しているチャンネル内の基準電流源ＩｒｅｆをＯＮして使用することにより、同様の効果が得られる。【００７３】
以上のような構成により、電流加算型ＤＡＣのフルスケール電流を動作モードによらず、一定にすることができる。【００７４】
（実施形態４）
図５は、本発明の実施形態４における電流加算型ＤＡＣの構成の一例を示す。本実施形態では、カスコードトランジスタを設けて、出力抵抗を上げ、より一層にフルスケール電流を一定値に保持しようとするものである。【００７５】
図５において、Ｐａ、Ｐｂは第１のカスコードトランジスタ、Ｐｒｅｆａ、Ｐｒｅｆｂは第２のカスコードトランジスタ、９は前記第１及び第２のカスコードトランジスタＰａ、Ｐｂ、Ｐｒｅｆａ、ＰｒｅｆｂをＯＮ動作させるカスコード電圧である。電流源Ｉａ、Ｉｂ、基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂ、前記第１のカスコードトランジスタＰａ、Ｐｂ及び前記第２のカスコードトランジスタＰｒｅｆａ、Ｐｒｅｆｂは、各々、Ｐｃｈトランジスタで構成されている。【００７６】
各前記電流源Ｉａ、Ｉｂにおいて、そのソースは電源電圧が、ゲートは前記バイアス電圧８が印加され、ドレインは前記第１のカスコードトランジスタＰａ、Ｐｂのソースに接続される。また、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂは、そのソースは電源電圧が、ゲートは前記バイアス電圧８が印加され、ドレインは前記第２のカスコードトランジスタＰｒｅｆａ、Ｐｒｅｆｂのソースに接続される。更に、前記第１のカスコードトランジスタＰａ、Ｐｂのドレインは、前記デコーダ＋スイッチ３ａ、３ｂに接続され、ゲートは前記カスコード電圧９が印加される。前記第２のカスコードトランジスタＰｒｅｆａ、Ｐｒｅｆｂは、そのドレインには前記バイアス電流Ｉ１が流れ、ゲートはスイッチＳａ、Ｓｂにより制御信号６ａ、６ｂに応じて前記カスコード電圧９又は電源電圧の何れかが選択的に印加される。【００７７】
以上が本実施形態４における多チャンネル電流加算型ＤＡＣの構成である。次に、本実施形態４の動作を説明する。【００７８】
２つの１チャンネルＤＡＣ１ａ、１ｂの両方が共に動作している時は、基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂの何れか一方をＯＮ、他方をＯＦＦするように、制御信号６ａ、６ｂにより前記スイッチＳａ、Ｓｂを制御する。例えば、前記スイッチＳａを前記カスコード電圧９側に接続すると、第２のカスコードトランジスタＰｒｅｆａがＯＮして、基準電流源Ｉｒｅｆａに電流が流れ、電流源Ｉａ、Ｉｂの基準電流源として動作する。一方、前記スイッチＳｂは電源電圧側に接続されて、第２のカスコードトランジスタＰｒｅｆｂはＯＦＦし、基準電流源Ｉｒｅｆｂには電流は流れず、動作しない。また、前記１チャンネルＤＡＣ１ａがパワーダウンした時は、前記スイッチＳａを電源電圧側に接続し、前記スイッチＳｂをカスコード電圧９側に接続する。更に、前記１チャンネルＤＡＣ１ｂがパワーダウンした時は、前記スイッチＳａを前記カスコード電圧９側に接続し、スイッチＳｂを電源電圧側に接続する。【００７９】
このように、常に動作している１チャンネルＤＡＣ内の基準電流源を使用することにより、各電流源Ｉａ、Ｉｂまでの電圧降下と基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂまでの電圧降下とが等しくなるので、動作モードによらず、一定値のフルスケール電流を得ることができる。【００８０】
また、既述の通り、前記スイッチＳａ、Ｓｂを両方共に前記カスコード電圧９に接続することにより、アナログ出力のゲインを１／２に変更することができる。更に、ＯＮするスイッチの数に応じて前記バイアス電流Ｉ１の値を変更することにより、ゲインは変更せずに、ばらつき軽減の効果が得られる。スイッチＳａ、Ｓｂが両方ＯＮしたときには、前記バイアス電流Ｉ１を前記スイッチが１つＯＮするときの２倍とすれば良い。【００８１】
尚、多チャンネル電流加算型ＤＡＣのチャンネル数は、２チャンネル以上でも良く、要は、動作しているチャンネル内の基準電流源ＩｒｅｆをＯＮして選択使用することにより、同様の効果が得られる。【００８２】
以上のような構成により、多チャンネル電流加算型ＤＡＣのフルスケール電流を動作モードによらず、一定値にすることができる。【００８３】
（実施形態５）
図６は、本発明の実施形態５における多チャンネル電流加算型ＤＡＣの構成を示す。【００８４】
同図において、電流源Ｉａ、Ｉｂ及び基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂは、各々、Ｐｃｈトランジスタで構成されている。バイアス回路７は、同一容量の２個のバイアス電流源Ｉ１ａ、Ｉ１ｂを有し、各々、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂのドレインに接続されている。【００８５】
前記バイアス電流源Ｉ１ａ、Ｉ１ｂのバイアス電流は、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂに流れ込んで、それ等の基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂのゲートには、各々、常に独立した専用のバイアス電圧８ａ、８ｂが発生している。前記電流源Ｉａ、Ｉｂのソースは電源電圧が印加され、ドレインは前記デコーダ＋スイッチ３ａ、３ｂに接続され、ゲートはスイッチＳａ、Ｓｂにより制御信号６ａ、６ｂに応じて前記２つのバイアス電圧８ａ、８ｂのうち何れかに選択的に接続される。【００８６】
以上が本実施形態５における多チャンネル電流加算型ＤＡＣの構成である。次に、本実施形態５の動作を説明する。【００８７】
２つの１チャンネルＤＡＣ１ａ、１ｂの両方が共に動作している時は、基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂによって発生したバイアス電圧８ａ、８ｂの何れか一方に電流源Ｉａ、Ｉｂのゲートを接続するように、制御信号６ａ、６ｂにより前記スイッチＳａ、Ｓｂを制御する。例えば、スイッチＳａをＯＮすると、基準電流源Ｉｒｅｆａが電流源Ｉａ、Ｉｂの基準電流源として動作する。一方、前記スイッチＳｂはＯＦＦとなる。また、前記１チャンネルＤＡＣ１ａがパワーダウンした時は、前記スイッチＳａをＯＦＦし、前記スイッチＳｂをＯＮする。更に、前記１チャンネルＤＡＣ１ｂがパワーダウンした時は、前記スイッチＳａをＯＮし、前記スイッチＳｂをＯＦＦする。【００８８】
また、前記スイッチＳａ、Ｓｂを両方をＯＮすることにより、既述の通り、ばらつき軽減の効果が得られる。【００８９】
このように、常に動作している１チャンネルＤＡＣ内の基準電流源を使用することにより、各電流源Ｉａ、Ｉｂまでの電圧降下と基準電流源までの電圧降下が等しくなるので、動作モードによらず、一定値のフルスケール電流を得ることができる。【００９０】
特に、本実施形態では、常に２種のバイアス電圧８ａ、８ｂが独立に且つ安定して供給されているので、使用する基準電流源を切り替え変更した際の立ち上がりを高速にできる効果がある。【００９１】
尚、多チャンネル電流加算型ＤＡＣのチャンネル数は、２チャンネル以上でも良く、要は、動作しているチャンネル内の基準電流源により発生したバイアス電圧を使用することにより、同様の効果が得られる。【００９２】
本実施形態では、前記電流源Ｉａ、Ｉｂ及び前記基準電流源Ｉｒｅｆａ、ＩｒｅｆｂをＰｃｈトランジスタで構成したが、Ｎｃｈトランジスタでも良い。この場合の回路例を図７に示す。図３〜図５の多チャンネル電流加算型ＤＡコンバータをＮｃｈトランジスタで構成した回路例は図示しないが、図７の構成から容易に推定可能である。尚、図５に示したＤＡコンバータでは、第１のカスコードトランジスタＰａ、Ｐｂ及び第２のカスコードトランジスタＰｒｅｆａ、ＰｒｅｆｂもＮｃｈトランジスタを用いる。スイッチＳａ、Ｓｂは、第２のカスコードトランジスタＰｒｅｆａ、Ｐｒｅｆｂのゲートをカスコード電圧９又は接地電圧に接続する。【００９３】
（適用例）
図８は、以上で説明した実施形態１〜５の何れか１つの多チャンネル電流加算型ＤＡコンバータを備えた映像機器の１構成例を示す。同図に示す映像機器としてのＤＶＤ装置２０では、本発明の３チャンネル電流加算型ＤＡコンバータＡを備え、デジタル信号処理部２０ａで処理されたデジタル信号を本３チャンネル電流加算型ＤＡコンバータＡを経て３チャンネルの出力（コンポーネント端子やＤ端子を用いる場合）として液晶テレビ２１に出力する場合と、２チャンネルの出力（Ｓ端子などを用いる場合）としてビデオデコーダ２２に出力する場合とに出力切り替え部２０ｂで切り替える構成を有する。本３チャンネル電流加算型ＤＡコンバータＡは、２チャンネル出力が選択される場合には、所定の１チャンネルがパワーダウンすることになる。【００９４】
図９は、前記実施形態１〜５の何れかの多チャンネル電流加算型ＤＡコンバータを備えた通信機器の１構成例を示す。同図に示す通信機器としての無線ＬＡＮ装置２５では、本発明の４チャンネル電流加算型ＤＡコンバータＢを備える。同図に示した無線ＬＡＮ装置２５では、Ｉ信号及びＱ信号からなる２チャンネルの通信信号の送信系を２系統備えて、各々、アンテナを経て２つの受信器２６、２７に送信する構成である。本４チャンネル電流加算型ＤＡコンバータＢは、１系統しか信号送信しない場合には、４チャンネルのうち２チャンネルがパワーダウンすることになる。
【産業上の利用可能性】
【００９５】
以上説明したように、本発明は、多チャンネル電流加算型ＤＡコンバータにおいて、複数のチャンネルに各々基準電流源を配置し、何れかの１又は２以上の基準電流源を切り替え選択して使用したので、不要チャンネルをパワーダウンした状態であっても、他チャンネルに所定の一定値のフルスケール電流を得ることができ、多チャンネル型の映像機器や通信機器に適用して好適である。
【図１】
2008018196.tif 000003
【図２】
2008018196.tif 000004
【図３】
2008018196.tif 000005
【図４】
2008018196.tif 000006
【図５】
2008018196.tif 000007
【図６】
2008018196.tif 000008
【図７】
2008018196.tif 000009
【図８】
2008018196.tif 000010
【図９】
2008018196.tif 000011
【図１０】
2008018196.tif 000012
【図１１】
2008018196.tif 000013
【手続補正書】
【提出日】平成20年11月4日(2008.11.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電流源マトリックスを有する電流加算型の１チャンネルのＤＡ部を複数チャンネル備えた多チャンネル電流加算型ＤＡコンバータであって、
前記複数のチャンネルのＤＡ部に共有されるバイアス回路を有し、
前記各チャンネルの電流源マトリックスを構成する複数の電流源の電流値を決定する基準電流源が、前記複数チャンネルのうち２以上のチャンネルの電流源マトリックス内に各々配置され、
前記配置された２個以上の基準電流源のうち、何れか１つの基準電流源が、制御信号により選択されて使用される
ことを特徴とする多チャンネル電流加算型ＤＡコンバータ。
【請求項２】
電流源マトリックスを有する電流加算型の１チャンネルのＤＡ部を複数チャンネル備えた多チャンネル電流加算型ＤＡコンバータであって、
前記複数のチャンネルのＤＡ部に共有されるバイアス回路を有し、
前記各チャンネルの電流源マトリックスを構成する複数の電流源の電流値を決定する基準電流源が、前記複数チャンネルのうち２以上のチャンネルの電流源マトリックス内に各々配置され、
前記配置された２個以上の基準電流源のうち、所定の２個以上の基準電流源が、制御信号により選択されて使用される
ことを特徴とする多チャンネル電流加算型ＤＡコンバータ。
【請求項３】
前記請求項１又は２記載の多チャンネル電流加算型ＤＡコンバータにおいて、
前記制御信号は、各チャンネルのパワーダウン状態に応じて切り替わる信号である
ことを特徴とする多チャンネル電流加算型ＤＡコンバータ。
【請求項４】
前記請求項１〜３何れか１項に記載の多チャンネル電流加算型ＤＡコンバータにおいて、
前記各チャンネルの電流源マトリックスを構成する複数の電流源と、前記基準電流源とは、カレントミラーを形成する
ことを特徴とする多チャンネル電流加算型ＤＡコンバータ。
【請求項５】
前記請求項４記載の多チャンネル電流加算型ＤＡコンバータにおいて、
前記各基準電流源は、
自己の基準電流源と前記バイアス回路との間に直列に接続されたスイッチを有し、
前記各基準電流源のスイッチを開閉することにより、複数の基準電流源のうち使用する基準電流源を選択する
ことを特徴とする多チャンネル電流加算型ＤＡコンバータ。
【請求項６】
前記請求項４記載の多チャンネル電流加算型ＤＡコンバータにおいて、
前記各基準電流源は、トランジスタよりなり、
前記各トランジスタのゲート電圧を切り替えることにより、前記複数の基準電流源のうち使用しない基準電流源をＯＦＦして、使用する基準電流源を選択する
ことを特徴とする多チャンネル電流加算型ＤＡコンバータ。
【請求項７】
前記請求項４記載の多チャンネル電流加算型ＤＡコンバータにおいて、
前記各チャンネルの電流源マトリックスを構成する複数の電流源及び前記複数の基準電流源は、各々、カスコードトランジスタを有し、
前記各カスコードトランジスタのゲート電圧を切り替えることにより、前記複数の基準電流源のうち使用しない基準電流源をＯＦＦして、使用する基準電流源を選択する
ことを特徴とする多チャンネル電流加算型ＤＡコンバータ。
【請求項８】
前記請求項４記載の多チャンネル電流加算型ＤＡコンバータにおいて、
前記複数の基準電流源は、各々、前記バイアス回路により常に独立したバイアス電圧を発生させており、
前記複数の基準電流源により個別に発生された個々のバイアス電圧を、何れかチャンネルの電流源マトリックスを構成する複数の電流源に供給するかしないかを選択することにより、複数の基準電流源のうち使用する基準電流源を選択する
ことを特徴とする多チャンネル電流加算型ＤＡコンバータ。
【請求項９】
前記請求項１〜８の何れか１項に記載の多チャンネル電流加算型ＤＡコンバータを搭載した
ことを特徴とする半導体集積回路。
【請求項１０】
前記請求項９記載の半導体集積回路を搭載した
ことを特徴とする映像機器。
【請求項１１】
前記請求項９記載の半導体集積回路を搭載した
ことを特徴とする通信機器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】明細書
【発明の名称】電流加算型ＤＡＣ
【技術分野】
本発明は、多チャンネル電流加算型ＤＡＣにおいて、あるチャンネルを個別にパワーダウンした時に、他チャンネルがその影響を受けず、一定のフルスケール電流値を得るためのものである。
【背景技術】
現在、半導体プロセスの微細化が進んでいるが、アナログ回路ブロックにおいては、デジタル回路ブロックとは異なり、プロセスが微細化されても小面積化にはつながらない。また、１つのＬＳＩが多機能化しているため、電力は増える傾向にあり、消費電力の削減が大きな課題となっている。
従来、多チャンネル電流加算型ＤＡコンバータにおいて、面積を削減するために、複数のチャンネルでバイアス回路を共有することが多い。また、使用モードに応じて必要なチャンネル数が異なるので、電力削減のために、各チャンネルを個別にパワーダウンできる仕様を用いることがある。
前記多チャンネル電流加算型ＤＡコンバータの構成の一例を図１０に示す。図１０は、２チャンネルの場合を例示している。
図１０の多チャンネル電流加算型ＤＡコンバータ（以下、ＤＡコンバータをＤＡＣと略す）において、１ａ、１ｂは１チャンネルＤＡＣ、２ａ、２ｂは電流源マトリックス、３ａ、３ｂはデコーダ＋スイッチ、４ａ、４ｂはデジタル入力信号、５ａ、５ｂはアナログ出力端子、７はバイアス回路、Ｉａ、Ｉｂは電流源、Ｉｒｅｆは基準電流源、Ｉ１はバイアス電流である。
前記１チャンネルＤＡＣ１ａ、１ｂは、各々、ビット数に応じた電流源Ｉａ、Ｉｂを有し、前記バイアス電流Ｉ１及び前記基準電流源Ｉｒｅｆにより、前記電流源Ｉａ、Ｉｂの電流値が決まる。前記電流源Ｉａ、Ｉｂの電流を、前記デコーダ＋スイッチ３ａ、３ｂにより、前記デジタル入力信号４ａ、４ｂに応じた分だけ前記アナログ出力端子５ａ、５ｂに出力することにより、Ｄ／Ａ変換を行う。
前記電流源Ｉａ、Ｉｂは、基板上にマトリックス状に配置される。これらを前記電流源マトリックス２ａ、２ｂとする。電流源のカレントミラー元となる基準電流源Ｉｒｅｆも、電流源と電圧降下や製造条件を等しくするために、前記電流源マトリックス２ａ内に配置される。
このように電流源マトリックス内に基準電流源を配置する構成は、特許文献１に記載されている。
【特許文献】特開平１−２７７０２７号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
しかしながら、前記従来の多チャンネル電流加算型ＤＡＣでは、全チャンネルの動作時と、一部のチャンネルしか動作していない時とでは、消費電力が異なるため、配線抵抗などによる電圧降下が変化し、動作チャンネルでのフルスケール電流が変化してしまうことがあることが判った。以下、その詳細を説明する。
図１１（ａ）は、２チャンネル電流加算型ＤＡＣの配線抵抗の影響を示す。同図において、Ｒａ１、Ｒｂ１は第１の配線抵抗、Ｒａ２、Ｒｂ２は第２の配線抵抗、Ｒａｒは第３の配線抵抗である。Ｒａ１＝Ｒｂ１、Ｒａ２＝Ｒｂ２となるようにレイアウトされているものと仮定する。
前記電流源Ｉａ、Ｉｂまでの電圧降下Ｖｉａ、Ｖｉｂは、各々、ＤＡＣのフルスケール電流をＩＦＳ（電流源Ｉａ、Ｉｂの電流×ｎ個（ｎは電流源Ｉａ、Ｉｂの個数））として、
Ｖｉａ＝（ＩＦＳ＋Ｉｒｅｆ）＊Ｒａ１＋Ｉａ＊Ｒａ２
Ｖｉｂ＝ＩＦＳ＊Ｒｂ１＋Ｉｂ＊Ｒｂ２
となり、ＤＡＣのフルスケール電流ＩＦＳが、基準電流源の電流Ｉｒｅｆに対して十分に大きい（ＩＦＳ＞＞Ｉｒｅｆ）ときには、
Ｖｉａ≒Ｖｉｂ
となる。また、図１１（ｂ）に示すように、前記基準電流源Ｉｒｅｆを前記電流源ＩａのＭ倍（Ｍは自然数）として前記電流源Ｉａと同じ前記電流源マトリックス２ａ内に配置すると、前記基準電流源Ｉｒｅｆまでの電圧降下Ｖｉｒｅｆは、
Ｖｉｒｅｆ＝（ＩＦＳ＋Ｉｒｅｆ）＊Ｒａ１＋Ｉｒｅｆ＊Ｒａｒ
＝（ＩＦＳ＋Ｉｒｅｆ）＊Ｒａ１＋（Ｉａ＊Ｍ）＊（Ｒａ２／Ｍ）
＝（ＩＦＳ＋Ｉｒｅｆ）＊Ｒａ１＋Ｉａ＊Ｒａ２
となり、前記電流源Ｉａ、Ｉｂまでの電圧降下Ｖｉａ、Ｖｉｂと等しくなる。
しかしながら、前記基準電流源Ｉｒｅｆが内蔵されている１チャンネルＤＡＣ１ａがパワーダウンしたとき、前記基準電流源Ｉｒｅｆが配置されている前記電流源マトリックス２ａまでの配線に流れる電流が減り、前記基準電流源Ｉｒｅｆまでの電圧降下Ｖｉｒｅｆは、
Ｖｉｒｅｆ＝Ｉｒｅｆ＊Ｒａ１＋Ｉａ＊Ｒａ２
となり、ＩＦＳ＞＞Ｉｒｅｆより、
Ｖｉｒｅｆ＜＜Ｖｉｂ
となる。このため、前記基準電流源Ｉｒｅｆのソース電圧と前記電流源Ｉｂのソース電圧とが異なり、その結果、前記基準電流源Ｉｒｅｆが配置されている１チャンネルＤＡＣ１ａが動作している状態と、動作していない状態とでは、他方の１チャンネルＤＡＣ１ｂのフルスケール電流値が変化してしまうことになる。
以上のように、従来の多チャンネル電流加算型ＤＡコンバータでは、あるチャンネルをパワーダウンした時に、他チャンネルのフルスケール電流が変化してしまうという欠点があった。
本発明の目的は、多チャンネル電流加算型ＤＡコンバータにおいて、何れかのチャンネルがパワーダウンした状態であっても、常に他チャンネルのフルスケール電流を所定値に一定保持することにある。
【課題を解決するための手段】
前記目的を達成するため、本発明では、多チャンネル電流加算型ＤＡコンバータにおいて、電流源のカレントミラー元となり得る基準電流源を電流源マトリック内に配置する場合に、その基準電流源を、複数のチャンネルの電流源マトリックスのうち２以上の電流源マトリックス内に各々配置しておき、その複数の基準電流源のうち、パワーダウンしていないチャンネルの電流源マトリックス内に配置した基準電流源を選択して使用するようにする。
すなわち、請求項１記載の発明の多チャンネル電流加算型ＤＡコンバータは、電流源マトリックスを有する電流加算型の１チャンネルのＤＡ部を複数チャンネル備えた多チャンネル電流加算型ＤＡコンバータであって、前記複数のチャンネルのＤＡ部に共有されるバイアス回路を有し、前記各チャンネルの電流源マトリックスを構成する複数の電流源の電流値を決定する基準電流源が、前記複数チャンネルのうち２以上のチャンネルの電流源マトリックス内に各々配置され、前記配置された２個以上の基準電流源のうち、何れか１つの基準電流源が、制御信号により選択されて使用されることを特徴とする。
請求項２記載の発明の多チャンネル電流加算型ＤＡコンバータは、電流源マトリックスを有する電流加算型の１チャンネルのＤＡ部を複数チャンネル備えた多チャンネル電流加算型ＤＡコンバータであって、前記複数のチャンネルのＤＡ部に共有されるバイアス回路を有し、前記各チャンネルの電流源マトリックスを構成する複数の電流源の電流値を決定する基準電流源が、前記複数チャンネルのうち２以上のチャンネルの電流源マトリックス内に各々配置され、前記配置された２個以上の基準電流源のうち、所定の２個以上の基準電流源が、制御信号により選択されて使用されることを特徴とする。
請求項３記載の発明は、前記請求項１又は２記載の多チャンネル電流加算型ＤＡコンバータにおいて、前記制御信号は、各チャンネルのパワーダウン状態に応じて切り替わる信号であることを特徴とする。
請求項４記載の発明は、前記請求項１〜３何れか１項に記載の多チャンネル電流加算型ＤＡコンバータにおいて、前記各チャンネルの電流源マトリックスを構成する複数の電流源と、前記基準電流源とは、カレントミラーを形成することを特徴とする。
請求項５記載の発明は、前記請求項４記載の多チャンネル電流加算型ＤＡコンバータにおいて、前記各基準電流源は、自己の基準電流源と前記バイアス回路との間に直列に接続されたスイッチを有し、前記各基準電流源のスイッチを開閉することにより、複数の基準電流源のうち使用する基準電流源を選択することを特徴とする。
請求項６記載の発明は、前記請求項４記載の多チャンネル電流加算型ＤＡコンバータにおいて、前記各基準電流源は、トランジスタよりなり、前記各トランジスタのゲート電圧を切り替えることにより、前記複数の基準電流源のうち使用しない基準電流源をＯＦＦして、使用する基準電流源を選択することを特徴とする。
請求項７記載の発明は、前記請求項４記載の多チャンネル電流加算型ＤＡコンバータにおいて、前記各チャンネルの電流源マトリックスを構成する複数の電流源及び前記複数の基準電流源は、各々、カスコードトランジスタを有し、前記各カスコードトランジスタのゲート電圧を切り替えることにより、前記複数の基準電流源のうち使用しない基準電流源をＯＦＦして、使用する基準電流源を選択することを特徴とする。
請求項８記載の発明は、前記請求項４記載の多チャンネル電流加算型ＤＡコンバータにおいて、前記複数の基準電流源は、各々、前記バイアス回路により常に独立したバイアス電圧を発生させており、前記複数の基準電流源により個別に発生された個々のバイアス電圧を、何れかチャンネルの電流源マトリックスを構成する複数の電流源に供給するかしないかを選択することにより、複数の基準電流源のうち使用する基準電流源を選択することを特徴とする。
請求項９記載の発明の半導体集積回路は、前記請求項１〜８の何れか１項に記載の多チャンネル電流加算型ＤＡコンバータを搭載したことを特徴とする。
請求項１０記載の発明の映像機器は、前記請求項９記載の半導体集積回路を搭載したことを特徴とする。
請求項１１記載の発明の通信機器は、前記請求項９記載の半導体集積回路を搭載したことを特徴とする。
以上により、本発明では、多チャンネル電流加算型ＤＡコンバータにおいて、複数の基準電流源を配置し、そのうち、動作中の電流源マトリックス内に配置された基準電流源を選択して使用するようにしたので、何れかのチャンネルがパワーダウンした状態であっても、他チャンネルのフルスケール電流を所定値に一定保持することができる。
特に、本発明では、動作中は２個以上の基準電流源を選択して使用できるので、アナログ出力のゲインを、例えば受信デジタル信号の受信強度が強い場合には、１個の基準電流源を選択使用する場合の１／２に小さく変更できると共に、選択しようする基準電流源の製造ばらつきが平均化されて、より一層に各チャンネルのフルスケール電流を一定値に保持することができる。
【発明の効果】
以上説明したように、本発明によれば、多チャンネル電流加算型ＤＡＣにおいて、あるチャンネルをパワーダウンした状態であっても、他チャンネルのフルスケール電流が増減するのを確実に防止でき、動作モードに拘わらず各チャンネルに所定の一定値のフルスケール電流を得ることができる。
【発明を実施するための最良の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
（実施形態１）
図１は、本発明の実施形態１における多チャンネル電流加算型ＤＡコンバータ（以下、ＤＡコンバータをＤＡＣと略す）の構成を示す。このＤＡＣは所定の半導体集積回路に集積される。
同図において、１ａ、１ｂは１チャンネルＤＡＣ（１チャンネルのＤＡ部）、２ａ、２ｂは電流源マトリックス、３ａ、３ｂはデコーダ＋スイッチ、４ａ、４ｂはデジタル入力信号、５ａ、５ｂはアナログ出力端子、６ａ、６ｂは制御信号、７はバイアス回路、Ｉａ、Ｉｂは電流源、Ｉｒｅｆａ、Ｉｒｅｆｂは基準電流源である。
前記１チャンネルＤＡＣ１ａ、１ｂは、ビット数に応じた前記電流源Ｉａ、Ｉｂ、基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂ及びデコーダ＋スイッチ３ａ、３ｂを各々有する。前記バイアス回路７及び前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂにより、前記電流源Ｉａ、Ｉｂの電流値が決まる。前記電流源Ｉａ、Ｉｂの電流を、前記デコーダ＋スイッチ３ａ、３ｂにより、前記デジタル入力信号４ａ、４ｂに応じた分だけ前記アナログ出力端子５ａ、５ｂに出力することにより、Ｄ／Ａ変換を行う。
また、前記電流源Ｉａ、Ｉｂは、基板上にマトリックス状に配置される。これらを前記電流源マトリックス２ａ、２ｂとする。電流源Ｉａ、Ｉｂのカレントミラー元となる基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂも、電流源Ｉａ、Ｉｂと電圧降下や製造条件を等しくするために、前記電流源マトリックス２ａ、２ｂ内に各々配置される。
更に、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂは、前記制御信号６ａ、６ｂによってＯＮ、ＯＦＦされる。
以上が本発明の実施形態１における電流加算型ＤＡＣの構成である。次に、本実施形態１の動作を説明する。
前記１チャンネルＤＡＣ１ａ、１ｂの両方が共に動作状態の時は、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂの何れか一方をＯＮ、他方をＯＦＦするように、前記制御信号６ａ、６ｂにより制御する。また、前記１チャンネルＤＡＣ１ａがＯＦＦした時は、前記基準電流源ＩｒｅｆａをＯＦＦし、前記基準電流源ＩｒｅｆｂをＯＮする。更に、前記１ｃｈＤＡＣ１ｂがＯＦＦした時は、前記基準電流源ＩｒｅｆａをＯＮし、前記基準電流源ＩｒｅｆｂをＯＦＦする。
前記電流源マトリックス２ａ、２ｂの配線抵抗の影響を図２に示す。同図において、Ｒａ１、Ｒｂ１は第１の配線抵抗、Ｒａ２、Ｒｂ２は第２の配線抵抗、Ｒａｒ、Ｒｂｒは第３の配線抵抗であり、Ｒａ１＝Ｒｂ１、Ｒａ２＝Ｒｂ２となるようにレイアウトされている。
前記１チャンネルＤＡＣ１ａ、１ｂの両方が共に動作状態の時は、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂの何れがＯＮしていても、従来の技術で述べたように、前記電流源Ｉａ、Ｉｂまでの電圧降下Ｖｉａ、Ｖｉｂ及び前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂまでの電圧降下Ｖｉｒｅｆａ又はＶｉｒｅｆｂは各々等しくなる。
また、前記基準電流源Ｉｒｅｆａが内蔵されている１チャンネルＤＡＣ１ａがパワーダウンし、前記１チャンネルＤＡＣ１ｂが動作していると仮定する。前記基準電流源Ｉｒｅｆａもパワーダウンし、基準電流源Ｉｒｅｆｂを選択使用すると、前記電流源Ｉｂまでの電圧降下Ｖｉｂ及び前記Ｉｒｅｆｂまでの電圧降下Ｖｉｒｅｆｂは、
Ｖｉｂ＝（ＩＦＳ＋Ｉｒｅｆｂ）＊Ｒｂ１＋Ｉｂ＊Ｒｂ２
Ｖｉｒｅｆｂ＝（ＩＦＳ＋Ｉｒｅｆｂ）＊Ｒｂ１＋Ｉｂ＊Ｒｂ２
となり、
Ｖｉｂ≒Ｖｉｒｅｆｂ
となる。このため、電圧降下による電流値のずれを解消することができる。
このように、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂを前記１チャンネルＤＡＣ１ａ、１ｂの動作モードによって切り替え、常に動作している電流源マトリックス内の基準電流源Ｉｒｅｆａ又はＩｒｅｆｂを使用することにより、動作モードに拘わらず、一定のフルスケール電流を得ることができる。
また、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂを両方ＯＮさせることにより、アナログ出力のゲインを１／２に変更することができる。このことは、例えばデジタル信号の受信強度が強い場合に、ゲインを１／２に小さくできるので、有効である。
更に、基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂが両方ＯＮさせたときには、バイアス回路７から供給する電流を一方の基準電流源だけがＯＮしているときの２倍とすることにより、ゲインを変更することなく、また基準電流源を切り替えることなく、他チャンネルのフルスケール電流を一定値に保持できる。この場合には、基準電流源が選択切り替えされないので、各基準電流源の製造ばらつきの影響に起因するフルスケール電流の変化がなくなり、ばらつき軽減の効果が得られる。
尚、電流加算型ＤＡＣのチャンネル数は、２つ以上でも良く、動作しているチャンネル内の基準電流源ＩｒｅｆをＯＮして選択使用することにより、同様の効果が得られる。また、１つのチャンネルの電流源マトリックス内に複数の基準電流源を配置しておき、各チャンネル間で製造ばらつきが少ない１つを選択することにより、製造プロセスのばらつきの影響を軽減することが可能である。
以上のような構成により、電流加算型ＤＡＣのフルスケール電流を動作モードによらず、一定にすることができる。
（実施形態２）
図３は、本発明の実施形態２における電流加算型ＤＡＣの構成の一例を示す。
同図において、８はバイアス電圧、Ｉ１はバイアス電流、Ｓａ、Ｓｂはスイッチである。
前記１チャンネルＤＡＣ１ａ、１ｂは、ビット数に応じた電流源Ｉａ、Ｉｂ、基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂ及びデコーダ＋スイッチ３ａ、３ｂを各々有している。前記電流源Ｉａ、Ｉｂの電流値を、前記バイアス電流Ｉ１及び前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂにより決定する。
前記電流源Ｉａ、Ｉｂの電流を、前記デコーダ＋スイッチ３ａ、３ｂにより、前記デジタル入力信号４ａ、４ｂに応じた分だけ前記アナログ出力端子５ａ、５ｂに出力することにより、Ｄ／Ａ変換を行う。
また、前記電流源Ｉａ、Ｉｂは、基板上にマトリックス状に配置される。これらを前記電流源マトリックス２ａ、２ｂとする。電流源Ｉａ、Ｉｂのカレントミラー元となる基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂも、電流源Ｉａ、Ｉｂと電圧降下や製造条件を等しくするために、前記電流源マトリックス２ａ、２ｂ内に配置される。
前記１チャンネルＤＡＣ１ａ、１ｂにおける前記電流源Ｉａ、Ｉｂ及び前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂは、各々、Ｐｃｈトランジスタで構成されている。
前記電流源Ｉａ、Ｉｂのソースは電源電圧に、ゲートは前記バイアス電圧８に、ドレインは前記デコーダ＋スイッチ３ａ、３ｂを介して前記アナログ出力端子５と接続されている。前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂのソースには電源電圧が印加され、ゲートには前記バイアス電圧８がかかっており、ドレインは各々スイッチＳａ、Ｓｂを介して前記バイアス回路７に接続されてバイアス電流Ｉ１が流される。前記スイッチＳａ、Ｓｂは、前記制御信号６ａ、６ｂによってＯＮ、ＯＦＦされる。前記スイッチＳａがＯＮすると、前記基準電流源Ｉｒｅｆａに前記バイアス電流Ｉ１が流れ、前記スイッチＳｂがＯＮすると、前記基準電流源Ｉｒｅｆｂに前記バイアス電流Ｉ１が流れ、前記バイアス電圧８を決定する。このバイアス電圧８は１チャンネルＤＡＣ１ａ、１ｂの各電流源Ｉａ、Ｉｂのゲートに入力されて、この各電流源Ｉａ、Ｉｂから所定倍の電流を流す。
以上が本発明の実施形態２における電流加算型ＤＡＣの構成である。次に、本発明の実施形態２の動作を説明する。
前記１チャンネルＤＡＣ１ａ、１ｂの両方が共に動作している時は、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂの何れか一方をＯＮ、他方をＯＦＦするように、前記制御信号６ａ、６ｂにより、前記スイッチＳａ、Ｓｂを制御する。例えば、前記スイッチＳａをＯＮすると、前記基準電流源Ｉｒｅｆａに電流が流れ、前記電流源Ｉａ、Ｉｂの基準電流源として動作する。一方、前記スイッチＳｂはＯＦＦするので、前記基準電流源Ｉｒｅｆｂのドレインはオープンとなり、電流は流れず、動作しない。
また、前記１チャンネルＤＡＣ１ａがパワーダウンした時は、前記スイッチＳａをＯＦＦし、前記スイッチＳｂをＯＮする。更に、１チャンネルＤＡＣ１ｂがパワーダウンした時は、前記スイッチＳａをＯＮし、前記スイッチＳｂをＯＦＦする。
このように、常に動作している前記１チャンネルＤＡＣ１ａ、１ｂ内の前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂを使用することにより、各電流源Ｉａ、Ｉｂまでの電圧降下と前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂまでの電圧降下が等しくなり、動作モードによらず一定のフルスケール電流を得ることができる。
また、前記スイッチＳａ、Ｓｂを両方ＯＮさせることにより、アナログ出力のゲインを１／２に変更することができる。更に、既述したように、ＯＮするスイッチの数に応じて前記バイアス電流Ｉ１の値を変更することにより、ゲインは変更せず、ばらつき軽減の効果が得られる。前記スイッチＳａ、Ｓｂが両方ＯＮしたときには、前記バイアス電流Ｉ１を前記スイッチが１つＯＮするときの２倍とすればよい。
尚、電流加算型ＤＡＣのチャンネル数は、２チャンネル以上でも良く、動作しているチャンネル内の基準電流源ＩｒｅｆをＯＮして使用することにより、同様の効果が得られる。
以上のような構成により、電流加算型ＤＡＣのフルスケール電流を動作モードに拘わらず、一定にすることができる。
（実施形態３）
図４は、本発明の実施形態３における電流加算型ＤＡＣの構成の一例を示す。
同図において、１チャンネルＤＡＣ１ａ、１ｂは、ビット数に応じた電流源Ｉａ、Ｉｂ、基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂ及び前記デコーダ＋スイッチ３ａ、３ｂを各々有している。前記電流源Ｉａ、Ｉｂの電流値を、前記バイアス電流Ｉ１及び前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂにより決定する。
前記電流源Ｉａ、Ｉｂの電流を、前記デコーダ＋スイッチ３ａ、３ｂが前記デジタル入力信号４ａ、４ｂに応じた分だけ前記アナログ出力端子５ａ、５ｂに出力することにより、Ｄ／Ａ変換を行う。
また、前記電流源Ｉａ、Ｉｂは、基板上にマトリックス状に配置される。これらを前記電流源マトリックス２ａ、２ｂとする。電流源Ｉａ、Ｉｂのカレントミラー元となる前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂも、電流源Ｉａ、Ｉｂと電圧降下や製造条件を等しくするために、前記電流源マトリックス２ａ、２ｂ内に配置される。
前記１チャンネルＤＡＣ１ａ、１ｂにおける前記電流源Ｉａ、Ｉｂ及び前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂは、各々、Ｐｃｈトランジスタで構成されている。
前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂのソースは電源電圧が印加され、ドレインは前記バイアス電流Ｉ１が流れ、ゲートはスイッチＳａ、Ｓｂを介して前記バイアス電圧８又は電源電圧に接続される。前記スイッチＳａ、Ｓｂは、前記制御信号６ａ、６ｂによって接続を切り替えることができる。
以上が本発明の実施形態３における電流加算型ＤＡＣの構成である。次に、本実施形態３の動作を説明する。
前記１チャンネルＤＡＣ１ａ、１ｂの両方が共にＯＮしている時は、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂの何れか一方をＯＮ、他方をＯＦＦするように、前記制御信号６ａ、６ｂにより、前記スイッチＳａ、Ｓｂを制御する。例えば、前記スイッチＳａを前記バイアス電圧８側に接続すると、前記基準電流源Ｉｒｅｆａに電流が流れて前記電流源Ｉａ、Ｉｂの基準電流源として動作する。一方、前記スイッチＳｂは電源電圧に接続され、前記基準電流源Ｉｒｅｆｂには電流は流れず動作しない。また、前記１チャンネルＤＡＣ１ａがパワーダウンした時は、前記スイッチＳａを電源電圧側に接続し、前記スイッチＳｂを前記バイアス電圧８側に接続する。更に、前記１チャンネルＤＡＣ１ｂがパワーダウンした時は、前記スイッチＳａを前記バイアス電圧８側に接続し、前記スイッチＳｂを電源電圧側に接続する。
また、既述したように、前記スイッチＳａ、Ｓｂを両方共に前記バイアス電圧８側に接続することにより、アナログ出力のゲインを１／２に変更することができる。更に、ＯＮするスイッチの数に応じて前記バイアス電流Ｉ１の値を変更することにより、ゲインは変更せず、ばらつき軽減の効果が得られる。前記スイッチＳａ、Ｓｂが両方ＯＮしたとき、前記バイアス電流Ｉ１を前記スイッチが１つＯＮするときの２倍とすれば良い。
このように、常に動作している１チャンネルＤＡＣ内の基準電流源を使用することにより、各電流源までの電圧降下と基準電流源までの電圧降下が等しくなるので、動作モードに拘わらず、一定のフルスケール電流を得ることができる。
尚、電流加算型ＤＡＣのチャンネル数は、２つ以上でも良く、動作しているチャンネル内の基準電流源ＩｒｅｆをＯＮして使用することにより、同様の効果が得られる。
以上のような構成により、電流加算型ＤＡＣのフルスケール電流を動作モードによらず、一定にすることができる。
（実施形態４）
図５は、本発明の実施形態４における電流加算型ＤＡＣの構成の一例を示す。本実施形態では、カスコードトランジスタを設けて、出力抵抗を上げ、より一層にフルスケール電流を一定値に保持しようとするものである。
図５において、Ｐａ、Ｐｂは第１のカスコードトランジスタ、Ｐｒｅｆａ、Ｐｒｅｆｂは第２のカスコードトランジスタ、９は前記第１及び第２のカスコードトランジスタＰａ、Ｐｂ、Ｐｒｅｆａ、ＰｒｅｆｂをＯＮ動作させるカスコード電圧である。電流源Ｉａ、Ｉｂ、基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂ、前記第１のカスコードトランジスタＰａ、Ｐｂ及び前記第２のカスコードトランジスタＰｒｅｆａ、Ｐｒｅｆｂは、各々、Ｐｃｈトランジスタで構成されている。
各前記電流源Ｉａ、Ｉｂにおいて、そのソースは電源電圧が、ゲートは前記バイアス電圧８が印加され、ドレインは前記第１のカスコードトランジスタＰａ、Ｐｂのソースに接続される。また、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂは、そのソースは電源電圧が、ゲートは前記バイアス電圧８が印加され、ドレインは前記第２のカスコードトランジスタＰｒｅｆａ、Ｐｒｅｆｂのソースに接続される。更に、前記第１のカスコードトランジスタＰａ、Ｐｂのドレインは、前記デコーダ＋スイッチ３ａ、３ｂに接続され、ゲートは前記カスコード電圧９が印加される。前記第２のカスコードトランジスタＰｒｅｆａ、Ｐｒｅｆｂは、そのドレインには前記バイアス電流Ｉ１が流れ、ゲートはスイッチＳａ、Ｓｂにより制御信号６ａ、６ｂに応じて前記カスコード電圧９又は電源電圧の何れかが選択的に印加される。
以上が本実施形態４における多チャンネル電流加算型ＤＡＣの構成である。次に、本実施形態４の動作を説明する。
２つの１チャンネルＤＡＣ１ａ、１ｂの両方が共に動作している時は、基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂの何れか一方をＯＮ、他方をＯＦＦするように、制御信号６ａ、６ｂにより前記スイッチＳａ、Ｓｂを制御する。例えば、前記スイッチＳａを前記カスコード電圧９側に接続すると、第２のカスコードトランジスタＰｒｅｆａがＯＮして、基準電流源Ｉｒｅｆａに電流が流れ、電流源Ｉａ、Ｉｂの基準電流源として動作する。一方、前記スイッチＳｂは電源電圧側に接続されて、第２のカスコードトランジスタＰｒｅｆｂはＯＦＦし、基準電流源Ｉｒｅｆｂには電流は流れず、動作しない。また、前記１チャンネルＤＡＣ１ａがパワーダウンした時は、前記スイッチＳａを電源電圧側に接続し、前記スイッチＳｂをカスコード電圧９側に接続する。更に、前記１チャンネルＤＡＣ１ｂがパワーダウンした時は、前記スイッチＳａを前記カスコード電圧９側に接続し、スイッチＳｂを電源電圧側に接続する。
このように、常に動作している１チャンネルＤＡＣ内の基準電流源を使用することにより、各電流源Ｉａ、Ｉｂまでの電圧降下と基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂまでの電圧降下とが等しくなるので、動作モードによらず、一定値のフルスケール電流を得ることができる。
また、既述の通り、前記スイッチＳａ、Ｓｂを両方共に前記カスコード電圧９に接続することにより、アナログ出力のゲインを１／２に変更することができる。更に、ＯＮするスイッチの数に応じて前記バイアス電流Ｉ１の値を変更することにより、ゲインは変更せずに、ばらつき軽減の効果が得られる。スイッチＳａ、Ｓｂが両方ＯＮしたときには、前記バイアス電流Ｉ１を前記スイッチが１つＯＮするときの２倍とすれば良い。
尚、多チャンネル電流加算型ＤＡＣのチャンネル数は、２チャンネル以上でも良く、要は、動作しているチャンネル内の基準電流源ＩｒｅｆをＯＮして選択使用することにより、同様の効果が得られる。
以上のような構成により、多チャンネル電流加算型ＤＡＣのフルスケール電流を動作モードによらず、一定値にすることができる。
（実施形態５）
図６は、本発明の実施形態５における多チャンネル電流加算型ＤＡＣの構成を示す。
同図において、電流源Ｉａ、Ｉｂ及び基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂは、各々、Ｐｃｈトランジスタで構成されている。バイアス回路７は、同一容量の２個のバイアス電流源Ｉ１ａ、Ｉ１ｂを有し、各々、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂのドレインに接続されている。
前記バイアス電流源Ｉ１ａ、Ｉ１ｂのバイアス電流は、前記基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂに流れ込んで、それ等の基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂのゲートには、各々、常に独立した専用のバイアス電圧８ａ、８ｂが発生している。前記電流源Ｉａ、Ｉｂのソースは電源電圧が印加され、ドレインは前記デコーダ＋スイッチ３ａ、３ｂに接続され、ゲートはスイッチＳａ、Ｓｂにより制御信号６ａ、６ｂに応じて前記２つのバイアス電圧８ａ、８ｂのうち何れかに選択的に接続される。
以上が本実施形態５における多チャンネル電流加算型ＤＡＣの構成である。次に、本実施形態５の動作を説明する。
２つの１チャンネルＤＡＣ１ａ、１ｂの両方が共に動作している時は、基準電流源Ｉｒｅｆａ、Ｉｒｅｆｂによって発生したバイアス電圧８ａ、８ｂの何れか一方に電流源Ｉａ、Ｉｂのゲートを接続するように、制御信号６ａ、６ｂにより前記スイッチＳａ、Ｓｂを制御する。例えば、スイッチＳａをＯＮすると、基準電流源Ｉｒｅｆａが電流源Ｉａ、Ｉｂの基準電流源として動作する。一方、前記スイッチＳｂはＯＦＦとなる。また、前記１チャンネルＤＡＣ１ａがパワーダウンした時は、前記スイッチＳａをＯＦＦし、前記スイッチＳｂをＯＮする。更に、前記１チャンネルＤＡＣ１ｂがパワーダウンした時は、前記スイッチＳａをＯＮし、前記スイッチＳｂをＯＦＦする。
また、前記スイッチＳａ、Ｓｂを両方をＯＮすることにより、既述の通り、ばらつき軽減の効果が得られる。
このように、常に動作している１チャンネルＤＡＣ内の基準電流源を使用することにより、各電流源Ｉａ、Ｉｂまでの電圧降下と基準電流源までの電圧降下が等しくなるので、動作モードによらず、一定値のフルスケール電流を得ることができる。
特に、本実施形態では、常に２種のバイアス電圧８ａ、８ｂが独立に且つ安定して供給されているので、使用する基準電流源を切り替え変更した際の立ち上がりを高速にできる効果がある。
尚、多チャンネル電流加算型ＤＡＣのチャンネル数は、２チャンネル以上でも良く、要は、動作しているチャンネル内の基準電流源により発生したバイアス電圧を使用することにより、同様の効果が得られる。
本実施形態では、前記電流源Ｉａ、Ｉｂ及び前記基準電流源Ｉｒｅｆａ、ＩｒｅｆｂをＰｃｈトランジスタで構成したが、Ｎｃｈトランジスタでも良い。この場合の回路例を図７に示す。図３〜図５の多チャンネル電流加算型ＤＡコンバータをＮｃｈトランジスタで構成した回路例は図示しないが、図７の構成から容易に推定可能である。尚、図５に示したＤＡコンバータでは、第１のカスコードトランジスタＰａ、Ｐｂ及び第２のカスコードトランジスタＰｒｅｆａ、ＰｒｅｆｂもＮｃｈトランジスタを用いる。スイッチＳａ、Ｓｂは、第２のカスコードトランジスタＰｒｅｆａ、Ｐｒｅｆｂのゲートをカスコード電圧９又は接地電圧に接続する。
（適用例）
図８は、以上で説明した実施形態１〜５の何れか１つの多チャンネル電流加算型ＤＡコンバータを備えた映像機器の１構成例を示す。同図に示す映像機器としてのＤＶＤ装置２０では、本発明の３チャンネル電流加算型ＤＡコンバータＡを備え、デジタル信号処理部２０ａで処理されたデジタル信号を本３チャンネル電流加算型ＤＡコンバータＡを経て３チャンネルの出力（コンポーネント端子やＤ端子を用いる場合）として液晶テレビ２１に出力する場合と、２チャンネルの出力（Ｓ端子などを用いる場合）としてビデオデコーダ２２に出力する場合とに出力切り替え部２０ｂで切り替える構成を有する。本３チャンネル電流加算型ＤＡコンバータＡは、２チャンネル出力が選択される場合には、所定の１チャンネルがパワーダウンすることになる。
図９は、前記実施形態１〜５の何れかの多チャンネル電流加算型ＤＡコンバータを備えた通信機器の１構成例を示す。同図に示す通信機器としての無線ＬＡＮ装置２５では、本発明の４チャンネル電流加算型ＤＡコンバータＢを備える。同図に示した無線ＬＡＮ装置２５では、Ｉ信号及びＱ信号からなる２チャンネルの通信信号の送信系を２系統備えて、各々、アンテナを経て２つの受信器２６、２７に送信する構成である。本４チャンネル電流加算型ＤＡコンバータＢは、１系統しか信号送信しない場合には、４チャンネルのうち２チャンネルがパワーダウンすることになる。
【産業上の利用可能性】
以上説明したように、本発明は、多チャンネル電流加算型ＤＡコンバータにおいて、複数のチャンネルに各々基準電流源を配置し、何れかの１又は２以上の基準電流源を切り替え選択して使用したので、不要チャンネルをパワーダウンした状態であっても、他チャンネルに所定の一定値のフルスケール電流を得ることができ、多チャンネル型の映像機器や通信機器に適用して好適である。
【図面の簡単な説明】
【図１】本発明の実施形態１の多チャンネル電流加算型ＤＡＣの構成を示す図である。
【図２】本発明の実施形態１の電流源マトリックスの配線抵抗を示す図である。
【図３】本発明の実施形態２の多チャンネル電流加算型ＤＡＣの構成を示す図である。
【図４】本発明の実施形態３の多チャンネル電流加算型ＤＡＣの構成を示す図である。
【図５】本発明の実施形態４の多チャンネル電流加算型ＤＡＣの構成を示す図である。
【図６】本発明の実施形態５の多チャンネル電流加算型ＤＡＣの構成を示す図である。
【図７】図６に示した多チャンネル電流加算型ＤＡＣをＮｃｈトランジスタで構成した回路図である。
【図８】本発明の多チャンネル電流加算型ＤＡＣを備えた映像機器の構成例を示す図である。
【図９】本発明の多チャンネル電流加算型ＤＡＣを備えた通信機器の構成例を示す図である。
【図１０】従来の多チャンネル電流加算型ＤＡＣの構成を示す図である。
【図１１】（ａ）は従来の電流源マトリックスの配線抵抗を示す図、同図（ｂ）は従来の電流源マトリックスの基準電流源における配線抵抗を示す図である。
【符号の説明】
１ａ、１ｂ                         １チャンネルＤＡＣ
（１チャンネルのＤＡ部）
２ａ、２ｂ                          電流源マトリックス
３ａ、３ｂ                          デコーダ＋スイッチ
４ａ、４ｂ                          デジタル入力信号
５ａ、５ｂ                          アナログ出力端子
６ａ、６ｂ                          制御信号
７                                  バイアス回路
８、８ａ、８ｂ                      バイアス電圧
９                                  カスコード電圧
Ｉａ、Ｉｂ                          電流源
Ｉ１、Ｉ１ａ、Ｉ１ｂ                バイアス電流
Ｉｒｅｆ、Ｉｒｅｆａ、Ｉｒｅｆｂ    基準電流源
Ｒａ１、Ｒａ２、Ｒａｒ、
Ｒｂ１、Ｒｂ２、Ｒｂｒ            配線抵抗
Ｓａ、Ｓｂ                         スイッチ
Ｐａ、Ｐｂ                         第１のカスコートランジスタ
Ｐｒｅｆａ、Ｐｒｅｆｂ             第２のカスコードトランジスタ
２０                               ＤＶＤ装置（映像機器）
２５                               無線ＬＡＮ装置（通信機器）
Ａ、Ｂ                             本発明の多チャンネル
電流加算型ＤＡコンバータ
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008018196.tif 000018
【図６】
2008018196.tif 000019
【図７】
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【図８】
2008018196.tif 000021
【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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