(57)【要約】  単一又は複数のメモリ・チップを備えるメモリ装置（メモリ・モジュール１００）であって、エラーを生成するエラー生成部（２２０）をメモリ・チップ内に備えることにより、アドレス指定により、メモリの特定領域にエラーを発生させ、ＥＣＣ機能の確認を容易化する構成である。エラー生成部（２２０）は、エラーコードを生成するエラーコード生成部を備える。前記メモリ・チップは、単一又は複数のメモリ・マトリクスで構成されている。
2007116487.tif 000002
【特許請求の範囲】
【請求項１】
単一又は複数のメモリ・チップを備えるメモリ装置であって、
エラーを生成するエラー生成部を前記メモリ・チップに備えることを特徴とするメモリ装置。
【請求項２】
請求の範囲１のメモリ装置において、
前記エラー生成部は、エラーコードを生成するエラーコード生成部を備えることを特徴とするメモリ装置。
【請求項３】
請求の範囲１のメモリ装置において、
前記メモリ・チップは、単一又は複数のメモリ・マトリクスを備えることを特徴とするメモリ装置。
【請求項４】
請求の範囲２のメモリ装置において、
前記エラーコード生成部は、前記メモリ・チップのメモリ・マトリクスに列デコーダを介して接続されたことを特徴とするメモリ装置。
【請求項５】
単一又は複数のメモリ・チップを備えるメモリ装置のエラー訂正の支援方法であって、
前記メモリ・チップにエラーを生起させるデータ領域を確保するステップと、
前記メモリ・チップ内にあるエラーコード生成部から前記データ領域に対してエラーコードを付与するステップと、
を備えることを特徴とするメモリ装置のエラー訂正の支援方法。
【請求項６】
請求の範囲５のメモリ装置のエラー訂正の支援方法において、
前記データ領域のアドレスを認識するステップを含むことを特徴とするメモリ装置のエラー訂正の支援方法。
【請求項７】
請求の範囲５のメモリ装置のエラー訂正の支援方法において、
前記メモリ・チップに対してエラーを発生させるアドレス及び／又はビット条件を指定するステップを含むことを特徴とするメモリ装置のエラー訂正の支援方法。
【請求項８】
請求の範囲５のメモリ装置のエラー訂正の支援方法において、
前記データの書込み又は読出しを実行させるステップを含むことを特徴とするメモリ装置のエラー訂正の支援方法。
【請求項９】
請求の範囲５のメモリ装置のエラー訂正の支援方法において、
エラー訂正が正しいか否かを判定するステップを含むことを特徴とするメモリ装置のエラー訂正の支援方法。
【請求項１０】
単一又は複数のメモリ・チップを備えるメモリ装置のエラー訂正の支援プログラムであって、コンピュータに、
前記メモリ・チップにエラーを生起させるデータ領域を確保するステップと、
前記メモリ・チップ内にあるエラーコード生成部から前記データ領域に対してエラーコードを付与するステップと、
を実行させるためのメモリ装置のエラー訂正の支援プログラム。
【請求項１１】
請求の範囲１０のメモリ装置のエラー訂正の支援プログラムにおいて、
前記データ領域のアドレスを認識するステップを含むことを特徴とするメモリ装置のエラー訂正の支援プログラム。
【請求項１２】
請求の範囲１０のメモリ装置のエラー訂正の支援プログラムにおいて、
前記メモリ・チップに対してエラーを発生させるアドレス及び／又はビット条件を指定するステップを含むことを特徴とするメモリ装置のエラー訂正の支援プログラム。
【請求項１３】
請求の範囲１０のメモリ装置のエラー訂正の支援プログラムにおいて、
前記データの書込み又は読出しを実行させるステップを含むことを特徴とするメモリ装置のエラー訂正の支援プログラム。
【請求項１４】
請求の範囲１０のメモリ装置のエラー訂正の支援プログラムにおいて、
エラー訂正が正しいか否かを判定するステップを含むことを特徴とするメモリ装置のエラー訂正の支援プログラム。
【請求項１５】
単一又は複数のメモリ・チップを備えるメモリ・カードにおいて、
エラーを生成するエラー生成部を前記メモリ・チップに備えることを特徴とするメモリ・カード。
【請求項１６】
請求の範囲１５のメモリ・カードにおいて、
前記エラー生成部は、エラーコードを生成するエラーコード生成部を備えることを特徴とするメモリ・カード。
【請求項１７】
請求の範囲１５のメモリ・カードにおいて、
前記メモリ・チップは、単一又は複数のメモリ・マトリクスを備えることを特徴とするメモリ・カード。
【請求項１８】
請求の範囲１５のメモリ・カードにおいて、
前記エラーコード生成部は、前記メモリ・チップのメモリ・マトリクスに列デコーダを介して接続されたことを特徴とするメモリ・カード。
【請求項１９】
単一又は複数のメモリ・チップを備えるメモリ・カードが搭載される回路基板であって、  エラーを生成するエラー生成部を前記メモリ・チップに備えることを特徴とする回路基板。
【請求項２０】
請求の範囲１９の回路基板において、
前記エラー生成部は、エラーコードを生成するエラーコード生成部を備えることを特徴とする回路基板。
【請求項２１】
請求の範囲１９の回路基板において、
エラー確認処理プログラムを格納した記憶部が搭載されたことを特徴とする回路基板。
【請求項２２】
請求の範囲１、２、３又は４のメモリ装置を用いたことを特徴とする電子機器。
【請求項２３】
請求の範囲１５、１６、１７又は１８のメモリ・カードを用いたことを特徴とする電子機器。
【請求項２４】
請求の範囲１９、２０又は２１の回路基板を用いたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パーソナルコンピュータ（ＰＣ）等の電子装置における情報記憶に用いられるメモリ装置に関し、特に、メモリ内部でエラー訂正符号を生成させるメモリ装置、そのエラー訂正の支援方法、その支援プログラム、メモリ・カード、回路基板及び電子機器に関する。
【背景技術】
【０００２】
ＰＣには、ＪＥＤＥＣ（Joint Electron Device Engineering Council ）仕様のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate-SDRAM）等のメモリが使用されている。【０００３】
このようなメモリに関し、特許文献１には、メモリデバイスに適したタイミング情報を記憶するようにプログラム可能な複数のプログラマブル、タイミングレジスタを含むメモリコントローラが記載されている。特許文献２には、マイクロプロセッサ・チップと、不揮発性メモリ・チップとを内蔵し、これらを内部カード・バスで接続し、マイクロプロセッサ・チップがキー情報、用途情報、プログラム命令情報を含むメモリ・カードが記載されている。特許文献３には、入出力プロセッサにローカルメモリと結合された組み込みプロセッサを備えるコンピュータ・システムが記載されている。特許文献４には、内部にＳＰＩドライバとともに記憶手段を備えたメモリが記載されている。特許文献５には、単方向読出しバス、単方向書込みバス及びアドレスバスを経由してデータメモリにリンクされたＣＰＵを含むデータ処理システムが記載されている。特許文献６には、書込みデータを転送するバスと、読出しデータを転送するバスとを別々に設けてメモリコントローラとメモリとを接続したメモリシステムが記載されている。特許文献７には、周期信号の第１の移行に応答してランダムアクセスメモリへのデータ転送動作を制御するとともに、周期信号の第２の移行に応答してランダムアクセスメモリアレイからのデータ転送動作を制御する構成のランダムアクセスメモリが記載されている。特許文献８には、ＤＲＡＭ部とともにＤＲＡＭ制御及びキャッシュ／リフレッシュ制御部を備えるＣＤＲＡＭを含む半導体記憶装置が記載されている。特許文献９には、メモリアレイとともにコントロールユニットを備えるシンクロナスＤＲＡＭであって、データバスの内容と動作状態確認情報が等しい場合のみ、モードレジスタをセット可能にしたシンクロナスＤＲＡＭが記載されている。特許文献１０には、ＳＤＲＡＭ等のモードレジスタ制御回路が記載されている。
【特許文献１】特開平２００４−１１０７８５号公報（要約、図１等）
【特許文献２】特開平６−２０８５１５号公報（要約、図１等）
【特許文献３】特開平９−６７２２号公報（要約、図２等）
【特許文献４】特開２００５−１９６４８６号公報（段落番号００２９、図６等）
【特許文献５】特表平９−５０７３２５号公報（要約、図１等）
【特許文献６】特開２００２−６３７９１号公報（要約、図１等）
【特許文献７】特開平１１−３２８９７５号公報（要約、図２等）
【特許文献８】特開平７−１６９２７１号公報（段落番号００３８、図１等）
【特許文献９】特開平８−１２４３８０号公報（段落番号００２０、図２等）
【特許文献１０】特開平９−２５９５８２号公報（段落番号００２８、図１等）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、メモリのデータエラーの訂正や検出をする機能としてＥＣＣ（Error Correcting Code ）チェック機能があり、斯かる機能を備えたコンピュータが正常に動作しているかどうかをチェックするためにメモリのデータバスの特定のビットを０や１にスィッチで固定する方法が行われている。【０００５】
例えば、図１に示すように、チップ・セット２とメモリ・モジュール４のインタフェース６を介して接続されるデータバス８にメカニカルスイッチ１０を介在させ、このスイッチ１０の接点ａを電圧ＶＣＣに接続して「１」に固定、接点ｂを「正常」、接点ｃを接地して「０」に固定し、可動接点ｄを「１」又は「０」に切換えることにより、ＥＣＣチェック機能の確認をする方法が取られている。この場合、一旦「１」又は「０」のいずれかに固定すると、全てのアドレスでエラーとなり、特定アドレスを指定することができない。【０００６】
このため、２枚のメモリ・モジュールを用いる場合には、それぞれのメモリ・モジュールを装着するスロットに対してデータ、テストプログラムを振り分け、両スロットがパリティか生きているかを確認するため、図２のＡ及びＢに示すように、スロット１１、１２に対してデータ１３とテストプログラム１４とを交互に変更する必要がある。この場合、破線１５がテスト対象を示す。【０００７】
そして、ＥＣＣチェック機能の確認処理の処理手順では、図３に示すように、スイッチ１０を操作してエラーを発生させる（ステップＳ１）。この場合、データバス８の特定ビットを０や１に固定しているが、この処理は、エラー発生アドレスを特定していない。このエラー発生の後、テストプログラム１４を起動し（ステップＳ２）、エラー訂正及びエラー検出の判断を行う（ステップＳ３）。この判断は、エラーが訂正されているか否か、正しくエラーが検出されているか否かを見るための処理である。この判断の結果、正常（ステップＳ４）、異常（ステップＳ５）の判断結果が得られ、この処理を終了する。この場合、ステップＳ２のテストプログラム１４の起動では、図４に示すように、データのライト処理（ステップＳ１１）、データのリード処理（ステップＳ１２）を実行し、ステップＳ２にリターンする。【０００８】
斯かる処理には、高度な技術が必要であって、仮想記憶手法を用いるＯＳ（Operating System）の環境下で確認を行うことができない。即ち、仮想記憶のＯＳではメモリアドレスがプログラム上のアドレスと異なっているので、ＥＣＣ機能をチェックするプログラム自体がメモリのどの領域にアロケートされるかはＯＳに依存され、チェックプログラムとその動作上必要なＯＳ自体のチェック対象のメモリ（メモリ・モジュール等）にアロケートされてしまうことによる。【０００９】
チェックプログラムやＯＳ自体がチェック対象のメモリにある場合、ＥＣＣ機能をチェックしようとすれば、エラー訂正機能が正しく動作しなかった場合に、システム全体の暴走を引き起こすおそれがある。仮想記憶のシステムにおいて、システム全体を暴走させることはＯＳを再起不能にさせる危険性がある。システムが暴走すると、エラー発生時の動作を確認できない。【００１０】
また、２ビット以上のエラー発生の動作を確認しようとすれば、データはあらゆるアドレスについて２ビット以上のエラーを起こし、チェックプログラムやＯＳ自体に誤動作を生じさせ、システムを暴走させることになる。【００１１】
一般的に、エラーがアドレスの全てに同時に起こるとは想定し難いことであり、エラーが訂正可能な１ビット以内の場合であってもＥＣＣ回路によってはシステム暴走のおそれがある。また、エラーがメモリクロックと非同期であったり、手操作でエラーを発生させることによるチャッタリングを含むデータ変化等、予期しない信号状態を引き起こし、エラーを評価できない場合もある。【００１２】
このため、従来のＥＣＣ機能のチェックには仮想記憶を使用しないＤＯＳ（Disc Operating System ）を使用してプログラムのアドレスをチェックプログラム自体で決定することが行われており、この場合、図２に示すように、チェックするプログラムを格納するメモリと、チェック対象のメモリを別とすることが行われている。ＥＣＣチェックの対象をデータとチェックプログラムとに物理的に分けるのは、メモリの特定ビットを０や１にショートすると、正しいデータがリード／ライトできなくなるので、エラーの発生は可能であるが、エラー訂正機能が不十分だったり、訂正できない２ビット以上のエラーを発生した場合、同時にそのメモリに書かれたプログラムの実行が不可能になり、暴走することを避けるためである。斯かる暴走を避けるにはプログラムの配置を工夫し、ショートしたメモリの中にプログラムが含まれないように、プログラムやテスト対象メモリチップを故意に別々に配置する等、テストプログラムでテスト対象メモリをアクセスすることでエラーが正しく処理されることを確認することが必要であった。このような処理は、使用するＯＳに仮想記憶を使用していないこと等の制限がある上、ハードウェアやチェックプログラム作成上の高度な技術を必要とする。【００１３】
このようなＥＣＣチェックに関し、従来のインタフェースではＥＣＣのビットを持つ程度のものであり、ＥＣＣのサポートに要求されることは、ＥＣＣ機能自体が正しく機能しているかどうかを、外部的に、また、運用環境的に特別な細工なしにチェックができることである。また、メモリチップが小型化され、インタフェースが高速化されると、何らかの回路をパターンに外付けする従来の方式では、本来の動作を不安定化し、ＥＣＣ機能の確認が困難である。【００１４】
従来の方法では、プログラムの配置に対する工夫が余儀なくされ、斯かる配置がＯＳを含めたものとなるので、既述の通り、ＤＯＳ程度のＯＳが必要となる。従って、従来のインタフェースでは既存のＯＳでの環境下ではＥＣＣ機能のチェックが非常に困難であった。【００１５】
このような課題について、特許文献１〜１０にはその示唆や開示はなく、その解決手段についての開示もない。【００１６】
そこで、本発明の目的は、単一又は複数のメモリ・チップを備えるメモリ装置に関し、ＥＣＣ機能の確認の容易化にある。【００１７】
また、本発明の目的は、単一又は複数のメモリ・チップを備えるメモリ装置に関し、ＥＣＣ機能の確認の精度を高めることにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明は、単一又は複数のメモリ・チップを備えるメモリ装置であって、メモリ・チップ内にエラーを生じさせるエラー生成部を備えることにより、メモリ装置に対するアドレス指定により、メモリ装置の特定領域にエラーを発生させ、エラーチェック機能の確認ができる構成としたものである。【００１９】
上記目的を達成するため、本発明の第１の側面は、単一又は複数のメモリ・チップを備えるメモリ装置であって、エラーを生成するエラー生成部を前記メモリ・チップに備える構成である。斯かる構成によれば、メモリ・チップ内に設置されたエラー生成部によってメモリ・チップにエラーを生じさせることができ、エラーチェック機能の確認が容易かつチェック精度が高められる。【００２０】
上記目的を達成するためには、上記メモリ装置において、好ましくは、前記エラー生成部は、エラーコードを生成するエラーコード生成部を備える構成としてもよい。斯かる構成によれば、メモリ・チップ内に設置されたエラー生成部からエラーコードを生成させ、このエラーコードは、メモリ・チップ内のエラー発生領域に供給することができ、上記目的が達成される。【００２１】
上記目的を達成するためには、上記メモリ装置において、好ましくは、前記メモリ・チップは、単一又は複数のメモリ・マトリクスを備える構成としてもよく、斯かる構成によっても、上記目的が達成される。【００２２】
上記目的を達成するためには、上記メモリ装置において、好ましくは、前記エラーコード生成部は、前記メモリ・チップのメモリ・マトリクスに列デコーダを介して接続する構成としてもよく、斯かる構成によっても、上記目的が達成される。【００２３】
上記目的を達成するため、本発明の第２の側面は、単一又は複数のメモリ・チップを備えるメモリ装置のエラー訂正の支援方法であって、前記メモリ・チップにエラーを生起させるデータ領域を確保するステップと、前記メモリ・チップ内にあるエラーコード生成部から前記データ領域に対してエラーコードを付与するステップとを備える構成である。斯かる構成により上記目的が達成される。【００２４】
上記目的を達成するためには、上記メモリ装置のエラー訂正の支援方法において、好ましくは、前記データ領域のアドレスを認識するステップを含む構成としてもよく、斯かる構成によっても、上記目的が達成される。【００２５】
上記目的を達成するためには、上記メモリ装置のエラー訂正の支援方法において、好ましくは、前記メモリ・チップに対してエラーを発生させるアドレス及び／又はビット条件を指定するステップを含む構成としてもよく、斯かる構成によっても、上記目的が達成される。【００２６】
上記目的を達成するためには、上記メモリ装置のエラー訂正の支援方法において、好ましくは、前記データの書込み又は読出しを実行させるステップを含む構成としてもよく、斯かる構成によっても、上記目的が達成される。【００２７】
上記目的を達成するためには、上記メモリ装置のエラー訂正の支援方法において、好ましくは、エラー訂正が正しいか否かを判定するステップを含む構成としてもよく、斯かる構成によっても、上記目的が達成される。【００２８】
上記目的を達成するため、本発明の第３の側面は、単一又は複数のメモリ・チップを備えるメモリ装置のエラー訂正の支援プログラムであって、コンピュータに、前記メモリ・チップにエラーを生起させるデータ領域を確保するステップと、前記メモリ・チップ内にあるエラーコード生成部から前記データ領域に対してエラーコードを付与するステップとを実行させる構成である。斯かる構成により上記目的が達成される。【００２９】
上記目的を達成するためには、上記メモリ装置のエラー訂正の支援プログラムにおいて、好ましくは、前記データ領域のアドレスを認識するステップを含む構成としてもよく、斯かる構成によっても、上記目的が達成される。【００３０】
上記目的を達成するためには、上記メモリ装置のエラー訂正の支援プログラムにおいて、好ましくは、前記メモリ・チップに対してエラーを発生させるアドレス及び／又はビット条件を指定するステップを含む構成としてもよく、斯かる構成によっても、上記目的が達成される。【００３１】
上記目的を達成するためには、上記メモリ装置のエラー訂正の支援プログラムにおいて、好ましくは、前記データの書込み又は読出しを実行させるステップを含む構成としてもよく、斯かる構成によっても、上記目的が達成される。【００３２】
上記目的を達成するためには、上記メモリ装置のエラー訂正の支援プログラムにおいて、好ましくは、エラー訂正が正しいか否かを判定するステップを含む構成としてもよく、斯かる構成によっても、上記目的が達成される。【００３３】
上記目的を達成するため、本発明の第４の側面は、単一又は複数のメモリ・チップを備えるメモリ・カードであって、エラーを生成するエラー生成部を前記メモリ・チップに備える構成である。斯かる構成により上記目的が達成される。【００３４】
上記目的を達成するためには、上記メモリ・カードにおいて、好ましくは、前記エラー生成部はエラーコードを生成するエラーコード生成部を備える構成としてもよく、斯かる構成によっても、上記目的が達成される。【００３５】
上記目的を達成するためには、上記メモリ・カードにおいて、好ましくは、前記メモリ・チップは、単一又は複数のメモリ・マトリクスを備える構成としてもよく、斯かる構成によっても、上記目的が達成される。【００３６】
上記目的を達成するためには、上記メモリ・カードにおいて、好ましくは、前記エラーコード生成部は、前記メモリ・チップのメモリ・マトリクスに列デコーダを介して接続する構成としてもよく、斯かる構成によっても、上記目的が達成される。【００３７】
上記目的を達成するため、本発明の第５の側面は、単一又は複数のメモリ・チップを備えるメモリ・カードが搭載される回路基板であって、エラーを生成するエラー生成部を前記メモリ・チップに備える構成である。斯かる構成によっても、上記目的が達成される。【００３８】
上記目的を達成するためには、上記回路基板において、好ましくは、前記エラー生成部がエラーコードを生成するエラーコード生成部を備える構成としてもよく、斯かる構成によっても、上記目的が達成される。【００３９】
上記目的を達成するためには、上記回路基板において、好ましくは、エラー確認処理プログラムを格納した記憶部が搭載された構成としてもよく、斯かる構成によっても、上記目的が達成される。【００４０】
上記目的を達成するため、本発明の第６の側面は、電子機器であって、上記メモリ装置を用いた構成である。この電子機器は、コンピュータ装置等、メモリ装置を用いて情報記憶を行うものであればよい。斯かる構成によっても、上記目的が達成される。【００４１】
上記目的を達成するため、本発明の第７の側面は、電子機器であって、上記メモリ・カードを用いた構成である。この場合も、電子機器は、コンピュータ装置等、メモリ装置を用いて情報記憶を行うものであればよい。斯かる構成によっても、上記目的が達成される。【００４２】
上記目的を達成するため、本発明の第８の側面は、電子機器であって、上記回路基板を用いた構成である。この場合も、電子機器は、コンピュータ装置等、メモリ装置を用いて情報記憶を行うものであればよい。斯かる構成によっても、上記目的が達成される。
【発明の効果】
【００４３】
本発明によれば、次のような効果が得られる。【００４４】
(1) メモリ・チップ内に設置されたエラー生成部からエラーを生じさせてＥＣＣ機能の確認を行うことができ、ＥＣＣ機能の確認の容易化、確認精度の向上が図られる。【００４５】
(2) メモリ・チップ内に設置されたエラーコード生成部からエラーコードを生成させることにより、ＥＣＣ機能の確認を行うことができ、ＥＣＣ機能の確認の容易化を図ることができる。【００４６】
(3) メモリ・チップ内に設置されたエラーコード生成部からエラーコードを生成させることにより、ＥＣＣ機能を確認できるので、ＥＣＣ機能の確認の精度を高めることかできる。【００４７】
そして、本発明の他の目的、特徴及び利点は、添付図面及び各実施の形態を参照することにより、一層明確になるであろう。
【図面の簡単な説明】
【００４８】
【図１】従来のメモリのＥＣＣチェック機能確認のためのエラー発生回路を示す図である。
【図２】従来のメモリのＥＣＣチェック機能確認方法を示す図である。
【図３】従来のメモリのＥＣＣチェック機能確認の処理手順を示すフローチャートである。
【図４】テストプログラムの処理手順を示すフローチャートである。
【図５】第１の実施の形態に係るメモリ・モジュールの構成例を示す図である。
【図６】メモリ・チップの構成例を示す図である。
【図７】コントロール・レジスタの入出力制御を示すタイミングチャートである。
【図８】第２の実施の形態に係るパーソナルコンピュータの構成例を示す図である。
【図９】ＥＣＣチェック機能の確認処理の処理手順を示すフローチャートである。
【図１０】第３の実施の形態に係るメモリ・カードの構成例を示す図である。
【図１１】第４の実施の形態に係る回路基板の構成例を示す図である。
【符号の説明】
【００４９】
１００  メモリ・モジュール
２０１、２０２、２０３・・・２０Ｎ  メモリ・チップ
２１１、２１２、２１３、２１４  メモリ・マトリクス
２２０  エラー生成部
２２２  エラーコード生成部
２２４  コントロール・レジスタ
３００  パーソナルコンピュータ
３１８  ＥＣＣチェック確認プログラム
４００  メモリ・カード
５００  回路基板
【発明を実施するための最良の形態】
【００５０】
〔第１の実施の形態〕【００５１】
本発明の第１の実施の形態について、図５を参照して説明する。図５は、第１の実施の形態に係るメモリ・モジュールの構成例を示す図である。図５は、本発明のメモリ装置の一例であって、本発明が図５に示す構成に限定されるものではない。【００５２】
メモリ・モジュール１００は、本発明に係るメモリ装置の一例であって、例えば、回路基板に複数のメモリ・チップ２０１、２０２・・・２０Ｎが搭載されている。各メモリ・チップ２０１、２０２・・・２０Ｎは、メモリを構成する構成単位であって、最小構成単位である必要はないし、また、異なる構成であってもよい。この実施の形態では、メモリ・モジュール１００を複数のメモリ・チップ２０１、２０２・・・２０Ｎで構成しているが、単一のメモリ・モジュールで構成してもよい。【００５３】
この場合、各メモリ・チップ２０１、２０２・・・２０Ｎには、複数のバンクとして例えば、４組のメモリ・マトリクス２１１、２１２、２１３、２１４が設置されているとともに、制御情報を記憶する記憶部としてコントロール・レジスタ２２４（図６）が設置されている。各コントロール・レジスタ２２４には、メモリ・チップ２０１、２０２・・・２０Ｎの制御情報が個別に格納され、この制御情報には、メモリに関する種々のパラメータとして例えば、ＣＡＳ（Column Array Strobe ）レイテンシィ、バーストレングス、アディティブレイテンシィ等が含まれている。即ち、制御情報は、各メモリ・チップ２０１、２０２・・・２０Ｎ毎に異なる場合もあるし、同一の場合もある。【００５４】
そして、メモリ・モジュール１００には、ＥＣＣ機能のチェックのための疑似エラーを発生させるエラー生成機能部としてエラー生成部２２０が設置されている。このエラー生成部２２０は例えば、エラーコードを生成し、ＥＣＣチェック機能の確認を可能にするものである。【００５５】
また、各メモリ・チップ２０１〜２０Ｎには、バス２３０が接続され、アドレス情報によって特定されたメモリ・チップ２０１〜２０Ｎに対するデータの読み書きが可能である。【００５６】
斯かる構成によれば、メモリ・チップ２０１〜２０Ｎのそれぞれに搭載されたエラー生成部２２０から各メモリ・チップ２０１〜２０Ｎに個別にエラーを生じさせ、外部からのエラーコードの供給を受けることなく、ＥＣＣチェック機能の確認を行うことができる。【００５７】
次に、このメモリ・モジュール１００に設置されるメモリ・チップ２０１〜２０Ｎについて、図６を参照して説明する。図６は、メモリ・チップの構成例を示すブロック図である。図６において、図５と同一部分には、同一符号を付してある。【００５８】
各メモリ・チップ２０１〜２０Ｎには、複数のメモリ・マトリクス２１１〜２１４が設置されるとともに、各メモリ・マトリクス２１１〜２１４に対応するＲｏｗ（行）デコーダ２４１、２４２、２４３、２４４及びセンス／Ｃｏｌｕｍｎ（列）デコーダ２５１、２５２、２５３、２５４が設置されている。各メモリ・マトリクス２１１〜２１４には、複数のメモリセルがマトリクス状即ち、複数行、複数列に配置されている。この場合、Ｎビット分のアドレス信号は、Ｎビット分の行バッファを経て、行アドレス選択信号ＲＡＳにより、Ｒｏｗデコーダ２４１〜２４４に入り、一行分のメモリセルが選択される。また、列アドレス選択信号ＣＡＳによってセンス／Ｃｏｌｕｍｎデコーダ２５１〜２５４に入り、その列が選択され、データの読み書きが可能になる。このような動作がメモリ・マトリクス２１１〜２１４毎に可能である。この場合、Ｒｏｗデコーダ２４１〜２４４には、アドレスバスＡＢを通して書込みアドレスＡｏ〜Ａｎ、バンクアドレスＢｏ〜Ｂｍが加えられる。また、エラーコード生成部２２２からデータＤＱｏ〜ＤＱｐがデータバスＤＢに出力される。【００５９】
エラー生成部２２０には、ＥＣＣチェックに必要なエラーコードを生成するエラーコード生成部２２２が含まれており、このエラーコード生成部２２２にはデータバスＤＢが接続され、外部装置からのアクセスにより、エラーコードを生成する。このエラーコード生成部２２２には、記憶手段としてコントロール・レジスタ２２４が接続され、このコントロール・レジスタ２２４には、エラーコード生成部２２２に生成させたエラーコードが加えられる。この場合、コントロール・レジスタ２２４には、エラー発生アドレス、発生ビット、発生モードを指定するビットを設定するものとする。なお、エラーコード生成部２２２は、データ入力回路を構成しており、データバスＤＢを通じて外部とのデータの入出力に用いられる。【００６０】
斯かる構成において、コントロール・レジスタ２２４には、図７に示すように、クロック信号ＣＬＫ（図７のＡ）、チップセレクト信号ＣＳ（図７のＢ）、行アドレス選択信号ＲＡＳ（図７のＣ）、列アドレス選択信号ＣＡＳ（図７のＤ）、ライトイネーブル信号ＷＥ（図７のＥ）、リードコマンドとしてアドレス情報Ａｏ〜Ａｎ、Ｂｏ〜Ｂｍ（図７のＦ）が加えられる。このようなコマンド信号を受けることにより、エラーコード生成部２２２から疑似エラーを含む出力データが得られる。【００６１】
そして、各メモリ・チップ２０１〜２０Ｎのコントロール・レジスタ２２４にエラーコード生成部２２２から生成させたエラーコードを、メモリ・モジュール１００の特定領域にアクセスが発生した場合にのみ、その特定領域に対してエラーを発生させることができる。【００６２】
〔第２の実施の形態〕【００６３】
本発明の第２の実施の形態について、図８及び図９を参照して説明する。図８は、第２の実施の形態に係るパーソナルコンピュータ（ＰＣ）の構成例を示す図、図９は、ＥＣＣチェック機能の確認処理の処理手順を示すフローチャートである。図８において、図５又は図６と同一部分には同一符号を付してある。【００６４】
このＰＣ３００は、メモリ・モジュール１００を備える電子機器の一例であって、メモリ・モジュール１００のメモリ・チップ２０１〜２０Ｎにある各コントロール・レジスタ２２４（図６）の格納情報をアドレス情報に基づいて読み書き可能に構成されている。【００６５】
このＰＣ３００にはＣＰＵ（Central Processing Unit ）３０２が設置され、このＣＰＵ３０２にはバス３０４を介してノースブリッジ（チップ・セット）３０６が接続され、ノースブリッジ３０６にはメモリ・モジュール１００が接続されているとともに、サウスブリッジ３０８やバス３１０を介してＩ／Ｏインタフェース部３１２が接続されている。ノースブリッジ３０６は、ＣＰＵ３０２とメモリ・モジュール１００とのデータの受渡しを行う手段であり、サウスブリッジ３０８は、ＣＰＵ３０２とＩ／Ｏインタフェース部３１２との間でデータの受渡しを行う手段である。【００６６】
メモリ・モジュール１００は、既述した通り（図５及び図６）の構成を備えており、同一符号を付してその説明を省略する。【００６７】
そして、バス３１０には、不揮発性メモリ等で構成されるメモリ部３１４が接続され、このメモリ部３１４には、ＢＩＯＳ（Basic Input/Output System ）３１６や、メモリ・モジュール１００のＥＣＣチェック機能の確認のためのＥＣＣチェック確認プログラム３１８が格納されている。ＥＣＣチェック確認プログラム３１８は、ハードディスク装置等の不揮発性メモリで構成される記憶装置３２０に格納されているオペレーションシステム（ＯＳ）や、その他のプログラムで実行可能とすればよい。また、Ｉ／Ｏインタフェース部３１２には、入出力装置として例えば、キーボード３２２や図示しない表示装置が接続されている。【００６８】
斯かる構成において、ＥＣＣチェック機能の確認処理について、図９を参照して説明すると、この処理には、準備処理ｆ１及びデータアクセスの実動作処理ｆ２が含まれている。即ち、メモリのアロケートが発生すると（ステップＳ２１）、エラーを発生させるデータ領域の確保が実行される。この場合、例えば、メモリ・マトリクス２１１〜２１４が指定される。【００６９】
このアロケートの後、物理アドレスの認識が行われ（ステップＳ２２）、データ領域の物理アドレスが認識される。この場合、メモリ・マトリクス２１１〜２１４やメモリ・チップ２０１〜２０Ｎが指定されることになる。【００７０】
そして、コマンドのセットが行われ（ステップＳ２３）、メモリ・チップ２０１〜２０Ｎに対してエラー発生アドレス、発生ビットの条件が指定される。このようなステップＳ２１〜Ｓ２３の処理が準備処理ｆ１である。【００７１】
このような準備処理ｆ１の後、データのライトとリードを行い（ステップＳ２４）、エラー訂正が正しく行われているか否か、エラーが正しく検出されているか否かを判断し（ステップＳ２５）、その判断結果として正常（ステップＳ２６）、又は異常（ステップＳ２７）が出力される。【００７２】
このように、メモリ・チップ２０１〜２０Ｎにはエラーコード生成部２２２が設置され、コントロール・レジスタ２２４を通してアドレス指定されたメモリ・マトリクス２１１〜２１４のＥＣＣチェック確認を実行でき、ＥＣＣチェック確認の容易化とともに、その高精度化が図られる。【００７３】
〔第３の実施の形態〕【００７４】
本発明の第３の実施の形態について、図１０を参照して説明する。図１０は、第３の実施の形態に係るメモリ・カードの構成例を示す図である。図１０において、図５又は図６と同一部分には同一符号を付してある。【００７５】
このメモリ・カード４００は、既述のメモリ・モジュール１００（図５）の具体的な実施例であって、回路基板４０２にはマザーボード側のソケットに挿入されて電気的な接続を図るコネクタ部４０４、４０６が形成され、コネクタ部４０４側には４組のメモリ・チップ４１１、４１２、４１３、４１４、コネクタ部４０６側には４組のメモリ・チップ４２１、４２２、４２３、４２４が搭載されている。各メモリ・チップ４１１〜４１４、４２１〜４２４は、既述の通りのメモリ・マトリクス２１１〜２１４及びエラーコード生成部２２２が搭載されている。【００７６】
斯かる構成とすれば、メモリ・チップ４１１、４１２、４１３、４１４、４２１、４２２、４２３、４２４に、既述した通り、エラーコード生成部２２２やコントロール・レジスタ２２４（図６）を備えたので、エラーコードを生成させ、ＥＣＣチェック機能の確認を行うことができ、その処理の容易化や、その精度の向上が図られる。【００７７】
〔第４の実施の形態〕【００７８】
本発明の第４の実施の形態について、図１１を参照して説明する。図１１は、第４の実施の形態に係る回路基板の構成例を示す図である。図１１において、図５、図６、図８と同一部分には同一符号を付してある。【００７９】
この回路基板５００には、既述のメモリ・モジュール１００（図５）を搭載したメモリ・カード４００（図１０）を装着するためのメモリ・スロット５０２及びＥＣＣチェック確認プログラム３１８を格納したメモリ部３１４（図８）が搭載されている。メモリ・スロット５０２とメモリ部３１４とは、ノースブリッジ３０６、サウスブリッジ３０８、バス３１０等を介して接続されている。【００８０】
このような回路基板５００によれば、ＥＣＣチェック確認プログラム３１８を起動させ、メモリ・スロット５０２に装着されているメモリ・カード４００のエラーコード生成部２２２からエラーコードを生成させ、ＥＣＣチェック確認処理を実行させることができる。【００８１】
〔その他の実施の形態等〕【００８２】
上記実施の形態の変形例や特徴事項等について、以下に列挙する。【００８３】
(1) メモリ・チップ２０１〜２０Ｎのコントロール・レジスタ２２４には、プログラムによる判定機能を持たせることが可能である。その場合、インタフェースのタイミングが世代によって異なる場合、制御用インタフェースを別に持たせて、それによって識別する方法を用いてもよい。【００８４】
(2) 上記実施の形態では、メモリ装置の適用例である電子機器として、ＰＣ３００を例示したが、本発明は、ＰＣ機能を持つテレビ装置、サーバ装置、電話装置等に広く用いることができる。【００８５】
(3) 上記実施の形態では、エラー生成部２２０に設置されたエラーコード生成部２２２をデータの入出力回路に兼用する構成について説明したが、データの入出力回路とエラーコード生成部２２２とを別個の構成としてもよく、本発明は、上記構成に限定されるものではない。【００８６】
以上述べたように、本発明の最も好ましい実施の形態等について説明したが、本発明は、上記記載に限定されるものではなく、請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能であることは勿論であり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【産業上の利用可能性】
【００８７】
本発明は、メモリ・チップの内部にエラー生成部を備え、メモリ・チップ内でエラーを生じさせる構成としたので、メモリ・チップ単位等でエラーチェック機能の確認を行うことができ、エラーチェック機能の確認の容易化や高精度化を図ることができ、有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成20年8月21日(2008.8.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
単一又は複数のメモリ・チップを備えるメモリ装置であって、
エラーを生成するエラー生成部を前記メモリ・チップに備えることを特徴とするメモリ装置。
【請求項２】
請求項１のメモリ装置において、
前記エラー生成部は、エラーコードを生成するエラーコード生成部を備えることを特徴とするメモリ装置。
【請求項３】
単一又は複数のメモリ・チップを備えるメモリ装置のエラー訂正の支援方法であって、
前記メモリ・チップにエラーを生起させるデータ領域を確保するステップと、
前記メモリ・チップ内にあるエラーコード生成部から前記データ領域に対してエラーコードを付与するステップと、
を備えることを特徴とするメモリ装置のエラー訂正の支援方法。
【請求項４】
請求項５のメモリ装置のエラー訂正の支援方法において、
前記データ領域のアドレスを認識するステップを含むことを特徴とするメモリ装置のエラー訂正の支援方法。
【請求項５】
単一又は複数のメモリ・チップを備えるメモリ装置のエラー訂正の支援プログラムであって、コンピュータに、
前記メモリ・チップにエラーを生起させるデータ領域を確保するステップと、
前記メモリ・チップ内にあるエラーコード生成部から前記データ領域に対してエラーコードを付与するステップと、
を実行させるためのメモリ装置のエラー訂正の支援プログラム。
【請求項６】
請求項５のメモリ装置のエラー訂正の支援プログラムにおいて、
前記データ領域のアドレスを認識するステップを含むことを特徴とするメモリ装置のエラー訂正の支援プログラム。
【請求項７】
単一又は複数のメモリ・チップを備えるメモリ・カードであって、
エラーを生成するエラー生成部を前記メモリ・チップに備えることを特徴とするメモリ・カード。
【請求項８】
単一又は複数のメモリ・チップを備えるメモリ・カードが搭載される回路基板であって、
エラーを生成するエラー生成部を前記メモリ・チップに備えることを特徴とする回路基板。
【請求項９】
請求項８の回路基板において、
前記エラー生成部は、エラーコードを生成するエラーコード生成部を備えることを特徴とする回路基板。
【請求項１０】
請求項１又は２のメモリ装置を用いたことを特徴とする電子機器。
【請求項１１】
請求項７のメモリ・カードを用いたことを特徴とする電子機器。
【請求項１２】
請求項８又は９の回路基板を用いたことを特徴とする電子機器。
【国際調査報告】
2007116487.tif 000014
2007116487.tif 000015