【事件の表示】
　特願２０１８−５０８８３３「撮像素子および撮像装置」拒絶査定不服審判事件〔平成２９年１０月　５日国際公開、ＷＯ２０１７／１６９４８０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２０１７年（平成２９年）２月２８日（優先権主張平成２８年３月３１日）を国際出願日とする出願であって、その手続の経緯は以下のとおりである。
　令和　元年　５月　８日付け　　　拒絶理由通知書
　令和　元年　９月１３日　　　　　意見書、手続補正書の提出
　令和　元年　９月２６日付け　　　拒絶査定
　令和　元年１２月２７日　　　　　審判請求書、手続補正書の提出
第２　令和元年１２月２７日にされた手続補正についての補正の却下の決定
［補正の却下の決定の結論］
　令和元年１２月２７日にされた手続補正（以下、「本件補正」という。）を却下する。
［理由］
１　本件補正について（補正の内容）
（１）本件補正後の特許請求の範囲の記載
　本件補正により、特許請求の範囲の請求項１の記載は、次のとおり補正された。（下線は、補正箇所である。）
「光を光電変換して電荷を生成する光電変換部を有する第１半導体基板と、前記光電変換部により生成された電荷に基づく信号を伝送する配線を有する第１配線層とを有する第１回路層と、
　前記第１配線層の配線と接続され前記第１配線層の配線から伝送された信号を伝送する配線を有する第２配線層と、前記第２配線層の配線と接続され前記第２配線層の配線から伝送された信号を処理する回路と前記回路で処理された信号を伝送する貫通電極とを有する第２半導体基板と、を有する第２回路層と、
　前記第２回路層の貫通電極と接続される貫通電極を有する第３半導体基板と、前記第３半導体基板の貫通電極と接続される配線を有する第３配線層と、を有する第３回路層と、
　前記第３配線層の配線と接続される配線を有する第４配線層と、前記第４配線層の配線と接続され
前記第４配線層の配線から伝送された信号を演算処理する演算部を有する
　
前記光電変換部に光が入射する側から、前記第１半導体基板、前記第１配線層、前記第２配線層、前記第２半導体基板、前記第３半導体基板、前記第３配線層、前記第４配線層、前記第４半導体基板
（２）補正前の特許請求の範囲
　本件補正前の、令和元年９月１３日にされた手続補正により補正された特許請求の範囲の請求項１の記載は次のとおりである。
「光を光電変換して電荷を生成する光電変換部を有する第１半導体基板と、前記光電変換部により生成された電荷に基づく信号を伝送する配線を有する第１配線層とを有する第１回路層と、
　前記第１配線層の配線と接続され前記第１配線層の配線から伝送された信号を伝送する配線を有する第２配線層と、前記第２配線層の配線と接続され前記第２配線層の配線から伝送された信号を処理する回路と前記回路で処理された信号を伝送する貫通電極とを有する第２半導体基板と、を有する第２回路層と、
　前記第２回路層の貫通電極と接続される貫通電極を有する第３半導体基板と、前記第３半導体基板の貫通電極と接続される配線を有する第３配線層と、を有する第３回路層と、
　前記第３配線層の配線と接続される配線を有する第４配線層と、前記第４配線層の配線と接続される第４半導体基板とを有する第４回路層と、を備え、
　光が入射する側から、前記第１回路層と前記第２回路層と前記第３回路層と前記第４回路層とが設けられる撮像素子。」
２　補正の適否
　本件補正は、本件補正前の請求項１に記載された発明を特定するために必要な事項である「第４半導体回路層」について、「前記第４配線層の配線から伝送された信号を演算処理する演算部を有する」との限定を付加し、また、「光が入射する側から、前記第１回路層と前記第２回路層と前記第３回路層と前記第４回路層とが設けられる撮像素子」の構成について、さらに「第１配線層」、「第２配線層」、「第３配線層、「第４配線層」の光が入射する側からの配置を限定するものであって、補正前の請求項１に記載された発明と補正後の請求項１に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の請求項１に記載された発明（以下、「本件補正発明」という。）が同条第６項において準用する同法第１２６条第７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるか）について、以下、検討する。
（１）本件補正発明
　本件補正発明は、上記１（１）に記載したとおりのものである。
（２）引用文献の記載事項
ア　引用文献１
（ア）原査定の拒絶の理由で引用された本願の優先権主張日前に頒布された又は電気通信回線を通して公衆に利用可能となった引用文献である、国際公開２０１５／１５９７６６号（以下、「引用文献１」という。）には、図面とともに、次の記載がある。（下線は、当審で付与した。以下同じ。）
「[0001]　本開示は、固体撮像装置および製造方法、並びに電子機器に関し、特に、基板の利用効率の向上を図ることができるようにした固体撮像装置および製造方法、並びに電子機器に関する。」
「[0020]　本開示の一側面の固体撮像装置は、
光電変換部を含むセンサ回路を有する第１の半導体基板
「[0059]　図５は、本技術を適用した固体撮像装置の画素部の一実施の形態に係る構成を説明する断面図である。この画素部に係る固体撮像装置は、第１の半導体基板と、第２の半導体基板と、第３の半導体基板とを積層して構成される裏面照射型ＣＭＯＳイメージセンサとして構成される。すなわち、図５に示される画素部に係る個体撮像装置は、３層積層構造とされる。
[0060]　また、この固体撮像装置は、例えば、センサ回路が形成された第１の半導体基板、ロジック回路が形成された第２の半導体基板に加えて、メモリ回路が形成された第３の半導体基板から成っている。ロジック回路およびメモリ回路は、それぞれ外部との信号の入出力を伴って動作するようになされている。
[0061]　なお本実施例においては、第２の半導体基板がロジック回路、第３の半導体基板がメモリ回路として記述されているが、第２の半導体基板をメモリ回路、第３の半導体基板がロジック回路としても、同様の機能を持ったチップを実現することは可能である。
[0062]　
図５に示されるように、第１の半導体基板（例えばシリコン基板）２１１には、画素の光電変換部となるフォトダイオード（ＰＤ）２３４が形成され
[0063]　画素を構成する基板表面上にはゲート絶縁膜を介してゲート電極を形成し、ゲート電極と対のソース／ドレイン領域により画素トランジスタＴｒ１、画素トランジスタＴｒ２を形成する。フォトダイオード（ＰＤ）２３４に隣接する画素トランジスタＴｒ１が転送トランジスタに相当し、そのソース／ドレイン領域がフローティングディフージョン（ＦＤ）に相当する。
[0064]　また、第１の半導体基板２１１には、層間絶縁膜が形成され、層間絶縁膜に接続孔を形成し、画素トランジスタＴｒ１、および画素トランジスタＴｒ２に接続する接続導体２４４が形成されている。さらに、各接続導体２４４に接続するように、複数層のメタル配線２４０を形成して多層配線層２４５が形成されている。銅配線２４０（メタル配線）は、銅（Ｃｕ）配線で形成する。通常、各銅配線は、Ｃｕ拡散を防止するバリアメタル膜で覆われる。このため、多層配線層２４５上に銅配線のキャップ膜である保護膜を形成する。
[0065]　また、第１の半導体基板２１１の多層配線層２４５の最下層には、外部接続用の電極となるアルミパッド２８０が形成されている。すなわち、銅配線２４０よりも第２の半導体基板２１２との接着面２９１に近い位置にアルミパッド２８０が形成されている。この外部接続用の電極は、外部との信号の入出力に係る配線の一端として用いられる。なお、ここでは、電極がアルミで形成されるものとして説明するが、電極が他の金属で形成されるようにしてもよい。
[0066]　さらに、第１の半導体基板２１１には、第２の半導体基板２１２との電気的接続に用いられるコンタクト２６５が形成されている。コンタクト２６５は、後述する第２の半導体基板２１２のコンタクト３１１に接続されるとともに、第１の半導体基板２１１のアルミパッド２８０にも接続されている。
[0067]　そして、第１の半導体基板２１１には、第１の半導体基板２１１の裏面側（受光面側）からアルミパッド２８０に達するようにパッド孔３５１が形成されている。」
「[0081]　
次に、図７乃至図１８を参照して、積層構造の固体撮像素子において、基板の利用効率をさらに向上させることについて説明する。なお、以下では、図５の構成例よりも簡略化して図示された固体撮像素子を用いて説明を行い、それぞれの固体撮像素子において対応する構成要素であっても異なる符号が付されているものがある。
[0082]　
図７に示されている固体撮像素子５００は、１層目の基板５０１、２層目の基板５０２、および３層目の基板５０３が積層された３層積層構造により構成されている。なお、１層目の基板５０１、２層目の基板５０２、および３層目の基板５０３は、例えば、図５の第１の半導体基板２１１、第２の半導体基板２１２、および第３の半導体基板２１３にそれぞれ対応する。
[0083]　
１層目の基板５０１は、シリコン基板５１１の表面（図７の下を向く面）側に配線層５１２が積層され、
配線層５１２に形成されているアルミパッド５１４
[0084]　
２層目の基板５０２は、シリコン基板５２１の裏面（図７の上を向く面）側に配線層５２２が積層され、シリコン基板５２１の表面（図７の下を向く面）側に配線層５２３が積層されて構成される。
２層目の基板５０２では、配線層５２２に裏面側のアルミパッド５２４が形成されるとともに、配線層５２３に表面側のアルミパッド５２５が形成される。
２層目の基板５０２には、１層目の基板５０１および３層目の基板５０３を接続するコンタクト５２６が形成される。
２層目の基板５０２は、裏面側のアルミパッド５２４および表面側のアルミパッド５２５、並びに、２層目の基板５０２に設けられるロジック回路を構成するトランジスタを接続するコンタクト５２７が形成される。
[0085]　
３層目の基板５０３は、シリコン基板５３１の表面（図７の上を向く面）側に配線層５３２が積層され、配線層５３２に対して配線層５３３が積層されて構成される。
３層目の基板５０３では、配線層５３３にアルミパッド５３４が形成される。
３層目の基板５０３では、アルミパッド５３４と、３層目の基板５０３に設けられるメモリ回路とを接続する接続導体５３５が配線層５３２に形成される。
[0086]　そして、１層目の基板５０１および２層目の基板５０２が、接着面２９１を介して張り合わされ、２層目の基板５０２および３層目の基板５０３が、接着面２９２を介して張り合わされて、固体撮像素子５００は構成される。」
「[0103]　２層目の基板５０２では、シリコン基板５２１にロジック回路などの回路５２８が形成されており、回路５２８は、接続導体５２９、表面側のアルミパッド５２５、およびコンタクト５２７を介して、裏面側のアルミパッド５２４に接続されている。また、
裏面側のアルミパッド５２４は、コンタクト５２６を介してアルミパッド５３４に接続されている。
「[0105]　
１層目の基板５０１では、シリコン基板５１１にセンサ回路などの回路５１８が形成されており、回路５１８は、接続導体５１７を介してアルミパッド５１４に接続されている。また、アルミパッド５１４は、コンタクト５１６を介して裏面側のアルミパッド５２４に接続されている。
「[0117]　次に、図１２を参照して、４層積層構造の固体撮像素子の製造方法について説明する。
[0118]　まず、第１の工程において、４層目の基板５０４のアルミパッド５４４を利用して、４層目の基板５０４に形成されている回路５４６に対する測定が行われる。
４層目の基板５０４では、シリコン基板５４１にメモリ回路などの回路５４６が形成されており、回路５４６は、接続導体５４５を介してアルミパッド５４４に接続されている。
[0119]　次に、第２の工程において、４層目の基板５０４に対して接着面２９３を介して３層目の基板５０３を貼り合わせる。
３層目の基板５０３では、回路５３６が接続導体５３５、表面側のアルミパッド５３７、およびコンタクト５３９を介して、裏面側のアルミパッド５３４に接続されるとともに、コンタクト５３８を介して、裏面側のアルミパッド５３４とアルミパッド５４４とが接続されている。
[0120]　同様に、第３の工程において、３層目の基板５０３に対して接着面２９２を介して２層目の基板５０２を貼り合わせる。そして、２層目の基板５０２の裏面側のアルミパッド５２４を利用して、２層目の基板５０２に形成されている回路５２８、３層目の基板５０３に形成されている回路５３６、および、４層目の基板５０４に形成されている回路５４６に対する測定が行われる。
[0121]　そして、第４の工程において、２層目の基板５０２に対して接着面２９１を介して１層目の基板５０１を貼り合わせ、アルミパッド５１４に、外部と接続するための配線が接続される。そして、１層目の基板５０１のアルミパッド５１４を利用して、１層目の基板５０１に形成されている回路５１８、２層目の基板５０２に形成されている回路５２８、
３層目の基板５０３に形成されている回路５３６
[0122]　以上のように、４層積層構造の固体撮像素子においても、３層積層構造の固体撮像素子５００と同様に積層構造を構成することができる。例えば、アルミパッド５１４を露出するパッド孔５１５は、１層目の基板５０１の受光面側から開口され、平面的に見て２層目の基板５０２以下においてアルミパッド５１４に対応する領域には、積層前の測定で使用されるアルミパッドが形成され、アルミパッドが形成される領域以外の余剰領域には、デッドスペースが最小になるように電気回路または配線が配置される。
[0123]　また、
４層積層構造の固体撮像素子では、２層目の基板５０２に裏面側のアルミパッド５２４および表面側のアルミパッド５２５が形成され、３層目の基板５０３に裏面側のアルミパッド５３４および表面側のアルミパッド５３７が形成される。
図７
図９
図１２
　上記記載から、引用文献１には、以下の事項が記載されている。
ａ　段落［0020］，[0082]，[0083]、［0105］の記載から、図７及び図９に示された固体撮像素子５００の１層目の基板５０１のシリコン基板５１１には、光電変換部を含むセンサ回路が形成されていると認められる。
　そして、図１２に示された４層積層構造の固体撮像素子５００の１層目の基板５０１のシリコン基板５１１にも、光電変換部を含むセンサ回路が形成されていると認められる。
ｂ　段落[0083]の記載から、図７に示された固体撮像素子５００の１層目の基板５０１には、シリコン基板５１１の表面（図７の下を向く面）側に配線層５１２が積層されていると認められる。
　また、段落[0083]、[0105]及び図９の記載から、センサ回路５１８は、配線層５１２に含まれる接続導体５１７を介して、配線層５１２に形成されているアルミパッド５１４に接続され、アルミパッド５１４は、コンタクト５１６を介して２層目の裏面側のアルミパッド５２４に接続されていると認められる。
　そして、図１２に示された４層積層構造の固体撮像素子のシリコン基板５１１も、シリコン基板５１１の表面（図１２の下を向く面）側に配線層５１２が積層され、センサ回路５１８は、配線層５１２に含まれる接続導体５１７を介して、配線層５１２に形成されているアルミパッド５１４に接続され、アルミパッド５１４は、コンタクト５１６を介して２層目の裏面側のアルミパッド５２４に接続されていると認められる。
ｃ　段落[0084]及び図７の記載から、図７に示された固体撮像素子５００の２層目の基板５０２は、シリコン基板５２１にロジック回路が設けられ、シリコン基板５２１の裏面（図７の上を向く面）及び表面（図７の下を向く面）に、それぞれ配線層５２２及び５２３が積層され、配線層５２２に裏面側のアルミパッド５２４、配線層５２３に表面側のアルミパッド５２５が形成され、裏面側のアルミパッド５２４及び表面側のアルミパッド５２５、並びに２層目の基板５０２に設けられるロジック回路を構成するトランジスタを接続するコンタクト５２７が形成されていると認められる。
　また、段落[0103]の記載から、裏面側のアルミパッド５２４は、コンタクト５２６を介して３層目の基板５０３のアルミパッド５３４に接続されていると認められる。
　そして、段落[0123]の記載から、図１２に示された４層積層構造の固体撮像素子の２層目の基板５０２も、シリコン基板５２１にロジック回路が設けられ、シリコン基板５２１の裏面（図１２の上を向く面）及び表面（図１２の下を向く面）に、それぞれ配線層５２２及び５２３が積層され、配線層５２２に裏面側のアルミパッド５２４、配線層５２３に表面側のアルミパッド５２５が形成され、裏面側のアルミパッド５２４及び表面側のアルミパッド５２５、並びに２層目の基板５０２に設けられるロジック回路を構成するトランジスタを接続するコンタクト５２７、及び裏面側のアルミパッド５２４と３層目の基板のアルミパッド５３４を接続するコンタクト５２６が形成されていると認められる。
ｄ　段落[0085]及び図７の記載から、図７に示された固体撮像素子５００の３層目の基板５０３は、シリコン基板５３１の表面（図７の上を向く面）側に配線層５３２が積層され、配線層５３２に対して配線層５３３が積層されて構成され、配線層５３３にアルミパッド５３４が形成され、アルミパッド５３４と、３層目の基板５０３に設けられるメモリ回路とを接続する接続導体５３５が配線層５３２に形成されていると認められる。
　そして、段落[0121]、[0123]の記載から、図１２に示された４層積層構造の固体撮像素子の３層目の基板５０３には、シリコン基板５３１に回路５３６が形成され、シリコン基板５３１の裏面（図１２の上を向く面）及び表面（図１２の下を向く面）に、それぞれ配線層５３３及び配線層５３２が積層され、配線層５３３に裏面側のアルミパッド５３４が形成され、アルミパッド５３４と、３層目の基板５０３に設けられるメモリ回路とを接続する接続導体５３５が配線層５３２に形成され、加えて、段落[0119]の記載から、図１２に示された４層積層構造の固体撮像素子の３層目の基板５０３は、回路５３６が、接続導体５３５、表面側のアルミパッド５３７、及びコンタクト５３９を介して、裏面側のアルミパッド５３４に接続されるとともに、コンタクト５３８を介して、裏面側のアルミパッド５３４と４層目のアルミパッド５４４とが接続されていると認められる。
　これらのことから、図１２に示された４層積層構造の固体撮像素子の３層目の基板５０３は、シリコン基板５３１に回路５３６が形成され、シリコン基板５３１の裏面（図１２の上を向く面）及び表面（図１２の下を向く面）に、それぞれ配線層５３３及び配線層５３２が積層され、配線層５３３に裏面側のアルミパッド５３４が形成され、アルミパッド５３４と、回路５３６とを接続する接続導体５３５が配線層５３２に形成され、回路５３６が、接続導体５３５、表面側のアルミパッド５３７、及びコンタクト５３９を介して、裏面側のアルミパッド５３４に接続されるとともに、コンタクト５３８を介して、裏面側のアルミパッド５３４と４層目のアルミパッド５４４とが接続されていると認められる。
ｅ　段落[0118]の記載から、図１２に示された４層積層構造の固体撮像素子の４層目の基板５０４は、シリコン基板５４１にメモリ回路などの回路５４６が形成され、回路５４６は、接続導体５４５を介してアルミパッド５４４に接続されていると認められる。
　また、段落[0085]の記載から、３層目の基板５０３では、接続導体５３５は配線層５３２に形成さているから、４層目の基板５０４の、接続導体５４６が形成されているシリコン基板５４１の裏面側の領域（５４３）は、配線層であると認められる
　加えて、図１２の記載から、アルミパッド５４４は、配線層５４３に形成されていると認められる。
　そうすると、図１２に示された４層積層構造の固体撮像素子の４層目の基板５０４は、シリコン基板５４１にメモリ回路などの回路５４６が形成され、回路５４６は、シリコン基板の５４１の裏面側の配線層５４３に形成された接続導体５４５を介して、配線層５４３に形成されたアルミパッド５４４に接続されていると認められる。
ｆ　そして、図１２の記載から、４層積層構造の固体撮像素子の裏面（図７の上を向く面）側から、シリコン基板５１１、配線層５１２、配線層５２２、シリコン基板５２１、シリコン基板５３１、配線層５３２、配線層５４３、シリコン基板５４１の順に設けられていると認められる。
ｇ　そうすると、引用文献１には、以下の発明（以下、「引用発明」という。）が記載されていると認められる。
「４層積層構造の固体撮像素子５００において、
　１層目の基板５０１のシリコン基板５１１に、光電変換部を含むセンサ回路５１８が形成され、
　シリコン基板５１１の表面側に配線層５１２が積層され、
　センサ回路５１８は、配線層５１２に含まれる接続導体５１７を介して、配線層５１２に形成されたアルミパッド５１４に接続され、アルミパッド５１４は、コンタクト５１６を介して２層目の裏面側のアルミパッド５２４に接続され、
　２層目の基板５０２は、シリコン基板５２１にロジック回路が設けられ、
　シリコン基板５２１の裏面及び表面に、それぞれ配線層５２２及び５２３が積層され、
　配線層５２２に裏面側のアルミパッド５２４、配線層５２３に表面側のアルミパッド５２５が形成され、
　裏面側のアルミパッド５２４及び表面側のアルミパッド５２５、並びに２層目の基板５０２に設けられるロジック回路を構成するトランジスタを接続するコンタクト５２７、及び裏面側のアルミパッド５２４と３層目の基板のアルミパッド５３４を接続するコンタクト５２６が形成され、
　３層目の基板５０３は、シリコン基板５３１に回路５３６が形成され、
　シリコン基板５３１の裏面及び表面に、それぞれ配線層５３３及び配線層５３２が積層され、
　配線層５３３に裏面側のアルミパッド５３４が形成され、
　アルミパッド５３４と、回路５３６とを接続する接続導体５３５が配線層５３２に形成され、
　回路５３６が、接続導体５３５、表面側のアルミパッド５３７、及びコンタクト５３９を介して、裏面側のアルミパッド５３４に接続されるとともに、コンタクト５３８を介して、裏面側のアルミパッド５３４と４層目のアルミパッド５４４とが接続され、
　４層目の基板５０４は、シリコン基板５４１にメモリ回路などの回路５４６が形成され、
　回路５４６は、シリコン基板の５４１の裏面側の配線層５４３に形成された接続導体５４５を介して、配線層５４３に形成されたアルミパッド５４４に接続され、
　４層積層構造の固体撮像素子の裏面側から、シリコン基板５１１、配線層５１２、配線層５２２、シリコン基板５２１、シリコン基板５３１、配線層５３２、配線層５４３、シリコン基板５４１の順に設けられている、
　４層積層構造の固体撮像素子５００。」
イ　周知技術
（ア）引用文献３
　原査定の拒絶の理由で引用された本願の優先権主張日前に頒布された又は電気通信回線を通して公衆に利用可能となった引用文献である、特開２０１３−２５５０３５号公報（以下、「引用文献３」という。）には、図面とともに、次の記載がある。
「【技術分野】
【０００１】
　本発明は、撮像素子に関する。」
「【０００８】
　図１は、本実施形態に係る裏面照射型の撮像素子１００の断面図である。
撮像素子１００は、入射光に対応した画素信号を出力する撮像チップ１１３と、画素信号を処理する信号処理チップ１１１と、画素信号を記憶するメモリチップ１１２とを備える。これら撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２は積層されており、Ｃｕ等の導電性を有するバンプ１０９により互いに電気的に接続される。
「【００１３】
　配線層１０８は、ＰＤ層１０６からの画素信号を信号処理チップ１１１に伝送する配線１０７を有する。配線１０７は多層であってもよく、また、受動素子および能動素子が設けられてもよい。
【００１４】
　配線層１０８の表面には複数のバンプ１０９が配される。当該複数のバンプ１０９が信号処理チップ１１１の対向する面に設けられた複数のバンプ１０９と位置合わせされて、撮像チップ１１３と信号処理チップ１１１とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。
【００１５】
　同様に、
信号処理チップ１１１およびメモリチップ１１２の互いに対向する面には、複数のバンプ１０９が配される。これらのバンプ１０９が互いに位置合わせされて、信号処理チップ１１１とメモリチップ１１２とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。
【００１６】
　なお、バンプ１０９間の接合には、固相拡散によるＣｕバンプ接合に限らず、はんだ溶融によるマイクロバンプ結合を採用しても良い。また、バンプ１０９は、例えば後述する一つの単位グループに対して一つまたは数個程度設ければ良い。したがって、バンプ１０９の大きさは、ＰＤ１０４のピッチよりも大きくても良い。また、画素が配列された画素領域以外の周辺領域において、画素領域に対応するバンプ１０９よりも大きなバンプを併せて設けても良い。
【００１７】
　
信号処理チップ１１１は、表裏面にそれぞれ設けられた回路を互いに接続するＴＳＶ（シリコン貫通電極）１１０を有する。
（イ）引用文献４
　原査定の拒絶の理由で引用された本願の優先権主張日前に頒布された又は電気通信回線を通して公衆に利用可能となった引用文献である、特開２０１４−１９５１１２号公報（以下、「引用文献４」という。）には、図面とともに、次の記載がある。
「【技術分野】
【０００１】
　本発明は、半導体イメージセンサ・モジュール及びその製造方法に関する。より詳しくは、例えばデジタルスチルカメラ、ビデオカメラ、あるいはカメラ付き携帯電話等のシャター速度の高速化に対応した同時シャッタを実現する半導体イメージセンサ・モジュールに関する。」
「【００１４】
　本発明に係る半導体イメージセンサ・モジュールは、
複数の画素が規則的に配列され、各画素が光電変換素子とトランジスタで構成されたイメージセンサを備えた第１の半導体チップと、複数のアナログ／デジタル変換器からなるアナログ／デジタル変換器アレイを備えた第２の半導体チップとが積層されて成る
【００１５】
　本発明の好ましい形態は、
上記半導体イメージセンサ・モジュールにおいて、少なくともデコーダとセンスアンプを備えたメモリ素子アレイを備えた第３の半導体チップが、さらに積層された構成
「【００３６】
　ＣＭＯＳイメージセンサ６０を備えた第１の半導体チップ５２とアナログ／デジタル変換器アレイを備えた第２の半導体チップ５３とは、
第１の半導体チップ５２の光入射側と反対の表面側を第２の半導体チップ５３と対向するように積層し、互いの接続用のパッド８１、８２間を、導電性接続体、例えばバンプ８３を介して電気的に接続される。
アナログ／デジタル変換器アレイを備えた第２の半導体チップ５３とその上に積層したメモリ素子アレイを有する第３の半導体チップ５４とは、第２の半導体チップ５３を貫通する貫通コンタクト部８４を介してアナログ／デジタル変換器とメモリ素子とを電気的に接続するように接合される。
（ウ）引用文献５
　原査定の拒絶の理由で引用された本願の優先権主張日前に頒布された又は電気通信回線を通して公衆に利用可能となった引用文献である、特開２０１５−１２６０４３号公報（以下、「引用文献５」という。）には、図面とともに、次の記載がある。
「【技術分野】
【０００１】
　本開示は、電子デバイスに関する。」
「【実施例１】
【００２３】
　実施例１は、本開示の第１の態様及び第２の態様に係る電子デバイスに関する。実施例１の電子デバイスの概念図を図１に示す。
【００２４】
　実施例１の電子デバイス１０Ａは、本開示の第１の態様に係る電子デバイスに則って説明すれば、
　
複数のセンサ４０が配置されて成るセンサ部２１を有する第１半導体チップ２０、及び、
　センサ４０によって取得された信号を処理する信号処理部３１を有する第２半導体チップ３０、
を備えており、
　
第１半導体チップ２０と第２半導体チップ３０とは積層されており
　信号処理部３１の少なくとも一部は、空乏型電界効果トランジスタから構成されている。尚、複数のセンサ４０は、２次元マトリクス状（行列状）に配置されている。次の説明においても同様である。尚、図１においては、説明の関係上、第１半導体チップ２０と第２半導体チップ３０とを分離した状態で図示している。
【００２５】
　また、本開示の第２の態様に係る電子デバイスに則って説明すれば、実施例１の電子デバイス１０Ａは、
　複数のセンサ４０が配置されて成るセンサ部２１を有する第１半導体チップ２０、及び、
　センサ４０によって取得された信号を処理する信号処理部３１を有する第２半導体チップ３０、
を備えており、
　第１半導体チップ２０と第２半導体チップ３０とは積層されており、
　信号処理部３１は、高耐圧トランジスタ系回路及び低耐圧トランジスタ系回路から構成されており、
　低耐圧トランジスタ系回路の少なくとも一部は、空乏型電界効果トランジスタから構成されている。
【００２６】
　空乏型電界効果トランジスタは、完全空乏型ＳＯＩ構造を有し、あるいは又、部分空乏型ＳＯＩ構造を有し、あるいは又、フィン構造（ダブルゲート構造あるいはトリゲート構造とも呼ばれる）を有し、あるいは又、深空乏化チャネル構造を有する。これらの空乏型電界効果トランジスタの構成、構造については後述する。
【００２７】
　具体的には、図２及び図４に示すように、第１半導体チップ２０には、センサ部２１及び行選択部２５が配されている。一方、
第２半導体チップ３０には信号処理部３１が配されている。信号処理部３１は、
メモリ部３２、データ処理部３３、
から構成されている。
「【００４１】
　図１、図２、図４に示し、前述したように、実施例１の電子デバイス１０Ａにあっては、第２半導体チップ３０には、メモリ部３２、データ処理部３３、制御部３４、電流源３５、デコーダ３６、行デコーダ３７、及び、インターフェース（ＩＦ）部３８等が設けられており、また、センサ部２１の各センサ４０を駆動するセンサ駆動部（図示せず）が設けられている。信号処理部３１にあっては、センサ部２１の各センサ４０からセンサ行毎に読み出されたアナログ信号に対して、センサ列単位で並列（列並列）にデジタル化（ＡＤ変換）を含む所定の信号処理を行う構成とすることができる。そして、信号処理部３１は、センサ部２１の各センサ４０から信号線２６に読み出されたアナログ信号をデジタル化するＡＤ変換器５０を有しており、ＡＤ変換された画像データ（デジタルデータ）をメモリ部３２に転送する。メモリ部３２は、信号処理部３１において所定の信号処理が施された画像データを格納する。メモリ部３２は、不揮発性メモリから構成されていてもよいし、揮発性メモリから構成されていてもよい。
データ処理部３３は、メモリ部３２に格納された画像データを所定の順番に読み出し、種々の処理を行い、チップ外に出力する。
「【００６４】
　メモリ部３２からの画像データの読み出しについては、露光期間中の３垂直期間（実施例１では、８０ｆｐｓ）において、低耐圧トランジスタ系回路としてのマルチプレクサ（ＭＵＸ）５７（５７1，５７2）及び
データ処理部３３によって画像データの並び替えや合成を行い
（エ）引用文献９
　原査定の拒絶の理由で引用された本願の優先権主張日前に頒布された又は電気通信回線を通して公衆に利用可能となった引用文献である、特開２０１１−７１９５８号公報（以下、「引用文献９」という。）には、図面とともに、次の記載がある。
「【技術分野】
【０００１】
　本発明は、ＣＭＯＳイメージセンサ等の撮像素子、およびカメラシステムに関するものである。」
「【０００７】
　一方、特許文献１や特許文献２には、画素とＡＤ変換器を積層したイメージセンサが提案されている。
　図２は、
画素とＡＤ変換器を積層したＣＭＯＳイメージセンサ
　ここでは、理解を容易にするために、図１と同一構成部分は同一符号をもって表している。
【０００８】
　図２のＣＭＯＳイメージセンサ１０Ａは、画素ＰＸとＡＤ変換器１３は各々異なる半導体基板にアレイ状に配置されており、２つの半導体基板は互いに積層され、各画素とＡＤ変換器はアナログ信号線１７により接続されている。
　このようなアーキテクチャーを採用する場合、一度に何行分もの画素から読み出しを行い、各々にＡＤ変換を並列実行することが可能になる。
　変換後のデータは、たとえば一旦メモリ１９に転送され、出力回路１５を介して
図示されないチップ内外の画像処理装置に出力される。
　
このような積層構造をとることで、少なくとも撮像チップ内においては劇的に撮像速度を向上させることが可能になり
【０００９】
　さらに近年、ウエハーの高精度な貼り合せ技術が開発されていることは注目に値する。たとえば特許文献３や特許文献４には、裏面照射型イメージセンサと回路が付属した支持基板を対面的に張り合わせ、金属パッドを介して両者間に信号を導通させる技術が記載されている。
　すなわちこの技術では、
チップごとのバンプ接着を用いずとも、ウエハーレベルの製造工程で図２のような積層構造を作製し、画素とＡＤ変換器を接続することが可能になりつつある。
　これはウエハーレベルでの製造を終えた後で各チップを切り出せば良いので、微細加工に向く上に遥かに安価である。」
「【００３３】
＜２．第１の実施形態＞
　図３は、
本発明の第１の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【００３４】
［全体構成の概略］
　本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、センス回路部１２０、出力信号線群１３０、転送線群１４０、および判定結果集積回路部１５０を有する。
【００３５】
　画素アレイ部１１０は、複数のデジタル画素ＤＰＸが行方向および列方向にマトリクス状に配置されている。
　各デジタル画素ＤＰＸは光電変換素子を有し、光子入射に応じて電気信号を出力する機能を有する。
　この
画素アレイ部１１０は、たとえば第１の半導体基板ＳＵＢ１に形成される。
【００３６】
　
センス回路部１２０は、第１の半導体基板ＳＵＢ１と異なる第２の半導体基板ＳＵＢ２に形成される。
　センス回路部１２０は、画素アレイ部１１０のマトリクス配列された複数の画素ＤＰＸに１対１に対応して複数のセンス回路１２１が、たとえば行方向および列方向にマトリクス状に配置されている。
　各センス回路１２１は、デジタル画素ＤＰＸからの信号を受けて、所定期間におけるデジタル画素ＤＰＸへの光子入射の有無を２値判定する機能を有する。
【００３７】
　そして、
第１の半導体基板ＳＵＢ１と第２の半導体基板ＳＵＢ２は積層される。
　たとえば第１の半導体基板ＳＵＢ１に形成された複数の画素ＤＰＸと第２の半導体基板ＳＵＢ２に形成された複数のセンス回路１２１がそれぞれ１対１で対向するように積層される。対向する画素ＤＰＸとセンス回路１２１が出力信号線群１３０の各出力信号線１３１により接続される。」
「【００６９】
＜３．第２の実施形態＞
　図８は、
本発明の第２の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【００７０】
　第１の実施形態に係るＣＭＯＳイメージセンサ１００では、各画素ＤＰＸとセンス回路１２１が一対一に対応している。
　しかし、各々に要する占有面積は必ずしも同等であるとは限らない。
　また、２層の基板積層では、回路規模の大きいカウント回路やメモリは画素アレイ領域の外に配置される場合があり、各センス回路１２１からのデータの高速な長距離転送が必須となる上、レイアウト上の制約を受けやすい。
　本第２の実施形態に係るＣＭＯＳイメージセンサ１００Ａでは、複数の画素で一つのセンス回路を共有することで、上記課題に対して柔軟な解決法を提供する。
・・・　中　略　・・・
【００９６】
　
図１０は、図８に示した第２の実施形態におけるチップ全体のイメージを示す図である。
【００９７】
　
図１０の例では、複数の回路ブロック２００が半導体基板ＳＵＢ２Ａ上にアレイ状に敷き詰められている。
　複数の回路ブロック２００は、アレイ状に配置されている。
　半導体基板ＳＵＢ２Ａには、複数の回路ブロック２００を制御するための制御回路２１０、並びに、回路ブロック２００の出力のためのデマルチプレクサ（ＤＥＭＵＸ）２２０、レジスタ群２３０、転送線２４０、および出力回路２５０が形成される。
【００９８】
　図１０において、複数画素ＤＰＸと選択回路を含む画素ブロック１６０からの出力データは、センス回路１２１Ａ−０により判定され、レジスタ１５２Ａに転送される。
　複数のレジスタ１５２Ａ−０〜１５２Ａ−３が選択回路１５５を介してカウント回路１５３Ａを共有しており、カウント結果はたとえば
ダイナミックＲＡＭ（ＤＲＡＭ）よりなるメモリ１５４Ａに格納される。
【００９９】
　回路ブロック２００は半導体基板ＳＵＢ２Ａ上にアレイ状に敷き詰められており、それらは一斉に並列動作しながら各々の回路ブロック２００内で選択された画素のデータを判定し、光子の入射数をカウントしている。
　回路ブロック２００へのタイミング供給やメモリ１５３Ａの行駆動は、行ごとに配置された制御回路２１０により、行方向に並ぶ回路ブロックで一括に実施される。
　一方、回路ブロック２００は半導体基板ＳＵＢ２Ａに積層された異なる半導体基板ＳＵＢ２Ｂにアレイ状に敷き詰められて形成されている。
　各画素ブロック１６０と対応するセンス回路が適切に接続されるよう、回路ブロック２００と、それに対応する画素ブロック１６０の一群は、同等のピッチで配置されることが望ましい。
・・・　中　略　・・・
【０１０６】
　なお、
本実施形態では、メモリ１５４，１５４Ａに蓄積されたカウント済みのデータはそのまま出力された。これらはフレームメモリとして画素ごとにランダムアクセスできるので、さらに半導体基板ＳＵＢ２，ＳＵＢ２ＡにＤＳＰ等の画像処理回路を搭載し、欠陥修正やデモザイク、圧縮などの画像処理を施しても良い。
　さらに複数画素の加算処理は、加算する画素グループを一つの受光単位とみなすことで、その出力のダイナミックレンジを向上させる利点がある。例えば各画素に１０ビットのカウントが実施される場合、４画素を加算した出力は１２ビットとなる。
　このような加算処理は用途に応じて柔軟に実施することが可能であり、２次元アレイ状に並んだ画素データを、カウンタを共有する画素グループごとに加算し、さらに出力段にも加算器を設けて、出力時に画素グループ間の加算を実施しても良い。
　このような段階的な加算を行えば、全画素を加算して単一のフォトンカウンタとして使
用することも容易である。この場合フォトンカウンタは画素数に応じて巨大なダイナミックレンジを持つことになる。」
（オ）引用文献１２
　本願の優先権主張日前に頒布された又は電気通信回線を通して公衆に利用可能となった引用文献である、特開２０１６−２７７４０号公報（以下、「引用文献１２」という。）には、図面とともに、次の記載がある。
「【技術分野】
【０００１】
　本発明は、撮像装置に関する。」
「【００２９】
＜積層型撮像素子の説明＞
　上述したカメラ３に備わる積層型撮像素子１００について説明する。なお、この積層型撮像素子１００は、本願出願人が先に出願した特願２０１２−１３９０２６号に記載されているものである。図３は、積層型撮像素子１００の断面図である。
撮像素子１００は、入射光に対応した画素信号を出力する裏面照射型撮像チップ１１３と、画素信号を処理する信号処理チップ１１１と、画素信号を記憶するメモリチップ１１２とを備える。これら撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２は積層され
「【００５２】
　
演算回路４１５は、画素メモリ４１４に格納された画素信号を処理し
演算回路４１５は、
メモリチップ１１２に設けられてもよい。
（カ）周知技術１
　引用文献３、４の上記記載にあるように、以下の事項は周知技術（以下、「周知技術１」という。）であると認められる。
「半導体チップを積層した半導体イメージセンサ・モジュールにおいて、
　半導体チップを貫通する貫通コンタクト部により、積層された半導体チップの一方の半導体チップに設けられたアナログ／デジタル変換器と、他方の半導体チップに設けられたメモリ素子とを電気的に接続すること。」
（キ）周知技術２
　引用文献５、９、１２の上記記載にあるように、以下の事項は周知技術（以下、「周知技術２」という。）であると認められる。
「画素とメモリを積層したイメージセンサにおいて、
　メモリに、メモリに格納された画素信号を処理する演算回路を備えるようにすること。」
（３）引用発明との対比
ア　本件補正発明と引用発明とを対比する。
（ア）引用発明の「光電変換部」、「シリコン基板５１１」、「配線層５１２」、「１層目の基板５０１」、「配線層５２２」、「ロジック回路」、「シリコン基板５２１」、「２層目の基板５０２」、「シリコン基板５３１」、「配線層５３２」、「３層目の基板５０３」、「配線層５３」、「シリコン基板５４１」、「４層目の基板」は、それぞれ本件補正発明の「光電変換部」、「第１半導体基板」、「第１配線層」、「第１回路層」、「第２配線層」、「処理回路」、「第２半導体基板」、「第２回路層」、「第３の半導体基板」、「第３の配線層」、「第３の回路層」、「第４配線層」、「第４半導体基板」、「第４回路層」に相当する。
（イ）引用発明は「センサ回路５１８は、配線層５１２に含まれる接続導体５１７を介して、配線層５１２に形成されたアルミパッド５１４に接続され、アルミパッド５１４は、コンタクト５１６を介して２層目の裏面側のアルミパッド５２４に接続され」、「裏面側のアルミパッド５２４」は「配線層５２２」に積層されていることから、「１層目の基板５０１」の「配線層５１２」と、「２層目の基板５０２」の「配線層５２２」は、接続されていると認められる。
　そうすると、引用発明の「配線層５２２」は、本件補正発明の「前記第１配線層の配線と接続され前記第１配線層の配線から伝送された信号を伝送する配線を有する第２配線層」と同様の構成を備えていると認められる。
（ウ）引用発明の「２層目の基板」には、「裏面側のアルミパッド５２４および表面側のアルミパッド５２５、並びに２層目の基板５０２に設けられるロジック回路を構成するトランジスタを接続するコンタクト５２７」と、「表面側のアルミパッド５２５、および裏面側のアルミパッド５２４と３層目の基板のアルミパッド５３４を接続するコンタクト５２６が形成され」ており、「ロジック回路」は、「コンタクト５２７」、「コンタクト５２６」、「アルミパッド５２４」及び「アルミパッド５２５」は、相互に接続され、「ロジック回路」で処理された信号を伝送していると認められるから、引用発明の「コンタクト５２７」、「コンタクト５２６」、「アルミパッド５２４」及び「アルミパッド５２５」と、本件補正発明の「前記回路で処理された信号を伝送する貫通電極」は、「前記回路で処理された信号を伝送する」配線である点で共通する。
（エ）引用発明は、「回路５３６」が、「配線層５３２」に形成された「接続導体５３５」、「表面側のアルミパッド５３７、およびコンタクト５３９を介して、裏面側のアルミパッド５３４に接続され」ており、「アルミパッド５３４」が「２層目の基板５０２」の「コンタクト５２６」に接続され、また「コンタクト５２６」が「配線層５３２」に接続していることから、引用発明の「コンタクト５３９」と、本件補正発明の「前記第２回路層の貫通電極と接続される貫通電極」は、「前記第２回路層の」配線「と接続される貫通電極」である点で共通し、引用発明の「配線層５３２」は、本件補正発明の「前記第３半導体基板の貫通電極と接続される配線を有する第３配線層」と同様の構成を備えていると認められる。
（オ）そして、引用発明は、「シリコン基板の５４１の裏面側の配線層５４３に形成された接続導体５４５を介して、配線層５４３に形成されたアルミパッド５４４」に「回路５４６」が接続され、「アルミパッド５４４」は「コンタクト５３８を介して、（３層目の）裏面側のアルミパッド５３４」と接続されているから、「配線層５４３」と「配線層５３２」は接続されていると認められる。
　そうすると、引用発明の「配線層５４３」は、本件補正発明の「前記第３配線層の配線と接続される配線を有する第４配線層」と同様の構成を備えると認められる。
（カ）引用発明の「接続導体５４５」に接続された「メモリ回路などの回路５４６」と、本件補正発明の「前記第４配線層の配線から伝送された信号を演算処理する演算部」は、「前記第４配線層の配線から伝送された信号を処理する回路部」である点で共通する。
（キ）引用発明の「４層積層構造の固体撮像素子の裏面側から、シリコン基板５１１、配線層５１２、配線層５２２、シリコン基板５２１、シリコン基板５３１、配線層５３２、配線層５４３、シリコン基板５４１の順に設けられている」ことは、本件補正発明の「前記光電変換部に光が入射する側から、前記第１半導体基板、前記第１配線層、前記第２配線層、前記第２半導体基板、前記第３半導体基板、前記第３配線層、前記第４配線層、前記第４半導体基板が設けられる」ことに相当する。
（ク）引用発明の「固体撮像素子５００」は、本件補正発明の「撮像素子」に対応する。
（ケ）以上のことから、本件補正発明と引用発明との一致点及び相違点は、次のとおりである。
[一致点]
「光を光電変換して電荷を生成する光電変換部を有する第１半導体基板と、前記光電変換部により生成された電荷に基づく信号を伝送する配線を有する第１配線層とを有する第１回路層と、
　前記第１配線層の配線と接続され前記第１配線層の配線から伝送された信号を伝送する配線を有する第２配線層と、前記第２配線層の配線と接続され前記第２配線層の配線から伝送された信号を処理する回路と前記回路で処理された信号を伝送する配線とを有する第２半導体基板と、を有する第２回路層と、
　前記第２回路層の配線と接続される貫通電極を有する第３半導体基板と、前記第３半導体基板の貫通電極と接続される配線を有する第３配線層と、を有する第３回路層と、
　前記第３配線層の配線と接続される配線を有する第４配線層と、前記第４配線層の配線と接続され前記第４配線層の配線から伝送された信号を処理する回路部を有する第４半導体基板とを有する第４回路層と、を備え、
　前記光電変換部に光が入射する側から、前記第１半導体基板、前記第１配線層、前記第２配線層、前記第２半導体基板、前記第３半導体基板、前記第３配線層、前記第４配線層、前記第４半導体基板が設けられる撮像素子。」
［相違点１］
　「前記第２配線層の配線と接続され前記第２配線層の配線から伝送された信号を処理する回路と前記回路で処理された信号を伝送する」配線について、本件補正発明は「前記第２配線層の配線と接続され前記第２配線層の配線から伝送された信号を処理する回路と前記回路で処理された信号を伝送する貫通電極」であるのに対して、引用発明の対応する構成は「コンタクト５２７」、「コンタクト５２６」、「アルミパッド５２４」及び「アルミパッド５２５」である点。
［相違点２］
　本件補正発明は「前記第２回路層の貫通電極と接続される貫通電極を有する第３半導体基板」を備えるのに対して、引用発明の「コンタクト５３９」（本件補正発明の「第３半導体基板」が有する「貫通電極」に相当する。）が接続する配線は、「コンタクト５２６」である点。
［相違点３］
　本件補正発明は「第４回路層」に「前記第４配線層の配線と接続され前記第４配線層の配線から伝送された信号を演算処理する演算部」を備えているのに対して、引用発明の対応する層である「４層目の基板」には、「メモリ回路」を備えているものの、演算部を備えていると明示されていない点。
（４）判断
　以下、相違点について検討する。
ア　相違点１及び２について
　周知技術１にあるように、
「半導体チップを積層した半導体イメージセンサ・モジュールにおいて、
　半導体チップを貫通する貫通コンタクト部により、積層された半導体チップの一方の半導体チップに設けられたアナログ／デジタル変換器と、他方の半導体チップに設けられたメモリ素子とを電気的に接続すること。」
は周知の技術であり、引用発明においても、当然に、半導体チップを貫通する貫通コンタクト部により、積層された半導体チップの一方の半導体チップに設けられたアナログ／デジタル変換器と、他方の半導体チップに設けられたメモリ素子とを電気的に接続する旨の動機付けがあると認められる。
　そうすると、引用発明の「コンタクト５２７」、「コンタクト５２６」、「アルミパッド５２４」及び「アルミパッド５２５」について、上記周知技術を採用し、「コンタクト５２７」、「コンタクト５２６」、「アルミパッド５２４」及び「アルミパッド５２５」を半導体チップを貫通する貫通コンタクト部とし、また、引用発明の「コンタクト５３９」が接続する配線を貫通コンタクト部とし、上記相違点１及び２に係る構成を備えるようにすることは、当業者が容易になし得ることである。
イ　相違点３について
　周知技術２にあるように
「画素とメモリを積層したイメージセンサにおいて、
　メモリに、メモリに格納された画素信号を処理する演算回路を備えるようにすること。」
は周知の技術であるから、引用発明のメモリ回路などの回路５４６が形成された「４層目の基板５０４」に、メモリ回路に格納された画素信号を処理する演算回路を備えるようにし、引用発明に、上記相違点３に係る構成を備えるようにすることは、当業者が容易になし得ることである。
ウ　そして、これらの相違点を総合的に勘案しても、本件補正発明の奏する作用効果は、引用発明及び引用文献３−５、９、１２に記載された周知技術の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。
エ　したがって、本件補正発明は、引用発明及び引用文献３−５、９、１２に記載された周知技術に基づいて、当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
３　本件補正発明についてのむすび
　よって、本件補正発明は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって、上記補正の却下の決定の結論のとおり決定する。
第３　本願発明について
１　本願発明
　令和元年１２月２７日にされた手続補正は、上記のとおり却下されたので、本願の請求項に係る発明は、令和元年９月１３日にされた手続補正により補正された特許請求の範囲の請求項１ないし２２に記載された事項により特定されるものであるところ、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載された事項により特定される、前記第２［理由］１（２）に記載のとおりのものである。
２　原査定の拒絶の理由
　原査定の拒絶の理由は、この出願の請求項１ないし２２に係る発明は、その優先権主張日前に日本国内又は外国において、頒布された下記の引用文献に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。
　　　　　　　　　　　　　　＜引用文献等一覧＞
１.国際公開第２０１５／１５９７６６号
２.特開２０１４−７２４１８号公報（周知技術を示す文献）
３.特開２０１３−２５５０３５号公報（周知技術を示す文献）
４.特開２０１４−１９５１１２号公報（周知技術を示す文献）
５.特開２０１５−１２６０４３号公報
６.国際公開第２０１５／１５２２９７号（周知技術を示す文献）
７.特開２０１３−２３２４７３号公報（周知技術を示す文献）
８.国際公開第２０１０／１０９８１５号（周知技術を示す文献）
９.特開２０１１−７１９５８号公報（周知技術を示す文献）
１０.特開２００８−２８３５５６号公報
１１.特開２０１４−１３１１４７号公報
３　引用文献
　原査定の拒絶の理由で引用された引用文献１、３−５、９及びその記載事項は、前記第２の［理由］２（２）に記載したとおりである。
４　対比・判断
　本願発明は、前記第２の［理由］２で検討した本件補正発明から、「第４半導体回路層」及び「光が入射する側から、前記第１回路層と前記第２回路層と前記第３回路層と前記第４回路層とが設けられる撮像素子」の構成に係る限定事項を削除したものである。
　そすると、本願発明の発明特定事項を全て含み、さらに他の事項を付加したものに相当する本件補正発明が、前記第２の［理由］２（３）、（４）に記載したとおり、引用発明及び引用文献３−５、９に記載された周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、引用発明及び引用文献３−５、９に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。
第４　むすび
　以上のとおり、本願発明は、特許法第２９条第２項の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。